(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ消去動作後の正負の両高電圧を放電させる放電回路であって、
電源電圧から前記不揮発性メモリの負高電圧ノードに対して定電流を流すことにより、この負高電圧ノードを放電させる負高電圧側放電部と、
前記負高電圧側放電部と同時に動作し、前記不揮発性メモリの正高電圧ノードから接地電圧に対して前記負高電圧側放電部で流す定電流と略同一である定電流を流すことにより、この正高電圧ノードを放電させる正高電圧側放電部と、
前記負高電圧ノードが接地電圧に放電したことを検出する負高電圧側電位検知部と、
前記負高電圧側電位検知部が接地電圧に放電したことを検出すると、前記負高電圧ノードを接地電圧に固定する接地電圧固定部と、
前記正高電圧ノードが電源電圧に放電したことを検出する正高電圧側電位検知部と、
前記正高電圧側電位検知部が電源電圧に放電したことを検出すると、前記正高電圧ノードを電源電圧に固定する電源電圧固定部と、
定電流を流すＰＭＯＳトランジスタと、基準電圧がゲートに供給されるＮＭＯＳトランジスタとを直列に接続してゲート接地型のアンプを構成することにより、前記負高電圧側放電部が前記負高電圧側電位検知部を兼ね、
同様に、定電流を流すＮＭＯＳトランジスタと、基準電圧がゲートに供給されるＰＭＯＳトランジスタとを直列に接続してゲート接地型のアンプを構成することにより、前記正高電圧側放電部が前記正高電圧側電位検知部を兼ねる
ことを特徴とする放電回路。
【請求項２】
前記負高電圧側放電部および正高電圧側放電部は、揮発性メモリ消去動作後、前記負高電圧ノードおよび正高電圧ノードに対する正負の両高電圧がリセットされた際、放電開始信号を受けて同時に動作することを特徴とする請求項１に記載の放電回路。
【請求項３】
前記負高電圧側放電部および正高電圧側放電部は、定電流発生部に発生した定電流を反映して、該定電流発生部に流れる定電流のＭ倍の定電流を流すことを特徴とする請求項１または請求項２のいずれかに記載の放電回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ消去動作後の正負の両高電圧を放電させる放電回路に関する。
【背景技術】
【０００２】
図６にフラッシュメモリセルの簡単な断面構造と消去動作時における電位状態を示す。同時に図６には、フラッシュメモリセル消去動作後の電圧リセット時に問題となるカップリング寄生容量Ｃｐについても併記する。図６のフラッシュメモリセルは、Ｐ型基板１１にＮウェル１２とＰウェル１３が形成され、Ｐウェル１３内にメモリセルのソース・ドレイン領域１４が形成される。さらに、このソース・ドレイン領域１４間でＰウェル１３上にフローティングゲート１５とコントロールゲート１６が積層して形成される。コントロールゲート１６はワード線ＷＬに接続される。このワード線ＷＬとＰウェル１３間にカップリング寄生容量Ｃｐが形成される。
【０００３】
このようなフラッシュメモリセルを有する現在のＮＯＲフラッシュメモリでは、データ消去に際してワード線ＷＬにチャージポンプから供給された大きな負電圧（〜−９Ｖで、以下Vnegと記載する）を印加し、ウェル１２，１３側に別のチャージポンプから供給された大きな正電圧（〜９Ｖで、以下Vpmと記載する）を印加することで、フローティングゲート１５にある電子をＦＮトンネル現象を利用してウェル１３，１２側に引き抜くことによりデータを消去する。図６には物理1ビットのセルのみを記載しているが、消去は通常大きなブロック単位で行われ、多数本のワード線ＷＬに同時にVnegが印加される。したがって、トータルとしてのワード線ＷＬ−Ｐウェル１３間のカップリング寄生容量Ｃｐは大きなものになる。この大きなカップリング寄生容量Ｃｐは消去動作後の電圧リセット時にカップリングノイズとして問題となる。
【０００４】
【特許文献１】米国特許第６３７３７４９号明細書
【特許文献２】特開２００５−３１０３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この悪影響の詳細は特許文献１に記載されているが、ここでも簡単に触れることにする。図７ないし図９にこの悪影響を説明する簡単なタイミングチャートを示す。図７はVnegとVpmのリセットを同時に行わず、Vnegを先行してリセットする場合のタイミングであり、特許文献２はこのタイミングを採用している。しかし、このタイミング方法では、−９Ｖを０Ｖに放電するため、大きな電圧振幅が発生し、そのノイズがカップリング寄生容量Ｃｐを通じてフローティング状態のVpmをも上昇させる。したがって、もともと大きな電圧を持ったVpmがさらにノイズにより上昇するため、Vpmを供給しているデコーダ回路等のトランジスタの耐圧を超える危険性がある。こうなるとトランジスタに物理的なダメージを与え、チップ不良となる可能性もある。
【０００６】
図８は、Vpmを先行してリセットする場合であるが、同様の理由により今度はVnegが耐圧オーバとなり、先ほどと同じ危険性を持っている。
【０００７】
図９は、同時にリセットする場合である。この場合は、VnegとVpmのリセット能力によってノイズの受け方が変わる。図９ではVpmをリセットするトランジスタの能力がVnegに比べ高く、Vpmがすばやくリセットされる一方、Vnegのリセットは緩慢で、Vpmから受けるノイズのほうがリセットより大きくなってしまい、結局、Vnegが耐圧違反を起こすようになる。
【０００８】
本発明は上記の点に鑑みなされたもので、不揮発性メモリ消去動作後、正負の両高電圧をリセットさせた際のカップリングノイズを防止することができる放電回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の放電回路は、不揮発性メモリ消去動作後の正負の両高電圧を放電させる放電回路であって、電源電圧から前記不揮発性メモリの負高電圧ノードに対して定電流を流すことにより、この負高電圧ノードを放電させる負高電圧側放電部と、前記負高電圧側放電部と同時に動作し、前記不揮発性メモリの正高電圧ノードから接地電圧に対して定電流を流すことにより、この正高電圧ノードを放電させる正高電圧側放電部と、を具備し、前記負高電圧側放電部と正高電圧側放電部で流す定電流の電流値は略同一であることを特徴とする。
【００１０】
前記負高電圧側放電部および正高電圧側放電部は、揮発性メモリ消去動作後、前記負高電圧ノードおよび正高電圧ノードに対する正負の両高電圧がリセットされた際、放電開始信号を受けて同時に動作する。
【００１１】
より好ましい形態としては、前記負高電圧ノードが接地電圧に放電したことを検出する負高電圧側電位検知部と、前記負高電圧側電位検知部が接地電圧に放電したことを検出すると、前記負高電圧ノードを接地電圧に固定する接地電圧固定部と、前記正高電圧ノードが電源電圧に放電したことを検出する正高電圧側電位検知部と、前記正高電圧側電位検知部が電源電圧に放電したことを検出すると、前記正高電圧ノードを電源電圧に固定する電源電圧固定部と、をさらに具備するようにする。
【００１２】
さらに、定電流を流すＰＭＯＳトランジスタと、基準電圧がゲートに供給されるＮＭＯＳトランジスタとを直列に接続してゲート接地型のアンプを構成することにより、前記負高電圧側放電部が前記負高電圧側電位検知部を兼ね、同様に、定電流を流すＮＭＯＳトランジスタと、基準電圧がゲートに供給されるＰＭＯＳトランジスタとを直列に接続してゲート接地型のアンプを構成することにより、前記正高電圧側放電部が前記正高電圧側電位検知部を兼ねるようにする。
【００１３】
さらに、前記負高電圧側放電部および正高電圧側放電部は、定電流発生部に発生した定電流を反映して、該定電流発生部に流れる定電流のＭ倍の定電流を流すようにする。
【発明の効果】
【００１４】
本発明の放電回路によれば、電源電圧から不揮発性メモリの負高電圧ノードに対して定電流を流すと同時に、この定電流の電流値と略同一の定電流を不揮発性メモリの正高電圧ノードから接地電圧に対して流して、負高電圧ノードと正高電圧ノードとを同時に放電させるようにしたので、カップリングノイズが防止され、デコーダ回路等のトランジスタにダメージを与える耐圧違反を防止できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明による放電回路の実施の形態を図面を参照して詳細に説明する。図１は本発明の放電回路の第１の実施形態を示す回路構成図である。この放電回路は、制御部２１と、定電流発生部２２と、負高電圧側放電部２３と、正高電圧側放電部２４とで構成される。
【００１６】
制御部２１は、２つのインバータ２１１，２１２を直列接続して構成され、前段のインバータ２１１の入力には放電開始信号が供給される。
【００１７】
定電流発生部２２は、電源電圧と接地電圧との間に接続された２つの直列回路２５，２６で構成される。第１の直列回路２５は、２つのＰＭＯＳトランジスタ２５１，２５２と定電流源２５３からなり、定電流Ｉｄｃを発生させる。第２の直列回路２６は、２つのＰＭＯＳトランジスタ２６１，２６２と、２つのＮＭＯＳトランジスタ２６３，２６４からなり、ＰＭＯＳトランジスタ２６２が第１の直列回路２５のＰＭＯSトランジスタ２５２とカレントミラーを構成することによって、第１の直列回路２５と同一の定電流Ｉｄｃを発生させる。また、この２つの直列回路２５，２６は、制御部２１のインバータ２１１出力によってＰＭＯＳトランジスタ２５１，２６１がオンされ、同時に制御部２１のインバータ２１２出力によってＮＭＯＳトランジスタ２６４がオンされることによって動作可能となる。
【００１８】
負高電圧側放電部２３は、２つのＰＭＯＳトランジスタ２３１，２３２の直列回路からなり、電源電圧（例えば３Ｖ）と、フラッシュメモリセルの消去動作時の負高電圧ノード２７すなわち、図６のフラッシュメモリセルのワードラインＷＬとの間に接続される。この負高電圧側放電部２３は、制御部２１のインバータ２１１出力によってＰＭＯＳトランジスタ２３１がオンすることにより動作可能となる。また、この負高電圧側放電部２３は、ＰＭＯＳトランジスタ２３２が前記定電流発生部２２のＰＭＯＳトランジスタ２５２とカレントミラーを構成することにより前記定電流発生部２２の定電流を反映した定電流が流れるが、ＰＭＯＳトランジスタ２３１，２３２のサイズ（チャネル幅）を定電流発生部２２のトランジスタサイズ（チャネル幅）より大きくすることにより、ＩｄｃのＭ倍のミラー比で定電流（Ｍ×Ｉｄｃ）が流れる。
【００１９】
正高電圧側放電部２４は、２つのＮＭＯＳトランジスタ２４１，２４２の直列回路からなり、フラッシュメモリセルの消去動作時の正高電圧ノード２８すなわち、図６のフラッシュメモリセルのＰウェル１３と、接地電圧（０Ｖ）との間に接続される。この正高電圧側放電部２４は、制御部２１のインバータ２１２出力によってＮＭＯＳトランジスタ２４２がオンすることにより動作可能となる。また、この正高電圧側放電部２４は、ＮＭＯＳトランジスタ２４１が前記定電流発生部２２のＮＭＯＳトランジスタ２６３とカレントミラーを構成することにより前記定電流発生部２２の定電流を反映した定電流が流れるが、ＮＭＯＳトランジスタ２４１，２４２のサイズ（チャネル幅）を定電流発生部２２のトランジスタサイズ（チャネル幅）より大きくすることにより、ＩｄｃのＭ倍のミラー比で定電流（Ｍ×Ｉｄｃ）が流れる。
【００２０】
なお、負高電圧ノード２７がフラッシュメモリセルのワードラインＷＬ、正高電圧ノード２８がフラッシュメモリセルのＰウェル１３であるから、負高電圧ノード２７と正高電圧ノード２８間には図６で示したカップリング寄生容量Ｃｐが存在する。さらに、負高電圧ノード２７と正高電圧ノード２８のそれぞれには、対接地寄生容量２９１，２９２が接続される。さらに、フラッシュメモリセルの消去動作時、負高電圧ノード２７には負の高電圧（例えば−９Ｖで、以下Vnegと記載する）が、正高電圧ノード２８には正の高電圧（例えば９Ｖで、以下Vpmと記載する）が印加される。
【００２１】
このように構成された放電回路は、フラッシュメモリセルの消去動作後、負高電圧ノード２７と正高電圧ノード２８に印加されるVnegとVpmがリセットされた際、放電開始信号が入力されることにより動作する。そして、この放電回路が動作すると、負高電圧側放電部２３により、電源電圧（３Ｖ）から負高電圧ノード２７（−９Ｖ）に対してＭ×Ｉｄｃの定電流が流れる。同時に、正高電圧側放電部２４により、正高電圧ノード２８（９Ｖ）から接地電圧（０Ｖ）に対してＭ×Ｉｄｃの定電流が流れる。そして、このように定電流が流れる結果、負高電圧ノード２７は図２に示すように−９Ｖから０Ｖ（接地電圧）に直線的に放電し、同時に正高電圧ノード２８は９Ｖから３Ｖ（電源電圧）に直線的に放電するようになり、両高電圧ノード２７と２８が同時に逆電圧方向に対称的に放電することにより、一方側の電位変化がカップリング寄生容量Ｃｐを介して他方側に影響を及ぼすカップリングノイズが防止され、デコーダ回路等のトランジスタにダメージを与える耐圧違反を防止できる。さらに、定電流発生部２２の定電流Ｉｄｃに対する負高電圧側放電部２３と正高電圧側放電部２４の定電流ミラー比Ｍを制御することにより、放電時間を制御することができる。
【００２２】
実際には負高電圧ノード２７および正高電圧ノード２８ともカップリング寄生容量Ｃｐの外に対接地の寄生容量２９１，２９２が存在するため、所望の電圧への放電(−９Ｖ→０Ｖ、９Ｖ→３Ｖ)の所要時間は負高電圧ノード２７と正高電圧ノード２８とで異なり、図１の構成だけではカップリングノイズは防げるものの、所望電圧到達後の処理ができない。これを解決するため、放電セルフストップ機能を備えた放電回路を第２の実施形態として図３および図４に示す。図３は負高電圧ノード用の放電回路、図４は正高電圧ノード用の放電回路を示す。図３および図４は相補回路になっており、動作原理は全く同様であるので、図３の負高電圧ノード用放電回路を用いて第２の実施形態を説明することとする。
【００２３】
図３の放電回路は、バイアス部３１と、放電兼電位検知部３２と、制御部３３と、接地電圧固定部３４とを有する。
【００２４】
制御部３３は、放電開始パルスが入力に供給されるインバータ３３１と、このインバータ３３１の出力、放電終了信号およびイネーブル信号が供給されるフリップフロップ３３２と、このフリップフロップ３３２の出力に接続され、放電開始信号を出力するインバータ３３３とで構成される。
【００２５】
接地電圧固定部３４は、放電開始信号を一方の入力に直接受け、他方の入力に３つのインバータ３４２を直列に介して放電開始信号を受けるナンド回路３４１と、このナンド回路３４１の出力とイネーブル信号が入力されるフリップフロップ３４３と、このフリップフロップ３４３の出力とイネーブル信号が入力されるナンド回路３４４と、このナンド回路３４４出力の接地電圧固定信号をレベルシフトするレベルシフタ３４５と、このレベルシフタ３４５の出力により制御され、負高電圧ノード３５と接地電圧間に接続されたＮＭＯＳトランジスタ３４６とからなる。負高電圧ノード３５には、該負高電圧ノード３５にVnegを供給するネガティブチャージポンプ回路３６が接続される。
【００２６】
バイアス部３１は、２つのＰＭＯＳトランジスタ３１１，３１２と、１つのＮＭＯＳトランジスタ３１３の直列回路からなり、電源電圧と接地電圧間に接続される。ＰＭＯＳトランジスタ３１１は、放電開始信号によりオンされることにより、このバイアス部３１を動作可能とする。ＰＭＯＳトランジスタ３１２は、図１の定電流発生部２２のＰＭＯＳトランジスタ２５２とカレントミラーを構成することにより、このバイアス部３１に定電流Ｉｄｃを発生させ、ＮＭＯＳトランジスタ３１３のドレインには基準電圧Ｖｒｅfを発生させる。
【００２７】
放電兼電位検知部３２は、３つの直列回路３７，３８，３９と、１つのＮＭＯＳトランジスタ４０でなる。
【００２８】
第１の直列回路３７は、２つのＰＭＯＳトランジスタ３７１，３７２と、１つのＮＭＯＳトランジスタ３７３でなり、電源電圧と接地電圧間に接続される。ＰＭＯＳトランジスタ３７１は、放電開始信号によりオンされることにより、この第１の直列回路３７を動作可能とする。ＮＭＯＳトランジスタ３７３は、バイアス部３１のＮＭＯＳトランジスタ３１３とカレントミラーを構成することにより、この第１の直列回路３７にバイアス部３１と同一の定電流Ｉｄｃを発生させる。
【００２９】
第２の直列回路３８は、２つのＰＭＯＳトランジスタ３８１，３８２と、１つのＮＭＯＳトランジスタ３８３でなり、電源電圧と負高電圧ノード３５との間に接続される。ＰＭＯＳトランジスタ３８１は、放電開始信号によりオンされることにより、この第２の直列回路３８を動作可能とする。ＰＭＯＳトランジスタ３８２は、第１の直列回路３７のＰＭＯＳトランジスタ３７２とカレントミラーを構成することにより、この第２の直列回路３８に第１の直列回路３７の定電流を反映して定電流を発生させるが、この第２の直列回路３８のＭＯＳトランジスタ３８１，３８２，３８３のサイズ（チャネル幅）を大きくすることにより、ＩｄｃのＭ倍のミラー比で定電流（Ｍ×Ｉｄｃ）が流れるようにする。この第２の直列回路３８が負高電圧ノード３５に対する放電部となる。ＮＭＯＳトランジスタ３８３は、バイアス部３１のＮＭＯＳトランジスタ３１３のドレインに発生する基準電圧Ｖｒｅfをゲートに供給することで、ＰＭＯＳトランジスタ３８２とともにゲート接地型のアンプを構成する。このアンプは、負高電圧ノード３５の放電時、負高電圧ノード３５が接地電圧に放電したことを、ＮＭＯＳトランジスタ３８３のドレイン電位の変化として検出する。したがって、負高電圧ノード３５に対する放電部が、接地電圧に放電したことを検出する電位検知部を兼ねるようになる。
【００３０】
第３の直列回路３９は、２つのＰＭＯＳトランジスタ３９１，３９２と、１つのＮＭＯＳトランジスタ３９３でなり、電源電圧と接地電圧間に接続される。ＰＭＯＳトランジスタ３９１は、放電開始信号によりオンされることにより、この第３の直列回路３９を動作可能とする。ＰＭＯＳトランジスタ３９２とＮＭＯＳトランジスタ３９３は、カスケード接続されたソース接地型アンプを構成し、前段のＮＭＯＳトランジスタ３８３のドレインに現れる放電検出信号を増幅して放電終了信号として出力する。
【００３１】
ＮＭＯＳトランジスタ４０は、放電終了信号のラインと接地電圧間に接続され、放電開始信号により制御される。
【００３２】
図３の負高電圧ノード用放電回路は以上のように構成されるが、図４の正高電圧ノード用放電回路も、ＭＯＳトランジスタの極性、電圧の印加状態が反対であるが、上記の負高電圧ノード用放電回路と同様に構成される。そこで、図４については、図３と同一部分に図３と同一符号を付して詳細な説明は省略する。ただし、図４では、制御部３３が、２つのインバータ３３４，３３５と、２つのノアー回路３３６，３３７から構成されている。また、放電させるノードが正高電圧ノード５１であり、この正高電圧ノード５１にポジティブチャージポンプ回路５２からVpmが印加される。さらに、放電兼電位検知部３２は、正高電圧ノード５１が電源電圧に放電したことを検出し、固定部は電源電圧固定信号により正高電圧ノード５１を電源電圧に固定する電源電圧固定部３４′である。さらに、放電兼電位検知部３２は、定電流を流すＮＭＯＳトランジスタ３８２′と、基準電圧がゲートに供給されるＰＭＯＳトランジスタ３８３′とを直列に接続してゲート接地型のアンプを構成している。
【００３３】
上記のように構成された放電回路（図３）の動作を図５の動作シーケンスを参照して説明すれば、次のとおりである。消去前のスタンバイ時、イネーブル信号は“Ｌ”（図５のａ）であり、接地電圧固定信号は“Ｈ”（図５のｂ）で、負高電圧ノード３５はＮＭＯＳトランジスタ３４６により接地電圧に固定されている。消去開始と同時にイネーブル信号は“Ｈ”（図５のｃ）となり、接地電圧固定信号は“Ｌ”（図５のｄ）となって、負高電圧ノード３５が接地電圧から解放される。同時に、ネガティブチャージポンプ回路３６からVneg（−９Ｖ）が負高電圧ノード３５に印加される（図５のｍ）。
【００３４】
したがって、消去が実施されるが、その消去が完了し、Vnegがリセットされると、同時に放電開始パルスが短い“Ｈ”パルス（図５のｅ）を出すことで放電開始信号が“Ｈ”→“Ｌ”（図５のｆ）になり、バイアス部３１と放電兼電位検知部３２が動作することにより放電が開始される。すなわち、バイアス部３１が定電流Ｉｄｃを生成し、ＮＭＯＳトランジスタ３１３，３７３のカレントミラーによりＰＭＯＳトランジスタ３７２に定電流Ｉｄｃを流し、さらにＰＭＯＳトランジスタ３８２にミラー比Ｍで接続されることで負高電圧ノード３５に定電流Ｍ×Ｉｄｃが電源電圧から流され、負高電圧ノード３５が放電される。
【００３５】
そして、この放電により負高電圧ノード３５が接地電圧に到達すると（図５のｋ）、ＰＭＯＳトランジスタ３８２とＮＭＯＳトランジスタ３８３でなるゲート接地型のアンプで接地電圧への到達が検出され、検出信号が、ＰＭＯＳトランジスタ３９２とＮＭＯＳトランジスタ３９３でなるカスケード接続されたソース接地型アンプを通じて放電終了信号として出力される（図５のｈ）。
【００３６】
この放電終了信号は放電開始時点で“Ｈ”（図５のｇ）になっているが、負高電圧ノード３５が接地電圧に到達した時点でレベル検知により“Ｌ”（図５のｈ）になる。これが放電開始信号を“Ｈ”（図５のｉ）にしてバイアス部３１と放電兼電位検知部３２の動作を停止させ、負高電圧ノード３５への定電流放電を停止させるとともに、放電終了信号ラインはＮＭＯＳトランジスタ４０をオンさせて接地電圧に固定し、さらに接地電圧固定信号を“Ｈ”（図５のｊ）にして負高電圧ノード３５をＮＭＯＳトランジスタ３４６を通じて接地電圧に固定する。
【００３７】
図４に示す正高電圧ノード５１の放電についても全く同様のシーケンスをたどり、最終的に電源電圧に固定される。図５では負高電圧ノード３５が接地電圧ＧＮＤに到達した時点（図５のｋ）で、まだ正高電圧ノード５１が電源電圧ＶＤＤに到達しておらず放電継続中の様子を示しているが、負高電圧ノード３５が接地電圧ＧＮＤに到達した時点（図５のｋ）で該負高電圧ノード３５がＮＭＯＳトランジスタ３４６により接地電圧ＧＮＤに固定されることにより、継続中の正高電圧ノード５１の放電によるノイズが負高電圧ノード３５に影響することを防止できる。これは正高電圧ノード５１の放電が早く終了した場合でも全く同様である。これらの放電シーケンスをたどることで、カップリングノイズの影響を無くし、定電流量の調整により高速放電が可能となる。また、放電電位を検知することで放電後の電位も完全にコントロールすることが可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明による放電回路の第１の実施形態を示す回路構成図。
【図２】図１の放電回路による放電特性を示す波形図。
【図３】本発明による放電回路の第２の実施形態、特に負高電圧ノード用の放電回路を示す回路構成図。
【図４】本発明による放電回路の第２の実施形態、特に正高電圧ノード用の放電回路を示す回路構成図。
【図５】本発明の第２の実施形態の動作シーケンスを示すタイミングチャート。
【図６】フラッシュメモリセルの簡単な断面構造と消去動作時における電位状態を示す図。
【図７】従来の問題点を説明するためのタイミングチャート。
【図８】従来の問題点を説明するためのタイミングチャート。
【図９】従来の問題点を説明するためのタイミングチャート。
【符号の説明】
【００３９】
２２  定電流発生部
２３  負高電圧側放電部
２４  正高電圧側放電部
２７，３５  負高電圧ノード
２８，５１  正高電圧ノード
３２  放電兼電位検知部
３４  接地電圧固定部
３４′  電源電圧固定部
３８２  ＰＭＯＳトランジスタ
３８３  ＮＭＯＳトランジスタ
３８２′  ＮＭＯＳトランジスタ
３８３′  ＰＭＯＳトランジスタ
【図１】
0005235400.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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