(57)【特許請求の範囲】
【請求項１】
メモリ装置であって：
少なくとも１つの列内に配置され、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセルに書き込まれる、複数のメモリセルと；
前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源に接続可能な１つの供給電圧線と；
第２電圧レベルを有する第２電圧源に接続され、閾値電圧を有する閾値回路と；
書き込み動作に応答して、選択された列に対する供給電圧線を第１電圧源から書き込み動作の予め定められた期間の間切断し、前記予め定められた期間の間、閾値回路を選択された列への供給電圧線に接続し、アドレス指定されたメモリセルへの供給電圧が閾値回路の閾値電圧で定められた中間電圧レベルに遷移させる制御回路とを有し、
複数のメモリセルが複数の行と複数の列を含む１つのメモリアレイとして構成され、書き込み動作中に前記複数の中から選択された行が、前記選択された列内のアドレス指定されたメモリセルを識別するために有効化され、
メモリ装置はさらに複数のセクションを含み、各セクションが前記複数の列と該複数の列に接続された関連する列マルチプレクサを有し、閾値回路が各セクションに繰り返されるが、各セクション内の複数の列の中で共有される、前記メモリ装置。
【請求項２】
メモリ装置であって：
少なくとも１つの列内に配置され、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセルに書き込まれる、複数のメモリセルと；
前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源に接続可能な１つの供給電圧線と；
第２電圧レベルを有する第２電圧源に接続され、閾値電圧を有する閾値回路と；
書き込み動作に応答して、選択された列に対する供給電圧線を第１電圧源から書き込み動作の予め定められた期間の間切断し、前記予め定められた期間の間、閾値回路を選択された列への供給電圧線に接続し、アドレス指定されたメモリセルへの供給電圧が閾値回路の閾値電圧で定められた中間電圧レベルに遷移させる制御回路とを有し、
複数のメモリセルが複数の行と複数の列を含む１つのメモリアレイとして構成され、書き込み動作中に前記複数の中から選択された行が、前記選択された列内のアドレス指定されたメモリセルを識別するために有効化され、
メモリ装置はさらに複数のセクションを含み、各セクションが前記複数の列と該複数の列に接続された関連する列マルチプレクサを有し、閾値回路が前記複数の列の中で共有される、前記メモリ装置。
【請求項３】
請求項１あるいは２記載のメモリ装置において、第１電圧レベルが電源供給電圧線であり、第２電圧レベルが接地電位供給電圧レベルである、前記メモリ装置。
【請求項４】
請求項１あるいは２記載のメモリ装置において、閾値回路がダイオード回路を含む、前記メモリ装置。
【請求項５】
請求項４記載のメモリ装置において、ダイオード回路が静電放電（ＥＳＤ）ダイオード回路を含む、前記メモリ装置。
【請求項６】
請求項３記載のメモリ装置において、制御回路が更に、第１電圧源を関連する供給電圧線に接続するために、各々の列に対して具備された保護ダイオード回路を含み、該保護ダイオード回路が関連する供給電圧線上の供給電圧が、書き込み動作の前記予め定められた期間の間、予め定められた保護電圧レベル以下に低下することを回避するように動作し、これによって選択された列内のアドレス指定されていない全てのメモリセルのメモリ保持機能を保証する、前記メモリ装置。
【請求項７】
請求項１あるいは２記載のメモリ装置が更に：
前記少なくとも１つの列の各々に関連し、書き込み動作中にその電圧変化が、アドレス指定されたメモリセル内に格納されるべきデータ値を示す少なくとも１つのビット線を含む、前記メモリ装置。
【請求項８】
請求項７記載のメモリ装置において、選択された列に関連する前記少なくとも１つのビット線が第１電圧レベルに事前充電され、書き込み動作中にデータ値が第１電圧レベルからの電圧を低下させることで示される、前記メモリ装置。
【請求項９】
請求項８記載のメモリ装置において：
各々の列に対して、前記関連する少なくとも１つのビット線が１対のビット線を含み、選択された列に関連するビット線対内のビット線が両方とも前記第１電圧レベルに事前充電され；
書き込み動作中に前記対内の１つのビット線上の電圧が、ビット線対間の電圧差がアドレス指定されたメモリセル内に格納されるべきデータ値を示すように低下される、前記メモリ装置。
【請求項１０】
メモリ装置であって：
少なくとも１つの列内に配置され、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセル装置に書き込まれる、複数のメモリセル装置と；
前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源装置に接続可能な１つの供給電圧線装置と；
第２電圧レベルを有する第２電圧源に接続され、閾値電圧を有する閾値装置と；
書き込み動作に応答して、選択された列に対する供給電圧線装置を第１電圧源装置から書き込み動作の予め定められた期間の間切断し、前記予め定められた期間の間、閾値装置を選択された列への供給電圧線装置に接続し、アドレス指定されたメモリセル装置への供給電圧が閾値装置の閾値電圧で定められた中間電圧レベルに遷移させる制御装置とを有し、
複数のメモリセル装置が複数の行と複数の列を含む１つのメモリアレイとして構成され、書き込み動作中に前記複数の中から選択された行が、前記選択された列内のアドレス指定されたメモリセル装置を識別するために有効化され、
メモリ装置はさらに複数のセクションを含み、各セクションが前記複数の列と該複数の列に接続された関連する列マルチプレクサ装置を有し、閾値装置が各セクションに繰り返されるが、各セクション内の複数の列の中で共有される、前記メモリ装置。
【請求項１１】
メモリ装置であって：
少なくとも１つの列内に配置され、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセル装置に書き込まれる、複数のメモリセル装置と；
前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源装置に接続可能な１つの供給電圧線装置と；
第２電圧レベルを有する第２電圧源に接続され、閾値電圧を有する閾値装置と；
書き込み動作に応答して、選択された列に対する供給電圧線装置を第１電圧源装置から書き込み動作の予め定められた期間の間切断し、前記予め定められた期間の間、閾値装置を選択された列への供給電圧線装置に接続し、アドレス指定されたメモリセル装置への供給電圧が閾値装置の閾値電圧で定められた中間電圧レベルに遷移させる制御装置とを有し、
複数のメモリセル装置が複数の行と複数の列を含む１つのメモリアレイとして構成され、書き込み動作中に前記複数の中から選択された行が、前記選択された列内のアドレス指定されたメモリセル装置を識別するために有効化され、
メモリ装置はさらに複数のセクションを含み、各セクションが前記複数の列と該複数の列に接続された関連する列マルチプレクサ装置を有し、閾値装置が前記複数の列の中で共有される、前記メモリ装置。
【請求項１２】
少なくとも１つの列内に配置された複数のメモリセルを有し、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセルに書き込まれ、更に前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源に接続可能な１つの供給電圧線を有するメモリ装置の動作方法であって、
該方法が：
書き込み動作に応答して、選択された列に対する供給電圧線を第１電圧源から書き込み動作の予め定められた期間の間切断し；
前記予め定められた期間の間、選択された列の供給電圧線を、閾値電圧を有し第２電圧レベルを有する第２電圧源に接続されている閾値回路に接続し；
これにより前記予め定められた期間の間、アドレス指定されたメモリセルへの供給電圧が閾値回路の閾値電圧で定められた中間電圧レベルに遷移させる、以上のステップを含み、
複数のメモリセルが複数の行と複数の列を含む１つのメモリアレイとして構成され、書き込み動作中に前記複数の中から選択された行が、前記選択された列内のアドレス指定されたメモリセルを識別するために有効化され、
メモリ装置が複数のセクションを含み、各セクションが前記複数の列と該複数の列に接続された関連する列マルチプレクサを有し、閾値回路が各セクションに繰り返されるが、各セクション内の複数の列の中で共有される、
前記方法。
【請求項１３】
少なくとも１つの列内に配置された複数のメモリセルを有し、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセルに書き込まれ、更に前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源に接続可能な１つの供給電圧線を有するメモリ装置の動作方法であって、
該方法が：
書き込み動作に応答して、選択された列に対する供給電圧線を第１電圧源から書き込み動作の予め定められた期間の間切断し；
前記予め定められた期間の間、選択された列の供給電圧線を、閾値電圧を有し第２電圧レベルを有する第２電圧源に接続されている閾値回路に接続し；
これにより前記予め定められた期間の間、アドレス指定されたメモリセルへの供給電圧が閾値回路の閾値電圧で定められた中間電圧レベルに遷移させる、以上のステップを含み、
複数のメモリセルが複数の行と複数の列を含む１つのメモリアレイとして構成され、書き込み動作中に前記複数の中から選択された行が、前記選択された列内のアドレス指定されたメモリセルを識別するために有効化され、
メモリ装置はさらに複数のセクションを含み、各セクションが前記複数の列と該複数の列に接続された関連する列マルチプレクサを有し、閾値回路が前記複数の列の中で共有される、
前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置並びに当該メモリ装置の運転方法に関わり、特にメモリアクセス動作を実行する際に、当該メモリアクセス動作を補助するために採用可能な技術に関する。
【背景技術】
【０００２】
従来型設計よりも小型で消費電力が少なく構築され、一方で高い性能を保持したメモリ装置に対する需要が増加している。新技術が開発されていて、これらは個々のメモリセルを構成している個々のトランジスタのサイズを縮小することを可能としている。しかしながらメモリセルの大きさが減少すると、個別メモリセル間での挙動のばらつきが増加する傾向にあり、これは動作の予測可能性に悪影響を与えかねない。この個々のメモリセルの動作のばらつきは、性能要求に応えるために、メモリ装置を高速で運転しようと試みる際に重大故障率を増加させる可能性がある。またしばしば、電力消費を削減するためにメモリ装置用に低い供給電圧を使用する要望が有る場合があるが、これは個別メモリセル内での異常動作の傾向を更に増加させる可能性がある。従って最新技術において、個別メモリセルが有効なデータ保持を保証するように安定性の要求（安定性は静的雑音余裕（SNM:static noise margin）の点から測定される場合がある）を満たす一方で、新たなデータ値をセル内に書き込み動作に許された時間内で格納できることを保証するように、書き込み能力（WM）の要求も満たすような、メモリ装置の製造は益々難しくなって来ている。
【０００３】
これらの問題に直面し、種々の支援機構が開発されてきていて、これらは読み取りおよび書き込み動作がセル上で実行される際に、これらの個別メモリセルが正しく動作するように支援することを目指している。例えば、論文「統合されたコラム（列）毎動的電力供給を具備する６５ナノメートルＣＭＯＳ技術における３ＧＨｚ  ７０ＭＢ  ＳＲＡＭ（A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply）」ケイ．ツァング（K Zhang）その他著、インテル（Intel）、ISSCC 2005、セッション２６発行、は全ての条件で安定な６個のトランジスタSRAMセル（しばしば6T SRAM セルと呼ばれる）を記述しているが、個別セルが書き込み動作を正しく行うように改善するための、書き込み支援（WA：write assist）回路を必要とする。この論文で開示されている書き込み支援回路が図１に図式的に図示されており、指定されたメモリセルの供給電圧を書き込み動作の直前に低下させる構想に基づいており、供給電圧の低下はメモリセルの安定性を低下させ、従ってその中への書き込みをより容易にする。
【０００４】
図１にはメモリセルのアレイ２４０，２４２，２４４，２４６，２４８，２５０，２５２，２５４とそれに関連して具されているメモリアレイの個別列マルチプレクサ２６０が示されている。各ロウ（行）はワード線２００，２０２でアドレス指定され、各列は電源供給線２３０，２３２，２３４，２３６から与えられる供給電源を有する。当業技術分野で知られているように、各々の列はまたそれらに関連する一対のビット線２１０，２１２，２１４，２１６，２１７，２２０，２２２，２２４を有する。メモリ装置に供給された１つのアドレスから、メモリ装置内の行と列が識別され、識別された行と列の間の交点のメモリセルとしてメモリセルがアドレス指定される。読み取り動作に対して、選択された行に関連するワード線２００，２０２が、セルの行を有効化するために選択され、次に列マルチプレクサ２６０がセンス増幅器２７０に、選択された列に関連する一対のビット線上の電圧指示を出力し、センス増幅器がアドレス指定されたメモリセル内に格納された値を検出出来るようにしている。書き込み動作に関して、ワード線が同様のやり方で有効化され、選択された列に関連する一対のビット線の１つの上の電圧が次に放電されて、アドレス指定されたメモリセル内に格納されるべきデータ値を識別する。
【０００５】
図１に示されるように、各々の供給電圧線に関連してマルチプレクサ２６２，２６４，２６６，２６８が具備されていて、これは経路２７５上の主供給電圧と経路２８０上に具備された特別の生成された低列供給電圧との間の選択が可能である。書き込み動作の直前に、選択された列に関連する関連のマルチプレクサ２６２，２６４，２６６，２６８が選択されるように駆動され、その列用の供給電圧線として、経路２８０上で受電された低下列供給電圧が選ばれる。従って、例としてセル２４０に書き込みが行われると仮定すると、マルチプレクサ２６２経路２８０上で受電された低下列供給電圧を供給電圧線２３０に出力する。これはアドレス指定されたメモリセル２４０に関して、書き込み動作実行を支援する。選択された列内のその他のメモリセル２４８は駆動されないが、それはそれらに関連するワード線が有効化されていないからであり、従ってそれらが保持しているデータを維持する。有効化されたワード線２００に結合されたその他のメモリセル２４２，２４４，２４６に対して、供給電圧線２３２，２３４，２３６は、経路２７５上で与えられる通常の主供給電圧に維持される。
【０００６】
その様な手法により、高い生産性がもたらされるが、それはもしこの様にしなければ書き込み能力要求に不合格であったはずのメモリセルが、書き込み動作中に用いられる低下供給電圧のおかげで必要とされる書き込み能力要求に合格するからである。しかしながら、図１に開示されている実現方法は多数の問題を有する。第１に書き込み動作中に供給電圧を低下させるために利用できる時間が著しく限られており、それは高性能メモリ装置内で書き込み動作を実施するために用意されている時間が短いことによる。供給線上の電圧を低下させる際に、電荷が分散される必要があり、従って大きな電流ピークとなる。更に、メモリは全ての出力ビットに対して、供給電圧が低下された１つの列を使用するように要求し、これは従って上述の電流ピークの問題を増大させる。
【０００７】
更に図１の設計は経路２８０上に余計な低下列供給電圧を生成するための専用電圧発生器を必要とし、これはメモリ装置の設計の中に組み入れられるか、または外部からこの供給電圧をその電圧発生器から回送するために用意された追加の金属線により、供給される必要がある。メモリ装置の高さまたは幅の如何なる変更に対しても、種々の列供給電圧線上で観測されるキャパシタンスは変化するであろう、従ってこれは通常再設計の必要または、経路２８０上に追加の列供給電圧を発生させる電圧発生器を調整して、アドレス指定されたメモリセルに書き込みが発生する前に許される短い時間間隔の間に、列供給電圧線上の電圧が、十分急速に低下するように保証する必要がある。その様な電圧発生器はまた温度および電圧変動に敏感なため、補正回路を追加する必要があろう。
【０００８】
これらの問題に加えて、低電力用途に設計されたメモリ装置内では、追加電圧発生器の存在は著しい電力消費に繋がるが、それは追加供給電源は常に保守されていて、供給電圧が全ての書き込み動作に先行して利用可能と出来なければならないからである。
【０００９】
論文「動作電圧を拡張するための読み取りおよび書き込み支援回路を特徴とする６５ナノメートル技術ノードにおけるＳＲＡＭ設計（An SRAM Design in 65-nm Technology Nodes Featuring Read and Write-Assist Circuit to Expand Operating Voltage」エイチ・パイロ（H.Pilo）その他著、ＩＥＥＥ半導体回路ジャーナル、巻４２、第４号、２００７年４月、および「動作電圧を拡張するための読み取りおよび書き込み支援回路を特徴とする６５ナノメートルおよび４５ナノメートル技術ノードにおけるＳＲＡＭ設計（An SRAM Design in 65nm and 45nm Technology Nodes Feafuring Read and Write-assist Circuit to Expand Operating Voltage）」エイチ・パイロ（H.Pilo）その他著、２００６年ＶＬＳＩ回路シンポジウム、技術論文抄録、の中に書き込み支援機能が記述されており、これもまた追加列供給電圧（論文の中ではＶＷＲと呼ばれている）を使用して、書き込まれるアドレス指定されたメモリセルを含む列に結合している。此処に記述されている技術に依れば、特別なオンボード電圧発生器が、ＶＤＤ供給電圧から全体的にＶＷＲを生成するために具備されている。このオンボード電圧発生器はＶＷＲ電圧レベルを生成するためにプッシュプルトランジスタ段を使用する。バンドギャップ基準回路もまたプッシュプルトランジスタ段用に使用されている。この様な手段の１つの欠点は、使用されているバンドギャップ発生回路で著しいＤＣ電流が生成されることであり、各書き込みサイクル毎に列供給線を異なる電圧で充電および放電する際に電力が失われる。従って、その様な手段は多くのメモリ装置、例えば低電力用途に設計されたもの、では受け入れがたい。更に、バンドギャップ発生器およびプッシュプルトランジスタ段はメモリ装置内の貴重な空間を消費する。
【００１０】
論文「読み取りおよび書き込み動作安定化回路を備え生産性用に設計された６Ｔ−ＳＲＡＭを組み込まれた６５ナノメートルＳｏＣ（A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability with Read and Write Operation Stabilizing Circuits）」エス・オオバヤシ（S Ohbayashi）その他著、ＩＥＥＥ半導体回路ジャーナル、巻４２，第４号、２００７年４月、は容量的書き込み支援回路を記述しており、此処で追加金属線（論文中ではdownvdd線と呼ばれている）が第４金属層の中に形成されていて、予め設置電位に設定されている。書き込み動作中そのdownvdd線は第２金属層内の関連の列供給電圧に接続され、接続された列供給電圧線とdownvdd線との間で電荷の再配分の発生を行わせ、列供給電圧線上の電圧低下に導く。この手法は列電圧供給線上の電圧を非常に急速に低下させることが可能であるが、追加の金属線をメモリ回路内に用意する必要があり、追加線に関連してその線を接地電位に事前充電するための事前充電回路の使用に加えて、その様な事前充電回路に関連して電力損失を増大させる。その様な追加線を用意することはコストを増加させ、高密度メモリ設計に組み込むことは困難であると分かるであろう。更に、その様な追加線のために用意された事前充電回路に関連する電力消費の増加は、或る種のメモリ装置、例えば低電力用途に設計されたもの、では受け入れがたいであろう。
【００１１】
論文「プロセスおよび温度変動に対する改善された耐性を具備した４５ナノメートル低待機電力組み込み型ＳＲＡＭ（A 45nm Low-Standby-Power Embedded SRAM with Improved Immunity Against Process and Temperature Variations）」エム・ヤブウチ（M.Yabuuchi）その他著、２００７年ＩＳＳＣＣ発行、セッション１８は、同様の書き込み支援回路を記述しており、書き込み動作中に選択された列供給電圧と電荷を分け合う追加線を使用している。
【００１２】
論文「書き込み支援を具備した新たなシングルエンドＳＲＡＭセル（A New Single-Ended SRAM Cell with Write-Assist）」アール・ホブソン（R Hobson）著、ＩＥＥＥ、超大規模集積回路（ＶＬＳＩ）システムに関する報告書、巻１５、第２号、２００７年２月、は書き込み支援機能を具備した６Ｔ  ＳＲＡＭセルを技術している。６Ｔ  ＳＲＡＭ構造上のシングルエンドＩ／Ｏ（ＳＥＩＯ）ビット線変形品が提案されており、此処で読み取りおよび書き込みの両方が１つの共通ＳＥＩＯビット線上で行われ、従来型第２ビット線の代わりにフローティング接地電位線が使用されている。書き込み動作中、フローティング接地電位線はメモリセルの内部ノードのひとつに選択的に接続されて、１書き込み性能を改善している。その様な手法の欠点は、標準ＳＲＡＭメモリセルに著しい修正を加えることであり、結果として不規則配置となり組み込むのが困難であると分かるであろう、また結果として単一ビット線を使用するため読み取り動作が遅くなる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従って、従来技術で知られているものよりも簡単でかつ消費電力の少ない、メモリセル内で使用するための支援機構の改善された形式を提供することが望ましいであろう。
【課題を解決するための手段】
【００１４】
第１の特徴から見ると、本発明は：少なくとも１つの列内に配置され、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセルに書き込まれる、複数のメモリセルと；前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源に接続可能な１つの供給電圧線と；第２電圧レベルを有する第２電圧源に接続され、閾値電圧を有する閾値回路と；書き込み動作に応答して、選択された列に対する供給電圧線を第１電圧源から書き込み動作の予め定められた期間の間切断し、前記予め定められた期間の間、閾値回路を選択された列への供給電圧線に接続し、アドレス指定されたメモリセルへの供給電圧が閾値回路の閾値電圧で定められた中間電圧レベルに遷移させる制御回路とを有する、メモリ装置を提供している。
【００１５】
本発明によれば、閾値回路がメモリ装置内に具備されており、これは制御回路を経由して選択された列の供給電圧線に書き込み動作の予め定められた期間接続される。その時間の間、制御回路もまた選択された列の供給電圧線が第１電圧源から確実に切り離されるように保証し、これら２つのステップの組み合わせにより、アドレス指定されたメモリセルへの供給電圧が、閾値回路の閾値電圧で決定された中間電圧レベルに遷移させられる。
【００１６】
その様な技術が、アドレス指定されたメモリセルへの供給電圧を、第1電圧レベルから中間電圧レベルへ低下させ、従ってアドレス指定されたメモリセルを不安定化させ書き込み動作を支援するための迅速で効果的な機構を提供することが知られている。閾値回路は選択された列上に保持されている電荷を非常に急速に放電し、その電圧レベルを中間電圧レベルに急速に低下出来ることが分かっている。更に、この技術は局部的に、例えば各々の選択された列の中で実施できる。
【００１７】
先に述べた追加列供給電圧と、それに加えてその追加列供給電圧を生成するための、関連した電圧発生器とを用意する必要がある従来技術と比較するとき、本発明の技術の電力損失は著しく少なくまた実現が簡単である。先に触れた、書き込み動作中に選択された列供給電圧と電荷を分け合うための追加金属線を用意する技術と比較するとき、本発明の手法はその様な追加金属線を用意する必要をなくすることにより、一般的に実現がより安価で簡単であり、更にその様な追加金属線用に事前充電回路を用意する必要を取り除くことにより更に節電されている。更に、本発明の技術は標準ＳＲＡＭメモリセルと使用可能であり、これにより先に述べた論文「書き込み支援を具備した新たなシングルエンドＳＲＡＭセル」の中で説明されているメモリセルの、不規則配列および遅い読み取り動作に関連する欠点が避けられる。
【００１８】
実施される書き込み動作の方法に依存して、供給電圧線が第１電圧源から切り離される、書き込み動作の予め定められた期間は、書き込み動作の全期間、または書き込み動作が実施される時間のある一部分となる。
【００１９】
種々のメモリセルがどの様に動作するかに依存して、メモリ装置内のビット線が高電圧レベルに事前充電されるかまたは低電圧レベルに事前充電されるか、制御回路で制御される供給電圧線が供給電圧源に接続された電力供給電圧線か、または接地電位電圧源に接続された接地供給電圧線かといった因子が決められる。しかしながら、典型的なメモリ装置において、メモリセルの動作方法は、制御回路で制御される供給電圧線は電力供給電圧線であるというものである。従って、その様な実施例において、第１電圧レベルは電力供給電圧レベル、そして第２電圧レベルは接地電位電圧レベルである。
【００２０】
メモリ装置内の複数のメモリセルは種々の方法で構成できる。１つの実施例において、複数のメモリセルは複数の行および複数の列を含むメモリアレイとして構成され、書き込み動作中に前記複数から選択された１つの行が有効化されて、選択された列内のアドレス指定されたメモリセルを識別する。
【００２１】
閾値回路は、閾値電圧を持つのであれば種々の形式を取ることが可能であり、この閾値電圧は制御回路が、閾値回路を選択された列用の供給電圧線に接続する際に、アドレス指定されたメモリセルへの供給電圧として中間電圧レベルを確立するように働く。その様な機能に自身で直ちに適合する回路はダイオード回路である。順方向バイアスダイオード回路は要求される閾値電圧を提供し、従って制御回路によって供給電圧線に接続された際に、所望の機能を用意に実現できる。特に、ダイオード回路は供給電圧線上の全ての電荷を第２電圧レベル（典型的に接地電位）に急速に放電し、この過程はダイオード回路に掛かる電位差が閾値電圧に達するまで継続し、この時点でアドレス指定されたメモリセルへの供給電圧が中間電圧レベルに遷移している。
【００２２】
種々の型式のダイオード回路が使用可能な中で、１つの実施例ではこのダイオード回路は静電放電（ESD：electro-static discharge）ダイオード回路を含む。ＥＳＤダイオード回路は本発明の実施例に特に好適であることが分かっているが、それはその様な回路は供給電圧線上の電圧を非常に急速に放電することができ、従ってメモリセルの書き込みが行われる前に供給電圧線上の電圧を低下させるのに許される比較的短時間の間に要求される機能を容易に提供できる。
【００２３】
１つの実施例において、ダイオードはその閾値電圧そして／またはそのインピーダンスに関して調整可能であり、例えば閾値電圧を超える非常に低いインピーダンスを有する遷移曲線（transfer curve）を与えるものである。このダイオード閾値電圧またはダイオード入力インピーダンスは技術開発時に調整できる。加えて、またはこれに代わって、閾値電圧は設計後にバックバイアスの様な技術を用いて調整可能である。
【００２４】
閾値回路（ダイオード回路またはその他で実現されていようと）は、種々の方法で構成できる。１つの実施例において、ダイオード回路は各列毎に繰り返される。しかしながら、別の実施例ではメモリアレイは複数のセクションを含み、各々のセクションは前記複数の列と前記複数の列に接続された関連する列マルチプレクサを有し、閾値回路は各セクション毎に繰り返されるが各セクション内の複数の列の中で共有されている。これは各列毎にダイオード回路を繰り返す方法よりも更に効率的な解法を提供するが、それはより大きな閾値回路を提供することが可能であり、従って回路の抵抗値を一般的に低減し、従って閾値回路を通してより大きな電流を流すことを可能とする。閾値回路を通してより大きな電流を流すことを可能とすることで、これは供給電圧線上の電圧を中間電圧レベルに放電する速度を改善する。この期間の間に引き出される高電流は分散されるが、それは閾値回路が各セクション内の複数の列の中で共有されるからである。
【００２５】
更に別の実施例において、閾値回路が各セクション用に個別の閾値回路を有するのではなく、複数のセクションの中で共有されている。更に、シンク電流を分散させることはエレクトロマイグレーションおよび自己加熱を改善する。
【００２６】
典型的なメモリ装置において、一部の漏れ電流は種々のメモリセルに関係し、漏れ電流は閾値電圧が変化するため温度により典型的に増加する。その様な漏れ電流のため、書き込み動作中に閾値回路の動作を通して供給電圧線上に生じる電圧の変化が漏れ電流の結果で捕捉されることが可能であり、電圧の全変化は期待されるよりも大きい。これは選択された列内のアドレス指定されていない全てのメモリセルの、メモリ保持機能に影響を与える可能性がある。１つの実施例において、その様な懸念を軽減するために、制御回路は更に各列に対して具備された、第１電圧源を関連する供給電圧線に接続する保護ダイオードを含み、この保護ダイオード回路は、書き込み動作の前記予め定められた期間の間に、関連する電圧線上の供給電圧が予め定められた保護電圧レベル以下に低下することを回避し、これによって選択された列内の全てのアドレス指定されていないメモリセルのメモリ保持機能を保証する。従って、何らかの理由により供給電圧線上の電圧が予想以上に低下し、予め定められた保護電圧レベルに達すると、順方向バイアス保護ダイオードが有効化されて電圧を引き上げ、それを予め定められた保護電圧レベルに維持する。
【００２７】
書き込み動作は種々の方法で実行されるであろう。しかしながら、１つの実施例においてメモリ装置は更に前記少なくとも１つの列の各々に関連する少なくとも１つのビット線を含み、書き込み動作中に選択された列に関連する前記少なくとも１つのビット線上の電圧変化がアドレス指定されたメモリセル内に格納されたデータ値を示す。
【００２８】
１つの実施例において、選択された列に関連する前記１つのビット線は第１電圧レベルに予め充電されており、書き込み動作中にそのデータ値は、第１電圧レベルから低下されることにより指示される。
【００２９】
１つの実施例において、各々の列はそれらに関連する単一ビット線を有する。しかしながら、これに代わる１つの実施例において、各々の列に対して前記関連する少なくとも１つのビット線が１対のビット線を有し、選択された列に関連するビット線対の中の両ビット線が前記第１電圧レベルに予め充電されている。書き込み動作中にその対のビット線の１つの上の電圧が下げられ、ビット線対の間の電圧差がアドレス指定されたメモリセル内に記憶されるべきデータ値を示すようになされる。
【００３０】
第２の特徴から見ると、本発明は：少なくとも１つの列内に配置され、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセル装置に書き込まれる、複数のメモリセル装置と；前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源装置に接続可能な１つの供給電圧線装置と；第２電圧レベルを有する第２電圧源に接続され、閾値電圧を有する閾値装置と；書き込み動作に応答して、選択された列に対する供給電圧線装置を第１電圧源装置から書き込み動作の予め定められた期間の間切断し、前記予め定められた期間の間、閾値装置を選択された列への供給電圧線装置に接続し、アドレス指定されたメモリセル装置への供給電圧が閾値装置の閾値電圧で定められた中間電圧レベルに遷移させる制御装置とを有する、メモリ装置を提供している。
【００３１】
第３の特徴から見ると、本発明は少なくとも１つの列内に配置された複数のメモリセルを有し、書き込み動作中に１つのデータ値が、前記少なくとも１つの列から選択された１つの列内の１つのアドレス指定されたメモリセルに書き込まれ、更に前記少なくとも１つの列の各々に関連し、関連する列に第１電圧レベルで供給電圧を与える第１電圧源に接続可能な１つの供給電圧線を有するメモリ装置の動作方法を提供しており、この方法は：書き込み動作に応答して、選択された列に対する供給電圧線を第１電圧源から書き込み動作の予め定められた期間の間切断し；前記予め定められた期間の間、閾値回路を選択された列への供給電圧線に接続し；前記予め定められた期間の間、選択された列の供給電圧線を、閾値電圧を有し第２電圧レベルを有する第２電圧源に接続されている閾値回路に接続し；これにより前記予め定められた期間の間、アドレス指定されたメモリセルへの供給電圧が閾値回路の閾値電圧で定められた中間電圧レベルに遷移させる、以上のステップを含む。
【発明を実施するための最良の形態】
【００３２】
本発明を例としてのみの目的で、添付図に図示された実施例を参照して更に説明する。
【００３３】
図２はメモリ装置のブロック図である。メモリ装置１０は、行および列に配列された複数のメモリセルから成るメモリアレイ２０を有する。各々の行はそれらに接続されたワード線（WL：word line）を有し、各々の列はそれらに接続された少なくとも１つのビット線（BL：bit line）を有し、各々の列に接続される実際のビット線の本数は実現方法に依存する。１つの実現例において、メモリアレイはＳＲＡＭセルから成り、一対のビット線がセルの各々の列に接続されている。
【００３４】
メモリアクセス要求がメモリ装置で受け取られると、メモリアクセス要求で指定されたアドレスが経路６０を介して行デコーダ３０とデータパス・アクセスユニット（data path access unit）４０に回送される。行デコーダ３０はアドレスを復号するように構成され、それに依存して１つの制御信号をワード線上に駆動して、メモリアレイ２０内の複数行の１つを選択する。同様に、データパス・アクセスユニット４０はそのアドレスに依存して、アクセス対象のデータを含む１つまたは複数の列を識別し、それぞれのビット線を有効化するように構成されている。
【００３５】
通常各々のメモリセルは単一ビットデータ値を格納しているので、アクセス対象のデータが複数ビットデータワード（例えば、３２ビット、６４ビットなど）の場合、複数のメモリセルにアクセスする必要が有るであろう。典型的な設計において、列マルチプレクサがデータワードの各ビットに対応して具備されており、各々の列マルチプレクサは複数列のビット線に接続されており、これらの列はその中にデータワードの関連するビットを格納できる複数のメモリセルを含む。従ってメモリアレイは、各々の列マルチプレクサに対して１つ、複数のセクションとして形成されると考えられる。従って、１例として１つのメモリアレイは５１２本のワード線、サイズ４のマルチプレクサ（４つの列が各々のマルチプレクサに接続されていることを意味する）、および３２ビットのデータワード（３２個のマルチプレクサが存在し、各々の列マルチプレクサがメモリアレイの対応するセクションに接続されていることを意味する）を有する。その様なメモリは２０４８個の３２ビットデータワードを格納できる。
【００３６】
読み取り動作に対して、関連するワード線が行デコーダを介して有効化され、適切なビット線が列マルチプレクサを介して選択されることで有効化され、そして次にセンス増幅器回路を用いてビット線の電圧変動を監視し、各々のアドレス指定されたメモリセルの中に格納されているビット値を判定する。特に、先に述べたＳＲＡＭ例を考慮すると、此処で１対のビット線が各々のメモリセルに接続されており、これらのビット線は最初電源供給電圧線に事前充電されており、セルの関連する行が関連するワード線上の駆動信号を介して選択された時に、アドレス指定されたメモリセルに接続されたビット線の対の１つが接地電位電圧レベルに向かって放電を開始し、その対のビット線のどちらが放電するかは、その中に格納されているビット値に依存する。各々のアドレス指定されたメモリセル（列マルチプレクサ毎に１つのアドレス指定されたメモリセル）に対して、その対の中のビット線の１つの放電がセンス増幅器回路で検出され、これは次に出力信号を経路４４上に生成してアドレス指定されたメモリセル内に格納されているデータワードを示す。この出力信号は次に、入出力インタフェース５０を介して、経路５４上に転送され、読み取りデータとして読み取りアクセス要求元に戻される。
【００３７】
書き込みアクセス要求に対して、行デコーダ３０は同じ方法で動作し、駆動信号を関連するワード線上に発して関連する行を選択し、次にメモリアレイの各々のセクションに対して、データパス・アクセスユニット４０内の書き込み駆動回路が使用して、関連する１つまたは複数のビット線上の電圧を変化させ、アドレス指定されたメモリセル内に保持されている状態を、書き込まれるデータワードを反映するように更新させる。従って、書き込みデータは経路５２を介して入出力インタフェース５０に、そして此処から経路４２を通してデータパス・アクセスユニット４０に転送される。次に書き込みデータは書き込み駆動回路に対して適切な制御信号を生成するために使用され、関連するビット線上の電圧を変化させて、アドレス指定されたメモリセルの状態を更新させる。従って、再び先に説明したＳＲＡＭ例を考慮すると、個別のアドレス指定されたメモリセルに関連する両ビット線は最初に事前充電されており、書き込みデータに依存して１つの対のビット線の１つが書き込み駆動回路によって放電され、アドレス指定されたメモリセル内の状態を更新させる。
【００３８】
メモリ装置のメモリセルは種々の形式を取りうる。しかしながら、１例として、図３はＳＲＡＭメモリで使用される６Ｔ  ＳＲＡＭメモリセルの構成例を図示する回路図である。見て分かるように、メモリセルは２つのＰＭＯＳトランジスタ１００，１１０と２つのＮＭＯＳトランジスタ１２０，１３０から成る。ノード１４０がＰＭＯＳトランジスタ１００とＮＭＯＳトランジスタ１２０の間に具備され、同様にノード１５０がＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１３０の間に具備されている。ビット線１８０がノード１４０にアクセストランジスタ１６０を介して接続され、同様にビット線１９０がノード１５０にアクセストランジスタ１７０を介して接続されている。
【００３９】
２つの異なる状態が図３に示すメモリセル内に格納可能であり、第１状態はノード１４０が接地電位でノード１５０が電源電位VDDであり、第２状態はノード１４０が電源電位VDDでノード１５０が接地電位である。
【００４０】
先に述べたように、最新技術において、個々のメモリセルが高いデータ保持の信頼性を保証する要求される安定性を有する一方で、新たなデータ値がセルの中に、書き込み動作に対して許された時間内に格納されることを保証する、要求書き込み能力を有するメモリ装置を製造することは益々困難になっている。セルによっては書き込み能力の問題は書き込み時間を延ばしても解決することは出来ないが、それはその様なセルでは新たなデータ値を格納するために必要な状態の内部反転はいつまでたっても決して生じないからである。
【００４１】
本発明のいくつかの実施例によれば、ダイオード回路（図４にダイオード３４０として図式的に示されている）が使用されて、書き込み動作中に電源電圧線３００上の電圧を通常の電源電圧レベルよりも低い中間電圧レベル３２０に放電する。アドレス指定されたメモリセルに供給される電圧が降下する結果として、アドレス指定されたメモリセルの安定性が低下し、書き込み動作を支援する。
【００４２】
図４を更に詳細に検討すると、図４はメモリセルの１つの列を図示し、種々の構成要素を用いて本発明の実施例の書き込み支援機構を実現している。図４に示されているように、各々の電源供給電圧線３００は１つのキャパシタンスを有し、これは図４の中でキャパシタンス３１０として図式的に示されていて、電源供給電圧線３００と接地電位との間に存在している。電源供給電圧線上の電圧を降下させるためこのキャパシタンスを放電する必要が有り、本発明の１つの実施例によれば、これはダイオード３４０を電源供給電圧線３００に、書き込み動作の少なくとも予め定められた期間選択的に接続することで実現される。ダイオード３４０は順方向バイアスされているので、これは電源供給電圧線３００を接地電位に急速放電し、この過程はダイオード３４０の閾値電圧に達するまで継続し、この時点でノード３３５は中間電圧レベルとなり、従ってこの中間電圧レベルが電源供給電圧線３００に接続されたアドレス指定されたメモリセルへの供給電圧を形成する。
【００４３】
制御回路がＰＭＯＳトランジスタ３２５および３３０の形式で具備されており、電源供給電圧線３００を電源線VDD３２０またはダイオード回路３４０のいずれかに接続するように選択的に制御する。典型的に、論理ゼロの値がスイッチ線３２７上でＰＭＯＳトランジスタ３２５に供給されて、電源供給電圧線３００が電源に接続され、従って電源供給電圧線３００上の電圧はVDDである。経路３３２を介して、制御回路の別のＰＭＯＳトランジスタ３３０に供給される信号は経路３２７上の信号を反転したものであるから、通常論理１の値がＰＭＯＳトランジスタ３３０に供給されることが分かり、これによってダイオード回路３４０を電源供給電圧線３００から切り離す。
【００４４】
しかしながら、図５を参照して更に詳しく説明するように、本発明の１つの実施例の書き込み支援機構を採用するとき、論理１の値がスイッチ経路３２７を介して供給されてトランジスタ３２５をオフとし、これによって電源供給電圧線３００を電源３２０から切り離す。同時にトランジスタ３３０がオンとされ、電源供給電圧線３００をダイオード３４０に接続する。これらのステップの結果、電源供給電圧線３００上の電圧がダイオード３４０を通って、中間電圧レベルがノード３３５に達するまで急速に放電される。この電圧低下はアドレス指定されたメモリセルの安定性を低下させ、従って書き込み動作の完了を支援する。
【００４５】
図４に示されるように、オプションの順方向バイアスダイオード３１５（この事例では、そのゲート入力が電源供給電圧線３００に接続されているＰＭＯＳトランジスタで実現されている）を用いて最少電圧レベルが電源供給電圧線３００上に保持されるように保証することが可能であり、これにより電源供給電圧線上の電圧が予め定められた保護電圧レベル以下に降下することが避けられる。これは選択された列内のアドレス指定されていない全てのメモリセルのメモリ保持機能を確保するために有用である。特に、純粋にダイオード回路を使用する結果として、漏れ電流が電源供給電圧線３００上の電圧レベルを期待しているレベル以下に降下させる可能性があり、これは漏れ電流が増加する高温で動作する際には特に深刻である。トランジスタ３１５で形成されたダイオードは、典型的には２００ｍＶの閾値電圧を有し、従って例として、電源線３２０が１Ｖの場合これは順方向バイアスダイオードは、電源供給電圧線３００上の電圧がほぼ０．８Ｖに達すると、電圧引き上げ動作を開始する。電源供給電圧線上の電圧はダイオード３４０の動作によってこの電圧を引かれるはずであるが、それはアドレス指定されていないメモリセルのメモリ保持機能を保証するのに十分な電圧レベルに保たれる一方で、電圧供給レベルをアドレス指定されたメモリセル内の書き込み動作を支援するのに十分となるまで低下させる。
【００４６】
図５は本発明の１つの実施例に基づく、書き込み支援機構を図示する流れ図である。ステップ４００で、書き込み動作の開始を待ち、書き込み動作が発生すると、処理過程はステップ４０５へ進み、此処で書き込み動作で指定されたアドレスが、メモリアレイ内の行および列を選択するために復号される。ステップ４１０で、電源供給電圧線３００が選択された列用の電源３２０から切り離されるが、それは経路３２７を介して論理１の値が関連するＰＭＯＳトランジスタ３２５へ駆動され、そのトランジスタをオフとすることにより行われる。同時に、論理ゼロの値が経路３３２を介してＰＭＯＳトランジスタ３３０へ駆動され、そのトランジスタをオンに切り換え、従って電源供給電圧線３００を接地電位にダイオード回路３４０を通して接続する。先に説明したように、この処理過程はアドレス指定されたメモリセルへの供給電圧を低下させ、これによりメモリセルを不安定とする。
【００４７】
ステップ４１５で、選択された列用のビット線の内の１つの電圧が低下されて、アドレス指定されたメモリセル内に書き込まれるデータ値を識別し、ステップ４２０で選択された列に対するワード線が有効化される。とか４１５と４２０が順に示されているが、これらのステップは少なくとも部分的に並行して実施できることは理解されよう。実際、これらのステップは両方とも、ステップ４１０と少なくとも部分的に並行して実施できる。
【００４８】
ステップ４２５で、書き込み時間が経過したか判定される。通常予め定められた書き込み時間はメモリ装置に関連し、これはメモリセルの最悪ケースで予想される書き込み時間を考慮して設定される。一旦、書き込み時間が経過すると、処理過程はステップ４３０に進み、此処で論理ゼロの値がスイッチ経路３２７を介して供給され、電源供給電圧線３００を選択された列用の電源３２０に再接続する。加えて、論理１の値がスイッチ経路３３２を介して供給されてトランジスタ３３０をオフに切り換え、そして電源供給電圧線３００をダイオード３４０から切り離す。その結果として、電源供給電圧線３００上の電圧は通常動作供給電圧VDDに戻される。その後、処理過程はステップ４３５で終了する。
【００４９】
図６は、本発明の１つの実施例の書き込み支援機構を導入した際の、メモリ装置の関連部分の電気的挙動を図示する一連のグラフである。図６の一番上のグラフは選択された列用の一対のビット線上の電圧、電源供給電圧線上の対応する電圧、そしてダイオードノード３３５での関連する電圧を示し、これは短いビット線を備えた小さなメモリセル、例えば列当たり４個のメモリセル、に関するものである。対照的に、２番目のグラフは長いビット線を備えた大きなメモリセル、例えば列当たり１２８個のメモリセル、に対する同一信号を示す。１番目のグラフから分かるように、ビット線の１つの電圧５００はVDDに保持されているが、書き込み動作中もう一方のビット線上の電圧は線５０５で示されるように、論理ゼロレベル５０７まで放電し、次に書き込み動作の終了時点でVDDまで再充電される（線５１０で示されるように）。書き込み動作中、電源供給電圧線３００を接地電位にダイオード回路３４０を通して接続すると、電源供給電圧線上の電圧を、線５１５で示されるように線５１７で示されるレベルに達するまで降下させる。同じ期間、ダイオードノード３３５部の電圧、これは最初線５２５で示されるレベルにある、はまた点５１７に達するまで増加し、その時点で電源供給電圧線３００上の電圧はダイオードノード３３５部の電圧、すなわち先に述べた中間電圧レベル、と等しくなる。書き込み動作終了時点で、電源供給電圧線がVDDに再接続されると、電源供給電圧線上の電圧は線５２０で示されるようにVDD電圧レベルまで増加して戻り、一方ダイオードノード３３５部の電圧は線５３０で示されるように降下を開始する。
【００５０】
第１グラフと第２グラフとを比較して分かるように、再び１つのビット線は線５５５，５５７，５６０で示されるように降下し、一方で他方のビット線は線５５０で示されるようにVDDに保持される。第１グラフを参照して先に説明したのと同一の方法で、電源供給電圧線３００の電圧は経路５６５，５６７，５７０に従い、その一方ダイオードノード３３５部の電圧は線５７５，５６７，５８０に従う。大きなメモリマトリクスに対して、電源供給電圧線３００は大きなキャパシタンスを有するはずであるから、ダイオード回路３４０が電源供給電圧線上の電圧を放電するのにやや長く掛かるが、書き込み動作の初期段階でかなりの電圧レベルの低下が生じる。アドレス指定されたメモリセルの安定性の低下は両方の状況で類似なので、書き込みが行われるセルの内部ノードの電圧レベルを、大型および小型メモリアレイの両方に対して急速に反転させることを可能とする。
【００５１】
図６の下のグラフは経路３２７上のスイッチ信号と、アドレス指定されたメモリセルの２つの内部ノード１４０，１５０（図３参照）部の、対応する電圧を示す。スイッチ信号はステップ５９０で、電源供給電圧線３００を電源３２０から切り離すために高に遷移する。この時点で、その信号を反転したものはまたトランジスタ３３０をオンに切り換え、従ってダイオード３４０を電源供給電圧線３００に接続し、これにより電圧降下動作が開始される。このステップに続いて、書き込み動作はアドレス指定されたメモリセル内の状態変化を起こすと想定され、その結果として内部ノードの１つの電圧が線５８２で示されるように低下し、その一方で他方は線５８４で示されるように上昇する。見て分かるように、内部ノードの電圧レベルのこの反転は電圧低下動作の初期に生じる。
【００５２】
しかしながら、VDDに向かって上昇している内部ノードに関して、電源供給電圧線が電源から切り離されている時間の間、得られたレベルがVDDに達していない事が分かるであろうが、それは電源供給電圧線上の電圧レベルが低下しているためである。スイッチ信号が論理ゼロレベルに復帰し（線５９２参照）、従って電源供給電圧線がVDDに引き戻された時にのみ、内部ノード電圧もまた線５８６で示されるようにVDDに引き上げられる。
【００５３】
書き込み動作中に適切なビット線を放電するために使用される書き込みトランジスタの１つに関連する有効化信号、および関連するワード線を有効化するために使用されるワード線トリガ信号はまた、スイッチ信号と同時にアサートおよびデアサートされ、従って図６に示されるように線５９０，５９２に従う。
【００５４】
図７はメモリアレイ６００を図式的に示しており、特にメモリアレイ６００内に具備される種々のセクション６０５，６１０，６１５，６２０を示す。各々のセクションは典型的にその中にデータワードの関連するビットを格納することが可能なメモリセルを含む複数の列で構成され、個別の列マルチプレクサ６０７，６１２，６１７，６２２がそれぞれ各セクション６０５，６１０，６１５，６２０と関連づけられている。１例として、メモリアレイ内に３２ビットデータワードが格納される場合、メモリアレイ６００は３２セクションを含み、各セクションは各データワードのビットの１つを格納する。
【００５５】
図式的に図４に示されるように、本発明の実施例で使用されるダイオード回路３４０はメモリアレイ内の各々の列に対して個別に具備して、従ってメモリアレイの各セクション内に複数回具備される、すなわちメモリアレイの各セクション内の各々の列に関連させて、ことも可能である。しかしながら、これに代わる実施例では、図８に図式的に示されるようにダイオード回路６９５がメモリアレイの個別セクション内の全ての列で共有されている。従って、図示されるように各セクションが４つの列６５０，６６０，６７０，６８０を有する場合、これらの列の各々は関連する制御トランジスタ６５５，６６５，６７５，６８５を介して共有されているダイオード回路６９５に選択的に接続できる。各々のトランジスタ６５５，６６５，６７５，６８５は図４に示されるトランジスタ３３０に対応し、この実施例では関連するセクションの列マルチプレクサ内の列選択トランジスタで実現される（図８内に点線ボックス６９０で図式的に示される）。
【００５６】
その様なやり方は各々の列に対してダイオード回路を繰り返す方法よりも更に効率的であるが、それはより大きなダイオードを用意することを可能とするからであり、これにより通常ダイオードの抵抗値が下がり、従ってより大きな電流をダイオードに通すことが可能となる。より大きな電流を可能とすることにより、接続された電源供給電圧線上の電圧が中間電圧レベルまで放電される速度が改善される。特に、特定の書き込み動作に対して列選択トランジスタ６５５，６６５，６７５，６８５の１つのみがオンとされるのが分かるであろう、従って接続された電源線の１つの上の電圧はダイオード回路６９５の全体を介して接地電位に接続され、これにより電源供給電圧線上の電圧を中間電圧レベルまで急速に放電することが可能となる。
【００５７】
これに代わる実施例として、図９に図式的に示すように、ダイオード回路をメモリアレイ全体で共有することが可能である。特に、図９に示されるように、メモリアレイの種々のセクションに関連する各々の列選択回路７００，７１０，７２０が共通ダイオード回路７３０に接続されている。これは或る状況での製造を簡略化するであろうが、通常は図８の実施例に比較してダイオード回路の性能を更に改善することは無く、それは全ての個別の書き込み動作に対して、複数の電源供給線（すなわち、各々の列選択回路からの１つ）はダイオード回路７３０に接続されるからである。しかしながら、この方法でシンク電流を分散させることはエレクトロマイグレーションおよび自己加熱に対してより良いであろう。
【００５８】
本発明の実施例で使用されるダイオード回路は種々の形式を取りうる。しかしながら、１つの実施例において、ダイオード回路はＥＳＤダイオード回路を含み、これは本発明の実施例で使用するのに特に好適であると判明している。特にＥＳＤダイオードは高速スイッチング用に設計され、非常に低いインピーダンスを有し、シンク電圧スパイクを容易に消すことを可能としている。従って、本発明の実施例において、ＥＳＤダイオード配列は供給電圧線上の電圧を非常に急速に放電する能力を有し、従ってアドレス指定されたメモリセルの書き込みが行われる前の、供給電圧線上の電圧を低下させるために許容された比較的短い時間の間に、要求された機能を容易に提供する。また、ＥＳＤダイオードのある種のパラメータ、例えば閾値電圧および入力インピーダンスを調整する余地もある。
【００５９】
本発明の実施例の上記の説明から、書き込み動作中にダイオード回路および関連する制御回路を使用することにより、機能試験に合格するセルの数を改善することで生産性を向上させるために使用できる、非常に簡単でかつ効率的な書き込み支援機構を提供できることが分かるであろう。ダイオード回路には大きな電流を流す能力があるので、同一回路が小型メモリ設計（すなわち、各々の列内に数個のセルのみの設計）および大型メモリ設計（すなわち、各々の列内に多数のセルの設計）の両方で良好に動作できる。
【００６０】
本発明の実施例の技術は一般的に種々の技術で、また種々の異なる種類のメモリセルで応用可能である。例えば、本発明は個々のメモリセルが大規模ＣＭＯＳ（相補型金属酸化物半導体：Complementary Metal Oxide Semiconductor）技術を使用して構成されているか、またはこれに代わってＳＯＩ（絶縁体シリコン上：Silicon-On-Insulator）技術を使用して構成されているかに関わらず使用可能である。更に、本発明の実施例の技術は図３に示されるように６トランジスタセルとして構成されているメモリセルのみに制約されるのではなく、閾値回路および関連する制御回路を含むことを容易とする種々のその他の型式のメモリセルに適用可能である。本発明は単一ポート装置のメモリ装置、または個別の書き込みおよび読み取り経路を提供する複数ポート装置にも等しく適用可能である。
【００６１】
本発明の特定実施例を此処まで説明してきたが、本発明はそれに制限されるのではなく、本発明の範囲内で多くの修正変更および追加が行われることは明らかである。例えば、添付の従属した特許請求項の機能の種々の組み合わせは、本発明の範囲から逸脱することなく独立請求項の機能から行える。
【図面の簡単な説明】
【００６２】
【図１】従来技術に基づく書き込み支援機構を図式的に示す回路図。
【図２】本発明の実施例を採用可能なメモリ装置のブロック図。
【図３】図２のメモリアレイで使用されるメモリセルの構成例を図示する回路図。
【図４】本発明の１つの実施例に基づく、個別列用の電源供給電圧線を、関連する閾値回路および制御回路と共に図示する回路図。
【図５】本発明の１つの実施例に基づく書き込み支援機構の動作を図示する流れ図。
【図６】本発明の１つの実施例に基づく書き込み支援機構を用いた際の、メモリ装置の電気的挙動を図示する一連のグラフ。
【図７】メモリ装置内に具備される種々のセクションと、関連する列マルチプレクサを図式的に示す。
【図８】ダイオード回路がメモリセルの各セクション列の中で共有されている、本発明の１つの実施例を図示する。
【図９】ダイオード回路がメモリアレイ全体で共有されている、本発明の別の実施例を図示する。
【符号の説明】
【００６３】
１０  メモリ装置
２０  メモリアレイ
３０  行デコーダ
４０  データパス・アクセスユニット
５０  入出力インタフェース
５２，６０  経路
１００，１１０  ＰＭＯＳトランジスタ
１２０，１３０  ＮＭＯＳトランジスタ
１４０，１５０  ノード
１６０，１７０  トランジスタ
１８０，１９０  ビット線
３００  電源供給電圧線
３１０  キャパシタンス
３１５  トランジスタ
３２０  中間電圧レベル
３３０  ＰＭＯＳトランジスタ
３３５  ダイオードノード
３４０  ダイオード回路
６００  メモリアレイ
６９５  ダイオード回路
７００，７１０，７２０  列選択回路
７３０  ダイオード回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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