(57)【特許請求の範囲】
【請求項１】
それぞれが完全ＯＮ出力モードと完全ＯＦＦ出力モードとを有する複数の電力ゲートユニットと、
前記複数の電力ゲートユニットに連結されて、前記複数の電力ゲートユニットと協働することで、前記複数の電力ゲートユニットが前記完全ＯＮ出力モードと前記完全ＯＦＦ出力モードに加えて可変電圧出力モードを有する電圧調節回路と
を備え、
前記電圧調節回路は、複数のドライバユニットを有し、
前記可変電圧出力モードを可能にするために、前記複数のドライバユニットの各々は、前記複数の電力ゲートユニットの１つ以上における１つ以上の各々の出力電流を、前記複数の電力ゲートユニットの１つ以上に連結されたロードの負荷変化に応じて変化させる
装置。
【請求項２】
前記電圧調節回路はさらに、
参照電圧を受け取る第１の入力端子と、演算増幅器（オペアンプ）の出力端子に連結されてフィードバックループを形成する第２の入力端子とを有する前記オペアンプと、
前記オペアンプの前記出力端子にそれぞれ連結された複数のプレドライバユニットと
を有し、
前記複数のプレドライバユニットのそれぞれはさらに、前記複数のドライバユニットの１つ以上に連結されており、
前記複数のドライバユニットおよび前記複数のプレドライバユニットは、協働して、前記複数の電力ゲートユニットの１以上に、前記参照電圧に少なくとも部分的に基づいて、出力電圧を生成させる請求項１に記載の装置。
【請求項３】
前記オペアンプは、演算相互コンダクタンス増幅器を含む請求項２に記載の装置。
【請求項４】
前記オペアンプは、電圧識別（ＶＩＤ）信号に基づいて前記参照電圧を生成する参照電圧生成器から前記参照電圧を受け取る請求項２または３に記載の装置。
【請求項５】
前記複数のドライバユニットおよび前記複数のプレドライバユニットは、協働して、前記複数の電力ゲートユニットの１以上に、前記参照電圧に略等しい出力電圧を生成させる請求項２から４のいずれか一項に記載の装置。
【請求項６】
前記フィードバックループはさらに、前記複数のプレドライバユニットおよび前記複数のドライバユニットのそれぞれレプリカである、別の複数のプレドライバユニットおよび別の複数のドライバユニットを含む請求項２から５のいずれか一項に記載の装置。
【請求項７】
前記複数のプレドライバユニットのそれぞれは、Ｎ型トランジスタを含み、前記複数のドライバユニットのそれぞれは、Ｐ型トランジスタを含む請求項２から６のいずれか一項に記載の装置。
【請求項８】
前記複数の電力ゲートユニットに連結されて、制御信号に基づいて前記電圧調節回路を選択的にイネーブルまたはディセーブルする選択ロジックをさらに備える請求項１から７のいずれか一項に記載の装置。
【請求項９】
前記複数のプレドライバユニットのそれぞれは、少なくとも１０個のドライバユニットに連結されており、前記複数のドライバユニットのそれぞれは、少なくとも１０個の電力ゲートユニットに連結されている請求項２に記載の装置。
【請求項１０】
前記複数のプレドライバユニットのそれぞれと、前記複数のドライバユニットのそれぞれとは、さらに、１以上のバイアス抵抗器を含む請求項２から７および９のいずれか一項に記載の装置。
【請求項１１】
前記複数のプレドライバユニットと前記複数のドライバユニットとの間に連結された１以上のフィルタをさらに備える請求項２から７、９および１０のいずれか一項に記載の装置。
【請求項１２】
参照電圧を生成する参照電圧生成器と、
それぞれが完全ＯＮ出力モードと完全ＯＦＦ出力モードとを有する複数の電力ゲートユニットと、
前記複数の電力ゲートユニットに連結されて、前記複数の電力ゲートユニットと協働することで、前記複数の電力ゲートユニットが前記完全ＯＮ出力モードと前記完全ＯＦＦ出力モードに加えて可変電圧出力モードを有する電圧調節回路と
を備え、
前記電圧調節回路は、複数のドライバユニットを有し、
前記可変電圧出力モードを可能にするために、前記複数のドライバユニットの各々は、前記複数の電力ゲートユニットの１つ以上における１つ以上の各々の出力電流を、前記複数の電力ゲートユニットの１つ以上に連結されたロードの負荷変化に応じて変化させる
システム。
【請求項１３】
前記電圧調節回路はさらに、
前記参照電圧を受け取る第１の入力端子と、演算相互コンダクタンス増幅器（ＯＴＡ）の出力端子に連結されてフィードバックループを形成する第２の入力端子とを有する前記ＯＴＡと、
前記ＯＴＡの前記出力端子にそれぞれ連結された複数のプレドライバユニットと
を有し、
前記複数のプレドライバユニットのそれぞれは、さらに、前記複数のドライバユニットの１つ以上に連結されており、
前記複数のドライバユニットおよび前記複数のプレドライバユニットは、協働して、前記複数の電力ゲートユニットの１以上に、前記参照電圧に少なくとも部分的に基づいて、出力電圧を生成させる請求項１２に記載のシステム。
【請求項１４】
前記複数の電力ゲートユニットに連結されて、制御信号に基づいて前記複数の電力ゲートユニットを、前記完全ＯＮ出力モード、前記完全ＯＦＦ出力モード、または可変電圧出力モードにおいて動作させるよう制御する選択ロジックをさらに備える請求項１２または１３に記載のシステム。
【請求項１５】
前記参照電圧生成器は、バンドギャップ電圧参照生成器を有する請求項１２から１４のいずれか一項に記載のシステム。
【請求項１６】
前記複数のプレドライバユニットのそれぞれは、Ｎ型トランジスタを含み、前記複数のドライバユニットのそれぞれは、Ｐ型トランジスタを含む請求項１３に記載のシステム。
【請求項１７】
複数のクロック情報を生成する複数の位相ロックループ（ＰＬＬ）回路と、
前記複数のＰＬＬ回路のそれぞれに連結された、それぞれが前記複数のクロック情報のそれぞれに基づいて動作する複数の電力ドメインユニットと
を備え、
前記複数の電力ドメインユニットのそれぞれは、さらに、
前記複数の電力ドメインユニットのそれぞれへの電力を供給または停止する複数の電力ゲートユニットと、
前記複数の電力ゲートユニットに連結されて、前記複数の電力ゲートユニットと協働することで、前記複数の電力ドメインユニットのそれぞれに完全ＯＮ出力モードと完全ＯＦＦ出力モードに加えて可変電圧出力モードの可変電圧を供給して、前記複数の電力ドメインユニットをアクティブな動作状態に維持しつつ電力消費量を低減させる電圧調節回路と
を有し、
前記電圧調節回路は、複数のドライバユニットを有し、
前記可変電圧出力モードを可能にするために、前記複数のドライバユニットの各々は、前記複数の電力ゲートユニットの１つ以上における１つ以上の各々の出力電流を、前記複数の電力ゲートユニットの１つ以上に連結されたロードの負荷変化に応じて変化させる
プロセッサ。
【請求項１８】
前記複数の電力ドメインユニットのそれぞれの前記電圧調節回路はさらに、
参照電圧を受け取る第１の入力端子、及び演算相互コンダクタンス増幅器の出力端子に連結されてフィードバックループを形成する第２の入力端子を有する前記演算相互コンダクタンス増幅器と、
前記出力端子にそれぞれ連結された複数のプレドライバユニットと
を有し、
前記複数のプレドライバユニットのそれぞれは、さらに１つ以上の複数のドライバユニットに連結されており、
前記複数のドライバユニットの１つ以上のそれぞれは、さらに、前記複数の電力ゲートユニットの１以上に連結されている請求項１７に記載のプロセッサ。
【請求項１９】
前記複数の電力ドメインユニットのそれぞれはさらに、前記複数の電力ゲートユニットに連結されて、制御信号に基づいて前記複数の電力ゲートユニットを、前記完全ＯＮ出力モード、前記完全ＯＦＦ出力モード、または前記可変電圧出力モードにおいて動作させるよう制御する選択ロジックを有する請求項１７または１８に記載のプロセッサ。
【請求項２０】
前記フィードバックループはさらに、前記複数のプレドライバユニットおよび前記複数のドライバユニットのそれぞれレプリカである、別の複数のプレドライバユニットおよび別の複数のドライバユニットを含む請求項１８に記載のプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して集積回路に係り、特にオンダイ電圧レギュレータによる可変電圧供給にかかる。
【背景技術】
【０００２】
コンピューティングデバイスは、殆どの時間がアイドル状態であることが多い。従って電力消費量の低減には、アイドル状態における節電が重要となることが理解できるだろう。
【０００３】
プロセッサのなかには、動作によってコア電圧を調節することができるものがある。例えば、中央処理装置（ＣＰＵ）のなかには、電圧識別（ＶＩＤ）信号を生成する機能を有するものがある。ＶＩＤ信号は、給電ユニットに対して、ＣＰＵが必要としている電圧の大きさを示すことができる。この可変電圧を供給方法としては、外部電圧レギュレータ（ＶＲ）を利用する方法がよく知られている。しかし、外部ＶＲは、固定電圧レギュレータよりも高価であり、より大きな物理的基板面積を必要とする場合が多い。加えて、外部ＶＲは、出力調整に時間がかかる場合が多い。この結果、外部ＶＲは、短時間におけるＣＰＵの動的節電をサポートするために相応しいとは言えない。
【０００４】
今日では、外部ＶＲを利用せずにオンダイで節電する技術が複数存在している。これら技術には、クロックスケーリング、クロックゲーティング、および電力ゲーティング等が含まれる。クロックスケーリングは、動的にアクティブ電力を節約するためにワークロードに応じてクロック周波数をスケーリングする技術のことである。クロックゲーティングは、切り替えに伴う電力消費を削減するために、プロセッサの一定のロジックブロックがデータを処理していない間もこのロジックブロックの状態を維持する技術のことである。クロックスケーリングおよび／またはクロックゲーティングは動的に消費電力量を減少させることができるが、外部ＶＲは依然として、リーク電力の減少のために供給電圧を変更させる必要がある。
【０００５】
電力ゲーティングは、プロセッサの電力リーク全体を減少させるために、現在利用されていないプロセッサの一定のロジックブロックへの電力を停止する技術である。電力ゲーティングは、供給される電圧に対してＯＮ／ＯＦＦ制御を行うことができる。理想的には、電力ゲーティングされたロジックブロックは、電力を全く消費しない。従ってロジックブロックをスタンバイまたはスリープモードにするためには電力ゲーティングが適していると思われる。しかし、電力ゲーティング状態に入退出する処理はどうしても待ち時間が伴うものなので、電力ゲーティング技術は通常の処理の条件下では許容できない場合もある。
【０００６】
特にプロセッサの１以上の電力ドメインを完全電力停止はできないが、時間的に差し迫ったデータ処理を行っているわけでもないような場合において、より大幅な節電が必要とされている。さらに、外部ＶＲはコストが高く非効率であるので、外部ＶＲを利用しない可変電圧レベルの供給、製品要件を満たす処理コーナに基づくＶｃｃのチューニング、共通入力電圧により異なるロジックブロックを異なる電圧且つ異なるクロック周波数で動作させる機能、および、プラットフォームＶＲレールの数を低減させるために共通入力電圧からの可変電圧レベルを生成すること、といった条件全てを満たす、オンダイで細かい粒度での給電メカニズムを提供することができると好適であると思われる。
【０００７】
以下に本開示の実施形態を具体例とともに記載するが、これらは限定ではなく、同様の参照記号は同様の部材を示す。
【図面の簡単な説明】
【０００８】
【図１】様々な実施形態における例示的な高速且つ中退率の低い（ＨＳ−ＬＤＯ）電圧調節回路のブロック図である。
【図２】様々な実施形態におけるＨＳ−ＬＤＯの様々な部材間の構造的関係を示すブロック図である。
【図３】様々な実施形態における、ＰＧＴユニットに連結された例示的なＮ−ステージプレドライバユニットおよび例示的なＰ−ステージプレドライバユニットのブロック図である。
【図４】様々な実施形態におけるＨＳ−ＬＤＯ回路の例示的な動作の一部を示すフロー図である。
【図５】様々な実施形態における、プロセッサの電力ドメインにＨＳ−ＬＤＯ回路を統合する２つの方法を示すブロック図である。
【図６】本発明の様々な実施形態を実行する際の利用に適した例示的なコンピュータシステムを示すブロック図である。
【発明を実施するための形態】
【０００９】
以下の詳細な記載では、その一部を構成する添付図面を参照しており、本発明を実行可能な例示的な実施形態が示されている。他の実施形態も利用可能であり、構造上および論理上の変更も、本発明の範囲を逸脱せずに可能である点を理解されたい。従って以下の詳細な記載は限定的に捉えられるべきではなく、本発明の実施形態の範囲は、添付請求項およびその均等物により定義が行われる。
【００１０】
本発明の実施形態を理解させ易くするために様々な処理が複数の離散的な処理として記載されている場合があるが、記載が一定の順序で記載されているからといって、これら処理がその順序で行われる必要がある、という意味ではない。
【００１１】
「接続」「連結」という用語がその派生語とともに利用されている場合がある。これらの用語は互いに類似後を意図してはいないことを理解されたい。特定の実施形態では、「接続」は、２以上の部材が互いに直接物理的または電気的な接触状態にあることを示すのに利用されている。「連結」も、２以上の部材が物理的または電気的な接触状態にあることを意味してよい。しかし「連結」は、これに加えて、２以上の部材が互いに直接接触状態にはないが、互いと協働または相互作用する場合も含むことがある。
【００１２】
記載においては、「Ａ／Ｂ」という言い回し、または、「Ａおよび／またはＢ」という言い回しは、（Ａ）、（Ｂ）、または（ＡおよびＢ）を示す。記載においては、「Ａ、Ｂ、およびＣのうち少なくとも１つ」は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）を示す。記載において、「（Ａ）Ｂ」は、（Ｂ）または（ＡＢ）を示し、つまりＡがオプションの部材であることを示す。
【００１３】
記載では、「１つの実施形態では」または「実施形態では」といった言い回しが利用されている場合があり、これらは互いに同じまたは異なる実施形態の１以上のことであってよい。さらに「備える」「含む」「有する／持つ」といった、本発明の実施形態で利用されている用語は、互いに類似語として利用されている。
【００１４】
記載においては、「演算増幅器」「ゲート」「トランジスタ」「抵抗器」「ＰＭＯＳ」および「ＮＭＯＳ」等の様々な用語が、様々な実施形態で利用される様々なコンポーネントを表すために利用されている場合がある。これらのコンポーネントは、様々な方法による実装が可能であり、および／また、同様の機能のコンポーネントで置き換えることもできる。例えば「抵抗器」または「演算増幅器」は、複数の抵抗器よび／またはトランジスタで実装することができる。従って本開示で利用されている用語は、あくまで例示を目的としており、限定は意図していない。
【００１５】
コンピューティングデバイスのプロセッサは複数の電力ドメインを有してよい。各電力ドメインは、自身のクロック周波数を制御する固有の位相ロックループ（ＰＬＬ）を有してよく、自身の電力消費量を独立して管理することができる。電力ゲーティング、および、クロックゲーティング、クロックスケーリングにより、プロセッサの電力消費量を低減させることができる。通常、電力ゲート（ＰＧＴ）ユニットは、電力ドメインのロジックブロックと関連付けられており、１つの電力ドメインが複数のＰＧＴユニットを含んでよい。電子設計自動化（ＥＤＡ）ツールのベンダによって、様々な標準電力ゲート（ＰＧＴ）（ＥＤＡツールのＰＧＴセルとしても知られている）の概略図が提供されている場合がある。ＰＧＴユニットは、自動化された配置およびルーティング（ＡＰＲ：automated placement and route）と称されるプロセスによって自動的に銘々のロジックブロックにマッピングされてよい。
【００１６】
通常のＰＧＴユニットは、ＰＧＴユニットに関連付けられているロジックブロックが通常電圧下で動作することのできる完全ＯＮモード、および、ロジックブロックが完全に電力停止状態であってよい（つまり、ＰＧＴユニットから約０ボルトを受け取る）完全ＯＦＦモードという２つの動作モードをサポートすることができる。
【００１７】
様々な実施形態では、高速且つ中退率の低い（ＨＳ−ＬＤＯ）電圧調節回路を、プロセッサ内の電力ドメインのＰＧＴユニットに連結して、ＰＧＴユニットに第３の動作モードである可変電圧モードを提供することもできる。この可変電圧モードでは、ＰＧＴユニットの出力電圧が、プロセッサの実際のロードに従って変化しうる。例えばある電力ドメインが、時間的に差し迫ったデータ処理は行っていないが完全に電力停止することができない場合、プロセッサは、ＨＳ−ＬＤＯ回路に対して、節電のために低電力が望ましいことを示すＶＩＤ信号を出力してよい。同様に、プロセッサのロードが増加した場合には、ＨＳ−ＬＤＯ回路は、該電力ドメイン内の全てのＰＧＴユニットに、プロセッサの要求を満たすべくより高い電圧を提供させることができる。
【００１８】
様々な実施形態では、ＨＳ−ＬＤＯ回路がディセーブルされると、ＰＧＴユニットは、完全ＯＮまたは完全ＯＦＦの動作モード下で動作して、ＰＧＴユニットに関連付けられているロジックブロックが、完全電圧の下で通常動作する、または電力停止される（ＰＧＴユニットから０ボルトを受信する）ことができる。様々な実施形態では、ＨＳ−ＬＤＯ回路がイネーブルされると、ＰＧＴユニットは、可変電圧モードで動作することができる。様々な可変電圧モードで、ＨＳ−ＬＤＯ回路は、電力ドメインの全てのＰＧＴユニットに、ＶＩＤ信号またはその他の電圧制御信号に基づいて出力を銘々のロジックブロックに提供させることができる。
【００１９】
様々な実施形態では、ＨＳ−ＬＤＯ回路がイネーブルされており、ＰＧＴユニットが可変電圧モードで動作している場合、このＰＧＴユニットに関連付けられているロジックブロックは、通常の動作条件下の完全ＯＮ電圧よりも低い電圧信号を受信することができる。しかしロジックブロックは依然としてアクティブ動作状態にあり、この状態は、ロジックブロックが銘々の状態情報を単に維持してはいるものの、何の情報もアクティブに処理はしないスタンバイまたはスリープ状態とは異なる。従ってＨＳ−ＬＤＯ回路は、その他の節電方法で生じる入退出に伴う待ち時間を生じない。
【００２０】
図１は、様々な実施形態における例示的なＨＳ−ＬＤＯ電圧調節回路のブロック図である。実施形態では、示されているように、ＨＳ−ＬＤＯ回路１００は、中央低速ループ（ＬＳＬ）１１０およびその他の様々なコンポーネントを含んでよい。
【００２１】
様々な実施形態では、中央ＬＳＬ１１０は演算増幅器（オペアンプ）１０５を含んでよい。オペアンプ１０５は、自身の入力端子のいずれかにおいて参照電圧Ｖｒｅｆ１０１を受信することができる。オペアンプ１０５は、セットポイント電圧信号Ｖｓｅｔ１０２をその出力端子に生成してよい。オペアンプ１０５の出力端子は、さらに、１以上のコンポーネントを介してオペアンプ１０５の第２の入力端子に連結されてよく、これにはＮ−ステージレプリカ１０３およびＰステージレプリカ１０４を含んでよい。オペアンプ１０５の第２の入力端子および出力端子間の連結によってフィードバックループが形成されてよい。オペアンプ１０５は、単一の利得バッファ増幅器と同様に、入力Ｖｒｅｆ１０１に略等しい出力Ｖｓｅｔ１０２を生成することができる。Ｎ−ステージレプリカ１０３およびＰ−ステージレプリカ１０４の詳細は、本開示の後の部分で説明する。
【００２２】
様々な実施形態では、Ｖｒｅｆ１０１は、外部参照電圧生成器によって、または、図１に示されていないＨＳ−ＬＤＯ回路１００のコンポーネントによって、生成されてよい。参照電圧は、バンドギャップ参照生成器、抵抗ラダー、その他の公知のデバイスによって生成することができる。Ｖｒｅｆ１０１は、プロセッサのＶＩＤ信号に基づいて、またはその他の電圧制御信号に基づいて、動的に生成することができる。
【００２３】
様々な実施形態では、オペアンプ１０５は、演算相互コンダクタンス増幅器（ＯＴＡ）を含んでよい。ＨＳ−ＬＤＯ回路１００のＯＴＡを利用することにより、ＨＳ−ＬＤＯ回路１００ではより大きな空間が節約され、よりよい安定性が得られる。様々な実施形態では、オペアンプ１０５は、図１に示されていない入出力端子をさらに含んでよい。
【００２４】
様々な実施形態では、ＨＳ−ＬＤＯ回路１００はさらに、Ｖｓｅｔ１０２を複数のＰＧＴユニット１５０に供給するために、複数のＮ−ステージプレドライバユニット１３０および複数のＰ−ステージドライバユニット１４０を含んでよい。Ｎ−ステージプレドライバユニット１３０およびＰ−ステージドライバユニット１４０の詳細は、本開示の後の部分で説明する。
【００２５】
図２は、様々な実施形態におけるＨＳ−ＬＤＯ回路１００の様々な部材間の構造的関係を示すブロック図である。様々な実施形態では、示されているように、電圧参照生成器２１０がＶｒｅｆ１０１を生成してよい。Ｖｒｅｆ１０１は、オペアンプ１０５に供給されてよい。オペアンプ１０５の出力端子は、複数のＮ−ステージプレドライバユニット１３０に連結されてよい。各Ｎ−ステージプレドライバユニット１３０は、複数のＰ−ステージドライバユニット１４０に連結されてよい。各Ｐ−ステージ増幅器１４０は、さらに複数のＰＧＴユニット１５０に連結されてよい。ＨＳ−ＬＤＯ回路１００は、ツリー構造を有してよく、コンポーネントの各ステージがオペアンプ１０５から連続した扇状に広がっているようなものであってよい。この構造は、ＨＳ−ＬＤＯ回路１００の残りの部分からＬＳＬ１１０を分離および隔離させる手助けとなり、ＨＳ−ＬＤＯ回路１００の残りの部分の変化（例えば、ＰＧＴユニット１５０のロード１７０への過渡的変更）が、ＬＳＬ１１０およびＶｓｅｔ１０２を不安定にさせないようにすることができる。加えて、ツリー構造では、より多くのＰＧＴユニット１５０をＬＳＬ１１０に連結することができるので、ＨＳ−ＬＤＯ回路１００のスケーラビリティが向上している。
【００２６】
図１の参照に戻ると、様々な実施形態では、各ＰＧＴユニット１５０がＶｏｕｔ１６０を、ＰＧＴユニットに関連付けられているロジックブロックに提供してよい。ロジックブロックは、図１ではロード１７０として描かれている。様々な実施形態では、各ＰＧＴユニット１５０およびそれに関連付けられたＰ−ステージドライバユニット１４０によって、高速ループ（ＨＳＬ）１２０が形成されてよい。ＨＳＬ１２０の詳細は、本開示の後の部分で説明する。従来の中退率の低い（ＬＤＯ）電圧調節回路も可変電圧をロード１７０に提供するが、ＬＳＬ１１０からＨＳＬ１２０を切り離すことによって、ＨＳ−ＬＤＯ回路１００は、ロード１７０の高速な電流／電圧の過渡的ステップを所定の許容帯域内に維持することができるようになる。加えて、従来のＬＤＯ回路は、その補償要件によりオンダイキャパシタンスをより大量に必要とする場合がある。
【００２７】
様々な実施形態では、ＨＳ−ＬＤＯ回路１００はさらに、Ｎ−ステージプレドライバユニット１３０とＰ−ステージドライバユニット１４０との間に、これらに連結された様々なフィルタ１３１を含んでよい。フィルタ１３１はさらに、ＬＳＬ１１０を、ＨＳ−ＬＤＯ回路１００の残りの部分から隔離してよい。例えば様々な実施形態では、Ｖｓｅｔ１０２は、低周波数信号であってよい。従って、フィルタ１３１は、パッケージ共振周波数（通常約３００ＭＨｚ）を含む周波数のいずれかを切り捨ててパッケージ寄生ノイズを削除する際に利用されてよい。フィルタ１３１は、さらに、ロード１７０における予測不可能な変化によって出力ステージで生じうるノイズグリッチのフィードバックを回避させることができる。様々な実施形態では、フィルタ１３１はＲＣフィルタおよび／またはＡＣ補償器を含んでよい。
【００２８】
図３は、様々な実施形態における、ＰＧＴユニットに連結された例示的なＮ−ステージプレドライバユニットおよび例示的なＰ−ステージドライバユニットのブロック図である。示されているように、様々な実施形態では、Ｎ−ステージプレドライバユニット３３０は、電流源３３１、第１のバイアス抵抗器３３３、第２のバイアス抵抗器３３４、第１のＮ型トランジスタ３３５、および第２のＮ型トランジスタ３３６を含んでよい。Ｎ型トランジスタ３３５および３３６は、Ｎ型のＭＯＳＦＥＴまたはＮＭＯＳであってよい。示されているように、信号Ｖｓｅｔ３３２は、図１のオペアンプ１０５により生成されるセットポイント電圧信号を表してよく、これは、Ｖｒｅｆ１０１に略等しくてよい。様々な実施形態では、Ｖｓｅｔ３３２は、Ｎ型トランジスタ３３５のゲート端子に連結されてよく、Ｎ−ステージプレドライバユニット３３０のＤＣバイアス設定ポイントとして機能することができる。様々な実施形態では、Ｎ型トランジスタ３３５は、Ｖｓｅｔ３３２信号がＡＣ接地であってよいので、共通ゲート増幅器と同様に機能することができる。様々な実施形態では、安定状態で動作しているときは、Ｎ−ステージプレドライバユニット３３０は、Ｖｓｅｔ３３２からＮ型トランジスタ３３５の閾値電圧Ｖｔｈを差し引いた値に略等しい出力３３７を生成することができる。様々な実施形態では、抵抗器３３３および３３４は、Ｎ−ステージプレドライバユニットの出力３３７を生成しうるようなバイアス電圧を設定することができるように選択されてよい。
【００２９】
様々な実施形態では、ＰＧＴユニット３４０に連結されたＰ−ステージドライバユニットは、電流シンク３４１、第１のバイアス抵抗器３４３、第２のバイアス抵抗器３４４、第１のＰ型トランジスタ３４６、およびＰＧＴユニット３５０を含んでよい。Ｐ型トランジスタ３４６は、Ｐ型ＭＯＳＦＥＴまたはＰＭＯＳであってよい。示されているように、対応するＮ−ステージプレドライバユニットの出力３３７は、Ｐ型トランジスタ３４６のゲート端子に連結されてよく、ＰＧＴユニット３５０のＤＣバイアス設定ポイントとして機能することができる。様々な実施形態では、Ｐ型トランジスタ３４６は、Ｎ−ステージプレドライバ３３０の出力３３７がＡＣ接地であってよいので、共通ゲート増幅器と同様に機能することができる。ＰＧＴユニット３５０は、ロード３７０にＶｏｕｔ３６０を供給することができる。様々な実施形態では、抵抗器３４３および３４４は、ＰＧＴ３５０が動作可能でありＤＣ電流をロード３７０に供給しうるようにバイアス電圧を設定することができるように選択されてよい。
【００３０】
様々な実施形態では、安定状態で動作しているときは、ＰＧＴユニット３５０は、Ｎ−ステージプレドライバユニットの出力３３７にＰ型トランジスタ３４６の閾値電圧Ｖｔｈを加えた値に略等しいＶｏｕｔ３６０を生成してよい。前述したように、Ｎ−ステージプレドライバユニット３３０は、Ｖｓｅｔ３３２をＮ型トランジスタ３３５のＶｔｈだけ減少させることができ、ＰＧＴユニット３４０に連結されたＰ−ステージドライバユニットは、Ｎ−ステージプレドライバユニットの出力３３７をＰ型トランジスタ３４６のＶｔｈだけ増加させることができる。この結果、ＰＧＴユニット３５０は、Ｎ型トランジスタ３３５のＶｔｈがＰ型トランジスタ３４６のＶｔｈと略等しくなるように選択されている限り、Ｖｓｅｔ３３２に略等しく、次にＶｒｅｆ１０１に略等しくなるようなＶｏｕｔ３６０を生成することができる。様々な実施形態では、ＶｔｈをＮ型トランジスタ３３５とＰ型トランジスタ３４６との間で整合させることにより、ＨＳ−ＬＤＯ回路１００の動作範囲全体を維持することができるようになる。
【００３１】
様々な実施形態では、Ｎ型およびＰ型トランジスタの閾値電圧は、約３５０ｍＶであってよい。様々な実施形態では、Ｖｏｕｔ３６０は、３５０ｍＶから９７０ｍＶの範囲で、または、電圧制御信号（ＶＩＤ信号等）が示す任意の電圧で動作することができる。
【００３２】
様々な実施形態では、関連するＰ−ステージドライバユニットを有するＰＧＴユニット３５０によりＨＳＬ１２０が形成されてよい。ＰＧＴユニット３５０のロード３７０が短時間フレームにおいて（例えば１ｎｓ内で）スパイク状に急激に変化する場合には、Ｖｏｕｔ３６０への急激な電圧降下を引き起こしうる。この急激な電圧変化は、ＡＣ電圧ドループと称される場合がある。Ｐ型トランジスタ３４６は、このドループを検知することができ、抵抗器３４３および３４４の電流を上昇させ、これによりＰＧＴユニット３５０のゲートおよびソース端子の電圧を上昇させて、電圧ドループを補償するためにより高い電流を出力してよい。同様に、ＰＧＴユニット３５０のロード３７０が短時間フレームの間に急激に低下する場合には、Ｖｏｕｔ３６０にスパイクが生じうる。Ｐ型トランジスタ３４６は、このドループを検知することができ、抵抗器３４３および３４４の電流を低下させ、これによりＰＧＴユニット３５０のゲートおよびソース端子の電圧を低下させて、電圧ドループを補償するために出力電流を低くしてよい。様々な実施形態では、ＬＳＬ１１０からＨＳＬ１２０を切り離すことによって、ＨＳ−ＬＤＯ回路１００の安定性を高めることができる。
【００３３】
図３は、ＰＧＴユニットに連結されるＮ−ステージプレドライバユニットおよびＰ−ステージドライバユニットをそれぞれ１つずつしか描いていないが、様々な実施形態では、単一のＮ−ステージプレドライバユニット３３０に数百のＰ−ステージドライバユニットが連結されていてもよい。同様に、単一のＰ−ステージプレドライバユニットに数百のＰＧＴユニット３５０が連結されていてもよい。各ＰＧＴユニット３５０は、自身のＰ型トランジスタ３４６に連結されていてよい。しかし、同じＰ−ステージドライバユニットに連結されるＰＧＴユニット３５０は、バイアス抵抗器３４３および３４４を共有することができる。これにより、各ＰＧＴユニット３５０に対して別個のバイアス回路を設ける必要がなくなるので、ＨＳ−ＬＤＯ回路１００の複雑性および空間要件を緩和させることができる。
【００３４】
様々な実施形態では、電流源３３１および電流シンク３４１を、抵抗器３３３、３３４、３４３、および３４４およびＨＳＬ１２０の所望の帯域幅に基づいて選択することができる。抵抗器３３３、３３４、および抵抗器３４３、３４４は、同一であってもなくてもよい。様々な実施形態では、Ｎ型トランジスタ３３５および３３６は、互いに構造的に同一であってもなくてもよい。様々な実施形態では、Ｎ型トランジスタ３３５および３３６は、Ｐ型トランジスタ３４６と同じ物理的寸法を有しても有さなくてもよい。
【００３５】
図１を参照すると、様々な実施形態では、ＰＧＴユニット３５０およびロード３７０を有さず、Ｎ−ステージレプリカ１０３が、全てのＮ−ステージプレドライバユニット３３０のレプリカであって、Ｐ−ステージレプリカ１０４が、全てのＰ−ステージドライバユニットのレプリカであってよい。ＬＳＬ１１０のレプリカ１０３および１０４は、オペアンプ１０５へのフィードバックループの精度をさらに高めることができる。様々な実施形態では、ロード３７０が正確な電圧レベルの供給を必要としない場合には、ＬＳＬ１１０は、さらに、Ｎ−ステージプレドライバユニットおよびＰ−ステージドライバユニットを介さずにロード３７０に連結されてもよい。
【００３６】
図４は、様々な実施形態におけるＨＳ−ＬＤＯ回路の例示的な動作の一部を示すフロー図である。様々な実施形態では、示されているように、ＨＳ−ＬＤＯ回路１００は、ブロック４１０で制御信号を待ってよい。制御信号は、プロセッサからのＶＩＤ信号であってもなくてもよい。ＨＳ−ＬＤＯ回路１００は、ブロック４２０で制御信号を受信してよい。制御信号は、ＨＤ−ＬＤＯ回路１００に、ＨＳ−ＬＤＯ回路１００に関連付けられたＰＧＴユニット１５０が、ブロック４３０および４４０に示すように完全なＯＮまたは完全なＯＦＦモードで動作するべきであることを示してよい。これら２つの動作モードにおいて、さらなる選択ロジック（不図示）が、ＨＳ−ＬＤＯ回路１００をディセーブルして、ＰＧＴユニット１５０を切り替えられるモードで動作させ、ＰＧＴユニット１５０に関連付けられたロード１７０へのＯＮ／ＯＦＦスイッチとして機能してもよい。あるいは、制御信号が、ＨＳ−ＬＤＯ回路１００に対して、ＨＳ−ＬＤＯ回路１００と関連付けられたＰＧＴユニット１５０を、ブロック４５０で示すような可変電圧モードで動作させるよう示してもよい。このモードでは、さらなる選択ロジックがＨＳ−ＬＤＯ回路１００をイネーブルして、ＰＧＴユニット１５０に、制御信号が指定する電圧を出力させてよい。様々な実施形態では、ひとたび制御信号が処理されると、ＨＳ−ＬＤＯ回路１００は、ブロック４１０で次の制御信号を待ち続けてよい。
【００３７】
様々な実施形態では、選択ロジックは、ブロック４３０、４４０、および４５０で、デイジー・チェーン方式で電力ドメインの全てのＰＧＴユニット１５０に対するＯＮ／ＯＦＦを順次切り替えることができる。これにより、ロード１７０がＯＮ／ＯＦＦ切り替え中に必要とする電流の勾配を緩やかにすることができ、電力ドメインにおける数千のＰＧＴユニット１５０が同時にＯＮ／ＯＦＦを切り替えられるときの供給電圧のグリッチを回避することができる。
【００３８】
図５は、様々な実施形態における、プロセッサの電力ドメインにＨＳ−ＬＤＯ回路を統合する２つの方法を示すブロック図である。集中型電力ゲート法では、図５の（ａ）に示すように、ＰＧＴユニットが電力ドメイン５１０のＰＧＴ上部層５１１およびＰＧＴ底部層５１３に配置されたバンプピッチ内に配置されてよい。標準的な電力ゲートユニットは、通常、バンプピッチよりずっと小さい。従ってＨＳ−ＬＤＯ回路コンポーネントは、バンプピッチ内の占有されていない領域を利用してバンプピッチに追加することができる。
【００３９】
図５の（ｂ）に示す分配型電力ゲート法では、複数のＰＧＴユニット５２１が、電力ドメイン５２０全体に分散されている。ＥＤＡベンダが提供するような標準的なＰＧＴユニットは、曲線因子（fill factor）が低い場合があるので、ＨＳ−ＬＤＯ回路コンポーネントの様々なコンポーネント（例えば、前述したＰＧＴユニット５２１のイネーブル／ディセーブルに利用された選択ロジック等）をＰＧＴユニット５２１に挿入することができる。加えて、ＬＳＬ１１０およびＨＳ−ＬＤＯ回路のその他のコンポーネントを含むフロントエンド５２２を電力ドメイン５２０に追加して、全てのＰＧＴユニット５２１により共有させてもよい。様々な実施形態では、ＨＳ−ＬＤＯ回路をＰＧＴユニットに追加する処理は、ＡＰＲプロセスによる補助を受けて行われてもよい。様々な実施形態では、集中型または分配型のいずれかでＨＳ−ＬＤＯ回路の実装に必要となるさらなる空間が極僅かである場合もある。様々な実施形態では、ＨＳ−ＬＤＯ回路のチップ領域の増加率が３％未満であることもある。
【００４０】
図６は、本発明の様々な実施形態を実行する際の利用に適した例示的なコンピュータシステムを示すブロック図である。示されているように、コンピューティングシステム６００は、複数のプロセッサまたはプロセッサコア６０２、および、システムメモリ６０４を含んでよい。本願では（請求項を含み）、「プロセッサ」および「プロセッサコア」という用語は、文脈からそうではないことが明らかである場合を除いて、互いに同義語を意図している。プロセッサ６０２（またはコンピューティングシステム６００の他の部材）は、前に示したような１以上の電力ドメイン、１以上のＨＳ−ＬＤＯ回路、および、１以上のＰＧＴユニットを含んでもよい。
【００４１】
加えて、コンピューティングシステム６００は、大容量格納デバイス６０６（例えばディスケット、ハードドライブ、コンパクトディスク読み取り専用メモリ（ＣＤＲＯＭ）等）、入出力デバイス６０８（キーボード、カーソル制御等）、および、通信インタフェース６１０（ネットワークインタフェースカード、モデム等）を含んでよい。これら部材は互いに、（１以上のバスを表してよい）システムバス６１２を介して連結されていてよい。複数のバスの場合には、これらは１以上のバスブリッジ（不図示）によりブリッジされていてよい。
【００４２】
これら部材の各々は、当技術分野で知られている従来の機能を行うことができる。特に、システムメモリ６０４および大容量格納デバイス６０６は、１以上のオペレーティングシステム、ドライバ、アプリケーション等（ここでは６２２で総称する）を実装するプログラミング命令のワーキングコピーおよびパーマネントコピー両方を格納するのに利用することができる。
【００４３】
プログラミング命令のパーマネントコピーは、工場におけるパーマネントな格納デバイス６０６またはフィールドに、例えば、コンパクトディスク（ＣＤ）等の配信媒体（不図示）を介して、または、（配信サーバ（不図示）等から）通信インタフェース６１０を介して配置されてよい。つまり、エージェントプログラムの実装を有する１以上の配信媒体を利用して、エージェントを配信したり、様々なコンピューティングデバイスをプログラミングしたりすることができる。
【００４４】
これら部材６０２から６１２の残りの構成については、公知であるので、さらなる説明は行わない。
【００４５】
ここに特定の実施形態を例示および記載してきたが、当業者には、示し記載した特定の実施形態を、本発明の実施形態の範囲を逸脱せずに幅広い代替的および／または均等的な実装例で置き換えることができることが明白である。本願は、ここに記載する実施形態の全ての適合例または変形例をカバーすることを意図している。従って、本発明の実施形態は、請求項およびその均等物によってのみ制限されることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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