(57)【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＬで表わしたときに、
第１電位から第Ｌ電位まで番号順に電位が高くなって行くＬ個の電位を供給する第１電位供給手段〜第Ｌ電位供給手段を有し、
「第１の２値インバーター手段と、『ノーマリィー・オフで、オン・オフ制御可能な出力プル・アップ・スイッチング手段と、ノーマリィー・オフで、オン・オフ制御可能な出力プル・ダウン・スイッチング手段を持ち、前記第１の２値インバーター手段の後段に接続された第２の２値インバーター手段』を有する２値バッファー手段」を１つずつ、番号で隣り同士となる２つの前記電位供給手段の間それぞれに設け、
最上位の前記２値バッファー手段を除く各前記２値バッファー手段ではその出力プル・アップ・スイッチング手段の代わりに「その出力プル・アップ・スイッチング手段」と「ノーマリィー・オフで、オン駆動電圧極性がプラスで、その両『主電極または主端子』の役割がその両『主電極または主端子』間の印加電圧の方向によって互いに入れ換わることができ、１つ上位の前記第１の２値インバーター手段の出力信号を駆動信号とする第１オン・オフ制御スイッチング手段」の直列回路を用い、
最下位の前記２値バッファー手段を除く各前記２値バッファー手段ではその出力プル・ダウン・スイッチング手段の代わりに「その出力プル・ダウン・スイッチング手段」と「ノーマリィー・オフで、オン駆動電圧極性がマイナスで、その両『主電極または主端子』の役割がその両『主電極または主端子』間の印加電圧の方向によって互いに入れ換わることができ、１つ下位の前記第１の２値インバーター手段の出力信号を駆動信号とする第２オン・オフ制御スイッチング手段」の直列回路を用い、
前記第１の２値インバーター手段それぞれの「そこから信号が入力される入口手段」を１つにまとめて接続して１つの入口手段にし、
前記第２の２値インバーター手段それぞれの「そこから信号が出力される出口手段」を１つにまとめて接続して１つの出口手段にしたことを特徴とする多値バッファー手段。
ただし、前者の（Ｌ−２）個の直列回路のそれぞれにおいてその２つのスイッチング手段がどちらも４端子の絶縁ゲート型である場合、又は、後者の（Ｌ−２）個の直列回路のそれぞれにおいてその２つのスイッチング手段がどちらも４端子の絶縁ゲート型である場合、Ｌは４又は４以上である。
【請求項２】
各・前記出力プル・アップ・スイッチング手段、各・前記出力プル・ダウン・スイッチング手段、各・前記第１オン・オフ制御スイッチング手段、又は、各・前記第２オン・オフ制御スイッチング手段が「そのバックゲート・ソース間が接続され、そのドレインが前記出口手段側に接続された３端子のＦＥＴ」であることを特徴とする請求項１記載の多値バッファー手段。
【請求項３】
「各・前記第１オン・オフ制御スイッチング手段または各・前記出力プル・ダウン・スイッチング手段が４端子のＮチャネル型ＦＥＴで、そのバックゲート・ソース間ＰＮ接合もそのバックゲート・ドレイン間ＰＮ接合も導通しない様にそのバックゲートを前記第１電位供給手段か『これより電位の低い電位供給手段』に接続する」又は「各・前記出力プル・アップ・スイッチング手段または各・前記第２オン・オフ制御スイッチング手段が４端子のＰチャネル型ＦＥＴで、そのバックゲート・ソース間ＰＮ接合もそのバックゲート・ドレイン間ＰＮ接合も導通しない様にそのバックゲートを前記第Ｌ電位供給手段か『これより電位の高い電位供給手段』に接続する」ことを特徴とする請求項１記載の多値バッファー手段。
【請求項４】
各・前記スイッチング手段が「『ベース電流制限手段の一端をそのベースに接続したバイポーラ型トランジスタ』であるが、そのベース電流制限手段の他端をその制御端子とするトランジスタ手段」であることを特徴とする請求項１記載の多値バッファー手段。
【請求項５】
前記第２電位供給手段〜前記第（Ｌ−１）電位供給手段の各電位供給手段において、その電位供給手段に接続される「出力プル・アップ用の前記直列回路と出力プル・ダウン用の前記直列回路」がどちらも双方向性プル手段として機能し、その２つの機能がだぶっている場合に、その各電位供給手段に２つずつ接続される前記直列回路のうち、どちらか片方ずつ取り外したことを特徴とする請求項１、２、３又は４記載の多値バッファー手段。
【発明の詳細な説明】
【技術分野】
【０００１】
第１発明は、その使用する数値（又は意味又は内容）が３通り又は３通り以上で、その使用する各電位（又は各電圧）とその各数値等が１対１ずつ対応すると定義された電位モード（又は電圧モード）の多値バッファー手段に関する。この多値バッファー手段を多値記憶手段、多値（又は多進法）メモリー・セル、多値（又は多進法）メモリー、（外部）多値（又は多進法）情報保管手段または多安定回路の構成手段として利用することができる。
また、この多値バッファー手段を多値（又は多進法）論理回路、多値（又は多進法）演算回路、多値コンピューター（又は多進法コンピューター、特に４、８、『１０』、１６、３２、６４、「１００」、１２８進法コンピューター等）、車内や無線や有線など各種の多値変調通信手段、多値記録手段あるいは多値（又は多進法）制御手段の構成要素として利用することができる。
第２発明は、第１発明と同じ機能と効果を持ち、第１発明に比べて部品点数が少なく、構成が簡単な多値バッファー手段に関する。
【背景技術】
【０００２】




本発明者が第１発明より先に考えた図１０、図１１の各多値バッファー手段が持つ課題について述べる。これら「図１０のＬ（≧３）値の多値バッファー手段と図１１の３値の多値バッファー手段」では各プル手段（＝各プル・アップ手段や各プル・ダウン手段）のほとんど又は一部が「順電圧（又は順方向電圧）を伴うダイオード等のダイオード手段」を内蔵する結果、下記２つの課題が有り、第１発明はこれら２つの課題を解決することができる。 
（Ａ）その順電圧分、その各プル手段のオン電圧が増加する為に各出力電位、各出力電圧の差、違いが小さくなる結果、『その雑音余裕度が小さくなり、その次段回路がノイズの影響を受け易くなり、その入力電位、入力電圧に対応する入力数値などの判別が間違い易くなってしまう』。  →→  参考：後で列挙する非特許文献１〜６。
（Ｂ）その順電圧の存在によってその各プル手段はその順電圧より小さくしっかりとプルできない為、そのプル手段が出力しようとする本来の電源電位（又は電源電圧）付近で開放状態の様になるので、すなわち、その出力インピーダンスが大きくなるので、『その出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。
【０００３】
ここで、一旦、Ｌ値のバッファー機能を持つ図１０の多値バッファー手段について説明する。全ＭＯＳ・ＦＥＴはノーマリィー・オフ型で、電源線Ｖ０〜電源線ＶＬ−１の電位すなわち電位ｖ０〜電位ｖＬ−１は順々に高くなって行く。電源線Ｖ０〜電源線ＶＬ−１の各・２電源線間に「２値インバーター手段を２段接続した２値バッファー手段」が１個ずつ接続され、全部で（Ｌ−１）個有る。
電源線Ｖ１〜電源線ＶＬ−２の各線に接続された「ＰＭＯＳ・ＦＥＴとダイオードの直列回路」と「ダイオードとＮＭＯＳ・ＦＥＴの直列回路」はどちらも１方向性のオン・オフ制御スイッチング手段を構成し、オン駆動時でも逆方向電圧に対してオフを維持できる。
上記（Ｌ−１）個の２値バッファー手段が連携してＬ値のバッファー動作を行う際に電源短絡が起きない様にダイオードＤＵ１〜ＤＵＬ−２及びＤＬ２〜ＤＬＬ−１が接続されている。ふつう電位ｖ０を数値『０』に、電位ｖ１を数値『１』に、電位ｖ２を数値『２』に、あとは同様に電位ｖＬ−１まで各電位を順々に各数値に対応させ、電位ｖＬ−１を数値『Ｌ−１』に対応させる。勿論ほかの使い方も可能である。
【０００４】
具体的に動作を説明すれば、電位ｖ０が入力端子Ｔｉｎに入力され、出力端子Ｔｏｕｔが電位ｖ０を出力する時トランジスタＱＬ１〜ＱＬＬ−１はオンであるが、ダイオードＤＬ２〜ＤＬＬ−１がトランジスタＱＬ２〜ＱＬＬ−１とトランジスタＱＬ１の電源短絡を阻止する。
また、電位ｖＬ−１が入力端子Ｔｉｎに入力され、出力端子Ｔｏｕｔが電位ｖＬ−１を出力する時トランジスタＱＵ１〜ＱＵＬ−１はオンであるが、ダイオードＤＵ１〜ＤＵＬ−２がトランジスタＱＵＬ−１とトランジスタＱＵ１〜ＱＵＬ−２の電源短絡を阻止する。
更に、電位ｖ１が入力端子Ｔｉｎに入力され、出力端子Ｔｏｕｔが電位ｖ１を出力する時トランジスタＱＵ１及びＱＬ２〜ＱＬＬ−１はオンであるが、ダイオードＤＬ３〜ＤＬＬ−１がトランジスタＱＬ３〜ＱＬＬ−１とトランジスタＱＬ２の電源短絡を阻止する。
しかも、このとき「トランジスタＱＵ１とダイオードＤＵ１の直列回路」と「ダイオードＤＬ２とトランジスタＱＬ２の直列回路」の並列回路が実質的に双方向性プル手段つまり「プル・アップしたりプル・ダウンしたりする手段」を構成する。
あと同様に、電位ｖ２〜電位ｖＬ−２の各電位が順々に入力端子Ｔｉｎに入力され、出力端子Ｔｏｕｔが電位ｖ２〜電位ｖＬ−２の各電位を順々に出力する時に、同様な並列回路が実質的に双方向性プル手段を構成する。
なお、図１１の多値バッファー手段は図１０の多値バッファー手段においてＬ＝３の場合である。
【０００５】
ここから、図１０の多値バッファー手段等の課題２つについて詳述する。図１０の多値バッファー手段では例えばトランジスタＱＵ１、ＱＬ２がオンのとき出力端子Ｔｏｕｔの電位の上限はダイオードＤＬ２の順電圧分（ぶん）余計に高くなる一方、トランジスタＱＵ２、ＱＬ３がオンのとき出力端子Ｔｏｕｔの電位の下限はダイオードＤＵ２の順電圧分（ぶん）余計に低くなるので、電位ｖ２出力と電位ｖ１出力との差、違いが小さくなってしまう。この事は他の電位出力同士でも同様である。
その結果、各プル手段のほとんどが「順電圧を伴うダイオード手段」を内蔵する為に、『その雑音余裕度が小さくなり、その次段回路がノイズの影響を受け易くなるので、その入力電位、入力電圧に対応する入力数値等の判別が間違い易くなってしまう』。                                                      （  第１の課題  ）
【０００６】
また、一般的に信号用ダイオードの通常の順電圧は約０．６ボルトで、ダイオードの電圧対電流特性から分かる通りその順電圧がゼロ・ボルト近くなる為にはその順電流は非常に極めて小さい値である必要が有る。この為、『ダイオード手段を内蔵する各プル手段』が何かをプル・アップしたりプル・ダウンしたりしてプルするとき、順電圧ほぼゼロ・ボルトでプルしようとしてもしっかりとプルすることができず、非常に極めて弱くプルするだけである。
言い換えると、そのプル手段はその通常の順電圧より小さい電圧範囲内ではしっかりとプルすることができないので、そのプル手段が出力しようとする本来の電源電位（もしくは電源電圧）付近で開放状態の様になってしまう。すなわち、その出力インピーダンスが大きくなってしまう。その結果、『その出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。          （  第２の課題  ）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第２８５３０４１号（多値記憶手段、本発明者の出願）
【特許文献２】特開２００４−８８７６３（同上）
【特許文献３】特願２００４−３０３５６４（同上）
【非特許文献】
【０００８】
【非特許文献１】『トランジスタ回路入門講座５  ディジタル回路の考え方』、ｐ．４６〜ｐ．４７の『４・６  論理回路使用上の注意  〔１〕論理電圧レベルと雑音余裕』。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。（株）オーム社が昭和５６年５月２０日発行。
【非特許文献２】『よくわかるディジタル電子回路』、ｐ．７６〜ｐ．８０の『［１］論理レベル〜［２］雑音余裕度』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。
【非特許文献３】『論理回路入門』、ｐ．１２６〜ｐ．１２８の『６．４  ＩＣの特性  （１）信号の電圧値と雑音余裕度』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。
【非特許文献４】『パルス・ディジタル回路』、ｐ．１２５〜ｐ．１３０の『５．回路の基本特性  ５・１  パルス・ディジタル回路の振幅特性』。著者：川又晃。日刊工業新聞社が１９９５年２月１５日発行。
【非特許文献５】『パルスとデジタル回路』、ｐ．１２８の『スレッショルドレベル』とｐ．１２９の『論理レベル』。編集：米山正雄。執筆：大原茂之・吉川（きっかわ）澄男・篠崎寿夫・高橋史郎。東海大学出版会が２００１年４月５日発行。
【非特許文献６】『実践入門シリーズ  ＣＭＯＳ回路の使い方〔１〕』、４４頁の『素子しきい値電圧』と５０頁の『回路しきい値電圧』。著者：鈴木八十二（やそじ）。（株）工業調査会が１９９７年１０月１５日発行。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
■■  第１発明が解決しようとする課題  ■■
図１０、図１１の各多値バッファー手段には下記２つの課題が有る。


★ａ）各プル手段が「順電圧を伴うダイオード手段」を内蔵する為、『その雑音余裕度が小さくなり、その次段回路がノイズの影響を受け易くなるので、その入力電位、入力電圧に対応する入力数値等の判別が間違い易くなってしまう』。 （  第１課題  ）
★ｂ）そのプル手段が出力しようとする本来の電源電位（又は電源電圧）付近で開放状態の様になってしまう為に、すなわち、その出力インピーダンスが大きくなってしまう為に、『その出力信号にノイズが乗り易くなるので、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。                                      （  第２課題  ）
【００１０】
そこで、第１発明は下記特徴を持つ多値バッファー手段を提供することを目的としている。                                                    （  第１発明の目的  ）


★ａ）各プル手段が「順電圧を伴うダイオード手段」を内蔵していないから、『その雑音余裕度が大きくなり、その次段回路がノイズの影響を受け難くなるので、その入力数値等の判別が間違い難くなる』。
★ｂ）しかも、各プル手段がダイオード手段を内蔵していないから、そのプル手段が出力しようとする本来の電源電位（又は電源電圧）付近で開放状態の様にならない為、すなわち、その出力インピーダンスが大きくならない為、『その出力信号にノイズが乗り難くなるので、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる』。
【００１１】
■■  第２発明が解決しようとする課題  ■■
いつでも各分野では『同じ機能、同じ効果を持ちつつ、少・部品点数、簡単な構成、低・製造コストが望まれている』。第１発明でも同様である。        （  課  題  ）
そこで、第２発明は『第１発明の多値バッファー手段と同じ機能、同じ効果を持ちつつ、少・部品点数、簡単な構成、低・製造コストで実現できる多値バッファー手段』を提供することを目的としている。                                （  第２発明の目的  ）



【課題を解決するための手段】
【００１２】
■■  第１発明が課題を解決するための手段  ■■
すなわち、第１発明は、                        
３又は３以上の所定の複数をＬで表わしたときに、
第１電位から第Ｌ電位まで番号順に電位が高くなって行くＬ個の電位を供給する第１電位供給手段〜第Ｌ電位供給手段を有し、
「第１の２値インバーター手段と、『ノーマリィー・オフで、オン・オフ制御可能な出力プル・アップ・スイッチング手段と、ノーマリィー・オフで、オン・オフ制御可能な出力プル・ダウン・スイッチング手段を持ち、前記第１の２値インバーター手段の後段に接続された第２の２値インバーター手段』を有する２値バッファー手段」を１つずつ、番号で隣り同士となる２つの前記電位供給手段の間それぞれに設け、
最上位の前記２値バッファー手段を除く各前記２値バッファー手段ではその出力プル・アップ・スイッチング手段の代わりに「その出力プル・アップ・スイッチング手段」と「ノーマリィー・オフで、オン駆動電圧極性がプラスで、その両『主電極または主端子』の役割がその両『主電極または主端子』間の印加電圧の方向によって互いに入れ換わることができ、１つ上位の前記第１の２値インバーター手段の出力信号を駆動信号とする第１オン・オフ制御スイッチング手段」の直列回路を用い、
最下位の前記２値バッファー手段を除く各前記２値バッファー手段ではその出力プル・ダウン・スイッチング手段の代わりに「その出力プル・ダウン・スイッチング手段」と「ノーマリィー・オフで、オン駆動電圧極性がマイナスで、その両『主電極または主端子』の役割がその両『主電極または主端子』間の印加電圧の方向によって互いに入れ換わることができ、１つ下位の前記第１の２値インバーター手段の出力信号を駆動信号とする第２オン・オフ制御スイッチング手段」の直列回路を用い、
前記第１の２値インバーター手段それぞれの「そこから信号が入力される入口手段」を１つにまとめて接続して１つの入口手段にし、
前記第２の２値インバーター手段それぞれの「そこから信号が出力される出口手段」を１つにまとめて接続して１つの出口手段にした多値バッファー手段である。
●ただし、前者の（Ｌ−２）個の直列回路のそれぞれにおいてその２つのスイッチング手段がどちらも４端子の絶縁ゲート型である場合、又は、後者の（Ｌ−２）個の直列回路のそれぞれにおいてその２つのスイッチング手段がどちらも４端子の絶縁ゲート型である場合、Ｌは４又は４以上である。
【００１３】
このことによって、前記第１電位供給手段〜前記第Ｌ電位供給手段で、番号で隣り同士となる２つの電位供給手段の各間に前記２値バッファー手段を１つずつ設けており、全部で（Ｌ−１）個の前記２値バッファー手段が有る。電位的に上下関係にある前記２値バッファー手段それぞれ同士が各電位供給手段間の電源手段を短絡しない様に前述（段落番号［００１２］。）した通り特定の各出力プル・アップ・スイッチング手段に逆阻止用の第１オン・オフ制御スイッチング手段を１つずつ直列接続して出力プル・アップ用直列回路とし、同じく特定の各出力プル・ダウン・スイッチング手段に逆阻止用の第２オン・オフ制御スイッチング手段を１つずつ直列接続して出力プル・ダウン用直列回路としている。
しかも、その第２〜第（Ｌ−１）電位供給手段のそれぞれに『前記出力プル・アップ用直列回路と前記出力プル・ダウン用直列回路』の並列回路が１つずつ接続されることになり、各並列回路が実質的に双方向性プル手段として機能する。その結果、（Ｌ−１）個の前記２値バッファー手段が連携して多値バッファー手段として機能する。
その際に、それら全２値バッファー手段の出口手段（例：出力端子など。）を接続しても支障が無い様に最上位の前記２値バッファー手段を除いた各２値バッファー手段ではその出力プル・アップ・スイッチング手段がオンで、その『出力プル・アップ・スイッチング手段と第１オン・オフ制御スイッチング手段の直列回路』に逆方向電圧が印加される時、その第１オン・オフ制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プル・アップ・スイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第１オン・オフ制御スイッチング手段もオン駆動されていて、その直列回路は出力のプル・アップ動作をする。
そして、同じく支障が無い様に最下位の前記２値バッファー手段を除いた各２値バッファー手段ではその出力プル・ダウン・スイッチング手段がオンで、その『出力プル・ダウン・スイッチング手段と第２オン・オフ制御スイッチング手段の直列回路』に逆方向電圧が印加される時、その第２オン・オフ制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プル・ダウン・スイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第２オン・オフ制御スイッチング手段もオン駆動されていて、その直列回路は出力のプル・ダウン動作をする。
【００１４】
なお、本多値バッファー手段において前記第１電位が前記入口手段に入力され、前記出口手段がその第１電位を出力する時、「その第１電位供給手段に接続された出力プル・ダウン・スイッチング手段」はオンで、「その第Ｌ電位供給手段に接続された出力プル・アップ・スイッチング手段」および各『前記出力プル・アップ用直列回路と前記出力プル・ダウン用直列回路の並列回路』はオフである。
また、本多値バッファー手段において前記第Ｌ電位が前記入口手段に入力され、前記出口手段がその第Ｌ電位を出力する時、「その第Ｌ電位供給手段に接続された出力プル・アップ・スイッチング手段」はオンで、「その第１電位供給手段に接続された出力プル・ダウン・スイッチング手段」と上記の各並列回路はオフである。
さらに、本多値バッファー手段において「その第２電位〜その第（Ｌ−１）電位のうち、ある電位」が前記入口手段に入力され、前記出口手段がその電位を出力する時、その電位を境にして『その電位とその電位以上の前記出力プル・ダウン・スイッチング手段すべて』と『その電位とその電位以下の前記出力プル・アップ・スイッチング手段すべて』はオン駆動される。ところが、これらがオン駆動されていても、上述の通り各第１オン・オフ制御スイッチング手段と各第２オン・オフ制御スイッチング手段の作用により逆方向電圧に対してその『各前記出力プル・アップ用直列回路と各前記出力プル・ダウン用直列回路』はオフとなるので、その電位の前記並列回路だけが双方向にオンとなり、双方向性プル手段として機能するので、電源短絡は起きない。
【００１５】
■段落番号［００１２］に記載の多値バッファー手段において、各・前記出力プル・アップ・スイッチング手段、各・前記出力プル・ダウン・スイッチング手段、各・前記第１オン・オフ制御スイッチング手段、又は、各・前記第２オン・オフ制御スイッチング手段が「そのバックゲート・ソース間が接続され、そのドレインが前記出口手段側に接続された３端子のＦＥＴ」である場合も有る。
→→  請求項２記載の多値バッファー手段に対応。
【００１６】
■段落番号［００１２］に記載の多値バッファー手段において「各・前記第１オン・オフ制御スイッチング手段または各・前記出力プル・ダウン・スイッチング手段が４端子のＮチャネル型ＦＥＴで、そのバックゲート・ソース間ＰＮ接合もそのバックゲート・ドレイン間ＰＮ接合も導通しない様にそのバックゲートを前記第１電位供給手段か『これより電位の低い電位供給手段』に接続する場合」又は「各・前記出力プル・アップ・スイッチング手段または各・前記第２オン・オフ制御スイッチング手段が４端子のＰチャネル型ＦＥＴで、そのバックゲート・ソース間ＰＮ接合もそのバックゲート・ドレイン間ＰＮ接合も導通しない様にそのバックゲートを前記第Ｌ電位供給手段か『これより電位の高い電位供給手段』に接続する場合」も有る。
→→  請求項３記載の多値バッファー手段に対応。
【００１７】
■段落番号［００１２］に記載の多値バッファー手段において、各・前記スイッチング手段が「『ベース電流制限手段の一端をそのベースに接続したバイポーラ型トランジスタ』であるが、そのベース電流制限手段の他端をその制御端子とするトランジスタ手段」である場合も有る。
→→  請求項４記載の多値バッファー手段に対応。
【００１８】
■■  第２発明が課題を解決するための手段  ■■
すなわち、第２発明は、
前記第２電位供給手段〜前記第（Ｌ−１）電位供給手段の各電位供給手段において、その電位供給手段に接続される「出力プル・アップ用の前記直列回路と出力プル・ダウン用の前記直列回路」がどちらも双方向性プル手段として機能し、その２つの機能がだぶっている場合に、その各電位供給手段に２つずつ接続される前記直列回路のうち、どちらか片方ずつ取り外した、段落番号［００１２］、段落番号［００１５］、段落番号［００１６］又は段落番号［００１７］に記載した多値バッファー手段である。
→→  請求項５記載の多値バッファー手段に対応。
【００１９】
前述した（＝段落番号［００１２〜００１７］で述べた）第１発明の多値バッファー手段において、前記第２電位〜前記第（Ｌ−１）電位の各電位供給手段では『その電位供給手段に接続される出力プル・アップ用の前記直列回路と出力プル・ダウン用の前記直列回路』がどちらも双方向性スイッチング手段つまり双方向性プル手段として機能し、これらの機能がだぶっているので、第２発明は『その各電位供給手段に２つずつ接続される前記直列回路のうち、どちらか片方ずつを取り外した構成の多値バッファー手段』である。



【発明の効果】
【００２０】
■■  第１発明の効果  ■■
その結果、第１発明の多値バッファー手段には下記の効果が有る。



★ａ）各プル手段が「順電圧を伴うダイオード手段」を内蔵していないから、『その雑音余裕度が大きくなり、その次段回路がノイズの影響を受け難くなるので、その入力数値等の判別が間違い難くなる』。
★ｂ）しかも、各プル手段がダイオード手段を内蔵していないから、そのプル手段が出力しようとする本来の電源電位（又は電源電圧）付近で開放状態の様にならない為、すなわち、その出力インピーダンスが大きくならない為、『各プル手段がしっかりプルできるので、その出力信号にノイズが乗り難くなり、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる』。
【００２１】
なお、第１発明の多値バッファー手段ではその第２電位供給手段〜第（Ｌ−１）電位供給手段とその出口手段（例：出力端子等。）の各間に実質的に双方向性プル手段が構成されることになるので、例えば外部データ線がその出口手段に接続されるとき、たとえその外部データ線の電位がその出口手段の電位より高かろうが低かろうが、その外部データ線はその出力電位に応じてプル・アップされたり、あるいは、プル・ダウンされたりする。


【００２２】
■■  第２発明の効果  ■■
その結果、第２発明の多値バッファー手段は、第１発明の多値バッファー手段において『機能がだぶっている構成手段』をただ取り外しただけなので、第２発明は、第１発明の機能と効果をそのまま持ちつつ、第１発明より少ない部品点数、簡単な構成および低い製造コストを実現することができる。



【図面の簡単な説明】
【００２３】
【図１】第１発明の１実施例を示す回路図である。
【図２】第１発明の１実施例を示す回路図である。
【図３】第１発明の１実施例を示す回路図である。
【図４】第１発明の１実施例を示す回路図である。
【図５】第１発明の１実施例を示す回路図である。
【図６】第１発明の１実施例を示す回路図である。
【図７】第１発明の１実施例を示す回路図である。
【図８】第１発明の１実施例を示す回路図である。
【図９】第２発明の１実施例を示す回路図である。
【図１０】従来の回路ではなく、本発明の効果を説明する為に使う本発明者の先の多値バッファー手段の１例を示す回路図である。
【図１１】従来の回路ではなく、本発明の効果を説明する為に使う本発明者の先の多値バッファー手段の１例を示す回路図である。
【発明を実施するための形態】
【００２４】
各発明をより詳細に説明する為に以下添付図面に従ってこれを説明する。尚、電源線Ｖ０の電位を電位ｖ０で表わし、電源線Ｖ１の電位を電位ｖ１で表わし、あとは同様に電源線Ｖ２から電源線Ｖ９まで各電位を電位ｖ２〜電位ｖ９で表わしている。また、電位ｖ０から電位ｖ９まで順々に電位は高くなって行く。
【実施例１】
【００２５】
図１に示す実施例１は１０値の多値バッファー手段で、前述のＬは１０で、符号ｓ０〜ｓ５に関して同じ符号を付した導線同士は導通状態にある。全ＭＯＳ・ＦＥＴはノーマリィー・オフ型つまりエンハンスメント・モードＦＥＴで、各電源線間に２値ＣＭＯＳバッファー手段が１個ずつ接続されており、全部で９個有る。図１の各構成手段などは次の通り請求項１記載中の各構成手段などに相当する。
★ａ）電位ｖ０〜電位ｖ９それぞれが順々に同項記載中の第１電位〜第Ｌ電位それぞれに。
★ｂ）電源線Ｖ０〜電源線Ｖ９それぞれが順々に同項記載中の第１電位供給手段〜第Ｌ電位供給手段それぞれに。
★ｃ）入力端子Ｔｉｎが同項記載中の入口手段に。
★ｄ）出力端子Ｔｏｕｔが同項記載中の出口手段に。
★ｅ）電源線Ｖ０〜電源線Ｖ９の各・２電源線間に１つずつ接続されている９個の２値ＣＭＯＳバッファー手段が同項記載中の２値バッファー手段に。
★ｆ）トランジスタ１ｃ〜９ｃそれぞれが同項記載中の出力プル・アップ・スイッチング手段それぞれに。
★ｇ）トランジスタ１ｄ〜９ｄそれぞれが同項記載中の出力プル・ダウン・スイッチング手段それぞれに。
★ｈ）トランジスタ１ｅ〜８ｅそれぞれが同項記載中の第１オン・オフ制御スイッチング手段それぞれに。
★ｉ）トランジスタ２ｆ〜９ｆそれぞれが同項記載中の第２オン・オフ制御スイッチング手段それぞれに。
★ｊ）トランジスタ「１ｃ、１ｅ」、「２ｃ、２ｅ」……、「８ｃ、８ｅ」の各直列回路が同項記載中の出力プル・アップ用の各直列回路に。
★ｋ）トランジスタ「２ｆ、２ｄ」、「３ｆ、３ｄ」……、「９ｆ、９ｄ」の各直列回路が同項記載中の出力プル・ダウン用の各直列回路に。
【００２６】
全２値ＣＭＯＳバッファー手段の出力端子を接続して出力端子Ｔｏｕｔひとつにまとめても電源短絡が起きない様に、トランジスタ１ｃ〜８ｃそれぞれのオン期間中その逆方向電圧を『その逆方向電圧印加時にオフである逆阻止用のトランジスタ１ｅ〜８ｅそれぞれ』が阻止する一方、トランジスタ２ｄ〜９ｄそれぞれのオン期間中その逆方向電圧を『その逆方向電圧印加時にオフである逆阻止用トランジスタ２ｆ〜９ｆそれぞれ』が阻止する。
例えば電位ｖ１が入力端子Ｔｉｎに入力され、出力端子Ｔｏｕｔが電位ｖ１を出力する時トランジスタ「２ａ〜９ａ、２ｄ〜９ｄ、１ｃ、１ｂ」はオンで、トランジスタ「２ｃ〜９ｃ、２ｂ〜９ｂ、１ａ、１ｄ」はオフだから、トランジスタ「１ｅ〜８ｅ、２ｆ」はオンで、トランジスタ「３ｆ〜９ｆ」はオフである。
その結果、これらトランジスタが電源線同士を短絡することは無い。つまり、電源短絡は起きない。電位ｖ１の入出力時、オンであるトランジスタ「２ｆ、２ｄ、１ｃ、１ｅ」が電源線Ｖ１と出力端子Ｔｏｕｔの間を双方向に導通し、これらトランジスタが双方向性プル手段（プル・アップ又はプル・ダウンする手段）として機能し、実質的に双方向性プル手段を構成する。この様な双方向性プル手段は電位ｖ１の入出力時だけでなく電位ｖ２〜ｖ８の各電位の入出力時も同様に構成される。
【００２７】
なお、 
実施例１の使い方は例えば電位ｖ０を数値「０」、電位ｖ１を数値「１」、電位ｖ２を数値「２」、……、電位ｖ９を数値「９」に対応させて用いる。各電源電位を任意の符号又は意味、内容と対応させて使う使い方ももちろん構わない。例えば数値「０」〜「９」の代わりに数値「−２」〜「７」でも、文字「ａ」〜「ｊ」でも良い。他の実施例の使い方も同様である。
また、 

オン駆動電圧極性が各ＦＥＴと同じなら、各ＦＥＴの代わりに『両主電極の役割がその印加電圧の方向によって互いに入れ換わることができるノーマリィ・オフの制御電極絶縁型スイッチング手段』を１つずつ使用できる。
さらに、トランジスタ１ａ〜９ａそれぞれのバックゲートはそのソースや「そのソースより電位の高い電源線等」に接続され、トランジスタ１ｂ〜９ｂそれぞれのバックゲートはそのソースや「そのソースより電位の低い電源線等」に接続される。
一方、トランジスタ２ｆ〜９ｆそれぞれのバックゲートはそのソースに接続されているが、そのバックゲート・ソース間ＰＮ接合やそのバックゲート・ドレイン間ＰＮ接合が導通しない様に電源線Ｖ９（又は電源線Ｖ９より電位の高い電源線等」に接続しても良い。
同様に、トランジスタ１ｅ〜８ｅそれぞれのバックゲートはそのソースに接続されているが、そのバックゲート・ソース間ＰＮ接合やそのバックゲート・ドレイン間ＰＮ接合が導通しない様に電源線Ｖ０（又は電源線Ｖ０より電位の低い電源線等」に接続しても良い。
ところで、逆阻止用のトランジスタ「１ｅ〜８ｅ、２ｆ〜９ｆ」それぞれはそのドレイン・ソース間の印加電圧方向によりそのドレインとソースの役割が互いに入れ換わっているが、そのドレイン・バックゲート間ＰＮ接合を内蔵ダイオードとして積極的に利用しても構わない。この事は後述するＭＯＳ・ＦＥＴを使う各実施例でも同様である。
【実施例２】
【００２８】
図１の実施例において電源線Ｖ２・電源線Ｖ１間の「電源（図示せず。）と２値バッファー手段」を取り外し、電源線Ｖ２と電源線Ｖ１を直結して両電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ３ａ、３ｂの両ドレインに接続し、トランジスタ３ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した９値の多値バッファー手段の実施例が可能であり、さらに電源線Ｖ３・電源線Ｖ２間の「電源（図示せず。）と２値バッファー手段」を取り外し、電源線Ｖ１〜Ｖ３を直結して３電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ４ａ、４ｂの両ドレインに接続し、トランジスタ４ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した８値の多値バッファー手段の実施例が可能である。
あとは同様に、「電源と２値バッファー手段の取外し、電源線の共通化、および、各ゲートの接続し直し」を順々にして行くと７値〜３値の各多値バッファー手段が可能になる。これらの事は後述する他の各実施例においても同様で、多値数（例えばＬ値のＬのこと。１０値なら１０。以後こう呼ぶ。）の違う実施例を構成できる。        （派生実施例）
【実施例３】
【００２９】
図２に示す実施例３は、図１の実施例１において１０値バッファー手段から４値バッファー手段に変更した４値の多値バッファー手段である。
【実施例４】
【００３０】
図３に示す実施例４は、図１の実施例１においてトランジスタ「１ｅと１ｃ、２ｅと２ｃ………、８ｅと８ｃ」それぞれの上下の接続とトランジスタ「２ｄと２ｆ、３ｄと３ｆ………、９ｄと９ｆ」それぞれの上下の接続を入れ換えた１０値の多値バッファー手段である。
この場合、トランジスタ１ｃ〜８ｃそれぞれのバックゲートはそのソースに接続するか、又は、そのバックゲート・ソース間ＰＮ接合やそのバックゲート・ドレイン間ＰＮ接合が導通しない様に電源線Ｖ９（又は電源線Ｖ９より電位の高い電源線など」に接続する。
同様にトランジスタ２ｄ〜９ｄそれぞれのバックゲートもそのソースに接続するか、又は、そのバックゲート・ソース間ＰＮ接合やそのバックゲート・ドレイン間ＰＮ接合が導通しない様に電源線Ｖ０（又は電源線Ｖ０より電位の低い電源線など」に接続する。
その一方、トランジスタ１ｅ〜８ｅそれぞれのバックゲートはそのソースに接続されているが、「そのソース電位より低い電源線など」に接続し直しても構わない。
そして、トランジスタ２ｆ〜９ｆそれぞれのバックゲートはそのソースに接続されているが、「そのソース電位より高い電源線など」に接続し直しても構わない。
尚、図３で符号ｔ０〜ｔ５に関して同じ符号を付した導線同士は接続状態に有る。
【実施例５】
【００３１】
図４に示す実施例５は、図１の実施例１において１０値バッファー手段から５値バッファー手段に変更し、各Ｐ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＰＮＰトランジスタを使い、各Ｎ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＮＰＮトランジスタを使い、トランジスタ１１ｅ〜１３ｅとトランジスタ１２ｆ〜１４ｆの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタ・エミッタ間印加電圧の方向によって互いに入れ換わることができるものを使った５値の多値バッファー手段である。
出力端子Ｔｏｕｔに接続される次段回路の電位（又は電圧）判別手段の入力抵抗は大きいから、オン駆動の各トランジスタはオーバー・ドライブされ、過飽和状態にあり、そのオン電圧はダイオードの通常の順電圧に比べて小さい。この事は後述する実施例５〜６でも同様である。
【実施例６】
【００３２】
図５に示す実施例６は、図２の実施例３において、各Ｐ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＰＮＰトランジスタを使い、各Ｎ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＮＰＮトランジスタを使い、トランジスタ１１ｅ〜１２ｅとトランジスタ１２ｆ〜１３ｆの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタ・エミッタ間の印加電圧の方向によって互いに入れ換わることができるものを使った４値の多値バッファー手段である。
【実施例７】
【００３３】
図６に示す実施例７は、図３の実施例４において１０値バッファー手段から５値バッファー手段に変更し、各Ｐ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＰＮＰトランジスタを使い、各Ｎ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＮＰＮトランジスタを使い、トランジスタ１１ｅ〜１３ｅとトランジスタ１２ｆ〜１４ｆの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタ・エミッタ間印加電圧の方向によって互いに入れ換わることができるものを使った５値の多値バッファー手段である。
【実施例８】
【００３４】
図７に示す実施例８は、図３の実施例において入力端子Ｔｉｎと出力端子Ｔｏｕｔを残して電源線Ｖ８・電源線Ｖ１間のすべての「電源（図示せず。）と回路構成部品」を取り外し、電源線Ｖ８と電源線Ｖ１を直結して両電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ９ａ、９ｂの両ドレインに接続し、トランジスタ９ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した３値の多値バッファー手段である。
すなわち、それは電源線Ｖ９・電源線Ｖ８間２値バッファー手段、電源線Ｖ１・電源線Ｖ０間２値バッファー手段、及び、入力端子Ｔｉｎと出力端子Ｔｏｕｔを接続する等した３値バッファー手段である。
他の各実施例でも同様にその最上位の２値バッファー手段、最下位の２値バッファー手段、及び、入力端子Ｔｉｎと出力端子Ｔｏｕｔだけ残して両２値バッファー手段を上下に直結する等して３値バッファー手段を構成することができる。          （派生実施例）
【実施例９】
【００３５】
図８に示す実施例９は、図１の実施例において入力端子Ｔｉｎと出力端子Ｔｏｕｔを残して電源線Ｖ８・電源線Ｖ１間のすべての「電源（図示せず。）と回路構成部品」を取り外し、電源線Ｖ８と電源線Ｖ１を直結して両電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ９ａ、９ｂの両ドレインに接続し、トランジスタ９ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した３値の多値バッファー手段である。
【実施例１０】
【００３６】


図９に示す実施例１０（第２発明）は、図１の実施例においてトランジスタ「１ｃ〜８ｃ、１ｅ〜８ｅ」を取り外し、１０値バッファー手段から６値バッファー手段に変更した６値の多値バッファー手段である。図１の実施例ではトランジスタ１ｃ、１ｅの直列回路とトランジスタ２ｆ、２ｄの直列回路はどちらも双方向性プル手段として機能し、機能がだぶっているので、どちらか片方を取り外すことができる。
同様に、「トランジスタ２ｃ、２ｅの直列回路とトランジスタ３ｆ、３ｄの直列回路」、「トランジスタ３ｃ、３ｅの直列回路とトランジスタ４ｆ、４ｄの直列回路」………、「トランジスタ８ｃ、８ｅの直列回路とトランジスタ９ｆ、９ｄの直列回路」それぞれについても同じ事が言えて、どちらかの直列回路を片方ずつ取り外すことができる。
同様に、第１発明の実施例１〜１０それぞれにおいても同様な各２直列回路のうち、どちらかを片方ずつ取り外すことができ、その取り外しによりその実施例は第２発明の多値バッファー手段の実施例（派生実施例）になる。
★対比：特開２００４−３２７０２の多値ＡＮＤ回路（段落番号００３２）で入力端子を１つにしたもの。
【００３７】
最後に補足説明する。説明の便宜上、入力端子、出力端子（請求項１記載中の入口手段、出口手段に相当。）と呼んだが、実際には端子として存在せず、単なる導線や電極などである場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベース・リード線という呼び方がされるのと同様である。
また、例えばＭＯＳ・ＦＥＴとダイオードの直列回路よりＰＭＯＳとＮＭＯＳの直列回路の方がオン電圧の面で有利である。なぜなら、ダイオードだと必ず順電圧分の電圧降下を考慮する必要が有るが、その直列回路では両オン抵抗の和で済むので、各オン抵抗を小さくすれば済む、からである。
【産業上の利用可能性】
【００３８】
特に、『部品点数が少なく、簡単な構成で、製造コストが低い第２発明』は産業上の利用可能性が高い
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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