(57)【特許請求の範囲】
【請求項１】
基板上に第１導電型薄膜トランジスタおよび第２導電型薄膜トランジスタが形成された表示装置の製造方法であって、
第１導電型薄膜トランジスタ形成領域に第２導電型半導体層、第２導電型薄膜トランジスタ形成領域に第１導電型半導体層が形成され、これら第２導電型半導体層、第１導電型半導体層をも被って絶縁膜が形成され、
前記絶縁膜の上面に前記第１導電型薄膜トランジスタ形成領域に開口を有する金属層が形成された基板を用意する工程と、
前記第１導電型薄膜トランジスタ形成領域の前記絶縁膜上、および前記第２導電型薄膜トランジスタ形成領域の前記金属層上に、それぞれ、マスクとなるフォトレジスト膜に対してサイドエッチングがなされたゲート電極を形成する工程と、
前記フォトレジスト膜を残存させたまま、第１導電型薄膜トランジスタの半導体層にピーク深さがくるように、高濃度の第１導電型不純物を打ち込む工程と、
前記フォトレジスト膜を除去し、第２導電型薄膜トランジスタの半導体層にピーク深さがくるように、高濃度の第２導電型不純物を打ち込む工程と、
第１導電型薄膜トランジスタの半導体層にピーク深さがくるように、低濃度の第１導電型不純物を打ち込む工程と、
前記ゲート電極をマスクとして前記金属層をエッチングする工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項２】
前記絶縁膜を形成した後、且つ前記金属層を形成する前に、前記絶縁膜を通して第１導電型不純物をドープすることにより、前記第１導電型薄膜トランジスタおよび前記第２導電型薄膜トランジスタの半導体層を第１導電型半導体層にする工程と、
前記金属層を形成した後に、前記金属層の開口の形成の際のマスクとなったフォトレジスト膜を残存させたまま、第２導電型不純物をドープすることにより、前記第１導電型薄膜トランジスタの前記半導体層を前記第１導電型半導体層から第２導電型半導体層へと改質する工程と、を備えることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記金属層を形成した後に、前記金属膜の開口の形成の際のマスクとなったフォトレジスト膜を残存させ、第２導電型不純物をドープすることにより、前記第１導電型薄膜トランジスタの半導体層を第２導電型半導体層にする工程と、
前記フォトレジスト膜を除去し、前記第２導電型薄膜トランジスタの半導体層にピーク深さがくるように第１導電型不純物をドープすることにより、前記第２導電型薄膜トランジスタの前記半導体層を第１導電型半導体層とする工程と、を備えることを特徴とする請求項２に記載の表示装置の製造方法。
【請求項４】
基板上に第１導電型薄膜トランジスタおよび第２導電型薄膜トランジスタが形成された表示装置の製造方法であって、
第１導電型薄膜トランジスタ形成領域および第２導電型薄膜トランジスタ形成領域のそれぞれに第１導電型半導体層を形成し、これら第１導電型半導体層をも被って絶縁膜が形成された基板を用意する工程と、
前記絶縁膜の上面に前記第１導電型薄膜トランジスタ形成領域に開口を有する金属層を形成する工程と、
前記絶縁膜を通して第２導電型不純物をドープすることにより、前記第１導電型薄膜トランジスタ形成領域を第２導電型半導体層とする工程と、
前記第１導電型薄膜トランジスタ形成領域の前記絶縁膜上、および前記第２導電型薄膜トランジスタ形成領域の前記金属層上に、それぞれ、マスクとなるフォトレジスト膜に対してサイドエッチングがなされたゲート電極を形成する工程と、
前記フォトレジスト膜を残存させたまま、一方の導電型の薄膜トランジスタの半導体層にピーク深さがくるように、高濃度の他方の導電型の不純物を打ち込む工程と、他方の導電型の薄膜トランジスタの半導体層にピーク深さがくるように、高濃度の一方の導電型の不純物を打ち込む工程と、
前記フォトレジスト膜を除去し、一方の導電型の薄膜トランジスタの半導体層にピーク深さがくるように、低濃度の他方の導電型の不純物を打ち込む工程と、
他方の導電型の薄膜トランジスタの半導体層にピーク深さがくるように、低濃度の一方の導電型の不純物を打ち込む工程と、
前記ゲート電極をマスクとして前記金属層をエッチングする工程と、を含むことを特徴とする表示装置の製造方法。
【請求項５】
前記第１導電型半導体層および前記第２導電型半導体層は、
多結晶半導体層であることを特徴とする請求項１ないし４のいずれかに記載の表示装置の製造方法。
【請求項６】
前記第１導電型半導体層および前記第２導電型半導体層は、
非晶質半導体層を多結晶半導体層に改質させた半導体層であることを特徴とする請求項５に記載の表示装置の製造方法。
【請求項７】
前記第金属層は、チタンであることを特徴とする請求項１ないし６のいすれかに記載の表示装置の製造方法。
【請求項８】
基板上に、チャネル領域にｐ型半導体層を有するｎ型薄膜トランジスタ、およびチャネル領域にｎ型半導体層を有するｐ型薄膜トランジスタが形成された表示装置の製造方法であって、
前記基板上に前記ｎ型薄膜トランジスタの第１半導体層と、前記ｐ型薄膜トランジスタの第２半導体層を形成する半導体層形成工程と、
前記第１半導体層および前記第２半導体層を被う絶縁膜を形成する絶縁膜形成工程と、
前記第１半導体層および前記第２半導体層のうちの一方の半導体層を覆い、且つ前記一方の半導体層とは異なる他方の半導体層とは平面的に見て重ならない第１の金属層を前記絶縁膜上に形成する第１の金属層形成工程と、
前記絶縁膜上及び前記第１の金属層上に第２の金属膜を形成する第２の金属膜形成工程と、
前記第２金属膜の一部にフォトレジスト膜を形成するフォトレジスト膜形成工程と、
前記フォトレジスト膜をマスクとして、前記第２金属膜のうち、平面的に見て前記フォトレジスト膜と重ならない領域と平面的に見て前記フォトレジスト膜と重なる領域の一部とをエッチングし、前記第１半導体層と重なる領域に第１ゲート電極を形成し、前記第２半導体層と重なる領域に第２ゲート電極を形成するゲート電極形成工程と、
前記フォトレジスト膜を残存させたまま、前記第１半導体層にピーク深さがくるようにｎ型不純物を注入し第１の不純物領域を形成する第１の不純物領域形成工程と、
前記フォトレジスト膜を除去し、前記第２半導体層にピーク深さがくるようにｐ型不純物を注入し第２の不純物領域を形成する第２の不純物領域形成工程と、
前記第１半導体層および前記第２半導体層の少なくとも一つに、前記第１の不純物領域あるいは前記第２の不純物領域よりも不純物濃度が低い第３の不純物領域を形成する第３の不純物領域形成工程と、
前記第２ゲート電極と重なる領域以外の前記金属層を、前記第２ゲート電極をマスクとしてエッチングする金属層エッチング工程とを有することを特徴とする表示装置の製造方法。
【請求項９】
前記第１の半導体層および前記第２の半導体層を形成する工程は、ｎ型不純物を注入する第１注入工程とｐ型不純物を注入する第２注入工程とを有し、
前記第１注入工程と前記第２注入工程のうち、一方の工程は前記第１の金属層を形成する工程の前であり、他方の工程は前記第１の金属層を形成する工程の後であることを特徴とする請求項８に記載の表示装置の製造方法。
【請求項１０】
前記第１の半導体層および前記第２の半導体層を形成する工程は、ｎ型不純物を注入する第１注入工程とｐ型不純物を注入する第２注入工程とを有し、
第１の金属層形成工程は、前記絶縁膜上に前記第１の金属膜を形成する工程と、前記第１の金属膜の一部にレジスト膜を形成する工程と、前記第１の金属膜の前記一部以外の領域をエッチングする工程と、前記レジスト膜を除去する工程とを有し、
前記第１注入工程と前記第２注入工程のうち、一方の工程は前記レジスト膜を除去する工程の前であり、他方の工程は前記レジスト膜を除去する工程の後であることを特徴とする請求項８に記載の表示装置の製造方法。
【請求項１１】
前記第１半導体層および前記第２半導体層は多結晶半導体層であることを特徴とする請求項８ないし１０のいずれかに記載の表示装置の製造方法。
【請求項１２】
前記第１の金属層は、チタンであることを特徴とする請求項８ないし１１のいずれかに記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、基板に薄膜トランジスタが形成されている表示装置およびその製造方法に関する。
【背景技術】
【０００２】
アクティブ・マトリックス型の表示装置は、マトリックス状に配置された各画素において、行方向に配列された各画素に共通の信号線（ゲート信号線）に走査信号を供給することにより、それらの画素を列方向に順次選択し、その選択のタイミングに合わせ、列方向に配列された各画素に共通の信号線（ドレイン信号線）を通して映像信号を供給するように構成されている。
【０００３】
このため、各画素には、前記走査信号の供給によって、ドレイン信号線からの映像信号を当該画素（画素電極）に取り込むための薄膜トランジスタ（たとえばｎ型薄膜トランジスタ）を備える。
【０００４】
また、前記画素が形成された基板と同一の基板に、前記ゲート信号線に走査信号を供給し、また、前記ドレイン信号線に映像信号を供給するための駆動回路を備え、この駆動回路においても複数の薄膜トランジスタを含む回路によって構成されている。そして、複数の前記薄膜トランジスタには、ｎ型薄膜トランジスタとｐ型薄膜トランジスタを相補型に接続した、いわゆるコンプリメンタリ型として形成される一対の薄膜トランジスタが含まれる。
【０００５】
ここで、薄膜トランジスタは、たとえば、半導体層を被って形成されるゲート絶縁膜の上面に該半導体層を跨いでゲート電極が形成され、この半導体層の上面において前記ゲート電極の上方の領域（チャネル領域）を間にして互いに対向配置される一対の電極（ドレイン電極、ソース電極）を備える、いわゆるＭＩＳ（Metal Insulator Semiconductor）型トランジスタとして構成されている。
【０００６】
そして、前記半導体層おいて各電極と接続される部分はコンタクト層として高濃度不純物層を備え、チャネル領域側に同じ導電型の低濃度不純物層を形成したものが知られている。
【０００７】
前記低濃度不純物層はいわゆるＬＤＤ（Lightly Doped Drain）層と称され、たとえば、前記コンタクト層とゲート電極との間の電界集中の緩和を図る効果を奏する。
【０００８】
このような薄膜トランジスタを備える表示装置はたとえば下記特許文献１に開示がなされている。
【特許文献１】特開２００４−５４１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、前記特許文献１に開示される表示装置において、ｎ型薄膜トランジスタとｐ型薄膜トランジスタの製造は、その煩雑さがともなうものとなっている。
【００１０】
ｎ型薄膜トランジスタの半導体層にコンタクト層を形成する場合においてｎ型不純物をドープする工程を必要とし、p型薄膜トランジスタの半導体層にコンタクト層を形成する場合においてｐ型不純物をドープする工程を必要とするが、その際には、他方の異なる導電型の薄膜トランジスタの少なくとも半導体層をいわゆるフォトリソグラフィ技術によって選択的に形成したフォトレジスト膜によってマスクしなければならないからである。
【００１１】
このことは、ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタのうちの少なくとも一方において、前記ＬＤＤ層を形成する場合においても同様となる。
【００１２】
本発明の目的は、製造工数の低減を図ることのできる構成の表示装置を提供することにある。
【００１３】
本発明の他の目的は、製造工数の低減を図った表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１５】
（１）本発明による表示装置は、たとえば、基板上に第１導電型薄膜トランジスタおよび第２導電型薄膜トランジスタが形成された表示装置の製造方法であって、
第１導電型薄膜トランジスタ形成領域に第２導電型半導体層、第２導電型薄膜トランジスタ形成領域に第１導電型半導体層が形成され、これら第２導電型半導体層、第１導電型半導体層をも被って絶縁膜が形成され、
前記絶縁膜の上面に前記第１導電型薄膜トランジスタ形成領域に開口を有する金属層が形成された基板を用意する工程と、
前記第１導電型薄膜トランジスタ形成領域の前記絶縁膜上、および前記第２導電型薄膜トランジスタ形成領域の前記金属層上に、それぞれ、マスクとなるフォトレジスト膜に対してサイドエッチングがなされたゲート電極を形成する工程と、
前記フォトレジスト膜を残存させたまま、第１導電型薄膜トランジスタの半導体層にピーク深さがくるように、高濃度の第１導電型不純物を打ち込む工程と、
前記フォトレジスト膜を除去し、第２導電型薄膜トランジスタの半導体層にピーク深さがくるように、高濃度の第２導電型不純物を打ち込む工程と、
第１導電型薄膜トランジスタの半導体層にピーク深さがくるように、低濃度の第１導電型不純物を打ち込む工程と、
前記ゲート電極をマスクとして前記金属層をエッチングする工程と、
を含むことを特徴とする。
【００１６】
（２）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記絶縁膜を形成した後、且つ前記金属層を形成する前に、前記絶縁膜を通して第１導電型不純物をドープすることにより、前記第１導電型薄膜トランジスタおよび前記第２導電型薄膜トランジスタの半導体層を第１導電型半導体層にする工程と、
前記金属層を形成した後に、前記金属層の開口の形成の際のマスクとなったフォトレジスト膜を残存させたまま、第２導電型不純物をドープすることにより、前記第１導電型薄膜トランジスタの前記半導体層を前記第１導電型半導体層から第２導電型半導体層へと改質する工程と、を備えることを特徴とする。
（３）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記金属層を形成した後に、前記金属膜の開口の形成の際のマスクとなったフォトレジスト膜を残存させ、第２導電型不純物をドープすることにより、前記第１導電型薄膜トランジスタの半導体層を第２導電型半導体層にする工程と、
前記フォトレジスト膜を除去し、前記第２導電型薄膜トランジスタの半導体層にピーク深さがくるように第１導電型不純物をドープすることにより、前記第２導電型薄膜トランジスタの前記半導体層を第１導電型半導体層とする工程と、を備えることを特徴とする。
【００１７】
（４）本発明による表示装置の製造方法は、たとえば、基板上に第１導電型薄膜トランジスタおよび第２導電型薄膜トランジスタが形成された表示装置の製造方法であって、
第１導電型薄膜トランジスタ形成領域および第２導電型薄膜トランジスタ形成領域のそれぞれに第１導電型半導体層を形成し、これら第１導電型半導体層をも被って絶縁膜が形成された基板を用意する工程と、
前記絶縁膜の上面に前記第１導電型薄膜トランジスタ形成領域に開口を有する金属層を形成する工程と、
前記絶縁膜を通して第２導電型不純物をドープすることにより、前記第１導電型薄膜トランジスタ形成領域を第２導電型半導体層とする工程と、
前記第１導電型薄膜トランジスタ形成領域の前記絶縁膜上、および前記第２導電型薄膜トランジスタ形成領域の前記金属層上に、それぞれ、マスクとなるフォトレジスト膜に対してサイドエッチングがなされたゲート電極を形成する工程と、
前記フォトレジスト膜を残存させたまま、一方の導電型の薄膜トランジスタの半導体層にピーク深さがくるように、高濃度の他方の導電型の不純物を打ち込む工程と、他方の導電型の薄膜トランジスタの半導体層にピーク深さがくるように、高濃度の一方の導電型の不純物を打ち込む工程と、
前記フォトレジスト膜を除去し、一方の導電型の薄膜トランジスタの半導体層にピーク深さがくるように、低濃度の他方の導電型の不純物を打ち込む工程と、
他方の導電型の薄膜トランジスタの半導体層にピーク深さがくるように、低濃度の一方の導電型の不純物を打ち込む工程と、
前記ゲート電極をマスクとして前記金属層をエッチングする工程と、を含むことを特徴とする。
【００１８】
（５）本発明による表示装置の製造方法は、たとえば、（１）ないし（４）のいずれかの構成を前提とし、前記第１導電型半導体層および前記第２導電型半導体層は、多結晶半導体層であることを特徴とする。
（６）本発明による表示装置の製造方法は、たとえば、（５）の構成を前提とし、前記第１導電型半導体層および前記第２導電型半導体層は、非晶質半導体層を多結晶半導体層に改質させた半導体層であることを特徴とする。
（７）本発明による表示装置の製造方法は、たとえば、（５）ないし（６）のいずれかの構成を前提とし、前記第金属層は、チタンであることを特徴とする。
【００１９】
（８）本発明による表示装置の製造方法は、たとえば、基板上に、チャネル領域にｐ型半導体層を有するｎ型薄膜トランジスタ、およびチャネル領域にｎ型半導体層を有するｐ型薄膜トランジスタが形成された表示装置の製造方法であって、
前記基板上に前記ｎ型薄膜トランジスタの第１半導体層と、前記ｐ型薄膜トランジスタの第２半導体層を形成する半導体層形成工程と、
前記第１半導体層および前記第２半導体層を被う絶縁膜を形成する絶縁膜形成工程と、
前記第１半導体層および前記第２半導体層のうちの一方の半導体層を覆い、且つ前記一方の半導体層とは異なる他方の半導体層とは平面的に見て重ならない第１の金属層を前記絶縁膜上に形成する第１の金属層形成工程と、
前記絶縁膜上及び前記第１の金属層上に第２の金属膜を形成する第２の金属膜形成工程と、
前記第２金属膜の一部にフォトレジスト膜を形成するフォトレジスト膜形成工程と、
前記フォトレジスト膜をマスクとして、前記第２金属膜のうち、平面的に見て前記フォトレジスト膜と重ならない領域と平面的に見て前記フォトレジスト膜と重なる領域の一部とをエッチングし、前記第１半導体層と重なる領域に第１ゲート電極を形成し、前記第２半導体層と重なる領域に第２ゲート電極を形成するゲート電極形成工程と、
前記フォトレジスト膜を残存させたまま、前記第１半導体層にピーク深さがくるようにｎ型不純物を注入し第１の不純物領域を形成する第１の不純物領域形成工程と、
前記フォトレジスト膜を除去し、前記第２半導体層にピーク深さがくるようにｐ型不純物を注入し第２の不純物領域を形成する第２の不純物領域形成工程と、
前記第１半導体層および前記第２半導体層の少なくとも一つに、前記第１の不純物領域あるいは前記第２の不純物領域よりも不純物濃度が低い第３の不純物領域を形成する第３の不純物領域形成工程と、
前記第２ゲート電極と重なる領域以外の前記金属層を、前記第２ゲート電極をマスクとしてエッチングする金属層エッチング工程とを有することを特徴とする。
【００２０】
（９）本発明による表示装置の製造方法は、たとえば、（８）の構成を前提とし、前記第１の半導体層および前記第２の半導体層を形成する工程は、ｎ型不純物を注入する第１注入工程とｐ型不純物を注入する第２注入工程とを有し、
前記第１注入工程と前記第２注入工程のうち、一方の工程は前記第１の金属層を形成する工程の前であり、他方の工程は前記第１の金属層を形成する工程の後であることを特徴とする。
（１０）本発明による表示装置の製造方法は、たとえば、（８）の構成を前提とし、前記第１の半導体層および前記第２の半導体層を形成する工程は、ｎ型不純物を注入する第１注入工程とｐ型不純物を注入する第２注入工程とを有し、
第１の金属層形成工程は、前記絶縁膜上に前記第１の金属膜を形成する工程と、前記第１の金属膜の一部にレジスト膜を形成する工程と、前記第１の金属膜の前記一部以外の領域をエッチングする工程と、前記レジスト膜を除去する工程とを有し、
前記第１注入工程と前記第２注入工程のうち、一方の工程は前記レジスト膜を除去する工程の前であり、他方の工程は前記レジスト膜を除去する工程の後であることを特徴とする。
【００２１】
（１１）本発明による表示装置の製造方法は、たとえば、（８）の構成を前提とし、第１半導体層および前記第２半導体層は多結晶半導体層であることを特徴とする。
（１２）本発明による表示装置の製造方法は、たとえば、（８）ないし（１１）のいずれかの構成を前提とし、前記第１の金属層は、チタンであることを特徴とする。
【００２２】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２３】
本発明による表示装置によれば、製造工数の低減を図ることのできる構成とすることができる。また、本発明による表示装置の製造方法によれば、製造工数の低減を図ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明による表示装置およびその製造方法を図面を用いて説明をする。
【００２５】
《実施例１》
（全体の構成）
図２４は、本発明による表示装置の一実施例を示す概略構成図である。図２４はたとえば液晶表示装置を例に挙げて示している。
【００２６】
液晶を介して対向配置される基板ＳＵＢ１、ＳＵＢ２があり、たとえば前記基板ＳＵＢ２の側の面には液晶表示領域ＡＲが形成されている。
【００２７】
この液晶表示領域ＡＲにおける前記基板ＳＵＢ１、ＳＵＢ２の前記液晶側の面には、マトリックス状に配置された複数の画素が形成されている。
【００２８】
これら画素は、図中点線枠Ａの拡大図Ａ'に示すように、図中ｘ方向に伸張されｙ方向に並設されるドレイン信号線ＤＬと、図中ｙ方向に伸張されｘ方向に並設されるゲート信号線ＧＬとで囲まれる領域内に形成されている。
【００２９】
そして、各画素は、一方のゲート信号線ＧＬからの走査信号（電圧）によってオンされる薄膜トランジスタＴＦＴ（後述の他の薄膜トランジスタＴＦＴと区別するため、符号ＴＦＴ（ｎＰ）で示す）と、このオンされた薄膜トランジスタＴＦＴ（ｎＰ）を介して一方のドレイン信号線ＤＬからの映像信号（電圧）が供給される画素電極ＰＸと、この画素電極ＰＸとの間に電界を生じさせる対向電極ＣＴとを有する。
【００３０】
なお、前記対向電極ＣＴはたとえばゲート信号線ＧＬと平行に配置される対向電圧信号線ＣＬに接続され、該対向電圧信号線ＣＬを介して前記映像信号に対して基準となる信号（電圧）が供給されるようになっている。
【００３１】
前記液晶表示領域ＡＲの外側（たとえば、図中左側）における前記基板ＳＵＢ１の表面には、前記各ゲート信号線ＧＬに順次走査信号を供給し、また、この走査信号の供給のタイミングに合わせ、前記各ドレイン信号線ＤＬに映像信号を供給するための駆動回路ＤＲＣが形成されている。この駆動回路ＤＲＣはｎ型薄膜トランジスタＴＦＴ（ｎＤ）、およびｐ型薄膜トランジスタＴＦＴ（ｐＤ）を備えて構成されている。
【００３２】
また、前記液晶表示領域ＡＲの外側（たとえば、図中下側）における前記基板ＳＵＢ１の表面には、カラー表示の単位画素において三原色のそれぞれを担当するドレイン信号線ＤＬを色ごとに切換えて接続させるためのＲＧＢ切換回路ＣＳＣが形成されている。このＲＧＢ切換回路ＣＳＲには、前記駆動回路ＤＲＣにおける前記薄膜トランジスタＴＦＴ（ｎＤ）、ＴＦＴ（ｐＤ）とほぼ同じ構成からなり、該薄膜トランジスタＴＦＴ（ｎＤ）、ＴＦＴ（ｐＤ）の形成と並行して形成されるようになっている。このため、該ＲＧＢ切換回路ＣＳＲにおけるｎ型薄膜トランジスタも符号ＴＦＴ（ｎＤ）で示し、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）も符号ＴＦＴ（ｐＤ）で示す。
【００３３】
〈薄膜トランジスタの構成〉
図１は、本発明による表示装置において、その基板に形成される薄膜トランジスタの一実施例を示す断面図を示している。
【００３４】
ここで、以下に示す薄膜トランジスタは、上述した各薄膜トランジスタＴＦＴ（ｎＰ）、ＴＦＴ（ｎＤ）、ＴＦＴ（ｐＤ）のいずれも対象となり得るものである。
【００３５】
図中、左側はｎ型のＭＩＳ構造の薄膜トランジスタ（図中ｎＴＦＴで示す）の形成領域、右側はｐ型のＭＩＳ構造の薄膜トランジスタ（図中ｐＴＦＴで示す）を示している。
【００３６】
図１において、たとえばガラスからなる基板ＳＵＢ１があり、この基板ＳＵＢ１の表面にはたとえばＳｉＮからなる下地膜ＧＲＬが形成されている。  この下地膜ＧＲＬは、基板ＳＵＢ１内の不純物が薄膜トランジスタの半導体層に侵入してしまうのを回避するようになっている。
【００３７】
この下地膜ＧＲＬの上面において、ｎ型薄膜トランジスタｎＴＦＴの形成領域に半導体層ＳＣｎが、ｐ型薄膜トランジスタｐＴＦＴの形成領域に半導体層ＳＣｐが、それぞれ、形成されている。
【００３８】
そして、基板ＳＵＢ１の上面に、前記半導体層ＳＣｎおよび半導体層ＳＣｐをも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩはそれぞれの薄膜トランジスタの形成領域においてゲート絶縁膜として機能するようになっている。
【００３９】
前記絶縁膜ＧＩの上面に、前記半導体層ＳＣｎの一部に重畳し、すなわち、平面的に観た場合、前記半導体層ＳＣｎの中央部を交差するようにしてゲート電極ＧＴｎが形成され、また、前記半導体層ＳＣｐの一部に重畳し、すなわち、平面的に観た場合、前記半導体層ＳＣｐの中央部を交差するようにしてゲート電極ＧＴｐが形成されている。
【００４０】
前記半導体層ＳＣｎは、前記ゲート電極ＧＴｎと重畳する部分（チャネル領域）においてｐ型半導体層ＰＳ（ｎ）となっており、このｐ型半導体層ＰＳ（ｎ）に対して外側に狭い領域にそれぞれＬＤＤ層ＬＤＤ（ｎ−）が形成され、さらにその外側の比較的広い領域に、それぞれ、ドレイン領域ＤＤ（ｎ＋）、ソース領域ＳＤ（ｎ＋）が形成されている。
【００４１】
なお、ＭＩＳ構造の薄膜トランジスタにおいて、バイアスの印加状態によって、ドレイン領域とソース領域は入れ替わるが、この明細書においては、説明の便宜上、図中左側の領域をドレイン領域、図中右側の領域をソース領域と称する。
【００４２】
前記半導体層ＳＣｐは、前記ゲート電極ＧＴｐと重畳する部分（チャネル領域）においてｎ型半導体層ＰＳ（ｐ）となっており、このｎ型半導体層ＰＳ（ｐ）に対して外側に、それぞれ、ドレイン領域ＤＤ（ｐ＋）、ソース領域ＳＤ（ｐ＋）が形成されている。
【００４３】
前記絶縁膜ＧＩの上面には前記ゲート電極ＧＴｎ、ＧＴｐをも被って層間絶縁膜ＩＮが形成されている。
【００４４】
この層間絶縁膜ＩＮの上面には、該層間絶縁膜ＩＮに形成されたコンタクトホールを通して、前記ｎ型薄膜トランジスタｎＴＦＴ側において、前記ドレイン領域ＤＤ（ｎ＋）に接続されたドレイン電極ＤＴｎ、前記ソース領域ＳＤ（ｎ＋）に接続されたソース電極ＳＴｎが形成され、前記ｐ型薄膜トランジスタｐＴＦＴ側において、前記ドレイン領域ＤＤ（ｐ＋）に接続されたドレイン電極ＤＴｐ、前記ソース領域ＳＤ（ｐ＋）に接続されたソース電極ＳＴｐが形成されている。
【００４５】
このような構成からなる薄膜トランジスタは、たとえばｐ型薄膜トランジスタｐＴＦＴのゲート電極ＧＴｐにおいて、絶縁膜ＧＩ側に該ゲート電極ＧＴｐの材料と異なる材料（たとえばチタン（Ｔｉ））からなる金属層ＭＴＬ１が形成されていることに特徴的な構成となっている。
【００４６】
そして、この金属層ＭＴＬは、必ずしもｐ型薄膜トランジスタｐＴＦＴのゲート電極ＧＴｐ側に形成される必要はなく、ｎ型薄膜トランジスタｎＴＦＴのゲート電極ＧＴｎ側に形成されていてもよい。
【００４７】
また、図１に示す薄膜トランジスタにおいて、ＬＤＤ層はｎ型薄膜トランジスタｎＴＦＴ側に形成されているものであるが、これに限定されることはなく、ｐ型薄膜トランジスタｐＴＦＴ側であってもよく、また、ｎ型薄膜トランジスタｎＴＦＴおよびｐ型薄膜トランジスタｐＴＦＴの双方に形成されていてもよい。
【００４８】
〈製造方法〉
図２、図３は、本発明による表示装置の製造方法の一実施例を示し、該表示装置の基板に形成される薄膜トランジスタにおける製造工程を示している。
【００４９】
図１に対応させて、図中、左側はｎ型のＭＩＳ構造の薄膜トランジスタ（図中ｎＴＦＴで示す）の形成領域、右側はｐ型のＭＩＳ構造の薄膜トランジスタ（図中ｐＴＦＴで示す）の形成領域となっている。以下、工程順に説明する。
【００５０】
工程１．（図２（ａ））
基板ＳＵＢ１を用意し、この基板ＳＵＢ１の液晶側の面（表面）にたとえばＳｉＮからなる下地膜ＧＲＬを形成する。さらに、該下地膜ＧＲＬの表面にアモルファスＳｉからなる非晶質半導体層ＡＳを形成する。
【００５１】
工程２．（図２（ｂ））
前記非晶質半導体層ＡＳにたとえばエキシマレーザを照射することにより、前記非晶質半導体層ＡＳをポリＳｉからなる多結晶半導体層ＰＳに改質させる。
【００５２】
工程３．（図２（ｃ））
前記多結晶半導体層ＰＳの上面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術を用いて、該フォトレジスト膜ＲＳＴを、ｎ型薄膜トランジスタｎＴＦＴの半導体層の形成領域およびｐ型薄膜トランジスタｐＴＦＴの半導体層の形成領域に、それぞれ、残存させる。
【００５３】
残存されたフォトレジスト膜ＲＳＴをマスクとし、前記多結晶半導体層ＰＳをエッチングし、該フォトレジスト膜ＲＳＴ下の多結晶半導体層ＰＳを残存させる。
【００５４】
工程４．（図２（ｄ））
基板ＳＵＢ１の上面に前記多結晶半導体層ＰＳをも被ってたとえばＳｉＯからなる絶縁膜ＧＩを形成する。
【００５５】
前記絶縁膜ＧＩの上方からｎ型不純物をイオン打ち込みし、前記多結晶半導体層ＰＳをｎ型半導体層ＰＳ（ｎ）とする。
【００５６】
工程５．（図２（ｅ））
前記絶縁膜ＧＩの上面に、たとえばスパッタリングによって、たとえばチタン（Ｔｉ）からなる金属層ＭＴＬ１を膜厚３０〜５０ｎｍで形成する。
【００５７】
工程６．（図２（ｆ））
前記金属層ＭＴＬ１の上面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術を用いて、該フォトレジスト膜ＲＳＴのｎ型薄膜トランジスタｎＴＦＴの形成領域に開口を形成する。
【００５８】
残存されたフォトレジスト膜ＲＳＴを通して、ｐ型不純物をイオン打ち込みし、ｎ型薄膜トランジスタｎＴＦＴの形成領域における前記半導体層ＰＳ（ｎ）をp型半導体層ＰＳ（ｐ）にする。
【００５９】
工程７．（図２（ｇ））
前記フォトレジスト膜ＲＳＴを除去し、基板ＳＵＢ１の上面に、たとえばスパッタリングによって、たとえばＭｏＷからなる金属層ＭＴＬ２を膜厚約１５０ｎｍで形成する。
【００６０】
工程８．（図３（ａ））
前記金属層ＭＴＬ２の上面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術を用いて、該フォトレジスト膜ＲＳＴを、ｎ型薄膜トランジスタｎＴＦＴのゲート電極の形成領域およびｐ型薄膜トランジスタｐＴＦＴのゲート電極の形成領域に、それぞれ、残存させる。
【００６１】
そして、残存されたフォトレジスト膜ＲＳＴをマスクとし、前記金属層ＭＴＬ２をウェットエッチングし、ゲート電極ＧＴを形成する。
【００６２】
この場合、前記金属層ＭＴＬ２のエッチングは、前記マスクに対してたとえば約１μｍのサイドエッチングがなされるようにする。
【００６３】
前記フォトレジスト膜ＲＳＴをそのまま残存させ、高濃度のｎ型不純物をイオン打ち込みする。
【００６４】
この場合のイオン打ち込みは、そのピーク深さが、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）の表面付近にくるように設定する。これにより、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）にｎ型不純物がドープされドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）が形成される。これらドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）は、平面的に観た場合、ゲート電極ＧＴの形成領域から約１μｍの距離を隔てて形成される。
【００６５】
一方、ｐ型薄膜トランジスタｐＴＦＴの形成領域において、前記ｎ型不純物は前記金属層ＭＴＬ２を通過してイオン打ち込みされるが、半導体層ＰＳ（ｐ）にまでは至らず、絶縁膜ＧＩ中に留まることになる（図中点線で示す）。
【００６６】
イオン打ち込みにおいて、チタンからなる前記金属膜ＭＴＬ１は、シリコン酸化膜（ＳｉＯ２）の約２倍に換算される。したがって、絶縁膜ＧＩの膜厚が１００ｎｍでその上面に前記金属膜ＭＴＬ１がたとえば３０ｎｍの厚さで形成されている場合、該金属膜ＭＴＫ１は、ＳｉＯ２換算で、１６０ｎｍの厚さとしてイオン打ち込みの加速電圧を設定することができる。
【００６７】
このため、これを利用することにより、たとえばｐ型薄膜トランジスタｐＴＦＴ側に金属膜ＭＴＬ１を配置させることにより、フォトリソグラフィ技術によるフォトレジスト膜を形成することなく、選択的にイオン打ち込みをすることができるようになる。
【００６８】
工程９．（図３（ｂ））
前記フォトレジスト膜ＲＳＴを除去し、高濃度のｐ型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）の表面付近にくるように設定する。
【００６９】
これにより、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）にｐ型不純物がドープされドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）が形成される。これらドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）は、平面的に観た場合、ゲート電極ＧＴの形成領域に隣接して形成される。
【００７０】
なお、ｎ型薄膜トランジスタｐＴＦＴの形成領域において、前記ｐ型不純物は、前記金属層ＭＴＬ１が形成されていない領域にイオン打ち込みされることから、その半導体層ＰＳ（ｐ）、ドレイン領域ＤＤ（ｎ＋）、ソース領域ＳＤ（ｎ＋）を通過し、下地膜ＧＲＬ中に留まることになる（図中点線で示す）。
【００７１】
工程１０．（図３（ｃ））
低濃度のｎ型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）等の表面付近にくるように設定する。
【００７２】
これにより、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）にｎ型不純物がドープされＬＤＤ領域ＬＤＤ（ｎ−）が形成される。
【００７３】
このＬＤＤ領域ＬＤＤ（ｎ−）は、平面的に観た場合、ゲート電極ＧＴの形成領域に隣接し、ドレイン領域ＤＤ（ｎ＋）、ソース領域ＳＤ（ｎ＋）の内側に形成されるようになる。
【００７４】
なお、ｐ型薄膜トランジスタｐＴＦＴの形成領域において、前記ｎ型不純物は前記金属層ＭＴＬ１を通過してイオン打ち込みされるが、半導体層ＰＳ（ｐ）にまでは至らず、絶縁膜ＧＩ中に留まることになる（図中点線で示す）。
【００７５】
工程１１．（図３（ｄ））
ゲート電極ＧＴをマスクとし、前記金属層ＭＴＬ１をエッチングする。
【００７６】
工程１２．（図２（ｅ））
基板ＳＵＢ１の上面に層間絶縁膜ＩＮを形成し、この層間絶縁膜ＩＮに、前記ｎ型薄膜トランジスタｎＴＦＴのドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）のそれぞれの一部を露出させるコンタクトホール、前記ｐ型薄膜トランジスタｐＴＦＴのドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）のそれぞれの一部を露出させるコンタクトホールを形成する。
【００７７】
そして、前記層間絶縁膜ＩＮの全域に前記各コンタクトホールをも被って金属膜を形成し、この金属膜をフォトリソグラフィ技術による選択エッチングをすることにより、前記ｎ型薄膜トランジスタｎＴＦＴにおいて前記ドレイン領域ＤＤ（ｎ＋）と接続されたドレイン電極ＤＴｎおよび前記ソース領域ＳＤ（ｎ＋）と接続されたソース電極ＳＴｎを、また、前記ｐ型薄膜トランジスタｐＴＦＴにおいて前記ドレイン領域ＤＤ（ｐ＋）と接続されたドレイン電極ＤＴｐおよび前記ソース領域ＳＤ（ｐ＋）と接続されたソース電極ＳＴｐを形成する。
【００７８】
《実施例２》
図４ないし図６は、本発明による液晶表示装置の他の実施例を示す工程図を示し、前述の図２、図３と対応づけて描いている。図４ないし図６に示すｎ型薄膜トランジスタｎＴＦＴおよびｐ型薄膜トランジスタｐＴＦＴはいずれもＬＤＤ層を備えた構成となっている。
【００７９】
図４（ａ）ないし（ｇ）に示す工程は、図２（ａ）ないし（ｇ）に示す工程と同様となっている。このため、以下、図５（ａ）から順次説明する。
【００８０】
工程１．（図５（ａ））
フォトレジスト膜ＲＳＴをマスクとし、金属層ＭＴＬ２をウェットエッチングし、ゲート電極ＧＴを形成する。この場合、前記金属層ＭＴＬ２のエッチングは、前記マスクに対して約１μｍのサイドエッチングがなされるようにする。
【００８１】
前記フォトレジスト膜ＲＳＴをそのまま残存させ、高濃度のｐ型純物をイオン打ち込みする。この場合、イオン打ち込みのピーク深さをｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）の上面付近にくるように設定する。これにより、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｐ）にｐ型不純物がドープされドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）が形成される。これらドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）は、平面的に観た場合、ゲート電極ＧＴの形成領域から約１μｍの距離を隔てて形成される。
【００８２】
なお、ｎ型薄膜トランジスタｎＴＦＴの形成領域において、前記ｐ型不純物は、その半導体層ＰＳ（ｐ）を通過し、下地層ＧＲＬ中に留まることになる（図中点線で示す）。
【００８３】
工程２．（図５（ｂ））
前記フォトレジスト膜ＲＳＴを残存させたまま、高濃度のｎ（＋）型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）の上面付近にくるように設定する。
【００８４】
これにより、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）にｎ型不純物がドープされドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）が形成される。これらドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）は、平面的に観た場合、ゲート電極ＧＴの形成領域から約１μｍの距離を隔てて形成される。
【００８５】
なお、ｐ型薄膜トランジスタｐＴＦＴの形成領域において、前記ｎ型不純物は、絶縁膜ＧＩ中に留まることになる（図中点線で示す）。
【００８６】
工程３．（図５（ｃ））
前記フォトレジスト膜ＲＳＴを除去し、低濃度のｐ（−）型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）の上面付近にくるように設定する。
【００８７】
これにより、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）にｐ型の不純物がドープされ、前記ドレイン領域ＤＤ（ｐ＋）と隣接してチャネル領域側に、前記ソース領域ＳＤ（ｐ＋）と隣接してチャネル領域側に、それぞれ、ＬＤＤ層ＬＤＤ（ｐ−）が形成されるようになる。
【００８８】
なお、ｎ型薄膜トランジスタｎＴＦＴの形成領域において、前記ｐ型不純物は、下地層ＧＲＬ中に留まることになる（図中点線で示す）。
【００８９】
工程４．（図５（ｄ））
低濃度のｎ（−）型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）の上面付近にくるように設定する。
【００９０】
これにより、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）にｎ型の不純物がドープされ、前記ドレイン領域ＤＤ（ｎ＋）と隣接してチャネル領域側に、前記ソース領域ＳＤ（ｎ＋）と隣接してチャネル領域側に、それぞれ、ＬＤＤ層ＬＤＤ（ｎ−）が形成されるようになる。
【００９１】
なお、ｐ型薄膜トランジスタｎＴＦＴの形成領域において、前記ｎ型不純物は、絶縁膜ＧＩ中に留まることになる（図中点線で示す）。
【００９２】
その後は、図３（ｄ）、図３（ｅ）に示したと同様の工程を経るようにする。すなわち、図６（ａ）に示すように、ゲート電極ＧＴｐをマスクとして金属層ＭＬＴ１をエッチングし、図６（ｂ）に示すように、層間絶縁膜ＩＮ、ドレイン電極ＤＴｎ、ＤＴｐおよびソース電極ＳＴｎ、ＳＴｐの形成をする。
【００９３】
《実施例３》
図７ないし図９は、本発明による表示装置の製造方法の他の実施例を示す工程図で、前述の図２、図３に対応して描かれている。図７ないし図９に示す薄膜トランジスタは、ｎ型薄膜トランジスタｎＴＦＴにＬＤＤ層が形成され、前述の実施例１に示した製造方法の変形例となっている。
【００９４】
図７ないし図９において、図２、図３と比較して異なる構成は、図７（ａ）ないし（ｆ）にある。
【００９５】
すなわち、ｎ型薄膜トランジスタ形成領域にp型半導体層、ｐ型薄膜トランジスタ形成領域にｎ型半導体層が形成され、これらｐ型半導体層、ｎ型半導体層をも被って絶縁膜が形成され、  前記絶縁膜の上面に前記ｎ型薄膜トランジスタ形成領域に開口を有する金属層が形成された基板を用意するまでの工程に相異を有する。
【００９６】
したがって、この実施例の説明では、図７（ａ）ないし（ｆ）までの工程について説明する。
【００９７】
工程１．（図７（ａ））
基板ＳＵＢ１を用意し、この基板ＳＵＢ１の液晶側の面（表面）にたとえばＳｉＮからなる下地膜ＧＲＬを形成する。さらに、該下地膜ＧＲＬの表面にアモルファスＳｉからなる非晶質半導体層ＡＳを形成する。
【００９８】
工程２．（図７（ｂ））
前記非晶質半導体層ＡＳにたとえばエキシマレーザを照射することにより、前記非晶質半導体層ＡＳをポリＳｉからなる多結晶半導体層ＰＳに改質させる。
【００９９】
工程３．（図７（ｃ））
前記多結晶半導体層ＰＳの上面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術を用いて、該フォトレジスト膜ＲＳＴを、ｎ型薄膜トランジスタｎＴＦＴの半導体層の形成領域およびｐ型薄膜トランジスタｐＴＦＴの半導体層の形成領域に、それぞれ、残存させる。
【０１００】
残存されたフォトレジスト膜ＲＳＴをマスクとし、前記多結晶半導体層ＰＳをエッチングし、該フォトレジスト膜ＲＳＴ下の多結晶半導体層ＰＳを残存させる。
【０１０１】
工程４．（図７（ｄ））
前記フォトレジスト膜ＲＳＴを除去し、基板ＳＵＢ１の上面に前記多結晶半導体層ＰＳをも被ってたとえばＳｉＯからなる絶縁膜ＧＩを形成する。
【０１０２】
前記絶縁膜ＧＩの表面の全域にたとえばＴｉからなる金属膜ＭＴＬ１を３０ｎｍ〜５０ｎｍの厚さで形成する。
【０１０３】
工程５．（図７（ｅ））
前記金属膜ＭＴＬ１の表面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術により、ｎ型薄膜トランジスタｎＴＦＴの形成領域におけるフォトレジスト膜を除去する。
【０１０４】
残存されたフォトレジスト膜ＲＳＴをマスクとし、前記金属膜ＭＴＬ１をエッチングする。
【０１０５】
前記残存されたフォトレジスト膜ＲＳＴをそのままとし、ｐ型不純物をイオン打ち込みする。これにより、該半導体層ＰＳはｐ型不純物がドープされた半導体層ＰＳ（ｐ）として形成される。
【０１０６】
工程６．（図７（ｆ））
前記フォトレジスト膜ＲＳＴを除去し、低濃度のｎ（−）型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳの上面にくるように設定する。これにより、該半導体層ＰＳはｎ型不純物がドープされた半導体層ＰＳ（ｎ）として形成される。なお、ｎ型薄膜トランジスタｎＴＦＴの形成領域において、前記ｎ型不純物は、前記下地膜ＧＲＬ中に留まることになる（図中点線で示す）。
【０１０７】
その後に工程においては、図２（ｇ）以降に示す工程と同様となっている。
【０１０８】
《実施例４》
図１０ないし図１２は、本発明による表示装置の製造方法の他の実施例を示す工程図で、前述の図７ないし図９に対応して描かれている。図１０ないし図１２に示すｎ型薄膜トランジスタｎＴＦＴおよびｐ型薄膜トランジスタｐＴＦＴはいずれもＬＤＤ層を有し、前述の実施例２に示した製造方法の変形例となっている。
【０１０９】
図１０（ａ）ないし（ｆ）は、図７（ａ）ないし（ｆ）と同様になっている。
【０１１０】
そして、図１１（ａ）以降の工程は、前述の図４（ｇ）以降の工程と同様となっている。
【０１１１】
このようにした場合でも、上述したと同様の効果を奏する。
【０１１２】
《実施例５》
図１３、図１４は、本発明による表示装置の製造方法の他の実施例を示す工程図である。
【０１１３】
図１３、図１４は、前述の図２、図３と対応する工程からなっており、ｎ型薄膜トランジスタｎＴＦＴとｐ型薄膜トランジスタｐＴＦＴの形成の順序が逆になっている。
【０１１４】
工程１．（図１３（ａ））
基板ＳＵＢ１を用意し、この基板ＳＵＢ１の液晶側の面（表面）にたとえばＳｉＮからなる下地膜ＧＲＬを形成する。さらに、該下地膜ＧＲＬの表面にアモルファスＳｉからなる非晶質半導体層ＡＳを形成する。
【０１１５】
工程２．（図１３（ｂ））
前記非晶質半導体層ＡＳにたとえばエキシマレーザを照射することにより、前記非晶質半導体層ＡＳをポリＳｉからなる多結晶半導体層ＰＳに改質させる。
【０１１６】
工程３．（図１３（ｃ））
前記多結晶半導体層ＰＳの上面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術を用いて、該フォトレジスト膜ＲＳＴを、ｎ型薄膜トランジスタｎＴＦＴの半導体層の形成領域およびｐ型薄膜トランジスタｐＴＦＴの半導体層の形成領域に、それぞれ、残存させる。
【０１１７】
残存されたフォトレジスト膜ＲＳＴをマスクとし、前記多結晶半導体層ＰＳをエッチングし、該フォトレジスト膜ＲＳＴ下の多結晶半導体層ＰＳを残存させる。
【０１１８】
工程４．（図１３（ｄ））
基板ＳＵＢ１の上面に前記多結晶半導体層ＰＳをも被ってたとえばＳｉＯからなる絶縁膜ＧＩを形成する。
【０１１９】
前記絶縁膜ＧＩの上方からｐ型不純物をイオン打ち込みし、前記多結晶半導体層ＰＳをｐ型半導体層ＰＳ（ｐ）とする。
【０１２０】
工程５．（図１３（ｅ））
前記絶縁膜ＧＩの上面に、たとえばスパッタリングによって、たとえばチタン（Ｔｉ）からなる金属層ＭＴＬ１を膜厚３０〜５０ｎｍで形成する。
【０１２１】
工程６．（図１３（ｆ））
前記金属層ＭＴＬ１の上面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術を用いて、該フォトレジスト膜ＲＳＴのｐ型薄膜トランジスタｐＴＦＴの形成領域に開口を形成する。
【０１２２】
前記フォトレジスト膜ＲＳＴを残存させたまま、ｎ型不純物をイオン打ち込みし、ｐ型薄膜トランジスタｐＴＦＴの形成領域における前記半導体層ＰＳ（ｐ）をｎ型半導体層ＰＳ（ｎ）にする。
【０１２３】
工程７．（図１３（ｇ））
前記フォトレジスト膜ＲＳＴを除去し、基板ＳＵＢ１の上面に、たとえばスパッタリングによって、たとえばＭｏＷからなる金属層ＭＴＬ２を膜厚約１５０ｎｍで形成する。
【０１２４】
工程８．（図１４（ａ））
前記金属層ＭＴＬ２の上面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術を用いて、該フォトレジスト膜ＲＳＴを、ｎ型薄膜トランジスタｎＴＦＴのゲート電極の形成領域およびｐ型薄膜トランジスタｐＴＦＴのゲート電極の形成領域に、それぞれ、残存させる。
【０１２５】
そして、残存されたフォトレジスト膜ＲＳＴをマスクとし、前記金属層ＭＴＬ２をウェットエッチングし、ゲート電極ＧＴｎ、ＧＴｐを形成する。
【０１２６】
この場合、前記金属層ＭＴＬ２のエッチングは、前記マスクに対して約１μｍのサイドエッチングがなされるようにする。
【０１２７】
前記フォトレジスト膜ＲＳＴをそのまま残存させ、高濃度のｎ型不純物をイオン打ち込みする。これにより、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）にｎ型不純物がドープされドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）が形成される。これらドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）は、平面的に観た場合、ゲート電極ＧＴｎの形成領域から約１μｍの距離を隔てて形成される。
【０１２８】
なお、ｐ型薄膜トランジスタｐＴＦＴの形成領域において、前記ｎ型不純物は、前記金属層ＭＴＬ１が形成されていない領域にイオン打ち込みされることから、その半導体層ＰＳ（ｎ）を通過し、下地層ＧＲＬ中に留まることになる（図中点線で示す）。
【０１２９】
工程９．（図１４（ｂ））
前記フォトレジスト膜ＲＳＴを除去し、低濃度のｎ型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）の表面付近にくるように設定する。
【０１３０】
これにより、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）にｎ型不純物がドープされＬＤＤ領域ＬＤＤ（ｎ−）が形成される。このＬＤＤ領域ＬＤＤ（ｎ−）は、平面的に観た場合、ゲート電極ＧＴｎの形成領域に隣接し、ドレイン領域ＤＤ（ｎ＋）、ソース領域ＳＤ（ｎ＋）の内側に形成されるようになる。
【０１３１】
なお、ｐ型薄膜トランジスタｐＴＦＴの形成領域において、前記ｎ型不純物は、下地膜ＧＲＬ中に留まることになる（図中点線で示す）。
【０１３２】
工程１０．（図１４（ｃ））
高濃度のｐ型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）の表面付近にくるように設定する。
【０１３３】
これにより、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）にｐ型不純物がドープされドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）が形成される。
【０１３４】
このドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）は、平面的に観た場合、ゲート電極ＧＴｐの形成領域に隣接して形成されるようになる。
【０１３５】
なお、ｎ型薄膜トランジスタｎＴＦＴの形成領域において、前記ｐ型不純物は前記金属層ＭＴＬ１を通過してイオン打ち込みされるが、絶縁膜ＧＩ中に留まることになる（図中点線で示す）。
【０１３６】
工程１１．（図１４（ｄ））
ゲート電極ＧＴｎをマスクとし、前記金属層ＭＴＬ１をエッチングする。
【０１３７】
工程１２．（図１４（ｅ））
基板ＳＵＢ１の上面に層間絶縁膜ＩＮを形成し、この層間絶縁膜ＩＮに、前記ｎ型薄膜トランジスタｎＴＦＴのドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）のそれぞれの一部を露出させるコンタクトホール、前記ｐ型薄膜トランジスタｐＴＦＴのドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）のそれぞれの一部を露出させるコンタクトホールを形成する。
【０１３８】
そして、前記層間絶縁膜ＩＮの全域に前記各コンタクトホールをも被って金属膜を形成し、この金属膜をフォトリソグラフィ技術による選択エッチングをすることにより、前記ｎ型薄膜トランジスタｎＴＦＴにおいて前記ドレイン領域ＤＤ（ｎ＋）と接続されたドレイン電極ＤＴｎおよび前記ソース領域ＳＤ（ｎ＋）と接続されたソース電極ＳＴｎを、また、前記ｐ型薄膜トランジスタｐＴＦＴにおいて前記ドレイン領域ＤＤ（ｐ＋）と接続されたドレイン電極ＤＴｐおよび前記ソース領域ＳＤ（ｐ＋）と接続されたソース電極ＳＴｐを形成する。
【０１３９】
《実施例６》
図１５ないし図１７は、本発明による液晶表示装置の他の実施例を示す工程図を示し、前述の図１３、図１４と対応づけて描いている。
【０１４０】
図１５（ａ）ないし（ｇ）に示す工程は、図１３（ａ）ないし（ｇ）に示す工程と同様となっている。このため、以下、図１６（ａ）から順次説明する。
【０１４１】
工程１．（図１６（ａ））
フォトレジスト膜ＲＳＴをマスクとし、金属層ＭＴＬ２をウェットエッチングし、ゲート電極ＧＴを形成する。この場合、前記金属層ＭＴＬ２のエッチングは、前記マスクに対して約１μｍのサイドエッチングがなされるようにする。
【０１４２】
前記フォトレジスト膜ＲＳＴをそのまま残存させ、高濃度のｎ型純物をイオン打ち込みする。この場合、イオン打ち込みのピーク深さをｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）の上面付近にくるように設定する。これにより、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）にｎ型純物がドープされドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）が形成される。これらドレイン領域ＤＤ（ｎ＋）およびソース領域ＳＤ（ｎ＋）は、平面的に観た場合、ゲート電極ＧＴｎの形成領域から約１μｍの距離を隔てて形成される。
【０１４３】
なお、ｐ型薄膜トランジスタｐＴＦＴの形成領域において、前記ｎ型不純物は、その半導体層ＰＳ（ｎ）を通過し、下地層ＧＲＬ中に留まることになる（図中点線で示す）。
【０１４４】
工程２．（図１６（ｂ））
前記フォトレジスト膜ＲＳＴを残存させたまま、高濃度のｐ（＋）型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）の上面付近にくるように設定する。
【０１４５】
これにより、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）にｐ型不純物がドープされドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）が形成される。これらドレイン領域ＤＤ（ｐ＋）およびソース領域ＳＤ（ｐ＋）は、平面的に観た場合、ゲート電極ＧＴｐの形成領域から約１μｍの距離を隔てて形成される。
【０１４６】
なお、ｎ型薄膜トランジスタｎＴＦＴの形成領域において、前記ｎ型不純物は、絶縁膜ＧＩ中に留まることになる（図中点線で示す）。
【０１４７】
工程３．（図１６（ｃ））
前記フォトレジスト膜ＲＳＴを除去し、低濃度のｐ（−）型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）の上面付近にくるように設定する。
【０１４８】
これにより、ｐ型薄膜トランジスタｐＴＦＴの半導体層ＰＳ（ｎ）にｐ型の不純物がドープされ、前記ドレイン領域ＤＤ（ｐ＋）と隣接してチャネル領域側に、前記ソース領域ＳＤ（ｐ＋）と隣接してチャネル領域側に、それぞれ、ＬＤＤ層ＬＤＤ（ｐ−）が形成されるようになる。
【０１４９】
なお、ｎ型薄膜トランジスタｎＴＦＴの形成領域において、前記ｐ型不純物は、絶縁膜ＧＩ中に留まることになる（図中点線で示す）。
【０１５０】
工程４．（図１５（ｄ））
低濃度のｎ（−）型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）の上面付近にくるように設定する。
【０１５１】
これにより、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳ（ｐ）にｎ型の不純物がドープされ、前記ドレイン領域ＤＤ（ｎ＋）と隣接してチャネル領域側に、前記ソース領域ＳＤ（ｎ＋）と隣接してチャネル領域側に、それぞれ、ＬＤＤ層ＬＤＤ（ｎ−）が形成されるようになる。
【０１５２】
なお、ｐ型薄膜トランジスタｎＴＦＴの形成領域において、前記ｎ型不純物は、下地膜ＧＲＬ中に留まることになる（図中点線で示す）。
【０１５３】
その後は、図１７（ａ）に示すように、ゲート電極ＧＴｎをマスクとして金属層ＭＬＴ１をエッチングし、図１７（ｂ）に示すように、層間絶縁膜ＩＮ、ドレイン電極ＤＴｎ、ＤＴｐおよびソース電極ＳＴｎ、ＳＴｐの形成をする。
【０１５４】
《実施例７》
図１８ないし図２０は、本発明による表示装置の製造方法の他の実施例を示す工程図であり、図１３、図１４と対応した図となっている。
【０１５５】
図１８ないし図２０において、図１３、図１４と比較して異なる構成は、図１８（ａ）ないし（ｆ）にある。
【０１５６】
すなわち、ｎ型薄膜トランジスタ形成領域にp型半導体層、ｐ型薄膜トランジスタ形成領域にｎ型半導体層が形成され、これらｐ型半導体層、ｎ型半導体層をも被って絶縁膜が形成され、  前記絶縁膜の上面に前記ｎ型薄膜トランジスタ形成領域に開口を有する金属層が形成された基板を用意するまでの工程に相異を有する。
【０１５７】
したがって、この実施例の説明では、図１８（ａ）ないし（ｆ）までの工程について説明する。
【０１５８】
工程１．（図１８（ａ））
基板ＳＵＢ１を用意し、この基板ＳＵＢ１の液晶側の面（表面）にたとえばＳｉＮからなる下地膜ＧＲＬを形成する。さらに、該下地膜ＧＲＬの表面にアモルファスＳｉからなる非晶質半導体層ＡＳを形成する。
【０１５９】
工程２．（図１８（ｂ））
前記非晶質半導体層ＡＳにたとえばエキシマレーザを照射することにより、前記非晶質半導体層ＡＳをポリＳｉからなる多結晶半導体層ＰＳに改質させる。
【０１６０】
工程３．（図１８（ｃ））
前記多結晶半導体層ＰＳの上面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術を用いて、該フォトレジスト膜ＲＳＴを、ｎ型薄膜トランジスタｎＴＦＴの半導体層の形成領域およびｐ型薄膜トランジスタｐＴＦＴの半導体層の形成領域に、それぞれ、残存させる。
【０１６１】
残存されたフォトレジスト膜ＲＳＴをマスクとし、前記多結晶半導体層ＰＳをエッチングし、該フォトレジスト膜ＲＳＴ下の多結晶半導体層ＰＳを残存させる。
【０１６２】
工程４．（図１８（ｄ））
前記フォトレジスト膜ＲＳＴを除去し、基板ＳＵＢ１の上面に前記多結晶半導体層ＰＳをも被ってたとえばＳｉＯからなる絶縁膜ＧＩを形成する。
【０１６３】
前記絶縁膜ＧＩの表面の全域にたとえばＴｉからなる金属膜ＭＴＬ１を３０ｎｍ〜５０ｎｍの厚さで形成する。
【０１６４】
工程５．（図１８（ｅ））
前記金属膜ＭＴＬ１の表面の全域にフォトレジスト膜ＲＳＴを形成し、フォトリソグラフィ技術により、ｐ型薄膜トランジスタｐＴＦＴの形成領域におけるフォトレジスト膜を除去する。
【０１６５】
残存されたフォトレジスト膜ＲＳＴをマスクとし、前記金属膜ＭＴＬ１をエッチングする。
【０１６６】
前記残存されたフォトレジスト膜ＲＳＴをそのままとし、ｎ型不純物をイオン打ち込みする。これにより、該半導体層ＰＳはｎ型不純物がドープされた半導体層ＰＳ（ｎ）として形成される。
【０１６７】
工程６．（図１８（ｆ））
前記フォトレジスト膜ＲＳＴを除去し、低濃度のｐ（−）型不純物をイオン打ち込みする。この場合のイオン打ち込みは、そのピーク深さが、ｎ型薄膜トランジスタｎＴＦＴの半導体層ＰＳの上面近傍にくるように設定する。これにより、該半導体層ＰＳはｐ型不純物がドープされた半導体層ＰＳ（ｐ）として形成される。なお、ｐ型薄膜トランジスタｐＴＦＴの形成領域において、前記ｐ型不純物は、前記下地膜ＧＲＬ中に留まることになる（図中点線で示す）。
【０１６８】
その後に工程においては、図１３（ｇ）以降に示す工程と同様となっている。
【０１６９】
《実施例８》
図２１ないし図２３は、本発明による表示装置の製造方法の他の実施例を示す工程図で、前述の図１８ないし図２０に対応して描かれている。
【０１７０】
図２１（ａ）ないし（ｆ）は、図１８（ａ）ないし（ｆ）と同様になっている。
【０１７１】
そして、図２２（ａ）以降の工程は、前述の図１５（ｇ）以降の工程と同様となっている。
【０１７２】
このようにした場合でも、上述したと同様の効果を奏する。
【０１７３】
上述した実施例では、表示装置として液晶表示装置を例として挙げたものである。しかし、液晶表示装置に限らず、たとえば有機ＥＬ表示装置等の他の表示装置であってもよいことはもちろんである。
【０１７４】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１７５】
【図１】本発明による表示装置の一実施例を示す構成図で、その基板に形成される薄膜トランジスタの一実施例を示している。
【図２】本発明による表示装置の製造方法の一実施例を示す構成図で、図１に示した薄膜トランジスタの製造方法を図３とともに示した工程図である。
【図３】本発明による表示装置の製造方法の一実施例を示す構成図で、図１に示した薄膜トランジスタの製造方法を図２とともに示した工程図である。
【図４】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図５、図６とともに示した工程図である。
【図５】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図４、図６とともに示した工程図である。
【図６】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図４、図５とともに示した工程図である。
【図７】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図８、図９とともに示した工程図である。
【図８】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図７、図９とともに示した工程図である。
【図９】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図７、図８とともに示した工程図である。
【図１０】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１１、図１２とともに示した工程図である。
【図１１】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１０、図１２とともに示した工程図である。
【図１２】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１０、図１１とともに示した工程図である。
【図１３】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１４とともに示した工程図である。
【図１４】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１３とともに示した工程図である。
【図１５】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１６、図１７とともに示した工程図である。
【図１６】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１５、図１７とともに示した工程図である。
【図１７】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１５、図１６とともに示した工程図である。
【図１８】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１９、図２０とともに示した工程図である。
【図１９】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１８、図２０とともに示した工程図である。
【図２０】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図１８、図１９とともに示した工程図である。
【図２１】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図２２、図２３とともに示した工程図である。
【図２２】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図２１、図２３とともに示した工程図である。
【図２３】本発明による表示装置の製造方法の他の実施例を示す構成図で、薄膜トランジスタの製造方法を図２１、図２２とともに示した工程図である。
【図２４】本発明による表示装置の概略を示す構成図である。
【符号の説明】
【０１７６】
ＳＵＢ１、ＳＵＢ２……基板、ＡＲ……液晶表示領域、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ……薄膜トランジスタ、ｎＴＦＴ……ｎ型薄膜トランジスタ、ｐＴＦＴ……ｐ型薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＧＲＬ……下地層、ＳＣｎ、ＳＣｐ……半導体層、ＤＤ……ドレイン領域、ＳＤ……ソース領域、ＬＤＤ……ＬＤＤ層、ＧＩ……絶縁膜、ＧＴｎ、ＧＴｐ……ゲート電極、ＩＮ……層間絶縁膜、ＤＴｎ、ＤＴｐ……ドレイン電極、ＳＴｎ、ＳＴｐ……ソース電極、ＡＳ……非晶質半導体層、ＰＳ……多結晶半導体層、ＲＳＴ……フォトレジスト膜、ＭＴＬ１、ＭＴＬ２……金属層。
【図１】
0005346477.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0005346477.tif 000006
【図６】
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【図７】
0005346477.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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