(57)【特許請求の範囲】
【請求項１】
データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された一以上のダミーセルとを含むセルユニット、当該セルユニットの前記ダミーセルのうち、前記メモリストリングに隣接するダミーセルに接続された第１配線、並びに、前記メモリセル毎に接続された第２配線を有するセルアレイと、
前記メモリセルのデータを消去する消去動作時、前記第１配線及び前記第２配線に電圧を印加する駆動回路と
を備え、
前記ダミーセルに隣接する前記メモリセルを第１対象メモリセル、前記第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、
前記第１配線に印加される電圧を第１配線電圧とし、前記第１対象メモリセルに接続された前記第２配線に印加される電圧を第２配線電圧とし、前記第２対象メモリセルに接続された前記第２配線に印加される電圧を第３配線電圧とした場合、
前記駆動回路は、前記消去動作時において、前記第１配線電圧よりも前記第３配線電圧が小さい場合、前記第１配線電圧と前記第３配線電圧の差を前記第１配線電圧と前記第２配線電圧の差よりも小さくする
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記駆動回路は、前記メモリセルのデータ消去を確認する消去ベリファイ動作をおこない、
前記駆動回路は、前記消去ベリファイ動作時において、前記第１配線電圧よりも前記第３配線電圧が小さい場合、前記第１配線電圧と前記第３配線電圧の差を前記第１配線電圧と前記第２配線電圧の差よりも小さくする
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された一以上のダミーセルとを含むセルユニット、当該セルユニットの前記ダミーセルのうち、前記メモリストリングに隣接するダミーに接続された第１配線、並びに、前記メモリセル毎に接続された第２配線を有するセルアレイと、
前記メモリセルのデータ消去を確認する消去ベリファイ動作時、前記第１配線及び前記第２配線に電圧を印加する駆動回路と
を備え、
前記ダミーセルに隣接する前記メモリセルを第１対象メモリセル、前記第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、
前記第１配線に印加される電圧を第１配線電圧とし、前記第１対象メモリセルに接続された前記第２配線に印加される電圧を第２配線電圧とし、前記第２対象メモリセルに接続された前記第２配線に印加される電圧を第３配線電圧とした場合、
前記駆動回路は、前記消去ベリファイ動作時において、前記第１配線電圧よりも前記第３配線電圧が小さい場合、前記第１配線電圧と前記第３配線電圧の差を前記第１配線電圧と前記第２配線電圧の差よりも小さくする
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記ダミーセルは複数個配置され、
前記ダミーセルのうち前記第１配線に接続されていないダミーセルのうち１つは第３配線に接続され、
前記第３配線に印加される電圧を第４配線電圧とし、
前記駆動回路は、前記第４配線電圧よりも前記第１配線電圧を小さくする
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された２以上のダミーセルとを含むセルユニット、当該セルユニットの前記ダミーセルのうち、前記メモリストリングに隣接するダミーセルに接続された第１配線、前記メモリストリングに隣接するダミーセル以外の１つのダミーセルに接続された第２配線、並びに、前記メモリセル毎に接続された第３配線を有するセルアレイと、
前記メモリセルのデータ消去を確認する消去ベリファイ動作時、前記第１配線及び前記第２配線に電圧を印加する駆動回路と
を備え、
前記第１配線に印加される電圧を第１配線電圧とし、前記第２配線に印加される電圧を第２配線電圧とし、前記第３配線に印加される電圧を第３配線電圧とした場合、
前記駆動回路は、前記消去ベリファイ動作時において、前記第２配線電圧よりも前記第１配線電圧を小さくする
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された選択ゲートトランジスタとを含むセルユニット、当該セルユニットの前記選択ゲートトランジスタに接続された第１配線、並びに、前記メモリセル毎に接続された第２配線を有するセルアレイと、
前記メモリセルのデータ消去を確認する消去ベリファイ動作時、前記第１配線及び前記第２配線に電圧を印加する駆動回路と
を備え、
前記選択ゲートトランジスタに隣接する前記メモリセルを第１対象メモリセル、前記第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、
前記第１配線に印加される電圧を第１配線電圧とし、前記第１対象メモリセルに接続された前記第２配線に印加される電圧を第２配線電圧とし、前記第２対象メモリセルに接続された前記第２配線に印加される電圧を第３配線電圧とした場合、
前記駆動回路は、前記消去ベリファイ動作時において、前記第１配線電圧よりも前記第３配線電圧が小さい場合、前記第１配線電圧と前記第３配線電圧の差を前記第１配線電圧と前記第２配線電圧の差よりも小さくする
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記メモリストリングのメモリセルのうち、奇数番目又は偶数番目に接続されたメモリセルが前記消去ベリファイ対象である
ことを特徴とする請求項２〜６のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、電荷蓄積層の電荷蓄積状態によりデータを不揮発に記憶する。
【０００４】
近年では、このＮＡＮＤ型フラッシュメモリは、セルアレイの微細化の進展に伴って種々の問題が生じている。
【０００５】
例えば、消去シーケンスにおける消去ベリファイ動作時において、セル間干渉効果によって、メモリセルの閾値電圧が実際の閾値電圧よりも違って見えてしまうのもその一つである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２５２２７８号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
メモリセルの過消去を防止し、データの誤書き込みを低減した不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態に係る不揮発性半導体記憶装置は、データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された一以上のダミーセルとを含むセルユニット、当該セルユニットの前記ダミーセルのうち、前記メモリストリングに隣接するダミーセルに接続された第１配線、並びに、前記メモリセル毎に接続された第２配線を有するセルアレイと、前記メモリセルのデータを消去する消去動作時、前記第１配線及び前記第２配線に電圧を印加する駆動回路とを備え、前記ダミーセルに隣接する前記メモリセルを第１対象メモリセル、前記第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、前記第１配線に印加される電圧を第１配線電圧とし、前記第１対象メモリセルに接続された前記第２配線に印加される電圧を第２配線電圧とし、前記第２対象メモリセルに接続された前記第２配線に印加される電圧を第３配線電圧とした場合、前記駆動回路は、前記消去動作時において、前記第１配線電圧よりも前記第３配線電圧が小さい場合、前記第１配線電圧と前記第３配線電圧の差を前記第１配線電圧と前記第２配線電圧の差よりも小さくすることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】本実施形態に係る不揮発性半導体記憶装置のセルアレイの回路図である。
【図３】本実施形態に係る不揮発性半導体記憶装置のメモリセルの閾値電圧分布を示す図である。
【図４】本実施形態に係る不揮発性半導体記憶装置の消去シーケンスのフローを示す図である。
【図５】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図６】本実施形態に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図７】第２の実施形態に係る不揮発性半導体記憶装置の消去シーケンスのフローを示す図である。
【図８】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図９】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図１０】第３の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図１１】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図１２】第４の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のメモリリセルアレイのバイアス状態を示す図である。
【図１３】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図１４】本実施形態に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図１５】第５の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図１６】第６の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図１７】本実施形態に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図１８】第７の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図１９】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図２０】第８の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図２１】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図２２】第９の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図２３】本実施形態に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図２４】第１０の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図２５】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図２６】第１１の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図２７】本実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図２８】第１２の実施形態に係る不揮発性半導体記憶装置の消去シーケンスのフローを示す図である。
【図２９】本実施形態に係る不揮発性半導体記憶装置の消去動作時のセルアレイのバイアス状態を示す図である。
【図３０】本実施形態に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図３１】第１３の実施形態に係る不揮発性半導体記憶装置の消去動作時のセルアレイのバイアス状態を示す図である。
【図３２】第１４の実施形態に係る不揮発性半導体記憶装置の消去シーケンスのフローを示す図である。
【図３３】第１の実施形態の比較例に係る不揮発性半導体記憶装置の消去シーケンスのフローを示す図である。
【図３４】本比較例に係る不揮発性半導体記憶装置の消去動作時のセルアレイのバイアス状態を示す図である。
【図３５】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図３６】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のメモリセルの実効的な閾値電圧を示す図である。
【図３７】本比較例に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図３８】第２の実施形態の比較例に係る不揮発性半導体記憶装置の消去シーケンスのフローを示す図である。
【図３９】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図４０】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図４１】第３の実施形態の比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図４２】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図４３】本比較例に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図４４】第５の実施形態の比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図４５】第９の実施形態の比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図４６】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のメモリセルの実効的な閾値電圧を示す図である。
【図４７】本比較例に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図４８】第１０の実施形態の比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図４９】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図５０】第１１の実施形態の比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図５１】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。
【図５２】本比較例に係る不揮発性半導体記憶装置の消去ベリファイ動作時のメモリセルの実効的な閾値電圧を示す図である。
【図５３】本比較例に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図５４】第１２の実施形態の比較例に係る不揮発性半導体記憶装置の消去動作後のメモリセルの閾値電圧を示す図である。
【図５５】本比較例に係る不揮発性半導体記憶装置の消去シーケンス後のメモリセルの閾値電圧を示す図である。
【図５６】第１３の実施形態の比較例に係る不揮発性半導体記憶装置の消去動作後のセルアレイのバイアス状態を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１１】
［第１の実施形態］
＜不揮発性半導体記憶装置の構成＞
先ず、第１の実施形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリの全体構成を説明する。
【００１２】
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【００１３】
ＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０、並びに、このＮＡＮＤチップ１０を制御するコントローラ１１を備えている。
【００１４】
ＮＡＮＤチップ１０は、セルアレイ１、ロウデコーダ／ワード線ドライバ２ａ及びカラムデコーダ２ｂ、ページバッファ３、ロウアドレスレジスタ５ａ及びカラムアドレスレジスタ５ｂ、ロジック制御回路６、シーケンス制御回路７、高電圧発生回路８、並びに、Ｉ／Ｏバッファ９を備えている。
【００１５】
セルアレイ１は、ビット線、ワード線、選択ゲート線、並びに、これらビット線、ワード線及び選択ゲート線によって選択される複数のセルを備える。セルは、浮遊ゲートなどの電荷蓄積層を持つトランジスタからなる。
【００１６】
ロウデコーダ／ワード線ドライバ２ａは、セルアレイ１のワード線及び選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプとデータ保持回路を備えており、ページ単位でセルアレイ１のデータの読み書きを行う。
【００１７】
ページバッファ３の１ページ分の読出データは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。
【００１８】
Ｉ／Ｏ端子から供給される書込データ１ページ毎に、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。
【００１９】
ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ／ワード線ドライバ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去シーケンス時に、消去ブロックアドレスを保持し、書込シーケンスや読出シーケンスではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書込シーケンス開始前の書込データのロードに必要な先頭カラムアドレスや、読出シーケンスに必要な先頭カラムアドレスが入力される。書込イネーブル信号／ＷＥや読出イネーブル信号／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは、入力されたカラムアドレスを保持する。
【００２０】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書込イネーブル信号／ＷＥ、読出イネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。シーケンス制御回路７は、ロジック制御回路６からコマンドを受けて、消去シーケンス、読出シーケンスや書込シーケンスを制御する。すなわち、シーケンス制御回路７は、ロウアドレスレジスタ５ａ、カラムアドレスレジスタ５ｂ、ロウデコーダ／ワード線ドライバ２ａなどを制御することにより、消去シーケンス、読出シーケンスや書込シーケンスを制御する。
【００２１】
高電圧発生回路８は、シーケンス制御回路７によって制御され、種々の動作に必要な所定の電圧を発生する。
【００２２】
コントローラ１１は、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。
【００２３】
次に、セルアレイ１について、その構成例を図２を用いて説明する。
【００２４】
図２に示すセルアレイ１は、データの保持に使用されるセルであるｉ個のメモリセルＭＣ０〜ＭＣｉ−１が直列接続してなるメモリストリングスＭＳＴＲ、並びに、その両端に接続された選択ゲートトランジスタＳＧ０及びＳＧ１によってＮＡＮＤセルユニット４が構成されている。選択ゲートトランジスタＳＧ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳＧ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬｊ−１）に接続される。メモリセルＭＣ０〜ＭＣｉ−１の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬｉ−１）に接続され、選択ゲートトランジスタＳＧ０及びＳＧ１のゲートは、それぞれ選択ゲート線ＳＧＳ及びＳＧＤに接続される。
【００２５】
なお、図２に示す通り、必要に応じてメモリストリングスＭＳＴＲと選択トランジスタＳＧ０及びＳＧ１との間に、それぞれワード線ＷＬと同等の構造を有するダミーワード線ＤＷＬ０及びＤＷＬ１と、メモリセルＭＣと同等の構造を有するダミーセルＤＣ０及びＤＣ１を設けても良い。この場合、選択ゲートトランジスタＳＧ０及びＳＧ１から受けるゲート誘導ドレインリーク電流の影響が緩和されるため、メモリストリングスＭＳＴＲの両端のメモリセルＭＣ０、ＭＣｉ−１のディスターブ耐性をより向上させることができる。
【００２６】
一つのワード線ＷＬに沿う複数のメモリセルＭＣの範囲が、一括したデータの読み書きの単位となるページになる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤセルユニット４の範囲が、データの一括消去の単位となるセルブロックＢＬＫを構成する。図２に示すセルアレイ１の場合、ビット線ＢＬ方向にビット線ＢＬを共有するｋ個のブロックＢＬＫ０〜ＢＬＫｋ−１が配列されている。
【００２７】
ワード線ＷＬ、並びに、選択ゲート線ＳＧＬ０及びＳＧＬ１は、ロウデコーダ／ワード線ドライバ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプＳＡ（ＳＡ０〜ＳＡｊ−１）に接続されている。
【００２８】
高密度大容量のＮＡＮＤ型フラッシュメモリを実現する場合、以上の構成におけるメモリセルＭＣを微細化すれば良い。例えば、微細加工技術の一つである側壁転写プロセスを用いた場合、リソグラフィ技術の解像度を超える微細なピッチのラインアンドスペースパターンによってメモリセルＭＣを形成することができる。
【００２９】
＜メモリセルのデータ記憶状態＞
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルのデータ記憶状態について説明する。
【００３０】
図３は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルＭＣの閾値電圧分布を示す図である。
【００３１】
ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが２値データ（１ビット／セル）を記憶する場合、データの閾値電圧分布は、図３中Ａのようになる。閾値電圧が負の状態がデータ“１”（消去状態）、閾値電圧が正の状態がデータ“０”となっている。
【００３２】
また、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが４値データ（２ビット／セル）を記憶する場合、データの閾値電圧分布は、図３中Ｂのようになる。この場合、閾値電圧の低い方から、４種類の閾値電圧分布（Ｅ、Ａ、Ｂ及びＣ）が設けられる。これらの閾値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、閾値電圧分布Ｅは、後述の消去シーケンスの一括ブロック消去によって得られる負の閾値電圧状態である。また、各閾値電圧分布間の電圧ＡＲ、ＢＲ、ＣＲは読み出し動作時、ベリファイ動作時の判定電圧である。また、電圧Ｖｒｅａｄ（以下、「読出パス電圧」と称する場合もある）は、最も高い閾値電圧分布Ｃの上限よりも高い電圧である。この読出パス電圧Ｖｒｅａｄは、読み出し動作時において、非選択のワード線ＷＬに加わる電圧である。
【００３３】
＜消去シーケンス＞
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリの消去シーケンスについて説明する前提として、本実施形態の比較例（以下、「本比較例」と称する）における消去シーケンスについて説明しておく。
【００３４】
図３３は、本比較例における消去シーケンスのフローを示す図である。
始めに、ステップＳ１１´において、メモリセルＭＣの閾値電圧を消去状態に遷移させる消去動作を実行する。
【００３５】
図３４は、本比較例における消去動作時のセルアレイ１のバイアス状態を示す図である。消去動作は、ブロックＢＬＫ単位で実行する。消去動作では、シーケンス制御回路７が高電圧発生回路８などを制御することによって、メモリセルが形成されたウェルに対して消去電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度、図３３の場合、２０Ｖ）を印加する共に、ワード線ドライバ２ａから選択ブロックＢＬＫ内の全ワード線ＷＬに対して０Ｖの電圧を印加する。これによって、各メモリセルＭＣの電荷蓄積層に蓄積された電子が、ＦＮトンネル電流によってウェル側に放電される。なお、チャージトラップ型の電荷蓄積層の場合には、ウェル側からホールが注入される。
【００３６】
また、本比較例のように、セルアレイ１が、ダミーワード線ＤＷＬを有する場合、図３４に示すように、ダミーワード線ＤＷＬに対してワード線ＷＬよりも高い電圧（図３４の場合、１Ｖ）を印加しておくと良い。この電圧は、ダミーセルＤＣに対する消去動作時のストレスを緩和することを目的としたストレス緩和電圧である。
【００３７】
続いて、ステップＳ１２´において、メモリセルＭＣが消去状態になったことを確認する消去ベリファイ動作を実行する。
【００３８】
図３５は、比較例における消去ベリファイ動作時のセルアレイ１のバイアス状態を示す図である。この消去ベリファイ動作は、シーケンス制御回路７が高電圧発生回路８などを制御することによって、メモリセルＭＣの消去状態の閾値電圧よりも高いベリファイ電圧（図３５の場合、０Ｖ）を全ワード線ＷＬに印加し、ＮＡＮＤセルユニット４に現れる電流をセンスアンプＳＡで検出することで実現する。
【００３９】
また、本比較例のように、セルアレイ１がダミーワード線ＤＷＬを有する場合、ダミーワード線ＤＷＬには、ダミーワード線ＤＷＬが導通する程度のダミーワード線用読出パス電圧（図３５の場合、５Ｖ）を印加する。書き込みベリファイ動作時において、ワード線ＷＬに印加する読出パス電圧は、メモリセルＭＣの取り得るもっとも高い閾値電圧以上の電圧である。しかし、ダミーセルＤＣの場合、ステップＳ１１´で消去状態に近い閾値電圧となっていることから、ダミーワード線用読出パス電圧は、読み出し動作時、または、書き込みベリファイ動作時の読出パス電圧ほど大きくしなくても良い。これによって、消去ベリファイ動作時のダミーセルＤＣの電気的なストレスを軽減することができる。
【００４０】
最後に、ステップＳ１３´において、ステップＳ１２´における消去ベリファイをパスしたかを確認し、消去ベリファイをパスしていなかった場合、ステップＳ１１´の消去動作及びステップＳ１２´の消去ベリファイ動作を再び実行する。一方、消去ベリファイをパスしていた場合、消去シーケンスを終了する。
【００４１】
以上説明した消去シーケンスによって、理論的には、全てのメモリセルＭＣを消去状態にできる。しかし、実際には、メモリセルＭＣの微細化の進展によるセル間干渉効果の増大によって、次のような問題が生じる。
【００４２】
つまり、図３５に示すメモリストリングの両端のメモリセルＭＣ０及びＭＣ３１の場合、図３５中白抜矢印で示すように、ダミーワード線ＤＷＬからのセル間干渉を受ける。一方、他のメモリセルＭＣ１〜ＭＣ３０の場合、図３５中点線矢印で示すように、ワード線ＷＬからのセル間干渉を受ける。そして、メモリセルＭＣが隣接するワード線から受けるセル間干渉効果は、そのワード線に印加される電圧に依存する。そのため、より大きな電圧（ダミーワード線用読出パス電圧）が印加されているダミーワード線ＤＷＬに隣接したメモリセルＭＣ０及びＭＣ３１の方が、その他のメモリセルＭＣ１〜ＭＣ３１に比べ、大きなセル間干渉を受けていると言える。
【００４３】
この場合、消去ベリファイ動作時におけるメモリセルＭＣ０及びＭＣ３１の閾値電圧は、図３６に示すように、他のメモリセルＭＣ１〜ＭＣ３０の閾値電圧よりも低く見えてしまう。換言すれば、メモリストリングの両端にあるメモリセルＭＣ０及びＭＣ３１は、他のメモリセルＭＣ１〜ＭＣ３０に比べて消去ベリファイをパスしやすい状態になる。
【００４４】
その結果、メモリセルＭＣ１及びＭＣ３１に合わせて消去ベリファイした場合、図３７中点線で示すように、メモリセルＭＣ０及びＭＣ３１の閾値電圧が消去状態よりも高い状態でも消去ベリファイをパスしてしまい、消去不足の状態となる。逆に、メモリセルＭＣ０及びＭＣ３１に合わせるために消去ベリファイの判定閾値（例えば、図３のＡＲ）を低くしてベリファイした場合、メモリセルＭＣ１〜ＭＣ３０の閾値電圧が深くなりすぎ、過消去の状態となる。
【００４５】
そこで、本実施形態では、所定のメモリセルに隣接する配線（ワード線或いはダミーワード線）のバイアス状態に基づいて、当該所定のメモリセルに接続されたワード線のバイアス状態を補正する。これによって、消去ベリファイ動作時のメモリセルの実効的な閾値電圧を揃えるようにする。
【００４６】
なお、以下の説明において、メモリストリングの両端にあり且つ消去ベリファイ対象のメモリセルを「第１対象メモリセル」、その他の消去ベリファイ対象のメモリセルを「第２対象メモリセル」と呼ぶこともある。具体的には、本実施形態の場合、メモリセルＭＣ０及びＭＣ３１が第１対象メモリセル、その他のメモリセルＭＣ１〜ＭＣ３０が第２対象メモリセルとなる。
【００４７】
図４は、本実施形態における消去シーケンスのフローを示す図である。
図４に示すステップＳ１１〜Ｓ１３は、それぞれ図３３に示すステップＳ１１´〜Ｓ１３´に相当するが、以下では、比較例と異なるステップＳ１２について説明し、比較例と同様のその他のステップについては説明を省略する。
【００４８】
ステップＳ１２における消去ベリファイ動作では、例えば、図５に示すように、第１対象メモリセルＭＣ０及びＭＣ３１に接続されたワード線ＷＬ０及びＷＬ３１に対し、第２対象メモリセルＭＣ１〜ＭＣ３０に接続されたワード線ＷＬ１〜ＷＬ３０に印加するベリファイ電圧（図５の場合、０．５Ｖ）よりも低いベリファイ電圧（図５の場合、０Ｖ）を印加する。
【００４９】
これによって、第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、第２対象メモリセルＭＣ１〜ＭＣ３０の実効的な閾値電圧との関係において、相対的に上昇するため、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができる。
【００５０】
その結果、図６に示すように、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧をほぼ一定に揃えることができる。そのため、比較例のように、第１対象メモリセルＭＣ０及びＭＣ３１の閾値電圧が消去状態の閾値電圧よりも浅くなったり、第２対象メモリセルＭＣ１〜ＭＣ３０の閾値電圧が消去状態の閾値電圧よりも深くなりすぎたりといったことを防止することができる。
【００５１】
つまり、本実施形態によれば、消去シーケンス後の各メモリセルの閾値電圧のバラツキから生じるデータの誤書き込みの発生を低減することができ、データの書き込み、消去に関して信頼性の高いＮＡＮＤ型フラッシュメモリを提供することができる。
【００５２】
［第２の実施形態］
第２の実施形態は、以下で説明するいわゆるオルタネイト方式の消去ベリファイ動作を採用したＮＡＮＤ型フラッシュメモリに関する実施形態である。
【００５３】
先ず、本実施形態について説明する前提として、本実施形態の比較例（以下、「本比較例」と称する）における消去シーケンスについて説明する。
【００５４】
図３８は、本比較例における消去シーケンスのフローを示す図である。
始めに、ステップＳ２１´において、消去動作を実行する。この消去動作は、図３３に示すステップＳ１１´と同様である。
【００５５】
続いて、ステップＳ２２´において、消去ベリファイ動作を実行する。但し、本実施形態では、偶数番目のワード線ＷＬｅ（ｅは、偶数）で選択されるページ（以下、「偶数ページ」と呼ぶ）と、奇数番目のワード線ＷＬｏ（ｏは、奇数）で選択されるページ（以下、「奇数ページ」と呼ぶ）とを別々に消去ベリファイするオルタネイト方式の消去ベリファイ動作を実行する。
【００５６】
このオルタネイト方式の消去ベリファイ動作によれば、第１の実施形態のように、全てのワード線ＷＬを選択する方式の場合に比べて１回のベリファイ動作において選択するワード線ＷＬの数が半減する。そのため、各ＮＡＮＤセルユニット４の非選択ワード線ＷＬに接続されるメモリセルのチャネル抵抗が低減でき、より大きなセル電流を確保することができる。その結果、同じ充電時間でも誤読み出しの発生を低減させることができる。
【００５７】
そして、このステップＳ２２´では、偶数ページに対する消去ベリファイ動作を実行する。
【００５８】
図３９は、偶数ページに対する消去ベリファイ動作時のセルアレイ１のバイアス状態を示す図である。この消去ベリファイ動作は、偶数番目のワード線ＷＬｅにベリファイ電圧（図３９の場合、０Ｖ）、奇数番目のワード線ＷＬｏに読出パス電圧（図３９の場合、３Ｖ）、ダミーワード線ＤＷＬにダミーワード線用読出パス電圧（図３９の場合、４Ｖ）を印加する。そして、ＮＡＮＤセルユニット４に電流が流れるか否かをセンスアンプＳＡによって検出することで実現する。なお、奇数番目のワード線ＷＬｏに接続されるメモリセルは、ステップＳ１１´で消去状態に近い閾値電圧となっていることから、読出パス電圧は、読み出し動作時、または、書き込みベリファイ動作時の読出パス電圧ほど大きくしなくても良い。これによって、消去ベリファイ動作時の奇数番目のワード線ＷＬｏに接続される奇数番目のメモリセルＭＣｏの電気的なストレスを軽減することができる。
【００５９】
続いて、ステップＳ２３´において、ステップＳ２２´における消去ベリファイをパスしたかを確認し、消去ベリファイをパスしていなかった場合、ステップＳ２１´の消去動作及びステップＳ２２´の偶数ページに対する消去ベリファイ動作を再び実行する。一方、消去ベリファイをパスしていた場合、ステップＳ２４´に処理を移す。
【００６０】
続いて、ステップＳ２４´において、奇数ページに対する消去ベリファイ動作を実行する。
【００６１】
図４０は、奇数ページに対する消去ベリファイ動作時のセルアレイ１のバイアス状態を示す図である。この消去ベリファイ動作は、奇数番目のワード線ＷＬｏにベリファイ電圧（図４０の場合、０Ｖ）、偶数番目のワード線ＷＬｅに読出パス電圧（図４０の場合、３Ｖ）、ダミーワード線ＤＷＬにダミーワード線用読出パス電圧（図４０の場合、４Ｖ）を印加する。そして、ＮＡＮＤセルユニット４に電流が流れるか否かをセンスアンプＳＡによって検出することで実現する。
【００６２】
最後に、ステップＳ２５´において、ステップＳ２４´における消去ベリファイをパスしたかを確認し、消去ベリファイをパスしていなかった場合、ステップＳ２６´においてステップＳ２１´と同様の消去動作を実行した後、ステップＳ２４´の奇数ページに対する消去ベリファイ動作を再び実行する。一方、消去ベリファイをパスしていた場合、消去シーケンスを完了する。
【００６３】
以上説明した消去シーケンスによって、理想的には、全てのメモリセルＭＣを消去状態にできる。しかし、実際には、セル間干渉効果によって、次のような問題が生じる。
【００６４】
本比較例における偶数ページに対する消去ベリファイ動作の場合、メモリストリングの両端にあり且つ消去ベリファイ対象である第１対象メモリセルＭＣ０は、図３９中白抜矢印で示すように、４Ｖのダミーワード線用読出パス電圧が印加されるダミーワード線ＤＷＬ０及び３Ｖの読出パス電圧が印加されるワード線ＷＬ１からセル間干渉を受ける。一方、その他の消去ベリファイ対象である第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０は、図３９中点線矢印で示すように、３Ｖの読出パス電圧が印加される２本のワード線ＷＬｅからセル間干渉効果を受ける。つまり、第１対象メモリセルＭＣ０の方が、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０よりも大きなセル間干渉を受けていることになる。
【００６５】
同様に、本比較例における奇数ページに対する消去ベリファイ動作の場合、図４０に示すように、メモリストリングの両端にあり且つ消去ベリファイ対象である第１対象メモリセルＭＣ３１の方が、その他の消去ベリファイ対象である第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９よりも大きなセル間干渉を受けていることになる。
【００６６】
つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、図３６に示す第１の実施形態の場合と同様、第１対象メモリセルＭＣ０及びＭＣ３１の閾値電圧が、第２対象メモリセルＭＣ１〜ＭＣ３１の閾値電圧よりも低く見えてしまう。
【００６７】
そこで、本実施形態でも、第１の実施形態と同様、第１対象メモリセルに接続されたワード線と第２対象メモリセルに接続されたワード線のバイアス状態を補正することで、消去ベリファイ動作時のメモリセルの実効的な閾値電圧を揃えるようにする。
【００６８】
図７は、本実施形態における消去シーケンスのフローを示す図である。
図７に示すステップＳ２１〜Ｓ２６は、図３８に示すステップＳ２１´〜Ｓ２６´に相当するが、以下では、比較例と異なるステップＳ２２及びＳ２４について説明し、比較例と同様のその他のステップについては説明を省略する。
【００６９】
ステップＳ２２における偶数ページに対する消去ベリファイ動作では、比較例におけるステップＳ２２´と同様、第１対象メモリセルＭＣ０が受けるセル間干渉効果（図８中白抜矢印）の方が、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０が受けるセル間干渉効果（図８中点線矢印）よりも大きい。
【００７０】
したがって、第１対象メモリセルＭＣ０に接続されたワード線ＷＬ０に対し、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０に接続されたワード線ＷＬ２、ＷＬ４、・・・、ＷＬ３０に印加するベリファイ電圧（図８の場合、０．５Ｖ）よりも低いベリファイ電圧（図５の場合、０Ｖ）を印加する。
【００７１】
これによって、第１対象メモリセルＭＣ０の実効的な閾値電圧は、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０の実効的な閾値電圧との関係において、相対的に上昇するため、偶数ページに対する消去ベリファイ動作時の偶数番目のメモリセルＭＣｅの実効的な閾値電圧を揃えることができる。
【００７２】
続いて、ステップＳ２４における奇数ページに対する消去ベリファイ動作では、比較例におけるステップＳ２４´と同様、第１対象メモリセルＭＣ３１の受けるセル間干渉効果（図９中白抜矢印）の方が、第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９が受けるセル間干渉効果（図９中点線矢印）よりも大きい。
【００７３】
したがって、第１対象メモリセルＭＣ３１に接続されたワード線ＷＬ３１に対し、第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９に接続されたワード線ＷＬ１、ＷＬ３、・・・、ＷＬ２９に印加するベリファイ電圧（図９の場合、０．５Ｖ）よりも低いベリファイ電圧（図９の場合、０Ｖ）を印加する。
【００７４】
これによって、第１対象メモリセルＭＣ３１の実効的な閾値電圧は、第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９の実効的な閾値電圧との関係において、相対的に上昇するため、奇数ページに対する消去ベリファイ動作時の奇数
番目のメモリセルＭＣｏの実効的な閾値電圧を揃えることができる。
【００７５】
つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができ、結果として、図６に示す第１の実施形態と同様、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧をほぼ一定に揃えることができる。
【００７６】
したがって、本実施形態によれば、オルタネイト方式の消去ベリファイ動作を採用したＮＡＮＤ型フラッシュメモリであっても、第１の実施形態と同様の効果を得ることができる。
【００７７】
［第３の実施形態］
第３の実施形態も、第２の実施形態と同様、オルタネイト方式の消去ベリファイ動作を採用したＮＡＮＤ型フラッシュメモリに関する実施形態である。ここでは、第２の実施形態とは異なる偶数ページ及び奇数ページに対する消去ベリファイ動作を中心に説明し、その他については説明を省略する。
【００７８】
先ず、本実施形態について説明する前提として、本実施形態の比較例（以下、「本比較例」と称する）における消去シーケンスについて説明する。
【００７９】
本比較例における偶数ページに対する消去シーケンス動作は、図４１に示すように、奇数番目のワード線ＷＬｏに対し、ダミーワード線ＤＷＬに印加されるダミーワード線用読出パス電圧（図４１の場合、５Ｖ）よりも大きい読出パス電圧（図４１の場合、７Ｖ）を印加する点が、第２の実施形態と異なる。ダミーセルＤＣは、メモリセルとして用いられないため、書き込み動作を行わないように用いられる場合がある。また、メモリセルＭＣに記憶されるデータのビット数が小さい場合には信頼性向上のため消去データを浅くする場合がある。例えば、メモリセルＭＣが２値データ（１ビット／セル）を記憶する場合、閾値電圧が負の状態であるデータ“１”（消去状態）の上限を多値データを記憶する場合よりも高くすることである（２値データを記憶する場合は、閾値電圧の上限が正の状態になり、正と負に跨る閾値分布になる場合もある）。その結果、ダミーワード線用読出パス電圧よりも読出パス電圧が大きくなる場合もある。
【００８０】
この場合、本比較例の場合、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０の方が、第１対象メモリセルＭＣ０よりも大きなセル間干渉を受けることになる。
【００８１】
同様に、本比較例における奇数ページに対する消去シーケンス動作は、図４２に示すように、偶数番目のワード線ＷＬｅに対し、ダミーワード線ＤＷＬに印加されるダミーワード線用読出パス電圧（図４２の場合、５Ｖ）よりも大きい読出パス電圧（図４１の場合、７Ｖ）を印加する点が、第２の実施形態と異なる。
【００８２】
したがって、本比較例の場合、第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９の方が、第１対象メモリセルＭＣ３１よりも大きなセル間干渉を受けることになる。
【００８３】
つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、第１対象メモリセルＭＣ０及びＭＣ３１の閾値電圧が、第２対象メモリセルＭＣ１〜ＭＣ３１の閾値電圧よりも高く見えてしまう。換言すれば、第１対象メモリセルＭＣ０及びＭＣ３１は、第２対象メモリセルＭＣ１〜ＭＣ３０に比べて消去ベリファイをパスし難い状態になる。
【００８４】
その結果、消去シーケンス後の第１対象メモリセルＭＣ０及びＭＣ３１の閾値電圧は深くなりすぎ、図４３中点線円で示すように、過消去の状態となる。
【００８５】
そこで、本実施形態では、第１及び第２の実施形態とは逆に、第１対象メモリセルに接続されたワード線に対し、第２対象メモリセルに接続されたワード線に印加されるベリファイ電圧よりも高いベリファイ電圧を印加する。
【００８６】
つまり、偶数ページに対する消去ベリファイ動作では、例えば、図１０に示すように、第１対象メモリセルＭＣ０に接続されたワード線ＷＬ０には０．５Ｖのベリファイ電圧を印加し、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０に接続されたワード線ＷＬ２、ＷＬ４、・・・、ＷＬ３０には０Ｖのベリファイ電圧を印加する。
【００８７】
これによって、第１対象メモリセルＭＣ０の実効的な閾値電圧は、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０の実効的な閾値電圧との関係において相対的に低下するため、偶数ページに対する消去ベリファイ動作時の偶数番目のメモリセルＭＣｅの実効的な閾値電圧を揃えることができる。
【００８８】
また、奇数ページに対する消去ベリファイ動作では、例えば、図１１に示すように、第１対象メモリセルＭＣ３１に接続されたワード線ＷＬ３１には０．５Ｖのベリファイ電圧を印加し、第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９に接続されたワード線ＷＬ１、ＷＬ３、・・・、ＷＬ２９には０Ｖのベリファイ電圧を印加する。
【００８９】
これによって、第１対象メモリセルＭＣ３１の実効的な閾値電圧は、第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９の実効的な閾値電圧との関係において相対的に低下するため、奇数ページに対する消去ベリファイ動作時の奇数番目のメモリセルＭＣｏの実効的な閾値電圧を揃えることができる。
【００９０】
つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができ、結果として、図６に示す第１の実施形態と同様、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧をほぼ一定に揃えることができる。
【００９１】
したがって、本実施形態によれば、オルタネイト方式の消去ベリファイ動作を採用したＮＡＮＤ型フラッシュメモリであって、読出パス電圧がダミーワード線用読出パス電圧よりも高い場合であっても、第１及び第２の実施形態と同様の効果を得ることができる。また、ダミーセルＤＣに書き込み動作を行わない場合でも、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧をほぼ一定に揃えることができる。また、メモリセルＭＣが劣化していない場合には第２の実施形態の消去ベリファイ動作を用いることでき、メモリセルＭＣが劣化した場合には第３の実施形態の消去ベリファイ動作を用いることもできる。その結果、メモリセルＭＣの劣化具合によらず、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧をほぼ一定に揃えることができる。
【００９２】
［第４の実施形態］
第４の実施形態は、第２及び第３の実施形態と同様、オルタネイト方式の消去ベリファイ動作を採用したＮＡＮＤ型フラッシュメモリに関する実施例である。ここでは、第２及び第３の実施形態とは異なる偶数ページ及び奇数ページに対する消去ベリファイ動作を中心に説明し、その他は省略する。
【００９３】
本実施形態における偶数ページに対する消去シーケンス動作の場合、第２及び第３の実施形態とは異なり、図１２に示すように、奇数番目のワード線ＷＬｏに対し、ダミーワード線ＤＷＬに印加されるダミーワード線用読出パス電圧（図１２の場合、５Ｖ）と同じ読出パス電圧（図１２の場合、５Ｖ）を印加する。こうすることで、第１対象メモリセルＭＣ０が受けるセル間干渉効果（図１２中白抜矢印）と、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０が受けるセル間干渉効果（図１２中点線矢印）を同程度にすることができる。これによって、偶数ページに対する消去ベリファイ動作時の偶数番目のメモリセルＭＣｅの実効的な閾値電圧を揃えることができる。
【００９４】
同様に、本実施形態における奇数ページに対する消去シーケンス動作の場合、点が、第２及び第３の実施形態とは異なり、図１３に示すように、偶数番目のワード線ＷＬｅに対し、ダミーワード線ＤＷＬに印加されるダミーワード線用読出パス電圧（図１３の場合、５Ｖ）と同じ読出パス電圧（図１３の場合、５Ｖ）を印加する。その結果、第１対象メモリセルＭＣ３１が受けるセル間干渉効果（図１３中実線矢印）と、第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９が受けるセル間干渉効果（図１３中点線矢印）を同程度にすることができる。これによって、奇数ページに対する消去ベリファイ動作時の奇数番目のメモリセルＭＣｏの実効的な閾値電圧をほぼ一定に揃えることができる。
【００９５】
つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができ、結果として、図１４に示すように、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができる。
【００９６】
したがって、本実施形態によれば、オルタネイト方式の消去ベリファイ動作を採用したＮＡＮＤ型フラッシュメモリであっても、読出パス電圧とダミーワード線用読出パス電圧を同じにすることで、第２及び第３の実施形態と同様の効果を得ることができる。また、ダミーワード線用読出パス電圧と読出パス電圧とを同じにすることで、第２及び第３の実施形態に比べ、高電圧発生回路８等の周辺回路を簡素化することができる。
【００９７】
［第５の実施形態］
第１〜第４の実施形態は、メモリストリングの両端にダミーワード線ＤＷＬが１本ずつ設けられたＮＡＮＤ型フラッシュメモリに関する実施形態であった。これに対し、第５〜第７の実施形態では、メモリストリングの両端にダミーワード線ＷＬＤが２本ずつ設けられたＮＡＮＤ型フラッシュメモリに関する実施形態である。
【００９８】
便宜上、第１の実施形態とは異なるＮＡＮＤセルユニット４の構造及び消去ベリファイ動作について説明し、その他については説明を省略する。
【００９９】
図１５は、第５の実施形態における消去ベリファイ動作時のセルアレイ１のバイアス状態を示す図である。
【０１００】
本実施形態に係るＮＡＮＤ型フラッシュメモリは、図１５に示すように、メモリセルＭＣ０及び選択ゲートトランジスタＳＧ０間に設けられた２つのダミーセルＤＣ０及びＤＣ１、メモリセルＭＣ３１及び選択ゲートトランジスタＳＧ１間に設けられた２つのダミーセルＤＣ２及びＤＣ３、並びに、これらダミーセルＤＣ０〜ＤＣ３の制御ゲートにそれぞれ接続されたダミーワード線ＤＷＬ０〜ＤＷＬ３を有している。また、ワード線ＷＬ０〜ＷＬ３１には全て０．５Ｖのベリファイ電圧が印加されている。
【０１０１】
そして、本実施形態における消去ベリファイ動作では、図１５に示すように、選択ゲートトランジスタＳＧ０及びＳＧ１に近いダミーワード線ＤＷＬ０及びＤＷＬ３に５Ｖのダミーワード線用読出パス電圧、メモリストリングに近いダミーワード線ＤＷＬ１及びＤＷＬ２に４Ｖのダミーワード線用読出パス電圧が印加される。
【０１０２】
ここで、本実施の形態の比較例を図４４を用いて説明する。比較例においては、選択ゲートトランジスタＳＧ０及びＳＧ１に近いダミーワード線ＤＷＬ０及びＤＷＬ３、並びに、メモリストリングに近いダミーワード線ＤＷＬ１及びＤＷＬ２に対してそれぞれ５Ｖのダミーワード線用読出パス電圧を加えている。すなわち、ダミーワード線ＤＷＬには全て同じ電圧を加えている。さらには、ワード線ＷＬ０〜ＷＬ３１には、全て０．５Ｖのベリファイ電圧が印加されている。
【０１０３】
つまり、図４４に示すメモリストリングの両端のメモリセルＭＣ０及びＭＣ３１の場合、ダミーワード線ＤＷＬ１、ＤＷＤ２からのセル間干渉を受ける。一方、他のメモリセルＭＣ１〜ＭＣ３０の場合、ワード線ＷＬからのセル間干渉を受ける。そして、メモリセルＭＣが隣接するワード線から受けるセル間干渉効果は、そのワード線に印加される電圧に依存する。そのため、より大きな電圧（ダミーワード線用読出パス電圧）が印加されているダミーワード線ＤＷＬに隣接したメモリセルＭＣ０及びＭＣ３１の方が、その他のメモリセルＭＣ１〜ＭＣ３１に比べ、大きなセル間干渉を受けていると言える。
【０１０４】
この場合、消去ベリファイ動作時におけるメモリセルＭＣ０及びＭＣ３１の閾値電圧は、他のメモリセルＭＣ１〜ＭＣ３０の閾値電圧よりも低く見えてしまう。換言すれば、メモリストリングの両端にあるメモリセルＭＣ０及びＭＣ３１は、他のメモリセルＭＣ１〜ＭＣ３０に比べて消去ベリファイをパスしやすい状態になる。
【０１０５】
その結果、メモリセルＭＣ１〜ＭＣ３０に合わせた条件によって消去ベリファイ動作を実行した場合、メモリセルＭＣ０及びＭＣ３１は、閾値電圧が消去状態よりも高い状態であっても消去ベリファイをパスしてしまい消去不足の状態となる。逆に、メモリセルＭＣ０及びＭＣ３１に合わせるために消去ベリファイの判定閾値を低くして消去ベリファイ動作を実行した場合、メモリセルＭＣ１〜ＭＣ３０は、閾値電圧が深くなりすぎる過消去の状態となる。
【０１０６】
一方、本実施形態において、メモリストリングに近いダミーワード線ＤＷＬ１及びＤＷＬ２に印加されるダミーワード線用読み出しパス電圧を低くしている。すなわち、ダミーワード線ＤＷＬ１に印加されるダミーワード線用読出パス電圧は、ダミーワード線ＤＷＬ０に印加されるダミーワード線用読出パス電圧よりも低い。また、ダミーワード線ＤＷＬ２に印加されるダミーワード線用読出パス電圧は、ダミーワード線ＤＷＬ３に印加されるダミーワード線用読出パス電圧よりも低い。
【０１０７】
これによって、第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、第２対象メモリセルＭＣ１〜ＭＣ３０の実効的な閾値電圧との関係において、相対的に上昇するため、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧をほぼ一定に揃えることができる。その結果、図１７に示すように、消去シーケンス後のメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができる。
【０１０８】
したがって、本実施形態によれば、メモリストリングの両端にそれぞれ２本のダミーワード線がある場合であっても、第１の実施形態と同様の効果を得ることができる。
【０１０９】
また、比較的高いダミーワード線の電位を下げることにより、消費電流の削減、高速動作という効果を得ることができる。
【０１１０】
［第６の実施形態］
本実施形態は、第５の実施形態の変形例となる。
ここでは、第５の実施形態とは異なるＮＡＮＤセルユニット４の構造及び消去ベリファイ動作について説明し、その他については説明を省略する。
【０１１１】
図１６は、本実施形態における消去ベリファイ動作時のセルアレイ１のバイアス状態を示す図である。
【０１１２】
そして、本実施形態では第５の実施形態に加えて、例えば、図１６に示すように、第１の実施形態と同様、ワード線ＷＬ０及びＷＬ３１に対して０Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ１〜ＷＬ３０に対してワード線ＷＬ０及びＷＬ３１に印加するベリファイ電圧よりも高い０．５Ｖのベリファイ電圧を印加する。
【０１１３】
これによって、第５の実施形態に比べて第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、第２対象メモリセルＭＣ１〜ＭＣ３０の実効的な閾値電圧との関係において、相対的にさらに上昇する。ここで、第１対象メモリセルＭＣ０及びＭＣ３１に大きなセル間干渉を受けている場合、第１対象メモリセルＭＣ０及びＭＣ３１に隣接するダミーワード線ＤＷＬ１、ＤＬＷ２のダミーワード線用読出パス電圧を下げるだけでは不足な場合がある。また、ダミーワード線ＤＷＬ１、ＤＬＷ２のダミーワード線用読出パス電圧を下げすぎると、ダミーメモリセルＤＣ１、ＤＣ２が導通しなくなる。そこで、ダミーワード線ＤＷＬ１、ＤＬＷ２のダミーワード線用読出パス電圧を下げるとともに、ワード線ＷＬ０及びＷＬ３１に対してワード線ＷＬ１〜ＷＬ３０よりも低い０Ｖのベリファイ電圧を印加する。その結果、大きなセル間干渉が生じている場合も、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧をほぼ一定に揃えることができる。その結果、図１７に示すように、消去シーケンス後のメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができる。
【０１１４】
したがって、本実施形態によれば、メモリストリングの両端にそれぞれ２本のダミーワード線がある場合であっても、第１の実施形態と同様の効果を得ることができる。また、本実施形態は、微細化によりダミーワード線ＤＷＬとワード線ＷＬの間隔が狭い場合に、より大きな効果を発揮する。
【０１１５】
［第７の実施形態］
第７の実施形態は、第２、第５及び第６の実施形態の変形例であり、図１８及び図１９は、それぞれ偶数ページ及び奇数ページに対する消去ベリファイ動作時のセルアレイ１のバイアス状態を示す図である。
【０１１６】
本実施形態も、第５及び第６の実施形態と同様、メモリストリングのバイアス状態で考えた場合、メモリストリングに隣接するダミーワード線ＤＷＬに印加されるダミーワード線用読出パス電圧が５Ｖから４Ｖに変わった以外は、第２の実施形態と変わる点はない。また、第１対象メモリセルＭＣ０及びＭＣ３１が受けるセル間干渉効果（図１８及び図１９中白抜矢印）と、第２対象メモリセルＭＣ１〜ＭＣ３１が受けるセル間干渉効果（図１８及び図１９中実線矢印）の大小関係も第２の実施形態と変わらない。
【０１１７】
したがって、本実施形態における偶数ページに対する消去ベリファイ動作でも、第２の実施形態と同様、例えば、図１８に示すように、ワード線ＷＬ０に対して０Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ２、ＷＬ４、・・・、ＷＬ３０に対してワード線ＷＬ０に印加するベリファイ電圧よりも高い０．５Ｖのベリファイ電圧を印加する。
【０１１８】
また、本実施形態における奇数ページに対する消去ベリファイ動作でも、例えば、図１９に示すように、ワード線ＷＬ３１に対して０Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ１、ＷＬ３、・・・、ＷＬ２９に対してワード線ＷＬ３１に印加するベリファイ電圧よりも高い０．５Ｖのベリファイ電圧を印加する。
【０１１９】
その結果、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができ、延いては、図１７に示す第５及び第６の実施形態と同様、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができる。
【０１２０】
したがって、本実施形態によれば、メモリストリングの両端にそれぞれ２本のダミーワード線がある場合であっても、第２の実施形態と同様の効果を得ることができる。
【０１２１】
また、第５の実施形態のように、メモリストリングに隣接するダミーワード線のダミーワード線用読出パス電圧を、選択ゲートトランジスタＳＧに隣接するダミーワード線のダミーワード線用読出パス電圧よりも低くし、かつ、消去ベリファイ対象となるメモリセルに接続されたワード線ＷＬに対して同じ０．５Ｖのベリファイ電圧を印加しても良い。
【０１２２】
［第８の実施形態］
第８の実施形態は、第３の実施形態の変形例であり、図２０及び図２１は、それぞれ偶数ページ及び奇数ページに対する消去ベリファイ動作時のセルアレイ１のバイアス状態を示す図である。
【０１２３】
本実施形態も、第１対象メモリセルＭＣ０及びＭＣ３１が受けるセル間干渉効果（図２０及び図２１中白抜矢印）と、第２対象メモリセルＭＣ１〜ＭＣ３１が受けるセル間干渉効果（図２０及び図２１中点線矢印）の大小関係は第６及び第７の実施形態と同様である。
【０１２４】
したがって、本実施形態における偶数ページに対する消去ベリファイ動作でも、第３の実施形態と同様、例えば、図２０に示すように、ワード線ＷＬ０に対して０．５Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ２、ＷＬ４、・・・、ＷＬ３０に対してワード線ＷＬ０に印加するベリファイ電圧よりも低い０Ｖのベリファイ電圧を印加する。さらに、ダミーワード線ＤＷＬ１、ＤＷＬ２にはダミーワード線ＤＷＬ０、ＤＷＬ３と同じダミーワード線用読出パス電圧（５Ｖ）が印加されている。ダミーワード線用読み出しパス電圧と読出パス電圧の電位差が少ない方が、より消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができるからである。
【０１２５】
また、本実施形態における奇数ページに対する消去ベリファイ動作も、第３の実施形態と同様、例えば、図２１に示すように、ワード線ＷＬ３１に対して０．５Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ１、ＷＬ３、・・・、ＷＬ２９に対してワード線ＷＬ３１に印加するベリファイ電圧よりも低い０Ｖのベリファイ電圧を印加する。
【０１２６】
その結果、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができ、延いては、図１７に示す第５及び第６の実施形態と同様、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができる。
【０１２７】
したがって、本実施形態によれば、メモリストリングの両端にそれぞれ２本のダミーワード線がある場合であっても、第３の実施形態と同様の効果を得ることができる。
【０１２８】
［第９の実施形態］
第１〜第８の実施形態は、メモリストリングの両端にダミーワード線ＤＷＬが設けられたＮＡＮＤ型フラッシュメモリに関する実施形態であった。これに対し、第９〜第１１の実施形態では、メモリストリングの両端にダミーワード線ＤＷＬが設けられていないＮＡＮＤ型フラッシュメモリに関する実施形態である。
第９実施形態は、第１或いは第６の実施形態の変形例である。
【０１２９】
先ず、本実施形態について説明する前提として、比較例に係るＮＡＮＤセルユニット４の構造と消去シーケンスについて説明する。
【０１３０】
本比較例に係るＮＡＮＤセルユニット４の場合、図４５に示すように、メモリセルＭＣ０に選択ゲートトランジスタＳＧ０が直接接続されており、メモリセルＭＣ３１に選択ゲートトランジスタＳＧ１が直接接続されている。
【０１３１】
そして、本比較例における消去ベリファイ動作では、図４５に示すように、選択ゲート線ＳＧＬ０及びＳＧＬ１に対し選択ゲートトランジスタＳＧ０及びＳＧ１が導通する程度（図４５の場合、４Ｖ）の選択ゲート電圧を印加すると共に、ワード線ＷＬ０〜ＷＬ３１に対して０Ｖのベリファイ電圧を印加する。
【０１３２】
この場合、第１対象メモリセルＭＣ０及びＭＣ３１が受けるセル間干渉（図４５中白抜矢印）は、第２対象メモリセルＭＣ１〜ＭＣ３０が受けるセル間干渉（図４２中点線矢印）よりも大きくなる。そのため、消去ベリファイ動作時の第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、図４６に示すように、第２対象メモリセルＭＣ１〜ＭＣ３０の実効的な閾値電圧よりも低く見えてしまう。その結果、第１対象メモリセルＭＣ０及びＭＣ３１の消去シーケンス後の閾値電圧は、図４７中点線で示すように、消去状態の閾値電圧よりも浅くなる。
【０１３３】
そこで、本実施形態における消去ベリファイ動作では、第１の実施形態と同様、例えば、図２２に示すように、ワード線ＷＬ０及びＷＬ３１に対してワード線ＷＬ１〜ＷＬ３０に対して０Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ１〜ＷＬ３０に対してワード線ＷＬ０及びＷＬ３１に印加するベリファイ電圧よりも高い０．５Ｖのベリファイ電圧を印加する。
【０１３４】
これによって、第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、第２対象メモリセルＭＣ１〜ＭＣ３０の実効的な閾値電圧との関係において、相対的に上昇するため、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができる。その結果、図２３に示すように、消去シーケンス後のメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができる。
【０１３５】
したがって、本実施形態によれば、メモリストリングの両端にダミーワード線がない場合であっても、第１或いは第６の実施形態と同様の効果を得ることができる。
【０１３６】
また、ダミーワード線ＤＷＬへのダミーワード線用読出パス電圧の印加とワード線ＷＬへのベリファイ電圧の印加は、ほぼ同じタイミングで行われる。一方、選択ゲート線ＳＧへの選択ゲート電圧の印加とワード線ＷＬへのベリファイ電圧の印加は、異なるタイミングで行われる。そのため、ダミーワード線ＤＷＬが無い場合、選択ゲート線ＳＧの電圧の変動によって、選択ゲート線ＳＧに隣接するワード線ＷＬの電圧の変動が起こる場合もある。例えば、ワード線ＷＬにベリファイ電圧を印加した後に、選択ゲート線ＳＧに選択ゲート電圧を印加する場合、選択ゲート線ＳＧに隣接するワード線ＷＬの電圧が上昇する場合がある。
【０１３７】
このような場合であっても、選択ゲート線ＳＧに隣接するワード線ＷＬの電圧を他のワード線ＷＬの電圧よりも低くすることにより、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧をより正確に揃えることができる。
【０１３８】
［第１０の実施形態］
第１０の実施形態は、第２或いは第７の実施形態の変形例である。
先ず、本実施形態について説明する前提として、比較例における消去シーケンスについて説明する。
【０１３９】
本比較例における偶数ページに対する消去ベリファイ動作では、図４８に示すように、選択ゲート線ＳＧＬ０及びＳＧＬ１に選択ゲート電圧（図４５の場合、４Ｖ）を印加すると共に、偶数番目のワード線ＷＬｅにベリファイ電圧（図４５の場合、０Ｖ）、奇数番目のワード線ＷＬｏに選択ゲート電圧よりも低い読出パス電圧（図４５の場合、３Ｖ）をそれぞれ印加する。
【０１４０】
この場合、第１対象メモリセルＭＣ０が受けるセル間干渉（図４８中白抜矢印）は、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０が受けるセル間干渉（図４５中点線矢印）よりも大きくなる。
【０１４１】
また、本比較例における奇数ページに対する消去ベリファイ動作では、図４９に示すように、選択ゲート線ＳＧＬ０及びＳＧＬ１に選択ゲート電圧（図４９の場合、４Ｖ）を印加すると共に、奇数番目のワード線ＷＬｏにベリファイ電圧（図４９の場合、０Ｖ）、偶数番目のワード線ＷＬｅに選択ゲート電圧よりも低い読出パス電圧（図４９の場合、３Ｖ）をそれぞれ印加する。
【０１４２】
この場合、第１対象メモリセルＭＣ３１が受けるセル間干渉（図４９中白抜矢印）は、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０が受けるセル間干渉（図４９中点線矢印）よりも大きくなる。
【０１４３】
そのため、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、図４６に示す第９の実施形態と同様、第２対象メモリセルＭＣ１〜ＭＣ３１の実効的な閾値電圧よりも低く見えてしまう。その結果、第１対象メモリセルＭＣ０及びＭＣ３１の消去シーケンス後の閾値電圧は、図４７に示す第９の実施形態の比較例と同様、消去状態の閾値電圧よりも浅くなる。
【０１４４】
そこで、本実施形態における偶数ページに対する消去ベリファイ動作では、第２或いは第７の実施形態と同様、例えば、図２４に示すように、ワード線ＷＬ０に対して０Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ２、ＷＬ４、・・・、ＷＬ３０に対してワード線ＷＬ０に印加するベリファイ電圧よりも高い０．５Ｖのベリファイ電圧を印加する。
【０１４５】
また、本実施形態における奇数ページに対する消去ベリファイ動作では、第２或いは第７の実施形態と同様、例えば、図２５に示すように、ワード線ＷＬ３１に対して０Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ１、ＷＬ３、・・・、ＷＬ２９に対してワード線ＷＬ３１に印加するベリファイ電圧よりも高い０．５Ｖのベリファイ電圧を印加する。
【０１４６】
これによって、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができる。その結果、図２３に示す第９の実施形態と同様、消去シーケンス後のメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができる。
【０１４７】
したがって、本実施形態によれば、メモリストリングの両端にダミーワード線がない場合であっても、第２、第７或いは第９の実施形態と同様の効果を得ることができる。
【０１４８】
［第１１の実施形態］
第１１の実施形態は、第３或いは第８の実施形態の変形例である。
先ず、本実施形態について説明する前提として、比較例における消去シーケンスについて説明する。
【０１４９】
本比較例における偶数ページに対する消去ベリファイ動作では、図５０に示すように、選択ゲート線ＳＧＬ０及びＳＧＬ１に選択ゲート電圧（図５０の場合、４Ｖ）を印加すると共に、偶数番目のワード線ＷＬｅのベリファイ電圧（図５０の場合、０Ｖ）、奇数番目のワード線ＷＬｏに読出パス電圧（図５０の場合、７Ｖ）をそれぞれ印加する。
【０１５０】
この場合、第１０の実施形態とは逆に、第１対象メモリセルＭＣ０が受けるセル間干渉（図５０中白抜矢印）は、第２対象メモリセルＭＣ２、ＭＣ４、・・・、ＭＣ３０が受けるセル間干渉（図５０中点線矢印）よりも小さくなる。
【０１５１】
また、本比較例における奇数ページに対する消去ベリファイ動作では、図５１に示すように、選択ゲート線ＳＧＬ０及びＳＧＬ１に選択ゲート電圧（図５１の場合、４Ｖ）を印加すると共に、奇数番目のワード線ＷＬｏにベリファイ電圧（図５１の場合、０Ｖ）、偶数番目のワード線ＷＬｅに読出パス電圧（図５１の場合、７Ｖ）をそれぞれ印加する。
【０１５２】
この場合、第１０の実施形態とは逆に、第１対象メモリセルＭＣ３１が受けるセル間干渉（図５１中白抜矢印）は、第２対象メモリセルＭＣ１、ＭＣ３、・・・、ＭＣ２９が受けるセル間干渉（図５１中点線矢印）よりも小さくなる。
【０１５３】
そのため、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、図５２に示すように、第２対象メモリセルＭＣ１〜ＭＣ３１の実効的な閾値電圧よりも高く見えてしまう。その結果、第１対象メモリセルＭＣ０及びＭＣ３１の消去シーケンス後の閾値電圧は、図５３点線円で示すように、消去状態の閾値電圧よりも深くなり、過消去の状態となる。
【０１５４】
そこで、本実施形態における偶数ページに対する消去ベリファイ動作では、第３或いは第８の実施形態と同様、例えば、図２６に示すように、ワード線ＷＬ０に対して０．５Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ２、ＷＬ４、・・・、ＷＬ３０に対してワード線ＷＬ０に印加するベリファイ電圧よりも低い０Ｖのベリファイ電圧を印加する。
【０１５５】
また、本実施形態における奇数ページに対する消去ベリファイ動作では、第３或いは第８の実施形態と同様、例えば、図２７に示すように、ワード線ＷＬ３１に対して０．５Ｖのベリファイ電圧を印加すると共に、ワード線ＷＬ１、ＷＬ３、・・・、ＷＬ２９に対してワード線ＷＬ３１に印加するベリファイ電圧よりも低い０Ｖのベリファイ電圧を印加する。
【０１５６】
これによって、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルＭＣ０〜ＭＣ３１の実効的な閾値電圧を揃えることができ、結果として、図２３に示す第９の実施形態と同様、消去シーケンス後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧を揃えることができる。
【０１５７】
したがって、本実施形態によれば、メモリストリングの両端にダミーワード線がない場合であっても、第３、第８或いは第９の実施形態と同様の効果を得ることができる。
【０１５８】
［第１２の実施形態］
第１２〜第１４の実施形態は、第１〜第３の実施形態における消去動作を改良したものである。したがって、第１２〜第１４の実施形態では、消去動作を中心に説明する。
【０１５９】
第１２の実施形態について説明する前提として、本実施形態の比較例について説明する。
【０１６０】
本比較例の消去シーケンスは、第１の実施形態の比較例と同様である。したがって、消去動作時のセルアレイ１のバイアス状態は、図３４に示す第１の実施形態と同様である。この場合、ダミーワード線ＤＷＬ０及びＤＷＬ１に印加された１Ｖのストレス緩和電圧の影響によって、第１対象メモリセルＭＣ０及びＭＣ３１は消去しにくい状態になる。その結果、第１対象メモリセルＭＣ０及びＭＣ３１の消去動作後の閾値電圧は、図５４中点線円で示すように、第２対象メモリセルＭＣ１〜ＭＣ３０の閾値電圧よりも高くなってしまう。その一方、消去ベリファイ動作では、第１の実施形態の比較例と同様、第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、第２対象メモリセルＭＣ１〜ＭＣ３０の実効的な閾値電圧よりも低く見えてしまう。そのため、本比較例の消去シーケンスによれば、第１対象メモリセルＭＣ０及びＭＣ３１の閾値電圧は、図５５中点線円で示すように、消去状態の閾値電圧よりも浅くなり易く、逆に、第２対象メモリセルＭＣ１〜ＭＣ３０の閾値電圧は、図５５中点線楕円で示すように、消去状態の閾値電圧よりも深くなり易くなる。
【０１６１】
そこで、本実施形態では、図２８に示す消去シーケンスを実行する。
【０１６２】
図２８に示すステップＳＢ１〜ＳＢ３は、図４に示すステップＳ１１〜Ｓ１３に相当するが、以下では、第１の実施形態と異なるステップＳＢ１について説明し、その他のステップについては第１の実施形態と同様であるため、説明を省略する。
【０１６３】
本実施形態における消去動作では、例えば、図２９に示すように、ワード線ＷＬ０及びＷＬ３１に対して０Ｖの電圧を印加すると共に、ワード線ＷＬ１〜ＷＬ３１に対して０．５Ｖの電圧を印加する。このようにワード線ＷＬ１〜ＷＬ３０に対して、ワード線ＷＬ０及びＷＬ３１に印加する電圧よりも高い電圧を印加することで、ストレス緩和電圧が第１対象メモリセルＭＣ０及びＭＣ３１に対して与える影響と同等の影響を第２対象メモリセルＭＣ１〜ＭＣ３０に与えることができ、延いては、消去動作後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧を均一にすることができる。
【０１６４】
そして、更に、ステップＳＢ２において、第１の実施形態と同様の消去ベリファイ動作を実行することで、メモリセルＭＣ０〜ＭＣ３１の閾値電圧を均一にする効果をさらに向上させることができる。第１の実施形態の比較例と同様、本実施形態の比較例の場合、メモリセルＭＣ０及びＭＣ３１は、閾値電圧が消去状態よりも高い状態でも消去ベリファイをパスしてしまい消去不足の状態となってしまう。その点本実施形態の場合、消去シーケンス後にメモリセルが消去不足や過消去の状態になるのを防止でき、図３０に示すように、全てのメモリセルＭＣ０〜ＭＣ３１について均一な閾値電圧を得ることができる。
【０１６５】
以上、本実施形態によれば、消去動作後のメモリセルの閾値電圧を均一に揃えることができるため、第１の実施形態に比べ、消去シーケンスの精度をより高めたＮＡＮＤ型フラッシュメモリを提供することができる。
【０１６６】
［第１３の実施形態］
第１３の実施形態は、第１２の実施形態の変形例であり、メモリストリングの片側のダミーワード線ＤＷＬを２本にした点が第１２の実施形態と異なる。
【０１６７】
先ず、本実施形態に係るＮＡＮＤ型フラッシュメモリセルの消去シーケンスを説明する前提として、本実施形態の比較例（以下、「本比較例」と称する）における消去シーケンスについて説明しておく。
【０１６８】
図５６は、本比較例の消去動作時のセルアレイ１のバイアス状態を示す図である。本比較例の場合、ダミーワード線ＤＷＬ１及びＤＷＬ２に印加された２Ｖのストレス緩和電圧の影響によって、第１対象メモリセルＭＣ０及びＭＣ３１は消去しにくい状態になる。その結果、第１対象メモリセルＭＣ０及びＭＣ３１の消去動作後の閾値電圧は、第２対象メモリセルＭＣ１〜ＭＣ３０の閾値電圧よりも高くなってしまう。その一方、消去ベリファイ動作では、第１対象メモリセルＭＣ０及びＭＣ３１の実効的な閾値電圧は、第２対象メモリセルＭＣ１〜ＭＣ３０の実効的な閾値電圧よりも低く見えてしまう。そのため、本比較例の消去シーケンスによれば、第１対象メモリセルＭＣ０及びＭＣ３１の閾値電圧は、消去状態の閾値電圧よりも浅くなり易く、逆に、第２対象メモリセルＭＣ１〜ＭＣ３０の閾値電圧は、消去状態の閾値電圧よりも深くなり易くなる。
【０１６９】
本実施形態の消去動作では、例えば、図３１に示すように、ダミーワード線ＤＷＬ０及びＤＷＬ３に２Ｖを印加すると共に、ダミーワード線ＤＷＬ１及びＤＷＬ２に１Ｖを印加する。ここで、第１２の実施形態と同様に、ワード線ＷＬ０及びＷＬ３１に対して０Ｖの電圧を印加すると共に、ワード線ＷＬ１〜ＷＬ３１に対して０．５Ｖの電圧を印加する。このようにワード線ＷＬ１〜ＷＬ３０に対して、ワード線ＷＬ０及びＷＬ３１に印加する電圧よりも高い電圧を印加することによって、ストレス緩和電圧が第１対象メモリセルＭＣ０及びＭＣ３１に対して与える影響と同等の影響を第２対象メモリセルＭＣ１〜ＭＣ３０に対して与えることができ、延いては、消去動作後の全てのメモリセルＭＣ０〜ＭＣ３１の閾値電圧を均一にすることができる。
【０１７０】
そして、更に、ステップＳＢ２において、第５の実施形態と同様の消去ベリファイ動作を実行することで、メモリセルＭＣ０〜ＭＣ３１の閾値電圧を均一にする効果をさらに向上させることができる。第５の実施形態の比較例と同様、本実施形態の比較例の場合、メモリセルＭＣ０及びＭＣ３１は、閾値電圧が消去状態よりも高い状態でも消去ベリファイをパスしてしまい消去不足の状態となってしまう。その点本実施形態の場合、消去シーケンス後にメモリセルが消去不足や過消去の状態になるのを防止でき、図３０に示すように、全てのメモリセルＭＣ０〜ＭＣ３１について均一な閾値電圧を得ることができる。
【０１７１】
［第１４の実施形態］
第１４の実施形態は、第２の実施形態の変形例である。
図３２は、本実施形態における消去シーケンスのフローを示す図である。
図３２に示すステップＳＣ１〜ＳＣ６は、図７に示すステップＳ２１〜Ｓ２６に相当する。但し、第２の実施形態における消去動作も、図３４、図５４及び図５５を用いて説明したのと同様の問題を有する。
【０１７２】
そこで、本実施形態では、ステップＳＣ１において、第１２の実施形態と同様の消去動作を実行する。
【０１７３】
これによって、本実施形態によれば、第２の実施形態に比べ、消去シーケンスの精度をより高めたＮＡＮＤ型フラッシュメモリを提供することができる。
【０１７４】
［第１５の実施形態］
第１５の実施形態は、第３の実施形態の変形例であり、消去シーケンスのフローは、図３２に示す第１４の実施形態と同様である。
【０１７５】
本実施形態では、第３の実施形態における消去動作に変えて、第１２の実施形態と同様の消去動作を実行する。
【０１７６】
これによって、本実施形態によれば、第３の実施形態に比べ、消去シーケンスの精度をより高めたＮＡＮＤ型フラッシュメモリを提供することができる。
【０１７７】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７８】
１・・・セルアレイ、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、４・・・ＮＡＮＤセルユニット、５ａ・・・ロウアドレスレジスタ、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、７・・・シーケンス制御回路、８・・・高電圧発生回路、９・・・Ｉ／Ｏバッファ、１０・・・ＮＡＮＤチップ、１１・・・コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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