(57)【特許請求の範囲】
【請求項１】
第１の周期を有する第１のクロック信号と、
第２の周期を有し位相が互いに所定の間隔で離間している第２のクロック群と、
活性化信号と、
遅延量を設定する選択信号と、
を入力し、
前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジを基準として、前記選択信号に基づき、前記第１の周期の所定倍遅延させた信号を生成し、
前記第１の周期の所定倍遅延させた信号を前記第２のクロック群に応答してそれぞれサンプルして得た複数の信号に対して、前記選択信号に基づき、前記第２のクロック群の隣接クロック間の位相間隔に対応する時間を所定倍させた遅延を付加し、
前記遅延を付加した複数の信号に基づき、タイミング信号を生成するデジタル遅延回路を備えている、ことを特徴とするタイミング制御回路。
【請求項２】
前記第１の周期をＴ１とし、前記第２の周期をＴ２として前記第２のクロック群を隣接クロック間の位相がＴ２／Ｌ（但し、Ｌは所定の正整数）離間しているＬ相クロックとし、前記選択信号で規定される値を非負の整数ｍ、ｎ、前記タイミング信号の遅延時間をｔｄとすると、ｔｄは、Ｔ１のｍ倍の時間ｍ・Ｔ１と（Ｔ２／Ｌ）のｎ倍の時間ｎ・（Ｔ２／Ｌ）の和で規定される、ことを特徴とする請求項１記載のタイミング制御回路。
【請求項３】
前記デジタル遅延回路において、
前記第１の周期をＴ１とし、前記第２の周期をＴ２として前記第２のクロック群を隣接クロック間の位相がＴ２／Ｌ（但し、Ｌは所定の正整数）離間しているＬ相クロックとし、前記選択信号で規定される値を非負の整数ｍ、ｎとし、
前記活性化信号が活性化された時点における前記第１のクロックの有効エッジからｍ・Ｔ１遅延させた疎調タイミング信号を出力する疎調遅延回路と、
前記疎調タイミング信号を前記第２のクロック群に応答してサンプルし、前記サンプルされた複数の信号に対して、遅延ｎ・（Ｔ２／Ｌ）を付加し、前記遅延を付加した複数の信号の論理演算結果に基づき、前記疎調タイミング信号の有効エッジから、ｎ・（Ｔ２／Ｌ）遅延させたタイミングで微調タイミング信号を出力する微調遅延回路と、
を備えている、ことを特徴とする請求項１記載のタイミング制御回路。
【請求項４】
前記ｍ、ｎは、レジスタに可変自在に記録される、ことを特徴とする請求項２又は３に記載のタイミング制御回路。
【請求項５】
第１の周期（＝Ｔ１）の第１のクロック信号と、活性化信号と、疎調レジスタからの選択信号（値＝ｍ）とを入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量にて、疎調タイミング信号を出力する疎調遅延回路と、
第２の周期（Ｔ２）を有し位相がＴ２／Ｌ（ただし、Ｌは２以上の所定の整数）で離間しているＬ個の第２のクロック信号からなる第２のクロック群と、前記疎調遅延回路から出力される前記疎調タイミング信号と、微調レジスタからの選択信号（値＝ｎ）とを入力とし、
前記疎調タイミング信号を前記第２のクロック群のタイミングでサンプルし、前記サンプルされた複数の信号の各々に対して、遅延ｎ・（Ｔ２／Ｌ）をそれぞれ付加し、前記遅延を付加した複数の信号の論理演算結果に基づき、前記疎調タイミング信号の有効エッジから、ｎ・（Ｔ２／Ｌ）遅延させたタイミングで微調タイミング信号を出力する微調遅延回路と、
を備えている、ことを特徴とするタイミング制御回路。
【請求項６】
前記疎調遅延回路は、
入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、
前記第１のクロック信号と前記活性化信号とを入力し、前記活性化信号が活性状態のとき、前記第１のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第１のクロック信号をマスクするゲート回路と、
を備え、
前記ゲート回路から出力されるクロック信号が、前記シフトクロックとして用いられ、
前記ゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記疎調レジスタからの選択信号に対応して設けられた複数のスイッチを備え、
前記複数のスイッチのうち、前記選択信号の値ｍに対応して選択されたスイッチは、
前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号に対応するｍ段まで固定値がシフトされた時点でオンとされ、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、前記選択信号で選択されたｍサイクル後に、前記ゲート回路から出力される前記クロック信号を前記ノードに伝達し、前記疎調タイミング信号が出力される、ことを特徴とする請求項３又は５記載のタイミング制御回路。
【請求項７】
前記疎調遅延回路は、
前記選択信号に対応するスイッチを、前記選択信号が活性化されているとき、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号の値ｍに対応するｍ段まで前記固定値がシフトされた時点でオフからオンに設定し、
前記シフトレジスタにおいて前記ｍ＋１段まで前記固定値がシフトされる時点で、オンからオフに設定し、
前記選択信号が非活性化状態のとき、オフとする回路を備えている、ことを特徴とする請求項６記載のタイミング制御回路。
【請求項８】
前記疎調遅延回路は、
前記複数のスイッチの出力端が共通に接続される前記ノードの信号をバッファして前記疎調タイミング信号を出力するバッファ回路を備え、
前記バッファ回路は、前記ノードの信号を入力する反転回路を備え、前記反転回路の出力が第１の論理値のとき、前記ノードを第２の論理値に対応する電位の端子に接続するスイッチを備えている、ことを特徴とする請求項６又は７記載のタイミング制御回路。
【請求項９】
前記疎調遅延回路において、
前記シフトレジスタには、前記ゲート回路から出力されるクロックの反転クロックが前記シフトクロックとして用いられる、ことを特徴とする請求項６記載のタイミング制御回路。
【請求項１０】
前記微調遅延回路は、
前記疎調遅延回路からの前記疎調タイミング信号をデータ端子に共通に入力し前記第２のクロック群に応答してそれぞれサンプル出力する複数のフリップフロップと、
前記複数のフリップフロップの出力をそれぞれ入力し、対応するフリップフロップのクロック端子に供給されるクロックの遷移タイミングを基準として、ｎ・（Ｔ２／Ｌ）遅延させて出力する複数の多相クロック制御遅延回路と、
前記選択信号の値ｎを受け、前記複数の多相クロック制御遅延回路の各々で（Ｔ２／Ｌ）のｎ倍の遅延を作るための信号を生成する遅延計算回路と、
を備え、
前記複数の多相クロック制御遅延回路の出力の論理和をとり、前記疎調タイミング信号の有効エッジから、ｎ・（Ｔ２／Ｌ）遅延させた有効エッジの前記微調タイミング信号を出力する、ことを特徴とする請求項３又は５記載のタイミング制御回路。
【請求項１１】
前記微調遅延回路において、
前記多相クロック遅延回路は、
前記多相クロック遅延回路の入力に出力が接続される前記フリップフロップの出力を、初段に受け、前段の出力が後段の入力に接続されている、複数段のフリップフロップと、
前記複数段のフリップフロップのそれぞれに対応して設けられ、前記第２のクロック群を入力し、前記遅延計算回路からのクロック入力選択信号に基づき、対応する前記フリップフロップのクロック入力端子に入力するクロックを選択する第１群のセレクタと、
前記複数段のフリップフロップの出力を入力し、前記遅延計算回路からのノード選択信号に基づき１つを選択して、出力する第２のセレクタと、
を備え、
前記第１群のセレクタにおける前記クロック入力選択信号と、前記第２のセレクタにおける前記ノード選択信号は、前記多相クロック遅延回路の入力に出力が接続される前記フリップフロップに供給されるクロックの遷移に対応するタイミングから、前記第２のセレクタで選択されるまでの遅延が、ｎ・（Ｔ２／Ｌ）となるように、前記遅延計算回路において、それぞれの値が決定される、ことを特徴とする請求項１０記載のタイミング制御回路。
【請求項１２】
前記多相クロック制御遅延回路は、Ｌ相の前記第２クロック群の相数に等しいＬ個、並置されている、ことを特徴とする請求項１０又は１１記載のタイミング制御回路。
【請求項１３】
請求項１乃至１２のいずれか一に記載のタイミング制御回路を有し、チップ内部のタイミングを制御する半導体記憶装置。
【請求項１４】
請求項１３記載の半導体記憶装置において、半導体記憶装置はＤＲＡＭ（ダイナミックランダムアクセスメモリ）であり、
前記タイミング制御回路で発生したタイミングを、
ビット線イコライズの解除、
ワード線の活性化、
センスアンプの活性化、
列選択線の活性化、
メインアンプの活性化のうち少なくとも一つに用いる、ことを特徴とする半導体記憶装置。
【請求項１５】
チップ内部のタイミングを制御する回路として、
請求項１乃至１２のいずれか一に記載のタイミング制御回路を有する半導体装置。
【請求項１６】
第１の周期の第１のクロック信号と、活性化信号と、選択信号（値＝ｍ）とを入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、遅延量ｍ×（前記第１の周期）遅延させた第１のタイミング信号を出力する第１のユニットと、
第２の周期を有し位相が（第２の周期／Ｌ）（ただし、Ｌは２以上の所定の整数）で離間しているＬ個の第２のクロック信号からなる第２のクロック群と、前記第１のタイミング信号と、選択信号（値＝ｎ）とを入力とし、前記第１のタイミング信号を、前記第２のクロック群でサンプルする手段と、前記サンプルされた複数の信号に対して、遅延ｎ・（第２の周期／Ｌ）を付加した信号を生成する手段と、を備え、前記遅延を付加した複数の信号の論理演算結果に基づき、前記第１のタイミング信号の有効エッジより、遅延量ｎ（Ｔ２／Ｌ）遅延させた第２のタイミング信号を出力する第２のユニットと、
を備えている、ことを特徴とするタイミング生成システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング制御回路に関し、特に、半導体記憶装置のタイミング信号の生成に好適なタイミング制御回路及び該タイミング制御回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
図１６（ａ）は、ロジックＬＳＩチップの典型的な構成を模式的に示す図である。図１６（ａ）を参照すると、ロジックＬＳＩチップ（ＬＯＧＩＣ）においては、データ処理のスループットを上げるために、データ入力（ＤＩＮ）からデータ出力（ＤＯＵＴ）の間を、フリップフロップ回路（ＦＦ）で複数の論理回路ブロック（ＬＧＫ）に分割し、フリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）をクロック（ＣＫ）で制御するパイプライン動作を行っている。ロジックＬＳＩチップ（ＬＯＧＩＣ）では、それぞれの論理回路ブロック（ＬＧＫ）を、ほぼ同じ遅延を有するように分割することが可能であるため、上記に示したように、共通クロックで制御されるフリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）を用いパイプライン動作させることで動作周波数を向上することができる。パイプライン動作において、フリップフロップ（ＦＦ）は前段の論理回路ブロック（ＬＧＫ）の出力をクロックに同期してサンプルしサンプルした値を後段の論理回路ブロック（ＬＧＫ）に入力し、各段の論理回路ブロック（ＬＧＫ）での演算は１クロックサイクル内に行われる。
【０００３】
図１６（ｂ）は、クロック同期型のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の典型的な構成を模式的に説明する図である。なお、図１６（ｂ）では、簡単のため、コマンド（ＣＭＤ）、アドレス（ＡＤＤ）をそれぞれサンプルする入力段のフリップフロップをＦＦ１で表しており、コマンドデコーダ、アドレスデコーダをデコーダ（ＤＥＣ）で表している。図１６（ｂ）を参照すると、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、コマンドやアドレスの入力段とデータ出力段のフリップフロップＦＦ１、ＦＦ４はクロックＣＫ（の立ち上がりエッジ）で制御しているが、その他のチップ内部のフリップフロップ（例えばＦＦ２、ＦＦ３）は、タイミング制御回路（ＴＧ）において、外部端子から入力されたクロック（ＣＫ）からパルスジェネレータ（ＰＧ）で発生したパルスをアナログ遅延回路（ＡＤＬＹ１、ＡＤＬＹ２）で遅らせて生成したタイミング制御信号で制御している。
【０００４】
シンクロナスＤＲＡＭにおいては、チップ内部の機能ブロックであるデコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の遅延は大きく異なる。このため、共通のクロックでタイミングを制御したとすると、メモリアレイの遅延によって動作可能なクロック周波数が決定されることになる。すなわち、シンクロナスＤＲＡＭにおいては、図１６（ａ）のロジックＬＳＩのように、機能ブロックの遅延をほぼ同一とすることはできず、共通クロックで制御されるフリップフロップ（ＦＦ）を用いパイプライン動作させることはできず、この結果、周波数を向上することが難しい。
【０００５】
図１６（ｂ）に示したシンクロナスＤＲＡＭについて、リード動作を例にとってその動作を説明する。シンクロナスＤＲＡＭに、コマンド（ＣＭＤ）、アドレス（ＡＤＤ）が入力されると、これらは、それぞれ、対応する入力段のフリップフロップＦＦ１にて、クロック（ＣＫ）に同期してチップ内部に取り込まれる。ＦＦ１に取り込まれたコマンド、アドレスはデコーダ（ＤＥＣ）でデコードされ、動作（この場合、リード）と、選択すべきアドレスが確定する。この時間（タイミング）と一致するように、パルスジェネレータ（ＰＧ）からのクロックパルスをアナログディレイ（ＡＤＬＹ１）で遅延させて、次のフリップフロップＦＦ２のクロック端子ＣＫに供給し、メモリアレイ（ＭＥＭＣＯＲＥ）において選択アドレスのメインワード線（ＭＷＬＢ）（不図示）が活性化される。
【０００６】
続いて、メモリアレイ（ＭＥＭＣＯＲＥ）内において選択されたメモリセル（不図示）からビット線（不図示）に信号が発生する時間と一致するように、アナログディレイ（ＡＤＬＹ１）で遅延させたパルスをさらにアナログディレイ（ＡＤＬＹ２）で遅延させ、フリップフロップＦＦ３のクロック端子ＣＫに供給し、センスアンプ起動信号（ＳＡＮ）が活性化され、発生した信号がセンスアンプ（不図示）で増幅される。
【０００７】
センスアンプ（不図示）で増幅された信号は、引き続きリードコマンドが入力されたときに、データパス（ＤＢ）を通って出力バッファまで伝送され、ＦＦ４において、カウンタ（ＣＯＵＮＴ）からのクロックに同期して、チップの外部データ出力端子（ＤＯＵＴ）からチップ外部に出力される。
【０００８】
なお、クロック位相の粗調整を行う粗調整回路とクロック位相の微調整を行う微調整回路を備えた構成として特許文献１等がある（なお、特許文献１に記載された発明は、後述される本発明とは構成が全く相違している）。また特許文献２には、直列接続した粗遅延部と微小遅延部に電源電圧を供給する第１、第２のＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を備え、第１、第２のＤＬＬのモニタ回路として用いる遅延部を粗遅延部と微小遅延部と同じ回路形式としたタイミング発生回路が開示されている。
【０００９】
【特許文献１】特開２００４−１１０４９０号公報
【特許文献２】特開２００６−１８６５４７号公報
【非特許文献１】Ｋｏｈｔａｒｏｈ  Ｇｏｔｏｈ，  Ｓｈｉｇｅｔｏｓｈｉ  Ｗａｋａｙａｍａ，  Ｍｉｙｏｓｈｉ  Ｓａｉｔｏ，  Ｊｕｎｊｉ  Ｏｇａｗａ，  Ｈｉｒｏｔａｋａ  Ｔａｍｕｒａ，  Ｙｏｓｈｉｎｏｒｉ  Ｏｋａｊｉｍａ，  ａｎｄ  Ｍａｓａｏ  Ｔａｇｕｃｈｉ，  ‘Ａｌｌ−Ｄｉｇｉｔａｌ  Ｍｕｌｔｉ−Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  ｆｏｒ  Ｉｎｔｅｒｎａｌ  Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  Ｅｍｂｅｄｄｅｄ  ａｎｄ／ｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  ＤＲＡＭｓ’，  １９９７  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．１０７−１０８）において、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記非特許文献、特許文献等の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明によって与えられたものである。
【００１１】
近年、ＬＳＩ内のＭＯＳトランジスタや配線の微細化、及び低電圧化の進展により、デバイス特性のばらつきが大きな問題となっている。
【００１２】
図１７（ａ）は、上記したアナログディレイ（ＡＤＬＹ）の回路構成の一例を示す図である。図１７（ａ）には、一例として、多段のインバータ（ＩＮＶ）を従属接続した構成が示されている。
【００１３】
図１７（ｂ）は、図１７（ａ）のアナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）を各種の条件でシミュレーションにより求めた値を相対値として示している。ここで、Ｌｏｗ−ｖｏｌｔａｇｅ／Ｈｉｇｈ−ｖｏｌｔａｇｅは、動作電圧が高めにばらついている場合と、低めにばらついている場合にそれぞれ対応している。ｓｌｏｗ／ｆａｓｔは、ＭＯＳトランジスタのしきい値が高い場合と、低い場合にそれぞれ対応している。Ｈｉｇｈ  ｔｅｍｐ／Ｌｏｗ  ｔｅｍｐは動作温度が高い場合と、低い場合にそれぞれ対応している。
【００１４】
図１７（ｂ）において、例えば、Ｌｏｗ−ｖｏｌｔａｇｅ、ｓｌｏｗ、Ｈｉｇｈ  ｔｅｍｐの組み合わせは、
・動作電圧が低めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が高く、且つ、
・動作温度が高い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は大となる。また、Ｈｉｇｈ−ｖｏｌｔａｇｅ、ｆａｓｔ、Ｌｏｗ  ｔｅｍｐの組み合わせは、
・動作電圧が高めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が低く、且つ、
・動作温度が低い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は小となる。他の組み合わせも同様に読み取れる。
【００１５】
図１７（ｂ）からも明らかなように、アナログディレイ（ＡＤＬＹ）において、最も遅延が長くなる場合（最大遅延）と、最も短くなる場合（最小遅延）では約２倍の違いがある。シンクロナスＤＲＡＭの内部にある遅延回路において、このように遅延量が大きく変化すると、アクセス時間が増大する。
【００１６】
図１８（ａ）は、シンクロナスＤＲＡＭ内部の回路が最も早く動作する条件（Ｂｅｓｔ）における、回路ブロックの動作タイミングを模式的に示した図である。図１８（ａ）において、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の動作時間を横軸にとっている。
【００１７】
これらの回路ブロックの動作時間が重ならないように、クロック（ＣＫ）からメインワード線（ＭＷＬＢ）までの遅延量ｔｄ１と、メインワード線（ＭＷＬＢ）からセンスアンプ起動信号（ＳＡＮ）までの遅延量ｔｄ２を決定し、図１６（ｂ）に示したように、タイミング制御回路（ＴＧ）に、アナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）が設けられている。この場合、アナログディレイ（ＡＤＬＹ１）の遅延量をｔｄ１、アナログディレイ（ＡＤＬＹ２）の遅延量をｔｄ２としている。
【００１８】
図１８（ｂ）には、上記のように遅延量を決定して回路を設計した場合の、回路が最も遅く動作する条件（Ｗｏｒｓｔ）における、動作タイミングを示している。
【００１９】
デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の各回路ブロックの動作時間が、図１８（ａ）の各回路ブロックの動作時間と比べて、増加しているのに加えて、アナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量も増加している。このとき、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）のそれぞれの動作時間の増加分よりも、アナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量（ｔｄ１、ｔｄ２）の増加分の方が大きいため、デコーダ（ＤＥＣ）の動作の終了とメモリアレイ（ＭＥＭＣＯＲＥ）の動作開始の間、メモリアレイ（ＭＥＭＣＯＲＥ）の動作の終わりと、データバス（ＤＢ）の動作開始の間にそれぞれ、デッドマージン（ＤＭ１、ＤＭ２）が発生する。このタイミングマージン（デッドマージン）のために、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の各回路ブロックの持つ遅延量の和よりも、アクセス時間が長くなってしまう。このため、本来のデバイス・回路の性能が生かされない、という問題が発生している。
【００２０】
反対に、図１８（ｂ）に示したＷｏｒｓｔの条件においてタイミングマージンを設けずに、図１６（ｂ）のアナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量を決定した場合、図１８（ａ）に示したＢｅｓｔの条件では、各回路ブロック動作が終了するよりも速く次の回路ブロックが起動されるため（すなわち遅延量ｔｄ１、ｔｄ２が、それぞれ、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）の動作時間よりも短くなる）、回路ブロックの動作が重なってしまい、誤動作する。
【００２１】
この問題を解決するために、デジタル遅延素子（回路）をメモリ回路に適用する例が報告されている。デジタル遅延素子（回路）とは、クロック信号及び多相クロックを用いて、これらの周期の整数倍の遅延を発生する回路をいう。デジタル遅延素子（回路）を用いると、デバイス、温度、電源電圧が変化した場合でも、外部より供給されるクロック周期で定まる遅延を発生することができるため、遅延量の変動幅が小さいという利点がある。一例としては、非特許文献１には、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）で多相のクロックを発生し、該多相クロックを内部で用いるＤＲＡＭが開示されている。
【００２２】
しかしながら、ＤＬＬは、クロックが供給されてから、ＤＬＬ内部での遅延がクロックと同期するまでには、所定の時間（一例として、１００サイクル程度）を要する。このため、ＤＲＡＭが動作していないスタンバイモードにおいても、クロックを止めることが出来ず、スタンバイモードの消費電流が増加する、という問題がある。
【００２３】
本発明の目的は、短時間で起動できるデジタル遅延回路を有するタイミング制御回路を提供することにある。
【００２４】
本発明の他の目的は、プロセスや動作環境等の変化に対して、遅延変動の小さいタイミングを生成するタイミング制御回路、及び該タイミング制御回路を備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２６】
本発明の１つの側面によれば、第１の周期を有する第１のクロック信号と、第２の周期を有し位相が互いに所定の間隔で離間している第２のクロック群と、活性化信号と、遅延量を設定する選択信号と、を入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジを基準として、前記選択信号に基づき、前記第１の周期の所定倍遅延させた信号を生成し、前記第１の周期の所定倍遅延させた信号を前記第２のクロック群に応答してそれぞれサンプルして得た複数の信号に対して、前記選択信号に基づき、前記第２のクロック群の隣接クロック間の位相間隔に対応する時間を所定倍させた遅延を付加し、前記遅延を付加した複数の信号に基づき、タイミング信号を生成するデジタル遅延回路を備えたタイミング制御回路が提供される。
【００２７】
本発明において、前記第１の周期をＴ１とし、前記第２の周期をＴ２として前記第２のクロック群を隣接クロック間の位相がＴ２／Ｌ（但し、Ｌは所定の正整数）離間しているＬ相クロックとし、前記選択信号で規定される値を非負の整数ｍ、ｎとし、前記タイミング信号の遅延時間をｔｄとすると、前記ｔｄは、Ｔ１のｍ倍の遅延時間ｍ・Ｔ１と（Ｔ２／Ｌ）のｎ倍の遅延時間ｎ・（Ｔ２／Ｌ）の和  
ｍ・Ｔ１＋ｎ・（Ｔ２／Ｌ）に、
Ｔ１、Ｔ２には依存しない固定遅延量を加えた値とされる。
【００２８】
本発明においては、前記デジタル遅延回路において、前記第１の周期をＴ１とし、前記第２の周期をＴ２として、前記第２のクロック群を隣接クロック間の位相がＴ２／Ｌ（但し、Ｌは所定の正整数）離間しているＬ相クロックとし、前記選択信号で規定される値を非負の整数ｍ、ｎとし、
前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジからｍ・Ｔ１遅延させた疎調タイミング信号を出力する疎調遅延回路と、
前記疎調タイミング信号を前記第２のクロック群に応答してサンプルする手段と、前記サンプルされた複数の信号の各々に対して、遅延ｎ・（Ｔ２／Ｌ）をそれぞれ付加する手段と、前記遅延を付加した複数の信号の論理演算結果に基づき、前記疎調タイミング信号の有効エッジから、ｎ・（Ｔ２／Ｌ）遅延させたタイミングで微調タイミング信号を出力する手段と、を有する微調遅延回路と、を備えている。本発明において、前記ｍ、ｎは、レジスタに可変自在に記録される構成としてもよい。
【００２９】
本発明に係るタイミング制御回路においては、第１の周期（＝Ｔ１）の第１のクロック信号と、活性化信号と、疎調レジスタからの選択信号（値＝ｍ）とを入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量にて、疎調タイミング信号を出力する疎調遅延回路と、
第２の周期（Ｔ２）を有し位相がＴ２／Ｌ（ただし、Ｌは２以上の所定の整数）で離間しているＬ相クロックからなる第２のクロック群と、前記疎調遅延回路から出力される前記疎調タイミング信号と、微調レジスタからの選択信号（値＝ｎ）とを入力とし、
前記疎調タイミング信号を前記第２のクロック群のタイミングでサンプルして得た複数の信号の各々に対して、遅延ｎ・（Ｔ２／Ｌ）をそれぞれ付加し、前記遅延を付加した複数の信号の論理演算結果に基づき、前記疎調タイミング信号の有効エッジから、ｎ・（Ｔ２／Ｌ）遅延させたタイミングで微調タイミング信号を出力する微調遅延回路と、を備えている。
【００３０】
本発明において、前記疎調遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、前記第１のクロック信号と前記活性化信号とを入力し、前記活性化信号が活性状態のとき、前記第１のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第１のクロック信号をマスクするゲート回路と、を備え、前記ゲート回路から出力されるクロックが、前記シフトクロックとして用いられる。さらに、前記ゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記疎調レジスタからの選択信号の本数に対応して設けられた複数のスイッチを備えている。前記複数のスイッチのうち、前記選択信号の値ｍに対応して選択されたスイッチは、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号に対応するｍ段まで固定値がシフトされた時点でオンとされ、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、前記選択信号で選択されたｍサイクル後に、前記ゲート回路から出力される前記クロックを前記ノードに伝達し前記疎調タイミング信号が出力される、構成としてもよい。
【００３１】
本発明において、前記疎調遅延回路は、前記選択信号に対応するスイッチを、前記選択信号が活性化されているとき、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号の値ｍに対応するｍ段まで前記固定値がシフトされた時点でオフからオンに設定し、前記シフトレジスタにおいて前記ｍ＋１段まで前記固定値がシフトされる時点でオンからオフに設定し、前記選択信号が非活性化状態のとき、オフとする回路を備えた構成としてもよい。
【００３２】
本発明において、前記疎調遅延回路は、前記複数のスイッチの出力端が共通に接続される前記ノードの信号をバッファして前記疎調タイミング信号を出力するバッファ回路を備え、前記バッファ回路は、前記ノードの信号を入力する反転回路を備え、前記反転回路の出力が第１の論理値のとき、前記ノードを第２の論理値に対応する電位の端子に接続するスイッチを備えている構成としてもよい。本発明において、前記疎調遅延回路の前記シフトレジスタには、前記ゲート回路から出力されるクロックの反転クロックがシフトクロックとして用いられる。
【００３３】
本発明において、前記微調遅延回路は、前記疎調遅延回路からの前記疎調タイミング信号をデータ端子に入力し前記第２のクロック群に応答してそれぞれサンプル出力する複数のフリップフロップと、前記複数のフリップフロップの出力をそれぞれ入力し、対応するフリップフロップのクロック端子に供給されるクロックの遷移タイミングを基準として、ｎ・（Ｔ２／Ｌ）遅延させて出力する複数の多相クロック制御遅延回路と、前記選択信号の値ｎを受け、前記複数の多相クロック制御遅延回路の各々で（Ｔ２／Ｌ）のｎ倍の遅延を作るための信号を生成する遅延計算回路と、を備え、前記複数の多相クロック制御遅延回路の出力の論理和をとり、前記疎調タイミング信号からｎ・（Ｔ２／Ｌ）遅延させた前記微調タイミング信号を出力する構成としてもよい。
【００３４】
本発明において、前記微調遅延回路の前記多相クロック遅延回路は、前記多相クロック遅延回路に対応するフリップフロップの出力を、初段に受ける、カスケード接続された複数段のフリップフロップと、前記複数段のフリップフロップのそれぞれに対応して設けられ、前記第２のクロック群を入力し、前記遅延計算回路からのクロック入力選択信号に基づき、対応する前記フリップフロップのクロック入力端子に入力するクロックを選択する第１群のセレクタと、前記複数段のフリップフロップの出力を入力し、前記遅延計算回路からのノード選択信号に基づき１つを選択して、出力する第２のセレクタと、を備え、前記第１群のセレクタにおける前記クロック入力選択信号と、前記第２のセレクタにおける前記ノード選択信号は、前記多相クロック遅延回路の入力に出力が接続されるフリップフロップに供給されるクロックの遷移に対応するタイミングから、前記第２のセレクタで選択されるまでの遅延が、ｎ・（Ｔ２／Ｌ）となるように、前記遅延計算回路において、それぞれの値が決定される構成としてもよい。
【００３５】
本発明においては、上記タイミング制御回路を有し、チップ内部のタイミングを制御する半導体記憶装置が提供される。半導体記憶装置はＤＲＡＭであり、前記タイミング制御回路で発生したタイミングをビット線イコライズの解除、ワード線活性化、センスアンプ活性化、列選択線活性化、メインアンプ活性化のうち少なくとも一つに用いる、ようにしてもよい。
【発明の効果】
【００３６】
本発明によれば、短時間で起動できるデジタル遅延回路を備えたタイミング制御回路を提供することができる。
【００３７】
本発明によれば、プロセスや動作環境等の変化に対して、遅延変動の小さいタイミングを生成し、デッドマージンを解消し、アクセス時間を短縮可能とする、タイミング制御回路を提供することができる。上記本発明によれば、第１のクロックと第２のクロックの位相関係とは無関係に所望の微調タイミング信号を得ることが出来る。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面において、ＰＭＯＳトランジスタにはゲートに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続は明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００３９】
本発明に係るタイミング制御回路においては、第１の周期（Ｔ１）を持つ第１のクロック信号と、第２の周期（Ｔ２）を持ちＬ相（Ｌは２以上の所定の正整数）クロックをなす第２のクロック群（互いにほぼＴ２／Ｌで位相が異なるＬ個の第２のクロック信号）を入力し、遅延を選択する選択信号の値をｍ、ｎ（ｍ、ｎは非負整数）としたときに、第１のクロック信号からの遅延量が、ほぼ、ｔｄ＝ｍ・Ｔ１＋ｎ・（Ｔ２／Ｌ）となるタイミング信号（微調タイミング信号：ＦＴ）を発生する。
【００４０】
本発明に係るタイミング制御回路においては、疎調遅延回路（ＣＤ；Ｃｏａｒｓｅ  Ｄｅｌａｙ）と、微調遅延回路（ＦＤ；Ｆｉｎｅ  Ｄｅｌａｙ）とを備えている。疎調遅延回路（ＣＤ）は、活性化（アクティベート）信号（ＡＣＴ）が活性化してから第１のクロック信号の有効エッジ（例えば立ち上がりエッジ）をカウントするカウンタを有し、ｍクロックサイクル計数した時点で第１のクロック信号の有効エッジからの遅延量がほぼｍ・Ｔ１である、疎調タイミング信号（ＣＴ）を発生する。
【００４１】
微調遅延回路（ＦＤ）は、第２の周期を有し位相が第２の周期／Ｌ（ただし、Ｌは２以上の所定の整数）で離間しているＬ相のクロックからなる第２のクロック群と、前記疎調遅延回路から出力される前記疎調タイミング信号と、微調レジスタからの選択信号（値＝ｎ）とを入力とし、前記疎調タイミング信号を前記第２のクロック群のタイミングにて複数のフリップフロップでそれぞれサンプルし、複数のフリップフロップでそれぞれサンプルした複数の信号に対して、遅延ｎ・（第２の周期／Ｌ）を付加した信号を生成する複数の多相クロック制御遅延回路（ＰＤ１〜ＰＤ４）を備え、複数の多相クロック制御遅延回路でそれぞれ遅延を付加した信号を合成(例えば論理和をとる)して、前記疎調タイミング信号の有効エッジよりｎ（Ｔ２／Ｌ）分遅延させた微調タイミング信号を出力する。以下実施例に即して説明する。
【実施例】
【００４２】
図１（ａ）は、本発明の一実施例のタイミング制御回路（ＴＧ）の構成を示す図である。図１（ｂ）は、本発明の一実施例のタイミング制御回路（ＴＧ）の動作波形を示す図である。
【００４３】
図１（ａ）を参照すると、本実施例のタイミング制御回路（ＴＧ）には、クロック周期がＴ１であるクロックＡ（ＣＫａ）（本発明の第１のクロック信号に対応する）と、クロック周期がＴ２であるクロックＢ（ＣＫｂ）が入力される。クロックＢ（ＣＫｂ）は、位相が３６０°／Ｌずつ離間しているＬ相のクロック（本発明の第２のクロックに対応する）である。Ｌ相クロックは、立ち上がりエッジがＴ２／Ｌの時間差で等間隔に離間している。特に制限されないが、本実施例では、Ｌを４として、クロックＢ（ＣＫｂ）を、互いに位相が９０°離間している４相クロックＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０とする。
【００４４】
メモリチップ内のコマンドジェネレータ（ＣＭＤＧＥＮ）には、コマンド（ＣＭＤ）が入力され、コマンドジェネレータ（ＣＭＤＧＥＮ）で発生したアクティベート信号（活性化信号）（ＡＣＴ）、及び、リセット信号（ＲＳＴ）が、タイミング制御回路（ＴＧ）に入力される。
【００４５】
タイミング制御回路（ＴＧ）は、複数のデジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）を備えている。複数のデジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）でそれぞれ生成された微調タイミング信号（ＦＴ）がメモリアレイ（ＡＲＹ）に入力される。なお、図１（ａ）には、簡単のため、デジタル遅延回路（ＤＤ１）から生成された微調タイミング信号（ＦＴ）がメモリアレイ（ＡＲＹ）に入力される構成が示されており、デジタル遅延回路（ＤＤ２、ＤＤ３）からの微調タイミング信号（ＦＴ）、デジタル遅延回路（ＤＤ２、ＤＤ３）からそれぞれ生成される微調タイミング信号（ＦＴ）を入力するメモリアレイ（ＡＲＹ）は図示されていない。
【００４６】
微調タイミング信号（ＦＴ）は、ｍ、ｎを整数として、アクティベート信号（ＡＣＴ）の活性化時において、クロックＡ（ＣＫａ）の立ち上がりエッジ（有効エッジ）から、遅延時間
ｍ・Ｔ１＋ｎ・Ｔ２／Ｌ            ・・・（１）
だけ遅延した立ち上がりエッジを有する。
【００４７】
実際の回路では、クロック信号が回路内部を通過する部分の固定遅延分（クロック周期に依存しないで発生する遅延分）ｔｃ＋ｔｆが付加される。
【００４８】
なお、本実施例では、クロックＡ（ＣＫａ）の有効エッジを立ち上がりエッジとして説明するが、本発明においてかかる構成に限定されるものでないことは勿論である。例えばクロックＡ（ＣＫａ）の立ち下がりエッジを有効エッジとし、クロックＡ（ＣＫａ）の立ち下がりから、ｍ・Ｔ１＋ｎ・Ｔ２／Ｌだけ遅延した立ち下がりエッジを有する微調タイミング信号（ＦＴ）を生成するようにしてもよいことは勿論である。
【００４９】
デジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）は同一構成とされ、図１（ａ）では、デジタル遅延回路（ＤＤ１）の内部構成のみが示されている。
【００５０】
図１（ａ）を参照すると、デジタル遅延回路（ＤＤ１）は、疎調遅延回路（ＣＤ）と、微調遅延回路（ＦＤ）と、疎調遅延レジスタ（ＣＤＲ）と、微調遅延レジスタ（ＦＤＲ）と、を備えている。なお、疎調遅延レジスタ（ＣＤＲ）と、微調遅延レジスタ（ＦＤＲ）は、デジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）内に個別に備えるかわりに、レジスタ群（レジスタファイル）として、デジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）に対して共通に設けるようにしてもよいことは勿論である。
【００５１】
疎調遅延回路（ＣＤ）には、クロックＡ（ＣＫａ）が入力され、アクティベート信号（ＡＣＴ）が活性化された状態においてクロックＡ（ＣＫａ）の立ち上がりエッジから、
ｍ・Ｔ１＋ｔｃ                      ・・・（２）
だけ遅れた疎調タイミング信号（ＣＴ）を発生する。
【００５２】
ここで、ｔｃは、疎調遅延回路（ＣＤ）に固有の遅延時間である。ｍの値は、疎調遅延レジスタ（ＣＤＲ）より、疎調遅延回路（ＣＤ）に伝達される。
【００５３】
図１（ｂ）には、ｍ＝２の場合（図１（ａ）の疎調遅延レジスタ（ＣＤＲからのＭＲ＜２＞がＨｉｇｈ）が示されている。アクティベート信号（ＡＣＴ）が活性化された状態（Ｈｉｇｈ）におけるクロックＡ（ＣＫａ）の立ち上がりエッジから（図１（ｂ）のサイクル０の開始から）、２・Ｔ１＋ｔｃ遅れた疎調タイミング信号（ＣＴ）が、疎調遅延回路（ＣＤ）から出力される。
【００５４】
微調遅延回路（ＦＤ）には、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）が入力され、疎調タイミング信号（ＣＴ）の立ち上がりエッジから
ｎ・Ｔ２／Ｌ＋ｔｆ                      ・・・（３）
だけ遅れた微調タイミング信号（ＦＴ）を発生する。ここで、ｔｆは、微調遅延回路（ＦＤ）に固有の遅延時間である。ｎの値は微調遅延レジスタ（ＦＤＲ）より微調遅延回路（ＦＤ）に伝達される。図１（ｂ）では、ｎ＝３の場合（図１（ａ）の微調遅延レジスタ（ＦＤＲ）からのＮＲ＜２＞がＨｉｇｈ）が示されている。
【００５５】
アクティベート信号（ＡＣＴ）が活性化した状態における、クロックＡ（ＣＫａ）の立ち上がりエッジから、微調タイミング信号（ＦＴ）の立ち上がりまでの遅延時間ｔｄは、
ｔｄ＝２・Ｔ１＋３・Ｔ２／Ｌ＋ｔｃ＋ｔｆ                    ・・・（４）
で表される。
【００５６】
式（４）から、遅延時間ｔｄは、ｍの値を１つ増やすごとにＴ１増加し、ｎの値を１つ増やすごとにＴ２／Ｌ増加する。
【００５７】
本実施例のタイミング生成回路を用いると、微調タイミング信号（ＦＴ）は、
Ｔ１、Ｔ２、Ｌ、ｍ、ｎ
で決まるため、温度変化、電源電圧やデバイスのばらつきによる変動を受けにくい、という特徴がある。温度変化、電源電圧やデバイスのばらつきの影響を受けるのは、全体に比べると小さい固定遅延分ｔｃ＋ｔｆのみであることから、全体の遅延に対する、遅延変動分の割合を特段に減少することができる。
【００５８】
図２は、図１の疎調遅延回路（ＣＤ）の回路構成の一例を示す図である。図２を参照すると、疎調遅延回路（ＣＤ）は、複数のフリップフロップ（ＦＦ１〜ＦＦ８）をカスケード接続してなるシフトレジスタ（クロックを計数するカウンタとして機能）を有し、疎調遅延レジスタ（ＣＤＲ）からのｍ選択信号ＭＲ＜０：７＞とシフトレジスタの該当する段の出力とに基づき、オンするＣＭＯＳ型のトランスファゲート（ＴＧ０、ＴＧ１、・・・ＴＧ７）を選択することにより、クロックＡ（ＣＫａ）をｍ周期分遅延させた疎調タイミング信号（ＣＴ）を生成する。
【００５９】
ＡＮＤゲート（ＡＮＤ８）は、アクティベート信号（ＡＣＴ）とクロック（ＣＫａ）を入力し、アクティベート信号（ＡＣＴ）が活性状態（Ｈｉｇｈ）のときに、クロック（ＣＫａ）を伝達してクロック（ＣＫｃ）として出力し、一方、アクティベート信号（ＡＣＴ）が活性状態（Ｌｏｗ）のときに固定値Ｌｏｗを出力する（クロックをマスクする）。
【００６０】
複数のトランスファゲート（ＴＧ０、ＴＧ１、・・・ＴＧ７）はクロック（ＣＫａ）を共通に入力し、出力はノード（Ｎ０）に共通に接続されている。ノード（Ｎ０）は、インバータ（ＩＮＶ２）、インバータ（反転バッファ）（ＩＮＶ３）を介してＣＴに接続される。
【００６１】
ｍ選択信号のうち活性化されたＭＲ＜０＞に対応するトランスファゲートＴＧ０は、次段のフリップフロップＦＦ１の出力Ｑ１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルでＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。
【００６２】
また、ｍ選択信号のうち活性化されたＭＲ＜ｉ＞（ただし、ｉは１〜７）に対応するトランスファゲートＴＧｉは、対応する段のフリップフロップＦＦｉの出力ＱｉがＨｉｇｈであり、且つ、次段のフリップフロップＦＦｉ＋１の出力Ｑｉ＋１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルで対応する段のＦＦｉの出力ＱｉがＨｉｇｈ、且つ、次段のＦＦｉ＋１の出力Ｑｉ＋１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。なお、ＩＮＶ２の出力をゲートに受け、ソースが接地され、ドレインがノード（Ｎ０）に接続されたＮＭＯＳトランジスタ（ＮＭ１）は、ＩＮＶ２の出力がＨｉｇｈのときオンしノード（Ｎ０）の電荷を放電し接地電位とする。
【００６３】
より詳細には、ｍ選択信号ＭＲ＜０：７＞のうちＭＲ＜０＞と、ＦＦ１の出力Ｑ１を反転するインバータ（ＩＮＶ１）の出力とを入力するＮＡＮＤゲート（ＮＡＮＤ０）と、ＩＮＶ１の出力とＭＲ＜０＞とを入力するＡＮＤゲート（ＡＮＤ０）の出力は、トランスファゲート（ＴＧ０）のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。アクティベート信号（ＡＣＴ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＬｏｗの場合、ＮＡＮＤ０、ＡＮＤ０の出力がそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ０がオンする。アクティベート信号（ＡＣＴ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＮＡＮＤ０、ＡＮＤ０の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ０はオフする。すなわち、アクティベート信号（ＡＣＴ）が活性化された時点のサイクル０（クロックのＣＫｃの立ち下がりエッジは０発）で、ＴＧ０がオンし、ＣＫａをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。
【００６４】
１段目のＦＦ１のデータ入力端子（Ｄ）は電源（ＶＤＤ）に接続され、ＦＦ１のクロック端子（ＣＫ）には、ＣＫｃをインバータで反転した信号が入力され、ＦＦ１の出力Ｑ１は、次段のＦＦ２のデータ入力端子（Ｄ）に接続されるとともに、ＮＯＲ回路（ＮＯＲ１）の反転入力に入力される。ＦＦ１の出力Ｑ１は、前述したようにＩＮＶ１を介して、ＡＮＤ０に入力される。ＮＯＲ１の他の入力には、次段のＦＦ２の出力Ｑ２が入力され、ＮＯＲ１の出力はＡＮＤ１に入力される。ここで、ＮＯＲ１は、ＦＦ１の出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗのとき、Ｈｉｇｈを出力し、それ以外はＬｏｗを出力する。ＭＲ＜１＞とＮＯＲ１の出力とを入力するＮＡＮＤ１と、ＮＯＲ１の出力とＭＲ＜１＞とを入力するＡＮＤ１の出力は、トランスファゲートＴＧ１のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。
【００６５】
アクティベート信号（ＡＣＴ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１が電源電位をＣＫｃの立ち下がりエッジでサンプルした結果、その出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗの場合（すなわち、ＦＦ２までは電源電位はシフトされていない場合）、ＮＯＲ１の出力がＨｉｇｈとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ１がオンする。アクティベート信号（ＡＣＴ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１、ＦＦ２の出力Ｑ２がともにＨｉｇｈとなると（ＦＦ２までは電源電位はシフトされると）、その時点でＮＯＲ１の出力がＬｏｗとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ１はオフする。すなわち、アクティベート信号（ＡＣＴ）が活性化された時点から１発目のクロックＣＫｃの立ち下がりに応答して、ＴＧ１がオンし、ＣＫａをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。ＴＧ１がオンのときＣＫａのＨｉｇｈからＬｏｗへの遷移に応答してノードＮ０はＮＭＯＳトランジスタＮＭ１を介して接地端子に放電される。つづいて２発目のクロックＣＫｃの立ち下がりに応答してＴＧ１はオフする。
【００６６】
後段のＦＦ２〜ＦＦ７についても同様の構成とされる。なお、ＦＦ８の出力は前段のＦＦ７に対応するＮＯＲ７に入力される。ＦＦ１〜ＦＦ８は、リセット端子（Ｒ）にＲＳＴが共通に接続され、ＲＳＴがＨｉｇｈのとき、出力端子Ｑ１〜Ｑ８はＬｏｗにリセットされる。ＦＦ１は１発目のＣＫｃの立ち下がりエッジに応答してＨｉｇｈ電位（電源電位）をサンプル出力する。ＦＦ２〜ＦＦ７はそれぞれ２〜７発目のＣＫｃの立ち下がりエッジに応答して前段のＦＦ１〜ＦＦ６より出力されるＨｉｇｈ電位をサンプル出力する。ＦＦ８は、７発目のＣＫｃの立ち下がりエッジに応答してＦＦ７より出力されるＨｉｇｈ電位をサンプル出力する。
【００６７】
図３は、図２の疎調遅延回路（ＣＤ）の動作を説明するためのタイミング図である。クロックＡ（ＣＫａ）をアクティベート信号（ＡＣＴ）とＡＮＤ（図２のＡＮＤ８）をとったものをＣＫｃとし、ＦＦ１〜ＦＦ８よりなるシフトレジスタにシフトクロックとして入力される。シフトレジスタは、ＣＫｃを反転した信号をクロックに入力しているため、立ち下がりエッジでＱ１〜Ｑ７へとＨｉｇｈ電位が１クロックサイクルずつ、転送されていく。なお、図３では、アクティベート信号（ＡＣＴ）がＨｉｇｈとなった時点以降のクロックサイクル０〜３でＱ１〜Ｑ４がＣＫｃの立ち下がりエッジに応答して順次Ｈｉｇｈ電位となり、クロックサイクル４でＲＳＴがＨｉｇｈに設定されて、ＦＦ１〜ＦＦ８の出力Ｑ１〜Ｑ８はＬｏｗにリセットされる。
【００６８】
アクティベート信号（ＡＣＴ）が活性化されてから、クロックサイクル１のＣＫｃの立ち下がりエッジ（２回目の立ち下がりエッジ）で、ＦＦ２の出力端子Ｑ２がＬｏｗからＨｉｇｈに遷移する。ｍ＝２の場合、ＭＲ＜２＞がＨｉｇｈとされており、セレクタ（ＡＮＤ２、ＮＡＮＤ２、ＮＯＲ２）を通してトランスファゲート（ＴＧ２）が導通状態とされる。すなわち、ＭＲ＜２＞がＨｉｇｈ、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＬｏｗのときに、ＮＯＲ２の出力はＨｉｇｈ、ＮＡＮＤ２の出力がＬｏｗ、ＡＮＤ２の出力がＨｉｇｈとなり、ＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオンする。この状態で、ＣＫｃの２つ目の立ち上がりエッジは、ＴＧ２を通過しノード（Ｎ０）において、２・Ｔ１＋ｔｃの遅延を発生する。
【００６９】
アクティベート信号（ＡＣＴ）が活性化されてからクロックサイクル２のＣＫｃの立ち下がりエッジ（３回目の立ち下がりエッジ）以降、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＨｉｇｈとなるため、ＮＯＲ２の出力はＬｏｗ、ＮＡＮＤ２の出力がＨｉｇｈ、ＡＮＤ２の出力がＬｏｗとなり、ＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオフし、非導通となる。
【００７０】
クロックサイクル２において、ノード（Ｎ０）に伝達されたクロックＣＫｃのパルスはインバータＩＮＶ２、ＩＮＶ３を介して疎調タイミング信号（ＣＴ）として出力される。ノード（Ｎ０）に伝達されたクロックＣＫｃがＨｉｇｈからＬｏｗに遷移すると、インバータＩＮＶ２の出力はＨｉｇｈとなり、パストランジスタＮＭ１がオンし、ノード（Ｎ０）の電荷は放電され、ノード（Ｎ０）はＬｏｗ電位となる。
【００７１】
これによって、疎調タイミング信号（ＣＴ）は、ＣＤＲからｍ（ＭＲ＜０＞〜＜７＞）で規定される遅延ｍ・Ｔ１＋ｔｃを有する、単発パルス（ワンショットパルス）を発生できる。ここで、ｔｃは、クロックパルスＣＫａが図２の疎調遅延回路（ＣＤ）内を通過する場合の遅延量である。例えば、ＡＮＤ８、トランスファゲート、ＩＮＶ２、ＩＮＶ３の各伝搬遅延時間の和に対応する。
【００７２】
本実施例の疎調タイミング発生回路（ＣＤ）は、温度やプロセスばらつきに対して変動の小さい遅延を発生することができる。
【００７３】
また、本実施例の疎調タイミング発生回路（ＣＤ）は、シフトレジスタの出力自体を疎調タイミングとして出力するのではなく、前のクロックサイクルのＣＫｃの立ち下がりエッジで、ＣＫｃが通るトランスファゲートを事前に導通状態（オン状態）としている。このため、クロックが通過するパスが短くなり、出力とクロックエッジの時間差を減らすことが出来る。例えば、図３において、ＭＲ＜２＞がＨｉｇｈのとき、クロックサイクル１のＣＫｃの立ち下がりエッジでＦＦ２の出力Ｑ２がＨｉｇｈに立ち上がり、これを受けてＴＧ２を導通状態（オン状態）としておき、クロックサイクル２のＣＫｃのＨｉｇｈパルスをＴＧ２を介してノードＮ０に伝達させるようにしている。クロックＣＫｃがノードＮ０に出力されるまでに通過するパスは、導通状態となっているＴＧ２のみであり、出力とクロックＣＫｃのエッジの時間差を減らしている。したがって、疎調タイミング信号（ＣＴ）の、プロセス、電圧、温度の変化による遅延時間の変動による影響を抑制している。
【００７４】
図４は、図１の微調遅延回路（ＦＤ）の構成を示す図である。この微調遅延回路（ＦＤ）は、クロック入力の位相を選択する。図４を参照すると、微調遅延回路（ＦＤ）は、Ｌ個（図４では、Ｌ＝４）の多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）と、遅延計算回路（ＤＣＡＬ）と、フリップフロップ（ＦＦ０、ＦＦ９０、ＦＦ１８０、ＦＦ２７０）と、４入力のＯＲ回路、ダミーセレクタ（Ｄ）と、を備えている。
【００７５】
多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の入力は、それぞれ、対応するフリップフロップ（ＦＦ０、ＦＦ９０、ＦＦ１８０、ＦＦ２７０）の出力端子Ｑに接続されている。
【００７６】
フリップフロップ（ＦＦ０、ＦＦ９０、ＦＦ１８０、ＦＦ２７０）は、データ入力端子（Ｄ）に疎調タイミング信号（ＣＴ）が共通接続され、クロック端子（ＣＫ）にはダミーセレクタ（Ｄ）を介して、それぞれ、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）が入力される。
【００７７】
ここで、ダミーセレクタ（Ｄ）は、多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）内のフリップフロップのクロック入力に接続されるセレクタ（図６のＳＥＬ１、ＳＥＬ２、ＳＥＬ３）と同じものであり、該セレクタとタイミングを合わせるために挿入されている。
【００７８】
多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）では、疎調タイミング信号（ＣＴ）を、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）の隣接位相クロック間の位相差（Ｔ２／Ｌ）のｎ倍遅延させるために、多段のフリップフロップを適切な位相のクロックＢで駆動して転送していく。
【００７９】
このときに、クロックＡ（ＣＫａ）および疎調タイミング信号（ＣＴ）と、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）の位相関係は決っていないので、クロックＡ（ＣＫａ）とクロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）の位相関係がどんな場合であっても、動作できるように回路を工夫しておく必要がある。
【００８０】
そこで、本実施例では、４個の並置した多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）をそれぞれ異なるクロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）で起動して並列で動作させ、多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の各出力のＯＲ（論理和）をとることにより、多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の出力のうち最も早く出力が立ち上がるものを利用して、微調タイミング（ＦＴ）を生成する構成としている。
【００８１】
遅延計算回路（ＤＣＡＬ）は、ｎの値（ただし、ｎはＮＲ＜０：８＞で選択される）をレジスタ（ＦＤＲ）から受けて、多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）で、（Ｔ２／Ｌ）のｎ倍の遅延を作るための制御信号（ＭＳ＜１：３＞、Ｒ０＜１：１２＞、Ｒ９０＜１：１２＞、Ｒ１８０＜１：１２＞、Ｒ２７０＜１：１２＞）を発生する回路である。制御信号（ＭＳ＜１：３＞、Ｒ０＜１：１２＞、Ｒ９０＜１：１２＞、Ｒ１８０＜１：１２＞、Ｒ２７０＜１：１２＞）の詳細は、後述する。
【００８２】
図５は、図４の微調遅延回路（ＦＤ）の動作波形を示す図である。図５において、Ｎ０、Ｎ９０、Ｎ１８０、Ｎ２７０は、それぞれ、図４のフリップフロップ（ＦＦ０、ＦＦ９０、ＦＦ１８０、ＦＦ２７０）の出力ノード（Ｎ０、Ｎ９０、Ｎ１８０、Ｎ２７０）のタイミング波形である。Ｗ０、Ｗ９０、Ｗ１８０、Ｗ２７０は、それぞれ、図４の多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の出力ノード（Ｗ０、Ｗ９０、Ｗ１８０、Ｗ２７０）のタイミング波形である。
【００８３】
アクティベート信号（ＡＣＴ）が活性化された後（クロックサイクル０でＡＣＴがＨｉｇｈとなったのち）、クロックＡ（ＣＫａ）の２サイクル後に、疎調タイミング信号ＣＴが立ち上がる。
【００８４】
疎調タイミング信号（ＣＴ）は、図４のフリップフロップ（ＦＦ０、ＦＦ９０、ＦＦ１８０、ＦＦ２７０）でクロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）に応答して取り込まれ、ノード（Ｎ０、Ｎ９０、Ｎ１８０、Ｎ２７０）にそれぞれ出力される。
【００８５】
図５に示す例では、疎調タイミング信号（ＣＴ）の立ち上がりエッジと、ＣＫｂ２７０の立ち上がりが一致している。この場合、図４のフリップフロップ（ＦＦ２７０）の出力ノード（Ｎ２７０）が一番早く立ち上がり、続いて、フリップフロップ（ＦＦ０、ＦＦ９０、ＦＦ１８０）の出力ノード（Ｎ０、Ｎ９０、Ｎ１８０）がそれぞれＴ２／Ｌだけずれて立ち上がる。なお、図５に示す例では、アクティベート信号（ＡＣＴ）がＨｉｇｈとなってから２サイクル目でＣＫｂ２７０が立ち上がり、ＣＫｂ２７０の立ち上がりエッジでＣＴを取り込むＦＦ２７０の出力であるＮ２７０はＨｉｇｈとなり、２サイクル内の次のＣＫｂ２７０の立ち上がりエッジでも、ＦＦ２７０は、ＨｉｇｈのＣＴを取り込むため、Ｎ２７０はＨｉｇｈのままであり、３サイクル目直前のＣＫｂ２７０の立ち上がりエッジでＦＦ２７０がＣＴを取り込み、Ｎ２７０はＬｏｗに遷移する。また、アクティベート信号（ＡＣＴ）がＨｉｇｈとなってから２サイクル目のＣＫｂ９０の立ち上がりエッジでＣＴを取り込むＦＦ９０の出力であるＮ９０はＨｉｇｈとなり、２サイクル内の次のＣＫｂ９０の立ち上がりエッジでＦＦ９０がＣＴを取り込み、Ｎ９０はＬｏｗに遷移する。このように、ＣＴのタイミングと、ＣＫｂ９０、ＣＫｂ２７０のタイミングに対応して、ノードＮ９０、Ｎ２７０の遷移時点、パルス幅が相違している。なお、図５に示す例では、ノードＮ９０とＮ１８０、Ｎ０とＮ２７０のパルス幅は同一とされる。
【００８６】
多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）ではそれぞれ、入力部のフリップフロップ（ＦＦ０、ＦＦ９０、ＦＦ１８０、ＦＦ２７０）のクロック信号を基準として、ｎ・（Ｔ２／Ｌ）だけ遅延を生成する（図５では、ｎ＝３の場合を示している）。
【００８７】
すなわち、多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）はそれぞれノード（Ｎ０、Ｎ９０、Ｎ１８０、Ｎ２７０）の立ち上がりエッジを、３・（Ｔ２／４）だけ遅延させ、Ｗ０、Ｗ９０、Ｗ１８０、Ｗ２７０に出力する。
【００８８】
この場合では、多相クロック制御遅延回路（ＰＤ４）の出力ノードであるＷ２７０が一番早く立ち上がる。
【００８９】
Ｗ０、Ｗ９０、Ｗ１８０、Ｗ２７０のＯＲをとって、ＦＴに出力する。ＦＴの立ち上がりエッジは、ＣＴの立ち上がりエッジを、３・（Ｔ２／４）＋ｔｆ（ｔｆはフリップフロップやＯＲゲートの遅延でありＴ２に依存しない固定値）だけ遅延させたものになる。なお、ＦＴの立ち下がりエッジは、Ｗ０、Ｗ９０、Ｗ１８０、Ｗ２７０のうち最も遅いＷ０の立ち下がりに対応する。
【００９０】
図４の微調遅延回路（ＦＤ）を用いると、微調タイミング信号（ＦＴ）の立ち上がりのタイミングは、クロックＡ（ＣＫａ）、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）の周期、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）間の位相差できまり、プロセス、電源電圧、温度の影響を小さくすることが出来る。
【００９１】
図６（ａ）は、図５の多相クロック制御遅延回路（ＰＤ１）の回路構成を示す図である。なお、図５の多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の内部の回路構成は同一とされる。図６（ａ）を参照すると、多相クロック制御遅延回路（ＰＤ１）は、出力（Ｑ）が次段のデータ入力端子（Ｄ）に接続される３段のフリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）と、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）を入力し、クロック入力位相選択信号（Ｒ０＜ｉ＞、Ｒ９０＜ｉ＞、Ｒ１８０＜ｉ＞、Ｒ２７０＜ｉ＞）に基づき、１つを選択して出力し、フリップフロップＦＦｉ（ｉ＝１、２、３）のクロック端子（ＣＫ）に入力する４入力セレクタＳＥＬｉ（ｉ＝１、２、３）と、フリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）の出力を入力し、ノード選択信号（ＭＳ１、ＭＳ２、ＭＳ３）に基づき、１つを選択し、Ｗ０に出力する３入力セレクタ（３ＳＥＬ）と、を備えている。
【００９２】
図６（ｂ）は、図６（ａ）の４入力セレクタ（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３）の回路構成を示す図である。なお、図６（ａ）の４入力セレクタ（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３）の内部回路構成は同一とされる。図６（ｂ）を参照すると、４入力セレクタ（ＳＥＬ）は、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）から、クロック入力位相選択信号（Ｒ０、Ｒ９０、Ｒ１８０、Ｒ２７０）を用いて、一つ選択して出力する。
【００９３】
図６（ａ）の３入力セレクタ（３ＳＥＬ）は、フリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）の出力ノード（Ｍ１、Ｍ２、Ｍ３）をノード選択信号（ＭＳ１、ＭＳ２、ＭＳ３）により選択して、Ｗ０として出力される。
【００９４】
ＦＦ１のデータ入力には、ノードＮ０（図４のＦＦ０の出力ノードＮ０）が接続され、ＣＫｂ０でＦＦ０（図４参照）の取り込まれたＣＴの立ち上がりエッジが入力される。
【００９５】
この信号を、図６（ａ）に示した多相クロック制御遅延回路（ＰＤ１）のＦＦ１で取り込み、次段のＦＦ２に送る際に遅延を作る。ここでは、一例として、ｎ＝７の遅延を作る場合を説明する。
【００９６】
図６（ａ）において、ＦＦ１で、３・（Ｔ２／L）（L=4）遅延させるものする。ノードＮ０（図４のＦＦ０の出力ノード）の立ち上がりはＣＫｂ０の立ち上がりと同じ位相であるため、４入力セレクタ（ＳＥＬ１）のクロック入力位相選択信号Ｒ２７０＜１＞をＨｉｇｈとし、Ｒ０＜１＞、Ｒ９０＜１＞、Ｒ１８０＜１＞をＬｏｗとして、４入力セレクタ（ＳＥＬ１）で、ＣＫｂ２７０を選択し、ＦＦ１のクロック端子（ＣＫ）にＣＫｂ２７０を入力する。すると、ノードＮ０のＨｉｇｈ信号は、ＣＫｂ２７０により、ＣＫｂ０の立ち上がりから３・（Ｔ２／Ｌ）だけ遅れて、Ｍ１に出力される。
【００９７】
続いて、Ｍ１の信号を、ＦＦ２で４・（Ｔ２／Ｌ）遅延させるために、４入力セレクタ（ＳＥＬ２）のクロック入力位相選択信号Ｒ２７０＜２＞をＨｉｇｈとし、Ｒ０＜２＞、Ｒ９０＜２＞、Ｒ１８０＜２＞をＬｏｗとして、４入力セレクタ（ＳＥＬ２）でＣＫｂ２７０を選択し、ＦＦ２のクロック端子（ＣＫ）に、ＣＫｂ２７０を入力する。すると、Ｍ１のＨｉｇｈ信号は、ＣＫｂ２７０により、４・（Ｔ２／Ｌ）だけ遅れて、Ｍ２に出力される。すなわち、ＦＦ２は、前段のＦＦ１がＣＫｂ２７０に同期して出力ノードＭ１に出力したＨｉｇｈ信号を、ＦＦ１のＣＫｂ２７０の立ち上がりエッジよりも３６０°（Ｔ２）遅れたタイミングで取り込むため、Ｍ１の信号を、ＦＦ２で４・（Ｔ２／４）遅延させることになる。
【００９８】
Ｍ２の出力を、Ｗ０として出力するために、３入力セレクタ（３ＳＥＬ）のノード選択信号ＭＳ２をＨｉｇｈとして、３入力セレクタ（３ＳＥＬ）はＭ２を選択する。
【００９９】
このようにすると、ｎ＝７の遅延を、３と４に分けて、７・（Ｔ２／４）の遅延を発生することができる。この場合、４入力セレクタ（ＳＥＬ３）のクロック入力位相選択信号Ｒ０＜３＞、Ｒ９０＜３＞、Ｒ１８０＜３＞、Ｒ２７０＜３＞は、「Ｄｏｎ’ｔ  ｃａｒｅ」であり（３入力ＳＥＬでＦＦ３の出力ノードＭ３は選択されないため）、すべてＬｏｗとしＦＦ３のクロック端子（ＣＫ）にクロックを供給しないようにしてもよいし、Ｒ０＜３＞、Ｒ９０＜３＞、Ｒ１８０＜３＞、Ｒ２７０＜３＞のいずれかをＨｉｇｈとしてあるクロックを選択してもよい。
【０１００】
図７（ａ）は、図４に示した微調遅延回路（ＦＤ）の多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の各々において、図６（ａ）を参照して説明した３段のフリップフロップを、それぞれ、（ＦＦ１、ＦＦ２、ＦＦ３）、（ＦＦ４、ＦＦ５、ＦＦ６）、（ＦＦ７、ＦＦ８、ＦＦ９）、（ＦＦ１０、ＦＦ１１、ＦＦ１２）として示したものである。
【０１０１】
図７（ｂ）は、ｎの値を決めたとき、図７（ａ）に示した多相クロック制御遅延回路（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の各フリップフロップ（ＦＦ１〜ＦＦ１２）に対応したクロック入力位相選択信号Ｒ０、Ｒ９０、Ｒ１８０、Ｒ２７０のうちＨｉｇｈになるものを一覧で示している。なお、図７（ｂ）において、“−“は、「Ｄｏｎ’ｔ  ｃａｒｅ」である。また、Ｈｉｇｈとすべきノード選択信号ＭＳ１、ＭＳ２、ＭＳ３も、ｎに対応させて示している。
【０１０２】
例えばｎ＝７の場合、前述したように、多相クロック制御遅延回路（ＰＤ１）のＦＦ１、ＦＦ２では、Ｒ２７０＜１＞、Ｒ２７０＜２＞がＨｉｇｈであり、Ｗ０には、Ｎ０の立ち上がりから、７・（Ｔ２／Ｌ）の遅延させた信号が出力される。多相クロック制御遅延回路（ＰＤ２）のＦＦ４、ＦＦ５では、Ｒ０＜１＞、Ｒ０＜２＞がＨｉｇｈであり、Ｗ９０には、Ｎ９０の立ち上がりから、７・（Ｔ２／Ｌ）の遅延させた信号が出力される。Ｎ９０の立ち上がり（ＣＫｂ９０の立ち上がり）と、ＣＫｂ０で駆動されるＦＦ４の出力の立ち上がりとの遅延は３・（Ｔ２／Ｌ）、ＦＦ４の出力の立ち上がりとＣＫｂ０の次に立ち上がりでＨｉｇｈ電位を取り込むＦＦ５の出力の立ち上がりとの遅延は、４・（Ｔ２／Ｌ）である。また、多相クロック制御遅延回路（ＰＤ３）のＦＦ７、ＦＦ８では、Ｒ９０＜１＞、Ｒ９０＜２＞がＨｉｇｈであり、Ｗ１８０には、Ｎ１８０の立ち上がりから、７・（Ｔ２／Ｌ）の遅延させた信号が出力される。Ｎ１８０の立ち上がり（ＣＫｂ１８０の立ち上がり）と、ＣＫｂ９０で駆動されるＦＦ７の出力の立ち上がりとの遅延は３・（Ｔ２／Ｌ）、ＦＦ７の出力の立ち上がりとＣＫｂ９０の次の立ち上がりでＨｉｇｈ電位を取り込むＦＦ８の出力の立ち上がりとの遅延は４・（Ｔ２／Ｌ）である。多相クロック制御遅延回路（ＰＤ１）のＦＦ１、ＦＦ２では、Ｒ２７０＜１＞、Ｒ２７０＜２＞がＨｉｇｈであり、Ｗ０には、Ｎ０の立ち上がりから、７・（Ｔ２／Ｌ）の遅延させた信号が出力される。同様に多相クロック制御遅延回路（ＰＤ４）のＦＦ１０、ＦＦ１１では、Ｒ１８０＜１＞、Ｒ１８０＜２＞がＨｉｇｈであり、Ｗ２７０には、Ｎ２７０の立ち上がりから、７・（Ｔ２／Ｌ）の遅延させた信号が出力される。
【０１０３】
図７（ａ）の微調遅延回路（ＦＤ）では、クロックｂの周期Ｔ２のクロックを用いて、分解能Ｔ２／Ｌの遅延を得ることができる。したがって、高速なクロックを使う必要がないので、消費電力を下げることができる。また、フリップフロップを初めとする回路の動作速度が遅くても動作が可能になるという利点がある。
【０１０４】
図８は、本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を平面図で模式的に示したものであり、図８（ａ）は、チップ全体の構成例、図８（ｂ）は、図８（ａ）におけるメモリバンクの構成例を示すものである。
【０１０５】
図８に示す半導体記憶装置は、ＤＲＡＭであり、メモリチップＣＨＩＰ全体の構成は、例えば図８（ａ）に示すように、制御回路（ＣＮＴＬ）と、入出力回路（ＤＱＣ）と、メモリブロック（ＢＬＫ）とに大きく分けられる。
【０１０６】
制御回路（ＣＮＴＬ）には、クロック、アドレス、制御信号がメモリチップ（ＣＨＩＰ）外から入力され、メモリチップ（ＣＨＩＰ）の動作モードの決定やアドレスのプリデコード等が行われる。
【０１０７】
入出力回路（ＤＱＣ）は、入出力バッファ等を備え、メモリチップ（ＣＨＩＰ）外部からライトデータが入力され、メモリチップ（ＣＨＩＰ）外部へリードデータを出力する。
【０１０８】
メモリブロック（ＢＬＫ）には、例えば図８（ｂ）に示すように、複数のアレイ状に配置されたメモリアレイ（ＡＲＹ）が配置され、その周囲にはセンスアンプ列（ＳＡＡ）、サブワードドライバ列（ＳＷＤＡ）、クロスエリア（ＸＰ）が配置される。
【０１０９】
また、メモリブロック（ＢＬＫ）の外周には、センスアンプ列（ＳＡＡ）と平行に列デコーダ（ＹＤＥＣ）、及びメインアンプ列（ＭＡＡ）が配置され、サブワードドライバ列（ＳＷＤＡ）と平行に、行デコーダ（ＸＤＥＣ）とアレイ制御回路（ＡＣＣ）とが配置される。
【０１１０】
図９は、制御回路（ＣＮＴＬ）とメモリブロック（ＢＬＫ）の構成例を示す図である。コマンドデコーダ（ＣＭＤ）で発行されたアクティベートコマンド（ＡＣ）は、前記実施例で説明した構成のタイミング制御回路であるＴＧＸに入力され、そこで、デジタル遅延素子（ＤＤ１からＤＤ３）を用いて、微調タイミング信号（ＦＴ）を生成する。
【０１１１】
微調タイミング信号（ＦＴ）は、メモリブロック（ＢＬＫ）に入力され、アレーコントロール回路（ＡＣＣ）内のロジック（ＡＬ）を通った後、センスアンプ（ＳＡ）や行デコーダ（ＸＤＥＣ）の中で用いるビット線イコライズ信号（ＢＬＥＱ）、メインワード線（ＭＷＬＢ）、センスアンプ活性化信号（ＳＡＮ）のタイミングを生成するのに用いられる。
【０１１２】
また、コマンドデコーダ（ＣＭＤ）で発行されたリードコマンド（ＲＤ）、ライトコマンド（ＷＴ）は、前記実施例で説明した構成のタイミング制御回路であるＴＧＹに入力され、そこで、デジタル遅延素子（ＤＤ４、ＤＤ５）を用いて、微調タイミング（ＦＴ）を発生する。微調タイミング（ＦＴ）は、メモリブロック（ＢＬＫ）に入力され、列コントロール回路（ＣＣ）内のロジック（ＡＬ）を通った後、列デコーダ（ＹＤＥＣ）、メインアンプ（ＭＡ）の中で用いる列選択信号（ＹＳ）、メインアンプ活性化信号（ＭＡＥ）のタイミングを生成するのに用いられる。
【０１１３】
上記実施例で説明したタイミング制御回路（ＴＧＸ、ＴＧＹ）を用いることにより、これらのタイミングのプロセス、電圧変動、温度変化等による変動幅を低減でき、アクセス時間を短縮することができる。
【０１１４】
図１０、図１１は、図８の半導体記憶装置において、そのメモリアレイの構成の一例を示す図である。図１０、図１１に示すように、メモリアレイ（ＡＲＹ）は、複数のメモリセル（ＭＣ）から構成されている。各メモリセル（ＭＣ）は、ＤＲＡＭメモリセルとなっており、１個のＭＯＳトランジスタ（Ｔｒ）と１個のキャパシタ（Ｃｓ）で構成される。メモリセルトランジスタ（Ｔｒ）の一方のソース又はドレインは、ビット線（ＢＬＴ又はＢＬＢ）に接続され、他方のソース又はドレインは、蓄積ノード（ＳＮ）に接続され、ゲートは、ワード線ＷＬに接続されている。
【０１１５】
キャパシタ（Ｃｓ）の一端は、蓄積ノード（ＳＮ）に接続され、他端は共通プレート（ＰＬ）に接続される。なお、ビット線（ＢＬＴ）とビット線（ＢＬＢ）は、ビット線対（相補ビット線）として機能し、同一のセンスアンプ（ＳＡ）に接続される。
【０１１６】
センスアンプ列（ＳＡＡ）は、メモリアレイ（ＡＲＹ）に対して上下に交互配置され、上下のメモリアレイ（ＡＲＹ）内のビット線対（ＢＬＴ／ＢＬＢ）に共通に接続され、両者で共用される。また、これに伴い各センスアンプ列（ＳＡＡ）内では、隣接するセンスアンプ（ＳＡ）がビット線対１つ分のスペースを挟んで配置されることになる。このような配置をとることにより、センスアンプ（ＳＡ）間のピッチが緩和されるため、センスアンプ（ＳＡ）のレイアウトが容易となり、微細化が可能となる。
【０１１７】
図１０に示す構成は、折り返し型ビット線方式のアレイを用いており、ワード線とビット線の交点の半分にメモリセルが配置されている。このアレイは動作時のノイズが小さく、動作マージンが大きいという利点がある。
【０１１８】
一方、図１１に示す構成は、開放型ビット線方式のアレイを用いており、全てのワード線とビット線の交点にメモリセルが配置されている。このため、メモリセルのサイズを縮小できる効果がある。
【０１１９】
図１２は、図８の半導体記憶装置において、そのセンスアンプ列とサブワードドライバ列の詳細な配置関係の一例を示す平面図である。図１２に示すように、センスアンプ列（ＳＡＡ）内のセンスアンプ（ＳＡ）は、メモリアレイ（ＡＲＹ）に対して上下に交互配置され、上下のメモリアレイ（ＡＲＹ）内のビット線対（ＢＬＴ／ＢＬＢ）に共通接続される。
【０１２０】
同様に、サブワードドライバ列（ＳＷＤＡ）内のサブワードドライバ（ＳＷＤ）も、メモリアレイ（ＡＲＹ）に対して左右に交互配置され、左右のメモリアレイ（ＡＲＹ）内のワード線（ＷＬ）に共通接続される。このように配置することにより、サブワードドライバ列（ＳＷＤＡ）内において、サブワードドライバ（ＳＷＤ）間のピッチを、メモリアレイ（ＡＲＹ）内のワード線（ＷＬ）間のピッチの２倍に広げることができる。したがって、微細化が容易となる。
【０１２１】
また、センスアンプ列（ＳＡＡ）には、ローカルＩ／Ｏ線（ＬＩＯ）が配置され、ＬＩＯは、クロスエリア（ＸＰ）でスイッチ（ＳＷ）を介して、メインＩ／Ｏ線（ＭＩＯ）と接続される。
【０１２２】
リード時には、センスアンプ（ＳＡ）中のデータが、ローカルＩ／Ｏ線（ＬＩＯ）とメインＩ／Ｏ線（ＭＩＯ）を介してチップ外に読み出され、ライト時には、チップ外から、メインＩ／Ｏ線（ＭＩＯ）とローカルＩ／Ｏ線（ＬＩＯ）を介してセンスアンプ（ＳＡ）にデータが書き込まれる。
【０１２３】
図１３は、センスアンプの回路構成の一例を示す図である。各センスアンプＳＡ内には、トランスファーゲート（ＴＧＣ）と、プリチャージ回路（ＰＣＣ）と、クロスカップル・アンプ（ＣＣ）と、読み出し・書き込みポート（ＩＯＰ）とが含まれている。
【０１２４】
トランスファーゲート（ＴＧＣ）は、センスアンプ分離信号（ＳＨＲ信号）が活性化された時に、センスアンプ（ＳＡ）のビット線（ＢＬＤ、ＢＬＤＢ）とメモリアレイ（ＡＲＹ）のビット線（ＢＬＵ、ＢＬＵＢ）を接続する回路である。
【０１２５】
プリチャージ回路（ＰＣＣ）は、ビット線プリチャージ信号（ＢＬＥＱ信号）が活性化された時に対となるビット対線（ＢＬＴ、ＢＬＢ）間をイコライズし、ビット線プリチャージレベル（ＶＢＬＲ）にプリチャージする。ビット線プリチャージレベル（ＶＢＬＲ）は、通常、ビット線振幅の電圧ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。
【０１２６】
クロスカップル・アンプ（ＣＣ）は、ビット線対上にメモリセル（ＭＣ）からの微小な読出し信号が発生した後に、ＰＭＯＳトランジスタ側の共通ソース線ＣＳＰを電圧ＶＤＬに、ＮＭＯＳトランジスタ側の共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動して、ビット線対ＢＬＤとＢＬＤＢのうちの電圧の高い方をＶＤＬに、低い方をＶＳＳに増幅し、増幅された電圧をラッチする回路である。
【０１２７】
読み出し・書き込みポート（ＩＯＰ）は、列選択線（ＹＳ）が活性化されたときにローカルＩＯ線（ＬＩＯ線）ＬＩＯＴ／ＬＩＯＢと、ビット線対ＢＬＤ／ＢＬＤＢを接続する回路である。なお、ＬＩＯ線ＬＩＯＴ／ＬＩＯＢは、非選択センスアンプ列（ＳＡＡ）での電流消費を防止するために、待機時にはプリチャージレベルに保持される。
【０１２８】
図１４は、図１の半導体記憶装置において、そのサブワードドライバ列の構成の一例を示す図である。サブワードドライバ列（ＳＷＤＡ）は、複数のサブワードドライバ（ＳＷＤ）によって構成される。図８（ｂ）等にも示したように、サブワードドライバ列（ＳＷＤＡ）は、メモリアレイ（ＡＲＹ）の周辺に配置される。
【０１２９】
サブワードドライバ（ＳＷＤ）は、両側に配置されるメモリアレイ（ＡＲＹ）内のワード線ＷＬを駆動する。図１２を参照して説明したように、サブワードドライバ列（ＳＷＤＡ）は、メモリアレイ（ＡＲＹ）に対して交互配置されているため、メモリアレイ（ＡＲＹ）内のワード線ＷＬ（サブワード線）は、１本おきに左右のサブワードドライバ（ＳＷＤ）に接続される。
【０１３０】
サブワードドライバ（ＳＷＤ）は、２つのＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２とＰチャネルＭＯＳトランジスタＰＭ１で構成される。一方のＮチャネルＭＯＳトランジスタＮＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。他方のＮチャネルＭＯＳトランジスタＮＭ２はゲートに相補ワードドライバ選択線ＦＸＢｉ（ｉ＝０，１，２，３）、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。ＶＫＫは負電圧発生回路で発生したＶＳＳより低い電圧である。
【０１３１】
ＰチャネルＭＯＳトランジスタＰＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸｉ（ｉ＝０，１，２，３）が接続される。
【０１３２】
一つのサブワードドライバ列ＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜ＦＸ３が配線され、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のワード線ＷＬが活性化される。
【０１３３】
図１５は、図８の半導体記憶装置において、そのクロスエリア（ＸＰ）の構成の一例を示す図である。図１５を参照すると、クロスエリア（ＸＰ）は、ＳＨＲ信号ドライバ（ＳＨＤ）と、ＬＩＯ線プリチャージ回路（ＲＥＱ）と、リードライトゲート（ＲＧＣ）と、ＣＳ線ドライバ（ＣＳＤ）と、ＣＳ線プリチャージ回路（ＳＥＱ）と、ＢＬＥＱ信号ドライバ（ＥＱＤ）と、ＦＸ線ドライバＦＸＤとが配置される。
【０１３４】
ＳＨＲ信号ドライバ（ＳＨＤ）は、ＳＨＲ信号の相補信号ＳＨＲＢが入力され、その反転信号を出力する。ＬＩＯ線プリチャージ回路（ＲＥＱは、リードライトイネーブル信号ＲＷＥが非活性状態のＶＳＳレベルのときに、ＬＩＯ線ＬＩＯＴ／Ｂを電圧ＶＰＣにプリチャージする。
【０１３５】
リードライトゲート（ＲＧＣ）は、リードライトイネーブル信号ＲＷＥが活性状態の電圧ＶＣＬ（外部ＶＣＣレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときに、ＬＩＯ線ＬＩＯＴ／ＢとメインＩＯ線ＭＩＯＴ／Ｂとを接続する。
【０１３６】
ＣＳ線ドライバ（ＣＳＤ）は、ＮＭＯＳ側センスアンプイネーブル信号ＳＡＮが活性状態のときに、センスアンプのＮＭＯＳ側共通ソース線ＣＳＮ（図１３参照）を接地電圧ＶＳＳに駆動し、ＰＭＯＳ側のセンスアンプイネーブル信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、センスアンプのＰＭＯＳ側共通ソース線ＣＳＰ（図１３参照）を電圧ＶＤＬ（ビット線のＨｉｇｈレベル）に駆動する。
【０１３７】
ＣＳ線プリチャージ回路（ＳＥＱ）は、ＢＬＥＱ信号が活性化されたときに、センスアンプのＰＭＯＳ側、ＮＭＯＳ側共通ソース線ＣＳＰ、ＣＳＮ（図１３参照）を、ＶＤＬ／２にプリチャージする。
【０１３８】
ＢＬＥＱ信号ドライバ（ＥＱＤ）は、プリチャージ信号ＢＬＥＱの相補信号ＢＬＥＱＢが入力され、その反転信号を出力する。
【０１３９】
ＦＸ線ドライバ（ＦＸＤ）は、信号ＦＸＢが入力され、その相補信号を、サブワードドライバ選択線ＦＸ（ＦＸ線）に出力する。
【産業上の利用可能性】
【０１４０】
本発明のタイミング制御信号は、ＤＲＡＭ製品等に適用して特に有益な技術であるが、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。本発明によれば、帰還ループを備えたＤＬＬのようにロックに時間を要しないことから、任意のタイミングジェネレータ、システムに適用可能である。
【０１４１】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１４２】
【図１】（ａ）と（ｂ）は、本発明の一実施例のタイミング制御回路（ＴＧ）の構成とその動作波形を示す図である。
【図２】図１のタイミング制御回路（ＴＧ）における疎調遅延回路（ＣＤ）の回路構成を示す図である。
【図３】図２の疎調遅延回路（ＣＤ）の動作波形を示す図である。
【図４】図１のタイミング制御回路における微調タイミング制御回路（ＦＤ）の構成を示す図である。
【図５】図４の微調タイミング制御回路の動作波形を示す図である。
【図６】（ａ）は多相クロック制御遅延回路（ＰＤ１）の回路構成を示す図であり、（ｂ）は（ａ）の４入力セレクタの構成を示す図である。
【図７】（ａ）は図４の微調タイミング制御回路内のフリップフロップの番号を示す図であり、（ｂ）は各遅延量ｎの設定値に対して、それらのフリップフロップにおいてＨｉｇｈとするクロック入力位相選択信号を示す図である。
【図８】（ａ）と（ｂ）は、本発明の一実施例のタイミング制御回路（ＴＧ）を搭載したＤＲＡＭチップの全体の構成とメモリバンクの構成の例を示す図である。
【図９】図８のＤＲＡＭチップの制御回路とメモリブロックの構成図である。
【図１０】図８のＤＲＡＭチップで用いるメモリアレイの一例（折り返し型ビット線方式）の回路構成を示す図である。
【図１１】図８のＤＲＡＭチップで用いるメモリアレイの別の例（開放型ビット線方式）の回路構成を示す図である。
【図１２】図８のＤＲＡＭチップで用いるメモリアレイ、サブワードドライバ列、センスアンプ列の接続を示す回路構成を示す図である。
【図１３】図８のＤＲＡＭチップで用いるセンスアンプの回路構成を示す図である。
【図１４】図８のＤＲＡＭチップで用いるサブワードドライバの回路構成を示す図である。
【図１５】図８のＤＲＡＭチップで用いるクロスエリアの回路構成を示す図である。
【図１６】従来のロジックＬＳＩチップおよびシンクロナスＤＲＡＭにおけるタイミング制御方式を示す図である。
【図１７】シンクロナスＤＲＡＭにおける従来のタイミング制御方式で用いられるアナログディレイの回路図とその遅延特性を示す図である。
【図１８】シンクロナスＤＲＡＭにおいて従来のタイミング制御方式を用いた場合の、チップ内部の回路ブロックの動作タイミングを示す図である。
【符号の説明】
【０１４３】
ＡＣＣ  アレイ制御回路
ＡＣＴ  アクティベート信号（ＡＣＴ）
ＡＤＬＹ  アナログディレイ回路
ＡＲＹ  メモリアレイ
ＢＬ，ＢＬＴ，ＢＬＢ  ビット線
ＢＬＥＱ  ビット線プリチャージ信号
ＢＬＫ  メモリブロック
ＣＣ  クロスカップル・アンプ
ＣＤ  疎調遅延回路（ＣＤ）
ＣＤＲ  疎調遅延レジスタ（ＣＤＲ）
ＣＨＩＰ  メモリチップ
ＣＫａ  クロックＡ（ＣＫａ）
ＣＫｂ  クロックＢ
ＣＫｆ  微調用クロック
ＣＭＤ  コマンド
ＣＭＤＧＥＮ  コマンドジェネレータ
ＣＴ  疎調タイミング信号
ＣＮＴＬ  制御回路
ＣＯＵＮＴ  カウンタ回路
Ｃｓ  キャパシタ
ＣＳＤ  ＣＳ線ドライバ
ＣＳＮ  Ｎ側共通ソース線
ＣＳＰ  Ｐ側共通ソース線
Ｄ  ダミーセレクタ
ＤＢ  データバス回路
ＤＣＡＬ  遅延計算回路
ＤＤ  デジタル遅延回路
ＤＥＣ  デコーダ
ＤＱＣ  入出力回路
ＥＱＤ  ＢＬＥＱ信号ドライバ
ＥＧＤＴ  エッジ検出回路（ＥＧＤＴ）
ＥＸＮＯＲ  排他的論理和ゲート
ＦＤ  微調遅延回路（ＦＤ）
ＦＤＲ  微調遅延レジスタ
ＦＦ  フリップフロップ
ＦＧＥＮ  遅延生成回路
ＦＴ  微調タイミング信号（ＦＴ）
ＦＸ  サブワードドライバ選択線
ＦＸＤ  ＦＸ線ドライバ
Ｌ  クロックＢの相数
ＬＩＯ，ＬＩＯＴ，ＬＩＯＢ  ローカルＩＯ線
ＬＯＧＩＣ  ロジックＬＳＩ
ＭＩＯ，ＭＩＯＴ，ＭＩＯＢ  メインＩＯ線
ＭＡ  メインアンプ
ＭＡＡ  メインアンプ列
ＭＣ  メモリセル
ＭＥＭＣＯＲＥ  メモリアレイ
ＭＲ  ｍ選択信号
ＭＳ１〜ＭＳ３  ノード入力選択信号
ＭＷＬＢ  メインワード線
ＮＭ１、ＮＭ２  ＮＭＯＳトランジスタ
ＮＲ  ｎ選択信号
ＰＣＡＬ  位相演算回路
ＰＣＣ  プリチャージ回路
ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４  多相クロック制御遅延回路
ＰＭ１  ＰＭＯＳトランジスタ
ＰＳＥＬ  位相選択回路
ＲＳＴ  リセット信号
Ｒ０、Ｒ９０、Ｒ１８０、Ｒ２７０  クロック入力位相選択信号
ＳＥＬ  セレクタ  
ＳＡ  センスアンプ
ＳＡＡ  センスアンプ列
ＳＥＱ  ＣＳ線プリチャージ回路
ＳＤＲＡＭ  シンクロナスＤＲＡＭ
ＳＥＬ１〜SEL３  ４入力セレクタ
ＳＨＤ  ＳＨＲ信号ドライバ
ＳＨＲ  センスアンプ分離信号
ＳＮ  蓄積ノード
ＳＷＤ  サブワードドライバ
ＳＷＤＡ  サブワードドライバ列
Ｔ１  クロックＡ（ＣＫａ）の周期
Ｔ２  クロックＢの周期
ｔｄ  アナログディレイ回路の遅延量
ＴＧ  タイミング制御回路（ＴＧ）
ＷＬ  ワード線
ＸＤＥＣ  行デコーダ
ＹＤＥＣ  列デコーダ
ＸＰ  クロスエリア
ＹＳ  列選択線
３ＳＥＬ  ３入力セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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