(57)【特許請求の範囲】
【請求項１】
短辺と長辺を有する長方形の半導体基板と、前記長辺に平行な方向に沿って前記半導体基板の表面に配置された複数の出力ＭＯＳトランジスタと、
前記長辺に平行な方向に沿って前記半導体基板の表面に配置された複数の制御ＭＯＳトランジスタを有し前記複数の出力ＭＯＳトランジスタを制御する制御回路と、を備え、
前記複数の出力ＭＯＳトランジスタの各ゲート電極が前記長辺に平行に延び、前記複数の出力ＭＯＳトランジスタの各ソース領域及び各ドレイン領域が前記ゲート電極を間に挟んで配置され、前記複数の制御ＭＯＳトランジスタの各ゲート電極が前記長辺に平行に延び、前記複数の制御ＭＯＳトランジスタの各ソース領域及び各ドレイン領域が前記ゲート電極を間に挟んで配置され、前記半導体基板の長辺と短辺の比は、１０：１〜７０：１であることを特徴とする半導体集積回路。
【請求項２】
短辺と長辺を有する長方形の半導体基板と、前記長辺に平行な方向に沿って前記半導体基板の表面に配置された複数の出力ＭＯＳトランジスタと、前記長辺に平行な方向に沿って前記半導体基板の表面に配置された複数の制御ＭＯＳトランジスタを有し前記複数の出力ＭＯＳトランジスタを制御する制御回路とを備えた半導体集積回路と、
前記半導体集積回路が搭載されたプリント基板と、
前記プリント基板上に配置され、前記複数の出力ＭＯＳトランジスタの出力信号によって駆動される複数の発光素子と、を備え、
前記複数の出力ＭＯＳトランジスタの各ゲート電極が前記長辺に平行に延び、前記複数の出力ＭＯＳトランジスタの各ソース領域及び各ドレイン領域が前記ゲート電極を間に挟んで配置され、前記複数の制御ＭＯＳトランジスタの各ゲート電極が前記長辺に平行に延び、前記複数の制御ＭＯＳトランジスタの各ソース領域及び各ドレイン領域が前記ゲート電極を間に挟んで配置され、前記半導体基板の長辺と短辺の比は、１０：１〜７０：１であることを特徴とする電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、長方形の形状を有した半導体基板上に複数のＭＯＳトランジスタを備えた半導体集積回路と、該半導体集積回路がプリント基板上に搭載された電子回路装置に関する。
【背景技術】
【０００２】
ＬＥＤプリンタのプリンタヘッドにおいて、半導体集積回路（即ち半導体チップ）がプリント基板上に実装される。前記プリント基板上には、半導体集積回路の複数のＭＯＳトランジスタの出力電流によって駆動されるＬＥＤが複数配置されており、それらのＬＥＤの発光輝度に応じて印刷が行われていた。
【０００３】
なお、このようなプリンタヘッドについては、特許文献１に記載されている。
【特許文献１】特開平８−１４２４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、プリント基板上に実装された半導体集積回路がプリント基板の反りによって応力を受けることにより、ＭＯＳトランジスタの配置によってはその電気的特性（即ち、しきい値やキャリアの易動度など）が大きく変動し、これにより、ＬＥＤに供給されるＭＯＳトランジスタの出力電流が変動することで、ＬＥＤの発光輝度にばらつきが生じて印刷不良（即ち印字ムラ等）が生じると考えられる。このようなＭＯＳトランジスタの電気的特性の変動は、プリント基板からの応力に限らず、半導体集積回路に対して何らかの外力が加わった場合にも生じると考えられる。
【課題を解決するための手段】
【０００５】
本発明の主な特徴は以下の通りである。本発明の半導体集積回路は、短辺と長辺を有する長方形の半導体基板と、前記長辺に平行な方向に沿って前記半導体基板の表面に配置された複数の出力ＭＯＳトランジスタと、前記長辺に平行な方向に沿って前記半導体基板の表面に配置された複数の制御ＭＯＳトランジスタを有し前記複数の出力ＭＯＳトランジスタを制御する制御回路と、を備え、前記複数の出力ＭＯＳトランジスタの各ゲート電極が前記長辺に平行に延び、前記複数の出力ＭＯＳトランジスタの各ソース領域及び各ドレイン領域が前記ゲート電極を間に挟んで配置され、前記複数の制御ＭＯＳトランジスタの各ゲート電極が前記長辺に平行に延び、前記複数の制御ＭＯＳトランジスタの各ソース領域及び各ドレイン領域が前記ゲート電極を間に挟んで配置され、前記半導体基板の長辺と短辺の比は、１０：１〜７０：１であることを特徴とする。
【０００７】
さらに、本発明の電子回路装置は、短辺と長辺を有する長方形の半導体基板と、前記長辺に平行な方向に沿って前記半導体基板の表面に配置された複数の出力ＭＯＳトランジスタと、前記長辺に平行な方向に沿って前記半導体基板の表面に配置された複数の制御ＭＯＳトランジスタを有し前記複数の出力ＭＯＳトランジスタを制御する制御回路とを備えた半導体集積回路と、前記半導体集積回路が搭載されたプリント基板と、前記プリント基板上に配置され、前記複数の出力ＭＯＳトランジスタの出力信号によって駆動される複数の発光素子と、を備え、前記複数の出力ＭＯＳトランジスタの各ゲート電極が前記長辺に平行に延び、前記複数の出力ＭＯＳトランジスタの各ソース領域及び各ドレイン領域が前記ゲート電極を間に挟んで配置され、前記複数の制御ＭＯＳトランジスタの各ゲート電極が前記長辺に平行に延び、前記複数の制御ＭＯＳトランジスタの各ソース領域及び各ドレイン領域が前記ゲート電極を間に挟んで配置され、前記半導体基板の長辺と短辺の比は、１０：１〜７０：１であることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体集積回路に応力が加わった場合において、その応力による半導体集積回路内のＭＯＳトランジスタの電気的特性の変動を抑えることができる。特に、半導体集積回路をプリント基板に実装した場合に、プリント基板の反りにより応力を受けたとしても、ＭＯＳトランジスタの電気的特性の変動が抑えられる。プリンタヘッドにおいては、ＭＯＳトランジスタによって駆動されるＬＥＤ等の発光素子の発光輝度のばらつきが抑えられるため、印字不良を防止することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の実施形態について図面を参照して説明する。図１は、本実施形態による半導体集積回路が実装されたＬＥＤプリンタのプリンタヘッドを示す平面図である。
【００１０】
複数の半導体集積回路１がプリント基板２上に実装されている。複数の半導体集積回路１は、いずれも細長の長方形チップである。また、複数の半導体集積回路１は、長方形チップの状態でプリント基板２上に実装され、各長辺が同一直線上に揃うように配置されることが好ましい。
【００１１】
各半導体集積回路１には、プリント基板２上に形成された複数の配線３を介して、印刷用のトナーを紙上に定着させるための光を発光するＬＥＤ等の複数の発光素子４が接続されている。各発光素子４には、それに対応して各半導体集積回路１に配置された各出力ＭＯＳトランジスタ（不図示）から、印刷用のトナーを紙上に定着させるために必要な輝度（ただし可変値）に対応した電流が供給される。また、プリント基板２上には、外部から入力される印字データを各半導体集積回路１に供給するためのデータ線５が形成されている。
【００１２】
以下に、上述した半導体集積回路１の構成について図面を参照して説明する。図２及び図３は、図１に示した半導体集積回路１の拡大平面図であり、複数の半導体集積回路１のうち１つのみを示している。図２（Ａ）は、その半導体集積回路１の等価回路を示し、図２（Ｂ）及び図３は、その半導体集積回路１に含まれる複数のＭＯＳトランジスタのゲート電極１３Ａ，１３Ｂについての配置関係を示している。なお、図２（Ａ）、図２（Ｂ）及び図３では、図１に示したものと同一の構成要素については同一の番号を付して参照するものとする。また、図２（Ａ）、図２（Ｂ）及び図３では、半導体基板１０の長辺方向をＤ１で示し、それに直交する短辺方向をＤ２で示す。
【００１３】
図２（Ａ）に示すように、半導体集積回路１を構成する長方形の半導体基板１０上に、その長辺方向Ｄ１に沿って、複数の制御回路１Ｌが配置されている。各制御回路１Ｌは、複数の制御ＭＯＳトランジスタ（不図示）を含み、外部からデータ線５に入力された印字データに対して、主に論理演算による信号処理を行う。ただし、これらの制御ＭＯＳトランジスタは、必ずしも半導体基板１０の長辺方向Ｄ１に沿って一列に配置される必要はなく、様々なレイアウトにより配置されてよい。
【００１４】
また、半導体基板１０の長辺方向Ｄ１に沿って、複数の出力ＭＯＳトランジスタ１Ｔが一列に配置されている。各出力ＭＯＳトランジスタ１Ｔは、各制御回路１Ｌに対応して接続されており、各制御回路１Ｌによって信号処理された印字データに応じた電流を、対応する各出力端子１Ｐから出力する。出力ＭＯＳトランジスタのゲートは制御回路１Ｌの出力に接続され、そのソースは電源ＶＤＤに接続され、そのドレインは出力端子１Ｐに接続されている。
【００１５】
図２（Ｂ）に示すように、各出力ＭＯＳトランジスタ１Ｔのゲート電極１３Ａは、半導体基板１０の長辺方向Ｄ１（即ち長辺に平行な方向）に沿って延びている。このゲート電極１３Ａの両側には、ソース領域、ドレイン領域（共に不図示）が配置され、それらの間にチャネル領域（不図示）が形成されている。ここで、チャネル領域において、ゲート電極１３Ａが延びた方向に対して垂直な方向をチャネル方向という。即ち、チャネル方向はソース領域からドレイン領域に向かう方向である。
【００１６】
以下に、出力ＭＯＳトランジスタ１Ｔのレイアウトの一例について図面を参照して説明する。図４は、本実施形態による半導体集積回路に含まれる出力ＭＯＳトランジスタ１Ｔのレイアウトを示す平面図である。また。図５は、図４のＸ−Ｘ線に沿った断面図である。なお、図４及び図５では、図１乃至図３に示したものと同一の構成要素については同一の番号を付して参照するものとする。
【００１７】
図４及び図５に示すように、例えばＰ型の半導体基板１０の表面に、例えばＮ型のウエル層１１が設けられている。ウエル層１１の表面は、ゲート絶縁膜１２に覆われており、ゲート絶縁膜１２上には、半導体基板１０の長辺方向Ｄ１に沿って延びる線状部を有したゲート電極１３Ａが配置されている。ゲート電極１３Ａの各線状部は、それらの端で互いに接続されている。
【００１８】
また、ウエル層１１の表面であって、ゲート電極１３Ａの両側には、イオン注入により形成された例えばＰ＋型のソース領域１４Ｓ及びドレイン領域１４Ｄが設けられている。ゲート電極１３Ａの下方であって、ソース領域１４Ｓとドレイン領域１４Ｄの間の領域は、チャネル領域１７となる。この場合、チャネル方向は、ゲート電極１３Ａが延びた方向に垂直の方向、つまり、短辺方向Ｄ２となる。
【００１９】
ゲート絶縁膜１２上には、ゲート電極１３Ａを覆う層間絶縁膜１５が設けられている。層間絶縁膜１５上には、コンタクトホールＣＨ１を通してソース領域１４Ｓと接続するソース線１６Ｓが配置され、コンタクトホールＣＨ２を通してドレイン領域１４Ｄと接続するドレイン線１６Ｄが配置されている。ソース線１６Ｓは電源ＶＤＤに接続されており、ドレイン線１６Ｄは、出力端子１Ｐに接続されている。
【００２０】
なお、上記出力ＭＯＳトランジスタ１Ｔは、そのトランジスタサイズが大きいためにクシ型構造を有しているが、トランジスタサイズが小さい場合は、クシ型構造を採用しなくても良い。また、制御ＭＯＳトランジスタのトランジスタサイズは出力ＭＯＳトランジスタ１Ｔのトランジスタサイズより小さいので、クシ型構造を採用しないことが多い。
【００２１】
以下に、半導体集積回路１に対する応力の影響について検討する。プリント基板２は温度の上昇又は下降により反りを生じる。ここで、そのようなプリント基板２の反りにより、半導体基板１０の長辺方向Ｄ１に応力が加わる場合を考える。この場合、半導体基板１０の長辺方向Ｄ１の場所によって局所的応力の差が生じるが、本実施形態においては、全ての出力ＭＯＳトランジスタ１Ｔのゲート電極１３Ａは、半導体基板１０の長辺方向Ｄ１に延びており、チャネル方向は長辺方向Ｄ１と直交しているので、出力ＭＯＳトランジスタ１Ｔの電気的特性の変動は小さくなる。
【００２２】
これにより、各出力ＭＯＳトランジスタ１Ｔの出力端子１Ｐから出力される電流値のばらつきが抑止される。そして、出力ＭＯＳトランジスタ１Ｔによって駆動される発光素子４の発光輝度のばらつきが抑えられるため、印字不良を防止することができる。
【００２３】
これに対して、仮に、出力ＭＯＳトランジスタ１Ｔのゲート電極１３Ａが半導体基板１０の短辺方向Ｄ２に延びているレイアウトの場合には、局所的応力の差により、出力ＭＯＳトランジスタ１Ｔの電気的特性が大きく変動してしまう。これは、ＭＯＳトランジスタのチャネル領域において、そのチャネル方向に応力が加わると、電気的特性が大きく変動するためである。
【００２４】
なお、半導体基板１０の短辺方向Ｄ２に応力が加わる場合、各出力ＭＯＳトランジスタ１Ｔのチャネル領域の電気的特性は変動するが、その変動は、半導体基板１０の長辺方向Ｄ１に沿っては一様であるため、その長辺方向Ｄ１に並ぶ各出力ＭＯＳトランジスタ１Ｔから出力される電流値も一様に変動する。そのため、１つの半導体集積回路１についてみると、各出力ＭＯＳトランジスタ１Ｔから出力される電流値のばらつきは抑止される。上記のような効果をより確実に得るためには、長方形の半導体基板１０の長辺と短辺の比は、１０：１〜７０：１であることが好ましい。
【００２５】
他方、各制御回路１Ｌに含まれる各制御ＭＯＳトランジスタ（不図示）においても、図２（Ｂ）に示すように、ゲート電極１３Ｂが半導体基板１０の短辺方向Ｄ２に沿って延びる場合、半導体基板１０の長辺方向Ｄ１及び短辺方向Ｄ２に加わる応力による電気的特性の変動、又は出力される電流値のばらつきが制御ＭＯＳトランジスタに生じる可能性がある。しかし、各制御ＭＯＳトランジスタでは、主に論理演算に用いる微弱な電流が扱われるため、上記応力による電気的特性の変動、又は出力される電流値のばらつきの影響は、出力トランジスタ１Ｔと比較すると、無視できる程度に小さい。
【００２６】
この影響を無視できない場合には、制御ＭＯＳトランジスタにおいて、上記応力による電気的特性の変動又は出力される電流値のばらつきを小さくするべく、出力ＭＯＳトランジスタ１Ｔと同様の原理で、図３に示すように、ゲート電極１３Ｂを半導体基板１０の長辺方向Ｄ１に沿って延びるように配置すればよい。このようなゲート電極１３Ｂの配置は、制御回路１Ｌに含まれる全ての制御ＭＯＳトランジスタについて行われてもよく、あるいは、一部の制御ＭＯＳトランジスタのみについて行われてもよい。
【００２７】
なお、本発明は、上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、半導体集積回路１は、プリンタヘッドではなく、それ以外の装置又は基板に実装されてもよい。例えば図６に示すように、複数の半導体集積回路１が、ＬＣＤパネル６を搭載した表示装置７上に、配線８を介して、ＬＣＤパネル６の駆動回路として配置されてもよい。この場合、ＬＣＤパネル６の一方の辺Ｅ１に対して、半導体集積回路１の半導体基板１０の長辺方向Ｄ１が平行となる。また、その辺と直交する他の辺Ｅ２に対して平行となるように、複数の半導体集積回路１が配置されてもよい。この場合においても、半導体集積回路１がプリンタヘッドに実装された場合と同様の原理で、半導体基板１０の長辺方向Ｄ１及び短辺方向Ｄ２に加わる応力の影響を抑えることができる。
【００２８】
また、上記実施形態において、半導体基板１０、ウエル層１１、ソース領域１４Ｓ、ドレイン領域１４Ｄの各導電型を逆導電型に変更してもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態による半導体集積回路を示す平面図である。
【図２】図１の拡大平面図である。
【図３】図１の拡大平面図である。
【図４】図２の出力ＭＯＳトランジスタのレイアウトを示す平面図である。
【図５】図３のＸ−Ｘに沿った断面図である。
【図６】本発明の実施形態による半導体集積回路を示す平面図である。
【符号の説明】
【００３０】
１  半導体集積回路              １Ｌ  制御回路
１Ｔ  出力ＭＯＳトランジスタ    １Ｐ  出力端子
２  プリント基板                ３，８  配線
４  発光素子                    ５  データ線
６  ＬＣＤパネル                ７  表示装置
１０  半導体基板                １１  ウエル層
１２  ゲート絶縁膜              １３Ａ，１３Ｂ  ゲート電極
１４Ｓ  ソース領域              １４Ｄ  ドレイン領域
１５  層間絶縁膜                １６Ｓ  ソース線
１６Ｄ  ドレイン線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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