(57)【特許請求の範囲】
【請求項１】
ゲート絶縁層を介してゲート電極と重畳する微結晶半導体層と、
前記微結晶半導体層上に重ねて設けられたバッファ層と、
前記バッファ層及び前記微結晶半導体層の側面を被覆する非晶質半導体層と、
一端部が前記バッファ層と重なり、前記非晶質半導体層上に設けられ、ソース領域及びドレイン領域を形成する一対の不純物半導体層と
を有し、
前記バッファ層は非晶質半導体材料、無機絶縁材料又は有機絶縁材料からなり、
前記微結晶半導体層の上面はすべて前記バッファ層により被覆され、
前記バッファ層の膜厚が、前記非晶質半導体層の膜厚よりも厚いことを特徴とする薄膜トランジスタ。
【請求項２】
請求項１において、
前記微結晶半導体層の電気伝導度が１×１０−５Ｓ／ｃｍ乃至５×１０−２Ｓ／ｃｍであることを特徴とする薄膜トランジスタ。
【請求項３】
請求項２において、
前記微結晶半導体層は微結晶シリコン層であることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１乃至３のいずれか一項において、
前記非晶質半導体層が非晶質シリコン層であることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１において、
前記バッファ層の膜厚は、前記微結晶半導体層及び前記非晶質半導体層のそれぞれの膜厚よりも厚いことを特徴とする薄膜トランジスタ。
【請求項６】
請求項１において、
前記バッファ層の膜厚が５００ｎｍ乃至３０００ｎｍであり、前記非晶質半導体層の膜厚が５０ｎｍ以上５００ｎｍ未満であることを特徴とする薄膜トランジスタ。
【請求項７】
請求項１乃至６のいずれか一項に記載の薄膜トランジスタが画素部の各画素に設けられていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、若しくは該薄膜トランジスタを用いる表示装置に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【特許文献１】特開２００１−０５３２８３号公報
【特許文献２】特開平５−１２９６０８号公報
【特許文献３】特開２００５−０４９８３２号公報
【特許文献４】特開平７−１３１０３０号公報
【特許文献５】特開２００５−１９１５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
非晶質シリコン層にチャネルが形成される薄膜トランジスタは、電界効果移動度が０．４〜０．８ｃｍ２／Ｖ・ｓｅｃ程度しか得ることができず、オン電流が低いといった問題がある。微結晶シリコン層にチャネルが形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【０００４】
多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
【０００５】
しかし、多結晶シリコン層により薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。
【０００６】
そこで本発明は、薄膜トランジスタのオン電流及びオフ電流に係る上記問題点を解決することを課題の一とする。本発明における他の課題は、高速動作が可能な薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る薄膜トランジスタは、ゲート絶縁層を介してゲート電極と重畳する微結晶半導体層を有する。微結晶半導体層上にはバッファ層が設けられる。このバッファ層は、微結晶半導体層と略重畳して設けられる。バッファ層及び微結晶半導体層の側面を非晶質半導体層が被覆している。薄膜トランジスタにおけるソース領域及びドレイン領域を形成する一導電型の半導体層は、非晶質半導体層上に設けられる。該一導電型の半導体層は、ソース領域とドレイン領域を形成するように、各領域に対応して分割して設けられる。該一導電型の半導体層は、一端部がバッファ層と重なるように設けられる。
【０００８】
薄膜トランジスタは、ソース領域及びドレイン領域の間を流れるキャリア（電子又は正孔）を、ゲート電極に印加する電圧によって制御するが、本発明に係る薄膜トランジスタは、ソース領域とドレイン領域との間を流れるキャリアは、ゲート電極と重畳して設けられる微結晶半導体層と、該微結晶半導体層に接して設けられる非晶質半導体層を流れる。
【０００９】
微結晶半導体層の電気伝導度が１×１０−５Ｓ／ｃｍ乃至５×１０−２Ｓ／ｃｍであり、非晶質半導体層の電気伝導度は微結晶半導体層よりも低くなっている。微結晶半導体層は、少なくとも薄膜トランジスタのチャネル長方向に延在し、前記した電気伝導度を有することで高いオン電流を得ることができる。ここで、非晶質半導体層の厚さは、微結晶半導体層上に設けられるバッファ層の厚さよりも薄く、薄膜トランジスタのオン電流を維持しつつ、オフ電流を低下させるのに十分な厚さを有している。
【００１０】
ソース領域及びドレイン領域を形成する一導電型の半導体層は、一端部が前記バッファ層と重なるように設けることで薄膜トランジスタのオン電流を維持しつつ、オフ電流を低下させるように作用する。バッファ層の膜厚は、微結晶半導体層及び非晶質半導体層のそれぞれの膜厚よりも厚く設けられている。非晶質半導体層の膜厚が５０ｎｍ乃至５００ｎｍ未満であるのに対し、バッファ層は、５００ｎｍ乃至３０００ｎｍの膜厚を有する。バッファ層の膜厚をこのように設定することで、ソース若しくはドレインとゲート間の寄生容量を小さくするように作用する。
【００１１】
本発明は、オフ電流を低減させるためにソース領域及びドレイン領域間に挿入される非晶質半導体層のチャネル長方向の長さは、該非晶質半導体層の膜厚で設定する。これは、フォトリソグラフィー技術を使って、フォトマスクをサブミクロンレベルの精度でアライメントすることを必要とせずに、自己整合的にナノメートルサイズの微細な構造を薄膜トランジスタに作り込むことを可能としている。
【００１２】
すなわち、少なくとも一つの非晶質半導体層が実質的にチャネル形成領域となる薄膜トランジスタのチャネル長は、非晶質半導体層の膜厚で決まり、上記の如くナノメートルレベルの長さとなる。本発明は、薄膜トランジスタの製造プロセスを、数ミクロンレベルのデザインルールに基づいて実施しながら、ディープサブミクロンの薄膜トランジスタを同時に作り込むことで課題を解決している。
【００１３】
不純物半導体とは、電気伝導に関与するキャリアのほとんどが添加された不純物から供給される半導体をいう。不純物はキャリアとして電子を供給するドナー又は、正孔を供給するアクセプタとなり得る元素であり、代表的にはドナーは周期表第１５族元素、アクセプタは周期表第１３族元素が該当する。
【００１４】
微結晶半導体とは、例示的には結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下であり、電気伝導度が概略１０−７Ｓ／ｃｍから１０−４Ｓ／ｃｍであるものが、価電子制御により１０１Ｓ／ｃｍ程度にまで高められる半導体を指す。尤も、本発明において、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば他の半導体材料に置換することもできる。
非晶質半導体とは、結晶構造を有さない（原子の配列に長距離秩序を有さない）半導体を指す。なお、非晶質シリコンには水素が含まれていているものも含む。
【００１５】
「オン電流」とは、チャネル形成領域に電流を流すためにゲート電極に適切なゲート電圧を印加した時（即ち、薄膜トランジスタがオン状態の時）に、チャネル形成領域を流れる電流ある。
「オフ電流」とは、薄膜トランジスタのしきい値電圧より低いゲート電圧の場合（即ち、薄膜トランジスタがオフ状態の時）にソースとドレイン間に流れる電流である。
【発明の効果】
【００１６】
本発明によれば、ソース領域とドレイン領域との間を流れるキャリアは、ゲート電極と重畳して設けられる微結晶半導体層と、該微結晶半導体層に接して設けられる非晶質半導体層を流れる構成とすることで、オフ電流を低減しつつ、十分なオン電流を流すことができる。
【００１７】
本発明によれば、微結晶半導体層上にバッファ層を設け、バッファ層の上面と、バッファ層及び微結晶半導体層の側面と接する非晶質半導体層を設けることで、自己整合的にナノメートルサイズの微細な構造を薄膜トランジスタに作り込むことができ、オフ電流を低減しつつ、十分なオン電流を流し、さらに薄膜トランジスタの高速動作を可能とすることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００１９】
（実施の形態１）
本形態は、微結晶半導体層をチャネル形成領域に有する薄膜トランジスタと比較してオフ電流が低く、非晶質半導体層をチャネル形成領域に有する薄膜トランジスタと比較して、高速動作が可能であり、オン電流が高く、薄膜トランジスタの構造について、図１を用いて説明する。
【００２０】
図１（Ａ）に示す薄膜トランジスタは、基板１００上にゲート電極１０１が設けられ、ゲート電極１０１上にゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂが設けられ、ゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂ上に、微結晶半導体層１０４が設けられ、微結晶半導体層１０４上にバッファ層１０５が設けられる。このバッファ層１０５は、微結晶半導体層１０４と略重畳して設けられる。また、微結晶半導体層１０４及びバッファ層１０５の側面を覆う一対の非晶質半導体層１０６、非晶質半導体層１０７が設けられ、一対の非晶質半導体層１０６、非晶質半導体層１０７上に、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９が設けられ、一導電型を付与する不純物元素が添加された不純物半導体層１０８、不純物半導体層１０９上に配線１１０、配線１１１が設けられる。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層の一端部は、バッファ層１０５に重なっている。
【００２１】
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を適用しても良い。基板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
【００２２】
微結晶半導体層１０４の電気伝導度は１×１０−５Ｓ／ｃｍ乃至５×１０−２Ｓ／ｃｍである。微結晶半導体層１０４の厚さは５ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下となるように設ける。微結晶半導体層１０４は、少なくとも薄膜トランジスタのチャネル長方向に延在し、前記した電気伝導度を有することで高いオン電流を得ることができる。微結晶半導体層１０４としては、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層等で形成される。
【００２３】
また、微結晶半導体層１０４の酸素濃度及び窒素濃度は、代表的には３×１０１９ａｔｏｍｓ／ｃｍ３未満、更に好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、炭素の濃度を３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が、微結晶半導体層１０４に混入する濃度を低減することで、微結晶半導体層１０４の欠陥の生成を抑制する事ができる。
【００２４】
バッファ層１０５は、非晶質半導体を用いて形成する。バッファ層１０５の厚さを５００ｎｍ乃至３０００ｎｍとする。バッファ層の膜厚をこのような厚さとすることで、ソース電極若しくはドレイン電極とゲート電極の間に生ずる寄生容量を小さくするように作用する。非晶質半導体としては、非晶質シリコン、または非晶質シリコン・ゲルマニウム等で形成される。微結晶半導体層１０４上にバッファ層１０５を設けることで、微結晶半導体層１０４が大気に晒されて酸化するのを防ぐことができる。それにより、キャリアが捕獲される欠陥、またはキャリアの進行を妨げる領域を低減することができ、薄膜トランジスタの高速動作が可能であり、オン電流を高めることができる。
【００２５】
非晶質半導体層１０６及び非晶質半導体層１０７は５０ｎｍ以上５００ｎｍ未満の厚さで形成する。非晶質半導体層１０６、非晶質半導体層１０７は非晶質シリコンで形成することが好ましい。非晶質半導体層１０６、非晶質半導体層１０７は、バッファ層１０５の側面を覆い、微結晶半導体層１０４と半導体接合を形成するように設けられている。さらに、非晶質半導体層１０６、非晶質半導体層１０７は、微結晶半導体層１０４が形成されていないゲート絶縁層１０２ｂを被覆している。
【００２６】
この構造により、微結晶半導体層１０４と、一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９とが隔離され、微結晶半導体層１０４と、一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９との間で生じるリーク電流を低減することができる。また、非晶質半導体層１０６、非晶質半導体層１０７の端部は、バッファ層１０５と重なっていることが好ましい。非晶質半導体層１０６、非晶質半導体層１０７の端部がバッファ層１０５と重なることにより、一導電型を付与する不純物元素が添加された不純物半導体層１０８、不純物半導体層１０９と、バッファ層１０５が直接接しないため、リーク電流を低減することができる。
【００２７】
この非晶質半導体層１０６、非晶質半導体層１０７と、バッファ層１０５及び微結晶半導体層１０４が接する構造において、バッファ層１０５と微結晶半導体層１０４の側面は３０〜６０度の角度に傾斜させることが好ましい。すなわちバッファ層１０５と微結晶半導体層１０４の側面をテーパー形状にすることで、非晶質半導体層１０６及び非晶質半導体層１０７の膜厚が、該側面部において薄くなってしまうことを防ぐことができる。
【００２８】
ゲート電極１０１は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極１０１の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。
【００２９】
ゲート電極１０１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極１０１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体層や配線の段切れ防止が可能である。また、ゲート電極１０１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極１０１の抵抗を低減することが可能であり大面積化が可能である。
【００３０】
ゲート絶縁層１０２ａ及びゲート絶縁層１０２ｂはそれぞれ、厚さ５０ｎｍ乃至１５０ｎｍの酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層で形成する。本形態では、ゲート絶縁層１０２ａとして窒化シリコン層または窒化酸化シリコン層を形成し、ゲート絶縁層１０２ｂとして酸化シリコン層または酸化窒化シリコン層を形成して積層する構成を例示する。なお、ゲート絶縁層を２層とせず、ゲート絶縁層を、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層の単層で形成する。
【００３１】
ゲート絶縁層１０２ａを窒化シリコン層、または窒化酸化シリコン層を用いて形成することで、基板１００とゲート絶縁層１０２ａの密着力が高まり、基板１００としてガラス基板を用いた場合、基板１００からの不純物が、微結晶半導体層１０４、バッファ層１０５、及び非晶質半導体層１０６、非晶質半導体層１０７に拡散するのを防止することが可能であり、さらにゲート電極１０１の酸化防止が可能である。また、ゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極１０１の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
【００３２】
ここで、酸化窒化シリコン層とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００３３】
一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化シリコンにＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化シリコンにＢ２Ｈ６などの不純物気体を加えれば良い。リンまたはボロンの濃度を１×１０１９〜１×１０２１ｃｍ−３とすることで、配線１１０、配線１１１とオーミックコンタクトすることが可能であり、ソース領域及びドレイン領域として機能する。一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９は、微結晶半導体層、または非晶質半導体層で形成することができる。一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９は１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９の膜厚を、薄くすることでスループットを向上させることができる。
【００３４】
配線１１０、配線１１１は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された不純物半導体層と接する側の層を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電層としては、チタン層、アルミニウム層、及びチタン層の積層導電層を用いることができる。
【００３５】
また、図１（Ａ）に示す薄膜トランジスタは、非晶質半導体層１０６、非晶質半導体層１０７が、配線１１０、配線１１１と接せず、一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９を介してバッファ層１０５上に配線１１０及び配線１１１が形成される構造を示したが、図１（Ｂ）に示すように、非晶質半導体層１０６及び非晶質半導体層１０７の側面が、配線１１０及び配線１１１と接する構造とすることができる。
【００３６】
本形態の薄膜トランジスタは、オフ電流を低減させるためにソース領域及びドレイン領域間に挿入される非晶質半導体層のチャネル長方向の長さは、該非晶質半導体層の膜厚で設定される。これは、フォトリソグラフィー技術を使って、フォトマスクをサブミクロンレベルの精度でアライメントすることを必要とせずに、自己整合的にナノメートルサイズの微細な構造を薄膜トランジスタに作り込むことを可能としている。
【００３７】
すなわち、少なくとも一つの非晶質半導体層が実質的にチャネル形成領域となる薄膜トランジスタのチャネル長は、非晶質半導体層の膜厚で決まり、上記の如くナノメートルレベルの長さとなる。本実施の形態の薄膜トランジスタは、製造プロセスを、数ミクロンレベルのデザインルールに基づいて実施しながら、ディープサブミクロンの薄膜トランジスタを同時に作り込むことで、オフ電流を低減しつつ、十分なオン電流を流し、さらに薄膜トランジスタの高速動作を可能とすることができる。
【００３８】
また、バッファ層１０５の膜厚が厚いため、チャネルエッチ型の薄膜トランジスタの場合、ソース領域及びドレイン領域、並びに配線のエッチングの際に、非晶質半導体層をオーバーエッチングしても、膜厚の厚いバッファ層１０５が形成されているため、チャネル形成領域を分断することがなく、歩留まりを向上させることができる。また、バッファ層１０５の膜厚が厚いため、ソース領域及びドレイン領域から微結晶半導体層１０４へ流れるリーク電流を低減することが可能である。このため、オフ電流を低減することができる。
【００３９】
さらには、ゲート電極１０１と、一導電型を付与する不純物元素が添加された不純物半導体層１０８、不純物半導体層１０９の間には、ゲート絶縁層のほかに非晶質半導体層１０６、非晶質半導体層１０７が形成され、ゲート電極１０１と、一導電型を付与する不純物元素が添加された不純物半導体層１０８、不純物半導体層１０９の間隔が広がる。このため、ゲート電極１０１と、一導電型を付与する不純物元素が添加された不純物半導体層１０８、不純物半導体層１０９の間に生じる寄生容量を低減することができる。特に、ドレイン側の電圧降下を低減する薄膜トランジスタとすることができる。このため、当該構造を用いた表示装置は、画素の応答速度を向上させることができる。特に、液晶表示装置の画素に形成される薄膜トランジスタの場合、ドレイン電圧の電圧降下を低減できるため、液晶材料の応答速度を上昇させることが可能である。
【００４０】
（実施の形態２）
本形態では、微結晶半導体層１０４及びバッファ層１０５の他の形状について、図２を用いて示す。
【００４１】
図２（Ａ）は、微結晶半導体層１０４ａ及びバッファ層１０５の側壁がほぼ垂直、または側面の傾斜角度が８０度〜１００度、好ましくは８５度〜９５度である薄膜トランジスタである。微結晶半導体層１０４及びバッファ層１０５の側壁をほぼ垂直とすることで、薄膜トランジスタが占める面積を縮小することができる。このため、当該薄膜トランジスタを画素に用いた透過型表示装置の開口率を高めることができる。
【００４２】
図２（Ｂ）は、微結晶半導体層１０４の内側にバッファ層１０５が形成されている薄膜トランジスタである。すなわち、微結晶半導体層１０４のより面積の小さいバッファ層１０５が形成され、微結晶半導体層１０４の一部がバッファ層１０５より露出している薄膜トランジスタである。このような構造とすることで、微結晶半導体層１０４と、非晶質半導体層１０６及び非晶質半導体層１０７とをより密接させて設けることが可能となり、接合リーク電流を低減することができる。
【００４３】
（実施の形態３）
本形態では、バッファ層の他の態様を、図３を用いて示す。本形態では、バッファ層１１２を絶縁層で形成する構成を例示する。
【００４４】
図３（Ａ）に示す薄膜トランジスタは、基板１００上にゲート電極１０１が形成され、ゲート電極１０１上にゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂが形成され、ゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂ上に、微結晶半導体層１０４が形成され、微結晶半導体層１０４上にバッファ層１０５が形成される。このバッファ層１０５は、微結晶半導体層１０４と略重畳して設けられる。また、微結晶半導体層１０４及びバッファ層１１２の側面を覆う一対の非晶質半導体層１０６及び非晶質半導体層１０７が形成され、一対の非晶質半導体層１０６及び非晶質半導体層１０７上に一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８及び不純物半導体層１０９が形成され、一導電型を付与する不純物元素が添加された不純物半導体層１０８、不純物半導体層１０９上に配線１１０、配線１１１が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層の一端部は、バッファ層１０５に重なっている。
【００４５】
本形態は、バッファ層１１２を絶縁材料で形成する。絶縁材料は、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコンなどシリコンを成分として含む絶縁材料を用いることが好ましい。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層を用いて形成することも可能である。バッファ層１１２の厚さを５００ｎｍ乃至３０００ｎｍとする。厚さが厚く、且つ絶縁層でバッファ層１１２を形成することにより、一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８及び不純物半導体層１０９から非晶質半導体層１０６及び非晶質半導体層１０７に流れるリーク電流をバッファ層１１２でせき止めることが可能であるため、リーク電流を低減することができる。また、オフ電流を低減することができる。
【００４６】
図３（Ｂ）に示すように、微結晶半導体層１０４上に半導体層で形成されるバッファ層１０５が設けられ、バッファ層１０５上に絶縁層で形成されるバッファ層１１３が設けられる。バッファ層１１３としては、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、その他の無機絶縁層を用いて形成する。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層を用いて形成する。
【００４７】
図３（Ｂ）においては、半導体層で形成されるバッファ層１０５が、絶縁層で形成されるバッファ層１１３の厚さより厚いが、バッファ層１０５よりバッファ層１１３の厚さを厚くしてもよい。なお、バッファ層１０５及びバッファ層１１３の合計の膜厚を５００ｎｍ乃至３０００ｎｍとする。微結晶半導体層１０４上に半導体層で形成されるバッファ層１０５が形成されることで、微結晶半導体層１０４の酸化を低減することができ、微結晶半導体層１０４の抵抗率の低減を抑制することができる。また、半導体層で形成されるバッファ層１０５上に絶縁層で形成されるバッファ層１１３を設けることで、一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９から非晶質半導体層１０６、非晶質半導体層１０７に流れるリーク電流をバッファ層１１２でせき止めることが可能であるため、リーク電流を低減することができる。また、オフ電流を低減することができる。
【００４８】
（実施の形態５）
本形態では、薄膜トランジスタの構造の別の態様を示す。
【００４９】
図４に示す薄膜トランジスタは、基板１００上にゲート電極１０１が形成され、ゲート電極１０１上にゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂが形成され、ゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂ上に、微結晶半導体層１０４ａ、微結晶半導体層１０４ｂ、微結晶半導体層１０４ｃが形成され、微結晶半導体層１０４ａ、微結晶半導体層１０４ｂ、微結晶半導体層１０４ｃ上にバッファ層１０５ａ、バッファ層１０５ｂ、バッファ層１０５ｃが形成される。このバッファ層１０５ａ、バッファ層１０５ｂ、バッファ層１０５ｃは、微結晶半導体層１０４ａと略重畳して設けられる。また、微結晶半導体層１０４ａ、微結晶半導体層１０４ｂ、微結晶半導体層１０４ｃ及びバッファ層１０５ａ、バッファ層１０５ｂ、バッファ層１０５ｃの側面を覆う一対の非晶質半導体層１０６、非晶質半導体層１０７が形成され、一対の非晶質半導体層１０６、非晶質半導体層１０７上に一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９が形成され、一導電型を付与する不純物元素が添加された不純物半導体層１０８、不純物半導体層１０９上に配線１１０、配線１１１が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層の一端部は、バッファ層１０５ａに重なっている。また、微結晶半導体層１０４ａ及びバッファ層１０５ａ、バッファ層１０５ｂ、バッファ層１０５ｃの積層体、微結晶半導体層１０４ｂ及びバッファ層１０５ｂの積層体、微結晶半導体層１０４ｃ及びバッファ層１０５ｃの積層体が、それぞれ分離している。
【００５０】
図５に示す薄膜トランジスタは、基板１００上にゲート電極１０１が形成され、ゲート電極１０１上にゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂが形成され、ゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂ上に、微結晶半導体層１０４ｄが環状に形成され、微結晶半導体層１０４ｄ上にバッファ層１０５ｄが環状に形成される。このバッファ層１０５ｄは、微結晶半導体層１０４ｄと略重畳して設けられる。また、微結晶半導体層１０４ｄ及びバッファ層１０５ｄの側面を覆う一対の非晶質半導体層１０６、非晶質半導体層１０７が形成される。一対の非晶質半導体層１０６、非晶質半導体層１０７上に、一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９が形成され、一導電型を付与する不純物元素が添加された不純物半導体層１０８、不純物半導体層１０９上に配線１１０、配線１１１が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９の一端部は、バッファ層１０５ｄに重なっている。図５に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域が円形であることが特徴である。
【００５１】
なお、一対の非晶質半導体層１０６、非晶質半導体層１０７、及び一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９の一方は環状であり、一対の非晶質半導体層１０６、非晶質半導体層１０７、及び一導電型を付与する不純物元素が添加された一対の不純物半導体層１０８、不純物半導体層１０９の他方は円形である。即ち、ソース領域またはドレイン領域の一方が、ソース領域またはドレイン領域の他方を、一定間隔をあけて囲う構造となっている。
【００５２】
（実施の形態６）
本形態では、図１（Ａ）に示す薄膜トランジスタの作製工程について、図６乃至図９を用いて示す。なお、図６及び図７において左側は図９のＡ−Ｂの断面図であり、薄膜トランジスタが形成される領域の断面を示し、右側は図９のＣ−Ｄの断面図であり、画素においてゲート配線及びソース配線が交差する領域の断面を示す。
【００５３】
図６（Ａ）に示すように、基板１００上に導電膜１０３を形成する。導電膜１０３としては、実施の形態１に示すゲート電極１０１に列挙した材料を用いて形成することができる。導電膜１０３は、スパッタリング法、ＣＶＤ法、真空蒸着法を用いて形成する。
【００５４】
次に、導電膜１０３上にレジストを塗布した後、第１のフォトマスクを用いたフォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電膜１０３を所望の形状にエッチングして、図６（Ｂ）に示すように、ゲート電極１０１を形成する。この後、レジストマスクを除去する。
【００５５】
次に、ゲート電極１０１及び基板１００上にゲート絶縁層１０２を形成する。ゲート絶縁層１０２としては、実施の形態１に示すゲート絶縁層１０２ａ、ゲート絶縁層１０２ｂに列挙した材料を用いて形成することができる。ゲート絶縁層１０２は、ＣＶＤ法、スパッタリング法等を用いて形成する。
【００５６】
次に、ゲート絶縁層１０２上に微結晶半導体層１０４、及びバッファ層１０５を積層して形成する。プラズマＣＶＤ装置の反応室内において、シラン、ジクロルシラン又はジシランと、水素とを混合し、グロー放電プラズマにより、微結晶半導体層をゲート絶縁層１０２上に堆積する。シラン、ジクロルシラン又はジシランの流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶半導体層を成膜する。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。また、上記原料ガスと共に、リン、砒素、アンチモン等を含む気体を混合することで、微結晶半導体層１０４の電気伝導度を制御することができる。
【００５７】
バッファ層１０５を非晶質シリコン、非晶質シリコンゲルマニウム、非晶質シリコンカーバイトなどの半導体材料で形成する場合には、プラズマＣＶＤ法又はスパッタリング法で当該半導体材料の被膜を堆積する。バッファ層１０５の電気伝導度は低い方が好ましいので、当該半導体材料による被膜の電気伝導度は１０−７Ｓ／ｃｍ以下となるようにする。バッファ層１０５を絶縁材料で形成する場合には、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコンなどのシリコンを成分として含む絶縁材料の被膜を、プラズマＣＶＤ法又はスパッタリング法で形成する。また、バッファ層１０５を形成する絶縁材料として、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層の原料を塗布した後、焼成して絶縁層を形成することができる。
【００５８】
上記工程において、微結晶半導体層１０４を形成した後、プラズマＣＶＤ法によりバッファ層１０５を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が微結晶半導体層１０４に供給され、微結晶半導体層１０４を水素化したのと同等の効果が得られる。すなわち、微結晶半導体層１０４上にバッファ層１０５を堆積することにより、微結晶半導体層１０４に水素を拡散させて、ダングリングボンドの終端をすることができる。
【００５９】
微結晶半導体層１０４が微結晶半導体層で形成される場合、微結晶半導体層１０４の表面に、バッファ層１０５を形成することで、微結晶半導体層１０４に含まれる結晶粒の表面の自然酸化を防止することが可能である。また、薄膜トランジスタへの印加電圧の高い表示装置、代表的には駆動電圧が１５Ｖ程度の液晶表示装置において、バッファ層１０５の膜厚を厚く形成すると、ソース電極又はドレイン電極とゲート電極間の耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
【００６０】
次に、バッファ層１０５上にレジストを塗布した後、第２のフォトマスクを用いたフォトリソグラフィー工程を用いて形成したレジストマスクによって、バッファ層１０５及び微結晶半導体層１０４を所望の形状にエッチングする。そして、図６（Ｃ）に示すように、薄膜トランジスタを形成する領域において、微結晶半導体層１０４、及びバッファ層１０５を形成する。ゲート配線及びソース配線が交差する領域において、微結晶半導体層１０４、及びバッファ層１０５を形成する。この後、レジストマスクを除去する。
【００６１】
次に、図６（Ｄ）に示すように、非晶質半導体層１１４、及び一導電型を付与する不純物元素が添加された不純物半導体層１１５を形成する。非晶質半導体層１１４として、好適にはシラン又はシランと水素ガスによりプラズマＣＶＤ法で堆積される非晶質シリコン膜を適用する。不純物半導体層１１５は、プラズマＣＶＤ法で堆積されるｎ型非晶質シリコン膜又はｎ型微結晶シリコン膜を適用する。
【００６２】
導電膜１１６は、クロム、モリブデン、チタン、タンタル、タングステンなどの金属膜をスパッタリング法で形成したものを適用する。または、前記金属膜にアルミニウム膜を積層させた構成としても良い。
【００６３】
次に、導電膜１１６上にレジストを塗布する。レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。次に、第３のフォトマスクとして多階調マスクを用いて、レジストに光を照射した後現像して、レジストマスク１１７を形成する。
【００６４】
ここで、多階調マスク１５９を用いた露光について、図８を用いて説明する。多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
【００６５】
多階調マスクの代表例としては、図８（Ａ）に示すようなグレートーンマスク１２２ａ、図８（Ｃ）に示すようなハーフトーンマスク１２２ｂがある。
【００６６】
図８（Ａ）に示すように、グレートーンマスク１２２ａは、透光性を有する基板１２３及びその上に形成される遮光部１２４並びに回折格子１２５で構成される。遮光部１２４においては、光の透過量が０％である。一方、回折格子１２５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過量を制御することができる。なお、回折格子１２５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることが可能である。
【００６７】
透光性を有する基板１２３は、石英等の透光性を有する基板を用いることができる。遮光部１２４及び回折格子１２５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成される。
【００６８】
グレートーンマスク１２２ａに露光光を照射した場合、図８（Ｂ）に示すように、遮光部１２４においては、光透過量１２６は０％であり、遮光部１２４及び回折格子１２５が設けられていない領域では光透過量１２６は１００％である。また、回折格子１２５においては、１０〜７０％の範囲で調整可能である。回折格子１２５における光の透過量の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【００６９】
図８（Ｃ）に示すように、ハーフトーンマスク１２２ｂは、透光性を有する基板１２３及びその上に形成される半透過部１２７並びに遮光部１２８で構成される。半透過部１２７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１２８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【００７０】
ハーフトーンマスク１２２ｂに露光光を照射した場合、図８（Ｄ）に示すように、遮光部１２８においては、光透過量１２９は０％であり、遮光部１２８及び半透過部１２７が設けられていない領域では光透過量１２９は１００％である。また、半透過部１２７においては、１０〜７０％の範囲で調整可能である。半透過部１２７に於ける光の透過量の調整は、半透過部１２７の材料により調整により可能である。多階調マスクを用いて露光した後、現像することで、図６（Ｄ）に示すように、膜厚の異なる領域を有するレジストマスク１１７を形成することができる。
【００７１】
次に、レジストマスク１１７により、非晶質半導体層１１４、不純物半導体層１１５、及び導電膜１１６をエッチングし分離する。この結果、図６（Ｅ）に示すような、非晶質半導体層１１４、非晶質半導体層１１４、一導電型を付与する不純物が添加された半導体層１１５、半導体層１１５、及び導電膜１１６を形成することができる。
【００７２】
次に、レジストマスク１１７をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極１０１の一部と重畳する領域）は除去され、図６（Ｅ）に示すように、分離されたレジストマスク１１７を形成することができる。
【００７３】
次に、分離されたレジストマスク１１７を用いて、導電膜１１６をエッチングし分離する。この結果、図６（Ｅ）に示すような、配線１１０、配線１１１を形成することができる。分離されたレジストマスク１１７を用いて導電膜１１６、導電層４３をウエットエッチングすると、導電膜１１６、導電層４３の端部が選択的にエッチングされる。この結果、分離されたレジストマスク１１７より面積の小さい配線１１０、及び配線１１１を形成することができる。
【００７４】
ゲート電極１０１及び一導電型を付与する不純物元素が添加された不純物半導体層１１５の交差部においては、ゲート絶縁層１０２の他に、微結晶半導体層１０４、バッファ層１０５、及び非晶質半導体層１１４が形成され、ゲート電極１０１及び不純物半導体層１１５の間隔が広がる。このため、ゲート電極１０１及び不純物半導体層１１５が交差する領域での寄生容量を低減できる。
【００７５】
次に、分離されたレジストマスク１１７を用いて、不純物半導体層１１５をエッチングして、一対の不純物半導体層１０８及び不純物半導体層１０９を形成する。なお、当該エッチング工程において、非晶質半導体層１１４の一部もエッチングされ、一対の非晶質半導体層１０６及び非晶質半導体層１０７になる。また、バッファ層の一部がエッチングされる。一部エッチングされたバッファ層をバッファ層１０５と示す。なお、バッファ層１０５には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層１０５の凹部とを同一工程で形成することができる。
【００７６】
ここでは、配線１１０、及び配線１１１の端部と、一対の不純物半導体層１０８及び不純物半導体層１０９の端部は一致せずずれており、配線１１０、配線１１１の端部の外側に、一対の不純物半導体層１０８及び不純物半導体層１０９の端部が形成される。この後、分離されたレジストマスク１１７を除去する。
【００７７】
次に、露出しているバッファ層１１３にＨ２Ｏプラズマを照射してもよい。代表的には、気化した水をプラズマで放電して生成したラジカルを、バッファ層１０５、不純物半導体層１０８及び不純物半導体層１０９、配線１１０、配線１１１の露出部に照射することで、薄膜トランジスタの高速動作が可能であり、オン電流を更に高めることができる。また、オフ電流を低減することができる。以上の工程により、薄膜トランジスタを形成することができる。
【００７８】
次に、図７（Ｂ）に示すように、配線１１０、配線１１１、ゲート絶縁層１０２上に、パッシベーション層１１９を形成する。パッシベーション層１１９としては、窒化シリコン層、窒化酸化シリコン層、酸化シリコン層、または酸化窒化シリコン層を用いて形成することができる。なお、パッシベーション層１１９は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。
【００７９】
次に、パッシベーション層１１９上に平坦化層１２０を形成してもよい。平坦化層１２０としては、アクリル樹脂、ポリイミド、エポキシ樹脂、シロキサンポリマー等の有機絶縁層を用いて形成することができる。ここでは、感光性の有機樹脂を用いて平坦化層１２０を形成する。次に、平坦化層１２０を感光した後、第４のフォトマスクを用いて現像して、図７（Ｃ）に示すように、パッシベーション層１１９を露出する。次に、平坦化層１２０を用いてパッシベーション層１１９をエッチングして、配線１１１の一部を露出するコンタクトホールを形成する。
【００８０】
次に、コンタクトホールに画素電極１２１を形成する。ここでは、平坦化層１２０上に導電層を形成した後、導電層上にレジストを塗布する。次に、第５のフォトマスクを用いたフォトリソグラフィー工程により形成したレジストマスクを用いて導電層をエッチングして、画素電極１２１を形成する。
【００８１】
画素電極１２１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【００８２】
また、画素電極１２１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【００８３】
本形態では、画素電極１２１としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第６のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極１２１を形成する。この後、レジストマスクを除去する。なお、図７（Ｃ）は、図９のＡ−Ｂ、及びＣ−Ｄの断面図に相当する。図９に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域の上面形状がＣ字（Ｕ字）状であるが、この代わりにチャネル形成領域の上面形状が平行型の薄膜トランジスタを作製してもよい。
【００８４】
以上により、オフ電流が低く、オン電流が高く、高速動作が可能である薄膜トランジスタを作製することができる。また、当該薄膜トランジスタを画素電極のスイッチング素子として有する素子基板を作製することができる。なお、本実施の形態においては、通常の逆スタガ型の薄膜トランジスタの作製工程と比較して、微結晶半導体層及びバッファ層を所定の形状にエッチングするためのフォトマスクが１枚増えるが、一対の非晶質半導体層、一導電型を付与する不純物元素が添加された一対の不純物半導体層、及び配線を所定の形状にエッチングするためのフォトマスクに多階調マスクを用いているため、当該プロセスでフォトマスク数を１枚削減することが可能であるため、作製工程全体としてはマスク枚数が増加していない。
【００８５】
（実施の形態７）
本形態では、図１（Ｂ）に示す薄膜トランジスタと比較してオフ電流の低減により効果のある薄膜トランジスタの作製工程について示す。なお、図１０の左側は図１１のＡ−Ｂの断面図であり、薄膜トランジスタが形成される領域の断面を示し、右側は図１１のＣ−Ｄの断面図であり、画素においてゲート配線及びソース配線が交差する領域の断面を示す。
【００８６】
実施の形態６に示す図６（Ａ）の工程を経て、ゲート電極１０１を形成する。次に、ゲート電極１０１及び基板１００上にゲート絶縁層１０２を形成する。
【００８７】
次に、図６（Ｂ）の工程を経てゲート絶縁層１０２上に、微結晶半導体層１０４、及びバッファ層１０５を順に積層する。次に、バッファ層１０５上にレジストを塗布する。次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、微結晶半導体層１０４、及びバッファ層１０５をエッチングして、図１０（Ａ）に示すように、微結晶半導体層１０４、微結晶半導体層１０４、及びバッファ層１０５、バッファ層１０５を形成する。そして、非晶質半導体層１１４及び不純物半導体層１１５を形成する。
【００８８】
次に、不純物半導体層１１５上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて、不純物半導体層１１５、及び非晶質半導体層１１４を所望の形状にエッチングして、図１０（Ｂ）に示すように、薄膜トランジスタを形成する領域において、非晶質半導体層１１４、及び不純物半導体層１１５を形成する。また、ゲート配線及びソース配線が交差する領域において、非晶質半導体層１１４、及び一導電型を付与する不純物元素が添加された不純物半導体層１１５を形成する。この後、レジストマスクを除去する。なお、微結晶半導体層１０４、微結晶半導体層１０４の側面が非晶質半導体層１１４、非晶質半導体層１１４に覆われる。
【００８９】
図１０（Ｃ）に示すように導電膜１１６を形成する。そして、導電膜１１６上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電膜１１６を所望の形状にエッチングして、図１０（Ｄ）に示すように、配線１１０及び配線１１１を形成する。
【００９０】
ゲート配線１０１ｂ及び配線１１０の交差部においては、ゲート絶縁層１０２の他に、微結晶半導体層１０４、バッファ層１０５、及び非晶質半導体層１１４が形成され、ゲート配線１０１ｂ及び配線１１０の間隔が広がる。このため、ゲート配線１０１ｂ及び配線１１０が交差する領域での寄生容量を低減できる。
【００９１】
レジストマスクを用いて不純物半導体層１１５をエッチングして、不純物半導体層１０８、不純物半導体層１０９を形成する。また、当該エッチング工程において、非晶質半導体層１１４もエッチングされ、一対の非晶質半導体層１０６及び非晶質半導体層１０７を形成する。また、バッファ層１０５の一部もエッチングする。一部エッチングされた、凹部が形成されたバッファ層をバッファ層１０５と示す。ソース領域及びドレイン領域の形成工程と、バッファ層１０５の凹部とを同一工程で形成することができる。この後、レジストマスクを除去する。
【００９２】
次に、露出しているバッファ層１０５にＨ２Ｏプラズマを照射してもよい。代表的には、気化した水をプラズマで放電して生成したラジカルを、バッファ層１０５、不純物半導体層１０８、不純物半導体層１０９、及び配線１１０、配線１１１の露出部に照射することで、薄膜トランジスタの高速動作が可能であり、オン電流を更に高めることができる。また、オフ電流を低減することができる。
【００９３】
以上の工程により、高速動作が可能であり、オン電流が高く、オフ電流の低い薄膜トランジスタを形成する。
【００９４】
図７（Ｂ）及び図７（Ｃ）に示す工程を経て、図１０（Ｅ）に示すように、パッシベーション層１１９、平坦化層１２０、及びドレイン電極に接続する画素電極１２１を形成する。なお、図１０（Ｅ）は、図１１のＡ−Ｂ、及びＣ−Ｄの断面図に相当する。図１１に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域の上面形状がＣ字（Ｕ字）状であるが、この代わりにチャネル形成領域の上面形状が平行型の薄膜トランジスタを作製してもよい。
【００９５】
以上により、オフ電流が低く、オン電流が高く、高速動作が可能である薄膜トランジスタを作製することができる。また、当該薄膜トランジスタを画素電極のスイッチング素子として有する素子基板を作製することができる。
【００９６】
（実施の形態８）
本形態では、図１２に示す素子基板１３０の周辺部に設けられた走査線入力端子部と信号線入力端子部の構造について、図１３を用いて以下に示す。図１３は、基板１００の周辺部に設けられた走査線入力端子部及び信号線入力端子部、並びに画素部の薄膜トランジスタの断面図を示す。
【００９７】
なお、画素部に設けられる画素において、画素電極の電位を制御する薄膜トランジスタが設けられるアクティブマトリクス型表示装置の場合、走査線はゲート電極に接続される。または、走査線の一部がゲート電極として機能する。このため、以下、走査線をゲート配線１０１ｂとも示す。また、信号線は、薄膜トランジスタのソースに接続されることから、以下、信号線を配線１１０とも示す。しかしながら、信号線が薄膜トランジスタのドレインに接続される場合は、信号線をドレイン配線とすることができる。
【００９８】
図１２には画素部１３１が設けられ、画素部１３１と基板１００周辺部の間に保護回路１３２、３２２、信号線１３３、走査線１３４が設けられる。また、図示しないが、保護回路１３２、１３９から画素部１３１へ信号線、走査線が形成される。信号線１３３、走査線１３４の端部には信号線入力端子部１３７、走査線入力端子部１３８が設けられる。信号線入力端子部１３７、走査線入力端子部１３８の端子にはそれぞれＦＰＣ１４０、ＦＰＣ１４１が接続され、ＦＰＣ１４０、ＦＰＣ１４１には信号線駆動回路１３５、走査線駆動回路１３６が設けられる。また、画素部１３１には画素１４２がマトリクス状に配置されている。
【００９９】
図１３（Ａ）においては、走査線入力端子１３８ａは、薄膜トランジスタ１４６のゲート配線１０１ｂに接続される。また、信号線入力端子１３７ａは配線１１０に接続される。
【０１００】
信号線入力端子１３７ａ、走査線入力端子１３８ａの端子表面は、画素電極１２１と同じ層で形成される。また、信号線入力端子１３７ａ、走査線入力端子１３８ａは、信号線１３３上に形成される平坦化層１２０に形成される。また、平坦化層１２０上において、信号線入力端子１３７ａ、走査線入力端子１３８ａは、異方性導電層１４３の導電性粒子１４４を介してＦＰＣ１４０、ＦＰＣ１４１の配線１４５に接続される。
【０１０１】
なお、ここでは、ゲート配線１０１ｂと信号線入力端子１３７ａが接続されるが、ゲート配線１０１ｂと信号線入力端子１３７ａの間に、配線１１０と同じ層で形成される導電層を設けてもよい。
【０１０２】
図１３（Ｂ）においては、走査線入力端子１３８ｂは、薄膜トランジスタ１４６のゲート配線１０１ｂに接続される。また、信号線入力端子１３７ｂは、薄膜トランジスタ１４６の配線１１０に接続される。
【０１０３】
走査線入力端子１３８ｂ、信号線入力端子１３７ｂは、それぞれ画素部の薄膜トランジスタ１４６の画素電極１２１と同じ層で形成される。また、走査線入力端子１３８ｂ、信号線入力端子１３７ｂは、平坦化層１２０及びパッシベーション層１１９上に形成される。また、平坦化層１２０及びパッシベーション層１１９の開口部において、走査線入力端子１３８ｂ、信号線入力端子１３７ｂは、異方性導電層１４３の導電性粒子を介してＦＰＣ１４０、ＦＰＣ１４１の配線１４５に接続される。
【０１０４】
配線１１０に接続する信号線入力端子１３７ｂは、基板１００及び配線１１０の間に、ゲート絶縁層１０２の他に、非晶質半導体層１１４、不純物半導体層１１５が形成され、厚みが増す。このため、信号線入力端子１３７ｂとＦＰＣ１４１の配線１４５の接続が容易となる。
【０１０５】
（実施の形態９）
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
【０１０６】
図１４に、信号線駆動回路１４８のみを別途形成し、基板１００上に形成された画素部１４７と接続している表示パネルの形態を示す。画素部１４７、保護回路１５３、及び走査線駆動回路１５１が形成された素子基板は、上記実施の形態に示す素子基板を用いて形成する。非晶質半導体層を用いた薄膜トランジスタよりも高い電界効果移動度が得られる薄膜トランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路１４８は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。ＳＯＩを用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層を用いたトランジスタを含む。画素部１４７と、信号線駆動回路１４８と、走査線駆動回路１５１とに、それぞれ電源の電位、各種信号等が、ＦＰＣ１５２を介して供給される。信号線駆動回路１４８及びＦＰＣ１５２の間、または信号線駆動回路１４８及び画素部１４７の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路１５３を設けてもよい。保護回路１５３は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【０１０７】
駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図１４（Ｂ）に、信号線駆動回路１４８のみを別途形成し、基板１００上に形成された画素部１４７、保護回路１５３、及び走査線駆動回路１５１が形成された素子基板とＦＰＣが接続している表示装置パネルの形態を示す。画素部１４７、保護回路１５３、及び走査線駆動回路１５１は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路１４８は、ＦＰＣ１５２及び保護回路及び１５３を介して、画素部１４７と接続されている。画素部１４７と、信号線駆動回路１４８と、走査線駆動回路１５１とに、それぞれ電源の電位、各種信号等が、ＦＰＣ１５２を介して供給される。ＦＰＣ１５２及び画素部１４７の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路１５３を設けてもよい。保護回路１５３は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。
【０１０８】
信号線駆動回路の一部または走査線駆動回路の一部のみを、上記実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図１４（Ｃ）に、信号線駆動回路が有するアナログスイッチ１４９を、画素部１４７、走査線駆動回路１５１と同じ基板１００上に形成し、信号線駆動回路が有するシフトレジスタ１５０を別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部１４７、保護回路１５３、及び走査線駆動回路１５１は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ１５０は、ＦＰＣ１５２及び保護回路１５３を介して画素部１４７と接続されている。画素部１４７と、信号線駆動回路と、走査線駆動回路１５１とに、それぞれ電源の電位、各種信号等が、ＦＰＣ１５２を介して供給される。シフトレジスタ１５０及びアナログスイッチ１４９の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路１５３を設けてもよい。保護回路１５３は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。
【０１０９】
図１４に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。
【０１１０】
別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図１４に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【０１１１】
本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチ有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０１１２】
（実施の形態１０）
本発明により得られる素子基板、及びそれを用いた表示装置等によって、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１１３】
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１５に示す。
【０１１４】
図１５（Ａ）はテレビジョン装置である。表示パネルを、図１５（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２０３が形成され、その他付属設備としてスピーカ部２０９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【０１１５】
図１５（Ａ）に示すように、筐体２０１に表示素子を利用した表示用パネル２０２が組みこまれ、受信機２０５により一般のテレビ放送の受信をはじめ、モデム２０４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２０６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２０７が設けられていても良い。
【０１１６】
また、テレビジョン装置にも、主画面２０３の他にサブ画面２０８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２０３を視野角の優れた液晶表示パネルで形成し、サブ画面を低消費電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２０３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
【０１１７】
図１６はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部２４５が形成されている。信号線駆動回路２４６と走査線駆動回路２４７は、表示パネル９００にＣＯＧ方式により実装されていても良い。
【０１１８】
その他の外部回路の構成として、映像信号の入力側では、チューナ２３５で受信した信号のうち、映像信号を増幅する映像信号増幅回路２３６と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路２３７と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路２３８などを有している。コントロール回路２３８は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路２３９を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０１１９】
チューナ２３５で受信した信号のうち、音声信号は、音声信号増幅回路２４０に送られ、その出力は音声信号処理回路２４１を経てスピーカ２４４に供給される。制御回路２４２は受信局（受信周波数）や音量の制御情報を入力部２４３から受け、チューナ２３５や音声信号処理回路２４１に信号を送出する。
【０１２０】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【０１２１】
主画面２０３、サブ画面２０８において、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させたテレビ装置の量産性を高めることができる。
【０１２２】
図１５（Ｂ）は携帯電話機２１０の一例を示している。この携帯電話機２１０は、表示部２１１、操作部２１２などを含んで構成されている。表示部２１１においては、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させた携帯電話の量産性を高めることができる。
【０１２３】
また、図１５（Ｃ）に示す携帯型のコンピュータは、本体２１３、表示部２１４等を含んでいる。表示部２１４に、上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、コントラスト等の画像品質を向上させたコンピュータの量産性を高めることができる。
【０１２４】
図１５（Ｄ）は卓上照明器具であり、照明部２１５、傘２１６、可変アーム２１７、支柱２１８、台２１９、電源２２０を含む。本発明の発光装置を照明部２１５に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
【０１２５】
図１７は本発明を適用したスマートフォン携帯電話機の構成の一例であり、図１７（Ａ）が正面図、図１７（Ｂ）が背面図、図１７（Ｃ）が展開図である。スマートフォン携帯電話機は、筐体２２１及び１００２二つの筐体で構成されている。スマートフォン携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１２６】
携帯電話機は、筐体２２１及び１００２の二つの筐体で構成されている。筐体２２１においては、表示部２２３、スピーカ２２４、マイクロフォン２２５、操作キー２２６、ポインティングディバイス２２７、表面カメラ用レンズ２２８、外部接続端子ジャック２２９、イヤホン端子２３０等を備え、筐体２２２においては、キーボード２３１、外部メモリスロット２３２、裏面カメラ２３３、ライト２３４等を備えているなどにより構成されている。また、アンテナは筐体２２１内部に内蔵されている。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１２７】
重なり合った筐体２２１と筐体２２２（図１７（Ａ）は、スライドし図１７（Ｃ）のように展開する。表示部２２３には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部２２３と同一面上に及び表面カメラ用レンズ２２８を同一の面に備えているため、テレビ電話が可能である。また、表示部２２３をファインダーとし裏面カメラ２３３及びライト２３４で静止画及び動画の撮影が可能である。
【０１２８】
スピーカ２２４及びマイクロフォン２２５は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できるが可能である。操作キー２２６では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。
【０１２９】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード２３１を用いると便利である。更に、重なり合った筐体２２１と筐体２２２（図１７（Ａ））は、スライドし図１７（Ｃ）のように展開し、携帯情報端末としての使用できる場合は、キーボード２３１、ポインティングディバイス２２７を用い円滑な操作でマウスの操作が可能である。外部接続端子ジャック２２９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット２３２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。
【０１３０】
筐体２２２の裏面（図１７（Ｂ））には、裏面カメラ２３３及びライト２３４を備えており、表示部２２３をファインダーとし静止画及び動画の撮影が可能である。
【０１３１】
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。
【０１３２】
上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の薄膜トランジスタを説明する断面図である。
【図２】本発明の薄膜トランジスタを説明する断面図である。
【図３】本発明の薄膜トランジスタを説明する断面図である。
【図４】本発明の薄膜トランジスタの作製工程を説明する断面図である。
【図５】本発明の薄膜トランジスタを説明する断面図及び上面図である。
【図６】本発明の薄膜トランジスタの作製工程を説明する断面図である。
【図７】本発明の薄膜トランジスタの作製工程を説明する断面図である。
【図８】本発明に適用可能な多階調マスクを説明する図である。
【図９】本発明の薄膜トランジスタの作製工程を説明する上面図である。
【図１０】本発明の薄膜トランジスタの作製工程を説明する断面図である。
【図１１】本発明の薄膜トランジスタの作製工程を説明する上面図である。
【図１２】本発明の素子基板を説明する平面図である。
【図１３】本発明の素子基板の端子部及び画素部を説明する断面図である。
【図１４】本発明の表示パネルを説明する斜視図である。
【図１５】本発明の表示装置を用いた電子機器を説明する斜視図である。
【図１６】本発明の表示装置を用いた電子機器を説明する図である。
【図１７】本発明の表示装置を用いた電子機器を説明する斜視図である。
【符号の説明】
【０１３４】
１００  基板
１０１  ゲート電極
１０１ｂ  ゲート配線
１０２  ゲート絶縁層
１０２ａ  ゲート絶縁層
１０２ｂ  ゲート絶縁層
１０３  導電膜
１０４  微結晶半導体層
１０４ａ  微結晶半導体層
１０４ｂ  微結晶半導体層
１０４ｃ  微結晶半導体層
１０４ｄ  微結晶半導体層
１０５  バッファ層
１０５ａ  バッファ層
１０５ｂ  バッファ層
１０５ｃ  バッファ層
１０５ｄ  バッファ層
１０６  非晶質半導体層
１０７  非晶質半導体層
１０８  不純物半導体層
１０９  不純物半導体層
１１０  配線
１１１  配線
１１２  バッファ層
１１３  バッファ層
１１４  非晶質半導体層
１１５  不純物半導体層
１１６  導電膜
１１７  レジストマスク
１１９  パッシベーション層
１２０  平坦化層
１２１  画素電極
１２２ａ  グレートーンマスク
１２２ｂ  ハーフトーンマスク
１２３  基板
１２４    遮光部
１２５  回折格子
１２６  光透過量
１２７  半透過部
１２８  遮光部
１２９  光透過量
１３０  素子基板
１３１  画素部
１３２  保護回路
１３３  信号線
１３４  走査線
１３５  信号線駆動回路
１３６  走査線駆動回路
１３７  信号線入力端子部
１３７ａ  信号線入力端子
１３７ｂ  信号線入力端子
１３８  走査線入力端子部
１３８ａ  走査線入力端子
１３８ｂ  走査線入力端子
１３９  保護回路
１４０  ＦＰＣ
１４１  ＦＰＣ
１４２  画素
１４３  異方性導電層
１４４  導電性粒子
１４５  配線
１４６  薄膜トランジスタ
１４７  画素部
１４８  信号線駆動回路
１４９  アナログスイッチ
１５０  シフトレジスタ
１５１  走査線駆動回路
１５２  ＦＰＣ
１５３  保護回路
２０１  筐体
２０２  表示用パネル
２０３  主画面
２０４  モデム
２０５  受信機
２０６  リモコン操作機
２０７  表示部
２０８  サブ画面
２０９  スピーカ部
２１０  携帯電話機
２１１  表示部
２１２  操作部
２１３  本体
２１４  表示部
２１５  照明部
２１６  傘
２１７  可変アーム
２１８  支柱
２１９  台
２２０  電源
２２１  筐体
２２２  筐体
２２３  表示部
２２４  スピーカ
２２５  マイクロフォン
２２６  操作キー
２２７  ポインティングディバイス
２２８  表面カメラ用レンズ
２２９  外部接続端子ジャック
２３０  イヤホン端子
２３１  キーボード
２３２  外部メモリスロット
２３３  裏面カメラ
２３４  ライト
２３５  チューナ
２３６  映像信号増幅回路
２３７  映像信号処理回路
２３８  コントロール回路
２３９  信号分割回路
２４０  音声信号増幅回路
２４１  音声信号処理回路
２４２  制御回路
２４３  入力部
２４４  スピーカ
２４５  画素部
２４６  信号線駆動回路
２４７  走査線駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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