(57)【特許請求の範囲】
【請求項１】
集積回路のためのオンチップ電圧変換装置であって、
第１の深いトレンチ・キャパシタと、
前記第１のキャパシタの第１の電極を第１の電圧ドメインの低値（Ｖ０）に選択的に結合するように構成された第１のＮＦＥＴデバイス（Ｎ１）と、
前記第１のキャパシタの前記第１の電極を前記第１の電圧ドメインの高値（Ｖ１）に選択的に結合するように構成された第１のＰＦＥＴデバイス（Ｐ１）と、
前記第１のキャパシタの第２の電極を第２の電圧ドメインの低値（Ｖ１）に選択的に結合するように構成された第２のＮＦＥＴデバイス（Ｎ２）であって、前記第２の電圧ドメインの前記低値（Ｖ１）が前記第１の電圧ドメインの前記高値（Ｖ１）に対応する、前記第２のＮＦＥＴデバイス（Ｎ２）と、
前記第１のキャパシタの前記第２の電極を前記第２の電圧ドメインの高値（Ｖ２）に選択的に結合するように構成された第２のＰＦＥＴデバイス（Ｐ２）と、を含み、
前記第１および第２のＮＦＥＴおよびＰＦＥＴデバイスがシリコン・オン・インシュレータ（ＳＯＩ）基板上に形成され、
前記第１のＮＦＥＴおよびＰＦＥＴデバイスのゲート端子が前記第１の電圧ドメイン内で全て動作し、
前記第２のＮＦＥＴおよびＰＦＥＴデバイスのゲート端子が前記第２の電圧ドメイン内で全て動作する、
オンチップ電圧変換装置。
【請求項２】
前記第１の電圧ドメイン全域の電圧差に対応する第１の大きさと前記第２の電圧ドメイン全域の電圧差に対応する第２の大きさとの間で前記第１のキャパシタを充電および放電させるように、前記第１および第２のＮＦＥＴおよびＰＦＥＴデバイスに対する動作信号を印加する、請求項１に記載の装置。
【請求項３】
ダウン・コンバート・モード動作においては、前記第２の電圧ドメインの前記高値Ｖ２が入力電圧であり、前記第１の電圧ドメインの前記高値Ｖ１が出力電圧であり、Ｖ２＞２＊Ｖ１である、請求項１に記載の装置。
【請求項４】
アップ・コンバート・モード動作においては、前記第１の電圧ドメインの前記高値Ｖ１が入力電圧であり、前記第２の電圧ドメインの前記高値Ｖ２が出力電圧であり、Ｖ２＜２＊Ｖ１である、請求項１に記載の装置。
【請求項５】
前記第１および第２のＮＦＥＴおよびＰＦＥＴデバイスに対する前記動作信号が、ＮＦＥＴデバイスおよびＰＦＥＴデバイスの同時導通を防ぐように印加される、請求項２に記載の装置。
【請求項６】
出力電流が前記動作信号のスイッチング周波数に比例する、請求項２に記載の装置。
【請求項７】
前記第１のキャパシタに直列の１つ以上の追加のキャパシタと、
名目上Ｎ電圧単位の電圧レベルをＭ電圧単位の電圧レベルに、およびその逆に変換する電圧コンバータを規定するように、各１つ以上の追加のキャパシタごとに１つ以上の追加の電圧ドメインに関連付けられた１つ以上の追加のＮＦＥＴおよびＰＦＥＴデバイス対と、
を更に含み、ＮがＮＦＥＴおよびＰＦＥＴデバイス対の合計数を表し、Ｎ−１がキャパシタの合計数を表し、１≦Ｍ≦Ｎ−１である、請求項１に記載の装置。
【請求項８】
各電圧ドメインにおける前記ＮＦＥＴおよびＰＦＥＴデバイス対が、第１の大きさと第２の大きさとの間で前記関連付けられたキャパシタを充電および放電するように制御され、前記装置のＸ番目のキャパシタについて、前記第１の大きさがＸ番目の電圧ドメイン全域の電圧差に対応し、前記第２の大きさが（Ｘ＋１）番目の電圧ドメイン全域の電圧差に対応する、請求項７に記載の装置。
【請求項９】
前記ＮＦＥＴおよびＰＦＥＴデバイスが、ＮＦＥＴデバイスおよびＰＦＥＴデバイスの同時導通を防ぐように動作される、請求項８に記載の装置。
【請求項１０】
ダウン・コンバータ動作モードにおいて前記コンバータがＮ−Ｍダウン・コンバータとして機能する、請求項７に記載の装置。
【請求項１１】
アップ・コンバータ動作モードにおいて前記コンバータがＭ−Ｎアップ・コンバータとして機能する、請求項７に記載の装置。
【請求項１２】
第１の複数の電圧レベルが第２の複数の電圧レベルに変換される、請求項７に記載の装置。
【請求項１３】
前記第１および第２のＮＦＥＴおよびＰＦＥＴデバイスがトリプル・ウェル技術を用いてバルク・シリコン基板上に形成されている、請求項１に記載の装置。
【請求項１４】
集積回路のためのオンチップ電圧変換システムであって、
複数のクロック位相を有するクロック・ソースと、
複数の位相の１つに対応する複数の動作信号と、
前記動作信号によって制御される複数の電圧コンバータであって、各電圧コンバータが請求項１〜１３のいずれか１項に記載の装置を含む、前記複数の電圧コンバータと、
を含む、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電圧変換技法に関し、更に具体的には、集積回路デバイスのためのスイッチト・キャパシタ電圧コンバータ（switched capacitor voltageconverter）および方法に関する。
【背景技術】
【０００２】
ハイ・エンドのマイクロプロセッサ・システムおよびモバイル電子デバイスの双方を含む最新のコンピューティング・アーキテクチャにとって、電力管理は極めて重要な構成要素となっている。しかしながら、既存のオンチップ・ソリューションは、高い出力電流および高い電力変換効率を同時に達成することにおいて限定的な成功を収めているに過ぎない。
【０００３】
具体的には、ＣＭＯＳ（相補型金属酸化膜半導体）技術についての公称電源電圧（ＶDD）値は、性能および電力スケーリングのために過去何年かで徐々に低下している。そして、ＶDDが低下するにつれて、送電系において効率を維持することがいっそう難しくなっている。ＶDD＝１ボルト（Ｖ）では、外部電力源からＶDDで動作する回路までのエネルギ損失は顕著である。送電網における電力損失は電圧の二乗（Ｖ2）に反比例するので、いわゆる「低」ＶDD回路（例えば約３００〜５００ミリボルト（ｍＶ））では、送電に関する効率の問題は更に悪化する。
【０００４】
更に、同一のＩＣチップ上の論理回路、ＳＲＡＭ、および埋め込みＤＲＡＭには、多数の電源電圧が必要である。これらの電圧は、線形直列電圧レギュレータまたは誘導性バック・コンバータ（buck converter）を用いて発生させる。オンチップ線形レギュレータは抵抗性要素を用いて電圧を低下させるので、エネルギ効率が良くない。従来、バック・コンバータは、高い電力変換効率を達成するためにディスクリート・オフチップ・インダクタを必要とする。しかしながら、シリコン基板上に高品質のインダクタを集積するのが困難であるため、オンチップの集積バック・コンバータは電力変換効率が低い。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】KiyooItoh、Masashi Horiguchi、およびHitoshi Tanakaの「Ultra-LowVoltage Nano-Scale Memories」（ニューヨーク州スプリンガー、２００７年）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、多数の電圧ドメインを有する集積回路デバイスおよびシステムのための改良された電圧変換システムを提供することができれば望ましいであろう。
【課題を解決するための手段】
【０００７】
例示的な実施形態において、集積回路のためのオンチップ電圧変換装置は、第１のキャパシタと、この第１のキャパシタの第１の電極を第１の電圧ドメインの低側電圧レールに選択的に結合するように構成された第１のＮＦＥＴデバイスと、第１のキャパシタの第１の電極を第１の電圧ドメインの高側電圧レールに選択的に結合するように構成された第１のＰＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの低側電圧レールに選択的に結合するように構成された第２のＮＦＥＴデバイスであって、第２の電圧ドメインの低側電圧レールが第１の電圧ドメインの高側電圧レールに対応する、第２のＮＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの高側電圧レールに選択的に結合するように構成された第２のＰＦＥＴデバイスと、を含む。
【０００８】
別の実施形態において、集積回路のためのオンチップ電圧変換システムは、複数のクロック位相を有するクロック・ソースと、複数の位相の１つに対応する複数の動作信号と、動作信号によって制御される複数の電圧コンバータと、を含む。各電圧コンバータは、第１のキャパシタと、この第１のキャパシタの第１の電極を第１の電圧ドメインの低側電圧レールに選択的に結合するように構成された第１のＮＦＥＴデバイスと、第１のキャパシタの第１の電極を第１の電圧ドメインの高側電圧レールに選択的に結合するように構成された第１のＰＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの低側電圧レールに選択的に結合するように構成された第２のＮＦＥＴデバイスであって、第２の電圧ドメインの低側電圧レールが第１の電圧ドメインの高側電圧レールに対応する、第２のＮＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの高側電圧レールに選択的に結合するように構成された第２のＰＦＥＴデバイスと、を含む。
【０００９】
別の実施形態において、集積回路のためのオンチップ電圧変換システムは、複数のクロック位相を有するクロック・ソースと、複数の位相の１つに対応する複数の動作信号と、動作信号によって制御される複数の電圧コンバータと、を含む。各電圧コンバータは、第１のキャパシタと、第１の電圧ドメインに関連付けられた第１のＮＦＥＴおよびＰＦＥＴデバイス対であって、この第１の対の第１のＮＦＥＴが第１のキャパシタの第１の電極を第１の電圧ドメインの低側電圧レールに選択的に結合するように構成され、第１の対の第１のＰＦＥＴが第１のキャパシタの第１の電極を第１の電圧ドメインの高側電圧レールに選択的に結合するように構成されている、第１のＮＦＥＴおよびＰＦＥＴデバイス対と、第２の電圧ドメインに関連付けられた第２のＮＦＥＴおよびＰＦＥＴデバイス対であって、この第２の対の第２のＮＦＥＴが第１のキャパシタの第２の電極を第２の電圧ドメインの低側電圧レールに選択的に結合するように構成され、第２の電圧ドメインの低側電圧レールが第１の電圧ドメインの高側電圧レールに対応し、第２の対の第２のＰＦＥＴが第１のキャパシタの第２の電極を第２の電圧ドメインの高側電圧レールに選択的に結合するように構成されている、第２のＮＦＥＴおよびＰＦＥＴデバイス対と、第１のキャパシタに直列の１つ以上の追加のキャパシタと、名目上Ｎ電圧単位の電圧レベルをＭ電圧単位の電圧レベルに、およびその逆に変換する多レベル・コンバータを規定するように、各１つ以上の追加のキャパシタごとに１つ以上の追加の電圧ドメインに関連付けられた１つ以上の追加のＮＦＥＴおよびＰＦＥＴデバイス対と、を更に含み、Ｎがスイッチング・デバイス対の合計数を表し、Ｎ−１がキャパシタの合計数を表し、１≦Ｍ≦Ｎ−１である。
【００１０】
更に別の実施形態において、集積回路のためのオンチップ電圧変換を実施する方法は、第１のＮＦＥＴデバイスを用いて、第１のキャパシタの第１の電極を第１の電圧ドメインの低側電圧レールに選択的に結合することと、第１のＰＦＥＴデバイスを用いて、第１のキャパシタの第１の電極を第１の電圧ドメインの高側電圧レールに選択的に結合することと、第２のＮＦＥＴデバイスを用いて、第１のキャパシタの第２の電極を第２の電圧ドメインの低側電圧レールに選択的に結合することであって、第２の電圧ドメインの低側電圧レールが第１の電圧ドメインの高側電圧レールに対応することと、第２のＰＦＥＴデバイスを用いて、第１のキャパシタの第２の電極を第２の電圧ドメインの高側電圧レールに選択的に結合することと、を含む。
【００１１】
例示的な図面を参照する。いくつかの図面において同様の要素は同様に付番されている。
【図面の簡単な説明】
【００１２】
【図１】従来の２−１スイッチト・キャパシタ電圧コンバータの概略図である。
【図２】本発明の一実施形態に従った２−１スイッチト・キャパシタ電圧コンバータの概略図である。
【図３】図２の電圧コンバータの動作を示す電圧およびタイミング図である。
【図４】本発明の更に別の実施形態に従った３−１スイッチト・キャパシタ電圧コンバータおよび関連するタイミング図である。
【図５】図４のコンバータの一般的な回路トポロジを示す概略図である。
【図６】本発明の更に別の実施形態に従った、開示するスイッチト・キャパシタ電圧コンバータを用いた例示的な多相電圧変換システムの概略図である。
【図７】本発明の更に別の実施形態に従った、Ｎ＋１の電圧レベルを有する一般的なスイッチト・キャパシタ電圧コンバータの概略図である。
【図８】本発明の更に別の実施形態に従った、図８に示すスイッチト・キャパシタ電圧コンバータを合計ｋ個用いた例示的な多レベル電圧コンバータ・システムの概略図である。
【図９】図８の多相電圧変換システムを用いた例示的なＮ−Ｍ電圧ダウン・コンバータ・システムの概略図である。
【図１０】図８の多相電圧変換システムを用いた例示的なＭ−Ｎ電圧アップ・コンバータ・システムの概略図である。
【図１１】多数の入力および出力電圧による、図８のシステムを用いた多レベル電圧変換システムの概略図である。
【図１２】深いトレンチ・キャパシタ・アレイを用いて実施した例示的なスイッチト・キャパシタの概略図である。
【発明を実施するための形態】
【００１３】
本明細書において開示するのは、スイッチト・キャパシタ電圧コンバータおよびレギュレータ技法に関する改良された回路および方法である。簡潔に述べると、本明細書において提示する実施形態は、オンチップの深いトレンチ（ＤＴ）・キャパシタおよびシリコン・オン・インシュレータ（ＳＯＩ）相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）スイッチを利用する。２−１コンバータのための一実施形態においては、２つのＳＯＩ  ｐ型ＦＥＴ（ＰＦＥＴ）および２つのＳＯＩ  ｎ型ＦＥＴ（ＮＦＥＴ）を用いて電圧変換を達成する。３−１コンバータのための一実施形態においては、３つのＳＯＩ  ＰＦＥＴおよび３つのＳＯＩ  ＮＦＥＴを用いる。本明細書において開示する一般的なアーキテクチャおよび方法論は、整数比を有する２つの電圧間の電圧変換を可能とする。開示するシステムは高破壊電圧スイッチを必要としない。更に、開示するシステムの実施形態はリバーシブルであり、ダウン・コンバータ、アップ・コンバータ、または負電圧発生器として用いることができる。更に、代替的な実施形態では、トリプル・ウェル（triple well）技術を用いてバルクＣＭＯＳスイッチを利用することを想定する。
【００１４】
更に、開示するシステムのスケーラビリティによって、円滑な電圧出力のために、多数の位相の極めて多数の個別の電圧コンバータを集積することが可能となる。本発明の別の態様として、スイッチング周波数を変更することによって電圧調整が実現される。
【００１５】
スイッチト・キャパシタ・コンバータは多くの文献において論じられている。例えば、Kiyoo Itoh、MasashiHoriguchi、およびHitoshi Tanakaの「Ultra-Low Voltage Nano-Scale Memories」（ニューヨーク州スプリンガー、２００７年）を参照のこと。最初に図１を参照すると、従来のスイッチト・キャパシタ電圧コンバータ１００の全体的なトポロジを示す概略図が示されている。このコンバータ１００は、Ｖ２からＶ１への電圧のダウン・コンバートまたはＶ１からＶ２への電圧のアップ・コンバートのいずれかを実行する。Ｖ２対Ｖ１の電圧比は約２に等しい。動作において、第１のスイッチ対ＳＷ１およびＳＷ２は、（位相信号Φによって制御されるように）Ｖ１と接地との間にキャパシタＣ１を結合するように構成されている。また、第２のスイッチ対ＳＷ３およびＳＷ４は、（位相信号
【数１】
0005341210.tif 000002
によって制御されるように）Ｖ２とＶ１との間のキャパシタＣ１を結合するように構成されている。電圧のダウン・コンバートにおいて、Ｖ２＞２＊Ｖ１である。ＳＷ３およびＳＷ４を閉じることによって、キャパシタＣ１はＣ１の両端の電圧差レベルが値（Ｖ２−Ｖ１）へと充電される。ＳＷ１およびＳＷ２を閉じることによって、キャパシタＶ１はＣ１の両端の電圧差レベルが値（Ｖ１−ＧＮＤ）へと充電される。従って、Ｃ１の両端の電圧差は、Ｖ１の値と値（Ｖ２−Ｖ１）との差に相当する比較的小さい範囲で変化し、これが高電圧変換効率につながる。例えば、Ｖ１が０．９５ボルト（Ｖ）でＶ２が２．０Ｖである場合、Ｃ１の両端の電圧は０．９５Ｖと１．０５Ｖとの間でスイッチングし、９５％という固有の変換効率が得られる。
【００１６】
従来、図１のコンバータについて具体的なスイッチング要素およびキャパシタを実施するためには多数の方法がある。例えば、スイッチおよびキャパシタは単にオフ・チップで設けることができる。あるいは、スイッチがバルク半導体基板上にＭＯＳＦＥＴとして実施される場合、通常、ＰＦＥＴスイッチング・デバイスが高電圧レール（例えば２−１コンバータにおけるＶ２）に結合され、残りのスイッチのためにＮＦＥＴデバイスがある。しかしながら、通常これらのトランジスタ・スイッチには比較的大きいゲート電圧変動があり、これが著しいエネルギ損失を生じ、従ってエネルギ変換効率を低下させることになる。
【００１７】
また、従来のオンチップ・キャパシタ・ソリューションでは、オンチップ電圧コンバータの出力電流およびエネルギ変換効率の双方が限定される。高密度キャパシタがないため、オンチップのスイッチト・キャパシタ電圧コンバータが有用であるのは低電流の用途のみである。従来のオンチップ・キャパシタの浮遊容量はエネルギ変換効率を低下させる。
【００１８】
オンチップのスイッチト・キャパシタ電圧コンバータの出力電流およびエネルギ効率を向上させるために、開示するシステムは、オンチップの深いトレンチ（ＤＴ）・キャパシタおよびシリコン・オン・インシュレータ（ＳＯＩ）相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）スイッチを用いる。従って、図２は、本発明の一実施形態に従った２−１スイッチト・キャパシタ電圧コンバータ２００の概略図であり、スイッチはＳＯＩ  ＣＭＯＳ技術を用いて実施されている。更に具体的には、図２の２−１電圧コンバータ２００は、２つのＰＦＥＴすなわちＰ１およびＰ２と、３つのＮＦＥＴすなわちＮ１およびＮ２と、を用いる。Ｐ１は、Ｖ１レールに対して第１のキャパシタ電極を選択的に結合し、Ｐ２は、Ｖ２レールに対して第２のキャパシタ電極を選択的に結合する。Ｎ１は接地レールに対して第１のキャパシタ電極を選択的に結合し、Ｎ２はＶ１レールに対して第２のキャパシタ電極を選択的に結合する。ダウン・コンバート・モードにおいては、Ｖ２が入力電圧でＶ１が出力電圧であり、ここでＶ２＞２＊Ｖ１である。具体的な例として、ダウン・コンバータは、Ｖ２＝２．０ＶおよびＶ１＝０．９５Ｖで動作することができる。アップ・コンバート・モードにおいては、Ｖ１が入力電圧でＶ２が出力電圧であり、ここでＶ２＜２＊Ｖ１である。具体的な例として、アップ・コンバータは、Ｖ２＝２．０ＶおよびＶ１＝１．０５Ｖで動作することができる。
【００１９】
Ｐ２およびＮ２のゲートに印加される作動（クロック）信号（Φp2-1およびΦn2-1）は、Ｖ１とＶ２との間で変動する。これに対して、Ｐ１およびＮ１のゲートに印加される動作信号（Φp1-0およびΦn1-0）は、Ｖ０（ＧＮＤ）とＶ１との間で変動する。図３に、これらのゲート信号の電圧およびタイミング図３００と共に、キャパシタＣの両端において結果として得られる電圧差ＶCを示す。非重複クロックを用いて、Ｖ２からＧＮＤへの直接経路を生成する過渡的条件を回避する（すなわち４つ全てのＦＥＴが同時に導通するのを防ぐ）。この実施形態の有利な側面は、各トランジスタ・スイッチに比較的小さい電圧変動しか生じないことである。例えば、図２のＰ２およびＮ２のゲート端子は、Ｖ２とＶ１との間の電圧ドメイン内にあり、図２のＰ１およびＮ１のゲート端子は、Ｖ１とＶ０との間の電圧ドメイン内にある。
【００２０】
ダウン・コンバート・モードにおける図２のコンバータ２００の動作については以下のように理解されよう。ＰＦＥＴの双方すなわちＰ１およびＰ２の双方が導通し、ＮＦＥＴの双方すなわちＮ１およびＮ２がオフである「Ｐサイクル」の間、キャパシタＣは低電圧値（Ｖ１−Ｖ０）から高い値（Ｖ２−Ｖ１）へと充電される。ＰＦＥＴの双方がオフであり、ＮＦＥＴの双方がオンである「Ｎサイクル」の間、キャパシタＣは（Ｖ２−Ｖ１）から（Ｖ１−Ｖ０）へと放電される。サイクル時間がＲＣ（Ｒはスイッチの直列オン抵抗である）時定数よりもはるかに大きいという限定的な場合では、Ｖ１における電荷出力は２＊Ｃ＊（Ｖ２＋Ｖ０−２Ｖ１）である。従って、スイッチング周波数ｆでは、Ｖ１における電流出力は以下の式によって与えられる。
【数２】
0005341210.tif 000003
【００２１】
Ｖ０＝０と想定すると、固有エネルギ効率は以下によって与えられる。
【数３】
0005341210.tif 000004
【００２２】
一般的な場合、もっと完全なソリューションが以下の式によって与えられる。
【数４】
0005341210.tif 000005
ここで、ｔpおよびｔnはそれぞれＰＦＥＴおよびＮＦＥＴがオンである時間であり、ｔdは全てのＦＥＴがオフである不感時間であり、Ｒp1、Ｒp2、Ｒn1、およびＲn2は対応するＦＥＴのオン抵抗である。
【００２３】
開示するシステムの実施形態はＳＯＩ  ＣＭＯＳトランジスタを用いる。ＳＯＩトランジスタの誘電体分離およびそれらのフローティング・ボディのため、図３に示すような小さい電圧ゲート変動（例えばＮ２のゲート動作信号はＶ１とＶ２との間で変動する）によって、スイッチを完全にオンおよびオフすることができる。共通ボディ・コンタクトのため、デュアル・ウェル・バルク技術を用いてこの構成で動作することは概して問題となる。あるいは、ある程度の追加のシリコン・レイアウト領域を犠牲にすることで、この回路トポロジおよび電圧構成は、トリプル・ウェル技術を用いたバルクＣＭＯＳスイッチと共に完全に機能する。この場合、ウェルは各トランジスタごとに分離されている。Ｎ１のウェルはＶ０に、Ｐ１のウェルはＶ１に、Ｎ２のウェルはＶ１に、Ｐ２のウェルはＶ２に、それぞれ対応付けられている。
【００２４】
また、図２に示した例示的なコンバータの実施形態は、オンチップの深いトレンチ（ＤＴ）・キャパシタを利用することに留意すべきである。この技術によって高密度キャパシタのオンチップ実施が可能となる。ＤＴキャパシタの浮遊容量は極めて低く、これにより浮遊キャパシタを充電する際のエネルギ損失を最小限に抑える。ＤＴキャパシタおよびＭＯＳＦＥＴの双方のスケーラビリティのため、ここに提案する電圧コンバータは極めて細かい細分性で実施することができる。更に、多くの異なるクロック位相で動作している多くのコンバータを用いるシステムは、円滑な出力電流およびシステム安定性を生成する。
【００２５】
ここで図４を参照すると、本発明の更に別の実施形態に従った３−１スイッチト・キャパシタ電圧コンバータ４００の概略図が示されている。図示のように、コンバータ４００は、ＳＯＩ  ＣＭＯＳ技術において具現化された３つのＰＦＥＴおよび３つのＮＦＥＴを用いて実施される。更に、多相コンバータのために中間電圧ノードＶ２が利用可能である。従来の３−１コンバータは、一般的に高破壊電圧デバイスを必要とする（更に、高性能ＣＭＯＳスイッチとコンパチブルでない）が、図４に示すようなトポロジは、約Ｖddを受けるデバイスのみを用いるという利点がある。すなわち、図４の電圧およびタイミング図に示すように、デバイスＮ１およびＰ１のゲート端子はＶ０とＶ１との間の電圧ドメインにおいて動作し、デバイスＮ２およびＰ２のゲート端子はＶ１とＶ２との間の電圧ドメインにおいて動作し、デバイスＮ３およびＰ３のゲート端子はＶ２とＶ３との間の電圧ドメインにおいて動作する。例示的な３−１ダウン・コンバータとしては、Ｖ０＝０、Ｖ１＝１Ｖ、およびＶ３＝３．３Ｖである。Ｖ２は約２．１Ｖの内部ノードである。図４に示すように、Ｖ２を安定に保つためにＶ２にキャパシタＣAを接続する。しかしながら、この追加のキャパシタＣAは多層構成において任意である。例示的な実施形態においては、電圧変換は異なる相で多くのコンバータを用いて実行され、Ｖ２ノードは共に接続される。この方法は必然的に、安定したＶ２のための大容量電荷リザーバを形成し、従って追加の物理的なキャパシタＣAは必要ない。
【００２６】
ダウン・コンバート・モードにおける図４のコンバータ４００の動作については以下のように理解されよう。ＰＦＥＴの全てすなわちＰ１、Ｐ２、およびＰ３が導通し、ＮＦＥＴの全てすなわちＮ１、Ｎ２、およびＮ３がオフである「Ｐサイクル」の間、キャパシタＣ１は低電圧値（Ｖ１−Ｖ０）から高い値（Ｖ２−Ｖ１）へと充電され、キャパシタＣ２は低電圧値（Ｖ２−Ｖ１）から高い値（Ｖ３−Ｖ２）へと充電される。ＰＦＥＴの全てがオフであり、ＮＦＥＴの全てがオンである「Ｎサイクル」の間、キャパシタＣ１は（Ｖ２−Ｖ１）から（Ｖ１−Ｖ０）へと放電され、キャパシタＣ２は（Ｖ３−Ｖ２）から（Ｖ２−Ｖ１）へと放電される。
【００２７】
図５は、４ポート・リバーシブル３−１電圧コンバータの一般的な回路トポロジを示す概略図である。図４に示す３−１ダウン・コンバータに加えて、このトポロジは、３−２ダウン・コンバータ、１−３アップ・コンバータ、または２−３アップ・コンバータとして用いることができる。３−１ダウン・コンバータ・モードにおいては、Ｖ３が入力電圧でＶ１が出力電圧であり、Ｖ３＞３＊Ｖ１である。３−２ダウン・コンバータ・モードにおいては、Ｖ３が入力電圧でＶ２が出力電圧であり、Ｖ３＞（３＊Ｖ２）／２である。１−３アップ・コンバータ・モードにおいては、Ｖ１が入力電圧でＶ３が出力電圧であり、Ｖ３＜３＊Ｖ１である。２−３アップ・コンバータ・モードにおいては、Ｖ２が入力電圧でＶ３が出力電圧であり、Ｖ３＜（３＊Ｖ２）／２である。３つのＰＦＥＴ／３つのＮＦＥＴデバイスの組み合わせを用いることに加えて、キャパシタＣ１およびＣ２の両端の電圧ならびにＦＥＴスイッチのドレイン−ソース電圧は、Ｖddよりも著しく大きくはない値に制限される。図５に示すトポロジの重要な利点は、スイッチのゲート電圧がいっそう小さい電圧ドメインで動作しているということである。例えば、図５に示すように、Ｐ３およびＮ３のゲート電圧はＶ３とＶ２との間の電圧ドメインにおいて動作する。Ｐ２およびＮ２のゲート電圧はＶ２とＶ１との間の電圧ドメインにおいて動作する。Ｐ１およびＮ１のゲート電圧はＶ１とＶ０との間の電圧ドメインにおいて動作する。更に、図５に示すトポロジを一般化して、図７に示すＮ−Ｍ電圧変換を実施することができる。ここでＮおよびＭは整数である。
【００２８】
本明細書において更に開示されるのは、クロック周波数を変化させることによって出力電圧を調整するための方法である。上述の式（１）に示したように、Ｖ１が低くなると出力電流は大きくなる。逆に言えば、ｆが高くなると出力電流は大きくなる。従って、負荷電流対電圧の所与の関係について、スイッチング周波数ｆに対するフィードバック・ループ制御によってＶ１の調整を実現することができる。
【００２９】
図６に、例示的なシステム・レベルの実施が示されている。システム６００は、Ｖ２（例えば入力電圧）、Ｖ１（例えば出力電圧またはマイクロプロセッサ・コアのためのＶｄｄ）、およびＶ０（例えば接地面）についての電力網を有する。バイアス電圧によって周波数を制御してクロック発生器６０２が実施されている。クロック・デバイダおよびクロック位相発生器６０４は、クロック発生器６０２からの入力クロック信号を受信し、多数の位相を有する出力クロック信号を発生する。図示する例示的な実施形態では、図６において４つの位相を発生し、これらはΦ１、Φ２、Φ３、およびΦ４として示されている。クロック発生器およびクロック・デバイダからのこれらの最初のクロック信号がＶ１と接地との間で変動すると想定すると、レベル・シフタ６０６を用いてＶ１とＶ２との間で動作するクロック信号を発生し、これと共に、接地とＶ１との間で動作する最初のクロック信号についての整合遅延も発生する。次いで、これらの再発生したクロック信号（例えば位相Φ１について信号Φp2-1、Φn2-1、Φp1-0、Φn1-0）を、上述の図２に示したもの等の電圧コンバータ６０８に結合する。この場合も、この例示的なシステムは、３−１電圧変換、より一般的にはＮ−Ｍ電圧変換に拡張することができ、この場合には中間電圧レベルのための電力網を用いることができる。また、これは必要数のクロック位相に拡張可能である。
【００３０】
図７は、開示する電圧コンバータ・システムの一般的な回路トポロジの全体を示す概略図である。このシステムは、Ｖ０、Ｖ１、Ｖ２、．．．、ＶＮとして示すＮ＋１の電圧レベルを含む。ここでＶ０は最低電圧レベルを表し、ＶＮは最高電圧レベルを表す。また、Ｖ０は基準レベルとも称することができ、この場合、他の全ての電圧レベルはＶ０に対して整数比の公称値を有する。電圧レベルの公称値は以下のように表すことができる。
【数５】
0005341210.tif 000006
【００３１】
図７に示すように、Ｎ＋１電圧レベルのシステムでは合計でＮ−１個のキャパシタがあり、これらをＣ１、Ｃ２、．．．、ＣN-1と示す。また、Ｎ個の対のＰＭＯＳおよびＮＭＯＳスイッチがあり、これらは、ΦPおよびΦnで示す２つの非重複クロック位相で動作する。「Ｎサイクル」においては、各スイッチ対の下のスイッチ（ＮＦＥＴ）はオンであり、上のスイッチ（ＰＦＥＴ）はオフである。従って、キャパシタＣ１の下の電極はＶ０に接続され、キャパシタＣ２の下の電極はＶ１に接続される等となり、キャパシタＣN-1の下の電極はＶN-2に接続され、キャパシタＣN-1の上の電極はＶN-1に接続されるようになっている。「Ｐサイクル」においては、各スイッチ対の上のスイッチ（ＰＦＥＴ）はオンであり、下のスイッチ（ＮＦＥＴ）はオフである。従って、キャパシタＣ１の下の電極はＶ１に接続され、キャパシタＣ２の下の電極はＶ１に接続される等となり、キャパシタＣN-1の下の電極はＶN-1に接続され、キャパシタＣN-1の上の電極はＶＮに接続されるようになっている。この場合も、ΦpおよびΦnは非重複クロック信号であるので、ΦpおよびΦnが双方ともオフである位相の間は全てのスイッチがオフである。スイッチを動作させるために必要なエネルギを除いて、このシステムは、式（４）によって与えられる公称電圧レベルに平衡位置を有する。平衡から離れると、公称値よりも低い電圧レベルでシステムから電荷が流出し、公称値よりも高い電圧レベルで電荷がシステムに流入する。これは電圧変換のための物理的な基礎である。
【００３２】
図８は、図７の合計ｋ個のスイッチト・キャパシタ電圧コンバータを用いた例示的な多レベル電圧コンバータ・システム８００の概略図である。これらのｋ個のスイッチト・キャパシタ電圧コンバータは、１組のクロック位相上で動作する。このクロックの組における異なる位相の合計数は数Ｎ以下である。Ｖ１、Ｖ１、．．．、ＶＮによって示すように、Ｎ＋１の内部電圧面がある。コンバータ回路に対して内部電圧面の全てまたはサブセットを外部で接続することができる。図８に示すシステム８００において、Ｖ０、ＶＭ、およびＶＮは入力電圧および出力電圧である。認められるように、このシステムは、アップ・コンバート、ダウン・コンバート、またはこれら双方の組み合わせのために、ならびに多入力および多出力電圧レベルのために用いることができる。図９から図１１は、この点に関していくつかの例示的な変換の実施を示す。
【００３３】
例えば、図９は、図８の多相電圧変換システム８００を用いた例示的なＮ−Ｍ電圧ダウン・コンバータ構成の概略図である。この例では、Ｖ０は基準レベルであり、ＶＮは入力電圧レベルであり、ＶＭは出力電圧レベルである。比較として、図１０は、図８の多相電圧変換システム８００を用いた例示的なＭ−Ｎ電圧アップ・コンバータ・システムの概略図である。ここで、Ｖ０は基準レベルであり、ＶＭは入力電圧レベルであり、ＶＮは出力電圧レベルである。図１１は、図８のシステム用いた例示的な多レベル電圧変換構成の概略図である。この場合も、Ｖ０は基準レベルであり、複数の入力電圧をＶｘ１、Ｖｘ２等として示し、複数の出力電圧をＶｙ１、Ｖｙ２等として示す。
【００３４】
最後に、図１２は、深いトレンチ・キャパシタ・アレイを用いて実施された例示的なスイッチト・キャパシタ１２００の概略図である。これは、高密度埋め込みＤＲＡＭ技術を用いて利用可能となる。キャパシタ１２００は、シリコン・オン・インシュレータ（ＳＯＩ）埋め込みＤＲＡＭ技術で形成した容量性の深いトレンチ・アレイ１２０２を含み、深いトレンチはＳＯＩおよび埋め込み酸化物（ＢＯＸ）層を介してシリコン基板内に形成されている。酸化（これがキャパシタのための絶縁層を形成する）の後、トレンチにポリシリコンを充填する。深いトレンチ構造の寄生容量（ｐ基板およびｎドーパント拡散領域の境界から来る）は極めて低く、全容量の０．１％未満と推定される。寄生容量による損失が低減するために、これは高いエネルギ効率につながる。また、かかるキャパシタ・アレイは、極めて高い密度および細分性を提供して、多くの用途に適合する。一例として、高性能マイクロプロセッサのための５０Ａ（アンペア）の負荷電流を１０，０００個の電圧コンバータによって供給することができ、この場合、各コンバータが、１００ピコファラット（ｐＦ）のスイッチト・キャパシタによって５ミリアンペア（ｍＡ）の出力電流を発生する。１００ｐＦのキャパシタは、各々が約２０ｆＦの容量を与える深いトレンチを５０００個用いて形成することができる。１０，０００個の電圧コンバータは、多数（例えば８または１６）の位相で動作して、円滑な全電流出力を提供することができる。
【００３５】
開示したシステムは、いかなる形態のキャパシタとも充分に機能する。具体的には、高密度オンチップ・キャパシタの代替的な技術は、積層キャパシタ法を用いることである。積層キャパシタ法は、深いトレンチ・キャパシタの代替案としてＤＲＡＭ技術において開発されたものであり、キャパシタをシリコン内のトレンチに形成するのではなく、シリコンの表面上に積層する。
【００３６】
本発明について好適な１つの実施形態または複数の実施形態を参照して記載したが、本発明の範囲から逸脱することなく、様々な変更を実施可能であり、その要素の代わりに均等物を使用可能であることは当業者には理解されよう。更に、本発明の本質的な範囲から逸脱することなく、多くの変形を実施して特定の状況または材料を本発明の教示に適合させることができる。従って、本発明は、これを実行するために想定された最良の形態として開示した特定の実施形態に限定されず、本発明は、添付の特許請求の範囲内に該当する全ての実施形態を包含するものである。
【図１】
0005341210.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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