(57)【特許請求の範囲】
【請求項１】
第１マスクを利用して、基板上の一方向にゲートライン、ゲート電極、前記ゲートラインと平行な方向の共通ライン、及び前記共通ラインから分岐する共通電極を形成する第１段階と、
前記ゲートライン及びゲート電極を含む基板上に、ゲート絶縁膜層、半導体層形成層、及びデータ金属層を順に全面蒸着する第２段階と、
第２マスクを利用して、前記データ金属層、半導体層形成層及びゲート絶縁膜層を選択的に除去して、前記ゲートラインと交差する方向のデータライン、半導体層形成部位、及び前記共通電極と交互に配列されるデータパターン層を形成する第３段階と、
前記データラインを含む前記基板の全面に透明電極を蒸着する第４段階と、
第３マスクを利用して、前記半導体層形成部位のチャネル部位に対応する部位の透明電極を選択的に除去するとともに、画素領域の所定部分をパターニングし、前記除去後の前記透明電極をマスクとして、前記データ金属及び半導体層形成層の所定の厚さを除去し、これにより前記チャネル部位の両側に残存する前記データ金属層がソース／ドレイン電極と定義され、前記半導体層形成層は前記チャネル部位を具備し、前記透明電極が前記データパターン層の真上に接続された画素電極を定義する第５段階と、
前記基板の全面に酸化保護膜を全面形成する第６段階と、を備えてなることを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項２】
前記酸化保護膜の形成は、真空チャンバーで酸素プラズマ処理によってなされることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項３】
前記酸化保護膜の形成は、オーブンでなされることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項４】
前記半導体層形成層は、非晶質シリコン層及び不純物層の順に積層されてなることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項５】
前記半導体層形成層を所定厚さ除去する時に、前記チャネルに対応する前記不純物層が除去されることを特徴とする請求項４に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項６】
前記画素電極は、前記共通電極と交互に配列される形状であることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記ゲートラインを形成する時に、前記ゲートラインの端部にゲートパッド配線をさらに形成することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記画素電極を形成する時に、前記ゲートパッド配線の上部に、前記画素電極の層と同一層のゲートパッド端子をさらに形成することを特徴とする請求項７に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
前記データラインを形成する時に、前記データラインの端部にデータパッド配線をさらに形成することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記画素電極を形成する時に、前記データパッド配線の上部に前記画素電極の層と同一層のデータパッド端子をさらに形成することを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
第１マスクを利用して、基板上の一方向にゲートライン、共通ライン、共通電極、ゲート電極、及びゲートパッド配線を形成する第１段階と、
前記ゲートライン及び前記ゲート電極を含む基板上に、ゲート絶縁膜層、半導体層形成層、及びデータ金属層を順に全面蒸着する第２段階と、
第２マスクを利用して、前記データ金属層、前記半導体層形成層及び前記ゲート絶縁膜層を選択的に除去し、前記ゲートラインと交差する方向のデータライン、半導体層形成部位、前記共通電極と交互に配列されるデータパターン層、及びデータパッド配線を形成する第３段階と、
前記データラインを含む前記基板の全面に透明電極を蒸着する第４段階と、
第３マスクを利用して、前記半導体層形成部位のチャネル部位に対応する部位の透明電極を選択的に除去するとともに、画素領域の所定部分をパターニングし、前記除去後の前記透明電極をマスクとして、前記データ金属及び半導体層形成層の所定の厚さを除去し、これにより前記チャネル部位の両側に残存する前記データ金属層がソース／ドレイン電極と定義され、前記半導体層形成層は前記チャネル部位を具備し、前記透明電極が前記データパターン層の真上に接続された画素電極を定義する第５段階と、
前記基板の全面に酸化保護膜を形成する第６段階と、を備えてなることを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記酸化保護膜の形成は、真空チャンバーで酸素プラズマ処理によってなされることを特徴とする請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記酸化保護膜の形成は、オーブンでなされることを特徴とする請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、マスク数を減少させて薄膜トランジスタアレイを形成する薄膜トランジスタアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
情報化社会の発展に伴い、表示装置に対する要求も様々な形態に漸増しており、これに相応して、近年、ＬＣＤ、ＰＤＰ、ＥＬＤ、ＶＦＤ等の様々な平板表示装置が研究され、その結果として一部は既に各種装備で表示装置として活用されている。
【０００３】
なかでも、現在、高画質、軽量、薄型及び低消費電力といった特長から、今まで移動型画像表示装置として用いられてきたＣＲＴに取って代わるものとしてＬＣＤが最も多用されており、例えば、ノートブックコンピュータのモニターのような移動型表示装置の他にも、放送信号を受信してディスプレイするテレビ及びコンピュータのモニターなどとしても様々に開発されている。
【０００４】
このような液晶表示装置が一般の画面表示装置として様々な部分に使用されるには、軽量、薄型、低消費電力の特徴を維持しながらも、高精細、高輝度、大面積等の高品位画像を具現できることが要件とされている。
【０００５】
従来の液晶表示装置は、一定空間を保って合着された第１基板及び第２基板と、これら第１基板と第２基板間に注入された液晶層とで構成されている。
【０００６】
より具体的に説明すると、第１基板には、画素領域（Ｐ）を定義するために一定の間隔を保って一方向に配列された複数本のゲートラインと、これらゲートラインと垂直な方向に一定の間隔を保って配列された複数本のデータラインとが備えられる。また、各画素領域（Ｐ）には画素電極が形成され、各ゲートラインとデータラインとが交差する部分には薄膜トランジスタ（Ｔ）が形成され、ゲートラインに印加される信号に応じてデータラインのデータ信号を各画素電極に印加する。
【０００７】
なお、図示していないが、第２基板には、画素領域（Ｐ）以外の部分の光を遮断するためのブラックマトリクス層が形成され、各画素領域に対応する部分には、色相を表現するためのＲ、Ｇ、Ｂカラーフィルタ層が形成され、このカラーフィルタ層上には画像を具現するための共通電極が形成されている。
【０００８】
上記のような液晶表示装置は、画素電極と共通電極間の電界によって第１及び第２基板間に形成された液晶層の液晶が配向され、液晶層の配向度合によって液晶層を透過する光の量を調節し画像を表現できる。
【０００９】
このような液晶表示装置をＴＮモード液晶表示装置といい、このＴＮモード液晶表示装置の他にも、水平電界を用いた横電界モード液晶表示装置も開発された。この横電界（ＩＰＳ）モード液晶表示装置は、第１基板の画素領域に画素電極と共通電極を一定の距離を保って互いに平行に形成し、これら画素電極と共通電極との間に横電界（水平電界）が発生するようにし、この横電界によって液晶層が配向されるようにしたものである。
【００１０】
このような従来の液晶表示装置において、第１基板上のゲートラインとデータラインの交差部に形成される薄膜トランジスタと、画素領域に形成される画素電極の構造及び形成過程は、次の通りである。
【００１１】
以下、添付の図面を参照しつつ、従来の薄膜トランジスタアレイ基板及びその製造方法について説明する。
【００１２】
図１は、従来の薄膜トランジスタアレイ基板を示す断面図であり、図２は、従来の薄膜トランジスタアレイ基板の薄膜トランジスタアレイ形成段階を示す工程のフローチャートである。
【００１３】
図１に示すように、従来の薄膜トランジスタアレイ基板の薄膜トランジスタは、ゲートラインから突出して形成されたゲート電極１１と、ゲート電極１１の上部にゲート絶縁膜１２を介在して島状に形成された半導体層１３と、半導体層１３の両側に互いに隔たって形成されたソース電極１４ａ及びドレイン電極１４ｂとを備えてなる。ここで、ソース電極１４ａは、データライン（図示せず）から突出して形成される。なお、半導体層１３は、下部に、非晶質シリコン層１３ａと、チャネル部分に対して除去され、ソース電極１４ａとドレイン電極１４ｂの下部に接して位置する不純物層（ｎ＋層）１３ｂとが積層されてなる。
【００１４】
そして、薄膜トランジスタのドレイン電極１４ｂ上部の所定部位と接して画素電極１６が形成される。この時、ソース／ドレイン電極１４ａ／１４ｂと画素電極１６との層間には保護膜１５が形成される。
【００１５】
このように第１基板１０に形成される構造物を薄膜トランジスタアレイといい、その製造方法は、図２に示されている。
【００１６】
図２に示したフローチャートのように、第１基板１０上に金属を蒸着しこれを選択的に除去することで、ゲートラインとこのゲートラインから突出する形状のゲート電極１１を形成する（１１Ｓ）。
続いて、ゲート電極１１を含む第１基板１０の全面にゲート絶縁膜１２を蒸着する。
その後、ゲート絶縁膜１２の上部に半導体層１３及び金属を順に全面蒸着しこれを選択的に除去して、データライン（図示せず）及びソース／ドレイン電極１４ａ／１４ｂを形成する（１２Ｓ）。ここで、半導体層１３は、下部に非晶質シリコン層１３ａが、上部に不純物層１３ｂが積層されてなる。なお、半導体層１３は、ソース／ドレイン電極１４ａ／１４ｂの下部に形成されたもので、ソース／ドレイン電極１４ａ／１４ｂの形成時に共にパターニングされて形成され、ソース／ドレイン電極１４ａ／１４ｂ間の領域は、選択的に回折露光をし、ソース／ドレイン電極１４ａ／１４ｂ間の対応する金属と半導体層１３の不純物層１３ｂを除去する。この時、残された半導体層１３の部位は、チャネル領域と定義される。
【００１７】
続いて、データライン及びソース／ドレイン電極１４ａ／１４ｂを含むゲート絶縁膜１２の全面に保護膜１５を形成した後、ドレイン電極１４ｂ上部の所定部分のみが露出されるようにし保護膜穴を形成する（１３Ｓ）。
【００１８】
その後、保護膜穴を埋め込んで保護膜１５の全面に透明電極を形成した後、これを選択的に除去して画素領域に画素電極１６を形成する（１４Ｓ）。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記のような従来の薄膜トランジスタアレイ基板及びその製造方法は、次のような問題点があった。
【００２０】
従来の薄膜トランジスタアレイ基板において、特に、薄膜トランジスタアレイを形成する際には、ゲートライン形成用、半導体層及びデータライン形成用、保護膜穴形成用及び画素電極形成用の少なくとも４つ以上のマスクが必要になる。
【００２１】
所定の膜をパターニングするために用いられるマスクは、その費用が高価で、マスク１回使用時ごとに、少なくともパターニングに必要な膜の蒸着、感光膜塗布、露光、感光膜現像及び現像された感光膜を用いた膜のエッチングなどの様々な工程が要求される他、エッチング後にも洗浄などの作業が必要とされるもので、マスク使用によって費用及び工程時間の負担が大きくなり、収率低下を招くという欠点があり、マスク数を減少させる努力が続いてきた。
【００２２】
本発明は上記の問題点を解決するためのもので、その目的は、マスク数を減少させて薄膜トランジスタアレイを形成する薄膜トランジスタアレイ基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明の薄膜トランジスタアレイ基板は、基板上に互いに交差して複数個の画素領域を定義するゲートライン及びデータラインと、前記ゲートラインとデータラインの交差部に、前記ゲートラインから突出したゲート電極、前記データラインから突出したソース電極及びこれと隔たって形成されるドレイン電極によって形成される複数個の薄膜トランジスタと、前記ゲート電極とソース／ドレイン電極との層間に前記ゲート電極を覆う形状の半導体層と、前記ドレイン電極とオーバーラップし、前記ドレイン電極上部に形成された画素電極と、前記ソース電極と接して形成された透明電極パターンと、を備えてなることを特徴とする。
【００２４】
また、前記ゲートライン、前記データライン、前記薄膜トランジスタ及び前記画素電極の層を含む前記基板の全面に、保護膜がさらに形成される。この保護膜は、酸化膜であり、２００〜５００Åの厚さに形成される。
【００２５】
また、前記画素領域を横切り、前記ゲートラインごとに同じ方向に所定間隔隔たる共通ラインがさらに形成されることができる。このとき、前記画素電極と交互に配列される形状に前記共通ラインから分岐した複数個の共通電極が形成される。また、前記画素電極の層は、前記ドレイン電極とオーバーラップして形成されたストレージ電極と、前記ストレージ電極から分岐して前記画素領域に前記共通電極と交互に配列されてフィンガー形状に形成された１以上の画素電極と、前記ストレージ電極と隔たって前記ソース電極と接して形成された透明電極パターンと、を備えてなる。
【００２６】
また、上記目的を達成するための本発明の薄膜トランジスタアレイ基板は、基板上に互いに交差して複数個の画素領域を定義しつつ形成された複数個のゲートライン及びデータラインと、前記ゲートラインと同じ方向にゲートラインごとに対応して形成された複数個の共通ラインと、前記ゲートラインとデータラインの交差部に、前記ゲートラインから突出したゲート電極、前記データラインから突出したソース電極及びこれと隔たって形成されるドレイン電極によって形成される薄膜トランジスタと、前記ドレイン電極の上部に前記ドレイン電極と接して形成された第１ストレージ電極と、前記第１ストレージ電極から分岐して前記画素領域にフィンガー形状に形成された１以上の画素電極と、前記第１ストレージ電極と隔たって前記ソース電極の上部に前記ソース電極と接して形成された透明電極パターンと、前記画素電極と交互に配列されて前記画素領域に形成された複数個の共通電極と、を備えてなることを特徴とする。
【００２７】
ここで、前記ゲートライン及び前記共通ラインは、同一層に形成され、前記共通ラインは、前記画素領域内にその幅が広く形成された第２ストレージ電極を備える。そして、前記共通電極は、前記第２ストレージ電極から分岐した形状である。
また、上記目的を達成するための本発明の薄膜トランジスタアレイ基板の製造方法は、基板上に一方向でゲートライン、ゲート電極を形成する段階と、前記ゲートライン、ゲート電極を含む基板上にゲート絶縁膜層、半導体層形成層、データ金属層を順に全面蒸着する段階と、前記データ金属層、半導体層形成層及びゲート絶縁膜層を選択的に除去して前記ゲートラインと交差する方向のデータラインと、半導体層形成部位を残すようにパターニングする段階と、前記データラインを含む前記基板の全面に透明電極を蒸着する段階と、前記半導体層形成部位のチャネルに対応する透明電極、前記データ金属層及び半導体層形成層の所定厚さを除去し、画素領域の所定部分をパターニングし、前記半導体層形成層には半導体層を、前記データ金属層にはソース／ドレイン電極を形成し、前記透明電極には前記ドレイン電極と連結される画素電極を形成する段階と、を備えてなることを特徴とする。
【００２８】
また、前記画素電極を含む前記基板の全面に、酸素プラズマ処理を進行して保護膜を全面形成する段階をさらに備えることができる。前記保護膜の形成は、酸素プラズマ処理によってなされ、真空チャンバーまたはオーブンでなされることができる。
【００２９】
前記半導体層形成層は、非晶質シリコン層及び不純物層の順に積層されてなるものであり、前記半導体層形成層の所定厚さ除去時にチャネル部位の対応する前記不純物層が除去される。
【００３０】
また、場合に応じて、前記ゲートライン形成時に前記ゲートラインと平行な方向の共通ラインと、前記共通ラインから分岐する共通電極とをさらに形成する。前記画素電極は、前記共通電極と交互に配列される形状である。
【００３１】
そして、前記ゲートライン形成時に、前記ゲートラインの端部にゲートパッド配線をさらに形成し、前記画素電極形成時に、前記ゲートパッド配線の上部に、前記画素電極の層と同一層のゲートパッド端子をさらに形成する。
【００３２】
また、前記データライン形成時に、前記データラインの端部にデータパッド配線をさらに形成し、前記画素電極形成時に、前記データパッド配線の上部に前記画素電極の層と同一層のデータパッド端子をさらに形成する。
【００３３】
また、上記目的を達成するための本発明の薄膜トランジスタアレイ基板の製造方法は、基板上に一方向にゲートライン、ゲート電極、ゲートパッド配線を形成する段階と、前記ゲートライン、ゲート電極を含む基板上にゲート絶縁膜層、半導体層形成層、データ金属層を順に全面蒸着する段階と、前記データ金属層、半導体層形成層及びゲート絶縁膜層を選択的に除去して前記ゲートラインと交差する方向のデータライン、半導体層形成部位及びデータパッド配線を残すようにパターニングする段階と、前記データラインを含む前記基板の全面に透明電極を蒸着する段階と、前記透明電極、前記データ金属及び半導体層形成層の所定厚さを選択的に除去し、前記半導体層形成部位には半導体層とソース／ドレイン電極を形成し、前記画素領域には画素電極を形成し、前記ゲートパッド配線と接するゲートパッド端子及び前記データパッド配線と接するデータパッド端子を形成する段階と、を備えてなることを特徴とする。
【００３４】
また、上記目的を達成するための本発明の薄膜トランジスタアレイ基板の製造方法は、基板上に一方向でゲートライン、共通ライン、共通電極、ゲート電極、ゲートパッド配線を形成する段階と、前記ゲートライン、ゲート電極を含む基板上に、ゲート絶縁膜層、半導体層形成層、データ金属層を順に全面蒸着する段階と、前記データ金属層、半導体層形成層及びゲート絶縁膜層を選択的に除去し、前記ゲートラインと交差する方向のデータライン、半導体層形成部位及びデータパッド配線を残すようにパターニングする段階と、前記データラインを含む前記基板の全面に透明電極を蒸着する段階と、前記透明電極、前記データ金属及び半導体層形成層の所定厚さを選択的に除去し、前記半導体層形成部位には半導体層とソース／ドレイン電極を形成し、画素領域には画素電極を形成し、前記ゲートパッド配線と接するゲートパッド端子及び前記データパッド配線と接するデータパッド端子を形成する段階と、を備えてなることを特徴とする。
【発明の効果】
【００３５】
本発明の薄膜トランジスタアレイ基板及びその製造方法によれば、次のような効果が得られる。
【００３６】
第一に、データライン層と画素電極層間に保護膜を介在せず、データラインのパターニング後に直ちに画素電極形成物質を蒸着し、この画素電極形成物質にパターニング時に半導体層のチャネルを共に定義し、３つのマスクの数で薄膜トランジスタアレイ基板を形成でき、かつ、チャネル形成時に回折露光を行わないため露光工程の回数を減少させることができ、マスクの遮光部／透過部の形状も単純化することができる。
【００３７】
第二に、マスク数の減少によって工程を単純化でき、結果として量産収率を増加させることが可能になる。
【００３８】
第三に、横電界型モード（ＩＰＳ）、垂直電界モード（ＴＮ）またはＶＡモードのいずれにも適用可能である。
【発明を実施するための最良の形態】
【００３９】
以下、添付の図面を参照しつつ、本発明の薄膜トランジスタアレイ基板及びその製造方法について詳細に説明する。
【００４０】
図３は、本発明の薄膜トランジスタアレイ基板の薄膜トランジスタアレイ形成段階を示す工程のフローチャートである。
【００４１】
図３に示すように、本発明の薄膜トランジスタアレイ基板の製造方法において、特に、薄膜トランジスタアレイ形成においては、ゲートライン及びゲート電極形成（１００Ｓ）用の第１マスクと、半導体層及びデータライン層形成（１１０Ｓ）用の第２マスクと、画素電極及び半導体層へのチャネル形成（１２０Ｓ）用の第３マスクが用いられる。
【００４２】
このように、本発明の薄膜トランジスタアレイ基板の製造方法においては、データライン層と画素電極層との間に保護膜を介在せずにデータラインを形成した後、画素電極を直接データライン層の上部に形成するため、別途の保護膜穴形成の工程が不要になるためマスク数が減少し、なお、チャネルを画素電極のパターニング時に共に定義することによって、チャネル形成時に要求される回折露光工程を省略でき、露光工程などの回数もさらに節減可能である。
【００４３】
以下、具体的な実施形態を挙げて薄膜トランジスタアレイ基板の製造方法とこの製造方法によって製造された薄膜トランジスタアレイ基板の構造をより詳細に説明する。
【００４４】
−第１実施形態−
本発明の第１実施形態は、ＩＰＳモードにおいて、３つのマスクを通じて製造される薄膜トランジスタアレイ基板及びその製造方法に関する。
【００４５】
図４は、本発明の第１実施形態による薄膜トランジスタアレイ基板を示す平面図であり、図５は、図４のＩ−Ｉ’線、II−II’線、及びIII−III’線に沿った断面図である。ここで、Ｉ−Ｉ’線は、薄膜トランジスタ、ストレージキャパシタ及び共通ラインを通過する部位を表し、II−II’線は、ゲートパッド部を表し、III−III’線は、データパッド部を表す。
【００４６】
以下の説明において、本発明の薄膜トランジスタアレイ基板は、その中央部を実質的な表示がなされる表示領域とし、表示領域の外周部を、所定の駆動信号が印加されるパッド部と定義する。なお、この表示領域には、複数個の画素領域が定義される。
【００４７】
図４及び図５に示すように、本発明の第１実施形態による薄膜トランジスタアレイ基板の基板１００上には、その表示領域に、基板１００と、基板１００上に互いに交差して画素領域を定義する複数本のゲートライン１０１及びデータライン１０２と、各ゲートライン１０１とデータライン１０２の交差部に、ゲートライン１０１から突出して形成されるゲート電極１０１ａ、データライン１０２から突出して形成されるソース電極１０２ａ及びこれと隔たって形成されるドレイン電極１０２ｂからなる複数個の薄膜トランジスタと、画素領域を横切り、ゲートライン１０１のそれぞれと平行に形成された共通ライン１１１と、共通ライン１１１と一体として画素領域でより広い幅で形成された第１ストレージ電極１１１ａと、画素領域に第１ストレージ電極１１１ａからフィンガー形状に分岐して形成された共通電極１１１ｂと、共通電極１１１ｂと交互に形成される画素電極１０３と、画素電極１０３と一体となり、第１ストレージ電極１１１ａと所定部分オーバーラップして形成された第２ストレージ電極１０３ａと、を備えてなる。
【００４８】
また、基板１００のパッド部のゲートライン１０１の端部には、ゲートパッド部が定義される部位にゲートパッド配線１２１が形成され、データライン１０２の端部には、データパッド部が定義される部位にデータパッド配線１２２が形成される。ゲートパッド配線１２１の上部には、データパターン層１１７ａ及びゲートパッド端子１２３が積層されており、データパッド配線１２２の上部には、データパッド端子１３３が形成される。ここで、ゲートパッド端子１２３及びデータパッド端子１３３は、画素電極１０３と同一層の透明電極成分からなる。
【００４９】
そして、薄膜トランジスタのソース電極１０２ａとドレイン電極１０２ｂの上部層には、接して透明電極パターン１０３ｂが形成され、ドレイン電極１０２ｂと一体型として形成されるストレージ附属パターン１０２ｃの上部層には、接して第２ストレージ電極１０３ａが形成される。
【００５０】
また、画素電極１０３の下側には、ストレージ附属パターン１０２ｃと一体型のデータパターン層１１７ａが形成され、データライン１０２の上部には、画素電極１０３と同一成分の透明電極パターン１０３ｂが形成される。図示の如く、データライン１０２、画素電極１０３及びストレージキャパシタを形成するための大部分の部位においてデータライン１０２形成のためのデータ金属層と、画素電極１０３を形成するための透明電極が積層された形態でパターニングされている。
【００５１】
ここで、データライン１０２の上部に透明電極パターン１０３ｂと画素電極１０３下部のデータパターン層１１７ａは、場合に応じて省略できる。これは、データライン１０２をパターニングするための第２マスクと画素電極１０３をパターニングするための第３マスクの開口部または遮光部の形状を変更しても良い。いずれの場合も第３マスクは、チャネルを定義すべきもので、半導体層のチャネル部位に対応して透過部（第３マスクに対応する感光膜がポジ感光性を有する時、ネガ感光性を有する場合には遮光部として定義する。）を備えることが必要である。このような第３マスクを用いたパターニング時に薄膜トランジスタＴＦＴの半導体層１０４に対応する部位のデータパターン層１１７ａにソース／ドレイン電極１０２ａ／１０２ｂが定義され、半導体層１０４のチャネルに対応する非晶質シリコン層１１６ａが除去される。
【００５２】
このような工程において、データライン層のパターニング後、別途に保護膜を形成せず、透明電極を直接形成し、透明電極をエッチングする過程で半導体層１０４のチャネルを共に定義するため、薄膜トランジスタ部位において、ソース／ドレイン電極１０２ａ／１０２ｂと上部の透明電極パターン１０３ｂと第２ストレージ電極１０３ａが共にパターニングされている。
【００５３】
図５に示すように、ゲートライン１０１、ゲート電極１０１ａ、第１ストレージ電極１１１、ゲートパッド配線１２１及びデータパッド部位の上部にはゲート絶縁膜１１４ａ及び半導体層１０４がさらに積層形成されている。ここで、半導体層１０４は、非晶質シリコン層１１５ａと不純物層（ｎ＋層）１２６，１１６ａの積層体からなり、不純物層１２６は、チャネル部位で除去された第１及び第２不純物層１２６ａ，１２６ｂからなる。また、ゲートパッド配線１２１上部の所定部位には、データパターン層１１７ａ、不純物層１１６ａ、非晶質シリコン層１１５ａ及びゲート絶縁膜１１４ａが所定幅だけ除去され、露出されたゲートパッド配線１２１を含む上部に透明電極成分のゲートパッド端子１２３が形成される。
【００５４】
また、第１ストレージ電極１１１ａ及びその上部に互いに接して形成されるストレージ附属パターン１０２ｃと第２ストレージ電極１０３ａは、その間にゲート絶縁膜１１４ａを介在してストレージキャパシタをなす。そして、基板１００の最上面には、酸化膜成分の保護膜１２５が全面形成される。
【００５５】
また、図示してはいないが、基板１００と対向する第２基板（図示せず）上には、カラーフィルタアレイが形成される。すなわち、第２基板上には、画素領域を除外した領域と薄膜トランジスタを遮る形状のブラックマトリクス層と、少なくとも画素領域に対応して形成されたカラーフィルタ層と、ブラックマトリクス層及びカラーフィルタ層を含む第２基板の全面に形成されたオーバーコート層が形成される。
【００５６】
なお、基板１００と第２基板との間には液晶層が埋め込まれて合着される。
【００５７】
以下、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法について、図面を参照して説明する。
【００５８】
図６Ａ乃至図６Ｃは、本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程平面図で、図７Ａ乃至図７Ｅは、本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【００５９】
まず、図６Ａに示すように、基板１００上にゲート金属層を全面蒸着し、このゲート金属層の全面に第１感光膜（図示せず）を塗布した後、第１マスク（図示せず）を用いて第１感光膜を露光現像し、パターニングされた第１感光膜の形状に沿ってゲート金属層を選択的に除去し、一方向に複数本のゲートライン１０１と、各ゲートライン１０１と平行な方向の複数本の共通ライン１１１と、画素領域ごとに各共通ライン１１１から分岐する複数個のフィンガー形状の共通電極１１１ｂを形成する。ここで、共通ライン１１１は、各画素電極でより広い幅で形成され、上部にオーバーラップして形成される画素電極（図６Ｃの１０３参照）と一体型の第２ストレージ電極１０３ａ及びその間の絶縁膜を含んでストレージキャパシタを形成する第１ストレージ電極１１１ａで定義される。このような共通ライン１１１、第１ストレージ電極１１１ａ及び共通電極１１１ｂは、一体型に形成される。
【００６０】
そして、同じパターニング工程において、ゲートライン１０１では各画素領域ごとにゲート電極１０１ａが所定部位から突出して形成され、各ゲートライン１０１の端部にはゲートパッド１２１が形成される。
【００６１】
続いて、図７Ａに示すように、ゲートライン１０１、１０１ａ、共通ライン１１１、１１１ａ、１１１ｂを含む基板１００の全面にゲート絶縁膜１１４、非晶質シリコン層１１５、不純物層（ｎ＋層）１１６及びデータ金属層１１７を順に全面蒸着する。
【００６２】
続いて、図６Ｂ及び図７Ｂに示すように、データ金属層１１７の全面に第２感光膜（図示せず）を塗布した後、第２マスク（図示せず）を用いて第２感光膜を露光現像した後、パターニングされた第２感光膜の形状に沿ってデータ金属層１１７を選択的に除去しデータパターン層１１７ａを形成した後、データパターン層１１７ａをマスクとして下部の不純物層１１６及び非晶質シリコン層１１５をドライエッチングした後、続いてゲート絶縁膜１１４をエッチングする。このような過程により、データパターン層１１７ａと同一または類似な幅（側面テーパーを考慮する。）の不純物層パターン層１１６ａ、非晶質シリコン層パターン層１１５ａ及びゲート絶縁膜パターン層１１４ａが形成される。
【００６３】
ここで、データパターン層１１７ａは、データラインと、ソース／ドレイン電極を含む半導体層形成部位、ゲートパッド部位外周及びデータパッド部位に対応する部位に形成される。この場合、データパッド部位に対応して形成されたデータ金属層は、データパッド配線１２２という。
【００６４】
このような第２マスクを用いたエッチング工程において、ゲートライン１０１と、これと交差して画素領域を定義するデータライン１０２が形成され、データライン１０２から突出して薄膜トランジスタ部位に対応して形成されるパターン、及びストレージキャパシタ部位に形成され、かつ、共通電極１１１ｂと交互に配列されるデータパターン層１１７ａを形成する。この工程においてゲートパッド部位ではゲートパッド配線１２１上部の所定部位がオープンされ、また、共通ライン１１１の上部もオープンされる。
【００６５】
続いて、図７Ｃに示すように、データパターン層１１７ａ及びデータパッド配線１２２の上部に透明電極を全面蒸着した後、透明電極の全面に第３感光膜（図示せず）を塗布した後、第３マスク（図示せず）を用いて第３感光膜を露光現像した後、パターニングされた第３感光膜の形状に沿って透明電極を選択的に除去し、チャネル部位以外のデータパターン層１１７ａの上部に透明電極パターン１０３ｂと画素電極１０３を形成し、ゲートパッド配線１２１を含むデータパターン層１１７ａ上にゲートパッド端子１２３を形成し、データパッド配線１２２及びその周辺の上部にデータパッド端子１３３を形成する。ここで、各画素領域に形成されるデータパターン層１１７ａの形状は、先に形成された共通電極１１１ｂと交互に配列される形状で、第１ストレージ電極１１１ａと部分的にオーバーラップする。
【００６６】
ここで、露出されているゲートライン１０１及び共通ライン１１１は、表面保護のために透明電極のパターニング時にその表面を覆う透明電極パターンがさらに形成されても良い。このような透明電極パターンが、図面には省略されている。
【００６７】
図６Ｃ及び図７Ｄに示すように、透明電極パターン１０３ｂ及び画素電極１０３ｂをマスクとして用い、データパターン層１１７ａ及び不純物層１１６ａにおいて、チャネル部位に対応する部位をエッチングして除去する。このようなエッチング過程後、ゲート電極１０１ａの上部に残っているデータパターン層１１７ａは、チャネル部位の両側に互いに隔たるソース電極１０２ａとドレイン電極１０２ｂが定義され、その下部に残っている不純物層（１２６：１２６ａ，１２６ｂ）と非晶質シリコン層は、半導体層１０４として定義される。ここで、ソース電極１０２ａは、その形状が‘Ｕ'字形で、ソース電極１０２ａとドレイン電極１０２ｂとの間に定義されるチャネルもまたＵ字形を有するが、これは、チャネル領域の面積を大きく確保するためのものである。このようなチャネル部位の形状は、‘Ｌ'字形あるいは‘一'字形など、様々な形状に変更可能である。
【００６８】
図７Ｅに示すように、基板１００上には、酸素プラズマ（O2）処理し、基板１００上に形成された構造物の上部にＳｉＯ２酸化膜成分で保護膜（図示せず、図９の１２５参照）を全面形成する。このような保護膜は、半導体層１０４のオープンされたチャネル部位を外部環境から保護する機能を担う。
【００６９】
この保護膜１２５は、約２００〜５００Åの厚さに形成され、真空チャンバー内に単一基板をローディングした後、所定の酸素プラズマ工程によって形成する、または、オーブンに複数枚の基板をカセットに入れた状態で引き込み、熱酸化と同時に形成する。
【００７０】
続いて、酸化膜上部に配向膜（図示せず）を形成した後、これをラビングする。
【００７１】
このような本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法は、３マスク使用によって薄膜トランジスタアレイの製造工程がなされるもので、データライン層と画素電極の層との間に保護膜を省略し、４マスク工程での保護膜穴形成工程を省略でき、かつ、画素電極をデータライン層に接して形成し、画素電極の形状を用いてチャネル部位を定義することによって、別の回折露光を用いず、３マスクのみで薄膜トランジスタアレイが形成できる。
【００７２】
−第２実施形態−
本発明の第２実施形態では、ＴＮモードにおいて、３マスクを通じて薄膜トランジスタアレイ基板を形成する。
【００７３】
図８は、本発明の第２実施形態による薄膜トランジスタアレイ基板を示す平面図であり、図９は、図８のIV−IV'線、Ｖ−Ｖ'線及びVI−VI'線に沿って切断した断面図である。ここで、IV−IV'線は薄膜トランジスタ、Ｖ−Ｖ'線はストレージキャパシタ、VI−VI’線はゲートパッド、VII−VII'線はデータパッド上の断面を示す図である。
【００７４】
図８及び図９に示すように、本発明の第２実施形態による薄膜トランジスタアレイ基板の基板１００上には、その表示領域に、基板１００と、基板１００上に互いに交差して画素領域を定義する複数本のゲートライン１０１及びデータライン１０２と、各ゲートライン１０１とデータライン１０２との交差部に、ゲートライン１０１から突出して形成されたゲート電極１０１ａ、データライン１０２から突出して形成されたソース電極１０２ａ及びこれと隔たって形成されるドレイン電極１０２ｂからなる複数個の薄膜トランジスタと、ドレイン電極１０２ｂの所定部位の上部に接し、前段ゲートラインとオーバーラップして画素領域に形成された画素電極１０３と、データライン１０２と同一層に、前段ゲートラインとオーバーラップした画素電極１０３の層との間に形成されたストレージ附属パターン１０２ｃとを備えてなる。
【００７５】
そして、基板１００のパッド部のゲートライン１０１の端部には、ゲートパッド部が定義される部位にゲートパッド配線１２１が形成され、データライン１０２の端部には、データパッド部が定義される部位にデータパッド配線１２２が形成される。ゲートパッド配線１２１の上部にはデータパターン層１１７ａ及びゲートパッド端子１２３が積層して形成されており、データパッド配線１２２の上部にはデータパッド端子１３３が形成される。ここで、ゲートパッド端子１２３及びデータパッド端子１３３は、画素電極１０３と同一層の透明電極成分からなる。
【００７６】
ここで、図９に示すように、データライン１０２とソース電極１０２ａの上部に透明電極パターン１０３ｂが形成されており、ドレイン電極の上部を含む画素領域に画素電極１０３が形成されている（図８には、透明電極パターンの図示が省略されている）。ここで、データライン１０２の上部には透明電極パターン１０３ｂを省略でき、ソース／ドレイン電極１０２ａ／１０２ｂと画素領域にのみ透明電極パターン１０３ｂと画素電極１０３を残すことができる。これは、データライン１０２をパターニングするための第２マスクと、画素電極をパターニングするための第３マスクの開口部または遮光部の形状を変更してもよい。いずれの場合も、第３マスクは、チャネルを定義すべきもので、半導体層のチャネル部位に対応して透過部（第３マスクに対応する感光膜がポジ感光性を有する時、ネガ感光性を有する場合には遮光部として定義する。）を備えなければならず、この第３マスクを用いたパターニング時に薄膜トランジスタＴＦＴの半導体層１０４に対応する部位のデータパターン層１１７ａにソース／ドレイン電極１０２ａ／１０２ｂが定義され、半導体層１０４のチャネルに対応する非晶質シリコン層は除去される。
【００７７】
このような第２実施形態の構造においてストレージキャパシタは、該当の画素領域に対して前段ゲートラインを第１ストレージ電極として定義し、該前段ゲートラインとオーバーラップして接して積層されたストレージ附属パターン１０２ｃと画素電極１０３を第２ストレージ電極として定義し、これら第１及び第２ストレージ電極間に介在されたゲート絶縁膜１１４ａ、非晶質シリコン層１１５ａ及び不純物層１２６ｃを誘電体層として定義する。
【００７８】
そして、基板１００の最上面には、酸化膜成分の保護膜１２５が全面形成される。
【００７９】
このような工程において、データライン層のパターニング後、別途に保護膜を形成することなく、透明電極を直接形成し、該透明電極をエッチングする過程で半導体層１０４のチャネルを共に定義するため、薄膜トランジスタ部位で、ソース／ドレイン電極１０２ａ／１０２ｂと上部の透明電極パターン１０３ｂと画素電極１０３とが共にパターニングされている。
【００８０】
図９に示すように、ゲートライン１０１、ゲート電極１０１ａ、ゲートパッド配線１２１及びデータパッド部位の上部には、ゲート絶縁膜１１４ａ及び半導体層１０４がさらに積層形成されている。ここで、半導体層１０４は、非晶質シリコン層１１５ａと不純物層（ｎ＋層）１２６または１１６ａの積層体からなり、不純物層１２６は、チャネル部位で除去された第１及び第２不純物層１２６ａ，１２６ｂからなる。
【００８１】
ゲートパッド配線１２１の上部は、図９に示すように、直接透明電極成分のゲートパッド端子１２３と接触して形成されても良く、図５に示すように、所定部位にはデータパターン層１１７ａ、不純物層１１６ａ、非晶質シリコン層１１５ａ及びゲート絶縁膜１１４ａが所定幅だけ除去され、露出されたゲートパッド配線１２１を含む上部に透明電極成分のゲートパッド端子１２３が形成されても良い。
【００８２】
また、図示してはいないが、基板１００と対向する第２基板（図示せず）上には、カラーフィルタアレイが形成される。すなわち、第２基板上には、画素領域以外の領域と薄膜トランジスタを遮る形状のブラックマトリクス層と、少なくとも画素領域に対応して形成されたカラーフィルタ層と、これらブラックマトリクス層及びカラーフィルタ層を含む第２基板の全面に形成されたオーバーコート層が形成される。
【００８３】
そして、基板１００と第２基板との間には液晶層が埋め込まれて合着される。
【００８４】
以下、本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法について、図面を参照しつつ説明する。
【００８５】
図１０Ａ乃至図１０Ｄは、本発明の第２実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【００８６】
まず、図１０Ａに示すように、基板１００上にゲート金属層を全面蒸着し、これを第１マスク（図示せず）を用いて選択的に除去し、一方向に複数個のゲートライン１０１と、各画素領域ごとにゲートライン１０１の所定部位から突出して形成されるゲート電極１０１ａと、各ゲートライン１０１の端部に形成されるゲートパッド１２１とを形成する。
【００８７】
続いて、ゲートライン１０１，ゲート電極１０１ａ，ゲートパッド１２１を含む基板１００の全面に、ゲート絶縁膜１１４、非晶質シリコン層１１５、不純物層（ｎ＋層）１１６及びデータ金属層１１７を順に全面蒸着する。
【００８８】
続いて、図１０Ｂに示すように、第２マスク（図示せず）を用いてデータ金属層１１７を選択的にエッチングし、データパターン層１１７ａを形成した後、データパターン層１１７ａをマスクとして下部の不純物層１１６及び非晶質シリコン層１１５をドライエッチングし、続いてゲート絶縁膜１１４をエッチングする。このような過程を通じてデータパターン層１１７ａと類似する幅の不純物層パターン層１１６ａ、非晶質シリコン層パターン層１１５ａ及びゲート絶縁膜パターン層１１４ａが形成される。
【００８９】
ここで、データパターン層１１７ａは、データライン、ソース／ドレイン電極を含む半導体層の形成部位及びデータパッド部位に対応する部位に形成される。この場合、データパッドに対応するデータ金属層は、データパッド配線１２２という。
【００９０】
続いて、図１０Ｃに示すように、データパターン層１１７ａ及びデータパッド配線１２２の上部に透明電極を全面蒸着した後、これを第３マスク（図示せず）を用いて選択的に除去し、チャネル部位以外のデータパターン層１１７ａの上部に、第１及び第２画素電極パターン１０３ａ，１０３ｂを形成し、ゲートパッド配線１２１の上部にゲートパッド端子１２３を形成し、データパッド配線１２２及びその周辺の上部にデータパッド端子１３３を形成する。
【００９１】
ここで、露出されているゲートライン１０１は、表面保護のために透明電極のパターニング時にその表面を覆う透明電極パターンがさらに形成されても良い。図面にはこのような透明電極パターンが省略されている。
【００９２】
続いて、画素電極１０３及び透明電極パターン１０３ｂをマスクとし、データパターン層１１７ａ及び不純物層１１６ａにおいて、チャネル部位に対応する部位をエッチングして除去する。このようなエッチング過程後、ゲート電極１０１ａの上部に残っているデータパターン層１１７ａは、チャネル部位の両側に互いに隔たるソース電極１０２ａとドレイン電極１０２ｂとして定義され、その下部に残っている不純物層（１２６：１２６ａ，１２６ｂ）と非晶質シリコン層は、半導体層１０４と定義される。ここで、ソース電極１０２ａは、その形状が‘Ｕ'字形で、ソース電極１０２ａとドレイン電極１０２ｂとの間に定義されるチャネルもまたＵ字形を有するが、これは、チャネル領域の面積を大きく確保するためのものである。それ以外にも、チャネル部位の形状は‘Ｌ'字形あるいは‘一'字形など様々な形状に変更可能である。
【００９３】
図１０Ｄに示すように、基板１００上には酸素プラズマ（O2）処理し、基板１００上に形成された構造物の上部にＳｉＯ２酸化膜（図示せず）を形成する。このような酸化膜は、保護膜１２５として用いられる。特に、半導体層１０４のオープンされたチャネル部位は、酸化膜によって外部環境から保護されることができる。
【００９４】
このような保護膜１２５は、約２００〜５００Åの厚さに形成され、真空チャンバー内に単一基板をローディングした後、所定の酸素プラズマ工程によって形成する、または、オーブンに複数枚の基板をカセットに入れた状態で引き込み、熱酸化と同時に形成することができる。
【００９５】
続いて、酸化膜の上部に配向膜（図示せず）を形成した後、これをラビングする。
【００９６】
このような本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法は、３マスク使用で薄膜トランジスタアレイの製造工程が完了するもので、データライン層と画素電極の層との間に保護膜を省略し、４マスク工程での保護膜穴形成工程を省略でき、かつ、画素電極をデータライン層に接して形成し、この画素電極の形状を用いてチャネル部位を定義することによって、別途の回折露光を用いることなく、３マスクだけで薄膜トランジスタアレイが形成できる。
【００９７】
以下、基板１００上のアレイ最上部に形成する保護膜の製造方法について説明する。
【００９８】
図１１は、本発明の薄膜トランジスタアレイ基板で保護膜形成時に用いられる方法を示す工程概略図である。
【００９９】
図１１に示すように、真空チャンバーを用いて保護膜を形成する方法は、本発明の薄膜トランジスタアレイ基板のように、薄膜トランジスタ及び画素電極などを含む薄膜トランジスタアレイが形成された基板１００を、真空チャンバー２００にローディングした後、酸素（Ｏ２）を流入した後、酸素プラズマ処理し、基板１００の全面に一定の厚さの保護膜１２５を形成できる。この場合、ローディングする基板１００は、単一基板単位に取り込まれる。
【０１００】
図１２は、本発明の薄膜トランジスタアレイ基板で保護膜形成のための他の方法を示す工程概略図である。
【０１０１】
図１２に示すように、オーブンでなされる保護膜形成方法は、本発明の薄膜トランジスタアレイ基板のように、薄膜トランジスタ及び画素電極などを含む薄膜トランジスタアレイが形成された基板１００を複数枚カセット内に装着し、これをオーブン３００上に入れた後、所定の熱を加え酸素を供給する。この時、基板１００に加えられた熱によって薄膜トランジスタアレイ基板１００の表面は保護膜１２５が形成されると同時に、熱処理及びアニーリングが同時になされ、酸化膜成分の膜質が向上する。なお、この場合、保護膜１２５の形成時に酸素使用量減少によってガス比が低減され、一般のアニーリング装備（furnace）でもでき、プラズマ関連ダメージが発生しない。しかも、保護膜１２５の厚さを厚く成長させることも可能である。
【図面の簡単な説明】
【０１０２】
【図１】従来の薄膜トランジスタアレイ基板を示す断面図である。
【図２】従来の薄膜トランジスタアレイ基板の形成段階を示す工程のフローチャートである。
【図３】本発明の薄膜トランジスタアレイ基板の形成段階を示す工程のフローチャートである
【図４】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す平面図である。
【図５】図４のＩ−Ｉ’線、II−II'線、III−III'線に沿って切断した断面図である。
【図６Ａ】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程平面図である。
【図６Ｂ】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程平面図である。
【図６Ｃ】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程平面図である。
【図７Ａ】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図７Ｂ】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図７Ｃ】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図７Ｄ】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図７Ｅ】本発明の第１実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図８】本発明の第２実施形態による薄膜トランジスタアレイ基板を示す平面図である。
【図９】図８のIV〜IV’線、Ｖ〜Ｖ’線及びVI〜VI’線に沿って切断した断面図である。
【図１０Ａ】本発明の第２実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図１０Ｂ】本発明の第２実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図１０Ｃ】本発明の第２実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図１０Ｄ】本発明の第２実施形態による薄膜トランジスタアレイ基板を示す工程断面図である。
【図１１】本発明の薄膜トランジスタアレイ基板で保護膜形成時に用いられる一方法を示す工程概略図である。
【図１２】本発明の薄膜トランジスタアレイ基板で保護膜形成の他の方法を示す工程概略図である。
【符号の説明】
【０１０３】
１００    基板
１０１    ゲートライン
１０１ａ    ゲート電極
１０２    データライン
１０２ａ    ソース電極
１０２ｂ    ドレイン電極
１０２ｃ    ストレージ附属パターン
１０３    画素電極
１０３ａ    第２ストレージ電極
１０３ｂ    透明電極パターン
１０４    半導体層
１１１    共通ライン
１１１ａ    第１ストレージ電極
１１１ｂ    共通電極
１１４ａ    ゲート絶縁膜
１１５ａ    非晶質シリコン層
１１６ａ    不純物層形成層
１２６    不純物層
１２１    ゲートパッド配線
１２２    データパッド配線
１２３    ゲートパッド端子
１２５    保護膜
１３３    データパッド端子
【図１】
0005220308.tif 000002
【図２】
0005220308.tif 000003
【図３】
0005220308.tif 000004
【図４】
0005220308.tif 000005
【図５】
0005220308.tif 000006
【図６Ａ】
0005220308.tif 000007
【図６Ｂ】
0005220308.tif 000008
【図６Ｃ】
0005220308.tif 000009
【図７Ａ】
0005220308.tif 000010
【図７Ｂ】
0005220308.tif 000011
【図７Ｃ】
0005220308.tif 000012
【図７Ｄ】
0005220308.tif 000013
【図７Ｅ】
0005220308.tif 000014
【図８】
0005220308.tif 000015
【図９】
0005220308.tif 000016
【図１０Ａ】
0005220308.tif 000017
【図１０Ｂ】
0005220308.tif 000018
【図１０Ｃ】
0005220308.tif 000019
【図１０Ｄ】
0005220308.tif 000020
【図１１】
0005220308.tif 000021
【図１２】
0005220308.tif 000022