(57)【特許請求の範囲】
【請求項１】
ＩｎＰ基板と、
前記ＩｎＰ基板上方にエピタキシャル積層で形成されたメサであって、チャネル層、該チャネル層上方のキャリア供給層、該キャリア供給層上方のコンタクト用キャップ層を含み、エッチングで画定された側面を有するメサと、
前記キャップ層上に形成された一対のオーミック電極である、ソース電極とドレイン電極と、
前記一対のオーミック電極の間で前記キャップ層を除去して形成されたリセスと、
前記リセスから離れる方向に前記キャップ層のエッジから後退して、前記キャップ層上に形成された絶縁膜と、
前記リセス内のソース−ドレイン方向の選択された位置に配置され、前記ソース−ドレイン方向と交差する方向に沿って前記メサを横断し、側面より外側まで延在するゲート電極と、
前記チャネル層の前記ゲート電極と対向する側面部を除去して形成されたエアギャップと、
を有する化合物半導体装置。
【請求項２】
前記ゲート電極が、前記リセス内で前記ドレイン電極から離れ、前記ソース電極に近付けて配置されている請求項１記載の化合物半導体装置。
【請求項３】
前記ゲート電極が、前記メサのエッジ近傍で、前記メサのエッジ間の領域におけるソース−ドレイン方向の幅と比べ、前記ソース−ドレイン方向に広げられた幅を有する請求項１または２記載の化合物半導体装置。
【請求項４】
少なくとも前記ソース電極側の前記キャップ層が、前記ゲート電極の広げられた幅と対応する切り欠きを形成している請求項３記載の化合物半導体装置。
【請求項５】
前記リセスの半導体表面を覆って、前記メサ上に形成された他の絶縁膜を有し、前記他の絶縁膜が前記ゲート電極下面と前記半導体表面の間では除去されている請求項１〜４のいずれか１項記載の化合物半導体装置。
【請求項６】
（Ａ）ＩｎＰ基板上方に、ＭＯＣＶＤにより、下方からチャネル層、キャリア供給層、コンタクト用キャップ層を含むエピタキシャル積層を成長し、前記キャップ層、前記キャリア供給層、前記チャネル層をエッチングして、エッチングで画定された側面を有するメサを形成する工程と、
（Ｂ）前記キャップ層上に一対のオーミック電極である、ソース電極とドレイン電極とを形成する工程と、
（Ｃ）前記ソース電極、ドレイン電極を覆って、前記キャップ層上に絶縁膜を形成し、前記一対のオーミック電極の間で前記絶縁膜をドライエッチングして、ソース−ドレイン方向と交差する方向に延在するリセス形成用開口を形成する工程と、
（Ｄ）前記リセス形成用開口を介して、前記キャップ層を選択的にウェットエッチングし、前記キャップ層の全厚を除去すると共に、前記ソース−ドレイン方向に前記リセス形成用開口より幅広のリセスを形成すると共に、前記リセス上方に前記絶縁膜が張り出す庇部を残す工程と、
（Ｅ）少なくとも前記リセス上方に張り出す前記絶縁膜の庇部をエッチング除去する工程と、
（Ｆ）前記リセス内のソース−ドレイン方向の選択された位置に配置され、前記メサを前記ソース−ドレイン方向と交差する方向に横断し、前記メサの側面より外側まで到達し、メサ側面を露出するゲート電極用開口を有するレジストパターンを形成する工程と、
（Ｇ）前記ゲート電極用開口から前記メサ側面に露出した前記チャネル層の側面部をウェットエッチングでサイドエッチングし、エアギャップ部を形成する工程と、
（Ｈ）前記ゲート電極形成用開口内に露出した半導体表面、前記レジストパターン上にゲート電極形成用金属層を形成し、リフトオフして前記半導体表面上から前記メサの側面より外側まで延在するゲート電極を形成する工程と、
を含む化合物半導体装置の製造方法。
【請求項７】
前記工程（Ｄ）はリン酸、過酸化水素水、水の混合液を用い、前記工程（Ｇ）はクエン酸、過酸化水素水、水の混合液を用いる請求項６記載の化合物半導体装置の製造方法。
【請求項８】
（Ｉ）前記工程（Ｅ）と（Ｆ）の間に、前記リセスの表面を覆って、前記メサ上に他の絶縁膜を形成する工程、
を更に含み、
前記工程（Ｆ）は、前記他の絶縁膜上に前記ゲート電極用開口を有するレジストパターンを形成し、
（Ｊ）前記工程（Ｆ）と（Ｇ）の間に、前記ゲート電極用開口内に露出した前記他の絶縁膜をエッチング、除去する工程、 
をさらに含む請求項６又は７記載の化合物半導体装置の製造方法。
【請求項９】
前記ゲート電極用開口が、前記リセス内で前記ドレイン電極から離れ、前記ソース電極に近付けて配置されている請求項６〜８のいずれか１項記載の化合物半導体装置の製造方法。
【請求項１０】
前記ゲート電極用開口が、前記メサのエッジ近傍で、前記メサのエッジ間の領域におけるソース−ドレイン方向の幅と比べ、前記ソース−ドレイン方向に広げられた幅を有する請求項６〜９のいずれか１項記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置とその製造方法に関し、特にＩｎＰ基板を用いて形成した、高電子移動度トランジスタ（ＨＥＭＴ）等の化合物半導体装置とその製造方法に関する。
【背景技術】
【０００２】
ＩｎＰ基板を用いたＨＥＭＴの１種においては、ＩｎＰ基板上にバッファ層、チャネル（電子走行）層、キャリア（電子）供給層、を積層した後、コンタクト用のキャップ層を形成し、ゲート電極下方ではキャップ層を除去し、キャリア供給層上にＴ型ゲート電極を形成した構造が採用される。化合物半藤体層表面とレジスト層との密着性を確保するためには、化合物半導体表面に絶縁膜を形成することが望まれる。
【０００３】
特開平６−２３２１７９号は、キャップ層上に絶縁層を積層し、絶縁層中に開口を形成し、開口からキャップ層をウェットエッチングし、開口を介してゲート電極を形成する方法、構造を開示する。
【０００４】
図５Ａに示す構造を、図５Ｂ〜５Ｅに示す製造工程を介して作成する。
【０００５】
図５Ｂに示すように、分子線エピタキシー（ＭＢＥ）や有機金属気相エピタキシー（ＯＭＶＰＥ）により、半絶縁性ＩｎＰ基板１１０上に、ノンドープのＩｎＰまたはＩｎＰと格子整合するＩｎＡｌＡｓからなるバッファ層１１１を約３０００Å、バッファ層１１１上に、ＩｎＧａＡｓからなるチャネル層１１２を約１５０Å、チャネル層１１２上に、電子濃度が５×１０18／ｃｍ3 のＩｎ0.52Ａｌ0.48Ａｓからなる電子供給層１１３を４００Å、ドナー供給層１１３上に、電子濃度が５×１０18／ｃｍ3 のＩｎ0.53Ｇａ0.47Ａｓからなるキャップ層１１４を１００Å成長する。尚、チャネル層１１２はＩｎＰであってもよい。
【０００６】
図５Ｃに示すように、ドレインとソースのオーミック電極１１５，１１６をキャップ層１１４上の所定領域に蒸着で形成し、アロイ処理によりオーミック電極１１５，１１６下に高濃度のｎ型の層を形成する。次に、プラズマＣＶＤにより、ＳｉＮの絶縁膜１７を約５００〜１０００Åの厚さに形成する。ＳｉＮよりも低温で形成することができる絶縁材、例えばＳｉＯ2 やＳｉＯＮを適用してもよい。
【０００７】
図５Ｄに示すように、フォトリソグラフィにより、開口を有するフォトレジスト膜ＦＡを形成し、フォトレジスト膜ＦＡをエッチングマスクとして絶縁膜１１７をエッチングし、開口Ａ１となる部分を除去する。この開口Ａ１ が後述するリセスエッチングを行う際のマスクとなり、かつゲートのチャネル長及びチャネル幅を規定することとなる。そして、この開口Ａ1 を形成した後、フォトレジスト膜ＦＡは除去する。
【０００８】
図５Ｅに示すように、フォトリソグラフィにより、開口Ａ1 を含んでそれよりも更に広い領域Ｂ1 に開口を有するフォトレジスト膜ＦＢ1 を形成する。フォトレジスト膜ＦＢを形成した後、絶縁膜１１７をマスクとして、キャップ層１１４をリセスエッチングする。絶縁膜１１７の開口Ａ1 よりも広いリセスをキャップ層１１４に形成する。このリセスエッチングには、リン酸水溶液と過酸化水素水のエッチング液を適用できる。電子供給層１１３にもリセス構造が形成される。
【０００９】
次に、夫々５００Å／５００Å／５０００Åの厚さでＴｉ／Ｐｔ／Ａｕを順次に真空蒸着し、リフトオフにより不要なフォトレジストＦＢを除去することにより、図５Ａに示すショットキーゲート電極１１８を形成する。ショットキーゲート電極１１８は、絶縁膜１１７の開口部Ａ1 に沿って矩形状に形成され、電子供給層１１３には接触するが、キャップ層１１４には接触しない。開口Ａ1 はショットキーゲート電極１１８により密閉され、リセス構造による内部空隙は、外部雰囲気から完全に遮断される。
【００１０】
図５Ａ〜５Ｅに示す構造、製造方法によれば、リセスエッチングのマスクとして用いたＳｉＮ膜がゲート電極の配置を制約する。ＳｉＮ膜の開口位置よりも、ゲート電極をキャップ層側面に近づけることはできない。ゲート電極に対してリセス構造は対称的であり、ゲート電極をソース電極に近付け、ドレイン電極から離して、ソース抵抗を低減し、ドレイン耐圧を向上するドレインオフセット構造を実現することはできない。キャップ層上に直接レジストパターンを形成すると、レジストの密着性が悪く、ウェットエッチング液が界面に侵入するため、精度の高いウェットエッチングを行うことはできない。
【００１１】
国際公開ＷＯ  ０３／０６７７６４号は、キャップ層の上にホスホシリケートガラス（ＰＳＧ）等でダミーパターンを形成し、その上にＳｉＮ膜を堆積し、ゲート電極を配置したい、ソース、ドレインに対して非対称な位置でキャップ層に達する開口をＳｉＮ膜に形成し、開口からダミーパターンをエッチングし。ダミーパターンを除去した部分からその下のキャップ層をエッチングすることでドレインオフセット構造を実現することを提案する。
【００１２】
キャップ層のリセス上方に庇状のＳｉＮ膜が存在すること、ゲート電極がＳｉＮ膜に接することは、特開平６−２３２１７９号と同様である。ドレインオフセット構造を実現できるが、ゲート電極の配置はＳｉＮ膜の庇構造に制限され、ゲート電極と庇状ＳｉＮ膜との間には寄生容量が発生する。
【００１３】
【特許文献１】特開平６−２３２１７９号公報
【特許文献２】国際公開ＷＯ  ０３／０６７７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、絶縁膜をマスクとしてキャップ層をリセスエッチングするが、庇状絶縁膜は残らない化合物半導体装置とその製造方法を提供することである。
【００１５】
本発明の他の目的は、キャップ層に形成したリセスとゲート電極との相対的配置を高い自由度で選択できる化合物半導体とその製造方法を提供することである。
【００１６】
ＩｎＰ基板上に形成した化合物半導体素子は、素子分離領域をエッチングして素子領域をメサ状に残すことが望ましい。
【００１７】
本発明のさらに他の目的は、素子領域周辺をエッチングして素子分離を行ない、かつ優れた特性を有する化合物半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の１観点によれば、
ＩｎＰ基板と、
前記ＩｎＰ基板上方にエピタキシャル積層で形成されたメサであって、チャネル層、該チャネル層上方のキャリア供給層、該キャリア供給層上方のコンタクト用キャップ層を含み、エッチングで画定された側面を有するメサと、
前記キャップ層上に形成された一対のオーミック電極である、ソース電極とドレイン電極と、
前記一対のオーミック電極の間で前記キャップ層を除去して形成されたリセスと、
前記リセスから離れる方向に前記キャップ層のエッジから後退して、前記キャップ層上に形成された絶縁膜と、
前記リセス内のソース−ドレイン方向の選択された位置に配置され、前記ソース−ドレイン方向と交差する方向に沿って前記メサを横断し、側面より外側まで延在するゲート電極と、
前記チャネル層の前記ゲート電極と対向する側面部を除去して形成されたエアギャップと、
を有する化合物半導体装置
が提供される。
【００１９】
本発明の他の観点によれば、
（Ａ）ＩｎＰ基板上方に、ＭＯＣＶＤにより、下方からチャネル層、キャリア供給層、コンタクト用キャップ層を含むエピタキシャル積層を成長し、前記キャップ層、前記キャリア供給層、前記チャネル層をエッチングして、エッチングで画定された側面を有するメサを形成する工程と、
（Ｂ）前記キャップ層上に一対のオーミック電極である、ソース電極とドレイン電極とを形成する工程と、
（Ｃ）前記ソース電極、ドレイン電極を覆って、前記キャップ層上に絶縁膜を形成し、前記一対のオーミック電極の間で前記絶縁膜をドライエッチングして、ソース−ドレイン方向と交差する方向に延在するリセス形成用開口を形成する工程と、
（Ｄ）前記リセス形成用開口を介して、前記キャップ層を選択的にウェットエッチングし、前記キャップ層の全厚を除去すると共に、前記ソース−ドレイン方向に前記リセス形成用開口より幅広のリセスを形成すると共に、前記リセス上方に前記絶縁膜が張り出す庇部を残す工程と、  
（Ｅ）少なくとも前記リセス上方に張り出す前記絶縁膜の庇部をエッチング除去する工程と、
（Ｆ）前記リセス内のソース−ドレイン方向の選択された位置に配置され、前記メサを前記ソース−ドレイン方向と交差する方向に横断し、前記メサの側面より外側まで到達し、メサ側面を露出するゲート電極用開口を有するレジストパターンを形成する工程と、
（Ｇ）前記ゲート電極用開口から前記メサ側面に露出した前記チャネル層の側面部をウェットエッチングでサイドエッチングし、エアギャップ部を形成する工程と、
（Ｈ）前記ゲート電極形成用開口内に露出した半導体表面、前記レジストパターン上にゲート電極形成用金属層を形成し、リフトオフして前記半導体表面上から前記メサの側面より外側まで延在するゲート電極を形成する工程と、
を含む化合物半導体装置の製造方法
が提供される。
【発明の効果】
【００２０】
素子分離領域をエッチングして、素子領域をメサ状に残すが、ゲート電極とチャネル層との間にはエアギャップを形成するので良好な電気的分離が得られる。
【００２１】
ゲート電極形成領域のキャップ層を絶縁膜、レジストパターンを用いてエッチングしてリセスを形成するが、庇状に残る絶縁膜は除去するので、ゲート配置の自由度が向上する。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施例を説明する。
【００２３】
図１Ａ〜１Ｌは、第１の実施例による化合物半導体装置の製造方法の主要工程を示す基板の断面図であり、図２Ａ〜２Ｄは製造工程に用いるレジストパターンの平面形状を概略的に示す基板の平面図である。
【００２４】
図１Ａに示すように、半絶縁性（si）ＩｎＰ基板１１の上に、有機金属気相成長（ＭＯＣＶＤ）により、厚さ５０ｎｍ以上のｉ−ＩｎＡｌＡｓバッファ層１２厚さ５ｎｍ以上のｉ−ＩｎＧａＡｓチャネル層１３、ｉ−ＩｎＡｌＡｓスペーサ層１４ａ、５×１０１２ｃｍ−２のプレーナドープ１４ｂ、ｉ−ＩｎＡｌＡｓバリア層１４ｃ、厚さ２ｎｍ〜６ｎｍのＩｎＰエッチストッパ層１５、例えば厚さ５０ｎｍのコンタクト用ｎ−ＩｎＧａＡｓキャップ層１６を成長する。バッファ層１２、チャネル層１３の厚さの上限は特にないが、実用的には上限厚さは３μｍであろう。ｉ−ＩｎＡｌＡｓスペーサ層１４ａ、５×１０１２ｃｍ−２のプレーナドープ１４ｂ、ｉ−ＩｎＡｌＡｓバリア層１４ｃをまとめてキャリア供給層１４と考えることもできる。キャリア供給層１４の厚さは、５ｎｍ〜３０ｎｍであり、例えば、ｉ−ＩｎＡｌＡｓスペーサ層１４ａの厚さは３ｎｍ、ｉ−ＩｎＡｌＡｓバリア層１４ｃの厚さは６ｎｍである。キャリア供給層１４をｉ−ＩｎＡｌＡｓスペーサ層１４ａとｎ−ＩｎＡｌＡｓ層１４ｃの積層で構成してもよい。ｎ−ＩｎＧａＡｓキャップ層１６のキャリア濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば１×１０１９ｃｍ−３である。ＩｎＰエッチストッパ層１５は省略してもよい。
【００２５】
ＭＯＣＶＤに用いるソースガスは、例えば、Ｉｎ用トリメチルインジウム（ＴＭＩｎ）、Ａｌ用トリメチルアルミニウム（ＴＭＡｌ）、Ｇａ用トリエチルガリウム（ＴＥＧａ）、Ａｓ用アルシン（ＡｓＨ３）、Ｐ用ホスフィン（ＰＨ３）、ｎ型不純物Ｓｉ用シラン（ＳｉＨ４）ないしジシラン（Ｓｉ２Ｈ６）である。
【００２６】
ｎ−ＩｎＧａＡｓキャップ層１６の上に、フォトリソグラフィにより、素子領域（メサ）を画定するレジストパターンＲＰ１を形成する。
【００２７】
図２Ａは、レジストパターンＲＰ１の平面形状の例を示す。矩形状のレジストパターンＲＰ１が素子領域（メサ）を画定し、その周囲に露出している領域が素子分離領域となる。素子領域（メサ）の寸法は、例えば図中左右方向であるソース−ドレイン方向の寸法が１０μｍであり、図中縦方向であるゲート幅方向が５０μｍである。図示の都合上、縦方向を縮小して示している。
図１Ａに戻り、レジストパターンＲＰ１をエッチングマスクとし、燐酸と過酸化水素水の混合液でエピタキシャル積層をチャネル層１３まで、ウェットエッチングする。メサの側面がエッチングで画定される。途中のＩｎＰエッチストッパ層１５は、塩酸とリン酸の混合液で除去できる。その後、レジストパターンＲＰ１は除去する。
【００２８】
図１Ｂに示すように、ｉ−ＩｎＧａＡｓチャネル層１３、ＩｎＡｌＡｓキャリア供給層１４、ＩｎＰエッチストッパ層１５、ｎ−ＩｎＧａＡｓキャップ層１６で形成された素子領域メサＭＳが形成される。
【００２９】
図１Ｃに示すように、ｎ−ＩｎＧａＡｓキャップ層１６上にソース電極、ドレイン電極をリフトオフで形成するための開口を有するレジストパターンＲＰ２をフォトリソグラフィにより形成する。
【００３０】
図２Ｂは、レジストパターンＲＰ２の平面形状を示す。メサＭＳ上に２つの矩形開口ＡＰを有するレジストパターンが形成される。ソース／ドレイン電極を画定する開口ＡＰは、例えば３μｍ×５０μｍの寸法であり、２μｍの間隔で対向配置される。
【００３１】
図１Ｃに戻り、例えば蒸着により基板上方からｎ−ＩｎＧａＡｓキャップ層１６上に、厚さ１０ｎｍのＴｉ層、厚さ５０ｎｍのＰｔ層、厚さ３００ｎｍのＡｕ層を堆積し、オーミック電極層１９を形成する。レジストパターンＲＰ２上の金属層をレジストパターンＲＰ２と共に除去し、リフトオフにより、オーミック電極１９を残す。ＩｎＧａＡｓ上の電極は、ノンアロイでオーミック特性を確保できる。
【００３２】
図１Ｄに示すように、オーミック電極１９を形成したメサＭＳを覆うように、絶縁膜２１をプラズマＣＶＤにより堆積する。絶縁膜２１は、例えばＳｉＮ膜であり、厚さ１０ｎｍ〜５０ｎｍ、例えば厚さ２０ｎｍである。
【００３３】
図１Ｅに示すように、フォトリソグラフィまたはＥＢリソグラフィにより、リセスエッチングを行なうための開口を有するレジストパターンＲＰ３を絶縁膜２１上に形成する。
【００３４】
図２Ｃは、レジストパターンＲＰ３の平面形状を示す。メサＭＳを横断し、両側のメサ側面外側の段差部に達する矩形開口ＡＰが形成されている。
【００３５】
図１Ｅに戻り、レジストパターンＲＰ３をエッチングマスクとし、ＳＦ６またはＣＦ４をエッチャントとしたドライエッチングにより、開口内に露出している絶縁膜２１を除去する。
【００３６】
図１Ｆに示すように、レジストパターンＲＰ３、エッチされた絶縁膜２１をマスクとして、リン酸と過酸化水素水、水の混合液を用いたウェットエッチングによりｎ−ＩｎＧａＡｓキャップ層１６を選択的にエッチングする。ＩｎＰエッチストッパ層１５はエッチストッパとして機能する。ｎ−ＩｎＧａＡｓキャップ層１６はサイドエッチされ、絶縁膜２１の開口より幅の広いリセスＲＣが形成される。ｉ−ＩｎＧａＡｓチャネル層１３はエッチされない。その後、レジストパターンＲＰ３は除去する。ｎ−ＩｎＧａＡｓキャップ層１６のエッジから絶縁膜２１が庇状に突出する。
【００３７】
図１Ｇに示すように、開口幅を広くし、絶縁膜２１の庇を露出する新たなレジストパターンＲＰ４を形成する。レジストパターンＲＰ４をエッチングマスクとし、ＳＦ６またはＣＦ４をエッチャントとしたドライエッチングにより、開口内に露出している絶縁膜２１を除去する。図中右側には、開口内に露出したメサエッジ部を示す。
【００３８】
リセス内の表面がドライエッチングのプラズマにさらされるが、メサのエッジ部分は殆ど変化が生じない。絶縁膜２１の庇を含む露出部分のみが除去される。なお、レジストパターンＲＰ４を形成せず、全面でドライエッチングを行い、絶縁膜２１を全て除去してもよい。
その後、レジストパターンＲＰ４は除去する。
【００３９】
図１ＨはレジストパターンＲＰ４を除去した状態を示す。キャップ層１６にリセスＲＣが形成され、絶縁膜２１は、キャップ層１６のリセス側エッジから後退した位置にのみ存在し、庇は消滅している。ゲート電極はリセス内の任意の位置に形成できる。但し、この状態でメサＭＳを横断するゲート電極を形成すると、ゲート電極とチャネル層１３が接触してしまう。
【００４０】
図１Ｉに示すように、ゲート電極形成用の３層ＥＢレジストパターンＲＰ５を形成する。３層のレジスト層を塗布し、最上層にＴ型ゲート電極の幅広部を確定する開口をＥＢ露光、現像し、中間層に幅広の空間を形成し、最下層にゲート電極のゲート長（チャネル長）を規定する幅数十ｎｍ〜数百ｎｍ、例えば幅０．１μｍの開口をＥＢ露光、現像する。
【００４１】
図２Ｄは、最下層の開口形状を示す平面図である。幅約０．１μｍの矩形開口ＡＰがメサＭＳを横断し、段差部に延在して形成される。
【００４２】
図１Ｊに示すように、クエン酸、過酸化水素水、水の混合液を用いて、開口から侵入させ、ｉ−ＩｎＧａＡｓチャネル層１３をサイドエッチングする。ｉ−ＩｎＧａＡｓチャネル層１３側面が、メサＭＳ側面から後退しエアギャップＡＧを形成する。
【００４３】
エアギャップＡＧを例えば図１Ａや図１Ｆの段階で形成する方法も考えられる。しかし、この段階でエアギャップＡＧを入れた後、図１Ｇに示されるように開口内に露出している絶縁膜２１をドライエッチングすると、チャネル層１３の上のキャリア供給層１４が消滅することがあった。従って、エアギャップＡＧの形成は、開口内に露出している絶縁膜２１をドライエッチングした後の方が望ましい。
【００４４】
図１Ｋに示すように、上方から基板上に、例えば厚さ１０ｎｍのＴｉ層、厚さ５０ｎｍのＰｔ層、厚さ５００ｎｍのＡｕ層を蒸着し、リフトオフによってゲート電極２３を形成する。
【００４５】
図１Ｌは、レジストパターンＲＰ５を除去した状態を示す。ゲート電極２３とチャネル層１３とはエアギャップＡＧにより分離されている。
【００４６】
上記の実施例では、ゲート電極形成用の矩形開口を有するレジストパターンを利用し、開口からエッチング液を侵入させてチャネル層１３をサイドエッチングした。開口幅が狭くなると、エッチング液が十分供給できないことが生じる。
【００４７】
図３Ａに示すように、ゲート電極形成用のレジストパターンＲＰ５Ｘの開口の幅をメサＭＳエッジ近傍で拡げ、エッチング液が十分供給されるようにすることもできる。図では、クロス形状にメサエッジ近接領域を幅広にした形状を示す。エッチング液の供給を容易にし、チャネル層をサイドエッチングし、エアギャップを確実に形成することができる。
【００４８】
図３Ｂに示すように、ゲート電極の位置をソース電極側に近付けた場合、ゲート電極用レジストパターンＲＰ５Ｙの開口ＡＰを両側に広げると、ソース側のキャップ層とゲート電極がショートしてしまう。この場合は、ゲート電極用レジストパターンＲＰ５Ｙの開口ＡＰをメサエッジ近傍でドレイン側にのみ拡げてもよい。但し、ゲート電極の形状は非対称になる。
【００４９】
図３Ｃに示すように、ソース側のキャップ層の形状をゲート側のメサエッジ近傍で切り欠き、ゲート電極用レジストパターンＲＰ５Ｚの開口ＡＰを両側に広げてもゲート電極とソース側キャップ層の短絡が生じないようにしてもよい。この場合、図２Ｃに示すレジストパターンＲＰ３（ＲＰ４）の開口形状をリセス形状に合わせてメサエッジ近傍で破線で示すようにソース側に張り出させる。ゲート電極をソース電極に近付けても、対照的な形状のゲート電極を形成できる。
【００５０】
図３Ａ，３Ｂ，３Ｃの場合、ゲート電極のゲート長方向幅は、メサエッジ近傍で一部幅広になる。この構造により、ゲート電極の容量が増加するが、標準的なデバイスの場合増加量は２％程度であり、動作特性全体に与える影響は小さい。
【００５１】
図１Ｌの構成では、ゲート電極近傍で半導体表面が露出している。半導体表面は全て絶縁保護膜でパッシベートすることが望ましい場合もある。
【００５２】
図４Ａに示すように、図１Ａ〜１Ｈの工程で、絶縁膜２１の庇を除去した後、リセス面を覆う絶縁膜２２を設けてもよい。例えば、プラズマＣＶＤにより、厚さ１０ｎｍ〜５０ｎｍ、例えば厚さ２０ｎｍのＳｉＮ膜を堆積する。
【００５３】
図４Ｂに示すように、ゲート電極用レジストパターンＲＰ５を絶縁膜２２上に、図１Ｉの工程同様に形成する。レジストパターンＲＰ５をエッチングマスクとし、ＳＦ６またはＣＦ４を用いたドライエッチングにより、開口内に露出した絶縁膜２２をエッチングして除去する。その後、エアギャップ形成用サイドエッチング、ゲート電極形成の工程を前述の実施例同様に行う。
【００５４】
以上実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変形、置換、改良、組み合わせ、等が可能なことは当業者に自明であろう。
【００５５】
以下、本発明の特徴を付記する。
【００５６】
（付記１）
ＩｎＰ基板と、
前記ＩｎＰ基板上方にエピタキシャル積層で形成されたメサであって、チャネル層、該チャネル層上方のキャリア供給層、該キャリア供給層上方のコンタクト用キャップ層を含むメサと、
前記キャップ層上に形成された一対のオーミック電極である、ソース電極とドレイン電極と、
前記一対のオーミック電極の間で前記キャップ層を除去して形成され、前記キャリア供給層を露出するリセスと、
前記リセスから離れる方向に前記キャップ層のエッジから後退して、前記キャップ層上に形成された絶縁膜と、
前記リセスのキャリア供給層上から前記メサ外に延在するゲート電極と、
前記チャネル層の前記ゲート電極と対向する側部を除去して形成されたエアギャップと、
を有する化合物半導体装置。
【００５７】
（付記２）
前記ゲート電極が、前記リセス内で前記ドレイン電極から離れ、前記ソース電極に近付けて配置されている付記１記載の化合物半導体装置。
【００５８】
（付記３）
前記ゲート電極が、前記チャネル層端部上方より外側で広げられた幅を有する付記１または２記載の化合物半導体装置。
【００５９】
（付記４）
少なくとも前記ソース電極側の前記キャップ層が、前記ゲート電極の広げられた幅を有する部分近傍で切り欠きを形成している付記３記載の化合物半導体装置。
【００６０】
（付記５）
前記リセスの半導体表面を覆って、前記メサ上に形成された他の絶縁膜を有し、前記他の絶縁膜が前記ゲート電極下面と前記キャリア供給層の間では除去されている付記１〜４のいずれか１項記載の化合物半導体装置。
【００６１】
（付記６）  
前記チャネル層がｉ−ＩｎＧａＡｓ層、前記キャリア供給層がＩｎＡｌＡｓ層、前記キャップ層がｎ‐ＩｎＧａＡｓ層、前記絶縁膜がＳｉＮ膜である付記１〜５のいずれか１項記載の化合物半導体装置。
【００６２】
（付記７）
（Ａ）ＩｎＰ基板上方に、ＭＯＣＶＤにより、下方からチャネル層、キャリア供給層、コンタクト用キャップ層を含むエピタキシャル積層を成長し、前記キャップ層、前記キャリア供給層、前記チャネル層をエッチングしてメサを形成する工程と、
（Ｂ）前記キャップ層上に一対のオーミック電極である、ソース電極とドレイン電極とを形成する工程と、
（Ｃ）前記ソース電極、ドレイン電極を覆って、前記キャップ層上に絶縁膜を形成し、前記一対のオーミック電極の間で前記絶縁膜をドライエッチングしてリセス形成用開口を形成する工程と、
（Ｄ）前記リセス形成用開口を介して、前記キャップ層を選択的にウェットエッチングし、前記リセス形成用開口より幅広のリセスを形成すると共に、前記キャリア供給層を露出する工程と、
（Ｅ）少なくとも前記リセス上方に張り出す前記絶縁膜の庇状部分をエッチング除去する工程と、
（Ｆ）前記メサを横断し、前記メサ外の段差部上に到達するゲート電極用開口を有するレジストパターンを形成する工程と、
（Ｇ）前記ゲート電極用開口から前記メサ側面に露出した前記チャネル層の側部をウェットエッチングでサイドエッチングし、エアギャップ部を形成する工程と、
（Ｈ）前記ゲート電極形成用開口内に露出した半導体表面、前記レジストパターン上にゲート電極形成用金属層を形成し、リフトオフして前記キャリア供給層上から前記メサ外に延在するゲート電極を形成する工程と、
を含む化合物半導体装置の製造方法。
【００６３】
（付記８）
前記工程（Ｄ）はリン酸、過酸化水素水、水の混合液を用い、前記工程（Ｇ）はクエン酸、過酸化水素水、水の混合液を用いる付記７記載の化合物半導体の製造方法。
【００６４】
（付記９）
（Ｉ）前記工程（Ｅ）と（Ｆ）の間に、前記リセスの表面を覆って、前記メサ上に他の絶縁膜を形成する工程と、
（Ｊ）前記工程（Ｆ）と（Ｇ）の間に、前記ゲート電極用開口から露出した前記他の絶縁膜をエッチング、除去する工程と、
をさらに含む付記７又は８記載の化合物半導体装置の製造方法。
【００６５】
（付記１０）
前記ゲート電極用開口が、前記リセス内で前記ドレイン電極から離れ、前記ソース電極に近付けて配置されている付記７〜９のいずれか１項記載の化合物半導体装置の製造方法。
【００６６】
（付記１１）
前記ゲート電極用開口が、前記チャネル層端部上方より外側で広げられた幅を有する付記７〜１０のいずれか１項記載の化合物半導体装置の製造方法。
【００６７】
（付記１２）  
前記リセス形成用開口が、ソース電極側で、前記ゲート電極の広げられた幅を有する部分を取り囲むように張り出した開口部を有する付記１１記載の化合物半導体装置の製造方法。
【図面の簡単な説明】
【００６８】
【図１−１】／
【図１−２】／
【図１−３】図１Ａ〜１Ｌは、本発明の実施例による化合物半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】図２Ａ〜２Ｄは、実施例による化合物半導体装置の製造方法に用いるレジストパターンの平面形状の例を示す平面図である。
【図３】図３Ａ〜３Ｃは、ゲート電極用レジストパターンの形状の変形例を示す平面図である。
【図４】図４Ａ，４Ｂは、実施例による化合物半導体装置の製造方法の変形例を示す基板の断面図である。
【図５】図５Ａ〜５Ｅは、従来技術による化合物半導体装置およびその製造方法の主要工程を示す半導体基板の断面図である。
【符号の説明】
【００６９】
１１      ＩｎＰ基板、
１２      （ＩｎＡｌＡｓ）バッファ層、
１３      （ＩｎＧａＡｓ）チャネル層
１４      キャリア供給層
１４ａ  ｉ−ＩｎＡｌＡｓスペーサ層、
１４ｂ  プレーナドープ、
１４ｃ  ｉ−ＩｎＡｌＡｓバリア層
１５      （ＩｎＰ）エッチストッパ層
１６      ｎ−ＩｎＧａＡｓキャップ層、
１９      オーミック電極、
２１      （ＳｉＮ）絶縁膜
２２      （ＳｉＮ）絶縁膜
ＲＰ      レジストパターン、
ＡＰ      開口、
ＲＣ      リセス、
ＭＳ      メサ、
ＡＧ      エアギャップ
【図１−１】
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【図１−２】
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【図１−３】
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【図２】
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【図３】
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【図４】
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【図５】
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