(57)【特許請求の範囲】
【請求項１】
ヘテロ接合を有するＧａＮ系積層体と、
上記ＧａＮ系積層体上に形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ＧａＮ系積層体上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と
を備え、
上記ＧａＮ系積層体は、
ＧａＮチャネル層と、
上記ＧａＮチャネル層上に形成されたＡｌＧａＮバリア層と
を有し、
上記ゲート電極は、
上記ＧａＮ系積層体の上記ＡｌＧａＮバリア層上に対してショットキー接合すると共にＴｉＮまたはＷＮで作製された電極金属層を有するか、もしくは上記電極金属層からなり、
上記電極金属層は、抵抗率が１０Ωμｍ以上であることを特徴とするＧａＮ系化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＧａＮ系化合物半導体装置に関する。
【背景技術】
【０００２】
従来、ＧａＮ系化合物半導体装置としては、ＧａＮ/ＡｌＧａＮのヘテロ接合を有するＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)において、特開２００６‐１９６７６４号(特許文献１)に記載されているような構造が提案されている。この構造では、ＧａＮ系からなる化合物半導体層上に、ショットキー障壁を十分な高さとするＮｉ層やＴｉＸＷ１−ＸＮ(０＜Ｘ＜１)層を形成し、このＮｉ層やＴｉＸＷ１−ＸＮ層上に低抵抗金属層を形成してゲート電極としている。また、上記特許文献１では、上記構造のゲート電極において、上記ＴｉＸＷ１−ＸＮ層は、ショットキー障壁を形成する材料として有用であると共に、このＴｉＸＷ１−ＸＮ層上に形成する低抵抗金属層の金属が上記ＧａＮ系化合物半導体層に拡散するのを抑える拡散バリアとなるので、ゲート電極へのリーク電流が抑制されることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９６７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来の技術では、ゲート電極へのリーク電流の抑制が十分でなく、アニール条件や膜厚などを工夫しても、未だ、ゲート電極へのリーク電流を所望の値まで低減させることができなかった。
【０００５】
そこで、この発明の課題は、ゲート電極へのリーク電流を大幅に低減できるＧａＮ系化合物半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明者らは、ゲート電極へのリーク電流(以下、ゲートリーク電流という)について、鋭意検討した結果、ゲート電極をなす金属材料として、抵抗率の高い金属材料を用いることにより、ゲートリーク電流が大幅に減少するという現象を発見した。
【０００７】
上記ゲート電極は、ショットキー障壁による接合であることから、ゲート電極をなす金属材料の抵抗率が、ゲートリーク電流に関与することの物理的な明確な理由は不明であったが、ゲート電極をなす金属材料として、抵抗率の高い金属材料を用いることにより、ゲートリーク電流が大幅に減少することが本発明者らによる実験により判明した。
【０００８】
本発明は、このようなゲート電極の抵抗率がゲートリーク電流に顕著に関与するという本発明者らの実験による発見に基づいて創出された。
【０００９】
すなわち、この発明のＧａＮ系化合物半導体装置は、
ヘテロ接合を有するＧａＮ系積層体と、
上記ＧａＮ系積層体上に形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ＧａＮ系積層体上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と
を備え、
上記ＧａＮ系積層体は、
ＧａＮチャネル層と、
上記ＧａＮチャネル層上に形成されたＡｌＧａＮバリア層と
を有し、
上記ゲート電極は、
上記ＧａＮ系積層体の上記ＡｌＧａＮバリア層上に対してショットキー接合する共にＴｉＮまたはＷＮで作製された電極金属層を有するか、もしくは上記電極金属層からなり、
上記電極金属層は、抵抗率が１０Ωμｍ以上であることを特徴としている。
【００１０】
この発明のＧａＮ系化合物半導体装置によれば、上記ゲート電極は、上記電極金属層が、ＴｉＮ(窒化チタン)、或いはＷＮ(窒化タングステン)で作製されていると共に抵抗率が１０Ωμｍ以上(≧１０Ωμｍ)であるという構成によって、図８に示すように、ゲート電極をなす金属材料の抵抗率(ゲートメタル抵抗率)が１０Ωμｍ未満である場合に比べて、ゲートリーク電流を著しく低減できることが判明した。
【００１１】
なお、図８に示すゲートリーク電流は、常温(２５℃)で、ソース電極に０Ｖを印加し、ドレイン電極に５Ｖを印加し、ゲート電極に−１０Ｖを印加した条件において、測定したゲートリーク電流の値である。
【発明の効果】
【００１２】
この発明のＧａＮ系化合物半導体装置によれば、上記ゲート電極は、上記電極金属層が、ＴｉＮ或いはＷＮで作製されていると共に抵抗率が１０Ωμｍ以上(≧１０Ωμｍ)であるという構成によって、ゲート電極の電極金属層をなす金属材料の抵抗率(ゲートメタル抵抗率)が１０Ωμｍ未満である場合に比べて、ゲートリーク電流を著しく低減できることが判明した。
【図面の簡単な説明】
【００１３】
【図１】この発明のＧａＮ系化合物半導体装置の第１実施形態であるＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。
【図２】図１の工程に続く工程を説明する断面図である。
【図３】図２の工程に続く工程を説明する断面図である。
【図４】図３の工程に続く工程を説明する断面図である。
【図５】図４の工程に続く工程を説明する断面図である。
【図６】上記ＧａＮ系ＨＦＥＴの保護膜の一例を示す断面図である。
【図７】ＧａＮ系ＨＦＥＴのゲート電極をスパッタにより作製する際のスパッタ条件および対応する抵抗率とゲートリーク電流の一覧表を示す図である。
【図８】ＧａＮ系ＨＦＥＴのゲート電極をなす金属材料の抵抗率(Ω・μｍ)とゲートリーク電流との関係を示す特性図である。
【図９】この発明のＧａＮ系化合物半導体装置の第２実施形態であるＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。
【図１０】図９の工程に続く工程を説明する断面図である。
【図１１】図１０の工程に続く工程を説明する断面図である。
【図１２】図１１の工程に続く工程を説明する断面図である。
【図１３】図１２の工程に続く工程を説明する断面図である。
【発明を実施するための形態】
【００１４】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１５】
(第１の実施の形態)
図１〜図５は、この発明の第１実施形態であるＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を製造する工程を順に示す断面図である。
【００１６】
まず、図１に示すように、Ｓｉ基板１上に、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＡｌＧａＮバッファ層２、アンドープＧａＮチャネル層３、アンドープＡｌＧａＮバリア層４、を順に形成する。このＡｌＧａＮバッファ層２とＧａＮチャネル層３とＡｌＧａＮバリア層４がＧａＮ系積層体５を構成している。図１において、符号６は、ＡｌＧａＮバリア層４とＧａＮチャネル層３との界面にバンドギャップ差とピエゾ効果により形成される２次元電子ガスを示している。
【００１７】
次に、上記アンドープＡｌＧａＮバリア層４上に、フォトレジスト層(図示せず)を形成し、露光,現像することにより、上記フォトレジスト層に開口を形成し、上記開口を形成したフォトレジスト層をマスクとして、ドライエッチングにより、上記ＡｌＧａＮバリア層４およびＧａＮチャネル層３の一部をエッチングする。これにより、図２に示すように、オーミック電極形成領域に、上記ＡｌＧａＮバリア層４からＧａＮチャネル層３まで達するリセス１２,１３を形成する。
【００１８】
次に、上記開口を形成したフォトレジスト層上およびリセス１２,１３にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図３に示すように、リセス１２,１３を埋めると共に上記ＡｌＧａＮバリア層４上に突き出したソース電極,ドレイン電極となるＴｉ/Ａｌ電極１５,１６を形成する。次に、このＴｉ/Ａｌ電極１５,１６を熱処理してオーミック電極にし、ソース電極１５,ドレイン電極１６とする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
【００１９】
次に、図４に示すように、上記ＡｌＧａＮバリア層４および上記Ｔｉ/Ａｌ電極１５,１６上に、プラズマＣＶＤ法を用いて、シリコン窒化膜であるＳｉＮ保護膜７を形成する。このＳｉＮ保護膜７の成長温度は、一例として、３５０℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記ＳｉＮ保護膜７の膜厚は、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００２０】
また、一例として、上記プラズマＣＶＤ法によりＳｉＮ保護膜７を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳiＨ４＝６４５ｓｃｃｍ／８５ｓｃｃｍ／７０ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなＳｉＮ保護膜７を形成できる。このＳｉＮ保護膜７によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、ＳｉＮ保護膜７のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．４：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。
【００２１】
次に、上記ＳｉＮ保護膜７を熱処理する。この熱処理は、例えば、窒素雰囲気で、５００℃で５分間とした。また、上記熱処理の温度は、一例として、４００℃〜６００℃の範囲で設定してもよい。
【００２２】
次に、フォトリソグラフィによりフォトレジスト(図示せず)によるマスクを形成してエッチングすることで、図５に示すように、上記ＳｉＮ保護膜７のゲート電極を形成すべき領域を除去して開口２０を形成する。次に、反応性スパッタリングにより、上記フォトレジスト上および上記開口２０にＴｉＮ膜を形成する。次に、リフトオフにより、上記開口２０を埋めると共に上記ＳｉＮ保護膜７上に突き出したゲート電極１８を形成する。このゲート電極１８の直下には、アンドープＡｌＧａＮバリア層４が位置しており、ゲート電極１８とアンドープＡｌＧａＮバリア層４との接合は、ショットキー接合となる。上記ゲート電極１８は、電極金属層としてのＴｉＮ(窒化チタン)膜からなる。
【００２３】
ここでは、上記反応性スパッタリングによる上記ＴｉＮ膜の成膜時の条件を、図７のＮｏ.２の欄に示すように、Ａｒ流量を８(ｓｃｃｍ)とし、Ｎ２流量を２２.５(ｓｃｃｍ)とし、チャンバー内圧力を９.８(ｍＴｏｒｒ)に設定し、高周波出力を３００(Ｗ)とした。このようにして作製した上記ＴｉＮ膜は、抵抗率が２４．７(Ω・μｍ)であった。なお、この抵抗率の値２４．７(Ω・μｍ)は、Ｎｏ.２の欄のスパッタ条件で作製した１０個のサンプルの抵抗率の平均値である。
【００２４】
尚、図７の表のＮo.１,Ｎo.３,Ｎo.４,Ｎo.５,Ｎo.６の欄の抵抗率の値３８.３(Ω・μｍ),１２.０(Ω・μｍ),２.８(Ω・μｍ),２.０(Ω・μｍ),１.６(Ω・μｍ),０.９(Ω・μｍ)も、Ｎｏ.２の欄の抵抗率の値と同様、各欄のスパッタ条件で作製した１０個のサンプルの抵抗率の平均値である。上記抵抗率の値が１０(Ω・μｍ)以上であるサンプルＮｏ.１〜Ｎｏ.３が、本発明に該当し、抵抗率の値が１０(Ω・μｍ)未満であるサンプルＮｏ.４〜Ｎｏ.６は、比較例である。
【００２５】
このようにして作製した本実施形態のＧａＮ系ＨＦＥＴによれば、ドレイン電極１６に５Ｖを印加し、ソース電極１５に０Ｖを印加し、ゲート電極１８に−１０Ｖを印加したオフ状態におけるゲートリーク電流は、図７のＮｏ.２の欄および図８に示すように、０.１７×１０−８（Ａ）、すなわち１.７(ｎＡ)であった。
【００２６】
図８は、上記オフ状態におけるゲートリーク電流(Ａ)を縦軸にとり、ゲート電極をなすゲートメタルの抵抗率(Ω・μｍ)を横軸にとったグラフである。図８のグラフにおいて、白抜きの各ひし形印は、同じスパッタ条件で作製した１０個のサンプルの抵抗率の平均値と、上記１０個のサンプルのゲートリーク電流の平均値とで決まる点をプロットしたものである。
【００２７】
図８を参照すれば、ゲート電極１８をなすＴｉＮ膜の抵抗率(ゲートメタル抵抗率)が１０Ωμｍを下回るとゲートリーク電流が著しく急増していることが分かる。すなわち、ゲート電極１８は、上記電極金属層としてのＴｉＮ膜の抵抗率が１０Ωμｍ以上(≧１０Ωμｍ)であることによって、図８に示すように、ゲート電極１８をなす金属材料ＴｉＮの抵抗率(ゲートメタル抵抗率)が１０Ωμｍ未満である場合に比べて、ゲートリーク電流を著しく低減できることが判る。
【００２８】
すなわち、図７の一覧表に示すように、サンプルＮｏ.４の比較例では、Ａｒ流量を５０(ｓｃｃｍ)とし、Ｎ２流量を２(ｓｃｃｍ)とし、チャンバー内圧力を３.８(ｍＴｏｒｒ)に設定し、高周波出力を３００(Ｗ)として、ＴｉＮ膜を成膜した。この比較例(Ｎｏ.４)のＴｉＮ膜は、抵抗率が２．８(Ω・μｍ)であった。この比較例(Ｎｏ.４)のＴｉＮ膜からなるゲート電極では、ゲートリーク電流は、５.１６×１０−８（Ａ）であり、本実施形態のゲートリーク電流の３０倍以上であった。尚、サンプルＮｏ.4の比較例におけるＴｉＮ膜の膜厚を倍にして検討を行ったが、ゲートリーク電流は変わらなかった。
【００２９】
また、サンプルＮｏ.５の比較例では、Ａｒ流量を５０(ｓｃｃｍ)とし、Ｎ２流量を１(ｓｃｃｍ)とし、チャンバー内圧力を３.８(ｍＴｏｒｒ)に設定し、高周波出力を３００(Ｗ)として、ＴｉＮ膜を成膜した。この比較例(Ｎｏ.５)のＴｉＮ膜は、抵抗率が２．０(Ω・μｍ)であった。この比較例(Ｎｏ.５)のＴｉＮ膜からなるゲート電極では、ゲートリーク電流は、７.５７×１０−８（Ａ）であり、本実施形態のゲートリーク電流の４０倍以上であった。
【００３０】
また、サンプルＮｏ.６の比較例では、Ａｒ流量を５０(ｓｃｃｍ)とし、Ｎ２流量を０.５(ｓｃｃｍ)とし、チャンバー内圧力を３.８(ｍＴｏｒｒ)に設定し、高周波出力を３００(Ｗ)として、ＴｉＮ膜を成膜した。この比較例(Ｎｏ.６)のＴｉＮ膜は、抵抗率が１．６(Ω・μｍ)であった。この比較例(Ｎｏ.６)のＴｉＮ膜からなるゲート電極では、ゲートリーク電流は、５３０×１０−８（Ａ）であり、本実施形態のゲートリーク電流の３１００倍以上であった。
【００３１】
尚、上記第１実施形態では、ゲート電極１８をなすＴｉＮ膜の抵抗率を、２４．７(Ω・μｍ)としたが、ゲート電極１８をなすＴｉＮ膜の抵抗率を、１２．０(Ω・μｍ)としてもよい。この抵抗率が１２．０(Ω・μｍ)のＴｉＮ膜は、図７のＮｏ.３の欄に示すように、上記反応性スパッタリングによる成膜条件を、Ａｒ流量を８(ｓｃｃｍ)とし、Ｎ２流量を１５(ｓｃｃｍ)とし、チャンバー内圧力を９.８(ｍＴｏｒｒ)に設定し、高周波出力を３００(Ｗ)として、作製される。この抵抗率が１２．０(Ω・μｍ)のＴｉＮ膜からなるゲート電極１８によれば、上記ゲートリーク電流は、図７のＮｏ.３の欄に示すように、０.４３×１０−８（Ａ）であった。すなわち、この抵抗率が１２．０(Ω・μｍ)のＴｉＮ膜からなるゲート電極１８によれば、抵抗率が２．８(Ω・μｍ)の比較例(Ｎｏ.４)のＴｉＮ膜からなるゲート電極に比べて、ゲートリーク電流を１０分の１以下に低減できた。
【００３２】
(第２の実施の形態)
次に、図９〜図１３は、この発明の第２実施形態であるＧａＮ系ＨＦＥＴの製造方法の工程を順に示す断面図である。
【００３３】
まず、図９に示すように、Ｓｉ基板７１上に、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＡｌＧａＮバッファ層７２、アンドープＧａＮチャネル層７３、アンドープＡｌＧａＮバリア層７４、を順に形成する。このＡｌＧａＮバッファ層７２とＧａＮチャネル層７３とＡｌＧａＮバリア層７４がＧａＮ系積層体７５を構成している。図９において、符号７６は、ＡｌＧａＮバリア層７４とＧａＮチャネル層７３との界面に形成される２次元電子ガスを示している。
【００３４】
この第２実施形態で作製するＧａＮ系積層体７５が、前述の第１実施形態で作製するＧａＮ系積層体５と異なる点は、上記ＡｌＧａＮバリア層７４の厚さを、第１実施形態のＡｌＧａＮバリア層４の厚さ(例えば４０ｎｍ)よりも薄く、例えば２５ｎｍとした点である。これにより、前述の第１実施形態のようなリセス１２,１３を形成することなく、後述する電極８５,８６のオーミックコンタクトを可能にしている。
【００３５】
次に、図１０に示すように、上記ＡｌＧａＮバリア層７４上にフォトレジスト層８１を形成し、露光,現像することにより、ソース電極,ドレイン電極を形成すべき領域に開口８２,８３を形成する。
【００３６】
次に、図１１に示すように、上記フォトレジスト層８１上および上記開口８２,８３に露出したＡｌＧａＮバリア層７４上に、Ｔｉ,Ａｌを順に蒸着し、リフトオフにより、ソース電極,ドレイン電極を形成すべきＡｌＧａＮバリア層７４上の領域にＴｉ/Ａｌ電極８５,８６を形成する。次に、上記Ｔｉ/Ａｌ電極８５,８６を、熱処理してオーミック電極にし、ソース電極８５,ドレイン電極８６とする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、５００℃〜６００℃の範囲内で設定してもよい。
【００３７】
次に、図１２に示すように、上記ＡｌＧａＮバリア層７４および上記Ｔｉ/Ａｌ電極８５,８６上に、プラズマＣＶＤ法を用いて、シリコン窒化膜であるＳｉＮ保護膜７７を形成する。このＳｉＮ保護膜７７の成長温度は、一例として、３５０℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記ＳｉＮ保護膜７７の膜厚は、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００３８】
また、一例として、上記プラズマＣＶＤ法によりＳｉＮ保護膜７７を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳiＨ４＝６４５ｓｃｃｍ／８５ｓｃｃｍ／７０ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなＳｉＮ保護膜７７を形成できる。このＳｉＮ保護膜７７によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、ＳｉＮ保護膜７７のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．４：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。
【００３９】
次に、上記ＳｉＮ保護膜７７を熱処理する。この熱処理は、例えば、窒素雰囲気で５００℃で５分間とした。また、上記熱処理の温度は、一例として、４００℃〜６００℃の範囲で設定してもよい。
【００４０】
次に、フォトリソグラフィによりフォトレジスト(図示せず)によるマスクを形成してエッチングすることで、図１３に示すように、上記ＳｉＮ保護膜７７のゲート電極を形成すべき領域を除去して開口９０を形成する。次に、反応性スパッタリングにより、上記フォトレジスト上および上記開口９０にＴｉＮ膜を形成する。次に、リフトオフにより、上記開口９０を埋めると共に上記ＳｉＮ保護膜７７上に突き出したゲート電極８８を形成する。このゲート電極８８の直下には、アンドープＡｌＧａＮバリア層７４が位置しており、ゲート電極８８とアンドープＡｌＧａＮバリア層７４との接合は、ショットキー接合となる。上記ゲート電極８８は、ショットキー電極層としてのＴｉＮ膜からなる。
【００４１】
ここでは、上記反応性スパッタリングによる上記ＴｉＮ膜の成膜時の条件を、図７のＮｏ.３の欄に示すように、Ａｒ流量を８(ｓｃｃｍ)とし、Ｎ２流量を１５(ｓｃｃｍ)とし、チャンバー内圧力を９.８ｍＴorr以上に設定し、高周波出力を３００(Ｗ)として、ＴｉＮ膜を成膜した。このようにして作製した上記ＴｉＮ膜は、抵抗率が１２．０(Ω・μｍ)であった。なお、この抵抗率の値１２．０(Ω・μｍ)は、同じスパッタ条件で作製した１０個のサンプルの抵抗率の平均値である。
【００４２】
このようにして作製した本実施形態のＧａＮ系ＨＦＥＴによれば、ドレイン電極８６に５Ｖを印加し、ソース電極８５に０Ｖを印加し、ゲート電極８８に−１０Ｖを印加したオフ状態におけるゲートリーク電流は、図７のＮｏ.３の欄および図８に示すように、０.４３×１０−８（Ａ）、すなわち４.３(ｎＡ)であった。図８に示すように、ゲート電極８８は、電極金属層としてのＴｉＮ膜の抵抗率が１０Ωμｍ以上(≧１０Ωμｍ)であることによって、ゲート電極８８をなす金属材料ＴｉＮの抵抗率(ゲートメタル抵抗率)が１０Ωμｍ未満である場合に比べて、ゲートリーク電流を著しく低減できることが判明した。
【００４３】
尚、上記第１,第２実施形態において、図７のＮｏ.１の欄に示すように、抵抗率が３８．３(Ω・μｍ)のＴｉＮ膜からなるゲート電極を有してもよい。このＴｉＮ膜は、図７のＮｏ.１の欄に示すように、上記反応性スパッタリングによる成膜時の条件を、Ａｒ流量を８(ｓｃｃｍ)とし、Ｎ２流量を４５(ｓｃｃｍ)とし、チャンバー内圧力を９.８(ｍＴｏｒｒ)に設定し、高周波出力を３００(Ｗ)とした。この抵抗率が３８．３(Ω・μｍ)のＴｉＮ膜からなるゲート電極によれば、図７に示すように、ゲートリーク電流は、０.０４×１０−８（Ａ）であった。すなわち、この抵抗率が３８．３(Ω・μｍ)のＴｉＮ膜からなるゲート電極によれば、抵抗率が２.８(Ω・μｍ)のＴｉＮ膜からなるゲート電極に比べて、ゲートリーク電流を、１２０分の１以下に低減できた。
【００４４】
また、上記第１,第２実施形態では、ゲート電極１８,８８をＴｉＮで作製したが、ＷＮ(窒化タングステン)で作製してもよい。このＷＮ(窒化タングステン)で作製したゲート電極の抵抗率は、例えば、図８に黒く塗りつぶした２個のひし形印で示されるように、５２(Ω・μｍ)、５８(Ω・μｍ)である。この抵抗率が５２(Ω・μｍ)もしくは５８(Ω・μｍ)のゲート電極を有するＧａＮ系ＨＦＥＴによれば、図８に示すように、ゲートリーク電流は、殆ど０.０×１０−８(Ａ)であった。このＷＮ膜からなるゲート電極は、例えば、反応性スパッタによって、作製される。この反応性スパッタのスパッタ条件は、抵抗率５２(Ω・μｍ)のＷＮ膜および抵抗率５８(Ω・μｍ)のＷＮ膜の場合、Ａｒ流量を１６．８(ｓｃｃｍ)とし、Ｎ２流量を５０(ｓｃｃｍ)とし、チャンバー内圧力を３７．５(ｍＴorr)に設定し、高周波出力を３００(Ｗ)として、ＷＮ膜を成膜した。このような抵抗率が１０Ωμｍ以上の電極金属層としてのＷＮ膜からなるゲート電極を備えたＧａＮ系ＨＦＥＴによれば、図８に示すように、ゲート電極をなす金属材料の抵抗率(ゲートメタル抵抗率)が１０Ωμｍ未満である場合に比べて、ゲートリーク電流を著しく低減できることが判明した。
【００４５】
また、上記第１,第２実施形態では、ゲート電極１８,８８を、上記電極金属層としてのＴｉＮ/Ａｌ膜,ＷＮ膜の一層で構成したが、上記ＴｉＮ/Ａｌ膜,ＷＮ膜上にＡｕ膜やＡｌ膜等の低抵抗金属膜を積層した二層構造としてもよい。また、上記ＴｉＮ/Ａｌ膜,ＷＮ膜と上記低抵抗金属膜との間に、ＴｉＸＷ１−ＸＮ(０＜Ｘ＜１)膜もしくはＰｂ膜からなる拡散防止層を設けて三層構造としてもよい。この拡散防止層は、上記低抵抗金属膜の金属が下層(ＴｉＮ/Ａｌ膜,ＷＮ膜やＧａＮ系積層体)へ拡散するのを防止する。
【００４６】
また、上記第１,第２実施形態では、上記オーミック電極としてのソース電極１５,８５、ドレイン電極１６,８６を、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ電極としたが、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極としてもよい。また、ソース電極,ドレイン電極としては、Ｔｉ層,ＡｌＣｕ層,ＴｉＮ層が順に積層されたＴｉ/ＡｌＣｕ/ＴｉＮ電極としてもよい。また、ソース電極,ドレイン電極としては、Ｈｆ/Ａｌ電極としてもよい。また、ソース電極,ドレイン電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
【００４７】
また、上記第１,第２実施形態では、電流コラプスを抑制する保護膜をシリコン窒化膜(ＳｉＮ膜)の一層からなるＳｉＮ保護膜７,７７としたが、ＴａＯx、ＳiＯ２、ＨｆＯx等からなる膜を用いてもよく、酸化シリコン膜、酸化アルミニウム膜及び窒化アルミニウム膜のいずれかを用いてもよい。また、電流コラプスを抑制する保護膜を、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きな下層ＳｉＮ膜とストイキオメトリな上層ＳｉＮ膜とで構成してもよい。ここで、上記ストイキオメトリなシリコン窒化膜とは、ＳｉとＮが３：４の組成であることを意味している。この場合、ストイキオメトリな上層ＳｉＮ膜による電極メタルの拡散抑制と、シリコンＳｉの比率の大きな下層ＳｉＮ膜による電流コラプス抑制とを図れる。また、上記ＳｉＮ保護膜７,７７上にＳｉＯ２膜またはＡｌ２Ｏ３膜を形成してもよい。この場合、上記ＳｉＯ２膜またはＡｌ２Ｏ３膜によって上記電極の熱処理時にＳｉＮ保護膜７,７７へ電極メタルが拡散するのを抑制でき、上記ＳｉＮ保護膜７,７７を経由してゲート電極１８,８８に流れるリーク電流を低減できる。
【００４８】
また、図６に示すように、下層ＳｉＮ膜５１とストイキオメトリである上層ＳｉＮ膜５２とＳｉＯ２膜５３とを順に積層した保護膜５０を電流コラプスを抑制する保護膜としてもよい。ここで、上記上層ＳｉＮ膜５２がストイキオメトリであるとは、ＳｉとＮが３：４の組成であることを意味している。上記保護膜５０によれば、上層ＳｉＮ膜５２がストイキオメトリであると共に上記上層ＳｉＮ膜５２上にＳｉＯ２膜５３を形成したことで、上記電極の熱処理時に上記保護膜５０の上層および下層ＳｉＮ保護層５２,５１へ電極メタルが拡散することを抑制でき、上記保護膜５０を経由するリーク電流をさらに低減できる。なお、上記下層ＳｉＮ膜５１は、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなＳｉＮ保護膜とすることで、ストイキオメトリなシリコン窒化膜に比べて電流コラプスの抑制を図れるが、上層ＳｉＮ膜５２と同様にストイキオメトリなシリコン窒化膜としてもよい。この場合、電極メタルの拡散抑制によるさらなるリーク電流低減を図れる。また、上記ＳｉＯ２膜５３の替わりにＡｌ２Ｏ３膜としてもよい。
【００４９】
また、上記第１,第２実施形態では、基板としてＳｉ基板を用いたが、サファイア基板を用いてもよい。また、上記ＧａＮ基板上にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、ＧａＮチャネル層３,７３とＡｌＧａＮバリア層４,７４との間に、ＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記ＡｌＧａＮバリア層４,７４上にＧａＮキャップ層を形成してもよい。
【００５０】
この発明の製造方法におけるＧａＮ系半導体積層体は、ＡlxＩnyＧa1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、この発明の製造方法におけるＧａＮ系半導体積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものとしてもよい。
【００５１】
また、上記実施形態では、ノーマリオンタイプのＨＦＥＴについて説明したがノーマリオフタイプでも同様の効果が得られる。また、この発明で製造するＧａＮ系半導体素子は、上記実施形態のＨＦＥＴに限らず、他の構成の電界効果トランジスタであってもよい。
【００５２】
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【符号の説明】
【００５３】
１,７１  Ｓｉ基板
２,７２  アンドープＡｌＧａＮバッファ層
３,７３  アンドープＧａＮチャネル層
４,７４  ＡｌＧａＮバリア層
５,７５  ＧａＮ系積層体
６,７６  ２次元電子ガス
７,７７  ＳｉＮ保護膜
１２,１３  リセス
１５,８５  Ｔｉ/Ａｌ/ＴｉＮ電極(ソース電極)
１６,８６  Ｔｉ/Ａｌ/ＴｉＮ電極(ドレイン電極)
１８,８８  ゲート電極
２０,９０  開口
５０  保護膜
５１  下層ＳｉＮ膜
５２  上層ＳｉＮ膜
５３  ＳｉＯ２膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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