(57)【特許請求の範囲】
【請求項１】
入力信号を受信しかつ増幅するように構成されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
前記ＮＭＯＳトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
を備え、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、線形性相補型増幅器として動作しかつ出力信号を提供し、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、前記ＮＭＯＳおよびＰＭＯＳトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、装置。
【請求項２】
前記ＮＭＯＳおよびＰＭＯＳトランジスタは、別々のバイアス電圧を有し、前記ＮＭＯＳトランジスタのゲートは、第１のバイアス電圧でバイアスされ、そして前記ＰＭＯＳトランジスタのゲートは、第２のバイアス電圧でバイアスされる、請求項１の装置。
【請求項３】
前記ＮＭＯＳトランジスタのゲートは外部バイアス電圧でバイアスされ、そして前記ＰＭＯＳトランジスタのゲートは自己バイアスされる、請求項１の装置。
【請求項４】
前記ＮＭＯＳトランジスタのゲートに結合されかつ前記ＮＭＯＳトランジスタに対するバイアス電圧を提供するように構成された第１の抵抗と、
前記ＰＭＯＳトランジスタのゲートとドレインの間に結合されかつ前記ＰＭＯＳに対する自己バイアスを提供するように構成された第２の抵抗と、
をさらに備えた、請求項１の装置。
【請求項５】
前記ＮＭＯＳおよびＰＭＯＳトランジスタは、前記ＮＭＯＳトランジスタの相互コンダクタンスの低高遷移を前記ＰＭＯＳトランジスタの高低遷移とオーバーラップさせるようにバイアスされる、請求項１の装置。
【請求項６】
前記ＮＭＯＳおよびＰＭＯＳトランジスタは両方とも、前記入力信号の電圧範囲に対して中反転領域で動作する、請求項１の装置。
【請求項７】
前記ＮＭＯＳおよびＰＭＯＳトランジスタは、ほぼ等しい面積を有している、請求項１の装置。
【請求項８】
前記ＮＭＯＳおよびＰＭＯＳトランジスタの幅および長さ寸法は、前記入力信号に対する電圧の範囲にわたって前記ＮＭＯＳおよびＰＭＯＳトランジスタのほぼ一定の総入力容量を得るように選択される、請求項１の装置。
【請求項９】
前記ＮＭＯＳおよびＰＭＯＳトランジスタの幅および長さ寸法は、中反転領域における前記ＮＭＯＳトランジスタの入力容量の変化を中反転領域における前記ＰＭＯＳトランジスタの入力容量の変化と整合させるように選択される、請求項１の装置。
【請求項１０】
前記ＮＭＯＳおよびＰＭＯＳトランジスタのサイズは、前記入力信号に対する電圧の範囲にわたって前記ＮＭＯＳおよびＰＭＯＳトランジスタのほぼ一定の総相互コンダクタンスを得るように選択される、請求項１の装置。
【請求項１１】
前記ＮＭＯＳおよびＰＭＯＳトランジスタのサイズは、中反転領域における前記ＮＭＯＳトランジスタの相互コンダクタンスの変化を中反転領域における前記ＰＭＯＳトランジスタの相互コンダクタンスの変化と整合させるように選択される、請求項１の装置。
【請求項１２】
前記ＮＭＯＳトランジスタは第１の相互トランスコンダクタンスおよび第１のサイズを有しており、前記ＰＭＯＳトランジスタは第２の相互コンダクタンスおよび第２のサイズを有しており、前記第２のサイズは前記第１のサイズのＭ倍であり、Ｍは前記第２の相互コンダクタンスが前記第１の相互コンダクタンスと整合するように選択される、請求項１の装置。
【請求項１３】
第２の入力信号を受け取りかつ増幅するように構成された第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタに結合されかつ前記第２の入力信号を受信しかつ増幅するように構成された第２のＰＭＯＳトランジスタとをさらに備えており、前記第２のＮＭＯＳおよびＰＭＯＳトランジスタは第２の出力信号を提供し、前記入力信号および前記第２の入力信号は差入力信号を形成し、前記出力信号および前記第２の出力信号は差出力信号を形成し、前記ＮＭＯＳおよびＰＭＯＳトランジスタと前記第２のＮＭＯＳおよびＰＭＯＳトランジスタは差動相補型増幅器として動作する、請求項１の装置。
【請求項１４】
入力信号を受信しかつ増幅するように構成されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
前記ＮＭＯＳトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタと、を具備し、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、線形相補型増幅器として動作しかつ出力信号を提供し、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、前記ＮＭＯＳおよびＰＭＯＳトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、集積回路。
【請求項１５】
前記ＮＭＯＳおよびＰＭＯＳトランジスタは別々のバイアス電圧を有し、前記ＮＭＯＳトランジスタのゲートは第１のバイアス電圧でバイアスされ、前記ＰＭＯＳトランジスタのゲートは第２のバイアス電圧でバイアスされる、請求項１４の集積回路。
【請求項１６】
前記ＮＭＯＳおよびＰＭＯＳトランジスタの幅および長さ寸法は、中反転領域における前記ＮＭＯＳトランジスタの入力容量の変化を中反転領域における前記ＰＭＯＳトランジスタの入力容量の変化と整合させるように選択される、請求項１４の集積回路。
【請求項１７】
前記ＮＭＯＳおよびＰＭＯＳトランジスタのサイズは、中反転領域における前記ＮＭＯＳトランジスタの相互コンダクタンスの変化を中反転領域における前記ＰＭＯＳトランジスタの相互コンダクタンスの変化と整合させるように選択される、請求項１４の集積回路。
【請求項１８】
高周波（ＲＦ）入力信号を受信しかつ増幅するように構成されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
前記ＮＭＯＳトランジスタに結合され、かつ前記ＲＦ入力信号を受信しかつ増幅するように構成されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを含んでおり、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、線形相補型増幅器として動作しかつＲＦ出力信号を提供し、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、前記ＮＭＯＳおよびＰＭＯＳトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、
低雑音増幅器（ＬＮＡ）を具備した集積回路。
【請求項１９】
前記ＬＮＡは、
前記ＮＭＯＳトランジスタのゲートに結合され、かつ前記ＮＭＯＳトランジスタに対する第１のバイアス電圧を提供するように構成された第１の抵抗と、
前記ＰＭＯＳトランジスタのゲートとドレインの間に結合され、かつ前記ＰＭＯＳトランジスタに対する第２のバイアス電圧を提供するように構成された第２の抵抗と、
をさらに含む、請求項１８の集積回路。
【請求項２０】
第１の相互コンダクタンスを有するＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタで入力信号を増幅することと、
第１の相互コンダクタンスを有しかつ前記ＮＭＯＳトランジスタに結合されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタで前記入力信号を増幅することと、
線形相補型増幅器として動作する前記ＮＭＯＳおよびＰＭＯＳトランジスタのドレインにおいて出力信号を提供することと、
を備え、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、前記ＮＭＯＳおよびＰＭＯＳトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、方法。
【請求項２１】
第１のバイアス電圧で前記ＮＭＯＳトランジスタのゲートをバイアスすることと、
第２のバイアス電圧で前記ＰＭＯＳトランジスタのゲートをバイアスすることと、
をさらに備えた、請求項２０の方法。
【請求項２２】
前記ＮＭＯＳトランジスタの相互コンダクタンスの低高遷移を前記ＰＭＯＳトランジスタの相互コンダクタンスの高低遷移とオーバーラップさせるように前記ＮＭＯＳおよびＰＭＯＳトランジスタをバイアスすること、
をさらに備えた、請求項２０の方法。
【請求項２３】
第１の相互コンダクタンスを有するＮチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタで入力信号を増幅するための手段と、
第１の相互コンダクタンスを有しかつ前記ＮＭＯＳトランジスタに結合されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）で前記入力信号を増幅するための手段と、
線形相補型増幅器として動作する前記ＮＭＯＳおよびＰＭＯＳトランジスタのドレインにおいて出力信号を提供するための手段と、
を備え、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、前記ＮＭＯＳおよびＰＭＯＳトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、装置。
【請求項２４】
第１のバイアス電圧で前記ＮＭＯＳトランジスタのゲートをバイアスするための手段と、
第２のバイアス電圧で前記ＰＭＯＳトランジスタのゲートをバイアスするための手段と、
をさらに備えた、請求項２３の装置。
【請求項２５】
前記ＮＭＯＳトランジスタの相互コンダクタンスの低高遷移を前記ＰＭＯＳトランジスタの高低遷移とオーバーラップさせるように前記ＮＭＯＳおよびＰＭＯＳトランジスタをバイアスさせるための手段をさらに備えた、請求項２３の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的にはエレクトロニクスに関し、さらに具体的には増幅器に関する。
【背景技術】
【０００２】
増幅器は、信号増幅を提供するために種々の電子デバイスで一般に使用される。異なる用途に対しては、異なるタイプの増幅器が利用可能である。例えば、セルラー電話のような無線デバイスは、双方向通信のために送信器と受信器を含みうる。送信器は、電力増幅器（ＰＡ）を利用することができ、受信器は低雑音増幅器（ＬＮＡ）を利用でき、そして送信器および受信器は可変利得増幅器（ＶＧＡｓ）を利用できる。
【０００３】
コストを低減しかつ集積度を向上させるために、無線デバイスや他の適用における高周波（ＲＦ）回路に対しては、サブミクロン相補型金属酸化膜半導体（ＣＭＯＳ）製造プロセスが一般に用いられる。不都合なことには、サブミクロンＣＭＯＳプロセスでは、トランジスタはより非線形性になる。さらに、ＣＭＯＳ製造技術のたゆまぬ改善によるトリンジスタの縮小する物理的寸法が、ディープサブミクロンＣＭＯＳプロセスで製造される増幅器に対して厳しい信頼性要件を課す。したがって、良好な直線性および信頼性を有する増幅器に対する技術的な必要性がある。
【発明の概要】
【０００４】
サブミクロンＣＭＯＳプロセスで製造されることができかつ良好な線形性および信頼性を有する相補型増幅器がここで記述される。相補型増幅器は、近代的な無線通信システムのような厳しい直線性要件を伴う用途での使用に適している。
【０００５】
１つの設計では、相補型増幅器は、スタック構成でＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタと結合されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタを含む。ＮＭＯＳトランジスタは、入力信号を受信しかつ増幅する。ＰＭＯＳトランジスタも、入力信号を受信しかつ増幅する。ＮＭＯＳおよびＰＭＯＳトランジスタは、線形相補型増幅器（linear complementary amplifier）として動作しかつ出力信号を提供する。
【０００６】
ＮＭＯＳおよびＰＭＯＳトランジスタは、別々のバイアス電圧を有することができる。ＮＭＯＳトランジスタのゲートは、第１のバイアス電圧でバイアスされうる、そしてＰＭＯＳトランジスタのゲートは、第２のバイアス電圧でバイアス（例えば、自己バイアス）されうる。ＮＭＯＳおよびＰＭＯＳトランジスタは、ＮＭＯＳトランジスタの相互コンダクタンスの低高遷移（low-to-high transition）がＰＭＯＳトランジスタの相互コンダクタンスの高低遷移（high-to-low transition）とオーバーラップ（overlaps）するようにバイアスされうる。
【０００７】
ＮＭＯＳおよびＰＭＯＳトランジスタの面積は、中反転領域（moderate inversion region）におけるＮＭＯＳトランジスタの入力容量の変化を中反転領域におけるＰＭＯＳトランジスタの入力容量の変化に整合（match）させるように選択されうる。ＮＭＯＳおよびＰＭＯＳトランジスタのサイズ（幅対長さ比）は、中反転領域（moderate inversion region）におけるＮＭＯＳトランジスタの入力容量の変化を中反転領域におけるＰＭＯＳトランジスタの入力容量の変化に整合させるように選択されうる。したがって、この相補型増幅は、入力信号に対する電圧の範囲にわたって、ほぼ一定の総入力容量ならびにＮＭＯＳおよびＰＭＯＳトランジスタのほぼ一定の総相互コンダクタンスを有することができる。一定の総入力容量および一定の総相互コンダクタンスは、相補型増幅器の線形性（linearity）を改善しうる。
【０００８】
本開示の種々の態様および特徴が下記にさらに詳細に記述される。
【図面の簡単な説明】
【０００９】
【図１】図１は、無線デバイスのブロック図を示す。
【図２】図２は、受動負荷を有する増幅器の概略図を示す。
【図３】図３は、ＭＯＳトランジスタの１つのモデルの概略図を示す。
【図４Ａ】図４Ａは、相補型増幅器の概略図を示す。
【図４Ｂ】図４Ｂは、相補型増幅器の概略図を示す。
【図５Ａ】図５Ａは、ＮＭＯＳトランジスタの入力容量のプロットを示す。
【図５Ｂ】図５Ｂは、ＰＭＯＳトランジスタの入力容量のプロットを示す。
【図５Ｃ】図５Ｃは、ＮＭＯＳおよびＰＭＯＳトランジスタの総入力容量のプロットを示す。
【図６Ａ】図６Ａは、ＮＭＯＳトランジスタの相互コンダクタンスのプロットを示す。
【図６Ｂ】図６Ｂは、ＰＭＯＳトランジスタの相互コンダクタンスのプロットを示す。
【図６Ｃ】図６Ｃは、ＮＭＯＳおよびＰＭＯＳトランジスタの総相互コンダクタンスのプロットを示す。
【図７】図７は、差動相補型増幅器の概略図を示す。
【図８】図８は、信号を増幅するためのプロセスを示す。
【詳細な説明】
【００１０】
ここに記述される相補型増幅器は、セルラー電話、携帯情報端末（ＰＤＡｓ）、ハンドヘルド・デバイス、無線モデム、ラップトップ・コンピュータ、コードレス電話、ブルートゥース（登録商標）デバイス、コンシューマー・エレクトロニクス・デバイス、等に対して使用されうる。明瞭のために、セルラー電話またはある種の他のデバイスでありうる無線デバイスにおける相補型増幅器の使用について下記に記述される。
【００１１】
図１は、無線デバイス１００の１つのデザインのブロック図を示す。このデザインでは、無線デバイス１００は、データ・プロセッサ１１０、トランシーバ１２０、コントローラ／プロセッサ１８０、およびメモリ１８２を含む。トランシーバ１２０は、双方向無線通信をサポートする送信器１３０および受信器１５０を含む。一般に、無線デバイス１００は、任意の数の通信システムおよび周波数帯域に対して任意の数の送信器および任意の数の受信器を含むことができる。
【００１２】
送信通路において、データ・プロセッサ１１０は、送信されるデータを処理し、送信器１３０にアナログ出力信号を提供する。送信器１３０内で、そのアナログ出力信号は、増幅器（Ａｍｐ）１３２によって増幅され、アナログ・デジタル変換によって生じたイメージ（images）を除去するためにローパスフィルタ１３４によってフィルタされ、ＶＧＡ１３６によって増幅され、そしてミキサ１３８によってベースバンドからＲＦ（高周波）にアップコンバートされる。アップコンバートされた信号は、周波数アップコンバージョンによって生じたイメージを除去するためにバンドパスフィルタ１４０によってフィルタされ、電力増幅器（ＰＡ）１４２によってさらに増幅され、デュプレクサ１４４を通じてルーティング（routed）され、そしてアンテナ１４６によって送信される。
【００１３】
受信通路において、アンテナ１４６は基地局からダウンリンク信号を受信し、そして受信信号を提供し、その受信信号はデュプレクサ１４４を通じてルーティングされて受信器１５０に提供される。受信器内１５０において、受信信号はＬＮＡ１５２によって増幅され、バンドパスフィルタ１５４によってフィルタされ、そしてミキサ１５６によってＲＦからベースバンドにダウンコンバートされる。ダウンコンバートされた信号は、ＶＧＡによって増幅され、ローパスフィルタ１６０によってフィルタされ、そして増幅器１６２によって増幅されて、アナログ入力信号を得られ、そのアナログ入力信号がデータ・プロセッサ１１０に提供される。
【００１４】
図１は、送信器１３０および受信器１５０が、直接変換アーキテクチャ（direct-conversion architecture）をインプルメントしており、そのアーキテクチャは１つの段においてＲＦとベースバンドとの間で信号を周波数変換することを示している。送信器１３０および／または受信器１５はまた、スーパーヘテロダイン・アーキテクチャをインプリメントしてもよく、そのアーキテクチャは、複数の段で、ＲＦとベースバンドとの間で信号を周波数変換する。ＬＯ発生器１７０は、周波数ダウンコンバージョンのための受信ＬＯ信号を生成し、そしてその受信ＬＯ信号をミキサ１５６１３８に提供する。ＬＯ発生器１７０はまた、周波数ダウンコンバージョンのための受信ＬＯ信号を発生し、そしてその受信ＬＯ信号をミキサ１５６に提供する。
【００１５】
図１は、例示のトランシーバ・デザインを示している。一般に、送信器１３０および受信器１５０において信号を調整（conditioning）することは、増幅器、フィルタ、ミキサ、等の１つまたは複数の段によって行なわれうる。これらの回路ブロックは、図１に示された構成とは異なって構成されてもよい。さらに、図１に示されていない他の回路ブロックが、送信器および受信器において信号を調整するために使用されてもよい。図１に示されたいくつかの回路ブロックは省略されてもよい。トランシーバ１２０の全部または一部分は、１つまたは複数ノアナログ集積回路（ＩＣｓ）、ＲＦ集積回路（ＲＦＩＣｓ）、混合信号集積回路、等でインプリメントされてもよい。
【００１６】
コントローラ／プロセッサ１８０は、無線デバイス１００の動作を制御しうる。メモリ１８２は、無線デバイス１００のためのプログラム・コードおよびデータを格納できる。データ・プロセッサ１１０、コントローラ／プロセッサ１８０．および／またはメモリ１８２は、１つまたは複数の特定用途向け集積回路（ＡＳＣＩｓ）および／または他の集積回路上でインプリメントされてもよい。
【００１７】
図１に示されているように、送信器および受信器は、種々の増幅器を含むことができる。各増幅器は、種々のデイザインでインプリメントされうる。各増幅器は、線形性および／または他のパラメータに関係したある要件を有しうる。
【００１８】
図２は、受動負荷を有する増幅器２００の概略図を示している。増幅器２００は、図１においけるＬＮＡ１５２、ＰＡ１４２、および／または他の増幅器に対して使用されうる。増幅器２００内において、ＮＭＯＳトランジスタ２１２は、それのソースをインダクタ２１８の一端に結合され、そしてそれのドレインをインダクタ２２０の一端に結合されている。インダクタ２１８の他端は回路接地に結合される。インダクタ２２０の他端は電源ＶＤＤに結合される。コンデンサ２１４は、一端をＮＭＯＳトランジスタ２１２のゲートに結合され、他端が入力信号Ｖｉｎを受信する。抵抗２１６は、一端をＮＭＯＳトランジスタ２１２のゲートに結合され、他端がバイアス電圧Ｖｂｉａｓを受信する。コンデンサ２２２は、一端をＮＭＯＳトランジスタ２１２のドレインに結合され、他端が出力信号Ｖｏｕｔを提供する。
【００１９】
ＮＭＯＳトランジスタ２１２は、入力信号Ｖｉｎに対して信号増幅を提供するＮＭＯＳトランジスタ２１２のバイアス電圧Ｖｂｉａｓおよびサイズは、増幅器２００に対する所望の利得および線形性を実現するように選択されうる。コンデンサ２１４はＡＣ結合を提供する。インダクタ２１８は、ＮＭＯＳトランジスタ２１２に対してソース縮退を提供し、それが増幅器２００の線形性を改善できる。インダクタ２１８はまた、ＮＭＯＳトランジスタ２１２のゲートを見たインピーダンス整合を提供する。インダクタ２１８は、ＬＮＡに対して増幅器２００が使用される場合には含まれうるが、他のタイプの増幅器に対しては省略されうる。インダクタ２２０およびコンデンサ２２２は、増幅器２００に対する出力インピーダンス整合回路を形成しうる。インダクタ２２０および／またはコンデンサ２２２の値は、対象周波数範囲にわたって所望のインピーダンスを実現するように選択されうる。
【００２０】
ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタでありうるＭＯＳトランジスタは、いくつかの非線形性源を有する。増幅器において良好な線形性を実現するためには、ＭＯＳトランジスタにおけるこれらの非線形性源が対処しなければならない。
【００２１】
図３は、ＭＯＳトランジスタのモデル３００の概略図を示す。Ｌｇの値を有するインダクタおよびＲｇの値を有する抵抗が、ＭＯＳトランジスタのゲートとノードＡとの間に直列に結合されている。Ｌｓの値を有するインダクタおよびＲｓの値を有する抵抗が、ＭＯＳトランジスタのソースとノードＢとの間に直列に結合されている。Ｌｄの値を有するインダクタおよびＲｄの値を有する抵抗が、ＭＯＳトランジスタのドレインとノードＣとの間に直列に結合されている。Ｃｇｓの値を有するゲート・ソース間コンデンサが、ノードＡおよびＢの間に結合されている。ｇｍの利得を有する被制御電流源、Ｒｄｓの値を有するドレイン・ソース間抵抗、およびＣｄｓの値を有するドレイン・ソース間コンデンサが、ノードＢおよびＣの間に並列に結合されている。Ｃｇｄの値を有するゲート・ドレイン間コンデンサが、ノードＡおよびＣの間に結合されている。Ｃｇｂ、ＣｓｂおよびＣｄｂの値を有するコンデンサが、それぞれノードＡ、ＢおよびＣと基板との間に結合されている。ＭＯＳトランジスタがオンされると、Ｃｇｓ容量は、ＣｇｄおよびＣｇｂ容量よりもはるかに大きくなる。したがって、ＭＯＳトランジスタのゲートを見た入力容量Ｃｇｇは、Ｃｇｓ容量によって支配される。入力インピーダンスＺｉｎは、ＭＯＳトランジスタのゲートを見たインピーダンスである。
【００２２】
図３に示されているように、ＭＯＳトランジスタには多くの寄生のコンデンサ、インダクタ、および抵抗が存在しうる。しかし、主な非線形性源は、両方ともゲート・ソース間電圧Ｖｇｓで変化するＣｇｓ容量および相互コンダクタンスｇｍである。Ｃｇｓは、それの値がＶｇｓに、したがって、Ｖｉｎに依存する点で、非線形である。Ｃｇｓを線形またはＶｉｎと独立であるようにすることが望ましい。同様に、ｇｍは、それの値がＶｇｓに、したがって、Ｖｉｎに依存する点で、非線形である。ｇｍも線形またはＶｉｎと独立であるようにすることが望ましい。ＭＯＳトランジスタのＣｇｓおよびｇｍを両方とも線形化することによって、増幅器に対して改良された線形性が実現されうる。
【００２３】
図４Ａは、良好な線形性を有する相補型増幅器の概略図を示している。増幅器４００は、図１における能動ミキサ、および／または他の増幅器および能動回路の相互コンダクタンス段としてインプリメントされる場合には、ＬＮＡ１５２、ＰＡ１４２、ミキサ１５６に対して使用されうる。増幅器４００内では、ＮＭＯＳトランジスタ３１２、コンデンサ４１４、抵抗４１６、およびインダクタ４１８は、図２におけるＮＭＯＳトランジスタ２１２、コンデンサ２１４．抵抗２１６、およびインダクタと同じ態様で結合される。ＰＭＯＳトランジスタ４２２は、それのソースを電源ＶＤＤに結合され、かつそれのドレインをＮＭＯＳトランジスタ４１２のドレインに結合されている。コンデンサ４２４は、一端をＰＭＯＳトランジスタ４２２のゲートに結合され、他端が入力信号Ｖｉｎを受信する。抵抗４２６は、ＰＭＯＳトランジスタ４２２のゲートとドレインの間に結合されている。コンデンサ４３０は、一端をＮＭＯＳおよびＰＭＯＳトランジスタのドレインに結合され、他端が出力信号Ｖｏｕｔを提供する。
【００２４】
ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２は、入力信号Ｖｉｎに対しする信号増幅を提供する。ＮＭＯＳトランジスタ４１２は、ｇｍ１の相互コンダクタンスおよびＣｇｓ１のゲート・ソース間容量を有する。ＰＭＯＳトランジスタ４２２は、ｇｍ２の相互コンダクタンスおよびＣｇｓ２のゲート・ソース間容量を有する。ＮＭＯＳトランジスタ４１２のゲートは、抵抗４１６を介してＶｂｉａｓ１のバイアス電圧でバイアスされる。良好なｇｍ１および低電力消費の両方を達成するために、Ｖｂｉａｓ１は、低または中相互コンダクタンス領域でＮＭＯＳトランジスタ４１２をバイアスさせるように選択されうる。ＰＭＯＳトランジスタ４２２のゲートは、抵抗４２６を介してＶｂｉａｓ２のバイアス電圧で自己バイアスされる。Ｖｂｉａｓ２は、ＰＭＯＳトアンジスタ４２２のドレイン電圧Ｖｄに等しい。トランジスタ４１２および４２２に対する適切なバイアス電流、ＮＭＯＳトランジスタ４１２に対する適切なデバイス・サイズ、およびＰＭＯＳトランジスタ４２２に対する適切なデバイス・サイズを選択することによって、Ｖｄは所望の値に設定されうる。
【００２５】
増幅器３００では、ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２は、それぞれバイアス電圧Ｖｂｉａｓ１およびＶｂｉａｓ２で別々にバイアスされうる。これは、ＮＭＯＳおよびＰＭＯＳトランジスタのゲートを互いに結合され、したがって、同じバイアス電圧を共用する従来のＣＭＯＳインバータとは異なる。ＮＭＯＳトランジスタ４１２のバイアス電圧Ｖｂｉａｓ１と幅および長さ寸法およびＰＭＯＳトランジスタ４２２のバイアス電圧Ｖｂｉａｓ２と幅および長さ寸法は、下記のように、増幅器４００に対して所望の利得および線形性を達成するように選択されうる。コンデンサ４１４および４２４は、入力信号Ｖｉｎに対してＡＣ結合を与える。インダクタ４１８は、ＮＭＯＳトランジスタ４１２に対してソース縮退（source degeneration）を提供し、そしてまた入力インピーダンス整合を提供できる。コンデンサ４３０は、出力信号Ｖｏｕｔに対してＡＣ結合を提供する。
【００２６】
図４Ｂは、良好な線形性を有する相補型増幅器の概略図を示している。増幅器４０２は、図４Ａにおける増幅器４００の回路素子のすべてを含む。しかし、抵抗４２６は、一端をＰＭＯＳトランジスタ４２２のゲートに結合され、他端がＶｂｉａｓ２のバイアス電圧を受け取る。図４Ｂに示されたデザインは、ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２がそれぞれ外部バイアス電圧Ｖｂｉａｓ１およびＶｂｉａｓ２で独立にバイアスされるようにすることができる。
【００２７】
図４Ａおよび４Ｂに示されたデザインでは、ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２は、相補性であり、同じ入力信号Ｖｉｎを受信する。したがって、一方のＭＯＳトランジスタが入力信号Ｖｉｎによってよりハードにオンされる（turned on harder）と、他のＭＯＳトランジスタは同じ入力信号Ｖｉｎによって、それよりハードでなくオンされる（turned on less hard）。ＮＭＯＳトランジスタ４１２のＣｇｓ１およびｇｍ１は、ＰＭＯＳトランジスタのＣｇｓ２およびｇｍ２と相補性の態様で変化する。信号入力Ｖｉｎによって観察される総入力容量Ｃｉｎは、ＮＭＯＳトランジスタ４１２の入力容量Ｃｇｇ１とＰＭＯＳトランジスタ４２２の入力容量Ｃｇｇ２とをプラスしたものに等しい、ただし、Ｃｇｇ１およびＣｇｇ２は、それぞれほとんどＣｇｓ１およびＣｇｓ２による。ＮＭＯＳトランジスタ４１２とＰＭＯＳトランジスタ４２２は相補性であるから、ＮＭＯＳトランジスタ４１２のＣｇｇ１とＰＭＯＳトランジスタ４２２のＣｇｇ２を組み合わせることにより、より線形の総入力容量Ｃｉｎを得ることができる。増幅器４００または４０２の総相互コンダクタンスｇｔｏｔａｌは、ＮＭＯＳトランジスタ４１２のｇｍ１とＰＭＯＳトランジスタ４２２のｇｍ２によって決定される。ＮＭＯＳトランジスタ４１２のｇｍ１とＰＭＯＳトランジスタ４２２のｇｍ２を合成することによって、より線形性の総相互コンダクタンスｇｔｏｔａｌが得られうる。このようにして、増幅器４００および４０２は、総入力容量Ｃｉｎと総相互コンダクタンスｇｔｏｔａｌの両方の線形化を達成できる。
【００２８】
ＭＯＳトランジスタは、３つの動作領域を有しうる。弱反転（サブスレッショルド）領域は、小さいＶｇｓ電圧の範囲をカバーしうる。中反転領域は、ＭＯＳトランジスタのスレッショルド電圧Ｖｔｈ近傍のＶｇｓ電圧の範囲をカバーしうる。強反転領域は、大きいＶｇｓ電圧の範囲をカバーしうる。
【００２９】
図５Ａは、特定のバイアス電圧Ｖｂｉａｓ１に対するＮＭＯＳトランジスタのＣｇｓ１対Ｖｇｓのプロット５１０を示している。プロット５１０によって示されているように、Ｃｇｓ１は、低いＶｇｓ電圧では比較的低く、バイアス電圧の近傍Ｖｇｓ≒Ｖｂｉａｓ１では急激に変化し、そしてバイアス電圧の後では緩やかに増加する。
【００３０】
図５Ｂｈａ，特定のバイアス電圧Ｖｂｉａｓ２に対するＰＭＯＳトランジスタ４２２のＣｇｓ２対｜Ｖｇｓ｜のプロット５２０を示している。プロット５２０によって示されているように、Ｃｇｓ２は、低い｜Ｖｇｓ｜電圧では比較的高く、バイアス電圧近傍では急激に変化し、そしてバイアス電圧の後では緩やかに減少する。
【００３１】
図５Ｃは、ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２の両方の総入力容量Ｃｉｎ対Ｖｉｎのプロット５３０を示している。Ｃｉｎは、低いＶｉｎ電圧においてはＰＭＯＳトランジスタ４２２のＣｇｓ２によって支配され、そして高いＶｉｎ電圧においてはＮＭＯＳトランジスタ４１２のＣｇｓ１によって支配される。Ｃｉｎは，ＮＭＯＳトランジスタ４１２のＣｇｓ１とＰＭＯＳトランジスタ４２２のＣｇｓ２を合成することによって、ほぼ一定に維持される。ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２のバイアス電圧および／または寸法は、ＣｉｎがＶｉｎの全範囲にわたって出来るだけ一定であるように、選択されうる。
【００３２】
図６Ａは、ＮＭＯＳトランジスタ４１２の特定のバイアス電圧Ｖｂｉａｓ１および特定の幅および長さ寸法に対するＮＭＯＳトランジスタ４１２のｇｍ１対Ｖｇｓのプロット６１０を示している。プロット６１０によって示されているように、ｇｍ１は、低いＶｇｓ電圧では小さく、バイアス電圧の近傍Ｖｇｓ≒Ｖｂｉａｓ１では急激に変化し、そしてバイアス電圧の後では最大値に近づく。
【００３３】
図６Ｂは、ＰＭＯＳトランジスタ４２２の特定のバイアス電圧Ｖｂｉａｓ２と特定の幅および長さ寸法に対するＰＭＯＳトランジスタ４２２のｇｍ２対｜Ｖｇｓ｜のプロット６１２を示している。プロット６２０によって示されているように、ｇｍ２は、低い｜Ｖｇｓ｜電圧では最大値に近く、バイアス電圧の近傍では急激に変化し、そしてバイアス電圧の後ではゼロに近づく。
【００３４】
プロット６１０および６２０に示されているように、ｇｍ１およびｇｍ２は、弱反転（小さいＶｇｓ）から強反転（大きいＶｇｓ）への大きい遷移を有する。しかし、ｇｍ１およびｇｍ２は、大きいゲート・オーバードライブ（gate overdrive）（または大きいＶｇｓ）ではあまり変化しない。各ＭＯＳトランジスタを大きいゲート・オーバードライブで動作させることによって、良好な線形性が得られうる。しかし、これは、高い電流損失を生ずることになるであろう。ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２のゲート・バイアス電圧は、低い電流損失で総相互コンダクタンス対Ｖｇｓの比較的平坦な領域を得るために、それら２つのトランジスタのｇｍ１およびｇｍ２が合成されうるように適切な値に設定されうる。
【００３５】
図６Ｃは、ＮＭＯＳトランジスタ４１２とＰＭＯＳトランジスタ４２２の両方の総相互コンダクタンスｇｔｏｔａｌ対Ｖｉｎのプロット６３０を示している。ｇｔｏｔａｌは、低いＶｉｎ電圧ではＰＭＯＳトランジスタ４２２のｇｍ２によって支配され、高いＶｉｎ電圧ではＮＭＯＳトランジスタ４１２のｇｍ１によって支配される。異なるバイアス領域、例えば、飽和およびサブスレッショルドで動作している２つのＭＯＳトランジスタのｇｍ１とｇｍ２を合成することによって、比較的一定の総相互コンダクタンスｇｔｏｔａｌが得られうる。ｇｔｏｔａｌは、ＮＭＯＳトランジスタ４１２の非線形性ｇｍ１をＰＭＯＳトランジスタ４２２の非線形性ｇｍ２で補償することによって、ほぼ一定に維持されうる。ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２のバイアス電圧および／寸法は、ＮＭＯＳトランジスタ４１２におけるｇｍ１の変化がＰＭＯＳトランジスタ４２２におけるｇｍ２の変化に整合するように選択されうる。
【００３６】
Ｖｉｎ電圧の範囲におけるＣｉｎとｇｔｏｔａｌの両方の線形化は、ＮＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４２２の適切な幅および長さ寸法を下記のように選択することによって、同時に達成されうる。
【００３７】
Ｃｉｎ線形化のために          Ｗｐ・Ｌｐ＝μ・Ｗｎ・Ｌｎ    式（１）
ｇｔｏｔａｌ線形化のために      Ｗｐ／Ｌｐ＝Ｍ・Ｗｎ／Ｌｎ    式（２）
ただし、
ＷｎおよびＬｎはそれぞれＮＭＯＳトランジスタ４１２の幅および長さであり、
ＷｐおよびＬｐはそれぞれＰＭＯＳトランジスタ４２２の幅および長さであり、
μはＰＭＯＳトランジスタ面積とＮＭＯＳトランジスタ面積の比であり、
Ｍは、ＰＭＯＳトランジスタのサイズとＮＭＯＳトランジスタのサイズの比である。ＭＯＳトランジスタの面積は、それの幅×それの長さに等しい。ＭＯＳトランジスタのサイズは、それの幅をそれの長さで割り算したものに等しい。
【００３８】
式（１）は、ＮＭＯＳトランジスタ４１２とＰＭＯＳトランジスタ４２２が同一のまたは同様の面積を有し、中反転におけるＰＭＯＳトランジスタ４２２の入力容量の変化が中反転におけるＮＭＯＳトランジスタ４１２の入力容量の変化にほぼ等しくなるように、すなわちΔＣｇｓ１≒ΔＣｇｓ２となるようにする。これは、入力信号Ｖｉｎの電圧振幅（voltage swing）においてほぼ一定の入力容量Ｃｉｎを生ずることになりうる。μは、１．０に等しくてもよく、その場合には、ＮＭＯＳトランジスタ４１２とＰＭＯＳトランジスタ４２２は同一のサイズを有する。μは、１．０に近似した値に等しくてもよい。
【００３９】
式（２）は、ＰＭＯＳトランジスタ４２２のサイズＷｐ／ＬｐがＮＭＯＳトランジスタ４１２のサイズＷｎ／ＬｎのＭ倍となるように選択し、中反転におけるＰＭＯＳトランジスタ４２２のｇｍ２の変化がＮＭＯＳトランジスタ４１２のｇｍ１の変化にほぼ等しくなるように、すなわちΔｇｍ１≒Δｇｍ２となるようにする。一般に、所定のデバイス・サイズでは、ＰＭＯＳトランジスタのｇｍは、ＮＭＯＳトランジスタのｇｍより小さい。ＭＯＳトランジスタのｇｍは、デバイス・サイズが大きくなると増加する。したがって、ＰＭＯＳトアンジスタ４２２のｇｍ２の変化がＮＭＯＳトランジスタ４１２のｇｍ１の変化とほぼ等しく、ｇｔｏｔａｌがほぼ一定に維持されるように、ＰＭＯＳトランジスタ４２２のサイズは、ＮＭＯＳトランジッスタ４１２のサイズのＭ倍となるように選択されることができる、ここで、Ｍ＞１である。Ｍは、４またはある他の値に等しくてもよい。
【００４０】
式（１）および（２）に示されるように、ＮＭＯＳおよびＰＭＯＳトランジスタの幅および長さ寸法に対して、２つの式と４つの変数が存在する。したがって、Ｗｎ、Ｌｎ、ＷｐおよびＬｐに対しては種々の値が使用されうる。１つの特定のデザインでは、μ＝１、Ｍ＝４、Ｗｎ＝５０μｍ、Ｌｎ＝０．３６μｍ、Ｗｐ＝１００μｍ、およびＬｐ＝０．１８μｍである。Ｗｎ、Ｌｎ、ＷｐおよびＬｐに対して、他の値も使用されうる。
【００４１】
バイアス電圧Ｖｂｉａｓ１は、例えば、図５Ａおよび６Ａに示されているように、ＮＭＯＳトランジスタ４１２のＣｇｓ１およびｇｍ１の急激な変化の領域を決定する。この領域は、バイアス電圧Ｖｂｉａｓ１を調節することによって左または右にシフトされうる。ＰＭＯＳトランジスタ４２２のバイアス電圧Ｖｂｉａｓ２は、ＰＭＯＳトランジスタのＣｇｓ２およびｇｍ２の急激な変化の領域を、例えば、図５Ｂおよび６Ｂに示されているように決定する。この領域は、バイアス電圧Ｖｂｉａｓ２を調節することによって左または右にシフトされうる。バイアス電圧Ｖｂｉａｓ１およびＶｂｉａｓ２は、ＮＭＯＳトランジスタ４１２とＰＭＯＳトランジスタ４２２の総入力容量Ｃｉｎおよび総相互コンダクタンスｇｔｏｔａｌが入力信号Ｖｉｎの電圧振幅（voltage swing）にわたって出来るだけ一定となるように選択されうる。ＰＭＯＳトランジスタ４２２のｇｍ２の傾斜がＮＭＯＳトランジスタ４１２のｇｍ１の傾斜と逆である場合に、一定のｇｔｏｔａｌが達成されうる。
【００４２】
図７は、良好な線形性を有する差動相補型増幅器７００の１つのデザインの概略図を示している。増幅器７００はまた、図１におけるＬＮＡ１５２および／または他の増幅器に対して使用されうる。増幅器７００内では、ＮＭＯＳトランジスタ７１２ａおよび７１２ｂは、それらのソースを回路接地およびそれらのドレインに結合されており、それぞれ相補性の出力信号ＶｏｕｔｎおよびＶｏｕｔｐを提供する。抵抗７１６ａおよび７１６ｂは、それぞれ一端をＮＭＯＳトランジスタ７１２ａおよび７１２ｂに結合されており、他の端がバイアス電圧Ｖｂｉａｓ１を受け取る。ＰＭＯＳトランジスタ７２２ａおよび７２２ｂは、それらのソースを電源ＶＤＤに結合されかつそれらのドレインをそれぞれＮＭＯＳ７１２ａおよび７１２ｂのドレインに結合されている。抵抗７２６ａは、ＰＭＯＳトランジスタ７２２ａのゲートとドレインの間に結合され、そして抵抗７２６ｂは、ＰＭＯＳトランジスタ７２２ｂのゲートとドレインの間に結合されている。コンデンサ７１４ａおよび７１４ｂは、１つの端をそれぞれトランジスタ７１２ａおよび７２２ａのゲートに結合されており、他の端が第１の入力信号Ｖｉｎｐを受信する。コンデンサ７１４ｂおよび７２４ｂは、１つの端をそれぞれトランジスタ７１２ｂおよび７２２ｂのゲートに結合されており、他の端が第２の入力信号Ｖｉｎｎを受信する。相補性のＶｉｎｐおよびＶｉｎｎ信号によって差入力信号Ｖｉｎが形成される、すなわち、Ｖｉｎ＝Ｖｉｎｐ−Ｖｉｎｎである。相補性のＶｏｕｔｐおよびＶｏｕｔｎ信号によって差出力信号Ｖｏｕｔが形成される、すなわち、Ｖｏｕｔ＝Ｖｏｕｔｐ−Ｖｏｕｔｎである。
【００４３】
ＮＭＯＳトランジスタ７１２ａおよび７１２ｂとＰＭＯＳトランジスタ７２２ａおよび７２２ｂは、入力信号Ｖｉｎに対して信号増幅を提供する。ＮＭＯＳトランジスタ７１２ａおよび７１２ｂは、抵抗７１６ａおよび７１６ｂを介してバイアス電圧Ｖｂｉａｓ１でバイアスされる。ＰＭＯＳトランジスタ７２２ａおよび７２２ｂのゲートは、抵抗７２６ａおよび７２６ｂを介してバイアス電圧Ｖｂｉａｓ２で自己アイアスされる。ＮＭＯＳトランジスタ７１２ａおよび７１２ｂのバイアス電圧Ｖｂｉａｓ１および寸法とＰＭＯＳトランジスタ７２２ａおよび７２２ｂのバイアス電圧および寸法は、それぞれ、図４Ａおよび４Ｂにおける増幅器について上述したように、増幅器７００に対する所望の利得および線形性を達成するように選択されうる。コンデンサ７１４ａ、７１４ｂ、７２４ａおよび７２４ｂは、相補性の入力信号ＶｉｎｐおよびＶｉｎｐに対してＡＣ結合を提供する。
【００４４】
図８は、信号を増幅するためのプロセス８００の１つのデザインを示している。ＮＭＯＳトランジスタのゲートは、第１のバイアス電圧でバイアスされうる（ブロック８１２）。ＰＭＯＳトランジスタのゲートは、第２のバイアス電圧でバイアスされうる（ブロック８１４）。入力信号は、ＮＭＯＳトランジスタで増幅されうる（ブロック８１６）。入力信号はまた、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタでも増幅されうる（ブロック８１８）。出力信号は、線形相補型増幅器として動作されうるＮＭＯＳおよびＰＭＯＳトランジスタのドレインにおいて提供されうる（ブロック８２０）。
【００４５】
ＮＭＯＳおよびＰＭＯＳトランジスタは、ＮＭＯＳトランジスタの相互コンダクタンスの低高遷移をＰＭＯＳトランジスタの相互コンダクタンスの高低遷移とオイーバーラップさせるようにバイアスされうる。ＮＭＯＳおよびＰＭＯＳトランジスタの幅および長さ寸法は、中反転領域におけるＮＭＯＳトランジスタの入力容量の変化を中反転領域におけるＰＭＯＳトランジスタの入力容量の変化と整合させるように選択されうる。ＮＭＯＳおよびＰＭＯＳトランジスタのサイズは、中反転領域におけるＮＭＯＳトランジスタの相互コンダクタンスの変化を中反転領域におけるＰＭＯＳトランジスタの相互コンダクタンスの変化と整合させるように選択されうる。
【００４６】
図４Ａ、４Ｂおよび７は、良好な線形性を有するシングルエンデッドおよび差動相補型増幅器の例示のデザインを示している。相補型増幅器は、他のデザインでも、例えば、異なるタイプのトランジスタ、異なるバイアス方式、受動回路素子の異なる配列、等でもインプリメントされうる。図４Ａ、４Ｂおよび７に示された相補型増幅器は、それぞれ、１つまたは複数の利得段、１つまたは複数のバッファ段、１つまたは複数のフィルタ段、等を有する多段増幅器の利得段として使用されうる。
【００４７】
ここに記述された相補型増幅器は下記の利益のうちの１つ以上を提供しうる。
【００４８】
・入力信号振幅にわたってほぼ一定のＣｉｎおよびｇｔｏｔａｌを得る
ための総入力量量Ｃｉｎおよび総相互コンダクタンスｇｔｏｔａｌの
同時の線形化による増幅器の向上した線形性、
・ＮＭＯＳおよびＰＭＯＳトランジスタの相互コンダクタンスを合成することに
よるより高い総相互コンダクタンスｇｔｏｔａｌ、
・良好なｇｔｏｔａｌを達成するとともに電力消費を低減するためにより低い
ＤＣバイアスレベルでＮＭＯＳおよびＰＭＯＳトランジスタをバイアスする
ことによるひり低い電力消費、
・スタックされたＮＭＯＳおよびＰＭＯＳトランジスタ（単一のＮＭＯＳ
トランジスタに代えて）を使用することによるディープ・サブミクロン
ＣＭＯＳプロセスにおける向上した信頼性
ここで記述された相補型増幅器は、ＩＣ、アナログＩＣ、ＦＲＩＣ、混合信号ＩＣ、ＡＳＩＣ、印刷回路基板（ＰＣＢ）、エレクトロニクス・デバイス、等でインプリメントされうる。その相補型増幅器はまた、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、等のような種々のＩＣプロセス技術で作製されうる。
【００４９】
ここに記述された相補型増幅器をインプリメントする装置は、スタンドアローン・デバイスであってもよく、あるいはより大きなデバイスの一部であってもよい。デバイスは、（i）スタンドアローンＩＣ、（ii）データおよび/または命令を格納するためのメモリＩＣを含みうる１つまたは複数のＩＣのセット、（iii）ＲＦ受信器（ＲＦＲ）またはＲＦ送信器/受信器（ＲＴＲ）のようなＲＦＩＣ、（iv）移動局モデムのようなＡＳＩＣ、（v）他のデバイス内に埋め込み可能なモジュール、（vi）受信器、セルラー電話。無線デバイス、ハンドセット、またはモバイル・ユニット、（vii）等でありうる。
【００５０】
この開示の前記の記述は、当業者が本開示を行なうまたは使用することを可能にするために提供された。本開示に対する種々の修正が当業者には容易に明らかとあるであろう、またここに定義された一般的な原理は本開示の範囲から逸脱することなしに他の変更に適用されうる。したがって、本開示はここに記述された例およびデザインに限定されるものではなく、ここに開示された原理および新規な特徴に一致した最も広い範囲を与えられるべきである。
下記に出願時請求項に対応する記載を付記として表記する。
付記１
入力信号を受信しかつ増幅するように構成されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
前記ＮＭＯＳトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
を備え、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、線形性相補型増幅器として動作しかつ出力信号を提供する、装置。
付記２
前記ＮＭＯＳおよびＰＭＯＳトランジスタは、別々のバイアス電圧を有し、前記ＮＭＯＳトランジスタのゲートは、第１のバイアス電圧でバイアスされ、そして前記ＰＭＯＳトランジスタのゲートは、第２のバイアス電圧でバイアスされる、付記１の装置。
付記３
前記ＮＭＯＳトランジスタのゲートは外部バイアス電圧でバイアスされ、そして前記ＰＭＯＳトランジスタのゲートは自己バイアスされる、付記１の装置。
付記４
前記ＮＭＯＳトランジスタのゲートに結合されかつ前記ＮＭＯＳトランジスタに対するバイアス電圧を提供するように構成された第１の抵抗と、
前記ＰＭＯＳトランジスタのゲートとドレインの間に結合されかつ前記ＰＭＯＳに対する自己バイアスを提供するように構成された第２の抵抗と、
をさらに備えた、付記１の装置。
付記５
前記ＮＭＯＳおよびＰＭＯＳトランジスタは、前記ＮＭＯＳトランジスタの相互コンダクタンスの低高遷移を前記ＰＭＯＳトランジスタの高低遷移とオーバーラップさせるようにバイアスされる、付記１の装置。
付記６
前記ＮＭＯＳおよびＰＭＯＳトランジスタは両方とも、前記入力信号の電圧範囲に対して中反転領域で動作する、付記１の装置。
付記７
前記ＮＭＯＳおよびＰＭＯＳトランジスタは、ほぼ等しい面積を有している、付記１の装置。
付記８
前記ＮＭＯＳおよびＰＭＯＳトランジスタの幅および長さ寸法は、前記入力信号に対する電圧の範囲にわたって前記ＮＭＯＳおよびＰＭＯＳトランジスタのほぼ一定の総入力容量を得るように選択される、付記１の装置。
付記９
前記ＮＭＯＳおよびＰＭＯＳトランジスタの幅および長さ寸法は、中反転領域における前記ＮＭＯＳトランジスタの入力容量の変化を中反転領域における前記ＰＭＯＳトランジスタの入力容量の変化と整合させるように選択される、付記１の装置。
付記１０
前記ＮＭＯＳおよびＰＭＯＳトランジスタのサイズは、前記入力信号に対する電圧の範囲にわたって前記ＮＭＯＳおよびＰＭＯＳトランジスタのほぼ一定の総相互コンダクタンスを得るように選択される、付記１の装置。
付記１１
前記ＮＭＯＳおよびＰＭＯＳトランジスタのサイズは、中反転領域における前記ＮＭＯＳトランジスタの相互コンダクタンスの変化を中反転領域における前記ＰＭＯＳトランジスタの相互コンダクタンスの変化と整合させるように選択される、付記１の装置。
付記１２
前記ＮＭＯＳトランジスタは第１の相互トランスコンダクタンスおよび第１のサイズを有しており、前記ＰＭＯＳトランジスタは第２の相互コンダクタンスおよび第２のサイズを有しており、前記第２のサイズは前記第１のサイズのＭ倍であり、Ｍは前記第２の相互コンダクタンスが前記第１の相互コンダクタンスと整合するように選択される、付記１の装置。
付記１３
第２の入力信号を受け取りかつ増幅するように構成された第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタに結合されかつ前記第２の入力信号を受信しかつ増幅するように構成された第２のＰＭＯＳトランジスタとをさらに備えており、前記第２のＮＭＯＳおよびＰＭＯＳトランジスタは第２の出力信号を提供し、前記入力信号および前記第２の入力信号は差入力信号を形成し、前記出力信号および前記第２の出力信号は差出力信号を形成し、前記ＮＭＯＳおよびＰＭＯＳトランジスタと前記第２のＮＭＯＳおよびＰＭＯＳトランジスタは差動相補型増幅器として動作する、付記１の装置。
付記１４
入力信号を受信しかつ増幅するように構成されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
前記ＮＭＯＳトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタと、を具備し、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、線形相補型増幅器として動作しかつ出力信号を提供する、集積回路。
付記１５
前記ＮＭＯＳおよびＰＭＯＳトランジスタは別々のバイアス電圧を有し、前記ＮＭＯＳトランジスタのゲートは第１のバイアス電圧でバイアスされ、前記ＰＭＯＳトランジスタのゲートは第２のバイアス電圧でバイアスされる、付記１４の集積回路。
付記１６
前記ＮＭＯＳおよびＰＭＯＳトランジスタの幅および長さ寸法は、中反転領域における前記ＮＭＯＳトランジスタの入力容量の変化を中反転領域における前記ＰＭＯＳトランジスタの入力容量の変化と整合させるように選択される、付記１４の集積回路。
付記１７
前記ＮＭＯＳおよびＰＭＯＳトランジスタのサイズは、中反転領域における前記ＮＭＯＳトランジスタの相互コンダクタンスの変化を中反転領域における前記ＰＭＯＳトランジスタの相互コンダクタンスの変化と整合させるように選択される、付記１４の集積回路。
付記１８
高周波（ＲＦ）入力信号を受信しかつ増幅するように構成されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
前記ＮＭＯＳトランジスタに結合され、かつ前記ＲＦ入力信号を受信しかつ増幅するように構成されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタを含んでおり、前記ＮＭＯＳおよびＰＭＯＳトランジスタは、線形相補型増幅器として動作しかつＲＦ出力信号を提供する、
低雑音増幅器（ＬＮＡ）を具備した集積回路。
付記１９
前記ＬＮＡは、
前記ＮＭＯＳトランジスタのゲートに結合され、かつ前記ＮＭＯＳトランジスタに対する第１のバイアス電圧を提供するように構成された第１の抵抗と、
前記ＰＭＯＳトランジスタのゲートとドレインの間に結合され、かつ前記ＰＭＯＳトランジスタに対する第２のバイアス電圧を提供するように構成された第２の抵抗と、
をさらに含む、付記１４の集積回路。
付記２０
Ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタで入力信号を増幅することと、
前記ＮＭＯＳトランジスタに結合されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタで前記入力信号を増幅することと、
線形相補型増幅器として動作する前記ＮＭＯＳおよびＰＭＯＳトランジスタのドレインにおいて出力信号を提供することと、
を備えた方法。
付記２１
第１のバイアス電圧で前記ＮＭＯＳトランジスタのゲートをバイアスすることと、
第２のバイアス電圧で前記ＰＭＯＳトランジスタのゲートをバイアスすることと、
をさらに備えた、付記２０の方法。
付記２２
前記ＮＭＯＳトランジスタの相互コンダクタンスの低高遷移を前記ＰＭＯＳトランジスタの相互コンダクタンスの高低遷移とオーバーラップさせるように前記ＮＭＯＳおよびＰＭＯＳトランジスタをバイアスすること、
をさらに備えた、付記２０の方法。
付記２３
Ｎチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタで入力信号を増幅するための手段と、
前記ＮＭＯＳトランジスタに結合されたＰチャネル金属酸化膜半導体（ＰＭＯＳ）で前記入力信号を増幅するための手段と、
線形相補型増幅器として動作する前記ＮＭＯＳおよびＰＭＯＳトランジスタのドレインにおいて出力信号を提供するための手段と、
を備えた装置。
付記２４
第１のバイアス電圧で前記ＮＭＯＳトランジスタのゲートをバイアスするための手段と、
第２のバイアス電圧で前記ＰＭＯＳトランジスタのゲートをバイアスするための手段と、
をさらに備えた、付記２３の装置。
付記２５
前記ＮＭＯＳトランジスタの相互コンダクタンスの低高遷移を前記ＰＭＯＳトランジスタの高低遷移とオーバーラップさせるように前記ＮＭＯＳおよびＰＭＯＳトランジスタをバイアスさせるための手段をさらに備えた、付記２３の装置。
【図１】
0005341243.tif 000002
【図２】
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【図３】
0005341243.tif 000004
【図４Ａ】
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【図４Ｂ】
0005341243.tif 000006
【図５Ａ】
0005341243.tif 000007
【図５Ｂ】
0005341243.tif 000008
【図５Ｃ】
0005341243.tif 000009
【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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