(57)【特許請求の範囲】
【請求項１】
ダイシング溝により個片化され、かつ回路面に形成された第１の電極パッドをそれぞれ有する複数の第１のチップ領域と、前記第１の電極パッドを露出させるように、前記複数の第１のチップ領域の回路面にそれぞれ設けられた第１の感光性表面保護膜兼接着剤層とを有する第１の半導体ウエハを用意する工程と、
ダイシング溝により個片化され、かつ回路面に形成された第２の電極パッドをそれぞれ有する複数の第２のチップ領域と、前記第２の電極パッドを露出させるように、前記複数の第２のチップ領域の回路面にそれぞれ設けられた第２の感光性表面保護膜兼接着剤層とを有する第２の半導体ウエハの回路面を、前記第２の電極パッドを露出させた前記第１のチップ領域と前記第２のチップ領域とのチップ積層体を複数形成するように、前記第１のチップ領域と前記第２のチップ領域とを位置合せしつつ、前記第１の半導体ウエハの非回路面に前記第２の感光性表面保護膜兼接着剤層を介して積層する工程と
を具備することを特徴とする積層型半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の半導体ウエハを用意する工程は、ハーフカット状態のダイシング溝により区分された前記複数の第１のチップ領域と、前記複数の第１のチップ領域の回路面にそれぞれ設けられた第１の感光性表面保護膜兼接着剤層とを有する前記第１の半導体ウエハを、前記回路面に前記第１の感光性表面保護膜兼接着剤層を介して貼付された支持基板で保持する工程と、前記支持基板に保持された前記第１の半導体ウエハの非回路面を研削し、前記複数の第１のチップ領域をそれぞれ個片化する工程とを具備し、
前記第２の半導体ウエハを積層する工程は、ハーフカット状態のダイシング溝により区分された前記複数の第２のチップ領域と、前記複数の第２のチップ領域上にそれぞれ設けられた第２の感光性表面保護膜兼接着剤層とを有する前記第２の半導体ウエハの回路面を、前記支持基板に保持された前記第１の半導体ウエハの非回路面に、前記第２の感光性表面保護膜兼接着剤層を用いて接着する工程と、前記支持基板に前記第１の半導体ウエハを介して保持された前記第２の半導体ウエハの非回路面を研削し、前記複数の第１のチップ領域をそれぞれ個片化する工程とを具備することを特徴とする積層型半導体装置の製造方法。
【請求項３】
請求項２記載の積層型半導体装置の製造方法において、
前記第２の感光性表面保護膜兼接着剤層は、前記第２の電極パッドを露出させると共に、前記第２の電極パッド側に隣接する前記チップ積層体の前記第１のチップ領域と重ならないように設けられた開口部を有することを特徴とする積層型半導体装置の製造方法。
【請求項４】
請求項１ないし請求項３のいずれか１項記載の積層型半導体装置の製造方法において、
前記第１の半導体ウエハと前記第２の半導体ウエハとの積層物を、前記第２の半導体ウエハの非回路面に貼付された支持テープで保持する工程と、
前記複数のチップ積層体を前記支持テープからピックアップする工程と
を具備することを特徴とする積層型半導体装置の製造方法。
【請求項５】
ダイシング溝により個片化され、かつ回路面に形成された第１の電極パッドをそれぞれ有する複数の第１のチップ領域と、前記第１の電極パッドを露出させるように、前記複数の第１のチップ領域の回路面にそれぞれ設けられた第１の感光性表面保護膜兼接着剤層とを有する第１の半導体ウエハを用意する工程と、
ハーフカット状態のダイシング溝により区分され、かつ回路面に形成された第２の電極パッドをそれぞれ有する複数の第２のチップ領域と、前記第２の電極パッドを露出させるように、前記複数の第２のチップ領域の回路面にそれぞれ設けられた第２の感光性表面保護膜兼接着剤層とを有する第２の半導体ウエハを、前記回路面に前記第２の感光性表面保護膜兼接着剤層を介して貼付された支持基板で保持する工程と、
前記支持基板に保持された前記第２の半導体ウエハの非回路面を研削し、前記複数の第２のチップ領域をそれぞれ個片化する工程と、
前記第１の電極パッドを露出させた前記第１のチップ領域と前記第２のチップ領域とのチップ積層体を複数形成するように、前記第１のチップ領域と前記第２のチップ領域とを位置合せしつつ、前記支持基板に保持された前記第２の半導体ウエハの非回路面を前記第１の半導体ウエハの回路面に前記第１の感光性表面保護膜兼接着剤層を用いて接着する工程と、
前記第２の半導体ウエハの回路面から前記支持基板を剥離する工程と
を具備することを特徴とする積層型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積層型半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化や高密度実装化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止したスタック型マルチチップパッケージが実用化されている。スタック型マルチチップパッケージのような積層型半導体装置は、配線基板やリードフレーム等の回路基材上に複数の半導体チップを順に積層することにより構成される。半導体チップの積層は、半導体チップの非回路面（裏面）に形成された接着剤層を用いて行うことが一般的である。半導体チップの積層はチップ単位で行われるため、積層工程に要する工数が積層型半導体装置の製造コストを増加させる要因となっている。また、複数の半導体チップを予め積層した後に、回路基材上に搭載することも検討されているが、この場合にも半導体チップの積層工数が製造コストの増加要因となる。
【０００３】
また、半導体チップの回路面（表面）を保護する表面保護膜と接着剤とを兼ねる層を半導体チップの回路面に形成し、この表面保護膜兼接着剤層を用いて半導体チップを積層することが提案されている。表面保護膜兼接着剤層によれば、表面保護膜の形成工程と接着剤層の形成工程が１工程となるため、その分だけ積層型半導体装置の製造コストを低減することができる。表面保護膜兼接着剤層を用いる場合、回路基材上に実装した下段側の半導体チップ上に表面保護膜を兼ねる接着剤樹脂を塗布し、その上に上段側の半導体チップを積層して接着する。この場合、下段側半導体チップの電極パッドの開口精度等が低下しやすい。そこで、感光性を有する表面保護膜兼接着剤層も提案されている。しかし、いずれの場合にもチップ単位の積層となるため、積層工数が製造コストの増加要因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２４６５３９号公報
【特許文献２】特開２００９−１１１３５６号公報
【特許文献３】特開２０１０−１１８３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、複数の半導体チップを積層する際の工数やコストを低減することによって、積層型半導体装置の製造コストを低減することを可能にした積層型半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態による積層型半導体装置の製造方法は、ダイシング溝により個片化され、かつ回路面に形成された第１の電極パッドをそれぞれ有する複数の第１のチップ領域と、第１の電極パッドを露出させるように、複数の第１のチップ領域の回路面にそれぞれ設けられた第１の感光性表面保護膜兼接着剤層とを有する第１の半導体ウエハを用意する工程と、ダイシング溝により個片化され、かつ回路面に形成された第２の電極パッドをそれぞれ有する複数の第２のチップ領域と、第２の電極パッドを露出させるように、複数の第２のチップ領域の回路面にそれぞれ設けられた第２の感光性表面保護膜兼接着剤層とを有する第２の半導体ウエハの回路面を、第２の電極パッドを露出させた前記第１のチップ領域と第２のチップ領域とのチップ積層体を複数形成するように、第１のチップ領域と第２のチップ領域とを位置合せしつつ、第１の半導体ウエハの非回路面に第２の感光性表面保護膜兼接着剤層を介して積層する工程とを具備としている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の積層型半導体装置の製造方法における第１の半導体ウエハの準備工程を示す断面図である。
【図２】第１の実施形態の積層型半導体装置の製造方法における第２の半導体ウエハの積層工程からチップ積層体のピックアップ工程までを示す断面図である。
【図３】図１に示す積層型半導体装置の製造方法における第１のチップ領域を拡大して示す断面図である。
【図４】図１に示す積層型半導体装置の製造方法における第１のチップ領域に対する第２のチップ領域のオフセット量を説明するための図である。
【図５】図１に示す積層型半導体装置の製造方法における第１の半導体ウエハと第２の半導体ウエハとの積層状態を拡大して示す断面図である。
【図６】第１の実施形態による積層型半導体装置の製造方法を適用した半導体パッケージの一例を示す断面図である。
【図７】第１の実施形態による積層型半導体装置の製造方法を適用した半導体パッケージの他の例を示す断面図である。
【図８】第１の実施形態による積層型半導体装置の製造方法を適用して作製したチップ積層体の他の例を示す断面図である。
【図９】第１の実施形態による積層型半導体装置の製造方法を適用して作製したチップ積層体のさらに他の例を示す断面図である。
【図１０】第２の実施形態の積層型半導体装置の製造方法における第１の半導体ウエハの準備工程を示す断面図である。
【図１１】第２の実施形態の積層型半導体装置の製造方法における第２の半導体ウエハの積層工程からチップ積層体のピックアップ工程までを示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態の積層型半導体装置の製造方法について、図面を参照して説明する。
【０００９】
（第１の実施形態）
図１は第１の実施形態の積層型半導体装置の製造方法における第１の半導体ウエハの準備工程を示す図、図２は第１の実施形態の積層型半導体装置の製造方法における第２の半導体ウエハの積層工程からチップ積層体のピックアップ工程までを示す図である。図３は第１の実施形態における第１のチップ領域を拡大して示す図、図４は第１の実施形態における第１のチップ領域に対する第２のチップ領域のオフセット量を説明するための図、図５は第１の実施形態における第１の半導体ウエハの第１のチップ領域と第２の半導体ウエハの第２のチップ領域との積層状態を拡大して示す図である。
【００１０】
まず、図１（ａ）に示すように、第１の半導体ウエハ１の回路面（表面）１ａに感光性を有する第１の表面保護膜兼接着剤層２を形成する。第１の半導体ウエハ１は複数の第１のチップ領域Ｘ１を有しており、各チップ領域Ｘ１の回路面１ａには半導体回路や配線層等を有する半導体素子部（図示せず）が形成されている。複数の第１のチップ領域Ｘ１間には、それぞれダイシング領域Ｄが設けられている。第１の半導体ウエハ１はダイシング領域Ｄに沿って切断される。第１の半導体ウエハ１を切断して第１のチップ領域Ｘ１を個片化することによって、複数のチップ領域Ｘ１に相当する半導体チップが作製される。
【００１１】
表面保護膜兼接着剤層２は、第１のチップ領域Ｘ１の回路面（表面）を保護すると共に、第１のチップ領域Ｘ１に基づく半導体チップを他の半導体チップと積層する際に接着剤として機能するものである。さらに、表面保護膜兼接着剤層２は感光性を有しているため、露光・現像工程でパターにングすることが可能とされている。このような感光性を有する表面保護膜兼接着剤層２には、露光・現像工程を可能にする感光性と、半導体ウエハ間の接着を可能にする接着性や再接着性等を有するフェノール樹脂やポリイミド樹脂等の熱硬化性もしくは熱可塑性樹脂が適用される。
【００１２】
第１の表面保護膜兼接着剤層２は、例えば感光性、接着性、再接着性等を有する樹脂組成物（感光性接着剤樹脂組成物）を第１の半導体ウエハ１の回路面１ａにスピンコート法等により塗布した後、この樹脂組成物の塗布膜を乾燥（溶剤の除去等）させることにより形成される。表面保護膜兼接着剤層２の形成材料としては、例えば２０〜４０質量％のフェノール樹脂と１０質量％以下の感光剤と１０質量％以下の界面活性剤と３０〜８０質量％の溶剤とを含有する樹脂組成物や、３０〜８０質量％のフェノール樹脂と１０質量％以下の感光剤と２０〜４０質量％の架橋剤と１０質量％以下の界面活性剤とを含有する樹脂組成物等が挙げられる。
【００１３】
次に、図１（ｂ）に示すように、表面保護膜兼接着剤層２を所望のパターンを有するフォトマスクを用いて露光した後、表面保護膜兼接着剤層２の種類や特性に応じた現像液で現像処理することによって、表面保護膜兼接着剤層２に開口部３を所望のパターンで形成する。開口部３は半導体ウエハ１のダイシング領域Ｄを露出させるように形成される。さらに、各チップ領域Ｘ１の回路面には、図３に示すように電極パッド４が設けられている。電極パッド４は他の半導体チップや配線基板、リードフレーム等の回路基材との接続部となる。このため、第１の表面保護膜兼接着剤層２には、ダイシング領域Ｄに加えて電極パッド４を露出させるように、開口部３が形成される。図３において、電極パッド４はチップ領域Ｘ１に基づく半導体チップの１つの外形辺に沿って配置されている。
【００１４】
次いで、図１（ｃ）に示すように、第１の半導体ウエハ１に回路面（表面）１ａ側から溝５を形成する。溝５は、開口部３により第１の表面保護膜兼接着剤層２を除去したダイシング領域Ｄを、例えばその幅に応じた刃厚を有するブレードで切削することにより形成される。溝５の深さは、第１の半導体ウエハ１の厚さより浅く、かつ半導体チップの完成時の厚さより深く設定される。すなわち、第１の半導体ウエハ１にハーフカット状態の溝５を形成する。溝５はエッチング等で形成してもよい。このような深さの溝（ダイシング溝）５を第１の半導体ウエハ１に形成することによって、複数のチップ領域Ｘ１はそれぞれ半導体チップの完成厚さに応じた状態で区分される。
【００１５】
次に、図１（ｄ）に示すように、ハーフカット状態のダイシング溝５を形成した第１の半導体ウエハ１の回路面１ａに、第１の表面保護膜兼接着剤層２を介して支持基板６を貼付する。支持基板６は図示を省略した粘着層を有しており、この粘着層を用いて支持基板６を第１の表面保護膜兼接着剤層２を介して第１の半導体ウエハ１の回路面１ａに貼付する。支持基板６は、後工程で半導体ウエハ１の非回路面（裏面）１ｂを研削する際の保持体として機能すると共に、非回路面１ｂの研削工程でチップ領域Ｘ１を個片化した後の半導体ウエハ１の形状（ウエハ形状）を維持するものである。支持基板６としては、半導体基板、ガラス基板、セラミックス基板、樹脂基板等が用いられる。
【００１６】
次いで、図１（ｅ）に示すように、支持基板６に保持された第１の半導体ウエハ１の非回路面（裏面）１ｂを研削および研磨する。半導体ウエハ１の非回路面１ｂは、例えばラッピング定盤を用いて機械的に研削され、続いて研磨定盤を用いて研磨（例えばドライポリッシング）される。半導体ウエハ１の非回路面１ｂの研削・研磨工程は、回路面１ａ側から形成したダイシング溝５に達するように実施される。このように、第１の半導体ウエハ１の非回路面１ｂを研削することによって、各チップ領域Ｘ１はそれぞれ個片化される。半導体ウエハ１の分割には、いわゆる先ダイシング工程が適用される。
【００１７】
この段階において、各チップ領域Ｘ１が個片化されているものの、半導体ウエハ１は支持基板６で保持されているため、全体的にはウエハ形状が維持されている。すなわち、図１（ｅ）に示すように、ダイシング溝５により個片化された複数の第１のチップ領域Ｘ１と、第１のチップ領域Ｘ１にそれぞれ設けられた第１の表面保護膜兼接着剤層２とを有し、全体形状としてはウエハ形状が維持されている第１の半導体ウエハ１が作製される。第１の表面保護膜兼接着剤層２は、上述したようにチップ領域Ｘ１に設けられた電極パッド４を露出させるように形成されている。個片化されたチップ領域Ｘ１間には、ダイシング溝５の幅に相当する隙間が存在している。第１の半導体ウエハ１の作製工程は先ダイシング工程に限られるものではなく、レーザ光によるダイシング工程等を適用してもよい。
【００１８】
次に、図２（ａ）に示すように、ハーフカット状態のダイシング溝７と、このダイシング溝７により区分された複数の第２のチップ領域Ｘ２と、第２のチップ領域Ｘ２の回路面にそれぞれ設けられた第２の表面保護膜兼接着剤層８とを有する第２の半導体ウエハ９を用意する。このような第２の半導体ウエハ９は、図１に示した第１の半導体ウエハ１の作製工程と同様に、表面保護膜兼接着剤層８の形成工程（ａ）、表面保護膜兼接着剤層８の露光・現像工程（ｂ）、第２の半導体ウエハ９のハーフダイシング工程（ｃ）を順に実施することにより作製される。第２の表面保護膜兼接着剤層８は、第１の表面保護膜兼接着剤層２と同様な樹脂材料で形成されており、同様な機能や性質等を有している。
【００１９】
第２の半導体ウエハ９のチップ領域Ｘ２の回路面には、第１の半導体ウエハ１のチップ領域Ｘ１と同様に、電極パッド（図２では図示せず）が設けられている。このため、第２の表面保護膜兼接着剤層８には、第１の表面保護膜兼接着剤層２と同様に、ダイシング領域Ｄと電極パッドを露出させるように開口部１０が形成される。後述するように、第２の半導体ウエハ９の回路面９ａは、後工程で第１の半導体ウエハ１の非回路面１ｂにオフセットされた状態で接着される。このため、開口部１０の形状は第２の半導体ウエハ９のオフセット量を含む形状とすることが好ましい。この点については後に詳述する。
【００２０】
次いで、図２（ｂ）に示すように、ハーフカット状態のダイシング溝７を有する第２の半導体ウエハ９を、支持基板６に保持された第１の半導体ウエハ１と積層する。第２の半導体ウエハ９と第１の半導体ウエハ１との積層は、第２の半導体ウエハ９のチップ領域Ｘ２の回路面に設けられた第２の表面保護膜兼接着剤層８を用いて、第２の半導体ウエハ９の回路面９ａを第１の半導体ウエハ１の非回路面１ａに接着することにより実施される。
【００２１】
このように、第２の表面保護膜兼接着剤層８は、第２のチップ領域Ｘ２の回路面を保護する機能に加えて、第２の半導体ウエハ９を第１の半導体ウエハ１に接着する接着剤として機能するものである。第１の半導体ウエハ１と第２の半導体ウエハ９とは、表面保護膜兼接着剤層８の種類や性質に応じた処理（例えばキュア処理や熱圧着処理等）により接着される。なお、３枚以上の半導体ウエハを積層する場合には、全ての半導体ウエハを積層した後にキュア処理等の接着処理を実施してもよい。
【００２２】
第１の半導体ウエハ１と第２の半導体ウエハ９との積層工程は、第１のチップ領域Ｘ１と第２のチップ領域Ｘ２とのチップ積層体を複数形成するように実施される。第２のチップ領域Ｘ２は、第１のチップ領域Ｘ１の下方に積層された状態で、電極パッドへのワイヤボンディング等による接続を可能にする必要がある。このため、第１のチップ領域Ｘ１と第２のチップ領域Ｘ２とは、電極パッドを露出するように階段状に積層される。すなわち、第２のチップ領域Ｘ２は第１のチップ領域Ｘ１に対してオフセットされた状態で積層される。第２のチップ領域Ｘ２のオフセット量について、図４を参照して説明する。
【００２３】
第２のチップ領域Ｘ２の回路面には、第１のチップ領域Ｘ１と同様に、直径ｄを有する電極パッド１１が形成されている。電極パッド１１は、その中心が第２のチップ領域Ｘ２の端部から距離Ｌ１だけ離れた位置に形成されている。さらに、電極パッド１１に接続用の金属ワイヤをボンディングするにあたって、第１のチップ領域Ｘ１がボンディングツール（キャピラリ等）の昇降を阻害しないように、ボンディングツールの直径と積層位置のずれに対する余裕距離等を考慮して、第１のチップ領域Ｘ１を電極パッド１１の中心から距離Ｌ２の位置に配置する必要がある。
【００２４】
従って、第１のチップ領域Ｘ１に対する第２のチップ領域Ｘ２のオフセット量は、第２のチップ領域Ｘ２の端部から電極パッド１１の中心までの距離Ｌ１と、電極パッド１１の中心から第１のチップ領域Ｘ１の端部までの距離Ｌ２との和（Ｌ１＋Ｌ２）となる。例えば、電極パッド１１の直径ｄを１００μｍとした場合に、第２のチップ領域Ｘ２の端部から電極パッド１１の中心までの距離Ｌ１を１８０μｍ、ワイヤボンディングに必要な電極パッド１１の中心から第１のチップ領域Ｘ１の端部までの距離Ｌ２を１３０μｍとすると、第２のチップ領域Ｘ２は第１のチップ領域Ｘ１の端部から３１０μｍオフセットさせて配置されることになる。これによって、第１のチップ領域Ｘ１と階段状に積層された第２のチップ領域Ｘ２の電極パッド１１に対してワイヤボンディングすることができる。
【００２５】
ところで、第２の表面保護膜兼接着剤層８の開口部１０を第１の表面保護膜兼接着剤層２の開口部３と同様な形状とすると、開口部１０の開口幅はダイシング領域Ｄの幅と第２のチップ領域Ｘ２の端部から電極パッド１１の端部までの距離Ｌ３と電極パッド１１の直径ｄとを足した距離となる。つまり、第２の表面保護膜兼接着剤層８は第２のチップ領域Ｘ２の端部から（距離Ｌ３＋直径ｄ）の位置に形成されることになる。第２のチップ領域Ｘ２の電極パッド１１に対するワイヤボンディング性を確保するためには、開口部１０の形状はダイシング領域Ｄの幅と電極パッド１１を露出させるのに必要な第２のチップ領域Ｘ２の端部からの距離（Ｌ３＋ｄ）とを考慮して決定すればよい。
【００２６】
ここで、階段状に積層された１つのチップ積層体において、第２のチップ領域Ｘ２は上述したように第１のチップ領域Ｘ１に対してオフセットされているため、第１のチップ領域Ｘ１が第２のチップ領域Ｘ２に対して悪影響を及ぼすことはない。ただし、第２のチップ領域Ｘ２のオフセット量によっては、第２の電極パッド１１側に隣接するチップ積層体の第１のチップ領域Ｘ１１（図中、二点鎖線で示す）が第２のチップ領域Ｘ２上に位置することになる。このため、開口部１０の形状によっては、第２のチップ領域Ｘ２上に本来の積層チップとなる第１のチップ領域Ｘ１のみならず、隣接するチップ積層体の第１のチップ領域Ｘ１１の一部が表面保護膜兼接着剤層８で接着されることになる。これは後述するチップ積層体のピックアップ工程に悪影響を及ぼすおそれがある。
【００２７】
そこで、第２の表面保護膜兼接着剤層８の開口部１０は、図５に示すように、ダイシング領域Ｄと第２の電極パッド１１とを露出させると共に、第２の電極パッド１１側に隣接するチップ積層体の第１のチップ領域１１と重ならないような開口形状を有することが好ましい。第２の表面保護膜兼接着剤層８の開口部１０の具体的な開口幅Ｗは、第２の半導体ウエハ９のダイシング領域Ｄの幅と第２のチップ領域Ｘ２のオフセット量（Ｌ１＋Ｌ２）との和から第１の半導体ウエハ１のダイシング領域Ｄを引いた値（Ｄ＋Ｌ１＋Ｌ２−Ｄ）、すなわち第２のチップ領域Ｘ２のオフセット量（Ｌ１＋Ｌ２）より広くなるように設定することが好ましい。これによって、第２のチップ領域Ｘ２上に隣接するチップ積層体の第１のチップ領域Ｘ１１の一部が接着されることを防止することができる。
【００２８】
次に、図２（ｃ）に示すように、支持基板６に第１の半導体ウエハ１を介して保持された第２の半導体ウエハ９の非回路面（裏面）９ｂを研削する。第２の半導体ウエハ９の非回路面９ｂの研削は、第１の半導体ウエハ１と同様にして実施される。第２の半導体ウエハ９の非回路面（裏面）９ｂを研削することによって、チップ領域Ｘ２はそれぞれ個片化される。ただし、第２の半導体ウエハ９は第１の半導体ウエハ１を介して支持基板６で保持されているため、全体的にはウエハ形状が維持されている。
【００２９】
すなわち、図２（ｃ）に示すように、ダイシング溝（それに基づく隙間）７により個片化された第２のチップ領域Ｘ２と、第２のチップ領域Ｘ２にそれぞれ設けられた第２の表面保護膜兼接着剤層８とを有し、全体形状としてはウエハ形状が維持されている第２の半導体ウエハ９の回路面９ａを、第２の電極パッド１１を露出させた第１のチップ領域Ｘ１と第２のチップ領域Ｘ２とのチップ積層体を複数形成するように、第１の半導体ウエハ１の非回路面１ｂに第２の表面保護膜兼接着剤層８を介して接着することができる。
【００３０】
このようにして、第１の半導体ウエハ１のチップ領域Ｘ１と第２の半導体ウエハ９のチップ領域Ｘ２とを積層したチップ積層体１２を作製する。チップ積層体１２は第１の半導体ウエハ１と第２の半導体ウエハ９とを積層することにより作製されるため、第１および第２の半導体ウエハ１、９におけるチップ領域Ｘ１、Ｘ２の形成数に応じて一括して作製される。すなわち、第１のチップ領域Ｘ１と第２のチップ領域Ｘ２との積層をウエハレベルで実施しているため、チップ積層に要する工数やコストを削減することができる。さらに、半導体ウエハ１、９の分割に先ダイシングを適用しているため、半導体ウエハ９の貼り替え等に要する工数も削減することができる。
【００３１】
チップ積層体１２を第１のチップ領域Ｘ１と第２のチップ領域Ｘ２とで構成する場合には、第１の半導体ウエハ１と第２の半導体ウエハ９との積層物をチップ積層体１２のピックアップ工程に送る。３枚以上のチップを積層したチップ積層体１２を作製する場合には、半導体ウエハの準備工程（図２（ａ））、半導体ウエハの積層工程（図２（ｂ））、半導体ウエハの非回路面の研削工程（図２（ｃ））を繰り返し行うことによって、図２（ｄ）に示すように、第２の半導体ウエハ９の非回路面９ｂに第３の表面保護膜兼接着剤層１３を介して第３の半導体ウエハ１４を接着する。このような工程を繰り返すことによって、必要数のチップを積層したチップ積層体１２を得ることができる。
【００３２】
チップ積層体１２のピックアップ工程においては、まず半導体ウエハの積層物（図２（ｅ）は第１、第２および第３の半導体ウエハ１、９、１４の積層物を示す）を、ピックアップ用の支持シート１５に貼付する。具体的には、最下段の半導体ウエハの非回路面（図２（ｅ）では第３の半導体ウエハ１４の非回路面１４ｂ）を支持シート１５に貼付する。支持シート１５としては、例えば紫外線硬化型粘着テープ（例えば、ポリエチレンやポリプロピレンのようなポリオレフィン樹脂、ポリ塩化ビニル樹脂等からなる基材シートに紫外線硬化型樹脂からなる粘着層を形成したテープ）が用いられる。
【００３３】
そして、半導体ウエハの積層物から支持基板６を剥離した後、チップ積層体１２を支持シート１５から順にピックアップする。チップ積層体１２はその積層枚数に応じて剛性が上がっているため、半導体チップを１枚ずつピックアップする場合に比べて、割れや欠け等の発生を抑制することができる。また、ピックアップ時の突き上げ速度等を高めることができるため、ピックアップに要する工数等も削減可能となる。
【００３４】
チップ積層体１２のピックアップは、チップ積層体１２の階段方向（下段から上段に向かう方向）と同方向（図２（ｅ）の矢印Ｙ方向）に順に実施することが好ましい。これによって、隣接するチップ積層体１２の干渉等によるピックアップ不良の発生を抑制することができる。なお、支持シート１５を引き伸ばすことで、チップ積層体１２の間隔を十分に広げることができる場合には、この限りではない。
【００３５】
支持シート１５からピックアップされたチップ積層体１２は、例えば図６に示すように配線基板１６上に実装される。図６は、チップ積層体１２を構成する各半導体チップ１２ａ、１２ｂ、１２ｃと配線基板１６とを金属ワイヤ１７で電気的に接続すると共に、チップ積層体１２を金属ワイヤ１７等と共に封止樹脂層１８により封止した半導体パッケージ１９を示している。配線基板１６の下面側には、図示を省略した外部電極が設けられる。半導体パッケージ１９には各種公知の構成を適用することができる。例えば、チップ積層体１２を実装する回路基材は、リードフレーム等であってもよい。
【００３６】
図７に示すように、半導体パッケージ２０は途中で階段方向を逆向きにした２段もしくはそれ以上のチップ積層体１２Ａ、１２Ｂを有していてもよい。この場合、下側のチップ積層体１２Ａを配線基板１６上に実装してワイヤボンディングを実施した後、上側のチップ積層体１２Ｂを積層すればよい。下側のチップ積層体１２Ａと上側のチップ積層体１２Ｂとの接着は、例えば下側のチップ積層体１２Ａの最上段チップ１２ａ上に塗布もしくは貼り付けた接着剤２１を使用して実施することができる。さらに、半導体ウエハのチップ領域やダイシング領域の形状等を工夫することによって、図８に示すようなチップ積層体１２や図９に示すようなチップ積層体１２を得ることも可能である。
【００３７】
（第２の実施形態）
図１０は第２の実施形態の積層型半導体装置の製造方法における第１の半導体ウエハの準備工程を示す図、図１１は第２の実施形態の積層型半導体装置の製造方法における第２の半導体ウエハの積層工程からチップ積層体のピックアップ工程までを示す図である。第２の実施形態においては、まず図１０（ａ）に示すように、ハーフカット状態のダイシング溝３１と、このダイシング溝３１により区分された複数の第１のチップ領域Ｘ１と、第１のチップ領域Ｘ１の回路面にそれぞれ設けられた第１の表面保護膜兼接着剤層３２とを有する第１の半導体ウエハ３３を用意する。
【００３８】
第１の半導体ウエハ３３は、第１の実施形態における第１および第２の半導体ウエハ１、９の準備工程と同様にして作製される。すなわち、図１（ａ）に示した表面保護膜兼接着剤層の形成工程、図１（ｂ）に示した表面保護膜兼接着剤層の露光・現像工程、図１（ｃ）に示した半導体ウエハのハーフダイシング工程を順に実施することによって、第１の半導体ウエハ３３を作製する。第１の表面保護膜兼接着剤層３２は、第１の実施形態で用いた表面保護膜兼接着剤層２、８と同様に、感光性を有する樹脂材料で形成されており、同様な機能や性質等を有するものである。
【００３９】
第１の半導体ウエハ３３のチップ領域Ｘ１の回路面には、図示を省略した電極パッドが設けられている。このため、第１の表面保護膜兼接着剤層３２には、ダイシング領域Ｄと電極パッドを露出させるように開口部３４が形成されている。第２の実施形態においては、第１の半導体ウエハ３３が下段側に配置され、その回路面３３ａに上段側の半導体ウエハの非回路面が接着されることになる。従って、第１の半導体ウエハ３３の開口部３４の形状は、２段目の半導体ウエハのオフセット量を含む形状とすることが好ましい。具体的な形状は、第１の実施形態と同様とすることが好ましい。
【００４０】
次に、図１０（ｂ）に示すように、ハーフカット状態のダイシング溝３１を有する第１の半導体ウエハ３３の回路面３３ａに、第１の表面保護膜兼接着剤層３２を介して支持基板３５を貼付する。支持基板３５は、後工程で半導体ウエハ３３の非回路面（裏面）３３ｂを研削する際の保持体として機能すると共に、研削工程でチップ領域Ｘ１を個片化した後の半導体ウエハ３３の形状を維持するものである。支持基板３５としては、半導体基板、ガラス基板、セラミックス基板、樹脂基板等が用いられる。
【００４１】
次いで、図１０（ｃ）に示すように、支持基板３５に保持された第１の半導体ウエハ３３の非回路面（裏面）３３ｂを研削する。半導体ウエハ３３の研削は、第１の実施形態と同様にして実施する。第１の半導体ウエハ３３の非回路面３３ｂを研削することによって、各チップ領域Ｘ１はそれぞれ個片化される。第１の半導体ウエハ３３の分割には、いわゆる先ダイシング工程が適用される。この段階において、各チップ領域Ｘ１が個片化されているものの、第１の半導体ウエハ３３は支持基板３５で保持されているため、全体的にはウエハ形状が維持されている。
【００４２】
すなわち、図１０（ｃ）に示すように、ダイシング溝３１により個片化された複数のチップ領域Ｘ１と、チップ領域Ｘ１にそれぞれ設けられた表面保護膜兼接着剤層３２とを有し、全体形状としてはウエハ形状が維持されている第１の半導体ウエハ３３が作製される。第１の表面保護膜兼接着剤層３２は、チップ領域Ｘ１に設けられた電極パッドを露出させる開口部３４を有している。第１の半導体ウエハ１の作製工程は先ダイシング工程に限られるものではなく、レーザ光によるダイシング工程等を適用してもよい。
【００４３】
次いで、図１０（ｄ）に示すように、個片化されたチップ領域Ｘ１を有する第１の半導体ウエハ３３の非回路面３３ｂを、ピックアップ用の支持シート３６に貼付した後、支持基板３５を剥離する。支持シート３６としては、例えば紫外線硬化型粘着テープ（ポリエチレンやポリプロピレンのようなポリオレフィン樹脂、ポリ塩化ビニル樹脂等からなる基材シートに紫外線硬化型樹脂からなる粘着層を形成したテープ等）が用いられる。
【００４４】
次に、第１の半導体ウエハ３３の作製工程と同様な工程を実施して、図１１（ａ）に示すように、支持基板３７により保持された第２の半導体ウエハ３８を作製する。第２の半導体ウエハ３８は、ダイシング溝３９により個片化された複数の第２のチップ領域Ｘ２と、第２のチップ領域Ｘ２にそれぞれ設けられた第２の表面保護膜兼接着剤層４０とを有している。第２の半導体ウエハ３８の全体形状は、支持基板３７により維持されている。第２の表面保護膜兼接着剤層４０は、第１の表面保護膜兼接着剤層３２と同様な樹脂材料で形成されており、同様な機能や性質等を有している。また、第２の表面保護膜兼接着剤層４０は、電極パッドを露出させる開口部４１を有している。
【００４５】
次いで、図１１（ｂ）に示すように、複数の第２のチップ領域Ｘ２を有する第２の半導体ウエハ３８を、支持シート３６に保持された第１の半導体ウエハ３３上に積層する。第１の半導体ウエハ３３と第２の半導体ウエハ３８との積層は、第１の半導体ウエハ３３のチップ領域Ｘ１の回路面に設けられた第１の表面保護膜兼接着剤層３２を用いて、第２の半導体ウエハ３８の非回路面３８ｂを第１の半導体ウエハ３３の回路面３３ａに接着することにより実施される。表面保護膜兼接着剤層３２を用いた第１の半導体ウエハ３３と第２の半導体ウエハ３８との接着は、第１の実施形態と同様にして行うことが好ましい。
【００４６】
第１の半導体ウエハ３３と第２の半導体ウエハ３８との積層は、第１のチップ領域Ｘ１と第２のチップ領域Ｘ２とのチップ積層体を複数形成するように実施される。第１のチップ領域Ｘ１は、その上方に第２のチップ領域Ｘ２が積層された状態で電極パッドへのワイヤボンディングを実施する必要がある。このため、第１のチップ領域Ｘ１と第２のチップ領域Ｘ２とは、電極パッドを露出するように階段状に積層される。すなわち、第２のチップ領域Ｘ２は第１のチップ領域Ｘ１に対してオフセットされた状態で積層される。第２のチップ領域Ｘ２のオフセット量は、第１の実施形態と同様とすることが好ましい。この後、図１１（ｃ）に示すように、第２の半導体ウエハ３８から支持基板３７を剥離する。
【００４７】
このようにして、第１の半導体ウエハ３３のチップ領域Ｘ１と第２の半導体ウエハ３８のチップ領域Ｘ２とを積層したチップ積層体４２を作製する（図１１（ｃ））。チップ積層体４２は、第１の半導体ウエハ３３と第２の半導体ウエハ３８とを積層することにより作製されるため、第１および第２の半導体ウエハ３３、３８におけるチップ領域Ｘ１、Ｘ２の形成数に応じて一括して作製される。すなわち、第１のチップ領域Ｘ１と第２のチップ領域Ｘ２との積層をウエハレベルで実施しているため、複数のチップ積層体４２が一括して作製される。従って、チップ積層に要する工数やコストを削減することができる。
【００４８】
チップ積層体４２を第１のチップ領域Ｘ１と第２のチップ領域Ｘ２とで構成する場合には、第１の半導体ウエハ３３と第２の半導体ウエハ３８との積層物を、チップ積層体４２のピックアップ工程に送る。３枚以上のチップを積層したチップ積層体４２を作製する場合には、半導体ウエハの作製工程（図１１（ａ））、半導体ウエハの積層工程（図１１（ｂ））、支持基板３７の剥離工程（図１１（ｃ））を繰り返すことで、図１１（ｄ）に示すように、第２の半導体ウエハ３８の回路面３８ａに第３の半導体ウエハ４３の非回路面４３ｂを接着する。第３の半導体ウエハ４４は、第１および第２の半導体ウエハ３３、３８と同様に、複数のチップ領域と表面保護膜兼接着剤層４４とを有している。このような工程を繰り返すことで、必要数のチップを積層したチップ積層体４２が得られる。
【００４９】
チップ積層体４２は、図１１（ｄ）に示すように、支持シート３６から順にピックアップされる。チップ積層体４２はその積層枚数に応じて剛性が上がっているため、半導体チップを１枚ずつピックアップする場合に比べて、割れや欠け等の発生を抑制することができる。また、ピックアップ時の突き上げ速度等を高めることができるため、ピックアップに要する工数等も削減可能となる。チップ積層体４２のピックアップは、チップ積層体４２の階段方向（下段から上段に向かう方向）と同方向（図１１（ｄ）の矢印Ｙ方向）に順に実施することが好ましい。これによって、隣接するチップ積層体１２の干渉等によるピックアップ不良の発生を抑制することができる。支持シート３６を引き伸ばすことで、チップ積層体４２の間隔を十分に広げることができる場合には、この限りではない。
【００５０】
支持シート３６からピックアップされたチップ積層体４２は、第１の実施形態と同様に、配線基板やリードフレーム等の回路基材上に実装される。チップ積層体４２を具備する半導体パッケージの構造は、第１の実施形態と同様である。また、第１の実施形態と同様に、２段もしくはそれ以上のチップ積層体を途中で階段方向を逆向きにして積層することも可能である。この場合の製造工程は第１の実施形態と同様に、下側のチップ積層体を回路基材上に実装してワイヤボンディングを実施した後、上側のチップ積層体を積層すればよい。さらに、半導体ウエハのチップ領域やダイシング領域の形状等を工夫することによって、図８や図９に示したようなチップ積層体を得ることも可能である。
【００５１】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１，３３…第１の半導体ウエハ、２，３２…第１の表面保護膜兼接着剤層、３，１０，３４，４１…開口部、４，１１…電極パッド、５，７，３１，３９…ダイシング溝、６，３５，３７…支持基板、８，４０…第２の表面保護膜兼接着剤層、９，３８…第２の半導体ウエハ、１２，４２…チップ積層体、１３，４４…第３の表面保護膜兼接着剤層、１４，４３…第３の半導体ウエハ、１５，３６…支持シート、１６…配線基板、１９，２０…半導体パッケージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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