(57)【特許請求の範囲】
【請求項１】
入力パッドと入力保護ダイオードとの間に挿入されたバウンダリー・スキャン・セルと、前記入力パッドの電圧レベルを判定し、その判定結果を前記バウンダリー・スキャン・セルに出力するレベル判定回路と、前記入力パッドと電源又はグランド間に設けられた電流パスとから構成された接続検出回路が設けられた第１の半導体チップと、
出力パッドが前記入力パッドに接続された第２の半導体チップと、を備え、前記第１と第２の半導体チップの電源同士又はグランド同士間に測定電圧を印加し、前記レベル判定回路で前記第１の半導体チップの前記入力パッドのレベルを判定することで前記第１と第２の半導体チップ間の接続状態を検出することを特徴とする半導体装置。
【請求項２】
前記第２の半導体チップは、前記出力パッドと出力保護ダイオードとの間に挿入された第２のバウンダリー・スキャン・セルと、前記出力パッドの電圧レベルを判定し、その判定結果を前記第２のバウンダリー・スキャン・セルに出力する第２のレベル判定回路と、前記入力パッドと電源又はグランド間に設けられた第２の電流パスとから構成された接続検出回路が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レベル判定回路は、コンパレータ回路を用いて構成され、電源電圧を抵抗分割することで得られた比較電圧と、接続された前記第１の半導体チップの入力パッドと前記第２の半導体チップの出力パッドとの接続節点の電圧とを比較判定することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記レベル判定回路は、電源とグランド間に順に配置されたＰチャネルトランジスタと、抵抗と、Ｎチャネルトランジスタから構成され、前記Ｐチャネルトランジスタのゲートは反転制御信号により制御され、前記Ｎチャネルトランジスタのゲートは前記第１の半導体チップの入力パッドと前記第２の半導体チップの出力パッドとの接続節点に接続され、前記Ｎチャネルトランジスタのドレインと前記抵抗との接続点を出力とすることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記レベル判定回路は、電源とグランド間に順に配置されたＰチャネルトランジスタと、抵抗と、Ｎチャネルトランジスタから構成され、前記Ｎチャネルトランジスタのゲートは制御信号により制御され、前記Ｐチャネルトランジスタのゲートは前記第１の半導体チップの入力パッドと前記第２の半導体チップの出力パッドの接続節点に接続され、前記Ｐチャネルトランジスタのドレインと前記抵抗との接続点を出力とすることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記バウンダリー・スキャン・セルは、トランスファーゲートで構成され、そのトランスファーゲートはボンディングパッドを構成する金属配線の直下に配置することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に複数の半導体チップを搭載し、そのチップ間の接続状態を検出する接続検出回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年電子機器は、多くの機能を併せ持つ多機能化とともに、小型化されている。そのため電子機器に使用される半導体装置も小型化されている。半導体装置の小型化の方法として、主として２つの方法がある。第１の方法は、微細加工技術を採用して、一つの半導体チップに多くの素子を搭載させ多機能化を実現する大規模集積化の方法である。しかし、この方法では、微細加工のため露光技術開発費用や、工場設立のために膨大な費用が必要になる。さらに、生産のためのマスク費用が高価であるという問題がある。そのため、大量生産が見込まれる機器には有効であるが、一般的な電子機器にはコスト高となる。
【０００３】
そのため第２の方法として、複数の半導体チップを１つのパッケージに搭載するマルチチップパッケージや、さらに複数のＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration）をパッケージ化するマルチチップモジュールと呼ばれる実装方法がある。これらの方法は、必要な半導体チップ又はＩＣを集めて、パッケージ化することから汎用的な方法である。例えば、電子機器のバージョンアップや、機能追加の場合でも、搭載する半導体チップを変更することで対処することができる。そのため短期間で電子機器が開発できる等の利点が大きい。
【０００４】
この複数の半導体チップ又はＩＣを搭載する半導体装置に関する先行特許文献としては、例えば特開２００７−１４９９１９号公報（以下特許文献１）がある。特許文献１には、デジタル信号処理回路が搭載された第１の半導体チップと、ダイナミック型ランダムアクセスメモリを構成する第２の半導体チップと、不揮発性メモリを構成する第３の半導体チップとを、積層したモジュールが開示されている。特許文献１では、積層した半導体チップをワイヤーボンディングした後、樹脂を用いて封止している。
【０００５】
【特許文献１】特開２００７−１４９９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した特許文献１のモジュールには下記の問題がある。複数の半導体ＩＣ及びＬＳＩを搭載し、レジン等のエポキシ有機材によりパッケージ化された製品においては、ワイヤーボンディングを含めた接続関係の不良解析が困難であるという問題がある。モジュール化するための組立工程や、出荷後に不良が発生する。例えば、接続関係としては、ワイヤー同士の接触、ワイヤーボンドや金属バンプのボール・オフ及び断裂という不良が発生することがある。
【０００７】
これらの不良に対して、不良箇所の特定、原因究明のために不良解析が行われる。一般的な不良解析としては、物理的な発生場所を半導体テスターやＸ線などを用い場所を推定する。その後、有機溶剤を用い封止材を溶かし（デ・キャップ）、不具合箇所を特定する。或いは不具合接合箇所まで削り（クロス・セクション）、ＳＥＭ（走査線顕微鏡）等による接合断面を観察する方法が行われている。しかし、この場合には、下記の理由により、接続関係の不良解析が困難、あるいは長期化するという問題がある。
【０００８】
１）物理的な接続による問題か、半導体回路上の配線による問題か、或いは機能不具合なのかの判別が困難である事。  
２）不具合箇所の特定に非常に時間がかかる事。  
３）解析ツールとして半導体テスター、Ｘ線或いはレーザー照射機、ＳＥＭ等の高価な評価ツールが必要である事。  
４）ＥＳＤの破壊による機能不具合か、他の問題かの判別がつかない事。  
５）開封（破壊）した場合応力が開放され、間欠性の不具合（インターミッテント）か判別不可である事。  
等により、チップの接続関係の不良解析が困難である。また、パッケージやモジュールを破壊しなければ解析できないことから不良解析期間が長くなる。その結果として、『開発期間の大幅な遅れ』、『開発コストの肥大化』、『市場不具合解決の長期化』等を引き起こしている。半導体の複数のＩＣ又はＬＳＩを1つのパッケージに搭載する場合やモジュール化した場合、チップ間の接続にはワイヤーボンディングやフリップ・チップが用いられている。パッケージやモジュールを破壊することなく、その接続の状態を観測することは特別な装置（Ｘ線等）を用いて透視する必要があり、コストアップになる。このように半導体装置の接続関係の不良解析が、非破壊状態では、困難であるという問題がある。
【０００９】
本発明の目的は、上記した課題を解決するものであり、非破壊状態で、接続関係の不良解析が可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
上記した課題を解決するため、本願発明の半導体装置は、入力パッドと入力保護ダイオードとの間に挿入されたバウンダリー・スキャン・セルと、前記入力パッドの電圧レベルを判定し、その判定結果を前記バウンダリー・スキャン・セルに出力するレベル判定回路と、前記入力パッドと電源又はグランド間に設けられた電流パスとから構成された接続検出回路が設けられた第１の半導体チップと、出力パッドが前記入力パッドに接続された第２の半導体チップと、を備え、前記第１と第２の半導体チップの電源同士又はグランド同士間に測定電圧を印加し、前記レベル判定回路で前記第１の半導体チップの前記入力パッドのレベルを判定することで前記第１と第２の半導体チップ間の接続状態を検出することを特徴とする。
【発明の効果】
【００１１】
本発明においては、半導体チップ間の接続状態を検出する接続検出回路を備えることで、半導体チップのＩ／Ｏ接続を非破壊で検出することができる効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施の形態について、図面を参照して詳細に説明する。
【実施例１】
【００１３】
本発明の実施例１について、図１〜５を参照して詳細に説明する。図１には、半導体装置の全体構成図を示す。図２には、図１に示された半導体装置における半導体チップの入出力部分の構成図を示す。図３に本実施例に係る接続検出回路の構成図、図４に接続検出回路の検出状態を説明する電圧電流の相関図、図５に接続検出回路を備えた半導体装置の断面図をそれぞれ示す。
【００１４】
図１に示す半導体装置は、一つのパッケージに半導体チップであるＬＳＩ１、３３、３９の３個が搭載され、エポキシ系樹脂４２で封止されている。図では有機基板４０の上にＬＳＩ１とＬＳＩ３３が搭載され、さらにＬＳＩ３３の上にＬＳＩ３９を搭載している。半田ボール４１ａ及び４１ｂで構成された外部電極は、有機基板表層での電極ランド４３ａと４３ｂを経由し、有機基板内部の銅配線４４ａと４４ｂにより有機基板のボンディングパッド４５ａと４５ｂに接続される。有機基板のボンディングパッドは、ボンディングワイヤー４６ａと４６ｂにより、半導体チップ上のパッドＰａｄ８と２６に接続される。ＬＳＩ１とＬＳＩ３３とはボンディングワイヤーで接続され、ＬＳＩ３３とＬＳＩ３９とは半田ボールを用いて接続されている。
【００１５】
図２には、ＬＳＩ１とＬＳＩ３３との接続と、その半導体チップの入出力部分の構成図を示す。それぞれのＬＳＩは簡単のため内部回路は省略し、インバータ回路のみを示している。ＬＳＩ１とＬＳＩ３３とは、ボンディングワイヤーＷｉｒｅ１６、１７、１８を用いて接続される。電源配線（Ｖｃｃ）はＰａｄ４と１９、信号線はＰａｄ９と２５、グランド配線（Ｇｎｄ）はＰａｄ１４と３０がそれぞれ接続されている。また図示していないが、ＬＳＩ１のＰａｄ２、８、１３、Ｐａｄ２１、２６、３２は必要に応じてそれぞれ外部へ接続されているとする。一般的にチップ間の接続は、この様なボンドディング・ワイヤーや、半田ボール或いは金属ポスト等を用いて行われている。チップ上の金属Ｐａｄ間で共晶させることで接続の信頼性を得ている。この後の封止プロセスとして、エポキシ系樹脂を流し込みパッケージ化される。
【００１６】
この樹脂の流し込み時に、サグ・ワイヤー（金線ヨレ、ダレによる隣接ワイヤーとの接触）や、ワイヤーボンド外れや、半田ボールの剥離が発生し、接続不良となることがある。また共晶不良（金属が十分にアロイになっていない状態）が発生し、接続不良となることがある。この場合半導体チップのパッドは、直接外部電極に取り出されていない。そのため、例えば、外部Ｉ／Ｏ（Ｐａｄ８及び２６）から電気的にＰａｄ９〜Ｗｉｒｅ１７〜Ｐａｄ２５の接続状態を特定することは出来ない。さらには、半田ボール、電極ランド、銅配線、ボンディングワイヤーの接続状態を特定することは出来ない。
【００１７】
この構成の中で有機基板の銅配線４４ａ及び４４ｂに関しては基板メーカから出荷検査において良品選別が行われている為、その不良発生は少なく、問題となることは比較的少ない。問題となるのは、パッケージングやモジュールの組み立て工程で行われる配線の接続とその長期的品質である。完全にエポキシ系の樹脂で固められた状態からＬＳＩの持つ回路的な不具合なのか、或いは組み立て工程の不具合なのか特定することが困難であった。この解析を瞬時で行う方法として、ＬＳＩ１或いはＬＳＩ３３に新たな接続検出回路を設けている。
【００１８】
図３にＬＳＩ３３とＬＳＩ１とを示し、ＬＳＩ３３には接続検出回路を備えている。ＬＳＩ１は電源パッドＰａｄ２、４と、入力パッドＰａｄ８と、グランドパッドＰａｄ１３、１４と、出力パッドＰａｄ９を備えている。さらに内部には電源配線Ｖｃｃ３と、ＰチャネルトランジスタＰｃｈ６とＮチャネルトランジスタＮｃｈ１１から構成されたインバータ回路と、グランド配線としてＧｎｄ１５と、入力保護ダイオードＤｉｏｄｅ５、１０と、出力保護ダイオードＤｉｏｄｅ７、１２とが設けられている。ＬＳＩ３３は電源パッドＰａｄ１９、２１と、入力パッドＰａｄ２５と、グランドパッドＰａｄ３０、３２と、出力パッドＰａｄ２６を備えている。さらに内部には電源配線Ｖｃｃ２０と、Ｐｃｈ２３とＮｃｈ２７から構成されたインバータ回路と、グランド配線Ｇｎｄ３１と、入力保護ダイオードＤｉｏｄｅ２２、２７と、出力保護ダイオードＤｉｏｄｅ２４、２９とが設けられている。
【００１９】
さらにＬＳＩ３３の入力側に接続検出回路が設けられている。接続検出回路は、抵抗Ｒ３４、Ｒ３５、Ｒ’、コンパレータＣｏｍｐ３６、Ｎｃｈ２８ａ、バウンダリー・スキャン・セルＢＳＣ３７から構成される。ＢＳＣ３７はＩＥＥＥ１１９４．１に準拠したものである。抵抗Ｒ３４、Ｒ３５は比較電圧発生回路である。抵抗Ｒ３４、Ｒ３５は、電源配線Ｖｃｃ２０とグランド配線Ｇｎｄ３１間に直列接続され、その節点が比較電圧としてコンパレータＣｏｍｐ３６に接続される。抵抗Ｒ’とＮｃｈ２８ａは電流パスを構成し、接続節点ｎとグランド間に配置される。Ｎｃｈ２８ａのドレイン、ソース、ゲートは、それぞれ抵抗Ｒ’の一端、グランド配線、制御信号に接続される。ゲートに入力される制御信号はテスト（接続検出）時にはハイレベルで、通常動作時にはローレベルとする。
【００２０】
コンパレータＣｏｍｐ３６は、抵抗Ｒ３４、Ｒ３５の節点（比較電圧）と、抵抗Ｒ’の他端とＰａｄ２５及びＢＳＣ３７の入力との節点ｎとに接続される。この節点はＬＳＩ１との接続点であることから接続節点ｎとする。接続節点ｎは、ＬＳＩ１の出力部から、Ｐａｄ９、Ｐａｄ２５、ＬＳＩ２５のＢＳＣ３７の入力までの金属配線及びボンディングワイヤーで接続されている全体を示すものとする。ＢＳＣ３７は通常動作時はトランスファーゲートで導通状態となり、テスト時にはコンパレータＣｏｍｐ３６からの信号をラッチする。また抵抗Ｒ’は、以後の説明においては、Ｎｃｈ２８ａのオン抵抗に含まれるものとしてまとめて、Ｎｃｈ２８ａのオン抵抗の一部として説明する。
【００２１】
ここで、Ｇｎｄ１５及び３１はコモンとせず、０．５Ｖ〜１．２Ｖ程度のバイアスを外部より印加できる構成とする。ＬＳＩ１を動作させてテストする場合は、全てのＮｃｈ(図ではＮｃｈ１１)をオン状態になるように設定する。又は、ＬＳＩ１を全く動作させず、Ｐａｄ２とＰａｄ１３をショートしてＤｉｏｄｅ１２の特性のみでチェックすることもできる。今、この構成で外部より制御可能なＰａｄは電源用Ｐａｄ２及び２１、グランド用Ｐａｄ３２、Ｉ／Ｏ用Ｐａｄ８及び２６とする。Ｉ／Ｏ用Ｐａｄ９と２５はボンディングワイヤー或いは半田ボール或いその他の金属ポスト等で物理的に接続されている状態とする。
【００２２】
電源用Ｐａｄ２又は２１とグランド用のＰａｄ３２間にバイアスを印加し、グラント用Ｐａｄ１３とグランド用Ｐａｄ３２間にＤｉｏｄｅ１２の順方向電流を流す為のバイアス１．０〜１．５Ｖを印加する。このＤｉｏｄｅ１２は素子の入出力にＥＳＤ保護用に付加されたダイオードや寄生ダイオードを含む。この状態で、制御信号によりＮｃｈ２８ａをオンさせてＰａｄ２５にローデータ、即ちＰａｄ３２のグランドレベルを印加させる。Ｐａｄ１３からＤｉｏｄｅ１２〜Ｐａｄ９〜Ｐａｄ２５間にはＤｉｏｄｅ１２の順方向電流が流れる。またその順方向電流はＮｃｈ２８ａを経由してＰａｄ３２に流れる。その電圧電流特性は、Ｄｉｏｄｅ１２のダイオード特性とＮｃｈ２８ａのオン抵抗によって決定される。
【００２３】
ここで抵抗Ｒ３４、Ｒ３５の節点電圧を比較電圧Ｖｒとし、接続節点電圧をＶｎとする。コンパレータはこの２つの電圧を比較し、比較結果をデジタルデータ“０”及び“１”としてバウンダリー・スキャン・セルが有するラッチ回路に格納する。全てのＩ／Ｏはこのバウンダリー・スキャン・セルを有し、デイジーに接続している。ＩＥＥＥ１１９４．１に準拠したバウンダリー・スキャン・セルのシフト・レジスタ機能により、各Ｉ／Ｏの状態がシリアル・データとして出力される。Ｐａｄ１３とＰａｄ３２間に印加する測定電圧Ｖｓを変化させて、Ｄｉｏｄｅ１２の順方向電圧付近で移動させデータを取り込むことによって、より詳細な解析データを得ることが可能となる。
【００２４】
図４に、接続検出回路の検出状態を説明する電圧電流の相関図を示す。図では横軸にＰａｄ１３からＰａｄ３２に流れる電流Ｉｓ、縦軸にＰａｄ３２をグランド（０Ｖ）とし、Ｐａｄ１３に測定電圧Ｖｓを印加したときの電圧を示す。コンパレータの比較電圧はＶｒであり、Ｄｉｏｄｅ１２のダイオード特性とＮｃｈ２８ａのオン抵抗により決まる接続節点ｎの電圧Ｖｎ、そのときの電流Ｉｎをそれぞれ示す。ここでは抵抗Ｒ’を含めた合計抵抗値をＮｃｈ２８ａのオン抵抗とする。図４において、（ａ）は正常な接続状態、（ｂ）はＤｉｏｄｅ１２がリーク状態、（ｃ）はオープン状態、（ｄ）はシュート状態を示す。
【００２５】
Ｐａｄ１３に印加する測定電圧を、グランドレベルから順次高電圧とし、例えばＶｓ１、Ｖｓ２、Ｖｓ３とする。そのときの接続節点ｎの電圧（Ｖｎ１、Ｖｎ２、Ｖｎ３）、電流（Ｉｎ）を○印で示す。測定電圧Ｖｓ１のときレベル判定回路は“０”出力で、Ｖｓ３のときレベル判定回路は“１”出力で、Ｖｓ２のときレベル判定回路は“０”から“１”出力に変化する。図４（ａ）、（ｂ）、（ｄ）におけるレベル判定回路の出力が変化する測定電圧Ｖｓ２は、その順に小さな値を示す。図４（ｃ）においては、レベル判定回路は常に“０”出力であり、測定電圧Ｖｓ２は見出せない。測定電圧Ｖｓを変化させ、テストを繰り返すことで、電圧（Ｖｎ）と電流（Ｉｎ）が変わり、（ａ）正常、（ｂ）リーク、（ｃ）オープン状態、（ｄ）ショート状態のそれぞれが識別できる。この結果をＢＳＣ３７のラッチからのデータ読み出しで判定する。
【００２６】
図５には、本発明の半導体装置の配置断面図を示す。本発明においてはバウンダリー・スキャン・セルを追加する必要がある。このバウンダリー・スキャン・セルは、解析検出したデジタルデータを運ぶ機能と、素子間をアイソレーション（Ｈｉｚ）することと、同時に通常オペレーション時のスルー機能が主たる機能である。このとき、Ｄｉｏｄｅ１２の順方向電流をＬＳＩ３３のなかのＮｃｈ２８ａをオンさせ、コンパレータへの入力電圧（すなわち、Ｖｎ）を発生させなければならない。この入力電圧Ｖｎは、バウンダリー・スキャン・セルにも接続されている。Ｎｃｈ２８ａのオン抵抗を可能な限り妨げることなく、目的を達成するためには、バウンダリー・スキャン・セルの構成は３ステート双方向トランシーバーでは無く、トランスファーゲートタイプである必要がある。
【００２７】
更に、そのトランスファーゲートは、限りなくオン抵抗が低いものである事が要求される。半導体設計の中で、オン抵抗を下げる為にはゲート幅を限りなく広く構成する必要がある。しかしオン抵抗を低くした数１００μｍ２の大きなトランスファーゲートを全てのＩ／Ｏに付与するとそのサイズインパクトは限りなく大きくなり、コスト的に実用化が困難となる。この状況を解決する為に、トランスファーゲートをボンディングパッドの直下或いはパシベーション膜の開口部以外のパッド直下に形成しサイズのインパクトを抑える方法を考案した。
【００２８】
図５（ａ）には、通常のトランスファーゲートのトランジスタをパッド周りに配置した断面図を示す。図５（ｂ）には、本発明のバウンダリー・スキャン・セルをパッドに近接させて配置した断面図を示す。本発明においては、パッドに近接させ、例えば１０μｍ以内のパッドのアルミの直下に、バウンダリー・スキャン・セルを設けている。パッドのアルミで、バウンダリー・スキャン・セルの全面を覆うようにして、ボンディングの衝撃から保護している。
【００２９】
本実施例の半導体チップは、バウンダリー・スキャン・セルと、レベル判定回路と、接続節点とグランド間の電流パスとを有する接続検出回路を備え、接続された第２の半導体チップの保護ダイオードとパッドと、ボンディングワイヤーと、第１の半導体チップのパッド間の接続状態を非破壊で、検出することが可能となる。
【実施例２】
【００３０】
本発明の実施例２について、図６を参照して詳細に説明する。図６には、本実施例に係る接続検出回路の構成図を示す。第１の実施例に比較して本実施例は、接続検出回路がＬＳＩ１の出力側にも配置搭載している。ＬＳＩ１とＬＳＩ３３の両方に接続検出回路が搭載し、お互いのＩ／Ｏの接続状態が検出する。図６においては、チップ内部のインバータ回路等は図示せず、発明に直接関係する部分のみを示す。
【００３１】
ＬＳＩ１の接続検出回路は、図に示すように出力保護ダイオードＤｉｏｄｅ７と１２の接続節点と、パッドＰａｄ９との間に挿入されている。その接続検出回路は、比較電圧を発生させる抵抗Ｒ３４ａとＲ３５ｂ、レベル判定回路であるコンパレータＣｏｍｐ３６ａ、電流パスとなるＮｃｈ２８ｂと抵抗、バウンダリー・スキャン・セルＢＳＣ３７ａから構成される。この構成は第１実施例と同様であることから、その説明は省略する。また本実施例では電源パッドＰａｄ４と１９は接続されているとする。接続検出の測定としては、パッドＰａｄ１３とＰａｄ３２に測定電圧Ｖｓを印加する。パッドＰａｄ１３に測定電圧Ｖｓを印加した場合には、ＢＳＣ３７ａはトランスファーゲート、Ｎｃｈ２８ｂはオフ状態とし、第１実施例と同様にして接続状態が測定できる。パッドＰａｄ３２に測定電圧Ｖｓを印加した場合は、Ｄｉｏｄｅ２７を経由して逆方向であるが、同様に測定できる。
【００３２】
本実施例の半導体チップは、ＬＳＩ１と３３の両方に接続検出回路が搭載していることから、お互いのＩ／Ｏの接続状態を非破壊で、検出することが可能である。
【実施例３】
【００３３】
本発明の実施例３について、図７を参照して詳細に説明する。図７には、本実施例に係る接続検出回路の構成図を示す。本実施例はレベル判定回路をコンパレータの代わりにトランジスタ回路で構成した実施例である。
【００３４】
図７に示す接続検出回路は、ＢＳＣ３７と、電流パスと、レベル判定回路と、モード設定回路から構成される。ＢＳＣ３７は、接続節点ｎと入力保護ダイオード及び内部インバータ回路の節点間に配置される。電流パスは接続節点ｎとグランド間に接続されたＲ３５とＮｃｈ２８ａから構成される。Ｎｃｈ２８ａのゲートには制御信号が入力され、測定時には電流を流す。モード設定回路はレベル判定回路の出力とグランド間に接続されたＮｃｈ３８ａから構成される。Ｎｃｈ３８ａのゲートには反転制御信号が入力され、通常動作と測定動作時のモード切り替えを行い、通常動作時にはレベル判定回路の出力を“０”レベルに固定する。レベル判定回路は電源とグランド間に順にＰｃｈ２３ａ、Ｒ３４、Ｎｃｈ３８を接続する。Ｐｃｈ２３ａのゲートには反転制御信号、Ｎｃｈ３８のゲートには接続節点ｎが入力される。Ｎｃｈ３８のドレインとＲ３４の接続点が出力節点となり、ＢＳＣ３７に入力される。
【００３５】
本実施例の構成においてもＰａｄ１３とＰａｄ３２間に測定電圧Ｖｓを印加することで実施例１と同様に動作することから、第１と第２の半導体チップ間の接続状態を非破壊で、検出することが可能である。
【実施例４】
【００３６】
本発明の実施例４について、図８を参照して詳細に説明する。図８には、本実施例に係る接続検出回路の構成図を示す。本実施例はレベル判定回路をコンパレータの代わりに電源側に電流パスを設けたトランジスタ回路で構成した実施例である。
【００３７】
図８に示す接続検出回路は、ＢＳＣ３７と、電流パスと、レベル判定回路と、モード設定回路から構成される。ＢＳＣ３７は、接続節点ｎと入力保護ダイオード及び内部インバータ回路の節点間に配置される。電流パスは接続節点ｎと電源間に接続されたＲ３４とＰｃｈ２３ｂから構成される。Ｐｃｈ２３ｂのゲートには反転制御信号が入力され、測定時には電流を流す。モード設定回路はレベル判定回路の出力と電源間に接続されたＰｃｈ２３ａから構成される。Ｐｃｈ２３ａのゲートには制御信号が入力され、通常動作と測定動作時のモード切り替えを行い、通常動作時にはレベル判定回路の出力を“１”レベルに固定する。レベル判定回路は電源とグランド間に順にＰｃｈ２３ｃ、Ｒ３５、Ｎｃｈ２８ａを接続する。Ｐｃｈ２３ｃのゲートには接続節点ｎ、Ｎｃｈ２８ａのゲートには制御信号が入力される。Ｐｃｈ２３ｃのドレインとＲ３５の接続点が出力節点となり、その反転信号がＢＳＣ３７に入力される。
【００３８】
本実施例の構成においては、Ｐａｄ２とＰａｄ２１間に測定電圧を印加することで、接続状態が検出でき、第１と第２の半導体チップ間の接続状態を非破壊で、検出することが可能である。
【００３９】
上記したように本発明の半導体装置は、バウンダリー・スキャン・セルを内部接続ノードの情報を取り出すキャリヤーとする。さらに、接続状態をスキャンするセンサーとそのデータをデジタル変換するレベル判定回路とを組み合わせる。この接続検出回路を備えることで、金線ボンディング及び金属バンプ接続を用いた全てのインターフェースで接続状態を非破壊で検出を可能にするものである。
【００４０】
本発明によれば、入力パッドと入力保護ダイオードとの間に挿入されたバウンダリー・スキャン・セルと、入力パッドの電圧レベルを判定し、その判定結果をバウンダリー・スキャン・セルに出力するレベル判定回路と、入力パッドと電源又はグランド間に設けられた電流パスとから構成された接続検出回路が設けられた第１の半導体チップと、出力パッドが入力パッドに接続された第２の半導体チップと、を備え、第１と第２の半導体チップの電源同士又はグランド同士間に測定電圧を印加し、レベル判定回路で第１の半導体チップの入力パッドのレベルを判定することで第１と第２の半導体チップ間の接続状態を検出することを特徴とする半導体装置が得られる。
【００４１】
また本発明の第２の半導体チップには、出力パッドと出力保護ダイオードとの間に挿入された第２のバウンダリー・スキャン・セルと、出力パッドの電圧レベルを判定し、その判定結果を第２のバウンダリー・スキャン・セルに出力する第２のレベル判定回路と、入力パッドと電源又はグランド間に設けられた第２の電流パスとから構成された接続検出回路を設けることができる。
【００４２】
本発明のレベル判定回路は、コンパレータ回路を用いて構成され、電源電圧を抵抗分割することで得られた比較電圧と、接続された第１の半導体チップの入力パッドと第２の半導体チップの出力パッドとの接続節点の電圧とを比較判定することができる。またレベル判定回路は、電源とグランド間に順に配置されたＰチャネルトランジスタと、抵抗と、Ｎチャネルトランジスタから構成され、Ｐチャネルトランジスタのゲートは反転制御信号により制御され、Ｎチャネルトランジスタのゲートは第１の半導体チップの入力パッドと第２の半導体チップの出力パッドとの接続節点に接続され、Ｎチャネルトランジスタのドレインと抵抗との接続点を出力とすることができる。さらに、レベル判定回路は、電源とグランド間に順に配置されたＰチャネルトランジスタと、抵抗と、Ｎチャネルトランジスタから構成され、Ｎチャネルトランジスタのゲートは制御信号により制御され、Ｐチャネルトランジスタのゲートは第１の半導体チップの入力パッドと第２の半導体チップの出力パッドの接続節点に接続され、Ｐチャネルトランジスタのドレインと抵抗との接続点を出力としてもよい。
【００４３】
本発明のバウンダリー・スキャン・セルは、トランスファーゲートで構成され、そのトランスファーゲートはボンディングパッドを構成する金属配線の直下に配置することができる。
【００４４】
上記したように実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【図面の簡単な説明】
【００４５】
【図１】半導体装置の全体構成図である。
【図２】図１に示された半導体装置における半導体チップの入出力部分の構成図である。
【図３】本発明の実施例１に係る接続検出回路の構成図である。
【図４】本発明に係る接続検出回路の検出状態を説明する電圧電流の相関図である。
【図５】本発明に係る接続検出回路を備えた半導体装置の断面図である。
【図６】本発明の実施例２に係る接続検出回路の構成図である。
【図７】本発明の実施例３に係る接続検出回路の構成図である。
【図８】本発明の実施例４に係る接続検出回路の構成図である。
【符号の説明】
【００４６】
１、３３、３９    ＬＳＩ
２、４、８、９．１３、１４、１９、２１、２５、２６、３０、３２    パッド（Ｐａｄ）
３、２０    電源配線（Ｖｃｃ）
５、７、１０、１２、２２、２４、２７、２９    ダイオード（Ｄｉｏｄｅ）
６、２３、２３ａ    Ｐチャネルトランジスタ（Ｐｃｈ）
１１、２８、２８ａ、２８ｂ、３８、３８ａ    Ｎチャネルトランジスタ（Ｎｃｈ）
１５、３１    グランド配線（Ｇｎｄ）
１６、１７、１８    ワイヤー（Ｗｉｒｅ）
３４、３４ａ、３５、３５ａ    抵抗（Ｒ）
３６、３６ａ    コンパレータ（Ｃｏｍｐ）
３７    バウンダリー・スキャン・セル（ＢＳＣ）
４０    有機基板
４１ａ、４１ｂ    半田ボール
４２    エポキシ系樹脂
４３ａ、４３ｂ    電極ランド
４４ａ、４４ｂ    銅配線
４５ａ、４５ｂ    ボンディングパッド
４６ａ、４６ｂ    ボンディングワイヤー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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