(57)【特許請求の範囲】
【請求項１】
（Ａ）Ｎ型トランジスタが形成される第一の領域と、Ｐ型トランジスタが形成される第二の領域とを有する半導体基板を用意する工程と、
（Ｂ）前記第二の領域の前記半導体基板において、前記Ｐ型トランジスタのソース・ドレイン領域となる部分を除去することにより、リセス部を形成する工程と、
（Ｃ）前記第一の領域の前記半導体基板において、前記Ｎ型トランジスタのソース・ドレイン領域となる部分に対してイオン注入処理を施し、当該イオン注入領域の前記半導体基板にダメージを与える工程と、
（Ｄ）前記半導体基板に前記ダメージが与えられた状態で、前記半導体基板に対してエピタキシャル成長処理を実施することにより、前記リセス部に対して、ＳｉＧｅエピ成長膜を形成する工程とを、備えており、
前記工程（Ｃ）は、
前記ダメージを与える処理であると共に、前記Ｎ型トランジスタのソース・ドレイン領域形成のための処理であり、
前記半導体基板は、
シリコンを構成要素として含んでおり、
前記工程（Ｃ）は、
炭素イオンを注入する工程である、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（Ｃ）は、
複数の炭素から構成されるクラスタイオンを注入する工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係る発明であり、特に、Ｐ型トランジスタとＮ型トランジスタとが形成される半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、半導体基板に歪みを発生させることにより、トランジスタの特性（トランジスタのＯＮ電流の増加等）を向上させる技術が必須になりつつある（特許文献１）。たとえば、Ｐ型のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のチャネル領域に歪を発生させる技術として、Ｐ型のＦＥＴのソース・ドレイン領域にＳｉＧｅエピ成長膜を形成する技術が存在する。
【０００３】
当該技術では、Ｐ型のＦＥＴのソース・ドレイン領域にリセスを形成する。そして、Ｎ型のＦＥＴ形成領域の半導体基板を酸化膜等のハードマスクでマスクした状態で、当該リセス部に対してエピタキシャル成長処理を施す。これにより、Ｐ型のＦＥＴのソース・ドレイン領域のみに、ＳｉＧｅエピ成長膜を形成させていた。
【０００４】
【特許文献１】米国特許第６，８６１，３１８  Ｂ２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、半導体製造工程の煩雑化および製造コストの増加が進んでいる。したがって、製造工程の簡略化および製造コストの抑制を図りつつ、上記ＳｉＧｅエピ成長膜を形成したいという要望が高まっている。
【０００６】
また、Ｎ型のＦＥＴ形成領域をマスクするハードマスクの形成・除去の際に、素子分離膜（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）に落ち込み等の不具合が発生していた。これにより、Ｎ型のＦＥＴにおいてリーク電流が増加し、結果としてデバイスの消費電力が増加する、またはデバイスの歩留まりが低下する等の問題が生じていた。
【０００７】
そこで、本発明は、たとえＰ型のＦＥＴのソース・ドレイン領域にＳｉＧｅエピ成長膜を形成したとしても、製造工程の増加の抑制および製造コストの増加の抑制を図ることができ、デバイスの低消費電力化およびデバイスの歩留まり向上を図ることができる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明の一実施例によれば、Ｐ型トランジスタのソース・ドレイン領域となる部分にリセス部を形成する。また、Ｎ型トランジスタのソース・ドレイン領域となる部分に対してイオン注入処理を施し、ダメージを与える。そして、前記ダメージが与えられた状態で、ＳｉＧｅエピタキシャル成長処理を施す。これにより、リセス部に対して、ＳｉＧｅエピ成長膜を形成する。
【発明の効果】
【０００９】
上記一実施例により、ＳｉＧｅエピ成長膜形成の際に、Ｎ型トランジスタ形成領域のハードマスクによるマスクを必要としない。したがって、たとえＰ型トランジスタのソース・ドレイン領域にＳｉＧｅエピ成長膜を形成したとしても、製造工程の増加の抑制および製造コストの増加の抑制を図ることができる。
【００１０】
また、上記ハードマスクのエッチング等による除去作業も当然省略できる。したがって、当該除去作業の際に素子分離膜に損傷を与えることも防止できる。よって、素子分離膜の損傷に起因したデバイスの高消費電力化およびデバイスの歩留り低下の防止を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１２】
＜実施の形態１＞
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【００１３】
はじめに、図１に示すように、シリコンから成る半導体基板１の上面内に、素子分離膜（ＳＴＩ膜）２を形成する。第一の領域と第二の領域とは、当該素子分離膜２により区画されている。本実施の形態では、第一の領域には、Ｎ型ＦＥＴが形成される。他方、第二の領域には、Ｐ型ＦＥＴが形成される。
【００１４】
次に、第一、二の領域の半導体基板１に対して、上記導電型に従った、ウエル注入、チャネル注入および不純物制御等を行う。その後、半導体基板１上に、ゲート絶縁膜３、ゲート電極４およびハードマスク５を当該順に堆積させる。その後、ゲート絶縁膜３、ゲート電極４およびハードマスク５を所定の形状にパターニングする。当該パターニング後の様子を図２に示す。以下、ゲート絶縁膜３、ゲート電極４およびハードマスク５の積層体をゲート構造と称する。
【００１５】
次に、図３に示すように、必要に応じて各ゲート構造の側面に保護膜６を形成する。次に、第一の領域を露出させる開口部を有するレジストにより、第二の領域を覆う（図示せず）。そして、当該レジストをマスクとして使用して、第一の領域にＮ型の不純物イオンを注入する（図示せず）。前記レジストの除去後、第二の領域を露出させる開口部を有するレジストにより、第一の領域を覆う（図示せず）。そして、当該レジストをマスクとして使用して、第二の領域にＰ型の不純物イオンを注入する（図示せず）。
【００１６】
これにより、図３に示すように、ゲート構造Ｇ１の両脇の半導体基板１表面内には、Ｎ型エクステンション７が形成される。他方、ゲート構造Ｇ２の両脇の半導体基板１表面内には、Ｐ型エクステンション８が形成される。
【００１７】
次に、図４に示すように、露出している半導体基板１の上面に酸化膜９を形成する。その後、図４に示すように、側面に保護膜６が形成されたゲート構造Ｇ１，Ｇ２を覆うように、酸化膜９上にサイドウォール膜１０を成膜する。
【００１８】
次に、サイドウォール膜１０に対して異方性エッチバック処理を施す。これにより、図５に示すように、各ゲート構造Ｇ１，Ｇ２の側面部にのみサイドウォール膜１０を残存させる。異方性エッチバック処理の際には、酸化膜９はエッチングストッパーとして機能する。その後、残存しているサイドウォール膜１０の下方に存する酸化膜９以外の酸化膜９を除去する（図５参照）。
【００１９】
次に、ゲート構造Ｇ１，Ｇ２を覆うように、半導体基板１上にレジスト１１を形成する。その後、フォトリソグラフィ技術により、レジスト１１を所定の形状にパターニングする。図６に示すように、開口部が形成されたレジスト１１は、第一の領域の半導体基板１上に残存している。また、当該レジスト１１の開口部からは、第二の領域の半導体基板１およびゲート構造Ｇ２が露出している。
【００２０】
次に、レジスト１１をマスクとして使用して、露出している半導体基板１の上面に対してエッチング処理を施す。つまり、第二の領域の半導体基板１において、Ｐ型ＦＥＴのソース・ドレイン領域となる部分の除去処理を実施する。これにより、図６に示すように、ゲート構造Ｇ２の側壁に形成されているサイドウォール膜１０の両脇における半導体基板１の表面内に、基板１を貫通しない所定の深さのリセス部１２が形成される。つまり、リセス部１２は、Ｐ型ＦＥＴのソース・ドレイン領域となる部分に形成される。
【００２１】
上記レジスト１１の除去の後、ゲート構造Ｇ１，Ｇ２を覆うように、半導体基板１上にレジスト１３を再度形成する。その後、フォトリソグラフィ技術により、レジスト１３を所定の形状にパターニングする。図７に示すように、開口部が形成されたレジスト１３は、第二の領域の半導体基板１上に残存している。また、当該レジスト１３の開口部からは、第一の領域の半導体基板１およびゲート構造Ｇ１が露出している。
【００２２】
次に、図７に示すように、レジスト１３をマスクとして使用して、露出している半導体基板１に対してイオン注入処理を行う。より具体的に、第一の領域において、Ｎ型ＦＥＴのソース・ドレイン領域となる半導体基板１部分に対して、イオン注入処理を施す。これにより、当該イオン注入領域の半導体基板１に対して、ダメージを与えることができる。ここで、上記イオン注入は、イオン種ＳｉまたはＧｅ、加速エネルギー数ｋｅＶ、濃度１０14〜１０16／ｃｍ2の条件で行うことができる。
【００２３】
当該イオン注入後、レジスト１３をマスクとして使用して、露出している半導体基板１に対して、Ｎ型ＦＥＴのソース・ドレイン領域形成のためのイオン注入処理を別に行っても良い。しかし、一度のイオン注入処理で、前記ダメージを与えると共に、Ｎ型ＦＥＴのソース・ドレイン領域の形成を行うことが望ましい。たとえば、イオン種Ａｓ、加速エネルギー５〜３０ｋｅＶ、濃度１０15〜１０16／ｃｍ2の条件でイオン注入を行う。これにより、上記半導体基板１の上面にダメージを与えることができると共に、Ｎ型ＦＥＴのソース・ドレイン領域形成のためのイオン注入処理も同時に行うことができる。
【００２４】
レジスト１３が除去された後の様子を図８に示す。図８に示すように、上記イオン注入処理により形成されたダメージ層（ソース・ドレイン領域であるとも把握できる）１４が、半導体基板１の表面内に形成されている。ダメージ層１４は、ゲート構造Ｇ１の側面に形成されているサイドウォール膜１０の両脇における半導体基板１の表面内、つまり、Ｎ型ＦＥＴのソース・ドレイン領域となる部分に形成される。
【００２５】
次に、半導体基板１に上記ダメージが与えられた状態で、当該半導体基板１の上面に対して、ＳｉＧｅ（ゲルマニウムシリコン）とＳｉとのエピタキシャル成長処理を施す。これにより、上記リセス部１２に対して、ＳｉＧｅ（ゲルマニウムシリコン）とＳｉとをエピタキシャル成長により堆積させることができる。つまり、図９に示すように、上記リセス部１２には、ＳｉＧｅエピ成長膜１５が形成される。
【００２６】
ここで、エピタキシャル成長は、非結晶の表面や非清浄面では起こらない。したがって、上記エピタキシャル成長は、第一の領域の半導体基板１の上面部分（イオン注入によるダメージ層１４）には、起こらない。つまり、Ｎ型ＦＥＴのソース・ドレイン領域には、ＳｉＧｅとＳｉとは成長しない。
【００２７】
なお、第二の領域におけるＳｉＧｅエピ成長膜１５の成長により、第二の領域の半導体基板１に形成されるチャネル領域等に圧縮歪が発生する。当該圧縮歪に起因して、Ｐ型ＦＥＴの特性を向上させることができる。
【００２８】
その後、必要に応じて、追加の不純物注入処理、熱処理等を施すことにより、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴが形成される。
【００２９】
以上のように、本実施の形態に係る半導体装置の製造方法では、第一の領域の半導体基板１にイオン注入によりダメージを与えている。したがって、ＳｉＧｅエピ成長膜１５の生成の際に、第一の領域を覆う酸化膜等のハードマスクを形成しなくても、当該第一の領域のダメージ部分には、ＳｉＧｅエピ成長膜は成長しない。よって、第二の領域に形成されるＰ型ＦＥＴのソース・ドレイン領域となる部分にのみ、ＳｉＧｅエピ成長膜１５を生成することができる。
【００３０】
よって、上記ハードマスクが省略できる分、製造工程の増加の抑制および製造コストの増加の抑制を図ることができる。また、当該ハードマスクのエッチングによる除去処理も当然不要なので、当該エッチングによる素子分離膜２への損傷も防止できる。このように、素子分離膜２の損傷を防止できるので、素子分離膜２の損傷に起因して生じるリーク電流の低減を図ることができる。つまり、デバイスの低消費電力化およびデバイスの歩留り向上を図ることができる。
【００３１】
また、上述しように、一度のイオン注入処理により、第一の領域の半導体基板１にダメージを与えると共に、Ｎ型ＦＥＴのソース・ドレイン領域の形成を行うことが望ましい。これにより、ダメージ付与によるイオン注入と、ソース・ドレイン領域形成のためのイオン注入とを別工程で行う場合よりも、製造工程を簡略化でき、製造コストも抑制することができる。
【００３２】
なお、上記の代わりに、シリコンから成る半導体基板１にダメージを与え、かつソース・ドレイン領域を形成するイオン注入処理として、図１０に示すイオン注入を採用することができる。つまり、炭素イオン注入若しくは、複数の炭素から構成されるクラスタイオン注入を採用することができる。
【００３３】
炭素イオン注入は、ドーズ量５×１０15〜５×１０16／ｃｍ2、加速エネルギー０．１〜１ｋｅＶの条件で行うことができる。
【００３４】
図１０に示すように、炭素イオン注入により第一の領域の半導体基板１に対してダメージを与えた場合には、その後に加熱処理を施すことにより、Ｎ型ＦＥＴのソース・ドレイン領域にＳｉＣ−ソース・ドレイン層を形成することができる。当該加熱処理は、ＳｉＧｅエピ成長膜１５の形成後に行うことが必要である。当該ＳｉＣ−ソース・ドレイン層が形成されることにより、Ｎ型ＦＥＴのチャネル部に引っ張り歪が形成される。したがって、当該引っ張り歪に起因して、Ｎ型ＦＥＴの特性を向上させることができる。つまり、高速動作可能なデバイスが形成できる。
【００３５】
また、上記炭素クラスタイオン注入は、ドーズ量１×１０15〜１×１０16／ｃｍ2、加速エネルギー１〜１０ｋｅＶの条件で行うことができる。
【００３６】
図１０に示すように、炭素クラスタイオン注入により第一の領域の半導体基板１に対してダメージを与えた場合には、加速エネルギーを上げることができ、注入イオンの個数も減じることができる。たとえば、２０個の原子からなる１価のクラスタイオンを１０ｋｅＶのエネルギーで加速した場合、１個当たりの原子が持つエネルギーは、０．５ｋｅＶになる。したがって、１個の原子イオンを０．５ｋｅＶのエネルギーで加速した場合と同等の深さのイオン注入を行うことができる。また、クラスタイオンでは、たとえば１度に２０個の原子が注入されるので、注入イオンの個数としては２０分の１にすることが可能である。以上により、炭素クラスタイオン注入を採用した場合には、Ｎ型ＦＥＴのソース・ドレイン領域にＳｉＣ層を形成することができると共に、スループットの向上も図ることができる。
【図面の簡単な説明】
【００３７】
【図１】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図２】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】半導体基板にダメージを与えるイオン注入処理の他の形態を説明するための工程断面図である。
【符号の説明】
【００３８】
１  半導体基板、２  素子分離膜、３  ゲート絶縁膜、４  ゲート電極、５  ハードマスク、６  保護膜、７  Ｎ型エクステンション、８  Ｐ型エクステンション、９  酸化膜、１０  サイドウォール膜、１１，１３  レジスト、１２  リセス部、１４  ダメージ層、１５  ＳｉＧｅエピ成長膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005202891.tif 000009
【図９】
0005202891.tif 000010
【図１０】
0005202891.tif 000011