(57)【特許請求の範囲】
【請求項１】
窒化物半導体からなるチャネル層と、窒化物半導体からなる障壁層と、ソース電極と、ドレイン電極と、ゲート電極とを有する窒化物半導体ヘテロ構造電界効果トランジスタにおいて、
前記チャネル層と前記障壁層との界面であるヘテロ界面が非極性面または半極性面であり、
前記ソース電極・ゲート電極間および前記ゲート電極・ドレイン電極間の前記障壁層の表面が、バンドギャップが６．２ｅＶ以上である表面パッシベーション膜で覆われていて、
前記ゲート電極下の前記障壁層がアンドープ層であり、
前記障壁層における前記ソース電極・ゲート電極間および前記ゲート電極・ドレイン電極間に、キャリア供給のためのドーピングが施されており、
前記ソース電極および前記ドレイン電極下の前記障壁層がアンドープ層である
ことを特徴とする窒化物半導体ヘテロ構造電界効果トランジスタ。
【請求項２】
請求項１に記載の窒化物半導体ヘテロ構造電界効果トランジスタにおいて、
前記ヘテロ界面がａ面、ｍ面、（11-22)面またはｒ面であることを特徴とする窒化物半導体ヘテロ構造電界効果トランジスタ。
【請求項３】
請求項１又は２に記載の窒化物半導体ヘテロ構造電界効果トランジスタにおいて、
前記表面パッシベーション膜がＳｉＯ２膜、ＡｌＮ膜またはＡｌ２Ｏ３膜であることを特徴とする窒化物半導体ヘテロ構造電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体ヘテロ構造電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure  Field  Effect  Transistor：ＨＦＥＴ）（たとえばＧａＮ系ＨＦＥＴ）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。
【０００３】
ＧａＮ系ＨＦＥＴに特徴的なデバイス構造として、表面パッシベーション膜（ソース・ゲート間およびゲート・ドレイン間の窒化物半導体表面の表面保護膜）として、通常、ＳｉＮ膜が堆積されることが挙げられる。これは、表面パッシベーションを行わないと、大きな負のゲート電圧や大きなドレイン電圧を印加した際、それらが大きくない場合に比べて、ドレイン電流が大きく低減してしまうという、いわゆる電流コラプス現象が生じるためである。電流コラプスは、素子の信頼性を低下させる点でも望ましくない現象である。
【０００４】
上述のように、従来型のＧａＮ系ＨＦＥＴにおいては、通常、ＳｉＮ膜による表面パッシベーションによって、電流コラプスという望ましくない現象を低減・抑制している。ところが、ＧａＮ系ＨＦＥＴにおけるＳｉＮ膜による表面パッシベーションは、反面、一般に素子耐圧を低下させてしまう、という望ましくない側面を持つ。
【０００５】
素子耐圧を増大させるためには、絶縁性が高いＳｉＯ２等の薄膜を表面パッシベーションに用いることが有利と期待されるが、しかし、ＳｉＮ膜の代わりにＳｉＯ２膜を用いた場合には、電流コラプスは低減されない。そこで、電流コラプスを低減し、かつ、高耐圧が得られる素子構造の実現が強く望まれていた。
【０００６】
ＧａＮ系ＨＦＥＴ開発の重要課題として、さらに次の課題が挙げられる。現在作製されているＧａＮ系ＨＦＥＴは、ソース・ドレイン間に電圧を印加した状態において、ゲートに電圧を印加しない場合にソース・ドレイン間に電流が流れ、ゲートに電圧を印加することによりオフ状態を実現する、いわゆるノーマリーオン型（あるいはデプレッション型）のトランジスタである。一方、これとは逆のトランジスタ動作、すなわち、ソース・ドレイン間に電圧を印加した状態において、ゲートに電圧を印加しない場合にソース・ドレイン間に電流が流れず、ゲートに電圧を印加することによりオン状態を実現する、いわゆるノーマリーオフ型（あるいはエンハンスメント型）のトランジスタは、研究開発が進められているものの、実用に耐えうる特性は実現されていない。
【０００７】
しかし、ノーマリーオフ型のトランジスタの開発は電力応用等に必須であり、その実現が強く望まれていた。
【０００８】
このように、ＧａＮ系ＨＦＥＴにおいて、電流コラプスを伴わず（すなわち電流コラプスフリーで）、かつ、高耐圧が得られる、ノーマリーオン型およびノーマリーオフ型のＨＦＥＴの実現が、特に後者の実現が、強く望まれていた。
【０００９】
窒化物半導体を用いた半導体装置に関連して、下記非特許文献１ないし５がある。
【００１０】
非特許文献１および２は、非極性面においては分極効果が存在しないことを利用した光デバイスの報告であり、非特許文献１ではａ面、非特許文献２ではｍ面の面方向の量子井戸が作製されており、いずれの場合も分極効果による井戸内電場が存在しないため、大きな発光効率が得られている。
【００１１】
非特許文献３は、半極性面である（11-22)面を用いた光デバイスの報告であり、分極効果による井戸内電場が小さいため、大きな発光効率が得られている。
【００１２】
非特許文献４はＧａＮ系ＨＦＥＴにおける電流コラプス現象の報告例である。
【００１３】
非特許文献５は、ａ面のヘテロ構造を用いたノーマリーオフ型のＡｌＧａＮ/ＧａＮＨＦＥＴの作製報告であり、ＨＦＥＴの表面パッシベーションはなされていない。
【非特許文献１】C.  Chen  et  al.,  Jpn.  J.  Appl.  Phys.  42,  L1039  (2003).
【非特許文献２】Y.  J.  Sun  et  al.,  Physica  Status  Solidi  (b)240,  360  (2003).
【非特許文献３】M.  Funato  et  al.,  Jpn.  J.  Appl.  Phys.  45,  L659  (2006).
【非特許文献４】T.  Mizutani  et  al.,  IEEE  Trans.  on  Electron  Dev.  50,  2015  (2003).
【非特許文献５】M.  Kuroda  et  al.,  Extended  Abst.  of  the  2005  Int.  Conf.  on  Solid  State  Devices  and  Materials,  470  (2005).
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、本発明が解決しようとする課題は、窒化物半導体ＨＦＥＴにおいて、電流コラプスフリーで、かつ高耐圧の、ノーマリーオン型およびノーマリーオフ型のＨＦＥＴを実現することであり、特に後者を実現することである。
【課題を解決するための手段】
【００１５】
本発明においては、上記課題を解決するために、請求項１に記載のように、窒化物半導体からなるチャネル層と、窒化物半導体からなる障壁層と、ソース電極と、ドレイン電極と、ゲート電極とを有する窒化物半導体ヘテロ構造電界効果トランジスタにおいて、前記チャネル層と前記障壁層との界面であるヘテロ界面が非極性面または半極性面であり、前記ソース電極・ゲート電極間および前記ゲート電極・ドレイン電極間の前記障壁層の表面が、バンドギャップが６．２ｅＶ以上である表面パッシベーション膜で覆われていて、前記ゲート電極下の前記障壁層がアンドープ層であり、前記障壁層における前記ソース電極・ゲート電極間および前記ゲート電極・ドレイン電極間に、キャリア供給のためのドーピングが施されており、前記ソース電極および前記ドレイン電極下の前記障壁層がアンドープ層であることを特徴とする窒化物半導体ヘテロ構造電界効果トランジスタを構成する。
【００１９】
また、本発明においては、請求項２に記載のように、
請求項１に記載の窒化物半導体ヘテロ構造電界効果トランジスタにおいて、前記ヘテロ界面がａ面、ｍ面、（11-22)面またはｒ面であることを特徴とする窒化物半導体ヘテロ構造電界効果トランジスタを構成する。
【００２０】
また、本発明においては、請求項３に記載のように、
請求項１又は２に記載の窒化物半導体ヘテロ構造電界効果トランジスタにおいて、前記表面パッシベーション膜がＳｉＯ２膜、ＡｌＮ膜またはＡｌ２Ｏ３膜であることを特徴とする窒化物半導体ヘテロ構造電界効果トランジスタを構成する。
【発明の効果】
【００２１】
非極性面あるいは半極性面を用いたヘテロ構造を用い、さらに、バンドギャップが６．２ｅＶ以上と大きく絶縁性の高い表面パッシベーション膜、たとえば、ＳｉＯ２膜、ＡｌＮ膜、あるいはＡｌ２Ｏ３膜による表面パッシベーションを行うことにより、窒化物半導体ＨＦＥＴにおいて、電流コラプスフリーで、かつ高耐圧の、ノーマリーオン型およびノーマリーオフ型のＨＦＥＴを実現することであり、特に後者を実現することが可能となる。
【００２２】
換言すれば、本発明により、極性面を用いたヘテロ構造においてＳｉＮ膜による表面パッシベーションを行う従来型のＧａＮ系ＨＦＥＴを上回る素子耐圧が実現される。本発明は、非極性面あるいは半極性面を用いることによって電流コラプス効果を低減・抑制することができる、という理論的な考秦・新規の知見に基づいたものである。
【発明を実施するための最良の形態】
【００２３】
本発明においては、窒化物半導体ＨＦＥＴのヘテロ構造として、極性面であるｃ面（(0001)面）を用いた通常のヘテロ構造ではなく、非極性面であるａ面（(11-20)面）あるいはｍ面（(1-100)面）を用いたヘテロ構造を、もしくは半極性面である（11-22)面あるいはｒ面（(1-102)）を用いたヘテロ構造を用いる。
【００２４】
さらに、表面パッシベーション膜として、通常用いられるＳｉＮ膜を含まずに、ＳｉＯ２膜、ＡＮ膜、あるいはＡｌ２Ｏ３膜用いることである。
【００２５】
上記の構造において、ノーマリーオン型の素子構造としては、窒化物半導体障壁層に、キャリア供給のためのドーピングが施されていることを特徴とするＨＦＥＴ構造を用いることである。
【００２６】
ノーマリーオフ型の素子構造としては、ゲート電極下の障壁層半導体層がアンドープ層であり、かつ、ゲート電極下以外の領域下の障壁層半導体層のすべてあるいは一部にキャリア供給のためのドーパントが存在することを特徴とするＨＦＥＴ構造を用いることである。
【００２７】
本発明による作用、すなわち、非極性面であるａ面（(11-20)面）あるいはｍ面（(1-100)面）のヘテロ構造、もしくは半極性面である（11-22)面あるいはｒ面（(1-102)）のヘテロ構造から構成されていることを特徴とするＨＦＥＴ構造を用いて、かつ、表面パッシベーション膜として、通常用いられるＳｉＮ膜を含まずに、ＳｉＯ２膜、ＡｌＮ膜、あるいはＡｌ２Ｏ３膜を用いることによる作用を、図１から図３を用いて説明する。
【００２８】
まず、結晶構造と分極効果について説明する。図１および図２は、ＧａＮ系ＨＦＥＴの作製に用いられる六方晶構造のＧａＮ系半導体結晶の面方位を模式的に示したものである。図１には、ＧａＮ系ＨＦＥＴにおいて通常ヘテロ構造に用いられるｃ面（(001)面）とともに、非極性面であるａ面（(11-20)面）およびｍ面（(1-100)面）を、図２には、半極性面である（11-22)面あるいはｒ面（(1-102)）を示した。
【００２９】
今、ＧａＮ結晶を考えると、ｃ面においては、III族原子（Ｇａ）とＶ族原子（Ｎ）が交互に積層されている結果、この面は極性面となる。これに対して、ａ面およびｍ面においては、III族原子（Ｇａ）とＶ族原子（Ｎ）がそれらの面上に同一面密度で存在する結果、これらの面は非極性面となる。(11-22)面およびｒ面（(1-102)）は、III族原子（Ｇａ）とＶ族原子（Ｎ）がそれらの面上にゼロでない異なる面密度で存在し、それらの面が極性面と非極性面の中間の面方位となる結果、半極性面となる。ここで、極性面においては大きな分極効果が存在するのに対して、非極性面においては分極効果が存在しない。また、半極性面の分極効果はゼロではないものの、極性面の分極効果に比べて有意に小さくなる（上記非特許文献１−３参照）。
【００３０】
まず、従来型のＧａＮ系ＨＦＥＴの特徴について説明する。図７は、従来型のＧａＮ系ＨＦＥＴとして、極性面であるｃ面を用いて構成されたＡｌＧａＮ/ＧａＮ ＨＦＥＴの素子構造を模式的に示したものである。
【００３１】
窒化物半導体からなるチャネル層１としてｃ面ＧａＮ層、したがって、窒化物半導体からなる障壁層２としてｃ面ＡｌＧａＮ層を用いてＡｌＧａＮ/ＧａＮヘテロ構造が構成され、ソース電極３・ゲート電極５間およびゲート電極５・ドレイン電極４間のＡｌＧａＮ上には、表面パッシベーション膜６としてＳｉＮ膜が積層されている。極性面（ｃ面）を用いたＡｌＧａＮ/ＧａＮヘテロ構造においては、大きな分極効果の結果、ヘテロ界面に大きな正の分極電荷が存在し、その結果、一般に、ＧａＮ層のヘテロ界面近傍に高濃度の２次元電子が存在する。通常、こうして分極効果によって誘起される２次元電子の存在ゆえに、トランジスタ動作はノーマリーオン型の動作となる。
【００３２】
一方、ノーマリーオフ型の動作を実現する場合には、ＡｌＧａＮ障壁層２の膜厚を低減し、チャネルのフェルミ準位に対するエネルギー位置を高くすることによってチャネル電子を空乏化した構造が適用されるが、この場合、ソース電極３・ゲート電極５間のチャネル抵抗も増大してしまうため、良好な特性は得られていない。
【００３３】
次に、電流コラプス現象の起源と、ＳｉＮ膜による表面パッシベーションの効果について説明する。図８は、図７の従来型ＡｌＧａＮ/ＧａＮ ＨＦＥＴにおいて、表面パッシベーション膜としてＳｉＮ膜が堆積されていない場合に、負のゲート電圧を印加して素子を動作させた際の、ゲート電極５のドレイン電極４側近傍におけるＡｌＧａＮ表面での電子の注入の様子を模式的に示したものである。ｃ面のＡｌＧａＮ表面には、大きな分極効果の結果、電子の出入りが可能な電子準位が形成され、その結果、負のゲート電圧印加によって、これらの表面準位に電子が注入される。その結果、注入された負電荷の存在によってドレイン電極４側のチャネル電子が減少し、ドレイン電流が減少する。これが、電流コラプス現象とその起源である。
【００３４】
表面パッシベーション膜６としてＳｉＮ膜を堆積することにより、前記の表面準位が消減し、その結果、電流コラプスも低減・抑制される。ここで、表面準位の消滅の効果は、ＳｉＮ膜において最も安定的に得られることが実験的に知られており、そのため、ＳｉＮ膜が表面パッシベーション膜６として用いられる（上記非特許文献４参照）。
【００３５】
このように、ＳｉＮ膜による表面パッシベーションによって電流コラプスの低減・抑制が可能となるが、反面、ＳｉＮ膜の堆積によって素子のドレイン耐圧が低下してしまう、という望ましくない現象が一般に生じる。その機構の詳細は解明されていないが、（ｉ）ＳｉＮ膜のバンドギャップが 4.9 eV とあまり大きくなく（ちなみに、ＧａＮはバンドギャップ 3.4 eV、ＡｌＮはバンドギャップ 6.2 eV）、絶縁膜としての絶縁性があまり高くないこと、（ii）ＳｉＮ膜とＡｌＧａＮ障壁層との界面が電気的に活性となっている可能性があること、が大きな要因と考えられる。しかし、素子耐圧増大を意図して、9.0 eV なる大きなバンドギャップを有し、かつ、半導体デバイス製造において最も一般的な絶縁膜である、絶縁性の高いＳｉＯ２膜を表面パッシベーションに用いた場合には、ＡｌＧａＮの表面準位の消滅が行えず、その結果、有効な電流コラプスの低減・抑制を行うことができない。そのため、実際のＧａＮ系ＨＦＥＴにおいては、表面パッシベーション膜としてＳｉＮ膜を用いて、素子耐圧の低下を許容しつつ、電流コラプスの低減・抑制を行っているのが現状である。
【００３６】
［実施の形態例１］
図３は、本発明によるＧａＮ系ＨＦＥＴの第１の形態例を模式的に示した断面図である。図において、窒化物半導体からなるチャネル層１と、窒化物半導体からなる障壁層２と、ソース電極３と、ドレイン電極４と、ゲート電極５とを有する窒化物半導体ヘテロ構造電界効果トランジスタにおいて、チャネル層１と障壁層２との界面であるヘテロ界面が非極性面または半極性面であり、ソース電極３・ゲート電極５間およびゲート電極５・ドレイン電極４間の障壁層２表面が、バンドギャップが６．２ｅＶ以上である表面パッシベーション膜で覆われている。
【００３７】
本形態例においては、ヘテロ構造として、非極性面であるａ面（(11-20)面）あるいはｍ面（(1-100)面）を用いたヘテロ構造を、もしくは半極性面である（11-22)面あるいはｒ面（(1-102)）を用いたヘテロ構造を用いている。さらに、表面パッシベーション膜６として、通常用いられるＳｉＮ膜を含まずに、ＳｉＯ２膜、ＡｌＮ膜、あるいはＡｌ２Ｏ３膜を用いている。
【００３８】
下記に、図３の素子構造による作用を説明する。
【００３９】
本発明は、非極性面あるいは半極性面を用いることによって電流コラプス効果を低減・抑制することができる、という理論的な考察・新規の知見に基づいている。したがって、非極性面あるいは半極性面を用いたヘテロ構造においては、バンドギャップが大きく絶縁性の高い絶縁膜を用いて表面パッシベーションを行うことにより、素子耐圧を増大させることができる。すわなち、通常用いられる絶縁性の低いＳｉＮ膜を含まずに、絶縁性の高いＳｉＯ２膜、ＡｌＮ膜、あるいはＡｌ２Ｏ３膜を表面パッシベーション膜６に用いることにより、素子耐圧を増大することができる（Ｓｉ３Ｎ４のバンドギャップ 4.9 eV、ＡｌＮのバンドギャップ 6.2 eV、Ａｌ２Ｏ３のバンドギャップ 7-9 eV、ＳｉＯ２のバンドギャップ 9 eV）。このように、非極性面あるいは半極性面を用いたヘテロ構造を用い、さらに、バンドギャップが大きく絶縁性の高い絶縁膜による表面パッシベーションを行うことにより、電流コラプスフリーで高耐圧のＧａＮ系ＨＦＥＴが実現される。
【００４０】
本実施の形態例として、障壁層２として 40 ｎｍのＡ０．３Ｇａ０．７Ｎ、チャネル層１として 2 μｍのＧａＮ、また、表面パッシベーション膜６として 100 ｎｍのＳｉＯ２を用いたＨＦＥＴを作製した。そのＨＦＥＴによって、電流コラプスフリーかつ高耐圧のノーマリーオフ型のＡｌＧａＮ/ＧａＮ ＨＦＥＴの特性が得られた。
【００４１】
以上で、本発明による作用がすべて示された。
【００４２】
なお、上記非特許文献５には、ａ面のヘテロ構造を用いたノーマリーオフ型のＡｌＧａＮ/ＧａＮＨＦＥＴの作製が記載されているが、ＨＦＥＴの表面パッシベーションはなされていない。また、「面極性と電流コラプスの関係」についても、理論的な考察、実験ともなさされておらず、全く言及されていない。
【００４３】
［実施の形態例２］
図４は、本発明によるＧａＮ系ＨＦＥＴの第２の形態例（ノーマリーオン型素子）を模式的に示した断面図である。図において、窒化物半導体からなるチャネル層１と、窒化物半導体からなる障壁層２と、ソース電極３と、ドレイン電極４と、ゲート電極５とを有する窒化物半導体ヘテロ構造電界効果トランジスタにおいて、チャネル層１と障壁層２との界面であるヘテロ界面が非極性面または半極性面であり、ソース電極３・ゲート電極５間およびゲート電極５・ドレイン電極４間の障壁層２表面が、バンドギャップが６．２ｅＶ以上である表面パッシベーション膜で覆われ、障壁層２の少なくとも一部に、キャリア供給のためのドーピングが施されている。
【００４４】
非極性面あるいは半極性面を用いたヘテロ構造の場合、極性面を用いた従来型のヘテロの場合とは異なり、ヘテロ界面に分極効果によって高濃度の２次元電子が誘起されることはない。そこで、ノーマリーオン型のトランジスタ動作をさせるためのチャネル電子を導入する目的で、障壁層２の一部にドーピングを施して、ドープ層を形成したのが図４のＨＦＥＴ構造である。
【００４５】
なお、図３あるいは図４において、素子耐圧増大のために用いる表面パッシベーション膜６は、窒化物半導体として最大のバンドギャップを有するＡｌＮ（バンドギャップ 6.2 eV)、あるいは、ＡｌＮよりもバンドギャップの大きい（すなわち絶縁性の高い）絶縁膜であるＡｌ２Ｏ３（バンドギャップ 7-9 eV）あるいはＳｉＯ２（バンドギャップ 9.0 eV）を用いることができる。この中でＳｉＯ２は絶縁性が非常に高く、かつ、半導体素子製造において最も一般的で高品質膜が容易かつ安定的に得られるという点で、素子作製上、有効かつ簡便に用いることのできる絶縁膜である。ここで、いずれの絶縁膜においても、高耐圧を得るためには 10 nm以上の膜厚が必要であるが、200 ｎｍより大きい膜厚は、膜内の歪による剥離の原因となりうるので、200 ｎｍ以下の膜厚が望ましい。
【００４６】
本実施の形態例として、半極性面である（11-22)面を用いたヘテロ構造として、障壁層２として 20 ｎｍのＡ０．３Ｇａ０．７Ｎ、チャネル層１として 2 μｍのＧａＮ、また、表面パッシベーション膜６として 100 ｎｍのＳｉＯ２を用いたＨＦＥＴを作製した。ここで、20 ｎｍのＡｌ０．３Ｇａ０．７Ｎの障壁層２は、最上層が 5 ｎｍのノンドープ層、中間層が 10 ｎｍのＳｉドープ層（Ｓｉ濃度＝２×１０１８ｃｍ−３）、最下層が 5 ｎｍのノンドープ層とした。ゲート長 1.5 μｍ、ゲート幅 100 μｍＨＦＥＴを作製したところ、しきい値 +5 V の良好なノーマリーオンのトランジスタ動作を示した。また、電流コラプスは観察されず（すなわち電流コラプスフリー)、オフ耐圧は 200 V であった。ここで、電流コラプスフリーであることは、- 10 V のゲート電圧を１分間印加するというゲートストレスの印加の有無によらず、ほぼ同等のトランジスタ動作が観測されることにより確認した。
【００４７】
上記のＨＦＥＴは下記の方法により作製した。基板は（11-22)面を持つＡｌＮ基板あるいはＧａＮ基板を用い、その上に有機金属気相成長法（ＭＯＶＰＥ法：Metal  Organic  Vapor  Phase  Epitaxy)、あるいは分子線エピタキシー法（ＭＢＥ法：Molecular  Beam  Epitaxy）により、ＧａＮおよびＡｌＧａＮ層の結晶成長を行った。オーミツク電極（ソース電極３およびドレイン電極４）としてＴｉ/Ａｌ/Ｔｉ/Ａｕ（Ａｕが表面側）、ゲート電極５としてＮｉ/Ａｕなる典型的な金属を用いた。ＳｉＯ２膜の堆積は、熱ＣＶＤ法（ＣＶＤ：Chemical  Vapor  Deposotion）、光ＣＶＤ法、プラズマＣＶＤ法、あるいはＥＣＲ〔ＥＣＲ：Electron  Cyclotron  Resonance）スパッタ法等の通常の方法によって行った。
【００４８】
前記の耐圧の値は、前記構造のＨＦＥＴにおいてＳｉＯ２膜による表面パッシベーションを行わない場合に得られた耐圧の 150 V に比べて大きい値である。また、前記の本実施の形態例のＨＨＦＥＴと同じデバイスサイズの、ｃ面を用いた従来型のＡｌＧａＮ/ＧａＮＨＦＥＴを作製したところ、（ｉ）表面パッシベーションを行わない場合には、電流コラプスが観測され、また、耐圧は 120 V であったのに対して、（ii）ＳｉＮ膜による表面パッシベーションを行った場合（すなわち従来型）には、電流コラプスは観測されない代わりに、耐圧は 80 V と大きく低下した。すなわち、本実施の形態例のＨＦＥＴによって、従来型のＨＦＥＴでは得られない、電流コラプスフリーかつ高耐圧のノーマリーオン型のＡｌＧａＮ/ＧａＮＨＦＥＴの特性が得られた。
【００４９】
本実施の形態例においては、障壁層２におけるドーピングは、障壁層の一部に対して施されているが、ドーピングが障壁層の全体に対して施されている場合、あるいは、いかなるドーピング濃度のプロファイルが用いられている場合も、本発明の範囲内とする。
【００５０】
本実施の形態例においては、障壁層２としてＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）、チャネル層１としてＧａＮを用いた、ＡｌＸＧａ１−ＸＮ/ＧａＮなる障壁層半導体/チャネル層半導体ヘテロ構造を用いたが、障壁層半導体/チャネル層半導体ヘテロ構造が、たとえば、ＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）/ＩｎＹＧａ１−Ｙ（０＜Ｙ≦１）、Ｉｎ１−ＸＡｌＸＮ（0.63≦Ｘ≦１)/ＧａＮ、Ｉｎ１−ＸＡｌＸＮ（0.63≦Ｘ≦１)/ＩｎＹＧａ１−Ｙ（０＜Ｙ≦１）等のいかなる構造であっても本発明の範囲内とする。また、たとえば、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ構造の界面に、チャネル電子の界面散乱低減のために 1-2 ｎｍ程度の膜厚のＡｌＮが挿入されている構造、すなわち、ＡｌＸＧａ１−ＸＮ/ＡｌＮ/ＧａＮヘテロ構造のような構造が用いられている場合も本発明の範囲内とする。
【００５１】
本実施の形態例においては、ゲート電極５は、窒化物半導体の障壁層２上に構成されているが、ゲートリーク電流を低減するために、ゲート電極５と障壁層２の間に、たとえばＨｆＯ２等のゲート絶縁膜の挿入された、いわゆる絶縁ゲート構造のＨＦＥＴの場合も、本発明の範囲内とする。
【００５２】
［実施の形態例３］
図５は、本発明によるＧａＮ系ＨＦＥＴの第３の形態例（ノーマリーオフ型素子）を模式的に示した断面図である。図において、窒化物半導体からなるチャネル層１と、窒化物半導体からなる障壁層２と、ソース電極３と、ドレイン電極４と、ゲート電極５とを有する窒化物半導体ヘテロ構造電界効果トランジスタにおいて、チャネル層１と障壁層２との界面であるヘテロ界面が非極性面または半極性面であり、ソース電極３・ゲート電極５間およびゲート電極５・ドレイン電極４間の障壁層２表面が、バンドギャップが６．２ｅＶ以上である表面パッシベーション膜で覆われ、ゲート電極５下の障壁層２の厚さが、ゲート電極５下以外の障壁層２の厚さよりも小さく、ゲート電極５下の障壁層２がアンドープ層であり、ゲート電極５下以外の障壁層２の一部に、キャリア供給のためのドーピングが施されている。
【００５３】
本構造は、ゲート電極５を形成する領域下の障壁層２の一部を除去した後にゲート電極５を形成した、いわゆるリセスゲート構造である。非極性面あるいは半極性面を用いたヘテロ構造の場合、極性面を用いた従来型のヘテロの場合とは異なり、ヘテロ界面に分極効果によって高濃度の２次元電子が誘起されることはない。この状況は、ノーマリーオフ型のトランジスタの実現に有利であるが、しかし一方、トランジスタ動作の実現には、同時に、ソース電極３・ゲート電極５間およびゲート電極５・ドレイン電極４間のチャネルには電子を存在させて、この間の電気的な導通を実現する必要がある。そのための構造が図５に示される構造で、障壁層２を構成する３層のうち、中間層および上層にドーピングを施して下層をノンドープ層とした障壁層２を有するヘテロ構造を、リセスゲート構造にすることによって、ゲート電極５下のみを電子空乏させ、ノーマリーオフ型のトランジスタ動作を可能としている。
【００５４】
素子耐圧増大のために用いる表面パッシベーション膜６は、実施の形態例２と同様、バンドギャップの大きい（すなわち絶縁性の高い）絶縁膜である、ＡｌＮ(バンドギャップ
6.2 eV）、Ａl２Ｏ３(バンドギャップ
7-9 eV )、あるいはＳｉＯ２(バンドギャップ 9.0 eV）を用いることができる。また、膜厚に関しても実施の形態例２と同様、10 ｎｍ以上 200 ｎｍ以下が適切である。
【００５５】
本実施の形態例として、非極性面であるｍ面を用いたヘテロ構造として、障壁層２として 35 ｎｍのＡｌ０．３Ｇａ０．７Ｎ、チャネル層１として 2 μｍのＧａＮ、また、表面パッシベーション膜６として 100 ｎｍのＳｉＯ２を用いたＨＦＥＴを作製した。ここで、35 ｎｍのＡｌ０．３Ｇａ０．７Ｎの障壁層２は、最上層が 12 ｎｍのＳｉドープ層（Ｓｉ濃度：５×１０１７ｃｍ−３、図中、ドープ層（Ｉ）で示す）、中間層が４ｎｍのＳｉドープ層（Ｓｉ濃度＝２×１０１７ｃｍ−３、図中、ドープ層（II）で示す）、最下層が 19 ｎｍのノンドープ層とした。また、ゲートリセス構造における、ゲート電極５下のノンドープの障壁層膜厚は 18 ｎｍとした。
【００５６】
上記のゲートリセス構造は、ドライエッチング等の通常の半導体素子製造プロセスを用いて作製した。それ以外の部位の作製プロセスは、実施の形態例２と同様である。ゲート長 1.5 μｍ、ゲート幅 100 μｍのＨＦＥＴを作製したところ、しきい値+5V の良好なノーマリーオフのトランジスタ動作を示した。また、電流コラプスは観察されず、オフ耐圧は 200 V であった。この耐圧の値は、前記構造のＨＦＥＴにおいてＳｉＯ２膜による表面パッシベーションを行わない場合に得られた耐圧の 150 V に比べて大きい値である。このように、本実施の形態例のＨＦＥＴによって、電流コラプスフリーかつ高耐圧のノーマリーオフ型のＡｌＧａＮ/ＧａＮ ＨＦＥＴの特性が得られた。
【００５７】
本実施の形態例においては、障壁層２のドーピングは、ドーピング濃度の異なる２つの層において施されているが、ドーピングが施されている障壁層２領域において、いかなるドーピング濃度のプロファイルが用いられている場合も、本発明の範囲内とする。
【００５８】
本実施の形態例においては、障壁層２としてＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）、チャネル層１としてＧａＮを用いた、ＡｌＸＧａ１−ＸＮ/ＧａＮなる障壁層半導体/チャネル層半導体ヘテロ構造を用いたが、障壁層半導体/チャネル層半導体ヘテロ構造が、たとえば、ＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）/ＩｎＹＧａ１−Ｙ（０＜Ｙ≦１）、Ｉｎ１−ＸＡｌＸＮ（0.63≦Ｘ≦１)/ＧａＮ、Ｉｎ１−ＸＡｌＸＮ（0.63≦Ｘ≦１)/ＩｎＹＧａ１−ＹＮ（０＜Ｙ≦１）等のいかなる構造であっても本発明の範囲内とする。また、たとえば、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ構造の界面に、チャネル電子の界面散乱低減のために 1-2 ｎｍ程度の膜厚のＡｌＮが挿入されている構造、すなわち、ＡｌＸＧａ１−ＸＮ/ＡｌＮ/ＧａＮヘテロ構造のような構造が用いられている場合も本発明の範囲内とする。
【００５９】
本実施の形態例においては、ゲート電極５は、窒化物半導体の障壁層２上に構成されているが、ゲートリーク電流を低減するために、ゲート電極５と障壁層２の間に、たとえばＨｆＯ２等のゲート絶縁膜の挿入された、いわゆる絶縁ゲート構造のＨＦＥＴの場合も、本発明の範囲内とする。
［実施の形態例４］
図６は、本発明によるＧａＮ系ＨＦＥＴの第４の形態例（ノーマリーオフ型素子）を模式的に示した断面図である。図において、窒化物半導体からなるチャネル層１と、窒化物半導体からなる障壁層２と、ソース電極３と、ドレイン電極４と、ゲート電極５とを有する窒化物半導体ヘテロ構造電界効果トランジスタにおいて、チャネル層１と障壁層２との界面であるヘテロ界面が非極性面または半極性面であり、ソース電極３・ゲート電極５間およびゲート電極５・ドレイン電極４間の障壁層２表面が、バンドギャップが６．２ｅＶ以上である表面パッシベーション膜で覆われ、ゲート電極５下の障壁層２がアンドープ層であり、ゲート電極５下以外の障壁層２の一部に、キャリア供給のためのドーピングが施されている。
【００６０】
本構造においては、ソース電極３・ゲート電極５間およびゲート電極５・ドレイン電極４間にイオン注入を行うことで、この領域下のチャネルに電子を存在させ、電気的な導通を実現している。一方、ゲート電極５下のチャネルにおいては、非極性面あるいは半極性面のヘテロ構造ゆえに電子空乏が実現され、結果として、図６の構造により、ノーマリーオフ型のトランジスタ動作が可能となる。
【００６１】
素子耐圧増大のために用いる表面パッシベーンション膜６は、実施の形態例２および３と同様、バンドギャップの大きい（すなわち絶縁性の高い）絶縁膜である、ＡｌＮ(バンドギャップ
6.2 eV)、Ａｌ２Ｏ３（バンドギャップ 7-9 eV)、あるいはＳｉＯ２(バンドギャップ 9.0 eV）を用いることができる。また、膜厚に関しても実施の形態例２および３と同様、10 ｎｍ以上 200 ｎｍ以下が適切である。
【００６２】
本実施の形態例として、非極性面であるｍ面を用いたヘテロ構造として、障壁層２として 35 ｎｍのノンドープのＡｌ０．３Ｇａ０．７Ｎ、チャネル層１として 2 μｍのＧａＮ、また、表面パッシベーション膜６として 100 ｍのＳｉＯ２を用いたＨＦＥＴを作製した。ソース電極３・ゲート電極５間およびゲート電極５・ドレイン電極４間には、通常用いられるイオン注入装置を用いてＳｉのイオン注入を行った後、熱アニーリングによってキャリアの活性化を行った。それ以外の部位の作製プロセスは、実施の形態例２と同様である。
【００６３】
ゲート長 1.5 μｍ、ゲート幅 100 μｍのＨＦＥＴを作製したところ、しきい値+5V の良好なノーマリーオフのトランジスタ動作を示した。また、電流コラプスは観察されず、オフ耐圧 200 V であった。この耐圧の値は、前記構造のＨＦＥＴにおいてＳｉＯ２膜による表面パッシベーションを行わない場合に得られた耐圧の 150 V に比べて大きい値である。このように、本実施の形態例のＨＦＥＴによって、電流コラプスフリーかつ高耐圧のノーマリーオフ型のＡｌＧａＮ/ＧａＮＨＦＥＴの特性が得られた。
【００６４】
本実施の形態例のノーマリーオフ型ＨＦＥＴを、実施の形態例３のそれと比較すると、本実施の形態例の作製にはイオン注入装置なる大掛かりな装置を使用する必要があるという不利な点がある一方、実施の形態例３における、エッチング技術によるリセスゲート構造の作製のような複雑な製造プロセスを必要としないという有利な点がある。ＨＦＥＴの特性は両者で損得はない。
【００６５】
なお、実施の形態例３においては、多段エピタキシャル成長とエッチング技術によるリセスゲート構造の作製を行ったが、本実施の形態例のように、イオン注入を用いてリセスゲート構造を作製してもよい。その場合の素子作製の手順は、たとえば、(1):障壁層半導体層を成長する、(2):ソース/ゲート間、ゲート/ドレイン間の領域に多段イオン注入する、(3):ＳｉＯ２パッシベーション膜を全面に形成する、(4):アニールを行う、(5):ソース、ゲート、ドレイン各電極領域のＳｉＯ２を除去する、(6):ソース、ゲート、ドレイン各電極領域に電極金属を蒸着する、とする。この場合に、手順(3)と(4)を入れ替えてもよい。さらに、本実施の形態例のように、ソース、ゲート、ドレイン各電極を作製した後、各電極をマスクとして多段イオン注入してもよい。
【００６６】
本実施の形態例においては、障壁層２としてＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）、チャネル層１としてＧａＮを用いた、ＡｌＸＧａ１−ＸＮ/ＧａＮなる障壁層半導体/チャネル層半導体ヘテロ構造を用いたが、障壁層半導体/チャネル層半導体ヘテロ構造が、たとえば、ＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１)/ＩｎＹＧａ１−ＹＮ（０＜Ｙ≦１）、Ｉｎ１−ＸＡｌＸＮ（0.63≦Ｘ≦１)/ＧａＮ、Ｉｎ１−ＸＡｌＸＮ（0.63≦Ｘ≦１)/ＩｎＹＧａ１−ＹＮ（０＜Ｙ≦１）等のいかなる構造であっても本発明の範囲内とする。また、たとえば、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ構造の界面に、チャネル電子の界面散乱低減のために 1-2 ｎｍ程度の膜厚のＡｌＮが挿入されている構造、すなわち、ＡｌＸＧａ１−ＸＮ/ＡｌＮ/ＧａＮヘテロ構造のような構造が用いられている場合も本発明の範囲内とする。
【００６７】
本実施の形態例においては、ゲート電極５は、窒化物半導体の障壁層２上に構成されているが、ゲートリーク電流を低減するために、ゲート電極５と障壁層２の間に、たとえばＨｆＯ２等のゲート絶縁膜の挿入された、いわゆる絶縁ゲート構造のＨＦＥＴの場合も、本発明の範囲内とする。
【図面の簡単な説明】
【００６８】
【図１】ＧａＮ系半導体の結晶面を説明する図である。
【図２】ＧａＮ系半導体の結晶面を説明する図である。
【図３】本発明に係るＡｌＧａＮ/ＧａＮ ＨＦＥＴを説明する断面図である。
【図４】本発明に係るＡｌＧａＮ/ＧａＮ ＨＦＥＴを説明する断面図である。
【図５】本発明に係るＡｌＧａＮ/ＧａＮ ＨＦＥＴを説明する断面図である。
【図６】本発明に係るＡｌＧａＮ/ＧａＮ ＨＦＥＴを説明する断面図である。
【図７】従来型ＡｌＧａＮ/ＧａＮ ＨＦＥＴを説明する断面図である。
【図８】従来型ＡｌＧａＮ/ＧａＮ ＨＦＥＴにける電流コラプス現象を説明する断面図である。
【符号の説明】
【００６９】
１：チャネル層、２：障壁層、３：ソース電極、４：ドレイン電極、５：ゲート電極、６：表面パッシベーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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