(57)【特許請求の範囲】
【請求項１】
半導体表面に形成した分離酸化膜層にパターン形成したイオン注入開口部から不純物元素のイオン注入を行ってボディ層を拡散形成した後に、前記イオン注入開口部から反対の導電型となる不純物元素のイオン注入を行って前記ボディ層内に層薄のソース層を拡散形成し、前記ボディ層の拡散深さと前記ソース層の拡散深さの表面部における差をチャンネル長として構成するＤＭＯＳ型半導体装置において、
前記イオン注入開口部から前記ボディ層と反対の導電型となる不純物元素のイオン注入を行って前記ボディ層内に層薄に拡散形成したソース形成規制層と、前記イオン注入開口部から前記ソース形成規制層と同一の導電型となる不純物元素のイオン注入を行って前記ソース形成規制層内に拡散形成したソース層を有し、
前記ソース形成規制層が、前記ボディ層内において、ゲート酸化膜上に形成したゲート部の端部からその下層領域に拡がって生じる層厚又は形状のバラツキのあるゲートバーズビークの発生領域よりもさらに横広がりの拡散層として形成されることを特徴とするＤＭＯＳ型半導体装置。
【請求項２】
シリコン基板の主面上に埋込み拡散層を拡散形成する工程と、シリコン基板と前記埋込み拡散層上にエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層上に分離酸化膜層を形成する工程と、ゲート領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート部を形成する工程と、前記分離酸化膜層と前記ゲート酸化膜からなるイオン注入開口部から不純物元素のイオン注入を行ってボディ層を拡散形成する工程と、
前記イオン注入開口部から反対の導電型となる不純物元素のイオン注入を行って前記ボディ層内に層薄のソース層を拡散形成する工程とを経て、前記ボディ層の拡散深さと前記ソース層の拡散深さの表面部における差をチャンネル長として構成するＤＭＯＳ型半導体装置の製造方法において、
前記ボディ層形成工程の後工程でかつ前記ソース層形成工程の前工程として、前記イオン注入開口部から前記ボディ層と反対の導電型となる不純物元素のイオン注入で行って前記ボディ層内に層薄のソース形成規制層を拡散形成する工程を施し、
前記ボディ層内に、前記ゲート部の端部からその下層領域に拡がる層厚又は形状のバラツキのあるゲートバーズビークの発生領域よりもさらに横広がりの拡散層からなるソース形成規制層を予め形成し、このソース形成規制層内に前記ソース層を形成することを特徴とするＤＭＯＳ半導体装置の製造方法。
【請求項３】
前記ソース形成規制層形成工程が、前記イオン注入開口部の一部である前記ゲート部の端部をセルフアライメントとして、前記ボディ層内に前記不純物元素のイオン注入を行って前記ソース形成規制層を形成することを特徴とする請求項２に記載のＤＭＯＳ半導体装置の製造方法。
【請求項４】
前記ソース形成規制層形成工程が、前記イオン注入開口部から不純物元素イオンの斜め注入を行って前記ソース形成規制層を形成することを特徴とする請求項３に記載のＤＭＯＳ半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＭＯＳ型半導体装置（DMOS:double diffused metal oxide semiconductor）及びその製造法に関する。
【背景技術】
【０００２】
ＤＭＯＳ型半導体装置（以下、ＤＭＯＳ半導体と略称する。）１００は、図９に示すように半導体層（エピタキシャル成長層）１０１の表面に形成した分離酸化膜層１０２にイオン注入開口部１０３が形成される。ＤＭＯＳ半導体１００は、イオン注入開口部１０３から不純物元素のイオン注入（ドープ）を行ってボディ層１０４を形成するとともに、イオン注入開口部１０３を共用して反対の導電型となる不純物元素のイオンをそれぞれ注入してソース層１０５とバックゲート層１０６を形成する。ＤＭＯＳ半導体１００は、図１１に示すようにボディ層１０４の拡散深さとソース層１０５の拡散深さの表面部における差がチャンネル長ｃとして構成されることで、容易に短チャンネル化が図られ、またボディ層１０４の形状により高耐圧化が図られる等の特徴を有している。
【０００３】
従来のＤＭＯＳ半導体１００の製造方法は、一般にｐ型シリコン基板１０７の主面から不純物元素をイオン注入して内部に拡散させることによりｎ型埋込み拡散層１０８を形成し、この埋込み拡散層１０８とシリコン基板１０７の主面上にｎ型エピタキシャル成長層１０１を形成する。製造方法は、エピタキシャル成長層１０１上に例えばロコス（LOCOS:local Oxidation of silicon）法により比較的膜厚の分離酸化膜層１０２を形成する。この時、イオン注入開口部１０３が形成される。
【０００４】
製造方法は、エピタキシャル成長層１０１上にゲート酸化膜１０９を介してゲート部１１０を形成する（図１０参照）。製造方法は、ゲート部１１０の一部とイオン注入開口部１０３とが共同してセルフアライメントを構成してエピタキシャル成長層１０１にｐ型不純物元素のイオン注入を行ってボディ層１０４を拡散形成する。製造方法は、ゲート部１１０の一部でセルフアライメントを構成してボディ層１０４内にｎ型不純物元素のイオン注入を行うことにより、ボディ層１０４内に層薄のソース層１０５を拡散形成する（図１１参照）。製造方法は、イオン注入開口部１０３からボディ層１０４内にｐ型不純物元素のイオン注入を行ってバックゲート層１０６を拡散形成する。
【０００５】
製造方法は、上述したソース層１０５の形成と同時若しくは別工程により、エピタキシャル成長層１０１内にｎ型不純物元素のイオン注入を行ってドリフト層１１３を拡散形成するとともに、さらにこのドリフト層１１３内に同型不純物元素のイオン注入を行ってドレイン層１１４を拡散形成する。なお、製造方法は、電極形成工程等を施して図９に示すＤＭＯＳ半導体１００を製造する。
【０００６】
特許文献１には、オン状態でありチャンネル電流が流れている状態でのソース・ドレイン間の耐圧特性の向上を図ったＤＭＯＳタイプのＮチャンネル型高耐圧トランジスタが開示されている。高耐圧トランジスタは、ソース層とドレイン層との間のチャンネル領域を含んで形成された第１ボディ層と、この第１ボディ層からドレイン層の下の領域に張り出す層薄の第２ボディ層とによりボディ層を構成し、ドレイン電圧による電界をこの部分で緩和して耐圧特性の向上を図っている。
【特許文献１】特開２００４−３９７７４公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＤＭＯＳ半導体１００においては、ボディ層１０４を形成した後に、ソース層１０５やバックゲート層１０６を形成する間において、アニール処理（熱酸化処理）が施される。ＤＭＯＳ半導体１００においては、ゲート酸化膜１０９上にゲート部１１０が形成されるが、上述した後工程で施される熱酸化処理によりゲート部１１０の端部においてゲート酸化膜１０９が影響を受けて図１１に示すように層厚や形状が不安定なゲートバーズビーク１１５を発生させる。
【０００８】
ＤＭＯＳ半導体１００においては、上述したようにイオン注入開口部１０３からボディ層１０４内に不純物元素のイオン注入を行ってソース層１０５を拡散形成する。ＤＭＯＳ半導体１００においては、この際にゲート部１１０の端部をセルフアライメントとして不純物元素のイオン注入が行われるが、ゲート部１１０の端部からその下層領域への拡散は小さい。ＤＭＯＳ半導体１００においては、このためにソース層１０５がボディ層１０４内において上述したゲートバーズビーク１１５の発生領域に跨って形成される。
【０００９】
ＤＭＯＳ半導体１００においては、上述したようにボディ層１０４の拡散深さとソース層１０５の拡散深さの表面部における差がチャンネル長Ｃとして構成される。ＤＭＯＳ半導体１００においては、ソース層１０５がゲートバーズビーク１１５の発生領域に跨って形成されることから、ゲートバーズビーク１１５の層厚や形状のバラツキによる影響を受けて特性にバラツキが生じたり歩留りが低下するといった問題があった。
【００１０】
したがって、本発明は、ゲートバーズビークの影響を受けない安定したソース層を形成することにより特性向上を図るＤＭＯＳ型半導体装置（ＤＭＯＳ半導体）及びその製造方法を提供することを目的に提案されたものである。
【課題を解決するための手段】
【００１１】
上述した目的を達成する本発明にかかるＤＭＯＳ半導体装置は、  半導体表面に形成した分離酸化膜層にパターン形成したイオン注入開口部から不純物元素のイオン注入を行ってボディ層を拡散形成した後に、前記イオン注入開口部から反対の導電型となる不純物元素のイオン注入を行って前記ボディ層内に層薄のソース層を拡散形成し、前記ボディ層の拡散深さと前記ソース層の拡散深さの表面部における差をチャンネル長として構成するＤＭＯＳ型半導体装置において、
前記イオン注入開口部から前記ボディ層と反対の導電型となる不純物元素のイオン注入を行って前記ボディ層内に層薄に拡散形成したソース形成規制層と、前記イオン注入開口部から前記ソース形成規制層と同一の導電型となる不純物元素のイオン注入を行って前記ソース形成規制層内に拡散形成したソース層を有し、
前記ソース形成規制層が、前記ボディ層内において、ゲート酸化膜上に形成したゲート部の端部からその下層領域に拡がって生じる層厚又は形状のバラツキのあるゲートバーズビークの発生領域よりもさらに横広がりの拡散層として形成される。
【００１２】
ＤＭＯＳ半導体装置においては、ソース形成規制層がボディ層内に、ゲート酸化膜上に形成したゲート部の端部からその下層領域に拡がって生じる層厚や形状にバラツキが多いゲートバーズビークの発生領域よりもさらに横広がりの拡散層として形成される。ＤＭＯＳ半導体装置においては、ゲートバーズビークよりも横広がりの拡散層として形成されたソース形成規制層内にソース層を形成することにより、ソース層がゲートバーズビークの層厚や形状のバラツキに影響されない安定した形状に形成される。ＤＭＯＳ半導体装置においては、これにより特性のバラツキや歩留りの低減が図られる。
【００１３】
また、上述した目的を達成する本発明にかかるＤＭＯＳ半導体装置の製造方法は、  シリコン基板の主面上に埋込み拡散層を拡散形成する工程と、シリコン基板と前記埋込み拡散層上にエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層上に分離酸化膜層を形成する工程と、ゲート領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート部を形成する工程と、前記分離酸化膜層と前記ゲート酸化膜からなるイオン注入開口部から不純物元素のイオン注入を行ってボディ層を拡散形成する工程と、
前記イオン注入開口部から反対の導電型となる不純物元素のイオン注入を行って前記ボディ層内に層薄のソース層を拡散形成する工程とを経て、前記ボディ層の拡散深さと前記ソース層の拡散深さの表面部における差をチャンネル長として構成するＤＭＯＳ型半導体装置の製造方法において、
前記ボディ層形成工程の後工程でかつ前記ソース層形成工程の前工程として、前記イオン注入開口部から前記ボディ層と反対の導電型となる不純物元素のイオン注入で行って前記ボディ層内に層薄のソース形成規制層を拡散形成する工程を施し、
前記ボディ層内に、前記ゲート部の端部からその下層領域に拡がる層厚又は形状のバラツキのあるゲートバーズビークの発生領域よりもさらに横広がりの拡散層からなるソース形成規制層を予め形成し、このソース形成規制層内に前記ソース層を形成する。 
【００１４】
ＤＭＯＳ半導体装置の製造方法においては、ソース形成規制層形成工程により、ボディ層内にゲート酸化膜上に形成したゲート部の端部からその下層領域に拡がって生じる層厚や形状のバラツキが大きいゲートバーズビークの発生領域よりもさらに横広がりの拡散層からなり、ソース層を形成するソース形成規制層を形成する。ＤＭＯＳ半導体装置の製造方法においては、ゲートバーズビークよりも横広がりの拡散層として形成されたソース形成規制層内にソース層を形成することにより、ソース層がゲートバーズビークの層厚や形状のバラツキに影響されない安定した形状に形成され特性のバラツキや歩留りの低減を図ってＤＭＯＳ半導体装置を製造する。
【発明の効果】
【００１５】
本発明によれば、ボディ層との間で拡散深さの表面部における差をチャンネル長として構成するソース層が、ゲートバーズビークの発生領域よりも横広がりの拡散層として形成されたソース形成規制層内に形成されることにより、ゲートバーズビークの層厚や形状のバラツキに影響されない安定した形状となり特性のバラツキや歩留りの低減が図られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態として示すＤＭＯＳ半導体１及びその製造方法について、図面を参照して詳細に説明する。実施の形態として図１及び図２に示したＤＭＯＳ半導体１は、上述した従来のＤＭＯＳ半導体１００と基本的な構成を同様とされ、後述するボディ層２の拡散深さとこのボディ層２内にバックゲート層３とともに形成されるソース層４の拡散深さの表面部における差がチャンネル長Ｃとされる。ＤＭＯＳ半導体１においても、容易に短チャンネル化が図られ、またボディ層２を適宜の形状に形成することにより高耐圧化が図られる等の特徴を有している。
【００１７】
ＤＭＯＳ半導体１は、詳細を後述するようにボディ層２内に予めソース形成規制層５を形成するとともに、このソース形成規制層５内にソース層４を形成する。ＤＭＯＳ半導体１は、ソース形成規制層５が、ボディ層２を形成した後に施される熱酸化処理等により生じるゲートバーズビーク６の発生領域よりも横広がりの拡散層からなる。ＤＭＯＳ半導体１は、ソース形成規制層５内にソース層４を形成することで、層厚や形状のバラツキが大きいゲートバーズビーク６の影響が回避されて安定した層厚や形状を有するソース層４が形成される。ＤＭＯＳ半導体１においては、かかる構成によりボディ層２とソース規制層５との間で安定したチャンネル長Ｃが構成され、特性のバラツキや歩留りの低減が図られる。
【００１８】
ＤＭＯＳ半導体１は、ｐ−型シリコン基板７を用いてその主面の所定領域にイオン注入機によりｎ＋型不純物元素をイオン注入し、この不純物元素がシリコン基板７の内部に拡散することにより埋込み拡散層８が形成される。ＤＭＯＳ半導体１は、例えばエピタキシャル成長装置により、シリコン基板７と埋込み拡散層８に跨る全域に亘ってｎ−型エピタキシャル成長層９が形成される。ＤＭＯＳ半導体１は、エピタキシャル成長層９上にロコス法により厚膜の分離酸化膜層（ロコス酸化膜層）１０が形成される。
【００１９】
ＤＭＯＳ半導体１において、分離酸化膜層１０は、第１イオン注入開口部１１を形成するとともに、層内にドレイン層１４を形成するための第２イオン注入開口部１２を形成する。ＤＭＯＳ半導体１は、第１イオン注入開口部１１が、ボディ層２内に形成するバックゲート層を形成するためのイオン注入開口部として兼用される。
ＤＭＯＳ半導体１は、熱酸化処理が施されることにより、ゲート領域に絶縁膜として作用するゲート酸化膜１５が形成さる。ＤＭＯＳ半導体１は、このゲート酸化膜１５上に、第１イオン注入開口部１１と第２イオン注入開口部１２を区分する分離酸化膜層１０の一部に跨るゲート部１６が形成される。
【００２０】
ＤＭＯＳ半導体１は、イオン注入機により第１イオン注入開口部１１からｐ型不純物元素のイオン注入が行われ、注入された不純物元素イオンがエピタキシャル成長層９内に所定の範囲と深さで拡散することによりボディ層２を形成する。ＤＭＯＳ半導体１は、形成したボディ層２の表面に第１イオン注入開口部１１を所定の範囲で開口させるマスキングを施した状態で、イオン注入機によりｎ型不純物元素のイオン注入を行ってボディ層２内にソース形成規制層５を拡散形成する。
【００２１】
ＤＭＯＳ半導体１は、第１イオン注入開口部１１に所定のマスキングを行った状態でイオン注入機によりｐ型不純物元素のイオン注入を行ってボディ層２内にソース形成規制層５と隣り合うバックゲート層３を拡散形成する。ＤＭＯＳ半導体１は、同様にして第１イオン注入開口部１１に所定のマスキングを行った状態でイオン注入機によりｎ型不純物元素のイオン注入を行ってソース形成規制層５内にソース層４を拡散形成する。
【００２２】
ＤＭＯＳ半導体１は、イオン注入機により指定領域にｎ型不純物元素のイオン注入が行われ、注入された不純物元素イオンがエピタキシャル成長層９に所定の範囲と深さで拡散することによりドリフト層１３を形成する。ＤＭＯＳ半導体１は、第２イオン注入開口部１２からドリフト層１３内にｎ型不純物元素のイオン注入を行って、図１に示すようにドリフト層１３の分離酸化膜１０で規定された領域に層薄のドレイン層１４を拡散形成する。
【００２３】
ＤＭＯＳ半導体１においても、ボディ層２を形成した後に、ソース層４やバックゲート層３等を形成する間において、結晶安定化や絶縁保持等のために熱酸化処理が施される。ＤＭＯＳ半導体１においても、ゲート酸化膜１５が、この後工程で施される熱酸化処理の影響を受けることによりゲート部１６の端部において層厚や形状が不安定となるゲートバーズビーク６を発生させる。ＤＭＯＳ半導体１においては、ゲート部１６をセルフアライメントとして形成するソース層４を、上述したようにボディ層２に予め形成したソース形成規制層５内に形成することからゲートバーズビーク６の影響を受けることなく安定した層厚や形状を有して形成される。
【００２４】
ソース形成規制層５は、図１及び図２に示すようにボディ層２よりも層薄であり、後述する不純物元素イオンの注入工程によりゲート部１６の端部に対してゲートバーズビーク６の発生領域よりも横広がりの拡散層として形成される。ソース形成規制層５は、第１イオン注入開口部１１から注入した不純物元素イオンをゲート部１６の端部からその下側領域に拡散させて形成されるが、その横拡がり量Ａに対してボディ層２内における拡散深さ量Ｘｊが、１．２５Ａ≒Ｘｊ＜Ｔ（Ｔ：ボディ層２の層厚量）の条件で拡散形成される。
【００２５】
ＤＭＯＳ半導体１においては、上述したようにボディ層２にソース形成規制層５を予め形成し、所定の工程を経た後にソース形成規制層５に規制されてソース層４がボディ層２に形成される。したがって、ＤＭＯＳ半導体１においては、ゲート部１６の端部に発生するゲートバーズビーク６の影響を受けない安定した層厚や形状を有するソース層４が形成される。ＤＭＯＳ半導体１においては、ボディ層２とソース形成規制層５の表面部におれる拡散深さの差に基づくチャンネル長が高精度に保持され、特性のバラツキや歩留りの低減が図られる。
【００２６】
上述したＤＭＯＳ半導体１の製造工程は、従来のＤＭＯＳ半導体１００と基本的な工程をほぼ同様とし、主たる工程として埋込み拡散層形成工程と、エピタキシャル成長層・パッド酸化シリコン膜形成工程と、シリコン窒化膜形成工程と、シリコン窒化膜パターンニング工程と、分離酸化膜層形成工程とを有し、第１イオン注入開口部１１と第２イオン注入開口部１２を形成する。
【００２７】
ＤＭＯＳ半導体１の製造工程は、ゲート酸化膜形成工程と、ゲート部形成工程と、ボディ層形成工程と、ドリフト層形成工程と、酸化膜形成工程とを有する。ＤＭＯＳ半導体１の製造工程は、ボディ層形成工程の後工程として特徴的なソース形成規制層形成工程を施した後に、ソース層形成工程やドレイン層形成工程と、ゲート部導通工程等を施してＤＭＯＳ半導体１を製造する。なお、ＤＭＯＳ半導体１の製造工程においては、かかる工程に限定されず従来実施されている種々の工程を経てＤＭＯＳ半導体１を製造するようにしてもよいが、ソース層形成工程の前段の工程としてソース形成規制層形成工程が施される。
【００２８】
埋込み拡散層形成工程は、酸化シリコン膜に対して、例えばフォトレジスト層の形成、所定領域の感光処理（又は露光処理。以下同様）と現像処理とによる開口部形成（又は開口部以外の除去）、開口部位における酸化シリコン膜のエッチング等の一連の処理を経るフォトリソグラフィ工程により、酸化シリコン膜に開口部を形成する。埋込み拡散層形成工程は、酸化シリコン膜をマスク膜として開口部からイオン注入装置によってｎ型不純物元素のイオン注入を行い、シリコン基板７の内部に埋め込み拡散させることにより埋込み拡散層８を形成する。
【００２９】
ＤＭＯＳ半導体１の製造工程は、エピタキシャル成長層・パッド酸化膜形成工程が、シリコン基板７上に残った酸化シリコン膜を除去する工程と、エピタキシャル成長層９を形成する工程と、パッド酸化膜１８を形成する工程等を施す。エピタキシャル成長層・パッド酸化膜形成工程は、エッチング処理等によりシリコン基板７の主面上に残った酸化シリコン膜を除去した状態で、シリコン基板７と埋込み拡散層８上にエピタキシャル成長装置によりｎ型エピタキシャル成長層９を形成する。エピタキシャル成長層・パッド酸化シリコン膜形成工程は、１０ｎｍ〜５０ｎｍ程度の膜厚を有して形成される。
【００３０】
ＤＭＯＳ半導体１の製造工程は、シリコン窒化膜形成工程により、パッド酸化膜１８上に耐酸化膜であるシリコン窒化膜を形成する。シリコン窒化膜形成工程は、例えば減圧条件で窒素ガスをパッド酸化膜１８を介してエピタキシャル成長層９上に供給するＬＰＣＶＤ法（low pressure chemical vapor deposition）により、所定の膜厚を有するシリコン窒化膜を形成する。
【００３１】
ＤＭＯＳ半導体１の製造工程は、上述したフォトリソグラフィ工程を内容とするシリコン窒化膜パターンニング工程により、埋込み拡散層８と対向する第１イオン注入開口部１１と第２イオン注入開口部１２の対応部位を残してシリコン窒化膜をパッド酸化膜１８上から除去するパターンニングを行う。
【００３２】
ＤＭＯＳ半導体１の製造工程は、分離酸化膜層形成工程により、所定の膜厚を有する分離酸化膜層１０を形成する。分離酸化膜層形成工程は、フォトレジスト層を除去したシリコン窒化膜を耐酸化膜として第１イオン注入開口部１１と第２イオン注入開口部１２の対応部位の酸化を抑制し、例えば１０００℃の高温環境下で水素燃焼酸化法により５００ｎｍ〜１０００ｎｍ程度の厚みを有する分離酸化膜１０を選択的に形成する。分離酸化膜層形成工程は、主面上に残されたシリコン窒化膜１２を例えばドライエッチング処理により除去することにより、第１イオン注入開口部１１と第２イオン注入開口部１２を開口した層厚の分離酸化膜層１０を形成する。
【００３３】
ＤＭＯＳ半導体１の製造工程は、ゲート酸化膜形成工程により、分離酸化膜層１０の開口部位を被覆してゲート酸化膜１５を形成する。ゲート酸化膜形成工程は、分離酸化膜層１０上からレジスト層を除去した後に、例えば塩化水素（ＨＣＩ）の含有雰囲気のドライ酸素中で酸化を行うＨＣＩ酸化法等により開口部位上に最適化された膜厚を有するゲート酸化膜１５を形成する。
【００３４】
ＤＭＯＳ半導体１の製造工程は、詳細を省略するがゲート部形成工程により、ゲート酸化膜１５上にゲート部１６を形成する。ゲート部形成工程は、詳細を省略するが例えば多結晶シリコンの堆積、低抵抗化、フォトリソグラフィ処理等の工程を経て、第１イオン注入開口部１１の一部と第１イオン注入開口部１１及び第２イオン注入開口部１２を区分する分離酸化膜層１０の一部に跨ってゲート酸化膜１５上にゲート部１６を形成する（図４参照）。
【００３５】
ＤＭＯＳ半導体１の製造工程は、ボディ層形成工程により、第１イオン注入開口部１１から不純物元素のイオン注入を行ってボディ層２を形成する。ボディ層形成工程は、分離酸化膜層１０とゲート部１６をセルフアライメントとして、イオン注入機により第１イオン注入開口部１１からｐ型不純物元素のイオン注入を行う。ボディ層形成工程は、注入した不純物元素イオンがエピタキシャル成長層７内に所定の範囲と深さで拡散することにより、所定の拡散深さ（層厚Ｔ）を有し、ゲート部１６側においてその端部から下層領域に拡がる横広がりの拡散層としてボディ層２を形成する。
【００３６】
ＤＭＯＳ半導体１の製造工程は、ドリフト層形成工程により、指定領域に不純物元素のイオン注入を行ってドリフト層１３を形成する。ドリフト層形成工程は、イオン注入機により指定領域にｎ型不純物元素のイオン注入を行う。ドリフト層形成工程は、注入した不純物元素イオンがエピタキシャル成長層９内に所定の範囲と深さで拡散することにより、ドリフト層１３を形成する（図５参照）。
【００３７】
ＤＭＯＳ半導体１の製造工程は、上述したボディ層形成工程やドリフト層形成工程の後工程として酸化膜形成工程により結晶性回復等のための熱酸化処理を施す。ＤＭＯＳ半導体１の製造工程においては、この酸化膜形成工程によりゲート酸化膜１５が影響を受け、ゲート部１６の端部からその下層に拡がる領域において層厚や形状変化が生じてそのバラツキが大きいゲートバーズビーク６が発生する。
【００３８】
ＤＭＯＳ半導体１の製造工程は、ソース形成規制層形成工程により、ボディ層２に安定したソース層４を形成するためのソース形成規制層５を形成する。ソース形成規制層形成工程は、レジスト層１９を形成し、このレジスト層１９に対するフォトリソグラフィ工程を施してボディ層２の対応部位に対する感光処理による開口部２０を形成し、この開口部２０から矢印で示すようにボディ層２内にｎ型不純物元素のイオン注入等を行って、ボディ層２にその層厚Ｔよりも薄厚のソース形成規制層５を形成する（図６参照）。
【００３９】
ソース形成規制層形成工程は、開口部２０をゲート部１６側においてその開口縁と端部が略同一面、もしくは端部よりも大きくなるように形成してゲート部１６をセルフアライメントとして不純物元素のイオン注入が行われるようにする。ソース形成規制層形成工程は、注入する不純物元素イオンがゲート部１６の端部に対してゲートバーズビーク６の発生領域よりも横拡がり量Ａを以って横広がりに拡散するようにコントロールされる。ソース形成規制層形成工程は、例えば不純物元素イオンの拡散濃度の調整やアニール時間の調整等の方法により、横広がり拡散のコントロールを行う。また、ソース形成規制層形成工程は、上述したように横拡がり量Ａに対してボディ層２内における拡散深さ量Ｘｊが、１．２５Ａ≒Ｘｊ＜Ｔの条件で不純物元素のイオン注入を行う。
【００４０】
ソース形成規制層形成工程においては、上述したコントロール条件による不純物元素のイオン注入に限定されず、他の適宜の方法により不純物元素イオンをゲート部１６の端部に対してゲートバーズビーク６の発生領域よりも横拡がりに拡散させてソース形成規制層５を形成してもよい。ソース形成規制層形成工程は、例えば図７に矢印で示すように不純物元素イオンの注入をゲート部１６の端部側に向かって角度を付して注入する、いわゆる斜め注入法によりゲートバーズビーク６の発生領域よりも横拡がりに拡散させてソース形成規制層５を形成することも可能である。
【００４１】
ＤＭＯＳ半導体１の製造工程は、ソース形成規制層５を形成するためのレジスト層１９を除去する工程と、酸化膜１７の再生熱酸化処理の工程を経て、ソース層形成工程が施されてソース形成規制層５内にソース層４を形成する。ソース層形成工程は、ソース形成規制層５上にレジスト層を形成し、このレジスト層に対するフォトリソグラフィ工程を施してソース形成規制層５の対応部位に対する感光処理による開口部を形成し、この開口部からボディ層２内にｎ型不純物元素のイオン注入等を行って、ソース形成規制層５により形成領域を規制されてソース層４を形成する。
【００４２】
ＤＭＯＳ半導体１の製造工程は、上述したソース層形成工程と同時、或いは別工程によりドリフト層１３内にドレイン層１４を形成するドレイン層形成工程が施される。ドレイン層形成工程は、分離酸化膜層１０をセルフアライメントとして第２イオン注入開口部１２からドリフト層１３内にｎ型不純物元素のイオン注入等を行って、ドリフト層１３よりも層薄のドレイン層１４を形成する。
【００４３】
ＤＭＯＳ半導体１の製造工程においては、上述したようにボディ層形成工程とソース層形成工程との間においてソース形成規制層形成工程を施し、ゲート酸化膜１５の形成後に施される熱酸化処理等によりゲート部１６の端部からその下層領域に拡がって生じる層厚や形状のバラツキが大きいゲートバーズビーク６の発生領域よりもさらに横広がりの拡散層からなるソース形成規制層５をボディ層２内に形成する。ＤＭＯＳ半導体１の製造工程においては、予め形成したソース形成規制層５の範囲で形成されるソース層４が、ゲートバーズビーク６の層厚や形状のバラツキに影響されない安定した形状に形成されることにより特性のバラツキや歩留りの低減を図ってＤＭＯＳ半導体１を製造する。
【００４４】
本発明は、上述した実施の形態に限定されず、特許請求の範囲及びその主旨を逸脱することなく様々な変更、置換又は同等の方法で実施することが可能であることは当業者にとって明らかである。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態として示すＤＭＯＳ半導体の要部断面図である。
【図２】ボディ層に形成したソース形成規制層とゲート酸化膜に生じるゲートバーズビークの構成説明図である。
【図３】ＤＭＯＳ半導体の製造工程の説明図であり、シリコン基板に埋込み拡散層とエピタキシャル成長層を形成する工程説明図である。
【図４】分離酸化膜層にイオン注入開口部を形成するとともにゲート部を形成する工程説明図である。
【図５】ボディ層とドリフト層を拡散形成する工程説明図である。
【図６】ボディ層に不純物元素のイオン注入を行ってソース形成規制層を拡散形成する工程説明図である。
【図７】ボディ層に斜めイオン注入を行ってソース形成規制層を拡散形成する工程説明図である。
【図８】ソース形成規制層内にソース層を形成する工程説明図である。
【図９】従来のＤＭＯＳ半導体の要部断面図である。
【図１０】従来のＤＭＯＳ半導体の製造工程の説明図であり、ボディ層を形成する工程説明図である。
【図１１】ボディ層にソース層を形成する工程説明図である。
【符号の説明】
【００４６】
１        ＤＭＯＳ半導体
２        ボディ層
３        バックゲート層
４        ソース層
５        ソース形成規制層
６        ゲートバーズビーク
７        シリコン基板
８        埋込み拡散層
９        エピタキシャル成長層
１０      分離酸化膜層
１１      第１イオン注入開口部
１２      第２イオン注入開口部
１３      ドリフト層
１４      ドレイン層
１５      ゲート酸化膜
１６      ゲート部
１７      酸化膜
１８      パッド酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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