(57)【特許請求の範囲】
【請求項１】
複数の発熱素子を駆動するための複数のドライバブロックから構成されるサーマルヘッドドライバであって、
各ドライバブロックが、
所与のシフト方向に画素データがシフトされるシフトレジスタを構成するフリップフロップと、
前記フリップフロップに保持された画素データをラッチするためのラッチと、
発熱素子を駆動する出力ドライバを含み、
前記複数のドライバブロックのうちの第１のドライバブロックの前記出力ドライバが、
前記第１のドライバブロックに対応した発熱素子を、ストローブ信号と前記ラッチからの第１の画素データとに基づいて駆動し、
前記複数のドライバブロックのうちの第２のドライバブロックの前記出力ドライバが、
前記第２のドライバブロックに対応した発熱素子を、ストローブ信号を遅延反転回路により遅延させ、かつ反転させた遅延反転ストローブ信号と前記ラッチからの第２の画素データとに基づいて駆動し、
前記第２のドライバブロックで、前記遅延反転回路は、１つのインバータで構成される、
前記第１のドライバブロックで、前記ストローブ信号が正論理である場合、前記ラッチの出力は、正論理であり、前記ストローブ信号が負論理である場合、前記ラッチの出力は、負論理であり、
前記第２のドライバブロックで、前記遅延反転ストローブ信号が正論理である場合、前記ラッチの出力は、正論理であり、前記遅延反転ストローブ信号が負論理である場合、前記ラッチの出力は、負論理である、サーマルヘッドドライバ。
【請求項２】
請求項１において、
各ドライバブロックで、前記ラッチの出力が正論理である場合、出力ドライバは、論理積回路によって制御され、前記ラッチの出力が負論理である場合、出力ドライバは、論理和回路によって制御される、
サーマルヘッドドライバ。
【請求項３】
請求項２において、
前記１つのインバータは、第１および第２の導電型のトランジスタを含み、
前記第１の導電型の前記トランジスタの能力は、前記フリップフロップ及び／又は前記ラッチを構成する少なくとも１つのトランジスタであって、前記第１の導電型と同じ導電型の少なくとも１つのトランジスタの能力より低く、
前記第２の導電型の前記トランジスタの能力は、前記フリップフロップ及び／又は前記ラッチを構成する少なくとも１つのトランジスタであって、前記第２の導電型と同じ導電型の少なくとも１つのトランジスタの能力より低い、サーマルヘッドドライバ。
【請求項４】
複数の発熱素子を駆動するための複数のドライバブロックから構成されるサーマルヘッドドライバであって、
各ドライバブロックが、発熱素子を駆動する出力ドライバを含み、
各ドライバブロックが、
隣接するドライバブロックからのストローブ信号をそのまま、又は該ストローブ信号を遅延反転回路により遅延させ、かつ反転させて出力し、
前記複数のドライバブロックのうちの第１のドライバブロックが、
前記第１のドライバブロックに対応した発熱素子を、隣接するドライバブロックからのストローブ信号と第１の画素データとに基づいて駆動し、
前記複数のドライバブロックのうちの第２のドライバブロックが、
前記第２のドライバブロックに対応した発熱素子を、隣接するドライバブロックからのストローブ信号を遅延反転回路により遅延させ、かつ反転させた遅延反転ストローブ信号と第２の画素データとに基づいて駆動し、
前記第２のドライバブロックで、前記遅延反転回路は、１つのインバータで構成される、サーマルヘッドドライバ。
【請求項５】
複数の発熱素子を駆動するための複数のドライバブロックから構成されるサーマルヘッドドライバであって、
各ドライバブロックが、発熱素子を駆動する出力ドライバを含み、
前記複数のドライバブロックのすべてが、
各ドライバブロックに対応した発熱素子を、ストローブ信号を遅延反転回路により遅延させ、かつ反転させた遅延反転ストローブ信号と画素データとに基づいて駆動し、
各ドライバブロックで、前記遅延反転回路は、１つのインバータで構成される、サーマルヘッドドライバ。
【請求項６】
一端に所与の電源電圧が供給される複数の発熱抵抗素子と、
前記複数の発熱抵抗素子の各発熱抵抗素子の他端に各出力ドライバの出力が電気的に接続される請求項１乃至５のいずれか記載のサーマルヘッドドライバと、
を備えるサーマルヘッド。
【請求項７】
請求項１乃至５のいずれか記載のサーマルヘッドドライバを備えるサーマルヘッド。
【請求項８】
請求項１乃至５のいずれか記載のサーマルヘッドドライバと、
印刷用紙の印刷対象部分を紙送り手段とを含むことを特徴とする電子機器。
【請求項９】
請求項６又は７記載のサーマルヘッドと、
印刷用紙の印刷対象部分を紙送り手段とを含むことを特徴とする電子機器。
【請求項１０】
請求項８又は９記載の電子機器と、
前記電子機器に対して印刷データを供給する制御部と、
を備える印刷システム。
【請求項１１】
Ｎ個の発熱素子を駆動するためのＮ個のドライバブロックから構成されるサーマルヘッドドライバのレイアウト方法であって、
前記サーマルヘッドドライバの中を流れるストローブ信号の１ラインの総遅延時間を準備すること、
１つのドライバブロックで、１つのインバータによって、ストローブ信号を遅延させることが可能な第１の遅延量を準備すること、
前記１ラインの総遅延時間／（Ｎ−１）＜前記第１の遅延量の場合、前記１ラインの総遅延時間を前記第１の遅延量で除算したときの商を超えない数のドライバブロックを前記Ｎ個のドライバブロックの中から選択すること、
前記選択されたドライバブロックのそれぞれに、ストローブ信号を遅延させ、かつ反転させた遅延反転ストローブ信号を出力する１つのインバータと、前記遅延反転ストローブ信号に基づいて制御される出力ドライバと、を配置すること、
前記選択されなかった残りのドライバブロックのそれぞれに、ストローブ信号に基づいて制御される出力ドライバを配置すること、
を含むサーマルヘッドドライバのレイアウト方法。
【請求項１２】
Ｍ個のサーマルヘッドドライバを含むサーマルヘッドのレイアウト方法であって、
Ｍ個のサーマルヘッドドライバのそれぞれを請求項１１に記載の方法によってレイアウトすること、
を含むサーマルヘッドのレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーマルヘッドドライバ、サーマルヘッド、電子機器及び印刷システム、並びにサーマルヘッドドライバ及びサーマルヘッドのレイアウト方法に関する。
【背景技術】
【０００２】
サーマルプリンタは、発熱体により得られた熱エネルギーを用いて媒体に印刷する方式のプリンタである。例えば物品を購入したときに渡されるレシートを印刷する目的のプリンタや、デジタルカメラ等で撮影した画像を印刷する目的のプリンタとして、このサーマルプリンタが採用されることがある。
【０００３】
図１に、サーマルプリンタの原理の１例を説明する図を示す。
【０００４】
サーマルプリンタは、サーマルヘッド１２を含む。サーマルヘッド１２には、複数の発熱体が配列されており、サーマルヘッド１２に搭載されたサーマルヘッドドライバにより発熱させる発熱体が選択される。サーマルヘッド１２の発熱体の熱エネルギーがシート（感熱シート）１４に伝えられると、例えばシート１４のインクが溶融（溶融型）、又は該インクが気化（昇華型）して用紙１６に画像を印刷する。
なお、用紙１６が感熱紙である場合には、シート１４は不要であり、サーマルヘッド１２は、感熱紙１６に画像を直接印刷する。
【０００５】
発熱させる発熱体を例えば１ライン毎にサーマルヘッドドライバが選択して１ライン分の画像を印刷し、その後、用紙１６の紙送りを行うことを繰り返す。こうすることで、１つの画像を用紙１６に印刷させることができる。
【０００６】
サーマルヘッド１２の発熱体は発熱抵抗体により構成されており、サーマルヘッドドライバが、発熱抵抗体を選択し、選択した発熱抵抗体に電流を流す制御を行う。ところが、印刷画像の高精細化のために発熱体の数が増加し、１ライン毎に発熱体に流す電流量が大きくなる傾向にある。その結果、電源電圧のサージ電圧として現れ、ノイズを発生させる。このノイズは、サーマルヘッドドライバの誤動作の原因となっている。
【０００７】
例えば特許文献１には、このようなサージ電圧を抑える技術が開示されている。特許文献１には、複数のドライバＩＣ（Integrated Circuit）でサーマルヘッドの発熱抵抗体に電流を流す場合に、電流を流すタイミングを規定するストローブ信号をずらして各ドライバＩＣに供給するように構成された制御装置が開示されている。更に、ストローブ信号を遅延させる間に、次の行のデータを取り込むためのラッチ信号が入力されることを防止することで急激な電圧降下を防ぐ制御装置が開示されている。
【特許文献１】特開２００１−３０１２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、予めドライバＩＣ内に搭載されたストローブ遅延回路により遅延させたストローブ信号の種類が限定される。発熱抵抗体に同時に流れる電流量を減らすことでサージ電圧を低減できるため、予めドライバＩＣ内のストローブ遅延回路で生成される種類のストローブ信号では、十分にサージ電圧を低減させることができない場合がある。
【０００９】
また、サージ電圧は、専らサーマルヘッドの構成に依存し、ドライバＩＣ側だけではサージ電圧を低減できないことがある。例えばドライバＩＣの出力数（発熱抵抗体の数）が多くなると、ドライバＩＣのストローブ遅延回路で予め生成されたストローブ信号ではサージ電圧の低減ができないことがある。従って、サーマルヘッドドライバの互いに遅延しているストローブ信号の数は、該サーマルヘッドドライバが搭載されるサーマルヘッドに依存して決定できることが望ましい。
【００１０】
更に、近年、印刷画像の高精細化が要求される一方、サーマルプリンタの小型化及び低コスト化の要求も高い。そのため、サーマルヘッドを小型化するために、ＩＣ化されたサーマルヘッドドライバのチップサイズを縮小させる必要がある。しかしながら、サーマルヘッドドライバの製造プロセスを高密度プロセスにすると耐圧マージンが少なくなり、従来の製造プロセスでは問題がなかったサージ電圧が、この耐圧を超える可能性が出てきている。
【００１１】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、チップサイズを増大させることなくサージ電圧を低減させると共に、高密度プロセスで製造可能なサーマルヘッドドライバ、サーマルヘッド、電子機器及び印刷システムを提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために本発明は、
発熱素子を駆動するためのサーマルヘッドドライバ（３０）であって、
ストローブ信号（ＳＴＢ１）の変化タイミングに同期して第１の画素データに基づいて第１の発熱素子を駆動する第１の出力ドライバ（ＯＤ１）と、
ストローブ信号（ＳＴＢ１）を遅延させ、かつ反転させた遅延反転ストローブ信号（ＳＴＢ２）を出力する遅延反転回路（ＤＬ２）と、
遅延反転ストローブ信号（ＳＴＢ２）の変化タイミングに同期して第２の画素データに基づいて第２の発熱素子を駆動する第２の出力ドライバ（ＯＤ２）と、
を備え、
遅延反転回路（ＤＬ２）は、１つのインバータ（ＤＬ２）で構成される、サーマルヘッドドライバ（３０）に関係する。
【００１３】
また本発明は、
複数の発熱素子を駆動するための複数のドライバブロック（ＤＢ１、ＤＢ２）から構成されるサーマルヘッドドライバ（３０）であって、
各ドライバブロック（ＤＢＪ）が、発熱素子を駆動する出力ドライバ（ＯＤＪ）を含み、
複数のドライバブロック（ＤＢ１、ＤＢ２）のうちの第１のドライバブロック（ＤＢ１）が、
第１のドライバブロックに対応した発熱素子を、ストローブ信号（ＳＴＢＪ−１）と第１の画素データとに基づいて駆動し、
複数のドライバブロック（ＤＢ１、ＤＢ２）のうちの第２のドライバブロック（ＤＢ２）が、
第２のドライバブロックに対応した発熱素子を、ストローブ信号を遅延反転回路（ＤＬＪ）により遅延させ、かつ反転させた遅延反転ストローブ信号（ＳＴＢＪ）と第２の画素データとに基づいて駆動し、
第２のドライバブロック（ＤＢ２）で、遅延反転回路（ＤＬＪ）は、１つのインバータで構成される、サーマルヘッドドライバ（３０）に関係する。
【００１４】
また本発明は、
複数の発熱素子を駆動するための複数のドライバブロック（ＤＢ１、ＤＢ２）から構成されるサーマルヘッドドライバ（３０）であって、
各ドライバブロック（ＤＢＪ）が、発熱素子を駆動する出力ドライバ（ＯＤＪ）を含み、
各ドライバブロック（ＤＢＪ）が、
隣接するドライバブロック（ＤＢＪ−１）からのストローブ信号（ＳＴＢＪ−１）をそのまま、又は該ストローブ信号（ＳＴＢＪ−１）を遅延反転回路（ＤＬＪ）により遅延させ、かつ反転させて出力し、
複数のドライバブロック（ＤＢ１、ＤＢ２）のうちの第１のドライバブロック（ＤＢ１）が、
第１のドライバブロックに対応した発熱素子を、隣接するドライバブロック（ＤＢＪ−１）からのストローブ信号（ＳＴＢＪ−１）と第１の画素データとに基づいて駆動し、
複数のドライバブロック（ＤＢ１、ＤＢ２）のうちの第２のドライバブロック（ＤＢ２）が、
第２のドライバブロックに対応した発熱素子を、隣接するドライバブロック（ＤＢＪ−１）からのストローブ信号（ＳＴＢＪ−１）を遅延反転回路（ＤＬＪ）により遅延させ、かつ反転させた遅延反転ストローブ信号（ＳＴＢＪ）と第２の画素データとに基づいて駆動し、
第２のドライバブロック（ＤＢ２）で、遅延反転回路（ＤＬＪ）は、１つのインバータで構成される、サーマルヘッドドライバ（３０）に関係する。
【００１５】
上記のいずれかの発明によれば、サーマルヘッドドライバが搭載されるサーマルヘッドの特性に応じて、互いに異なるタイミングで発熱素子を駆動できるようになる。しかも、遅延反転回路の回路規模が非常に小さく、サーマルヘッドドライバのチップサイズの大幅な増加を抑えることができる。そして、チップサイズを増大させることなくサージ電圧を低減させることができるので、高密度プロセスで製造可能なサーマルヘッドドライバを提供できる。
【００１６】
また本発明に係るサーマルヘッドドライバでは、
各ドライバブロック（ＤＢＪ）が、
所与のシフト方向に画素データがシフトされるシフトレジスタを構成するフリップフロップ（ＤＦＦＪ）と、
フリップフロップに保持された画素データをラッチするためのラッチ（ＬＴＪ）とを含み、
出力ドライバ（ＯＤＪ）が、
ラッチの出力とストローブ信号（ＳＴＢＪ−１）又は遅延反転ストローブ信号（ＳＴＢＪ）とに基づいて発熱素子を駆動することができる。
【００１７】
また本発明に係るサーマルヘッドドライバでは、
第１のドライバブロック（ＤＢ１）で、ストローブ信号（ＳＴＢＪ−１）が正論理である場合、ラッチ（ＬＴＪ）の出力は、正論理であり（図７）、ストローブ信号（ＳＴＢＪ−１）が負論理である場合、ラッチ（ＬＴＪ）の出力は、負論理であり（図８）、
第２のドライバブロック（ＤＢ２）で、遅延反転ストローブ信号（ＳＴＢＪ）が負論理である場合、ラッチ（ＬＴＪ）の出力は、負論理であり（図９）、遅延反転ストローブ信号（ＳＴＢＪ）が正論理である場合、ラッチ（ＬＴＪ）の出力は、正論理である（図１０）ことができる。
【００１８】
各ドライバブロック（ＤＢＪ）で、前記ラッチ（ＬＴＪ）の出力が正論理である場合、出力ドライバ（ＯＤＪ）は、論理積回路（ＯＣＪ）によって制御され（図７、図１０）、前記ラッチ（ＬＴＪ）の出力が負論理である場合、出力ドライバ（ＯＤＪ）は、論理和回路（ＯＣＪ）によって制御される（図８、図９）ことができる。
【００１９】
また本発明に係るサーマルヘッドドライバでは、
１つのインバータ（ＤＬＪ）は、第１および第２の導電型のトランジスタを含み、
第１の導電型のトランジスタの能力は、フリップフロップ（ＤＦＦＪ）及び／又はラッチ（ＬＴＪ）を構成する少なくとも１つのトランジスタであって、第１の導電型と同じ導電型の少なくとも１つのトランジスタの能力より低く、
第２の導電型のトランジスタの能力は、フリップフロップ（ＤＦＦＪ）及び／又はラッチ（ＬＴＪ）を構成する少なくとも１つのトランジスタであって、第２の導電型と同じ導電型の少なくとも１つのトランジスタの能力より低くすることができる。
【００２０】
また本発明は、
複数の発熱素子を駆動するための複数のドライバブロック（ＤＢ１〜ＤＢＮ）から構成されるサーマルヘッドドライバ（３０）であって、
各ドライバブロック（ＤＢＪ）が、発熱素子を駆動する出力ドライバ（ＯＤＪ）を含み、
複数のドライバブロック（ＤＢ１〜ＤＢＮ）のすべてが、
各ドライバブロック（ＤＢＪ）に対応した発熱素子を、ストローブ信号（ＳＴＢＪ−１）を遅延反転回路（ＤＬＪ）により遅延させ、かつ反転させた遅延反転ストローブ信号（ＳＴＢＪ）と画素データとに基づいて駆動し、
各ドライバブロック（ＤＢＪ）で、遅延反転回路（ＤＬＪ）は、１つのインバータで構成される、サーマルヘッドドライバ（３０）に関係する。
【００２１】
また本発明は、
一端に所与の電源電圧が供給される複数の発熱抵抗素子と、
複数の発熱抵抗素子の各発熱抵抗素子の他端に各出力ドライバの出力が電気的に接続される上記のいずれか記載のサーマルヘッドドライバとを含むサーマルヘッドに関係する。
【００２２】
また本発明は、
上記のいずれか記載のサーマルヘッドドライバを含むサーマルヘッドに関係する。
【００２３】
上記のいずれかの発明によれば、サージ電圧を低減させると共に、高密度プロセスで製造可能なサーマルヘッドドライバが適用されたサーマルヘッドを提供できるようになる。
【００２４】
また本発明は、
上記のいずれか記載のサーマルヘッドドライバと、
印刷用紙の印刷対象部分を紙送り手段とを含む電子機器に関係する。
【００２５】
また本発明は、
上記記載のサーマルヘッドと、
印刷用紙の印刷対象部分を紙送り手段とを含む電子機器に関係する。
【００２６】
上記のいずれかの発明によれば、サージ電圧を低減でき、ノイズによる誤動作を防止する電子機器を提供できる。
【００２７】
また本発明は、
上記記載の電子機器と、
電子機器に対して印刷データを供給する制御部とを含む印刷システムに関係する。
【００２８】
本発明によれば、サージ電圧を低減でき、ノイズによる誤動作を防止する印刷システムを提供できる。
【００２９】
また本発明は、
Ｎ個の発熱素子を駆動するためのＮ個のドライバブロック（ＤＢ１〜ＤＢＮ）から構成されるサーマルヘッドドライバ（３０）のレイアウト方法であって、
前記サーマルヘッドドライバ（３０）の中を流れるストローブ信号（ＳＴＢ０〜ＳＴＢＮ）の１ラインの総遅延時間を準備すること、
１つのドライバブロック（ＤＢＪ）で、１つのインバータ（ＤＬＪ）によって、ストローブ信号（ＳＴＢＪ−１）を遅延させることが可能な第１の遅延量を準備すること、
前記１ラインの総遅延時間／（Ｎ−１）＜前記第１の遅延量の場合、前記１ラインの総遅延時間を前記第１の遅延量で除算したときの商を超えない数のドライバブロック（ＤＢ２）を前記Ｎ個のドライバブロック（ＤＢ１〜ＤＢＮ）の中から選択すること、
前記選択されたドライバブロック（ＤＢ２）のそれぞれに、ストローブ信号（ＳＴＢＪ−１）を遅延させ、かつ反転させた遅延反転ストローブ信号（ＳＴＢＪ）を出力する１つのインバータ（ＤＬＪ）と、前記遅延反転ストローブ信号（ＳＴＢＪ）に基づいて制御される出力ドライバ（ＯＤＪ）と、を配置すること、
前記選択されなかった残りのドライバブロック（ＤＢ１）のそれぞれに、ストローブ信号（ＳＴＢＪ−１）に基づいて制御される出力ドライバ（ＯＤＪ）を配置すること、
を含むサーマルヘッドドライバ（３０）のレイアウト方法に関係する。
【００３０】
また本発明は、Ｍ個のサーマルヘッドドライバ（３０）を含むサーマルヘッド（２０）のレイアウト方法に関係する。
Ｍ個のサーマルヘッドドライバ（３０）のそれぞれは、前述のサーマルヘッドドライバ（３０）のレイアウト方法によってレイアウトされる。
【００３１】
上記のいずれかの発明によれば、サージ電圧を低減させると共に、高密度プロセスで製造可能なサーマルヘッドドライバが適用されたサーマルヘッドを提供できるようになる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３３】
１．  サーマルヘッド
図２に、本実施形態におけるサーマルヘッドの構成例を示す。
【００３４】
本実施形態におけるサーマルヘッド２０は、セラミック板２２の上に、複数のサーマル抵抗素子（広義には発熱素子、発熱抵抗体）が形成されている。図２では、セラミック板２２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子が配列されている。複数のサーマル抵抗素子の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド２０（セラミック板２２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッド２０は、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバ３０１〜３０Ｍを含む。複数のサーマル抵抗素子の他端には、第１〜第Ｍのサーマルヘッドドライバ３０１〜３０Ｍの出力が電気的に接続される。
【００３５】
第１〜第Ｍのサーマルヘッドドライバ３０１〜３０Ｍの各サーマルヘッドドライバは、サーマル抵抗素子に接続される出力ドライバの出力を例えば接地電源電圧に設定することで、該サーマル抵抗素子に電流を流す（駆動する）ことができる。
【００３６】
２．  サーマルヘッドドライバ
次に、図２の第１〜第Ｍのサーマルヘッドドライバ３０１〜３０Ｍについて説明する。以下では、第１〜第Ｍのサーマルヘッドドライバ３０１〜３０Ｍの各サーマルヘッドドライバの構成がほぼ同様であるため、第１のサーマルヘッドドライバ３０１に適用される本実施形態におけるサーマルヘッドドライバを例に説明する。
【００３７】
本実施形態におけるサーマルヘッドドライバは、複数の出力ドライバを有し、出力ドライバ毎に、発熱素子を駆動するタイミングをずらすことができる。即ち、本実施形態におけるサーマルヘッドドライバは、複数のドライバブロックのうち、第１の発熱素子を駆動する第１の出力ドライバを有する第１のドライバブロックと、第２の発熱素子を駆動する第２の出力ドライバを有する第２のドライバブロックとを含む。第１の出力ドライバは、ストローブ信号の変化タイミングに同期して第１の画素データに基づいて第１の発熱素子を駆動する。更に、サーマルヘッドドライバは、ストローブ信号を遅延させ、かつ反転させた遅延反転ストローブ信号を出力する遅延反転回路を含み、第２の出力ドライバが、遅延反転ストローブ信号の変化タイミングに同期して第２の画素データに基づいて第２の発熱素子を駆動する。この結果、サーマルヘッドドライバが搭載されるサーマルヘッドの特性に応じて、サージ電圧を低減させることができる。
【００３８】
図３に、本実施形態におけるサーマルヘッドドライバの構成例を示す。
【００３９】
本実施形態におけるサーマルヘッドドライバ３０は、複数のドライバブロックＤＢ１〜ＤＢＮ（Ｎは２以上の整数）を含む。ドライバブロックＤＢｊ（１≦ｊ≦Ｎ、ｊは整数）は、出力ドライバＯＤｊと、遅延反転回路ＤＬｊと、ラッチＬＴｊと、フリップフロップＤＦＦｊとを含むことができる。
なお、図３において、ドライバブロックＤＢ１は、遅延反転回路を含んでいないが、図示されない遅延反転回路ＤＬ１を含んでもよい。また、図３において、複数のドライバブロックＤＢ２〜ＤＢＮは、対応する遅延反転回路ＤＬ２〜ＤＬＮを含むことを想定しているが、複数のドライバブロックＤＢ２〜ＤＢＮそれぞれは、必ずしも、遅延反転回路ＤＬを含まなくてもよい。言い換えれば、複数のドライバブロックＤＢ１〜ＤＢＮは、遅延反転回路ＤＬを含まない第１のドライバブロックと、遅延反転回路ＤＬを含む第２のドライバブロックとで、構成されてもよい。
【００４０】
サーマルヘッドドライバ３０には、クロック信号ＣＬＫ、シリアルデータＳＩ、ラッチ信号ＬＡＴ及び反転ストローブ信号ＸＳＴＲＯＢＥが入力される。画素データはシリアルデータＳＩとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ１〜ＬＴＮに１ライン分の画素データを取り込むための信号である。反転ストローブ信号ＸＳＴＲＯＢＥは、負論理の信号であり、例えば正論理のストローブ信号がドライバブロックＤＢ１に供給される。
【００４１】
ドライバブロックＤＢ１〜ＤＢＮのフリップフロップＤＦＦ１〜ＤＦＦＮは、シリアルデータＳＩとして入力される画素データがシフト方向ＳＤＲにシフトされるシフトレジスタを構成する。シフトレジスタを構成する各フリップフロップは、クロック信号ＣＬＫの変化タイミングに同期して、前段のフリップフロップの出力を取り込むと共に、フリップフロップに取り込んだデータを出力する。
【００４２】
ラッチＬＴｊは、ラッチ信号ＬＡＴが例えばＨレベルのとき、フリップフロップＤＦＦｊに取り込んだデータをラッチ（保持）する。ラッチＬＴｊにラッチされたデータは、出力制御回路ＯＣｊに入力される。出力制御回路ＯＣｊは、出力ドライバＯＤ１の出力制御を行う出力制御信号ｃｎｔ１を生成する。
【００４３】
遅延反転回路ＤＬｊは、１つのインバータにより構成される。このインバータの入力には、隣接するドライバブロックＤＢｊ−１からのストローブ信号ＳＴＢｊ−１が入力される。そして、遅延反転回路ＤＬｊは、ストローブ信号ＳＴＢｊ−１を遅延させ、かつ反転させた遅延反転ストローブ信号ＤＳＴＢｊを生成する。出力制御回路ＯＣｊには、ストローブ信号ＳＴＢｊ−１又は遅延反転ストローブ信号ＤＳＴＢｊが、ストローブ信号ＳＴＢｊとして出力される。
【００４４】
図４に、図３の遅延反転回路ＤＬｊの説明図を示す。
【００４５】
図４に示すとおり、ドライバブロックＤＢｊの遅延反転回路ＤＬｊの入力には、隣接するドライバブロックＤＢｊ−１からのストローブ信号ＳＴＢｊ−１が入力される。そして、遅延反転回路ＤＬｊは、ストローブ信号ＳＴＢｊ−１を遅延させ、かつ反転させた遅延反転ストローブ信号ＤＳＴＢｊを出力する。隣接するドライバブロックＤＢｊ＋１には、遅延反転ストローブ信号ＤＳＴＢｊが、ストローブ信号ＳＴＢｊとして出力される。
【００４６】
遅延反転回路ＤＬｊは、１つのインバータで構成され、このインバータは、たとえば、ＰおよびＮの型のトランジスタ（ＣＭＯＳトランジスタ）で構成される。遅延反転回路ＤＬｊを構成するＰ型のトランジスタの能力（電流駆動能力）は、フリップフロップＤＦＦ及び／又はラッチＬＴを構成する少なくとも１つのＰ型のトランジスタの能力より低い。また、遅延反転回路ＤＬｊを構成するＮ型のトランジスタの能力は、フリップフロップＤＦＦ及び／又はラッチＬＴを構成する少なくとも１つのＮ型のトランジスタの能力より低い。
なお、遅延反転回路ＤＬｊの能力が低く設定される程、遅延反転回路ＤＬｊは、ストローブ信号ＳＴＢｊ−１を、より遅延させることができる。
【００４７】
以下、１つのインバータで構成される遅延反転回路ＤＬｊの遅延量を、たとえば０．１［ｎｓ］に設定する１例を説明する。たとえば、遅延反転回路ＤＬｊのＰ型のトランジスタのチャネル長およびチャネル幅がそれぞれＬｐ１（＝０．８［μｍ］）およびＷｐ１（＝１２［μｍ］）であり、Ｎ型のトランジスタのチャネル長およびチャネル幅がそれぞれＬｎ１（＝０．８［μｍ］）およびＷｎ１（＝６［μｍ］）である。
【００４８】
ところで、遅延反転回路ＤＬｊは、偶数個のインバータで構成される遅延回路で、置き換えることも考えられる。この遅延回路は、未公開の日本出願である、特願２００６−３４７０１２号に述べられている。未公開の遅延回路では、少なくとも２個のインバータが必要となる。
以下、２個のインバータで構成される未公開の遅延回路の遅延量を、たとえば０．１［ｎｓ］に設定する１例を説明する。たとえば、未公開の遅延回路の各Ｐ型のトランジスタのチャネル長およびチャネル幅がそれぞれＬｐ２（＝０．８［μｍ］）およびＷｐ２（＝２４［μｍ］）であり、Ｎ型のトランジスタのチャネル長およびチャネル幅がそれぞれＬｎ２（＝０．８［μｍ］）およびＷｎ２（＝１２［μｍ］）である。
したがって、同じ遅延量を設定する場合には、遅延反転回路ＤＬｊは、未公開の遅延回路よりも小さいサイズを有する。また、遅延反転回路ＤＬｊの１つインバータは、未公開の遅延回路の１つのインバータと比較しても、小さいサイズを有するので、遅延反転回路ＤＬｊの小サイズ化効果は、大きい。
【００４９】
なお、１つのインバータで構成される遅延反転回路ＤＬｊの遅延量を、たとえば１［ｎｓ］に設定する場合、たとえば、遅延反転回路ＤＬｊのＰ型およびＮ型のトランジスタのチャネル幅が、デザインルールの最小値（たとえば、１［μｍ）に固定される場合もある（Ｗｐ１（＝１［μｍ］、Ｗｎ１（＝１［μｍ］）。この例において、遅延反転回路ＤＬｊのＰ型およびＮ型のトランジスタのチャネル長は、たとえば、Ｌｐ１（＝４［μｍ］、Ｌｎ１（＝８［μｍ］）である。２個のインバータで構成される未公開の遅延回路の遅延量を、たとえば１［ｎｓ］に設定する場合、たとえば、未公開の遅延回路の各Ｐ型のトランジスタのチャネル長およびチャネル幅がそれぞれＬｐ２（＝２［μｍ］）およびＷｐ２（＝１［μｍ］）であり、Ｎ型のトランジスタのチャネル長およびチャネル幅がそれぞれＬｎ２（＝４［μｍ］）およびＷｎ２（＝１［μｍ］）である。このようにトランジスタのチャネル幅が、デザインルールの最小値に固定される場合、遅延反転回路ＤＬｊのゲート面積は、未公開の遅延回路のゲート面積とほぼ同じになる一方、遅延量が０．１［ｎｓ］の前述の例と比べてゲート面積が小さくなると、その他の面積（接続コンタクト、配線、トランジスタのスペースなど）の方が、ゲート面積よりも大きくなる。したがって、１つのインバータで構成される遅延反転回路ＤＬｊは、たとえば、２つのインバータで構成される未公開の遅延回路の６０％程度の大きさであり、小さいサイズを有する。
【００５０】
図３に戻って説明を続ける。
【００５１】
出力ドライバＯＤｊは、Ｎ型金属酸化膜半導体（Metal Oxide Semiconductor:ＭＯＳ）トランジスタ（以下、単にＭＯＳトランジスタと略す）により構成される。このＭＯＳトランジスタのドレインが、ドライバ出力ＤＯｊとなる。ドライバブロックＤＢ１〜ＤＢＮの出力ドライバＯＤ１〜ＯＤＮを構成するＭＯＳトランジスタのソースには、接地電源電圧ＧＮＤが供給される。出力ドライバＯＤｊを構成するＭＯＳトランジスタのゲートには、出力制御回路ＯＣｊからの出力制御信号ｃｎｔｊが供給される。図３では、出力制御信号ｃｎｔｊにより、出力ドライバＯＤｊを構成するＭＯＳトランジスタのソース・ドレイン間が電気的に導通することで、ドライバ出力ＤＯｊが接地電源電圧ＧＮＤに設定される。
【００５２】
ドライバブロックＤＢｊは、ドライバブロックＤＢｊ−１からのストローブ信号をそのまま、又はドライバブロックＤＢｊ−１からのストローブ信号を遅延させ、かつ反転させた遅延反転ストローブ信号を、隣接するドライバブロックＤＢｊ＋１に供給する。
【００５３】
出力制御回路ＯＣｊは、隣接するドライバブロックＤＢｊ−１からのストローブ信号ＳＴＢｊ−１、又は該ストローブ信号を遅延させ、かつ反転させた遅延ストローブ信号ＤＳＴＢｊと、ドライバブロックＤＢｊに対応した画素データ（ラッチＬＴｊにラッチされた画素データ）とに基づいて、出力制御信号ｃｎｔｊを生成する。
【００５４】
図５及び図６に、図３のサーマルヘッドドライバ３０の動作例のタイミング図を示す。
【００５５】
図５は、シフトレジスタを構成するフリップフロップＤＦＦ１〜ＤＦＦＮにシリアルデータＳＩとして入力された画像データが格納されるタイミングを示す。クロック信号ＣＬＫに同期してシリアルに画像データＰ１、Ｐ２、Ｐ３、・・・・、ＰＮがシリアルデータＳＩとして入力される。例えば画像データＰ１はドライバブロックＤＢ１のドライバ出力ＤＯ１に対応し、画像データＰ２はドライバブロックＤＢ２のドライバ出力ＤＯ２に対応し、・・・、画像データＰＮはドライバブロックＤＢＮのドライバ出力ＤＯＮに対応している。フリップフロップＤＦＦ１は、クロック信号ＣＬＫの変化点に同期してシリアルデータＳＩの画像データＰ１を取り込む。フリップフロップＤＦＦ２は、クロック信号ＣＬＫの変化点に同期してシリアルデータＳＩの画像データＰ２を取り込む。フリップフロップＤＦＦＮは、クロック信号ＣＬＫの変化点に同期してシリアルデータＳＩの画像データＰＮを取り込む。
【００５６】
図６は、ラッチＬＴ１〜ＬＴＮに保持された画像データを用いたドライバ出力のタイミングを示す。図６では、ドライバ出力ＤＯ１、ＤＯ２を示すが、他のドライバ出力も同様である。
【００５７】
ラッチ信号ＬＡＴがＨレベルのときに、フリップフロップＤＦＦ１に保持された画像データＰ１がラッチＬＴ１に取り込まれる。このとき、同様にフリップフロップＤＦＦ２〜ＤＦＦＮに保持された画像データＰ２〜ＰＮがラッチＬＴ２〜ＬＴＮに取り込まれる。従って、ラッチ信号ＬＡＴにより、１ライン分の画像データＰ１〜ＰＮをラッチＬＴ１〜ＬＴＮに取り込むことができる。
【００５８】
図３では、ストローブ信号ＳＴＢ０がストローブ信号ＳＴＢ１としてそのまま出力される。遅延反転回路ＤＬ２は、ストローブ信号ＳＴＢ１を遅延させ、かつ反転させた遅延反転ストローブ信号ＤＳＴＢ２を出力する。遅延反転ストローブ信号ＤＳＴＢ２は、ストローブ信号ＳＴＢ２として、隣接するドライバブロックＤＢ３に対して出力される。
【００５９】
ここで、図３に示すように、ドライバブロックＤＢ１の出力ドライバＯＤ１は、ストローブ信号ＳＴＢ１とラッチＬＴ１に保持された画像データＰ１とに基づいて、ドライバ出力ＤＯ１に接続されるサーマル抵抗素子を駆動することができる。より具体的には、ラッチＬＴ１に保持された画像データＰ１が「１」、且つストローブ信号ＳＴＢ１がＨレベルのとき、出力制御信号ｃｎｔ１がＨレベルとなり、出力ドライバＯＤ１のＭＯＳトランジスタのドレインは接地電源電圧ＧＮＤに設定される。従って、出力ドライバＯＤ１に接続されるサーマル抵抗素子に電流が流れる。
【００６０】
一方、画像データＰ１が「０」、又はストローブ信号ＳＴＢ１がＬレベルのとき、出力制御信号ｃｎｔ１がＬレベルのままで、出力ドライバＯＤ１のＭＯＳトランジスタのドレイン・ソース間は電気的に遮断される。その結果、出力ドライバＯＤ１に接続されるサーマル抵抗素子に電流が流れない。
【００６１】
また図３に示すように、ドライバブロックＤＢ２の出力ドライバＯＤ２は、ストローブ信号ＳＴＢ２とラッチＬＴ２に保持された画像データＰ２とに基づいて、ドライバ出力ＤＯ２に接続されるサーマル抵抗素子を駆動することができる。なお、後述するように、ラッチＬＴ２の出力は、負論理であり、保持された画像データＰ２が反転されたデータが、ドライバ出力ＤＯ２に供給される。
より具体的には、ラッチＬＴ２に保持された画像データＰ２が「１」（したがって、ラッチＬＴ２の出力が「０」）、且つストローブ信号ＳＴＢ２がＬレベル（すなわち、ストローブ信号ＳＴＢ１がＨレベル）のとき、出力制御信号ｃｎｔ２がＨレベルとなり、出力ドライバＯＤ２のＭＯＳトランジスタのドレインは接地電源電圧ＧＮＤに設定される。従って、出力ドライバＯＤ２に接続されるサーマル抵抗素子に電流が流れる。
【００６２】
一方、画像データＰ２が「０」（したがって、ラッチＬＴ２の出力が「１」）、又はストローブ信号ＳＴＢ２がＨレベル（すなわち、ストローブ信号ＳＴＢ１がＬレベル）のとき、出力制御信号ｃｎｔ２がＬレベルのままで、出力ドライバＯＤ２のＭＯＳトランジスタのドレイン・ソース間は電気的に遮断される。その結果、出力ドライバＯＤ２に接続されるサーマル抵抗素子に電流が流れない。
【００６３】
そして、ストローブ信号ＳＴＢ１、ＳＴＢ２の遅延差によって、ドライバ出力ＤＯ１、ＤＯ２も遅延差が生じる。その結果、ドライバ出力ＤＯ１に接続されるサーマル抵抗素子に流れる電流Ｉ１と、ドライバ出力ＤＯ２に接続されるサーマル抵抗素子に流れる電流Ｉ２とに時間差が生じる。図６では、ドライバ出力ＤＯ１、ＤＯ２について説明したが、他のドライバ出力についても時間差を設けることで、発生するサージ電圧を抑えることにより電源電圧ＶＨのレベルの変動と発生ノイズを抑えることが可能となる。
【００６４】
好ましくは、ドライバ出力ＤＯ１〜ＤＯＮのそれぞれが互いに異なるタイミングで、サーマル抵抗素子に電流を流す、あるいは遮断することで、サージ電圧を最小に抑えることができる。しかし、１ライン分の遅延時間に制約がある場合には、複数のタイミングのいずれかでドライバ出力ＤＯ１〜ＤＯＮに接続されるサーマル抵抗素子に流れる電流を流す、あるいは遮断するタイミングをずらすようにしてもよい。この場合でも、サージ電圧を低減させることが可能となる。
【００６５】
２．１  ドライバブロックＤＢの構成例
なお、サーマルヘッドドライバ３０の各ドライバブロックは、図３の構成に限定されるものではない。
【００６６】
図７は、ドライバブロックＤＢ内の出力制御回路ＯＣ及びラッチＬＴを構成する第１の例を示す。
上述のとおり、複数のドライバブロックＤＢ１〜ＤＢＮは、遅延反転回路ＤＬを含まない第１のドライバブロックＤＢ１と、遅延反転回路ＤＬを含む第２のドライバブロックＤＢ２とで、構成することができる。
図７に示されるドライバブロックＤＢＪは、第１のドライバブロックＤＢ１に属する。すなわち、図７に示されるドライバブロックＤＢＪは、隣接するドライバブロックＤＢＪ−１からのストローブ信号ＳＴＢＪ−１をそのまま、ストローブ信号ＳＴＢＪとして出力する。なお、図７に示されるドライバブロックＤＢＪが、初段のドライバブロックＤＢ１である場合、ドライバブロックＤＢ１は、ストローブ信号ＳＴＢ０をそのまま、ストローブ信号ＳＴＢ１として出力する。
図７に示されるドライバブロックＤＢＪにおいて、ストローブ信号ＳＴＢＪが正論理である場合、ラッチＬＴＪの出力は、正論理であり、出力ドライバＯＣＪは、ＡＮＤ回路（論理積回路）で構成される。なお、ＡＮＤ回路ＯＣＪは、ＮＡＮＤ回路とインバータとで構成することができる。
【００６７】
図８は、ドライバブロックＤＢ内の出力制御回路ＯＣ及びラッチＬＴを構成する第２の例を示す。
図８に示されるドライバブロックＤＢＪも、第１のドライバブロックＤＢ１に属する。すなわち、図８に示されるドライバブロックＤＢＪは、隣接するドライバブロックＤＢＪ−１からのストローブ信号ＳＴＢＪ−１をそのまま、ストローブ信号ＳＴＢＪとして出力する。なお、図８に示されるドライバブロックＤＢＪが、初段のドライバブロックＤＢ１であってもよい。また、図８に示されるドライバブロックＤＢＪは、複数のドライバブロックＤＢ２〜ＤＢＮのいずれかであってもよい。
図８に示されるドライバブロックＤＢＪにおいて、ストローブ信号ＳＴＢＪが負論理である場合、ラッチＬＴＪの出力は、負論理であり、出力ドライバＯＣＪは、ＮＯＲ回路（論理和回路）で構成される。
【００６８】
図９は、ドライバブロックＤＢ内の出力制御回路ＯＣ及びラッチＬＴを構成する第３の例を示す。
図９に示されるドライバブロックＤＢＪは、第２のドライバブロックＤＢ２に属する。すなわち、図９に示されるドライバブロックＤＢＪは、隣接するドライバブロックＤＢＪ−１からのストローブ信号ＳＴＢＪ−１を遅延反転回路ＤＬＪにより遅延させ、かつ反転させて、ストローブ信号ＳＴＢＪとして出力する。なお、図７に示されるドライバブロックＤＢＪが、初段のドライバブロックＤＢ１であり、図９に示されるドライバブロックＤＢＪが、その次段のドライバブロックＤＢ２である場合、図９において、隣接するドライバブロックＤＢＪ−１からのストローブ信号ＳＴＢＪ−１は、正論理であり、したがって、ドライバブロックＤＢＪからのストローブ信号ＳＴＢＪは、負論理である。
図９に示されるドライバブロックＤＢＪにおいて、ストローブ信号ＳＴＢＪが負論理である場合、ラッチＬＴＪの出力は、負論理であり、出力ドライバＯＣＪは、ＮＯＲ回路（論理和回路）で構成される。
【００６９】
図１０は、ドライバブロックＤＢ内の出力制御回路ＯＣ及びラッチＬＴを構成する第４の例を示す。
図１０に示されるドライバブロックＤＢＪも、第２のドライバブロックＤＢ２に属する。すなわち、図１０に示されるドライバブロックＤＢＪは、隣接するドライバブロックＤＢＪ−１からのストローブ信号ＳＴＢＪ−１を遅延反転回路ＤＬＪにより遅延させ、かつ反転させて、ストローブ信号ＳＴＢＪとして出力する。なお、図７に示されるドライバブロックＤＢＪが、初段のドライバブロックＤＢ１であり、図９に示されるドライバブロックＤＢＪが、その次段のドライバブロックＤＢ２であり、図１０に示されるドライバブロックＤＢＪが、その次段のドライバブロックＤＢ３である場合、図１０において、隣接するドライバブロックＤＢＪ−１からのストローブ信号ＳＴＢＪ−１は、負論理であり、したがって、ドライバブロックＤＢＪからのストローブ信号ＳＴＢＪは、正論理である。
図１０に示されるドライバブロックＤＢＪにおいて、ストローブ信号ＳＴＢＪが正論理である場合、ラッチＬＴＪの出力は、正論理であり、出力ドライバＯＣＪは、ＡＮＤ回路（論理積回路）で構成される。
【００７０】
ところで、上述のとおり、好ましくは、ドライバ出力ＤＯ１〜ＤＯＮのそれぞれが互いに異なるタイミングで、サーマル抵抗素子に電流を流すことで、サージ電圧を最小に抑えることができる。すなわち、ドライバブロックＤＢ１〜ＤＢＮのそれぞれにおいて、ストトーブ信号ＳＴＢ１〜ＳＴＢＮは、順次に遅延されることが好ましい。しかしながら、サーマルヘッドドライバ３０の中を流れるストローブ信号の１ラインの総遅延時間（ストローブ信号ＳＴＢＮとストローブ信号ＳＴＢ０との間の遅延量）に制約がある場合には、複数のタイミングのいずれかでドライバ出力ＤＯ１〜ＤＯＮに接続されるサーマル抵抗素子に流れる電流を流すタイミングをずらすようにしてもよい。すなわち、ドライバブロックＤＢ１〜ＤＢＮの中から遅延反転回路ＤＬを含むドライバブロックを選択してもよい。
なお、図２のサーマルヘッド２０を参照すれば、サーマルヘッド２０は、第１〜第Ｍのサーマルヘッドドライバ３０１〜３０Ｍを備える。したがって、第１〜第Ｍのサーマルヘッドドライバ３０１〜３０Ｍのそれぞれにおいて、ドライバブロックＤＢ１〜ＤＢＮの中から遅延反転回路ＤＬを含むドライバブロックを選択してもよい。
【００７１】
具体的には、図３に示される１つのサーマルヘッドドライバ３０の中を流れるストローブ信号の１ラインの総遅延時間（ＤＴ）は、１ライン分の画素データを取り込む周期より短く設定される。１つの遅延反転回路ＤＬ（すなわち、１つのインバータ）によって、ストローブ信号を遅延させることが可能な遅延量をＤ１とすると、ＤＴ／（Ｎ−１）≧Ｄ１である場合、ドライバブロックＤＢ１を除き、ドライバブロックＤＢ２〜ＤＢＮのそれぞれが、遅延反転回路ＤＬを備えることができる。
言い換えれば、ＤＴ／（Ｎ−１）＜Ｄ１である場合、ドライバブロックＤＢ２〜ＤＢＮのすべては、遅延反転回路ＤＬを備えることができず、ドライバブロックＤＢ２〜ＤＢＮの一部が、遅延反転回路ＤＬを備えることができる。
【００７２】
ＤＴ／（Ｎ−１）＜Ｄ１である場合、ドライバブロックＤＢ１〜ＤＢＮの中で、好ましくは、ドライバブロックＤＢ２〜ＤＢＮの中で、遅延反転回路ＤＬを備えることができるドライバブロックの最大の個数は、ＤＴをＤ１で除算したときの商に等しい数である。したがって、ＤＴをＤ１で除算したときの商を超えない数のドライバブロックを選択し、選択されたドライバブロックのそれぞれは、遅延反転回路ＤＬを備え、残りのドライバブロックは、遅延反転回路ＤＬを備えない。
【００７３】
たとえば、図３において、偶数番目のドライバブロックのみが遅延反転回路ＤＬを備える場合、１番目のドライバブロックＤＢ１は、図７のドライバブロックＤＢで構成され、２番目のドライバブロックＤＢ２は、図９のドライバブロックＤＢで構成され、３番目のドライバブロックＤＢ３は、図８のドライバブロックＤＢで構成され、４番目のドライバブロックＤＢ４は、図１０のドライバブロックＤＢで構成され、５番目のドライバブロックＤＢ５は、図７のドライバブロックＤＢで構成される。
このように、Ｊ番目のドライバブロックＤＢＪは、隣接するドライバブロックＤＢＪ−１からのストローブ信号ＳＴＢＪ−１の論理符号に応じて、構成される。
【００７４】
図１１は、図３に示されるラッチＬＴｊの具体例を示す。
図１１に示されるように、ラッチＬＴｊは、たとえば、５個のＮ型のトランジスタＮ１１〜Ｎ１５と、５個のＰ型のトランジスタＰ１１〜Ｐ１５とで、構成される。トランジスタＰ１２、Ｎ１２のゲートは、フリップフロップＤＦＦｊ内で保持するデータを受け取る。トランジスタＰ１３、Ｎ１３のドレインは、ラッチ信号（ＬＡＴ）または反転ラッチ信号（ＸＬＡＴ）の変化タイミングに同期して、ラッチＬＴｊ内で保持するデータを出力制御回路ＯＣｊに出力する。トランジスタＰ１３、Ｎ１３のドレインは、正論理出力である。また、図１１に示されるように、ラッチＬＴｊは、トランジスタＰ１２、Ｎ１２のドレインにおいて、負論理に従って出力することができる。
したがって、図７〜図１０に示されるラッチＬＴｊの出力の論理符号に応じて、出力制御回路ＯＣｊは、トランジスタＰ１３、Ｎ１３のドレイン、または、トランジスタＰ１２、Ｎ１２のドレインと接続される。
【００７５】
３．  電子機器
次に、本実施形態におけるサーマルヘッドが適用される電子機器としてのプリンタ装置（サーマルプリンタ）と、該プリンタ装置が適用される印刷システムについて説明する。
【００７６】
図１２に、本実施形態におけるプリンタ装置の説明図を示す。
【００７７】
図１２は、本実施形態におけるプリンタ装置１２０の縦断面の主要部分のみを示す縦断面図である。プリンタ装置１２０内には、感熱紙がロール紙１２２としてセットされる様に構成されている。ロール紙１２２の印刷対象部分は、所与の紙送り機構（紙送り手段）により１ラインずつ紙送り方向１２３の方向に送り出される。そして、この印刷対象部分は、ハウジング１２４内で印刷ヘッド１２５の方に導かれる。印刷ヘッド１２５は、図２のサーマルヘッド２０を搭載する。ロール紙１２２の印刷対象部分が、印刷ヘッド１２５及びプラテン１２６の間を通過する際に、印刷ヘッド１２５により該印刷対象部分に所定の印刷が行われる。
【００７８】
紙送り機構は、印刷対象部分を更に紙送り方向１２３に送り出し、カッター１２７によりロール紙１２２が切断されて、切断後の用紙がレシート１２８として取り出し可能となる。
【００７９】
またハウジング１２４内には、印刷ヘッド１２５の前段に、用紙エンドセンサ１２９が設けられており、ロール紙１２２が紙送り方向１２３に送られる際にロール紙１２２の端を検知できる。
【００８０】
本実施形態におけるプリンタ装置によれば、サージ電圧を低減でき、ノイズによる誤動作を防止できる。
【００８１】
図１３に、図１２のプリンタ装置１２０が適用される印刷システムの構成例を示す。
【００８２】
本実施形態における印刷システム１３０は、ホストコンピュータ１３２（広義には制御部）と、レシート１２８等を発行するプリンタ装置１２０とを含む。ホストコンピュータ１３２は、本体１３４と、表示装置１３６と、キーボード１３７と、ポインティングデバイスとしてのマウス１３８とを含む。
【００８３】
図１４に、図１３のホストコンピュータ１３２の構成例のブロック図を示す。
【００８４】
ホストコンピュータ１３２では、ＣＰＵ（Central Processing Unit)１４１に、バスライン１４２を介して、プログラムデータ等が格納されたＲＯＭ（Read Only Memory）１４３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ（Random Access Memory）１４４、プリンタ装置１２０に印刷データや印刷コマンド等を送信する通信インタフェース１４５、表示装置１３６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラ１４６、キーボード１３７から入力キーに対応するキー信号を取り込むキーボードコントローラ１４７、マウス１３８とのデータ等のやり取りを制御するマウスコントローラ１４８が接続されている。また、プリンタ装置１２０は、通信インタフェース１４５からの印刷データ等を受信する通信インタフェース１４９を含む。
【００８５】
ＣＰＵ１４１は、ＲＯＭ１４３又はＲＡＭ１４４に格納されたプログラムに従って所定の印刷処理を実行し、印刷データをＲＡＭ１４４に展開したり、ＲＡＭ１４４の印刷データを、通信インタフェース１４５を介してプリンタ装置１２０に転送したりすることができる。
【００８６】
本実施形態における印刷システムによれば、サージ電圧を低減でき、ノイズによる誤動作を防止できる。
【００８７】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、遅延反転回路ＤＬｊがドライバブロックＤＢｊ内になくてもよい。
【００８８】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【００８９】
【図１】サーマルプリンタの原理の１例を説明する図。
【図２】本実施形態におけるサーマルヘッドの構成例を示す図。
【図３】本実施形態におけるサーマルヘッドドライバの構成例を示す図。
【図４】図３の遅延反転回路ＤＬｊの説明図。
【図５】図３のサーマルヘッドドライバの動作例のタイミング図。
【図６】図３のサーマルヘッドドライバの動作例のタイミング図。
【図７】ドライバブロック内の出力制御回路ＯＣ及びラッチＬＴを構成する第１の例。
【図８】ドライバブロック内の出力制御回路ＯＣ及びラッチＬＴを構成する第２の例。
【図９】ドライバブロック内の出力制御回路ＯＣ及びラッチＬＴを構成する第３の例。
【図１０】ドライバブロック内の出力制御回路ＯＣ及びラッチＬＴを構成する第４の例。
【図１１】図３に示されるラッチＬＴｊの具体例。
【図１２】本実施形態におけるプリンタ装置の説明図。
【図１３】図１２のプリンタ装置が適用される印刷システムの構成例を示す図。
【図１４】図１３のホストコンピュータの構成例のブロック図。
【符号の説明】
【００９０】
２０  サーマルヘッド、  ２２  セラミック板、
３０１〜３０Ｍ  第１〜第Ｍのサーマルヘッドドライバ、
３０  サーマルヘッドドライバ、  １２０  プリンタ装置、１２２  ロール紙、
１２３  紙送り方向、  １２４  ハウジング、  １２５  印刷ヘッド、
１２６  プラテン、  １２７  カッター、  １２８  レシート、１３０  印刷システム、
１３２  ホストコンピュータ、  １３４  本体、  １３６  表示装置、
１３７  キーボード、  １３８  マウス、  ＣＬＫ  クロック信号、
ＤＢ１〜ＤＢＮ  ドライバブロック、  ＤＦＦ１〜ＤＦＦＮ  フリップフロップ、
ＤＬ１〜ＤＬＮ  遅延反転回路、  ＤＯ１〜ＤＯＮ  ドライバ出力、
ＤＳＴＢ１〜ＤＳＴＢＮ  遅延ストローブ信号、  ＬＴ１〜ＬＴＮ  ラッチ、
ＬＡＴ  ラッチ信号、  ＯＣ１〜ＯＣＮ  出力制御回路、
ＯＤ１〜ＯＤＮ  出力ドライバ、  ＳＴＢ０〜ＳＴＢＮ  ストローブ信号、
ＳＩ  シリアルデータ
【図１】
0005217359.tif 000002
【図２】
0005217359.tif 000003
【図３】
0005217359.tif 000004
【図４】
0005217359.tif 000005
【図５】
0005217359.tif 000006
【図６】
0005217359.tif 000007
【図７】
0005217359.tif 000008
【図８】
0005217359.tif 000009
【図９】
0005217359.tif 000010
【図１０】
0005217359.tif 000011
【図１１】
0005217359.tif 000012
【図１２】
0005217359.tif 000013
【図１３】
0005217359.tif 000014
【図１４】
0005217359.tif 000015