(57)【特許請求の範囲】
【請求項１】
ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、
与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号の平均周期の整数倍とは異なる値に設定されるジッタ印加回路。
【請求項２】
それぞれの前記遅延回路に、前記ジッタ重畳信号の各周期に印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部を更に備える
請求項１に記載のジッタ印加回路。
【請求項３】
複数の前記遅延回路における遅延量の和は、前記基準信号のパルス幅より小さい
請求項２に記載のジッタ印加回路。
【請求項４】
前記信号生成部は、前記基準信号の１ビット毎に、前記ジッタ重畳信号の複数のビットを生成し、
複数の前記遅延回路は、前記基準信号の１ビット内で生成される前記ジッタ重畳信号の複数のビットと対応して設けられ、
前記遅延設定部は、それぞれの前記遅延回路に対して、前記ジッタ重畳信号の平均周期に、対応する前記ジッタ重畳信号のビットが有するべき周期ジッタを加算した遅延量を設定する
請求項３に記載のジッタ印加回路。
【請求項５】
前記信号生成部は、複数の前記遅延回路と一対一に対応して設けられた複数の排他的論理和回路を有し、
初段の前記排他的論理和回路は、初段の前記遅延回路の入力信号および出力信号の排他的論理和を出力し、
２段目以降の前記排他的論理和回路は、前段の前記遅延回路の出力信号と、前段の前記排他的論理和回路の出力信号との排他的論理和を出力する
請求項２に記載のジッタ印加回路。
【請求項６】
前記ジッタ重畳信号に印加すべきジッタの周期に応じて、複数の前記遅延回路に与える前記基準信号のパルス幅を制御する基準周期制御部を更に備える
請求項５に記載のジッタ印加回路。
【請求項７】
前記ジッタ重畳信号が有するべき平均周期に応じて、複数の前記排他的論理和回路の出力信号のいずれかを選択して、前記ジッタ重畳信号として出力する選択部を更に備える
請求項５に記載のジッタ印加回路。
【請求項８】
前記ジッタ重畳信号の各エッジタイミングをビット境界とするデータ信号を生成して、データジッタを前記データ信号に印加するデータジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項９】
前記遅延設定部は、前記ジッタ重畳信号が有するべき論理値パターンにおいて、同一の論理値が連続するビット数に更に基づいて、それぞれの前記遅延回路の遅延量を設定する
請求項２に記載のジッタ印加回路。
【請求項１０】
それぞれの前記遅延回路の遅延量を測定する場合に、それぞれの前記遅延回路の出力信号が、当該遅延回路の入力に帰還されるループを形成する切替部と、
前記ループを伝送する信号の周期に基づいて、前記遅延回路の遅延量を算出する遅延量算出部と
を更に備え、
前記遅延設定部は、前記遅延量算出部が算出した前記遅延量に更に基づいて、それぞれの前記遅延回路における遅延量を設定する
請求項２に記載のジッタ印加回路。
【請求項１１】
前記基準信号に、複数の前記遅延回路および前記信号生成部において印加されるジッタの周波数より低周波数のジッタを印加して、初段の前記遅延回路に入力する低周波ジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項１２】
前記ジッタ重畳信号に、複数の前記遅延回路および前記信号生成部において印加されるジッタの周波数より低周波数のジッタを印加する低周波ジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項１３】
前記遅延設定部は、それぞれの前記遅延回路における遅延量を、前記基準信号の周波数より低い周波数で変化させる
請求項２に記載のジッタ印加回路。
【請求項１４】
それぞれの前記排他的論理和回路の出力信号のパルス幅を順次測定するＤＵＴＹ測定部を更に備え、
前記遅延設定部は、前記ＤＵＴＹ測定部が測定したパルス幅に基づいて、対応する前記遅延回路の遅延量を調整し、
前記ＤＵＴＹ測定部は、前記遅延設定部が前段の前記遅延回路の遅延量を調整した後に、次段の前記排他的論理和回路の出力信号のパルス幅を測定する
請求項５に記載のジッタ印加回路。
【請求項１５】
前記遅延設定部は、前半の前記遅延回路に、予め定められた基準値より大きい遅延量を設定し、後半の前記遅延回路に、前記基準値より小さい遅延量を設定する
請求項２に記載のジッタ印加回路。
【請求項１６】
前記遅延設定部は、前半の前記遅延回路に、予め定められた基準値より小さい遅延量を設定し、後半の前記遅延回路に、前記基準値より大きい遅延量を設定する
請求項２に記載のジッタ印加回路。
【請求項１７】
前記遅延設定部は、前半の前記遅延回路に、前記基準値に所定の単位値を加算した遅延量を設定し、後半の前記遅延回路に、前記基準値から前記単位値を減算した遅延量を設定する
請求項１５または１６に記載のジッタ印加回路。
【請求項１８】
前記遅延設定部は、前記基準値として、前記ジッタ重畳信号が有するべき平均周期を用いてそれぞれの前記遅延回路の遅延量を設定する
請求項１７に記載のジッタ印加回路。
【請求項１９】
前記信号生成部は、複数の前記遅延回路と一対一に対応して設けられた複数の排他的論理和回路を有し、
初段の前記排他的論理和回路は、初段の前記遅延回路の入力信号および出力信号の排他的論理和を出力し、
２段目以降の前記排他的論理和回路は、前段の前記遅延回路の出力信号と、前段の前記排他的論理和回路の出力信号との排他的論理和を出力し、
前記ジッタ印加回路は、
前半のそれぞれの前記遅延回路に対応して設けられ、対応する前記遅延回路の出力信号を、単位値に応じて更に遅延させる前半バッファと、
後半のそれぞれの前記排他的論理和回路に対応して設けられ、対応する前記排他的論理和回路の入力信号を、前記単位値に応じて遅延させる後半バッファと
を更に備える
請求項１５に記載のジッタ印加回路。
【請求項２０】
前記信号生成部は、複数の前記遅延回路と一対一に対応して設けられた複数の排他的論理和回路を有し、
初段の前記排他的論理和回路は、初段の前記遅延回路の入力信号および出力信号の排他的論理和を出力し、
２段目以降の前記排他的論理和回路は、前段の前記遅延回路の出力信号と、前段の前記排他的論理和回路の出力信号との排他的論理和を出力し、
前記ジッタ印加回路は、
前半のそれぞれの前記排他的論理和回路に対応して設けられ、対応する前記排他的論理和回路の入力信号を、単位値に応じて遅延させる前半バッファと、
後半のそれぞれの前記遅延回路に対応して設けられ、対応する前記遅延回路の出力信号を、前記単位値に応じて更に遅延させる後半バッファと
を更に備える
請求項１６に記載のジッタ印加回路。
【請求項２１】
前記前半バッファおよび前記後半バッファは、遅延量を設定する共通の制御データを受け取る
請求項１９または２０に記載のジッタ印加回路。
【請求項２２】
複数の前記排他的論理和回路と一対一に対応して設けられた複数のスイッチを更に備え、
それぞれの前記スイッチは、対応する前記排他的論理和回路に、対応する前記遅延回路の出力信号を入力するか、所定の論理値を入力するかを切り替える
請求項５に記載のジッタ印加回路。
【請求項２３】
被試験デバイスを試験する試験装置であって、
ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、
前記ジッタ重畳信号に基づいて試験信号を生成し、前記被試験デバイスに供給する試験信号発生部と、
前記被試験デバイスが、前記試験信号に応じて出力する応答信号を測定し、前記被試験デバイスの良否を判定する測定部と
を備え、
前記ジッタ印加回路は、
与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を有し、
少なくとも一つの前記遅延回路の遅延量が、前記基準信号の平均周期の整数倍とは異なる値に設定される試験装置。
【請求項２４】
前記ジッタ印加回路は、前記被試験デバイスの帯域内の周波数を有するジッタが印加された第１の前記ジッタ重畳信号と、前記被試験デバイスの帯域外の周波数を有するジッタが印加された第２の前記ジッタ重畳信号とを順次生成し、
前記試験信号発生部および前記測定部は、前記第１のジッタ重畳信号に応じた第１の試験信号を前記被試験デバイスに供給し、前記第１の試験信号に応じて前記被試験デバイスが出力する第１の前記応答信号に応じて前記被試験デバイスの良否を判定し、当該判定結果が良である場合に、前記第２のジッタ重畳信号に応じた第２の前記試験信号を用いて前記被試験デバイスを試験する
請求項２３に記載の試験装置。
【請求項２５】
動作回路と、前記動作回路を試験する自己診断部とを内蔵する電子デバイスであって、
前記自己診断部は、
ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、
前記ジッタ重畳信号に基づいて試験信号を生成し、前記動作回路に供給する試験信号発生部と、
前記動作回路が、前記試験信号に応じて出力する応答信号を測定し、前記動作回路の良否を判定する測定部と
を有し、
前記ジッタ印加回路は、
与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を含み、
少なくとも一つの前記遅延回路の遅延量が、前記基準信号の平均周期の整数倍とは異なる値に設定される電子デバイス。
【請求項２６】
予め定められた論理パターンを有し、且つ、ジッタを有するデータ信号を生成するパターン発生器であって、
与えられる基準信号を、前記データ信号の１ビット分の時間の整数倍に応じた遅延量で順次遅延させる、縦続接続された複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記データ信号のそれぞれのエッジを生成する信号生成部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記データ信号の１ビット分の時間の整数倍に、印加すべきジッタ値を加減算した値に設定される
パターン発生器。
【請求項２７】
前記データ信号が有するべき論理パターンにおいて同一の論理値が連続するビット数に基づいて、それぞれの前記遅延回路に、前記データ信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの前記遅延回路に設定する遅延設定部を更に備える
請求項２６に記載のパターン発生器。
【請求項２８】
それぞれの前記遅延回路に、前記データ信号の１ビット分の時間に、印加すべきジッタ値を加減算した値を設定する遅延設定部と、
それぞれの前記遅延回路が出力する信号のうち、前記信号生成部に供給すべき複数の信号を、前記データ信号が有するべき論理パターンに基づいて選択するスイッチと
を更に備える請求項２６に記載のパターン発生器。
【請求項２９】
被試験デバイスを試験する試験装置であって、
予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、前記被試験デバイスに供給するパターン発生器と、
前記被試験デバイスが、前記試験信号に応じて出力する応答信号を測定し、前記被試験デバイスの良否を判定する測定部と
を備え、
前記パターン発生器は、
与えられる基準信号を、前記試験信号の１ビット分の時間の整数倍に応じた遅延量で順次遅延させる、縦続接続された複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記試験信号のそれぞれのエッジを生成する信号生成部と
を有し、
少なくとも一つの前記遅延回路の遅延量が、前記試験信号の１ビット分の時間の整数倍に、印加すべきジッタ値を加減算した値に設定される試験装置。
【請求項３０】
動作回路と、前記動作回路を試験する自己診断部とを内蔵する電子デバイスであって、
前記自己診断部は、
予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、前記動作回路に供給するパターン発生器と、
前記動作回路が、前記試験信号に応じて出力する応答信号を測定し、前記動作回路の良否を判定する測定部と
を有し、
前記パターン発生器は、
与えられる基準信号を、前記試験信号の１ビット分の時間の整数倍に応じた遅延量で順次遅延させる、縦続接続された複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記試験信号のそれぞれのエッジを生成する信号生成部と
を有し、
少なくとも一つの前記遅延回路の遅延量が、前記試験信号の１ビット分の時間の整数倍に、印加すべきジッタ値を加減算した値に設定される電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタ印加回路、パターン発生器、試験装置、および、電子デバイスに関する。
【背景技術】
【０００２】
高速通信デバイス、高速シリアルＩ／Ｏデバイスの試験項目には、ジッタ耐力試験がある。例えばＩＴＵ−Ｔの勧告によれば、通信データに数百ＭＨｚ程度の周波数を有するジッタを印加して、ジッタ耐力試験を行う試験が規定されている。
【０００３】
高周波の信号にジッタを印加する方法としては、電圧制御発振器の制御入力に変調信号を印加することで、電圧制御発振器が生成するクロック信号にジッタを印加して、当該クロック信号を用いてデータ信号を生成する方法が考えられる。
【０００４】
また、他の方法としては、クロック信号またはデータ信号を生成する発生器の後段に可変遅延回路を設け、可変遅延回路の遅延制御入力を変化させることでジッタを印加する方法も考えられる。可変遅延回路を用いたジッタ印加方法は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ２００７／０４９３６５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電子デバイスの実使用状態においては、高周波数のジッタ成分に起因するビット誤り率を小さくすることが重要である。このため、係る電子デバイスを試験する試験装置においても、高周波数のジッタを印加できることが求められる。
【０００７】
しかし、上述したように電圧制御発振器の制御入力を変調することでジッタを生成する場合、制御入力でクロック信号を高速に変調することが困難であり、生成できるジッタの周波数の限界が数十ＭＨｚ程度となる。また、可変遅延回路の遅延量を変化させることでジッタを生成する場合、可変遅延回路が遅延設定の変化に追従するのに時間を要するので、高周波数かつ大振幅のジッタを生成することができない。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の態様においては、ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号の平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。
【０００９】
本発明の第２の態様においては、被試験デバイスを試験する試験装置であって、ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、ジッタ重畳信号に基づいて試験信号を生成し、被試験デバイスに供給する試験信号発生部と、被試験デバイスが、試験信号に応じて出力する応答信号を測定し、被試験デバイスの良否を判定する測定部とを備え、ジッタ印加回路は、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを有し、少なくとも一つの遅延回路の遅延量が、基準信号の平均周期の整数倍とは異なる値に設定される試験装置を提供する。
【００１０】
本発明の第３の態様においては、動作回路と、動作回路を試験する自己診断部とを内蔵する電子デバイスであって、自己診断部は、ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、ジッタ重畳信号に基づいて試験信号を生成し、動作回路に供給する試験信号発生部と、動作回路が、試験信号に応じて出力する応答信号を測定し、動作回路の良否を判定する測定部とを有し、ジッタ印加回路は、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを含み、少なくとも一つの遅延回路の遅延量が、基準信号の平均周期の整数倍とは異なる値に設定される電子デバイスを提供する。
【００１１】
本発明の第４の態様においては、予め定められた論理パターンを有し、且つ、ジッタを有するデータ信号を生成するパターン発生器であって、与えられる基準信号を、データ信号の１ビット分の時間の整数倍に応じた遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、データ信号のそれぞれのエッジを生成する信号生成部とを備え、少なくとも一つの遅延回路の遅延量が、データ信号の１ビット分の時間の整数倍に、印加すべきジッタ値を加減算した値に設定されるパターン発生器を提供する。
【００１２】
本発明の第５の態様においては、被試験デバイスを試験する試験装置であって、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイスに供給するパターン発生器と、被試験デバイスが、試験信号に応じて出力する応答信号を測定し、被試験デバイスの良否を判定する測定部とを備え、パターン発生器は、与えられる基準信号を、試験信号の１ビット分の時間の整数倍に応じた遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、試験信号のそれぞれのエッジを生成する信号生成部とを有し、少なくとも一つの遅延回路の遅延量が、試験信号の１ビット分の時間の整数倍に、印加すべきジッタ値を加減算した値に設定される試験装置を提供する。
【００１３】
本発明の第６の態様においては、動作回路と、動作回路を試験する自己診断部とを内蔵する電子デバイスであって、自己診断部は、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイスに供給するパターン発生器と、動作回路が、試験信号に応じて出力する応答信号を測定し、動作回路の良否を判定する測定部とを有し、パターン発生器は、与えられる基準信号を、試験信号の１ビット分の時間の整数倍に応じた遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、試験信号のそれぞれのエッジを生成する信号生成部とを有し、少なくとも一つの遅延回路の遅延量が、試験信号の１ビット分の時間の整数倍に、印加すべきジッタ値を加減算した値に設定される電子デバイスを提供する。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】一実施形態に係るジッタ印加回路１００の構成例を示す図である。
【図２】図１に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図３】ジッタ印加回路１００の他の構成例を示す図である。
【図４】図３に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図５】図３に示したジッタ印加回路１００の他の動作例を示すタイミングチャートである。
【図６】ジッタ印加回路１００の他の構成例を示す図である。
【図７】は、図６に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図８】ジッタ印加回路１００の他の構成例を示す図である。
【図９】図８に示したジッタ印加回路１００が、各段において生成するタイミングジッタの値を示す図である。
【図１０】ジッタ印加回路１００の他の構成例を示す図である。
【図１１】ジッタ印加回路１００の他の構成例を示す図である。
【図１２】図１１に示したジッタ印加回路１００が、各段において生成するタイミングジッタの値を示す図である。
【図１３】ジッタ印加回路１００の他の構成例を示す図である。
【図１４】図８から図１３に関連して説明したバッファ１２の構成の一例を示す図である。
【図１５】ジッタ印加回路１００の他の構成例を示す図である。
【図１６Ａ】ジッタ印加回路１００の他の構成例を示す図である。
【図１６Ｂ】ジッタ印加回路１００の他の構成例を示す図である。
【図１７】一つの実施形態に係るデータジッタ印加回路２００の構成例を示す図である。
【図１８】データジッタ印加部１１０の他の構成例を示す図である。
【図１９】データ信号にジッタを印加するジッタ印加回路１００の動作例を示すタイミングチャートである。
【図２０】ジッタ印加回路１００の他の構成例を示す図である。
【図２１】ジッタ印加回路１００の他の構成例を示す図である。
【図２２】ジッタ印加回路１００の他の構成例を示す図である。
【図２３】図２２に示したジッタ印加回路１００の動作例を説明する図である。
【図２４】ジッタ印加回路１００の他の構成例を示す図である。
【図２５】図２４に示したジッタ印加回路１００の動作例を説明する図である。
【図２６】一つの実施形態に係る試験装置３００の構成例を、被試験デバイス４００と併せて示す図である。
【図２７】パターン発生部３２０および測定部３４０の構成例を示す図である。
【図２８】一つの実施形態に係る電子デバイス５００の構成例を示す図である。
【図２９】試験装置３００の動作例を示すフローチャートである。
【図３０】試験装置３００の他の構成例を示す図である。
【図３１】電子デバイス５００の他の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、一実施形態に係るジッタ印加回路１００の構成例を示す図である。ジッタ印加回路１００は、ジッタを有するジッタ重畳信号を生成する回路であって、縦続接続された複数の遅延回路１０、信号生成部２０、および、遅延設定部３０を備える。本例のジッタ印加回路１００は、ジッタ重畳信号を生成する間、遅延量が固定された複数の遅延回路１０を用いてジッタ重畳信号を生成する。つまり、遅延回路１０における遅延量を変化させずにジッタ重畳信号を生成するので、高周波のジッタを有するジッタ重畳信号を容易に生成することができる。
【００１８】
複数の遅延回路１０は、前段の遅延回路１０から与えられる信号を、それぞれ予め設定される遅延量で順次遅延して、後段の遅延回路１０に伝送する。なお、初段の遅延回路１０には、基準信号ＣＬＫ０が与えられる。基準信号ＣＬＫ０は、予め設定された周期を有する周期信号であってよい。
【００１９】
信号生成部２０は、それぞれの遅延回路１０が出力する信号のタイミングに応じて、出力すべきジッタ重畳信号のそれぞれのエッジを生成する。例えば信号生成部２０は、一つの遅延回路１０が出力する信号のエッジから、ジッタ重畳信号の一つのエッジを生成する。このため、ジッタ重畳信号の各エッジの位置を、対応する遅延回路１０の遅延量により設定でき、複数の遅延回路１０における遅延量に応じたジッタを、ジッタ重畳信号に印加することができる。
【００２０】
本例の信号生成部２０は、複数の遅延回路１０と一対一に対応して設けられた複数の論理回路２２を有する。本例における論理回路２２は、排他的論理和回路であってよい。初段の論理回路２２−１は、初段の遅延回路１０−１の入力信号ＣＬＫ０および出力信号ＣＬＫ１の排他的論理和ＯＣＬＫ１を出力する。また、２段目以降の論理回路２２−ｋ（ただしｋは２以上の整数）は、当該段の遅延回路１０−ｋの出力信号ＣＬＫｋと、前段の論理回路２２−（ｋ−１）の出力信号ＯＣＬＫ（ｋ−１）との排他的論理和ＯＣＬＫ（ｋ）を出力する。
【００２１】
このような構成の場合、信号生成部２０は、それぞれの遅延回路１０に設定される遅延量τ１、τ２、τ３、・・・、τｋ、・・・、τｎ（ただし、τｋは、ｋ段目の遅延回路１０に設定される遅延量）の時間間隔で論理値が順次反転するジッタ重畳信号を出力する。ここで、少なくとも一つの遅延量τｋとして、ジッタ重畳信号の平均周期ＴＯＵＴ（ジッタ重畳信号における各ビットの平均持続時間）とは異なる値を設定することで、遅延量τｋに応じた周期ジッタを有するジッタ重畳信号を生成することができる。なお、周期ジッタを有する信号とは、信号の各周期が、平均周期に対してばらつきを有する信号を指してよい。
【００２２】
例えば、ｎ段のジッタ印加回路１００により、ジッタ周波数ｆＪ（＝２ｆＯＵＴ／（ｎ＋１））、ジッタ振幅ＡＪのサイン波の周期ジッタを、ジッタ重畳信号に印加する場合、ｋ番目の遅延回路１０に設定すべき遅延量τｋは、次式で与えられる。遅延設定部３０は、下式に応じて複数の遅延回路１０の遅延量を設定してよい。
【数１】
0005235146.tif 000002
ただし、ｆｏｕｔは、ジッタ重畳信号の周波数を示し、ｆｏｕｔ＝１／（２Ｔｏｕｔ）である。
【００２３】
遅延設定部３０は、それぞれの遅延回路１０に、所定の遅延量を予め設定する。なお、それぞれの遅延回路１０における遅延量が、当該所定の遅延量となるように、ジッタ印加回路１００が予め設計されている場合、ジッタ印加回路１００は、遅延設定部３０を備えなくともよい。
【００２４】
遅延設定部３０は、それぞれの遅延回路１０に、ジッタ重畳信号の各周期に印加すべき周期ジッタに応じた遅延量をそれぞれ設定してよい。例えば遅延設定部３０は、それぞれの遅延回路１０の遅延量として、ジッタ重畳信号が有するべき平均周期ＴＯＵＴに、ジッタ重畳信号の各ビットが有するべき周期ジッタの値を加減算した値を設定してよい。
【００２５】
それぞれの遅延回路１０における遅延量が、ジッタ重畳信号において対応するビットの持続時間となるので、ジッタ重畳信号のｋ番目のサイクルは、τｋ−ＴＯＵＴの周期ジッタを有することになる。本例の遅延設定部３０は、ジッタ印加回路１００がジッタ重畳信号を生成している間、遅延回路１０における遅延量を固定する。
【００２６】
図２は、図１に示したジッタ印加回路１００の動作例を示すタイミングチャートである。本例では、５段の遅延回路１０を備えるジッタ印加回路１００の動作を説明する。また、基準信号ＣＬＫ０として、予め設定された時間間隔ＴＩＮで論理値が繰り返し反転する信号を用いて説明する。
【００２７】
初段の遅延回路１０−１は、基準信号ＣＬＫ０を、遅延量τ１で遅延させて出力する。遅延量τ１は、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴに、所定のジッタ値を加減算した値であってよい。
【００２８】
なお、遅延設定部３０は、基準信号ＣＬＫ０のパルス幅（ビット持続時間）ＴＩＮを、遅延回路１０の段数＋１で除算することで、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴを求めてよい。そして、遅延設定部３０には、印加すべきジッタの波形データが与えられてよい。遅延設定部３０は、当該平均周期ＴＯＵＴおよび波形データに基づいて、それぞれの遅延回路１０における遅延量を設定してよい。
【００２９】
初段の論理回路２２−１は、基準信号ＣＬＫ０と、初段の遅延回路１０−１の出力信号ＣＬＫ１との排他的論理和ＯＣＬＫ１を出力する。これにより、時間間隔τ１で論理値が反転する信号が生成される。
【００３０】
２段目の遅延回路１０−２は、初段の遅延回路１０−１の出力信号ＣＬＫ１を、遅延量τ２で遅延させて出力する。遅延量τ２は、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴに、所定のジッタ値を加減算した値であってよい。また、遅延量τ２は、遅延量τ１とは異なる値であってよい。
【００３１】
２段目の論理回路２２−２は、２段目の遅延回路１０−２の出力信号ＣＬＫ２と、初段の論理回路２２−１の出力信号ＯＣＬＫ１との排他的論理和ＯＣＬＫ２を出力する。これにより、時間間隔τ１、τ２で論理値が順次反転する信号が生成される。
【００３２】
同様に、各段の遅延回路１０および論理回路２２が動作することで、最終段の論理回路２２−５からは、各遅延回路１０の遅延時間に応じた時間間隔τ１、τ２、τ３、τ４、τ５で論理値が順次反転する信号が生成される。また、複数の遅延回路１０における遅延量の和Στｋ（ｋ＝１、２、・・・、５）を、基準信号のパルス幅ＴＩＮより小さくすることで、基準信号のパルス幅ＴＩＮの期間毎に、所定のパターンのジッタが繰り返し印加されたジッタ重畳信号を容易に生成することができる。この場合、信号生成部２０は、基準信号の１ビット毎に、ジッタ重畳信号の複数のビットを生成する。
【００３３】
複数の遅延回路１０は、基準信号の１ビット内で生成されるジッタ重畳信号の複数のビットと対応して設けられる。それぞれの遅延回路１０における遅延量は、対応するビットの持続時間を規定する。
【００３４】
本例では図２に示すように、ビット持続時間がτ１、τ２、τ３、τ４、τ５、ＴＩＮ−Στｋ（ｋ＝１、２、・・・、５）と順次変化する波形が、基準信号のパルス幅ＴＩＮの期間毎に繰り返されるジッタ重畳信号を生成することができる。そして、本例のジッタ印加回路１００では、遅延回路１０における遅延時間を動的に変化させずにジッタを生成するので、高周波数のジッタを容易に生成することができる。
【００３５】
なお、本例のジッタ印加回路１００では、基準信号のパルス幅ＴＩＮ毎に、ジッタのパターンが繰り返されるので、生成されるジッタの周波数は、基準信号のビットレート（１／ＴＩＮ）の整数倍と略等しい。また、それぞれの論理回路２２における遅延時間が無視できない場合、遅延設定部３０は、それぞれの論理回路２２の遅延時間をキャンセルするように、次段の遅延回路１０に遅延時間を設定してよい。
【００３６】
図３は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１に関連して説明したジッタ印加回路１００の構成に加え、基準周期制御部４０および選択部５０を更に備える。また、ジッタ印加回路１００は、基準周期制御部４０および選択部５０のいずれかを備えない構成であってもよい。
【００３７】
図２に関連して説明したように、複数の遅延回路１０の遅延量の和は、基準信号ＣＬＫ０のパルス幅より小さいことが好ましい。この場合、ジッタ重畳信号に印加されるジッタの周期は、基準信号ＣＬＫ０のパルス幅（の整数分の１）と等しくなる。基準周期制御部４０は、ジッタ重畳信号に印加すべきジッタの周期に応じて、複数の遅延回路１０に与える基準信号ＣＬＫ０のパルス幅を制御してよい。
【００３８】
また、図２に関連して説明したように、ジッタ重畳信号の平均周期（平均ビット持続時間）は、基準信号のパルス幅を、遅延回路１０の段数ｎに１を加算した値で除算した値となる。選択部５０は、ジッタ重畳信号が有するべき平均周期に応じて、複数の論理回路２２の出力信号ＯＣＬＫｋのいずれかを選択して、ジッタ重畳信号として出力してよい。具体的には、選択部５０は、基準信号のパルス幅ＴＩＮを、ジッタ重畳信号の平均周期ＴＯＵＴで除算した値から１を減算して得られる段数の論理回路２２の出力信号を選択してよい。
【００３９】
図４は、図３に示したジッタ印加回路１００の動作例を示すタイミングチャートである。本例のジッタ印加回路１００は、自己の平均周期がＴＩＮ／４であり、印加されるジッタの周波数がＴＩＮのジッタ重畳信号を生成する。基準周期制御部４０は、基準信号ＣＬＫ０の周期（パルス幅）がＴＩＮとなるように、基準信号を制御する。
【００４０】
また、選択部５０は、（ＴＩＮ／ＴＯＵＴ）−１＝３であるので、３段目の論理回路２２の出力信号を選択する。そして、遅延設定部３０が、１段目から３段目までの遅延回路１０に対して、ジッタ重畳信号の平均周期ＴＩＮ／４に、印加すべきジッタ波形に応じたジッタ値をそれぞれ加減算して得られる遅延量τ１、τ２、τ３を設定する。印加すべきジッタ波形に応じたジッタ値とは、周期がＴＩＮのジッタ波形を、周期ＴＩＮ／（ｎ＋１）のクロックで順次サンプリングした値であってよい（但し、ｎは遅延回路１０の段数）。このような設定により、図４に示すように、自己の平均周期がＴＩＮ／（ｎ＋１）であり、印加されるジッタの周期がＴＩＮのジッタ重畳信号を生成することができる。
【００４１】
図５は、図３に示したジッタ印加回路１００の他の動作例を示すタイミングチャートである。図４に関連して説明した例では、選択部５０は、奇数段目の論理回路２２の出力信号を選択した。本例の選択部５０は、偶数段目の論理回路２２の出力信号を選択する。
【００４２】
この場合、基準信号ＣＬＫ０のエッジ前後に対応するジッタ重畳信号の波形が反転する。例えば図５に示す例では、Ｅ０からＥ３の期間と、Ｅ３からＥ６の期間とで、ジッタ重畳信号の波形が反転する。選択部５０は、ジッタ重畳信号の用途に応じて、偶数段目の論理回路２２または奇数段目の排他的論理和回路の出力信号を選択してよい。
【００４３】
図６は、ジッタ印加回路１００の他の構成例を示す図である。本例におけるジッタ印加回路１００は、図１から図５に関連して説明したいずれかのジッタ印加回路１００の構成に加え、パルス発生部２４を更に備える。図６では、図１に示したジッタ印加回路１００の構成に、パルス発生部２４を追加した例を示す。
【００４４】
パルス発生部２４は、基準信号ＣＬＫＩＮを受け取り、基準信号ＣＬＫＩＮの立ち上がりエッジ毎に、所定のパルス幅のパルスを生成し、基準信号ＣＬＫ０として出力する。パルス発生部２４は、基準信号ＣＬＫ０を、初段の遅延回路１０−１および初段の論理回路２２−１に供給する。
【００４５】
２段目以降の遅延回路１０および論理回路２２は、図１から図５に関連して説明したジッタ印加回路１００と同一であってよい。また、図６に示すように、本例における論理回路２２は、論理和回路であってよい。
【００４６】
図７は、図６に示したジッタ印加回路１００の動作例を示すタイミングチャートである。上述したように、パルス発生部２４は、基準信号ＣＬＫＩＮの立ち上がりエッジ毎に、所定のパルス幅のパルスを出力する。当該パルス幅は、複数の遅延回路１０に設定されるいずれの遅延量τ１、τ２、・・・よりも小さいことが好ましい。
【００４７】
初段の遅延回路１０は、パルス発生部２４が出力するパルスを受け取り、遅延量τ１で遅延させて出力する。また、初段の論理回路２２は、パルス発生部２４が出力する信号と、初段の遅延回路１０が出力する信号との論理和を出力する。つまり、初段の論理回路２２は、パルス発生部２４が出力するパルスと、初段の遅延回路１０が出力するパルスとを有する信号を出力する。
【００４８】
２段目以降の遅延回路１０は、前段の遅延回路１０が出力する信号を順次遅延させる。また、２段目以降の論理回路２２は、対応する遅延回路１０が出力する信号と、前段の論理回路２２が出力する信号との論理和を出力する。これにより、図７に示すように、複数の遅延回路１０における遅延量に応じたパルス間隔でパルスが配置されたジッタ重畳信号を生成することができる。このため、遅延設定部３０が、印加すべき周期ジッタ波形に応じた遅延量を、それぞれの遅延回路１０に対して予め設定することで、ジッタ重畳信号の各周期（各パルス間隔）に周期ジッタを印加することができる。
【００４９】
本例では、論理回路２２が論理和回路の場合を説明した。また、論理回路２２は、図１から図５に関連して説明したジッタ印加回路１００と同様に、排他的論理和回路であってもよい。この場合、ジッタ印加回路１００は、初段の遅延回路１０および論理回路２２に、基準信号を入力するか、または、パルス発生部２４が生成するパルスを入力するかを切り替える入力切替部を更に備えてよい。このような構成により、ジッタ印加回路１００を、図１から図５に関連して説明したように動作させるか、または、図６および図７に関連して説明したように動作させるかを選択することができる。
【００５０】
なお、図１から図７に関連して説明したジッタ印加回路１００において、遅延設定部３０は、前半の遅延回路１０に、予め定められた基準値より大きい遅延量を設定して、後半の遅延回路１０に、予め定められた基準値より小さい遅延量を設定してよい。より具体的には、遅延設定部３０は、前半の遅延回路１０に、基準値に所定の単位値を加算した遅延量を設定してよい。また、遅延設定部３０は、後半の遅延回路１０に、当該基準値から当該単位値を減算した遅延量を設定してよい。
【００５１】
なお、遅延設定部は、当該基準値として、ジッタ重畳信号が有するべき平均周期（ビット持続時間の平均値）を用いてよい。係る構成により、三角波ジッタが印加されたジッタ重畳信号を容易に生成することができる。ジッタ印加回路１００は、基準値の遅延量を生成する遅延回路と、所定の単位値の遅延量を生成するバッファとを組み合わせることで、上述した基準値より大きい遅延量および基準値より小さい遅延量を生成してよい。
【００５２】
図８は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、上述したように、三角波のタイミングジッタを印加したジッタ重畳信号を生成する。タイミングジッタとは、理想的なエッジタイミングに対する、実際のエッジタイミングのばらつきを指してよい。
【００５３】
本例のジッタ印加回路１００は、図１から図７に関連して説明したいずれかのジッタ印加回路１００の構成に加え、前半のバッファ（１２−１から１２−ｍ）および後半のバッファ（１２−（ｍ＋１）から１２−（２ｍ−１））を有する（ただし、ｍは２以上の整数）。図８では、図１に示したジッタ印加回路１００に、複数のバッファ１２を加えた構成を示す。
【００５４】
また、本例のジッタ印加回路１００は、奇数個（２ｍ−１個）の遅延回路１０を備え、それぞれの遅延回路１０には、ジッタ重畳信号の平均周期と略同一の遅延量が設定される。また、遅延設定部３０は、共通の制御信号により、前半のバッファ１２および後半のバッファ１２の遅延量を同一の遅延量に予め調整する。
【００５５】
前半のバッファ１２は、前半の遅延回路１０と一対一に対応して設けられる。前半のバッファ１２および遅延回路１０とは、１段目からｍ段目のバッファ１２および遅延回路１０を指してよい。それぞれの前半のバッファ１２は、対応する遅延回路１０の出力信号を、設定される単位値に応じた遅延量αで更に遅延させて、後段の遅延回路１０に供給する。これにより、前半の遅延回路１０に、予め定められた基準値に単位値を加算した遅延量を設定するのと等価な遅延を生成することができる。
【００５６】
後半のバッファ１２は、後半の論理回路２２と一対一に対応して設けられる。後半のバッファ１２および論理回路２２とは、ｍ＋１段目から２ｍ−１段目のバッファ１２および論理回路２２を指してよい。それぞれの後半のバッファ１２は、対応する論理回路２２の入力信号を、設定される単位値に応じた遅延量αで遅延させる。これにより、後半の遅延回路１０に、予め定められた基準値から単位値を減算した遅延量を設定するのと等価な、相対的な遅延を生成することができる。
【００５７】
図９は、図８に示したジッタ印加回路１００が、各段において生成するタイミングジッタの値を示す図である。前半の遅延回路１０および前半のバッファ１２を伝送する信号の位相は、遅延回路１０およびバッファ１２を一段通過する毎に、ジッタを有さない理想的なジッタ重畳信号のエッジタイミングｋＴｏｕｔに対して、単位値αずつ遅れる。このため、前半段において生成されるタイミングジッタは、図９に示すように一段毎にαずつ増加する。
【００５８】
また、後半段においては、後半の論理回路２２および後半のバッファ１２を伝送する信号に、単位値αの遅延量が順次印加される。このため、後半段において生成されるタイミングジッタは、図９に示すように一段毎にαずつ減少する。以上のように、図８に示したジッタ印加回路１００によれば、三角波のタイミングジッタを容易に生成することができる。
【００５９】
図１０は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図８に示したジッタ印加回路１００の構成に対して、前半のバッファ１２が、前半の論理回路２２の入力端に設けられ、後半のバッファ１２が、後半の遅延回路１０の出力端に設けられる。他の構成は、図８に示したジッタ印加回路１００と同一であってよい。
【００６０】
つまり、本例のジッタ印加回路１００は、前半の遅延回路１０に、予め定められた基準値より小さい遅延量を設定して、後半の遅延回路１０に、予め定められた基準値より大きい遅延量を設定する回路と等価な回路となる。なお、当該ジッタ印加回路１００が生成するタイミングジッタの波形は、図９に示したジッタ波形を反転した波形となる。
【００６１】
前半のバッファ１２は、前半の論理回路２２と一対一に対応して設けられる。それぞれの前半のバッファ１２は、対応する論理回路２２の入力信号を、設定される単位値に応じた遅延量αで遅延させる。これにより、前半の遅延回路１０に、予め定められた基準値から単位値を減算した遅延量を設定するのと等価な、相対的な遅延を生成することができる。
【００６２】
後半のバッファ１２は、後半の遅延回路１０と一対一に対応して設けられる。それぞれの後半のバッファ１２は、対応する遅延回路１０の出力信号を、設定される単位値に応じた遅延量αで更に遅延させて、後段の遅延回路１０に供給する。これにより、後半の遅延回路１０に、予め定められた基準値に単位値を加算した遅延量を設定するのと等価な遅延を生成することができる。以上のような構成によっても、三角波のタイミングジッタを容易に生成することができる。
【００６３】
図１１は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図８または図１０に示したジッタ印加回路１００の構成に加え、選択部５０、および、マルチプレクサ９０、９２を更に備える。図１１では、図８に示したジッタ印加回路１００に、選択部５０、および、マルチプレクサ９０、９２を加えた構成を示す。
【００６４】
マルチプレクサ９０は、前半の論理回路２２の出力信号のうち、いずれかを選択して後半のバッファ１２−（ｍ＋１）に供給する。また、マルチプレクサ９２は、前半のバッファ１２の出力信号のうち、いずれかを選択して後半の遅延回路１０−（ｍ＋１）に供給する。なお、マルチプレクサ９０およびマルチプレクサ９２は、同一段における論理回路２２およびバッファ１２の出力信号を選択する。
【００６５】
選択部５０は、後半の論理回路２２の出力信号のうち、いずれかを選択してジッタ重畳信号として出力する。選択部５０は、マルチプレクサ９０およびマルチプレクサ９２が、前半の何段目の信号を選択したかに応じて、後半の何段目の信号を選択するかを決定してよい。より具体的には、マルチプレクサ９０およびマルチプレクサ９２が、前半のｐ段目の信号を選択した場合、選択部５０は、後半のｐ−１段目の信号を選択してよい。
【００６６】
図１２は、図１１に示したジッタ印加回路１００が、各段において生成するタイミングジッタの値を示す図である。マルチプレクサ９０およびマルチプレクサ９２が、前半のｐ段目の信号を選択した場合、前半の回路では、図１２に示す三角波ジッタの前半部分が生成される。そして、選択部５０が、後半のｐ−１段目の信号を選択することで、後半の回路では、図１２に示す三角波ジッタの後半部分を生成することができる。
【００６７】
このような構成により、三角波ジッタの振幅および周期を調整することができる。なお、ジッタ印加回路１００は、選択部５０等により三角波ジッタの周期を調整する場合、当該ジッタ周期に応じて基準信号のパルス幅を調整する基準周期制御部４０を更に備えてよい。
【００６８】
図１３は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図８から図１２に関連して説明したいずれかのジッタ印加回路１００の構成に対して、遅延設定部３０を２系統備える点で相違する。他の構成は、図８から図１２に関連して説明したいずれかのジッタ印加回路１００と同一であってよい。
【００６９】
第１の遅延設定部３０は、前半のバッファ１２の遅延量を設定する。また、第２の遅延設定部３０は、後半のバッファ１２の遅延量を設定する。つまり、本例におけるジッタ印加回路１００は、前半のバッファ１２および後半のバッファ１２の遅延量を異ならせることができる。
【００７０】
例えば、第１の遅延設定部３０は、前半のバッファ１２の遅延量として、単位値αに、論理回路２２における遅延量を加算した値を設定してよい。また、第２の遅延設定部３０は、後半のバッファ１２の遅延量として、単位値αから、論理回路２２における遅延量を減算した値を設定してよい。このような構成により、論理回路２２における遅延量の影響を低減して、所定のジッタを精度よく生成することができる。
【００７１】
図１４は、図８から図１３に関連して説明したバッファ１２の構成の一例を示す図である。本例のバッファ１２は、第１の遅延素子１４の第１の遅延量αＳと、第２の遅延素子１６における第２の遅延量αＦの差分を用いて、微小な遅延を生成する。より具体的には、遅延回路１０の出力端に第１の遅延素子１４を設け、論理回路２２の入力端に第２の遅延素子１６を設ける。これにより、遅延回路１０が出力する信号と、論理回路２２に入力される信号との間の相対位相が、第１の遅延量αＳおよび第２の遅延量αＦとの差分に応じて変化する。
【００７２】
このような構成により、例えば、第１の遅延量αＳの遅延量が１．０ｐＳであり、第２の遅延量αＦの遅延量が１．１ｐＳである場合、０．１ｐＳの相対遅延を生成することができる。なお、前半のバッファ１２においては、第１の遅延量αＳが、第２の遅延量αＦより大きく、後半のバッファ１２においては、第１の遅延量αＳが、第２の遅延量αＦより小さくてよい。
【００７３】
図１５は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図８から図１４に関連して説明したいずれかのジッタ印加回路１００の構成に対して、前半のバッファ１２および後半のバッファ１２を一つずつ備える点で相違する。他の構成は、図８から図１４に関連して説明したジッタ印加回路１００と同一であってよい。
【００７４】
前半のバッファ１２−１は、前半の１段目に設けられる。つまり、前半のバッファ１２−１は、遅延回路１０−１の出力端に設けられてよく、論理回路２２−１の入力端に設けられてもよい。
【００７５】
後半のバッファ１２―（ｍ＋１）は、後半の１段目に設けられる。つまり、後半のバッファ１２−（ｍ＋１）は、遅延回路１０−（ｍ＋１）の出力端に設けられてよく、論理回路２２−（ｍ＋１）の入力端に設けられてもよい。このような構成により、ジッタ印加回路１００は、矩形波のタイミングジッタが印加されたジッタ重畳信号を生成することができる。
【００７６】
なお、図１３または図１５に関連して説明したジッタ印加回路１００は、前半および後半で、異なる段数の遅延回路１０、バッファ１２、および、論理回路２２を備えてよい。ジッタ印加回路１００は、前半の回路および後半の回路において、非対称のジッタを生成してよい。
【００７７】
図１６Ａおよび図１６Ｂは、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図１５に関連して説明したいずれかのジッタ印加回路１００の構成に加え、低周波ジッタ印加部８０を更に備える。図１６Ａおよび図１６Ｂでは、図１から図１５に関連して説明したジッタ印加回路１００の構成の一部を省略して示す。
【００７８】
低周波ジッタ印加部８０は、図１６Ａに示すように、初段の遅延回路１０−１の前段に設けられてよい。この場合、低周波ジッタ印加部８０は、複数の遅延回路１０および信号生成部２０において生成されるジッタの周波数より低周波数のジッタを基準信号に印加して、初段の遅延回路１０−１に入力する。低周波ジッタ印加部８０は、例えば遅延量が動的に変化する可変遅延回路を用いて、基準信号に低周波ジッタを印加してよい。
【００７９】
また、低周波ジッタ印加部８０は、図１６Ｂに示すように、最終段の論理回路２２の後段に設けられてもよい。この場合、低周波ジッタ印加部８０は、論理回路２２が出力するジッタ重畳信号に、低周波ジッタを更に印加する。これらのような構成により、広帯域のジッタを容易に生成することができる。また、低周波ジッタ印加部８０を備える代わりに、遅延設定部３０が、それぞれの遅延回路１０における遅延量を、基準信号の周波数より十分低い周波数で変化させてもよい。
【００８０】
図１７は、一つの実施形態に係るデータジッタ印加回路２００の構成例を示す図である。データジッタ印加回路２００は、データ信号にジッタを印加する回路であって、ジッタ印加回路１００およびデータジッタ印加部１１０を備える。
【００８１】
ジッタ印加回路１００は、図１から図１６Ｂに関連して説明したいずれかのジッタ印加回路１００と同一であってよい。データジッタ印加部１１０は、ジッタ印加回路１００からジッタ重畳信号を受け取り、ジッタ重畳信号の各エッジタイミングをビット境界とするデータ信号を生成する。このような構成により、データ信号にデータジッタを印加することができる。
【００８２】
本例のデータジッタ印加部１１０は、複数のフリップフロップ１１２および排他的論理和回路１１４を有するＬＦＳＲ（Linear Feedback Shift Register）である。複数のフリップフロップ１１２は、縦続接続され、ジッタ重畳信号を共通に受け取る。それぞれのフリップフロップ１１２は、入力されるデータを、ジッタ重畳信号の立ち上がりエッジおよび立ち下がりエッジのそれぞれまたは一方に応じて取り込み、後段のフリップフロップ１１２に供給する。
【００８３】
また、排他的論理和回路１１４は、ＬＦＳＲの生成多項式に応じて選択される、２つのフリップフロップ１１２の出力信号の排他的論理和を生成して、初段のフリップフロップ１１２に供給する。このような構成により、ジッタが印加された擬似ランダム（ＰＲＢＳ、Pseudo-Random Binary Sequence）データを生成することができる。
【００８４】
図１８は、データジッタ印加部１１０の他の構成例を示す図である。本例のデータジッタ印加部１１０は、パターンメモリ１２０およびフリップフロップ１２２を有する。パターンメモリ１２０は、データ信号が有するべき論理値パターンを予め格納する。
【００８５】
フリップフロップ１２２は、パターンメモリ１２０が格納した論理値パターンを、ジッタ印加回路１００から与えられるジッタ重畳信号の立ち上がりエッジおよび立ち下がりエッジのそれぞれまたは一方に応じて取り込んで出力する。このような構成により、任意の論理値パターンを有するデータ信号に、ジッタを印加することができる。
【００８６】
また、図１７および図１８に示した構成に代えて、図１から図７に関連して説明したいずれかのジッタ印加回路１００を用いて、ジッタが印加されたデータ信号を生成することもできる。
【００８７】
図１９は、予め定められた論理パターンを有するデータ信号にジッタを印加するジッタ印加回路１００の動作例を示すタイミングチャートである。データ信号を生成する場合、複数の遅延回路１０は、与えられる基準信号を、データ信号の１ビット分の時間の整数倍に応じた遅延量で順次遅延させる。本例では、複数の遅延回路１０は、データ信号が有するべき論理パターンにおいて同一の論理値が連続するビット数に応じた遅延量で、基準信号を順次遅延させる。
【００８８】
本例では、論理値パターン"１１１０１０００"が繰り返されるデータ信号に、ジッタを印加する例を説明する。この場合、基準周期制御部４０は、データ信号の１ビット分の時間に、繰り返される論理値パターンのビット数を乗算した値と略等しい周期の基準信号を生成してよい。
【００８９】
また、選択部５０は、繰り返される論理値パターン"１１１０１０００"においてデータが遷移する回数に応じた段数の論理回路２２が出力する信号を選択する。本例では、繰り返しの論理値パターン"１１１０１０００"において、論理値が３回遷移するので、選択部５０は、３段目の論理回路２２が出力する信号を選択する。
【００９０】
遅延設定部３０は、データ信号が有するべき論理値パターンにおいて、同一の論理値が連続するビット数に基づいて、それぞれの遅延回路１０の遅延量を設定する。遅延設定部３０は、データ信号が有するべき論理パターンにおいて同一の論理値が連続するビット数に基づいて、それぞれの遅延回路にデータ信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの遅延回路に設定してよい。
【００９１】
例えば、本例のデータ信号が有するべき繰り返しの論理値パターン"１１１０１０００"は、まず論理値"１"が３ビット連続する。このため、遅延設定部３０は、初段の遅延回路１０−１の遅延量τ１として、データ信号における３ビット分の時間（ジッタ重畳信号の平均周期の３倍）に、印加すべきジッタ値を加減算した値を設定する。
【００９２】
次に、論理値パターン"１１１０１０００"では、論理値"０"が１ビット存在する。このため、遅延設定部３０は、２段目の遅延回路１０−２の遅延量τ２として、データ信号における１ビット分の時間に、印加すべきジッタ値を加減算した値を設定する。
【００９３】
同様に、遅延設定部３０は、３段目の遅延回路１０−３の遅延量τ３として、データ信号における１ビット分の時間に、印加すべきジッタ値を加減算した値を設定する。そして、選択部５０が、３段目の論理回路２２が出力する信号を、データ信号として選択する。このような処理により、ジッタ印加回路１００を用いて、ジッタが印加されたデータ信号を生成することができる。
【００９４】
図２０は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図１９に関連して説明したいずれかのジッタ印加回路１００の構成に加え、ＤＵＴＹ測定部６２を更に備える。図２０では、図３に示したジッタ印加回路１００の構成に、ＤＵＴＹ測定部６２を加えた構成を示す。
【００９５】
ＤＵＴＹ測定部６２は、それぞれの論理回路２２の出力信号のＤＵＴＹ比を順次測定する。出力信号のＤＵＴＹ比とは、出力信号がＨ論理を示す期間と、Ｌ論理を示す期間との比を指してよい。ＤＵＴＹ測定部６２は、出力信号の信号レベルを積分または平均化することで、ＤＵＴＹ比を検出してよい。
【００９６】
また、それぞれの論理回路２２の出力信号は、選択部５０が順次選択してＤＵＴＹ測定部６２に供給してよい。例えば、出力信号のＤＵＴＹ比を順次測定する場合、選択部５０は、初段の論理回路２２の出力信号から最終段の論理回路２２の出力信号までを順番に選択して、ＤＵＴＹ測定部６２に供給してよい。
【００９７】
ＤＵＴＹ測定部６２は、選択部５０から供給される出力信号のＤＵＴＹ比を測定する。当該ＤＵＴＹ比は、対応する遅延回路１０の遅延量に相当する。例えば、１段目の論理回路２２−１が出力する出力信号ＯＣＬＫ１のＤＵＴＹ比は、τ１／（ＴＩＮ−τ１）となる。基準信号のパルス幅ＴＩＮは既知であるので、当該ＤＵＴＹ比から、１段目の遅延回路１０−１の遅延量τ１を求めることができる。
【００９８】
同様に、２段目の論理回路２２−２が出力する出力信号ＯＣＬＫ２のＤＵＴＹ比は、（ＴＩＮ―τ２）／τ２で与えられる。遅延設定部３０は、ＤＵＴＹ測定部６２が測定したパルス幅に基づいて、対応する遅延回路１０の遅延量を調整する。
【００９９】
選択部５０は、遅延設定部３０が前段の遅延回路１０の遅延量を調整した後に、次段の論理回路２２の出力信号のパルス幅を選択して、ＤＵＴＹ測定部６２に供給する。つまりＤＵＴＹ測定部６２は、遅延設定部３０が前段の遅延回路１０の遅延量を調整した後に、次段の論理回路２２の出力信号のパルス幅を測定する。
【０１００】
本例におけるジッタ印加回路１００においては、前段以前の遅延回路１０における遅延量が、後段の論理回路２２が出力する出力信号のＤＵＴＹ比に影響する。例えば、奇数段目の論理回路２２の出力信号のＤＵＴＹ比は、（τ１＋τ３＋τ５＋・・・）／（ＴＩＮ−（τ１＋τ３＋τ５＋・・・））で与えられ、偶数段目の論理回路２２の出力信号のＤＵＴＹ比は、（ＴＩＮ−（τ２＋τ４＋τ６＋・・・））／（τ２＋τ４＋τ６＋・・・）で与えられる。
【０１０１】
このような場合であっても、上述したように前段の遅延回路１０から順番に遅延量を調整することで、前段の遅延回路１０における遅延量τｋが既知となる。このため、それぞれの出力信号のＤＵＴＹ比から、対応する遅延回路１０の遅延量を求めることができる。このような構成により、ジッタ重畳信号に印加するジッタの波形を精度よく調整することができる。
【０１０２】
図２１は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図１９に関連して説明したいずれかのジッタ印加回路１００の構成に加え、遅延量算出部６０および切替部７０を更に備え、各遅延回路１０における遅延量を測定する。図２１では、図１から図１９に関連して説明したジッタ印加回路１００の一部の構成を省略して示す。
【０１０３】
切替部７０は、各段の遅延回路１０に対して設けられる。また、各段における切替部７０は、第１の切替部７０−１、第２の切替部７０−２、および、第３の切替部７０−３から構成されてよい。切替部７０は、それぞれの遅延回路１０の遅延量を測定する場合に、それぞれの遅延回路１０の出力信号が、当該遅延回路１０の入力に帰還されるループを形成するように、信号の伝送経路を切り替える。
【０１０４】
具体的には、第１の切替部７０−１は、遅延量を測定する場合に、前段の遅延回路１０からの信号に代えて、第３の切替部７０−３からの信号を、遅延回路１０に入力する。第２の切替部７０−２は、遅延量を測定する場合に、前段の論理回路２２からの信号に代えて、所定の論理値に固定された信号を、論理回路２２に入力する。第３の切替部７０−３は、遅延量を測定する場合に、論理回路２２の出力信号を、後段の論理回路２２に供給せずに、第１の切替部７０−１を介して遅延回路１０に入力する。このような構成により切替部７０は、遅延回路１０の出力信号が、当該遅延回路１０の入力に帰還されるループを形成する。
【０１０５】
遅延量算出部６０は、切替部７０が形成するループを伝送する信号の周期に基づいて、遅延回路１０の遅延量を算出する。例えば遅延量算出部６０は、第３の切替部７０−３から第１の切替部７０−１に伝送する信号の周期を計測してよい。また、遅延量算出部６０は、当該ループに一つのパルスを入力して、当該パルスが当該ループを周回する周期を計測してよい。当該周期が、遅延回路１０における遅延量に相当する。
【０１０６】
遅延設定部３０は、遅延量算出部６０が算出した遅延量に更に基づいて、それぞれの遅延回路１０における遅延量を設定する。遅延量算出部６０は、各段の遅延回路１０における遅延量を、平行して測定してよい。このような構成により、ジッタ重畳信号に印加するジッタの波形を精度よく調整することができる。
【０１０７】
図２２は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図２１に関連して説明したいずれかのジッタ印加回路１００の構成に加え、複数のスイッチ１８を更に備える。複数のスイッチ１８は、遅延回路１０および論理回路２２の複数の組と一対一に対応して設けられる。ただし、ジッタ印加回路１００は、パルス発生部２４と分周器２８を備えなくともよい。
【０１０８】
それぞれのスイッチ１８は、対応する論理回路２２に、対応する遅延回路１０の出力信号ＣＬＫｋを入力するか、所定の論理値を入力するかを切り替える。それぞれのスイッチ１８には、論理回路２２をバッファとして機能させる論理値が与えられる。例えば論理回路２２が排他的論理和回路の場合、スイッチ１８には、当該論理値として論理値０が与えられる。
【０１０９】
このような構成により、ジッタ重畳信号の波形を制御することができる。以下では、それぞれのスイッチ１８の状態がオンのとき、遅延回路１０の出力信号が論理回路２２に入力され、スイッチ１８の状態がオフのとき、論理値０が論理回路２２に入力されるものとして、ジッタ印加回路１００の動作を説明する。
【０１１０】
例えば、本例のジッタ印加回路１００は、それぞれのスイッチ１８のオン／オフを制御することで、ジッタ重畳信号において繰り返される論理パターンを制御して、所定の論理パターンを有するデータ信号を生成することができる。この場合、それぞれの遅延回路１０は、ジッタ重畳信号（データ信号）における１ビット分の時間に、印加すべきジッタ値を加減算した遅延を生成する。また、ｋ段目のスイッチ１８−ｋは、ジッタ重畳信号において繰り返される論理パターンのｋ＋１段目のビットに対応する。
【０１１１】
それぞれのスイッチ１８は、それぞれの遅延回路１０が出力する信号のうち、信号生成部２０に供給すべき複数の信号を、データ信号が有するべき論理パターンに基づいて選択する。具体的には、それぞれのスイッチ１８は、対応するビットの論理値が、前ビットの論理値に対して遷移すべき場合にはオン状態に制御される。また、それぞれのスイッチ１８は、対応するビットの論理値が、前ビットの論理値と同一であるべき場合にはオフ状態に制御される。このような動作により、ジッタ重畳信号における論理パターンを制御することができる。
【０１１２】
また、本例のジッタ印加回路１００は、図３に示した選択部５０を有さずに、所定の段数目の論理回路２２の出力を、ジッタ重畳信号として出力することができる。例えば、ｋ段目の論理回路２２の出力をジッタ重畳信号として出力する場合、ｋ＋１段目以降のスイッチ１８をオフ状態とすることにより、ｋ段目の論理回路２２の出力を取り出すことができる。
【０１１３】
図２３は、図２２に示したジッタ印加回路１００の動作例を説明する図である。本例では、"１００１"の論理パターンを反転しながら繰り返すジッタ重畳信号を生成する場合を説明する。この場合、論理パターンの１番目および２番目のビット間で論理値が遷移して、３番目および４番目のビット間で論理値が遷移する。このため、１段目および３段目のスイッチ１８がオン状態に制御される。
【０１１４】
また、論理パターンの２ビット目と３ビット目の論理値が同一であるので、２段目のスイッチ１８−２がオフ状態に制御される。また、４段目以降のスイッチ１８が存在する場合、これらのスイッチ１８もオフ状態に制御される。
【０１１５】
１段目のスイッチ１８−１がオン状態なので、１段目の論理回路２２−１には、１段目の遅延回路１０−１の出力信号が入力される。このため、１段目の論理回路２２−１は、遅延回路１０−１の遅延量に応じた位置にエッジを有する信号ＯＣＬＫ１を出力する。
【０１１６】
また、２段目のスイッチ１８−２がオフ状態なので、２段目の論理回路２２−２には、論理値０が入力される。このため、２段目の論理回路２２−２は、１段目の論理回路２２−１の出力信号を通過させるバッファとして機能する。このため、論理回路２２−２の出力信号ＯＣＬＫ２は、遅延回路１０−２における遅延量に応じた位置にエッジを有さない。
【０１１７】
また、３段目のスイッチ１８−３がオン状態なので、３段目の論理回路２２−３には、３段目の遅延回路１０−３の出力信号が入力される。このため、３段目の論理回路２２−３は、論理回路２２−２の出力信号ＯＣＬＫ２に対して、遅延回路１０−３の遅延量に応じた位置に更にエッジを追加した出力信号ＯＣＬＫ３を出力する。
【０１１８】
そして、４段目以降のスイッチ１８はオフ状態なので、論理回路２２−３の出力信号ＯＣＬＫ３が、ジッタ重畳信号として出力される。このような動作により、論理パターン"１００１"が反転しながら繰り返されるジッタ重畳信号に、ジッタを印加して出力することができる。
【０１１９】
図２４は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図２３に関連して説明したジッタ印加回路１００の構成に加え、パルス発生部２４および分周器２８を更に備える。パルス発生部２４は、図６に関連して説明したパルス発生部２４と同一であってよい。つまり、パルス発生部２４は、基準信号ＣＬＫＩＮの立ち上がりエッジ毎にパルスを有する基準信号ＣＬＫ０を、初段の遅延回路１０−１および初段の論理回路２２−１に供給する。
【０１２０】
また、分周器２８は、信号生成部２０の出力信号ＯＣＬＫｎを２分周した信号ＤＩＶＣＬＫを、ジッタ重畳信号として出力する。このような構成によっても、図２３に関連して説明したジッタ印加回路１００と同様に、ジッタ重畳信号の波形を制御することができる。
【０１２１】
図２５は、図２４に示したジッタ印加回路１００の動作例を説明する図である。本例におけるジッタ印加回路１００は、図２３に関連して説明したジッタ印加回路１００と同様に、"１００１"の論理パターンを反転しながら繰り返すジッタ重畳信号を生成する。複数の遅延回路１０、複数のスイッチ１８、複数の論理回路２２の動作は、図２３に関連して説明したジッタ印加回路１００と同一であるので説明を省略する。
【０１２２】
ジッタ重畳信号の論理パターンの最終ビットに対応する論理回路２２−３の出力信号ＯＣＬＫ３は、論理パターンにおいて論理値が遷移しない第３ビットに対応する期間（Ｅ２からＥ３）においてパルスを有さず、論理パターンにおいて論理値が遷移するビットに対応する期間においてパルスを有する。そして、分周器２８は、当該論理回路２２−３の出力信号ＯＣＬＫ３を２分周して、ジッタ重畳信号ＤＩＶＣＬＫを生成する。
【０１２３】
ここで、２分周とは、元の信号のパルスの立ち上がりエッジ毎に論理値が遷移する信号を生成する処理であってよい。このような動作により、論理パターン"１００１"が反転しながら繰り返されるジッタ重畳信号に、ジッタを印加して出力することができる。
【０１２４】
なお、図２３および図２５に示したように、論理パターンが反転して繰り返すか、または、反転せずに繰り返すかは、一つの論理パターン当たりに論理値が遷移する回数で定まる。遷移する回数が偶数の場合、論理パターンは反転せずに繰り返され、遷移する回数が奇数の場合、論理パターンは反転して繰り返される。
【０１２５】
図２６は、一つの実施形態に係る試験装置３００の構成例を、被試験デバイス４００と併せて示す図である。試験装置３００は、半導体回路等の被試験デバイス４００を試験する装置であって、ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０を備える。
【０１２６】
ジッタ印加回路１００は、図１から図２１に関連して説明したいずれかのジッタ印加回路１００と同一であってよい。上述したように、ジッタ印加回路１００は、高周波のジッタを有するジッタ重畳信号を生成することができる。
【０１２７】
試験信号発生部３１０は、ジッタ重畳信号に基づいて試験信号を生成して、被試験デバイス４００に供給する。例えば試験信号発生部３１０は、ジッタ重畳信号をクロックとして動作して、試験信号を生成してよい。本例の試験信号発生部３１０は、パターン発生部３２０および等化器３３０を有する。
【０１２８】
パターン発生部３２０は、予め定められた論理パターンを有しており、且つ、ジッタ重畳信号の各エッジをビット境界とする試験信号を生成する。このような構成により、高周波のジッタを有する試験信号を生成することができる。等化器３３０は、試験信号発生部３１０から被試験デバイス４００までの伝送損失に応じて、試験信号の波形を予め補償する。
【０１２９】
測定部３４０は、被試験デバイス４００が試験信号に応じて出力する応答信号を測定することで、被試験デバイス４００の良否を判定する。例えば測定部３４０は、応答信号の論理パターンが、所定の期待値パターンと一致するか否かにより、被試験デバイス４００の良否を判定してよい。
【０１３０】
ジッタ印加回路１００が生成するジッタの周波数および振幅を調整することで、被試験デバイス４００のジッタ耐力を試験することができる。例えば、ジッタ印加回路１００が、被試験デバイス４００のジッタ耐力の仕様により定まる周波数および振幅のジッタを生成することで、被試験デバイス４００がジッタ耐力の仕様を満たすか否かを試験することができる。また、高周波のジッタを有する試験信号を用いて被試験デバイス４００を試験することができる。
【０１３１】
図２７は、パターン発生部３２０および測定部３４０の構成例を示す図である。本例のパターン発生部３２０は、リニアフィードバックシフトレジスタ（ＬＦＳＲ）を用いて、擬似ランダム系列（ＰＲＢＳ）の論理パターンを有する試験信号を生成する。パターン発生部３２０は、複数のフリップフロップ３２２および排他的論理和回路３２４を有する。
【０１３２】
それぞれのフリップフロップ３２２は、ジッタ印加回路１００からジッタ重畳信号を並列に受け取り、前段のフリップフロップ３２２が出力する信号を、ジッタ重畳信号の各エッジに応じて取り込んで出力する。ただし、初段のフリップフロップ３２２は、排他的論理和回路３２４が出力する信号を、ジッタ重畳信号に応じて取り込む。また、ジッタ印加回路１００が、図６に関連して説明したようにパルス発生部２４を備える場合、それぞれのフリップフロップ３２２は、ジッタ重畳信号の立ち上がりエッジに応じて動作してよい。
【０１３３】
排他的論理和回路３２４は、ＬＦＳＲの生成多項式に応じて選択される２つのフリップフロップ３２２が出力する信号の排他的論理和を、試験信号として出力する。このような構成により、ジッタ重畳信号に応じたジッタを有する、擬似ランダム系列の試験信号を生成することができる。
【０１３４】
測定部３４０は、パターン発生部３２０と同一構成のリニアフィードバックシフトレジスタを用いて、期待値パターンを生成する。測定部３４０は、複数のフリップフロップ３４２、排他的論理和回路３４４、および、比較部３４６を有する。
【０１３５】
複数のフリップフロップ３４２および排他的論理和回路３４４は、複数のフリップフロップ３２２および排他的論理和回路３２４と同一の機能および構成を有してよい。ただし、それぞれのフリップフロップ３４２は、ジッタが印加されていないクロック信号に応じて動作する。また、初段のフリップフロップ３４２は、被試験デバイス４００の応答信号をクロック信号に応じて取り込む。このような構成により、排他的論理和回路３４４は、被試験デバイス４００の応答信号が示すべき論理値を順次生成することができる。
【０１３６】
比較部３４６は、被試験デバイス４００の応答信号の論理値と、排他的論理和回路３４４が出力する信号の論理値とを比較し、一致したか否かを示すエラー信号を出力する。また、比較部３４６において、論理値の不一致が生じる割合を計測することで、被試験デバイス４００のビット誤り率を計測してもよい。
【０１３７】
図２８は、一つの実施形態に係る電子デバイス５００の構成例を示す図である。電子デバイス５００は、例えば入力信号に応じた出力信号を出力する、半導体チップ等のデバイスであってよい。電子デバイス５００は、等化器５２０、自己診断部５１０、マルチプレクサ５３０、および、動作回路５４０を備える。
【０１３８】
等化器５２０は、入力信号の伝送経路における信号損失に応じて、入力信号の波形を補償する。マルチプレクサ５３０は、電子デバイス５００が通常動作する場合に、入力信号を選択して動作回路５４０に供給する。
【０１３９】
自己診断部５１０は、電子デバイス５００が自己診断を行う場合に、動作回路５４０を試験する。自己診断部５１０は、ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０を有する。ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０は、図２６において同一の符号を付して説明した構成要素と同一の機能および構成を有してよい。また、ジッタ印加回路１００は、外部から与えられる入力信号を、基準信号として受け取ってよい。
【０１４０】
マルチプレクサ５３０は、電子デバイス５００が自己診断を行う場合に、自己診断部５１０が生成した試験信号を選択して動作回路５４０に供給する。測定部３４０は、動作回路５４０の応答信号に基づいて、動作回路５４０の良否を判定する。
【０１４１】
このような構成により、電子デバイス５００は、動作回路５４０の良否を自己診断することができる。また、ジッタ印加回路１００により高周波のジッタを生成することができるので、高周波のジッタを有する試験信号を用いて、動作回路５４０を試験することができる。
【０１４２】
図２９は、試験装置３００の動作例を示すフローチャートである。本例の試験装置３００は、被試験デバイス４００の動作帯域内における低周波ジッタを用いた試験と、動作帯域外における高周波ジッタを用いた試験を行う。
【０１４３】
まず試験装置３００は、被試験デバイス４００の動作帯域内における低周波ジッタを用いて被試験デバイス４００を試験する（Ｓ６００）。この場合、ジッタ印加回路１００が、被試験デバイス４００の動作帯域内の周波数を有するジッタが印加された第１のジッタ重畳信号を生成する。例えば、被試験デバイス４００がＰＬＬ回路を有する場合、ジッタ印加回路１００は、ＰＬＬ回路のループ帯域内における周波数のジッタを有するジッタ重畳信号を生成する。
【０１４４】
また、試験信号発生部３１０は、第１のジッタ重畳信号に応じた第１の試験信号を被試験デバイス４００に供給する。次に測定部３４０は、第１の試験信号に応じて被試験デバイス４００が出力する第１の応答信号に応じて被試験デバイス４００の良否を判定する。具体的には、測定部３４０は、第１の応答信号にビット誤りが生じたか否かを判定する（Ｓ６０２）。ビット誤りが生じた場合、測定部３４０は被試験デバイス４００を不良品と判定して（Ｓ６１０）、試験を終了する。
【０１４５】
低周波ジッタ試験でビット誤りが生じず、低周波ジッタ試験において被試験デバイス４００が良品と判定された場合、試験装置３００は、被試験デバイス４００の動作帯域外における高周波ジッタを用いて被試験デバイスを試験する（Ｓ６０４）。この場合、ジッタ印加回路１００が、被試験デバイス４００の動作帯域外における周波数のジッタを有する第２のジッタ重畳信号を生成する。つまり、ジッタ印加回路１００は、第１のジッタ重畳信号と、第２のジッタ重畳信号とを順次生成する。
【０１４６】
また、試験信号発生部３１０は、第２のジッタ重畳信号に応じた第２の試験信号を被試験デバイス４００に供給する。次に測定部３４０は、第２の試験信号に応じて被試験デバイス４００が出力する第２の応答信号に応じて被試験デバイス４００の良否を判定する。具体的には測定部３４０は、被試験デバイス４００の応答信号にビット誤りが生じたか否かを判定する（Ｓ６０６）。ビット誤りが生じた場合、測定部３４０は被試験デバイス４００を不良品と判定して（Ｓ６１０）、試験を終了する。また、ビット誤りが生じなかった場合、測定部３４０は被試験デバイス４００を良品と判定して（Ｓ６０８）、試験を終了する。
【０１４７】
上述したように、試験装置３００は高周波のジッタを容易に生成することができるので、被試験デバイス４００の帯域外におけるジッタ耐力の試験も容易に行うことができる。このため、被試験デバイス４００の良否を精度よく判定することができる。
【０１４８】
図３０は、試験装置３００の他の構成例を示す図である。本例の試験装置３００は、パターン発生器３５０、等化器３３０、および、測定部３４０を備える。等化器３３０は、図２６に関連して説明した等化器３３０と同一であってよい。また、測定部３４０は、被試験デバイス４００の応答信号を測定して、被試験デバイス４００の良否を判定する。
【０１４９】
パターン発生器３５０は、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイス４００に供給する。パターン発生器３５０は、図１９、図２２、または、図２４に関連して説明したいずれかのジッタ印加回路１００を有しており、これらのジッタ印加回路１００が生成したデータ信号を、試験信号として出力してよい。
【０１５０】
図３１は、電子デバイス５００の他の構成例を示す図である。本例の電子デバイス５００は、等化器５２０、パターン発生器３５０、測定部３４０、マルチプレクサ５３０、および、動作回路５４０を備える。等化器５２０、マルチプレクサ５３０、および、動作回路５４０は、図２８に示した等化器５２０、マルチプレクサ５３０、および、動作回路５４０と同一であってよい。
【０１５１】
また、パターン発生器３５０および測定部３４０は、図３０に関連して説明したパターン発生器３５０および測定部３４０と同一であってよい。また、パターン発生器３５０は、外部から基準信号を受け取ってよい。
【０１５２】
以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１５３】
上記説明から明らかなように、本発明の実施形態によれば、高周波の周期ジッタを有するジッタ重畳信号を容易に生成することができる。また、当該ジッタ重畳信号を用いて被試験デバイスまたは動作回路を試験することで、被試験デバイスまたは動作回路の良否を精度よく判定することができる。
【０１５４】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１５５】
１０・・・遅延回路、１２・・・バッファ、１４、１６・・・遅延素子、１８・・・スイッチ、２０・・・信号生成部、２２・・・論理回路、２４・・・パルス発生部、２８・・・分周器、３０・・・遅延設定部、４０・・・基準周期制御部、５０・・・選択部、６０・・・遅延量算出部、６２・・・ＤＵＴＹ測定部、７０・・・切替部、８０・・・低周波ジッタ印加部、９０、９２・・・マルチプレクサ、１００・・・ジッタ印加回路、１１０・・・データジッタ印加部、１１２、１２２、３２２、３４２・・・フリップフロップ、１１４、３２４、３４４・・・排他的論理和回路、１２０・・・パターンメモリ、２００・・・データジッタ印加回路、３００・・・試験装置、３１０・・・試験信号発生部、３２０・・・パターン発生部、３３０・・・等化器、３４０・・・測定部、３４６・・・比較部、３５０・・・パターン発生器、４００・・・被試験デバイス、５００・・・電子デバイス、５１０・・・自己診断部、５２０・・・等化器、５３０・・・マルチプレクサ、５４０・・・動作回路
【図１】
0005235146.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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