(57)【特許請求の範囲】
【請求項１】
第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する工程と、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、前記第一のトランジスタ、および前記第二のトランジスタを被覆し、前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか一方のトランジスタに応力を付与するための応力付与層を設ける工程と、
前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す工程と、
前記一方のトランジスタおよび前記一方のトランジスタ上の前記応力付与層を熱処理する工程と、
前記一方のトランジスタ上の前記応力付与層を除去する工程と、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程の前段で行われ、前記他方のトランジスタ上に他のシリコン酸化膜を形成して、前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する工程と、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する工程とを含み、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記他のシリコン酸化膜は、前記他方のトランジスタ上に選択的に形成され、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設けた状態において、前記他方のトランジスタ上のシリコン酸化膜の厚みが、前記一方のトランジスタ上の前記シリコン酸化膜の厚みと、前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程において、前記他方のトランジスタ上の前記応力付与層とともに除去される前記他方のトランジスタ上の前記シリコン酸化膜の表面の厚みとの和に等しくなるようにし、
前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程では、ドライエッチングにより、前記応力付与層を除去し、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程では、ウェットエッチングにより、前記応力付与層を除去する半導体装置の製造方法。
【請求項２】
第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する工程と、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、前記第一のトランジスタ、および前記第二のトランジスタを被覆し、前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか一方のトランジスタに応力を付与するための応力付与層を設ける工程と、
前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す工程と、
前記一方のトランジスタおよび前記一方のトランジスタ上の前記応力付与層を熱処理する工程と、
前記一方のトランジスタ上の前記応力付与層を除去する工程と、
前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程と、前記一方のトランジスタ上の前記応力付与層を除去する前記工程との間で行われ、前記他方のトランジスタ上に他のシリコン酸化膜を形成して、前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する工程と、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する工程とを含み、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記他方のトランジスタ上のシリコン酸化膜の厚みが、前記一方のトランジスタ上の前記シリコン酸化膜の厚みに等しくなるようにし、
前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程では、ドライエッチングにより、前記応力付与層を除去し、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程では、ウェットエッチングにより、前記応力付与層を除去する半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程は、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程の前段に行われ、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程の前段にて、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記他のシリコン酸化膜を設け、前記一方のトランジスタ上の前記他のシリコン酸化膜を除去し、前記他方のトランジスタ上に前記他のシリコン酸化膜を残す工程が行われ、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する前記工程では、
前記一方のトランジスタ上、および前記他のシリコン酸化膜が設けられた前記他方のトランジスタ上に、前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記シリコン酸化膜を形成する半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程は、前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程と、前記一方のトランジスタ上の前記応力付与層を除去する前記工程との間で行われ、
前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程の後段にて、
前記他方のトランジスタ上に残存したシリコン酸化膜上および、前記一方のトランジスタ上の応力付与層上に前記他のシリコン酸化膜を設け、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程にて、前記一方のトランジスタ上の前記応力付与層とともに、前記一方のトランジスタ上の前記他のシリコン酸化膜を除去し、前記他方のトランジスタ上に前記他のシリコン酸化膜を残す半導体装置の製造方法。
【請求項５】
請求項１または３に記載の半導体装置の製造方法において、
第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する前記工程では、前記第一のトランジスタ、前記第二のトランジスタに加え、ゲート構造を形成し、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する前記工程では、前記シリコン酸化膜により、前記ゲート構造も被覆し、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程では、前記応力付与層により、前記ゲート構造も被覆され、
前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程では、前記ゲート構造上の応力付与層も前記ドライエッチングにより除去され、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記ゲート構造上にも前記他のシリコン酸化膜が形成され、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程の後段で、
前記第一のトランジスタ、前記第二のトランジスタおよび前記ゲート構造上に、これらを被覆するシリサイドブロック膜を設ける工程が実施され、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する前記工程では、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜および前記シリサイドブロック膜を除去するとともに、前記ゲート構造上の前記シリコン酸化膜および前記シリサイドブロック膜を残し、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記応力付与層により、前記ゲート構造も被覆された状態において、前記ゲート構造上のシリコン酸化膜の厚みが、前記一方のトランジスタ上の前記シリコン酸化膜の厚みと、前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程において、前記ゲート構造上の前記応力付与層とともに除去される前記ゲート構造上の前記シリコン酸化膜の表面の厚みとの和に等しくなるようにする半導体装置の製造方法。
【請求項６】
請求項２または４に記載の半導体装置の製造方法において、
第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する前記工程では、前記第一のトランジスタ、前記第二のトランジスタに加え、ゲート構造を形成し、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する前記工程では、前記シリコン酸化膜により、前記ゲート構造も被覆し、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程では、前記応力付与層により、前記ゲート構造も被覆され、
前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程では、前記ゲート構造上の応力付与層も前記ドライエッチングにより除去され、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記ゲート構造上にも前記他のシリコン酸化膜が形成され、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程の後段で、
前記第一のトランジスタ、前記第二のトランジスタおよび前記ゲート構造上に、これらを被覆するシリサイドブロック膜を設ける工程が実施され、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する前記工程では、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜および前記シリサイドブロック膜を除去するとともに、前記ゲート構造上の前記シリコン酸化膜および前記シリサイドブロック膜を残し、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記ゲート構造上のシリコン酸化膜の厚みが、前記一方のトランジスタ上の前記シリコン酸化膜の厚みに等しくなるようにする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置の製造方法において、
前記一方のトランジスタがＮＭＯＳトランジスタであり、前記他方のトランジスタがＰＭＯＳトランジスタである半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置の製造方法において、
前記応力付与層は、窒化珪素膜である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、トランジスタの性能を向上させるための手段として、応力記憶技術（ＳＭＴ：Stress  Memorization technique）が実施されている（たとえば、特許文献１，２参照）。
これは、トランジスタに応力を与えることで、トランジスタの性能を向上させるものであり、たとえば、トランジスタに引っ張り応力を与えることで、電子移動度を高め、圧縮応力を与えることで、正孔移動度を高めることが知られている。
【０００３】
トランジスタに応力を与える方法としては、トランジスタ上に応力付与層を形成し、トランジスタのチャネル拡散領域やゲートポリシリコンに応力を記憶させるように、熱処理する。これにより、電子移動度や正孔移動度が高められる。なお、応力付与層は熱処理後除去される。
【０００４】
ここで、応力付与層を形成してトランジスタの性能を高めるためのより具体的な製造方法としては、以下のような製造方法が考えられる。
はじめに、図１１（Ａ）に示すように、ＮＭＯＳ形成領域のＮＭＯＳトランジスタ８１、ＰＭＯＳ形成領域のＰＭＯＳトランジスタ８２およびゲート構造８３上にシリコン酸化膜９１を形成する。
次に、図１１（Ｂ）に示すように、ＮＭＯＳ形成領域のＮＭＯＳトランジスタ８１、ＰＭＯＳ形成領域のＰＭＯＳトランジスタ８２およびゲート構造８３上に、応力付与層９２を形成する。
その後、図１２（Ａ）に示すように、ＮＭＯＳトランジスタ８１上にレジスト９３を形成し、ＰＭＯＳトランジスタ８２およびゲート構造８３上の応力付与層９２を除去する。
この際、ドライエッチングにて応力付与層９２を除去する。
次に、図１２（Ｂ）に示すように、レジスト９３を除去した後、基板を熱処理する。さらに、図１３（Ａ）に示すように、応力付与層９２をウェットエッチングにて除去する。その後、ゲート構造８３を除く領域にシリサイド膜を形成するために、図１３（Ｂ）に示すように、シリサイドブロック膜９４を形成する。
さらに、図１４に示すように、ゲート構造８３上にのみレジスト９５を形成し、ＮＭＯＳトランジスタ８１およびＰＭＯＳトランジスタ８２上のシリコン酸化膜９１およびシリサイドブロック膜９４を除去する。シリサイドブロック膜９４が残された領域には、シリサイド膜が形成されない。
その後、図示しないが、ＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２の拡散領域上にシリサイド膜を形成する。
【０００５】
【特許文献１】特開２００７−１３４７１８号公報
【特許文献２】特開２００７−２７７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、前述した半導体装置の製造方法では、以下のような課題がある。
ドライエッチングにて、応力付与層９２を除去する際に、応力付与層９２の下層のシリコン酸化膜９１も除去されることとなる（図１２（Ａ）参照）。これにより、ＮＭＯＳトランジスタ８１上のシリコン酸化膜９１に比べ、ＰＭＯＳトランジスタ８２上のシリコン酸化膜９１が薄くなる。
レジスト９３を除去した後、基板を熱処理する工程（図１２（Ｂ））の前洗浄や、応力付与層９２をウェットエッチングにて除去する工程（図１３）にて、ＰＭＯＳトランジスタ８２上のシリコン酸化膜９１は薄くなり、さらには、図１４に示すように、シリコン酸化膜９１を除去して基板表面を露出させる際に、ＰＭＯＳトランジスタ８２が形成されている基板表面（拡散層）が過剰にエッチングされてしまうこととなる。この過剰なエッチングは、拡散層にドーピングされている不純物を除去してしまうため、寄生抵抗の増大、オン電流の低下を引き起こすことがある。
【課題を解決するための手段】
【０００７】
本発明によれば、第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する工程と、前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、前記第一のトランジスタ、および前記第二のトランジスタを被覆し、前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか一方のトランジスタに応力を付与するための応力付与層を設ける工程と、前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す工程と、前記一方のトランジスタおよび前記一方のトランジスタ上の前記応力付与層を熱処理する工程と、前記一方のトランジスタ上の前記応力付与層を除去する工程と、前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程の前段、あるいは、前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程と、前記一方のトランジスタ上の前記応力付与層を除去する前記工程との間で行われ、前記他方のトランジスタ上に他のシリコン酸化膜を形成して、前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する工程と、前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する工程とを含む半導体装置の製造方法が提供される。
【０００８】
この発明によれば、応力付与層を設ける前段、あるいは、他方のトランジスタおよびゲート構造上の応力付与層を除去するとともに、一方のトランジスタ上に応力付与層を残す工程と、一方のトランジスタ上の応力付与層を除去する工程との間にて、他方のトランジスタ上に他のシリコン酸化膜を形成する工程を設けている。
従って、他方のトランジスタ上の応力付与層を除去する際に、他方のトランジスタ上のシリコン酸化膜表面が除去され、たとえば、シリコン酸化膜が薄くなってしまったとしても、他のシリコン酸化膜を形成する前記工程を設けることで、他方のトランジスタ上のシリコン酸化膜の厚みを確保することができる。
そのため、第一のトランジスタおよび第二のトランジスタ上のシリコン酸化膜を除去する工程において、他方のトランジスタ上のシリコン酸化膜が薄いため、他方のトランジスタの拡散層までもがシリコン酸化膜とともに除去されてしまうことを抑制できる。
これにより、トランジスタの性能の低下を抑制することができる。
【０００９】
なお、本発明における応力付与層とは、たとえば、窒化珪素膜であり、成膜条件、熱処理条件等を変えることで、被覆するトランジスタに種々の応力を付与することができる層である。
【発明の効果】
【００１０】
本発明によれば、トランジスタの性能の低下を抑制できる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一実施形態）
図１〜図５を参照して、本発明の第一実施形態について説明する。
はじめに、第一実施形態の概要について説明する。
本実施形態の半導体装置の製造方法は、第一のトランジスタ１１、第一のトランジスタとは逆の導電型の第二のトランジスタ１２およびゲート構造１３を形成する工程と、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を被覆するシリコン酸化膜１５を形成する工程と、シリコン酸化膜１５上に、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を被覆し、第一のトランジスタ１１および第二のトランジスタ１２のうち、いずれか一方のトランジスタに応力を付与するための応力付与層１６を形成する工程と、第一のトランジスタ１１および第二のトランジスタ１２のうち、いずれか他方のトランジスタおよび、ゲート構造１３上の応力付与層１６を除去するとともに、一方のトランジスタ上に応力付与層１６を残す工程と、一方のトランジスタおよび応力付与層１６を熱処理する工程と、熱処理する前記工程後に、一方のトランジスタ上の応力付与層１６を除去する工程と、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を被覆する応力付与層１６を設ける前記工程の前段にて、他方のトランジスタ上に他のシリコン酸化膜１４を形成して、他方のトランジスタ上に所定の厚みのシリコン酸化膜１８（他のシリコン酸化膜１４＋シリコン酸化膜１５で構成される）を形成する工程と、第一のトランジスタ１１および第二のトランジスタ１２上のシリコン酸化膜１５，１８を除去するとともに、ゲート構造１３上のシリコン酸化膜１８を残す工程とを含む。
【００１２】
次に、本実施形態の半導体装置の製造方法について詳細に説明する。
ここで、半導体装置は、ＮＭＯＳである第一のトランジスタ１１と、ＰＭＯＳである第二のトランジスタ１２とを有するＣＭＯＳである。
はじめに、図１（Ａ）に示すように、基板１０上に、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を設ける。
基板１０は、半導体基板、具体的にはシリコン基板である。
第一のトランジスタ１１は、基板１０のＮＭＯＳ形成領域に設けられたＮＭＯＳトランジスタであり、ゲート電極１１１と、ゲート電極１１１を挟んで配置されるソース領域１１２、ドレイン領域１１３とを有する。
ゲート電極１１１は、基板１０上に設けられたゲート酸化膜１１１Ａと、このゲート酸化膜１１１Ａ上に設けられたポリシリコン膜１１１Ｂとを有する。
また、ゲート電極１１１の側壁はサイドウォール１１４にて覆われている。
ここでは、ＮＭＯＳ形成領域に複数の第一のトランジスタ１１を形成する。
【００１３】
第二のトランジスタ１２は、ＰＭＯＳトランジスタであり、基板１０のＰＭＯＳ形成領域に設けられている。ＰＭＯＳ形成領域と、ＮＭＯＳ形成領域とは隣り合って配置されるが、ＳＴＩにより分離される。
第二のトランジスタ１２も、第一のトランジスタ１１と同様、ゲート電極１２１と、ゲート電極１２１を挟んで配置されるソース領域１２２、ドレイン領域１２３とを有する。
ゲート電極１２１は、基板１０上に設けられたゲート酸化膜１２１Ａと、このゲート酸化膜１２１Ａ上に設けられたポリシリコン膜１２１Ｂとを有する。
また、ゲート電極１２１の側壁はサイドウォール１２４にて覆われている。
【００１４】
ゲート構造１３は、ＰＭＯＳ形成領域に隣り合って配置されており、ＳＴＩ上に設けられている。ゲート構造１３は、ＳＴＩ上に設けられたゲート酸化膜１３１Ａと、ゲート酸化膜１３１Ａ上に設けられたポリシリコン膜１３１Ｂとを有する。
また、ゲート構造１３の側壁はサイドウォール１３４にて覆われている。
【００１５】
このような、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を一体的に被覆するように、シリコン酸化膜（ＳｉＯ２膜）１４（他のシリコン酸化膜）を形成する。このシリコン酸化膜１４は、たとえば、ＣＶＤ等により形成することができる。このシリコン酸化膜１４の厚みは、たとえば、５０Åである。
【００１６】
次に、図１（Ｂ）に示すように、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１４を被覆するレジスト２１を設ける。レジスト２１は、第一のトランジスタ１１を被覆してない。
その後、第一のトランジスタ１１上のシリコン酸化膜１４をウェットエッチングにより選択的に除去する。このとき、たとえば、エッチャントとしてフッ酸等を使用する。
その後、レジスト２１を除去する（図２（Ａ））。
この段階においては、第一のトランジスタ１１上には、シリコン酸化膜１４が設けられておらず、第二のトランジスタ１２およびゲート構造１３上にシリコン酸化膜１４が設けられた状態となる。
【００１７】
図２（Ｂ）に示すように、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を一体的に被覆するように、シリコン酸化膜（ＳｉＯ２膜）１５を設ける。
このシリコン酸化膜１５はシリコン酸化膜１４と同様の方法で製造できる。
第二のトランジスタ１２およびゲート構造１３上にシリコン酸化膜１４が設けられているので、シリコン酸化膜１４上に直接シリコン酸化膜１５が形成され、シリコン酸化膜１４およびシリコン酸化膜１５を合わせた厚膜のシリコン酸化膜１８が形成されることとなる。
一方、第一のトランジスタ１１上には、シリコン酸化膜１５が直接設けられる。
【００１８】
次に、図３（Ａ）に示すように、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を一体的に被覆するように応力付与層１６を設ける。
具体的には、応力付与層１６は、シリコン酸化膜１５上に直接設けられ、シリコン酸化膜１５を被覆している。
ここでは、応力付与層１６は、窒化珪素膜であり、プラズマ法やＡＬＤ（Atomic Layer Deposition）法により形成することができる。
次に、第一のトランジスタ１１上の応力付与層１６上にレジスト１７を設ける。第二のトランジスタ１２およびゲート構造１３の応力付与層１６上には、レジスト１７は設けられておらず、第二のトランジスタ１２およびゲート構造１３の応力付与層１６は露出することとなる。
【００１９】
そして、露出した応力付与層１６をドライエッチング（たとえば、ＲＩＥ（リアクティブイオンエッチング））にて選択的に除去する（図３（Ｂ））。
このとき、応力付与層１６とともに、その下層のシリコン酸化膜１８がエッチングされ、シリコン酸化膜１８の表面が除去される。なお、シリコン酸化膜１８は、応力付与層１６を除去する際のエッチングストッパ膜として機能している。
そして、第一のトランジスタ１１上のシリコン酸化膜１５と、第二のトランジスタ１２およびゲート構造１３上に残ったシリコン酸化膜１８との厚みが略同じ厚みとなるようにする。
たとえば、シリコン酸化膜１４の厚みを５０Å、応力付与層１６の厚みを５００Å、ドライエッチングによる応力付与層１６とシリコン酸化膜との選択比が５：１、シリコン酸化膜１５の厚みが６０Åである場合において、ドライエッチングによるオーバーエッチング量を５０％と設定すれば、シリコン酸化膜１８のエッチング量は５０Åとなるので、第一のトランジスタ１１上のシリコン酸化膜１５の厚みと、第二のトランジスタ１２およびゲート構造１３上に残ったシリコン酸化膜１８の厚みは、いずれも６０Åとなる。
【００２０】
なお、レジスト１７の形成位置に位置ずれが生じた場合、たとえば、図３（Ｂ）において、図面右側にずれてレジスト１７が形成された場合には、ＰＭＯＳ領域側のＳＴＩ上にシリコン酸化膜１８が厚く残ることとなる。ただし、たとえ、厚みの厚いシリコン酸化膜１８が残ったとしても、後段のプロセスで除去できるため影響はない。
また、レジスト１７が図面左側にずれた場合には、ＮＭＯＳ領域側のＳＴＩ上のシリコン酸化膜１５が図３（Ｂ）の応力付与層１６のドライエッチングの工程にてエッチングされてしまうこととなる。その後の工程で、さらにエッチングが進み、ＳＴＩがエッチングされてしまう可能性があるが、ＳＴＩ表面がわずかにエッチングされるにすぎず、ＳＴＩの特性に影響を与えるほど、エッチングされる可能性は低いため、特に問題とはならない。
ただし、レジスト１７が大きく図面左側にずれてしまった場合には、ＮＭＯＳトランジスタのソース領域１１２までエッチングされてしまうおそれがあるため、レジスト１７を位置精度よく形成することが好ましい。
【００２１】
次に、図４（Ａ）に示すように、レジスト１７を除去して、半導体装置を熱処理（スパイクアニール）する。この工程により、応力付与層１６から、第一のトランジスタ１１に対して応力が付与されることとなる。なお、半導体装置を熱処理（スパイクアニール）する前には洗浄工程が実施される。
その後、図４（Ｂ）に示すように、第一のトランジスタ１１上の応力付与層１６をウェットエッチングにより除去する。このとき、エッチャントとしてはたとえば、燐酸を使用する。
シリコン酸化膜１５，１８は、応力付与層１６を除去する際のエッチングストッパ膜として機能している。
【００２２】
次に、図５（Ａ）に示すように、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を一体的に被覆するようにシリサイドブロック膜１９を形成する。このシリサイドブロック膜１９は、シリコン酸化膜１５およびシリコン酸化膜１８上に直接形成される。
シリサイドブロック膜１９としては、たとえば、窒化シリコン膜である。
【００２３】
その後、図５（Ｂ）に示すように、ゲート構造１３上にレジスト２０を設ける。第一のトランジスタ１１上のシリサイドブロック膜１９、第二のトランジスタ１２上のシリサイドブロック膜１９は露出した状態となる。
この状態で、シリサイドブロック膜１９、シリコン酸化膜１５およびシリコン酸化膜１８をドライエッチング（たとえば、ＲＩＥ）にて選択的に除去する。
第一のトランジスタ１１上のシリサイドブロック膜１９およびシリコン酸化膜１５、第二のトランジスタ１２上のシリサイドブロック膜１９およびシリコン酸化膜１８は同一のエッチング工程にて同時に除去され、シリサイドブロック膜１９、シリコン酸化膜１８は、ゲート構造１３上にのみ残ることとなる。シリサイドブロック膜１９、シリコン酸化膜１８は、シリサイド層を形成しない特定の領域のみに形成されることとなる。
その後、レジスト２０を除去し、シリサイド形成を行う。
以上の工程を経て、半導体装置が製造されることとなる。
【００２４】
次に、本実施形態の作用効果について説明する。
応力付与層１６を設ける前段にて、ゲート構造１３および第二のトランジスタ１２上のシリコン酸化膜１４を残し、第一のトランジスタ１１上のシリコン酸化膜１４を除去している。
そして、その後、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を一体的に被覆するように、シリコン酸化膜１５を設けている。
これにより、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１８（シリコン酸化膜１４とシリコン酸化膜１５とを合わせた膜）が、第一のトランジスタ１１上のシリコン酸化膜１５よりも厚くなる。
その後、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３上に応力付与層１６を設け、第二のトランジスタ１２およびゲート構造１３上の応力付与層１６を除去するが、このとき、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１８がエッチングされても、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１８の厚みを確保することができる。
これにより、第一のトランジスタ１１および第二のトランジスタ１２上のシリサイドブロック膜１９およびシリコン酸化膜１５，１８を除去する際に、第二のトランジスタ１２上のシリコン酸化膜が薄いため、第二のトランジスタ１２のソース領域１２２、ドレイン領域１２３がエッチングにより削れてしまうことを防止できる。
特に、本実施形態では、第二のトランジスタ１２およびゲート構造１３上の応力付与層１６を除去する際に、第二のトランジスタ１２およびゲート構造１３上に残存するシリコン酸化膜１８と、第一のトランジスタ１１上のシリコン酸化膜１５とが同じ厚みとなるようにしている。
これにより、第一のトランジスタ１１および第二のトランジスタ１２上のシリサイドブロック膜１９およびシリコン酸化膜１５，１８を除去する際に、第一のトランジスタ１１上のシリコン酸化膜１５と、第二のトランジスタ１２上のシリコン酸化膜１８の厚みとがほぼ等しくなるため、いずれのシリコン酸化膜１５，１８も確実に除去できるとともに、第二のトランジスタ１２のソース領域１２２、ドレイン領域１２３がエッチングにより削れてしまうことを防止できる。
これにより、半導体装置の性能の低下を防止することができる。
なお、レジスト１７の除去、応力付与層１６の熱処理前における洗浄工程、第一のトランジスタ１１上の応力付与層１６の除去の際、シリコン酸化膜１８がわずかに除去される場合がある。しかしながら、除去量は非常に少ないものであるため、シリサイドブロック膜１９、シリコン酸化膜１５およびシリコン酸化膜１８をドライエッチングにて除去する際に、影響はほとんどない。
【００２５】
また、本実施形態では、第二のトランジスタ１２およびゲート構造１３上の応力付与層１６をドライエッチングにて除去する工程の後段で、第一のトランジスタ１１上に残った応力付与層１６をウェットエッチングにより除去している。第二のトランジスタ１２およびゲート構造１３上の応力付与層１６除去の際のエッチングにより、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜が非常に薄くなってしまった場合には、第一のトランジスタ１１上に残った応力付与層１６をウェットエッチングにより、除去する際において、第二のトランジスタ１２のソース・ドレイン領域１２２，１２３がエッチングされてしまうおそれがある。
これに対し、本実施形態では、前述したように、第二のトランジスタ１２およびゲート構造１３上の応力付与層１６を除去する際に、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１８がエッチングされても、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１８の厚みを確保することができる。
すなわち、本実施形態では、第一のトランジスタ１１上に残った応力付与層１６をウェットエッチングにより除去する際において、第二のトランジスタ１２上には所定の厚みのシリコン酸化膜１８が残っているため、第二のトランジスタ１２の性能低下が起きてしまうことも防止できる。
【００２６】
さらに、本実施形態では、応力付与層１６として、窒化シリコン膜を使用している。これにより、トランジスタに十分な応力を与え、電子や正孔キャリア移動度を高め、トランジスタ性能を向上させることができるという効果がある。
【００２７】
（第二実施形態）
図６〜図１０を参照して、本発明の第二実施形態について説明する。
前記実施形態では、応力付与層１６を形成する前段にて、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜の厚みを積みましていたが、本実施形態では、応力付与層１６を形成した後、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜を積みます。
なお、第二実施形態の各層、膜の厚みや、加工条件等は第一実施形態と同様である。
まず、はじめに、図６（Ａ）に示すように、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を形成し、さらに、これらを覆うシリコン酸化膜１４を設ける。
次に、図６（Ｂ）に示すように、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を覆う応力付与層１６を形成する。この応力付与層１６は、シリコン酸化膜１４上に直接設けられ、シリコン酸化膜１４を覆っている。
【００２８】
さらに、第一のトランジスタ１１上の応力付与層１６上にレジスト３１を設けるとともに、第二のトランジスタ１２およびゲート構造１３を覆う応力付与層１６を選択的に除去する（図７（Ａ））。この際、ドライエッチングにより、応力付与層１６は除去される。
このとき、図７（Ｂ）に示すように、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１４はエッチングされ、第一のトランジスタ１１上のシリコン酸化膜１４の厚みよりも、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１４の厚みは薄くなる。シリコン酸化膜１４は、応力付与層１６を除去する際のエッチングストッパ膜として機能する。
その後、レジスト３１を除去して、半導体装置を熱処理（スパイクアニール）する。これにより、第一のトランジスタ１１に応力が付与されることとなる
【００２９】
次に、図８（Ａ）に示すように、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を覆うシリコン酸化膜１５（他のシリコン酸化膜）を形成する。
このシリコン酸化膜１５は、第一のトランジスタ１１上の応力付与層１６上に接するとともに、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１４に接する。
これにより、第二のトランジスタ１２およびゲート構造１３上には、シリコン酸化膜１４およびシリコン酸化膜１５が積み重なったシリコン酸化膜１８が形成されることとなる。
ここで、シリコン酸化膜１５の厚みは、シリコン酸化膜１８と、第一のトランジスタ１１上のシリコン酸化膜１４とが略同じ厚みとなるような厚みである。
その後、第二のトランジスタ１２およびゲート構造１３上にレジスト３２を設けるとともに、第一のトランジスタ１１上のシリコン酸化膜１５を露出させる（図８（Ｂ））。
そして、第一のトランジスタ１１上のシリコン酸化膜１５をウェットエッチングにて除去する。
【００３０】
ここで、レジスト３２の形成位置に位置ずれが生じ、応力付与層１６の端を被覆するようにレジスト３２が設けられた場合には（図８（Ｂ）左側にずれてレジスト３２が形成された場合）、応力付与層１６の端に隣接した部分にシリコン酸化膜１５が残存してしまうこととなる。しかしながら、応力付与層１６の端に隣接した部分にシリコン酸化膜１５が残存しても、トランジスタ１１への応力付与に対する影響はない。また、応力付与層１６の端に隣接した部分にシリコン酸化膜１５が残存しても、後段のプロセスで除去される（特にシリサイドブロック膜１９を除去する工程にて除去される）こととなるので、影響はない。
また、図８（Ｂ）の右側にレジスト３２がずれて形成されてしまったとしても、第一実施形態の場合と同様、ＳＴＩ表面がわずかにエッチングされるにすぎず、ＳＴＩの特性に影響を与えるほど、エッチングされる可能性は低いため、特に問題とはならない。
ただし、第一実施形態と同様、レジスト３２は位置精度よく形成されることが望ましい。
【００３１】
次に、レジスト３２を除去して、シリコン酸化膜１８を露出させる（図９（Ａ））。
さらに、ウェットエッチングにて、応力付与層１６を除去する（図９（Ｂ））。シリコン酸化膜１４は、応力付与層１６を除去する際のエッチングストッパ膜として機能する。
【００３２】
その後、図１０（Ａ）に示すように、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を覆うシリサイドブロック膜１９を設ける。このシリサイドブロック膜１９は、第一のトランジスタ１１上のシリコン酸化膜１４、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１８上に直接形成されている。
次に、レジスト３３をゲート構造１３上に設けるとともに、第一のトランジスタ１１上のシリサイドブロック膜１９およびシリコン酸化膜１４、第二のトランジスタ１２上のシリサイドブロック膜１９およびシリコン酸化膜１８をドライエッチングにて除去する。
その後、レジスト３３を除去し、シリサイド形成を行う。
以上の工程を経て、半導体装置が製造されることとなる。
【００３３】
このような第二実施形態によれば、第一実施形態と同様の効果を奏することができる。
具体的には、応力付与層１６を設け、この応力付与層１６のうち、第二のトランジスタ１２およびゲート構造１３を覆う応力付与層１６を選択的に除去している。この応力付与層１６を除去する工程にて、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１４はエッチングされて、第一のトランジスタ１１上のシリコン酸化膜１４よりも薄くなる。
しかしながら、応力付与層１６上を選択的に除去した後、第一のトランジスタ１１、第二のトランジスタ１２およびゲート構造１３を覆うシリコン酸化膜１５を形成している。
これにより、第一のトランジスタ１１上のシリコン酸化膜１４の厚みと、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１４およびシリコン酸化膜１５を合わせたシリコン酸化膜１８の厚みとを一致させることができる。
そのため、第一のトランジスタ１１上のシリサイドブロック膜１９およびシリコン酸化膜１４、第二のトランジスタ１２上のシリサイドブロック膜１９およびシリコン酸化膜１８をドライエッチングにて除去する際に、第二のトランジスタ１２のソース領域、ドレイン領域がエッチングにより削れてしまうことを防止できる。
これにより、半導体装置の性能の低下を防止することができる。
【００３４】
また、第二のトランジスタ１２およびゲート構造１３上の応力付与層１６を除去する工程の後段で、第一のトランジスタ１１上に残った応力付与層１６をウェットエッチングにより除去するが、応力付与層１６除去の際のエッチングにより、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜が非常に薄くなってしまった場合には、第一のトランジスタ１１上に残った応力付与層１６をウェットエッチングにより除去する際に、第二のトランジスタ１２のソース・ドレイン領域がエッチングされてしまうおそれがある。
これに対し、本実施形態では、第一のトランジスタ１１上に残った応力付与層１６をウェットエッチングにより除去する前段で、シリコン酸化膜１５を形成し、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１８の厚みを確保している。
そのため、第一のトランジスタ１１上に残った応力付与層１６をウェットエッチングにより除去する際に第二のトランジスタ１２の性能低下が起きてしまうことも防止できる。
【００３５】
また、本実施形態では、第二のトランジスタ１２およびゲート構造１３上の応力付与層１６を除去する工程の後段で、シリコン酸化膜１５を形成し、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１８の厚みを確保している。
これにより、第二のトランジスタ１２およびゲート構造１３上の応力付与層１６を除去した際のシリコン酸化膜１４のエッチング量を確認してから、シリコン酸化膜１５の厚みを決定することができる。そのため、第一のトランジスタ１１上のシリサイドブロック膜１９およびシリコン酸化膜１４、第二のトランジスタ１２上のシリサイドブロック膜１９およびシリコン酸化膜１８をドライエッチングにて除去する際に、第二のトランジスタ１２のソース領域、ドレイン領域がエッチングされてしまうことをより確実に防止できる。
【００３６】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、第二実施形態では、第二のトランジスタ１２およびゲート構造１３を覆う応力付与層１６を選択的に除去する際に、第二のトランジスタ１２およびゲート構造１３上のシリコン酸化膜１４が残存するとしたが、第二のトランジスタ１２およびゲート構造１３がオーバーエッチングされなければ、シリコン酸化膜１４が完全に除去されてしまってもよい。
この場合には、シリコン酸化膜１５の厚みを、第一のトランジスタ１１上のシリコン酸化膜１４の厚みと同じ厚みとすればよい。
【００３７】
さらに、前記各実施形態では基板１０上にゲート構造１３を設けていたが、ゲート構造１３はなくてもよい。ゲート構造１３がない場合には、シリサイドブロック膜９４を設ける工程はなくてもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の第一実施形態にかかる半導体装置の製造工程を示す断面図である。
【図２】半導体装置の製造工程を示す断面図である。
【図３】半導体装置の製造工程を示す断面図である。
【図４】半導体装置の製造工程を示す断面図である。
【図５】半導体装置の製造工程を示す断面図である。
【図６】本発明の第二実施形態にかかる半導体装置の製造工程を示す断面図である。
【図７】半導体装置の製造工程を示す断面図である。
【図８】半導体装置の製造工程を示す断面図である。
【図９】半導体装置の製造工程を示す断面図である。
【図１０】半導体装置の製造工程を示す断面図である。
【図１１】半導体装置の製造工程を示す断面図である。
【図１２】半導体装置の製造工程を示す断面図である。
【図１３】半導体装置の製造工程を示す断面図である。
【図１４】半導体装置の製造工程を示す断面図である。
【符号の説明】
【００３９】
１０    基板
１１    第一のトランジスタ
１２    第二のトランジスタ
１３    ゲート構造
１４    シリコン酸化膜
１５    シリコン酸化膜
１６    応力付与層
１７    レジスト
１８    シリコン酸化膜
１９    シリサイドブロック膜
２０    レジスト
２１    レジスト
３１    レジスト
３２    レジスト
３３    レジスト
８１    ＮＭＯＳトランジスタ
８２    ＰＭＯＳトランジスタ
８３    ゲート構造
９１    シリコン酸化膜
９２    応力付与層
９３    レジスト
９４    シリサイドブロック膜
９５    レジスト
１１１    ゲート電極
１１１Ａ    ゲート酸化膜
１１１Ｂ    ポリシリコン膜
１１２    ソース領域
１１３    ドレイン領域
１１４    サイドウォール
１２１    ゲート電極
１２１Ａ    ゲート酸化膜
１２１Ｂ    ポリシリコン膜
１２２    ソース領域
１２３    ドレイン領域
１２４    サイドウォール
１３１Ａ    ゲート酸化膜
１３１Ｂ    ポリシリコン膜
１３４    サイドウォール
【図１】
0005117883.tif 000002
【図２】
0005117883.tif 000003
【図３】
0005117883.tif 000004
【図４】
0005117883.tif 000005
【図５】
0005117883.tif 000006
【図６】
0005117883.tif 000007
【図７】
0005117883.tif 000008
【図８】
0005117883.tif 000009
【図９】
0005117883.tif 000010
【図１０】
0005117883.tif 000011
【図１１】
0005117883.tif 000012
【図１２】
0005117883.tif 000013
【図１３】
0005117883.tif 000014
【図１４】
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