(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた半導体集積回路と、前記半導体集積回路上に設けられ電極パッドと、前記半導体集積回路の前記電極パッドを除く部分を被覆する保護膜と、を含む半導体チップと、
前記電極パッド上に形成された内部接続端子と、
前記内部接続端子の少なくとも上面を露出するように、前記半導体チップ上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成された、前記内部接続端子と電気的に接続する配線パターンと、
前記第１の絶縁層上に前記配線パターンを覆うように形成され、外部接続端子が配設される外部接続端子配設領域において前記配線パターンを露出するとともに、前記第１の絶縁層の上面の外周部を露出する開口部を備えた第２の絶縁層と、を有し、
前記保護膜全体が前記第１の絶縁層に覆われていることを特徴とする半導体装置。
【請求項２】
更に、前記外部接続端子配設領域に、前記配線パターンと電気的に接続される前記外部接続端子を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の絶縁層は、非感光性の絶縁材料によって形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第２の絶縁層は、ソルダーレジストであることを特徴とする請求項１乃至３の何れか一項記載の半導体装置。
【請求項５】
前記第１の絶縁層の上面は、前記内部接続端子の上面と面一とされている請求項１乃至４の何れか一項記載の半導体装置。
【請求項６】
基板切断位置を含むスクライブ領域により複数の半導体装置形成領域に区分された半導体基板を準備する工程と、前記半導体基板の前記半導体装置形成領域に半導体集積回路を形成する工程と、前記半導体集積回路上に電極パッドを形成する工程と、前記半導体集積回路の前記電極パッドを除く部分を保護膜により被覆する工程と、を含む半導体チップ形成工程と、
前記電極パッド上に、内部接続端子を形成する内部接続端子形成工程と、
前記内部接続端子の少なくとも上面を露出するように、前記スクライブ領域及び前記半導体装置形成領域上に、第１の絶縁層を形成する第１の絶縁層形成工程と、
前記第１の絶縁層上に、前記内部接続端子と電気的に接続される配線パターンを形成する配線パターン形成工程と、
前記第１の絶縁層上に、前記配線パターンを覆うように、外部接続端子が配設される外部接続端子配設領域において前記配線パターンを露出するとともに、前記基板切断位置を含む前記スクライブ領域の全部又は一部において前記第１の絶縁層を露出する開口部を備えた第２の絶縁層を形成する第２の絶縁層形成工程と、
前記第１の絶縁層及び前記半導体基板を含む部分を前記基板切断位置で切断し、前記第２の絶縁層が前記第１の絶縁層の上面の外周部を露出するとともに、前記保護膜全体が前記第１の絶縁層に覆われた個片化された複数の半導体装置を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
更に、前記第２の絶縁層形成工程の後、前記外部接続端子配設領域に前記外部接続端子を設ける工程を有することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁層は、ソルダーレジストであることを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁層は、非感光性の絶縁材料によって形成されることを特徴とする請求項６乃至８の何れか一項記載の半導体装置の製造方法。
【請求項１０】
前記開口部は、エッチング処理工程を含むフォトリソグラフィ法によって形成されることを特徴とする請求項６乃至９の何れか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、平面視した状態で半導体チップと略同じ大きさであり、半導体チップが配線パターンにフリップチップ接続された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体応用製品はデジタルカメラや携帯電話などの各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。それに伴い半導体装置にも小型化、高密度化が要求され、平面視した状態で半導体チップと略同じ大きさとされた所謂チップサイズパッケージ（ＣＳＰ）と呼ばれる半導体装置（例えば、図１参照）が開発され、様々な製造方法が提案されている（例えば、特許文献１、２参照）。又、このような半導体装置には小型化、高密度化が要求されると同時に低価格化も強く要求されている。
【０００３】
ところで、チップサイズパッケージと呼ばれる半導体装置の製造工程においては、不良チップ部もパッケージするため、半導体装置の歩留まりが低下することで製造コストの増加を招き、低価格化の実現を妨げている。不良チップ部が製造される要因の一つとして、半導体チップと半導体チップを覆う絶縁性を有する樹脂層との密着性が悪いことが挙げられる。半導体チップと樹脂層との密着性が悪いことに起因し、半導体チップと樹脂層とが剥離することが従来から問題となっており、この問題を解決するための方法が提案されている。
【０００４】
以下、図面を参照しながら、上記問題を解決するために、従来から提案されている半導体装置及びその製造方法について説明する。図１は、従来の半導体装置の断面図である。図１を参照するに、従来の半導体装置１００は、半導体チップ１０１と、内部接続端子１０２と、樹脂層１０３と、配線パターン１０４と、ソルダーレジスト１０６と、外部接続端子１０７とを有する。
【０００５】
図２は、従来の半導体装置が形成される半導体基板の平面図である。図２において、１１０は半導体基板、Ｃはダイサーが半導体基板１１０を切断する位置（以下、「基板切断位置Ｃ」とする）を示しており、半導体基板１１０は、複数の半導体装置形成領域Ａと、複数の半導体装置形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域Ｂとを有する。複数の半導体装置形成領域Ａは、半導体装置１００が形成される領域である。半導体基板１１０は、薄板化され、かつ基板切断位置Ｃにおいて切断されることにより、図１に示す半導体基板１０９となる基板である。
【０００６】
図１において、半導体チップ１０１は、薄板化された半導体基板１０９と、半導体集積回路１１１と、複数の電極パッド１１２と、保護膜１１３とを有する。半導体基板１０９は、例えば、薄板化されたＳｉウエハが個片化されたものである。
【０００７】
半導体集積回路１１１は、半導体基板１０９の表面側に設けられている。半導体集積回路１１１は、拡散層、絶縁層、ビア、及び配線等（図示せず）から構成されている。複数の電極パッド１１２は、半導体集積回路１１１上に設けられている。複数の電極パッド１１２は、半導体集積回路１１１に設けられた配線と電気的に接続されている。保護膜１１３は、半導体集積回路１１１上に設けられている。保護膜１１３は、半導体集積回路１１１を保護するための膜である。
【０００８】
内部接続端子１０２は、電極パッド１１２上に設けられている。内部接続端子１０２の上端部は、樹脂層１０３から露出されている。内部接続端子１０２の上端部は、配線パターン１０４と接続されている。樹脂層１０３は、電極パッド１１２が設けられた側の半導体チップ１０１の、電極パッド１１２の形成領域以外の部分を覆うように設けられている。
【０００９】
配線パターン１０４は、樹脂層１０３上に設けられている。配線パターン１０４は、内部接続端子１０２と接続されている。配線パターン１０４は、内部接続端子１０２を介して、電極パッド１１２と電気的に接続されている。配線パターン１０４は、外部接続端子１０７が配設される外部接続端子配設領域１０４Ａを有する。ソルダーレジスト１０６は、外部接続端子配設領域１０４Ａ及びスクライブ領域Ｂ以外の部分に、配線パターン１０４を覆うように設けられている。外部接続端子１０７は、配線パターン１０４の外部接続端子配設領域１０４Ａに設けられている。
【００１０】
なお、半導体装置１００のスクライブ領域Ｂには樹脂層１０３及びソルダーレジスト１０６が形成されてなく、後述するように、半導体基板１１０が基板切断位置Ｃで切断される際に、半導体チップ１０１のみが切断されるため、半導体装置１００の外周部において半導体チップ１０１の主面が露出しており、半導体チップ１０１と絶縁層１０３及びソルダーレジスト１０６との境界部分には、段差が生じている。
【００１１】
図３〜図１０は、従来の半導体装置の製造工程を示す図である。図３〜図１０において、図１に示す従来の半導体装置１００と同一構成部分には同一符号を付す。又、図３〜図１０において、Ｃはダイシングブレードが半導体基板１１０を切断する位置（以下、「基板切断位置Ｃ」とする）、Ａは複数の半導体装置形成領域（以下、「半導体装置形成領域Ａ」とする）、Ｂは複数の半導体装置形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域（以下、「スクライブ領域Ｂ」とする）を示している。
【００１２】
始めに、図３に示す工程では、薄板化される前の半導体基板１１０の表面側に、半導体集積回路１１１、複数の電極パッド１１２、及び保護膜１１３を有した半導体チップ１０１を形成する。次いで、図４に示す工程では、保護膜１１３上に感光性を有する絶縁材料を塗布し、次いで、この感光性を有する絶縁材料を露光、現像することで複数の電極パッド１１２の形成領域及びスクライブ領域Ｂを露出する開口部を有する樹脂層１０３を形成する。
【００１３】
次いで、図５に示す工程では、複数の電極パッド１１２上に内部接続端子１０２を形成する。この段階では、複数の内部接続端子１０２には、高さのばらつきがある。次いで、図６に示す工程では、複数の内部接続端子１０２に平坦な板１１５を押し当てて、複数の内部接続端子１０２の高さを揃える。
【００１４】
次いで、図７に示す工程では、図６に示す構造体の上面に配線パターン１０４を形成する。具体的には、配線パターン１０４は、例えば、図６に示す構造体に金属箔（図示せず）を貼り付け、次いで、金属箔上を覆うようにレジスト（図示せず）を塗布し、次いで、このレジストを露光、現像することで配線パターン１０４の形成領域に対応する部分の金属箔上にレジスト膜（図示せず）を形成する。その後、上記レジスト膜をマスクとして金属箔をエッチングすることで、配線パターン１０４を形成する（サブトラクティブ法）。その後、レジスト膜を除去する。
【００１５】
次いで、図８に示す工程では、外部接続端子配設領域１０４Ａ及びスクライブ領域Ｂ以外の部分に、配線パターン１０４を覆うようにソルダーレジスト１０６を形成する。次いで、図９に示す工程では、半導体基板１１０の裏面側から半導体基板１１０を研磨して、半導体基板１１０を薄板化する。次いで、図１０に示す工程では、外部接続端子配設領域１０４Ａに外部接続端子１０７を形成する。
【００１６】
その後、基板切断位置Ｃに対応する部分の半導体基板１１０を切断することで、複数の半導体装置１００が製造されるが、図１０に示す構造体のスクライブ領域Ｂには樹脂層１０３及びソルダーレジスト１０６が形成されてなく、半導体チップ１０１の主面が露出しているため、半導体基板１１０を切断する際には、樹脂層１０３及びソルダーレジスト１０６は切断されず、半導体チップ１０１のみが切断される。これにより、半導体チップ１０１と樹脂層１０３との界面が剥離し、半導体装置１００の歩留まりが低下するという問題の発生を防いでいる（例えば、特許文献３参照）。
【特許文献１】特開平９−６４０６９号公報
【特許文献２】特開２００２−３１３９８５号公報
【特許文献３】特開２００２−３２９８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来の半導体装置１００の製造方法では、図４に示すように、樹脂層１０３を形成する際に、保護膜１１３上に感光性を有する絶縁材料を塗布した後、複数の電極パッド１１２の形成領域及びスクライブ領域Ｂを露出する開口部を形成するために、感光性を有する絶縁材料を露光、現像するという特別な工程が必要となり、半導体装置１００の製造コストが増加するという問題があった。又、半導体チップ１０１の主面が露出しているため、半導体装置１００の信頼性が低下する虞があるという問題があった。
【００１８】
そこで本発明は、上述した問題点に鑑みてなされたものであり、半導体装置の製造コストの低減を図ることができると共に、半導体装置の歩留まり及び信頼性を向上させることのできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本半導体装置の製造方法は、基板切断位置を含むスクライブ領域により複数の半導体装置形成領域に区分された半導体基板を準備する工程と、前記半導体基板の前記半導体装置形成領域に半導体集積回路を形成する工程と、前記半導体集積回路上に電極パッドを形成する工程と、前記半導体集積回路の前記電極パッドを除く部分を保護膜により被覆する工程と、を含む半導体チップ形成工程と、前記電極パッド上に、内部接続端子を形成する内部接続端子形成工程と、前記内部接続端子の少なくとも上面を露出するように、前記スクライブ領域及び前記半導体装置形成領域上に、第１の絶縁層を形成する第１の絶縁層形成工程と、前記第１の絶縁層上に、前記内部接続端子と電気的に接続される配線パターンを形成する配線パターン形成工程と、前記第１の絶縁層上に、前記配線パターンを覆うように、外部接続端子が配設される外部接続端子配設領域において前記配線パターンを露出するとともに、前記基板切断位置を含む前記スクライブ領域の全部又は一部において前記第１の絶縁層を露出する開口部を備えた第２の絶縁層を形成する第２の絶縁層形成工程と、前記第１の絶縁層及び前記半導体基板を含む部分を前記基板切断位置で切断し、前記第２の絶縁層が前記第１の絶縁層の上面の外周部を露出するとともに、前記保護膜全体が前記第１の絶縁層に覆われた個片化された複数の半導体装置を形成する工程と、を有することを要件とする。
【００２０】
本半導体装置は、半導体基板と、前記半導体基板上に設けられた半導体集積回路と、前記半導体集積回路上に設けられ電極パッドと、前記半導体集積回路の前記電極パッドを除く部分を被覆する保護膜と、を含む半導体チップと、前記電極パッド上に形成された内部接続端子と、前記内部接続端子の少なくとも上面を露出するように、前記半導体チップ上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された、前記内部接続端子と電気的に接続する配線パターンと、前記第１の絶縁層上に前記配線パターンを覆うように形成され、外部接続端子が配設される外部接続端子配設領域において前記配線パターンを露出するとともに、前記第１の絶縁層の上面の外周部を露出する開口部を備えた第２の絶縁層と、を有し、前記保護膜全体が前記第１の絶縁層に覆われていることを要件とする。
【発明の効果】
【００２９】
本発明によれば、半導体装置の製造コストの低減を図ることができると共に、半導体装置の歩留まり及び信頼性を向上させることのできる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００３１】
〈第１の実施の形態〉
図１１は、本発明の第１の実施の形態に係る半導体装置の断面図である。図１１を参照するに、第１の実施の形態の半導体装置１０は、半導体チップ１１と、内部接続端子１２と、絶縁層１３（第１の絶縁層）と、金属層２６及び第２の金属層２７からなる配線パターン１４と、ソルダーレジスト１６（第２の絶縁層）と、外部接続端子１７とを有する。又、Ｄ部は、従来の半導体装置において、剥離が問題となっていた部分を示している。
【００３２】
図１２は、本発明の第１の実施の形態に係る半導体装置が形成される半導体基板の平面図である。図１２において、３１は半導体基板、Ｃはダイサーが半導体基板３１を切断する位置（以下、「基板切断位置Ｃ」とする）を示しており、半導体基板３１は、複数の半導体装置形成領域Ａと、複数の半導体装置形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域Ｂとを有する。複数の半導体装置形成領域Ａは、半導体装置１０が形成される領域である。半導体基板３１は、薄板化され、かつ基板切断位置Ｃにおいて切断されることにより、図１１に示す半導体基板２１となる基板である。
【００３３】
図１１において、半導体チップ１１は、半導体基板２１と、半導体集積回路２２と、複数の電極パッド２３と、保護膜２４とを有する。半導体基板２１は、半導体集積回路２２を形成するための基板である。半導体基板２１は、薄板化されている。半導体基板２１の厚さＴ1は、例えば、１００μｍ〜３００μｍとすることができる。半導体基板２１は、例えば、薄板化されたＳｉウエハが個片化されたものである。
【００３４】
半導体集積回路２２は、半導体基板２１の表面側に設けられている。半導体集積回路２２は、半導体基板２１に形成された拡散層（図示せず）、半導体基板２１上に積層された絶縁層（図示せず）、及び積層された絶縁層に設けられたビア（図示せず）及び配線等（図示せず）から構成されている。
【００３５】
電極パッド２３は、半導体集積回路２２上に複数設けられている。電極パッド２３は、半導体集積回路２２に設けられた配線（図示せず）と電気的に接続されている。電極パッド２３の材料としては、例えば、Ａｌを用いることができる。
【００３６】
保護膜２４は、半導体集積回路２２上に設けられている。保護膜２４は、半導体集積回路２２を保護するための膜である。保護膜２４としては、例えば、ＳｉＮ膜やＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
【００３７】
内部接続端子１２は、電極パッド２３上に設けられている。内部接続端子１２は、半導体集積回路２２と配線パターン１４とを電気的に接続するためのものである。内部接続端子１２の高さＨ１は、例えば、１０μｍ〜６０μｍとすることができる。内部接続端子１２としては、例えば、Ａｕバンプ、Ａｕめっき膜、無電解めっき法により形成されたＮｉ膜とそれを覆うＡｕ膜から構成される金属膜等を用いることができる。Ａｕバンプは、例えば、ボンディング法やめっき法により形成することができる。
【００３８】
絶縁層１３（第１の絶縁層）は、内部接続端子１２の上面１２Ａを除く内部接続端子１２部分及び半導体チップ１１上を覆うように設けられている。内部接続端子１２の上面１２Ａは、絶縁層１３から露出されている。絶縁層１３の上面１３Ａは、内部接続端子１２の上面１２Ａと略面一とされている。絶縁層１３としては、例えば、粘着性を有したシート状の絶縁層（例えば、ＮＣＦ（Non Conductive Film））や、ペースト状の絶縁層（例えば、ＮＣＰ（Non Conductive Paste））等を用いることができる。絶縁層１３の厚さＴ2は、例えば、１０μｍ〜６０μｍとすることができる。
【００３９】
配線パターン１４は、金属層２６及び第２の金属層２７からなり、内部接続端子１２の上面１２Ａと接触するように、絶縁層１３の上面１３Ａに設けられている。配線パターン１４は、内部接続端子１２を介して、半導体集積回路２２と電気的に接続されている。配線パターン１４は、外部接続端子１７が配設される外部接続端子配設領域１４Ａを有する。配線パターン１４の材料としては、例えば、Ｃｕを用いることができる。配線パターン１４の厚さは、例えば、１２μｍとすることができる。
【００４０】
ソルダーレジスト１６（第２の絶縁層）は、外部接続端子配設領域１４Ａ及びスクライブ領域Ｂの全部又は一部を開口し、配線パターン１４を覆うように設けられている。なお、基板切断位置Ｃに対応する部分のソルダーレジスト１６は、必ず開口されている。外部接続端子１７は、配線パターン１４の外部接続端子配設領域１４Ａに設けられている。外部接続端子１７は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子である。外部接続端子１７としては、例えば、はんだバンプを用いることができる。
【００４１】
なお、半導体装置１０のスクライブ領域Ｂの全部又は一部にはソルダーレジスト１６が形成されてなく、基板切断位置Ｃに対応する部分のソルダーレジスト１６は、必ず開口されているため、半導体基板３１が基板切断位置Ｃで切断される際に、半導体チップ１１及び絶縁層１３が切断され、ソルダーレジスト１６は切断されない。従って、半導体装置１０の外周部において絶縁層１３が露出しており（半導体チップ１１の主面は露出していない）、絶縁層１３の切断面と、ソルダーレジスト１６の端面とは一定の距離Ｌ１を有している。
【００４２】
このように、スクライブ領域の全部又は一部にソルダーレジストを形成せず、基板切断位置Ｃに対応する部分のソルダーレジスト１６が必ず開口されているため、絶縁層１３の切断面と、ソルダーレジスト１６の端面とは一定の距離Ｌ１を有し、ソルダーレジスト１６による引張応力、硬化収縮力が、Ｄ部に与える影響を低減する（Ｄ部に掛かる応力を緩和する）ことが可能となり、半導体チップ１１と絶縁層１３との剥離を防止することができる。
【００４３】
図１３〜図２８は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図１３〜図２８において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。図１３〜図２８において、Ｃはダイシングブレードが半導体基板３１を切断する位置（以下、「基板切断位置Ｃ」とする）、Ａは複数の半導体装置形成領域（以下、「半導体装置形成領域Ａ」とする）、Ｂは複数の半導体装置形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域（以下、「スクライブ領域Ｂ」とする）を示している。
【００４４】
始めに、図１３に示す工程では、複数の半導体装置形成領域Ａと、複数の半導体装置形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域Ｂとを有した半導体基板３１を準備する（図１２参照）。半導体基板３１は、薄板化され、かつ基板切断位置Ｃにおいて切断されることにより、先に説明した半導体基板２１（図１１参照）となるものである。半導体基板３１としては、例えば、Ｓｉウエハを用いることができる。半導体基板３１の厚さＴ３は、例えば、５００μｍ〜７７５μｍとすることができる。
【００４５】
次いで、図１４に示す工程では、半導体装置形成領域Ａに対応する半導体基板３１の表面側に、周知の手法により、半導体集積回路２２、電極パッド２３、及び保護膜２４を有した半導体チップ１１を形成する（半導体チップ形成工程）。電極パッド２３の材料としては、例えば、Ａｌを用いることができる。保護膜２４としては、例えば、ＳｉＮ膜やＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
【００４６】
次いで、図１５に示す工程では、複数の半導体装置形成領域Ａに設けられた複数の電極パッド２３上にそれぞれ内部接続端子１２を形成する（内部接続端子形成工程）。内部接続端子１２としては、例えば、Ａｕバンプ、Ａｕめっき膜、無電解めっき法により形成されたＮｉ膜とＮｉ膜上に積層されるＡｕ膜から構成される金属膜等を用いることができる。Ａｕバンプは、例えば、ボンディング法により形成することができる。なお、図１５に示す工程で形成された複数の内部接続端子１２には、高さばらつきが存在する。
【００４７】
次いで、図１６に示す工程では、内部接続端子１２が設けられた側の複数の半導体チップ１１（複数の半導体チップ１１の表面側）及び内部接続端子１２を覆うように絶縁層１３（第１の絶縁層）を形成する（第１の絶縁層形成工程）。絶縁層１３としては、粘着性を有したシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film））や、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））等を用いることができる。
【００４８】
粘着性を有したシート状の絶縁樹脂を用いた場合は、図１５に示す構造体の上面側にシート状の絶縁樹脂を貼り付けることで絶縁層１３を形成する。また、絶縁層１３としてペースト状の絶縁樹脂を用いた場合は、図１５に示す構造体の上面側に印刷法によりペースト状の絶縁樹脂を形成し、その後、プリベークして絶縁樹脂を半硬化させる。この半硬化した絶縁樹脂は、接着性を有する。絶縁層１３の厚さＴ４は、例えば、２０μｍ〜１００μｍとすることができる。
【００４９】
次いで、図１７に示す工程では、絶縁層１３の上面１３Ａに金属箔２５を形成する。具体的には、金属箔２５としてＣｕ箔を用意し、このＣｕ箔を絶縁層１３の上面１３Ａに貼り付ける。金属箔２５の厚さＴ5は、例えば、１０μｍとすることができる。
【００５０】
次いで、図１８に示す工程では、図１７に示す構造体を加熱した状態で、金属箔２５の上面２５Ａ側から金属箔２５を押圧して、金属箔２５の下面２５Ｂと複数の内部接続端子１２の上面１２Ａとを接触させて、金属箔２５と内部接続端子１２とを圧着させる（圧着工程）。また、図１７に示す構造体を加熱することにより、絶縁層１３は硬化する。圧着後の絶縁層１３の厚さＴ2は、例えば、１０μｍ〜６０μｍとすることができる。次いで、図１９に示す工程では、金属箔２５をエッチングにより全て除去する。図１７〜図１９に示す工程により、後述する図２０の工程において、金属層２６と内部接続端子１２との密着性を高めることができる。
【００５１】
次いで、図２０に示す工程では、図１９に示す構造体の上面（絶縁層１３の上部１３Ａ）を覆うように、例えば、スパッタリング法等により、金属層２６を形成する（金属層形成工程）。金属層２６と内部接続端子１２とは、電気的に接続される。金属層２６としては、例えば、Ｃｕ層、Ｃｕ層及びＣｒ層からなる積層体、Ｃｕ層及びＴｉ層からなる積層体等を用いることができる。又、無電解Ｃｕメッキ層でもよいし、蒸着法、塗布法または化学気相成長法（ＣＶＤ）等により形成された金属薄膜層であってもよいし、上記の金属層形成方法を組み合わせてもよい。金属層２６の厚さＴ６は、例えば、１０μｍとすることができる。
【００５２】
次いで、図２１に示す工程では、図２０に示す構造体の上面（金属層２６の上部２６Ａ）を覆うように、例えば、金属層２６を給電層として、電解メッキ法等により第２の金属層２７を形成する（金属層形成工程）。具体的には、第２の金属層２７としては、Ｃｕ等を用いることができる。第２の金属層２７の厚さＴ７は、例えば、１０μｍとすることができる。次いで、図２２に示す工程では、第２の金属層２７の上面２７Ａにレジストを塗布し、次いで、このレジストを露光、現像することで配線パターン１４の形成領域に対応する部分の第２の金属層２７の上部２７Ａにレジスト膜２８を形成する。
【００５３】
次いで、図２３に示す工程では、レジスト膜２８をマスクとして金属層２６及び第２の金属層２７をエッチングし、レジスト膜２８が形成されていない部分の金属層２６及び第２の金属層２７を除去することで、配線パターン１４を形成する（配線パターン形成工程）。
【００５４】
次いで、図２４に示す工程では、図２３に示すレジスト膜２８を除去する。その後、配線パターン１４の粗化処理を行う。配線パターン１４の粗化処理は、黒化処理又は粗化エッチング処理のいずれかの方法により行うことができる。上記粗化処理は、配線パターン１４の上面及び側面に形成されるソルダーレジスト１６と配線パターン１４との密着性を向上させるためのものである。
【００５５】
次いで、図２５に示す工程では、配線パターン１４と絶縁層１３上とを覆うように、レジストを塗布し、次いで、フォトリソグラフィ法によりレジストを露光、現像し、外部接続端子配設領域１４Ａ及びスクライブ領域Ｂの全部又は一部に対応する部分のレジストをエッチングにより除去し、外部接続端子配設領域１４Ａ及びスクライブ領域Ｂの全部又は一部を露出する開口部を有するソルダーレジスト１６（第２の絶縁層）を形成する（第２の絶縁層形成工程）。
【００５６】
なお、スクライブ領域Ｂの全部又は一部を露出する開口部は、必ず、基板切断位置Ｃを露出するように形成される。ソルダーレジスト１６の厚さは、例えば、２５μｍとすることができる。スクライブ領域Ｂの幅は、例えば、２００μｍとすることができる。又、スクライブ領域Ｂに対応するソルダーレジスト１６の開口部の幅Ｗ１は、ソルダーレジスト１６と図２４に示す構造体とのアライメントずれ等を考慮し、例えば、１５０μｍとすることができる。
【００５７】
次いで、図２６に示す工程では、半導体基板３１の裏面側から半導体基板３１を研磨又は研削して、半導体基板３１を薄板化する。半導体基板３１の薄板化には、例えば、バックサイドグラインダーを用いることができる。薄板化後の半導体基板３１の厚さＴ１は、例えば、１００μｍ〜３００μｍとすることができる。
【００５８】
次いで、図２７に示す工程では、配線パターン１４の外部接続端子配設領域１４Ａに外部接続端子１７を形成する（外部接続端子形成工程）。これにより、複数の半導体装置形成領域Ａに半導体装置１０に相当する構造体が形成される。次いで、図２８に示す工程では、スクライブ領域Ｂに対応する半導体基板３１を基板切断位置Ｃに沿って切断する（切断工程）ことで、複数の半導体装置１０が製造される。半導体基板３１の切断は、例えば、ダイシングによって行う。
【００５９】
なお、半導体装置１０のスクライブ領域Ｂの全部又は一部にはソルダーレジスト１６が形成されてなく、基板切断位置Ｃに対応する部分のソルダーレジスト１６は必ず開口されている。従って、半導体基板３１が基板切断位置Ｃで切断される際に、半導体チップ１１及び絶縁層１３が切断され、ソルダーレジスト１６は切断されないため、半導体装置１０の外周部において絶縁層１３が露出しており（半導体チップ１１の主面は露出していない）、絶縁層１３とソルダーレジスト１６との境界部分には、段差が生じている。
【００６０】
本発明の第１の実施の形態の半導体装置及びその製造方法によれば、半導体装置１０のスクライブ領域Ｂの全部又は一部にソルダーレジスト１６（第２の絶縁層）を形成せず、基板切断位置Ｃに対応する部分のソルダーレジスト１６（第２の絶縁層）が必ず開口されているため、絶縁層１３（第１の絶縁層）の切断面と、ソルダーレジスト１６（第２の絶縁層）の端面とは一定の距離Ｌ１を有し、ソルダーレジスト１６（第２の絶縁層）による引張応力、硬化収縮力が、Ｄ部に与える影響を低減する（Ｄ部に掛かる応力を緩和する）ことが可能となり、半導体チップ１１と絶縁層１３（第１の絶縁層）が剥離することが抑制され、半導体装置１０の歩留まりを向上させることができる。
【００６１】
又、半導体チップ１１を覆うように絶縁層１３（第１の絶縁層）を形成する際に、スクライブ領域Ｂを露出する開口部を形成するために絶縁層１３（第１の絶縁層）を構成する絶縁材料を露光、現像するという特別な工程（図４参照）が必要ないため、半導体装置１０の製造コストの低減を図ることができる。
【００６２】
又、半導体チップ１１を覆うように絶縁層１３（第１の絶縁層）を形成する際に、スクライブ領域Ｂを露出する開口部を形成するために絶縁層１３（第１の絶縁層）を構成する絶縁材料を露光、現像するという特別な工程（図４参照）が必要ないため、絶縁層１３（第１の絶縁層）を構成する絶縁材料として、必ずしも感光性を有する絶縁材料を選定しなくてもよく、非感光性の絶縁材料を選定することが可能となり、絶縁層１３（第１の絶縁層）の設計自由度を高めることができる。
【００６３】
又、半導体チップ１１全体が絶縁層１３（第１の絶縁層）で覆われており、半導体チップ１１の主面が露出していないため、半導体装置１０の信頼性を向上させることができる。
【００６４】
〈第２の実施の形態〉
図２９は、本発明の第２の実施の形態に係る半導体装置の断面図である。図２９において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。図２９を参照するに、第２の実施の形態の半導体装置４０は、第１の実施の形態の半導体装置１０に設けられた金属層２６と第２の金属層２７とからなる配線パターン１４の代わりに、金属層２６からなる配線パターン４１を設けた以外は半導体装置１０と同様に構成される。
【００６５】
図３０〜図３６は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。図３０〜図３６において、第２の実施の形態の半導体装置４０と同一構成部分には同一符号を付す。図３０〜図３６を参照して、第２の実施の形態の半導体装置４０の製造方法について説明する。始めに、本発明の第１の実施の形態で説明した図１３〜図２０に示す工程と同様な処理を行うことにより、図２０に示す構造体を形成する。次いで、図３０に示す工程では、図２０に示す構造体の上面（金属層２６の上部２６Ａ）にレジストを塗布し、次いで、このレジストを露光、現像することで配線パターン４１の形成領域に対応する部分の金属層２６上にレジスト膜２８を形成する。
【００６６】
次いで、図３１に示す工程では、レジスト膜２８をマスクとして金属層２６をエッチングし、レジスト膜２８が形成されていない部分の金属層２６を除去することで、配線パターン４１を形成する（配線パターン形成工程）。
【００６７】
次いで、図３２に示す工程では、図３１に示すレジスト膜２８を除去する。その後、配線パターン４１の粗化処理を行う。配線パターン４１の粗化処理は、黒化処理又は粗化エッチング処理のいずれかの方法により行うことができる。上記粗化処理は、配線パターン４１の上面及び側面に形成されるソルダーレジスト１６と配線パターン４１との密着性を向上させるためのものである。
【００６８】
次いで、図３３に示す工程では、配線パターン４１と絶縁層１３上とを覆うように、レジストを塗布し、次いで、フォトリソグラフィ法によりレジストを露光、現像し、外部接続端子配設領域４１Ａ及びスクライブ領域Ｂの全部又は一部に対応する部分のレジストをエッチングにより除去し、外部接続端子配設領域４１Ａ及びスクライブ領域Ｂの全部又は一部を露出する開口部を有するソルダーレジスト１６（第２の絶縁層）を形成する（第２の絶縁層形成工程）。
【００６９】
なお、スクライブ領域Ｂの全部又は一部を露出する開口部は、必ず、基板切断位置Ｃを露出するように形成される。ソルダーレジスト１６の厚さは、例えば、２５μｍとすることができる。スクライブ領域Ｂの幅は、例えば、２００μｍとすることができる。又、スクライブ領域に対応するソルダーレジスト１６の開口部の幅Ｗ１は、ソルダーレジスト１６と図３２に示す構造体とのアライメントずれ等を考慮し、例えば、１５０μｍとすることができる。
【００７０】
次いで、図３４に示す工程では、半導体基板３１の裏面側から半導体基板３１を研磨又は研削して、半導体基板３１を薄板化する。半導体基板３１の薄板化には、例えば、バックサイドグラインダーを用いることができる。薄板化後の半導体基板３１の厚さＴ１は、例えば、１００μｍ〜３００μｍとすることができる。
【００７１】
次いで、図３５に示す工程では、配線パターン４１の外部接続端子配設領域４１Ａに外部接続端子１７を形成する（外部接続端子形成工程）。これにより、複数の半導体装置形成領域Ａに半導体装置４０に相当する構造体が形成される。次いで、図３６に示す工程では、スクライブ領域Ｂに対応する半導体基板３１を基板切断位置Ｃに沿って切断する（切断工程）ことで、複数の半導体装置４０が製造される。半導体基板３１の切断は、例えば、ダイシングによって行う。
【００７２】
なお、半導体装置４０のスクライブ領域Ｂの全部又は一部にはソルダーレジスト１６が形成されてなく、基板切断位置Ｃに対応する部分のソルダーレジスト１６は必ず開口されている。従って、半導体基板３１が基板切断位置Ｃで切断される際に、半導体チップ１１及び絶縁層１３が切断され、ソルダーレジスト１６は切断されないため、半導体装置１０の外周部において絶縁層１３が露出しており（半導体チップ１１の主面は露出していない）、絶縁層１３の切断面と、ソルダーレジスト１６の端面とは一定の距離Ｌ１を有している。
【００７３】
本発明の第２の実施の形態の半導体装置及びその製造方法によれば、本発明の第１の実施の形態の半導体装置及びその製造方法と同様に、半導体装置４０のスクライブ領域Ｂの全部又は一部にソルダーレジスト１６（第２の絶縁層）を形成せず、基板切断位置Ｃに対応する部分のソルダーレジスト１６（第２の絶縁層）が必ず開口されているため、絶縁層１３（第１の絶縁層）の切断面と、ソルダーレジスト１６（第２の絶縁層）の端面とは一定の距離Ｌ１を有し、ソルダーレジスト１６（第２の絶縁層）による引張応力、硬化収縮力が、Ｄ部に与える影響を低減する（Ｄ部に掛かる応力を緩和する）ことが可能となり、半導体チップ１１と絶縁層１３（第１の絶縁層）が剥離することが抑制され、半導体装置４０の歩留まりを向上させることができる。
【００７４】
又、半導体チップ１１を覆うように絶縁層１３（第１の絶縁層）を形成する際に、スクライブ領域Ｂを露出する開口部を形成するために絶縁層１３（第１の絶縁層）を構成する絶縁材料を露光、現像するという特別な工程（図４参照）が必要ないため、半導体装置４０の製造コストの低減を図ることができる。
【００７５】
又、半導体チップ１１を覆うように絶縁層１３（第１の絶縁層）を形成する際に、スクライブ領域Ｂを露出する開口部を形成するために絶縁層１３（第１の絶縁層）を構成する絶縁材料を露光、現像するという特別な工程（図４参照）が必要ないため、絶縁層１３（第１の絶縁層）を構成する絶縁材料として、必ずしも感光性を有する絶縁材料を選定しなくてもよく、非感光性の絶縁材料を選定することが可能となり、絶縁層１３（第１の絶縁層）の設計自由度を高めることができる。
【００７６】
又、半導体チップ１１全体が絶縁層１３（第１の絶縁層）で覆われており、半導体チップ１１の主面が露出していないため、半導体装置４０の信頼性を向上させることができる。
【００７７】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００７８】
例えば、本発明の第１の実施の形態及び第２の実施の形態において、第1の絶縁層上に配線パターン（再配線）を形成する例について説明したが、本発明は、半導体チップ上に第１の絶縁層と第２の絶縁層とがこの順番で積層され、第２の絶縁層が第１の絶縁層に応力を及ぼし、半導体チップと第１の絶縁層とが剥離する場合に有効であるから、半導体チップ上に第１の絶縁層と第２の絶縁層とがこの順番で積層されるような構造を有する半導体装置であれば、再配線を形成しない場合にも適用することができる。
【００７９】
又、配線パターン（再配線）を形成する方法は、本発明の第１の実施の形態及び第２の実施の形態において説明した方法に限定されることはなく、例えば、
絶縁層上に金属層を形成し、次いで、金属層の上面にレジストを塗布し、レジストを露光、現像することで、配線形成領域を露出する開口部を有したレジスト膜を形成し、次いで、金属層を給電層として、電解めっき法等により、開口部に金属膜を形成し、次いで、レジスト膜を除去し、次いで、金属膜が形成されていない領域の金属層をエッチングによって除去することで、金属層と金属膜とからなる配線パターンを形成する方法(セミアディティブ)等を用いても構わない。
【図面の簡単な説明】
【００８０】
【図１】従来の半導体装置の断面図である。
【図２】半導体基板の平面図である。
【図３】従来の半導体装置の製造工程を示す図（その１）である。
【図４】従来の半導体装置の製造工程を示す図（その２）である。
【図５】従来の半導体装置の製造工程を示す図（その３）である。
【図６】従来の半導体装置の製造工程を示す図（その４）である。
【図７】従来の半導体装置の製造工程を示す図（その５）である。
【図８】従来の半導体装置の製造工程を示す図（その６）である。
【図９】従来の半導体装置の製造工程を示す図（その７）である。
【図１０】従来の半導体装置の製造工程を示す図（その８）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図１２】半導体基板の平面図である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図１８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図１９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図２０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図２１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図２２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図２３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図２４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【図２５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１３）である。
【図２６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１４）である。
【図２７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１５）である。
【図２８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１６）である。
【図２９】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図３３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図３４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図３５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図３６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【符号の説明】
【００８１】
１０，４０，１００  半導体装置
１１，１０１  半導体チップ
１２，１０２  内部接続端子
１２Ａ，１３Ａ，２５Ａ，２６Ａ，２７Ａ，１０３Ａ  上部
１３，１０３  絶縁層
１４，４１，１０４  配線パターン
１４Ａ，４１Ａ，１０４Ａ  外部接続端子配設領域
１６，１０６  ソルダーレジスト
１７，１０７  外部接続端子
２１，３１，１０９，１１０  半導体基板
２２，１１１  半導体集積回路
２３，１１２  電極パッド
２４，１１３  保護膜
２５  金属箔
２５Ｂ  下部
２６  金属層
２７  第２の金属層
２８  レジスト膜
Ａ  半導体装置形成領域
Ｂ  スクライブ領域
Ｃ  基板切断位置
Ｌ１  距離
Ｔ1〜Ｔ７  厚さ
Ｈ１  高さ
Ｗ１  幅
【図１】
0005139039.tif 000002
【図２】
0005139039.tif 000003
【図３】
0005139039.tif 000004
【図４】
0005139039.tif 000005
【図５】
0005139039.tif 000006
【図６】
0005139039.tif 000007
【図７】
0005139039.tif 000008
【図８】
0005139039.tif 000009
【図９】
0005139039.tif 000010
【図１０】
0005139039.tif 000011
【図１１】
0005139039.tif 000012
【図１２】
0005139039.tif 000013
【図１３】
0005139039.tif 000014
【図１４】
0005139039.tif 000015
【図１５】
0005139039.tif 000016
【図１６】
0005139039.tif 000017
【図１７】
0005139039.tif 000018
【図１８】
0005139039.tif 000019
【図１９】
0005139039.tif 000020
【図２０】
0005139039.tif 000021
【図２１】
0005139039.tif 000022
【図２２】
0005139039.tif 000023
【図２３】
0005139039.tif 000024
【図２４】
0005139039.tif 000025
【図２５】
0005139039.tif 000026
【図２６】
0005139039.tif 000027
【図２７】
0005139039.tif 000028
【図２８】
0005139039.tif 000029
【図２９】
0005139039.tif 000030
【図３０】
0005139039.tif 000031
【図３１】
0005139039.tif 000032
【図３２】
0005139039.tif 000033
【図３３】
0005139039.tif 000034
【図３４】
0005139039.tif 000035
【図３５】
0005139039.tif 000036
【図３６】
0005139039.tif 000037