(57)【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されてなる直方体状の積層体と、
前記誘電体層上に設けられている第１の容量導体と、
前記第１の容量導体に接続され、かつ、前記積層体の第１の端面に引き出されている第１の引き出し導体と、
前記第１の容量導体に接続され、かつ、前記積層体の第１の側面に引き出されている第３の引き出し導体と、
前記誘電体層上に設けられている第２の容量導体と、
前記第２の容量導体に接続され、かつ、前記積層体の第２の端面に引き出されている第２の引き出し導体と、
前記第２の容量導体に接続され、かつ、前記第１の側面に引き出されている第４の引き出し導体と、
前記誘電体層上に設けられ、かつ、前記第１の容量導体及び前記第２の容量導体と前記誘電体層を介して対向している第３の容量導体と、
前記第１の端面及び前記第２の端面のそれぞれと前記積層体の底面とに跨って設けられ、かつ、前記第１の引き出し導体及び前記第２の引き出し導体のそれぞれに接続されている第１の外部電極及び第２の外部電極と、
前記第１の側面に設けられ、かつ、前記第３の引き出し導体に接続されている第３の外部電極と、
前記第１の側面に設けられ、かつ、前記第４の引き出し導体に接続されている第４の外部電極と、
を備えていること、
を特徴とする電子部品。
【請求項２】
前記第１の側面において、前記第１の端面と前記第３の外部電極との間には、該第３の外部電極の電位と異なる電位に保たれる外部電極が設けられておらず、
前記第１の側面において、前記第２の端面と前記第４の外部電極との間には、該第４の外部電極の電位と異なる電位に保たれる外部電極が設けられていないこと、
を特徴とする請求項１に記載の電子部品。
【請求項３】
前記第１の側面において、前記第３の外部電極と前記第４の外部電極との間には、該第３の外部電極の電位及び該第４の外部電極の電位と異なる電位に保たれる外部電極が設けられていないこと、
を特徴とする請求項１又は請求項２のいずれかに記載の電子部品。
【請求項４】
前記第１の容量導体に接続され、かつ、前記積層体の第２の側面に引き出されている第５の引き出し導体と、
前記第２の容量導体に接続され、かつ、前記第２の側面に引き出されている第６の引き出し導体と、
前記第２の側面に設けられ、かつ、前記第５の引き出し導体に接続されている第５の外部電極と、
前記第２の側面に設けられ、かつ、前記第６の引き出し導体に接続されている第６の外部電極と、
を更に備えており、
前記第２の側面において、前記第１の端面と前記第５の外部電極との間には、該第５の外部電極の電位と異なる電位に保たれる外部電極が設けられておらず、
前記第２の側面において、前記第２の端面と前記第６の外部電極との間には、該第６の外部電極の電位と異なる電位に保たれる外部電極が設けられていないこと、
を特徴とする請求項１ないし請求項３のいずれかに記載の電子部品。
【請求項５】
前記第１の容量導体及び前記第２の容量導体は、同じ前記誘電体層上に設けられていること、
を特徴とする請求項１ないし請求項４のいずれかに記載の電子部品。
【請求項６】
第１のランド及び第２のランドを含んでいる回路基板と、
前記回路基板に実装される請求項１ないし請求項５のいずれかに記載の電子部品と、
を備えており、
前記第１の外部電極は、前記第１のランドに接続され、
前記第２の外部電極は、前記第２のランドに接続されていること、
を特徴とする基板モジュール。
【請求項７】
前記第４の外部電極は、前記第２のランドに接続されていること、
を特徴とする請求項６に記載の基板モジュール。
【請求項８】
前記第３の外部電極は、前記第１のランドに接続されていること、
を特徴とする請求項７に記載の基板モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品及び基板モジュールに関し、より特定的には、コンデンサを内蔵している電子部品及び基板モジュールに関する。
【背景技術】
【０００２】
従来の電子部品としては、例えば、特許文献１に記載の積層コンデンサが知られている。図２２は、特許文献１に記載の積層コンデンサ５００の正面図である。
【０００３】
積層コンデンサ５００は、積層体５０２、内部導体５０４，５０６、引出電極５０８，５１０及び外部電極５１２，５１４を備えている。積層体５０２は、複数の誘電体層が積層されることにより構成されている。図２２において、積層体５０２の下側の面が実装面である。内部導体５０４，５０６は、誘電体層と共に積層されており、誘電体層を挟んで互いに対向することにより静電容量を形成している。引出電極５０８，５１０はそれぞれ、内部導体５０４，５０６に接続されていると共に、実装面に引き出されている。外部電極５１２，５１４はそれぞれ、引出電極５０８，５１０に接続されている。以上のような積層コンデンサ５００では、引出電極５０８，５１０間の距離と内部導体５０４，５０６から実装面までの距離とを所定の関係に保つことにより、等価直列インダクタンスの低減を図っている。
【０００４】
しかしながら、特許文献１に記載の積層コンデンサ５００では、外部電極５１２，５１４が近接しているので、回路基板への実装時に、外部電極５１２と外部電極５１４とがはんだによって接続されてしまうおそれがある。すなわち、積層コンデンサ５００では、ショートが発生するおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１４０１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、低ＥＳＬ化を図ることができると共に、回路基板への実装の際にショートが発生することを抑制できる電子部品及び基板モジュールを提供することである。
【課題を解決するための手段】
【０００７】
本発明の一形態に係る電子部品は、複数の誘電体層が積層されてなる直方体状の積層体と、前記誘電体層上に設けられている第１の容量導体と、前記第１の容量導体に接続され、かつ、前記積層体の第１の端面に引き出されている第１の引き出し導体と、前記第１の容量導体に接続され、かつ、前記積層体の第１の側面に引き出されている第３の引き出し導体と、前記誘電体層上に設けられている第２の容量導体と、前記第２の容量導体に接続され、かつ、前記積層体の第２の端面に引き出されている第２の引き出し導体と、前記第２の容量導体に接続され、かつ、前記第１の側面に引き出されている第４の引き出し導体と、前記誘電体層上に設けられ、かつ、前記第１の容量導体及び前記第２の容量導体と前記誘電体層を介して対向している第３の容量導体と、前記第１の端面及び前記第２の端面のそれぞれと前記積層体の底面とに跨って設けられ、かつ、前記第１の引き出し導体及び前記第２の引き出し導体のそれぞれに接続されている第１の外部電極及び第２の外部電極と、前記第１の側面に設けられ、かつ、前記第３の引き出し導体に接続されている第３の外部電極と、前記第１の側面に設けられ、かつ、前記第４の引き出し導体に接続されている第４の外部電極と、を備えていること、を特徴とする。
【０００８】
本発明の一形態に係る基板モジュールは、第１のランド及び第２のランドを含んでいる回路基板と、前記回路基板に実装される前記電子部品と、を備えており、前記第１の外部電極は、前記第１のランドに接続され、前記第２の外部電極は、前記第２のランドに接続されていること、を特徴とする。
【発明の効果】
【０００９】
本発明によれば、低ＥＳＬ化を図ることができると共に、回路基板への実装の際にショートが発生することを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る電子部品の外観斜視図である。
【図２】図１の電子部品の積層体の分解斜視図である。
【図３】図１の電子部品の内部平面図である。
【図４】図４（ａ）は、基板モジュールの断面構造図であり、図４（ｂ）は、基板モジュールをｚ軸方向の正方向側から平面視した図である。
【図５】図４の基板モジュールの等価回路図である。
【図６】比較例に係る電子部品の外観斜視図である。
【図７】比較例に係る電子部品の積層体の分解斜視図である。
【図８】第１のサンプル及び第２のサンプルの挿入損失（Ｓ２１）を示したグラフである。
【図９】第３のサンプル及び第４のサンプルの挿入損失（Ｓ２１）を示したグラフである。
【図１０】第５のサンプル及び第６のサンプルの挿入損失（Ｓ２１）を示したグラフである。
【図１１】第７のサンプル及び第８のサンプルの挿入損失（Ｓ２１）を示したグラフである。
【図１２】第２の実施形態に係る電子部品の外観斜視図である。
【図１３】基板モジュールの断面構造図である。
【図１４】基板モジュールの断面構造図である。
【図１５】基板モジュールの断面構造図である。
【図１６】第３の実施形態に係る電子部品の内部平面図である。
【図１７】第４の実施形態に係る電子部品の内部平面図である。
【図１８】第５の実施形態に係る電子部品の内部平面図である。
【図１９】第６の実施形態に係る電子部品の内部平面図である。
【図２０】第７の実施形態に係る電子部品の内部平面図である。
【図２１】第８の実施形態に係る電子部品の外観斜視図である。
【図２２】特許文献１に記載の積層コンデンサの正面図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施形態に係る電子部品及び基板モジュールについて図面を参照しながら説明する。
【００１２】
（第１の実施形態）
（電子部品の構成）
まず、第１の実施形態に係る電子部品の構成について図面を参照しながら説明する。図１は、第１の実施形態に係る電子部品１０の外観斜視図である。図２は、図１の電子部品１０の積層体１１の分解斜視図である。図３は、図１の電子部品の内部平面図である。以下では、積層体１１の積層方向をｚ軸方向と定義する。積層体１１をｚ軸方向から平面視したときに、積層体１１の長辺が延在している方向をｘ軸方向と定義する。積層体１１をｚ軸方向から平面視したときに、積層体１１の短辺が延在している方向をｙ軸方向と定義する。
【００１３】
電子部品１０は、例えば、チップコンデンサであり、図１ないし図３に示すように、積層体１１、外部電極１２（１２ａ，１２ｂ），１３〜１６及び内部導体３０（３０ａ〜３０ｃ），３１（３１ａ〜３１ｃ），３２（３２ａ，３２ｂ）（図１には図示せず）を備えている。
【００１４】
積層体１１は、直方体状をなしている。ただし、積層体１１は、面取りが施されることにより角及び稜線において丸みを帯びた形状をなしている。以下では、積層体１１において、ｚ軸方向の正方向側の面を上面Ｓ１とし、ｚ軸方向の負方向側の面を下面Ｓ２とする。また、ｘ軸方向の負方向側の面を端面Ｓ３とし、ｘ軸方向の正方向側の面を端面Ｓ４とする。また、ｙ軸方向の正方向側の面を側面Ｓ５とし、ｙ軸方向の負方向側の面を側面Ｓ６とする。
【００１５】
積層体１１は、図２に示すように、複数のセラミック層１７（１７ａ〜１７ｇ）がｚ軸方向の正方向側から負方向側へとこの順に並ぶように積層されることにより構成されている。セラミック層１７は、長方形状をなしており、誘電体セラミックにより作製されている。以下では、セラミック層１７のｚ軸方向の正方向側の主面を表面と称し、セラミック層１７のｚ軸方向の負方向側の主面を裏面と称す。
【００１６】
積層体１１の上面Ｓ１は、ｚ軸方向の最も正方向側に設けられているセラミック層１７ａの表面により構成されている。積層体１１の下面Ｓ２は、ｚ軸方向の最も負方向側に設けられているセラミック層１７ｇの裏面により構成されている。また、端面Ｓ３は、セラミック層１７ａ〜１７ｇのｘ軸方向の負方向側の短辺が連なることによって構成されている。端面Ｓ４は、セラミック層１７ａ〜１７ｇのｘ軸方向の正方向側の短辺が連なることによって構成されている。側面Ｓ５は、セラミック層１７ａ〜１７ｇのｙ軸方向の正方向側の長辺が連なることによって構成されている。側面Ｓ６は、セラミック層１７ａ〜１７ｇのｙ軸方向の負方向側の長辺が連なることによって構成されている。
【００１７】
内部導体３０ａ〜３０ｃ，３１ａ〜３１ｃはそれぞれ、図２及び図３に示すように、セラミック層１７ｂ，１７ｄ，１７ｆの表面上に設けられており、積層体１１に内蔵されている。また、内部導体３２ａ，３２ｂはそれぞれ、図２及び図３に示すように、セラミック層１７ｃ，１７ｅの表面上に設けられており、積層体１１に内蔵されている。すなわち、内部導体３０，３１と内部導体３２とは、ｚ軸方向において交互に積層されている。
【００１８】
内部導体３０（３０ａ〜３０ｃ）は、容量導体１８（１８ａ〜１８ｃ）及び引き出し導体２０（２０ａ〜２０ｃ），２２（２２ａ〜２２ｃ），２３（２３ａ〜２３ｃ）を有している。容量導体１８は、長方形状をなしており、セラミック層１７の外縁に接しないように、セラミック層１７の表面上に設けられている。容量導体１８は、セラミック層１７のｘ軸方向の負方向側の半分の領域内に設けられている。
【００１９】
引き出し導体２０は、容量導体１８に接続され、かつ、積層体１１の端面Ｓ３に引き出されることにより端面Ｓ３から露出している。より詳細には、引き出し導体２０は、容量導体１８のｘ軸方向の負方向側の長辺から、ｘ軸方向の負方向側に向かって引き出されている。これにより、引き出し導体２０は、セラミック層１７のｘ軸方向の負方向側の短辺に引き出されている。引き出し導体２０のｙ軸方向の幅は、容量導体１８のｙ軸方向の幅と一致している。
【００２０】
引き出し導体２２は、容量導体１８に接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。より詳細には、引き出し導体２２は、容量導体１８のｙ軸方向の正方向側の短辺におけるｘ軸方向の正方向側の端部から、ｙ軸方向の正方向側に向かって延在している。これにより、引き出し導体２２は、セラミック層１７のｙ軸方向の正方向側の長辺の中点よりｘ軸方向の負方向側の位置に引き出されている。また、引き出し導体２２は、引き出し導体２０と接触していない。
【００２１】
引き出し導体２３は、容量導体１８に接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。より詳細には、引き出し導体２３は、容量導体１８のｙ軸方向の負方向側の短辺におけるｘ軸方向の正方向側の端部から、ｙ軸方向の負方向側に向かって延在している。これにより、引き出し導体２３は、セラミック層１７のｙ軸方向の負方向側の長辺の中点よりｘ軸方向の負方向側の位置に引き出されている。また、引き出し導体２３は、引き出し導体２０と接触していない。
【００２２】
内部導体３１（３１ａ〜３１ｃ）は、容量導体１９（１９ａ〜１９ｃ）及び引き出し導体２１（２１ａ〜２１ｃ），２４（２４ａ〜２４ｃ），２５（２５ａ〜２５ｃ）を有している。容量導体１９は、長方形状をなしており、セラミック層１７の外縁に接しないように、セラミック層１７の表面上に設けられている。容量導体１９は、セラミック層１７のｘ軸方向の正方向側の半分の領域内に設けられている。容量導体１８，１９は同じセラミック層１７の表面上に設けられており、互いに対向している。
【００２３】
引き出し導体２１は、容量導体１９に接続され、かつ、積層体１１の端面Ｓ４に引き出されることにより端面Ｓ４から露出している。より詳細には、引き出し導体２１は、容量導体１９のｘ軸方向の正方向側の長辺から、ｘ軸方向の正方向側に向かって引き出されている。これにより、引き出し導体２１は、セラミック層１７のｘ軸方向の正方向側の短辺に引き出されている。引き出し導体２１のｙ軸方向の幅は、容量導体１９のｙ軸方向の幅と一致している。
【００２４】
引き出し導体２４は、容量導体１９に接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。より詳細には、引き出し導体２４は、容量導体１９のｙ軸方向の正方向側の短辺におけるｘ軸方向の負方向側の端部から、ｙ軸方向の正方向側に向かって延在している。これにより、引き出し導体２４は、セラミック層１７のｙ軸方向の正方向側の長辺の中点よりｘ軸方向の正方向側の位置に引き出されている。すなわち、引き出し導体２４は、ｚ軸方向から平面視したときに、引き出し導体２２よりもｘ軸方向の正方向側に位置している。また、引き出し導体２４は、引き出し導体２１と接触していない。
【００２５】
引き出し導体２５は、容量導体１９に接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。より詳細には、引き出し導体２５は、容量導体１９のｙ軸方向の負方向側の短辺におけるｘ軸方向の負方向側の端部から、ｙ軸方向の負方向側に向かって延在している。これにより、引き出し導体２５は、セラミック層１７のｙ軸方向の負方向側の長辺の中点よりｘ軸方向の正方向側の位置に引き出されている。すなわち、引き出し導体２５は、ｚ軸方向から平面視したときに、引き出し導体２３よりもｘ軸方向の正方向側に位置している。また、引き出し導体２５は、引き出し導体２１と接触していない。
【００２６】
内部導体３２（３２ａ，３２ｂ）は、長方形状をなしており、セラミック層１７の外縁に接しないように、セラミック層１７の表面上に設けられている容量導体である。内部導体３２は、容量導体１８，１９が設けられているセラミック層１７とは異なるセラミック層１７の表面に設けられ、容量導体１８，１９とセラミック層１７を介して対向している。その結果、容量導体１８，１９と内部導体３２との間のそれぞれに容量が発生する。容量導体１８と内部導体３２との間に発生している容量と容量導体１９と内部導体３２との間に発生している容量とは直列接続されている。
【００２７】
外部電極１２ａ，１２ｂはそれぞれ、端面Ｓ３，Ｓ４のそれぞれと積層体１１の上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６とに跨って設けられ、かつ、引き出し導体２０ａ〜２０ｃ，２１ａ〜２１ｃのそれぞれに接続されている。より詳細には、外部電極１２ａは、引き出し導体２０ａ〜２０ｃが端面Ｓ３から露出している部分を覆うように、積層体１１の端面Ｓ３の全面を覆っている。更に、外部電極１２ａは、端面Ｓ３から上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に折り返されている。外部電極１２ｂは、引き出し導体２１ａ〜２１ｃが端面Ｓ４から露出している部分を覆うように、積層体１１の端面Ｓ４の全面を覆っている。更に、外部電極１２ｂは、端面Ｓ４から上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に折り返されている。
【００２８】
外部電極１３，１４はそれぞれ、側面Ｓ５，Ｓ６に設けられ、かつ、引き出し導体２２ａ〜２２ｃ，２３ａ〜２３ｃに接続されている。より詳細には、外部電極１３は、引き出し導体２２ａ〜２２ｃが側面Ｓ５から露出している部分を覆うように、積層体１１の側面Ｓ５においてｚ軸方向に延在する帯状に形成されている。外部電極１４は、引き出し導体２３ａ〜２３ｃが側面Ｓ６から露出している部分を覆うように、積層体１１の側面Ｓ６においてｚ軸方向に延在する帯状に形成されている。このとき、外部電極１４は、外部電極１３と対向している。
【００２９】
外部電極１５，１６はそれぞれ、側面Ｓ５，Ｓ６に設けられ、かつ、引き出し導体２４ａ〜２４ｃ，２５ａ〜２５ｃに接続されている。より詳細には、外部電極１５は、引き出し導体２４ａ〜２４ｃが側面Ｓ５から露出している部分を覆うように、積層体１１の側面Ｓ５においてｚ軸方向に延在する帯状に形成されている。また、外部電極１５は、引き出し導体２４が引き出し導体２２よりもｘ軸方向の正方向側に位置しているので、外部電極１３よりもｘ軸方向の正方向側に位置している。外部電極１６は、引き出し導体２５ａ〜２５ｃが側面Ｓ６から露出している部分を覆うように、積層体１１の側面Ｓ６においてｚ軸方向に延在する帯状に形成されている。このとき、外部電極１６は、外部電極１５と対向している。また、外部電極１６は、引き出し導体２５が引き出し導体２３よりもｘ軸方向の正方向側に位置しているので、外部電極１４よりもｘ軸方向の正方向側に位置している。
【００３０】
また、電子部品１０では、図１に示すように、側面Ｓ５，Ｓ６において、端面Ｓ３と外部電極１３，１４との間にはそれぞれ、外部電極１３，１４と異なる電位に保たれる外部電極が設けられていない。なお、図１に示すように、側面Ｓ５，Ｓ６には、外部電極１２ａが端面Ｓ３から折り返されている。そのため、端面Ｓ３と外部電極１３，１４との間にはそれぞれ、外部電極１２ａが設けられている。ただし、外部電極１２ａはそれぞれ、外部電極１３，１４と内部導体３０を介して電気的に接続されている。そのため、外部電極１２ａの電位は、外部電極１３，１４の電位と等しい。
【００３１】
また、電子部品１０では、図１に示すように、側面Ｓ５，Ｓ６において、端面Ｓ４と外部電極１５，１６との間にはそれぞれ、外部電極１５，１６と異なる電位に保たれる外部電極が設けられていない。なお、図１に示すように、側面Ｓ５，Ｓ６には、外部電極１２ｂが端面Ｓ４から折り返されている。そのため、端面Ｓ４と外部電極１５，１６との間にはそれぞれ、外部電極１２ｂが設けられている。ただし、外部電極１２ｂはそれぞれ、外部電極１５，１６と内部導体３１を介して電気的に接続されている。そのため、外部電極１２ｂの電位は、外部電極１５，１６の電位と等しい。
【００３２】
更に、側面Ｓ５において、外部電極１３と外部電極１５との間には、外部電極１３，１５の電位と異なる電位に保たれる外部電極が設けられていない。同様に、側面Ｓ６において、外部電極１４と外部電極１６との間には、外部電極１４，１６の電位と異なる電位に保たれる外部電極が設けられていない。すなわち、外部電極１３，１５間及び外部電極１４，１６間には、外部電極が設けられていない。これにより、外部電極１３，１５が隣り合うと共に、外部電極１４，１６が隣り合うようになる。
【００３３】
（電子部品の製造方法）
次に、電子部品１０の製造方法について説明する。なお、図面は、図１ないし図３を援用する。
【００３４】
まず、主成分であるＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3又はＣａＺｒＯ3と、副成分であるＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物または希土類化合物とを所定の比率で秤量してボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、誘電体セラミック粉末を得る。
【００３５】
この誘電体セラミック粉末に対して、有機バインダ及び有機溶剤を加えてボールミルで混合を行う。得られたセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、セラミック層１７となるべきセラミックグリーンシートを作製する。セラミック層１７の焼成後の厚さは、０．５μｍ以上１０μｍ以下であることが好ましい。
【００３６】
次に、セラミック層１７となるべきセラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、内部導体３０〜３２を形成する。導電性材料からなるペーストは、例えば、金属粉末に、有機バインダ及び有機溶剤が加えられたものである。金属粉末は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等である。内部導体３０〜３２の焼成後の厚さは、０．３μｍ以上２．０μｍ以下であることが好ましい。
【００３７】
次に、セラミック層１７となるべきセラミックグリーンシートを積層して未焼成のマザー積層体を得る。この後、未焼成のマザー積層体に対して、静水圧プレスにて圧着を施す。
【００３８】
次に、未焼成のマザー積層体を所定寸法にカットして、複数の未焼成の積層体１１を得る。この後、積層体１１の表面に、バレル研磨加工等の研磨加工を施す。
【００３９】
次に、未焼成の積層体１１を焼成する。焼成温度は、例えば、９００℃以上１３００℃以下であることが好ましい。以上の工程により、積層体１１の準備が完了する。
【００４０】
次に、積層体１１に外部電極１２〜１６を形成する。具体的には、公知のディップ法やスリット工法等により、積層体１１の表面に導電性ペーストを塗布する。そして、導電性ペーストを７００℃以上９００℃以下の温度で焼付けを行うことにより、外部電極１２〜１６の下地電極を形成する。導電性ペーストの材料としては、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金，Ａｕ等が挙げられる。下地電極の厚さは、１０μｍ以上５０μｍ以下であることが好ましい。次に、下地電極上にめっきを施して外部電極１２〜１６を完成させる。めっき層の材料としては、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金，Ａｕ等が挙げられる。また、複数回のめっきを行って、複数層のめっき層を下地電極上に形成してもよい。以上の工程により、電子部品１０が完成する。
【００４１】
（基板モジュールの構成）
次に、電子部品１０を備えている基板モジュール４０について図面を参照しながら説明する。図４（ａ）は、基板モジュール４０の断面構造図であり、図４（ｂ）は、基板モジュール４０をｚ軸方向の正方向側から平面視した図である。図５は、図４の基板モジュール４０の等価回路図である。
【００４２】
基板モジュール４０は、図４（ａ）に示すように、電子部品１０及び回路基板５１を備えている。回路基板５１は、基板本体５２、信号導体５４、グランド電極５５、ビアホール導体５６及びグランド導体Ｇを含んでいる。
【００４３】
基板本体５２は、複数のセラミック層及び導体層が積層されてなる積層基板であり、その主面及び内部において電気回路を有している。信号導体５４は、基板本体５２のｚ軸方向の正方向側の主面上に設けられており、図４（ｂ）に示すようにｙ軸方向に延在している。信号導体５４のｙ軸方向の正方向側の端部には、図示しない入力ポートＰ１が設けられており、信号導体５４のｙ軸方向の負方向側の端部には、図示しない出力ポートＰ２が設けられている。グランド電極５５は、回路基板５１のｚ軸方向の正方向側の主面上に設けられており、図４（ｂ）に示すように、長方形状をなしている。
【００４４】
グランド導体Ｇは、基板本体５２内に設けられており、接地電位に保たれる。グランド導体Ｇは、図示しないグランドポートＰ３に接続されている。ビアホール導体５６は、基板本体５２内に設けられており、グランド電極５５とグランド導体Ｇとを接続している。これにより、グランド電極５５も接地電位に保たれる。
【００４５】
電子部品１０は、回路基板５１に実装されている。より詳細には、外部電極１２ａは、はんだ６０ａにより、信号導体５４に接続されている。また、外部電極１２ｂは、はんだ６０ｂにより、グランド電極５５に接続されている。これにより、基板モジュール４０は、図５に示す回路構成を有するようになる。すなわち、信号導体５４は、入力ポートＰ１と出力ポートＰ２とを接続している。そして、電子部品１０は、信号導体５４とグランドポートＰ３との間に設けられている。図５において、コンデンサＣ、抵抗Ｒ及びコイルＬは、電子部品１０が有している静電容量、電気抵抗及びインダクタを示している。基板モジュール４０が図５に示す構成を有することにより、高周波信号は、入力ポートＰ１から入力し、出力ポートＰ２から出力される。更に、入力ポートＰ１から入力した高周波信号の内、電子部品１０の共振周波数の高周波信号は、出力ポートＰ２から出力せずに、グランドポートＰ３から出力する。なお、基板モジュール４０の回路構成は、図５に限らない。よって、基板モジュール４０において、電子部品１０が入力ポートＰ１と出力ポートＰ２との間に設けられていてもよい。
【００４６】
（効果）
以上の電子部品１０によれば、以下に説明するように、低ＥＳＬ化を図ることができる。図６は、比較例に係る電子部品１１０の外観斜視図である。図７は、比較例に係る電子部品１１０の積層体１１１の分解斜視図である。比較例に係る電子部品１１０は、電子部品１０において引き出し導体２２〜２５及び外部電極１３〜１６を取り除いたものである。そこで、電子部品１１０において電子部品１０と同じ構成については、電子部品１０の構成の参照符号に１００を足した参照符号を付した。
【００４７】
比較例に係る電子部品１１０では、高周波信号は、信号導体から外部電極１１２ａを介して電子部品１１０内に入力し、外部電極１１２ｂを介してグランド電極へと出力する。この際、高周波信号は、信号導体、外部電極１１２ａ、引き出し導体１２０、容量導体１１８、内部導体１３２、容量導体１１９、引き出し導体１２１、外部電極１１２ｂ、グランド電極の順に流れる。すなわち、比較例に係る電子部品１１０では、高周波信号は、１本の経路のみを通過する。
【００４８】
一方、電子部品１０では、高周波信号は、信号導体５４から外部電極１２ａを介して電子部品１０内に入力し、外部電極１２ｂを介してグランド電極５５へと出力する。この際、高周波信号は、以下に説明する第１の経路及び第２の経路を通過する。
【００４９】
第１の経路は、信号導体５４、外部電極１２ａ、引き出し導体２０、容量導体１８、内部導体３２、容量導体１９、引き出し導体２１、外部電極１２ｂ、グランド電極５５の順に高周波信号が流れる経路である。
【００５０】
第２の経路は、信号導体５４、外部電極１２ａ、引き出し導体２０、容量導体１８、引き出し導体２２，２３、外部電極１３，１４、外部電極１５，１６、引き出し導体２４，２５、容量導体１９、引き出し導体２１、外部電極１２ｂ、グランド電極５５の順に高周波信号が流れる経路である。ここで、第２の経路において、高周波信号は、外部電極１３，１４と外部電極１５，１６との間の積層体１１内を通過することにより、外部電極１３，１４から外部電極１５，１６へと通過する。
【００５１】
以上のように、電子部品１０が実装された基板モジュール４０では、高周波信号は、並列に接続された第１の経路及び第２の経路を通過する。ここで、電子部品１０の第１の経路は、電子部品１１０の経路と同じである。よって、電子部品１０は、電子部品１１０に対して第２の経路が追加された構造を有している。そして、第１の経路のインダクタンス値Ｌ１と第２の経路のインダクタンス値Ｌ２との合成インダクタンス値ＬＴは、以下の式（１）に示される。
【００５２】
ＬＴ＝Ｌ１・Ｌ２／（Ｌ１＋Ｌ２）・・・（１）
【００５３】
電子部品１１０の経路のインダクタンス値はＬ１である。よって、電子部品１０の第１の経路及び第２の経路の合成インダクタンス値ＬＴは、電子部品１１０の経路のインダクタンス値Ｌ１よりも小さくなる。すなわち、電子部品１０は、電子部品１１０に比べて低ＥＳＬ化が図られている。
【００５４】
また、電子部品１０において、低ＥＳＬ化が図られることにより、共振周波数が高くなり、電子部品１０の高周波帯域における挿入損失が低減される。
【００５５】
なお、高周波信号が外部電極１３，１４から外部電極１５，１６に流れるためには、側面Ｓ５において、外部電極１３と外部電極１５との間には、外部電極１３，１５の電位と異なる電位に保たれる外部電極が設けられていないことが好ましい。同様に、側面Ｓ６において、外部電極１４と外部電極１６との間には、外部電極１４，１６の電位と異なる電位に保たれる外部電極が設けられていないことが好ましい。
【００５６】
より詳細には、電子部品１０において、高周波信号は、ｘ軸方向の正方向側に向かって通過する必要がある。しかしながら、電子部品１０の側面Ｓ５，Ｓ６において、端面Ｓ３と外部電極１３，１４との間に、外部電極１３，１４と異なる電位に保たれる外部電極が設けられていると、外部電極１３，１４から該外部電極に向かって（すなわち、ｘ軸方向の負方向側に向かって）高周波信号が流れる。すなわち、高周波信号が通過するべき方向の反対方向に高周波信号が通過するようになる。そのため、高周波信号の通過において損失が発生してしまう。
【００５７】
また、高周波信号が外部電極１３，１４から外部電極１５，１６に流れるためには、外部電極１３，１４の間隔及び外部電極１５，１６の間隔は、できるだけ小さいことが好ましく、例えば、５０μｍ以上２００μｍであることが好ましい。
【００５８】
なお、電子部品１０と電子部品１１０を比べた場合、１次共振点のシフト幅に比べて、２次共振点のシフト幅のほうが大きくなる傾向にある。これは、電子部品１０における第２の経路が影響しているものと考えられる。電子部品１０及び電子部品１１０において、１次共振点より高い周波数の高周波信号は、回路基板５１に近い部分に集中して流れるようになり、下面近傍に相対的に小さい容量が形成され、その共振点が２次共振点として現れるものと考えられる。ここで、電子部品１０では、高周波信号が第２の経路に流れることにより、相対的に小さい容量のＥＳＬが特に低下するため、２次共振点が大きく高周波側にシフトするものと推測される。
【００５９】
また、電子部品１０と電子部品１１０とを比べた場合、２次共振点の谷が浅くなる傾向にある。
【００６０】
以上のように、２次共振点が１次共振点から遠ざかり、２次共振点の谷が浅くなると、１次共振点と２次共振点との間の周波数で動作するデバイスが誤動作を起こすことを防止できる可能性がある。
【００６１】
また、電子部品１０では、回路基板５１への実装の際にショートが発生することを抑制できる。より詳細には、特許文献１に記載の積層コンデンサ５００では、外部電極５１２，５１４間が近接しているので、回路基板への実装時に、外部電極５１２と外部電極５１４との間がはんだによって接続されてしまうおそれがある。すなわち、積層コンデンサ５００では、ショートが発生するおそれがある。
【００６２】
一方、電子部品１０では、外部電極１２ａ，１２ｂは、特許文献１に記載の積層コンデンサ５００の外部電極５１２，５１４に比べて近接していない。その代わり、外部電極１３と外部電極１５とは近接している。同様に、外部電極１４と外部電極１６とは近接している。しかしながら、外部電極１３〜１６は、回路基板５１に対してはんだ実装されない。そのため、外部電極１３と外部電極１５との間、及び、外部電極１４と外部電極１６との間がはんだにより接続される可能性が低い。よって、電子部品１０では、回路基板５１への実装の際にショートが発生することを抑制できる。
【００６３】
電子部品１０では、デラミネーションの発生を抑制できる。より詳細には、電子部品において、積層体の角ではデラミネーションが発生しやすい。角に引き出し電極とセラミック層とが積層されていると、引き出し電極とセラミック層との間においてデラミネーションが特に発生しやすい。そこで、電子部品１０では、引き出し導体２０，２１は、積層体１０の角に引き出されていない。これにより、電子部品１０では、デラミネーションの発生が抑制される。更に、電子部品１０では、積層体１１の角において、引き出し電極２０，２１が露出しないので、電子部品１０の耐湿性が向上する。
【００６４】
（実験）
本願発明者は、電子部品１０が奏する効果をより明確にするために、以下に説明する実験を行った。具体的には、図１及び図２に示す電子部品１０のサンプル（以下、第１のサンプル、第３のサンプル、第５のサンプル、第７のサンプル）及び図６及び図７に示す電子部品１１０（第２のサンプル、第４のサンプル、第６のサンプル、第８のサンプル）を作製した。そして、各サンプルを図４に示すように回路基板上に実装し、ネットワークアナライザ（アジレント社製８７２２Ｄ）を用いて、第１のサンプルないし第８のサンプルのＥＳＬ、入力ポートＰ１と出力ポートＰ２との間の挿入損失（Ｓ２１）を測定した。まず、各サンプルの条件について説明する。
【００６５】
寸法：１．６０ｍｍ（Ｌ）×０．８５ｍｍ（Ｗ）×１．７０ｍｍ（Ｔ）
内部導体及び外部電極の材料：Ｃｕ
セラミック層の比誘電率（ε）：２７
素子厚（内部導体３０，３１の間隔）：１２２μｍ
外層厚み（内部導体３０ａ，３１ａから積層体１１の上面Ｓ１までの距離及び内部導体３０ｃ，３１ｃから積層体１１の下面Ｓ２までの距離）：８８μｍ
【００６６】
表１は、各サンプルの条件を示した表である。
【００６７】
【表１】
0005201223.tif 000002
【００６８】
以上の条件の第１のサンプルないし第８のサンプルでは、ＥＳＬは以下の通りとなった。なお、ＥＳＬは０．５〜２０ＧＨｚの周波数帯域で測定した。表２は、第１のサンプルないし第８のサンプルのＥＳＬを示した表である。
【００６９】
【表２】
0005201223.tif 000003
【００７０】
よって、本実験により、電子部品１０では、電子部品１１０よりも、約１０％の低ＥＳＬ化が図られていることが分かる。
【００７１】
図８は、第１のサンプル及び第２のサンプルの挿入損失（Ｓ２１）を示したグラフである。図９は、第３のサンプル及び第４のサンプルの挿入損失（Ｓ２１）を示したグラフである。図１０は、第５のサンプル及び第６のサンプルの挿入損失（Ｓ２１）を示したグラフである。図１１は、第７のサンプル及び第８のサンプルの挿入損失（Ｓ２１）を示したグラフである。縦軸は挿入損失を示し、横軸は周波数を示している。
【００７２】
図８ないし図１１によれば、第１のサンプル、第３のサンプル、第５のサンプル及び第７のサンプルの１次共振点ｆ１がそれぞれ、第２のサンプル、第４のサンプル、第６のサンプル及び第８のサンプルの１次共振点ｆ１よりも高くなっていることが分かる。表３は、第１のサンプルないし第８のサンプルの１次共振点ｆ１を示した表である。
【００７３】
【表３】
0005201223.tif 000004
【００７４】
以上のように、図８ないし図１１の実験結果によれば、電子部品１０の高周波特性は、電子部品１１０の高周波特性よりも優れていることが分かる。具体的には、電子部品１０の１次共振点ｆ１は、電子部品１１０の１次共振点ｆ１よりも約５％高くなる。
【００７５】
更に、図８ないし図１１の実験結果によれば、電子部品１０の２次共振点ｆ２は、電子部品１１０の２次共振点ｆ２よりも高くなっていることが分かる。例えば、図１１のグラフでは、第８のサンプルの２次共振点が約８ＧＨｚであるのに対して、第７のサンプルの２次共振点は約１０ＧＨｚである。更に、電子部品１０の２次共振点ｆ２における挿入損失は、電子部品１１０の２次共振点ｆ２における挿入損失よりも小さくなっている。以上より、電子部品１０では、高周波帯域における挿入損失を低減できる。
【００７６】
（第２の実施形態）
次に、第２の実施形態に係る電子部品及び基板モジュールについて図面を参照しながら説明する。図１２は、第２の実施形態に係る電子部品１０ａの外観斜視図である。
【００７７】
電子部品１０ａでは、外部電極１３，１５は、側面Ｓ５から上面Ｓ１及び下面Ｓ２に折り返されている。また、外部電極１４，１６は、側面Ｓ６から上面Ｓ１及び下面Ｓ２に折り返されている。電子部品１０ａのその他の構成は、電子部品１０と同じであるので説明を省略する。
【００７８】
以上のような電子部品１０ａにおいても、電子部品１０と同様に、低ＥＳＬ化を図ることができると共に、回路基板への実装の際にショートが発生することを抑制できる。
【００７９】
次に、電子部品１０ａを備えている基板モジュール４０ａについて図面を参照しながら説明する。図１３は、基板モジュール４０ａの断面構造図である。
【００８０】
電子部品１０ａは、回路基板５１に実装されている。より詳細には、外部電極１２ａは、はんだ６０ａにより、信号導体５４に接続されている。また、外部電極１２ｂは、はんだ６０ｂにより、グランド電極５５に接続されている。これにより、基板モジュール４０ａは、基板モジュール４０と同様に、図５に示す回路構成を有するようになる。
【００８１】
（第１の変形例）
次に、第１の変形例に係る基板モジュールについて図面を参照しながら説明する。図１４は、基板モジュール４０ｂの断面構造図である。
【００８２】
基板モジュール４０ｂは、外部電極１５，１６がグランド電極５５にはんだ６０ｃにより接続されている点において基板モジュール４０ａと相違する。その他の相違点は存在しないので、基板モジュール４０ｂの構成のこれ以上の説明を省略する。
【００８３】
基板モジュール４０ａでは、高周波信号は、第１の経路及び第２の経路を通過していた。一方、基板モジュール４０ｂでは、高周波信号は、第１の経路及び第２の経路に加えて、以下に説明する第３の経路及び第４の経路を通過する。
【００８４】
第３の経路は、信号導体５４、外部電極１２ａ、引き出し導体２０、容量導体１８、内部導体３２、容量導体１９、引き出し導体２４，２５、外部電極１５，１６、グランド電極５５の順に高周波信号が流れる経路である。第４の経路は、信号導体５４、外部電極１２ａ、引き出し導体２０、容量導体１８、引き出し導体２２，２３、外部電極１３，１４、外部電極１５，１６、グランド電極５５の順に高周波信号が流れる経路である。
【００８５】
以上のように、基板モジュール４０ｂでは、高周波信号は、第１の経路及び第２の経路に加えて、第３の経路及び第４の経路も通過するようになる。その結果、基板モジュール４０ｂでは、基板モジュール４０ａよりも更に低ＥＳＬ化が図られると共に、高周波特性が向上する。
【００８６】
また、基板モジュール４０ｂでは、外部電極１３，１４に近接している外部電極１５，１６がはんだ６０ｃによりグランド電極５５に接続されている。ただし、電子部品１０の回路基板５１への固定は、主に、外部電極１２ａと信号導体５４との接続、及び、外部電極１２ｂとグランド電極５５との接続によって行われている。そのため、外部電極１５，１６は、グランド電極５５に電気的に接続されていればよく、グランド電極５５に強固に固定されている必要はない。したがって、はんだ６０ｃの量は少なくてもよい。よって、はんだ６０ｃにより、外部電極１３，１４と外部電極１５，１６とが接続される可能性は低い。すなわち、基板モジュール４０ｂにおいても、電子部品１０の回路基板５１への実装の際にショートが発生することを抑制できる。
【００８７】
（第２の変形例）
次に、第２の変形例に係る基板モジュールについて図面を参照しながら説明する。図１５は、基板モジュール４０ｃの断面構造図である。
【００８８】
基板モジュール４０ｃは、外部電極１３，１４が信号導体５４にはんだ６０ｄにより接続されている点において基板モジュール４０ｂと相違する。その他の相違点は存在しないので、基板モジュール４０ｃの構成のこれ以上の説明を省略する。
【００８９】
基板モジュール４０ｂでは、高周波信号は、第１の経路ないし第４の経路を通過していた。一方、基板モジュール４０ｃでは、高周波信号は、第１の経路ないし第４の経路に加えて、以下に説明する第５の経路ないし第７の経路を通過する。
【００９０】
第５の経路は、信号導体５４、外部電極１３，１４、引き出し導体２２，２３、容量導体１８、内部導体３２、容量導体１９、引き出し導体２１、外部電極１２ｂ、グランド電極５５の順に高周波信号が流れる経路である。第６の経路は、信号導体５４、外部電極１３，１４、引き出し導体２２，２３、容量導体１８、内部導体３２、容量導体１９、引き出し導体２４，２５、外部電極１５，１６、グランド電極５５の順に高周波信号が流れる経路である。第７の経路は、信号導体５４、外部電極１３，１４、外部電極１５，１６、グランド電極５５の順に高周波信号が流れる経路である。
【００９１】
以上のように、基板モジュール４０ｃでは、高周波信号は、第１の経路ないし第４の経路に加えて、第５の経路ないし第７の経路も通過するようになる。その結果、基板モジュール４０ｃでは、基板モジュール４０ｂよりも更に低ＥＳＬ化が図られると共に、高周波特性が向上する。
【００９２】
また、基板モジュール４０ｃでは、外部電極１３，１４がはんだ６０ｄにより信号導体５４に接続され、かつ、外部電極１５，１６がはんだ６０ｃによりグランド電極５５に接続されている。ただし、電子部品１０の回路基板５１への固定は、主に、外部電極１２ａと信号導体５４との接続、及び、外部電極１２ｂとグランド電極５５との接続によって行われている。そのため、外部電極１３，１４は、信号導体５４に接続されていればよく、信号導体５４に強固に固定されている必要はない。同様に、外部電極１５，１６は、グランド電極５５に電気的に接続されていればよく、グランド電極５５に強固に固定されている必要はない。したがって、はんだ６０ｃ，６０ｄの量は少なくてもよい。よって、はんだ６０ｃ，６０ｄにより、外部電極１３，１４と外部電極１５，１６とが接続される可能性は低い。すなわち、基板モジュール４０ｃにおいても、電子部品１０の回路基板５１への実装の際にショートが発生することを抑制できる。
【００９３】
（第３の実施形態）
以下に、第３の実施形態に係る電子部品１０ｂの構成について図面を参照しながら説明する。図１６は、第３の実施形態に係る電子部品１０ｂの内部平面図である。なお、電子部品１０ｂの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【００９４】
電子部品１０と電子部品１０ｂとの相違点は、内部導体３０,３１の形状である。より詳細には、電子部品１０ｂの内部導体３０，３１（容量導体１８，１９）は、電子部品１０の内部導体３０，３１（容量導体１８，１９）よりも近接している。これにより、電子部品１０ｂでは電子部品１０に比べて、容量導体１８，１９と内部導体３２とが対向している部分の面積が大きくなる。その結果、電子部品１０ｂの容量値を大きくすることが可能となる。
【００９５】
（第４の実施形態）
以下に、第４の実施形態に係る電子部品１０ｃの構成について図面を参照しながら説明する。図１７は、第４の実施形態に係る電子部品１０ｃの内部平面図である。なお、電子部品１０ｃの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【００９６】
電子部品１０と電子部品１０ｃとの相違点は、引き出し導体７２（７２ａ〜７２ｃ），７３（７３ａ〜７３ｃ），７４（７４ａ〜７４ｃ），７５（７５ａ〜７５ｃ）の有無である。
【００９７】
引き出し導体７２は、接続導体２０に接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。引き出し導体７２は、セラミック層１７のｘ軸方向の負方向側の短辺に接している。これにより、引き出し導体７２は、セラミック層１７のｙ軸方向の正方向側の長辺及びｘ軸方向の負方向側の短辺において外部電極１２ａに接続されている。
【００９８】
引き出し導体７３は、接続導体２０に接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。引き出し導体７３は、セラミック層１７のｘ軸方向の負方向側の短辺に接している。これにより、引き出し導体７３は、セラミック層１７のｙ軸方向の負方向側の長辺及びｘ軸方向の負方向側の短辺において外部電極１２ａに接続されている。
【００９９】
引き出し導体７４は、接続導体２１に接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。引き出し導体７４は、セラミック層１７のｘ軸方向の正方向側の短辺に接している。これにより、引き出し導体７４は、セラミック層１７のｙ軸方向の正方向側の長辺及びｘ軸方向の正方向側の短辺において外部電極１２ｂに接続されている。
【０１００】
引き出し導体７５は、接続導体２１に接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。引き出し導体７５は、セラミック層１７のｘ軸方向の正方向側の短辺に接している。これにより、引き出し導体７５は、セラミック層１７のｙ軸方向の負方向側の長辺及びｘ軸方向の正方向側の短辺において外部電極１２ｂに接続されている。
【０１０１】
電子部品１０ｃでは、引き出し導体７２〜７５が設けられているので、電子部品１０ｃ内における電流経路が電子部品１０内における電流経路よりも多くなる。その結果、電子部品１０ｃは、より効果的に低ＥＳＬ化を図ることができる。
【０１０２】
（第５の実施形態）
以下に、第５の実施形態に係る電子部品１０ｄの構成について図面を参照しながら説明する。図１８は、第５の実施形態に係る電子部品１０ｄの内部平面図である。なお、電子部品１０ｄの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【０１０３】
電子部品１０ｃと電子部品１０ｄとの相違点は、引き出し導体７２（７２ａ〜７２ｃ），７３（７３ａ〜７３ｃ），７４（７４ａ〜７４ｃ），７５（７５ａ〜７５ｃ）の位置である。より詳細には、電子部品１０ｄでは、引き出し導体７２〜７５はそれぞれ、セラミック層１７のｘ軸方向の正方向側及び負方向側の短辺に接触していない。すなわち、セラミック層１７の角には、引き出し導体７２〜７５が設けられていない。
【０１０４】
以上のような電子部品１０ｄは、積層体１１の角に引き出し導体７２〜７５が設けられていないので、デラミネーションの発生を抑制できる。
【０１０５】
（第６の実施形態）
以下に、第６の実施形態に係る電子部品１０ｅの構成について図面を参照しながら説明する。図１９は、第６の実施形態に係る電子部品１０ｅの内部平面図である。なお、電子部品１０ｅの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【０１０６】
電子部品１０と電子部品１０ｅとの相違点は、引き出し導体２０，２１の形状である。より詳細には、電子部品１０ｅの引き出し導体２０，２１のｙ軸方向の幅は、電子部品１０の引き出し導体２０，２１のｙ軸方向の幅よりも狭い。
【０１０７】
電子部品１０ｅによれば、引き出し導体２０，２１の幅が狭くなっているので、積層体１１から内部導体３０，３１が露出している部分の面積が小さくなる。その結果、電子部品１０ｅでは、積層体１１内に水分が浸入しにくくなる。
【０１０８】
（第７の実施形態）
以下に、第７の実施形態に係る電子部品１０ｆの構成について図面を参照しながら説明する。図２０は、第７の実施形態に係る電子部品１０ｆの内部平面図である。
【０１０９】
電子部品１０ｆでは、図２０に示すように、引き出し導体２３，２５が設けられていない点において電子部品１０と相違する。この場合には、電子部品１０ｆは、側面Ｓ５が回路基板５１に対向するように実装される。
【０１１０】
（第８の実施形態）
以下に、第８の実施形態に係る電子部品１０ｇについて図面を参照しながら説明する。図２１は、第８の実施形態に係る電子部品１０ｇの外観斜視図である。
【０１１１】
図２１に示すように、外部電極１３と外部電極１４とは、上面Ｓ１及び下面Ｓ２に設けられている外部電極によってつながっていてもよい。同様に、外部電極１５と外部電極１６とは、上面Ｓ１及び下面Ｓ２に設けられている外部電極によってつながっていてもよい。なお、電子部品１０ｇの内部構造は、電子部品１０，１０ａ〜１０ｆの内部構造のいずれであってもよい。
【０１１２】
（その他の実施形態）
本発明に係る電子部品１０，１０ａ〜１０ｇ及び基板モジュール４０，４０ａ〜４０ｃは、前記実施形態に示したものに限らず、その要旨の範囲内において変更可能である。
【０１１３】
なお、セラミック層１７の代わりに、エポキシ樹脂、ポリプロピレン等の樹脂材料が用いられてもよい。
【産業上の利用可能性】
【０１１４】
以上のように、本発明は、電子部品及び基板モジュールに有用であり、特に、低ＥＳＬ化を図ることができると共に、回路基板への実装の際にショートが発生することを抑制できる点において優れている。
【符号の説明】
【０１１５】
Ｓ１  上面
Ｓ２  下面
Ｓ３，Ｓ４  端面
Ｓ５，Ｓ６  側面
１０，１０ａ〜１０ｇ  電子部品
１１  積層体
１２ａ，１２ｂ，１３〜１６  外部電極
１７ａ〜１７ｇ  セラミック層
１８ａ〜１８ｃ，１９ａ〜１９ｃ  容量導体
２０ａ〜２０ｃ，２１ａ〜２１ｃ，２２ａ〜２２ｃ，２３ａ〜２３ｃ，２４ａ〜２４ｃ，２５ａ〜２５ｃ，７２ａ〜７２ｃ，７３ａ〜７３ｃ，７４ａ〜７４ｃ，７５ａ〜７５ｃ  引き出し導体
３０ａ〜３０ｃ，３１ａ〜３１ｃ，３２ａ，３２ｂ  内部導体
４０，４０ａ〜４０ｃ  基板モジュール
５１  回路基板
５２  基板本体
５４  信号導体
５５  グランド電極
５６  ビアホール導体
６０ａ〜６０ｄ  はんだ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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