(57)【特許請求の範囲】
【請求項１】
ワイドギャップ半導体の第１導電型の半導体基板と、
前記半導体基板の上面に形成され、前記半導体基板より低不純物濃度のワイドギャップ半導体の第１導電型の半導体層と、
前記半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、
前記第１の半導体領域の周囲に形成されるワイドギャップ半導体の第２導電型の第２の半導体領域と、
前記第１の半導体領域に挟まれ、接合深さが前記第２の半導体領域の接合深さよりも深く、前記半導体層の厚さの半分以上であるワイドギャップ半導体の第２導電型の第３の半導体領域と、
前記第１、第２および第３の半導体領域上に形成される第１の電極と、
前記半導体基板の下面に形成される第２の電極と、
を備え、
前記第３の半導体領域が前記第１の半導体領域に１個のみ設けられ、前記第３の半導体領域の不純物濃度が、前記半導体基板側に比べ前記第１の電極側で高くなっていることを特徴とする半導体整流装置。
【請求項２】
ワイドギャップ半導体の第１導電型の半導体基板と、
前記半導体基板の上面に形成され、前記半導体基板より低不純物濃度のワイドギャップ半導体の第１導電型の半導体層と、
前記半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、
前記第１の半導体領域の周囲に形成されるワイドギャップ半導体の第２導電型の第２の半導体領域と、
前記第１の半導体領域に挟まれ、接合深さが前記第２の半導体領域の接合深さよりも深く、前記半導体層の厚さの半分以上であるワイドギャップ半導体の第２導電型の第３の半導体領域と、
前記第１、第２および第３の半導体領域上に形成される第１の電極と、
前記半導体基板の下面に形成される第２の電極と、
前記第３の半導体領域に挟まれる絶縁層と、
を備え、
前記第３の半導体領域が前記第１の半導体領域に１個のみ設けられることを特徴とする半導体整流装置。
【請求項３】
前記第３の半導体領域の不純物濃度が、前記半導体基板の不純物濃度より低く、前記半導体層よりも高いことを特徴とする請求項１または請求項２記載の半導体整流装置。
【請求項４】
前記第３の半導体領域が前記半導体基板と接することを特徴とする請求項１ないし請求項３いずれか一項記載の半導体整流装置。
【請求項５】
前記第３の半導体領域の幅が、前記第１の電極側から前記半導体基板側に向けて狭くなることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体整流装置。
【請求項６】
前記第１の電極と前記第１の半導体領域とはショットキー接合しており、
前記第１の電極と前記第３の半導体領域とはオーミック接合していることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体整流装置。
【請求項７】
前記ワイドギャップ半導体が炭化珪素（ＳｉＣ）であることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体整流装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体整流装置に関する。
【背景技術】
【０００２】
入力される電流を整流して出力する半導体整流装置として、ｐｎ接合を有するＰｉＮダイオードと、半導体層と金属との仕事関数の差によるキャリアのポテンシャル障壁を有するショットキーバリアダイオード（ＳＢＤ）がある。そして、ショットキーバリアダイオードにおいて、半導体層（例えばｎ型）／金属界面にかかる電界を緩和することを目的に、半導体層表面に半導体層とは異なる導電型の不純物領域（例えばｐ型）を配置したＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｏｃｈｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ）がある。さらに、ＪＢＳの不純物領域（例えばｐ型）と金属とのコンタクトをオーミック接合またはオーミック接合に近付け、不純物領域と半導体層とのビルトインポテンシャル（Ｖｂｉ）を超える電圧がかかった際に少数キャリア注入を起こし、伝導度変調により抵抗を下げる機能を持たせたＭＰＳ（Ｍｅｒｇｅｄ  ＰｉＮ−ｄｉｏｄｅ  Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ）がある。
【０００３】
一方、次世代のパワー半導体デバイス材料として例えば炭化珪素（以下、ＳｉＣとも記述する）を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体はシリコン（Ｓｉ）に対して広いバンドギャップを有し、Ｓｉよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【０００４】
ＭＰＳでは、伝導度変調を起こす電圧を下げることにより、順方向特性の低抵抗化が実現されるとともに、順方向のサージ電流が流れ込んだ際に、低い順方向電圧で大量の電流を吐き出すことが可能になる。定常状態よりも大きな電流が流れ込んだ際に、その電流は電流×電圧＝パワーの式のもと、発熱による結晶破壊、電極などの接合破壊の原因となる。しかし、低い順方向電圧で大電流を流すことが可能になれば、発熱が抑えられ素子の破壊率を下げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開公報２００７／０２７８６０９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
もっとも、要求される耐圧が１２００Ｖ（以下、１２００Ｖ級とも称する）以上のワイドバンドギャップ半導体を用いたＭＰＳでは、従来の構造を用いても、少数キャリアが注入され伝導度変調を起こす電圧（以下、少数キャリアがホールの場合はホール注入電圧と称する）が、十分に下げられないことが、発明者らによって明らかになった。
【０００７】
例えば、従来のＳｉのＭＰＳでは、ＳｉのＶｂｉ＝０．８〜１．０Ｖに対し、伝導度変調を起こす電圧が１〜１．５Ｖ、ＳｉＣのＭＰＳでは、ＳｉＣのＶｂｉ＝２．５〜３．０Ｖに対し伝導度変調を起こす電圧が、６００Ｖ級耐圧の素子で３．２Ｖと、Ｖｂｉに対して＋１Ｖ以下の電圧を印加することで少数キャリアが注入されていた（ＳｉＣのＭＰＳ：ｐ型不純物領域幅２ｕｍ、ｎ型ショットキー領域幅０．８ｕｍ、１２５℃の場合）。
【０００８】
ＭＰＳにおいて、ｐ型不純物領域は電子電流（多数キャリア）を流す際にデッドスペースとなるので、ｐ型不純物領域幅を狭めるのが一般的である。そこで、例えばｐ型不純物領域幅を１ｕｍ、ｎ型不純物領域幅（ｎ型ショットキー領域幅）を１ｕｍとし、１２５℃でのＭＰＳのホール注入電圧を計算すると６００Ｖ級で４．４Ｖ、１２００Ｖ級で６．９Ｖ、３３００Ｖ級では１０．８５Ｖ、４５００Ｖ級では１３．５３Ｖとなる。したがって、１２００Ｖ級以上の中耐圧素子、特に３３００Ｖ級以上の高耐圧素子では、ホール注入電圧が極めて大きくなり、伝導度変調による低抵抗化が期待できない。
【０００９】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、少数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有する半導体整流装置を提供することにある。
【課題を解決するための手段】
【００１０】
実施の形態の一つの半導体整流装置は、ワイドギャップ半導体の第１導電型の半導体基板と、半導体基板の上面に形成され、半導体基板より低不純物濃度のワイドギャップ半導体の第１導電型の半導体層と、半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、第１の半導体領域の周囲に形成されるワイドギャップ半導体の第２導電型の第２の半導体領域と、第１の半導体領域に挟まれ、接合深さが第２の半導体領域の接合深さよりも深く、前記半導体層の厚さの半分以上であるワイドギャップ半導体の第２導電型の第３の半導体領域と、第１、第２および第３の半導体領域上に形成される第１の電極と、半導体基板の下面に形成される第２の電極と、を備え、前記第３の半導体領域が前記第１の半導体領域に１個のみ設けられ、第３の半導体領域の不純物濃度が、半導体基板側に比べ前記第１の電極側で高くなっている。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態の半導体整流装置の断面図である。
【図２】第１の実施の形態の半導体整流装置の上面図である。
【図３】第１の実施の形態の半導体整流装置の製造方法を示す断面図である。
【図４】第１の実施の形態の半導体整流装置の製造方法を示す断面図である。
【図５】第１の実施の形態の半導体整流装置の製造方法を示す断面図である。
【図６】各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。
【図７】シミュレーションに用いる半導体整流装置の構造断面図である。
【図８】第１の実施の形態の半導体整流装置のシミュレーション結果を示す図である。
【図９】第１の実施の形態の第１の変形例の半導体整流装置の断面図である。
【図１０】第１の実施の形態の第２の変形例の半導体整流装置の断面図である。
【図１１】第１の実施の形態の第３の変形例の半導体整流装置の上面図である。
【図１２】第１の実施の形態の第４の変形例の半導体整流装置の上面図である。
【図１３】第１の実施の形態の第５の変形例の半導体整流装置の上面図である。
【図１４】第２の実施の形態の半導体整流装置の断面図である。
【図１５】第２の実施の形態の半導体整流装置の製造方法を示す断面図である。
【図１６】第３の実施の形態の半導体整流装置の断面図である。
【図１７】第３の実施の形態の半導体整流装置の上面図である。
【図１８】第３の実施の形態の半導体整流装置の製造方法を示す断面図である。
【図１９】第３の実施の形態の半導体整流装置の製造方法を示す断面図である。
【図２０】第３の実施の形態の第１の変形例の半導体整流装置の断面図である。
【図２１】第３の実施の形態の第２の変形例の半導体整流装置の断面図である。
【図２２】第３の実施の形態の第３の変形例の半導体整流装置の断面図である。
【図２３】第４の実施の形態の半導体整流装置の断面図である。
【図２４】第４の実施の形態の変形例の半導体整流装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【００１３】
なお、本明細書中、「半導体領域の幅」とは、半導体領域を規定する図形の端部の一点からその半導体領域を挟んで存在する別の端部までの最短距離を意味するものとする。そしてある半導体領域の幅が、例えば１５μｍ以上であるという場合、その半導体領域を規定する図形の５０％以上の端部において幅が１５μｍ以上であることを意味するものとする。
【００１４】
また、本明細書中、「不純物濃度」とは、半導体中のドナー原子濃度とアクセプタ原子濃度との差分の濃度を意味するものとする。
【００１５】
（第１の実施の形態）
本実施の形態の半導体整流装置は、ワイドギャップ半導体の第１導電型の半導体基板と、半導体基板の上面（一方の面）に形成され、半導体基板より低不純物濃度のワイドギャップ半導体の第１導電型の半導体層と、半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、第１の半導体領域の周囲に形成されるワイドギャップ半導体の第２導電型の第２の半導体領域と、第１の半導体領域に挟まれ、接合深さが第２の半導体領域の接合深さよりも深いワイドギャップ半導体の第２導電型の第３の半導体領域と、第１、第２および第３の半導体領域上に形成される第１の電極と、半導体基板の下面（他方の面）に形成される第２の電極と、を備える。
【００１６】
さらに、上記第３の半導体領域が半導体基板と接している。
【００１７】
以下、半導体整流装置がＭＰＳであり、ワイドバンドギャップ半導体が炭化珪素（以下、ＳｉＣとも記述）であり、第１導電型がｎ型、第２導電型がｐ型であるＭＰＳを例に説明する。
【００１８】
図１および図２は、それぞれ本実施の形態の半導体整流装置の模式的な断面図および上面図である。図１は図２のＡＡ断面図である。
【００１９】
図１に示すように、本実施の形態のＭＰＳ１０は、例えばｎ＋型の４Ｈ−ＳｉＣ基板（半導体基板）１２の上面に、ドリフト層（半導体層）として、４Ｈ−ＳｉＣ基板（以下、単にＳｉＣ基板とも称する）１２よりも低不純物濃度の、ｎ−型ＳｉＣ層１４が形成されている。ＳｉＣ基板１２およびｎ−型ＳｉＣ層１４は、例えばＮ（窒素）を不純物として含有している。
【００２０】
ｎ＋型のＳｉＣ基板１２は、不純物濃度が、例えば、５Ｅ＋１７以上１Ｅ＋１９ａｔｏｍｓ／ｃｍ３以下の低抵抗基板である。そして、ｎ−型ＳｉＣ層１４は、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、好ましくは、５Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上１Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下である。そして、厚さ（図１中のＤｄｒｉｆｔ）が、例えば８μｍ以上である。
【００２１】
ＭＰＳ１０は、要求される耐圧が１２００Ｖ〜７０００ＶのＭＰＳ、いわゆる１２００Ｖ級〜７０００Ｖ級の中耐圧〜高耐圧ＭＰＳである。このように、高い耐圧および十分なオン電流密度を実現するためには、ｎ−型ＳｉＣ層１４は上記不純物濃度と厚さを備えることが望ましい。
【００２２】
そして、ｎ−型ＳｉＣ層１４の表面に、ｎ型不純物領域（ｎ型ショットキー領域：第１の半導体領域）１６が存在する。ｎ型不純物領域１６はｎ−型ＳｉＣ層１４の上部に相当する。
【００２３】
ｎ−型ＳｉＣ層１４の周囲には、ｐ＋型のリサーフ（ＲＥＳＵＲＦ）領域（第２の半導体領域）１８が形成されている。リサーフ領域１８の接合深さ（図１中のＤｒｅｓｕｒｆ）は、例えば０．３〜１．０μｍ程度である。
【００２４】
リサーフ領域１８は、不純物として、例えばＡｌ（アルミニウム）またはＢ（ボロン）を、１Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上１Ｅ＋１８ａｔｏｍｓ／ｃｍ３以下程度含有するＳｉＣである。リサーフ領域１８はＭＰＳの耐圧を安定化させるために設けられる。
【００２５】
そして、ｎ型不純物領域１６に挟まれて、不純物として、例えばＡｌ（アルミニウム）またはＢ（ボロン）を、ｎ−型ＳｉＣ層１４と同等から一桁高い濃度、すなわち、１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１７ａｔｏｍｓ／ｃｍ３以下、好ましくは、５Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上１Ｅ＋１７ａｔｏｍｓ／ｃｍ３以下程度含有するｐ型不純物領域（第３の半導体領域）２０が形成されている。また、ｐ型不純物領域の不純物濃度は、ＳｉＣ基板１２の不純物濃度より低い。
【００２６】
このｐ型不純物領域２０の接合深さ（図１中のＤｐ）は、リサーフ領域１８の接合深さ（図１中のＤｒｅｓｕｒｆ）よりも深く、ｐ型不純物領域２０は、ＳｉＣ基板１２に接している。ｐ型不純物領域２０の幅は、例えば、１μｍ〜２０μｍ程度である。
【００２７】
そして、ｎ−型ＳｉＣ層１４の表面は、例えばシリコン酸化膜かるなる絶縁膜２２で覆われる。絶縁膜２２の開口部のｐ型不純物領域２０上に、ｐ型不純物領域２０にオーミック接合するように、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）のオーミック電極２４ａが形成されている。
【００２８】
また、ｎ型不純物領域１６にショットキー接合するように、例えば、Ｎｉ（ニッケル）のショットキー電極２４ｂが形成されている。ショットキー電極２４ｂは、リサーフ領域１８の一部表面にも接するよう形成されている。
【００２９】
オーミック電極２４ａとショットキー電極２４ｂが、第１の電極（アノード電極）２４を構成する。また、ｎ＋型のＳｉＣ基板１２の下面には、例えば、Ｎｉの第２の電極（カソード電極）２６が形成されている。ＳｉＣ基板１２と第２の電極（カソード電極）２６はオーミック接合している。
【００３０】
平面的には、図２に示すように、ｎ型不純物領域１６の中心部に、ｎ型不純物領域１６に囲まれ、１個の正方形のｐ型不純物領域２０がある。
【００３１】
さらに、ｎ型不純物領域１６の周囲に、ｎ型不純物領域１６を囲むようにリサーフ領域１８が形成されている。このリサーフ領域１８に囲まれるｎ型不純物領域１６とｐ型不純物領域２０がＭＰＳの活性領域である。
【００３２】
次に、図１、図２に示す本実施の形態の半導体整流装置の製造方法を説明する。図３〜図５は、本実施の形態の半導体整流装置の製造方法を示す断面図である。
【００３３】
まず、ｎ＋型のＳｉＣ基板１２の上面に、エピタキシャル成長により、厚さ（図１中のＤｄｒｉｆｔ）が８μｍ以上のｎ−型ＳｉＣ層１４を形成する。その後、ｎ−型ＳｉＣ層１４表面に、リソグラフィー法によりマスク材（図示せず）をパターニングする。そして、このマスク材を用いてトレンチ４０を形成する（図３）。この時、トレンチ底部がＳｉＣ基板１２に達するようにエッチングする。
【００３４】
次に、エピタキシャル成長により、トレンチ４０内をｐ型のＳｉＣで埋め込み、ｐ型不純物領域２０を形成する（図４）。
【００３５】
次に、ｎ−型ＳｉＣ層１４表面に、リソグラフィー法によりマスク材をパターニングする。このマスク材をマスクに、ＡｌまたはＢをイオン注入する。その後、マスク材を除去し、基板を洗浄した後、１５００℃〜２０００℃の活性化アニールを行う。このようにして、リサーフ領域１８を形成する。
【００３６】
その後、例えばシリコン酸化膜からなる絶縁膜（図示せず）を形成し、ｐ型不純物領域２０が露出するようにリソグラフィー法およびＲＩＥ法を用いてパターニングする。そして、例えば、スパッタ法でＴｉ／Ａｌを堆積した後、パターニングしてオーミック電極２４ａを形成する。
【００３７】
次に、例えばシリコン酸化膜からなる絶縁膜２２を形成し、ｎ型不純物領域１６、ｐ型不純物領域２０およびリサーフ領域１８の一部が露出するようにリソグラフィー法およびＲＩＥ法を用いてパターニングする（図５）。
【００３８】
そして、例えば、スパッタ法でＮｉを堆積した後、パターニングしてショットキー電極２４ｂを形成する。また、ＳｉＣ基板１２の下面には、例えば、スパッタ法でＮｉを堆積した後、パターニングして第２の電極（カソード電極）２６が形成される。その後、例えば、７００℃〜１０００℃でシンター工程を行う。
【００３９】
以上の製造方法により、図１および図２に示す半導体整流装置が製造可能である。
【００４０】
図６は、各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。一点鎖線で示されるＳＢＤのオン電流密度は、矢印ａで示される電圧で立ち上がる。この立ち上がり電圧は、アノード電極とｎ型不純物領域との間のショットキー接合のショットキー障壁高さ（φＢ）で決定される。
【００４１】
一方、点線で示されるＰｉＮダイオードのオン電流密度は、矢印ｂで示される電圧で立ち上がる。この立ち上がり電圧は、ｐｎ接合のビルトインポテンシャル（Ｖｂｉ）で決定される。
【００４２】
ショットキー接合とｐｎ接合の両方を備えるＭＰＳの場合、実線で示されるオン電流密度は、矢印ａで示される電圧で立ち上がり、矢印ｃで示されるホール注入が生ずる電圧、すなわちホール注入電圧に達した時に、伝導度変調が生じ急峻な増加を示す。このホール注入電圧を下げることによって、発熱が抑えられ、順方向のサージ電流が生じたときの素子の破壊率が低減できる。
【００４３】
また、両矢印ｅで示されるＭＰＳとＳＢＤのオン電流密度の差は、ＭＰＳに設けられるｐ型不純物領域の面積の割合が大きくなるほど大きくなる。また、両矢印ｆで示されるＭＰＳとＰｉＮダイオードのオン電流密度の差は、ｐ型不純物領域の面積の割合が大きくなるほど小さくなる。
【００４４】
図７は、電流−電圧特性のシミュレーションに用いる半導体整流装置の構造断面図である。ＭＰＳの活性領域のｎ型不純物領域１６とｐ型不純物領域２０のハーフピッチ分を単位構造とする。
【００４５】
ｐ型不純物領域２０の幅の半分がＷｐ、ｎ型不純物領域１６の幅の半分がＷｄｒｉｆｔである。また、ｐ型不純物領域２０の深さがＤｐで、ドリフト層であるｎ−型ＳｉＣ層１４の厚さがＤｄｒｉｆｔである。ｎ＋型のＳｉＣ基板１２の不純物濃度を１Ｅ＋１８ａｔｏｍｓ／ｃｍ３、ｎ−型ＳｉＣ層１４の不純物濃度を４Ｅ＋１５ａｔｏｍｓ／ｃｍ３とした。
【００４６】
そして、シミュレーションにより、オーミック電極２４ａとコンタクト電極２４ｂで構成される第１の電極（アノード電極）２４と、第２の電極（カソード電極）２６間に電圧を印加し、オン電流密度（正孔電流密度）のｐ型不純物領域深さ依存性を評価した。ｐ型不純物領域深さＤｐ＝ｎ×Ｄｄｒｉｆｔについて、ｎ＝０．１〜１．０をパラメータとして評価した。
【００４７】
図８は、本実施の形態の半導体整流装置のオン電流密度のｐ型不純物領域深さ（Ｄｐ）依存性のシミュレーション結果を示す図である。図８に示すように、ｐ型不純物領域２０を深くする（ｎを大きくする）ことで、オン電流密度の立ち上がり電圧が低減される、すなわち、ホール注入電圧が低減されることがわかる。
【００４８】
中耐圧・高耐圧のＭＰＳにおいてホール注入電圧が高くなるのは、厚膜かつ低濃度になるドリフト層に印加される電圧が大きくなり、ｐ型不純物領域２０に電圧が印加されにくいことが主因と考えられる。したがって、図８に示すように、ｐ型不純物領域２０を深くすることで、ホール注入電圧を低減できるのは、ｐ型不純物領域２０に電圧が印加されやすくなるからであると考えられる。
【００４９】
本実施の形態の半導体整流装置によれば、ｐ型不純物領域２０を深くすることにより、順方向に電圧を印加した際のホール注入電圧を低減することが可能である。したがって、低い順方向電圧で大電流を流すことが可能となる。このため、発熱が抑えられ、素子の破壊率を下げることができる。よって、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた半導体整流装置を提供することができる。
【００５０】
また、活性領域中に占める、ｐ型不純物領域２０の占有率を上げることなくホール注入電圧を低減することが可能である。したがって、電子（多数キャリア）のみで動作している状態での低いオン抵抗が実現できる。よって、高いオン電流と十分なサージ電流耐性の両立が可能となる。
【００５１】
また、本実施の形態では、ｐ型不純物領域２０がＳｉＣ基板１２と接している。したがって、ｐ型不純物領域２０の底部とＳｉＣ基板１２との間に、ｎ−型ＳｉＣ層１４が介在しない。このため、順方向に電圧が印加された際に、ｎ−型ＳｉＣ層１４での電圧降下がない。よって、低いホール注入電圧を実現することが可能である。
【００５２】
なお、本実施の形態の半導体整流装置においては、逆方向電圧を印加した際に、特にｐ型不純物領域２０の底部が空乏層によってピンチオフしないと、ｐ型不純物領域２０とＳｉＣ基板１２との間で絶縁破壊が生じ耐圧が劣化する恐れがある。したがって、ｐ型不純物領域２０およびＳｉＣ基板１２の不純物濃度、ｐ型不純物領域２０の幅等は、逆方向に電圧を印加した際にｐ型不純物領域２０がピンチオフするように設計することが望ましい。
【００５３】
また、同時にｐ型不純物領域２０の不純物濃度は、ｐ型不純物領域２０中を低抵抗化し、ホール注入開始後のオン電流が十分大きくなるよう設計することが望ましい。
【００５４】
（第１の実施の形態の第１の変形例）
図９は、本実施の形態の第１の変形例の半導体整流装置の模式的な断面図である。ｐ型不純物領域２０がＳｉＣ基板１２と接していない、すなわち、ｐ型不純物領域２０の深さＤｐが、ｎ−型ＳｉＣ層１４の厚さＤｄｒｉｆｔよりも浅いこと以外は第１の実施の形態と同様である。
【００５５】
ｐ型不純物領域２０の深さＤｐが、リサーフ領域１８の深さＤｒｅｓｕｒｆよりも深い範囲で、ホール注入電圧が効果的に低減する。そして、図８からも明らかなように、ｐ型不純物領域２０の深さＤｐが、ｎ−型ＳｉＣ層１４の厚さＤｄｒｉｆｔの半分（ｎ＝０．５）以上であれば、ホール注入電圧が顕著に低減する。
【００５６】
したがって、ｐ型不純物領域２０の深さＤｐは、リサーフ領域１８の深さＤｒｅｓｕｒｆよりも深いことが必要であり、ｎ−型ＳｉＣ層１４の厚さＤｄｒｉｆｔの半分（０．５倍）以上であることが望ましい。また、ｐ型不純物領域２０の深さＤｐは、ｎ−型ＳｉＣ層１４の厚さＤｄｒｉｆｔの０．６倍以上であることがより望ましく、０．７倍以上であることがさらに望ましい。
【００５７】
図８から明らかなように、０．６倍（Ｄｐ＝０．６×Ｄｄｒｉｆｔ）以上であれば、３Ｖという低電圧で十分なオン電流が流れ始めるからである。また、０．７倍（Ｄｐ＝０．７×Ｄｄｒｉｆｔ）以上であれば、ｐ型不純物領域２０がＳｉＣ基板１２と接する場合（Ｄｐ＝１．０×Ｄｄｒｉｆｔ）とほぼ同等のオン電流が流れるからである。
【００５８】
本変形例によれば、ｐ型不純物領域２０の深さが浅くなるため、トレンチのエッチングや埋め込み等、ｐ型不純物領域２０の形成が容易となる。したがって、低コストで高性能な半導体整流装置が実現される。
【００５９】
（第１の実施の形態の第２の変形例）
図１０は、本実施の形態の第２の変形例の半導体整流装置の模式的な断面図である。ｐ型不純物領域２０が、ＳｉＣ基板１２内にまでおよんで形成されること以外は第１の実施の形態と同様である。
【００６０】
本変形例でも、第１の実施の形態と同様の効果が実現される。加えて、ｐ型不純物領域２０形成のためのトレンチエッチングの際のプロセスマージンが拡大する。したがって、例えば、ウェハ面内での特性バラツキの少ない半導体整流装置の実現が可能である。
【００６１】
（第１の実施の形態の第３の変形例）
図１１は、本実施の形態の第３の変形例の半導体整流装置の模式的な上面図である。ｐ型不純物領域２０が１個ではなく、９個と複数個形成されること以外は第１の実施の形態と同様である。
【００６２】
本実施の形態によれば、ｐ型不純物領域２０の活性化領域中の占有面積があがるため、ＭＰＳの順方向特性において、ホール注入開始後のオン電流量を増大させることが可能となる。
【００６３】
（第１の実施の形態の第４の変形例）
図１２は、本実施の形態の第４の変形例の半導体整流装置の模式的な上面図である。ｐ型不純物領域２０が正方形ではなく、長方形であること以外は第１の実施の形態と同様である。
【００６４】
本実施の形態によれば、ＭＰＳの順方向特性において、ホール注入開始後のオン電流量を増大させることが可能となる。
【００６５】
（第１の実施の形態の第５の変形例）
図１３は、本実施の形態の第５の変形例の半導体整流装置の模式的な上面図である。ｐ型不純物領域２０が１個ではなく、３個と複数個形成されること以外は第１の実施の形態の第４の変形例と同様である。
【００６６】
本実施の形態によれば、ＭＰＳの順方向特性において、第１の実施の形態の第４の変形例と比較して、ホール注入開始後のオン電流量をさらに増大させることが可能となる。
【００６７】
（第２の実施の形態）
本実施の形態の半導体整流装置は、第３の半導体領域の不純物濃度が、半導体基板側に比べ第１の電極側で高くなっていること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【００６８】
図１４は、本実施の形態の半導体整流装置の模式的な断面図である。図１４に示すように、ｐ型不純物領域（第３の半導体領域）２０は、ＳｉＣ基板（半導体基板）１２側の、低不純物濃度の低濃度領域２０ａと、第１の電極２４側の高不純物濃度の高濃度領域２０ｂとで構成される。
【００６９】
高濃度領域２０ｂの不純物濃度は、例えば低濃度領域２０ａの不純物濃度の２倍から４倍程度である。
【００７０】
本実施の形態によれば、ＳｉＣ基板１２側の不純物濃度を比較的低く保つことにより、逆方向電圧を印加した際のピンチオフを容易にし、逆方向特性における耐圧を保持しやすくなる。一方、第１の電極２４側の不純物濃度を高濃度にすることにより、ｐ型不純物領域２０全体の抵抗が低減され、順方向電圧を印加した際のホール注入開始後のオン電流量を増大させることが可能となる。
【００７１】
次に、図１４に示す本実施の形態の半導体整流装置の製造方法を説明する。図１５は、本実施の形態の半導体整流装置の製造方法を示す断面図である。
【００７２】
まず、ｎ＋型のＳｉＣ基板１２の上面に、エピタキシャル成長により、厚さが最終的に予定される厚さよりも薄いｎ−型ＳｉＣ層１４を形成する。その後、ｎ−型ＳｉＣ層１４表面に、リソグラフィー法によりマスク材（図示せず）をパターニングする。そして、このマスク材を用いて第１のトレンチ（図示せず）を形成する。この時、第１のトレンチ底部がＳｉＣ基板１２に達するようにエッチングする。
【００７３】
次に、エピタキシャル成長により、第１のトレンチ内を低濃度のｐ型のＳｉＣで埋め込み、低濃度領域２０ａを形成する（図１５）。
【００７４】
その後、エピタキシャル成長により、厚さが最終的に予定される厚さになるように追加でｎ−型ＳｉＣ層１４を形成する。その後、ｎ−型ＳｉＣ層１４表面に、リソグラフィー法によりマスク材（図示せず）をパターニングする。そして、このマスク材を用いて第２のトレンチ（図示せず）を形成する。この時、第２のトレンチ底部が低濃度領域２０ａに達するようにエッチングする。
【００７５】
次に、エピタキシャル成長により、第２のトレンチ内を高濃度のｐ型のＳｉＣで埋め込み、高濃度領域２０ｂを形成する。その後は、第１の実施の形態の製造方法と同様のプロセスを経ることで、図１４に示す半導体整流装置が製造可能となる。
【００７６】
なお、図１４では、ｐ型不純物領域２０が２段階に変化する構成を例に説明したが、例えば、３段階以上の多段階に変化する構成であっても、連続的に濃度が変化する構成であっても構わない。
【００７７】
（第３の実施の形態）
本実施の形態の半導体整流装置は、第３の半導体領域に挟まれる絶縁層を、さらに備えること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【００７８】
図１６および図１７は、それぞれ本実施の形態の半導体整流装置の模式的な断面図および上面図である。図１６は図１７のＢＢ断面図である。
【００７９】
図に示すように、ｐ型不純物領域（第３の半導体領域）２０に挟まれる絶縁層３０を備えている。絶縁層３０は、例えばシリコン酸化膜である。
【００８０】
次に、図１６、図１７に示す本実施の形態の半導体整流装置の製造方法を説明する。図１８、図１９は、本実施の形態の半導体整流装置の製造方法を示す断面図である。
【００８１】
ｎ−型ＳｉＣ層１４にトレンチを形成する工程までは、第１の実施の形態の製造方法と
同様である。その後、トレンチの内側面に斜めイオン注入により、ＡｌまたはＢを導入する。その後、１５００℃〜２０００℃の活性化アニールを行う。このようにして、ｐ型不純物領域２０を形成する（図１８）。
【００８２】
その後、トレンチ内を、例えば、ＣＶＤ法によりシリコン酸化膜で埋め込んだ後、例えばＣＭＰ法でｎ−型ＳｉＣ層１４表面のシリコン酸化膜を除去し絶縁層３０を形成する（図１９）。その後は、第１の実施の形態の製造方法と同様のプロセスを経ることで、図１６、１７に示す半導体整流装置が製造可能となる。
【００８３】
本実施の形態の半導体整流装置によれば、第１の実施の形態と同様の効果を得ることが可能である。さらに、アスペクト比が高くエピタキシャル成長による埋め込みが困難なトレンチであっても、容易にｐ型不純物領域２０を形成することが可能となる。また、エピタキシャル成長のような高価なプロセスが不要なため、プロセスコストを低減することが可能となる。
【００８４】
また、幅の狭いｐ型不純物領域２０を形成することができるため、逆方向電圧を印加した際のピンチオフを生じやすくできるため、逆方向の耐圧を保持する設計が容易になる。
【００８５】
（第３の実施の形態の第１の変形例）
図２０は、本実施の形態の第１の変形例の半導体整流装置の模式的な断面図である。ｐ型不純物領域２０がＳｉＣ基板１２と接していない、すなわち、ｐ型不純物領域２０の深さＤｐが、ｎ−型ＳｉＣ層１４の厚さＤｄｒｉｆｔよりも浅いこと以外は第３の実施の形態と同様である。
【００８６】
本変形例によれば、ｐ型不純物領域２０の深さが浅くなるため、ｐ型不純物領域２０の形成が容易となる。したがって、低コストで高性能な半導体整流装置が実現される。
【００８７】
（第３の実施の形態の第２の変形例）
図２１は、本実施の形態の第２の変形例の半導体整流装置の模式的な断面図である。絶縁層３０がＳｉＣ基板１２内にまで形成されること以外は第３の実施の形態と同様である。
【００８８】
本変形例でも、第３の実施の形態と同様の効果が実現される。加えて、ｐ型不純物領域２０形成のためのトレンチエッチングの際のプロセスマージンが拡大する。したがって、例えば、ウェハ面内での特性バラツキの少ない半導体整流装置の実現が可能である。
【００８９】
（第３の実施の形態の第３の変形例）
本変形例の半導体整流装置は、ｐ型不純物領域（第３の半導体領域）２０の不純物濃度が、ＳｉＣ基板（半導体基板）１２側に比べ第１の電極側で高くなっていること以外は第３の実施の形態と同様である。
【００９０】
図２２は、本実施の形態の第３の変形例の半導体整流装置の模式的な断面図である。図２２に示すように、ｐ型不純物領域（第３の半導体領域）２０は、ＳｉＣ基板（半導体基板）１２側の、低不純物濃度の低濃度領域２０ａと、第１の電極２４側の高不純物濃度の高濃度領域２０ｂとで構成される。
【００９１】
本変形例によれば、第３の実施の形態の効果に加え、ＳｉＣ基板１２側の不純物濃度を比較的低く保つことにより、逆方向電圧を印加した際のピンチオフを容易にし、逆方向特性における耐圧を保持しやすくなる。一方、第１の電極２４側の不純物濃度を高濃度にすることにより、ｐ型不純物領域２０全体の抵抗が低減され、順方向電圧を印加した際のホール注入開始後のオン電流量を増大させることが可能となる。
【００９２】
なお、ｐ型不純物領域２０の濃度変化は、例えば、連続的に変化する構成であっても３段階以上の多段階に変化する構成であってもかまわない。
【００９３】
（第４の実施の形態）
本実施の形態の半導体整流装置は、第３の半導体領域の断面における幅が、第１の電極側から半導体基板側に向けて狭くなること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【００９４】
図２３は、本実施の形態の半導体整流装置の模式的な断面図である。図２３に示すように、ｐ型不純物領域（第３の半導体領域）２０は、第１の電極２４側からＳｉＣ基板（半導体基板）１２側に向けて狭くなっている。
【００９５】
本実施の形態によれば、ＳｉＣ基板１２側のｐ型不純物領域２０の幅を比較的狭く保つことにより、逆方向電圧を印加した際のピンチオフを容易にし、耐圧を保持しやすくなる。一方、第１の電極２４側のｐ型不純物領域２０の幅を広くすることにより、ｐ型不純物領域２０全体の抵抗が低減され、順方向電圧を印加した際のホール注入開始後のオン電流を増大させることが可能となる。
【００９６】
図２３の半導体整流装置は、例えば、トレンチをエッチングする際に、順テーパを付けるエッチングを行うことで製造される。トレンチに順テーパが付いているため、トレンチ内部をエピタキシャル成長により埋め込む際にも埋め込みが容易になるという利点がある。
【００９７】
（第４の実施の形態の変形例）
図２４は、本実施の形態の変形例の半導体整流装置の模式的な断面図である。ｐ型不純物領域２０が、第１の電極２４側からＳｉＣ基板（半導体基板）１２側に向けて、連続的にではなく段階的に狭くなっている狭くなっていること以外は第４の実施の形態と同様である。
【００９８】
本変形例によっても、第４の実施の形態と同様の効果を得ることが可能である。本変形例の半導体整流装置は、例えば、トレンチを形成する際に、トレンチエッチングと側壁残しを段階的に繰り返すことによって、形成することが可能である。なお、図２４ではトレンチが２段階に狭くなる場合を例に説明したが、２段階に限らず、例えば、３段階以上の多段階に形成するものであってもかまわない。
【００９９】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体整流装置、半導体整流装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体整流装置、半導体整流装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１００】
例えば、実施の形態においては、第１導電型をｎ型、第２導電型をｐ型とする半導体整流装置を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とする半導体整流装置であっても構わない。
【０１０１】
また、実施の形態では、正方形、長方形を基本とするｐ不純物領域が形成される場合を例に説明したが、形状はその他の形状、例えば、所望の幅を有するストライプ状、格子状、ドット状、六角形、多角形、リング状であっても構わない。
【０１０２】
また、実施の形態では、ｐ型不純物領域が、ｎ−型ＳｉＣ層を介してリサーフ領域と離間している場合を例に説明したが、ｐ型不純物領域がリサーフ領域に接していてもかまわない。
【０１０３】
また、実施の形態では、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を例に説明したが、その他のワイドバンドギャップ半導体であるダイヤモンド、窒化ガリウム（ＧａＮ）等を適用することも可能である。  
【０１０４】
また、第１の電極はＮｉやＴｉ／Ａｌを材料とする場合を例に説明したが、ＭＰＳとして要求されるショットキー障壁高さ（φＢ）やコンタクト抵抗を得るために、その他の材料、例えば、Ｍｏ、Ｗ、Ｐｔ、Ｔａ、ＴａＮの単体、これらの合金、シリサイド、カーバイド等を用いることも可能である。
【０１０５】
また、実施の形態では、第１の電極とｐ型不純物領域がオーミック接合する場合を例に説明した。ホール注入電圧を下げオン電流を高くする観点からは、オーミック接合であることが望ましいが、完全なオーミック性が確保されず、非オーミック接合となることも許容される。
【０１０６】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体整流装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１０７】
１０      ＭＰＳ
１２      ＳｉＣ基板（半導体基板）
１４      ｎ−型ＳｉＣ層（半導体層）
１６      ｎ型不純物領域（第１の半導体領域）
１８      リサーフ領域（第２の半導体領域）
２０      ｐ型不純物領域（第３の半導体領域）
２２      絶縁膜
２４      第１の電極
２６      第２の電極
３０      絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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