(57)【特許請求の範囲】
【請求項１】
ｎ型半導体基板と、
該ｎ型半導体基板上に設けられたｎ型半導体層と、
該ｎ型半導体層上に設けられたｐ型多結晶シリコン層と、
該ｐ型多結晶シリコン層表面に設けられた第１電極と、
前記ｎ型半導体基板に設けられた第２電極と、
を具備し、
前記ｐ型多結晶シリコン層と、前記ｎ型半導体層の間に自然酸化膜が設けられることを特徴とするダイオード。
【請求項２】
前記ｐ型多結晶シリコン層の端部の前記ｎ型半導体層に高濃度のｐ型不純物領域を設けることを特徴とする請求項１に記載のダイオード。
【請求項３】
前記ｐ型多結晶シリコン層の厚みは１０μｍ程度であることを特徴とする請求項１または請求項２に記載のダイオード。
【請求項４】
前記ｐ型多結晶シリコン層の不純物濃度は１Ｅ１７ｃｍ−３程度であることを特徴とする請求項１から請求項３のいずれか１項に記載のダイオード。
【請求項５】
前記自然酸化膜の厚みは、数Å〜数十Å程度であることを特徴とする請求項１から請求項４のいずれか１項に記載のダイオード。
【請求項６】
前記ｐ型多結晶シリコン層は前記ｐ型不純物領域の内側の前記ｎ型半導体層上を連続して覆うことを特徴とする請求項１から請求項５のいずれか１項に記載のダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイオードに関し、特にオフ時の逆回復時間の短縮化とリーク電流の低減が実現するダイオードに関する。
【背景技術】
【０００２】
図６には、従来のｐｎ接合ダイオード６０の断面図を示す。
【０００３】
ｐｎ接合ダイオード６０は、ｎ＋型シリコン半導体基板５１上にｎ−型半導体層（エピタキシャル層）５２を積層し、絶縁膜５４から露出したｎ−型半導体層５２の表面に高濃度のｐ型不純物をイオン注入および拡散してｐ型不純物領域５３を設ける。基板の外周端にはｎ型不純物領域５６およびこれとコンタクトする金属層５７を設ける。ｐ型不純物領域５３の表面にはアノード電極５５を設け、ｎ＋型シリコン半導体基板５１の裏面には、全面にカソード電極５８を設ける（例えば特許文献１参照。）。
【特許文献１】特開平１０−３３５６７９号公報（第２０頁、第３９図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
スイッチングタイムを高速化したｐｎ接合ダイオード（Fast  Recovery  Diode：ＦＲＤ）では、蓄えられた電荷量Ｑｒｒを放出するまでの時間である逆回復時間ｔｒｒを短くする必要がある。
【０００５】
逆回復時間ｔｒｒを短縮する方法として、ｐ型不純物領域５３の不純物濃度を低減し、ドリフト層となるｎ−型半導体層５２へのホール注入量を減少させることが考えられる。
【０００６】
しかし、ｐ型不純物領域５３の不純物濃度を低減すると、当然ながらｎ−型半導体層５２でのキャリア（ホール）蓄積量が低減するため、伝導度変調効果の減少につながる。従って、定格電流付近での順方向電圧ＶＦが増大する問題がある。
【０００７】
また、いわゆるライフタイムキラーと呼ばれる重金属をｎ−型半導体層５２にドープする方法が知られているが、重金属のドープ量が多すぎても抵抗増加による順方向電圧ＶＦの特性が劣化する問題があった。
【０００８】
また、空間電荷中でのリーク電流とライフタイムは反比例の関係にあり、ライフタイムキラーの導入によりライフタイムが短くなると、リーク電流が増加する問題もある。
【課題を解決するための手段】
【０００９】
本発明は、かかる課題に鑑みてなされ、ｎ型半導体基板と、該ｎ型半導体基板上に設けられたｎ型半導体層と、該ｎ型半導体層上に設けられたｐ型多結晶シリコン層と、該ｐ型多結晶シリコン層表面に設けられた第１電極と、前記ｎ型半導体基板に設けられた第２電極と、を具備し、前記ｐ型多結晶シリコン層と、前記ｎ型半導体層の間に自然酸化膜が設けられることにより解決するものである。
【発明の効果】
【００１０】
本実施形態によれば、第１に、ｎ型半導体層表面に、ｐ型多結晶シリコン（ポリシリコン）層を設け、当該ｐ型ポリシリコン層にアノード電極を設けることにより、逆回復時に電子の消滅にかかる時間を従来より低減できる。ポリシリコン中では結晶粒界が多いため、多結晶シリコン層の電子の移動度は単結晶シリコン層の例えば１／３〜１／４の大きさであり、電子の消滅も早い。
【００１１】
このため、ｎ型エピタキシャル層（単結晶シリコン層）表面にｐ型不純物をイオン注入及び拡散してｐ型不純物領域を設けた従来構造と比較して、逆回復時間ｔｒｒを短縮することができる。
【００１２】
更に、ｎ型半導体層とｐ型ポリシリコン層の間に設けられた自然酸化膜によって、順方向電圧印加時にｐ型ポリシリコン層からｎ型半導体層へのホールの注入量を低減できる。酸化膜中では、ホールは通過しにくく電子のみ通過するようになる。つまり、従来構造と比較して、順方向電圧印加時にはｎ型半導体層へのホールの注入量が少なく、またの逆方向電圧印加時にはポリシリコン中の電子の消滅が早いため、逆回復時間ｔｒｒの高速化が実現する。
【００１３】
また、ライフタイムキラーを用いないため、リーク電流を押さえることができ、順方向電圧ＶＦの劣化も防げる。更に重金属やイオン注入によるライフタイムキラーを採用する必要がないので、低コストも実現する。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を図１から図５を用いて詳細に説明する。
【００１５】
図１は、本実施形態のダイオード２０を示す断面図である。
【００１６】
本実施形態のダイオード２０は、ｎ型半導体基板１と、ｎ型半導体層２と、ｐ型多結晶シリコン層７と、第１電極８と、第２電極９と、から構成される。
【００１７】
半導体基板ＳＢは、ｎ型半導体基板（ｎ＋型シリコン半導体基板）１上に、例えばエピタキシャル成長などにより単結晶のｎ−型半導体層２を設けたものである。
【００１８】
ｐ型多結晶シリコン層（以下ｐ型ポリシリコン層）７は、ｎ−型半導体層２表面に設けられ、その厚みが１０μｍ程度、不純物濃度が例えば１Ｅ１７ｃｍ−３程度である。ｐ型ポリシリコン層７の端部となるｎ−型半導体層２には高濃度（不純物濃度：例えば１Ｅ１５ｃｍ−３程度）のｐ型不純物のイオン注入及び拡散により、ｐ型不純物領域５が設けられる。すなわち、ｐ型ポリシリコン層７は、ｎ−型半導体層２表面に設けた酸化膜３を開口し、ｐ型不純物領域５の内側に露出したｎ−半導体層２表面を連続して覆うように設けられる。ｐ型ポリシリコン層７とｐ型不純物領域５は少なくとも一部が重畳する。
【００１９】
ｐ型ポリシリコン層７とｎ−型半導体層２の間には、薄い酸化膜６が設けられる。薄い酸化膜は、厚みが数Å〜数十Åの自然酸化膜６である。
【００２０】
チップ端部となるｎ−型半導体層２の外周端には高濃度のｎ型不純物を拡散したｎ型不純物領域４が設けられ、空乏層のストッパーとして機能する。
【００２１】
アノード電極８は、例えアルミニウム（Ａｌ）層を所望の形状にパターンニングしたものであり、ｐ型ポリシリコン層７上に設けられてこれとコンタクトする。また、ｎ型不純物領域４上にもこれとコンタクトする金属層（シールドメタル）１０を設ける。金属層１０も空乏層のストッパーとして機能する。
【００２２】
カソード電極９は、ｎ＋型シリコン半導体基板１の裏面に設けられてこれとコンタクトする。カソード電極９は、ｎ＋型シリコン半導体基板１側から、例えばＴｉ／Ｎｉ／Ａｇの多層金属構造である。
【００２３】
図２は、半導体装置２０に順方向電圧ＶＦを印加した場合の、ｐ型ポリシリコン層７とｎ−型半導体層２付近の拡大断面図である。また図３は、比較のために従来構造（図６）のダイオードのｐ型不純物領域５３とｎ−型半導体層５２付近の拡大断面図を示す。
【００２４】
図２（Ａ）を参照して、アノード電極８に正電位を印加し、カソード電極９に負電位を印加すると、ｐ型ポリシリコン層７からｎ−型半導体層２にホールの注入が生じ、ｎ−型半導体層２の伝導度が変調されるとともに半導体装置２０が導通し、電流がアノード電極８からカソード電極９に向かって流れる。
【００２５】
このとき本実施形態の構造では、ｐ型ポリシリコン層７からｎ−型半導体層２に注入されるホール量が、図６に示す従来構造と比較して少量となる。その理由は、以下の通りである。
【００２６】
従来構造においてはｐ型不純物領域５３は、ｎ−型半導体層（エピタキシャル層）５２の表面にｐ型不純物を拡散した領域であり、すなわち単結晶シリコン層であった。
【００２７】
これに対し本実施形態ではｎ−型半導体層２上にｐ型ポリシリコン層７を配置した構成である。多結晶シリコン層は単結晶シリコン層と比較して結晶粒界が多いため、多結晶シリコン層の電子の移動度は単結晶シリコン層の例えば１／３〜１／４の大きさであり、電子の消滅も早い。
【００２８】
従って、本実施形態では順方向電圧印加時のｎ−型半導体層２へ注入されるホール量が従来構造（図３および図６）に比べて抑制される。
【００２９】
図２（Ｂ）は、図２（Ａ）をより詳細に示した図である。本実施形態ではｎ−型半導体層２とｐ型ポリシリコン層７の間に薄い自然酸化膜６が形成される。酸化膜中においてもホールは通過しにくく電子が通過しやすいため、これによってもｐ型ポリシリコン層７からｎ−型半導体層２へのホール注入量を抑制する効果がある。
【００３０】
自然酸化膜６の厚みは数Å〜数十Åである。例えば熱酸化等に形成された酸化膜（少なくとも数百Å）のように、これ以上厚い場合にはホール注入量の抑制が過剰となり、伝導度変調が不十分となる。後述するが、自然酸化膜６は製造工程中に大気に晒されることによって、露出したｎ−型半導体層２表面に形成され、ある程度の厚み以上には堆積しないため所定の製造プロセスであればほぼ均等な厚みとなる。
【００３１】
逆方向電圧印加時には、ｎ−型半導体層２中のホールが引き抜かれた後、ｎ−型半導体層２中に空乏層が広がる。本実施形態ではｎ−型半導体層２へのホール注入量が抑制されているので、逆方向電圧印加時のホールの引き抜きの時間、すなわち逆回復時間ｔｒｒを短縮することができる。
【００３２】
これにより、ｐ型不純物層（ｐ型ポリシリコン層７）の不純物濃度を低減することなく、ホール注入量を減少させることができる。つまり、伝導度変調効果が若干減少するが、ｐ型不純物濃度を下げた場合より伝導度変調効果の減少を抑制できるので、定格電流付近での順方向電圧ＶＦの大幅な増大を回避できる。
【００３３】
また、いわゆるライフタイムキラーと呼ばれる重金属やイオンをｎ−型半導体層２にドープする必要がない。逆回復時間ｔｒｒを低減すべく重金属のドープ量を多くすると、順方向電圧ＶＦの特性劣化を引き起こし、またコストも増加する問題がある。
【００３４】
更に、空間電荷中でのリーク電流とライフタイムは反比例の関係にあるため、ライフタイムキラーの導入によりライフタイムが減少すると、リーク電流が増加する問題もある。しかし、本実施形態ではライフタイムキラーを用いる必要がないので、これらの問題を回避できる。
【００３５】
次に、図４から図５を参照して、上記のダイオード２０の製造方法の一例について説明する。
【００３６】
まず、ｎ＋型半導体基板１に例えばエピタキシャル成長などによってｎ−型半導体層２を積層するなどし、酸化膜３を全面に生成する（図４（Ａ））。
【００３７】
基板の最外周の酸化膜３を開口してｎ＋型不純物をデポジション後拡散し、基板の最外周にｎ型不純物領域（アニュラー領域）４を形成する。その後、ｎ型不純物領域４の内側の酸化膜３を環状に開口し、高濃度のｐ型不純物（例えばボロン（Ｂ））のイオン注入を行う（図４（Ｂ））。
【００３８】
その後、再び酸化膜３を形成し、熱処理によりｐ型不純物を拡散して、耐圧を確保するためのｐ型不純物領域５を形成する(図４（Ｃ）)。
【００３９】
次に、ｐ型不純物領域５の内側のｎ−型半導体層２が露出するようにレジスト（不図示）によるマスクを設けて酸化膜３をウェットエッチングにより除去する（図５（Ａ））。
【００４０】
次に、レジストを除去し、洗浄を行う。図５（Ａ）で示した酸化膜３を除去するウェットエッチング工程からこの洗浄工程までは大気中で処理されるので、露出したｎ−型半導体層２表面には自然酸化膜６が形成される。自然酸化膜６の厚みは数Å〜数十Åである（図５（Ｂ））。
【００４１】
その後、全面にＣＶＤ法によりｐ型不純物がドープされたポリシリコン層を堆積し、所望の形状にパターンニングして、ｎ−型半導体層２（および自然酸化膜６）上を連続して覆うｐ型ポリシリコン層７を形成する。ｐ型ポリシリコン層７はノンドープのポリシリコン層を堆積後、ｐ型不純物をドープしてもよい。ｐ型ポリシリコン層７の不純物濃度は１Ｅ１７ｃｍ−３程度、厚みは１０μｍ程度である。ｐ型ポリシリコン層７はｐ型不純物領域５の内側に配置され、少なくとも一部がｐ型不純物領域５と重畳する。
【００４２】
更に、ｐ型ポリシリコン層７上にＡｌ層などを設けて所望の形状にパターンニングし、ｐ型ポリシリコン層７とコンタクトするアノード電極８およびｎ型不純物領域４とコンタクトする金属層１０を形成する。更にｎ＋型シリコン半導体基板１裏面に金属蒸着によりカソード電極９を形成し、図１に示す最終構造を得る。
【図面の簡単な説明】
【００４３】
【図１】本発明のダイオードを説明するための断面図である。
【図２】本発明のダイオードを説明するための断面図である。
【図３】本発明のダイオードと比較するための従来構造の断面図である。
【図４】本発明のダイオードの製造方法を説明するための断面図である。
【図５】本発明のダイオードの製造方法を説明するための断面図である。
【図６】従来のダイオードを説明するための断面図である。
【符号の説明】
【００４４】
１        ｎ＋型シリコン半導体基板
２        ｎ−型半導体層
３        酸化膜
４        ｎ型不純物領域
５        ｐ型不純物領域
６        自然酸化膜
７        ｐ型ポリシリコン層
８        アノード電極
９        カソード電極
１０      金属層
２０      ダイオード
５１        ｎ＋型シリコン半導体基板
５２        ｎ−型半導体層
５３        ｐ型不純物領域
５４        絶縁膜
５５        アノード電極
５６        ｎ型不純物領域
５７        金属層
５８        カソード電極
６０        ｐｎ接合ダイオード
ＳＢ        半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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