(57)【特許請求の範囲】
【請求項１】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号｛Ｄｉ｜ｉは所定範囲の整数｝を発生する回路と、
所定の電気量の電気エネルギーを供給する複数の電源｛Ｅｊ｜ｊは整数｝と、
前記信号｛Ｄｉ｝の少なくとも一部の信号の論理関数値によって所定順序で前記出力端子に前記電源｛Ｅｊ｝を順次切り替えて接続するスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項２】
前記所定量の時間差を伴った複数の信号｛Ｄｉ｝を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記複数の電源｛Ｅｊ｝は、出力しようとするパルスのエンベロープのサンプル値を出力電圧とする電圧源であること特徴とする請求項１または２記載のパルス発生回路。
【請求項４】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号｛Ｄｉ｜ｉは所定範囲の整数｝を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路の出力信号の帯域を制限するフィルタ手段と、
前記信号｛Ｄｉ｝の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記フィルタ手段の出力と所定の電源に交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【請求項５】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号｛Ｄｉ｜ｉは所定範囲の整数｝を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の互いに相補な２つの信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路のそれぞれの出力信号の帯域を制限する２つのフィルタ手段と、
前記信号｛Ｄｉ｝の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記２つのフィルタ手段の出力を交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【請求項６】
前記所定量の時間差を伴った複数の信号｛Ｄｉ｝を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする請求項４または５記載のパルス発生回路。
【請求項７】
前記所定量の時間差を伴った複数の信号｛Ｄｉ｝を発生する回路は、所定量の遅延量を持つ遅延回路を少なくとも一部に含むリング発振回路にて構成されることを特徴とする請求項４または５記載のパルス発生回路。
【請求項８】
請求項１〜７の何れかに記載のパルス発生回路を含んで構成されるＵＷＢ通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ）通信に適するパルスを発生するパルス発生回路およびＵＷＢ通信装置に関する。
【背景技術】
【０００２】
ＵＷＢ通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には、従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ）がある。しかしながら、ＵＷＢは、非常に短時間のパルスを利用した、更に広帯域の通信方式であり、インパルスラジオ（ＩＲ）方式の通信とも呼ばれている。ＩＲ方式では、従来の変調によらない時間軸操作のみで変復調が可能であり、回路の簡略化や低消費電力化が期待できるとされている（特許文献１、２、３参照）。
【０００３】
ここで、ＩＲ方式に使用されるパルス波形について図面を参照して簡単に説明する。
【０００４】
図１７（ａ）に示すようなパルス幅ＰD、周期ＴPのパルス列は、良く知られている通りで、そのパルス列の周波数スペクトルは、図１７（ｂ）に示すように、エンベロープがＢＷ＝１／ＰDの周波数で最初の零点を持つｓｉｎｃ関数である。
【０００５】
この図１７（ｂ）に示すようなパルスの場合は、スペクトルが直流からＢＷまで広がるため使いづらく、図１７（ｄ）に示すようなスペクトルの中心周波数ｆ0が高いところにあるパルスが好まれる。このパルス波形は、図１７（ａ）のパルスで周波数ｆ0＝１／（２ＰW）の矩形波を切り取って周波数スペクトルを高いほうに移動したものである。ただしこの波形は図１７（ｃ）に一点鎖線１３０１に示すような直流（ＤＣ）成分を含み、正確には同図（ｄ）に示すような理想的なスペクトルを持たない。
【０００６】
このような理想的スペクトルを持つ波形は、同図（ｅ）に示す。この波形は、同図（ａ）のパルスを搬送周波数ｆ0の正弦波で乗算した波形である。また、同図（ｆ）は、同図（ａ）のパルスを搬送周波数ｆ0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いため、このような角張った波形が生成されることはなく、同図（ｅ）のような波形を得ることが出来る。ＵＷＢ通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが、発生方法が簡単なために多用される。
【０００７】
（従来例１）
図１２は図１７（ｃ）に示すパルスを発生する従来の回路例である（非特許文献１参照）。２つのインバータ１００１，１００２及び否定論理和回路（ＮＯＲ）１００３は、ＮＯＲ回路１００３のもう一方の入力Ｃｉが偽（Ｌ：ローレベル）となったとき、３段のリング発振回路を構成する。即ち、図１３に示すタイム図のように、ＣｉがＬの間だけ発振し、ＮＯＲ回路１００３の出力ＮＲとインバータ１００１，１００２の出力Ｎ１，Ｎ２は、それぞれ時間ｔdずつ遅れて変化が伝播していく。
【０００８】
ここで簡単のためにＮＯＲ回路１００３及びインバータ１００１，１００２の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅（図１７（ｃ）におけるＰW）は３ｔdとなる。即ち、回路を構成する素子の遅延時間の３倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できる最も細いパルスの上限となる。
【０００９】
（従来例２）
上述の回路よりも更に細いパルスを発生する回路として、以下のような回路が考案されている。また、上述の従来の回路で発生できるパルスはＤＣ成分を含む。発生パルスにＤＣ成分を含まない図１７（ｅ）、（ｆ）のようなパルスの発生回路として、図１４に示すような回路がある。この回路の動作は説明するために図１５にタイム図を掲げる。
【００１０】
図１４において、遅延回路（インバータ）１１００〜１１０９は、１０段のインバータを縦続接続し構成する。インバータ各段内部の構成は、図１６を参照して後述する。
【００１１】
端子１１３３に入力されたパルスＤ０は、図１５の（ｂ）〜（ｌ）に示すように、１段毎に時間ｔdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。即ち、入力端子１１３３に印加される信号を正論理とするとｉ段目には
ｉが奇数のとき  ＸＤｉ
ｉが偶数のとき    Ｄｉ
が出力される。尚、Ｘは信号の否定論理を表し信号名に前置する記号である。
【００１２】
ＮチャネルＭＯＳトランジスタ１１１３および１１１２は、それぞれ遅延回路の１段目の出力ＸＤ１と２段目の出力Ｄ２が高いときに導通してパルス出力端子１１３０（図中ＰｕｌｓｅＯｕｔと表記）を第１の電位レベル１１２９（Ｖ１）に接続する。次に、ＰチャネルＭＯＳトランジスタ１１１１および１１１０は、それぞれ遅延回路の２段目の出力Ｄ２と３段目の出力ＸＤ３が低い（即ち、Ｄ２の否定論理とＤ３の両方が高い（論理積が真の））ときに導通してパルス出力端子１１３０を第２の電位レベル１１２６（Ｖ２）に接続する。
【００１３】
同様にＮチャネルＭＯＳトランジスタ１１１６，１１１７，１１２０，１１２１，１１２４および１１２５は、それぞれ遅延回路のｉ−１段目の出力ＸＤｉ−１とｉ段目の出力Ｄｉが高いとき、即ち、ＸＤｉ−１とＤｉの論理積が真のときに導通してパルス出力端子１１３０を第１の電位レベルＶ１に接続する。ここで、ｉは偶数である。次に、ＰチャネルＭＯＳトランジスタ１１１４，１１１５，１１１８，１１１９，１１２２および１１２３は、それぞれ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１が低いとき、即ち、Ｄｉの否定ＸＤｉとＸＤｉ＋１の否定論理であるＤｉ＋１の論理積が真のとき、導通してパルス出力端子１１３０を第２の電位レベルＶ２に接続する。
【００１４】
以上のような動作によって図１５の（ｍ）に示すパルス波形が得られ、図１７（ｅ）または（ｆ）に示すようなパルス波形を生成することができる。
【００１５】
ここで、第１および第２の電位レベルは、それぞれ回路を構成する集積回路の負側および正側の電源電位ＶＳＳ，ＶＤＤを使用することが可能であるが、他の任意の電位に設定しても良い。
【００１６】
ＰチャネルＭＯＳトランジスタ１１２７およびＮチャネルＭＯＳトランジスタ１１２８は、ＭＯＳ抵抗であって、第１、第２の電位Ｖ１，Ｖ２を分割しＭＯＳトランジスタ１１１０〜１１２５のスイッチ回路が上記第１、第２の電位Ｖ１，Ｖ２のいずれにも接続しないときに出力端子１１３０の電位（Ｖ０）を設定する。通常は、Ｎ，Ｐチャネルトランジスタの常数の対称性を保って、この電位がＶ１，Ｖ２の中間の値になるように設計する。またトランジスタ１１３１，１１３２は図１５に示す時間ｔ9、すなわち発生パルスの後縁で電位をＶ０に引き戻す働きをする。トランジスタ１１２７および１１２８によっても電位Ｖ０に引き戻されるが、これらのトランジスタは、オン抵抗が高いため、Ｖ０に達するまでに時間がかかり正しいパルスを発生できない。トランジスタ１１３１および１１３２は、出力端子１１３０の負荷容量に充電されている電荷を放電してパルス出力端子１１３０の電位を電位Ｖ１にしようとする。したがって、トランジスタ１１３１および１１３２のオン抵抗を調節する、あるいは遅延回路１１０９の遅延量を短く調節し時間ｔ9において、ちょうど電位がＶ０となるように設計する。
【００１７】
図１６は遅延回路を構成するインバータ１１００〜１１０９の内部を示す図である。ＰチャネルＭＯＳトランジスタ１２０２とＮチャネルＭＯＳトランジスタ１２０３は、インバータ回路を構成し、端子１２０８に入力された信号は、遅延時間ｔdをともなって端子１２１０から反転され出力されて次段の遅延回路入力１２１０となる。とともに上記トランジスタ１２０２，１２０３による遅延回路の遅延量を大きくしないように小さなバッファ回路１２０５を通じてとりだし、更に、バッファ回路１２０６によって出力１２１１が取り出され、図１４のスイッチングトランジスタ１１１０〜１１２５および１１３１，１１３２を駆動する。なお、図１４ではバッファ回路１２０５，１２０６は省略している。
【００１８】
ＮチャネルＭＯＳトランジスタ１２０４は、上記インバータを構成するトランジスタ１２０３のソースに直列に挿入され負側電源に接続され、またＰチャネルトランジスタ１２０１は、インバータを構成するトランジスタ１２０２のソースに直列に挿入され正側電源ＶＤＤ１２１７に接続される。
【００１９】
これらのトランジスタ１２０１および１２０４のゲートソース間電圧Ｖｂｐ，Ｖｂｎを制御することによりインバータに流入する電源電流を制御することができる。通常ＶｂｐおよびＶｂｎは、遅延回路出力の立ち上がり、立ち下りの対称性を保つためにその絶対値が等しくなるように制御される。この制御によってインバータの動作速度の制御が可能となり、ｔdをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためには、Ｐw＝ｔdとなるように端子１２０７および１２０９の電圧を制御すればよい。
【００２０】
（従来例３）
ＵＷＢ通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては、差動型の信号処理が行われることが多く、図１７（ｇ）に示すような位相の反転した２つの信号が必要になることも多い。差動のパルス信号は、送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においては、さらに、同相と直交の位相が９０度異なったいわゆるＩＱ信号が必要なことも多い。
【００２１】
非特許文献２には、平衡型のパルスを発生するための回路が提示されている。この回路では、差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路１段の遅延量に相当するパルス幅のパルス列を作りだす回路である。同文献には、遅延回路に入力する信号の立ち上がり、および立ち下りの両方でパルス起動することができ、これによって低消費電力化の可能性や遅延回路を１段おきに使うことによってＩＱ信号発生の可能性も示唆されている。
【００２２】
【特許文献１】米国特許第６４２１３８９号明細書
【特許文献２】米国特許第２００３／０１０８１３３Ａ１号明細書
【特許文献３】米国特許第２００１／００３３５７６号明細書
【非特許文献１】Ａ  ＣＭＯＳ  ＩＭＰＵＬＳＥ  ＲＡＤＩＯ  ＵＬＴＲＡ−ＷＩＤＥＢＡＮＤ  ＴＲＡＮＣＥＩＶＥＲ  ＦＯＲ  １Ｍｂ／ｓ  ＤＡＴＡ  ＣＯＭＭＵＮＩＣＡＴＩＯＮ  ＡＮＤ  ±２．５ｃｍＲＡＮＧＥ  ＦＩＮＤＩＮＧＳ  （Ｔ．Ｔｅｒａｄａ  ｅｔ．ａｌ、  ２００５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．３０−３３）
【非特許文献２】Ａ  Ｌｏｗ−Ｐｏｗｅｒ  Ｔｅｍｐｌａｔｅ  Ｇｅｎｅｒａｔｏｒ  ｆｏｒ  Ｃｏｈｅｒｅｎｔ  Ｉｍｐｕｌｓｅ−Ｒａｄｉｏ  Ｕｌｔｒａ  Ｗｉｄｅ−Ｂａｎｄ  Ｒｅｃｅｉｖｅｒｓ  （Ｊｏｓｅ  Ｌｕｉｓ  ｅｔ．ａｌ、Ｐｒｏｃｅｅｄｉｎｇｓ  ＩＥＥＥ  ＩＣＵＷＢ，  ２００６  ｐｐ９７−１０２）
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述した従来のパルス発生回路は、簡単な回路構成ながらＵＷＢ通信に必要な超高周波超広帯域のパルスを正確に発生することができる。回路を構成する素子性能の限界程度の細いパルス発生が可能である。
【００２４】
しかしながら、よく知られるように、また図１７で説明したように、従来の上記のような回路で発せされたパルスのスペクトル特性は、ｓｉｎｃ関数でありサイドローブが非常に広く、通信用としてこの回路によって発生されたパルスを用いるには何らかの帯域制限をする必要があった。従来はフィルタによってこの帯域制限を行うことによって使用していた。
【００２５】
しかし、このフィルタは、素子性能限界に近い超広帯域超高周波でスカート特性の良いバンドパスフィルタが必要であり、その構成は容易ではなかった。
【００２６】
そこで本発明の目的は、上記に述べた従来の回路の課題を解決し、従来の回路と同様の簡単な回路でかつ低消費電力で帯域制限された正確な短パルスの発生回路を具現し、フィルタを使用せずに目的のパルスを得ることにある。
【課題を解決するための手段】
【００２７】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
【００２８】
［適用例１］
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、  該起動信号から該起動信号と所定量の時間差を伴った複数の信号｛Ｄｉ｜ｉは所定範囲の整数｝を発生する回路と、
所定の電気量の電気エネルギーを供給する複数の電源｛Ｅｊ｜ｊは整数｝と、
前記信号｛Ｄｉ｝の少なくとも一部の信号の論理関数値によって所定順序で前記出力端子に前記電源｛Ｅｊ｝を順次切り替えて接続するスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【００２９】
適用例１のパルス発生回路によれば、パルスは、上記スイッチ回路によって上記複数の電源の出力に順次切替を行うことによって発生される。なお、ここで｛Ｄｉ｜ｉは所定範囲の整数｝、｛Ｅｊ｜ｊは整数｝は、集合論で使われる集合を表す記号である。｛＊｜＊＊｝の記法で”｜”の前半が集合の要素を表し、後半がその説明である。後半は省略が可能である。複数の電源｛Ｅｊ｝を有し、｛Ｄｉ｝の論理によって出力に接続されるＥｉを切り替える。ゆえに、該複数の電源｛Ｅｊ｝の出力値の設定によって出力パルスの周波数スペクトルを変更することができる。該電源｛Ｅｊ｝の設定値によってスペクトルのサイドローブが小さくなるように設定することが可能である。これによって簡単な回路構成で帯域制限されたパルスの発生が可能となる。本発明の上記構成によれば、パルスの帯域を制限する特別なフィルタを必要とせずその帯域制限することが可能であり、ＵＷＢ通信装置を構成する上で極めて有用性が高い。
【００３０】
［適用例２］
前記所定量の時間差を伴った複数の信号｛Ｄｉ｝を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする適用例１のパルス発生回路。
【００３１】
適用例２のパルス発生回路によれば、スイッチ回路を制御する信号｛Ｄｉ｝を発生する上記信号は、従属接続された遅延回路で構成される。これによって、半導体集積回路上でも容易に構成が可能な回路の供給が可能となる。
【００３２】
［適用例３］
前記複数の電源｛Ｅｊ｝は出力しようとするパルスのエンベロープのサンプル値を出力電圧とする電圧源であること特徴とする適用例１、２のパルス発生回路。
【００３３】
適用例３のパルス発生回路によれば、上記電源｛Ｅｊ｝によって出力パルスのエンベロープを決定することができ、パルスのエンベロープは、その周波数スペクトルに密接に関係する。各電源｛Ｅｊ｝の設定値によって出力パルスのエンベロープの制御が可能となり、周波数スペクトルの広がりの抑制、すなわち帯域制限が可能となる。本発明の上記構成によれば、パルスの帯域を制限する特別なフィルタを必要とせずその帯域制限することが可能であり、ＵＷＢ通信装置を構成する上で極めて有用性が高い。
【００３４】
［適用例４］
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、  該起動信号から該起動信号と所定量の時間差を伴った複数の信号｛Ｄｉ｜ｉは所定範囲の整数｝を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路の出力信号の帯域を制限するフィルタ手段と、
前記信号｛Ｄｉ｝の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記フィルタ手段の出力と所定の電源に交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【００３５】
適用例４のパルス発生回路によれば、該パルス発生回路は、パルス継続時間に相当するパルス幅の信号を得て該信号を帯域制限し、この信号と所定の電源電位間を｛Ｄｉ｝を論理変数とする論理関数に従って切り替える。このような構成の場合、帯域制限のフィルタとしては、ローパスフィルタを用いることができる。しかもその周波数は、出力パルスの中心周波数よりもずっと低いパルス継続時間の逆数の半分程度である。従来の帯域制限のように出力パルスの中心周波数を中心とするような高い動作周波数帯域のバンドパスフィルタを用いる必要が無く構成が容易であり、しかも安定した正確なパルスが得られる。
【００３６】
［適用例５］
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、  該起動信号から該起動信号と所定量の時間差を伴った複数の信号｛Ｄｉ｜ｉは所定範囲の整数｝を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の互いに相補な２つの信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路のそれぞれの出力信号の帯域を制限する２つのフィルタ手段と、
前記信号｛Ｄｉ｝の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記２つのフィルタ手段の出力を交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【００３７】
適用例５のパルス発生回路によれば、該パルス発生回路は、パルス継続時間に相当するパルス幅の相補な２つの信号を得てそれらの信号を帯域制限し、この２つの信号の間を｛Ｄｉ｝を論理変数とする論理関数に従って切り替える。このような構成の場合、帯域制限のフィルタとしては、ローパスフィルタを用いることができる。しかもその周波数は、出力パルスの中心周波数よりもずっと低いパルス継続時間の逆数の半分程度である。従来の帯域制限のように出力パルスの中心周波数を中心とするような高い動作周波数帯域のバンドパスフィルタを用いる必要が無く構成が容易であり、しかも安定した正確なパルスが得られる。
【００３８】
［適用例６］
前記所定量の時間差を伴った複数の信号｛Ｄｉ｝を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする適用例４、５のパルス発生回路。
【００３９】
適用例６のパルス発生回路によれば、｛Ｄｉ｝は、集積回路による構成が容易な遅延回路列によって構成できる。これによって集積回路化が容易であり機器の小型化や高信頼性、低価格化が可能となる。
【００４０】
［適用例７］
前記所定量の時間差を伴った複数の信号｛Ｄｉ｝を発生する回路は、所定量の遅延量を持つ遅延回路を少なくとも一部に含むリング発振回路にて構成されることを特徴とする適用例４、５のパルス発生回路。
【００４１】
適用例７のパルス発生回路によれば、｛Ｄｉ｝は、集積回路による構成が容易なリング発振回路によって構成できる。これによって集積回路化が容易であり機器の小型化や高信頼性、低価格化が可能となる。
【００４２】
［適用例８］
適用例１〜７の何れかに記載のパルス発生回路を含んで構成されるＵＷＢ通信装置。
【００４３】
適用例８のＵＷＢ通信装置では、適用例１〜７のパルス発生回路によってＵＷＢに特有の極細のしかも正確なパルスを簡単に発生できるので、これらを変調回路や復調回路のテンプレート発生回路として用いることにより、これらの安定した回路方式の適用が可能となり安定で信頼性が高くまた高感度の装置を安価に構成することが可能となる。特に本発明によるパルス発生回路では、素子の性能限界程度程に高周波の正確なパルスを発生することが可能でありその有用性は高い。
【００４４】
本発明の実施の形態としてのパルス発生回路は、ＣＭＯＳ集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルスであっても簡単な回路で、正確なパルス波形のパルス発生が可能である。更に、ＣＭＯＳ集積回路による論理回路で構成することができるので、動作電力の増大なしに簡単にしかもＣＭＯＳ回路の最高速度で動作させることが構成でき、ＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【発明を実施するための最良の形態】
【００４５】
以下に、実施の形態に係るパルス発生回路について図面を参照しながら説明する。
【００４６】
まず最初に実施形態で発生しようとするパルスについて図１７〜図２３を参照しながら説明する。発生しようとしているパルスは図１７（ｅ）、（ｆ）に示すようなシングルエンド出力のパルス、または同図（ｇ）に示す互いに位相が１８０度異なったパルスのペアを帯域制限したパルスである。この帯域制限されたパルスの波形については図１８〜２３でさらに詳しく後述する。図１７（ｇ）は差動出力のパルス信号でありその出力の電位差は同図（ｅ）の波形に等しくなる。差動信号としてその出力電位差に注目すれば、図中にｔｓで示したパルスの無い期間のＤＣレベルは同じ値であれば任意の値をとることができる。
【００４７】
本明細書では、一例として最小線幅０．１８μのＣＭＯＳ（相補型金属酸化膜半導体）プロセスを用いて容易に実現可能な以下の諸元の波形を発生する場合について説明するが、本発明はこの場合のみに限定されるものではない。
【００４８】
パルス間隔：ＴP＝任意
搬送波周波数：ｆ0＝４ＧＨｚ
搬送波パルス幅：Ｐw＝１２５ｐｓｅｃ
パルス幅：ＰD＝任意
時間ＰDの中に含まれるパルス数（フィンガ数）：４（ＰD＝フィンガ数×ＰW）
信号形態：シングルエンド出力、差動出力、および差動出力のＩＱ信号ペア
【００４９】
図１８は図１７（ｅ）、（ｇ）に示した波形に帯域制限をかけた場合の波形について説明する。図１８の波形１４０１は図１７（ｅ）、（ｇ）の帯域制限のかかっていない波形である。例として上記に示した諸元のパルスを図示した。帯域制限をかけるためにパルスの前後縁の波高値を低くしてパルスエンベロープに丸みをつける。波形１４０２は、最初および最後のパルスのフィンガの波高値を元の波形の半分にした波形であり、また波形１４０３は最初のフィンガおよび最後のフィンガを元の波形の波高値の１／３、２番目および後ろから２番目のフィンガを元の波形の波高値の２／３とした波形である。
【００５０】
図１９〜２２は、これらの波形のスペクトルを表す図である。図１９は、帯域制限なしの波形１４０１の、図２０、２１は、それぞれ帯域制限された波形１４０２，１４０３のスペクトルを示す。この図は図１８に示した単発のパルスを繰り返し周波数２００ＭＨｚで繰り返したものであり、変調がかかっていないためスペクトルは２００ＭＨｚごとの線スペクトルとなる。それらの波形のスペクトルの広がりを見ると、メインローブはわずかながら帯域制限されていない波形１４０１に比較し波形１４０２，１４０３の順に広くなっている。これは帯域制限のためにパルス前後縁での波高値を削ったため、透過的にパルス継続時間が短くなったためである。スペクトルのサイドローブを見てみると、帯域制限のためにパルスの前後縁の波高値を削ると明らかに効果があることが分かる。第一サイドローブでは高々数ｄＢ程度の違いであるが、この数ｄＢの違いはシステムを組む上では貴重であり効果が大きい。
【００５１】
図１９〜２１は変調をかけていない場合のスペクトルであった。図２２に例として波形１４０３に長さ３１のＰＮコードによってＢＰＭ（Ｂｉ−Ｐｈａｓｅ  Ｍｏｄｕｌａｔｉｏｎ）変調をかけた場合のスペクトルを示す。変調をかけることによって線スペクトルは帯スペクトルとなり、スペクトルの強度も下がる。実際、ＵＷＢ通信では法規制によってスペクトルの許容上限が決まっており、線スペクトルによってスペクトル強度が上がるのは好ましくなく、実使用においてはディザによって帯スペクトルが生じるような対策が採られている。図２３は、このようにディザなどの対策によって帯スペクトルにした場合のスペクトルを知るために例として上記３種の波形の変調なしのスペクトル、長さ３１のＰＮコードによるＢＰＭによって帯スペクトルとした場合のスペクトル分布を示す。なお同図において、線スペクトルはそのピークのみを結ぶ包絡線で示してある。同図において１４０４，１４０５，１４０６はそれぞれ波形１４０１，１４０２，１４０３の変調なしの場合のスペクトル包絡線であり、１４０７，１４０８，１８０９はそれぞれに変調を施したば場合の帯スペクトルを示す。どちらにおいてもパルスの包絡線に丸みをつける、すなわちパルス前後縁の包絡線変化率を小さくすることによってスペクトルのサイドローブを小さくすることが可能であることが分かる。
【００５２】
（実施例１）
図１に実施例１を示す。図３にその動作を示すタイム図を掲載する。
【００５３】
インバータ遅延回路１０１〜１０９の内部構成は、図１６に説明した従来の技術に使用されたインバータ遅延回路と同様の構成をとる。インバータ遅延回路の１段あたりの遅延量はＰw（本願の例では１２５ｐｓ）となるように調整されているとする。遅延量がこの値をとるとき、上記に示した目的のパルスすなわち搬送波周波数：ｆ0＝４ＧＨｚ（搬送波パルス幅：Ｐw＝１２５ｐｓ）のパルスを発生することができる。インバータ遅延回路１０１〜１０９各段出力は、起動信号Ｄ０を反転しながら遅延するので、奇数番目を否定論理を表す記号Ｘを前置してＸＤ１，Ｄ２，ＸＤ３，・・・，Ｄ１０と表す。
【００５４】
すなわち、端子１３３に入力されたパルス起動信号Ｄ０は、図３のＸＤ１〜Ｄ１０に示すように、１段毎に時間ｔdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち、入力端子１３３に印加される信号を正論理としｉを偶数とするとｉ段目およびｉ＋１段目には、それぞれＸＤｉ−１およびＤｉが出力される。
【００５５】
一点鎖線内は、スイッチアレイ１５０であって以下のように動作する。Ｎチャネルトランジスタ１１２および１１３は、それぞれＤ２およびＸＤ１がＨ（ハイレベル）のとき導通してパルス出力端子１３０を端子１４１に接続する。端子１４１には電圧値ＶＮ2の電源が接続されている。すなわち、Ｄ２およびＸＤ１の論理積が真のときパルス出力端子には電圧ＶＮ2が出力される。
【００５６】
Ｐチャネルトランジスタ１１１および１１０は、それぞれＤ２およびＸＤ３がＬ（ローレベル）のとき導通してパルス出力端子１３０を端子１４２に接続する。端子１４２には電圧値ＶＰ2の電源が接続されている。すなわち、Ｄ２およびＸＤ３の論理和が偽のときパルス出力端子には電圧ＶＰ2が出力される。
【００５７】
同様にＮチャネルトランジスタ１１６および１１７，１２０および１２１，１２４および１２５は、それぞれＤｉおよびＸＤｉ-１がＨ（ハイレベル）のとき導通して、それぞれパルス出力端子１３０を端子１４３，１４５，１４７に接続する。端子１４３，１４５，１４７には電圧値ＶＮiの電源が接続されている。すなわち、ＤｉおよびＸＤｉ−１の論理積が真のときパルス出力端子には電圧ＶＮiが出力される。
【００５８】
Ｐチャネルトランジスタ１１５および１１４，１１９および１１８，１２３および１２２は、それぞれＤｉおよびＸＤｉ＋１がＬ（ローレベル）のとき導通して、それぞれパルス出力端子１３０を端子１４４，１４６，１４８に接続する。端子１４４，１４６，１４８には電圧値ＶＰiの電源が接続されている。すなわち、ＤｉおよびＸＤｉ−１の論理和が偽のときパルス出力端子には電圧ＶＰiが出力される。
【００５９】
ＰチャネルＭＯＳトランジスタ１２７およびＮチャネルＭＯＳトランジスタ１２８は、ＭＯＳ抵抗であって、端子１２６および１２９に与えられる電位を分割しスイッチトランジスタ１１０〜１２５によるスイッチ回路が上記ＶＮi，ＶＰiのいずれにも接続しないときに出力端子１３０の電位（ＰｕｌｓｅＯｕｔ）を設定する。またＰチャネルトランジスタ１３１および１３２は、ＸＤ９およびＤ１０の論理積が真のとき（すなわち発生するパルスの後縁）においてパルス出力端子１３０の電位をＶＰ８から規定の値に引き戻すために必要である。
【００６０】
以上のような動作によってパルス出力端子はｔd毎にＶＮi，ＶＰiに切り替えられる。期間ＤｉおよびＸＤｉ−１の論理積が真のときをｔi-1、ＤｉおよびＸＤｉ−１の論理和が偽のときをｔiで表せば図３のＰｕｌｓｅＯｕｔで示すようにパルス出力端子１３０は
期間ｔi-1：  ＶＮi
期間ｔi：  ＶＰi
に接続される。
【００６１】
したがって、ＶＮi，ＶＰiを帯域制限されたパルス波形の包絡線となるように決めておけば発生されるパルスは自動的に帯域制限されたパルスとなる。ＶＮi、ＶＰiの決め方は任意であるので、図１８に示したように出力パルスの前後縁の波高値を小さくする以外の設定も可能でありスペクトル特性を自由に設定できる。目的とするスペクトルが与えられると、その逆フーリエ変換が時間軸上の波形となるので、出力パルスのエンベロープ波形は、必要な帯域特性から算出することができこの値によってＶＮi、ＶＰiを決めれば所望の帯域特性を得ることができる。また、ＶＮi、ＶＰiをガウス関数をサンプリングして決めれば、パルスの時間的広がりと周波数軸上での広がり、すなわち帯域の広がりの両方（両者の積）を理論的に可能な最小値とすることができる。
【００６２】
以上述べたように本実施例によれば、従来の回路と同程度の簡単な回路で必要な帯域制限を施したパルスが発生できる。発生されるパルスは、回路素子の動作限界近くの高周波高速であっても特性の良い精密なパルス発生が可能である。
【００６３】
（実施例２）
図２に本発明の実施例２を示す。図３は実施例１と共用して、その動作を示すタイム図を掲載する。実施例１で行った説明と同じ素子については図２においても図１と同じ番号を付番して説明を省略する。
【００６４】
本実施例で実施例１におけるＶＰiを接続する端子１４２，１４４，１４６，１４８を互いに接続して帯域制限フィルタ２０２の出力信号Ｖ２に接続される。また、第１の実施形態におけるＶＮiを接続する端子１４１，１４３，１４５，１４７を互いに接続して帯域制限フィルタ２０３の出力信号Ｖ１に接続される。
【００６５】
本実施例では、上記信号Ｖ１，Ｖ２は、以下のようにして生成される。すなわち論理回路２０１によって生成するパルスのパルス幅に相当する平衡出力のパルス信号Ｅおよびパルス信号ＸＥを生成する。これらの信号は、インバータ遅延回路の出力から論理Ｅ＝ＸＤ１＊Ｄ７およびパルス信号ＸＥ＝ＸＤ１＋Ｄ７によって作られる（図３のＥ，ＸＥ参照、なお同図ではＥ，ＸＥ，ＰｕｌｓｅＯｕｔは図を見やすくするため振幅方向に拡大した図を掲載している）。
【００６６】
これらのパルス信号Ｅ，ＸＥは互いに論理が逆であり、そのパルス幅は生成するパルスのパルス幅に相当する。該信号Ｘ，ＸＥは、帯域を制限するためにそれぞれローパスフィルタ２０２，２０３を通して信号Ｖ２，Ｖ１が生成される。ローパスフィルタ２０２，２０３に遅延が伴う場合は、インバータ遅延回路のタップを前のほうに移してタイミングを調整する。図３において、３０３，３０４は、上記信号Ｖ２，Ｖ１である。スイッチトランジスタ１１０〜１２５は、実施例１と同様の動作によって上記信号Ｖ２，Ｖ１間を時間ｔdおきに切り替えて、図３ＰｕｌｓｅＯｕｔに示すようなパルスの前後縁においては高値が低く、帯域制限されたパルスを生成する。
【００６７】
従来の技術によれば、生成パルスに帯域制限を課すためには出力されたパルスにバンドパスフィルタを使用した。本実施例では、バンドパスフィルタではなく設計のしやすいローパスフィルタを使用する。しかも、その対象とする周波数は従来技術で用いるバンドパスフィルタのパスバンドに比較して数段低く、この事実もフィルタの設計や実装、製造をいっそう容易にする。また、出力パルスは、このローパスフィルタによって帯域制限された信号Ｖ１，Ｖ２に周波数１／ｔdの搬送波を乗算することになるので、スペクトル分布も上記搬送波周波数を中心として対称性がよく正確なパルスが生成できる。
【００６８】
（実施例３）
図４に実施例３の回路図、図５にその動作を説明するタイム図を示す。
【００６９】
同図においてＮＯＲ回路４０３，４０４，４０５は遅延回路である。それぞれの出力をＱ1，Ｑ2，Ｑ3とする。これらＮＯＲ回路４０３，４０４，４０５のそれぞれ２つある入力端子の一方は、それぞれＮＯＲ回路４０５，４０３，４０４の出力Ｑ3，Ｑ1，Ｑ2に接続されたリング状回路である。またそれらのＮＯＲ回路４０３，４０４，４０５のもう一方の入力端子４０８，４０７，４０６をそれぞれＣ1，Ｃ2，Ｃ3とする。スイッチトランジスタ４１１〜４２２による回路は、（Ｑ1＋Ｑ2）＊（Ｑ3＋Ｑ1）＊（Ｑ2＋Ｑ3）が偽のときパルス出力端子Ｐｏｕｔ４１０をローパスフィルタ４０９の出力Ｖ１に接続し、またＱ3＊Ｑ1＋Ｑ2＊Ｑ3＋Ｑ1＊Ｑ2が真のときパルス出力端子Ｐｏｕｔ４１０をローパスフィルタ４２４の出力Ｖ２に接続する。
【００７０】
同図において点線４２３で囲んだ部分は、（Ｑ1，Ｑ2，Ｑ3）→（Ｑ2，Ｑ3，Ｑ1）、（Ｃ1，Ｃ2，Ｃ3）→（Ｃ2，Ｃ3，Ｃ1）のように入れ替えても元の回路と一致する。このような回路を本願では循環対称回路とよぶ。また論理回路の入出力値を真（Ｈ）、偽（Ｌ）で表し、回路の論理値の状態を（Ｑ1，Ｑ2，Ｑ3）＝（Ｈ，Ｌ，Ｌ）のように略記する。Ｑ1＝Ｈ，Ｑ2＝Ｌ，Ｑ3＝Ｌという意味である。
【００７１】
いま、（Ｃ1，Ｃ2，Ｃ3）＝（Ｈ，Ｌ，Ｌ）であるとすると（Ｑ1，Ｑ2，Ｑ3）＝（Ｌ，Ｈ，Ｌ）であり、Ｐチャネルスイッチトランジスタ４１７およびＰチャネルスイッチトランジスタ４１８が導通して、パルス出力端子Ｐｏｕｔ４１０は信号Ｖ１（ローパスフィルタ４０９の出力）に接続されている。（図５で時間ｔ0の状態）この状態から（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｌ）（同ｔ1）とすると、ＮＯＲ回路４０３，４０４，４０５は、インバータ３段によるリング発振回路と等価となり発振を開始する。リング発振回路が発振を継続している間は、上記に説明した論理によってスイッチトランジスタ４１１〜４２２が動作してＮＯＲ回路４０３，４０４，４０５の１段あたりの遅延量ｔd毎にパルス出力端子Ｐｏｕｔ４１０に信号Ｖ１，すなわちローパスフィルタ４０９の出力、および信号Ｖ２，すなわちローパスフィルタ４２４の出力に切り替え目的のパルスを生成する。
【００７２】
実際にはこれらのスイッチトランジスタが切替を行う時間は非常に短いため負荷容量や浮遊容量を十分に充電しないうちに切り替えられることになる。従って図３で模式的に示したＰｕｌｓｅＯｕｔのような角ばった波形とはならずに、図５のような丸みを帯びた波形が出力される。図５のほうがより現実に近い波形を描いている。
【００７３】
つづいて（Ｃ1，Ｃ2，Ｃ3）のいずれかひとつをＨに設定するとリング発振回路は発振を停止してパルスの出力は停止され、このときスイッチトランジスタ４１３および４１４，４１７および４１８，４２１および４２２の何れかが同時に導通してパルス出力端子Ｐｏｕｔ４１０の電位はＶ１、すなわちローパスフィルタ４０９の出力電位となり停止する（図５の時間ｔ15）。すなわちこの回路では任意長の継続時間を持つパルスの発生が可能である。
【００７４】
従って、静止状態のＶ１の値は適切に選択する必要がある。静止状態、すなわち図５において時間ｔ0より前では信号Ｅ，ＸＥの値をＶｃとして、このときローパスフィルタ４０９，４２４の出力電位すなわちＶ１，Ｖ２はＶｃとなるようにする。パルスを出力するときの信号Ｅの電位レベルを上記Ｖｃよりも高い電位Ｖｐに、またＸＥをＶｃよりも低い電位Ｖｎに設定しＶｃ＝（Ｖｐ＋Ｖｎ）／２となるように設定すれば、得られるパルスは、ＤＣ成分を含まない正確なパルスとなる。なお、静止状態では本実施例ではＰチャネルのスイッチトランジスタによって出力の電位はＶ１（＝Ｖｃ）としようとしているが、Ｐ，Ｎチャネルの不均衡から出力波形に歪を生じる場合は、Ｖｃ，Ｖｐ，Ｖｎを適当に調整して修正することができる。
【００７５】
論理回路４０２は、起動信号端子４０１に入力されるパルス起動信号Ｃ0を受けてパルス発生を起動すべく（Ｃ1，Ｃ2，Ｃ3）を（Ｌ，Ｌ，Ｌ）設定しリング発振回路の発振を開始させてパルスを発生させる。所定のパルス長となった時点で再度（Ｃ1，Ｃ2，Ｃ3）に信号を出力してリング発振回路の発振を停止させてパルス発生を止める。論理回路４０２は、同時にパルス継続時間に相当する時間幅の差動信号Ｅ，ＸＥをローパスフィルタ４０９，４２４に出力する。ローパスフィルタ４０９，４２４が出力に遅延を伴う場合は、それを補償すべく、該遅延時間分だけ早く発生させることは改めて言う必要は無いだろう。
【００７６】
（Ｃ1，Ｃ2，Ｃ3）は、（Ｌ，Ｌ，Ｌ）のときはパルス発生の動作時であり、それ以外の場合はすべてパルス発生の動作は停止される。従って、（Ｃ1，Ｃ2，Ｃ3）の制御は、かなり自由度があるように思えるがそうではない。（Ｃ1，Ｃ2，Ｃ3）のうちの何れかひとつの端子のみを使用して回路を制御したときは、パルスフィンガ数が、本実施例のように、３段のリング発振回路を構成してなるときは３の倍数に限定されてしまう。
【００７７】
いま、初期値として論理回路４０２が（Ｃ1，Ｃ2，Ｃ3）＝（Ｈ，Ｌ，Ｌ）を出力していたとする。このとき（Ｑ1，Ｑ2，Ｑ3）＝（Ｌ、Ｈ、Ｌ）である。この状態でパルス起動信号Ｃ0が端子４０１に入力されると論理回路４０２は（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｌ）を発生させる。
【００７８】
これに伴いＮＯＲ回路４０３，４０４，４０５により構成されるリング発振回路は、発振を開始し、端子Ｐｏｕｔ４１０からパルスの出力を開始する。所望のフィンガ数のパルスを得るために論理回路４０２は、（Ｃ1，Ｃ2，Ｃ3）に信号を設定する。即ち、図５で例示したように、例えばフィンガ数が３ｎ＋１（ｎは整数）のパルスを発生する場合、論理回路４０２は、Ｑ1，Ｑ2，Ｑ3の状態を監視しＱ3がＬとなったとき、（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｈ）を出力しパルスの発生を終了させる。
【００７９】
論理回路４０２はこの状態を保持し、次にパルス起動信号Ｃ0が端子４０１に入力されるのを待つ。先ほどの初期状態では（Ｃ1，Ｃ2，Ｃ3）＝（Ｈ，Ｌ，Ｌ）でパルス起動信号Ｃ0を待っていたが、今度は（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｈ）の状態でＣ0を待つことになる。回路は循環対称回路であるので、Ｃ1，Ｃ2，Ｃ3をそれぞれＣ2，Ｃ3，Ｃ1に入れ替えて考えれば以下の動作は同じになる。
【００８０】
即ち、この状態で次のＣ0が入力された場合、論理回路４０２は、（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｌ）を発生させパルスの発生を開始し、Ｑ1がＬとなったとき（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｈ，Ｌ）を出力しパルスの発生を終了させれば、同じパルスフィンガ数のパルスが発生できる。
【００８１】
このように、回路の対称性を利用すると制御が容易となり、また論理回路４０２も循環対称性を考慮して容易に設計することができる。
【００８２】
本実施例によれば、簡単な回路で帯域制限された任意長のＵＷＢパルス信号の発生が可能である。
【００８３】
（実施例４）
実施例４は、図１７（ｇ）で説明した差動出力のパルス信号に帯域制限を課したパルスを発する回路について本発明に基づいて構成された例を示す。図６はその回路図であり、図８に動作を説明するタイム図を示す。
【００８４】
パルスの起動は端子６０７に入力される起動信号によってなされる。変換回路６０６は、この起動信号を受け２相の信号に変換する回路であり、差動のインバータ遅延回路６０５が起動される。
【００８５】
差動のインバータ遅延回路６０５は、各段の遅延素子が図７に示すような回路構成をとることができる。図７は、該遅延回路６０５の１段あたりの構成例を示す図であり、図１６に示したインバータ遅延回路の遅延素子７０８，７０９を２列に並べクロスカップルインバータ７０１で結合したものである。個々の回路についてはすでに説明されているので、図１６と同じ番号を付してその動作の説明は省略する。
【００８６】
遅延素子７０８，７０９のおのおのの入力端子１２０８は、ｉ番目において入力端子Ｄｉ７０２，ＸＤｉ７０３となって互いに逆位相の信号で駆動される。おのおのの出力１２１０は、ＸＤｉ＋１ ７０４，Ｄｉ＋１ ７０５となって次段の遅延素子に接続されるとともに、小さいバッファ回路１２０５にて信号を抜き取り続いて大きなバッファ回路１２０６によって駆動能力を高めそれぞれスイッチアレイを駆動する信号の出力端子７０６，７０７となる。以下の説明では、バッファ回路１２０５，１２０６の遅れを伴うがこれらのバッファ回路は省略し、スイッチアレイを駆動する信号の信号名は、同じＸＤｉ＋１およびＤｉ＋１を使うものとする。
【００８７】
変換回路６０６によって差動のインバータ遅延回路６０５が位相の反転した信号Ｄ０，ＸＤ０で同時に起動されると、図８に示したＸＤ１，Ｄ２，・・・，Ｄ１０のようにｔdの遅れを伴って位相を反転させながら１０個の遅延信号が得られるとともに、さらにそれらの信号を反転した１０個の遅延信号Ｄ１，ＸＤ２，・・・・，ＸＤ１０が得られる。図８では信号Ｄ１，ＸＤ２，・・・・，ＸＤ１０は省略されている。
【００８８】
スイッチアレイ６０１，６０２，６０３，６０４の内部の構造は、図１の一点鎖線で囲った部分であるスイッチアレイ１５０と同じである。すなわちトランジスタ１１１〜１２５によるスイッチアレイとおのおの所定の電位ＶＮi、ＶＰi（ｉは偶数、例として本実施例では２≦ｉ≦８の偶数）が接続された電源端子１４１〜１４８から構成される。ｋを整数とする時、それぞれのゲート端子Ｇｋａ，Ｇｋｂが同時にＨのとき、出力端子ＰＯはＶＮ2kに接続され、Ｇｋｂ，Ｇｋｃが両方ともＬのとき、出力端子ＰＯはＶＰ２ｋに接続される。それぞれのスイッチアレイは、表１に示すように接続されている。
【００８９】
【表１】
0005217351.tif 000002
【００９０】
表１に示す接続によってスイッチアレイ６０１は、Ｄ９およびＤ２が同時にＨのときすなわちＤ９およびＤ２の論理積が真のとき（図８で期間ｔ9から期間ｘｔ1まで）およびＸＤｉ−１とＤｉの論理積が真のときすなわち図８で期間ｘｔi-1のときに、パルス出力端子ＰＯに電位レベルＶＮiを出力し、Ｄｉ−２およびＸＤｉ−１が両方ともＬのとき、すなわちＸＤｉ−２とＤｉ−１の論理積が真のとき（期間ｘｔiのとき）、パルス出力端子ＰＯに電位レベルＶＰiを出力する（図８に付番８０１で示す。なお各フィンガの波高値はＶＮi，ＶＰiに比例したものとなるが、図では等波高値で示し波高値は文字で記した）。ここに、ｉは４≦ｉ≦８の偶数である。
【００９１】
同様にスイッチアレイ６０２は、ＸＤ１０およびＸＤ３が同時にＨのときすなわちＸＤ１０およびＸＤ３の論理積が真のとき（図８で期間ｘｔ10から期間ｔ2まで）およびＤｉとＸＤｉ＋１の論理積が真のときすなわち図８で期間ｔiのときに、パルス出力端子ＰＯに電位レベルＶＮiを出力し、ＸＤｉ−１およびＤｉが両方ともＬのとき、すなわちＤｉ−１とＸＤｉの論理積が真のとき（期間ｘｔi+1のとき）、パルス出力端子ＰＯに電位レベルＶＰiを出力する（図８に付番８０２で示す。なお各フィンガの波高値はＶＮi，ＶＰiに比例したものとなるが、図では等波高値で示し波高値は文字で記した）。ここに、ｉは４≦ｉ≦８の偶数である。
【００９２】
またスイッチアレイ６０３はＸＤ９およびＸＤ２が同時にＨのときすなわちＸＤ９およびＸＤ２の論理積が真のとき（図８で期間ｘｔ9から期間ｔ1まで）およびＤｉ−１とＸＤｉの論理積が真のときすなわち図８で期間ｔi-1のときに、パルス出力端子ＰＯに電位レベルＶＮiを出力し、ＸＤｉ−２およびＤｉ−１が両方ともＬのとき、すなわちＤｉ−２とＸＤｉ−１の論理積が真のとき（期間ｔi-1のとき）、パルス出力端子ＰＯに電位レベルＶＰiを出力する（図８に付番８０３で示す。なお各フィンガの波高値はＶＮi，ＶＰiに比例したものとなるが、図では等波高値で示し波高値は文字で記した）。ここに、ｉは４≦ｉ≦８の偶数である。
【００９３】
またスイッチアレイ６０４はＤ１０およびＤ３が同時にＨのときすなわちＤ１０およびＤ３の論理積が真のとき（図８で期間ｔ10から期間ｘｔ2まで）およびＸＤｉとＤｉ＋１の論理積が真のときすなわち図８で期間ｘｔｉのときに、パルス出力端子ＰＯに電位レベルＶＮiを出力し、Ｄｉ−１およびＸＤｉが両方ともＬのとき、すなわちＸＤｉ−１とＤｉの論理積が真のとき（期間ｘｔｉのとき）、パルス出力端子ＰＯに電位レベルＶＰiを出力する（図８に付番８０４で示す。なお各フィンガの波高値はＶＮi，ＶＰiに比例したものとなるが、図では等波高値で示し波高値は文字で記した）。ここに、ｉは４≦ｉ≦８の偶数である。
【００９４】
さらにスイッチアレイ６０１の出力ＰＯとスイッチアレイ６０３の出力ＰＯをワイヤードオア接続して、差動出力の一方のパルス出力端子Ｐｏｕｔｐ６１１とし、スイッチアレイ６０２の出力ＰＯとスイッチアレイ６０４の出力ＰＯをワイヤードオア接続して、差動出力のもう一方のパルス出力端子Ｐｏｕｔｍ６１０とする。
【００９５】
上記の接続によって出力されるパルスは、スイッチアレイ６０１，６０２，６０３，６０４内で接続された電源電位の値ＶＮi，ＶＰiを所定の値に設定することによって帯域制限されたものとなる。具体的には出力パルスの前後縁でフィンガの波高値を小さく設定する。本実施例ではＶＮ1，ＶＰ1，ＶＮ4，ＶＰ4の絶対値をＶＮ2，ＶＰ2，ＶＮ3，ＶＰ3の絶対値より小さくなるように設定する。
【００９６】
上記では各スイッチアレイ６０１，６０２，６０３，６０４内で接続する電源電位の値ＶＮi，ＶＰiは共通の値で説明したが、各スイッチアレイ毎に異なる電源電位を設定しても良い。こうすることにより、より設定の自由度が増して木目の細かい設定が可能となる。
【００９７】
さらに、｛ＶＮi｝，｛ＶＰi｝のどちらか一方は共通の電位で設定しても良い。こうすることによって必要な電源数を減らすことができる。この場合でも最終的な差動信号としてＰｏｕｔｐ−Ｐｏｕｔｍを考えるならば、同じように帯域制限された目的のパルスを生成できる。
【００９８】
上記のような接続をとる場合、Ｄ０の立ち下がりに呼応して（期間ｘｔ2〜ｘｔ8に）パルス列を発するスイッチアレイ６０１とＸＤ０の立ち下りに呼応して（期間ｔ2〜ｔ8に）パルス列を発するスイッチアレイ６０３は回路的にはまったく対称である。また同様にＤ０の立ち下がりに呼応して（期間ｘｔ3〜ｘｔ9に）パルス列を発するスイッチアレイ６０４とＸＤ０の立ち下りに呼応して（期間ｔ3〜ｔ9に）パルス列を発するスイッチアレイ６０２は回路的にはまったく対称である。すなわち図３においてインバータ遅延回路の名端子名のＸＤｉとＤｉ（ｉは０≦ｉ≦１０の整数）を入れ替えても元の回路に一致する。ゆえにスイッチアレイ６０１および６０３、またはスイッチアレイ６０２および６０４はＤ０，ＸＤ０の立ち上がりまたは立ち下りに呼応してまったく同一のパルス波形を発生する。少なくとも同一半導体基板上に対称性の良いパターン配置によって回路を作りこめば発生されるパルスは、事実上同一の対称性の良い波形となる。さらにスイッチアレイ６０２、またはスイッチアレイ６０４の接続は、接続されるインバータ遅延回路の端子名をＤｉ→ＸＤｉ−１、またはＸＤｉ→Ｄｉ−１と変更すると、それぞれスイッチアレイ６０１または６０３の接続と一致し事実上同一の回路トポロジーとなる。ゆえにそれらの生成するパルス波形はｔdだけ発生される時間がずれているが、事実上同一の対称性の良いパルスが発生される。
【００９９】
スイッチアレイ６０１の出力ＰＯとスイッチアレイ６０３の出力ＰＯをワイヤードオア接続して、差動出力の一方のパルス出力端子Ｐｏｕｔｐ６１１とし、スイッチアレイ６０２の出力ＰＯとスイッチアレイ６０４の出力ＰＯをワイヤードオア接続して、差動出力のもう一方のパルス出力端子Ｐｏｕｔｍ６１０とすることにより、その差Ｐｏｕｔｐ−Ｐｏｕｔｍは図８に示すような対称性の良いパルスとなる。なお同図では負荷容量を考慮したパルス出力波形は省略したが、重い容量性負荷が接続される場合であってもその対称性は崩れないことは自明であろう。
【０１００】
本実施例では実施例１における中間レベルを定めるトランジスタ１２７，１２８が不要であり、この部分によって生じるリーク電流をなくすことができ、回路の低消費電力化が可能となる。またトランジスタ１３１，１３２のようにｔdの半分で駆動されることが望ましいスイッチ素子も無く回路設計が容易となる。さらに実施例１ではインバータ遅延素子の段数が１０段必要であったが、本実施例では９段あれば十分であり、わずかながら使用される素子数を減らすことができる（１段目の出力Ｄ１，ＸＤ１が使用されていないことに注意、１段目は省略が可能である）。
【０１０１】
なお、上記説明ではインバータ遅延回路の段番号を１から付番しているが、スイッチ切替動作の順序と論理およびＶＮi，ＶＰiの設定値が重要であって、インバータ遅延回路の各出力は、任意の数字から付番してよい。またｉはそれに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【０１０２】
また、ブール代数の定理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項には、これらの等価な回路は当然含まれるべきである。
【０１０３】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは、回路素子の動作限界近くの高周波高速であっても対称性の良い精密な帯域制限された差動のパルス発生が可能である。
【０１０４】
（実施例５）
図９〜図１１は実施例１〜４のパルス発生回路を用いた電子装置の要部を説明する図であり、ＵＷＢ送受信装置に応用した場合の例を示す。
【０１０５】
ＵＷＢ送信回路９０１は図１、図２、図４または図６のパルス発生回路が含まれる。端子９０３は、起動信号を入力する端子であり、端子９０４は、送信するデータの入力端子である。端子９０４に入力される信号に応じて発生されるパルスに変調をかけるが、変調の方法については後述する。
【０１０６】
実施例４（図６）パルス発生回路の出力端子は２つあり、差動のパルス信号を発する。そのため、このパルス発生回路を使用した送信機は、平衡型のアンテナを駆動することができる。図９では、送信機として平衡型アンテナ９０２を駆動する場合を例示しているが、実施例１、２または３（図１、図２、図４）のパルス発生回路を用いてシングルエンド出力のパルスを発生させてモノポールアンテナのような不平衡型のアンテナを駆動することもできる。
【０１０７】
変調の方式としては出力されるパルスの極性を入力端子９０４に入力される送信データの値に従って切り替え変調するパルスの２相変調（ＢＰＭ：Ｂｉ−Ｐｈａｓｅ  Ｍｏｄｕｌａｔｉｏｎ）や、起動信号に遅延回路を接続してその遅延時間を送信データに従って切り替えるパルス位置変調（ＰＰＭ：Ｐｕｌｓｅ  Ｐｏｓｉｔｉｏｎ  Ｍｏｄｕｌａｔｉｏｎ）などが可能である。
【０１０８】
図１０はＰＰＭの変調回路を示す。端子９１５は、起動信号を入力する端子である。この信号から遅延回路９１７によって遅延させた信号と、遅延回路９１７を通さずに遅延させないそのままの信号を生成し、スイッチ９１９によって選択する。端子９１６に入力される送信データのビットの値が１か０かによって遅延回路９１７を通した信号、通さない信号のどちらかを選ぶことにすれば、送信データの値によって、起動信号は、遅延回路の遅延時間シフトすることができＰＰＭ変調を行うことができる。
【０１０９】
図１１は変調方式としてＢＰＭを用いる場合である。端子９２２に入力されるパルス起動信号は、パルス発生回路９２５の起動端子に入力される。パルス発生回路９２５には、上記実施例４の回路を使用することができる。パルス発生回路９２５によって発生されたパルスは、スイッチ９２６によって切り替えて、端子９２３に印加される送信データに基づきその極性を反転させる。この操作によって、端子９２７にはＢＰＭ変調された平衡型のパルスが得られる。
【０１１０】
本実施例のように、ＵＷＢ送信機のパルス発生回路として本発明によるパルス発生回路を使用すれば、発生されるパルスは、スペクトルの広がりが小さくサイドローブのレベルが低いために、特別なフィルタ等を用いなくても他に与える影響を低減することができる。
【０１１１】
図９においてアンテナ９０５以降は受信回路の構成を示す。すなわち受信アンテナ９０５で受信されたＵＷＢパルス信号は、低雑音増幅回路９０６で増幅し、Ｉ，Ｑのミキサ回路９０７，９０８に入力される。ミキサ回路９０７，９０８は、テンプレートパルス発生回路９０９，９２９によって発生されたテンプレートパルスとの乗算を行い積分回路（∫）９１０，９１１に送る。積分回路９１０，９１１では、ミキサ回路９０７，９０８で混合（乗算）した信号の高域成分を取り除き復調を行う。判定回路９１２は、それぞれの信号の強度を見て送信されたビットを判断し元の送信データに戻す。
【０１１２】
ここでテンプレートパルス発生回路９０９，９２９として、本願実施例のパルス発生回路が使用できる。特に実施例４のパルス発生回路は差動のテンプレートパルス発生が可能であり、低雑音増幅回路９０６やミキサ回路９０７，９０８を差動式の回路を使用することを可能とする。差動式の回路は、同相ノイズをキャンセルしまた低電圧動作に適しており低電力低雑音の機器構成に都合が良い。また位相の互いに９０度異なるＩＱのテンプレートパルスを用いることができると、ＢＰＭやＰＰＭでも効率の良い受信が可能となる。すなわちＢＰＭやＰＰＭの変調時において、Ｉチャネルをデータの復調にあてて、Ｑチャネルをトラッキングに使うなどの方法を取ることが可能である。なぜならＱチャネル出力を常に０になるようにテンプレート発生のタイミングを調整すれば、Ｉチャネルではその出力振幅値が最大となるので、このような制御によって同期検波のトラッキングが可能となる。図９に示すように、２つのテンプレートパルス発生回路９０９，９２９を用いてそれを９０度位相となるように起動パルスを発生させ起動することによってＩＱテンプレートパルスの発生が可能である。
【０１１３】
テンプレートパルス発生回路として本発明による他の回路、すなわち実施例１〜３の回路を用いることももちろん可能である。それらの回路を用いる場合は、低雑音増幅回路９０６やミキサ回路９０７，９０８には不平衡型の回路を用いる。また、ＩＱ２チャネルのテンプレートが必要な場合は、上記同様に実施例１〜３の回路を２つ用いて所定量の時間差で起動すればよい。
【０１１４】
受信機のテンプレートパルス発生回路で発生されるテンプレートパルスは、空間へエネルギーを放射することを意図したものでないので、帯域制限は必要ないと思われるかもしれない。しかしながら、テンプレートパルスは、送信機で使用したパルスと同一波形のときがもっとも相関値が高くなるため、理想的には受信機のテンプレート発生回路は送信機で使用した回路と同じものを使用すべきである。また、多くの受信機で課題となるスプリアス放射の低減には大いに効果があることは言うまでも無いだろう。
【０１１５】
本発明によるパルス発生回路は簡単な回路で信号間の振幅などのばらつきが少なく平衡度の良いひずみの少ない信号が発生できる。しかも消費電力が少ない。したがって、本発明のパルス発生回路は、ＵＷＢ通信装置の高性能化に必要な差動型の信号発生、ＩＱ信号の発生、低歪などのすべての要求仕様を備えている。従って本発明によるパルス発生回路をＵＷＢ通信装置に応用すれば高性能な装置を実現できる。
【０１１６】
また本回路をＣＭＯＳ集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、いわゆるアイドリングカレントがない。通信装置に応用した場合は、伝送する情報量（ビットレート）に応じて常に最小の消費電力で作動させることが可能である。
【０１１７】
（産業上の利用可能性）
以上、各スイッチアレイに接続された電源は電位｛ＶＮi｝，｛ＶＰi｝を供給する電圧源であるとして説明したが、電流源、あるいは他の電気量を供給する電源であっても良い。
【０１１８】
本発明は、短パルスを利用するＵＷＢ通信に利用すれば、特にその効果が大きい。
【図面の簡単な説明】
【０１１９】
【図１】本発明のパルス発生回路の実施例を表す図である。
【図２】本発明の他のパルス発生回路の実施例を表す図である。
【図３】本発明の他のパルス発生回路の動作を表すタイム図である。
【図４】本発明のさらに他のパルス発生回路の実施例を表す図である。
【図５】本発明のさらに他のパルス発生回路の動作を表すタイム図である。
【図６】本発明のさらに他のパルス発生回路の実施例を表す図である。
【図７】本発明に使用するインバータ遅延回路を説明する図である。
【図８】本発明のさらに他のパルス発生回路の動作を表すタイム図である。
【図９】本発明に係るＵＷＢ通信装置の実施例を表す図である（その１）。
【図１０】本発明に係るＵＷＢ通信装置の実施例を表す図である（その２）。
【図１１】本発明に係るＵＷＢ通信装置の実施例を表す図である（その３）。
【図１２】従来のパルス発生回路の図である。
【図１３】従来のパルス発生回路の動作タイム図である。
【図１４】従来の他のパルス発生回路の図である。
【図１５】従来の他のパルス発生回路の動作タイム図である。
【図１６】インバータ遅延回路を説明する図である。
【図１７】本発明で発生しようとするパルスを説明する図である。
【図１８】本発明で発生しようとするパルスの波形とスペクトルを説明する図である（その１）。
【図１９】本発明で発生しようとするパルスの波形とスペクトルを説明する図である（その２）。
【図２０】本発明で発生しようとするパルスの波形とスペクトルを説明する図である（その３）。
【図２１】本発明で発生しようとするパルスの波形とスペクトルを説明する図である（その４）。
【図２２】本発明で発生しようとするパルスの波形とスペクトルを説明する図である（その５）。
【図２３】本発明で発生しようとするパルスの波形とスペクトルを説明する図である（その６）。
【符号の説明】
【０１２０】
１０１，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，７０７，７０８…インバータ遅延回路
１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，１２０，１２１，１２２，１２３，１２４，１２５，１３１，１３２，４１１，４１２，４１３，４１４，４１５，４１６，４１７，４１９，４２０，４２１，４２２…トランジスタ
１４１，１４２，１４３，１４４，１４５，１４６，１４７，１４８，１２６，１２９…電源端子２０１，４０２…論理回路
２０２，２０３，４０９，４２４…ローパスフィルタ
４０３，４０４，４０５…ＮＯＲ遅延回路
６０５…差動出力の遅延回路列
１５０，６０１，６０２，６０３，６０４…スイッチアレイ
７０１…クロスカップルインバータ
７０８，７０９…インバータ遅延回路
９０１，９０９，９２１，９２５，９２９…パルス発生回路
９０６…低雑音増幅回路
９０７，９０８…ミキサ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２３】
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【図２２】
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