(57)【特許請求の範囲】
【請求項１】
スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）であって、
アレイに配列された複数のＳＲＡＭセルであって、前記アレイが複数の行と複数の列を含むものである複数のＳＲＡＭセルと、
前記アレイの前記複数の列のそれぞれに対応する複数の電圧制御回路と、を備え、
前記複数の電圧制御回路の各々が、電源の出力に結合され、各前記電圧制御回路が、前記複数の列のうちの選択された列に属する複数のＳＲＡＭセルの電源入力に供給される電圧を一時的に減少させるように動作可能であり、前記選択された列は、前記選択された列に属する前記複数のＳＲＡＭセルの１つにビットが書き込まれる書込み動作中に選択され、
前記電圧制御回路は、書き込みビット選択信号により駆動される第１のｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）とを備え、
前記電源入力に供給される前記電圧を一時的に減少させるために、前記ｎ型電界効果トランジスタが、プルダウン・デバイスとして機能して、第２のｐ型電界効果トランジスタにより供給される電圧まで前記電圧を一時的に減少させる、
スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）。
【請求項２】
複数のビット線をさらに備え、少なくとも１つのビット線が前記アレイの前記複数の列の各列に対応しており、前記アレイに配列された前記複数のＳＲＡＭセルの各々が、一対の交差結合（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）相補型金属酸化物半導体（「ＣＭＯＳ」）インバータおよび一対の対応するパスゲートを含み、各前記ＣＭＯＳインバータが、前記ＳＲＡＭセルの前記電源入力とグラウンドの間に結合された導電路を有し、前記一対の対応するパスゲートの各々が、前記一対のＣＭＯＳインバータのうちの１つのそれぞれのゲート入力と前記ＳＲＡＭセルが属する列に対応する前記少なくとも１つのビット線の１つとの間に結合された導電路を有している、請求項１に記載のＳＲＡＭ。
【請求項３】
前記パスゲートの各々が、ｎ型電界効果トランジスタ（「ＮＦＥＴ」）を含む、請求項２に記載のＳＲＡＭ。
【請求項４】
各前記電圧制御回路のｎ型電界効果トランジスタ（「ＮＦＥＴ」）およびｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、前記ＮＦＥＴおよび前記ＰＦＥＴの各々が前記電源の出力に接続された導電路を有している、請求項１に記載のＳＲＡＭ。
【請求項５】
各前記電圧制御回路が、第１のｐ型電界効果トランジスタ（「ＰＦＥＴ」）および第２のＰＦＥＴを含み、前記第２のＰＦＥＴが、互いに結ばれたゲート端子とドレイン端子を有している、請求項１に記載のＳＲＡＭ。
【請求項６】
各前記電圧制御回路が、第１のｐ型電界効果トランジスタ（「ＰＦＥＴ」）および第２のＰＦＥＴを含み、前記第２のＰＦＥＴが、互いに結ばれたゲート端子とドレイン端子を有し、さらに、各前記電圧制御回路が、前記第１および第２のＰＦＥＴの前記ドレイン端子とグラウンドの間に結合された導電路を有するｎ型電界効果トランジスタ（「ＮＦＥＴ」）を含む、請求項１に記載のＳＲＡＭ。
【請求項７】
前記複数の電圧制御回路の各々が、第１の時点で、前記複数のＳＲＡＭセルの電源入力に供給される電圧を第２の電圧に減少させるように動作可能であり、さらに、前記複数のＳＲＡＭセルのうちのアクセスされた１つに接続されたワード線が、前記第１の時点よりも後の第２の時点でアクティブ化され、データ・ビットが、前記第２の時点の後で前記複数のＳＲＡＭセルのうちの前記アクセスされた１つに書き込まれる、請求項１に記載のＳＲＡＭ。
【請求項８】
前記アレイの前記複数の列のそれぞれの１つの中央に沿って各々走っている複数の電源導体をさらに備え、前記複数の電源導体の各々が、前記複数の電圧制御回路の１つを、前記複数の列の個々の前記複数のセルの前記電源入力に接続している、請求項１に記載のＳＲＡＭ。
【請求項９】
スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）に供給される電圧レベルを制御する方法であって、
前記ＳＲＡＭの複数の列のうちの書込み動作のために選ばれた１つの列に前記ＳＲＡＭの複数のＳＲＡＭセルが属していなければ、前記複数のＳＲＡＭセルに第１の電圧レベルで電圧を供給するステップと、
前記複数の列のうちの第１の列を書込み動作のために選択するステップと、
書き込みビット選択信号により駆動されるｎ型電界効果トランジスタが、プルダウン・デバイスとして機能して、ｐ型電界効果トランジスタにより供給される電圧まで前記電圧を一時的に減少させるステップと、
前記電圧を、前記第１の電圧レベルよりも低い第２の電圧レベルで、前記第１の列に属する複数のＳＲＡＭセルに供給するステップと、
前記電圧を前記第２の電圧レベルで供給し続けながら、前記第１の列に属する前記複数のＳＲＡＭセルの１つにビットを書き込むステップと、
前記第１の列が書込み動作のために最早選択されていないとき、前記電圧を前記第１の電圧レベルで前記第１の列に属する前記複数のＳＲＡＭセルに供給するステップと、を含む方法。
【請求項１０】
前記複数のＳＲＡＭセルに供給される前記電圧が、前記複数のＳＲＡＭセルの電源入力に供給される、請求項９に記載の方法。
【請求項１１】
前記第２の電圧レベルが、電界効果トランジスタ（「ＦＥＴ」）の閾値電圧に等しい量だけ前記第１の電圧レベルよりも低い、請求項１０に記載の方法。
【請求項１２】
前記第２の電圧レベルが、ｎ型ＦＥＴ（「ＮＦＥＴ」）の閾値電圧に等しい量だけ前記第１の電圧レベルよりも低い、請求項１０に記載の方法。
【請求項１３】
前記第２の電圧レベルが、ｐ型ＦＥＴ（「ＰＦＥＴ」）の閾値電圧に等しい量だけ前記第１の電圧レベルよりも低い、請求項１０に記載の方法。
【請求項１４】
前記複数のＳＲＡＭセルが、パスゲートを含み、前記パスゲートがＮＦＥＴを含む、請求項１０に記載の方法。
【請求項１５】
前記複数のＳＲＡＭセルに供給される前記電圧が、第１の時点で前記第２の電圧に下げられ、前記複数のＳＲＡＭセルのうちのアクセスされた１つに接続されたワード線が、前記第１の時点よりも後の第２の時点でアクティブ化され、前記データ・ビットが前記第２の時点の後で前記複数のＳＲＡＭセルのうちの前記アクセスされた１つに書き込まれる、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）に関し、より詳細には、供給された電圧レベルを変える回路を有するＳＲＡＭに関する。さらに、本発明の態様は、供給された電圧レベルが変えられるＳＲＡＭを動作させる方法に関する。
【背景技術】
【０００２】
ＳＲＡＭは、高速（低サイクル時間）かつ即時（低待ち時間）アクセスが望ましいプロセッサおよび他のデータ記憶用デバイスの中でＳＲＡＭが果たす機能に特に適している。入出力インタフェースおよび直接メモリ・アクセス（「ＤＭＡ」）・インタフェース用バッファを含んだキャッシュ・メモリ、制御記憶装置、バッファ・メモリ、命令パイプライン、およびデータ・パイプラインのようなプロセッサ内の特定のタイプの記憶装置は、ほとんど常にＳＲＡＭを使用して実現されている。その上、通信インタフェース例えばネットワーク・アダプタ・バッファなどに使用される特定の記憶には、また、速度と低待ち時間のためにＳＲＡＭが利用される。ＳＲＡＭは、他の機能例えばプロセッサ（マイクロプロセッサおよび中央処理装置（「ＣＰＵ」）とも様々に呼ばれる）が実現されているチップにしばしば組み込まれるので、ＳＲＡＭは、プロセッサが許容しなければならない条件と同程度の困難な動作条件で機能しなければならない。特に、ＳＲＡＭは、プロセッサと同じ広い動作温度範囲内で機能しなければならないし、またプロセッサと同じ程度の供給電圧の変動例えば雑音外乱を許容することができなければならない。さらに、ＳＲＡＭおよび、他の機能を有するチップに組み込まれたＳＲＡＭのサイズは大きくなっている。ＳＲＡＭが数千万ビットを格納することは、プロセッサのような他のチップに組み込まれたＳＲＡＭでさえも、珍しいことではない。その上、用途特定集積回路（「ＡＳＩＣ」）に対するますます増大する要求を満たすために、トランジスタおよびそこで使用される電圧の従来にない小さなサイズおよび値へのスケーリングにもかかわらず、多機能チップに組み込むことができる大きな能力を有するＳＲＡＭマクロ（「マクロ」は機能モジュールである）を実現することが望ましい。
【０００３】
ＳＲＡＭの記憶セルすなわち「ＳＲＡＭセル」は、ＳＲＡＭセルのアレイすなわち「ＳＲＡＭアレイ」に配列される。ワード線（「ＷＬ」）は、ＳＲＡＭアレイを横切って行方向に走っている。ビット線は、ＳＲＡＭアレイを横切って列方向に走っている。一般に、ＳＲＡＭアレイのセルの行の各セルに１つのワード線ＷＬが接続されている。一般に、相補信号を伝える２つのビット線が、ＳＲＡＭアレイのセルの列の各セルに接続され、ビット線の一方はビット信号の実際の状態を表す「真」信号を伝え、他方のビット線はビット信号の反転されたものを表す「補」信号を伝えている。
【０００４】
ＳＲＡＭアレイの中の各セルのサイズは、ＳＲＡＭの世代が最新であるほど小さくなるので、各セルに使用される電界効果トランジスタ（「ＦＥＴ」）の閾値電圧は、よりいっそう変わりやすくなりやすい。さらに、ＳＲＡＭアレイに供給される電力の電圧レベルは、新しい世代のＳＲＡＭの導入と共に減少し、または「スケーリング」される。
【０００５】
ＳＲＡＭのセルのＦＥＴの閾値電圧の変わりやすさの増大および電源電圧レベルの減少のために、ＳＲＡＭの動作中に特定の誤りマージンを確実に維持することはいっそう困難になる。そのような誤りマージンは、ＳＲＡＭに格納されたデータの完全性を維持するＳＲＡＭの能力と直接関係がある。明らかに、極めて少量のそのような誤りはＳＲＡＭの動作中に生じるという要求条件がある。最大許容可能な誤り、すなわちそのような誤りの上限は、「シグマ」の数で測定されることが多い。シグマは、そのような誤りの発生を表す分布曲線の標準偏差を表す。現在製造されているＳＲＡＭは、１ＳＲＡＭアレイ当たりに数百万のセルを有することがあるので、上限は、一般に、１ＳＲＡＭアレイ当たり１または２個の誤りに設定される。言い方を変えると、誤りの最大許容可能な割合は、例えば１０億分の１または２のようなレベルに設定される。これはほぼ５．２シグマになる。
【０００６】
ＳＲＡＭで維持される必要のある誤りマージンには、アクセス外乱マージン（「ＡＤＭ」）および書込みマージン（「ＷＲＭ」）がある。ＳＲＡＭのセルに格納されたビットの状態は、ＳＲＡＭセルが部分的に選択されたとき自然反転されやすい。アクセス外乱マージン（ＡＤＭ）は、ＳＲＡＭアレイの部分的に選択されたセルに格納されたビットの状態が自然に１つの状態から他の状態に変化する可能性、例えば、読出しまたは書込み動作中にＳＲＡＭのセルがアクセスされたとき「ハイ」状態から「ロー」状態に反転する可能性の目安である。そのセルに接続されたワード線がアクティブ化されたとき、選択されないＳＲＡＭセルは「半分だけ」選択されている。言い換えると、同じワード線に接続された別のセルが読出しか書込みかのどちらかの動作のためにアクセスされるとき、セルは半分だけ選択される。そのような「半分だけ」選択されたセルは、ＳＲＡＭ内でのセルへのアクセス中に外乱をいっそう受けやすい。というのは、そのようなセルは、しばしば、それらがアクセスされていない時間にそのようなアクセス中の電位外乱をより受けやすいからである。
【０００７】
満たされなければならい他の誤りマージンは、ＳＲＡＭセルに供給されたビット線信号の強さおよびそうするように割り当てられた時間が与えられたとして、ビットの状態をＳＲＡＭセルに書き込む能力である。ここで、重要なことは、ＳＲＡＭセルが、供給されたビット線信号の影響を受けて１つの安定状態から他の状態に変化するのに十分なドライブ電流を有していることである。供給されたビットをＳＲＡＭセルに書き込むことができない場合には、データの完全性が影響を受ける。ＷＲＭは、このタイプの誤りの発生に関係する。ここで再び、このタイプの誤りを極めて僅かな量に減らすことが重要である。ＡＤＭと同じように、ＷＲＭは、一般に、誤り発生の分布の中心からの標準偏差すなわち「シグマ」で測定される。上記の場合のように、好ましくは、ＷＲＭは、大きなシグマ数に、好ましくは約５．２以上のシグマ値に維持されるべきである。
【０００８】
ＳＲＡＭの各引き続く世代ごとに、ＳＲＡＭアレイの各ＳＲＡＭセルに供給される１つまたは複数の電圧をスケーリングすることによって、所望のＡＤＭおよび所望のＷＲＭを達成することはますます困難になるだけである。電圧のスケーリングにもかかわらず、大きなＡＤＭを実現するために様々な方法が提案された。各ｎ型ＦＥＴ（「ＮＦＥＴ」）およびｐ型ＦＥＴ（「ＰＦＥＴ」）の閾値電圧を高くすることは、ＡＤＭを改善するのに役立つ。しかし、そのような方法は、場合によっては、ＷＲＭを悪くする。ＳＲＡＭでは、各ＳＲＡＭセル内で利用可能なドライブ電流の量は、電圧のスケーリングのために既に限られている。その結果として、ＮＦＥＴおよびＰＦＥＴの閾値電圧を上げると、ＮＦＥＴはいっそう弱くなり、ＰＦＥＴはいっそう強くなる。ＳＲＡＭセルはそのような条件の下でより安定になるが、各ＳＲＡＭセルに書き込むことは、前よりも困難になる。
【０００９】
さらに、ＮＦＥＴの閾値電圧を上げようと上げなかろうと、またはＰＦＥＴの閾値電圧を下げようと下げなかろうと、ＡＤＭおよびＷＲＭは温度に対して異なった反応を示す傾向がある。より低い温度で、例えばＳＲＡＭを含むチップが最初にオンになったとき、またはチップがより低い周波数で動作しているとき、ＡＤＭのシグマ値はより大きくなる傾向がある。他方で、ＡＤＭのシグマ値は、温度の上昇と共に小さくなる。他方で、ＷＲＭのシグマ値はより低い温度でより小さくなる可能性があり、ＷＲＭのシグマ値は、温度の上昇と共に大きくなる可能性がある。ＳＲＡＭの将来世代ではトランジスタ・サイズはさらに小さい方にスケーリングされるので、ＳＲＡＭ（およびＳＲＡＭを内蔵するプロセッサ）が動作する必要のある温度範囲にわたってＡＤＭとＷＲＭの両方で望ましいシグマ値を実現することはいっそう困難になる。
【００１０】
ＰＦＥＴパスゲートを有するＳＲＡＭセルの書込み方式を提供することが、本発明の譲受人に譲渡されたＷｏｎｇの米国特許第６，５４９，４５３号（‘４５３特許）の特徴とする１つの目標である。‘４５３特許に記載されている１つの方式では、記憶セルに供給された電圧は、記憶セルへのデータ書込み動作中に、１つのレベルから別のレベルに調整される。記憶セルのプルアップ・デバイスに供給された供給電圧は、データ書込み動作中により低いレベルに「浮遊降下」する。その上、その特許に記載された１つまたは複数の他の方式では、記憶セルのプルダウン・デバイスは、グラウンドから切り離され、グラウンドよりも高い電圧レベルに「浮遊上昇」することができるようになる。
【特許文献１】米国特許第６，５４９，４５３号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述の議論から、明らかなことであるが、ＳＲＡＭセルで使用されるトランジスタおよび電圧のいっそうのスケーリングにもかかわらず、ＳＲＡＭの大きなＷＲＭおよびＡＤＭを維持する新しい方法が必要とされている。
【課題を解決するための手段】
【００１２】
本明細書で説明する本発明の実施形態に従って、ＳＲＡＭセルの列に供給された電源電圧を下げてそのセルの安定性を減少させ、それでそのセルを異なる状態により書込みやすくすることによって、ＳＲＡＭ内の書込みマージンは改善される。好ましくは、本発明の実施形態は、本明細書で、ＳＲＡＭセルの各列に電源電圧を伝える別個の導体が設けられる「薄いセル配置（ｔｈｉｎ  ｃｅｌｌ  ｌａｙｏｕｔ）」と呼ばれる配置パターンで実現される。薄いセル配置では、電源導体は、ＳＲＡＭセルの列の中央に沿って走っている。そのような場合、電源導体をＳＲＡＭセルの列の中央に配置することによって、ＳＲＡＭの隣接した列のセルに及ぼす影響を最小限にしながら、個々の列への電源電圧を下げることができるようになる。特に、電源導体を列の中央に配置することで、個々の列に供給される電圧のレベルの変化による雑音の隣接した列のセルへの結合が減少し、または最小限になる。
【００１３】
本明細書で説明する発明の実施形態は、アクティブ化されたワード線によって半分だけ選択されたセルの安定性を低下させることなく、書込みマージンを改善する。したがって、そのような半分だけ選択された（ワード線で選択された）セルは、アクセス外乱に対して弱くならない。
【００１４】
その上、以下で説明する実施形態の１つまたは複数では、ＮＦＥＴを使用して、電源電圧が公称レベルＶｄｄから低いレベルＶｄｄａに能動的に引き下げられる。これは、いくつかの例では、電源電圧レベルを特定のレベルに向けてただ単に浮遊降下させるよりも速く起すことができるプロセスである。その上、好ましくは、電源電圧が減少し、かつワード線がアクティブ化される前に書込み値がビット線に現れるように、タイミングが制御される。このようにして、ワード線の限られた継続時間のデューティ・サイクルを最大限に活用することができる。これらのことで、シグマ値を維持しながら、または上げながら、ＳＲＡＭセルをさらにスケーリングすることができるようになる。ＡＤＭおよびＷＲＭのより大きなシグマ値を用いて、誤りが起こる可能性を高めることなく、より大きなサイズのキャッシュおよびバッファに適応することができる。
【００１５】
本発明の１つまたは複数の実施形態に従って、ＮＦＥＴをセルのパスゲートとして含むＳＲＡＭが実現される。ＮＦＥＴおよびＰＦＥＴを製造するために同じサイズおよび類似のプロセスが使用される場合、ＮＦＥＴはＰＦＥＴよりも大きなオン電流を生成する。これは、ＰＦＥＴの支配的な電荷担体である正孔の移動度に比べて、ＮＦＥＴの支配的な電荷担体である電子の移動度が大きいために起こる。したがって、ＮＦＥＴおよびＰＦＥＴのサイズおよびそれらの製造プロセスがほぼ同じであるとき、ＮＦＥＴパスゲートは、ＰＦＥＴパスゲートよりも急速にＳＲＡＭセルに書き込むことを可能にする。このように、同じサイズのＳＲＡＭセルおよび同じＡＤＭ値の場合、一般に、ＮＦＥＴパスゲートを使用して、ＰＦＥＴパスゲートを使用するときよりも大きなＷＲＭ値を達成する。逆に、同じＷＲＭ値およびＡＤＭ値の場合、ＮＦＥＴパスゲートを使用して、ＰＦＥＴパスゲートを使用して達成できるよりも小さなＳＲＡＭセル・サイズを達成することができる。
【００１６】
スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）は、アレイに配列された複数のＳＲＡＭセルを含み、このアレイは複数の行および複数の列を含んでいる。ＳＲＡＭは複数のビット線をさらに含み、ここで、少なくとも２つのビット線がアレイの複数の列の各列に対応している。
【００１７】
一実施形態では、スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）は、アレイに配列された複数のＳＲＡＭセルを含み、このアレイは複数の行と複数の列を含んでいる。複数の電圧制御回路がアレイの複数の列のそれぞれの１つに対応し、この複数の電圧制御回路の各々は、電源の出力に結合されている。各電圧制御回路は、ＳＲＡＭの選択された列に属する複数のＳＲＡＭセルに供給された電源電圧を一時的に減少させる機能を有している。そのような列は、選択された列に属する複数のＳＲＡＭセルの１つにビットが書き込まれる書込み動作中に選択される。
【００１８】
本発明の一実施形態では、電圧制御回路は、第１のｐ型電界効果トランジスタ（「ＰＦＥＴ」）および第２のＰＦＥＴを含み、この第２のＰＦＥＴは、互いに結ばれたゲート端子とドレイン端子を有し、そして、各電圧制御回路は、第１および第２のＰＦＥＴのドレイン端子とグラウンドの間に結合された導電路を有するｎ型電界効果トランジスタ（「ＮＦＥＴ」）をさらに含んでいる。
【００１９】
特定の実施形態では、電圧制御回路は、ｎ型電界効果トランジスタ（「ＮＦＥＴ」）およびｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、ＮＦＥＴおよびＰＦＥＴの各々は、電源の出力に接続された導電路を有している。
【００２０】
他の実施形態では、電圧制御回路は、第１のｐ型電界効果トランジスタ（「ＰＦＥＴ」）および第２のＰＦＥＴを含み、第２のＰＦＥＴは、互いに結ばれたゲート端子とドレイン端子を有している。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明の実施形態に従ったＳＲＡＭ１００を示すブロック回路図である。ＳＲＡＭ１００は、１つまたは複数のそのようなＳＲＡＭ１００だけを含む専用チップの単独型ＳＲＡＭであることができ、または、例えばプロセッサまたはネットワーク・インタフェースが設けられたチップに組み込まれるような１つまたは複数の追加機能を有するチップに組み込むことができる。
【００２２】
図１に示すように、ＳＲＡＭは複数の記憶セル１１０を含み、各記憶セルは、通常動作中にＳＲＡＭ１００に電力が供給されたとき、データ・ビットを格納し、また読出しアクセスおよび書込みアクセスを実現するように動作することができる。ＳＲＡＭ１００は、一般に、１ＳＲＡＭ当たり数千セルから数百万セルに及ぶ多くのそのようなセルを含む。ＳＲＡＭの中で、記憶セルは、複数の列１０２、１０４、１０６、その他および複数の行１１２、１１４、１１６、その他を有するアレイに配列されている。例示を容易にするために、数個のそのようなセル１１０だけが示されている。
【００２３】
ＳＲＡＭのビット線は列の方向に配列され、２つの相補ビット線ＢＬおよび／ＢＬがアレイの各列ごとに設けられている。１つのビット線（ＢＬ）が「真」ビット線であり、この真ビット線は、そのビット線に結合された１つのＳＲＡＭセル１１０から読み出された、またはこれに書き込まれるデータ・ビットの真値すなわち実際の値を表す信号を伝える。他方のビット線（／ＢＬ）は、そのビット線に結合された１つのＳＲＡＭセル１１０から読み出された、またはこれに書き込まれるデータ・ビットの値の補数を表す信号を伝える。ＳＲＡＭのワード線ＷＬは行の方向に配列されており、行ごとに１つのワード線が設けられている。ワード線ＷＬは、ＳＲＡＭの行の各ワード線に結合されたセルへの読出しおよび書込みアクセスを行うように動作する。
【００２４】
非常に簡単には、ＳＲＡＭからのデータの読出しおよびＳＲＡＭへのデータの書込みは、ワード線ＷＬの電圧をイナクティブ・レベルからアクティブ・レベルに変えてＳＲＡＭ内のセルの行例えば行１１２にアクセスすることによって行われる。そして、動作がＳＲＡＭに格納されたデータを読み出すことであるとき、アクセスされた行のセルの１つに格納されたデータ・ビットは、そのセルに結合された相補対のビット線ＢＬ、／ＢＬに沿って、この対のビット線に結合されたデータ入出力（「Ｉ／Ｏ」）ユニット１２０に信号として送られる。動作がＳＲＡＭにデータを書き込むことであるとき、データ・ビットは、セルのアクセスされた列の方向のデータＩ／Ｏユニット１２０から相補対のビット線ＢＬ、／ＢＬに沿って、ワード線ＷＬでアクセスされたセルの行にも属する１つのセルに信号として送られる。
【００２５】
読出し動作中に、信号がデータＩ／Ｏユニット１２０に着いたとき、その信号は、通常、例えば１５から３０ミリボルト（ｍＶ）の値を有する小振幅信号であり、この値は、信号がイナクティブであるときからアクティブであるときまでほとんど変化しない。具体的には、データＩ／Ｏユニット１２０のセンス増幅器が、アクセスされたセルから届いた小振幅信号をレール間信号、すなわち標準ハイ論理レベルか標準ロー論理レベルかのどちらかを有する信号に増幅する。この出願時の関心のあるＣＭＯＳ技術では、レール間信号は、約１ボルトのハイ論理レベルからグラウンドのロー論理レベルまで振れる。しかし、本明細書の本発明の実施形態は、ここで述べた１ボルトからグラウンドまでの信号振幅の例よりも小さなまたは大きなレール間信号振幅を有するＳＲＡＭで使用することができる。その上、ロー論理レベルはしばしばグラウンドに設定されるが、ロー論理レベルがグラウンド以外の電圧に設定されているＳＲＡＭが存在している。特に指示がない限り、本明細書で説明される例および実施形態により、ＳＲＡＭ内で使用される公称ハイおよびロー論理レベルをどんな特定の電圧または電圧範囲にも限定しない意図である。
【００２６】
書込み動作中に、供給された列アドレス信号（図示しない）によってドライブされるような列選択回路１３０を介して、ＳＲＡＭの特定の列が、書き込むために選択される。書込み動作を行うより前に、両ビット線ＢＬおよび／ＢＬの電圧レベルがハイ論理レベルに設定される。書込み動作中に、一般に、列のビット線ＢＬおよび／ＢＬの一方の電圧は、ハイ論理レベルからロー論理レベルに下げられる。一般に、ゼロのデータ・ビット値はグラウンドの電圧によって表され、１のデータ・ビット値はハイ論理レベル、具体的には１ボルト、によって表される。したがって、具体的には、ゼロのデータ・ビット値が書き込まれるとき、真ビット線ＢＬの電圧はグラウンドに下げられる。逆に、１のデータ・ビット値が書き込まれるとき、補ビット線／ＢＬの電圧はグラウンドに下げられる。したがって、ＳＲＡＭセルに書き込む動作は、対のビット線の一方のグラウンド電圧レベルによってドライブされるプロセスである。
【００２７】
図１にさらに示されるように、ＳＲＡＭは電圧制御ユニット１４０を含み、この電圧制御ユニット１４０は、好ましくは、１列当たりに１ユニットの割合で存在している。電圧制御ユニット１４０は、特定の列の中の各ＳＲＡＭセルへの電源電圧Ｖｓ（ｔ）を時間の関数として上げたり下げたりして、そのような列に属しているセルにいっそう容易に書き込むことができるようにする。電圧制御ユニット１４０は、電源電圧Ｖｓ（ｔ）のレベルを公称レベルＶｄｄと低いレベルＶｄｄａの間で制御する。公称レベルＶｄｄは、読出し動作中にＳＲＡＭ内のセルに、および特定の時間にＳＲＡＭ内の列が書き込まれていないとき常にそんな列に、通常、電力が供給されるレベルである。低いレベルＶｄｄａは、ＳＲＡＭの特定の列に属するセルが書き込まれているときそのような列のセルに電力が供給されるレベルである。普通は、低いレベルＶｄｄａは、レベルＶｄｄの５０％より上である。境界条件として、低いレベルＶｄｄａは、ＳＲＡＭのセルのＮＦＥＴトランジスタの閾値電圧レベルよりも少なくとも僅かに高くなければならない。好ましくは、低いレベルＶｄｄａは、公称レベルＶｄｄの約７０％から８０％のレベルである。例示の例として、Ｖｄｄが約１ボルトであるとき、低いレベルＶｄｄａは０．７ボルトのようなレベルであることが可能である。例示の実施形態では、Ｖｄｄａは、２つのレベルの間で電源電圧Ｖｓ（ｔ）を変えるために使用されるトランジスタの閾値電圧に等しい量だけＶｄｄよりも低い。
【００２８】
電源電圧Ｖｓ（ｔ）が公称レベルＶｄｄであるとき、アクセス外乱の可能性すなわち格納されたビット値の自然変化の上述の問題に対するより大きな保護が与えられる。しかし、低いレベルＶｄｄａへの電源電圧Ｖｓ（ｔ）の一時的な減少によって、アクセスされた列のＳＲＡＭセルにいっそう容易に書き込むことができるようになる。これによって、ＳＲＡＭに書き込む能力が高められ、またＳＲＡＭ内の書込みマージンが改善される。
【００２９】
図１にさらに示されるように、好ましくは、ＳＲＡＭセルの各列には、「薄いセル配置」と呼ばれる配置パターンで、電源電圧を伝える別個の導体１５０が設けられている。そのような配置では、電源導体は、ＳＲＡＭセルの列の中央に沿って走っている。ＳＲＡＭセルの列の中央に電源導体を配置することによって、ＳＲＡＭの隣接する列のセルに及ぼす影響を最小限にしながら、個々の列への電源電圧を下げることができる。特に、列の中央に電源導体を配置することで、個々の列に供給される電圧レベルの変化による隣接した列のセルへの雑音の結合が減少し、または最小限になる。
【００３０】
図２は、本発明の特定の実施形態に従ったＳＲＡＭ２００をさらに示す回路図である。ＳＲＡＭ２００は、図１を参照して上で説明したＳＲＡＭ１００の特定の例であり、上で説明したＳＲＡＭ１００の動作と同様なやり方で動作する。ＳＲＡＭ２００の構造および動作は、ＳＲＡＭ１００に関係して図２により詳細に示されるような程度にだけここで説明する。図２に示されるように、ＳＲＡＭ２００は、複数の個別記憶セル２１０を含む。上述のように、例示を容易にするために、ＳＲＡＭのただ数個の記憶セルだけが図２に示されている。各記憶セルは、例えばセル２１０ａは、ラッチおよびパスゲートを含む。ラッチは、ＰＦＥＴＰ１およびＮＦＥＴＮ１で形成された第１のインバータおよびＰＦＥＴＰ２およびＮＦＥＴＮ２で形成された第２のインバータを含んだ一対の交差結合インバータを含む。各ラッチで、各インバータのゲート入力は、図示の各インバータの他方のものの共通ドレイン端子に接続されている。図２に示される特定の例では、ＳＲＡＭのセル２１０ａおよび他のセル２１０各々は、ＮＦＥＴＮ３およびＮ４で実現された一対のパスゲートを含む。
【００３１】
パスゲートＮ３およびＮ４は、Ｎ３およびＮ４のゲート入力に供給されたハイ論理レベル電圧によってアクティブ化される。アクティブ化されたとき、パスゲートＮ３およびＮ４は、セル２１０からビットを読み出すこと、またはセル２１０にビットを格納することを可能にする。具体的には、アクティブ化されたとき、読出し動作中に、パスゲートはセル２１０からのビット信号を、データＩ／Ｏ回路（図１）で読み出されるようにビット線ＢＬおよび／ＢＬに結合する。その上、書込み動作中に、パスゲートは、データＩ／Ｏ回路によってビット線上ＢＬおよび／ＢＬにドライブされたビット信号をセル２１０に結合して、データ・ビットをセル２１０に書き込む。
【００３２】
ＳＲＡＭ２００は、さらに、好ましくは図２に詳細に示すような構造を有する電圧制御回路２４０を含む。好ましくは、ＳＲＡＭ２００の各列の電圧制御回路は、第１のＰＦＥＴＰ５、第２のＰＦＥＴＰ６、およびＮＦＥＴＮ５を含む。ＰＦＥＴＰ５およびＮＦＥＴＮ５のゲートは互いに結ばれ、またＰＦＥＴＰ５およびＮＦＥＴＮ５のドレインは共通ドレイン端子として互いに結ばれている。ＰＦＥＴＰ６のゲートとドレインは、ＰＦＥＴＰ６をダイオードとして動作させるように互いに結ばれている。ＰＦＥＴＰ６のドレインは、さらに、ＰＦＥＴＰ５とＮＦＥＴＮ５の共通ドレイン端子に結ばれている。書込みビット選択信号、例えば信号WR_BIT_SEL2が、ＰＦＥＴＰ５およびＮＦＥＴＮ５のゲートに加えられる。
【００３３】
電圧制御回路２４０の動作は次の通りである。読出し動作中に、またはＳＲＡＭが読み出されも書き込まれもしない動作中に、書込みビット選択信号WR_BIT_SEL0、WR_BIT_SEL1、およびWR_BIT_SEL2は、グラウンドのようなロー論理レベルに維持されている。これらの信号の１つWR_BIT_SEL2は、電圧制御回路２４０ａのＰＦＥＴＰ５のゲートに加えられる。このことは、Ｐ５を完全にオンにするという効果を有している。その時に、全電源電圧レベルＶｄｄが、電源ＶｄｄからＰ５を通してＰ５のドレインに送られる。そのようなとき、全電源電圧レベルＶｄｄは、また、Ｐ６をオフにするような具合にＰＦＥＴＰ６のゲートに現れる。そのような場合、全電源電圧レベルＶｄｄは、電圧制御回路２４０ａが設けられた列２０２のセルに端から端まで送られる。
【００３４】
他方で、書込み動作中に、電圧制御回路２４０ａへの書込みビット選択信号WR_BIT_SEL2は、ハイ論理レベルであり、ＮＦＥＴＮ５の閾値電圧より上の高い電圧信号を有している。書込みビット選択信号のハイ論理レベルは、また、そのときＰ５がオフになるような具合に、ＰＦＥＴＰ５の閾値電圧より上である。その時に、ＮＦＥＴＮ５およびＰＦＥＴＰ５はまたオンになる。Ｎ５は、それのドレインの電圧をＶｄｄレベルからより低いレベルに急速に下げる効果を有するプルダウン・デバイスとして機能する。信号WR_BIT_SEL2がハイである場合、Ｐ６はダイオードに似たやり方で機能し、ＰＦＥＴとしての閾値電圧にほぼ等しい電圧降下を生じる。
【００３５】
プルダウン・デバイスとしてＮ５を使用することで、電圧制御回路２４０ａおよび他の同様な電圧制御回路２４０は、ハイ論理レベルの書込みビット選択信号によってその電圧制御回路が選択されたとき、確実に電源電圧を急速に遷移させるようになる。プルダウン・デバイスは、Ｎ５のドレインに存在する電源電圧Ｖｓ（ｔ）をＶｄｄからより低いＶｄｄａレベルに引き下げる。実際は、一般に、回路２４０ａは、トランジスタＰ５およびＰ６に接続されたそのようなプルダウン・デバイスのない回路よりも速く、電源電圧を公称レベルＶｄｄからより低いレベルＶｄｄａに遷移させる。WR_BIT_SEL2信号が着くとすぐに急速に電源電圧Ｖｓ（ｔ）をＶｄｄからより低いレベルに下げることによって、回路２４０は、電源電圧Ｖｓ（ｔ）のより低いレベルをより早い時点で列２０２のセルに加える。低い電源電圧レベルＶｓ（ｔ）およびこれを列２０２のセルに早く加えることによって、その列２０２に沿ったセルの１つへの書込み動作が、書込み動作のデューティ・サイクル内でできるだけ早く確実に行われるようになる。
【００３６】
図３から６は、図２に示す本発明の実施形態に従ったＳＲＡＭ２００のセル２１０ａへの書込み動作中の信号を示すタイミング図である。信号は、ワード線ＷＬのアクティブ化より前に、アクセスされた列への電源電圧Ｖｓ（ｔ）が下げられるようにタイミングを調節され、したがって、ワード線がアクティブ化された時間から始まるセルの書込みにとって条件が最も好都合なものであることが保証される。図３から６に示す信号のいくつかは、以下で説明するように、互いに一致する信号エッジで遷移する。図３から６に示す時間間隔は、互いに関係した信号のデューティ・サイクルを例示するものである。図３から６に示す例示の例では、ＳＲＡＭに１書込みアクセスを行うサイクル時間は、１０００ピコ秒（「ｐｓ」）すなわち１ナノ秒（「ｎｓ」）である。
【００３７】
図３から６に示す信号を参照して、本発明に従ったＳＲＡＭの動作をこれから説明する。図３は、書込みビット選択信号WR_BIT_SELnを示す。この信号は、図２に示す電圧制御回路２４０のうちの１つ、例えば電圧制御回路２４０ａをアクティブ化して、ＳＲＡＭの選択された列への電源電圧Ｖｓ（ｔ）を下げる。また、この信号は、選択された列の相補ビット線の対の１つのビット線を選択しアクティブ化する（すなわち、それの電圧をグラウンドに下げる）ために使用される。
【００３８】
図４に示すように、ＳＲＡＭセルの列に入力される電源電圧Ｖｓ（ｔ）は、電圧制御回路２４０に入力される信号WR_BIT_SELnの立上りと同期して、より高い定常状態レベルＶｄｄ値から低いレベルＶｄｄａに下がる。そのようなとき、電圧制御回路２４０ａのＮＦＥＴＮ５（図２）は、電源電圧をＶｄｄから低いレベルＶｄｄａに能動的に引き下げる。そのようなレベルは、回路２４０ａの中でダイオードとして機能するように接続されたＰＦＥＴＰ６の閾値電圧によって決定される。そのようにして、WR_BIT_SELnがグラウンドから高いＶｄｄレベルに遷移するとき、電源電圧Ｖｓ（ｔ）は書込みのためにセルを準備する。その上、図５を参照して、データ・ビットをセルに書き込むための準備において、対のビット線ＢＬ、／ＢＬのうちの１つのビット線の電圧レベルは、また、WR_BIT_SELnがグラウンドからＶｄｄに立ち上がると同時に、またはほぼ同時に、Ｖｄｄからグラウンドに下げられる。
【００３９】
前述の遷移が起こった後で、すなわちWR_BIT_SELnが、例えばグラウンドからＶｄｄに、アクティブ状態に遷移し、ビット線信号がデータ・ビットをセルに書き込む値に調整され、さらに電源電圧Ｖｓ（ｔ）が、低いレベルＶｄｄａに下げられた後で、ワード線がアクティブ化される。従来は、データ・ビットをＳＲＡＭのセルに書き込むために、サイクル時間内でできるだけ長くなるようにワード線のデューティ・サイクルを高めようとした。これは、セルのパスゲートを通してセルからビット線へ、またはビット線からセルへ信号電流が流れる時間を可能にして、セルのラッチが１つの状態から他の状態に反転するように行われる。
【００４０】
しかし、ＳＲＡＭの１つのセルに格納されたデータ・ビットの状態は、他の条件がその状態の即時変化にとって好都合になるまで変化することはできない。ここで、電源電圧レベルＶｓ（ｔ）が公称レベルから低いレベルＶｄｄａに下がるまで、条件は、ＳＲＡＭに格納されたビットの状態を変化させるために最も好都合なものでない。その認識のもと、図２および図３から６に示す本発明の実施形態では、WR_BIT_SELnのデューティ・サイクル、低い電圧レベルＶｄｄａ、およびビット線書込み値は、できるだけ長く延ばされる。それから、前述の信号が遷移の後で安定状態に達したと考えることができる最も早い時間に、ワード線がアクティブ化される。図３から６に示す特定の例では、ワード線は、ほぼ５０から１００ｐｓ後の時間に、すなわち電源電圧レベルＶｓ（ｔ）およびビット線がその書込み値に遷移し始めた時よりもサイクル時間のほぼ５から１０％後の時点に、アクティブ化される。そのようにして、新しいデータ・ビット値をアクセスされたセルに書き込むのに最も好都合なときに、ワード線はアクティブ化される。
【００４１】
ワード線がアクティブ化された後で、ワード線は、５００ｐｓのような時間の間アクティブな状態のままであり、そのようなデューティ・サイクルは、好ましくは、ＳＲＡＭの１書込みサイクルの期間の中で許された最大デューティ・サイクルである。その上、そのようなデューティ・サイクルは、電源電圧Ｖｓ（ｔ）が低いレベルＶｄｄａに達しかつビット線の信号が安定であるかまたは少なくとも安定状態に近いことを保証するように選択される。ワード線がアクティブ化された後で、セルとセルに結合されたビット線との間のセルのパスゲートを通って電流が流れる。最後にセルに格納されたビットの値および書き込まれるデータ・ビットの値に依存して、ＳＲＡＭの状態は、同じ状態のままであるか、または一方の状態から他方の状態に、すなわちゼロから１に、または１からゼロに反転するかどちらかである。
【００４２】
その後、ビットがセルに書き込まれた後で、ワード線は再びイナクティブ化される。書込みビット選択信号WR_BIT_SELnはグラウンドに戻り、ビット線信号は両方とも元のＶｄｄに復元される。電源電圧Ｖｓ（ｔ）は、また、Ｖｄｄに戻る。図５を参照して、それから、事前充電／復元間隔（「復元」）が起こる。
【００４３】
事前充電／復元間隔に続いて、再び書き込むべきセルが選択されたとき、選択された列の書込みビット選択信号WR_BIT_SELnが再びアクティブ化され、その時に、電源電圧Ｖｓ（ｔ）を下げる動作、すなわち列へのビット線の１つの電圧を下げる動作が起こり、その後で、データ・ビットを選択されたセルに書き込むように選択された行のワード線がアクティブ化される。
【００４４】
図３から６を参照して説明した実施形態の変形物では、複数のサイクルにわたって延びる時間の間、連続してＳＲＡＭにデータが書き込まれるとき、ＳＲＡＭのセルへの書込みの信頼性を高める論理回路を使用することができる。その例として、ＳＲＡＭの列の確定されたサブセットにデータが書き込まれるとき、その時にそれらの列の各々が書込みの準備を完了し用意されているように、列のこのサブセットのWR_BIT_SELnはグラウンドからＶｄｄに高められ、そして列のそのサブセットの電源電圧Ｖｓ（ｔ）が下げられる。それから、これらの信号は、安定した状態のままであり、書込みがＳＲＡＭに連続して行われる全時間およびサイクルの数にわたってこのアクティブ状態で変化しない。それから、ビット線の信号は、値を書き込むために各サイクルで変わるが、各サイクルに書き込まれているＳＲＡＭの列だけである。また、各サイクルでセルに書き込むように、ＳＲＡＭの対応するワード線も各サイクルでアクティブ化される。ここで、一連のサイクルで書き込まれる多くの列の各々に供給される書込みビット選択信号および電源電圧Ｖｓ（ｔ）を安定した状態のままにしておくことによって、電源電圧はそのような列の低いレベルでより大きな安定性を有している。その上、ＳＲＡＭが連続して書き込まれている期間の間に各列の電源電圧Ｖｓ（ｔ）線を２回以上遷移させないようした多サイクル中に同じ列がアクセスされるＳＲＡＭに関して、電流の節減を達成することができる。
【００４５】
図７は、図２を参照して上で説明した実施形態の変形物を示す。図７に示すように、電圧制御回路３４０は、並列に接続されたＮＦＥＴＮ７およびＰＦＥＴＰ７を含み、Ｎ７のドレインとＰ７のソースが直接Ｖｄｄに接続された上の導電端子を有している。電圧制御回路３４０は、また、電圧制御回路からの電源電圧Ｖｓ（ｔ）出力として、Ｎ７のソースおよびＰ７のドレインに接続された下の導電端子を有し、そのような電圧は、ＳＲＡＭの列のセルに供給される。書込みビット選択信号WR_BIT_SELnは、ＮＦＥＴＮ７およびＰＦＥＴＰ７のゲートに並列に供給される。動作時に、WR_BIT_SELnがグラウンドの非選択状態であるとき、Ｎ７はオフになり、Ｐ７はオンになる。別のときに、WR_BIT_SELnがＶｄｄの選択状態であるとき、Ｎ７はオンになり、Ｐ７はオフになる。そのようなとき、電源電圧Ｖｓ（ｔ）の低いレベルＶｄｄａは、ＮＦＥＴＮ７の閾値電圧の値だけ公称レベルＶｄｄよりも低い。
【００４６】
図８は、図２を参照して上で説明した実施形態の他の変形物を示す。図８に示すように、電圧制御回路４４０は、並列に接続された第１のＰＦＥＴＰ８および第２のＰＦＥＴＰ９を含み、Ｐ８およびＰ９のソースは直接Ｖｄｄに接続されている。電圧制御回路４４０は、また、電圧制御回路からの電源電圧Ｖｓ（ｔ）出力として、Ｐ８およびＰ９のドレインに接続された下の導電端子を有し、そのような電圧は、ＳＲＡＭの列のセルに供給される。回路４４０では、書込みビット選択信号WR_BIT_SELnはＰＦＥＴＰ８のゲートに供給される。ＰＦＥＴＰ９がオンする状態にバイアスされたときＰ９がダイオードとして動作するように、ＰＦＥＴＰ９のゲートはそれのドレインに接続されている。動作時に、WR_BIT_SELnがグラウンドの非選択状態にあるとき、Ｐ８はオンになり、そしてＰ９は、ＶｄｄがＰ８を通して電源電圧Ｖｓ（ｔ）として送られるようにオフ状態にバイアスされる。別のときに、WR_BIT_SELnがＶｄｄの選択状態であるとき、Ｐ８はオフになる。そのとき、Ｐ９はオンになるが、Ｐ９のドレインの電圧がＰ９の閾値電圧だけＶｄｄよりも低くなるようなダイオードとして動作する。そのようなとき、電源電圧Ｖｓ（ｔ）は、Ｐ９の閾値電圧の値だけ公称レベルＶｄｄよりも低い、低いレベルＶｄｄａを有している。
【００４７】
前述の実施形態によって、アクセス外乱マージン（ＡＤＭ）に悪影響を及ぼすことなく、ＳＲＡＭおよび他の同様なメモリ内の書込みマージン（ＷＲＭ）を改善する方法が提供される。さらに、ＳＲＡＭのセルへの電源電圧を下げ、そしてＳＲＡＭの限られたサイクル時間内でのＳＲＡＭの書込みが最もうまく行くようにワード線のアクティブ化のタイミングを調節する方法が提供される。
【００４８】
本発明は、特定の好ましい実施形態に従って説明したが、本発明の真の範囲および精神から逸脱することなく、多くの修正および拡張を加えることができ、本発明は、添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態に従ったＳＲＡＭを示すブロック回路図である。
【図２】本発明の特定の実施形態に従ったＳＲＡＭをさらに示す回路図である。
【図３】本発明の実施形態に従ったＳＲＡＭの動作を示すタイミング図である。
【図４】本発明の実施形態に従ったＳＲＡＭの動作を示すタイミング図である。
【図５】本発明の実施形態に従ったＳＲＡＭの動作を示すタイミング図である。
【図６】本発明の実施形態に従ったＳＲＡＭの動作を示すタイミング図である。
【図７】図１に示す実施形態の変形物に従った代替電圧制御回路を示す回路図である。
【図８】図１に示す実施形態の他の変形物に従ったさらに他の代替電圧制御回路を示す回路図である。
【符号の説明】
【００５０】
１００  ＳＲＡＭ
１０２  列
１０４  列
１０６  列
１１０  記憶セル（ＳＲＡＭセル）
１１２  行
１１４  行
１１６  行
１２０  データＩ／Ｏユニット
１３０  列選択回路
１４０  電圧制御ユニット（電圧制御回路）
１５０  電源導体
２００  ＳＲＡＭ
２０２  列
２１０  記憶セル（ＳＲＡＭセル）
２１０ａ  記憶セル（ＳＲＡＭセル）
２４０  電圧制御ユニット（電圧制御回路）
２４０ａ  電圧制御ユニット（電圧制御回路）
ＢＬ  相補ビット線
／ＢＬ  相補ビット線
ＷＬ  ワード線
Ｖｄｄ  公称電圧レベル
Ｖｄｄａ  低い電圧レベル
Ｖｓ  電源電圧
Ｎ３  パスゲート
Ｎ４  パスゲート
Ｐ１  ＰＦＥＴ
Ｐ２  ＰＦＥＴ
Ｐ５  ＰＦＥＴ
Ｐ６  ＰＦＥＴ
Ｐ７  ＰＦＥＴ
Ｐ８  ＰＦＥＴ
Ｐ９  ＰＦＥＴ
Ｎ１  ＮＦＥＴ
Ｎ２  ＮＦＥＴ
Ｎ５  ＮＦＥＴ
Ｎ７  ＮＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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