(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された半導体素子と、
前記半導体素子を覆う応力印加膜と
を含み、
前記応力印加膜は、第１の領域及び第２の領域からなる前記半導体素子の形成領域において、前記第１の領域を覆い引張応力を印加する第１の膜と、前記第２の領域を覆い圧縮応力を印加する第２の膜とからなり、
前記第１の膜の前記第２の膜と非対向の周縁部分を囲う、前記第１の膜とは応力の異なる第３の膜が形成された第３の領域と、前記第２の膜の前記第１の膜と非対向の周縁部分を囲う、前記第２の膜とは応力の異なる第４の膜が形成された第４の領域とが設けられてなることを特徴とする半導体装置。
【請求項２】
前記第３の膜は前記第２の膜と同一の圧縮応力を有し、前記第４の膜は前記第１の膜と同一の引張応力を印加するものであり、
前記第３の膜及び前記第４の膜は、全体として前記応力印加膜を囲うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に半導体素子を形成する工程と、
前記半導体素子を覆うように応力印加膜を形成する工程と
を含み、
前記応力印加膜を形成する工程では、第１の領域及び第２の領域からなる前記半導体素子の形成領域において、前記第１の領域を覆い引張応力を印加する第１の膜と、前記第２の領域を覆い圧縮応力を印加する第２の膜とから前記応力印加膜を形成し、前記第１の膜の前記第２の膜と非対向の周縁部分を囲い、前記第１の膜とは応力の異なる第３の膜を有する第３の領域と、前記第２の膜の前記第１の膜と非対向の周縁部分を囲い、前記第２の膜とは応力の異なる第４の膜を有する第４の領域とを設けることを特徴とする半導体装置の製造方法。
【請求項４】
前記応力印加膜を形成する工程において、
前記第２の領域に前記第２の膜を形成すると共に、前記第３の膜を前記第２の膜と同一の圧縮応力を印加するものとして形成し、
前記第１の領域に前記第１の膜を形成すると共に、前記第４の膜を前記第１の膜と同一の引張応力を印加するものとして形成し、
前記第３の膜及び前記第４の膜は、全体として前記応力印加膜を囲むことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にｎ型トランジスタ又はｐ型トランジスタを備えた半導体装置に適用して好適である。
【背景技術】
【０００２】
ＭＯＳトランジスタに代表されるトランジスタにおいて、チャネル領域に応力を印加することにより、電子またはホールの移動度が向上することが知られている。具体的に、チャネル領域に応力を印加する応力としては、ｎ型トランジスタでは引張応力が、ｐ型トランジスタでは圧縮応力がそれぞれ有効である。
【０００３】
このような応力をトランジスタに与えるものとして、その形成条件により、自身は圧縮状態となって被覆する構造物の下部（構造物がゲート電極であればチャネル領域）に引張応力を与える引張応力膜と、自身は引張状態となって被覆する構造物の下部に圧縮応力を与える圧縮応力膜とを作り分けることができるシリコン窒化膜がある。このようなシリコン窒化膜を、トランジスタのゲート電極を覆い、更にその上を覆う層間絶縁膜に接続孔を形成する際のエッチングストッパー膜として形成する技術が提案されている。
【０００４】
【非特許文献１】1-D and 2-D Geometry Effects in Uniaxially-Strained Dual Etch Stop Layer Stressor Integrations, P. Grudowski et al; 2006 Symp VLSI Tech.,p76-77
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的にＬＳＩの開発において、ある機能を有する回路（例えば、ＰＬＬ回路のようなアナログ回路）については、半導体チップに組み込む前に、開発段階において回路ブロックの性能を評価しておき、回路ブロックの性能を保証する必要がある。ここで、一度検証した回路ブロックを異なった半導体チップに適用したときに、ほぼ同一の性能を保証できるようにする必要がある。
【０００６】
例えば、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを備えたＣＭＯＳトランジスタにおいて、ｎ型トランジスタの形成領域には引張応力を印加する第１のシリコン窒化膜を、ｐ型トランジスタの形成領域には圧縮応力を印加する第２のシリコン窒化膜をそれぞれ形成する場合、第１のシリコン窒化膜及び第２のシリコン窒化膜について、これらの縁部分（外部、例えば他の領域との境界部分）が必ず存在する（例えば、非特許文献１を参照）。
【０００７】
平面視において、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタと第１のシリコン窒化膜及び第２のシリコン窒化膜との相対的な位置関係、換言すれば、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタから第１のシリコン窒化膜及び第２のシリコン窒化膜の縁部分までの距離が変われば、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタが受ける応力状態が変わる。この応力状態の変化により、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの移動度が変化し、ＣＭＯＳトランジスタの性能に変動を来たすことが知られている。
【０００８】
図１３及び図１４は、複数（２つのみ図示）のＣＭＯＳトランジスタを備える半導体デバイスの平面図及び断面図である。
各ＣＭＯＳトランジスタは、ゲート電極１０１（ｎ型部分を１０１ａ，ｐ型部分を１０１ｂとする。）を有し、活性領域１０２，１０３にソース／ドレイン領域１０４，１０５が形成されてなる構造をそれぞれ有する。この回路ブロックにおいて、第１のシリコン窒化膜１０６及び第２のシリコン窒化膜１０７が形成されている場合について考察する。ここで、図１３を回路ブロック１１１、図１４を回路ブロック１１２とする。
【０００９】
回路ブロックにおけるｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタから第１のシリコン窒化膜の縁部分及び第２のシリコン窒化膜の縁部分までの各距離、ここではｎ型ＭＯＳトランジスタの活性領域から第１のシリコン窒化膜１０６の縁部分までの水平距離をＨＮ、垂直距離をＶＮとし、ｐ型ＭＯＳトランジスタの活性領域から第２のシリコン窒化膜１０７の縁部分までの水平距離をＨＰ、垂直距離をＶＰとする。
【００１０】
この場合、回路ブロック１１１では、上記の各距離は、ＨＮ1，ＶＮ1，ＨＰ1，ＶＰ1となる。一方、回路ブロック１１２では、上記の各距離は、ＨＮ2，ＶＮ2，ＨＰ2，ＶＰ2となる。ここで、回路ブロック１１１と回路ブロック１１２とでは、ＣＭＯＳトランジスタの構成は同一であるが、対応する各距離が異なる（ＨＮ1≠ＨＮ2，ＶＮ1≠ＶＮ2，ＨＰ1≠ＨＰ2，ＶＰ1≠ＶＰ2）。回路ブロック１１１と回路ブロック１１２とでは、回路構成が同一であるにも係わらず、ＣＭＯＳトランジスタの特性が異なるものとなる。
【００１１】
このことを踏まえ、上記の各距離がＨＮ1，ＶＮ1，ＨＰ1，ＶＰ1とされた回路ブロック１１１を設計し、この回路ブロック１１１を、例えば図１５のような大規模回路に埋め込む場合について考察する。この大規模回路では、回路ブロック１１１は、第１のシリコン窒化膜１０６がこれと同じ引張応力膜であるシリコン窒化膜１０８に包囲されるように、第２のシリコン窒化膜１０７がこれと同じ圧縮応力膜であるシリコン窒化膜１０９に包囲されるように組み込まれる。そのため、第１のシリコン窒化膜１０６とシリコン窒化膜１０８との境界、及び第２のシリコン窒化膜１０７とシリコン窒化膜１０９との境界は殆ど存在しない。従って、上記の各距離がＨＮ1，ＶＮ1，ＨＰ1，ＶＰ1から変化し（図示の例ではＨＮ1'，ＶＮ1'，ＨＰ1'，ＶＰ1'となる。）、設計時に見込んだトランジスタ特性が保証されなくなってしまうという問題がある。
【００１２】
回路ブロックにおける上記の各距離が変化する場合、トランジスタの性能をある程度保証するためには、トランジスタの動作規格を拡大することにより変動分を吸収することが要求される。しかしながらこの場合、上記の各距離の変化に起因するバラツキ幅を広げて設計することになり、回路ブロックの性能を必然的に劣化させることになる。
【００１３】
本発明は、上記の課題に鑑みてなされたものであり、半導体素子への応力印加膜のレイアウトに依存することなく、半導体素子の所期の（設計当初の）素子特性を保証することを可能とする、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された半導体素子と、前記半導体素子を覆う応力印加膜とを含み、前記応力印加膜は、第１の領域及び第２の領域からなる前記半導体素子の形成領域において、前記第１の領域を覆い引張応力を印加する第１の膜と、前記第２の領域を覆い圧縮応力を印加する第２の膜とからなり、前記第１の膜の前記第２の膜と非対向の周縁部分を囲う、前記第１の膜とは応力の異なる第３の膜が形成された第３の領域と、前記第２の膜の前記第１の膜と非対向の周縁部分を囲う、前記第２の膜とは応力の異なる第４の膜が形成された第４の領域とが設けられてなる。
【００１７】
本発明の半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、前記半導体素子を覆うように応力印加膜を形成する工程とを含み、前記応力印加膜を形成する工程では、第１の領域及び第２の領域からなる前記半導体素子の形成領域において、前記第１の領域を覆い引張応力を印加する第１の膜と、前記第２の領域を覆い圧縮応力を印加する第２の膜とから前記応力印加膜を形成し、前記第１の膜の前記第２の膜と非対向の周縁部分を囲い、前記第１の膜とは応力の異なる第３の膜を有する第３の領域と、前記第２の膜の前記第１の膜と非対向の周縁部分を囲い、前記第２の膜とは応力の異なる第４の膜を有する第４の領域とを設ける。
【発明の効果】
【００１８】
本発明によれば、半導体素子への応力印加膜のレイアウトに依存することなく、半導体素子の所期の（例えば設計当初の）素子特性を保証することが可能となり、信頼性の高い半導体装置が実現する。
【発明を実施するための最良の形態】
【００１９】
−本発明の基本骨子−
本発明では、半導体素子を覆う応力印加膜が、第１の領域及び第２の領域からなる半導体素子の形成領域において、第１の領域を覆い引張応力を印加する第１の膜と、第２の領域を覆い圧縮応力を印加する第２の膜とから形成されており、第１の膜の縁部分を囲む第１の膜とは応力の異なる第１の包囲領域と、第２の膜の縁部分を囲む第２の膜とは応力の異なる第２の包囲領域とが設けられる。この場合、第１の包囲領域及び第２の包囲領域により応力印加膜が囲まれており、半導体素子から第１の膜の縁部分及び第２の膜の縁部分までの各距離が一定値に規定される。即ち、第１の包囲領域及び第２の包囲領域により応力印加膜が囲まれてなる構成とされた回路ブロックが如何様に大規模回路に埋め込まれても、各距離が所期の一定値に規定される。
【００２０】
応力印加膜は、その第１の膜と応力の異なる第１の包囲領域及び第２の膜と応力の異なる第２の包囲領域で囲まれた状態を保つことから、応力印加膜はその外部の構造物（例えば当該応力印加膜と同等の膜）からの応力の影響が殆ど無視できる程度となって遮断される。この構成により、回路ブロックの大規模回路への組み込み位置（レイアウト）に依存することなく、半導体素子の所期の（例えば設計当初の）素子特性が保証されることになる。
【００２１】
ここで、第１の包囲領域及び第２の包囲領域には、第１の膜及び第２の膜の双方とも応力の異なる膜を形成しても良いが、工程数の削減を考慮して、第１の包囲領域には第２の膜と同一の圧縮応力を印加する第３の膜を、第２の包囲領域には第１の膜と同一の引張応力を印加する第４の膜をそれぞれ形成することが好適である。この場合、第１の膜と第３の膜、第２の膜と第４の膜をそれぞれ同時形成することができる。
【００２２】
−本発明を適応した好適な諸実施形態−
以下、本発明を適応した好適な諸実施形態について、図面を参照しながら詳細に説明する。
以下の諸実施形態では、半導体素子として、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを有してなるＣＭＯＳトランジスタを例示するが、半導体素子としては、ｎ型トランジスタ又はｐ型トランジスタを有してなる素子構成のものであれば適用可能である。
【００２３】
（第１の実施形態）
［回路ブロック及び大規模回路の概略構成］
図１は、第１の実施形態による基本構造をなす回路ブロックの一例を示しており、（ａ）が概略平面図、（ｂ）が（ａ）の一点鎖線Ｉ−Ｉに沿った（ゲート長方向に沿った）概略断面図、（ｃ）が（ａ）の一点鎖線ＩＩ−ＩＩに沿った（ゲート幅方向に沿った）概略断面図である。
図２は、図１の回路ブロックが組み込まれてなる大規模回路の一例を示しており、（ａ）が概略平面図、（ｂ）が（ａ）の一点鎖線Ｉ−Ｉ'に沿った（ゲート長方向に沿った）概略断面図、（ｃ）が（ａ）の一点鎖線ＩＩ−ＩＩ'に沿った（ゲート幅方向に沿った）概略断面図である。
【００２４】
本実施形態による基本構造をなす回路ブロック１０は、図１に示すように、共に複数（２つのみ図示）のＣＭＯＳトランジスタを備える。各ＣＭＯＳトランジスタは、半導体基板１上でゲート絶縁膜２を介して形成されたゲート電極３（ｎ型部分を３ａ，ｐ型部分を３ｂとする。）を有し、素子分離構造、ここではＳＴＩ素子分離構造４で画定された活性領域５，６におけるゲート電極３の両側にソース／ドレイン領域７，８が形成されてなる構造をそれぞれ有する。この回路ブロック１０において、ｎ型ＭＯＳトランジスタの領域である第１の領域及びｐ型ＭＯＳトランジスタの領域である第２の領域からなる半導体素子の形成領域において、第１の領域を覆いｎ型ＭＯＳトランジスタのチャネル領域に引張応力を印加する第１のシリコン窒化膜１１と、第２の領域を覆いｐ型ＭＯＳトランジスタのチャネル領域に圧縮応力を印加する第２のシリコン窒化膜１２とからなる、コンタクト孔形成時のエッチングストッパー膜として機能するシリコン窒化膜２０が形成されている。
【００２５】
そして、回路ブロック１０では、第１のシリコン窒化膜１１の縁部分を囲む第１のシリコン窒化膜１１とは応力の異なる第１の包囲領域１３と、第２のシリコン窒化膜１２の縁部分を囲む第２のシリコン窒化膜１２とは応力の異なる第２の包囲領域１４とが設けられている。第１の包囲領域１３には第２のシリコン窒化膜１２と同一の圧縮応力を印加する、即ち第２のシリコン窒化膜１２と同一材料及び同一成膜条件で形成される第３のシリコン窒化膜１５が、第２の包囲領域１４には第１のシリコン窒化膜１１と同一の引張応力を印加する、即ち第１のシリコン窒化膜１１と同一材料及び同一成膜条件で形成される第４のシリコン窒化膜１６がそれぞれ形成されている。
【００２６】
この場合、第１のシリコン窒化膜１１と第３のシリコン窒化膜１５とでは応力の相異なるものであり、同様に第２のシリコン窒化膜１１と第４のシリコン窒化膜１６とでは応力の相異なるものであるため、第１のシリコン窒化膜１１と第３のシリコン窒化膜１５との間、及び第２のシリコン窒化膜１２と第４のシリコン窒化膜１６との間には物理的に境界が形成され、シリコン窒化膜２０は第３のシリコン窒化膜１５及び第４のシリコン窒化膜１６により包囲される。この構造により、ＣＭＯＳトランジスタから第１のシリコン窒化膜１１の縁部分及び第２のシリコン窒化膜１２の縁部分までの各距離が、特性評価を行ったセルのレイアウトにおける値に規定される。図示の例では、ｎ型ＭＯＳトランジスタの活性領域５から第１のシリコン窒化膜１１の縁部分までの水平距離をＨＮ、垂直距離をＶＮとし、ｐ型ＭＯＳトランジスタの活性領域６から第２のシリコン窒化膜１２の縁部分までの水平距離をＨＰ、垂直距離をＶＰとすれば、ＨＮがＨＮ0に、ＶＮがＶＮ0に、ＨＰがＨＰ0に、ＶＰがＶＰ0にそれぞれ規定（特定）される。
【００２７】
各距離が上記のようにＨＮ0，ＶＮ0，ＨＰ0，ＶＰ0に規定された回路ブロック１０を、大規模回路に埋め込む場合について説明する。
図２に示すように、この大規模回路は、回路ブロック１０を備え、総計で例えば４つのＣＭＯＳトランジスタを有しており、図２（ａ）において下側がｎ型ＭＯＳトランジスタの領域、上側がｐ型ＭＯＳトランジスタの領域とされている。ここで便宜上、各ＣＭＯＳトランジスタを２１，２２，２３，２４（回路ブロック１０の２つのＣＭＯＳトランジスタが２２，２３）とする。
【００２８】
ｎ型ＭＯＳトランジスタの領域において、回路ブロック１０以外の部分には、ＣＭＯＳトランジスタ２１，２４のｎ型ＭＯＳトランジスタを覆いチャネル領域に引張応力を印加する第５のシリコン窒化膜２５が形成されている。第５のシリコン窒化膜２５は、第１のシリコン窒化膜１１と同一の引張応力を印加するように、即ち第１のシリコン窒化膜１１と同一材料及び同一成膜条件で形成されている。一方、ｐ型ＭＯＳトランジスタの領域において、回路ブロック１０以外の部分には、ＣＭＯＳトランジスタ２１，２４のｐ型ＭＯＳトランジスタを覆いチャネル領域に引張応力を印加する第６のシリコン窒化膜２６が形成されている。第６のシリコン窒化膜２６は、第２のシリコン窒化膜１２と同一の圧縮応力を印加するように、即ち第２のシリコン窒化膜１２と同一材料及び同一成膜条件で形成されている。
【００２９】
ここで、回路ブロック１０は、第１のシリコン窒化膜１１が第５のシリコン窒化膜２５の形成位置に対応し、第２のシリコン窒化膜１２が第６のシリコン窒化膜２６の形成位置に対応するように、配置されている。このように回路ブロック１０が組み込まれても、シリコン窒化膜２０を包囲するように第３のシリコン窒化膜１５及び第４のシリコン窒化膜１６が設けられているため、上記の各距離ＨＮ，ＶＮ，ＨＰ，ＶＰは変化することなくＨＮ0，ＶＮ0，ＨＰ0，ＶＰ0に保たれる。この場合、シリコン窒化膜２０は、第３のシリコン窒化膜１５及び第４のシリコン窒化膜１６の存在により、その外部の構造物、ここでは第５のシリコン窒化膜２５及び第６のシリコン窒化膜２６からの応力の影響が緩和される。この構成により、回路ブロック１０の大規模回路への組み込み位置（レイアウト）に依存することなく、ＣＭＯＳトランジスタ２２，２３の所期の（例えば設計当初の）素子特性が一定に保たれ、保証される。
【００３０】
ここで、ＣＭＯＳトランジスタ２１，２４についても同様に、設計時等に予め第３のシリコン窒化膜１５及び第４のシリコン窒化膜１６の存在を見込んで、ＣＭＯＳトランジスタ２１，２４と第５のシリコン窒化膜２５及び第６のシリコン窒化膜２６との関係における上記の各距離を規定しておくことにより、回路ブロック１０の大規模回路への組み込み位置（レイアウト）に依存することなく、ＣＭＯＳトランジスタ２１，２４の所期の（例えば設計当初の）素子特性が一定に保たれ、保証される。なお、シリコン窒化膜は無応力膜でも良く、また、シリコン窒化膜の代わりに無応力のシリコン酸化膜を用いても良い。
【００３１】
［大規模回路の製造方法］
以下、上記した回路ブロックが組み込まれた大規模回路の製造方法について説明する。
図３〜図６は、第１の実施形態による大規模回路の製造方法を工程順に示しており、（ａ）が図２（ａ）の一点鎖線Ｉ−Ｉ'に対応した（ゲート長方向に沿った）概略断面図、（ｂ）が図２（ａ）の一点鎖線ＩＩ−ＩＩ'に対応した（ゲート幅方向に沿った）概略断面図である。
【００３２】
先ず、図３に示すように、シリコン半導体基板１上にＳＴＩ素子分離構造４を形成し、活性領域５，６を画定する。
ここでは、素子分離法、ここではＳＴＩ（Shallow Trench Isolation）法を用いる。詳細には、半導体基板１上の素子分離領域に分離溝４ａを形成し、この分離溝４ａ内を絶縁膜、ここではシリコン酸化膜を埋め込み、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等によりシリコン酸化膜を平坦化する。これにより、分離溝４ａ内をシリコン酸化物で充填してなるＳＴＩ素子分離構造４が形成され、活性領域５，６が画定される。
【００３３】
続いて、図４に示すように、活性領域５，６にゲート絶縁膜２を介したゲート電極３、及びソース／ドレイン領域７，８（図４では８のみ示す。）を順次形成する。
詳細には、先ず、活性領域５，６上に熱酸化法等により薄いシリコン酸化膜を形成し、ゲート絶縁膜２とする。
【００３４】
次に、ＣＶＤ法等により全面に多結晶シリコン膜を堆積し、リソグラフィー及びドライエッチングによりこれを電極形状に加工して、ゲート絶縁膜２を介した活性領域５上からＳＴＩ素子分離構造４上を挟んでゲート絶縁膜２を介した活性領域６上に延在するゲート電極３を形成する。ここで、ゲート電極３は、図中下側のｎ型部分３ａと、図中上側のｐ型部分３ｂとから構成される。
【００３５】
次に、ＣＭＯＳトランジスタ２１〜２４のｐ型ＭＯＳトランジスタの領域（図中で上側半分の領域）を覆うレジストマスク（不図示）を形成し、ＣＭＯＳトランジスタ２１〜２４のｎ型ＭＯＳトランジスタの領域における各活性領域５にｎ型不純物、ここではリン（Ｐ+）をイオン注入する。これにより、各活性領域５におけるゲート電極３（ｎ型部分３ａ）の両側にソース／ドレイン領域７が形成される。
【００３６】
次に、上記のレジストマスクを灰化処理等により除去した後、ＣＭＯＳトランジスタ２１〜２４のｎ型ＭＯＳトランジスタの領域（図中で下側半分の領域）を覆うレジストマスク（不図示）を形成し、ＣＭＯＳトランジスタ２１〜２４のｐ型ＭＯＳトランジスタの領域における各活性領域６にｐ型不純物、ここではホウ素（Ｂ+）をイオン注入する。これにより、各活性領域６におけるゲート電極３（ｐ型部分３ｂ）の両側にソース／ドレイン領域８が形成される。
【００３７】
続いて、図５に示すように、第１のシリコン窒化膜１１、第４のシリコン窒化膜１６、及び第５のシリコン窒化膜２５を形成する。
半導体基板１の全面を覆うように、自身は収縮する性質を有し、ｎ型ＭＯＳトランジスタのチャネル領域に引張応力を印加する性質を有する薄膜、ここでは当該性質を有するシリコン窒化膜（不図示）を形成する。詳細には、ＣＶＤ法、例えば熱ＣＶＤ法により、原料ガスをＳｉＨ2Ｃｌ2として、これを５ｓｃｃｍ〜５０ｓｃｃｍ、ここでは２０ｓｃｃｍの流量で供給してシリコン窒化膜を成長させる。これにより、例えば膜厚７０程度の引張応力膜であるシリコン窒化膜（不図示）が形成される。
【００３８】
このように形成されたシリコン窒化膜を、リソグラフィー及びドライエッチングにより加工し、ｎ型ＭＯＳトランジスタの領域である第１の領域にはＣＭＯＳトランジスタ２２，２３のｎ型ＭＯＳトランジスタを覆う第１のシリコン窒化膜１１を、第２の包囲領域１４には第４のシリコン窒化膜１６を、回路ブロック１０以外の部分においてＣＭＯＳトランジスタ２１，２４のｎ型ＭＯＳトランジスタを覆う第５のシリコン窒化膜２５を形成する。
【００３９】
ここで、第２の包囲領域１４は、回路ブロック１０に対する外部応力を緩和しかつ、回路の集積度の低下を防止すべく、その幅は１５０ｎｍ〜３００ｎｍ程度が望ましい。本実施形態では、第４のシリコン窒化膜１６は第２の包囲領域１４と同幅であり、例えば２００ｎｍ程度の幅に形成される。
【００４０】
続いて、図６に示すように、第２のシリコン窒化膜１２、第３のシリコン窒化膜１５、及び第６のシリコン窒化膜２６を形成する。
本実施形態では、第１のシリコン窒化膜１１、第４のシリコン窒化膜１６、及び第５のシリコン窒化膜２５上を含む半導体基板１の全面を覆うように、自身は拡大(膨張)する性質を有し、ｐ型ＭＯＳトランジスタのチャネル領域に圧縮応力を印加する性質を有する薄膜、ここでは当該性質を有するシリコン窒化膜（不図示）を形成する。詳細には、ＣＶＤ法、例えばプラズマＣＶＤ法により、原料ガスをＳｉＨ4として、これを１００ｓｃｃｍ〜１０００ｓｃｃｍ、ここでは５００ｓｃｃｍの流量で供給してシリコン窒化膜を成長させる。これにより、例えば膜厚７０ｎｍ程度の圧縮応力膜であるシリコン窒化膜（不図示）が形成される。
【００４１】
このように形成されたシリコン窒化膜を、リソグラフィー及びドライエッチングにより加工する。ここで、当該加工工程について、ゲート電極３上における第１のシリコン窒化膜１１に対して第２のシリコン窒化膜１２を形成する様子を例に採り、図７を用いて説明する。ここで図７では、図６において不図示のシリコン窒化膜をシリコン窒化膜１７とし、（ａ）が図５（ｂ）の一部、（ｂ），（ｃ）が図６（ｂ）の一部にそれぞれ対応している。
【００４２】
先ず、図７（ａ）に示すように、全面に形成されたシリコン窒化膜１７上の、ＣＭＯＳトランジスタ２１〜２４のｐ型ＭＯＳトランジスタの領域（図中で上側半分の領域）に相当する部位を覆うレジストマスク１８を形成する。
次に、図７（ｂ）に示すように、レジストマスク１８を用いてシリコン窒化膜１７を等方性エッチングする。詳細には、エッチング液として例えばリン酸を用い、シリコン窒化膜１７のレジストマスク１８から露出部分をウェットエッチングする。これにより、シリコン窒化膜１７のレジストマスク１８からの露出部分に加えて、レジストマスク１８の縁部分の下部に相当するシリコン窒化膜１７も若干エッチング除去され、第２のシリコン窒化膜１２が形成される。なお、上記のエッチングはウェットエッチングに限定されず、ドライエッチングで行っても良い。
【００４３】
そして、レジストマスク１８を灰化処理等により除去する。これにより、図７（ｃ）に示すように、第１のシリコン窒化膜１１と第２のシリコン窒化膜１２とが互いに対向する側面で接続されるように形成される。
【００４４】
ここで、上記したシリコン窒化膜１７のエッチング時において、例えば通常の異方性エッチングを行った場合には、形成された第２のシリコン窒化膜１２は、シリコン窒化膜１７が第１のシリコン窒化膜１１と重畳されていたことに起因して、その縁部分の近傍が隆起した形状となる。これに対して上記の加工工程では、等方性エッチングにより、余分な当該隆起部分ができるだけ除去され、形成された第２のシリコン窒化膜１２は、可及的に平坦な表面を有することになる。なお図６では、図示の便宜上、第２のシリコン窒化膜１２の表面を平坦に示す。
【００４５】
図７で説明した加工工程は、シリコン窒化膜１７とこれに覆われた第４のシリコン窒化膜１６、及び第５のシリコン窒化膜２５との関係においても、第２のシリコン窒化膜１２の形成と同時に実行される。
以上により、ｐ型ＭＯＳトランジスタの領域である第２の領域にはＣＭＯＳトランジスタ２２，２３のｐ型ＭＯＳトランジスタを覆う第２のシリコン窒化膜１２が、第１の包囲領域１３には第３のシリコン窒化膜１５が、回路ブロック１０以外の部分においてＣＭＯＳトランジスタ２１，２４のｐ型ＭＯＳトランジスタを覆う第６のシリコン窒化膜２６が形成される。
【００４６】
本実施形態では、第１のシリコン窒化膜１１と第２のシリコン窒化膜１２とが互いに対向する側面で接続されるとともに、第２のシリコン窒化膜１２と第４のシリコン窒化膜１６とが、第３のシリコン窒化膜１５と第５のシリコン窒化膜２５とが、第４のシリコン窒化膜１６と第６のシリコン窒化膜２６とが、それぞれ互いに対向する側面で接続されることになる。
【００４７】
本実施形態では、第３のシリコン窒化膜１５は第１の包囲領域１３と同幅であり、例えば２００ｎｍ程度の幅に形成される。
【００４８】
そして、半導体基板１の全面を覆う層間絶縁膜（不図示）の形成、第１のシリコン窒化膜１１及び第２のシリコン窒化膜１２をエッチングストッパーとして用い、更に第１のシリコン窒化膜１１及び第２のシリコン窒化膜１２をエッチングしてソース／ドレイン領域７，８の表面の一部を露出させるコンタクト孔（不図示）の形成、コンタクト孔を導電物で埋め込み層間絶縁膜上で延在する配線（不図示）の形成等を経て、大規模回路を完成させる。
【００４９】
以上説明したように、本実施形態によれば、半導体素子、ここではＣＭＯＳトランジスタへのシリコン窒化膜２０のレイアウトに依存することなく、ＣＭＯＳトランジスタの所期の（例えば設計当初の）素子特性を保証することが可能となり、信頼性の高い回路ブロック、及びこの半回路ブロックを備えた大規模回路が実現する。
【００５０】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に回路ブロック及び大規模回路の概略構成及びその製造方法を開示するが、第２のシリコン窒化膜１２及び第３のシリコン窒化膜１５の形状が若干異なる点で第１の実施形態と相違する。本実施形態では、回路ブロックを含む大規模回路の概略構成をその製造方法と共に説明する。
図８は、第２の実施形態による大規模回路の製造方法の主要工程を示しており、（ａ）が第１の実施形態における図２（ａ）の一点鎖線Ｉ−Ｉ'に対応した（ゲート長方向に沿った）概略断面図、（ｂ）が第１の実施形態における図２（ａ）の一点鎖線ＩＩ−ＩＩ'に対応した（ゲート幅方向に沿った）概略断面図である。
【００５１】
先ず、第１の実施形態の図３及び図４と同様の工程を経て、半導体基板１上においてＳＴＩ素子分離構造４で画定された活性領域５，６に、ゲート絶縁膜２を介したゲート電極３、及びソース／ドレイン領域７，８を順次形成する。
【００５２】
その後、第１の実施形態の図５と同様の工程を経て、自身は収縮する性質を有し、ｎ型ＭＯＳトランジスタのチャネル領域に引張応力を印加する性質を有する薄膜である、第１のシリコン窒化膜１１、第４のシリコン窒化膜１６、及び第５のシリコン窒化膜２５を形成する。本実施形態では、第４のシリコン窒化膜１６は第２の包囲領域１４と同幅であり、例えば２００ｎｍ程度の幅に形成される。
【００５３】
続いて、図８に示すように、第２のシリコン窒化膜１２、第３のシリコン窒化膜１５、及び第６のシリコン窒化膜２６を形成する。
本実施形態では、第１のシリコン窒化膜１１、第４のシリコン窒化膜１６、及び第５のシリコン窒化膜２５上を含む半導体基板１の全面に、自身は拡大(膨張)する性質を有し、ｐ型ＭＯＳトランジスタのチャネル領域に圧縮応力を印加する性質を有する薄膜、ここでは当該性質を有するシリコン窒化膜（不図示）を形成する。詳細には、ＣＶＤ法、例えばプラズマＣＶＤ法により、原料ガスをＳｉＨ4として、これを１００ｓｃｃｍ〜１０００ｓｃｃｍ、ここでは５００ｓｃｃｍの流量で供給してシリコン窒化膜を成長させる。これにより、例えば圧縮応力が２ＧＰａ程度の圧縮応力膜であるシリコン窒化膜（不図示）が形成される。
【００５４】
このように形成されたシリコン窒化膜を、リソグラフィー及びドライエッチングにより加工する。これにより、ｐ型ＭＯＳトランジスタの領域である第２の領域にはＣＭＯＳトランジスタ２２，２３のｐ型ＭＯＳトランジスタを覆う第２のシリコン窒化膜１２が、第１の包囲領域１３には第３のシリコン窒化膜１５が、回路ブロック１０以外の部分においてＣＭＯＳトランジスタ２１，２４のｐ型ＭＯＳトランジスタを覆う第６のシリコン窒化膜２６が形成される。
【００５５】
本実施形態では、第２のシリコン窒化膜１２の第１のシリコン窒化膜１１及び第４のシリコン窒化膜１６に対する合わせ余裕、第３のシリコン窒化膜１５の第１のシリコン窒化膜１１及び第５のシリコン窒化膜２５に対する合わせ余裕、第６のシリコン窒化膜２６の第４のシリコン窒化膜１６に対する合わせ余裕を考慮する。
ここでは、第２のシリコン窒化膜１２がその各縁部分で第１のシリコン窒化膜１１上及び第４のシリコン窒化膜１６上に乗り上げるように、第３のシリコン窒化膜１５がその各縁部分で第１のシリコン窒化膜１１上及び第５のシリコン窒化膜２５上に乗り上げるように、第６のシリコン窒化膜２６がその縁部分で第４のシリコン窒化膜１６上に乗り上げるように、それぞれ形成される。
【００５６】
また、上記したように第３のシリコン窒化膜１５をその形成領域である第１の包囲領域１３よりも幅広に形成する。以上の事情を考慮して、第１の包囲領域１３は、ここでは例えば２００ｎｍ程度の幅に形成され、第３のシリコン窒化膜１５は、ここでは例えば２５０ｎｍ程度の幅に形成される。
【００５７】
以上説明したように、本実施形態によれば、半導体素子、ここではＣＭＯＳトランジスタへのシリコン窒化膜２０のレイアウトに依存することなく、ＣＭＯＳトランジスタの所期の（例えば設計当初の）素子特性を保証することが可能となり、信頼性の高い回路ブロック、及びこの半回路ブロックを備えた大規模回路が実現する。
【００５８】
（第３の実施形態）
本実施形態では、第１の実施形態と同様に回路ブロック及び大規模回路の概略構成及びその製造方法を開示するが、第１のシリコン窒化膜１１及び第４のシリコン窒化膜１６の形状が若干異なる点で第１の実施形態と相違する。本実施形態では、回路ブロックを含む大規模回路の概略構成をその製造方法と共に説明する。
図９及び図１０は、第３の実施形態による大規模回路の製造方法の主要工程を順に示しており、（ａ）が第１の実施形態における図２（ａ）の一点鎖線Ｉ−Ｉ'に対応した（ゲート長方向に沿った）概略断面図、（ｂ）が第１の実施形態における図２（ａ）の一点鎖線ＩＩ−ＩＩ'に対応した（ゲート幅方向に沿った）概略断面図である。
【００５９】
先ず、第１の実施形態の図３及び図４と同様の工程を経て、半導体基板１上においてＳＴＩ素子分離構造４で画定された活性領域５，６に、ゲート絶縁膜２を介したゲート電極３、及びソース／ドレイン領域７，８を順次形成する。
【００６０】
続いて、図９に示すように、第２のシリコン窒化膜１２、第３のシリコン窒化膜１５、及び第６のシリコン窒化膜２６を形成する。
半導体基板１の全面を覆うように、自身は拡大（膨張）する性質を有し、ｐ型ＭＯＳトランジスタのチャネル領域に圧縮応力を印加する性質を有する薄膜、ここでは当該性質を有するシリコン窒化膜（不図示）を形成する。詳細には、ＣＶＤ法、例えばプラズマＣＶＤ法により、原料ガスをＳｉＨ4として、これを１００ｓｃｃｍ〜１０００ｓｃｃｍ、ここでは５００ｓｃｃｍの流量で供給してシリコン窒化膜を成長させる。これにより、例えば圧縮応力が２ＧＰａ程度の圧縮応力膜であるシリコン窒化膜（不図示）が形成される。
【００６１】
このように形成されたシリコン窒化膜を、リソグラフィー及びドライエッチングにより加工し、ｐ型ＭＯＳトランジスタの領域である第２の領域にはＣＭＯＳトランジスタ２２，２３のｐ型ＭＯＳトランジスタを覆う第２のシリコン窒化膜１１を、第１の包囲領域１３には第３のシリコン窒化膜１５を、回路ブロック１０以外の部分においてＣＭＯＳトランジスタ２１，２４のｐ型ＭＯＳトランジスタを覆う第６のシリコン窒化膜２６を形成する。
【００６２】
本実施形態では、第３のシリコン窒化膜１５は第１の包囲領域１３と同幅であり、例えば２００ｎｍ程度の幅に形成される。
【００６３】
続いて、図１０に示すように、第１のシリコン窒化膜１１、第４のシリコン窒化膜１６、及び第５のシリコン窒化膜２５を形成する。
本実施形態では、第２のシリコン窒化膜１２、第３のシリコン窒化膜１５、及び第６のシリコン窒化膜２６上を含む半導体基板１の全面に、自身は収縮する性質を有し、ｎ型ＭＯＳトランジスタのチャネル領域に引張応力を印加する性質を有する薄膜、ここでは当該性質を有するシリコン窒化膜（不図示）を形成する。詳細には、ＣＶＤ法、例えば熱ＣＶＤ法により、原料ガスをＳｉＨ2Ｃｌ2として、これを５ｓｃｃｍ〜５０ｓｃｃｍ、ここでは２０ｓｃｃｍの流量で供給してシリコン窒化膜を成長させる。これにより、例えば膜厚７０ｎｍ程度の引張応力膜であるシリコン窒化膜（不図示）が形成される。
【００６４】
このように形成されたシリコン窒化膜を、リソグラフィー及びドライエッチングにより加工する。これにより、ｎ型ＭＯＳトランジスタの領域である第１の領域にはＣＭＯＳトランジスタ２２，２３のｎ型ＭＯＳトランジスタを覆う第１のシリコン窒化膜１１が、第２の包囲領域１４には第４のシリコン窒化膜１６が、回路ブロック１０以外の部分においてＣＭＯＳトランジスタ２１，２４のｎ型ＭＯＳトランジスタを覆う第５のシリコン窒化膜２５が形成される。
【００６５】
本実施形態では、第１のシリコン窒化膜１１の第２のシリコン窒化膜１２及び第３のシリコン窒化膜１５に対する合わせ余裕、第４のシリコン窒化膜１６の第２のシリコン窒化膜１２及び第６のシリコン窒化膜２６に対する合わせ余裕、第５のシリコン窒化膜２５の第３のシリコン窒化膜１５に対する合わせ余裕を考慮する。
ここでは、第１のシリコン窒化膜１１がその各縁部分で第２のシリコン窒化膜１２上及び第３のシリコン窒化膜１５上に乗り上げるように、第４のシリコン窒化膜１６がその各縁部分で第２のシリコン窒化膜１２上及び第６のシリコン窒化膜２６上に乗り上げるように、第５のシリコン窒化膜２５がその縁部分で第３のシリコン窒化膜１５上に乗り上げるように、それぞれ形成される。
【００６６】
また、上記したように第４のシリコン窒化膜１６をその形成領域である第２の包囲領域１４よりも幅広に形成する。以上の事情を考慮して、第２の包囲領域１４は、ここでは例えば２００ｎｍ程度の幅に形成され、第４のシリコン窒化膜１６は、ここでは例えば２５０ｎｍ程度の幅に形成される。
【００６７】
以上説明したように、本実施形態によれば、半導体素子、ここではＣＭＯＳトランジスタへのシリコン窒化膜２０のレイアウトに依存することなく、ＣＭＯＳトランジスタの所期の（例えば設計当初の）素子特性を保証することが可能となり、信頼性の高い回路ブロック、及びこの半回路ブロックを備えた大規模回路が実現する。
【００６８】
（第４の実施形態）
本実施形態では、第１の実施形態と同様に回路ブロック及び大規模回路の概略構成及びその製造方法を開示するが、第３のシリコン窒化膜１５及び第４のシリコン窒化膜１６の形状が若干異なる点で第１の実施形態と相違する。本実施形態では、回路ブロックを含む大規模回路の概略構成をその製造方法と共に説明する。
図１１及び図１２は、第４の実施形態による大規模回路の製造方法の主要工程を示しており、（ａ）が第１の実施形態における図２（ａ）の一点鎖線Ｉ−Ｉ'に対応した（ゲート長方向に沿った）概略断面図、（ｂ）が第１の実施形態における図２（ａ）の一点鎖線ＩＩ−ＩＩ'に対応した（ゲート幅方向に沿った）概略断面図である。
【００６９】
先ず、第１の実施形態の図３及び図４と同様の工程を経て、半導体基板１上においてＳＴＩ素子分離構造４で画定された活性領域５，６に、ゲート絶縁膜２を介したゲート電極３、及びソース／ドレイン領域７，８を順次形成する。
【００７０】
続いて、図１１に示すように、第１のシリコン窒化膜１１、第４のシリコン窒化膜１６、及び第５のシリコン窒化膜２５を形成する。
半導体基板１の全面を覆うように、自身は収縮する性質を有し、ｎ型ＭＯＳトランジスタのチャネル領域に引張応力を印加する性質を有する薄膜、ここでは当該性質を有するシリコン窒化膜（不図示）を形成する。詳細には、ＣＶＤ法、例えば熱ＣＶＤ法により、原料ガスをＳｉＨ2Ｃｌ2として、これを５ｓｃｃｍ〜５０ｓｃｃｍ、ここでは２０ｓｃｃｍの流量で供給してシリコン窒化膜を成長させる。これにより、例えば膜厚７０ｎｍ程度の引張応力膜であるシリコン窒化膜（不図示）が形成される。
【００７１】
このように形成されたシリコン窒化膜を、リソグラフィー及びドライエッチングにより加工し、ｎ型ＭＯＳトランジスタの領域である第１の領域にはＣＭＯＳトランジスタ２２，２３のｎ型ＭＯＳトランジスタを覆う第１のシリコン窒化膜１１を、第２の包囲領域１４には第４のシリコン窒化膜１６を、回路ブロック１０以外の部分においてＣＭＯＳトランジスタ２１，２４のｎ型ＭＯＳトランジスタを覆う第５のシリコン窒化膜２５を形成する。
【００７２】
本実施形態では、第４のシリコン窒化膜１６をその幅が第２の包囲領域１４の幅よりも狭くなるように形成する。また、上記したように第４のシリコン窒化膜１６をその形成領域である第２の包囲領域１４よりも幅狭に形成する。以上の事情を考慮して、第２の包囲領域１４は、ここでは例えば２００ｎｍ程度の幅に形成され、第４のシリコン窒化膜１６は、ここでは例えば１５０ｎｍ程度の幅に形成される。
【００７３】
続いて、図１２に示すように、第２のシリコン窒化膜１２、第３のシリコン窒化膜１５、及び第６のシリコン窒化膜２６を形成する。
本実施形態では、第１のシリコン窒化膜１１、第４のシリコン窒化膜１６、及び第５のシリコン窒化膜２５上を含む半導体基板１の全面に、自身は拡大(膨張)する性質を有し、ｐ型ＭＯＳトランジスタのチャネル領域に圧縮応力を印加する性質を有する薄膜、ここでは当該性質を有するシリコン窒化膜（不図示）を形成する。詳細には、ＣＶＤ法、例えば(プラズマＣＶＤ)法により、原料ガスをＳｉＨ4として、これを１００ｓｃｃｍ〜１０００ｓｃｃｍ、ここでは５００ｓｃｃｍの流量で供給してシリコン窒化膜を成長させる。これにより、例えば圧縮応力が２ＧＰａ程度の圧縮応力膜であるシリコン窒化膜（不図示）が形成される。
【００７４】
このように形成されたシリコン窒化膜を、リソグラフィー及びドライエッチングにより加工する。これにより、ｐ型ＭＯＳトランジスタの領域である第２の領域にはＣＭＯＳトランジスタ２２，２３のｐ型ＭＯＳトランジスタを覆う第２のシリコン窒化膜１２が、第１の包囲領域１３には第３のシリコン窒化膜１５が、回路ブロック１０以外の部分においてＣＭＯＳトランジスタ２１，２４のｐ型ＭＯＳトランジスタを覆う第６のシリコン窒化膜２６が形成される。
【００７５】
本実施形態では、第３のシリコン窒化膜１５をその幅が第１の包囲領域１３の幅よりも狭くなるように形成する。また、上記したように第３のシリコン窒化膜１５をその形成領域である第１の包囲領域１３よりも幅狭に形成する。以上の事情を考慮して、第１の包囲領域１３は、ここでは例えば２００ｎｍ程度の幅に形成され、第３のシリコン窒化膜１５は、ここでは例えば１５０ｎｍ程度の幅に形成される。
【００７６】
以上のようにして、第５のシリコン窒化膜２５、第３のシリコン窒化膜１５、第１のシリコン窒化膜１１、第２のシリコン窒化膜１２、第４のシリコン窒化膜１６、第６のシリコン窒化膜２６が、それぞれ縁部分で離間するように形成される。
【００７７】
以上説明したように、本実施形態によれば、半導体素子、ここではＣＭＯＳトランジスタへのシリコン窒化膜２０のレイアウトに依存することなく、ＣＭＯＳトランジスタの所期の（例えば設計当初の）素子特性を保証することが可能となり、信頼性の高い回路ブロック、及びこの半回路ブロックを備えた大規模回路が実現する。
【００７８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７９】
（付記１）半導体基板と、
前記半導体基板上に形成された半導体素子と、
前記半導体素子を覆う応力印加膜と
を含み、
前記応力印加膜は、第１の領域及び第２の領域からなる前記半導体素子の形成領域において、前記第１の領域を覆い引張応力を印加する第１の膜と、前記第２の領域を覆い圧縮応力を印加する第２の膜とからなり、
前記第１の膜の縁部分に形成され、前記第１の膜とは応力の異なる第３の膜が形成された第３の領域と、前記第２の膜の縁部分に形成され、前記第２の膜とは応力の異なる第４の膜が形成された第４の領域とが設けられてなることを特徴とする半導体装置。
【００８０】
（付記２）前記第３の膜は前記第２の膜と同一の圧縮応力を有し、前記第４の膜は前記第１の膜と同一の引張応力を印加するものであり、
前記第３の膜及び前記第４の膜により前記応力印加膜が囲まれていることを特徴とする付記１に記載の半導体装置。
【００８１】
（付記３）前記第１の膜と前記第３の膜とが互いに縁部分で接触するように形成されており、
前記第２の膜と前記第４の膜とが互いに縁部分で接触するように形成されていることを特徴とする付記２に記載の半導体装置。
【００８２】
（付記４）前記第１の膜は、その縁部分で前記第３の膜上に乗り上げるように形成されており、
前記第４の膜は、その縁部分で前記第２の膜上に乗り上げるように形成されていることを特徴とする付記２に記載の半導体装置。
【００８３】
（付記５）前記第２の膜は、その縁部分で前記第４の膜上に乗り上げるように形成されており、
前記第３の膜は、その縁部分で前記第１の膜上に乗り上げるように形成されていることを特徴とする付記２に記載の半導体装置。
【００８４】
（付記６）前記第１の膜の縁部分と前記第３の膜の縁部分との間に前記第１の膜及び前記第３の膜の非形成領域が設けられており、
前記第２の膜の縁部分と前記第４の膜の縁部分との間に前記第２の膜及び前記第４の膜の非形成領域が設けられていることを特徴とする付記２に記載の半導体装置。
【００８５】
（付記７）前記半導体素子は、前記第１の領域の部分がｎ型トランジスタであり、前記第２の領域の部分がｐ型トランジスタであることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００８６】
（付記８）前記第３の領域及び前記第４の領域は、前記半導体基板の素子分離領域に形成されていることを特徴とする付記１〜７のいずれか１項に記載の半導体装置。
【００８７】
（付記９）第１の領域、第２の領域、前記第１の領域と前記第２の領域との間に位置する第３の領域を含む半導体基板と、
前記半導体基板の前記第１の領域に形成されたＭＯＳトランジスタと、
前記第１の領域及び前記第２の領域に形成され、前記ＭＯＳトランジスタを覆う第１の応力印加膜と
を含み、
前記第１の応力印加膜は前記第３の領域には形成されず、前記第３の領域には半導体素子が形成されないことを特徴とする半導体装置。
【００８８】
（付記１０）前記第３の領域には、第１の応力膜とは応力印加方向が逆である第２の応力膜が形成されることを特徴とする付記９に記載の半導体装置。
【００８９】
（付記１１）前記半導体素子は、ｎ型ＭＯＳトランジスタ又はｐ型ＭＯＳトランジスタであることを特徴とする付記９又は１１に記載の半導体装置。
【００９０】
（付記１２）
前記第３の領域の幅は、１５０ｎｍ以上２５０ｎｍ以下であることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置。
【００９１】
（付記１３）
前記第３の領域は、前記第１の領域を囲うように形成されることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置。
【００９２】
（付記１４）
ＭＯＳトランジスタが形成された第１の領域と、
前記第１の領域の周辺を囲う第２の領域とを有し、
前記第１の領域には前記ＭＯＳトランジスタを覆う第１の応力膜が形成され、前記第２の領域には第２の応力膜が形成され、
前記第１の応力膜の応力印加方向と前記第２の応力膜の応力印加方向とが逆方向であることを特徴とする半導体装置。
【００９３】
（付記１５）半導体基板上に半導体素子を形成する工程と、
前記半導体素子を覆うように応力印加膜を形成する工程と
を含み、
前記応力印加膜を形成する工程では、第１の領域及び第２の領域からなる前記半導体素子の形成領域において、前記第１の領域を覆い引張応力を印加する第１の膜と、前記第２の領域を覆い圧縮応力を印加する第２の膜とから前記応力印加膜を形成し、前記第１の膜の縁部分に位置し、前記第１の膜とは応力の異なる第３の膜を有する第３の領域と、前記第２の膜の縁部分に位置し、前記第２の膜とは応力の異なる第４の膜を有する第４の領域とを設けることを特徴とする半導体装置の製造方法。
【００９４】
（付記１６）前記応力印加膜を形成する工程において、
前記第２の領域に前記第２の膜を形成すると共に、前記第３の膜を前記第２の膜と同一の圧縮応力を印加するものとして形成し、
前記第１の領域に前記第１の膜を形成すると共に、前記第４の膜を前記第１の膜と同一の引張応力を印加するものとして形成し、
前記第３の膜及び前記第４の膜により前記応力印加膜を囲むことを特徴とする付記１５に記載の半導体装置の製造方法。
【００９５】
（付記１７）前記応力印加膜を形成する工程において、前記第１の膜と前記第３の膜とを互いに縁部分で接触するように形成し、前記第２の膜と前記第４の膜とを互いに縁部分で接触するように形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【００９６】
（付記１８）前記応力印加膜を形成する工程は、
前記第２の領域に前記第２の膜を形成すると共に、前記第１の包囲領域に前記第３の膜を形成する工程と、
前記第１の領域に前記第１の膜を、その縁部分が前記第３の膜上に乗り上げるように形成すると共に、前記第２の包囲領域に前記第４の膜を、その縁部分が前記第２の膜上に乗り上げるように形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【００９７】
（付記１９）前記応力印加膜を形成する工程は、
前記第１の領域に前記第１の膜を形成すると共に、前記第２の包囲領域に前記第４の膜を形成する工程と、
前記第２の領域に前記第２の膜を、その縁部分が前記第４の膜上に乗り上げるように形成すると共に、前記第１の包囲領域に前記第３の膜を、その縁部分が前記第１の膜上に乗り上げるように形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【００９８】
（付記２０）前記応力印加膜を形成する工程において、前記第１の膜の縁部分と前記第３の膜の縁部分との間に前記第１の膜及び前記第３の膜の非形成領域が設けられるように、前記第１の膜及び前記第３の膜を形成し、前記第２の膜の縁部分と前記第４の膜の縁部分との間に前記第２の膜及び前記第４の膜の非形成領域が設けられるように、前記第２の膜及び前記第４の膜を形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９９】
【図１】第１の実施形態による基本構造をなす回路ブロックの一例を示す模式図である。
【図２】図１の回路ブロックが組み込まれてなる大規模回路の一例を示す模式図である。
【図３】第１の実施形態による大規模回路の製造方法を工程順に示す模式図である。
【図４】図３に引き続き、第１の実施形態による大規模回路の製造方法を工程順に示す模式図である。
【図５】図４に引き続き、第１の実施形態による大規模回路の製造方法を工程順に示す模式図である。
【図６】図５に引き続き、第１の実施形態による大規模回路の製造方法を工程順に示す模式図である。
【図７】第１のシリコン窒化膜に対して第２のシリコン窒化膜を加工形成する様子を示す概略断面図である。
【図８】第２の実施形態による大規模回路の製造方法の主要工程を示す模式図である。
【図９】第３の実施形態による大規模回路の製造方法の主要工程を順に示す模式図である。
【図１０】図９に引き続き、第３の実施形態による大規模回路の製造方法の主要工程を順に示す模式図である。
【図１１】第４の実施形態による大規模回路の製造方法の主要工程を示す模式図である。
【図１２】図１１に引き続き、第４の実施形態による大規模回路の製造方法の主要工程を示す模式図である。
【図１３】従来の回路ブロックを示す概略平面図である。
【図１４】従来の回路ブロックを示す概略平面図である。
【図１５】従来の大規模回路を示す概略平面図である。
【符号の説明】
【０１００】
１  半導体基板
２  ゲート絶縁膜
３，１０１  ゲート電極
３ａ  ｎ型部分
３ｂ  ｐ型部分
４  ＳＴＩ素子分離構造
５，６，１０２，１０３  活性領域
７，８，１０４，１０５  ソース／ドレイン領域
１０，１１１，１１２  回路ブロック
１１，１０６  第１のシリコン窒化膜
１２，１０７  第２のシリコン窒化膜
１３  第１の包囲領域
１４  第２の包囲領域
１５  第３のシリコン窒化膜
１６  第４のシリコン窒化膜
１７，２０，１０８，１０９  シリコン窒化膜
１８  レジストマスク
２１〜２４  ＣＭＯＳトランジスタ
２５  第５のシリコン窒化膜
２６  第６のシリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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