(57)【特許請求の範囲】
【請求項１】
半導体基板上に選択的に素子分離領域を形成して、該素子分離領域によって前記半導体基板を複数の素子領域に絶縁分離する半導体装置の製造方法であって、
前記半導体基板の素子分離領域形成予定領域を第１の開口を有する第１の酸化防止膜で覆う第１の酸化防止膜形成工程と、
前記第１の酸化防止膜をマスクとして前記素子分離領域形成予定領域の前記第１の開口に重ねて第１のリセスを形成する第１のリセス形成工程と、
前記半導体基板を第１のフィールド酸化を行って、前記第１の酸化防止膜で覆われない前記素子分離領域形成予定領域に第１のフィールド酸化膜を選択的に形成する第１のフィールド酸化膜形成工程と、
前記第１の酸化防止膜に形成されている前記第１の開口の開口幅を拡張して前記第１の酸化防止膜に第２の開口を形成する工程と、
前記第１の酸化防止膜をマスクとして前記素子分離領域形成予定領域の前記第２の開口に重ねて第２のリセスを形成する第２のリセス形成工程と、
前記半導体基板を第２のフィールド酸化を行って、前記第１の酸化防止膜の前記第２の開口に対応した前記素子分離領域形成予定領域に、前記第１のフィールド酸化膜に一部が重なり、かつ前記第１のフィールド酸化膜より浅くなるように第２のフィールド酸化膜を選択的に形成する第２のフィールド酸化膜形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に選択的に膜厚の厚い第１の素子分離領域及び膜厚の薄い第２の素子分離領域を形成して、該第１及び第２の素子分離領域によって前記半導体基板を複数の素子領域に絶縁分離する半導体装置の製造方法であって、
前記半導体基板の第１の素子分離領域形成予定領域及び第２の素子分離領域形成予定領域を、第１の開口を有する第１の酸化防止膜で前記第１の素子分離領域形成予定領域の上部に前記第１の開口を位置させるように覆う第１の酸化防止膜形成工程と、
前記第１の酸化防止膜をマスクとして前記第１の素子分離領域形成予定領域の前記第１の開口に重ねて第１のリセスを形成する第１のリセス形成工程と、
前記半導体基板を第１のフィールド酸化を行って、前記第１の酸化防止膜で覆われない前記素子分離領域形成予定領域のみに第１のフィールド酸化膜を選択的に形成する第１のフィールド酸化膜形成工程と、
前記第１のフィールド酸化膜の上部に相当する前記第１の酸化防止膜の領域に形成されている前記第１の開口の開口幅を拡張して前記第１の酸化防止膜に第２の開口を形成すると共に、前記第２の素子分離領域形成予定領域の上部に相当する前記第１の酸化防止膜の領域に第３の開口を形成する工程と、
前記第１の酸化防止膜をマスクとして前記第１の素子分離領域形成予定領域の前記第２の開口に重ねて第２のリセスを形成すると共に、前記第２の素子分離領域形成予定領域の前記第３の開口に重ねて第３のリセスを形成する第２及び第３のリセス形成工程と、
前記半導体基板を第２のフィールド酸化を行って、前記第１の酸化防止膜の前記第２の開口に対応した前記第１の素子分離領域形成予定領域のみに前記第１のフィールド酸化膜に一部が重なり、かつ前記第１のフィールド酸化膜より浅くなるように第２のフィールド酸化膜を選択的に形成すると同時に、前記第３の開口に対応した前記第２の素子分離領域形成予定領域のみに第３のフィールド酸化膜を選択的に形成する第２及び第３のフィールド酸化膜形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記リセスの幅及び深さを任意に変更可能に形成することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
半導体基板上に選択的に形成された素子分離領域によって前記半導体基板が複数の素子領域に絶縁分離されてなる半導体装置であって、
請求項１又は２記載の半導体装置の製造方法を用いて製造された半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に係り、詳しくは、ＬＯＣＯＳ（Local Oxidation of Silicon）法を利用して素子分離領域を形成する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、半導体基板上で素子分離領域により相互に絶縁分離された複数の素子領域内に、それぞれ所望の回路素子が形成される。ここで、上記素子分離領域の形成は、従来から、一般にＬＯＣＯＳ法を利用して行われている。
【０００３】
図１３は、ＬＯＣＯＳ法を利用した素子分離領域の形成方法を概略的に示す工程図である。まず、図１３（ａ）に示すように、シリコン基板５１上に熱酸化法によりパッド絶縁膜として酸化シリコン（ＳｉＯ2）膜５２を形成し、続いてＣＶＤ(Chemical Vapor Deposition)法により酸化防止膜として窒化シリコン（ＳｉＮ）膜５３を形成する。ここで、窒化シリコン膜５３を基板５１に直接に形成した場合には、基板５１表面に結晶欠陥が生ずるので、酸化シリコン膜５２はこれを防止するための緩衝膜として用いられている。次に、フォトリソグラフィ法により、基板５１の素子分離領域形成予定領域５４の上部のみの窒化シリコン膜５３を選択的にエッチングして、酸化シリコン膜５２を露出する。
【０００４】
次に、図１３（ｂ）に示すように、基板５１を酸化雰囲気にさらして熱酸化（フィールド酸化）を行って、窒化シリコン膜５３でマスクされていない素子分離領域形成予定領域５４にフィールド酸化シリコン膜（フィールド酸化膜）５５を形成する。これによって、フィールド酸化膜５５から成る素子分離領域が形成される。ここで、酸化シリコン膜５２は、フィールド酸化膜５５と一体化される。また、フィールド酸化膜５５の側端部にはいわゆるバーズビーク５５Ａが形成される。次に、図１３（ｃ）に示すように、窒化シリコン膜５３及び酸化シリコン膜５２を除去することにより、フィールド酸化膜５５から成る素子分離領域により相互に絶縁分離された複数の素子領域５６が形成された基板５１が得られる。
この後は、この基板５１を用いて、不純物導入工程、エッチング工程等の必要なプロセス工程を繰り返すことにより、素子領域５６に所望の回路素子を形成して半導体装置を完成させる。
【０００５】
ところで、上述のようにＬＯＣＯＳ法を利用して形成したフィールド酸化膜５５は、その側端部にバーズビーク５５Ａが形成されるので、このバーズビーク５５Ａが素子領域５６に入り込むようになる。このバーズビーク５５Ａの入り込む深さは、フィールド酸化膜５５の膜厚に略比例するので、素子領域５６に形成する回路素子の分離耐圧を高めるために厚いフィールド酸化膜５５を形成すると、バーズビーク５５Ａの入り込む深さは大きくなる。このため、素子領域５６の横方向寸法Ｌが狭くなるので、ＬＳＩにおいて今後さらに高集積化が要求されて素子領域５６の横方向寸法Ｌが制約される傾向にあることを考慮すると、大きな問題となる。
【０００６】
一方、バーズビーク５５Ａの入り込む深さを小さくするため、フィールド酸化膜５５を薄く形成すると、分離耐圧は低くなるので、高分離耐圧を必要とする回路素子には適用が困難になる。このように、１回のＬＯＣＯＳ法を利用した従来の素子分離領域の形成方法では、特に厚い素子分離領域を形成する場合には、素子領域５６にバーズビーク５５Ａが深く入り込むのが避けられない。
また、バーズビーク５５Ａが素子領域５６へ深く入り込むのに伴って、素子領域５６の表面が平坦化されなくなるので、素子領域５６に回路素子としてＭＯＳ（Metal Oxide Semiconductor）型トランジスタを形成する場合には、チャネル領域の形状が平坦化されないため、実効的な横方向寸法Ｌがばらつくことによりトランジスタ特性にばらつきが生ずるようになる。
【０００７】
ここで、例えばフラッシュメモリで知られているＬＳＩのように、同一基板上にメモリ用トランジスタのように高い分離耐圧（電源電圧；１５〜１８Ｖ）を必要とする第１の回路素子と、周辺回路のロジック用トランジスタのように低い分離耐圧（電源電圧；２．５〜３．３Ｖ）で十分な第２の回路素子とが混載された半導体装置が情報機器等に広く使用されている。したがって、第１の回路素子では厚い素子分離領域を必要とする一方、第２の回路素子では薄い素子分離領域で十分となる。しかしながら、このような半導体装置では、１回のＬＯＣＯＳ法により両回路素子の要求を満足するような素子分離領域を形成するのは不可能となる。
【０００８】
上述のような事情を考慮した結果、従来から、ＬＯＣＯＳ法を２段階に分けて素子分離領域を形成するようにした半導体装置の製造方法が提供されている。以下、図１４及び図１５を参照して、同半導体装置の製造方法について工程順に説明する。なお、上述したように、厚い素子分離領域を必要とする第１の回路素子と、薄い素子分離領域で十分な第２の回路素子とを、同一基板上に混載して形成する例で説明する。
まず、図１４（ａ）に示すように、シリコン基板６１上に熱酸化法によりパッド絶縁膜として膜厚が１８〜２２ｎｍの酸化シリコン膜６２を形成し、続いてＣＶＤ法により酸化防止膜として膜厚が１３０〜１７０ｎｍの窒化シリコン膜６３を形成する。そして、基板６１に、厚い素子分離領域を必要とする第１の回路素子の第１の素子分離領域形成予定領域６４Ａ、及び薄い素子分離領域で十分な第２の回路素子の第２の素子分離領域形成予定領域６４Ｂを設定する。
【０００９】
次に、図１４（ｂ）に示すように、フォトリソグラフィ法により、全面にフォトレジストを塗布した後、露光、現像処理を行って、上記第１の素子分離領域形成予定領域６４Ａの上部のみに幅寸法が７００〜７５０ｎｍの開口６６Ａが設けられたパターンのフォトレジスト（ＰＲ）膜６６を形成する。次に、図１４（ｃ）に示すように、フォトレジスト膜６６をマスクとして露出されている窒化シリコン膜６３及び酸化シリコン膜６２を順次に選択的にドライエッチングしてパターニングすることにより、開口６６Ａと略同寸法の開口６７を形成して基板６１を露出する。続いて、基板６１の表面を選択的にドライエッチングして、開口６７と略同寸法の幅が７００〜７５０ｎｍ、深さが７０〜８０ｎｍのリセス６８を形成する。次に、フォトレジスト膜６６を除去する。
【００１０】
次に、図１４（ｄ）に示すように、基板６１を酸化雰囲気にさらして、１０００〜１１００℃で、２０〜３０分間熱処理して、第１のフィールド酸化（熱酸化）を行う。これにより、開口６７を有する窒化シリコン膜６３をマスクとして、第１の素子分離領域形成予定領域６４Ａのリセス６８が形成されている基板６１の表面に、第１の素子分離領域の一部となる膜厚が２７０〜３５０ｎｍ、幅が１．０〜１．３μｍの第１のフィールド酸化膜６９を形成する。この第１のフィールド酸化膜６９の側端部にはバーズビーク６９Ａが形成される。この第１フィールド酸化時に第２の素子分離領域形成予定領域６４Ｂは、窒化シリコン膜６３で覆われているので、フィールド酸化膜は形成されない。なお、酸化シリコン膜６２は、第１のフィールド酸化膜６９と一体化される。
【００１１】
次に、図１５（ｅ）に示すように、フォトリソグラフィ法により、全面にフォトレジストを塗布した後、露光、現像処理を行って、上記第２の素子分離領域形成予定領域６４Ｂの上部のみに幅寸法が３３０〜３９０ｎｍの開口７１Ａが設けられたパターンのフォトレジスト膜７１を形成する。次に、図１５（ｆ）に示すように、フォトレジスト膜７１をマスクとして露出されている窒化シリコン膜６３及び酸化シリコン膜６２を順次に選択的にドライエッチングしてパターニングすることにより、開口７１Ａと略同寸法の開口７２を形成して基板６１を露出する。続いて、基板６１の表面を選択的にドライエッチングして、開口７２と略同寸法の幅が３３０〜３９０ｎｍ、深さが７０〜８０ｎｍのリセス７３を形成する。次に、フォトレジスト膜７１を除去する。
【００１２】
次に、図１５（ｇ）に示すように、基板６１を酸化雰囲気にさらして、１０００〜１１００℃で、３０〜４０分間熱処理して、第２のフィールド酸化（熱酸化）を行う。これにより、開口６７を有する窒化シリコン膜６３をマスクとして、第１の素子分離領域形成予定領域６４Ａに、第１のフィールド酸化膜６９と重なるように膜厚が４５０〜５００ｎｍの第２のフィールド酸化膜７４を形成する。この結果、第１の素子分離領域形成予定領域６４Ａに、第１のフィールド酸化膜６９と第２のフィールド酸化膜７４から成る第１の素子分離領域７６が形成される。同時に、開口７２を有する窒化シリコン膜６３をマスクとして、第２の素子分離領域形成予定領域６４Ｂのリセス７３が形成されている基板６１の表面に、膜厚が３３０〜３８０ｎｍ、幅が０．６〜０．８μｍの第３のフィールド酸化膜７５を形成する。この第３のフィールド酸化膜７５は第２の素子分離領域７８となり、第３のフィールド酸化膜７５の側端部にもバーズビーク７５Ａが形成される。
【００１３】
次に、図１５（ｈ）に示すように、酸化シリコン膜６２及び窒化シリコン膜６３を除去することにより、薄い第１のフィールド酸化膜６９と厚い第２のフィールド酸化膜７４から成る第１の素子分離領域７６により相互に絶縁分離された複数の第１の素子領域７７が形成され、かつ薄い第３のフィールド酸化膜７５から成る第２の素子分離領域７８により相互に絶縁分離された複数の第２の素子領域７９が形成された基板６１が得られる。
【００１４】
上述したような半導体装置の製造方法によれば、ＬＯＣＯＳ法を２段階に分けて素子分離領域を形成するので、厚い素子分離領域を必要とする第１の回路素子及び薄い素子分離領域で十分な第２の回路素子路の要求を満足するような第１の素子分離領域７６及び第２の素子分離領域７８を形成することができるようになる。
しかしながら、上述の半導体装置の製造方法では、特に厚い素子分離領域を必要とする第１の素子分離領域７６の形成は、薄い第１のフィールド酸化膜６９を形成する図１４（ｄ）の第１のフィールド酸化と、厚い第２のフィールド酸化膜７４を形成する図１５（ｇ）の第２のフィールド酸化とで、開口６７を有する窒化シリコン膜６３を共通のマスクとして用いているので、第１及び第２のフィールド酸化膜６９、７４は略同一幅で横方向に広がるようになる。したがって、第１の素子領域７７に両バーズビーク６９Ａ、７４Ａが深く入り込むのが避けられなくなる。
【００１５】
ＬＯＣＯＳ法を２段階に分けて素子分離領域を形成するようにした半導体装置の製造方法が、例えば特開平９−３３０９２２号公報に開示されている。同半導体装置の製造方法は、図１６（ａ）に示すように、まず、半導体基板８１上にパッド酸化膜８２及び窒化膜８３をパターニングして形成した後、窒化膜８３をマスクとして第１回目の熱酸化を行って厚い第１のフィールド酸化膜８４を形成する。次に、図１６（ｂ）に示すように、窒化膜８３を例えばリン酸を用いてウエットエッチングし、パッド酸化膜８２を例えばＢＯＥ（Buffered Oxide Etchant）により取り除いて、両膜８３、８２のサイズを小さくして基板８１を露出する。次に、図１６（ｃ）に示すように、この小さなサイズの窒化膜８３をマスクとして第２回目の熱酸化を行って、上述の露出面に薄い第２のフィールド酸化膜８５を形成する。次に、図１６（ｄ）に示すように、窒化膜８３及びパッド酸化膜８２を除去することにより、厚い第１のフィールド酸化膜８４と薄い第２のフィールド酸化膜８５から成る素子分離領域によって、相互に絶縁分離された複数の素子領域８６が形成された基板８１が得られる。
【００１６】
同様に、ＬＯＣＯＳ法を２段階に分けて素子分離領域を形成するようにした他の半導体装置の製造方法が、例えば特開平９−３３０９２３号公報に開示されている。同半導体装置の製造方法は、いわゆる完全−リセスされたＬＯＣＯＳ（Fully Recessed LOCOS）法を適用したもので、図１７（ａ）に示すように、まず、半導体基板９１上にパッド酸化膜９２及び窒化膜から成る開口部Ｔ2を有する酸化防止膜パターン９３をパターニングして形成した後、酸化防止膜パターン９３をマスクとして第１回目の熱酸化を行って、開口部Ｔ2により露出されたパッド酸化膜９２の下部の基板９１に第１のフィールド酸化膜９４を形成する。この第１のフィールド酸化膜９４の側端部にはバーズビーク９４Ａが形成される。次に、図１７（ｂ）に示すように、酸化防止膜パターン９３の側壁に窒化膜から成るスペーサ９５を形成した後、図１７（ｃ）に示すように、酸化防止膜パターン９３及びスペーサ９５をマスクとして第１のフィールド酸化膜９４にこの膜厚よりも浅いリセス９６を形成する。あるいは、このリセス９６は第１のフィールド酸化膜９４の全膜厚にわたって形成してもよい。
【００１７】
次に、図１７（ｄ）に示すように、酸化防止膜パターン９３及びスペーサ９５をマスクとして第２回目の熱酸化を行って、リセス９６が形成された第１のフィールド酸化膜９４を酸化して、スペーサ９５の開口部に対応した位置に第１のフィールド酸化膜９４よりも厚く第２のフィールド酸化膜９７を形成する。次に、図１７（ｅ）に示すように、パッド酸化膜９２及び酸化防止膜パターン９３を除去することにより、薄い第１のフィールド酸化膜９４と厚い第２のフィールド酸化膜９７から成る素子分離領域により相互に絶縁分離された複数の素子領域９８が形成された基板９１が得られる。
上述の半導体装置の製造方法によれば、特に酸化防止膜パターン９３の側壁に窒化膜から成るスペーサ９５を形成することにより、第２回目の熱酸化によって第２のフィールド酸化膜９７を形成するときに、スペーサ９５によりバーズビークの形成を抑制させることができるので、素子領域９８にバーズビーク９４Ａが深く入り込むのが避けられるとされている。
【００１８】
また、ＬＯＣＯＳ法を２段階に分けて素子分離領域を形成するようにしたその他の半導体装置の製造方法が、例えば特開平１０−２８４４７７号公報に開示されている。同半導体装置の製造方法は、図１８（ａ）に示すように、まず、半導体基板１０１上にパッド酸化膜１０２及び開口１０３Ａを有する窒化膜１０３をパターニングして形成した後、窒化膜１０３をマスクとして第１回目の熱酸化を行って、開口部１０３Ａにより露出されたパッド酸化膜１０２の下部の基板１０１に第１のフィールド酸化膜１０４を形成する。次に、図１８（ｂ）に示すように、開口１０３Ａを有する窒化膜１０３をマスクとして用いて、例えばＲＩＥ(Reactive Ion Etching)により第１のフィールド酸化膜１０４を選択的にエッチングして、第１のフィールド酸化膜１０４を貫通する開口１０５を形成する。あるいは、この開口１０５は第１のフィールド酸化膜１０４を貫通させないで残存膜を形成するようにしてもよい。
【００１９】
次に、図１８（ｃ）に示すように、開口１０３Ａを有する窒化膜１０３をマスクとして用いて第２回目の熱酸化を行って、開口１０５が形成された第１のフィールド酸化膜１０４を酸化して第２のフィールド酸化膜１０６を形成する。次に、図１８（ｄ）に示すように、窒化膜１０３を除去することにより、第１のフィールド酸化膜１０４と第２のフィールド酸化膜１０６から成る素子分離領域により、相互に絶縁分離された複数の素子領域１０８が形成された基板１０１が得られる。上述の半導体装置の製造方法によれば、第１のフィールド酸化膜１０４と第２のフィールド酸化膜１０６から成る厚い素子分離領域を形成できるので、素子分離領域間の距離を短くしても、十分に素子領域１０８間の分離性を確保できるとされている。
【００２０】
【発明が解決しようとする課題】
ところで、上記各公報記載のＬＯＣＯＳ法を２段階に分けて素子分離領域を形成するようにした従来の半導体装置の製造方法では、それぞれ以下に説明するような問題が存在している。
まず、特開平９−３３０９２２号公報記載の半導体装置の製造方法では、図１６に示したように、第１のフィールド酸化膜８４の形成時に用いた酸化防止膜としての窒化膜８３を、第１のフィールド酸化膜８４の形成後にウエットエッチングしてそのサイズを小さくすることにより確保した基板８１の露出面に第２のフィールド酸化膜８５を形成しているので、素子分離領域の幅は第１のフィールド酸化膜８４に第２のフィールド酸化膜８５をプラスした分だけ必要になる。したがって、本来素子領域８６として使用できる第１のフィールド酸化膜８４の内側の領域が第２のフィールド酸化膜８５により占められてしまうため、素子領域８６の横方向寸法が狭くなるという欠点が生ずる。
【００２１】
次に、特開平９−３３０９２３号公報記載の半導体装置の製造方法では、図１７に示したように、完全−リセスされたＬＯＣＯＳ法を適用することが前提になっているので、第２回目の熱酸化に先立って、第１のフィールド酸化膜９４の形成時に用いた酸化防止用パターン９３の側壁に窒化膜から成るスペーサ９５を形成している。そして、このスペーサ９５を酸化防止膜の一部として用いて第２回目の熱酸化を行って第２のフィールド酸化膜９７を形成している。しかしながら、このように酸化防止用パターン９３の側壁に窒化膜から成るスペーサ９５を形成するには、第２のフィールド酸化膜９７の形成前に、全面に窒化膜を成膜する工程及びこの窒化膜をスペーサに加工するための加工工程等を余分に必要とするので、製造工程が増加するという欠点がある。さらに、厚いフィールド酸化膜ではバーズビークが入る欠点があり、また、リソグラフィでのフォトレジスト膜エッジと酸化膜エッジとの距離が短いという欠点がある。
【００２２】
次に、特開平１０−２８４４７７号公報記載の半導体装置の製造方法では、図１８に示したように、第１のフィールド酸化膜１０４及び第２のフィールド酸化膜１０６を形成するための酸化防止膜として、開口１０３Ａを有する窒化膜１０３を両酸化工程で共通に使用しているので、図１４及び図１５を参照して説明した従来技術と同様に、第１及び第２のフィールド酸化膜１０４、１０６は略同一幅で横方向に広がるようになる。したがって、素子領域１０８に第１及び第２のフィールド酸化膜のバーズビークが深く入り込むのが避けられないという欠点がある。さらに、厚いフィールド酸化膜ではバーズビークが入る欠点があり、また、リソグラフィでのフォトレジスト膜エッジと酸化膜エッジとの距離が短いという欠点がある。
【００２３】
この発明は、上述の事情に鑑みてなされたもので、ＬＯＣＯＳ法を２段階に分けて素子分離領域を形成する場合、素子領域へのバーズビークの入り込みを抑制して、素子領域の表面を平坦化させることができるようにした半導体装置及びその製造方法を提供することを目的としている。
【００２６】
【課題を解決するための手段】
上記課題を解決するために、この発明の第１の構成は、半導体基板上に選択的に素子分離領域を形成して、該素子分離領域によって上記半導体基板を複数の素子領域に絶縁分離する半導体装置の製造方法に係り、上記半導体基板の素子分離領域形成予定領域を第１の開口を有する第１の酸化防止膜で覆う第１の酸化防止膜形成工程と、上記第１の酸化防止膜をマスクとして上記素子分離領域形成予定領域の上記第１の開口に重ねて第１のリセスを形成する第１のリセス形成工程と、上記半導体基板を第１のフィールド酸化を行って、上記第１の酸化防止膜で覆われない上記素子分離領域形成予定領域に第１のフィールド酸化膜を選択的に形成する第１のフィールド酸化膜形成工程と、上記第１の酸化防止膜に形成されている上記第１の開口の開口幅を拡張して上記第１の酸化防止膜に第２の開口を形成する工程と、上記第１の酸化防止膜をマスクとして上記素子分離領域形成予定領域の上記第２の開口に重ねて第２のリセスを形成する第２のリセス形成工程と、上記半導体基板を第２のフィールド酸化を行って、上記第１の酸化防止膜の上記第２の開口に対応した上記素子分離領域形成予定領域に、上記第１のフィールド酸化膜に一部が重なり、かつ上記第１のフィールド酸化膜より浅くなるように第２のフィールド酸化膜を選択的に形成する第２のフィールド酸化膜形成工程とを含むことを特徴としている。
【００２７】
また、この発明の第２の構成は、半導体基板上に選択的に膜厚の厚い第１の素子分離領域及び膜厚の薄い第２の素子分離領域を形成して、該第１及び第２の素子分離領域によって上記半導体基板を複数の素子領域に絶縁分離する半導体装置の製造方法に係り、上記半導体基板の第１の素子分離領域形成予定領域及び第２の素子分離領域形成予定領域を、第１の開口を有する第１の酸化防止膜で上記第１の素子分離領域形成予定領域の上部に上記第１の開口を位置させるように覆う第１の酸化防止膜形成工程と、上記第１の酸化防止膜をマスクとして上記第１の素子分離領域形成予定領域の上記第１の開口に重ねて第１のリセスを形成する第１のリセス形成工程と、上記半導体基板を第１のフィールド酸化を行って、上記第１の酸化防止膜で覆われない上記素子分離領域形成予定領域のみに第１のフィールド酸化膜を選択的に形成する第１のフィールド酸化膜形成工程と、上記第１のフィールド酸化膜の上部に相当する上記第１の酸化防止膜の領域に形成されている上記第１の開口の開口幅を拡張して上記第１の酸化防止膜に第２の開口を形成すると共に、上記第２の素子分離領域形成予定領域の上部に相当する上記第１の酸化防止膜の領域に第３の開口を形成する工程と、上記第１の酸化防止膜をマスクとして上記第１の素子分離領域形成予定領域の上記第２の開口に重ねて第２のリセスを形成すると共に、上記第２の素子分離領域形成予定領域の上記第３の開口に重ねて第３のリセスを形成する第２及び第３のリセス形成工程と、上記半導体基板を第２のフィールド酸化を行って、上記第１の酸化防止膜の上記第２の開口に対応した上記第１の素子分離領域形成予定領域のみに上記第１のフィールド酸化膜に一部が重なり、かつ上記第１のフィールド酸化膜より浅くなるように第２のフィールド酸化膜を選択的に形成すると同時に、上記第３の開口に対応した上記第２の素子分離領域形成予定領域のみに第３のフィールド酸化膜を選択的に形成する第２及び第３のフィールド酸化膜形成工程とを含むことを特徴としている。
【００３６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第１実施例
図１乃至図３は、この発明の第１実施例である半導体装置の製造方法の構成を工程順に示す工程図である。以下、図１〜図３を参照して同半導体装置の製造方法について工程順に説明する。なお、この例では基板上に厚い素子分離領域を必要とする回路素子を形成する例で説明する。
まず、図１（ａ）に示すように、シリコン基板１上に熱酸化法によりパッド絶縁膜として膜厚が１８〜２２ｎｍの酸化シリコン膜２を形成し、続いてＣＶＤ法により酸化防止膜として膜厚が１３０〜１７０ｎｍの窒化シリコン膜３を形成する。
【００３７】
次に、図１（ｂ）に示すように、フォトリソグラフィ法により、全面にフォトレジストを塗布した後、露光、現像処理を行って、素子分離領域形成予定領域４の上部のみに幅寸法が７００〜７５０ｎｍの開口６Ａが設けられたパターンのフォトレジスト膜６を形成する。
【００３８】
次に、図１（ｃ）に示すように、フォトレジスト膜６をマスクとして露出されている窒化シリコン膜３及び酸化シリコン膜２を順次に選択的にドライエッチングしてパターニングすることにより、開口６Ａと略同寸法の第１の開口７を形成して基板１を露出する。続いて、基板１の表面を選択的にドライエッチングして、第１の開口７と略同寸法の幅が７００〜７５０ｎｍ、深さが７０〜８０ｎｍのリセス８を形成する。次に、フォトレジスト６を除去する。ここで、リセス８の幅及び深さは任意に形成することができる。
【００３９】
次に、図１（ｄ）に示すように、基板１を酸化雰囲気にさらして、１０００〜１１００℃で、２０〜３０分間熱処理することにより、第１のフィールド酸化を行う。これにより、第１の開口７を有する窒化シリコン膜３をマスクとして、素子分離領域形成予定領域４のリセス８が形成されている基板１の表面に、素子分離領域の一部となる膜厚が２７０〜３５０ｎｍ、幅が１．０〜１．３μｍの第１のフィールド酸化膜９を形成する。この第１のフィールド酸化膜９の側端部にはバーズビーク９Ａが形成される。なお、酸化シリコン膜２は、第１のフィールド酸化膜９と一体化される。
【００４０】
次に、図２（ｅ）に示すように、ドライエッチング等により酸化シリコン膜２及び窒化シリコン膜３を除去した後、図２（ｆ）に示すように、図１（ａ）の工程と略同様な処理を施して、第１のフィールド酸化膜９を含む基板１上に、新たにパッド絶縁膜として膜厚が１８〜２２ｎｍの酸化シリコン膜１０及び酸化防止膜として膜厚が１３０〜１７０ｎｍの窒化シリコン膜２０を形成する。
【００４１】
次に、図２（ｇ）に示すように、図１（ｂ）の工程と略同様な処理を施して、素子分離領域の一部となっている第１のフィールド酸化膜９の上部のみに上記開口６Ａよりも小さな幅寸法である２７０〜３５０ｎｍに設定した開口２１Ａが設けられたパターンのフォトレジスト膜２１を形成する。
【００４２】
次に、図３（ｈ）に示すように、フォトレジスト膜２１をマスクとして露出されている窒化シリコン膜２０及び酸化シリコン膜１０を順次に選択的にドライエッチングしてパターニングすることにより、開口２１Ａと略同寸法の第２の開口２２を形成する。続いて、第１のフィールド酸化膜９の略中央部を選択的にドライエッチングして、第２の開口２２と略同寸法の幅が２７０〜３５０ｎｍの開口２３を形成する。次に、フォトレジスト２１を除去する。ここで、開口２３の幅及び深さは、上記リセス８と同様に任意に形成することができる。このように、形成すべきフィールド酸化膜の膜厚に応じてリセス８又は開口２３の幅及び深さを任意に変更することにより、素子領域へのバーズビークの入り込みの抑制、素子領域の表面の平坦化を確実に改善することができるようになる。
【００４３】
次に、図３（ｉ）に示すように、基板１を酸化雰囲気にさらして、１０００〜１１００℃で、３０〜４０分間熱処理して、第２のフィールド酸化を行う。これにより、第２の開口２２を有する窒化シリコン膜２０をマスクとして、第１のフィールド酸化膜９の開口２３により露出されている基板１の表面に、第１のフィールド酸化膜９と重なり、かつ開口２３に対応した中央部に膜厚が４５０〜５００ｎｍの第２のフィールド酸化膜１４を局所的に形成する。この結果、素子分離領域形成予定領域４に、第１のフィールド酸化膜９と第２のフィールド酸化膜１４から成る素子分離領域５が形成される。
【００４４】
ここで、第１のフィールド酸化時にマスクとして用いた窒化シリコン膜３の第１の開口７と、第２のフィールド酸化時にマスクとして用いた窒化シリコン膜２０の第２の開口２２との幅寸法の大小関係が、第１の開口７＞第２の開口２２に設定されているので、第２のフィールド酸化膜１４の幅は、第１のフィールド酸化膜９の幅よりも狭く形成される。すなわち、素子領域への第２のフィールド酸化膜１４のバーズビークの入り込む深さは、第１のフィールド酸化膜９よりも小さくなる。また、第１のフィールド酸化膜９のバーズビーク９Ａの入り込む深さは、もともと第１のフィールド酸化膜９は薄く形成するので、小さくすることができる。また、この第１のフィールド酸化膜９を形成する第１のフィールド酸化の形成条件を変更することにより、第１のフィールド酸化膜９の膜厚を自在に制御することができる。
【００４５】
次に、図３（ｊ）に示すように、酸化シリコン膜１０及び窒化シリコン膜２０を除去することにより、薄い第１のフィールド酸化膜９と厚い第２のフィールド酸化膜１４から成る素子分離領域５により相互に絶縁分離された複数の素子領域１６が形成された基板１が得られる。
この後は、この基板１を用いて、不純物導入工程、エッチング工程等の必要なプロセス工程を繰り返すことにより、素子領域１６に所望の回路素子を形成して半導体装置を完成させる。
ここで、バーズビークの入り込みが少なくなる理由は、フォトリソグラフィにより開口できるので、マスクの窒化シリコン膜エッジと酸化シリコン膜エッジとの距離を長くとれるからである。
なお、この例の工程で形成したリセス８又は開口２３等の形成は、必ずしも必要ではない。例えば、極めて薄いフィールド酸化膜を形成するような場合には、リセス８又は開口２３を不要としても、略平坦なフィールド酸化膜の形成が可能となる。
【００４６】
この例の半導体装置の製造方法により製造された半導体装置は、図３（ｊ）に示すように、基板１上に選択的に形成された素子分離領域５により複数の素子領域１６が絶縁分離されていて、上記素子分離領域５は、素子分離領域形成予定領域４の第１の開口７を有する第１の酸化防止膜（窒化シリコン膜３）で覆われない位置に選択的に形成された第１のフィールド酸化膜９と、素子分離領域形成予定領域４の上記第１の開口７よりも小さい幅寸法の第２の開口２２を有する第２の酸化防止膜（窒化シリコン膜２０）で覆われない位置に選択的に形成され、かつ第１のフィールド酸化膜９の略中央部で厚くなるように局所的に形成された第２のフィールド酸化膜１４とから構成されている。
【００４７】
上述したように、この例によれば、第１のフィールド酸化時にマスクとして用いた第１の開口７を有する窒化シリコン膜３に比べて、その第１の開口７よりも小さい幅寸法に設定された第２の開口２２を有する窒化シリコン膜２０をマスクとして用いて第２のフィールド酸化を行うので、第２のフィールド酸化膜１４を第１のフィールド酸化膜９の略中央部のみに局所的に深く形成することができる。したがって、厚い素子分離領域５を形成できるので、十分な素子分離特性を確保することができる。また、第１のフィールド酸化膜９を薄く形成するので、素子領域１６にバーズビーク９Ａの入り込む深さを小さくでき、素子領域１６の表面を平坦化することができる。それゆえ、後の工程において素子領域１６に回路素子としてＭＯＳ型トランジスタを形成した場合でも、チャネル領域の形状が平坦化されるので、トランジスタ特性にばらつきが生ずることはなくなる。
【００４８】
このように、この例の構成の半導体装置の製造方法によれば、基板１の素子分離領域形成予定領域４を第１の開口７を有する第１の酸化防止膜（窒化シリコン膜３）でマスクして第１のフィールド酸化を行って第１のフィールド酸化膜９を形成した後、この第１のフィールド酸化膜９を上記第１の開口７よりも小さい幅寸法に設定した第２の開口２２を有する第２の酸化防止膜（窒化シリコン膜２０）でマスクして第２のフィールド酸化を行って第１のフィールド酸化膜９の略中央部に深い第２のフィールド酸化膜１４を局所的に形成するようにしたので、素子領域１６の周囲の素子分離領域５の膜厚を自在に制御することができる。
したがって、ＬＯＣＯＳ法を２段階に分けて素子分離領域を形成する場合、素子領域へのバーズビークの入り込みを抑制して、素子領域の表面を平坦化させることができる。
【００４９】
◇第２実施例
図４乃至図６は、この発明の第２実施例である半導体装置の製造方法の構成を工程順に示す工程図である。この発明の第２実施例である半導体装置の製造方法の構成が、上述した第１実施例の構成と大きく異なるところは、同一基板上に厚い素子分離領域を必要とする第１の回路素子と、薄い素子分離領域で十分な第２の回路素子とを混載して形成するようにした点である。以下、図４〜図６を参照して同半導体装置の製造方法について工程順に説明する。
まず、図４（ａ）に示すように、シリコン基板１上に熱酸化法によりパッド絶縁膜として膜厚が１８〜２２ｎｍの酸化シリコン膜２を形成し、続いてＣＶＤ法により酸化防止膜として膜厚が１３０〜１７０ｎｍの窒化シリコン膜３を形成する。そして、基板１に、厚い素子分離領域を必要とする第１の回路素子の第１の素子分離領域形成予定領域４Ａ、及び薄い素子分離領域で十分な第２の回路素子の第２の素子分離領域形成予定領域４Ｂを設定する。
【００５０】
次に、図４（ｂ）に示すように、フォトリソグラフィ法により、全面にフォトレジストを塗布した後、露光、現像処理を行って、上記第１の素子分離領域形成予定領域４Ａの上部のみに幅寸法が７００〜７５０ｎｍの開口６Ａが設けられたパターンのフォトレジスト膜６を形成する。
【００５１】
次に、図４（ｃ）に示すように、フォトレジスト膜６をマスクとして露出されている窒化シリコン膜３及び酸化シリコン膜２を順次に選択的にドライエッチングしてパターニングすることにより、開口６Ａと略同寸法の第１の開口７を形成して基板１を露出する。続いて、基板１の表面を選択的にドライエッチングして、第１の開口７と略同寸法の幅が７００〜７５０ｎｍ、深さが７０〜８０ｎｍの第１のリセス８Ａを形成する。次に、フォトレジスト膜６を除去する。ここで、リセス８の幅及び深さは任意に形成することができる。
【００５２】
次に、図４（ｄ）に示すように、基板１を酸化雰囲気にさらして、１０００〜１１００℃で、２０〜３０分間熱処理して、第１のフィールド酸化を行う。これにより、第１の開口７を有する窒化シリコン膜３をマスクとして、第１の素子分離領域形成予定領域４Ａの第１のリセス８Ａが形成されている基板１の表面に、第１の素子分離領域の一部となる膜厚が２７０〜３５０ｎｍ、幅が１．０〜１．３μｍの第１のフィールド酸化膜９を形成する。この第１のフィールド酸化膜９の側端部にはバーズビーク９Ａが形成される。この第１フィールド酸化時に第２の素子分離領域形成予定領域４Ｂは、窒化シリコン膜３で覆われているので、フィールド酸化膜は形成されない。なお、酸化シリコン膜２は、第１のフィールド酸化膜９と一体化される。
【００５３】
次に、図５（ｅ）に示すように、ドライエッチング等により酸化シリコン膜２及び窒化シリコン膜３を除去した後、図５（ｆ）に示すように、図４（ａ）の工程と略同様な処理を施して、第１のフィールド酸化膜９を含む基板１上に、新たにパッド絶縁膜として膜厚が１８〜２２ｎｍの酸化シリコン膜１０及び酸化防止膜として膜厚が１３０〜１７０ｎｍの窒化シリコン膜２０を形成する。
【００５４】
次に、図５（ｇ）に示すように、図４（ｂ）の工程と略同様な処理を施して、第１の素子分離領域の一部となっている第１のフィールド酸化膜９の上部のみに上記開口６Ａよりも小さな幅寸法である２７０〜３５０ｎｍに設定した開口２１Ａが設けられ、かつ上記第２の素子分離領域形成予定領域４Ｂの上部のみに幅寸法３３０〜３９０ｎｍの開口２１Ｂが設けられたパターンのフォトレジスト膜２１を形成する。
【００５５】
次に、図６（ｈ）に示すように、フォトレジスト膜２１をマスクとして、露出されている窒化シリコン膜２０及び酸化シリコン膜１０を順次に選択的にドライエッチングしてパターニングすることにより、第１の素子分離領域形成予定領域４Ａに、開口２１Ａと略同寸法の第２の開口２２を形成する。続いて、第１のフィールド酸化膜９の略中央部を選択的にドライエッチングして、第２の開口２２と略同寸法の幅が２７０〜３５０ｎｍの開口２３を形成する。これと同時に、第２の素子分離領域形成予定領域４Ｂに、開口２１Ｂと略同寸法の第３の開口２４を形成する。続いて、基板１の表面を選択的にドライエッチングして、第３の開口２４と略同寸法の幅が３３０〜３９０ｎｍ、深さが７０〜８０ｎｍの第２のリセス８Ｂを形成する。次に、フォトレジスト２１を除去する。ここで、第２のリセス８Ｂ及び開口２３の幅及び深さは任意に形成することができる。
【００５６】
次に、図６（ｉ）に示すように、基板１を酸化雰囲気にさらして、１０００〜１１００℃で、３０〜４０分間熱処理して、第２のフィールド酸化を行う。これにより、第２の開口２２を有する窒化シリコン膜２０をマスクとして、第１の素子分離領域形成予定領域４Ａの第１のフィールド酸化膜９の開口２３により露出されている基板１の表面に、第１のフィールド酸化膜９と重なり、かつ開口２３に対応した中央部に膜厚が４５０〜５００ｎｍの第２のフィールド酸化膜１４を局所的に形成する。この結果、第１の素子分離領域形成予定領域４Ａに、第１のフィールド酸化膜９と第２のフィールド酸化膜１４から成る第１の素子分離領域５Ａが形成される。同時に、第３の開口２４を有する窒化シリコン膜２０をマスクとして、第２の素子分離領域形成予定領域４Ｂの第２のリセス８Ｂが形成されている基板１の表面に、膜厚が３３０〜３８０ｎｍ、幅が０．６〜０．８μｍの第３のフィールド酸化膜１５を形成する。この第３のフィールド酸化膜１５は第２の素子分離領域５Ｂとなり、この第３のフィールド酸化膜１５の側端部にもバーズビーク１５Ａが形成される。
【００５７】
次に、図６（ｊ）に示すように、酸化シリコン膜１０及び窒化シリコン膜２０を除去することにより、薄い第１のフィールド酸化膜９と厚い第２のフィールド酸化膜１４から成る第１の素子分離領域５Ａにより相互に絶縁分離された複数の第１の素子領域１７が形成され、かつ薄い第３のフィールド酸化膜１５から成る第２の素子分離領域５Ｂにより相互に絶縁分離された複数の第２の素子領域１９が形成された基板１が得られる。
この後は、この基板１を用いて、不純物導入工程、エッチング工程等の必要なプロセス工程を繰り返すことにより、第１の素子領域１７に高い分離耐圧を必要とする第１の回路素子を形成すると共に、第２の素子領域１９に低い分離耐圧で十分な第２の回路素子を形成して半導体装置を完成させる。
なお、この例においても、第１実施例で述べたように、第１のリセス８Ａ、第２のリセス８Ｂ又は開口２３等の形成は、必ずしも必要ではない。
【００５８】
上述したように、この例によれば、厚い素子分離領域を必要とする第１の回路素子の第１の素子分離領域形成予定領域４Ａには、第１実施例と略同様な工程を適用することにより素子領域に深く入り込ませることなく厚い第１の素子分離領域５Ａを形成することができるだけでなく、薄い素子分離領域で十分な第２の回路素子の第２の素子分離領域形成予定領域４Ｂには、薄い第２の素子分離領域５Ｂをを形成するので、素子領域へのバーズビークの入り込みを抑制することができる。さらに、図１４及び図１５を参照して説明した従来の半導体装置の製造方法に比べて、略同じ工程数で実現できるので、製造コストを増加させることがない。ここで、この例によりバーズビークの入り込みが少なくなる理由は、第１実施例で述べたのと同じ理由である。
【００５９】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、膜厚の異なる素子分離領域を従来例に比べて製造工程を増加することなく形成できるので、同一基板上に分離耐圧の異なる複数の回路素子を容易に混載させることができる。
【００６０】
◇第３実施例
図７乃至図９は、この発明の第３実施例である半導体装置の製造方法の構成を工程順に示す工程図である。この発明の第３実施例である半導体装置の製造方法の構成が、上述した第１実施例の構成と大きく異なるところは、基板上に厚い素子分離領域を必要とする回路素子を形成する場合、先に厚いフィールド酸化膜を形成した後に薄いフィールド酸化膜を形成するようにした点である。以下、図７〜図９を参照して同半導体装置の製造方法について工程順に説明する。
まず、図７（ａ）に示すように、シリコン基板１上に熱酸化法によりパッド絶縁膜として膜厚が１８〜２２ｎｍの酸化シリコン膜２を形成し、続いてＣＶＤ法により酸化防止膜として膜厚が１３０〜１７０ｎｍの窒化シリコン膜３を形成する。
【００６１】
次に、図７（ｂ）に示すように、フォトリソグラフィ法により、全面にフォトレジストを塗布した後、露光、現像処理を行って、素子分離領域形成予定領域４の上部のみに幅寸法が２７０〜３５０ｎｍの開口２５Ａが設けられたパターンのフォトレジスト膜２５を形成する。
【００６２】
次に、図７（ｃ）に示すように、フォトレジスト膜２５をマスクとして露出されている窒化シリコン膜３及び酸化シリコン膜２を順次に選択的にドライエッチングしてパターニングすることにより、開口２５Ａと略同寸法の第１の開口２７を形成して基板１を露出する。続いて、基板１の表面を選択的にドライエッチングして、第１の開口２７と略同寸法の幅が２７０〜３５０ｎｍ、深さが７０〜８０ｎｍの第１のリセス２８Ａを形成する。次に、フォトレジスト２５を除去する。ここで、第１のリセス２８Ａの幅及び深さは任意に形成することができる。
【００６３】
次に、図８（ｄ）に示すように、基板１を酸化雰囲気にさらして、１０００〜１１００℃で、３０〜４０分間熱処理することにより、第１のフィールド酸化を行う。これにより、第１の開口２７を有する窒化シリコン膜３をマスクとして、素子分離領域形成予定領域４の第１のリセス２８Ａが形成されている基板１の表面に、素子分離領域の一部となる膜厚が２７０〜３５０ｎｍ、幅が０．５〜０．７μｍの第１のフィールド酸化膜２９を局所的に形成する。この第１のフィールド酸化膜２９の側端部には浅いバーズビーク２９Ａが形成される。なお、酸化シリコン膜２は、第１のフィールド酸化膜２９と一体化される。
【００６４】
次に、図８（ｅ）に示すように、図８（ｂ）の工程と略同様な処理を施して、素子分離領域の一部となっている第１のフィールド酸化膜２９の上部のみに上記開口２５Ａよりも大きな幅寸法である７００〜７５０ｎｍに設定した開口３１Ａが設けられたパターンのフォトレジスト膜３１を形成する。これにより、窒化シリコン膜３の第１の開口２７の周囲部のみを露出させる。
【００６５】
次に、図８（ｆ）に示すように、フォトレジスト膜３１をマスクとして露出されている窒化シリコン膜３及び酸化シリコン膜２を順次に選択的にドライエッチングしてパターニングすることにより、開口３１Ａと略同寸法の第２の開口３０を形成する。続いて、第１のフィールド酸化膜２９の周囲部を選択的にドライエッチングして、第２の開口３０と略同寸法の幅が７００〜７５０ｎｍ、深さが７０〜８０μｍの第２のリセス２８Ｂを形成する。次に、フォトレジスト３１を除去する。ここで、第２のリセス２８Ｂの幅及び深さは任意に形成することができる。
【００６６】
次に、図９（ｇ）に示すように、基板１を酸化雰囲気にさらして、１０００〜１１００℃で、２０〜３０分間熱処理して、第２のフィールド酸化を行う。これにより、第２の開口３０を有する窒化シリコン膜３をマスクとして、素子分離領域形成予定領域４の第２のリセス２８Ｂが形成されている基板１の表面に、第１のフィールド酸化膜２９と重なり、かつ第２の開口３０に対応した第１のフィールド酸化膜２９の周囲部に膜厚が２７０〜３５０ｎｍ、幅が１．０〜１．３μｍの第２のフィールド酸化膜３４を形成する。この第２のフィールド酸化膜３４の側端部にはバーズビーク３４Ａが形成される。この結果、素子分離領域形成予定領域４に、第１のフィールド酸化膜２９と第２のフィールド酸化膜３４から成る素子分離領域３５が形成される。なお、酸化シリコン膜２は、第２のフィールド酸化膜３４と一体化される。
【００６７】
ここで、第１のフィールド酸化時にマスクとして用いた窒化シリコン膜３の第１の開口２７と、第２のフィールド酸化時にマスクとして用いた窒化シリコン膜３の第２の開口３０との幅寸法の大小関係が、第１の開口２７＜第２の開口３０に設定されているので、第１のフィールド酸化膜２９の幅は、第２のフィールド酸化膜３４の幅よりも狭く形成される。すなわち、素子領域への第１のフィールド酸化膜２９のバーズビークの入り込む深さは、第２のフィールド酸化膜３４よりも小さくなる。また、第２のフィールド酸化膜３４のバーズビーク３４Ａの入り込む深さは、もともと第２のフィールド酸化膜３４は薄く形成するので、小さくすることができる。また、この第２のフィールド酸化膜３４を形成する第２のフィールド酸化の形成条件を変更することにより、第２のフィールド酸化膜３４の膜厚を自在に制御することができる。
ここで、この例によりバーズビークの入り込みが少なくなる理由は、第１実施例で述べたのと同じ理由である。
【００６８】
次に、図９（ｈ）に示すように、酸化シリコン膜２及び窒化シリコン膜３を除去することにより、厚い第１のフィールド酸化膜２９と薄い第２のフィールド酸化膜３４から成る素子分離領域３５により相互に絶縁分離された複数の素子領域３６が形成された基板１が得られる。なお、この例においても、第１実施例で述べたように、第１のリセス２８Ａ又は第２のリセス２８Ｂ等の形成は、必ずしも必要ではない。
【００６９】
この例の半導体装置の製造方法により製造された半導体装置は、図９（ｈ）に示すように、基板１上に選択的に形成された素子分離領域３５により複数の素子領域３６が絶縁分離されていて、上記素子分離領域３５は、素子分離領域形成予定領域４の第２の開口３０を有する第２の酸化防止膜（窒化シリコン膜３）で覆われない位置に選択的に形成された第２のフィールド酸化膜３４と、素子分離領域形成予定領域４の上記第２の開口３０よりも小さい幅寸法の第１の開口２７を有する第１の酸化防止膜（窒化シリコン膜３）で覆われない位置に選択的に形成され、かつ第２のフィールド酸化膜３４の略中央部で厚くなるように局所的に形成された第１のフィールド酸化膜２９とから構成されている。
【００７０】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、平坦度に優れた素子分離領域を形成できるので、微細加工上有利となる。
【００７１】
◇第４実施例
図１０乃至図１２は、この発明の第４実施例である半導体装置の製造方法の構成を工程順に示す工程図である。この発明の第４実施例である半導体装置の製造方法の構成が、上述した第２実施例の構成と大きく異なるところは、同一基板上に厚い素子分離領域を必要とする第１の回路素子と、薄い素子分離領域で十分な第２の回路素子とを混載する上で、特に厚い素子分離領域を形成する場合、先に厚いフィールド酸化膜を形成した後に薄いフィールド酸化膜を形成するようにした点である。以下、図１０〜図１２を参照して同半導体装置の製造方法について工程順に説明する。
まず、図１０（ａ）に示すように、シリコン基板１上に熱酸化法によりパッド絶縁膜として膜厚が１８〜２２ｎｍの酸化シリコン膜２を形成し、続いてＣＶＤ法により酸化防止膜として膜厚が１３０〜１７０ｎｍの窒化シリコン膜３を形成する。そして、基板１に、厚い素子分離領域を必要とする第１の回路素子の第１の素子分離領域形成予定領域４Ａ、及び薄い素子分離領域で十分な第２の回路素子の第２の素子分離領域形成予定領域４Ｂを設定する。
【００７２】
次に、図１０（ｂ）に示すように、フォトリソグラフィ法により、全面にフォトレジストを塗布した後、露光、現像処理を行って、上記第１の素子分離領域形成予定領域４Ａの上部のみに幅寸法が２７０〜３５０ｎｍの開口２５Ａが設けられたパターンのフォトレジスト膜２５を形成する。
【００７３】
次に、図１０（ｃ）に示すように、フォトレジスト膜２５をマスクとして露出されている窒化シリコン膜３及び酸化シリコン膜２を順次に選択的にドライエッチングしてパターニングすることにより、開口２５Ａと略同寸法の第１の開口２７を形成して基板１を露出する。
続いて、基板１の表面を選択的にドライエッチングして、第１の開口２７と略同寸法の幅が２７０〜３５０ｎｍ、深さが７０〜８０ｎｍの第１のリセス２８Ａを形成する。次に、フォトレジスト膜２５を除去する。ここで、第１のリセス２８Ａの幅及び深さは任意に形成することができる。
【００７４】
次に、図１１（ｄ）に示すように、基板１を酸化雰囲気にさらして、１０００〜１１００℃で、２０〜３０分間熱処理して、第１のフィールド酸化を行う。これにより、第１の開口２７を有する窒化シリコン膜３をマスクとして、第１の素子分離領域形成予定領域４Ａの第１のリセス２８Ａが形成されている基板１の表面に、第１の素子分離領域の一部となる膜厚が２７０〜３５０ｎｍ、幅が１．０〜１．３μｍの第１のフィールド酸化膜２９を局所的に形成する。この第１のフィールド酸化膜２９の側端部には浅いバーズビーク２９Ａが形成される。この第１フィールド酸化時に第２の素子分離領域形成予定領域４Ｂは、窒化シリコン膜３で覆われているので、フィールド酸化膜は形成されない。なお、酸化シリコン膜２は、第１のフィールド酸化膜９と一体化される。
【００７５】
次に、図１１（ｅ）に示すように、図１０（ｂ）の工程と略同様な処理を施して、第１の素子分離領域の一部となっている第１のフィールド酸化膜２９の上部のみに上記開口２５Ａよりも小さな幅寸法である２７０〜３５０ｎｍに設定した開口３１Ａが設けられ、かつ上記第２の素子分離領域形成予定領域４Ｂの上部のみに幅寸法３３０〜３９０ｎｍの開口３１Ｂが設けられたパターンのフォトレジスト膜３１を形成する。これにより、窒化シリコン膜３の第１の開口２７の周囲部のみを露出させる。
【００７６】
次に、図１１（ｆ）に示すように、フォトレジスト膜３１をマスクとして露出されている窒化シリコン膜３及び酸化シリコン膜２を順次に選択的にドライエッチングしてパターニングすることにより、第１の素子分離領域形成予定領域４Ａに、開口３１Ａと略同寸法の第２の開口３０を形成する。続いて、第１のフィールド酸化膜２９の周囲部を選択的にドライエッチングして、第２の開口３０と略同寸法の幅が７００〜７５０ｎｍ、深さが７０〜８０μｍの第２のリセス２８Ｂを形成する。これと同時に、第２の素子分離領域形成予定領域４Ｂに、開口３１Ｂと略同寸法の第３の開口３７を形成する。基板１の表面を選択的にドライエッチングして、第３の開口３７と略同寸法の幅が３３０〜３９０ｎｍ、深さが７０〜８０ｎｍの第３のリセス２８Ｃを形成する。次に、フォトレジスト３１を除去する。ここで、第３のリセス２８Ｃ又は第３の開口３７の幅及び深さは任意に形成することができる。
【００７７】
次に、図１２（ｇ）に示すように、基板１を酸化雰囲気にさらして、１０００〜１１００℃で、２０〜３０分間熱処理して、第２のフィールド酸化を行う。これにより、第２の開口３０を有する窒化シリコン膜３をマスクとして、第１の素子分離領域形成予定領域４Ａの第２のリセス２８Ｂが形成されている基板１の表面に、第１のフィールド酸化膜２９と重なり、かつ第２の開口３０に対応した第１のフィールド酸化膜２９の周囲部に膜厚が２７０〜３５０ｎｍ、幅が１．０〜１．３μｍの第２のフィールド酸化膜３４を形成する。この第２のフィールド酸化膜３４の側端部にはバーズビーク３４Ａが形成される。この結果、第１の素子分離領域形成予定領域４Ａに、第１のフィールド酸化膜２９と第２のフィールド酸化膜３４から成る第１の素子分離領域３５が形成される。なお、酸化シリコン膜２は、第２のフィールド酸化膜３４と一体化される。同時に、第２の素子分離領域形成予定領域４Ｂの第３のリセス２８Ｃが形成されている基板１の表面に、膜厚が３３０〜３８０ｎｍ、幅が０．６〜０．８μｍの第３のフィールド酸化膜３８を形成する。この第３のフィールド酸化膜３８は第２の素子分離領域３９となり、この第３のフィールド酸化膜３８の側端部にもバーズビーク３８Ａが形成される。
【００７８】
次に、図１２（ｈ）に示すように、酸化シリコン膜２及び窒化シリコン膜３を除去することにより、厚い第１のフィールド酸化膜２９と薄い第２のフィールド酸化膜３４から成る第１の素子分離領域３５により相互に絶縁分離された複数の第１の素子領域４０が形成され、かつ薄い第３のフィールド酸化膜３８から成る第２の素子分離領域３９により相互に絶縁分離された複数の第２の素子領域４１が形成された基板１が得られる。なお、この例においても、第１実施例で述べたように、第１のリセス２８Ａ、第２のリセス２８Ｂ又は第３のリセス２８Ｃ等の形成は、必ずしも必要ではない。
【００７９】
上述したように、この例によれば、厚い素子分離領域を必要とする第１の回路素子の第１の素子分離領域形成予定領域４Ａには、第３実施例と略同様な工程を適用することにより素子領域に深く入り込ませることなく厚い第１の素子分離領域３５を形成することができるだけでなく、薄い素子分離領域で十分な第２の回路素子の第２の素子分離領域形成予定領域４Ｂには、薄い第２の素子分離領域３９をを形成するので、素子領域へのバーズビークの入り込みを抑制することができる。さらに、図１４及び図１５を参照して説明した従来の半導体装置の製造方法に比べて、略同じ工程数で実現できるので、製造コストを増加させることがない。ここで、この例によりバーズビークの入り込みが少なくなる理由は、第１実施例で述べたのと同じ理由である。
【００８０】
このように、この例の構成によっても、第２実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、平坦度に優れた素子分離領域を形成できるので、微細加工上有利となる。
【００８１】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、酸化防止膜として用いる窒化シリコン膜の開口の寸法は一例を示したものであり、用途、目的等によって変更することができる。また、半導体基板の導電型はＰ型とＮ型のいずれも用いることができる。また、回路素子としてはＭＯＳ型トランジスタを用いる例で説明したが、ゲート絶縁膜は、酸化膜（Oxide Film）に限らず、窒化膜（Nitride Film）でも良く、あるいは、酸化膜と窒化膜との２重膜構成でも良い。つまり、ＭＩＳ型トランジスタである限り、ＭＯＳ型トランジスタに限らず、ＭＮＳ（Metal Nitride Semiconductor）型トランジスタでも良く、あるいは、ＭＮＯＳ（Metal Nitride
Oxide Semiconductor）型トランジスタでも良い。
【００８２】
【発明の効果】
以上説明したように、この発明の半導体装置の製造方法によれば、基板の素子分離領域形成予定領域を第１の開口を有する第１の酸化防止膜でマスクして第１のフィールド酸化を行って第１のフィールド酸化膜を形成した後、この第１のフィールド酸化膜を第１の開口よりも小さい幅寸法に設定した第２の開口を有する第２の酸化防止膜でマスクして第２のフィールド酸化を行って第１のフィールド酸化膜の略中央部に深い第２のフィールド酸化膜を局所的に形成するようにしたので、素子領域の周囲の素子分離領域の膜厚を自在に制御することができる。
また、この発明の半導体装置によれば、基板上に選択的に形成された素子分離領域により複数の素子領域が絶縁分離されていて、素子分離領域は、素子分離領域形成予定領域の第１の開口を有する第１の酸化防止膜で覆われない位置に選択的に形成された第１のフィールド酸化膜と、素子分離領域形成予定領域の第１の開口よりも小さい幅寸法の第２の開口を有する第２の酸化防止膜で覆われない位置に選択的に形成され、かつ第１のフィールド酸化膜の略中央部で厚くなるように局所的に形成された第２のフィールド酸化膜とから構成されているので、任意の膜厚の素子分離領域を備えることができる。
したがって、ＬＯＣＯＳ法を２段階に分けて素子分離領域を形成する場合、素子領域へのバーズビークの入り込みを抑制して、素子領域の表面を平坦化させることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の製造方法の構成を工程順に示す工程図である。
【図２】同半導体装置の製造方法を工程順に示す工程図である。
【図３】同半導体装置の製造方法を工程順に示す工程図である。
【図４】この発明の第２実施例である半導体装置の製造方法の構成を工程順に示す工程図である。
【図５】同半導体装置の製造方法を工程順に示す工程図である。
【図６】同半導体装置の製造方法を工程順に示す工程図である。
【図７】この発明の第３実施例である半導体装置の製造方法の構成を工程順に示す工程図である。
【図８】同半導体装置の製造方法を工程順に示す工程図である。
【図９】同半導体装置の製造方法を工程順に示す工程図である。
【図１０】この発明の第４実施例である半導体装置の製造方法の構成を工程順に示す工程図である。
【図１１】同半導体装置の製造方法を工程順に示す工程図である。
【図１２】同半導体装置の製造方法を工程順に示す工程図である。
【図１３】ＬＯＣＯＳ法を利用した素子分離領域の形成方法を概略的に示す工程図である。
【図１４】従来の半導体装置の製造方法の構成を工程順に示す工程図である。
【図１５】同半導体装置の製造方法の構成を工程順に示す工程図である。
【図１６】同半導体装置の製造方法の構成を工程順に示す工程図である。
【図１７】同半導体装置の製造方法の構成を工程順に示す工程図である。
【図１８】同半導体装置の製造方法の構成を工程順に示す工程図である。
【符号の説明】
１      シリコン基板（半導体基板）
２、１０      酸化シリコン膜（パッド絶縁膜）
３、２０      窒化シリコン膜（酸化防止膜）
４、４Ａ、４Ｂ      素子分離領域形成予定領域
５、５Ａ、５Ｂ、３５、３９      素子分離領域
６、２１、２５、３１      フォトレジスト膜
６Ａ、７、２１Ａ、２１Ｂ、２２、２３、２４、２５Ａ、２７、３０、３１Ａ、３１Ｂ、３７      開口
８、８Ａ、８Ｂ、２８Ａ、２８Ｂ、２８Ｃ      リセス
９、１４、１５、２９、３４、３８      フィールド酸化膜
１６、１７、１９、３６、４０、４１      素子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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