(57)【特許請求の範囲】
【請求項１】
データ通信に関する仕様が異なる複数種のインターフェースを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器であって、
前記複数種のインターフェースに対応する複数種のコネクタを選択的に接続可能な単一の接続部であって、前記コネクタを介して前記ホスト機器から電力の供給を受けるための電源端子を有する接続部と、
前記電力の供給を受けて、前記ホスト機器との間で前記複数種のインターフェースのいずれかを用いて論理的な接続を形成するための接続処理を開始する制御部と、
前記制御部と前記端子とを接続する電源線と、
前記ホスト機器から前記周辺機器に電力が供給されているにも拘わらず、前記制御部への電力の供給を所定時間遅延させる遅延処理部であって、前記電源線の途中に配置された遅延処理部と、を備え、
前記複数種のコネクタは、前記複数種のインターフェースに対応して端子の配置についての仕様がそれぞれ異なる、周辺機器。
【請求項２】
請求項１に記載の周辺機器であって、
前記遅延処理部は、コンデンサを含む遅延回路である、周辺機器。
【請求項３】
請求項１又は請求項２に記載の周辺機器であって、
前記複数種のインターフェースは、少なくとも、
ＵＳＢ２．０に準拠する第１種のインターフェースと、
ＵＳＢ３．０に準拠する第２種のインターフェースと、を含む、周辺機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホスト機器との間でデータ通信を行う周辺機器に関する。
【背景技術】
【０００２】
パーソナルコンピュータ等のホスト機器と外部記憶装置等の周辺機器は、種々のインターフェースを介して接続されデータ通信が行われる。このようなインターフェースとして、例えばＵＳＢインターフェースが知られている（例えば、特許文献１）。ＵＳＢインターフェースとして、ＵＳＢ２．０に準拠したインターフェース（単に、「ＵＳＢ２．０インターフェース」とも呼ぶ。）に加え、近年、ＵＳＢ３．０に準拠したインターフェース（以下、「ＵＳＢ３．０インターフェース」とも呼ぶ。）が普及しつつある。
【０００３】
ＵＳＢ２．０とＵＳＢ３．０では、通信モード（半二重方式、全二重方式）や信号線の本数等のデータ通信に関する仕様が異なる。このため、ＵＳＢ２．０インターフェースのデータ伝送速度は最大で４８０Ｍｂｐｓであるのに対し、ＵＳＢ３．０インターフェースのデータ伝送速度は最大で５Ｇｂｐｓである。このように、ＵＳＢ３．０インターフェースはＵＳＢ２．０インターフェースに比べ高速にデータ通信を行うことができる。一方、ＵＳＢ３．０インターフェースは、ポートの物理的仕様は下位互換性を有する。すなわち、ＵＳＢ３．０に準拠した凸型のＵＳＢコネクタ（以下、「ＵＳＢ３．０コネクタ」）に加え、ＵＳＢ２．０に準拠した凸型のＵＳＢコネクタ（以下、「ＵＳＢ２．０コネクタ」とも言う。）も、ＵＳＢ３．０に準拠したＵＳＢポート（以下、「ＵＳＢ３．０ポート」とも言う。）に接続することができる（例えば、非特許文献１、２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８９１２４号公報
【特許文献２】国際公開２００４／０９５２５０号公報
【特許文献３】特開２００４−１２７１６６号公報
【非特許文献】
【０００５】
【非特許文献１】”Universal Serial Bus”、［Online］、［検索日：平成２２年７月１３日］、インターネット＜URL:http://ja.wikipedia.org/wiki/USB＞
【非特許文献２】”知っておきたいＵＳＢ３．０のまとめ”、［Online］、［検索日：平成２２年７月１３日］、インターネット＜URL:http://monoist.atmarkit.co.jp/feledev/articles/mononews/05/mononews05_a.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ホスト機器と周辺機器のＵＳＢ３．０ポートにＵＳＢ３．０コネクタをそれぞれ差し込んで物理的に両者を接続する場合、ＵＳＢ３．０に準拠した端子の接触が完全に行われていない状況で、周辺機器とホスト機器との間で論理的な接続処理が開始され完了してしまう場合があった。この場合、ホスト機器は、ＵＳＢ２．０インターフェースを用いたデータ通信を行うＵＳＢ２．０デバイスとして周辺機器を誤って認識してしまう。
【０００７】
ホスト機器が誤ってＵＳＢ２．０デバイスとして周辺機器を認識した場合において、ＵＳＢ３．０インターフェースを用いたデータ通信を行うためには、再度、両者間で論理的な接続処理が行われる必要がある。このためには、ＵＳＢ３．０ケーブルをＵＳＢ３．０ポートに対して抜き差しする方法が採用できる。しかしながら、ケーブルの抜き差し動作は、利用者にとって面倒な動作であり、抜き差し動作を利用者に強いるのは好ましくない。このような問題は、ＵＳＢ２．０インターフェースとＵＳＢ３．０インターフェースを利用可能な周辺機器に拘わらず、データ通信に関する仕様が異なる複数種のインターフェースを接続可能な単一の接続部を有する周辺機器に共通する問題である。
【０００８】
従って本発明は、周辺機器について、コネクタによってホスト機器に物理的に接続された際に、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減する技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することができる。
【００１０】
［適用例１］データ通信に関する仕様が異なる複数種のインターフェースのいずれかを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器であって、
前記複数種のインターフェースに対応する複数種のコネクタを選択的に接続可能な単一の接続部であって、前記コネクタを介して前記ホスト機器から電力の供給を受けるための電源端子を有する接続部と、
前記電力の供給を受けて、前記ホスト機器との間で前記複数種のインターフェースのいずれかを用いて論理的な接続を形成するための接続処理を開始する制御部と、
前記制御部と前記端子とを接続する電源線と、
前記ホスト機器から前記周辺機器に電力が供給されているにも拘わらず、前記制御部への電力の供給を所定時間遅延させる遅延処理部であって、前記電源線の途中に配置された遅延処理部と、を備える周辺機器。
【００１１】
一般に、物理的な接続が開始されてから時間が経過した後に論理的な接続を形成するための接続処理を行った方が、接続部の端子とコネクタの端子との接触が安定し、所望とするインターフェースが形成される可能性が高くなる。適用例１に記載の周辺機器によれば、遅延処理部によって、制御部への電力の供給を所定時間遅延させることで、接続処理の開始を遅延させることができる。これにより、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【００１２】
［適用例２］適用例１に記載の周辺機器であって、
前記遅延処理部は、コンデンサを含む遅延回路である、周辺機器。
適用例２に記載の周辺機器によれば、電源線の途中にコンデンサを含む遅延回路を配置するという単純な構成により、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【００１３】
［適用例３］適用例１又は適用例２に記載の周辺機器であって、
前記複数種のインターフェースは、少なくとも、
ＵＳＢ２．０に準拠する第１種のインターフェースと、
ＵＳＢ３．０に準拠する第２種のインターフェースと、を含む、周辺機器。
適用例３に記載の周辺機器によれば、本来ならばホスト機器が周辺機器をＵＳＢ３．０デバイスと認識すべき場合に、誤ってＵＳＢ２．０デバイスと認識する可能性を低減できる。これにより、ＵＳＢ３．０インターフェースを用いた高速なデータ通信を行うことが可能であるにも拘わらず、ＵＳＢ２．０インターフェースを用いたデータ通信が行われる可能性を低減できる。
【００１４】
本発明は、上述した周辺機器としての構成のほか、周辺機器とホスト機器との間のインターフェース接続方法や、周辺機器の制御方法、周辺機器を制御するためのコンピュータプログラムとしても構成することができる。コンピュータプログラムは、コンピュータが読取可能な記録媒体に記録されていてもよい。記録媒体としては、例えば、磁気ディスクや光ディスク、メモリカード、ハードディスク等の種々の媒体を利用することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例としての周辺機器の概略構成を説明するための図である。
【図２】各端子の配置について説明するための図である。
【図３】外部記憶装置１００がホスト機器２００と行う論理的な接続処理を説明するための図である。
【発明を実施するための形態】
【００１６】
次に、本発明の実施の形態を以下の順序で説明する。
Ａ．実施例：
Ｂ．変形例：
【００１７】
Ａ．実施例：
Ａ−１．周辺機器の概略構成：
図１は、本発明の実施例としての周辺機器の概略構成を説明するための図である。図１では、説明の容易のために、周辺機器１００とホスト機器２００がケーブル３００（「ＵＳＢケーブル３００」とも言う。）を介して物理的に接続されている状態を示している。実施例の周辺機器１００には、外付け型の外部記憶装置１００を用いている。ホスト機器２００には、パーソナルコンピュータ（以下、「ＰＣ」ともいう。）２００を用いている。
【００１８】
外部記憶装置１００は、メインコントローラ２０と、ハードディスクドライブ（以下、「ＨＤＤ」ともいう。）６０と、ＵＳＢポート７０、遅延処理部６５とを備えている。
【００１９】
ＵＳＢポート７０は、ＵＳＢ３．０に準拠した形状を有しており、ＵＳＢ２．０に準拠した凸型のコネクタとＵＳＢ３．０に準拠した凸型のコネクタとを選択的に接続することができる。具体的には、ＵＳＢポート７０は、ＵＳＢ２．０に準拠したＳｔａｎｄａｒｄ−Ｂ（以下、「ＵＳＢ２．０Ｂコネクタ」ともいう。）と、ＵＳＢ３．０に準拠したＳｔａｎｄａｒｄ−Ｂ（以下、「ＵＳＢ３．０Ｂコネクタ」ともいう。）を選択的に接続できるポートである。ここで、「選択的に接続できる」とは、ＵＳＢ２．０Ｂコネクタと、ＵＳＢ３．０Ｂコネクタを同時に接続することはできないが、いずれか一方ずつであれば両者共に接続するできることを指す。
【００２０】
メインコントローラ２０は内部に、ＵＳＢ制御回路２１と、ＨＤＤ制御回路３０と、ＲＯＭ４０と、ＲＡＭ４５と、ＣＰＵ５０とを備えている。これらは、内部バスを介して相互に接続されている。
【００２１】
外部記憶装置１００は、ＵＳＢケーブル３００と信号線３２０とを介して接続されたＰＣ２００との間でＵＳＢ２．０とＵＳＢ３．０のいずれかに準拠したデータ通信を行う。信号線３２０は、主に、ＵＳＢ２．０信号線３２２と、ＵＳＢ３．０信号線３２４と、電源線３２６を備える。ＵＳＢ２．０信号線３２２は、ＵＳＢ２．０インターフェースを用いたデータ通信を行うために用いられる。具体的には、ＵＳＢ２．０信号線３２２は、Ｄ＋端子、Ｄ−端子を介して差動信号を伝送する。ＵＳＢ３．０信号線３２４は、ＵＳＢ３．０インターフェースを用いたデータ通信を行うために用いられる。具体的には、ＵＳＢ３．０信号線３２４は、SuperSpeed用（単に「ＳＳ用」とも呼ぶ。）の端子を介して差動信号を伝送する。電源線３２６は、ＵＳＢポートが備える電源端子７０２ａを介してホスト機器２００から電力の供給を受けるために用いられる。すなわち、電源線３２６は、電源端子７０２ａと、メインコントローラ２０とを接続する。以上のように、外部記憶装置１００はケーブル３００を介してホスト機器２００から電力の供給を受けて動作するバスパワー方式を採用している。
【００２２】
遅延処理部６５は、電源線３２６の途中に配置された遅延回路６５である。遅延回路６５は、抵抗６５２とコンデンサ６５４とを有する。遅延回路６５は、ケーブル３００を介してＰＣ機器２００のＶＢＵＳ電源９８と外部記憶装置１００が接続された場合に、ＶＢＵＳ電源９８からメインコントローラ２０に電力が供給されることを所定時間遅延させる。なお、遅延回路６５は、コンデンサ６５４に蓄積された電荷を放電させるための回路を備えることが好ましい。具体的には、例えば、電荷を放電するために、抵抗６５２とＵＳＢポート７０の間に位置する電源線３２６に接地された接地信号線を設ける。放電する際には、スイッチ等により接地信号線と電源線３２６を接続することで電荷が放電される。
【００２３】
ＵＳＢ制御回路２１は、ＵＳＢ２．０物理層回路２２と、ＵＳＢ３．０物理層回路２４とを備える。ＵＳＢ２．０物理層回路２２は、ＰＣ２００からケーブル３００を介して伝送されるＵＳＢ２．０に準拠する差動信号をデジタル信号に変換する。ＵＳＢ３．０物理層回路２４は、ＰＣ２００からケーブル３００を介して伝送されるＵＳＢ３．０に準拠する差動信号をデジタル信号に変換する。
【００２４】
ＨＤＤ６０は、信号線３５０を介してメインコントローラ２０と接続されている。ＨＤＤ制御回路３０は、ＨＤＤ６０に対するデータの読み出しと書き込みとを制御する回路である。ＲＯＭ４０は、後述するＣＰＵ５０が実行する各種プログラムを記憶している。外部記憶装置１００が起動されると、各種プログラムがＲＯＭ４０からＲＡＭ４５にロードされる。
【００２５】
ＣＰＵ５０は、ロードした各種プログラムに従って、ＵＳＢ制御回路２１を通じたＰＣ２００とのデータ通信や、ＨＤＤ制御回路３０を通じたＨＤＤ６０へのデータの読み書きを制御する。
【００２６】
ＣＰＵ５０は、各種プログラムとして実行される機能として、コマンド変換部５２と、Ｉ／Ｆ判別部５６と、接続部５８とを備える。コマンド変換部５２は、ＵＳＢインターフェースの信号からＳＡＴＡインターフェースの信号への変換や、ＳＡＴＡインターフェースの信号からＵＳＢインターフェースの信号への変換を行う。すなわち、コマンド変換部５２は、異なる複数種のインターフェースの信号を、各インターフェースに対応した信号に変換する機能を有する。
【００２７】
Ｉ／Ｆ判別部５６は、外部記憶装置１００とＰＣ２００間で形成されたインターフェースの種類を判別する。接続部５８は、ホスト機器２００との間で論理的な接続を形成するための接続処理を行う。
【００２８】
ＰＣ２００は、ＵＳＢポート８０（「ＵＳＢレセクタブル８０」ともいう。）と、ＵＳＢ制御回路９０と、ＶＢＵＳ電源９８とを備える。なお、ＰＣ２００の内部構成は上述した構成の他にＣＰＵやＲＯＭ等を備えるが、ここでは、説明に必要な内部構成のみを図示している。
【００２９】
ＵＳＢポート８０とＵＳＢ制御回路９０は信号線３６０により接続されている。ＵＳＢポート８０は、ＵＳＢ３．０に準拠した形状を有しており、ＵＳＢ２．０に準拠した凸型のコネクタとＵＳＢ３．０に準拠した凸型のコネクタとを選択的に接続することができる。具体的には、ＵＳＢポート８０は、ＵＳＢ２．０に準拠したＳｔａｎｄａｒｄ−Ａ（以下、「ＵＳＢ２．０Ａコネクタ」ともいう。）と、ＵＳＢ３．０に準拠したＳｔａｎｄａｒｄ−Ａ（以下、「ＵＳＢ３．０Ａコネクタ」ともいう。）を選択的に接続できるポートである。ＵＳＢ制御回路９０は、ＵＳＢケーブル３００と信号線３２０を介して接続された外部記憶装置１００との間でＵＳＢ２．０とＵＳＢ３．０のいずれかに準拠したデータ通信を行う。ＵＳＢ制御回路９０は、ＵＳＢ２．０物理層回路９２と、ＵＳＢ３．０物理層回路９４とを備える。各物理層回路９２，９４は、上述した外部記憶装置１００の各物理層回路２２，２４と同様、ＵＳＢ２．０とＵＳＢ３．０に準拠する差動信号をそれぞれデジタル信号に変換する。
【００３０】
ＶＢＵＳ電源９８は、電源線８２６、電源端子８０ａ、ＵＳＢケーブル３００、電源端子７０２、電源線３２６を介してメインコントローラ２０に電力を供給する。
【００３１】
Ａ−２．端子配置：
次に、外部記憶装置１００とホスト機器２００との間で行われる論理的な接続処理を説明する前に、ＵＳＢポート８０と、ＵＳＢケーブル３００の一端側であるＵＳＢ３．０Ａコネクタ３０２（ＵＳＢ３．０ケーブルプラグ３０２）が備える複数の端子の配置について説明する。図２は、各端子の配置について説明するための図である。図２（Ａ）はＵＳＢポート８０が備える複数の端子の配置を示した図であり、図２（Ｂ）は、ＵＳＢ３．０Ａコネクタ３０２の複数の端子の配置を示した図である。
【００３２】
図２（Ａ）に示すように、ＵＳＢポート８０は、９つの端子８０ａ〜８０ｉを備える。端子８０ａ〜８０ｄはＵＳＢ２．０インターフェースで用いるＵＳＢ２．０用端子である。端子８０ｅ〜８０ｉはＵＳＢ３．０インターフェースで用いるＳＳ用端子である。端子８０ａは電源端子である。端子８０ｂはＤ−端子であり、端子８０ｃはＤ＋端子である。端子８０ｄは接地端子である。端子８０ｅは、ＳＳ用受信回路用の第１の端子であり、端子８０ｆは、ＳＳ用受信回路用の第２の端子である。端子８０ｇは信号リターン用の接地端子である。端子８０ｈは、ＳＳ用送信回路の第１の端子であり、端子８０ｉは、ＳＳ用送信回路の第２の端子である。各端子８０ａ〜８０ｉはＵＳＢ規格に準じている。ＵＳＢ２．０用端子８０ａ〜８０ｄとＳＳ用端子８０ｅ〜８０ｉは、高さ方向（紙面に垂直な方向）について異なる位置に配置されている。ＵＳＢ３．０インターフェースを用いたデータ通信を行う場合、端子８０ｂ，８０ｃ以外の端子を用いて信号が伝送される。
【００３３】
図２（Ｂ）に示すように、ＵＳＢ３．０Ａコネクタ３０２は、ＵＳＢポート８０の各端子８０ａ〜８０ｉに対応した９つの端子３０２ａ〜３０２ｉを備える。端子３０２ａ〜３０２ｄはＵＳＢ２．０用端子であり、端子３０２ｅ〜３０２ｉはＳＳ用端子である。ＵＳＢ２．０用端子３０２ａ〜３０２ｄとＳＳ用端子３０２ｅ〜３０２ｉは、高さ方向（紙面に垂直な方向）について異なる位置に配置されている。また、ＵＳＢ２．０用端子３０２ａ〜３０２ｄは、開口３０２ｍ側（手前側）に配置されて、ＳＳ用端子３０２ｅ〜３０２ｉは開口３０２ｍからより離れた側（奥側）に配置されている。よって、利用者が矢印ＹＲ方向に沿ってＵＳＢ３．０Ａコネクタ３０２を移動させ、ＵＳＢ３．０Ａコネクタ３０２の各端子３０２ａ〜３０２ｉを、対応するＵＳＢポート８０の各端子８０ａ〜８０ｉに接触させる場合、ＵＳＢ２．０用端子８０ａ〜８０ｄ，３０２ａ〜３０２ｄが接触した後に、ＳＳ用端子８０ｅ〜８０ｉ，３０２ｅ〜３０２ｉが接触することになる。
【００３４】
Ａ−３．接続処理：
図３は、外部記憶装置１００がホスト機器２００と行う論理的な接続処理を説明するための図である。以下に説明する接続処理は、外部記憶装置１００のメインコントローラ２０（詳細には接続部５８）が、ＰＣ２００のメインコントローラ（図示せず）との間で行う処理である。ここでは、ＵＳＢ３．０コネクタを備えたＵＳＢケーブル３００を用いて外部記憶装置１００とホスト機器２００とを物理的に接続した際の論理的な接続処理について説明する。また、ここでは、ＵＳＢケーブル３００の他端側であるＵＳＢ３．０Ｂコネクタと、ＵＳＢポート７０は物理的に接続され、ＵＳＢ３．０に準拠したＵＳＢポート７０とＵＳＢ３．０Ｂコネクタの各端子が接触している状態で、利用者がケーブル３００の他端側のＵＳＢ３．０Ａコネクタ３０２（図２（Ｂ））をＵＳＢポート８０（図２（Ａ））に差し込んだ場合について説明する。なお、これ以降、物理的な接続を単に「接続」ともいう。
【００３５】
電源端子８０ａと電源端子３０２ａが接触すると、ＰＣ２００のＶＢＵＳ電源９８から外部記憶装置１００に電力の供給が開始される（ステップＳ２）。電力の供給が開始され、電源線３２６（図１）を介してメインコントローラ２０に所定の電力が供給されると、メインコントローラ２０は起動する（ステップＳ４）。ここで、電源線３２６はメインコントローラ２０への電力の供給を所定時間遅延させる遅延回路６５を有する。よって、遅延回路６５を有さない場合に比べて、所定時間△Ｔ１遅延して所定の電力がメインコントローラ２０に供給され、メインコントローラ２０が起動する。なお、外部記憶装置１００は、商用電源や内部電源（電池）等の別電源を利用可能な構成としても良い。こうすることで、バスパワー方式による電力供給では電力が不足し、メインコントローラが起動しない場合に、別電源からの電力供給を受けてメインコントローラ２０を起動させることができる。すなわち、電源線３２６を介してＰＣ２００からメインコントローラ２０に電力が供給された後に、別電源を用いて不足電力を補うことも可能である。また、電源線３２６を介してＰＣ２００からメインコントローラ２０に電力が供給された後に、別電源に切り替えて、メインコントローラ２０を起動させても良い。
【００３６】
メインコントローラ２０が起動して所定時間△Ｔｗ経過後に論理的な接続を形成するための接続処理が開始する。まず、ＰＣ２００から外部記憶装置１００に対してＵＳＢ２．０インターフェースを用いた論理的な接続を形成するためのＵＳＢ２．０接続要求信号が送信される（ステップＳ１０）。次に、外部記憶装置１００がＵＳＢ２．０接続要求信号を正常に受け付けた場合、外部記憶装置１００はＰＣ２００に正常に信号を受け付けたことを示すＡＣＫ信号を返信する（ステップＳ１２）。ここで、ＵＳＢポート８０のＵＳＢ２．０用端子８０ａ〜８０ｄと、対応するＵＳＢ３．０Ａコネクタ３０２のＵＳＢ２．０用端子３０２ａ〜３０２ｄとが接触していると（図２）、外部記憶装置１００はＡＣＫ信号を返信する。これにより、外部記憶装置１００とＰＣ２００との間で、ＵＳＢ２．０インターフェースを用いた論理的な接続が形成される。ＵＳＢ２．０インターフェースを用いた論理的な接続が形成されることで、外部記憶装置１００とＰＣ２００間でＵＳＢ２．０インターフェースを用いたデータ通信が可能となる。
【００３７】
ＵＳＢ２．０接続要求信号に対するＡＣＫ信号を受信したＰＣ２００は、ＵＳＢ３．０インターフェースを用いた論理的な接続を形成するためのＵＳＢ３．０接続要求信号を外部記憶装置１００に送信する（ステップＳ１４）。外部記憶装置１００がＰＣ２００からのＵＳＢ３．０接続要求信号を正常に受け付けた場合は、ＡＣＫ信号をＰＣ２００に返信する（ステップＳ１６ａ）。ここで、ＵＳＢポート８０のＳＳ用端子８０ｅ〜８０ｉと、対応するＵＳＢ３．０Ａコネクタ３０２のＳＳ用端子３０２ｅ〜３０２ｉとが接触していると（図２）、外部記憶装置１００はＡＣＫ信号を返信する。これにより、ＵＳＢ２．０インターフェースに代えてＵＳＢ３．０インターフェースを用いた論理的な接続が形成され、ＵＳＢ３．０インターフェースを用いたデータ通信が可能となる。
【００３８】
なお、ＵＳＢ２．０規格に準じたＵＳＢ２．０コネクタを用いて外部記憶装置１００とＰＣ２００とを物理的に接続した場合、以下の工程となる。ステップＳ２〜ステップＳ１４は図３に示す工程と同様である。しかしながら、ステップＳ１６に代えて、外部記憶装置１００はＰＣ２００にＵＳＢ３．０接続要求信号を正常に受け付けられなかったことを示すＮＡＣＫ信号を返信する。これにより、ＵＳＢ３．０インターフェースを用いた論理的な接続が形成されず、ＵＳＢ２．０インターフェースを用いた論理的な接続が維持される。
【００３９】
このように、本実施例の外部記憶装置１００は、ＰＣ２００から電源線３２６を介して外部記憶装置１００に電力の供給が行われているにも拘わらず、遅延回路６５によって、メインコントローラ２０への電力の供給が所定時間遅延する。これにより、遅延回路６５が設けられていない場合に比べ、メインコントローラ２０の起動が所定時間△Ｔ１遅延する（図３）。この所定時間△Ｔ１の遅延によって、論理的な接続処理の開始も所定時間△Ｔ１遅延する。すなわち、ＵＳＢポート８０のＳＳ用端子８０ｅ〜８０ｉと、ＵＳＢ３．０Ａコネクタ３０２のＳＳ用端子３０２ｅ〜３０２ｉとが接触した後に、論理的な接続処理が開始される可能性が高くなる。よって、ＵＳＢ３．０インターフェースを用いたデータ通信が行えるにも拘わらず、論理的な接続処理の結果、誤ってＵＳＢ２．０インターフェースを用いたデータ通信が開始される可能性を低減できる。これにより、データ伝送速度の速い所望とするインターフェース（本実施例の場合、ＵＳＢ３．０インターフェース）を用いて外部記憶装置１００はＦＣ２００との間でデータ通信を行うことができる。
【００４０】
なお、所定時間△Ｔ１は、利用者がコネクタをポートに装着する際の平均的な装着速度と、コネクタとポートの端子位置を考慮し、電源端子８０ａ，３０２ａが接触してからＳＳ用端子８０ｅ〜８０ｉ，３０２ｅ〜３０２ｉが接触するまでの時間以上の時間とすることが好ましい。これにより、論理的な接続処理の結果、誤ったインターフェースによる論理的な接続が確立される可能性をより低減できる。また、所定時間△Ｔ１は２秒以下であることが好ましい。所定時間△Ｔ１が２秒を超えると、論理的な接続処理の開始が遅延することで利用者が煩わしく感じる可能性があるからである。
【００４１】
ここで、ＵＳＢポート７０が課題を解決するための手段に記載の「単一の接続部」に相当し、メインコントローラ２０が課題を解決するための手段に記載の「制御部」に相当する。
【００４２】
Ｂ．変形例：
なお、上記実施例における構成要素の中の、特許請求の範囲の独立項に記載した要素以外の要素は、付加的な要素であり、適宜省略可能である。また、本発明の上記実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の形態において実施することが可能であり、例えば次のような変形も可能である。
【００４３】
Ｂ−１．第１変形例：
上記実施例では、遅延処理部６５として遅延回路を用いたが、これに代えてリセットＩＣを用いても良い。リセットＩＣは、電源線３２６の途中に配置され、リセットＩＣに入力された電源信号（電力）の出力を所定時間遅延させる。このようにしても、上記実施例と同様に、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減できる。
【００４４】
Ｂ−２．第２変形例：
上記実施例として、データ通信に関する仕様が異なる２種類のインターフェースとして、ＵＳＢ２．０インターフェースとＵＳＢ３．０インターフェースを用いて説明を行ったが、特にこれに限定されるものではない。すなわち、単一の接続部（ポート）によって、選択的に接続され、データ通信を行う２種類以上のインターフェースを本発明に適用することができる。
【００４５】
例えば、上記実施例のＵＳＢ３．０に準拠したＵＳＢポート７０に代えて、ＵＳＢ２．０に準拠したＵＳＢポートとしても良い。このＵＳＢポートは、ＵＳＢ１．１に準拠するインターフェース（「ＵＳＢ１．１インターフェース」ともいう。）とＵＳＢ２．０インターフェースに対応する凸型のコネクタを選択的に接続可能である。ＵＳＢ１．１インターフェースと、ＵＳＢ２．０インターフェースの論理的な接続処理は、上記実施例と同様、ＰＣ２００から外部記憶装置１００のメインコントローラ２０に電力が供給され、メインコントローラ２０が起動することで開始される（図３のステップＳ４）。また、論理的な接続処理として、ＵＳＢ２．０接続要求（図３のステップＳ１０）に対して、外部記憶装置１００がＵＳＢ２．０接続要求信号を正常に受け付けなかった場合は、ＰＣ２００にＮＡＣＫ信号を返信する。これにより、ＵＳＢ１．１インターフェースを用いた論理的な接続が形成される。一方、外部記憶装置１００がＵＳＢ２．０接続要求信号を正常に受け付けた場合は、ＰＣ２００にＡＣＫ信号を返信する。これにより、ＵＳＢ２．０インターフェースを用いた論理的な接続が形成される。ＵＳＢ２．０接続要求信号を正常に受け付けるためには、ＵＳＢ２．０インターフェースで用いられるポートとコネクタの各種端子が全て接続されている必要がある。よって、遅延処理部６５によって、ＰＣ２００から外部記憶装置１００のメインコントローラ２０への電力の供給が所定時間遅延することで、各種端子の接触が安定し、誤ったインターフェース（ここでは、ＵＳＢ１．１インターフェース）を用いた論理的な接続が形成される可能性を低減できる。
【００４６】
また、本発明は、例えば、ＵＳＢインターフェースとしてＵＳＢ１．１インターフェース、ＵＳＢ２．０インターフェース、ＵＳＢ３．０インターフェースの３種類のインターフェースのいずれかを選択的に用いてホスト機器との間でデータ通信を行うことが可能な周辺機器に適用可能である。
【００４７】
Ｂ−３．第３変形例：
上記実施例では、ＰＣ２００からの電力の供給は、必ず遅延処理部としての遅延回路６５を介して行われていたが、遅延回路６５をバイパスするバイパス線を設けても良い。この場合、遅延回路６５を通る回路と、バイパス線を通る回路を切替可能なスイッチを設ける。該スイッチは外部記憶装置１００の外部から利用者が切替可能なように構成されることが好ましい。こうすることで、電源端子が接続されてから論理的な接続処理が完了するまでの時間（「完了時間」ともいう。）を通常通りの時間とすることを優先させるのか、完了時間を所定時間△Ｔ１遅延させて、誤ったインターフェースを用いた論理的な接続が形成される可能性を低減させるのかを、利用者の要求に応じて決定することができる。すなわち、周辺機器は、ホスト機器から制御部への電力の供給を通常通り行う第１のモードと、ホスト機器から周辺機器に電力が供給されているにも拘わらず、制御部への電力の供給を所定時間遅延させる第２のモードとを有すると共に、第１と第２のモードを利用者が切替可能な切替部を有することが好ましい。
【００４８】
Ｂ−４．第４変形例：
上記実施例では、本発明の周辺機器としてＨＤＤ６０を内蔵した外付け型の外部記憶装置１００を例に挙げて説明を行ったが、本発明の周辺機器はこれに限られるものではない。例えば、フラッシュメモリや光ディスク等の各種記録媒体を内蔵した外部記憶装置に本発明を適用することができる。更に、外部記憶装置、プリンタ、カメラ、デジタルテレビ用チューナー等の電子機器に本発明を適用するができる。また、ホスト機器はパーソナルコンピュータに限られず、計算機としての各種コンピュータ装置をホスト機器として用いることができる。
【００４９】
Ｂ−５．第５変形例：
上記実施例において、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよく、逆に、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよい。
【符号の説明】
【００５０】
２０…メインコントローラ
２１…ＵＳＢ制御回路
２２…ＵＳＢ２．０物理層回路
２４…ＵＳＢ３．０物理層回路
５０…ＣＰＵ
５２…コマンド変換部
５６…Ｉ／Ｆ判別部
５８…接続部
６５…遅延回路
８０ａ…電源端子
８０ｂ…Ｄ−端子
８０ｃ…Ｄ＋端子
８０ｄ…接地端子
８０ｅ…第１の端子
８０ｆ…第２の端子
８０ｇ…接地端子
８０ｈ…第１の端子
８０ｉ…第２の端子
９０…ＵＳＢ制御回路
９２…ＵＳＢ２．０物理層回路
９４…ＵＳＢ３．０物理層回路
９８…ＶＢＵＳ電源
１００…周辺機器（外部記憶装置）
２００…ホスト機器（ＰＣ）
３００…ケーブル（ＵＳＢケーブル）
３０２ａ〜３０２ｉ…端子
３０２ｍ…開口
３２０…信号線
３２２…ＵＳＢ２．０信号線
３２４…ＵＳＢ３．０信号線
３２６…電源線
３５０…信号線
３６０…信号線
６５２…抵抗
６５４…コンデンサ
７０２ａ…電源端子
８２６…電源線
【図１】
0005138743.tif 000002
【図２】
0005138743.tif 000003
【図３】
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