(57)【特許請求の範囲】
【請求項１】
二次電池の過充電、過放電、充電過電流、放電過電流、短絡電流、または過熱状態のいずれかを検出し、前記二次電池の負電源端子と負荷の一端もしくは充電器の負電源端子との間に直列に接続された放電制御用トランジスタと充電制御用トランジスタをオン／オフ制御して、前記二次電池を保護する二次電池保護用半導体装置において、
前記二次電池保護用半導体装置は前記二次電池の電圧が所定の電圧以下まで低下している場合は、前記充電制御用トランジスタをオフにして充電を禁止する低電圧充電禁止回路を備え、
該低電圧充電禁止回路が、入力閾値電圧をトリミングにより変更可能なインバータ回路を有していることを特徴とする二次電池保護用半導体装置。
【請求項２】
請求項１記載の二次電池保護用半導体装置において、
前記低電圧充電禁止回路は、充電動作モード時にハイレベルが入力され、電源端子が前記二次電池の電源端子に接続された第１インバータ回路と、
該第１インバータ回路の出力が入力され、電源端子が前記充電器の電源端子に接続された第２インバータ回路を備え、
前記第１インバータ回路の入力閾値電圧を前記トリミングにより変更可能とし、
前記二次電池の電圧が前記所定の電圧以下まで低下した場合は、前記第２インバータ回路の出力に応じて前記充電制御用トランジスタをオフにするようにしたことを特徴とする二次電池保護用半導体装置。
【請求項３】
請求項２記載の二次電池保護用半導体装置において、
前記第１インバータ回路は、ゲートとドレインを共通接続した第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタのソースが前記二次電池の正電源端子に接続され、
前記第１ＮＭＯＳトランジスタのソースと前記二次電池の負電源端子との間に、ダイオード接続した一つ以上のＮＭＯＳトランジスタを直列に接続し、
前記ダイオード接続した各々のＮＭＯＳトランジスタのソース−ドレイン間にトリミングヒューズを接続し、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの共通接続したゲートを前記第１インバータ回路の入力とし、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの共通接続したドレインを前記第１インバータ回路の出力としたことを特徴とする二次電池保護用半導体装置。
【請求項４】
請求項１記載の二次電池保護用半導体装置において、
前記低電圧充電禁止回路は、充電動作モード時にハイレベルが入力され、電源端子が前記二次電池の電源端子に接続された第１インバータ回路と、
該第１インバータ回路の出力が入力され、電源端子が前記充電器の電源端子に接続された第２インバータ回路を備え、
前記第２インバータ回路の入力閾値電圧を前記トリミングにより変更可能とし、
前記二次電池の電圧が前記所定の電圧以下まで低下した場合は、前記第２インバータ回路の出力に応じて前記充電制御用トランジスタをオフにするようにしたことを特徴とする二次電池保護用半導体装置。
【請求項５】
請求項４記載の二次電池保護用半導体装置において、
前記第２インバータ回路の入力閾値電圧は、前記トリミングを行うことにより高くなるようにしたことを特徴とする二次電池保護用半導体装置。
【請求項６】
請求項５記載の二次電池保護用半導体装置において、
前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続され、ソースが前記充電器の正電源端子に接続された第２ＰＭＯＳトランジスタと、
ゲートが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、
前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレインを共通接続すると共に、前記第２インバータ回路の出力とし、
前記ディプレッション型ＮＭＯＳトランジスタのソースと前記充電器の負電源端子との間に、一つ以上の抵抗を直列接続し、
前記抵抗の各々に並列にトリミングヒューズを接続したことを特徴とする二次電池保護用半導体装置。
【請求項７】
請求項５記載の二次電池保護用半導体装置において、
前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続され、ソースが前記充電器の正電源端子に接続された第２ＰＭＯＳトランジスタと、
ゲートとソースおよびバックゲートが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、
前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレイン間に、ゲートがソースに接続され、バックゲートが前記充電器の負電源端子に接続された１つ以上のディプレッション型ＮＭＯＳトランジスタを直列接続し、
前記直列接続したディプレッション型ＮＭＯＳトランジスタの各々のソース−ドレイン間にトリミングヒューズを接続したことを特徴とする二次電池保護用半導体装置。
【請求項８】
請求項５記載の二次電池保護用半導体装置において、
前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続され、ソースが前記充電器の正電源端子に接続された第２ＰＭＯＳトランジスタと、
ゲートとソースおよびバックゲートが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、
前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレイン間に、ゲートが前記充電器の負電源端子に接続され、バックゲートが自身のソースに接続された１つ以上のディプレッション型ＮＭＯＳトランジスタを直列接続し、
前記直列接続したディプレッション型ＮＭＯＳトランジスタの各々のソース−ドレイン間にトリミングヒューズを接続したことを特徴とする二次電池保護用半導体装置。
【請求項９】
請求項５記載の二次電池保護用半導体装置において、
前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続され、ソースが前記充電器の正電源端子に接続された第２ＰＭＯＳトランジスタと、
ゲートとソースおよびバックゲートが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、
前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレイン間に、ゲートとバックゲートが記充電器の負電源端子に接続された１つ以上のディプレッション型ＮＭＯＳトランジスタを直列接続し、
前記直列接続したディプレッション型ＮＭＯＳトランジスタの各々のソース−ドレイン間にトリミングヒューズを接続したことを特徴とする二次電池保護用半導体装置。
【請求項１０】
請求項４記載の二次電池保護用半導体装置において、
前記第２インバータ回路の入力閾値電圧は、前記トリミングを行うことにより低くなるようにしたことを特徴とする二次電池保護用半導体装置。
【請求項１１】
請求項１０記載の二次電池保護用半導体装置において、
前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続された第２ＰＭＯＳトランジスタと、
ゲートとソースが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、
前記第２ＰＭＯＳトランジスタのソースと前記充電器の正電源端子との間に、ダイオード接続した一つ以上のＰＭＯＳトランジスタを直列に接続し、
前記ダイオード接続したＰＭＯＳトランジスタの各々のソース−ドレイン間にトリミングヒューズを接続し、
前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレインを共通接続すると共に、前記第２インバータ回路の出力としたことを特徴とする二次電池保護用半導体装置。
【請求項１２】
請求項４記載の二次電池保護用半導体装置において、
前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続された第２ＰＭＯＳトランジスタを備え、
該第２ＰＭＯＳトランジスタのソースと前記充電器の正電源端子との間に、ダイオード接続した一つ以上のＰＭＯＳトランジスタが直列に接続された回路と、該ダイオード接続したＰＭＯＳトランジスタの各々のソース−ドレイン間に接続されたトリミングヒューズを備え、
前記第２ＰＭＯＳトランジスタのソースと前記充電器の負電源端子との間に、請求項６から９のいずれかに記載した、前記第２ＰＭＯＳトランジスタのソースと前記充電器の負電源端子間の回路を備えたことを特徴とする二次電池保護用半導体装置。
【請求項１３】
請求項１記載の二次電池保護用半導体装置において、
前記低電圧充電禁止回路は、充電動作モード時にハイレベルが入力され、電源端子が前記二次電池の電源端子に接続された第１インバータ回路と、
該第１インバータ回路の出力が入力され、電源端子が前記充電器の電源端子に接続された第２インバータ回路を備え、
前記第１インバータ回路と前記第２インバータ回路の両方の入力閾値電圧を前記トリミングにより変更可能とし、
前記二次電池の電圧が前記所定の電圧以下まで低下した場合は、前記第２インバータ回路の出力に応じて前記充電制御用トランジスタをオフにするようにしたことを特徴とする二次電池保護用半導体装置。
【請求項１４】
請求項１３記載の二次電池保護用半導体装置において、
前記第１インバータ回路として、請求項２または３に記載した第１インバータ回路を用い、
前記第２インバータ回路として、請求項４から１２のいずれかに記載した第２インバータ回路を用いたことを特徴とする二次電池保護用半導体装置。
【請求項１５】
請求項１から１４のいずれかに記載の二次電池保護用半導体装置を用いたことを特徴とする電池パック。
【請求項１６】
請求項１５に記載の電池パックを用いたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電子機器などに用いる電池パックに内蔵されているリチウムイオン電池などの二次電池を、異常状態から保護するための二次電池保護用半導体装置および該二次電池保護用半導体装置を用いた電池パック、ならびに該電池パックを用いた電子機器に関する。
【背景技術】
【０００２】
携帯電子機器では、取扱の簡便な電池パックが広く用いられている。電池パックは１つ乃至複数個の二次電池を１つのパッケージに収納したものである。二次電池としてはリチウムイオン電池や、リチウムポリマ電池、ニッケル水素電池など高容量のものが用いられている。高容量の電池は、内部に保持しているエネルギー量が極めて大きいため、過充電、過放電、過電流を行った場合は発熱し、時には発火に至ることもある。
【０００３】
そのため、二次電池を過充電、過放電、充電過電流、放電過電流、短絡電流、および異常過熱などから保護する充放電保護回路が電池パック内に収められ、上記保護が必要な場合は、二次電池と充電器あるいは負荷装置との接続を遮断して発熱、発火を防ぐと共に二次電池の劣化を防止している。
【０００４】
図９Ａは、保護用半導体装置２０を内蔵した電池パック１０に充電器または負荷３０を接続した場合の回路図である。二次電池Batの正電源端子は電池パック１０の正電源端子Ｐと保護用半導体装置２０の正電源端子Ｖddに接続されている。
【０００５】
また、二次電池Batの負電源端子は保護用半導体装置２０の負電源端子Ｖssに接続されると共に、放電制御用ＮＭＯＳトランジスタＭ１１の一端に接続されている。放電制御用ＮＭＯＳトランジスタＭ１１の他端は充電制御用ＮＭＯＳトランジスタＭ１２の一端に接続され、充電制御用ＮＭＯＳトランジスタＭ１２の他端は電池パック１０の負電源端子Ｍと保護用半導体装置２０の充電器負電源端子Ｖ−に接続されている。
【０００６】
また、放電制御用ＮＭＯＳトランジスタＭ１１のゲートと、充電制御用ＮＭＯＳトランジスタＭ１２のゲートはそれぞれ保護用半導体装置２０の放電制御端子Ｄoutと充電制御端子Ｃoutに接続されている。
【０００７】
なお、放電制御用ＮＭＯＳトランジスタＭ１１と充電制御用ＮＭＯＳトランジスタＭ１２に並列に接続されているダイオードＤ１１とＤ１２はＮＭＯＳトランジスタＭ１１とＭ１２を半導体装置に形成する際に生成される寄生ダイオードである。充電器または負荷３０は電池パック１０の正電源端子Ｐと負電源端子Ｍに接続されている。
【０００８】
保護用半導体装置２０は、図９Ｂに示すように、過充電を検出する過充電検出回路２０２、過放電を検出する過放電検出回路２０３、過電流を検出する過電流検出回路２０４、短絡を検出する短絡検出回路２０５、過熱を検出する過熱検出回路２０６、温度を計測する温度センサ２０７、および制御回路２０１を備えている。
【０００９】
上記各検出回路（２０２〜２０６）は、保護動作が必要なレベルの異常を検出すると、それぞれ検出信号を出力し、制御回路２０１はこれらの検出信号に基づいて放電制御端子Ｄoutまたは充電制御端子Ｃoutに信号を出力し、二次電池Batと充電器または負荷３０との間に設けられている放電制御用ＮＭＯＳトランジスタＭ１１、または充電制御用ＮＭＯＳトランジスタＭ１２をオフして、二次電池Batと充電器または負荷３０との接続を遮断し、二次電池Batを保護する。
【００１０】
次に、このように構成された保護用半導体装置２０を内蔵した電池パック１０の二次電池Batの電圧が、過放電電圧以下の極端に低い電圧まで低下した状態の時に充電器３０が接続された場合を考察する。
【００１１】
二次電池Batが過放電電圧以下のため、放電制御用ＮＭＯＳトランジスタＭ１１はオフしている。充電器３０が接続されると、充電制御用ＮＭＯＳトランジスタＭ１２がオンして、充電器３０から放電制御用ＮＭＯＳトランジスタＭ１１の寄生ダイオードＤ１１と充電制御用ＮＭＯＳトランジスタＭ１２を介して二次電池Batの充電を行う。
【００１２】
しかし、二次電池Batの電圧が過放電電圧以下の極端に低い電圧まで低下している場合は、例えば電池内部でショートしているなど、電池自体が異常になっている可能性が大きい。この様な異常電池に充電を行うと、電池の発熱や損傷を引き起こし、最悪の場合は発火の恐れがあり非常に危険である。
【００１３】
このように、二次電池batの電圧が極端に低下した場合は、充電を行わないようにした技術が知られている。図１０は本出願人による特許第３７１０９２０号公報（特許文献１）の図７に記載されている低電圧充電禁止回路である。
【００１４】
この回路は、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２で構成された第１インバータ回路２１と、ＰＭＯＳトランジスタＱ３とディプレッション型ＮＭＯＳトランジスタＱ４で構成された第２インバータ回路２２と、ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６で構成された第３インバータ回路２３と、ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８で構成された第４インバータ回路２４で構成されている。
【００１５】
第１インバータ回路２１はＣＭＯＳ構成で、インバータ回路の電源が正電源端子Ｖddと負電源端子Ｖssに接続されている。充電制御を行う場合は入力Ｃinにはハイレベルが入力されている。出力は第２インバータ回路２２の入力であるＰＭＯＳトランジスタＱ３のゲートに接続されている。
【００１６】
また、ＰＭＯＳトランジスタＱ３のソースは正電源端子Ｖddに接続され、ドレインはディプレッション型ＮＭＯＳトランジスタＱ４のドレインに接続されている。ディプレッション型ＮＭＯＳトランジスタＱ４のゲートとソースは共通接続されて充電器負電源端子Ｖ−に接続されている。ディプレッション型ＮＭＯＳトランジスタＱ４のゲートはソースに接続されているので０Ｖバイアスとなり、ＰＭＯＳトランジスタＱ３の定電流負荷となっている。
【００１７】
第２インバータ回路２２の出力は、ＰＭＯＳトランジスタＱ３のドレインとディプレッション型ＮＭＯＳトランジスタＱ４のドレインの接続ノードから取り出され、第３インバータ回路２３の入力に接続されている。第３インバータ回路２３はＣＭＯＳ構成でインバータ回路の電源は正電源端子Ｖddと充電器負電源端子Ｖ−に接続されている。第３インバータ回路２３の出力は第４インバータ回路２４の入力に接続されている。第４インバータ回路２４もＣＭＯＳ構成でインバータ回路の電源は正電源端子Ｖddと充電器負電源端子Ｖ−に接続されている。第４インバータ回路２４の出力は充電制御端子Ｃoutに接続されている。
【００１８】
二次電池Batの電圧がＮＭＯＳトランジスタＱ２の閾値電圧以上で且つＰＭＯＳトランジスタＱ３の閾値電圧以上の場合は、第１インバータ回路２１の入力端子ＣinがハイレベルになるとＮＭＯＳトランジスタＱ２はオンするので、第１インバータ回路２１の出力はローレベルとなる。
【００１９】
すると、第２インバータ回路２２のＰＭＯＳトランジスタＱ３がオンとなるので、第２インバータ回路２２はハイレベルを出力する。この信号は第３、第４インバータ回路２３、２４で２度反転されるので、充電制御端子Ｃoutはハイレベルを出力する。この信号が充電制御用ＮＭＯＳトランジスタＭ１２のゲートに印加されるので、充電制御用ＮＭＯＳトランジスタＭ１２はオンとなり、充電器３０から二次電池Batに充電電流が供給される。
【００２０】
二次電池Batの電圧がＮＭＯＳトランジスタＱ２の閾値電圧以下になると、端子ＣinがハイレベルになっていてもＮＭＯＳトランジスタＱ２はオンできないので、第１インバータ回路２１の出力はハイインピーダンスとなり、第２インバータ回路２２のＰＭＯＳトランジスタＱ３をオンにすることができなくなる。そのため、第２インバータ回路２２の出力はローレベルとなり、充電制御端子Ｃoutもローレベルとなるので、充電制御用ＮＭＯＳトランジスタＭ１２はオフとなり、充電器３０から二次電池Batへの充電電流は遮断される。
【００２１】
また、二次電池Batの電圧がＰＭＯＳトランジスタＱ３の閾値電圧以下になった場合も同様で、第１インバータ回路２１の出力がローレベルになってもＰＭＯＳトランジスタＱ３のゲート電圧は閾値電圧以下に下がらないので、ＰＭＯＳトランジスタＱ３はオフとなり、第２インバータ回路２２の出力はローレベルになる。
【００２２】
上記のように、二次電池Batの電圧が、ＮＭＯＳトランジスタＱ２の閾値電圧もしくはＰＭＯＳトランジスタＱ３の閾値電圧以下になった場合は、充電制御端子Ｃoutがローレベルとなり、充電制御用ＮＭＯＳトランジスタＭ１２はオフして充電を禁止するようにしている。
【００２３】
図１１は特許文献１の図８に記載されている低電圧充電禁止回路である。この回路は、図１０に示した第１インバータ回路２１のＮＭＯＳトランジスタＱ２のソースと負電源端子Ｖssとの間に、ドレインとゲートを接続した所謂ダイオード接続したＮＭＯＳトランジスタＱ９を追加したものである。
【００２４】
この回路では、第１インバータ回路２１の入力Ｃinの電圧が、ＮＭＯＳトランジスタＱ２とＱ９の閾値電圧の和以上ないとＮＭＯＳトランジスタＱ２とＱ９はオンしない。また、ＮＭＯＳトランジスタＱ２とＱ９がオンして第１インバータ回路２１の出力がローレベルの場合でも、そのレベルは負電源端子Ｖss電圧よりＮＭＯＳトランジスタＱ９の閾値電圧だけ高いので、二次電池Batの電圧が、ＮＭＯＳトランジスタＱ９の閾値電圧とＰＭＯＳトランジスタＱ３の閾値電圧の和以上ないとＰＭＯＳトランジスタＱ３もオンしない。
【００２５】
すなわち、二次電池Batの電圧がＮＭＯＳトランジスタＱ２とＱ９の閾値電圧の和以下、またはＮＭＯＳトランジスタＱ９の閾値電圧とＰＭＯＳトランジスタＱ３の閾値電圧の和以下になると、充電制御端子Ｃoutがローレベルとなり、充電制御用ＮＭＯＳトランジスタＭ１２をオフにして、充電器３０から二次電池Batへの充電電流は遮断される。
【００２６】
すなわち、ダイオード接続したＮＭＯＳトランジスタＱ９を追加することにより、低電圧充電禁止回路の検出レベルを高くすることができる。
【００２７】
【特許文献１】特許第３７１０９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、特許文献１の方法では、低電圧検出レベルをＮＭＯＳトランジスタの閾値電圧単位でしか変更できないという問題がある。また、検出電圧を高くする方向にしか変更できないという問題もある。
【００２９】
さらに、低電圧検出レベルの変更は半導体装置毎に行わなくてはならず、半導体装置の種類が増えてしまうという問題もある。
【００３０】
本発明は、上述した実情を考慮してなされたものであって、低電圧検出レベルの設定を細かくでき、さらに検出レベルを下げることも可能で、しかも同一半導体装置で多くの検出レベルに対応可能な二次電池保護用半導体装置および該二次電池保護用半導体装置を用いた電池パック、ならびに該電池パックを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００３１】
上記の課題を解決するために、次の如き構成を採用した。以下に、請求項毎の構成を示す。
【００３２】
請求項１（図１〜図８に対応）では、二次電池の過充電、過放電、充電過電流、放電過電流、短絡電流、過熱など複数の項目を検出し、前記二次電池の負電源端子と負荷の一端もしくは充電器の負電源端子との間に直列に接続された放電制御用トランジスタと充電制御用トランジスタをオン／オフ制御して、前記二次電池を保護する二次電池保護用半導体装置において、前記二次電池保護用半導体装置は前記二次電池の電圧が所定の電圧以下まで低下している場合は、前記充電制御用トランジスタをオフにして充電を禁止する低電圧充電禁止回路を備え、該低電圧充電禁止回路が、入力閾値電圧をトリミングにより変更可能なインバータ回路を有しているので、同一半導体装置で多くの検出レベルに対応可能になると共に、検出レベルの設定精度が向上した。
【００３３】
請求項２（図１に対応）では、前記低電圧充電禁止回路は、充電動作モード時にハイレベルが入力され、電源端子が前記二次電池の電源端子に接続された第１インバータ回路と、該第１インバータ回路の出力が入力され、電源端子が前記充電器の電源端子に接続された第２インバータ回路を備え、前記第１インバータ回路の入力閾値電圧を前記トリミングにより変更可能とし、前記二次電池の電圧が前記所定の電圧以下まで低下した場合は、前記第２インバータ回路の出力に応じて前記充電制御用トランジスタをオフにするようにしたので、同一半導体装置で多くの検出レベルに対応可能になった。
【００３４】
請求項３（図１に対応）では、前記第１インバータ回路は、ゲートとドレインを共通接続した第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタを備え、前記第１ＰＭＯＳトランジスタのソースが前記二次電池の正電源端子に接続され、前記第１ＮＭＯＳトランジスタのソースと前記二次電池の負電源端子との間に、ダイオード接続した一つ以上のＮＭＯＳトランジスタを直列に接続し、前記ダイオード接続した各々のＮＭＯＳトランジスタのソース−ドレイン間にトリミングヒューズを接続し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの共通接続したゲートを前記第１インバータ回路の入力とし、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの共通接続したドレインを前記第１インバータ回路の出力としたので、前記第１インバータ回路の入力閾値電圧はトリミングヒューズを切断することにより、ＮＭＯＳトランジスタの閾値電圧のステップで上昇するので、検出電圧を上げることが可能となった。
【００３５】
請求項４（図２〜図５に対応）では、前記低電圧充電禁止回路は、充電動作モード時にハイレベルが入力され、電源端子が前記二次電池の電源端子に接続された第１インバータ回路と、該第１インバータ回路の出力が入力され、電源端子が前記充電器の電源端子に接続された第２インバータ回路を備え、前記第２インバータ回路の入力閾値電圧を前記トリミングにより変更可能とし、前記二次電池の電圧が前記所定の電圧以下まで低下した場合は、前記第２インバータ回路の出力に応じて前記充電制御用トランジスタをオフにするようにしたので、同一半導体装置で多くの検出レベルに対応可能となった。
【００３６】
請求項５（図２〜図５に対応）では、前記第２インバータ回路の入力閾値電圧は、前記トリミングを行うことにより高くなるようにしたので、検出電圧を下げることが可能となった。
【００３７】
請求項６（図２に対応）では、前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続され、ソースが前記充電器の正電源端子に接続された第２ＰＭＯＳトランジスタと、ゲートが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレインを共通接続すると共に、前記第２インバータ回路の出力とし、前記ディプレッション型ＮＭＯＳトランジスタのソースと前記充電器の負電源端子との間に、一つ以上の抵抗を直列接続し、前記抵抗の各々に並列にトリミングヒューズを接続したので、前記第２インバータ回路の入力閾値電圧はトリミングヒューズを切断することにより、閾値電圧より小さい電圧範囲を複数のステップで上げることができるようになったので、検出電圧を閾値電圧より細かいステップで設定可能となった。
【００３８】
請求項７（図３に対応）では、前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続され、ソースが前記充電器の正電源端子に接続された第２ＰＭＯＳトランジスタと、ゲートとソースおよびバックゲートが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレイン間に、ゲートがソースに接続され、バックゲートが前記充電器の負電源端子に接続された１つ以上のディプレッション型ＮＭＯＳトランジスタを直列接続し、前記直列接続したディプレッション型ＮＭＯＳトランジスタの各々のソース−ドレイン間にトリミングヒューズを接続したので、前記第２インバータ回路の入力閾値電圧はトリミングヒューズを切断することにより、閾値電圧より小さい電圧範囲を複数のステップで上げることができるようになったので、検出電圧を閾値電圧より細かいステップで設定可能となった。
【００３９】
請求項８（図４に対応）では、前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続され、ソースが前記充電器の正電源端子に接続された第２ＰＭＯＳトランジスタと、ゲートとソースおよびバックゲートが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレイン間に、ゲートが前記充電器の負電源端子に接続され、バックゲートが自身のソースに接続された１つ以上のディプレッション型ＮＭＯＳトランジスタを直列接続し、前記直列接続したディプレッション型ＮＭＯＳトランジスタの各々のソース−ドレイン間にトリミングヒューズを接続したので、前記第２インバータ回路の入力閾値電圧はトリミングヒューズを切断することにより、閾値電圧より小さい電圧範囲を複数のステップで上げることができるようになったので、検出電圧を閾値電圧より細かいステップで設定可能となった。
【００４０】
請求項９（図５に対応）では、前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続され、ソースが前記充電器の正電源端子に接続された第２ＰＭＯＳトランジスタと、ゲートとソースおよびバックゲートが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレイン間に、ゲートとバックゲートが記充電器の負電源端子に接続された１つ以上のディプレッション型ＮＭＯＳトランジスタを直列接続し、前記直列接続したディプレッション型ＮＭＯＳトランジスタの各々のソース−ドレイン間にトリミングヒューズを接続したので、前記第２インバータ回路の入力閾値電圧はトリミングヒューズを切断することにより、閾値電圧より小さい電圧範囲を複数のステップで上げることができるようになったので、検出電圧を閾値電圧より細かいステップで設定可能となった。
【００４１】
請求項１０（図６に対応）では、前記第２インバータ回路の入力閾値電圧は、前記トリミングを行うことにより低くなるようにしたので、検出電圧を上げることが可能となった。
【００４２】
請求項１１（図６に対応）では、前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続された第２ＰＭＯＳトランジスタと、ゲートとソースが前記充電器の負電源端子に接続されたディプレッション型ＮＭＯＳトランジスタを備え、前記第２ＰＭＯＳトランジスタのソースと前記充電器の正電源端子との間に、ダイオード接続した一つ以上のＰＭＯＳトランジスタを直列に接続し、前記ダイオード接続したＰＭＯＳトランジスタの各々のソース−ドレイン間にトリミングヒューズを接続し、前記第２ＰＭＯＳトランジスタのドレインと前記ディプレッション型ＮＭＯＳトランジスタのドレインを共通接続すると共に、前記第２インバータ回路の出力としたので、前記第２インバータ回路の入力閾値電圧はトリミングヒューズを切断することにより、ＰＭＯＳトランジスタの閾値電圧のステップで低下するので、検出電圧を上げることが可能となった。
【００４３】
請求項１２（図７に対応）では、
前記第２インバータ回路は、ゲートが前記第１インバータ回路の出力に接続された第２ＰＭＯＳトランジスタを備え、該第２ＰＭＯＳトランジスタのソースと前記充電器の正電源端子との間に、ダイオード接続した一つ以上のＰＭＯＳトランジスタが直列に接続された回路と、該ダイオード接続したＰＭＯＳトランジスタの各々のソース−ドレイン間に接続されたトリミングヒューズを備え、前記第２ＰＭＯＳトランジスタのソースと前記充電器の負電源端子との間に、請求項６から９のいずれかに記載した、前記第２ＰＭＯＳトランジスタのソースと前記充電器の負電源端子間の回路を備えたので、前記第２インバータ回路の入力閾値電圧はトリミングヒューズを切断することにより、広範囲にしかも細かいステップで設定することが可能となった。
【００４４】
請求項１３（図８に対応）では、前記低電圧充電禁止回路は、充電動作モード時にハイレベルが入力され、電源端子が前記二次電池の電源端子に接続された第１インバータ回路と、該第１インバータ回路の出力が入力され、電源端子が前記充電器の電源端子に接続された第２インバータ回路を備え、前記第１インバータ回路と前記第２インバータ回路の両方の入力閾値電圧を前記トリミングにより変更可能とし、前記二次電池の電圧が前記所定の電圧以下まで低下した場合は、前記第２インバータ回路の出力に応じて前記充電制御用トランジスタをオフにするようにしたので、トリミングヒューズを切断することにより、前記低電圧充電禁止回路の検出電圧を広範囲にしかも細かいステップで設定することが可能となった。
【００４５】
請求項１４（図８に対応）では、前記第１インバータ回路として、請求項２または３に記載した第１インバータ回路を用い、前記第２インバータ回路として請求項４から１２のいずれかに記載した第２インバータ回路を組み合わせたものとした。
【００４６】
請求項１５は、前記二次電池保護用半導体装置を用いた電池パックであり、請求項１６は、前記電池パックを用いた携帯電話，ノートパソコン、ＰＤＡ（Personal Digital Assistance）等の電子機器である。
【発明の効果】
【００４７】
本発明によれば、低電圧充電禁止回路には、二次電池の電源端子に接続した第１インバータ回路と、充電器の電源端子に接続した第２インバータ回路を設け、第１インバータ回路の入力閾値電圧、もしくは第２インバータ回路の入力閾値電圧のどちらか、もしくは両方を、トリミングヒューズを用いて変更可能としたので、低電圧充電禁止回路の検出電圧の変更が可能となり、同一半導体装置により低電圧充電禁止回路の検出電圧が異なる用途に使用できるようになると共に、検出精度の向上が可能となった。
【００４８】
また、トリミングにより検出電圧を上げることも、下げることもできるようにしたので、より用途が広がった。
【００４９】
さらに、ＭＯＳトランジスタの閾値電圧ステップでの変更と、閾値電圧より小さい電圧変更の２種類を組み合わせることができるようになり、検出電圧を高精度に設定できるようになった。
【発明を実施するための最良の形態】
【００５０】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
【００５１】
＜第１の実施例＞
図１は、本発明の第１の実施例を示す低電圧充電禁止回路図である。
この回路は、図９に示した保護用半導体装置２０に内蔵されており、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、Ｍ５、Ｍ６およびトリミングヒューズＦ１、Ｆ２で構成された第１インバータ回路２１と、ＰＭＯＳトランジスタＭ３とディプレッション型ＮＭＯＳトランジスタＭ４で構成された第２インバータ回路２２と、インバータ回路２３、２４で構成され、二次電池Batおよび充電器３０の正電源端子に接続される正電源端子Ｖdd、二次電池Batの負電源端子に接続される負電源端子Ｖss、充電器３０の負電源端子に接続される充電器負電源端子Ｖ−、および入力端子Ｃinと充電制御用ＮＭＯＳトランジスタＭ１２のゲートに接続される充電制御端子Ｃoutを備えている。
【００５２】
第１インバータ回路２１のＰＭＯＳトランジスタＭ１のソースは正電源端子Ｖddに接続され、ドレインはＮＭＯＳトランジスタＭ２のドレインに接続され、ゲートはＮＭＯＳトランジスタＭ２のゲートに接続されると共に、入力端子Ｃinに接続されている。
【００５３】
ＮＭＯＳトランジスタＭ２のソースは、ゲートが自身のドレインに接続されたダイオード接続のＮＭＯＳトランジスタＭ５のドレインに接続されている。
【００５４】
ＮＭＯＳトランジスタＭ５のソースは、やはりダイオード接続されているＮＭＯＳトランジスタＭ６のドレインに接続されている。ＮＭＯＳトランジスタＭ６のソースは負電源端子Ｖssに接続されている。
【００５５】
第１インバータ回路２１の出力はＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインの接続ノードから出力されている。
【００５６】
ＮＭＯＳトランジスタＭ５のソース−ドレイン間にはトリミングヒューズＦ１が接続され、ＮＭＯＳトランジスタＭ６のソース−ドレイン間にはトリミングヒューズＦ２が接続されている。
【００５７】
第２インバータ回路２２のＰＭＯＳトランジスタＭ３のソースは正電源端子Ｖddに接続され、ドレインはディプレッション型ＮＭＯＳトランジスタＭ４のドレインに接続され、ゲートは第２インバータ回路２２の入力になっており、第１インバータ回路２１の出力に接続されている。
【００５８】
ディプレッション型ＮＭＯＳトランジスタＭ４のゲートとソースは共通接続されて、充電器負電源端子Ｖ−に接続されている。
【００５９】
第２インバータ回路２２の出力はＰＭＯＳトランジスタＭ３のドレインとディプレッション型ＮＭＯＳトランジスタＭ４のドレインの接続ノードから出力されている。
【００６０】
第２インバータ回路２２の出力はインバータ回路２３の入力に接続され、インバータ回路２３の出力はインバータ回路２４の入力に接続されている。インバータ回路２４の出力は充電制御端子Ｃoutに接続されている。なお、図示していないが、インバータ回路２３と２４の電源は、正電源端子Ｖddと充電器負電源端子Ｖ−に接続されている。
【００６１】
トリミングヒューズＦ１とＦ２が接続されている状態では、図１の回路は従来技術で説明した図１０の回路と全く同じである。すなわち、二次電池Batの電圧が、ＮＭＯＳトランジスタＭ２の閾値電圧もしくはＰＭＯＳトランジスタＭ３の閾値電圧以下になった場合は、低電圧充電禁止回路の充電制御端子Ｃoutがローレベルとなり、充電制御用ＮＭＯＳトランジスタＭ１２はオフして充電を禁止する。
【００６２】
トリミングヒューズＦ１またはＦ２のどちらか一方を、レーザー光などを用いて切断した場合は、従来技術で説明した図１１の回路と全く同じになるので、二次電池Batの電圧が、ＮＭＯＳトランジスタＭ２とＭ５またはＭ６の閾値電圧の和以下、または、ＮＭＯＳトランジスタＭ５またはＭ６の閾値電圧とＰＭＯＳトランジスタＭ３の閾値電圧の和以下になると、充電制御端子Ｃoutがローレベルとなり、充電制御用ＮＭＯＳトランジスタＭ１２はオフして、充電を禁止する。
【００６３】
さらに、トリミングヒューズＦ１とＦ２の両方をレーザー光などを用いて切断した場合は、二次電池Batの電圧が、ＮＭＯＳトランジスタＭ２、Ｍ５、Ｍ６の閾値電圧の和以下、または、ＮＭＯＳトランジスタＭ５、Ｍ６とＰＭＯＳトランジスタＭ３の閾値電圧の和以下になると、充電制御端子Ｃoutがローレベルとなり、充電制御用ＮＭＯＳトランジスタＭ１２はオフして充電を禁止する。
【００６４】
このように、トリミングヒューズＦ１、Ｆ２を適宜カットすることで、低電圧充電禁止回路の検出レベルを、（１）ＭＯＳトランジスタＭ２の閾値電圧（またはＰＭＯＳトランジスタＭ３の閾値電圧）、（２）ＮＭＯＳトランジスタＭ２とＭ５またはＭ６の閾値電圧の和（またはＮＭＯＳトランジスタＭ５またはＭ６の閾値電圧とＭＯＳトランジスタＭ３の閾値電圧の和）、（３）ＮＭＯＳトランジスタＭ５、Ｍ６の閾値電圧の和（またはＮＭＯＳトランジスタＭ５、Ｍ６の閾値電圧とＭＯＳトランジスタＭ３の閾値電圧の和）のように３段階に検出電圧を高くする方向に変えることが可能となる。
【００６５】
なお、実施例ではダイオード接続されソース−ドレイン間にヒューズを接続したＮＭＯＳトランジスタの数が２つの場合を説明したが、その数は２つに限ることはなく検出レベルに合わせて適宜変更すればよい。
【００６６】
さらに、ダイオード接続したＮＭＯＳトランジスタの閾値電圧をそれぞれ変えることにより、検出レベルの設定をさらに増やすことも可能である。
【００６７】
＜第２の実施例＞
図２は、本発明の第２の実施例を示す低電圧充電禁止回路図である。
第１インバータ回路２１はＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２を用いたＣＭＯＳ構成のインバータ回路である。また、第２インバータ回路は、ＰＭＯＳトランジスタＭ３とディプレッション型ＮＭＯＳトランジスタＭ４、抵抗Ｒ１，Ｒ２，およびトリミングヒューズＦ３とＦ４で構成されている。
【００６８】
ＰＭＯＳトランジスタＭ３の接続は第１の実施例と同じである。ディプレッション型ＮＭＯＳトランジスタＭ４のソースと充電負器電源端子Ｖ−間には、直列接続された抵抗Ｒ１とＲ２が介挿され、抵抗Ｒ１とＲ２にはそれぞれ並列にトリミングヒューズＦ３とＦ４が接続されている。
【００６９】
この回路もトリミングヒューズＦ３とＦ４が接続されている状態では、従来技術で説明した図１０の回路と全く同じである。すなわち、二次電池Batの電圧が、ＮＭＯＳトランジスタＭ２の閾値電圧、もしくはＰＭＯＳトランジスタＭ３の閾値電圧以下になった場合は、低電圧充電禁止回路の充電制御端子Ｃoutがローレベルとなり、充電制御用ＮＭＯＳトランジスタＭ１２はオフして充電を禁止する。
【００７０】
今、トリミングヒューズＦ３を切断すると、抵抗Ｒ１がディプレッション型ＮＭＯＳトランジスタＭ４のソースと充電器負電源端子Ｖ−間に挿入される。すると、ディプレッション型ＮＭＯＳトランジスタＭ４のドレイン電流が抵抗Ｒ１に流れ、抵抗Ｒ１に電圧降下が発生する。
【００７１】
この電圧降下によって、ディプレッション型ＮＭＯＳトランジスタＭ４のゲート電圧はソース電圧より低くなる。すなわち、ゲートが負電圧にバイアスされることになるので、ディプレッション型ＮＭＯＳトランジスタＭ４のドレイン電流は０Ｖバイアス時に比べ減少する。
【００７２】
ディプレッション型ＮＭＯＳトランジスタＭ４のドレイン電流はＰＭＯＳトランジスタＭ３のドレイン電流と等しいので、ＰＭＯＳトランジスタＭ３のドレイン電流も減少する。
【００７３】
ＰＭＯＳトランジスタＭ３のドレイン電流が減少すると、ＰＭＯＳトランジスタＭ３の閾値電圧も小さくなるので、第１インバータ回路２１の出力がローレベルであれば、ＰＭＯＳトランジスタＭ３は、より低い二次電池Batの電圧までオンし続けることになる。逆に言えば、図１０の回路に比べ、より低い電圧でオフするので、検出電圧を下げることができる。
【００７４】
なお、この回路を有効に利用するためには、ＮＭＯＳトランジスタＭ２の閾値電圧をＰＭＯＳトランジスタＭ３の閾値電圧より低くしておくことが重要である。
【００７５】
トリミングヒューズＦ３とＦ４の両方を切断すれば、ＰＭＯＳトランジスタＭ３の閾値電圧をさらに下げることができる。さらに、抵抗Ｒ１とＲ２の抵抗値を変えておくことで、３段階に閾値電圧を変更することができる。また、抵抗とトリミングヒューズの並列回路をさらに直列に追加することで、検出電圧の設定範囲を広げることや、検出電圧を細かく設定することができるようになる。
【００７６】
＜第３の実施例＞
図３は、本発明の第３の実施例を示す低電圧充電禁止回路図である。
図２の回路と異なる部分は、ディプレッション型ＮＭＯＳトランジスタＭ４のソースと充電器負電源端子Ｖ−間に挿入した抵抗Ｒ１とＲ２を削除し、ＰＭＯＳトランジスタＭ３のドレインとディプレッション型ＮＭＯＳトランジスタＭ４のドレインとの間に、ゲートがソースに接続され、バックゲートが充電器負電源端子Ｖ−間に接続されたディプレッション型ＮＭＯＳトランジスタＭ７とＭ８を直列接続して追加したところである。
【００７７】
この回路もトリミングヒューズＦ３とＦ４が接続されている状態では、従来技術で説明した図１０の回路と全く同じである。
【００７８】
今、トリミングヒューズＦ３を切断すると、ＰＭＯＳトランジスタＭ３のドレインとディプレッション型ＮＭＯＳトランジスタＭ４のドレインとの間に、ディプレッション型ＮＭＯＳトランジスタＭ７が挿入されることになる。
【００７９】
この状態では、ディプレッション型ＮＭＯＳトランジスタＭ７のバックゲートは、充電器負電源端子Ｖ−に接続されており、ソースはディプレッション型ＮＭＯＳトランジスタＭ４のドレインに接続されることになるので、バックゲートの電位がソース電位より低くなる。すると、基板バイアス効果により、ディプレッション型ＮＭＯＳトランジスタＭ７の閾値電圧が上昇するため、０バイアス時のドレイン電流が減少する。
【００８０】
この結果ＰＭＯＳトランジスタＭ３のドレイン電流が減少し、第２の実施例で述べたように、ＰＭＯＳトランジスタＭ３の閾値電圧が小さくなり、検出電圧を下げることができる。
【００８１】
トリミングヒューズＦ３とＦ４の両方を切断すれば、さらにディプレッション型ＮＭＯＳトランジスタＭ７の閾値電圧が大きくなり、０バイアス時のドレイン電流が減少するので、ＰＭＯＳトランジスタＭ３の閾値電圧もさらに下がり、検出電圧をより下げることができる。
【００８２】
なお、この回路を有効に利用するためには、第２の実施例と同様ＮＭＯＳトランジスタＭ２の閾値電圧をＰＭＯＳトランジスタＭ３の閾値電圧より低くしておくことが重要である。
【００８３】
＜第４の実施例＞
図４は、本発明の第４の実施例を示す低電圧充電禁止回路図である。
図３の回路と異なる部分は、ディプレッション型ＮＭＯＳトランジスタＭ７とＭ８のバックゲートを自身のソースに接続した点と、ゲートを充電器負電源端子Ｖ−に接続したところである。
【００８４】
この回路もトリミングヒューズＦ３とＦ４が接続されている状態では、従来技術で説明した図１０の回路と全く同じである。
【００８５】
今、トリミングヒューズＦ３を切断すると、ＰＭＯＳトランジスタＭ３のドレインとディプレッション型ＮＭＯＳトランジスタＭ４のドレインとの間に、ディプレッション型ＮＭＯＳトランジスタＭ７が挿入されることになる。
【００８６】
この状態では、ディプレッション型ＮＭＯＳトランジスタＭ７のソース電位はディプレッション型ＮＭＯＳトランジスタＭ４のドレイン電圧になるため、ゲートが負電圧にバイアスされる。このため、ディプレッション型ＮＭＯＳトランジスタＭ７のドレイン電流は減少するので、ディプレッション型ＮＭＯＳトランジスタＭ４のドレイン電流もＭ７のドレイン電流と同じになるまで減少する。
【００８７】
その結果、ＰＭＯＳトランジスタＭ３のドレイン電流も減少する。ＰＭＯＳトランジスタＭ３のドレイン電流が減少すると、第２の実施例でも述べたようにＰＭＯＳトランジスタＭ３の閾値電圧も小さくなるので、検出電圧を下げることができる。
【００８８】
トリミングヒューズＦ３とＦ４の両方を切断すれば、さらに検出電圧を下げることができる。
【００８９】
なお、この回路を有効に利用するためには、第２、第３の実施例と同様ＮＭＯＳトランジスタＭ２の閾値電圧をＰＭＯＳトランジスタＭ３の閾値電圧より低くしておくことが重要である。
【００９０】
＜第５の実施例＞
図５は、本発明の第５の実施例を示す低電圧充電禁止回路図である。
図４の回路と異なる部分は、ディプレッション型ＮＭＯＳトランジスタＭ７とＭ８のバックゲートを充電器負電源端子Ｖ−に接続したところである。この回路の動作は図４の第４の実施例と全く同じである。ただし、バックゲートが充電器負電源端子Ｖ−に接続されている分、基板バイアス効果の影響で、検出電圧の低下を大きくすることができる。
【００９１】
図３からず５に示した実施例では、いずれもトリミングヒューズをソースードレイン間に接続したディプレッション型ＮＭＯＳトランジスタが２つの場合を示したが、これらは２つに限ることなく、検出電圧にあわせて適宜増減すればよい。また、これらのディプレッショントランジスタの閾値電圧も全て同じにする必要は無く、異なる閾値電圧のものを組み合わせても構わない。
【００９２】
＜第６の実施例＞
図６は、本発明の第６の実施例を示す低電圧充電禁止回路図である。
第１インバータ回路２１はＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２を用いたＣＭＯＳ構成のインバータ回路である。また、第２インバータ回路は、ＰＭＯＳトランジスタＭ３とディプレッション型ＮＭＯＳトランジスタＭ４、および、ＰＭＯＳトランジスタＭ９、Ｍ１０およびトリミングヒューズＦ５とＦ６で構成されている。
【００９３】
ＰＭＯＳトランジスタＭ３のソースと正電源端子Ｖddの間に、ダイオード接続したＰＭＯＳトランジスタＭ９とＭ１０の直列回路を追加し、ＰＭＯＳトランジスタＭ９とＭ１０のソース−ドレイン間にトリミングヒューズＦ５とＦ６が接続されている。
【００９４】
トリミングヒューズＦ５とＦ６が接続されている状態では、図６の回路は従来技術で説明した図１０の回路と全く同じである。
【００９５】
トリミングヒューズＦ５またはＦ６のどちらか一方を切断すると、ＰＭＯＳトランジスタＭ３のソースと正電源端子Ｖdd間にダイオード接続されたＰＭＯＳトランジスタＭ９またはＭ１０が追加されるので、第１インバータ回路２１の出力がローレベルの場合、二次電池Batの電圧がＰＭＯＳトランジスタＭ３の閾値電圧とＰＭＯＳトランジスタＭ９またはＭ１０の閾値電圧の和以下になるとＰＭＯＳトランジスタＭ３はオフとなり、第２インバータ回路２２の出力がローレベルとなる。
【００９６】
さらに、トリミングヒューズＦ５とＦ６の両方を切断した場合は、二次電池Batの電圧が、ＰＭＯＳトランジスタＭ３、Ｍ９、Ｍ１０の閾値電圧の和以下になると、充電制御端子Ｃoutがローレベルとなり、充電制御用ＮＭＯＳトランジスタＭ１２はオフして充電を禁止する。
【００９７】
すなわち、図１の回路と同様、ＰＭＯＳトランジスタＭ９とＭ１０の閾値電圧のステップで検出電圧を高くする方向に設定することができるようになる。
【００９８】
この回路でも、ダイオード接続したＰＭＯＳトランジスタとトリミングヒューズの並列回路を追加することで検出電圧範囲を広げることができる。また、ダイオード接続したＰＭＯＳトランジスタの閾値電圧を変えることで、検出レベルの設定をさらに増やすことも可能である。
【００９９】
＜第７の実施例＞
図７は、本発明の第７の実施例を示す低電圧充電禁止回路図である。
この回路は図２と図６の第２インバータ回路２２のトリミング回路部分を合成したものである。
【０１００】
第２インバータ回路２２のＰＭＯＳトランジスタＭ３のソースと正電源端子Ｖdd間にダイオード接続したＰＭＯＳトランジスタＭ９とＭ１０の直列回路を追加し、ＰＭＯＳトランジスタＭ９とＭ１０のソース−ドレイン間にトリミングヒューズＦ５とＦ６を接続し、ディプレッション型ＮＭＯＳトランジスタＭ４のソースと充電器負電源端子Ｖ−間に抵抗Ｒ１とＲ２の直列回路を追加し、さらに抵抗Ｒ１とＲ２のそれぞれに並列にトリミングヒューズＦ３とＦ４を接続している。
【０１０１】
図２と図６で説明したように、トリミングヒューズＦ３、Ｆ４を切断することで検出電圧を閾値電圧より小さい電圧単位で下げることができ、トリミングヒューズＦ５、Ｆ６を切断することで、検出電圧をＰＭＯＳトランジスタの閾値電圧のステップで上げることができる。すなわち、この回路で検出電圧を広範囲に渡ってより細かく設定することができるようになる。
【０１０２】
なお、本実施例では、図２と図６を組み合わせたが、図６と組み合わせるトリミング回路は図２から図５のいずれであっても構わない。
【０１０３】
＜第８の実施例＞
図８は、本発明の第８の実施例を示す低電圧充電禁止回路図である。
この回路は図１の第１インバータ回路２１と図２の第２インバータ回路２２を合成したものである。第１インバータ回路２１のＮＭＯＳトランジスタＭ２のソースと負電源端子Ｖss間にダイオード接続したＮＭＯＳトランジスタＭ５とＭ６の直列回路を追加し、ＮＭＯＳトランジスタＭ５とＭ６のソース−ドレイン間にトリミングヒューズＦ１とＦ２を接続し、第２インバータ回路２２のディプレッション型ＮＭＯＳトランジスタＭ４のソースと充電器負電源端子Ｖ−間に抵抗Ｒ１とＲ２の直列回路を追加し、さらに抵抗Ｒ１とＲ２のそれぞれに並列にトリミングヒューズＦ３とＦ４を接続している。
【０１０４】
図１と図２で説明したように、トリミングヒューズＦ１、Ｆ２を切断することで検出電圧をＮＭＯＳトランジスタの閾値電圧のステップで上げることができ、トリミングヒューズＦ３、Ｆ４を切断することで、検出電圧下げることができるので、図７の回路と同様検出電圧を広範囲に渡ってより細かく設定することができるようになる。
【０１０５】
なお、図８では、図１の第１インバータ回路２１と図２の第２インバータ回路２２を組み合わせたが、図１の第１インバータ回路２１と組み合わせる第２インバータ回路は図２から図５のいずれであっても構わない。
【０１０６】
本発明に係る二次電池保護用半導体装置を電池パックに組み込んだり、該電池パックを携帯電話，ノートパソコン、ＰＤＡ（Personal Digital Assistance）等に組み込むことにより、低電圧検出レベルの設定を細かくでき、さらに検出レベルを下げることも可能で、しかも同一半導体装置で多くの検出レベルに対応可能な電池パック、ならびに該電池パックを用いた電子機器を実現することができる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施例を示す低電圧充電禁止回路図である。
【図２】本発明の第２の実施例を示す低電圧充電禁止回路図である。
【図３】本発明の第３の実施例を示す低電圧充電禁止回路図である。
【図４】本発明の第４の実施例を示す低電圧充電禁止回路図である。
【図５】本発明の第５の実施例を示す低電圧充電禁止回路図である。
【図６】本発明の第６の実施例を示す低電圧充電禁止回路図である。
【図７】本発明の第７の実施例を示す低電圧充電禁止回路図である。
【図８】本発明の第８の実施例を示す低電圧充電禁止回路図である。
【図９Ａ】保護用半導体装置２０を内蔵した電池パック１０に充電器または負荷３０を接続した場合の回路図である。
【図９Ｂ】保護用半導体装置２０の内部回路図である。
【図１０】従来技術を説明するための低電圧充電禁止回路である。
【図１１】従来技術を説明するための低電圧充電禁止回路である。
【符号の説明】
【０１０８】
１０：電池パック
２０：保護用半導体装置
２０１：制御回路
２０２：過充電検出回路
２０３：過放電検出回路
２０４：過電流検出回路
２０５：短絡検出回路
２０６：過熱検出回路
２０７：温度センサ
２１：第１インバータ回路
２２：第２インバータ回路
２３：第３インバータ回路
２４：第４インバータ回路
３０：充電器または負荷
Bat：二次電池
Ｍ１１：放電制御用ＮＭＯＳトランジスタ
Ｍ１２：放電制御用ＮＭＯＳトランジスタ
Ｍ１：第１ＰＭＯＳトランジスタ
Ｍ２：第１ＮＭＯＳトランジスタ
Ｍ３：第２ＰＭＯＳトランジスタ
Ｍ４，Ｍ７，Ｍ８：ディプレッション型ＮＭＯＳトランジスタ
Ｍ５，Ｍ６：ＮＭＯＳトランジスタ
Ｍ９，Ｍ１０：ＰＭＯＳトランジスタ
Ｆ１〜Ｆ６：トリミングヒューズ
Ｒ１，Ｒ２：抵抗
【図１】
0005217468.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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