(57)【特許請求の範囲】
【請求項１】
ｐ型ＩｎＰ基板の表面上に、ｐ型バッファ層、活性層、及びｎ型クラッド層を含む半導体メサ部を形成する工程と、
ｎ型半導体層を、前記ｐ型ＩｎＰ基板の露出した表面及び前記半導体メサ部の側面に、堆積する工程と、
前記活性層の側面を露出させるよう前記半導体メサ部の側面に堆積した前記ｎ型半導体層を選択的にエッチングする工程と、
前記エッチングする工程の後に、前記ｎ型半導体層上且つ前記半導体メサ部の側部に半絶縁性の埋込層を形成する工程と、を含み、
前記ｎ型半導体層はｎ型ＩｎＰ層であり、
前記選択的にエッチングする工程では、塩酸と酢酸を含むエッチング液を用いてウェットエッチングが行われ、
前記ｐ型バッファ層は、Ｚｎがドープされており、
前記半絶縁性の埋込層は、ＦｅがドープされたＩｎＰ層であり、
前記半導体メサ部を形成する工程において形成される前記半導体メサ部の側面は（０１１）面を有し、
前記ｎ型半導体層を堆積する工程では、前記ｐ型ＩｎＰ基板の前記露出した表面と前記ｎ型半導体層の表面との間の第１の距離が、前記ｐ型ＩｎＰ基板の前記露出した表面と前記活性層の底面との間の第２の距離より小さく、前記第１の距離と前記第２の距離との差が０．３μｍ以下となるように、前記ｎ型半導体層の厚みを制御することにより行われる、
半導体発光素子の製造方法。
【請求項２】
前記半導体メサ部を形成する工程と前記堆積する工程との間に、前記ｐ型ＩｎＰ基板の表面と前記半導体メサ部の側面とが交差する領域に、前記ｐ型ＩｎＰ基板の（１１１）面を露出させるようウェットエッチングを行う工程を更に含む、請求項１に記載の製造方法。
【請求項３】
前記半導体メサ部を形成する工程では、前記ｐ型バッファ層、前記活性層、及び前記ｎ型クラッド層を含む半導体積層を形成した後に、当該半導体積層の上面上にマスクを形成し、ＲＩＥエッチングにより当該半導体積層をエッチングすることにより、前記半導体メサ部が形成される、
請求項１又は２に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体発光素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体レーザ素子として、ｎ型ＩｎＰ基板上に半導体メサ部を有し、この半導体メサ部の側面に半絶縁性の埋込層を有するものが知られている（例えば、非特許文献１を参照）。この半導体レーザ素子では、半導体メサ部は、ｎ型ＩｎＰ基板の表面上に順に、ｎ型ＩｎＰバッファ層、活性層、及び、ｐ型ＩｎＰクラッド層を有している。埋込層は、Ｆｅをドープした半絶縁性のＩｎＰ層である。
【非特許文献１】"Reliability and Degradation Behaviors of Semi-InsuratingFe-Doped InP Buried Heterostructure Lasers Fabricated by RIE and MOVPE",Hiroyasu Mawatari 他, Journal of Lightwave Technology, Vol. 15, No. 3, March 1997,p534-537.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した半導体レーザ素子では、ｐ型ＩｎＰクラッド層と埋込層とが接しているので、ｐ型クラッド層のドーパントであるＺｎと埋込層のＦｅとが相互に拡散して、埋込層の抵抗が低下する。また、埋込層内でトラップされている電子とｐ型ＩｎＰクラッド層のホールとが再結合し、電流リークパスが形成される。このような電流リークパスは、活性層への電流注入効率の低下を招く。
【０００４】
本発明は、電流リークパスの形成を防止することによって活性層への電流注入効率を向上させることができる半導体発光素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る半導体発光素子は、ｐ型ＩｎＰ基板と、当該基板の表面上に順に、ｐ型バッファ層、活性層、及び、ｎ型クラッド層を有する半導体メサ部と、ｎ型ブロック層と、半絶縁性の埋込層と、を備えるものである。ｎ型ブロック層は、ＩｎＰ基板の露出した表面と埋込層との間、及び、ｐ型バッファ層と埋込層との間に位置する。
【０００６】
この半導体発光素子を好適に製造するための本発明の製造方法は、ａ）ｐ型ＩｎＰ基板の表面上に、ｐ型バッファ層、活性層、及びｎ型クラッド層を含む半導体メサ部を形成する工程と、ｂ）ｎ型半導体層を、ｐ型ＩｎＰ基板の露出した表面及び半導体メサ部の側面に、堆積する工程と、ｃ）活性層の側面を露出させるよう半導体メサ部の側面に堆積したｎ型半導体層を選択的にエッチングする工程と、ｄ）エッチングする工程の後に、ｎ型半導体層上且つ半導体メサ部の側部に半絶縁性の埋込層を形成する工程と、を含んでいる。
【０００７】
この製造方法によれば、ｐ型ＩｎＰ基板のドーパントと埋込層のドーパントとの相互拡散を防止することができ、リーク電流が低減された半導体発光素子を提供することができる。また、ｎ型半導体層の堆積と選択的エッチングによってｎ型ブロック層を形成するので、好適な形状のブロック層を形成することができる。更に、ｎ型ブロック層とｎ型クラッド層との接触を防止することができる。
【０００８】
本発明の製造方法では、ｎ型半導体層がｎ型ＩｎＰ層であり、上述の選択的にエッチングする工程において、塩酸と酢酸を含むエッチング液を用いてエッチングが行われることが好適である。このエッチング液は、半導体メサ部の側面に堆積したｎ型ＩｎＰ層の選択的エッチングに適している。
【０００９】
本発明の製造方法では、上記堆積する工程において、ｐ型ＩｎＰ基板の露出した表面とｎ型半導体層の表面との間の距離が、ｐ型ＩｎＰ基板の露出した表面と活性層の底面との間の距離に等しくなるように、ｎ型半導体層が成長されることが好適である。ｎ型半導体層の表面と活性層の底面を面一にすることによって、ｎ型半導体層とｎ型クラッド層との接触を防止することが可能になることに加えて、埋込層とｐ型バッファ層との接触面積を最小限に抑えることができる。
【００１０】
本発明の製造方法は、上記の半導体メサ部を形成する工程と上記の堆積する工程との間に、ｐ型ＩｎＰ基板の（１１１）面を露出させるようウェットエッチングを行う工程を更に含むことが好適である。基板の（１１１）面上では、成長させる半導体層の寸法を良好に制御することが可能である。したがって、（１１１）面上にｎ型半導体層を形成することによって、当該ｎ型半導体層の寸法の制御が容易となり、特に、ｎ型半導体層の厚みの制御が容易となる。
【発明の効果】
【００１１】
本発明によれば、電流リークパスの形成を防止することによって活性層への電流注入効率を向上させることができる半導体発光素子の製造方法が提供される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の好適な実施の形態について詳細に説明する。
【００１３】
図１は、本発明の実施の形態に係る半導体発光素子の製造方法のフローチャートである。図１に示す本製造方法では、まず、工程Ｓ１において、ｐ型ＩｎＰ基板の上に、半導体メサ部が形成される。
【００１４】
図２は、半導体メサ部を形成する工程において生成される生産物を示す断面図である。図２の（ａ）に示すように、工程Ｓ１では、ｐ型ＩｎＰ基板１０の表面１０ａ上に、順次、ｐ型半導体層１２ａ、半導体層１４ａ、第１のｎ型半導体層１６ａ、及び、第２のｎ型半導体層１８ａが形成される。一例では、ｐ型半導体層１２ａ、半導体層１４ａ、第１のｎ型半導体層１６ａ、及び、第２のｎ型半導体層１８ａは、有機金属気相成長（ＯＭＶＰＥ：OrganoMetaric Vapor Phase Epitaxy）法によって、成長される。
【００１５】
ｐ型ＩｎＰ基板１０には、例えばＺｎがドープされている。一例では、ＩｎＰ基板１０の不純物濃度は、約１×１０１８ｃｍ−３であり、ＩｎＰ基板１０の厚みは、３５０μｍである。
【００１６】
ｐ型半導体層１２ａは、半導体メサ部Ｍにおけるｐ型バッファ層１２となるものである。ｐ型半導体層１２ａは、一例では、ｐ型ＩｎＰ層であり、Ｚｎがドープされる。一例では、ｐ型半導体層１２０は、その不純物濃度が約１×１０１８ｃｍ−３であり、その厚みが５５０ｎｍであるように、形成される。
【００１７】
半導体層１４ａは、半導体メサ部Ｍにおける活性層１４となるものである。一例では、半導体層１４ａは、例えば、多重量子井戸構造を有するように、交互に積層された複数の井戸層と複数のバリア層を有する。この量子井戸構造を構成する井戸層はＩｎＧａＡｓＰからなり、そのバンドギャップ波長は１．６μｍ、厚みは５nmである。また、バリア層はＩｎＧａＡｓＰからなり、そのバンドギャップ波長は１．２５μｍ、厚みは１０ｎｍである。このとき、半導体層１４ａからの発光波長は、１．５５μｍである。また、半導体層１４ａの厚みは、２２４ｎｍである。
【００１８】
第１のｎ型半導体層１６ａは、半導体メサ部Ｍにおけるｎ型クラッド層１６となるものである。第１のｎ型半導体層１６ａは、一例では、ｎ型ＩｎＰ層であり、Ｓｉがドープされる。一例では、第１のｎ型半導体層１６ａは、その不純物濃度が約１×１０１８ｃｍ−３であり、その厚みが２０００ｎｍであるように、形成される。
【００１９】
第２のｎ型半導体層１８ａは、半導体メサ部Ｍにおけるキャップ層１８となるものである。第２のｎ型半導体層１８ａは、一例では、ｎ型ＩｎＧａＡｓ層であり、Ｓｉがドープされる。一例では、第２のｎ型半導体層１８ａは、その不純物濃度が約１×１０１９ｃｍ−３であり、その厚みが２００ｎｍであるように、形成される。
【００２０】
次いで、図２の（ｂ）に示すように、工程Ｓ１では、マスク２０が形成される。マスク２０は、第２のｎ型半導体層１８ａ上であって、半導体メサ部Ｍとなる部分の上に形成される。マスク２０は、例えば、ＳｉＯ２膜を第２のｎ型半導体層１８ａの表面上に約２μｍ堆積し、当該膜をフォトリソグラフィによってパターニングすることにより、形成される。
【００２１】
続いて、図２の（ｃ）に示すように、工程Ｓ１では、マスク２０によって覆われていない部分を、上側からエッチングすることによって、半導体メサ部Ｍが形成される。このエッチングには、例えば、ＲＩＥ（Reactive Ion Etching）を用いることができる。一例では、ＲＩＥは、ＣＨ４とＨ２の混合ガスを用いて行われ、ＣＨ４ガス及びＨ２ガスの流量は共に、２５ｓｃｃｍである。一例では、ＲＩＥエッチングのエッチングレートは１．８μｍ／ｈであり、深さ３．６〜３．７μｍのエッチングが行われる。以上のような半導体メサ部Ｍを形成する工程Ｓ１により、図２の（ｃ）に示す生産物２２が生成される。
【００２２】
本製造方法においては、次いで、表面エッチング工程Ｓ２が行われる。図３は、表面エッチング工程において生成される生産物を示す断面図である。この表面エッチング工程Ｓ２では、ＲＩＥのメタンガスに起因する半導体メサ部Ｍの残留カーボンを除去するために、ウェットエッチングが行われる。一例では、工程Ｓ２において、濃硫酸が用いられ、２分間のエッチングが行われる。
【００２３】
その後、表面エッチング工程Ｓ２では、半導体メサ部Ｍの結晶ダメージ層を除去するために、また、ｐ型ＩｎＰ基板１０の（１１１）面を露出させるために、更にウェットエッチングが行われる。一例では、エッチング液として、塩酸１５０ｃｃ、酢酸１５０ｃｃ、過酸化水素水６０ｃｃ、水１５０ｃｃを含む混合液が用いられ、３０秒のエッチングが行われる。
【００２４】
以上の表面エッチング工程Ｓ２によって、生産物２４が生成され、ｐ型ＩｎＰ基板１０の表面１０ｂが露出されて、（１１１）面が提供される。なお、一例では、表面エッチング工程Ｓ２によってｐ型ＩｎＰ基板１０がその厚さ方向にエッチングされる量は、約１００ｎｍである。
【００２５】
本製造方法においては、次いで、ｎ型半導体層を堆積する工程Ｓ３が行われる。図４は、ｎ型半導体層を堆積する工程によって生成される生産物を示す断面図である。この工程Ｓ３では、ｎ型ＩｎＰ基板１０の表面１０ｂ上、及び、半導体メサ部Ｍの側面に、ｎ型半導体層２６が堆積されて、生産物２８が生成される。一例では、工程Ｓ３において、ドーパントとしてＳｉを含むＩｎＰ層が、１．２〜１．３μｍの高さで堆積される。ＩｎＰ層における不純物濃度は、例えば、約１×１０１９ｃｍ−３である。
【００２６】
ｎ型半導体層２６は、例えば、有機金属気相成長（ＯＭＰＶＥ）法によって成長することができる。ＯＭＶＰＥ法による成長では、例えば、原料としてトリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）を用い、ドーパントの原料としてモノシラン（SiH4）を用いることができる。一例では、成長温度は６２０℃であり、成長速度は２μｍ／ｈであり、成長時間は３５〜４０分である。
【００２７】
ｎ型半導体層２６は、ｐ型ＩｎＰ基板１０の表面１０ｂ上に堆積する第１の部分２６ａと半導体メサ部Ｍの側面に堆積する第２の部分２６ｂを含む。この第１の部分２６ａは、ブロック層となる部分である。第１の部分２６ａの厚み、即ち、ｐ型ＩｎＰ基板１０の表面１０ｂと第１の部分２６ａの表面２６ｃとの間の距離は、活性層１４の底面１４ｂとｐ型ＩｎＰ基板１０の表面１０ｂとの間の距離より小さいことが好ましい。例えば、これら二つの距離の差は、０．２〜０．３μｍ以下であることが好ましい。これは、後続の選択エッチング後に、ｎ型半導体層２６とｎ型クラッド層１６との接触を無くすことにより、電流リークパスを無くすためである。なお、後に埋めこむ半絶縁性の埋込層とｐ型バッファ層１２との接触は、接触面積が小さければ問題にはならない。これは、ｎ型半導体の抵抗よりｐ型半導体の抵抗が小さいからである。
【００２８】
より好ましくは、これら二つの距離は等しく、活性層１４の底面１４ｂと第１の部分２６ａの表面２６ｃとは面一である。ここで、第１の部分２６ａの厚みは、以下のように制御することができる。即ち、ｐ型ＩｎＰ基板１０の表面１０ｂとキャップ層１８の表面（上面）との間の測定距離と、活性層１４の底面１４ｂからキャップ層１８の表面（上面）までの設計距離との差を求める。この差に応じて、ＯＭＰＶＥ法による成長条件、即ち成長時間を調整することによって、第１の部分２６ａの厚みを制御することができる。
【００２９】
本製造方法では、次いで、選択エッチング工程Ｓ４が行われる。図５は、選択エッチング工程によって生成される生産物を示す断面図である。この工程Ｓ４では、図５に示すように、半導体メサ部Ｍの側面に堆積したｎ型半導体層２６の第２の部分２６ｂ（図４参照）が選択的にエッチングされることにより、生産物３０が生成される。
【００３０】
一例では、工程Ｓ４において、塩酸６０ｃｃ、酢酸３００ｃｃ、水６０ｃｃを含むエッチング液を用いて、４５秒のウェットエッチングが行われる。このエッチング液は、ｎ型半導体層２６であるＳｉドープＩｎＰ層の（０１１）面及び（１１１）面をエッチングするが、（１００）面はエッチングしない。したがって、当該エッチング液により、半導体メサ部Ｍの側面に堆積した第２の部分２６ｂを選択的に除去することができる。
【００３１】
次いで、本製造方法では、埋込層形成工程Ｓ５が行われる。図６は、埋込層形成工程によって生成される生産物を示す断面図である。図６に示すように、工程Ｓ５では、ｎ型半導体層２６上、及び半導体メサ部Ｍの両側部に、半絶縁性の埋込層３２が形成され、生産物３４が生成される。
【００３２】
一例では、埋込層３２は、ＦｅがドープされたＩｎＰ層であり、不純物濃度は、約１．５×１０１８ｃｍ−３である。埋込層３２は、例えば、ＯＭＶＰＥ法によって成長される。このＯＭＶＰＥ法では、例えば、原料としてトリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）を用い、ドーパントの原料としてフェロセン（Ｃ１０Ｈ１０Ｆｅ）を用いることができる。一例では、このＯＭＶＰＥ法による成長の成長温度は６２０℃であり、成長速度は２μｍ／ｈである。また、半導体メサ部Ｍの側部を覆うために、埋込層３２の厚みは２．５μｍであり、成長時間は１時間１５分〜１時間２０分程度である。
【００３３】
次いで、本製造方法では、マスク除去工程Ｓ６が行われる。図７は、マスク除去工程によって生成される生産物を示す断面図である。図７に示すように、工程Ｓ６では、マスク２０が除去され、生産物３６が生成される。マスク２０は、一例では、ふっ酸を用いて除去される。
【００３４】
次いで、本製造方法では、保護膜形成工程Ｓ７が行われる。図８は、保護膜形成工程によって生成される生産物を示す断面図である。図８の（ａ）に示すように、工程Ｓ７では、まず、表面保護膜３８が、キャップ層１８の上部及び埋込層３２の上部に形成される。この表面保護膜３８は、一例では、ＳｉＯ２膜である。
【００３５】
また、工程Ｓ７では、図８の（ｂ）に示すように、半導体メサ部Ｍの上部にある保護膜３８が除去され、開口３８ａが形成され、キャップ層１８の上面が露出されて、生産物４０が生成される。
【００３６】
次いで、本製造方法では、電極形成工程Ｓ８が行われる。図９は、電極形成工程によって生成される生産物（半導体発光素子）を示す断面図である。図９に示すように、工程Ｓ８では、上面電極４２及び下面電極４４が形成される。上面電極４２は、ｎ型電極であり、一例ではＡｕＧｅを含む電極である。上面電極４２は、開口３８ａ（図８を参照）内に形成される。下面電極４４は、ｐ型電極であり、一例では、ＡｕＺｎを含む電極である。下面電極４４は、ｐ型ＩｎＰ基板１０の裏面に形成される。このように、上面電極４２及び下面電極４４が形成されることによって、半導体発光素子４６が生成される。
【００３７】
以上説明した製造方法によれば、ｐ型ＩｎＰ基板１０のドーパントと埋込層３２のドーパントとの相互拡散を防止することができ、リーク電流が低減された半導体発光素子を提供することができる。
【００３８】
また、ＯＭＶＰＥ法といった成長法によるｎ型半導体層の堆積と選択的エッチングを用いてｎ型ブロック層２６（２６ａ）を形成するので、好適な形状のブロック層を形成することができる。即ち、厚みを好適に制御したブロック層を形成することができる。更に、ｎ型ブロック層２６とｎ型クラッド層１６との接触を防止することが可能であり、電流リークを防止することができる。したがって、電流リークパスの形成を防止することによって、活性層への電流注入効率を向上させることができる
【００３９】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、上述した各層の材料及び寸法、並びに、各工程の条件等は単なる一例であり、当業者であれば、適宜変更することが可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態に係る半導体発光素子の製造方法のフローチャートである。
【図２】半導体メサ部を形成する工程において生成される生産物を示す断面図である。
【図３】表面エッチング工程において生成される生産物を示す断面図である。
【図４】ｎ型半導体層を堆積する工程によって生成される生産物を示す断面図である。
【図５】選択エッチング工程によって生成される生産物を示す断面図である。
【図６】埋込層形成工程によって生成される生産物を示す断面図である。
【図７】マスク除去工程によって生成される生産物を示す断面図である。
【図８】保護膜形成工程によって生成される生産物を示す断面図である。
【図９】電極形成工程によって生成される生産物（半導体発光素子）を示す断面図である。
【符号の説明】
【００４１】
１０…ｐ型ＩｎＰ基板、１０ａ，１０ｂ…ｐ型ＩｎＰ基板の表面、１２…ｐ型バッファ層、１４…活性層、１６…ｎ型クラッド層、１８…キャップ層、Ｍ…半導体メサ部、１８…キャップ層、２０…マスク、２６…ｎ型半導体層（ブロック層）、３２…半絶縁性の埋込層、３８…表面保護膜、４２…上面電極、４４…下面電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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