(57)【特許請求の範囲】
【請求項１】
所定の電流を発生する電流源と、
半導体素子を含み、上記電流源からの電流に基づいて、上記半導体素子のバンドギャップ電圧に基づいて発生された負の温度特性を有する第１の電圧を電圧出力端子から出力する電圧発生回路と、
上記電流源からの電流に基づいて上記負の温度特性を実質的に相殺する正の温度特性を有する第２の電圧を発生し、上記第１の電圧に上記第２の電圧を加算して第１の加算電圧を出力する温度特性制御回路とを備えた基準電圧源回路であって、
上記基準電圧源回路はＣＭＯＳプロセスにより形成され、
上記半導体素子は、バイポーラトランジスタであり、
上記バイポーラトランジスタのエミッタは上記電圧出力端子に接続され、上記バイポーラトランジスタのベース及びコレクタは接地され、
上記電圧発生回路は、上記電流源によって発生された電流に対応する電流を発生する第１のカレントミラー回路を備え、上記第１のカレントミラー回路からの電流を上記バイポーラトランジスタに流すことによって誘起される上記バイポーラトランジスタのベースエミッタ間電圧を上記第１の電圧として出力することを特徴とする基準電圧源回路。
【請求項２】
所定の電流を発生する電流源と、
半導体素子を含み、上記電流源からの電流に基づいて、上記半導体素子のバンドギャップ電圧に基づいて発生された負の温度特性を有する第１の電圧を電圧出力端子から出力する電圧発生回路と、
上記電流源からの電流に基づいて上記負の温度特性を実質的に相殺する正の温度特性を有する第２の電圧を発生し、上記第１の電圧に上記第２の電圧を加算して第１の加算電圧を出力する温度特性制御回路とを備えた基準電圧源回路であって、
上記基準電圧源回路はＣＭＯＳプロセスにより形成され、
上記半導体素子は、ダイオードであり、
上記ダイオードのアノードは上記電圧出力端子に接続され、上記ダイオードのカソードは接地され、
上記電圧発生回路は、上記電流源によって発生された電流に対応する電流を発生する第１のカレントミラー回路を備え、上記第１のカレントミラー回路からの電流を上記ダイオードに流すことによって誘起される上記ダイオードの順方向電圧を上記第１の電圧として出力することを特徴とする基準電圧源回路。
【請求項３】
上記温度特性制御回路は、
上記電流源によって発生された電流に対応する第１の電流を発生する第２のカレントミラー回路と、
上記第１の電圧が入力される入力端子を有する第１のＭＯＳトランジスタと、上記第１の加算電圧が出力される出力端子を有する第２のＭＯＳトランジスタとを含み、上記第１のＭＯＳトランジスタ及び上記第２のＭＯＳトランジスタに実質的に等しい上記第１の電流を流すことによって、上記第２の電圧を発生し、上記第１の電圧に上記第２の電圧を加算して上記第１の加算電圧を上記第２のＭＯＳトランジスタの出力端子から出力する少なくとも１つの第１の差動対とを備えることを特徴とする請求項１又は２記載の基準電圧源回路。
【請求項４】
上記電流源は、微小電流を発生することを特徴とする請求項１乃至３のうちのいずれか１つに記載の基準電圧源回路。
【請求項５】
上記電圧発生回路と上記温度特性制御回路との間に挿入され、
上記電圧発生回路からの第１の電圧に基づいて上記第１の電圧よりも低い第３の電圧を発生して、上記第３の電圧を上記温度特性制御回路に出力する分圧回路をさらに備えたことを特徴とする請求項１乃至４のうちのいずれか１つに記載の基準電圧源回路。
【請求項６】
上記温度特性制御回路の後段にそれぞれ並列に接続され、上記電流源からの電流に基づいてそれぞれ互いに異なる温度特性を有する第４の電圧をそれぞれ発生し、上記第４の電圧を上記温度特性制御回路から出力される上記第１の加算電圧に加算して第２の加算電圧をそれぞれ出力する複数の差動対回路をさらに備えたことを特徴とする請求項１乃至５のうちのいずれか１つに記載の基準電圧源回路。
【請求項７】
上記各差動対回路は、
上記電流源によって発生された電流に対応する第２の電流を発生する第３のカレントミラー回路と、
上記第１の加算電圧が入力される入力端子を有する第３のＭＯＳトランジスタと、上記第２の加算電圧が出力される出力端子を有する第４のＭＯＳトランジスタとを含み、上記第３のＭＯＳトランジスタ及び上記第４のＭＯＳトランジスタに実質的に等しい上記第２の電流を流すことによって、上記第４の電圧を発生し、上記第１の加算電圧に上記第４の電圧を加算して上記第２の加算電圧を上記第４のＭＯＳトランジスタの出力端子から出力する第２の差動対とを備えることを特徴とする請求項６記載の基準電圧源回路。
【請求項８】
上記各差動対回路から出力される複数の第２の加算電圧のうちの１つの第２の加算電圧を選択して出力するように制御されるスイッチ手段をさらに備えたことを特徴とする請求項６又は７記載の基準電圧源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップ電圧及びバンドギャップ電圧以下の電圧（以下、サブバンドギャップ電圧という。）を発生する基準電圧源回路に関する。
【背景技術】
【０００２】
ライフログ／ライフアシスト（Ｌｉｆｅ−ｌｏｇ／Ｌｉｆｅ−ａｓｓｉｓｔ）医療デバイス及びスマートインテリジェントセンサなどの少ない電力消費で動作しなければならないＬＳＩは、次世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＬＳＩアプリケーションとして大いに注目されている（非特許文献１参照。）。これらのＬＳＩは長期的な動作のために超低消費電力で動作しなければならず、例えばナノアンペアレベルの電流で動作する必要がある。
【０００３】
しかしながら、このような超低消費電力で動作するＬＳＩのための設計方法論は、いまだ発展途上であり、ロバストな回路設計技術の開発が必要とされている。ＬＳＩに供給する電圧を発生する基準電圧源回路は、ＬＳＩにおいて様々な信号処理を実行するときの最も基本的な構成要素の１つである。ダイオードデバイスの順方向電圧ＶＤ、及びバイポーラデバイスのベースエミッタ間電圧ＶＢＥは、シリコンのバンドギャップ電圧（以下、単にバンドギャップ電圧という。）に依存した電圧であることが知られている。バンドギャップ電圧は、絶対零度におけるＰＮ接合部の順方向電圧降下（典型的には１．１Ｖ乃至１．２Ｖである。）であり、物理定数に基づく電圧であるためバラツキが小さく、シリコン半導体集積回路における基準電圧として有用であることから、バンドギャップ電圧を発生する基準電圧源回路（以下、ＢＧＲ回路という。）について多くの研究が行われてきた。しかしながら、上述した電圧ＶＤ及び電圧ＶＢＥは、温度が低下するとともに低下するので、負の温度特性を有する。したがって、この負の温度特性を相殺するための回路構成が検討されてきた。
【０００４】
図３５は、従来技術に係る基準電圧源回路１００を示す回路図である。図３５の基準電圧源回路１００において、ＰＮＰバイポーラトランジスタＱ１０１は、基準サイズのバイポーラトランジスタであり、ＰＮＰバイポーラトランジスタＱ１０２は、ＰＮＰバイポーラトランジスタＱ１０１を複数個並列に接続したバイポーラトランジスタと同様のサイズを有するバイポーラトランジスタである。ＰＮＰバイポーラトランジスタＱ１０１のサイズとＰＮＰバイポーラトランジスタＱ１０２のサイズとが異なるので、ＰＮＰバイポーラトランジスタＱ１０１のベースエミッタ間電圧ＶＢＥ１とＰＮＰバイポーラトランジスタＱ１０２のベースエミッタ間電圧ＶＢＥ２との間には差電圧ＶＤＩＦＦが発生する。この差電圧ＶＤＩＦＦは、温度が上昇するとともに大きくなる正の温度特性を有する電圧である。
【０００５】
図３５の基準電圧源回路１００は、差電圧ＶＤＩＦＦを抵抗Ｒ１０１によって電流に変換し、得られた電流を抵抗Ｒ１０２によって電圧に変換して、正の温度特性を有する電圧ＶＰを発生し、電圧ＶＰをＰＮＰバイポーラトランジスタＱ１０３のベースエミッタ間に発生する負の温度特性を有する電圧ＶＢＥ３と加算する。したがって、ＰＮＰバイポーラトランジスタＱ１０１，Ｑ１０２，Ｑ１０３のサイズ、及び抵抗Ｒ１０１，Ｒ１０２の抵抗値などを適切な値に調整することによって、電圧ＶＰ及び電圧ＶＢＥ３の温度特性を相殺することができ、図３５の基準電圧源回路１００は、バンドギャップ電圧を発生する。
【０００６】
また、サブバンドギャップ電圧を発生する基準電圧源回路（以下、サブＢＧＲ回路という。）も検討されている。図３６は、従来技術に係る基準電圧源回路２００を示す回路図である（非特許文献２参照。）。図３６の基準電圧源回路２００では、抵抗Ｒ２０２，Ｒ２０３，Ｒ２０４の比を調整することにより、サブバンドギャップ電圧が発生される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０８−０８７３３９号公報。
【非特許文献】
【０００８】
【非特許文献１】A. P. Chandrakasan et al., "Next generation micro-power systems", in Proceedings of IEEE Symposium on VLSI Circuits, pp. 2-5, June 2008.
【非特許文献２】H. Banba et al., "A CMOS bandgap reference circuit with sub-1-V operation", IEEE Journal of Solid-State Circuits, vol. 34, pp. 670-674, May 1999.
【非特許文献３】K. Ueno et al., "A 300nW, 15ppm/℃, 20ppm/V CMOS Voltage Reference Circuit Consisting of Subthreshold MOSFETs", IEEE Journal of Solid-State Circuits, vol. 44, pp. 2047-2054, July 2007.
【非特許文献４】G. De Vita et al., "A sub-1-V, 10ppm/℃, nanopower voltage reference generator", IEEE Journal of Solid-State Circuits, vol. 42, pp. 1536-1542, July 2007.
【非特許文献５】K. N. Leung et al., "A CMOS voltage reference based on weighted ΔVGS for CMOS low-dropout linear regulators", IEEE Journal of Solid-State Circuits, vol. 38, no. 1, pp. 146-150, January 2003.
【非特許文献６】G. Giustolisi et al., "A low-voltage low-power voltage reference based on subthreshold MOSFETs", IEEE Journal of Solid-State Circuits, vol. 38, no. 1, pp. 151-154, January 2003.
【非特許文献７】A. E. Buck et al., "A CMOS bandgap reference without resistors", IEEE Journal of Solid-State Circuits, vol. 37, no. 1, pp. 81-83, January 2002.
【非特許文献８】Y. Taur et al., "Fundamentals of Modern VLSI Devices", Cambridge University Press, 2002, pp. 126-128.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した従来技術に係る基準電圧源回路１００，２００は、抵抗を必要としていた。従来技術に係る基準電圧源回路１００，２００をナノアンペアレベルの電流で動作させる場合を考慮すると、適切な電圧降下を発生させるために大きな抵抗が必要となり、チップ面積が増大する問題がある。例えば、１０ｎＡの電流で０．１Ｖの電圧降下が必要とされる場合、１０ＭΩの抵抗が必要となる。したがって、基準電圧源回路をナノアンペアレベルの電流で動作させる場合、抵抗を使用することは実用的ではない。
【００１０】
また、最近の研究では、ナノワットレベルの消費電力で動作する基準電圧源回路が提案されている（非特許文献３乃至６参照。）。しかしながら、これらの基準電圧源回路によって発生される電圧は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（以下、ＭＯＳトランジスタという。）のしきい値電圧に基づいているので、発生される電圧はプロセスバラツキによって変動し、実際のＬＳＩには使用できない。
【００１１】
さらに、非特許文献７では、抵抗を使用しないＢＧＲ回路が提案されている。しかしながら、非特許文献７のＢＧＲ回路は、比較的高い電力を消費するので、そのままではナノアンペアレベルの電流で使用することができない。また、特許文献１においても、抵抗を使用しないＢＧＲ回路が提案されているが、このＢＧＲ回路では、ＰＮＰバイポーラトランジスタのベースエミッタ間電圧を電流に変換してバンドギャップ電圧を発生させるので、回路に複数のバイポーラトランジスタが必要となり、回路構成が複雑になるという問題がある。
【００１２】
本発明の目的は以上の問題点を解決し、抵抗を使用せずナノアンペアレベルの電流で動作可能なＢＧＲ回路及びサブＢＧＲ回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る基準電圧源回路は、所定の電流を発生する電流源と、
半導体素子を含み、上記電流源からの電流に基づいて、上記半導体素子のバンドギャップ電圧に基づいて発生された負の温度特性を有する第１の電圧を出力する電圧発生回路と、
上記電流源からの電流に基づいて上記負の温度特性を実質的に相殺する正の温度特性を有する第２の電圧を発生し、上記第１の電圧に上記第２の電圧を加算して第１の加算電圧を出力する温度特性制御回路とを備えたことを特徴とする。
【００１４】
また、上記基準電圧源回路において、上記半導体素子は、バイポーラトランジスタであり、
上記電圧発生回路は、上記電流源によって発生された電流に対応する電流を発生する第１のカレントミラー回路を備え、上記第１のカレントミラー回路からの電流を上記バイポーラトランジスタに流すことによって誘起される上記バイポーラトランジスタのベースエミッタ間電圧を上記第１の電圧として出力することを特徴とする。
【００１５】
さらに、上記基準電圧源回路において、上記半導体素子は、ダイオードであり、
上記電圧発生回路は、上記電流源によって発生された電流に対応する電流を発生する第１のカレントミラー回路を備え、上記第１のカレントミラー回路からの電流を上記ダイオードに流すことによって誘起される上記ダイオードの順方向電圧を上記第１の電圧として出力することを特徴とする。
【００１６】
またさらに、上記基準電圧源回路において、上記温度特性制御回路は、
上記電流源によって発生された電流に対応する第１の電流を発生する第２のカレントミラー回路と、
上記第１の電圧が入力される入力端子を有する第１のＭＯＳトランジスタと、上記第１の加算電圧が出力される出力端子を有する第２のＭＯＳトランジスタとを含み、上記第１のＭＯＳトランジスタ及び上記第２のＭＯＳトランジスタに実質的に等しい上記第１の電流を流すことによって、上記第２の電圧を発生し、上記第１の電圧に上記第２の電圧を加算して上記第１の加算電圧を上記出力端子から出力する少なくとも１つの第１の差動対とを備えることを特徴とする。
【００１７】
また、上記基準電圧源回路において、上記電流源は、微小電流を発生することを特徴とする。
【００１８】
さらに、上記基準電圧源回路は、上記電圧発生回路と上記温度特性制御回路との間に挿入され、
上記電圧発生回路からの第１の電圧に基づいて上記第１の電圧よりも低い第３の電圧を発生して、上記第３の電圧を上記温度特性制御回路に出力する分圧回路をさらに備えたことを特徴とする。
【００１９】
またさらに、上記基準電圧源回路は、上記温度特性制御回路の後段にそれぞれ並列に接続され、上記電流源からの電流に基づいてそれぞれ互いに異なる温度特性を有する第４の電圧をそれぞれ発生し、上記第４の電圧を上記温度特性制御回路から出力される上記第１の加算電圧に加算して第２の加算電圧をそれぞれ出力する複数の差動対回路をさらに備えたことを特徴とする。
【００２０】
また、上記基準電圧源回路において、上記各差動対回路は、
上記電流源によって発生された電流に対応する第２の電流を発生する第３のカレントミラー回路と、
上記第１の加算電圧が入力される入力端子を有する第３のＭＯＳトランジスタと、上記第２の加算電圧が出力される出力端子を有する第４のＭＯＳトランジスタとを含み、上記第３のＭＯＳトランジスタ及び上記第４のＭＯＳトランジスタに実質的に等しい上記第２の電流を流すことによって、上記第４の電圧を発生し、上記第１の加算電圧に上記第４の電圧を加算して上記第２の加算電圧を上記出力端子から出力する第２の差動対とを備えることを特徴とする。
【００２１】
さらに、上記基準電圧源回路は、上記各差動対回路から出力される複数の第２の加算電圧のうちの１つの第２の加算電圧を選択して出力するように制御されるスイッチ手段をさらに備えたことを特徴とする。
【発明の効果】
【００２２】
本発明に係る基準電圧源回路によれば、電流源が所定の電流を発生し、電圧発生回路が電流源からの電流に基づいて半導体素子のバンドギャップ電圧に基づいた負の温度特性を有する第１の電圧を発生し、温度特性制御回路が電流源からの電流に基づいて上記負の温度特性を実質的に相殺する正の温度特性を有する第２の電圧を発生し、第１の電圧に第２の電圧を加算して第１の加算電圧を出力するので、基準電圧源回路は、抵抗を用いずに構成されかつバンドギャップ電圧を発生することができる。
【００２３】
また、本発明に係る基準電圧源回路によれば、電流源、電圧発生回路、及び温度特性制御回路が抵抗を用いずに構成され、かつ電流源が微小電流を生成して、電圧発生回路及び温度特性制御回路が上記微小電流に対応する電流に基づいて動作するので、基準電圧源回路は、ナノアンペアレベルの電流で動作可能である。
【００２４】
さらに、本発明に係る基準電圧源回路によれば、電圧発生回路からの第１の電圧に基づいて、第１の電圧よりも低い第３の電圧を発生して、第３の電圧を温度特性制御回路に出力する分圧回路をさらに備えたので、基準電圧源回路は、半導体素子のバンドギャップ電圧以下のサブバンドギャップ電圧を発生することができる。
【００２５】
またさらに、本発明に係る基準電圧源回路によれば、温度特性制御回路の後段にそれぞれ並列に接続され、上記電流源からの電流に基づいてそれぞれ互いに異なる温度特性を有する第４の電圧をそれぞれ発生し、第４の電圧を第１の加算電圧に加算して第２の加算電圧をそれぞれ出力する複数の差動対回路をさらに備えたので、様々な温度特性を有する複数の電圧を出力することができる。
【００２６】
さらに、本発明に係る基準電圧源回路によれば、上記各差動対回路から出力される複数の第２の加算電圧のうちの１つの第２の加算電圧を選択して出力するように制御されるスイッチ手段をさらに備えたので、様々な温度特性を有する電圧を切り換えて出力することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る基準電圧源回路１を示すブロック図である。
【図２】図１の基準電圧源回路１を示す回路図である。
【図３】図２の差動対ＤＰ１１を示す回路図である。
【図４】本発明の第２の実施形態に係る基準電圧源回路１Ａを示すブロック図である。
【図５】図４の温度特性制御回路３０Ａを示す回路図である。
【図６】本発明の第３の実施形態に係る基準電圧源回路１Ｂを示すブロック図である。
【図７】図６の温度特性制御回路３０Ｂ及び温度特性微調整回路４０を示すブロック図である。
【図８】図７の差動対回路４１を示す回路図である。
【図９】本発明の第４の実施形態に係る基準電圧源回路１Ｃを示すブロック図である。
【図１０】図９の温度特性微調整回路４０Ａを示すブロック図である。
【図１１】図１０の温度特性微調整回路４０Ａの変形例である温度特性微調整回路４０Ｂを示すブロック図である。
【図１２】本発明の第５の実施形態に係る基準電圧源回路１Ｄを示すブロック図である。
【図１３】図１２の基準電圧源回路１Ｄを示す回路図である。
【図１４】本発明の第６の実施形態に係る基準電圧源回路１Ｅを示すブロック図である。
【図１５】図１４の温度特性制御回路３０Ｄを示す回路図である。
【図１６】本発明の第７の実施形態に係る基準電圧源回路１Ｆを示すブロック図である。
【図１７】図１６の温度特性制御回路３０Ｅ及び温度特性微調整回路４０を示すブロック図である。
【図１８】本発明の第８の実施形態に係る基準電圧源回路１Ｇを示すブロック図である。
【図１９】図１３の分圧回路５０の変形例である分圧回路５０Ａを示す回路図である。
【図２０】本発明の第９の実施形態に係る基準電圧源回路１Ｈを示すブロック図である。
【図２１】図２０の基準電圧源回路１Ｈを示す回路図である。
【図２２】本発明の第１０の実施形態に係る基準電圧源回路１Ｉを示すブロック図である。
【図２３】図２２の基準電圧源回路１Ｉを示す回路図である。
【図２４】図２の電流源回路１０の変形例である電流源回路１０Ｂを示す回路図である。
【図２５】温度に対する図６の基準電圧源回路１Ｂの出力電圧ＶＲＥＦ１を示すグラフである。
【図２６】電源電圧に対する図６の基準電圧源回路１Ｂの出力電圧ＶＲＥＦ１を示すグラフである。
【図２７】温度に対する図４の基準電圧源回路１Ａの出力電圧ＶＲＥＦ１の測定結果及びシミュレーション結果を示すグラフである。
【図２８】図４の基準電圧源回路１Ａの出力電圧ＶＲＥＦ１の分布を示すグラフである。
【図２９】電源電圧に対する図４の基準電圧源回路１Ａの出力電圧ＶＲＥＦ１を示すグラフである。
【図３０】温度に対する図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２を示すグラフである。
【図３１】温度に対する図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２を示すグラフであって、図３０のグラフを拡大したグラフである。
【図３２】温度に対する図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２の測定結果及びシミュレーション結果を示すグラフである。
【図３３】図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２の分布を示すグラフである。
【図３４】電源電圧に対する図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２を示すグラフである。
【図３５】従来技術に係る基準電圧源回路１００を示す回路図である。
【図３６】従来技術に係る基準電圧源回路２００を示す回路図である。
【発明を実施するための形態】
【００２８】
第１の実施形態．
図１は、本発明の第１の実施形態に係る基準電圧源回路１を示すブロック図である。図１の基準電圧源回路は、微小電流を発生する電流源回路１０と、電圧発生回路２０と、正の温度係数を有する電圧を発生する温度特性制御回路３０とを備えて構成される。基準電圧源回路１は、超低電力動作を達成するために微小電流を発生する電流源回路１０を備えている。
【００２９】
第１の実施形態に係る基準電圧源回路１は、所定の微小電流を発生する電流源回路１０と、ＰＮＰバイポーラトランジスタＱ１を含み、電流源回路１０からの電流に基づいて、半導体素子のバンドギャップ電圧に基づいた負の温度特性を有するＰＮＰバイポーラトランジスタＱ１のベースエミッタ間電圧ＶＢＥを出力する電圧発生回路２０と、電流源回路１０からの電流に基づいてベースエミッタ間電圧ＶＢＥの負の温度特性を実質的に相殺する正の温度特性を有する電圧ＶＧＧを発生し、ベースエミッタ間電圧ＶＢＥに電圧ＶＧＧを加算して出力電圧ＶＲＥＦ１を出力する温度特性制御回路３０とを備えたことを特徴とする。
【００３０】
図２は、図１の基準電圧源回路１を示す回路図である。図２において、電流源回路１０は、非特許文献３で開示された基準電圧源回路においてバイアス電圧生成回路を１段の差動対で構成した回路と同様の回路である。非特許文献３で開示された基準電圧源回路は、電圧源としての利用が提案されているが、この電圧源に流れる電流は、プロセスバラツキ及び電源電圧の変動に対して安定であるという特徴を有する。図２の電流源回路１０は、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタという。）ＭＰ１１１〜ＭＰ１１４と、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタという。）ＭＮ１１１〜ＭＮ１１６とを備えて構成され、主たる電流生成トランジスタは、ｎＭＯＳトランジスタＭＮ１１６である。電流源回路１０は、１０ｎＡ程度の微小な電流を発生することができる。なお、電流源回路１０は電子移動度に依存した電流源回路であるが、電流源回路１０に代えて、電流源回路１０に対して相補構成を有するホール移動度に依存した電流源回路を備えて基準電圧源回路を構成してもよい。
【００３１】
図２の電圧発生回路２０は、ｐＭＯＳトランジスタＭＰ１と、ＰＮＰバイポーラトランジスタＱ１とを備えて構成され、ｐＭＯＳトランジスタＭＰ１のソースは電源ＶＤＤに接続され、ｐＭＯＳトランジスタＭＰ１のゲートは、電流源回路１０のｐＭＯＳトランジスタＭＰ１１４のゲート及び温度特性制御回路３０のｐＭＯＳトランジスタＭＰ１１のゲートに接続され、ｐＭＯＳトランジスタＭＰ１のドレインは、ＰＮＰバイポーラトランジスタＱ１のエミッタに接続される。また、ＰＮＰバイポーラトランジスタＱ１のエミッタは、端子Ｔ１を介して温度特性制御回路３０のｎＭＯＳトランジスタＭＮ１１のゲートに接続され、ＰＮＰバイポーラトランジスタＱ１のベース及びコレクタは、接地される。
【００３２】
また、図２の温度特性制御回路３０は、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２と、ｎＭＯＳトランジスタＭＮ１０〜ＭＮ１２とを備えて構成される。ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２のソースはそれぞれ電源ＶＤＤに接続される。ｐＭＯＳトランジスタＭＰ１１のゲートは、ｐＭＯＳトランジスタＭＰ１のゲート及びｐＭＯＳトランジスタＭＰ１２のゲートに接続され、ｐＭＯＳトランジスタＭＰ１１のドレインは、ｎＭＯＳトランジスタＭＮ１１のドレイン及びｎＭＯＳトランジスタＭＮ１０のゲートに接続される。ｎＭＯＳトランジスタＭＮ１１のソースはｎＭＯＳトランジスタＭＮ１０のドレイン及びｎＭＯＳトランジスタＭＮ１２のソースに接続される。ｎＭＯＳトランジスタＭＮ１０のソースは接地される。ｐＭＯＳトランジスタＭＰ１２のゲートはｐＭＯＳトランジスタＭＰ１１のゲートに接続され、ｐＭＯＳトランジスタＭＰ１２のドレインは、端子Ｔ１１とｎＭＯＳトランジスタＭＮ１２のゲート及びドレインとに接続される。ｎＭＯＳトランジスタＭＮ１２のソースは、ｎＭＯＳトランジスタＭＮ１１のソースに接続される。
【００３３】
さらに、図２において、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２は、差動対ＤＰ１１を構成し、後述するように正の温度特性を有する電圧を発生する。また、図２において、ｐＭＯＳトランジスタＭＰ１１１〜ＭＰ１１４，ＭＰ１，ＭＰ１１，ＭＰ１２は、カレントミラー回路ＣＭ１１を構成し、ｐＭＯＳトランジスタＭＰ１１２に流れる電流に対応する電流が、ｐＭＯＳトランジスタＭＰ１１１，ＭＰ１１３，ＭＰ１１４，ＭＰ１，ＭＰ１１，ＭＰ１２に流れる。
【００３４】
次いで、図２の基準電圧源回路１の動作について説明する。電流源回路１０によって発生された電流は、カレントミラー回路ＣＭ１１を介して、電圧発生回路２０に供給される。電圧発生回路２０では、電流源回路１０によって発生された電流に対応する電流ＩＲＥＦがＰＮＰバイポーラトランジスタＱ１に流れて、ベースエミッタ間電圧ＶＢＥが誘起される。ベースエミッタ電圧ＶＢＥは、以下の式（１）のようにモデル化することができる。
【００３５】
【数１】
0005220826.tif 000002
【００３６】
ここで、電圧ＶＢＧＲはバンドギャップ電圧であり、係数γはベースエミッタ間電圧ＶＢＥの温度係数であり、Ｔは絶対温度である。ベースエミッタ間電圧ＶＢＥは、端子Ｔ１を介してｎＭＯＳトランジスタＭＮ１１のゲートに印加される。ＰＮＰバイポーラトランジスタＱ１のベースエミッタ間電圧ＶＢＥは、負の温度特性を有するので、温度特性制御回路３０は、この負の温度特性を相殺するために使用される。
【００３７】
温度特性制御回路３０は、上述したように差動対ＤＰ１１を備えて構成される。以下、差動対ＤＰ１１の動作について説明する。図３は、図２の差動対ＤＰ１１を示す回路図である。図３の電流源Ｉ１０１は、図２では、ｎＭＯＳトランジスタＭＮ１０によって構成されている。また、差動対ＤＰ１１において、端子Ｔ１を入力端子といい、端子Ｔ１１を出力端子という。また、ｎＭＯＳトランジスタＭＮ１１を入力端子側のｎＭＯＳトランジスタといい、ｎＭＯＳトランジスタＭＮ１２を出力端子側のｎＭＯＳトランジスタという。
【００３８】
一般に、ＭＯＳトランジスタのサブスレッショルド電流Ｉは、以下の式（２）で表すことができる。
【００３９】
【数２】
0005220826.tif 000003
【００４０】
ここで、Ｋ（＝Ｗ／Ｌ）はＭＯＳトランジスタのチャネル長Ｌとチャネル幅Ｗとのアスペクト比、Ｉ０（＝μＣＯＸ（η−１）ＶＴ２）はサブスレッショルド電流の前置係数、μはキャリア移動度、ＣＯＸ（＝εｏｘ／ｔｏｘ）は単位面積当たりの酸化膜容量、ｔｏｘは酸化膜厚、εｏｘは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、ＶＴ（＝ｋＢＴ／ｑ）は熱電圧、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ＶＧＳはゲートソース間電圧、ＶＴＨはしきい値電圧である（非特許文献８参照。）。
【００４１】
図３において、ｎＭＯＳトランジスタＭ１１及びｎＭＯＳトランジスタＭＮ１２に実質的に等しい電流Ｉ１を流すと、ｎＭＯＳトランジスタＭ１１のゲートとｎＭＯＳトランジスタＭＮ１２のゲートとの間の電圧ＶＧＧは、式（２）を用いて以下の式（３）で表される。
【００４２】
【数３】
0005220826.tif 000004
【００４３】
ここで、ＶＧＳ，ＭＮ１２はｎＭＯＳトランジスタＭＮ１２のゲートソース間電圧であり、ＶＧＳ，ＭＮ１１はｎＭＯＳトランジスタＭＮ１１のゲートソース間電圧であり、Ｋ１はｎＭＯＳトランジスタＭＮ１１のアスペクト比であり、Ｋ２はｎＭＯＳトランジスタＭＮ１２のアスペクト比である。したがって、ｎＭＯＳトランジスタＭ１１のアスペクト比Ｋ１とｎＭＯＳトランジスタＭ１２のアスペクト比Ｋ２との比率Ｋ１／Ｋ２を１より大きい値になるように調整すれば、差動対ＤＰ１１は、正の温度特性を有する電圧を発生する。
【００４４】
上述したように、ベースエミッタ間電圧ＶＢＥが、ｎＭＯＳトランジスタＭＮ１１のゲートに印加されるので、温度特性制御回路３０によって出力される出力電圧ＶＲＥＦ１は、式（１）及び式（３）から以下の式（４）で表される。
【００４５】
【数４】
0005220826.tif 000005
【００４６】
したがって、差動対ＤＰ１１内のｎＭＯＳトランジスタＭＮ１１，ＭＮ１２のアスペクト比Ｋ１，Ｋ２を適切な値に調整することによって、基準電圧源回路１はバンドギャップ電圧ＶＢＧＲを発生することができる。
【００４７】
以上説明したように、第１の実施形態によれば、電流源回路１０が微小電流を生成し、電圧発生回路２０が、当該微小電流に基づいて半導体素子のバンドギャップ電圧に基づいた負の温度特性を有するベースエミッタ間電圧ＶＢＥを発生し、温度特性制御回路３０が、差動対ＤＰ１１によって発生された正の温度特性を有する電圧ＶＧＧをベースエミッタ間電圧ＶＢＥに加算するので、基準電圧源回路１は、抵抗を用いずに構成され、ナノアンペアレベルの電流で動作可能であり、かつバンドギャップ電圧を発生することができる。
【００４８】
なお、第１の実施形態では、電圧発生回路２０はＰＮＰバイポーラトランジスタＱ１を備えて構成されたが、本発明はこれに限らず、ＰＮＰバイポーラトランジスタＱ１に代えて、ダイオードを備えて構成されてもよい。このとき、当該ダイオードのアノードはｐＭＯＳトランジスタＭＰ１のドレインに接続され、当該ダイオードのカソードは接地される。これによって、端子Ｔ１には、当該ダイオードの順方向電圧が印加される。
【００４９】
なお、第１の実施形態では、微小電流を発生する電流源回路１０を備えて基準電圧源回路１を構成したが、本発明はこれに限らず、微小電流に限らず任意の電流を発生する電流源回路を備えて基準電圧源回路を構成してもよい。
【００５０】
第２の実施形態．
上述したように、第１の実施形態に係る基準電圧源回路１では、温度特性制御回路３０において１段の差動対ＤＰ１１を用いて正の温度特性を有する電圧ＶＧＧを発生したが、式（３）に示すように、比率Ｋ１／Ｋ２は、対数項に含まれているので、得られる電圧ＶＧＧの温度係数が小さくなり、ベースエミッタ間電圧ＶＢＥの負の温度特性を相殺することが困難である。そこで、第２の実施形態に係る基準電圧源回路１Ａでは、温度特性制御回路３０Ａにおいて、複数の差動対を接続することによって、上記問題を解決する。
【００５１】
図４は、本発明の第２の実施形態に係る基準電圧源回路１Ａを示すブロック図である。図４の基準電圧源回路１Ａは、図１の基準電圧源回路１と比較して、温度特性制御回路３０に代えて、温度特性制御回路３０Ａを備えて構成されることを特徴とする。
【００５２】
図５は、図４の温度特性制御回路３０Ａを示す回路図である。温度特性制御回路３０Ａは、ｐＭＯＳトランジスタＭＰ３０１〜ＭＰ３０６と、ｎＭＯＳトランジスタＭＮ３００〜ＭＮ３１０とを備えて構成される。ｐＭＯＳトランジスタＭＰ３０１〜ＭＰ３０６のソースはそれぞれ電源ＶＤＤに接続される。
【００５３】
図５において、ｐＭＯＳトランジスタＭＰ３０１のゲートは、ｐＭＯＳトランジスタＭＰ１のゲートに接続され、ｐＭＯＳトランジスタＭＰ３０１のドレインは、ｎＭＯＳトランジスタＭＮ３０１のドレイン及びｎＭＯＳトランジスタＭＮ３００のゲートに接続される。ｎＭＯＳトランジスタＭＮ３０１のゲートは端子Ｔ１に接続される。ｎＭＯＳトランジスタＭＮ３０１のソースはｎＭＯＳトランジスタＭＮ３００のドレイン及びｎＭＯＳトランジスタＭＮ３０２のソースに接続される。ｎＭＯＳトランジスタＭＮ３００のソースは接地される。
【００５４】
ｐＭＯＳトランジスタＭＰ３０２のゲートは、ｐＭＯＳトランジスタＭＰ３０１のゲートに接続され、ｐＭＯＳトランジスタＭＰ３０２のドレインは、ｎＭＯＳトランジスタＭＮ３０３のドレイン並びにゲート及びｎＭＯＳトランジスタＭＮ３０２のゲートに接続される。ｎＭＯＳトランジスタＭＮ３０３のソースはｎＭＯＳトランジスタＭＮ３０２のドレイン及びｎＭＯＳトランジスタＭＮ３０４のソースに接続される。
【００５５】
ｐＭＯＳトランジスタＭＰ３０３のゲートは、ｐＭＯＳトランジスタＭＰ３０２のゲートに接続され、ｐＭＯＳトランジスタＭＰ３０３のドレインは、ｎＭＯＳトランジスタＭＮ３０５のドレイン並びにゲート及びｎＭＯＳトランジスタＭＮ３０４のゲートに接続される。ｎＭＯＳトランジスタＭＮ３０５のソースはｎＭＯＳトランジスタＭＮ３０４のドレイン及びｎＭＯＳトランジスタＭＮ３０６のソースに接続される。
【００５６】
ｐＭＯＳトランジスタＭＰ３０４のゲートは、ｐＭＯＳトランジスタＭＰ３０３のゲートに接続され、ｐＭＯＳトランジスタＭＰ３０４のドレインは、ｎＭＯＳトランジスタＭＮ３０７のドレイン並びにゲート及びｎＭＯＳトランジスタＭＮ３０６のゲートに接続される。ｎＭＯＳトランジスタＭＮ３０７のソースはｎＭＯＳトランジスタＭＮ３０６のドレイン及びｎＭＯＳトランジスタＭＮ３０８のソースに接続される。
【００５７】
ｐＭＯＳトランジスタＭＰ３０５のゲートは、ｐＭＯＳトランジスタＭＰ３０４のゲートに接続され、ｐＭＯＳトランジスタＭＰ３０５のドレインは、ｎＭＯＳトランジスタＭＮ３０９のドレイン並びにゲート及びｎＭＯＳトランジスタＭＮ３０８のゲートに接続される。ｎＭＯＳトランジスタＭＮ３０９のソースはｎＭＯＳトランジスタＭＮ３０８のドレイン及びｎＭＯＳトランジスタＭＮ３１０のソースに接続される。
【００５８】
ｐＭＯＳトランジスタＭＰ３０６のゲートは、ｐＭＯＳトランジスタＭＰ３０５のゲートに接続され、ｐＭＯＳトランジスタＭＰ３０６のドレインは、端子Ｔ１１とｎＭＯＳトランジスタＭＮ３１０のドレイン及びゲートに接続される。
【００５９】
さらに、図５において、ｎＭＯＳトランジスタＭＮ３０１，ＭＮ３０２が差動対ＤＰ１２を構成し、ｎＭＯＳトランジスタＭＮ３０３，ＭＮ３０４が差動対ＤＰ１３を構成し、ｎＭＯＳトランジスタＭＮ３０５，ＭＮ３０６が差動対ＤＰ１４を構成し、ｎＭＯＳトランジスタＭＮ３０７，ＭＮ３０８が差動対ＤＰ１５を構成し、ｎＭＯＳトランジスタＭＮ３０９，ＭＮ３１０が差動対ＤＰ１６を構成する。すなわち、図５の温度特性制御回路３０Ａは、縦続接続された５段の差動対ＤＰ１２〜ＤＰ１６を備えて構成される。また、それぞれの差動対ＤＰ１２〜ＤＰ１６は、正の温度特性を有する電圧を発生する。
【００６０】
ここで、複数ｉ段の差動対を接続することによって構成される温度特性制御回路によって発生される電圧ＶＧＧｉは、第ｉ番目の差動対によって得られる電圧をＶＧＧ，ｉとすると、以下の式（５）で表される。
【００６１】
【数５】
0005220826.tif 000006
【００６２】
ここで、Ｋ２ｉ−１は、第ｉ番目の差動対における入力端子側のｎＭＯＳトランジスタのアスペクト比、Ｋ２ｉは、第ｉ番目の差動対における出力端子側のｎＭＯＳトランジスタのアスペクト比である。
【００６３】
したがって、複数ｉ段の差動対を接続することによって構成される温度特性制御回路にベースエミッタ間電圧ＶＢＥを入力したときに出力される出力電圧ＶＲＥＦ１は、式（１）及び式（５）から、以下の式（６）で表される。
【００６４】
【数６】
0005220826.tif 000007
【００６５】
図５の温度特性制御回路３０Ａは、５段の差動対ＤＰ１２〜ＤＰ１６を備えて構成されるので、基準電圧源回路１Ａによって発生される出力電圧ＶＲＥＦ１は、以下の式（７）で表される。
【００６６】
【数７】
0005220826.tif 000008
【００６７】
ここで、Ｋ１〜Ｋ１０はそれぞれ、ｎＭＯＳトランジスタＭＮ３０１〜ＭＮ３１０のアスペクト比である。式（７）の第２項がゼロになるように差動対ＤＰ１２〜ＤＰ１６におけるｎＭＯＳトランジスタのアスペクト比を調整することによって、以下の式（８）が得られる。
【００６８】
【数８】
0005220826.tif 000009
【００６９】
式（８）は、基準電圧源回路１Ａがバンドギャップ電圧を発生することを表している。
【００７０】
以上説明したように、第２の実施形態によれば、第１の実施形態と同様の作用効果を有する。また、温度特性制御回路３０Ａが複数の差動対ＤＰ１２〜ＤＰ１６を備えて構成されるので、ベースエミッタ間電圧ＶＢＥの負の温度特性を相殺することが容易になる。
【００７１】
なお、第２の実施形態では、５段の差動対を備えて温度特性制御回路３０Ａを構成したが、本発明はこれに限らず、任意の段数の差動対を備えて温度特性制御回路３０Ａを構成してもよい。
【００７２】
第３の実施形態．
図６は、本発明の第３の実施形態に係る基準電圧源回路１Ｂを示すブロック図である。図６の基準電圧源回路１Ｂは、図４の基準電圧源回路１Ａと比較して、温度特性制御回路３０Ａに代えて温度特性制御回路３０Ｂを備えたこと、及び温度特性微調整回路４０をさらに備えたことを特徴とする。
【００７３】
図７は、図６の温度特性制御回路３０Ｂ及び温度特性微調整回路４０を示すブロック図である。図７の温度特性制御回路３０Ｂは、図５の温度特性制御回路３０Ａと比較して、ｐＭＯＳトランジスタＭＰ３０６のゲート、及び端子Ｔ１１が温度特性微調整回路４０に接続されていることを特徴とし、その他の構成及び動作は、温度特性制御回路３０Ａと同様である。すなわち、図７の温度特性制御回路３０Ｂによって発生された電圧が、温度特性微調整回路４０に入力される。
【００７４】
図７の温度特性微調整回路４０は、６つの差動対回路４１−１〜４１−６を備えて構成される。６つの差動対回路４１−１〜４１−６は同様の構成を有する。以下、差動対回路４１−１〜４１−６を差動対回路４１と総称し、差動対回路４１の構成及び動作について説明する。
【００７５】
図８は、図７の差動対回路４１を示す回路図である。差動対回路４１は、ｐＭＯＳトランジスタＭＰ４１，ＭＰ４２と、ｎＭＯＳトランジスタＭＮ４０〜ＭＮ４２とを備えて構成され、図２の温度特性制御回路３０と同様に構成されている。ｐＭＯＳトランジスタＭＰ４１，ＭＰ４２は、電流源回路１０のｐＭＯＳトランジスタＭＰ１１１〜ＭＰ１１４と、電圧発生回路２０のｐＭＯＳトランジスタＭＰ１と、温度特性制御回路３０ＢのｐＭＯＳトランジスタＭＰ３０１〜ＭＰ３０６とともにカレントミラー回路を構成し、ｐＭＯＳトランジスタＭＰ１１２に流れる電流に対応する電流が、ｐＭＯＳトランジスタＭＰ４１，ＭＰ４２に流れる。
【００７６】
また、図２の温度特性制御回路３０を参照して説明したように、差動対回路４１は、式（３）で示される電圧を発生するので、ｎＭＯＳトランジスタＭＮ４１のアスペクト比Ｋ１とｎＭＯＳトランジスタＭＮ４２のアスペクト比Ｋ２との比率Ｋ１／Ｋ２を調整することによって、差動対回路４１は様々な温度特性を有する電圧を発生することができる。したがって、差動対回路４１は、端子Ｔ１１から入力される電圧に所定の温度特性を有する電圧を加算して端子Ｔ４１から出力する。
【００７７】
ここで、図７の温度特性微調整回路４０における差動対回路４１−１〜４１−６がそれぞれ互いに異なる温度特性を有する電圧を発生するように構成することとする。これによって、温度特性微調整回路４０は、温度特性制御回路３０Ｂから入力される電圧に様々な温度特性を有する電圧を加算して、様々な温度特性を有する電圧を端子Ｔ４１−１〜Ｔ４１−６から出力する。
【００７８】
以上説明したように、第３の実施形態によれば、第２の実施形態と同様の作用効果を有する。また、基準電圧源回路１Ｂは温度特性微調整回路４０を備えて構成されるので、様々な温度特性を有する複数の電圧を出力することができる。
【００７９】
なお、第３の実施形態では、６つの差動対回路４１−１〜４１−６を備えて温度特性微調整回路４０を構成したが、本発明はこれに限らず、任意の数の差動対回路を備えて温度特性微調整回路４０を構成してもよい。
【００８０】
第４の実施形態．
図９は、本発明の第４の実施形態に係る基準電圧源回路１Ｃを示すブロック図である。図９の基準電圧源回路１Ｃは、図６の基準電圧源回路１Ｂと比較して、温度特性微調整回路４０に代えて、温度特性微調整回路４０Ａを備えて構成されることを特徴とする。
【００８１】
図１０は、図９の温度特性微調整回路４０Ａを示すブロック図である。温度特性微調整回路４０Ａは、図７の温度特性微調整回路４０と比較して、トランスミッションゲートＴＧ１〜ＴＧ６及びコントローラ４０１をさらに備えて構成されることを特徴とする。トランスミッションゲートＴＧ１〜ＴＧ６はそれぞれ、差動対回路４１−１〜４１−６の端子Ｔ４１−１〜Ｔ４１−６と、端子Ｔ４２との間に接続される。
【００８２】
図１０において、コントローラ４０１は、制御信号Ｓ１Ａ，Ｓ１ＢをトランスミッションゲートＴＧ１に出力して、トランスミッションゲートＴＧ１をオンオフ制御する。また、コントローラ４０１は、制御信号Ｓ２Ａ，Ｓ２ＢをトランスミッションゲートＴＧ２に出力して、トランスミッションゲートＴＧ２をオンオフ制御する。以下同様に、コントローラ４０１は、トランスミッションゲートＴＧ３〜ＴＧ６をオンオフ制御する。
【００８３】
以上のように構成された温度特性微調整回路４０Ａは、トランスミッションゲートＴＧ１〜ＴＧ６のうちのいずれか１つをオンとし、かつ他のトランスミッションゲートをオフとすることにより、様々な温度特性を有する電圧を端子Ｔ４２から出力することができる。
【００８４】
図１１は、図１０の温度特性微調整回路４０Ａの変形例である温度特性微調整回路４０Ｂを示すブロック図である。図１１の温度特性微調整回路４０Ｂは、図１０の温度特性微調整回路４０Ａと比較して、トランスミッションゲートＴＧ１〜ＴＧ６に代えてスイッチＳＷ１〜ＳＷ６を備えたことを特徴とする。スイッチＳＷ１〜ＳＷ６は、例えばリードリレーなどの機械的な可動接点を有するスイッチである。スイッチＳＷ１〜ＳＷ６はそれぞれ、コントローラ４０１からの制御信号Ｓ１〜Ｓ６に応答してオンオフ制御される。
【００８５】
以上のように構成された温度特性微調整回路４０Ｂは、スイッチＳＷ１〜ＳＷ６のうちのいずれか１つをオンとし、かつ他のスイッチをオフとすることにより、様々な温度特性を有する電圧を端子Ｔ４２から出力することができる。
【００８６】
以上説明したように、第４の実施形態によれば、第３の実施形態と同様の作用効果を有する。また、差動対回路４１−１〜４１−６から出力される電圧のうちの１つの電圧を選択して出力するように制御されるトランスミッションゲートＴＧ１〜ＴＧ６又はスイッチＳＷ１〜ＳＷ６を備えたので、様々な温度特性を有する電圧を切り換えて出力することができる。
【００８７】
第５の実施形態．
図１２は、本発明の第５の実施形態に係る基準電圧源回路１Ｄを示すブロック図である。図１２の基準電圧源回路１Ｄは、サブバンドギャップ電圧を発生する回路である。図１２の基準電圧源回路１Ｄは、図１の基準電圧源回路１と比較して、電流源回路１０に代えて電流源回路１０Ａを備えたことと、ソースフォロワ回路に基づいた分圧回路５０をさらに備えたことと、温度特性制御回路３０に代えて温度特性制御回路３０Ｃを備えたこととを特徴とする。
【００８８】
図１３は、図１２の基準電圧源回路１Ｄを示す回路図である。図１３の電流源回路１０Ａは、図２の電流源回路１０と比較して、ｎＭＯＳトランジスタＭＮ１１１のゲートが温度特性制御回路３０ＣのｎＭＯＳトランジスタＭＮ３２のゲートに接続されていることを特徴とする。これによって、ｎＭＯＳトランジスタＭＮ１１１とｎＭＯＳトランジスタＭＮ３２とは、カレントミラー回路を構成し、ｎＭＯＳトランジスタＭＮ１１１に流れる電流に対応する電流がｎＭＯＳトランジスタＭＮ３２に流れる。
【００８９】
図１３の分圧回路５０は、ｎＭＯＳトランジスタＭＮ５１，ＭＮ５２を備えて構成される。ｎＭＯＳトランジスタＭＮ５１のドレインは電源ＶＤＤに接続され、ｎＭＯＳトランジスタＭＮ５１のゲートは、端子Ｔ１を介してＰＮＰバイポーラトランジスタＱ１のエミッタに接続され、ｎＭＯＳトランジスタＭＮ５１のソースは、ｎＭＯＳトランジスタＭＮ５２のドレイン並びにゲートに接続され、かつ端子Ｔ２を介して温度特性制御回路３０ＣのｐＭＯＳトランジスタＭＰ３１のゲートに接続されている。以上のように構成された分圧回路５０は、電圧発生回路２０から入力されるベースエミッタ間電圧ＶＢＥを、ベースエミッタ間電圧ＶＢＥの１／２である電圧ＶＢＥ２に低下させて、温度特性制御回路３０Ｃに出力する。
【００９０】
図１３において、温度特性制御回路３０Ｃは、ｐＭＯＳトランジスタＭＰ３０〜ＭＰ３２と、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２とを備えて構成される。ｐＭＯＳトランジスタＭＰ３０のソースは、電源ＶＤＤに接続され、ｐＭＯＳトランジスタＭＰ３０のゲートは、ｐＭＯＳトランジスタＭＰ１のゲートに接続される。また、ｐＭＯＳトランジスタＭＰ３０のドレインは、ｐＭＯＳトランジスタＭＰ３１のソース及びｐＭＯＳトランジスタＭＰ３２のソースに接続される。ｐＭＯＳトランジスタＭＰ３１のドレインは、ｎＭＯＳトランジスタＭＮ３１のドレイン並びにゲートに接続され、ｎＭＯＳトランジスタＭＮ３１のソースは接地される。ｐＭＯＳトランジスタＭＰ３２のゲートは端子Ｔ１１及びｐＭＯＳトランジスタＭＰ３２のドレインに接続され、ｐＭＯＳトランジスタＭＰ３２のドレインはｎＭＯＳトランジスタＭＮ３２のドレインに接続される。ｎＭＯＳトランジスタＭＮ３２のソースは接地される。
【００９１】
また、図１３において、ｐＭＯＳトランジスタＭＰ３１とｐＭＯＳトランジスタＭＰ３２とは、差動対ＤＰ１７を構成し、後述するように正の温度特性を有する電圧を発生する。さらに、図１３において、ｐＭＯＳトランジスタＭＰ１１１〜ＭＰ１１４，ＭＰ１，ＭＰ３０は、カレントミラー回路ＣＭ１２を構成し、ｐＭＯＳトランジスタＭＰ１１２に流れる電流に対応する電流が、ｐＭＯＳトランジスタＭＰ１１１，ＭＰ１１３，ＭＰ１１４，ＭＰ１，ＭＰ３０に流れる。
【００９２】
ベースエミッタ間電圧ＶＢＥの１／２である電圧ＶＢＥ２は、ｎＭＯＳトランジスタを駆動させることができる電圧よりも低いので、図２の温度特性制御回路３０が備えるようなｎＭＯＳトランジスタを用いて構成された差動対を動作させることができない。したがって、図１３の温度特性制御回路３０Ｃは、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２で構成される差動対ＤＰ１７を備える。
【００９３】
図１３の温度特性制御回路３０Ｃの差動対ＤＰ１７によって発生される電圧ＶＧＧは、式（３）と同様に表すことができるので、差動対ＤＰ１７のｐＭＯＳトランジスタＭＰ３１，ＭＰ３２のアスペクト比を調整することによって、温度特性制御回路３０Ｃは正の温度特性を有する電圧ＶＧＧを発生することができる。
【００９４】
したがって、温度特性制御回路３０Ｃによって出力される出力電圧ＶＲＥＦ２は、以下の式（９）で表される。
【００９５】
【数９】
0005220826.tif 000010
【００９６】
ここで、Ｋ１はｐＭＯＳトランジスタＭＰ３１のアスペクト比であり、Ｋ２はｐＭＯＳトランジスタＭＰ３２のアスペクト比である。また、電圧ＶＢＥ２は、ベースエミッタ間電圧ＶＢＥの１／２の大きさを有するので、電圧ＶＢＥ２の温度係数もまた、ベースエミッタ間電圧ＶＢＥの温度係数γの１／２の大きさである。式（９）によれば、差動対Ｄ１７におけるｐＭＯＳトランジスタＭＰ３１，ＭＰ３２のアスペクト比を適切な値に調整することによって、基準電圧源回路１Ｄはバンドギャップ電圧ＶＢＧＲの１／２であるサブバンドギャップ電圧を出力することができる。
【００９７】
以上説明したように、第５の実施形態によれば、電流源回路１０Ａが微小電流を生成し、電圧発生回路２０が、当該微小電流に基づいて半導体素子のバンドギャップ電圧に基づいた負の温度特性を有するベースエミッタ間電圧ＶＢＥを発生し、分圧回路５０がベースエミッタ間電圧ＶＢＥよりも低い電圧ＶＢＥ２を発生し、温度特性制御回路３０Ｃが、差動対ＤＰ１７によって発生された正の温度特性を有する電圧ＶＧＧを電圧ＶＢＥ２に加算するので、基準電圧源回路１Ｄは、抵抗を用いずに構成され、ナノアンペアレベルの電流で動作可能であり、かつサブバンドギャップ電圧を発生することができる。
【００９８】
第６の実施形態．
上述したように、第５の実施形態に係る基準電圧源回路１Ｄでは、温度特性制御回路３０Ｃにおいて１段の差動対ＤＰ１７を用いて正の温度特性を有する電圧ＶＧＧを発生したが、式（３）に示すように、比率Ｋ１／Ｋ２は、対数項に含まれているので、得られる電圧ＶＧＧの温度係数が小さくなり、電圧ＶＢＥ２の負の温度特性を相殺することが困難である。そこで、第６の実施形態に係る基準電圧源回路１Ｅでは、温度特性制御回路３０Ｄにおいて、複数の差動対を接続することによって、上記問題を解決する。
【００９９】
図１４は、本発明の第６の実施形態に係る基準電圧源回路１Ｅを示すブロック図である。図１４の基準電圧源回路１Ｅは、図１２の基準電圧源回路１Ｄと比較して、温度特性制御回路３０Ｃに代えて、温度特性制御回路３０Ｄを備えて構成されることを特徴とする。
【０１００】
図１５は、図１４の温度特性制御回路３０Ｄを示す回路図である。温度特性制御回路３０Ｄは、ｐＭＯＳトランジスタＭＰ３２１〜ＭＰ３２３，ＭＰ３３１〜ＭＰ３３６と、ｎＭＯＳトランジスタＭＮ３３１〜ＭＮ３３６とを備えて構成される。ｐＭＯＳトランジスタＭＰ３２１〜ＭＰ３２３のソースはそれぞれ電源ＶＤＤに接続される。
【０１０１】
図１５において、ｐＭＯＳトランジスタＭＰ３２１のゲートは、ｐＭＯＳトランジスタＭＰ１のゲートに接続される。また、ｐＭＯＳトランジスタＭＰ３２１のドレインは、ｐＭＯＳトランジスタＭＰ３３１のソース及びｐＭＯＳトランジスタＭＰ３３２のソースに接続される。ｐＭＯＳトランジスタＭＰ３３１のゲートは、端子Ｔ２に接続される。ｐＭＯＳトランジスタＭＰ３３１のドレインは、ｎＭＯＳトランジスタＭＮ３３１のドレイン並びにゲートに接続され、ｎＭＯＳトランジスタＭＮ３３１のソースは接地される。ｐＭＯＳトランジスタＭＰ３３２のゲートはｐＭＯＳトランジスタＭＰ３３３のゲート及びｐＭＯＳトランジスタＭＰ３３２のドレインに接続され、ｐＭＯＳトランジスタＭＰ３３２のドレインはｎＭＯＳトランジスタＭＮ３３２のドレインに接続される。ｎＭＯＳトランジスタＭＮ３３２のソースは接地される。ｎＭＯＳトランジスタＭＮ３３２のゲートは、電流源回路１０ＡのｎＭＯＳトランジスタＭＮ１１１のゲートに接続される。
【０１０２】
ｐＭＯＳトランジスタＭＰ３２２のゲートは、ｐＭＯＳトランジスタＭＰ３２１のゲートに接続される。また、ｐＭＯＳトランジスタＭＰ３２２のドレインは、ｐＭＯＳトランジスタＭＰ３３３のソース及びｐＭＯＳトランジスタＭＰ３３４のソースに接続される。ｐＭＯＳトランジスタＭＰ３３３のゲートは、ｐＭＯＳトランジスタＭＰ３３２のゲートに接続される。ｐＭＯＳトランジスタＭＰ３３３のドレインは、ｎＭＯＳトランジスタＭＮ３３３のドレイン並びにゲートに接続され、ｎＭＯＳトランジスタＭＮ３３３のソースは接地される。ｐＭＯＳトランジスタＭＰ３３４のゲートはｐＭＯＳトランジスタＭＰ３３５のゲート及びｐＭＯＳトランジスタＭＰ３３４のドレインに接続され、ｐＭＯＳトランジスタＭＰ３３４のドレインはｎＭＯＳトランジスタＭＮ３３４のドレインに接続される。ｎＭＯＳトランジスタＭＮ３３４のソースは接地される。ｎＭＯＳトランジスタＭＮ３３４のゲートは、電流源回路１０ＡのｎＭＯＳトランジスタＭＮ１１１のゲートに接続される。
【０１０３】
ｐＭＯＳトランジスタＭＰ３２３のゲートは、ｐＭＯＳトランジスタＭＰ３２２のゲートに接続される。また、ｐＭＯＳトランジスタＭＰ３２３のドレインは、ｐＭＯＳトランジスタＭＰ３３５のソース及びｐＭＯＳトランジスタＭＰ３３６のソースに接続される。ｐＭＯＳトランジスタＭＰ３３５のゲートは、ｐＭＯＳトランジスタＭＰ３３４のゲートに接続される。ｐＭＯＳトランジスタＭＰ３３５のドレインは、ｎＭＯＳトランジスタＭＮ３３５のドレイン並びにゲートに接続され、ｎＭＯＳトランジスタＭＮ３３５のソースは接地される。ｐＭＯＳトランジスタＭＰ３３６のゲートは端子Ｔ１１及びｐＭＯＳトランジスタＭＰ３３６のドレインに接続され、ｐＭＯＳトランジスタＭＰ３３６のドレインはｎＭＯＳトランジスタＭＮ３３６のドレインに接続される。ｎＭＯＳトランジスタＭＮ３３６のソースは接地される。ｎＭＯＳトランジスタＭＮ３３６のゲートは、電流源回路１０ＡのｎＭＯＳトランジスタＭＮ１１１のゲートに接続される。
【０１０４】
さらに、図１５において、ｐＭＯＳトランジスタＭＰ３３１，ＭＰ３３２が、差動対ＤＰ１８を構成し、ｐＭＯＳトランジスタＭＰ３３３，ＭＰ３３４が、差動対ＤＰ１９を構成し、ｐＭＯＳトランジスタＭＰ３３５，ＭＰ３３６が、差動対ＤＰ２０を構成する。すなわち、図１５の温度特性制御回路３０Ｄは、縦続接続された３段の差動対ＤＰ１８〜ＤＰ２０を備えて構成される。また、それぞれの差動対ＤＰ１８〜ＤＰ２０は、正の温度特性を有する電圧を発生する。
【０１０５】
したがって、基準電圧源回路１Ｅによって発生される出力電圧ＶＲＥＦ２は、式（５）を用いると以下の式（１０）で表される。
【０１０６】
【数１０】
0005220826.tif 000011
【０１０７】
また、分圧回路５０から温度特性制御回路３０Ｄに入力される電圧ＶＢＥ２は、ベースエミッタ間電圧ＶＢＥの１／２の大きさを有するので、電圧ＶＢＥ２の温度係数もまた、ベースエミッタ間電圧ＶＢＥの温度係数γの１／２の大きさである。したがって、上述したバンドギャップ電圧を発生する基準電圧源回路１Ａ，１Ｂ，１Ｃと比較して、温度特性制御回路３０Ｄにおける差動対の数を少なくしても、電圧ＶＢＥ２の負の温度特性を相殺することができる。したがって、基準電圧源回路１Ｅは、基準電圧源回路１Ａ，１Ｂ，１Ｃと比較して、回路のサイズが小さくなる。
【０１０８】
式（１０）の第２項をゼロにするように差動対ＤＰ１８〜ＤＰ２０におけるｐＭＯＳトランジスタのアスペクト比を調整することによって、以下の式（１１）が得られる。
【０１０９】
【数１１】
0005220826.tif 000012
【０１１０】
式（１１）は、基準電圧源回路１Ｅがバンドギャップ電圧の１／２の電圧を発生することを表している。
【０１１１】
以上説明したように、第６の実施形態によれば、第５の実施形態と同様の作用効果を有する。また、温度特性制御回路３０Ｄが複数の差動対ＤＰ１８〜ＤＰ２０を備えて構成されるので、電圧ＶＢＥ２の負の温度特性を相殺することが容易になる。
【０１１２】
なお、第６の実施形態では、３段の差動対を備えて温度特性制御回路３０Ｄを構成したが、本発明はこれに限らず、任意の段数の差動対を備えて温度特性制御回路３０Ｄを構成してもよい。
【０１１３】
第７の実施形態．
図１６は、本発明の第７の実施形態に係る基準電圧源回路１Ｆを示すブロック図である。図１６の基準電圧源回路１Ｆは、図１４の基準電圧源回路１Ｅと比較して、温度特性制御回路３０Ｄに代えて温度特性制御回路３０Ｅを備えたこと、及び温度特性微調整回路４０をさらに備えたことを特徴とする。なお、温度特性微調整回路４０は、図６乃至図８を参照して上述した温度特性微調整回路４０と同様の回路である。
【０１１４】
図１７は、図１６の温度特性制御回路３０Ｅ及び温度特性微調整回路４０を示すブロック図である。図１７の温度特性制御回路３０Ｅは、図１５の温度特性制御回路３０Ｄと比較して、ｐＭＯＳトランジスタＭＰ３２３のゲート、及び端子Ｔ１１が温度特性微調整回路４０に接続されていることを特徴とし、その他の構成及び動作は、温度特性制御回路３０Ａと同様である。すなわち、図１７の温度特性制御回路３０Ｅによって発生された電圧が、温度特性微調整回路４０に入力される。
【０１１５】
以上説明したように、第７の実施形態によれば、第６の実施形態と同様の作用効果を有する。また、基準電圧源回路１Ｆは温度特性微調整回路４０を備えて構成されるので、様々な温度特性を有する複数の電圧を出力することができる。
【０１１６】
第８の実施形態．
図１８は、本発明の第８の実施形態に係る基準電圧源回路１Ｇを示すブロック図である。図１８の基準電圧源回路１Ｇは、図１６の基準電圧源回路１Ｆと比較して、温度特性微調整回路４０に代えて、温度特性微調整回路４０Ａを備えて構成されることを特徴とする。なお、温度特性微調整回路４０Ａは、図１０を参照して上述した温度特性微調整回路４０Ａと同様の回路である。したがって、基準電圧源回路１Ｇは、様々な温度特性を有する電圧を端子Ｔ４２から出力することができる。
【０１１７】
以上説明したように、第８の実施形態によれば、第７の実施形態と同様の作用効果を有する。また、差動対回路４１−１〜４１−６から出力される電圧のうちの１つの電圧を選択して出力するように制御されるトランスミッションゲートＴＧ１〜ＴＧ６を備えたので、様々な温度特性を有する電圧を切り換えて出力することができる。
【０１１８】
なお、第８の実施形態では、温度特性微調整回路４０Ａを備えて基準電圧源回路１Ｇを構成したが、本発明はこれに限らず、図１１に示した温度特性微調整回路４０Ｂを備えて基準電圧源回路を構成してもよい。
【０１１９】
図１９は、図１３の分圧回路５０の変形例である分圧回路５０Ａを示す回路図である。図１９の分圧回路５０Ａは、ｎＭＯＳトランジスタＭＮ５３〜ＭＮ５５を備えて構成される。ｎＭＯＳトランジスタＭＮ５３のドレインは電源ＶＤＤに接続され、ｎＭＯＳトランジスタＭＮ５３のゲートは端子Ｔ１に接続される。ｎＭＯＳトランジスタＭＮ５３のソースは、端子Ｔ１２及びｎＭＯＳトランジスタＭＮ５４のドレイン並びにゲートに接続される。ｎＭＯＳトランジスタＭＮ５４のソースは、端子Ｔ１３及びｎＭＯＳトランジスタＭＮ５５のドレイン並びにゲートに接続される。ｎＭＯＳトランジスタＭＮ５５のソースは接地される。
【０１２０】
以上のように構成された分圧回路５０Ａは、端子Ｔ１からベースエミッタ間電圧ＶＢＥが入力されると、端子Ｔ１２にベースエミッタ間電圧ＶＢＥの２／３の電圧ＶＢＥ３を発生し、かつ端子Ｔ１３にベースエミッタ間電圧ＶＢＥの１／３の電圧ＶＢＥ４を発生する。
【０１２１】
第５乃至第８の実施形態において、分圧回路５０に代えて分圧回路５０Ａを備えて基準電圧源回路を構成し、分圧回路５０Ａの端子Ｔ１２又は端子Ｔ１３を、端子Ｔ２を介して温度特性制御回路に接続することにより、バンドギャップ電圧の２／３又は１／３の電圧を出力する基準電圧源回路を構成することができる。
【０１２２】
第９の実施形態．
図２０は、本発明の第９の実施形態に係る基準電圧源回路１Ｈを示すブロック図である。図２０の基準電圧源回路１Ｈは、図１の基準電圧源回路１と比較して、電流源回路１０に代えて電流源回路１０Ａを備えたことと、温度特性制御回路３０に代えて温度特性制御回路３０Ｆを備えたこととを特徴とする。
【０１２３】
図２１は、図２０の基準電圧源回路１Ｈを示す回路図である。図２１の電流源回路１０Ａは、図１３を参照して説明した電流源回路１０Ａと同様の構成であり、ｎＭＯＳトランジスタＭＮ１１１のゲートが、温度特性制御回路３０ＦのｎＭＯＳトランジスタＭＮ３４７〜３４９のゲートにそれぞれ接続されている。
【０１２４】
図２１において、温度特性制御回路３０Ｆは、ｐＭＯＳトランジスタＭＰ３４１〜ＭＰ３４６と、ｎＭＯＳトランジスタＭＮ３４１〜ＭＮ３４９とを備えて構成される。ｐＭＯＳトランジスタＭＰ３４１〜ＭＰ３４６のソースはそれぞれ電源ＶＤＤに接続される。
【０１２５】
ｐＭＯＳトランジスタＭＰ３４１のゲートは、ｐＭＯＳトランジスタＭＰ３４１のドレイン及びｎＭＯＳトランジスタＭＮ３４１のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４１のゲートは端子Ｔ１に接続され、ｎＭＯＳトランジスタＭＮ３４１のソースは、ｎＭＯＳトランジスタＭＮ３４７のドレインに接続される。ｐＭＯＳトランジスタＭＰ３４２のゲートは、ｐＭＯＳトランジスタＭＰ１のゲートに接続され、ｐＭＯＳトランジスタＭＰ３４２のドレインは、ｎＭＯＳトランジスタＭＮ３４２のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４２のゲートは、ｎＭＯＳトランジスタＭＮ３４２のドレイン及びｎＭＯＳトランジスタＭＮ３４３のゲートに接続され、ｎＭＯＳトランジスタＭＮ３４２のソースは、ｎＭＯＳトランジスタＭＮ３４７のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４７のゲートは、ｎＭＯＳトランジスタＭＮ１１１のゲートに接続され、ｎＭＯＳトランジスタＭＮ３４７のソースは接地される。
【０１２６】
ｐＭＯＳトランジスタＭＰ３４３のゲートは、ｐＭＯＳトランジスタＭＰ３４３のドレイン及びｎＭＯＳトランジスタＭＮ３４３のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４３のゲートはｎＭＯＳトランジスタＭＮ３４２のゲートに接続され、ｎＭＯＳトランジスタＭＮ３４３のソースは、ｎＭＯＳトランジスタＭＮ３４８のドレインに接続される。ｐＭＯＳトランジスタＭＰ３４４のゲートは、ｐＭＯＳトランジスタＭＰ１のゲートに接続され、ｐＭＯＳトランジスタＭＰ３４４のドレインは、ｎＭＯＳトランジスタＭＮ３４４のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４４のゲートは、ｎＭＯＳトランジスタＭＮ３４４のドレイン及びｎＭＯＳトランジスタＭＮ３４５のゲートに接続され、ｎＭＯＳトランジスタＭＮ３４４のソースは、ｎＭＯＳトランジスタＭＮ３４８のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４８のゲートは、ｎＭＯＳトランジスタＭＮ１１１のゲートに接続され、ｎＭＯＳトランジスタＭＮ３４８のソースは接地される。
【０１２７】
ｐＭＯＳトランジスタＭＰ３４５のゲートは、ｐＭＯＳトランジスタＭＰ３４５のドレイン及びｎＭＯＳトランジスタＭＮ３４５のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４５のゲートはｎＭＯＳトランジスタＭＮ３４４のゲートに接続され、ｎＭＯＳトランジスタＭＮ３４５のソースは、ｎＭＯＳトランジスタＭＮ３４９のドレインに接続される。ｐＭＯＳトランジスタＭＰ３４６のゲートは、ｐＭＯＳトランジスタＭＰ１のゲートに接続され、ｐＭＯＳトランジスタＭＰ３４６のドレインは、ｎＭＯＳトランジスタＭＮ３４６のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４６のゲートは、ｎＭＯＳトランジスタＭＮ３４６のドレイン及び端子Ｔ１１に接続され、ｎＭＯＳトランジスタＭＮ３４６のソースは、ｎＭＯＳトランジスタＭＮ３４９のドレインに接続される。ｎＭＯＳトランジスタＭＮ３４９のゲートは、ｎＭＯＳトランジスタＭＮ１１１のゲートに接続され、ｎＭＯＳトランジスタＭＮ３４９のソースは接地される。
【０１２８】
また、図２１において、ｐＭＯＳトランジスタＭＰ１１１〜ＭＰ１１４，ＭＰ１，ＭＰ３４２，ＭＰ３４４，ＭＰ３４６は、カレントミラー回路ＣＭ１３を構成し、ｐＭＯＳトランジスタＭＰ１１２に流れる電流に対応する電流が、ｐＭＯＳトランジスタＭＰ１１１，ＭＰ１１３，ＭＰ１１４，ＭＰ１，ＭＰ３４２，ＭＰ３４４，ＭＰ３４６に流れる。さらに、図２１において、ｎＭＯＳトランジスタＭＰ３４１，ＭＰ３４２が、差動対ＤＰ２１を構成し、ｎＭＯＳトランジスタＭＰ３４３，ＭＰ３４４が、差動対ＤＰ２２を構成し、ｎＭＯＳトランジスタＭＰ３４５，ＭＰ３４６が、差動対ＤＰ２３を構成する。すなわち、図２１の温度特性制御回路３０Ｆは、縦続接続された３段の差動対ＤＰ２１〜ＤＰ２３を備えて構成される。また、それぞれの差動対ＤＰ２１〜ＤＰ２３は、正の温度特性を有する電圧を発生する。
【０１２９】
図２１の差動対ＤＰ２１〜ＤＰ２３は、図２の温度特性制御回路３０が備える差動対ＤＰ１１と同様に、ｎＭＯＳトランジスタを用いて構成されている。図２の温度特性制御回路３０は、温度が高温（８０℃以上）であるときに、動作特性が劣化することがあるが、図２１の温度特性制御回路３０Ｆを用いることによって、高温状態での動作特性を改善することができる。
【０１３０】
図２１の差動対ＤＰ２１〜ＤＰ２３によってそれぞれ発生される電圧ＶＧＧは、式（３）と同様に表すことができる。また、温度特性制御回路３０Ｆによって出力される出力電圧ＶＲＥＦ１は、式（６）から、以下の式（１２）で表される。
【０１３１】
【数１２】
0005220826.tif 000013
【０１３２】
ここで、Ｋ１〜Ｋ６はそれぞれ、ｎＭＯＳトランジスタＭＮ３４１〜ＭＮ３４６のアスペクト比である。式（１２）の第２項がゼロになるように差動対ＤＰ２１〜ＤＰ２３におけるｎＭＯＳトランジスタのアスペクト比を調整することによって、図２１の基準電圧源回路１Ｈは、バンドギャップ電圧ＶＢＧＲを出力することができる。
【０１３３】
以上説明したように、第９の実施形態によれば、第２の実施形態と同様の作用効果を有する。なお、第９の実施形態では、３段の差動対を備えて温度特性制御回路３０Ｆを構成したが、本発明はこれに限らず、任意の段数の差動対を備えて温度特性制御回路３０Ｆを構成してもよい。また、温度特性制御回路３０Ｆの後段に、図６の温度特性微調整回路４０、図９の温度特性微調整回路４０Ａ、又は図１１の温度特性微調整回路４０Ｂをさらに備えて基準電圧源回路１Ｈを構成してもよい。
【０１３４】
第１０の実施形態．
第９の実施形態で説明した図２１のｎＭＯＳトランジスタを用いて構成された差動対ＤＰ２１〜ＤＰ２３は、正の温度特性を有する電圧を発生するが、当該電圧は温度に対して線形に変化せず、温度が上昇するにしたがって傾きが徐々に小さくなるように変化する、いわゆる上に凸である非線形特性を有する。一方、第５乃至第８の実施形態で説明した図１３及び図１５のｐＭＯＳトランジスタを用いて構成された差動対ＤＰ１７〜ＤＰ２０は、正の温度特性を有する電圧を発生するが、当該電圧は温度に対して線形に変化せず、温度が上昇するにしたがって傾きが徐々に大きくなるように変化する、いわゆる下に凸である非線形特性を有する。そこで、本実施形態では、ｎＭＯＳトランジスタを用いて構成された差動対と、ｐＭＯＳトランジスタを用いて構成された差動対とを組み合わせることによって、温度に対して線形に変化する正の温度特性を有する電圧を発生する。
【０１３５】
図２２は、本発明の第１０の実施形態に係る基準電圧源回路１Ｉを示すブロック図である。図２２の基準電圧源回路１Ｉは、図２０の基準電圧源回路１と比較して、温度特性制御回路３０Ｆに代えて温度特性制御回路３０Ｇを備えたことを特徴とする。
【０１３６】
図２３は、図２２の基準電圧源回路１Ｉを示す回路図である。温度特性制御回路３０Ｇは、ｐＭＯＳトランジスタＭＰ３５１〜ＭＰ３５５と、ｎＭＯＳトランジスタＭＮ３５１〜ＭＮ３５５とを備えて構成される。ｐＭＯＳトランジスタＭＰ３５１〜ＭＰ３５３のソースはそれぞれ電源ＶＤＤに接続される。
【０１３７】
図２３において、ｐＭＯＳトランジスタＭＰ３５１のゲートは、ｐＭＯＳトランジスタＭＰ３５１のドレイン及びｎＭＯＳトランジスタＭＮ３５１のドレインに接続される。ｎＭＯＳトランジスタＭＮ３５１のゲートは端子Ｔ１に接続され、ｎＭＯＳトランジスタＭＮ３５１のソースは、ｎＭＯＳトランジスタＭＮ３５３のドレインに接続される。ｐＭＯＳトランジスタＭＰ３５２のゲートは、ｐＭＯＳトランジスタＭＰ１のゲートに接続され、ｐＭＯＳトランジスタＭＰ３５２のドレインは、ｎＭＯＳトランジスタＭＮ３５２のドレインに接続される。ｎＭＯＳトランジスタＭＮ３５２のゲートは、ｎＭＯＳトランジスタＭＮ３５２のドレイン及びｐＭＯＳトランジスタＭＰ３５４のゲートに接続され、ｎＭＯＳトランジスタＭＮ３５２のソースは、ｎＭＯＳトランジスタＭＮ３５３のドレインに接続される。ｎＭＯＳトランジスタＭＮ３５３のゲートは、ｎＭＯＳトランジスタＭＮ１１１のゲートに接続され、ｎＭＯＳトランジスタＭＮ３５３のソースは接地される。
【０１３８】
ｐＭＯＳトランジスタＭＰ３５３のゲートは、ｐＭＯＳトランジスタＭＰ１のゲートに接続される。また、ｐＭＯＳトランジスタＭＰ３５３のドレインは、ｐＭＯＳトランジスタＭＰ３５４のソース及びｐＭＯＳトランジスタＭＰ３５５のソースに接続される。ｐＭＯＳトランジスタＭＰ３５４のゲートは、ｎＭＯＳトランジスタＭＮ３５２のゲートに接続される。ｐＭＯＳトランジスタＭＰ３５４のドレインは、ｎＭＯＳトランジスタＭＮ３５４のドレイン並びにゲートに接続され、ｎＭＯＳトランジスタＭＮ３５４のソースは接地される。ｐＭＯＳトランジスタＭＰ３５５のゲートは端子Ｔ１１及びｐＭＯＳトランジスタＭＰ３５５のドレインに接続され、ｐＭＯＳトランジスタＭＰ３５５のドレインはｎＭＯＳトランジスタＭＮ３５５のドレインに接続される。ｎＭＯＳトランジスタＭＮ３５５のソースは接地される。ｎＭＯＳトランジスタＭＮ３５５のゲートは、ｎＭＯＳトランジスタＭＮ１１１のゲートに接続される。
【０１３９】
また、図２３において、ｐＭＯＳトランジスタＭＰ１１１〜ＭＰ１１４，ＭＰ１，ＭＰ３５２，ＭＰ３５３は、カレントミラー回路ＣＭ１４を構成し、ｐＭＯＳトランジスタＭＰ１１２に流れる電流に対応する電流が、ｐＭＯＳトランジスタＭＰ１１１，ＭＰ１１３，ＭＰ１１４，ＭＰ１，ＭＰ３５２，ＭＰ３５３に流れる。さらに、図２３において、ｎＭＯＳトランジスタＭＮ３５１，ＭＮ３５２が、差動対ＤＰ２４を構成し、ｐＭＯＳトランジスタＭＰ３５４，ＭＰ３５５が、差動対ＤＰ２５を構成する。すなわち、図２３の温度特性制御回路３０Ｇは、縦続接続された２段の差動対ＤＰ２４，ＤＰ２５を備えて構成される。
【０１４０】
図２３の差動対ＤＰ２４，ＤＰ２５によってそれぞれ発生される電圧ＶＧＧは、式（３）と同様に表すことができる。また、図２３において、差動対ＤＰ２４は、上に凸の非線形特性を備えた正の温度特性を有する電圧を発生し、差動対ＤＰ２５は、下に凸の非線形特性を備えた正の温度特性を有する電圧を発生する。温度特性制御回路３０Ｇでは、差動対ＤＰ２４と差動対ＤＰ２５とが縦続接続されているので、差動対ＤＰ２４のｎＭＯＳトランジスタＭＮ３５１，ＭＮ３５２のアスペクト比、及び差動対ＤＰ２５のｐＭＯＳトランジスタＭＰ３５４，ＭＰ３５５のアスペクト比を調整することによって、差動対ＤＰ２４によって発生される電圧の上に凸の非線形特性と差動対ＤＰ２５によって発生される電圧の下に凸の非線形特性とが相殺されて、温度特性制御回路３０Ｇは温度に対して線形に変化する正の温度特性を有する電圧を発生する。
【０１４１】
図２３の温度特性制御回路３０Ｇによって出力される出力電圧ＶＲＥＦ１は、式（６）と同様に表すことができる。したがって、差動対ＤＰ２４のｎＭＯＳトランジスタＭＮ３５１，ＭＮ３５２のアスペクト比、及び差動対ＤＰ２５のｐＭＯＳトランジスタＭＰ３５４，ＭＰ３５５のアスペクト比を調整することによって、図２３の基準電圧源回路１Ｉは、バンドギャップ電圧ＶＢＧＲを出力することができる。
【０１４２】
以上説明したように、第１０の実施形態によれば、第２の実施形態と同様の作用効果を有する。なお、第１０の実施形態では、ｎＭＯＳトランジスタを用いて構成された１段の差動対と、ｐＭＯＳトランジスタを用いて構成された１段の差動対とを備えて温度特性制御回路３０Ｇを構成したが、本発明はこれに限らず、ｎＭＯＳトランジスタを用いて構成された任意の段数の差動対と、ｐＭＯＳトランジスタを用いて構成された任意の段数の差動対とを備えて温度特性制御回路３０Ｇを構成してもよい。また、温度特性制御回路３０Ｇの後段に、図６の温度特性微調整回路４０、図９の温度特性微調整回路４０Ａ、又は図１１の温度特性微調整回路４０Ｂをさらに備えて基準電圧源回路１Ｉを構成してもよい。
【０１４３】
図２４は、図２の電流源回路１０の変形例である電流源回路１０Ｂを示す回路図である。図２４の電流源回路１０Ｂは、図２の電流源回路１０と比較して、ｐＭＯＳトランジスタＭＰ１１３，ＭＰ１１４及びｎＭＯＳトランジスタＭＮ１１３〜ＭＮ１１５に代えて、ｐＭＯＳトランジスタＭＰ１１５〜ＭＰ１１７及びｎＭＯＳトランジスタＭＮ１１７〜ＭＮ１２０を備えたことを特徴とし、その他の構成は図２の電流源回路１０と同様である。
【０１４４】
図２４において、ｐＭＯＳトランジスタＭＰ１１５〜ＭＰ１１７のソースはそれぞれ、電源ＶＤＤに接続される。ｐＭＯＳトランジスタＭＰ１１５のゲートは、ｐＭＯＳトランジスタＭＰ１１２のゲートに接続され、ｐＭＯＳトランジスタＭＰ１１５のドレインは、ｎＭＯＳトランジスタＭＮ１１８のゲート、及びｎＭＯＳトランジスタＭＮ１１７のドレイン並びにゲートに接続される。ｎＭＯＳトランジスタＭＮ１１７のソースは接地される。
【０１４５】
ｐＭＯＳトランジスタＭＰ１１７のゲートは、ｐＭＯＳトランジスタＭＰ１１７のドレイン、及びｎＭＯＳトランジスタＭＮ１１８のドレインに接続される。ｎＭＯＳトランジスタＭＮ１１８のソースは、ｎＭＯＳトランジスタＭＮ１１９のソース、及びｎＭＯＳトランジスタＭＮ１２０のドレインに接続される。ｎＭＯＳトランジスタＭＮ１２０のゲートは、ｎＭＯＳトランジスタＭＮ１１１のゲートに接続され、ｎＭＯＳトランジスタＭＮ１２０のソースは接地される。
【０１４６】
ｐＭＯＳトランジスタＭＰ１１６のゲートは、ｐＭＯＳトランジスタＭＰ１１５のゲートに接続され、ｐＭＯＳトランジスタＭＰ１１６のドレインは、ｎＭＯＳトランジスタＭＮ１１９のドレイン並びにゲート、及びｎＭＯＳトランジスタＭＮ１１６のゲートに接続される。
【０１４７】
以上のように構成された電流源回路１０Ｂは、図２の電流源回路１０と同様に、微小電流を発生する。また、図２の電流源回路１０は、温度が高温（８０℃以上）であるときに動作特性が劣化することがあるが、図２４の電流源回路１０Ｂでは、高温状態での動作特性が改善される。
【０１４８】
第１乃至第４の実施形態において、電流源回路１０に代えて図２４の電流源回路１０Ｂを用いて基準電圧源回路を構成する場合、ｐＭＯＳトランジスタＭＰ１１６のゲートを電圧発生回路２０のｐＭＯＳトランジスタＭＰ１のゲートに接続する。また、第５乃至第１０の実施形態において、電流源回路１０Ａに代えて図２４の電流源回路１０Ｂを用いて基準電圧源回路を構成する場合は、ｐＭＯＳトランジスタＭＰ１１６のゲートを電圧発生回路２０のｐＭＯＳトランジスタＭＰ１のゲートに接続し、ｎＭＯＳトランジスタＭＮ１１１のゲートを温度特性制御回路３０Ｃ〜３０Ｇに接続する。
【０１４９】
以上説明したように、電流源回路１０，１０Ａに代えて電流源回路１０Ｂを用いることにより、基準電圧源回路において高温状態での動作特性が改善される。なお、電流源回路１０Ｂは電子移動度に依存した電流源回路であるが、電流源回路１０Ｂに代えて、電流源回路１０Ｂに対して相補構成を有するホール移動度に依存した電流源回路を備えて基準電圧源回路を構成してもよい。
【実施例１】
【０１５０】
本発明者らは、図６の基準電圧源回路１Ｂに基づいて、０．３５μｍ標準ＣＭＯＳプロセスを用いて複数のチップを試作した。試作チップでは、電源電圧への依存性を減少させるために、カスコード構成を使用して基準電圧源回路を構成した。試作チップの面積は、０．２４ｍｍ２（０．２ｍｍ×１．２ｍｍ）である。以下、試作チップの測定結果について説明する。
【０１５１】
図２５は、温度に対する図６の基準電圧源回路１Ｂの出力電圧ＶＲＥＦ１を示すグラフである。図２５は、２つの試作チップＡ，Ｂについて、端子Ｔ１１で測定される出力電圧ＶＲＥＦ１を示したグラフである。試作チップＡ，Ｂともに、−２０℃から１００℃において、約１．２６Ｖの電圧を出力することが確認できた。また、試作チップＡの出力電圧ＶＲＥＦ１は、−２０℃から１００℃において、６ｍＶの幅で変化し、温度特性は４２ｐｐｍ／℃であった。このように、基準電圧源回路１Ｂの試作チップは、温度変化に対して安定な電圧を出力することができる。
【０１５２】
図２６は、電源電圧に対する図６の基準電圧源回路１Ｂの出力電圧ＶＲＥＦ１を示すグラフである。図２６に示すように、基準電圧源回路１Ｂの試作チップは、電源電圧が１．４Ｖ以上のときに正常に動作し、１．２６１Ｖの電圧を出力する。電源電圧が１．４Ｖから２．５Ｖまでの範囲においてラインレギュレーションは０．３％／Ｖであった。このように、基準電圧源回路１Ｂの試作チップは、電源電圧の変動に対して安定な電圧を出力することができる。
【実施例２】
【０１５３】
次いで、本発明者らは、図４の基準電圧源回路１Ａに基づいて、０．３５μｍ標準ＣＭＯＳプロセスを用いてチップを試作した。試作チップでは、電源電圧への依存性を減少させるために、カスコード構成を使用して基準電圧源回路を構成した。試作チップにおいて、電流源回路１０の面積は０．１２ｍｍ２であり、電圧発生回路２０と温度特性制御回路３０Ａとを合わせた面積は０．１３ｍｍ２である。以下、試作チップの測定結果について説明する。
【０１５４】
図２７は、温度に対する図４の基準電圧源回路１Ａの出力電圧ＶＲＥＦ１の測定結果及びシミュレーション結果を示すグラフである。ここでは、温度を−２０℃から８０℃まで変化させた。試作チップの出力電圧ＶＲＥＦ１の測定結果は、シミュレーション結果とほぼ同様であった。試作チップの出力電圧ＶＲＥＦ１の平均値は１．１８Ｖであり、温度係数は２１５ｐｐｍ／℃であった。このように、基準電圧源回路１Ａの試作チップは、温度変化に対して安定な電圧を出力することができる。
【０１５５】
図２８は、図４の基準電圧源回路１Ａの出力電圧ＶＲＥＦ１の分布を示すグラフである。ここでは、１５個のサンプルチップに対して出力電圧ＶＲＥＦ１を測定した。図２８に示すように、１５個のサンプルチップにおいて、出力電圧ＶＲＥＦ１の平均値μは１．１８Ｖであり、標準偏差σは１９．１ｍＶであり、変動係数μ／σは１．６２％であった。
【０１５６】
図２９は、電源電圧に対する図４の基準電圧源回路１Ａの出力電圧ＶＲＥＦ１を示すグラフである。基準電圧源回路１Ａの試作チップは電源電圧が１．３Ｖより高いときに正常に動作し、そのときのラインレギュレーションは０．４５％／Ｖであった。このように、基準電圧源回路１Ａの試作チップは、電源電圧の変動に対して安定な電圧を出力することができる。
【実施例３】
【０１５７】
本発明者らは、図１４の基準電圧源回路１Ｅに基づいて、０．３５μｍ標準ＣＭＯＳプロセスを用いて複数のチップを試作した。試作チップでは、電源電圧への依存性を減少させるために、カスコード構成を使用して基準電圧源回路を構成した。試作チップの面積は、０．０９５７ｍｍ２（０．２９ｍｍ×０．３３ｍｍ）である。以下、試作チップの測定結果について説明する。
【０１５８】
図３０は、温度に対する図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２を示すグラフであり、図３１は、温度に対する図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２を示すグラフであって、図３０のグラフを拡大したグラフである。図３０及び図３１は、４つの試作チップＣ１〜Ｃ４の出力電圧ＶＲＥＦ２を示したグラフである。図３０及び図３１に示すように、いずれの試作チップも、−２０℃から１００℃において、約０．５５Ｖの電圧を出力することが確認できた。このように、基準電圧源回路１Ｅの試作チップは、温度変化に対して安定な電圧を出力することができる。
【実施例４】
【０１５９】
次いで本発明者らは、図１４の基準電圧源回路１Ｅに基づいて、０．３５μｍ標準ＣＭＯＳプロセスを用いて実施例３とは別のチップを試作した。試作チップでは、電源電圧への依存性を減少させるために、カスコード構成を使用して基準電圧源回路を構成した。試作チップにおいて、電流源回路１０Ａの面積は０．１２ｍｍ２であり、電圧発生回路２０と分圧回路５０と温度特性制御回路３０Ｄとを合わせた面積は０．０９ｍｍ２である。以下、試作チップの測定結果について説明する。
【０１６０】
図３２は、温度に対する図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２の測定結果及びシミュレーション結果を示すグラフである。ここでは、温度を−２０℃から８０℃まで変化させた。試作チップの出力電圧ＶＲＥＦ２の平均値は５５３ｍＶであり、温度係数は３９４ｐｐｍ／℃であった。平均値５５３ｍＶは、式（１１）から予測される電圧よりもわずかに低かった。これは、本発明者らが使用した分圧回路５０が基板バイアス効果によって影響されたことに起因する。基板バイアス効果は、ＭＯＳトランジスタのしきい値電圧を増大させるので、分圧回路５０の出力電圧ＶＢＥ２が低下して、基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２も低下した。
【０１６１】
さらに、図３２に示すように、試作チップの出力電圧ＶＲＥＦ２は、シミュレーション結果よりも高かった。この相違の１つの理由は、ＭＯＳトランジスタの基板バイアス効果のモデリング精度である可能性がある。概して、基板バイアス効果は十分にモデル化されていない場合が多い。また、ＭＯＳトランジスタのモデリングの不正確さもこの結果につながった。シミュレーション精度を向上させるためには、さらに詳細なＳＰＩＣＥモデリング又は基板バイアス効果を無視するトリプルウェルデバイスが必要である。
【０１６２】
図３３は、図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２の分布を示すグラフである。ここでは、１５個のサンプルチップに対して出力電圧ＶＲＥＦ２を測定した。図３３に示すように、１５個のサンプルチップにおいて、出力電圧ＶＲＥＦ２の平均値μは５５３ｍＶであり、標準偏差σは９．０ｍＶであり、変動係数μ／σは１．６３％であった。
【０１６３】
図３４は、電源電圧に対する図１４の基準電圧源回路１Ｅの出力電圧ＶＲＥＦ２を示すグラフである。基準電圧源回路１Ｅの試作チップは、電源電圧が１．１Ｖより高いときに正常に動作し、そのときのラインレギュレーションは０．１１％／Ｖであった。このように、基準電圧源回路１Ｅの試作チップは、電源電圧の変動に対して安定な電圧を出力することができる。
【０１６４】
表１に、バンドギャップ電圧を発生する基準電圧源回路１Ａ及びサブバンドギャップ電圧を発生する基準電圧源回路１Ｅの性能諸元を示す。また、比較のために従来技術に係る基準電圧源回路（非特許文献２乃至７参照。）の性能諸元も示す。基準電圧源回路１Ａ及び基準電圧源回路１Ｅの消費電力はそれぞれ、１０８ｎＷ及び１１０ｎＷであった。基準電圧源回路１Ａ及び基準電圧源回路１Ｅは、消費電力に関して他のバンドギャップ電圧を発生する基準電圧源回路より優れており、かつ出力電圧の安定性に関して他のしきい値電圧ベースの基準電圧源回路よりも優れている。したがって、基準電圧源回路１Ａ及び基準電圧源回路１Ｅは、低消費電力ＬＳＩの基本的な基準電圧源回路として有用である。
【０１６５】
【表１】
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【０１６６】
本発明者らは、低消費電力ＬＳＩのための抵抗を使用しないＢＧＲ回路及びサブＢＧＲ回路を提案した。ＢＧＲ回路は、負の温度特性を有するＰＮＰバイポーラトランジスタのベースエミッタ間電圧、及び差動対によって発生される正の温度特性を有する電圧を使用して、バンドギャップ電圧を発生する。一方、サブバンドギャップ電圧を発生するために、サブＢＧＲ回路では分圧回路を使用した。ＢＧＲ回路及びサブＢＧＲ回路の消費電力は、それぞれ１０８ｎＷ及び１１０ｎＷであった。提案した基準電圧源回路は、消費電力を考慮したＬＳＩの基準電圧源回路として使用することができる。
【産業上の利用可能性】
【０１６７】
本発明に係る基準電圧源回路によれば、電流源が所定の電流を発生し、電圧発生回路が電流源からの電流に基づいて半導体素子のバンドギャップ電圧に基づいた負の温度特性を有する第１の電圧を発生し、温度特性制御回路が電流源からの電流に基づいて上記負の温度特性を実質的に相殺する正の温度特性を有する第２の電圧を発生し、第１の電圧に第２の電圧を加算して第１の加算電圧を出力するので、基準電圧源回路は、抵抗を用いずに構成されかつバンドギャップ電圧を発生することができる。
【０１６８】
また、本発明に係る基準電圧源回路によれば、電流源、電圧発生回路、及び温度特性制御回路が抵抗を用いずに構成され、かつ電流源が微小電流を生成して、電圧発生回路及び温度特性制御回路が上記微小電流に対応する電流に基づいて動作するので、基準電圧源回路は、ナノアンペアレベルの電流で動作可能である。
【０１６９】
さらに、本発明に係る基準電圧源回路によれば、電圧発生回路からの第１の電圧に基づいて、第１の電圧よりも低い第３の電圧を発生して、第３の電圧を温度特性制御回路に出力する分圧回路をさらに備えたので、基準電圧源回路は、半導体素子のバンドギャップ電圧以下のサブバンドギャップ電圧を発生することができる。
【０１７０】
またさらに、本発明に係る基準電圧源回路によれば、温度特性制御回路の後段にそれぞれ並列に接続され、上記電流源からの電流に基づいてそれぞれ互いに異なる温度特性を有する第４の電圧をそれぞれ発生し、第４の電圧を第１の加算電圧に加算して第２の加算電圧をそれぞれ出力する複数の差動対回路をさらに備えたので、様々な温度特性を有する複数の電圧を出力することができる。
【０１７１】
さらに、本発明に係る基準電圧源回路によれば、上記各差動対回路から出力される複数の第２の加算電圧のうちの１つの第２の加算電圧を選択して出力するように制御されるスイッチ手段をさらに備えたので、様々な温度特性を有する電圧を切り換えて出力することができる。
【符号の説明】
【０１７２】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ，１００，２００…基準電圧源回路、
１０，１０Ａ，１０Ｂ…電流源回路、
２０…電圧発生回路、
３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ，３０Ｆ，３０Ｇ…温度特性制御回路、
４０，４０Ａ，４０Ｂ…温度特性微調整回路、
５０，５０Ａ…分圧回路、
４０１…コントローラ、
４１，４１−１〜４１−６…差動対回路、
ＡＭＰ２０１…オペアンプ、
ＣＭ１１，ＣＭ１２，ＣＭ１３，ＣＭ１４…カレントミラー回路、
Ｄ２０１，Ｄ２０２−１〜Ｄ２０２−Ｎ…ダイオード、
ＤＰ１１〜ＤＰ２５…差動対、
Ｉ１０１…電流源、
ＭＮ１０〜ＭＮ１２，ＭＮ３１，ＭＮ３２，ＭＮ４０〜ＭＮ４２，ＭＮ５１〜ＭＮ５５，ＭＮ１０１，ＭＮ１０２，ＭＮ１１１〜ＭＮ１２０，ＭＮ３００〜ＭＮ３１０，ＭＮ３３１〜ＭＮ３３６，ＭＮ３４１〜ＭＮ３４９，ＭＮ３５１〜ＭＮ３５５…ｎＭＯＳトランジスタ、
ＭＰ１，ＭＰ１１，ＭＰ１２，ＭＰ３０〜ＭＰ３２，ＭＰ４１，ＭＰ４２，ＭＰ１０１〜ＭＰ１０３，ＭＰ１１１〜ＭＰ１１７，ＭＰ２０１〜ＭＰ２０３，ＭＰ３０１〜ＭＰ３０６，ＭＰ３２１〜ＭＰ３２３，ＭＰ３３１〜ＭＰ３３６，ＭＰ３４１〜ＭＰ３４６，ＭＰ３５１〜ＭＰ３５５…ｐＭＯＳトランジスタ、
Ｑ１，Ｑ１０１〜Ｑ１０３…ＰＮＰバイポーラトランジスタ、
Ｒ１０１，Ｒ１０２，Ｒ２０１〜Ｒ２０４…抵抗、
ＳＷ１〜ＳＷ６…スイッチ、
Ｔ１，Ｔ２，Ｔ１１〜Ｔ１３，Ｔ４１，Ｔ４１−１〜Ｔ４１−６，Ｔ４２，Ｔ１０１，Ｔ２０１…端子、
ＴＧ１〜ＴＧ６…トランスミッションゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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