(57)【特許請求の範囲】
【請求項１】
第１および第２の方向に沿って整列してアレイ状に配列され、各々が絶縁膜上に形成される複数のメモリセルを備え、各メモリセルは、ボディ領域の電圧により情報を記憶しかつ固定電圧を受ける第１の導通ノードと前記ボディ領域により第１の導通ノードと分離して配置される第２および第３の導通ノードとを有する第１のトランジスタと、前記第１のトランジスタの第２の導通ノードに接続される第４の導通ノードを有する第２のトランジスタと、前記第１のトランジスタの第３の導通ノードに接続される第５の導通ノードを有する第３のトランジスタとを含み、
前記第２および第３の導通ノードは、前記ボディ領域により互いに分離して配置され、
各々が前記第１の方向に沿って整列して配置されるメモリセルを有する複数の第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群のメモリセルの第２のトランジスタの制御電極が接続される複数の第１のワード線と、
各々が前記第２の方向に沿って整列して配置されるメモリセルを有する複数の第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群のメモリセルの第３のトランジスタの制御電極が接続される複数の第２のワード線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第２のトランジスタの第６の導通ノードが接続される複数の第１のビット線と、
各前記第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群の第３のトランジスタの第７の導通ノードが接続される複数の第２のビット線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第１のトランジスタの制御電極が接続される複数のチャージ線とを備える、半導体記憶装置。
【請求項２】
第１および第２の方向に沿って整列してアレイ状に配列され、各々が絶縁膜上に形成される複数のメモリセルを備え、各メモリセルは、ボディ領域の電圧により情報を記憶しかつ固定電圧を受ける第１の導通ノードと前記ボディ領域により第１の導通ノードと分離して配置される第２および第３の導通ノードとを有する第１のトランジスタと、前記第１のトランジスタの第２の導通ノードに接続される第４の導通ノードを有する第２のトランジスタと、前記第１のトランジスタの第３の導通ノードに接続される第５の導通ノードを有する第３のトランジスタとを含み、
各々が前記第１の方向に沿って整列して配置されるメモリセルを有する複数の第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群のメモリセルの第２のトランジスタの制御電極が接続される複数の第１のワード線と、
各々が前記第２の方向に沿って整列して配置されるメモリセルを有する複数の第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群のメモリセルの第３のトランジスタの制御電極が接続される複数の第２のワード線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第２のトランジスタの第６の導通ノードが接続される複数の第１のビット線と、
各前記第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群の第３のトランジスタの第７の導通ノードが接続される複数の第２のビット線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第１のトランジスタの制御電極が接続される複数のチャージ線とを備え、
各前記第１のトランジスタは、制御電極下部に形成され、前記ボディ領域を形成する第１導電型の第１の不純物領域と、前記第１の不純物領域に隣接して形成され、前記第２のトランジスタに接続される第２の導通ノードを形成する第２導電型の第２の不純物領域と、前記第１の不純物領域に関して前記第２の不純物領域と対向して配置され、前記第３のトランジスタに接続される第３の導通ノードを形成する第２導電型の第３の不純物領域と、前記第１の不純物領域の前記第２および第３の不純物領域が対向する辺と異なる領域において前記第１の不純物領域に隣接して配置され、前記第１の導通ノードを構成する第２導電型の第４の不純物領域とを備える、半導体記憶装置。
【請求項３】
第１および第２の方向に沿って整列してアレイ状に配列され、各々が絶縁膜上に形成される複数のメモリセルを備え、各メモリセルは、ボディ領域の電圧により情報を記憶しかつ固定電圧を受ける第１の導通ノードと前記ボディ領域により第１の導通ノードと分離して配置される第２および第３の導通ノードとを有する第１のトランジスタと、前記第１のトランジスタの第２の導通ノードに接続される第４の導通ノードを有する第２のトランジスタと、前記第１のトランジスタの第３の導通ノードに接続される第５の導通ノードを有する第３のトランジスタとを含み、
各々が前記第１の方向に沿って整列して配置されるメモリセルを有する複数の第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群のメモリセルの第２のトランジスタの制御電極が接続される複数の第１のワード線と、
各々が前記第２の方向に沿って整列して配置されるメモリセルを有する複数の第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群のメモリセルの第３のトランジスタの制御電極が接続される複数の第２のワード線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第２のトランジスタの第６の導通ノードが接続される複数の第１のビット線と、
各前記第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群の第３のトランジスタの第７の導通ノードが接続される複数の第２のビット線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第１のトランジスタの制御電極が接続される複数のチャージ線とを備え、
前記第１のメモリセル群の各メモリセルにおいて、
前記第２のトランジスタは、前記第１の方向に延びて前記第１のトランジスタの第２の導通ノードに電気的に接続される第１の活性領域と、前記第１の活性領域と連結され、前記第２の方向に沿って対応のメモリセル内に延びて対応の第１ビット線に電気的に結合される第２の活性領域と、前記第２の活性領域上に前記第１の方向に沿って形成されて第１のワード線に電気的に接続される第１の制御電極を備え、
前記第３のトランジスタは、前記第１の活性領域と前記第１の方向に沿って整列して配置されかつ前記第１のトランジスタの第３の導通ノードに電気的に結合される第３の活性領域と、前記第３の活性領域を横切るように配置され、対応の第２のワード線に電気的に接続される第２の制御電極とを備え、前記第２の制御電極は、前記第２の方向に沿って連続的に形成される、半導体記憶装置。
【請求項４】
各前記メモリセルにおいて、第２のワード線と第１のビット線との間に対応のチャージ線が配置される、請求項２または３に記載の半導体記憶装置。
【請求項５】
各前記第１のメモリセル群に対応して配置され、各々が前記固定電圧を伝達する複数のソース線をさらに備え、
各前記メモリセルにおいて、対応のソース線と対応の第２のビット線との間に対応の第１のワード線が配置され、対応のソース線と対応の第１のワード線との間の領域において前記第６の導通ノードと対応の第１のビット線とが接続される、請求項２記載の半導体記憶装置。
【請求項６】
第１および第２の方向に沿って整列してアレイ状に配列され、各々が絶縁膜上に形成される複数のメモリセルを備え、各メモリセルは、ボディ領域の電圧により情報を記憶しかつ固定電圧を受ける第１の導通ノードと前記ボディ領域により第１の導通ノードと分離して配置される第２および第３の導通ノードとを有する第１のトランジスタと、前記第１のトランジスタの第２の導通ノードに接続される第４の導通ノードを有する第２のトランジスタと、前記第１のトランジスタの第３の導通ノードに接続される第５の導通ノードを有する第３のトランジスタとを含み、
各々が前記第１の方向に沿って整列して配置されるメモリセルを有する複数の第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群のメモリセルの第２のトランジスタの制御電極が接続される複数の第１のワード線と、
各々が前記第２の方向に沿って整列して配置されるメモリセルを有する複数の第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群のメモリセルの第３のトランジスタの制御電極が接続される複数の第２のワード線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第２のトランジスタの第６の導通ノードが接続される複数の第１のビット線と、
各前記第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群の第３のトランジスタの第７の導通ノードが接続される複数の第２のビット線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第１のトランジスタの制御電極が接続される複数のチャージ線とを備え、
各前記メモリセルは矩形形状の活性領域に形成され、
前記第１のトランジスタは、前記制御電極が,脚部と台部とを有するＴ字型に形成され、
前記第２および第３のトランジスタは、前記脚部に関して、対向して配置され、
前記第２および第３のトランジスタの制御電極は、前記脚部に関して鏡映対称的なＬ字型形状に形成される、半導体記憶装置。
【請求項７】
前記第２および第３のトランジスタの制御電極は、前記第１の方向において隣接するメモリセルの活性領域の間の分離領域にまで延在し、
各前記第１のワード線は、前記分離領域上で対応の第１のメモリセル群のメモリセルの第２のトランジスタの制御電極と電気的に接続され、
各前記第２のワード線は、前記分離領域上で対応の第２のメモリセル群の第３のトランジスタの制御電極と電気的に接続され、
前記第２の方向において、前記第１のワード線のコンタクトと前記第２のワード線のコンタクトが交互に配置される、請求項６記載の半導体記憶装置。
【請求項８】
各前記第１のワード線および各前記第２のワード線は、１つのコンタクトにより第１の方向において隣接する２つのメモリセルの第２および第３のトランジスタの制御電極にそれぞれ接続される、請求項７記載の半導体記憶装置。
【請求項９】
前記複数のメモリセルの活性領域は、第１の方向において位置をずらせて配置され、前記第１の方向において前記第２のトランジスタが整列して配置され、かつ前記第３のトランジスタが整列して配置される、請求項６または７に記載の半導体記憶装置。
【請求項１０】
各前記チャージ線は、対応の第２のメモリセル群のメモリセルの第１のトランジスタの制御電極の台部に平行に配設されかつ電気的に接続され、
前記第１のトランジスタの制御電極の台部は、前記第２の方向に沿って連続的に延在する、請求項９記載の半導体記憶装置。
【請求項１１】
各前記第２のメモリセル群に対応して配置され、各々が対応の第２のメモリセル群のメモリセルに前記固定電圧を伝達する複数のソース線をさらに備える、請求項６に記載の半導体記憶装置。
【請求項１２】
第１および第２の方向に沿って整列してアレイ状に配列され、各々が絶縁膜上に形成される複数のメモリセルを備え、各メモリセルは、ボディ領域の電圧により情報を記憶しかつ固定電圧を受ける第１の導通ノードと前記ボディ領域により第１の導通ノードと分離して配置される第２の導通ノードとを有する第１導電型の第１のトランジスタと、前記第１のトランジスタのボディ領域に接続される第３の導通ノードを有する第２導電型の第２のトランジスタと、前記第１のトランジスタの第２の導通ノードに接続される第４の導通ノードを有する第１導電型の第３のトランジスタとを含み、
各々が前記第１の方向に沿って整列して配置されるメモリセルを有する複数の第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群のメモリセルの第２のトランジスタの制御電極が接続される複数の第１のワード線と、
各々が前記第２の方向に沿って整列して配置されるメモリセルを有する複数の第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群のメモリセルの第３のトランジスタの制御電極が接続される複数の第２のワード線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第２のトランジスタの第５の導通ノードが接続される複数の第１のビット線と、
各前記第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群の第３のトランジスタの第６の導通ノードが接続される複数の第２のビット線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第１のトランジスタの制御電極が接続されて所定電圧を伝達する複数のチャージ線とを備える、半導体記憶装置。
【請求項１３】
各前記メモリセルは、第１の方向において位置をずらせてかつ隣接して配置される第１および第２の活性領域に形成され、前記第１の活性領域には前記第２のトランジスタが形成され、前記第２の活性領域には前記第１および第３のトランジスタが形成される、請求項１２記載の半導体記憶装置。
【請求項１４】
各前記第１のトランジスタの制御電極は、前記第２の方向に沿って連続的に延在する導電層で構成され、
各前記第３のトランジスタの制御電極は、前記第２の方向に沿って連続的に延在する導電層で形成され、
各前記第２のトランジスタの制御電極は、対応のメモリセル領域において前記第１の活性領域を横切るように形成される前記第２の方向に沿って配置される導電層で構成される、請求項１３記載の半導体記憶装置。
【請求項１５】
各前記第２のメモリセル群に対応して配置され、各々が対応の第２のメモリセル群のメモリセルに対して前記固定電圧を伝達する複数のソース線をさらに備える、請求項１２に記載の半導体記憶装置。
【請求項１６】
第１のアドレス信号に従って前記複数の第１のワード線のうちのアドレス指定された第１のワード線および前記複数の第１のビット線のうちのアドレス指定された第１のビット線を選択する第１のポートアクセス回路と、
第２のアドレス信号に従って前記複数の第２のワード線のうちのアドレス指定された第２のワード線と前記複数の第２のビット線のうちのアドレス指定された第２のビット線を選択する第２のポートアクセス回路をさらに備える、請求項１２記載の半導体記憶装置。
【請求項１７】
前記第１のポートアクセス回路は、選択時、前記複数の第１のビット線を並行して選択し、
前記第２のポートアクセス回路は、活性化時、前記複数の第２のビット線を、並行して選択する、請求項１６記載の半導体記憶装置。
【請求項１８】
データ読出時、第１のアドレス信号に従って前記複数の第１のワード線のうちのアドレス指定された第１のワード線および前記複数の第１のビット線のうちのアドレス指定された第１のビット線を選択すると共に前記チャージ線の電位を固定値に維持する第１のポートアクセス回路と、
データ書込時、第２のアドレス信号に従って前記複数の第２のワード線のうちのアドレス指定された第２のワード線と前記複数の第２のビット線のうちのアドレス指定された第２のビット線と前記複数のチャージ線のうちのアドレス指定されたチャージ線を選択する第２のポートアクセス回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項１９】
データ書込時、第１のアドレス信号に従って前記複数の第１のワード線のうちのアドレス指定された第１のワード線および前記複数の第１のビット線のうちのアドレス指定された第１のビット線を選択すると共に前記チャージ線の電位を固定値に維持する第１のポートアクセス回路と、
データ読出時、第２のアドレス信号に従って前記複数の第２のワード線のうちのアドレス指定された第２のワード線と前記複数の第２のビット線のうちのアドレス指定された第２のビット線を選択すると共に前記複数のチャージ線の電位を前記固定値に維持する第２のポートアクセス回路をさらに備える、請求項１２記載の半導体記憶装置。
【請求項２０】
第１および第２の方向に沿って整列してアレイ状に配列され、各々が絶縁膜上に形成される複数のメモリセルを備え、各メモリセルは、ボディ領域の電圧により情報を記憶しかつ固定電圧を受ける第１の導通ノードと前記ボディ領域により第１の導通ノードと分離して配置される第２および第３の導通ノードとを有する第１のトランジスタと、前記第１のトランジスタの第２の導通ノードに接続される第４の導通ノードを有する第２のトランジスタと、前記第１のトランジスタの第３の導通ノードに接続される第５の導通ノードを有する第３のトランジスタとを含み、
各々が前記第１の方向に沿って整列して配置されるメモリセルを有する複数の第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群のメモリセルの第２のトランジスタの制御電極が接続される複数の第１のワード線と、
各々が前記第２の方向に沿って整列して配置されるメモリセルを有する複数の第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群のメモリセルの第３のトランジスタの制御電極が接続される複数の第２のワード線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第２のトランジスタの第６の導通ノードが接続される複数の第１のビット線と、
各前記第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群の第３のトランジスタの第７の導通ノードが接続される複数の第２のビット線と、
各前記第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第１のトランジスタの制御電極が接続される複数のチャージ線と、
第１のアドレス信号に従って前記複数の第１のワード線のうちのアドレス指定された第１のワード線および前記複数の第１のビット線のうちのアドレス指定された第１のビット線を選択する第１のポートアクセス回路と、
第２のアドレス信号に従って前記複数の第２のワード線のうちのアドレス指定された第２のワード線と前記複数の第２のビット線のうちのアドレス指定された第２のビット線を選択する第２のポートアクセス回路とを備える、半導体記憶装置。
【請求項２１】
前記第１のポートアクセス回路は、選択時、前記複数の第１のビット線を並行して選択し、
前記第２のポートアクセス回路は、活性化時、前記複数の第２のビット線を、並行して選択する、請求項２０記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、絶縁膜上に形成されるＳＯＩ（シリコン・オン・インシュレータ）構造のトランジスタをメモリセルトランジスタとして備える半導体記憶装置に関する。より特定的には、この発明は、入力データと出力データの配列順序を変換する直交変換機能を備える半導体記憶装置のメモリセルアレイの配置に関する。
【背景技術】
【０００２】
画像データ処理分野などにおいては、高速で大量のデータを処理するために、プロセッサなどのロジックとメモリ装置とが同一の半導体チップ上に集積化されるシステムＬＳＩが広く用いられる。このようなシステムＬＳＩにおいては、ロジックとメモリ装置とがチップ上配線で相互接続されるため、以下の利点が得られる：
（１）  信号配線の負荷がボード上配線に比べて小さく、高速でデータ／信号を伝達することができる、
（２）  ピン端子数の制約を受けないため、データのバス幅を大きくすることができ、データ転送のバンド幅を広くすることができる、
（３）  半導体チップ上に各構成要素が集積されるため、小型軽量のシステムを実現することができる、および
（４）  半導体チップ上に形成される構成要素として、ライブラリー化されたマクロを配置することができ、設計効率が改善される。
【０００３】
上記の理由などから、システムＬＳＩが、各分野において広く用いられてきている。集積されるメモリ装置としては、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、およびフラッシュメモリ等の不揮発性半導体記憶装置（不揮発性ＲＡＭ）などが使用される。また、ロジックとしても、制御およびデータ処理を行なうプロセッサ、アナログ／デジタル変換回路などのアナログ処理回路、および専用の論理処理を行なう論理回路などが用いられる。音声および画像データに対するデジタル信号処理においては、フィルタ処理などのデータ処理が行なわれる。このようなデータ処理においては、積和演算を繰返す演算処理が多い。このような演算を、効率的にかつ高速で実行するための構成が、特許文献１（特開２００６−９９２３２号公報）に示されている。
【０００４】
この特許文献１に示される構成においては、メモリセルアレイを、複数のエントリに分割する。各エントリに対して演算処理装置（ＡＬＵ）が設けられる。各エントリに演算対象のデータを格納する。複数のエントリにおいて並列に、ビットシリアル態様で演算処理を行ない、その演算結果を、元のエントリの所定位置に格納する。この演算処理においては、外部からは、データが、ワードシリアルに転送される。したがって、このエントリにデータを格納するためには、ワードシリアルなデータを、ビットシリアルかつワードパラレルなデータ列に変換して、エントリに書込む必要がある。ここで、ビットシリアルかつワードパラレルのデータ列とは、複数ワードの同一位置のビットが並列に転送される態様を示す。ワードシリアルとは、ワード単位でデータが転送される態様を示す。
【０００５】
このデータ列変換のために、上述の特許文献１においては、ＳＲＡＭセルを利用する転置メモリを用いている。ポートＡのワード線およびビット線が、ポートＢのビット線およびワード線とそれぞれ直交するように配置される。ポートＡのワード線に接続されるメモリセルには、同一データのビットが格納される。ポートＢのワード線に接続されるメモリセルには、ポートＡからの複数のデータワードの同一ビット位置のデータビットが格納される。ポートＡからワードシリアルに転送されて格納されたデータを、ポートＢからワードパラレルなデータ列として読出す。また、ポートＢからビットシリアルかつワードパラレルに転送されて格納されたデータを、ポートＡからワードシリアルデータ列として読出す。
【０００６】
また、一般に、画像および音声処理などにおいては、ＤＣＴ変換（離散コサイン変換）などの直交変換処理を高速に行なうことが要求される。この直交変換アルゴリズムを実行する場合、データの入出力順序を変換する必要がある。このような直交変換を高速に行なうことを目的とする信号処理装置が、特許文献２（特開平１０−７４１４１号公報）に示されている。この特許文献２に示される構成においては、画像データが、ビットパラレルかつワードシリアルなシーケンスで、すなわちワード（画素データ）単位で入力される。この入力画素データ列を、直列／並列変換回路を用いてワードパラレルかつビットシリアルなデータ列に変換してメモリセルアレイに書込む。メモリセルアレイおいては、画面上同一ブロックを構成するデータが、列方向に整列して格納される。すなわち、各メモリアレイブロックにおいて、対応の画像ブロックを構成する画素データが、メモリアレイの行ごとにワード単位で格納される。メモリアレイブロックごとに、演算器が設けられる。
【０００７】
この特許文献２に示される構成においては、メモリアレイブロックと対応の演算器との間でワード（１つの画素に対応するデータ）単位でデータを転送する。各ブロック個々に、対応の演算器において転送されたワードに対して同一処理を実行して、ＤＣＴ変換によるフィルタ処理を、高速で実行することを図る。演算処理結果は、再びメモリセルアレイに書込まれる。この後、メモリセルアレイの格納データに対し、再度、並列／直列変換を行なって、ビットシリアルかつワードパラレルなデータをビットパラレルかつワードシリアルなデータ列に変換する。１ラインごとの画素データを、順次、ワードシリアルなシーケンスで出力する。通常の処理においては、データのビット位置の変換は行なわれない。演算器において通常の演算処理を複数のデータに対して並列に実行する。
【０００８】
また、携帯電話などの携帯端末機器においては、低消費電力および小型軽量化が強く要求される。低消費電力かつ高速動作を実現するメモリセル構造が、非特許文献１（F. Morishita et al.,“A Capacitorless Twin-Transistor Random Access Memory（TTRAM）on SOI,”Proc. CICC, Sep. 2005, pp.435-438）および非特許文献２（K. Arimoto et al.,“A Configurable Enhanced T2RAM Macro for System-Level Power Management Unified Memory,”Proc. VLSI Symp.）に示されている。
【０００９】
非特許文献１に示される構成においては、メモリセルは、直列に接続される２つのＳＯＩ（シリコン・オン・インシュレータ）トランジスタで構成される。１つのトランジスタ（ストレージトランジスタ）のボディ領域を記憶ノードとして利用し、別のトランジスタをアクセストランジスタとして利用する。ボディ領域はフローティング状態である。このボディ領域の電位に応じて、ストレージトランジスタのしきい値電圧が変化する。ストレージトランジスタのソースノードを、電源電圧レベルに維持する。データ読出時、メモリセルを流れる電流を検知して、データの読出を行なう。データ書込時においては、ストレージトランジスタのボディ領域と制御電極との間の容量結合を利用して、ボディ領域の電圧を書込データに応じた電圧レベルに設定する。
【００１０】
また、非特許文献２に示される構成においては、非特許文献１と同様、アクセス用トランジスタとデータ記憶用のトランジスタとで、１つのメモリセルが構成される。データ読出動作は、非特許文献１に示される構成と同じである。データ書込時、ＧＩＤＬ（ゲート・インデュースト・ドレイン・リーク）電流を、ゲート／ボディ領域間の容量結合に代えて利用する。このＧＩＤＬ電流を利用することにより、記憶ノードの電位を、ほぼ電源電圧レベルまで高くすることを図る。
【特許文献１】特開２００６−９９２３２号公報
【特許文献２】特開平１０−７４１４１号公報
【非特許文献１】F. Morishita et al.,“A Capacitorless Twin-Transistor Random Access Memory（TTRAM）on SOI,”Proc. CICC, Sep. 2005, pp.435-438
【非特許文献２】K. Arimoto et al.,“A Configurable Enhanced T2RAM Macro for System-Level Power Management Unified Memory,”Proc. VLSI Symp.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
データ処理量の増大に伴って、高速で直交変換処理を行なうためには、直交変換用のメモリも、大容量化が要求される。特許文献１に示される直交変換用の転置メモリにおいては、デュアルポートＳＲＡＭセルが用いられている。このデュアルポートＳＲＡＭセルの場合、１ビット当たり、データ記憶用の４個のトランジスタおよび２つのポートからのアクセス用の４個のトランジスタと合計８個のトランジスタが必要となる。したがって、メモリのサイズが大きくなり、大容量化を行なうとチップサイズが増大するという問題が生じる。
【００１２】
また、特許文献２に示される構成においては、データ配列の変換に、フリップフロップのアレイを利用している。したがって、特許文献１と同様、データ配列変換のための回路のレイアウト面積が大きく、高集積化には適していない。
【００１３】
非特許文献１および２においては、メモリセルを２個のＳＯＩトランジスタで構成し、電荷蓄積のためにボディ領域を利用し、ＤＲＡＭのような複雑な形状のキャパシタは利用していない。従って、プロセスの微細化に追随してスケーリングが可能であり、また、製造プロセスも、標準ＣＭＯＳロジックプロセスとコンパチブルである。しかしながら、これらの非特許文献１および２においては、シングルポートのメモリセル構成が示されているだけであり、デュアルポートなどのマルチポート構成については何ら考察されていない。特に、非特許文献１および２に示されるメモリ（ＴＴＲＡＭ）においては、メモリセル内において記憶用のストレージトランジスタのソースノードがたとえば電源電圧レベルに固定される。ストレージトランジスタおよびアクセストランジスタの直列体を通して流れる電流を検出して、データの読出が行なわれる。したがって、データ記憶用のストレージトランジスタに対し、異なるポートに対するアクセス用のトランジスタを配置するためには、各ポートに対して読出電流の大きさが同一となるように、メモリセルのトランジスタの配置を工夫する必要がある。
【００１４】
特に、非特許文献１に示されるメモリセルレイアウトにおいては、１つの列においてデータ記憶用のトランジスタとアクセス用のトランジスタとが、列方向に沿って整列して配置される。また、アクセス用トランジスタの活性領域とビット線とが平行に、平面レイアウトにおいて重なり合うように配置される。このメモリセルレイアウトの場合、２つのポートのアクセストランジスタを、データ記憶用のトランジスタに対して対称的に配置するのは、困難である。
【００１５】
特に、直交変換を行なう場合、１つのポートについての行および列が、他のポートについての列および行に対応する。したがって、２つのポートについて、ワード線を直交して配置し、またビット線についても、異なるポートについてのビット線は直交して配置する必要がある。したがって、直交変換用のメモリを実現するためには、単純なデュアルポートメモリのレイアウトよりもさらにレイアウト上の工夫が必要となる。
【００１６】
それゆえ、この発明の目的は、プロセスの微細化に追随して、スケーリングを容易に行なうことのできるメモリセル構成を有する直交変換用半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１７】
この発明に係る半導体記憶装置は、メモリセルとして、データ記憶用の素子として、ＴＴＲＡＭセルのデータ記憶用トランジスタ（ストレージトランジスタ）を利用する。１つ観点において、メモリセルのデータ記憶用の第１のトランジスタとして、２つのドレインを有するダブルドレイン構造のＳＯＩトランジスタを利用する。このダブルドレイントランジスタは、ボディ領域およびソース領域をポート共通に有し、ドレインをポート個々に有する。これらのドレイン各々に、ポートアクセス用の第２および第３のトランジスタを個々に接続する。または、これに代えて、ストレージトランジスタのドレインおよびボディ領域を、それぞれ別々のアクセストランジスタに接続する。別の観点において、、メモリセルのデータ記憶用の第１のトランジスタのドレインおよびボディ領域を、それぞれ別々の第２および第３のアクセストランジスタに接続する。
【００１８】
このメモリセルを第１および第２の方向に整列して２次元アレイ状に配列する。メモリセルアレイに対してポートアクセスのために、複数の第１のワード線、複数の第２のワード線、複数の第１のビット線、複数の第２のビット線、および複数のチャージ線を設ける。複数の第１のワード線は、各々が第１の方向に沿って整列して配置されるメモリセルを有する複数の第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群の第２のトランジスタの制御電極が接続される。複数の第２のワード線は、各々が第２の方向に沿って整列して配置されるメモリセルを有する複数の第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第３のトランジスタの制御電極が接続される。複数の第１のビット線は、第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第２のトランジスタの導通ノードが接続される。複数の第２のビット線は、第１のメモリセル群に対応して配置され、各々に対応の第１のメモリセル群の第３のトランジスタの導通ノードが接続される。複数のチャージ線は、各第２のメモリセル群に対応して配置され、各々に対応の第２のメモリセル群の第１のトランジスタの制御電極が接続される。
【発明の効果】
【００１９】
この発明に従う半導体記憶装置においては、ＴＴＲＡＭセルをベースに用いてデュアルポートＲＡＭを構成している。したがって、個別キャパシタ素子をデータ記憶用に利用していないため、製造プロセスの微細化に追随して、メモリセルをスケーリングすることができる。また、データの読出は、非破壊読出であり、メモリセルキャパシタへの電荷の再書込を行なう時間が不要となり、高速アクセスが実現される。
【００２０】
また、ＳＲＡＭセルに比べてトランジスタの数が少なく、セル占有面積を低減できる。
【発明を実施するための最良の形態】
【００２１】
［システム構成］
図１は、この発明に従う直交変換用半導体記憶装置が適用される信号処理システムの全体の構成を概略的に示す図である。この直交変換用半導体記憶装置の用途は、この図１に示す信号処理システムに限定されないが、ここで、直交変換の用途を明確に示すために、並列演算処理を行なう信号処理システムを適用例の一例として示す。
【００２２】
図１において、信号処理システム１は、各種処理を実行する演算機能を実現するシステムＬＳＩ２と、システムＬＳＩ２と外部システムバス３を介して接続される外部メモリとを含む。外部メモリは、大容量メモリ４と、高速メモリ５と、システム立上げ時の命令などの固定情報を格納する読出専用メモリ（リード・オンリー・メモリ：ＲＯＭ）を含む。大容量メモリ４は、たとえばクロック同期型ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）で構成され、高速メモリ５は、たとえばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成される。
【００２３】
システムＬＳＩ２は、内部システムバス７に並列に結合される基本演算ブロックＦＢ１−ＦＢｈと、これらの基本演算ブロックＦＢ１−ＦＢｈの処理動作を制御するホストＣＰＵ８と、信号処理システム１の外部からの入力信号ＩＮを内部処理用データに変換する入力ポート９と、内部システムバス７から与えられた出力データを受けてシステム外部へ転送される出力信号ＯＵＴを生成する出力ポート１０を含む。ホストＣＰＵ８は、内部システムバス７を介して、基本演算ブロックＦＢ１−ＦＢｈの処理動作を制御する。
【００２４】
入力ポート９および出力ポート１０は、たとえばライブラリ化されたＩＰ（インテグリチャル・プロパティ）ブロックで構成され、データ／信号の入出力に必要な機能を実現する。
【００２５】
システムＬＳＩ２は、さらに、内部システムバス７に並列に結合される割込コントローラ１１、ＣＰＵ周辺１２、ＤＭＡ（ダイレクト・メモリ・アクセス）コントローラ１３、外部バスコントローラ１４、および専用ロジック１５を含む。
【００２６】
割込コントローラ１１は、基本演算ブロックＦＢ１−ＦＢｈからの割込信号を受け、ホストＣＰＵ８に対して割込を通知する。ＣＰＵ周辺１２は、ホストＣＰＵ８の各種類に必要な制御動作を実行する。ＤＭＡコントローラ１３は、基本演算ブロックＦＢ１−ＦＢｈからの転送要求に従って外部メモリに対するデータ転送を実行する。外部バスコントローラ１４は、ホストＣＰＵ８またはＤＭＡコントローラ１３からの指示に従って、外部システムバス３に接続されるメモリ４−６に対するアクセスを制御する。
【００２７】
ＤＭＡコントローラ１３には、基本演算ブロックＦＢ１−ＦＢｈから転送要求としてＤＭＡ要求信号が与えられる。
【００２８】
基本演算ブロックＦＢ１−ＦＢｈは、同一構成を有するため、図１においては、基本演算ブロックＦＢ１の構成を代表的に示す。
【００２９】
基本演算ブロックＦＢ１は、主演算回路２０と、マイクロ命令メモリ２１と、コントローラ２２と、ワークデータメモリ２３と、システムバスインターフェイス（Ｉ／Ｆ）２４とを含む。主演算回路２０は、実際のデータの演算処理を実行する。マイクロ命令メモリ２１は、主演算回路２０における演算処理を指定するマイクロ命令を格納する。コントローラ２２は、マイクロ命令メモリ２１からのマイクロ命令に従って、主演算回路２０の演算処理を制御する。ワークデータメモリ２３は、コントローラ２２の中間処理データまたは作業用データを格納する。システムバスインターフェイス２４は、基本演算ブロックＦＢ１の内部と内部システムバス７との間でのデータ／信号の転送を行なう。
【００３０】
主演算回路２０は、複数のメモリセルが行列状に配列されるメモリセルマット４０と、メモリセルマット４０の格納データに対しビットシリアル態様で演算を行なう複数の並列に配置される演算器（ＡＬＵ）４１と、演算器４１間のデータ転送経路を設定するＡＬＵ間相互接続用スイッチ回路４２とを含む。
【００３１】
メモリセルマット４０は、複数のエントリに分割される。このエントリは、メモリセルマット４０の各メモリセル列により構成され、１エントリに多ビットデータの各ビットが格納される。
【００３２】
演算器４１は、メモリセルマット４０の各エントリに対応して設けられ、対応のエントリからのデータをビットシリアルに受けて演算処理を行ない、その処理結果をメモリセルマット４０の指定されたエントリ（例えば、対応のエントリ）の所定の位置に格納する。
【００３３】
ＡＬＵ間相互接続用スイッチ回路４２により、演算器４１の接続経路が切換えられ、異なるエントリのデータの演算が可能となる。
【００３４】
コントローラ２２は、マイクロ命令メモリ２１に格納されるマイクロ命令に従ってマイクロプログラム方式に従った動作を行なう。このマイクロプログラム動作に必要なワークデータが、ワークデータメモリ２３に格納される。システムバスＩ／Ｆ２４により、ホストＣＰＵ８またはＤＭＡコントローラ１３が、メモリセルマット３０、コントローラ２２内への制御レジスタ、マイクロ命令メモリ２１およびワークデータメモリ２３へアクセスすることが可能となる。
【００３５】
このシステムバスＩ／Ｆ２４と主演算回路２０との間に、切換回路（ＭＵＸ）２６が設けられる。切換回路２６は、システムバスＩ／Ｆ２４および直交変換回路３０の一方と主演算回路２０との間を接続する。直交変換回路３０は、この発明に従って構成される直交変換用記憶装置を含み、与えられたデータ列の並び替えを実行する。
【００３６】
すなわち、直交変換回路３０は、システムバスＩ／Ｆ２４からビットパラレルかつワードシリアルの態様で転送されるデータを受け、ワードパラレルかつビットシリアルな態様で転送して、メモリセルマット４０のエントリに、異なるデータワードの同一位置のビットを並列に書込む。また、直交変換回路３０は、主演算回路２０のメモリセルマット４０からワードパラレルかつビットシリアルに転送されるデータ列を転置して、ビットパラレルかつワードシリアルな態様で転送する。これにより、システムバスＩ／Ｆ２４とメモリセルマット３０との間のデータ転送の整合性を確立する。
【００３７】
ここで、前述のように、ビットシリアルは、１つのデータワードを構成するビットが順次転送または処理される態様を示し、ビットパラレルは、１つのデータワードを構成するビットが、並列に転送される処理または態様を示す。また、エントリ（またはワード）パラレルは、複数のエントリ（またはワード）が並列に転送または処理される態様を示し、エントリ（またはワード）シリアルは、複数のエントリ（またはワード）のデータが順次転送されまたは処理される態様を示す。
【００３８】
本明細書においては、ビットシリアルかつワードパラレルなデータ列とビットパラレルかつワードシリアルなデータ列の間の変換を、「直交変換」と規定する。
【００３９】
切換回路２６は、コントローラ２２からのワークデータを選択して主演算回路２０に転送するように構成されてもよい。この場合、ワークデータメモリ２３は不要となる。また、演算対象データ列を直交変換により転置する必要がない場合には、切換回路２６は、システムバスＩ／Ｆ２４を選択して主演算回路２０に接続する。
【００４０】
信号処理システム全体の処理動作ならびに主演算回路２０の構成および処理動作については、既に、同一出願人による特許文献１において詳細に説明されているものの、以下においては、本発明に従う直交変換回路の作用効果を十分に理解するために、主演算回路２０の構成および動作について簡単に説明する。
【００４１】
図２は、図１に示す主演算回路２０のメモリセルマット４０および演算器（ＡＬＵ）４１の配置を概略的に示す図である。メモリセルマット４０においては、メモリセルＭＣが行列状に配列され、Ｍ個のエントリＥＲＹに分割される。エントリＥＲＹは、Ｎビットのビット幅を有する。メモリセルマット４０においては、Ｍ個のエントリＥＲＹに共通に、ワード線ＷＬが配設され、１つのエントリＥＲＹに対してビット線対ＢＬＰが配置される。ビット線対ＢＬＰのビット線ＢＬおよび／ＢＬが、データ転送線として利用される。
【００４２】
演算器４１は、エントリＥＲＹそれぞれに対応して設けられ、演算処理ユニット４５を構成する。演算器４１は、加算、論理積、一致検出（ＥＸＯＲ）、および反転（ＮＯＴ）などの演算を実行することができる。各エントリＥＲＹと対応の演算器４１との間でデータのロードおよびストアを行なって、演算処理を実行する。演算器４１の演算内容は、図１に示すコントローラ２２により設定される。
【００４３】
エントリＥＲＹには、それぞれ演算処理対象のデータが格納され、演算器４１が、ビットシリアル態様で演算処理を実行する。したがって、演算処理ユニット４５においては、ビットシリアルかつエントリパラレルな態様でデータの演算処理が実行される。
【００４４】
演算処理ユニット４５において、ビットシリアルな態様で演算処理を実行することにより、以下の利点が得られる。すなわち、演算対象のデータのビット幅が用途に応じて異なる場合においても、単に、演算サイクル数がデータワードのビット幅に応じて変更されるだけである。その処理内容は変更されず、語構成の異なるデータ処理に対しても、容易に対応することができる。また、複数のエントリＥＲＹのデータを、演算処理ユニット４５において並行して処理することができる。従って、エントリ数Ｍを大きくすることにより、大量のデータを一括して演算処理することができる。
【００４５】
メモリセルＭＣは、たとえば、ＳＲＡＭセルで構成され、高速アクセスを行なってデータの転送を行なうことができる。
【００４６】
主演算回路２０において演算を行なう場合には、まず、エントリＥＲＹそれぞれに、演算対象データが格納される。次いで、格納されたデータのある桁のビットを、すべてのエントリＥＲＹについて並列に読出し、対応の演算器４１へ転送する（ロードする）。すなわち、ワード線ＷＬを選択状態へ駆動することにより、選択ワード線に接続されるメモリセルＭＣのデータが、対応のビット線対ＢＬＰ上に読出される。この読出されたデータが対応の演算器４１へ転送される。
【００４７】
二項演算を行なう場合には、エントリＥＲＹそれぞれにおいて、二項演算の組のデータが格納される。１つのデータワードのビットが転送された後、別のデータワードのビットに対し同様の転送動作が行なわれる。この後、演算器４１各々が、二項演算を行ない、その演算処理結果が、演算器４１から対応のエントリＥＲＹ内の所定領域に再書込（ストア）される。
【００４８】
図３は、図２に示す主演算回路２０における演算操作の一例を示す図である。図３においては、２ビット幅のデータワードＰＸａおよびＰＸｂの加算を行なって、データワードＰＸｃを生成する。エントリＥＲＹの各々には、演算対象の組をなすデータワードＰＸａおよびＰＸｂが、ともに格納される。この図３において、第１行目のエントリＥＲＹに対する演算器３１においては、１０Ｂ＋０１Ｂの加算が行なわれ、２行目のエントリＥＲＹに対する演算器４１においては、００Ｂ＋１１Ｂの演算が行なわれる。ここで、“Ｂ”は、２進数を示す。３行目のエントリＥＲＹに対する演算器４１においては、１１Ｂ＋１０Ｂの加算が行なわれる。以下、同様に、エントリＥＲＹそれぞれに格納されたデータワードＰＸａおよびＰＸｂの加算演算が実行される。
【００４９】
演算は、下位側ビットから順に、ビットシリアル態様で行なわれる。なお、各エントリＥＲＹにおいて、データワードＰＸａの下位ビットＰＸａ［０］を対応の演算器（ＡＬＵ）４１へ転送する。次いで、データワードＰＸｂの下位ビットＰＸｂ［０］を対応の演算器４１へ転送する。演算器４１において、それぞれ、与えられた２ビットデータを用いて加算演算を行なう。この加算演算結果ＰＸａ［０］＋ＰＸｂ［０］は、データワードＰＸｃの下位ビットＰＸｃ［０］の位置に書込まれる（ストアされる）。たとえば、第１行目のエントリＥＲＹにおいては、ビット“１”は、ＰＸｃ［０］の位置に書込まれる。
【００５０】
この加算処理が、次いで上位ビットＰＸａ［１］およびＰＸｂ［１］に対しても行なわれ、その加算結果ＰＸａ［１］＋ＰＸｂ［１］は、ビットＰＸｃ［１］の位置に書込まれる。
【００５１】
加算演算によっては、桁上がりが生じる可能性がある。この桁上がり（キャリー）の値は、ビットＰＸｃ［２］の位置に書込まれる。これにより、データワードＰＸａおよびＰＸｂの加算がすべてのエントリＥＲＹにおいて完了し、その結果が、データＰＸｃとして、エントリＥＲＹ各々において格納される。１０２４個のエントリが設けられる場合、１０２４組のデータの加算を並列に実行することができる。
【００５２】
この図３に示すように、ビットシリアル態様で演算を実行する場合、メモリセルマット４０と演算器４１との間でのデータビットの転送にそれぞれ、１マシンサイクル必要とされ、また、演算器４１において１マシンサイクルの演算サイクルが必要とされる構成を考える。この場合、２ビットデータの加算および加算結果の格納を行なうためには、４マシンサイクルが必要となる。すなわち、演算処理データの各桁当たり４マシンサイクル必要となる。しかしながら、メモリセルマット４０を複数のエントリＥＲＹに分割し、各エントリＥＲＹに演算対象データの組をそれぞれ格納し、対応の演算器４１において、ビットシリアル態様で演算処理を行なう構成を用いることにより、以下の特長が実現される。すなわち、１つ１つのデータの演算には、比較的大きなマシンサイクルが必要とされるものの、処理すべきデータ量が非常に多い場合には、演算の並列度を高くすることにより、高速データ処理を実現することができる。また、ビットシリアル態様で演算処理を行なうことにより、処理されるデータのビット幅は固定されず、種々のデータ構成を有するアプリケーションに容易に適応することができる。
【００５３】
図４は、主演算回路２０の具体的構成の一例を示す図である。主演算回路２０においては、メモリセルマット４０に配列されるメモリセルＭＣは、シングルポートＳＲＡＭセルである。図の垂直方向に整列するメモリセル群それぞれに対応してワード線ＷＬが配置され、各エントリに対応してビット線対ＢＬＰが配置される。メモリセルＭＣは、これらのビット線対ＢＬＰとワード線ＷＬの交差部に対応して配置される。１つのワード線ＷＬには、エントリＥＲＹ０−ＥＲＹ（Ｍ−１）の同一位置に配置されるメモリセルＭＣが接続される。エントリＥＲＹ０−ＥＲＹ（Ｍ−１）ごとに対応して配置されるビット線対ＢＬＰ０−ＢＬＰ（Ｍ−１）においては、対応のエントリのメモリセルが接続される。
【００５４】
メモリセルマット４０のワード線ＷＬに対して設けられるロウデコーダ５４は、コントローラ２２または直交変換回路３０からのアドレス信号に従って、演算対象のデータビットが接続されるワード線ＷＬを選択状態へ駆動する。ロウデコーダ５４により、エントリＥＲＹ０−ＥＲＹ（Ｍ−１）において、同一位置のデータビットを並行して選択することができる。
【００５５】
演算処理ユニット４５においては、演算器（ＡＬＵ）４１が、ビット線対ＢＬＰ０−ＢＬＰ（Ｍ−１）に対応して配置される。演算処理ユニット４５とメモリセルマット４０との間に、データのロード／ストアを行なうための読出／書込回路４８が設けられる。この読出／書込回路４８は、メモリセルマット４０からの転送データを増幅するセンスアンプ群５０と、メモリセルマット４０へ書込データを転送するライトドライバ群５２とを含む。センスアンプ群５０およびライトドライバ群５２は、それぞれ、ビット線対ＢＬＰ０−ＢＬＰ（Ｍ−１）各々に対応して設けられるセンスアンプおよびライトドライバを含む。
【００５６】
読出／書込回路４８に対して、直交変換回路３０と内部メモリバス５７を介してデータの授受を行なう入出力回路５６が設けられる。この入出力回路５６により、メモリセルマット４０と内部メモリバス５７との間でのデータ転送が行なわれる。この入出力回路５６のデータの入出力ビット幅は、システムバスＩ／Ｆ２４が転送するデータのビット幅以上の値に設定される。
【００５７】
入出力回路５６におけるデータビット幅と１つのワード線ＷＬに接続されるエントリのビット幅（Ｍ）との調整を行なうために、カラムデコーダ５８が設けられる。カラムデコーダ５８からの列選択線ＣＬにより、直交変換回路３０の転送データビット幅に応じた数のビット線対（センスアンプまたはライトドライバ）が並行して選択される。カラムデコーダ５８には、コントローラ２２または直交変換回路３０からのエントリアドレスが与えられる。カラムデコーダ５８に与えられるアドレスのビット数は、直交変換回路３０との間で転送されるデータのビット幅に応じて適切に定められる。
【００５８】
列選択線ＣＬにより選択されたエントリが、入出力回路５６に接続され、直交変換回路３０またはシステムバスとの間で内部メモリバス５７を介してデータの転送が行なわれる。
【００５９】
図４に示すように、ロウデコーダ５４により、エントリＥＲＹ０−ＥＲＹ（Ｍ−１）が選択され、選択されたエントリの所定数のエントリに対して並列にデータの書込が実行される。したがって、入出力回路５６は、異なるエントリに格納されるデータを転送する必要がある。一方、システムバスＩ／Ｆ２４を介して転送されるデータは、データワード単位のデータであり、１つのエントリＥＲＹに含まれるデータである。したがって、このシステムバスＩ／Ｆ２４のワードシリアルかつビットパラレルの転送データ（内部システムバス７上の転送データ）を、メモリセルマット４０に書込むのに適したビットシリアルかつワードパラレルなデータに変換する必要がある。また逆の配列変換も必要となる。この機能を、前述のように、直交変換機能と呼び、直交変換回路３０により、データ配列の変換を実行する。
【００６０】
図５は、図１に示す直交変換回路３０におけるデータ配列変換操作によるデータの流れを模式的に示す図である。図５においては、４ビットデータが、外部の大容量メモリ（ＳＤＲＡＭ）４から転送され、直交変換回路３０から４ビットデータが、主演算回路２０内のメモリセルマット４０へ転送される場合の動作が、一例として示される。
【００６１】
ＳＤＲＡＭ４に、４ビットデータａ（ビットａ０−ａ３）ないしｉ（ビットｉ３−ｉ０）が格納される。このＳＤＲＡＭ４から、内部システムバス（７）を介して、４ビットデータＤＴＥ（データｉ：ビットｉ３−ｉ０）の各ビットが、並列に転送される。このＳＤＲＡＭ４からのデータＤＴＥは、メモリセルマットの同一エントリＥＲＹに格納されるエントリ単位のデータである。直交変換回路３０のメモリ３０ａにおいて、転送された４ビットデータの各ビットがＹ方向に整列して格納される。直交変換回路３０のメモリ３０ａ内において、Ｘ方向に順次転送データが格納される。
【００６２】
この直交変換回路３０内からメモリセルマット４０へのデータ転送時においては、メモリ３０ａにおいて、Ｘ方向に整列するビットが並列に読出され、Ｙ方向に沿って順次選択ビット位置を更新してデータ転送が行なわれる。したがって、ビットｅ１、ｆ１、ｇ１およびｈ１で構成されるデータＤＴＡが、メモリセルマット４０の４エントリに並行して格納される。このアドレス単位のデータＤＴＡは、メモリセルマットにおいて１アドレスの指定時に格納されるデータであり、メモリセルマット４０のエントリ位置情報および書込ビット位置情報が示す位置に格納される。この操作を、順次繰返し、全転送データについて実行することにより、メモリセルマット４０において複数のエントリ（４エントリ単位）に、複数のデータビットが並列に書込まれる。エントリＥＲＹにおいては、それぞれ、エントリ単位のデータＤＴＥが格納される。
【００６３】
メモリセルマット４０から内部システムバス（７）を介して外部へ転送する場合には、図５において破線で示すようにその逆の方向にデータが流れ、アドレス単位のデータＤＴＡが、直交変換回路３０に順次Ｙ方向に沿って格納される。この場合、直交変換回路３０においては別の図示しないメモリに読出データが格納される（データの格納態様はメモリ３０ａの場合と同様である）。この直交変換回路３０において、１つのメモリのみが設けられていてもよいが、１つの実施の形態として２つのメモリを配置するのは、以下の理由による。すなわち、後に詳細に説明するように、メモリとして各ポートが完全なＩＯポート構成をとると消費電流の観点から問題が生じる可能性があり、２つのポートをそれぞれ読出ポートおよび書込ポートとして利用して、転送データの方向を各メモリにおいて固定するためである。
【００６４】
直交変換回路３０の別のメモリからＸ方向に整列するエントリ単位のデータＤＴＥが読出され、システムバスＩ／Ｆ（２４）を介して転送される。従って、このメモリセルマット４０からシステムバスを介してＳＤＲＡＭ４へデータを転送する場合には、図５に示すライトデータの流れが反対となるだけであり、同様の変換操作が、直交変換回路３０の別のメモリ内において実行される。
【００６５】
２つの直交変換メモリが利用されても、基本的に、内部システムバスと直交変換回路３０との間ではビットパラレルかつワードシリアルにデータが転送され、直交変換回路３０とメモリセルマット４０との間では、ビットシリアルかつワードパラレルにデータが転送される。
【００６６】
図６は、この発明のベースとして用いられるシングルポートＴＴＲＡＭセルの断面構造を概略的に示す図である。図６において、ＴＴＲＡＭセルは、ＳＯＩ基板６０上に形成される。このＳＩＯ基板６０は、シリコン基板６２と、シリコン基板６２上に形成される埋込絶縁層６３と、埋込絶縁層６３上に形成されるシリコン層（活性層）６４とを含む。ここで、活性層または活性領域は、不純物イオンが注入された領域を示し、ゲート電極下部のボディ領域をも含むものとして用いる。
【００６７】
シリコン層６４は、互いに間をおいて形成されるＮ型不純物領域７０、７２および７４と、Ｎ型不純物領域７０および７２の間に形成されるＰ型不純物領域７１と、Ｎ型不純物領域７２および７４の間に形成されるＰ型不純物領域７３とを含む。このシリコン層６４において、１つのＴＴＲＡＭセルが形成される。
【００６８】
隣接メモリセルとは、実質的にシャロートレンチアイソレーション（ＳＴＩ）構造であるフルトレンチアイソレーション領域７５により、分離される。Ｐ型不純物領域７１上に、ゲート絶縁膜７６およびゲート電極７７が順次積層される。ゲート電極７７が、ワード線ＷＬに接続される。一方、Ｐ型不純物領域７３上には、ゲート絶縁膜７８およびゲート電極１７が順次積層される。ゲート電極７９が、チャージ線ＣＬに結合される。
【００６９】
不純物領域７０−７２、ゲート絶縁膜７６およびゲート電極７７により、アクセストランジスタＡＴが構成される。不純物領域７２−７４、ゲート絶縁膜７８およびゲート電極７９により、情報を記憶する電荷蓄積（ストレージ）トランジスタＳＴが構成される。このストレージトランジスタＳＴのボディ領域は、Ｐ型不純物領域７３により形成される。このＰ型不純物領域７３は、チャネルが形成されるチャネル形成領域７３ａと、電荷を蓄積する電荷蓄積ノード７３ｂを含む。この不純物領域７３は、下部に埋込絶縁層３が形成されており、フローティング状態とされる。この電荷蓄積用のストレージトランジスタＳＴを、ＳＯＩトランジスタで構成し、そのフローティングボディ（フローティング状態のボディ領域）を用いて電荷を蓄積する。
【００７０】
図７は、図６に示すＴＴＲＡＭセルの電気的等価回路を示す図である。図７に示すように、ＴＴＲＡＭセルは、ビット線ＢＬとソース線ＳＬとの間に、アクセストランジスタＡＴおよびストレージトランジスタＳＴが直列に接続される。ストレージトランジスタＳＴのフローティングボディの電荷蓄積ノード７３ｂを、情報を記憶するストレージノードＳＮとして利用する。トランジスタＡＴおよびＳＴの間のノード（プリチャージノード）ＰＮの電位を、書込データに応じて調整し、チャージ線ＣＬとストレージノードＳＮおよびプリチャージノードＰＮとの間の選択的な容量結合により、電荷を蓄積する。
【００７１】
ストレージトランジスタＳＴは、ストレージノードＳＮ（電荷蓄積ノード７３ｂ）にホールが蓄積されていると、そのしきい値電圧が低くなる。一方、ストレージノードＳＮにホールが蓄積されていない場合、ストレージトランジスタＳＴのしきい値電圧が高くなる。このしきい値電圧の高低により、データ“０”および“１”を記憶する。データの読出時においては、ソース線ＳＬからビット線ＢＬに電流を流し、ビット線を流れる電流を検知する。
【００７２】
図８は、図６および図７に示すＴＴＲＡＭセルのデータの書込および読出動作を示すタイミング図である。以下、図８を参照して、図６および図７に示すＴＴＲＡＭセルのデータの書込および読出動作について順に説明する。なお、ソース線ＳＬには、電源電圧ＶＤＤが常時供給される。
【００７３】
（１）  データ“０”の書込動作（０Ｗ）：
ビット線ＢＬは、プリチャージ時およびスタンバイ時、接地電圧（ＧＮＤ）レベルに設定される。この状態で、ワード線ＷＬを、接地電圧ＧＮＤから中間電圧（ＶＤＤ／２）のハイレベルに上昇させる。このとき並行して、チャージ線ＣＬを、Ｈレベル（電源電圧ＶＤＤレベル）から接地電圧ＧＮＤレベルに低下させる。
【００７４】
この状態において、アクセストランジスタＡＴが導通し、ビット線ＢＬとプリチャージノードＰＮとが電気的に結合される。応じて、プリチャージノードＰＮの電圧レベルが、電源電圧ＶＤＤから接地電圧レベル（ビット線プリチャージ電圧レベル）に低下する（後に説明するように、プリチャージノードＰＮは、スタンバイ時Ｈレベルである）。
【００７５】
また、チャージ線ＣＬの電圧降下により、ストレージトランジスタＳＴにおいて、そのゲート−ボディ領域間の容量結合により、ストレージノードＳＮ（フローティングボディ領域７３ｂ）の電圧レベルが、ＨレベルからＬレベルに低下する（ストレージノードＳＮに、データ“１”が書込まれている状態を想定する）。これにより、ストレージノードＳＮに、ホールが蓄積されていない状態が形成される（データ“０”が格納される）。
【００７６】
次いで、ビット線ＢＬを、書込データに応じてＬレベルに維持したまま、チャージ線ＣＬを、ＬレベルからＨレベルに上昇させる。このとき、ワード線ＷＬは、ハイレベル（中間電圧レベル）であり、ビット線ＢＬは、Ｌレベルである。アクセストランジスタＡＴは、導通状態にあり、プリチャージノードＰＮはＬレベルに維持されている。チャージ線ＣＬの電圧が上昇し、ストレージトランジスタＳＴのボディ領域７３のチャネル形成領域７３ａにチャネルが形成されると、このチャネルがシールド層として機能する。これにより、電荷蓄積ノード７３ｂ（ストレージノードＳＮ）の電圧が、少し上昇しても、その少し上昇した電圧レベルに維持され、それ以上の電圧上昇は抑制される。すなわち、ソース線ＳＬから注入されたホールは、このストレージトランジスタＳＴに形成されるチャネルを介してプリチャージノードＰＮ（不純物領域７２）に流入しても、アクセストランジスタＡＴが導通状態であり、接地電圧レベルのビット線ＢＬに放電される。したがって、ストレージノードＳＮは、ホールが蓄積されていない状態が維持され、データ“０”が格納される。
【００７７】
この後、ワード線ＷＬを接地電圧レベルに低下させ、アクセストランジスタＡＴを非導通状態に設定する。このとき、チャージ線ＣＬは、Ｈレベルであり、ソース線ＳＬからの流入ホールにより、プリチャージノードＰＮの電圧レベルが、電源電圧ＶＤＤレベルに上昇する。
【００７８】
（２）  データ“０”の読出動作（０Ｒ）：
ビット線ＢＬをＬレベルに設定する。ワード線ＷＬをハイレベル（中間電圧レベル）に駆動し、アクセストランジスタＡＴを導通状態とする。この状態で、チャージ線ＣＬをＨレベルに維持する。ストレージトランジスタＳＴのしきい値電圧は、ストレージノードＳＮにホールが蓄積されていないため、高い状態となっている。したがって、ソース線ＳＬからストレージトランジスタＳＴおよびアクセストランジスタＡＴを介してビット線ＢＬへ流れる電流量は、少ない。
【００７９】
アクセストランジスタＡＴが導通状態となると、プリチャージノードＰＮの電圧レベルは、ビット線ＢＬとの結合により若干低下する（電圧低下量は、アクセストランジスタＡＴのしきい値電圧とワード線電圧とにより決定され、また、ソース線ＳＬからのホールの注入により、電圧降下は抑制される）。
【００８０】
読出完了後、ワード線ＷＬを接地電圧レベルに駆動して、アクセストランジスタＡＴを非導通状態に設定する。プリチャージノードＰＮには、ソース線ＳＬからホールが流入し、その電圧レベルがＨレベル（電源電圧ＶＤＤレベル）に復帰する。
【００８１】
（３）  データ“０”の保持動作（０Ｈ）：
データ保持動作時においては、ビット線ＢＬおよびワード線ＷＬのレベルをＬレベルに保持する。プリチャージノードＰＮは、ビット線ＢＬの電圧レベルよりも高いＨレベルである。したがって、選択行かつ非選択列のメモリセルにおいても、アクセストランジスタＡＴは、ビット線ＢＬに接続される導通ノード（不純物領域）がソースとなり、そのゲート−ソース間電圧が０Ｖであり、非導通状態を維持する。
【００８２】
このとき、図８に示すように、別の選択メモリセルに対するデータ書込のために、チャージ線ＣＬをＬレベルに低下させた場合、プリチャージノードＰＮおよびストレージノードＳＮの電圧レベルが、ゲートカップリングにより低下する。しかしながら、チャージ線ＣＬを再びＨレベルに駆動することにより、プリチャージノードＰＮおよびストレージノードＳＮの電圧レベルは、元の電圧レベルに復帰する。
【００８３】
このデータ“０”の保持動作は、選択行かつ非選択列のメモリセルにおいても、確実にデータ“０”が保持されることを示す。非選択ビット線は、ワード線電圧の変化に応じて中間電圧レベルのハイレベルに設定される。
【００８４】
（４）  データ“１”の書込動作（１Ｗ）：
このデータ書込時、まず、ビット線ＢＬが、データ“０”書込時と同様、接地電圧ＧＮＤレベルにプリチャージされる。続いて、ワード線ＷＬをハイレベルに駆動し、また、並行して、チャージ線ＣＬをＬレベルに駆動する。アクセストランジスタＡＴが導通し、プリチャージノードＰＮの電圧レベルが、ビット線ＢＬへのホール放出により、Ｌレベルに低下する。また、ストレージノードＳＮ（電荷蓄積ノード７３ｂ）の電圧レベルが、チャージ線ＣＬとの間のゲートカップリングにより低下する。
【００８５】
続いて、ビット線ＢＬを中間電圧レベルのハイレベルに駆動する。これにより、ワード線ＷＬとビット線ＢＬの電位が等しくなり、アクセストランジスタＡＴが非導通状態となる。プリチャージノードＰＮが、アクセストランジスタＡＴのソースノードの場合でも、このプリチャージノードＰＮの電圧レベルは、アクセストランジスタＡＴのしきい値電圧分ワード線ＷＬの電圧レベルより低い電圧レベルであり、その電圧上昇は抑制される。
【００８６】
この状態で、チャージ線ＣＬの電圧レベルを上昇させる。このチャージ線ＣＬの電圧上昇に従って、プリチャージノードＰＮの電圧レベルが上昇し、アクセストランジスタＡＴは、完全に非導通状態となる（ビット線ＢＬおよびワード線ＷＬの電圧が等しくゲート−ソース間電圧が０Ｖである）。応じて、プリチャージノードＰＮ（不純物領域１２）がフローティング状態となり、ゲートカップリングにより電源電圧ＶＤＤレベルのＨレベルにまでその電圧レベルが上昇する。このとき、ストレージノードＳＮの電圧レベル、すなわち、ストレージトランジスタＳＴは、そのボディ領域の電圧レベルが接地電圧レベルであり、しきい値電圧が高い状態である。したがって、チャージ線ＣＬの電圧レベルが上昇しても、プリチャージノードＰＮおよびソース線ＳＬは、ともにＨレベルとなり、ストレージトランジスタＳＴには、ほとんどチャネルは形成されず、容量結合に対するシールド層は存在しない。したがって、チャネルブロックは行なわれず、この容量結合により、チャージ線ＣＬの電圧レベルの上昇に従って、ストレージノードＳＮの電圧レベルが上昇する。
【００８７】
すなわち、ソース線ＳＬからストレージノードＳＮに供給されたホールは、ビット線ＢＬに放出されず、ストレージノードＳＮに蓄積される。これにより、データ“１”を記憶する状態が形成される。
【００８８】
（５）  データ“１”の読出動作（１Ｒ）：
データ読出時においては、選択メモリセルに対して、ビット線ＢＬをＬレベルに設定し、ワード線ＷＬをハイレベルに設定する。応じて、アクセストランジスタＡＴが導通状態となる。チャージ線ＣＬは、Ｈレベルである。ストレージノードＳＮには、ホールが蓄積されており、ストレージトランジスタＳＴのしきい値電圧は低い状態にある。したがって、チャージ線ＣＬ下部において、図６に示すチャネル形成領域７３ａにチャネルが形成され、ソース線ＳＬからストレージトランジスタＳＴおよびアクセストランジスタＡＴを介してビット線ＢＬに大きな電流が流れる。このビット線ＢＬへ流れる電流量は、ワード線ＷＬの電圧レベルが中間電圧レベルであり、比較的小さな値に抑制され、大電流が流れるのは防止される。この電流を検出することにより、データ“１”を読出すことができる。
【００８９】
（６）  データ“１”の保持動作（１Ｈ）：
この保持動作においては、ビット線ＢＬおよびワード線ＷＬのレベルをＬレベルに保持する。この状態では、アクセストランジスタＡＴは非導通状態にある（プリチャージノードＰＮがＨレベルである）。したがって、ソース線ＳＬからビット線ＢＬには電流は流れず、データ“１”が保持される。このとき、チャージ線ＣＬが、接地電圧レベルに駆動されても、プリチャージノードＰＮおよびストレージノードＳＮは、その電圧レベルが容量結合により低下しても、チャージ線ＣＬの電圧上昇により、再び、容量結合により元の電圧レベルに復帰する。
【００９０】
また、選択行かつ非選択列のメモリセルに対しては、対応のワード線がハイレベルに駆動される。このとき、対応の非選択ビット線ＢＬを、ワード線駆動時に、ワード線駆動と同期してハイレベルに維持する。これにより、アクセストランジスタをオフ状態に維持することができ、確実に、記憶データを保持することができる。
【００９１】
このＴＴＲＡＭセルにおいては、フローティングボディ領域に電荷が蓄積される。この蓄積電荷がリークにより消失するまでに要する時間は十分長く、ほぼリフレッシュフリーと考えられる（ＤＲＡＭを基準として）。しかしながら、リフレッシュ動作を行なう場合には、記憶データを読出し、この読出したデータに応じてビット線ＢＬの電位を変化させることにより、記憶データの再書込を行なってリフレッシュを実行する。
【００９２】
この図８に示すタイミング図から明らかなように、データ読出時、ＴＴＲＡＭセルの記憶データの破壊が防止され、いわゆるＤＲＡＭセルにおける再書込期間（リストア期間）は不要である。すなわち、センス動作完了後直ちにワード線ＷＬを非選択状態へ駆動しても、その記憶データは破壊されない。本発明においては、このＴＴＲＡＭセルの特性を活かし、直交変換を行なうデュアルポート構成において、各ポートからのアクセス時間を短縮する。また、データの保持のためには、ＳＯＩトランジスタのボディ領域が利用され、複雑な形状のキャパシタは利用されない。従って、標準ＣＭＯＳプロセスを利用してメモリセルを形成することができ、プロセスの微細化に追随してメモリセルを微細化することができる。
【００９３】
［実施の形態１］
図９は、この発明の実施の形態１において利用される直交変換用メモリセルＭＣの電気的等価回路を示す図である。図９において、メモリセルＭＣは、データを記憶するダブルドレインストレージトランジスタＤＤＳＴと、ポートＡ用のアクセストランジスタＡＴＡと、ポートＢ用のアクセストランジスタＡＴＢとを含む。ポートＡのワード線ＷＬＡおよびビット線ＢＬＡは、ポートＢのワード線ＷＬＢおよびビット線ＢＬＢと、それぞれ、直交して配置される。したがって、ポートＡおよびポートＢの一方からのアクセスデータ列と、他方のポートのアクセスデータ列とは、行および列が転置される。
【００９４】
ダブルドレインストレージトランジスタＤＤＳＴは、チャージ線ＣＬに結合されるゲート電極Ｇと、ソース線ＳＬに結合される一方導通ノード（第１の導通ノード）Ｓと、それぞれアクセストランジスタＡＴＡおよびＡＴＢに結合されるドレインノード（第２および第３の導通ノード）ＤＮＡおよびＤＮＢとを有する。データ記憶用のトランジスタを、ダブルドレインストレージトランジスタＤＤＳＴで構成することにより、１つのストレージトランジスタを、ポートＡおよびポートＢに共通に設けて、ポートＡとポートＢとから並行してアクセスすることができる。
【００９５】
ポートＡ用のアクセストランジスタＡＴＡは、ワード線ＷＬＡ（第１のワード線）上の信号電位に応答して導通し、ドレインノードＤＮＡをビット線（第１のビット線）ＢＬＡに電気的に結合する。ポートＢ用のアクセストランジスタ（第３のトランジスタ）ＡＴＢは、ワード線（第２のワード線）ＷＬＢ上の信号電位に応答して、ドレインノードＤＮＢをビット線（第２のビット線）ＢＬＢに電気的に結合する。これらのドレインノードＤＮＡおよびＤＮＢとアクセストランジスタＡＴＡおよびＡＴＢのそれぞれの接続ノードが、それぞれプリチャージノードＰＮＡおよびＰＮＢである。
【００９６】
この図９に示すように、メモリセルＭＣは、３個のトランジスタで構成され、そのレイアウト面積をＳＲＡＭセルに較べて低減することができる。このメモリセルＭＣの基本的構成は、先の図６および７において示したＴＴＲＡＭセルの構成と同じである（１つのポートについて）。
【００９７】
図１０は、図９に示すダブルドレインストレージトランジスタＤＤＳＴの平面レイアウトを概略的に示す図である。ダブルドレインストレージトランジスタＤＤＳＴは、ダブルドレインＳＯＩトランジスタで構成される。このダブルドレインＳＯＩトランジスタ（ダブルドレインストレージトランジスタ）ＤＤＳＴは、ゲート電極１０２に関して対向して配置されるＮ型不純物領域（第１および第２の不純物領域）１００ａおよび１００ｂと、ゲート電極１０２の短辺側にこれらの不純物領域１００ａおよび１００ｂと分離して配置されるＮ型不純物領域（第３の不純物領域）１０１を含む。これらのＮ型不純物領域１００ａ、１００ｂおよび１０１は、ゲート電極１０２に対し自己整合的に形成される。ゲート電極１０２下部に、Ｐ型不純物領域が配置され、ボディ領域１０３が形成される。このボディ領域１０３は、Ｎ型不純物領域１００ａ、１００ｂおよび１０１と連結するように配置される。
【００９８】
なお、図１０において不純物領域１００ａおよび１００ｂは、図９に示すドレインノードＤＮＡおよびＤＮＢのいずれに対応してもよい。図１０においては、一例として、Ｎ型不純物領域１００ａおよび１００ｂが、それぞれドレインノードＤＮＡおよびＤＮＢに対応するように示す。
【００９９】
図１０に示すように、ダブルドレインストレージトランジスタＤＤＳＴのドレインノード１００ａおよび１００ｂは、ゲート電極１０２に関して対向して配置される。Ｎ型不純物領域１０１は、ソースノードＳを構成し、ソース線ＳＬに接続される。不純物領域１００ａおよび１００ｂが、図９に示すプリチャージノードＰＮＡおよびＰＮＢを介して対応のアクセストランジスタＡＴＡおよびＡＴＢに結合される。したがって、ダブルドレインストレージトランジスタＤＤＳＴのソースノード（不純物領域１０１）からアクセストランジスタＡＴＡおよびＡＴＢの一方導通ノード（プリチャージノードに接続されるノード）に至るまでの長さを互いに等しくすることができ、応じて、配線抵抗／容量（チャネル抵抗／チャネル容量）を等しくすることができる。これにより、正確に、ポートＡおよびポートＢアクセス時において、同じ動作特性で、データの書込／読出を行なうことができる。
【０１００】
図１１は、図１０に示す線Ｌ１１−Ｌ１１に沿った断面構造を概略的に示す図である。図１１において、埋込絶縁膜１０４上にＮ型不純物領域１０１およびＰ型ボディ領域１０３が形成される。Ｎ型不純物領域１０１に隣接して素子分離層１０５が設けられ、また、ボディ領域（Ｐ型不純物領域）１０３に隣接して素子分離領域１０５が設けられる。この素子分離領域１０５は、たとえば、シャロー・トレンチ・アイソレーション構造を有し、隣接セルと完全に分離される（フル・トレンチ・アイソレーション構造を利用する）。埋込絶縁膜１０４は、半導体基板１０６上に形成される。
【０１０１】
ボディ領域１０３上に、図示しないゲート絶縁膜を介してゲート電極１０２が形成される。ゲート電極１０２がＨレベルに維持されると、このボディ領域１０３の電荷蓄積領域（図示せず）にホールが蓄積されているかに従って選択的に、チャネルがその表面（チャネル形成領域）に形成される。
【０１０２】
図１２は、図１０に示す線Ｌ１２−Ｌ１２に沿った断面構造を概略的に示す図である。図１２においては、ボディ領域１０３の両側に、Ｎ型不純物領域１００ａおよび１００ｂが配設される。これらのＮ型不純物領域１００ａおよび１００ｂの外側に、素子分離領域１０５が設けられる。ボディ領域１０３上に、図示しないゲート絶縁膜を介してゲート電極１０２が配置される。Ｎ型不純物領域１００ａおよび１００ｂの外側に素子分離層１０５が形成される。
【０１０３】
ゲート電極１０２に電圧が印加され、ボディ領域１０３の表面にチャネルが形成された場合、Ｎ型不純物領域１００ａおよび１００ｂが電気的に結合され、同電位とされる。これらの不純物領域１００ａおよび１００ｂは、プリチャージノードであり、スタンバイ時においては、ソース線ＳＬからの電流により、電源電圧レベルに維持される。
【０１０４】
図１０から図１２に示すように、ダブルドレインストレージトランジスタＤＤＳＴは、シングルポートのＴＴＲＡＭセルのストレージトランジスタと同様、ＳＯＩトランジスタで構成される。したがって、ボディ領域１０３に対し電荷（ホール）を蓄積し、記憶データに応じてダブルドレインストレージトランジスタＤＤＳＴのしきい値電圧を設定して、データの記憶を行なうことができる。データの書込および読出時の各信号線の印加電圧シーケンスは、各ポートについて、図６および７に示すシングルポートＴＴＲＡＭセルのアクセス時の印加電圧シーケンスと同じである。
【０１０５】
図１３は、１つのメモリセルに対するポートＡおよびポートＢからの読出アクセス時の動作を示す信号波形図である。以下、図１３を参照して、図９に示すメモリセルＭＣに対する読出アクセス動作について簡単に説明する。
【０１０６】
ストレージノードＳＮは、記憶データに応じてＨレベルまたはＬレベルに維持され、このダブルドレインストレージトランジスタＤＤＳＴのしきい値電圧は、記憶データに応じて低い状態または高い状態にある。
【０１０７】
データ読出時、ビット線ＢＬがＬレベル（接地電圧レベル）に維持される。この状態で、ポートＡのワード線ＷＬＡを選択状態へ駆動する。応じて、プリチャージノードＰＮ（ＰＮＡ，ＰＮＢ）の電圧レベルが低下する。チャージ線ＣＬはＨレベルに維持される。ストレージノードＳＮの電圧レベルは、記憶データに応じてＨレベルまたはＬレベルであり、変化はしない。
【０１０８】
ビット線ＢＬＡを流れる電流を、図示しないセンスアンプ（読出回路）でセンスする。この場合、センスアンプ活性化信号ＳＥＮＡを活性化し、内部読出データＤｏｕｔが、内部データＱＡとして時刻ｔａにおいて確定される。時刻ｔａにおいて、内部データＱＡが確定状態とされると、ワード線ＷＬＡを非選択状態へ駆動することができる。すなわち、メモリセルＭＣには、キャパシタが用いられていないため、キャパシタから流出した電荷を再度キャパシタに書込むリストア動作は不要である。したがって、データ読出後、即座に、ワード線ＷＬＡを非選択状態へ駆動することができる。
【０１０９】
ワード線ＷＬＡを非選択状態へ駆動すると、プリチャージノードＰＮＡ（ＰＮＢ）も、元の電圧レベル（Ｈレベル）に復帰する。プリチャージノードＰＮＡおよびＰＮＢは、データ読出時、接地電圧レベルのビット線ＢＬ（ＢＬＡ，ＢＬＢ）に接続されるため、その電圧レベルが低下する。したがって、プリチャージノードＰＮＡが元の電圧レベルに復帰するのを待たずに、時刻ｔｂにおいて、ポートＢのワード線ＷＬＢを選択状態へ駆動することができる。通常、直交変換操作においては、対象データを全てメモリに格納した後に読出が行われる。しかしながら、各アクセスサイクルを短縮することができ、高速で、直交変換用データの格納および読出を行うことができ、応じて、直交変換操作を高速に実行することができる。
【０１１０】
図１４は、この発明の実施の形態１に従うメモリセルを２行２列に配列した場合の平面レイアウトを概略的に示す図である。図１４においてＸ方向に沿って連続的に延在して活性層１１０ａおよび１１０ｂが間をおいて設けられる。活性層１１０ａおよび１１０ｂはソースおよびドレインを構成する不純物領域およびボディ領域を構成する不純物領域両者を含む。この活性層１１０ａに対し、Ｙ方向に延在する活性領域１１１ａ、１１１ｂ、１１１ｃおよび１１１ｄが設けられる。これらの活性領域１１１ａ−１１１ｄは、それぞれ、ボディ領域を介して活性層１１０上に電気的に接続される。したがって、これらの活性領域１１０ａ−１１１ｄは、不純物領域およびボディ領域両者を含み、活性層１１０ａと連結する。
【０１１１】
同様、活性層１１０ｂに対しても、Ｙ方向に延在する活性領域１１１ｅ、１１１ｆ、１１１ｇおよび１１１ｈが設けられる。これらの活性領域１１１ｅ−１１１ｈも同様、活性層１１０ｂに連結される。この活性層１１０ａと活性領域１１１ａ−１１１ｄと活性層１１０ｂおよび活性領域１１１ｅ−１１１ｈは、これらの中心軸に関して鏡映対称に配置される。
【０１１２】
活性領域１１１ａを横切るようにＸ方向に部分的に延在するゲート電極配線１１２ａが設けられる。また、活性領域１１１ｄをＸ方向に沿って横切るように、ゲート電極配線１１２ｂが活性層１１０ａに隣接して、活性領域１１１ｄをＸ方向に沿って横切るように配置される。同様、活性領域１１１ｅをＸ方向に沿って横切るようにかつ活性層１１０ｂに隣接してゲート電極配線１１２ｃが設けられる。また、活性領域１１１ｈをＸ方向に沿って横切るように活性層１１０ｂに隣接してゲート電極配線１１２ｄが設けられる。
【０１１３】
Ｘ方向に沿って連続的に延在してかつ互いに間をおいて第１層金属配線（導電層）１１４ａ−１１４ｆが設けられる。第１層金属配線１１４ａは、コンタクト１２０ａおよび１２０ｂを介して活性領域１１１ｂおよび１１１ｃに電気的に結合される。この第１層金属配線１１４ａは、ソース線ＳＬを構成し、固定電圧（電源電圧）を伝達する。第１層金属配線１１４ｂは、コンタクト１２０ｃおよび１２０ｄを介して、それぞれ、ゲート電極配線１１２ａおよび１１２ｂに電気的に接続される。この第１層金属配線１１４ｂは、ワード線選択信号を伝達するワード線ＷＬ１Ａを構成する。したがって、ゲート電極配線１１２ａおよび１１２ｂは、Ｘ方向に沿って整列してかつ互いに分離して配置されるものの、第１層金属配線１１４ｂにより互いに電気的に結合される。
【０１１４】
第１層金属配線１１４ｃは、コンタクト１２０ｅを介して活性層１１０ａ（活性領域ＡＲ３）に電気的に接続される。この第１層金属配線１１４ｃは、ビット線ＢＬ１Ｂを構成する。第１層金属配線１１４ｄは、図のＸ方向に沿った中央部においてコンタクト１２０ｆを介して活性層１１０ｂに電気的に接続される。この第１層金属配線１１４ｄは、ビット線ＢＬ２Ｂを構成する。
【０１１５】
第１層金属配線１１４ｅは、コンタクト１２０ｇおよび１２０ｈを介してそれぞれ、ゲート電極配線１１２ｃおよび１１２ｄに電気的に接続される。この第１層金属配線１１４ｅは、ワード線ＷＬ２Ａを構成する。第１層金属配線１１４ｆは、コンタクト１２０ｉおよび１２０ｊを介して活性領域１１１ｆおよび１１１ｇに電気的に接続される。この第１層金属配線１１４ｆは、ソース線ＳＬを構成し、固定電圧（電源電圧）を伝達する。
【０１１６】
活性層１１０ａおよび１１０ｂを横切るように、Ｙ方向に沿ってゲート電極配線１１６ａおよび１１６ｂが配設される。これらのゲート電極配線１１６ａおよび１１６ｂは、ソース線ＳＬを構成する第１層金属配線１１４ａおよび１１４ｆの間に延在するように配置される。これらのゲート電極配線１１６ａおよび１１６ｂの間に、Ｙ方向に連続的に延在して、ゲート電極配線１１６ｂおよび１１６ｃが配設される。
【０１１７】
さらに、Ｙ方向に沿って連続的に延在してかつ互いに間をおいて、第２層金属配線１１８ａ−１１８ｆが配設される。第２層金属配線１１８ａは、ビア／コンタクト１２２ａを介して活性領域１１１ａに電気的に接続され、また、ビア／コンタクト１２２ｅを介して活性領域１１１ｅに電気的に接続される。この第２層金属配線１１８ａはビット線ＢＬ１Ａを構成する。
【０１１８】
第２層金属配線１１８ｂは、ゲート電極配線１１６ａと整列して配置され、ビア／コンタクト１２２ｃを介してゲート電極配線１１６ａに電気的に接続される。この第２層金属配線１１８ｂによりチャージ線ＣＬ１が構成され、ゲート電極配線１１６ａにより構成されるストレージトランジスタのゲートへ、チャージ線駆動信号を伝達する。
【０１１９】
第２層金属配線１１８ｃは、ゲート電極配線１１６ｂと平行して配置され、図示しない領域において両者の間に電気的にコンタクトが取られる。同様、第２層金属配線１１８ｄは、ゲート電極配線１１６ｃと平行に配設され、図示しない領域においてこのゲート電極配線１１６ｃと電気的に接続される。これらの第２層金属配線１１８ｃおよび１１８ｄは、それぞれ、ワード線ＷＬ１ＢおよびＷＬ２Ｂを構成する。これらのゲート電極配線および第２層金属配線により、いわゆるワード線シャント構造が実現される。
【０１２０】
第２層金属配線１１８ｅは、ゲート電極配線１１６ｂと平面図的に見て整列して配置され、ビア／コンタクト１２２ｄを介して、ゲート電極配線１１６ｂに電気的に接続される。この第２層金属配線１１８ｅは、チャージ線ＣＬ２を構成し、チャージ線駆動信号を伝達する。第２層金属配線１１８ｆは、ビア／コンタクトを介して活性領域１１１ｄおよび１２２ｆに電気的に接続される。この第２層金属配線１１８ｆは、ビット線ＢＬ２Ａを構成する。
【０１２１】
ワード線ＷＬ１Ａ、ＷＬ２Ａおよびビット線ＢＬ１Ａ、ＢＬ２Ａは、ポートＡからのアクセス時に用いられる。一方、ワード線ＷＬ１Ｂ、ＷＬ２Ｂとビット線ＢＬ１Ｂ、ＢＬ２Ｂは、ポートＢからのアクセス時に利用される。
【０１２２】
メモリセルＭＣは、図１４において破線領域で示すように、コンタクト１２０ａ、１２０ｅとビア／コンタクト１１１ａおよび１１６ａにより規定される矩形領域により与えられる。ダブルドレインストレージトランジスタは、この活性層１１０ａにおける活性領域（第１および第２の活性領域）ＡＲ１およびＡＲ２とゲート電極配線１１６ａと活性領域１１１ｂとにより形成される。活性領域１１１ｂが、ソース領域であり、活性領域ＡＲ１およびＡＲ２が、ドレイン領域である。ポートＡに対するアクセストランジスタは、活性領域ＡＲ１と活性領域１２１ａとゲート電極配線１１２ａおよび第１層金属配線１１４ｂとにより形成される。ポートＢ用のアクセストランジスタは、活性領域ＡＲ２とゲート電極配線１１６ｂおよび第２層金属配線１１８ｃとコンタクト１２０ａに電気的に接続される活性層１１０ａの活性領域ＡＲ３とで形成される。
【０１２３】
ポートＡのアクセス用のトランジスタのゲート電極は、個々に分離されるゲート電極層で形成される。一方ポートＢ用のアクセストランジスタのゲート電極は、Ｙ方向に沿って連続的に延在するゲート電極配線１１６ｃにより形成される。しかしながら、このゲート電極配線に関しては、上層の金属配線と所定の間隔で電気的に接続されてシャント構造を構成しており、ポートＡからのアクセス時およびポートＢからのアクセス時のワード線選択信号の伝搬速度は同程度であり、動作特性上の差は特に生じない。
【０１２４】
図１４に示すメモリセルＭＣのレイアウトが、Ｙ方向に沿って鏡映対称に配置され、またＸ方向に沿って鏡映対称に繰返し配置される。
【０１２５】
活性層１１０ａおよび１１０ｂの両側に、ポートＡ用のワード線ＷＬ１ＡおよびＷＬ２ＡとポートＢアクセス用のビット線ＢＬ１ＢおよびＢＬ２Ｂをそれぞれ配置することにより、第１層金属配線のピッチを変更することなく、ポートＢアクセス用の金属配線およびポートＢアクセス用の金属配線を配置することができる。
【０１２６】
また、ポートＡアクセス用のビット線ＢＬ１ＡとポートＢアクセス用のワード線ＷＬ１Ｂの間にチャージ線ＣＬ１を配置し、この配置をＸ方向に沿って鏡映対称に繰返すことにより、ポートＡアクセス用のビット線とポートＢアクセス用のワード線をほぼ同一のピッチで第２層金属配線により実現することができる。
【０１２７】
また、ポートＡアクセス用のトランジスタのゲート電極を、個々に分離されるゲート電極配線で形成することにより、チャージトランジスタのゲート電極とポートＡアクセス用のトランジスタのゲート電極との衝突を防止して、ポートＡのアクセス用のビット線とポートＢアクセス用のビット線を直交するように配置することができる。
【０１２８】
図１５は、図１４に示すメモリセルの平面レイアウトの電気的等価回路を示す図である。図１５において、メモリセルＭＣａ−ＭＣｄがＸ方向およびＹ方向に整列して２行２列に配列される。メモリセルＭＣａ−ＭＣｄの各々は、ダブルドレインストレージトランジスタＤＤＳＴと、ポートＡアクセス用のアクセストランジスタＡＴＡと、ポートＢアクセス用のアクセストランジスタＡＴＢを含む。
【０１２９】
ダブルドレインストレージトランジスタＤＤＳＴのドレインノードＤＮＡおよびＤＮＢが、それぞれ、プリチャージノードＰＮＡおよびＰＮＢに接続される。Ｘ方向に延在するソース線ＳＬが、それぞれ対応のメモリセルのダブルドレインストレージトランジスタＤＤＳＴのソースノードに接続される。ワード線ＷＬ１ＡがＸ方向に整列するメモリセルＭＣａおよびＭＣｂのアクセストランジスタＡＴＡの制御電極（ゲート）に接続され、ワード線ＷＬ２Ａが、Ｘ方向に整列するメモリセルＭＣｃおよびＭＣｄのアクセストランジスタＡＴＡのゲートに接続される。ビット線ＢＬ１Ｂが、メモリセルＭＣａおよびＭＣｂのアクセストランジスタＡＴＢに共通のコンタクトを介して接続され、ビット線ＢＬ２Ｂが、メモリセルＭＣｃおよびＭＣｄのアクセストランジスタＡＴＢに共通のコンタクトを介して接続される。
【０１３０】
ワード線ＷＬ１Ｂが、Ｙ方向に整列するメモリセルＭＣａおよびＭＣｃのアクセストランジスタＡＴＢのゲートに共通に接続され、ワード線ＷＬ２Ｂが、Ｙ方向に整列するメモリセルＭＣｂおよびＭＣｄのアクセストランジスタＡＴＢのゲートに共通に接続される。
【０１３１】
ビット線ＢＬ１Ａが、Ｙ方向に整列するメモリセルＭＣａおよびＭＣｃのアクセストランジスタＡＴＡの導通ノードに電気的に接続され、ビット線ＢＬ２Ａが、メモリセルＭＣｂおよびＭＣｄのアクセストランジスタＡＴＡの導通ノードに電気的に接続される。
【０１３２】
チャージ線ＣＬ１が、Ｙ方向に整列するメモリセルＭＣａおよびＭＣｃのダブルストレージトランジスタＤＤＳＴのゲートに接続され、チャージ線ＣＬ２が、Ｙ方向に整列するメモリセルＭＣｂおよびＭＣｄのダブルストレージトランジスタＤＤＳＴのゲートに接続される。
【０１３３】
ポートＡからのアクセス時、ポートＡのワード線、たとえばワード線ＷＬ１Ａが選択され、メモリセルＭＣａおよびＭＣｂにおいてアクセストランジスタＡＴＡが導通する。応じて、ビット線ＢＬ１ＡおよびＢＬ２Ａが、それぞれ対応のダブルドレインストレージトランジスタＤＤＳＴのプリチャージノードＰＮＡに結合される。
【０１３４】
一方、ポートＢからのアクセス時においては、ポートＢのワード線、たとえばワード線ＷＬ１Ｂが選択状態へ駆動される。この場合、メモリセルＭＣａおよびＭＣｃにおいてアクセストランジスタＡＴＢが導通する。したがって、ビット線ＢＬ１ＢおよびＢＬ２Ｂが、それぞれ対応のメモリセルのプリチャージノードＰＮＢに接続される。
【０１３５】
ビット線ＢＬ１およびＢＬ２Ｂとビット線ＢＬ１ＡおよびＢＬ２Ａは、直交する方向に配置される。ビット線ＢＬ１ＢおよびＢＬ２Ｂに沿って伝達されたデータは、ビット線ＢＬ１ＡおよびＢＬ２Ａに沿って読出される。すなわち、Ｘ方向に沿って伝達されたデータワードは、Ｙ方向に沿って整列するデータワードに変換されて転送される。したがって、Ｙ方向およびＸ方向が、ポートＡおよびポートＢにより転置され、直交変換を実現することができる。
【０１３６】
この図１５に示すように、チャージ線ＣＬがＢポートのワード線ＷＬｉＢと平行に配列される。従って、データの書込時において、Ｂポートのワード線ＷＬｉＢ（ｉ＝１、２、・・・）を選択した場合、対応のチャージ線ＣＬｉＢを選択して、図８に示したタイミングでその電位を変化させることにより、このワード線ＷＬｉＢに接続されるメモリセルに対して並行してデータの書込を行うことができる（書込データの論理値に応じてビット線電位が設定される）。
【０１３７】
しかしながら、Ａポートのワード線ＷＬｉＡを選択した場合、データの書込を、ワード線ＷＬｉＡに接続されるメモリセルに対して並行して行なうためには、書込データのビット数に応じた複数のチャージ線ＣＬの電位を並行して変化させる必要がある。例えば３２ビットデータをＡポートから書込む場合には、３２本のＡポートビット線ＢＬＡにデータビットが転送されるため、応じて３２本のチャージ線の電位を変化させる必要がある。このＡポートからの書込時、選択されるＡポートビット線のアドレスに応じてチャージ線ＣＬを選択してその電位を変化させることによりデータの書込を行うことは可能である。チャージ線駆動時のピーク電流の低減は、チャージ線ＣＬの駆動タイミングをずらせることにより対応することができる。
【０１３８】
しかしながら、この場合、Ａポートからのデータの書込アクセスサイクルが長くなるという問題、また、Ａポートからの書込アクセス時の消費電流が高くなるという問題が生じる可能性がある。このような問題が特にシステムの性能に影響を及ぼさない場合には、ポートＡおよびポートＢをそれぞれ、書込／読出を行うポートとして利用して、１つの直交変換用のメモリで直交変換回路を実現することができる。
【０１３９】
しかしながら、本実施の形態１においては、ポートＡは読出専用のポートとして利用し、ポートＢを書込専用のポートとして利用する。これにより、データの書込時のアクセス時間の低下および消費電流の増大の問題を回避する。
【０１４０】
図１６は、この発明の実施の形態１に従う半導体記憶装置を含む直交変換回路３０の構成を概略的に示す図である。図１６において、直交変換回路３０（図１参照）は、２つの直交変換メモリ１３０ａおよび１３０ｂと、図１に示すシステムバスＩ／Ｆ（インターフェイス）２４を介してシステムバス７に結合されるシステムバス／直交メモリインターフェイス（Ｉ／Ｆ）１３２と、図１に示すマルチプレクサ（ＭＵＸ）２６を介してメモリセルマット４０の入出力インターフェイス（Ｉ／Ｆ）５６に結合されるメモリセルマット／直交メモリインターフェイス（Ｉ／Ｆ）１３４を含む。
【０１４１】
直交変換メモリ１３０ａおよび１３０ｂの各々は、図１４および図１５に示すメモリセルが行列状に配列された直交メモリアレイを含む。直交変換メモリ１３０ａおよび１３０ｂのデータビット幅は、Ｘ方向およびＹ方向ともにＬビットである。システムバス／直交メモリＩ／Ｆ１３２は、直交変換メモリ１３０ａのポートＢと結合され、また直交変換メモリ１３０ｂのポートＡに結合される。これらの直交変換メモリ１３０ａおよび１３０ｂとシステムバス／直交メモリＩ／Ｆ１３２との間には、図示しない切換回路が設けられ、データ転送方向に応じて接続経路が切り替えられる。すなわち、このシステムバス直交メモリＩ／Ｆ１３２は、直交変換メモリ１３０ａのポートＢに対して、システムバスを介して図示しない例えばプロセッサまたは外部メモリから転送されたエントリ単位のＬビット幅の書込データＤＴＥを転送し、直交変換メモリ１３０ｂのポートＡから読出されたＬビットのデータＤＴＥをシステムバスを介してプロセッサまたは外部メモリに転送する。
【０１４２】
メモリセルマット／直交メモリＩ／Ｆ１３４は、直交変換メモリ１３０ａのポートＡに結合され、また、直交変換メモリ１３０ｂのポートＢに結合される。メモリセルマット／直交メモリＩ／Ｆ１３４は、直交変換メモリ１３０ａのポートＡから読出されたＬビット幅のデータＤＴＡをメモリセルマット４０へ転送し、また、メモリセルマットから転送されたメモリセルマットのアドレス単位のデータＤＴＡを直交変換メモリ１３０ｂのポートＢに転送する。従って、直交変換メモリ１３０ａおよび１３０ｂのポートＡおよびポートＢは、それぞれ、読出ポートおよび書込ポートとして利用され、メモリ１３０ａおよび１３０ｂ各々におけるポートのデータ転送方向は、一方方向である。
【０１４３】
この直交変換回路３０におけるデータの入出力を制御するために主制御回路１３６が設けられる。主制御回路１３６は、システムバス／直交メモリＩ／Ｆ１３２を介して与えられるアドレス信号およびアクセス要求信号に従って、Ｌビット幅のエントリ単位のデータＤＴＥを転送するようにシステムバス／直交メモリＩ／Ｆ１３２、図示しない切換回路、および直交変換メモリ１３０ａおよび１３０ｂの動作を制御する。すなわち、主制御回路１３６は、システムバスを介して処理装置または外部メモリにデータを転送する場合には、直交変換メモリ１３０ｂのポートＡをシステムバスＩ／Ｆ２４に結合し、また、この直交変換メモリ１３０ｂのポートＢをＭＵＸ２６を介してメモリセルマットに結合するようにこれらの直交メモリＩ／Ｆ１３２および１３４の接続経路を設定する。従って、メモリセルマットからシステムバスを介して処理装置（プロセッサ）または外部メモリにデータを転送する場合には、直交変換メモリ１３０ｂが用いられる。
【０１４４】
処理装置（プロセッサ）または外部メモリからのデータを演算装置内のメモリセルマットへ転送する場合には、直交変換メモリ１３０ａのポートＢを、直交メモリＩ／Ｆ１３２を介してシステムバスに結合し、また、この直交変換メモリ１３０ａのポートＡを、直交メモリＩ／Ｆ１３４を介してメモリセルマットに結合する。従って、メモリセルマットへのデータの書込時には、直交変換メモリ１３０ａを用いてデータの転送が行われる。
【０１４５】
主制御回路１３６は、データ書込時、すなわち、システムバス７を介して外部装置からのデータが転送され、次いで、メモリセルマット４０へデータを転送するとき、以下のような動作制御を実行する。直交変換メモリ１３０ａにおいて、全メモリセルにポートＢを介して転送データが格納されると、メモリセルマット／直交メモリＩ／Ｆ１３４を制御し、この直交変換メモリ１３０ａのポートＡからアドレス単位のデータＤＴＡを読出して順次転送する。
【０１４６】
逆に、メモリセルマット４０からシステムバス７を介して外部装置へのデータ転送時においては、主制御回路１３６は、メモリセルマット／直交メモリＩ／Ｆ１３４からの転送要求に従って、メモリセルマット４０からマルチプレクサ（ＭＵＸ）２６を介して転送されるＬビット幅のデータＤＴＡを、順次、直交変換メモリ１３０ｂへポートＢを介して書込む。この直交変換メモリ１３０ｂに対するポートＢを介してのデータの書込が完了すると（直交変換メモリ１３０が記憶容量がいっぱいとなったとき）、主制御回路１３６は、システムバス／直交メモリＩ／Ｆ１３２を制御し、直交変換メモリ１３０ｂのポートＡからエントリ単位のデータＤＴＥを順次読出して、システムバス７上にシステムバスＩ／Ｆ２４を介して転送する。
【０１４７】
従って、直交変換メモリ１３０ａおよび１３０ｂ各々においてポートＡおよびポートＢが、それぞれ、読出専用のポートおよび書込専用のポートとして利用される場合においても、外部装置とメモリセルマットの間で直交変換を行ってデータの転送を行なうことができる。直交変換回路３０において、２つのメモリが利用されるものの、これらのメモリ１３０ａおよび１３０ｂのメモリセルは、３個のトランジスタで構成されており、直交変換回路３０の占有面積の増大は、充分に抑制される。
【０１４８】
なお、上述の説明においては、切換回路を利用して直交変換メモリ１３０ａおよび１３０ｂのポートの接続の切換を行うように説明している。しかしながら、直交変換メモリ１３０ａおよび１３０ｂに対してポートイネーブル信号を与えることによりメモリ１３０ａおよび１３０ｂのポートＡおよびポートＢの接続を設定するように構成してもよい。
【０１４９】
図１７は、図１６に示す直交変換メモリ１３０ａおよび１３０ｂの内部構成をより具体的に示す図である。図１７において、直交変換メモリ１３０ａおよび１３０ｂの各々は、メモリセルＭＣが、Ｘ方向およびＹ方向に整列して二次元アレイ状に配列される直交メモリアレイ１４０と、ポートＡからの読出アクセスを行なうためのポートＡＸデコーダ１４２ＡおよびポートＡセンスアンプ回路１４４Ａと、ポートＢを介しての書込アクセス用のポートＢＸデコーダ１４２ＢおよびポートＢライトドライブ回路１４４Ｂを含む。図１７において括弧内に示すように、ポートＡおよびポートＢに対して許容される悪セウ内容に応じて、ポートＡセンスアンプ回路１４４Ａにおいてライトドライブ回路がさらに設けられ、また、ポートＢライトドライブ回路１４４Ｂにおいて、センスアンプ回路が設けられる（この構成については、後に説明する）。
【０１５０】
ポートＡＸデコーダ１４２Ａは、ポートＡアクセスイネーブル信号ＥＮＡの活性化時、アドレス信号ＡＸＡに従って、アドレス指定されたワード線ＷＬＡを選択状態へ駆動する。データ読出時においては、このポートＡＸデコーダ１４２Ａは、チャージ線ＣＬをすべて、Ｈレベルに維持した状態で、アドレス指定されたワード線ＷＬＡを選択状態へ駆動する。ポートＡは読出専用ポートであり、ポートＡからの書込アクセスは行なわれない。
【０１５１】
ポートＢからのアクセス時においては、ポートＢに対するアクセスイネーブル信号ＥＮＢが活性状態とされる。このポートＢからのアクセスは、書込アクセスであり、ポートＢＸデコーダ１４２Ｂがアドレス信号ＡＸＢに従って、対応の行のワード線ＷＬｉＢおよびチャージ線ＣＬｉを駆動する。このとき、Ｂポートビット線は、書込データに応じてポートＢライトドライブ回路１４４Ｂによりその電圧レベルが駆動される。これにより、選択ワード線ＷＬｉＢに接続されるメモリセルに対するデータの書込が実行される。
【０１５２】
なお、ここでは、データのビット幅は、１ワード線に接続されるメモリセルと等しいとしている。データのビット幅が１ワード線に接続されるメモリセルの数よりも少ないときには、Ｙデコーダによりビット線を選択してポートＡセンスアンプ回路１４４ＡまたはポートＢライトドライブ回路１４４Ｂに結合する。
【０１５３】
図１７に示す構成においては、ポートＡからの書込アクセスは禁止される。ポートＡからのアクセス時において、ポートＡからのデータ書込を許容する場合には、以下の構成を利用する。図１７において括弧内において示すように、ポートＡに対してもライトドライブ回路を設ける。ポートＡに対するアクセスイネーブル信号ＥＮＡが活性状態とされ、このポートＡに対するアクセスが、書込アクセスの場合、ポートＢＸデコーダ１４２Ｂが、ポートＡ書込アクセスイネーブル信号（例えばＷＥＮＡ；図示せず）に従って、ポートＡＸデコーダ１４２Ａのワード線選択と同期して、すべてのチャージ線ＣＬを並行して、ワンショット駆動する（データのビット幅が、１ワード線に接続されるメモリセルに等しい場合）。ポートＡＸデコーダ１４２Ａは、ポートＡからのアクセスイネーブル信号ＥＮＡの活性化に従って、アドレス信号ＡＸＡに従って、直交メモリアレイ１４０の対応のワード線ＷＬＡを選択状態へ駆動する。これにより、ワード線ＷＬｉＡに接続されるメモリセルに対してチャージ線ＣＬの電圧を変化させて、メモリセルに対して並行して、図示しないポートＡライトドライブ回路を介して選択ビット線の電圧を設定して、データの書込を行なう。このとき、全チャージ線ＣＬの電圧駆動タイミングをずらせることにより、ピーク電流を低減することができる。
【０１５４】
また、ポートＢからの読出アクセスをも許容する場合には、図１７において括弧内において示すように、ポートＢに対してもセンスアンプ回路を設ける。読出時においては、チャージ線ＣＬの電位は全てＨレベルであり、ポートＢＸデコーダ１４２Ｂによりワード線を選択して、ポートＢセンスアンプ回路によりビット線ＢＬＢのデータを読出す。
【０１５５】
ポートＡセンスアンプ回路１４４Ａは、ポートＡの読出アクセス時、Ｌビット幅のデータを、並行して、直交メモリアレイ１４０のビット線ＢＬＡのデータを読出して転送する。ポートＢライトドライブ回路１４４Ｂは、ポートＢを介してのデータ転送時、直交メモリアレイ１４０のビット線ＢＬＢに対してＬビットのデータの転送を行なう。
【０１５６】
直交メモリアレイ１４０において、Ｌ行×Ｌ列にメモリセルＭＣが配置されている場合、ポートＡセンスアンプ回路１４４ＡおよびポートＢライトドライブ回路１４４Ｂは、ビット線選択は行なわず、対応のビット線と並行してデータの転送（書込／読出）を実行する。しかしながら、入出力データビット幅と直交メモリアレイ１４０のビット線の数とが異なる場合、ポートＡおよびポートＢに対して、列選択回路が設けられてもよい。また、これに代えて、ポートＡまたはポートＢにおいて、バス幅を変換する回路（バッファメモリを利用してバス幅変換を行なってデータ転送を行なう）が設けられてもよい。従って、ビット線選択回路（Ｙデコーダ等）は、転送データビット幅に応じて適宜設けられる。
【０１５７】
図１８は、図１７に示す直交変換メモリ１３０のＸデコーダおよびセンスアンプ／ライトドライブ回路の配置をより具体的に示す図である。図１８においては、２行２列に配列されるメモリセルＭＣを代表的に示す。図１８において、ポートＡＸデコーダ１４２Ａは、ワード線ＷＬ１ＡおよびＷＬ２Ａにそれぞれ対応して設けられるワード線ドライバ（ＷＬドライバ）ＷＤＡ１およびＷＤＡ２を含む。これらのＷＬドライバＷＤＡ１およびＷＤＡ２は、それぞれ、ポートＡアドレス信号（またはデコード信号）ＡＸＡ１およびＡＸＡ２に従って対応のワード線ＷＬ１ＡおよびＷＬ２Ａを選択状態へ駆動する。ポートＡセンスアンプ回路１４４Ａは、ビット線ＢＬ１ＡおよびＢＬ２Ａそれぞれ対応して設けられるセンスアンプＳＷＡ１およびＳＷＡ２を含む。センスアンプＳＷＡ１およびＳＷＡ２は、活性化時、対応のビット線ＢＬ１ＡおよびＢＬ２Ａを流れる電流を検出してデータの読出を行なう。
【０１５８】
ポートＢＸデコーダ１４２Ｂは、ワード線ＷＬ１ＢおよびＷＬ２Ｂそれぞれに対応して設けられるワード線ドライバ（ＷＬドライバ）ＷＤＢ１およびＷＤＢ２と、チャージ線ＣＬ１およびＣＬ２それぞれに対応して設けられるチャージ線ドライバ（ＣＬドライバ）ＣＬＤ１およびＣＬＤ２を含む。ワード線ドライバＷＤＢ１およびＷＤＢ２は、ポートＢからのアクセス時、アドレス信号（またはデコード信号）ＡＸＢ１およびＡＸＢ２に従って、対応のワード線ＷＬ１ＢおよびＷＬ２Ｂを選択状態へ駆動する。チャージ線ドライバＣＬＤ１およびＣＬＤ２は、ポートＢからの書込アクセス時、ポートＢアドレス信号ＡＸＢ１およびＡＸＢ２に従って、アドレス指定されたワード線に対応するチャージ線（ＣＬ１、ＣＬ２）を、ワンショット駆動する。ポートＡからの読出アクセス時においては、これらのチャージ線ドライバＣＬＤ１およびＣＬＤ２は、それぞれ、チャージ線ＣＬ１およびＣＬ２をＨレベルに維持する。
【０１５９】
ポートＡに対しても書込アクセスを許容する場合には、以下の構成を利用する。すなわち、ポートＢと同様に、ポートＡビット線ＢＬＡに対して、ライトドライバを設ける。ポートＡの書込活性化信号（ＷＥＮＡ）の活性化時、チャージ線ドライバＣＬＤ１およびＣＬＤ２は、ポートＢのアドレス信号ＡＸＢ１およびＡＸＢ２にかかわらず、チャージ線ＣＬＤ１およびＣＬＤ２を、並行してワンショット駆動する。この場合、たとえばワード線ＷＬ１Ａが選択状態へワード線ドライバＷＤＡ１により駆動された場合、チャージ線ＣＬ１およびＣＬ２がワンショット駆動され（駆動タイミングがずらされてもよい）、ビット線ＢＬ１ＡおよびＢＬ２Ａに、ポートＡライトドライバから転送された書込データに応じて、このワード線ＷＬ１Ａに接続されるメモリセルＭＣに対し並行してデータの書込が実行される。
【０１６０】
ポートＡからの書込動作時において、チャージ線ＣＬ１およびＣＬ２をすべてワンショット駆動しても、他のワード線ＷＬ２Ａ、ＷＬ１ＢおよびＷＬ２Ｂは、すべて非選択状態である。したがって、ワード線ＷＬ１Ａに接続されるメモリセル群に対する並行のデータ書込が実行され、残りの非選択メモリセルは、単にデータ保持を行なうだけであり、記憶データの破壊は防止される。これにより、チャージ線ＣＬが、ワード線ＷＬＢ（ＷＢ１Ｂ，ＷＬ２Ｂ）と平行に配置される場合においても、確実に、ポートＡおよびポートＢでデータの配列を転置することができる。
【０１６１】
また、図１７に示す直交変換メモリ１３０においては、ポートＡおよびポートＢは、それぞれ、データ読出ポートおよびデータ書込ポートとして用いられている。しかしながら、前述のように、ポートＢは、書込および読出を行うポートとして利用されてもよい。ポートＢに対して読出アクセスを許容する場合には、ポートＡと同様、ポートＢビット線ＢＬ１Ｂ、ＢＬ２Ｂに対してセンスアンプを設ける。
【０１６２】
以上のように、この発明の実施の形態１に従えば、直交変換用のメモリセルを、ＴＴＲＡＭセルをベースとして、３個のトランジスタで構成している。したがって、メモリセルの占有面積を低減でき、チップサイズを増大させることなく、記憶容量を増大させることができる。また、プロセスの微細化に追随して、メモリセルのスケーリングが容易であり、メモリセルのサイズをより低減することができ、低消費電力で高速動作する直交変換メモリを実現することができる。また、メモリセルのデータは非破壊読出であり、各アクセスサイクルを短縮することができ、応じて、高速の書込／読出を行なうことができ、直交変換操作を高速に行なうことができる。
【０１６３】
［実施の形態２］
図１９は、この発明の実施の形態２に従うメモリセルの平面レイアウトを概略的に示す図である。図１９において、メモリセルＭＣは、矩形形状の活性領域ＡＲに形成される。この活性領域ＡＲが、Ｙ方向に延びるゲート電極ＧＴｄとＸ方向に延びるゲート電極ＧＴｃにより、３つのサブ活性領域ＡＲａ、ＡＲｂおよびＡＲｃにより分割される。サブ活性領域ＡＲａにおいて、鉤型のゲート電極ＧＴａが配置される。このゲート電極ＧＴａとゲート電極ＧＴｃに関して鏡映対称に、鉤型にゲート電極ＧＴｂが形成される。ゲート電極ＧＴｃおよびＧＴｄは連続的に延在してＴ字型に配置されており、台部のゲート電極ＧＴｄと脚部のゲート電極ＧＴｃが、ストレージトランジスタのゲート電極を構成する。ゲート電極ＧＴａおよびＧＴｂは、それぞれ、アクセストランジスタのゲート電極を構成する。図１９に示す平面レイアウトにおいて、活性領域ＡＲａおよびＡＲｂにおいて、ゲート電極ＧＴｃおよびＧＴｄとゲート電極ＧＴａおよびＧＴｂの間の領域が、それぞれ、プリチャージノードを構成する。したがって、この図１９に示すような平面レイアウトを用いても、ダブルドレインストレージトランジスタを実現することができる。
【０１６４】
また、アクセストランジスタおよびストレージトランジスタのゲート幅（チャネル幅）を広くすることができ、トランジスタの微細化時においても充分に大きな電流駆動力を有するトランジスタを形成することができる。
【０１６５】
図２０は、図１９に示すメモリセルＭＣの電気的等価回路を示す図である。図２０において、メモリセルＭＣは、ソース線ＳＬにその第１導通ノードが電気的に接続されるとともに、２つのプリチャージノードＰＮ１およびＰＮ２を形成する第２および第３導通領域を有するダブルドレインストレージトランジスタＤＤＳＴと、これらのプリチャージノードＰＮ１およびＰＮ２にそれぞれ接続されるアクセストランジスタＡＴＡおよびＡＴＢを含む。
【０１６６】
アクセストランジスタＡＴＡは、ワード線ＷＬＡ上の信号電位に従って、プリチャージノードＰＮ１をビット線ＢＬＡに結合する。アクセストランジスタＡＴＢは、ワード線ＷＬＢ上の信号電位に従って、プリチャージノードＰＮ２をビット線ＢＬＢに電気的に接続する。ワード線ＷＬＡおよびＷＬＢが互いに直交しており、また、ビット線ＢＬＡおよびＢＬＢが互いに直交している。Ａポートワード線ＷＬＡおよびＢポートビット線ＢＬＢが平行に配置され、Ｂポートワード線ＷＬＢおよびＡポートビット線ＢＬＡが平行に配置される。ポートＡからのアクセス時には、ワード線ＷＬＡおよびビット線ＢＬＡが用いられ、ポートＢからのアクセス時には、ワード線ＷＬＢおよびビット線ＢＬＢが用いられる。これにより、ポートＡおよびポートＢからのアクセス時に、データ配列の直交変換を行なうことができる。
【０１６７】
図２１は、この発明の実施の形態２に従うメモリセルアレイの平面レイアウトを示す図である。図２１において、Ｙ方向に沿って整列して活性領域ＡＲ１０、ＡＲ１１およびＡＲ１２が互いに間をおいて配置される。また、Ｙ方向に沿って整列して活性領域ＡＲ１３およびＡＲ１４が間をおいて配置される。活性領域ＡＲ１０−ＡＲ１２と活性領域ＡＲ１３およびＡＲ１４とは、同じポートに対するアクセストランジスタがＹ方向に沿って整列するように、Ｙ方向に沿って、その位置が、ずらせて配置される。
【０１６８】
各活性領域において、ゲート電極配線ＧＴａ、ＧＴｂおよびＧＴｃが、配置される。図１９に示す台部を構成するゲート電極ＧＴｄは、それぞれＹ方向に沿って連続的に延在するポリシリコン配線１４８ａおよび１４８ａにより形成される。Ｔ字型ゲート電極構造において台部を連続的に配置することにより、Ｙ方向に沿ってソース線ＳＬおよびチャージ線ＣＬをストレージトランジスタのゲートに平行に配置することができる。これにより、ダブルドレインストレージトランジスタのドレインに共通に配置されるソース領域に対するソース線ＳＬおよびゲートに対するチャージ線ＣＬを同一配線層の配線を利用して配置しても、確実に、レイアウトを複雑化させることなくソースコンタクトおよびゲートコンタクトを配置することができる。
【０１６９】
Ｘ方向に沿って連続的に延在して、第１層金属配線１５０ａ−１５０ｄと第１層金属配線１５２ａおよび１５２ｂが間をおいて配置される。第１層金属配線１５０ａは、ビット線ＢＬ２Ｂを構成し、コンタクトＣＴ５を介して、下層の活性領域ＡＲ１３のサブ活性領域ＡＲｂに電気的に接続される。第１層金属配線１５０ｂは、ビット線ＢＬ１Ｂを構成し、コンタクトＣＴ１を介して活性領域ＡＲ１０のサブ活性領域（ＡＲｂ）に電気的に接続される。
【０１７０】
第１層金属配線１５０ｃはビット線ＢＬ４Ｂを構成し、コンタクトＣＴ６を介して活性領域ＡＲ１４のサブ活性領域ＡＲｂに電気的に接続される。第１層金属配線１５０ｄは、ビット線ＢＬ３Ｂを構成構成し、コンタクトＣＴ２を介して活性領域ＡＲ１１のサブ活性領域ＡＲｂに電気的に接続される。
【０１７１】
第１層金属配線１５２ａは、ワード線ＷＬ２Ａを構成し、セル間分離領域に配置されるコンタクトＣＴ３を介して、活性領域ＡＲ１１およびＡＲ１３に配設されるゲート電極（配線）ＧＴａに共通に接続される。
【０１７２】
第１金属配線１５２ｂは、ワード線ＷＬ３Ａを構成し、セル間分離領域に配置されるコンタクトＣＴ４を介して、活性領域ＡＲ１２およびＡＲ１４に配設されるゲート電極（配線）ＧＴａに共通に接続される。
【０１７３】
Ｙ方向に沿ってポリシリコンゲート電極配線１４８ａおよび１４８ｂそれぞれと平行にかつ一部が重なり合うように、第２層金属配線１６２ａおよび１６２ｂが配設される。これらの第２層金属配線１６２ａおよび１６２ｂは、それぞれ、チャージ線ＣＬ１およびＣＬ２を構成し、下層に配設されるポリシリコンゲート電極配線１４８ａおよび１４８ｂとそれぞれ図示しない領域においてコンタクトにより電気的に接続される。
【０１７４】
チャージ線ＣＬ１およびＣＬ２をそれぞれ構成する第２層金属配線１６２ａおよび１６２ｂのＸ方向に沿っての外部に、第２層金属配線１６４ａおよび１６４ｂが配設される。第２層金属配線１６４ａはソース線ＳＬを構成し、ビア／コンタクトＣＶ１、ＣＶ２、ＣＶ３およびＣＶ４を介して、それぞれ活性領域ＡＲ１０、ＡＲ１１およびＡＲ１２のサブ活性領域ＡＲｃに電気的に接続される。
【０１７５】
第２層金属配線１６４ｂも、ソース線ＳＬを構成し、ビア／コンタクトＣＶ１１、ＣＶ１２、ＣＶ１３およびＣＶ１４を介して、それぞれ活性領域ＡＲ１３およびＡＲ１４のサブ活性領域ＡＲｃに電気的に接続される。
【０１７６】
この第２層金属配線１６２ａおよび１６２ｂの間に、Ｙ方向に沿って連続的に延在して、かつ互いに間をおいて第２層金属配線１６６ａ、１６８ａおよび１６６ｂが配設される。第２層金属配線１６６ａは、ビット線ＢＬ３Ａを構成し、ビア／コンタクトＣＶ５およびＣＶ６を介して、下層の活性領域ＡＲ１１およびＡＲ１１のサブ活性領域（ＡＲａ）に電気的に接続される。第２層金属配線１６６ｂは、ビット線ＢＬ２Ａを構成し、ビア／コンタクトＣＶ９およびＣＶ１０を介して、それぞれ活性領域ＡＲ１３およびＡＲ１４のサブ活性領域（ＡＲａ）に電気的に接続される。
【０１７７】
第２層金属配線１６８ａは、ワード線ＷＬ２Ｂを構成し、ビア／コンタクトＣＶ７を介して、活性領域ＡＲ１０−ＡＲ１４のサブ活性領域（ＡＲｂ）のゲート電極（配線）ＧＴｂに電気的に接続される。
【０１７８】
ワード線ＷＬ２Ｂのビア／コンタクトＣＶ７、ＣＶ８と、ワード線ＷＬ２ＡおよびＷＬ３ＡのコンタクトＣＴ３およびＣＴ４が、Ｙ方向において交互に配設される。これにより、活性領域ＡＲ１０−ＡＲ１４それぞれにおいて形成される２つのアクセストランジスタが、Ｙ方向において交互に、ワード線ＷＬＡおよびＷＬＢに電気的に結合される。活性領域の位置をずらせて同一ポートのトランジスタをＸ方向に沿って整列させることにより、直交して配置されるポートＡワード線ＷＬＡおよびポートＢワード線ＷＬＢに対してレイアウトを複雑化させることなくまた、ビット線の配置に悪影響を及ぼすことなく、コンタクトを形成することができる。また、メモリセル分離領域上でワード線コンタクトを配置しており、メモリセルのレイアウト面積の増大が抑制される。
【０１７９】
図２１に示す平面レイアウトが、Ｘ方向およびＹ方向に沿って繰返し配置される。すなわち、メモリセルＭＣの平面レイアウトが、Ｘ方向に沿って鏡映対称に繰返し配置され、Ｙ方向に沿ってはメモリセルのレイアウトは、同じレイアウトが繰返し配置される。この配線レイアウトの配線パターンは、すべて直線的なパターンであり、パターニング時に正確にパターンを形成することができ、プロセルの微細化時においても確実にメモリセルパターンを描画することができ、プロセスの微細化に追随してメモリセルを微細化することができる。これは、実施の形態1のメモリセル配置においても同様である。
【０１８０】
図２２は、図２１に示すメモリセルアレイの平面レイアウトの電気的等価回路を示す図である。図２２において、活性領域ＡＲ１０−ＡＲ１４それぞれに、メモリセルＭＣ１０−ＭＣ１４が配置される。Ｘ方向に沿って、ポートＢ用のアクセストランジスタＡＴＢが整列して配置され、また、ポートＡ用のアクセストランジスタＡＴＡが整列して配置される。Ｙ方向においては、アクセストランジスタＡＴＢおよびＡＴＡが交互に配置される。したがって、メモリセルＭＣの平面レイアウトは、Ｘ方向に沿って鏡映対称に配置され、Ｙ方向に沿っては、同じパターンが繰返し配置される。
【０１８１】
ワード線ＷＬ２Ｂには、メモリセルＭＣ１１、ＭＣ１２、ＭＣ１３およびＭＣ１４のアクセストランジスタＡＴＢのゲートが接続される。一方、ワード線ＷＬ２Ａには、メモリセルＭＣ１１およびＭＣ１３のアクセストランジスタＡＴＡのゲートが接続され、ワード線ＷＬ３Ａには、メモリセルＭＣ１２およびＭＣ１４のアクセストランジスタＡＴＡのゲートが接続される。従って、ポートＢからのアクセス時には、Ｙ方向に沿って２列に整列して配置されるメモリセルが並行して選択され、ポートＡからのアクセス時にはＸ方向に沿って１列に整列して配置されるメモリセルが並行して選択される。
【０１８２】
すなわち、ポートＢからのアクセス時に、たとえばワード線ＷＬ２Ｂが選択状態に駆動されたとき、メモリセルＭＣ１０−ＭＣ１４それぞれにおいて、アクセストランジスタＡＴＢが導通し、ビット線ＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬ３Ｂ、ＢＬ４Ｂを介してデータの書込が実行される。一方、ポートＡからのアクセス時、例えばワード線ＷＬ２Ａが選択されると、メモリセルＭＣ１１およびＭＣ１３においてアクセストランジスタＡＴＡが導通し、ビット線ＢＬ３ＡおよびＢＬ２Ａを介してデータの読出が実行される。ここでは、一例として、実施の形態１と同様、ポートＡが読出専用ポートとして利用され、ポートＢが書込専用ポートとして利用される。
【０１８３】
従って、ポートＡからのアクセス時とポートＢからのアクセス時とで、選択されるメモリセルの配列が異なる。ポートＡからのアクセス時においては、Ｘ方向に沿って１列に整列して配置されるメモリセルのアクセストランジスタＡＴＡを介してデータの書込／読出が行なわれる。一方、ポートＢからのアクセス時には、Ｙ方向に沿って２列に整列して配置されるメモリセルのアクセストランジスタＡＴＢが導通する。
【０１８４】
この場合、ポートＡを書込および読出を行うＩＯポートとして利用する場合には、ポートＡからの書込アクセス時、全チャージ線ＣＬを選択状態に駆動する。この場合において各チャージ線の選択タイミングがずらされてもよい。ポートＢからの書込アクセス時には、ポートＡの構成に係わらず、選択ワード線に対応する２本のチャージ線が選択状態に駆動される。従って、ポートＡおよびポートＢの構成は、これらのポートＡおよびＢに対して許容されるアクセス内容に応じて、決定される。
【０１８５】
図２３は、図２１および図２２に示すメモリセルアレイにおけるデータビットの配置を示す図である。図２３に示すように、Ｂポートワード線ＷＬＢの選択時においては、ワード線ＷＬＢに対応して２列に配置されるメモリセルが選択される。データビット群は、奇数ビット線ＢＬ１Ｂ、ＢＬ３Ｂを介してデータの書込が行なわれる奇数ビット群ＷＰＢＯと、偶数ビット線ＢＬ２Ｂ、およびＢＬ４Ｂを介してデータの書込が行なわれる偶数ビット群ＷＰＢＥとで構成される。一方、ワード線ＷＬＡ選択時、ワード線ＷＬＡに沿って整列して配置される全データビット群ＷＰＡが並行して選択されて読出が行なわれる。
【０１８６】
たとえばワード線ＷＬＡが選択されて、ワードアドレス（外部装置またはメモリセルマットのアドレス）単位のデータの読出アクセスを行なう場合、全データビット群ＷＰＡに、１ワードアドレスのデータビットが格納される。この場合、ワード線ＷＬＡを介してデータの読出アクセスを行なう場合、この全データビット群ＷＰＡの隣接ビット２ｉおよび２ｉ＋１が並行してアクセスされる。したがって、同じワードの隣接ビットのデータが、アクセスされることになる。直交変換操作においては、ワードシリアルかつビットパラレルのデータ列をビットシリアルかつワードパラレルのデータ列に変換する必要がある。このために、以下の構成を利用する。すなわち、Ｂポートからの書込アクセス時には、奇数ビット群ＷＰＢＯおよび偶数ビット群ＷＰＢＥに、それぞれ異なるデータワードのビットを格納する。ポートＡを介してのアクセス単位の全ワードビット群ＷＰＡの隣接２ビットが、２ワードアドレスのデータを格納する構成とする。これにより、ワードアドレスのビットパラレルデータの並行格納およびワードパラレルかつビットシリアルデータ列の転送を行うことができ、正確に直交変換を行なうことができる。この場合、Ｂポートのワードアドレスは、ワード線ＷＬＢおよび奇数／偶数ビット線を指定する。Ａポートのアドレスは、ワード線ＷＬＡを指定する。
【０１８７】
また、これに代えて、奇数ビット群ＷＰＢＯおよび偶数ビット群ＷＰＢＥに、同一Ｂポートワードアドレスのデータを格納し、ポートＡからのアクセス時には、ワード線アドレスおよび奇数／偶数ビット線アドレスにより、データビット（メモリセル）を選択して読出アクセスを行う。
【０１８８】
また、ポートＡおよびポートＢ共に、先ず偶数ビット線アドレスによりメモリセルを選択し、全偶数ビット線アドレスのアクセス後に、奇数ビット線アドレスへのアクセスが行われるように、アドレス更新が設定されてもよい。この場合、ワード線アドレスとビット線下位アドレスビットとを利用してデータワードのアドレス指定が行なわれる。
【０１８９】
なお、チャージ線ＣＬ１およびＣＬ２は、ワード線ＷＬ２Ｂと平行に配設されている。従って、図２２において示すように、チャージ線ＣＬ１、ＣＬ２の書込時の選択態様は、選択ビット線の態様に応じて設定される。例えば、ポートＢからの書込アクセス時、ワード線ＷＬ２Ｂを選択して、このワード線ＷＬＢに接続されるメモリセルに書込アクセスを行う場合、チャージ線ＣＬ１およびＣＬ２を並行して駆動する。
【０１９０】
また、上述の説明においては、ポートＡは読出専用ポートとして利用されている。しかしながら、ポートＡにおいてもデータ書込アクセスを許容する場合には、ポートＡビット線に対してライトドライバを設ける。また、ビット線選択態様に応じてチャージ線の選択態様を決定する。例えばワード線ＷＬ２Ａの選択時、このワード線ＷＬ２Ａに接続されるメモリセルに対して書込を行う場合には、すべてのチャージ線を選択状態へ駆動して、図示しないライトドライバを介して書込アクセスを実行する。ポートＡおよびポートＢからの読出アクセス時においては、チャージ線ＣＬは、Ｈレベルに固定される。また、ポートＢが、書込および読出アクセス両者を行うように構成されてもよい（ポートＢセンスアンプを、各ポートＢビット線に対して設けることにより、ポートＢに対して読出アクセスを許容することができる）。
【０１９１】
したがって、この実施の形態２における半導体記憶装置の全体構成としては、実施の形態１において図１７および図１８を参照して示した構成を利用することができる。ポートＢの１本のワード線に対し２本のチャージ線を設けて、対応のポートＢのワード線選択時、ビット線アクセス態様に応じて対応のチャージ線を選択状態へ駆動する（書込アクセス時）。ポートＡおよびポートＢに対して、さらに、書込アクセスおよび読出アクセスを許容する場合においても、先に図１７および図１８を参照して説明した構成を利用することができる。
【０１９２】
以上のように、この発明の実施の形態２に従えば、矩形形状の活性領域にメモリセルを配置し、ストレージトランジスタのゲートをＴ字構造としている。したがって、メモリセルサイズ低減時においても、十分なチャネル幅を、ストレージトランジスタおよびアクセストランジスタに対して持たせることができ、素子微細化時においても、十分な大きさの電流を駆動することができる。これにより、プロセスの微細化に追随して、メモリセルのスケーリングを容易に行なうことができる。また、実施の形態１と同様、アクセス時間を短縮することができる。
【０１９３】
［実施の形態３］
図２４は、この発明の実施の形態３に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。このＸ方向に沿って凹部と凸部とが繰返し配置されるジグザグ形状に、活性層が配置される。活性層において、凹部の活性領域として、ＰチャネルＭＯＳトランジスタを配置するＰ型不純物領域１９２ａおよび１９２ｂがＸ方向に沿って整列して配置され、またＰ型活性領域１９２ｃおよび１９２ｄがＸ方向に添って意整列して配置される。これらのＰ型不純物１９２ａ，１９２ｂおよび１９２ｃ，１９２ｄは、それぞれ隣接して配置される凸部の活性領域１９０ａおよび１９０ｂに形成されるＰ型ボディ領域に連結される。これらの領域に形成されるＰチャネルＳＯＩトランジスタが、書込用のトランジスタとして用いられ、ストレージトランジスタのボディ領域に電荷を注入する。他の活性領域の配置は、図１４を参照して実施の形態１において示したメモリセルの活性領域の配置と同様である。単に、Ｐ型不純物領域１９２ａおよび１９２ｂが、Ｎ型不純物領域を含む活性領域１９０ａ、１９０ｂと位置をずらせてかつ連結して配置される点が異なる。
【０１９４】
Ｘ方向に沿って連続的に延在してかつ互いに間をおいて、第１層金属配線１７５ａ−１７５ｄが配置される。第１層金属配線１７５ａは、ビット線ＢＬ１Ｂを構成し、第１層金属配線１７５ｂが、ワード線ＷＬ１Ａを構成する。第１層金属配線１７５ｃが、ビット線ＢＬ２Ｂを構成し、第１層金属配線１７５ｄが、ワード線ＷＬ２Ａを構成する。
【０１９５】
Ｐ型不純物領域１９２ａ−１９２ｄそれぞれに対して、Ｙ方向に沿って横切るように、ポリシリコンゲート配線１７０ａ−１７０ｄが配置される。これらのポリシリコンゲート配線１７０ａ−１７０ｄは、メモリセルを形成する領域内においてのみ延在するように配置される。ポリシリコンゲート配線１７０ａおよび１７０ｂは、それぞれコンタクト１７６ａおよび１７６ｂを介して、ワード線ＷＬ１Ａを構成する第１層金属配線１７５ｂに電気的に接続される。ポリシリコンゲート電極配線１７０ｃおよび１７０ｄはそれぞれ、コンタクト１７６ｃおよび１７６ｄを介して、ワード線ＷＬ２Ａを構成する第２層金属配線１７５ｄに電気的に結合される。ビット線ＢＬ１ＢおよびＢＬ２Ｂをそれぞれ構成する第１層金属配線１７５ａおよび１７５ｃは、それぞれ、コンタクト１９６ａおよび１９６Ｂを介して活性領域１９０ａおよび１９０ｂに電気的に接続される。このゲート電極のメモリセルごとの配置により、Ｙ方向に整列するメモリセルをワード線ＷＬＡにより並行して選択することができる。
【０１９６】
Ｙ方向に沿って互いに間をおいて、連続的に延在して、ポリシリコンゲート配線１８４ａ−１８４ｄが配置される。このポリシリコンゲート配線１８４ａ−１８４ｄは、それぞれ、活性領域１９０ａおよび１９０ｂを横切るように連続的に延在して配置される。
【０１９７】
Ｐ型不純物領域１９２ａおよび１９２ｃを横切るように、Ｙ方向に沿って連続的に延在して第２層金属配線１８０ａが配置される。この第２層金属配線１８０ａは、ビット線ＢＬ１Ａを構成し、ビア／コンタクト１９７ａおよび１９７ｃを介してそれぞれ、Ｐ型不純物領域１９２ａおよび１９２ｃに電気的に接続される。
【０１９８】
Ｐ型不純物領域１９２ｂおよび１９２ｄを横切るように、Ｙ方向に沿って連続的に延在して第２層金属配線１８０ｂが配置される。この第２層金属配線１８０ｂは、ビット線ＢＬ２Ａを構成し、ビア／コンタクト１９７ｂおよび１９７ｄを介して、それぞれ下部のＰ型不純物領域１９２ｂおよび１９２ｄにそれぞれ電気的に接続される。
【０１９９】
活性領域１９０ａ、Ｐ型不純物領域１９２ａ、活性領域１９５ｃおよびＰ型不純物領域１９２ｃを横切るようにＹ方向に沿って連続的に延在して第２層金属配線１８１ａが配置され、また、活性領域１９０ａおよび１９０ｂとＰ型不純物領域１９２ｂおよび１９２ｄを横切るようにＹ方向に沿って連続的に延在して第２層金属配線１８１ｂが配置される。これらの第２層金属配線１８１ａおよび１８１ｂは、ソース線ＳＬを構成する。第２層金属配線１８１ａは、ビア／コンタクト１９５ａおよび１９５ｃを介して、それぞれ、活性領域１９０ａおよび１９０ｂのＰ型不純物領域１９２ａおよび１９２ｃに隣接する領域に電気的に接続される。第２層金属配線１８１ｂは、ビア／コンタクト１９５ｂおよび１９５ｄを介して、活性領域１９０ａおよび１９０ｂのＰ型不純物領域１９２ｂおよび１９２ｄの隣接する領域に電気的に接続される。
【０２００】
ポリシリコンゲート配線１８４ａ−１９４ｄに平行に、第２層金属配線１８２ａ、１８３ａ、１８３ｂおよび１８２ｂが配設される。これらのゲート電極配線１８４ａ−１８４ｄと第２層金属配線１８２ａ、１８３ａ、１８３ｂおよび１８２ｂは、それぞれ図示しない領域において、電気的に結合され、いわゆる「シャント構造」を構成する。第２層金属配線１８２ａは、チャージ線ＣＬ１を構成し、第２層金属配線１８３ａが、ワード線ＷＬ１Ｂを構成する。第２層金属配線１８３ｂが、ワード線ＷＬ２Ｂを構成し、第２層金属配線１８２ｂが、チャージ線ＣＬ２を構成する。これらの第２層金属配線をＹ方向に沿って連続的に延在させて、ソース線ＳＬおよびチャージ線ＣＬを隣接して配置することにより、書込用のＰチャネルＳＯＩトランジスタと読出用のＮチャネルＳＯＩトランジスタを電気的に分離して動作させることができる。
【０２０１】
図２４に示すメモリセルアレイの配置において、ポートＡ（ワード線ＷＬ１ＡおよびＷＬ２Ａとビット線ＢＬ１ＡおよびＢＬ２Ａ）は、書込専用ポートとして用いられ、ポートＢ（ワード線ＷＬ１Ｂ、ＷＬ２Ｂ、ビット線ＢＬ１ＢおよびＢＬ２Ｂ）は、読出ポート（または読出／書込ポート）として利用される。すなわち、読出ポートおよび書込ポートを固定的に個々に設け、データが流れる方向を一定とする。
【０２０２】
図２５は、図２４に示すメモリセルアレイの配置における１つのメモリセルの不純物領域の配置を概略的に示す図である。図２５において、Ｐ型不純物領域１９２ｂは、高濃度Ｐ型領域２０２ａおよび２０２ｂと、これらのＰ型領域２０２ａおよび２０２ｂの間に配置されるＮ型領域２０４を含む。このＮ型領域２０４は、ＰチャネルＳＯＩトランジスタのボディ領域を構成する。このＮ型領域２０４を横切るように、ポリシリコンゲート配線１７０ｂが配置される。このポリシリコンゲート配線１７０ｂは、ワード線ＷＬ１Ａを構成する。
【０２０３】
活性領域１９０ａは、高濃度Ｎ型領域２０６、２０７ａ、２０７ｂと、Ｎ型領域２０６および２０７ａの間に配置されるＰ型領域２０３と、Ｎ型領域２０７ａおよび２０７ｂの間に配置されるＰ型領域２０８を含む。Ｐ型領域２０３は、Ｐ型不純物領域１９２ｂのＰ型領域２０２ｂと隣接して配置されて連通する領域を含む。このＰ型領域を活性領域１９０ａおよびＰ型不純物領域１９２ｂ両者に対して配置することにより、Ｐ型トランジスタをストレージトランジスタのボディ領域に結合することが可能となる。また、ストレージトランジスタのソースノードを構成するＮ型領域２０６に隣接してＰ型領域２０２ｂを配置することにより、ソース線ＳＬが電源電圧レベルに維持されても、このソース線ＳＬがＰ型領域２０２ｂに結合されて電源電圧がこのＰ型領域２０２ｂに伝達されるのは防止される。Ｐ型領域２０３を横切るように、チャージ線ＣＬ２を構成する第２層金属配線１８２ｂが配設される。Ｐ型領域２０８を横切るように、ワード線ＷＬ２Ｂを構成するポリシリコンゲート配線１８４ｃ（第２層金属配線１８３ｂ）が配設される。Ｎ型領域２０７ｂが、ビット線ＢＬ１Ｂに電気的に結合され、Ｐ型領域２０２ａが、ビット線ＢＬ２Ａに電気的に接続される。
【０２０４】
図２６は、図２５に示すメモリセルＭＣの電気的等価回路を示す図である。図２６において、メモリセルＭＣは、２つのアクセストランジスタＡＴＡＰおよびＡＴＢと、電荷をボディ領域に蓄積するストレージトランジスタＳＴＢを含む。アクセストランジスタＡＴＢは、ストレージトランジスタＳＴＢの一方導通ノード（ドレインノード）とビット線ＢＬ１Ｂの間に結合され、かつそのゲート（制御電極）がワード線ＷＬ２Ｂに接続される。アクセストランジスタＡＴＡＰは、ＰチャネルＳＯＩトランジスタであり、ストレージトランジスタＳＴＢのボディ領域（ストレージノードＳＮ）とビット線ＢＬ２Ａの間に接続されかつそのゲート（制御電極）がワード線ＷＬ１Ａに接続される。ストレージトランジスタＳＴＢの他方導通ノードは、ソース線ＳＬに接続される。
【０２０５】
図２７は、図２５および図２６に示すメモリセルＭＣのデータ書込時の信号波形を示す図である。以下、図２７を参照して、図２５および図２６に示すデータ書込動作について説明する。
【０２０６】
スタンバイ状態においては、ポートＡワード線ＷＬ１Ａは電源電圧レベルであり、また、ポートＡビット線ＢＬ２Ａは、接地電圧レベルである。今、ストレージノードＳＮ（Ｐ型領域２０３）が、Ｈレベルであるとする。
【０２０７】
ポートＢワード線ＷＬ２Ｂは、Ｌレベルであり、チャージ線ＣＬ２は、Ｈレベルである。したがって、アクセストランジスタＡＴＢのＰ型領域２０８（ボディ領域）においては、チャネルは形成されず、Ｎ型領域２０７ａおよび２０７ｂは、分離状態にある。
【０２０８】
チャージ線ＣＬ２は、電源電圧レベルであり、Ｐ型領域２０３は、記憶データに応じた電位に維持される。この状態においては、ストレージトランジスタＳＴＢが、低しきい値電圧状態にあり、オン状態となっても、不純物領域２０７ａおよび２０６の電圧レベルが、ゲートと同一電圧となり、ストレージトランジスタＳＴＢがオフ状態となる。従って、ソース線ＳＬとＮ型領域２０７ａの間にはチャネルは形成されず、また、アクセストランジスタＡＴＢがオフ状態であり、ソース線ＳＬとポートＢビット線ＢＬ１Ｂとは分離状態にある。
【０２０９】
スタンバイ状態においては、ポートＡビット線ＢＬ２Ａが、Ｌレベルまたはそれより低いＬＬレベルであり、ワード線ＷＬ１Ａの電圧レベルよりも低い電圧レベルである。したがって、Ｎ型領域２０４においては、チャネルは形成されず（アクセストランジスタＡＴＡＰがオフ状態であり）、Ｐ型領域２０２ａおよび２０２ｂの間も、分離状態にある。
【０２１０】
Ｌデータの書込時において、まず、ポートＡビット線ＢＬ２Ａを、Ｌレベルに設定し、続いて、ポートＡワード線ＷＬ１Ａを、ビット線ＢＬ２Ａの電位以下のＬレベルに駆動する。ポートＡワード線ＷＬ１ＡのＬレベルは、ポートＡビット線ＢＬ２Ａの電圧レベルと同じであってもよく、また、それよりも低い電圧レベルであってもよい。すなわち、ワード線ＷＬ１ＡのＬレベルは、接地電圧レベルであってもよく、また負電圧レベルであってもよい。また、ビット線ＢＬ２ＡのＬレベルは、好ましくは接地電圧レベルであり、ＬＬレベルは、負電圧である。
【０２１１】
この状態において、アクセストランジスタＡＴＡＰがオン状態となり、図２５において、Ｎ型領域１０４に反転層（チャネル）が形成される。応じて、ビット線ＢＬ２ＡのＬレベル電圧が、Ｐ型領域１０２ｂを介してＰ型領域２０３に伝達され、Ｐ型領域２０３（ストレージノードＳＮ）の電圧レベルがＬレベルに設定され、Ｌレベルデータが書込まれる。データ書込完了後、ポートＡワード線ＷＬ１ＡをＨレベル、ポートＡビット線ＢＬ２Ａをスタンバイ状態のＬＬレベルに駆動する。
【０２１２】
Ｈデータ書込時においては、先ず、ビット線ＢＬ２Ａは、スタンバイ状態のＬＬレベルからＨレベルに駆動される。この状態においては、ワード線ＷＬ１ＡはＨレベルであり、アクセストランジスタＡＴＡＰはオフ状態であり、Ｎ型領域２０４には、チャネルは形成されない。次いで、ワード線ＷＬ１ＡをＬレベルに駆動する。応じて、Ｎ型領域１０４において反転層が形成され（アクセストランジスタＡＴＡＰがオン状態となり）、ポートＡビット線ＢＬ２Ａ上のＨレベル電圧が、アクセストランジスタＡＴＡＰを介してＰ型領域２０３に伝達され、Ｐ型領域２０３（ストレージノードＳＮ）の電圧レベルが上昇する。
【０２１３】
書込完了後、再びワード線ＷＬ１ＡをＨレベル（たとえば電源電圧レベル）に駆動する。また、ビット線ＢＬ２Ａを、ワード線ＷＬ１ＡのＬレベルよりも低いＬＬレベルに設定し、このアクセストランジスタＡＴＡＰを非導通状態に設定する。
【０２１４】
したがって、このアクセストランジスタＡＴＡＰを介してビット線ＢＬ２ＡからストレージトランジスタＳＴＢのボディ領域（ストレージノードＳＮ）に直接電荷を注入して、ストレージノードＳＮの電圧レベルを設定することができる。この直接書込により、確実にストレージトランジスタＳＴＢのボディ領域（ストレージノードＳＮ）の電圧を設定することができる。また、ワード線ＷＬ１Ａを選択状態に駆動した後にビット線からの電荷注入により高速でデータの書込を行なうことができ、高速書込が実現される。
【０２１５】
図２８は、図２５および図２６に示すメモリセルのデータ読出時の信号波形を概略的に示す図である。データ読出時、ポートＢを介してアクセスが行われるため、ワード線ＷＬ１Ａおよびビット線ＢＬ２Ａは、それぞれ、ＨレベルおよびＬＬレベルに維持される。この状態において、アクセストランジスタＡＴＡＰは非導通状態であり、Ｎ型領域２０４にはチャネルは形成されない。したがって、ストレージトランジスタＳＴＢのボディ領域（Ｐ型領域２０３のストレージノードＳＮ）とビット線ＢＬ２Ａとは確実に分離される。
【０２１６】
データ読出時において、ワード線ＷＬ２ＢをＨレベルに駆動する。ビット線ＢＬ１ＢがＬレベルにプリチャージされる。応じて、Ｐ型領域２０８においてチャネルが形成され、Ｎ型領域２０７ａおよび２０７ｂが電気的に接続される（アクセストランジスタＡＴＢが導通する）。チャージ線ＣＬ２は、データ読出時においてＨレベルに維持される。応じて、Ｐ型領域２０３においても、ボディ領域（ストレージノードＳＮ）の電位に応じてチャネルが選択的に形成される。これにより、ストレージトランジスタＳＴＢが、選択的に導通し、ソース線ＳＬとビット線ＢＬ１Ｂの間で、記憶データに応じた電流が流れる。このビット線ＢＬ１Ｂの電流を検出することにより、データの読出を行なうことができる。図２８においては、Ｈデータ読出時にビット線ＢＬ１Ｂの電位が上昇するように示す。これは、データ読出を行うセンスアンプとして、ゲートがビット線ＢＬ１Ｂに結合されるトランジスタを含み、ビット線ＢＬ１Ｂの電位を基準電位と比較する構成が利用されるためである。電流比較／検出型のセンスアンプが利用されてもよい。
【０２１７】
図２９は、図２４に示すメモリセルアレイのメモリセルの配置の電気的等価回路を概略的に示す図である。図２９において、メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１およびＭＣ２２が、２行２列に配列される。Ｘ方向に沿って整列して配置されるメモリセルＭＣ１１およびＭＣ２１に対し、ビット線ＢＬ１Ｂおよびワード線ＷＬ１Ａが配設され、また、Ｘ方向に沿って整列するメモリセルＭＣ１２およびＭＣ２２に対し、ビット線ＢＬ２Ｂおよびワード線ＷＬ２Ａが配設される。Ｙ方向に整列するメモリセルＭＣ１１およびＭＣ１２に対してソース線ＳＬ、チャージ線ＣＬ１およびワード線ＷＬ１Ｂが配設される。同様に、Ｙ方向に沿って整列するメモリセルＭＣ２１およびＭＣ２２に対し、ワード線ＷＬ２Ｂ、チャージ線ＣＬ２およびソース線ＳＬが配設される。Ｘ方向に整列するメモリセルに対しては、ビット線ＢＬＡ（ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ）は、個々に配列される。
【０２１８】
図２９において、メモリセルＭＣ３１およびＭＣ３２のアクセストランジスタＡＴＡＰを示す。この配置により、ワード線ＷＬ１Ａ選択時、Ｘ方向に沿って整列するメモリセルに対し、ビット線ＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａそれぞれを介してデータのアクセスを行なうことができる。
【０２１９】
一方、ビット線ＢＬＢ（ＢＬ１Ｂ，ＢＬ２Ｂ）については、コンタクトは、Ｘ方向に沿って隣接するメモリセルによって共有される。ビット線ＢＬＢ（ＢＬ１Ｂ，ＢＬ２Ｂ…）は、ワード線ＷＬＢ（ＷＬ１Ｂ、ＷＬ２Ｂ）と直交するように配置されており、ワード線ＷＬＢの選択時、Ｙ方向に沿って整列するメモリセルに対して、ビット線ＢＬＢを介してデータのアクセスを行なうことができる。
【０２２０】
ポートＡのアクセストランジスタＡＴＡＰが、ＰチャネルＳＯＩトランジスタで構成される。ワード線ＷＬ１Ａ，ＷＬ２Ａは、Ｈレベル（電源電圧）とＬレベル（接地電圧または負電圧）の間で変化させ、ストレージノードＳＮのＨレベルとＬレベルの電圧差を電源電圧レベルに設定する。
【０２２１】
ポートＡビット線ＢＬ１Ａ、ＢＬ２ＡおよびＢＬ３Ａは、スタンバイ時にＬレベル、Ｌレベルデータ書込時にＬレベル、Ｈデータ書込時にＨレベルに設定する。このポートＡのビット線ＢＬ１Ａ−ＢＬ３Ａを、スタンバイ時または非選択時に、ＬＬレベルと、Ｌレベルよりも低い電圧レベルに設定することにより、以下の効果が得られる。すなわち、ワード線ＷＬ１Ａが選択状態のＬレベルに駆動されても，選択行かつ非選択列のアクセストランジスタＡＴＡＰは、確実にオフ状態に維持することができる。また，非選択行かつ非選択列のメモリセルにおいては、アクセストランジスタＡＴＡＰは、ビット線ＢＬＡ（ＢＬ１Ａ、ＢＬ２Ａ）がＬレベル、ワード線ＷＬＡ（ＷＬ１Ａ、ＷＬ２Ａ）がＨレベルであり、非導通状態を維持する。非選択行かつ選択列のメモリセルに対しては、ビット線の電位が書込データに応じてＨレベルまたはＬレベルに設定されても、ワード線電位は、ビット線の電位以上の電圧レベルであり、アクセストランジスタＡＴＡＰは、オフ状態に維持される。したがって、データのビット幅が、全ビット線数よりも少ない場合においても、ワード線およびビット線の一方が選択状態とされる半選択状態のメモリセルに対して誤書込が生じるのを防止することができる。
【０２２２】
なお、チャージ線ＣＬについては、データ書込時にワンショット駆動することは要求されず、常時Ｈレベルに維持される（ゲートカップリングは利用しないため）。従って、チャージ線ＣＬは、ソース線と同様、常時電源電圧レベルに維持されれば良く、チャージ線ドライバは、必要とされず、回路構成が簡略化される。
【０２２３】
図３０は、この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。図３０において、半導体記憶装置は、メモリセルＭＣがＸ方向およびＹ方向に整列して２次元アレイ状に配列されるメモリセルアレイ２１０を含む。このメモリセルアレイ２１０には、ポートＡのワード線ＷＬＡとポートＡのビット線ＢＬＡが直交して配置され、ポートＢのワード線ＷＬＢとポートＢのビット線ＢＬＢが直交して配置される。
【０２２４】
ポートＡを介して書込アクセスを行なうために、ポートＡセル選択駆動回路２１２、ポートＡ書込回路２１４およびポートＡ制御回路２１６が設けられる。ポートＡセル選択駆動回路２１２は、ワード線ＷＬＡを選択する回路を含む。ポートＡ書込回路２１４は、ビット線それぞれに対応して配置されるライトドライバを含み、外部からの書込データに従って、ポートＡのビット線ＢＬＡに書込電圧を伝達する。ポートＡ制御回路２１６は、このポートＡからのアクセス時に、ポートＡ列選択駆動回路２１２およびポートＡ書込回路２１４の動作を制御する。
【０２２５】
ポートＢからのアクセスを行なうために、ポートＢセル選択駆動回路２１８、ポートＢ読出／書込回路２２０およびポートＢ制御回路２２２が設けられる。ここでは、ポートＢが書込および読出アクセスを行うポートとして利用される構成を示す。ポートＢ選択駆動回路２１８は、ポートＢからのアクセス時に、ポートＢのワード線ＷＬＢを選択する。ポートＢ読出／書込回路２２０は、ビット線ＢＬＢそれぞれに対応して設けられるセンスアンプおよび書込ドライバを含み、データ書込時、書込データＤに応じてビット線ＢＬＢに内部書込データを伝達し、読出時、センスアンプを介してデータＱを読出す。ポートＢ制御回路２２２は、ポートＢからのアクセス時に、ポートＢセル選択駆動回路２１８およびポートＢ読出／書込回路２２０を駆動する。このポートＡ制御回路２１６とポートＢ制御回路２２２は互いにアクセス状態を示す信号を交換する。これにより、ポートＡからのアクセス時、メモリセルアレイ２１０に、必要データがすべて書込まれた後、ポートＢ制御回路２２２が、データの読出を行なう。また、逆に、ポートＢからのアクセスが完了した後にポートＡからデータ書込を実行する。
【０２２６】
なお、チャージ線ＣＬおよびソース線ＳＬは、電源電圧レベルに維持される。従って、ポートＢセル選択駆動回路２１８にチャージ線駆動回路を設ける必要がなく、チャージ線駆動の制御が簡略化され、また、セル選択駆動回路２１８のレイアウト面積も低減することができる。
【０２２７】
なお、図３０に示す構成において、ポートＢが、データの書込および読出を行なうために用いられている。しかしながら、ポートＢは、データの読出のみを行う読出専用ポートとして用いられてもよい。１つのポートが、書込専用ポート（ポートＡ）となる構成である。従って、演算処理システムにおいて直交変換回路を構成するためには、先の実施の形態１および２において説明したように、２つのメモリを用いる必要がある。
【０２２８】
図３１は、この発明の実施の形態３に従うメモリセルを利用する直交変換回路の構成を概略的に示す図である。図３１において、直交変換回路３０は、２つの直交変換用のメモリ２５０および２５２を含む。これらの直交変換メモリ２５０および２５２は、各々、図３０に示す構成を有し、ポートＡおよびポートＢが、それぞれ、書込専用ポートＷおよび読出専用ポートＲとして利用される。
【０２２９】
直交変換メモリ２５０および２５２に対し、切換回路（ＭＵＸ）２５４および２５６がメモリ切換のために設けられる。切換回路２５６は、ポートＳ１がメモリセルマット直交メモリＩ／Ｆ１３４に結合され、ポートＳ２が直交変換メモリ２５２の読出ポートＲ（ポートＢ）に結合され、ポートＳ３が、直交変換メモリ２５０の書込ポートＷ（ポートＡ）に結合される。
【０２３０】
切換回路２５４は、ポートＳ４が、システムバス直交メモリＩ／Ｆ１３２に結合され、ポートＳ５が、直交変換メモリ２５２の書込ポートＷ（ポートＡ）に結合され、ポートＳ６が直交変換メモリ２５０の読出ポートＲ（ポートＢ）に結合される。
【０２３１】
メモリセルマット直交メモリＩ／Ｆ１３２は、図１等において示すメモリセルマット４０に結合され、システムバス直交メモリＩ／Ｆ１３４は、図１に示すシステムバスインターフェイスを介してシステムバスに結合される。
【０２３２】
上述のように、実施の形態３に示す直交変換メモリ２５０および２５２は、ポートＡが書込ポートであり、ポートＢが読出ポートである。従って、これらの直交変換メモリ２５０および２５２各々においてデータの流れは、一方方向である。このため、外部のプロセッサとの間のデータ転送および内部の演算回路のメモリセルマットの間のデータ転送の経路を切り換えるために、切換回路２５４および２５６が利用される。この直交変換回路３０におけるポート切換を含むアクセス制御は、主制御回路２４０により行われる。
【０２３３】
システムからメモリセルマットへのデータ転送時には、切換回路２５４は、ポートＳ４をポートＳ５に接続して、直交変換メモリ２５２の書込用のポートＡをシステムバスに結合する。切換回路２５６がポートＳ２をポートＳ１に結合して、直交変換メモリ２５２の読出用のポートＢをメモリセルマットに直交メモリＩ／Ｆ１３４を介して結合する。従って、この状態においては、システム側のプロセッサなどの外部装置からの転送データは、直交変換メモリ２５２により直交変換をされてメモリセルマットへ転送される。
【０２３４】
メモリセルマットからシステム側のプロセッサへのデータ転送時には、切換回路２５４および２５６において接続経路が切り替えられる。すなわち、切換回路２５６においては、ポートＳ１がポートＳ３に結合され、切換回路２５４においては、ポートＳ４がポートＳ６に結合される。この状態においては、直交変換メモリ２５０は、書込用のポートＡがメモリセルマットに結合され、読出用のポートＢがシステムバスを介してプロセッサに結合される。従って、メモリセルマットから転送されたデータは、直交変換メモリ２５０により直交変換されてシステム側のプロセッサ等の外部装置に転送される。
【０２３５】
従って、上述のように、直交変換用のメモリのメモリセルが、書込専用のポートを有する構成においても、直交変換回路３０において２つの直交変換メモリ２３５Ａおよび２３５Ｂを配置し、それぞれ、システム側のプロセッサからメモリセルマットへのデータ転送用メモリおよびメモリセルマットからプロセッサへのデータ転送用のメモリとして利用することにより、メモリセルマットとプロセッサとの間でデータを直交変換を行なって転送することができる。
【０２３６】
なお、この図３１に示す直交変換回路の構成は、実施の形態１および２に示す直交変換メモリを利用する場合にも、同様に利用することができる。
【０２３７】
以上のように、この発明の実施の形態３に従えば、メモリセルを形成する活性領域にＰ型不純物領域を設け、書込専用のアクセストランジスタとして、ＰチャネルＳＯＩトランジスタを用いている。したがって、データ書込時確実に、所望の電位変化をストレージトランジスタのボディ領域に生じさせることが可能となる。また、実施の形態１および２と同様、キャパシタレスメモリセル構造であり、プロセスの微細化に応じてメモリセルのスケーラビリティを追随させることができる。また、実施の形態１および２と同様、配線パターンが直線的であり、プロセスの微細化時においても正確に配線および活性領域をパターニングすることができる。
【０２３８】
また、直交変換回路において２つのメモリ装置を設け、これらのメモリのデータ転送方向を固定することにより、書込専用ポートがメモリにおいて設けられる構成においても、プロセッサとメモリセルマットの間の転送データの直交変換を行うことができる。
【０２３９】
［実施の形態４］
図３２は、この発明に従う直交変換メモリを用いた処理システムの構成を概略的に示す図である。図３２に示す処理システム３００は、並列演算処理装置３２０外部に設けられ、２つの直交変換メモリ３０２および３０４を含む。これらの直交変換メモリ３０２および３０４の間に画像データを処理する画像処理装置３０６が設けられる。直交変換メモリ３０２の読出ポート（Ｒ）が、画像処理装置３０６の入力ポートに結合され、直行変換メモリ３０４の書込ポート（Ｗ）が、画像処理装置３０６の出力ポートに結合される。
【０２４０】
直交変換メモリ３０２および３０４の書込／読出ポートは、それぞれ、切換回路３１０のポートＳ１１およびＳ１２に結合される。この切換回路３１０は、ポートＳ１が並列演算処理装置３２０内のメモリセルマットにメモリセルマット／直交メモリＩ／Ｆ１３４を介して結合される。並列演算処理装置３２０内の転送データのビット幅は、すべて等しくＬビットである。外部処理システムにおける直交メモリ３０２および３０６の間の転送データのビット幅は、画像処理装置３０６の処理データのビット幅に応じて適切なビット幅に定められる。
【０２４１】
この処理システムにおいては、並列演算処理装置３２０内のメモリセルマットは、一例としてバッファメモリとして利用される。例えば外部からの撮像装置から入力された走査画像データが、一旦メモリセルマットに走査順に格納される。次いで、直交メモリＩ／Ｆ１３４および切換回路３１０を介して、このメモリセルマットに格納された画像データから処理対象の領域の画像データＲ、ＧおよびＢを読出して直交変換メモリ３０２にポートＷ／Ｒを介してＸ方向に沿って順次格納する。例えばフィルタ処理対象の必要領域の画像データを直交変換メモリ３０２に格納した後、直交変換メモリ３０２の読出ポートＲを介してＹ方向に沿って画像データを読出し、画像処理装置３０６において必要な画像処理を実行する。この処理においては、同一色の画像データＲ、ＧまたはＢが並列に読出されて、画像処理装置３０６において処理が実行される。画像処理装置３０６における処理後の画素データＲ’、Ｇ’、Ｂ’が直交変換メモリ３０４に書込ポートＷを介してＹ方向に沿って書込まれる。この後、直交変換メモリ３０４からＸ方向に沿って画素データＲ’、Ｇ’、Ｂ’を書込／読出ポートＷ／Ｒを介して読出して、切換回路３１０および直交メモリＩ／Ｆ１３４を介してメモリセルマットに格納する。従って、メモリセルマットにおいては、処理後の画素データが走査順に格納される。
【０２４２】
この図３２に示すシステム構成の場合、並列演算処理装置３２０外部で画像データの処理が実行される。従って、例えば、図１に示す外部メモリに対して処理データの格納と並行して並列演算処理装置内のメモリセルマットをバッファ領域（作業領域）として利用して画像データの処理を実行することにより、処理システムにおいて並列に複数の処理を実行することが可能となり、システムの性能を改善することができる。
【０２４３】
この画像処理装置３０６は、ＤＳＰ（デジタル信号処理装置）などの画像処理に特化された画像処理専用の装置であってもよく、また、汎用のプロセッサであってもよい。
【０２４４】
直交変換メモリとしては、実施の形態１および２において示した直交変換メモリについては、そのポートＢが書込／読出ポートＷ／Ｒとして利用され、ポートＡが読出ポートＷとして利用される。実施の形態３に従う直交変換メモリについては、そのポートＡが書込ポートＷとして利用され、ポートＢが書込／読出ポートＷ／Ｒとして利用される。従って、これらの実施の形態１および２に示した直交変換メモリ３０２として利用し、実施の形態３に示した直交変換メモリを直交変換メモリ３０４として利用する。
【０２４５】
また、実施の形態１および２において示した直交変換メモリのポートＡおよびポートＢが共に書込／読出ポートとして利用可能な構成の場合には、これらの直交変換メモリ３０２および３０４として実施の形態１および２に示した直交変換メモリを利用する。
【０２４６】
なお、図３２に示す構成において直交変換メモリ３０２および３０４は、共に書込／読出ポートＷ／Ｒが切換回路３１０を介してメモリセルマットに結合される。従って、メモリセルマットと直交変換メモリ３０２および３０４との間で双方向にデータを転送することができる。この場合、並列演算処理装置３２０内において処理を実行する場合、これらの直交変換メモリ３０２または３０４を作業領域として利用して処理を実行する。例えば画像処理において、フィルタ処理時の係数データをこれらの直交変換メモリ３０２または３０４において格納して並列演算処理装置内において処理を実行する。この場合、１つの直交変換メモリ３０４／３０２を利用して外部からの画素データの直交変換を行ってメモリセルマットに格納する。
【０２４７】
この構成の場合、たとえば画像変換処理などにおいて、積和演算などの単純な処理はメモリセルマット（４０）内において行ない、他のエッジ抽出、色の変換、複雑なフィルタ処理などの演算処理は、外部の処理装置で行なう。これにより、メモリセルマットにおいて主演算回路内部での処理と外部の処理装置における処理をインターリーブ態様で実現することができ、それぞれの演算処理装置の特徴に応じた処理を、個々にかつ並行して実行することができる。
【０２４８】
また、図３１に示す構成において、直交変換メモリ２５０および２５２が、切換回路２５６との間で双方向にデータを転送するように構成される場合、以下のシステムを実現することができる。
【０２４９】
すなわち、図３１において注記するように、図３１に示す構成において、直交変換メモリ２５０および２５２それぞれの書込ポートＷおよび読出ポートＲが双方向にデータをメモリセルマットとの間で転送可能とされる場合、メモリセルマット（４０）は、直交変換メモリ２５０および２５２各々と、双方向でデータの転送を行なうことができる。また、直交変換メモリ２５０は、システムバスに結合される処理装置へその格納データを転送し、一方、直交変換メモリ２５２は、システムバスに結合される処理装置または外部のメモリからのデータを格納する。
【０２５０】
従って、この直交変換回路の構成の場合、外部装置とメモリセルマット４０（主演算回路２０）とで、並行して処理およびデータ転送を実行することができるとともに、さらに以下の操作を実現することができる。例えば、直交メモリ２５２に処理後の画像データを格納し、この画像データの一部の領域のデータ値を、外部装置からのデータにより変更する（例えば塗りつぶし処理）。この変更後の画像データを再度メモリセルマットに転送して所定の演算処理を実行する。
【０２５１】
なお、図３１および図３２に示す構成において、直交変換メモリとしては、一方のポートが、書込または読出専用のポートに設定される。しかしながら、両ポートとも、書込および読出に設定されて、これらの直交変換メモリが、インターリーブ態様で利用され、一方の直交変換メモリとメモリセルマットとの間のデータ転送時に、他方の直交変換メモリと外部の処理装置との間でデータ転送またはメモリからの／への処理データのロード／ストアを行なうように構成してもよい。
【０２５２】
また、図３１および図３２に示す構成において、システムバスとメモリセルマットの接続が逆とされても良い。
【０２５３】
［変更例］
図３３は、この発明の実施の形態４に従う処理システムの変更例の構成を示す図である。図３３において、プロセッサ３５０とバッファメモリ３５４との間に直航変換メモリ５２が配置される。この直交変換メモリ３５２は、実施の形態１から３のいずれの直交変換メモリであってもよい。直交変換メモリ３５２は、その書込ポートＷがプロセッサ３５０に結合され、その読出ポートＲがバッファメモリ３５４に結合される。このバッファメモリ３５２に対してコプロセッサ３５６が結合される。コプロセッサ３５６は、バッファメモリ３５４およびプロセッサとデータ転送が可能である。この直交変換メモリ３５２は、実施の形態１から３の直交変換メモリのいずれであってもよい。
【０２５４】
この処理システムにおいては、プロセッサ３５０が、例えば走査順に配列される画像データ等データに対して所定の処理を行い、処理結果のデータを直交変換メモリ３５２にその書込ポートＷを介して格納する。この直交変換メモリ３５２に格納されたデータが、図示しないメモリコントローラの制御の下に読出ポートＲから読出されてバッファメモリ３５４に格納される。このバッファメモリ３５４は、直交変換機能を有しないメモリであり、直交変換メモリ３５２により直交変換されたデータを格納する。コプロセッサ３５６が、このバッファメモリ３５４に格納された直交変換後のデータを読出してフィルタ処理などの処理を行って処理データをプロセッサ３５０に転送する。
【０２５５】
この処理システムの構成においては、直交変換メモリ３５２が一個直交変換のために利用されるだけである。一般的に行列演算などにおいて利用される転置操作等の直交変換処理を小占有面積かつ低消費電流のメモリを利用して行なうことができる。
【０２５６】
以上のように、この発明の実施の形態４に従えば、処理装置との間でデータを直交変換して転送するように構成しており、一般の処理システムにおいても、小占有面積かつ低消費電流の処理システムを構築することができる。
【０２５７】
なお、この図３３に示す構成においてプロセッサ３５０、直交変換メモリ３５２、バッファメモリ３５４、およびコプロセッサ３５６の間のデータ転送は、双方向に行われても良い。この図３３に示すシステムは、同一半導体チップ上に集積化されてもよく、また、ボート上に個々に配置されてもよい。また、システム構成としては、直交変換操作を必要とするシステムであればよく、この発明に従う直交変換メモリを利用するシステム構成としては、図１、図３２および図３３に示すシステム構成に限定されない。
【０２５８】
また、この発明の実施の形態１から４に従う直交変換回路は、システムＬＳＩ内に、並列演算処理装置と同一チップ上に設けられてもよく、また、単体の専用の直交変換回路として、デジタル信号処理における離散コサイン変換などの直交変換処理に用いられてもよい。
【産業上の利用可能性】
【０２５９】
この発明に係る半導体記憶装置は、データ配列を、ビットシリアルかつワードパラレルなデータ列とワードシリアルかつビットパラレルなデータ列の間で変換を行なう回路に適用することにより、プロセスの微細化に追随して、メモリセルを微細化でき、小占有面積かつ高速の直交変換回路を実現することができる。
【図面の簡単な説明】
【０２６０】
【図１】この発明に従う半導体記憶装置が適用されるシステムＬＳＩの構成を概略的に示す図である。
【図２】図１に示す主演算回路の要部の構成を概略的に示す図である。
【図３】図２に示す主演算回路の演算操作を模式的に示す図である。
【図４】図１に示す主演算回路の要部の構成をより具体的に示す図である。
【図５】図１に示すシステムＬＳＩのシステムバスとメモリセルマットの間でのデータ転送シーケンスを示す図である。
【図６】この発明において利用されるＴＴＲＡＭセルの断面構造を概略的に示す図である。
【図７】図６に示すＴＴＲＡＭセルの電気的等価回路を示す図である。
【図８】図６および図７に示すＴＴＲＡＭセルの書込／読出の動作を示すタイミング図である。
【図９】この発明の実施の形態１に従う半導体記憶装置において用いられるメモリセルの電気的等価回路を示す図である。
【図１０】図９に示すダブルドレインストレージトランジスタの平面レイアウトを概略的に示す図である。
【図１１】図１０に示す線Ｌ１１−Ｌ１１に沿った断面構造を概略的に示す図である。
【図１２】図１０に示す線Ｌ１２−Ｌ１２に沿った断面構造を概略的に示す図である。
【図１３】図９に示すメモリセルの動作を示す信号波形図である。
【図１４】この発明の実施の形態１に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。
【図１５】図１４に示すメモリセルアレイのレイアウトの電気的等価回路を示す図である。
【図１６】この発明の実施の形態１に従う半導体記憶装置を利用する直交変換回路の構成を概略的に示す図である。
【図１７】図１６に示す直交メモリの構成を概略的に示す図である。
【図１８】図１７に示すメモリセルの要部の構成を具体的に示す図である。
【図１９】この発明の実施の形態２に従う半導体記憶装置のメモリセルの平面レイアウトを概略的に示す図である。
【図２０】図１９に示すメモリセルの電気的等価回路を示す図である。
【図２１】この発明の実施の形態２に従うメモリセルアレイの平面レイアウトを概略的に示す図である。
【図２２】図２１に示すメモリセルアレイの電気的等価回路を示す図である。
【図２３】この発明の実施の形態２における直交変換操作時の選択メモリセルの配置を概略的に示す図である。
【図２４】この発明の実施の形態３に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。
【図２５】図２４に示す平面レイアウトにおけるメモリセルの不純物領域の配置を概略的に示す図である。
【図２６】図２５に示すメモリセルの電気的等価回路を示す図である。
【図２７】図２５および図２６に示すメモリセルのデータ書込時の動作を示す信号波形図である。
【図２８】図２５および図２６に示すメモリセルのデータ読出時の動作を示す信号波形図である。
【図２９】図２４に示すメモリセルアレイの電気的等価回路を示す図である。
【図３０】この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図３１】この発明の実施の形態３に従う直交変換メモリ（半導体記憶装置）を利用する直交変換回路の構成の一例を示す図である。
【図３２】この発明に従う半導体記憶装置を利用するシステム構成の一例を示す図である。
【図３３】この発明に従う半導体記憶装置（直交変換メモリ）を利用するシステム構成の変更例を示す図である。
【符号の説明】
【０２６１】
１  システムＬＳＩ、２０  主演算回路、２４  システムバスＩ／Ｆ、２６  マルチプレクサ（ＭＵＸ）、３０  直交変換回路、４０  メモリセルマット、ＡＴＡ，ＡＴＡＰ，ＡＴＢ  アクセストランジスタ、ＤＤＳＴ  ダブルドレインストレージトランジスタ、ＰＮＡ，ＰＮＢ，ＰＮ１，ＰＮ２  プリチャージノード、１０１  Ｎ型不純物領域（第３の不純物領域）、１００ａ，１００ｂ  Ｎ型不純物領域（第１，第２の不純物領域）、１０２  ゲート電極、１０３  Ｐ型ボディ領域、１１０ａ，１１０ｂ  活性領域、ＡＲ１−ＡＲ３  サブ活性領域、１１１ａ−１１１ｈ  活性領域、１１２ａ−１１２ｄ  ゲート電極配線、１１６ａ−１１６ｄ  ポリシリコンゲート電極配線、１１４ａ−１１４ｆ  第１層金属配線、１１８ａ−１１８ｆ  第２層金属配線、１３０  直交メモリ、１３２  システムバス／直交メモリＩ／Ｆ、１３４  メモリセルマット／直交メモリＩ／Ｆ、１４０  直交メモリアレイ、１４２Ａ  ポートＡＸデコーダ、１４２Ｂ  ポートＢＸデコーダ、１４４Ａ  ポートＡセンスアンプ／ライトドライブ回路、１４４Ｂ  ポートＢセンスアンプ／ライトドライブ回路、ＡＲ  活性領域、ＡＲａ−ＡＲｃ  サブ活性領域、ＧＴａ−ＧＴｄ  ゲート電極配線、１５０ａ−１５０ｃ，１５２ａ−１５２ｂ  第１層金属配線、１４８ａ，１４８ｂ  ポリシリコンゲート電極配線、１６２ａ，１６２ｂ，１６４ａ，１６４ｂ，１６６ａ，１６６ｂ，１６８ａ  第２層金属配線、１７０ａ−１７０ｄ  ゲート電極配線、１７５ａ，１７５ｂ  第１層金属配線、１８０ａ，１８０ｂ，１８１ａ，１８１ｂ，１８２ａ，１８２ｂ，１８３ａ  第２層金属配線、１８４ａ−１８４ｄ  ポリシリコンゲート電極配線、１９０ａ，１９０ｂ  活性領域、１９２ａ−１９２ｄ  Ｐ型不純物領域、２０２ａ，２０２ｂ  高濃度Ｐ型領域、２０３  Ｐ型領域、２０６  高濃度Ｎ型領域、２０７ａ，２０７ｂ  高濃度Ｎ型領域、２０８  Ｐ型領域、ＳＴＢ  ストレージトランジスタ、２５０，２５２，３０２，３０４  直交変換メモリ、３００  処理システム、３２０  並列演算処理装置、３５０  プロセッサ、３５２  直交変換メモリ、３５４  バッファメモリ、３５６  コプロセッサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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