(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置において、
１つ又はそれ以上の観測ポイントと調節ポイントを備える論理回路と、
この論理回路に連結された複数のスキャンセルを含む第１データ伝達手段と、
この第１データ伝達手段に直列に連結された複数のスキャンセルを含む第２データ伝達手段と、
前記論理回路から提供される正規データと前記１つ又はそれ以上の観測ポイントから提供されるデータのうち、いずれか１つを選択して前記第１データ伝達手段に出力するための第１選択手段と、
前記論理回路から提供される正規データと前記第２データ伝達手段から伝送される１つ又はそれ以上のスキャンデータのうち、いずれか１つを前記調節ポイントに出力するための第２選択手段とを含み、
前記第１選択手段と前記第２選択手段には、それぞれ第１及び第２選択信号が、前記第２データ伝達手段に備えられた前記スキャンセルの出力信号として出力されることを特徴とするテストポイントを挿入した半導体集積回路装置。
【請求項２】
前記第１選択手段は、前記第２データ伝達手段から提供される前記第１選択信号に応じて前記正規データとｎ−１個の前記データのうち、いずれか１つを選択するためのｎ−ｔｏ−１マルチプレクサであることを特徴とする請求項１に記載のテストポイントを挿入した半導体集積回路装置。
【請求項３】
前記第２選択手段は、前記第２データ伝達手段から提供される前記第２選択信号に応じて前記第１データ伝達手段の出力信号と前記論理回路から提供される前記正規規データのうち、いずれか１つを選択するための２−ｔｏ−１マルチプレクサであることを特徴とする請求項１に記載のテストポイントを挿入した半導体集積回路装置。
【請求項４】
前記論理回路にｎ個の調節ポイントを備える場合、前記第２選択手段がｎ個要求され、このｎ個の第２選択手段は前記第２データ伝達手段に備えられたｎ個のスキャンセルに各々連結されることを特徴とする請求項１に記載のテストポイントを挿入した半導体集積回路装置。
【請求項５】
前記第２データ伝達手段は、この手段に備えられた前記スキャンセルがリセット機能を有する場合、前記半導体集積回路装置が正規動作を実行する時、リセット信号に応じて前記スキャンセルをリセットし、前記リセットされたスキャンセルのデータ出力に応答して前記第１及び第２選択手段で前記正規データが選択されることを特徴とする請求項１に記載のテストポイントを挿入した半導体集積回路装置。
【請求項６】
前記第２データ伝達手段は、この手段に備えられた前記スキャンセルがリセットできない場合、前記半導体集積回路装置が正規動作を実行する時、前記第１及び第２選択手段で前記正規データが選択されるように、前記スキャンセルの出力信号と前記リセット信号との論理積を前記第１及び第２選択手段に出力するためのリセット信号伝達手段を含むことを特徴とする請求項５に記載のテストポイントを挿入した半導体集積回路装置。
【請求項７】
前記リセット信号は、前記半導体集積回路装置の正規動作とテスト動作を選択するための信号が外部から印加される場合、その信号に代替できることを特徴とする請求項５又は６に記載のテストポイントを挿入した半導体集積回路装置。
【請求項８】
前記第２データ伝達手段の前記スキャンセルは、前記半導体集積回路装置の内部に備えられたスキャンセルであることを特徴とする請求項１に記載のテストポイントを挿入した半導体集積回路装置。
【請求項９】
前記第２データ伝達手段の前記スキャンセルは、前記半導体集積回路装置の内部に備えられたスキャンセルと同様に内部に備えられ、前記第１、第２選択信号を提供するスキャンセルであることを特徴とする請求項１に記載のテストポイントを挿入した半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置のテストに関し、さらにはテスト容易度は最大限に改善し、入力端子の数の増加によるオーバヘッドは最小化できる半導体集積回路装置のテストポイントの挿入方法に関する。
【０００２】
【従来の技術】
最近、ＶＬＳＩ回路（ｖｅｒｙ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）に対する設計技術及び工程技術の急激な発展に従って回路の集積度及び複雑度も増加しつつある。設計概要を満足する完璧な設計だけでなく、完成したシステムの完璧な動作を保障できるテストも重要になる。従って、完成したＶＬＳＩシステムの動作を判断するテストに使用する費用も増加しつつある。
【０００３】
近年、設計段階から容易に回路をテストできる方法として、テスト容易度を考慮した設計（ｄｅｓｉｇｎ  ｆｏｒ  ｔｅｓｔａｂｉｌｉｔｙ：ＤＦＴ）方法を使用している。ＤＦＴ方法は、容易にテストするために、回路を変形したり、余分のハードウェアを追加したりする方法であり、テスト容易度の重要要素である調節容易度及び観測容易度を向上させるためにテストポイントを挿入する。調節容易度は回路の主入力値を調節して、回路内部の特定端子（例えば、特定ゲートの出力端子）を要求される特定信号に変換する難しさの程度を示す。観測容易度は回路の主入力値の調節によって回路内部の特定端子に設定された信号値を回路の主出力端子で観測する難しさの程度を示す。調節容易度と観測容易度の組合せによってテスト容易度を定義する。
【０００４】
一般的に、テストポイント（ｔｅｓｔ  ｐｏｉｎｔ：ＴＰ）は、調節ポイント（ｃｏｎｔｒｏｌ  ｐｏｉｎｔ：ＣＰ）と観測ポイント（ｏｂｓｅｒｖａｔｉｏｎ  ｐｏｉｎｔ：ＯＰ）に分けられる。調節ポイントＣＰは調節容易度を向上させるのに使用する主入力端子（ｐｒｉｍａｒｙ  ｉｎｐｕｔ：ＰＩ）であり、観測ポイントＯＰは観測容易度を向上させるのに使用する主出力端子（ｐｒｉｍａｒｙ  ｏｕｔｐｕｔ：ＰＯ）である。
【０００５】
テストポイントの挿入方法は、テストポイントのテスト容易度を向上させるために主入力端子又は主出力端子から直接的に又は間接的に該当ノードのアクセスを可能にする。よく知られているテストポイントの挿入方法は、ピン追加、ピン共有、専用スキャンセルの追加、ＥＸＣＬＵＳＩＶＥ−ＯＲ  ＴＲＥＥ，ＬＦＳＲ（ｌｉｎｅａｒ  ｆｅｅｄｂａｃｋ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）／ＭＩＳＲ（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｓｉｇｎａｔｕｒｅ  ｒｅｇｉｓｔｅｒ）等がある。
【０００６】
ピン追加によってテストポイントを挿入する方法は、１９９９年８月、Ｎ．Ａ．ＴｏｕｂａとＥ．Ｊ．ＭｃＣｌｕｓｋｅｙによってＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｖｏｌ．１８，Ｎｏ．８のページ１２０２−１２１３の論文“ＲＰ−ＳＹＮ：Ｓｙｎｔｈｅｓｉｓ  ｏｆ  Ｒａｎｄｏｍ  Ｐａｔｔｅｒｎ  Ｔｅｓｔａｂｌｅ  Ｃｉｒｃｕｉｔｓ  ｗｉｔｈ  Ｔｅｓｔ  Ｐｏｉｎｔ  Ｉｎｓｅｒｔｉｏｎ”に開示され、ピン共有によってテストポイントを挿入する方法は、１９９９年６月、Ｂ．ＭａｔｈｅｗとＤ．Ｇ．ＳａａｂによってＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｏｍｐｕｔｅｒ−ＡｉｄｅｄＤｅｓｉｇｎ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｖｏｌ．１８，Ｎｏ．６のページ６８５−６９６の論文“Ｃｏｍｂｉｎｉｎｇ  Ｍｕｌｔｉｐｌｅ  ＤＦＴ  Ｓｃｈｅｍｅｓ  ｗｉｔｈ  ＴｅｓｔＧｅｎｅｒａｔｉｏｎ” に開示されている。ピン共有方法は、ピン追加方法で要求される追加のピンを既存回路のピンと共有して使用する方法として、選択信号の個数だけピンが追加される長所があるが、共有可能なピンの個数が制限される限界がある。
【０００７】
例えば、調節ポイントＣＰを挿入する場合、共有可能な入力ピンの個数が少ないと、多くの調節ポイントＣＰを１個の入力ピンに共有して制御する。しかし、このような場合、回路全体のテスト容易度が改善されない問題点が発生する。また、観測ポイントＯＰを挿入する場合、観測ポイントＯＰの個数が共有可能な出力ピンの個数より多いと、２−ｔｏ−１マルチプレクサの代わりにｎ−ｔｏ１マルチプレクサ（ここで、ｎは３以上の定数）を使用する。しかし、このような場合、入力ピンを割当てるべき選択信号の個数が増加する問題点が発生する。
【０００８】
専用スキャンセルを追加するテストポイントの挿入方法は、１９９６年、Ｍ．Ａ．ＴｏｕｂａとＥ．Ｊ．ＭｃＭｌｕｓｋｅｙによって  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １４ｔｈ  ＶＬＳＩ  Ｔｅｓｔ  Ｓｙｍｐｏｓｉｕｍのページ２−８の論文“Ｔｅｓｔ  Ｐｏｉｎｔ  Ｉｎｓｅｒｔｉｏｎ  Ｂａｓｅｄ  ｏｎ  Ｐａｔｈ  Ｔｒａｃｉｎｇ”に開示されている。この方法は、マルチプレクサ、ＯＲゲート、ＡＮＤゲート及び専用スキャンセル等を使用して調節ポイントＣＰを挿入する。この時、既存スキャンチェーンの長さはテストポイント個数（即ち、挿入された専用スキャンセルの個数）だけ増加する。従って、テストベクタでスキャンシフト動作に必要な時間が増加するので、全体のテスト時間が増加する問題点がある。さらに、セルの追加によってチップ面積と消費電力が増加する問題点がある。
【０００９】
ＥＸＣＬＵＳＩＶＥ−ＯＲ  ＴＲＥＥを利用したテストポイントの挿入方法は、１９９４年８月、Ｅ．Ｍ．ＲｕｄｎｉｃｋによってＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｖｏｌ．１３，Ｎｏ．８のページ１０５１−１０５６の論文“Ａｎ  Ｏｂｓｅｒｖａｂｉｌｉｔｙ  Ｅｎｈａｎｃｅｍｅｎｔ  Ａｐｐｒｏａｃｈ  ｆｏｒ  Ｉｍｐｒｏｖｅｄ  Ｔｅｓｔａｂｉｌｉｔｙ  ａｎｄ  Ａｔ−ｓｐｅｅｄ  Ｔｅｓｔ” に開示されている。ＥＸＣＬＵＳＩＶＥ−ＯＲ  ＴＲＥＥは多数の観測ポイントをＥＸＣＬＵＳＩＶＥ−ＯＲゲートの入力端子に連結した後、その出力端子を他のＥＸＣＬＵＳＩＶＥ−ＯＲ  ゲートに順次に連結して１個の出力ピンに出力される時までＴＲＥＥ構造を構成する。この方法は、観測ポイントの個数が多い場合、多くの段階にわたってＥＸＣＬＵＳＩＶＥ−ＯＲ  ＴＲＥＥを構成しなければならないので、ゲート数が増加する短所がある。又、故障効果（ｆａｕｌｔ  ｅｆｆｅｃｔ）が２個以上の観測ポイントから伝達される場合、互いに相殺されて出力ピンで観測されない確率が増加する。従って、観測容易度が改善されない。また、ＥＸＣＬＵＳＩＶＥ−ＯＲゲートはＡＴＰＧ（ａｕｔｏｍａｔｉｃ  ｔｅｓｔ  ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）の効率を減少させる問題点がある。
【００１０】
ＬＦＳＲ／ＭＩＳＲを使用するテストポイントの挿入方法は、１９９８年、１２月、Ｈ．Ｃ．ＴａｓｉによってＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔａｎｄ  Ｓｙｓｔｅｍｓ，Ｖｏｌ．６，Ｎｏ．４のページ６７−６７６の論文“Ｅｆｆｉｃｉｅｎｔ  Ｔｅｓｔ−Ｐｏｉｎｔ  Ｓｅｌｅｃｔｉｏｎ  ｆｏｒ  Ｓｃａｎ−Ｂａｓｅｄ  ＢＩＳＴ”と、１９９８年４月、Ｔａｍａｒａｐａｌｌｉ等による米国特許第５，７３７，３４０号に“ＭＵＬＴＩ−ＰＨＡＳＥ  ＴＥＳＴ  ＰＯＩＮＴ  ＩＮＳＥＲＴＩＯＮ  ＦＯＲ  ＢＵＩＬＴ−ＩＮ  ＳＥＬＦＴＥＳＴ  ＯＦ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ”の名称で開示されている。ＬＦＳＲ／ＭＩＳＲは主にＢＩＳＴ（ｂｕｉｌｔ  ｉｎ  ｓｅｌｆ  ｔｅｓｔ）回路で各々パターン発生器と応答分析器として利用できるだけでなく、テストポイントの挿入にも利用できる。しかし、ＬＦＳＲ／ＭＩＳＲを使用するテストポイントの挿入方法は、一般的にテストポイントの個数が多いほど、面積オーバヘッドと電力消費が増加する短所がある。
【００１１】
【発明が解決しようとする課題】
前述のように、半導体集積回路装置のテスト容易度を向上させるために様々なテストポイントの挿入方法を使用しているが、既存のテストポイントの挿入方法は、ピンオーバヘッドの増加、追加回路による面積オーバヘッドの増加、回路の電力消費の増加、テスト時間の増加及び制限的なテスト容易度の改善のような短所があるので、この方法を適用しにくい。従って、テストポイントの挿入による性能低下及び所要面積の増加等の付加的なオーバヘッドを最小化できる新たなテストポイントの挿入方法が要求されつつある。
【００１２】
本発明は、前述した問題点を解決するために提案されたもので、テスト容易度を最大限に改善し、かつテストポイントの挿入による性能低下及び所要面積の増加の付加的なオーバヘッドを最小化できる半導体集積回路装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の特徴によると、半導体集積回路装置は、１つ又はそれ以上の観測ポイントと調節ポイントを備える論理回路と、この論理回路に連結された多数のスキャンセルを含むデータ伝達手段と、前記論理回路から提供される正規データと１つ又はそれ以上の観測ポイントから提供されるデータのうち、いずれか１つを選択して前記データ伝達手段に出力するための第１選択手段と、前記論理回路から提供される正規データと前記データ伝達手段から伝送される１つ又はそれ以上のスキャンデータのうち、いずれか１つを前記調節ポイントに出力するための第２選択手段とを含む。
【００１４】
本発明の他の特徴によると、半導体集積回路装置は、１つ又はそれ以上の観測ポイントと調節ポイントを備える論理回路と、この論理回路に連結された多数のスキャンセルを含む第１データ伝達手段と、この第１データ伝達手段に直列に連結された多数のスキャンセルを含む第２データ伝達手段と、前記論理回路から提供される正規データと前記１つ又はそれ以上の観測ポイントから提供されるデータのうち、いずれか１つを選択して前記第１データ伝達手段に出力するための第１選択手段と、前記論理回路から提供される正規データと前記第２データ伝達手段から伝送される１つ又はそれ以上のスキャンデータのうち、いずれか１つを前記調節ポイントに出力するための第２選択手段とを含む。
【００１５】
【発明の実施の形態】
以下、添付した図１乃至図４を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１６】
本発明による半導体集積回路装置は、多数の観測ポイントと調節
ポイントを含む論理回路と、この論理回路に連結された多数のスキャンセルと、論理回路から提供される正規データと１つ又はそれ以上の観測ポイントから提供されるデータのうち、いずれかの１つを選択して出力する第１マルチプレクサと、論理回路から提供される正規データとスキャンセルから伝送されるスキャンデータのうち、いずれかの１つを調節ポイントに出力するための第２マルチプレクサを含む。ここで、半導体集積回路装置の内部に備えられたスキャンセルの出力は第１及び第２マルチプレクサの選択信号として使用する。その結果、半導体集積回路装置のテスト容易度は最大限に改善され、追加されるピンの個数が減少してテストポイントの挿入によるオーバヘッドは最小化される。
【００１７】
図１はスキャンデザインされている回路の一例を示す図である。図を参照すると、スキャンデザインされている半導体集積回路装置１００は、第１及び第２論理ブロック１２１，１２２を含む論理回路１２０と、多数のスキャンセルを含むスキャンセルユニット１３０とを含む。第１論理ブロック１２１には多数（例えば、ｎ−１個）の観測ポイントＯＰ１〜ＯＰｎ−１の挿入が要求され、第２論理ブロック１２２には１つの調節ポイントＣＰの挿入が要求される。図において、論理回路１２０は挿入されるテストポイントの種類に従って第１及び第２論理ブロック１２１，１２２に各々分けられている。しかし、これは説明の便宜のために区分したものであり、実際の回路においては個別的な素子で構成されないこともある。そして、第２論理ブロック１２２は１つの調節ポイントＣＰだけを含んでいるが、回路の設計に従って多数の調節ポイントを含むこともできる。スキャンセルユニット１３０は、第１論理ブロック１２１の出力（ＤＡＴＡ）及び外部から入力されるスキャンデータＳＣＡＮ＿ＩＮを取り込んで正規動作及びスキャン動作を実行する。このような構成の回路にテストポイントを挿入する実施形態を図２乃至図４を参照して説明する。
【００１８】
図２は本発明の第１実施形態によってテストポイントを挿入した半導体集積回路装置の構成を示す図である。図２を参照すると、本発明の第１実施形態による半導体集積回路装置２００は図１に示すスキャンセルユニット１３０のように半導体集積回路装置の内部に既に備えられたスキャンセルを利用してテストポイントを挿入する。
そのために、本発明による半導体集積回路装置２００は図１に示す半導体集積回路装置１００と同一の構成を有する第１及び第２論理ブロック２２１，２２２とスキャンセルユニット２３０の外に、第１及び第２マルチプレクサ２４０，２５０を含む。図において、スキャンセルユニット２３０にはスキャンセル１つだけを示すが、これはテストポイントの挿入のために使用できる多数のスキャンセルのうち、１つのスキャンセルだけを示す。
【００１９】
先ず、観測ポイントＯＰの挿入のための回路の構成を説明する。論理回路２２０の第１論理ブロック２２１から出力される正規データ（ｏｒｉｇｉｎａｌ  ｄａｔａ：ＤＡＴＡ）と第１論理ブロック２２１に備えられた多数の観測ポイントＯＰ１〜ＯＰｎ−１から提供される多数のデータは第１マルチプレクサ２４０に備えられたｎ個の入力端子に連結され、第１マルチプレクサ２４０の出力はスキャンセルユニット２３０に備えられたスキャンセルのうち、いずれか１つのデータ入力端子Ｄに連結される。ここで、第１マルチプレクサ２４０の出力を選択するためのｍ個の観測ポイント選択信号ＯＰ＿ＳＥＬ（ｍ＝ｌｏｇ２（ｎ）  ｆｏｒ  ｎ＝２ｋ，ｍ＝［ｌｏｇ２（ｎ）］＋１  ｆｏｒ  ｎ≠２ｋ，ｎ≧２，ｎ，ｋは定数）は半導体集積回路装置２００に備えられた入力ピンを通して入力される。第１マルチプレクサ２４０で選択されたデータはスキャンセルユニット２３０に備えられた任意のスキャンセルのデータ入力Ｄでキャプチャされた後、スキャンシフト動作によって観測される。ここで、観測ポイント選択信号ＯＰ＿ＳＥＬは、半導体集積回路装置２００が正規動作を実行する場合、正規データＤＡＴＡが選択されるようにセッティングする。
【００２０】
装置２００で、観測ポイントＯＰの挿入のために使用するマルチプレクサ２４０の個数及び大きさは装置内部に利用可能なスキャンセルの個数によって決定される。例えば、利用可能なスキャンセルの個数が十分である場合、マルチプレクサ２４０は１つの観測ポイント選択信号ＯＰ＿ＳＥＬを使用する多数の２−ｔｏ−１マルチプレクサで構成される。そして、もし利用可能なスキャンセルの個数が十分ではない場合、ｍ個の観測ポイント選択信号ＯＰ＿ＳＥＬを使用するｎ−ｔｏ−１マルチプレクサ（ｎは３以上）を使用する。
【００２１】
続いて、調節ポイントＣＰの挿入のための回路の構成を説明する。論理回路２２０から出力される正規データＤＡＴＡ’と、装置内部に備えられた任意のスキャンセルから出力されるテストデータＳＣＡＮ＿ＯＵＴは第２マルチプレクサ２５０の入力端子に連結され、マルチプレクサ２５０の出力は論理回路２２０の第２論理ブロック２２２に備えられた調節ポイントＣＰに連結される。このように、調節ポイントＣＰに信号を伝達するための第２マルチプレクサ２５０は半導体集積回路装置２００の入力ピンから提供される調節ポイント選択信号ＣＰ＿ＳＥＬに応じて正規データＤＡＴＡ’又はテストデータＳＣＡＮ＿ＯＵＴを選択して出力するための２−ｔｏ−１マルチプレクサで構成される。ここで、調節ポイント選択信号ＣＰ＿ＳＥＬは、半導体集積回路装置２００が正規動作を実行する場合、正規データＤＡＴＡ’が選択されるようにセッティグする。
【００２２】
装置２００で、調節ポイントＣＰの挿入のために使用するスキャンセルと第２マルチプレクサ２５０の個数は回路内部に備えられた調節ポイントＣＰの個数によって決定される。例えば、回路内部に備えられた調節ポイントＣＰの個数がｎである場合、ｎ個のスキャンセルと２−ｔｏ−１マルチプレクサをｎ個の調節ポイントの挿入に使用し、この時の調節ポイント選択信号ＣＰ＿ＳＥＬは１つの選択信号を共有して使用する。
【００２３】
前述のように、半導体集積回路装置２００において、テストポイントの挿入のために追加するピンの個数は観測ポイント選択信号ＯＰ−ＳＥＬと調節ポイント選択信号ＣＰ−ＳＥＬの個数の合計と同じであり、最小２個以上のピンを追加する。そして、観測ポイントＯＰの個数が利用可能なスキャンセルの個数より少ない場合、追加するピンの個数はテストポイントの個数とは関係なく、観測ポイント選択信号ＯＰ−ＳＥＬ１つと調節ポイント選択信号ＣＰ−ＳＥＬ１つ（即ち、合計２つ）に固定される。従って、本発明の第１実施形態によるテストポイントの挿入方法は、既存のテストポイントの挿入方法に比べて非常に少ないオーバヘッドとなる。さらに、この方法に使用するマルチプレクサ２４０，２５０は他の方法に比べて必要なゲートの個数が少ないので、回路内部に追加される面積が非常に小さい。本発明による半導体集積回路装置２００は回路内部に備えられた既存のスキャンセルを使用するので、スイッチング素子を全然追加しなくて、電力消費がほとんど増加しない長所がある。又、テスト容易度の面において、観測容易度が完璧に改善され、使用したスキャンセルのスキャン出力端子Ｑで再収束ファンアウト（ｒｅｃｏｎｖｅｒｇｅｎｔ  ｆａｎ−ｏｕｔ）が発生しない限り、調節容易度も完璧に改善される。
【００２４】
図３は本発明の第２実施形態によってテストポイントを挿入した半導体集積回路装置の構成を示す図である。図３に示す半導体集積回路装置３００は図２に示す半導体集積回路装置２００に比べて、追加するピンの個数をさらに減らす構成である。この実施形態においては、第１及び第２マルチプレクサ３４０，３５０の選択信号を提供するために専用スキャンセル３６０を挿入し、挿入した専用スキャンセル３６０はスキャンセルユニット３３０に含まれている既存のスキャンセルに連結する。図に示すスキャンセルユニット３３０は１つのスキャンセルだけで構成されなく、直列に連結された多数のスキャンセルを含む。図に示すスキャンセルユニット３３０はこれを簡略に示す。
【００２５】
図に示すように、挿入した専用スキャンセル３６０はリセット機能を有するスキャンセルであり、各々のスキャンセル３６０＿１〜３６０＿ｍ＋１に印加されるリセット信号ＲＥＳＥＴは共通に１つの入力ピンから提供される。このような構成を有する半導体集積回路装置３００の専用スキャンセル３６０の挿入において、もしリセット機能のないスキャンセルを挿入する場合、各々のスキャンセルのデータ入力端子を２入力ＡＮＤゲートの一つの入力端子に連結し、リセット信号ＲＥＳＥＴを他の１つの入力端子に連結した後、ＡＮＤゲートの出力信号を第１及び第２マルチプレクサ３４０，３５０の選択信号として出力すると、図３に示すリセット機能を有する専用スキャンセル３６０と同一の動作を実行するようになる。
【００２６】
リセット信号ＲＥＳＥＴは半導体集積回路装置３００が正規動作を実行する時、正規データＤＡＴＡ，ＤＡＴＡ’を選択するようにセッティングする。例えば、リセット信号ＲＥＳＥＴを０にセッティングすると、すべての専用スキャンセル３６０のデータ出力は０にリセットされ、リセットされた専用スキャンセル３６０のデータ出力に応じて第１及び第２マルチプレクサ３４０，３５０で正規データＤＡＴＡ，ＤＡＴＡ’が選択されて出力される。一方、リセット信号ＲＥＳＥＴを１にセッティングすると、スキャン動作によって専用スキャンセル３６０の各々から出力されるデータが観測ポイントＯＰ１〜ＯＰｎ−１及び調節ポイントＣＰを選択するために選択信号として第１及び第２マルチプレクサ３４０，３５０に提供される。ここで、リセット信号ＲＥＳＥＴは、装置３００に正規モードで動作するか、又はテストモードで動作するかを選択するためのテストモード信号が存在する場合、別途の入力ピンは不要である。例えば、装置３００内部に入力ピンから供給されるテストモード信号が存在し、テストモード信号が１である時にスキャンテストモードになり、０である時に正規動作モードになると仮定する時、テストモード信号を専用スキャンセル３６０のためのリセット信号ＲＥＳＥＴとして使用すると、回路は前述した回路の動作と同一の動作を実行するようになる。従って、このような場合、リセット信号ＲＥＳＥＴのための別途の入力ピンを割り当てない。一般的に、大部分の装置には１つ以上のテストモード選択ピンが備えられているので、リセット信号ＲＥＳＥＴのための入力ピンの追加は不要である。
【００２７】
従って、このようなテストポイントの挿入方法は、図２に示す方法に比べて最小２個から最大ｍ＋１（ここで、ｍ＝ｌｏｇ２（ｎ）  ｆｏｒ  ｎ＝２ｋ，ｍ＝［ｌｏｇ２（ｎ）］＋１  ｆｏｒ  ｎ≠２ｋ，ｎ≧２，ｎ，ｋは定数）個のスキャンセル３６０が追加されるので、面積と電力消費が少し増加するが、無視できる。また、本発明の第２実施形態によるテストポイントの挿入方法は、図２に示す本発明の第１実施形態によるテストポイントの挿入方法に比べて追加で要求されるピンの個数がないので、ピン追加によるオーバヘッドをさらに減らすことができる。
【００２８】
図４は本発明の第３実施形態によってテストポイントを挿入した半導体集積回路装置の構成を示す図である。図４に示す半導体集積回路装置４００は、図２に示す半導体集積回路装置２００に比較して、必要なピンの個数をさらに減らすことができるもので、図３に示す半導体集積回路装置３００で使用した専用スキャンセル３６０の代わりに既存回路に備えられたスキャンセル４３０のうち、一部のスキャンセル４３２を利用してテストポイントを挿入する。従って、追加される入力ピンだけでなく追加されるスキャンセルが存在しないので、第１及び第２実施形態によるテストポイントの挿入方法の全ての長所を有することができる。
【００２９】
図４を参照すると、本発明による半導体集積回路装置４００は本来のスキャン動作を実行するための第１スキャンセルブロック４３１と、本来のスキャン動作だけでなく観測ポイントＯＰと調節ポイントＣＰのようなテストポイントの挿入に使用するための第２スキャンセルブロック４３２とで構成されたスキャンセルユニット４３０を含む。図には第１及び第２スキャンセルブロック４３１，４３２を構成している多数のスキャンセルのうち、一部だけを簡略に示す。
【００３０】
第２スキャンセルブロック４３２を構成する各々のスキャンセル４３２＿１，４３２＿２，…，４３２＿ｍ，４３２＿ｍ＋１のデータ出力端子Ｑはリセット信号伝達手段としての２入力ＡＮＤゲートに備えられた入力端子のうち、いずれか１つに連結され、ＡＮＤゲートの他の１つの入力端子はリセット信号ＲＥＳＥＴと連結される。そして、ＡＮＤゲートの出力は第１及び第２マルチプレクサ４４０，４５０のための選択信号として出力される。図にリセット機能のないスキャンセル４３２＿１，４３２＿２，…，４３２＿ｍ，４３２＿ｍ＋１を示す。しかし、装置４００に備えられたスキャンセルユニット４３０に含まれているスキャンセルの種類に従ってリセット機能を有することもでき、リセット機能を有しないこともできる。
【００３１】
図４に示す回路において、リセット信号ＲＥＳＥＴは半導体集積回路装置４００が正規動作を実行する時、正規データＤＡＴＡ，ＤＡＴＡ’を選択するようにセッティングする。例えば、リセット信号ＲＥＳＥＴが０にセッティングされると、装置４００が正規動作を実行できるように第２スキャンセルブロック４３２に備えられた２入力ＡＮＤゲートの出力が０に設定されて、第１及び第２マルチプレクサ４４０，４５０の入力のうち、正規データＤＡＴＡ，ＤＡＴＡ’が選択される。一方、リセット信号ＲＥＳＥＴが１にセッティングされると、スキャン動作が実行され、スキャン動作によるスキャンセル４３２＿１，４３２＿２，…，４３２＿ｍ，４３２＿ｍ＋１の出力データは観測ポイントＯＰ１〜ＯＰｎ−１及び調節ポイントＣＰを選択するための選択信号として第１及び第２マルチプレクサ４４０，４５０に提供される。ここで、リセット信号ＲＥＳＥＴは回路にテストモード信号が存在する場合、別途の入力ピンが不要である。従って、本発明の第３実施形態による装置４００は図２及び図３に示す本発明の第１及び第２実施形態による装置２００，３００の長所、即ち、専用セルを追加せずにテストポイントを挿入でき、かつテストポイントを挿入する時に追加されるピンの個数を減らすことができるという利点を有する。
【００３２】
なお、図３および図４において、３２０，４２０は論理回路、３２１，４２１は第１論理ブロック、３２２，４２２は第２論理ブロックである。
【００３３】
本発明による装置の構成及び動作を前述したが、これは一例に過ぎない。本発明の技術思想が外れない範囲で様々に変化及び変更できる。
【００３４】
【発明の効果】
本発明によると、テスト容易度を最大限に改善でき、かつテストポイントの挿入による性能の低下及び所要面積の増加等の付加的なオーバヘッドを最小化できる。
【図面の簡単な説明】
【図１】スキャンデザインされている半導体集積回路装置の一般的な構成を示す図である。
【図２】本発明の第１実施形態によってテストポイントを挿入した半導体集積回路装置の構成を示す図である。
【図３】本発明の第２実施形態によってテストポイントを挿入した半導体集積回路装置の構成を示す図である。
【図４】本発明の第３実施形態によってテストポイントを挿入した半導体集積回路装置の構成を示す図である。
【符号の説明】
２２０，３２０，４２０  論理回路
２２１，３２１，４２１  第１論理ブロック
２２２，３２２，４２２  第２論理ブロック
２３０，３３０，４３０  スキャンセルユニット
２４０，３４０，４４０  第１マルチプレクサ
２５０，３５０，４５０  第２マルチプレクサ
３６０  専用スキャンセル
【図１】
0005139612.tif 000002
【図２】
0005139612.tif 000003
【図３】
0005139612.tif 000004
【図４】
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