(57)【特許請求の範囲】
【請求項１】
一方の面に凹部を有し、表面に絶縁層が形成された平板状の第１のシリコン基材と、表面に絶縁層が形成された平板状の第２のシリコン基材とを、前記凹部が形成されている側の面を内側にして直接貼り合わせた構造体から形成されたコア基板と、
前記第１のシリコン基材と、前記第２のシリコン基材との厚み方向に貫通して形成され、かつ、前記凹部と連通するスルーホールと、
前記スルーホールに導電性材料が充填されて形成されたスルーホール電極と、
前記凹部に前記導電性材料が充填されて、前記スルーホール電極と一体的に形成された内部配線とを有し、
隣合う前記スルーホール電極は前記内部配線を介して接続されており、
前記隣合うスルーホール電極の間に配置される前記内部配線の長さは、前記スルーホール電極の直径と同等以下であることを特徴とする配線基板。
【請求項２】
前記コア基板内の前記凹部に充填されている部分の導体は、グランド用配線もしくは電源用配線として割り当てられていることを特徴とする請求項１に記載の配線基板。
【請求項３】
平板状の第１のシリコン基材の一方の面に、凹部を形成する工程と、
平板状の第２のシリコン基材を用意し、該第２のシリコン基材を、前記第１のシリコン基材の前記凹部が形成されている側の面と直接接合により貼り合わせる工程と、
前記第１のシリコン基材及び前記第２のシリコン基材を厚さ方向に貫通するように加工して、前記凹部と連通するスルーホールを形成する工程と、
前記スルーホールが形成された構造体の表面に絶縁層を形成する工程と、
前記スルーホール及び前記凹部に導電性材料を一体的に充填して、前記スルーホールにスルーホール電極を形成すると共に、前記凹部に内部配線を形成する工程とを含み、
隣合う前記スルーホール電極は前記内部配線を介して接続されており、
前記隣合うスルーホール電極の間に配置される前記内部配線の長さは、前記スルーホール電極の直径と同等以下であることを特徴とする配線基板の製造方法。
【請求項４】
前記第１のシリコン基材及び第２のシリコン基材を直接接合により貼り合わせる工程と前記スルーホールを形成する工程との間に、貼り合わされた構造体の一方の面に、所要の箇所に開口部を有するレジスト層を形成する工程を含み、
該レジスト層を形成する工程において、前記開口部は、平面的に見てその周縁部分が前記凹部の周縁部分と一部重なるような大きさを有して形成されており、該開口部の形状に従って前記スルーホールが形成されていることを特徴とする請求項３に記載の配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子等の電子部品を実装するのに用いられる配線基板を製造する技術に係り、特に、高密度化及び高機能化に適応された多層配線構造を有し、ベース基材として供されるコア基板の新規な構造を有した配線基板（以下、「半導体パッケージ」ともいう。）及びその製造方法に関する。
【背景技術】
【０００２】
ＢＧＡ(Ball Grid Array) やＬＧＡ(Land Grid Array) 、ＰＧＡ(Pin Grid Array)等の半導体パッケージを製造する場合、一般的には、当該パッケージのベース基材として供されるコア層（コア基板）を用意し、その両面に、例えばビルドアップ法により、導体パターン（配線層）の形成、絶縁層の形成、絶縁層におけるビアホールの形成を順次繰り返して多層配線構造とし、最終的に最外層の配線層を保護膜（ソルダレジスト層）で被覆し、保護膜の所要箇所を開口して導体パターンの一部（パッド部もしくはランド部）を露出させている。さらに、ＢＧＡやＰＧＡの場合、その露出しているパッド部等に外部接続端子としてのボールやピン等を接合している。このような半導体パッケージは、一方の面に半導体素子等のチップが搭載され、他方の面に設けられた外部接続端子を介してプリント基板等の実装用基板に実装されるようになっている。つまり、半導体パッケージを介してチップと実装用基板とが電気的に接続されるようになっている。
【０００３】
このため、半導体パッケージのコア基板には、その両面間を電気的に導通させるための手段としてスルーホールが形成され、このスルーホールに導電性材料（導体）が充填されている。そして、このスルーホールに充填された導体（以下、「スルーホール電極」ともいう。）を介して、コア基板の一方の面側に形成された配線層と、その反対側に形成された配線層とが電気的に接続されるようになっている。
【０００４】
上記のスルーホールへの導体の充填に関連する技術としては、例えば、特許文献１に記載された半導体装置の製造方法がある。また、特許文献２に記載された多層プリント配線板、特許文献３に記載された多層プリント配線板がある。
【特許文献１】特開２００６−２２８９４７号公報
【特許文献２】特許第４４７５９３０号公報
【特許文献３】特開平１１−２１４８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように従来の多層配線構造を有する配線基板では、そのベース基材として用いられるコア基板にスルーホール電極が形成され、このスルーホール電極に接続されるようにしてコア基板の両面にビルドアップ法による配線層が積層されていた。
【０００６】
このため、コア基板の両面に相当数の配線層を形成する必要があり、配線基板全体の厚さが大きくなってしまうという問題があった。特に、配線基板をＣＰＵ用パッケージとして利用する場合、信号層として使用する配線層の数と比べて、電源層／グランド層として使用する配線層は相当数積層する必要があり、かなりの数の配線層を形成する必要があるため、上記の問題は一層顕著である。
【０００７】
また、従来のプロセスでは、コア基板のスルーホール電極を形成するための処理（めっき処理等）と、ビルドアップ配線を形成するための処理（めっき処理等）とを別々の工程で行う必要があった。特に、配線基板をＣＰＵ用パッケージとして利用する場合には、かなりの数の配線層をビルドアップ法で積み重ねる必要があるため、工程も増え、そのために製造コストが高くなるといった課題があった。
【０００８】
本発明は、かかる従来技術における課題に鑑み創作されたもので、配線基板全体の厚さを可及的に薄くすると共に、工程の簡素化を図り、ひいてはコストの低減化に寄与することができる配線基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記した従来技術の課題を解決するため、本発明の一形態によれば、一方の面に凹部を有し、表面に絶縁層が形成された平板状の第１のシリコン基材と、表面に絶縁層が形成された平板状の第２のシリコン基材とを、前記凹部が形成されている側の面を内側にして直接貼り合わせた構造体から形成されたコア基板と、前記第１のシリコン基材と、前記第２のシリコン基材との厚み方向に貫通して形成され、かつ、前記凹部と連通するスルーホールと、前記スルーホールに導電性材料が充填されて形成されたスルーホール電極と、前記凹部に前記導電性材料が充填されて、前記スルーホール電極と一体的に形成された内部配線とを有し、隣合う前記スルーホール電極は前記内部配線を介して接続されており、前記隣合うスルーホール電極の間に配置される前記内部配線の長さは、前記スルーホール電極の直径と同等以下であることを特徴とする配線基板が提供される。
【００１０】
この形態に係る配線基板の構成によれば、コア基板の内部の凹部に充填された導電性材料（導体）は内部配線を構成する。つまり、コア基板の内部に配線層（内部配線）が設けられているので、従来のようにコア基板の外側に設けていた相当数の配線層の一部をこの内部配線に置き換えることができる。これによって、従来はコア基板の外側に設けていた配線層の一部を、本発明ではコア基板の外側に設ける必要がないので、コア基板を含めた配線基板全体の厚さを薄くすることが可能となる。
【００１１】
また、本発明の他の形態によれば、所要の厚さに薄化された平板状の第１の基材の一方の面に、所要のパターン形状に凹部を形成する工程と、所要の厚さに薄化された平板状の第２の基材を用意し、該第２の基材を、前記第１の基材の前記凹部が形成されている側の面と直接接合により貼り合わせる工程と、貼り合わされた構造体の所要の箇所に、その厚さ方向に貫通し、かつ、前記凹部と連通するようにスルーホールを形成する工程と、前記スルーホールが形成された構造体の表面に絶縁層を形成する工程と、前記絶縁層で覆われた構造体に対し、前記スルーホール及び前記凹部に導電性材料を充填する工程とを含むことを特徴とする配線基板の製造方法が提供される。
【００１２】
この形態に係る配線基板の製造方法によれば、スルーホール電極（スルーホールに充填された導体）を形成する際に同時に内部配線（凹部に充填された導体）も形成しているので、従来のようにコア基板のスルーホール電極を形成するための処理（めっき処理等）とビルドアップ配線を形成するための処理（めっき処理等）とを別々の工程で行う場合と比べて、工程の簡素化を図ることができる。これは、製造コストの低減化に寄与する。
【００１３】
本発明に係る配線基板及びその製造方法の他の構成／プロセス上の特徴及びそれに基づく特有の利点等については、以下の発明の実施の形態を参照しながら説明する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
【００１５】
図１は本発明の一実施形態に係る配線基板の構成を断面図の形態で示したものである。図示の例では、本実施形態の配線基板３０に半導体素子等の電子部品（チップ）４０がその電極端子４１を介して表面実装され得る様子を示している。
【００１６】
本実施形態に係る配線基板３０は、図示のように配線基板のベース基材として供されるコア層（コア基板）１０と、このコア基板１０の両面にそれぞれ所要のパターン形状に形成された配線層２０及び２１と、各配線層２０，２１を覆って両面にそれぞれ形成され、所要の箇所において各配線層２０，２１のパッド部に達するビアホールが形成された絶縁層２２及び２３と、各絶縁層２２，２３上にそれぞれ所要のパターン形状に、かつ当該ビアホールを充填するように形成された配線層２４及び２５と、各配線層２４，２５のそれぞれ所要の箇所に画定されたパッド部２４Ｐ，２５Ｐを除いて両面を覆うように形成された保護膜としての絶縁層２６及び２７とを備えている。配線層２０，２１，２４，２５の材料としては代表的に銅（Ｃｕ）が用いられ、絶縁層２２，２３の材料としては代表的にエポキシ樹脂が用いられ、最表層の絶縁層２６，２７の材料としてはソルダレジストが用いられる。
【００１７】
また、最表層の絶縁層２６，２７から露出するパッド部２４Ｐ，２５Ｐには、それぞれ外部接続端子（本配線基板３０に実装されるチップ４０の電極端子４１、本配線基板３０をプリント配線板等のマザーボードに実装する際に使用されるはんだボールやピン等）が接合されるので、各パッド部（Ｃｕ）２４Ｐ，２５Ｐ上にニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておくのが望ましい。これは、外部接続端子を接合したときのコンタクト性を良くするため（Ａｕ層）と、パッド部２４Ｐ，２５Ｐを構成するＣｕ層とＡｕ層との密着性を高め、ＣｕがＡｕ層中へ拡散するのを防止するため（Ｎｉ層）である。
【００１８】
本実施形態では、チップ実装面側のパッド部２４Ｐについては、出荷先の便宜を考慮して、図示のようにチップ４０を実装する際にその電極端子４１と接続し易いようにはんだ２８を被着させている。一方、チップ実装面側と反対側のパッド部２５Ｐについては、出荷先で必要に応じて外部接続端子を接合できるように露出させた状態のままにしている。もちろん、出荷先の要望に応じて前もってパッド部２５Ｐにはんだボールやピン等を接合しておいてもよい。
【００１９】
本発明を特徴付けるコア基板１０は、基本的には２枚の平板状の基材１１及び１２を直接貼り合わせた構造体からなる。具体的には、一方の基材１１の一方の面（図示の例では、上側）の所要の箇所には、凹部（図３においてＲＰで示す部分）が所要のパターン形状に形成されており、この凹部が形成されている側の面を内側にして他方の基材１２と直接接合されている。本実施形態では、各基材１１，１２の材料として、シリコン（Ｓｉ）ウエハを使用している。便宜上、各基材１１，１２を「シリコン板」ともいう。各シリコン板１１，１２を貼り合わせてなる構造体の所要の箇所には、その厚さ方向に貫通し、かつ、凹部ＲＰと連通するようにスルーホール（図４においてＴＨで示す部分）が形成されている。さらに、凹部ＲＰと連通するスルーホールＴＨが形成された構造体の表面（スルーホールＴＨ及び凹部ＲＰの各内壁面上を含む）には、絶縁層１３が形成されている。この絶縁層１３は、熱酸化法等により形成することができる。
【００２０】
本実施形態では、後述するようにスルーホールＴＨ及び凹部ＲＰに導電性材料（導体）が一体的に充填され、その充填された各々の部分の導体が、スルーホール電極１４及び内部配線１５を構成している。スルーホール電極１４及び内部配線１５は、無電解／電解めっきを施すことによって形成され、あるいは導電性ペースト等の充填によって形成することができる。
【００２１】
めっきを施す際（もしくは導電性ペースト等を充填する際）、めっき液（もしくは導電性ペースト等）はスルーホールＴＨ内を介して凹部ＲＰ内を流動することになるが、スルーホールＴＨの直径（本実施形態では５０μｍ程度）と比べて凹部ＲＰは非常に狭いため（本実施形態では厚さ５μｍ前後）、スルーホールＴＨの周囲の比較的短い距離（スルーホールＴＨの直径と同じ５０μｍ程度の距離）であれば、凹部ＲＰ内を導電性材料で確実に埋めることができる。そのため、コア基板１０内に形成される内部配線１５（凹部ＲＰ内の導体）は、隣合うスルーホール電極１４（スルーホールＴＨ内の導体）間を繋ぐようにパターン形成されている。
【００２２】
図２はそのパターンレイアウトの一例を概略的に示したものであり、内部配線１５は、図示のように隣合うスルーホール電極１４を介して繋がっている。（ａ）に示す例では、各スルーホール電極１４間が同じ導体（内部配線１５）を介して一体的に接続されたレイアウトとなっており、（ｂ）に示す例では、２つに分けたグループの一方に属する各スルーホール電極１４ａ間が同じ導体（内部配線１５ａ）を介して一体的に接続され、他方のグループに属する各スルーホール電極１４ｂ間が同じ導体（内部配線１５ｂ）を介して一体的に接続されたレイアウトとなっている。
【００２３】
図２に例示するように内部配線のレイアウトには制約があるため、信号配線パターンのように、隣合うスルーホール電極を迂回して離れた位置にあるスルーホール電極との間を接続するパターンや、任意の２つのスルーホール電極間を選択的に接続するパターンなど複雑なパターンは、実際上形成するのが難しい。よって、コア基板１０内に形成される内部配線１５（１５ａ，１５ｂ）の用途は限定されることになる。
【００２４】
一方、配線基板をＣＰＵ用パッケージとして利用する場合、現状の技術では、コア基板の両面に配線層を何層にも（４層〜８層程度）積層する必要があるが、そのうち信号層として実際に使用している配線層は１層もしくは２層程度である。他の配線層はすべて電源層もしくはグランド層として利用されており、殆どの場合、信号配線のように微細かつ複雑なパターンではなく、ベタ状に形成されたプレーン層である。従って、図２に例示するパターンレイアウトから、コア基板１０内に形成される内部配線１５（１５ａ，１５ｂ）は、電源プレーンもしくはグランドプレーンとして好適に利用することができる。
【００２５】
本実施形態に係る配線基板３０は、図１、図２に示されるように、コア基板１０の内部に配線層１５（１５ａ，１５ｂ）を設けたことを特徴とする。このコア基板１０を含む配線基板３０を構成する各構成部材の材料や大きさ等については、以下のプロセスに関連させて具体的に説明する。
【００２６】
以下、本実施形態に係る配線基板１０を製造する方法について、その製造工程を順に示す図３、図４及び図５を参照しながら説明する。なお、各工程図に示す例では、図示の簡単化のため、本発明に関連する部分（コア基板１０）の構成のみを示している。
【００２７】
先ず最初の工程では（図３（ａ）参照）、直径が８インチで厚さが７２５μｍ程度のシリコン（Ｓｉ）ウエハを用意し、１００μｍ程度の厚さに薄化する（シリコン板１１）。薄化処理は、例えば、化学研磨、化学機械研磨（ＣＭＰ）、プラズマエッチング等の加工技術を用いて行うことができる。
【００２８】
次の工程では（図３（ｂ）参照）、薄化されたシリコン板１１の一方の面（図示の例では、上側）に、パターニング材料を使用してエッチング用レジストを形成し、その所要の箇所を開口する（開口部ＯＰ１を備えたレジスト層Ｒ１の形成）。この開口部ＯＰ１は、形成すべきコア基板内の内部配線のパターン形状、すなわち、図２に例示したように隣合うスルーホール電極１４（１４ａ，１４ｂ）間を繋ぐような形状に従ってパターニング形成される。パターニング材料としては、感光性のドライフィルム、又は液状のフォトレジスト（例えば、ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を用いることができる。
【００２９】
例えば、ドライフィルムを使用する場合、典型的にレジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造となっているので、表面洗浄→ラミネーション前処理（セパレータシート剥離）→大気中でのレジストラミネーション→露光→カバーシート剥離→現像の工程を経て、パターニングされたレジスト層Ｒ１を形成する。具体的には、先ずシリコン板１１の表面を洗浄した後、その表面にドライフィルムを熱圧着により貼り付け、このドライフィルムに対し、所要の内部配線の形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施して硬化させ、さらに所定の現像液（ネガ型のレジストの場合には有機溶剤を含む現像液、ポジ型のレジストの場合にはアルカリ系の現像液）を用いて当該部分をエッチング除去し（開口部ＯＰ１の形成）、所要のパターン形状に応じたレジスト層Ｒ１を形成する。同様に、液状レジストを用いた場合にも、表面洗浄→表面にレジスト塗布→乾燥→露光→現像の工程を経て、所要形状にパターニングされたレジスト層Ｒ１を形成することができる。
【００３０】
次の工程では（図３（ｃ）参照）、シリコン板１１に対し、パターニングされたレジスト層Ｒ１をマスクにして、反応性イオンエッチング（ＲＩＥ）などのドライエッチング法により、レジスト層Ｒ１の開口部ＯＰ１（図３（ｂ））から露出している部分を５〜１０μｍ程度所要の厚さにエッチングして、凹部ＲＰを形成する。ＲＩＥは、ＳＦ６ ／Ｏ２ 系ガスもしくはＣＦ４ ／Ｏ２ 系ガスを用いて行うことができるが、エッチングレートが高いという点で前者（ＳＦ６ ／Ｏ２ 系ガス）の方が好ましい。
【００３１】
次の工程では（図３（ｄ）参照）、エッチング用レジストとして使用したレジスト層Ｒ１（図３（ｃ））を除去する。例えば、エッチング用レジストとしてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去することができる。また、エッチング用レジストとしてノボラック系樹脂、エポキシ系樹脂等の液状レジストを使用した場合には、アセトンやアルコール等を用いて除去することができる。これによって、図示のように一方の面に所要の内部配線のパターン形状に従って形成された凹部ＲＰを有するシリコン板１１が作製されたことになる。
【００３２】
次の工程では（図４（ａ）参照）、その作製されたシリコン板１１と、図３（ａ）の工程で行った処理と同様にして所定の厚さ（２００μｍ程度）に薄化して作製したシリコン板１２とを、図示のようにシリコン板１１の凹部ＲＰが形成されている側の面を内側にして、直接接合により貼り合わせる。これは、先ずシリコン板１１，１２の表面を洗浄し、次に真空雰囲気中で両シリコン板１１，１２を図示のように位置合わせした後、１０００℃前後で加熱（焼成）及び加圧することで、貼り合わせることができる。つまり、焼成により各シリコン板１１，１２の界面付近のシリコン原子同士が反応し、接合層が形成されて両者は直接接合される。
【００３３】
次の工程では（図４（ｂ）参照）、２枚のシリコン板１１，１２が貼り合わされた構造体の一方の面（図示の例では、上側）に、図３（ｂ）の工程で行った処理と同様にして、パターニング材料を使用してエッチング用レジストを形成し、その所要の箇所を開口する（開口部ＯＰ２を備えたレジスト層Ｒ２の形成）。パターニング材料としては、同様に感光性のドライフィルムもしくは液状のフォトレジストを用いることができる。
【００３４】
レジスト層Ｒ２に形成すべき開口部ＯＰ２は、後の工程で形成するスルーホールのパターン形状に従って形成される。ただし、開口部ＯＰ２のパターニングに際しては、平面的に見て、開口部ＯＰ２の周縁部分が凹部ＲＰの周縁部分と一部重なるような大きさに選定する。つまり、図示のように隣合う凹部ＲＰ間の部分の両側にそれぞれ所要の幅（ｄ＝５μｍ程度）のマージンをもたせて開口部ＯＰ２を形成する。このように凹部ＲＰの周縁部分と一部重なるような大きさで開口部ＯＰ２を形成する理由は、スルーホールを形成したときに当該スルーホールを凹部ＲＰと連通させる必要があるからである。
【００３５】
次の工程では（図４（ｃ）参照）、２枚のシリコン板１１，１２が貼り合わされた構造体に対し、図３（ｃ）の工程で行った処理と同様にして、パターニングされたレジスト層Ｒ２をマスクにして、反応性イオンエッチング（ＲＩＥ）などのドライエッチング法により、レジスト層Ｒ２の開口部ＯＰ２（図４（ｂ））から露出している部分を、厚さ方向に貫通するようにエッチングして、スルーホールＴＨを形成する。開口部ＯＰ２は、上述したように特定の大きさで形成されているので、この開口部ＯＰ２の大きさに従って形成されたスルーホールＴＨは、図示のように凹部ＲＰと確実に連通する。
【００３６】
次の工程では（図５（ａ）参照）、エッチング用レジストとして使用したレジスト層Ｒ２（図４（ｃ））を除去する。レジスト層Ｒ２は、図３（ｄ）の工程で行った処理と同様にして除去することができる。これによって、図示のように２枚のシリコン板１１，１２が貼り合わされた構造体の所要の箇所に、その厚さ方向に貫通し、かつ、凹部ＲＰと連通するようにスルーホールＴＨが形成された構造体が作製されたことになる。
【００３７】
次の工程では（図５（ｂ）参照）、その作製された構造体の表面（スルーホールＴＨ及び凹部ＲＰの内壁面上を含む）に、例えば、熱酸化法やＣＶＤ法等により、ＳｉＯ２ の絶縁層（シリコン酸化膜）１３を１．５μｍ程度の厚さに形成する。
【００３８】
最後の工程では（図５（ｃ）参照）、表面が絶縁層１３で覆われた構造体（貼り合わされたシリコン板１１，１２）に対し、スルーホールＴＨ及び凹部ＲＰ（図５（ｂ）参照）に導電性材料を一体的に充填してスルーホール電極１４及び内部配線１５を形成し（コア基板１０の完成）、さらにコア基板１０の両面に所要のパターン形状に配線層２０，２１を形成する。例えば、以下のようにして形成することができる。
【００３９】
先ず絶縁層１３の表面に、銅（Ｃｕ）の無電解めっきによりシード層を形成し、次にこのシード層を給電層として利用した電解ＣｕめっきによりスルーホールＴＨ及び凹部ＲＰに導体（Ｃｕ）を充填する。あるいは、無電解Ｃｕめっきのみで充填することも可能である。あるいは、導電性ペーストを用いたスクリーン印刷法やインクジェット法等により、Ｃｕ等の金属を含有する導電性材料をスルーホールＴＨ及び凹部ＲＰに充填することも可能である。これによって、めっき液等がスルーホールＴＨ内及び凹部ＲＰ内を流動し、図示のように各々の部分が導電性材料で一体的に充填されて、スルーホール電極１４及び内部配線１５が形成される。
【００４０】
さらに、スルーホールＴＨに充填された導体１４に接続されるようにして両面に、サブトラクティブ法、セミアディティブ法、インクジェット法等により、所要の形状にＣｕの配線パターン（配線層２０，２１）を形成する。セミアディティブ法もしくはインクジェット法を用いた場合には、スルーホールＴＨ及び凹部ＲＰへの導体（Ｃｕ）の充填と同時に配線パターン２０，２１を形成することができ、工程の簡素化に寄与する。
【００４１】
以上の工程により、本発明を特徴付けるコア基板１０の両面にそれぞれ所要のパターン形状に形成された配線層２０，２１を備えた構造体が作製されたことになる。
【００４２】
さらにこの後、特に図示はしていないが、その構造体の両面に、ビルドアップ法を用いて絶縁層（ビアホールを含む）及び導体パターン（配線層）を交互に所要の層数となるまで積み上げていく。本実施形態では、図１に示したように、絶縁層２２，２３及び配線層２４，２５を１層ずつ形成する。さらに、上側に露出しているパッド部２４Ｐと下側に露出しているパッド２５Ｐの部分を除いて全面を覆うように、それぞれ保護膜として機能するソルダレジスト層２６，２７を形成する。さらに、各ソルダレジスト層２６，２７から露出している各パッド部（Ｃｕ）２４Ｐ，２５Ｐ上にＮｉ／Ａｕめっきを施す。そして、チップ実装面側のパッド部２４Ｐについては、プリソルダを施しておく（はんだ２８の被着）。
【００４３】
以上の工程により、本実施形態の配線基板３０（図１）が製造されたことになる。
【００４４】
以上説明したように、本実施形態に係る配線基板３０及びその製造方法によれば、コア基板１０の内部に配線層１５（１５ａ，１５ｂ）が設けられているので、従来のようにコア基板の外側に設けていた相当数の配線層の一部をこの内部配線に置き換えることができる。特に、従来のＣＰＵ用パッケージでは、コア基板の両面に相当数の配線層（そのうち電源用／グランド用の配線層が多数を占める）を形成する必要があったが、本実施形態では、コア基板１０の内部に配線層１５（特に、図２に示したようなグランド配線１５ａ、電源配線１５ｂ）を好適に内蔵させることができるので、その分の電源用／グランド用の配線層をコア基板１０の外側に設ける必要がない。これによって、コア基板１０を含めた配線基板３０（半導体パッケージ）の全体の厚さを薄くすることができる。
【００４５】
また、本実施形態に係るプロセスでは、スルーホール電極１４（スルーホールＴＨ内の導体）を形成する際に同時に内部配線１５（凹部ＲＰ内の導体）も形成しているので（図５（ｃ）参照）、従来のようにコア基板のスルーホール電極を形成するための処理（めっき処理等）と、ビルドアップ配線を形成するための処理（めっき処理等）とを別々の工程で行う場合と比べて、工程の簡素化を図ることができる。これは、製造コストの低減化に寄与する。
【００４６】
上述した実施形態では、２枚のシリコン板１１，１２を貼り合わせてコア基板１０を作製する場合を例にとって説明したが、本発明の要旨からも明らかなように、貼り合わせるシリコン板の枚数が２枚に限定されないことはもちろんである。例えば、３枚のシリコン板を貼り合わせてコア基板を作製することも可能である。
【００４７】
また、４枚以上のシリコン板を貼り合わせることも技術的に可能ではあるが、貼り合わせたトータルの厚さが厚すぎると、最終工程（図５（ｃ））で行うスルーホールＴＨ及び凹部ＲＰへの導電性材料（めっき液、導電性ペースト等）の充填に相当の時間がかかる。また、めっき液等はスルーホールＴＨ内を介して凹部ＲＰ内を流動するが、上述したようにスルーホールの直径と比べて凹部は非常に狭いため、トータルの厚さが厚すぎると、めっき液等が凹部ＲＰ内をスムーズに流動せず、所要の内部配線１５（１５ａ，１５ｂ）が形成されない可能性もある。また、枚数が多すぎると、１枚１枚のシリコン板の厚さを相対的に薄くする必要があるので、割れたりするおそれがあり、取扱い性が低下する。このような制約条件を考慮して、トータルの厚さは３００〜４００μｍ程度に収めるのが望ましく、それに要するシリコン板の枚数は最大でも３枚が適当である。
【００４８】
シリコン板を３枚貼り合わせてコア基板を作製する方法は、特に図示はしないが、基本的には上述したプロセス（図３〜図５）と同じである。ただし、この方法では、上述した図３（ａ）〜（ｄ）の工程で行った処理（一方の面の所要の箇所に凹部ＲＰを有したシリコン板１１の作製）と同等の処理を２回行って２枚のシリコン板を作製し、これら２枚のシリコン板に３枚目のシリコン板（図４（ａ）のシリコン板１２に相当）を位置合わせして、直接接合により貼り合わせる。
【００４９】
シリコン板を３枚貼り合わせた構造体（コア基板）では、上述した実施形態と比べて内部配線の自由度を高めることができる。例えば、第１のシリコン板と第２のシリコン板の間の内部配線をグランドプレーン層として専用に割り当て、第２のシリコン板と第３のシリコン板の間の内部配線を電源プレーン層として専用に割り当てることができる。
【００５０】
なお、３枚貼り合わせて形成されるコア基板の変形例としては、上記の２枚のシリコン板のうち１枚（中央に挟まれるシリコン板）についてその両面に所要の形状に凹部を形成したものを使用してもよい。また、３枚目のシリコン板についても、上述した実施形態のようにその両面が必ずしも平坦である必要はなく、その一方の面（内側に対向する側）に所要の形状に凹部を形成したものを使用してもよい。かかる形態によれば、内部配線の自由度をより一層高めることができる。
【００５１】
また、上述した実施形態では、コア基板１０を構成する基材としてシリコン板を用いた場合を例にとって説明したが、使用する基材は必ずしもシリコン板に限定されず、他の材料を使用することも可能である。例えば、ガラス（特定的には、パイレックスガラス（コーニング社の硼珪酸ガラスの商品名））を使用することも技術的には可能である。ガラスはその成分としてＳｉＯ２ を含んでいるので、これを基材として用いた場合、上述した図５（ｂ）の工程で行った処理（熱酸化等によるシリコンの表面への絶縁膜１３の形成）が不要となり、工程の簡素化に寄与する。
【００５２】
ただし、他の工程で特有の処理を行う必要がある。先ず、図３（ｃ）の工程において、凹部ＲＰは、例えば、ブラスト加工により形成する。ブラスト加工は、ケイ砂、スチールグリット等を研掃材として用い、これらを圧縮空気などに混合させて加工対象の表面に吹きつけることで、その表面処理を行う方法である。この場合、レジスト層Ｒ１の開口部ＯＰ１（図３（ｂ））から露出しているガラス基材に対して細かい研磨粒（例えば、ＳｉＣ＃７００）を吹き付けることで、その吹付け圧力によって当該部分が削られ、凹部ＲＰが形成される。次に、図４（ａ）の工程において、２枚のガラス基材は、例えば、低温ガラス接合技術を用いて貼り合わせる。低温ガラス接合以外の方法として、熱圧着、超音波接合、ガラスフリット、プラズマによる接合などを用いることも可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。
【図２】図１の配線基板におけるコア基板の要部（内部配線）のパターンレイアウトの一例を概略的に示す平面図である。
【図３】図１の配線基板（コア基板の部分）の製造方法の工程（その１）を示す断面図である。
【図４】図３の工程に続く工程（その２）を示す断面図である。
【図５】図４の工程に続く工程（その３）を示す断面図である。
【符号の説明】
【００５４】
１０…コア基板、
１１，１２…シリコン板（基材）、
１３，２２，２３…絶縁層、
１４，１４ａ，１４ｂ…スルーホール電極（導体／導電性材料）、
１５，１５ａ，１５ｂ…内部配線（導体／導電性材料）、
２０，２１，２４，２５…配線層、
２６，２７…ソルダレジスト層（保護膜／絶縁層）、
３０…配線基板（半導体パッケージ）、
ＲＰ…凹部、
ＴＨ…スルーホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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