(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板の上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜の上に導電膜を形成する工程と、
（ｃ）前記導電膜及び前記絶縁膜をパターニングする工程と、
（ｄ）前記工程（ｃ）の後、前記半導体基板の少なくとも表層部を加熱する工程と
を有し、
前記工程（ｄ）において、前記半導体基板の表層部の温度が２００℃〜６００℃の範囲内の少なくとも一部の第１の期間は、前記半導体基板が配置されたチャンバ内に酸素ガスと不活性ガスとの混合ガスを供給し、前記表層部の温度が６００℃に到達した後は、前記チャンバ内への前記酸素ガスの供給を停止し、前記表層部の加熱を続けながら前記表層部の温度を上昇させ、
前記第１の期間に供給される前記混合ガスの酸素濃度が５０ｐｐｍ〜４００ｐｐｍの範囲内である半導体装置の製造方法。
【請求項２】
前記工程（ｃ）と工程（ｄ）との間に、パターニングされた前記導電膜をマスクとして、前記半導体基板の表層部にドーパントを注入する工程を含み、
前記工程（ｄ）において、前記半導体基板の表層部に注入されたドーパントが活性化される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）は、パターニングされた前記絶縁膜の端面が露出した状態で行う請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成された絶縁膜と導電膜との積層構造をパターニングする工程を含む半導体装置の製造方法に関し、特にゲート電極形成後の熱処理に適用することが可能な半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを形成する方法について説明する。ゲート電極を形成した後、ｐＭＯＳトランジスタが配置される活性領域をレジストパターンで覆って、ｎＭＯＳトランジスタのゲート電極の両側に、ソース及びドレインのエクステンション部を形成するためのイオン注入を行う。同様に、ｎＭＯＳトランジスタが配置される活性領域をレジストパターンで覆って、ｐＭＯＳトランジスタのゲート電極の両側に、エクステンション部を形成するためのイオン注入を行う。注入されたドーパントを活性化させるために、窒素雰囲気中でラピッドサーマルアニール（ＲＴＡ）を行う。
【０００３】
イオン注入時にマスクとして用いたレジストパターンに含まれる有機物の一部が、レジストパターン除去後も、ゲート絶縁膜の端面に残留する。また、ゲート電極及びゲート絶縁膜のパターニング時に、ゲート絶縁膜の縁の近傍がダメージを受ける。窒素雰囲気中でのアニールでは、残留した有機物を除去する能力、及びダメージを回復させる能力が十分ではないため、ゲート絶縁膜の信頼性が低下する。例えば、ゲート絶縁膜の端面を流れるゲートリーク電流が増加する。
【０００４】
ゲート電極及びゲート絶縁膜をパターニングした後、イオン注入前に、薄いカバー酸化膜でゲート電極を覆うことにより、ゲート絶縁膜への有機物の付着及びゲート絶縁膜の損傷を抑制することができる。酸化性雰囲気でＲＴＡを行うことにより、有機物の除去、及び損傷の回復を行うことができる（特許文献１〜３）。
【０００５】
【特許文献１】特開２０００−１１４１９７号公報
【特許文献２】特開２００４−１２８１９８号公報
【特許文献３】特開２００２−５０２１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
残留有機物の除去、及びゲート絶縁膜のダメージ回復を目的として、酸化性雰囲気でＲＴＡを行うと、ゲート絶縁膜の端面から内側に向かってバーズビークが発生してしまう場合がある。トランジスタの微細化が進むと、バーズビークの影響が無視できなくなる。
【課題を解決するための手段】
【０００７】
上記課題を解決するための半導体装置の製造方法は、
（ａ）半導体基板の上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜の上に導電膜を形成する工程と、
（ｃ）前記導電膜及び前記絶縁膜をパターニングする工程と、
（ｄ）前記工程（ｃ）の後、前記半導体基板の少なくとも表層部を加熱する工程と
を有し、前記工程（ｄ）において、前記半導体基板の表層部の温度が２００℃〜６００℃の範囲内の少なくとも一部の第１の期間は、前記半導体基板が配置されたチャンバ内に酸素ガスと不活性ガスとの混合ガスを供給し、前記表層部の温度が６００℃に到達した後は、前記チャンバ内への前記酸素ガスの供給を停止し、前記表層部の加熱を続けながら前記表層部の温度を上昇させ、前記第１の期間に供給される前記混合ガスの酸素濃度が５０ｐｐｍ〜４００ｐｐｍの範囲内である。
【発明の効果】
【０００８】
第１の期間に、酸素ガスと不活性ガスとを供給しておくことにより、絶縁膜の端面に付着している有機物が除去され、絶縁膜が受けたダメージを回復させることができる。第１の温度を超えた後は、酸素ガスの供給を停止させておくことにより、基板表面等の過度の酸化、及びバーズビークの発生を防止できる。
【発明を実施するための最良の形態】
【０００９】
図１Ａ〜図１Ｊを参照して、第１の実施例による半導体装置の製造方法について説明する。
【００１０】
図１Ａに示すように、シリコンからなる半導体基板１０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）法により酸化シリコン等からなる素子分離絶縁膜１１を形成する。素子分離絶縁膜１１により、ｎＭＯＳ用活性領域２０及びｐＭＯＳ用活性領域２１が画定される。ｎＭＯＳ用活性領域２０の表層部にｐ型ウェル１２を形成し、ｐＭＯＳ用活性領域２１の表層部にｎ型ウェル１３を形成する。
【００１１】
ｎＭＯＳ用活性領域２０及びｐＭＯＳ用活性領域２１の表面に、絶縁膜１４を形成する。絶縁膜１４は、例えばシリコン表面を熱酸化することにより形成され、その厚さは、例えば１０ｎｍとする。酸化シリコン膜１４及び素子分離絶縁膜１１の上に、ゲート電極となる導電膜１５を形成する。導電膜１５には、例えば多結晶シリコンが用いられ、その形成には化学気相成長（ＣＶＤ）が用いられる。導電膜１５の厚さは、例えば１００ｎｍとする。
【００１２】
図１Ｂに示すように、絶縁膜１４及び導電膜１５の積層構造をパターニングすることにより、ｎＭＯＳ用活性領域２０上に、ゲート絶縁膜１４ａとゲート電極１５ａとの積層構造を残し、ｐＭＯＳ用活性領域２１の上に、ゲート絶縁膜１４ｂとゲート電極１５ｂとの積層構造を残す。導電膜１５及び絶縁膜１４のエッチングには、例えばＣｌ２、ＨＢｒ、及びＯ２の混合ガスを用いたドライエッチングが適用される。ゲート電極１５ａの両側のｎＭＯＳ用活性領域２０の表面にシリコンが露出し、ゲート電極１５ｂの両側のｐＭＯＳ用活性領域２１の表面にシリコンが露出する。
【００１３】
図１Ｃに示すように、ｐＭＯＳ用活性領域２１を、レジスト材からなるマスクパターン３０で覆う。ゲート電極１５ａ及びマスクパターン３０をマスクとして、ゲート電極１５ａの両側の基板表層部に、ｎ型不純物（ｎ型ドーパント）、例えばリン（Ｐ）を注入する。イオン注入条件として、例えば、加速エネルギを３０〜４０ｋｅＶとし、ドーズ量を１×１０１３〜１×１０１４ｃｍ−２とする。これにより、エクステンション部３３が形成される。
【００１４】
図１Ｄに示すように、Ｎ２、Ｏ２、及びＨ２の混合ガスのプラズマを用いて、マスクパターン３０をアッシングして除去する。マスクパターン３０の除去後、例えば硫酸と過酸化水素との混合液（ＳＰＭ）やアンモニアと過酸化水素との混合液（ＡＰＭ）を用いてウェット処理を行う。
【００１５】
図１Ｅに示すように、ｎＭＯＳ用活性領域２０を、レジスト材からなるマスクパターン３１で覆う。ゲート電極１５ｂ及びマスクパターン３１をマスクとして、ゲート電極１５ｂの両側の基板表層部に、ｐ型不純物（ｐ型ドーパント）、例えばフッ化ボロン（ＢＦ２）を注入する。イオン注入条件として、例えば、加速エネルギを１０〜２０ｋｅＶとし、ドーズ量を１×１０１３〜１×１０１４ｃｍ−２とする。これにより、エクステンション部３４が形成される。
【００１６】
図１Ｆに示すように、Ｎ２、Ｏ２、及びＨ２の混合ガスのプラズマを用いて、マスクパターン３１をアッシングして除去する。マスクパターン３１の除去後、例えばＳＰＭやＡＰＭを用いてウェット処理を行う。
【００１７】
次に、エクステンション部３３、３４に注入された不純物の活性化アニールを行う。以下、図１Ｇ、図１Ｈ、図２、図３を参照して、活性化アニールについて詳細に説明する。
【００１８】
図２に、アニール装置の概略図を示す。チャンバ１０２内にウエハ保持台１０４が装填されている。ウエハ保持台１０４によって、アニール対象の半導体基板１２０が保持される。ウエハ保持台１０４で保持された半導体基板１２０の上方に、複数の加熱用のランプ１０３が装填されている。加熱用ランプ１０３を点灯させることにより、半導体基板１２０を急速加熱することができる。
【００１９】
チャンバ１０２に、ガス導入口１０９及びガス排出口１１０が設けられている。窒素ガス源１０５がバルブ１０７を介してガス導入口１０９に接続されると共に、酸素ガス源１０６がバルブ１０８を介してガス導入口１０９に接続される。バルブ１０７、１０８の開閉を行うことにより、チャンバ１０２内に、酸素と窒素との混合ガス、または酸素を含まない窒素ガスを選択的に導入することができる。チャンバ１０２内に導入されたガスは、ガス排出口１１０からチャンバ外へ自然排出される。酸素ガスまたは窒素ガスが導入されている期間、チャンバ１０２内の圧力は、大気圧以上になる。
【００２０】
図３に、ＲＴＡ期間中の基板温度の時間変化を示す。
【００２１】
図１Ｆに示したマスクパターン３１を除去した後、図２に示したチャンバ１０２内のウエハ保持台１０４に、半導体基板１０を載置する。図１Ｇ及び図３に示すように、チャンバ１０２内に窒素ガスと酸素ガスとの混合ガスを導入し、半導体基板１０の少なくとも表層部の温度を上昇させる。表層部の温度がＴ１になった時点で、酸素ガスの供給を停止させる。これにより、図１Ｈに示すように、チャンバ１０２内が酸素ガスを含まない窒素ガス雰囲気になる。
【００２２】
表層部の温度がＴ２まで上昇した時点で、表層部の温度を、ある期間一定に保つ。その後、表層部の温度が９００〜１０５０℃の範囲内の目標温度になるまで半導体基板１０の表層部を加熱する。０秒よりも長く、かつ６０秒以下の期間、この目標温度に維持した後、基板温度を室温まで降下させる。
【００２３】
酸素ガスの供給を停止させたときの表層部の温度Ｔ１は、例えば４５０℃であり、その後、一定に維持した表層部の温度Ｔ２は、例えば６００℃である。表層部の温度がＴ１になるまでの期間、チャンバ１０２内に供給する混合ガスの酸素濃度は、５０〜４００ｐｐｍである。
【００２４】
図１Ｉに示すように、ゲート電極１５ａ及び１５ｂの側面上に、それぞれ酸化シリコンからなるサイドウォールスペーサ３５を形成する。サイドウォールスペーサ３５は、例えば厚さ１００ｎｍの酸化シリコン膜を基板全面に成膜した後、この酸化シリコン膜を異方性エッチングすることにより形成される。その後、ｎＭＯＳ用活性領域２０の表層部に、ｎ型不純物、例えばリン（Ｐ）の注入を行うことにより、ソース及びドレイン３８を形成する。Ｐのイオン注入条件として、例えば加速エネルギ１０ｋｅＶ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２とする。さらに、ｐＭＯＳ用活性領域２１の表層部に、ｐ型不純物、例えばボロン（Ｂ）の注入を行うことにより、ソース及びドレイン３９を形成する。Ｂのイオン注入条件として、例えば、加速エネルギ５ｋｅＶ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２とする。
【００２５】
イオン注入後、９００〜１０５０℃の温度で、０秒よりも長く、９０秒以下の条件でＲＴＡを行う。これにより、ｎＭＯＳトランジスタのソース及びドレイン３８と、ｐＭＯＳトランジスタのソース及びドレイン３９に注入された不純物が活性化する。
【００２６】
図１Ｊに示すように、ｎＭＯＳトランジスタのソース及びドレイ３８の上面、ゲート電極１５ａの上面、ｐＭＯＳトランジスタのソース及びドレイン３９の上面、及びゲート電極１５ｂの上面に、高融点金属シリサイド膜４０を形成する。以下、高融点金属シリサイド膜４０の形成方法について説明する。
【００２７】
まず、基板全面に、ＣｏＳｉ膜をスパッタリングにより成膜する。５００℃で３０秒間アニールすることにより、シリコン表面とＣｏＳｉ膜とを反応させて、高融点金属シリサイド膜４０を形成する。その後、未反応のＣｏＳｉ膜を、いわゆるＲＣＡ洗浄により除去する。
【００２８】
高融点金属シリサイド膜４０を形成した後、周知の技術を用いて、基板上に多層配線層を形成する。
【００２９】
図１Ｇの工程でチャンバ１０２内に導入した混合ガスの酸素濃度を異ならせて、複数の試料を作製し、ゲートリーク電流を測定した。
【００３０】
図４に、その測定結果を示す。横軸は、混合ガス中の酸素濃度を単位「ｐｐｍ」で表す。縦軸は、対数目盛りであり、ゲートリーク電流の大きさを、その最大値を１とした相対値で表す。酸素濃度が５０ｐｐｍよりも低い条件で作製した試料のゲートリーク電流が、他の試料のゲートリーク電流に比べて著しく大きいことがわかる。以下、ゲートリーク電流の測定結果について考察する。
【００３１】
図１Ｃの工程で形成したマスクパターン３０や図１Ｅの工程で形成したマスクパターン３１に含まれる有機物の一部が、これらのマスクパターンを除去した後にも、ゲート絶縁膜１４ａ及び１４ｂの端面に残留する。基板表層部の温度がＴ１になるまでの昇温期間中の雰囲気に酸素ガスを添加すると、ゲート絶縁膜１４ａ及び１４ｂの端面に残留する有機物が除去される。酸素濃度が低すぎると、残留有機物の除去が十分ではないと考えられる。
【００３２】
また、図１Ａに示した導電膜１５及び絶縁膜１４のエッチング時に、ゲート絶縁膜１４ａ及び１４ｂの縁の近傍がダメージを受ける。基板温度がＴ１になるまでの昇温期間中の雰囲気に酸素ガスを添加すると、ゲート絶縁膜１４ａ及び１４ｂが受けたダメージが回復する。酸素濃度が低すぎると、ダメージの回復が十分ではないと考えられる。
【００３３】
ゲート絶縁膜１４ａ及び１４ｂの端面に残留する有機物、及びゲート絶縁膜１４ａ及び１４ｂが受けたダメージにより、ゲートリーク電流が増加していると考えられる。図４に示した測定結果からわかるように、ゲートリーク電流の増加を抑制するために、混合ガス中の酸素濃度を５０ｐｐｍ以上とすることが好ましい。
【００３４】
混合ガス中の酸素濃度が高すぎると、基板温度を昇温させている期間に、ソース及びドレインの表面やゲート電極の表面に、酸化膜が形成されてしまう。ソース及びドレインの表面に酸化膜が形成されると、浅いｐｎ接合を制御性よく形成することが困難になる。このため、混合ガス中の酸素濃度を４００ｐｐｍ以下とすることが好ましい。
【００３５】
また、基板温度が６００℃を超えた状態で、チャンバ１０２内に酸素を供給すると、酸素濃度が低くても、ソース及びドレインの表面やゲート電極の表面が、過度に酸化されてしまう。過度の酸化は、バーズビーク発生の原因になる。このため、基板温度が６００℃を超えた後は、酸素ガスの供給を停止させておくことが好ましい。
【００３６】
また、酸素ガスの供給を停止させる温度が低すぎると、有機物除去やダメージ回復の十分な効果が得られない。酸素ガスの供給を停止させる時点の基板表層部の温度を、２００℃以上とすることが好ましい。これにより、表層部の温度が２００℃〜６００℃の範囲内の少なくとも一部の期間に、酸素ガスと窒素ガスとの混合ガスが供給される。
【００３７】
第１の実施例では、基板温度が６００℃に到達するまでの少なくとも一部の期間は、チャンバ１０２内に酸素ガスと窒素ガスとを供給しておき、６００℃を超えた後は、酸素ガスの供給を停止させておく。これにより、ゲートリーク電流の増加抑制、及び浅いｐｎ接合の形成の両方の要請に応えることができる。
【００３８】
第１の実施例では、ＲＴＡ期間中のチャンバ内に、酸素ガスと窒素ガスとの混合ガス、または窒素ガスのみを供給したが、窒素ガスに代えて他の不活性ガスを供給してもよい。例えば、アルゴン（Ａｒ）ガスを供給してもよい。
【００３９】
また、上記第１の実施例では、エクステンション部に注入した不純物の活性化のためのＲＴＡが、ゲート絶縁膜１４ａ及び１４ｂの端面に残留する有機物の除去、及びゲート絶縁膜１４ａ及び１４ｂが受けたダメージの回復のためのＲＴＡを兼ねている。有機物の除去、及びダメージの回復を行うための専用のＲＴＡを、活性化のためのＲＴＡとは別に行ってもよい。なお、有機物除去のためのＲＴＡは、ゲート絶縁膜１４ａ及び１４ｂの端面が露出した状態で行うことが好ましい。すなわち、図１Ｉに示したサイドウォールスペーサ３５を形成する前に行うことが好ましい。
【００４０】
上記第１の実施例では、図１Ｉに示したソース及びドレイン３８へのイオン注入時に、ゲート電極１５ｂがレジスト膜で覆われ、ソース及びドレイン３９へのイオン注入時に、ゲート電極１５ａがレジスト膜で覆われる。ただし、この時点では、ゲート絶縁膜１４ａ及び１４ｂの端面はサイドウォールスペーサ３５で覆われている。従って、ゲート絶縁膜１４ａ及び１４ｂの端面への有機物の残留の問題は生じない。
【００４１】
図５に、第２の実施例による半導体装置の製造方法で適用されるＲＴＡ期間中の温度変化を示す。チャンバ１０２内に、酸素ガスと窒素ガスとの混合ガスを供給した状態で、半導体基板の表層部の温度がＴ３になるまで表層部を加熱する。表層部の温度がＴ３になった後、表層部の温度を、ある期間一定に維持する。その後、酸素ガスの供給を停止させ、表層部の温度を上昇させる。その後は、第１の実施例の温度変化と同様である。
【００４２】
酸素の供給を停止させるときの表層部の温度Ｔ３は、６００℃以下とすることが好ましい。
【００４３】
図６に、第３の実施例による半導体装置の製造方法で適用されるＲＴＡ期間中の温度変化を示す。チャンバ１０２内に、窒素ガスのみを供給した状態で、半導体基板の表層部の温度がＴ４になるまで表層部を加熱する。表層部の温度がＴ４になった時点で、酸素ガスの導入を開始する。表層部の温度がＴ５になった後、表層部の温度を、ある期間一定に維持する。その後、酸素ガスの供給を停止させ、表層部の温度を上昇させる。その後は、第１の実施例の温度変化と同様である。温度Ｔ５は、６００℃以下とすることが好ましい。
【００４４】
図７に、第４の実施例による半導体装置の製造方法で適用されるＲＴＡ期間中の温度変化を示す。チャンバ１０２内に、酸素ガスと窒素ガスとの混合ガスを供給した状態で、半導体基板の表層部の温度がＴ６になるまで表層部を加熱する。表層部の温度がＴ６になった時点で、酸素ガスの導入を停止させる。チャンバ１０２内への酸素ガスの導入を停止させた状態で、表層部の温度を上昇させる。その後は、第１の実施例の温度変化と同様である。温度Ｔ６は、６００℃以下とすることが好ましい。
【００４５】
いずれの実施例においても、表層部の温度が第１の温度、例えば６００℃を超えた状態では、酸素ガスの供給を停止させている。また、表層部の温度が第１の温度以下の少なくとも一部の期間、酸素ガスと不活性ガスとを含む混合ガスを、チャンバ１０２内に供給している。このため、第２〜第４の実施例においても、第１の実施例の場合と同様の効果が得られる。
【００４６】
上記第１の実施例では、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとが、同一基板上に形成されるが、第１の実施例で適用したＲＴＡの効果は、導電型の異なる２種類のＭＯＳトランジスタを同一基板上に形成する場合に限られない。ゲート絶縁膜とゲート電極とを形成した後に、ゲート電極をレジスト膜で覆う工程を実施する場合に、上述のＲＴＡの効果が顕著である。例えば、同一基板上に、ゲート絶縁膜の厚さの異なる同一導電型の複数のＭＯＳトランジスタを形成する場合に、上記ＲＴＡを適用することが有効である。
【００４７】
上記実施例では、ゲート絶縁膜に酸化シリコンを用いたが、酸窒化シリコン、窒化シリコン等の他の絶縁材料を用いる場合にも、上述のＲＴＡにより有機物除去の効果が得られる。また、ゲート電極にも、多結晶シリコン以外の導電材料を用いることができる。
【００４８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４９】
上記第１〜第４の実施例に基づいて、以下の付記に示す発明を開示する。
【００５０】
（付記１）
（ａ）半導体基板の上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜の上に導電膜を形成する工程と、
（ｃ）前記導電膜及び前記絶縁膜をパターニングする工程と、
（ｄ）前記工程（ｃ）の後、前記半導体基板の少なくとも表層部を加熱する工程と
を有し、前記工程（ｄ）において、前記半導体基板の表層部の温度が第１の温度に到達するまでの少なくとも一部の第１の期間は、該半導体基板が配置された空間に酸素ガスと不活性ガスとを供給しておき、前記第１の温度を超えた後は、酸素ガスの供給を停止させておく半導体装置の製造方法。
【００５１】
（付記２）
前記第１の温度は６００℃である付記１に記載の半導体装置の製造方法。
【００５２】
（付記３）
前記第１の期間に供給されるガスの酸素濃度が５０ｐｐｍ〜４００ｐｐｍの範囲内である付記１または２に記載の半導体装置の製造方法。
【００５３】
（付記４）
前記工程（ｃ）と工程（ｄ）との間に、パターニングされた前記導電膜をマスクとして、前記半導体基板の表層部にドーパントを注入する工程を含み、
前記工程（ｄ）において、前記半導体基板の表層部に注入されたドーパントが活性化される付記３に記載の半導体装置の製造方法。
【００５４】
（付記５）
前記工程（ｄ）の後、さらに、パターニングされた前記導電膜の側面上に、サイドウォールスペーサを形成する工程を有する付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００５５】
（付記６）
前記工程（ｄ）は、パターニングされた前記絶縁膜の端面が露出した状態で行う付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記７）
前記工程（ｃ）と工程（ｄ）との間に、
パターニングされた前記絶縁膜及び前記導電膜を、有機物を含むマスクパターンで覆う工程と、
前記絶縁膜及び前記導電膜を前記マスクパターンで覆った状態で、該マスクパターンで覆われていない前記半導体基板の表面に処理を施す工程と、
前記マスクパターンを除去する工程と
を含む付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５７】
【図１−１】（１Ａ）及び（１Ｂ）は、第１の実施例による半導体装置の製造方法の製造途中段階における半導体装置の断面図である。
【図１−２】（１Ｃ）及び（１Ｄ）は、第１の実施例による半導体装置の製造方法の製造途中段階における半導体装置の断面図である。
【図１−３】（１Ｅ）及び（１Ｆ）は、第１の実施例による半導体装置の製造方法の製造途中段階における半導体装置の断面図である。
【図１−４】（１Ｇ）及び（１Ｈ）は、第１の実施例による半導体装置の製造方法の製造途中段階における半導体装置の断面図である。
【図１−５】（１Ｉ）は、第１の実施例による半導体装置の製造方法の製造途中段階における半導体装置の断面図であり、（１Ｊ）は、第１の実施例による半導体装置の製造方法で製造された半導体装置の断面図である。
【図２】ＲＴＡ装置の概略図である。
【図３】第１の実施例による方法で適用されるＲＴＡ時における温度の経時変化を示すグラフである。
【図４】第１の実施例及び参考例による方法で作製された試料のゲートリーク電流と、ＲＴＡ時における混合ガス中の酸素濃度との関係を示すグラフである。
【図５】第２の実施例による方法で適用されるＲＴＡ時における温度の経時変化を示すグラフである。
【図６】第３の実施例による方法で適用されるＲＴＡ時における温度の経時変化を示すグラフである。
【図７】第４の実施例による方法で適用されるＲＴＡ時における温度の経時変化を示すグラフである。
【符号の説明】
【００５８】
１０  半導体基板
１１  素子分離絶縁膜
１２  ｐ型ウェル
１３  ｎ型ウェル
１４  絶縁膜
１４ａ、１４ｂ  ゲート絶縁膜
１５  導電膜
１５ａ、１５ｂ  ゲート電極
２０  ｎＭＯＳ用活性領域
２１  ｐＭＯＳ用活性領域
３０  マスクパターン
３３、３４  エクステンション部
３５  サイドウォールスペーサ
３８  ｎＭＯＳトランジスタのソース及びドレイン
３９  ｐＭＯＳトランジスタのソース及びドレイン
４０  高融点金属シリサイド膜
１０２  チャンバ
１０３  加熱用ランプ群
１０４  ウエハ保持台
１０５  窒素ガス源
１０６  酸素ガス源
１０７、１０８  バルブ
１０９  ガス導入口
１１０  ガス排出口
１２０  半導体基板
【図１−１】
0005304041.tif 000002
【図１−２】
0005304041.tif 000003
【図１−３】
0005304041.tif 000004
【図１−４】
0005304041.tif 000005
【図１−５】
0005304041.tif 000006
【図２】
0005304041.tif 000007
【図３】
0005304041.tif 000008
【図４】
0005304041.tif 000009
【図５】
0005304041.tif 000010
【図６】
0005304041.tif 000011
【図７】
0005304041.tif 000012