(57)【特許請求の範囲】
【請求項１】
信号プロセッサであって、
アナログ入力信号をデジタル出力信号に変換する信号処理経路であって、該信号処理経路がマルチビットソフト値を生成し、各マルチビットソフト値が符号ビット及びマルチビット信頼度値を有する、信号処理経路、及び
該ソフト値の該マルチビット信頼度値の１以上のビット及び該符号ビットを用いて、該アナログ入力信号をサンプリングするための該信号処理経路によって使用されるサンプリングクロック信号を生成するタイミング回復ループ
を備え、
前記タイミング回復ループが、前記ソフト値の前記マルチビット信頼度値の１以上のビット及び前記符号ビットに基づいて推定タイミングエラー信号を生成する位相検出器を備え、該推定タイミングエラー信号が、局部発振器（ＬＯ）クロック信号を調整するのに使用されて前記サンプリングクロック信号を生成し、
前記位相検出器が、
前記ソフト値の前記マルチビット信頼度値の１以上のビット及び前記符号ビットに基づいて平均値を生成するモジュール、
該平均値をフィルタリングしてフィルタ済み値を生成するフィルタ、
該信号処理経路からの等化値を遅延させて遅延等化値を生成する第１の遅延モジュール、
該フィルタ済み値を遅延させて遅延フィルタ済み値を生成する第２の遅延モジュール、
該遅延等化値と該フィルタ済み値を乗算して第１の積を生成する第１のマルチプライヤ、
該等化値と該遅延フィルタ済み値を乗算して第２の積を生成する第２のマルチプライヤ、及び
該第１の積と該第２の積の差に基づいて前記推定タイミングエラー信号を生成する差分ノード
を備えた信号プロセッサ。
【請求項２】
請求項１の信号プロセッサにおいて、前記信号処理経路が、
前記サンプリングクロック信号に基づいて前記アナログ入力信号をサンプリングしてデジタル入力信号を生成するアナログ−デジタルコンバータ（ＡＤＣ）、
該デジタル入力信号を等化して等化信号を生成する等化器、
該等化信号から前記ソフト値を生成するソフト検出器、及び
該ソフト値を復号して前記デジタル出力信号を生成する復号器
を備えた信号プロセッサ。
【請求項３】
請求項１の信号プロセッサにおいて、前記タイミング回復ループがさらに、
前記推定タイミングエラー信号をフィルタリングして平均エラー信号を生成するループフィルタ、及び
該平均エラー信号に基づいて前記ＬＯクロック信号の位相を調整して前記サンプリングクロック信号を生成する補間器
を備えた信号プロセッサ。
【請求項４】
請求項１の信号プロセッサにおいて、前記平均値を生成するモジュールが、前記ソフト値を対応の平均値に変換するルックアップテーブルを実行する。
【請求項５】
請求項４の信号プロセッサにおいて、各ソフト値が、
前記対応の平均値の符号が前記ソフト値の前記符号ビットに基づき、
該対応の平均値の大きさが前記マルチビット信頼度値の１以上のビットの大きさに基づく、信号プロセッサ。
【請求項６】
請求項５の信号プロセッサにおいて、前記マルチビット信頼度値が４ビットを含む信号プロセッサ。
【請求項７】
信号処理のための信号プロセッサ実装方法であって、
（ａ）前記信号プロセッサがアナログ入力信号をマルチビットソフト値に変換するステップであって、各マルチビットソフト値が符号ビット及びマルチビット信頼度値を有するものである、ステップ、及び
（ｂ）該アナログ入力信号をサンプリングするのに使用されるサンプリングクロック信号を生成するために前記信号プロセッサが該ソフト値のマルチビット信頼度値の１以上のビット及び該符号ビットを使用するステップ
を備え、
該ソフト値のマルチビット信頼度値の１以上のビット及び該符号ビットを使用する前記ステップであって、局部発振器（ＬＯ）クロック信号を調整し前記サンプリングクロック信号を生成するように、前記ソフト値の前記マルチビット信頼度値の１以上のビット及び前記符号ビットから推定タイミングエラー信号を生成することを含む、ステップ、及び
前記推定タイミングエラー信号を生成するステップであって、
前記ソフト値の前記マルチビット信頼度値の１以上のビット及び前記符号ビットに基づいて平均値を生成するステップ、
フィルタ済み値を生成するように該平均値をフィルタリングするステップ、
アナログ入力信号から遅延等化値を生成するステップ、
遅延等化値を生成するように信号処理経路からの等化値を遅延させるステップ、
遅延フィルタ済み値を生成するようにフィルタ済み値を遅延させるステップ、
第１の積を生成するように該遅延等化値と該フィルタ済み値を乗算するステップ、
第２の積を生成するように該等化値と該遅延フィルタ済み値を乗算するステップ、及び
該第１の積と該第２の積の差に基づいて前記推定タイミングエラー信号を生成するステップ
を備えた推定タイミングエラー信号を生成するステップ
を備えた信号プロセッサ実装方法。
【請求項８】
請求項７の信号プロセッサ実装方法において、
デジタル入力信号を生成するように前記サンプリングクロック信号に基づいて前記アナログ入力信号をサンプリングするステップ、
等化信号を生成するように該デジタル入力信号を等化するステップ、
該等化信号から前記ソフト値を生成するステップ、及び
前記デジタル出力信号を生成するように該ソフト値を復号するステップ
をさらに備えた信号プロセッサ実装方法。
【請求項９】
請求項７の信号プロセッサ実装方法において、
平均エラー信号を生成するように前記推定タイミングエラー信号をフィルタリングするステップ、及び
前記サンプリングクロック信号を生成するように該平均エラー信号に基づいて前記ＬＯクロック信号の位相を調整するステップ、
をさらに備えた信号プロセッサ実装方法。
【請求項１０】
信号処理のための装置であって、
（ａ）アナログ入力信号をマルチビットソフト値に変換する手段であって、各マルチビットソフト値が符号ビット及びマルチビット信頼度値を有するものである、手段、及び
（ｂ）該ソフト値のマルチビット信頼度値の１以上のビット及び該符号ビットを使用して、該アナログ入力信号をサンプリングするのに使用されるサンプリングクロック信号を生成する手段
を備え、手段（ｂ）はさらに、
前記ソフト値の前記マルチビット信頼度値の１以上のビット及び前記符号ビットに基づいて推定タイミングエラー信号を生成する手段を備え、該推定タイミングエラー信号は、局部発振器（ＬＯ）クロック信号を調整するのに使用されて前記サンプリングクロック信号を生成し、
前記生成する手段が、
前記ソフト値の前記マルチビット信頼度値の１以上のビット及び前記符号ビットに基づいて平均値を生成する手段、
フィルタ済み値を生成するように該平均値をフィルタリングする手段、
遅延等化値を生成するように信号処理経路からの等化値を遅延させる手段、
遅延フィルタ済み値を生成するようにフィルタ済み値を遅延させる手段、
第１の積を生成するように該遅延等化値と該フィルタ済み値を乗算する手段、
第２の積を生成するように該等化値と該遅延フィルタ済み値を乗算する手段、及び
該第１の積と該第２の積の差に基づいて前記推定タイミングエラー信号を生成する手段
を備えた推定タイミングエラー信号を生成する手段
を備えた装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の主題は信号処理に関し、より具体的には、タイミング回復ループにおける位相検出器に関する。
【背景技術】
【０００２】
図１はハードドライブのための従来技術の読取りチャネル１００のブロック図である。読取りチャネル１００はハードドライブに記憶されたデータに対応するアナログ入力信号１２１を受信し、ハードドライブに記憶されたデータを表すデジタル復号出力信号１２９を生成する。
【０００３】
具体的には、アナログ−デジタルコンバータ（ＡＤＣ）１２２はアナログ入力信号１２１をデジタル化してデジタル入力信号１２３を生成する。デジタル有限インパルス応答（ＤＦＩＲ）フィルタ等化器１２４はデジタル入力信号１２３を等化して等化デジタル信号１２５を生成する。ソフト検出器１２６は等化デジタル信号１２５を、マルチビット対数尤度比（ＬＬＲ）値１２７のようなソフト値に変換し、ここで、ＬＬＲ値はハード決定符号ビット及びマルチビット（例えば、４ビット）信頼度値を有する。ソフト検出器１２６はビタビソフト出力決定又は最大尤度（ＭＡＰ）決定のような適切な検出技術を実行してＬＬＲ値１２７を出力する。復号器１２８はＬＬＲ値を復号して復号出力信号１２９を生成する。例えば、ハードドライブに記憶されたデータが低密度パリティチェック（ＬＤＰＣ）コードを用いて符号化された場合には、復号器１２８はＬＤＰＣ復号化を実行してＬＬＲ値１２７から復号出力信号１２９を生成する。
【０００４】
位相検出器１２０は等化器１２４からの等化デジタル信号１２５及びソフト検出器１２６からのＬＬＲ値１２７の符号ビットを処理して推定タイミングエラー信号１３１を生成する。従来の一実用例では、位相検出器１３０は、（ｉ）有限インパルス応答（ＦＩＲ）フィルタによって符号ビットを畳み込み、（ii）ＦＩＲフィルタ出力と等化デジタル信号１２５の１サイクル遅延バージョンとの間の差を生成し、及び（iii）等化デジタル信号１２５のスロープの推定値をその差に乗ずることによって推定タイミングエラー信号１３１を生成する。ループフィルタ１３２は推定タイミングエラー信号１３１を積分して平均エラー信号１３３を出力する。時間ベース生成器（例えば、局部発振器（ＬＯ））１３４はＬＯクロック信号１３５を生成する。補間器１３６はＬＯクロック信号１３５の位相を平均エラー信号１３３をシフトしてサンプリングクロック信号１３７を生成し、それによってＡＤＣ１２２によるアナログ入力信号１２１のサンプリングのタイミングを決定する。
【０００５】
ハードドライブ読取りチャネル技術では、ディスクの記憶密度の増加に伴い信号対ノイズ比（ＳＮＲ）は減少し続ける。（等化デジタル信号１２５のような）等化サンプル及び（ＬＬＲ値１２７の符号ビットのような）ハード決定からタイミング情報を推定する従来のタイミング回復位相検出器は低ＳＮＲ環境では適切に動作しないことがあり、これにより許容できない高いロス・オブ・ロック比（ＬＯＬＲ）をもたらし、これによってシステムスループットが低下する。
【発明の概要】
【課題を解決するための手段】
【０００６】
図１の読取りチャネル１００では、ＬＬＲ値１２７の符号ビットのみが位相検出器１３０に使用される。結果として、位相検出器１３６は、比較的高いロス・オブ・ロック比で比較的低いシステムスループットとなるタイミングエラー信号を出力することになる。
【０００７】
開示される主題は、従来技術におけるノンリターントゥゼロ（ＮＲＺ）の比較的大きい即ち「ハード」な変化とは逆に、ＮＲＺにおける段階状の即ち「ソフト」な変化のためのメカニズムであって開示の主題のＡＤＣに対するサンプリングクロック信号を調整するのに使用されるメカニズムを提供することによって、現在の技術の問題に対処する。これは、推定タイミングエラー信号を生成する際に、開示の位相検出器は符号ビット並びに残りの信頼度値ビットの１以上及び可能であれば全てを利用することによる。信頼度値によって、推定タイミングエラー信号を生成する際に位相検出器が異なる符号ビットを異なる態様で扱うことが可能となり、ここで、信頼度値は受信符号ビットについて信頼性情報を提供する。例えば、符号ビットに対する低い信頼度値によって位相検出器が符号ビットの影響を減少させる一方で、高い信頼度値によって推定タイミングエラー信号の変化がより大きくなる。
【０００８】
開示の主題の結果として、位相変化は従来技術の位相検出器を用いるよりも高い精度及び信頼性で検出される。従来技術のサンプリングクロック信号における潜在的に大きくかつ突然の位相変化は、開示のシステムによる、よりなだらか且つ緩やかな「ソフト」位相変化によって置き換えられる。これによって、ＡＤＣにおける緩やかな即ち「ソフト」調整を可能とするサンプリングクロック信号がもたらされる。さらに、開示の位相検出器はその動作を、補間器を停止及び再調整することを要せずに、動的に且つ「オンザフライ」で実行する。
【０００９】
一実施例では、本発明は信号プロセッサである。信号プロセッサは、アナログ入力信号をデジタル出力信号に変換する信号処理経路を備え、信号処理経路はマルチビットソフト値を生成し、各マルチビットソフト値は符号ビット及びマルチビット信頼度値を有し、さらに、ソフト値のマルチビット信頼度値の１以上のビット及び符号ビットを用いて、アナログ入力信号をサンプリングするための信号処理経路によって使用されるサンプリングクロック信号を生成するタイミング回復ループを備える。
【００１０】
他の実施例では、本発明は信号処理のための方法である。方法は、アナログ入力信号をマルチビットソフト値に変換するステップを備え、各マルチビットソフト値が符号ビット及びマルチビット信頼度値を有し、さらに、アナログ入力信号をサンプリングするのに使用されるサンプリングクロック信号を生成するためにソフト値のマルチビット信頼度値の１以上のビット及び符号ビットを使用するステップを備える。
【００１１】
他の実施例では、本発明は信号処理のための装置である。装置は、アナログ入力信号をマルチビットソフト値に変換する手段を備え、各マルチビットソフト値が符号ビット及びマルチビット信頼度値を有し、さらに、ソフト値のマルチビット信頼度値の１以上のビット及び符号ビットを使用して、アナログ入力信号をサンプリングするのに使用されるサンプリングクロック信号を生成する手段を備える。
【００１２】
ここで図面について説明する。なお、同様の又は対応する符号は同様の又は対応する部材を示す。
【図面の簡単な説明】
【００１３】
【図１】図１はハードドライブのための従来技術の読取りチャネルのブロック図である。
【図２】図２は本開示の主題のハードドライブのための読取りチャネルのブロック図である。
【図３】図３は図２の読取りチャネルの位相検出器のブロック図である。
【図４】図４は図３の位相検出器の例示動作のためのルックアップテーブル（ＬＵＴ）である。
【図５】図５は図１の従来技術の読取りチャネルに対する図２の開示の読取りチャネルの性能のグラフ表示である。
【発明を実施するための形態】
【００１４】
図２は開示の主題の「ソフト」位相検出器２３０を採用するハードドライブのための読取りチャネル２００のブロック図である。図１の読取りチャネル１００と同様に、読取りチャネル２００はハードドライブに記憶されたデータに対応するアナログ入力信号２２１を受信し、ハードドライブに記憶されたデータを表すデジタル復号出力信号２２９を生成する。図２の要素２２２−２３６及び信号２２１−２３７は図１の要素１２２−１３６及び信号１２１−１３７とそれぞれ類似する。位相検出器２３０を除く図２の各要素は図１の対応する要素と同様の態様で動作する。
【００１５】
等化器１２４からの等化デジタル信号１２５及びソフト検出器１２６からのＬＬＲ値１２７の符号ビット（サインビット）のみに基づいて推定タイミングエラー信号１３１を生成する、図１の位相検出器１３０とは異なり、図２の位相検出器２３０は等化器２２４からの等化デジタル信号２２５及びソフト検出器２２６からの完全なＬＬＲ値２２７に基づいて推定タイミングエラー信号２３１を生成する。ＬＬＲ値１２７のビットの全て（即ち、ＮＲＺのソフト情報とも云われる符号ビット及びマルチビット信頼度値）を用いることによって、位相検出器２３０は、マルチビット信頼度値の大きさに基づいて、結果となる推定タイミングエラー信号２３１へのＬＬＲ値２２７の影響を重み付けすることができる。マルチビット信頼度値が大きいほど、符号ビットの値により大きい信頼度が存在するとともに推定タイミングエラー信号への影響が大きくなる。
【００１６】
位相検出器２３０は信頼度値を利用して符号ビットの信頼性を決定し、入力ＬＬＲ値の符号ビットのみを用いる場合と比べてより正確な推定タイミングエラー信号を生成する。図１の位相検出器１３０の「全部又は皆無」的な動作とは逆に、位相検出器２３０は「ソフト」検出器と云われる。５以外のビット数を持つＬＬＲ値も読取りチャネル２００の他の実施例において可能である。
【００１７】
図３に図２の位相検出器２３０のブロック図を示す。位相検出器２３０は等化器２２４からの等化デジタル信号２２５及びソフト検出器２２６からのＬＬＲ値２２７、例えば、１符号ビット及び４ビットの信頼度値で構成される５ビットＬＬＲ値を受信し、それによって符号ビットの信頼性を示す。
【００１８】
各等化デジタル値２２５は遅延メカニズム３０２における１クロックサイクルの遅延を受け、結果としての遅延信号２２５´がマルチプライヤ３０４ａで受信される。等化信号２２５はまた、マルチプライヤ３０４ｂに直接（即ち、遅延なく）送られる。
【００１９】
ＬＬＲ値２２７の各々はモジュール３０６に入力され、それは、各入力ＬＬＲ値２２７を対応する現在の平均値３０７にマッピングするルックアップテーブル（ＬＵＴ）を実行する。図４は各入力ＬＬＲ値を現在の平均値にマッピングする例示のＬＵＴを示す。前述のマッピングは、異なるＬＬＲ値を対応の現在の平均値に変換する区分線形関数のような連続関数を用いて代替的に実行され得る。
【００２０】
モジュール３０６は平均値３０７を有限インパルス応答（ＦＩＲ）フィルタ３０８に送り、それは平均値を部分応答（ＰＲ）目標値で畳み込み、フィルタ済み信号３０９を生成する。ＰＲ目標値は等化のためのＦＩＲフィルタ３０８に関するタップ係数を提供する。例えば、ＦＩＲフィルタ３０８は２タップ８／１４ＦＩＲフィルタとすることができ、以下のように表現される。
Ｘ＝１４・Ｙｍｃ＋８・Ｙｍｐ
ここで、
ＸはＦＩＲフィルタ３０８によって出力されるフィルタ済み信号３０９の現在の値であり、
Ｙｍｃはモジュール３０６によって出力される平均信号３０７の現在の値であり、
Ｙｍｐは平均信号３０７の以前の（即ち、以前のクロックサイクルからの）値である。
【００２１】
代替の実現例では、他のタップ係数、値、及び／又は他のタップ数を持つＰＲ目標値が使用できる。
【００２２】
各フィルタ済み値３０９は遅延メカニズム３１０における１クロックサイクル遅延を受け、結果としての遅延信号３０９´がマルチプライヤ３０４ｂに受信される。フィルタ済み信号３０９はまた、マルチプライヤ３０４ａに直接（即ち、遅延なく）送られる。
【００２３】
マルチプライヤ３０４ａは遅延された等化信号２２５´と遅延されていないフィルタ済み信号３０９を乗算して積信号３１１ａを生成する一方で、マルチプライヤ３０４ｂは遅延された等化信号２２５と遅延されていないフィルタ済み信号３０９´を乗算して積信号３１１ｂを生成する。差分ノード３１２は積信号３１１ａと３１１ｂの差に基づいて推定タイミングエラー信号２３１を生成する。
【００２４】
図５は図１の従来技術の読取りチャネルに対する図２の開示の読取りチャネルの性能のグラフ表示である。具体的には、図５は各読取りチャネルについてのロス・オブ・ロック比（ＬＯＬＲ）を信号対ノイズ比（ＳＮＲ）の関数として示す。なお、従来技術の読取りチャネル１００についての結果は四角点で示し、読取りチャネル２００についての結果は丸点で示す。所与のＳＮＲ値について、読取りチャネル２００は、従来技術の読取りチャネル１００と比べてＬＯＬＲにおいて約マグニチュードオーダーの向上を与える。
【００２５】
ＬＬＲ値に基づいて推定タイミングエラーを生成する位相検出器に関連して開示の主題を説明したが、開示の主題はＬＬＲ値以外の値を用いても実施できる。
【００２６】
ハードドライブの読取りチャネル内のタイミング回復のための位相検出器に関連して開示の主題を説明したが、開示の主題は他のアプリケーションについても実施できる。
【００２７】
本発明は、（ＡＳＩＣ又はＦＰＧＡのような）単一の集積回路、マルチチップモジュール、シングルカード、又はマルチカード回路パックとしての可能な実施を含む（アナログ、デジタル、又はアナログ及びデジタル両方のハイブリッド）回路ベースの処理として実施され得る。当業者には分かるように、回路要素の種々の機能はソフトウェアプログラムにおける処理ブロックとしても実装され得る。そのようなソフトウェアは、例えば、デジタル信号プロセッサ、マイクロコントローラ、又は汎用コンピュータにおいて採用され得る。
【００２８】
上述の処理（その部分を含む）はソフトウェア、ハードウェア、及びその組合せによって実行できる。これらの処理及びその部分はコンピュータ、コンピュータ型デバイス、ワークステーション、プロセッサ、マイクロプロセッサ、他の電子検索ツール、及びメモリ、並びにこれらに関連する他の記憶型デバイスによって実行できる。処理及びその部分はまた、プログラム可能な記憶デバイス、例えば、コンパクトディスク（ＣＤ）若しくは機械等で読み取り可能な磁気、光学等の他のディスク、磁気、光学等の他のコンピュータ使用可能な記憶媒体、半導体記憶装置、又は他の電子信号源において実現できる。
【００２９】
特許請求の範囲における図面の番号及び／又は図面の参照符号の使用は、特許請求の範囲の解釈を容易にするために、請求項に記載される主題の１以上の可能な実施例を特定するものである。そのような使用は、それらの特許請求の範囲を対応の図面に示す実施例に必ずしも限定するものと解されるべきではない。
【００３０】
「一実施例」又は「実施例」とは、その実施例との関連で説明された特定の機能、構造又は特性が発明の少なくとも１つの実施例に含まれ得ることを意味する。明細書において種々の箇所で見られる「一実施例では」という文言は、必ずしも全部が同じ実施例に言及するものではなく、また、他の実施例を必ずしも除外する個別又は代替の実施例に言及するものでもない。同じことが用語「実施、実行」にも当てはまる。
【００３１】
その構成要素を含む処理（方法）及びシステムは、特定のハードウェア及びソフトウェアへの例示参照を用いて説明した。処理（方法）及びシステムは例示として記載され、これにより、特定のステップ及びそれらの順序は当業者によって省略及び／又は変更されて、過度の実験をすることなく、実行すべき実施例を減らすことができる。処理（方法）及びシステムが、過度の実験を要することなく従来的な技術を用いて実行すべき実施例の幾つかを減らすのに必要な程度で、当業者が直ちに他のハードウェア及びソフトウェアを適用することを可能とするのに充分な態様で記載された。
【００３２】
当業者が本開示の主題を実施できるように、開示の主題の好適な実施例が記載されたが、前述の説明は例示に過ぎないものである。これは、以降の特許請求の範囲を参照することによって決定されるべき開示の主題の範囲を限定するのに使用されるべきではない。
【図１】
0005330319.tif 000002
【図２】
0005330319.tif 000003
【図３】
0005330319.tif 000004
【図４】
0005330319.tif 000005
【図５】
0005330319.tif 000006