(57)【特許請求の範囲】
【請求項１】
第１クロック信号を受ける第１入力部と個々の第１入力信号を受ける第２入力部とを各々が有し、個々の第１入力信号を、Ｎ≧３として該第１入力信号が前記第１クロック信号のＮサイクルに対応するデータエンベロープを有するようにラッチするように各々が制御可能であり、前記ラッチされた第１入力信号に対応する少なくともＮ個の第１出力信号を各々が有する、複数の第１回路と、
前記第１入力信号に関する所望のエンベロープをシミュレートする複数の同期化信号を、前記第１クロック信号に応じて発生する第２回路と、
前記複数の第１回路に結合され、第２クロック信号を受ける第３入力部を有し、前記第１出力信号を前記第１回路から受け、前記複数の同期化信号を前記第２回路から受け、再タイミングされた第１出力信号を、前記同期化信号に基づいて前記第２クロック信号の遷移にしたがって出力する、再タイミング回路と、を具えることを特徴とするメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、各々の第１回路が、２つの第１出力信号を有し、前記第１出力信号の第１のものが、前記第１クロック信号の第１エッジに関係する前記ラッチされた第１入力信号に対応し、前記第１出力信号の第２のものが、前記第１クロック信号の第２エッジに関係する前記ラッチされた第１入力信号に対応することを特徴とするメモリ装置。
【請求項３】
請求項２に記載のメモリ装置において、前記再タイミング回路が、前記２つの第１出力信号を前記第１回路の各々から受け、前記２つの第１出力信号を結合して前記再タイミングされた第１出力信号にすることを特徴とするメモリ装置。
【請求項４】
請求項１に記載のメモリ装置において、
前記第２回路が、前記第１クロック信号を受ける第４入力部と、第２入力信号を受ける第５入力部とを有し、前記第２入力信号を、Ｎ≧３として該第２入力信号が前記第１クロック信号のＮサイクルに対応するデータエンベロープを有するようにラッチするように制御可能であり、前記ラッチされた第２入力信号に対応する少なくともＮ個の第２出力信号を有し、
前記再タイミング回路が、前記第２出力信号を前記第２回路から受け、前記第２出力信号を使用し、前記第１出力信号を再タイミングすることを特徴とするメモリ装置。
【請求項５】
請求項４に記載のメモリ装置において、前記第２回路が、２つの第２出力信号を有し、前記第２出力信号の第１のものが、前記第１クロック信号の第１エッジに関係する前記ラッチされた第２入力信号に対応し、前記第２出力信号の第２のものが、前記第１クロック信号の第２エッジに関係する前記ラッチされた第２入力信号に対応することを特徴とするメモリ装置。
【請求項６】
請求項４に記載のメモリ装置において、前記第２回路が、３つの第２出力信号を有し、前記第２出力信号の第１のもの（ＦＬＡＧＲ＜０：２＞）が、前記第１クロック信号の第１エッジに関係する前記ラッチされた第２入力信号に対応し、前記第２出力信号の第２のもの（ＦＬＡＧＦ＜０：２＞）が、前記第１クロック信号の第２エッジに関係する前記ラッチされた第２入力信号に対応し、前記第２出力信号の第３のもの（ＤＵＭＢＦＬＡＧ＜０：２＞）が、前記同期化信号の１つに対応することを特徴とするメモリ装置。
【請求項７】
請求項６に記載のメモリ装置において、前記再タイミング回路が、
同期化要求信号を発生し、前記第２出力信号の第３のもの（ＤＵＭＢＦＬＡＧ＜０：２＞）と前記第２クロック信号とに結合され、前記同期化要求信号を前記第２出力信号の第３のもの（ＤＵＭＢＦＬＡＧ＜０：２＞）に基づいて出力するリセット回路と、
前記同期化要求信号に応じて少なくともＮ個の選択信号を発生する選択回路と、
前記選択信号と前記第１および第２出力信号とを受け、前記選択信号に応じて前記再タイミングされた第１出力信号を発生するデータ発生器とを具えることを特徴とするメモリ装置。
【請求項８】
請求項７に記載のメモリ装置において、前記データ発生器が、前記第２出力信号の再タイミングされた第１のものと、前記第２出力信号の再タイミングされた第２のものとを発生し、出力することを特徴とするメモリ装置。
【請求項９】
請求項１に記載のメモリ装置において、Ｎを３としたことを特徴とするメモリ装置。
【請求項１０】
請求項１に記載のメモリ装置において、前記第１クロック信号を、遅延素子を経て受け、前記第２クロック信号を、前記第１クロック信号に基づいて発生することを特徴とするメモリ装置。
【請求項１１】
請求項１に記載のメモリ装置において、前記ラッチされた第１入力信号のすべてが、前記再タイミング回路が前記第１回路および再タイミング回路のタイミングに影響を及ぼす電圧変動にもかかわらず前記再タイミングされた第１出力信号を出力できるようになるのに十分なほど長い期間有効なままであることを特徴とするメモリ装置。
【請求項１２】
請求項１に記載のメモリ装置において、前記ラッチされた第１入力信号のすべてが、前記再タイミング回路が前記第１回路および再タイミング回路のタイミングに影響を及ぼす温度変動にもかかわらず前記再タイミングされた第１出力信号を出力できるようになるのに十分なほど長い期間有効なままであることを特徴とするメモリ装置。
【請求項１３】
複数の入力データ信号を第１クロック信号に応じて取得し、ラッチし、複数の取得されたデータ信号を出力するデータ取得回路であって、前記第１クロック信号を受ける第１入力部と個々の入力データ信号を受ける第２入力部とを各々が有し、個々の入力データ信号をラッチし、前記ラッチされた入力データ信号がＮ≧３として前記第１クロック信号のＮサイクルに対応するデータエンベロープを有するように制御可能な、複数の第１ラッチ回路を具える、前記データ取得回路と、
前記入力データ信号に関する所望のエンベロープをシミュレートする複数の同期化信号を前記第１クロック信号に応じて発生する第１回路と、
第２クロック信号に応答し、前記複数の同期化信号を受け、前記取得データ信号を、前記同期化信号に基づいて前記第２クロック信号と整列するように再タイミングする第２回路とを具えることを特徴とするメモリ装置。
【請求項１４】
請求項１３に記載のメモリ装置において、前記第２回路が、第１および第２クロックエッジ選択信号によって、前記複数の同期化信号のいくつかが前記第１クロック信号の第１遷移と整列し、前記複数の同期化信号の残りのものが前記第１クロック信号の第２遷移と整列するように制御可能であることを特徴とするメモリ装置。
【請求項１５】
請求項１３に記載のメモリ装置において、Ｎを３としたことを特徴とするメモリ装置。
【請求項１６】
請求項１３に記載のメモリ装置において、前記第２回路が、
同期化要求信号を発生し、前記同期化信号および第２クロック信号に結合され、前記同期化要求信号を前記第２クロック信号に関する前記同期化信号のタイミングに基づいて出力するリセット回路と、
前記同期化要求信号に応じて少なくともＮ個の選択信号を発生する選択回路と、
前記選択信号と前記取得されたデータ信号とを受け、前記取得されたデータ信号を前記選択信号に応じて前記第２クロック信号と整列するように再タイミングするデータ発生器とを具えることを特徴とするメモリ装置。
【請求項１７】
プロセッサと、
前記プロセッサに結合されたメモリ装置と、を具え、前記メモリ装置が、
第１クロック信号を受ける第１入力部と個々の第１入力信号を受ける第２入力部とを各々が有し、個々の第１入力信号を、Ｎ≧３として該第１入力信号が前記第１クロック信号のＮサイクルに対応するデータエンベロープを有するようにラッチするように各々が制御可能であり、前記ラッチされた第１入力信号に対応する少なくともＮ個の第１出力信号を各々が有する、複数の第１回路と、
前記第１入力信号に関する所望のエンベロープをシミュレートする複数の同期化信号を、前記第１クロック信号に応じて発生する第２回路と、
前記複数の第１回路に結合され、第２クロック信号を受ける第３入力部を有し、前記第１出力信号を前記第１回路から受け、前記複数の同期化信号を前記第２回路から受け、再タイミングされた第１出力信号を、前記同期化信号に基づいて前記第２クロック信号の遷移にしたがって出力する、再タイミング回路と、を具えることを特徴とするプロセッサシステム。
【請求項１８】
請求項１７に記載のシステムにおいて、各々の第１回路が、２つの第１出力信号を有し、前記第１出力信号の第１のものが、前記第１クロック信号の第１エッジに関係する前記ラッチされた第１入力信号に対応し、前記第１出力信号の第２のものが、前記第１クロック信号の第２エッジに関係する前記ラッチされた第１入力信号に対応することを特徴とするシステム。
【請求項１９】
請求項１８に記載のシステムにおいて、前記再タイミング回路が、前記２つの第１出力信号を前記第１回路の各々から受け、前記前記２つの第１出力信号を結合して前記再タイミングされた第１出力信号にすることを特徴とするシステム。
【請求項２０】
請求項１７に記載のシステムにおいて、
前記第２回路が、前記第１クロック信号を受ける第４入力部と、第２入力信号を受ける第５入力部とを有し、前記第２入力信号を、Ｎ≧３として該第２入力信号が前記第１クロック信号のＮサイクルに対応するデータエンベロープを有するようにラッチするように制御可能であり、前記ラッチされた第２入力信号に対応する少なくともＮ個の第２出力信号を有し、
前記再タイミング回路が、前記少なくともＮ個の第２出力信号を前記第２回路から受け、前記少なくともＮ個の第２出力信号を使用し、前記第１出力信号を再タイミングすることを特徴とするシステム。
【請求項２１】
請求項２０に記載のシステムにおいて、前記第２回路が、２つの第２出力信号を有し、前記第２出力信号の第１のものが、前記第１クロック信号の第１エッジに関係する前記ラッチされた第２入力信号に対応し、前記第２出力信号の第２のものが、前記第１クロック信号の第２エッジに関係する前記ラッチされた第２入力信号に対応することを特徴とするシステム。
【請求項２２】
請求項２０に記載のシステムにおいて、前記第２回路が、３つの第２出力信号を有し、前記第２出力信号の第１のもの（ＦＬＡＧＲ＜０：２＞）が、前記第１クロック信号の第１エッジに関係する前記ラッチされた第２入力信号に対応し、前記第２出力信号の第２のもの（ＦＬＡＧＦ＜０：２＞）が、前記第１クロック信号の第２エッジに関係する前記ラッチされた第２入力信号に対応し、前記第２出力信号の第３のもの（ＤＵＭＢＦＬＡＧ＜０：２＞）が、前記第１クロック信号に関係する同期化信号に対応することを特徴とするシステム。
【請求項２３】
請求項２２に記載のシステムにおいて、前記再タイミング回路が、
同期化要求信号を発生し、前記第２出力信号の第３のもの（ＤＵＭＢＦＬＡＧ＜０：２＞）と前記第２クロック信号とに結合され、前記同期化要求信号を前記第２出力信号の第３のもの（ＤＵＭＢＦＬＡＧ＜０：２＞）に基づいて出力するリセット回路と、
前記同期化要求信号に応じて少なくともＮ個の選択信号を発生する選択回路と
前記選択信号と前記第１および第２出力信号とを受け、前記選択信号に応じて前記再タイミングされた第１出力信号を発生するデータ発生器とを具えることを特徴とするシステム。
【請求項２４】
請求項２３に記載のシステムにおいて、前記データ発生器が、前記第２出力信号の再タイミングされた第１のものと、前記第２出力信号の再タイミングされた第２のものとを発生し、出力することを特徴とするシステム。
【請求項２５】
請求項２０に記載のシステムにおいて、Ｎを３としたことを特徴とするシステム。
【請求項２６】
請求項１７に記載のシステムにおいて、前記第１クロック信号を、遅延素子を経て受け、前記第２クロック信号を、前記第１クロック信号に基づいて発生することを特徴とするシステム。
【請求項２７】
請求項１７に記載のシステムにおいて、前記ラッチされた第１入力信号のすべてが、前記再タイミング回路が前記第１回路および再タイミング回路のタイミングに影響を及ぼす電圧変動にもかかわらず前記再タイミングされた第１出力信号を出力できるようになるのに十分なほど長い期間有効なままであることを特徴とするシステム。
【請求項２８】
請求項１７に記載のシステムにおいて、前記ラッチされた第１入力信号のすべてが、前記再タイミング回路が前記第１回路および再タイミング回路のタイミングに影響を及ぼす温度変動にもかかわらず前記再タイミングされた第１出力信号を出力できるようになるのに十分なほど長い期間有効なままであることを特徴とするシステム。
【請求項２９】
プロセッサと、
前記プロセッサに結合されたメモリ装置とを具え、前記メモリ装置が、
複数の入力データ信号を第１クロック信号に応じて取得し、ラッチし、複数の取得されたデータ信号を出力するデータ取得回路であって、前記第１クロック信号を受ける第１入力部と個々の入力データ信号を受ける第２入力部とを各々が有し、個々の入力データ信号をラッチし、前記ラッチされた入力データ信号がＮ≧３として前記第１クロック信号のＮサイクルに対応するデータエンベロープを有するように制御可能な、複数の第１ラッチ回路を具える、前記データ取得回路と、
前記入力データ信号に関する所望のエンベロープをシミュレートする複数の同期化信号を前記第１クロック信号に応じて発生する第１回路と、
第２クロック信号に応答し、前記複数の同期化信号を受け、前記取得データ信号を、前記同期化信号に基づいて前記第２クロック信号と整列するように再タイミングする第２回路とを具えることを特徴とする、プロセッサシステム。
【請求項３０】
請求項２９に記載のシステムにおいて、前記第２回路が、第１および第２クロックエッジ選択信号によって、前記複数の同期化信号のいくつかが前記第１クロック信号の第１遷移と整列し、前記複数の同期化信号の残りのものが前記第１クロック信号の第２遷移と整列するように制御可能であることを特徴とするシステム。
【請求項３１】
請求項２９に記載のシステムにおいて、Ｎを３としたことを特徴とするシステム。
【請求項３２】
請求項２９に記載のシステムにおいて、前記第２回路が、
同期化要求信号を発生し、前記同期化信号および第２クロック信号に結合され、前記同期化要求信号を前記第２クロック信号に関する前記同期化信号のタイミングに基づいて出力するリセット回路と、
前記同期化要求信号に応じて少なくともＮ個の選択信号を発生する選択回路と、
前記選択信号と前記取得された入力データ信号とを受け、前記取得された入力データ信号を前記選択信号に応じて前記第２クロック信号と整列するように再タイミングするデータ発生器とを具えることを特徴とするシステム。
【請求項３３】
メモリ装置を動作する方法において、
第１クロック信号に応じて、複数の第１入力信号を、各々、複数の第１回路のそれぞれ１つを経て受けるステップと、
前記受けた第１入力信号の各々を前記複数の第１回路においてラッチし、各々のラッチされた入力信号が、前記第１クロック信号のクロックサイクルの３倍に対応するデータエンベロープを有するようにするステップと、
前記ラッチされた信号を前記複数の第１回路の各々から再タイミング回路に出力するステップと、
前記第１入力信号に関する所望のエンベロープをシミュレートする複数の同期化信号を、前記第１クロック信号に応じて第２回路で発生するステップと、
前記複数の同期化信号を前記第２回路から前記再タイミング回路に出力するステップと、
前記同期化信号に基づいて、第２クロック信号の遷移にしたがって再タイミングされた第１入力信号を出力するステップと、を含み、前記各々のラッチされた第１入力信号のデータエンベロープが、前記ラッチされた第１入力信号が再タイミングされた場合に有効であることを保証することを特徴とする方法。
【請求項３４】
請求項３３に記載の方法において、前記ラッチするステップが、
前記第１入力信号の第１部分を前記第１クロック信号の第１エッジでラッチするステップと、
前記第１入力信号の第２部分を前記第１クロック信号の第２エッジでラッチするステップと、を含むことを特徴とする方法。
【請求項３５】
請求項３４に記載の方法において、前記再タイミングするステップが、
前記ラッチされた第１および第２部分を受けるステップと、
前記第１および第２部分を前記第２クロック信号の遷移にしたがって結合するステップと、を含むことを特徴とする方法。
【請求項３６】
請求項３３に記載の方法において、
第２入力信号を受けるステップと、
前記第２入力信号をラッチし、前記第２入力信号が、Ｎ≧３として前記第１クロック信号のＮサイクルに対応するデータエンベロープを有するようにするステップとをさらに含み、前記再タイミングするステップが、前記ラッチされた第２入力信号を受け、これを使用して前記第１入力信号を再タイミングすることを特徴とする方法。
【請求項３７】
請求項３３に記載の方法において、
前記第１入力信号のタイミングをシミュレートする同期化信号を発生するステップと、
前記第１入力信号を取得する責任がある回路網を、前記再タイミングされた第１入力信号を出力する責任がある回路網と同期化するステップとをさらに含むことを特徴とする方法。
【請求項３８】
請求項３７に記載の方法において、前記同期化するステップが、
同期化要求信号を前記同期化信号に基づいて発生するステップと、
前記同期化要求信号に応じて少なくともＮ個の選択信号を発生するステップと、
前記選択信号に応じて前記再タイミングされた第１入力信号を発生するステップと、を含むことを特徴とする方法。
【請求項３９】
請求項３３に記載の方法において、Ｎを３としたことを特徴とする方法。
【請求項４０】
請求項３３に記載の方法において、前記ラッチされた第１入力信号のすべてが、前記再タイミングステップの回路が前記メモリ装置のタイミングに影響を及ぼす電圧変動にもかかわらず前記再タイミングされた第１出力信号を出力できるようになるのに十分なほど長い期間有効なままであることを特徴とする方法。
【請求項４１】
請求項３３に記載の方法において、前記ラッチされた第１入力信号のすべてが、前記再タイミングステップの回路が前記メモリ装置のタイミングに影響を及ぼす温度変動にもかかわらず前記再タイミングされた第１出力信号を出力できるようになるのに十分なほど長い期間有効なままであることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、ディジタル回路に関し、より特には、データを２つの独立したクロック領域間で予め決められたタイミング関係で伝送するメモリ装置において用いられるディジタル回路に関する。
【０００２】
【関連技術の考察】
メモリ装置は、より高速でより高いメモリ密度の方向において常に発展している。この目的のため、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置は、単純なＤＲＡＭ装置からＥＤＯへ、ＳＲＡＭへ、ＤＤＲ  ＳＲＡＭへ、ＳＬＤＲＡＭへ発展し、これらのより後の方のものほど、現在の多くの産業の興味の主題である。ＳＬＤＲＡＭは、高い持続可能なバンド幅と、低レイテンシと、低出力と、ユーザアップグレード可能性と、大階層メモリ用途とを有する。多数の独立バンクと、高速読み出し／書き込みバスターンアラウンドと、小さい完全にパイプライン化されたバーストに関する能力も与える。
【０００３】
ＳＬＤＲＡＭの１つの特徴は、クロックサイクルの立上がりおよび立下りエッジの双方を使用し、データをメモリセルに対して読み書きし、メモリコントローラからコマンドおよびＦＬＡＧデータを受けるダブルデータレート装置であることである。
【０００４】
ＳＬＤＲＡＭ装置の概要を、ギリングハムによる「ＳＬＤＲＡＭアーキテクチャ的および機能的概要」、１９９７ＳＬＤＲＡＭコンソーシアム（１９９７年８月２９日）において見ることができ、この文献の内容は参照によってここに含まれる。
【０００５】
ＳＬＤＲＡＭと他の現代のメモリ装置の要求される高速動作のため、システムタイミングは、これらのような装置の動作のきわめて重要な特徴である。ＳＬＤＲＡＭは、しばしば、外部システムクロック信号ＣＣＬＫを使用してコマンドを取得し、内部で発生されたマスタクロック信号ＭＣＬＫを使用してデータ伝送のような他の動作を行う。存在するＳＬＤＲＡＭ回路は、遅延回路と、タップされたディジタル遅延ロックループ（ＤＬＬ）とを使用し、必要な出力データクロックと、マスタクロック信号ＭＣＬＫとを発生する。代表的に、前記内部マスタクロックを、前記ＤＬＬによって、前記外部ＣＣＬＫから、メモリ装置出力経路のモデルを使用して、前記装置の出力パッドによって見られるようなタイミングが、温度および電圧変動にもかかわらず安定するように発生する。
【０００６】
出力タイミングが安定しつづける間、内部タイミングは、前記出力モデルの関数として変化する。前記マスタクロックのタイミングは、遅い動作／プロセスコーナから速い動作／プロセスコーナまで１．３ナノ秒ほど変化する（すなわち、増加した遅延を受ける）。前記メモリ装置の取得回路網は、代表的に、遅延およびラッチ回路網を含み、外部取得クロックＣＣＬＫを入力データのデータアイの中心に合わせる。前記遅延およびラッチ回路網は、しかしながら、温度および電圧変動によっても前記ＤＬＬからのマスタクロック信号の方向と反対の方向において変化する。全体的なクロック遅延変動は、遅い動作／プロセスコーナから速い動作／プロセスコーナまで１ナノ秒である（すなわち遅延が減る）。しかしながら正味の影響は、前記取得クロックタイミングおよびマスタクロックタイミングがコーナからコーナまで２．３ナノ秒だけ変化する。この変化は、ほぼ８００Ｍｂ／秒（すなわち４００ＭＨｚ）における完全なクロックサイクルであるため、取得クロックからマスタクロックまでのクロック領域を越えることをきわめて困難にする。
【０００７】
前記メモリ装置の取得ラッチ回路網を、完全なクロックサイクル（すなわち、クロックの１つの立上がりエッジと１つの立下りエッジ）の間、データビットの有効性を保持するように設計する。ダブルデータレート装置に関して、立上がりエッジデータに関するラッチと、立下りエッジデータに関するエッジとが存在する。各々のラッチを、その個々のラッチされたデータを１つのクロックサイクルの間保持するように設計する。前記データが有効である期間を、しばしば、データアイまたはデータエンベロープと呼ぶ。４００ＭＨｚシステムに関して、例えば、完全なクロックサイクル（すなわち２チック）は、ほぼ２．５ナノ秒である。
【０００８】
取得されたデータを、マスタクロック信号ＭＣＬＫのエッジ（立上がりエッジデータに関しては立上がりエッジ、立下りエッジデータに関しては立下りエッジ）にしたがってマスタクロック領域内に伝送する。前記取得されたデータエンベロープ内のマスタクロック信号ＭＣＬＫエッジの配置を、マスタクロック信号ＭＣＬＫを供給するＤＬＬタップを選択することによって最適化する。不運にも、動作コーナは、遅いコーナから速いコーナまでスウィープするため、所定のデータビットを示すマスタクロック信号ＭＣＬＫエッジは前記データエンベロープの外側に動き、より以前のマスタクロック信号ＭＣＬＫエッジは前記エンベロープの内側に動く。
【０００９】
マスタクロック信号ＭＣＬＫエッジがクロック領域境界において変化することは、本質的にコマンドが前記装置に（前記マスタクロックとの関係において）２チック早く入るため、前記装置のレイテンシを変化させる。マスタクロック信号ＭＣＬＫと取得クロック信号ＣＣＬＫとの間の関係は、代表的に、未知であり、一定しない。マスタクロック信号ＭＣＬＫと取得クロック信号ＣＣＬＫとの間の未知で／一定しない関係の原因は、前記装置の温度および電圧変動を含む。加えて、マスタクロック信号ＭＣＬＫおよび取得クロック信号ＣＣＬＫに関するクロックサイクルの周期を規定する前記装置の周波数は、マスタクロック信号ＭＣＬＫと取得クロック信号ＣＣＬＫとの間の位相変化の範囲に影響を与える。この位相関係の範囲は、前記装置の選択された動作周波数に関して決定される。
【００１０】
これらの変動を、各々の取得されたコマンドビットが、前記マスタクロック領域に伝送された場合にマスタクロック信号ＭＣＬＫエッジについて中心に合わせられるべきデータアイまたはデータエンベロープを有するようにする目的を有する他の回路網（すなわち、出力モデルおよびＤＬＬ）によって補償する。一般に、慣例的なメモリ装置のラッチ回路網は、１クロックサイクル（１クロックサイクルは２クロックチックであり、しばしば“２πラジアン”と呼ばれる範囲を有する）中にのみ情報を有効に保つ。しかしながら、前記マスタクロックＭＣＬＫと取得クロックＣＣＬＫとの間の可能性のある±２πラジアン変動と、前記信号間で不確実な他の±２πラジアンとによって、前記取得されたデータは、不適当なＭＣＬＫエッジにおいてマスタクロック領域にクロックされるかもしれない。
【００１１】
したがって、前記メモリ装置のタイミングに影響を与えるかもしれない温度および電圧変動にもかかわらず、動作範囲全体に渡って前記マスタクロックエッジを前記取得データエンベロープ内に保持する必要性と要求がある。前記マスタクロックと取得クロック信号との間の関係を確立し、この関係を保持し、前記メモリ装置のタイミングに影響を与えるかもしれない変動にもかかわらず、動作範囲全体に渡って前記マスタクロックエッジを前記取得データエンベロープ内に保持することも望ましい。
【００１２】
【発明の要約】
本発明は、メモリ装置のタイミングに影響を与えるかもしれない温度および電圧変動にもかかわらず、本装置の動作範囲全体に渡ってマスタクロックを取得データエンベロープ内に保持するメモリ装置を提供する。
【００１３】
上記および他の特徴および利点は、取得されたデータのデータエンベロープを予め決められた数のクロックサイクルに拡張する方法および装置によって与えられる。前記予め決められた数のクロックサイクルを、前記メモリ装置の動作範囲全体に渡って、内部で発生されたマスタクロックエッジが前記データエンベロープ内に依然としてあることを保証するのに十分なほど大きくする。このように、前記メモリ装置のタイミングに影響を及ぼすかもしれない温度および電圧変動にもかかわらず、取得されたデータは依然として変化し、前記マスタクロック領域に取得クロック領域から伝送することができる。
【００１４】
本発明の上記および他の利点および特徴は、添付した図面に関係して与えた本発明の以下の詳細な説明からより明瞭に理解されるであろう。
【００１５】
【好適実施形態の詳細な説明】
以下に説明する本発明は、マスタクロック信号と取得クロック信号との間の既知の関係を確立し、保持する。取得された立上がりエッジおよび立下りエッジデータの獲得データエンベロープは、２つの完全なクロックサイクルだけ増加し、前記獲得されたデータが３つの完全なクロックサイクル中有効のままになる（すなわち、３クロックサイクルまたは６クロックチックのデータエンベロープを有するようになる）。拡張された有効データ動作範囲、ここでは２πラジアンに対して６πラジアンは、マスタクロック信号ＭＣＬＫのエッジが動作範囲全体に渡って前記データエンベロープ内にとどまることを保証するのに十分なほど大きい。このように、前記メモリ装置のタイミングに影響をおよぼすかもしれない温度および電圧変動にもかかわらず、取得されたデータは有効なままであり、前記マスタクロック領域から前記取得クロック領域に正確に伝送することができる。
【００１６】
本発明を使用することができるＳＬＤＲＡＭシステムを図１に示す。このシステムは、メモリコントローラ１３によってアクセスされ制御される複数のＳＬＤＲＡＭモジュール１１ａ，．．．，１１ｎを含む。メモリコントローラ１３は、ＳＬＤＲＡＭモジュール１１ａ，．．．，１１ｎの各々に対するコマンドリンクを与え、前記コマンドリンクは、反転および非反転クロック信号経路におけるクロック信号ＣＣＬＫと、ＦＬＡＧデータ経路における１ビットＦＬＡＧ信号と、１０ビットコマンドバスデータ経路ＣＡ０−ＣＡ９とを含む。加えて、ＳＬＤＲＡＭ入力／出力可能化信号ＳＯ、ＳＩを、メモリコントローラ１３からデイジーチェーン方式においてＳＬＤＲＡＭモジュール１１ａ，．．．，１１ｎに供給する。加えて、双方向データバスＤＱ０−ＤＱ１７を、双方向データクロックＤＣＬＫ０およびＤＣＬＫ１と共に、メモリコントローラ１３と、ＳＬＤＲＡＭモジュール１１ａ，．．．，１１ｎの各々との間に設ける。第１データクロックＤＣＬＫ０を使用し、入力／出力データを前記ＳＬＤＲＡＭモジュールの内外にストローブし、この第２データクロックＤＣＬＫ１信号経路に関する処理も断続的に使用する。
【００１７】
本発明を理解するために、マスタクロック信号ＭＣＬＫを慣例的にメモリ装置において得る方法を、図２に関して説明する。図２は、メモリ装置の動作において使用される種々のクロック信号を得る回路を示す。代表的にデータをメモリ装置中にラッチするのに使用される外部クロック信号ＣＣＬＫおよびＣＣＬＫ＊を、端子３１および３３において受け、バッファ３５を経て、調節可能遅延回路３７に供給し、この調節可能遅延回路３７の出力は、遅延されたＣＣＬＫおよびＣＣＬＫ＊信号をタップ遅延ライン４１に供給する。
【００１８】
タップ遅延ライン４１は、遅延クロック信号０，．．．，１５を、クロック信号０，．．．，１５の選択されたものをバッファ４５の選択するものに供給することができるマルチプレクサ４３に供給する複数のタップを有する。次にバッファ４５は、個々の遅延されたクロック信号ＣＣＬＫおよびＣＣＬＫ＊を、前記メモリ装置の読み出し／書き込みデータに関するデータ経路Ｄ０，．．．，Ｄ１７の個々の出力ラッチ５１に供給する。次に出力ラッチ５１は、読み出しデータをメモリアレイから個々の出力バッファ５３と出力端子５５および５７に供給する。
【００１９】
タップ遅延ライン４１からの前記遅延信号の１つを、例えばタップ遅延ライン４１の最終段において供給されたら、マルチプレクサ４３に、前記信号が前記マルチプレクサを、選択されたバッファ４５に切り替わることなく通過するように供給する。マルチプレクサ４３およびバッファ４５を通過するこの信号は、メモリ装置内の種々の動作の時を定めるのに使用されるマスタクロック信号ＭＣＬＫである。
【００２０】
例えばタップ遅延ライン４１の開始（タップ０）における他のクロック出力信号も、入力／出力モデル回路４７に対する入力としてマルチプレクサ４３およびバッファ４５を直接に通過するクロック信号として供給する。入力／出力モデル回路４７は、前記メモリ装置の設計された動作パラメータにしたがって、前記装置の動作電圧および/または温度における変化に応じて、調整可能遅延回路３７を通じて信号ＣＣＬＫおよびＣＣＬＫ＊に対する特定の遅延を与えるように設計された回路である。この目的のため、入力／出力モデル回路４７に供給され、その後、前記電圧および温度のパラメータに基づいて調節されたタップ０におけるクロック信号を、位相検出器４９への入力として供給し、位相検出器４９は、他の入力において、ＢＣＬＫ（バッファードクロック）ともラベル付けされたクロック信号ＣＣＬＫを受ける。位相検出器４９の出力を使用し、前記メモリ装置によって受ける電圧および温度変動にしたがって遅延回路３７を調節し、供給されたクロック信号ＣＣＬＫのタイミングを調節する。
【００２１】
図２は、１クロックサイクルのような一定の長さの間保持するようにタップ遅延ライン４１の長さを調節するのに使用される位相検出器３９も示す。位相検出器３９は、タップ遅延ライン４１の出力を入力と比較し、これらに対する必要な調節を行い、遅延長が安定したままであることを保証することによって動作する。
【００２２】
図２から明らかなように、調節可能遅延回路３７は、タップ遅延ライン４１への入力信号におけるタイミング調節を引き起こし、次にタップ遅延ライン４１は、同様なタイミング調整をマスタクロック信号ＭＣＬＫにおいて引き起こす。
【００２３】
図３は、本発明の好適実施形態による、データを取得し、取得データエンベロープを拡張するメモリ装置回路の典型的な部分を示す。この回路は、取得クロック信号ＣＣＬＫと、コマンドビットＣＡ＜０：９＞と、フラグ信号ＦＬＡＧと、リセット信号ＲＥＳＥＴとを入力として受ける。当該技術分野において既知のように、フラグ信号ＦＬＡＧを受け、コマンドパケットの開始を示す。これも当該技術分野において既知のように、コマンドパケットは、各々がコマンドビットＣＡ＜０：９＞から成る４つのコマンドパケットワードから成り、すなわちＣＡ０，．．．，ＣＡ９データ経路の各々は、前記メモリ装置へのコマンド伝送に関する４ビットデータバーストを受ける。
【００２４】
取得クロック信号ＣＣＬＫは、クロック遅延回路１０２への入力である。クロック遅延回路１０２は、遅延されたクロック信号ＣＬＫＤを出力する。コマンドビットＣＡ＜０：９＞は、個々のコマンド遅延回路１０４ａ，．．．，１０４Ｊ（ここでは“コマンド遅延回路１０４”と集合的に呼ぶ）への入力である。明瞭にする目的のため２つしか示していないが、コマンドデータ経路ＣＡ０，．．．，ＣＡ９に関して１０のコマンド遅延回路１０４が存在することに注意すべきである。前記コマンド遅延回路の出力は、遅延されたコマンド信号ＣＡＤＥＬ＜０：９＞である。フラグ信号ＦＬＡＧは、フラグ遅延回路１０６への入力である。フラグ遅延回路１０６は、遅延されたフラグ信号ＦＤＥＬを出力する。
【００２５】
遅延回路１０２、１０４、１０６に関して、リング遅延回路とするのが望ましい。好例のリング遅延回路およびこれらの動作が、１９９８年１１月３０日に出願され、“ビットトゥビットタイミング補正を使用する高速データ取得方法および装置と、これを使用するメモリ装置”という表題が付けられた米国特許出願第０９／２０１５１９号に記載されており、この文献はその全体における参照によってここに含まれる。
【００２６】
簡単に、リング遅延回路、したがって遅延回路１０２、１０４、１０６の動作の説明は以下の通りである。前記リング遅延回路は、（データがリングへ入力する場所、すなわち“挿入点”に応じて）調節可能遅延を有する出力を有するリングとして接続された複数の遅延回路から成る。初期化およびリセットにおいて、前記リング遅延回路の初期挿入点を選択し、キャリブレーションパターンを、データ経路を下って送る。前記リング遅延回路の出力を標本化し、前記キャリブレーションパターンが正しく取得され、そのタイミングを決定したかどうかを決定する。可能な挿入点（すなわち、遅延値）のすべてを標本化および試験し、前記リング遅延回路に関する許容しうる遅延、すなわち、前記キャリブレーションパターンの正しい取得を生じる遅延のウィンドウを得る。すべての許容しうる遅延が決定されたら、メモリ装置制御回路は、前記リング遅延回路に関する最適な遅延値を決定し、前記リング遅延回路をこの値に設定する。前記最適な遅延は、代表的に、遅延されたクロック信号ＣＬＫＤを中心としたデータエンベロープに対応する。
【００２７】
選択信号発生器１１４は、遅延されたクロック信号ＣＬＫＤおよびリセット信号ＲＥＳＥＴを受ける。選択信号発生器１１４は、３つの立上がり選択信号ＲＳＥＬ＜０：２＞と３つの立下り選択信号ＦＳＥＬ＜０：２＞とを出力する。図４を参照し、選択信号発生器１１４は、ＲＳＥＬ＜０＞が、時間ｔ０において、遅延されたクロック信号ＣＬＫＤの第１立上がりエッジに対応し、これが中心になるように、ＣＬＫＤの立下りエッジ    第１立上がり選択信号ＲＳＥＬ＜０＞を発生することがわかる。同様に、選択信号発生器１１４は、時間ｔ２およびｔ４が中心の、遅延されたクロック信号ＣＬＫＤの第２および第３立上がりエッジに対応する第２および第３立上がり選択信号ＲＳＥＬ＜１：２＞を発生する。さらに、選択信号発生器１１４は、時間ｔ１、ｔ３およびｔ５が中心の、遅延されたクロック信号ＣＬＫＤの第１、第２および第３立下りエッジに各々対応する３つの立下り選択信号ＦＳＥＬ＜０＞を発生する。以下の説明から明らかになるように、立上がりおよび立下り選択信号ＲＳＥＬ＜０：２＞、ＦＳＥＬ＜０：２＞は、遅延されたクロック信号ＣＬＫＤが前記入力におけるデータを対応するレジスタにラッチできるように、コマンドラッチ回路網のレジスタの１つを有効にする。
【００２８】
再び図３を参照し、前記回路は、１０個のコマンドラッチ回路１１０ａ，．．．，１１０Ｊ（ここでは“コマンドラッチ回路１１０”と集合的に呼ぶ）を含む。１０個のコマンドラッチ回路１１０があるが、明瞭にするために２個のみを示すことに注意すべきである。コマンドラッチ回路１１０は、各々、遅延されたコマンド信号ＣＡＤＥＬ＜０：９＞と、遅延されたクロック信号ＣＬＫＤと、立上がりおよび立下り選択信号ＲＥＳＥＬ＜０：２＞、ＦＳＥＬ＜０：２＞を受ける。
【００２９】
コマンドラッチ回路１１０は、３つのラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０：２＞，．．．，ＣＡ９Ｒ＜０：２＞と、３つのラッチ立下りエッジコマンド出力ＣＡ０Ｆ＜０：２＞，．．．，ＣＡ９Ｆ＜０：２＞とを含む。代表的に、２つのラッチ立上がりエッジコマンド信号および２つのラッチ立下りエッジコマンド信号のみを、各々のコマンドラッチ回路１１０からの出力とする（すなわち、４つのコマンドパケットワードがあるため、ラッチ回路１１０への２つの立上がりエッジコマンドビットおよび２つの立下りエッジコマンドビットの入力がある）。図９の参照と共に以下により詳細に示すように、各々のコマンドラッチ回路１１０は、６個のラッチおよび６つの可能な出力を含む。したがって、コマンドラッチ回路１１０は、特定の状況において、３つのラッチ立上がりエッジコマンド信号と３つの立下りエッジコマンド信号とを有してもよい。
【００３０】
前記回路は、１つのフラグラッチ回路１１２も含む。フラグラッチ回路１１２は、遅延されたフラグ信号ＦＤＥＬと、遅延されたクロック信号ＣＬＫＤと、立上がりおよび立下り選択信号ＲＳＥＬ＜０：２＞、ＦＳＥＬ＜０：２＞とを受ける。フラグラッチ回路１１２は、３つのラッチ立上がりエッジフラグ出力ＦＬＡＧＲ＜０：２＞と、３つのラッチ立下りエッジフラグ出力ＦＬＡＧＦ＜０：２＞と、３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞とを含む。図８を参照し、３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞をフラグラッチ回路１１２によってラッチし、これらが３つの完全なクロックサイクル（すなわち、６クロックチック）におよぶデータエンベロープを有するようにする。したがって、３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞は、（適切なタイミングがまだ決定されていないが）前記取得されたデータに関する所望のデータエンベロープをシミュレートする。３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞は、１つの完全なクロックサイクルによって互いにずれる。
【００３１】
以下に考察するように、ラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞を使用し、取得クロックラッチ回路網をマスタクロックラッチ回路網に同期させる。ラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０：２＞，．．．，ＣＡ９Ｒ＜０：２＞とラッチ立下りエッジコマンド出力ＣＡ０Ｆ＜０：２＞，．．．，ＣＡ９Ｆ＜０：２＞をデータ発生器回路網によって使用し、前記取得データエンベロープを３クロックサイクル（すなわち、６クロックチック）に増加し、内部で発生されたマスタクロックエッジが全体の動作範囲に渡って前記データエンベロープ内であることを保証することによって、取得された情報を前記マスタクロック領域に伝送する。
【００３２】
図５は、本発明の好適実施形態によって構成された同期化および再タイミング回路網の典型的な部分を示す回路図である。前記回路網は、（図３に示す）遅延された取得クロック信号ＣＬＫＤによってクロックされた取得回路網を、マスタクロック信号ＭＣＬＫによってクロックされた回路網に同期化するリセット回路１２０および選択回路１３０を含む。データ発生器１４０は、前記拡張されたデータエンベロープを有する取得されたコマンド、すなわち、ラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０：２＞，．．．，ＣＡ９Ｒ＜０：２＞とラッチ立下りエッジコマンド出力ＣＡ０Ｆ＜０：２＞，．．．，ＣＡ９Ｆ＜０：２＞とを、前記マスタクロック領域に伝送する。
【００３３】
リセット回路１２０は、マスタクロック信号ＭＣＬＫおよびラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞を入力として受ける。パワーアップにおいて、取得クロック信号ＣＬＫＤおよびマスタクロック信号ＭＣＬＫが発生されており、なにかコマンドビットを受ける前である場合、フラグラッチ回路１１２（図３）は、所望の取得データエンベロープ（すなわち、３つの完全なクロックサイクル）をシミュレートする３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞を発生する。後に説明するように、フラグラッチ回路１１２（図３）は、フラグ信号ＦＬＡＧを入力する必要なく３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞を発生する、すなわち、所望のエンベロープを発生することができ、適切なタイミングを所定のコマンドまたはデータの受け取り前に確立することができる回路網を含む。
【００３４】
パワーアップ後、リセット回路１２０は、３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞を監視し、リセット要求信号ＲＥＱＵＥＳＴを選択回路１３０に発する。再び図８を参照し、リセット要求信号ＲＥＱＵＥＳＴを、リセット回路１２０によって、マスタクロック信号ＭＣＬＫのエッジが同時に３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞すべてのデータエンベロープ内にある場合、発生する。
【００３５】
リセット要求信号ＲＥＱＵＥＳＴは、選択回路１３０への出力である。選択回路１３０は、各々、マスタクロック信号ＭＣＬＫによってクロックされる３つの立上がりエッジ選択信号ＳＥＬＥＣＴＲ＜０：２＞および３つの立下りエッジ選択信号ＳＥＬＥＣＴＦ＜０：２＞を発生する２つのカウンタ１３２、１３４を含む。選択回路１３０は、承認信号ＡＣＫＮＯＷＬＥＤＧＥをリセット回路１２０に送るディセーブル回路も含む。リセット回路１２０は、承認信号ＡＣＫＮＯＷＬＥＤＧＥを使用し、その後のリセット要求信号ＲＥＱＵＥＳＴの発生を防ぐ（すなわち、リセット回路１２０をディセーブルする）。マスタクロック信号ＭＣＬＫと取得データエンベロープとの間のタイミングが確立しているため、リセット回路１２０をこの点においてディセーブルする。３つの立上がりエッジ選択信号ＳＥＬＥＣＴＲ＜０：２＞および３つの立下りエッジ選択信号ＳＥＬＥＣＴＦ＜０：２＞をデータ発生器１４０への出力とし、取得されたコマンドデータ（すなわち、ラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０：２＞，．．．，ＣＡ９Ｒ＜０：２＞およびラッチ立下りエッジコマンド出力ＣＡ０Ｆ＜０：２＞，．．．，ＣＡ９Ｆ＜０：２＞）を前記マスタクロック領域に伝送できるようにする。
【００３６】
このように、マスタクロック信号ＭＣＬＫを、遅延された取得クロック信号ＣＬＫＤによってクロックされた取得データエンベロープと同期化する。同期化し、リセット回路１２０をディセーブルした後、コマンドおよび他の情報を取得クロック信号ＣＬＫＤによって取得する場合、前記情報は３つの完全なクロックサイクル中有効なままであり、これは、前記マスタクロック領域に伝送できることを保証する。
【００３７】
図６は、好例のデータ発生器回路１４０を示す回路図である。データ発生器１４０は、ラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０：２＞，．．．，ＣＡ９Ｒ＜０：２＞と、ラッチ立下りコマンド出力ＣＡ０Ｆ＜０：２＞，．．．，ＣＡ９Ｆ＜０：２＞と、立上がりエッジ選択信号ＳＥＬＥＣＴＲ＜０：２＞と、立下りエッジ選択信号ＳＥＬＥＣＴＦ＜０：２＞と、ラッチ立上がりエッジフラグ出力ＦＬＡＧＲ＜０：２＞と、ラッチ立下りエッジフラグ出力ＦＬＡＧＦ＜０：２＞とを受ける。第１ラッチ立上がりおよび立下りエッジコマンド出力ＣＡ０Ｒ＜０：２＞、ＣＡ０Ｆ＜０：２＞のみを、明瞭にする目的のために示すことに注意すべきである。さらに、第１ラッチ立上がりおよび立下りエッジコマンド出力ＣＡ０Ｒ＜０：２＞、ＣＡ０Ｆ＜０：２＞に接続された回路網（例えば、マルチプレクサ１４２、１４４およびレジスタ１５０、１５２、１５４、１５６）をすべてのコマンド出力に関して繰り返すが、これらを、明瞭にする目的のため示していないことに注意すべきである。
【００３８】
ラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０：２＞および立上がりエッジ選択信号ＳＥＬＥＣＴＲ＜０：２＞は、第１コマンドビットマルチプレクサ１４２への入力である。ラッチ立下りエッジコマンド出力ＣＡ０Ｆ＜０：２＞および立下りエッジ選択信号ＳＥＬＥＣＴＦ＜０：２＞は、第２コマンドビットマルチプレクサ１４４への入力である。各々のコマンドビットマルチプレクサ１４２、１４４を３対１マルチプレクサとし、その個々の選択信号ＳＥＬＥＣＴＲ＜０：２＞、ＳＥＬＥＣＴＦ＜０：２＞によって制御し、その個々のラッチコマンド出力ＣＡ０Ｒ＜０：２＞、ＣＡ０Ｆ＜０：２＞に含まれる２つのラッチコマンドビットを（同じコマンドパケットから）出力する。第１コマンドビットマルチプレクサ１４２の出力を、第１および第３レジスタに送る。第１コマンドビットマルチプレクサ１４４の出力を、第２および第４レジスタ１５２、１５６に送る。
【００３９】
第１レジスタ１５０を、第１マスタクロックフラグ信号Ｆ＜０＞によってクロックし、この第１レジスタ１５０は、第１コマンドビット出力ＹＣＡ０＜０＞を出力する。第１コマンドビット出力ＹＣＡ０＜０＞は、この時点で前記マスタクロック領域に伝送されているコマンドパケットの第１パケットワードからの第１取得コマンドビットＣＡ＜０＞を表す。同様に、第２レジスタ１５２を第２マスタクロックフラグ信号Ｆ＜１＞によってクロックし、この第２レジスタ１５２は、第２コマンドビット出力ＹＣＡ１＜０＞を出力する。第２コマンドビット出力ＹＣＡ１＜０＞は、この時点で前記マスタクロック領域に伝送されているコマンドパケットの第２パケットワードからの第１取得コマンドビットＣＡ＜０＞を表す。第３レジスタ１５４を、第３マスタクロックフラグ信号Ｆ＜２＞によってクロックし、この第３レジスタ１５４は、第３コマンドビット出力ＹＣＡ２＜０＞を出力する。第３コマンドビット出力ＹＣＡ２＜０＞は、この時点で前記マスタクロック領域に伝送されているコマンドパケットの第３パケットワードからの第１取得コマンドビットＣＡ＜０＞を表す。第４レジスタ１５６を第４マスタクロックフラグ信号Ｆ＜１＞によってクロックし、この第４レジスタ１５６は、第４コマンドビット出力ＹＣＡ３＜０＞を出力する。第４コマンドビット出力ＹＣＡ３＜０＞は、この時点で前記マスタクロック領域に伝送されているコマンドパケットの第４パケットワードからの第１取得コマンドビットＣＡ＜０＞を表す。
【００４０】
ここで、マスタクロックフラグ信号Ｆ＜０＞、Ｆ＜１＞、Ｆ＜２＞、Ｆ＜３＞の発生を説明する。ラッチ立上がりエッジフラグ出力ＦＬＡＧＲ＜０：２＞および立上がりエッジ選択信号ＳＥＬＥＣＴＲ＜０：２＞は、第１フラグマルチプレクサ１４６への入力である。ラッチ立下りエッジフラグ出力ＦＬＡＧＦ＜０：２＞および立下りエッジ選択信号ＳＥＬＥＣＴＦ＜０：２＞は、第２フラグマルチプレクサ１４８への入力である。各々のフラグマルチプレクサ１４６、１４８は、３対１マルチプレクサであり、これらのマルチプレクサを、その個々の選択信号ＳＥＬＥＣＴＲ＜０：２＞、ＳＥＬＥＣＴＦ＜０：２＞によって制御し、その個々のラッチフラグ出力ＦＬＡＧＲ＜０：２＞、ＦＬＡＧＦ＜０：２＞内に含まれる２つのラッチフラグ信号を出力する。２つのフラグマルチプレクサ１４６、１４８の出力は、ソーティング回路１５８への入力である。マスタクロック信号ＭＣＬＫの立上がりおよび立下りエッジによってクロックされるソーティング回路１５８は、第１マスタクロックフラグ信号Ｆ＜０＞を出力する。第１マスタクロックフラグ信号Ｆ＜０＞を第１二重エッジレジスタ１５９ａに供給し、この第１二重エッジレジスタ１５９ａは、第２マスタクロック信号Ｆ＜１＞を出力する。第２マスタクロック信号Ｆ＜１＞を第２二重エッジレジスタ１５９ｂに供給し、この第２二重エッジレジスタ１５９ｂは、第３マスタクロック信号Ｆ＜２＞を出力する。第３マスタクロック信号Ｆ＜２＞を第３二重エッジレジスタ１５９ｃに供給し、この第３二重エッジレジスタ１５９ｃは、第４マスタクロック信号Ｆ＜３＞を出力する。
【００４１】
マスタクロックフラグ信号Ｆ＜０＞、Ｆ＜１＞、Ｆ＜２＞、Ｆ＜３＞は、各々、単一コマンドビットに関する４つのラッチコマンド出力の到着を示す。すなわち、第１マスタクロックフラグ信号Ｆ＜０＞を使用し、第１取得パケットワードのコマンドビット０（すなわち、ＣＡ＜０＞）に関するラッチコマンド出力ＣＡ０Ｒ＜０：２＞の到着を示す。第２マスタクロックフラグ信号Ｆ＜１＞を使用し、第２取得パケットワードのコマンドビット０（すなわち、ＣＡ＜０＞）に関するラッチコマンド出力ＣＡ０Ｆ＜０：２＞の到着を示す。第３マスタクロックフラグ信号Ｆ＜２＞を使用し、第３取得パケットワードのコマンドビット０（すなわち、ＣＡ＜０＞）に関するラッチコマンド出力ＣＡ０Ｒ＜０：２＞の到着を示す。第４マスタクロックフラグ信号Ｆ＜３＞を使用し、第４取得パケットワードのコマンドビット０（すなわち、ＣＡ＜０＞）に関するラッチコマンド出力ＣＡ０Ｆ＜０：２＞の到着を示す。
【００４２】
上述したように、コマンドビット出力ＹＣＡ０＜０：３＞、ＹＣＡ１＜０：３＞，．．．，ＹＣＡ９＜０：３＞は、データ発生器１４０からの出力である。再び図５を参照し、指示Ｙ＜０：３５＞を使用し、コマンドビット出力ＹＣＡ０＜０：３＞，ＹＣＡ１＜０：３＞，ＹＣＡ２＜０：３＞，．．．，ＹＣＡ９＜０：３＞を表す。加えて、望むなら、データ発生器１４０は、第４マスタクロックフラグ信号Ｆ＜０：３＞を出力することもできる。これを、図５においてＦＹ＜０：３＞とラベル付けした出力として表す。
【００４３】
このように、図１〜３および５〜６を参照して上述した回路網は、前記取得データエンベロープを２つの完全なクロックサイクルだけ増加し、取得データが３つの完全なクロックサイクルの間有効のままである（すなわち、３クロックサイクルすなわち６クロックチックのデータエンベロープを有する）ようにする。２πラジアンに対してここでは６πラジアンである拡張された有効データ動作範囲は、マスタクロック信号ＭＣＬＫの特定のエッジが全動作範囲に渡って依然として前記データエンベロープ内にあることを保証するのに十分なほど大きい。こうして、取得データは有効なままであり、この取得データを、前記取得クロック領域から前記マスタクロック領域へ、前記メモリ装置のタイミングに影響をおよぼすかもしれない温度および電圧変動にかかわらず、正確に伝送することができる。
【００４４】
図７および８を参照し、マスタクロック信号ＭＣＬＫの中心を６πラジアンデータアイの真中の２πラジアンとする方法（すなわち、遅延された取得クロック信号ＣＬＫＤとマスタクロック信号ＭＣＬＫとの間の関係を確立し、保持する方法）をここで説明する。図７において、ラッチ立下りエッジコマンド出力ＣＡ０Ｆ＜０＞，．．．，ＣＡ９Ｆ＜０＞に関する６πラジアンデータエンベロープを、取得クロック信号ＣＬＫＤと、マスタクロック信号ＭＣＬＫと、第１立下りエッジ選択信号ＳＥＬＥＣＴＦ＜０＞と共に示す。図８は、ＣＬＫＤと、ＭＣＬＫと、ラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞と、リセット要求信号ＲＥＱＵＥＳＴと、承認信号ＡＣＫＮＯＷＬＥＤＧＥと、立上がりエッジ選択信号ＳＥＬＥＣＴＲ＜０：２＞と、立下りエッジ選択信号ＳＥＬＥＣＴＦ＜０：２＞との間の関係を示す。
【００４５】
（矢印Ａによって示すＭＣＬＫエッジにおいて）リセット要求信号ＲＥＱＵＥＳＴを受けた場合、立上がりエッジ選択信号ＳＥＬＥＣＴＲ＜０＞はハイになる。図５において、立下りエッジ選択信号ＳＥＬＥＣＴＦ＜２＞もハイになり、たち下がりエッジカウンタ１３４をリセットすることに注意すべきである。ハイの立上がりエッジ選択信号ＳＥＬＥＣＴＲ＜０＞によって、第１コマンドビットマルチプレクサ１４２（図６）はここで開になり、ラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０＞を受ける。
【００４６】
マスタクロック信号ＭＣＬＫの次の立上がりエッジ（矢印Ｂ）において、リセット要求信号ＲＥＱＵＥＳＴを承認信号ＡＣＫＮＯＷＬＥＤＧＥによってデアサートする。この時点において、立上がりエッジカウンタ１３２（図５）は開始していない。マスタクロック信号ＭＣＬＫの次の立下りエッジ（矢印Ｃ）において、立下りエッジカウンタ１３４（図５）はカウントを開始し、第３立下りエッジ選択信号ＳＥＬＥＣＴＦ＜２＞はロウになり、第１立下りエッジ選択信号ＳＥＬＥＣＴＦ＜０＞はハイになる。リセット要求信号ＲＥＱＵＥＳＴを、マスタクロック信号ＭＣＬＫのこの立下りエッジ（すなわち、矢印Ｃ）の前にデアサートすることが望ましいことに注意すべきである。
【００４７】
マスタクロック信号の次の立上がりエッジ（矢印Ｒ０）において、立上がりエッジカウンタ１３２（図５）はカウントを開始する。同時に、第１コマンドビットマルチプレクサ１４２は開になるため、同じＭＣＬＫエッジは、ラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０＞においてクロックする。同じ動作が、ＭＣＬＫ信号の立下りエッジ（図７）において、立下りエッジコマンド出力ＣＡ０Ｆ＜０＞，．．．，ＣＡ９Ｆ＜０＞に関して生じることに注意すべきである。これは、リセット回路１２０（図５）によるラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞の使用によって可能になる。ラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞を見ることによって、リセット回路１２０は、立上がり選択信号ＲＳＥＬ＜０＞がラッチ回路１１０、１１２において存在する場合を確証することができる。立上がり選択信号ＲＳＥＬ＜０＞は、ラッチ回路１１０内の適切な立上がりエッジレジスタを選択しており、この時点において、マスタクロック信号ＭＣＬＫにしたがって第１コマンドビットマルチプレクサ１４２を開いてラッチ回路１１０からのラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０＞を受けるべきである。本質的に、リセットにおいて、本発明は、第１コマンドビットマルチプレクサ１４２（データ発生器１４０における他のマルチプレクサ同様）への入力が、ラッチ回路１１０の出力のタイミングに関してちょうどいいときに開くことを保証したい。
【００４８】
マスタクロック信号の立上がりエッジＲ０が生じるとき、ＳＥＬＥＣＴＲ＜１＞はハイになり、同時に、立上がりエッジコマンド出力ＣＡ０Ｒ＜０＞をマスタクロック信号ＭＣＬＫによってコマンドビットマルチプレクサ１４２にクロックする。マスタクロック信号ＭＣＬＫおよび遅延された取得クロック信号ＣＬＫＤは同期する。Ｒ０とラベル付けされたクロックエッジは、マスタクロック信号ＭＣＬＫのエッジを６ラジアンデータアイの中央の２πラジアン内に置くエッジである。マスタクロック信号ＭＣＬＫと取得クロック信号ＣＬＫＤとの間の関係は、前記データアイが拡張され、前記メモリ装置の温度および電圧における変動を補償するため、保持される。ここに記載した６πラジアンエンベロープは、温度および電圧による±２πラジアンまでのクロック位相変化を考慮する。前記関係を、図７において、取得クロック信号ＣＬＫＤのＲ０とラベル付けされたエッジの、マスタクロック信号ＭＣＬＫのＲ０エッジへのマッピングによって示す。
【００４９】
図９は、本発明の好適実施形態によって構成された好例のコマンドラッチ回路１１０を示す回路図である。ラッチ回路１１０は、６個のレジスタ２００、２０２、２０４、２０６、２０８および２１０を含む。レジスタを図９に示したが、どのような形式のラッチ回路網、例えば、ラッチ、フリップフロップ等を、前記ラッチ回路網が、以下に記載したラッチ容量を提供する限り、使用することができることに注意すべきである。最初の３個のレジスタ２００、２０２、２０４を、遅延されたクロック信号ＣＬＫＤによってクロックする。第１レジスタ２００は、第１立上がり選択信号ＲＳＥＬ＜０＞を受け、第２レジスタ２０２は、第２立上がり選択信号ＲＳＥＬ＜１＞を受け、第３レジスタ２０４は、第３立上がり選択信号ＲＳＥＬ＜２＞を受ける。最後の３個のレジスタ２００、２０２、２０４を、遅延されたクロック信号の逆ＣＬＫＤによってクロックする。第４レジスタ２０６は、第１立下り選択信号ＦＳＥＬ＜０＞を受け、第５レジスタ２０８は、第２立下り選択信号ＦＳＥＬ＜１＞を受け、第６レジスタ２１０は、第３立下り選択信号ＦＳＥＬ＜２＞を受ける。
【００５０】
前記レジスタのすべては、遅延されたコマンド信号ＣＡＤＥＬ＜０＞を第２入力として受ける。１０個のラッチ回路１１０があるため、各々のラッチ回路１１０は、異なった遅延されたコマンド信号を入力するが、この考察の目的に関しては、回路１１０は第１の遅延されたコマンド信号ＣＡＤＥＬ＜０＞を入力することを仮定することに注意すべきである。立上がりおよび立下り選択信号ＲＳＥＬ＜０：２＞、ＦＳＥＬ＜０：２＞の発生に応じて、レジスタ２００、２０２、２０４、２０６、２０８および２１０は、３つのラッチ立上がりエッジコマンド出力ＣＡ０Ｒ＜０：２＞および３つのラッチ立下りエッジコマンド出力ＣＡ０Ｆ＜０：２＞を出力する。３つの完全なクロックサイクルに及ぶデータエンベロープを有するこれらのラッチコマンド出力ＣＡ０Ｒ＜０：２＞、ＣＡ０Ｆ＜０：２＞を、次に、データ発生器１４０（図５および６に示す）によって正しい順序において集め、出力する。
【００５１】
図１０は、本発明の好適実施形態によって構成された好例のフラグラッチ回路１１２を示す回路図である。ラッチ回路１１２は、６個の上側のレジスタ２２０、２２２、２２４、２２６、２２８および２３０並びに同期化信号発生回路２３２、２３４および２３６を含む。上側のレジスタ２２０、２２２、２２４、２２６、２２８および２３０並びに同期化信号発生回路２３２、２３４および２３６を図１０に示したが、どのような形式のラッチ回路網、例えば、ラッチ、フリップフロップ等を、前記ラッチ回路網が、以下に記載したラッチ容量を提供する限り、使用することができることに注意すべきである。
【００５２】
最初の３個の上側のレジスタ２２０、２２２、２２４と同期化信号発生回路２３２、２３４、２３６を、遅延されたクロック信号ＣＬＫＤによってクロックする。第１上側レジスタ２２０は、第１立上がり選択信号ＲＳＥＬ＜０＞を受け、第２上側レジスタ２２２は、第２立上がり選択信号ＲＳＥＬ＜１＞を受け、第３上側レジスタ２２４は、第３立上がり選択信号ＲＳＥＬ＜２＞を受ける。第４上側レジスタ２２６、第５上側レジスタ２２８、第６上側レジスタ２３０を、遅延されたクロック信号の逆ＣＬＫＤによってクロックする。第４上側レジスタ２２６は、第１立下り選択信号ＦＳＥＬ＜０＞を受け、第５上側レジスタ２２８は、第２立下り選択信号ＦＳＥＬ＜１＞を受け、第６上側レジスタ２３０は、第３立下り選択信号ＦＳＥＬ＜２＞を受ける。
【００５３】
第１同期化信号発生回路２３２は、第１立上がり選択信号ＲＳＥＬ＜０＞を受け、第２同期化信号発生回路２３４は、第２立上がり選択信号ＲＳＥＬ＜１＞を受け、第３同期化信号発生回路２３６は、第３立上がり選択信号ＲＳＥＬ＜２＞を受ける。同期化信号発生回路２３２、２３４、２３６を、トグル回路として接続する。すなわち、第１同期化信号発生回路２３２の出力を、インバータ２４０によって反転した後、第１同期化信号発生回路２３２に入力し戻す。第１同期化信号発生回路２３２の出力は、第２同期化信号発生回路２３４への入力でもあり、第２同期化信号発生回路２３４の出力は、第３同期化信号発生回路２３６への入力である。図３の参照と共に上述したように、同期化信号発生回路２３２、２３４、２３６は、３つのラッチダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞を、データビットを論理“１”と“０”との間で、（遅延されたクロックＣＬＫＤによってクロックされ、立上がり選択信号ＲＳＥＬ＜０：２＞によって選択されるように）これらの個々の入力通じて切り替えることによって発生する。上述したように、図５に関して、ダミーフラグ出力ＤＵＭＢＦＬＡＧ＜０：２＞を使用し、遅延された取得データクロック信号ＣＬＫＤの下で動作する回路網と、マスタクロック信号ＭＣＬＫの下で動作する回路網とを同期させる。
【００５４】
６個の上側のレジスタ２２０、２２２、２２４、２２６、２２８、２３０は、遅延されたフラグ信号ＦＤＥＬを第２入力として受ける。立上がりおよび立下り選択信号ＲＳＥＬ＜０：２＞、ＦＳＥＬ＜０：２＞の発生に応じて、上側のレジスタ２２０、２２２、２２４、２２６、２２８、２３０は、３つのラッチ立上がりエッジフラグ出力ＦＬＡＧＲ＜０：２＞および３つのラッチ立下りエッジフラグ出力ＦＬＡＧＦ＜０：２＞を出力する。これらのラッチフラグ出力ＦＬＡＧＲ＜０：２＞、ＦＬＡＧＦ＜０：２＞をデータ発生器１４０によって使用し、（図５および６に示す）マスタクロック信号ＭＣＬＫを使用する取得コマンドデータを集め、出力する。
【００５５】
上述した同期化機構を含むメモリ装置を、図１１に示す形式のプロセッサベースシステム３００において使用してもよい。プロセッサベースシステム３００は、メモリ装置３１２およびＩ／Ｏ装置３０８と、バス３２０によって通信するプロセッサ３０２を具える。バス３２０を、プロセッサベースシステムにおいて一般に使用される一連のバスおよびブリッジとしてもよいが、便利にする目的のみのため、バス３２０を１つのバスとして示した。メモリ装置３１２は、本発明の同期化回路網を含む。メモリ装置３１２を、ＳＬＤＲＡＭを含むどのような形式のＤＲＡＭ装置としてもよい。加えて、プロセッサ３０２それ自体を、本発明の同期化回路網を含むオンチップメモリ装置を使用する集積プロセッサとしてもよい。
【００５６】
プロセッサベースシステム３００を、コンピュータシステム、プロセッサ制御システム、または、プロセッサおよび関係するメモリを使用する何か他のシステムとしてもよい。第２Ｉ／Ｏ装置３１０を示したが、本発明を実現するためには必要ない。プロセッサベースシステム３００は、読み出し専用メモリ（ＲＯＭ）３１４も含んでもよく、当該技術分野において既知のような、バス３２０によってプロセッサ３０２と通信もする、フロッピー（登録商標）ディスクドライブ３０４およびコンパクトディスク（ＣＤ）ＲＯＭドライブ３０６のような周辺装置を含んでもよい。
【００５７】
上記考察において、本発明の装置および方法を、クロックの立上がりおよび立下りエッジの双方において、クロックサイクルあたり２回データをクロックする（すなわちデータを読み出すまたは書き込む）メモリ装置に関して説明した。しかしながら本発明を、クロック領域を越えなければならないどのようなメモリ装置において使用してもよい。
【００５８】
本発明を好適実施形態の参照と共に説明し、示したが、本発明の精神または範囲を逸脱することなく、多くの変形例を形成し、等化物を考えることができる。したがって、本発明を、上記説明によって限定されるように理解せず、添付した請求項の範囲によってのみ限定されると理解する。
【図面の簡単な説明】
【図１】  本発明を使用することができるＳＬＤＲＡＭバストポロジを示す回路図である。
【図２】  取得クロック信号からマスタクロック信号を発生する好例のメモリ装置回路を示す回路図である。
【図３】  本発明の好適実施形態による、データを取得し、取得データエンベロープを拡張するメモリ装置回路の典型的な部分を示す。
【図４】  本発明の好適実施形態による、取得データをラッチするのに使用する信号を示すタイミング図である。
【図５】  本発明の好適実施形態によって構成された同期化および再タイミング回路網の典型的な部分を示す回路図である。
【図６】  本発明の好適実施形態によって構成された好例のデータ発生回路を示す回路図である。
【図７】  本発明の好適実施形態によって処理されるような取得データコマンドビットのタイミングを示すタイミング図である。
【図８】  取得データを同期化するのに使用される信号を示すタイミング図である。
【図９】  本発明の好適実施形態によって構成された好例のコマンドラッチ回路を示す回路図である。
【図１０】  本発明の好適実施形態によって構成された好例のフラグラッチ回路を示す回路図である。
【図１１】  本発明を使用するプロセッサシステムを示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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