(57)【特許請求の範囲】
【請求項１】
電力増幅器における歪みを低減するための回路を有する集積回路であって、
前記集積回路は、
増幅されるべき信号を受信するように結合されたプレディストーション回路と、
前記プレディストーション回路の出力および前記集積回路の入出力ポートに結合されたサンプル捕捉バッファと、
前記サンプル捕捉バッファに結合された推定器回路とを備え、
前記推定器回路は、前記プレディストーション回路の出力における第１の信号と、前記集積回路の前記入出力ポートにおいて受信された前記電力増幅器の出力における第２の信号とに基づいて、前記プレディストーション回路のためのパラメータを生成し、
前記集積回路は、
複数のパラメータセットを記憶するメモリをさらに備え、
前記複数のパラメータセットのうちの１つのパラメータセットが選択されて前記プレディストーション回路に与えられ、
前記集積回路は、
前記メモリに結合されたパラメータ更新コントローラをさらに備え、
前記パラメータ更新コントローラは、前記メモリ内の予め定められたパラメータセット内の複数の第１のパラメータを、前記増幅されるべき信号に関連した検出値が前記予め定められたパラメータセットに関連した所定値の設定可能な範囲内にあることに応答して更新し、かつ他のパラメータは前記第１のパラメータの更新後に更新される、集積回路。
【請求項２】
前記メモリに結合されたパラメータバッファをさらに備え、
前記パラメータバッファは、選択されたパラメータセットを記憶する、請求項１に記載の集積回路。
【請求項３】
前記サンプル捕捉バッファおよび前記パラメータバッファは、前記プレディストーション回路および前記推定器回路によって、前記サンプル捕捉バッファおよび前記パラメータバッファにアクセス可能とする、デュアルポートランダムアクセスメモリを含む、請求項２に記載の集積回路。
【請求項４】
前記プレディストーション回路は、前記集積回路のプログラマブルロジックにおいて実行される、請求項１に記載の集積回路。
【請求項５】
前記推定器回路は、前記集積回路の内蔵プロセッサを含む、請求項１に記載の集積回路。
【請求項６】
前記集積回路は、プログラマブルロジック装置を備え、
前記サンプル捕捉バッファは、利用可能な場合に、前記プログラマブルロジック装置のプログラマブルロジックにおいて実行される回路のためのメモリとして用いられる、請求項５に記載の集積回路。
【請求項７】
前記プレディストーション回路は、プログラマブルロジックを含み、
前記サンプル捕捉バッファは、ランダムアクセスメモリのブロックを含み、
前記推定器回路は、内蔵プロセッサを含む、請求項１に記載の集積回路。
【請求項８】
前記プレディストーション回路の出力に結合された入出力ポートをさらに備える、請求項７に記載の集積回路。
【請求項９】
前記プレディストーション回路は、デジタルプレディストーション回路を含み、
前記集積回路は、前記プレディストーション回路の出力に結合された前記入出力ポートにおいて、デジタル−アナログ変換器にさらに結合される、請求項８に記載の集積回路。
【請求項１０】
前記ランダムアクセスメモリのブロックのデュアルポートランダムアクセスメモリの第１のポートは、前記プログラマブルロジックに結合され、
前記デュアルポートランダムアクセスメモリの第２のポートは、バスによって前記内蔵プロセッサに結合される、請求項８に記載の集積回路。
【請求項１１】
前記内蔵プロセッサに結合されたパラメータバッファをさらに備え、
前記パラメータバッファは、前記プレディストーション回路のための前記パラメータを記憶する、請求項７に記載の集積回路。
【請求項１２】
前記内蔵プロセッサに結合された、データおよび制御バッファをさらに備え、
前記データ・制御バッファは、前記プレディストーション回路の出力および前記電力増幅器の出力において、データを捕捉できるようにする、請求項７に記載の集積回路。
【請求項１３】
前記集積回路は、プログラマブルロジック装置をさらに備える、請求項７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、一般的に集積回路に関し、特に、電力増幅器における歪みを低減するための方法および回路に関する。
【背景技術】
【０００２】
背景
集積回路は、すべての電子装置の不可欠な部品である。しばしば多くの集積回路が共に使用され、電子装置の動作を可能とする。集積回路は、典型的には、特定の用途のための設計されるが、ある集積回路は設定可能ロジックを有し得る。
【０００３】
たとえば、特定用途向け集積回路（application specific integrated circuit：ＡＳＩＣ）は、設定可能ロジックを備える部分を有し得る。設定可能ロジックを有する他のタイプの集積回路は、プログラマブル論理装置（programmable logic device：ＰＬＤ）である。プログラマブル論理装置は、ユーザが、自身で選択したロジック設計を実行し得るように、ユーザプログラマブルであるように設計される。プログラマブル論理装置の１つのタイプは、結合プログラマブル論理装置（Complex Programmable Logic Device：ＣＰＬＤ）である。ＣＰＬＤは、内部接続スイッチマトリックスにより、互いにおよび入出力（Ｉ／Ｏ）リソースに接続された２レベルＡＮＤ／ＯＲ構造を有する、１つまたはより多くの「機能ブロック」を含む。他のタイプのプログラマブル論理装置は、電界プログラマブルゲートアレイ（field programmable gate array：ＦＰＧＡ）である。典型的なＦＰＧＡにおいては、設定可能論理ブロック（configurable logic block：ＣＬＢ）のアレイが、プログラマブル入出力ブロック（ＩＯＢ）に結合される。ＣＬＢおよびＩＯＢは、プログラマブルルーティングリソースの階層によって相互接続される。これらのタイプのプログラマブル論理装置の両方について、装置の機能は、その目的のために装置に供給される設定ビットストリームの設定データビットによって制御される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
集積回路は、伝送データのための配列内で用いられ得る。電力増幅器（power amplifier：ＰＡ）を用いて伝送されたデータは歪まされ得るので、プレディストーション回路が採用され得る。プレディストーションの目的は、電力増幅器の非線形効果を無効にすることである。プレディストーションは、伝送に先立って、信号に非線形フィルタを適用することによって達成する。プレディストーション回路は、増幅器の逆モデルを実行することによって、ＰＡにおける歪みをキャンセルするように、伝送データに作用する。プレディストーション回路は、伝送データ列に適用されるパラメータのベクトルを有する関数であり得る。しかしながら、プログラマブル論理を有する装置におけるプレディストーション回路は、多くの問題をもたらす。
【課題を解決するための手段】
【０００５】
発明の要約
電力増幅器における歪みを低減するための回路を有する集積回路が開示される。集積回路は、増幅されるべき信号を受信するように結合されたプレディストーション回路と、プレディストーション回路の出力および集積回路の入出力ポートに結合されたサンプル捕捉バッファと、サンプル捕捉バッファに結合された推定器回路とを備え、推定器回路は、プレディストーション回路の出力、および集積回路の入出力ポートにおいて受信された電力増幅器の出力に基づいてプレディストーション回路のためのパラメータを生成する。集積回路は、複数のパラメータセットを記憶するメモリをさらに備え、複数のパラメータセットのうちの１つのパラメータセットが選択され、さらにメモリに結合されたパラメータバッファとを備え、パラメータバッファはプレディストーション回路に適用されるべきパラメータを記憶する。集積回路のサンプル捕捉バッファおよびパラメータバッファは、プレディストーション回路および推定器回路によるバッファへのアクセスが可能な、デュアルポートランダムアクセスメモリを備え得る。
【０００６】
代替的な実施形態によれば、電力増幅器における歪みを低減するための回路を有する集積回路は、増幅されるべき信号を受信するように結合されたプレディストーション回路を含むプログラマブル論理と、プレディストーション回路の出力を受信ように結合されるとともに、集積回路の入出力ポートにおいて電力増幅器の出力を受信するように結合されたサンプル捕捉バッファを含むランダムアクセスメモリブロックと、ランダムアクセスメモリブロックに結合された内蔵プロセッサとを備え、内蔵プロセッサはプレディストーションバッファのためのパラメータを生成する。プレディストーション回路は、デジタルプレディストーション回路を含み、集積回路はプレディストーション回路の出力を受信するように結合される入出力ポートに結合されたデジタル−アナログコンバータへさらに結合され得る。ランダムアクセスメモリブロックのデュアルランダムアクセスメモリの第１のポートは、プログラマブル論理に結合され得、デュアルランダムアクセスメモリの第２のポートは、バスによって内蔵プロセッサに結合され得る。
【０００７】
電力増幅器における歪みを低減する方法も開示される。方法は、集積回路のプレディストーション回路において増幅されるべき信号を受信すること、プレディストーション回路の出力を集積回路のサンプル捕捉バッファに結合すること、電力増幅器から集積回路の入出力ポートで受信された信号をサンプル捕捉バッファへ結合すること、サンプル捕捉バッファに結合された推定器回路を用いてプレディストーション回路のためのパラメータを生成すること、および、プレディストーション回路のためのパラメータを生成した後に、集積回路によってサンプル捕捉バッファを再使用することを備える。プレディストーション回路のためのパラメータを生成することは、集積回路の内蔵プロセッサを用いることを含む。方法は、増幅されるべき信号のための電力測定に基づいて、複数のパラメータセットのうちの１つのパラメータセットを選択することをさらに備え得る。プレディストーション回路の出力を結合するとともに、集積回路の入出力ポートで受信された電力増幅器からの信号を結合することは、デュアルポートランダムアクセスメモリの第１のポートによって、信号をサンプル捕捉バッファへ結合することを含み得る。方法は、サンプル捕捉バッファにおけるデータを、デュアルポートランダムアクセスメモリの第２のポートによって、内蔵プロセッサに結合することをさらに備え得る。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に従う、設定可能論理を有する装置のブロック図である。
【図２】本発明の実施形態に従う、図１の装置の設定可能論理素子のブロック図である。
【図３】本発明の実施形態に従う、電力増幅器の出力における歪みを低減するための回路を有する集積回路のブロック図である。
【図４】本発明の実施形態に従う、電力増幅器の出力における歪みを低減するための回路および内蔵プロセッサを有する集積回路のブロック図である。
【図５】本発明の他の実施形態に従う、電力増幅器の出力における歪みを低減するための回路および内蔵プロセッサを有する集積回路のブロック図である。
【図６】本発明の実施形態に従う、電力増幅器の出力における歪みを低減するための回路および係数を適合するための回路を有する集積回路のブロック図である。
【図７】本発明の実施形態に従う、プレディストーション回路のための係数を有する複数のパラメータセットについての、伝送電力の関数としての隣接チャネル電力を示すグラフである。
【図８】本発明の実施形態に従う、電力増幅器における歪みを低減するための方法を示すフローチャートである。
【図９】本発明の実施形態に従う、集積回路におけるプレディストーション回路のための係数を適合する方法を示すフローチャートである。
【図１０】本発明の他の実施形態に従う、集積回路におけるプレディストーション回路のための係数を適合する方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
詳細な説明
まず図１を参照して、本発明の実施形態に従う、設定可能論理を有する装置のブロック図が示される。図１の装置は、マルチギガビット送受信装置（multi-gigabit transceiver：ＭＧＴ１０１）、設定可能論理ブロック（configurable logic block：ＣＬＢ１０２）、ランダムアクセスメモリブロック（random access memory block：ＢＲＡＭ１０３）、入出力ブロック（input/output block：ＩＯＢ１０４）、設定およびクロック論理（ＣＯＮＦＩＧ／ＣＬＯＣＫ１０５）、デジタル信号処理ブロック（digital signal processing block：ＤＳＰ１０６）、専用入出力ブロック（Ｉ／Ｏ１０７）（たとえば、設定ポートおよびクロックポート）、および、デジタルクロックマネージャ、アナログ−デジタルコンバータ、システム監視論理などのようなその他のプログラマブル論理１０８を含む、多くの異なるプログラマブルタイルを有するＦＰＧＡアーキテクチャを備える。いくつかのＦＰＧＡは、内蔵プロセッサブロック（ＰＲＯＣ１１０）も含む。
【００１０】
いくつかのＦＰＧＡにおいては、各プログラマブルタイルは、プログラマブル相互接続素子（ＩＮＴ１１１）を含み、各隣接タイルにおける対応する相互接続素子との標準化された接続を有する。したがって、プログラマブル相互接続素子は、一緒になって、例示されたＦＰＧＡについてのプログラマブル相互接続構造を実現する。プログラマブル相互接続素子（ＩＮＴ１１１）は、また、図１の上部に含まれる例のように、同じタイル内のプログラマブル論理素子との接続を含む。
【００１１】
たとえば、ＣＬＢ１０２は、ユーザ論理および単一のプログラマブル相互接続素子（ＩＮＴ１１１）を実現するようにプログラムされ得る、設定可能論理素子（ＣＬＥ１１２）を含み得る。ＢＲＡＭ１０３は、１つまたはより多くのプログラマブル相互接続素子に加えて、ＢＲＡＭ論理素子（ＢＲＬ１１３）を含み得る。ＢＲＡＭは、設定可能論理ブロックの分散型ＲＡＭとは分離された専用メモリを含む。典型的には、１つのタイル内に含まれる相互接続素子の数は、タイルの高さに依存する。図示された実施形態においては、ＢＲＡＭは４つのＣＬＢと同じ高さを有するが、他の数（たとえば、５つ）も用いられ得る。ＤＳＰタイル１０６は、適当な数のプログラマブル相互接続素子に加えて、ＤＳＰ論理素子（ＤＳＰＬ１１４）を含み得る。ＩＯＢ１０４は、たとえば、プログラマブル相互接続素子（ＩＮＴ１１１）の１つのインスタンスに加えて、入出力論理素子（ＩＯＬ１１５）の２つのインスタンスを含み得る。装置の接続の配置は、その目的のために装置へ供給される設定ビットストリームの設定データビットによって制御される。以下により詳細に説明されるように、プログラマブル相互接続は、設定ビットストリームのビットに応答して、プログラマブル論理内で実行される回路、あるいはＢＲＡＭまたはプロセッサのような他の回路に様々な信号を結合するために用いられるべき相互接続ラインに含まれる接続を可能にする。
【００１２】
図示された実施形態においては、（図１内に網掛けで示される）ダイの中央部に近いコラム状領域は、設定、クロックおよび他の制御論理のために用いられる。このコラムから伸延する水平領域１０９は、ＦＰＧＡの幅にわたって、クロック信号および設定信号を分配するために用いられ得る。図１に図示される構造を利用するいくつかのＦＰＧＡは、ＧＰＧＡの大部分を占める通常のコラム状構造を分離する追加的な論理ブロックを含む。追加的な論理ブロックは、プログラマブルブロック、および／または専用ロジックであり得る。たとえば、図１に示されるプロセッサブロックＰＲＯＣ１１０は、ＣＬＢおよびＢＲＡＭのいくつかのコラムにわたる。
【００１３】
図１は、単なる例示的なＦＰＧＡアーキテクチャを図示することを意図したものであることに注意するべきである。コラム内の論理ブロックの数、コラムの相対幅、コラムの数および順序、コラムに含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、および図１の上部に含まれる相互接続／論理実行例は、単なる例に過ぎない。たとえば、実際のＦＰＧＡにおいては、ＣＬＢが現れるところはどこでも、１つより多くのＣＬＢの隣接コラムが典型的に含まれ、ユーザ論理の効果的な実現を容易にする。本発明の回路および方法は、図１のＰＬＤにおいて、または、プログラマブル論理を有する集積回路を含む他の適当な装置において実行され得る。
【００１４】
図２を参照して、本発明の実施形態に従う、図１の装置の設定可能論理素子のブロック図が示される。特に、図２は図１の設定論理ブロック１０２の設定可能論理素子の単純化された形態を示す。示される設定可能論理素子は、２つの同様のスライス（slice）を備え、各スライスは１対の関数発生器を備える。しかしながら、設定可能論理素子は、たとえば、４つのスライスのような、より多くのスライスを備えてもよい。各関数発生器は、設定メモリ素子Ｍ１〜Ｍ１４における設定データに依存する様々なモードにおいて機能する。ＲＡＭモードの場合、入力データは、入力端子ＤＩ＿１およびＤＩ＿２によって、関連する関数発生器のデータ入力（ＤＩ）端子へ供給される。ルックアップテーブルを含見得る。各関数発生器は、関連するマルチプレクサへ出力を供給し、それは、関数発生器の出力と、プログラマブル相互接続素子からの関連するレジスタ直接入力信号Ｒｅｇ＿ＤＩ＿１またはＲｅｇ＿ＤＩ＿２との間を切換える。したがって、各関数発生器は、任意的にバイパスされ得る。ルックアップテーブルモードの場合、ルックアップテーブルとして実行される各関数発生器は、４つのデータ入力信号ＩＮ０〜ＩＮ３を有する。スライス１は、マルチプレクサ２０４に結合されたＬＵＴ２０２として実行される関数発生器を備える。具体的には、ＬＵＴ２０２は、デコードされて、入力信号によって示されるアドレスにおいてＬＵＴ内に記憶されたデータに関連する出力Ｄ１を生成する、４つの入力信号を受信する。マルチプレクサ２０４は、ＬＵＴ２０２の出力、およびＲｅｇ＿ＤＩ＿１の登録された値を受信するように適合される。マルチプレクサ２０４の出力は、出力Ｑ１を生成するレジスタ２０６へ結合される。
【００１５】
書込制御回路２０８は、ＲＡＭ制御信号を受信するとともに、ＬＵＴ２０２を制御するための信号を生成するように結合される。ＤＩ＿１を受信するように結合されたデータ入力（ＤＩ）、ならびに、読取可能入力（Ｒ）および書込可能入力（Ｗ）にそれぞれ結合された従来の読取制御信号および書込制御信号に加えて、ＬＵＴ２０２は、部分リセット信号を受信するための部分リセット入力（ＲＳＴ）、および初期状態信号を受信するための初期状態入力（ＩＳ）を含む。メモリ素子のそのようなリセットは、プログラマブル論理装置の部分再設定の間に、ＬＵＴメモリのリセットを可能にし、動作中の装置の部分再設定を含む。部分再設定の間に装置のＬＵＴメモリ素子をリセットする１つの利点は、部分再設定後に正しいデータを設定するための要求されるクロックサイクルを繰り返すことが必要ないことである。同様に、スライス１は、マルチプレクサ２１２に結合されたＬＵＴ２１０として実行される関数発生器を備える。ＬＵＴ２１０は、入力信号ＩＮ４〜ＩＮ７を受信するように適合され、一方、マルチプレクサ２１２は、ＬＵＴ２１０の出力Ｄ２および登録された入力値Ｒｅｇ＿ＤＩ＿２を受信するように結合される。マルチプレクサ２１２の出力は、出力Ｑ２を生成するレジスタ２１４に結合される。書込制御回路２０８も、ＬＵＴ２１０の１つまたより多くのビットを選択的にリセットまたは設定するための部分リセット信号および初期状態信号を生成する。
【００１６】
同様に、スライス２は、マルチプレクサ２２４に結合されたＬＵＴ２２２として実行される関数発生器を備える。ＬＵＴ２２２は、入力信号ＩＮ８〜ＩＮ１１を受信するように適合され、一方、マルチプレクサ２２４は、ＬＵＴ２２２の出力および登録された入力値Ｒｅｇ＿ＤＩ＿３を受信するように結合される。マルチプレクサ２２４の出力は、出力Ｑ３を生成するレジスタ２２６に結合される。書込制御回路２２８は、ＲＡＭ制御信号を受信するとともに、ＬＵＴ２２２を制御するための信号を生成するように結合される。具体的には、入力信号ＩＮ８〜ＩＮ１１は、デコードされて、入力信号によって示されるアドレスにおいてＬＵＴ内に記憶されたデータに関連する出力Ｄ３を生成する。ＬＵＴ２２２は、部分リセット信号を受信するための部分リセット入力（ＲＳＴ）、および初期状態信号を受信するための初期状態入力（ＩＳ）を含む。同様に、スライス２は、マルチプレクサ２３２に結合されたＬＵＴ２３０として実行される関数発生器を備える。ＬＵＴ２３０は、入力信号ＩＮ１２〜ＩＮ１５を受信するように適合され、一方、マルチプレクサ２３２は、ＬＵＴ２３０の出力Ｄ４および登録された入力値Ｒｅｇ＿ＤＩ＿４を受信するように結合される。マルチプレクサ２３２の出力は、出力Ｑ４を生成するレジスタ２３４に結合される。書込制御回路２２８も、ＬＵＴ２３０の１つまたより多くのビットを選択的にリセットまたは設定するための部分リセット信号および初期状態信号を生成する。
【００１７】
図３を参照して、本発明の実施形態に従う、電力増幅器の出力における歪みを低減するための回路を有する集積回路のブロック図が示される。特に、集積回路３０１は、電力増幅器３０２に結合される。以下でより詳細に説明されるように、アナログ−デジタル（Ａ／Ｄ）コンバータおよびデジタル−アナログ（Ｄ／Ａ）コンバータが採用され得る。集積回路は、入力信号ｘ（ｎ）を受信し、かつ入力信号の修正バージョンを含むとともに電力増幅器に結合される出力信号ｚ（ｎ）を生成するように結合されるプレディストーション回路３０４を備える。上述のように、プレディストーション回路は、入力信号を修正して、電力増幅器の出力ｙ（ｎ）が入力信号と関連するように、電力増幅器内の歪みを補償する。プレディストーション回路へ適用するためのパラメータを生成するための特性事象は、ＰＡの入力および出力からの、予め定められたＬ個のデータのサンプルの捕捉とともに開始する。入力のサンプルは、プレディストーション回路の出力から取得される。したがって、プレディストーション回路の出力および電力増幅器の出力は、サンプル捕捉バッファ３０６に結合される。
【００１８】
デジタルプレディストーション（ＤＰＤ）は、デジタル−アナログ変換に先立って、デジタル信号についての操作を実行することを含む。図５を参照してより詳細に説明されるように、ＰＡの出力からのサンプルは、アナログ−デジタルコンバータによって続けられるいくつかのアナログ回路を介して、典型的に取得される。以下で、さらにより詳細に説明されるように、サンプル補足バッファへ供給されるトリガーは、入力信号のための検出された電力値に基づいて、プレディストーション回路および電力増幅器の出力の記憶を可能にする。サンプル捕捉バッファに記憶された値は、推定回路３０８に供給される。推定回路は、プレディストーション回路に適用されるパラメータ「ａ」を生成する。パラメータは、伝達関数の係数であり、たとえば、プレディストーション回路の出力が電力増幅器の歪みを相殺するように入力信号を修正する。新しいパラメータ「ａ」は、プレディストーション回路による使用のために、およびパラメータバッファ３１０に記憶される。パラメータを生成するための、多くの可能性のある数値的技術が存在する。Ｌサンプル期間のいくつかの期間の間にＰＡに最もよく一致する係数が見出された場合は、離散的な特性事象が採用され得る。例として、Ｌサンプルの固定ブロックにわたる最小二乗推定が用いられ得る。しかしながら、プレディストーション回路用のパラメータを生成するための、本技術分野において公知のほかの方法が用いられてもよい。
【００１９】
図４を参照して、本発明の実施形態に従う、電力増幅器の出力における歪みを低減するための回路および内蔵プロセッサを有する集積回路のブロック図が示される。図４の集積回路４０１は、たとえば、リアルタイムにデジタル的にサンプルされた信号を処理する要素、および推定係数を含み得るパラメータ「ａ」の計算に関連する要素に分割され得る。図４のリアルタイム要素は、プレディストーション回路４０２およびメモリ要素４０４を備え得るが、サンプル捕捉バッファに対してトリガー信号を適用する回路のような、これらの回路を制御するための回路も含み得る。メモリ要素４０４は、サンプル捕捉バッファ４０６と、パラメータバッファ４０８と、データおよび制御バッファ４１０とを備え得る。リアルタイム要素間の通信は、好ましくは、デュアルポートランダムアセンブリアクセスメモリ（dual-port random access memory：ＤＰＲＡＭ）を介してなされ、それは、入出力の２つの対からのメモリ内容に対して個別にアクセスすることができる。内蔵プロセッサ４１２は、推定機能を提供するとともに、プレディストーション回路のためのパラメータを生成するために用いられ、それらは、バス４１４によってパラメータバッファ４０８へ提供され得る。プロセッサのためのメイン動作メモリは、好ましくは、図示されるように、専用の内蔵メモリ４１６を備え、内蔵メモリによって操作されるすべてのデータは、バスを通過し得る。以下により詳細に説明されるように、さまざまなメモリ内に記憶されたデータに応じて、マルチプルバスが採用され得る。
【００２０】
プレディストーション回路４０２は、図１の回路の設定可能論理ブロックのような、設定可能論理において実現され得る。同様に、デュアルポートメモリは、デュアルポートランダムアクセスメモリとして実現され、図１のＢＲＡＭにおいて実現され得る。最後に、内蔵プロセッサ４１２は、図１のプロセッサ１１０であり得、推定回路は内蔵プロセッサで実行するソフトウェアにおいて実現され得る。内蔵プロセッサは、利用可能なハードウェアリソースから構築され、または昔ながらのハードウェア（hardware primitive）として実現され得る。例として、内蔵プロセッサは、パワーＰＣ（PowerPC）プロセッサのような配線接続（hardwired）のプロセッサであり、あるいは、マイクロブレイズ（Microblaze）プロセッサのような設定可能論理で実現されるプロセッサであり得、これらのいずれも、カリフォルニア州、サン・ホセ（San Jose）のザイリンクス社（Xilinx, Inc.）から市販され、ザイリンクスのプログラマブルロジック装置において実現される。
【００２１】
内蔵プロセッサによって実行される推定シーケンスは、データ捕捉のためのトリガーを確立するために、伝送されたデータの状態に基づいた可能な条件とともに、データ・制御ＤＰＲＡＭの読み込みおよび書込みによって開始する。たとえば、伝送されるデータが全くない期間に、推定パラメータを生成しようとすることは賢明ではないであろう。捕捉バッファからＬ個のサンプルが捕捉された後、これらのサンプルは内蔵プロセッサ上で実行される推定ソフトウェアによって処理され、そして、それらはパラメータバッファ内に書き込まれる。サンプル捕捉が処理された後、サンプル捕捉バッファは、集積回路、具体的には、さらなる動作メモリとしての使用のための内蔵プロセッサに対して利用可能である。パラメータ生成後のこのメモリの利用可能性は、全体のハードウェア効率を支援する。具体的なシステムにおいては、図６を参照して以下により詳細に説明されるように、伝送信号の測定のような他の機能も、推定回路によって用いられ得る。これらのリアルタイム機能はプレディストーション回路内に含まれ、データ・制御メモリが推定回路のために提供されて、これらの機能を可能にする。
【００２２】
図５を参照して、本発明の代替的な実施形態に従う、電力増幅器の出力における歪みを低減するための回路および内蔵プロセッサを有する集積回路のブロック図が示される。特に、集積回路５０１は、入力信号を受信するように結合されたベースバンドインターフェース５０２を備え、その出力は、ＤＵＣ／ＣＦＲ回路５０４に結合される。ＤＵＣ／ＣＦＲ回路５０４は、デジタルアップ変換およびクレストファクタリダクション（crest factor reduction）を提供する。デジタルアップ変換は、入力信号を適当なデジタル形式に変換し、一方、クレストファクタリダクションは、本技術分野で周知のように、ピーク・トゥ・ピーク平均電力比を低減するのを助ける。ＤＵＣ／ＣＦＲ回路５０４の出力は、プレディストーション回路３０４へ適用され、その出力は、デジタル−アナログコンバータ５０６およびサンプル捕捉バッファ３０６の両方へ結合される。サンプル捕捉バッファは、デジタル−アナログコンバータ５１０からの出力も受信する。以下でより詳細に説明されるように、内蔵プロセッサ５２０は、サンプル捕捉バッファを制御して、正しいパラメータがプレディストーション回路に提供されることを保証する。たとえば、内蔵プロセッサは、受信されたサンプルが、周波数、時間、および振幅に関して、伝送されたサンプルと合致されていることを保証する。合致された信号の振幅に加えて、２つ信号間の遅延が排除されて、それらが時間において合致していることを保証する。つまり、電力増幅器を通過するのに必要とされる時間が信号をずらしてしまうので、信号の整合を調整することが必要である。最後に、遅延調整された信号は、周波数オフセット修正回路に結合されて、信号の周波数が同じであることを保証し得る。この処理は、推定回路の一部であり、より特定的には、内蔵プロセッサ上で実行されるソフトウェア内の一連の機能であり得る。処理は、それらが受信されるときにリアルタイムで実行されてもよいし、それらが記憶された後に実行されてもよい。
【００２３】
内蔵プロセッサ５２０は、複数のバスに結合され得る。たとえば、第1のバス５２２は、サンプル捕捉バッファ５１２と内蔵プロセッサ５２０との間でデータを伝送するために用いられ得る。別のバス５２４は、内蔵プロセッサとコード・データメモリ５２６との間でデータを結合するために用いられ得る。単一バスを用いてもよいが、マルチプルバスを用いる１つの利点は、異なるデータレートでデータが伝送され得ることである。たとえば、サンプル捕捉バッファからのデータは、それらがプログラマブル論理から受信されるので、受信されるべき追加のクロックサイクルを利用し、一方、コード・データメモリ５２２からのデータは、内蔵プロセッサによって直接的にアクセスされ得る。浮動小数点ユニット（floating point unit：ＦＰＵ）５２８のような他の回路が、内蔵プロセッサに結合され得る。同様に、ホスト／外部インターフェース５３０および別のＳＲＡＭ５３２が、データをコード・データメモリ５２６へ提供するために用いられ得る。コード・データメモリ５２６は、内蔵プロセッサを用いてプレディストーション回路を実行するために必要とされる、どのようなコンピュータコードまたはデータを含み得る。
【００２４】
図６を参照して、本発明の実施形態に従う、係数を適合するための回路を有する集積回路のブロック図が示される。システムにおける電力増幅器の実現において直面する１つの問題は、伝送される平均電力が時間とともに変化し得ることである。たとえば、携帯通信システムにおいては、平均電力の変動は、トラフィック密度または通話負荷（call load）からもたらされ得る。プレディストーションパラメータが、１つの平均電力において計算される場合、伝送される信号が異なる平均電力へ変化すると、歪みの修正は有効でないかもしれない。特に、隣接チャネル電力のためのスペクトルコンプライアンス（spectral compliance）は、新しい電力においては達成されないかもしれない。本発明の１つの局面に従えば、図６の回路は、電力増幅器の特性を追跡するとともに、電力変化に応答して異なるパラメータを適用するルックアップ機能とともに同時に動作する学習プロセスを導入する。学習プロセスは、演算的な集中パラメータ推定を含むが、演算的にシンプルな、ルックアップ処理のみが電力変動の追跡に必要である。したがって、演算スループット要件は低減され、よりコンパクトな集積されたデジタルプレディストーション配列が達成され得る。
【００２５】
具体的には、図３の回路は、図６に示されるように修正され、プレディストーション回路へ適用されるパラメータについてのルックアップ手法を提供するための、プロセスＡとして示される第１のプロセスを実行するための回路、および、パラメータを更新するための、プロセスＢとして示される第２のプロセスを含む。図６の実施形態に従えば、パラメータセットルックアップメモリ６０４は、電力測定回路６０６から、入力信号の平均電力のような、電力値を受信するように結合され、何の値がプレディストーション回路に適用されているかを決定する。電力測定回路は、たとえば、プロセスＡについての動作期間を定めるインターバルタイマ６０８によって制御され得る。つまり、新しいパラメータが、インターバルタイマの出力に従って周期的に、パラメータバッファ内に読み込まれ得る。平均電力のような信号のスペクトル特性を定める統計を表わすのに十分な長さであるが通話負荷を追跡するのに十分な短さである時間インターバルにわたって、平均電力が継続的にかつ反復的に計測され得る。平均電力を定めるための時間インターバルは、たとえば、１０ミリ秒あるいは１０ミリ秒のオーダで計算され得る。
【００２６】
パラメータセットルックアップメモリは、情報タグを有するＮ個のパラメータセットを含み、ここでＮは、１より大きいかまたは等しい設定変数である。情報タグは、たとえば、平均電力や信号の電力の方向のような信号の指標（metrics）、最大インデックスやピークの数のような使用された捕捉の指標、または、インターバル間隔（interval ticks）のような時間を含み得る。インターバルごとに１回生成され得る新しい電力値の決定に応答して、パラメータセットルックアップメモリは、プレディストーション回路によって用いられるパラメータバッファ内のパラメータを更新する。以下でより詳細に説明されるように、パラメータセットルックアップメモリ規則は、範囲基準に従って、複数のパラメータセットのうちの１つのパラメータセットを選択し得る。つまり、パラメータセットは、電力値の範囲を表わし、１つのパラメータセットは、所与の電力測定信号または他の信号指標に対応し得る。
【００２７】
パラメータセットは、パラメータ更新コントローラ６１０によって制御されるプロセスＢに従って更新され得る。具体的には、上述のように、推定回路６１２は、サンプル捕捉バッファの出力を受信するように結合され、パラメータを生成する。パラメータ更新コントローラは、その定められた規則に従って、推定プロセスをトリガーすること、パラメータセットおよび情報タグの上書きをすることに関与している。パラメータ更新コントローラ規則も、好ましくは、電力測定に基づく。パラメータセットルックアップメモリ規則およびパラメータ更新コントローラ規則は、プレディストーションされるときのＰＡの特性（すなわち、具体的には、係数が計算された後に信号電力が変化したときに発生するもの）によって駆動される。
【００２８】
プロセスＢも反復的であるが、タイマを有する必要はない。その周期は、推定にかかる時間によって定められ得、それによって、回路のハードウェア効率を改善する。パラメータ更新コントローラによる秒オーダの推定回数は受容可能であり、なぜなら、一旦パラメータセットルックアップメモリが投入されると、システムはプロセスＡのインターバルレートに完全に適応するからである。パラメータの推定のためにマイクロプロセッサが用いられる場合、プレディストーションを可能にするプロセスは、リアルタイム論理を含まなければならない電力測定を除いて、ソフトウェアで実行され得る。さらに、プロセスＡおよびプロセスＢは、リアルタイム動作システム環境における同時タスクであり得る。あるいは、シングルスレッド（single-thread）プログラムを用いて、プロセスＢはループ処理であり、プロセスＡは、インターバルタイマによって提供される割り込みによる割り込み処理ルーチンであり得る。プロセスＡおよびプロセスＢを実行するための回路が、一例として図３の回路に関連して示されるが、これらの回路は図４および図５の実施形態においても実行されてもよい。
【００２９】
図７を参照して、グラフは、本発明の実施形態に従う、プレディストーション回路のための係数を有する複数のパラメータセットについての、伝送電力の関数としての隣接チャネル電力の例を示す。図７の特徴は、出力電力に対するスペクトル性能の測定を示す。スペクトル性能の簡便な測定は、使用されるワイヤレス伝送標準について定められた、隣接チャネル電力（adjacent channel power：ＡＣＰ）である。特徴のプロットは、プレディストーションパラメータが推定された様々な電力についての、伝送電力に対するＡＣＰを示す。「ＳＰＥＣ」と印された線は、所与のデータ伝送仕様によって許容されるべき最大隣接チャネル電力を示すために表示される。理解されるように、中間および高電力においては、プレディストーション性能は、パラメータが推定されたＰｍａｘ，Ｐ１およびＰ２として示された電力の近傍における仕様を満たすだけである。より低い伝送電力レベルにおいては、プレディストーション性能は、パラメータが推定された電力を上回る電力においては悪化するが、下回る場合には概して悪くはならない。仮に、伝送電力Ｐｍａｘ，Ｐ１，Ｐ２で示された３つのパラメータセットが、パラメータセットルックアップメモリ内に記憶されているとした場合、コンプライアンスは、伝送電力に最適であるセットがプロセスＡによって選択されているか否かを保証することが理解され得る。例として、パラメータセットルックアップメモリ規則は、点線によって示されるように、Ｐ＿ｊ２を下回る電力についてはＰ２パラメータセットを選択し、Ｐ＿ｊ２とＰ＿ｊ１との間の電力についてはＰ１パラメータを選択し、Ｐ＿ｊ１を上回る電力についてはＰｍａｘパラメータを選択する。規則は、また、いくつかのまたは全てのパラメータセットが取得される前の、初期の期間を説明する必要がある。好ましくは、入力信号についての最大電力値に基づいた初期パラメータセットが用いられ得る。
【００３０】
理想的には、パラメータ更新コントローラ規則は、推定機能を起動するとともに、Ｐｍａｘ、Ｐ１およびＰ２が見出された（encounter）ときに、パラメータを記憶する。電力はある程度ランダムに継続的に変化している間は、それらの電力が妥当な期間に見出されることを決して保証しない。したがって、Δで示される許容値または変動値が導入される。たとえば、Ｐｍａｘセットは、電力がＰｍａｘ−ΔとＰｍａｘとの間であるときに推定され、ここでΔは設定変数である。Δは、Ｐｍａｘ、Ｐ１およびＰ２のパラメータセットについてそれぞれΔｍａｘ、Δ１およびΔ２といように、各パラメータセットについて個別に定義され得る。変動値は、初期学習性能を改善するために用いられ、初期には広く設定される。変動値は、いくつのセットが推定されかつどの電力において推定されるかのような、パラメータセットルックアップメモリの状態に依存しても動的に変化し得る。時間が進み、ＰＭＡＸ、Ｐ１およびＰ２により近い電力測定値が見出されると、許容値は特定の最小値まで減少され得る。以下でより詳細に説明されるように、許容値は、検出電力がパラメータセットのうちの１つについての範囲内に入った後に最小値まで減少され、そのパラメータセットが更新される。電力値および変動値によって定められる範囲は重なりあってもよく、その場合には複数のパラメータセットが更新され得ることに注意すべきである。
【００３１】
許容値は、無線周波数（radio frequency：ＲＦ）およびＰＡゲインにおける変動についても適応するように操作され得る。電力増幅器への信号を伝送するための回路の無線周波数部分の変動および電力増幅器自体における変動は、一般的に、緩やかな変動である。これらの変動は、温度環境の変化に関連し、たとえば、分の時間スケールであり得る。プレディストーション回路の性能は、ゲインに敏感であるので、所与の期間内に無条件に再推定されることが望ましい。この再推定は、選択されたレートの時間で、Δを増加することによって達成し得る。さらに、いくつかのＰＡは、Ｐ２特性に類似したＰｍａｘ特性を有する。つまり、Ｐｍａｘにおけるパラメータは、全ての電力に対して良好である。このような場合には、パラメータセットルックアップメモリは、単一のパラメータセットを含むだけであって、適切なパラメータ更新コントローラ規則は、推定が実行された最終電力よりも電力が大きいときに、パラメータを再推定することである。図３〜図６の要素は、図１および図２の装置を用いて実現され得、ここで、リアルタイム要素は、論理セルおよび専用の演算・メモリブロックを含み得るＦＰＧＡにおいて利用可能なハードウェアリソースから構築され、残余の要素は、上述のように内蔵プロセッサを用いて実現され得る。
【００３２】
図８を参照して、フローチャートは、本発明の実施形態に従う、電力増幅器における歪みを低減するための方法を示す。具体的には、ステップ８０２にて、集積回路のプレディストーション回路において増幅されるべき信号が受信される。ステップ８０４にて、プレディストーション回路の出力がサンプル捕捉バッファへ結合され、ステップ８０６にて、電力増幅器からの信号がサンプル捕捉バッファへ結合される。ステップ８０８にて、プレディストーション回路のためのパラメータが、サンプル捕捉バッファに結合された推定器回路を用いて生成される。その後、ステップ８１０にて、サンプル捕捉バッファがパラメータセットの生成を必要としているか否かが判断される。もし必要としていなければ、ステップ８１２にて、サンプル捕捉バッファは集積回路装置によって再使用される。そうでなければ、追加のパラメータセットが必要に応じて生成される。測定電力がセットのうちの１つの許容幅内に入ったときに、パラメータセットが生成され得、サンプル捕捉バッファは、バッファが必要とされないときはいつでも再使用され得ることに注意すべきである。つまり、サンプル捕捉バッファは、デュアルポート配置の長所によって、内蔵プロセッサのワーキングメモリでもある。推定の途中で、プロセッサは捕捉バッファ内のデータ処理すること、たとえば、フィルタリングや相関を実行することを必要とする。デュアルポートＲＡＭＳを採用することによって、これは捕捉したデータをいくつかの他のメモリにコピーする必要なく行なわれ、メモリの節約をもたらす。推定の後期のフェーズにおいては、計算は行列で実行される演算で構成され、サンプル捕捉はもはや必要とされない。その時点で、サンプル捕捉バッファは、プロセッサのためのワーキングメモリとして再使用され得る。
【００３３】
図９を参照して、フローチャートは、本発明の実施形態に従う、集積回路におけるプレディストーション回路のための係数を適合する方法を示す。具体的には、ステップ９０２にて、電力増幅器によって増幅されるべき入力信号が、プレディストーション回路において受信される。ステップ９０４にて、入力信号についての情報タグに関連する値が決定される。ステップ９０６にて、タイマ回路の出力が生成される。ステップ９０８にて、タイマ回路の出力に応答して、入力信号についての情報タグに関連する値に基づいて、係数がプレディストーション回路に適応される。タイマ回路は、規則的なインターバルのタイマ信号を生成する周期タイマであり得る。ステップ９１０にて、電力増幅器の出力が、集積回路の捕捉バッファにおいて受信される。ステップ９１２にて、トリガー信号が捕捉バッファに供給されて、プレディストーション回路の出力および決定された値に関連した電力増幅器の出力を捕捉する。ステップ９１４にて、プレディストーション回路の出力が電力増幅器の出力と比較される。ステップ９１６にて、プレディストーション回路に適用されるべき更新された係数が生成される。ステップ９１８にて、入力信号についての情報タグに関連する値に基づいて、プレディストーション回路用の更新された係数を記憶するためのメモリにおいて、書込制御信号が受信される。ステップ９２０にて、入力信号についての情報タグに関連する値に基づいて、更新された係数が、複数のパラメータセットのうちの１つに記憶される。
【００３４】
図１０を参照して、フローチャートは、本発明の実施形態に従う、集積回路におけるプレディストーション回路のための係数を適合する方法を示す。具体的には、ステップ１００２にて、集積回路のプレディストーション回路についての係数を有するパラメータセットについての情報タグに関連した変動値が確立される。ステップ１００４にて、電力増幅器によって増幅されるべき入力信号が、プレディストーション回路において受信される。ステップ１００６にて、入力信号についての情報タグのための値が決定される。ステップ１００８にて、複数のパラメータセットのうちの１つが、決定された値に基づいて選択される。ステップ１０１０にて、電力増幅器の出力が、集積回路の捕捉バッファにおいて受信される。ステップ１０１２にて、プレディストーション回路により出力された信号が、電力増幅器の出力と比較される。その後、ステップ１０１４にて、決定された値が、パラメータセットに関連する情報タグについての値の変動値範囲内であるか否かが判定される。もし範囲内でない場合は、ステップ１０１６にて、パラメータセットについての変動値は、その変動値を増加することによって調整される。もし、その値が範囲内である場合は、ステップ１０１８にて、第１のパラメータセットの係数が更新される。ステップ１０２０にて、変動値はリセットされる。図８〜図１０の方法は、上述の図１〜図７の回路のいずれか、またはいくつかの他の適当な回路を用いて実行され得る
したがって、電力増幅器の出力における歪みを低減するための、新しく新規の回路および方法が説明されたことが理解され得る。開示された発明を含む多くの代替手段および均等物が存在することがわかることが、当業者に理解されるであろう。したがって、本発明は上記の実施形態によって限定されず、以下の特許請求の範囲によってのみ限定される。
【図２】
0005202737.tif 000002
【図３】
0005202737.tif 000003
【図４】
0005202737.tif 000004
【図５】
0005202737.tif 000005
【図６】
0005202737.tif 000006
【図７】
0005202737.tif 000007
【図８】
0005202737.tif 000008
【図９】
0005202737.tif 000009
【図１０】
0005202737.tif 000010
【図１】
0005202737.tif 000011