(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置した画素毎に画素データを供給し表示を行う表示装置において、
各画素は自発光素子を有し、
各画素に電源を供給する第１方向電源ラインを画素の第１方向のライン毎に備え、これら第１方向電源ラインの端部が、外部電源端子に繋がる、前記第１方向と垂直な第２方向電源ラインに接続されており、
前記第２方向電源ラインの抵抗による各第１電源ラインまでの電圧降下に応じた補正データを画素データから演算によって求め、この電圧降下による画素電流への影響を緩和するように入力されてくる画素データを補正データにより補正するものであって、
入力画素データと画素電流の関係を直線とするためのガンマ補正手段を有し、
それぞれの画素の画素電流と比例関係にあるガンマ補正前の画像データと、画素を駆動するための入力データ電圧と比例関係にあるガンマ補正後の画素データを算出すると共に、ガンマ補正前の画像データを用いて前記第１方向電源ラインの電圧降下に比例した第１の補正データと前記第２方向電源ラインの電圧降下に比例した第２の補正データを算出し、算出した第１と第２の補正データを前記ガンマ補正後の画素データに加算することにより補正を行う表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記第１方向は水平走査方向であって第１電源ラインは水平電源ラインであり、前記第２方向は垂直走査方向であって第２電源ラインは垂直電源ラインである表示装置。
【請求項３】
請求項２に記載の表示装置であって、
算出した各水平電源ラインに流れ込む電流値を１フレーム期間保持するメモリを垂直電源ライン毎に備え、
各垂直電源ラインの水平ラインｍまでの電圧降下は、事前に演算によって求めた水平ラインｍ−１までの電圧降下と、１フレーム前の画像データにより算出した各水平電源ラインに流れ込む電流と、現在のフレームのライン１からｍまでの画像データにより算出した水平電源ライン１からｍに流れ込む電流と、垂直電源ラインの抵抗と、を基に最初のライン１から最終のラインＭに向かって順次算出する表示装置。
【請求項４】
請求項２または３に記載の表示装置であって、
前記垂直電源ラインはマトリクス状の画素の配置された画素部の両側に配置されており、水平電源ラインｍに流れ込む電流は、その水平ラインの画素データにより算出したそのラインの全ての画素電流と、その画素データが書き込まれる直前の水平電源ラインｍの両端の電圧降下の差と、水平電源ラインの抵抗と、を基に算出する表示装置。
【請求項５】
請求項２または３に記載の表示装置であって、
前記垂直電源ラインはマトリクス状の画素の配置された画素部の片側に配置されており、水平電源ラインｍに流れ込む電流は、その水平ラインの画素データにより算出したそのラインの全ての画素電流を基に算出する表示装置。
【請求項６】
請求項１〜５のいずれか１つに記載の表示装置であって、
各画素を複数のサブピクセルで構成し、同一画素を構成するサブピクセルには同一の補正データを用いる表示装置。
【請求項７】
請求項１〜６に記載の表示装置であって、
各画素に設けられる自発光素子は、有機ＥＬ素子である表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配置した画素毎に画素データを書き込み、表示を行う表示装置に関する。
【背景技術】
【０００２】
図１に基本的なアクティブ型の有機ＥＬ表示装置における１画素分の回路（画素回路）の構成を、図２に表示パネルの構成の一例と表示パネルへの入力信号を示す。
【０００３】
図２に示すように、画像データ信号、水平同期信号、画素クロック、その他駆動信号がソースドライバ１０に供給される。また、水平同期信号、垂直同期信号、その他駆動信号がゲートドライバ１２に供給される。ソースドライバ１０からは、垂直方向のデータラインＤａｔａが画素部１４の列毎に伸び、ゲートドライバ１２からは水平方向のゲートラインＧａｔｅが画素部１４の行毎に伸びている。
【０００４】
画素回路は、図１に示すように、ソースまたはドレインがデータラインＤａｔａに接続され、ゲートがゲートラインＧａｔｅに接続された選択ＴＦＴ２と、この選択ＴＦＴ２のドレインまたはソースがゲートに接続され、ソースが電源ＰＶｄｄに接続された駆動ＴＦＴ１と、駆動ＴＦＴ１のゲートソース間を接続する保持容量Ｃと、駆動ＴＦＴ１のドレインにアノードが接続されカソードが低電圧電源ＣＶに接続される有機ＥＬ素子３とから構成されている。
【０００５】
水平方向に伸びるゲートライン（Ｇａｔｅ）をハイレベルにして、選択ＴＦＴ２をオンし、その状態で垂直方向に伸びるデータライン（Ｄａｔａ）に表示輝度に応じた電圧を有するデータ信号を載せることで、データ信号が保持容量Ｃに蓄積される。これによって、駆動ＴＦＴ１が保持容量Ｃに蓄積されたデータ信号に応じた駆動電流を有機ＥＬ素子３に供給して、有機ＥＬ素子３が発光する。
【０００６】
ここで、有機ＥＬ素子３の発光量と電流はほぼ比例関係にある。通常、駆動ＴＦＴ１のゲート−ＰＶｄｄ間には画像の黒レベル付近においてドレイン電流が流れ始めるような電圧（Ｖｔｈ）を与える。また、画像データ信号の振幅としては、白レベル付近で所定の輝度となるような振幅を与える。すなわち、画像データ信号により、黒レベルから白レベルのレンジで有機ＥＬ素子３に電流が流れるようにデータラインＤａｔａに供給する電圧を制御する。
【０００７】
表示パネルには、画素部１４毎に複数ビット（例えば、８ビット）のデータからなる画像信号、１ラインの区切りを示す水平同期信号（ＨＤ）、画像データ信号における画素毎のデータの区切りを示す画素クロック、１フレームごとの区切りを示す垂直同期信号（ＶＤ）、その他駆動信号などが入力されてくる。ソースドライバ１０には、画像データ信号、水平同期信号、画素クロック、その他駆動信号が入力され、画素列毎に設けられたデータラインＤａｔａに対応する画像データ信号を順次供給する。また、ゲートドライバ１２には、垂直同期信号、水平同期信号、その他駆動信号が入力され、ソースドライバ１０から各行の画素の画像データ信号がデータラインＤａｔａに供給されるタイミングで該当行のゲートラインＧａｔｅを選択する。これによって、各画素部１４についての画像データ信号が該当画素部１４に書き込まれ、表示が行われる。
【０００８】
図３は、駆動ＴＦＴ１の入力信号電圧（データラインＤａｔａの電圧（データ電圧））に対する有機ＥＬ素子３に流れる電流ＣＶ電流（輝度に対応する）の関係を示している。黒レベル電圧として、Ｖｂを与え、白レベル電圧として、Ｖｗを与えるように、画像データ信号を決定することで、有機ＥＬ素子３における適切な階調制御を行うことができる。
【０００９】
このように、画素の入力信号電圧とその画素における有機ＥＬ素子３に流れる電流は比例関係に無い。そこで、図４に示すように、入力されてくる画像データ信号である画素毎のＲＧＢ信号ｒｎ，ｇｎ，ｂｎ信号は、対応する３つのガンマ補正回路（γＬＵＴ）１６に入力され、ここで画像データ信号と輝度の関係がリニアになるようにしている。図４では、ＲＧＢの画像データ信号ｒｎ，ｇｎ，ｂｎをそれぞれルックアップテーブル形式のガンマ補正回路（γＬＵＴ）１６により補正している。補正された画像データ信号Ｒｎ，Ｇｎ，Ｂｎはソースドライバ１０に入力される。図４において、ソースドライバ１０は、シフトレジスタ１０ａと、データラッチ＆Ｄ／Ａ１０ｂによって形成されている。すなわち、ソースドライバ１０のシフトレジスタ１０ａには、画像データ信号が順次入力され、１水平ライン分の画像データがそろったところでデータラッチ＆Ｄ／Ａ１０ｂにおいて同時にアナログ信号に変換されてデータラインＤａｔａに供給される。なお、表示パネル１８において表示が行われる領域が表示パネル（有効画素領域）１８と図示されている。
【００１０】
ここで、図１の画素回路には配線に伴う浮遊容量と抵抗成分が描かれていないが、実際にはこれらは特性上無視できない分布定数回路を構成している。図２に示すように、各画素に電源電圧を供給するＰＶＤＤラインには、複数の画素部１４が接続されているので、抵抗成分があると他の画素の電流の大小により有機ＥＬ素子３を駆動するトランジスタ（駆動ＴＦＴ１）のソースの電圧が変化してしまう。すなわち、同じＰＶＤＤラインに接続された画素の電流が多いほど、電圧低下が大きくなる。選択ＴＦＴ２がオンとなり、保持容量ＣにＤａｔａ電圧（データ電圧）を書き込んでいる最中にソース電圧の低下が起こると、Ｖｇｓの絶対値が下がるので、画素電流が減少し発光輝度が下がり、従ってＤａｔａ電圧通りの表示が行えなくなる。
【００１１】
この問題を解決するため、特許文献１では、書き込み中の画素の電流をオフするトランジスタを追加し、水平ラインの電圧降下を防止している。
【００１２】
【特許文献１】特開２００６−３００９８０号公報
【特許文献２】特開２００３−０２７９９９号公報
【特許文献３】特開２００４−１７０８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述のように、抵抗成分のある電源ラインを電流が流れることによって、画素回路の電源電圧が低下し、表示輝度が不均一となる。例えば、図６のように電源ラインを配置したパネルの全面に白の画像を表示すると、図に示すような分布で電源電圧の低下が起こる。特にグレーの背景に白のウインドウパターンを表示した場合は、図５に示すようにウインドウの左右（ｂ，ｃ部）がウインドウに近いほど他の背景部分（ｄ，ｅ部）よりも暗くなり、他の部分との境目が目につきやすい。
【００１４】
特許文献２，３では、パネルの片側または両側の垂直方向の電源ラインの抵抗は無視できると仮定して、水平走査方向に画素の並びと平行に電源ラインを引き、この水平方向の電源ラインの抵抗による電圧降下を演算によって求め、入力データに補正を加えている。左右の垂直方向の電源ラインを、パネルを構成するアレイ基板上に形成した場合、抵抗を下げるためには幅を太くする必要があり、パネルの外周の幅に影響を与える。また、十分な幅を確保できない場合は、図６におけるｙ−ｙ‘方向の電圧降下が発生し、輝度が垂直方向に不均一となる。
【課題を解決するための手段】
【００１５】
本発明は、マトリクス状に配置した画素毎に画素データを供給し表示を行う表示装置において、各画素は自発光素子を有し、各画素に電源を供給する第１方向電源ラインを画素の第１方向のライン毎に備え、これら第１方向電源ラインの端部が、外部電源端子に繋がる、前記第１方向と垂直な第２方向電源ラインに接続されており、前記第２方向電源ラインの抵抗による各第１電源ラインまでの電圧降下に応じた補正データを画素データから演算によって求め、この電圧降下による画素電流への影響を緩和するように入力されてくる画素データを補正データにより補正するものであって、入力画素データと画素電流の関係を直線とするためのガンマ補正手段を有し、それぞれの画素の画素電流と比例関係にあるガンマ補正前の画像データと、画素を駆動するための入力データ電圧と比例関係にあるガンマ補正後の画素データを算出すると共に、ガンマ補正前の画像データを用いて前記第１方向電源ラインの電圧降下に比例した第１の補正データと前記第２方向電源ラインの電圧降下に比例した第２の補正データを算出し、算出した第１と第２の補正データを前記ガンマ補正後の画素データに加算することにより補正を行うことを特徴とする。
【００１６】
また、前記第１方向は水平走査方向であって第１電源ラインは水平電源ラインであり、前記第２方向は垂直走査方向であって第２電源ラインは垂直電源ラインであることが好適である。
【００１７】
また、算出した各水平電源ラインに流れ込む電流値を１フレーム期間保持するメモリを垂直電源ライン毎に備え、各垂直電源ラインの水平ラインｍまでの電圧降下は、事前に演算によって求めた水平ラインｍ−１までの電圧降下と、１フレーム前の画像データにより算出した各水平電源ラインに流れ込む電流と、現在のフレームのライン１からｍまでの画像データにより算出した水平電源ライン１からｍに流れ込む電流と、垂直電源ラインの抵抗と、を基に最初のライン１から最終のラインＭに向かって順次算出することが好適である。
【００１８】
また、前記垂直電源ラインはマトリクス状の画素の配置された画素部の両側に配置されており、水平電源ラインｍに流れ込む電流は、その水平ラインの画素データにより算出したそのラインの全ての画素電流と、その画素データが書き込まれる直前の水平電源ラインｍの両端の電圧降下の差と、水平電源ラインの抵抗と、を基に算出することが好適である。
【００１９】
また、前記垂直電源ラインはマトリクス状の画素の配置された画素部の片側に配置されており、水平電源ラインｍに流れ込む電流は、その水平ラインの画素データにより算出したそのラインの全ての画素電流を基に算出することが好適である。
【００２１】
また、各画素を複数のサブピクセルで構成し、同一画素を構成するサブピクセルには同一の補正データを用いることが好適である。
【００２２】
また、各画素に設けられる自発光素子は、有機ＥＬ素子であることが好適である。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、電源ラインにおける各画素への電流供給における電圧降下を適切に見積もれるため、画素毎に供給するデータを適切に補償して表示を行うことができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２５】
図６に、有機ＥＬ素子を各画素に配置した表示パネル１８における電源ライン（ＰＶＤＤライン）と、その端子であるＰＶＤＤ端子の配置例を示す。また、図７に、１水平ラインの抵抗成分に関する等価回路を、図８に垂直ラインの抵抗成分に関する等価回路を示す。
【００２６】
水平画素間の電源ライン（水平ＰＶＤＤライン）の抵抗及び水平ライン間の垂直電源ライン（垂直ＰＶＤＤライン）の抵抗は同じとして、これをそれぞれＲｈ，Ｒｖとする。また、水平ＰＶＤＤラインの左側端部Ｘ点及び右側端部Ｙ点から画素までの距離は画素間の距離とは異なり、抵抗もＲｈとは異なると考えられ、この抵抗をそれぞれＲｈ１＋ＲｈおよびＲｈ２とする。垂直の電源ラインの端部も同様にライン間の抵抗とは異なるとし、この抵抗をＲｖ１＋Ｒｖ及びＲｖ２とする。
【００２７】
まず、ｍライン目においてＸ点及びＹ点の電圧が決まっていると仮定して、Ｘ点から画素ｎまでの電圧降下ΔＶｍｎを求める。次に、垂直電源ラインの電圧降下を含めたＰＶＤＤ端子からＸ点までの電圧降下ΔＶＬｍを求めてΔＶｍｎに加算し、画素ｎまでの電圧降下を求める。この電圧を信号電圧に加算してパネルに入力すれば目的の画素電流が流れることになる。実際には、Ｘ点及びＹ点の電圧は水平画素の信号が上から下に向かって書き換わるごとに変化してゆく。これは、画素データの内容次第で水平ラインに流れ込む電流値が変化し、垂直方向の電圧降下が変化するためである。従って、次のような手順でＸ点とＹ点の電圧を計算してゆくこととする。
【００２８】
初期画像が全面黒であるとすれば、図８において、ｊＬ１〜ｊＬＭ及びｊＲ１〜ｊＲＭは全て０である。従って、ΔＶＬ１とΔＶＲ１は０であると考え、この電圧値を使用して、１ライン目の画素に新たなデータが書き込まれた時のｊＬ１とｊＲ１を求める。次に、２ライン目のデータが書き込まれる前にはすでに、ｊＬ１とｊＲ１の影響でΔＶＬ２とΔＶＲ２は０ではなくなっており、この電圧を計算する。この結果得られたΔＶＬ２とΔＶＲ２を使用してｉＬ２を求める。同様に、ｊＬ１とｊＬ２、及びｊＲ１とｊＲ２を考慮してΔＶＬ３とΔＶＲ３を求めるというように、逐次各ラインの電圧降下と電流値を一番下のラインまで計算してゆく。さらに、次のフレームの１ライン目ではその前のフレームで求めたｊＬ１〜ｊＬＭとｊＲ１〜  ｊＲＭから新たにΔＶＬ１とΔＶＲ１を求め、これらと新たな画素データを用いて電流を計算する。２ライン目では、このｊＬ１，ｊＲ１と前のフレームのｊＬ２〜ｊＬＭ及びｊＲ２〜ｊＲＭからΔＶＬ２とΔＶＲ２、及びｊＬ２とｊＲ２を求める。このようにして、水平ラインの両端の電圧と新たに書き込まれる画素データによる電流を計算し、逐次更新してゆく。
【００２９】
厳密には、新たな水平ラインのデータが書き込まれるごとにそのライン自身の電流で両端の電圧が変化し、他の水平電源ラインに流れる電流の左右から流れ込む電流の比率が変化する。すなわち、画像が大きく変化すると左右の垂直電源ラインの電圧分布が変化してしまう。ただ、左右の垂直電源ラインの全抵抗が数Ω以下で、水平電源ライン（水平ＰＶＤＤ）の全抵抗が数ＫΩとすれば影響は比較的少なく、また画像の変化がなければフレームの更新を重ねるごとに誤差が減少してゆき最終的に収束するので、視覚上目に付きにくい。また、すでにデータが書き込まれている水平ラインの輝度への影響は無い。これは、保持容量の両端の電位は変わらないので、書き込みが行われた時の電流値が保持されるからである。
【００３０】
「具体例」
まず、水平ラインｍのＸ点から画素ｎまでの電圧降下（ΔＶｍｎ）は、次式のようにΔＶｍ（ｎ−１）を用いて表される。
【数１】
0005138428.tif 000002
0005138428.tif 000003
0005138428.tif 000004
0005138428.tif 000005
・
・
・
0005138428.tif 000006
【００３１】
ここで、ｊＬｍは、図７の左のＰＶＤＤラインから流入する電流で、Ｘ点、Ｙ点の電圧をそれぞれＰＶＤＤ−ΔＶＬｍ、ＰＶＤＤ−ΔＶＲｍとすれば次式で表される。
【数２】
0005138428.tif 000007
【００３２】
次に、垂直ＰＶＤＤラインの電圧降下を求める。図８において、ＰＶＤＤ１端子から水平ラインｍまでの左側垂直ＰＶＤＤラインの電圧降下（ΔＶＬｍ）は次式のようにΔＶＬ（ｍ−１）を用いて表すことができる。
【数３】
0005138428.tif 000008
0005138428.tif 000009
0005138428.tif 000010
0005138428.tif 000011
・
・
・
0005138428.tif 000012
【００３３】
ここで、ｑＬはＰＶＤＤ１から流入する電流で、ＰＶＤＤ１とＰＶＤＤ２ともに同じ電圧が印加されているとすれば次式で表される。
【数４】
0005138428.tif 000013
【００３４】
ここで、ｊ’Ｌｍは１フレーム前に左側垂直電源ラインから水平電源ラインｍに流れ込んだ電流である。
【００３５】
右側の垂直ＰＶＤＤラインから水平ＰＶＤＤラインに流れ込む電流は水平ラインｍの全ての画素の電流の合計からｊＬｍを減算すれば求まる。すなわち、
【数５】
0005138428.tif 000014
となる。
【００３６】
右側の垂直ＰＶＤＤラインの電圧降下はｊＲｍを用いると、ｊＬｍと同様に、
【数６】
0005138428.tif 000015
0005138428.tif 000016
0005138428.tif 000017
0005138428.tif 000018
・
・
・
0005138428.tif 000019
【００３７】
ここで、ｊ’Ｒｍが１フレーム前に右側垂直電源ラインから水平電源ラインｍに流れ込んだ電流とすれば、ｑＲは、
【数７】
0005138428.tif 000020
【００３８】
数１のΔＶｍｎに数３と数６で求まるΔＶＬｍとΔＶＲｍを代入することにより、Ｘ点から画素の電源ＰＶｄｄまでの電圧降下が求まる。このΔＶｍｎとΔＶＬｍを加算し、入力信号電圧の絶対値に加えてパネルに入力すれば、目的の画素電流が流れることになる。
【００３９】
ところで、Ｄ／Ａ変換前の画像データ（Ｄｍｎ）と画素駆動電圧（Ｄａｔａラインの電圧Ｖｍｎ）とは比例関係にあるので、比例定数をＡとすれば、Ｄｍｎ＝ＡＶｍｎ、ΔＤｍｎ＝ＡΔＶｍｎ、ΔＤＬｍ＝ＡΔＶＬｍ及びΔＤＲｍ＝ＡΔＶＲｍと表せる。また、入力データと画素電流の関係を直線とするためのガンマ補正機能を有する表示装置において、画素電流（ｉｍｎ）はガンマ補正前の画像データ（ｄｍｎ）と比例関係にあるので、比例定数をＫとすれば、ｉｍｎ＝Ｋｄｍｎと表せる。ＪＬｍ＝ＡｊＬｍとすれば、数１から数３はそれぞれ、γＬＵＴ前後の画像データを用いて次のように書き換えることができる。
【００４０】
数１より、次式が導かれる。
【数８】
0005138428.tif 000021
ただし、ΔＤｍ０＝ＪＬｍＲｈ１
【００４１】
数２より、次式が導かれる。
【数９】
0005138428.tif 000022
【００４２】
数３より、次式が得られる。
【数１０】
0005138428.tif 000023
ただし、ΔＤＬ０＝ＱＬＲｖ１
【００４３】
ここでＱＬは、次のように表される。
【数１１】
0005138428.tif 000024
【００４４】
ここで、Ｊ’Ｌｍは１フレーム前に左側電源ラインから水平ラインｍに流れ込んだ電流に対応する。
【００４５】
同様にして、ＪＲｍ＝ＡｊＲｍとすれば、数５より、次式が導かれる。
【数１２】
0005138428.tif 000025
【００４６】
数６より、次式が得られる。
【数１３】
0005138428.tif 000026
ただし、ΔＤＲ０＝ＱＲＲｖ３
【００４７】
ここで、ＱＲは、次式で表される。
【数１４】
0005138428.tif 000027
【００４８】
図９から図１１に上式を実現する補正回路の一例を示す。図９に示すように、データ（ｍ＋１行、ｎ列目のデータｄ（ｍ＋１）ｎ）が入力されてくる。１ライン遅延回路３０の出力には１ライン前のデータｄｍｎが出力されており、このデータｄｍｎは、γルックアップテーブルγＬＵＴに供給され、γ補正されたデータＤｍｎとなる。そして、このデータＤｍｎに加算器３２，３４において、それぞれ補正値ΔＤｍｎおよびΔＤＬｍが加算され、補正後のデータＤｍｎ＋ΔＤｍｎ＋ΔＤＬｍが出力される。
【００４９】
また、補正値の算出のため、データｄ（ｍ＋１）ｎは、乗算器３６で上述した２つの比例定数ＡとＫが乗算された後、ＪＬｍ＆ＪＲｍ生成ブロック３８に供給される。求められたＪＬｍとＪＲｍは、ΔＤｍｎ＆ΔＤＬｍ生成ブロック４０に供給され、ここでΔＤｍｎとΔＤＬｍが求められ、これがＪＬｍ＆ＪＲｍ生成ブロック３８にフィードバックされる。また、ΔＤｍｎ＆ΔＤＬｍ生成ブロック４０で生成されたΔＤＬｍは上述の加算器３４に供給される。
【００５０】
ＪＬｍ＆ＪＲｍ生成ブロック３８で生成されたＪＬｍは、加算器４２供給される。ここで、１ライン遅延回路３０の出力ｄｍｎは乗算器４４で定数ＡＫが乗算された後、加算器４６でその加算結果を１クロック遅延回路４８で１クロック遅延された出力と加算される。従って、１クロック遅延回路４８の出力には、累積値であるＡＫΣｄｍｋ（ｋ＝１〜ｎ−１）が得られる。このＡＫΣｄｍｋ（ｋ＝１〜ｎ−１）が加算器４２にマイナス値として供給され、従って、加算器４２の出力に、ＪＬｍ−ＡＫΣｄｍｋ（ｋ＝１〜ｎ−１）が得られる。この加算器４２の出力は、Ｒｈが乗算された後、加算器４６に供給される。この加算器４６には、その出力を１クロック遅延回路４８を介して帰還したデータが加算されるため、累積演算出力が得られる。また、ＪＬｍ＆ＪＲｍ生成ブロック３８の出力であるＪＬｍにはＲｈ１が乗算されて、１ラインの最初で初期値として１クロック遅延回路４８にセットされる。従って、加算器４６からは、１つめの画素データについては、ＪＬｍＲｈ１が、また、それ以降の画素についてはΔＤｍｎ＝ΔＤｍ（ｎ−１）＋（ＪＬｍ−ＡＫΣｄｍｋ（ｋ＝１〜ｎ−１））Ｒｈに従った値が出力され、これが加算器３２に供給される。
【００５１】
図１０には、ＪＬｍ＆ＪＲｍ生成ブロック３８の構成例が示されている。乗算器３６の出力である、ＡＫｄ（ｍ＋１）ｎは、乗算器５０に供給され、ここで（Ｎ−ｋ）Ｒｈ＋Ｒｈ２生成部５２からの（Ｎ−ｋ）Ｒｈ＋Ｒｈ２が乗算される。なお、この（Ｎ−ｋ）Ｒｈ＋Ｒｈ２生成部５２には、カウンタ５４からカウント数ｋが供給される。
【００５２】
乗算器５１の出力は、加算器５６に供給され、ここで加算器５６の出力を１クロック遅延する１クロック遅延回路５８の出力と加算され、累積演算がなされ、この累積結果が水平同期信号ＨＤに同期してラッチ６０にラッチされる。従って、このラッチ６０の出力は、ＡＫΣｄｍｋ｛（Ｎ−ｋ）Ｒｈ＋Ｒｈ２｝（ｋ＝１〜Ｎ）となり、これが１水平期間維持される。加算器６２には、加算器６４の出力が供給されている。この加算器６４は、ΔＤｍｎ＆ΔＤＬｍ生成ブロック４０から供給されるΔＤＲｍからΔＤＬｍを減算するものであり、ΔＤＲｍ−ΔＤＬｍが加算器６２に供給される。そして、加算器６２の出力には、１／（ＮＲｈ＋Ｒｈ１＋Ｒｈ２）が乗算され、ＪＬｍとなって（数９参照）出力される。
【００５３】
また、ＡＫｄ（ｍ＋１）ｎは、加算器６８に供給され、ここで加算器６８の出力を１クロック遅延回路７０で遅延させたものと加算されることで累積され、この加算器６８の出力がラッチ７２で水平同期信号のタイミングでラッチされ、ＡＫΣｄｍｋ（ｋ＝１〜Ｎ）が得られ、これが加算器７４に供給され、ここでＪＬｍが減算されて、ＪＲｍが得られ（数１２参照）、これが出力される。
【００５４】
図１１には、ΔＤＬｍ＆ΔＤＲｍ生成ブロック４０の構成が示してある。ＪＬｍは、１フレーム遅延回路に供給され、この１フレーム遅延回路８０からは１フレーム遅れのＪ’Ｌｍが出力される。このＪ’Ｌｍは、加算器８２でＪＬｍから減算され、乗算器９０に供給される。この乗算器９０には、（Ｍ−ｋ）Ｒｖ＋Ｒｖ２が供給されており、（ＪＬｍ−Ｊ’Ｌｍ）｛（Ｍ−ｋ）Ｒｖ＋Ｒｖ２｝が乗算器９０の出力に得られる。ここで、ｋはＨＤをカウンタ８４でカウントすることにより生成され、（Ｍ−ｋ）Ｒｖ＋Ｒｖ２は（Ｍ−ｋ）Ｒｖ生成回路８６の出力とＲｖ２を加算器８８で加算することにより生成される。ＪＬｍは、乗算器９２にも供給され、ここで（Ｍ−ｋ）Ｒｖ＋Ｒｖ２が乗算される。この乗算器９２の出力は、加算器９４に供給され、その出力が、水平同期信号ＨＤに基づきラッチし垂直リセット信号（Ｖリセット）によってリセットされるラッチ９６に接続され、このラッチ９６の出力が加算器９４に供給される。従って、この加算器９４には、１垂直期間分の加算結果が得られ、この加算結果が水平同期信号ＶＤのタイミングでラッチ９８に初期値として供給される。すなわち、前のフレームの加算結果が今回のフレームの最初に供給される。
【００５５】
ラッチ９８の出力は、加算器１００に供給され、乗算器９０の出力と加算される。そして、加算器９０の出力が水平同期信号ＨＤに同期してラッチ９８にラッチされる。従って、このラッチ９８には、１フレームの最初において、加算器９４の出力であるΣＪ’Ｌｋ｛（Ｍ−ｋ）Ｒｖ＋Ｒｖ２｝（ｋ＝１〜Ｍ）がラッチされ、その後乗算器９０の出力が加算されてｍまでの累積結果であるΣ（ＪＬｋ−Ｊ’Ｌｋ）｛（Ｍ−ｋ）Ｒｖ＋Ｒｖ２｝（ｋ＝１〜ｍ）が初期値に加算された、Σ（ＪＬｋ−Ｊ’Ｌｋ）｛（Ｍ−ｋ）Ｒｖ＋Ｒｖ２｝（ｋ＝１〜ｍ）＋ΣＪ’Ｌｋ｛（Ｍ−ｋ）Ｒｖ＋Ｒｖ２｝（ｋ＝１〜Ｍ）が加算器１００の出力として得られる。加算器１００の出力には、乗算器１０２において、１／（ＭＲｖ＋Ｒｖ１＋Ｒｖ２）が乗算され、数１１のＱＬが得られる。
【００５６】
また、ＪＬｍは、加算器１０６にも供給される。この加算器１０６の出力は、ＶＤのタイミングでリセットされ水平同期信号ＨＤでラッチされるラッチ１０８に接続されており、ラッチ１０８の出力が加算器１０６に供給される。従って、ラッチ１０８には、ＪＬ（ｍ−１）までの積算である、ΣＪＬｋ（ｋ＝１〜ｍ−１）がラッチされ出力される。同時に、このラッチ１０８の出力が加算器１０４に入力され、加算器１０４でＱＬから減算される。加算器１０４の出力には、乗算器１１４でＲｖが乗算されて、（ＱＬ−ΣＪＬｋ（ｋ＝１〜ｍ−１））Ｒｖが得られ、これが加算器１１６に供給される。加算器１１６の出力は水平同期信号ＨＤでラッチするラッチ１１０を介し加算器１１６に供給され、水平ライン毎に積算される。また、ＱＬは、乗算器１１２でＲｖ１が乗算された後、ラッチ１１０にフレームの最初の垂直同期信号ＶＤのタイミングで初期値としてセットされる。従って、乗算器１１２からの初期値ΔＤＬ０＝ＱＬＲｖ１に乗算器１１４の出力が水平ライン毎に順次加算されて、数１０に示されるΔＤＬｍが得られる。
【００５７】
また、ＪＲｍについても、基本的に同様の回路が設けられている。すなわち、乗算器９２ｒ、１フレーム遅延回路８０ｒ、加算器８２ｒ、加算器１０６ｒには、ＪＬｍに代えて、ＪＲｍが供給され、加算器８８ｒには、Ｒｖ２に代えてＲｖ４が供給される他は、同一の符号の部材は、同様の構成で入力されてくる信号を処理して出力する。これによって、加算器１１６ｒの出力にΔＤＲｍが得られる。
【００５８】
ここで、図１１において、１フレーム遅延回路８０，８０ｒは、垂直ライン数（Ｍ）に相当するサイズのメモリで構成される。例えば、Ｊ’Ｌｍが８ビットであればＭバイトとなり必要とするメモリサイズは比較的小さい。また、１フレーム前のデータしか使用しないので、ＦＩＦＯタイプのメモリを使用することもできる。
【００５９】
図１２には、データ信号の補正および表示パネルの全体構成について示してある。基本的に図４と同様であり、画素毎のＲＧＢ信号であるｒｍｎ，ｇｍｎ，ｂｍｎは、γＬＵＴ＆補正演算回路２０に入力され、ここでγ補正だけでなく、上述した補正演算を受け、ソースドライバに供給される。
【００６０】
ここで、複数の原色によりカラーディスプレイを構成する場合、有機ＥＬ素子の効率は通常色によって異なるので、比例定数Ｋは色毎に異なる。したがって、画素の色に応じて対応する比例定数Ｋを使用する必要がある。
【００６１】
一方、連続したＲＧＢの３サブピクセル間の電圧降下は非常に小さいので無視できると考えれば、電圧降下の演算は連続したＲＧＢ３サブピクセルに１度でも良い。図１３のようにΔＶｍｎを定義し、ＲＧＢ３色に同一の補正値を与えるとすれば、γＬＵＴ＆補正演算及びＪＬｍ＆ＪＲｍ生成のブロック図はそれぞれ図１４及び図１５のようになる。また、サブピクセルの数をＰとし、ｐ番目のサブピクセルの前述の比例定数ＫをＫｐ、水平ラインｍのｎ画素目のｐ番目のサブピクセルの入力データをｄｍｐｎ、水平ラインｍのｎ番目の画素用の補正データをＤｍｎとして一般化した場合、ΔＤｍｎは以下のようにしてΔＤｍ（ｎ−１）から順次求めることができる。
【数１５】
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【００６２】
図１４において、比例定数を乗算する乗算回路３６，４４はそれぞれ、ＲＧＢの各信号及び１ライン遅延後のＲＧＢの各信号に対し、それぞれＡＫｒ，ＡＫｇ，ＡＫｂを乗算し、これらを加算する。また、１ライン遅延後のＲＧＢ各信号は、乗算回路１２０において、それぞれＡＫｒ，２ＡＫｇ，３ＡＫｂを乗算して加算した後、Ｒｈを乗算する乗算回路１２２、１クロック遅延回路１２４を介し、加算回路１２６で乗算回路４５の出力と加算される。得られたΔＤｍｎとΔＤＬｍは加算器２２において加算し、その加算結果を３つの加算器２４において、ＲＧＢ各信号に加算する。
【００６３】
また、図１５のＪＬｍ＆ＪＲｍ生成回路において、乗算器５１には、３（Ｎ−ｋ）Ｒｈ＋Ｒｈ２生成回路５２ａからの（Ｎ−ｋ）Ｒｈ＋Ｒｈ２が供給される。また、乗算器６６ａでは、１／（３ＮＲｈ＋Ｒｈ１＋Ｒｈ２）が乗算される。
【００６４】
さらに、ＡＲｈΣｊＫｊｄｍｊｎ（ｊ＝１〜Ｐ）の項をＰＡＲｈΣＫｊｄｍｊｎ（ｊ＝１〜Ｐ）と置き換えた場合の誤差は無視できると考えれば、ΔＤｍｎを求める式は以下の数１６のように書き換えることができる。図１６に示すように、１クロック遅延回路１３０を付加する代わりに、乗算器１２０、乗算器１２２、１クロック遅延回路１２４、加算器１２６を省略することができる。
【数１６】
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【００６５】
「その他の例」
垂直ＰＶＤＤラインから外部端子までの配線として各種の構成が考えられるが、図１７にいくつかの例を示す。図１７Ａでは、電流が図６におけるＰＶＤＤ１及びＰＶＤＤ３のみから流入すると考え、数４及び数１１における｛（Ｍ−ｋ）Ｒｖ＋Ｒｖ２｝／（ＭＲｖ＋Ｒｖ１＋Ｒｖ２）の項と、数７及び数１４における｛（Ｍ−ｋ）Ｒｖ＋Ｒｖ４｝／（ＭＲｖ＋Ｒｖ３＋Ｒｖ４）の項とを１として、ｑＬとＱＬを計算すれば良い。図１７Ｂまたは図１７Ｃでは、図１７Ａにおいて垂直ＰＶＤＤラインから端子までの配線の抵抗をＲｖ１＋Ｒｖ及びＲｖ３などとして計算すればよい。図１７Ｄの場合は、垂直ＰＶＤＤラインが左側のみとなっている。この場合は、数２及び数９において｛（Ｎ−ｋ）Ｒｈ＋Ｒｈ２｝／（ＭＲｈ＋Ｒｈ１＋Ｒｈ２）の項を１とし、さらにΔＤＲｍ−ΔＤＬｍを０としてｊＬｍとＪＬｍを計算する。また、数４及び数１１において｛（Ｍ−ｋ）Ｒｖ＋Ｒｖ２｝／（ＭＲｖ＋Ｒｖ１＋Ｒｖ２）の項を１として、ｑＬとＱＬを計算すれば良い。この場合、前述した画像が大きく変化した時の水平ＰＶＤＤラインの両端の電圧の変化の問題は無いので、より正確な補正が可能である。
【図面の簡単な説明】
【００６６】
【図１】画素回路の構成を示す図である。
【図２】表示パネルの構成を示す図である。
【図３】入力信号電圧に対する有機ＥＬ素子に流れる電流の関係を示す図である。
【図４】ＲＧＢ信号のを含む表示装置の構成を示す図である。
【図５】表示パネルの表示の状態を示す図である。
【図６】所定の画素の電圧降下を示す図である。
【図７】水平ライン方向における各画素の電圧降下を示す図である。
【図８】垂直の電源ラインにおける電圧降下を示す図である。
【図９】γＬＵＴ＆補正演算についての構成を示す図である。
【図１０】ＪＬｍ＆ＪＲｍ生成ブロックの構成を示す図である。
【図１１】ΔＤｍｎ＆ΔＤＬｍ生成ブロックの構成例を示す図である。
【図１２】ガンマ補正および補正演算を含む表示装置の構成を示す図である。
【図１３】サブピクセルを含めた電源ラインの電圧降下を示す図である。
【図１４】γＬＵＴ＆補正演算回路の構成を示す図である。
【図１５】ＪＬｍ＆ＪＲｍ生成ブロックの他の構成例を示す図ある。「
【図１６】γＬＵＴ＆補正演算回路の他の構成を示す図である。
【図１７Ａ】ＰＶＶＤＤ端子の構成例を示す図である。
【図１７Ｂ】ＰＶＶＤＤ端子の構成例を示す図である。
【図１７Ｃ】ＰＶＶＤＤ端子の構成例を示す図である。
【図１７Ｄ】ＰＶＶＤＤ端子の構成例を示す図である。
【符号の説明】
【００６７】
１０  ソースドライバ、１２  ゲートドライバ、１４  画素部、１８  表示パネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005138428.tif 000050
【図１４】
0005138428.tif 000051
【図１５】
0005138428.tif 000052
【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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