(57)【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
正極性映像信号を第１のトランジスタによりサンプリングして第１の保持容量に一定期間保持させ、前記第１の保持容量に保持された正極性映像信号電圧をソースフォロワを構成する第２のトランジスタと第１のスイッチングトランジスタを通して前記画素電極に印加する正極性側信号画素回路部と、
負極性映像信号を第３のトランジスタによりサンプリングして第２の保持容量に前記一定期間保持させ、前記第２の保持容量に保持された負極性映像信号電圧をソースフォロワを構成する第４のトランジスタと第２のスイッチングトランジスタを通して前記画素電極に印加する負極性側信号画素回路部と、
を備え、
半導体基板上に層間膜を介在させて積層された複数のメタル層にて形成される前記正極性側信号画素回路部と前記負極性側信号画素回路部との互いに対になっている回路構成要素及び配線同士が、前記メタル層上の複数の画素の列方向に平行な第１の画素中心線及び前記複数のメタル層の断面方向に平行な第２の画素中心線の一方又は両方に対して線対称で配置されると共に、所定の一の前記メタル層上の前記第２のトランジスタの電源配線と前記第４のトランジスタの電源配線とが、前記第１の画素中心線に平行に、かつ、前記画素の外周位置に形成されており、
前記第１及び第２のスイッチングトランジスタを垂直走査周期より短い所定の周期で切り替えて、前記第１及び第２の保持容量に保持された前記正極性映像信号電圧及び前記負極性映像信号電圧を前記画素電極に交互に印加して前記液晶素子を交流駆動することを特徴とする液晶表示装置。
【請求項２】
一組の前記２本のデータ線のうち、前記正極性映像信号を前記第１のトランジスタに供給する第１のデータ線が前記正極性側信号画素回路部の配線として、前記負極性映像信号を前記第３のトランジスタに供給する第２のデータ線が前記負極性側信号画素回路部の配線として、それぞれ所定の一の前記メタル層上の前記第１の画素中心線に平行に、かつ、画素の略中央位置に形成されていることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記画素電極と前記半導体基板上の前記第１及び第２のスイッチングトランジスタの出力端子とを電気的に接続する画素電極配線のための前記複数のメタル層のそれぞれに形成される第１のスルーホール及びコンタクト位置を、前記第１の画素中心線及び前記第２の画素中心線上の位置に配置すると共に、
前記複数のメタル層のうち隣接する第１及び第２のメタル層とその第１及び第２のメタル層の間の前記層間膜とにより形成される前記第１及び第２の保持容量のうち、前記第１の保持容量と前記半導体基板上の前記第１及び第２のトランジスタとを電気的に接続する第１の容量接続配線のための所定の二以上のメタル層のそれぞれに形成される前記正極性側信号画素回路部内の第２のスルーホール及びコンタクト位置と、前記第２の保持容量と前記半導体基板上の前記第３及び第４のトランジスタとを電気的に接続する第２の容量接続配線のための前記所定の二以上のメタル層のそれぞれに形成される前記負極性側信号画素回路部内の第３のスルーホール及びコンタクト位置を、前記第１の画素中心線に対して線対称で、かつ、画素の略中央部の位置に、前記第１のスルーホール及びコンタクト位置に近接させて配置し、
前記第１及び第２のメタル層のうち前記半導体基板に近接する側の一方のメタル層には、少なくとも前記第１〜第３のスルーホール及びコンタクト位置を除いた画素中央部分のみに開口部を設けたことを特徴とする請求項１又は２記載の液晶表示装置。
【請求項４】
前記画素は、前記第１及び第２のスイッチングトランジスタと共に前記画素電極にドレインが接続された定電流負荷トランジスタを有し、前記複数のメタル層のうち前記半導体基板に最も近接したメタル層の画素中央部に、前記半導体基板上の前記定電流負荷トランジスタのドレインと前記画素電極とを電気的に接続するための接続線のスルーホール及びコンタクトを形成したことを特徴とする請求項１〜３のうちいずれか一項記載の液晶表示装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶素子を交流駆動する液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置として、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００３】
図９は、この液晶表示装置の一画素の一例の等価回路図を示す。同図において、一つの画素１０は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択トランジスタＱ１及びＱ２と、各々の極性の映像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、トランジスタＱ３〜Ｑ７と、液晶素子ＬＣとからなる。なお、トランジスタＱ１〜Ｑ７は、図９の例ではすべてＮチャンネル電界効果トランジスタ（ＦＥＴ）であるが、これに限定されるものではない。液晶素子ＬＣは、互いに対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶層（表示体）ＬＣＭが挟持された周知の構造である。トランジスタＱ３とＱ７、及びトランジスタＱ４とＱ７は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタＱ３、Ｑ４が信号入力トランジスタ、トランジスタＱ７が定電流源負荷として機能する。トランジスタＱ７は極性切り替えスイッチングトランジスタＱ５、Ｑ６の後段、すなわち画素電極ＰＥノードに配置され、正極性、負極性のソースフォロワ・バッファ双方の負荷として共通に機能する構成となっている。ＭＯＳトランジスタのソースフォロワ・バッファの入力抵抗はほぼ無限大で、保持容量Ｃs1及びＣs2の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。
【０００４】
また、画素部データ線は、各画素について正極性用データ線Ｄi+、負極性用データ線Ｄi-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＱ１、Ｑ２の各ドレイン端子は各々正極性用データ線Ｄｉ+、負極性用データ線Ｄｉ-に接続され、各ゲート端子は同一行について行走査線（ゲート線）Ｇjに接続されている。また、配線ＢがトランジスタＱ７のゲートに接続されている。また、配線Ｓ+、Ｓ-はゲート制御信号用の配線で、それぞれトランジスタＱ５、Ｑ６のゲートに別々に接続されている。更に、行走査線Ｇjが同じ行の複数の画素のトランジスタＱ１及びＱ２にそれぞれ共通接続されている。
【０００５】
次に、この画素１０の交流駆動制御の概要について図１０のタイミングチャートと共に説明する。図１０（Ａ）は、垂直同期信号ＶＤを示し、図１０（Ｂ）は、図９の画素１０におけるトランジスタＱ７のゲートに印加される配線Ｂの負荷特性制御信号を示す。また、図１０（Ｃ）は、上記画素１０における正極性側駆動電圧を転送するスイッチングトランジスタＱ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｄ）は、上記画素１０における負極性側駆動電圧を転送するスイッチングトランジスタＱ６のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。
【０００６】
なお、図１１は、画素に書込まれる正極性映像信号ａと、負極性映像信号ｂの黒レベルから白レベルまでの関係を示す。正極性映像信号ａは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルであるのに対し、負極性映像信号ｂは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルである。正極性映像信号ａと負極性映像信号ｂの反転中心は、ｃで示される。
【０００７】
図９において、図１０（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図１０（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素駆動電極ＰＥノードが正極性の映像信号レベルに充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【０００８】
一方、図１０（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが負極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【０００９】
以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチングに同期して、配線Ｂの負荷特性制御信号によりトランジスタＱ７を間欠的にアクティブとする動作を繰り返すことで、液晶素子ＬＣの画素電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図１０（Ｅ）に示すように印加される。画素１０は保持電荷を直接画素電極ＰＥに転送するのではなく、ソースフォロワ・バッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【００１０】
また、図１０（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶層ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧との差電圧である。図１０（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との電位差の絶対値が常に同一となり、液晶層ＬＣＭには図１０（Ｇ）に示すような直流成分のない交流電圧ＶＬＣが印加される。このように、画素１０では、共通電極ＣＥの印加電圧を画素電極ＰＥと逆相で切り替えることによって、画素電極ＰＥ側に供給する電圧の振幅を小さくすることができるため、駆動回路側のトランジスタ耐圧や消費電力を低減できる。
【００１１】
また、保持容量Ｃs1、Ｃs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワ回路であるトランジスタＱ３、Ｑ４を介して読み出され、図１０（Ｃ）、（Ｄ）に示したように配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタＱ５、Ｑ６により交互に選択されて画素電極ＰＥに正極性、負極性に反転する図１０（Ｅ）に示した駆動電圧ＶＰＥとして印加される。この図９に示した画素１０は、１垂直走査期間（１フレーム）に１度、保持容量Ｃs1、Ｃs2に正極性、負極性の各映像信号電圧を書き込んでしまえば、次のフレームの映像信号電圧が保持されるまでの１フレーム期間、何回でも保持容量Ｃs1、Ｃs2から映像信号電圧を読み出し、トランジスタＱ５、Ｑ６を交互に切り替えて液晶素子ＬＣを交流駆動できる。従って、画素１０は、映像信号の書き込み周期とは独立に垂直走査周波数の制約のない、高い駆動周波数で液晶素子ＬＣを交流駆動することができる。
【００１２】
この交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例えば垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、フルハイビジョンの垂直周期走査線数１１２５ラインで構成されているとする。画素回路の極性切り替えを１５ライン期間程度の周期で行うとすれば、液晶素子の交流駆動周波数は２.２５ｋＨz（＝６０（Hz）×１１２５÷（１５×２））となり、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。それにより、液晶素子の交流駆動周波数が低周波数の場合に比べて、焼き付きを防止でき、また信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の液晶表示装置は、図９に示したように、１つの画素１０内にトランジスタが７つ必要であるため、各々のトランジスタＱ１〜Ｑ７に信号を供給する配線数が多い。これは、画素回路そのものに極性反転機能を備えており、これを高速で制御することで垂直走査周波数の制約のない高い周波数での交流駆動を実現しているため、信号書き込みの配線や極性切り替えトランジスタのオンとオフを制御するための配線を画素１０内に配置しているためである。この信号書き込みの配線や極性切り替えトランジスタのオンとオフを制御するための配線は、ＧＮＤと電源電圧を振幅とするロジックで駆動される配線（すなわち、ロジック配線）である。
【００１５】
一方、極性切り替えの間、図９に示す画素１０内の正極性用保持容量Ｃs1と負極性用保持容量Ｃs2とは、液晶素子ＬＣを駆動するための正負の両極性のアナログ電圧を固定保持する必要がある。上記の保持するアナログ電圧に例えば数ｍＶの電位変動があると、表示される絵に電位変動した部分の模様が視覚されてしまうためである。従って、保持容量Ｃs1及びＣs2は、フローティングになっている正負の両極性の保持電圧を所定の保持時間（例えば、１フレーム）、固定する必要がある。
【００１６】
しかし、保持容量Ｃs1及びＣs2にはロジック配線に付随する寄生容量があり、その寄生容量の値は特に一画素内の配線数が多い画素１０では大きい。このため、画素１０では、正負の両極性の保持電圧はロジック配線と保持容量との間の寄生容量によって、所定の保持時間内で数ｍＶ変動してしまう。この寄生容量をなくすことは原理上できない。また、保持容量Ｃs1とロジック配線との間の第１の寄生容量と、保持容量Ｃs2とロジック配線との間の第２の寄生容量とに相対的な違いがあると、ロジック配線の信号レベル変化に伴って正負の両極性の保持電圧がそれぞれ変化してしまい、その結果、液晶駆動電圧のダイナミックレンジが小さくなってしまったり、フリッカーや輝度低下、焼き付きが発生するという問題がある。
【００１７】
この問題について、図１２と共に説明する。図１２は、図９に示した一画素の回路に上記の寄生容量を含めて表した等価回路図を示す。図１２中、図９と同一構成部分には同一符号を付し、その説明を省略する。図１２において、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４は、正極性用保持容量Ｃs1と配線Ｂ、Ｇj、Ｓ+、Ｓ-との間の寄生容量を示し、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４は、負極性用保持容量Ｃs2と配線Ｂ、Ｇj、Ｓ+、Ｓ-との間の寄生容量を示す。
【００１８】
図１２において配線Ｂ、Ｓ+、Ｓ-、Ｇjはロジック配線であり、その配線により伝送される信号がオフの時０Ｖ、オンの時５Ｖとする。上記信号がオフで保持容量Ｃs1とＣs2の保持電圧が確定するタイミングにおいて、保持容量Ｃs1に付随する寄生容量Ｃ１１〜Ｃ１４と保持容量Ｃs2に付随する寄生容量Ｃ２１〜Ｃ２４の値とが異なっている場合、画素電極ＰＥに印加される正負の両極性の映像信号で交流化された画素電極駆動電圧ＶＰＥの振幅が、正規の振幅と比較して異なってしまう。
【００１９】
ここで、一例として保持容量Ｃs1に付随する寄生容量Ｃ１１〜Ｃ１４の値の方が保持容量Ｃs2に付随する寄生容量Ｃ２１〜Ｃ２４の値に比べて小さいものとすると、画素電極駆動電圧ＶＰＥは、図１３（Ｅ）に示すように、保持容量Ｃs2のトランジスタＱ４のゲートと接続されているノードがロジック配線とのクロストークによって、保持容量Ｃs2から読み出される負極性映像信号の保持電圧が大きくＶＤＤ方向に変動する。一方、上記の画素電極駆動電圧ＶＰＥは、保持容量Ｃs1のトランジスタＱ３のゲートと接続されているノードはロジック配線とのクロストークが小さいため、保持容量Ｃs2から読み出される正極性映像信号の保持電圧はあまり電位変動していない。このため、画素電極駆動電圧ＶＰＥの振幅は正規の振幅と比較して小さくなり、ダイナミックレンジが小さくなってしまう、という問題が発生する。
【００２０】
また、特に振幅の大きいロジック配線と保持容量との間に形成される寄生容量において、保持容量Ｃs1側の寄生容量と保持容量Ｃs2側の寄生容量とで値が異なると、共通電極の印加電圧Ｖcomがずれる要因となり、フリッカーや輝度低下、焼きつきが発生する。なお、図１３（Ａ）〜（Ｇ）の信号波形は、図１０（Ａ）〜（Ｇ）の信号波形とそれぞれ対応している。
【００２１】
従って、正常なダイナミックレンジを保ち、フリッカーや輝度低下、焼き付きの発生を防止するためには、保持容量Ｃs1及びＣs2に付随する寄生容量を少なくする方法が考えられる。
【００２２】
ここで、例えば、振幅の大きいロジック信号を伝送するロジック配線と、保持容量Ｃs1及びＣs2に保持されたアナログ信号である映像信号電圧を伝送する画素電極配線との間のクロストークを防止すれば、両極性の保持電圧が略正しく画素電極ＰＥに印加されるので、保持容量Ｃs1及びＣs2に付随する寄生容量を減少させることと実質的に同じである。そこで、本発明者が特許第４１３５５４７号公報にて開示した発明と同様の原理に基づき、各画素内においてロジック配線と画素電極配線との間に固定電位線を配置してロジック配線と画素電極配線との間のクロストークを低減することで、保持容量電圧の揺すれを防止することが考えられる。しかしながら、各画素内において画素電極配線と全てのロジック配線の間に固定電位線を配置することは、配線数がより一層増大することから画素ピッチの増大を招くという問題がある。
【００２３】
一方、各画素内の２つの保持容量に保持される正極性と負極性の映像信号電圧は、ロジック配線及び画素電極配線や保持容量に付随する寄生容量によって変動したとしても、両極性の保持電圧をそれぞれ同じ電圧（絶対値）だけシフトした場合は、共通電極印加電圧Ｖcomを調整することで液晶素子ＬＣに正常な駆動電圧を印加することができる。
【００２４】
本発明は以上の点に鑑みなされたもので、各画素内の正極性信号側画素回路部と負極性信号側画素回路部で互いに対になっている回路構成要素及び配線同士を、仮想の画素中心線に対して線対称で配置構成することにより、画素ピッチを増大させることなく液晶素子に正常な駆動電圧を印加することができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明は上記の目的を達成するため、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号を第１のトランジスタによりサンプリングして第１の保持容量に一定期間保持させ、第１の保持容量に保持された正極性映像信号電圧をソースフォロワを構成する第２のトランジスタと第１のスイッチングトランジスタを通して画素電極に印加する正極性側信号画素回路部と、負極性映像信号を第３のトランジスタによりサンプリングして第２の保持容量に一定期間保持させ、第２の保持容量に保持された負極性映像信号電圧をソースフォロワを構成する第４のトランジスタと第２のスイッチングトランジスタを通して画素電極に印加する負極性側信号画素回路部と、を備え、
半導体基板上に層間膜を介在させて積層された複数のメタル層にて形成される正極性側信号画素回路部と負極性側信号画素回路部との互いに対になっている回路構成要素及び配線同士が、メタル層上の複数の画素の列方向に平行な第１の画素中心線及び複数のメタル層の断面方向に平行な第２の画素中心線の一方又は両方に対して線対称で配置されると共に、所定の一のメタル層上の第２のトランジスタの電源配線と第４のトランジスタの電源配線とが、第１の画素中心線に平行に、かつ、画素の外周位置に形成されており、第１及び第２のスイッチングトランジスタを垂直走査周期より短い所定の周期で切り替えて、第１及び第２の保持容量に保持された正極性映像信号電圧及び負極性映像信号電圧を画素電極に交互に印加して液晶素子を交流駆動することを特徴とする。
【００２６】
また、上記の目的を達成するため、本発明は、一組の２本のデータ線のうち、正極性映像信号を第１のトランジスタに供給する第１のデータ線が正極性側信号画素回路部の配線として、負極性映像信号を第３のトランジスタに供給する第２のデータ線が負極性側信号画素回路部の配線として、それぞれ所定の一のメタル層上の第１の画素中心線に平行に、かつ、画素の略中央位置に形成されていることを特徴とする。
【００２７】
また、上記の目的を達成するため、本発明は、画素電極と半導体基板上の第１及び第２のスイッチングトランジスタの出力端子とを電気的に接続する画素電極配線のための複数のメタル層のそれぞれに形成される第１のスルーホール及びコンタクト位置を、第１の画素中心線及び第２の画素中心線上の位置に配置すると共に、複数のメタル層のうち隣接する第１及び第２のメタル層とその第１及び第２のメタル層の間の層間膜とにより形成される第１及び第２の保持容量のうち、第１の保持容量と半導体基板上の第１及び第２のトランジスタとを電気的に接続する第１の容量接続配線のための所定の二以上のメタル層のそれぞれに形成される正極性側信号画素回路部内の第２のスルーホール及びコンタクト位置と、第２の保持容量と半導体基板上の第３及び第４のトランジスタとを電気的に接続する第２の容量接続配線のための所定の二以上のメタル層のそれぞれに形成される負極性側信号画素回路部内の第３のスルーホール及びコンタクト位置を、第１の画素中心線に対して線対称で、かつ、画素の略中央部の位置に、第１のスルーホール及びコンタクト位置に近接させて配置し、第１及び第２のメタル層のうち半導体基板に近接する側の一方のメタル層には、少なくとも第１〜第３のスルーホール及びコンタクト位置を除いた画素中央部分のみに開口部を設けたことを特徴とする。
【００２８】
また、上記の目的を達成するため、本発明は、画素が、第１及び第２のスイッチングトランジスタと共に画素電極にドレインが接続された定電流負荷トランジスタを有し、複数のメタル層のうち半導体基板に最も近接したメタル層の画素中央部に、半導体基板上の定電流負荷トランジスタのドレインと画素電極とを電気的に接続するための接続線のスルーホール及びコンタクトを形成したことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、各画素内の正極性信号側画素回路部と負極性信号側画素回路部で互いに対になっている回路構成要素及び配線同士を、仮想の画素中心線に対して線対称で配置構成することにより、２つの画素回路部の保持容量の寄生容量が均等に形成され、また配線抵抗、トランジスタ特性も２つの画素回路部で均等に得られ、これにより偏りのない特性を実現することができ、画素ピッチを増大させることなく液晶素子に正常な駆動電圧を印加することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の液晶表示装置の一実施の形態の全体構成図である。
【図２】図１に示す液晶表示装置の動作説明用タイミングチャートである。
【図３】本発明の液晶表示装置の一つの画素の一実施の形態の構造断面図である。
【図４】図３に示す画素の第１メタル層の一実施の形態の平面レイアウト図である。
【図５】図３に示す画素の第２メタル層の一実施の形態の平面レイアウト図である。
【図６】図３に示す画素の第３及び第４メタル層の一実施の形態の平面レイアウト図である。
【図７】図３に示す画素の第５メタル層の一実施の形態の平面レイアウト図である。
【図８】図３に示す画素の第６メタル層の一実施の形態の平面レイアウト図である。
【図９】本発明の液晶表示装置の一つの画素の一例の等価回路図である。
【図１０】図９の画素の動作説明用タイミングチャートである。
【図１１】図９の画素の駆動信号レベルと信号反転に関する説明図である。
【図１２】従来の液晶表示装置の画素における寄生容量を説明する一例の等価回路図である。
【図１３】図１２の画素の動作説明用タイミングチャートである。
【発明を実施するための形態】
【００３１】
以下、図面を用いて本発明の実施形態について詳細に説明する。
【００３２】
まず、本発明になる液晶表示装置の全体構成の一実施の形態について説明する。本発明になる液晶表示装置の全体構成自体は、前述した特許文献１に記載の液晶表示装置と同じでよい。本発明はその液晶表示装置の画素の構造に特徴がある。
【００３３】
図１は、本発明になる液晶表示装置の一実施の形態の全体構成図を示す。同図において、液晶表示装置２０は、シフトレジスタ回路１１ａ及び１１ｂと、１ラインラッチ回路１２と、コンパレータ１３と、階調カウンタ１４と、アナログスイッチ１５と、水平方向にｍ個、垂直方向にｎ個それぞれマトリクス状に配置された図９に示した等価回路の画素１０と、タイミング発生器１７と、極性切り替え制御回路１８と、垂直シフトレジスタ及びレベルシフタ１９とから構成される。
【００３４】
シフトレジスタ回路１１ａ及び１１ｂ、１ラインラッチ回路１２、コンパレータ１３、及び階調カウンタ１４は、水平ドライバ回路を構成している。なお、コンパレータ１３は、図１では図示の簡単のために一つのブロックで示しているが、実際には各画素列毎に設けられている。アナログスイッチ１５は、各画素列毎に正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが配置された構成である。画素１０は、２系統のデータ線（Ｄ1+とＤ1-、・・・、Ｄm+とＤm-）と行走査線（Ｇ１、・・・、Ｇｎ）との交差部に配置されている。
【００３５】
極性切り替え制御回路１８は、タイミング発生器１７からのタイミング信号に基づいて、前述した配線Ｓ+に正極性ゲート制御信号、配線Ｓ-に負極性ゲート制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。垂直シフトレジスタ及びレベルシフタ１９は、行走査線Ｇ１〜Ｇｎに対して行選択信号を１水平走査周期で順次出力して、行走査線Ｇ１〜Ｇｎを１水平走査周期で各行走査線単位で順次選択する。
【００３６】
次に、図１の動作について、図２のタイミングチャートを併せ参照して説明する。図２（Ａ）に示す水平同期信号ＨＤに同期した、同図（Ｂ）に示す複数ビットの画素データ（DATA）が時系列的に合成されたデジタル映像信号は、シフトレジスタ回路１１ａ、１１ｂで１ライン分のデータとして順次展開され、１ライン分の展開が終了した時点で、１ラインラッチ回路１２でラッチされる。
【００３７】
なお、図２（Ｂ）に示す画素データ(DATA)のうち、白地の一つ置きに示す水平方向の偶数列画素データDATA（even）がシフトレジスタ回路１１ａに供給され、斜線を付した残りの一つ置きに示す水平方向の奇数列画素データDATA（odd）がシフトレジスタ回路１１ｂに供給される。これは、高解像度パネルでの高速動作への対応を容易とするためである。
【００３８】
１ラインラッチ回路１２は、シフトレジスタ回路１１ａから出力される奇数列画素データDATA（odd）と、シフトレジスタ回路１１ｂから出力される偶数列画素データDATA（even）とからなる同じラインの１ライン期間の画素データDATAを図２（Ｄ）に模式的に示すように保持した後、各画素列のコンパレータ１３の第１のデータ入力部に供給する。
【００３９】
階調カウンタ１４は、図２（Ｅ）に示すクロックCount-CKをカウントして、同図（Ｆ）に示すように複数の階調値が水平走査期間内で最小値から最大値まで一巡するカウント値（基準階調データ）Ｃ-outを水平走査期間毎に出力し、各画素列のコンパレータ１３の第２のデータ入力部に供給する。コンパレータ１３は、第１のデータ入力部の入力画素データDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。
【００４０】
アナログスイッチ１５を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチのうち、正極性用のサンプリング用アナログスイッチは、入力側共通配線に図示しないランプ信号発生器から正極性用ランプ信号である基準ランプ電圧Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用アナログスイッチは、入力側共通配線に図示しないランプ信号発生器から負極性用ランプ信号である基準ランプ電圧Ref_Ramp(-)が印加される。
【００４１】
上記の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のうち、Ref_Ramp(+)は、図２（Ｉ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な正極性掃引信号である。一方、上記の基準ランプ電圧Ref_Ramp(-)は、図２（Ｊ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが減少する方向に変化する周期的な負極性掃引信号である。従って、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)は、所定の基準電位について反転関係となっている。
【００４２】
アナログスイッチ１５は、図２（Ｇ）に示すSW-Start信号を受け、各水平走査期間の開始時点で一斉にオンとなった後、対応する画素のコンパレータ１３から一致パルスを受けた時点でオフに移行するように画素単位に開閉制御される。
【００４３】
図２のタイミングチャートでは、一例として階調レベルkの画素データDATAに対応した画素列のアナログスイッチ１５の開閉タイミングを、同図（Ｈ）に示す波形SPkとして図示している。その結果、上記画素列のアナログスイッチ１５を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)の対応レベル（図２（Ｉ）、（Ｊ）の点Ｐ、点Ｑ）が同時にサンプリングされて、それぞれ前述した正極性映像信号、負極性映像信号として、その画素列の画素データ線Di+、Di-に出力される。この図２（Ｉ）、（Ｊ）の点Ｐ、点Ｑの基準ランプ電圧レベルは、階調レベルkの画素データDATAをデジタル−アナログ変換して得られたアナログ電圧である。
【００４４】
アナログスイッチ１５は、各水平走査期間の初めにすべてが一斉にオンとされるが、オフになるタイミング、すなわち基準ランプ電圧をサンプル・ホールドするタイミングはそのときに表示しようとする絵柄によって対応して設けられた画素毎に異なり、すべて同時の時もあれば別々のときもある。オフになる順序も固定されているわけではなく、絵柄によってその都度オフの順番は異なる。このような液晶表示装置２０では、ランプ信号を用いたＤＡ変換方式の動作により直線性が良いなどの特長がある。
【００４５】
次に、本発明の特徴である液晶表示装置２０の画素１０の構造について説明する。
【００４６】
図３は、本発明になる液晶表示装置の一画素の一実施の形態の構造断面図、図４〜図８は、それぞれ図３の各層の一実施の形態の平面レイアウト図を示す。図３は、図４〜図８に示した各層のＡ−Ａ’線に沿う構造断面図である。図３〜図８中、図９と同一構成部分には同一符号を付し、その説明を省略する。また、図４において、白四角はスルーホールを示し、黒四角はコンタクトを示す。
【００４７】
図３の構造断面図に示す一つの画素５０（図１の一つの画素１０に相当）は、図９に示した画素１０と同一の等価回路で表される。この一つの画素５０は、半導体基板のウェル５１上に形成されたトランジスタの上方に、第１メタル層１Ｍ、第２メタル層２Ｍ、第３メタル層３Ｍ、第４メタル層４Ｍ、第５メタル層５Ｍ及び第６メタル層６Ｍが、それぞれの間に層間膜６０を介在して積層された構造である。また、第６メタル層６Ｍは画素電極ＰＥを構成し、その画素電極ＰＥと離間対向する位置に共通電極ＣＥが形成され、画素電極ＰＥと共通電極ＣＥとの間に液晶層ＬＣＭが狭持されて液晶素子を構成している。
【００４８】
図３に示す断面の画素５０は、垂直（断面）方向の仮想の画素中心線Ｉ−Ｉ’に対して、画素５０内の正極性信号側画素回路部と負極性信号側画素回路部で互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている（換言すると、ミラー反転でレイアウト配置されている）。上記の正極性信号側画素回路部は、図９の画素１０の場合、トランジスタＱ１、Ｑ３及びＱ５と保持容量Ｃs1とデータ線Ｄi+とからなる。また、上記の負極性信号側画素回路部は、図９の画素１０の場合、トランジスタＱ２、Ｑ４及びＱ６と保持容量Ｃs2とデータ線Ｄi-とからなる。ただし、後述するように、トランジスタＱ１〜Ｑ６は半導体基板であるウェル５１上に形成されており、メタル層１Ｍ〜６Ｍにはそれ以外の回路構成要素及び配線が配置されている。
【００４９】
ウェル５１には、トランジスタＱ３及びＱ５の各ゲート電極ｇ３及びｇ５が、トランジスタＱ４及びＱ６の各ゲート電極ｇ４及びｇ６と、画素中心線Ｉ−Ｉ’に対して左右対称に配置形成されている。これらのゲート電極ｇ３、ｇ５、ｇ４、ｇ６はポリシリコンにより形成されている。また、ウェル５１には、ゲート電極ｇ３とｇ５との間にトランジスタＱ３のソースとトランジスタＱ５のドレインとなる拡散層５２が形成されており、またゲート電極ｇ４とｇ６との間にトランジスタＱ４のソースとトランジスタＱ６のドレインとなる拡散層５３が形成されている。また、ウェル５１には、トランジスタＱ３、Ｑ４のドレインとなる拡散層５５、５６と、トランジスタＱ４、Ｑ５の各ソースとなる拡散層５４とが形成されている。上記の拡散層５４は、コンタクトとスルーホールを介して第１メタル層１Ｍの画素電極配線１０１に電気的に接続されている。また、上記の拡散層５５、５６は、それぞれ第１メタル層１ＭのＶdd配線１０２、１０３に電気的に接続されている。
【００５０】
なお、図３において、メタル層１Ｍ、２Ｍ、３Ｍ、５Ｍの各上面と下面、及びメタル層６Ｍの下面にはそれぞれ太実線で示す反射防止膜が形成されている。この反射防止膜は、Ｔｉ、又はＴｉＮなどの金属膜で形成されており、メタル層の一部として機能している。反射防止膜は画素電極の間隙から照射された光を吸収しながら、吸収しきれなかった分を反射する。従って、反射光の光路長を長くするほど（反射を繰り返すほど）、反射光は減衰していく。
【００５１】
図４は、第１メタル層１Ｍの一実施の形態の平面レイアウト図を示す。同図中、図３と同一構成部分には同一符号を付してある。図４において、画素５０の第１メタル層１Ｍは、画素平面においてデータ線Ｄi+、Ｄi-の長手方向（すなわち、マトリクス状に配置された画素群の列方向）に平行な仮想の画素中心線II−II’に対して、画素５０内の正極性信号側画素回路部と負極性信号側画素回路部で互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている。
【００５２】
すなわち、図４において、Ｖdd配線１０２、Ｃs1接続配線１０４、データ線Ｄi+用配線１０６などの正極性信号側画素回路部の配線と、Ｖdd配線１０３、Ｃs2接続配線１０５、データ線Ｄi-用配線１０７などの負極性信号側画素回路部の配線とは、画素中心線ＩＩ−ＩＩ’に対して対応する配線同士が線対称位置に配置されている。また、正極性信号側画素回路部と負極性信号側画素回路部とで共通の画素電極配線１０１と、トランジスタＱ７は、画素中心線ＩＩ−ＩＩ’上の位置に配置されている。
【００５３】
また、データ線Ｄi+用配線１０６は、図３のウェル５１に形成されているトランジスタＱ１のドレイン電極に電気的に接続されている。同様に、データ線Ｄi-用配線１０７は、図３のウェル５１に形成されているトランジスタＱ２のドレイン電極に電気的に接続されている。更に、画素電極配線１０１は、トランジスタＱ５、Ｑ６、Ｑ７のドレイン電極と電気的に接続されている。
【００５４】
ここで、図４に示すように、Ｖdd配線１０２とＶdd配線１０３とは、１画素内の左右両端に配置されているため、左右両隣の画素の第１メタル層１Ｍで構成されたＣs1接続配線、又はＣs2接続配線からのクロストークを抑制するガードパターンの役割を果たしている。これにより、保持容量Ｃs1とＣs2とは不要な電圧に振られることなく、安定した電圧を保持できるようになる。また、Ｖdd配線１０２とＶdd配線１０３とは、上下両隣の画素のＶdd配線に接続されて使用される。一方、図４に示すように、データ線Ｄi+用配線１０６及びデータ線Ｄi-用配線１０７は、画素の中心部付近に配置されており、これにより、外部又は隣接する画素のＶdd配線からデータ線Ｄi+、Ｄi-へのクロストークの影響を最小限にしている。
【００５５】
図５は、第２メタル層２Ｍの一実施の形態の平面レイアウト図を示す。同図中、図３、図４と同一構成部分には同一符号を付してある。第２メタル層２Ｍは、図３に示したように図４に示した平面レイアウトの第１メタル層１Ｍの上に層間膜６０を介して形成されている。図５において、第２メタル層２Ｍは、図４と同様の仮想の画素中心線II−II’に対して、画素５０内の正極性信号側画素回路部と負極性信号側画素回路部で互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている。
【００５６】
すなわち、図５において、Ｖdd配線２０１、Ｃs1接続配線２０３などの正極性信号側画素回路部の配線と、Ｖdd配線２０２、Ｃs2接続配線２０４などの負極性信号側画素回路部の配線とは、画素中心線ＩＩ−ＩＩ’に対して対応する配線同士が線対称位置に配置されている。また、正極性信号側画素回路部と負極性信号側画素回路部とで共通の画素電極配線２０５は画素中心線II−II’の位置に線対称に配置されている。
【００５７】
また、行走査線Ｇj用配線２０６、正極性ゲート制御信号用配線Ｓ+用の配線（以下Ｓ+配線）２０９、負極性ゲート制御信号配線Ｓ-用の配線（以下、Ｓ-配線）２１０は、画素群の行方向（すなわち、画素中心線ＩＩ−ＩＩ’に直交する方向）に平行な方向に長手方向が延在するように形成されている。また、負荷特性制御信号線Ｂ用の配線（以下、Ｂ配線）２０８は、画素群の行方向に平行な方向に長手方向が延在するように形成されているが、第２メタル層２Ｍの中心付近で一部断続するように形成されている。また、Ｖss配線２０７は、Ｔ字形状に形成されており、その一辺が画素中心線II−II’の位置に線対称に配置されている。
【００５８】
なお、Ｓ+配線２０９のスルーホールｔ１とＳ-配線２１０のスルーホールｔ２とは、配線の都合上、画素中心線ＩＩ−ＩＩ’に対して非線対称な位置に配置されている。スルーホールは、図示していないコンタクトも配置されている。従って、Ｓ+配線２０９はスルーホールｔ１を介して第１メタル層１ＭのトランジスタＱ５のゲート電極ｇ５に電気的に接続され、Ｓ-配線２１０はスルーホールｔ２を介して第１メタル層１ＭのトランジスタＱ６のゲート電極ｇ６に電気的に接続されている。
【００５９】
また、Ｇj配線２０６はトランジスタＱ１及びＱ２のゲート電極ｇ１、ｇ２に、Ｖss配線２０７はトランジスタＱ７のドレインに、Ｂ配線２０８はトランジスタＱ７のゲート電極ｇ７に、Ｃs1接続配線２０３はトランジスタＱ３のゲート電極ｇ３とトランジスタＱ１のソースに、Ｃs2接続配線２０４はトランジスタＱ４のゲート電極ｇ４とトランジスタＱ２ソースにそれぞれスルーホールを介して電気的に接続されている。また、画素電極配線２０５は、図３に示したように第１メタル層１Ｍの画素電極配線１０１とスルーホールを介して電気的に接続される。
【００６０】
図６は、第３メタル層３Ｍと第４メタル層４Ｍの一実施の形態の平面レイアウト図を示す。同図中、図３、図５と同一構成部分には同一符号を付してある。第３メタル層３Ｍは、図３に示したように図５に示した平面レイアウトの第２メタル層２Ｍの上に層間膜６０を介して形成されている。また、第４メタル層３Ｍは、図３に示したように第３メタル層３Ｍの上に層間膜６０を介して形成されている。なお、図６は、層間膜６０の図示は省略してあり、上側の第４メタル層４Ｍを通して下側の第３メタル層３Ｍを見た平面図を示す。
【００６１】
図６において、第３、第４メタル層３Ｍ、４Ｍは、図４及び図５と同様の仮想の画素中心線II−II’に対して、画素５０内の正極性信号側画素回路部と負極性信号側画素回路部で互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている。
【００６２】
すなわち、第４メタル層４Ｍは、正側保持容量Ｃs1用電極４０１、Ｃs1接続配線４０３などの正極性信号側画素回路部と、負側保持容量Ｃs2用電極４０２、Ｃs2接続配線４０４などの負極性信号側画素回路部とは、画素中心線ＩＩ−ＩＩ’に対して線対称位置に配置されている。また、正極性信号側画素回路部と負極性信号側画素回路部とで共通のＶss配線４０５及び画素電極配線４０６は画素中心線II−II’の位置に線対称に配置されている。
【００６３】
また、第３メタル層３Ｍは、表面が略ベタパターンに形成されたＶdd配線３０１であり、一画素内の中央下部位置に開口部３１０を有し、正側保持容量Ｃs1用電極４０１の下側部分に位置する領域部分が、非導電体である層間膜６０と正側保持容量Ｃs1用電極４０１とにより正極性信号側画素回路部の回路構成要素である正側保持容量Ｃs1を構成する。また、第３メタル層３Ｍは、負側保持容量Ｃs2用電極４０２の下側部分に位置する領域部分が、非導電体である層間膜６０と負側保持容量Ｃs2用電極４０２とにより負極性信号側画素回路部の回路構成要素である負側保持容量Ｃs2を構成する。なお、第３メタル層３Ｍと第４メタル層４Ｍとの間の層間膜６０の膜厚は、例えば１００nm程度で形成されており、保持容量Ｃs1、Ｃs2を大きくなる値に形成できるようになっている。
【００６４】
更に、図６では第４メタル層４Ｍにより隠されて見えないが、第３メタル層３Ｍは、第４メタル層４Ｍの画素電極配線４０６の下側の対応した位置に画素電極配線（図３の３０６）が形成されている。また、第３メタル層３Ｍは、第４メタル層４ＭのＣs1接続配線４０３、Ｃs2接続配線４０４の下側の対応したそれぞれの位置にＣs1接続配線（図３の３０３）、Ｃs2接続配線（図３の３０４）が形成されている。画素電極配線４０６と３０６は電気的に接続されている。同様に、Ｃs1接続配線４０３及び３０３の間、Ｃs2接続配線４０４及び３０４の間も電気的に接続されている。更に、第３メタル層３Ｍは、Ｖss配線４０５の下側の対応した位置にＶss配線が形成されている。
【００６５】
図７は、第５メタル層５Ｍの一実施の形態の平面レイアウト図を示す。同図中、図３、図６と同一構成部分には同一符号を付してある。第５メタル層５Ｍは、図３に示したように図６に示した平面レイアウトの第４メタル層４Ｍの上に層間膜６０を介して形成されている。図７において、第５メタル層５Ｍは、図４〜図６と同様の仮想の画素中心線II−II’に対して、画素５０内の正極性信号側画素回路部と負極性信号側画素回路部で互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている。
【００６６】
すなわち、図７において、第５メタル層５Ｍは、中心に開口部５０５を有し、外周縁部がＶss配線５０３からなり、また、Ｃs1接続配線５０１などの正極性信号側画素回路部の配線と、Ｃs2接続配線５０２などの負極性信号側画素回路部の配線とは、画素中心線ＩＩ−ＩＩ’に対して線対称位置に配置されている。また、正極性信号側画素回路部と負極性信号側画素回路部とで共通の画素電極配線５０４は画素中心線II−II’の位置に線対称に配置されている。
【００６７】
なお、Ｖss配線５０３は、その一部が画素中心線II−II’の位置に線対称に配置されている。また、画素電極配線５０４は、図３に示すように第４メタル層４Ｍの画素電極配線４０６と電気的に接続されている。同様に、Ｃs1接続配線５０１はＣs1接続配線４０３に接続すると共に正側保持容量Ｃs1用電極４０１に、Ｃs2接続配線５０２はＣs2接続配線４０４に接続すると共に負側保持容量Ｃs2用電極４０２にそれぞれ電気的に接続されている。
【００６８】
図８は、第６メタル層６Ｍの一実施の形態の平面レイアウト図を示す。同図中、図３、図９と同一構成部分には同一符号を付してある。第６メタル層６Ｍは、図３に示したように図７に示した平面レイアウトの第５メタル層５Ｍの上に層間膜６０を介して形成されている。
【００６９】
図８に示すように、第６メタル層６Ｍは１つの画素より間隙部を除いた少し小さい大きさの矩形状の電極で、前述した図９の画素電極ＰＥを構成している。第６メタル層６Ｍはスルーホール７０を介して第５メタル層５Ｍの画素電極配線５０４に電気的に接続されている。この第６メタル層６Ｍによる画素電極ＰＥは、隣接する画素電極との間でそれぞれ間隙部を有している。
【００７０】
このように、本実施の形態によれば、図３〜図８と共に説明したように、各画素１０（５０）内の正極性信号側画素回路部と負極性信号側画素回路部で互いに対になっている回路構成要素及び配線同士が断面方向及び水平方向のいずれにおいても線対称で配置構成されているため、正極性と負極性の２つの画素回路部が同じ断面構造、同じパターン形状になることから、２つの保持容量Ｃs1及びＣs2の寄生容量が２つの画素回路部において均等に形成され、また配線抵抗、トランジスタ特性も２つの画素回路部で均等に得られ、これにより偏りのない特性を実現することができる。具体的には、製造上のプロセスにおいて、エッチングやフォトリソグラフィ、アルミ配線や層間膜などの形状が正極性と負極性の２つの画素回路部において同一にでき、配線抵抗や寄生容量を同一に形成できるようになる。
【００７１】
また、本実施の形態では、配線Ｂ、Ｓ+、Ｓ-、Ｇjのロジック配線は図５に示したように、１画素内で水平方向（行方向）に配線し、両極性の保持電圧に均等にクロストークするようにレイアウトしている。このため、本実施の形態の画素５０によれば、両極性の保持容量電圧はロジック配線からのクロストークが同じだけかかることになるため、ロジック信号によって同じだけ電圧がシフトすることになる。
【００７２】
従って、本実施の形態によれば、以上の画素５０の構成により、両極性の保持電圧がロジック配線及び画素電極配線や保持容量に付随する寄生容量によって変動したとしても、液晶素子ＬＣに正常な駆動電圧を印加することができ、画素ピッチを増大させることなく液晶素子に正常な駆動電圧を印加することができる。
【００７３】
次に、画素内部における不要光と、それによる問題と本実施の形態による解決方法について、図３の断面図を参照して説明する。
【００７４】
図３に矢印で示すように、共通電極ＣＥ及び液晶層ＬＣＭを透過した入射光は、その大部分が画素電極ＰＥで反射されて入射光経路に対して逆方向に戻る。しかし、第６メタル層６Ｍによる画素電極ＰＥは画素単位で設けられており、隣接する画素の画素電極との間で間隙部を有しているため、上記の入射光の一部は、この間隙部及び層間膜６０を通して第５メタル層５Ｍに入射する。この第５メタル層５Ｍに入射した光は、第５メタル層５Ｍの上面の反射防止膜と画素電極ＰＥ（第６メタル層６Ｍ）の下面の反射防止膜との間で乱反射を繰り返しながら減衰していくが、減衰しきれなかった一部の反射光は各メタル層５Ｍ、４Ｍ、３Ｍ、２Ｍ、１Ｍの間を透過してウェル５１上のトランジスタＱ１〜Ｑ７に不要光として入射する。
【００７５】
ここで、図３に示すように、トランジスタＱ３、Ｑ５、Ｑ４、Ｑ６のドレインやソースとなる拡散層５２、５３とウェル５１との接合部はＰＮ接合ダイオード５７になっている。図３には図示されていないが、トランジスタＱ１及びＱ２のドレインやソースとなっている拡散層とウェル５１との接合部も同様にＰＮ接合ダイオードになっている。このため、上記の不要光が図９に示したトランジスタＱ１及びＱ２のドレインやソースとなっている拡散層に照射されてしまうと、上記の拡散層とウェル５１とのＰＮ接合ダイオードがフォトダイオードの役割を果たしてしまい、保持容量Ｃs1及びＣs2に蓄えられた電荷がリークしてしまう。
【００７６】
画素電極ＰＥに駆動電圧を印加する保持容量Ｃs1及びＣs2は、液晶素子の垂直走査周波数よりも高い周波数での交流駆動を実現するためには、２種類の保持電圧を１フレーム期間保持する必要がある。このため、保持容量Ｃs1及びＣs2は、僅かなリーク電流であっても、保持時間が長い分リーク電流量が多くなるため、リークに敏感であるといえる。リーク電流があると、２種類の保持電圧は、どちらもウェル電圧方向にバイアスされ、ＤＣオフセットがされたようになるため、フリッカーや焼き付きの問題が発生する。このため、トランジスタＱ１とＱ２に不要光が照射されないように回路部や配線等をレイアウトすることが重要である。
【００７７】
そこで、本実施の形態では、図３及び図６に示すように、第３メタル層３Ｍの開口部３１０を図４に示したトランジスタＱ１及びＱ２の位置から遠ざけて画素の中心部に配置している。また、本実施の形態では、図３及び図６に示すように、開口部３１０内には、Ｃs1接続配線（図３の３０３）、Ｃs2接続配線（図３の３０４）、画素電極配線（図３の３０６）、並びに第４メタル層４ＭのＶss配線４０５に対応した位置の第３メタル層３ＭのＶss配線を、一箇所に集中して配置することにより、第３メタル層３Ｍの開口部３１０を小さい面積で形成することようにしている。
【００７８】
更に、本実施の形態では、図３及び図６に示すように、第３メタル層３Ｍにおいて、Ｃs1接続配線３０３と画素電極配線３０６との間、画素電極配線３０６とＣs2接続配線３０４との間、画素電極配線３０６とＶss配線４０５に対応した位置のＶss配線との間の各間隙をできるだけ小さくすると共に、Ｃs1接続配線３０３、画素電極配線３０６、Ｃs2接続配線３０４、Ｖss配線４０５に対応した位置の第３メタル層３Ｍ上のＶss配線と、Ｖdd配線３０１との間の間隙をできるだけ小さくして第３メタル層３Ｍの開口部３１０の面積を極力小さくしている。
【００７９】
以上のことから、本実施の形態によれば、開口部３１０の面積が極力小さくされた第３メタル層３Ｍにより不要光が大幅に制限され、また、第３メタル層３Ｍの上下の配線に導通するためのスルーホールを１箇所にまとめることにより不要光の光路が制限され、第３メタル層３Ｍより下の配線には不要光が殆ど照射されないようにすることができる。更に、本実施の形態では、第３メタル層３Ｍのメタル配線間隙は、エッチングで実現できる最小寸法（例えば、０.４μｍ）でレイアウトすることにより光の侵入を抑えている。この第３メタル層３Ｍは、保持容量電極にＶdd電位を供給するＶdd配線３０１に使用すると共に、遮光膜としても機能している。
【００８０】
また、トランジスタＱ１及びＱ２のドレインやソースとなっている拡散層に不要光が入射して特性劣化を生じさせるのは、図４に１５１で示したトランジスタＱ１、Ｑ３の各ソースとＣs1接続配線１０４との接続箇所、及びトランジスタＱ２、Ｑ４の各ソースとＣs2接続配線１０５との接続箇所である。そこで、本実施の形態では、上記の光リークにより特性劣化する保持容量拡散部１５１を、図４及び図６に示すように、開口部３１０から遠ざけた位置に配置することで、上記の不要光によるトランジスタＱ１及びＱ２の特性劣化を防止している。
【００８１】
また、本実施の形態では、画素５０（図１及び図９の一つの画素１０）そのものに極性反転機能を備え、これを高速で制御することで垂直走査周波数の制約のない高い周波数での液晶素子の交流駆動を実現するため、液晶素子の画素電極ＰＥはトランジスタＱ７のドレインとなる拡散層に接続されている。そのため、トランジスタＱ７のドレインとなる拡散層に不要光が入射すると、トランジスタＱ７にリーク電流が発生して、液晶素子の交流駆動が正極性側と負極性側とで非対称になり、焼き付きやフリッカーの原因になる。トランジスタＱ７の拡散層部分に不要光が入射すると、その拡散層部分がフォトダイオードの役割を果たしてしまい、画素電極ＰＥと共通電極ＣＥとの間の液晶層ＬＣＭに蓄えた電荷がリークしてしまうためである。
【００８２】
上記の不要光は、隣接する画素電極ＰＥの間隙部を通して入射する入射光が、図４に１５２で示す光リークにより特性劣化する保持容量拡散部からトランジスタＱ７に入射することにより発生する。そこで、本実施の形態では、図４に示すように、画素５０内において隣接する画素の画素電極ＰＥとの間の間隙部から最も遠い位置にある画素中心に、第１メタル層１Ｍの画素電極配線１０１がトランジスタＱ７のドレインとなる拡散層に接続されるコンタクト及びスルーホール１１０を配置することによって、不要光がトランジスタＱ７に入射することを大幅に防止している。
【００８３】
なお、本発明は以上の実施の形態に限定されるものではなく、以上の実施の形態では例えば各メタル層１Ｍ〜５Ｍのパターン形状は、１画素内で左右ミラー反転してレイアウトしているが、メタル層１Ｍ〜５Ｍの全てについて左右ミラー反転のレイアウト配置をする必要はなく、主要なメタル層のみでもよい。トランジスタの各配置、トランジスタに電圧を供給する配線、保持容量などが１画素内でミラー反転してレイアウトすることが重要である。
【００８４】
また、本実施の形態では、Ｎチャネル電界効果トランジスタを例に挙げて説明したが、これに限定されるものではなく、本発明をＰチャネル電界効果トランジスタに適用するようにしてもよい。この場合、例えば電源配線であるＶdd配線はＧＮＤ（接地）配線となる。
【符号の説明】
【００８５】
１０、５０  画素
２０  液晶表示装置
１０１、２０５、３０６、４０６、５０４  画素電極配線
１０２、１０３、２０２、３０１  Ｖdd配線
１０６  Ｄi+用配線
１０７  Ｄi-用配線
１１０  コンタクト及びスルーホール
２０３、３０３、４０３、５０１  Ｃs1接続配線
２０４、３０４、４０４、５０２  Ｃs2接続配線
２０６  Ｇj配線
２０７、４０５、５０３  Ｖss配線
２０８  Ｂ配線
２０９  Ｓ+配線
２１０  Ｓ-配線
３１０、５０５  開口部
４０１  正側保持容量Ｃs1用電極
４０２  負側保持容量Ｃs2用電極
Ｑ１、Ｑ２  画素選択トランジスタ
Ｑ３、Ｑ４  信号入力トランジスタ
Ｑ５、Ｑ６  スイッチングトランジスタ
Ｑ７  定電流負荷トランジスタ
Ｃs1及びＣs2  保持容量
ＬＣ  液晶素子
ＰＥ  画素電極
ＣＥ  共通電極
ＬＣＭ  液晶層（表示体）
Ｄi+  正極性用データ線
Ｄi-  負極性用データ線
Ｇj  行走査線
Ｓ+  正極性ゲート制御信号用配線
Ｓ-  負極性ゲート制御信号用配線
Ｂ  負荷特性制御信号用配線
１Ｍ〜６Ｍ  メタル層
ｇ３、ｇ４、ｇ５、ｇ６  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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