(57)【特許請求の範囲】
【請求項１】
第１の入力信号及び第２の入力信号のそれぞれは、第１信号状態と第２信号状態とを有し、制御信号は、第１制御レベルと第２制御レベルとを有し、第１のデューティ比を有する前記第１の入力信号と第２のデューティ比を有する前記第２の入力信号と制御信号とにより、第１のクロック信号と第２のクロック信号とを生成するクロック信号発生方法であって、
前記第１の入力信号の１周期が区分された第１〜第８の時間区間のうち第１の時間区間において、前記第１信号状態の前記第１の入力信号と、前記第２信号状態の前記第２の入力信号と、前記第１制御レベルの前記制御信号とにより、クロック信号発生回路の第１出力端から出力する前記第１のクロック信号を第１クロックレベルにさせ、前記クロック信号発生回路の第２出力端から出力する前記第２のクロック信号を第２クロックレベルにさせるステップと、
前記第２の時間区間において、前記第１信号状態に維持される前記第１の入力信号と、前記第２信号状態に維持される前記第２の入力信号と、前記第２制御レベルになる前記制御信号とにより、前記第１のクロック信号を前記第１クロックレベルに維持させ、前記第２の出力端から電荷蓄積素子までの第１電荷移動を実行し、前記第２のクロック信号を前記第２クロックレベルから第１中間レベルに変換させるステップと、
前記第３の時間区間において、前記第１信号状態に維持される前記第１の入力信号、前記第１信号状態になる前記第２の入力信号と、前記第２制御レベルに維持される前記制御信号とにより、前記第１のクロック信号が前記第１クロックレベルに維持させ、前記第２のクロック信号を前記第１中間レベルから前記第１クロックレベルに変換させるステップと、
前記第４の時間区間において、前記第２信号状態になる前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第２制御レベルに維持される前記制御信号とにより、前記第１の出力端から前記電荷蓄積素子までの第２電荷移動を実行して、前記第１のクロック信号を前記第１クロックレベルから第２中間レベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第５の時間区間において、前記第２信号状態に維持される前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第１制御レベルになる前記制御信号とにより、前記第１のクロック信号を前記第２中間レベルから前記第２クロックレベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第６の時間区間において、前記第２信号状態に維持される前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第２制御レベルになる前記制御信号とにより、前記第１の出力端から前記電荷蓄積素子までの第３電荷移動を実行し、前記第１のクロック信号を前記第２クロックレベルから第３中間レベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第７の時間区間において、前記第１信号状態になる前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第２制御レベルに維持される前記制御信号とにより、前記第１のクロック信号を前記第３中間レベルから前記第１クロックレベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第８の時間区間において、前記第１信号状態に維持される前記第１の入力信号と、前記第２信号状態になる前記第２の入力信号と、前記第２制御レベルに維持される前記制御信号とにより、前記第１のクロック信号を前記第１クロックレベルに維持させ、前記第２の出力端から前記電荷蓄積素子までの第４電荷移動を実行し、前記第２クロックの信号を前記第１クロックレベルから第４中間レベルに変換させるステップと、
を含み、
前記第１のデューティ比は、前記第２のデューティ比と等しく、且つ５０％未満であることを特徴とするクロック信号発生方法。
【請求項２】
前記第１中間レベルは、前記第３中間レベルと実質的に同じであり、前記第２中間レベルは、前記第４中間レベルと実質的に同じであることを特徴とする請求項１に記載のクロック信号発生方法。
【請求項３】
前記第１中間レベルは、前記第２中間レベルと実質的に同じであることを特徴とする請求項２に記載のクロック信号発生方法。
【請求項４】
第１の入力信号及び第２の入力信号のそれぞれは、第１信号状態と第２信号状態とを有し、第１の制御信号及び第２の制御信号のそれぞれは、第１制御レベルと第２制御レベルとを有し、第１のデューティ比を有する前記第１の入力信号と第２のデューティ比を有する前記第２の入力信号と前記第１の制御信号と前記第２の制御信号とにより、第１のクロック信号と第２のクロック信号とを生成するクロック信号発生方法であって、
前記第１の入力信号の１周期が区分された第１〜第１２の時間区間のうち第１の時間区間において、前記第１信号状態の前記第１の入力信号と、前記第２信号状態の前記第２の入力信号と、前記第１制御レベルの前記第１の制御信号と、前記第１制御レベルの前記第２の制御信号とにより、クロック信号発生回路の第１出力端から出力する前記第１のクロック信号を第１クロックレベルにさせ、前記クロック信号発生回路の第２出力端から出力する前記第２のクロック信号を第２クロックレベルにさせるステップと、
前記第２の時間区間において、前記第１信号状態に維持される前記第１の入力信号と、前記第２信号状態に維持される前記第２の入力信号と、前記第２制御レベルになる前記第１の制御信号と、前記第１制御レベルに維持される前記第２の制御信号とにより、前記第１のクロック信号を前記第１クロックレベルに維持させ、前記第２の出力端から第１の電荷蓄積素子までの第１電荷移動を実行し、前記第２のクロック信号を前記第２クロックレベルから第１中間レベルに変換させるステップと、
前記第３の時間区間において、前記第１信号状態に維持される前記第１の入力信号と、前記第２信号状態に維持される前記第２の入力信号と、前記第２制御レベルに維持される前記第１の制御信号と、前記第２制御レベルになる前記第２の制御信号とにより、前記第１のクロック信号を前記第１クロックレベルに維持させ、前記第２の出力端から第２の電荷蓄積素子までの第２電荷移動を実行し、前記第２のクロック信号を第１中間レベルから第２中間レベルに変換させるステップと、
前記第４の時間区間において、前記第１信号状態に維持される前記第１の入力信号と、前記第１信号状態になる前記第２の入力信号と、前記第２制御レベルに維持される前記第１の制御信号と、前記第２制御レベルに維持される前記第２の制御信号とにより、前記第１のクロック信号を前記第１クロックレベルに維持させ、前記第２のクロック信号を第２中間レベルから前記第１クロックレベルに変換させるステップと、
前記第５の時間区間において、前記第２信号状態になる前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第２制御レベルに維持される前記第１の制御信号と、前記第２制御レベルに維持される前記第２の制御信号とにより、前記第１の出力端から前記第２の電荷蓄積素子までの第３電荷移動を実行し、前記第１のクロック信号を前記第１クロックレベルから第３中間レベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第６の時間区間において、前記第２信号状態に維持される前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第２制御レベルに維持される前記第１の制御信号と、前記第１制御レベルになる前記第２の制御信号とにより、前記第１の出力端から前記第１の電荷蓄積素子までの第４電荷移動を実行し、前記第１のクロック信号を前記第３中間レベルから第４中間レベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第７の時間区間において、前記第２信号状態に維持される前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第１制御レベルになる前記第１の制御信号と、前記第１制御レベルに維持される前記第２の制御信号とにより、前記第１のクロック信号を前記第４中間レベルから前記第２クロックレベルに変換させるステップ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第８の時間区間において、前記第２信号状態に維持される前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第２制御レベルになる前記第１の制御信号と、前記第１制御レベルに維持される前記第２の制御信号とにより、前記第１の出力端から前記第１の電荷蓄積素子までの第５電荷移動を実行し、前記第１のクロック信号を前記第２クロックレベルから第５中間レベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第９の時間区間において、前記第２信号状態に維持される前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第２制御レベルに維持される前記第１の制御信号と、前記第２制御レベルになる前記第２の制御信号とにより、前記第１の出力端から前記第２の電荷蓄積素子までの第６電荷移動を実行し、前記第１のクロック信号を第５中間レベルから第６中間レベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第１０の時間区間において、前記第１信号状態になる前記第１の入力信号と、前記第１信号状態に維持される前記第２の入力信号と、前記第２制御レベルに維持される前記第１の制御信号と、前記第２制御レベルに維持される前記第２の制御信号とにより、前記第１のクロック信号を前記第６中間レベルから前記第１クロックレベルに変換させ、前記第２のクロック信号を前記第１クロックレベルに維持させるステップと、
前記第１１の時間区間において、前記第１信号状態に維持される前記第１の入力信号と、前記第２信号状態になる前記第２の入力信号と、前記第２制御レベルに維持される前記第１の制御信号と、前記第２制御レベルに維持される前記第２の制御信号とにより、前記第１のクロック信号を前記第１クロックレベルに維持させ、前記第２の出力端から前記第２の電荷蓄積素子までの第７電荷移動を実行し、前記第２のクロック信号を前記第１クロックレベルから第７中間レベルに変換させるステップと、
前記第１２の時間区間において、前記第１信号状態に維持される前記第１の入力信号と、前記第２信号状態に維持される前記第２の入力信号と、前記第２制御レベルに維持される前記第１の制御信号と、前記第１制御レベルになる前記第２の制御信号とにより、前記第１のクロック信号を前記第１クロックレベルに維持させ、前記第２の出力端から前記第１の電荷蓄積素子までの第８電荷移動を実行し、前記第２のクロック信号を前記第７中間レベルから第８中間レベルに変換させるステップと、
を含み、
前記第１のデューティ比は、前記第２のデューティ比と等しく、且つ５０％未満であることを特徴とするクロック信号発生方法。
【請求項５】
前記第１中間レベルは、前記第５中間レベルと実質的に同じであり、前記第２中間レベルは、前記第６中間レベルと実質的に同じであり、前記第３中間レベルは、前記第７中間レベルと実質的に同じであり、前記第４中間レベルは、前記第８中間レベルと実質的に同じであることを特徴とする請求項４に記載のクロック信号発生方法。
【請求項６】
前記第１中間レベルは、前記第４中間レベルと実質的に同じであり、前記第２中間レベルは、前記第３中間レベルと実質的に同じであることを特徴とする請求項５に記載のクロック信号発生方法。
【請求項７】
前記第２中間レベルと、第３中間レベルと、第６中間レベルと、第７中間レベルと実質的に接地電位であることを特徴とする請求項４に記載のクロック信号発生方法。
【請求項８】
入力された第１の入力信号と第２の入力信号と第１の制御信号と第２の制御信号とに対応して、第１のクロック信号と第２のクロック信号とを発生するクロック信号発生回路であって、
前記クロック信号発生回路は、
前記第１のクロック信号を提供するための第１出力端と、
前記第２のクロック信号を提供するための第２出力端と、
電荷移動を実行するのに用いられる第１の電荷蓄積素子及び第２の電荷蓄積素子と、
前記第１の入力信号の第１信号状態と第２信号状態とにそれぞれ対応して、前記第１のクロック信号の第１クロックレベルと第２クロックレベルとに相当する電圧レベルをそれぞれ提供する第１の電圧レベルシフターと、
前記第２の入力信号の前記第１信号状態と前記第２信号状態とにそれぞれ対応して、前記第２のクロック信号の前記第１クロックレベルと前記第２クロックレベルとに相当する前記電圧レベルをそれぞれ提供する第２の電圧レベルシフターと、
前記第１の電圧レベルシフターの出力端と前記第１出力端との間に設けられ、前記第１の入力信号及び前記第１の制御信号により接続状態又は切断状態に動作できる第１スイッチ素子と、
前記第２の電圧レベルシフターの出力端と前記第２出力端との間に設けられ、前記第２の入力信号及び前記第１の制御信号により前記接続状態及び前記切断状態に動作できる第２スイッチ素子と、
前記第１出力端と前記第１の電荷蓄積素子との間に設けられ、前記第１の入力信号と、前記第２の入力信号と、前記第１の制御信号と、前記第２の制御信号とにより接続状態又は切断状態に動作できる第３スイッチ素子と、
前記第１出力端と前記第１の電荷蓄積素子との間に設けられ、前記第１の入力信号と、前記第２の入力信号と、前記第１の制御信号と、前記第２の制御信号とにより接続状態又は切断状態に動作できる第４スイッチ素子と、
前記第１出力端と前記第２の電荷蓄積素子との間に設けられ、前記第１の入力信号及び前記第２の制御信号により接続状態又は切断状態に動作できる第５スイッチ素子と、
前記第２出力端と前記第２の電荷蓄積素子との間に設けられ、前記第２の入力信号及び前記第２の制御信号により接続状態又は切断状態に動作できる第６スイッチ素子と、
を備え、
前記第１の電荷蓄積素子は、１つの抵抗と１つのコンデンサとを含み、前記第２の電荷蓄積素子は、１つの抵抗を含むことを特徴とするクロック信号発生回路。
【請求項９】
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子、前記第４スイッチ素子、前記第５スイッチ素子及び前記第６スイッチ素子の接続状態又は切断状態をそれぞれ制御する論理回路を更に備え、
前記第１入力信号が前記第２信号状態となり、且つ前記第１の制御信号が前記第２制御レベルとなる場合には、前記第１スイッチ素子を前記切断状態に動作させ、その他の場合には、前記第１スイッチ素子を前記接続状態に動作させ、
前記第２入力信号が前記第２信号状態となり且つ前記第１の制御信号が前記第２制御レベルとなる場合には、前記第２スイッチ素子を前記切断状態に動作させ、その他の場合には、前記第２スイッチ素子を前記接続状態に動作させ、
前記第１スイッチ素子が前記切断状態となり、且つ前記第２の入力信号が第１入力レベルとなり、前記第２の制御信号が第１制御レベルとなる場合のみ前記第３スイッチ素子を前記接続状態に動作させ、その他の場合には、前記第３スイッチ素子を前記切断状態に動作させ、
前記第２スイッチ素子が前記切断状態となり、且つ前記第２の入力信号が第２入力レベルとなり、前記第２の制御信号が第１制御レベルとなる場合のみ前記第４スイッチ素子を前記接続状態に動作させ、その他の場合には、前記第４スイッチ素子を前記切断状態に動作させ、
前記第１の入力信号が前記第２信号状態となり、且つ前記第２の制御信号が前記第２制御レベルとなる場合のみ前記第５スイッチ素子を前記接続状態に動作させ、その他の場合には前記第５スイッチ素子を切断状態に動作させ、
前記第２の入力信号が前記第２信号状態となり、且つ前記第２の制御信号が前記第２制御レベルとなる場合のみ前記第６スイッチ素子を前記接続状態に動作させ、その他の場合には前記第６スイッチ素子を切断状態に動作させることを特徴とする請求項８に記載のクロック信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック信号発生回路に関し、特に、液晶表示パネルに用いられるクロック信号発生回路に関する。
【背景技術】
【０００２】
図１は、従来の液晶パネル１を示す略図である。液晶パネル１は２次元の画素アレイ１０を含む。画素アレイ１０は、複数の行および複数の列と、１列の画素ユニットを選択または駆動するための複数のゲートラインと、１行の画素ユニットにデータを提供するための複数のデータラインと、を有する。従って、液晶パネル１は、ゲートライン信号を各ゲートラインに提供するゲート駆動回路３００、及びデータ信号を各データラインに提供するデータ駆動回路２００を更に含む。
【０００３】
ゲート駆動回路３００は、複数の直列に接続されるシフトレジスターＳＲ１（shift register）を含み、各シフトレジスターの出力信号をゲートラインに対応されるゲートライン信号とするとともに、次の段階のシフトレジスターのスタート信号ともする。図２に示すように、第１段階のシフトレジスターＳＲ１のスタート信号はＳＴ信号により提供されて、その他の各段階のスタート信号は前の段階のシフトレジスターにより提供される。図２に示すように、奇数段階のシフトレジスターのクロック信号入力端ＣＫは、クロック信号ＣＫを受信し、偶数段階のシフトレジスターのクロック信号入力端ＣＫは、クロック信号ＸＣＫを受信する。図３に示すように、クロック信号ＸＣＫは、クロック信号ＣＫと逆相であり、そのデューティサイクル（duty cycle）はすべて５０％である。
【０００４】
ゲート駆動回路基板技術（gate on array：GOA）を利用して製造されたゲート駆動回路において、クロック信号の電圧（Ｖｇｈ＝２３Ｖ、且つ、Ｖｇｌ＝−１０Ｖ）は、低電圧波形が電圧レベルシフターによって上昇されたものである。シフトレジスターは、ガラス基板上に製造され、電圧レベルシフターのチップは、プリント配線板（printed wire board：PWB）或いはプリント基板（printed circuit board：PCB）に実装される。フレキシブルプリント回路（Flexible Printed Circuit）は、ガラス基板及びプリント配線板またはプリント基板を接続させるのに用いられる。クロック信号間のピーク値の電圧差、及びクロック信号を受信するシフトレジスターの数が大きいので、寄生容量の消費電力が大きくなり且つ浪費が生じる。
【０００５】
寄生容量の消費電力を低下させる方法は、クロック信号の電圧レベルを変換する際、生じた電圧の急増または急落を電荷共有方式によって低減させることである。図４ａに示すように、電圧レベルシフターは、クロック信号ＣＫ−ｉｎ及びその逆相クロック信号ＸＣＫ＿ｉｎ（図４ｂ参照）及び約３．３Ｖの制御電圧ＶＣＳを受信するための入力端を有する。電圧レベルシフターは、出力クロック信号ＣＫ及びＸＣＫを提供するための二つの電圧増幅器Ａ１、Ａ２を含む。スイッチ素子Ｓ１は、増幅器Ａ１と出力ＣＫとの間に位置し、スイッチ素子Ｓ２は、増幅器Ａ２と出力ＸＣＫとの間に位置し、三つ目のスイッチ素子Ｓ３及び抵抗Ｒは、ＣＫとＸＣＫとの間に直列に接続される。スイッチ素子Ｓ１、Ｓ２及びＳ３の動作時間は下記の通りである。
【０００６】
時間区間１及び３において、スイッチ素子Ｓ１及びＳ２は接続状態にあり、スイッチ素子Ｓ３は切断状態にある。従って、ＣＫ及びＸＣＫの電圧レベルはそれぞれ増幅器Ａ１及びＡ２の出力である。
【０００７】
時間区間２及び４において、スイッチ素子Ｓ１及びＳ２は切断状態にあり、スイッチ素子Ｓ３は接続状態にあって、これによりＣＫ及びＸＣＫの間に電荷共有を行わせる。しかしながら、ＣＫとＸＣＫは互いに相補の信号であって、また、ＣＫとＸＣＫのデューティ比は５０％であるため、同時にローレベルとなる時間帯がないから、消費電力が電荷共有によって低下される際、ゲートラインのスイッチには遅延が発生する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、本発明はＣＫ及びＸＣＫを同時にローレベルにさせるクロック信号発生回路を提供して、当該技術分野における上記ゲートラインのスイッチに遅延が発生する欠陥を解決する。
【課題を解決するための手段】
【０００９】
本発明の一つ目の目的は、クロック信号発生方法を提供する。第１の入力信号（ＣＫ＿ｉｎ）及び第２の入力信号（ＸＣＫ＿ｉｎ）のそれぞれは、第１信号状態（Ｌｏｗ）と第２信号状態（Ｈｉｇｈ）とを有し、制御信号（ＶＣＳ）は、第１制御レベル（Ｈｉｇｈ）と第２制御レベル（Ｌｏｗ）とを有し、第１のデューティ比を有する第１の入力信号と第２のデューティ比を有する第２の入力信号と制御信号とにより、第１のクロック信号（ＣＫ）と第２のクロック信号（ＸＣＫ）とを生成するクロック信号発生方法であって、第１の入力信号の１周期が区分された第１〜第８の時間区間のうち第１の時間区間において、第１信号状態の第１の入力信号と、第２信号状態の第２の入力信号と、第１制御レベルの制御信号とにより、クロック信号発生回路の第１出力端から出力する第１のクロック信号を第１クロックレベルにさせ、クロック信号発生回路の第２出力端から出力する第２のクロック信号を第２クロックレベルにさせるステップと、第２の時間区間において、第１信号状態に維持される第１の入力信号と、第２信号状態に維持される第２の入力信号と、第２制御レベルになる制御信号とにより、第１のクロック信号を第１クロックレベルに維持させ、第２の出力端から電荷蓄積素子（ＳＴＧ）までの第１電荷移動を実行し、第２のクロック信号を第２クロックレベルから第１中間レベルに変換させるステップと、第３の時間区間において、第１信号状態に維持される第１の入力信号、第１信号状態になる第２の入力信号と、第２制御レベルに維持される制御信号とにより、第１のクロック信号が第１クロックレベルに維持させ、第２のクロック信号を第１中間レベルから第１クロックレベルに変換させるステップと、第４の時間区間において、第２信号状態になる第１の入力信号と、第１信号状態に維持される第２の入力信号と、第２制御レベルに維持される制御信号とにより、第１の出力端から電荷蓄積素子までの第２電荷移動を実行して、第１のクロック信号を第１クロックレベルから第２中間レベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、  第５の時間区間において、第２信号状態に維持される第１の入力信号と、第１信号状態に維持される第２の入力信号と、第１制御レベルになる制御信号とにより、第１のクロック信号を第２中間レベルから第２クロックレベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、第６の時間区間において、第２信号状態に維持される第１の入力信号と、第１信号状態に維持される第２の入力信号と、第２制御レベルになる制御信号とにより、第１の出力端から電荷蓄積素子までの第３電荷移動を実行し、第１のクロック信号を第２クロックレベルから第３中間レベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、第７の時間区間において、第１信号状態になる第１の入力信号と、第１信号状態に維持される第２の入力信号と、第２制御レベルに維持される制御信号とにより、第１のクロック信号を第３中間レベルから第１クロックレベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、第８の時間区間において、第１信号状態に維持され���第１の入力信号と、第２信号状態になる第２の入力信号と、第２制御レベルに維持される制御信号とにより、第１のクロック信号を第１クロックレベルに維持させ、第２の出力端から電荷蓄積素子までの第４電荷移動を実行し、第２クロックの信号を第１クロックレベルから第４中間レベルに変換させるステップとを含む。第１のデューティ比は、第２のデューティ比と等しく、且つ５０％未満である。
【００１０】
本発明の二つ目の目的は、クロック信号発生回路を提供する。クロック信号発生回路は、第１入力信号（ＣＫ＿ｉｎ）、第２入力信号（ＸＣＫ＿ｉｎ）及び制御信号（ＶＣＳ）に対応して、第１のクロック信号（ＣＫ）を提供するための第１出力端（Ｏｕｔ１）と、第２のクロック信号（ＸＣＫ）を提供するための第２出力端（Ｏｕｔ２）と、電荷移動を実行するのに用いられる１つの抵抗（Ｒ）と１つのコンデンサ（Ｃ）とを有する電荷蓄積素子（ＳＴＧ）と、第１の入力信号の第１信号状態と第２信号状態とにそれぞれ対応して、第１のクロック信号の第１クロックレベル（Ｖｇｌ＝−１０Ｖ）と第２クロックレベル（Ｖｇｈ＝２０Ｖ）とに相当する電圧レベルをそれぞれ提供する第１の電圧レベルシフター（Ａ１）と、第２の入力信号の第１信号状態と第２信号状態とにそれぞれ対応して、第２のクロック信号の第１クロックレベルと第２クロックレベルとに相当する電圧レベルをそれぞれ提供する第２の電圧レベルシフター（Ａ２）と、第１の電圧レベルシフターの出力端と第１出力端との間に設けられ、第１の入力信号及び制御信号により接続状態（Ｃ）又は切断状態（Ｄ）に動作できる第１スイッチ素子（Ｓ１）と、第２の電圧レベルシフターの出力端と第２出力端との間に設けられ、第２の入力信号及び制御信号により接続状態又は切断状態に動作できる第２スイッチ素子（Ｓ２）と、第１出力端と電荷蓄積素子との間に設けられ、第１の入力信号及び制御信号により接続状態又は切断状態に動作できる第３スイッチ素子（Ｓ３）と、第２出力端と電荷蓄積素子との間に設けられ、第２の入力信号及び制御信号により接続状態又は切断状態に動作できる第４スイッチ素子（Ｓ４）とを備える。
【００１１】
本発明の三つ目の目的は、クロック信号発生方法を提供する。第１の入力信号（ＣＫ＿ｉｎ）及び第２の入力信号（ＸＣＫ＿ｉｎ）のそれぞれは、第１信号状態（Ｌｏｗ）と第２信号状態（Ｈｉｇｈ）とを有し、第１の制御信号（ＶＣＳ１）及び第２の制御信号（ＶＣＳ２）のそれぞれは、第１制御レベル（Ｈｉｇｈ）と第２制御レベル（Ｌｏｗ）とを有し、第１のデューティ比を有する第１の入力信号と第２のデューティ比を有する第２の入力信号と第１の制御信号と第２の制御信号とにより、第１のクロック信号（ＣＫ）と第２のクロック信号（ＸＣＫ）とを生成するクロック信号発生方法であって、  第１の入力信号の１周期が区分された第１〜第１２の時間区間のうち第１の時間区間において、第１信号状態の第１の入力信号と、第２信号状態の第２の入力信号と、第１制御レベルの第１の制御信号と、第１制御レベルの第２の制御信号とにより、クロック信号発生回路の第１出力端から出力する第１のクロック信号を第１クロックレベルにさせ、クロック信号発生回路の第２出力端から出力する第２のクロック信号を第２クロックレベルにさせるステップと、  第２の時間区間において、第１信号状態に維持される第１の入力信号と、第２信号状態に維持される第２の入力信号と、第２制御レベルになる第１の制御信号と、第１制御レベルに維持される第２の制御信号とにより、第１のクロック信号を第１クロックレベルに維持させ、第２の出力端から第１の電荷蓄積素子（ＳＴＧ）までの第１電荷移動を実行し、第２のクロック信号を第２クロックレベルから第１中間レベルに変換させるステップと、  第３の時間区間において、第１信号状態に維持される第１の入力信号と、第２信号状態に維持される第２の入力信号と、第２制御レベルに維持される第１の制御信号と、第２制御レベルになる第２の制御信号とにより、第１のクロック信号を第１クロックレベルに維持させ、第２の出力端から第２の電荷蓄積素子（Ｒ２）までの第２電荷移動を実行し、第２のクロック信号を第１中間レベルから第２中間レベルに変換させるステップと、第４の時間区間において、第１信号状態に維持される第１の入力信号と、第１信号状態になる第２の入力信号と、第２制御レベルに維持される第１の制御信号と、第２制御レベルに維持される第２の制御信号とにより、第１のクロック信号を第１クロックレベルに維持させ、第２のクロック信号を第２中間レベルから第１クロックレベルに変換させるステップと、第５の時間区間において、第２信号状態になる第１の入力信号と、第１信号状態に維持される第２の入力信号と、第２制御レベルに維持される第１の制御信号と、第２制御レベルに維持される第２の制御信号とにより、第１の出力端から第２の電荷蓄積素子までの第３電荷移動を実行し、第１のクロック信号を第１クロックレベルから第３中間レベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、  第６の時間区間において、第２信号状態に維持される第１の入力信号と、第１信号状態に維持される第２の入力信号と、第２制御レベルに維持される第１の制御信号と、第１制御レベルになる第２の制御信号とにより、第１の出力端から第１の電荷蓄積素子までの第４電荷移動を実行し、第���のクロック信号を第３中間レベルから第４中間レベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、第７の時間区間において、第２信号状態に維持される第１の入力信号と、第１信号状態に維持される第２の入力信号と、第１制御レベルになる第１の制御信号と、第１制御レベルに維持される第２の制御信号とにより、第１のクロック信号を第４中間レベルから第２クロックレベルに変換させるステップ、第２のクロック信号を第１クロックレベルに維持させるステップと、  第８の時間区間において、第２信号状態に維持される第１の入力信号と、第１信号状態に維持される第２の入力信号と、第２制御レベルになる第１の制御信号と、第１制御レベルに維持される第２の制御信号とにより、第１の出力端から第１の電荷蓄積素子までの第５電荷移動を実行し、第１のクロック信号を第２クロックレベルから第５中間レベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、  第９の時間区間において、第２信号状態に維持される第１の入力信号と、第１信号状態に維持される第２の入力信号と、第２制御レベルに維持される第１の制御信号と、第２制御レベルになる第２の制御信号とにより、第１の出力端から第２の電荷蓄積素子までの第６電荷移動を実行し、第１のクロック信号を第５中間レベルから第６中間レベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、  第１０の時間区間において、第１信号状態になる第１の入力信号と、第１信号状態に維持される第２の入力信号と、第２制御レベルに維持される第１の制御信号と、第２制御レベルに維持される第２の制御信号とにより、第１のクロック信号を第６中間レベルから第１クロックレベルに変換させ、第２のクロック信号を第１クロックレベルに維持させるステップと、第１１の時間区間において、第１信号状態に維持される第１の入力信号と、第２信号状態になる第２の入力信号と、第２制御レベルに維持される第１の制御信号と、第２制御レベルに維持される第２の制御信号とにより、第１のクロック信号を第１クロックレベルに維持させ、第２の出力端から第２の電荷蓄積素子までの第７電荷移動を実行し、第２のクロック信号を第１クロックレベルから第７中間レベルに変換させるステップと、第１２の時間区間において、第１信号状態に維持される第１の入力信号と、第２信号状態に維持される第２の入力信号と、第２制御レベルに維持される第１の制御信号と、第１制御レベルになる第２の制御信号とにより、第１のクロック信号を第１クロックレベルに維持させ、第２の出力端から第１の電荷蓄積素子までの第８電荷移動を実行し、第２のクロック信号を第７中間レベルから第８中間レベルに変換させるステップと、を含み、第１のデューティ比は、第２のデューティ比と等しく、且つ５０％未満である。
【００１２】
本発明の四つ目の目的は、クロック信号発生回路を提供する。クロック信号発生回路は、入力された第１の入力信号（ＣＫ＿ｉｎ）と第２の入力信号（ＸＣＫ＿ｉｎ）と第１の制御信号（ＶＣＳ１）と第２の制御信号（ＶＣＳ２）に対応して、第１のクロック信号を提供するための第１出力端（Ｏｕｔ１）と、第２のクロック信号を提供するための第２出力端（Ｏｕｔ２）と、電荷移動を実行するのに用いられる１つの抵抗（Ｒ）と１つのコンデンサ（Ｃ）とを有する第１の電荷蓄積素子（ＳＴＧ）及び１つの抵抗（Ｒ２）を有する第２の電荷蓄積素子と、第１の入力信号の第１信号状態と第２信号状態とにそれぞれ対応して、第１のクロック信号の第１クロックレベル（Ｖｇｌ＝−１０Ｖ）と第２クロックレベル（Ｖｇｈ＝２０Ｖ）とに相当する電圧レベルをそれぞれ提供する第１の電圧レベルシフター（Ａ１）と、第２の入力信号の第１信号状態と第２信号状態とにそれぞれ対応して、第２のクロック信号の第１クロックレベルと第２クロックレベルとに相当する電圧レベルをそれぞれ提供する第２の電圧レベルシフター（Ａ２）と、第１の電圧レベルシフターの出力端と第１出力端との間に設けられ、第１の入力信号及び第１の制御信号により接続状態（Ｃ）又は切断状態（Ｄ）に動作できる第１スイッチ素子（Ｓ１）と、第２の電圧レベルシフターの出力端と第２出力端との間に設けられ、第２の入力信号及び第１の制御信号により接続状態及び切断状態に動作できる第２スイッチ素子（Ｓ２）と、第１出力端と第１の電荷蓄積素子との間に設けられ、第１の入力信号と、第２の入力信号と、第１の制御信号と、第２の制御信号とにより接続状態又は切断状態に動作できる第３スイッチ素子（Ｓ３）と、第１出力端と第１の電荷蓄積素子との間に設けられ、第１の入力信号と、第２の入力信号と、第１の制御信号と、第２の制御信号とにより接続状態又は切断状態に動作できる第４スイッチ素子（Ｓ４）と、第１出力端と第２の電荷蓄積素子との間に設けられ、第１の入力信号及び第２の制御信号により接続状態又は切断状態に動作できる第５スイッチ素子（Ｓ５）と、第２出力端と第２の電荷蓄積素子との間に設けられ、第２の入力信号及び第２の制御信号により接続状態又は切断状態に動作できる第６スイッチ素子（Ｓ６）とを備える。
【００１３】
本発明の上述した内容と他の目的、特徴、利点および実施例をより一層明確に判るため、下記の図面について詳細に説明する。図５ａから図１１までの記述を通して、本発明をより明確に理解することができる。
【図面の簡単な説明】
【００１４】
【図１】従来の液晶表示パネルを示す略図である。
【図２】直列に接続されるシフトレジスターを有するゲート駆動回路を示す略図である。
【図３】ゲートライン信号とクロック信号との関係を示すタイミング図である。
【図４ａ】公知の電荷共有裝置を示す略図である。
【図４ｂ】公知の電荷共有裝置のクロック入力及び発生したクロック信号を示す略図である。
【図５ａ】本発明の一つの実施例による電荷共有回路を示す略図である。
【図５ｂ】本発明の一つの実施例による電荷共有回路のクロック入力及び発生したクロック信号を示す略図である。
【図５ｃ】本発明の一つの実施例による電荷共有過程のタイムテーブルを示す図である。
【図６ａ】図５ａの実施例による電荷共有回路の部分的回路を示す図である。
【図６ｂ】図６ａの実施例による回路の等価回路を示す図である。
【図６ｃ】図６ａの実施例による回路のもう一つの等価回路を示す図である。
【図６ｄ】図６ｃの一実施例による回路の電荷共有過程のタイムテーブルを示す図である。
【図７ａ】本発明のもう一つの実施例による電荷共有回路を示す略図である。
【図７ｂ】図７ａの一実施例による電荷共有回路のクロック入力及び発生したクロック信号を示す略図である。
【図７ｃ】図７ａの一実施例による電荷共有過程のタイムテーブルを示す図である。
【図７ｄ】図７ａの一実施例による回路の等価回路を示す図である。
【図８】本発明のもう一つの実施例による電荷共有回路のクロック入力及び発生したクロック信号を示す略図である。
【図９】本発明のその他の実施例による電荷共有回路のクロック入力及び発生したクロック信号を示す略図である。
【図１０】本発明の一つの実施例によるシフトレジスターの異なる配列方式を示す略図である。
【図１１】本発明の一つの実施例において、四つの入力クロック信号を用いてゲートライン信号を発生する時の位相関係を示す図である。
【発明を実施するための形態】
【００１５】
図５ａは、本発明の一つの実施例による電荷共有回路５０を示す略図である。電荷共有回路５０は、第１入力信号ＣＫ＿ｉｎ、第２入力信号ＸＣＫ＿ｉｎ及び制御信号ＶＣＳを受信するのに用いられる。電荷共有回路５０は、第１電圧レベルリフターＡ１とも呼べる第１増幅器Ａ１と、第２電圧レベルリフターＡ２とも呼べる第２増幅器Ａ２とを含み、前記第１増幅器Ａ１の入力端は、第１入力信号ＣＫ＿ｉｎに結合され、第１入力信号ＣＫ＿ｉｎに基づいて第１信号経路Ｐ１で第１出力信号ＣＫを第１出力端Ｏｕｔ１に提供し、前記第２増幅器Ａ２の入力端は第２入力信号ＸＣＫ＿ｉｎに結合され、第２入力信号ＸＣＫ＿ｉｎに基づいて第２信号経路Ｐ２において第２出力信号ＸＣＫを第２出力端Ｏｕｔ２に提供する。第１スイッチ素子Ｓ１は第１信号経路Ｐ１に位置し、第２スイッチ素子Ｓ２は第２信号経路に位置する。第３スイッチ素子Ｓ３及び第４スイッチ素子Ｓ４は、第１出力端ｏｕｔ１と第２出力端Ｏｕｔ２との間に直列に接続される。図５ａに示すように、第１スイッチ素子Ｓ１は二つの切換端を有し、第１切換端は第１電圧レベルリフターＡ１に接続され、第２切換端は第１出力端Ｏｕｔ１に接続される。同樣に、第２スイッチ素子Ｓ２も二つの切換端を有し、第１切換端は第２電圧レベルリフターＡ２に接続され、第２切換端は第２出力端Ｏｕｔ２に接続される。電荷蓄積素子ＳＴＧを有する電荷共有経路Ｄは、第３スイッチ素子Ｓ３及び第４スイッチ素子Ｓ４との間の接続点Ｑと接地端とに設けられる。図５ａに示すように、電荷蓄積素子ＳＴＧは、直列に接続された抵抗Ｒ及びコンデンサＣを含む。
【００１６】
各第１スイッチ素子Ｓ１、第２スイッチ素子Ｓ２、第３スイッチ素子Ｓ３及び第４スイッチ素子Ｓ４は、第１状態及び第２状態で動作することができる。第１状態で動作する時、スイッチ素子は信号を第１切換端から第２切換端に転送させる。第２状態時で動作する時、スイッチ素子の第１切換端及び第２切換端は切断される。従って、第１スイッチ素子が第１状態で動作する時、第１出力端Ｏｕｔ１と第１電圧レベルリフターＡ１は電気的に接続され、第１スイッチ素子が第２状態で動作する時、第１出力端Ｏｕｔ１と第１電圧レベルリフターＡ１は切断される。同様に、第２スイッチ素子が第１状態で動作する時、第２出力端Ｏｕｔ２と第２電圧レベルリフターＡ２は電気的に接続され、第２スイッチ素子が第２状態で動作する時、第２出力端Ｏｕｔ２と第２電圧レベルリフターＡ２は切断される。第３スイッチ素子が第１状態で動作する場合、第１出力端Ｏｕｔ１と電荷共有経路Ｄは電気的に接続され、第３スイッチ素子が第２状態で動作する場合、第１出力端Ｏｕｔ１と電荷共有経路Ｄは切断される。第４スイッチ素子が第１状態で動作する場合、第２出力端Ｏｕｔ２と電荷共有経路Ｄは電気的に接続され、第４スイッチ素子が第２状態で動作する場合、第２出力端Ｏｕｔ２と電荷共有経路Ｄは切断される。
【００１７】
第１スイッチ素子Ｓ１、第２スイッチ素子Ｓ２、第３スイッチ素子Ｓ３及び第４スイッチ素子Ｓ４の運行は、第１出力端Ｏｕｔ１及び第２出力端Ｏｕｔ２の電圧に、第１電圧Ｖｇｈと第２電圧Ｖｇｌとの間にある中間電圧レベルを持たせることができる。異なる実施例において、第１出力端Ｏｕｔ１からの中間電圧レベルと第２出力端Ｏｕｔ２からの中間電圧レベルは、それぞれ異なるクロック周期において発生される。
【００１８】
図５ｂに示すように、クロック周期は八つの時間区間１〜８で表される。第１入力クロック信号ＣＫ＿ｉｎは、時間区間４及び６において第１状態（高い状態）にあり、時間区間１〜３、７及び８において第２状態（低い状態）にある。第２入力クロック信号ＸＣＫ＿ｉｎは、時間区間１、２及び８において第１状態にあり、時間区間３及び７において第２状態にある。第１及び第２入力信号のデューティサイクルは５０％より小さい。制御電圧ＶＣＳは、時間区間１及び５において第１状態にあり、時間区間２〜４、６、７及び８において第２状態にある（図５ｃ参照）。第１出力信号ＣＫの中間電圧レベルは、時間区間４及び６における電荷共有の結果である。尚、第２出力信号ＸＣＫの中間電圧レベルは、時間区間２及び８における電荷共有の結果である。
【００１９】
図５ｃに示すタイムテーブルのように、時間区間１において、Ｓ１は接続状態にあり、且つＳ３は切断状態にあるため、ＣＫ＿ｉｎが低い状態にあり、ＣＫが低い状態（Ｖｇｌ）にある。同樣に、Ｓ２は接続状態にあり、Ｓ４は切断状態にあるため、ＸＣＫ＿ｉｎが高い状態にあり、ＸＣＫも高い状態（Ｖｇｈ）にある。
【００２０】
時間区間２において、Ｓ１が接続状態にあり、Ｓ３が切断状態にあるため、ＣＫ＿ｉｎは低い状態にあり、ＣＫは低い状態（Ｖｇｌ）にある。しかし、Ｓ２が切断状態で、Ｓ４が接続状態にあるため、第２出力端Ｏｕｔ２の電圧レベルは、ＸＣＫから蓄積素子ＳＴＧまでの電荷共有により低下される。
【００２１】
時間区間３において、Ｓ１が接続状態にあり、Ｓ３が切断状態にあるため、ＣＫ＿ｉｎは低い状態にあり、ＣＫも低い状態（Ｖｇｌ）にある。同樣に、Ｓ２が接続状態にあり、Ｓ４が切断状態にあるため、ＸＣＫ＿ｉｎは低い状態にあり、ＸＣＫも低い状態（Ｖｇｌ）にある。
【００２２】
時間区間４において、Ｓ１が切断状態で、且つＳ３が接続状態にある。そのため、蓄積素子ＳＴＧの電荷が第１出力端Ｏｕｔ１に共有されて、ＣＫの電圧レベルが中間電圧レベルに引き上げられる。Ｓ２が接続状態にあるため、ＸＣＫ＿ｉｎ及びＸＣＫは低い状態にある。
【００２３】
時間区間５において、Ｓ３が切断状態で、且つＳ１が接続状態にあり、ＣＫ＿ｉｎが高い状態にあるため、ＣＫは高い状態にある。Ｓ２が接続状態にあるため、ＸＣＫ＿ｉｎ及びＸＣＫは低い状態にある。Ｓ２が接続状態にあり、Ｓ４が切断状態にあるため、ＸＣＫ＿ｉｎ及びＸＣＫは低い状態にある。
【００２４】
時間区間６において、電荷はＣＫから蓄積素子ＳＴＧに共有される。
【００２５】
時間区間７において、Ｓ１が接続状態にあり、Ｓ３が切断状態にあるため、ＣＫ＿ｉｎ及びＣＫは低い状態（Ｖｇｌ）にある。Ｓ２が接続状態にあり、Ｓ４が切断状態にあるため、ＸＣＫ＿ｉｎ及びＸＣＫは低い状態にある。
【００２６】
時間区間８において、電荷は蓄積素子ＳＴＧからＸＣＫに共有される。
【００２７】
図６ｂ及び図６ｃに示すように、制御電圧ＶＣＳは論理回路に印加される。図６ｂ及び図６ｃは図６ａの等価回路を示す。図６ａは、図５ａの電荷共有回路における第１信号経路Ｐ１を示す。図６ｃにおいて、論理回路から出力される電圧レベルＡ及びＢは下記の論理演算式により決められる。
Ａ＝ｎＣＫ＿ｉｎ  ＯＲ（ＣＫ＿ｉｎ  ＡＮＤ  ｎＶＣＳ）；
Ｂ＝ｎＣＫ＿ｉｎ；
ｎ＝否定（ｎｅｇａｔｅｄ）；
【００２８】
電圧レベルＡ及びＢは、第１出力端Ｏｕｔ１の電圧レベルを決める。例えば、ＣＫ＿ｉｎが低い状態にあり、ＶＣＳが高い状態にある場合、ｎＣＫ＿ｉｎは高い状態にあり、ｎＶＣＳは低い状態にある。論理演算式（ＣＫ＿ｉｎ  ＡＮＤ  ｎＶＣＳ）の結果が低い状態であるので、Ａは高い状態にあり、且つＢも高い状態にある。そこで、図６ｄのタイムテーブルにおける時間区間１に示すように、ＰＭＯＳが非導通状態にあり、ＮＭＯＳが導通状態にあり、且つＯｕｔ１が低い状態（Ｖｇｌ＝−１０Ｖ）にある。
【００２９】
時間区間２、３、７及び８において、ＣＫ＿ｉｎ及びＶＣＳは低い状態にあって、ｎＣＫ＿ｉｎ及びｎＶＣＳはすべて高い状態にある。論理演算式（ＣＫ＿ｉｎ  ＡＮＤ  ｎＶＣＳ）の結果が低い状態にあるので、Ａは高い状態にあり、且つＢも高い状態にある。時間区間１と同じように、Ｏｕｔ１は低い状態にある。
【００３０】
時間区間４及び６において、ＣＫ＿ｉｎは高い状態、ＶＣＳは低い状態にあり、ｎＣＫ＿ｉｎは低い状態、ｎＶＣＳは高い状態にある。（ＣＫ＿ｉｎ  ＡＮＤ  ｎＶＣＳ）の結果が高い状態であるので、Ａは高い状態にあり、Ｂは低い状態にある。そこで、ＰＭＯＳ及びＮＭＯＳはすべて非導通状態にあって、Ｓ１が切断状態（図５ａ及び図６ａを同時に参照）にある場合と相当し、電荷共有は第１出力端Ｏｕｔ１及び蓄積素子ＳＴＧの間において発生する（図５ａ参照）。
【００３１】
時間区間５において、ＣＫ＿ｉｎ及びＶＣＳはすべて高い状態にあり、ｎＣＫ＿ｉｎ及びｎＶＣＳはすべて低い状態にある。（ＣＫ＿ｉｎ  ＡＮＤ  ｎＶＣＳ）の結果が低い状態であるので、Ａは高い状態にあり、且つＢは低い状態にある。そこで、ＰＭＯＳは導通状態にあり、ＮＭＯＳは非導通状態にある。Ｏｕｔ１は高い状態にあり、またはＶｇｈつまり２０Ｖと等しい。
【００３２】
図６ｃの実施例において、レベルシフターは入力電圧を（０，３．３Ｖ）から（−１０，２０Ｖ）に変換するのに用いられる。
【００３３】
論理回路は様々な用途に応用することができる。例えば、論理回路は、図６ｂに示すように、伝送ゲートを制御するのに用いられることができる。伝送ゲートは、図５ａにおける電荷共有回路５０の第１スイッチ素子Ｓ１と等価である。電圧レベルシフターＡ１（図５ａ及び図６ａを同時に参照）は、図６ｂに示すレベルシフター／インバーター回路及びもう一つのインバーター（ＰＭＯＳ及びＮＭＯＳを含む）を含む。
【００３４】
図７ａは本発明のもう一つの実施例を示す図である。スイッチ素子Ｓ３及びＳ４を除くその他の二つのスイッチ素子Ｓ５及びＳ６も、電荷共有回路５０’における第１出力端Ｏｕｔ１及び第２出力端Ｏｕｔ２の電圧レベルを変更させるのに用いられる。スイッチ素子Ｓ３及びＳ４は、電荷共有経路Ｄを介して、蓄積素子ＳＴＧと第１出力端Ｏｕｔ１との間、及び蓄積素子ＳＴＧと第２出力端Ｏｕｔ２との間における電荷共有を実施するのに用いられる。図７ａに示すように、抵抗Ｒ２を備える電荷放出経路Ｅは、Ｓ５及びＳ６の間の接地端及び接続点に接続される。さらに、電荷共有回路５０’は、第１入力信号ＣＫ＿ｉｎ、第２入力信号ＸＣＫ＿ｉｎ、第１制御信号ＶＣＳ１及び第２制御信号ＶＣＳ２を受信するのに用いられる。
【００３５】
図７ｂは、入力信号ＣＫ＿ｉｎ、ＸＣＫ＿ｉｎ、制御電圧ＶＣＳ１、ＶＣＳ２及び出力クロック信号ＣＫ、ＸＣＫの関係を示す図である。図７ｃは対応するタイムテーブルを示す図である。
【００３６】
時間区間１、４、７及び１０において、Ｓ３、Ｓ４、Ｓ５及びＳ６は切断状態にあり、Ｓ１及びＳ２は接続状態にある。出力端Ｏｕｔ１及びＯｕｔ２の出力レベルは、それぞれ電圧レベルシフターＡ１及びＡ２からの電圧と同じである。
【００３７】
時間区間２において、Ｓ２、Ｓ３及びＳ６は切断状態にあり、Ｓ４は接続状態にある。出力端Ｏｕｔ２の出力レベルは、Ｏｕｔ２から蓄積素子ＳＴＧまでの電荷共有により低下される。
【００３８】
時間区間３において、Ｓ２、Ｓ４及びＳ５は切断状態にあり、Ｓ６は接続状態にある。出力端Ｏｕｔ２の出力レベルは、抵抗Ｒ２を通じて接地端までの電荷放出により０Ｖまで低下される。
【００３９】
時間区間５において、Ｓ１、Ｓ３及びＳ６は切断状態にあり、Ｓ５は接続状態にある。出力端Ｏｕｔ１の出力レベルは、抵抗Ｒ２を通じて接地端までの負電荷放出により０Ｖまで引き上げられる。
【００４０】
時間区間６において、Ｓ１、Ｓ４及びＳ５は切断状態にあり、Ｓ３は接続状態にあるため、時間区間２において蓄積素子ＳＴＧに蓄積されている電荷を出力端Ｏｕｔ１までに共有させる。
【００４１】
時間区間８、９、１１及び１２において、出力結果が少し異なる以外，時間区間２、３、５及び６の運行過程と類似している。
【００４２】
注意すべきことは、図５ｂに示す期間３及び７は、極めて短い期間であっても良く、ひいては図８に示すように０であっても良い。同樣に、図７ｂに示す期間４及び１０は極めて短い期間であっても良く、ひいては図９に示すように０であっても良い。従って、入力クロックのデューティサイクルは５０％に近接、または等しいことが可能である。
【００４３】
つまり、本発明は一つのクロック信号発生方法を提供し、該方法は、第１入力信号（ＸＣＫ＿ｉｎ）により、第１信号経路（Ｐ２）において第１クロック信号（ＸＣＫ）を発生させ、また、第２入力信号（ＣＫ＿ｉｎ）により第２信号経路（Ｐ１）において第２クロック信号（ＣＫ）を発生させることができ、各第１及び第２入力信号は、それぞれ第１信号状態（Ｈ）及び第２信号状態（Ｌ）を含み、各第１及び第２クロック信号はそれぞれ第１クロックレベル（Ｖｇｈ＝２０Ｖ）及び第２クロックレベル（Ｖｇｌ＝−１０Ｖ）を含む。
【００４４】
クロック信号発生方法は、第１入力信号が第１信号状態（Ｈ）にあり、第２入力信号が第２信号状態（Ｌ）にある場合、第１信号経路から電荷蓄積素子までの第１電荷移動を実行することにより、第１クロック信号を第１クロックレベルから第１中間レベルまでに変換させるステップ（時間区間２；図５ｂ、図８、図９及び図７ｂを参照）と、
第１入力レベルが第２信号状態（Ｌ）を維持する場合、第１クロック信号を第２クロックレベルにて動作させるステップ（図５ｂ、図８における時間区間３；図７ｂ及び図９における時間区間４）と、
第１入力信号が第２信号状態（Ｌ）にあり、且つ第２入力信号が第１信号状態（Ｈ）にある場合、
第２クロック信号を第２クロックレベルから第２中間レベルまでに変換させ（図５ｂ、図８における時間区間４、図７ｂ及び図９図における時間区間５）、
第１クロック信号を第２クロックレベルにて動作させるとともに第２クロック信号を第１クロックレベルにて動作させ（図５ｂ、図８における時間区間５、図７ｂ及び図９における時間区間７）、
第２信号経路から電荷蓄積素子までの第２電荷移動を実行することにより、第２クロック信号を第１クロックレベルから第３中間レベルまでに変換させる（図５ｂ、図８における時間区間６、図７ｂ及び図９図における時間区間８）ステップと、
第２クロック信号が第１信号状態（Ｈ）を維持する場合、第２クロック信号を第２クロック状態（Ｌ）にて動作させる（図５ｂ、図８における時間区間７、図７ｂ及び図９における時間区間１０）ステップと、
第１入力信号が第２信号状態（Ｌ）にあり、第２入力信号が第１信号状態（Ｈ）にある場合、第１クロック信号を第２クロックレベルから第４中間レベルに変換させる（図５ｂ、図８における時間区間８、図７ｂ及び図９における時間区間１２）ステップ、および、
第１入力信号が第１信号状態にあり、第２入力信号が第２信号状態にある場合、第１クロック信号を第４中間レベルから第１クロックレベルに変換させるステップと、を含む。
【００４５】
本発明の一つの実施例において、第１クロック信号を第２クロックレベルにて動作させるステップは、第２クロック信号を第２クロックレベルから第２中間レベルに変換させるステップの前に実行され、及び、第１入力信号が第２信号状態にある場合、第２クロック信号を第２クロックレベルにて動作させるステップは、第１クロック信号を第２クロックレベルから第４中間レベルに変換させるステップの前に実行される。
【００４６】
本発明のもう一つの実施例において、前記第１クロック信号を第２クロックレベルにて動作させるステップは、第２クロック信号を第２クロックレベルから第２中間レベルに変換させるステップと同時（concurrent）に実行され、及び、第１信号が第２信号状態にある場合、第２クロック信号を第２クロック状態（Ｌ）にて動作させるステップは、第１クロック信号を第２クロックレベルから第４中間レベルに変換させるステップと同時（concurrent）に実行される。
【００４７】
本発明の一つの実施例において、第１入力信号が第２信号状態（Ｌ）にあり、且つ第２入力信号が第１信号状態（Ｈ）にある場合、電荷蓄積素子から第２信号経路までの第３電荷移動を実行することにより、第２クロック信号を第２クロックレベルから第２中間レベルに変換させる。また、第１入力信号が第２信号状態（Ｌ）にあり、且つ第２入力信号が第１信号状態時（Ｈ）にある場合、電荷蓄積素子から第１信号経路までの第４電荷移動を実行することにより、第１クロック信号を第２クロックレベルから第４中間レベルに変換させる。
【００４８】
本発明の一つの実施例において、第１クロック信号を第２クロックレベルにて動作させるステップは、第２クロック信号を第２クロックレベルから第２中間レベルに変換させるステップと同時に実行され、また、第１信号が第２信号状態（Ｌ）にある場合、第２クロック信号を第２クロック状態（Ｌ）にて動作させるステップは、第１クロック信号を第２クロックレベルから第４中間レベルに変換させるステップの前に実行される。
【００４９】
本発明のもう一つの実施例において、第１入力信号が第２信号状態（Ｌ）にあり、且つ第２入力信号が第１信号状態（Ｈ）にある場合、電荷蓄積素子から第２信号経路までの第３電荷移動を実行して、前記第２クロック信号を前記第２クロックレベルから第２中間レベルに変換させる。また、第１入力信号が第２信号状態（Ｌ）にあり、且つ第２入力信号が第１信号状態（Ｈ）にある場合、電荷蓄積素子から第１信号経路までの第４電荷移動を実行して、これにより第１クロック信号を第２クロックレベルから第４中間レベルに変換させる。
【００５０】
本発明の一つの実施例において、第１中間レベルは、実質的に第３中間レベルと同様であり、第２中間レベルは、実質的に第４中間レベルと同様である。
【００５１】
本発明のもう一つの実施例において、第１入力信号が第２信号状態（Ｌ）にあり、且つ第２入力信号が第１信号状態（Ｈ）にある場合、電荷蓄積素子から第２信号経路までの第３電荷移動を実行して、これにより前記第２クロック信号を前記第２クロックレベルから第２中間レベルに変換させる。また、第１入力信号が第２信号状態（Ｌ）にあり、且つ第２入力信号が第１信号状態（Ｈ）にある場合、電荷蓄積素子から第１信号経路までの第４電荷移動を実行して、これにより第１クロック信号を第２クロックレベルから第４中間レベルに変換させる。
【００５２】
本発明の一つの実施例において、第１中間レベルは、実質的に第３中間レベルと同様であり、第２中間レベルは、実質的に第４中間レベルと同様である。
【００５３】
本発明のもう一つの実施例において、第１中間レベルは、実質的に第２中間レベルと同様である。
【００５４】
本発明の一つの実施例において、第１信号経路から電荷蓄積素子までの第１電荷移動を実行するステップの後に、及び、第１入力レベルが第２信号状態（Ｌ）を維持する場合、第１クロック信号を第２クロックレベルにて動作させるステップの前に、第１入力信号が第１信号状態、且つ、第２入力信号が前記第２信号状態を維持する場合（図７ｂ及び図９における時間区間３）、更に、第１クロック信号を第１中間レベルから第１中間レベルと第２クロックレベルとの間にある第５中間レベルに変換させるステップを含む。また、第２クロック信号を第２クロックレベルから第２中間レベルに変換させるステップの後に、及び、第１クロック信号を第２クロックレベルにて、且つ第２クロック信号を第１クロックレベルにて動作させるステップの前に、第１入力レベルが第２信号状態（Ｌ）にあり、第２入力レベルが前記第１信号状態（Ｈ）にある場合（図７ｂ及び図９における時間区間６）、更に、第２クロック信号を第２中間レベルから第２中間レベルと第１クロックレベルとの間にある第６中間レベルに変換させるステップを含む。また、第２信号経路から電荷蓄積素子までの第２電荷移動を実行して、これにより第２クロック信号を第１クロックレベルから第３中間レベルに変換させるとともに、第２クロック信号を第２クロック状態（Ｌ）にて動作させるステップの後、更に、第２クロック信号を第３中間レベルから第３中間レベルと第２クロックレベルとの間にある第７中間レベル（図７ｂ及び図９における時間区間９）に変換させるステップを含む。また、第１クロック信号を第２クロックレベルから第４中間レベルに変換させるステップの後に、及び、第１クロック信号を第４中間レベルから第１クロックレベルに変換させるステップの前に、更に、第１クロック信号を第４中間レベルから第４中間レベルと第１クロックレベル（Ｈ）との間にある第８中間レベル（図７ｂ及び図９における時間区間１１）に変換させるステップを含む。
【００５５】
本発明の一つの実施例において、第１入力信号が第２信号状態（Ｌ）にあり、第２入力信号が第１信号状態（Ｈ）にある場合、電荷蓄積素子から第２信号経路までの第３電荷移動を実行して、これにより第２クロック信号を第２クロックレベルから第２中間レベルと第１クロックレベル（Ｈ）との間にある第６中間レベルに変換させ、及び、第１入力信号が第１信号状態（Ｈ）にあり、第２入力信号が第２信号状態（Ｌ）にある場合、電荷蓄積素子から第１信号経路までの第４電荷移動を実行して、これにより第１クロック信号を第４クロックレベルから第４中間レベルと第１クロックレベル（Ｈ）との間にある第８中間レベルに変換させる。
【００５６】
本発明のもう一つの実施例において、第１入力信号が第１信号状態を維持する場合、蓄積素子に蓄積されている電荷を接地端へ放出し、これにより第１クロック信号を第１中間レベルから第５中間レベル（接地電位）に変換させ、また、第２入力信号が第１信号状態を維持する場合、蓄積素子に蓄積されている電荷を接地端へ放出し、これにより第２クロック信号を第３中間レベルから第７中間レベル（接地電位）に変換させる。
【００５７】
本発明の一つの実施例において、第２入力信号が第１信号状態（Ｈ）維持する場合、抵抗を介して第２信号経路を接地端に接続させ、これにより第２クロック信号を第２クロックレベルから第２中間レベル（接地電位）に変換させる。また、第１入力信号が第１信号状態を維持する場合、抵抗を介して第１信号経路を接地端に接続させ、これにより第１クロック信号を第２クロックレベルから第４中間レベルまでに変換させる。
【００５８】
本発明は、また、クロック信号発生回路を提供する。クロック信号発生回路は、第１信号経路において第１クロック信号を提供する第１出力端と、第２信号経路において第２クロック信号を提供する第２出力端と、第１及び第２信号経路に接続される電荷蓄積素子と、制御モジュールとを備える。そのうち、各前記第１及び第２出力端は第１信号状態及び第２信号状態で動作可能であって、制御モジュールは、第１出力端が第１信号状態にあり、且つ、第２出力端が第２信号状態にある場合、第１信号経路から電荷蓄積素子までの第１電荷移動を実行し、第１及び第２出力端ともが第２信号状態にて動作する場合、電荷蓄積素子から第２信号経路までの第２電荷移動を実行し、第１出力端が第２信号状態にあり、且つ、第２出力端が第１信号状態にある場合、第２信号経路から電荷蓄積素子までの第３電荷移動を実行し、第１及び第２出力端ともが第２信号状態にて動作する場合、電荷蓄積素子から第２信号経路までの第４電荷移動を実行するのに用いられる。
【００５９】
本発明の一つの実施例において、第１出力端は、第１電荷移動と第２電荷移動との間にある第２信号状態にて動作する。
【００６０】
本発明の一つの実施例において、第２出力端は第３電荷移動と第４電荷移動との間にある第２信号状態にて動作する。
【００６１】
本発明の一つの実施例において、各第１及び第２クロック信号は、第１電圧レベル及び比較的低い第２電圧レベルを有し、そのうち、第１クロック信号が第１電圧レベルにある場合、第１出力端が第１信号状態にて動作し、第１信号クロック信号が第２電圧レベルにある場合、第１出力端が第２信号状態にて動作し、且つ、第１電荷移動及び第４電荷移動を実行する時、第１クロック信号は第１と第２電圧レベルの間にある。また、第２クロック信号が第１電圧レベルにある場合、第２出力端は第１信号状態にて動作し、第２信号クロック信号が第２電圧レベルにある場合、第２出力端は第２状態にて動作し、且つ、第２電荷移動及び第３電荷移動を実行する時、第１クロック信号は第１と第２電圧レベルの間にある。
【００６２】
本発明の一つの実施例によれば、第２及び第３電荷移動の間にある場合、第２クロック信号が第１電圧レベルにあり、第１クロック信号が第２電圧レベルにある。
【００６３】
本発明に係るクロック信号発生回路は、第１入力信号（ＸＣＫ＿ｉｎ）、第２入力信号（ＣＫ＿ｉｎ）及び制御信号（ＶＣＳ）を受信するのに用いられ、第１入力信号に基づき、第１信号経路（Ｐ２）において第１クロック信号（ＸＣＫ）を発生し、また、第２入力信号に基づき、第２信号経路（Ｐ１）において第２クロック信号（ＣＫ）を発生し、なお、各第１及び第２入力信号がそれぞれ第１信号状態（Ｈ）及び第２信号状態（Ｌ）を含み、各第１及び第２クロック信号はそれぞれ第１クロックレベル（Ｖｇｈ＝２０Ｖ）及び第２クロックレベル（Ｖｇｌ＝−１０Ｖ）を含む。クロック信号発生回路は、第１クロック信号を提供するための第１出力端と、第２クロック信号を提供するための第２出力端と、第１入力レベルが第１信号状態（Ｈ）にある場合、第１信号経路に第１クロックレベルに相当する電圧レベルを提供するとともに、前記第１入力レベルが前記第２信号状態（Ｌ）にある場合、第１信号経路に第２クロックレベルに相当する電圧レベルを提供するための第１電圧レベルシフターと、第２入力信号が第１信号状態（Ｈ）にある場合、第２信号経路に第１クロックレベルに相当する電圧レベルを提供するとともに、第２入力信号が第２信号状態（Ｌ）にある場合、第２信号経路に第２クロックレベルに相当する電圧レベル提供するための第２電圧レベルシフターと、第１信号経路に位置し、第１入力信号及び制御信号により接続状態或いは切断状態で動作する第１スイッチ素子（Ｓ２）と、第２信号経路に位置し、第２入力信号及び制御信号により接続状態或いは切断状態で動作する第２スイッチ素子（Ｓ１）と、第１スイッチ素子と第１出力端との間にある第１接続点により、電荷蓄積素子を第１信号経路に電気的に接続させ、第１入力信号及び制御信号により接続状態或いは切断状態にて動作する第３スイッチ素子（Ｓ４）と、第２スイッチ素子と第２出力端との間にある第２接続点により、電荷蓄積素子を第２信号経路に電気的に接続させ、第２入力信号及び制御信号により接続状態或いは切断状態にて動作する第４スイッチ素子（Ｓ３）を備える。
【００６４】
本発明によれば、制御信号は第１制御レベル（Ｈ）及び第２制御レベル（Ｌ）を含み、クロック信号発生回路は、更に、第１、第２、第３及び第４スイッチ素子を制御するための論理回路を備え、これによって、第１スイッチ素子（Ｓ２）は、第２入力信号が第１信号状態（Ｈ）にあり、且つ制御信号が第１制御レベル（Ｈ）にある場合、或いは第１入力信号が第１信号状態（Ｈ）にあり、且つ制御信号が第２制御レベル（Ｌ）にある場合、接続状態にて動作し、また、第１スイッチ素子（Ｓ２）は、第２入力信号が第１信号状態（Ｈ）にあり、且つ制御信号が第２制御レベル（Ｌ）にある場合、切断状態にて動作する。さらに、第２スイッチ素子（Ｓ１）は、第１入力信号が第２信号状態（Ｌ）にある場合、或いは第１入力信号が第１信号状態（Ｈ）にあり、且つ制御信号が第１制御レベル（Ｈ）にある場合、接続状態にて動作し、また、第２スイッチ素子（Ｓ１）は、第１入力信号が第１信号状態（Ｈ）にあり、且つ制御信号が第２制御レベル（Ｌ）にある場合、切断状態にて動作する。第３スイッチ素子（Ｓ４）は、第１スイッチ素子が切断状態にある場合、接続状態にて動作し、且つ、第１スイッチ素子が接続状態にある場合、切断状態にて動作する。第４スイッチ素子（Ｓ３）は、第２スイッチ素子が切断状態にある場合、接続状態にて動作し、且つ第２スイッチ素子が接続状態にある場合、切断状態にて動作する。
【００６５】
本発明によれば、クロック信号発生回路は、更に、第１信号経路（Ｐ２）及び電圧レベル変換経路に電気的に接続されて、第１信号経路の電圧レベルを第１クロックレベル（Ｈ）と第２クロックレベル（Ｌ）との間にある異なる電圧レベルに変換させる第５スイッチ素子（Ｓ６）と、第２信号経路（Ｐ１）及び電圧レベル変換経路に電気的に接続されて、第２信号経路を異なる電圧レベルに変換させる第６スイッチ素子（Ｓ５）とを備える。
【００６６】
本発明のもう一つの実施例において、クロック信号発生回路は、更に、第１アドバンスト・コントロールレベル（Ｈ）及び第２アドバンスト・コントロールレベル（Ｌ）を含むアドバンスト・コントロール信号を受信し、クロック信号発生回路は、更に、第１信号経路（Ｐ２）と電圧レベル変換経路を電気的に接続させて、第１信号経路の電圧レベルを第１クロックレベル（Ｈ）と第２クロックレベル（Ｌ）との間にある異なる電圧レベルに変換させる第５スイッチ素子と、第２信号経路（Ｐ１）と電圧レベル変換経路を電気的に接続させて、第２信号経路を異なる電圧レベルに変換させる第６スイッチ素子とを含み、そのうち、論理回路は、更に、第５及び第６スイッチ素子を制御するのに用いられ、これにより、第５スイッチ素子（Ｓ６）は、第１入力信号が第１信号状態（Ｈ）にあり、アドバンスト・コントロール信号が第２アドバンスト・コントロールレベル（Ｌ）にある場合、接続状態にて動作され、且つ、第５スイッチ素子は、第１入力信号が第２信号状態（Ｌ）にあり、或いは第１入力信号が第１信号状態（Ｈ）にあり、且つアドバンスト・コントロール信号が第２アドバンスト・コントロールレベル（Ｌ）にある場合、切断状態にて動作され、また、第６スイッチ素子（Ｓ５）は、第２入力信号が第１信号状態（Ｈ）にあり、且つアドバンスト・コントロール信号が第２アドバンスト・コントロールレベル（Ｌ）にある場合、接続状態にて動作され、且つ、第６スイッチ素子は、第２入力信号が第２信号状態（Ｌ）にあり、或いは第２入力信号が第１信号状態（Ｈ）にあり、且つアドバンスト・コントロール信号が第２アドバンスト・コントロールレベル（Ｌ）にある場合、切断状態にて動作される。
【００６７】
本発明のもう一つの実施例において、論理回路は、更に、第１入力信号が第１信号状態（Ｈ）にあり、第２入力信号が第２信号状態（Ｌ）にある場合、第１信号経路から電荷蓄積素子までの第１電荷移動を実行し、これにより第１クロック信号を第１クロックレベルから第１中間レベルまでに変換し、第１入力レベルが依然として第２信号状態（Ｌ）にある場合、第１クロック信号を第２クロックレベルにて動作させ、第１入力信号が第２信号状態（Ｌ）にあり、且つ、第２入力信号が第１信号状態（Ｈ）にある場合、第２クロック信号を第２クロックレベルから第２中間レベルまでに変換し、第１クロック信号を第２クロックレベルにて動作させるとともに第２クロックレベルを第１クロックレベルにて動作させ、第２信号経路から電荷蓄積素子までの第２電荷移動を実行することにより、第２クロック信号を第１クロックレベルから第３中間レベルまでに変換し、また、第２クロック信号が依然として第１信号状態（Ｈ）にある場合、第２クロック信号を第２クロック状態（Ｌ）にて動作させ、第１入力信号が第２信号状態（Ｌ）にあり、且つ、第２入力信号が第１信号状態（Ｈ）にある場合、第１クロック信号を第２クロックレベルから第４中間レベルに変換させ、また、第１入力信号が第１信号状態にあり、且つ、第２入力信号が第２信号状態にある場合、第１クロック信号を第４中間レベルから第１クロックレベルに変換させる。
【００６８】
注意すべきことは、図５ａ、図５ｂ、図５ｃ、図７ａ、図７ｂ、図７ｃ、図７ｄ、図８及び図９に示す実施例において、二つのクロック信号（ＣＫ及びＸＣＫ）だけをシフトレジスター（図２を参照）に提供してゲートライン信号を発生させる。公知の技術によれば、電荷共有は、図４ａに示すように、二つのクロック信号の間で発生されている。しかし、本発明の各実施例では、二つのクロック信号の間には、直接的な電荷共有がなく、電荷共有素子を介して行われている。電荷共有は、入力クロック信号が高い状態にある時、重なる時間がない場合に行う。図５ｂ、図７ｂ、図８及び図９に示すように、入力クロック信号（ＣＫ＿ｉｎ及びＸＣＫ＿ｉｎ）の一方が高い状態にある場合、もう一方は必ず低い状態にある。
【００６９】
その他の実施例において、シフトレジスターは、二つ以上のクロック信号を利用することによりゲートライン信号を発生することも可能である。例えば、図１０に示すように、四つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３及びＣＬＫ４を用いてゲートライン信号を発生することができる。第３回路素子、例えば、電荷蓄積素子から電荷共有を実施させるために、入力クロック信号は、任意の入力クロック信号の高い状態がその他の入力クロック信号の高い状態と重なる時間がないように設計される。図１１に示すように、入力クロック信号ＣＫ１＿ｉｎが高い状態にあれば、入力クロック信号ＣＫ３＿ｉｎは必ず低い状態にある。入力クロック信号ＣＫ３＿ｉｎが高い状態にあれば、入力クロック信号ＣＫ１＿ｉｎは必ず低い状態にある。同様に、入力クロック信号ＣＫ２＿ｉｎが高い状態にあれば、入力クロック信号ＣＫ４＿ｉｎは必ず低い状態にあり、入力クロック信号ＣＫ４＿ｉｎが高い状態にあれば、入力クロック信号ＣＫ２＿ｉｎは必ず低い状態にある。従って、クロック信号ＣＬＫ１、ＣＬＫ３の間において，電荷共有は、図５ａ、図６ｂ、図６ｃ、図７ｃ及び図７ｄに示す回路により実現できる。同時に、電荷共有は、クロック信号ＣＬＫ２、ＣＬＫ４の間においても実現することができる。また、三つのクロック信号の実施形態で、電荷共有はクロック信号ＣＬＫ１、ＣＬＫ３の間或いはクロック信号ＣＬＫ３、ＣＬＫ１の間において実現できる。
【００７０】
本発明に係るクロック信号発生回路及び方法は、シフトレジスターが二つ、三つ、四つまたはそれ以上のクロック信号を有する場合に応用され、ゲートライン信号を発生することができる。
【００７１】
以上、本発明の好適な実施例をあげ説明したが、本発明はこれらの実施例に限定されるものではない。当業者であれば、本発明の精神及び範囲を逸脱しない限り、多少の変動や潤色を加えることができる。従って、本発明の保護範囲は、特許請求の範囲の記載を基準とする。
【符号の説明】
【００７２】
１：液晶パネル １０：画素アレイ
２００：データ駆動回路 ３００：ゲート駆動回路
５０：電荷共有回路  ５０’：電荷共有回路
【図１】
0005201600.tif 000002
【図２】
0005201600.tif 000003
【図３】
0005201600.tif 000004
【図４ａ】
0005201600.tif 000005
【図４ｂ】
0005201600.tif 000006
【図５ａ】
0005201600.tif 000007
【図５ｂ】
0005201600.tif 000008
【図５ｃ】
0005201600.tif 000009
【図６ａ】
0005201600.tif 000010
【図６ｂ】
0005201600.tif 000011
【図６ｃ】
0005201600.tif 000012
【図６ｄ】
0005201600.tif 000013
【図７ａ】
0005201600.tif 000014
【図７ｂ】
0005201600.tif 000015
【図７ｃ】
0005201600.tif 000016
【図７ｄ】
0005201600.tif 000017
【図８】
0005201600.tif 000018
【図９】
0005201600.tif 000019
【図１０】
0005201600.tif 000020
【図１１】
0005201600.tif 000021