(57)【特許請求の範囲】
【請求項１】
半導体基板の主面に第一及び第二の領域を形成する工程と、
前記第一及び第二の領域上にハフニウム又はジルコニウムと酸素を含有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第一の金属膜を形成する工程と、
前記第一の金属膜上に第二の金属膜を形成する工程と、
前記第一の領域上の前記第二の金属膜を残し、前記第二の領域上の前記第二の金属膜を除去する工程と、
前記第二の金属膜上および前記第二の金属膜が除去された領域の前記第一の金属膜上に第三の金属膜を形成する工程と、
前記第二の金属膜の構成元素を前記第一の金属膜を通して前記ゲート絶縁膜中へ導入する加熱工程を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第二の領域がＮＭＯＳを形成する領域であり、前記第二の金属膜がアルミニウムを構成元素として含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第二の領域がＰＭＯＳを形成する領域であり、前記第二の金属膜が２族もしくは３ａ族の元素を構成元素として含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第二の金属膜が第三の金属膜の構成金属元素を含むことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
半導体基板の主面に第一及び第二の領域を形成する工程と、
前記第一及び第二の領域上にハフニウム又はジルコニウムと酸素を含有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第一の金属膜を形成する工程と、
前記第一の金属膜上に第二の金属膜を形成する工程と、
前記第一の領域上の前記第二の金属膜を残し、前記第二の領域上の前記第二の金属膜を除去して前記第二の領域上の前記第一の金属膜を露出させる工程と、
前記第二の金属膜上及び露出された前記第一の金属膜上に第三の金属膜を形成する工程と、
前記第二の領域上の前記第三の金属膜を残し、前記第一の領域上の前記第三の金属膜を除去して前記第一の領域上の前記第二の金属膜を露出させる工程と、
露出された前記第二の金属膜上及び前記第三の金属膜上に第四の金属膜を形成する工程と、
前記第二の金属膜及び前記第三の金属膜の構成元素を前記第一の金属膜を通してそれぞれ前記第一及び第二の領域上の前記ゲート絶縁膜中へ導入する加熱工程を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、導電体膜をゲート電極に用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
これまでＭＩＳＦＥＴの高性能化を実現するために、デバイスの微細化が追求されてきた。しかし、微細化に伴って、従来の多結晶シリコンをゲート電極材料に用いたトランジスタではゲート電極の空乏化が無視できない問題となっており、金属材料をゲート電極材料に用いたメタルゲートトランジスタが提案されている。
【０００３】
従来の多結晶シリコンゲート電極構造（ポリサイド構造、サリサイド構造、ポリメタル構造を含む）の場合、トランジスタのしきい値は、チャネル領域の不純物濃度と、多結晶シリコン膜中の不純物濃度で決定される。しかし、メタルゲート電極構造の場合、チャネル領域の不純物濃度と、ゲート電極の仕事関数で決定される。従って、ＮＭＯＳ（N Channel Metal Oxide Semiconductor）、ＰＭＯＳ（Ｐ Channel Metal Oxide Semiconductor）に適した仕事関数を有するメタルゲート電極が必要になる。仕事関数に関しては、ＰＭＯＳでは、４．８ｅＶ以上、ＮＭＯＳでは、４．３ｅＶ以下の材料が望ましいとされている。
【０００４】
２種類のメタルゲート電極を使用する場合、ＮＭＯＳとＰＭＯＳとでメタルゲート電極を作り分けることになる（例えば、特許文献１参照）。しかし、その場合にはいずれか一方のメタルゲート電極を除去する必要があり、ゲート絶縁膜表面がメタルゲート電極除去の際に大気及びエッチング液、もしくはエッチングガスに曝される。これにより、ゲート絶縁膜の信頼性が著しく劣化するという問題がある。
【特許文献１】特開２００２−３２９７９４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題に鑑みなされたもので、ゲート絶縁膜を劣化させることなくＮＭＯＳまたはＰＭＯＳに適したメタル電極を有するＣＭＯＳＦＥＴ提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様による半導体記憶装置の製造方法は、半導体基板の主面に第一及び第二の領域を形成する工程と、前記第一及び第二の領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第一の金属膜を形成する工程と、前記第一の金属膜上に第二の金属膜を形成する工程と、前記第二の金属膜の一部を除去する工程と、前記第二の金属膜上および前記第二の金属膜が除去された領域の前記第一の金属膜上に第三の金属膜を形成する工程と、前記第二の金属膜の構成元素を前記第一の金属膜を通して前記ゲート絶縁膜中へ導入する加熱工程を備えることを特徴とする。
【０００７】
また、本発明の別態様による半導体記憶装置の製造方法は、半導体基板の主面に第一及び第二の領域を形成する工程と、前記第一及び第二の領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第一の金属膜を形成する工程と、前記第一の金属膜上に第二の金属膜を形成する工程と、前記第一の領域上の前記第二の金属膜を残し、前記第二の領域上の前記第二の金属膜を除去して前記第二の領域上の前記第一の金属膜を露出させる工程と、前記第二の金属膜上及び露出された前記第一の金属膜上に第三の金属膜を形成する工程と、前記第二の領域上の前記第三の金属膜を残し、前記第一の領域上の前記第三の金属膜を除去して前記第一の領域上の前記第二の金属膜を露出させる工程と、露出された前記第二の金属膜上及び前記第三の金属膜上に第四の金属膜を形成する工程と、前記第二の金属膜及び前記第三の金属膜の構成元素を前記第一の金属膜を通してそれぞれ前記第一及び第二の領域上の前記ゲート絶縁膜中へ導入する加熱工程を備えることを特徴とする。
【発明の効果】
【０００８】
以上詳述したように本発明によれば、ゲート絶縁膜をエッチング液やエッチングガスに曝すことなく、ＮＭＯＳ、ＰＭＯＳに適した仕事関数を有するメタルゲートトランジスタを実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第１の実施形態）
図１乃至図９は、本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【００１１】
図１に示すように、単結晶シリコン基板１００は、素子分離層１０１により分離された素子領域、例えばＮＭＯＳ領域とＰＭＯＳ領域を有する。はじめに、この素子領域上に、例えば、有機ソースを用いたＣＶＤ（Chemical Vapor Deposition）法により、ハフニウム系酸化物からなるゲート絶縁膜１０２を形成する。次いで、ゲート絶縁膜１０２上に、例えば、有機ソースを用いたＣＶＤ法により仕事関数４．３eＶを有するＷＳｉ膜からなる第一の金属膜１０３を５ｎｍの膜厚で形成する。
【００１２】
ここで、図面上におけるＮＭＯＳ領域とは、ＮチャネルＭＯＳトランジスタを形成する領域を示し、ＰＭＯＳ領域とは、ＰチャネルＭＯＳトランジスタを形成する領域を示している。
【００１３】
次に、図２に示すように、ＰＶＤ（Physical Vapor Deposition）法により、ＷＳｉ膜１０３上にＴｉＡｌＮ膜からなる第二の金属膜１０４を形成した後、フォトリソグラフィー法等でＰＭＯＳ領域上のＴｉＡｌＮ膜１０４にレジストでマスクを形成し、ＮＭＯＳ領域上のＴｉＡｌＮ膜１０４をＷＳｉ膜１０３に対して選択的に剥離する。このとき、ゲート絶縁膜１０２はＷＳｉ膜１０３に覆われているため、大気及びＴｉＡｌＮ膜１０４のエッチング液もしくはエッチングガスに曝されることなくＴｉＡｌＮ膜１０４を剥離することが可能である。
【００１４】
続いて、図３に示すように、ＴｉＡｌＮ膜１０４及びＴｉＡｌＮ膜１０４が除去されて露出されたＷＳｉ膜１０３上にＴｉＮ膜からなる第三の金属膜１０５を５ｎｍの膜厚で形成する。なお、ＴｉＮ膜１０５はバリアメタルとしての役割を果たすため、ＴｉＡｌＮ膜１０４と後述する導電層１０６が反応しない組み合わせであれば、ＴｉＮ膜１０５は省略しても構わない。
【００１５】
この後、図４に示すように、ＴｉＮ膜１０５上に多結晶シリコン膜からなる導電層１０６を膜厚８０ｎｍで形成した後、ＮＭＯＳ領域の多結晶シリコン膜中にはＰ＋イオンを、ＰＭＯＳ領域の多結晶シリコン膜中にはＢ＋イオンをそれぞれイオン注入し、多結晶シリコン膜１０６上にシリコン窒化膜１０７を膜厚１００ｎｍで形成する。
【００１６】
次に、図５に示すように、例えば、３０ｎｍのゲート幅パターンにシリコン窒化膜１０７、多結晶シリコン膜１０６、ＴｉＮ膜１０５、ＴｉＡｌＮ膜１０４、ＷＳｉ膜１０３を、順次、異方性エッチングし、ＮＭＯＳ及びＰＭＯＳのゲート電極１０８をそれぞれ形成する。
【００１７】
ゲート電極１０８を形成した後、図６に示すように、例えば、窒素雰囲気中において１０００℃で１秒間加熱処理を行う。ＴｉＡｌＮ膜１０４は耐熱性に乏しいため、高温熱処理を行うことによって、ＴｉＮとＡｌＮに相分離してしまう。この時、余剰なＡｌが放出されるが、ＴｉＡｌＮ膜１０４の上層にあるＴｉＮ膜１０５が反応防止層の役割を果たすため、Ａｌは下層のＷＳｉ膜１０３を通じてゲート絶縁膜１０２中まで拡散し、Ａｌを含むゲート絶縁膜１０９が形成される。
【００１８】
ゲート絶縁膜１０２中へ拡散したＡｌはゲート絶縁膜中の酸素と反応し、Ａｌ−Ｏ結合からなるダイポールを形成する。これにより、実効的な仕事関数は、ＷＳｉ膜からなる電極よりも絶縁膜に近い位置にいるダイポールの影響を受けて、ＷＳｉ電極の仕事関数よりも大きい方向（＞４．８ｅＶ）へシフトする。
【００１９】
ここでＡｌを選んだ理由を以下に述べる。例えば、ゲート絶縁膜としてＨｆＳｉＯ４を用い、それに対してＡｌを接触させた場合、熱力学的に説明すると式（１）に示すように左辺から右辺へと反応が進む。これら反応がどちらに進むかは、それぞれの系におけるギブスの自由エネルギーの差分（ΔＧ）が負となるかどうかで決まる。
【００２０】
Ａｌと同じ３族のＧａやＩｎにおいても式（２）、式（３）に示す反応が予想される。しかし、このときのΔＧは正となり、右辺から左辺へと反応が進むことはあっても、その逆は起こらない。それゆえ、上記ダイポールは形成されず、Ａｌと同じような効果は期待できない。
【００２１】
Ａｌ＋ＨｆＳｉＯ４＝Ａｌ２Ｏ３＋ＨｆＯ２＋Ｓｉ＋ΔＧ  ・・・・・式（１）
Ｇａ＋ＨｆＳｉＯ４＝Ｇａ２Ｏ３＋ＨｆＯ２＋Ｓｉ＋ΔＧ  ・・・・・式（２）
Ｉｎ＋ＨｆＳｉＯ４＝Ｉｎ２Ｏ３＋ＨｆＯ２＋Ｓｉ＋ΔＧ  ・・・・・式（３）
Ａｌを含むゲート絶縁膜１０９の形成後、図７に示すように、シリコン窒化膜を堆積し、エッチバックを行うことによって、ゲート電極１０８の側壁部分にシリコン窒化膜１１０を形成する。さらに、このゲート電極１０８をマスクにして、ＮＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ＰＭＯＳ領域にはＢ＋イオンをイオン注入し、８００℃で５秒間加熱処理を施すことによって、浅い拡散層１１１をそれぞれ形成する。
【００２２】
この後、図８に示すように、シリコン酸化膜及びシリコン窒化膜を堆積した後、それぞれのエッチバックを行い、ゲート電極１０８の側壁部分をシリコン酸化膜１１２とシリコン窒化膜１１３で囲む構造にする。さらに、このゲート電極１０８をマスクにしてＮＭＯＳ領域にはＰ＋イオンをイオン注入し、ＰＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃で５秒間加熱処理を施すことによって、深い拡散層１１４をそれぞれ形成する。この浅い拡散層１１１と深い拡散層１１４によりソース領域／ドレイン領域が形成される。続いて、厚さ１０ｎｍのＮｉ膜を全面に堆積し、３５０℃で３０秒程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を硫酸と過酸化水素水の混合液により除去する。そして、５００℃で３０秒程度のこの加熱処理によって、浅い拡散層１１１上にシリサイド層１１５を形成する。
【００２３】
次に、図９に示すように、第一の層間膜１１６上に所望のコンタクトホールを形成し、コンタクトホールの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト１１７を形成する。次いで、コンタクト１１７を含む第一の層間膜１１６上に第二の層間膜１１８を形成し、所望の配線溝を形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト１１７と電気的に接続するＣｕ配線１１９を形成する。
【００２４】
以上のような本実施形態によれば、ゲート絶縁膜を大気等に暴露させることなく、ＮＭＯＳ、ＰＭＯＳに適した仕事関数からなるメタルゲートトランジスタを実現することが可能となる。
【００２５】
なお、本実施形態では、ＴｉＡｌＮの相分離を起こし、Ａｌを拡散させるため、図６に示す工程において加熱処理を行ったが、拡散層形成時の加熱処理工程でも十分に相分離及び拡散が起こるため、省略しても構わない。
【００２６】
また、ゲート絶縁膜１０２は、ハフニウム系酸化物の他に、例えば、ジルコニウム系酸化物を用いても良い。第二の金属膜１０４はＴｉＡｌＮの他に、例えば、ＴａＡｌＮまたはＷＡｌＮ等を用いても同様の結果を得ることができる。第三の金属膜１０５はＴｉＮの他に、例えば、バリアメタルとして用いられているＴａＮ、ＷＮ等を用いても良い。
【００２７】
特に、第二の金属膜１０４にＴａＡｌＮ、第三の金属膜１０５にＴａＮというように、第二の金属膜１０４が第三の金属膜１０５の構成金属元素を含んでいる場合は、同一材料により、エッチング等による加工が行いやすいため望ましい。
【００２８】
（第２の実施形態）
図１０乃至図１５は、本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【００２９】
図１０に示すように、単結晶シリコン基板２００は、素子分離層２０１により分離された素子領域、例えばＮＭＯＳ領域とＰＭＯＳ領域を有する。はじめに、この素子領域上に、例えば、有機ソースを用いたＣＶＤ法により、ハフニウムを含むゲート絶縁膜２０２を形成し、ゲート絶縁膜２０２上に、例えば、ＰＶＤ法により仕事関数４．８eＶを有するＷ膜からなる第一の金属膜２０３を５ｎｍの膜厚で形成する。
【００３０】
次に、図１１に示すように、Ｗ膜２０３上にＰＶＤ法によりＴｉＴｂＮ膜からなる第二の金属膜２０４を５ｎｍの膜厚で形成した後、フォトリソグラフィー法等でＮＭＯＳ領域上のＴｉＴｂＮ膜２０４にレジストでマスクを形成し、ＰＭＯＳ領域上のＴｉＴｂＮ膜２０４をＷ膜２０３に対して選択的に剥離する。このとき、ゲート絶縁膜２０２はＷ膜２０３に覆われているため、大気及びＴｉＴｂＮ膜２０４のエッチング液もしくはエッチングガスに曝されることなく、ＴｉＴｂＮ膜２０４を剥離することが可能である。
【００３１】
続いて、図１２に示すように、ＴｉＴｂＮ膜２０４及びＴｉＴｂＮ膜２０４が除去されて露出されたＷ膜２０３上にＴｉＮ膜からなる第三の金属膜２０５を５ｎｍの膜厚で形成する。なお、ＴｉＮ膜２０５はバリアメタルとしての役割を果たすため、ＴｉＴｂＮ膜２０４と後述する導電層２０６が反応しない組み合わせであれば、ＴｉＮ膜２０５は省略しても構わない。
【００３２】
この後、図１３に示すように、ＴｉＴｂＮ膜２０４上にＷ膜からなる導電層２０６を膜厚８０ｎｍで形成した後、その導電層２０６上に、シリコン窒化膜２０７を膜厚１５０ｎｍで形成する。
【００３３】
次に、図１４に示すように、例えば、３０ｎｍのゲート幅パターンにシリコン窒化膜２０７、Ｗ膜２０６、ＴｉＮ膜２０５、ＴｉＴｂＮ膜２０４、Ｗ膜２０３を、順次、異方性エッチングし、ＮＭＯＳ及びＰＭＯＳのゲート電極２０８をそれぞれ形成する。この後、シリコン窒化膜を堆積した後、エッチバックを行うことによってゲート電極２０８の側壁部分をシリコン窒化膜２０９で囲む構造にする。
【００３４】
さらに、このゲート電極２０８をマスクにして、ＮＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ＰＭＯＳ領域にはＰ＋イオンをイオン注入し、８００℃で５秒間加熱処理を施すことによって、浅い拡散層２１０をそれぞれ形成する。
【００３５】
続いて、シリコン酸化膜及びシリコン窒化膜を堆積した後、それぞれのエッチバックを行い、ゲート電極２０８の側壁部分をシリコン酸化膜２１１とシリコン窒化膜２１２で囲む構造にする。さらに、このゲート電極２０８をマスクにして、ＮＭＯＳ領域にはＰ＋イオンをイオン注入し、ＰＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃で５秒間加熱処理を施すことによって、深い拡散層２１３をそれぞれ形成する。この浅い拡散層２１０と深い拡散層２１３によりソース領域／ドレイン領域が形成される。ＴｉＴｂＮ膜２０４は耐熱性に乏しいため、拡散層形成時に高温熱処理を行うことによって、ＴｉＮとＴｂＮに相分離してしまう。この時、余剰なＴｂが放出されるが、ＴｉＴｂＮ膜２０４の上層にあるＴｉＮ膜２０５が反応防止層の役割を果たすため、Ｔｂは下層のＷ膜２０３を通じてゲート絶縁膜２０２中まで拡散し、Ｔｂを含むゲート絶縁膜２１４が形成される。
【００３６】
ゲート絶縁膜２０２中へ拡散したＴｂはゲート絶縁膜中の酸素と反応し、Ｔｂ−Ｏ結合からなるダイポールを形成する。これにより、実効的な仕事関数は、Ｗ膜２０３からなる電極よりも絶縁膜に近い位置にいるダイポールの影響を受けて、元々のＷ電極の仕事関数よりも小さい方向（＜４．３ｅＶ）へシフトする。
【００３７】
ここでＴｂを選んだ理由を以下に述べる。例えば、ゲート絶縁膜としてＨｆＳｉＯ４を用い、それに対してＴｂを接触させた場合、熱力学的に説明すると式（４）に示すように左辺から右辺へと反応が進む。
【００３８】
なお、Ｔｂと同族の３ａ族であればこの関係が成立する。
【００３９】
Ｔｂ＋ＨｆＳｉＯ４＝Ｔｂ２Ｏ３＋ＨｆＯ２＋Ｓｉ  ・・・・・式（４）
また、２族であってもこの関係が成立する。例えば、ゲート絶縁膜としてＨｆＳｉＯ４を用い、それに対してＭｇを接触させた場合、式（５）に示すように左辺から右辺へと反応が進む。
【００４０】
２Ｍｇ＋ＨｆＳｉＯ４＝２ＭｇＯ＋ＨｆＯ２＋２Ｓｉ  ・・・・・式（５）
続いて、厚さ１０ｎｍのＮｉ膜を全面に堆積し、３５０℃で３０秒程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を硫酸と過酸化水素水の混合液により除去する。そして、５００℃で３０秒程度の加熱処理によって、浅い拡散層２１０上にシリサイド層２１５を形成する。この時、ゲート電極２０８上のシリコン窒化膜２０７を残すことによりＷ膜２０３は露出しないため、Ｗ膜２０３が上記硫酸と過酸化水素水の混合液によって除去されることはない。
【００４１】
その後、図１５に示すように、第一の層間膜２１６上に所望のコンタクトホールを形成し、コンタクトホールの内部に、例えば、Ｔｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト２１７を形成する。次いで、コンタクト２１７を含む第一の層間膜２１６上に第二の層間膜２１８を堆積し、所望の配線溝を形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト２１７と電気的に接続するＣｕ配線２１９を形成する。
【００４２】
以上のような本実施形態によれば、ゲート絶縁膜を大気等に暴露させることなく、ｎＭＯＳ、ｐＭＯＳに適した仕事関数からなるメタルゲートトランジスタを実現することが可能となる。
【００４３】
なお、本実施形態において、ゲート絶縁膜２０２は、ハフニウム系酸化物の他に、例えば、ジルコニウム系酸化物を用いても良い。第二の金属膜２０４はＴｉＴｂＮの他に、例えば、ＴａＴｂＮまたはＷＴｂＮを用いても同様の結果を得ることができる。第三の金属膜２０５はＴｉＮの他に、例えば、バリアメタルとして用いられているＴａＮ、ＷＮ等を用いても良い。
【００４４】
特に、第二の金属膜にＴａＴｂＮ、第三の金属膜にＴａＮというように、第二の金属膜が第三の金属膜の構成金属元素を含んでいる場合は、同一材料により、エッチング等による加工が行いやすいため望ましい。
【００４５】
さらに、本実施形態では、ゲート絶縁膜中に拡散させる元素としてＴｂを用いたが、２族または３ａ族の元素であれば同様の効果を得ることが出来る。
【００４６】
（第３の実施形態）
図１６乃至図２２は、本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【００４７】
図１６に示すように、単結晶シリコン基板３００は、素子分離層３０１により分離された素子領域、例えばＮＭＯＳ領域とＰＭＯＳ領域を有する。はじめに、この素子領域上に、例えば、有機ソースを用いたＣＶＤ法により、ハフニウムを含むゲート絶縁膜３０２を形成し、ゲート絶縁膜３０２上に、例えば、ＰＶＤ法によりＷ膜からなる第一の金属膜３０３を５ｎｍの膜厚で形成する。
【００４８】
次に、図１７に示すように、Ｗ膜２０３上にＰＶＤ法によりＴｉＬａＮ膜からなる第二の金属膜３０４を５ｎｍの膜厚で形成した後、フォトリソグラフィー法等でＰＭＯＳ領域上のＴｉＬａＮ膜３０４にレジストでマスクを形成し、ＮＭＯＳ領域上のＴｉＬａＮ膜３０４をＷ膜３０３に対して選択的に剥離する。次いで、Ｗ膜３０３及びＷ膜３０３を除去して露出したＴｉＬａＮ膜３０４上にＰＶＤ法によりＴｉＡｌＮ膜からなる第三の金属膜３０５を５ｎｍの膜厚で形成した後、フォトリソグラフィー法等でＮＭＯＳ領域上のＴｉＡｌＮ膜３０５にレジストでマスクを形成し、ＰＭＯＳ領域上のＴｉＡｌＮ膜３０５を選択的に剥離する。このとき、ゲート絶縁膜３０２はＷ膜３０３に覆われているため、大気及びＴｉＬａＮ膜３０４またはＴｉＡｌＮ膜３０５のエッチング液もしくはエッチングガスに曝されることなくＴｉＬａＮ膜３０４、ＴｉＡｌＮ膜３０５を剥離することが可能である。
【００４９】
続いて、図１８に示すように、ＴｉＬａＮ膜３０４及びＴｉＡｌＮ膜３０５上にＴｉＮ膜からなる第四の金属膜３０６を５ｎｍの膜厚で形成する。なお、ＴｉＮ膜３０６はバリアメタルとしての役割を果たすため、ＴｉＬａＮ膜３０４及びＴｉＡｌＮ膜３０５が後述する導電層３０７と反応しない組み合わせであれば、ＴｉＮ膜３０６は省略しても構わない。
【００５０】
この後、図１９に示すように、ＴｉＮ膜３０６上に多結晶シリコン膜からなる導電層３０７を膜厚８０ｎｍで形成した後、ｎＭＯＳ領域の多結晶シリコン膜中にはＰ＋イオンを、ｐＭＯＳ領域の多結晶シリコン膜中にはＢ＋イオンをイオン注入し、多結晶シリコン膜３０７上にシリコン窒化膜３０８を膜厚１００ｎｍで形成する。
【００５１】
次に、図２０に示すように、例えば、３０ｎｍのゲート幅パターンにシリコン窒化膜３０８、多結晶シリコン膜３０７、ＴｉＮ膜３０６、ＴｉＡｌＮ膜３０５、ＴｉＬａＮ膜３０４、Ｗ膜３０３を、順次、異方性エッチングし、ＮＭＯＳ及びＰＭＯＳのゲート電極３０９をそれぞれ形成する。
【００５２】
この後、図２１に示すように、シリコン窒化膜を堆積した後、エッチバックを行うことによってゲート電極３０９の側壁部分をシリコン窒化膜３１０で囲む構造にする。さらに、このゲート電極３０９をマスクにして、ＮＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ＰＭＯＳ領域にはＰ＋イオンをイオン注入し、８００℃で５秒間加熱処理を施すことによって、浅い拡散層３１１をそれぞれ形成する。
【００５３】
続いて、シリコン酸化膜及びシリコン窒化膜を堆積した後、それぞれのエッチバックを行い、ゲート電極３０９の側壁部分をシリコン酸化膜３１２とシリコン窒化膜３１３で囲む構造にする。さらに、このゲート電極３０９をマスクにして、ＮＭＯＳ領域にはＰ＋イオンをイオン注入し、ＰＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃で５秒間加熱処理を施すことによって、深い拡散層３１４をそれぞれ形成する。この浅い拡散層３１１と深い拡散層３１４によりソース領域／ドレイン領域が形成される。ＴｉＡｌＮ膜３０５、ＴｉＬａＮ膜３０４は耐熱性に乏しいため、拡散層形成時に高温熱処理を行うことによって、ＴｉＮとＡｌＮ、ＴｉＮとＬａＮに相分離してしまう。この時、余剰なＡｌ、Ｌａが放出されるが、ＴｉＡｌＮ膜３０５及びＴｉＬａＮ膜３０４の上層にあるＴｉＮ膜３０６が反応防止層の役割を果たすため、Ａｌ、Ｌａは下層のＷ膜３０３を通じてゲート絶縁膜３０２中まで拡散し、Ａｌを含むゲート絶縁膜３１５、Ｌａを含むゲート絶縁膜３１６が形成される。
【００５４】
ＡｌはｐＭＯＳ領域においてＡｌ−Ｏ結合からなるダイポールを形成し、ｐＭＯＳ領域の実効的な仕事関数は、Ｗ電極の仕事関数よりも大きい方向（＞４．８ｅＶ）へシフトし、ＬａはｎＭＯＳ領域においてＬａ−Ｏ結合からなるダイポールを形成し、ｎＭＯＳ領域の実効的な仕事関数は、Ｗ電極の仕事関数よりも小さい方向（＜４．３ｅＶ）へシフトする。
【００５５】
次いで、厚さ１０ｎｍのＮｉ膜を全面に堆積し、３５０℃で３０秒程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を硫酸と過酸化水素水の混合液により除去する。そして、５００℃で３０秒程度の加熱処理によって、浅い拡散層３１１上にシリサイド層３１７を形成する。
【００５６】
次に、図２２に示すように、第一の層間膜３１８上に所望のコンタクトホールを形成し、コンタクトホールの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト３１９を形成する。次いで、コンタクト３１９を含む第一の層間膜３１８上に第二の層間膜３２０を形成し、所望の配線溝を形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト３１９と電気的に接続するＣｕ配線３２１を形成する。
【００５７】
以上のような本実施形態によれば、ゲート絶縁膜を大気等に暴露させることなく、ｎＭＯＳ、ｐＭＯＳに適した仕事関数からなるメタルゲートトランジスタを実現することが可能となる。
【００５８】
本実施形態では、先にＴｉＬａＮ膜３０４を形成し、ＮＭＯＳ領域のＴｉＬａＮ膜３０４の剥離を行ったが、先にＴｉＡｌＮ膜３０５を形成し、ＰＭＯＳ領域のＴｉＡｌＮ膜３０５の剥離を行っても構わない。
【００５９】
なお、ゲート絶縁膜３０２は、ハフニウム系酸化物の他に、例えば、ジルコニウム系酸化物を用いても良い。第二の金属膜３０４はＴｉＬａＮの他に、例えば、ＴａＬａＮまたはＷＬａＮを用いても同様の結果を得ることができる。第三の金属膜３０５はＴｉＡｌＮの他に、例えば、ＴａＬａＮまたはＷＬａＮを用いても同様の結果を得ることができる。第四の金属膜３０６はＴｉＮの他に、例えば、バリアメタルとして用いられているＴａＮ、ＷＮ等を用いても良い。
【００６０】
特に、第二の金属膜にＴａＬａＮ、第三の金属膜にＴａＡｌＮ、第四の金属膜にＴａＮというように、第二の金属膜及び第三の金属膜が第四の金属膜の構成金属元素を含んでいる場合は、同一材料により、エッチング等による加工が行いやすいため望ましい。
【００６１】
さらに、本実施形態では、ｎＭＯＳ領域のゲート絶縁膜中に拡散させる元素としてＬａを用いたが、２族または３ａ族の元素であれば同様の効果を得ることが出来る。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図２１】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図２２】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【符号の説明】
【００６３】
１００、２００、３００    単結晶シリコン基板
１０１、２０１、３０１    素子分離層
１０２、２０２、３０２    ゲート絶縁膜
１０３    第一の金属膜（ＷＳｉ膜）
１０４    第二の金属膜（ＴｉＡｌＮ膜）
１０５    第三の金属膜（ＴｉＮ膜）
１０６、３０７    導電層（多結晶シリコン膜）
１０７、１１０、１１３、２０７、２０９、２１２、３０８、３１０、３１３    シリコン窒化膜
１０８、２０８、３０９    ゲート電極
１０９、２１４、３１６    Ａｌを含むゲート絶縁膜
１１１、２１０、３１１    浅い拡散層
１１２、２１１、３１２    シリコン酸化膜
１１４、２１３、３１４    深い拡散層
１１５、２１５、３１７    シリサイド層
１１６、２１６、３１８    第一の層間膜
１１７、２１７、３１９    コンタクト
１１８、２１８、３２０    第二の層間膜
１１９、２１９、３２１    Ｃｕ配線
２０３    第一の金属膜（Ｗ膜）
２０４    第二の金属膜（ＴｉＴｂＮ膜）
２０５    第三の金属膜（ＴｉＮ膜）
２０６    導電層（Ｗ膜）
３０３    第一の金属膜（Ｗ膜）
３０４    第二の金属膜（ＴｉＬａＮ膜）
３０５    第三の金属膜（ＴｉＡｌＮ膜）
３０６    第四の金属膜（ＴｉＮ膜）
３１５    Ｌａを含むゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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