(57)【特許請求の範囲】
【請求項１】
複数の状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルが接続された第１及び第２ビットラインを具備したフラッシュメモリ装置のプログラム方法において、
メモリブロック内で選択された行及び前記第２ビットラインに接続されたメモリセルをマルチビットデータでプログラムする段階と、
前記選択された行が前記メモリブロックの最後の行であるか否かを判別する段階と、
前記選択された行が前記最後の行であると判別される場合に、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記最後の行として前記選択された行及び前記第１ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階と、
前記選択された行が前記最後の行ではないと判別される場合、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記選択された行に隣接する行及び前記第１ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階と、
前記選択された行に隣接する行及び前記第１ビットラインに接続されたプログラムされたメモリセルに対する再プログラム動作の完了の後、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように前記選択された行に隣接する行及び前記第２ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階とを含み、
前記選択された行及び前記第１ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階は、
前記複数の状態のいずれかにそれぞれプログラムされたメモリセルのそれぞれのスレッショルド電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階を含み、
前記複数の状態のそれぞれについての所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、
前記再プログラムする段階は、
前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする段階を更に含むことを特徴とするプログラム方法。
【請求項２】
前記複数の状態にそれぞれ対応するそれぞれの第１検証電圧は、前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するために用いられることを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は、前記状態にかかわらず同一であることを特徴とする請求項１に記載のプログラム方法。
【請求項４】
前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項３に記載のプログラム方法。
【請求項５】
前記選択された行に隣接する行及び前記第１ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階は、
前記複数の状態のそれぞれにプログラムされたメモリセルのそれぞれのスレッショルド電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階を含み、
前記複数の状態のそれぞれについての所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、
前記再プログラムする段階は、
前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする段階を更に含むことを特徴とする請求項１に記載のプログラム方法。
【請求項６】
前記複数の状態にそれぞれ対応するそれぞれの第１検証電圧は、前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するのに用いられることを特徴とする請求項５に記載のプログラム方法。
【請求項７】
前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は前記状態にかかわらず同一であることを特徴とする請求項５に記載のプログラム方法。
【請求項８】
前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項７に記載のプログラム方法。
【請求項９】
前記選択された行に隣接する行及び前記第１ビットラインに接続されたプログラムされたメモリセルに対する再プログラム動作の完了の後、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように前記選択された行に隣接する行及び前記第２ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階をさらに含むことを特徴とする請求項５に記載のプログラム方法。
【請求項１０】
前記選択された行に隣接する行及び前記第２ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階は、
前記複数の状態のそれぞれにプログラムされたメモリセルのそれぞれのスレッショルド電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階と、
前記複数の状態のそれぞれについての所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、
前記再プログラムする段階は、
前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする段階とを含むことを特徴とする請求項９に記載のプログラム方法。
【請求項１１】
前記複数の状態にそれぞれ対応するそれぞれの第１検証電圧は、前記選択されたメモリセルがマルチビットデータにプログラムされたか否かを判別するのに用いられることを特徴とする請求項１に記載のプログラム方法。
【請求項１２】
前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は、前記状態にかかわらず同一であることを特徴とする請求項１０に記載のプログラム方法。
【請求項１３】
前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項１２に記載のプログラム方法。
【請求項１４】
前記選択された行及び第１ビットラインに接続されたメモリセルが選択される場合、前記状態のうちのいずれか１つを有するように前記選択された行及び第１ビットラインに接続されたメモリセルをマルチビットデータでプログラムする段階をさらに含むことを特徴とする請求項１に記載のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、さらに具体的にはフラッシュメモリ装置をプログラムする方法に関する。
【背景技術】
【０００２】
近年、揮発性メモリと不揮発性メモリのような記憶装置の応用がＭＰ３プレーヤー、ＰＭＰ、携帯電話、ノートパソコン、ＰＤＡなどのようなモバイル器機において急速に広がっている。そのようなモバイル器機は、多様な機能（例えば、動画再生機能）を提供するために漸次的に大容量の記憶装置を要求するようになっている。そのような要求を満たすための多様な努力が行われている。そのような努力のうちの１つとして、１つのメモリセルに２ビットデータまたはそれより多くのデータビットを記憶させるマルチビットメモリ装置が提案されている。１つのメモリセルでマルチビットデータを記憶する例示的なマルチビットメモリ装置が特許文献１、２及び３に開示されており、これらは、この出願に参照によって組み込まれる。
【０００３】
１つのメモリセルで１ビットデータを記憶する場合、メモリセルは、２つのスレッショルド電圧分布のうちのいずれか１つに属するスレッショルド電圧を有する。すなわち、メモリセルはデータ‘１’とデータ‘０’をそれぞれ示す２つの状態のうちの１つを有する。一方、１つのメモリセルで２ビットデータを記憶する場合、メモリセルは４つのスレッショルド電圧分布のうちのいずれか１つに属するスレッショルド電圧を有する。すなわち、１つのメモリセルは、データ‘１１’、データ‘１０’、データ‘００’、及びデータ‘０１’をそれぞれ示す４つの状態のうちの１つを有する。図１には４つの状態に対応するスレッショルド電圧分布が示されている。
【０００４】
４つの状態に対応するスレッショルド電圧分布がそれぞれ決められたスレッショルド電圧ウィンドウ内に存在するためには、スレッショルド電圧分布を正確に制御しなければならない。このために、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍｍｉｎｇ）スキームを利用したプログラム方法が提案されている。ＩＳＰＰスキームによると、スレッショルド電圧がプログラムループの繰り返しによってプログラム電圧の増加分だけ移動される。プログラム電圧の増加分を小さく設定することによって、スレッショルド電圧分布をより正確に制御することが可能である。これは、状態の間のマージンを十分に確保することが可能であることを意味する。一方、プログラム電圧の増加分を小さく設定する場合、メモリセルを所望の状態にプログラムするために必要な時間が増加する。したがって、プログラム時間を考慮して、プログラム電圧の増加分が決められる。
【０００５】
そのようなＩＳＰＰスキームにもかかわらず、各状態のスレッショルド電圧分布は多様な原因により所望のウィンドウより広く形成される。例えば、図１の点線１０、１１、１２、１３に示したように、スレッショルド電圧分布は、プログラミングのとき、隣接したメモリセル間のカップリングによって広くなる。そのようなカップリングは、“電界カップリング（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ  ｃｏｕｐｌｉｎｇ）”または“f−ｐｏｌｙカップリング”と呼ばれる。例えば、図２を参照すると、メモリセルＭＣＡは４つの状態のうちのいずれか１つの状態を有するようにプログラムされたセルであり、メモリセルＭＣＢは４つの状態のうちのいずれか１つの状態を有するようにプログラムされるセルであると仮定すれば、メモリセルＭＣＢがプログラムされることに従って、フローティングゲートＦＧには電荷が蓄積される。この場合において、隣接したメモリセルＭＣＡのフローティングゲートＦＧの電位は、メモリセルＭＣＢをプログラムするとき、メモリセルＭＣＢのフローティングゲートＦＧとのカップリングにより高くなる。そのように増加したスレッショルド電圧は、プログラミング後にもフローティングゲート間のカップリングにより続いて維持される。ここで、メモリセルＭＣＢは、メモリセルＭＣＡに対してワードライン方向および／またはビットライン方向に位置したメモリセルを含む。このようなカップリングにより、プログラムされたメモリセルＭＣＡのスレッショルド電圧が高くなり、その結果、スレッショルド電圧分布が図１の点線１０、１１、１２、１３に示したように広くなる。各状態のスレッショルド電圧分布が広くなることによって、図１から分かるように、状態の間のマージンが減少するようになる。これは、読み出しマージンの減少を意味する。
【０００６】
そのようなカップリング現象によるスレッショルド電圧分布の広くなることを解決するための技術が特許文献４に開示されている。
【０００７】
電界カップリング／Ｆ−ｐｏｌｙカップリングとともに、状態の間の読み出しマージンはメモリセルのスレッショルド電圧が時間の経過に従って低くなる現象によってさらに減少する。そのような現象を以下では高温ストレス（Ｈｏｔ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ；ＨＴＳ）と言うことにする。ＨＴＳとはメモリセルのフローティングゲートに蓄積された電荷が基板に抜け出ることを意味する。フローティングゲートの蓄積された電荷が減少することによって、図３において、点線２０、２１、２２に示したように、各状態に属するメモリセルのスレッショルド電圧が低くなる。したがって、電界カップリング／Ｆ−ｐｏｌｙカップリングによるスレッショルド電圧の増加とＨＴＳによるスレッショルド電圧の減少によって状態の間の読み出しマージンを確保することが難しい。これは、メモリセルがどの状態にプログラムされたかを判別することが困難であることを意味する。このような問題は製造工程が微細化することによって、さらに深刻になっている。
【０００８】
結論的に、電界カップリング／Ｆ−ｐｏｌｙカップリングによるスレッショルド電圧の増加とＨＴＳによるスレッショルド電圧の減少にもかかわらず、状態の間の読み出しマージンを確保することができる技術が要求される。
【特許文献１】米国特許第６，１２２，１８８号明細書
【特許文献２】米国特許第６，０７５，７３４号明細書
【特許文献３】米国特許第５，９２３，５８７号明細書
【特許文献４】米国特許第５，８６７，４２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、読み出しマージンを安定的に確保することができるフラッシュメモリ装置のプログラム方法を提供することにある。
【課題を解決するための手段】
【００１０】
上述した目的を解決するために本発明の特徴によると、複数の状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルが接続された第１及び第２ビットラインを具備したフラッシュメモリ装置のプログラム方法が提供され、このプログラム方法は、選択された行及び前記第２ビットラインに接続されたメモリセルをマルチビットデータでプログラムする段階と、前記選択された行が最後の行であるか否かを判別する段階と、前記選択された行が最後の行であると判別される場合に、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記最後の行として前記選択された行及び前記第１ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階とを含む。
【００１１】
この実施形態において、前記選択された行及び前記第１ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階は、前記複数の状態のいずれかにそれぞれプログラムされたメモリセルのそれぞれのスレッショルド電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階を含み、前記複数の状態のそれぞれについての所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、前記再プログラムする段階は、前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする段階とを含む。
【００１２】
この実施形態において、前記複数の状態にそれぞれ対応するそれぞれの第１検証電圧は、前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するのに用いられる。
【００１３】
この実施形態において、前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は、前記状態に応じて異なる。
【００１４】
この実施形態において、前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は、前記状態にかかわらず同一である。
【００１５】
この実施形態において、前記プログラム電圧はプログラムループの繰り返しによって段階的に増加する。
【００１６】
この実施形態において、前記選択された行が最後の行ではないと判別される場合、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記選択された行の次の行及び前記第１ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階をさらに含む。
【００１７】
この実施形態において、前記選択された行の次の行及び前記第１ビットラインに接続されたプログラムされたメモリセルに対する再プログラム動作の完了の後、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように前記選択された行の次の行及び前記第２ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階をさらに含む。
【００１８】
この実施形態において、前記選択された行及び前記第１ビットラインに接続されたメモリセルが選択されるとき、前記状態のうちのいずれか１つを有するように前記選択された行及び第１ビットラインに接続されたメモリセルをマルチビットデータにプログラムする段階をさらに含む。
【発明の効果】
【００１９】
本発明によると、第１プログラム動作の後、各状態の特定領域に属するメモリセルを第１プログラム動作の検証電圧と同一またはそれより高いスレッショルド電圧を有するように第２プログラム動作を実行することによって、電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳによる隣接した状態の間の読み出しマージンを十分に確保することができる。
【発明を実施するための最良の形態】
【００２０】
上述した一般的な説明及び次の詳細な説明は例示的であり、特許請求された発明の付加的な説明が提供されるものとして考えられるべきである。
【００２１】
参照符号が本発明の望ましい実施形態に表示されており、その例が添付図に表示されている。同一の参照番号は同一または類似の部分を参照するために説明及び図面において共通に用いられる。
【００２２】
以下では、ＮＡＮＤフラッシュメモリ装置が本発明の特徴及び機能を説明するための一例として用いられる。しかし、当業者であれば、ここに記載した内容に基いて本発明の他の利点及び特性を容易に理解することができるであろう。また、本発明は、他の実施形態を通じて実現、または適用可能である。さらに、詳細な説明は本発明の範囲、技術的思想、及び他の目的から逸脱しない観点及び応用によって修正、または変更可能である。
【００２３】
図４は、本発明に係るフラッシュメモリ装置を概略的に示すブロック図であり、図５は図４に示したメモリセルアレイを示す回路図である。
【００２４】
まず、図４を参照すると、本発明に係るフラッシュメモリ装置は、データ情報を格納するためのメモリセルアレイ１００を含む。メモリセルアレイ１００は、複数のメモリブロックを含み、各メモリブロックは、図５に示したように構成されたメモリセル構造を有する。図５に示したように、メモリブロックＭＢは複数のストリング１０１で構成され、各ストリング１０１はストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及びメモリセルＭＣ３１〜ＭＣ０を含む。メモリセルのそれぞれは、フローティングゲートトランジスタで構成される。ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬにより制御され、対応するビットラインに接続されたドレインを有する。接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬにより制御され、共通ソースラインＣＳＬに接続されたソースを有する。メモリセルＭＣ３１〜ＭＣ０は、ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインとの間に直列接続され、対応するワードラインＷＬ３１〜ＷＬ０によってそれぞれ制御される。複数のビットライン対ＢＬｅ０、ＢＬｏ０−ＢＬｅ（ｎ−１）、ＢＬｏ（ｎ−１）がワードラインＷＬ３１〜ＷＬ０と交差するように配列されている。読み出し／プログラム動作のとき、各ビットライン対のうちのいずれか１つのビットラインがページバッファブロック１２０により選択される。これは、１つのワードラインが２つのページで構成されることを意味する。ここでは、“ｅ”と表記したビットラインは偶数番目のビットラインを示し、“ｏ”と表記したビットラインは奇数番目のビットラインを示す。一方、１つのワードラインが１つのページで構成されることができることは、当業者にとって自明である。
【００２５】
再度図４を参照すると、行選択回路１１０（図面には“Ｘ−ＳＥＬ”として表記されている）は、制御ロジック１５０によって制御される。行選択回路１１０は、入出力インターフェース１４０を介して提供されるアドレスＡＤＤに応答してメモリブロックのうちの１つを選択し、選択されたメモリブロックの行（ワードライン及び選択ラインを含み）を制御する。レジスタブロック１２０は、制御ロジック１５０により制御され、動作モードに応じて、感知増幅器として、又は書き込みドライバとして動作する。レジスタブロック１２０は、図示しないが、ページバッファで構成される。各ページバッファは、１つのビットラインまたは一対のビットラインのうちのいずれか１つに電気的に接続され、ビットラインを介してメモリセルからデータを読み出すか、ビットラインを介してメモリセルにデータを格納する。列選択回路１３０（図面には“Ｙ−ＳＥＬ”に表記する）は、制御ロジック１５０により制御され、入出力インターフェース１４０を介して提供されるアドレスＡＤＤに応答してレジスタブロック１２０に格納されたデータを入出力インターフェース１４０または制御ロジック１５０に出力する。例えば、通常読み出し動作のとき、列選択回路１３０は、レジスタブロック１２０に格納されたデータを入出力インターフェース１４０に出力する。検証読み出し動作のとき、列選択回路１３０は、レジスタブロック１２０に格納されたデータを制御ロジック１５０に出力し、制御ロジック１５０は、列選択回路１３０から提供されるデータがパスデータであるか否かを判別する。プログラム動作のデータロード区間のとき、列選択回路１３０は、入出力インターフェース１４０を介して伝達されるプログラムデータをレジスタブロック１２０に出力する。制御ロジック１５０は、フラッシュメモリ装置の全般的な動作を制御するように構成される。電圧発生回路１６０は、制御ロジック１５０により制御され、フラッシュメモリ装置のプログラム／消去／読み出し動作に必要な電圧（例えば、ワードライン電圧、バルク電圧、読み出し電圧、パス電圧などを含み）を発生するように構成される。
【００２６】
以後説明するように、本発明に係るフラッシュメモリ装置は、メモリセルが電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳを受けても隣接した状態の間の読み出しマージンを十分に確保するための新しいプログラム技術を採用する。概略的に説明すると、まず、メモリセルを所望する状態それぞれの目標スレッショルド電圧にプログラムするために２ビットデータが選択されたページのメモリセルにそれぞれ格納される。これを以降では“第１プログラム動作”と言う。第１プログラム動作が完了した後、各状態に属するメモリセルのうちの所定のスレッショルド電圧領域に属するメモリセルを検出するための読み出し動作が実行される。そのように検出されたメモリセルは、各状態の目標スレッショルド電圧より高いスレッショルド電圧を有するようにプログラムされる。これを以降では“第２プログラム動作”と言う。
【００２７】
２ビットデータを格納するための第１プログラム動作は、レジスタブロック１２０の構造により多様に実行されることができる。例えば、ＬＳＢ及びＭＳＢデータビットの全てをレジスタブロック１２０にロードした後、第１プログラム動作が実行されることができる。または、ＬＳＢデータビットをプログラムし（これを以下では“ＬＳＢプログラム動作”という）、その次にＭＳＢデータビットをプログラムする（これを以下では“ＭＳＢプログラム動作”という）方式で第１プログラム動作が実行されることができる。例示的なプログラム方法として、後者のプログラム方法は図６Ａ及び図６Ｂを参照して概略的に説明する。
【００２８】
１つのメモリセルは、“１１”、“１０”、“００”及び“０１”状態のうちのいずれか１つを有するようにプログラムされる。便宜上、“１１”、“１０”、“００”及び“０１”状態をそれぞれＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３に対応すると仮定すれば、“１１”状態を有するメモリセルは消去されたメモリセルであり、“１０”状態を有するメモリセルのスレッショルド電圧は“１１”状態のメモリセルのスレッショルド電圧より高い。“００”状態を有するメモリセルのスレッショルド電圧は“１０”状態のメモリセルのスレッショルド電圧より高く、“０１”状態を有するメモリセルのスレッショルド電圧は“００”状態のメモリセルのスレッショルド電圧より高い。このような条件下で、ＬＳＢプログラム動作が実行されると、図６Ａに示したように、メモリセルは消去された状態または“１０”状態を有する。ＬＳＢプログラム動作の次に行われるＭＳＢプログラム動作が実行されると、図６Ｂに示したように、“１１”状態を有するメモリセルは消去された状態または“０１”状態を有する一方、“１０”状態のメモリセルは“１０”状態または“００”状態を有する。
【００２９】
本実施形態において、任意のワードラインが選択されるとき、選択されたワードラインと偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）に接続されたメモリセルに対するプログラム動作が先実行され、その次に、選択されたワードラインと奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）に接続されたメモリセルに対するプログラム動作が実行される。便宜上、このような手順で本発明に係るプログラム動作が説明される。しかし、選択されたワードラインと奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）に接続されたメモリセルに対するプログラム動作が先実行され、その次に選択されたワードラインと偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）に接続されたメモリセルに対するプログラム動作が実行されることができることは、当業者にとって自明である。
【００３０】
図７は本発明の一実施形態に係るフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。以後、本発明に係るプログラム方法を添付図に基づいて詳細に説明する。
【００３１】
プログラム動作が開始すると、制御ロジック１５０は、選択されたワードライン（例えば、Ｎ番目のワードライン）の偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）が選択されたか否かを判別する（Ｓ１００）。これは入出力インターフェース１４０を介して提供されるアドレス情報に基づいて制御ロジック１５０により判別される。偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）が選択された場合、選択されたワードラインと偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）に接続されたメモリセルに対する第１プログラム動作が制御ロジック１５０の制御下で実行される（Ｓ１１０）。第１プログラム動作は、図６Ａ及び図６Ｂを参照して説明したプログラム方法により実行される。第１プログラム動作が実行される間、選択されたメモリセルは、図９の状態ＳＴ１、ＳＴ２、ＳＴ３のうちのいずれか１つの状態にそれぞれプログラムされる。メモリセルが各状態にプログラムされたか否かは、状態ＳＴ１、ＳＴ２、ＳＴ３に対応する検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ２１、Ｖｖｆｙ３１を基準として判別される。例えば、メモリセルがＳＴ１状態にプログラムされたか否かは検証電圧Ｖｖｆｙ１１を用いて判別され、メモリセルがＳＴ２状態にプログラムされたか否かは検証電圧Ｖｖｆｙ２１を用いて判別され、メモリセルがＳＴ３状態にプログラムされたか否かは検証電圧Ｖｖｆｙ３１を用いて判別される。以後、プログラム手続きは終わる。
【００３２】
奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）が選択された場合、選択されたワードラインと奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）に接続されたメモリセルに対する第１プログラム動作が制御ロジック１５０の制御下で実行される（Ｓ１２０）。第１プログラム動作は、上述したことと同一の方式で実行されるため、それに対する説明は省略する。選択されたワードラインＷＬｎと奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）に接続されたメモリセルに対するプログラム動作が完了すると、現在選択されたワードラインが選択されたメモリブロック内の最後のワードラインであるか否かが制御ロジック１５０により判別される（Ｓ１３０）。ここで、ワードラインのプログラム順序は昇順に進行される。現在選択されたワードラインＷＬｎが選択されたメモリブロック内の最後のワードラインではなければ、選択されたワードラインＷＬｎの次のワードラインＷＬｎ−１に対するプログラム動作（すなわち、第２プログラム動作）が実行される。まず、ワードラインＷＬ（ｎ−１）及び偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）に接続されたプログラムされたメモリセルに対する第２プログラム動作が実行される（Ｓ１４０）。その次に、ワードラインＷＬｎ−１と奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）に接続されたプログラムされたメモリセルに対する第２プログラム動作が実行される（Ｓ１５０）。以後説明されるように、第２プログラム動作によって各状態のスレッショルド電圧領域のうちの所定領域に属するメモリセルがより高いスレッショルド電圧を有するように再プログラムされる。図７と異なり、ワードラインＷＬ（ｎ−１）と奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）に接続されたプログラムされたメモリセルに対する第２プログラム動作が実行され、その次にワードラインＷＬｎ−１と偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）に接続されたプログラムされたメモリセルに対する第２プログラム動作が実行されることができる。
【００３３】
Ｓ１３０段階に戻ると、現在選択されたワードラインＷＬｎが選択されたメモリブロック内の最後のワードラインであれば、選択されたワードラインＷＬｎの次のワードラインＷＬｎ−１に対するプログラム動作（すなわち、第２プログラム動作）を実行する前に、最後のワードラインと偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）に接続されたプログラムされたメモリセルに対する第２プログラム動作が実行される（Ｓ１６０）。以後、手続きはＳ１４０段階に進行し、上述したように、選択されたワードラインＷＬｎの次のワードラインＷＬｎ−１に対するプログラム動作（すなわち、２次プログラム動作）が実行される。または、現在選択されたワードラインＷＬｎが選択されたメモリブロック内の最後のワードラインの場合、選択されたワードラインＷＬｎの次のワードラインＷＬ（ｎ−１）に対するプログラム動作（すなわち、第２プログラム動作）を実行する前に最後のワードラインに接続されたすべてのメモリセル（すなわち、偶数番目及び奇数番目のビットラインに接続されたメモリセル）に対する第２プログラム動作が実行されることができる。
【００３４】
図８Ａ、Ｂは本発明に係るフラッシュメモリ装置の第２プログラム動作を説明するためのフローチャートであり、図９は本発明に係るフラッシュメモリ装置のプログラム動作を実行するときの検証電圧を示す図である。
【００３５】
図７で説明したように、２ビットデータの第１プログラム動作が完了した後、現在選択されたワードラインＷＬｎが最後のワードラインではない場合、選択されたワードラインＷＬｎの次のワードラインＷＬ（ｎ−１）に接続されたメモリセルに対する第２プログラム動作が実行される。まず、ワードラインＷＬ（ｎ−１）及び偶数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）に接続されたプログラムされたメモリセルに対する第２プログラム動作を説明すると、次のとおりである。
【００３６】
まず、選択されたワードラインＷＬ（ｎ−１）に検証電圧Ｖｖｆｙ１１（または読み出し電圧Ｖｒｅａｄ１）が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ２００）。その次に、選択されたワードラインＷＬ（ｎ−１）に検証電圧Ｖｖｆｙ１１より高い検証電圧Ｖｖｆｙ１２が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ２１０）。２回の読み出し動作を通じて検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２）（図９参照）の間に存在するスレッショルド電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２）の間に存在するスレッショルド電圧を有するメモリセルを検出する方法は、レジスタブロック１２０の構造によって多様に変更されることができることは、当業者にとって自明である。
【００３７】
検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２）の間に存在するスレッショルド電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作（すなわち、第２プログラム動作）が実行される（Ｓ２２０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ１２が選択されたワードラインＷＬ（ｎ−１）に印加された状態で検証読み出し動作が実行される（Ｓ２３０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ１２に対応応するスレッショルド電圧を有するようにプログラムされたか否かが判別される（Ｓ２４０）。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされないと判別されれば、選択されたワードラインＷＬ（ｎ−１）に印加されるプログラム電圧が決められた増加分だけ増加する（Ｓ２５０）。以後、手続きはＳ２２０段階に進行し、上述した段階Ｓ２２０〜Ｓ２５０で構成されたプログラムループが決められた回数だけ繰り返されるまで、またはプログラムループが検出されたメモリセルの全てがプログラムされるまで繰り返される。
【００３８】
検出されたメモリセルが全て要求されるスレッショルド電圧にプログラムされたと判別された場合は、選択されたワードラインＷＬ（ｎ−１）に検証電圧Ｖｖｆｙ２１（または読み出し電圧Ｖｒｅａｄ２）が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ２６０）。その次に、選択されたワードラインＷＬ（ｎ−１）に検証電圧Ｖｖｆｙ２１より高い検証電圧Ｖｖｆｙ２２が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ２７０）。２回の読み出し動作を通じて検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し及び検証電圧Ｖｒｅａｄ２、Ｖｖｆｙ２２）（図９参照）の間に存在するスレッショルド電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し及び検証電圧Ｖｒｅａｄ２、Ｖｖｆｙ２２）の間に存在するスレッショルド電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が実行される（Ｓ２８０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ２２が選択されたワードラインＷＬｎ−１に印加された状態で検証読み出し動作が実行される（Ｓ２９０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ２２に相応するスレッショルド電圧を有するようにプログラムされたか否かが判別される（Ｓ３００）。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされないと判別された場合は、選択されたワードラインに印加されるプログラム電圧が決められた増加分だけ増加する（Ｓ３１０）。以後、手続きはＳ２８０段階に進行し、上述した段階Ｓ２８０〜Ｓ３１０で構成されたプログラムループが決められた回数だけ繰り返されるまで、またはプログラムループが検出されたメモリセルの全てがプログラムされるまで繰り返される。
【００３９】
検出されたメモリセルの全部が要求されるスレッショルド電圧にプログラムされたと判別された場合は、選択されたワードラインＷＬ（ｎ−１）に検証電圧Ｖｖｆｙ３１（または読み出し電圧Ｖｒｅａｄ３）が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ３２０）。その次に、選択されたワードラインＷＬ（ｎ−１）に検証電圧Ｖｖｆｙ３１より高い検証電圧Ｖｖｆｙ３２が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ３３０）。２回の読み出し動作を通じて検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２（または読み出し及び検証電圧Ｖｒｅａｄ３、Ｖｖｆｙ３２）（図９参照）の間に存在するスレッショルド電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２（または読み出し及び検証電圧Ｖｒｅａｄ３、Ｖｖｆｙ３２）の間に存在するスレッショルド電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が実行される（Ｓ３４０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ３２が選択されたワードラインに印加された状態で検証読み出し動作が実行される（Ｓ３５０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ３２に相応するスレッショルド電圧を有するようにプログラムされたか否かが判別される（Ｓ３６０）。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされないと判別された場合は、選択されたワードラインＷＬ（ｎ−１）に印加されるプログラム電圧が決められた増加分だけ増加する（Ｓ３７０）。以後、手続きはＳ３４０段階に進行し、上述した段階Ｓ３４０〜Ｓ３７０で構成されたプログラムループが決められた回数だけ繰り返されるまで、またはプログラムループが検出されたメモリセルの全てがプログラムされるまで繰り返される。
【００４０】
検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされたと判別された場合は、図７に示したように、選択されたワードラインＷＬ（ｎ−１）と奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ−１）に接続されたプログラムされたメモリセルに対する第２プログラム動作が実行される。第２プログラム動作は上述したことと同一であるため、それに対する説明は省略する。２ビットデータに対する１次プログラム動作が完了した後、現在選択されたワードラインが最後のワードラインの場合、選択されたワードラインすなわち、最後のワードラインと偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ−１）に接続されたプログラムされたメモリセルに対する２次プログラム動作が上述したことと同一であるため、それに対する説明は省略する。
【００４１】
本発明に係るプログラム手続きが終わった後のスレッショルド電圧分布を示す図１０を参照すると、状態ＳＴ１に対応するスレッショルド電圧分布において、検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２）の間に存在するメモリセルは、検証電圧Ｖｖｆｙ１２またはそれより高い電圧を有するようにプログラムされている。図１０及び図３を参照すると、状態ＳＴ０、ＳＴ１の間のマージンが増加したことが分かる。状態ＳＴ２に対応するスレッショルド電圧分布において、検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し及び検証電圧Ｖｒｅａｄ２、Ｖｖｆｙ２２）の間に存在するメモリセルは、検証電圧Ｖｖｆｙ２２またはそれより高い電圧を有するようにプログラムされている。図１０及び図３を参照すると、状態ＳＴ１、ＳＴ２の間のマージンが増加したことが分かる。同様に、状態ＳＴ３に対応するスレッショルド電圧分布において、検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２（または読み出し及び検証電圧Ｖｒｅａｄ３、Ｖｖｆｙ３２）の間に存在するメモリセルは、検証電圧Ｖｖｆｙ３２またはそれより高い電圧を有するようにプログラムされている。図１０及び図３を参照すると、状態ＳＴ２、ＳＴ３の間のマージンが増加したことが分かる。すなわち、隣接した状態の間の読み出しマージンは図３に示した読み出しマージンより増加する。したがって、電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳによってスレッショルド電圧分布が広くなっても、本発明に係るプログラム方法を通じて隣接した状態の間の読み出しマージンを十分に確保することができる。
【００４２】
第２プログラム動作はここに開示されたのに限らず、多様に変更可能である。例えば、状態ＳＴ１、ＳＴ２、ＳＴ３が同時に第２プログラム動作の間プログラムされることができる。または、状態のうちの一部だけが２次プログラム動作の間において、同時に／個別的にプログラムされることができる。本発明によってプログラムされたメモリセルのデータを読み出すのに必要な読み出し電圧はただ第１プログラム動作のみを実行するときに用いられる読み出し電圧と同一に設定されるであろう。
【００４３】
本発明の範囲または技術的思想を逸脱せず、本発明の構造は多様に修正、または変更可能であることはこの分野に熟練された者などに自明である。上述した内容を考慮してみるとき、もし本発明の修正及び変更が請求項及び同等物の範疇内に属したら、本発明がこの発明の変更及び修正を含むと見なされる。
【図面の簡単な説明】
【００４４】
【図１】電界カップリング／Ｆ−ｐｏｌｙカップリングによるスレッショルド電圧分布の広くなることを説明するための図である。
【図２】メモリセルの間に生ずる電界カップリング／Ｆ−ｐｏｌｙカップリングを説明するための図である。
【図３】高温ストレスによるスレッショルド電圧分布が広くなることを説明するための図である。
【図４】本発明に係るフラッシュメモリ装置を概略的に示すブロック図である。
【図５】図４に示したメモリセルアレイを示す回路図である。
【図６Ａ】本発明に係るマルチビットプログラム動作を概略的に説明するための図である。
【図６Ｂ】本発明に係るマルチビットプログラム動作を概略的に説明するための図である。
【図７】本発明の一実施形態によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図８Ａ】図７に示した２次プログラム方法を説明するためのフローチャートである。
【図８Ｂ】図７に示した２次プログラム方法を説明するためのフローチャートである。
【図９】本発明に係るフラッシュメモリ装置のプログラム動作を実行する時検証電圧を示す図である。
【図１０】本発明に係るフラッシュメモリ装置のプログラム動作が実行された後スレッショルド電圧分布を示す図である。
【符号の説明】
【００４５】
１００  メモリセルアレイ
１１０  行選択回路
１２０  レジスタブロック
１３０  列選択回路
１４０  入出力インターフェース
１５０  制御ロジック
１６０  電圧発生回路
【図１】
0005201840.tif 000002
【図２】
0005201840.tif 000003
【図３】
0005201840.tif 000004
【図４】
0005201840.tif 000005
【図５】
0005201840.tif 000006
【図６Ａ】
0005201840.tif 000007
【図６Ｂ】
0005201840.tif 000008
【図７】
0005201840.tif 000009
【図８Ａ】
0005201840.tif 000010
【図８Ｂ】
0005201840.tif 000011
【図９】
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【図１０】
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