(57)【特許請求の範囲】
【請求項１】
平行に配列されて順次にゲート電圧を伝達する第１ゲート線および前記第１ゲート線に隣接して配置された第２ゲート線と、
前記第１および第２ゲート線と交差してデータ電圧を伝達するデータ線と、
一つの画素内に位置して第１電荷分配キャパシタを介して互いに接続する第１サブ画素電極および第２サブ画素電極を含む画素電極と、
前記画素電極と対向するように配置されて、共通電圧が印加される共通電極と、
前記第１ゲート線に制御端子が接続され、前記データ線に入力端子が接続され、および前記第１サブ画素電極及び前記第１電荷分配キャパシタを介して前記第２サブ画素電極に出力端子が接続された第１スイッチング素子と、
前記第１ゲート線に制御端子が接続され、前記第１ゲート線と平行に延長され前記共通電圧を伝達するストレージラインに入力端子が接続され、第２電荷分配キャパシタを介して前記第１サブ画素電極に出力端子が接続された第２スイッチング素子と、
前記第２ゲート線に制御端子が接続され、前記第２サブ画素電極と第１電荷分配キャパシタとの間に入力端子が接続され、前記第２電荷分配キャパシタを介して前記第１サブ画素電極に出力端子が接続された第３スイッチング素子と、
を含む液晶表示装置。
【請求項２】
前記第２スイッチング素子の入力端子は、前記ストレージラインに直接接続することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１ゲート線にゲートオン電圧が印加される場合、前記第２電荷分配キャパシタには前記データ電圧と前記共通電圧との差に該当する電圧が充電されることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
前記第２スイッチング素子の入力端子は、補助キャパシタを介して前記ストレージラインに接続することを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記第１電荷分配キャパシタのキャパシタンスＣｍと前記第２電荷分配キャパシタのキャパシタンスＣｎとはＣｍ：Ｃｎ＝１：２ないし１：５である関係を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
前記第１電荷分配キャパシタのキャパシタンスＣｍと、前記第２電荷分配キャパシタのキャパシタンスＣｎと、前記第２サブ画素電極及び前記共通電極による第２液晶キャパシタのキャパシタンスＣｌとは（Ｃｍ＋Ｃｌ）：Ｃｎ＝１：１ないし１：４である関係を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項７】
前記第１および第２サブ画素電極の画素電圧の間に電荷分配が起きた後、前記第１サブ画素電極の画素電圧は前記データ電圧より高くなり、前記第２サブ画素電極の画素電圧は前記データ電圧より低くなることを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディスプレイ装置に関するものであって、さらに詳細には液晶表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置は現在最も広く使用されているフラットパネル表示装置のうち一つであって、画素電極及び共通電極などの電界生成電極が形成された２枚の表示板とその間に挿入されている液晶層とを含み、電界生成電極に電圧を印加して液晶層に電界を生成し、これにより液晶層の液晶分子の配向を決定して入射光の偏光を制御することによって映像を表示する。
【０００３】
また電界が印加されていない状態で液晶分子の長軸を上下表示板に対して垂直を成すように配列した垂直配向モードの液晶表示装置は、コントラスト比が大きくて広い基準視野角の実現が容易なため、脚光を浴びている。ここで基準視野角とはコントラスト比が１：１０である視野角あるいは階調間の輝度反転限界角度を意味する。
【０００４】
垂直配向モードの液晶表示装置において広視野角を実現するための手段としては、電界生成電極に切開部を形成する方法又は電界生成電極の上に突起を形成する方法などがある。切開部又は突起で液晶分子が傾く方向を決定することができるため、これらを使用して液晶分子の傾斜方向を様々な方向に分散させることによって基準視野角を広くすることができる。
【０００５】
従来の垂直配向方式の液晶表示装置は、前面視認性に比べて側面視認性が落ちるという問題点がある。例えば、切開部が具備されたＰＶＡ（ｐａｔｔｅｒｎｅｄ  ｖｅｒｔｉｃａｌｌｙ  ａｌｉｇｎｅｄ）方式の液晶表示装置の場合は、側面に近いほど映像が明るくなり、ときには高い階調間の輝度の差がなくなって画像が歪んで見える場合もある。
【特許文献１】韓国公開特許２００５−００１８５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、側面視認性を高めつつ、輝度減少を防止できる液晶表示装置を提供しようとするものである。
【０００７】
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されていない他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明の一実施形態による液晶表示装置は、互いに平行に並んで配列されて順次にゲート電圧を伝達する第１および第２ゲート線と、第１および第２ゲート線と交差してデータ電圧を伝達するデータ線と、一つの画素内に配置されて第１電荷分配キャパシタを介して互いに接続された第１および第２サブ画素電極を含む画素電極と、第１ゲート線、データ線、および第１サブ画素電極に接続された第１スイッチング素子と、第２電荷分配キャパシタを介して第１サブ画素電極と接続された第２スイッチング素子と、第２ゲート線および第２サブ画素電極に接続されて、第２電荷分配キャパシタを介して第１サブ画素電極に接続された第３スイッチング素子と、を含む。
【０００９】
その他実施形態の具体的な事項は詳細な説明および図に含まれる。
【発明の効果】
【００１０】
前述したような本発明による液晶表示装置によれば、一つの画素電極を一対のサブ画素電極に分割した後、電荷分配（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）によって、各サブ画素電極の画素電圧に差を発生させることによって側面視認性を高めることができる。また電荷分配を起こす電荷分配キャパシタの一端にスイッチング素子を接続することによって一対のサブ画素電極の画素電圧の差が大きくなり、側面視認性をさらに向上させることができる。また一つのスイッチング素子によって一対のサブ画素電極にデータ電圧を印加することによってサブ画素電極を制御するスイッチング素子の数を減らすことができて開口率を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態による液晶表示装置のブロック図である。
【図２】本発明の第１実施形態による液晶表示装置の一つの画素を示す回路図である。
【図３】本発明の第１実施形態による液晶表示装置におけるデータ電圧に応じる画素電圧を示したグラフである。
【図４】本発明の第２実施形態による液晶表示装置の一つの画素を示す回路図である。
【発明を実施するための形態】
【００１２】
本発明の利点および特徴、そしてそれらを達成する方法は図面と共に詳細に後述されている実施形態を参照すれば明確になるであろう。しかし本発明は以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、単に本実施形態は本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範囲によってのみ定義される。明細書全体にかけて同一参照符号は同一構成要素を指称する。
【００１３】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」あるいは「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは、他の素子と直接連結あるいはカップリングされた場合あるいは中間に他の素子を介在した場合をすべて含む。一方、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」あるいは「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは、中間に他の素子を介在しないことを表す。明細書全体にかけて同一参照符号は同一構成要素を指称する。「および／または」は言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１４】
たとえ第１、第２等が多様な素子、構成要素および／またはセクションを叙述するために使用されても、当然のことながらこれらの素子、構成要素および／またはセクションはこれら用語によって制限されない。これらの用語は単に一つの素子、構成要素あるいはセクションを他の素子、構成要素あるいはセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素あるいは第１セクションは本発明の技術的思想内で第２素子、第２構成要素あるいは第２セクションであってもよい。
【００１５】
本明細書で使用される用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数形は文言に特別に言及しない限り複数形も含む。「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」が明細書で使用される場合は、言及された構成要素、段階、動作および／または素子が一つ以上の他の構成要素、段階、動作および／または素子の存在あるいは追加を排除しない。
【００１６】
他の定義がない限り、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味として使用され得るものである。また、一般的に使用される辞典に定義されている用語は、特に定義されない限り理想的にまたは過度に解釈されない。
【００１７】
以下、図１および図２を参照して本発明の第１実施形態による液晶表示装置を説明する。図１は、本発明の第１実施形態による液晶表示装置のブロック図である。図２は、本発明の第１実施形態による液晶表示装置の一つの画素を示す回路図である。
【００１８】
図１を参照すれば、本発明の第１実施形態による液晶表示装置は液晶パネルアセンブリ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｐａｎｅｌ  ａｓｓｅｍｂｌｙ）３００、これに連結されたゲート駆動部４００およびデータ駆動部５００、データ駆動部５００に連結された階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。
【００１９】
液晶パネルアセンブリ３００は、等価回路として見るとき、多数の表示信号線とこれらの表示信号線に連結されてマトリックス形状に配列された多数の画素（ＰＸ）とを含む。ここで、液晶パネルアセンブリ３００は、互いに向かい合う下部表示板（図示せず）、上部表示板（図示せず）およびこれらの間に介在された液晶層（図示せず）を含む。
【００２０】
表示信号線は下部表示板に具備されてもよく、ゲート信号を伝達する多数のゲート線Ｇ１〜Ｇｎとデータ信号を伝達する多数のデータ線Ｄ１〜Ｄｍとを含んでもよい。ゲート線Ｇ１〜Ｇｎは概ね行方向に伸びてお互いにほとんど平行であり、データ線Ｄ１〜Ｄｍは概ね列方向に伸びてお互いにほとんど平行である。
【００２１】
各画素（ＰＸ）は対応するゲート線Ｇ１〜Ｇｎおよびデータ線Ｄ１〜Ｄｍに接続されたスイッチング素子と、スイッチング素子に連結された液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）とを含む。ここで必要に応じてスイッチング素子にストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）を液晶キャパシタと並列に連結してもよい。
【００２２】
ここで各画素（ＰＸ）のスイッチング素子は、薄膜トランジスタなどから成り、各々対応するゲート線Ｇ１〜Ｇｎに接続された制御端子、データ線Ｄ１〜Ｄｍに接続された入力端子、そして液晶キャパシタに接続された出力端子を有する三端子素子である。
【００２３】
ゲート駆動部４００は、ゲート線Ｇ１〜Ｇｎに接続されて外部から印加されたハイレベルのゲート信号（これをゲートオン電圧（Ｖｏｎ）という）とロウレベルのゲート信号（これをゲートオフ電圧（Ｖｏｆｆ）という）との組合せであるゲート信号をゲート線Ｇ１〜Ｇｎに印加する。図１に図示されたゲート駆動部４００は、液晶パネルアセンブリ３００の一側に位置し、すべてのゲート線Ｇ１〜Ｇｎに接続されている。ただし、本発明はこれに限定されずに一対のゲート駆動部がそれぞれ液晶パネルアセンブリ３００の両側に位置して、全てのゲート線Ｇ１〜Ｇｎは一対のゲート駆動部のそれぞれに接続されてもよい。例えば、大型液晶表示装置の場合、一つのゲート駆動部だけではゲート線Ｇ１〜Ｇｎの一端から最後までゲートオン電圧（Ｖｏｎ）あるいはゲートオフ電圧（Ｖｏｆｆ）を十分に伝達しにくいため、このように一対のゲート駆動部を各ゲート線Ｇ１〜Ｇｎの両側に連結してもよい。またこのようなゲート駆動部４００は、液晶パネルアセンブリ３００の下部表示板上に少なくとも一つの薄膜トランジスタを含む集積回路形態で内蔵されてもよい。
【００２４】
階調電圧生成部（ｇｒａｙ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｏｒ）８００は、画素の透過率と密接に関連する階調電圧を生成する。階調電圧は各画素に提供され、共通電圧Ｖｃｏｍに対して正の値を有するものと負の値を有するものとを含む。
【００２５】
データ駆動部５００は、液晶パネルアセンブリ３００のデータ線Ｄ１〜Ｄｍに接続されて階調電圧生成部８００からの階調電圧をデータ電圧として画素に印加する。ここで、階調電圧生成部８００がすべての階調に対する階調電圧を提供するのではなく、基本階調電圧のみを提供する場合、データ駆動部５００は基本階調電圧を分圧して様々な階調電圧を生成してもよく、これらのうちから１つをデータ電圧として選択してもよい。
【００２６】
ゲート駆動部４００あるいはデータ駆動部５００は、表示信号線Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ及び薄膜トランジスタなどと共に液晶パネルアセンブリ３００に集積されてもよい。これとは異なり、ゲート駆動部４００あるいはデータ駆動部５００は、フレキシブル印刷回路フィルム（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｆｉｌｍ）（図示せず）の上に実装されてテープキャリアパッケージ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）の形態で液晶パネルアセンブリ３００に取り付けられてもよい。
【００２７】
信号制御部６００は、ゲート駆動部４００およびデータ駆動部５００などの動作を制御する。
【００２８】
信号制御部６００には、外部のグラフィック制御機（図示せず）から入力映像信号Ｒ、Ｇ、Ｂおよび入力映像信号の表示を制御する入力制御信号、例えば垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、及びデータイネーブル信号（ＤＥ）などが提供される。信号制御部６００は、入力制御信号に基づいて入力映像信号Ｒ、Ｇ、Ｂを適切に処理して、液晶パネルアセンブリ３００の動作条件に合う映像データ（ＤＡＴ）を生成する。信号制御部６００は、ゲート制御信号ＣＯＮＴ１およびデータ制御信号ＣＯＮＴ２等を生成して、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送り出し、データ制御信号ＣＯＮＴ２と処理した映像データ（ＤＡＴ）をデータ駆動部５００に送り出す。
【００２９】
ゲート制御信号ＣＯＮＴ１は、ゲート駆動部４００の動作の開始、すなわち走査開始を指示する走査開始信号（ＳＴＶ）とゲートオン電圧（Ｖｏｎ）の出力を制御する少なくとも一つのクロック信号とを含んでもよい。ゲート制御信号ＣＯＮＴ１は、ゲートオン電圧（Ｖｏｎ）の持続時間を制限する出力イネーブル信号（ＯＥ）を含んでもよい。ここで、クロック信号は選択信号（ＳＥ）として使用されてもよい。
【００３０】
データ制御信号ＣＯＮＴ２は、映像データ（ＤＡＴ）の伝送を指示する水平同期開始信号（ＳＴＨ）と映像データ（ＤＡＴ）に対応するデータ電圧をデータ線Ｄ１〜Ｄｍに印加するロード信号（ＬＯＡＤ）とデータクロック信号（ＨＣＬＫ）とを含んでもよい。またデータ制御信号ＣＯＮＴ２は、共通電圧Ｖｃｏｍに対するデータ電圧の極性（以下「データ電圧の極性」という）を反転させる反転信号（ＲＶＳ）を含んでもよい。
【００３１】
信号制御部６００からのデータ制御信号ＣＯＮＴ２に応答して、データ駆動部５００は画素（ＰＸ）に対する映像データ（ＤＡＴ）を受信し、階調電圧生成部８００から供給された複数の階調電圧から映像データ（ＤＡＴ）に対応する階調電圧を選択することによって映像データ（ＤＡＴ）を該当データ電圧に変換した後、これを該当データ線Ｄ１〜Ｄｍに印加する。
【００３２】
ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１に応答してゲートオン電圧（Ｖｏｎ）をゲート線Ｇ１〜Ｇｎに印加して、ゲート線Ｇ１〜Ｇｎに接続されたスイッチング素子をオンさせる。これに伴いデータ線Ｄ１〜Ｄｍに印加されたデータ電圧は、オンしたスイッチング素子によって対応する画素（ＰＸ）に印加される。
【００３３】
各画素（ＰＸ）に印加されたデータ電圧と共通電圧Ｖｃｏｍとの差は各画素の液晶キャパシタの充電電圧、すなわち画素電圧として表れる。液晶層における液晶分子の配列は、画素電圧の大きさによって変わり、これによって液晶層を通過する光の偏光が変化して、これは光の透過率変化として表れる。
【００３４】
本発明の第１実施形態による液晶表示装置は、画素（ＰＸ）を形成する一対のサブ画素に同一なデータ電圧を提供した後、その画素（ＰＸ）に隣接するゲート線にゲートオン電圧（Ｖｏｎ）が印加されるとき、前記一対のサブ画素のうち何れか一つのサブ画素に充電されたデータ電圧を電荷分配（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）方式によって落とす。この結果、一対のサブ画素に互いに異なるデータ電圧が充電されるため、一つの画素（ＰＸ）のガンマ曲線は一対のサブ画素のガンマ曲線を合成したものと同一となる。電荷分配によって各サブ画素に充電されるデータ電圧を決定するときは、合成される正面でのガンマ曲線と合成される側面でのガンマ曲線とを正面での基準ガンマ曲線に近くなるように合成してもよく、これにより液晶表示装置の側面視認性を向上させることができる。
【００３５】
図２を参照すれば、本発明の第１実施形態による液晶表示装置は、ゲート電圧を伝達する多数のゲート線ＧＬｉ及びＧＬｉ＋１と、ゲート線ＧＬｉ及びＧＬｉ＋１に交差して形成され、データ電圧を伝達するデータ線ＤＬｊとを含む。
【００３６】
各画素は、第１サブ画素ＳＰ１と第２サブ画素ＳＰ２とを含む。第１サブ画素ＳＰ１は第１スイッチング素子Ｔ１、第１液晶キャパシタＣｌｃ１および第１ストレージキャパシタＣｓｔ１を含み、第２サブ画素ＳＰ２は第１スイッチング素子Ｔ１、第２液晶キャパシタＣｌｃ２および第２ストレージキャパシタＣｓｔ２を含む。第１サブ画素ＳＰ１および第２サブ画素ＳＰ２は、第１スイッチング素子Ｔ１によって駆動される。
【００３７】
第１スイッチング素子Ｔ１は第ｉゲート線ＧＬｉと第ｊデータ線ＤＬｊとが交差する地点に配置され、第２スイッチング素子は第ｉゲート線ＧＬｉに接続され、第３スイッチング素子は第ｉ＋１ゲート線ＧＬｉ＋１に接続される。ここで第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２および第３スイッチング素子Ｔ３は、薄膜トランジスタを含んでもよい。
【００３８】
第１スイッチング素子Ｔ１は、第ｉゲート線ＧＬｉに接続された制御端子と、第ｊデータ線ＤＬｊに接続された入力端子と、第１液晶キャパシタＣｌｃ１および第１ストレージキャパシタＣｓｔ１に接続された出力端子とを含む。また、第１スイッチング素子Ｔ１の出力端子は第２ストレージキャパシタＣｓｔ２と接続され、さらに第１電荷分配キャパシタＣａを介して第２液晶キャパシタＣｌｃ２と接続される。第２スイッチング素子Ｔ２は、第ｉゲート線ＧＬｉに接続された制御端子と、第２電荷分配キャパシタＣｂを介して第１スイッチング素子Ｔ１の出力端子と接続された出力端子と、ストレージラインＳＬに接続された入力端子とを含む。具体的には、第２スイッチング素子Ｔ２の入力端子は、ストレージラインＳＬに直接接続される。第３スイッチング素子Ｔ３は、第ｉ＋１ゲート線ＧＬｉ＋１に接続された制御端子と、第１電荷分配キャパシタＣａと第２液晶キャパシタＣｌｃ２との間に接続された入力端子と、第２スイッチング素子Ｔ２の出力端子と接続された出力端子とを含む。したがって、第３スイッチング素子Ｔ３の出力端子は、第２電荷分配キャパシタＣｂを介して第１スイッチング素子Ｔ１の出力端子と接続される。
【００３９】
このような構造の下部表示板を構成する各画素には、第１スイッチング素子Ｔ１の出力端子に接続された第１サブ画素電極（図示せず）、および第１電荷分配キャパシタＣａを介して第１スイッチング素子Ｔ１の出力端子に接続された第２サブ画素電極（図示せず）を有する画素電極が形成される。そして下部表示板に対向する上部表示板（図示せず）には共通電極（図示せず）が形成される。
【００４０】
第１液晶キャパシタＣｌｃ１は、第１スイッチング素子Ｔ１に接続された第１サブ画素電極、共通電極およびこれらの間に介在した液晶物質を含む。第１ストレージキャパシタＣｓｔ１は、第１サブ画素電極、下部表示板に形成されたストレージラインＳＬおよびこれらの間に介在した誘電物質を含む。
【００４１】
第２液晶キャパシタＣｌｃ２は、第１電荷分配キャパシタＣａを介して第１スイッチング素子Ｔ１に接続された第２サブ画素電極、共通電極およびこれらの間に介在された液晶物質を含む。第２ストレージキャパシタＣｓｔ２は、第１スイッチング素子Ｔ１の出力端子、下部表示板に形成されたストレージラインＳＬおよびこれらの間に介在した誘電物質を含む。
【００４２】
第１電荷分配キャパシタＣａは、第１スイッチング素子Ｔ１の出力端子、第２サブ画素電極およびこれらの間に介在された誘電物質を含む。第２電荷分配キャパシタＣｂは、第１スイッチング素子Ｔ１の出力端子、第２スイッチング素子Ｔ２の出力端子およびこれらの間に介在した誘電物質を含む。第１電荷分配キャパシタＣａは、第ｊデータ線ＤＬｊから第１スイッチング素子Ｔ１を通じて画素電圧が印加される場合、第１液晶キャパシタＣｌｃ１と第２液晶キャパシタＣｌｃ２とに各々充電される画素電圧の間に差を与える役割をする。また、第１電荷分配キャパシタＣａ、第２電荷分配キャパシタＣｂおよび第２スイッチング素子Ｔ２は、第２液晶キャパシタＣｌｃ２に充電される画素電圧を低くして、第１液晶キャパシタＣｌｃ１に充電される画素電圧を高くする役割をする。
【００４３】
第１ストレージキャパシタＣｓｔ１および第２ストレージキャパシタＣｓｔ２は、各々第１液晶キャパシタＣｌｃ１および第２液晶キャパシタＣｌｃ２に充電された画素電圧を維持する役割をする。固定電圧、例えば共通電圧Ｖｃｏｍは、ストレージラインＳＬに印加されてもよい。
【００４４】
第ｉゲート線ＧＬｉにゲートオン電圧（Ｖｏｎ）が印加されるとき、第１スイッチング素子Ｔ１を通じて、第ｉ行（ｒｏｗ）に位置する第１サブ画素電極および第２サブ画素電極にデータ電圧が伝達される。ここで、第１スイッチング素子Ｔ１と直接接続する第１サブ画素電極には、第１電荷分配キャパシタＣａを介して第１スイッチング素子Ｔ１と接続する第２サブ画素電極より高いデータ電圧が充電される。すなわち、第１液晶キャパシタＣｌｃ１には第２液晶キャパシタＣｌｃ２より高いデータ電圧が充電される。このように第１液晶キャパシタＣｌｃ１および第２液晶キャパシタＣｌｃ２に充電されたデータ電圧を画素電圧という。
【００４５】
第１電荷分配キャパシタＣａにはデータ電圧よりも小さい電圧が充電される。
【００４６】
また第ｉゲート線ＧＬｉにゲートオン電圧（Ｖｏｎ）が印加されると、第２スイッチング素子Ｔ２がオンして第２スイッチング素子Ｔ２の出力端子に共通電圧Ｖｃｏｍが伝達される。したがって、第２電荷分配キャパシタＣｂにはデータ電圧と共通電圧Ｖｃｏｍとの差に該当する電圧が充電される。以下、説明の便宜のために共通電圧Ｖｃｏｍを０Ｖと仮定する。
【００４７】
続いて第ｉゲート線ＧＬｉにゲートオフ電圧（Ｖｏｆｆ）が印加されると、第１サブ画素ＳＰ１と第２サブ画素ＳＰ２とは第ｊデータ線ＤＬｊから電気的に分離される。すなわち、異なる電圧を充電された第１画素電極及び第２画素電極は、ゲートオフ電圧Ｖｏｆｆに応答して第ｊデータ線ＤＬｊから電気的にフローティング（ｆｌｏａｔｉｎｇ）な状態を維持する。
【００４８】
第ｉ＋１ゲート線ＧＬｉ＋１にゲートオン電圧（Ｖｏｎ）が印加されると、第ｉ＋１ゲート線ＧＬｉ＋１に接続された第１スイッチング素子（図示せず）を通じて、第ｉ＋１行に位置した画素の一対のサブ画素電極（第１及び第２サブ画素電極）に各々データ電圧が伝達される。
【００４９】
また、第ｉ＋１ゲート線ＧＬｉ＋１にゲートオン電圧（Ｖｏｎ）が印加されると、第３スイッチング素子Ｔ３がオンする。すると、第２スイッチング素子Ｔ２の出力端子と第ｉ行の画素に位置する第２サブ画素電極とが電気的に接続され、第１電荷分配キャパシタＣａと第２電荷分配キャパシタＣｂとが並列に接続される。先立って第ｉゲート線ＧＬｉにゲートオン電圧（Ｖｏｎ）が印加されたているため、第１電荷分配キャパシタＣａにはデータ電圧よりも高い電圧がすでに充電されて、第２電荷分配キャパシタＣｂにはデータ電圧よりも低い電圧すでにが充電されている。したがって、第２電荷分配キャパシタＣｂに影響を受けて第１電荷分配キャパシタＣａの両端にかかる電圧差が増加するようになり、結果的に第１サブ画素電極および第２サブ画素電極に各々保存されたデータ電圧の差がより大きくなる。すなわち、第１サブ画素電極における電圧は高くなり、第２サブ画素電極における電圧は低くなる。
【００５０】
以下、電荷保存則を利用して、第１サブ画素電極と第２サブ画素電極との画素電圧を図２を参照して具体的に詳述する。ここで、第１ノードＮ１は第１スイッチング素子Ｔ１の出力端子と第１液晶キャパシタＣｌｃ１との間のノードをいい、第２ノードＮ２は第１電荷分配キャパシタＣａと第２液晶キャパシタＣｌｃ２との間のノードをいい、第３ノードＮ３は第２スイッチング素子Ｔ２の出力端子と第２電荷分配キャパシタＣｂとの間のノードをいう。また、第２ノードＮ２は第１電荷分配キャパシタＣａと第３スイッチング素子Ｔ３の入力端子との間のノードをいってもよく、第３ノードＮ３は第２スイッチング素子Ｔ２の出力端子と第３スイッチング素子Ｔ３の出力端子との間のノードをいってもよい。
【００５１】
以下、説明の便宜のためにストレージラインＳＬに印加される共通電圧Ｖｃｏｍを０Ｖと仮定し、第ｊデータ線ＤＬｊを通じて印加されるデータ電圧Ｖｄを共通電圧に対する相対的な電圧とする。また、第１ストレージキャパシタＣｓｔ１および第２ストレージキャパシタＣｓｔ２がない場合を例にあげて説明する。ここでは、第１液晶キャパシタＣｌｃ１のキャパシタンスをＣｈといい、第２液晶キャパシタＣｌｃ２のキャパシタンスをＣｌといい、第１電荷分配キャパシタＣａのキャパシタンスをＣｍといい、第２電荷分配キャパシタＣｂのキャパシタンスをＣｎという。
【００５２】
第ｉゲート線ＧＬｉにゲートオン電圧（Ｖｏｎ）が印加されると、第１スイッチング素子Ｔ１がオンし、第１ノードＮ１にデータ電圧Ｖｄが印加される。また第２スイッチング素子Ｔ２がオンし、第３ノードＮ３に共通電圧Ｖｃｏｍが印加される。したがって、第１ノードＮ１での電圧はＶｄとなり、第３ノードＮ３での電圧は０となる。また、第２ノードＮ２での電圧は電圧分配法則（ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ  ｒｕｌｅ）によって次式を満たす。
【数１】
0005341537.tif 000002
【００５３】
このとき、第１液晶キャパシタＣｌｃ１の電荷量Ｑｈと、第２液晶キャパシタＣｌｃ２の電荷量Ｑｌと、第１電荷分配キャパシタＣａの電荷量Ｑｍと、第２電荷分配キャパシタＣｂの電荷量Ｑｎとは次のとおりである。
【数２】
0005341537.tif 000003
（１）
【００５４】
続いて第ｉゲート線ＧＬｉにゲートオフ電圧（Ｖｏｆｆ）が印加されて第ｉ＋１ゲート線ＧＬｉ＋１にゲートオン電圧（Ｖｏｎ）が印加されると、第１スイッチング素子Ｔ１および第２スイッチング素子Ｔ２はオフして、第３スイッチング素子Ｔ３がオンする。
【００５５】
このとき、第１ノードＮ１、第２ノードＮ２および第３ノードＮ３での各電圧をＶ１、Ｖ２およびＶ３（＝Ｖ２）とすると、第１液晶キャパシタＣｌｃ１の電荷量Ｑｈ'と、第２液晶キャパシタＣｌｃ２の電荷量Ｑｌ'と、第１電荷分配キャパシタＣａの電荷量Ｑｍ'と、第２電荷分配キャパシタＣｂの電荷量Ｑｎ'とは次のとおりである。
【数３】
0005341537.tif 000004
（２）
【００５６】
第１ノードＮ１に接続されたキャパシタの総電荷量は保存されるため次の関係式が成立する。
【数４】
0005341537.tif 000005
（３）
【００５７】
第２ノードＮ２に接続されたキャパシタの総電荷量は保存されるため次の関係式が成立する。
【数５】
0005341537.tif 000006
（４）
【００５８】
式（１）ないし式（４）の関係を整理すると、次のように第１ノードＮ１および第２ノードＮ２での電圧Ｖ１およびＶ２を得ることができる。
【数６】
0005341537.tif 000007
（５）
【００５９】
ただし、Ｐ＝Ｃｌ・Ｃｈ＋（Ｃｌ＋Ｃｌ）（Ｃｍ＋Ｃｎ）
【００６０】
ここで、Ｖ１はＶｄより大きい値を有し、Ｃｈ・Ｃｎ＜Ｐであり、Ｃｍ＜（Ｃｌ＋Ｃｍ）であるため、Ｖ２はＶｄより小さい値を有する。
【００６１】
データ電圧Ｖｄが共通電圧Ｖｃｏｍより大きい正の電圧の場合、第１サブ画素ＳＰ１の画素電圧Ｖ１はデータ電圧Ｖｄより高くなり、第２サブ画素ＳＰ２の画素電圧Ｖ２はデータ電圧Ｖｄより低くなる。データ電圧Ｖｄが共通電圧Ｖｃｏｍより小さい負の電圧の場合は、データ電圧Ｖｄが共通電圧Ｖｃｏｍより大きい正の電圧の場合と反対になる。したがって、第１サブ画素ＳＰ１の画素電圧Ｖ１の絶対値が第２サブ画素ＳＰ２の画素電圧Ｖ２の絶対値より常に大きくなる。
【００６２】
このように、一つの画素内に位置する第１サブ画素ＳＰ１および第２サブ画素ＳＰ２の画素電圧Ｖ１、Ｖ２が互いに異なる値を有する場合、液晶表示装置の側面視認性を向上させることができる。すなわち、一つの映像データから得られた互いに異なるガンマ曲線を有する一対の階調電圧の集合が第１サブ画素ＳＰ１および第２サブ画素ＳＰ２に保存され、第１サブ画素ＳＰ１および第２サブ画素ＳＰ２から成る一つの画素のガンマ曲線は第１サブ画素ＳＰ１および第２サブ画素ＳＰ２にそれぞれ保存されたガンマ曲線を合成したガンマ曲線となる。一対の階調電圧の集合を決定するときには、正面での合成ガンマ曲線が正面での基準ガンマ曲線に近くなるようにし、側面での合成ガンマ曲線が正面での基準ガンマ曲線と最も近くなるようにすることによって、液晶表示装置の側面視認性を向上させることができる。
【００６３】
さらに、一つのスイッチング素子、すなわち第１スイッチング素子Ｔ１を利用して、第１サブ画素ＳＰ１および第２サブ画素ＳＰ２にデータ電圧を提供するため、サブ画素ごとに個別にスイッチング素子を使用する場合よりも液晶パネルアセンブリの構造が単純化されて、液晶表示装置の開口率を高めることができる。
【００６４】
図３は、データ線を通して印加されるデータ電圧に対して第１サブ画素電極の画素電圧及び第２サブ画素電極の画素電圧の変化を示したグラフである。本グラフは、Ｃｈ：Ｃｌ：Ｃｍ：Ｃｎ＝５：４：１０：５０である場合を例にあげて画素電圧を計算したグラフである。
【００６５】
図３に図示したように、例えば５Ｖのデータ電圧を印加する場合、第１サブ画素電極の画素電圧は７Ｖとなり、データ電圧よりも２Ｖ上昇し、第２サブ画素電極の画素電圧は３Ｖとなり、データ電圧よりも２Ｖ下降することが分かる。したがって、第１サブ画素電極の画素電圧と第２サブ画素電極の画素電圧との間の十分な電圧差を確保することができる。
【００６６】
第１液晶キャパシタＣｌｃ１のキャパシタンスＣｈ及び第２液晶キャパシタＣｌｃ２のキャパシタンスＣｌは同一ないし類似の値を有するように設定し、第１電荷分配キャパシタＣａのキャパシタンスＣｍと第２電荷分配キャパシタＣｂのキャパシタンスＣｎを適切に調節することによって、第１および第２サブ画素電極の画素電圧を調節してもよい。前記Ｃｈ、Ｃｌ、Ｃｍ、Ｃｎの比例式においてＣｎが２０ないし５０の値を有する場合、第１および第２サブ画素電極の間に十分な電圧差を確保することができ、液晶表示装置の側面視認性が向上する。
【００６７】
例えば、第１電荷分配キャパシタＣａのキャパシタンスＣｍと第２電荷分配キャパシタＣｂのキャパシタンスＣｎとがＣｍ：Ｃｎ＝１：２ないし１：５である場合、第１サブ画素電極の画素電圧と第２サブ画素電極の画素電圧との間に十分な電圧差を確保することができ、液晶表示装置の側面視認性を効果的に向上させることができる。
【００６８】
また、第２液晶キャパシタＣｌｃ２のキャパシタンスＣｌ、第１電荷分配キャパシタＣａのキャパシタンスＣｍおよび第２電荷分配キャパシタＣｂのキャパシタンスＣｎにおいて、（Ｃｍ＋Ｃｌ）：Ｃｎ＝１：１ないし１：４である場合、第１サブ画素電極の画素電圧と第２サブ画素電極の画素電圧との間に十分な電圧差を確保することができ、液晶表示装置の側面視認性を効果的に向上させることができる。
【００６９】
以下、図４を参照して、本発明の第２実施形態による液晶表示装置を説明する。ここで、図４は本発明の第２実施形態による液晶表示装置の一つの画素を示す回路図である。説明の便宜上、第１実施形態の図面（図１ないし図３）に示した各部材と同一機能を有する部材は同一符号で示し、その説明は省略する。以下、差異点を中心に説明する。
【００７０】
図４を参照すれば、第２スイッチング素子Ｔ２は第ｉゲート線ＧＬｉに接続された制御端子と、第２電荷分配キャパシタＣｂを介して第１スイッチング素子Ｔ１の出力端子と接続された出力端子と、ストレージラインＳＬに接続された入力端子とを含む。さらに具体的には、第２スイッチング素子Ｔ２の入力端子は補助キャパシタＣ３を介してストレージラインＳＬと接続される。液晶表示装置の製造工程において、第２スイッチング素子Ｔ２の入力端子とストレージラインＳＬとが互いに異なる層に形成されてこれらが直接接続しにくいとき、第２スイッチング素子Ｔ２の入力端子とストレージラインＳＬとは前記補助キャパシタＣ３を利用して接続されてもよい。
【００７１】
本実施形態においても実施形態１と同様に、第１電荷分配キャパシタＣａおよび第２電荷分配キャパシタＣｂによって第１サブ画素ＳＰ１の画素電圧Ｖ１および第２サブ画素ＳＰ２の画素電圧Ｖ２が互いに異なる値を有する場合、液晶表示装置の側面視認性を向上させることができる。
【００７２】
以上、図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得ることを理解できるであろう。したがって以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないものとして理解しなければならない。
【産業上の利用可能性】
【００７３】
本発明は側面視認性を高めつつ、輝度減少を防止できる液晶表示装置に適用され得る。
【符号の説明】
【００７４】
３００    液晶パネルアッセンブリ
４００    ゲート駆動部
５００    データ駆動部
６００    信号制御部
８００    階調電圧生成部
ＤＬｊ    データ線
ＧＬｉ、ＧＬｉ＋１    ゲート線
ＳＬ    ストレージライン
ＳＰ１    第１副画素
ＳＰ２    第２副画素
Ｔ１    第１スイッチング素子
Ｔ２    第２スイッチング素子
Ｔ３    第３スイッチング素子
【図１】
0005341537.tif 000008
【図２】
0005341537.tif 000009
【図３】
0005341537.tif 000010
【図４】
0005341537.tif 000011