(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリ装置の製造方法であって、
基板の各々の領域の上に、フィールド酸化膜及びゲート酸化膜を形成する工程と、
前記フィールド酸化膜及びゲート酸化膜の上に、第１の導電層を形成する工程と、
前記第１の導電層をパターニングし、このパターニングによって、前記フィールド酸化膜によって互いに他から分離されている領域を形成する工程と、
選択ゲートトランジスタ領域及びメモリセル領域の中に、第１の絶縁層を形成する工程と、
前記第１の絶縁層の上に、ポリシリコン層を形成する工程と、
前記ポリシリコン層を形成した後、前記装置を不活性ガス中に曝して前記ポリシリコン層の酸化を防止することにより、前記ポリシリコン層と後工程で上部に形成される層との接着力の低下を防ぐ工程と、
前記ポリシリコン層の上に、タングステン層を形成する工程と、
アニール処理を行い、前記タングステン層と前記ポリシリコン層を反応させてタングステンシリサイド層を形成する工程と、
前記タングステンシリサイド層と前記第１の絶縁層をパターニングすることにより、該メモリセル領域の中に、ワード線の範囲を定める工程であって、それによって、コントロールゲート領域を形成すると共に、前記メモリセル領域及び前記選択ゲートトランジスタ領域内のソース／ドレイン領域に対応する領域の前記第１の導電層を露出させ、さらに、前記選択ゲートトランジスタ領域内のゲート構造に対応する領域の前記第１の導電層を露出させる工程と、
前記メモリセル領域及び前記選択ゲートトランジスタ領域におけるソース／ドレイン領域の前記第１の導電層を除去し、前記選択ゲートトランジスタ領域内の前記ゲート構造に対応する領域においては、前記ゲート構造の範囲を定めるために前記第１の導電層を残す工程と、
前記メモリセル領域の前記ワード線に隣接する前記ソース／ドレイン領域と、前記選択ゲートトランジスタ領域の前記ゲート構造に隣接する前記ソース／ドレイン領域の前記基板に、ソースとドレインの領域を形成する工程と、
前記選択ゲートトランジスタ領域および前記メモリセル領域両方の上に、第２の絶縁層を形成する工程と、
前記選択ゲートトランジスタ領域において、前記第２の絶縁層中に前記ゲート構造まで到達する第１のコンタクト開口部と、前記第２の絶縁層中に前記タングステンシリサイド層まで到達する第２のコンタクト開口部とを形成する工程とを有するＮＡＮＤ型フラッシュメモリ装置の製造方法。
【請求項２】
前記第１の導電層を形成する工程が、多結晶シリコン層を成長させる工程および前記多結晶シリコン層に不純物イオンをドーピングする工程とを含むことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ装置の製造方法。
【請求項３】
前記第１の絶縁層を形成する工程が、第１の酸化物層を成長させる工程と、
前記第１の酸化物層の上に窒化物層を成長させる工程と、
前記窒化物層の上に第２の酸化物層を成長させる工程とを含むことを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ装置の製造方法。
【請求項４】
前記ポリシリコン層を形成する工程が、さらに、前記ポリシリコン層に不純物イオンをドーピングする工程を含むことを特徴とする請求項１乃至３のいずれか１項に記載のＮＡＮＤ型フラッシュメモリ装置の製造方法。
【請求項５】
前記ワード線の範囲を定める工程が、前記タングステンシリサイド層および、前記第１の絶縁層を、前記互いに他から分離されている領域を横断する方向に選択的にエッチングする工程を含み、
ここで、エッチングされた前記タングステンシリサイド層が、スタックトゲートフラッシュメモリセルのためのコントロールゲート領域を形成することを特徴とする請求項１乃至４のいずれか１項に記載のＮＡＮＤ型フラッシュメモリ装置の製造方法。
【請求項６】
前記第２の絶縁層を形成する工程が、酸化物を基礎にした絶縁性の物質を成長させる工程と、
前記第２の絶縁層の上方部を実質的に平坦にするために化学機械研磨を行う工程とを含み、
ここで、該研磨の後、前記第２の絶縁層の厚さが約１０,０００オングストロームになることを特徴とする請求項１乃至５のいずれか１項に記載のＮＡＮＤ型フラッシュメモリ装置の製造方法。
【請求項７】
前記酸化物を基礎にした絶縁性の物質を成長させる工程が、炉中で高温酸化物（ＨＴＯ）を成長させる工程と、
前記ＨＴＯの上に、別の酸化物層を、プラズマ励起化学気相成長法により、成長させる工程とを含むことを特徴とする請求項６に記載のＮＡＮＤ型フラッシュメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】    （技術分野）
本発明は、集積回路に一般的に関わり、特に、フラッシュメモリの製造方法に関わり、フラッシュメモリ素子中のスタックトゲート構造から、ポリキャップ層を除去することによって、ポリ１パンチスルーを本質的に防止し、メモリセルの信頼性並びに製造容易性を向上する方法に関わる。
【０００２】  これにより、ポリ１およびポリ２へコンタクトを形成する際、多大なオーバーエッチングをする必要がなくなり、ポリ１の高いコンタクト抵抗の発生および基板まで到達するパンチスルーの発生を共に防止することができる。
【０００３】    （背景技術）
ＥＰ−Ａ−０６６３６９５には、付属の請求項１のプリアンプルに記載された工程を有するＮＡＮＤ型ＥＥＰＲＯＭの製造方法が開示されている。
ＵＳ−Ａ−５６０７８７３には、多層半導体構造の中でコンタクト開口部を形成する方法を開示されている。この方法は、半導体素子の最上部の導電性構造の上に形成される絶縁性物質の厚さを変更すること、および当該最上部の導電性構造への開口部の形成を１番目の金属層形成の最中ではなく、２番目の金属層製造の最中に行うことを含んでいる。この方法は、コンタクト開口部形成の際に起こるオーバーエッチングを少なくすることができる。
ＥＰ−Ａ−０６５５７７５には、金属サリサイドに対して高い選択性をもつ、シリコン酸化化合物のドライエッチング方法が開示されており、ＣＨＦ3 、Ｎ2 および高流量のＨｅから成るプラズマガスを採用している。
ＵＳ−Ａ−５６７９９７０には、フローティングゲートをコントロールゲートに対してセルフアライン的に、ＨＢｒ／Ｃｌ2 混合物を用いて、エッチングする工程を含んだ、トリプルゲートフラッシュ型ＥＥＰＲＯＭの製造方法が開示されている。
ＵＳ−Ａ−５３２６９９９には、第２番目の導電層が形成されている不揮発性半導体メモリ装置が開示されている。この第２番目の導電層は、ポリシリコン層として用意され、その中に、タングステンシリサイド層が形成されることにより、導電性のポリサイド層が形成されている。
半導体素子は、典型的には、ひとつの基板上もしくは基板中に、複数個の個別の回路要素を含んでいる。このような素子は、しばしば、高密度の区域と低密度の区域から成っている。従来技術図１に示されているように、例えばフラッシュメモリ１０のようなメモリ素子は、１個または複数個の高密度のコア領域１２と、１つの低密度の周辺部分１４が、１つの基板１６の上に構成されている。
【０００４】  該高密度コア領域１２は、典型的には、個別にアドレシングすることが可能な実質的に同等なメモリセルから成るＭｘＮアレイ少なくとも１個から構成される。また、該低密度周辺部分１４は、典型的には、入力／出力（Ｉ／Ｏ）回路と、個別のセルに選択的にアドレシングを行うための回路（例えば、選択されたセルのソース、ゲートおよびドレインを、予め定められた電圧もしくはインピーダンスに接続し、当該セルに指示された動作、例えばプログラミング、読み出し、消去などを実行するデコーダーの回路の如きもの）とを含んでいる。
【０００５】  コア部分１２の中のメモリセル（複数）は、従来技術図２に示されているように、ある回路形式、例えばＮＡＮＤ形式になるように結合される。各メモリセル２０は、ドレイン２２、ソース２４およびスタックトゲート２６を、それぞれ１個ずつ持っている。各スタックトゲート２６は、ある１本のワード線（ＷＬ１、ＷＬ２、・・・、ＷＬ８）に結合され、他方、ドレイン２２（複数）とソース２４（複数）は、２個の選択ゲートトランジスタ２７（ＳＧ１およびＳＧ２のそれぞれ）を通じて、ある１本のビット線ＢＬを形成するように直列に結合される。
【０００６】  メモリセル２０の各々には、プログラミング、読み出し、または消去などの諸機能遂行のために、周辺のデコーダーおよび制御回路を使って、アドレシングを行うことが可能になっている。
従来技術図３は、従来技術図１および２におけるコア領域１２の中の、ある典型的なメモリセル２０と選択ゲートトランジスタ２７の部分断面図を表している。
【０００７】  メモリセル２０は、典型的には、基板３０の中に存在するドレイン２２、ソース２４およびチャネル２８と、該チャネル２８の上に重なって存在するスタックトゲート構造２６とを含んでいる。該スタックトゲート２６は、さらに、該基板３０の表面上に形成された薄いゲート誘電体層３２（通常、トンネル酸化膜と呼ばれて引用される）を含んでいる。
【０００８】  該スタックトゲート２６は、上記のものに加えて、トンネル酸化膜３２の上に重なって存在するポリシリコンのフローティングゲート３４と、該フローティングゲート３４の上に重なって存在するポリ間誘電体層３６とを含んでいる。該ポリ間誘電体層３６は、しばしば、複数の層からなる絶縁体であり、例えば、二つの酸化物層３６a と３６ｂが、窒化物層３６ｃをサンドイッチ状に間に挟んだ酸化物−室化物−酸化物（ONO ）層のようなものである。最後に、最上部の領域３８が、該ポリ間誘電体層３６の上に重なって存在している。
【０００９】  該最上部の領域３８は、ポリシリコンで形成されたコントロールゲート層４０、該コントロールゲート層４０の上に重なって存在するタングステンシリサイド層（WSi ｘ）４２、および、主に、ポリシリコンで形成されたポリキャップ層４４を含んでいる。
【０００１０】  コントロールゲート４０は、下に充分詳細に記述されているように、セル２０に、メモリ機能を与える。他方、タングステンシリサイド層４２は、当業者の間で周知のことであるが、低い抵抗のコンタクトを提供する。ポリキャップ層４４は、タングステンシリサイド層に重なって存在し、該シリサイド層が、剥離したりひび割れしたりすることを防止する。
【００１１】  セル２０（複数）各々の最上部の領域３８は、横方向の行（縦方向の列に対応して）をなすように形成されており、当該セル行に関係づけられた１本の共通のワード線（WL）を共有している。セル２０のチャネル２８は、スタックトゲート構造２６によってチャネル２８の内部に発生させられる電界に応じてソース２４とドレイン２２の間を流れる電流を導通する。
【００１２】  選択ゲートトランジスタ２７は、第１のポリシリコン層３４と第２のポリシリコン層４０を短絡させて、その結果、ただ１個のゲートを持つ型の構造に作られている点を除けば、メモリセルと同様のスタックトゲート構造を持っている。
選択ゲートトランジスタ２７は、伝統的なMOS トランジスタの原理に従って動作し、かつ、従来技術図２のSG1 が、特定のビット線の選択性を保証しており、他方、SG2 が、プログラミング動作時に、セルが電流を通過させることを防止している。
【００１３】  フラッシュメモリセル２０は、慣習的な動作について言えば、以下に記述するような様式で動作する。セル２０は、ドレイン２２近傍のチャネル２８中で”ホット”（高エネルギ）エレクトロンを発生させることを目的とする電圧印加、すなわち、コントロールゲート３８への比較的高い電圧VG（例えば、約１２ボルト）の印加とドレイン２２への中間的な高電圧VD（例えば、約９ボルト）の印加とによって、プログラミングされる。
【００１４】  該ホットエレクトロンは、トンネル酸化膜３２を横切って加速し、フローティングゲート３４の中に入り込み、フローティングゲート３４の中に閉じ込められる。閉じ込められるのは、該フローティングゲート３４が、周囲を絶縁物（ポリ間誘電体３６およびトンネル酸化膜３２）によって囲まれているからである。
当該の閉じ込められた電子の影響により、セル２０の閾値電圧は、約３乃至５ボルト程高くなる。閉じ込められた電子によって生ずるセル２０の閾値電圧（従ってチャネルコンダクタンス）の、上述のような変化こそ、セルがプログラムされるという事実をもたらすのである。
【００１５】  メモリセル２０を読み出すためには、プログラムされていないセルの閾値電圧よりは高く、しかし、プログラムされているセルの閾値電圧よりは低いように、予め定められた電圧VGが、コントロールゲート４０に印加される。仮にセル２０が導通状態にあるとすれば、そのときは、該セル２０はプログラムされていない状態にある（それ故、該セル２０は１番目の論理状態、例えばゼロ”０”の状態にある）。同様に、仮にセル２０が非導通状態にあるとすれば、そのときは、該セル２０はプログラムされている状態にある（従って、該セル２０は２番目の論理状態、例えばワン”１”の状態にある）。結果として、セル２０がプログラムされているか否かを判定（従って、セル２０の論理状態を特定）するために、各セル２０を読み出すことが可能である。
【００１６】  フラッシュメモリセル２０を消去するためには、ソース２４には比較的高い電圧VS（例えば、約１２ボルト）が印加され、かつ、コントロールゲート４０は接地電位（VG＝０）に保持され、他方、ドレイン２４は浮遊状態に放置される。上記の状態おいて、フローティングゲート３４とソース領域２２に挟まれたトンネル酸化膜３２を横切って強い電界が発生する。
【００１７】  フローティングゲート３４の中に閉じ込められていた電子は、該フローティングゲート３４のソース領域２２と重なっている部分に向って流れて行ってそこに密集するが、ファウラー・ノルドハイム型のトンネル効果によって、フローティングゲート３４からトンネル酸化膜を通過してソース領域２２の中へ引き抜かれていく。而して、フローティングゲート３４から電子が取り除かれて、セル２０が、消去されるのである。
【００１８】  従来技術図２に示された回路形式と従来技術図３に示された構造を持つコア部分１２を加工する工程で、従来技術図４a と４ｂに示されているように、ポリ１およびポリ２のコンタクトの形成に関連して、時々、問題が起こる。ポリ１コンタクトは、選択ゲートトランジスタ２７のポリシリコンゲート３４（ここで、ポリ１はポリシリコンの第１番目の層）に対して作られるコンタクトであり、ポリ２コンタクトは、メモリセル各々の最上部の領域３８のタングステンシリサイド層に対して作られるコンタクトである。
【００１９】  次に、導電層が、該ポリ１およびポリ２コンタクト領域の上に形成され、従来技術図３に示されているように、第１のポリシリコン層と第２のポリシリコン層を短絡する。
従来技術図４a に示されているように、選択ゲートトランジスタ２７が形成された後に、酸化物を基礎にした層間誘電体層４６が、コア部分１２の上に形成される。該層間誘電体層４６は、個々別々のワード線および選択ゲートトランジスタ２７を、それらの上に後に形成されて当該メモリ素子中の様々な回路要素間を選択的に相互接続するために用いられる導電層から電気的に分離する。
【００２０】層間誘電体層４６が形成された後、該層間誘電体層４６を約１０，０００オングストロームの均一な厚さまで研磨するために、化学機械研磨（CMP ）が実施される。その後、層間誘電体層４６の中にコンタクトの開口部を決めるために、フォトレジストマスク（図示せず）が成膜されパターン形成される。
【００２１】  続いて、コンタクトエッチの工程ステップが遂行され、コンタクト開口部４８（ポリ２コンタクト）が、層間誘電体層４６およびポリキャップ層４４の中をタングステンシリサイド層４２に到達するまで、コンタクト開口部５０（ポリ１コンタクト）が、層間誘電体層４６の中を選択ゲートトランジスタ２７のポリシリコンゲート３４に到達するまで、両方同時に作り出される。
【００２２】  ポリ１コンタクト開口部５０に対する多大なオーバーエッチングが、該コンタクトエッチングが持つ酸化物対ポリシリコンの高い選択性に起因して、生ずる。
それ故に、ポリ２コンタクト開口部４８の内部で、ポリキャップ層４４が、先ず、最初に（ポリ１コンタクト開口部５０の内部でポリシリコン層３４が到達される以前に）到達されるにもかかわらず、ポリ２コンタクトのためのエッチング速度が、ポリキャップ層４４が到達されるやいなや、著しく低下する、何故ならば、ポリキャップ層４４はポリシリコンを基礎にした物質であって、ポリシリコンに対するエッチング速度は小さいからである。
【００２３】  従って、ポリ２コンタクトの開口部４８が、掘り下げられてポリキャップ層４４を完全に貫通しタングステンシリサイド層４２に到達する時点までに、ポリ１コンタクト開口部５０は、ポリシリコンゲート３４に到達し終わっていて、従来図４ｂに示されているように、該ポリシリコンゲート３４に対する多大なオーバーエッチングを引き起こしてしまっている。
【００２４】  従来技術によるポリ１コンタクト開口部の上記の多大なオーバーエッチングは、ポリ１コンタクト開口部５０が、掘り下げられ、ポリシリコンゲート３４の厚みを完全に貫通し基板３０に至る場合、パンチスルー問題を潜在させる結果をもたらす。上に記述したようなパンチスルーは、選択ゲートトランジスタ２７を動作不能のものとし、結果的にメモリ素子の機能不良に至る。
【００２５】  あるいは、仮令ポリ１コンタクト開口部５０が、ポリシリコンゲート３４を、完全には貫通しないように掘り下げられているとしても、ポリシリコンのかなりの部分が取り除かれるであろう、そしてそれは、残ったポリ１コンタクトの抵抗値を増大させる。このようなコンタクト抵抗値の増大は、おそらくメモリ素子の特性的不具合や潜在的な信頼性の問題を引き起こす。そして、高くなったコンタクト抵抗は、熱的加熱を引き起こし得るし、それがさらにコンタクトの抵抗値を増加させて、最終的には素子の故障に至る。
【００２６】  従って、ポリ１コンタクトとポリ２コンタクトを有するメモリ素子を、ポリ１コンタクトに関わる多大なオーバーエッチングなしで、形成するための技術を求める強い要求が存在している。
【００２７】    （発明の開示）
本発明は、ポリ１およびポリ２へのコンタクトの開口部を確実に形成するために、必要なポリ１コンタクトのオーバーエッチングの量を減らして、ポリ１コンタクトにおけるパンチスルーを無きものとし、かつ、それに加えて、ポリ１のコンタクト抵抗が高くなるのを実質的に防止するようにして、フラッシュメモリ装置を製造する製造方法を具体化するものである。
【００２８】  本発明のひとつの側面に拠れば、ポリ２コンタクトの開口部が定義されているスタックトゲート構造から、ポリキャップ層を取り除くことにより、ポリ１コンタクト開口部には多大なオーバーエッチングがかからなくなる。結果として、ポリ１開口部とポリ２開口部を確実に形成するために必要なエッチング量が、ほぼ等量になっている。ポリ１コンタクト開口部に多大なオーバーエッチングがかからなくなることによって、ポリ１パンチスルーを起こす可能性がなくなり、かつ、ポリ１コンタクトの抵抗値は本質的に低減し、それらが、メモリ素子の信頼性向上に寄与する。
【００２９】  上記に関連する目的を達成するため、本発明は、このあと充分に記述され、かつ、とりわけて特許請求の範囲の中で示される特徴を有する。以下の記述と付属の図面により、本発明の詳細な実施の形態が述べられる。これらの記載されている実施の形態は、発明の原理を実行するさまざまな方法の内のごく少数の例を示しているものにすぎない。本発明の、他の目的、効果及び新規な発明の特徴は、以下に続く本発明の実施の形態の詳細な記述が、図面と関連をつけて考慮されて、明らかになる。
【００３０】    （発明を実施するための最良の形態）
これから、本発明を、いくつかの図面を参照しながら説明するが、すべての参照図面を通して、類似の要素を参照するときには、類似の参照番号が用いられている。本発明のひとつの実施の形態は、ポリ１コンタクト開口部のオーバーエッチングを減少させることによって、ポリ１コンタクトのパンチスルーをなくし、かつ、ポリ１コンタクトの抵抗値を本質的に低減する方法を含む。
【００３１】  本発明のひとつの模範的な実施の形態においては、あるNAND型フラッシュメモリ素子は、メモリセル（複数）が直列に結合されたものを複数個有し、かつ、１つ以上のセルが、ポリ２コンタクトの材料（例えば、タングステンシリサイド層）の上にポリキャップ層がない積層ゲート構造を形成している。
複数個の該直列結合されたセルは、１つ以上の選択ゲートトランジスタに結合され、該選択ゲートトランジスタは、個々別々のセルに対する選択、プログラミングもしくは消去のための制御機能（例えば、ビット線の選択など）を遂行する。続いて、ポリ１およびポリ２コンタクトの開口部が、同時に形成される。
【００３２】  このとき、ポリ１コンタクト開口部は選択ゲートトランジスタへのコンタクトのためのものであり、ポリ２コンタクト開口部はある１つのスタックトゲート構造の、第１および第２の導電性の層を短絡させて１つの選択ゲートトランジスタを形成するためのものである。そして、該ポリ１コンタクト開口部並びに該ポリ２コンタクト開口部のコンタクトを開口させるに必要なエッチング時間の両者が、近似的に等しくなっている。その結果、ポリ１コンタクト開口部に対する多大なオーバーエッチングがかからなくなるので、ポリ１パンチスルーが発生しなくなり、ポリ１コンタクトの抵抗値の本質的な低減が実現されている。
【００３３】  本発明の一つの目的である、ポリ１パンチスルーをなくし、かつポリ１コンタクトの抵抗値を低減するようにフラッシュメモリセルを形成する方法を、図５a 〜５lを参照して説明する。図５a 〜５ｌにおいては、スタックトゲートフラッシュメモリセルと選択ゲートトランジスタが形成されていく様子が、部分断面図中に示されている。
【００３４】  これら対応する図面は、図解することを目的にしていて、ある模範的な配列と位置に置かれたスタックトゲートフラッシュメモリセルと選択ゲートトランジスタを説明している。しかし、回路のレイアウトには、多様な代替の形状とオリエンテーションを採用可能なことが理解されるべきであり、かつ、すべてのそのような変種は、本発明の範囲に包含されると見なされることが理解されるべきである。
【００３５】  本発明のひとつの典型的な実施の形態に従った、フラッシュメモリセルとそれに対応する選択ゲートトランジスタの製造方法は、図5a に示されているように、半導体基基板１０２の中に、１つ以上のフィールド酸化膜領域１００を形成することから開始する。通常、該フィールド酸化膜領域１００を、例えば、熱酸化物（または、”バリヤ酸化物”あるいは”パッド酸化物”とも呼ばれる）の層を、基板１０２の表面に成長させることにより形成する。
【００３６】  しばしば窒化物からなるマスキング層（図示せず）を、該バリヤ酸化物の上に成長させ、基板１０２上のメモリセルがのちに形成される領域１０４を被覆するように、パターンを形成する。
該マスキング層のパターンを形成したあと、約６，５００オングストロームの膜厚のフィールド酸化膜１００を、先の熱酸化膜が露出している領域に、例えば、局部的シリコン酸化法（”LOCOS ”）により成長させる。
【００３７】  該フィールド酸化膜領域１００は、メモリセルがのちに形成される個々別々の活性領域１０４相互の間を、電気的に絶縁することになる。フィールド酸化膜領域１００を成長させたあと、図５a に示されているように、該マスキング層と該熱酸化膜を、領域１０４の中の下部に存在する基板１０２が露出されように除去する。
【００３８】  フィールド酸化膜領域１００を形成したあと、薄いトンネル酸化膜層（図示せず）が、領域１０４および領域１０５の中の基板１０２の上に、膜厚が例えば約５０〜１５０オングストロームになるように、ドライ酸化炉中で、熱的成長プロセスを使って成長させる。
【００３９】  該トンネル酸化膜を形成したあと、厚さが約７００オングストロームの第１番目の多結晶シリコンの層１０６（”ポリシリコン”）を、例えば低圧CVD （”LPCVD ”）法を使って、成長させ、かつ、該第１のポリシリコン層の抵抗を低くするために、例えば拡散ドーピング法やイオン注入ドーピング法を使って、ドーピングする。成長した該第１のポリシリコン層１０６は、図５ｂに示されている。（注意：該トンネル酸化膜は、該第１のポリシリコン層１０６の下部に存在しているが、その厚さが他のものに比べて薄いゆえに、また図面簡単化のために、諸図面中には表示していない。）
【００４０】  ポリシリコン層１０６の成長工程とドーピング工程に続いて、図５ｃに示されているように、該層１０６を、領域１０４の中で、１本のワード線（それは未だ定義されていないものであるが）の長さ方向に沿ってメモリセルを（領域１０６ａ および領域１０６b によって）決めるように、エッチングする。
【００４１】  本発明による一つの方法では、ポリシリコン層１０６の該エッチングを、フォトレジスト層を形成し、該フォトレジスト層をパターニングして、フォトレジストマスクを形成することにより行なう。
ポリシリコン層１０６を、当業者が周知である、例えば、HBｒCl2 ガスを用いたプラズマエッチによりエッチングする。該エッチング工程は、フィールド酸化膜領域１００の上の大きなある１つの部分に存在する領域１０８の中のポリシリコンを、除去する。この除去によって、ポリシリコン層１０６は、２つ以上の、フィールド酸化膜領域１００によって互いに他から分離されている領域１０６a および領域１０６b の各々に分離される。
【００４２】  このエッチング工程が、図５ｃに示されている方向”Ａ”に沿った、個々別々のセルを定義するのである。該方向”Ａ”は、ワード線（のちのプロセス工程で形成される）が伸びる方向であり、その方向に、第１のポリシリコン層１０６の領域１０６a および領域１０６ｂの各々が、ある１本のワード線に沿った１つのメモリセルのための、１つの分離されたフローティングゲートを形成する。  該エッチング工程は、また、図５ｃに示されている方向”Ｂ”すなわち該ワード線を横切る方向に、ビット線を定義する。
【００４３】  続いて、多層構造の層間誘電体１１０を、図５d に示されているように、基板１０２の表面の上に形成する。この層１１０は、しばしば、ポリ間誘電体（このあとすぐに示される）と呼ばれる、何故ならば、それが、該第１のポリシリコン層１０６a および１０６ｂ（各フラッシュメモリセルのためのフローティングゲート）と、各セルのコントロールゲートを形成するとともに与えられたワード線に付属するフラッシュセルの各々を該ワード線へつなぐ接続線を形成する第２のポリシリコン層との間にサンドイッチ状に挟まれるからである。
【００４４】  該層間誘電体１１０は好ましくはは酸化物／窒化物／酸化物（”ONO ”とも呼ばれる）で作られた３層の領域であり、約１２０オングストロームの厚さを持つ。該ONO 層１１０は、窒化物が酸化物層２つの間にサンドイッチ状に挟まれている状態の誘電体層を形成する、当業者にとって周知のように、該ONO 層を酸化物、窒化物および酸化物を繰り返して成長させることにより形成する。該ONO 層１１０は、第１のポリシリコン層１０６がエッチングされた領域１０８を含む基板１０２の全表面の上に形成される。
【００４５】  ONO 層を形成したあと、残りの諸層を、図５e に示されているように、各フラッシュメモリセルのためのスタック構造を完成させるため形成する。これらの諸層は、第２のポリシリコン層１１２およびタングステン層１１４（のちに記述される如く、タングステンシリサイドを形成するための層）を含んでいる。
【００４６】  従来技術によるフラッシュメモリ素子とは異なって、素子のメモリセル部分の上に、ポリキャップ層が形成されない。ポリキャップ層が無くても、以下に極めて詳細に記述されるように、第２のポリシリコン層１１２から該タングステンシリサイド層が剥離したり層破壊したりすることを、防止することが可能である。
【００４７】  第２のポリシリコン層１１２は、例えばＬＰ−ＣＶＤ法で成長させ、タングステン層１１４と合同して、各フラッシュメモリセルのためのコントロールゲートを形成する。該第２のポリシリコン層１１２も、第１のポリシリコン層の場合と同様に、その領域の抵抗を低減するために、第１のポリシリコン層に対して行った方法と類似の方法でドーピングする。
【００４８】  該第２のポリシリコン層１１２を形成した直後、該デバイス（ウェハー全体）を、ポリシリコン表面に自然発生する酸化物の形成を防止するために、不活性ガス（例えば、窒素）の雰囲中にいれる。このような不活性ガス浴は、例えば、ウェハーが次のプロセス工程に移るまでの工程間において、ウェハーの輸送および保存機構に使われるウェハーカセットを封じ込めるようなパージボックス（非表示）を用いて、実現可能である。
【００４９】  該パージボックスは、好ましくは、酸素ガスを離脱しないような不活性な材質（例えば、ポリカーボネート）で組み立てられていることが望ましい。不活性ガス（例えば、窒素）は、ウェハーがパージボックス内に置かれている間、該ウェハー（もしくは、複数の該ウェハー）を該ガス中に充分に浴させるような角度を持って、連通管を通して供給される。
【００５０】  このパージボックスは、ポリシリコンとその上に存在するシリサイド（これは、のちの工程で形成される）との間の接着力を弱める作用をもつ第２のポリシリコン層の酸化を防ぐ。
ウェハーをパージボックスから取り出したあと、タングステン層１１４を、例えばスパッタリング法によって形成する。次に、タングステンシリサイド層を、熱的アニールを遂行することで、該タングステン層１１４とその下部に存在するポリシリコン１１２の一部分とが、両層の界面において、タングステンシリサイド層１１８（WSi ｘ）を形成するように反応させて形成する。
【００５１】  該シリサイド層１１８は、フラッシュメモリセルのより良き特性を得るための、いっそう低い抵抗のコンタクトを提供する。上記の方法に代えて、該タングステンシリサイド層１１８を、該第２のポリシリコン層１１２の上に、例えばＬＰ−ＣＶＤ法により、シリサイドとして成長させることも可能である。
【００５２】  メモリスタック構造の第２のポリシリコン層１１２とタングステンシリサイド層１１８を形成したあと、該メモリセル（複数）のためのワード線の複数本が、エッチングによって定義され、これによって、スタック構造が形成される。該エッチングは、図５ｆに示されているように、約８，０００オングストロームのフォトレジストマスク層１２０を、素子表面全体に形成し、次いでその形状が形成される。
【００５３】  これに続く工程において、連続的な多数のエッチングステップが遂行される。残りのワード線１２２a および１２２ｂは、図５ｇに示されているように、スタック構造１２４a および１２４ｂによって決定される（上記のエッチング工程終了後に）。ここに記述された構造においては、ワード線１２２a および１２２b が、第１のポリシリコン層１０６a および１０６ｂのエッチングを横断する方向”A"の方向に、形成されていることに注意してほしい。
【００５４】  第２のポリシリコン層１１２およびタングステンシリサイド層１１８が除去されると、自己整合的なエッチング（”SAE ”）が、ONO 層１１０、および、スタック構造１２４によって覆われていない第１のポリシリコン領域１０６a と１０６ｂを除去するために、メモリセル領域の中で遂行される。該SAE は、２段階のエッチングステップで行われる、すなわち、はじめにONO 層が除去され、ポリシリコン領域１０６a と１０６ｂの一部分の除去がそれに続く。
【００５５】  図５h に示されているように、最初に、ONO 層１１０が、ONO の壁１２６をポリシリコン領域１０６a と１０６ｂの輪郭に沿って残すように除去される。該SAE エッチングの第２段階は、露出されたポリシリコン領域１０６a と１０６ｂの除去であり、それによって、すべてのワード線各々のためのフローティングゲート構造が、さらにはっきり、形成される。該ポリシリコンのエッチングは、高度な異方性を有する、例えば、HBrCl2ガスを含んだエッチングで行われる。
【００５６】  図５i に示されているように、フラッシュメモリセルおよび選択ゲートトランジスタの製造は、次に、ソースとドレインの領域、各１３０と１３２を、例えばイオン注入法によって形成することにより完了する。ソースとドレインの領域１３０と１３２の形成の際、スタックトゲート構造１２４は、セルフアライン機構として働く。ソースとドレインの領域１３０と１３２の形成後に、レジストマスク１２を除去する。上記の方法により、フラッシュメモリセルを形成することができる。
【００５７】  この時点で、スタックトゲートフラッシュメモリセルと選択ゲートトランジスタは、フラッシュメモリ素子を機能させるための他の回路要素と、相互接続されなければならない。相互接続のプロセスは、完成された回路要素（選択ゲートトランジスタ領域１０５とメモリセル領域１１１の両方）を、図５ｊに示されているように、絶縁層１４０で覆うことによって行われる。
【００５８】  この絶縁層は、それが導電層の相互間を分離するのに用いられるので、層間誘電体と呼ばれることもある。該層間誘電体１４０は、好ましくは、二つの層を用いて形成されるが、最初に高温酸化物（HTO ）を、炉中で、約１，０００オングストロームの厚さで形成する。
【００５９】  次に、２番目の酸化物薄膜を、該HTO の上に、好ましくは、プラズマ励起CVD法を用いて、約１５，０００オングストロームの厚さで形成する。該層間誘電体１４０を成長させたあと、シリサイド層１１８（注意：図５ｊは、寸法に比例して描かれたものではない）の上部で厚さが約１０，０００オングストロームの、均一な高さになるまで、化学機械研磨を行う。
【００６０】  該絶縁層１４０を形成したあと、ポリ１コンタクト開口部１４６およびポリ２コンタクト開口部１４８を、該ポリ１コンタクト開口部１４６およびポリ２コンタクト開口部１４８を定義するフォトレジストマスク（図示せず）のパターンを形成することによって、同時に形成する。次いで、図５ｋに示されているように、コンタクト開口部を、例えばCFH3とN2を用いたプラズマエッチング法によって形成する。
【００６１】  本発明は、ポリキャップ層を省略することによって、従来技術の欠点を克服している。ポリキャップ層が存在しないために、ポリ１コンタクト開口部１４６のために必要なエッチング時間とポリ２コンタクト開口部１４８のために必要なそれとが、近似的に等しくなっている。
【００６２】  ポリ１コンタクト開口部１４６は、ポリ２コンタクト開口部１４８より本質的に深いが、エッチングが高度な選択性を有するために、開口部１４８のエッチングがタングステンシリサイド層１１８に到達した時に、該エッチングは実質的に停止する。それ故に、ポリ１コンタクト開口部１４６を、タングステンシリサイド層１１８に対して実質的なオーバーエッチングをすることなく、かつ、第１のポリシリコン層１０６a および１０６ｂに対しては全くオーバーエッチングをすることなく、完成させることが可能である。
【００６３】  従って、コンタクト開口部１４６およびコンタクト開口部１４８の両方が同時に形成される場合に、選択ゲートトランジスタのポリシリコンゲート１０６a および１０６ｂに対する、ポリ１コンタクト開口部の内部における多大なオーバーエッチングを行う必要がないのである。
その結果、パンチスルー（ポリシリコンゲート１０６a もしくは１０６b から基板１０２に至る）が起こることを防止することができる。それに加えて、ポリシリコンゲート１０６a および１０６ｂに対するオーバーエッチング量を極力少なくすることができるので、ポリ１コンタクトの抵抗値を最小にすることが可能になる。この特徴は、デバイスの品質と信頼性をいっそう向上させる。
【００６４】  コンタクト開口部１４６と１４８が形成されると、当業者にとって周知のように、絶縁性層１４０の上に、１つ以上の数の導電層（非表示）が形成され、それにパターン形成が行われることによって、個々別々の回路要素が随意に相互接続される。該導電層は、該メモリ素子の製造を完了させるために、選択ゲートトランジスタおよびスタックトゲートフラッシュメモリセルに対する電気的な接続を、コンタクト開口部１４６および１４８のそれぞれを経由して行う。
【００６５】  本発明が、模範的な製造工程の、ある特別な工程の組合せに関係づけて記述されているにも拘わらず、本発明の方法は、選択ゲートトランジスタおよびスタックトゲート構造を有するフラッシュメモリ素子がその中につくられているいかなる半導体素子製造プロセスに対しても、同等に適用することが可能である。
【００６６】  その方法は、フローチャート図６に示されている。方法２００は、ステップ２０２において、基板102 上の選択ゲートトランジスタ領域１０５およびメモリセル領域１１１の中に、酸化膜層（それぞれ、ゲート酸化膜およびトンネル酸化膜）を形成する工程を含む。薄い酸化膜の領域を形成するいかなる方法も、本発明の範囲に包含されると見なされる。
【００６７】  次に、ステップ２０４において、第１の導電層、例えば一例であるが、第１のポリシリコン層１０６（これが、最終的には、個々別々のメモリセルのフローティングゲートと選択ゲートトランジスタのゲートを形成する）を形成し、続いて、このパターンを形成する。第１の導電層を形成し、そしてパターン形成するいかなる方法も、本発明の範囲に包含されると見なされる。
【００６８】  方法２００は、さらに、ステップ２０６において、メモリセル領域１１１の中に、絶縁層を形成することを含む。それには、ONO 層１１０が好ましいが、いかなるタイプの絶縁性の素材も、本発明の範囲に包含されると見なされる。
【００６９】  次に、ステップ２０８において、コントロールゲート層が、メモリ領域１１１中の該絶縁性の層の上に、形成される。該コントロールゲート層は、ポリシリコン層とタングステンシリサイド層であることが好ましいが、スタックトゲートフラッシュメモリセルのためのコントロールゲートとして機能し得るいかなる導電性の材質のものであっても、本発明の範囲に包含される。しかしながら、該コントロールゲート層は、ポリキャップ層を含むものではない。
【００７０】  方法２００は、さらに、ステップ２１０において、１本のワード線を他のワード線から区別して、ワード線の輪郭を形成するステップを含む。このステップは、目的とするワード線の間の領域中の、種々のスタック層を除去するための、連続的なエッチングステップによって達成されることが好ましいが、該ワード線が形成され得るいかなる方法であっても、本発明の範囲に包含されると見なされる。
【００７１】  ステップ２１０には、また、選択ゲートトランジスタおよびスタックトゲートフラッシュメモリセルの両方のためのソース領域とドレイン領域を形成することが含まれる。該ソース領域およびドレイン領域は、イオン注入法と熱的アニールによって形成されることが好ましいが、該ソース領域およびドレイン領域を形成するために適当ないかなる方法も、本発明の範囲に包含されると見なされる。
【００７２】  ステップ２１０におけるワード線の輪郭形成ののち、ステップ２１２において、第２の絶縁性の層（これは、層間誘電体と呼んで参照されることがある）が、選択ゲートトランジスタ領域１０５およびメモリセル領域１１１の両方の上に形成される。
【００７３】  次に、ステップ２１４において、コンタクト開口部が、スタックトゲートフラッシュメモリセルのコントロールゲート層並びに選択ゲートトランジスタのゲートに到達するまで、同時に形成され、かつ、そこにおいて、該コントロールゲート並びに選択ゲートトランジスタのゲートのそれぞれに到達するのに必要なエッチングの深さが、両者において、近似的に等しくなっている。
【００７４】  結果として、選択ゲートトランジスタのコンタクト開口部にかかる多大なオーバーエッチングがなくなる。そして、選択ゲートトランジスタのコンタクト開口部にかかるオーバーエッチングの減少は、パンチスルーの発生を防止し、かつ、選択ゲートトランジスタのコンタクトの抵抗値を低減させる。
【００７５】  本発明は、好ましい実施例もしくは複数の実施例として示されて、記載されたが、本発明と均等である変形や変更を、本明細書と図面を読んで理解したのち直ちに、当業者が行うのは自明である。
【００７６】  上記の要素（部品、装置、回路、など）によって遂行される種々の機能について特に言及すれば、該要素を記述するために使われている用語（”機能”に対する参照を含む）は、別途指摘されていない限り、記述されている要素に指定された機能を遂行するいかなる要素（すなわち、機能的に同等なもの）に対しても、それが、本明細書に記載されている実施の形態の中で該機能を遂行し、開示された構造とは異なる要素であっても、該当するということが意図されている。
本発明の特別な特徴が、数個の実施の形態の内ただ１つの実施の形態のみに開示されていることがあり、そのような特徴が、ある与えられたまたは特別な応用に対して要請されたり或いは有利なこともあり得るため、他の実施の施形態の１つまたは複数の他の特徴と組み合わされることが可能である。
【図面の簡単な説明】
【図１】  図１は、フラッシュメモリチップの、従来技術によるレイアウトを示す平面図である。
【図２】  図２は、フラッシュメモリ回路の、従来技術によるコア部分を示す概略図である。
【図３】  図３は、従来技術による、スタックトゲートフラッシュメモリセルおよび選択ゲートトランジスタを示す部分断面図である。
【図４】  図４ａは、層間絶縁物質で被覆されている図３の選択ゲートトランジスタを示す部分断面図、図４ｂは、従来技術のスタックトゲートフラッシュメモリセルと、ポリ１およびポリ２コンタクトの開口部を層間絶縁物質の中にもち、ポリ１コンタクトの開口部が、選択ゲートトランジスタのポリシリコンゲートの主要な部分の中に延びた図４ａの選択ゲートトランジスタとを示す部分断面図である。
【図５】  図５ａ〜５ｌは、ポリ１コンタクトを開口する際に、多大なオーバーエッチングを行うことなく、フラッシュメモリ装置を形成する方法を示す斜視断面図である。
【図６】  図６は、図５ａ〜５ｋに例示されている本発明の実施の形態に係り、ポリ１コンタクトを開口する際に多大なオーバーエッチングを行うことなく、フラッシュメモリ装置を製造する製造工程を示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ−ｃ】
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【図５ｄ−ｅ】
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【図５ｆ−ｇ】
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【図５ｈ−ｉ】
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【図５ｊ−ｋ】
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【図５ｌ】
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【図６】
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