(57)【特許請求の範囲】
【請求項１】
半導体基板上に、シリカ系の絶縁材料の絶縁膜を形成する工程と、
前記絶縁膜を加工する工程と、
加工した前記絶縁膜にシラン化合物を作用させることにより、疎水化する工程と、
前記絶縁膜を疎水化する工程の後、前記絶縁膜に光照射又は電子線照射を行う工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記絶縁膜を加工する工程の後、前記絶縁膜に前記シラン化合物を作用させる工程の前に、前記絶縁膜を、酸素、アルゴン、水素若しくは窒素、又はこれらから選択される複数のガスの混合ガスのプラズマで処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記絶縁膜に光照射又は電子線照射を行う工程は、３０〜４００℃の温度範囲で行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜に光照射又は電子線照射を行う工程は、酸素濃度が１５０ｐｐｍ以下の雰囲気で行う
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記雰囲気は、窒素、ヘリウム若しくはアルゴン、又はこれらから選択される複数のガスの混合ガスの雰囲気である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記雰囲気は、真空である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜にシラン化合物を作用させる工程は、２０〜３５０℃の温度範囲で行う
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜にシラン化合物を作用させる工程では、前記シラン化合物を含む蒸気を前記絶縁膜に照射する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜にシラン化合物を作用させる工程では、前記シラン化合物を、前記絶縁膜上にスピンコート法により塗布する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に、シリカ系の絶縁材料の絶縁膜を形成する工程と、
前記絶縁膜に、ドライエッチングにより開口部を形成する工程と、
前記開口部が形成された前記絶縁膜上に、導電膜を形成する工程と、
前記絶縁膜上の導電膜を研磨により除去し、前記開口部内に埋め込まれた前記導電膜を含む配線を形成する工程とを有し、
前記開口部を形成する工程と前記導電膜を形成する工程との間、及び前記配線を形成する工程の後の少なくとも一方に、前記絶縁膜にシラン化合物を作用させることにより疎水化する工程と、前記絶縁膜を疎水化する工程の後、前記絶縁膜に光照射又は電子線照射を行う工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、シリカ系絶縁膜を加工する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の集積度の増加及び素子密度の向上に伴い、半導体素子の多層化への要求が高まっている。一方、高集積化に伴い配線間隔は狭くなり、配線間の容量増大による配線遅延が問題となってきている。
【０００３】
配線遅延Ｔは、配線抵抗及び配線間の容量により影響を受け、配線抵抗をＲ、配線間の容量をＣとすると、
Ｔ ∝ ＣＲ
として表される。この式において、配線間隔をｄ、電極面積（対向する配線の側面の面積）をＳ、配線間に設けられている絶縁材料の誘電率をεｒ、真空誘電率をε０と表すと、配線間の容量Ｃは、
Ｃ ＝ε０εｒＳ／ｄ
として表される。したがって、配線遅延を小さくするには、絶縁膜の低誘電率化が有効な手段となる。
【０００４】
従来、絶縁材料としては、二酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮ）、燐珪酸ガラス（ＰＳＧ）等の無機膜或いはポリイミドなどの有機系高分子が用いられてきた。しかしながら、半導体デバイスで最も用いられているＣＶＤ−ＳｉＯ２膜の誘電率は約４程度である。また、低誘電率ＣＶＤ膜として検討されているＳｉＯＦ膜は誘電率約３．３〜３．５であるが、吸湿性が高く、吸湿に伴って誘電率が上昇してしまう。
【０００５】
さらに、近年、比誘電率が更に低い絶縁材料として、多孔質絶縁膜が注目されている。多孔質絶縁膜は、加熱により蒸発または分解する有機樹脂などを低誘電率被膜形成用材料に添加して、成膜時の加熱によりこれを蒸発又は分解して多孔質化するものである。
【０００６】
シリカ系の絶縁膜、特に多孔質絶縁膜は、多層配線を形成する工程において加工ダメージを受け、実効的な誘電率が上昇することがあった。これに対しては、ドライエッチング後の層間絶縁膜の表面をシラザン化合物で表面処理をした後に減圧乾燥をすることにより、ダメージ層の回復を行う方法が提案されている。また、シラザン或いはアルコキシシランやアセトキシシラン等のシラン化合物を絶縁膜に処理することにより、ダメージ層の回復を行う方法が提案されている。
【特許文献１】特表２００４−５１１８９６号公報
【特許文献２】特開２００５−２１７１４３号公報
【特許文献３】特開２００５−３４０２８８号公報
【特許文献４】特開２００６−１０４４１８号公報
【特許文献５】特開２００６−２０３０６０号公報
【特許文献６】特開２００６−０７３８００号公報
【特許文献７】特開２００６−１９０９６２号公報
【特許文献８】特開２００４−２７７４６３号公報
【特許文献９】特開２０００−１８８３３１号公報
【特許文献１０】特表２００４−５１１８９６号公報
【特許文献１１】特開２００６−０４９７９８号公報
【特許文献１２】特開２００６−０８６４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、本願発明者等が検討を行ったところ、加工後の絶縁膜の誘電率は、表面処理の直後には回復されるものの、１週間程度の大気放置で再び上昇することが判明した。
【０００８】
本発明の目的は、シリカ系絶縁膜を用いた半導体装置の製造方法に関し、シリカ系絶縁膜の加工ダメージに起因する誘電率の増加を回復しうるとともに、大気放置による誘電率の増加を防止しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板上に、シリカ系の絶縁材料の絶縁膜を形成する工程と、前記絶縁膜を加工する工程と、加工した前記絶縁膜にシラン化合物を作用させることにより、疎水化する工程と、前記絶縁膜を疎水化する工程の後、前記絶縁膜に光照射又は電子線照射を行う工程とを有する半導体装置の製造方法が提供される。
【００１０】
また、実施形態の他の一観点によれば、半導体基板上に、シリカ系の絶縁材料の絶縁膜を形成する工程と、前記絶縁膜に、ドライエッチングにより開口部を形成する工程と、前記開口部が形成された前記絶縁膜上に、導電膜を形成する工程と、前記絶縁膜上の導電膜を研磨により除去し、前記開口部内に埋め込まれた前記導電膜を含む配線を形成する工程とを有し、前記開口部を形成する工程と前記導電膜を形成する工程との間、及び前記配線を形成する工程の後の少なくとも一方に、前記絶縁膜にシラン化合物を作用させることにより疎水化する工程と、前記絶縁膜を疎水化する工程の後、前記絶縁膜に光照射又は電子線照射を行う工程とを更に有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置の製造方法によれば、加工ダメージによる絶縁膜の誘電率の増加を回復させるとともに、大気放置による誘電率の増加を防止することができる。これにより、低誘電率で信頼性の高い絶縁膜を得ることができる。また、この絶縁膜を例えば多層配線構造の層間絶縁膜に適用することにより、半導体装置の応答速度を高速化することができる。
【発明を実施するための最良の形態】
【００１２】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図３を用いて説明する。
【００１３】
図１は本実施形態による半導体装置の製造方法を示すフローチャート、図２及び図３は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１４】
本実施形態による半導体装置の製造方法は、図１に示すように、シリカ系絶縁膜を堆積するステップ（ステップＳ１１）と、シリカ系絶縁膜をパターニングするステップ（ステップＳ１２）と、プラズマ処理により側壁堆積物を除去するステップ（ステップＳ１３）と、シラン化合物によりドライエッチングのダメージを修復するステップ（ステップＳ１４）と、光照射又は電子線照射によりＳｉ−ＯＨの縮合処理を行うステップ（ステップＳ１５）とを有している。
【００１５】
以下、各ステップについて、図２及び図３を用いて詳細に説明する。
【００１６】
まず、下地基板１００上に、シリカ系の絶縁膜１０２を形成する（ステップＳ１１）。なお、下地基板１００とは、シリコン基板などの半導体基板そのもののみならず、ＭＩＳトランジスタその他の素子や１層又は２層以上の配線層が形成された半導体基板をも含むものである。
【００１７】
シリカ系の絶縁膜１０２としては、例えば、プラズマＳｉＯ２膜，プラズマＳｉＮ膜，プラズマＳｉＣ：Ｈ膜，プラズマＳｉＣ：Ｏ：Ｈ膜，プラズマＳｉＣ：Ｈ：Ｎ膜，プラズマＳｉＯＣ膜などのプラズマＣＶＤ膜、有機ＳＯＧ膜，多孔質シリカなどの塗布型絶縁膜などを適用することができる。なお、ＳｉＣ：Ｈ膜とは、ＳｉＣ膜中にＨ（水素）を存在させてなる膜である。ＳｉＣ：Ｏ：Ｈ膜とは、ＳｉＣ膜中にＯ（酸素）とＨ（水素）とを存在させてなる膜である。ＳｉＣ：Ｈ：Ｎ膜とは、ＳｉＣ膜中にＨ（水素）とＮ（窒素）を存在させてなる膜である。これらのうち、材料単体の誘電率が低いという観点では、多孔質シリカなどの塗布型絶縁膜が好ましい。
【００１８】
多孔質シリカとしては、例えば有機ＳＯＧに熱分解性樹脂などを添加し、加熱により熱分解させることにより空孔を形成するテンプレートタイプと、アルカリ中でシリカ粒子を形成し、粒子間の間隙を利用して空孔を形成したノンテンプレートタイプとが挙げられる。このうち、微細な空孔を均一に形成できるノンプレートタイプが好適である。
【００１９】
ノンプレートタイプの多孔質シリカ材料としては、触媒化成工業社製のＮＣＳシリーズ、ＪＳＲ社製のＬＫＤシリーズなどが挙げられる。
【００２０】
また、その他のノンテンプレートタイプの多孔質シリカ材料としては、例えば、テトラアルキルアンモニウムハイドロオキサイド（ＴＡＡＯＨ）の存在下で加水分解して得られる有機ケイ素化合物を含む液状組成物が好適である。この材料は、弾性率を１０ＧＰａ以上且つ硬度を１ＧＰａ以上有しており、低誘電率と高強度の両立が可能である。有機ケイ素化合物としては、例えば、テトラアルコキシシラン、トリアルコキシシラン、メチルトリアルコキシシラン、エチルトリアルコキシシラン、プロピルトリアルコキシシラン，フェニルトリアルコキシシラン、ビニルトリアルコキシシラン、アリルトリアルコキシシラン、グリシジルトリアルコキシシラン、ジアルコキシシラン、ジメチルジアルコキシシラン、ジエチルジアルコキシシラン、ジプロピルジアルコキシシラン、ジフェニルジアルコキシシラン、ジビニルジアルコキシシラン、ジアリルジアルコキシシラン、ジグリシジルジアルコキシシラン、フェニルメチルジアルコキシシラン、フェニルエチルジアルコキシシラン、フェニルプロピルトリアルコキシシラン、フェニルビニルジアルコキシシラン、フェニルアリルジアルコキシシラン、フェニルグリシジルジアルコキシシラン、メチルビニルジアルコキシシラン、エチルビニルジアルコキシシラン、プロピルビニルジアルコキシシラン等を適用することができる。
【００２１】
塗布型多孔質シリカ膜の形成の際に用いる塗布溶液としては、多孔質被シリカ前駆体のシロキサン樹脂を溶解できれば特に限定されず、メチルアルコール，エチルアルコール，プロピルアルコール，イソプロピルアルコール，ブチルアルコール，イソブチルアルコール，ｔｅｒｔ−ブチルアルコールなどのアルコール系、フェノール，クレゾール，ジエチルフェノール，トリエチルフェノール，プロピルフェノール，ノニルフェノール，ビニルフェノール，アリルフェノール，ノニルフェノールなどのフェノール系、シクロヘキサノン，メチルイソブチルケトン，メチルエチルケトンなどのケトン系、メチルセロソルブ，エチルセロソルブなどのセロソルブ系、ヘキサン，オクタン，デカンなどの炭化水素系、プロピレングリコール，プロピレングリコールモノメチルエーテル，プロピレングリコールモノメチルエーテルアセテートなどのグリコール系などを適用することができる。
【００２２】
また、塗布型の絶縁材料を用いた絶縁膜は、例えば、上記絶縁材料を下地基板上に塗布する工程と、下地基板を８０〜３５０℃の温度で加熱処理する工程と、下地基板を３５０〜４５０℃の温度でキュアする工程とにより形成することができる。なお、基板を８０〜３５０℃の温度で加熱処理する工程及び基板を３５０〜４５０℃の温度でキュアする工程は、酸素濃度が１００ｐｐｍ以下の不活性ガス雰囲気中で行うことが望ましい。これは、絶縁膜の酸化による耐湿性の低下を防止するためである。
【００２３】
次いで、絶縁膜１０２上に、例えばＣＶＤ法により、例えばＳｉＯ２のハードマスク１０４を形成する（図２（ａ））。
【００２４】
次いで、フォトリソグラフィにより、ハードマスク１０４上に、所定の領域に開口部１０８を有するフォトレジスト膜１０６を形成する。
【００２５】
次いで、フォトレジスト膜１０６をマスクとしてハードマスク１０４をドライエッチングし、フォトレジスト膜１０６の開口部１０８のパターンをハードマスク１０４に転写する（図２（ｂ））。
【００２６】
次いで、例えば酸素プラズマを用いたアッシングにより、フォトレジスト膜１０６を除去する。
【００２７】
次いで、パターニングしたハードマスク１０４をマスクとして絶縁膜１０２をドライエッチングし、絶縁膜１０２に開口部１１０を形成する（ステップＳ１２）。絶縁膜１０２のドライエッチングは、シリカ系の絶縁膜に配線溝やビアホールを形成できれば特に限定されない。例えば、ＣＦ４，ＣＨＦ３，Ｃ２Ｆ６，Ｃ３Ｆ８，Ｃ４Ｆ１０のような炭化フッ素系ガスの単独若しくは混合ガス、又はこのガスにアルゴン（Ａｒ）、窒素（Ｎ２）、酸素（Ｏ２）、水素（Ｈ２）などを混合したガス等を、真空チャンバ内で、例えば、圧力５０ｍＴｏｒｒ、パワー２００Ｗの条件でプラズマ化することにより行うことができる。
【００２８】
このドライエッチング過程において、絶縁膜１０２の開口部１１０の側壁部分には、ダメージ層１１２が形成される（図中、×印の領域）。ダメージ層１１２とは、プラズマダメージによって結合が切断され、水分を吸着しやすい状態となっている領域であり、ダメージ層１１２内にはＳｉ−ＯＨ結合が生成されている。
【００２９】
また、絶縁膜１０２の開口部１１０の側壁部分には、ドライエッチング過程で生成される副生成物が堆積されて、側壁堆積物１１４が形成されることがある（図２（ｃ））。例えばフッ素系のエッチングガスを用いてシリカ系の絶縁膜をドライエッチングした場合には、開口部１１０の側壁部分には、ＣＦｘポリマ系の側壁堆積物１１４が付着する。
【００３０】
次いで、必要に応じて、酸素、アルゴン、水素若しくは窒素又はこれらのうちの複数のガスを含むプラズマにより、パターニング後の絶縁膜１０２を処理する（ステップＳ１３）。これにより、開口部１１０の側壁部分に形成されていた側壁堆積物１１４を除去することができる（図３（ａ））。
【００３１】
このプラズマ処理は、側壁堆積物１１４を除去するためのものである。開口部１１０の側壁部分に側壁堆積物１１４が残存したままでは、後工程のダメージ修復処理の効果を十分に得ることができない。そこで、絶縁膜１０２のドライエッチングに、特にフッ素系のエッチングガスを用いる場合には、このプラズマ処理を行うことが望ましい。
【００３２】
なお、上記プロセスでは、フォトレジスト膜１０６のパターンを転写したハードマスク１０４を用いて絶縁膜１０２をパターニングしたが、ハードマスク１０４を用いずに、フォトレジスト膜１０６を直接マスクとして絶縁膜１０２をパターニングするようにしてもよい。この場合、開口部１１０の形成後にフォトレジスト膜１０６を除去するが、通常は酸素プラズマによるアッシングによってフォトレジスト膜１０６を除去するため、ステップＳ１３と同様の効果を期待できる。フォトレジスト膜１０６のアッシングと同時に側壁堆積物１１４の除去が十分に行われるような場合等には、ステップＳ１３のプラズマ処理は、必ずしも必要はない。酸素プラズマによるアッシングに加えて、ステップＳ１３のプラズマ処理を行うようにしてもよい。
【００３３】
また、ステップＳ１３のプラズマ処理を行う代わりに、例えば、フッ酸、フッ化アンモニウム、リン酸アンモニウム等の薬液を用いて側壁堆積物１１４を除去するようにしてもよい。
【００３４】
次いで、シラン化合物を用いて、絶縁膜１０２に開口部１１０を形成する際のドライエッチングによって導入されたダメージを修復する処理を行う（ステップＳ１４）。この処理により、絶縁膜１０２の開口部１１０の側壁部分のダメージ層１１２のダメージが修復される（図中、修復層１１６）（図３（ｂ））。
【００３５】
この処理は、具体的には、ドライエッチングの際のダメージによって生成されたＳｉ−ＯＨとシラン化合物とを反応させるためのものである。Ｓｉ−ＯＨとシラン化合物とを反応できる処理であれば特に限定されるものではなく、好ましくは、スピンコート法、常圧又は真空中でシラン化合物の上記にて処理するベーパ（vapor）法等を適用することができる。これらのうち、表面張力の影響を受けにくいベーパ法がより好ましい。
【００３６】
ベーパ法では、シラン化合物を絶縁膜１０２内へ拡散させる目的及び修復部分をより強固にするために、基板温度を５０〜３５０℃に加熱すことが望ましい。また、スピンコート法では、スピンコータによって常温で処理を行うが、修復部分をより強固にするために、スピンコート後にベーク処理を行ってもよい。この場合、５０〜３５０℃の範囲で、単一又は複数の温度でベークを行うことが望ましい。
【００３７】
処理温度は、５０〜３５０℃の温度範囲で、シラン化合物の種類等に応じて適宜選択することが望ましい。処理温度の上限は、主としてシラン化合物の沸点によって規定され、シラン化合物の沸点以下の温度とする。処理温度の下限を５０℃とするのは、それ未満の温度ではシラン化合物によりダメージを修復する効果が十分に得られないからである。
【００３８】
ダメージ修復処理に適用可能なシラン化合物としては、ドライエッチングの際のダメージによって生成されたＳｉ−ＯＨと反応する官能基を含んでいれば特に限定されないが、例えば、ジメチルジシラザン，テトラメチルジシラザン，ヘキサメチルジシラザンなどのシラザン化合物、ビス（トリメチルシリル）アセトアミド，ビス（トリエチルシリル）アセトアミドなどのシリルアミド化合物、トリメトキシシラン，トリエトキシシラン，メチルトリメトキシシラン，メチルトリエトキシシラン，ジメチルメトキシシラン，ジメチルエトキシシラン，トリメチルメトキシシラン，トリメチルエトキシシラン，エチルトリメトキシシラン，エチルトリエトキシシラン，ジエチルメトキシシラン，ジエチルエトキシシラン，トリエチルメトキシシラン，トリエチルエトキシシラン，プロピルトリメトキシシラン，プロピルトリエトキシシラン，ジプロピルメトキシシラン，ジプロピルエトキシシラン，トリプロピルメトキシシラン，トリプロピルエトキシシラン，フェニルトリメトキシシラン，フェニルトリエトキシシラン，ジフェニルメトキシシラン，ジフェニルエトキシシラン，トリフェニルメトキシシラン，トリフェニルエトキシシラン，フェニルメチルメトキシシラン，フェニルメチルエトキシシラン，ジメチルフェニルメトキシシラン，ジメチルフェニルエトキシシラン，ジフェニルメチルメトキシシラン，ジフェニルメチルエトキシシランなどのアルコキシシラン化合物、トリアセトキシシラン，トリエトキシシラン，メチルトリエトキシシラン，ジメチルアセトキシシラン，トリメチルアセトキシシラン，エチルトリエトキシシラン，ジエチルアセトキシシラン，トリエチルアセトキシシラン，ジプロピルアセトキシシラン，トリプロピルアセトキシシラン，フェニルトリアセトキシシラン，ジフェニルアセトキシシラン，トリフェニルアセトキシシラン，フェニルメチルアセトキシシラン，ジメチルフェニルアセトキシシラン，ジフェニルメチルアセトキシシランなどのアセトキシシラン化合物などを適用することができる。
【００３９】
上述のダメージ修復処理により、ダメージ層１１２内のＳｉ−ＯＨがＳｉ−ＣＨ３となり、疎水性を高めることができる。しかしながら、上記シラン化合物の分子質量が大きいことが立体障害となり、総てのＳｉ−ＯＨをＳｉ−ＣＨ３に転換することが困難である。この結果、このままの状態で大気放置を行うとＳｉ−ＯＨに徐々に水分が吸着され、絶縁膜１０２の誘電率上昇を引き起こす。
【００４０】
そこで、本実施形態による半導体装置の製造方法では、シラン化合物によるダメージ修復処理の後に、残存しているＳｉ−ＯＨを縮合（脱水縮合）してＳｉ−Ｏ−Ｓｉ結合を形成することにより、Ｓｉ−ＯＨに水分が吸着されるのを防止する（ステップＳ１５）。Ｓｉ−ＯＨの縮合処理は、基板を３０〜４００℃に加熱しながら光照射又は電子線照射処理を行うことにより、実現することができる（図３（ｃ））。
【００４１】
光照射による縮合処理では、波長１７０〜７００ｎｍの光を照射することができれば特に限定されず、例えばエキシマランプ、水銀ランプ、メタルはライドランプ等を適用することができる。光照射時の基板温度は、３０〜４００℃が好ましい。
【００４２】
雰囲気は、酸素濃度が１５０ｐｐｍ以下とすることが望ましく、窒素、ヘリウム（Ｈｅ）若しくはアルゴン又はこれらのうちの複数のガス中、或いは真空中を適用することができる。真空中（減圧下）で行う場合、窒素、ヘリウム若しくはアルゴン又はこれらのうちの複数のガスを、マスフローメータ等を使用して、真空チャンバ内の圧力が所定圧力になるように制御しながら導入するようにしてもよい。
【００４３】
電子線照射による縮合処理では、真空中で、加速電圧が１〜１５ｋＶの電子線を照射することが望ましい。加速電圧が１ｋＶ未満では十分な効果を期待できず、加速電圧が１５ｋＶより高いと絶縁膜にダメージを与える虞があるからである。
【００４４】
光照射又は電子線照射の際の処理温度は、３０〜４００℃の温度範囲において、シリカ系絶縁膜の種類等に応じて適宜選択することが望ましい。処理温度の上限は、主として絶縁膜を形成するシリカ系絶縁膜の耐熱温度によって規定され、シリカ系絶縁膜の耐熱温度未満の温度とする。処理温度の下限を３０℃とするのは、それ未満の温度では縮合反応が十分に生じないからである。
【００４５】
このようにして、シラン化合物によるダメージ修復処理の後にＳｉ−ＯＨの縮合処理を行うことにより、絶縁膜の吸湿性を大幅に低下させることができる。これにより、大気に放置に伴う水分の吸着が大幅に低減され、水分の吸着により誘電率が上昇することを効果的に防止することができる。
【００４６】
このように、本実施形態によれば、ドライエッチングの際の加工ダメージによる絶縁膜の誘電率の増加を回復させるとともに、大気放置による誘電率の増加を防止することができる。
【００４７】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図４乃至図１４を用いて説明する。なお、図１乃至図３に示す第１実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００４８】
図４乃至図１４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００４９】
本実施形態では、第１実施形態の製造方法をより具体的な半導体装置の製造方法に適用した例について説明する。
【００５０】
まず、例えばシリコン基板である半導体基板１０に、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、素子領域１４を画定する素子分離膜１２を形成する。素子分離膜１２は、ＳＴＩ（Shallow Trench Isolation）法により形成してもよい。
【００５１】
次いで、素子領域１４上に、通常のＭＯＳトランジスタの製造方法と同様にして、半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８と、ゲート電極１８の両側の半導体基板１０内に形成されたソース／ドレイン領域２２とを有するＭＯＳトランジスタ２４を形成する（図４（ａ））。
【００５２】
次いで、ＭＯＳトランジスタ２４が形成された半導体基板１０上に、例えばＣＶＤ法により例えばシリコン酸化膜（ＳｉＯ２）を形成する。
【００５３】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法によりこのシリコン酸化膜の表面を研磨して平坦化し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜２６を形成する。
【００５４】
次いで、層間絶縁膜２６上に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜（ＳｉＮ）を堆積し、シリコン窒化膜のストッパ膜２８を形成する。ストッパ膜２８は、後述する工程において、ＣＭＰにより研磨する際の研磨ストッパとして、層間絶縁膜３８等に配線溝４６を形成する際のエッチングストッパとして、それぞれ機能する。ストッパ膜２８としては、シリコン窒化膜のほか、ＳｉＣ：Ｈ膜、ＳｉＣ：Ｏ：Ｈ膜、ＳｉＣ：Ｎ膜等を適用することができる。
【００５５】
次いで、フォトリソグラフィ及びドライエッチングにより、ストッパ膜２８及び層間絶縁膜２６に、ソース／ドレイン領域２２に達するコンタクトホール３０を形成する（図４（ｂ））。
【００５６】
次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍの窒化チタン（ＴｉＮ）膜を堆積し、ＴｉＮ膜のバリアメタル３２を形成する。
【００５７】
次いで、バリアメタル３２上に、例えばＣＶＤ法により、例えば膜厚１μｍのタングステン（Ｗ）膜３４を形成する。
【００５８】
次いで、例えばＣＭＰ法により、ストッパ膜２８の表面が露出するまでタングステン膜３４及びバリアメタル３２を研磨し、コンタクトホール３０内に埋め込まれ、密着層３２及びタングステン膜３４を含むコンタクトプラグ３５を形成する（図４（ｃ））。
【００５９】
次いで、コンタクトプラグ３５が埋め込まれたストッパ膜２８上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＣ：Ｏ：Ｈ膜を堆積し、ＳｉＣ：Ｏ：Ｈ膜の絶縁膜３６を形成する。ＳｉＣ：Ｏ：Ｈ膜は、ＳｉＣ膜中に酸素と水素とを存在させてなる緻密性の高い膜であり、水分等の拡散を防止するバリア膜として機能する。
【００６０】
次いで、絶縁膜３６上に、例えば膜厚１６０ｎｍの多孔質シリカ材料の層間絶縁膜３８を形成する（図５（ａ））。層間絶縁膜３８の形成には、第１実施形態による半導体装置の製造方法においてシリカ系の絶縁膜１０２の形成に用いた種々の多孔質シリカ材料及び成膜方法を適用することができる。
【００６１】
次いで、層間絶縁膜３８上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのシリコン酸化膜（ＳｉＯ２）を堆積し、シリコン酸化膜の絶縁膜４０を形成する（図５（ｂ））。
【００６２】
次いで、フォトリソグラフィにより、絶縁膜４０上に、配線幅１００ｎｍ、スペース１００ｎｍの第１層目の配線５１の形成予定領域を露出する開口部４４が形成されたフォトレジスト膜４２を形成する（図６（ａ））。
【００６３】
次いで、例えばＣＦ４ガス及びＣＨＦ３ガスを用いたドライエッチングにより、フォトレジスト膜４２をマスクとして及びストッパ膜２８をストッパとして、絶縁膜４０、層間絶縁膜３８及び絶縁膜３６を順次エッチングし、絶縁膜４０、層間絶縁膜３８及び絶縁膜３６に配線５１を埋め込むための配線溝４６を形成する（図６（ｂ））。このドライエッチングにより、配線溝４６の内壁には、Ｓｉ−ＯＨが生成されたダメージ層１１２（図中、×印）が形成される。
【００６４】
次いで、例えば酸素プラズマを用いたアッシングにより、フォトレジスト膜４２を除去する。なお、配線溝４６を形成する際のドライエッチングにおいて、配線溝４６の内壁に側壁堆積物が形成されている場合には、このアッシング工程において同時に除去することができる。
【００６５】
次いで、シラン化合物、例えばヘキサメチルジシラザンを３ｃｃ滴下し、１０００ｒｐｍ、６０秒でスピンコートした後、ホットプレートにて、例えば１２０℃、６０秒のベーク処理と２５０℃、６０秒のベーク処理とをこの順で行う。これにより、配線溝４６を形成する際のドライエッチングによって導入されたダメージ層内のＳｉ−ＯＨがＳｉ−ＣＨ３となり、配線溝４６の内壁のダメージ層１１２が修復される（図中、修復層１１６）（図７（ａ））。
【００６６】
なお、本実施形態のダメージ修復処理に用いるシラン化合物及びそれを用いた処理方法には、第１実施形態による半導体装置の製造方法において絶縁膜１０２のダメージ層１１２の修復処理に用いた種々のシラン化合物及びそれを用いた処理方法を適用することができる。
【００６７】
次いで、基板を窒素雰囲気中で例えば４００℃に加熱した状態で、高圧水銀ランプ（例えば、ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、例えば波長が２００〜６００ｎｍの紫外線を、例えば１０分間照射する（図７（ｂ））。これにより、シラン化合物によるダメージ修復処理後に残存しているＳｉ−ＯＨが縮合してＳｉ−Ｏ−Ｓｉ結合となり、Ｓｉ−ＯＨに水分が吸着されるのを防止することができる。
【００６８】
なお、Ｓｉ−ＯＨの縮合処理に用いる光照射には、第１実施形態に示した種々の方法及び条件を用いることができる。また、第１実施形態に示したように、光照射の代わりに電子線照射を行ってもよい。電子線照射には、第１実施形態に示した種々の方法及び条件を用いることができる。
【００６９】
次いで、全面に、例えばスパッタ法により、例えば膜厚１０ｎｍの窒化タンタル（ＴａＮ）膜を堆積し、ＴａＮ膜のバリアメタル４８を形成する。バリアメタル４８は、後述の工程で形成する銅配線からＣｕが絶縁膜中に拡散するのを防止するためのものである。
【００７０】
次いで、バリアメタル４８上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード膜（図示せず）を形成する。
【００７１】
次いで、例えば電気めっき法により、シード膜をシードとしてＣｕ膜を堆積し、シード層と併せたトータルの膜厚が例えば６００ｎｍのＣｕ膜５０を形成する。
【００７２】
次いで、ＣＭＰ法により、絶縁膜４０上のＣｕ膜５０及びバリアメタル４８を研磨により除去し、配線溝４６内に埋め込まれバリアメタル４８及びＣｕ膜５０を含む配線５１を形成する。なお、このような配線５１の製造プロセスは、シングルダマシン法と称される。
【００７３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＣ：Ｏ：Ｈ膜を堆積し、ＳｉＣ：Ｏ：Ｈ膜の絶縁膜５２を形成する（図８（ａ））。絶縁膜５２は、水分の拡散及びＣｕ配線からのＣｕの拡散を防止するバリア膜として機能するものである。
【００７４】
次いで、絶縁膜５２上に、多孔質シリカ材料の層間絶縁膜５４を形成する。多孔質シリカ材料の層間絶縁膜５４の形成方法には、例えば上述の層間絶縁膜３８と同様の方法を適用できる。層間絶縁膜５４の膜厚は、例えば１８０ｎｍとする。
【００７５】
次いで、層間絶縁膜５４上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＯ２（酸化シリコン）膜を堆積し、ＳｉＯ２膜の絶縁膜５６を形成する（図８（ｂ））。
【００７６】
次いで、絶縁膜５６上に、多孔質シリカ材料の層間絶縁膜５８を形成する。多孔質シリカ材料の層間絶縁膜５８の形成方法には、例えば上述の層間絶縁膜３８と同様の方法を適用できる。層間絶縁膜５８の膜厚は、例えば１６０ｎｍとする。
【００７７】
次いで、層間絶縁膜５８上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＯ２（酸化シリコン）膜を堆積し、ＳｉＯ２膜の絶縁膜６０を形成する（図９）。
【００７８】
次いで、フォトリソグラフィにより、絶縁膜６０上に、配線５１に達するビアホールの形成予定領域を露出する開口部６４が形成されたフォトレジスト膜６２を形成する。
【００７９】
次いで、例えばＣＦ４ガス及びＣＨＦ３ガスを用いたドライエッチングにより、フォトレジスト膜６２をマスクとして、絶縁膜６０、層間絶縁膜５８、絶縁膜５６、層間絶縁膜５４及び絶縁膜５２を順次エッチングし、絶縁膜６０、層間絶縁膜５８、絶縁膜５６、層間絶縁膜５４及び絶縁膜５２に配線５１に達するビアホール６６を形成する（図１０）。なお、各絶縁膜は、エッチングガスの組成比やエッチングの際の圧力等を適宜変化させることにより、順次エッチングすることが可能である。このドライエッチングにより、ビアホール６６の内壁には、Ｓｉ−ＯＨが生成されたダメージ層１１２（図中、×印）が形成される。
【００８０】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。なお、ビアホール６６を形成する際のドライエッチングにおいて、ビアホール６６の内壁に側壁堆積物が形成されている場合には、このアッシング工程において同時に除去することができる。
【００８１】
次いで、フォトリソグラフィにより、ビアホール６６が開口された絶縁膜６０上に、第２層目の配線７７ｂの形成予定領域を露出する開口部７０が形成されたフォトレジスト膜６８を形成する。
【００８２】
次いで、例えばＣＦ４ガス及びＣＨＦ３ガスを用いたドライエッチングにより、フォトレジスト膜６８をマスクとして絶縁膜６０、層間絶縁膜５８及び絶縁膜５６を順次エッチングし、絶縁膜６０、層間絶縁膜５８及び絶縁膜５６に配線７７ｂを埋め込むための配線溝７２を形成する（図１１）。配線溝７２は、ビアホール６６と繋がった状態となる。このドライエッチングにより、配線溝７２の内壁には、Ｓｉ−ＯＨが生成されたダメージ層１１２（図中、×印）が形成される。
【００８３】
次いで、例えばアッシングにより、フォトレジスト膜６８を除去する。なお、配線溝７２を形成する際のドライエッチングにおいて、配線溝７２の内壁に側壁堆積物が形成されている場合には、このアッシング工程において同時に除去することができる。
【００８４】
次いで、シラン化合物、例えばヘキサメチルジシラザンを３ｃｃ滴下し、１０００ｒｐｍ、６０秒でスピンコートした後、ホットプレートにて、例えば１２０℃、６０秒のベーク処理と２５０℃、６０秒のベーク処理とをこの順で行う。これにより、ビアホール６６及び配線溝７２を形成する際のドライエッチングによって導入されたダメージ層内のＳｉ−ＯＨがＳｉ−ＣＨ３となり、ビアホール６６及び配線溝７２の内壁のダメージ層１１２が修復される（図中、修復層１１６）（図１２）。
【００８５】
なお、本実施形態のダメージ修復処理に用いるシラン化合物及びそれを用いた処理方法には、第１実施形態による半導体装置の製造方法において絶縁膜のダメージ層の修復処理に用いた種々のシラン化合物及びそれを用いた処理方法を適用することができる。
【００８６】
次いで、基板を窒素雰囲気中で例えば４００℃に加熱した状態で、高圧水銀ランプ（例えば、ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、例えば波長が２００〜６００ｎｍの紫外線を、例えば１０分間照射する（図１３）。これにより、シラン化合物によるダメージ修復処理後に残存しているＳｉ−ＯＨが縮合してＳｉ−Ｏ−Ｓｉ結合となり、Ｓｉ−ＯＨに水分が吸着されるのを防止することができる。
【００８７】
なお、Ｓｉ−ＯＨの縮合処理に用いる光照射には、第１実施形態に示した種々の方法及び条件を用いることができる。また、第１実施形態に示したように、光照射の代わりに電子線照射を行ってもよい。電子線照射には、第１実施形態に示した種々の方法及び条件を用いることができる。
【００８８】
次いで、全面に、例えばスパッタ法により、例えば膜厚１０ｎｍのＴａＮ膜を堆積し、ＴａＮ膜のバリアメタル７４を形成する。バリアメタル７４は、後述の工程で形成する銅配線からＣｕが絶縁膜中に拡散するのを防止するためのものである。
【００８９】
次いで、バリアメタル７４上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード膜（図示せず）を形成する。
【００９０】
次いで、例えば電気めっき法により、シード膜をシードとしてＣｕ膜を堆積し、シード層と併せたトータルの膜厚が例えば１４００ｎｍのＣｕ膜７６を形成する。
【００９１】
次いで、ＣＭＰ法により、絶縁膜６０上のＣｕ膜７６及びバリアメタル７４を研磨により除去し、ビアホール６６内に埋め込まれバリアメタル７４及びＣｕ膜７６を含むコンタクトプラグ７７ａと、配線溝７２内に埋め込まれバリアメタル７４及びＣｕ膜７６を含む配線７７ｂとを一体且つ一括して形成する。なお、このようにコンタクトプラグ７７ａと配線７７ｂとを一括して形成する製造プロセスは、デュアルダマシン法と称される。
【００９２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＣ：Ｏ：Ｈ膜を堆積し、ＳｉＣ：Ｏ：Ｈ膜の絶縁膜７８を形成する（図１４）。絶縁膜７８は、水分の拡散及びＣｕ配線からのＣｕの拡散を防止するバリア膜として機能するものである。
【００９３】
この後、必要に応じて上記と同様の工程を適宜繰り返し、図示しない第３層目の配線等を形成し、本実施形態による半導体装置を完成する。
【００９４】
このように、本実施形態によれば、ドライエッチングの際の加工ダメージによる絶縁膜の誘電率の増加を回復させるとともに、大気放置による誘電率の増加を防止することができる。これにより、低誘電率で信頼性の高い絶縁膜を得ることができる。また、この絶縁膜を例えば多層配線構造の層間絶縁膜に適用することにより、半導体装置の応答速度を高速化することができる。
【００９５】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図１５及び図１６を用いて説明する。
【００９６】
図１５は本実施形態による半導体装置の製造方法を示すフローチャート、図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９７】
本実施形態による半導体装置の製造方法は、図１に示すように、シリカ系絶縁膜を堆積するステップ（ステップＳ３１）と、シリカ系絶縁膜を研磨するステップ（ステップＳ３２）と、シラン化合物によりドライエッチングのダメージを修復するステップ（ステップＳ３３と、光照射又は電子線照射によりＳｉ−ＯＨの縮合処理を行うステップ（ステップＳ３４）とを有している。
【００９８】
以下、各ステップについて、図１６を用いて詳細に説明する。
【００９９】
まず、下地基板２００上に、シリカ系の絶縁膜２０２を形成する（ステップＳ１１）（図１６（ａ））。なお、下地基板２００は、シリコン基板などの半導体基板そのもののみならず、ＭＩＳトランジスタその他の素子や１層又は２層以上の配線層が形成された半導体基板をも含むものである。
【０１００】
シリカ系の絶縁膜２０２としては、第１実施形態のシリカ系絶縁膜１０２と同様の材料を適用することができる。成膜方法についても第１実施形態の場合と同様である。
【０１０１】
次いで、絶縁膜２０２の表面を、例えば化学的機械的研磨（ＣＭＰ）法により、所定の膜厚まで研磨する。このとき、研磨した絶縁膜２０２の表面には、研磨に伴うダメージが導入されたダメージ層２０４が形成される（図１６（ｂ））。
【０１０２】
なお、研磨に伴うダメージとは、主として、ＣＭＰの際に用いる酸・アルカリの薬液によるダメージである。酸・アルカリの薬液により絶縁膜中に導入されるダメージも、第１及び第２実施形態のドライエッチングの場合と同様、Ｓｉ−ＯＨ結合を生成するものである。
【０１０３】
次いで、シラン化合物を用いて、絶縁膜２０２を研磨する際に導入されたダメージを修復する処理を行う（ステップＳ３３）。この処理により、絶縁膜２０２の表面のダメージ層２０４のダメージが修復される（図中、修復層２０６）（図１６（ｃ））。
【０１０４】
この処理は、具体的には、研磨の際のダメージによって生成されたＳｉ−ＯＨとシラン化合物とを反応させるためのものである。Ｓｉ−ＯＨとシラン化合物とを反応できる処理であれば特に限定されるものではなく、好ましくは、スピンコート法、常圧又は真空中でシラン化合物の上記にて処理するベーパ（vapor）法等を適用することができる。これらのうち、表面張力の影響を受けにくいベーパ法がより好ましい。
【０１０５】
ベーパ法では、シラン化合物を絶縁膜２０２内へ拡散させる目的及び修復部分をより強固にするために、基板温度を５０〜３５０℃に加熱することが望ましい。また、スピンコート法では、スピンコータによって常温で処理を行うが、修復部分をより強固にするために、スピンコート後にベーク処理を行ってもよい。この場合、５０〜３５０℃の範囲で、単一又は複数の温度でベークを行うことが望ましい。
【０１０６】
処理温度は、５０〜３５０℃の温度範囲で、シラン化合物の種類等に応じて適宜選択することが望ましい。処理温度の上限は、主としてシラン化合物の沸点によって規定され、シラン化合物の沸点以下の温度とする。処理温度の下限を５０℃とするのは、それ未満の温度ではシラン化合物によりダメージを修復する効果が十分に得られないからである。
【０１０７】
ダメージ修復処理に適用可能なシラン化合物としては、ドライエッチングの際のダメージによって生成されたＳｉ−ＯＨと反応する官能基を含んでいれば特に限定されないが、例えば、ジメチルジシラザン，テトラメチルジシラザン，ヘキサメチルジシラザンなどのシラザン化合物、ビス（トリメチルシリル）アセトアミド，ビス（トリエチルシリル）アセトアミドなどのシリルアミド化合物、トリメトキシシラン，トリエトキシシラン，メチルトリメトキシシラン，メチルトリエトキシシラン，ジメチルメトキシシラン，ジメチルエトキシシラン，トリメチルメトキシシラン，トリメチルエトキシシラン，エチルトリメトキシシラン，エチルトリエトキシシラン，ジエチルメトキシシラン，ジエチルエトキシシラン，トリエチルメトキシシラン，トリエチルエトキシシラン，プロピルトリメトキシシラン，プロピルトリエトキシシラン，ジプロピルメトキシシラン，ジプロピルエトキシシラン，トリプロピルメトキシシラン，トリプロピルエトキシシラン，フェニルトリメトキシシラン，フェニルトリエトキシシラン，ジフェニルメトキシシラン，ジフェニルエトキシシラン，トリフェニルメトキシシラン，トリフェニルエトキシシラン，フェニルメチルメトキシシラン，フェニルメチルエトキシシラン，ジメチルフェニルメトキシシラン，ジメチルフェニルエトキシシラン，ジフェニルメチルメトキシシラン，ジフェニルメチルエトキシシランなどのアルコキシシラン化合物、トリアセトキシシラン，トリエトキシシラン，メチルトリエトキシシラン，ジメチルアセトキシシラン，トリメチルアセトキシシラン，エチルトリエトキシシラン，ジエチルアセトキシシラン，トリエチルアセトキシシラン，ジプロピルアセトキシシラン，トリプロピルアセトキシシラン，フェニルトリアセトキシシラン，ジフェニルアセトキシシラン，トリフェニルアセトキシシラン，フェニルメチルアセトキシシラン，ジメチルフェニルアセトキシシラン，ジフェニルメチルアセトキシシランなどのアセトキシシラン化合物などを適用することができる。
【０１０８】
上述のダメージ修復処理により、ダメージ層２０４内のＳｉ−ＯＨがＳｉ−ＣＨ３となり、疎水性を高めることができる。しかしながら、上記シラン化合物の分子質量が大きいことが立体障害となり、総てのＳｉ−ＯＨをＳｉ−ＣＨ３に転換することが困難である。この結果、このままの状態で大気放置を行うとＳｉ−ＯＨに徐々に水分が吸着され、絶縁膜２０２の誘電率上昇を引き起こす。
【０１０９】
そこで、本実施形態による半導体装置の製造方法では、シラン化合物によるダメージ修復処理の後に、残存しているＳｉ−ＯＨを縮合（脱水縮合）してＳｉ−Ｏ−Ｓｉ結合を形成することにより、Ｓｉ−ＯＨに水分が吸着されるのを防止する（ステップＳ１５）。Ｓｉ−ＯＨの縮合処理は、基板を３０〜４００℃に加熱しながら光照射又は電子線照射処理を行うことにより、実現することができる（図１６（ｄ））。
【０１１０】
光照射による縮合処理では、波長１７０〜７００ｎｍの光を照射することができれば特に限定されず、例えばエキシマランプ、水銀ランプ、メタルはライドランプ等を適用することができる。光照射時の基板温度は、３０〜４００℃が好ましい。
【０１１１】
雰囲気は、酸素濃度が１５０ｐｐｍ以下とすることが望ましく、窒素、ヘリウム（Ｈｅ）若しくはアルゴン又はこれらのうちの複数のガス中、或いは真空中を適用することができる。真空中（減圧下）で行う場合、窒素、ヘリウム若しくはアルゴン又はこれらのうちの複数のガスを、マスフローメータ等を使用して、真空チャンバ内の圧力が所定圧力になるように制御しながら導入するようにしてもよい。
【０１１２】
電子線照射による縮合処理では、真空中で、加速電圧が１〜１５ｋＶの電子線を照射することが望ましい。加速電圧が１ｋＶ未満では十分な効果を期待できず、加速電圧が１５ｋＶより高いと絶縁膜にダメージを与える虞があるからである。
【０１１３】
光照射又は電子線照射の際の処理温度は、３０〜４００℃の温度範囲において、シリカ系絶縁膜の種類等に応じて適宜選択することが望ましい。処理温度の上限は、主として絶縁膜を形成するシリカ系絶縁膜の耐熱温度によって規定され、シリカ系絶縁膜の耐熱温度未満の温度とする。処理温度の下限を３０℃とするのは、それ未満の温度では縮合反応が十分に生じないからである。
【０１１４】
このようにして、シラン化合物によるダメージ修復処理の後にＳｉ−ＯＨの縮合処理を行うことにより、絶縁膜の吸湿性を大幅に低下させることができる。これにより、大気に放置に伴う水分の吸着が大幅に低減され、水分の吸着により誘電率が上昇することを効果的に防止することができる。
【０１１５】
このように、本実施形態によれば、研磨によって導入されたダメージによる絶縁膜の誘電率の増加を回復させるとともに、大気放置による誘電率の増加を防止することができる。
【０１１６】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について図１７乃至図２１を用いて説明する。なお、図１乃至図１６に示す第１乃至第３実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１１７】
図１７乃至図２１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１８】
本実施形態では、第３実施形態の製造方法を、第２実施形態による半導体装置の製造方法に適用した例を説明する。
【０１１９】
まず、例えば図４（ａ）乃至図５（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、半導体基板１０上に、素子分離膜１２、ＭＯＳトランジスタ２４、層間絶縁膜２６、ストッパ膜、コンタクトプラグ３５、絶縁膜３６、層間絶縁膜３８及び絶縁膜４０を形成する（図１７（ａ））。
【０１２０】
次いで、例えば図６（ａ）乃至図６（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、絶縁膜４０、層間絶縁膜及び絶縁膜３６に、配線５１を埋め込むための配線溝４６を形成する。
【０１２１】
次いで、例えば図７（ａ）乃至図７（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、シラン化合物による処理及び紫外線照射を行い、配線溝４６を形成する際のドライエッチングによって導入されたダメージ層を修復する（図中、修復層１１６）（図１７（ｂ））。
【０１２２】
次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍの窒化チタン（ＴａＮ）膜を堆積し、ＴａＮ膜のバリアメタル４８を形成する。
【０１２３】
次いで、バリアメタル４８上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード膜（図示せず）を形成する。
【０１２４】
次いで、例えば電気めっき法により、シード膜をシードとしてＣｕ膜を堆積し、シード層と併せたトータルの膜厚が例えば６００ｎｍのＣｕ膜５０を形成する。
【０１２５】
次いで、ＣＭＰ法により、絶縁膜４０上のＣｕ膜５０及びバリアメタル４８を研磨により除去し、配線溝４６内に埋め込まれバリアメタル４８及びＣｕ膜５０を含む配線５１を形成する。ＣＭＰに用いるスラリーは、配線５１の材料や絶縁膜４０の材料等に応じて適宜選択することが望ましい。この研磨工程により、絶縁膜４０内には、Ｓｉ−ＯＨが生成されたダメージ層が形成される。
【０１２６】
なお、配線５１を形成する工程では、研磨の際に用いる酸・アルカリの薬液が絶縁膜４０に作用し、膜中にＳｉ−ＯＨ結合を形成する。本願明細書では、絶縁膜に何らかの物理的・化学的な作用を及ぼす工程を、絶縁膜を加工する工程と表現する。すなわち、絶縁膜を加工する工程には、ドライエッチング等によって絶縁膜をパターニングする工程、研磨により絶縁膜上の導電膜を除去する工程、絶縁膜の一部を研磨により除去する工程等が含まれる。
【０１２７】
次いで、シラン化合物、例えばヘキサメチルジシラザンを３ｃｃ滴下し、１０００ｒｐｍ、６０秒でスピンコートした後、ホットプレートにて、例えば１２０℃、６０秒のベーク処理と２５０℃、６０秒のベーク処理とをこの順で行う。これにより、配線５１を形成する際の研磨によって導入された絶縁膜４０内のＳｉ−ＯＨがＳｉ−ＣＨ３となり、絶縁膜４０のダメージが修復される。
【０１２８】
なお、本実施形態のダメージ修復処理に用いるシラン化合物及びそれを用いた処理方法には、第３実施形態による半導体装置の製造方法において絶縁膜２０２のダメージ層２０４の修復処理に用いた種々のシラン化合物及びそれを用いた処理方法を適用することができる。
【０１２９】
次いで、基板を窒素雰囲気中で例えば４００℃に加熱した状態で、高圧水銀ランプ（例えば、ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、例えば波長が２００〜６００ｎｍの紫外線を、例えば１０分間照射する（図１８（ａ））。これにより、シラン化合物によるダメージ修復処理後に残存しているＳｉ−ＯＨが縮合してＳｉ−Ｏ−Ｓｉ結合となり、Ｓｉ−ＯＨに水分が吸着されるのを防止することができる。
【０１３０】
なお、Ｓｉ−ＯＨの縮合処理に用いる光照射には、第３実施形態に示した種々の方法及び条件を用いることができる。また、第３実施形態に示したように、光照射の代わりに電子線照射を行ってもよい。電子線照射には、第３実施形態に示した種々の方法及び条件を用いることができる。
【０１３１】
次いで、配線５１が埋め込まれた絶縁膜４０上に、例えば図８（ａ）乃至図９に示す第２実施形態による半導体装置の製造方法と同様にして、絶縁膜５２、層間絶縁膜５４及び絶縁膜６０を形成する（図１８（ｂ））。なお、本実施形態では絶縁膜６０／層間絶縁膜５４／絶縁膜５２の三層構造を用いているが、第２実施形態の場合と同様にエッチングストッパ用の絶縁膜５６を含む構造としてもよい。本実施形態の場合、層間絶縁膜５４としては、例えば膜厚１８０ｎｍの多孔質シリカ膜を用いることができる。
【０１３２】
次いで、例えば図１０乃至図１１に示す第２実施形態による半導体装置の製造方法と同様にして、絶縁膜５２及び層間絶縁膜５４に配線５１に達するビアホール６６を、層間絶縁膜５４及び絶縁膜６０に配線７７ｂを埋め込むための配線溝７２を、形成する。
【０１３３】
次いで、例えば図１２乃至図１３に示す第２実施形態による半導体装置の製造方法と同様にして、シラン化合物による処理及び紫外線照射を行い、ビアホール６６及び配線溝４６を形成する際のドライエッチングによって導入されたダメージ層を修復する（図中、修復層１１６）（図１９）。
【０１３４】
次いで、全面に、例えばスパッタ法により、例えば膜厚１０ｎｍのＴａＮ膜を堆積し、ＴａＮ膜のバリアメタル７４を形成する。
【０１３５】
次いで、バリアメタル７４上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード膜（図示せず）を形成する。
【０１３６】
次いで、例えば電気めっき法により、シード膜をシードとしてＣｕ膜を堆積し、シード層と併せたトータルの膜厚が例えば１４００ｎｍのＣｕ膜７６を形成する。
【０１３７】
次いで、ＣＭＰ法により、絶縁膜６０上のＣｕ膜７６及びバリアメタル７４を研磨により除去し、ビアホール６６内に埋め込まれバリアメタル７４及びＣｕ膜７６を含むコンタクトプラグ７７ａと、配線溝７２内に埋め込まれバリアメタル７４及びＣｕ膜７６を含む配線７７ｂとを一体且つ一括して形成する。ＣＭＰに用いるスラリーは、コンタクトプラグ７７ａ及び配線７７ｂの材料や絶縁膜６０の材料等に応じて適宜選択することが望ましい。この研磨工程により、絶縁膜６０内には、Ｓｉ−ＯＨが生成されたダメージ層が形成される。
【０１３８】
次いで、シラン化合物、例えばヘキサメチルジシラザンを３ｃｃ滴下し、１０００ｒｐｍ、６０秒でスピンコートした後、ホットプレートにて、例えば１２０℃、６０秒のベーク処理と２５０℃、６０秒のベーク処理とをこの順で行う。これにより、コンタクトプラグ７７ａ及び配線７７ｂを形成する際の研磨によって導入された絶縁膜６０内のＳｉ−ＯＨがＳｉ−ＣＨ３となり、絶縁膜６０のダメージが修復される。
【０１３９】
なお、本実施形態のダメージ修復処理に用いるシラン化合物及びそれを用いた処理方法には、第３実施形態による半導体装置の製造方法において絶縁膜２０２のダメージ層２０４の修復処理に用いた種々のシラン化合物及びそれを用いた処理方法を適用することができる。
【０１４０】
次いで、基板を窒素雰囲気中で例えば４００℃に加熱した状態で、高圧水銀ランプ（例えば、ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、例えば波長が２００〜６００ｎｍの紫外線を、例えば１０分間照射する（図２０）。これにより、シラン化合物によるダメージ修復処理後に残存しているＳｉ−ＯＨが縮合してＳｉ−Ｏ−Ｓｉ結合となり、Ｓｉ−ＯＨに水分が吸着されるのを防止することができる。
【０１４１】
なお、Ｓｉ−ＯＨの縮合処理に用いる光照射には、第３実施形態に示した種々の方法及び条件を用いることができる。また、第３実施形態に示したように、光照射の代わりに電子線照射を行ってもよい。電子線照射には、第３実施形態に示した種々の方法及び条件を用いることができる。
【０１４２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＣ：Ｏ：Ｈ膜を堆積し、ＳｉＣ：Ｏ：Ｈ膜の絶縁膜７８を形成する（図２１）。
【０１４３】
この後、必要に応じて上記と同様の工程を適宜繰り返し、図示しない第３層目の配線等を形成し、本実施形態による半導体装置を完成する。
【０１４４】
このように、本実施形態によれば、絶縁膜を加工する際の加工ダメージによる絶縁膜の誘電率の増加を回復させるとともに、大気放置による誘電率の増加を防止することができる。これにより、低誘電率で信頼性の高い絶縁膜を得ることができるので、この絶縁膜を例えば多層配線構造の層間絶縁膜に適用することにより、半導体装置の応答速度を高速化することができる。
【０１４５】
［第５実施形態］
本発明の第５実施形態による半導体装置の製造方法について図２２乃至図２６を用いて説明する。なお、図１乃至図２１に示す第１乃至第４実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１４６】
図２２乃至図２６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１４７】
本実施形態では、第３実施形態の製造方法を、第２実施形態による半導体装置の製造方法に適用した他の例を説明する。
【０１４８】
まず、例えば図４（ａ）乃至図５（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、半導体基板１０上に、素子分離膜１２、ＭＯＳトランジスタ２４、層間絶縁膜２６、ストッパ膜、コンタクトプラグ３５、絶縁膜３６、層間絶縁膜３８及び絶縁膜４０を形成する（図２２（ａ））。
【０１４９】
次いで、例えば図６（ａ）乃至図６（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、絶縁膜４０、層間絶縁膜及び絶縁膜３６に、配線５１を埋め込むための配線溝４６を形成する。
【０１５０】
次いで、例えば図７（ａ）乃至図７（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、シラン化合物による処理及び紫外線照射を行い、配線溝４６を形成する際のドライエッチングによって導入されたダメージ層を修復する（図中、修復層１１６）（図２２（ｂ））。
【０１５１】
次いで、全面に、例えばスパッタ法により、例えば膜厚１０ｎｍの窒化タンタル（ＴａＮ）膜を堆積し、ＴａＮ膜のバリアメタル４８を形成する。
【０１５２】
次いで、バリアメタル４８上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード膜（図示せず）を形成する。
【０１５３】
次いで、例えば電気めっき法により、シード膜をシードとしてＣｕ膜を堆積し、シード層と併せたトータルの膜厚が例えば６００ｎｍのＣｕ膜５０を形成する。
【０１５４】
次いで、ＣＭＰ法により、層間絶縁膜３８上のＣｕ膜５０、バリアメタル４８及び絶縁膜４０を研磨により除去し、配線溝４６内に埋め込まれバリアメタル４８及びＣｕ膜５０を含む配線５１を形成する。
【０１５５】
本実施形態では、配線５１を形成する際の研磨工程において絶縁膜４０をも除去している。絶縁膜４０は配線溝４６を形成する際のハードマスクとして用いるものであるが、一般的に層間絶縁膜３８の材料よりも誘電率の高い材料により形成される。そこで、本実施形態では、層間絶縁膜の低誘電率化の観点から、配線５１を形成する際の研磨工程において絶縁膜４０をも除去している。研磨により絶縁膜４０を除去する場合、この研磨工程により、下層の層間絶縁膜３８内には、Ｓｉ−ＯＨが生成されたダメージ層が形成される。
【０１５６】
次いで、例えば図１８（ａ）に示す第４実施形態による半導体装置の製造方法と同様にして、シラン化合物による処理及び紫外線照射を行い、配線５１を形成する際の研磨によって層間絶縁膜３８内に導入されたダメージを修復する（図２３（ａ））。
【０１５７】
研磨により絶縁膜４０まで除去する場合、下層の層間絶縁膜３８内にダメージが導入され、層間絶縁膜３８の誘電率が増加することがある。しかしながら、上述のダメージ修復処理を行うことにより層間絶縁膜３８内に導入されたダメージが修復され、層間絶縁膜３８の誘電率が増加するのを防止することができる。また、絶縁膜４０を除去することで、層間絶縁膜の更なる低誘電率化を図ることができる。
【０１５８】
次いで、配線５１が埋め込まれた層間絶縁膜３８上に、例えば図１８（ｂ）に示す第３実施形態による半導体装置の製造方法と同様にして、絶縁膜５２、層間絶縁膜５４及び絶縁膜６０を形成する（図２３（ｂ））。なお、本実施形態では絶縁膜６０／層間絶縁膜５４／絶縁膜５２の三層構造を用いているが、第２実施形態の場合と同様にエッチングストッパ用の絶縁膜５６を含む構造としてもよい。
【０１５９】
次いで、例えば図１０乃至図１１に示す第２実施形態による半導体装置の製造方法と同様にして、絶縁膜５２及び層間絶縁膜５４に配線５１に達するビアホール６６を、層間絶縁膜５４及び絶縁膜６０に配線７７ｂを埋め込むための配線溝７２を、形成する。
【０１６０】
次いで、例えば図１２乃至図１３に示す第２実施形態による半導体装置の製造方法と同様にして、シラン化合物による処理及び紫外線照射を行い、ビアホール６６及び配線溝４６を形成する際のドライエッチングによって導入されたダメージ層を修復する（図中、修復層１１６）（図２４）。
【０１６１】
次いで、全面に、例えばスパッタ法により、例えば膜厚１０ｎｍのＴａＮ膜を堆積し、ＴａＮ膜のバリアメタル７４を形成する。
【０１６２】
次いで、バリアメタル７４上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード膜（図示せず）を形成する。
【０１６３】
次いで、例えば電気めっき法により、シード膜をシードとしてＣｕ膜を堆積し、シード層と併せたトータルの膜厚が例えば１４００ｎｍのＣｕ膜７６を形成する。
【０１６４】
次いで、ＣＭＰ法により、絶縁膜６０上のＣｕ膜７６及びバリアメタル７４を研磨により除去し、ビアホール６６内に埋め込まれバリアメタル７４及びＣｕ膜７６を含むコンタクトプラグ７７ａと、配線溝７２内に埋め込まれバリアメタル７４及びＣｕ膜７６を含む配線７７ｂとを一体且つ一括して形成する。
【０１６５】
本実施形態では、コンタクトプラグ７７ａ及び配線７７ｂを形成する際の研磨工程において絶縁膜６０をも除去している。絶縁膜６０はビアホール６６及び配線溝４６を形成する際のハードマスクとして用いるものであるが、一般的に層間絶縁膜５４の材料よりも誘電率の高い材料により形成される。そこで、本実施形態では、層間絶縁膜の低誘電率化の観点から、コンタクトプラグ７７ａ及び配線７７ｂを形成する際の研磨工程において絶縁膜６０をも除去している。研磨により絶縁膜６０を除去する場合、この研磨工程により、下層の層間絶縁膜５４内には、Ｓｉ−ＯＨが生成されたダメージ層が形成される。
【０１６６】
次いで、例えば図１９に示す第４実施形態による半導体装置の製造方法と同様にして、シラン化合物による処理及び紫外線照射を行い、コンタクトプラグ７７ａ及び配線７７ｂを形成する際の研磨によって層間絶縁膜５４内に導入されたダメージを修復する（図２５）。
【０１６７】
研磨により絶縁膜６０まで除去する場合、下層の層間絶縁膜５４内にダメージが導入され、層間絶縁膜５４の誘電率が増加することがある。しかしながら、上述のダメージ修復処理を行うことにより層間絶縁膜５４内に導入されたダメージが修復され、層間絶縁膜５４の誘電率が増加するのを防止することができる。また、絶縁膜６０を除去することで、層間絶縁膜の更なる低誘電率化を図ることができる。
【０１６８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＣ：Ｏ：Ｈ膜を堆積し、ＳｉＣ：Ｏ：Ｈ膜の絶縁膜７８を形成する（図２６）。
【０１６９】
この後、必要に応じて上記と同様の工程を適宜繰り返し、図示しない第３層目の配線等を形成し、本実施形態による半導体装置を完成する。
【０１７０】
このように、本実施形態によれば、絶縁膜を加工する際の加工ダメージによる絶縁膜の誘電率の増加を回復させるとともに、大気放置による誘電率の増加を防止することができる。これにより、低誘電率で信頼性の高い絶縁膜を得ることができるので、この絶縁膜を例えば多層配線構造の層間絶縁膜に適用することにより、半導体装置の応答速度を高速化することができる。
【０１７１】
［変形実施形態］
本発明は、上記実施形態に開示の半導体装置の構造及びその製造方法に限定されるものではなく、シリカ系絶縁膜を有する半導体装置の製造に広く適用することができる。半導体装置を形成する各層の膜厚や構成材料についても、適宜変更することができる。
【実施例】
【０１７２】
［実施例１］
テトラエトキシシラン２０．８ｇ（０．１ｍｏｌ）、メチルトリエトキシシラン１７．８ｇ（０．１ｍｏｌ）、グリシドキシプロピルトリメトキシシラン２３．６ｇ（０．１ｍｏｌ）、メチルイソブチルケトン３９．６ｇ、２００ｍｌを反応容器に仕込み、１％のテトラメチルアンモニウムハイドロオキサイド水溶液を１６．２ｇ（０．９ｍｏｌ）を１０分間で滴下し、滴下終了後２時間の熟成反応を行った。
【０１７３】
次に、硫酸マグネシウム５ｇを添加して過剰の水分を除去した後、ロータリーエバポレータによって、熟成反応により生成したエタノールを反応溶液が５０ｍｌになるまで除去した。得られた反応溶液にメチルイソブチルケトンを２０ｍｌ添加し、多孔質シリカ前駆体塗布溶液を作製した。
【０１７４】
作製した多孔質シリカ前駆体塗布溶液を低抵抗基板上にスピンコートし、２５０℃、３分間のプリベークを行った後、ＦＴ−ＩＲを用いて９５０ｃｍ−１付近のＳｉ−ＯＨの吸収強度から算出したところ、架橋率は７５％であった。
【０１７５】
次いで、このように作製した多孔質シリカ前駆体塗布溶液を、膜厚が４００ｎｍとなるように、スピンコート法によりシリコン基板３００上に塗布した。
【０１７６】
次いで、シリコン基板２００上に塗布した多孔質シリカ前駆体塗布溶液を、２５０℃、３分間の条件でプリベークした。
【０１７７】
次いで、窒素雰囲気の電気炉にて４００℃、３０分間の条件で、プリベークした多孔質シリカ前駆体塗布溶液のキュアを行い、シリカ系多孔質絶縁膜３０２を形成した（図２７（ａ））。
【０１７８】
次いで、このように形成したシリカ系多孔質絶縁膜３０２を、ＲＩＥエッチャーにて、エッチングガスとしてＣＨＦ３／ＣＦ４の混合ガスを用い、ＣＨＦ３流量を５０ｓｃｃｍ、ＣＦ４流量を１００ｓｃｃｍ、チャンバ圧力を５０ｍＴｏｒｒ、パワーを２００Ｗとして、膜厚が２００ｎｍになるようにドライエッチングした。なお、これにより、シリカ系多孔質絶縁膜３０２は、膜厚が減少するとともに、表面にダメージ層３０４が形成される（図２７（ｂ））。
【０１７９】
次いで、ドライエッチングを行ったシリカ系多孔質絶縁膜３０２上に、ヘキサメチルジシラザンを３ｃｃ滴下し、１０００ｒｐｍ、６０秒の条件でスピンコートを行った。
【０１８０】
次いで、ホットプレートにて、１２０℃、６０秒のベーク処理と、２５０℃、６０秒のベーク処理とを、この順で行った。なお、これにより、ダメージ層３０４は修復され、シリカ系多孔質絶縁膜３０２の表面には修復層３０６が形成される（図２７（ｃ））。
【０１８１】
次いで、基板を窒素雰囲気中で４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）により、シリカ系多孔質絶縁膜に波長２００〜６００ｎｍの紫外線を１０分間照射した（図２７（ｄ））。
【０１８２】
表１に、各工程後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜３０２の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０１８３】
表１に示すように、シリカ系多孔質絶縁膜３０２の成膜直後の誘電率は２．２４であった。この膜にドライエッチングを施すことにより、ダメージ層３０４の形成によって誘電率は２．８６まで上昇した。その後、シラン化合物による回復処理を行うことにより、誘電率は２．３６まで回復したが、成膜直後の値までは戻らかなった。しかしながら、シラン化合物による回復処理の後に更に紫外線照射を行うことにより、誘電率は成膜直後の値に近い２．２６まで回復した。更に、１週間の大気放置を行った後も、誘電率は２．２５であり、成膜直後に低い値を維持していた。
【０１８４】
［実施例２］
図２７（ｄ）の工程において光照射の代わりに電子線照射を行うほかは実施例１の場合と同様にして、評価試料を作製した。電子線照射は、真空中で基板を４００℃に加熱し、加速電圧を１０ｋＶとして１分間照射することにより行った。
【０１８５】
表１に、各工程後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０１８６】
表１に示すように、シリカ系多孔質絶縁膜の成膜直後の誘電率は２．２４であった。この膜にドライエッチングを施すことにより、ダメージ層の形成によって誘電率は２．８６まで上昇した。その後、シラン化合物による回復処理を行うことにより、誘電率は２．３６まで回復したが、成膜直後の値までは戻らかなった。しかしながら、シラン化合物による回復処理の後に更に電子線照射を行うことにより、誘電率は成膜直後の値に近い２．２８まで回復した。更に、１週間の大気放置を行った後も、誘電率は２．２６であり、成膜直後に低い値を維持していた。
【０１８７】
［比較例１］
図２７（ｄ）の工程において光照射及び電子線照射を行わないほかは実施例１及び実施例２の場合と同様にして、評価試料を作製した。
【０１８８】
表１に、各工程後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０１８９】
表１に示すように、シリカ系多孔質絶縁膜の成膜直後の誘電率は２．２４であった。この膜にドライエッチングを施すことにより、ダメージ層の形成によって誘電率は２．８６まで上昇した。その後、シラン化合物による回復処理を行うことにより、誘電率は２．３６まで回復したが、成膜直後の値までは戻らかなった。その後、光照射及び電子線照射を行わずに１週間の大気放置を行ったところ、誘電率は２．５２まで増加した。
【０１９０】
【表１】
0005304033.tif 000002
【０１９１】
［実施例３］
上記第２実施形態による半導体装置の製造方法により、第３層目の配線層までを形成した。なお、第３層目の配線層は、第２層目の配線層と同様のプロセス条件により形成した。
【０１９２】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９１％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．６０であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０１９３】
［実施例４］
シラン化合物によるダメージ修復処理後の紫外線照射を、ヘリウム雰囲気中で行うほかは、実施例３と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、ヘリウム雰囲気中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０１９４】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９４％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．５８であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０１９５】
［実施例５］
シラン化合物によるダメージ修復処理後の紫外線照射を、アルゴン雰囲気中で行うほかは、実施例３と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、アルゴン雰囲気中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０１９６】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９３％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．６１であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０１９７】
［実施例６］
シラン化合物によるダメージ修復処理後の紫外線照射を、真空中で行うほかは、実施例３と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、真空中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０１９８】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９６％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．５２であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０１９９】
［実施例７］
シラン化合物によるダメージ修復処理後に、紫外線照射の代わりに電子線照射を行うほかは、実施例３と同様のプロセスで半導体装置を製造した。電子線照射は、真空中で基板を４００℃に加熱した状態で、加速電圧１０ｋＶで１分間照射することにより行った。
【０２００】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９０％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．６３であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２０１】
［比較例２］
実施例３のプロセスにおいて、シラン化合物によるダメージ修復処理、並びに光照射及び電子線照射処理を行わずに、半導体装置を製造した。
【０２０２】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、７２％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．９６であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、ビア個数の４５％で抵抗上昇が認められた。
【０２０３】
［比較例３］
実施例３のプロセスにおいて、シラン化合物によるダメージ修復処理のみを行い、光照射及び電子線照射処理を行わずに、半導体装置を製造した。
【０２０４】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、８１％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．８２であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、ビア個数の１８％で抵抗上昇が認められた。
【０２０５】
［実施例８］
テトラエトキシシラン２０．８ｇ（０．１ｍｏｌ）、メチルトリエトキシシラン１７．８ｇ（０．１ｍｏｌ）、グリシドキシプロピルトリメトキシシラン２３．６ｇ（０．１ｍｏｌ）、メチルイソブチルケトン３９．６ｇ、２００ｍｌを反応容器に仕込み、１％のテトラメチルアンモニウムハイドロオキサイド水溶液を１６．２ｇ（０．９ｍｏｌ）を１０分間で滴下し、滴下終了後２時間の熟成反応を行った。
【０２０６】
次に、硫酸マグネシウム５ｇを添加して過剰の水分を除去した後、ロータリーエバポレータによって、熟成反応により生成したエタノールを反応溶液が５０ｍｌになるまで除去した。得られた反応溶液にメチルイソブチルケトンを２０ｍｌ添加し、配線分離層用の多孔質シリカ前駆体塗布溶液を作製した。
【０２０７】
作製した多孔質シリカ前駆体塗布溶液を低抵抗基板上にスピンコートし、２５０℃、３分間のプリベークを行った後、ＦＴ−ＩＲを用いて９５０ｃｍ−１付近のＳｉ−ＯＨの吸収強度から算出したところ、架橋率は７５％であった。
【０２０８】
次いで、このように作製した多孔質シリカ前駆体塗布溶液を、膜厚が４００ｎｍとなるように、スピンコート法により下地基板２００としてのシリコン基板上に塗布した。
【０２０９】
次いで、下地基板２００上に塗布した多孔質シリカ前駆体塗布溶液を、２５０℃、３分間の条件でプリベークした。
【０２１０】
次いで、窒素雰囲気の電気炉にて４００℃、３０分間の条件で、プリベークした多孔質シリカ前駆体塗布溶液のキュアを行い、シリカ系多孔質絶縁膜２０２を形成した（図１６（ａ）参照）。
【０２１１】
次いで、このように形成したシリカ系多孔質絶縁膜２０２を、化学的機械的研磨（ＣＭＰ）装置にて研磨した。なお、これにより、シリカ系多孔質絶縁膜２０２は、膜厚が減少するとともに、表面にダメージ層２０４が形成される（図１６（ｂ）参照）。
【０２１２】
次いで、研磨したシリカ系多孔質絶縁膜２０２の表面を、０．５％の弗酸水溶液で洗浄した。
【０２１３】
次いで、研磨したシリカ系多孔質絶縁膜２０２上に、ヘキサメチルジシラザンを３ｃｃ滴下し、１０００ｒｐｍ、６０秒の条件でスピンコートを行った。
【０２１４】
次いで、ホットプレートにて、１２０℃、６０秒のベーク処理と、２５０℃、６０秒のベーク処理とを、この順で行った。なお、これにより、ダメージ層２０４は修復され、シリカ系多孔質絶縁膜２０２の表面には修復層２０６が形成される（図１６（ｃ）参照）。
【０２１５】
次いで、基板を窒素雰囲気中で４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）により、シリカ系多孔質絶縁膜に波長２００〜６００ｎｍの紫外線を１０分間照射した（図１５（ｄ））。
【０２１６】
表２に、各工程後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜２０２の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０２１７】
表２に示すように、シリカ系多孔質絶縁膜２０２の成膜直後の誘電率は２．２４であった。この膜を研磨することにより、ダメージ層２０４の形成によって誘電率は３．１２まで上昇した。その後、シラン化合物による回復処理を行うことにより、誘電率は２．３９まで回復したが、成膜直後の値までは戻らかなった。しかしながら、シラン化合物による回復処理の後に更に紫外線照射を行うことにより、誘電率は成膜直後の値に近い２．２５まで回復した。更に、１週間の大気放置を行った後も、誘電率は２．２５であり、成膜直後に低い値を維持していた。
【０２１８】
［実施例９］
図１６（ｄ）の工程において光照射の代わりに電子線照射を行うほかは実施例８の場合と同様にして、評価試料を作製した。電子線照射は、真空中で基板を４００℃に加熱し、加速電圧を１０ｋＶとして１分間照射することにより行った。
【０２１９】
表２に、各工程後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０２２０】
表２に示すように、シリカ系多孔質絶縁膜２０２の成膜直後の誘電率は２．２４であった。この膜を研磨することにより、ダメージ層２０４の形成によって誘電率は３．１２まで上昇した。その後、シラン化合物による回復処理を行うことにより、誘電率は２．３９まで回復したが、成膜直後の値までは戻らかなった。しかしながら、シラン化合物による回復処理の後に更に紫外線照射を行うことにより、誘電率は成膜直後の値に近い２．２５まで回復した。更に、１週間の大気放置を行った後も、誘電率は２．２６であり、成膜直後に低い値を維持していた。
【０２２１】
［比較例４］
図１６（ｄ）の工程において光照射及び電子線照射を行わないほかは実施例１及び実施例２の場合と同様にして、評価試料を作製した。
【０２２２】
表２に、各工程後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０２２３】
表２に示すように、シリカ系多孔質絶縁膜の成膜直後の誘電率は２．２４であった。この膜を研磨することにより、ダメージ層２０４の形成によって誘電率は３．１２まで上昇した。その後、シラン化合物による回復処理を行うことにより、誘電率は２．３９まで回復したが、成膜直後の値までは戻らかなった。その後、光照射及び電子線照射を行わずに１週間の大気放置を行ったところ、誘電率は２．５５まで増加した。
【０２２４】
【表２】
0005304033.tif 000003
【０２２５】
［実施例１０］
図１６（ｄ）の工程において光照射の際の熱処理温度を変更したほかは、実施例８の場合と同様にして、評価試料を作製した。光照射の際の熱処理温度は、３０℃、６０℃、１００℃、１５０℃、２００℃、２５０℃、３００℃、３５０℃、４００℃とし、それぞれについて評価試料を作製した。
【０２２６】
表３に、評価試料作製直後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０２２７】
表３に示すように、各評価試料の作製直後におけるシリカ系多孔質絶縁膜２０２の誘電率は、２．２４〜２．２６とほぼ一定であった。また、１週間の大気放置を行った後も、誘電率は２．２４〜２．２６であり、評価試料作製直後と同等の低い値を維持していた。
【０２２８】
［実施例１１］
図１６（ｄ）の工程において電子線照射の際の熱処理温度を変更したほかは、実施例９の場合と同様にして、評価試料を作製した。電子線照射の際の熱処理温度は、３０℃、６０℃、１００℃、１５０℃、２００℃、２５０℃、３００℃、３５０℃、４００℃とし、それぞれについて評価試料を作製した。
【０２２９】
表３に、評価試料作製直後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０２３０】
表３に示すように、各評価試料の作製直後におけるシリカ系多孔質絶縁膜２０２の誘電率は、２．２４〜２．２６とほぼ一定であった。また、１週間の大気放置を行った後も、誘電率は２．２４〜２．２６であり、評価試料作製直後と同等の低い値を維持していた。
【０２３１】
［比較例５］
図１６（ｄ）の工程において光照射及び電子線照射を行わないほかは実施例１０及び実施例１１の場合と同様にして、評価試料を作製した。
【０２３２】
表３に、評価試料作成直後並びに１週間の大気放置後におけるシリカ系多孔質絶縁膜の誘電率を水銀プローバで測定した容量から算出した結果をまとめる。
【０２３３】
表３に示すように、各評価試料の作製直後におけるシリカ系多孔質絶縁膜２０２の誘電率は、２．３４〜２．３９と、光照射又は電子線照射を行った実施例１０，１１の場合よりも高かった。また、１週間の大気放置を行ったところ、誘電率は２．５２〜２．５６まで増加した。
【０２３４】
【表３】
0005304033.tif 000004
【０２３５】
［実施例１２］
上記第４実施形態による半導体装置の製造方法により、第３層目の配線層までを形成した。ドライエッチング並びに研磨の後に行うシラン化合物によるダメージ修復処理後の紫外線照射は、窒素雰囲気中で行った。なお、第３層目の配線層は、第２層目の配線層と同様のプロセス条件により形成した。
【０２３６】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９１％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．６０であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２３７】
［実施例１３］
ドライエッチング並びに研磨の後に行うシラン化合物によるダメージ修復処理後の紫外線照射を、ヘリウム雰囲気中で行うほかは、実施例１２と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、ヘリウム雰囲気中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０２３８】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９４％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．５８であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２３９】
［実施例１４］
ドライエッチング並びに研磨の後に行うシラン化合物によるダメージ修復処理後の紫外線照射を、アルゴン雰囲気中で行うほかは、実施例１２と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、アルゴン雰囲気中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０２４０】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９３％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．６１であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２４１】
［実施例１５］
ドライエッチング並びに研磨の後に行うシラン化合物によるダメージ修復処理後の紫外線照射を、真空中で行うほかは、実施例１２と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、真空中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０２４２】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９６％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．５２であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２４３】
［実施例１６］
シラン化合物によるダメージ修復処理後に、紫外線照射の代わりに電子線照射を行うほかは、実施例１２と同様のプロセスで半導体装置を製造した。電子線照射は、真空中で基板を４００℃に加熱した状態で、加速電圧１０ｋＶで１分間照射することにより行った。
【０２４４】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９０％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．６３であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２４５】
［比較例６］
実施例１２のプロセスにおいて、シラン化合物によるダメージ修復処理、並びに光照射及び電子線照射処理を行わずに、半導体装置を製造した。
【０２４６】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、７２％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．８２であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、ビア個数の４５％で抵抗上昇が認められた。
【０２４７】
［比較例７］
実施例１２のプロセスにおいて、シラン化合物によるダメージ修復処理のみを行い、光照射及び電子線照射処理を行わずに、半導体装置を製造した。
【０２４８】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、８１％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．８２であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、ビア個数の１８％で抵抗上昇が認められた。
【０２４９】
［実施例１７］
上記第５実施形態による半導体装置の製造方法により、第３層目の配線層までを形成した。ドライエッチング並びに研磨の後に行うシラン化合物によるダメージ修復処理後の紫外線照射は、窒素雰囲気中で行った。なお、第３層目の配線層は、第２層目の配線層と同様のプロセス条件により形成した。
【０２５０】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９４％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．４９であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２５１】
［実施例１８］
ドライエッチング並びに研磨の後に行うシラン化合物によるダメージ修復処理後の紫外線照射を、ヘリウム雰囲気中で行うほかは、実施例１７と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、ヘリウム雰囲気中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０２５２】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９６％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．４７であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２５３】
［実施例１９］
ドライエッチング並びに研磨の後に行うシラン化合物によるダメージ修復処理後の紫外線照射を、アルゴン雰囲気中で行うほかは、実施例１７と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、アルゴン雰囲気中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０２５４】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９７％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．４７であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２５５】
［実施例２０］
ドライエッチング並びに研磨の後に行うシラン化合物によるダメージ修復処理後の紫外線照射を、真空中で行うほかは、実施例１７と同様のプロセスで半導体装置を製造した。具体的には、ダメージ修復処理後の紫外線照射を、真空中で基板を４００℃に加熱した状態で、高圧水銀ランプ（ウシオ電機社製、ＵＶＬ−７０００Ｈ４−Ｎ）を用い、波長が２００〜６００ｎｍの紫外線を１０分間照射することにより行った。
【０２５６】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９５％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．４６であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２５７】
［実施例２１］
シラン化合物によるダメージ修復処理後に、紫外線照射の代わりに電子線照射を行うほかは、実施例１７と同様のプロセスで半導体装置を製造した。電子線照射は、真空中で基板を４００℃に加熱した状態で、加速電圧１０ｋＶで１分間照射することにより行った。
【０２５８】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、９３％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．４７であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、抵抗上昇は認められなかった。
【０２５９】
［比較例８］
実施例１７のプロセスにおいて、シラン化合物によるダメージ修復処理、並びに光照射及び電子線照射処理を行わずに、半導体装置を製造した。
【０２６０】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、６５％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．７６であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、ビア個数の５８％で抵抗上昇が認められた。
【０２６１】
［比較例９］
実施例１７のプロセスにおいて、シラン化合物によるダメージ修復処理のみを行い、光照射及び電子線照射処理を行わずに、半導体装置を製造した。
【０２６２】
試作した半導体装置の多層配線を用いて１００万個の連続ビアの歩留まりを測定したところ、６７％であった。また、層間絶縁膜の実効的な誘電率を層間容量により測定したところ、２．７５であった。また、２００℃、１０００時間の高温放置を行った後に配線抵抗を測定したところ、ビア個数の２６％で抵抗上昇が認められた。
【０２６３】
以上の実施形態に関し、更に以下の付記を開示する。
【０２６４】
（付記１）  半導体基板上に、シリカ系の絶縁材料の絶縁膜を形成する工程と、
前記絶縁膜を加工する工程と、
加工した前記絶縁膜にシラン化合物を作用させることにより、疎水化する工程と、
前記絶縁膜に光照射又は電子線照射を行う工程と
を有することを特徴とする半導体装置の製造方法。
【０２６５】
（付記２）  付記１記載の半導体装置の製造方法において、
前記絶縁膜を加工する工程では、ドライエッチングにより前記絶縁膜を加工する
ことを特徴とする半導体装置の製造方法。
【０２６６】
（付記３）  付記１記載の半導体装置の製造方法において、
前記絶縁膜を加工する工程では、研磨により前記絶縁膜を加工する
ことを特徴とする半導体装置の製造方法。
【０２６７】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜を加工する工程の後、前記絶縁膜に前記シラン化合物を作用させる工程の前に、前記絶縁膜を、酸素、アルゴン、水素若しくは窒素、又はこれらから選択される複数のガスの混合ガスのプラズマで処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２６８】
（付記５）  付記４記載の半導体装置の製造方法において、
前記絶縁膜をプラズマで処理する工程では、前記絶縁膜を加工する工程で生成され前記絶縁膜に付着する副生成物を除去する
ことを特徴とする半導体装置の製造方法。
【０２６９】
（付記６）  付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜を加工する工程の後、前記絶縁膜に前記シラン化合物を作用させる工程の前に、前記絶縁膜を加工する工程で生成され前記絶縁膜に付着する副生成物を、薬液により除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２７０】
（付記７）  付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜に光照射又は電子線照射を行う工程は、３０〜４００℃の温度範囲で行う
ことを特徴とする半導体装置の製造方法。
【０２７１】
（付記８）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜に光照射又は電子線照射を行う工程は、酸素濃度が１５０ｐｐｍ以下の雰囲気で行う
ことを特徴とする半導体装置の製造方法。
【０２７２】
（付記９）  付記８記載の半導体装置の製造方法において、
前記雰囲気は、窒素、ヘリウム若しくはアルゴン、又はこれらから選択される複数のガスの混合ガスの雰囲気である
ことを特徴とする半導体装置の製造方法。
【０２７３】
（付記１０）  付記８記載の半導体装置の製造方法において、
前記雰囲気は、真空である
ことを特徴とする半導体装置の製造方法。
【０２７４】
（付記１１）  付記１乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜にシラン化合物を作用させる工程は、２０〜３５０℃の温度範囲で行う
ことを特徴とする半導体装置の製造方法。
【０２７５】
（付記１２）  付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜にシラン化合物を作用させる工程では、前記シラン化合物を含む蒸気を前記絶縁膜に照射する
ことを特徴とする半導体装置の製造方法。
【０２７６】
（付記１３）  付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜にシラン化合物を作用させる工程では、前記シラン化合物を、前記絶縁膜上にスピンコート法により塗布する
ことを特徴とする半導体装置の製造方法。
【０２７７】
（付記１４）  付記１３記載の半導体装置の製造方法において、
前記シラン化合物を前記絶縁膜上に塗布した後、５０〜３５０℃の温度範囲で加熱する
ことを特徴とする半導体装置の製造方法。
【０２７８】
（付記１５）  付記１乃至１４のいずれか１項に記載の半導体装置の製造方法において、
前記シラン化合物は、シラザン系シラン化合物、アミド系シラン化合物、アルコキシ系シラン化合物、又はアセトキシ系シラン化合物である
ことを特徴とする半導体装置の製造方法。
【０２７９】
（付記１６）  付記１乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜は、多孔質シリカ系絶縁膜を含む積層膜である
ことを特徴とする半導体装置の製造方法。
【０２８０】
（付記１７）  付記１乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜は、プラズマＣＶＤ法により成膜したＳｉＯＣ膜を含む積層膜である
ことを特徴とする半導体装置の製造方法。
【０２８１】
（付記１８）  半導体基板上に、シリカ系の絶縁材料の絶縁膜を形成する工程と、
前記絶縁膜に、ドライエッチングにより開口部を形成する工程と、
前記開口部が形成された前記絶縁膜上に、導電膜を形成する工程と、
前記絶縁膜上の導電膜を研磨により除去し、前記開口部内に埋め込まれた前記導電膜を含む配線を形成する工程とを有し、
前記開口部を形成する工程と前記導電膜を形成する工程との間、及び前記配線を形成する工程の後の少なくとも一方に、前記絶縁膜にシラン化合物を作用させることにより疎水化する工程と、前記絶縁膜に光照射又は電子線照射を行う工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０２８２】
（付記１９）  付記１８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、第１の絶縁膜と、前記第１の絶縁膜上に形成された前記第２の絶縁膜を形成し、
前記配線を形成する工程では、前記導電膜とともに前記第２の絶縁膜を除去する
ことを特徴とする半導体装置の製造方法。
【０２８３】
（付記２０）  付記１９記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記開口部を形成する際のハードマスクである
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２８４】
【図１】図１は、本発明の第１実施形態による半導体装置の製造方法を示すフローチャートである。
【図２】図２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】図３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】図４は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】図５は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】図６は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】図７は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】図８は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】図９は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１０】図１０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１１】図１１は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１２】図１２は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１３】図１３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１４】図１４は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１５】図１５は、本発明の第３実施形態による半導体装置の製造方法を示すフローチャートである。
【図１６】図１６は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図１７】図１７は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】図１８は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】図１９は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２０】図２０は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２１】図２１は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２２】図２２は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２３】図２３は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２４】図２４は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２５】図２５は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２６】図２６は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２７】本発明の効果を検証するために用いた評価試料の製造方法を示す工程断面図である。
【符号の説明】
【０２８５】
１０…半導体基板
１２…素子分離膜
１４…素子領域
１６…ゲート絶縁膜
１８…ゲート電極
２２…ソース／ドレイン領域
２４…ＭＯＳトランジスタ
２６…層間絶縁膜
２８…ストッパ膜
３０…コンタクトホール
３２，４８，７４…バリアメタル
３４…タングステン膜
３５，７７ａ…コンタクトプラグ
３６，４０，５２，５６，６０，７８…絶縁膜
３８，５４，５８…多孔質の層間絶縁膜
４２，６２，６８…フォトレジスト膜
４４，６４，７０…開口部
４６，７２…配線溝
５０，７６…Ｃｕ膜
５１，７７ｂ…配線
５２，７８…Ｃｕ拡散防止用の絶縁膜
６６…ビアホール
１００…下地基板
１０２…絶縁膜
１０４…ハードマスク
１０６…フォトレジスト膜
１０８，１１０…開口部
１１２…ダメージ層
１１４…側壁堆積物
１１６…修復層
２００…下地基板
２０２…絶縁膜
２０４…ダメージ層
２０６…修復層
３００…シリコン基板
３０２…シリカ系多孔質絶縁膜
３０４…ダメージ層
３０６…修復層
【図１】
0005304033.tif 000005
【図２】
0005304033.tif 000006
【図３】
0005304033.tif 000007
【図４】
0005304033.tif 000008
【図５】
0005304033.tif 000009
【図６】
0005304033.tif 000010
【図７】
0005304033.tif 000011
【図８】
0005304033.tif 000012
【図９】
0005304033.tif 000013
【図１０】
0005304033.tif 000014
【図１１】
0005304033.tif 000015
【図１２】
0005304033.tif 000016
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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