(57)【特許請求の範囲】
【請求項１】
複数のドライバと、
当該ドライバのそれぞれの出力に設けられた複数のワード線と、
当該ドライバに接続された複数の主入力線であって、当該主入力線は第１の方向に配向されるものと、
当該ドライバに接続される複数の２次入力線であって、当該２次入力線は第１の方向に配向されるものと、
当該主入力線の各々に接続されるローカル・デコード線と、
当該ローカル・デコード線に接続されるデコード線であって、当該デコード線は第１の方向に配向されるものと、そして
当該デコード線に接続されるクラスタ・デコード線とからなり、
当該クラスタ・デコード線および当該２次入力線により供給される信号に基づき、当該ワード線のうちの少なくとも１を選択するよう構成され、
前記各クラスタ・デコード線は、前記第１の方向に対して垂直な第２の方向に配向され、対応する前記デコード線の相互接続点で、またはそれを越えたわずかな距離で終端するよう形成され、前記各デコード線は、対応する前記ローカル・デコード線の基端に接続され、最も長い前記クラスタ・デコード線は、最も短い前記クラスタ・デコード線の隣に設けられ、そして前記クラスタ・デコード線は、前記クラスタ・デコード線全体に、隣接する前記クラスタ・デコード線間の長さの差異の大きさの総和を最大にするよう配置される
ワード線デコーダ。
【請求項２】
前記ドライバ、前記主入力線および前記２次入力線は、第１のドライバ・クラスタを規定し、更に、
全体でＮの追加のドライバ・クラスタと、
全体でＮの追加のローカル・デコード線であって、各々が対応する前記ドライバ・クラスタの当該主入力線に接続されるものと、
全体でＮの追加のデコード線であって、各々が対応する前記ローカル・デコード線に接続されるものと、
全体でＮの追加のクラスタ・デコード線であって、各々が対応する前記デコード線に接続されるもの
からなる請求項１に記載のワード線デコーダ。
【請求項３】
前記各デコード線は、隣接する前記ドライバ・クラスタ間のストラップ・セルに設けられる請求項２に記載のワード線デコーダ。
【請求項４】
少なくとも４つの前記ワード線を備える請求項１に記載のワード線デコーダ。
【請求項５】
前記ドライバは、論理的ＡＮＤゲートである請求項１に記載のワード線デコーダ。
【請求項６】
複数のワード線と、
複数のデータ・ビットを記憶するように構成された複数のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルであって、各セルは対応するワード線によって、アクティブにされるものと、
それぞれ、第１および第２の複数のデコード線に第１および第２の複数のデコード信号を供給するように構成された制御ロジックと、
当該制御ロジックからの入力信号に基づいて当該データ・ビットを読出し及び書込みするように構成された入出力アレイと、そして
ワード線デコーダであって、
複数のドライバ・クラスタ、各当該ドライバ・クラスタは
複数のドライバ（駆動回路）、各当該ドライバの出力は対応する当該ワード線に供給されるもの、
複数のローカル・デコード線、各当該ローカル・デコード線は第１の方向に配向された対応する複数の入力線を介して、対応する当該ドライバ・クラスタの当該ドライバに接続されたもの、そして
第１の方向において、配向される第３の複数のデコード線、当該デコード線の各々は対応する当該ローカル・デコード線と、前記第１の複数のデコード線のうちの１に接続されるものとをふくむワード線デコーダと
からなり、
前記第１の複数のデコード線の各々は、第１の方向に対して垂直な第２の方向に配向され、前記第３の複数のデコード線の対応する一つの相互接続点で、またはそれを過ぎたわずかな距離で終端するよう構成され、そして前記第３の複数のデコード線の各々は、最も近い対応するローカル・デコード線の基端に接続され、前記第１の複数のデコード線のうちの最も長い１つは、前記第１の複数のデコード線のうちの最も短い１つに、隣り合って設けられ、そして前記第１の複数のデコード線は、前記第１の複数のデコード線の全体に、前記第１の複数のデコード線の隣接するものの長さの差異の大きさの総和を最大にするよう配置される
メモリ素子。
【請求項７】
複数のドライバ・クラスタを備え、当該各ドライバ・クラスタは複数のドライバからなり、当該各ドライバの出力は、複数のワード線の中の対応する当該ワード線に供給され、  第１および第２の複数のデコード線にそれぞれ第１および第２の複数デコード信号を供給し、当該第１の複数のデコード線は、ドライバ・クラスタのうちの１つを選択するように構成され、そして当該第２の複数のデコード線は、選択されたドライバ・クラスタの当該ドライバのうちの１つを選択するように構成され、
第１の方向に配向する複数の入力線を備え、
複数のローカル・デコード線を備え、当該各ローカル・デコード線は、対応する当該入力線を経て、対応する当該ドライバ・クラスタの当該ドライバに接続され、そして、
第１の方向において、配向される第３の複数のデコード線を備え、当該第３の複数の各デコード線は、対応する当該ローカル・デコード線と当該第１の複数のデコード線のうちの１つとに接続され、
前記第１の複数のデコード線の各々は、第１の方向に対して垂直な第２の方向に配向され、前記第３の複数のデコード線の対応する一つの相互接続と、あるいはそれを過ぎたわずかな距離で終端するよう構成され、前記第３の複数のデコード線の各々は、対応する前記ローカル・デコード線の基端に接続され、そして前記第１の複数のデコード線うちの最も長い１つは、前記第１の複数デコード線のうちの最も短い１つに、隣り合って設けられる
回路のレイアウトを構成する方法。
【発明の詳細な説明】
【背景技術】
【０００１】
スタティック・ランダム・アクセス・メモリＲＡＭ（ＳＲＡＭ）は、リフレッシュする必要なく、双安定回路を使用してビットの形でデータを記憶する、半導体メモリの一種である。図１は、既知の形式のＳＲＡＭの回路図である。図１は、６Ｔ（６トランジスタ）として知られる構成の、６つの金属酸化膜半導体（ＭＯＳ）トランジスタを有するＳＲＡＭメモリーセル１００（ビットセルとしても知られる）を示すが、他の数のトランジスタを有するＳＲＡＭ構成も同様にありうる。ＮＭＯＳトランジスタ１１０およびＰＭＯＳトランジスタ１２０が結合してインバータを形成し、そしてＮＭＯＳトランジスタ１３０およびＰＭＯＳトランジスタ１４０が結合して別のインバータを形成する。２つのインバータは交差結合され、それぞれ、ノードＱおよびＱ＿ＩＮＶに記憶されるビットおよびその補数によって、双安定記憶装置を提供する。ＰＭＯＳトランジスタ１２０、１４０は電源電圧ＶＤＤに接続され、そしてＮＭＯＳトランジスタ１１０、１３０は接地ノードに接続される。ビット線ＢＬ、ＢＬ＿ＩＮＶにアクセスを提供するので、ＮＭＯＳトランジスタ１５０、１６０はアクセス・トランジスタとして知られている。アクセス・トランジスタ１５０、１６０の各々のゲートは、アクセス・トランジスタ１５０、１６０のビット線ＢＬ、ＢＬ＿ＩＮＶへの導通を制御する、ワード線ＷＬに接続される。
【０００２】
ビットセルには３つの異なる状態または動作モードがある。スタンバイモードにおいて、ワード線ＷＬはアサートされず、アクセス・トランジスタ１５０、１６０は、従ってビット線ＢＬ、ＢＬ＿ＩＮＶから切断されている。トランジスタ１１０、１２０およびトランジスタ１３０、１４０により構成される交差結合インバータは、それぞれ、ビットおよびその補数をノードＱおよびＱ＿ＩＮＶに保持するために、互いに補強しあう。読出しモードにおいて、ビット線ＢＬおよびＢＬ＿ＩＮＶは、第一のうちは論理的ハイ値（‘１’）にプリチャージされる。続いてワード線ＷＬがアサートされ、それによってアクセス・トランジスタ１５０、１６０を有効にする。ノードＱ、Ｑ＿ＩＮＶに記憶されたデータ値は、ビット線ＢＬ、ＢＬ＿ＩＮＶに転送される。例えば、ビットセル１００の内容が‘１’である場合（すなわち仮にＱが‘１’でＱ＿ＩＮＶが‘０’である場合）、ＢＬはハイのままであり、そして、ＢＬ＿ＩＮＶはトランジスタ１５０および１１０を通じて放電され、論理的ロー値（‘０’）となる。ビットセル１００の内容が‘０’である場合、ＢＬは‘０’のままで、ＢＬ＿ＩＮＶは‘１’まで引き上げられる。書込みモードにおいては、ＢＬを目標値にそしてＢＬ＿ＩＮＶをその補数にセットすることにより、ビットセル１００へ書込まれるべきデータ値が、ビット線ＢＬ、ＢＬ＿ＩＮＶに適用される。続いて、ワード線ＷＬはアサートされ、目標値が交差結合されたインバータにラッチされる。
【０００３】
図２は、複数のデータ・ビットを記憶するためにＳＲＡＭビットセルに接続されるように構成された、既知のワード線デコーダ２００の回路図である。複数のワード線ＷＬ［０］、ＷＬ［１］、．．．、ＷＬ［３１］はそれぞれのドライバ（駆動回路）２１０−０、２１０−１、．．．、２１０−３１（総称して２１０）の出力に設けられ、それは論理的ＡＮＤゲートであってもよい。対応するワード線がアサートされているか（論理的ハイ値に）どうかを判定するために、各ドライバ２１０は、デコーダ線ＤＥＡ［０］、ＤＥＡ［１］、ＤＥＢ［０］、ＤＥＢ［１］およびＤＥＣ［０］、．．．、ＤＥＣ［７］に、例えば相互接続を使用して、接続される複数の入力線を有する。図２では、３２本のワード線を有する実施例の構成が示されている。従って、ｌｏｇ２３２（または５）ビットの情報が、ドライバ２１０を選択するために用いられる。この例では、５ビットは、１ビットの情報に寄与するデコード線ＤＥＡ［０］、ＤＥＡ［１］、１ビットの情報に寄与するデコード線ＤＥＢ［０］、ＤＥＢ［１］、および３ビットの情報に寄与するデコード線ＤＥＣ［０］、．．．、ＤＥＣ［７］により供給される。図２の実施例の３本の入力線を使用することにより、ドライバ２１０は、したがって、可能な３２の異なる入力の組合せで示される。例えば、デコード線ＤＥＣ［１］、ＤＥＢ［１］およびＤＥＡ［１］は、ワード線ＷＬ［７］をアサートするために、アサートに（論理的ハイ）される。
【発明の概要】
【課題を解決するための手段】
【０００４】
いくつかの実施形態で、ワード線デコーダが開示される。ワード線デコーダは、複数のドライバ、ドライバのそれぞれの出力に設けられた複数のワード線、そしてドライバに接続されて第１の方向に配向された複数の第１の入力線を備える。ワード線デコーダは、ドライバに接続されて第１の方向に配向された複数の第２の入力線も備える。また、ワード線デコーダは、第１の入力線の各々に接続されたローカル・デコード線を備える。ワード線デコーダは、ローカル・デコード線に接続され、第１の方向に配向されたデコード線も備える。クラスタ・デコード線はデコード線に接続される。ワード線デコーダは、クラスタ・デコード線および第２の入力線により供給される信号に基づいて、ワード線のうちの少なくとも１つを選択するように構成される。
【０００５】
いくつかの実施形態で、メモリ素子は、複数のワード線、複数のデータ・ビットを記憶するように構成された複数のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル、制御ロジック（制御論理回路）、入出力アレイ、そしてワード線デコーダを備える。各ＳＲＡＭセルは、対応するワード線によってアクティブにされる。制御ロジックは、それぞれ、第1及び第２の複数のデコード線に第１および第２の複数のデコード信号を供給するように構成される。入出力アレイは、制御ロジックからの入力に基づいてデータ・ビットの読出し書込みを行うように構成される。ワード線デコーダには、複数のドライバ・クラスタ、複数のローカル・デコード線および第３の複数のデコード線を備える。各ドライバ・クラスタは、複数のドライバを備え、各ドライバの出力は対応するワード線へ供給される。各ローカル・デコード線は、第１の方向に配向した複数の入力線の対応するものを通じて、対応するドライバ・クラスタのドライバに接続される。第３の複数のデコード線は、対応するローカル・デコード線に、そして第１の複数のデコード線の１つに、各デコード線が接続して、第１の方向で配向される。
【０００６】
いくつかの実施態様で、回路配置を構成する方法が開示される。複数のドライバ・クラスタが設けられる。各ドライバ・クラスタは、複数のドライバを備える。各ドライバの出力は、複数のワード線のなかの対応するワード線へ供給する。第１および第２の複数のデコード信号は、それぞれ、第１および第２の複数のデコード線に供給される。第１の複数のデコード線は、ドライバ・クラスタのうちの１つを選択するように構成され、そして第２の複数のデコード線は、選択されたドライバ・クラスタのドライバの１つを選択するように構成される。第１の方向に配向される複数の入力線が設けられる。複数のローカル・デコード線が設けられる。各ローカル・デコード線は、対応する入力線経由で、対応するドライバ・クラスタのドライバに接続される。第１の方向に配向された第３の複数のデコード線も設けられる。第３の複数のデコード線の各々は、対応するローカル・デコード線と、第１の複数のデコード線の１つに接続される。
【０００７】
以下は図の構成要素から明らかであろう。これらの図は説明の便宜のために提供され、必ずしも一定の縮尺で作成されてはいない。
【図面の簡単な説明】
【０００８】
【図１】スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）ビットセルの回路図である。
【図２】複数のデータ・ビットを記憶するためにＳＲＡＭビットセルに接続するよう構成されたワード線デコーダの回路図である。
【図３】実施態様によるワード線デコーダの回路図である。
【図４Ａ】実施形態によるワード線デコーダのクラスタ・デコード線のレイアウトの回路図である。
【図４Ｂ】実施形態によるワード線デコーダのクラスタ・デコード線のレイアウトの回路図である。
【図４Ｃ】実施形態によるワード線デコーダのクラスタ・デコード線のレイアウトの回路図である。
【図５】実施態様によるメモリ・システムのブロック図である。
【図６】実施態様によるメモリ・システムのストラップ・セル構成のブロック図である。
【図７】実施態様によるメモリ・バンクのアレイのブロック図である。
【発明を実施するための形態】
【０００９】
実施例のこの記載は添付の図面と共に読まれることを意図し、その図面は全記載の一部と見なされるべきものである。記載において、「下方の」、「上方の」、「水平の」、「垂直の」、「上の」「下の」、「上へ」、「下へ」、「上部」および「底部」およびその派生語（例えば、「水平に」、「垂直に」、「下方へ」、「上方へ」、その他）のような相対語は、考察中の図面に示されたあるいは描かれた方向に関するものと解釈されなければならない。これらの相対語は、記載の便宜のためのもので、装置が特定の方向に構成されるかあるいは操作されることを必要とするものではない。
【００１０】
図２のワード線デコーダ２００は、コンパイル可能なメモリとして単純化された、従来の構成で配置されている。デコード線および入力線により構成されるグリッド・レイアウトは簡単であるが、ワード線デコーダ２００は高い固有抵抗および容量をもちうる。このワード線デコーダの構成は、結果的に比較的高い結合容量および抵抗となる。デコード線の各々が、図２の最上部に対応するデコーダ２００の末端にまで、ずっと伸びている（すなわち、ワード線ＷＬ［３１］の入力線へずっと向かう）、このようなレイアウトはデコーダ・バスのために比較的大きい領域を必要とする。
【００１１】
図３はワード線デコーダ３００の回路図である。図３の実施例において、ワード線デコーダ３００は３２のワード線ＷＬ［０］、．．．、ＷＬ［３１］（総称してＷＬ）を有するが、別の数のワード線が同様に使用されてもよい。デコード線ＤＥＡ［０］、ＤＥＡ［１］、ＤＥＢ［０］、ＤＥＢ［１］が図３のように使用される場合、デコード線が２ビットの情報を提供して２２（すなわち、４）のワード線を選択するので、最低４本のワード線が使用される。ドライバ３１０−０、３１０−１、．．．、３１０−３１（総称して３１０）にはワード線ＷＬが設けられ、そしてドライバ３１０はクラスタ３２０−０、．．．、３２０−７（総称して３２０）内に配置される。図３の実施例において、各クラスタ３２０は４つのドライバ３１０を有し、結果として８つのクラスタとなる。しかしながら、異なる数のクラスタを使用してもよい。
【００１２】
各ドライバ３１０は３本の入力線を有するが、それは論理ＡＮＤゲートであってよい。ドライバ３１０−０の場合、ＳＡ０およびＳＢ０と表示された入力線のうちの２本は、２次入力線と呼ばれる。２次入力線はデコード線ＤＥＡ［０］、ＤＥＡ［１］、ＤＥＢ［０］およびＤＥＢ［１］に接続されるが、それらは補助デコード線と呼ばれる。クラスタ、例えば、クラスタ３２０−０の中で、第２のデコード線と共に補助デコード線が特定のドライバ３１０を決定する。例えば、クラスタ３２０―０では、補助デコード線ＤＥＡ［０］、ＤＥＡ［１］、ＤＥＢ［０］、ＤＥＢ［１］は、４つのドライバ３１０−０，３１０−１，３１０−２，３１０−３のうちの１つを選択する、２ビットの情報を供給する。各ドライバ３１０への３本目の入力線は、主入力線として知られている。ドライバ３１０−０、．．．、３１０−３１への主入力線は、図３でＰ０、．．．、Ｐ３１と表記される。主および２次入力線は第１の方向に配向され、それは図３の実施例で水平線と称してもよい。当該クラスタでは、クラスタの中のドライバ３１０への主入力線の全ては、第１の方向に対して垂直な第２の方向に配向されたローカル・デコード線を介して、共に接続される。第２の方向は、図３の実施例において、垂直と称してもよい。「水平」および「垂直」の用語は互いに相対的なものであることは理解されるべきである。ローカル・デコード線は、クラスタ３２０に対応する末尾番号を有する参照符号により表記される。例えば、クラスタ３２０−７の主入力線に接続するローカル・デコード線はＶＬＯＣＤＥＣ７と表記され、ここで接頭語「Ｖ」は便宜上垂直を示す。
【００１３】
各ローカル・デコード線は、ローカル・デコード線と垂直に交差するデコード線に接続され、後者のデコード線は便宜上水平デコード線と称することができ、接頭語「Ｈ」で表記されうる。例えば、水平デコード線ＨＤＥＣ７はローカル・デコード線ＶＬＣＤＥＣ７に接続される。用語「水平」は相対的で、水平デコード線が駆動回路３１０に入力線と同じ方向に配向されることを示すこと、と理解されるべきである。各水平デコード線は、ローカル・デコード線（すなわち、水平デコード線と直角をなす）と同方向に配向されるクラスタ・デコード線に接続される。クラスタ・デコード線ＤＥＣ［０］、．．．、ＤＥＣ［７］は、各クラスタ・デコード線が対応するクラスタを選択するので、そのように名づけられる。例えば、クラスタ・デコード線ＤＥＣ［０］は、クラスタ３２０−０を選択するが、それは、クラスタ・デコード線ＤＥＣ［０］は、それぞれ主入力線Ｐ０、Ｐ１、Ｐ２、Ｐ３を通してクラスタ３２０−０の駆動回路３１０−０、３１０−１、３１０−２、３１０−３の各々に、ローカル・デコード線ＶＬＯＣＤＥＣ０を介して接続されるから、である。
【００１４】
各種の実施形態は図３に示される特徴の異なる組み合わせ（部分集合）を有してもよいが、図３に示されるワード線デコーダ３００の具体例と従来のワード線デコーダ２００との間にはいくつかの差異がある。各クラスタ・デコード線は、その対応するクラスタに接続するのに、すなわち、その対応する水平デコード線との相互接続部までに十分な距離を延びるだけなので、ワード線デコーダ３００においては（デコーダ２００より）少ない回路でよい。例えば、クラスタ・デコード線ＤＥＣ［０］は、ワード線デコーダ３００の基端に近いところからからクラスタ３２０―０に付随する水平デコード線まで、またはその水平デコード線を過ぎたわずかな距離だけ、すなわち、ワード線デコーダ３００の末端にまでずっとということではなく、水平デコード線ＨＤＥＣ０まで、あるいはそれをわずかに過ぎたところまで延びる。ここで、用語「末端」および「基端」は、クラスタ３２０−０（第１のクラスタ）および３２０−３１（最後のクラスタ）がそれぞれ設けられたワード線デコーダ３００の端に対応する。従来のワード線デコーダ２００は、ワード線デコーダ３００とは対照的に、対応するクラスタの駆動回路の全てに接続される単一の水平デコード線を備えていない。各クラスタのための単一の水平デコード線によって、ワード線デコーダ３００は、ワード線デコーダ２００に対して水平方向（上記のように、用語「水平」は相対的）の回路を減じる。例えば、クラスタ３２０−７のために、ワード線デコーダ３００は、Ｘと表示されうる長さを有する４本の主入力線と、Ｙで表示されうる長さを有する１本の水平デコード線、そして全体の長さ４Ｘ＋Ｙを有する。対照的に、サービス駆動回路３１０−２８，３１０−２９、３１０−３０および３１０−３１について、従来のワード線デコーダは、各々長さ（Ｘ＋Ｙ）を有する４本の入力線を必要とし、全体の長さは４Ｘ＋４Ｙとなる。ローカル・デコード線、例えばＶＬＯＣＤＥＣ０、はデバイスの近くに配置されることができ、従来技術を超えた更なる優位性を備える。
【００１５】
クラスタ・デコード線ＤＥＣ［０］、．．．、ＤＥＣ［７］は、図３では特定の序列で配置される。すなわちこの序列は、図４Ａにより理解されうる。図４Ａ乃至図４Ｃは、各種実施形態のワード線デコーダのクラスタ・デコード線のレイアウトの回路図であり、そして、図４Ａは結合容量および抵抗を最小化する実施例のレイアウトを示す。図４Ａでは、クラスタ・デコード線は、左から右への序列で、ＤＥＣ［０］、ＤＥＣ［７］、ＤＥＣ［１］、ＤＥＣ［６］、ＤＥＣ［２］、ＤＥＣ［５］、ＤＥＣ［３］、ＤＥＣ［４］として、すなわち、一番遠くから最も近くのドライバ（例えば、ＡＮＤゲート）へ配置される。便宜上、この配置は、０−７−１−６−２−５−３−４と表示してよい。したがって、最も短いクラスタ・デコード線ＤＥＣ［０］（すなわち、ワード線デコーダの基端のクラスタに対応するクラスタ・デコード線）は、最も長いクラスタ・デコード線ＤＥＣ［７］と隣接しており、したがって、２つの間の重複を最小化し、金属負荷を減らすことによって、結合容量を最小化する。加えて、従来技術と比較してクラスタ・デコード線ＤＥＣ［０］の長さを減らすことにより、抵抗（それは線の長さに直接関連する）は、同様に最小化される。図４Ａのようなクラスタ・デコード線の０−７−１−６−２−５−３−４配置は、以下の数学的定式化で表されうる方法で、結合容量を最小化する。この配置は、クラスタ・デコード線全体に亘り、隣接するクラスタ・デコード線間の長さの差分の大きさの合計を最大にする。換言すれば、｜Ｌ（０）−Ｌ（７）｜＋｜Ｌ（７）−Ｌ（１）｜＋｜Ｌ（１）−Ｌ（６）｜＋｜Ｌ（６）−Ｌ（２）｜＋｜Ｌ（２）−Ｌ（５）｜＋｜Ｌ（５）−Ｌ（３）｜＋｜Ｌ（３）−Ｌ（４）｜の合計は、隣接するクラスタ・デコード線の長さの差分（絶対値）の、クラスタ・デコード線全体に亘るすべての可能な合計の、最大である。ここでＬ（ｉ）はＤＥＣ［ｉ］の長さを意味する。別の言い方をすれば、クラスタ・デコード線は、各対の隣接するクラスタ・デコード線との重複の合計が最小となるよう配置される。上記の合計最大化の属性を満足する他の配置は、例えば４−３−５−２−６−１−７−０（上記の配置の反対）、７−０−６−１−５−２−４−３および３−４−２−５−１−６−０−７である。当業者であれば、クラスタ・デコード線の配置の同じ判定基準がいかなる所与の数のクラスタへも、そしてクラスタ当たりのいかなる所与の数のドライバへも拡張できる、ことが分かる。
【００１６】
３２本のワード線が図３および図４Ａ乃至図Ｃに示されているが、上述のように、別の数のワード線が使用されてもよい。例えば、１２８本または５１２本のワード線が使用されうる。例えば、１２８本のワード線の場合、３ビットの情報を供給するクラスタ・デコード線ＤＥＣ［０］、…、ＤＥＣ［７］は８つの（すなわち２３）クラスタの間で選択することができ、各々のクラスタは１６のドライバを有し、それらは、適当な補助デコード線を介して選択されうる。同様に、５１２本のワード線のためには、８本のクラスタ・デコード線は、各々６４のドライバを有する８つのクラスタ間で選択できる。ワード線の数がより大きくなれば、（従来技術に比較して）より多くの利点が達成される。補助デコード線およびクラスタ・デコード線の配置、そして、ドライバへの異なる入力線間の補助デコード線の相対的な配置は、当業者が理解すべきものとして、特定の実装の過程で調整されうる。
【００１７】
図４Ｂおよび図４Ｃに示すように、別の配置では、クラスタ・デコード線を、長さを減少するかまたは増加することによって、配置できる。これらの配置は、以下の数式により表されうる：Ｐ（ｐ）＝ｐ！、ここでｐ！＝１ｘ２ｘ３ｘ．．．（ｐ−１）ｘｐ。符号ｐはクラスタ・デコード線の数である。これらの配置は、クラスタ・デコード線全体に、隣接するクラスタ・デコード線間の長さの差異の大きさの合計を最小化する（上記のように最大化するのではなく）。クラスタ・デコード線の他のいかなる配置も、同様に可能であり、すなわち、ｐ！配置のいずれもが、ｐクラスタ・デコード線の場合に使用されうる。
【００１８】
図５は、メモリ・システムのブロック図である。メモリ・システム５００は、ワード線デコーダ５１０、ＳＲＡＭセル・アレイ５２０、入出力（Ｉ／Ｏ）アレイ５３０および制御ロジック５４０を備える。図５は、ＳＲＡＭブロックの表面の図を提供するものと見なしてもよい。ワード線デコーダ５１０は、図３のワード線デコーダ３００、または異なる数のデコード線および／またはワード線を有する同様のワード線デコーダであってもよい。ワード線デコーダ５００は、ＳＲＡＭセル・アレイ５２０のｎビットセルをアドレスするｎワード線を有するものとして、図５に示されている。Ｉ／Ｏアレイ５３０は、ＳＲＡＭセル・アレイ５２０に対してデータを書き込む（図５のＤで示す）またはそれからデータを読出す（図５のＱで示す）ための、従来技術において、知られた通常の入出力アレイか、またはこれらの機能を有する、将来開発されるＩ／Ｏアレイであってよい。制御ロジック５４０は、アドレス（図５でｍビットからなるものとして示された）、クロック信号、そしてＳＲＡＭセル・アレイ５２０へ／からのアクセス、読出し／書込みを制御するための、チップ・イネーブル信号ＣＥＢを受信する。制御ロジック５４０は、アドレスＡ［ｍ−ｌ：０］を、デコード線ＤＥＡおよびＤＥＢ（上記の補助デコード線）およびＤＥＣ（上記のクラスタ・デコード線）に供給されるデコード信号に翻訳する。ワード線デコーダは図５ではワード線ドライバ・アレイと呼ばれる。
【００１９】
図６は、メモリ・システムのストラップ・セル構成のブロック図である。当業者には知られているように、ＳＲＡＭストラップ・セルは、Ｐ−ウェルそしてＮ−ウェルに対するバイアス電圧を低下させるために、ＳＲＡＭセル・アレイに埋め込まれて使用されるスタンダードセルである。Ｐ−ウェル（Ｐ型基板）およびＮ−ウェル・バイアスは、それぞれ、ＮＭＯＳおよびＰＭＯＳデバイスのバルク（本体とも呼ばれる）である。
【００２０】
ＳＲＡＭストラップ・セルは、各固定数のＳＲＡＭセル（ビットセル）に、すなわち、ｋビットセルごとに配置されることができる。図６において、ワード線ストラップ・セル６３２は、隣接する、６４の列およびＣｏｌカラムを有するＳＲＡＭセル・アレイ６２０ａ、６２０ｂと隣接した、６４ｘ１ワード線ドライバ・アレイ（ワード線デコーダ）６１０ａ、６１０ｂの間に設けられる。１つの列およびＣｏｌカラムを有するＳＲＡＭストラップ・セル・アレイは、ＳＲＡＭセル・アレイ６２０ａと６２０ｂとの間に設けられる。ＳＲＡＭセル・アレイの列の最大許容数はウェル・バイアス（well bias）から一番遠いＳＲＡＭセルまでの最大距離により制限され、６５ｎｍＣＭＯＳ製造工程のための設計仕様によると、それは典型的には約３０μｍである。図３のような水平デコード線（例えば、ＨＤＥＣ０）は、ストラップ・セル６３２中に、またはＳＲＡＭストラップ・セル・アレイ６３４中に実装されうる。あるいは、水平デコード線は、図７の説明の中で後述するローカル制御ロジック中に実装されうる。
【００２１】
図７は、メモリ・バンクのアレイのブロック図である。メモリ・バンク７１０−０、７１０−１は、図５のメモリ・システム５００と同様な構造である。メモリ・バンク１は、ＳＲＡＭセル・アレイ７２０、ワード線ドライバ・アレイ７１０、ローカル制御ロジック７４２、ローカル入出力（ＬＩＯ）アレイ７３２、Ｉ／Ｏアレイ７３０および主制御部７４０を有する。主制御部７４０は、図３に示すようなデコード信号ＤＥＣ［０］、ＤＥＣ［１］、ＤＥＣ［２］およびＤＥＣ［３］を供給する。他のデコード信号は図７に示されていない。ローカル制御部７４２は、ローカル読出し回路またはローカル書込みデータバッファのように、読出し及び書込みを行うためＬＩＯアレイ７３２を制御する。ローカル読出し回路は、図１の信号ＢＬとＢＬ＿ＩＮＶとの間の電圧差を検出するための差動増幅器を含むことができる。水平デコード線は、金属ピッチのための充分な金属スペースがあるどの位置においても、ローカル制御部７４２を通過できる。各種の実施形態がテストされてきており、従来技術のワード線デコーダに対して、結合容量の減少、抵抗の減少、電源消費の減少およびより良いタイミング性能（より速いアクセス）を示している。表１は１２８本のワード線をもつ実施態様での結合容量の減少を示す。
【表１】
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【００２２】
表２は、実施態様の３２Ｋｂレジスタ・ファイルのための向上したタイミング性能（アクセス時間）を示す。
【表２】
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【００２３】
実施例が示され、記載されているにもかかわらず、さまざまな変形および構造変更が、請求項と均等の範囲内で当業者によりなされうるので、実施態様は示された詳細に限定されない。
【符号の説明】
【００２４】
１００  ＳＲＡＭメモリーセル
１１０  ＮＭＯＳトランジスタ
１２０  ＰＭＯＳトランジスタ
１３０  ＮＭＯＳトランジスタ
１４０  ＰＭＯＳトランジスタ
１５０、１６０  ＮＭＯＳトランジスタ
ＢＬ、ＢＬ＿ＩＮＶ  ビット線
ＷＬ  ワード線
２００  ワード線デコーダ
２１０  ドライバ
ＤＥＡ  デコード線
３００  ワード線デコーダ
３１０  ドライバ
３２０  クラスタ
ＶＬＯＣＤＥＣ  ローカル・デコード線
ＨＤＥＣ  水平デコード線
ＤＥＣ  クラスタ・デコード線
５００  メモリ・システム
５１０  ワード線デコーダ
５２０  ＳＲＡＭセル・アレイ
５３０  入出力（Ｉ／Ｏ）アレイ
５４０  制御ロジック
６１０  ワード線ドライバ・アレイ
６２０  ＳＲＡＭセル・アレイ
７１０  メモリ・バンク
７２０  ＳＲＡＭセル・アレイ
７１０  ワード線ドライバ・アレイ
７４２  ローカル制御ロジック
７３２  ローカル入出力（ＬＩＯ）アレイ
７３０  Ｉ／Ｏアレイ
７４０  主制御部
７４２  ローカル制御部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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