(57)【特許請求の範囲】
【請求項１】
ゲート配線と、
前記ゲート配線上に位置する半導体層と、
前記半導体層と接続して、前記ゲート配線と交差するソース配線と、
前記ゲート配線と前記ソース配線との交差部分に形成される逆スタガ型の薄膜トランジスタと
を有した薄膜トランジスタ基板であって、
前記ゲート配線は、第一領域内の第一のゲート配線と、第二領域にあって、前記第一のゲート配線よりも幅が広い第二のゲート配線とを含み、
前記薄膜トランジスタのバックチャネル部分は、前記第一のゲート配線上と前記第二のゲート配線上でグレイトーン露光によりパターニングされて形成され、
前記第二のゲート配線は、並列接続された複数のゲート配線分割パターンに分割されており、
前記ゲート配線分割パターンの幅と、前記ゲート配線分割パターンの各々の間隔との比が１．７以下であって、
前記ゲート配線分割パターンの幅は４０μｍ以下であることを特徴とする薄膜トランジスタ基板。
【請求項２】
前記第一領域は画素領域であり、前記第二領域における前記第二のゲート配線は、検査回路のゲート配線であることを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記薄膜トランジスタは、前記ゲート配線分割パターン上に形成されていることを特徴とする請求項１または２に記載の薄膜トランジスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス表示装置に適用される逆スタガ型の薄膜トランジスタ（以降、ＴＦＴともいう）基板に関する。
【背景技術】
【０００２】
近年、半導体デバイスを用いた表示装置の分野では、省エネルギー、省スペースを特長とした液晶表示装置が、従来のＣＲＴに替わり、急速に普及しつつある。この液晶表示装置では、透明絶縁基板上に複数の電極や配線および素子が設けられている。具体的には、走査配線や信号配線、ゲート電極やソース・ドレイン電極を有する薄膜トランジスタ（ＴＦＴ）等のスイッチング素子がアレイ状に設けられ、各表示画素に電極に独立した映像信号を印加するアクティブマトリクス型ＴＦＴアレイ基板が広く用いられるようになっている。
【０００３】
このアクティブマトリクス型ＴＦＴアレイ基板の製造には、多くの工程数を要するため、製造装置数の増大、不良発生率の増大等、生産性に問題があった。従来、５回のフォトリソグラフィプロセスを実施する製造方法（以下、５枚マスクプロセスという）が一般的であった。（例えば、特許文献１参照）
【０００４】
さらに、近年、薄膜トランジスタ基板を形成するために使用するマスク枚数を削減する方法として、ＴＦＴのバックチャネル部分に中間調の露光（以下、グレイトーン露光ともいう）を適用する方法が記載されている。（例えば、特許文献２参照）この方法は、所謂「４枚マスクプロセス」と呼ばれ、逆スタガ型ＴＦＴ形成プロセスにおいて、ゲート電極形成後、ゲート絶縁膜、半導体層、ソース配線材料を連続して形成し、ＴＦＴのバックチャネル形成領域の露光にグレイトーン露光を適用することを特徴としている。製造コストを低減するために有力な手法であるため、実用化に向けた技術開発が進められている。
【０００５】
しかし、グレイトーン露光を用いた場合には、中間調の露光照射をされた領域におけるレジストの膜厚（以降、「ＧＴレジスト膜厚」と呼称することがある）を一定に制御しなければ、引き続き行われる処理に影響し、所望のパターンを得ることができない。ここで、レジストの膜厚を一定に制御できない要因としては、露光強度の面内分布や、塗布されたレジスト膜厚の面内分布といったプロセス要因のほかに、中間調の露光照射をされた領域の下地の状況が挙げられる。（例えば、特許文献３、４参照）以下、グレイトーン露光により形成されるレジスト膜厚に対して下地が及ぼす影響と、それに伴う課題について説明する。
【０００６】
アクティブマトリックス型表示装置のＴＦＴ基板を形成する場合を例に説明する。多くの場合、ＴＦＴは、ソース信号線を経由してくる各画素の表示信号を、所定の画素へ伝えるためのスイッチング素子として使われる。しかし、近年、表示装置の機能向上や生産性向上のために、付加価値を高めるための回路をＴＦＴ基板内に搭載したり、検査用の回路を画素表示領域外に搭載したりする場合がある。ここで、表示装置内における各々の電極には異なる目的や制限がある場合が多く、その場合はたとえ同じレイヤーで形成する電極といえどもその電極パターンサイズや形状は種々異なることとなる。
【０００７】
図９に、下地としてのゲート配線のパターンサイズ依存性を説明するための模式図を示す。また、Ｃ−Ｃ線に対応する領域Ｉ〜ＩＩＩについて、ソース配線を形成する工程における断面図をそれぞれ図１０（ａ）〜（ｃ）に示す。図１０（ａ）に、ガラス基板１上に比較的細いゲート配線１２ａがある領域Ｉを示し、図１０（ｂ）に、ゲート配線１２ａよりも幅が広いゲート配線１２ｂが存在する領域ＩＩを示し、図１０（ｃ）に、ゲート配線が存在しない領域ＩＩＩを示す。なお、ここでゲート配線とは、通常の薄膜トランジスタが形成されるゲート電極をも含む広い意味で使用する。
【０００８】
通常、画素領域においてスイッチング素子に使われるＴＦＴのゲート配線の幅は１０〜３０μm程度であり、ゲート配線の上方で交差するソース配線のパターニングの時には図１０（ａ）に示すような構造である。図１０（ａ）において、ガラス基板１１上にパターニングされたゲート配線１２ａを覆うようにゲート絶縁膜１３、半導体層１４、ソース配線やドレイン配線となる導電層１５が形成され、さらに導電層１５と半導体層１４をパターンニングするためのレジスト１６が形成される。このときの、ゲート配線１２ａの上のレジスト膜厚Ｔ１２は、ゲート配線の存在しない部分のレジスト膜厚Ｔ１１に比べると、以下の関係が成り立つ。
【０００９】
【数１】
0005217558.tif 000002
【００１０】
一方、先に説明した付加価値を向上するための回路や、検査用の回路などでは、比較的面積の広いゲート配線を画素表示領域外に形成する場合が多い。例えば、検査時間を短縮するための検査回路などでは、一本のソース信号線に接続されている画素全てに一度に信号を供給する必要があるため、電流容量の大きな、つまりはチャネル幅の広いＴＦＴを形成する必要がある。このような場合、ゲート配線の面積も大きくする必要がある。
【００１１】
例えば、その面積が概ね１００×１００μmよりも大きい場合には、図１０（ｂ）に示すように、ゲート配線２ｂ上におけるレジスト膜厚Ｔ１３は、ゲート配線の存在しない領域を示した図１０（ｃ）でのレジスト膜厚Ｔ１４や、図１０（ａ）に示すレジスト膜厚Ｔ１１とほぼ同じ程度となる。
【００１２】
【数２】
0005217558.tif 000003
【００１３】
以上の２つの式の関係から次の関係が得られる。すなわち、ゲート配線のパターンサイズが大きいと、パターンサイズが小さい場合に比べて、その上方のレジスト膜厚は厚くなる傾向があり、以下の関係が成り立つ。
【００１４】
【数３】
0005217558.tif 000004
【００１５】
このように、下地パターンの状況によって塗布後のレジストの膜厚が異なる状況になると、その後いくらグレイトーン露光の中間調の透過率が基板全面で等しくなるような露光をおこなったとしても、残されるレジストの膜厚は均一にならない。すなわち、中間調の露光照射領域であってレジストの膜厚が未露光部（すなわち，配線としてパターンが残る領域）のレジスト膜厚に比べて薄くはなるものの、下地の状況によってはその膜厚が所定の値よりも増大してしまうこともある。この場合、膜厚が薄い領域のレジストを除去する際に除去しきれない状況になるため、引き続き行うエッチングによって必要なエッチングが行われず、ＴＦＴのバックチャネル部分が形成されずにＴＦＴのソース／ドレイン間がショートする不具合がおきる。
【００１６】
また、アッシング時間を長くするという手段によればレジストを完全に除去できるが、その場合、ソース／ドレイン配線を形成するためのマスク層であるレジストも一部除去されてしまうため、ソース／ドレイン配線の幅が所望の値よりも細くなってしまったり、ゲート配線と交差する部分でレジストが薄くなっている箇所で途切れてしまい断線を引き起こしたりするという弊害をもたらす。
【００１７】
【特許文献１】特開平１１−２４２２４１号公報
【特許文献２】特開２０００−１６４８８６号公報
【特許文献３】特開２００２−１４１５１２号公報
【特許文献４】特開２００８−３３３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
このような課題の解決のためには、特許文献４で記載される手段を適用することも考えられるが、この場合、マスク側にさまざまな透過率の箇所を形成しなければならないため、マスクの製造コストが大きくなる問題点がある。
【００１９】
特許文献２で記載される手段を適用する場合で、かつ、マスク上の透過率を調整する方法として、解像限界以下のライン／スペースの組み合わせやメッシュ状のパターンをマスク上に形成することも可能ではあるが，解像限界以下のパターンは０．０５μm程度のグリッドで調整しなければならない。このため、領域ＩＩにおけるTFTのチャネル長と、領域ＩにおけるTFTのチャネル長とが異なる場合が生じて、パネル全体におけるTFT特性の均一性を損なう恐れがある。
【００２０】
本発明はグレイトーン露光を用いてパターニングを行う際におけるこのような課題を解決するためになされた。
【課題を解決するための手段】
【００２１】
ゲート配線と、前記ゲート配線上に位置する半導体層と、前記半導体層と接続して、前記ゲート配線と交差するソース配線と、前記ゲート配線と前記ソース配線との交差部分に形成される逆スタガ型の薄膜トランジスタとを有した薄膜トランジスタ基板であって、前記ゲート配線は、第一領域内の第一のゲート配線と、第二領域にあって、前記第一のゲート配線よりも幅が広い第二のゲート配線とを含み、前記薄膜トランジスタのバックチャネル部分は、前記第一のゲート配線上と前記第二のゲート配線上でグレイトーン露光によりパターニングされて形成され、前記第二のゲート配線は、並列接続された複数のゲート配線分割パターンに分割されており、前記ゲート配線分割パターンの幅と、前記ゲート配線分割パターンの各々の間隔との比が１．７以下であって、前記ゲート配線分割パターンの幅は４０μｍ以下であることを特徴とする薄膜トランジスタ基板である。
【発明の効果】
【００２２】
基板面内におけるグレイトーン露光によるレジスト膜厚を均一にできるので、その後のエッチング、アッシングなどのプロセスを安定にすることができ、歩留まりが向上する効果が得られる。
【発明を実施するための最良の形態】
【００２３】
実施の形態１．
図１に、本実施の形態にかかる薄膜トランジスタ基板の平面図を示す。なお、基板上のゲート配線だけを示す平面図である。既に説明した図１０との違いは、第二領域となる領域ＩＩにおいて、第二のゲート配線２が、ゲート配線分割パターン２ａとゲート配線分割パターン２ｂとが並列に接続されるように形成されていることであり、この点が本発明における特徴である。ここで、領域Ｉにおいては、薄膜トランジスタがマトリクス状に配置されて画素電極を有する画素表示領域内の第一のゲート配線２ｃが形成されている。本実施の形態では、第二領域となる領域ＩＩは検査回路を例に説明する。
【００２４】
図２（ａ）に、本実施の形態にかかる薄膜トランジスタ基板において画素領域外に配置されている検査回路の平面図を示す。また、図２（ａ）においてＡ−Ａで示した箇所における断面図を図２（ｂ）に示す。基板１上に、例えばＡｌ、Ｍｏ、Ｗ、Ｃｒや、これらを主成分とする合金、またはこれらの材料が積層された金属膜からなるゲート配線分割パターン２ａとゲート配線分割パターン２ｂとが並列に接続されるように第二のゲート配線であるゲート配線２が形成されており、各々の幅はＷであり、両者は間隔Ｓをおいて離間して配置されている。一つのゲート配線を分割しているため、面積的に必要となる配線の幅はＷとＳとＷとの和になるが、その値は画素表示領域内のゲート配線である第一のゲート配線の幅よりは大きい。また、電気的にもゲート配線の幅としては2倍のWとなるため、この領域におけるゲート配線の幅は画素表示領域内のゲート配線である第一のゲート配線の幅より大きい。なお、ここでゲート配線とは、通常の薄膜トランジスタが形成されるゲート電極をも含む広い意味で使用する。
【００２５】
さらに、両方のゲート配線分割パターンの上には各々薄膜トランジスタが形成されている。まず、絶縁性基板１上のゲート配線２を覆うようにゲート絶縁膜３が形成され、その上層に半導体層４が形成されている。半導体層４は、不純物の含まれないイントリンシックな層とリン（P）などの導電性の不純物が含まれる層とを積層して形成されたものである。さらに、半導体層４の上層にソース配線およびドレイン配線としての導電層５が形成されて、薄膜トランジスタを構成する。
【００２６】
さらに、導電層５は一方がソース配線５ａ、他方がドレイン配線５ｂとなる。ソース配線５ａとドレイン配線５ｂとは、薄膜トランジスタのバックチャネル部１０を挟んで対向する位置に形成される。MOSトランジスタとしての動作において、電位の状態により、一方がソース電極、他方がドレイン電極として作用する。
【００２７】
本実施の形態にかかる薄膜トランジスタ基板においては、ゲート配線を複数に分割して並列に接続された構造とすることにより、各ゲート配線におけるＷとＳとの比が１．７以下、のぞましくは１．０以下となるように、ゲート配線が形成されていることを特徴とする。
【００２８】
これにより、グレイトーン露光をするために画素表示領域外における検査回路のゲート配線分割パターン２ａ、ゲート配線分割パターン２ｂ上に形成されるレジスト膜厚は、たとえば画素表示領域内のように比較的疎な領域における第一のゲート配線上のレジスト膜厚とほぼ同程度になる。その結果、写真製版後のバックチャネル部でのグレイトーン露光を適用した箇所のレジスト膜厚も同程度にすることができる。なお、ＷとＳとの比の範囲を規定することと上記の効果との因果関係については、次に説明する製造方法の中で詳細に説明する。
【００２９】
以下、本実施の形態にかかる薄膜トランジスタ基板の領域Ｉにおけるゲート配線のパターニング状況とグレイトーン露光との関係を中心に説明する。まず、絶縁性基板１上に、ゲート配線２となるＡｌ、Ｗ、Ｍｏ、Ｃｒや、これらを主成分とする合金、またはこれらの材料が積層された金属膜を成膜する。次に、写真製版、エッチング、レジスト除去の工程を経てゲート配線２がパターニングされる。なお、ゲート配線２は、ゲート配線分割パターン２ａと、ゲート配線分割パターン２ｂとが並列に接続されるように分割された形状であるが、このパターニングの面積や幅についてはレジスト膜厚に影響する要因であり、後に詳細に説明する。
【００３０】
次に、ゲート絶縁膜３、半導体層４、導電層５を順に成膜する。半導体層４は不純物の含まれないイントリンシックな非単結晶シリコン層に続いてリン（P）などの導電性の不純物が含まれるシリコン層が形成される。導電層５は、Ｃｒ、Ｍｏ、Ｗ、Ａｌや、これらを主成分とする合金、またはこれらの材料が積層された金属膜からなる。
【００３１】
次に、写真製版工程において、レジスト６を１〜３μｍの厚さで塗布する。レジスト６を塗布し、バックチャネル領域に相当する箇所に所定の透過率を有する領域８を持ったマスク７を利用し、露光する。この状況での検査回路の断面図を図３に示す。なお、図３は、図２（ａ）においてＢ−Ｂで示した箇所の断面図である。また、本実施の形態におけるマスク７は、ポジ型のレジストを使用することを想定した構造を有している。
【００３２】
図３において、ゲート配線２は、ゲート配線分割パターン２ａ、ゲート配線分割パターン２ｂとが並列に接続されるように分割されている。ゲート配線分割パターン２ａと、２ｂとは必ずしも等しい配線幅である必要はない。両者は間隔Ｓだけ離間して配置されている。
【００３３】
ゲート配線分割パターン２ａ、２ｂを覆うようにゲート絶縁膜３、半導体層４、ソース配線５ａやドレイン配線５ｂとなる導電層５が成膜され、さらに上層にレジスト６が塗布されている。また、レジスト６の膜厚はゲート配線分割パターン２ａ、２ｂが無い領域におけるＴ１と、ゲート配線分割パターン２ａ、２ｂ上におけるＴ２との２通り存在する。なお、ここで、Ｔ１、Ｔ２は、図１０におけるＴ１１、Ｔ１２とそれぞれ対応する。
【００３４】
図３で示した状況の後に、現像処理をおこなう。これにより、半導体層４、導電層５を除去する予定の領域のレジストは溶解される。また、後にバックチャネル部分１０となる領域、すなわち所定の透過率を有する領域８に対応する領域のレジスト６の膜厚が薄くなる。このように、グレイトーン露光により所望の領域のレジスト膜厚を薄くした状況の断面図を図４に示す。
【００３５】
図４に示すようにＧＴレジスト膜厚はＴ３である。以上の状況を念頭において、下地としてのゲート配線分割パターン２ａの幅Ｗと間隔Ｓとレジストの膜厚との関係について以下に説明する。
【００３６】
分割したうちの一本のゲート配線分割パターン幅Ｗと、隣接するゲート配線分割パターン幅との間隔Ｓとの比R＝W/Sと、膜厚比との相関を図５に示す。ここで、「膜厚比」とは、塗布膜厚Ｔ１を１としたときのＧＴレジスト膜厚Ｔ３の比であり、図５においては、膜厚比が０．５になるように領域８の透過率が設定されていることを前提としている。
【００３７】
ここで、図１０における考察より、Ｒが増大するとパターン密度が疎ではなく密となる方向になり、レジスト膜厚もＴ１２よりはＴ１３の状況に近づく。そのため、Ｒの増大はゲート配線部におけるレジストの塗布膜厚の増大を招き、ひいては、ＧＴレジスト膜厚Ｔ３の増大を引き起こす。
【００３８】
実験においても、図５からわかるようにＲの増大による膜厚比の増大が確認された。ここで、ばらつきの許容幅を10%以下と考慮すると、膜厚比は０．６が上限値となる。これを満たす比Ｒは１．７となる。また、Rを１．０以下とすると、膜厚比を設定通り０．５に維持できるため、なおよい。
【００３９】
また、図６にゲート配線を分割した際のゲート配線分割パターンの幅Wと膜厚比との相関を示す。上記のように、膜厚比の上限値は０．６であるので、これ以下となる配線幅W=４０μmが上限値となる。
【００４０】
以上の結果に基づいて、本実施の形態においては、ゲート配線分割パターン２ａ、ゲート配線分割パターン２ｂにおいて、ＷとＳとの比であるＲが１．７以下となるように、また上記の各パターン幅Ｗが４０μｍ以下となるようにパターニングを行っている。
【００４１】
図４に示す状況から引き続くエッチング処理により導電層５および半導体層４をエッチングすることにより、レジスト６が残っていない領域の導電層５および半導体層４を除去する。（図示しない）次に、図７に示すように、バックチャネル部分１０上のレジストを除去する程度のアッシングを行い、この部分のレジストを除去し、ソース配線５ａ、ドレイン配線５ｂとして残る領域にはレジスト９が残される。
【００４２】
次に、バックチャネル部分１０の直上の導電層５を選択エッチングにより除去する。続いて、半導体層４のイントリンジックな層を残すように、導電型不純物を添加した上層をエッチング除去する。この状況における断面図を図８に示す。なお、図７で説明したアッシングにおいてレジスト膜６が膜厚方向だけでなく、パターン縁から後退するようにも減るので、半導体層４が導電層５からはみ出している。次に、レジスト９を除去することにより、図２、図３で示した検査回路が完成する。
【００４３】
この後に、公知の方法で層間絶縁膜を成膜し、画素電極などとゲート配線２あるいはソース配線５ａやドレイン配線５ｂとを接続するためのコンタクトホールを当該層間絶縁膜やゲート絶縁膜３に形成する。続いて、当該コンタクトホールを介してゲート配線２や導電層５と接続する導電膜パターンや画素電極を必要に応じて形成することにより、ＴＦＴ基板が形成される。
【００４４】
このように、ゲート配線２を複数に分割することで、ＴＦＴを形成するゲート電極上でのレジスト膜厚Ｔ２が、例えば画素電極など表示装置の性能を決める主なTFTが形成される領域とほぼ同程度になる。その結果、写真製版後のバックチャネル部でのグレイトーン適用箇所のレジスト膜厚も同程度にすることができる。
【００４５】
上記実施例ではゲート配線２を２分割する例で説明したが、３つ以上に分割する場合においても、本発明を適用することで同様の効果が得られる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１を示す平面図である。
【図２】本発明の実施の形態１を示す平面図と断面図である。
【図３】本発明の製造プロセスにおける断面図である。
【図４】本発明の製造プロセスにおける断面図である。
【図５】本発明の実施の形態におけるゲート配線の配線幅と間隔との比と膜厚比との相関を示す図である。
【図６】本発明の実施の形態におけるゲート配線の配線幅と膜厚比との相関を示す図である。
【図７】本発明の製造プロセスにおける断面図である。
【図８】本発明の製造プロセスにおける断面図である。
【図９】従来例を示すための、ゲート配線の平面配置を示す模式図である。
【図１０】図９におけるソース配線形成工程における断面構造を示す図である。
【符号の説明】
【００４７】
１、１１  絶縁性基板
２、２ｃ、１２  ゲート配線
２ａ、２ｂ  ゲート配線分割パターン
３、１３  ゲート絶縁膜
４、１４  半導体膜
５、１５  導電層
５ａ  ソース配線
５ｂ  ドレイン配線
６、１６  レジスト
７  マスク
８  領域
９  レジスト
１０  バックチャネル部分
Ｔ１、Ｔ２  レジスト膜厚
Ｔ３  ＧＴレジスト膜厚
【図１】
0005217558.tif 000005
【図２】
0005217558.tif 000006
【図３】
0005217558.tif 000007
【図４】
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【図５】
0005217558.tif 000009
【図６】
0005217558.tif 000010
【図７】
0005217558.tif 000011
【図８】
0005217558.tif 000012
【図９】
0005217558.tif 000013
【図１０】
0005217558.tif 000014