(57)【特許請求の範囲】
【請求項１】
ガラス基板または樹脂基板よりなる絶縁基板と、
前記絶縁基板上に表示画素の近傍に島状に形成された半導体層と、
前記半導体層に形成されたソース領域、ドレイン領域、チャネル領域および基板側のほうが表面側よりも不純物濃度が高いボディ領域と、
前記チャネル領域上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記ドレイン領域に接続されたドレイン電極と、
前記ボディ領域に連続して形成されたボディコンタクト領域を介して接続されたボディ電極と、
を備え、
前記ボディ領域に０Ｖを印加して、ソース・ドレイン間で加速され、ホットになったキャリアを電荷蓄積層中に注入し、更に書き込み動作に必要のない電荷を電荷蓄積層から除外するための電圧を印加する書き込み駆動と、前記ボディ領域に０Ｖを印加して、リバースリードによって電荷蓄積層に書込まれたデータを読出す読出し駆動と、前記ソース領域とドレイン領域に印加する電圧の中間で、ゲート電極に印加する電圧以下の電圧をボディ領域に印加して、バンド間トンネリングによって発生したキャリアを電荷蓄積層中に注入し、更に、前記ボディ領域に０Ｖを印加して、消去動作に必要のない電荷を電荷蓄積層から除外するための電圧を印加する消去駆動が実施される半導体装置。
【請求項２】
前記ボディコンタクト領域は、前記半導体層に２箇所以上備えている請求項１に記載の半導体装置。
【請求項３】
前記電荷蓄積層は、絶縁膜によって構成されている請求項１または２に記載の半導体装置。
【請求項４】
前記電荷蓄積層は、酸化膜、窒化膜、酸化膜の３層から構成される３層積層膜、酸化膜単層膜または酸化膜中に導電性の粒子が含まれる膜から構成される請求項１に記載の半導体装置。
【請求項５】
請求項１から４までのいずれか１項に記載の半導体装置が画素用ＴＦＴと同一基板上に形成されている液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、またこの半導体装置の書込み駆動方法および消去駆動方法ならびに液晶表示装置に関するものである。さらに詳しくは、ガラス基板などの絶縁基板上に形成された薄膜トランジスタ（以下、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ））で構成された、電気的に書込みおよび消去が可能な不揮発性半導体記憶装置（以下、不揮発性ＴＦＴメモリ）およびその製造方法と、この不揮発性ＴＦＴメモリの書込み駆動方法および消去駆動方法に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化、高機能化への要求がますます高まってきており、不揮発性半導体メモリは、あらゆる半導体装置において必要不可欠なものとなってきている。
従来の不揮発性ＴＦＴメモリは、主に、シリコンを基板に用い、フローティングゲートと呼ばれる導電性の電荷蓄積層に電荷を保持させることにより実現されている。
ここで、シリコン基板上に形成された従来の不揮発性ＴＦＴメモリは、シリコン基板としては単結晶シリコンが使用され、またプロセス温度が高い。これに対して、たとえば液晶表示装置などに用いられるガラス基板上に不揮発性ＴＦＴメモリを形成することは、ガラス基板の融点が低いため半導体層が多結晶シリコンであり、またプロセス温度が低いため特性のよい不揮発性ＴＦＴメモリを形成することは困難であった。
【０００３】
一方、ガラスなどの絶縁基板上に不揮発性ＴＦＴメモリを作成することも試みられている（例えば特許文献１）。これは、例えば液晶表示装置などで用いられるガラス基板上に、表示装置に必要な回路およびメモリを搭載し、必要な機能をすべてガラス基板上で実現させようとするものである。必要な機能をすべてガラス基板上で実現できれば、装置の小型化、高機能化を安価に実現することが可能となる。
以下に特許文献１に記載の不揮発性ＴＦＴメモリの構造と、書込み駆動方法および消去駆動方法について説明する。図１０は特許文献１に記載の不揮発性ＴＦＴメモリの断面図、図１１はその平面図である。
【０００４】
図１０、図１１に示す通り、不揮発性ＴＦＴメモリはガラス基板２１の一部にポリシリコン層２２を形成し、このポリシリコン層２２中にソース領域２２ａ、チャネル領域２２ｂ、ドレイン領域２２ｃを形成する。上記ポリシリコン層２２の全面には、膜厚が５０Å程度の第１ゲート酸化膜２３を形成し、この第１ゲート酸化膜２３の上に電荷蓄積用の粒系が１００Å程度のシリコン粒子２４を形成する。更に上記第１ゲート酸化膜２３上およびシリコン粒子２４上に第２ゲート酸化膜２５を形成する。この第２ゲート酸化膜２５上には制御ゲート電極２６が形成される。
ソース領域２２ａおよびドレイン領域２２ｃは、層間絶縁膜２８に設けられたコンタクトホールを介してソース電極２７Ｓおよびドレイン領域２７Ｄとそれぞれ電気的に接続されている。
上記構成により従来の不揮発性ＴＦＴメモリは構成されている。
【０００５】
次に、図１０、図１１に示した従来の不揮発性ＴＦＴメモリの書込み消去方法について説明する。
図１０、図１１に示した従来の不揮発性ＴＦＴメモリに情報を書き込むときには、ソース領域２２ａとドレイン領域２２ｃを接地しておき、制御ゲート電極２６に適当な正電圧を印加することにより、チャネル領域２２ｂに反転層を形成し、上記反転層からシリコン粒子２４に、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｂｅｉｍ）トンネル電流による電子を注入する。上記シリコン粒子２４に保持された電子によって、上記不揮発性ＴＦＴメモリのしきい値が増加し、書き込みが完了する。
また、上記不揮発性ＴＦＴメモリの情報を消去する際には、書込みの場合とは逆に、ドレイン領域２２ｃに適当な正電圧を印加する。そうすると、シリコン粒子２４に保持された電子はＦＮトンネル電流によってドレイン領域２２ｃに引き抜かれ、上記不揮発性ＴＦＴメモリのしきい値が下がり、消去が完了する。
【特許文献１】特開２００２−１１０８２９号公報（図３、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記不揮発性ＴＦＴメモリは、絶縁基板２１上にポリシリコン２２を形成しており、そのためチャネル領域２２ｂ下の通常ボディ領域と呼ばれる部分の電位を制御するための電極がなく、基板浮遊効果などにより動作が不安定になる。また、ボディ領域に電圧を印加することができないため、ボディとソース領域またはドレイン領域間に流れる電流を利用する、いわゆるバンド間トンネリングを用いた消去ができない。そのため、消去を行うためには３０Ｖ程度の高い電圧を必要とするＦＮトンネリングによる消去を行わなければならない。
一方、ガラス基板上に作成する不揮発性ＴＦＴメモリは、プロセス温度を低く抑える必要があるため、シリコンを基板として用いる従来の不揮発性半導体メモリと比較して一般的に膜質が悪いという問題もある。
そのため、ガラス基板上に形成した不揮発性ＴＦＴメモリでは、電荷を注入する際、注入したい電荷と逆タイプの電荷も同時に注入され、膜中にトラップされてしまうという問題がある。
【０００７】
そこで、本発明の課題は、上記のような問題に鑑みて、不揮発性ＴＦＴメモリにおいて、ボディの電位を制御することによってバンド間トンネリングによる消去を可能にし、低電圧で消去する方法を提供することにある。また、ガラス基板上にＴＦＴメモリを形成する場合などの、低温プロセスで形成された、比較的膜質の悪い場合においても良好に書込みを行う方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、基板と、前記基板上に形成された半導体層と、前記半導体層に形成されたソース領域、ドレイン領域、チャネル領域およびボディ領域と、前記チャネル領域上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記ボディ領域に連続して形成されたボディコンタクト領域を介して接続されたボディ電極とを備える。
上記構成によれば、ボディ領域の電位を、ボディ電極よりボディコンタクト領域を介して制御することができるため、従来の不揮発性ＴＦＴメモリで困難であった、バンド間トンネリングによる消去が可能となり、低電圧での消去が実現できる。
【０００９】
また、本発明の半導体装置は、前記ボディ領域の不純物濃度が、基板側の方が、表面側より高いことが好ましい。
ボディ領域の基板側の不純物濃度を表面側より高くすることによって、不揮発性ＴＦＴメモリのしきい値を適切に保ったまま、ボディ領域の抵抗を下げることができる。ボディ領域の抵抗を下げることにより、ボディ領域の電位を良好に制御することが可能である。
【００１０】
また、本発明の半導体装置は、前記ボディコンタクト領域が、前記半導体層に２箇所以上備えていることが好ましい。
ボディコンタクト領域を２箇所以上備えることによって、通常高抵抗であるボディ領域の電位を良好に制御することが可能である。
【００１１】
また、本発明の半導体装置は、上記基板がガラス基板または樹脂基板よりなる絶縁基板であることが好ましい。
本発明の半導体装置は、ガラス基板または樹脂基板よりなる絶縁基板を用いた場合などの低温プロセスに起因する、比較的膜質の悪い場合においても良好に書込み消去を行うことが可能となる。
【００１２】
また、本発明の半導体装置は、上記電荷蓄積層が絶縁膜によって構成されていることが好ましい。
電荷蓄積層が絶縁膜で構成されているため、本発明の不揮発性ＴＦＴメモリは１つの不揮発性ＴＦＴメモリセルで２ビットを記憶させることも可能となる。
【００１３】
また、本発明の半導体装置は、酸化膜、窒化膜、酸化膜の３層から構成される３層積層膜、酸化膜単層膜または酸化膜中に導電性の粒子が含まれる膜から構成されることが好ましい。
電荷蓄積層が酸化膜、窒化膜、酸化膜の３層より構成されているため、電荷トラップ密度の高い窒化膜に注入された電荷は、酸化膜がバリアとなって、窒化膜中に良好に保持される。また電荷蓄積層が酸化膜単層膜により構成されるので、構造が簡単であり、製造が容易である。また電荷蓄積層が酸化膜中に導電性の粒子が含まれる膜により構成されるので、電荷が良好に保持される。よって、本発明の半導体装置は良好な保持特性を示す。
【００１４】
また、本発明は別の観点によれば半導体装置の製造方法であり、本発明の半導体装置の製造方法は、基板上に半導体層を形成する工程と、前記半導体層上に電荷蓄積層を形成する工程と、前記電荷蓄積層上にゲート電極を形成する工程と、前記半導体層にソース領域、ドレイン領域よびボディコンタクト領域を形成する工程と、前記ソース領域に接続するソース電極と、ドレイン領域に接続するドレイン電極と、ボディコンタクト領域に接続するボディ電極を形成する工程とを含むことを特徴とする。
上記製造方法によれば、ボディコンタクト領域を備える不揮発性ＴＦＴメモリである半導体装置を安定して製造することができる。
【００１５】
本発明の半導体装置の製造方法は、上記記載の半導体装置の製造方法において、半導体層中のボディ領域に、基板側に近い領域の方が表面側より濃度が濃くなるようなエネルギーで不純物を注入する工程をさらに含むことを特徴としている。
上記のように半導体層中のボディ領域に、基板側に近い領域の方が表面側より濃度が濃くなるようなエネルギーで不純物を注入することによって、ボディ領域の抵抗を低くすることができる。ボディ領域を低くすることによって、ボディ領域の電位を所望の値に容易に制御することが可能となる。
【００１６】
また、本発明の半導体装置の消去駆動方法は、バンド間トンネリングによって発生したキャリアを電荷蓄積層中に注入するステップを有することを特徴としている。
これにより、消去駆動をバンド間トンネリングによって発生したキャリアを電荷蓄積層中に注入するため、従来高電圧を必要とするＦＮトンネリングに比べて低電圧で消去駆動をすることが可能となる。
【００１７】
また、本発明の半導体装置の消去駆動方法は、前記ステップの後、更に消去動作に必要のない電荷を電荷蓄積層から除外するための電圧を印加するステップを有することを特徴としている。
このステップにより書込み消去を繰り返した際に余分な電荷の蓄積が起こらず、良好なエンデュランス特性を示すことが可能である。
【００１８】
また、本発明の半導体装置の書込み駆動方法は、ソース・ドレイン間で加速され、ホットになったキャリアを電荷蓄積層中に注入するステップを有することを特徴としている。
これにより、ホットキャリア注入によって書込み駆動が行われ、ＦＮトンネル電流により電子を注入する書込み駆動より低電圧で書込み駆動することができる。
また、本発明の半導体装置の書込み駆動方法は、前記ステップの後、更に書込み動作に必要のない電荷を電荷蓄積層から除外するための電圧を印加するステップを有することを特徴としている。
このステップにより、書込みによって同時に注入された余分な電荷を除去することが可能となる。そのため、書込み消去を繰り返した際に余分な電荷の蓄積が起こらず、良好なエンデュランス特性を示すことが可能である。
【００１９】
また、本発明の液晶表示装置は、上記記載の半導体装置が画素用ＴＦＴと同一基板上に形成されていることを特徴としている。
本発明によれば、不揮発性ＴＦＴメモリを画素用ＴＦＴと同じ基板に形成することによって、液晶表示装置を小型化、高機能化することが可能となる。
【発明の効果】
【００２０】
以上説明した通り、本発明の不揮発性ＴＦＴメモリは、ボディコンタクト領域を通してボディ領域の電位を制御することができるため、バンド間トンネリングによる消去駆動が可能である。そのため、本発明の不揮発性ＴＦＴメモリは、高電圧が必要なＦＮトンネリングによる消去駆動を行わずにすみ、低電圧での消去駆動を実現することができる。また、ボディ領域において基板側の不純物濃度が表面側の不純物濃度より高くすることによって、ボディ領域の抵抗を低くすることができる。ボディ領域を低くすることによって、ボディ領域の電位を効率的に制御することが出来る。
【００２１】
また、本発明の不揮発性ＴＦＴメモリの書込み駆動方法または消去駆動方法は、書込み後または消去後に不揮発性ＴＦＴメモリの各電極に適当な電圧を印加する（電気的アニール）ことにより、書込みまたは消去の際に注入された余分な電荷を除去することができる。よって、書込み後または消去後の電荷の保持特性を向上させることが可能となる。また、書込みと消去を繰り返した際の特性を向上させることが可能となる。
従って、本発明によれば、絶縁体基板上に不揮発性ＴＦＴメモリを形成することが可能となる。このため、例えば液晶表示装置を製造する際、画素用ＴＦＴと同時に不揮発性ＴＦＴメモリを製造することが可能となり、ガンマ補正値を記憶する際などの小容量の記憶装置を同時に製造することが可能となる。
【発明を実施するための最良の形態】
【００２２】
（実施形態１）
以下、本発明の不揮発性ＴＦＴメモリについて、図面を参照しながら詳細に説明する。図１に本発明の不揮発性ＴＦＴメモリの断面図を示し、図２に本発明の不揮発性ＴＦＴメモリの平面図を示す。本実施例では、Ｐチャネル型の不揮発性ＴＦＴメモリについて説明する。
【００２３】
本発明の不揮発性ＴＦＴメモリは、図１に示す通り、ガラス基板または樹脂基板からなる絶縁基板１を備え、絶縁基板１上に島状にポリシリコン層２を形成する。絶縁基板１の表面上には絶縁基板１からの不純物の移動を防止する目的で酸化シリコン層を形成するのが望ましい。上記ポリシリコン層２の膜厚は３０ｎｍ〜３００ｎｍであることが好ましい。
ポリシリコン層２を島状に形成する位置は、表示装置などにおいて、本発明の半導体装置が配置されると都合のよい箇所である。例えば、各表示画素の近傍に画素用ＴＦＴと隣接して形成しても良いし、表示装置の周辺部分に形成しても良い。島状ポリシリコンの大きさは、不揮発性ＴＦＴメモリを形成できる大きさ、または画素用ＴＦＴとともに形成できる大きさであるとよい。
【００２４】
上記ポリシリコン層２中には高濃度にＰ型不純物がドープされたソース領域３およびドレイン領域４が形成される。ソース領域３およびドレイン領域４の間にはチャネル領域５が形成され、チャネル領域５下にはボディ領域６が形成されている。ここで、ポリシリコン層２中に形成されたボディ領域６のＮ型不純物濃度は、絶縁基板１側の方が表面側より高くなるように形成される
絶縁基板１側のほうが表面側より不純物濃度を高くすることによって、不揮発性ＴＦＴメモリのしきい値を決める表面側の不純物濃度を適切に保ったまま、絶縁基板１側の抵抗を下げることが可能となり、後に説明する不揮発性ＴＦＴメモリの消去動作の際に重要となる、ボディ領域の電位を容易に制御することが可能となる。
ここで、ボディ領域６中のＮ型不純物濃度は、表面側は不揮発性ＴＦＴメモリのしきい値を適正に設定する観点から１e１５〜５e１７[1/cm3]程度であるのが好ましく、絶縁基板１側はボディ領域を低抵抗化する観点から１e１７〜１e１９[1/cm3]程度であるのが好ましい。
【００２５】
上記ポリシリコン層２上には電荷蓄積層７が形成される。電荷蓄積層７は、例えば、酸化膜７ａ／窒化膜７ｂ／酸化膜７ｃの３層積層膜などによって構成される。上記電荷蓄積層７は上記で示した３層積層膜以外にも酸化膜単層膜、酸化膜中に導電性の粒子が含まれる膜、などであっても良い。
上記電荷蓄積層７上にはゲート電極８が形成される。ゲート電極８は例えばＴａＮ（タンタルナイトライド）とＷ（タングステン）の積層構造などにより構成される。
【００２６】
上記絶縁基板１、ポリシリコン層２、ゲート電極８上にはシリコン酸化膜などからなる層間絶縁膜９が形成される。上記ソース領域３上には上記層間絶縁膜９に空けられたコンタクトホールを介して上記ソース領域３と電気的に接続されたソース電極１１が形成され、上記ドレイン領域４上には上記層間絶縁膜９に空けられたコンタクトホールを介して上記ドレイン領域４と電気的に接続されたドレイン電極１２が形成される。
また、ポリシリコン層２には、図２（ａ）の平面図に示すように、上記ボディ領域６と連続して形成され電気的につながったボディコンタクト領域１０が形成されている。上記ボディコンタクト領域１０部は、高濃度にＮ型不純物がドープされている。上記ボディコンタクト領域１０上には上記絶縁膜９に空けられたコンタクトホールを介して上記ボディコンタクト領域１０と電気的に接続されたボディ電極１３が形成される。図２（ａ）の点線で囲んだ領域１４は、ソース・ドレイン領域形成用注入領域の開口を示し、領域１５は、ボディコンタクト形成用注入領域の開口を示す。
ここで、上記ボディコンタクト領域１０は、図２（ｂ）に示す通り上記ボディ領域６に対して上下方向に２箇所あっても良い。２箇所でボディコンタクト領域形成することによって、ボディ領域の電位の制御性が上がり、後に説明する不揮発性ＴＦＴメモリの消去動作をより正確に行うことができる。図示しないが、ボディコンタクト領域は２箇所以上であってもよく、ボディコンタクト領域の数が多いほど、ボディ領域の電位の制御性が向上する。
【００２７】
次に、上記構成の不揮発性ＴＦＴメモリの書込み動作、消去動作および読出し動作を説明する。ここで、書込み状態とは、Ｐチャネル型の不揮発性ＴＦＴメモリの電荷蓄積層７にホールが保持された状態であり、Ｐチャネル型不揮発性ＴＦＴメモリの電流が消去状態に比べて流れにくい状態のことを指す。また、消去状態とは、Ｐチャネル型の不揮発性ＴＦＴメモリの電荷蓄積層７に電子が保持された状態であり、Ｐチャネル型不揮発性ＴＦＴメモリの電流が書込み状態に比べて流れやすい状態のことを指す。
また、上記不揮発性ＴＦＴメモリは、電荷蓄積層７として絶縁性の膜を用いた場合、電荷蓄積層中の物理的に離れた２つの位置に、それぞれ１ビットを記憶させることが可能である。つまり、上記不揮発性ＴＦＴメモリは１つの不揮発性ＴＦＴメモリセルで２ビットを記憶させることも可能である。
【００２８】
まず、本発明の不揮発性ＴＦＴメモリの書込みは、ソース電極１１に−１０[Ｖ]、ゲート電極８に−１５[Ｖ]、ドレイン電極１２とボディ電極１３に０[Ｖ]を印加することによって発生するチャネルホットホールを電荷蓄積層７のソース領域３側に注入することによって行う。ここに示した書込み電圧は一例であり、本発明はこれに限定されない。
【００２９】
上記電荷蓄積層７に書き込まれたデータの読出しは、いわゆるリバースリードによって行う。具体的には、ドレイン電極１２に−５[Ｖ]、ゲート電極８に−５[Ｖ]、ソース電極１１およびボディ電極１３を０[Ｖ]にすることによって、ソース・ドレイン間を流れる電流の大小によってデータを判別する。ここに示した読出し電圧は一例であり、本発明はこれに限定されない。
すなわち、電荷蓄積層７のソース領域３側にホールが存在すると、上記読出し電圧下でチャネル領域５中のソース領域３側のしきい値が上昇し、ソース・ドレイン間に流れる電流が少なくなり、書込み状態と判別することができる。ここで、電荷蓄積層７のドレイン領域４側にホールが存在していてもしていなくても、上記読出し電圧下では、チャネル領域５中、ドレイン領域４側はピンチオフしているため、ソース・ドレイン間に流れる電流は、ドレイン領域４側に存在するホールには影響されない。つまり、上記不揮発性ＴＦＴメモリは２ビットを独立に記憶することが可能である。
【００３０】
次に、本発明の不揮発性ＴＦＴメモリの消去は、バンド間トンネリングによって発生した電子を電荷蓄積層７に注入することによって行う。ここでは、電荷蓄積層７のソース領域３側に書き込まれたデータを消去する場合を考える。具体的には、ソース電極１１に−３[Ｖ]、ゲート電極８に＋１２[Ｖ]、ドレイン電極１２に０[Ｖ]、ボディ電極１３に＋１０[Ｖ]を印加することによってバンド間トンネリングにより発生する電子を電荷蓄積層７のソース領域３側に注入することによって、電荷蓄積層７に保持されたホールを中和することによって行う。ここに示した消去電圧は一例であり、本発明はこれに限定されない。この消去時に、ボディ領域の抵抗が高すぎると、ボディ領域の電位を良好に制御することが困難となる。本発明の半導体装置においては、半導体層２は基板側の不純物濃度が表面側より高くしているので、不揮発性ＴＦＴメモリのしきい値を決める表面側の不純物濃度を適切に保ったまま、ボディ領域の抵抗を低くすることができる。ボディ領域を低くすることによってボディ領域の電位を良好に制御することができる。
また、図２ｂに示すように２箇所、或いはそれ以上でボディコンタクト領域を形成することによって、さらに良好にボディ領域の電位を制御することができ、安定した消去動作を達成することが可能となる。
【００３１】
以上で示したとおり、本発明の不揮発性ＴＦＴメモリは、ボディ電極１３を通してボディ領域６の電圧を制御することができるため、従来の不揮発性ＴＦＴメモリでは困難であったバンド間トンネリングを用いた消去が可能となる。これにより、従来のＦＮトンネリングによる消去方法では３０Ｖ程度の電圧が必要であるのに対して、１５Ｖ程度の半分程度の低電圧での消去が実現できる。
また、書込み動作時や読出し動作時に、インパクトイオン化により発生したキャリアがボディ領域に溜まらないため、いわゆる基板浮遊効果が起きず、安定な動作が可能となる。
【００３２】
図３に、以上説明した方法によって書込みおよび消去を行った際の、本発明の不揮発性ＴＦＴメモリの電流電圧特性を示す。図３の横軸はゲート電圧、縦軸はドレイン電流を示す。書込みを行った際の電流―電圧曲線ａ、消去を行った際の電流−電圧曲線ｂに示すように、本発明の不揮発性ＴＦＴメモリは良好に書込み及び消去が行われていることがわかる。
【００３３】
次に、本発明の不揮発性ＴＦＴメモリの製造方法について、図４から図６を参照して説明する。
なお、以下にはＰチャネル型の不揮発性ＴＦＴメモリについて示す。以下に示す製造方法は、例えば酸化膜を形成する際、シリコン基板を用いた製造プロセスでよく用いられる熱酸化法ではなく、ＣＶＤ法により酸化膜を形成するものであって、プロセス全体を通して５５０度以下の低温で製造するものである。よって、本発明の不揮発性ＴＦＴメモリは基板として安価なガラスを用いることができる。
【００３４】
まず、図４に示す通り、ガラスよりなる絶縁基板１の上にアモルファスシリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて３０ｎｍ〜３００ｎｍ程度堆積する。次に上記アモルファスシリコン膜に例えばエキシマレーザー等を照射することによりアモルファスシリコン膜を結晶化させ、ポリシリコン膜２に変化させる。望ましくは粒界をチャネル長方向に形成した連続粒界シリコンであるＣＧシリコン（Continuous Grain Silicon）にする。
次にポリシリコン膜２上にレジストを塗布した後、フォトマスクを用いた選択露光工程、現像工程を行うことにより、ポリシリコン膜２上にレジストパターン（図示せず）を形成する。その後、上記レジストパターンをマスクとしてドライエッチング法により上記ポリシリコン膜２をエッチングし、所望の箇所に島状のポリシリコン膜２を形成する。その後、上記レジストパターンを除去する。島の平面形状は、図６（ｂ）にハッチングして示すように、トランジスタ領域と、ボディコンタクト領域を備える。
【００３５】
次に図５に示す通り、ＴＥＯＳ（ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）を材料としたプラズマＣＶＤ法を用いて膜厚１０ｎｍ程度の酸化膜７ａ（ＴＥＯＳ膜）を堆積する。続いて、プラズマＣＶＤ法を用いて膜厚２０ｎｍ程度の窒化膜７ｂを堆積し、その後、プラズマＣＶＤ法を用いて膜厚１５ｎｍ程度の酸化膜７ｃを堆積する。
酸化膜７ａ、窒化膜７ｂ、酸化膜７ｃよりなる電荷蓄積膜７の合計膜厚は、２０〜１５０ｎｍとすることが好ましい。２０ｎｍ未満では膜厚を均一に保って成形するのが難しく、かつ耐圧が不十分となる。また１５０ｎｍを越えると、閾値が高くなり、かつオン電流が小さくなる。従って、酸化膜７ａ、窒化膜７ｂ、酸化膜７ｃは、合計膜厚が２０〜１５０ｎｍとなるように適宜割り振るとよい。窒化膜７ｂに代えて導電膜で形成してもかまわない。また、電荷蓄積膜７を絶縁膜により形成してもよい。
【００３６】
次に、イオン注入法を用いて、ポリシリコン２中にＰ（リン）イオンを注入する。このとき、ポリシリコン中のガラス基板１に近い部分の濃度が濃くなるように、注入時の加速電圧およびドーズ量を調整して注入を行う。つまりガラス基板１に近い部分への注入時は加速電圧を大きくしてドーズ量を大きくする。表面に近い部分への注入時は加速電圧を小さくしてドーズ量を小さくする。例えば注入時のエネルギーは１０ＫｅＶ〜８０ＫｅＶ、ドーズ量は１ｅ１２〜５ｅ１４[ｃｍ-2]程度の範囲で調整するのが好ましい。
【００３７】
次に、スパッタ法を用いて導電性膜を堆積する。上記導電性膜は、例えばタンタルナイトライド（ＴａＮ）／タングステン（Ｗ）などの積層構造から構成される。次に上記導電性膜上にレジストを塗布し、フォトマスクを用いた選択露光工程、現像工程を行うことにより導電性膜上にレジストパターンを形成する。その後、上記レジストパターンをマスクとしてドライエッチング法により上記導電性膜をエッチングし、ゲート電極８を形成する。その後、レジストパターンを除去する。
【００３８】
次に図６（ａ）および図６（ｂ）に示す通り、レジストを用いたパターニングにより、ソース・ドレイン領域形成用注入領域１４を開口し、上記レジストパターン（図示せず）および上記ゲート電極８をマスクとして、ボロンイオンを２０ＫｅＶ〜８０ＫｅＶ、ドーズ量５ｅ１４〜１ｅ１６[ｃｍ-2]でポリシリコン層２中に注入する。ドーズ量はチャネル領域より大きくなるように注入する。これにより、ポリシリコン層２中にＰ型不純物が高濃度にドープされたソース領域３およびドレイン領域４が形成される。
次に、レジストを用いたパターニングにより、ボディコンタクト形成用注入領域１５を開口し、上記開口した部分にリンイオンを２０ＫｅＶ〜１００ＫｅＶ、ドーズ量５ｅ１４〜１ｅ１６[ｃｍ-2]で注入する。これにより、ポリシリコン層２中にＮ型不純物が高濃度にドープされたボディコンタクト領域１０が形成される。その後、４５０〜５５０℃程度の温度でアニールし、上記注入した不純物を活性化させる。
【００３９】
次に図７に示す通り、プラズマＣＶＤ法により、ガラス基板１上側全面にシリコン酸化膜９を堆積する。その後、上記絶縁膜９上にレジストを塗布し、フォトマスクを用いた選択露光工程、現像工程を行うことにより絶縁膜９上にレジストパターン（図示せず）を形成する。その後、ドライエッチング法により上記絶縁膜９をエッチングし、ソース領域３、ドレイン領域４、ボディコンタクト領域１０上にコンタクトホールを形成する。
【００４０】
次に、スパッタ法を用いて、ガラス基板１上側全面に金属膜を堆積する。続いて、フォトマスクを用いた選択露光工程、現像工程を行うことにより金属膜上にレジストパターンを形成する。その後、ドライエッチング法を用いて上記金属膜をエッチングすることにより、上記ソース領域３と電気的に接続されたソース電極１１、および上記ドレイン領域４と電気的に接続されたドレイン電極１２、および上記ボディコンタクト領域１０と電気的に接続されたボディ電極１３を形成する。
以上の工程を経ることにより、図１および図２に示した本発明の不揮発性ＴＦＴメモリが完成する。
【００４１】
（実施形態２）
実施形態２では、上記実施形態１で示した書込み方法および消去方法に関し、さらに改善された書込み方法および消去方法を提供する。なお、不揮発性ＴＦＴメモリの構造は実施形態１に示したものと同じＰチャネル型の不揮発性ＴＦＴメモリについて説明する。
【００４２】
本実施形態における書込み動作は、実施形態１に示した通常の書込み動作を行った後に、不揮発性ＴＦＴメモリの各端子に適当な電圧を印加することにより、書込みに必要のない余分な電荷を電荷蓄積層から除外することによって行われる。
書込み動作行う際、しきい値を上昇させるためのホールと同時に電子も電荷蓄積層に注入される。これは、書込み動作の際に発生するインパクトイオン化によって発生した電子が、書込み動作によって電荷蓄積層に注入されたホールに引かれて、電荷蓄積層に注入されるために発生する。
【００４３】
図８に上記様子を実証するための実験結果を示す。図８は、図１の不揮発性ＴＦＴメモリを実施形態１で説明した書込み駆動した後に、２５０℃でベークを行ったときの閾値変化を示し、横軸にベーク時間、縦軸に閾値を示す。図を見ると、書込み動作によってしきい値が上昇した後、図中Ａで示したように、ベークを行うことによってさらにしきい値が上昇し、その後、図中Ｂで示したように、しきい値が減少していく様子が分かる。
書込み動作後、図中Ａで示したように、ベークを行うとさらにしきい値が上昇するのは、書き込みによってホールと同時に電子も注入されたためで、上記電子が最初に抜けることによってしきい値が上昇する。その後、図中Ｂで示したように、しきい値が減少するのは、書込み動作によって注入したホールが抜けていくためと考えられる。上記で示した書込み時に注入されてしまう電子は、消去動作の際に注入される電子と物理的な位置が異なるため、書込み消去を繰り返すと徐々に蓄積され、書込み消去繰り返し特性（エンデュランス特性）の劣化をもたらす。
【００４４】
本実施形態２では、図８の実証実験に基づき、加熱処理ではなく、電気的駆動方法によって、図８と同様の結果を実現するものである。即ち、実施形態１で説明したように、書込み動作の後、不揮発性ＴＦＴメモリの各端子に適当な電圧を印加することにより、上記書込み動作に必要のない電子を電化蓄積膜から除外するものである。以下に示した各電圧は一例であり、これに限定されない。
以下、具体的に書込み動作について説明する。まず、実施形態１で説明したようにソース電極１１に−１０[Ｖ]、ゲート電極８に−１５[Ｖ]、ドレイン電極１２とボディ電極１３に０[Ｖ]を印加することによって発生するチャネルホットホールを電荷蓄積層７のソース領域３側に注入することによって書込み駆動を行う。このとき、書込み動作に必要のない電子も電荷蓄積層７に注入されてしまう。
【００４５】
次に実施形態２では、ゲート電極８に−１０[Ｖ]から−２０[Ｖ]程度、ソース電極１１とドレイン電極１２、およびボディ電極１３に０[Ｖ]を印加することにより、上記注入された余分な電子を電荷蓄積層７から除外する。ここで上記電圧は、電荷蓄積層７に注入された電子を除外することができるならば、上記記載の電圧に限定されることはなく、例えばゲート電極８に０[Ｖ]から−２０[Ｖ]程度、ソース電極１１とドレイン電極１２に０[Ｖ]、ボディ電極１３に＋５[Ｖ]から＋１５[Ｖ]程度の電圧を印加しても良い。
【００４６】
上記電荷蓄積層７に書き込まれたデータの読出しは、いわゆるリバースリードによって行う。具体的には、ドレイン電極１２に−５[Ｖ]、ゲート電極８に−５[Ｖ]、ソース電極１１およびボディ電極１３を０[Ｖ]にすることによって、ソース・ドレイン間を流れる電流の大小によってデータを判別する。ここに示した読出し電圧は一例であり、本発明はこれに限定されない。
【００４７】
すなわち、電荷蓄積層７のソース領域３側にホールが存在すると、上記読出し電圧下でチャネル領域５中のソース領域３側のしきい値が上昇し、ソース・ドレイン間に流れる電流が少なくなり、書込み状態と判別することができる。ここで、電荷蓄積層７のドレイン領域４側にホールが存在していてもしていなくても、上記読出し電圧下では、チャネル領域５中、ドレイン領域４側はピンチオフしているため、ソース・ドレイン間に流れる電流は、ドレイン領域４側に存在するホールには影響されない。つまり、上記不揮発性ＴＦＴメモリは２ビットを独立に記憶することが可能である。
【００４８】
次に、本発明における消去方法を示す。本実施形態における消去動作は、実施形態１に示した通常の消去動作を行った後に、不揮発性ＴＦＴメモリの各端子に適当な電圧を印加することにより、消去に必要のない余分な電荷を電荷蓄積層から除外することによって行われる。
【００４９】
消去動作を行う際、しきい値を減少させるためのバンド間トンネリングにより発生させた電子と同時にホールも電荷蓄積層７に注入される。これは、消去動作の際に発生するバンド間トンネリングによって発生したホールが、消去動作によって電荷蓄積層７に注入された電子に引かれて、電荷蓄積層７に注入されるために発生する。
図９に上記様子を実証するための実験結果を示す。図９は、実施形態１の不揮発性ＴＦＴメモリを実施形態１で説明した消去駆動した後に、２５０℃でベークを行ったときの閾値変化を示し、横軸にベーク時間、縦軸に閾値を示す。図９を見ると、消去動作によってしきい値が減少した後、最初図中Ｃで示したようにベークを行うことによってしきい値が上昇し、その後、図中Ｄで示したように逆にしきい値が減少していく様子が分かる。消去動作後、ベークを行うとしきい値が上昇するのは、消去動作によって注入された電子が抜けるためであり、その後、しきい値が逆に減少するのは、消去動作の際に電子と同時に電荷蓄積層７に注入されたホールが抜けていくためだと考えられる。
【００５０】
上記ホールは、書込み動作の際に注入されるホールと物理的な位置が異なるため、書込み消去を繰り返すと徐々に蓄積され、書込み消去繰り返し特性（エンデュランス特性）の劣化をもたらす。
本実施形態２では、図９の実証実験に基づき加熱処理ではなく、電気的駆動方法によって、図９と同様の結果を実現するものである。即ち、実施形態１で説明したように、消去動作の後、不揮発性ＴＦＴメモリの各端子に適当な電圧を印加することにより、上記消去動作に必要のないホールを電化蓄積領域から除外するものである。
【００５１】
以下、具体的に消去動作について説明する。具体的には、実施形態１の消去駆動で説明したように、ソース電極１１に−３[Ｖ]、ゲート電極８に＋１２[Ｖ]、ドレイン電極１２に０[Ｖ]、ボディ電極１３に＋１０[Ｖ]を印加することによってバンド間トンネリングにより発生する電子を電荷蓄積層７のソース領域３側に注入することによって、電荷蓄積層７に保持されたホールを中和することによって消去動作を行う。ここで、上記バンド間トンネリングによって、電子と同時にホールも電荷蓄積層に注入されてしまう。なお、ここに示した消去電圧は一例であり、これに限定されない。
【００５２】
次に、実施形態２では、ゲート電極８に＋１０[Ｖ]から＋２０[Ｖ]程度、ソース電極１１とドレイン電極１２、およびボディ電極１３に０[Ｖ]を印加することにより、上記注入された余分なホールを電荷蓄積層７から除外する。ここで上記電圧は、電荷蓄積層７に注入されたホールを除外することができるならば、上記記載の電圧に限定されることはなく、例えばゲート電極８に０[Ｖ]から＋２０[Ｖ]程度、ソース電極１１とドレイン電極１２に−１０[Ｖ]から−２０[Ｖ]程度、ボディ電極１３に０[Ｖ]の電圧を印加しても良い。
【００５３】
本発明の不揮発性ＴＦＴメモリのように、ボディ部分にコンタクト領域１０を設けることにより、上記のような電気的アニールが容易となり、エンデュランス特性に優れた不揮発性ＴＦＴメモリの書込み動作および消去動作が可能となる。
以上説明した本発明の不揮発性ＴＦＴメモリを、例えば液晶表示装置を構成する画素用ＴＦＴ基板と同じ基板に形成することによって、ガンマ補正値を記憶する際などの小容量の記憶装置を同時製造することができ、液晶表示装置を小型化、高機能化することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】本発明の不揮発性ＴＦＴメモリの断面図である。
【図２】本発明の不揮発性ＴＦＴメモリの平面図である。
【図３】本発明の不揮発性ＴＦＴメモリの書込み状態および消去状態の電流電圧特性を示す図である。
【図４】本発明の不揮発性ＴＦＴメモリの製造工程を示す断面図である（その１）。
【図５】本発明の不揮発性ＴＦＴメモリの製造工程を示す断面図である（その２）。
【図６】本発明の不揮発性ＴＦＴメモリの製造工程を示す断面図および平面図である（その３）。
【図７】本発明の不揮発性ＴＦＴメモリの製造工程を示す断面図である（その４）。
【図８】書込み後のベーク特性を示す図である。
【図９】消去時のベーク特性を示す図である。
【図１０】従来の不揮発性ＴＦＴメモリの断面図である。
【図１１】従来の不揮発性ＴＦＴメモリの平面図である。
【符号の説明】
【００５５】
１  基板
２  ポリシリコン層
３  ソース領域
４  ドレイン領域
５  チャネル領域
６  ボディ領域
７  電荷蓄積層
８  ゲート電極
１０  ボディコンタクト領域
１１  ソース電極
１２  ドレイン電極
１３  ボディ電極
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図３】
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