(57)【特許請求の範囲】
【請求項１】
（a）パッド絶縁膜が備えられた半導体基板に格納電極コンタクト領域を画成する素子分離構造を形成し、前記素子分離構造は第1の酸化膜/窒化膜/第2の酸化膜の積層構造でなる段階と、
（b）ビットラインコンタクト領域の前記素子分離構造を除去して前記半導体基板を露出する段階と、
（c）前記パッド絶縁膜と前記ビットラインコンタクト領域で露出した前記窒化膜を除去し、前記ビットラインコンタクト領域に隣接した前記素子分離構造の間にチャンネル空間を形成する段階と、
（d）前記露出した半導体基板をシード層にして前記ビットラインコンタクト領域と前記チャンネル空間を埋め込むSEG層を形成する段階と、
（e）ゲート領域で前記第2の酸化膜を除去してリセスを画成する段階と、
（f）前記リセスの表面にゲート絶縁膜を形成する段階と、
（g）前記ゲート絶縁膜の上部に前記リセスを埋め込む平坦化されたゲート導電層を形成した後、前記ゲート導電層の上部にハードマスク層を形成する段階と、
（h）ゲートマスクを食刻マスクに前記ハードマスク層及び前記ゲート導電層をパターニングしてゲート構造物を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記（a）段階は（a-1）格納電極コンタクトマスクを利用して前記パッド絶縁膜を備えた前記半導体基板の所定厚さを食刻して格納電極コンタクト領域を画成し、前記半導体基板から第1の深さを有するトレンチを形成する段階と、
（a-2）前記トレンチ側壁と底面の上部に前記第1の酸化膜を形成する段階と、
（a-3）前記トレンチ側壁に形成された前記第1の酸化膜を食刻し、前記第1の酸化膜の上部表面が前記半導体基板の上部表面から前記第1の深さより小さい第2の深さまで整合される段階と、
（a-4）前記トレンチ内部に形成された前記第1の酸化膜上部と前記トレンチ側壁に前記窒化膜を形成する段階と、
（a-5）前記トレンチ側壁に形成された前記窒化膜を食刻し、前記窒化膜の上部表面が前記半導体基板の上部表面から前記第2の深さより小さい第3の深さまで整合される段階と、
（a-6）前記窒化膜の上部に少なくとも前記トレンチを埋め込む前記第2の酸化膜を形成する段階と、
（a-7）前記トレンチ外部に残存する前記第2の酸化膜を除去して前記素子分離構造を形成する段階とをさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項３】
前記トレンチの深さは2500〜3500Åであることを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項４】
前記第1の酸化膜に対する食刻段階は等方性乾式または湿式方法で行われることを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項５】
前記窒化膜に対する食刻段階は等方性食刻方法またはエッチバック方法で行われることを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項６】
前記第1の酸化膜と前記第2の酸化膜の厚さは各々1000〜2000Åであることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項７】
前記窒化膜はPE-nitrideであり、その厚さは50〜150Åであることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項８】
前記ビットラインコンタクト領域内の前記素子分離構造に対する除去段階は乾式食刻方法で行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項９】
前記パッド絶縁膜及び前記窒化膜に対する除去段階は燐酸（H3PO4）を利用した湿式食刻方法で行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１０】
フッ酸（HF）を利用して前記チャンネル空間を洗浄する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１１】
前記素子分離構造の上部を露出するまで前記SEG層を平坦化食刻する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１２】
前記第2の酸化膜に対する除去段階は湿式食刻方法で行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特にデザインルールの減少によるチャンネル長の縮小にもパンチスルー（Punchthrough）、電界（e-field）及びボディ効果（body effect）を効果的に改良するためゲート下部に絶縁膜を埋め込んでSOI（Silicon-On-Insulator）チャンネル領域を形成するよう半導体素子を設計することにより、ショートチャンネル効果（Short channel effect）と接合漏洩電流（junction leakage current）を減少させ素子の性能を改良することができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
図1(a)〜図1(e)は、従来の技術に係る半導体素子の製造方法を示す断面図である。
図1(a)に示されているように、半導体基板10の上部にパッド酸化膜13とパッド窒化膜15を形成した後、素子分離マスク（図示省略）でパッド窒化膜15、パッド酸化膜13及び所定厚さの半導体基板10を食刻してトレンチ20を形成する。
【０００３】
図1(b)及び図1(c)に示されているように、トレンチ20を埋め込む素子分離用絶縁膜（図示省略）を形成する。次に、パッド絶縁膜15を露出するまで素子分離用絶縁膜を平坦化食刻して活性領域を画成する素子分離構造30を形成する。以後、パッド窒化膜15を除去する。
【０００４】
図1(d)及び図1(e)に示されているように、全体表面に不純物イオン注入工程33を行い半導体基板10にウェル及びチャンネルイオン注入領域（図示省略）を形成した後、パッド酸化膜13を除去して半導体基板10を露出する。次に、露出した半導体基板10の上部にゲート絶縁膜60を形成し、全体表面の上部にゲート導電層（図示省略）とハードマスク層（図示省略）を形成する。以後、ゲートマスク（図示省略）を食刻マスクにハードマスク層及びゲート導電層を食刻してゲート電極70とハードマスク層パターン80の積層構造でなるゲート構造物90を形成する。
【０００５】
前述の半導体素子の製造方法によれば、デザインルールが減少するに伴いチャンネル長が減少し、しきい値電圧が低くなる問題点が深化された。さらに、ゲート幅の減少によりショートチャンネル効果が増加された。特に、ドレイン領域の電圧が増加すれば、このようなドレイン領域がソース領域と相互作用してソース領域側の電位障壁を低くしDIBL（Drain Induced Barrier Lowering）効果が増加する。従って、ゲート電圧はドレイン電圧を制御できず、極端的状態に至ると二つの空乏層が出会う。結局、ソース領域とドレイン領域との間に高電界により電子はドレイン領域に駆動されるという問題点がある。そして、ゲート幅の減少によるしきい値電圧を維持するためチャンネルイオン注入濃度を増加させ、パンチスルー現象を制御するためイオンを注入することになり相対的に電界が増加する。従って、これにより素子のリフレッシュ特性が劣化するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記のような問題点を解決するためのものであり、特にデザインルールの減少によるチャンネル長の減少にもパンチスルー、電界及びボディ効果を効果的に改良するためゲート下部に絶縁膜を埋め込んでSOIチャンネル領域を形成するよう半導体素子を設計することにより、ショートチャンネル効果と接合漏洩電流を減少させ素子の性能を改良することができる半導体素子の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体素子の製造方法は、
（a）パッド絶縁膜が備えられた半導体基板に格納電極コンタクト領域を画成する素子分離構造を形成し、素子分離構造は第1の酸化膜/窒化膜/第2の酸化膜の積層構造でなる段階と、（b）ビットラインコンタクト領域の素子分離構造を除去して半導体基板を露出する段階と、（c）前記パッド絶縁膜とビットラインコンタクト領域で露出した前記窒化膜を除去してビットラインコンタクト領域に隣接した素子分離構造の間にチャンネル空間を形成する段階と、（d）露出した半導体基板をシード層にしてビットラインコンタクト領域とチャンネル空間を埋め込むSEG（Selective Epitaxial Growth）層を形成する段階と、（e）ゲート領域で第2の酸化膜を除去してリセスを画成する段階と、（f）リセスの表面にゲート絶縁膜を形成する段階と、（g）前記ゲート絶縁膜の上部にリセスを埋め込む平坦化されたゲート導電層を形成した後、ゲート導電層の上部にハードマスク層を形成する段階と、（h）ゲートマスクを食刻マスクにハードマスク層及びゲート導電層をパターニングしてゲート構造物を形成する段階とを含むことを特徴とする。
【０００８】
ここで、前記（a）段階は（a-1）格納電極コンタクトマスクを利用して前記パッド絶縁膜を備えた前記半導体基板の所定厚さを食刻して格納電極コンタクト領域を画成し、前記半導体基板から第1の深さを有するトレンチを形成する段階と、
（a-2）前記トレンチ側壁と底面の上部に前記第1の酸化膜を形成する段階と、
（a-3）前記トレンチ側壁に形成された前記第1の酸化膜を食刻し、前記第1の酸化膜の上部表面が前記半導体基板の上部表面から前記第1の深さより小さい第2の深さまで整合される段階と、
（a-4）前記トレンチ内部に形成された前記第1の酸化膜上部と前記トレンチ側壁に前記窒化膜を形成する段階と、
（a-5）前記トレンチ側壁に形成された前記窒化膜を食刻し、前記窒化膜の上部表面が前記半導体基板の上部表面から前記第2の深さより小さい第3の深さまで整合される段階と、
（a-6）前記窒化膜の上部に少なくとも前記トレンチを埋め込む前記第2の酸化膜を形成する段階と、
（a-7）前記トレンチ外部に残存する前記第2の酸化膜を除去して前記素子分離構造を形成する段階とをさらに含むことが好ましい。
【０００９】
また、前記トレンチの深さは2500〜3500Åであることが好ましい。
【００１０】
また、前記第1の酸化膜に対する食刻段階は等方性乾式または湿式方法で行われることが好ましい。
【００１１】
また、前記窒化膜に対する食刻段階は等方性食刻方法またはエッチバック方法で行われることが好ましい。
【００１２】
また、前記第1の酸化膜と前記第2の酸化膜の厚さは各々1000〜2000Åであることが好ましい。
【００１３】
また、前記窒化膜はPE-nitrideであり、その厚さは50〜150Åであることが好ましい。
また、前記ビットラインコンタクト領域内の前記素子分離構造に対する除去段階は乾式食刻方法で行われることが好ましい。
【００１４】
また、前記パッド絶縁膜及び前記窒化膜に対する除去段階は燐酸（H3PO4）を利用した湿式食刻方法で行われることが好ましい。
【００１５】
また、フッ酸（HF）を利用して前記チャンネル空間を洗浄する段階をさらに含むことが好ましい。
【００１６】
また、前記素子分離構造の上部を露出するまで前記SEG層を平坦化食刻する段階をさらに含むことが好ましい。
また、前記第2の酸化膜に対する除去段階は湿式食刻方法で行われることが好ましい。
【発明の効果】
【００１７】
本発明に係る半導体素子の製造方法は、ゲート下部に絶縁膜を埋め込んでSOIチャンネル領域を形成するよう半導体素子を設計することにより、空乏層幅の増加に伴うDIBL効果を抑制し、しきい値電圧の抵抗による漏洩を遮断してパンチスルー現象を効果的に除去することができる。
【００１８】
さらに、SOI構造によりパンチスルーのようなショートチャンネル効果を遮断することができるので、パンチスルー防止用イオン注入工程を省略することができ、それによるリフレッシュ特性の低下を防止することができる。そしてボディ効果を改良し、薄い接合（Shallow junction）領域を形成することができる。
【発明を実施するための最良の形態】
【００１９】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図2(a)〜図2(h)は、本発明の一つの実施の形態に係る半導体素子の製造方法を示す断面図である。
【００２０】
図2(a)に示されているように、半導体基板110の上部にパッド酸化膜113とパッド窒化膜115を形成した後、パッド窒化膜115の上部に感光膜（図示省略）を形成する。次に、格納電極コンタクトマスク（図示省略）で感光膜を露光及び現象して格納電極コンタクト領域を画成する感光膜パターン（図示省略）を形成する。以後、感光膜パターンを食刻マスクにパッド窒化膜115、パッド酸化膜113及び所定厚さの半導体基板110を所定厚さに食刻してトレンチ120を形成した後、感光膜パターンを除去する。その次、トレンチ120の一部（側壁及び上部）を埋め込む素子分離用の第1の酸化膜123を形成した後、第1の酸化膜123を食刻してトレンチ120の側壁に第1の酸化膜123を除去する。ここで、食刻されたトレンチ120の深さは2500〜3500Åであるのが好ましい。さらに、第1の酸化膜123に対する食刻工程は等方性乾式または湿式食刻方法で行われるのが好ましい。そして、残りの第1の酸化膜123の厚さは1000〜2000Åであるのが好ましい。
【００２１】
図2(b)及び図2(c)に示されているように、全体表面の上部に窒化膜125を形成した後、窒化膜125を食刻してトレンチ120の側壁に窒化膜125を除去する。次に、残ったトレンチ120を埋め込む素子分離用の第2の酸化膜127を形成した後、パッド窒化膜115を露出するまで第2の酸化膜127を平坦化食刻し、第1の酸化膜123/窒化膜125/第2の酸化膜127の積層構造でなる素子分離構造130を形成する。ここで、窒化膜125は側壁より平面にさらに厚く形成されるステップカバレッジ（Step coverage）が不良なPE-nitrideで形成するのが好ましい。さらに、窒化膜125に対する食刻工程は等方性食刻またはエッチバック（etch-back）方法で行われ、トレンチ120内の窒化膜125の厚さは50〜150Åであり、第2の酸化膜127の厚さは1000〜2000Åであるのが好ましい。そして、素子分離構造130の形成のための平坦化食刻はパッド窒化膜115の厚さが半分になるまで行われるのが好ましい。
【００２２】
図2(d)に示されているように、全体表面の上部に感光膜（図示省略）を形成した後、ビットラインコンタクトマスクで感光膜を露光及び現象してビットラインコンタクト領域135を露出する感光膜パターン140を形成する。次に、感光膜パターン140を食刻マスクにビットラインコンタクト領域135の素子分離構造130を除去して下部の半導体基板110を露出する。ここで、ビットラインコンタクト領域135の素子分離構造130除去工程は乾式食刻方法で行われるのが好ましい。
【００２３】
図2(e)に示されているように、感光膜パターン140を除去した後、残りのパッド窒化膜115とビットラインコンタクト領域で露出した窒化膜125を除去し、ビットラインコンタクト領域に隣接した素子分離構造130の間にアンダーカット形態のチャンネル空間145を形成する。ここで、パッド窒化膜115と露出した窒化膜125の除去工程は燐酸（H3PO4）を利用した湿式食刻方法で行われるのが好ましい。
【００２４】
図2(f)に示されているように、パッド酸化膜113を除去した後、アンダーカット形態のチャンネル空間145とビットラインコンタクト領域をフッ酸（HF)を利用した洗浄工程を行って露出した第1の酸化膜123と第2の酸化膜127のエッジ部分を円くする。次に、ビットラインコンタクト領域135とチャンネル空間145に露出した半導体基板110からSEG層150を形成する。このとき、SEG層150は露出した半導体基板110をシード（seed）層にして形成される。以後、素子分離構造130の上部を露出するまでSEG層150を平坦化食刻する。
【００２５】
図2(g)に示されているように、全体表面の上部に感光膜（図示省略）を形成した後、ビットラインコンタクト領域とその両側に隣接したゲート領域を露出する感光膜パターン153を形成する。次に、感光膜パターン153を食刻マスクに露出した第2の酸化膜127を除去してリセスゲート領域155を形成する。ここで、第2の酸化膜127の除去工程は湿式食刻方法で行われるのが好ましい。
【００２６】
図2(h)に示されているように、感光膜パターン153を除去した後、リセスゲート領域155の表面にゲート絶縁膜160を形成する。次に、リセスゲート領域155を埋め込む平坦化されたゲート導電層(図示省略)を形成した後、ゲート導電層の上部にハードマスク層（図示省略）を形成する。以後、ゲートマスク（図示省略）を食刻マスクにハードマスク層とゲート導電層をパターニングし、ゲート電極170とハードマスク層パターン180の積層構造でなるゲート構造物190を形成する。このとき、ビットラインコンタクト領域と隣接するゲート構造物190は埋め込まれた第1の酸化膜123の上部にSEG層150を形成したSOIチャンネルの上部に形成される。
【００２７】
本発明の他の実施の形態によれば、埋め込まれた酸化膜の上部にシリコン層でなるSOIチャンネルの上部にリセスゲートの代わりに平面ゲートを形成することもできる。
以後の工程はゲート側壁絶縁膜の形成、S/D領域の形成、コンタクトプラグの形成、ビットラインコンタクト及びビットラインの形成、キャパシタコンタクト及びキャパシタの形成、金属配線コンタクト及び金属配線の形成のような一般的なトランジスタの製造工程を行って半導体素子を完成する。
【００２８】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２９】
【図１】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
【００３０】
110   半導体基板
113   パッド酸化膜
115   パッド窒化膜
120   トレンチ
123   第1の酸化膜
125   窒化膜
127   第2の酸化膜
130   素子分離構造
135   ビットラインコンタクト領域
140、153   感光膜パターン
145   チャンネル空間
150   SEG層
155   ゲート領域
160   ゲート絶縁膜
170   ゲート電極
180   ハードマスク層パターン
190   ゲート構造物
【図１】
0005113347.tif 000002
【図２】
0005113347.tif 000003