(57)【特許請求の範囲】
【請求項１】
表裏面を貫通する第１の貫通穴が予めあけられた半導電体ＩＣチップを、該第１の貫通穴が絶縁性樹脂で充填されるように該絶縁性樹脂に埋め込んで形成した基板に、該基板の表裏面を貫通する第２の貫通穴が、前記第１の貫通穴の中を通り、かつ前記第１の貫通穴の内面に前記絶縁性樹脂が残るようにあけられ、
前記基板の表裏面に備えられた溝に埋め込まれた導電性ペーストからなる電気回路導電体が、前記第２の貫通穴に埋め込まれた導電性ペーストによって導通可能に接続されていることを特徴とする部品内蔵デバイス。
【請求項２】
前記電気回路導電体と前記半導電体ＩＣチップの電極とが電気的に接続されていることを特徴とする請求項１に記載の部品内蔵デバイス。
【請求項３】
前記第１の貫通穴が略円形の断面形状を有し、前記第２の貫通穴が略円形の断面形状を有し前記第１の貫通穴と略同心円状に配置されていることを特徴とする請求項１または２に記載の部品内蔵デバイス。
【請求項４】
前記絶縁性樹脂がレーザ加工可能な材料であることを特徴とする請求項１から３の何れか１項に記載の部品内蔵デバイス。
【請求項５】
前記絶縁性樹脂が感光性樹脂であることを特徴とする請求項１から３の何れか１項に記載の部品内蔵デバイス。
【請求項６】
請求項１から５の何れか１項に記載の部品内蔵デバイスを少なくとも１つ含み、該部品内蔵デバイスの上下に多層の配線層を重ねたことを特徴とする多層の部品内蔵デバイス。
【請求項７】
請求項１から５の何れか１項に記載の部品内蔵デバイスに備えられた前記電気回路導電体に電極パッドを設けることによって形成されることを特徴とする両面Ｉ／Ｏパッケージ。
【請求項８】
前記基板の表裏面に設けられた前記電極パッドが、表裏面で同配列に整列していることを特徴とする請求項７に記載の両面Ｉ／Ｏパッケージ。
【請求項９】
半導電体ＩＣチップに、該半導電体ＩＣチップの表裏面を貫通する第１の貫通穴をあける工程と、
前記第１の貫通穴を有する前記半導電体ＩＣチップを少なくとも含む部材を、絶縁性樹脂で埋め込んで基板を形成する工程と、
前記基板の表裏面に電気回路を形成する溝を設ける工程と、
前記基板に、該基板の表裏面を貫通する第２の貫通穴を、前記第１の貫通穴の中を通り、かつ前記第１の貫通穴の内面に前記絶縁性樹脂が残るようにあける工程と、
前記表裏面の溝及び前記第２の貫通穴に導電性ペーストを埋め込んで、前記表裏面の電気回路を電気的に接続する工程と、
を含むことを特徴とする部品内蔵デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導電体をはじめとする電子部品を内蔵したデバイスに関し、特に、貫通穴をあけた部品チップの表裏面側を電気的に接続した部品内蔵デバイス及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型高密度化に伴い、電子部品の小型化を目指して、部品を回路基板内に内蔵するような部品内蔵デバイスの開発が行なわれている。例えば、抵抗、コイル、コンデンサなどを基板内に内蔵するものや、その他、半導電体ICを内蔵するものも出現している。また、半導電体ＩＣチップのパッケージにおいても、チップ搭載面積を小さくするために、２つあるいは３つの半導電体ＩＣチップを積層するような３次元実装が取り入れられ、携帯電話などにも多く用いられている。また、一方で、半導電体ＩＣチップ内の集積化にも限界がきており、大規模な半導電体ＩＣチップ（超ＬＳＩチップ）の開発時間の長期化や、マスクコスト、装置コストなどの増加により、大規模な回路を一つのチップ内に納めることが困難になってきている。
【０００３】
このような背景から、複数個の半導電体ＩＣチップを積層して床面積を小さくするいわゆる3次元実装の必要性が高まり、広く開発が進められている。半導電体ＩＣチップを回
路基板内に３次元的に内蔵する際、半導電体ＩＣチップの表裏面を貫通するヴィア接合が可能であると効率的な配線が実現できる。このヴィア接合を行なうために、例えば、半導電体ICチップの表面から穴を掘り、その穴の内壁表面には絶縁膜処理を施してからその中にメッキ銅を埋め、裏側からメッキ銅が現れるまで研磨して、チップの裏側からも電気信号を取り出せるようにした技術が開発されている。（例えば、非特許文献１参照。）
【非特許文献１】Kenji.Takahashi,et al "Process Integration of 3D Chip Stack with Vertical Interconnection" Proceedings of 2004 Electronic Components and Technology Conference, P601-609 (2004)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、この非特許文献１に記載されるような半導電体ＩＣチップの表裏面を電気的に貫通するヴィアは、フォトリソグラフィ、メッキプロセス、酸化絶縁膜生成といった工程を経て形成されるので、製造工程が長く製造コストも高くなる問題が生じる。また、この工程には水を使うため、廃液の処理などの問題も生じる。
【０００５】
従って、本発明の目的は上記の問題を解決し、ドライな工程で簡単に半導電体ＩＣチップの表裏面を貫通するヴィアを設けることが可能であり、更に、半導電体以外の電子部品も内蔵することが可能な部品内蔵デバイス、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、本発明に係る部品内蔵デバイスとして、絶縁性樹脂からなる基板の内部に部品チップが埋め込まれた電子デバイスであって、部品チップの少なくとも１つには、該部品チップの表裏面を貫通する第１の貫通穴が設けられ、基板には、基板の表裏面を貫通する第２の貫通穴が、第１の貫通穴の中を通り、かつ第１の貫通穴の内面に接しない位置に設けられ、基板の表裏面に備えられた電気回路導電体が、第２の貫通穴の中に備えられた導電体によって導通可能に接続されている部品内蔵デバイスが考えられる。
【０００７】
本実施態様では、任意の数の部品チップを基板の内部に埋め込むことが可能であり、また、他の電子部品をこの基板の中に埋め込むことも可能である。また、基板の中に内蔵された部品チップのうち、全ての部品チップに第１の貫通穴を設けることも考えられるし、一部の部品チップにだけ第１の貫通穴を設けることも考えられる。
【０００８】
ここで、基板や部品チップの「表裏面」とは、基板や部品チップを構成する面のうちの任意の相対する２面であって、例えば、基板や部品チップが平板状の形状であれば、その広面が考えられる。この表裏面には、電気回路を形成したり他の部材と電気的に接続するための接続点を設けることもできる。ただし、この表裏面は広面には限られず、基板や部品チップの形状や用途によって、任意の相対する２面を表裏面として用いることができる。
【０００９】
第1の貫通穴は、１つの部品チップにおいて任意の数の貫通穴を設けることが可能であ
り、第２の貫通穴も、第1の貫通穴の数に応じて任意の数の貫通穴を設けることができる
。また、これらの第１の貫通穴や第２の貫通穴の断面形状については、円形、楕円形、矩形をはじめとするあらゆる形状の断面を有することができる。また、「第２の貫通穴が第１の貫通穴の中を通り、かつ第１の貫通穴の内面に接しない位置に設けられ」とは、第２の貫通穴の外形と第１の貫通穴の内壁の間に絶縁性樹脂が存在することを意味し、第２の貫通穴の中に備えられた導電体と部品チップとの間では、電気的な絶縁性が確保されていることになる。
【００１０】
本実施態様によれば、導電体を、部品チップとの間の絶縁を保ちながら部品チップの中を貫通させて通すことができるので、三次元モジュールやパッケージを形成するのに非常に有効である。
【００１１】
本発明に係る部品内蔵デバイスとして、更に、電気回路導電体と部品チップの電極とが電気的に接続されている部品内蔵デバイスが考えられる。本発明のデバイスにおいては、導電体と部品チップの第１の貫通穴の内壁の間は電気的に絶縁されているが、本実施態様では、電気回路導電体と部品チップに設けられた電極との間を電気的に接続することによって、部品チップの端子点を部品内蔵バイスの基板の表裏面に、容易に設けることができる。
【００１２】
本発明に係る部品内蔵デバイスとして、更に、第１の貫通穴が略円形の断面形状を有し、第２の貫通穴が略円形の断面形状を有し第１の貫通穴と略同心円状に配置されている部品内蔵デバイスが考えられる。本実施態様によれば、第１の貫通穴や第２の貫通穴の加工を、容易に低コストで形成することができる。
【００１３】
本発明に係る部品内蔵デバイスとして、更に、部品チップが半導電体ＩＣチップである部品内蔵デバイスが考えられる。
【００１４】
また、本発明に係る部品内蔵デバイスとして、更に、縁性樹脂がレーザ加工可能な材料である部品内蔵デバイスや、絶縁性樹脂が感光性樹脂である部品内蔵デバイスが考えられる。
【００１５】
また、本発明に係る部品内蔵デバイスとして、更に、導電体が導電性ペーストである部品内蔵デバイスや、導電体がメッキ銅である部品内蔵デバイスが考えられる。
【００１６】
また、本発明に係る部品内蔵デバイスとして、更に、電気回路導電体が、基板の表面及び／または裏面に設けられた溝に埋め込まれた導電性ペーストからなる部品内蔵デバイスが考えられる。
【００１７】
更に、本発明に係る多層の部品内蔵デバイスとして、上述の部品内蔵デバイスを少なくとも１つ含み、該部品内蔵デバイスの上下に多層の配線層を重ねた多層の部品内蔵デバイスが考えられる。本実施態様によれば、製造工程が少なく低い製造コストで容易に多層の部品内蔵デバイスを製造することができる。
【００１８】
更に、本発明に係る多両面Ｉ／Ｏパッケージとして、上述の部品内蔵デバイスに備えられた電気回路導電体に、電極パッドを設けることによって形成される両面Ｉ／Ｏパッケージが考えられる。また、本発明に係る多両面Ｉ／Ｏパッケージとして、更に、基板の表裏面に設けられた電極パッドが、表裏面で同配列に整列している両面Ｉ／Ｏパッケージが考えられる。これらのＩ／Ｏパッケージは、３次元実装に非常に有効である。
【００１９】
更に、本発明に係る部品内蔵デバイスの製造方法として、部品チップに、該部品チップの表裏面を貫通する第1の貫通穴をあける工程と、第1の貫通穴を有する部品チップを少なくとも含む部材を、絶縁性樹脂で埋め込んで基板を形成する工程と、基板に、該基板の表裏面を貫通する第２の貫通穴を、第１の貫通穴の中を通り、かつ第１の貫通穴の内面に接しない位置にあける工程と、第２の貫通穴の中に導電体を設け、基板の表裏面に導電体と電気的に接続するように電気回路導電体を設ける工程と、を含む部品内蔵デバイスの製造方法が考えられる。
【００２０】
本実施態様によれば、従来に比べて、少ない製造工程で、短時間に低コストで、部品内蔵デバイスを製造できる。更に、フォトリソ工程などのような廃液が出る工程を含まないため、環境保全に有利である。
【発明の効果】
【００２１】
本発明に係る部品内蔵デバイスでは、半導電体ＩＣチップを始めとする部品チップを貫通する導電体を、絶縁性を確保して容易に低コストで備えることができるので、三次元モジュールやパッケージには非常に有効であり、デバイスの小型化、更にはシステム装置の小型化や低コスト化が容易に図れる。
【００２２】
また、本発明に係る部品内蔵デバイスの製造においては、フォトリソ工程などのような廃液が出る工程を含まないため、環境保全に適したクリーンな製造プロセスを実現できる。
【発明を実施するための最良の形態】
【００２３】
本発明に係る実施形態を、図面を参照しながら詳細に説明する。
【００２４】
（実施形態１）
本発明に係る部品内蔵デバイスの１つの実施形態を図１に示す。本図は半導電体ＩＣチップ（部品チップ）に貫通ヴィアを設けた部品内蔵デバイスを示す断面図である。
【００２５】
半導電体ＩＣチップ１０１には、その表裏面を貫通する第１の貫通穴１０２があけられている。ここでは、紙面で下側の面を表面、上側の面を裏面と称する。この第１の貫通穴１０２があけられた半導電体ＩＣチップ１０１が、絶縁性樹脂からなる基板１０３内に埋め込まれている。また、基板１０３には、その表裏面を貫通する第２の貫通穴１０４が、第１の貫通穴１０２と略同心円状となる位置に、第１の貫通穴１０２の内壁に触れないように、つまり半導電体ＩＣチップ１０１に触れないようにあけられている。従って、第２の貫通穴１０４の外形と第１の貫通穴１０２の内壁との間には絶縁性樹脂が存在する。ここで、基板１０３の場合も半導電体ＩＣチップ１０１の場合と同様に、紙面で下側の面を表面、上側の面を裏面と称する。本図では、半導電体ＩＣチップ１０１には３個の第1の
貫通穴１０２が設けられ、各々の第1の貫通穴１０２の中には第２の貫通穴１０４が設け
られている。
【００２６】
基板１０３の左右に位置する第２の貫通穴１０４の中には、導電体１０７が備えられ、この導電体１０７の両端は基板１０３の表裏面まで達している。また、基板１０３の表面には電気回路導電体１０６が備えられ、基板１０３の裏面には電気回路導電体１０８が備えられており、これらの電気回路導電体１０６、１０８は、導電体１０７によって電気的に接続されている。
【００２７】
また、基板１０３の表面には、半導電体ＩＣチップ１０１のＩ／Ｏ電極パッド１０５（電極）の位置に、コンタクト窓１１３があけられている。このコンタクト窓１１３を通して、Ｉ／Ｏ電極パッド１０５と電気回路導電体１０６とが電気的に接続されている。なお、半導電体ＩＣチップ１０１の内部の構造はこの図には示されていない。
【００２８】
一方、基板１０３の中央に位置する第２の貫通穴１０４の中には、導電体１１２が備えられ、この導電体１１２の両端は基板１０３の表裏面まで達している。また、基板１０３の表面には電気回路導電体１１０が備えられ、基板１０３の裏面には電気回路導電体１１１が備えられており、これらの電気回路導電体１１０、１１１は、導電体１１２によって電気的に接続されている。ただし、導電体１１２により接続された電気回路導電体１１０、１１１は、上述の電気回路導電体１０６、１０８とは異なり、半導体ＩＣチップ１０１とは独立している。
【００２９】
以上のように、電気回路導電体１０６、１０８と導電体１０７で構成される貫通ヴィアを用いれば、半導電体ＩＣチップ１０１の表面だけでなく、裏面側にもＩ／Ｏ電極パッドを設けることができる。従って、裏面に半導電体ＩＣチップや他の部品を積層する場合、従来であれば、Ｉ／Ｏ電極パッドと裏面の配線とを接続するために、半導電体ＩＣチップの外側を回って配線を繋げる必要があったが、本実施形態ではそのような煩雑な配線を行なう必要がない。また、その分配線長も短くなるという利点も有する。
【００３０】
また、電気回路導電体１１０、１１１と導電体１１２で構成される独立貫通ヴィアを用いれば、基板や半導体ＩＣチップを貫いて配線できるので、３次元実装において大きな利点を有する。
【００３１】
（部品内蔵デバイスの製造プロセス）
次に、図１に示す部品内蔵デバイスの製造プロセスの一例を説明する。まず、半導体ＩＣチップ１０１に第１の貫通穴１０２をあける場合には、イオンエッチングあるいはプラズマエッチングなどの半導電体加工技術により正確に穴あけを行なうことができる。また、最近はレーザなどで穴あけを行なうとも可能になっている。
【００３２】
イオンエッチングによれば、アスペクト比の高い、つまり、径に比べて深い貫通穴の加工が可能である。例えば、直径１０μφで深さ７０μの穴もあけられるようになっている。ただし、近年では、半導体ＩＣチップの厚さが薄く加工されるようになってきており、例えば、５０μぐらいの厚さの半導体ＩＣチップも使われ始めていて、穴あけ加工自体は容易になってきている。
【００３３】
また、１５０μ以上の大きな穴径でもよい場合には、被加工物に砂をぶつけて削るサンドブラストを用いることもできる。近年は、この技術でも微細加工が可能なようになってきており、若干テーパ形状となることについて問題が生じない場合には、安価な穴あけ方法として利用することができる。
【００３４】
次に、上述のようにして形成した第1の貫通穴１０２を有する半導電体ＩＣチップ１０
１を、絶縁性樹脂からなる基板１０３に埋め込む。この絶縁性樹脂からなる基板１０３の中に埋め込む方法には、いくつかの方法があるが、平滑な仕上がり表面を要する場合には、２枚の半硬化（Ｂ−ステージ）樹脂シートで第1の貫通穴１０２を有する半導電体ＩＣ
チップ１０１を挟み込んで、加圧加熱する方法が適している。この場合、貫通穴内部に空隙ができないようにするためには、真空中でこの処理を行なうことが好ましい。また、その他の方法としては、絶縁体シートの上に第1の貫通穴１０２を有する半導電体ＩＣチッ
プ１０１を置き、液状樹脂を流して硬化させて埋め込む方法もある。
【００３５】
次に、以上のようにして形成した第1の貫通穴１０２を有する半導電体ＩＣチップ１０
１を埋め込んだ基板１０３に、第１の貫通穴１０２と略同心円状であって半導電体ＩＣチップ１０１に触れないように第２の貫通穴１０４をあけ、更に、半導電体ＩＣチップ１０１のＩ／Ｏ電極パッド１０５の位置にコンタクト窓１１３をあける工程を行なう。
【００３６】
貫通穴は機械的ドリルであけてもよいが、コンタクト窓１１３の加工も考慮すると、レーザ加工が好ましい。微細な貫通穴の場合は、エキシマレーザあるいはヘムトレーザが適している。どのようなレーザを選択すべきかについては、許容される加工の微細さや仕上がり穴の形状に応じて、製造コストの最も低い方法を選択するのが望ましい。
【００３７】
レーザによる樹脂の加工は、樹脂材料により大きく異なる。有機物の樹脂単体からなる場合は、炭酸ガスレーザ、ＹＡＧレーザ、エキシマレーザなど大半のレーザで穴あけ加工が可能である。また、樹脂中にシリカなどの無機のフィラーを混入する場合には加工性が悪くなるが、耐湿特性など向上するためにフィラーを混入したコンポジット材料を使用することも可能である。絶縁性樹脂として感光性の樹脂を選べば、露光現像して貫通穴をあけることも可能である。
【００３８】
従来のように、酸化膜処理により絶縁性を確保する場合には、その絶縁性は穴表面や穴形状に大きく左右されるため、製品の歩留まりが悪くなる問題が生じるが、本発明においては、穴表面や穴形状には関係なく良好な絶縁性が得られるという大きな利点を有する。
【００３９】
次に、上述のようにしてあけられた第２の貫通穴１０４の中に、導電体１０７を設ける。導電体１０７を設けるには、導電体を埋め込むことも可能であるし、第２の貫通穴１０４の内壁面に導電体を付着させてもよい。導電体を埋め込む場合には、導電性ペーストをスキージ等で押し込んでもよいし、穴が大きい場合にはスクリーン印刷も可能である。スクリーン印刷により導電体１０７として導電性ペーストを埋め込む場合には、電気回路導電体１０６、１０８も同時に印刷してしまうと効率がよい。勿論、一旦導電性ペーストを穴に充填した後に印刷してもよい。
【００４０】
また、電気回路導電体１０６、１０８は、導電性ペーストを充填した後、硬化させてその後メッキ銅で配線してもよい。このような技術については、プリント配線板の技術を適用することができる。また、導電体１０７を埋め込むのではなく、第２の貫通穴１０４の内壁面にメッキ銅を施して、表裏の回路導電体１０６、１０８の導通を取ることもできる。これもプリント配線板の技術では古く知られた技術であり、詳細な説明は省略する。
【００４１】
（実施形態２）
図２には、メッキ銅で回路導電体及び導電体を形成した実施形態を示す。導電体２０１は、第２の貫通穴１０４の内壁面に施しためっき銅で形成され、その内部は空洞２０２となっている。また、電気回路導電体１０６、１０８もメッキ銅で形成され、半導電体ＩＣチップ１０１のＩ／Ｏ電極パッド１０５との接続もメッキ銅のでなされている。Ｉ／Ｏ電極パッド１０５は、通常アルミで作られるが、今回のような場合には、クロムやチタンあ
るいはタングステンなどの金属で表面を変換し、最終的に銅や金の表面にすることが知られている。オーミックな電気的コンタクトを得るためである。
【００４２】
回路導電体１０６、１０８がメッキ銅の場合には、そのままプリント基板などへ半田接続することができる。また、導電性ペーストを用いる場合には半田接続が困難であるが、メッキを施すかあるいは半田付けが可能な導電性ペーストを上塗りすることにより、電気的接続が可能である。プリント基板への電気的接続を、半田を用いずに導電性ペーストを用いて行なう場合には、導電性ペーストのまま何ら処理をする必要がない。また、導電性ペースト同士のコンタクトをよくするために、プラズマ処理を行なうことが好ましい。
【００４３】
（実施形態３）
電気回路導電体を形成するには、印刷ではなく溝に導電性ペーストを埋め込んで形成することもできる。この場合には、第２の貫通穴１０４に導電性ペーストを埋め込むと同時に、電気回路導電体１０６、１０８も形成できるため、工程が著しく簡単になる。
【００４４】
本発明に係る部品内蔵デバイスの他の実施形態を図３に示す。本図は、導電性ペーストを溝に埋め込んで電気回路導電体を形成した部品内蔵デバイスの断面図を示す。ここでは、第１の貫通穴３０２を有する半導電体ＩＣチップ３０１を、絶縁性樹脂からなる基板３０４に埋め込んだ後、第１の貫通穴３０２と略同心円状であって半導電体ＩＣチップ３０１に触れない位置に第２の貫通穴３０５をあけ、Ｉ／Ｏ電極パッド３０３の位置にコンタクト窓３０６をあける。更に、基板３０４の表裏面に、回路パターンに従って溝３０７と３０８を彫る。そして、彫られた溝３０７、３０８、コンタクト窓３０６、及び第２の貫通穴３０５に、導電性ペースト３０９を埋め込み、充填した後に加熱硬化させる。以上の工程により、電気回路導電体（配線）も導通ヴィアも同時に形成することができる。
【００４５】
（実施形態４）
これまで説明したように、本発明によれば、同一の基板内に埋め込んだ複数個の半導電体ＩＣチップ、あるいは半導電体ＩＣチップ以外の電子部品を互いに接続した部品内蔵デバイスを形成することができる。また、そのような部品内蔵デバイスを多層に重ねた多層部品内蔵デバイスも形成することもできる。
【００４６】
ここで、図４には、本発明の他の実施形態である多層の部品内蔵デバイスの断面図を示す。本実施形態では、第1の貫通穴を有する半導電体ＩＣチップ４０２を内蔵する部品内
蔵デバイス４０１の上（裏面側）に、部品チップ４０５を内蔵する部品チップ内蔵層４０４を重ね、下側（表面側）には部品チップを含まない電気回路導電体層４０３を重ねている。部品内蔵デバイス４０１については、既に説明したものと同様である。
【００４７】
部品チップ内蔵層４０４は、貫通穴のない部品チップ４０５を絶縁性樹脂中に埋め込んで、貫通穴と表面の溝に充填した導電性ペースト４０７で配線した構造を有している。ここで、部品番号４０６で示した部材は、部品チップの電極である。部品内蔵デバイス４０１の電気回路導電体４１５と部品チップ内蔵層４０４の電気回路導電体４１４とは、接続点４０８で電気的に接続されている。また、部品番号４０９で示した部材は、貫通穴と表面に彫った溝に埋め込んだ導電性ペーストからなる電気回路導電体である。また、下層の電気回路導電体層４０３は、貫通穴と表面に彫った溝に充填した導電性ペーストからなる電気回路導電体４１０のみを有する構造となっている。
【００４８】
このような３層構造の多層の部品内蔵デバイスは、小型の機能モジュールを得るのに有効である。また、多層の部品内蔵デバイスの表面には、従来の部品の表面実装が可能である。図４には、フリップ実装した様子を破線で示してある（部品番号４１１）。このような多層の部品内蔵デバイスの両面に、更に部品内蔵デバイスや電気回路導電体からなる配
線層を重ねることも可能である。
【００４９】
（多層の部品内蔵デバイスの製造プロセス）
次に、このような多層の部品内蔵デバイスの製造プロセスの一例を説明する。単層の部品内蔵デバイス４０１の製造プロセスについては既に説明を行なった。部品チップ内蔵層４０４を積層するには、部品チップ４０５をＢ-ステージの絶縁性樹脂で挟み込んで、部
品内蔵デバイス４０１の上に重ね、加圧加熱して絶縁性樹脂を硬化させて基板４１６を形成することができる。絶縁性樹脂に施す貫通穴加工や溝加工は、機械加工、プラズマ加工、レーザ加工などを用いることができ、必要とされる寸法精度により、最適の加工手段を選択することができる。
【００５０】
本実施例では、レーザ加工を用いる場合を例にとって説明する。レーザ加工としては、加工後の残渣などの少ないエキシマレーザを用いることが特に好ましい。絶縁性樹脂からなる基板４１６に、レーザを用いて、溝４１３、貫通穴４１４、及びコンタクト窓４１２をあける。貫通穴４１４は、基板４１６を貫通して部品内蔵デバイス４０１の電気回路導電体４１５の位置で止められている。ただし、電気的な接合を良好にするためには、電気回路導電体４１５に少し入り込むまで掘りこまれるのが好ましい。また、導電性ペーストに気泡が入り込まないように充填するには、真空中で充填するのが好ましい。具体的には、真空中においてスキージで押し込むか、または導電性ペースト溜まりの中にディップした後大気中に取り上げて、表面の導電性ペーストを取り除く方法が考えられる。
【００５１】
次に、下層の電気回路導電体層４０３を形成するには、Ｂ-ステージの絶縁性樹脂を重
ねて加熱加圧硬化させて基板４１７を形成し、貫通穴（基板４１７のみを貫通し、部品内蔵デバイス４０１上の電気回路導電体の位置で止まる穴）と溝をレーザで形成し、更に導電性ペーストを充填して加熱硬化すればよい。また、貫通穴や溝を掘る前に、上層の部品チップ内蔵層４０４と下層の電気回路導電体層４０３とを積層して、同時に加圧過熱して一時に形成することもできる。
【００５２】
本実施例では、Ｂ−ステージの未硬化樹脂を用いて説明したが、部品チップを埋め込んで硬化させた絶縁性樹脂層を用いる方法や、硬化した樹脂層を接着剤で重ねる方法を採用することもできる。以降の工程については上述と同様であるので、説明は省略する。
【００５３】
上記においては、各層の積層を順次積層する説明を行なったが、一括積層を行なうことも考えられる。この場合には、各層の電気的接続を異方導電性接着剤あるいは導電性接剤を用いて行なうことができる。ただし、積層物の品質を考慮すると順次積層型が好ましい。本発明のようなデバイスは、一般的に一層が非常に薄く（１００μ以下）、積層時の位置合わせなどがデバイスの伸びのために困難である。順次積層型の場合には、貫通穴あけや溝彫りなどにおいて、下のパターンを見ながら加工できるので、位置合わせといった作業を要しない。従って、層間の位置ずれをカバーするヴィアランドなどの必要性が無いため、より微細なヴィアや配線を実現できる。また、上述の説明では、導電体は導電性ペーストを用いたが、既に説明したように、メッキ銅を用いることもできる。
【００５４】
（実施形態５）
既に説明した多層の部品内蔵デバイスの特殊な場合として、図５に示すような構造を有する両面Ｉ／Ｏパッケージが考えられる。この両面Ｉ／Ｏパッケージは、３次元実装には有効なパッケージであり、特に、積層型大容量メモリモジュールなどには有効である。
【００５５】
ここで、部品内蔵デバイス５０１及び電気配線導電体層５０２、５０３については、実施形態４に示したものと同様である。本実施形態の特徴部分は、多層のモジュールの表裏面に整列したＩ／Ｏパッド５０４、５０５を有することである。図５ではＩ／Ｏパッドの
配列を裏表面で同じ配列にしてあるが、異なる配列にすることもできる。また、複雑なデバイスにおいては、更に電気回路導電体層を重ねる必要性を有する場合もある。逆に、簡単なデバイスにおいては、図５の部品内蔵デバイスに示すように、それ自体で電気回路導電体層５０２、５０３を重ねなくとも両面Ｉ／Ｏパッケージを実現できる場合もある。また、両面あるいは片面のパッドに接続用ボール（半田ボールなど）を付けることもできる。このとき、Ｉ／Ｏパッド５０４、５０５の表面がメッキ銅の場合には全て半田付けが可能であるが、導電性ペーストの場合にはメッキを施したり、銅箔を貼り付けたりする必要がある。
【００５６】
（その他の実施形態）
以上のように、本発明について様々な実施形態や実施例を挙げて説明したが、その他にも多くの変形や特殊な形状が本発明に含まれる。つまり、第１の貫通穴を有する部品チップを絶縁性樹脂中に埋め込み、この第1の貫通穴の中に部品チップに触れないように第２
の貫通穴をあけ、この第２の貫通穴に導電体を備えて表裏面の電気回路導電体の導通を取るようにしたデバイス及びその製造方法であれば、その他のあらゆる実施形態が本発明に含まれる。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る部品内蔵デバイスの実施形態１を示す断面図である。
【図２】本発明に係る部品内蔵デバイスの実施形態２を示す断面図である。
【図３】本発明に係る部品内蔵デバイスの実施形態３を示す断面図である。
【図４】本発明に係る多層の部品内蔵デバイスである実施形態４を示す断面図である。
【図５】本発明に係る両面Ｉ／Ｏパッケージである実施形態５を示す断面図である。
【符号の説明】
【００５８】
１０１  第1の貫通穴を有する半導電体ＩＣチップ
１０２  第１の貫通穴
１０３  絶縁性樹脂からなる基板
１０４  第２の貫通穴
１０５  Ｉ／Ｏ電極パッド
１０６  電気回路導電体
１０７  導電体
１０８  電気回路導電体
１１０  電気回路導電体
１１１  電気回路導電体
１１２  導電体
１１３  コンタクト窓
２０１  導電体
２０２  空洞
３０１  半導体ＩＣチップ
３０２  第１の貫通穴
３０３  Ｉ／Ｏ電極パッド
３０４  基板
３０５  第２の貫通穴
３０６  コンタクト窓
３０７  溝
３０８  溝
３０９  導電性ペースト
４０１  部品内蔵デバイス
４０２  半導体ＩＣチップ
４０３  電気回路導電体層
４０４  部品チップ内蔵層
４０５  部品チップ
４０６  電極
４０７  導電性ペースト
４０８  接続点
４０９  電気回路導電体
４１０  半導体ＩＣチップ
４１１  フリップ実装
４１２  コンタクト窓
４１３  溝
４１４  貫通穴
４１５  電気回路導電体
４１６  基板
４１７  基板
５０１  部品内蔵デバイス
５０２  電気回路導電体層
５０３  電気回路導電体層
５０４  Ｉ／Ｏパッド
５０５  Ｉ／Ｏパッド
【図１】
0005134194.tif 000002
【図２】
0005134194.tif 000003
【図３】
0005134194.tif 000004
【図４】
0005134194.tif 000005
【図５】
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