(57)【特許請求の範囲】
【請求項１】
映像信号を書き込むための複数の信号線にそれぞれ対応し、各々が画素を有する複数の段部分を含む表示部と、前記複数の信号線の配列方向に沿って前記各段部分に順次映像信号の書き込みを行う駆動制御部と、を備え、
前記駆動制御部は、
前記複数の段部分のうち、ある段部分に映像信号の書き込みを行っている状態で、次に映像信号を書き込む段部分にも書き込みを行い、
前記複数の段部分のうち最後に書き込みを行う段部分に映像信号の書き込みを行う際、当該映像信号を供給するための増幅回路を、当該段部分より前に書き込みを行う段部分に映像信号を供給するための第１の増幅回路から、当該第１の増幅回路よりも電流供給能力の低い第２の増幅回路に切り替える
表示装置。
【請求項２】
前記最後に書き込みを行う段部分に映像信号の書き込みを行う際の当該段部分に対応する信号線の到達電位と、前記最後に書き込みを行う段部分以外の段部分に映像信号の書き込みを行う際の当該段部分に対応する信号線の到達電位とが略同じ大きさになるように、前記第２の増幅回路の電流供給能力が調整されている
請求項１に記載の表示装置。
【請求項３】
前記第２の増幅回路は、前記第１の増幅回路よりも時間に対する電圧増幅の割合が小さい
請求項１又は２に記載の表示装置。
【請求項４】
複数の画素により画素ブロックが形成され、
前記映像信号は、前記画素ブロック毎に前記信号線を介して書き込まれ、
前記最後に書き込みを行う段部分は、１水平期間における最後に書き込みが行われる前記画素ブロックである
請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
映像信号を書き込むための複数の信号線にそれぞれ対応し、各々が画素を有する複数の段部分を含む表示部と、前記複数の信号線の配列方向に沿って前記各段部分に順次映像信号の書き込みを行う駆動制御部と、を備え、
前記駆動制御部は、
前記複数の段部分のうち、ある段部分に映像信号の書き込みを行っている状態で、次に映像信号を書き込む段部分にも書き込みを行い、
前記複数の段部分のうち最後に書き込みを行う段部分に映像信号の書き込みを行う際、前記画素が有する共通電極に共通電位信号を供給するための増幅回路を、当該段部分より前に書き込みを行う段部分に共通電極信号を供給するための第３の増幅回路から、当該第３の増幅回路よりも電流供給能力の低い第４の増幅回路に切り替える
表示装置。
【請求項６】
前記第４の増幅回路は、前記第３の増幅回路よりも時間に対する電圧増幅の割合が小さい
請求項５に記載の表示装置。
【請求項７】
複数の画素により画素ブロックが形成され、
前記映像信号は、前記画素ブロック毎に前記信号線を介して書き込まれ、
前記最後に書き込みを行う段部分は、１水平期間における最後に書き込みが行われる前記画素ブロックである
請求項５又は６に記載の表示装置。
【請求項８】
請求項１〜７のいずれか１項に記載の表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
従来、映像信号の書き込みを制御する駆動制御部を備えた表示装置が知られている。ま
た、駆動制御部の制御によって、所定の画素に対して書き込みが行われている状態で次の
画素に書き込みが行われる方式（オーバーラップ方式）により映像信号の書き込みが行わ
れる表示装置が知られている。
【０００３】
このような従来の表示装置では、オーバーラップ方式による書き込みを行う際、所定の
画素に書き込みが行われている状態で次段の画素がオン状態になるため、映像信号の書き
込み中の画素と映像信号の書き込まれていない次段の画素とが映像信号線を介して互いに
接続状態になる。そして、このとき、書き込み中の画素側の電位（画素電極に接続された
データ線の電位）が次段の画素側に引き寄せられることにより低下する。また、映像信号
をデータ線に供給する際に、データ線とＣＯＭ配線（共通電極の配線）との間に寄生容量
が発生してＣＯＭ電位が変動する場合がある。このとき、変動したＣＯＭ電位は徐々に変
動前の電位にまで戻っていく一方で、映像信号の書き込み中に次段の画素の書き込みが開
始されるため、この次段の画素の書き込みに起因して再度ＣＯＭ電位が変動する。また、
各画素毎に、それぞれ、映像信号の書き込み中に次段の画素の書き込みが開始されること
に起因したＣＯＭ電位の変動が発生する。このため、変動前の電位にまで戻りきらないう
ちに映像信号の書き込み期間が終了された場合、各々の画素において、それぞれ、ＣＯＭ
電位が戻りきらない分だけ映像信号の書き込みが十分に行われない状態となる。
【０００４】
その一方で、最終段の画素への書き込み時には次段の画素が存在しないことにより、最
終段の画素においては上記のような電位の低下は発生しない。また、最終段の画素におい
ては、書き込み期間内に次段の画素の書き込み動作によるＣＯＭ電位の変動も発生しない
。したがって、最終段の画素に限っては、変動したＣＯＭ電位は、映像信号の書き込み期
間内に十分に元の電位に戻る。以上により、これらの結果、最終段の画素のみ他の段の画
素に比べて映像信号がより十分に書き込まれることから、最終段の画素と他の画素との間
に輝度差が生じる場合がある。
【０００５】
そこで、従来、このような輝度差が発生するのを抑制するための表示装置が開示されて
いる（たとえば、特許文献１参照）。上記特許文献１に記載の表示装置では、最終段の画
素への映像信号の書き込みの度合いを最終段以外の画素への書き込みの度合いと同程度に
するために、最終段の画素に実際には表示されない１段のダミー画素、ダミーデータ線お
よびダミーＨスイッチが接続されている。これにより、最終段の画素に書き込みが行われ
る際には、最終段の画素とダミー画素とが接続された状態になるためにダミー画素と接続
された分だけ映像信号の書き込みの度合いが低下し、その結果、最終段の画素と他の段の
画素との間に輝度差が生じることが抑制されるように構成されている。
【０００６】
【特許文献１】特許第３２９７９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の表示装置では、上記のような輝度差が生じるの
を抑制するために、別途ダミー画素、ダミーデータ線およびダミーＨスイッチを設ける必
要がある。また、複数の画素により構成された画素ブロック毎に書き込みが行われるブロ
ック順次方式により構成された表示装置に対して上記特許文献１を適用した場合には、１
画素ブロック分に相当する複数のダミー画素、ダミーデータ線およびダミーＨスイッチか
らなるダミー画素ブロックを別途設けなければならない。したがって、最終段の画素に輝
度差が発生するのを抑制するためには、ダミー画素ブロックを設けた分、表示部の額縁領
域の平面積がより大きくなってしまうという問題点がある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つ
の目的は、表示部の額縁領域の平面積が大きくなるのを抑制しながら画像の表示品位が損
なわれるのを抑制することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００９】
上記課題を解決するための本発明の一側面によれば、映像信号を書き込むための複数の信号線にそれぞれ対応し、各々が画素を有する複数の段部分を含む表示部と、複数の信号線の配列方向に沿って各段部分に順次映像信号の書き込みを行う駆動制御部と、を備え、駆動制御部は、複数の段部分のうち、ある段部分に映像信号の書き込みを行っている状態で、次に映像信号を書き込む段部分にも書き込みを行い、複数の段部分のうち最後に書き込みを行う段部分に映像信号の書き込みを行う際、当該映像信号を供給するための増幅回路を、当該段部分より前に書き込みを行う段部分に映像信号を供給するための第１の増幅回路から、当該第１の増幅回路よりも電流供給能力の低い第２の増幅回路に切り替える表示装置が提供される。
【００１０】
また、上記課題を解決するための本発明の他の一側面によれば、映像信号を書き込むための複数の信号線にそれぞれ対応し、各々が画素を有する複数の段部分を含む表示部と、複数の信号線の配列方向に沿って各段部分に順次映像信号の書き込みを行う駆動制御部と、を備え、駆動制御部は、複数の段部分のうち、ある段部分に映像信号の書き込みを行っている状態で、次に映像信号を書き込む段部分にも書き込みを行い、複数の段部分のうち最後に書き込みを行う段部分に映像信号の書き込みを行う際、画素が有する共通電極に共通電位信号を供給するための増幅回路を、当該段部分より前に書き込みを行う段部分に共通電極信号を供給するための第３の増幅回路から、当該第３の増幅回路よりも電流供給能力の低い第４の増幅回路に切り替える表示装置が提供される。
【００１１】
また、上記課題を解決するための本発明の他の一側面によれば、上記の表示装置を備えた電子機器が提供される。
【００１２】
上記のような表示装置及び電子機器によれば、別途ダミー画素、ダミーデータ線およびダミーＨスイッチを設けることなく、最後に書き込みを行う段部分の画素と当該段部分以外の画素との間に輝度差が生じるのを抑制することができるので、表示部の額縁領域の平面積を大きくすることなく表示品位の高い画像を表示することが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置の全体構成を示すブロック図である
。図２〜図６は、本発明の第１実施形態による液晶表示装置の詳細な構成を説明するため
の図である。まず、図１〜図６を参照して、本発明の第１実施形態による液晶表示装置１
００の構成について説明する。なお、第１実施形態では、表示装置の一例である液晶表示
装置に本発明を適用した場合について説明する。
【００２１】
第１実施形態による液晶表示装置１００は、図１に示すように、表示画面部１と、駆動
ＩＣ２と、Ｖドライバ３と、Ｈドライバ４と、バックライト５とを備えている。表示画面
部１には、複数の画素１ａがマトリックス状に配置されている。なお、図１は、図面の簡
略化のために３画素分の画素１ａを図示している。なお、表示画面部１および駆動ＩＣ２
は、それぞれ、本発明の「表示部」および「駆動制御部」の一例である。
【００２２】
駆動ＩＣ２は、液晶表示装置１００全体を駆動するための機能を有する。Ｖドライバ３
およびＨドライバ４には、それぞれ、複数のゲート線３ａおよびデータ線４ａが接続され
ている。また、ゲート線３ａおよびデータ線４ａは、互いに直交するように配置されてい
る。Ｖドライバ３は、ゲート線３ａの駆動回路としての機能を有する。また、Ｈドライバ
４は、データ線４ａを介して、後述する画素電極１ｃに映像信号を順次供給する機能を有
する。また、バックライト５は、画素１ａの透過領域の光源として構成されている。また
、データ線４ａは、本発明の「信号線」の一例である。
【００２３】
また、各画素１ａは、画素トランジスタ１ｂ（ＴＦＴ）と、画素電極１ｃと、共通電極
１ｄと、保持容量１ｅとにより構成されている。画素トランジスタ１ｂのドレイン領域Ｄ
は、データ線４ａに接続されているとともに、画素トランジスタ１ｂのソース領域Ｓは、
画素電極１ｃと保持容量１ｅの一方の電極とに接続されている。また、画素トランジスタ
１ｂのゲートＧは、ゲート線３ａに接続されている。また、共通電極１ｄと保持容量１ｅ
の他方の電極とは、それぞれ、後述するＣＯＭドライバ２ｅ（図６参照）に接続されてい
る。
【００２４】
また、図２に示すように、Ｈドライバ４は、スキャン方向制御部４ｂと複数のシフトレ
ジスタ部４ｃ（第１実施形態ではｎ個（ｎ＝１，２・・・））とを備えている。スキャン
方向制御部４ｂは、１つのインバータ４ｄと、複数のスイッチ部４ｅとを含んでいる。ま
た、スキャン方向制御部４ｂは、駆動ＩＣ２から供給される直流のＣＳＨ信号に基づいて
、サンプリングパルス（ＳＰ１、ＳＰ２、・・・ＳＰｎ）が出力する順（走査する方向）
を制御可能なように構成されている。
【００２５】
具体的には、たとえば、スキャン方向制御部４ｂにＨレベルのＣＳＨ信号が供給された
場合、スイッチ部４ｅのオンオフの状態は図２のようになる。つまり、ＳＴＨ信号は、初
段のシフトレジスタ部４ｃとして図中のシフトレジスタ部（１）に供給されるとともに、
シフトレジスタ部（１）からＳＲ１信号が出力される。そして、次段のシフトレジスタ部
４ｃ（シフトレジスタ部（２））にＳＲ１信号が入力されるとともに、ＳＲ２信号が出力
される。そして、ＳＲ２信号が次段のシフトレジスタ部４ｃに供給されるように構成され
ている。つまり、前段のシフトレジスタ部４ｃから出力された信号（ＳＲ１、ＳＲ２・・
・）が、順次次段のシフトレジスタ部４ｃに供給されていくように構成されている。そし
て、ＳＲ信号が供給されたシフトレジスタ部４ｃから、図中の矢印Ａ方向の順にサンプリ
ングパルス（ＳＰ１、ＳＰ２・・・ＳＰｎ）が順次出力されるように構成されている。
【００２６】
また、スキャン方向制御部４ｂにＬレベルのＣＳＨ信号が供給された場合、スイッチ部
４ｅのオンオフの状態は図２の反対の状態になる。つまり、ＳＴＨ信号は、初段のシフト
レジスタ部４ｃとして図中のシフトレジスタ部（ｎ）に供給されるとともに、シフトレジ
スタ部（ｎ）からＳＲｎ信号が出力される。そして、次段のシフトレジスタ部４ｃ（シフ
トレジスタ部（ｎ−１））（図示せず）にＳＲｎ信号が入力するとともに、シフトレジス
タ部（ｎ−１）からＳＲｎ−１信号が出力される。そして、ＳＲｎ−１信号が次段のシフ
トレジスタ部４ｃに供給されるように構成されている。これにより、上記の場合と同様に
、前段のシフトレジスタ部４ｃから出力されたＳＲ信号が次段のシフトレジスタ部４ｃに
供給され、ＳＲ信号が供給されたシフトレジスタ部４ｃから図中の矢印Ｂ方向の順にサン
プリングパルス（ＳＰｎ・・・ＳＰ２、ＳＰ１）が順次出力されるように構成されている
。
【００２７】
また、各シフトレジスタ部４ｃは、シフトレジスタ４ｆと、反転信号生成回路４ｇと、
整形回路４ｈとを備えている。反転信号生成回路４ｈは、駆動ＩＣ２から供給されるクロ
ック信号から互いに反転する２相のクロック信号（ＣＫＨ信号および／ＣＫＨ信号）を生
成するとともに、シフトレジスタ４ｆに供給するように構成されている。また、各段のシ
フトレジスタ４ｆは、全て同様の回路構成である一方で、奇数段のシフトレジスタ４ｆ（
図３参照）には、一方のクロック信号入力部にＣＫＨ信号が供給されるとともに、他方の
クロック信号入力部に／ＣＫＨ信号が供給されるように構成されている。また、偶数段の
シフトレジスタ４ｆ（図４参照）には、一方のクロック信号入力部に／ＣＫＨ信号が供給
されるとともに、他方のクロック信号入力部にＣＫＨ信号が供給されるように構成されて
いる。
【００２８】
また、図３および図４に示すように、反転信号生成回路４ｇは、７つのインバータ４ｉ
により構成されているとともに、このうち２つのインバータ４ｉによりラッチ回路４ｊが
構成されている。また、ラッチ回路４ｊの一方の入力側には、インバータ４ｉの出力側が
接続されているとともに、このインバータ４ｉの入力側には、もう１つのインバータ４ｉ
の出力側が接続されている。また、ラッチ回路４ｉの他方の入力側には、１つのインバー
タ４ｉの出力側が接続されている。また、ラッチ回路４ｊの２つの出力側に、それぞれ１
つずつインバータ４ｉの入力側が接続されている。
【００２９】
また、シフトレジスタ４ｆは、インバータ４ｋと、インバータ４ｌおよび４ｍにより構
成されたラッチ回路４ｎとにより構成されている。ここで、インバータ４ｋおよび４ｌは
、クロック信号に基づいて出力が制御されるクロックドインバータにより構成されている
。また、シフトレジスタ４ｆの入力側（インバータ４ｋの入力側（図中のｉｎ））には、
駆動ＩＣ２から出力されるＳＴＨ信号または前段のシフトレジスタ部４ｃから出力される
ＳＲ信号（図２のＳＲ１、ＳＲ２、・・・）のいずれかが供給されるように構成されてい
る。また、インバータ４ｋの出力側とラッチ回路４ｎの入力側とは接続されている。また
、反転信号生成回路４ｇにより生成された２相のクロック信号が、それぞれ、シフトレジ
スタ４ｆの各インバータ４ｋおよび４ｌ（クロックドインバータ）に入力されるように構
成されている。
【００３０】
また、整形回路４ｈは、シフトレジスタ４ｆからの出力信号（図２のＳＰ１ａ、ＳＰ２
ａ、・・・）を整形するとともに、サンプリングパルス（図２のＳＰ１、ＳＰ２、・・・
）として後述するスイッチ部７（図５参照）に出力されるように構成されている。また、
シフトレジスタ４ｆからの出力信号は、サンプリングパルスとして出力されるとともに、
ＳＲ信号（図２のＳＲ１、ＳＲ２、・・・）として次段のシフトレジスタ部４ｃにも出力
されるように構成されている。なお、サンプリングパルスとは、後述するスイッチ部７（
図５参照）のオンオフを制御するための信号である。
【００３１】
また、図５に示すように、表示画面部１内において、ｎ個の画素１ａ毎に１つの画素ブ
ロックが構成されている。具体的には、表示画面部１の縁部分に、ｎ本からなる映像信号
線６が配線されているとともに、各映像信号線６（ｎ本）と、１ブロック内の各画素１ａ
（ｎ個）に対応するデータ線４ａとがスイッチ部７（ＨＳＷ）を介して互いに接続されて
いる。そして、１ブロック内の各画素１ａに対応するｎ個のスイッチ部７は、Ｈドライバ
４から出力されたサンプリングパルス（ＳＰ１、ＳＰ２、・・・）によりオンオフ制御さ
れるように構成されている。つまり、１つのサンプリングパルスによりｎ個のスイッチ部
７が同時にオン状態になるとともに、ｎ本の映像信号線６から各スイッチ部７を介して画
素電極１ｃに映像信号が供給されるように構成されている。以上により、第１実施形態に
おける液晶表示装置１００は、各ブロック毎に書き込みを行うブロック順次書き込み方式
により映像信号の書き込みを行うように構成されている。
【００３２】
また、図６に示すように、駆動ＩＣ２は、シフトレジスタ２ａと、Ｄ／Ａコンバータ２
ｂと、映像信号増幅回路２ｃと、タイミングコントローラ２ｄと、ＣＯＭドライバ２ｅと
、ＤＳＤドライバ２ｆと、ＤＣ／ＤＣコンバータ２ｇとを備えている。シフトレジスタ２
ａは、外部モジュール（図示せず）側から供給されたシリアルのデータ信号（図６のＤＡ
ＴＡ）をパラレル信号に変換する機能を有する。Ｄ／Ａコンバータ２ｂは、シフトレジス
タ２ａから供給されたデータ信号をデジタル信号からアナログ信号に変換する機能を有す
る。映像信号増幅回路２ｃは、Ｄ／Ａコンバータ２ｂから供給されたアナログ信号を増幅
するとともに、各映像信号線６（図５参照）に供給するように構成されている。
【００３３】
ここで、第１実施形態では、映像信号増幅回路２ｃには、映像信号線６毎に、第１増幅
回路２ｈと第２増幅回路２ｉとが設けられている。また、第２増幅回路２ｉの電流供給能
力（時間に対する電圧変化の割合）は、第１増幅回路２ｈよりも小さくなるように構成さ
れている。つまり、たとえば、同じ大きさの信号を第１増幅回路２ｈおよび第２増幅回路
２iにより増幅した場合、第２増幅回路２ｉにより増幅されたデータ信号（映像信号）の
方が第１増幅回路２ｈにより増幅されたデータ信号よりも、画素電極１ｃに書き込まれた
際（データ線４ａに出力した際）の時間に対するデータ信号の書き込みの度合い（映像信
号が十分に書き込まれるまでの速度）が小さくなる。また、第１増幅回路２ｈおよび第２
増幅回路２ｉ毎に、それぞれスイッチ部２ｊが設けられている。そして、各画素ブロック
毎に出力される映像信号（図のＶｉｄｅｏ（１）〜Ｖｉｄｅｏ（ｎ））は、スイッチ部２
ｊの切り替えによって、第１増幅回路２ｈおよび第２増幅回路２ｉのいずれかの増幅回路
により増幅されるように構成されている。
【００３４】
また、第１実施形態では、最終段の画素ブロックに供給される映像信号のみ第２増幅回
路２ｉにより増幅されるように構成されている。また、最終段以外の画素ブロック供給さ
れる映像信号は、それぞれ、第１増幅回路２ｈにより増幅されるように構成されている。
すなわち、最終段の画素ブロックに供給される映像信号は、最終段以外の画素ブロックに
それぞれ供給される映像信号よりも映像信号が書き込まれる速度は小さい。
【００３５】
また、タイミングコントローラ２ｄは、モジュール側から基本クロック（図のＤｏｔ  
Ｃｌｏｃｋ）が供給されるとともに、供給された基本クロックを分周して各部に出力する
機能を有する。また、タイミングコントローラ２ｄは、映像信号増幅回路２ｃのスイッチ
部２ｊの切り替えを行うための信号を映像信号増幅回路２ｃに出力するように構成されて
いる。これにより、映像信号増幅回路２ｃの各スイッチ部２ｊは、Ｄ／Ａコンバータ２ｂ
から順次データ信号が供給される際に、タイミングコントローラ２ｄから出力される信号
に基づいて一斉に切り替え動作が行われるように構成されている。以上により、映像信号
が供給された表示画面部１には、スイッチ部２ｊの切り替わりによって、第１増幅回路２
ｈより増幅された映像信号が供給される画素ブロックと、第２増幅回路２ｉにより増幅さ
れた映像信号が供給される画素ブロック（最終段の画素ブロック）とにより構成された画
像が表示されるように構成されている。
【００３６】
また、ＣＯＭドライバ２ｅは、一定周期でＨレベルの信号およびＬレベルの信号（ＣＯ
Ｍ信号およびＳＣ信号（図のＣＯＭ／ＳＣ））を、共通電極１ｄおよび保持容量１ｅの他
方側の電極（図１参照）に供給する機能を有する。ＤＳＤドライバ２ｆは、データ線４ａ
を基準の電位に保持するための機能を有する。ＤＣ／ＤＣコンバータ２ｇは、電源電圧（
図のＶＤＤ）を増幅するとともに、ＣＯＭドライバ２ｅおよびＤＳＤドライバ２ｆに供給
する機能を有する。具体的には、ＤＣ／ＤＣコンバータ２ｇからＣＯＭドライバ２ｅに大
きさの異なる２つの信号（図のＣＯＭＨおよびＣＯＭＬ）が供給されるとともに、ＣＯＭ
ドライバ２ｅ内に設けられたスイッチ部２ｋの切り替えによっていずれか一方の信号のみ
が出力されるように構成されている。また、同様に、ＤＣ／ＤＣコンバータ２ｇからＤＳ
Ｄドライバ２ｆに大きさの異なる２つの信号（図のＤＳＤＨおよびＤＳＤＬ）が供給され
るとともに、ＣＯＭドライバ２ｅからの出力信号の大きさの変化に合わせて、ＤＳＤドラ
イバ２ｆ内に設けられたスイッチ部２ｌの切り替えによっていずれか一方の信号のみが出
力されるように構成されている。また、ＤＣ／ＤＣコンバータ２ｇは、電源を表示画面部
１に供給する機能を有する。
【００３７】
図７は、本発明の第１実施形態による液晶表示装置の動作を説明するための図である。
図８は、本発明の第１実施形態による液晶表示装置に対する比較例について説明するため
の図である。次に、図２および図５〜図７を参照して、本発明の第１実施形態による液晶
表示装置１００における動作について説明する。
【００３８】
まず、図７に示すように、ＳＴＨ信号（図２参照）が駆動ＩＣ２からスキャン方向制御
部４ｂを介して初段のシフトレジスタ部４ｃ（図２のシフトレジスタ部（１））に供給さ
れる。そして、ＳＴＨ信号が供給された状態でのクロック信号の最初の立ち下がりに同期
して、初段のシフトレジスタ部４ｃからＳＲ１信号およびＳＰ１ａ信号（出力信号）が出
力される。このとき、ＳＲ１信号はスキャン方向制御部４ｂを介して次段のシフトレジス
タ部４ｃ（図２のシフトレジスタ部（２））に入力される。また、ＳＰ１ａ信号は、整形
回路４ｈに入力されるとともに、整形回路４ｈにより整形されてサンプリングパルス（Ｓ
Ｐ１信号）として出力される。そして、ＳＰ１信号は、初段の画素ブロックに対応するｎ
個のスイッチ部７（図５参照）に供給されるとともに、ＳＰ１信号に対応するｎ個のスイ
ッチ部７が期間ｔ１の間オン状態となる。つまり、この期間ｔ１が初段の画素ブロック内
の画素１ａへの映像信号の書き込み期間となる。
【００３９】
また、初段の画素ブロックへの映像信号の書き込みが行われている状態で、クロック信
号の最初の立ち上がりに同期して、次段のシフトレジスタ部４ｃ（図２のシフトレジスタ
（２））からＳＲ２信号およびＳＰ２ａ信号が出力される。そして、ＳＰ２ａ信号が整形
回路４ｈを介してＳＰ２信号として出力されるとともに、次段の画素ブロックに対応する
ｎ個のスイッチ部７がオン状態となる。なお、このとき、ＳＰ１信号はまだ供給されてい
る状態であり、初段の画素ブロックと次段の画素ブロックは、互いに映像信号線６（図５
参照）を介して接続された状態となる。
【００４０】
そして、クロック信号の次の立ち下がりに同期して、ＳＰ１信号がオフ状態となるとと
もに、シフトレジスタ部４ｃ（３）（図示せず）からＳＰ３信号（期間ｔ１）が出力され
る。このように、画素ブロックは、それぞれ、期間ｔ１（クロック信号（ＣＫＨ）の１周
期分）の間オン状態になるとともに、各画素ブロックは、クロック信号の半周期分の間次
段の画素ブロックと接続状態となる。また、このとき、映像信号線６からは、クロック信
号の半周期分（ｔ１／２）の期間毎に、映像信号増幅部２ｃ（図６参照）により増幅され
た映像信号（図のＶｉｄｅｏ１、Ｖｉｄｅｏ２、・・・）が順次出力されるとともに、順
次対応する画素ブロック内の各画素１ａに供給される。
【００４１】
ここで、ＳＰ１信号の後半周期に対応する期間では次段の画素ブロックと接続状態とな
ることから、対応するデータ線４ａの電位（図７のＶＤ１）は、まだ映像信号が書き込ま
れていない次段の画素ブロックのデータ線４ａとの間に発生した電位差に引っ張られるよ
うにして一時的に低下する（図７の矢印Ｃ方向に低下）。そして、ＳＰ１信号がオフ状態
になるまでの期間にわたって再度上昇する。また、ＳＰ１信号が供給されてスイッチ部７
がオン状態に切り替わる際に、データ線４ａとＣＯＭ配線およびＳＣ配線（保持容量１ｅ
の他方側の電極の配線（図示せず））との間に寄生容量が発生して共通電極１ｄの電位が
変動（図７の矢印Ｄ方向に変動）するとともに、変動した共通電極１ｄの電位は、その後
、スイッチ部のオン期間中に元の電位に戻る方向（矢印Ｄと反対方向）に移行する。
【００４２】
以上のようなデータ線４ａの電位の低下（図７の矢印Ｃ）および共通電極１ｄの電位の
変動（図７の矢印Ｄ）に起因して、期間ｔ１の書き込み期間における初段の画素ブロック
に対する映像信号の書き込みの度合いは、目標到達電位に達しない程度となる。なお、２
段目の画素ブロックから（ｎ−１）段目の画素ブロックにおける映像信号の書き込みの度
合いにおいても、初段の画素ブロックと同様に、データ線４ａの電位の低下および共通電
極１ｄの電位の変動に起因して、目標到達電位に達しない程度（図７のＶＤ２〜ＶＤ（ｎ
−１））となる。
【００４３】
これに対して、最終段の画素ブロックのみは、映像信号の書き込み時に互いに接続状態
となる次段の画素ブロックが存在しないことにより、データ線４ａの電位の低下は存在し
ない（図７のＥ）。また、共通電極１ｄの電位の変動も存在しないので、共通電極１ｄの
電位が元の電位への戻る度合いも前段の画素ブロックに比べてより大きくなる（図７の幅
Ｆ分だけ戻る度合いが大きくなる）。したがって、最終段の画素ブロックのみ映像信号が
より十分に書き込める状態となる。
【００４４】
ここで、第１実施形態では、初段の画素ブロックから最終段の１つ前段の画素ブロック
に映像信号が供給される際には、タイミングコントローラ２ｄから映像信号増幅回路２ｃ
のスイッチ部２ｊが第１増幅回路２ｈに接続される信号が供給される。これにより、初段
の画素ブロックから最終段の１つ前段の画素ブロックには、第１増幅回路２ｈにより増幅
された映像信号が供給される。そして、最終段の画素ブロックに映像信号が供給される際
には、タイミングコントローラ２ｄから映像信号増幅回路２ｃのスイッチ部２ｊが第２増
幅回路２ｉに接続される信号が供給される。これにより、最終段の画素ブロックにのみ、
第２増幅回路２ｉにより増幅された映像信号が供給されることから、最終段の画素ブロッ
クに供給される映像信号は、最終段以外の画素ブロックに供給される映像信号よりも、最
書き込まれる速度は小さい。したがって、書き込み期間（ｔ１）において、最終段の画素
ブロックに対する映像信号の書き込みの度合いは、最終段以外の画素ブロックに対する書
き込みの度合いと同様に、目標到達電位に達しない程度となる。
【００４５】
すなわち、第１実施形態では、第２増幅回路２ｉは、より十分な書き込みが可能である
最終段の画素ブロックに対する書き込み度合いと、第１増幅回路２ｈにより増幅された最
終段以外の画素ブロックに対する書き込み度合いとが略同じ大きさになるように映像信号
を増幅するように調整されている。
【００４６】
これに対して、図８に示す比較例では、データ線４ａの電位の低下が発生しない（図８
のＥ）とともに、共通電極１ｄの電位の変動が存在しない。そして、最終段の画素ブロッ
クも含めた全ての画素ブロックに対して同様の増幅回路により増幅された映像信号が供給
されるために、最終段の画素ブロックに対してのみ映像信号がより十分に書き込まれる。
このため、最終段の画素ブロックにおけるデータ線４ａの電位は、最終段以外の画素ブロ
ックにおけるデータ線４ａの電位に比べてより高電位にまで到達する（図８のＧ）ことに
なる。したがって、その分、最終段の画素ブロックに対応する表示領域と最終段以外の画
素ブロックに対応する表示領域とで輝度差が発生することになる。
【００４７】
図９および図１０は、それぞれ、本発明の第１実施形態による液晶表示装置を用いた電
子機器の一例および他の例を説明するための図である。次に、図９および図１０を参照し
て、本発明の第１実施形態による液晶表示装置１００を用いた電子機器について説明する
。
【００４８】
本発明の第１実施形態による液晶表示装置１００は、図９および図１０に示すように、
携帯電話５０およびＰＣ（パーソナルコンピュータ）６０などに用いることが可能である
。図９の携帯電話５０においては、表示画面５０ａに本発明の第１実施形態における液晶
表示装置１００が用いられる。また、図１０のＰＣ６０においては、キーボード６０ａな
どの入力部および表示画面６０ｂなどに用いることが可能である。また、周辺回路を液晶
パネル内の基板に内蔵することにより部品点数を大幅に減らすとともに、装置本体の軽量
化および小型化を行うことが可能になる。
【００４９】
第１実施形態では、上記のように、駆動ＩＣ２の制御により、最終段ブロックの画素１
ａに対して書き込まれる映像信号の電圧変化の度合いを、最終段ブロック以外の画素１ａ
に対して書き込まれる映像信号の電圧変化の度合いよりも小さくするように構成すること
によって、最終段ブロックの画素１ａに書き込まれる映像信号の電圧変化の度合いが最終
段ブロック以外の画素１ａに書き込まれる映像信号の電圧変化の度合いよりも小さい分、
最終段ブロックの画素１ａのみに書き込みが行われすぎることを抑制することができる。
これにより、最終段ブロックの画素１ａに対する映像信号の書き込み度合いと最終段ブロ
ック以外の画素１ａに対する映像信号の書き込み度合いとを同程度にすることができる。
したがって、最終段ブロックの画素１ａと最終段ブロック以外の画素１ａとの間に輝度差
が生じることを抑制することができるので、画像の表示品位が損なわれるのを抑制するこ
とができる。また、映像信号の書き込み度合いを制御することによって、別途ダミー画素
、ダミーデータ線およびダミーＨスイッチを設けることなく、最終段部分の画素と最終段
部分以外の画素との間に輝度差が生じるのを抑制することができるので、表示画面部１の
額縁領域の平面積を大きくすることなく最終段ブロックの画素１ａと最終段ブロック以外
の画素１ａとの間に輝度差が生じるのを抑制することができる。
【００５０】
また、上記第１実施形態では、駆動ＩＣ２の制御により、映像信号の書き込み時におけ
る最終段ブロックのデータ線４ａに対して書き込まれる映像信号の電圧変化の度合い（Ｖ
Ｄｎ）は、最終段ブロックのデータ線４ａの到達電位が最終段ブロック以外のデータ線４
ａの到達電位と略同じ大きさになるように、最終段ブロックの画素１ａに対して書き込ま
れる映像信号の電圧変化の度合いが調整されている。このように構成することによって、
映像信号の書き込み時に、最終段ブロックの画素１ａに対する映像信号の書き込みの度合
いが最終段ブロック以外の画素１ａに対する映像信号の書き込みの度合いと略同程度とな
るので、最終段ブロックの画素１ａと最終段ブロック以外の画素１ａとの間に輝度差が生
じるのを確実に抑制することができる。
【００５１】
また、上記第１実施形態では、駆動ＩＣ２の制御により、最終段ブロック以外の画素１
ａに書き込まれる映像信号を第１増幅回路２ｈにより増幅するとともに、最終段ブロック
の画素１ａに書き込まれる映像信号を第２増幅回路２ｉにより増幅するように制御するよ
うに構成することによって、他の画素１ａに比べて十分に書き込み可能な状態となる最終
段ブロックの画素１ａに供給される映像信号のみ、第１増幅回路２ｈよりも時間に対する
電圧増幅の割合が小さい第２増幅回路２ｉにより増幅されるので、容易に、最終段ブロッ
クの画素１ａに対する映像信号の書き込みの度合いを最終段ブロック以外の画素１ａに対
する映像信号の書き込みの度合いと略同程度にすることができる。
【００５２】
また、上記第１実施形態では、ブロック順次方式を採用した場合において、最終段の画
素ブロックに対して書き込まれる映像信号の電圧変化の度合いを最終段以外の画素ブロッ
クに対して書き込まれる映像信号の電圧変化の度合いよりも小さくすることができる。し
たがって、複数のダミー画素からなるダミー画素ブロックを設けなければならない従来の
構成に比べて、駆動ＩＣ２の制御のみにより表示画面部１に発生する輝度差を抑制するこ
とができるので、その結果、表示画面部１の額縁領域の平面積が大きくなるのをより効果
的に抑制することができる。
【００５３】
（第２実施形態）
図１１は、本発明の第２実施形態による液晶表示装置の構成を説明するための図である
。図１２は、本発明の第２実施形態による液晶表示装置の動作を説明するためのタイミン
グチャートである。第２実施形態による液晶表示装置２００では、図５、図７および図１
１を参照して、最終段画素ブロックに供給される映像信号のみ異なる増幅回路により増幅
されるように制御される第１実施形態とは異なり、最終段画素ブロックに供給される共通
電位信号のみ異なる増幅回路により増幅されるように制御される例について説明する。
【００５４】
本発明の第２実施形態による液晶表示装置２００は、図１１に示すように、駆動ＩＣ２
０を備えている。駆動ＩＣ２０は、シフトレジスタ２０ａと、Ｄ／Ａコンバータ２０ｂと
、映像信号増幅回路２０ｃと、タイミングコントローラ２０ｄと、ＣＯＭドライバ２０ｅ
と、ＤＳＤドライバ２０ｆと、ＤＣ／ＤＣコンバータ２０ｇとを備えている。
【００５５】
第１実施形態と同様に、シフトレジスタ２０ａは、外部モジュール（図示せず）側から
供給されたシリアルのデータ信号（図１１のＤＡＴＡ）をパラレル信号に変換する機能を
有するとともに、Ｄ／Ａコンバータ２０ｂは、シフトレジスタ２０ａから供給されたデー
タ信号をデジタル信号からアナログ信号に変換する機能を有する。映像信号増幅回路２０
ｃは、Ｄ／Ａコンバータ２０ｂから供給されたアナログ信号を増幅するとともに、各映像
信号線６（図５参照）に供給するように構成されている。なお、第２実施形態における映
像信号増幅回路２０ｃは、複数の増幅回路２０ｈを備えている。そして、最終段の画素ブ
ロックに供給される映像信号も含めて、各画素ブロックにそれぞれ供給される映像信号は
、全て増幅回路２０ｈにより増幅されるように構成されている。
【００５６】
また、タイミングコントローラ２０ｄは、モジュール側から基本クロック（図のＤｏｔ
Ｃｌｏｃｋ）が供給されるとともに、供給された基本クロックを分周して各部に出力す
る機能を有する。また、タイミングコントローラ２０ｄは、映像信号増幅回路２０ｃのス
イッチ部２０ｈの切り替えを行うための信号を映像信号増幅回路２０ｃに出力するように
構成されている。これにより、映像信号増幅回路２０ｃの各スイッチ部２０ｈは、Ｄ／Ａ
コンバータ２０ｂから順次データ信号が供給される際に、タイミングコントローラ２０ｄ
から出力される信号に基づいて一斉に切り替え動作が行われるように構成されている。
【００５７】
また、ＣＯＭドライバ２０ｅは、ＣＯＭ信号およびＳＣ信号（図のＣＯＭ／ＳＣ）を出
力するとともに、共通電極１ｄおよび保持容量１ｅの他方側の電極（図１参照）に供給す
る機能を有する。また、ＤＳＤドライバ２０ｆは、データ線４ａを基準の電位に保持する
ための機能を有する。ＤＣ／ＤＣコンバータ２０ｇは、電源電圧（図のＶＤＤ）を増幅す
るとともに、ＣＯＭドライバ２０ｅおよびＤＳＤドライバ２０ｆに供給する機能を有する
。具体的には、ＤＣ／ＤＣコンバータ２０ｇからＣＯＭドライバ２０ｅに大きさの異なる
２つの信号（図のＣＯＭＨおよびＣＯＭＬ）が供給されるとともに、ＣＯＭドライバ２０
ｅ内に設けられたスイッチ部２０ｉの切り替えによっていずれか一方のレベルの信号のみ
が出力されるように構成されている。
【００５８】
ここで、第２実施形態では、ＤＣ／ＤＣコンバータ２０ｇには、第３増幅回路２０ｉと
、弟３増幅回路２０ｉよりも時間に対する電圧増幅の割合が小さい第４増幅回路２０ｊと
を備えている。また、第３増幅回路２０ｉおよび第４増幅回路２０ｊは、それぞれ、Ｈレ
ベルの信号およびＬレベルの信号を増幅して共通電位信号（ＣＯＭ信号）としてＣＯＭド
ライバ２０ｅに出力するように構成されている。
【００５９】
また、第２実施形態では、最終段ブロックの画素１ａに供給される共通電位信号のみを
第４増幅回路２０ｊにより増幅するとともに、最終段ブロック以外の画素１ａに供給され
る共通電位信号は、第３増幅回路２０ｉにより増幅するように制御されるように構成され
ている。具体的には、ＣＯＭドライバ２０ｅには、第３増幅回路２０ｉにより増幅された
共通電位信号のレベル（ＨまたはＬ）、および、第４増幅回路２０ｊにより増幅された共
通電位信号のレベル（ＨまたはＬ）を、それぞれ切り替えるためのスイッチ部２０ｋが設
けられている。そして、第３増幅回路２０ｉにより増幅された共通電位信号と第４増幅回
路２０ｊにより増幅された共通電位信号とのいずれかの信号を出力するかを切り替えるた
めのスイッチ部２０ｌが設けられている。
【００６０】
また、ＤＣ／ＤＣコンバータ２０ｇからＤＳＤドライバ２０ｆに大きさの異なる２つの
信号（図のＤＳＤＨおよびＤＳＤＬ）が供給されるとともに、スイッチ部２０ｍの切り替
えにより、ＣＯＭドライバ２０ｅのスイッチ部２０ｋの切り替えに合わせていずれか一方
のレベルの信号のみが出力されるように構成されている。また、ＤＣ／ＤＣコンバータ２
０ｇは、電源を表示画面部１に供給する機能を有する。なお、スイッチ部２０ｍ、スイッ
チ部２０ｋおよびスイッチ部２０ｌは、タイミングコントローラ２０ｄからの信号により
切り替えが制御されるように構成されている。
【００６１】
また、初段の画素ブロックから最終段の１つ前段の画素ブロックに映像信号が供給され
る際には、タイミングコントローラ２０ｄからＣＯＭドライバ２０ｅのスイッチ部２０ｌ
が第３増幅回路２０ｉに接続される信号が供給される。これにより、初段の画素ブロック
から最終段の１つ前段の画素ブロックには、第３増幅回路２０ｉにより増幅された共通電
位信号が供給される。そして、最終段の画素ブロックに映像信号が供給される際には、タ
イミングコントローラ２０ｄからＣＯＭドライバ２０ｅのスイッチ部２０ｌが第４増幅回
路２０ｊに接続される信号が供給される。これにより、最終段の画素ブロックにのみ、第
４増幅回路２０ｊにより増幅された共通電位信号が供給されることから、最終段の画素ブ
ロックに供給される映像信号は、最終段以外の画素ブロックに供給される映像信号よりも
電圧増幅の時間に対する割合が小さくなる。そして、最終段の画素ブロックに対する映像
信号の書き込みの度合いは、最終段以外の画素ブロックに対する書き込みの度合いと同様
に、目標到達電位に達しない程度となる。
【００６２】
すなわち、第２実施形態では、第４増幅回路２０ｊは、より十分な書き込みが可能であ
る最終段の画素ブロックに対する書き込み度合いを、第３増幅回路２０ｉにより増幅され
た最終段以外の画素ブロックに対する書き込み度合いと略同じ大きさになるように共通電
位信号を増幅するように調整されている。これにより、第２実施形態においても、第１実
施形態と同様に、図７に示すように、書き込み期間（ｔ１）において、最終段の画素ブロ
ックに対する映像信号の書き込みの度合いは、最終段以外の画素ブロックに対する書き込
みの度合いと同様に、目標到達電位に達しない程度となる。
【００６３】
第２実施形態では、上記のように、駆動ＩＣ２０の制御により、ＣＯＭドライバ２０ｅ
を制御することにより、画素１ａに対して書き込みが行われる際に、最終段ブロックの画
素１ａの共通電極１ｄに供給される共通電位信号の時間に対する電圧変化の割合を、最終
段ブロック以外の画素１ａの共通電極１ｄに供給される共通電位信号の時間に対する電圧
変化の割合よりも小さくするように制御するように構成することによって、映像信号の書
き込み中に行われる次段部分の画素１ａへの映像信号の書き込みに起因して共通電極１ｄ
の電位が変動した場合でも、最終段ブロックの画素１ａに供給される共通電位信号の時間
に対する電圧変化の割合が、最終段ブロック以外の画素１ａに供給される共通電位信号の
時間に対する電圧変化の割合に比べて小さい分、最終段ブロックの画素１ａにおける共通
電極１ｄの電位のみが、変動した後の電位から十分に元の電位に戻りすぎるのを抑制する
ことができる。すなわち、各画素１ａの共通電極１ｄの電位が変動した場合に、最終段ブ
ロックの画素１ａも含めた全ての画素１ａにおいて、共通電極１ｄの電位が元の電位に戻
る時間に対する割合を略同程度にすることができる。したがって、最終段ブロックの画素
１ａのみに十分に書き込みが行われるのを抑制することができるので、全ての画素１ａの
書き込み度合いを同程度とすることができる。これにより、各画素１ａに供給される共通
電位信号の時間に対する電圧増幅の割合を制御することによっても最終段ブロックの画素
１ａと最終段ブロック以外の画素１ａとの間に輝度差が生じることを抑制することができ
る。
【００６４】
また、上記第２実施形態では、駆動ＩＣ２は、最終段ブロック以外の画素１ａに供給さ
れる共通電位信号を第３増幅回路２０ｉにより増幅するとともに、最終段ブロックの画素
１ａに供給される共通電位信号を第４増幅回路２０ｊにより増幅するように制御するよう
に構成することによって、他の画素１ａに比べて十分に書き込み可能な状態となる最終段
ブロックの画素１ａに供給される共通電位信号のみ、第３増幅回路２０ｉよりも時間に対
する電圧増幅の割合が小さい第４増幅回路２０ｊにより増幅されるので、最終段ブロック
の画素１ａに対する映像信号の書き込みの度合いを最終段ブロック以外の画素１ａに対す
る映像信号の書き込みの度合いと略同程度にすることができる。
【００６５】
また、上記第２実施形態では、ブロック順次方式を採用した場合においても、共通電位
信号の時間に対する電圧増幅の割合を制御することによって、最終段ブロックに対応する
領域に輝度差が発生するのを抑制することができる。
【００６６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと
考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範
囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００６７】
たとえば、上記第１〜第３実施形態では、複数の画素毎に書き込みを行うブロック順次
書き込み方式に本発明を適用する例を示したが、本発明はこれに限らず、各画素毎に書き
込みを行う点順次書き込み方式にも適用可能である。
【００６８】
また、上記第１実施形態では、映像信号を２つの増幅回路により増幅する例を示すとと
もに、上記第２実施形態では、共通電位信号を２つの増幅回路により増幅する例を示した
が、本発明はこれに限らず、２つの増幅回路により映像信号を増幅し、かつ、２つの増幅
回路により共通電位信号を増幅することにより、全ての画素ブロックにおける映像信号の
電圧変化の書き込み度合いを略同程度にしてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態による液晶表示装置の全体構成を示すブロック図である。
【図２】本発明の第１実施形態による液晶表示装置のＨドライバについて説明するための回路図である。
【図３】本発明の第１実施形態による液晶表示装置のＨドライバについて説明するための回路図である。
【図４】本発明の第１実施形態による液晶表示装置のＨドライバについて説明するための回路図である。
【図５】本発明の第１実施形態による液晶表示装置のスイッチ部について説明するための回路図である。
【図６】本発明の第１実施形態による液晶表示装置の駆動ＩＣの構成について説明するためのブロック図である。
【図７】本発明の第１実施形態による液晶表示装置における書き込み動作を説明するためのタイミングチャートである。
【図８】本発明の第１実施形態による液晶表示装置における書き込み動作に対する比較例について説明するためのタイミングチャートである。
【図９】本発明の第１実施形態による液晶表示装置を備えた電子機器について説明する図である。
【図１０】本発明の第１実施形態による液晶表示装置を備えた電子機器について説明する図である。
【図１１】本発明の第２実施形態によるＨドライバについて説明するためのブロック図である。
【符号の説明】
【００７０】
１                表示画面部（表示部）
１ａ              画素
１ｄ              共通電極
２                駆動ＩＣ（駆動制御部）
２ｈ              第１増幅回路
２ｉ              第２増幅回路
６                映像信号線
２０ｅ            ＣＯＭドライバ（共通電位供給部）
２０ｇ            ＤＣ／ＤＣコンバータ（共通電位信号増幅部）
２０ｉ            第３増幅回路
２０ｊ            第４増幅回路
５０              携帯電話（電子機器）
６０              ＰＣ（電子機器）
１００、２００    液晶表示装置
【図１】
0005175125.tif 000002
【図２】
0005175125.tif 000003
【図３】
0005175125.tif 000004
【図４】
0005175125.tif 000005
【図５】
0005175125.tif 000006
【図６】
0005175125.tif 000007
【図７】
0005175125.tif 000008
【図８】
0005175125.tif 000009
【図９】
0005175125.tif 000010
【図１０】
0005175125.tif 000011
【図１１】
0005175125.tif 000012