(57)【特許請求の範囲】
【請求項１】
複数の表示電極対と前記表示電極対に交差する複数のアドレス電極とを有する表示パネルと，
前記表示電極対およびアドレス電極を駆動する電極駆動回路とを有するプラズマディスプレイ装置であって，
前記電極駆動回路は，リセット期間に前記表示電極対間に電極対間電圧が所定の傾きで増加する鈍波リセットパルスを印加し，前記リセット期間後のアドレス期間に前記表示電極対の一方の電極に走査パルスを順次印加しながら前記アドレス電極に表示データに応じたアドレスパルスを印加し，前記アドレス期間後のサステイン期間に前記表示電極対間にサステインパルスを印加し，
前記電極駆動回路は，前記鈍波リセットパルスの前記表示電極対間の到達電圧差を，前記表示電極対間で放電が開始する電圧差より，５０Ｖ以上１００Ｖ以下の範囲内の，アドレス放電遅れを抑制する範囲のオーバードライブ電圧だけ大きくするように制御することを特徴とするプラズマディスプレイ装置。
【請求項２】
請求項１において，
フィールド期間が，前記リセット期間とアドレス期間とサステイン期間とを有するサブフィールド期間を複数有し，前記表示電極は第１，第２の表示電極を有し，前記第１，第２の表示電極間にセルが配置され，
前記電極駆動回路は，前記フィールド期間内の少なくとも連続する第１，第２のサブフィールド期間のうち，当該第１のサブフィールド期間において，前記サステイン期間の最後のサステイン放電を第１の表示電極（Ｙ）が陽極に第２の表示電極（Ｘ）が陰極になるように前記第１，第２の表示電極を駆動し，前記第２のサブフィールド期間において，前記リセット期間で前記第１の表示電極（Ｙ）が陰極になるように前記鈍波リセットパルスを前記第１の表示電極（Ｙ）に印加することを特徴とするプラズマディスプレイ装置。
【請求項３】
請求項２において，
前記電極駆動回路は，前記第２のサブフィールド期間の前記リセット期間で，前記第２の表示電極（Ｘ）が陽極になるように前記第２の表示電極（Ｘ）を駆動することを特徴とするプラズマディスプレイ装置。
【請求項４】
請求項２において，
前記電極駆動回路は，前記第２のサブフィールド期間の前記リセット期間で，前記アドレス電極が陽極になるように前記アドレス電極を駆動することを特徴とするプラズマディスプレイ装置。
【請求項５】
請求項２において，
前記電極駆動回路は，前記フィールド期間内の最後のサブフィールド期間において，前記サステイン期間の最後のサステイン放電を第１の表示電極（Ｙ）が陰極に第２の表示電極（Ｘ）が陽極になるように前記第１，第２の表示電極を駆動し，前記フィールド期間内の最初のサブフィールド期間において，前記リセット期間で前記第１の表示電極（Ｙ）が陽極になるように鈍波リセット開始パルスを前記第１の表示電極（Ｙ）に印加し，その後前記第１の表示電極（Ｙ）が陰極になるように前記鈍波リセットパルスを前記第１の表示電極（Ｙ）に印加することを特徴とするプラズマディスプレイ装置。
【請求項６】
請求項１または２において，
前記電極駆動回路は，前記表示電極対間の放電開始を監視するモニタ回路を有し，前記モニタ回路が前記放電開始を検出してから前記オーバードライブ電圧に対応するオーバードライブ時間まで前記鈍波リセットパルスを印加することを特徴とするプラズマディスプレイ装置。
【請求項７】
請求項６において，
前記電極駆動回路は，前記鈍波リセットパルスの印加開始から前記モニタ回路が検出した前記放電開始の時間までの放電開始時間を記憶し，当該記憶した放電開始時間に前記オーバードライブ時間を加えた時間だけ前記鈍波リセットパルスを印加することを特徴とするプラズマディスプレイ装置。
【請求項８】
複数の表示電極対と前記表示電極対に交差する複数のアドレス電極とを有する表示パネルと，
前記表示電極対およびアドレス電極を駆動する電極駆動回路とを有するプラズマディスプレイ装置であって，
前記電極駆動回路は，リセット期間に前記表示電極対の一方の電極に所定の傾きで電圧値が減少する鈍波リセットパルスを印加してリセット放電を発生させ，前記リセット期間後のアドレス期間に前記一方の電極に走査パルスを順次印加しながら前記アドレス電極に表示データに応じたアドレスパルスを印加してアドレス放電を発生させ，前記アドレス期間後のサステイン期間に前記表示電極対にサステインパルスを印加し，
前記電極駆動回路は，前記鈍波リセットパルスの到達電位を，前記リセット放電の開始電位より，５０Ｖ以上１００Ｖ以下の範囲内の，アドレス放電遅れを抑制する範囲のオーバードライブ電圧だけ低い電位に制御することを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，プラズマディスプレイ装置に関し，特に，アドレス期間を短くしたプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイ装置は，大画面の薄型テレビとして普及している。特に，近年においてはフルハイビジョン対応の薄型テレビとして注目を受けている。
【０００３】
プラズマディスプレイ装置のパネル駆動は，セルの壁電荷の状態をリセットするリセット期間と，表示電極を走査して表示画像をセルに書き込むアドレス期間と，アドレス期間で書き込まれたセルに複数回のサステイン放電を生じさせて高輝度化するサステイン期間とで構成される。そして，１つの画像を表示するフィールド期間は，リセット期間とアドレス期間とサステイン期間とからなる複数のサブフィールドを有する。各サブフィールドのサステイン期間でのサステイン発光回数を異ならせ，点灯するサブフィールドを組み合わせることで，１フィールドでの多階調表示を可能にする。
【０００４】
上記のプラズマディスプレイ装置において，リセット期間では点灯したセルの壁電荷状態をリセットし壁電荷量を調整するために表示電極に鈍波パルス（またはランプ波形パルス。以下同様）を印加して微少放電を発生させることが提案されている。例えば，以下に示す特許文献１〜５に記載されている。
【０００５】
これらの特許文献には，リセット期間において，表示電極のうち走査電極に対応するＹ電極に正極性の鈍波パルスを印加し，その後負極性の鈍波パルスを印加することが記載されている。
【０００６】
特に，特許文献１，２には，駆動マージンを広くするための負極性の鈍波パルスの到達電位を特定の電位にすることが提案されている。
【特許文献１】特開２００３−１５６０２号公報
【特許文献２】特開２００３−１５７０４３号公報
【特許文献３】特開２００３−３０２９３１号公報
【特許文献４】特開２００４−４５１３号公報
【特許文献５】特開２０００−２６７６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
プラズマディスプレイ装置は，フルハイビジョン化に伴って，表示電極数が増大する傾向にあり，アドレス期間での走査電極の増大によりアドレス期間が長くなる傾向にある。そのため，１つのフィールド期間内に配置可能なサブフィールド数が制限され，階調数増大の障害になっている。さらに，前述の通り，背景発光を抑制するために鈍波パルスによるリセット駆動を行うと，高電圧矩形パルスによる強放電リセットに比較してリセット期間が長くなり，階調数の増大をより困難にする。
【０００８】
一方で，上記の事情から，各サブフィールドでのサステインパルス数を増加して輝度を高くするためには，１つのフィールド期間内に配置されるサブフィールド数を減らす必要がある。すなわち，サステインパルス数を増加して明るくすることと，サブフィールド数を増やして階調数を増やすこととは，トレードオフの関係にあり，いずれか一方を達成するためには他方を犠牲にする必要がある。
【０００９】
そこで，本発明の目的は，アドレス期間を短くすることができるプラズマディスプレイ装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために，本発明の第１の側面によれば，複数の表示電極と前記表示電極に交差する複数のアドレス電極とを有する表示パネルと，前記表示電極およびアドレス電極を駆動する電極駆動回路とを有するプラズマディスプレイ装置であって，
前記電極駆動回路は，リセット期間に前記表示電極間に電極間電圧が所定の傾きで増加する鈍波リセットパルスを前記表示電極に印加し，前記リセット期間後のアドレス期間に前記表示電極に走査パルスを順次印加しながら前記アドレス電極に表示データに応じたアドレスパルスを印加し，前記アドレス期間後のサステイン期間に前記表示電極にサステインパルスを印加し，
前記電極駆動回路は，前記鈍波リセットパルスの到達電位を，前記電極間電圧が前記表示電極間で放電が開始する電圧より５０Ｖ以上１００Ｖ以下の範囲内のオーバードライブ電圧だけ高くなるように制御する。
【００１１】
本発明の第１の側面において好ましい態様によれば，フィールド期間が，前記リセット期間とアドレス期間とサステイン期間とを有するサブフィールド期間を複数有し，前記表示電極は第１，第２の表示電極を有し，前記第１，第２の表示電極間にセルが配置され，前記電極駆動回路は，前記フィールド期間内の少なくとも連続する第１，第２のサブフィールド期間のうち，当該第１のサブフィールド期間において，前記サステイン期間の最後のサステイン放電を第１の表示電極（Ｙ）が陽極に第２の表示電極（Ｘ）が陰極になるように前記第１，第２の表示電極を駆動し，前記第２のサブフィールド期間において，前記リセット期間で前記第１の表示電極（Ｙ）が陰極になるように前記鈍波リセットパルスを前記第１の表示電極（Ｙ）に印加する。
【００１２】
本発明の第１の側面において好ましい態様によれば，前記電極駆動回路は，前記第２のサブフィールド期間の前記リセット期間で，前記第２の表示電極（Ｘ）が陽極になるように前記第２の表示電極（Ｘ）を駆動する。
【００１３】
本発明の第１の側面において好ましい態様によれば，前記電極駆動回路は，前記第２のサブフィールド期間の前記リセット期間で，前記アドレス電極が陽極になるように前記アドレス電極を駆動する。
【００１４】
本発明の第１の側面において好ましい態様によれば，前記電極駆動回路は，前記フィールド期間内の最後のサブフィールド期間において，前記サステイン期間の最後のサステイン放電を第１の表示電極（Ｙ）が陰極に第２の表示電極（Ｘ）が陽極になるように前記第１，第２の表示電極を駆動し，前記フィールド期間内の最初のサブフィールド期間において，前記リセット期間で前記第１の表示電極（Ｙ）が陽極になるように鈍波リセット開始パルスを前記第１の表示電極（Ｙ）に印加し，その後前記第１の表示電極（Ｙ）が陰極になるように前記鈍波リセットパルスを前記第１の表示電極（Ｙ）に印加する。
【００１５】
本発明の第１の側面において好ましい態様によれば，前記電極駆動回路は，前記表示電極の放電開始を監視するモニタ回路を有し，前記モニタ回路が前記放電開始を検出してから前記オーバードライブ電圧に対応するオーバードライブ時間まで前記鈍波リセットパルスを印加する。 
【００１６】
本発明の第１の側面において好ましい態様によれば，前記電極駆動回路は，前記鈍波リセットパルスの印加開始から前記モニタ回路が検出した前記放電開始の時間までの放電開始時間を記憶し，当該記憶した放電開始時間に前記オーバードライブ時間を加えた時間だけ前記鈍波リセットパルスを印加する。
【００１７】
上記の目的を達成するために，本発明の第２の側面によれば，複数の表示電極と前記表示電極に交差する複数のアドレス電極とを有する表示パネルと，前記表示電極およびアドレス電極を駆動する電極駆動回路とを有するプラズマディスプレイ装置であって，
前記電極駆動回路は，リセット期間に前記表示電極間に電極間電圧が所定の傾きで増加する鈍波リセットパルスを前記表示電極に印加してリセット放電を発生させ，前記リセット期間後のアドレス期間に前記表示電極に走査パルスを順次印加しながら前記アドレス電極に表示データに応じたアドレスパルスを印加してアドレス放電を発生させ，前記アドレス期間後のサステイン期間に前記表示電極にサステインパルスを印加し，
前記電極駆動回路は，前記鈍波リセットパルスの到達電位を，前記リセット放電の開始電位に前記アドレス放電の放電遅れを最短にするオーバードライブ電圧を加えた電位に制御。
【００１８】
上記の目的を達成するために，本発明の第３の側面によれば，複数の表示電極と前記表示電極に交差する複数のアドレス電極とを有する表示パネルと，前記表示電極およびアドレス電極を駆動する電極駆動回路とを有するプラズマディスプレイ装置であって，
前記電極駆動回路は，リセット期間に前記表示電極間に電極間電圧が所定の傾きで増加する鈍波リセットパルスを前記表示電極に印加してリセット放電を発生させ，前記リセット期間後のアドレス期間に前記表示電極に走査パルスを順次印加しながら前記アドレス電極に表示データに応じたアドレスパルスを印加してアドレス放電を発生させ，前記アドレス期間後のサステイン期間に前記表示電極にサステインパルスを印加し，
前記電極駆動回路は，前記鈍波リセットパルスの印加開始から前記リセット放電の開始時間までの放電開始時間に，オーバードライブ時間を加えた時間だけ，前記鈍波リセットパルスを印加し，
前記オーバードライブ時間は，前記リセット放電の開始電位から鈍波リセットパルスの到達電位までのオーバードライブ電圧であって，前記アドレス放電の放電遅れ時間を最短にするオーバードライブ電圧に達するまでの時間である。
【発明の効果】
【００１９】
上記の発明によれば，アドレス期間におけるアドレス放電の放電遅れを最小化することができるので，アドレスパルスのパルス幅を短くできアドレス期間を短くすることができる。よって，サブフィールド期間を短くできるので，サステインパルス数を減らすことなくサブフィールド数を増やすことができ，またはサブフィールド数を減らすことなくサステインパルス数を増やすことができる。
【発明を実施するための最良の形態】
【００２０】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２１】
図１は，本実施の形態におけるプラズマディスプレイ装置のパネル構成図である。プラズマディスプレイパネル１０は，前面基板１１と背面基板１６とが放電空間を挟んで配置される。前面基板１１には，透明電極１２とその上に重ねた金属バス電極１３からなるＸ電極と，透明電極１４とその上に重ねた金属バス電極１５からなるＹ電極とが，複数対配置され，それらＸ，Ｙ電極は誘電体層ＩＦａで被覆されている。また，背面基板１６には，複数のアドレス電極１７と，アドレス電極１７の間に配置された隔壁１８と，アドレス電極１７及び隔壁１８上に設けられた蛍光体層１９Ｒ，１９Ｇ，１９Ｂとを有する。蛍光体層１９Ｒ，１９Ｇ，１９Ｂは，放電空間で放電が発生した時に生成される紫外線により励起されそれぞれ赤，緑，青の光を発光する。それらの発光は前面基板１１の透明電極１２，１４を通過して前面側に出射する。
【００２２】
図１では，隔壁１８はアドレス電極に沿ってストライプ状に形成されているが，セル領域を囲むように格子状に形成されていてもよい。
【００２３】
図２は，図１のパネルの断面図である。図１のアドレス電極１７に沿った断面図であり，図１と同じ引用番号が与えられている。つまり，前面基板１１上には，透明電極１２と金属バス電極１３からなるＸ電極と，透明電極１４と金属バス電極１５からなるＹ電極と，それらを被覆する誘電体層ＩＦａとが形成され，さらに，誘電体層ＩＦａの上にはＭｇＯからなる保護膜２１と，単結晶のＭｇＯ粒子２２とが配置される。保護膜２１のＭｇＯは蒸着法やスパッタリング法で形成される多結晶体であるのに対して，ＭｇＯ粒子２２は単結晶体である。
【００２４】
背面基板１６上には，アドレス電極１７と，それを被覆する誘電体層ＩＦｂと，蛍光体１９とが形成されている。図２には隔壁１８は示されていない。
【００２５】
図３は，本実施の形態におけるプラズマディスプレイ装置の電極駆動回路の構成図である。図中，パネル１０は前面基板１１と背面基板１６とが重なった状態で示されていて，水平方向に延びるＸ電極Ｘ１〜ＸｍとＹ電極Ｙ１〜Ｙｍとが交互に配置され，垂直方向に延びるアドレス電極Ａ１〜Ａｎが配置されている。
【００２６】
電極駆動回路は，Ｘ電極を駆動するＸ電極駆動回路３０と，Ｙ電極を駆動するＹ電極駆動回路３２と，アドレス電極を駆動するアドレス電極駆動回路３５と，それら駆動回路３０，３２，３５に制御信号を供給して駆動回路の駆動動作を制御する制御回路３６とを有する。Ｘ電極駆動回路３０は，全てのＸ電極に共通の駆動パルスを印加するＸ側共通駆動回路３１を有し，Ｘ側共通駆動回路３１は，Ｘ電極にリセットパルスとサステインパルスとを印加する。また，Ｙ電極駆動回路３２は，Ｙ電極Ｙ１〜Ｙｍに順次走査パルスを印加する走査駆動回路３３と，Ｙ電極にリセットパルスとサステインパルスとを印加するＹ側共通駆動回路３４と，Ｙ電極の放電電流を監視するモニタ回路３７とを有する。モニタ回路３７は，Ｙ電極に放電電流が発生したことを検出して放電開始を知らせる信号Ｉmoniを出力する。
【００２７】
制御回路３６は，水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓｙｎｃと同期クロックＣＬＫとアナログまたはデジタルの画像信号Ｖｉｄｅｏとを入力し，パネル１０を駆動するために必要な駆動制御信号３０Ｓ，３２Ｓ，３５Ｓをそれぞれの駆動回路３０，３２，３５に供給する。アドレス電極駆動回路への制御信号３５Ｓは，画像信号に対応してサブフィールド毎に生成された表示データも含む。
【００２８】
図４は，本実施の形態におけるプラズマディスプレイ装置のパネル駆動を示す図である。パネル駆動において，１フィールドＦＬが複数の，例えば１０個のサブフィールドＳＦ１〜ＳＦ１０を有し，各サブフィールドＳＦ１〜ＳＦ１０は，リセット期間Ｔｒｅｓｅｔとアドレス期間Ｔａｄｄとサステイン期間Ｔｓｕｓとを有する。１つのフレーム画像が１回の垂直走査で表示されるプログレッシブ駆動の場合は，フィールドＦＬとフレームとは同じである。一方，１つのフレーム画像が２回の垂直走査で表示されるインターレス駆動の場合は，２つのフィールドＦＬが１つのフレームに対応する。いずれにしても，１回のフィールドＦＬは，垂直同期信号Ｖｓｙｎｃで画定される垂直同期期間に対応し，１枚の画像をパネルに表示するための期間である。
【００２９】
図５は，本実施の形態におけるサブフィールドの駆動波形図である。図５には，フィールド内の複数のサブフィールドのうち最初のサブフィールドＳＦ１の駆動波形が示されている。最初のサブフィールドＳＦ１では，リセット期間Ｔｒｅｓｅｔが始まる前の状態では，その直前のサブフィールドのサステイン期間Ｔｓｕｓで点灯したセルのＸ電極上に負電荷がＹ電極上に正電荷がそれぞれ壁電荷として蓄積されている。そして，リセット期間Ｔｒｅｓｅｔの前半では，アドレス電極駆動回路３５がアドレス電極を０Ｖに保ちながら，Ｘ電極駆動回路３０がＸ電極を０Ｖまたは負電圧にし，Ｙ電極駆動回路３２が０Ｖから電圧Ｖｅに上昇しその後所定の傾きで電位が上昇して正の到達電圧Ｖｗに達する正の鈍波パルス（またはランプ波形パルス）ＰｒｅｓｐをＹ電極に印加する。この正の鈍波パルスＰｒｅｓｐの印加により，直前のサステイン期間で点灯したセルのＸ，Ｙ電極間に微弱放電からなるリセット放電が発生する。
【００３０】
このリセット放電は，Ｙ電極を陽極にしＸ電極を陰極にする放電であり，これにより，Ｘ電極上には正電荷がＹ電極上には負電荷がそれぞれ壁電荷として形成される。また，この正の鈍波パルスＰｒｅｓｐの印加によりＹ電極を陽極にしアドレス電極を陰極にする放電も発生する。さらに，正の鈍波パルスＰｒｅｓｐの到達電位Ｖｗが比較的高い（例えば４００Ｖ）ので，直前のサブフィールドでの点灯セルに加えて非点灯セルにおいても放電が発生する。よって，最初のサブフィールドＳＦのリセット放電は比較的大規模な放電になる。
【００３１】
次に，リセット期間Ｔｒｅｓｅｔの後半では，Ｘ電極駆動回路３０が正電圧＋ＶｘをＸ電極に印加すると共に，Ｙ電極駆動回路３２が電圧＋Ｖｗから一旦０Ｖに引き下げた後に所定の傾きで電位が減少して負の到達電圧−Ｖｙｎに達する負の鈍波パルスＰｒｅｓｎをＹ電極に印加する。この負の鈍波パルスＰｒｅｓｎにより，Ｘ，Ｙ間に微弱放電が発生し正の鈍波パルスＰｒｅｓｐによるリセット放電で蓄積されたＸ，Ｙ電極上の壁電荷が減少し，最適な壁電荷量に調整される。さらに，負の鈍波パルスＰｒｅｓｎの印加により，アドレス電極とＹ電極との間でも微弱放電が発生しアドレス電極上の壁電荷も調整される。
【００３２】
このリセット放電は，Ｘ電極を陽極にしＹ電極を陰極にする放電であり，アドレス電極を陽極にしＹ電極を陰極にする放電でもある。
【００３３】
リセット期間Ｔｒｅｓｅｔに続くアドレス期間Ｔａｄｄでは，Ｘ電極駆動回路３０がＸ電極を正電圧＋Ｖｘに維持し，Ｙ電極駆動回路３２内の走査駆動回路３３がＹ電極Ｙ１〜Ｙｍに負極性の走査パルス（−Ｖｙ１〜−Ｖｙ２）を順番に印加する。また，Ｙ電極への走査パルスの印加に同期して，アドレス電極駆動回路３５は，アドレス電極Ａ１〜Ａｎに表示データに対応して電圧Ｖａのアドレスパルスを印加する。その結果，走査パルスが印加されたＹ電極とアドレスパルスが印加されたアドレス電極との間でアドレス放電が発生し，さらに，走査パルスが印加されたＹ電極とＸ電極との間でもアドレス放電が発生する。これにより，書き込みが行われたセルのＸ，Ｙ電極の誘電体層上にはそれぞれ負電荷と正電荷が壁電荷として蓄積される。書き込みが行われていないセルにはアドレス放電が発生せずリセット状態のままである。
【００３４】
このアドレス放電は，アドレス電極を陽極にしＹ電極を陰極にする放電である。
【００３５】
最後に，サステイン期間Ｔｓｕｓでは，Ｘ，Ｙ電極駆動回路３０，３２の共通駆動回路３１，３４が，正のサステインパルス＋ＶｓをＹ電極とＸ電極とに交互に印加する。このサステインパルスが印加されたときのＸ，Ｙ電極間の印加電圧に，アドレス期間で蓄積された負電荷と正電荷による電圧が重畳されて，アドレス期間に書き込まれたセルにサステイン放電が発生する。サステインパルスの数は，各サブフィールドに与えられた輝度の重みに対応した数に設定されていて，アドレス放電が発生した点灯セルにサステイン放電が生じて，各サブフィールドのサステインパルス数に対応した輝度を出力する。
【００３６】
最初のサブフィールドＳＦ１の最後のサステイン放電は，Ｙ電極に電圧ＶｓのサステインパルスをＸ電極に０Ｖを印加することで生じる。よって，Ｙ電極が陽極，Ｘ電極が陰極となる放電であり，サステイン期間終了時は，点灯セルにおいてＹ電極上に負電荷がＸ電極上に正電荷が蓄積されている。非点灯セルはリセット状態のままである。
【００３７】
図６は，本実施の形態におけるサブフィールドの駆動波形図である。図６には，フィールド内の２番目から９番目のサブフィールドＳＦ２〜ＳＦ９の駆動波形が示されている。図６の駆動波形では，図５と異なり，リセット期間Ｔｒｅｓｅｔにおいて正の鈍波パルスがなく，負の鈍波パルスＰｒｅｓｎがＹ電極に印加される。図５の最初のサブフィールドＳＦ１では，パネル内の全てのセルにおいて壁電荷状態をリセットする目的で，高い到達電圧Ｖｗの正の鈍波パルスＰｒｅｓｐをＹ電極に印加している。しかし，２番目〜９番目のサブフィールドＳＦ２〜ＳＦ９では，直前のサブフィールドで点灯したセルの壁電荷をリセットする目的で，負の鈍波パルスＰｒｅｓｎだけをＹ電極に印加している。
【００３８】
そして，サブフィールドＳＦ２〜ＳＦ９では，サステイン期間Ｔｓｕｓにおいて最後のサステイン放電が，Ｙ電極にサステインパルスＶｓを印加しＸ電極に０Ｖを印加することで生じている。したがって，サブフィールドＳＦ２，ＳＦ９が終了した時点では，サブフィールドＳＦ１の終了時点と同様に，点灯セルにおいてＹ電極上に負電荷がＸ電極上に正電荷が蓄積され，非点灯セルはリセット状態のままである。
【００３９】
図７は，本実施の形態におけるサブフィールドの駆動波形図である。図７には，フィールド内の最後である，１０番目のサブフィールドＳＦ１０の駆動波形が示されている。図７の駆動波形では，図５と異なり且つ図６と同様に，リセット期間Ｔｒｅｓｅｔにおいて正の鈍波パルスがなく，負の鈍波パルスＰｒｅｓｎがＹ電極に印加される。これにより，１０番目のサブフィールドＳＦ１０では，直前のサブフィールドＳＦ９で点灯したセルの壁電荷をリセットする。
【００４０】
そして，サブフィールドＳＦ１０において，図中４０に示されるとおり，最後のサステイン放電がＸ電極にサステインパルスＶｓを印加しＹ電極に０Ｖを印加することで生じている。したがって，サブフィールドＳＦ１０が終了した時点では，点灯セルにおいてＹ電極上に正電荷がＸ電極上に負電荷が蓄積され，非点灯セルはリセット状態のままである。これが，フィールドＦＬが終了した時のＸ，Ｙ電極上の壁電荷の状態である。そして，次のフィールドにおいて，図５の最初のサブフィールドＳＦ１では，リセット期間Ｔｒｅｓｅｔで正の鈍波パルスＰｒｅｓｐが印加され，Ｙ電極を陽極にしＸ電極を陰極にする微弱なリセット放電が直前の点灯セルと非点灯セルの両方に発生し，Ｘ電極上に正電荷がＹ電極上に負電荷が形成される。さらに，リセット期間Ｔｒｅｓｅｔで負の鈍波パルスＰｒｅｓｎが印加され，Ｙ電極を陰極にしＸ電極を陽極にする微弱なリセット放電が全てのセルで発生し，Ｘ，Ｙ電極上の壁電荷量が適切な量に調整される。
【００４１】
すなわち，フィールドの最初のサブフィールドでのみ正の鈍波パルスによるパネル全面のリセット放電が行われ，後続の負の鈍波パルスにより全てのセルの壁電荷状態がリセットされる。それ以外のサブフィールドでは，直前のサブフィールドで点灯したセルのみリセットされる。
【００４２】
図５〜７の駆動波形から理解できるとおり，パネルの表示電極対，Ｘ，Ｙ電極の数が増えると，アドレス期間Ｔａｄｄでの走査回数が増加しアドレス期間Ｔａｄｄが長くなる。また，リセット期間Ｔｒｅｓｅｔでは，所定の傾斜で電位が変化する正の鈍波パルスＰｒｅｓｐと負の鈍波パルスＰｒｅｓｎを印加しているので，矩形のリセットパルスに比較するとリセット期間Ｔｒｅｓｅｔも長くなる傾向にある。その結果，１つのサブフィールドに要する時間が長くなり，１フィールドＦＬ内に配置可能なサブフィールドの数が制約されることになる。同様の理由で各サブフィールド内のサステインパルス数も制約されることになる。
【００４３】
したがって，アドレス期間Ｔａｄｄにおけるアドレスパルスと走査パルスのパルス幅を狭くすることができれば，表示電極対の数が多くてもアドレス期間Ｔａｄｄが長くなるのを回避または抑制することができる。
【００４４】
図８は，本発明者らが見出したアドレス放電の放電遅れを示す図である。図８には，２番目から１０番目のサブフィールドＳＦ２〜ＳＦ１０における負の鈍波パルスＰｒｅｓｎ１，２と，その直後の走査パルスＰｓｃａｎ１，２に対応してＹ電極に流れる放電電流Ｉｙ１，２とが示されている。鈍波パルスＰｒｅｓｎ１の到達電位は鈍波パルスＰｒｅｓｎ２の到達電位より高く設定されている。また，それらの鈍波パルスの終了と後続するスキャンパルスＰｓｃａｎの開始との間は，例えば５０ｍｓに設定されているものとする。なお，スキャンパルスＰｓｃａｎとアドレスパルス（図示せず）とは同じタイミング，パルス幅で印加される。
【００４５】
図８において，電圧Ｖｓｔは微弱放電開始電圧を示し，鈍波パルスＰｒｅｓｎ１の到達電圧は，放電開始電圧Ｖｓｔよりもオーバードライブ電圧Ｖ１だけ低く，鈍波パルスＰｒｅｓｎ２の到達電圧は，放電開始電圧Ｖｓｔよりもオーバードライブ電圧Ｖ２だけ低い。そして，負の鈍波パルスＰｒｅｓｎ１，２により，Ｘ電極が陽極にＹ電極が陰極になるリセット放電が発生する。よって，鈍波パルスＰｒｅｓｎ２のほうが微弱放電期間が長くなっている。
【００４６】
鈍波パルスまたはランプ波形パルスによる微弱放電では，Ｘ，Ｙ電極間の電圧が放電開始電圧を超えると微弱な放電が発生し，それに伴って正電荷と負電荷とが電極上に発生し，両電極間の電圧が放電開始電圧未満となり一旦微弱放電は終了する。さらに鈍波パルスによりＸ，Ｙ電極間の電圧が上昇し再度放電開始電圧を超えて微弱放電が発生する。このように，鈍波パルスの印加によりＸ，Ｙ電極間に微弱な放電が繰り返される。
【００４７】
よって，図８中のＹ電極の放電電流Ｉｙ１，Ｉｙ２では，負の鈍波パルスＰｒｅｓｎ１，２が放電開始電圧Ｖｓｔを越えて到達電位に達するまでの間，微少な放電電流Ｉｒｅｓｎが発生している。
【００４８】
一方，アドレス期間では，矩形のスキャンパルスとアドレスパルスをＹ電極とアドレス電極にそれぞれ印加してアドレス放電を発生させる。この場合，電極間の放電は，電極間に電圧を印加してから実際に放電が発生するまでに遅れ（放電遅れ）を伴う。すなわち，図８に示されるＹ電極の放電電流Ｉｙ１，Ｉｙ２では，スキャンパルスＰｓｃａｎ１，２の開始から時間ｄｔ１，ｄｔ２後に強放電による放電電流が発生している。この時間ｄｔ１，ｄｔ２が放電遅れ時間である。
【００４９】
図８に示されるとおり，鈍波パルスＰｒｅｓｎ１，２の到達電圧を異ならせてオーバードライブ電圧をＶ１，Ｖ２と異ならせると，上記の放電遅れ時間ｄｔ１，ｄｔ２が異なることが判明した。図８に示すとおり，オーバードライブ電圧がＶ１と小さい鈍波パルスＰｒｅｓｎ１のほうが，アドレス放電での放電遅れがｄｔ１と，オーバードライブ電圧がＶ２と大きい鈍波パルスＰｒｅｓｎ２よりも短い（ｄｔ１＜ｄｔ２）ことが判明した。さらに，図示していないが，オーバードライブ電圧が小さくなると逆に放電遅れ時間が長くなることも判明した。
【００５０】
図９は，本発明者らが見出したオーバードライブ電圧と放電遅れとの関係を示すグラフ図である。図９において，横軸が負の鈍波パルスＰｒｅｓｎの到達電圧と放電開始電圧Ｖｓｔとの差のオーバードライブ電圧（Ｖ）を，縦軸がアドレス放電での放電遅れ時間（μｓ）を示している。このデータは，図８に示したとおり，鈍波パルスＰｒｅｓｎの終了からスキャンパルスＰｓｃａｎの開始までの時間を５０ｍｓに設定して取得したものである。放電遅れは，複数回のアドレス放電で多少ばらつくが，この実験データでは１０００回のアドレス放電のうち９００番目に遅い放電遅れ時間を採用した。つまり，約９０％のアドレス放電がこの放電遅れ時間以上の遅れを伴って発生している。
【００５１】
図９によれば，オーバードライブ電圧を変化させると，放電遅れ時間が変動することが
判明した。さらに，オーバードライブ電圧が０Ｖを越えると放電遅れ時間が大きく短縮され，オーバードライブ電圧が約８５Ｖで放電遅れ時間が最小になり，オーバードライブ電圧が８５Ｖを越えると逆に放電遅れ時間が長くなることが判明した。すなわち，リセット期間Ｔｒｅｓｅｔでの鈍波パルスＰｒｅｓｎによるオーバードライブ電圧には，アドレス放電の放電遅れを最小化する最適値が存在するのである。
【００５２】
図９のデータによれば，オーバードライブ電圧が最適値の約８５Ｖになるように，鈍波パルスＰｒｅｓｎの到達電位を制御することで，アドレス放電の放電遅れを最小化でき，走査パルスＰｓｃａｎやアドレスパルスのパルス幅を最小化することができる。その結果，アドレス期間を短くでき，サブフィールド数を増やして多階調化またはサステインパルス数を増やして高輝度化を図ることができる。種々のパネル特性において，図９と同様にアドレス放電の放電遅れを最小化できるオーバードライブ電圧が存在すると考えられる。
【００５３】
上記のオーバードライブ電圧と放電遅れ時間との関係が生じる理由は，本発明者らの知見によれば，以下のように推測される。サステイン放電は，図５〜８に示したようにＸ，Ｙ電極に矩形パルスを交互に印加して，または図示していないがＸ，Ｙ電極に逆極性の矩形パルスを極性を反転しながら印加して，発生させている。そのため，サステイン放電は，セル領域内のＸ，Ｙ電極領域の一部の領域で発生し，サステイン放電後の壁電荷はセル領域内のＸ，Ｙ電極上に局在化して残っている。一方，アドレス放電の放電確率は，Ｘ，Ｙ電極領域内で放電が発生しうる面積が広いほど高くなり，放電遅れが小さくなる。よって，サステイン放電が終了した時点の状態の様にセル領域内に壁電荷が局在化していると，放電確率が低く放電遅れが大きくなる。
【００５４】
リセット期間における鈍波パルスＰｒｅｓｎによるリセット放電は，前述のとおり微弱放電であるので，Ｘ，Ｙ電極上の電荷分布を均一化する作用を有する。したがって，リセット期間で鈍波パルスＰｒｅｓｎにより微弱放電が発生すれば，Ｘ，Ｙ電極上の電荷分布の均一化がすすみ，局在化による放電遅れが小さくなると考えられる。これが，オーバードライブ電圧が０〜８５Ｖで放電遅れ時間が短くなる理由と考えられる。
【００５５】
一方で，リセット期間における負の鈍波パルスＰｒｅｓｎによるリセット放電では，Ｘ，Ｙ電極上の正電荷，負電荷の量を減らす作用を有する。したがって，鈍波パルスＰｒｅｓｎのオーバードライブ電圧を大きくすればするほど，微弱放電が長く継続し，Ｘ，Ｙ電極上の正電荷，負電荷の量が減り，アドレス放電での放電確率が低下するものと考えられる。すなわち，アドレス放電ではアドレス電極に電圧＋Ｖａのアドレスパルスを，Ｙ電極に電圧−Ｖｙ２のスキャンパルスを印加しているので，Ｙ電極上に残っている負電荷の量が多いほど，アドレス電極とＹ電極間の電圧が高くなるからである。これが，オーバードライブ電圧が８５Ｖを越えると放電遅れ時間が長くなる理由と考えられる。
【００５６】
図１０は，本実施の形態における駆動波形を示す図である。図１０には，Ｙ電極の駆動波形Ｙと，Ｙ電極の放電電流Ｉｙと，Ｙ電極の放電電流を監視するモニタ回路３７（図３参照）の放電電流検出信号Ｉｍｏｎｉと，Ｙ電極駆動回路３２に与えられる負の鈍波パルスを発生させる制御信号ＣＮ４とが示されている。
【００５７】
図１１は，本実施の形態におけるＹ電極駆動回路の一部を示す図である。図１１には，Ｙ電極駆動回路３２内の共通駆動回路３４の回路例が示されている。Ｘ，Ｙ電極間には複数のセルの容量Ｃｃが形成されている。共通駆動回路３４は，制御信号ＣＮ１に応答して導通しＹ電極に電圧Ｖｅを印加するトランジスタＱ１と，制御信号ＣＮ２に応答して導通しＹ電極に到達電位がＶｗの正の鈍波パルスＰｒｅｓｐを与えるトランジスタＱ２および抵抗Ｒ１と，制御信号ＣＮ３に応答して導通しＹ電極にグランド電位ＧＮＤを与えるトランジスタＱ３と，制御信号ＣＮ４に応答して導通しＹ電極に到達電位が−Ｖｙの負の鈍波パルスＰｒｅｓｎを与えるトランジスタＱ４および抵抗Ｒ１１とを有する。
【００５８】
トランジスタＱ４が導通すると，Ｙ電極上の容量Ｃｃと抵抗Ｒ１１とによるＣＲ時定数に応じた傾斜で電位が低下する鈍波パルスＰｒｅｓｎがＹ電極上に印加される。したがって，制御信号ＣＮ４の長さをＣＲ時定数に対応して制御することで，鈍波パルスＰｒｅｓｎの到達電圧を制御することができる。
【００５９】
そこで，本実施の形態では，図１０に示すとおり，制御回路３６が，負の鈍波パルスＰｒｅｓｎを生成するための制御信号ＣＮ４のパルス幅ｔｏｎを，鈍波パルスＰｒｅｓｎの印加開始から微弱放電開始までの時間ｔｓｔと，微弱放電開始後放電遅れ時間を最短にするオーバードライブ電圧に対応するオーバードライブ時間ｔｏｄとの和に制御する。言い換えれば，制御回路３６は，制御信号ＣＮ４の駆動パルスを，放電開始検出信号ＩｍｏｎｉのＨレベルからオーバードライブ時間ｔｏｄ後にＬレベルに制御する。
【００６０】
図９のデータによれば，オーバードライブ時間ｔｏｄはオーバードライブ電圧が約８５Ｖに対応する時間であり，それはＹ電極駆動回路による鈍波パルスＰｒｅｓｎの傾斜に依存する時間である。また，放電開始までの時間ｔｓｔは，パネルの経年変化や温度条件に応じて異なるので，パネル駆動中の放電電流検出信号Ｉｍｏｎｉの発生タイミングに基づいて検出することができる。
【００６１】
図３に示したとおり，制御回路３６には，放電電流検出信号Ｉｍｏｎｉが入力され，それが内蔵するメモリ３８には，放電開始時間ｔｓｔとオーバードライブ時間ｔｏｄとが記憶されている。放電開始時間ｔｓｔは，前述のとおりパネルを駆動することで放電電流検出信号Ｉｍｏｎｉの発生タイミングに基づいて検出することができる。また，オーバードライブ時間ｔｏｄは，パネルに対して図９のようなデータを取得し，Ｙ電極駆動回路の回路特性に対応させて設定することができる。
【００６２】
よって，本実施の形態の第１の構成では，あらかじめパネル特性と駆動回路特性とに応じてオーバードライブ時間ｔｏｄをメモリ３８に記憶させておき，制御回路３６が，電源投入後の駆動制御で放電開始時間ｔｓｔを取得しメモリ３８に記憶させる。そして，制御回路３６は，制御信号ＣＮ４のパルス幅をｔｏｎ＝ｔｓｔ＋ｔｏｄになるように制御する。メモリ３８には，制御信号ＣＮ４のパルス幅ｔｏｎ＝ｔｓｔ＋ｔｏｄを記憶するようにしてもよい。
【００６３】
または，本実施の形態の第２の構成では，あらかじめパネル特性と駆動回路特性とに応じてオーバードライブ時間ｔｏｄをメモリ３８に記憶させておき，制御回路３６は，リセット期間で制御信号ＣＮ４をＨレベルに立ち上げて負の鈍波パルスＰｒｅｓｎを発生させるたびに，放電電流検出信号Ｉｍｏｎｉの発生タイミングからオーバードライブ時間ｔｏｄ経過するまで制御信号ＣＮ４のＨレベルを維持する。この場合は，負の鈍波パルスを発生させるたびに放電開始タイミングがモニタされるので，より正確に負の鈍波パルスＰｒｅｓｎのオーバードライブ電圧を制御することができる。
【００６４】
上記第１，第２の構成において，オーバードライブ時間ｔｏｄに代えて，オーバードライブ電圧をメモリ３８に記憶させ，制御回路３６が，Ｙ電極駆動回路の負の鈍波パルス波形テーブルを参照してオーバードライブ電圧からオーバードライブ時間ｔｏｄを演算するようにしても良い。すなわち，放電遅れ時間を最短にするオーバードライブ関連情報がメモリ３８に格納されていればよい。
【００６５】
以上説明したとおり，本実施の形態によれば，リセット期間の鈍波パルスのオーバードライブ電圧を，リセット期間直後のアドレス期間でのアドレス放電の放電遅れ時間を最短にする電圧に設定することできるので，アドレス期間の走査パルスとアドレスパルスのパルス幅を最小化することができる。
【図面の簡単な説明】
【００６６】
【図１】本実施の形態におけるプラズマディスプレイ装置のパネル構成図である。
【図２】図１のパネルの断面図である。
【図３】本実施の形態におけるプラズマディスプレイ装置の電極駆動回路の構成図である。
【図４】本実施の形態におけるプラズマディスプレイ装置のパネル駆動を示す図である。
【図５】本実施の形態におけるサブフィールドの駆動波形図である。
【図６】本実施の形態におけるサブフィールドの駆動波形図である。
【図７】本実施の形態におけるサブフィールドの駆動波形図である。
【図８】本発明者らが見出したアドレス放電の放電遅れを示す図である。
【図９】本発明者らが見出したオーバードライブ電圧と放電遅れとの関係を示すグラフ図である。
【図１０】本実施の形態における駆動波形を示す図である。
【図１１】本実施の形態におけるＹ電極駆動回路の一部を示す図である。
【符号の説明】
【００６７】
ＦＬ：フィールド
ＳＦ１〜ＳＦ４：サブフィールド
Ｐｒｅｓｐ，Ｐｒｅｓｎ：鈍波パルス
３０：Ｘ電極駆動回路
３２：Ｙ電極駆動回路
３６：制御回路
【図１】
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【図２】
0005175558.tif 000003
【図３】
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【図４】
0005175558.tif 000005
【図５】
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【図６】
0005175558.tif 000007
【図７】
0005175558.tif 000008
【図８】
0005175558.tif 000009
【図９】
0005175558.tif 000010
【図１０】
0005175558.tif 000011
【図１１】
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