(57)【特許請求の範囲】
【請求項１】
電圧制御形のスイッチング素子を駆動対象スイッチング素子とし、
外部入力信号に基づき、前記駆動対象スイッチング素子をオン状態又はオフ状態とするための操作信号を生成して出力する信号生成手段と、
前記信号生成手段から出力される操作信号に基づき、前記駆動対象スイッチング素子の開閉制御端子の電荷の充放電処理を行う充放電処理手段とを備えるスイッチング素子の駆動回路において、
抵抗体の直列接続体であって、一端が前記開閉制御端子に接続され、他端が接地された前記直列接続体、及びシュミットトリガ回路を有する電圧検出手段と、
前記充放電処理に用いられる電気経路とは別の電気経路であって且つ前記駆動対象スイッチング素子をオフ状態とする電位を有する部材と前記開閉制御端子との間を接続するオフ保持用経路と、
前記オフ保持用経路を開閉するオフ保持用スイッチング素子と、
を備え、
前記シュミットトリガ回路の入力端子には、前記抵抗体の直列接続体の接続点が接続され、
前記シュミットトリガ回路は、前記開閉制御端子の電圧が前記駆動対象スイッチング素子のミラー電圧よりも低い閾値電圧を超える場合に論理「Ｈ」の信号を出力し、前記開閉制御端子の電圧が前記閾値電圧未満となる場合に論理「Ｌ」の信号を出力し、
前記操作信号を入力として前記駆動対象スイッチング素子のオン操作指令期間であると判断されることに基づき、前記オフ保持用スイッチング素子をオフ状態とする処理を行い、前記操作信号を入力として前記駆動対象スイッチング素子のオフ操作指令期間であると判断されて且つ、前記シュミットトリガ回路の出力信号の論理が「Ｌ」であると判断されることに基づき、前記オフ保持用スイッチング素子をオン状態とする処理を行うオフ保持処理手段を備え、
当該駆動回路は、前記開閉制御端子の電圧が前記閾値電圧を下から上に跨いでから前記オフ保持処理手段に入力される前記シュミットトリガ回路の出力信号の論理が「Ｌ」から「Ｈ」に反転するまでの時間を、前記操作信号を入力として前記オフ保持処理手段によって前記オン操作指令期間に切り替わると判断されてから前記オフ操作指令期間に切り替わると判断されるまでの時間以下とするように構成されてなることを特徴とするスイッチング素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御形のスイッチング素子を駆動対象スイッチング素子とするスイッチング素子の駆動回路に関する。
【背景技術】
【０００２】
従来、下記特許文献１に見られるように、電力変換回路のスイッチング素子としての絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）をオン・オフ操作すべく、そのゲートに充電経路を介して電荷を充電する処理、及びゲートから放電経路を介して電荷を放電させる処理を行うものが知られている。詳しくは、ゲートに電荷を充電し、ゲート電圧を上昇させることでＩＧＢＴをオン状態とし、ゲートから電荷を放電させ、ゲート電圧を低下させることでＩＧＢＴをオフ状態とする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３４３０８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記ＩＧＢＴのゲート及びコレクタ間等には、寄生容量が存在する。ここで、ＩＧＢＴのコレクタ及びエミッタ間等にノイズが重畳すると、このノイズが寄生容量を介してゲートに伝播することに起因して、ゲートの電圧が変動し得る。この場合、ＩＧＢＴをオフ操作しているにもかかわらず、ＩＧＢＴが誤ってオン状態とされるおそれがある。
【０００５】
こうした問題を解決すべく、放電経路及び放電経路とは別の電気経路であって且つＩＧＢＴのゲート及びエミッタ間を短絡するためのオフ保持用スイッチング素子と、オフ保持用スイッチング素子をオン・オフ操作するオフ保持回路とを備えるスイッチング素子の駆動回路も提案されている。
【０００６】
詳しくは、オフ保持回路は、充電処理の実行中であると判断されることに基づき、オフ保持用スイッチング素子をオフ状態とさせ、放電処理の実行中であると判断されて且つゲート電圧が低いと判断されることに基づき、オフ保持用スイッチング素子をオン状態とさせる。これにより、ＩＧＢＴをオフ状態とすべき期間において、ＩＧＢＴが誤ってオン状態とされることの抑制を図っている。
【０００７】
ここで、放電処理の実行中において、ＩＧＢＴのゲート電圧が実際には低くなっていないにもかかわらず、オフ保持回路によってオフ保持用スイッチング素子がオン状態とされるおそれがあることが本発明者らによって見出された。この場合、サージ電圧の発生に起因してＩＧＢＴの信頼性が低下するおそれがある。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的は、駆動対象スイッチング素子の信頼性の低下を好適に抑制することのできるスイッチング素子の駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【００１０】
構成１は、電圧制御形のスイッチング素子を駆動対象スイッチング素子とし、外部入力信号に基づき、前記駆動対象スイッチング素子をオン状態又はオフ状態とするための操作信号を生成して出力する信号生成手段と、前記信号生成手段から出力される操作信号に基づき、前記駆動対象スイッチング素子の開閉制御端子の電荷の充放電処理を行う充放電処理手段とを備えるスイッチング素子の駆動回路において、前記開閉制御端子の電圧の検出結果に関する信号を出力する電圧検出手段と、前記充放電処理に用いられる電気経路とは別の電気経路であって且つ前記駆動対象スイッチング素子をオフ状態とする電位を有する部材と前記開閉制御端子との間を接続するオフ保持用経路と、前記オフ保持用経路を開閉するオフ保持用スイッチング素子と、前記操作信号を入力として前記駆動対象スイッチング素子のオン操作指令期間であると判断されることに基づき、前記オフ保持用スイッチング素子をオフ状態とする処理を行い、前記操作信号を入力として前記駆動対象スイッチング素子のオフ操作指令期間であると判断されて且つ、前記電圧検出手段の出力信号を入力として前記開閉制御端子の電圧が低いと判断されることに基づき、前記オフ保持用スイッチング素子をオン状態とする処理を行うオフ保持処理手段とを備え、当該駆動回路は、前記開閉制御端子の電圧が変化してからその変化が前記電圧検出手段を介して前記オフ保持処理手段によって把握されるまでの時間を、前記操作信号を入力として前記オフ保持処理手段によって把握される前記駆動対象スイッチング素子のオン操作指令時間の最小値以下とするように構成されてなることを特徴とする。
【００１１】
本発明者らは、開閉制御端子の電圧が実際には低くなっていないにもかかわらず、オフ保持用スイッチング素子が誤ってオン状態とされる事態が発生する要因について詳細に検討した。そして、この要因として、開閉制御端子の電圧が変化してからその変化が電圧検出手段の出力信号に現れるまでの時間が長くなることで、開閉制御端子の電圧の変化をオフ保持処理手段が速やかに把握できないことがあることを突き止めた。
【００１２】
この点に鑑み、上記発明では、開閉制御端子の電圧が変化してからその変化が電圧検出手段を介してオフ保持処理手段によって把握されるまでの時間を、操作信号を入力としてオフ保持処理手段によって把握される上記オン操作指令時間の最小値以下とするようにスイッチング素子の駆動回路を構成する。こうした構成によれば、放電処理の実行中において、開閉制御端子の電圧の変化をオフ保持処理手段が速やかに把握することができる。これにより、開閉制御端子の電圧が実際には高いにもかかわらず、オフ保持用スイッチング素子がオン状態とされることを抑制することができる。したがって、駆動対象スイッチング素子の信頼性の低下を好適に抑制することができる。
【００１３】
構成２は、構成１において、当該駆動回路は、前記電圧検出手段及び前記信号生成手段のそれぞれとして、入力電圧に応じて論理「Ｈ」及び論理「Ｌ」のいずれかの信号を前記オフ保持処理手段に出力する同一構成の回路を備えて構成されてなるものであることを特徴とする。
【００１４】
構成３は、構成２において、前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理「Ｈ」及び論理「Ｌ」のいずれかの信号を出力するシュミットトリガ回路を備えて構成されることを特徴とする。
【００１５】
構成４は、構成２において、前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理「Ｈ」及び論理「Ｌ」のいずれかの信号を出力する差動対回路であることを特徴とする。
【００１６】
構成５は、構成２において、前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理「Ｈ」及び論理「Ｌ」のいずれかの信号を出力するコンパレータ回路であることを特徴とする。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態にかかるシステム構成図。
【図２】同実施形態にかかるドライブユニットの回路構成を示す図。
【図３】同実施形態にかかる信号生成部及びゲート電圧検出部の回路構成を示す図。
【図４】同実施形態にかかるオフ保持回路の回路構成を示す図。
【図５】同実施形態にかかるオフ保持用スイッチング素子の動作態様の一例を示す図。
【図６】従来技術にかかるゲート電圧検出部の回路構成を示す図。
【図７】従来技術にかかるオフ保持用スイッチング素子の動作態様の一例を示す図。
【図８】第２の実施形態にかかる信号生成部、ゲート電圧検出部の回路構成を示す図。
【図９】第３の実施形態にかかる信号生成部、ゲート電圧検出部の回路構成を示す図。
【図１０】第４の実施形態にかかる信号生成部、ゲート電圧検出部の回路構成を示す図。
【図１１】第５の実施形態にかかる信号生成部、ゲート電圧検出部の回路構成を示す図。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
以下、本発明にかかるスイッチング素子の駆動回路を、車載主機としての回転機に接続される電力変換回路の駆動回路に適用した第１の実施形態について、図面を参照しつつ説明する。
【００１９】
図１に、本実施形態にかかる制御システムの全体構成を示す。
【００２０】
図示されるように、モータジェネレータ１０は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ１０は、インバータＩＮＶ及び昇圧コンバータＣＮＶを介して高電圧バッテリ１２に接続されている。ここで、昇圧コンバータＣＮＶは、コンデンサＣと、コンデンサＣに並列接続された一対のスイッチング素子Ｓｃｐ，Ｓｃｎと、一対のスイッチング素子Ｓｃｐ，Ｓｃｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトルＬとを備えて構成されている。詳しくは、昇圧コンバータＣＮＶは、スイッチング素子Ｓｃｐ，Ｓｃｎのオン・オフによって、高電圧バッテリ１２の電圧（例えば百Ｖ以上）を所定の電圧（例えば「６６６Ｖ」）を上限として昇圧するものである。
【００２１】
一方、インバータＩＮＶは、スイッチング素子Ｓｕｐ，Ｓｕｎの直列接続体と、スイッチング素子Ｓｖｐ，Ｓｖｎの直列接続体と、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とを備えて構成されており、これら各直列接続体の接続点がモータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。これらスイッチング素子Ｓ＊＃（＊＝ｕ，ｖ，ｗ，ｃ；＃＝ｐ，ｎ）として、本実施形態では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。そして、これらにはそれぞれ、ダイオードＤ＊＃が逆並列に接続されている。
【００２２】
制御装置１８は、低電圧バッテリ２０を電源とする制御装置である。制御装置１８は、モータジェネレータ１０を制御対象とし、その制御量を所望に制御すべく、インバータＩＮＶや昇圧コンバータＣＮＶを操作する。詳しくは、制御装置１８は、インターフェース２２及びドライブユニットＤＵを介して、昇圧コンバータＣＮＶのスイッチング素子Ｓｃｐ，Ｓｃｎや、インバータＩＮＶのスイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎを操作する。
【００２３】
インターフェース２２は、高電圧バッテリ１２を備える高電圧システムと低電圧バッテリ２０を備える低電圧システムとの間を絶縁しつつ、これらの間の信号の授受を行うための機器である。本実施形態では、インターフェース２２として、フォトカプラが用いられている。
【００２４】
次に、図２を用いて、上記ドライブユニットＤＵの構成を説明する。
【００２５】
図示されるように、ドライブユニットＤＵは、１チップ化された半導体集積回路であるドライブＩＣ２４と、電源２５，２８とを備えている。
【００２６】
ドライブＩＣ２４の備える信号生成部２６（の入力端子）には、抵抗体３０，３２の直列接続体を介して電源２５が接続されている。また、抵抗体３０及び抵抗体３２の接続点には、ドライブＩＣ２４の端子Ｔ１を介して、インターフェース２２としてのフォトカプラの２次側（フォトトランジスタのコレクタ）が接続されており、フォトトランジスタのエミッタは接地されている。なお、フォトカプラの１次側（フォトダイオード）は、制御装置１８に接続されている。
【００２７】
こうした構成において、スイッチング素子Ｓ＊＃のそれぞれに対応するフォトダイオードに制御装置１８によって通電されない場合、フォトトランジスタがオフ状態とされる。このため、信号生成部２６には電源２５の電圧が印加されることとなる。すなわち、信号生成部２６の入力電圧Ｖｉ＊＃が高くなる。
【００２８】
一方、フォトダイオードに制御装置１８によって通電される場合には、フォトトランジスタがオン状態とされる。このため、信号生成部２６は抵抗体３０及びフォトトランジスタを介して接地されることとなる。すなわち、信号生成部２６の入力電圧Ｖｉ＊＃が低くなる。
【００２９】
信号生成部２６は、入力電圧Ｖｉ＊＃に基づき、昇圧コンバータＣＮＶのスイッチング素子Ｓｃｐ，Ｓｃｎをオン・オフ操作するための操作信号ｇｃｐ、ｇｃｎ又はインバータＩＮＶのスイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎをオン・オフ操作するための操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎ（以下、操作信号ｇ＊＃）を生成する機能を有している。本実施形態では、信号生成部２６として、図３（Ａ）に示すように、シュミットトリガ回路（シュミットトリガ付きバッファ）を用いている。ここで、本実施形態においてシュミットトリガ回路を採用するのは、この回路が論理値を反転させるための閾値にヒステリシスを有することを利用して信号生成部２６の入力電圧Ｖｉ＊＃に重畳するノイズを適切に除去すること、及び入力電圧Ｖｉ＊＃の変化に対する信号生成部２６の応答性を向上させることを目的とするためである。
【００３０】
上記操作信号ｇ＊＃の生成手法について具体的に説明すると、入力電圧Ｖｉ＊＃が第１の閾値α１を上から下に跨ぐ場合、信号生成部２６は、操作信号ｇ＊＃の論理を「Ｈ」から「Ｌ」に反転させて出力する。一方、入力電圧Ｖｉ＊＃が、第１の閾値α１よりも大きい第２の閾値α２を下から上に跨ぐ場合、信号生成部２６は、操作信号ｇ＊＃の論理を「Ｌ」から「Ｈ」に反転させて出力する。ちなみに、高電位側の操作信号ｇ＊ｐと、対応する低電位側の操作信号ｇ＊ｎとは、互いに相補的な信号となっている。
【００３１】
図２の説明に戻り、信号生成部２６から出力された操作信号ｇ＊＃は、駆動制御部３４に入力される。駆動制御部３４は、信号生成部２６から出力される操作信号ｇ＊＃に基づき、スイッチング素子Ｓ＊＃を駆動させる機能を有する。
【００３２】
ここで、スイッチング素子Ｓ＊＃を駆動させるための構成について説明すると、電源２８は、所定電圧（例えば１５Ｖ）を有するものであり、ＰチャネルＭＯＳ電界効果トランジスタ（充電用スイッチング素子３６）を介して、ドライブＩＣ２４の端子Ｔ２に接続されている。端子Ｔ２は、充電用抵抗体３８を介してスイッチング素子Ｓ＊＃の開閉制御端子（ゲート）に接続されている。なお、以降、電源２８から端子Ｔ２を介してスイッチング素子Ｓ＊＃のゲートに至るまでの電気経路を「充電経路」と称すこととする。
【００３３】
スイッチング素子Ｓ＊＃のゲートは、さらに、放電用抵抗体４０を介して端子Ｔ３に接続されている。端子Ｔ３は、ＮチャネルＭＯＳ電界効果トランジスタ（放電用スイッチング素子４２）を介して端子Ｔ４に接続され、端子Ｔ４は、スイッチング素子Ｓ＊＃の出力端子（エミッタ）に接続されている。なお、スイッチング素子Ｓ＊＃のゲート及びエミッタ間には、コンデンサ４４が接続されている。また、以降、スイッチング素子Ｓ＊＃のゲートから端子Ｔ３を介して端子Ｔ４に至るまでの電気経路を「放電経路」と称すこととする。
【００３４】
こうした構成において、駆動制御部３４は、信号生成部２６から出力される操作信号ｇ＊＃に基づき、充電用スイッチング素子３６及び放電用スイッチング素子４２を相補的にオン・オフ操作することでスイッチング素子Ｓ＊＃を駆動させる。より具体的には、論理「Ｌ」の操作信号ｇ＊＃が入力される（スイッチング素子Ｓ＊＃のオン操作指令期間である）と判断された場合、充電用スイッチング素子３６をオン状態として且つ放電用スイッチング素子４２をオフ状態とすることで、スイッチング素子Ｓ＊＃のゲートの充電処理がなされる。一方、論理「Ｈ」の操作信号ｇ＊＃が入力される（スイッチング素子Ｓ＊＃のオフ操作指令期間である）と判断された場合、充電用スイッチング素子３６をオフ状態として且つ放電用スイッチング素子４２をオン状態とすることで、スイッチング素子Ｓ＊＃のゲートの放電処理がなされる。なお、高電位側のスイッチング素子Ｓ＊ｐと、対応する低電位側のスイッチング素子Ｓ＊ｎとは、交互にオン状態とされる。
【００３５】
ちなみに、本実施形態において、操作信号ｇ＊＃の論理が「Ｌ」の場合にゲートの充電処理を行う構成（いわゆるアクティブロー）を採用しているのは、例えば低電圧システム側の何らかの異常によってフォトダイオードに通電することができなくなる場合にゲートの放電処理が行われるようにすることで、スイッチング素子Ｓ＊＃等の信頼性の低下を回避するためである。
【００３６】
上記ドライブユニットＤＵは、さらに、スイッチング素子Ｓ＊＃のゲート及びエミッタ間を短絡するためのＮチャネルＭＯＳ型電界効果トランジスタ（オフ保持用スイッチング素子４６）を備えている。オフ保持用スイッチング素子４６は、スイッチング素子Ｓ＊＃のゲート及びエミッタ間を低抵抗にて接続すべく、スイッチング素子Ｓ＊＃に極力近接して設けられている。そして、スイッチング素子Ｓ＊＃のゲート及びエミッタ間を接続させる経路のうち、オフ保持用スイッチング素子４６を備えるオフ保持用経路４７のインピーダンスは、放電経路のインピーダンスよりも低くなるように設定されている。これは、上記操作信号ｇ＊＃に応じてスイッチング素子Ｓ＊＃がオフ状態とされている際、スイッチング素子Ｓ＊＃の入力端子（コレクタ）や出力端子（エミッタ）とゲートとの間の寄生容量を介してゲートに高周波ノイズが重畳することで、スイッチング素子Ｓ＊＃が誤ってオン状態とされる事態を回避するための設定である。
【００３７】
上記オフ保持用スイッチング素子４６のゲートは、端子Ｔ５を介してドライブＩＣ２４内のオフ保持回路４８に接続されている。オフ保持回路４８は、端子Ｔ２の印加電圧（ゲート電圧Ｖｇｅ）を検出するゲート電圧検出部５０の出力信号ＧＰＲと、信号生成部２６から出力される操作信号ＩＮとに基づき、オフ保持用スイッチング素子４６をオン・オフ操作する処理を行うものである。
【００３８】
ちなみに、本実施形態では、信号生成部２６からオフ保持回路４８に入力される操作信号ＩＮと、駆動制御部３４に入力される操作信号ｇ＊＃とを相違させるべく、信号生成部２６を、操作信号ｇ＊＃，操作信号ＩＮのそれぞれに対応するシュミットトリガ回路によって構成している。ここで、操作信号ｇ＊＃，ＩＮのそれぞれを相違させる手法について説明すると、具体的には、入力電圧Ｖｉ＊＃が、第１の閾値α１よりも小さい第３の閾値α３を上から下に跨ぐ場合、信号生成部２６は、操作信号ＩＮの論理を「Ｈ」から「Ｌ」に反転させて出力する。一方、入力電圧Ｖｉ＊＃が、第２の閾値α２よりも大きい第４の閾値α４を下から上に跨ぐ場合、信号生成部２６は、操作信号ＩＮの論理を「Ｌ」から「Ｈ」に反転させて出力する。
【００３９】
ゲート電圧検出部５０は、図３（Ｂ）に示すように、抵抗体５２，５４の直列接続体と、シュミットトリガ回路５６とからなる回路である。詳しくは、抵抗体５２，５４の直列接続体の一端は端子Ｔ２に接続され、他端は接地されている。また、抵抗体５２，５４の直列接続体の接続点は、シュミットトリガ回路５６の入力端子に接続されている。
【００４０】
なお、本実施形態では、シュミットトリガ回路５６の有するヒステリシスが非常に小さいものとし、シュミットトリガ回路５６の出力信号の論理を反転させるための閾値電圧を１つにすることとする。ここで、閾値電圧βは、例えばスイッチング素子Ｓ＊＃のミラー電圧の想定値よりもやや低い値に設定すればよい。また、本実施形態において、抵抗体５２，５４によって分圧されたゲート電圧Ｖｇｅがシュミットトリガ回路５６の入力端子に印加される構成とするのは、シュミットトリガ回路５６の信頼性を維持するためである。つまり、シュミットトリガ回路の入力電圧は通常、信頼性を維持する観点から所定の低電圧（例えば５Ｖ）以下とすることが要求される。
【００４１】
こうした構成において、ゲート電圧Ｖｇｅが抵抗体５２，５４によって分圧されたものがシュミットトリガ回路５６の入力端子に印加され、この印加電圧が閾値電圧βを下から上に跨ぐ場合、ゲート電圧検出部５０は、出力信号ＧＰＲの論理を「Ｌ」から「Ｈ」に反転させて出力する。一方、上記印加電圧が上記閾値電圧βを上から下に跨ぐ場合、ゲート電圧検出部５０は、出力信号ＧＰＲの論理を「Ｈ」から「Ｌ」に反転させて出力する。
【００４２】
上記オフ保持回路４８は、図４（Ａ）に示すように、ＮＯＴ回路４８ａ及びＡＮＤ回路４８ｂを備えて構成されている。詳しくは、ＮＯＴ回路４８ａには、ゲート電圧検出部５０の出力信号ＧＰＲが入力される。また、ＮＯＴ回路４８ａの出力信号及び信号生成部２６から出力される操作信号ＩＮのそれぞれは、ＡＮＤ回路４８ｂに入力される。そして、ＡＮＤ回路４８ｂの出力端子は、オフ保持用スイッチング素子４６のゲートに接続されている。
【００４３】
こうした構成によれば、図４（Ｂ）に示すように、オフ保持回路４８に、論理「Ｌ」の操作信号ＩＮが入力されると判断された場合や、論理「Ｈ」の出力信号ＧＰＲが入力されると判断された場合、オフ保持回路４８から論理「Ｌ」の信号ＯＦＫが出力される。これにより、オフ保持用スイッチング素子４６がオフ状態とされる。すなわち、ゲートの充電処理がなされる場合や、ゲートの放電処理がなされて且つゲート電圧Ｖｇｅが高い場合、オフ保持用スイッチング素子４６がオフ状態とされる。
【００４４】
一方、オフ保持回路４８に、論理「Ｈ」の操作信号ＩＮが入力されて且つ論理「Ｌ」の出力信号ＧＰＲが入力されると判断された場合には、オフ保持回路４８から論理「Ｈ」の信号ＯＦＫが出力される。これにより、オフ保持用スイッチング素子４６がオン状態とされる。すなわち、ゲートの放電処理がなされて且つゲート電圧Ｖｇｅが低い場合には、オフ保持用スイッチング素子４６がオン状態とされる。
【００４５】
次に、図５を用いて、本実施形態にかかるオフ保持用スイッチング素子４６の動作態様について説明する。詳しくは、図５（ａ）は、信号生成部２６の入力電圧Ｖｉ＊＃の推移を示し、図５（ｂ）は、信号生成部２６から駆動制御部３４に入力される操作信号ｇ＊＃の推移を示し、図５（ｃ）は、ゲート電圧Ｖｇｅの推移を示し、図５（ｄ）は、信号生成部２６からオフ保持回路４８に入力される操作信号ＩＮの推移を示し、図５（ｅ）は、ゲート電圧検出部５０の出力信号ＧＰＲの推移を示し、図５（ｆ）は、オフ保持回路４８の出力信号ＯＦＫの推移を示す。
【００４６】
図示される例では、時刻ｔ１において、入力電圧Ｖｉ＊＃が第１の閾値α１を上から下に跨ぐことで、操作信号ｇ＊＃が論理「H」から論理「Ｌ」に反転される。これにより、ゲートの放電処理からゲートの充電処理に移行される。そして、時刻ｔ２において、入力電圧Ｖｉ＊＃が第３の閾値α３を上から下に跨ぐことで、操作信号ＩＮが論理「H」から論理「Ｌ」に反転される。これにより、オフ保持回路４８の出力信号ＯＦＫが論理「Ｈ」から論理「Ｌ」に反転されることで、オフ保持用スイッチング素子４６がオフ状態とされ、ゲート電圧Ｖｇｅの上昇が開始される。
【００４７】
その後、時刻ｔ３において、ゲート電圧Ｖｇｅが閾値電圧βを下から上に跨ぐことで、ゲート電圧検出部５０の出力信号ＧＰＲが論理「Ｌ」から論理「Ｈ」に反転される。そして、ゲートの充電処理が継続された後、時刻ｔ４において、入力電圧Ｖｉ＊＃が第２の閾値α２を下から上に跨ぐことで、操作信号ｇ＊＃が論理「Ｌ」から論理「Ｈ」に反転される。これにより、ゲートの充電処理からゲートの放電処理に移行され、ゲート電圧Ｖｇｅが低下し始める。
【００４８】
その後、時刻ｔ５において、入力電圧Ｖｉ＊＃が第４の閾値α４を下から上に跨ぐことで、操作信号ＩＮが論理「Ｌ」から論理「Ｈ」に反転される。そして、ゲートの放電処理が継続されてゲート電圧Ｖｇｅが閾値電圧βを上から下に跨ぐ時刻ｔ６において、ゲート電圧検出部５０の出力信号ＧＰＲが論理「Ｈ」から論理「Ｌ」に反転される。これに伴い、オフ保持回路４８の出力信号ＯＦＫが論理「Ｌ」から論理「Ｈ」に反転され、オフ保持用スイッチング素子４６がオン状態とされる。
【００４９】
このように、本実施形態では、オフ保持回路４８によってオフ保持用スイッチング素子４６を適切に操作することができる。これは、信号生成部２６及びゲート電圧検出部５０のそれぞれをシュミットトリガ回路によって構成することで、ゲート電圧Ｖｇｅが閾値電圧βを跨いでからゲート電圧検出部５０の出力信号の論理が反転するまでの時間を、オフ保持回路４８に入力される操作信号ＩＮの論理が「Ｌ」に反転されてから「Ｈ」に反転されるまでの時間（オン操作指令時間）以下としたことによるものである。特に本実施形態では、ゲート電圧Ｖｇｅが閾値電圧βを跨いでからゲート電圧検出部５０の出力信号の論理が反転するまでの時間を、オン操作指令時間として想定される最小値以下とするようにしている。
【００５０】
これに対し、ゲート電圧検出部５０として、図６に示すコンパレータ回路を採用する従来技術では、オフ保持用スイッチング素子４６をオフ状態とすべき期間において、このスイッチング素子４６がオン状態とされる事態が発生し得る。以下、これについて説明する。
【００５１】
まず、従来技術にかかるゲート電圧検出部５０の回路構成について説明すると、コンパレータ５８の反転入力端子には、基準電圧Ｖｒｅｆを有する電源６０が接続されている。また、コンパレータ５８の非反転入力端子には、端子Ｔ２が接続されている。ここで、基準電圧Ｖｒｅｆは、例えばミラー電圧よりもやや低い値に設定すればよい。
【００５２】
こうした構成によれば、ゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆを上回る場合、ゲート電圧検出部５０の出力信号が論理「Ｌ」から論理「Ｈ」に反転し、ゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆを下回る場合、ゲート電圧検出部５０の出力信号が論理「Ｈ」から論理「Ｌ」に反転する。
【００５３】
次に、図７を用いて、従来技術にかかるオフ保持用スイッチング素子４６の動作態様について説明する。なお、図７（ａ）〜図７（ｆ）は、先の図５（ａ）〜図５（ｆ）に対応しており、図７（ａ），図７（ｂ），図７（ｄ）に示す波形は、先の図５（ａ），図５（ｂ），図５（ｄ）に示す波形と同じである。また、図７において、時刻ｔ１〜ｔ５は、先の図５の時刻ｔ1〜ｔ５に対応している。
【００５４】
図示される例では、時刻ｔ３においてゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆを実際に上回るものの、ゲート電圧検出部５０の出力信号の論理が「Ｌ」から「Ｈ」に反転するのは時刻ｔ５以降のｔ６となっている。これは、ゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆ（閾値電圧β）を跨いでから、ゲート電圧検出部５０の出力信号ＧＰＲの論理が反転するまでに要する時間が、シュミットトリガ回路よりもコンパレータ回路の方が長くなることによるものである。
【００５５】
このため、時刻ｔ３の後、出力信号ＧＰＲの論理が「Ｈ」とされるべき期間において論理「Ｌ」とされることで、操作信号ＩＮが論理「Ｌ」から論理「Ｈ」に反転する時刻ｔ５において、オフ保持回路４８の出力信号ＯＦＫが論理「Ｌ」から論理「Ｈ」に反転される。これにより、ゲート電圧Ｖｇｅが高い状態でオフ保持用スイッチング素子４６がオフ状態とされることで、ゲート電圧Ｖｇｅが急激に低下する。したがって、サージ電圧が発生することに起因して、スイッチング素子Ｓ＊＃等の信頼性が低下する。
【００５６】
なお、このような問題は、オフ保持回路４８によって把握される上記オン操作指令時間（フォトダイオードの通電時間）が短い状況下において生じやすいことが本発明者らによって調べられている。これは、ゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆを跨いでからゲート電圧検出部５０の出力信号ＧＰＲの論理が反転するまでの時間に対して、オン操作指令時間が短くなることで、充電処理が実行される期間において上記出力信号ＧＰＲの論理が「Ｌ」から「Ｈ」に反転しないことによるものである。
【００５７】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【００５８】
信号生成部２６及びゲート電圧検出部５０のそれぞれを、シュミットトリガ回路を備えて構成した。このため、ゲート電圧Ｖｇｅが閾値電圧βを跨いでからゲート電圧検出部５０の出力信号の論理が反転するまでの時間を、上記オン操作指令時間の最小値以下とすることができる。これにより、ゲート電圧Ｖｇｅが高い状態において、オフ保持用スイッチング素子４６がオン状態とされる事態の発生を好適に抑制することができる。
【００５９】
さらに、信号生成部２６を応答時間の短いシュミットトリガ回路にて構成したため、充電・放電処理の指示時間が短い場合であっても、これに対応した操作信号ｇ＊＃，ＩＮを極力応答遅れなく生成することもできる。
【００６０】
（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６１】
本実施形態では、信号生成部２６及びゲート電圧検出部５０のそれぞれを、図８に示すように、ＰＮＰ型バイポーラトランジスタにて構成される差動対回路とする。なお、本実施形態においては、信号生成部２６及びゲート電圧検出部５０のそれぞれを同一の構成とするため、信号生成部２６を主にして説明する。
【００６２】
図示されるように、差動対回路は、電源６２、定電流源６４及びＰＮＰ型バイポーラトランジスタ（以下、第１，２のスイッチング素子６６ａ，６６ｂ）を備えて構成されている。
【００６３】
詳しくは、電源６２は、定電流源６４に接続されている。定電流源６４は、第１のスイッチング素子６６ａ及び抵抗体６８の直列接続体と、第２のスイッチング素子６６ｂとの並列接続体を介して接地されている。具体的には、定電流源６４には、第１，２のスイッチング素子６６ａ，６６ｂのエミッタが接続されており、第１のスイッチング素子６６ａのコレクタには、抵抗体６８が接続されている。
【００６４】
第１のスイッチング素子６６ａのベースには、入力電圧Ｖｉ＊＃が印加される。また、第２のスイッチング素子６６ｂのベースには、基準電圧Ｖｒｅｆを有する電源７０が接続されている。なお、基準電圧Ｖｒｅｆは、インターフェース２２としてのフォトダイオードに通電されていない場合における入力電圧Ｖｉ＊＃よりも十分に低い値に設定される。より詳しくは、上記基準電圧Ｖｒｅｆは、例えば、信号生成部２６の入力端子が接地される場合の電圧と、電源２５の電圧との中間値に設定すればよい。また、ゲート電圧検出部５０においては、基準電圧Ｖｒｅｆは、例えば先の図６の電源６０の有する基準電圧と同じ値に設定すればよい。
【００６５】
一方、電源６２と定電流源６４との接続点は、抵抗体７２及びＮＰＮ型バイポーラトランジスタ（以下、第３のスイッチング素子６６ｃ）の直列接続体を介して接地されている。詳しくは、第３のスイッチング素子６６ｃのコレクタは抵抗体７２に接続されるとともに、エミッタは接地されている。また、第３のスイッチング素子６６ｃのベースは、第１のスイッチング素子６６ａと抵抗体６８との接続点に接続されている。なお、抵抗体７２と第３のスイッチング素子６６ｃとを接続する電気経路上には、信号生成部２６の出力端子７４が設けられている。
【００６６】
こうした構成において、入力電圧Ｖｉ＊＃が基準電圧Ｖｒｅｆを上回る場合、第２のスイッチング素子６６ｂを流れるコレクタ電流が増大する。この場合、第３のスイッチング素子６６ｃをオン状態とさせるのに十分なベース電流が流れず、第３のスイッチング素子６６ｃはオフ状態とされる。このため、出力端子７４には電源６２の電圧が印加される。すなわち、出力端子７４からは、論理「Ｈ」の信号が出力されることとなる。
【００６７】
一方、入力電圧が基準電圧Ｖｒｅｆを下回る場合、第１のスイッチング素子６６ａを流れるコレクタ電流が増大する。この場合、第３のスイッチング素子６６ｃのベース電流が増大することで、このスイッチング素子６６ｃがオン状態とされ、出力端子７４が接地される。すなわち、出力端子７４からは、論理「Ｌ」の信号が出力されることとなる。
【００６８】
このように、本実施形態では、信号生成部２６及びゲート電圧検出部５０のそれぞれを共通の上記差動対回路とした。これにより、ゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆを跨いでからゲート電圧検出部５０の出力信号の論理が反転するまでの時間を、オン操作指令時間の最小値以下とすることができる。
【００６９】
（第３の実施形態）
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。
【００７０】
本実施形態では、信号生成部２６及びゲート電圧検出部５０のそれぞれを、上記第２の実施形態の差動対回路に代えて、図９に示すダーリントン接続された差動対回路とする。
【００７１】
詳しくは、本実施形態における差動対回路は、電源７６、定電流源７８ａ〜７８ｃ、及びＰＮＰ型バイポーラトランジスタ（以下、第１〜第４のスイッチング素子８０ａ〜８０ｄ）を備えて構成されている。
【００７２】
電源７６は、定電流源７８ａ及び第１のスイッチング素子８０ａの直列接続体を介して接地されており、また、定電流源７８ｂ及び第２のスイッチング素子８０ｂの直列接続体を介しても接地されている。ここで、第１のスイッチング素子８０ａと第２のスイッチング素子８０ｂとはダーリントン接続されている。具体的には、第２のスイッチング素子８０ｂのベースは、第１のスイッチング素子８０ａのエミッタに接続されている。また、第１，２のスイッチング素子８０ａ，８０ｂのエミッタのそれぞれは、定電流源７８ａ，７８ｂのそれぞれに接続されており、これらスイッチング素子８０a，８０ｂのコレクタは接地されている。
【００７３】
電源７６は、さらに、定電流源７８ｂ、第３のスイッチング素子８０ｃ及び抵抗体８２の直列接続体を介して接地されており、また、定電流源７８ｃ及び第４のスイッチング素子８０ｄの直列接続体を介しても接地されている。ここで、第３のスイッチング素子８０ｃと第４のスイッチング素子８０ｄとはダーリントン接続されている。具体的には、第３のスイッチング素子８０ｃのベースは、第４のスイッチング素子８０ｄのエミッタに接続されている。また、第３，４のスイッチング素子８０ｃ，８０ｄのエミッタのそれぞれは、定電流源７８ｂ，７８ｃのそれぞれに接続されており、これらスイッチング素子８０ｃ，８０ｄのコレクタは接地されている。
【００７４】
第１のスイッチング素子８０ａのベースには、入力電圧Ｖｉ＊＃が印加される。また、第４のスイッチング素子８０ｄのベースには、基準電圧Ｖｒｅｆを有する電源８４が接続されている。
【００７５】
一方、電源７６と定電流源７８ａとの接続点は、抵抗体８６及びＮＰＮ型バイポーラトランジスタ（以下、第５のスイッチング素子８０ｅ）の直列接続体を介して接地されている。詳しくは、第５のスイッチング素子８０ｅのコレクタは抵抗体８６に接続され、エミッタは接地されている。また、第５のスイッチング素子８０ｅのベースは、第３のスイッチング素子８０ｃと抵抗体８２との接続点に接続されている。なお、抵抗体８６と第５のスイッチング素子８０ｅとを接続する電気経路上には、信号生成部２６の出力端子８８が設けられている。
【００７６】
こうした構成において、入力電圧Ｖｉ＊＃が基準電圧Ｖｒｅｆを上回る場合、第２のスイッチング素子８０ｂを流れるコレクタ電流が増大する。この場合、第５のスイッチング素子８０ｅをオン状態とさせるのに十分なベース電流が流れず、第５のスイッチング素子８０ｅはオフ状態とされる。このため、出力端子８８には電源７６の電圧が印加される。すなわち、出力端子８８からは、論理「Ｈ」の信号が出力されることとなる。
【００７７】
一方、入力電圧Ｖｉ＊＃が基準電圧Ｖｒｅｆを下回る場合、第３のスイッチング素子８０ｃを流れるコレクタ電流が増大する。この場合、第５のスイッチング素子８０ｅのベース電流が増大することで、このスイッチング素子８０eがオン状態とされ、出力端子８８が接地される。すなわち、出力端子８８からは、論理「Ｌ」の信号が出力されることとなる。
【００７８】
このように、本実施形態では、信号生成部２６及びゲート電圧検出部５０のそれぞれをダーリントン接続された共通の差動対回路とした。これにより、ゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆを跨いでからゲート電圧検出部５０の出力信号の論理が反転するまでの時間を、オン操作指令時間の最小値以下とすることができる。
【００７９】
（第４の実施形態）
以下、第４の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８０】
本実施形態では、信号生成部２６及びゲート電圧検出部５０のそれぞれを、上記第２の実施形態の差動対回路に代えて、図１０に示すＮＰＮ型バイポーラトランジスタで構成された差動対回路とする。
【００８１】
詳しくは、本実施形態にかかる差動対回路は、電源９０，９２、定電流源９４、及びＮＰＮ型バイポーラトランジスタ（以下、第１〜３のスイッチング素子９６a〜９６ｃ）を備えて構成されている。
【００８２】
電源９０は、抵抗体９８及び第１のスイッチング素子９６ａの直列接続体を介して定電流源９４に接続されている。具体的には、第１のスイッチング素子９６aのコレクタは抵抗体９８に接続され、エミッタは定電流源９４に接続されている。
【００８３】
一方、電源９２は、抵抗体１００、第２のスイッチング素子９６ｂ及び抵抗体１０２の直列接続体を介して上記定電流源９４に接続されている。具体的には、第２のスイッチング素子９６ｂのコレクタは抵抗体１００に接続されており、エミッタは抵抗体１０２に接続されている。
【００８４】
第１のスイッチング素子９６ａのベースには、入力電圧Ｖｉ＊＃が印加される。また、第２のスイッチング素子９６ｂのベースには、基準電圧Ｖｒｅｆを有する電源１０４が接続されている。
【００８５】
一方、電源９２と抵抗体１００との接続点は、抵抗体１０６及び第３のスイッチング素子９６ｃの直列接続体を介して接地されている。詳しくは、第３のスイッチング素子９６ｃのコレクタは抵抗体１０６に接続されるとともに、エミッタは接地されている。また、第３のスイッチング素子９６ｃのベースは、第２のスイッチング素子９６ｂと抵抗体１０２との接続点に接続されている。なお、抵抗体１０６と第３のスイッチング素子９６ｃとを接続する電気経路上には、信号生成部２６の出力端子１０８が設けられている。
【００８６】
こうした構成において、入力電圧Ｖｉ＊＃が基準電圧Ｖｒｅｆを上回る場合、第１のスイッチング素子９６aを流れるコレクタ電流が増大する。この場合、第３のスイッチング素子９６ｃをオン状態とさせるのに十分なベース電流が流れず、第３のスイッチング素子９６ｃはオフ状態とされる。このため、出力端子１０８には電源９２の電圧が印加される。すなわち、出力端子１０８からは、論理「Ｈ」の信号が出力されることとなる。
【００８７】
一方、入力電圧Ｖｉ＊＃が基準電圧Ｖｒｅｆを下回る場合、第２のスイッチング素子９６ｂを流れるコレクタ電流が増大する。この場合、第３のスイッチング素子９６ｃのベース電流が増大することで、このスイッチング素子９６ｃがオン状態とされ、出力端子１０８が接地される。すなわち、出力端子１０８からは、論理「Ｌ」の信号が出力されることとなる。
【００８８】
このように、本実施形態では、信号生成部２６及びゲート電圧検出部５０のそれぞれを、ＰＮＰ型バイポーラトランジスタにて構成された共通の上記差動対回路とした。これにより、ゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆを跨いでからゲート電圧検出部５０の出力信号の論理が反転するまでの時間を、オン操作指令時間の最小値以下とすることができる。
【００８９】
（第５の実施形態）
以下、第５の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００９０】
本実施形態では、信号生成部２６及びゲート電圧検出部５０のそれぞれを、図１１に示すコンパレータ回路とする。なお、本実施形態においては、信号生成部２６及びゲート電圧検出部５０のそれぞれを同一の構成とするため、信号生成部２６を主にして説明する。
【００９１】
図１１に示すように、コンパレータ回路は、シュミットトリガ付きコンパレータ回路であり、オペアンプ１１０及び電源１１２を備えて構成されている。詳しくは、この回路は、出力信号の論理を反転させるための閾値として、上限電圧Ｖｔｈ及び下限電圧Ｖｔｌを有している。
【００９２】
オペアンプ１１０の非反転入力端子には、入力電圧Ｖｉ＊＃が印加される。また、オペアンプ１１０の反転入力端子には、基準電圧Ｖｒｅｆを有する電源１１２が接続されている。オペアンプ１１０の出力端子は、抵抗体１１４を介してオペアンプ１１０の非反転入力端子に接続されている。ここで、上限電圧Ｖｔｈ及び下限電圧Ｖｔｌは、電源１１２の基準電圧Ｖｒｅｆと、抵抗体１１４及び先の図２の抵抗体３０の抵抗値とによって定まる。
【００９３】
なお、ゲート電圧検出部５０をシュミットトリガ付きコンパレータ回路で構成する場合、オペアンプ１１０の非反転入力端子に新たに抵抗体を接続する構成とすればよい。
【００９４】
こうした構成において、入力電圧Ｖｉ＊＃が上限電圧Ｖｔｈを一旦上回ると、その後入力電圧Ｖｉ＊＃が下限電圧Ｖｔｌを下回るまではオペアンプ１１０から論理「Ｈ」の信号が出力される。一方、入力電圧Ｖｉ＊＃が下限電圧Ｖｔｌを一旦下回ると、その後入力電圧Ｖｉ＊＃が上限電圧Ｖｔｈを上回るまではオペアンプ１１０から論理「Ｌ」の信号が出力される。
【００９５】
このように、本実施形態では、信号生成部２６及びゲート電圧検出部５０のそれぞれを、共通の上記コンパレータ回路とした。これにより、ゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆを跨いでからゲート電圧検出部５０の出力信号の論理が反転するまでの時間を、オン操作指令時間の最小値以下とすることができる。
【００９６】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００９７】
・上記第１の実施形態において、オフ保持回路４８に入力される操作信号ＩＮとして、駆動制御部３４に入力される操作信号ｇ＊＃を用いてもよい。
【００９８】
・信号生成部２６及びゲート電圧検出部５０として採用されるコンパレータ回路としては、上記第５の実施形態に例示したものに限らない。例えば、先の図６に示したコンパレータ回路であってもよい。
【００９９】
・ゲート電圧Ｖｇｅが変化してからその変化がゲート電圧検出部５０を介してオフ保持回路４８によって把握されるまでの時間（第1の時間）を、操作信号ＩＮを入力としてオフ保持回路４８によって把握されるオン操作指令時間の最小値（第２の時間）以下とする駆動回路の構成としては、上記各実施形態に例示したものに限らない。シュミットトリガ回路、差動対回路、コンパレータ回路の順に応答時間が速いことに鑑み、第1の時間を第２の時間以下とすることを条件として、例えば、信号生成部２６をシュミットトリガ回路によって構成して且つゲート電圧検出部５０を差動対回路によって構成したり、信号生成部２６を差動対回路によって構成して且つゲート電圧検出部５０をコンパレータ回路によって構成したりしてもよい。この場合であっても、オフ保持用スイッチング素子４６が誤ってオン状態とされる事態の発生を抑制することはできる。
【０１００】
ただし、信号生成部２６については、充電用スイッチング素子３６及び放電用スイッチング素子４２のオン・オフ操作速度が過度に低下することを回避すべく、応答時間が過度に長くならない構成とすることが望ましい。
【０１０１】
・上記各実施形態において、操作信号ｇ＊＃の論理が「Ｈ」の場合にゲートの充電処理を行う構成（いわゆるアクティブハイ）を採用してもよい。この場合、アクティブハイに対応したインターフェース、信号生成部及び駆動制御部を構成することとなる。
【０１０２】
・ゲート電圧検出部５０によって検出される電圧としては、端子Ｔ２の電圧に限らない。例えば、オフ保持用経路４７のうちオフ保持用スイッチング素子４６よりもゲート側の電圧であってもよい。
【０１０３】
・上記実施形態において、入力電圧Ｖｉ＊＃生成用の電源２５をドライブＩＣ２４の外に設ける構成としてもよい。
【０１０４】
・駆動対象スイッチング素子としては、ＩＧＢＴに限らず、例えばパワーＭＯＳ電界効果トランジスタであってもよい。
【０１０５】
・モータジェネレータ１０としては、車載主機に限らず、例えばシリーズハイブリッド車両に搭載される発電機であってもよい。
【符号の説明】
【０１０６】
２６…信号生成部、３４…駆動制御部、４６…オフ保持用スイッチング素子、４８…オフ保持回路、５０…ゲート電圧検出部、Ｓ＊＃…スイッチング素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0005338850.tif 000010
【図１０】
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【図１１】
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