(57)【特許請求の範囲】
【請求項１】
空洞部を内部に有し、前記空洞部の上方に形成された第１半導体領域と、前記空洞部を取り囲む領域の上方に形成された第２半導体領域と、を有する半導体基板と、
前記第１半導体領域に形成された電力増幅器と、
前記第２半導体領域に形成されたデジタル回路またはアナログ回路と、
前記第１半導体領域を覆う第１絶縁膜と、
前記第２半導体領域を覆う第２絶縁膜と、
前記第２絶縁膜に設けられ、前記空洞部に接続する第１開口部と、
前記電力増幅器に対して前記第１開口部と反対側の第２絶縁膜に設けられ、前記空洞部に接続し、前記第１開口部よりも開口面積が小さい第２開口部と、
前記第１開口部から第２開口部に向かって外気が流れるように前記第１および第２絶縁膜上に形成され、前記第１開口部の前記第２開口部側の端部から前記第２開口部に向かうに連れて断面積が小さくなる流路と、
前記空洞部によって分離された前記第１半導体領域と前記第２半導体領域とを接続し、前記空洞部を跨ぐ支持部と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記流路は、外気が外部から前記第１開口部の前記第２開口部側の端部まで流れる第１流路と、前記第１開口部の前記第２開口部側の端部から前記第２開口の前記第１開口部と反対側の端部まで前記外気が流れる第２流路と、前記第２開口の前記第１開口部と反対側の端部から外部に前記外気が流れる第３流路とを有し、前記第１流路では断面積は実質的に一定で、前記第２流路では、前記第１開口部の前記第２開口部側の端部から前記第２開口の前記第１開口部と反対側の端部に進むに連れて徐々に断面積が減少し、前記第３流路では断面積が実質的に一定であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２流路および前記第３流路は、前記第１および第２絶縁膜上に設けられた第３絶縁膜によってそれぞれ２つの流路に分割されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１開口部の前記半導体基板からの高さは、前記第２開口部の前記半導体基板からの高さと実質的に同じであるかまたは高いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１開口部の前記半導体基板からの高さは、前記第２開口部の前記半導体基板からの高さよりも低いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
前記支持部は、前記第１半導体領域に形成された前記電力増幅器の配線を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記流路に外気を送り込む外気送風部を備えていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅器を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、電力増幅器とデジタル回路またはアナログ回路とが混在した半導体装置が開発されている。この半導体装置において、電力増幅器を構成するＦＥＴ（電界効果トランジスタ）のチャネルは、ピンチオフ時の高電界でホットキャリアを発生する。このホットキャリアは、ドレイン端付近で、インパクトイオン化を起こし、電子またはホールを生成する。発生したホールまたは電子は一部が基板へ流れ込んで基板電位を変動させ、これにより、混載された周囲のデジタル回路またはアナログ回路を誤作動させる原因となっていた。
【０００３】
また、電力増幅器は、微細化が進む一方で、発生する熱量が依然大きいという問題がある。この問題を解決するために、ＳＯＩ(Silicon On Insulator)基板のＳＯＩ層に空孔を設け、この空孔を覆うように絶縁膜を形成し、この絶縁膜上に半導体素子を形成し、上記空孔を冷媒で満たすことによって上記半導体素子を冷却し、放熱効率を高める技術が開示されている（例えば、特許文献１参照）。この技術においては、冷媒は、上記空孔の一方の端部に設けられた冷媒取り入れ口を介して冷媒循環器によって上記空孔内に送り込まれ、空孔の他方の端部に設けられた排出口から排出されて冷媒循環器に戻るように構成されている。このため、この技術においては、冷媒循環器と、冷媒取り入れ口および排出口とを接続するための接続部分が必要となり、このことが電力増幅器を備えた半導体装置を小型化することの阻害要因となる。
【特許文献１】特開２００７−２７５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、効率良く放熱するとともに周囲の回路が誤動作するのを防止し、かつ小型化することのできる技術は今までに存在していなかった。
【０００５】
本発明は、上記事情を考慮してなされたものであって、効率良く放熱することができるとともに、周囲の回路が誤動作することおよび装置が大きくなることを可及的に防止することのできる、電力増幅器を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体装置は、空洞部を内部に有し、前記空洞部の上方に形成された第１半導体領域と、前記空洞部を取り囲む領域の上方に形成された第２半導体領域と、を有する半導体基板と、
前記第１半導体領域に形成された電力増幅器と、
前記第２半導体領域に形成されたデジタル回路またはアナログ回路と、
前記第１半導体領域を覆う第１絶縁膜と、
前記第２半導体領域を覆う第２絶縁膜と、
前記第２絶縁膜に設けられ、前記空洞部に接続する第１開口部と、
前記電力増幅器に対して前記第１開口部と反対側の前記第２絶縁膜に設けられ、前記空洞部に接続し、前記第１開口部よりも開口面積が小さい第２開口部と、
前記第１開口部から第２開口部に向かって外気が流れるように前記第１および第２絶縁膜上に形成され、前記第１開口部の前記第２開口部側の端部から前記第２開口部に向かうに連れて断面積が小さくなる流路と、
前記空洞部によって分離された前記第１半導体領域と前記第２半導体領域とを接続し、前記空洞部を跨ぐ支持部と、
を備えていることを特徴とする半導体装置。
【発明の効果】
【０００７】
本発明によれば、効率良く放熱することができるとともに、周囲の回路が誤動作することおよび装置が大きくなることを可及的に防止することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態を以下に図面を参照して詳細に説明する。
【０００９】
（第１実施形態）
本発明の第１実施形態による半導体装置を図１乃至図６を参照して説明する。本実施形態の半導体装置の上面図を図１に示し、図１に示す切断線Ａ−Ａで切断した断面図を図２に示す。本実施形態の半導体装置は、ＳＯＩ基板１上に形成された電力増幅器１０を備えている。ＳＯＩ基板１は、支持基板２と、ＳＯＩ層４と、支持基板２とＳＯＩ層４との間に設けられた埋め込み絶縁膜３とを有しており、電力増幅器１０はＳＯＩ層４に形成されている。そして、ＳＯＩ基板１の、電力増幅器１０が形成された領域下には空孔５が設けられている。すなわち、電力増幅器１０は、図３に示すように、空孔５上の、孤立した島状のＳＯＩ層４ａに形成されるか、または図４に示すように、ＳＯＩ層からなる支持部４ｂによって支持された島状のＳＯＩ層４ａに形成される。なお、図３に示す場合は、電力増幅器１０のゲート配線１４、ソース配線１５、ドレイン配線１６を含む支持部によって支持されている。また、図３において支持部の個数は１個であったが、２個以上にしてもよい。複数個の支持部を有する場合は、島状のＳＯＩ層４ａの中心に対して対称となるように配置してもよい。なお、周囲のＳＯＩ層４（島状のＳＯＩ層４ａを、空孔５を挟んで取り囲んでいるＳＯＩ層）には、デジタル回路またはアナログ回路が形成されている。このような島状の半導体層を空孔５上に設け、この半導体層上に半導体素子を形成する技術は、例えば本出願人によって出願された特開２００３−２８９１０６号公報に開示されている。
【００１０】
電力増幅器１０は、マルチフィンガー型ＦＥＴであって、並列に配置された複数のゲート１１を有し、隣接するゲート間のソース領域またはドレイン領域が共有される構成となっている。これらのソース領域およびドレイン領域上にはそれぞれソース電極１２およびドレイン電極１３が設けられている。そして、複数のゲート１１はゲート配線１４に共通に接続され、複数のソース電極１２はソース配線１５に共通に接続され、複数のドレイン電極１３はドレイン配線１６に共通に接続される。
【００１１】
そして、図１および図２に示すように、この電力増幅器１０を覆うようにＳＯＩ基板１の前面に絶縁膜２０が形成されている。この絶縁膜２０には、空孔１５に接続する外気取り入れ口２２と、電力増幅器１０からみて取り入れ口２２と反対側に空孔１５に接続する排出口２４とが設けられている。取り入れ口２２の絶縁膜２０の上面における開口面積は、排出口２４の開口面積に比べて大きくなっている。なお、本実施形態においては、取り入れ口２２の高さ（すなわちＳＯＩ基板１のＳＯＩ層４の上面からの高さ）は、排出口２４の高さ（すなわちＳＯＩ基板１のＳＯＩ層４の上面からの高さ）と実質的に同じとなっている。
【００１２】
また、絶縁膜２０上には、外部から取り入れ口２２を介して排出口２４に向かって外気が流れる流路３６が形成されるように絶縁膜からなる壁３０が形成されている。この外気はファンなどを用いて外部から送り込まれる。上記流路３６は、外部から取り入れ口２２の後端までは流路面積がほぼ一定で、取り入れ口２２の後端から排出口２４までは電力増幅器１０の直上の絶縁膜２０上を通過する際に外気が絞りこまれて流速が上昇するようにテーパー形状となるように構成されている。また、取り入れ口２２の後端から排出口２４までの流路３６内に、更に外気を絞りこむための逆テーパー形状の壁３１が形成されている。この壁３１によって、取り入れ口２２の後端から以降の流路は２つに分割された構成となっている。
【００１３】
このように構成された本実施形態においては、ファンなどを用いて外気を流路３６に流すと、流路３６を流れる外気流は層流となり、流路３６の表面に沿うように流れる。こうして出来た層流は、流路３６が狭くなるに従い流速が大きくなり、排出口２４の上部を通過する際、排出口２４内の出口付近の圧力を急減に下げる。その結果、空洞５内の圧力を下げ、外気取り入れ口２２より、外気が吸引されることで、流路３６――＞外気取り入れ口２２――＞空洞５――＞排出口２４の順で外気が流れ対流が生じる。このときの、空洞５内の対流を、外気の流束ベクトル４０を用いて、５および図６に示す。また、図６に示すように、電力増幅器１０を構成するマルチフィンガーＦＥＴのチャネル部分の発熱４２により、空洞５内の上部が暖められる。このため、対流が生じているときには、対流を駆動する圧力がさらに大きくなり、取り入れ口２２における外気に関する引き込み圧力が大きくなり、効率よく放熱を行うことができる。
【００１４】
また、空洞５は最小径が２０μｍ〜数ｍｍとなる加工が可能である。空洞５の直径が２０μｍ付近の場合は、空洞５内の側壁と流体の粒子とが分子間力により直接熱のやり取りを行うことが可能となるので、更に効率よく放熱を行うことができる。
【００１５】
また、本実施形態においては、従来の場合と異なり、冷媒取り入れ口および排出口を接続するための接続部分が不必要となるので、半導体装置は大きくなるのを防止することができる。
【００１６】
また、電力増幅器１０は、図３または図４に示すように、空洞５の上方の島状のＳＯＩ層４ａに形成されて、このＳＯＩ層４ａは、周囲のＳＯＩ層４（島状のＳＯＩ層４ａを、空孔５を挟んで取り囲んでいるＳＯＩ層）から孤立しているか、または支持部４ｂに支持された構成となっているので、電力増幅器１０を構成するＦＥＴのチャネルが、ピンチオフ時の高電界でホットキャリアを発生し、ドレイン端付近でインパクトイオン化を起こし、電子またはホールを生成しても、発生したホールまたは電子は基板電流として周囲のＳＯＩ層４に流れるのを可及的に防止することが可能となる。これにより、周囲のＳＯＩ層４に形成されたデジタル回路またはアナログ回路が誤作動するのを防止することができる。
【００１７】
以上説明したように、本実施形態によれば、効率良く放熱することができるとともに、周囲の回路が誤動作することおよび装置が大きくなることを可及的に防止することができる。
【００１８】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図７および図８を参照して説明する。本実施形態の半導体装置の上面図を図７に示し、図７に示す切断線Ａ−Ａで切断した断面図を図８に示す。
【００１９】
本実施形態の半導体装置は、図８の取り入れ口２２の表面の位置を示す基準線４４からわかるように、第１実施形態の半導体装置において、取り入れ口２２の高さを排出口２４の高さよりも低くした構成となっている。これは、取り入れ口２２の前端までの絶縁膜２０の上面を低くした絶縁膜２０ａとすることにより、達成される。その代わり、取り入れ口２２の前端までの、流路３６を形成する壁３０ａの高さは第１実施形態に比べて高くなっている。更に本実施形態においては、取り入れ口２２内に、基準線４４より上部の絶縁膜２０の側部に、下面がテーパー状にカットされた突起部２０Ａが設けられている。
【００２０】
したがって、本実施形態においては、取り入れ口２２の前端までの流路３６の下面と、電力増幅器１０の上方に形成される流路の下面（電力増幅器１０上の絶縁膜２０の上面）との間に段差が生じているとともに、突起部２０Ａが設けられている。
【００２１】
このため、図８に示す外気流の流束ベクトル４０からわかるように、本実施形態において、外気を流すと、流露３６の壁３０ａに沿って層流が発生する。この層流は、取り入れ口２２の上部に流れ込んだとき、突起部２０Ａに衝突して下方向に導かれ、電力増幅器１０上の絶縁膜２０の側部に対向する絶縁膜２０ａの壁面に反射され、取り入れ口２２の表面に乱流４６を生じる。これにより、乱流４６が生じた取り入れ口２２の表面付近の圧力が下がり、空洞５への引き込みが第１実施形態に比べて容易になる。
【００２２】
本実施形態は、第１実施形態とは、空洞５への外気の引き込みの原理が若干異なっているが、第１実施形態よりも効率良く放熱することができる。また、第１実施形態と同様に、周囲の回路が誤動作することおよび装置が大きくなることを可及的に防止することができる。
【００２３】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を図９および図１０を参照して説明する。本実施形態の半導体装置の上面図を図９に示し、図９に示す切断線Ａ−Ａで切断した断面図を図１０に示す。
【００２４】
本実施形態の半導体装置は、図１０の排出口２４の表面の位置を表す基準線４８からわかるように、第１実施形態の半導体装置において、取り入れ口２２の高さを排出口２４の高さより高くした構成となっている。これは、取り入れ口２２の後端からの絶縁膜２０の上面を低くした絶縁膜２０ａとすることにより、達成される。その代わり、取り入れ口２２の後端からの、流路３６を形成する壁３０ａの高さは第１実施形態に比べて高くなっている。
【００２５】
このように構成された本実施形態においては、取り入れ口２２の付近は層流となり、排気口２４の上部を通過する際の排気口２４の中の圧力を下げる効果は第１実施形態の場合と同じである。
【００２６】
本実施形態も、第１実施形態と同様に、効率良く放熱することができるとともに、周囲の回路が誤動作することおよび装置が大きくなることを可及的に防止することができる。
【００２７】
第１乃至第３実施形態では、外気取り入れ口２２の高さと排気口の高さ２４の違いについて説明したが、いずれの実施形態においても、外気流がテーパー形状の流路で流速が高められ、排気口２４の上部を通過する際に排気口２４内の減圧により、空洞５内への引き込み圧力を作り、これにより、電力増幅器１０のから排出される熱を効率良く放熱することを可能にしている。
【００２８】
しかし、第２実施形態の乱流を用いる方がより効率的に放熱することができるので、電力増幅器１０の出力パワーが大きく、熱や基板電流が大きいと予測される場合は、第２実施形態のように、取り入れ口２２の高さを排気口２４の高さよりも低く設定して乱流を用いて放熱を行う。そうでない場合は、第１実施形態のように取り入れ口２２の高さと排気口２４の高さをほぼ等しくするか、または第３実施形態のように取り入れ口２２の高さを排気口２４の高さよりも高くして層流を用いて放熱を行う。
【００２９】
次に、電力増幅器１０を構成するマルチフィンガーＦＥＴのチャネル部分が発熱した場合の空洞５内に発生する引き込み圧力を算出する。チャネル温度を１５０℃に仮定し、空洞５内から排出口２４までを１ｍｍと仮定し、熱と重力による対流を仮定すると外気取り入れ口２２の引き込み圧力は２．５ｐａとなり、風力に換算すると２．５ｍ／ｓの風を起こすことが可能である。また、層流と乱流の目安となるレイノルズ数は、空気の動粘性係数を１．４２１×１０−５ｍ２／ｓと仮定すると、１４０以下となり、空洞５内は層流となっている。
【００３０】
また、排出口２４の表面に、テーパー形状の流路に沿って外気を２ｍ／ｓの風力で流すことで、排出口２４付近の圧力を２ｐａ減圧することができ、これにより、空洞５内に外気を取り入れ口２２から取り込むことが可能となる。
【００３１】
また、第１乃至第３実施形態のように重力を用いることなく、図１１に示すように、マルチフィンガーＦＥＴのドレイン電極１３からソース電極１２への電界を利用した電場駆動流れ現象を用いて、ドレイン電極１３とソース電極１２との間の空洞５内に電場起動による乱流５０を起こし、空洞５の壁面分子と対流分子との分子間力を用いた熱伝達を用いて放熱を行うことも可能である。また、この電場駆動流れ現象は、第１乃至第３実施形態と併用して用いてもよい。
【００３２】
既に説明したように、第１乃至第３実施形態においては、電力増幅器１０は、図３または図４に示すように、空洞５の上方の島状のＳＯＩ層４ａに形成されて、このＳＯＩ層４ａは、周囲のＳＯＩ層４（島状のＳＯＩ層４ａを、空孔５を挟んで取り囲んでいるＳＯＩ層）から孤立しているか、または支持部４ｂに支持された構成となっているので、基板電流が周囲のＳＯＩ層４に伝達するのを防止することが可能となっている。
【００３３】
この基板電流の周囲への伝達する様子を、図４に示すように、支持部４ｂによって支持された、空洞５の上方の島状のＳＯＩ層４ａに電力増幅器１０を形成した場合と、空洞を設けないで、電力増幅器をＳＯＩ層に形成した場合の電磁界シミュレーション結果を図１５、図１６にそれぞれ示す。図１５からわかるように、空洞を設けることにより、電流密度が広がるのを抑制されている。このように、空洞を設けることで、基板電流の伝達を抑制できる。
【００３４】
なお、上記第１乃至第３実施形態のおいては、外気取り入れ口２２から排出口２４に向かう方向は、電力増幅器を構成するマルチフィンガー型ＦＥＴのゲートが並列に配置された方向であったが、ゲートが並列に配置された方向と直交する方向に設けてもよい。
【００３５】
また、上記第１乃至第３実施形態のおいては、ＳＯＩ基板の支持基板内の空洞を設けたが、ＳＯＩ基板の代わりにバルクの半導体基板を用い、この半導体基板の内部に空洞を形成してもよい。
【００３６】
以上説明したように、本発明の各実施形態によれば、空洞を設けることで、基板電流の伝達を抑制できるとともに、電力増幅器から放出される熱が周囲に伝搬することも抑制できるために、電力増幅器とデジタル回路またはアナログ回路とを混在して同一基板状に配置することが可能となり、集積小型化することができる。
【図面の簡単な説明】
【００３７】
【図１】第１実施形態の半導体装置の上面図。
【図２】図１に示す切断線Ａ−Ａで切断した断面図。
【図３】電力増幅器の支持方法を説明する図。
【図４】電力増幅器の支持方法を説明する図。
【図５】第１実施形態における空洞内の対流を説明する上面図。
【図６】図５に示す切断線Ａ−Ａで切断した断面図。
【図７】第２実施形態の半導体装置の上面図。
【図８】図７に示す切断線Ａ−Ａで切断した断面図。
【図９】第３実施形態の半導体装置の上面図。
【図１０】図９に示す切断線Ａ−Ａで切断した断面図。
【図１１】電場駆動流れ現象を用いて放熱を行う例を説明する図。
【図１２】空洞を設けた場合の電磁界シミュレーション結果を示す写真
【図１３】空洞を設けない場合の電磁界シミュレーション結果を示す写真
【符号の説明】
【００３８】
１  ＳＯＩ基板
２  支持基板
３  埋め込み絶縁膜
４  ＳＯＩ層
４ａ  島状のＳＯＩ層
４ｂ  支持部
５  空洞
１０  電力増幅器
１１  ゲート
１２  ソース電極
１３  ドレイン電極
１４  ゲート配線
１５  ソース配線
１６  ドレイン配線
２０  絶縁膜
２２  外気取り入れ口
２４  排出口
３０  壁
３１  逆テーパー形状の壁
３６  流路
４０  流束ベクトル
【図１】
0005113463.tif 000002
【図２】
0005113463.tif 000003
【図３】
0005113463.tif 000004
【図４】
0005113463.tif 000005
【図５】
0005113463.tif 000006
【図６】
0005113463.tif 000007
【図７】
0005113463.tif 000008
【図８】
0005113463.tif 000009
【図９】
0005113463.tif 000010
【図１０】
0005113463.tif 000011
【図１１】
0005113463.tif 000012
【図１２】
0005113463.tif 000013
【図１３】
0005113463.tif 000014