(57)【特許請求の範囲】
【請求項１】
複数のノーマル相変化メモリセルと複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルとを含む相変化メモリセルと、
前記相変化メモリセルアレイの前記ノーマル相変化メモリセルと前記擬似ＯＴＰ相変化メモリセルとにデータを書き込む書き込みドライバと、
前記書き込みドライバを選択的にディセーブルさせるＯＴＰ制御器と、
ＯＴＰモード信号及びアドレス信号に反応して前記擬似ＯＴＰ相変化メモリセルを選択的に活性化させるアドレスデコーダとを含み、
前記ＯＴＰ制御器は、
前記ＯＴＰモード信号の出力を命じる命令信号に反応するＯＴＰモード制御器と、
前記ＯＴＰモード信号に反応して書き込みドライバを選択的にディセーブルさせるＯＴＰ保護制御器とを含み、
前記ＯＴＰ保護制御器は、
ＯＴＰ制御器メモリと、
前記ＯＴＰモード信号に反応して選択的に活性化されて前記ＯＴＰ制御器メモリに記憶された値に応じて書き込みドライバをディセーブルする感知回路とを含むことを特徴とする不揮発性メモリ。
【請求項２】
前記擬似ＯＴＰ相変化メモリセルが前記ＯＴＰモード信号に反応して活性化されたＯＴＰワードラインに動作可能なように接続されることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記ＯＴＰ制御器メモリは少なくとも１つの相変化メモリセルを含むことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項４】
前記ＯＴＰ制御器メモリは少なくとも２つの相補型相変化メモリセルを含むことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項５】
前記ＯＴＰ制御器メモリに値を書き込む書き込み回路をさらに具備することを特徴とする請求項１に記載の不揮発性メモリ。
【請求項６】
複数のノーマル相変化メモリセルと複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルとを含む相変化メモリセルと、
前記相変化メモリセルアレイの前記ノーマル相変化メモリセルと前記擬似ＯＴＰ相変化メモリセルとにデータを書き込む書き込みドライバと、
前記書き込みドライバを選択的にディセーブルさせるＯＴＰ制御器と、
ＯＴＰモード信号及びアドレス信号に反応して前記ＯＴＰ相変化メモリセルを選択的に活性化させるアドレスデコーダとを含み、
前記ＯＴＰ制御器は、
前記ＯＴＰモード信号の出力を命じる命令信号に反応するＯＴＰモード制御器と、
前記ＯＴＰモード信号に反応して書き込みドライバを選択的にディセーブルさせるＯＴＰ保護制御器とを含み、
前記ＯＴＰ保護制御器は、
ＯＴＰ制御器セッティングを記憶する記憶部と、
前記記憶部に記憶された前記ＯＴＰ制御器セッティングを感知する感知部と、
前記感知部によって感知された前記ＯＴＰ制御器セッティングに応じて制御信号を出力するラッチ部と、
前記ＯＴＰモード信号に反応して前記ＯＴＰ保護制御器内の各部を制御する信号を発生させる信号制御器とを含み、前記書き込みドライバはラッチ部によって出力された制御信号によって選択的に機能をディセーブルすることを含むことを特徴とする不揮発性メモリ。
【請求項７】
前記擬似ＯＴＰ相変化メモリセルがＯＴＰモード信号に反応して活性化されたＯＴＰワードラインに動作可能なように接続されることを特徴とする請求項６に記載の不揮発性メモリ。
【請求項８】
前記記憶部は少なくとも１つの相変化メモリセルを含むことを特徴とする請求項６に記載の不揮発性メモリ。
【請求項９】
前記記憶部は相補型相変化メモリセルと前記相変化メモリセルに動作可能なように接続された書き込み回路を含むことを特徴とする請求項６に記載の不揮発性メモリ。
【請求項１０】
少なくとも１つの第１ワードラインに接続された複数のノーマル相変化メモリセルと少なくとも１つの第２ワードラインに接続された複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルとを含むメモリセルアレイと、
前記メモリセルアレイの前記ノーマル相変化メモリセルと前記擬似ＯＴＰ相変化メモリセルとをプログラムする書き込みドライバと、
ＯＴＰモード信号を発生させるＯＴＰモード制御器と、
アドレス信号に応じて少なくとも１つの第１ワードラインを選択的に活性化させ、前記ＯＴＰモード信号及びアドレス信号に反応して少なくとも１つの第２ワードラインを選択的に活性化させるアドレスデコーダと、
前記ＯＴＰモード信号に反応して書き込みドライバを選択的にディセーブルするＯＴＰ保護制御器とを含むみ、
前記ＯＴＰ保護制御器は、
ＯＴＰ制御器メモリと、
前記ＯＴＰモード信号に反応して選択的に活性化されて前記ＯＴＰ制御器メモリに記憶された論理値に応じて書き込みドライバをディセーブルする感知回路とを含むことを特徴とする不揮発性メモリ。
【請求項１１】
前記感知回路は前記ＯＴＰ制御器メモリに記憶された論理値が第１論理値である場合に、書き込みドライバをディセーブルする第１信号を出力し、前記ＯＴＰ制御器メモリに記憶された論理値が第２論理値である場合に、書き込みドライバをディセーブルしない第２信号を出力することを特徴とする請求項１０に記載の不揮発性半導体メモリ。
【請求項１２】
前記ＯＴＰモード制御器は読み出しと書き込みモードのうちの一つで前記ＯＴＰ保護制御器を設定する読み出し／書き込み制御信号をさらに生成することを特徴とする請求項１１に記載の不揮発性半導体メモリ。
【請求項１３】
前記感知回路は前記読み出し／書き込み制御信号がＯＴＰ保護制御器を書き込むモードに設定する場合にディセーブルされ、前記感知回路は前記読み出し／書き込み制御信号がＯＴＰ保護制御器を読み出しモードに設定する場合にイネーブルされることを特徴とする請求項１２に記載の不揮発性半導体メモリ。
【請求項１４】
前記ＯＴＰ制御器メモリは少なくとも１つの相変化メモリセルを含むことを特徴とする請求項１３に記載の不揮発性メモリ。
【請求項１５】
前記ＯＴＰ制御器メモリは相補型第１相変化メモリセル及び相補型第２相変化メモリセルを含むことを特徴とする請求項１３に記載の不揮発性メモリ。
【請求項１６】
前記ＯＴＰ制御器メモリは相補型第１相変化メモリセル及び相補型第２相変化メモリセルをそれぞれセット及びリセットを実行する第１書き込み回路及び第２書き込み回路をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ。
【請求項１７】
前記第１書き込み回路は基準電位と前記第１相変化メモリセルとの間に直列に接続された第１トランジスタ及び第２トランジスタと、前記基準電位と前記第１相変化メモリセルとの間に直列に接続された第３トランジスタ及び第４トランジスタとを含み、
前記第２書き込み回路は前記基準電位と前記第２相変化メモリセルとの間に直列に接続された第５トランジスタ及び第６トランジスタと、前記基準電位と前記第２相変化メモリセルとの間に直列に接続された第７トランジスタ及び第８トランジスタとを含むことを特徴とする請求項１６に記載の不揮発性メモリ。
【請求項１８】
書き込み制御信号は前記第１トランジスタ、前記第３トランジスタ、前記第５トランジスタ及び前記第７トランジスタのゲートに印加され、リセットパルス信号は前記第２トランジスタ及び前記第８トランジスタのゲートに印加され、セットパルス信号は前記第４トランジスタ及び前記第６トランジスタのゲートに印加されることを特徴とする請求項１７に記載の不揮発性メモリ。
【請求項１９】
それぞれの前記第１書き込み回路及び前記第２書き込み回路は非昇圧供給電圧によって駆動されることを特徴とする請求項１６に記載の不揮発性メモリ。
【請求項２０】
それぞれの前記第１相変化メモリセル及び前記第２相変化メモリセルはダイオード選択素子と直列に接続された相変化素子を含むことを特徴とする請求項１９に記載の不揮発性メモリ。
【請求項２１】
それぞれの前記第１相変化メモリセル及び前記第２相変化メモリセルはＭＯＳトランジスタ選択素子と直列に接続された相変化素子とを含むことを特徴とする請求項１９に記載の不揮発性メモリ。
【請求項２２】
前記書き込みドライバは昇圧供給電力によって駆動されることを特徴とする請求項１９に記載の不揮発性メモリ。
【請求項２３】
ワンタイムプログラマブル（ＯＴＰ）モードで動作可能であり、前記ＯＴＰモードの間に、データを相変化メモリセルに書き込む書き込みドライバを選択的にディセーブルするＯＴＰ制御回路器を含む相変化メモリセル装置であって、
前記相変化メモリセルは、複数のノーマル相変化メモリセルと複数の擬似ＯＴＰ相変化メモリセルとを含み、
前記相変化メモリセル装置は、ＯＴＰモード信号及びアドレス信号に反応して前記擬似ＯＴＰ相変化メモリセルを選択的に活性化させるアドレスデコーダを含み、
前記ＯＴＰ制御器は、
前記ＯＴＰモード信号の出力を命じる命令信号に反応するＯＴＰモード制御器と、
前記ＯＴＰモード信号に反応して前記書き込みドライバを選択的にディセーブルさせるＯＴＰ保護制御器とを含み、
前記ＯＴＰ保護制御器は、
ＯＴＰ制御器メモリと、
前記ＯＴＰモード信号に反応して選択的に活性化されて前記ＯＴＰ制御器メモリに記憶された値に応じて書き込みドライバをディセーブルする感知回路とを含むことを特徴とする相変化メモリセル装置。
【請求項２４】
不揮発性メモリ装置に接続されたマイクロプロセッサを含むシステムと、
複数のノーマル相変化メモリセルと複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルを含む相変化メモリセルアレイと、
データを前記相変化メモリセルアレイの前記ノーマル相変化メモリセルと前記擬似ＯＴＰ相変化メモリセルとに書き込む書き込みドライバと、
前記書き込みドライバを選択的にディセーブルするＯＴＰ制御器と、
ＯＴＰモード信号及びアドレス信号に反応して前記擬似ＯＴＰ相変化メモリセルを選択的に活性化させるアドレスデコーダとを含むみ、
前記ＯＴＰ制御器は、
前記ＯＴＰモード信号の出力を命じる命令信号に反応するＯＴＰモード制御器と、
前記ＯＴＰモード信号に反応して書き込みドライバを選択的にディセーブルさせるＯＴＰ保護制御器とを含み、
前記ＯＴＰ保護制御器は、
ＯＴＰ制御器メモリと、
前記ＯＴＰモード信号に反応して選択的に活性化されて前記ＯＴＰ制御器メモリに記憶された値に応じて書き込みドライバをディセーブルする感知回路とを含むことを特徴とする不揮発性メモリ装置。
【請求項２５】
前記マイクロプロセッサに接続された入力／出力インターフェースとマイクロプロセッサと、不揮発性半導体メモリ装置と、前記入力／出力インターフェースに電力を供給する電力供給部とをさらに含むことを特徴とする請求項２４に記載の相変化メモリセル装置。
【請求項２６】
移動通信装置内に設けられていることを特徴とする請求項２５に記載の相変化メモリセル装置。
【請求項２７】
複数のノーマル相変化メモリセルと複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルとを含む相変化メモリセルアレイに対して、アドレスデコーダがアドレス信号及びＯＴＰモード制御器から出力されるＯＴＰモード信号に反応して前記擬似ＯＴＰ相変化メモリセルを選択的に活性化させる段階と、
前記ＯＴＰモード信号に反応してＯＴＰ保護制御器が予め記憶されたＯＴＰ制御器セッティングに応じて、前記活性化された擬似ＯＴＰ相変化メモリセルのプログラミングのディセーブル又はイネーブルのいずれかを選択的に実行する段階とを含み、
前記プログラミングは、書き込みドライバによる前記擬似ＯＴＰ相変化メモリセルへのデータの書き込みをイネーブルするかディセーブルすることを含むことを特徴とする動作のワンタイムプログラマブル（ＯＴＰ）モードにおける不揮発性半導体メモリ動作方法。
【請求項２８】
前記擬似ＯＴＰ相変化メモリセルは前記ＯＴＰモード信号に応じて前記ＯＴＰ相変化メモリセルに接続されたワードラインを活性化させることによってアクセスされることを特徴とする請求項２７に記載の方法。
【請求項２９】
プログラミングはＯＴＰ制御信号を読み出すことによって選択的にイネーブルされるか又はディセーブルされ、読み出した前記ＯＴＰ制御信号に応じて書き込みドライバをイネーブルするかディセーブルすることを含むことを特徴とする請求項２８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係り、特に、相変化メモリセルを含む不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
オボニックメモリ（ＯＵＭ）としてよく知られた相変化メモリ（ＰＲＡＭ）は結晶状態と非結晶状態との間で安定的に変化するようにエネルギー、例えば熱エネルギーなどのエネルギーに反応するカルコゲナイド合金のような相変化物質を含む。例えば、そのようなＰＲＡＭは特許文献１及び特許文献２に記載されている。
【０００３】
ＰＲＡＭの相変化物質は結晶状態において相対的に低い抵抗値を、非結晶状態において相対的に高い抵抗値を示す。従来技術において、低抵抗結晶状態はセット（ｓｅｔ）状態を示し、ロジック“０”を表す一方、高抵抗非結晶状態はリセット（ｒｅｓｅｔ）状態を示し、ロジック“１”を表す。
【０００４】
“結晶”と“非結晶”は相変化物質の状態に関係する用語である。すなわち、相変化メモリセルが結晶状態にあるという場合、当業者であればセルの相変化物質が非結晶状態と比較して、より結晶性の高い結晶構造を有していると理解できるであろう。結晶状態において相変化メモリセルは必ずしも完全な結晶質とは限らず、非結晶状態において相変化メモリセルは必ずしも完全な非結晶質とは限らない。
【０００５】
一般的に、ＰＲＡＭの相変化物質は相対的に短い時間の間、溶解点を超えて物質を加熱するジュール熱によって非結晶状態にリセットされる。一方、相変化物質をより長い時間の間、溶解点より下で加熱して結晶状態にセットする。それぞれの場合に、物質は熱処理の後、元々の温度で冷却する。しかし、一般的には、相変化物質が非結晶状態にリセットされる時より速く冷却する。
【０００６】
相変化物質の相変化特性の速度及び安定性はＰＲＡＭの動作特性に重要である。前述したように、カルコゲナイド合金は適切な相変化特性を有していると知られている。より具体的には、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）（例えばＧｅ２Ｓｂ２Ｔｅ５またはＧＳＴ）とを含む成分は非結晶状態と結晶状態との間で安定的で高速度の変化を示す。
【０００７】
図１Ａと図１Ｂはそれぞれセット状態とリセット状態におけるメモリセル１０を示す。この例において、メモリセル１０は相変化抵抗素子１１とビットラインＢＬと基準電位、例えば接地の間でワードラインＷＬによってゲートで制御されたトランジスタ２０と直列で接続されたトランジスタ２０とを含む。図１Ａと図１Ｂは一般的な概路図であり、相変化抵抗素子１１の構成は一例として示したものに過ぎず、相変化抵抗素子１１に関する他の構成との接続は可能である。他の構成の一例として、例えば、相変化抵抗素子１１は、ビットラインＢＬとワードラインＷＬとの間にダイオードと直列に接続されても良い。
【０００８】
図１Ａと図１Ｂのぞれぞれにおいて、相変化抵抗素子１１は相変化物質１４上に形成された上部電極１２を含んでいる。この例では、上部電極１２を図示していないが、ＰＲＡＭメモリ合金のビットラインＢＬに電気的に接続されている。伝導性下部電極コンタクトＢＥＣ１６は相変化物質１４と伝導性下部電極１８との間に形成されている。アクセストランジスタ２０は下部電極１８と基準電位との間に電気的に接続されている。上述したように、アクセストランジスタ２０のゲートは図示していないが、ＰＲＡＭセル合金のワードラインＷＬに電気的に接続されている。
【０００９】
図１Ａは、相変化物質１４が結晶状態にあることを示す。上述したように、これはメモリセル１０が低抵抗セット状態またはロジック０状態にあることを意味する。図１Ｂには、一部の相変化物質１４が非結晶状態にあることを示す。言い替えれば、これはメモリセル１０が高抵抗リセット状態またはロジック１状態にあることを意味する。
【００１０】
図１Ａと図１Ｂでは、メモリセル１０のセット状態とリセット状態はＢＥＣ１６を通じて電流の大きさと持続時間を調節することによって設定される。すなわち、相変化抵抗素子１１はワードラインＷＬの電圧に反応するアクセストランジスタ２０の動作によって活性化（またはアクセス）される。活性化されると、メモリセル１０はビットラインＢＬの電圧に応じてプログラムされる。ビットラインＢＬの電圧はＢＥＣ１６がセット状態とリセット状態で相変化物質１４を選択的にプログラムする抵抗ヒータとしてイネーブルさせるプログラミング電流ＩＣＥＬＬを設定することによって調節される。
【００１１】
図２は相変化物質がセット状態とリセット状態にプログラムされた場合における、相変化物質の温度パルス特性の例を示す。具体的には、参照番号３５はリセット状態にプログラムされた相変化物質の温度パルスを示し、参照番号３６はセット状態にプログラムされた相変化物質の温度パルスを示す。
【００１２】
図２に示したように、相変化物質がリセット状態にプログラムされる場合には、物質の温度は相対的に短い時間の間、融解温度Ｔｍ（例えば、６１０℃）よりも高い温度に増加した後に速く冷却する。これに対し、相変化物質がセット状態にプログラムされる場合には、物質の温度はより長い時間の間、溶解温度Ｔｍよりも低く、結晶温度Ｔｘ（例えば、４５０℃）よりも高い温度まで増加した後に緩やかに冷却する。リセットプログラミング動作とセットプログラミング動作における速い冷却と遅い冷却は、それぞれ速いクエンチング（ｑｕｅｎｃｈｉｎｇ）と遅いクエンチング（ｑｕｅｎｃｈｉｎｇ）とも呼ばれる。融解温度Ｔｍと結晶温度Ｔｘとの間の温度範囲はセットウィンドウ（ｓｅｔ  ｗｉｎｄｏｗ）として示す。
【００１３】
図３はそれぞれのセット状態とリセット状態について相変化物質の抵抗特性（電流対電圧）を示す図である。具体的には、線４６はセット状態における相変化物質の抵抗特性を示し、線４５はリセット状態における相変化物質の抵抗特性を示す。図示したように、セット抵抗とリセット抵抗はスレッショルド電圧（例えば、１Ｖ）付近の電圧より下では異なるが、スレッショルド電圧付近の電圧より上では同一である。そのため、読み出し動作の間に必要な感知マージンを維持するために、ビットラインＢＬ電圧をスレッショルド電圧よりも下の領域に制限することが必要である。図４について、後述するように、ビットラインＢＬに挿入されたクランピングトランジスタはこのような目的として用いられうる。
【００１４】
図４は相変化メモリセルの書き込み動作及び読み出し動作を説明するための回路を概略的に示す図である。図示したように、ビットラインＢＬは書き込みドライバ２４と読み出し回路２６に接続されている。また、相変化メモリセル１０、プリチャージ（ｐｒｅ−ｃｈａｒｇｅ）トランジスタ２０、及び選択トランジスタ２２がビットラインＢＬと接続されている。
【００１５】
この例において、相変化メモリセル１０はビットラインＢＬと基準電圧（例えば、接地）との間に直列に接続された相変化素子とトランジスタとを含む。そこでトランジスタはワードラインＷＬによってゲートが制御される。上述したように、相変化メモリセル１０の他の構成も可能である。例えば、相変化メモリセル１０は、相変化メモリ素子と、ビットラインＢＬとワードラインＷＬとの間に接続されたダイオードと、を含んでもよい。
【００１６】
当業者によく理解されいるように、プリチャージトランジスタ２０（プリチャージ調節信号ＰＲＥＢＬにゲートが接続された）は読み出し及び／または書き込み動作でビットラインＢＬをプリチャージするように使用することができる一方、選択トランジスタ２２（Ｙ−アドレス信号ＹＳＥＬにゲートが接続された）はビットラインＢＬを活性化するようにに使用される。
【００１７】
書き込みドライバ２４は、典型的には、読み出し動作の間、読み出し電流ｉｗｒｉｔｅとしてリセット電流ＲＥＳＥＴまたはセット電流ＳＥＴをビットラインＢＬに印加するための電流ミラー２８を含む。リセット電流ＲＥＳＥＴとセット電流ＳＥＴは図２を参照して上述したとおりである。
【００１８】
読み出し回路２６は読み出し動作において読み出し電流ｉｒｅａｄを電流源ＲＥＡＤからビットラインＢＬに印加する機能を持つ。クランプ調節信号ＶＣＬＡＭＰにゲートが接続されたクランピングトランジスタ３０はビットラインＢＬ電圧を図３を参照して上述したように、スレッショルド電圧よりも低い電圧に制限する。感知増幅器Ｓ／ＡはビットラインＢＬ電圧と基準電圧ＶＲＥＦとを比較して出力データＯＵＴとして比較結果を出力する。
【００１９】
その間、不揮発性ワンタイムプログラマブル（ＯＴＰ）メモリセルは、典型的には、ＤＲＡＭ、ＳＲＡＭ、及びフラッシュメモリ装置のような揮発性及び不揮発性半導体メモリ装置においてセキュリティ情報の多様な類型を記憶するのに用いられる。ＯＴＰメモリセルに記憶されるセキュリティ情報は、典型的には、装置製造番号、製造業者、製造日付などを含む。一般的にＯＴＰメモリセルは単一プログラミング動作が可能である、すなわち、初期プログラミングの後に再プログラミングされない特性を有している。
【特許文献１】米国特許第６，４８７，１１３号
【特許文献２】米国特許第６，４８０，４３８号
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上述した問題点を解決するためのものであり、本発明の目的は、セキュリティ情報を安全に保護することができる不揮発性メモリを提供することにある。本発明の他の目的は、セキュリティ情報を安全に保護することばかりではなく、必要に応じてセキュリティ情報を変更可能な不揮発性メモリを提供することにある。
【課題を解決するための手段】
【００２１】
本発明に係る不揮発性メモリは複数のノーマル相変化メモリセルと複数の擬似（ｐｓｅｕｄｏ）ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルを含む相変化メモリセルアレイと、データを前記相変化メモリセルアレイの前記ノーマル相変化メモリセルと前記擬似ＯＴＰ相変化メモリセルとに書き込む書き込みドライバと、前記書き込みドライバを選択的にディセーブルするＯＴＰ制御器とを含む。
【００２２】
本発明に係る不揮発性メモリの他の一面では、少なくとも一つの第１ワードラインと接続された複数のノーマル相変化メモリセルと、少なくとも一つの第２ワードラインと接続された複数の擬似ＯＴＰ相変化メモリセルと、前記メモリセルアレイの前記ノーマル相変化メモリセルと前記擬似ＯＴＰ相変化メモリセルとをプログラムする書き込みドライバと、ＯＴＰモード信号を発生させるＯＴＰモード制御器と、アドレス信号に応じて少なくとも一つの第１ワードラインを選択的に活性化し、前記ＯＴＰモード信号に応答して少なくとも一つの第２ワードラインを選択的に活性化するアドレスデコーダで構成されたメモリセルアレイとを含む。
【００２３】
本発明に係る相変化メモリ装置はワンタイムプログラマブル（ＯＴＰ）モードで動作可能であることを提供し、相変化セル書き込みドライバ及びＯＴＰモードの間、前記相変化セル書き込みドライバを選択的にディセーブルする制御回路を含む。
【００２４】
本発明に係るシステムは不揮発性メモリ装置と接続されたマイクロプロセッサを含むことを提供することにある。不揮発性メモリは複数のノーマル相変化メモリセルと複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルとを含む相変化メモリセルアレイと、データを前記相変化メモリセルアレイの前記ノーマル相変化メモリセル及び前記擬似ＯＴＰ相変化メモリセルに書き込む書き込みドライバと、前記書き込みドライバの機能を選択的にディセーブルするＯＴＰ制御器とを含む。
【００２５】
本発明に係るワンタイムプログラマブルＯＴＰモードにおいて不揮発性半導体メモリを動作する方法では、擬似ＯＴＰ相変化メモリセルをアクセスする段階と、予め記憶されたＯＴＰ制御信号に応じてアクセスされた擬似ＯＴＰ相変化メモリセルのプログラミングを選択的にディセーブルしてイネーブルさせる段階とを含む。
【００２６】
上述したように、ＯＴＰメモリセルはセキュリティ情報を記憶するのに有用であり、単一プログラミング動作が可能である、すなわち初期プログラミング後に、再プログラムされないという特性がある。しかし、再プログラミング機能の欠如は前記ＯＴＰメモリセルで記憶した後、セキュリティ情報を変更する能力を制限するという点において不利でありうる。後述したように、本発明の実施形態は相変化メモリＰＲＡＭに係り、セキュリティ情報が擬似ＯＴＰ相変化メモリセルに記憶される方法に関する。相変化メモリセルは初期プログラミング動作後に再プログラムされることができるため、擬似（ｐｓｅｕｄｏ）ＯＴＰメモリセルと見なされる。そのため、前記セキュリティ情報は擬似ＯＴＰメモリセルに安全に記憶される一方、前記セキュリティ情報はまた初期プログラミング後に必要であれば、変化されうる。
【発明の効果】
【００２７】
本発明によれば、ＯＴＰセルアレイにセキュリティ情報を安全に記憶することができるだけでなく、必要に応じてセキュリティ情報をアップデートすることができる。
【発明を実施するための最良の形態】
【００２８】
本発明の好適な実施形態に係る不揮発性メモリ装置について図５を参照しながら説明する。
【００２９】
図５を参照すれば、本実施形態に係る不揮発性メモリ装置は、擬似ＯＴＰメモリセルアレイ１００、ノーマルメモリセルアレイ１１０、ビットライン選択回路１２０、感知増幅器１３０、データ入出力Ｉ／Ｏバッファ１４０、アドレスデコーダ２００、及びＯＴＰ制御器３００を含む。
【００３０】
ノーマルメモリセルアレイ１１０は対応するワードラインＷＬ＜０:ｎ＞とビットラインＢＬ＜０:ｍ＞（ここで、ｍとｎは正の整数）に接続されたノーマル（ｎｏｒｍａｌ）相変化メモリセルのアレイを含む。“ノーマル”という用語は、構造的な意味を有しているのではなく、ここでは単に擬似ＯＴＰメモリセルアレイ１００（後述する）に含まれたメモリセルと前記メモリセルとを区別するために用いられる。実際に、ノーマルメモリセルアレイ１１０のメモリセルと擬似ＯＴＰメモリセルアレイ１００のＯＴＰメモリセルは構造的に同一でありうる。
【００３１】
例えば、それぞれのノーマルメモリセルは対応するビットラインに接続された相変化素子と対応するワードラインに接続された選択素子とを含むことができる。相変化素子は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）ＧＳＴの相変化物質を含むことができる。選択素子は、例えば、ダイオードあるいはＭＯＳトランジスタを含むことができる。前記選択素子がダイオードの場合に、前記相変化素子と前記ダイオードとは対応するビットラインとワードラインとの間に直列に接続されることができる。前記選択素子がＭＯＳトランジスタ（例えば、ＮタイプＭＯＳトランジスタ）の場合に、前記相変化素子と前記ＭＯＳトランジスタとは対応するビットラインと基準電位（例えば、接地）との間に直列に接続されることができ、ＭＯＳトランジスタのゲートは対応するワードラインに接続されることができる。
【００３２】
擬似ＯＴＰメモリセルアレイ１００は１つあるいはその以上対応するワードラインＷＬｎ’と対応するビットラインＢＬ＜０:ｍ＞に接続されたＯＴＰ相変化メモリセルのアレイを含む。ノーマルメモリセルアレイ１１０のように、擬似ＯＴＰセルアレイの各ＯＴＰメモリセルは対応するビットラインに接続された相変化素子と対応するワードラインに接続された選択素子とを含むことができる。言い替えれば、相変化素子は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）ＧＳＴの相変化物質を含むことができ、選択素子は、例えば、ダイオードあるいはＭＯＳトランジスタを含むことができる。
【００３３】
当業者に自明であるように、擬似ＯＴＰメモリセルアレイ１００とノーマルメモリセルアレイ１１０は単一相変化メモリセルアレイと見なされることができ、ワードラインＷＬ＜０:ｎ＞に接続されたメモリセルはノーマル相変化メモリセルとして指定され、ワードラインＷＬ‘ｎに接続されたメモリセルは擬似ＯＴＰ相変化メモリセルとして指定される。
【００３４】
図５を参照すれば、アドレスデコーダ２００はアドレス信号ＡＤＤＲとＯＴＰモード調節信号ＯＴＰ＿ＭＯＤＥに応じてワードラインＷＬ＜０:７＞とＷＬｎ’のうちの一つを選択し、アドレス信号ＡＤＤＲのＹ−アドレス（ｙ−ａｄｄｄｒｅｓｓ）信号Ｙｉをビットライン選択回路１２０に供給する。アドレスデコーダ２００のワードライン選択機能は図６を参照してより詳細に説明する。
【００３５】
ビットライン選択回路１２０はＹ−アドレス信号Ｙｉに対応してデータラインＤＬに接続のためにビットラインＢＬ＜０:ｍ＞を選択する。必須ではないが、ビットライン選択回路１２０は、典型的には、対応するビットラインＢＬ＜０:ｍ＞とデータラインＤＬとの間に直列にそれぞれ接続された複数のＭＯＳトランジスタ（図示しない）で構成される。前記ＭＯＳトランジスタのゲートはＹ−アドレス信号によって選択的に活性化され、したがって、ビットラインＢＬ＜０:ｍ＞をデータラインＤＬに選択的に接続する。
【００３６】
データラインＤＬは書き込みドライバ６００に接続され、クランピング回路１３１を通じて感知増幅器１３０に接続されている。書き込みドライバ６００と感知増幅器１３０は従来の方法で構成されることができ、当業者であればこのような回路と機能がよく分かるであろう。しかし、ここで説明した実施形態において、書き込みドライバ６００はＯＴＰ保護信号ＯＴＰ＿ＰＲＯＴに反応してディセーブルされる。この機能は所望するとおりに充足されることができる。一例において、ＰＭＯＳトランジスタは書き込みドライバ６００の出力電流経路に挿入されることができ、そこで前記ＰＭＯＳトランジスタはＯＴＰ保護信号ＯＴＰ＿ＰＲＯＴを受けるようにゲートが接続される。書き込みドライバ６００の出力電流経路はＯＴＰ保護信号ＯＴＰ＿ＰＲＯＴがＨＩＧＨである場合、それによって遮断される。
【００３７】
データＩ／Ｏバッファ１４０はデータが書き込まれるように書き込みドライバ６００に供給し、感知増幅器１３０から読み出されたデータを受ける。データＩ／Ｏバッファの内部構成は当業者によく知られており、したがってそれに対する詳細の説明はここでは略する。
【００３８】
ＯＴＰ制御器３００は命令信号ＣＭＤに反応して、ＯＴＰモード信号ＯＴＰ＿ＭＯＤＥをアドレスデコーダ２００に送り、ＯＴＰ保護信号ＯＴＰ＿ＰＲＯＴを書き込みドライバ６００に送るように構成される。この実施形態において、前記ＯＴＰ制御器はＯＴＰモード制御器４００とＯＴＰ保護制御器５００とを含む。
【００３９】
本実施形態において、ＯＴＰ保護制御器５００はＯＴＰモード信号ＯＴＰ＿ＭＯＤＥが活性化されている場合（それによって、ワードラインＷＬｎ’が図６を参照して後述したようにイネーブルする）ＯＴＰ保護信号ＯＴＰ＿ＰＲＯＴが活性化されるか（そのため、書き込みドライバが制御される）否かを命令するメモリ素子を含む。ＯＴＰ保護制御器５００のメモリ素子に記憶された論理値（ｌｏｇｉｃ  ｖａｌｕｅ）はＯＴＰ制御セッティング（ＯＴＰ  ｃｏｎｔｒｏｌｌｅｒ  ｓｅｔｔｉｎｇ）として示す。上記の実施形態において、下記の表１に示されるように、前記ＯＴＰ制御セッティングはＯＴＰ保護（ＯＴＰ  Ｐｒｏｔｅｃｔ）あるいはＯＴＰ非保護（ＯＴＰ  Ｕｎｐｒｏｔｅｃｔ）である。
【００４０】
【表１】
0005111839.tif 000002
【００４１】
ノーマル動作モード（すなわち、ｎｏｎ−ＯＴＰモード）においてＯＰＴ＿ＭＯＤＥ信号はＬＯＷであるため、ワードラインＷＬｎ’はイネーブルされない。また、ＯＴＰ保護制御器５００の記憶素子の論理値にかかわらず（すなわち、前記ＯＴＰ制御セッティングにかかわらず）、ＯＴＰ＿ＰＲＯＴ信号がＬＯＷであるため、書き込みドライバ６００はイネーブルされる。また、前記感知増幅器はノーマル動作モードでイネーブルされる。
【００４２】
前記ＯＴＰモードはＯＴＰ＿ＭＯＤＥ信号がＨＩＧＨ（これによって、ワードラインＷＬｎ‘がイネーブルされる）である場合に発生する。さらに、データを擬似ＯＴＰメモリセルアレイ１００で書き込み能力は前記ＯＴＰ制御セッティングがＯＴＰ保護やＯＴＰ非保護に調節されるか否かに依存する。
【００４３】
より具体的には、この例において、前記ＯＴＰ制御器セッティングがＯＴＰ保護（ＯＴＰＰｒｏｔｅｃｔ）に調節された場合、前記ＯＴＰ＿ＰＲＯＴ信号は書き込みドライバ６００がディセーブルされるようにＨＩＧＨである。したがって、擬似ＯＴＰメモリセルアレイ１００の中に書き込みデータは保護される。
【００４４】
一方、前記ＯＴＰ制御セッティングがＯＴＰ非保護（ＯＴＰ  Ｕｎｐｒｏｔｅｃｔ）に調節された場合、前記ＯＴＰ＿ＰＲＯＴ信号はＬＯＷであり、書き込みドライバ６００はそのままイネーブルされる。これは擬似ＯＴＰメモリセルアレイ１００で新しいセキュリティデータの書き込みを考慮する。
【００４５】
アドレスデコーダ２００（Ｙ−アドレス回路を除き）の例は図６に示した。図６の例において、ノーマルメモリセルアレイ１１０は８個のワードラインＷＬ＜０:７＞を含み、擬似ＯＴＰメモリセルアレイ１００は一つのワードラインＷＬｎ’を含むことを示す。この場合に、アドレスＡＤＤＲは８個のワードラインＷＬ＜０:７＞のうちの一つを確認するアドレスビットＲＡ＜０:２＞を含む。図６に示したように、アドレスビットＲＡ＜０:２＞は選択的にインバータＩＮ＜０:７＞及びＩＮｎ’にそれぞれ接続された出力部を有する４個の入力ＮＡＮＤゲートＮＤ＜０:７＞とＮＤｎ’に選択的に印加する。
【００４６】
それぞれＮＡＮＤゲートＮＤ＜０:６＞のうちの一つの入力が基準電位（例えば、ＶＣＣ）に接続されてＨＩＧＨレベルに固定される。ＮＡＮＤゲートＮＤ＜０:６＞のうち残っている入力は図６に示すようにアドレスビットＲＡ＜０:２＞を受ける（図６において“ｎ”は反転されたビットを表示する）。ＮＡＮＤゲートＮＤ＜０:６＞のうちのいずれか一つにすべての入力がＨＩＧＨである場合、対応するワードラインＷＬ＜０:６＞が選択される（ＨＩＧＨ）。
【００４７】
一方、再び図６を参照すれば、ＮＡＮＤゲートＮＤ７の一つの入力が反転されたＯＴＰモード信号ＯＴＰ＿ＭＯＤＥに接続され、ＮＡＮＤゲートＮＤ７’の一つの入力はＯＴＰモード信号ＯＴＰ＿ＭＯＤＥに接続される。同様に、ＯＴＰモード信号ＯＴＰ＿ＭＯＤＥがＬＯＷである場合、ＮＡＮＤゲートＮＤ７はイネーブルされ、ＯＴＰモード信号ＯＴＰ＿ＭＯＤＥがＨＩＧＨである場合、ＮＡＮＤゲートＮＤ７’がイネーブルされる。すなわち、アドレスビットＲＡ＜０:２＞が全てＨＩＧＨであり、ＯＴＰモード信号ＯＴＰ＿ＭＯＤＥがＬＯＷである場合、ワードラインＷＬ７が選択される。一方、アドレスビットＲＡ＜０:２＞が全てＨＩＧＨであり、ＯＴＰモード信号ＯＴＰ＿ＭＯＤＥがＨＩＧＨである場合にワードラインＷＬ７’が選択される。
【００４８】
ＯＴＰ保護制御器５００の例は図７に示した。図示したように、図７のＯＴＰ保護制御器５００は信号制御器５１０、記憶部５２０、感知部５３０、及びラッチ部５４０を含む。
【００４９】
信号制御器５１０はＯＴＰモード制御器４００（図５）から前記ＯＴＰ＿ＭＯＤＥ信号とｎＰｒｏｔ及びｎＵｐｒｏｔ信号を受ける。後述したように、前記ｎＰｒｏｔ及びｎＵｐｒｏｔ信号はＯＴＰ保護制御器５００の抵抗素子を書き込む間に利用される。（すなわち、ＯＴＰ制御器セッティング（ＯＴＰ  Ｃｏｎｔｒｏｌｌｅｒ  Ｓｅｔｔｉｎｇ）を設定するため）信号制御器５１０は前記ＯＴＰ＿ＭＯＤＥ信号と前記ｎＰｒｏｔ及びｎＵｐｒｏｔ信号に反応して多様な制御信号、ＳＥＴ、ＲＳＴ、ＷＬＴ、ＷＬＣ、ＰＣＨＧ、ＰＤＩＳ、ｎＰＳＡ、ＰＭＵＸ及びＣＬＭＰを発生させる。このような各制御信号は後で説明する。
【００５０】
記憶部５２０はＯＴＰ保護制御器５００の記憶素子の一例を構成し、ここに上述したＯＴＰ制御器セッティング（ＯＴＰ  ＰｒｏｔｅｃｔあるいはＯＴＰ  Ｕｎｐｒｏｔｅｃｔ）を示す論理値（ｌｏｇｉｃ  ｖａｌｕｅ）が記憶される。上記の実施形態において、論理値は相補型相変化メモリセル５２１Ｔと５２１Ｃに記憶される。図示したように、相変化メモリセル５２１Ｔは相変化素子ＧＳＴとワードラインＷＬＴにゲートが接続されたＮＭＯＳトランジスタＭＴを含む。また、相変化メモリセル５２１Ｃは相変化素子ＧＳＴ及びワードラインＷＬＣにゲートが接続されたＮＭＯＳトランジスタＭＴを含む。上記の実施形態において、相補型相変化メモリセルは読み出し動作の間、感知マージンを高めるために用いられる。しかし、本発明はこれに限定されず、単一メモリセルが利用されることができる。さらに、前記相変化セルやセルの前記アクセス素子はトランジスタに代えてダイオードによって実行されることができる。また、前記メモリセルやセルは他の類型の不揮発性メモリセルによって実行されることができる。
【００５１】
次の表２は本実施形態においてＯＴＰ保護制御器５００のセッティング（ｓｅｔｔｉｎｇ）とメモリセル５２１Ｔ及び５２１Ｃの状態の間の関係を示す。
【００５２】
【表２】
0005111839.tif 000003
【００５３】
表２のＯＴＰ制御器セッティングを設定するため、記憶部５２０は相変化メモリセル５２１Tと５２２Ｃにそれぞれ接続された書き込み回路５２２Ｔと５２２Ｃとを含む。上記の実施形態において、書き込み回路５２２Ｔと５２２Ｃは構造が単純であり、それぞれ４個のＰＭＯＳトランジスタＰ２１〜Ｐ２４とＰ２５〜Ｐ２８で構成されている。図７に示したように、リセットパルスＲＳＴはＰＭＯＳトランジスタＰ２３とＰ２８のゲートに印加され、セットパルスＳＥＴはＰＭＯＳトランジスタのゲートに印加する。当業者に自明であるように、ＰＭＯＳトランジスタＰ２４とＰ２７の大きさは適当な異なる大きさのセット電流パルスとリセット電流パルスを得るためにＰＭＯＳトランジスタＰ２３の大きさとＰ２８の大きさと異なってもよい。
【００５４】
ＯＴＰモード制御器４００は相変化メモリセル５２１Ｃと５２１ＴのＯＴＰ制御器セッティングをプログラムするためにｎＰｒｏｔとｎＵｐｒｏｔ書き込み信号を供給する。下の表３はｎＰｒｏｔ及びｎＵｐｒｏｔ書き込み信号とＯＴＰ制御器３００のＯＴＰ動作の間の関係を示す。
【００５５】
【表３】
0005111839.tif 000004
【００５６】
図７を参照すれば、ＯＴＰ制御器セッティングをＯＴＰ保護（ＯＴＰ  Ｐｒｏｔｅｃｔ）にプログラムするために、前記ｎＰｒｏｔ書き込み信号がＬＯＷであり、それによってＰＭＯＳトランジスタＰ２１とＰ２５がオンされ、前記ｎＵｐｒｏｔ書き込み信号がＨＩＧＨであり、それによってＰＭＯＳトランジスタＰ２２とＰ２６がオフする。一方、リセットパルスＲＳＴはＰＭＯＳトランジスタＰ２３とＰ２８に印加され、セットパルスＳＥＴはＰＭＯＳトランジスタＰ２４とＰ２７に印加される。しかし、ＰＭＯＳトランジスタＰ２２とＰ２６がオフしてリセットパルスＲＳＴに対応する書き込み電流だけがメモリセル５２１Ｔに印加され、セットパルスＳＥＴに対応する書き込み電流がメモリセル５２１Ｃに印加される。このような方法で、前記ＯＴＰ制御器セッティングはＯＴＰ保護（表２参照）にプログラムされる。
【００５７】
前記ＯＴＰ制御器セッティングをＯＴＰ非保護（ＯＴＰ  Ｕｎｐｒｏｔｅｃｔ）にプログラムするために、前記ｎＰｒｏｔ書き込み信号がＨＩＧＨであり、それによってＰＭＯＳトランジスタＰ２１とＰ２５がオフし、前記ｎＵｐｒｏｔ書き込み信号がＬＯＷであり、それによってＰＭＯＳトランジスタＰ２２とＰ２６がオンされる。また、リセットパルスＲＳＴはＰＭＯＳトランジスタＰ２３とＰ２８に印加され、セットパルスＳＥＴはＰＭＯＳトランジスタＰ２４とＰ２７に印加される。ＰＭＯＳトランジスタＰ２１とＰ２５がオフしてセットパルスＳＥＴに対応する書き込み電流がメモリセル５２１Ｔに印加され、リセットパルスＲＳＴに対応する書き込み電流はメモリセル５２１Ｃに印加される。この方法で、前記ＯＴＰ制御器セッティングはＯＴＰ非保護（表参照）にプログラムされる。
【００５８】
表３に示したように、読み出し動作の間（すなわち、前記ＯＴＰ制御器セッティングが書き込みドライバをイネーブルさせるかディセーブルするように読み出す場合）、すべてのＰＭＯＳトランジスタＰ２１〜Ｐ２８が感知動作の間、感知ノードＴａとＣａへのリークを最小化するためにオフ（ｏｆｆ）状態に好適に設定される。
【００５９】
図７を参照すれば、感知部５３０はメモリセル５２１Ｔと５２１Ｃにそれぞれ接続された感知ノードＴａとＣａを含む。図示したように、ＰＭＯＳトランジスタＰ３１とＰ３２はプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）信号ＰＣＨＧを受けるようにゲートが接続され、ＮＭＯＳトランジスタＮ３３とＮ３４はクランピング信号ＣＬＭＰを受けるようにゲートが接続され、ＮＭＯＳトランジスタＮ３１とＮ３２はプリディスチャージ（ｐｒｅ−ｄｉｓｃｈａｒｅｇｅ）信号ＰＤＩＳを受けるようにゲートが接続される。
【００６０】
ノードＣｂとＴｂはトランジスタＰ３１とＮ３３との間、Ｐ３２とＮ３４の間にそれぞれ定められる。
【００６１】
ＰＭＯＳトランジスタＰ３３〜Ｐ３５とＮＭＯＳトランジスタＮ３５〜Ｎ３８は図７に示したように接続されており、ノードＣｂとＴｂで電圧を比較するために比較器回路のようによく知られた方法で作用する。比較結果はノードＮｂで電圧として示す。感知増幅信号ｎＰＳＡがＨＩＧＨである場合、感知部５３０はディセーブルされるという点に留意しなければならない。
【００６２】
実施形態のラッチ部５４０はインバータ（ｉｎｖｅｒｔｅｒ）回路とラッチ（ｌａｔｃｈ）回路とを含む。図７に示したように、前記インバータ回路は感知部５３０のノードＮｂと接続されており、ＰＭＯＳトランジスタＰ４１、Ｐ４２とインバータＩＮ４１とを含む。前記ラッチ回路はインバータＩＮ４２〜ＩＮ４４を含み、インバータＩＮ４４の出力はＯＴＰ＿ＰＲＯＴ信号（図５において、書き込みドライバ６００に印加される）を構成する。調節信号ＰＭＵＸはインバータＩＮ１の入力部とトランジスタＮ４１のゲートに印加される。そのように、調節信号ＰＭＵＸがＨＩＧＨである場合、ラッチ部５４０がイネーブルする。
【００６３】
図７の例において、記憶部５２０、感知部５３０、及びラッチ部５４０は全て供給電圧（例えば、ＶＣＣ）によって駆動される。しかし、一つ以上のこのような回路に対して他の駆動電圧（例えば、昇圧電圧ＶＰＰ）を利用することができる。
【００６４】
記憶部５２０において、相補型相変化メモリセル５２１Ｔ、５２１Ｃを利用することによって、非昇圧供給電圧（例えば、ＶＣＣ）を有する書き込み回路５２２Ｔ、５２２Ｃを駆動することが可能である。これに対し、書き込みドライバ６００は、必須ではないが、昇圧供給電圧（例えば、ＶＰＰ）によって適切に駆動される。
【００６５】
図７に示したようなＯＴＰ保護制御器５００の動作は図８〜図１１のタイミング図を参照して説明される。
【００６６】
図８はＯＴＰ保護において前記ＯＴＰ制御器セッティングのプログラミング（書き込み）を説明するためのタイミング図である。表２を参照して上述したように、これは、メモリセル５２１ＴがリセットＲＥＳＥＴ状態にプログラムされ、メモリセル５２１ＣがセットＳＥＴ状態にプログラムされるという意味である。最初に、前記ｎＰｒｏｔ書き込み信号がＬＯＷに駆動される一方、前記ｎＵｐｒｏｔ書き込み信号はＨＩＧＨとして残る。そのように、トランジスタＰ２１とＰ２５がオンされ、トランジスタＰ２２とＰ２６はオフ状態に維持されている。またワードラインＷＬＴとＷＬＣはＨＩＧＨに活性化されて二つのメモリセルトランジスタＭＴがオンする。リセットとセットパルスはトランジスタＰ２３、Ｐ２７のゲートに印加されてメモリセル５１２Ｔ、５１２Ｃをそれぞれリセット状態とセット状態にプログラムする。また、このようなＯＴＰ保護書き込み動作の間、制御信号ＰＣＨＧ、ｎＰＡＳはＨＩＧＨであり、制御信号ＰＤＩＳ、ＰＭＵＸはＬＯＷである。これによって、感知部５３０とラッチ部５４０は事実上機能がディセーブルされる。
【００６７】
図９は前記ＯＴＰ制御器セッティングがＯＴＰ保護の場合にＯＴＰ制御器セッティングの書き込みを説明するためのタイミング図である。この状態において、メモリセル５２１Ｔはリセット状態にあり、メモリセル５２１Ｃはセット状態にある。図９を参照すれば、前記ｎＰｒｏｔ信号とｎＵｐｒｏｔ信号とセット信号とリセット信号が全てＨＩＧＨであるので、トランジスタＰ２１〜Ｐ２８がオフする。さらに、ワードライン信号ＷＬＴ、ＷＣＬがＨＩＧＨになってメモリセル５２１T、５２１Ｃを活性化させる。制御信号ＰＣＨＧはＬＯＷに活性化されてメモリセル５２１Ｔ、５２１Ｃにそれぞれ接続された感知ノードＴａ、Ｃａをプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）させ、制御信号ＰＤＩＳがＬＯＷに駆動されて放電トランジスタＮ３１、Ｎ３２がオフする。さらに、図９に示していないが、制御信号ＣＬＭＰは許容する感知範囲内で感知ノードＣａ、Ｔａの電圧をクランプさせるのに用いられる。メモリセル５２１Ｔがリセット状態にあり、メモリセル５２１Ｃがセット状態にある場合、ノードＣｂでの電圧はノードＴｂでの電圧よりも下に低下するであろう。それによって、制御信号ｎＰＳＡがＬＯＷに活性化され、制御信号ＰＭＵＸがＨＩＧＨに活性化される場合、ＯＴＰ保護信号ＯＴＰ＿ＰＲＯＴはＨＩＧＨ論理値として出力されるであろう。このように、書き込みドライバ６００（図５）は機能がディセーブルされる。
【００６８】
図１０はＯＴＰ非保護においてＯＴＰ制御器セッティングのプログラミング（書き込み）を説明するためのタイミング図である。表２を参照して上述したように、これはメモリセル５２１ＴがセットＳＥＴ状態にプログラムされ、メモリセル５２１ＣはリセットＲＥＳＥＴ状態にプログラムされるということを意味する。最初に、前記ｎＵｐｒｏｔ書き込み信号がＬＯＷに駆動される一方、前記ｎＰｒｏｔ書き込み信号はＨＩＧＨに残る。そのように、トランジスタＰ２２、Ｐ２６がオンされ、トランジスタＰ２１、Ｐ２５がオフした状態に維持されている。またワードラインＷＬＴ、ＷＬＣがＨＩＧＨに活性化されて、２つのメモリセルトランジスタＭＴがオンされる。セットパルスとリセットパルスはトランジスタＰ２４、Ｐ２８のゲートに印加されてメモリセル５１２Ｔ、５１２Ｃをそれぞれセット状態とリセット状態にプログラムする。またこのようなＯＴＰ非保護書き込み動作の間、制御信号ＰＣＨＧ、ＮｐｓａはＨＩＧＨであり、制御信号ＰＤＩＳ、ＰＭＵＸはＬＯＷである。それによって、感知部５３０とラッチ部５４０は事実上機能がディセーブルされる。
【００６９】
図１１はＯＴＰ制御器セッティングがＯＴＰ非保護の場合にＯＴＰ制御器セッティングの読み出しを説明するためのタイミング図である。この状態において、メモリセル５２１Ｔはセット状態であり、メモリセル５２１Ｃはリセット状態である。図９を参照すれば、ｎＰｒｏｔとｎＵｐｒｏｔ信号とセットとリセット信号が全てＨＩＧＨであるので、トランジスタＰ２１〜Ｐ２８をオフする。さらに、ワードライン信号ＷＬＴ、ＷＬＣがＨＩＧＨであるので、メモリセル５２１Ｔ、５２１Ｃを活性化させる。制御信号ＰＣＨＧがＬＯＷに活性化されてメモリセル５２１Ｔ、５２１Ｃにそれぞれ接続された感知ノードＴａ、Ｃａをプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）させ、制御信号ＰＤＩＳがＬＯＷに駆動されて放電トランジスタＮ３１、Ｎ３２をオフする。さらに、図９に示さないが、制御信号ＣＬＭＰは許容する感知範囲内で感知ノードＣａ、Ｔａの電圧をクランプさせるのに用いられる。メモリセル５２１Ｔがセット状態にあり、メモリセル５２１Ｃがリセット状態にある場合、ノードＴｂの電圧はノードＣｂでの電圧よりも下に低下するであろう。それによって、制御信号ｎＰＳＡがＬＯＷに活性化され、制御信号ＰＭＵＸがＨＩＧＨに活性化される場合、ＯＴＰ保護信号ＯＴＰ＿ＰＲＯＴはＬＯＷ論理値として出力されるであろう。このように、書き込みドライバ６００（図５）はイネーブルされた状態に維持される。
【００７０】
上述したように、本発明はメモリ素子やＯＴＰ保護制御器５００のＯＴＰ制御器セッティングを記憶するのに用いられる素子によって限定されない。図１２は二つのうちの一つの記憶部５２０ａを示し、それぞれの相補型相変化メモリセル５２１Ｔ’、５２１Ｃ’はそれぞれワードラインＷＬＴ＜１:３＞、ＷＬＣ＜１:３＞にゲートが接続されたＮＭＯＳ選択トランジスタＭＴを有する複数（３）の平行な相変化メモリ素子に配列されている。図１３は他の一つの記憶部５２０ｂを示し、それぞれの相補型相変化メモリセル５２１Ｔ”と５２１Ｃ”はそれぞれワードラインＷＬＴ＜１:３＞とＷＬＣ＜１:３＞に接続されたダイオードＤ選択素子を有する複数（３）の平行な相変化メモリ素子に配列されている。
【００７１】
例えば、本発明の好適な実施の形態に係る相変化メモリ装置は電子装置に駆動されるマイクロプロセッサの多様な類型の不揮発性メモリとして利用されることができる。図１４は本発明の好適な実施の形態に係る相変化メモリ装置１０００を含むシステムの単純化された回路構成図である。相変化メモリ装置１０００はシステムのランダムアクセスメモリとして、あるいはシステムの高容量記憶装置として、あるいはいずれとしても作用することができる。図示したように、相変化メモリ装置１０００は一つ以上のデータバスＬ３を通じてマイクロプロセッサ５０００に接続されている。マイクロプロセッサ５０００は一つ以上のデータバスＬ２上のデータをＩ／Ｏインターフェース６０００と交換し、Ｉ／Ｏインターフェース６０００は入出力データラインＬ１上のデータを送受信する。一例として、入出力データラインＬ１はコンピュータ周辺のバスや、超高速デジタル通信伝送ラインや、アンテナシステムに動作可能なように接続されることができる。電力分配システムＬ４は電力供給４０００から相変化メモリ装置１０００、マイクロプロセッサ５０００とＩ／Ｏインターフェース６００に電力を供給する。
【００７２】
図１４のシステムは携帯用電子装置と非携帯用電子装置で利用されることができる。携帯用電子装置の場合には、電力供給４０００は典型的には一つ以上のバッテリーセルを含んでいる。ＰＲＡＭ装置のような相変化メモリ装置は不揮発性メモリ特性の観点においてバッテリー−電力アプリケーションに特に適する。携帯用電子装置の一例はノートブックコンピュータ、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式電話機、移動式電子メール処理装置及び移動式ゲーム機のような移動式通信装置を含む。非携帯用電子装置の例はコンピュータ、ネットワークサーバと固定された商用又は家庭用電力システム（ＡＣ電力システムなど）によって典型的に駆動される他のコンピュータ装置を含む。
【００７３】
上述した実施形態において、相変化メモリセル装置はワンタイムプログラマブル（ＯＴＰ）モードでイネーブルし、ＯＴＰモードにおいて選択的にイネーブルされかディセーブルされる相変化セル書き込みドライバを含む。これによって、セキュリティ情報は安全に擬似ＯＴＰメモリセルに記憶されることができる一方、セキュリティ情報は、初期プログラミング後、必要であれば、ＯＴＰモードの間書き込みドライバを選択的にイネーブルさせることによって変化されることができる。
【００７４】
本発明はその好適な実施形態と関連して説明したが、本発明はこれに限定されず、好適な実施形態の多様な変形と変更が当業者であれば自明であろう。したがって、本発明は記述された好適な実施形態に限定されず、本発明の思想と範囲は、添付の特許請求の範囲の記載に基づいて定められる。
【図面の簡単な説明】
【００７５】
【図１Ａ】セット状態での相変化メモリセルの概路図である。
【図１Ｂ】リセット状態での相変化メモリセルの概路図である。
【図２】相変化メモリセルのプログラミングの間温度特性を示す図である。
【図３】相変化メモリセルの抵抗特性を示す図である。
【図４】相変化メモリセルの書き込み回路と読み出し回路の回路図である。
【図５】本発明の好適な実施形態に係る不揮発性メモリ装置の回路構成図である。
【図６】本発明の好適な実施形態に係るアドレスデコーダの回路図である。
【図７】本発明の好適な実施形態に係るＯＴＰ保護制御器の回路図である。
【図８】本発明の好適な実施形態に係る不揮発性メモリ装置のＯＴＰ書き込み動作と読み出し動作を説明するためのタイミング図である。
【図９】本発明の好適な実施形態に係る不揮発性メモリ装置のＯＴＰ書き込み動作と読み出し動作を説明するためのタイミング図である。
【図１０】本発明の好適な実施形態に係る不揮発性メモリ装置のＯＴＰ書き込み動作と読み出し動作を説明するためのタイミング図である。
【図１１】本発明の好適な実施形態に係る不揮発性メモリ装置のＯＴＰ書き込み動作と読み出し動作を説明するためのタイミング図である。
【図１２】本発明の好適な実施形態に係るＯＴＰ保護制御器の記憶部回路図である。
【図１３】本発明の好適な実施形態に係るＯＴＰ保護制御器の記憶部回路図である。
【図１４】本発明の好適な実施形態に係る不揮発性メモリを含むシステムの回路構成図である。
【図１Ａ】
0005111839.tif 000005
【図１Ｂ】
0005111839.tif 000006
【図２】
0005111839.tif 000007
【図３】
0005111839.tif 000008
【図４】
0005111839.tif 000009
【図５】
0005111839.tif 000010
【図６】
0005111839.tif 000011
【図７】
0005111839.tif 000012
【図８】
0005111839.tif 000013
【図９】
0005111839.tif 000014
【図１０】
0005111839.tif 000015
【図１１】
0005111839.tif 000016
【図１２】
0005111839.tif 000017
【図１３】
0005111839.tif 000018
【図１４】
0005111839.tif 000019