(57)【特許請求の範囲】
【請求項１】
半導体基板に、直列接続された複数のメモリセルトランジスタと、直列接続された前記複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備え、
前記メモリセルトランジスタは、
前記半導体基板上の第１の絶縁膜と、
前記第１の絶縁膜上の電荷蓄積層と、
前記電荷蓄積層上の、アルミニウム酸化物である第２の絶縁膜と、
前記第２の絶縁膜上の第１の制御ゲート電極と、
前記第１の制御ゲート電極の両側の前記半導体基板中に形成される第１のソース／ドレイン領域を備え、
前記選択トランジスタは、
前記半導体基板上の第３の絶縁膜と、
前記第３の絶縁膜上の、アルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を含有する第４の絶縁膜と、
前記第４の絶縁膜上の第２の制御ゲート電極と、
前記第２の制御ゲート電極の両側の前記半導体基板中に形成される第２のソース／ドレイン領域を備え、
前記第４の絶縁膜中の前記４価カチオン元素、５価カチオン元素、Ｎ（窒素）の合算濃度が、前記第３の絶縁膜側で最大値をとる分布を有することを特徴とするＮＡＮＤ型不揮発性半導体メモリ装置。
【請求項２】
半導体基板に、直列接続された複数のメモリセルトランジスタと、直列接続された前記複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備え、
前記メモリセルトランジスタは、
前記半導体基板上の第１の絶縁膜と、
前記第１の絶縁膜上の電荷蓄積層と、
前記電荷蓄積層上の、アルミニウム酸化物である第２の絶縁膜と、
前記第２の絶縁膜上の第１の制御ゲート電極と、
前記第１の制御ゲート電極の両側の前記半導体基板中に形成される第１のソース／ドレイン領域を備え、
前記選択トランジスタは、
前記半導体基板上の第３の絶縁膜と、
前記第３の絶縁膜上の、アルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を含有する第４の絶縁膜と、
前記第４の絶縁膜上の第２の制御ゲート電極と、
前記第２の制御ゲート電極の両側の前記半導体基板中に形成される第２のソース／ドレイン領域を備え、
前記第３の絶縁膜と前記第４の絶縁膜との間に、アルミニウム酸化物であり、前記４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素を含有する、前記元素の濃度分布の半値幅で定義された膜厚が０．１ｎｍ以上１ｎｍ以下の第５の絶縁膜を有することを特徴とするＮＡＮＤ型不揮発性半導体メモリ装置。
【請求項３】
前記４価カチオン元素はＳｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｚｒ、Ｔｉから選ばれる少なくとも１種の元素であり、前記５価カチオン元素はＶ、Ｎｂ、Ｔａから選ばれる少なくとも１種の元素であることを特徴とする請求項１または請求項２記載のＮＡＮＤ型不揮発性半導体メモリ装置。
【請求項４】
前記４価カチオン元素の前記第４の絶縁膜中の濃度が０．０３≦Ｍ／（Ａｌ＋Ｍ）≦０．３（Ｍ＝４価カチオン元素）、前記５価カチオン元素の前記第４の絶縁膜中の濃度が０．０１５≦Ｍ／（Ａｌ＋Ｍ）≦０．１５（Ｍ＝５価カチオン元素）、前記Ｎ（窒素）の前記第４の絶縁膜中の濃度が０．０２≦Ｎ／（Ｏ＋Ｎ）≦０．４であることを特徴とする請求項１ないし請求項３いずれか一項記載のＮＡＮＤ型不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＮＯＳ型のメモリセルを有するＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリでは、メモリ容量の大容量化に伴い、メモリセルサイズの微細化が進行している。そのため、極微細セルでは、電荷蓄積層をフローティングゲート型から電荷トラップ機能を有する絶縁膜に変更したＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリが注目されている。
【０００３】
ＭＯＮＯＳ型メモリは、電荷を選択的に通過させるトンネル絶縁膜、電荷蓄積層および前記電荷蓄積層と制御ゲート電極間の電流を阻止するブロック絶縁膜が順次積層された構造を有している。そして、素子の簡略化、微細化が可能であることから、次世代メモリとして更なる微細化への検討が進められている。
【０００４】
現在、ＭＯＮＯＳ型メモリを用いた極微細セル実現に向けた検討として、これまでブロック絶縁膜として用いてきたシリコン酸化膜に変わって、更に誘電率の高い材料（Ｈｉｇｈ−ｋ材料）を導入する試みが検討されている。特に、アルミニウム酸化物膜はシリコン酸化膜に比べて誘電率が高く、かつ電荷保持特性において良好な性能を示すことから、次世代ブロック絶縁膜として実用化に向けた検討が行われている（例えば、非特許文献１）。
【非特許文献１】Ｊ−Ｓ．Ｌｅｅ，  ｅｔ  ａｌ．，ＳＳＤＭ（２００５）２００．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、アルミニウム酸化物膜をブロック絶縁膜とする高性能なＭＯＮＯＳ型のＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様のＮＡＮＤ型不揮発性半導体メモリ装置は、半導体基板に、直列接続された複数のメモリセルトランジスタと、直列接続された前記複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備え、前記メモリセルトランジスタは、前記半導体基板上の第１の絶縁膜と、前記第１の絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の、アルミニウム酸化物である第２の絶縁膜と、前記第２の絶縁膜上の第１の制御ゲート電極と、前記第１の制御ゲート電極の両側の前記半導体基板中に形成される第１のソース／ドレイン領域を備え、前記選択トランジスタは、前記半導体基板上の第３の絶縁膜と、前記第３の絶縁膜上の、アルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を含有する第４の絶縁膜と、前記第４の絶縁膜上の第２の制御ゲート電極と、前記第２の制御ゲート電極の両側の前記半導体基板中に形成される第２のソース／ドレイン領域を備え、前記第４の絶縁膜中の前記４価カチオン元素、５価カチオン元素、Ｎ（窒素）の合算濃度が、前記第３の絶縁膜側で最大値をとる分布を有することを特徴とすることを特徴とすることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、アルミニウム酸化物膜をブロック絶縁膜とする高性能なＭＯＮＯＳ型のＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
ＮＡＮＤ型不揮発性半導体メモリ装置では、メモリセルトランジスタ領域と、所望のメモリセルジスタを選択する選択トランジスタが配置される選択トランジスタ領域が設けられる。そして、作製工程数およびコスト削減のために、メモリセルトランジスタと選択トランジスタの構造をできるだけ共通化させる製造方法がとられている。直列に接続されるメモリセルトランジスタ列と選択トランジスタとの間隔は、集積度と誤書き込み等の電気的特性との兼ね合いで決められる。通常は、メモリセルトランジスタの制御ゲート電極部分と同間隔の、素子としては機能しないゲートダミーパターンを１個ないし数個介在させている。
【００１０】
ＭＯＮＯＳ型メモリのブロック絶縁膜にアルミニウム酸化物膜（以下、アルミニウム酸化物膜を代表して、Ａｌ２Ｏ３膜という表記も用いる）を用いる場合、選択トランジスタ領域にはその特性上、必ずしもアルミニウム酸化物膜は必須ではない。しかし、選択除去工程の増加、合わせズレによる特性ばらつき、および最大の懸念点であるアルミニウム酸化物膜のドライエッチング加工の困難さに起因するアルミニウム酸化物膜下のゲートＳｉＯ２の電気的特性劣化、等を避けなければならない。このため、選択トランジスタ領域はメモリトランジスタ領域と同じ、電極／Ａｌ２Ｏ３／ＳｉＮ／ＳｉＯ２構造（ＭＡＮＯＳ）あるいはＳｉＮを除去した電極／Ａｌ２Ｏ３／ＳｉＯ２構造（ＭＡＯＳ）となる。
【００１１】
前者の場合、電荷蓄積層であるＳｉＮによる電荷トラップは免れず、一方、後者においてもＡｌ２Ｏ３／ＳｉＯ２界面起因の電荷トラップが発生してしまう。いずれの場合もトランジスタの閾値シフトが大きいことから、閾値制御が困難であることが問題となる。したがって、ブロッキング絶縁膜にＡｌ２Ｏ３膜を用いた場合においても、選択トランジスタでの電荷トラップによる閾値シフトを低減させることが求められる。
【００１２】
本発明の実施の形態を説明する前に、本発明の基本原理について説明する。本発明者らは、ＮＡＮＤ型不揮発性半導体メモリ装置の選択トランジスタのゲート絶縁膜としてＡｌ２Ｏ３／ＳｉＯ２積層膜を用いた場合に、Ａｌ２Ｏ３中に４価カチオン元素あるいは５価カチオン元素あるいはＮを導入することによって、電荷トラップ量が低減することを見出した。その実験事実を以下に示す。
【００１３】
Ａｌ２Ｏ３／ＳｉＯ２積層膜への他元素添加による、電荷トラップ低減の有効性を示す要素実験として、まず、４価元素であるＳｉによる影響を調査した。最初に、現状のＭＡＯＳ（Ｍｏ電極／Ａｌ２Ｏ３／ＳｉＯ２／Ｓｉ）キャパシタのトラップ電荷密度を調べるために、ＳｉＯ２膜厚を固定して、Ａｌ２Ｏ３膜厚のみを変化させた試料の、電荷トラップ量と膜厚の関係を調査した。この際、６００℃および１０００℃の熱処理による影響を合わせて評価した。
【００１４】
図３は、Ａｌ２Ｏ３のシリコン酸化膜換算膜厚（Ｔｅｆｆ＿ＡｌＯ）とストレスとして１３ＭＶ／ｃｍ印加した後におけるＶｆｂ変化（ΔＶｆｂ）の関係を示すグラフである。Ｔｅｆｆ＿ＡｌＯとΔＶｆｂはアニール前後どちらにおいても切片ゼロとなる線形で表される。このことから、Ａｌ２Ｏ３／ＳｉＯ２／Ｓｉの電荷トラップはＡｌ２Ｏ３／ＳｉＯ２界面に存在する可能性が高いことが分かる。また、熱処理温度を高くするほどトラップ電荷密度（Ｎ）が低減されることが分かった。この一因として、アニールによるＡｌ２Ｏ３／ＳｉＯ２反応におけるＳｉの寄与を考え、Ａｌ２Ｏ３にあらかじめＳｉを添加した試料における、トラップ電荷への影響を調査した。
【００１５】
図４は、１０００℃の熱処理前後におけるＡｌ２Ｏ３中のＳｉ濃度（Ｓｉ／（Ｓｉ＋Ａｌ））とトラップ電荷密度（Ｎ）の関係を示すグラフである。熱処理前（ａｓ−ｄｅｐｏ．）の結果を見ると、Ｓｉ／（Ｓｉ＋Ａｌ）＝０．０３以上のＳｉを添加させると、トラップ電荷密度が大きく減少することが分かった。この結果から、Ａｌ２Ｏ３中にあらかじめＳｉを添加しても、トラップ電荷密度減少に十分効果があることが分かった。また、１０００℃の熱処理によって、更にトラップ電荷密度は低減した。これは、高温熱処理によってＳｉの寄与が増加したためだと考えられる。
【００１６】
以上から、熱処理によってＡｌ２Ｏ３中へＳｉを拡散させること、あるいはＡｌ２Ｏ３中にあらかじめＳｉを添加しておくことによって、ＭＡＯＳ構造で見られたトラップ電荷密度が大きく減少することが分かった。
【００１７】
以上の実験事実のみからはトラップ電荷密度の減少に寄与した欠陥の構造を同定することは出来ない。そこで発明者らはトラップ電荷密度の減少に寄与した欠陥を決定するため、α−Ａｌ２Ｏ３単位胞（２Ａｌ２Ｏ３＝１０原子が含まれる）の２ｘ２ｘ２倍セル（計１６Ａｌ２Ｏ３＝８０原子が含まれる）およびα−ＳｉＯ２単位胞（３ＳｉＯ２＝９原子が含まれる）の２ｘ２ｘ２倍セル（計２４ＳｉＯ２＝７２原子が含まれる）を基にしたスーパーセルを用いて第一原理スピン分極非局所近似密度汎関数法（ＳＰ−ＧＧＡ−ＤＦＴ法：Ｓｐｉｎ−Ｐｏｌａｒｉｚｅｄ  Ｇｅｎｅｒａｌｉｚｅｄ  Ｇｒａｄｉｅｎｔ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｄｅｎｓｉｔｙ  Ｆｕｎｃｔｉｏｎａｌ  Ｔｈｅｏｒｙ）計算を遂行した。
【００１８】
Ａｌ２Ｏ３系の計算では、このセルにＭ（Ｍ＝Ｓｉ，Ｈｆ）の置換型あるいは格子間型欠陥、およびこれらとＡｌ空孔（ＶＡｌ）・酸素空孔（ＶＯ）・格子間酸素（Ｏｉ）・置換窒素（ＮＯ）・格子間窒素（Ｎｉ）との欠陥対（複合体：ｃｏｍｐｌｅｘ）を導入し、各欠陥構造とそれらが電荷捕獲・放出した場合の準位を計算した。ＳｉＯ２系の計算では。Ｍ（Ｍ＝Ａｌ，  Ｇｅ，  Ｈｆ，  Ｐ，  Ａｓ）の置換型あるいは格子間型欠陥、およびこれらとＳｉ空孔（ＶＳｉ）・酸素空孔（ＶＯ）・格子間酸素（Ｏｉ）・置換窒素（ＮＯ）・格子間窒素（Ｎｉ）との欠陥対（複合体：ｃｏｍｐｌｅｘ）を導入した。荷電状態を変えた場合には、スーパーセル法に伴う過剰な双極子エネルギー利得分はＭａｋｏｖ−Ｐａｙｎｅ−Ｋａｎｔｏｒｏｖｉｃｈの方法に従って補正した。
【００１９】
図５および図６は、電子エネルギーを横軸に、状態密度を縦軸にとり、Ａｌ２Ｏ３中での各欠陥の種々の荷電状態のＫｏｈｎ−Ｓｈａｍ準位（一電子エネルギー準位）を示した図である。ＶＢはＡｌ２Ｏ３の価電子帯、ＣＢはおなじく伝導帯、ΔＥｖ（Ｓｉ）あるいはΔＥｖ（ＨｆＯ２）はＡｌ２Ｏ３の価電子帯とＳｉあるいはＨｆＯ２の価電子帯とのオフセット量、バンドギャップ中に現れる準位につけた塗りつぶした矢印は電子占有準位、白抜き矢印は電子非占有準位を示す。
【００２０】
図５にはＡｌ２Ｏ３にＳｉを導入した場合の一電子準位を示す。価電子帯（ＶＢ）端近傍がＯ２ｐ軌道で構成されているのは、今回検討したＡｌ２Ｏ３やＳｉＯ２に限らず酸化物では一般的である。まず、Ａｌ２Ｏ３／ＳｉＯ２膜のトラップ起源を考えた場合、電子を捕獲し、さらに捕獲した電子を安定化させる（デトラップしない）準位を形成することから、格子間酸素（Ｏｉ）およびＡｌ欠損（ＶＡｌ）の可能性が考えられる。
【００２１】
図７は、理論計算によるＯｉ、ＶＡｌ、およびＶＯの電荷捕獲準位を示す図である。ここで、図５あるいは図６に示したＫｏｈｎ−Ｓｈａｍ準位そのものからは、電荷の授受が可能か否かは一目で判断できるが、正確な電荷捕獲・放出準位はわからない。なぜなら、特にＡｌ２Ｏ３のようなイオン性物質においては、電荷捕獲・放出に伴い大きなエネルギー利得を伴う格子緩和が起こり、その考慮なしには欠陥準位は求められないからである。
【００２２】
発明者らは電荷捕獲・放出に伴う構造緩和前後の全エネルギーを比較することにより、正確な欠陥準位を決定した。図７の横軸は電子エネルギー（フェルミレベル）、縦軸は欠陥の生成エネルギーである。縦軸の正の値は吸熱反応、負の値は発熱反応を示す。各欠陥に対して水平線とそこから折れ曲がった直線が示してある。水平線部分は電荷中性状態での生成エネルギーであり、これはフェルミレベルに依らないため横軸に平行である。一方、電荷捕獲状態のエネルギーはフェルミレベルに大きく依存し、横軸の値に対して屈曲点をもつ振る舞いとなり、折れ線となる。各欠陥の各電荷状態について、水平線と右下がりの折れ線との差分が電子親和力であり、右上がりの折れ線との差分が正孔親和力に対応する。また、図中“０”と“−２”との間の屈曲点の横軸（フェルミレベル）の値と伝導帯下端（ＣＢＭ：ＭはＭｉｎｉｍｕｍで下端を表す）との差がアクセプターレベルに相当する。
【００２３】
この図によると、中性のＯｉはｇａｐ中にＯ２ｐの非占有軌道による電子の非占有準位を形成する。この非占有準位は中性状態では浅い（伝導帯下端に近い）が、電子を捕獲すると大きな格子緩和を起こし、負のＵ（ｎｅｇａｔｉｖｅ−Ｕ）効果によって大幅に安定化する。そのため、電子を捕獲してＯｉ２−になると、深い電子占有準位となり、安定化することが分かっている。また、中性のＶＡｌもＶＡｌに隣接する３つのＯのＯ２ｐの非占有軌道へ最大３個の電子を受容でき（ＶＡｌ３−）、そのレベルはＶＢＭから２ｅＶ以内の深いところにあることから、電子をトラップし、かつ電子をデトラップしにくいことが分かる。
【００２４】
さらにＡｌ２Ｏ３／ＳｉＯ２界面では、ＳｉＯ２中の欠陥生成も起こるはずであり、４価のＳｉと３価のＡｌの相互置換が置きやすいことも予想される。実際、発明者らの理論計算によるとＳｉＯ２中のＳｉサイトをＡｌが置換した場合（ＡｌＳｉ）においてもまた、ＳｉＯ２の価電子帯端にＡｌＳｉに隣接する１つのＯのＯ２ｐの非占有軌道による電子の非占有準位を形成し、電子トラップによって安定化することが分かっている。ここで、実験結果では、Ａｌ２Ｏ３／ＳｉＯ２は界面に電荷トラップが存在する可能性が高く、高温アニールによる電荷トラップ減少は、Ａｌ２Ｏ３／ＳｉＯ２のミキシングによるＳｉの影響である可能性があることが分かっている。このＳｉの寄与を第一原理計算結果と合わせて考えてみる。
【００２５】
Ａｌ２Ｏ３中にＳｉが添加され、Ａｌサイトが微量にＳｉで置換され（ＳｉＡｌ）、かつ酸素が適度に供給されて格子間酸素（Ｏｉ）を含む場合、ＯｉとＡｌサイトに置換したＳｉ（ＳｉＡｌ）が１：１の対をなすようにすることができる。ただし、これだけではこの欠陥対あたり電子１個分の非占有準位が残ってしまう。しかし、これに電子がトラップすると、ｇａｐ中の非占有準位は消滅し、酸素の非結合電子による準位へと安定化し、価電子帯端近傍に現れる。さらにＳｉ量を増加させると、ＯｉとＳｉＡｌが１：２の対を形成するようになる。この場合はこの欠陥対が形成されただけで、電極からの電荷注入なしにｇａｐ中準位が消滅してしまうため、電荷トラップ減少に大きく寄与する。一方で、ＳｉＡｌはＡｌ２Ｏ３のギャップ中にＳｉ３ｓｐの占有軌道による余剰電子を形成する。したがって、Ａｌ欠損が存在すると、この余剰電子はＡｌ欠損サイト（ＶＡｌ）にトラップされ、電荷補償欠陥対（ＶＡｌ−３ＳｉＡｌ）を形成し、エネルギー的に安定化することが分かっている。したがって、どちらの欠陥が形成された場合においてもＡｌ２Ｏ３中へのＳｉによって、電荷トラップは減少することが、理論計算により初めて明らかになった。
【００２６】
次に、窒素添加による効果について説明する。図５から、格子間窒素（Ｎｉ）あるいは酸素欠損サイトに置換した窒素（ＮＯ）のＮ２ｐ電子はどちらにおいてもＯ２ｐ電子よりも浅いため、Ａｌ２Ｏ３ギャップ中価電子帯上端のすぐ上あたりに電子占有準位を生じ、さらにＮＯでは空いた準位がその上側に１つ、Ｎｉでは詰まった準位が同じあたりにもう１つ形成される。そのため、Ａｌ２Ｏ３中にＡｌ欠損（ＶＡｌ）が存在すると、それよりも浅いところに形成されるＮＯあるいはＮｉの余剰電子はＶＡｌに移動し、おのおの２ＶＡｌ−３ＮＯ欠陥対あるいはＶＡｌ−Ｎｉ欠陥対となり安定化する。ただし、２ＶＡｌ−３ＮＯ欠陥対ではＮＯ起因の電子非占有準位が余剰に生じるので、３ＳｉＡｌ等との電荷補償が必要となることが分かる。
【００２７】
また、格子間酸素（Ｏｉ）が存在した場合、Ｏｉのような格子間アニオンは、格子間アニオンに配位しながら置換型拡散をすると考えると、ＮＯ＋Ｏｉ→ＯＯ＋Ｎｉの反応が進行する。さらにＮｉはもう１つのＮｉと出会うことでＮ２という非常に強いＮ≡Ｎを形成して安定化し、電子的にも不活性化してしまう。したがって、Ａｌ２Ｏ３中のＮによってもまた電荷トラップは減少することが、理論計算により初めて明らかになった。
【００２８】
また、図６では置換元素としてのＳｉとＨｆを比較している。典型元素であるＳｉに比べて高いエネルギーの５ｄ２６ｓ２の価電子をもつ遷移金属元素であるＨｆの場合でも、電子状態をみるとエネルギー的にも、Ｓｉと変わらない結果であることが、理論計算により初めて明らかになった。
【００２９】
また、５価の元素では、Ａｌ２Ｏ３中のＡｌサイトを置換した場合、格子間原子になった場合、いずれにおいても、ＳｉやＨｆに比べて余剰価電子が更に１個増え、Ａｌに比べては２個余剰である。この場合には、Ｏｉ−ＭＡｌ欠陥対および２ＶＡｌ−３ＭＡｌ（Ｍ＝５価カチオン）欠陥対は電荷を捕獲する必要なく電子的に不活性化されることが、理論計算により初めて明らかになった。
【００３０】
以上の結果から、選択ゲートであるＡｌ２Ｏ３／ＳｉＯ２のＡｌ２Ｏ３ギャップ中の電子準位を図８に示し、これに４価あるいは５価カチオン元素を添加した際の濃度によるバンド図の変化を図９（Ｍ／（Ｍ＋Ａｌ）＜０．０３：Ｍ＝４価カチオン元素の場合。５価カチオン元素の場合は半分の濃度で同等の効果が生じる）および図１０（（Ｍ／（Ｍ＋Ａｌ）≧０．０３：Ｍ＝４価カチオン元素の場合。５価カチオン元素の場合は半分の濃度で同等の効果が生じる）に示す。この結果から、Ｍ／（Ｍ＋Ａｌ）≧０．０３（Ｍ＝４価カチオン元素の場合。５価カチオン元素の場合は半分の濃度で同等の効果が生じる）で、より添加による効果が顕著に発現されることが分かる。
【００３１】
また、Ａｌ２Ｏ３／ＳｉＯ２のＡｌ２Ｏ３中にＮを添加した場合の電子準位を図１１（０．０２≦Ｎ／（Ｏ＋Ｎ）≦０．４）に示し、Ｎ添加がＡｌ２Ｏ３ギャップ中の電荷トラップの起源として考えられる格子間酸素およびＡｌ欠損に及ぼす寄与を図１２に示す。これら最適な添加濃度は、図５ないし図６で説明したように、Ａｌ２Ｏ３中の真性欠陥である格子間酸素（Ｏｉ）、Ａｌ欠損（ＶＡｌ）、および酸素欠損（ＶＯ）によるＡｌ２Ｏ３ギャップ中の余剰電子あるいは不足電子の数と、添加元素によってもたらされるＡｌ２Ｏ３ギャップ中の余剰電子あるいは不足電子の数とのバランスによって一義的に決定されているのである。
【００３２】
以上から、選択ゲートとしてＡｌ２Ｏ３／ＳｉＯ２積層膜を用いた場合に、Ａｌ２Ｏ３中に４価カチオン元素あるいは５価カチオン元素あるいはＮを導入することによって、電荷トラップ量が低減することを見出した。
【００３３】
以下、図面を用いて、発明者らにより見出された上記知見を適用したアルミニウム酸化物膜を用いた本発明の実施の形態について説明する。
【００３４】
（第１の実施の形態）
本発明の第１の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置は、半導体基板に、直列接続された複数のメモリセルトランジスタと、これらの直列接続された複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備えている。そして、このメモリセルトランジスタは、半導体基板上の第１の絶縁膜と、第１の絶縁膜上の電荷蓄積層と、電荷蓄積層上の、主要成分がアルミニウム酸化物である第２の絶縁膜と、第２の絶縁膜上の第１の制御ゲート電極と、第１の制御ゲート電極の両側の半導体基板中に形成される第１のソース／ドレイン領域を備えている。また、選択トランジスタは、半導体基板上の第３の絶縁膜と、第３の絶縁膜上の、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する第４の絶縁膜と、第４の絶縁膜上の第２の制御電極と、第２の制御ゲート電極の両側の前記半導体基板中に形成される第２のソース／ドレイン領域を備えることを特徴とする。
【００３５】
なお、ここで、第１の絶縁膜は、いわゆるトンネル絶縁膜であり、半導体基板と電荷蓄積層との間に挟まれ電荷を選択的に通過させる機能を有している。また、第２の絶縁膜は、いわゆるブロック絶縁膜であり、電荷蓄積層と第１の制御ゲート電極間の電流を阻止する機能を有している。また、本明細書中、絶縁膜の主要成分がアルミニウム酸化物であるとは、絶縁膜のバンド構造、換言すればバンドギャップ、がアルミニウム酸化物のそれで記述できることを意味する。つまり添加元素は、例えば欠陥準位を形成したり、価電子帯上端を上昇させたり伝導帯下端を下降させる、等によりアルミニウム酸化物のバンド構造を変調させる効果をもつだけである。また、元素が少量成分であるとは、その元素（原子）の絶縁膜中の原子濃度が小さく、アルミニウム酸化物のバンド構造自体を保てない程の変調は加えないことを意味する。
【００３６】
図２は、本実施の形態のＮＡＮＤ型不揮発性メモリ装置のチップレイアウト図である。このＮＡＮＤ型不揮発性メモリ装置１０は、周辺回路用トランジスタが配置される周辺回路領域１２と、メモリセルを含むコア領域１４とを有している。そして、コア領域１４は、さらにメモリセルトランジスタが配置されるメモリセルアレイ領域１６と、メモリセルアレイ領域１６に挟まれ、所望のメモリセルを選択するための選択トランジスタが配置される選択トランジスタ領域１８を有している。
【００３７】
図１は、図２の破線で示されるコア領域１４の一部の断面図である。ＮＡＮＤ型不揮発性メモリ装置１０においては、例えば、ｎ個（ｎは整数）のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎが隣接して配置されている。メモリセルトランジスタＭＴ１１〜ＭＴ１ｎのそれぞれは、隣接するメモリセルトランジスタＭＴ１１〜ＭＴ１ｎと、ソース領域およびドレイン領域を互いに共有しており、各メモリセルトランジスタＭＴ１１〜ＭＴ１ｎが直列に接続されている。図２のメモリセルアレイ領域１６には、このように直列接続されるメモリセルトランジスタの列が、平行に多数配列されている。
【００３８】
図１に示すように、このメモリセルトランジスタは、例えばシリコンである半導体基板１００上の、例えばＳｉＯ２膜である第１の絶縁膜１０２ａと、第１の絶縁膜１０２ａ上の、例えばシリコン窒化膜である電荷蓄積層１０４と、電荷蓄積層１０４上の、主要成分がアルミニウム酸化物である第２の絶縁膜１０６ａと、第２の絶縁膜１０６ａ上の、例えば窒化タンタルとタングステンの積層膜（ＴａＮ／Ｗ積層膜）である第１の制御ゲート電極１０８ａと、第１の制御ゲート電極１０８ａの両側の半導体基板１００中に、例えばＡｓやＰ等の不純物が導入されて形成されるソース／ドレイン領域１１０ａ、１１０ｂを備えている。なお、本実施の形態においては、第２の絶縁膜１０６ａは、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する。
【００３９】
そして、図１に示すように、直列接続されるメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの両端部に、それぞれ隣接して２つの選択トランジスタＳＴＳ１とＳＴＤ１が配置されている。選択トランジスタＳＴＳ１は、半導体基板１００上の、例えばＳｉＯ２膜である第３の絶縁膜１０２ｂと、第３の絶縁膜１０２ｂ上の、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する第４の絶縁膜１０６ｂと、第４の絶縁膜１０６ｂ上の、例えば窒化タンタルとタングステンの積層膜である第２の制御ゲート電極１０８ｂと、第２の制御ゲート電極１０８ｂの両側の半導体基板１００中に、例えばＡｓやＰ等の不純物が導入されて形成されるソース／ドレイン領域１１０ｃ、１１０ａを備える。ここで、本実施の形態においては、ドレイン領域１１０ａは隣接するメモリセルトランジスタ（図１中ではＭＴ１１）のソース領域１１０ａと共通化されているが、必ずしも、共通化されることは必須ではない。例えば、メモリセルトランジスタＭＴ１１と選択トランジスタＳＴＳ１の間に、ゲートダミーパターンが設けられる場合には、ソース／ドレイン領域は共通化されることはない。そして、選択ゲートトランジスタＳＴＳ１に隣接して、ソース領域１１０ｃ上にソース線コンタクト２２が配置されている。
【００４０】
一方、選択トランジスタＳＴＤ１は、メモリセルトランジスタ配列の他端に位置するメモリセルトランジスタＭＴ１ｎに隣接して配置されている。選択トランジスタＳＴＤ１は、半導体基板１００上の、例えばＳｉＯ２膜である第３の絶縁膜１０２ｂと、第３の絶縁膜１０２ｂ上の、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する第４の絶縁膜１０６ｂと、第４の絶縁膜１０６ｂ上の、例えば窒化タンタルとタングステンの積層膜である第２の制御電極１０８ｂと、第２の制御ゲート電極１０８ｂの両側の半導体基板１００中に、例えばＡｓやＰ等の不純物が導入されて形成されるソース／ドレイン領域１１０ｄ、１１０ｅを備える。ここで、本実施の形態においては、ソース領域１１０ｄは隣接するメモリセルトランジスタ（図１中ではＭＴ１ｎ）のドレイン領域１１０ｄと共通化されているが、必ずしも、共通化されることは必須ではないことは、選択トランジスタＳＴＳ１と同様である。そして、選択ゲートトランジスタＳＴＤ１に隣接して、ドレイン領域１１０ｅ上にビット線コンタクト２４が配置されている。
【００４１】
本実施の形態によれば、選択トランジスタＳＴＳ１、ＳＴＤ１のゲート絶縁膜の一部であるアルミニウム酸化物膜の電荷トラップ量を極めて低く抑制することが可能となる。したがって、メモリ動作中に選択トランジスタＳＴＳ１、ＳＴＤ１のゲート絶縁膜に電荷がトラップされることでトランジスタの閾値が変動し、メモリが誤動作することを防止することができる。したがって、信頼性の向上したＮＡＮＤ型不揮発性メモリ装置の実現が可能となる。また、本実施の形態によれば、選択トランジスタＳＴＳ１、ＳＴＤ１のゲート絶縁膜の一部であるアルミニウム酸化物膜を、トランジスタ特性の変動を懸念して剥離する必要がない。したがって、従来、アルミニウム酸化物膜を剥離するために設けられていた、端部のメモリセルトランジスタと選択トランジスタ間の合わせ余裕を不要とすることができる。したがって、ＮＡＮＤ型不揮発性メモリ装置のチップ面積を縮小させることが可能となる。また、アルミニウム酸化物膜の剥離工程で生ずる選択トランジスタのゲート絶縁膜へのダメージも回避できる。
【００４２】
本実施の形態において、例えばシリコン酸化膜で第１の絶縁膜１０２ａ（図１）および第３の絶縁膜１０２ｂの膜厚は３ｎｍから５ｎｍ程度である。また、例えばシリコン窒化膜である電荷蓄積層１０４の膜厚は１ｎｍから５ｎｍ程度である。また、第２の絶縁膜１０６ａ、第４の絶縁膜１０６ｂである４価あるいは５価元素が添加されたアルミニウム酸化物の膜厚は４ｎｍから１５ｎｍ程度である。
【００４３】
ここで、４価カチオン元素はＳｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｚｒ、Ｔｉから選ばれる少なくとも１種の元素であり、前記５価カチオン元素はＶ、Ｎｂ、Ｔａから選ばれる少なくとも１種の元素であることが望ましい。
【００４４】
本実施の形態において、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうちいずれか１種の元素が、第３の絶縁膜１０２ｂであるアルミニウム酸化物中に略均一に含有されていることが望ましい。これによって、バルク欠陥（電荷トラップ）低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜のアルミニウム酸化物／第３の絶縁膜界面近傍の欠陥（電荷トラップ）低減による閾値変化抑制の両方が達成できるからである。
【００４５】
また、本実施の形態において、４価カチオン元素、５価カチオン元素、Ｎ（窒素）の添加元素の合算濃度が、第３の絶縁膜側で最大値をとる分布を有するように濃度分布を調整してもよい。ここで、濃度とは単位体積あたりの原子数をいう。また、第３の絶縁膜側とは、第３の絶縁膜との界面からアルミニウム酸化物膜内にかけて分布する界面欠陥の存在する範囲の領域を意味するものとする。上記の膜厚範囲のアルミニウム酸化物膜を用いた場合には、おおよそ膜厚の１０％程度の範囲の領域に相当する。上述のように、アルミニウム酸化物中の電荷トラップとなる欠陥は、アルミニウム酸化物膜と下層の第３の絶縁膜の界面近傍に偏在する。また、バルク欠陥はアルミニウム酸化物膜中に略均一に存在する。したがって、上記添加元素の分布が、第３の絶縁膜側で最大値をとる分布とすることにより、最小の元素添加量で効果的に積層構造全体の欠陥を減らすことが可能である。また、濃度勾配を持たせることで応力緩和と格子不整合の低減も期待できる。
【００４６】
４価カチオン元素の第４の絶縁膜であるアルミニウム酸化物を主要成分とする膜中の濃度が０．０３≦Ｍ／（Ａｌ＋Ｍ）≦０．３（Ｍ＝４価カチオン元素）、５価カチオン元素の第４の絶縁膜中の濃度が０．０１５≦Ｍ／（Ａｌ＋Ｍ）≦０．１５（Ｍ＝５価カチオン元素）、Ｎ（窒素）の第４の絶縁膜中の濃度が０．０２≦Ｎ／（Ｏ＋Ｎ）≦０．４であることが望ましい。この範囲であれば、より電荷トラップ量の低減が可能であるからである。なお、ここで濃度とは測定箇所における原子数比（モル比）で表されるものとする。
【００４７】
また、本実施の形態においては、メモリセルトランジスタのブロック絶縁膜となる第１の絶縁膜１０２ａ（図１）および第３の絶縁膜１０２ｂとしてシリコン酸化膜を用いる場合を例に説明した。しかし、シリコン酸化膜以外にも、シリコン酸窒化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜で構成される積層膜(ＯＮＯ膜)を用いてもよい。
【００４８】
また、本実施の形態においては、メモリトランジスタの電荷蓄積層１０４（図１）としてシリコン窒化膜を用いる場合を例にあげた。その組成比は化学量論的組成を持つＳｉ３Ｎ４でも、膜中トラップ密度を増大させるためにＳｉリッチの組成を持つシリコン窒化膜でもよい。また、シリコン窒化膜以外に、高誘電率膜を用いることによって、電気的膜厚を薄くすることが可能であることから、電荷蓄積層の材料としてＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｔａから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物あるいは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことが出来る。
【００４９】
また、本実施の形態においては、第１および第２の制御ゲート電極の材料として、窒化タンタルとタングステンの積層膜を例にあげた。しかし、窒化タンタル以外にｎ＋型多結晶シリコン，ｐ＋型多結晶シリコンあるいはＡｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などの金属系導電材料を広く用いることができる。特に仕事関数の大きな金属系導電材料は、ブロック絶縁膜から制御ゲート電極へのリーク電流を低減できるため望ましい。また、本実施の形態においては、窒化タンタルと積層する層にタングステンを用いたが、それ以外にニッケルシリサイドやコバルトシリサイドといった低抵抗のフルシリサイドまたは金属系導電材料を広く用いることができる。
【００５０】
次に、本実施の形態のＮＡＮＤ型不揮発性メモリ装置の製造方法について図１３〜図１８を参照しつつ説明する。図１３〜図１８は、本実施の形態の製造方法を示す工程断面図である。ここでは、メモリセルトランジスタのうち、図１のソースコンタクト側端のメモリセルトランジスタＭＴ１１と選択トランジスタＳＴＳ１の断面を例に説明する。  
【００５１】
本実施の形態の製造方法は、半導体基板上に第１の絶縁膜および第３の絶縁膜を形成し、
第１の絶縁膜および第３の絶縁膜上に電荷蓄積層を堆積し、第３の絶縁膜上の電荷蓄積層を除去し、電荷蓄積層上に、主要成分がアルミニウム酸化物である第２の絶縁膜を形成し、
第３の絶縁膜上に、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する第４の絶縁膜を形成し、第２の絶縁膜上に第１の制御ゲート電極を形成し、第４の絶縁膜上に第２の制御ゲート電極を形成し、第１の制御ゲート電極の両側の前記半導体基板中に第１のソース／ドレイン領域を形成し、第２の制御ゲート電極の両側の前記半導体基板中に第２のソース／ドレイン領域を形成することを特徴とする。
【００５２】
なお、ここで第１の絶縁膜は、メモリセルトランジスタが形成される領域の半導体基板上に形成される絶縁膜を意味し、最終的にはメモリセルトランジスタのトンネル絶縁膜となる絶縁膜である。また、ここで第３の絶縁膜は、選択トランジスタが形成される領域の半導体基板上に形成される絶縁膜を意味し、最終的には選択トランジスタのゲート絶縁膜となる絶縁膜である。以降、第１の絶縁膜と第３の絶縁膜を同時に形成する製造方法を例に説明するが、第１の絶縁膜と第３の絶縁膜は、必ずしも同時に形成される必要はない。
【００５３】
まず、図１３に示すように、例えばＢ等の不純物がドーピングされた（１００）面を有するＰ型のシリコンの半導体基板１００上に、例えば熱酸化することにより、厚さ３ｎｍ〜５ｎｍ程度のシリコン酸化膜からなる第１の絶縁膜１０２ａおよび第２の絶縁膜１０２ｂを形成する。このトンネル酸化膜の形成は、熱酸化に限らず、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってもかまわない。なお、第１の絶縁膜１０２ａおよび第３の絶縁膜１０２ｂの形成に先立ち、半導体基板１００上に、公知のプロセスにより、シリコン酸化膜が埋め込まれた素子分離領域（図示せず）を形成する。次に、第１の絶縁膜１０２ａおよび第３の絶縁膜１０２ｂ上に、例えば、厚さ１ｎｍ〜５ｎｍ程度のシリコン窒化膜からなる電荷蓄積層１０４をＣＶＤ法等により堆積する。
【００５４】
次に、図１４に示すように、第３の絶縁膜１０２ｂ上の電荷蓄積層１０４を除去する。すなわち、後に選択トランジスタＳＴＳ１が形成される領域の絶縁膜上の電荷蓄積層１０４を選択的に除去する。例えば、第１の絶縁膜１０２ａ上をレジストでマスクした後に、ドライエッチングすることで選択的な除去が可能である。
【００５５】
次に、図１５に示すように、電荷蓄積層１０４上に、主要成分がアルミニウム酸化物である第２の絶縁膜１０６ａを形成する。また、第３の絶縁膜１０２ｂ上に、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する第４の絶縁膜１０６ｂを形成する。なお、ここでは第２の絶縁膜１０６ａと第４の絶縁膜１０６ｂを同時に同一組成の膜として形成する場合を例に示している。
【００５６】
第３および第４の絶縁膜である４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有するアルミニウム酸化物膜は、４価あるいは５価カチオン元素とＡｌのメタルターゲットあるいはそれらの酸化物ターゲットを用いたスパッタ法で形成する。スパッタガス条件としては、Ａｒ等の希ガス単独でも良いし、酸素あるいは窒素を適切な流量比で混合させた化成スパッタ法を用いても良い。アルミナ酸化物膜内の酸素欠損生成を抑制する観点からは、少なくとも酸素流量が制御されたスパッタ法を用いることが望ましい。
【００５７】
なお、この膜の製造方法はスパッタ法に限らず、ＣＶＤ法やＡＬＤ法、蒸着法、レーザーアブレーション法、ＭＢＥ法またこれらの手法を組み合わせた成膜方法も可能である。また、アルミニウム酸化物膜の一部または全部の膜厚を成膜した後、イオン注入法等により少量成分となる元素を導入しても良い。
【００５８】
また、この膜の形成は、例えば、電荷蓄積層形成後あるいはアルミニウム酸化物膜の一部または全部の膜厚を成膜した後、４価あるいは５価カチオン元素を微量に溶かした溶液でウエハーを流水あるいは浸漬し、溶液中の元素濃度、流水時間あるいは浸漬時間によって、付着量を制御したのち、熱処理によってアルミニウム酸化物膜内に導入することも出来る。
【００５９】
また、メモリトランジスタ領域の電荷蓄積層１０４、選択トランジスタ領域のゲート絶縁膜である第３の絶縁膜１０２ｂを形成する主要元素が４価あるいは５価カチオンから形成される場合、その上にアルミニウム酸化物膜の一部あるいは全部の膜厚を成膜した後、熱処理し、その熱処理温度によって界面反応速度と相互拡散速度を設定し、さらに熱処理時間を制御することにより、４価あるいは５価元素の膜中への拡散量を制御することもできる。例えば電荷蓄積層１０４がシリコン窒化膜、第３の絶縁膜がシリコン酸化膜で形成される場合、上記の方法によってアルミニウム酸化物中へＳｉの添加が可能である。
【００６０】
次に、図１６に示すように、第２の絶縁膜１０６ａ上および第４の絶縁膜１０６ｂ上に、ＴａＮ／Ｗ積層膜１０８を堆積する。このＴａＮ／Ｗ積層膜１０８は、Ｔａ（Ｎ（ＣＨ３）２）５、もしくはＴａ（Ｎ（ＣＨ３）２）５とＮＨ３を原料とするＣＶＤ法でＴａＮを形成し、引き続いてＷ（ＣＯ）６を原料とするＣＶＤ法でＷを形成する。なおこの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。またＣＶＤ法以外の例えばスパッタ法、ＡＬＤ法、蒸着法、レーザーアブレーション法、ＭＢＥ法またこれらの手法を組み合わせた成膜方法も採用することが可能である。
【００６１】
次に、図１７に示すように、公知のリソグラフィーおよびＲＩＥにより、メモリセルトランジスタＭＴ１１領域で、第１の制御ゲート電極１０８ａ、第２の絶縁膜１０６ａ、電荷蓄積膜１０４、第１の絶縁膜１０２ａをパターン形成する。同様に、選択トランジスタＳＴＳ１領域で、第２の制御ゲート電極１０８ｂ、第４の絶縁膜１０６ａ、第３の絶縁膜１０２ｂをパターニングする。
【００６２】
その後、図１８に示すように、第１の制御ゲート電極１０８ａをマスクに、例えば、Ａｓをイオン注入し、第１の制御ゲート電極１０８ａの両側の半導体基板１００中にｎ＋型の第１のソース／ドレイン領域１１０ａ、１１０ｂを形成する。また、第２の制御ゲート電極１０８ｂをマスクに、例えば、Ａｓをイオン注入し、第２の制御ゲート電極１０８ｂの両側の半導体基板１００中にｎ＋型の第２のソース／ドレイン領域１１０ｃ、１１０ａを形成する。ここでは、第１のソース／ドレイン領域１１０ａ、１１０ｂおよび第２のソース／ドレイン領域１１０ｃ、１１０ａを同時プロセスで形成する場合を例に示しているが、それぞれ別個のプロセスで形成するものであっても構わない。また、イオン注入は、拡散層位置や深さの制御のために、制御ゲート電極上に薄膜を堆積した後、あるいは制御ゲート電極の両側に側壁絶縁膜を形成した後に行われても構わない。
【００６３】
その後、周知の方法で配線等を形成して本実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置が形成される。
【００６４】
なお、本実施の形態では、選択トランジスタのゲート絶縁膜の一部に、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する絶縁膜を適用し、電荷トラップ量を低減する場合について述べたが、周辺トランジスタにも同様のゲート絶縁膜を適用することによって、同様の作用・効果が期待できる。
【００６５】
（第２の実施の形態）
本発明の第２の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置は、選択トランジスタの第３の絶縁膜と第４の絶縁膜との間に、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなり、前記元素の濃度分布の半値幅で定義された膜厚が０．１ｎｍ以上１ｎｍ以下の第５の絶縁膜を有する点、およびメモリセルトランジスタの電荷蓄積層と第２の絶縁膜との間にも上記同様の絶縁膜を有する点以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する記載については、記述を省略する。なお、上記の４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる第５の絶縁膜には、素子形成後には、それらの上に積層されたアルミニウム酸化膜と反応することにより、アルミニウムが拡散し、その酸化物が形成されている。ここで、元素の濃度とは、単位体積あたりの原子数をいう。
【００６６】
図１９は、本実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図である。図に示すように、選択トランジスタ（図ではＳＴＳ１）の第３の絶縁膜１０２ｂと第４の絶縁膜１０６ｂとの間に、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる第５の絶縁膜１１２ｂを有している。本実施の形態では、メモリセルトランジスタ（図ではＭＴ１１）の電荷蓄積層１０４と第２の絶縁膜１０６ａとの間にも第５の絶縁膜１１２ｂと同様の絶縁膜１１２ａが形成されている。
【００６７】
本実施の形態によれば、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１１２ａおよび第５の絶縁膜１１２ｂは、熱処理等による相互拡散によってアルミニウム酸化膜１０６ａおよび１０６ｂ中に添加されることになる。このように、添加元素を含む酸化膜を元々欠陥の多い異種絶縁膜界面に挿入することで、アルミニウム酸化物を主要成分とする第２の絶縁膜１０６ａの界面付近および第４の絶縁膜１０６ｂの界面付近にカチオン元素を導入することができ、効果的に積層構造全体の欠陥を減らすことが可能となり、閾値変化抑制が達成できる。また、この積層構造に熱処理を加えて添加元素を再分布させて、異種絶縁膜界面から連続的に濃度分布が変化し、かつ異種絶縁膜界面に最大濃度を有する濃度分布を持つようにしてもその効果は維持される。
【００６８】
なお、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物である絶縁膜１１２ａおよび第５の絶縁膜１１２ｂの膜厚は、０．１ｎｍ以上１ｎｍ以下であることが望ましい。これは、膜厚が０．１ｎｍよりも薄いと、異種絶縁膜界面に添加元素が面内方向で均一ではなくドット状に存在するようになり、微細セルではバラツキの起源となるからである。また、逆に１ｎｍを超えると実膜厚及び電気的膜厚の増加が無視できなくなり、選択トランジスタ微細化の障害となるからである。
【００６９】
なお、本実施の形態の製造方法においては、第１の実施の形態において、図１４に示した電荷蓄積層１０４の選択除去後に、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物である絶縁膜１１２ａおよび第５の絶縁膜１１２ｂを堆積する工程を挿入すればよい。堆積膜厚は例えば、０．１ｎｍ〜２ｎｍである。ここで、第５の絶縁膜１１２ｂの堆積は、例えば、４価あるいは５価元素のメタルターゲットあるいは酸化物ターゲットを用いたスパッタ法で形成することが可能である。なお、この膜の製造方法はスパッタ法に限らず、ＣＶＤ法やＡＬＤ法、蒸着法、レーザーアブレーション法、ＭＢＥ法またこれらの手法を組み合わせた成膜方法も可能である。あるいは、下地表面をラジカル窒化等することにより０．１〜１ｎｍの絶縁膜を形成しても良い。あるいは、窒素は格子不整合の大きな界面に偏析しやすいため、第５の絶縁膜１１２ｂの堆積後、あるいは第５の絶縁膜１１２ｂの上層を形成後に、適切な熱処理を施すことにより界面に０．１〜１ｎｍの絶縁膜を形成しても良い。なお、ここに記載した絶縁膜膜厚は、前記元素の濃度分布の半値幅で定義された膜厚である。
【００７０】
そして、本実施の形態によれば、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物である絶縁膜１１２ａおよび第５の絶縁膜１１２ｂから添加カチオン元素が上層のアルミニウム酸化物の絶縁膜に導入されることから、絶縁膜１１２ａおよび第５の絶縁膜１１２ｂの上にアルミニウム酸化物膜を堆積する際には、必ずしも少量成分となる元素を積極的に導入しなくても構わない。
【００７１】
（第３の実施の形態）
本発明の第３の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置は、選択トランジスタの第３の絶縁膜がシリコン酸化膜であり、アルミニウム酸化物を主要成分とする第４の絶縁膜との間に、シリコン酸窒化膜を有する以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する記載については、記述を省略する。
【００７２】
図２０は、本実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図である。図に示すように、図に示すように、選択トランジスタ（図ではＳＴＳ１）の第３の絶縁膜１０２ｂと第４の絶縁膜１０６ｂとの間に、シリコン酸窒化膜１１４を有している。
【００７３】
本実施の形態によれば、このように、窒素（Ｎ）含むシリコン酸窒化膜１１４を、元々欠陥の多い異種絶縁膜界面に挿入することで、アルミニウム酸化物を主要成分とする第４の絶縁膜１０６ｂの界面付近に窒素を導入でき、効果的に積層構造全体の欠陥を減らすことが可能となり、閾値変化抑制が達成できる。またこの積層構造に熱処理を加えて窒素を再分布させて、異種絶縁膜界面から連続的に濃度分布が変化し、かつ異種絶縁膜界面に最大濃度を有する濃度分布を持つようにしてもその効果は維持される。
【００７４】
ここで、シリコン酸窒化膜１１４の膜厚は、０．１ｎｍ以上１ｎｍ以下であることが望ましい。ここで窒化領域が０．１ｎｍよりも薄いと、異種絶縁膜界面にＮ原子が局所的に凝集した状態で存在することになり、微細セルではバラツキの起源となる。また逆に１ｎｍを超えると実膜厚及び電気的膜厚の増加が無視できなくなり、選択トランジスタの微細化の障害となるからである。
【００７５】
なお、本実施の形態の製造方法においては、第１の実施の形態において、第１および第３の絶縁膜をシリコン酸化膜で形成し、図１４に示した電荷蓄積層１０４の選択除去後に、ラジカル窒化等により、少なくとも選択トランジスタ領域の、シリコン酸化膜である第３の絶縁膜１０２ｂの上部をシリコン酸窒化膜１１４化すればよい。
【００７６】
そして、本実施の形態によれば、シリコン酸窒化膜１１４から窒素が上層のアルミニウム酸化物の絶縁膜に導入されることから、アルミニウム酸化物膜を堆積する際には、必ずしも電荷トラップ量低減のための少量成分となる元素を積極的に導入しなくても構わない。また本実施例ではメモリトランジスタ領域および選択トランジスタ領域のブロック絶縁膜に窒素が添加されていても良い。このときメモリトランジスタ領域では電荷蓄積層がシリコン窒化膜で形成されている場合、ブロック絶縁膜への窒素添加工程は素子特性にはほとんど影響を及ぼさない。
【００７７】
（第４の実施の形態）
本発明の第４の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置は、メモリセルトランジスタ領域に、電荷蓄積層としてのシリコン窒化膜（ＳｉＮ）層を有しないこと、それに代わって電荷蓄積層として機能させるアルミニウム酸化物層とその下地のシリコン酸化膜層との間には４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜を有しないこと以外は、第２の実施の形態と同様である。したがって、第２の実施の形態と重複する記載については、記述を省略する。
【００７８】
図２１は、本実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図である。図に示すように、メモリセルトランジスタＭＴ１１は、シリコン酸化膜からなる第１の絶縁膜１０２ａ、アルミニウム酸化物膜からなる第２の絶縁膜１０６ａと第１の制御ゲート電極１０８ａの積層構造で形成されている。ここで第２の絶縁膜１０６ａには、極力、４価カチオン元素、５価カチオン元素、Ｎ（窒素）が少量成分として含有されていないことが望ましい。一方、選択トランジスタＳＴＳ１は、シリコン酸化膜からなる第３の絶縁膜１０２ｂ、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる第５の絶縁膜１１２ｂ、主要成分がアルミニウム酸化物である第４の絶縁膜１０６ｂと第２の制御電極１０８ｂの積層構造で形成されている。なお、第５の絶縁膜１１２ｂには、素子形成後には第４の絶縁膜１０６ｂと反応することにより、アルミニウムが拡散し、その酸化物が形成されている。
【００７９】
本実施の形態よれば、選択トランジスタＳＴＳ１では第２の実施の形態と同様、電荷トラップ量を低減することが可能である。また、メモリセルトランジスタには、電荷蓄積層は明示的には形成していないが、上述の実験結果（図３、４）から分かるように、アルミニウム酸化物膜／シリコン酸化膜に形成される界面トラップが電荷を捕獲することによって、十分にメモリ機能を発現させることが可能である。
【００８０】
以下、本実施の形態の製造方法について、第１の実施の形態との相違点を中心に説明する。第１および第２の絶縁膜をシリコン酸化膜で形成した後に、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜を堆積する。その後、この絶縁膜をパターニングして選択トランジスタ領域のみに絶縁膜が残るようにする。その後、電荷蓄積層を形成せずに、アルミニウム酸化物膜を形成した後、第１の実施の形態の製造方法と同様の方法で、メモリセルトランジスタおよび選択トランジスタを形成すればよい。なお、上記の４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜には、素子形成後にはその上に積層されたアルミニウム酸化膜と反応することにより、アルミニウムが拡散し、その酸化物を形成するため、アルミニウム酸化物膜を堆積する際には、必ずしも少量成分となる元素を積極的に導入しなくても構わない。
【００８１】
（第５の実施の形態）
本発明の第５の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置は、選択トランジスタのシリコン酸化膜と主要成分がアルミニウム酸化物である絶縁膜との間に４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜を有する代わりに、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素を少量成分として含有するアルミニウム酸化物を用いること以外は、第４の実施の形態と同様である。したがって、第４の実施の形態および効果と重複する記載については、記述を省略する。
【００８２】
図２２は、本実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図である。図に示すように、メモリセルトランジスタＭＴ１１は、シリコン酸化膜からなる第１の絶縁膜１０２ａ、アルミニウム酸化物膜からなる第２の絶縁膜１０６ａと第１の制御ゲート電極１０８ａの積層構造で形成されている。ここで第２の絶縁膜１０６ａには、極力、４価カチオン元素、５価カチオン元素、Ｎ（窒素）が少量成分として含有されていないことが望ましい。また、選択トランジスタＳＴＳ１は、シリコン酸化膜からなる第３の絶縁膜１０２ｂ、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する第４の絶縁膜１０６ｂと第２の制御電極１０８ｂの積層構造で形成されている。
【００８３】
本実施の形態よれば、選択トランジスタＳＴＳ１では第１の実施の形態と同様、４価カチオン元素、５価カチオン元素のうちいずれか１種の元素がアルミニウム酸化物中に略均一に含有されているために、バルク欠陥（電荷トラップ）低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜界面近傍の欠陥（電荷トラップ）低減による閾値変化抑制の両方が達成できる。またバルク欠陥及び界面欠陥の分布に併せて添加元素も分布させることで最小の添加量で効果的に積層構造全体の欠陥を減らすことが可能である。具体的には選択トランジスタ領域において、アルミニウム酸化物膜／シリコン酸化膜界面で添加元素濃度が最大となるよう傾斜を持たせた分布が好ましい。濃度勾配を持たせることで応力緩和と格子不整合の低減も期待できる。また、メモリセルトランジスタには、電荷蓄積層は形成されていないが、第４の実施の形態同様、アルミニウム酸化物膜／シリコン酸化膜におけるトラップ電荷によって、十分にメモリ機能を発現させることが可能である。
【００８４】
以下、本実施の形態の製造方法について、第１の実施の形態との相違点を中心に説明する。選択トランジスタ領域の第２の絶縁膜１０２ｂ上に、マスク材を堆積させる。次に、メモリトランジスタ領域および選択トランジスタ領域に、アルミニウム酸化物膜を堆積させる。次に、選択トランジスタ領域のマスク材とともにマスク材上のアルミニウム酸化物膜を剥離することで、メモリセルトランジスタ領域の第２の絶縁膜１０６ａを形成する。
【００８５】
その後、メモリトランジスタ領域上にマスク材を堆積させ、メモリトランジスタ領域および選択トランジスタ領域上に４価あるいは５価元素とＡｌのメタルターゲットあるいはそれらの酸化物ターゲットを用いたスパッタ法で４価あるいは５価元素を添加したアルミニウム酸化物膜を形成した。なお、この膜の製造方法はスパッタ法に限らず、ＣＶＤ法やＡＬＤ法、蒸着法、レーザーアブレーション法、ＭＢＥ法またこれらの手法を組み合わせた成膜方法も可能であり、また、アルミニウム酸化物膜の一部または全部の膜厚を成膜した後、イオン注入法で導入しても良い。
【００８６】
その後、メモリトランジスタ領域上のアルミニウム酸化物膜をマスク材とともに剥離する。これによって、選択トランジスタ領域の第４の絶縁膜１０６ｂを形成する。その後は、第１の実施の形態と同様の製造方法でＮＡＮＤ型半導体不揮発性メモリ装置を形成する。
【００８７】
（第６の実施の形態）
本発明の第６の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置は、第１の実施の形態と比べると、メモリセルトランジスタのアルミニウム酸化物の第２の絶縁膜がアルミニウム酸化物膜でシリコン酸化膜を挟み込んだ３層構造のブロック絶縁膜であること、および選択トランジスタのアルミニウム酸化物の第４の絶縁膜がアルミニウム酸化物膜でシリコン酸化膜を挟み込んだ３層構造の絶縁膜であること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する記載については、記述を省略する。なお、上記のアルミニウム酸化物膜は、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有させた絶縁膜である。
【００８８】
図２３は、本実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図である。図に示すように、メモリセルトランジスタＭＴ１１のブロック絶縁膜は、アルミニウム酸化物の第２の絶縁膜１０６ａとアルミニウム酸化物の第２の絶縁膜１０６ｃでシリコン酸化膜１２６ａを挟み込んだ３層構造のブロック絶縁膜となっている。また、選択トランジスタＳＴＳ１のシリコン酸化膜１０２ｂの上に積層される絶縁膜は、アルミニウム酸化物の第４の絶縁膜１０６ｂとアルミニウム酸化物の第４の絶縁膜１０６ｄでシリコン酸化膜１２６ｂを挟み込んだ３層構造の絶縁膜となっている。
【００８９】
メモリセルトランジスタ領域では、トンネル絶縁膜１０２ａの膜厚は３ｎｍから５ｎｍ程度、電荷蓄積層１０４であるシリコン窒化膜の膜厚は１ｎｍないし５ｎｍ程度、ブロッキング絶縁膜である電荷蓄積層１０４上に形成された４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有させたアルミニウム酸化膜１０６ａの膜厚は４ｎｍないし１５ｎｍ程度、挟み込まれるシリコン酸化膜１２６ａの膜厚は１ｎｍから５ｎｍ程度、このシリコン酸化膜１２６ａ上に形成された４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有させたアルミニウム酸化膜１０６ｃの膜厚は４ｎｍないし１５ｎｍは程度である。
【００９０】
選択トランジスタ領域では、トンネル絶縁膜１０２ｂの膜厚は３ｎｍないし５ｎｍ程度、その上に形成される絶縁膜である４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有させたアルミニウム酸化膜１０６ｂの膜厚は４ｎｍないし１５ｎｍ程度、挟み込まれるシリコン酸化膜１２６ｂの膜厚は１ｎｍから５ｎｍ程度、このシリコン酸化膜１２６ｂ上に形成された４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有させたアルミニウム酸化膜１０６ｄの膜厚は４ｎｍないし１５ｎｍは程度である。
【００９１】
本実施の形態によれば、メモリトランジスタ領域のブロック絶縁膜に、所望の元素が添加されたアルミニウム酸化膜、シリコン酸化膜、所望の元素が添加されたアルミニウム酸化膜の積層膜を用いており、バルク欠陥（電荷トラップ）低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜界面近傍の欠陥（電荷トラップ）低減による閾値変化抑制の両方が達成できる。またバルク欠陥及び界面欠陥の分布に併せて添加元素も分布させることで最小の添加量で効果的に積層構造全体の欠陥を減らすことが可能である。さらに、アルミニウム酸化膜に比べて電子障壁の大きなシリコン酸化膜をブロック膜中央に配置することで、良好な電荷保持性能を確保することができる。
【００９２】
以下、本実施の形態の製造方法について、第１の実施の形態との相違点を中心に説明する。選択トランジスタ領域の電荷蓄積層１０４の除去後、所望の元素が添加されたアルミニウム酸化物膜、シリコン酸化膜、所望の元素が添加されたアルミニウム酸化物膜を順次形成する。シリコン酸化膜の形成方法として、多結晶シリコンの熱酸化あるいはラジカル酸化、ＴＤＭＡＳ（Ｔｒｉｓｄｉｍｅｔｈｙｌ  ａｍｉｎｏ  ｓｉｌａｎｅ）等の有機シリコンガスとオゾンを原料とするＡＬＤ法を用いてもよい。
【００９３】
その後、図１６に示す工程のように制御ゲート電極材料を堆積し、第１の実施の形態と同様の方法で、ＮＡＮＤ型半導体不揮発性メモリ装置を形成する。
【００９４】
（第７の実施の形態）
本発明の第７の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置は、メモリセルトランジスタおよび選択トランジスタのアルミニウム酸化物膜と、その上側あるいは下側で接するシリコン酸化膜あるいはシリコン窒化膜との間には、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜が存在すること以外は、第６の実施の形態と同様である。この積層構造によってメモリセルトランジスタのブロック絶縁膜にあたる部分は６層構造となる。プロセス簡便性から選択トランジスタの絶縁膜も本来のゲート絶縁膜であるシリコン酸化膜の上に接して上記６層構造の絶縁膜が存在することになる。したがって、第１および第６の実施の形態と重複する記載については、記述を省略する。
【００９５】
図２４は、本実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図である。図に示すように、メモリセルトランジスタＭＴ１１は、電荷蓄積層１０４と第１の制御電極１０８ａの間のブロック絶縁膜に相当する膜が、下層から４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１２０ａ、アルミニウム酸化物の第２の絶縁膜１０６ａ、４価カチオン元素、５価カチオン元素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１２０ｃ、シリコン酸化膜１２６ａ、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素のからなる絶縁膜１２０ｅ、アルミニウム酸化物の第２の絶縁膜１０６ｃの６層構造になっている。なお、絶縁膜１２０ａ、１２０ｃ、１２０ｅには、素子形成後には第２の絶縁膜１０６ａ、１０６ｃと反応することにより、アルミニウムが拡散し、その酸化物が形成されている。
【００９６】
選択トランジスタＳＴＳ１は、トンネル酸化膜１０２ｂと第１の制御電極１０８ｂの間の絶縁膜が、下層から４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１２０ｂ、アルミニウム酸化物の第４の絶縁膜１０６ｂ、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１２０ｄ、シリコン酸化膜１２６ｂ、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１２０ｆ、アルミニウム酸化物の第４の絶縁膜１０６ｄの６層構造になっている。なお、絶縁膜１２０ｂ、１２０ｄ、１２０ｆには、素子形成後には第４の絶縁膜１０６ｄと反応することにより、アルミニウムが拡散し、その酸化物が形成されている。
【００９７】
メモリセルトランジスタ領域では、トンネル絶縁膜１０２ａの膜厚は３ｎｍないし５ｎｍ程度、電荷蓄積層１０４であるシリコン窒化膜の膜厚は１ｎｍないし５ｎｍ程度、シリコン窒化膜上に形成された４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１２０ａの膜厚が０．１ｎｍないし１ｎｍ程度、この絶縁膜１２０ａ上に形成されたアルミニウム酸化膜１０６ａの膜厚は４ｎｍないし１５ｎｍ程度、このアルミニウム酸化膜１０６ａの上に形成された４価カチオン元素、５価カチオン元素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１２０ｃの膜厚が０．１ｎｍないし１ｎｍ程度、この絶縁膜１２０ｃ上に形成されたシリコン酸化膜１２６ａの膜厚は１ｎｍから５ｎｍ程度、このシリコン酸化膜上に形成された４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物からなる絶縁膜１０２ｅの膜厚が０．１ｎｍないし１ｎｍ程度、この絶縁膜１０２ｅ上に形成されたアルミニウム酸化膜１０６ｃの膜厚は４ｎｍないし１５ｎｍ程度である。
【００９８】
選択トランジスタ領域では、トンネル絶縁膜１０２ｂの上の電荷蓄積層であるシリコン窒化膜が存在しない以外は、メモリセルトランジスタ領域と同じ製造工程で形成されるため、６層積層順序ならびに膜厚構成は同じである。
【００９９】
本実施の形態によれば、メモリトランジスタ領域のブロック絶縁膜に、所望の元素が好適な濃度分布で添加されたアルミニウム酸化膜、シリコン酸化膜、所望の元素が好適な濃度分布で添加されたアルミニウム酸化膜の積層膜を用いている。このため、バルク欠陥（電荷トラップ）低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜界面近傍の欠陥（電荷トラップ）低減による閾値変化抑制の両方が達成できる。またバルク欠陥及び界面欠陥の分布に併せて添加元素も分布させることで最小の添加量で効果的に積層構造全体の欠陥を減らすことが可能である。さらに、アルミニウム酸化膜に比べて電子障壁の大きなシリコン酸化膜をブロック膜中央に配置することで、良好な電荷保持性能を確保することができる。
【０１００】
以下、本実施の形態の製造方法について、第１および第６の実施の形態との相違点を中心に説明する。選択トランジスタ領域の電荷蓄積層１０４の除去後、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物、アルミニウム酸化物膜、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物、シリコン酸化膜、４価カチオン元素、５価カチオン元素、窒素のうち少なくとも１種の元素の酸窒化物または酸化物、アルミニウム酸化物膜、の６層構造を順次形成する。
【０１０１】
その後、図１６に示す工程のように制御ゲート電極材料を堆積し、第１の実施の形態と同様の方法で、ＮＡＮＤ型半導体不揮発性メモリ装置を形成する。
【０１０２】
（第８の実施の形態）
本発明の第８の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置は、メモリセルトランジスタの第１の絶縁膜（トンネル絶縁膜）と、電荷蓄積層との間に、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する絶縁膜と、その上層のシリコン酸化膜が介在する以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する記載については、記述を省略する。本実施例はトンネル絶縁膜として公知のシリコン酸化膜／シリコン窒化膜（酸窒化膜）／シリコン酸化膜構造、いわゆるＯＮＯ構造のシリコン窒化膜（酸窒化膜）を主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する絶縁膜に置換した構造に対応する。すなわち、トンネル絶縁膜の改善を目的とした実施の形態であり、実施の形態１ないし７で示したブロック膜あるいは電荷捕獲層の改善とは目的が異なる。したがって、実施の形態１ないし７で示したメモリセルトランジスタのトンネル絶縁膜および選択トランジスタのゲート絶縁膜すべてに、そのまま適用可能である。
【０１０３】
図２５は、本実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図である。図に示すように、メモリセルトランジスタＭＴ１１は、第１の絶縁膜１０２ａと電荷蓄積層１０４との間に、主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する絶縁膜１３０ａと、その上層のシリコン酸化膜１３２が介在する。すなわち、トンネル絶縁膜が第１の絶縁膜１０２ａと所望の元素が好適な濃度分布で添加されたアルミニウム酸化膜１３０ａとシリコン酸化膜１３２との３層積層構造となっている。選択トランジスタＳＴＳ１は、第１の絶縁膜１０２ｂと、その上に形成された主要成分がアルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を少量成分として含有する絶縁膜１３０ｂとの２層積層構造となっている。
【０１０４】
メモリトランジスタ領域では、トンネル絶縁膜１０２ａであるシリコン基板上のシリコン酸化の膜厚は１ｎｍないし４ｎｍ程度、その上の４価あるいは５価元素あるいは窒素が添加されたアルミニウム酸化膜１３０ａの膜厚は１ｎｍないし５ｎｍ程度、その上のシリコン酸化膜１３２の膜厚は１ｎｍないし４ｎｍ程度、電荷蓄積層１０４であるシリコン窒化膜の膜厚は１ｎｍないし５ｎｍ程度、ブロック絶縁膜である４価あるいは５価元素あるいは窒素が添加されたアルミニウム酸化膜１０６ａの膜厚は４ｎｍから１５ｎｍ程度である。
【０１０５】
選択トランジスタ領域では、トンネル絶縁膜１０２ｂの膜厚は３ｎｍないし５ｎｍ程度、ブロック絶縁膜である４価あるいは５価元素が添加されたアルミニウム酸化膜１０６ａの膜厚は４ｎｍないし１５ｎｍ程度である。
【０１０６】
本実施の形態によれば、メモリトランジスタ領域のトンネル絶縁膜に、シリコン酸化膜、所望の元素が好適な濃度分布で添加されたアルミニウム酸化膜、シリコン酸化膜の積層膜を用いている。このため、バルク欠陥（電荷トラップ）低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜界面近傍の欠陥（電荷トラップ）低減による閾値変化抑制の両方が達成できる。またバルク欠陥及び界面欠陥の分布に併せて添加元素も分布させることで最小の添加量で効果的に積層構造全体の欠陥を減らすことが可能である。具体的にはアルミニウム酸化膜とシリコン酸化膜との界面で添加元素濃度が最大となるよう傾斜を持たせた分布が好ましい。濃度勾配を持たせることで応力緩和と格子不整合の低減も期待できる。さらに、シリコン酸化膜に比べて電子障壁の小さなアルミニウム酸化膜をブロック膜中央に配置することで、トンネル膜として良好な書き込み消去性能を確保することができる。
【０１０７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、ＮＡＮＤ型不揮発性半導体メモリ装置、その製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされるＮＡＮＤ型不揮発性半導体メモリ装置、その製造方法等に関わる要素を適宜選択して用いることができる。
【０１０８】
また、半導体基板として、シリコン（Ｓｉ）を例に説明したが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、インジウムアンチモン（ＩｎＳｂ）等、あるいは、それらに歪を加えた基板を用いることが可能である。
【０１０９】
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。
【０１１０】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１１１】
【図１】第１の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図。
【図２】第１の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置のチップレイアウト図。
【図３】Ａｌ２Ｏ３の酸化膜換算膜厚とストレス印加後のＶｆｂ変化の関係を示すグラフ。
【図４】熱処理前後におけるＡｌ２Ｏ３中のＳｉ濃度とトラップ電荷密度の関係を示すグラフ。
【図５】Ａｌ２Ｏ３中での各欠陥の種々の荷電状態のＫｏｈｎ−Ｓｈａｍ準位を示した図。
【図６】Ａｌ２Ｏ３中での各欠陥の種々の荷電状態のＫｏｈｎ−Ｓｈａｍ準位を示した図。
【図７】理論計算によるＯｉ、ＶＡｌ、およびＶＯの電荷捕獲準位を示す図。
【図８】Ａｌ２Ｏ３／ＳｉＯ２のＡｌ２Ｏ３ギャップ中の電子準位を示す図。
【図９】Ａｌ２Ｏ３／ＳｉＯ２のＡｌ２Ｏ３に４価あるいは５価カチオン元素を添加した際の濃度によるバンド図の変化を示す図。
【図１０】Ａｌ２Ｏ３／ＳｉＯ２のＡｌ２Ｏ３に４価あるいは５価カチオン元素を添加した際の濃度によるバンド図の変化を示す図。
【図１１】Ａｌ２Ｏ３／ＳｉＯ２のＡｌ２Ｏ３中にＮを添加した場合の電子準位を示す図。
【図１２】Ｎ添加が格子間酸素およびＡｌ欠損に及ぼす寄与を示す図。
【図１３】第１の実施の形態のＮＡＮＤ型不揮発性メモリ装置の製造方法を示す工程断面図。
【図１４】第１の実施の形態のＮＡＮＤ型不揮発性メモリ装置の製造方法を示す工程断面図。
【図１５】第１の実施の形態のＮＡＮＤ型不揮発性メモリ装置の製造方法を示す工程断面図。
【図１６】第１の実施の形態のＮＡＮＤ型不揮発性メモリ装置の製造方法を示す工程断面図。
【図１７】第１の実施の形態のＮＡＮＤ型不揮発性メモリ装置の製造方法を示す工程断面図。
【図１８】第１の実施の形態のＮＡＮＤ型不揮発性メモリ装置の製造方法を示す工程断面図。
【図１９】第２の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図。
【図２０】第３の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図。
【図２１】第４の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図。
【図２２】第５の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図。
【図２３】第６の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図。
【図２４】第７の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図。
【図２５】第８の実施の形態のＮＡＮＤ型不揮発性半導体メモリ装置の断面図。
【符号の説明】
【０１１２】
１００      半導体基板
１０２ａ    第１の絶縁膜
１０２ｂ    第３の絶縁膜
１０４      電荷蓄積層
１０６ａ、ｃ    第２の絶縁膜
１０６ｂ、ｄ    第４の絶縁膜
１０８ａ    第１の制御ゲート電極
１０８ｂ    第２の制御ゲート電極
１１２ｂ    第５の絶縁膜
【図１】
0005295606.tif 000002
【図２】
0005295606.tif 000003
【図３】
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【図４】
0005295606.tif 000005
【図５】
0005295606.tif 000006
【図６】
0005295606.tif 000007
【図７】
0005295606.tif 000008
【図８】
0005295606.tif 000009
【図９】
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【図１０】
0005295606.tif 000011
【図１１】
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【図１２】
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【図１３】
0005295606.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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