(57)【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第１の正規領域と第２の正規領域との間に、第１の冗長領域及び第２の冗長領域を配置し、
上記第１の正規領域のビット線上のデータ信号を検出して第１のデータ線に出力する第１のセンスアンプと、
上記第２の正規領域のビット線上のデータ信号を検出して第２のデータ線に出力する第２のセンスアンプと、
上記第１の冗長領域のビット線と上記第２の冗長領域のビット線のいずれか１つを選択する第１のスイッチ回路と、
上記第１の冗長領域のビット線と上記第２の冗長領域のビット線のいずれか１つを選択する第２のスイッチ回路と、
上記第１のスイッチ回路に接続された上記第１の冗長領域又は上記第２の冗長領域のビット線上のデータ信号を検出して第３のデータ線に出力する第３のセンスアンプと、
上記第２のスイッチ回路に接続された上記第２の冗長領域又は上記第１の冗長領域のビット線上のデータ信号を検出して第４のデータ線に出力する第４のセンスアンプと、
上記第１のデータ線と上記第３のデータ線のいずれか１つを選択する第１の選択手段と、
上記第２のデータ線と上記第４のデータ線のいずれか１つを選択する第２の選択手段とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記第１の選択手段が上記第３のセンスアンプ及び上記第１のスイッチ回路を介して上記第１の冗長領域のビット線を選択しているとき、上記第２の選択手段が上記第４のセンスアンプ及び上記第２のスイッチ回路を介して上記第１の冗長領域のビット線を選択することを禁止するように制御し、上記第１の選択手段が上記第３のセンスアンプ及び上記第１のスイッチ回路を介して上記第２の冗長領域のビット線を選択しているとき、上記第２の選択手段が上記第４のセンスアンプ及び上記第２のスイッチ回路を介して上記第２の冗長領域のビット線を選択することを禁止するように制御し、
上記第２の選択手段が上記第４のセンスアンプ及び上記第２のスイッチ回路を介して上記第１の冗長領域のビット線を選択しているとき、上記第１の選択手段が上記第３のセンスアンプ及び上記第１のスイッチ回路を介して上記第１の冗長領域のビット線を選択することを禁止するように制御し、上記第２の選択手段が上記第４のセンスアンプ及び上記第２のスイッチ回路を介して上記第２の冗長領域のビット線を選択しているとき、上記第１の選択手段が上記第３のセンスアンプ及び上記第１のスイッチ回路を介して上記第２の冗長領域のビット線を選択することを禁止するように制御する制御手段をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記メモリセルアレイの各メモリセルと、上記各センスアンプと、上記各スイッチ回路と、上記各選択手段とを、上記各ワード線と平行な方向に繰り返し並置したことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−４参照。）。
【０００３】
また、従来技術に係る不揮発性半導体記憶装置においても、一般に、メモリチップの歩留まりを実用的な水準に保持することが難しく、この歩留まり低下の主要因である欠陥（又は不良）メモリやワード線のショートを救済するために、欠陥メモリセルを回路的に置換できる予備的な「冗長領域のメモリセル」をあらかじメモリアレイ内に配置する冗長回路構成を採用している（例えば、非特許文献５−９参照。）。
【０００４】
例えば、特許文献６においては、冗長回路の面積増加を招くことなく、冗長効率を上げるために、サブビット線に複数、例えば４個、８個のメモリトランジスタＭＴが接続されてなる正規メモリストリングＤＮＲＳＧをマトリクス状に配置したフラッシュメモリにおいて、冗長メモリストリングＲＤＮＲＳＧを構成する冗長メモリトランジスタＴＭＴの数を正規メモリストリングＤＮＲＳＧを構成するメモリトランジスタＭＴの数より少なく（２個に）なるように構成することが開示されている。このように構成することで、少ない冗長回路の面積で、従来技術より多いワード線不良を救済できる。
【０００５】
また、例えば、特許文献７においては、不揮発性半導体記憶装置のブロックデコーダのレイアウト面積を小さくするために、フラッシュメモリのデコーダ回路において、通常の１ストリングより短いブロック同士のＮＤＥＮ（最終段のバッファの低電位側の電源回路）を共有することが開示されている。これにより、従来技術と同じ動作が実現できるとともに、ブートブロック部のブロックデコーダのレイアウト面積の削減を実現できる。また、不良で多いパターンがワード線２本〜数本のショートやセルの単ビット不良の場合、冗長ブロックは通常の１ストリングより小さく構成したほうが冗長効率がよい。このような場合に冗長ブロックのブロックデコーダに当該構成を用いれば冗長部のデコーダを小さくレイアウトできる。
【０００６】
【特許文献１】特開平９−１４７５８２号公報。
【特許文献２】特開２０００−２８５６９２号公報。
【特許文献３】特開２００３−３４６４８５号公報。
【特許文献４】特開２００１−０２８５７５号公報。
【特許文献５】特開平９−２０４７９６号公報。
【特許文献６】特開平１０−２４１３９６号公報。
【特許文献７】特開平１０−２４１３８９号公報。
【特許文献８】特開２０００−１２３５８９号公報。
【特許文献９】特開２００１−１１８３９３号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
さらに、ある従来例に係る不揮発性半導体記憶装置において、コラム冗長の冗長効率を上げるために、１本のビット線の不良を救済するために。３２本のビット線を同時にスペアビットに書き換えていたために救済効率が非常に悪いという問題点があった。
【０００８】
本発明の目的は以上の問題点を解決し、冗長領域のメモリセルを有する不揮発性半導体記憶装置において、従来技術に比較して大幅に冗長効率を上げることができる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
第１の発明に係る不揮発性半導体記憶装置は、
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第１の正規領域と第２の正規領域との間に、冗長領域を配置し、
上記第１の正規領域のビット線上のデータ信号を検出して第１のデータ線に出力する第１のセンスアンプと、
上記第２の正規領域のビット線上のデータ信号を検出して第２のデータ線に出力する第２のセンスアンプと、
上記冗長領域のビット線上のデータ信号を検出して第３のデータ線に出力する第３のセンスアンプと、
上記第１のデータ線と上記第３のデータ線のいずれか１つを選択する第１の選択手段と、
上記第２のデータ線と上記第３のデータ線のいずれか１つを選択する第２の選択手段とを備えたことを特徴とする。
【００１０】
上記不揮発性半導体記憶装置において、上記第１の選択手段が上記第３のデータ線を選択しているとき、上記第２の選択手段が上記第２のデータ線を選択するように制御し、上記第２の選択手段が上記第３のデータ線を選択しているとき、上記第１の選択手段が上記第１のデータ線を選択するように制御する制御手段をさらに備えたことを特徴とする。
【００１１】
第２の発明に係る不揮発性半導体記憶装置は、
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第１の正規領域と第２の正規領域との間に、第１の冗長領域及び第２の冗長領域を配置し、
上記第１の正規領域のビット線上のデータ信号を検出して第１のデータ線に出力する第１のセンスアンプと、
上記第２の正規領域のビット線上のデータ信号を検出して第２のデータ線に出力する第２のセンスアンプと、
上記第１の冗長領域のビット線上のデータ信号を検出して第３のデータ線に出力する第３のセンスアンプと、
上記第２の冗長領域のビット線上のデータ信号を検出して第４のデータ線に出力する第４のセンスアンプと、
上記第１のデータ線と上記第３のデータ線と上記第４のデータ線のいずれか１つを選択する第１の選択手段と、
上記第２のデータ線と上記第３のデータ線と上記第４のデータ線のいずれか１つを選択する第２の選択手段とを備えたことを特徴とする。
【００１２】
上記不揮発性半導体記憶装置において、上記第１の選択手段が上記第３のデータ線を選択しているとき、上記第２の選択手段が上記第３のデータ線を選択することを禁止するように制御し、上記第１の選択手段が上記第４のデータ線を選択しているとき、上記第２の選択手段が上記第４のデータ線を選択することを禁止するように制御し、上記第２の選択手段が上記第３のデータ線を選択しているとき、上記第１の選択手段が上記第３のデータ線を選択することを禁止するように制御し、上記第２の選択手段が上記第４のデータ線を選択しているとき、上記第１の選択手段が上記第４のデータ線を選択することを禁止するように制御する制御手段をさらに備えたことを特徴とする。
【００１３】
第３の発明に係る不揮発性半導体記憶装置は、
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第１の正規領域と第２の正規領域との間に、第１の冗長領域及び第２の冗長領域を配置し、
上記第１の正規領域のビット線上のデータ信号を検出して第１のデータ線に出力する第１のセンスアンプと、
上記第２の正規領域のビット線上のデータ信号を検出して第２のデータ線に出力する第２のセンスアンプと、
上記第１の冗長領域のビット線と上記第２の冗長領域のビット線のいずれか１つを選択する第１のスイッチ回路と、
上記第１の冗長領域のビット線と上記第２の冗長領域のビット線のいずれか１つを選択する第２のスイッチ回路と、
上記第１のスイッチ回路に接続された上記第１の冗長領域又は上記第２の冗長領域のビット線上のデータ信号を検出して第３のデータ線に出力する第３のセンスアンプと、
上記第２のスイッチ回路に接続された上記第２の冗長領域又は上記第１の冗長領域のビット線上のデータ信号を検出して第４のデータ線に出力する第４のセンスアンプと、
上記第１のデータ線と上記第３のデータ線のいずれか１つを選択する第１の選択手段と、
上記第２のデータ線と上記第４のデータ線のいずれか１つを選択する第２の選択手段とを備えたことを特徴とする。
【００１４】
上記不揮発性半導体記憶装置において、上記第１の選択手段が上記第３のセンスアンプ及び上記第１のスイッチ回路を介して上記第１の冗長領域のビット線を選択しているとき、上記第２の選択手段が上記第４のセンスアンプ及び上記第２のスイッチ回路を介して上記第１の冗長領域のビット線を選択することを禁止するように制御し、上記第１の選択手段が上記第３のセンスアンプ及び上記第１のスイッチ回路を介して上記第２の冗長領域のビット線を選択しているとき、上記第２の選択手段が上記第４のセンスアンプ及び上記第２のスイッチ回路を介して上記第２の冗長領域のビット線を選択することを禁止するように制御し、
上記第２の選択手段が上記第４のセンスアンプ及び上記第２のスイッチ回路を介して上記第１の冗長領域のビット線を選択しているとき、上記第１の選択手段が上記第３のセンスアンプ及び上記第１のスイッチ回路を介して上記第１の冗長領域のビット線を選択することを禁止するように制御し、上記第２の選択手段が上記第４のセンスアンプ及び上記第２のスイッチ回路を介して上記第２の冗長領域のビット線を選択しているとき、上記第１の選択手段が上記第３のセンスアンプ及び上記第１のスイッチ回路を介して上記第２の冗長領域のビット線を選択することを禁止するように制御する制御手段をさらに備えたことを特徴とする。
【００１５】
第４の発明に係る不揮発性半導体記憶装置は、
複数のビット線と複数のワード線との各交差点においてメモリセルを接続してなる不揮発性のメモリセルアレイにおいて、正規領域と、上記正規領域の不良時に代替となる冗長領域とを備えるとともに、上記正規領域及び上記冗長領域のビット線上のデータ信号を検出してデータ線に出力するセンスアンプを備えた不揮発性半導体記憶装置において、
第１の冗長領域と第２の冗長領域との間に、第１の正規領域を配置し、
上記第１の正規領域のビット線上のデータ信号を検出して第１のデータ線に出力する第１のセンスアンプと、
上記第１の冗長領域のビット線上のデータ信号を検出して第２のデータ線に出力する第２のセンスアンプと、
上記第２の冗長領域のビット線上のデータ信号を検出して第３のデータ線に出力する第３のセンスアンプと、
上記第１のデータ線と上記第２のデータ線と上記第３のデータ線のいずれか１つを選択する第１の選択手段とを備えたことを特徴とする。
【００１６】
上記不揮発性半導体記憶装置において、上記メモリセルアレイは第２の正規領域をさらに含み、
上記第１の正規領域と上記第２の正規領域との間に、上記第２の冗長領域を配置し、
上記第２の正規領域のビット線上のデータ信号を検出して第４のデータ線に出力する第４のセンスアンプと、
上記第３のデータ線と上記第４のデータ線のいずれか１つを選択する第２の選択手段とをさらに備えたことを特徴とする。
【００１７】
また、上記不揮発性半導体記憶装置において、上記第１の選択手段が上記第３のデータ線を選択しているとき、上記第２の選択手段が上記第３のデータ線を選択することを禁止するように制御し、上記第２の選択手段が上記第３のデータ線を選択しているとき、上記第１の選択手段が上記第３のデータ線を選択することを禁止するように制御する制御手段をさらに備えたことを特徴とする。
【００１８】
さらに、上記不揮発性半導体記憶装置において、上記メモリセルアレイの各メモリセルと、上記各センスアンプと、上記各選択手段とを、上記各ワード線と平行な方向に繰り返し並置したことを特徴とする。とって代わって、上記メモリセルアレイの各メモリセルと、上記各センスアンプと、上記各スイッチ回路と、上記各選択手段とを、上記各ワード線と平行な方向に繰り返し並置したことを特徴とする。
【発明の効果】
【００１９】
本発明に係る不揮発性半導体記憶装置によれば、メモリセルアレイ内の１個の冗長慮域を２個の正規領域で共用可能に構成したので、従来技術に比較して冗長効率を大幅に上げることができ、当該不揮発性半導体記憶装置のメモリセルアレイのチップ面積を軽減でき、当該装置全体のチップ面積を大幅に軽減できる。
【００２０】
また、本発明に係る不揮発性半導体記憶装置によれば、メモリセルアレイ内の第１の正規領域を第１又は第２の冗長領域で救済することができ、また、メモリセルアレイ内の第２の正規領域を第１又は第２の冗長領域で救済することができる。これにより、１個の正規領域を２個の冗長領域で共用することができ、２個の冗長領域において同時に欠陥メモリセル等が発生した場合に各冗長領域をフレキシブルに救済できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る実施形態の不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュＥＥＰＲＯＭについて図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２２】
第１の実施形態．
図１は本発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。
【００２３】
図１において、ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、情報データを記憶するためのメモリセルアレイ１０と、ページバッファ回路１１と、アドレス発生回路１２と、列デコーダ１３と、列パスゲート回路１４と、冗長回路１５と、いわゆるセンスアンプと呼ばれる３個のメインアンプ回路２１Ａ，２１Ｂ，２１Ｒと、２対１のマルチプレクサ１９Ａ，１９Ｂとを備えて構成される。本実施形態では、メモリセルアレイ１０は、正規領域Ａと、正規領域Ｂと、欠陥メモリセル等救済用の冗長領域Ｒとを備え、冗長領域Ｒは正規領域Ａと正規領域Ｂとの間に配置され、冗長領域Ｒの冗長ビット線ＲＢＬ１〜ＲＢＬｉからのデータをセンスするための専用のメインアンプ回路２１Ｒと、メインアンプ回路２１Ｒに接続されるページバッファ回路１１の回路部１１Ｒ及び列パスゲート回路１４の回路部１４Ｒと、メインアンプ回路２１Ｒからのデータ信号を、正規領域Ａ又は正規領域Ｂからのデータ信号に代えて選択的に出力するための２個のマルチプレクサ１９Ａ，１９Ｂを備えたことを特徴としている。
【００２４】
図１において、複数のビット線ＢＬＡ１〜ＢＬＡｉ，ＢＬＢ１〜ＢＬＢｉ（ｉは複数である。）及び複数の冗長ビット線ＲＢＬ１〜ＲＢＬｊ（ｊは複数である。）はメモリセルアレイ１０において列方向に配列される一方、２本の選択ゲート線ＳＬ１，ＳＬ２及び複数ｍ本の制御ゲート線（いわゆるワード線に対応する。）ＣＬ１〜ＣＬｍはメモリセルアレイ１０において行方向に配列される。ここで、メモリセルアレイ１０の冗長領域Ｒ内の複数のメモリセルに接続された冗長ビット線ＲＢＬ１〜ＲＢＬｊは、
（ａ）メモリセルアレイ１０の正規領域Ａ内の複数のメモリセルに接続されたビット線ＢＬＡ１〜ＢＬＡｉであるビット線群、若しくは、
（ｂ）メモリセルアレイ１０の正規領域Ｂ内の複数のメモリセルに接続されたビット線ＢＬＢ１〜ＢＬＢｉであるビット線群
のうちいずれかのビット線群を用いて欠陥が生じたビット線を代替するために使用される。なお、ビット線ＢＬＡ１〜ＢＬＡｉ，ＢＬＢ１〜ＢＬＢｉ及び冗長ビット線ＲＢＬ１〜ＲＢＬｊの各々には、公知の同一の構造を有するセルストリングがそれぞれ接続されている。
【００２５】
ビット線ＢＬＡ１〜ＢＬＡｉ，ＢＬＢ１〜ＢＬＢｉ及び冗長ビット線ＲＢＬ１〜ＲＢＬｊが接続されたページバッファ回路１１は、プログラムサイクルのプログラム動作の間にビット線及び冗長ビット線をプログラムされるデータ状態によって駆動するドライバとして使用され、プログラムサイクルのプログラム検証動作の間（具体的には、検証読み動作の間）選択されたページに接続されたセルトランジスタにプログラムされたデータビットを検出するセンスアンプ又は読み出し回路として使用される。
【００２６】
本実施形態において、ページバッファ回路１１は３個の回路部１１Ａ，１１Ｂ，１１Ｒを備えて構成され、列パスゲート回路１４は３個の回路部１４Ａ，１４Ｂ，１４Ｒを備えて構成される。メモリセルアレイ１０の正規領域Ａのビット線ＢＬＡ１〜ＢＬＡｉはページバッファ回路１１の回路部１１Ａを介して列パスゲート回路１４の回路部１４Ａに接続され、ビット線ＢＬＡ１〜ＢＬＡｉのうち、列デコーダ１３からの指示信号に基づいて回路部１４Ａにより選択された２本の選択ビット線ＤＬＡ，ＤＬＢＡがメインアンプ回路２１Ａに接続される。メインアンプ回路２１Ａは選択ビット線ＤＬＡ，ＤＬＢＡの各信号を差動増幅することによりデータ信号を発生して出力し、メインアンプ回路２１Ａからデータ信号を出力するデータ線ＭＡＡはマルチプレクサ１９Ａに接続される。また、メモリセルアレイ１０の正規領域Ｂのビット線ＢＬＡ１〜ＢＬＡｉはページバッファ回路１１の回路部１１Ｂを介して列パスゲート回路１４の回路部１４Ｂに接続され、ビット線ＢＬＢ１〜ＢＬＢｉのうち、列デコーダ１３からの指示信号に基づいて回路部１４Ｂにより選択された２本の選択ビット線ＤＬＢ，ＤＬＢＢがメインアンプ回路２１Ｂに接続される。メインアンプ回路２１Ｂは選択ビット線ＤＬＢ，ＤＬＢＢの各信号を差動増幅することによりデータ信号を発生して出力し、メインアンプ回路２１Ｂからデータ信号を出力するデータ線ＭＡＢはマルチプレクサ１９Ｂに接続される。さらに、メモリセルアレイ１０の冗長領域Ｒのビット線ＲＢＬ１〜ＲＢＬｉはページバッファ回路１１の回路部１１Ｒを介して列パスゲート回路１４の回路部１４Ｒに接続され、ビット線ＲＢＬ１〜ＲＢＬｉのうち、列デコーダ１３からの指示信号に基づいて回路部１４Ｒにより選択された２本の選択ビット線ＲＤＬＡ，ＲＤＬＢＡがメインアンプ回路２１Ｒに接続される。メインアンプ回路２１Ｒは選択ビット線ＲＤＬＡ，ＲＤＬＢＡの各信号を差動増幅することによりデータ信号を発生して出力し、メインアンプ回路２１Ｒからデータ信号を出力するデータ線ＭＡＲはマルチプレクサ１９Ａ及び１９Ｂに接続される。
【００２７】
マルチプレクサ１９Ａは、詳細後述する冗長回路１５からのセレクト信号ＭＵＸＡに基づいて、２本のデータ線ＭＡＡ，ＭＡＲのうちのいずれか１本を選択して選択したデータ線のデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ１９Ｂは、冗長回路１５からのセレクト信号ＭＵＸＢに基づいて、２本のデータ線ＭＡＢ，ＭＡＲのうちのいずれか１本を選択して選択したデータ線のデータ信号を出力信号ＯＵＴＢとして出力する。なお、メモリセルアレイ１０からマルチプレクサ１９Ａ，１９Ｂまでの回路は、公知のように、情報データを上述のように読み出す読み出し回路と、情報データを書き込む書き込み回路との双方向回路として動作する。
【００２８】
アドレス発生回路１２は公知のようにカウンタで構成され、コントロール回路（図示せず。）から出力されるカウントアップパルス信号に応答して列アドレスＡｉ（例えばｉ＝１〜８）を発生する。列デコーダ１３はアドレス発生回路１２で生成された列アドレスＡｉを復号化し、その復号化された列アドレスは列パスゲート回路１４に伝達される。列パスゲート回路１４は復号化された列アドレスに対応するビット線ＢＬＡ１〜ＢＬＡｉのうちの一部、ビット線ＢＬＢ１〜ＢＬＢｉのうちの一部、冗長ビット線ＲＢＬ１〜ＲＢＬｉのうちの一部を選択する。すなわち、ページバッファ回路１１に設けられるページバッファのうち、選択されたビット線に対応するページバッファが選択され、当該選択されたページバッファに格納されているプログラムされたデータビットは列パスゲート回路１４を介してメインアンプ回路２１Ａ，２１Ｒ，２１Ｂに順次伝達される。
【００２９】
一方、アドレス発生回路１２で生成された列アドレスは、冗長回路１５に伝達される。冗長回路１５は列アドレスに対応するビット線内に欠陥ビット線が存在するかの可否を判別する。選択されたビット線が少なくとも１つの欠陥ビット線を含むと、冗長回路１５は列デコーダ１３を非活性化させ、これと同時に欠陥ビット線に対応する冗長ビット線が列パスゲート回路１４によって選択されるようにする。すなわち、列アドレスに対応する列中に欠陥列が存在する場合（すなわち、冗長が要求される時）、欠陥列に対応するビット線は冗長回路１５及び列パスゲート回路１４によって選択されなくなる一方、欠陥列に対応する冗長ビット線がそれらの回路１４，１５によって選択される。
【００３０】
図２は１のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてメモリセルアレイ１０の冗長領域Ｒによる救済処理における各信号のタイミングチャートである。なお、図２は各期間１０１，１０２，１０３の場合における制御処理例を示している。
【００３１】
図２において、冗長領域Ｒで正規領域Ａを冗長する期間１０１においては、冗長回路１５は、データ線ＭＡＲを選択することを指示するＭＵＸＡをマルチプレクサ１９Ａに出力するとともに、データ線ＭＡＢを選択することを指示するＭＵＸＢをマルチプレクサ１９Ｂに出力した後、当該期間１０１内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１Ｒ，２１Ｂを動作させる。これに応答して、マルチプレクサ１９Ａはデータ線ＭＡＲを選択するのでメインアンプ回路２１Ｒからデータ線ＭＡＲを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ１９Ｂはデータ線ＭＡＢを選択するのでメインアンプ回路２１Ｂからデータ線ＭＡＢを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ａが冗長領域Ｒにより置き換えられて救済される。
【００３２】
また、冗長領域Ｒで正規領域Ｂを冗長する期間１０２においては、冗長回路１５は、データ線ＭＡＡを選択することを指示するＭＵＸＡをマルチプレクサ１９Ａに出力するとともに、データ線ＭＡＲを選択することを指示するＭＵＸＢをマルチプレクサ１９Ｂに出力した後、当該期間１０２内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１Ｒ，２１Ｂを動作させる。これに応答して、マルチプレクサ１９Ａはデータ線ＭＡＡを選択するのでメインアンプ回路２１Ａからデータ線ＭＡＡを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ１９Ｂはデータ線ＭＡＲを選択するのでメインアンプ回路２１Ｒからデータ線ＭＡＲを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ｂが冗長領域Ｒにより置き換えられて救済される。
【００３３】
さらに、冗長なし期間１０３においては、冗長回路１５は、データ線ＭＡＡを選択することを指示するＭＵＸＡをマルチプレクサ１９Ａに出力するとともに、データ線ＭＡＢを選択することを指示するＭＵＸＢをマルチプレクサ１９Ｂに出力した後、当該期間１０３内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１Ｒ，２１Ｂを動作させる。これに応答して、マルチプレクサ１９Ａはデータ線ＭＡＡを選択するのでメインアンプ回路２１Ａからデータ線ＭＡＡを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ１９Ｂはデータ線ＭＡＢを選択するのでメインアンプ回路２１Ｂからデータ線ＭＡＢを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ａ，Ｂともに冗長領域Ｒによる救済処理は行われない。
【００３４】
以上説明したように、実施形態によれば、メモリセルアレイ１０は、正規領域Ａと、正規領域Ｂと、欠陥メモリセル等救済用の冗長領域Ｒとを備え、冗長領域Ｒは正規領域Ａと正規領域Ｂとの間に配置され、冗長領域Ｒの冗長ビット線ＲＢＬ１〜ＲＢＬｉからのデータをセンスするための専用のメインアンプ回路２１Ｒと、メインアンプ回路２１Ｒに接続されるページバッファ回路１１の回路部１１Ｒ及び列パスゲート回路１４の回路部１４Ｒと、メインアンプ回路２１Ｒからのデータ信号を、正規領域Ａ又は正規領域Ｂからのデータ信号に代えて選択的に出力するための２個のマルチプレクサ１９Ａ，１９Ｂを備えている。従って、従来技術に比較して冗長効率を大幅に上げることができ、当該不揮発性半導体記憶装置のメモリセルアレイ１０のチップ面積を軽減でき、当該装置全体のチップ面積を大幅に軽減できる。
【００３５】
第２の実施形態．
図３は本発明の第２の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。第２の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、図１の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに比較して以下の点が異なる。
（１）メモリセルアレイ１０において、正規領域Ａと正規領域Ｂとの間に冗長領域ＲＡ，ＲＢを配置した。
（２）ページバッファ回路１１は、回路部１１Ｒに代えて、冗長領域ＲＡのための回路部１１ＲＡと、冗長領域ＲＢのための回路部１１ＲＢとを備えた。
（３）列パスゲート回路１４は、回路部１４Ｒに代えて、冗長領域ＲＡのための回路部１４ＲＡと、冗長領域ＲＢのための回路部１４ＲＢとを備えた。
（４）冗長領域ＲＡ，ＲＢを交互で利用に可能にするためのスイッチ回路１６Ａ，１６Ｂをさらに備えた。
（５）メインアンプ回路２１Ｒに代えて、スイッチ回路１６Ａに接続された冗長領域ＲＡ又はＲＢのためのメインアンプ回路２１ＲＡと、スイッチ回路１６Ｂに接続された冗長領域ＲＢ又はＲＡのためのメインアンプ回路２１ＲＢとを備えた。
以下、上記相違点について詳細説明する。
【００３６】
図３において、メモリセルアレイ１０の冗長領域ＲＡのビット線ＲＢＬＡ１〜ＲＢＬＡｉ（ｉは複数である。）はページバッファ回路１１の回路部１１ＲＡを介して列パスゲート回路１４の回路部１４ＲＡに接続され、ビット線ＲＢＬＡ１〜ＲＢＬＡｉのうち、列デコーダ１３からの指示信号に基づいて回路部１４ＲＡにより選択された２本の選択ビット線ＲＤＬＡ，ＲＤＬＢＡがスイッチ回路１６Ａを介してメインアンプ回路２１ＲＡ又はメインアンプ回路２１ＲＢに接続される。また、メモリセルアレイ１０の冗長領域ＲＢのビット線ＲＢＬＢ１〜ＲＢＬＢｉ（ｉは複数である。）はページバッファ回路１１の回路部１１ＲＢを介して列パスゲート回路１４の回路部１４ＲＢに接続され、ビット線ＲＢＬＢ１〜ＲＢＬＢｉのうち、列デコーダ１３からの指示信号に基づいて回路部１４ＲＢにより選択された２本の選択ビット線ＲＤＬＢ，ＲＤＬＢＢがスイッチ回路１６Ｂを介してメインアンプ回路２１ＲＡ又はメインアンプ回路２１ＲＢに接続される。
【００３７】
メインアンプ回路２１ＲＡからデータ信号を出力するデータ線ＭＡＲＡはマルチプレクサ１９Ａに接続され、メインアンプ回路２１ＲＢからデータ信号を出力するデータ線ＭＡＲＢはマルチプレクサ１９Ｂに接続される。マルチプレクサ１９Ａは、冗長回路１５からのセレクト信号ＭＵＸＡに基づいて、２本のデータ線ＭＡＡ，ＭＡＲＡのうちのいずれか１本を選択して選択したデータ線のデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ１９Ｂは、冗長回路１５からのセレクト信号ＭＵＸＢに基づいて、２本のデータ線ＭＡＢ，ＭＡＲＢのうちのいずれか１本を選択して選択したデータ線のデータ信号を出力信号ＯＵＴＢとして出力する。なお、メモリセルアレイ１０からマルチプレクサ１９Ａ，１９Ｂまでの回路は、公知のように、情報データを上述のように読み出す読み出し回路と、情報データを書き込む書き込み回路との双方向回路として動作する。
【００３８】
図４は図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのスイッチ回路１６Ａ，１６Ｂの詳細構成を示す回路図である。図４において、スイッチ回路１６Ａは、冗長回路１５からのセレクト信号ＳＷＡに基づいて連動して切り替えられる２個のスイッチ６１，６２を備えて構成され、スイッチ回路１６Ｂは、冗長回路１５からのセレクト信号ＳＷＢに基づいて連動して切り替えられる２個のスイッチ６３，６４を備えて構成される。ここで、スイッチ６１，６２が接点ａ側に切り替えられかつスイッチ６３，６４が接点ｂ側に切り替えられるとき、列パスゲート回路１４の選択ビット線ＲＤＬＡ，ＲＤＬＢＡはメインアンプ回路２１ＲＡに接続され、列パスゲート回路１４の選択ビット線ＲＤＬＢ，ＲＤＬＢＢはメインアンプ回路２１ＲＢに接続される。一方、スイッチ６１，６２が接点ｂ側に切り替えられかつスイッチ６３，６４が接点ａ側に切り替えられるとき、列パスゲート回路１４の選択ビット線ＲＤＬＡ，ＲＤＬＢＡはメインアンプ回路２１ＲＢに接続され、列パスゲート回路１４の選択ビット線ＲＤＬＢ，ＲＤＬＢＢはメインアンプ回路２１ＲＡに接続される。
【００３９】
図５は、図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてメモリセルアレイ１０の冗長領域ＲＡ，ＲＢによる救済処理における各信号のタイミングチャートである。なお、図５は各期間１１１，１１２，１１３の場合における制御処理例を示している。
【００４０】
図５において、冗長領域ＲＡで正規領域Ａを冗長しかつ冗長領域ＲＢで正規領域Ｂを冗長する期間１１１においては、冗長回路１５は、選択ビット線ＲＤＬＡ，ＲＤＬＢＡを選択することを指示するセレクト信号ＳＷＡをスイッチ回路１６Ａに出力するとともに、選択ビット線ＲＤＬＢ，ＲＤＬＢＢを選択することを指示するセレクト信号ＳＷＢをスイッチ回路１６Ｂに出力し、かつ、データ線ＭＡＲＡを選択することを指示するＭＵＸＡをマルチプレクサ１９Ａに出力するとともに、データ線ＭＡＲＢを選択することを指示するＭＵＸＢをマルチプレクサ１９Ｂに出力した後、当該期間１１１内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１ＲＡ，２１ＲＢ，２１Ｂを動作させる。これに応答して、スイッチ回路１６Ａは選択ビット線ＲＤＬＡ，ＲＤＬＢＡを選択し、マルチプレクサ１９Ａはデータ線ＭＡＲＡを選択するので選択ビット線ＲＤＬＡ，ＲＤＬＢＡからスイッチ回路１６Ａ、メインアンプ回路２１ＲＡ及びデータ線ＭＡＲＡを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、スイッチ回路１６Ｂは選択ビット線ＲＤＬＢ，ＲＤＬＢＢを選択し、マルチプレクサ１９Ｂはデータ線ＭＡＲＢを選択するので選択ビット線ＲＤＬＢ，ＲＤＬＢＢからスイッチ回路１６Ｂ、メインアンプ回路２１ＲＢ及びデータ線ＭＡＲＢを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ａが冗長領域ＲＡにより置き換えられるとともに、メモリセルアレイ１０内の正規領域Ｂが冗長領域ＲＢにより置き換えられて救済される。
【００４１】
また、冗長領域ＲＡで正規領域Ｂを冗長しかつ冗長領域ＲＢで正規領域Ａを冗長する期間１１２においては、冗長回路１５は、選択ビット線ＲＤＬＢ，ＲＤＬＢＢを選択することを指示するセレクト信号ＳＷＡをスイッチ回路１６Ａに出力するとともに、選択ビット線ＲＤＬＡ，ＲＤＬＢＡを選択することを指示するセレクト信号ＳＷＢをスイッチ回路１６Ｂに出力し、かつ、データ線ＭＡＲＡを選択することを指示するＭＵＸＡをマルチプレクサ１９Ａに出力するとともに、データ線ＭＡＲＢを選択することを指示するＭＵＸＢをマルチプレクサ１９Ｂに出力した後、当該期間１１２内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１ＲＡ，２１ＲＢ，２１Ｂを動作させる。これに応答して、スイッチ回路１６Ａは選択ビット線ＲＤＬＢ，ＲＤＬＢＢを選択し、マルチプレクサ１９Ａはデータ線ＭＡＲＡを選択するので選択ビット線ＲＤＬＢ，ＲＤＬＢＢからスイッチ回路１６Ａ、メインアンプ回路２１ＲＡ及びデータ線ＭＡＲＡを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、スイッチ回路１６Ｂは選択ビット線ＲＤＬＡ，ＲＤＬＢＡを選択し、マルチプレクサ１９Ｂはデータ線ＭＡＲＢを選択するので選択ビット線ＲＤＬＡ，ＲＤＬＢＡからスイッチ回路１６Ｂ、メインアンプ回路２１ＲＢ及びデータ線ＭＡＲＢを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ｂが冗長領域ＲＡにより置き換えられるとともに、メモリセルアレイ１０内の正規領域Ａが冗長領域ＲＢにより置き換えられて救済される。
【００４２】
さらに、冗長なし期間１１３においては、冗長回路１５は、不定（いずれの接点を選択してもよい。）を示すセレクト信号ＳＷＡをスイッチ回路１６Ａに出力するとともに、不定を示すセレクト信号ＳＷＢをスイッチ回路１６Ｂに出力し、かつ、データ線ＭＡＡを選択することを指示するＭＵＸＡをマルチプレクサ１９Ａに出力するとともに、データ線ＭＡＢを選択することを指示するＭＵＸＢをマルチプレクサ１９Ｂに出力した後、当該期間１１２内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１ＲＡ，２１ＲＢ，２１Ｂを動作させる。これに応答して、マルチプレクサ１９Ａはデータ線ＭＡＡを選択するので選択ビット線ＲＬＡ，ＲＬＢＡからメインアンプ回路２１Ａ及びデータ線ＭＡＡを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ１９Ｂはデータ線ＭＡＢを選択するので選択ビット線ＤＬＢ，ＤＬＢＢからメインアンプ回路２１Ｂ及びデータ線ＭＡＢを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ａ，Ｂともに冗長領域ＲＡ，ＲＢによる救済処理は行われない。
【００４３】
以上説明したように、実施形態によれば、メモリセルアレイ１０は、正規領域Ａと、正規領域Ｂと、欠陥メモリセル等救済用の冗長領域ＲＡ，ＲＢとを備え、冗長領域ＲＡ，ＲＢは正規領域Ａと正規領域Ｂとの間に配置され、スイッチ回路１６Ａ，１６Ｂと、メインアンプ回路２１ＲＡ，２１ＲＢと、マルチプレクサ１９Ａ，１９Ｂを備えている。従って、メモリセルアレイ１０内の正規領域Ａを冗長領域ＲＡ又はＲＢで救済することができ、メモリセルアレイ１０内の正規領域Ｂを冗長領域ＲＢ又はＲＡで救済することができる。これにより、１個の正規領域を２個の冗長領域で共用することができ、２個の冗長領域において同時に欠陥メモリセル等が発生した場合に各冗長領域をフレキシブルに救済できる。
【００４４】
なお、第２の実施形態においては、冗長回路１５は、１個の正規領域に対して１個の冗長領域を割り当てるために、以下のように制御するセレクタ信号ＭＵＸＡ，ＭＵＸＢ，ＳＷＡ，ＳＷＢを出力している。
（ａ）マルチプレクサ１９Ａがデータ線ＭＡＲＡを選択しかつスイッチ回路１６Ａが選択ビット線ＲＤＬＡ，ＲＤＬＢＡを選択しているとき、マルチプレクサ１９Ｂがデータ線ＭＡＲＢを選択しかつスイッチ回路１６Ｂが選択ビット線ＲＤＬＡ，ＲＤＬＢＡを選択することを禁止するように制御する。
（ｂ）マルチプレクサ１９Ａがデータ線ＭＡＲＡを選択しかつスイッチ回路１６Ａが選択ビット線ＲＤＬＢ，ＲＤＬＢＢを選択しているとき、マルチプレクサ１９Ｂがデータ線ＭＡＲＢを選択しかつスイッチ回路１６Ｂが選択ビット線ＲＤＬＢ，ＲＤＬＢＢを選択することを禁止するように制御する。
（ｃ）マルチプレクサ１９Ｂがデータ線ＭＡＲＢを選択しかつスイッチ回路１６Ｂが選択ビット線ＲＤＬＡ，ＲＤＬＢＡを選択しているとき、マルチプレクサ１９Ａがデータ線ＭＡＲＡを選択しかつスイッチ回路１６Ａが選択ビット線ＲＤＬＡ，ＲＤＬＢＡを選択することを禁止するように制御する。
（ｄ）マルチプレクサ１９Ｂがデータ線ＭＡＲＢを選択しかつスイッチ回路１６Ｂが選択ビット線ＲＤＬＢ，ＲＤＬＢＢを選択しているとき、マルチプレクサ１９Ａがデータ線ＭＡＲＡを選択しかつスイッチ回路１６Ａが選択ビット線ＲＤＬＢ，ＲＤＬＢＢを選択することを禁止するように制御する。
【００４５】
第３の実施形態．
図６は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。第３の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、図３の第２の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに比較して以下の点が異なる。
（１）スイッチ回路１６Ａ，１６Ｂを削除した。
（２）２対１のマルチプレクサ１９Ａ，１９Ｂをそれぞれ、３対１のマルチプレクサ２０Ａ，２０Ｂに置き換えた。
以下、上記相違点について詳細説明する。
【００４６】
図６において、列パスゲート回路１４の回路部１４ＲＡの選択ビット線ＲＤＬＡ，ＲＤＬＢＡはメインアンプ回路２１ＲＡに接続され、メインアンプ回路２１ＲＡのデータ線ＭＡＲＡはマルチプレクサ２０Ａ及び２０Ｂに接続される。また、列パスゲート回路１４の回路部１４ＲＢの選択ビット線ＲＤＬＢ，ＲＤＬＢＢはメインアンプ回路２１ＲＢに接続され、メインアンプ回路２１ＲＢのデータ線ＭＡＲＢはマルチプレクサ２０Ａ及び２０Ｂに接続される。マルチプレクサ２０Ａは、冗長回路１５からのセレクト信号ＭＵＸＡに基づいて、３本のデータ線ＭＡＡ，ＭＡＲＡ，ＭＡＲＢのうち選択された１本のデータ線のデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ２０Ｂは、冗長回路１５からのセレクト信号ＭＵＸＢに基づいて、３本のデータ線ＭＡＲＡ，ＭＡＲＢ，ＭＡＢのうち選択された１本のデータ線のデータ信号を出力信号ＯＵＴＢとして出力する。
【００４７】
図７は、図６のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてメモリセルアレイ１０の冗長領域Ｒによる救済処理における各信号のタイミングチャートである。なお、図７は各期間１２１，１２２，１２３の場合における制御処理例を示している。
【００４８】
図７において、冗長領域ＲＡで正規領域Ａを冗長しかつ冗長領域ＲＢで正規領域Ｂを冗長する期間１２１においては、冗長回路１５は、データ線ＭＡＲＡを選択することを指示するＭＵＸＡをマルチプレクサ２０Ａに出力するとともに、データ線ＭＡＲＢを選択することを指示するＭＵＸＢをマルチプレクサ２０Ｂに出力した後、当該期間１２１内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１ＲＡ，２１ＲＢ，２１Ｂを動作させる。これに応答して、マルチプレクサ２０Ａはデータ線ＭＡＲＡを選択するのでメインアンプ回路２１ＲＡからデータ線ＭＡＲＡを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ２０Ｂはデータ線ＭＡＲＢを選択するのでメインアンプ回路２１ＲＢからデータ線ＭＡＲＢを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ａが冗長領域ＲＡにより置き換えられて救済され、正規領域Ｂが冗長領域ＲＢにより置き換えられて救済される。
【００４９】
また、冗長領域ＲＡで正規領域Ｂを冗長しかつ冗長領域ＲＢで正規領域Ａを冗長する期間１２２においては、冗長回路１５は、データ線ＭＡＲＢを選択することを指示するＭＵＸＡをマルチプレクサ２０Ａに出力するとともに、データ線ＭＡＲＡを選択することを指示するＭＵＸＢをマルチプレクサ２０Ｂに出力した後、当該期間１２２内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１ＲＡ，２１ＲＢ，２１Ｂを動作させる。これに応答して、マルチプレクサ２０Ａはデータ線ＭＡＲＢを選択するのでメインアンプ回路２１ＲＢからデータ線ＭＡＲＢを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ２０Ｂはデータ線ＭＡＲＡを選択するのでメインアンプ回路２１ＲＡからデータ線ＭＡＲＡを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ａが冗長領域ＲＢにより置き換えられて救済され、正規領域Ｂが冗長領域ＲＡにより置き換えられて救済される。
【００５０】
さらに、冗長なし期間１２３においては、冗長回路１５は、データ線ＭＡＡを選択することを指示するＭＵＸＡをマルチプレクサ２０Ａに出力するとともに、データ線ＭＡＢを選択することを指示するＭＵＸＢをマルチプレクサ２０Ｂに出力した後、当該期間１２３内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１Ａ，２１ＲＡ，２１ＲＢ，２１Ｂを動作させる。これに応答して、マルチプレクサ１９Ａはデータ線ＭＡＡを選択するのでメインアンプ回路２１Ａからデータ線ＭＡＡを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ１９Ｂはデータ線ＭＡＢを選択するのでメインアンプ回路２１Ｂからデータ線ＭＡＢを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ａ，Ｂともに冗長領域Ｒによる救済処理は行われない。
【００５１】
以上説明したように、実施形態によれば、メモリセルアレイ１０は、正規領域Ａと、正規領域Ｂと、欠陥メモリセル等救済用の冗長領域ＲＡ，ＲＢとを備え、冗長領域ＲＡ，ＲＢは正規領域Ａと正規領域Ｂとの間に配置され、メインアンプ回路２１ＲＡ，２１ＲＢと、３対１のマルチプレクサ２０Ａ，２０Ｂを備えている。従って、メモリセルアレイ１０内の正規領域Ａを冗長領域ＲＡ又はＲＢで救済することができ、メモリセルアレイ１０内の正規領域Ｂを冗長領域ＲＢ又はＲＡで救済することができる。これにより、１個の正規領域を２個の冗長領域で共用することができ、２個の冗長領域において同時に欠陥メモリセル等が発生した場合に各冗長領域をフレキシブルに救済できる。
【００５２】
なお、第３の実施形態においては、冗長回路１５は、１個の正規領域に対して１個の冗長領域を割り当てるために、以下のように制御するセレクタ信号ＭＵＸＡ，ＭＵＸＢを出力している。
（ａ）マルチプレクサ２０Ａがデータ線ＭＡＲＡを選択しているとき、マルチプレクサ２０Ｂがデータ線ＭＡＲＡを選択することを禁止するように制御する。
（ｂ）マルチプレクサ２０Ａがデータ線ＭＡＲＢを選択しているとき、マルチプレクサ２０Ｂがデータ線ＭＡＲＢを選択することを禁止するように制御する。
（ｃ）マルチプレクサ２０Ｂがデータ線ＭＡＲＡを選択しているとき、マルチプレクサ２０Ａがデータ線ＭＡＲＡを選択することを禁止するように制御する。
（ｄ）マルチプレクサ２０Ｂがデータ線ＭＡＲＢを選択しているとき、マルチプレクサ２０Ａがデータ線ＭＡＲＢを選択することを禁止するように制御する。
【００５３】
第４の実施形態．
図８は、本発明の第４の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。第４の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、図６の第３の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに比較して以下の点が異なる。
（１）メモリセルアレイ１０において、メモリセルの冗長領域ＲＡ、正規領域Ａ、冗長領域ＲＢ、正規流域Ｂ、冗長領域ＲＣ、…（以下、同様に、正規領域、冗長領域の順序で繰り返し配置してもよい。）の順序で配置した。
（２）ページバッファ回路１１において、回路部１１ＲＡ、回路部１１Ａ、回路部１１ＲＢ、回路部１１Ｂ、回路部１１ＲＣ、…の順序で配置した。
（３）列パスゲート回路１４において、回路部１４ＲＡ、回路部１４Ａ、回路部１４ＲＢ、回路部１４Ｂ、回路部１４ＲＣ、…の順序で配置した。
（４）複数のメインアンプ回路を、メインアンプ回路２１ＲＡ、メインアンプ回路２１Ａ、メインアンプ回路２１ＲＢ、メインアンプ回路２１Ｂ、メインアンプ回路２１ＲＣ、…の順序で配置した。
（５）マルチプレクサ２０Ａは、メインアンプ回路２１ＲＡのデータ線ＭＡＲＡと、メインアンプ回路２１Ａのデータ線ＭＡＡと、メインアンプ回路２１ＲＢのデータ線ＭＡＲＢとのうち１本のデータ線を選択してそのデータ信号を出力信号ＯＵＴＡとして出力するように切り替える。
（６）マルチプレクサ２０Ｂは、メインアンプ回路２１ＲＢのデータ線ＭＡＲＢと、メインアンプ回路２１Ｂのデータ線ＭＡＢと、メインアンプ回路２１ＲＣのデータ線ＭＡＲＣとのうち１本のデータ線を選択してそのデータ信号を出力信号ＯＵＴＢとして出力するように切り替える。
以下、上記相違点について詳細説明する。
【００５４】
図８において、メモリセルアレイ１０の冗長領域ＲＡのビット線ＲＢＬＡ１〜ＲＢＬＡｉはページバッファ回路１１の回路部１１ＲＡ及び列パスゲート回路１４の回路部１４ＲＡを介してメインアンプ回路２１ＲＡに接続され、メインアンプ回路２１ＲＡのデータ線ＭＡＲＡはマルチプレクサ２０Ａに接続される。メモリセルアレイ１０の正規領域Ａのビット線ＢＬＡ１〜ＢＬＡｉはページバッファ回路１１の回路部１１Ａ及び列パスゲート回路１４の回路部１４Ａを介してメインアンプ回路２１Ａに接続され、メインアンプ回路２１Ａのデータ線ＭＡＡはマルチプレクサ２０Ａに接続される。メモリセルアレイ１０の冗長領域ＲＢのビット線ＲＢＬＢ１〜ＲＢＬＢｉはページバッファ回路１１の回路部１１ＲＢ及び列パスゲート回路１４の回路部１４ＲＢを介してメインアンプ回路２１ＲＢに接続され、メインアンプ回路２１ＲＢのデータ線ＭＡＲＢはマルチプレクサ２０Ａ及び２０Ｂに接続される。メモリセルアレイ１０の正規領域Ｂのビット線ＢＬＢ１〜ＢＬＢｉはページバッファ回路１１の回路部１１Ｂ及び列パスゲート回路１４の回路部１４Ｂを介してメインアンプ回路２１Ｂに接続され、メインアンプ回路２１Ｂのデータ線ＭＡＢはマルチプレクサ２０Ｂに接続される。メモリセルアレイ１０の冗長領域ＲＣのビット線ＲＢＬＣ１〜ＲＢＬＣｉはページバッファ回路１１の回路部１１ＲＣ及び列パスゲート回路１４の回路部１４ＲＣを介してメインアンプ回路２１ＲＣに接続され、メインアンプ回路２１ＲＣのデータ線ＭＡＲＣはマルチプレクサ２０Ｂに接続される。以下同様に構成される。
【００５５】
図９は、図８のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてメモリセルアレイ１０の冗長領域Ｒによる救済処理における各信号のタイミングチャートである。なお、図９は各期間１３１，１３２，１３３の場合における制御処理例を示している。
【００５６】
図９において、冗長領域ＲＡで正規領域Ａを冗長しかつ冗長領域ＲＢで正規領域Ｂを冗長する期間１３１においては、第３の実施形態に係る図７の期間１２１と同様に動作する。
【００５７】
また、冗長領域ＲＣで正規領域Ｂを冗長しかつ冗長領域ＲＢで正規領域Ａを冗長する期間１３２においては、冗長回路１５は、データ線ＭＡＲＢを選択することを指示するＭＵＸＡをマルチプレクサ２０Ａに出力するとともに、データ線ＭＡＲＣを選択することを指示するＭＵＸＢをマルチプレクサ２０Ｂに出力した後、当該期間１３２内の所定の期間でメインアンプ制御回路２２からのメインアンプイネーブル信号ＡＥをハイレベルアクティブに設定することにより、メインアンプ回路２１ＲＡ，２１Ａ，２１ＲＢ，２１Ｂ，２１ＲＣを動作させる。これに応答して、マルチプレクサ２０Ａはデータ線ＭＡＲＢを選択するのでメインアンプ回路２１ＲＢからデータ線ＭＡＲＢを介して出力されるデータ信号を出力信号ＯＵＴＡとして出力する。また、マルチプレクサ２０Ｂはデータ線ＭＡＲＣを選択するのでメインアンプ回路２１ＲＣからデータ線ＭＡＲＣを介して出力されるデータ信号を出力信号ＯＵＴＢとして出力する。すなわち、メモリセルアレイ１０内の正規領域Ａが冗長領域ＲＢにより置き換えられて救済され、正規領域Ｂが冗長領域ＲＣにより置き換えられて救済される。
【００５８】
さらに、冗長なし期間１２３においては、第３の実施形態に係る図７の期間１２３と同様に動作する。
【００５９】
以上説明したように、実施形態によれば、メモリセルアレイ１０は、正規領域Ａと、正規領域Ｂと、欠陥メモリセル等救済用の冗長領域ＲＡ，ＲＢと，ＲＣを備え、冗長領域ＲＡ，ＲＢ，ＲＣはそれぞれ、正規領域Ａの左側、正規領域Ａ及びＢの間、正規領域Ａの右側に配置され、メインアンプ回路２１ＲＡ，２１ＲＢ，２１ＲＣと、３対１のマルチプレクサ２０Ａ，２０Ｂを備えている。従って、メモリセルアレイ１０内の正規領域Ａを冗長領域ＲＡ又はＲＢで救済することができ、メモリセルアレイ１０内の正規領域Ｂを冗長領域ＲＢ又はＲＣで救済することができる。これにより、１個の正規領域を２個の冗長領域で共用することができ、２個の冗長領域において同時に欠陥メモリセル等が発生した場合に各冗長領域をフレキシブルに救済できる。
【００６０】
なお、第４の実施形態においては、冗長回路１５は、１個の正規領域に対して１個の冗長領域を割り当てるために、以下のように制御するセレクタ信号ＭＵＸＡ，ＭＵＸＢを出力している。
（ａ）マルチプレクサ２０Ａがデータ線ＭＡＲＢを選択しているとき、マルチプレクサ２０Ｂがデータ線ＭＡＲＢを選択することを禁止するように制御する。
（ｂ）マルチプレクサ２０Ｂがデータ線ＭＡＲＢを選択しているとき、マルチプレクサ２０Ａがデータ線ＭＡＲＢを選択することを禁止するように制御する。
【００６１】
以上の第４の実施形態においては、メモリセルアレイ１０は２個の正規領域Ａ，Ｂと、３個の冗長領域ＲＡ，ＲＢ，ＲＣとを備えているが、本発明はこれに限らず、少なくとも以下の構成であってもよい。
（Ａ）メモリセルアレイ１０は少なくとも、１個の正規領域Ａと、２個の冗長領域ＲＡ，ＲＢを備えて構成される。
（Ｂ）メモリセルアレイ１０は少なくとも、２個の正規領域Ａ，Ｂと、２個の冗長領域ＲＡ，ＲＢを備えて構成される。
【００６２】
以上の各実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。
【００６３】
第４の実施形態の図８においては、メモリセルアレイ１０からマルチプレクサ２０Ａ，２０Ｂまでの回路を、メモリセルアレイ１０内のメモリセルの図の右側方向の繰り返し並置に対応して、右側方向に繰り返して並置しているが、第１乃至第３の実施形態においても、メモリセルアレイ１０からマルチプレクサ（１９Ａ，１９Ｂ、もしくは、２０Ａ，２０Ｂ）までの回路を、同様に右側方向又は左側方向（制御ゲート線又はワード線と平行な方向）に繰り返して並置してもよい。
【産業上の利用可能性】
【００６４】
以上詳述したように、本発明に係る不揮発性半導体記憶装置によれば、メモリセルアレイ内の１個の冗長慮域を２個の正規領域で共用可能に構成したので、従来技術に比較して冗長効率を大幅に上げることができ、当該不揮発性半導体記憶装置のメモリセルアレイのチップ面積を軽減でき、当該装置全体のチップ面積を大幅に軽減できる。
【００６５】
また、本発明に係る不揮発性半導体記憶装置によれば、メモリセルアレイ内の第１の正規領域を第１又は第２の冗長領域で救済することができ、また、メモリセルアレイ内の第２の正規領域を第１又は第２の冗長領域で救済することができる。これにより、１個の正規領域を２個の冗長領域で共用することができ、２個の冗長領域において同時に欠陥メモリセル等が発生した場合に各冗長領域をフレキシブルに救済できる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。
【図２】図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてメモリセルアレイ１０の冗長領域Ｒによる救済処理における各信号のタイミングチャートである。
【図３】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。
【図４】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭのスイッチ回路１６Ａ，１６Ｂの詳細構成を示す回路図である。
【図５】図３のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてメモリセルアレイ１０の冗長領域ＲＡ，ＲＢによる救済処理における各信号のタイミングチャートである。
【図６】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。
【図７】図６のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてメモリセルアレイ１０の冗長領域Ｒによる救済処理における各信号のタイミングチャートである。
【図８】本発明の第４の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。
【図９】図８のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてメモリセルアレイ１０の冗長領域Ｒによる救済処理における各信号のタイミングチャートである。
【符号の説明】
【００６７】
１０…メモリセルアレイ、
１１…ページバッファ回路、
１２…アドレス発生回路、
１３…列デコーダ、
１４…列パスゲート回路、
１５…冗長回路、
１６Ａ，１６Ｂ…スイッチ回路、
１８…プログラムパス／フェイル判別回路、
１９Ａ，１９Ｂ，２０Ａ，２０Ｂ…マルチプレクサ、
２１Ａ，２１Ｂ，２１Ｒ，２１ＲＡ，２１ＲＢ…メインアンプ回路、
２２…メインアンプ制御回路、
６１〜６４…スイッチ、
Ａ，Ｂ…メモリセルアレイの正規領域、
Ｒ，ＲＡ，ＲＢ，ＲＣ…メモリセルアレイの冗長領域、
ＢＬＡ１〜ＢＬＡｉ，ＢＬＢ１〜ＢＬＢｉ…ビット線、
ＲＢＬ１〜ＲＢＬｉ，ＲＢＬＡ１〜ＲＢＬＡｉ，ＲＢＬＢ１〜ＲＢＬＢｉ，ＲＢＬＣ１〜ＲＢＬＣｉ…冗長ビット線、
ＤＬＡ，ＤＬＢＡ，ＤＬＢ，ＤＬＢＢ，ＲＤＬＡ，ＲＤＬＢＡ，ＲＤＬＢ，ＲＤＬＢＢ，ＲＤＬＣ，ＲＤＬＢＣ…選択ビット線、
ＭＡＡ，ＭＡＢ，ＭＡＲ，ＭＡＲＡ，ＭＡＲＢ，ＭＡＲＣ…データ線、
ＳＬ１，ＳＬ２…選択ゲート線、
ＣＬ１〜ＣＬｍ…制御ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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