(57)【特許請求の範囲】
【請求項１】
上面を含む半導体領域と、
垂直方向に配向されたゲートを含むトランジスタと、
前記垂直方向に配向されたゲートと電気的に接続されたワード線とを有するダイナミックランダムアクセスメモリであって、
該ダイナミックランダムアクセスメモリは垂直方向に配列されたドレイン、ゲートおよびソースを有し、
前記ワード線は、半導体デバイス内に前記ゲートに接して埋め込まれ、
さらに、前記ワード線は、前記垂直方向に配向されたゲートとは異なっており、
後続層が前記ワード線および前記ゲートの上方に平坦にデポジットされている
ことを特徴とするダイナミックランダムアクセスメモリ。
【請求項２】
上面を含む半導体領域と、
垂直方向に配向されたゲートを含む複数のトランジスタと、
前記複数のトランジスタの前記垂直方向に配向されたゲートと電気的に接続されたワード線とを有するダイナミックランダムアクセスメモリのアレイであって、
該ダイナミックランダムアクセスメモリは垂直方向に配列されたドレイン、ゲートおよびソースを有し、
前記ワード線は、半導体デバイス内に前記ゲートに接して埋め込まれており、
さらに、前記ワード線は、前記垂直方向に配向されたゲートとは異なっており、
後続層が前記ワード線および前記ゲートの上方に平坦にデポジットされている、
ことを特徴とするダイナミックランダムアクセスメモリのアレイ。
【請求項３】
ワード線と接続され、垂直方向に配向されたゲートを含む半導体デバイスを有するダイナミックランダムアクセスメモリであって、
該ダイナミックランダムアクセスメモリは垂直方向に配列されたドレイン、ゲートおよびソースを有し、
前記ワード線は半導体デバイス内に前記ゲートに接して埋め込まれており、
さらに、前記ワード線は、前記垂直方向に配向されたゲートとは異なっており、
後続層が前記ワード線および前記垂直方向に配向されたゲートの上方に平坦にデポジットされている、ことを特徴とするダイナミックランダムアクセスメモリ。
【請求項４】
上面を含む半導体領域と、
該半導体領域内に形成されたトレンチと、
前記トレンチ内に配置されたキャパシタと、
前記キャパシタと前記半導体領域の上面との間に配置されたトランジスタとを有するＤＲＡＭデバイスであって、
前記トランジスタは垂直方向に配向されたゲートを含み、かつ垂直方向に配列されたドレイン、ゲートおよびソースを有し、
ワード線が、前記上面の下に完全に埋め込まれており、前記垂直方向に配向されたゲートと接しており、
さらに、前記ワード線は、前記垂直方向に配向されたゲートとは異なっており、
前記ワード線の上に形成されたワード線絶縁層を有し、
該ワード線絶縁層は、前記半導体領域の上面と面一である上面を有し、
さらに前記半導体領域の上面と接続されたビット線コンタクトを有する、ことを特徴とするＤＲＡＭデバイス。
【請求項５】
前記ワード線は、ポリシリコンおよびシリサイドからなるデュアル層を有する、請求項４記載のＤＲＡＭデバイス。
【請求項６】
前記垂直方向に配向されたゲートは、ポリシリコンからなるゲートを有する、請求項４記載のＤＲＡＭデバイス。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体デバイス技術に関し、特にバーチカル形トランジスタを利用した半導体デバイスの技術に関する。
【０００２】
即ち、本発明は、半導体デバイス、半導体デバイスアレイ、半導体生成物、半導体デバイスの作製方法、及びＤＲＡＭ生成物の作製方法に関する。
【０００３】
【従来の技術】
半導体産業は絶えず半導体デバイスのサイズを減少させることを試みている。小型化の必要性は今日の半導体製品に必要な回路の密度増大への適合の必要性に由来する。単一の半導体製品が例えば１００万を越える半導体デバイスを包含することは珍しいことではない。
【０００４】
典型的には小型化の焦点は１つの半導体デバイスの２次元水平面に向けられている。デバイスのサイズは０．２ミクロン以下のサイズに近づいている。しかし半導体デバイスの水平方向における寸法の減少は半導体デバイスの動作特性上の問題を提起している。
【０００５】
図１は従来技術の半導体デバイスの横断面図であり、これは例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）を示す。図１に関連して述べると、半導体デバイス１００は典型的にはいくつかの層から成る。半導体デバイスはシリコンサブストレート１０３から始まり、このサブストレート上には半導体デバイスの他のエレメントが組み付けられている。従来技術の半導体デバイスの図示の例では、半導体デバイス１００は２つの別個の半導体デバイス１００ａ、１００ｂを含むデュアルデバイスである。
【０００６】
サブストレート内には深いトレンチ１１２がポリシリコンにより生成される。深いトレンチは誘電層１４０により包囲されている。誘電層１４０は典型的には深いトレンチ１２を絶縁するための厚い誘電材料から成る。別個のデバイスの深いトレンチは典型的にはサブストレート１０３の延長部であるシリコンバリア１４２により絶縁される。深いトレンチ間には１つのアクティブエリア１４５が存在する。アクティブエリアは主にシリコンから成る。
【０００７】
上記のシリコンバリアの上方には浅いトレンチ絶縁層１４９が設けられている。浅いトレンチ絶縁層は典型的には薄い誘電材料から成る。さらに、浅いトレンチ層は典型的には２つの隣接する半導体デバイス１００間のさらなる絶縁部をなす。
【０００８】
アクティブエリア１４５内には、典型的には、ドーピングされた領域１５１，１５２，１５３が半導体デバイスのアクティブコンポーネントを生成するため形成されている。ドーピングされた領域１５１，１５２，１５３は所望のデバイスの導電型に依存してｎ型又はｐ型にドーピングされる。
【０００９】
ドーピングされた領域１５３にはこの領域を電気的にビット線１３０に接続するビット線コンタクト１１８が接続されている。ドーピングされた領域１５１，１５２の直ぐ上方にはドーピングされた領域を絶縁する酸化物層１５６が設けられている。ドーピングされた領域に接して、酸化物層１５６上方にワード線１２０が設けられている。サブストレート１０３及びビット線１３０に対してワード線１２０ａを適当にバイアスすることにより、アクティブエリア１４５内でドーピングされた領域１５２，１５３間にデプレッション領域１６０が形成されている。更にワード線１２０ａがバイアスされると、反転領域１６１がアクティブエリア１４５内に形成される。反転領域１６１はドーピングされた領域１５３と深いトレンチ１１２との間で電流が流れることを可能にする。電流の方向はサブストレート１０３に対するビット線１３０のバイアスに依存する。
【００１０】
典型的には、電流がビット線１３０と深いトレンチ１１２との間で、ビット線コンタクト１１８，ドーピングされた領域１５３及び反転領域１６１を通って深いトレンチ１１２まで流れる。ビット線１３０のバイアスに依存して、電荷を深いトレンチ１１２内に蓄積したり、深いトレンチ１１２から放電したりできる。誘電層１４０は深いトレンチ１１２内に蓄積された電荷を保存するための絶縁体として作用する。こうしてワード線１２０は半導体デバイス１００ａ，１００ｂに対するゲートに依存してドレイン又はソースとなる。深いトレンチ１１２はソース又はドレインである。
【００１１】
図２は図１のいくつかの従来技術の半導体デバイスの透視上面図である。図１の横断面図は図２の線１−１に沿って切断して示したものである。半導体デバイスの種々の層が図２に示してある。単一層（例えば１００ａ，１００ｂ）のサイズはデバイスエリア１８０で測定される。従来技術半導体デバイスのサイズは典型的には８Ｆ２であり、ここでＦは最小デバイスサイズ又は作製プロセスで可能な寸法（例えば０．２ミクロン）である。水平面におけるさらなる小型化によってもこれより小さい寸法は達成困難である。
【００１２】
１つの半導体デバイスのデバイスエリアが小であればあるほど、半導体デバイスの動作上益々問題が発生する。例えばホットキャリア及びパンチスルーの問題が小さい寸法のデバイスにおいて起こり、例えばゲート酸化物の低級化を来たし、それにより典型的には半導体デバイスが破壊される。
【００１３】
それらの種類の問題に基づき、小型のプレーナの半導体デバイスは厳しい条件で作動されねばならない。こうしてデバイスを作動するのに一層多くの回路が必要とされる。
【００１４】
小型プレーナ半導体デバイスの作製上の小さなエラーが半導体デバイスに不都合な影響を及ぼす。例えばワード線１２０（ゲート）が深いトレンチ１１２の過度に近傍又はその上方に配置された場合、デバイスも電流に基づき適正に動作しなくなる。
【００１５】
デバイスの実際のサイズを大して低減させずに半導体デバイスを小型化しようとする１つの方法は、垂直方向のデバイスを形成することである。図３は従来技術のバーチカル形トランジスタデバイスである。トランジスタデバイス３００によりデバイスエリアが縮小され、それと同時に、半導体のサイズを動作目的に合わせて制御可能となる。バーチカル形半導体デバイス３００はプレーナ半導体デバイス１００に類似して動作する。
【００１６】
バーチカル形半導体デバイス３００はビット線コンタクト３１８，ドーピング領域３５３，ワード線３２０及び深いトレンチ３１２を有する。ビット線コンタクト３１８はビット線（図示せず）に接続されている。ワード線３２０はゲートとして作用し、適当にバイアスされた時デプレッション領域３６０を生成する。ワード線３２０がさらにバイアスされて反転領域３６１を生成する場合、電流はビット線からビット線コンタクト３１８を通って深いトレンチ３１２へ、又はその逆に流れる。
【００１７】
従来技術のバーチカル形半導体が不都合に小さくないデバイスサイズ及びエリアサイズを有する場合、バーチカル形半導体はそのトポグラフィに基づきバーチカル形半導体又はその上方でのデバイスのさらなる作製を阻害するものである。例えば図３中、深いトレンチ３１２上方のデバイスのトポグラフィはワード線３１２の不都合な構成形態に基づき不規則的である。ＣＭＯＳプロセスではデバイスのさらなる作製がトポグラフィ上の不規則性個所のないサブストレート層を要する。こうして不規則なトポグラフィに基づき従来技術半導体デバイスに対してさらなる作製が阻害される。
【００１８】
更に、ロジック回路は典型的にバーチカル形半導体と同じサブストレート上に形成される。典型的にはバーチカル形半導体デバイス、本事例では先ずＤＲＡＭデバイスがサブストレート上に形成される。さらなるステップにて回路領域３７０が形成される。別個のプロセシングステップはバーチカル形半導体３００のワード線３２０の不規則なトポグラフィに基づき回路領域３００はバーチカル形半導体デバイス上方へ施される後続のロジック回路とも異なる高さを有する。こうして回路領域３７０及びバーチカル形半導体に対して形成される後続のロジック回路の相互結合が、高低差の故にさらに阻害される。
【００１９】
【発明が解決しようとする課題】
前述に鑑みて、バーチカル形半導体に関連する欠点を克服するための改善された方法及び装置が要望される。さらに詳しく云えばデバイスエリアサイズを小型化すると共に、デバイスサイズを過度に縮小せず、さらなるデバイス作製を制限しないデバイス及びこのデバイスを作製する方法が要望される。
【００２０】
【課題を解決するための手段】
前述の課題を解決するため、本発明によれば、１つの埋込まれたワード線を有するバーチカル形半導体デバイスが実現される。
【００２１】
１つの実施形態によれば、１つのワード線が１つのバーチカル形半導体デバイスの傍らに埋込まれる。ワード線はバーチカル形半導体デバイスに接して埋込まれ、ここでワード線のトポグラフィが実質的に平坦であるように埋込まれる。埋込ワード線が平坦であることによりワード線およびバーチカル形半導体トランジスタを介してさらなるプロセシングが施されうるようになる。
【００２２】
他の実施形態では半導体デバイスは垂直方向に配向されているトランジスタである。ワード線は垂直配向ゲートの傍らに埋込まれ、ここでワード線のトポグラフィが実質的に平坦であるように埋込まれる。
【００２３】
さらなる実施形態では、ワード線の１つの上面のトポグラフィが平坦化される。平坦化はワード線の埋込特性に基づき半導体デバイスを不都合に損なうことなく可能である。
【００２４】
ところで、本発明の実施形態では、垂直方向に配向されている半導体デバイスの作製方法において、前記方法は下記ステップを有する、即ち、埋込まれた１つのワード線を形成し、ここで、埋込まれたワード線の上面のトポグラフィが実質的に平坦であるようにようにし、ここで、実質的にワード線またはその上方に形成された１つの後続層が実質的に平坦であるようにし、それにより、さらなるプロセシングが１つの後続層上に施されるようにしたというステップを有する。ここで、埋込まれたワード線の上面のトポグラフィおよびワード線の上方に形成された１つの後続層が実質的に平坦であるようにし、それにより、さらなるプロセシングが１つの後続層上に施されるようにしたのである。本発明の更なる実施形態では埋込まれたワード線の上面を平坦化し、ここで、半導体デバイスは不都合に損なわれないようにしたのである。
【００２５】
更に、本発明の他の実施形態によれば、埋込まれたワード線の上方に後続層を形成し、ここで、当該の後続層の形成は、ＲＡＭセルデバイスの上面の実質的に平坦なトポグラフィに基づき可能であるようにしたのである。更に、本発明の実施形態によれば、埋込まれたワード線へないし、その上方に形成される後続層を平坦化し、ここでさらなるプロセシングが前記後続層上に施されるようにしたのである。
【００２６】
バーチカル形半導体デバイスと関連した埋込まれたワード線により比較的小さいデバイスエリアが与えられる。同時に、半導体デバイスの実際のサイズが過度に縮小されず、ここで、動作上の問題がバーチカル形半導体デバイスにおけるほど重大なものではない。更に、１つの埋込まれたワード線のトポグラフィによりさらなるプロセシングがバーチカル形半導体デバイスに対して施されうるようになる。こうして単一の半導体生成物上に一層多くのデバイスを形成できる。本発明のこれらの特徴又は他の特徴及び利点は本発明の以降の説明及び図により明らかにされる。
【００２７】
【実施例】
本発明は集積回路（ＩＣ）に関する。そのようなＩＣは、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、組み合わせＤＲＡＭロジック回路（埋込形ＤＲＡＭ）又は他の回路を含む。
【００２８】
典型的には数多のＩＣが並列にウエハ上に形成される。プロセシングが終わった後、ウエハはダイシングされ、ＩＣ回路は個々のチップに分離される。次いで、チップはパッケージングされ、最終生成物又は製品が形成され、この生成物又は製品は例えばコンピュータシステム、セルラフォン、パーソナルデジタルアシスタント（ＰＤＡ）及び他のエレクトロニック製品のような消費者向け製品として使用されるものである。
【００２９】
本発明の１つの実施例によれば、１つの埋込まれたワード線を有するバーチカル形半導体デバイスが開示される。バーチカル形半導体デバイスは小型化を許容すると共に、過度に小さい寸法に関連する問題を回避する。同時に、埋込まれたワード線はバーチカル形半導体デバイス上方でのウエハをさらにプロセシングすることを許容する。プロセシングすることにより、単位面積あたりもっと多くのデバイス（殊にＣＭＯＳデバイス）が可能になる。
【００３０】
図４は、本発明による埋込まれたワード線を有するバーチカル形半導体デバイスの横断面図である。図４は４００ａ、４００ｂを有する１つのデュアルデバイスを示す。図示の実施形態はメモリコンフィギュレーションにて使用される埋込まれたワード線４２０ａ，４２０ｂを有するバーチカル形半導体トランジスタ４００ａ，４００ｂを示す。しかし、埋込まれたワード線は任意のタイプのバーチカル形半導体デバイスと共に使用される。例として、ダイオード、フューズ又は他の任意のタイプの半導体デバイスをバーチカル形半導体の作法で形成でき、本発明により所要の１つのワード線又はビット線を利用できるものである。
【００３１】
半導体デバイス４００ａ，４００ｂがサブストレート４０３上に形成される。図示の実施形態は、１つの共通のビット線を共用するデュアル半導体デバイスとして、半導体デバイス４００ａ，４００ｂを示しているが、本発明はそれに限定されない。例として、更に本発明は、１ビット線に独立的に結合された単一の半導体デバイス又は任意の所定の適宜の手法で多重ビット線に結合された多重半導体デバイスを包括する。半導体デバイスは浅いトレンチ領域４４９により他の半導体デバイスから分離される。浅いトレンチ領域４４９はもれ電流が隣接する半導体デバイス間で相互作用するのを防止する。
【００３２】
半導体デバイス４００ａ，４００ｂ間にアクティブエリア４４５が設けられている。アクティブエリア４４５は、シリコン又は他の任意の適当な半導体サブストレート材料のようなサブストレート材料から成る。アクティブエリア４４５に接しているのは深いトレンチ４１２である。深いトレンチ４１２は、典型的には、メモリデバイス内にて電荷を蓄積し、解放するため使用される。深いトレンチ４１２はポリシリコン又は他の適当な導電材料から成る。
【００３３】
深いトレンチ４１２のいずれの側にも誘電層４４０，４４１が設けられている。誘電層４４０は厚い誘電材料から成り、誘電層４４１は薄い誘電材料から成る。誘電層４４１は深いトレンチ４１２からの電荷の漏れを防止する。例として、誘電層４４０，４４１は二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性材料から成る。
【００３４】
バリア層４３２の上方に、ゲート絶縁層４２６及びゲート層４２８が設けられている。ゲート絶縁層４２６はゲート層４２８をアクティブエリア４４５から絶縁する。ワード線４２０はサブストレート４０３の表面下に形成され、それにより、サブストレートの表面の所望の平坦特性が与えられる。１つの実施形態におけるワード線４２０は、エッチング、デポジション及び凹所形成のプロセスにより形成され、これについては更に後述する。凹所形成により、ワード線がサブストレートの表面下に埋込まれる。
【００３５】
ゲート層４２８はワード線４２０と電気的にコンタクト接続されている。ゲート絶縁層４２６は、二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁材料から成り得る。ゲート層４２８は、例えば、ポリシリコン、適当にドーピングされたポリシリコン又は他の任意の適当な半導体材料から成る。
【００３６】
ゲート絶縁層４２６及びゲート層４２８の頂部には、頂部絶縁層４２２が設けられている。絶縁層４４２は頂部絶縁層の上方に形成される任意の後続層からゲート層を絶縁する。同様に、ワード線４２０の上方に、このワード線４２０に対する絶縁作用を与えるワード絶縁層４２４が設けられている。例として、頂部絶縁層４２２及びワード絶縁層４２４は、二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性材料から成る。
【００３７】
アクティブエリア４４５の直ぐ上にはビット線コンタクト４１８が設けられている。ビット線コンタクト４１８は、アクティブエリアを電気的にビット線４３０に結合接続する。ビット線コンタクト４１８間には誘電層４５０が設けられている。誘電層４５０は、隣接するビット線コンタクト４１８の個々のビット線コンタクト４１８とビット線それ自体との間の絶縁作用を与える。
【００３８】
ビット線４３０がサブストレート４０３及びワード線４２０に対して適当にバイアスされると、デプレッション領域がビット線コンタクト４１８と深いトレンチ４１２との間に形成されている。図示の実施例は、ビット線コンタクト４１８と深いトレンチ４１２ａとの間に形成されたデプレッション領域４６０を示す。ワード線４２０ａの励振により、ビット線コンタクト４１８と深いトレンチ４１２ａとの間の反転領域４６１が生成される。反転領域はビット線コンタクト４１８と深いトレンチ４１２ａとの間で電流が流れるのを可能にする。電流の方向は深いトレンチ４１２ａに対するビット線４３０のバイアスに依存する。
【００３９】
ビット線４３０及びサブストレートを適当にバイアスし、ワード線４２０ａを励振することにより、深いトレンチ４１２ａからの電荷の開放又は蓄積が可能になる。このことは当業者に公知の事項である。トランジスタのバーチカル形半導体構造に基づき、有効な表面エリアが過度の小型化に関連する問題を起こさずに維持される。またさらなるプロセシングステップをバーチカル形半導体デバイスに対して施しうる。それというのは、ワード線が埋込まれているからである。ワード線を埋込むことにより、後続層のトポグラフィが不都合な影響を受けることはない。
【００４０】
図５には、本発明の１つの実施例による１つの半導体デバイスを層状に示す上面図である。図４の個々の半導体デバイスの横断面は図５の線４−４に沿って切断して示したものである。深いトレンチ４１２は初期的にアクティブエリア、ゲート層４２８及びゲート酸化物層４２６と共に形成される。ワード線４２０は深いトレンチ及びゲート層４２８とオーバーラップし、ビット線４１８はアクティブエリアの上に形成され、このことは、また、以下述べるようにさらなるプロセシングのほかに行われるものである。ビット線４３０はビット線コンタクト４１８の上方に形成される。
【００４１】
図５は１つの共通のビット線コンタクト４１８を共通する半導体デバイス４００ａ，４００ｂを示す。また本発明は図５に示すようなデュアルデバイスには限定されない。例として図６は本発明の他の実施例による半導体のシングルデバイスの層状化上面図である。図６は、本発明の他の実施例による半導体のシングルデバイスを示す。半導体デバイス４００′の全体的なバーチカル形半導体構造は、図示のデュアルデバイス４００と類似している。シングルデバイスはデュアルデバイスより遙かに大きなデバイスエリアスペースを生ぜしめる。但し本発明は任意の数のビット線コンタクトに適用可能である。
【００４２】
デバイスエリア４８０は、１つの半導体デバイスに必要な単位面積を表す。デバイスエリア４８０は、バーチカル形半導体デバイスのデバイスエリアより著しく小であり、同時に、半導体デバイス４００はパンチスルー又はホットキャリアのような短いデバイス長の問題を起こしやすいということはない。また埋込まれたワード線４２０のトポグラフィは半導体デバイスに対してさらなるプロセシングを施すことを可能にする。典型的には従来のバーチカル形半導体トランジスタデバイスでは、ワード線の不規則性の構成に基づきバーチカル形半導体トランジスタデバイスに対して一層多くの回路を形成しようという試みが挫折しているのである。埋込まれたワード線は、トポグラフィ上の一貫性を保ちながら、バーチカル形半導体構造を可能にする。それらの特長は、一層大きな密度及びポテンシャルの観点から単一の生成物又は製品内でさらなる回路を追加することを可能にするものである。
【００４３】
バーチカル形半導体デバイス及び１つの埋込まれたワード線は典型的なバーチカル形半導体デバイスより小さい面積を達成せしめる。例として、本発明の代替選択的における１つの埋込まれたワード線を有する１つのバーチカル形半導体デバイスは６Ｆ２〜４Ｆ２又は遙かに小さいエリア面積を達成せしめる。ここでＦは作製プロセスにより可能な最小寸法又はデバイスサイズである。デバイス作製技術が進歩するに従って寸法は更に減少する。
【００４４】
図７〜図１３は、本発明による半導体デバイスのプロセシングに関するさらなる詳細を示す。図７に関して云えば、１つの半導体デバイスはサブストレート４０３から始まる。サブストレート４０３は典型的には深いトレンチ４１２はサブストレート上に形成される。サブストレート材料の散在する縦溝状構造体コラムは、アクティブエリア４４５０及びシリコンサブストレートエリア４４２を形成する。又、誘電層４４０及び４４１が深いトレンチ４１２、アクティブエリア４４５及びシリコンサブストレートエリア４４２間に形成される。
【００４５】
最初アクティブエリア４４５及びシリコンエリア４４２のためにとっておかれたエリアに対して酸化物層６１０及びマスク層６２０を施すことにより、深いトレンチが形成される。例としてマスク層は、窒化珪素、二酸化珪素、それらの組合せ又は他のマスキング材料から成る。１つの実施例では、当業者に公知の技術におけるように、マスキング及びデポジットすることにより、酸化物層６１０，マスク層６２０及びここで述べられている類似のタイプの層を施すプロセスを適用できる。更にエッチストップを設けてもよい。そのようなエッチストップは、窒化物を有し、例えば酸化物とマスク層との間に設けられる。
【００４６】
次いで、例えばエッチング、反応性イオンエッチング、電気化学エッチング又は任意の適当な手法により、深いトレンチ４１２の形成のためコラム状に切り抜くことができる。一且、コラム状に切り抜きが行われると、トレンチ内に、深いトレンチ構造物及び誘電層４４０が形成される。深いトレンチ４１２は、ポリシリコン、ドーピングポリシリコン又は他の任意の適当な材料により形成される。誘電層４４０，４４１は、任意の誘電材料から形成される。誘電層４４０に対して厚い誘電材料を利用することにより、良好な結果が得られており、前記厚い誘電材料はトレンチキャパシタのカラーつばとして用いられる。例えば誘電材料は、二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性材料から成る。誘電層４４１は、厚い、又は薄い誘電材料から成り、例えば、二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性材料から成る。
【００４７】
更に他の実施例では、深いトレンチ４１２は、エッチング、デポジション及び凹所形成により形成され、このことは、本発明により形成されるすべての凹所形成されたエリアの生成に適用される。同様にワード線４２０も、エッチング、デポジション及び凹所形成により形成される。エリアはエッチングの任意の適当な手法によりエッチングされる。次いで、エッチングされた領域は、適合的デポジションにより適当な材料によりデポジットされる。材料はすべての露出された表面上にデポジットされる。デポジットされた材料は、平坦化又はエッチングにより表面から除去され、埋込み領域は、デポジットされた材料で充填された状態におかれる。埋込まれた領域、このケースでは深いトレンチ４１２の上方部分を更に除去するため、凹所形成エッチングを利用できる。
【００４８】
デポジションの方法は例えば化学的蒸着ＣＶＤ、プラズマ蒸着、スパッタリング又は他の任意の適当なデポジション技術を包括し得る。平坦化及び／又は凹所形成プロセスは、例えばポリシング、科学的機械的ポリシング、又は他の任意の適当な凹所形成プロセス技術により実施される。凹所形成プロセスにより、充填されたエリアが任意のマスキングエリアより下へ来るように平坦化される。例えば、深いトレンチ４１２は酸化層６１０及びマスク層６２０より下へ引っ込むように凹所形成されている。凹所形成プロセスにより、所定の材料がサブストレート中で所定の深さより下へもたらされるようになる。選択的実施例では、マスク層はデポジション及び凹所形成プロセスにおいて利用できる。このことは当業者に公知の事項である。
【００４９】
図８を参照すると、深いトレンチ４１２及び誘電層４４０が一旦形成されると、バリア層４３２が深いトレンチ４１２上に施される。バリア層４３２は、例えば、二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性材料から成る。バリア層４３２は、１つの実施形態では、エッチング、デポジット及び凹所形成プロセスにより形成される。典型的にはＣＶＤ又は高密度ＰＥＣＶＤのような他の技術により形成される。
【００５０】
シリコンサブストレートエリア４４２及びアクティブエリア４４５の壁に沿ってバリア層４３２の上方で、ゲート絶縁層４２６がバーチカル形に形成される。ゲート絶縁層４２６は後続ステップで形成されるゲート及びアクティブエリア４４５に対する絶縁体ゲートとして用いられる。絶縁層４２６は、例えばドライ酸化、又は熱酸化技術又は他の任意の適当なデポジション技術により形成される。さらなるゲート絶縁層４２６は、二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性材料から成る。
【００５１】
図９を参照すると、ゲート絶縁層４２６間の領域はゲート層４２８で充填される。ゲート層４２８はさらなるプロセシングの後、半導体デバイスに対するゲートになる。ゲート層４２８は、例えば、二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性材料から成る。一旦ゲート絶縁層４２６間の領域がゲート層材料で充填されると、ゲート層４２８は酸化物層６１０より下に引っ込まされて、事後的にデポジットされる頂部層（図１０の４２２）を生じさせる。選択的に、ゲート絶縁層４２６及びゲート層４２８の双方が酸化物層６１０の下へ引っ込まされる。
【００５２】
図１０を参照すると、浅い絶縁トレンチ４４９及び頂部層４２２がリソグラフィ及びエッチング技術で形成される。浅い絶縁トレンチ４４９領域は、マスキングされ、エッチングされていって、ついには深いトレンチ４１２を包囲する誘電層４４０に到達するまで当該のエッチングはなされる。次いで空所４４９及び４２２が材料で充填され、平坦化される。浅いトレンチ絶縁層４４９は別個の半導体デバイスに対する絶縁部として作用する。浅いトレンチ絶縁層４４９は例えば二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性材料から成る。頂部層４２２は浅い絶縁トレンチ４４９と同じ材料から成る。
【００５３】
図１１を参照すると、残っているマスク層６２０は、アクティブエリア上方に配置されている酸化物層６１０から除去される。新しいマスク層７１０及び７００がマスク層６２０と類似して形成され、後続するワード線に対するマスクを生じさせる。マスク層７１０は、酸化物層６１０及び頂部絶縁層４２２上方に形成される。マスク層７００は浅いトレンチ絶縁層４４９の一部分上方に形成される。マスク層７００及び７１０は、同じ材料から、同じプロセシングステップで形成される。
【００５４】
一旦マスク層７００、７１０が適当におかれ、構造化されると、ワード線領域４２０がエッチングされ、ワード線領域４２０で充填される。ワード線４２０は、シリコンサブストレートエリア４４２の直ぐ上方のエリアに隣接して位置し、部分的にゲート層４２８内に形成され、ここでゲート層４２８は図示の実施例では実質的にＬ字形層である。ワード線層４２０は単一の材料又は異なった材料層から形成される。例えば、ワード線４２０は、ポリシリコン、シリサイド、並びにポリシリコン及びシリサイドの組合せ、又は他の任意の半導体材料及びそれの組合せから成る。明らかになったところでは、ポリシリコン及びシリサイドからなるデュアル層の構成がシート抵抗を低減するのに寄与する。
【００５５】
ワード線４２０は、１つの実施形態では、エッチング、デポジット及び凹所形成プロセスにより形成され得る。上述のように形成される。引っ込める、ないし凹所形成プロセスによりワード線４２０は酸化物層６１０より下方におかれるようになる。更に、凹所形成プロセスにより、ワード線及びワード線上方に形成された後続層の実質的な平坦化が可能になる。
【００５６】
この実施例は埋込まれたワード線の平坦特性を示す。ワード線４２０はバーチカル形半導体デバイスのアクティブエリアに沿って埋込まれる。典型的には従来技術のバーチカル形デバイスは、バーチカル形半導体デバイスの頂部上にワード線を位置付けている。こうして、バーチカル形半導体デバイスのトポグラフィはワード線の不規則な形成に基づき非平坦にされた。
【００５７】
ワード線４２０を平坦化し得ることは、本発明のもう１つの特徴である。ワード線４２０の位置付けは、１つの実施形態では、半導体デバイスを損傷させることなく、平坦化を可能にする。バーチカル形半導体デバイスにおけるワード線の平坦化は、ワード線の位置付け、即ち、バーチカル形半導体デバイスのアクティブエリアの直ぐ上での位置付けに基づき不可能であった。
【００５８】
図１２を参照すると、ワード線層４２０の頂部層は、サブストレートの表面下方の酸化物層６１０のレベルより下方のところまで除去される。頂部層は、例えばエッチング、デポジション及び凹所形成プロセスにより除去される。頂部層は、ワード絶縁層４２４に対する余地を生じさせるため除去される。次いで除去された頂部層は、ワード絶縁層４２４で充填され、酸化物層６１０のところまで下がって平坦化される。ワード絶縁層４２４は、ワード線４２０とワード絶縁層４２４上方に配置された後続層との間の絶縁部として用いられる。ワード絶縁層４２４は、二酸化珪素、窒化珪素、それらの組合せ、又は他の任意の絶縁性又は誘電性材料から形成される。
【００５９】
図１３を参照すると、一旦ワード絶縁層４２４が形成されると、マスク層７００，７１０及び酸化物層６１０は除去されて、表面全体が平坦化される。その結果仕上がりの半導体デバイスが得られ、この半導体デバイスは実質的に平坦なトポグラフィを有するビット線に接続しさえすればよい。従来のバーチカル形半導体デバイスと異なって、本発明による仕上がった半導体デバイスのトポグラフィはデバイスのさらなる層を付加するため更にプロセシングできる。
【００６０】
図４に戻って参照すると、ビット線コンタクト４１８、誘電層４５０及びビット線４３０は、半導体デバイスの頂部上に容易に付加される。理解されるように、ビット線４３０上方のトポグラフィは実質的に平坦であり、バーチカル形半導体デバイスにおけるより一層平坦である。また本発明によるバーチカル形半導体デバイスの高さがサブストレートの他の領域上に形成されるロジック回路と同時に形成される。バーチカル形半導体デバイス及びロジック回路の同時の形成により実質的に同様の高さが生ぜしめられ、それにより、一層良好なコネクティビティ及び機能性が可能になる。また半導体デバイスの上方で例えば、さらなるＣＭＯＳデバイス又は他の任意の同様のタイプの半導体デバイスを付加して、さらなるプロセシングを実施できる。こうして本発明は、単一の生成物又は製品上でのバーチカル形半導体デバイス及びロジック回路の一層大きな統合化を可能にするバーチカル形半導体デバイスを形成する一層融通性のある方法を実現するものである。
【００６１】
種々の領域及び層の形成を公知技術により達成できる。例えばサブストレート４０３の表面上方に形成される層及びマスク層をリソグラフィ及びエッチング技術により形成しうる。しかもそのような層を形成するための任意の適当な技術を本発明により利用できる。
【００６２】
またサブストレート内に形成される層、領域及びトレンチも、当業者に公知の適当な技術により実施できる。例えば、エッチング、デポジション及び凹所形成プロセスが埋込構造を形成する上で有効であることが明らかになっている。特にワード線４２０の形成は、実施形態ではそのようなプロセスにより実施される。
【００６３】
更に、リソグラフィ、エッチング、デポジット及び凹所形成プロセスは、明細書中に記載したものには限定されない。当業者に公知のすべての適当な技術を本発明により利用できる。例えば、デポジションはデポジット又は材料成長のすべての手法を包括する。
【００６４】
上述のようにいくつかの実施例に関連して本発明を説明したが、本発明の範囲内に入る変更、組合せ等価手法が可能である。また注意すべきことには、本発明の方法及び装置をインプリメントする多くの選択的手法が存在する。従って、本発明の請求項は本発明の精神及び範囲内に入るすべての変更、組合せ、等価手法を包括するものである。
【００６５】
【発明の効果】
本発明によれば、バーチカル形半導体に関連する欠点を克服するための要望される改善された方法及び装置が実現される。さらに、デバイスエリアサイズを小型化すると共に、デバイスサイズを過度に縮小せず、さらなるデバイス作製が制限されない。要望されるデバイス及びこのデバイスを作製する方法が創出されるという効果が奏される。
【図面の簡単な説明】
【図１】  従来技術によるバーチカル形半導体デバイスの横断面図。
【図２】  従来技術による幾つかのバーチカル形半導体デバイスの透視上面図。
【図３】  従来技術によるバーチカル形トランジスタデバイスの構成略図。
【図４】  本発明による埋込まれたワード線を有するバーチカル形半導体デバイスの横断面図。
【図５】  本発明による半導体デバイスを層状化して示す上面図。
【図６】  本発明による半導体デバイスの別の形態を層状化して示す上面図。
【図７】  本発明の１つの実施例による半導体デバイスを１つの作製ステップで示す横断面図。
【図８】  本発明の図７の半導体デバイスをさらなる１つの作製ステップで示す横断面図。
【図９】  本発明の図８の半導体デバイスをさらなる１つの作製ステップで示す横断面図。
【図１０】  本発明の図９の半導体デバイスをさらなる１つの作製ステップで示す横断面図。
【図１１】  本発明の図１０の半導体デバイスをさらなる１つの作製ステップで示す横断面図。
【図１２】  本発明の図１１の半導体デバイスをさらなる１つの作製ステップで示す横断面図。
【図１３】  本発明の図１２の半導体デバイスをさらなる１つの作製ステップで示す横断面図。
【符号の説明】
１００  半導体デバイス、  １００ａ  半導体デバイス、  １００ｂ  半導体デバイス、  １０３  サブストレート、  １１３  深いトレンチ、  １１８  ビット線コンタクト、  １２０    ワード線、  １２０ａ  ワード線、  １３０  ビット線、  １４０  誘電層、  １４２  シリコンバリア層、  １４５  アクティブエリア、  １４９  浅い絶縁層、  １５１  ドーピング領域、  １５２  ドーピング領域、  １５３  ドーピング領域、  １５６  酸化物層、  １６０  デプレッション領域、  １６１  反転層、  １８０  デバイスエリア、  ３００  バーチカル形トランジスタ、  ３１２  深いトレンチ、  ３１８  ビット線コンタクト、  ３２０  ワード線、  ３５３  ドーピング領域、  ３６０  デプレッション領域、  ３６１  反転領域、  ３７０  回路領域、  ４００ａ  半導体デバイス、  ４００ｂ  半導体デバイス、  ４０３  サブストレート、  ４１２  深いトレンチ、  ４１８  ビット線コンタクト、  ４２０  ワード線、  ４２０ａ  ワード線、  ４２２  頂部絶縁層、  ４２４  ワード絶縁層、  ４２６  ゲート絶縁層、  ４２８  ゲート層、  ４３０  ビット線、  ４３２  バリア層、  ４４０  誘電層、  ４４１  誘電層、  ４４２  シリコンサブストレートエリア、  ４４５  アクティブエリア、  ４４９  浅いトレンチ、  ４６０  デプレッション領域、  ４６１  反転領域、  ６１０  酸化物層、  ６２０  マスク層、  ７００  マスク層、  ７１０  マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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