(57)【特許請求の範囲】
【請求項１】
複数の中間サンプルを発生させるために複数の入力サンプルにオフセットを加えるように構成された加算器と；
前記複数の中間サンプルに関してノイズシェイピングを実行して複数の出力サンプルを供給するように構成されたシグマ−デルタ変調器と、ここにおいて、各出力サンプルはマルチプルビットを具備する；
前記オフセットの少なくとも一部分を除去するために前記各出力サンプルのマルチプルビットのそれぞれを反転させるように構成されたオフセット除去ユニットと；
を具備する装置。
【請求項２】
アップサンプリングおよび補間フィルタリングをデータサンプルに関して実行して前記複数の入力サンプルを供給するように構成された補間フィルターを、さらに具備する請求項１の装置。
【請求項３】
複数のデジタルアナログ変換器エレメントを備え、前記複数の出力サンプルをアナログに変換するように構成されたデジタルアナログ変換器（ＤＡＣ）と、
前記複数の出力サンプルに基づいて前記複数のデジタルアナログ変換器エレメントのうちの複数の異なるものを選択するように構成されたダイナミック・エレメント・マッチング（ＤＥＭ）ユニットと、
をさらに具備する請求項１の装置。
【請求項４】
前記デジタルアナログ変換器はスイッチ−キャパシターデジタルアナログ変換器である、ここにおいて前記複数のデジタルアナログ変換器エレメントは複数の切り換え可能なキャパシターを具備する請求項３の装置。
【請求項５】
前記ダイナミック・エレメント・マッチングユニットは、前記複数のデジタルアナログ変換器エレメントをデータ重み付け平均化（ＤＷＡ）手法に基づいて選択するように構成される請求項３の装置。
【請求項６】
前記デジタルアナログ変換器からのアナログ出力をフィルタリングするように構成されたローパスフィルターを、さらに具備する請求項３の装置。
【請求項７】
前記ローパスフィルターはスイッチ−キャパシターフィルターである請求項６の装置。
【請求項８】
前記複数の入力サンプルは１６ビットの分解能を有し、前記オフセットは−４９２９である請求項１の装置。
【請求項９】
前記加算器および前記シグマ−デルタ変調器はオーバーサンプリングデジタルアナログ変換器の一部である請求項１の装置。
【請求項１０】
前記複数の入力サンプルはオーディオ信号用である請求項１の装置。
【請求項１１】
複数の中間サンプルを発生させるために複数の入力サンプルにオフセットを加えるように構成された加算器と；
前記複数の中間サンプルに関してノイズシェイピングを実行して複数の出力サンプルを供給するように構成されたシグマ−デルタ変調器と、ここにおいて、各出力サンプルはマルチプルビットを具備する；
前記オフセットの少なくとも一部分を除去するために前記各出力サンプルのマルチプルビットのそれぞれを反転させるように構成されたオフセット除去ユニットと；
を具備する集積回路。
【請求項１２】
アップサンプリングおよび補間フィルタリングを複数のデータサンプルに関して実行して前記複数の入力サンプルを供給するように構成された補間フィルターを、さらに具備する請求項１１の集積回路。
【請求項１３】
複数の中間サンプルを発生させるために複数の入力サンプルにオフセットを加えること；
複数の出力サンプルを発生させるために前記複数の中間サンプルに関してノイズシェイピングを実行すること、ここにおいて、各出力サンプルはマルチプルビットを具備する；
前記オフセットの少なくとも一部分を除去するために前記各出力サンプルのマルチプルビットのそれぞれを反転させることと；
を具備する方法。
【請求項１４】
前記複数の入力サンプルを発生させるためにアップサンプリングおよび補間フィルタリングを複数のデータサンプルに関して実行することを、さらに具備する請求項１３の方法。
【請求項１５】
複数のデジタルアナログ変換器（ＤＡＣ）エレメントを用いて前記複数の出力サンプルをアナログに変換することと、
前記複数の出力サンプルに基づいて前記複数のデジタルアナログ変換器エレメントのうちの複数の異なるものを選択すること、
をさらに具備する請求項１３の方法。
【請求項１６】
複数の中間サンプルを発生させるために複数の入力サンプルにオフセットを加えるための手段と；
複数の出力サンプルを発生させるために前記複数の中間サンプルに関してノイズシェイピングを実行するための手段と、ここにおいて、各出力サンプルはマルチプルビットを具備する；
前記オフセットの少なくとも一部分を除去するために前記各出力サンプルのマルチプルビットのそれぞれを反転させるための手段と；
を具備する装置。
【請求項１７】
前記複数の入力サンプルを発生させるために複数のデータサンプルに関してアップサンプリングおよび補間フィルタリングを実行するための手段を、さらに具備する請求項１６の装置。
【請求項１８】
複数のデジタルアナログ変換器（ＤＡＣ）エレメントを用いて前記複数の出力サンプルをアナログに変換するための手段と、
前記複数の出力サンプルに基づいて前記複数のデジタルアナログ変換器エレメントのうちの複数の異なるものを選択するための手段と、
をさらに具備する請求項１６の装置。
【発明の詳細な説明】
【優先権の主張】
【０００１】
本特許出願は、本特許出願の譲受人に譲渡され、そして本願明細書中において明示的に参考文献とされている、２００６年１月１１日に出願された仮米国特許出願第６０／７５０，３４４号（「Offset Sigma-Delta Modulation Scheme」）に基づいて優先権を主張するものである。
【背景】
【０００２】
（分野）
本願の開示内容は一般にエレクトロニクスに関し、より具体的にはシグマ−デルタ（ΣΔ）変調に関する。
【０００３】
（背景）
ΣΔ変調器は、オーバーサンプリング（oversampling）・オーディオ・デジタルアナログ変換器（ＤＡＣｓ）、オーバーサンプリングアナログデジタル変換器（ＡＤＣｓ）、インスツルメンテーション（instrumentation）ＤＡＣｓなどの様々な適用（applications）に広く用いられている。ΣΔ変調器は、低入力サンプルレートにおいて多数のビット（例えば１６ビット）の分解能（resolution）を用いてデジタル入力を受け取り、高出力サンプルレートにおいて一つまたは少数のビットを用いて同じ分解能を有するデジタル出力を発生させる。ΣΔ変調器は、一つまたは少数のビットの分解能を有する量子化装置（quantizer）を用いてデジタル出力を発生させることができ、これにより良好な線形性を達成することができる。さらに、ノイズ（雑音）の大部分が望ましい信号帯域からより高い周波数に向かって押し続けられる（pushed away）ように、ΣΔ変調器は量子化ノイズをスペクトル的に成形することができる。より高い周波数における帯域外のノイズは単純なアナログフィルターにより容易にフィルタリングされ得る。
【０００４】
しかしながら、ΣΔ変調器からの高周波数の帯域外ノイズは、アナログフィルタリングが存在していてもある問題を引き起こすことがある。例えば、帯域外ノイズは、フィルタリングの前に他の信号に混じって望ましい信号帯域に折り返すことがあり、これにより帯域内ノイズフロアー（in-band noise floor）を生じさせる。より高いノイズフロアーのために、ΣΔ変調器は信号対雑音比（ＳＮＲ）および／または他の仕様（specifications）を落とす（fail）ことがある。さらには、帯域外ノイズは、アナログ集積回路（ＩＣ）ダイ上に置かれたデジタル電気回路構成により処理されることがある。量子化ノイズは、動作の高感度の期間（sensitive periods）中にデジタル電気回路構成の活動率（activity rate）に直接変換するとともに、近くに置かれたアナログ回路ブロックを破損させる可能性があり、これによりこれらのアナログ回路ブロックのノイズフロアーを生じさせる。ΣΔ変調器からの帯域外ノイズに起因するこれらの有害な影響は、望ましくないものであるとともに有害なものとなることすらある。
【０００５】
このため、ΣΔ変調器からの帯域外ノイズを低減させるための技術が当該分野において必要とされている。
【発明の概要】
【０００６】
ここでは、帯域外量子化ノイズを低減させるためにオフセットを用いるΣΔ変調を実行するための技術について説明する。一実施形態に係るオフセットを用いるΣΔ変調を実施するオーバーサンプリングＤＡＣでは、補間フィルター（interpolation filter）はアップサンプリングおよび補間フィルタリングをデータサンプルに関して実行し、複数の入力サンプルを発生させる。加算器は、複数の中間サンプルを発生させるために該複数の入力サンプルにオフセットを加える。以下に述べるように、オフセットは、ΣΔ変調器からの量子化ノイズの特性を変更するとともに、望ましい量子化ノイズの特性を得るように、可能な限り大きいダイナミックレンジを保持するように、そして該オフセットの除去を簡易化するように選択されることができる。該ΣΔ変調器は、該複数の中間サンプルに関してアップサンプリング（upsampling）およびノイズシェイピング（noise shaping）を実行して、複数の出力サンプルを供給する。オフセット除去ユニットは該複数の出力サンプルからオフセットの少なくとも一部分を、デジタルドメインで（例えば、各出力サンプルの全てのビットの反転により）および／またはアナログドメインで（例えば、アナログ回路内におけるオフセットの加算により）除去する。ＤＡＣは、マルチプル（multiple）ＤＡＣエレメントを用いて該複数の出力サンプルをアナログに変換する。ダイナミック・エレメント・マッチング（matching）（ＤＥＭ）ユニットは、該複数の出力サンプルに基づいて複数のＤＡＣエレメントのうちの複数の異なるものを選択する。ローパスフィルターは、帯域外ノイズを除去するためにＤＡＣからのアナログ信号をフィルタリングする。増幅器は、出力信号を発生させるために該フィルタリングされた信号を増幅および／またはバッファリングする（buffers）。
【０００７】
本願発明に係る種々の観点および実施形態を以下にさらに詳細に説明する。
【図面の簡単な説明】
【０００８】
【図１】オフセットを用いるΣΔ変調を実施するオーバーサンプリングＤＡＣを示す。
【図２】オフセットを用いるΣΔ変調を実施する別のオーバーサンプリングＤＡＣを示す。
【図３】２次の４ビットΣΔ変調器のブロック図を示す。
【図４（ａ）】オフセットを用いない量子化ノイズおよびオフセットを用いる量子化ノイズを示す。
【図４（ｂ）】オフセットを用いない量子化ノイズおよびオフセットを用いる量子化ノイズを示す。
【図５】ＤＡＣおよびローパスフィルターのブロック図を示す。
【図６】ＤＥＭユニットの動作を示す。
【図７】オーバーサンプリングおよびノイズシェイピングを実行するためのプロセスを示す。
【詳細な説明】
【０００９】
本願発明の特徴および本質は、以下に述べられる詳細な説明および図面からより明らかになるであろう。なお、図面において、類似の参照符号は一貫した対応的な識別を行っている。
【００１０】
「例示的な」という言葉は、本願明細書中においては「一例として供する、実例、あるいは図解」を意味する。本願明細書中において「例示的」として説明されるいずれの実施形態あるいはデザインも、必ずしも、他の実施形態あるいはデザインよりも好ましいか、あるいは優れているものとして解釈されるものではない。
【００１１】
図１は、オフセットを用いるΣΔ変調を実施するオーバーサンプリングＤＡＣ１００の一実施形態に係るブロック図を示す。ＤＡＣ１００は、オーバーサンプリング・オーディオＤＡＣや他の適用に用いられてもよい。
【００１２】
図１に示す実施形態について、デジタルプロセッサー１１０は、ｆin のサンプルレートで望ましい数の（Ｎ）ビットを用いて複数のデータサンプルＸDAT を発生させる。メモリー１１２は、プロセッサー１１０向けのデータおよびプログラムコードを格納する。加算器１２０は、プロセッサー１１０からの各データサンプルにオフセットを加えて複数の中間サンプルＸINT を供給する。オフセットは、以下に述べるように、選択されることのできる静的な値である。レジスタ（図１において図示は省略するがΣΔ変調器１３０の一部であってもよい）は、結合されたアップサンプリングおよび０次（zero-order）ホールド（hold）補間動作を該複数の中間サンプルに関して実行する。ΣΔ変調器１３０は、アップサンプリングされたサンプルに関してノイズシェイピングを実行して、ｆout のサンプルレートで一または少数の（Ｍ）ビットにより複数の出力サンプルＸOUT を供給する。出力サンプルレートは、典型的に入力サンプルレートよりも何倍も高い。例えば、Ｎは１６と等しくてよく、Ｍは１，２，または４と等しくてよく、そしてオーバーサンプリング比（ＯＳＲ）は３２または２５６と等しくてよい。特に、ＯＳＲ＝ｆS ／２ｆBW であり、ここで、ｆBW は処理されている信号の帯域幅であり、ｆS はサンプリングレートである。該ＯＳＲはデジタルプロセッサー１１０に関して１なので、ファクターＫだけサンプリングレートを増加すると、結果としてＯＳＲにおけるＫが対応的に増加する。Ｎ，Ｍ，そしてＯＳＲに関して、他の値も可能である。ΣΔ変調器１３０の代表的なデザインを以下に説明する。ΣΔ変調器１３０は、ΣΔ変調器のデザインにより決定される特別のノイズ伝達関数を有している。以下に説明するように、加算器１２０を介して複数のデータサンプルにオフセットが加えられた結果として、量子化ノイズが高周波数において減衰される。
【００１３】
オフセット除去ユニット１４０は複数の出力サンプル中のオフセットの全てまたは一部分を除去して、複数の修正されたサンプルＸCOR を供給する。オフセットの除去は、（図１に示されるように）デジタルドメインで実行されてもよいし、あるいは（図１には示されていない）アナログドメインで実行されてもよい。Ｍ−ビットＤＡＣ１５０は、修正されたデジタルサンプルをアナログに変換してアナログ信号を供給する。ローパスフィルター１６０は、帯域外ノイズを除去するためにアナログ信号をフィルタリングしてフィルタリングされた信号を供給する。ローパスフィルター１６０は、ポストフィルター、再構成（reconstruction）フィルター等と称されてもよい。増幅器（Ａｍｐ）１７０は、該フィルタリングされた信号を増幅および／またはバッファリングして、例えば、スピーカーや何らかの他の出力回路に出力信号を供給する。
【００１４】
図２は、オフセットを用いるΣΔ変調を実施するオーバーサンプリングＤＡＣ２００の他の実施形態に係るブロックダイアグラムを示す。ＤＡＣ２００もまた、オーバーサンプリング・オーディオＤＡＣや他の適用に用いられることができる。
【００１５】
図２に示す実施形態については、デジタルプロセッサー２１０は、ｆS のサンプルレートでＮビットの分解能を用いて複数のデータサンプルＸDAT を発生させる。メモリー２１２は、プロセッサー２１０用のデータおよびプログラムコードを格納する。補間フィルター２１４は、複数のデータサンプルを８のファクターだけアップサンプリングし（upsamples）、補間フィルタリングを実行し、そして８ｆS のサンプルレートでＮビットの分解能により複数の入力サンプルＸIN を供給する。加算器２２０は、フィルター２１４からの各入力サンプルにオフセットを加えて、複数の中間サンプルＸINT を供給する。
【００１６】
ユニット２２６は、アップサンプリングおよびノイズシェイピングを実行する。ユニット２２６内において、０次ホールド（ＺＯＨ）ユニット２２８は、ΣΔ変調器２３０に用いられた時計の３２のサイクルの間、各中間サンプルを保持することにより、３２のファクターによるアップサンプリングを実行する。ΣΔ変調器２３０は、ＺＯＨユニット２２８からのサンプルをＭビットに量子化し、ノイズシェイピングを実行し、そして２５６ｆS のサンプルレートでＭビットにより複数の出力サンプルＸOUT を供給する。オフセット除去ユニット２４０は、該複数の出力サンプル中のオフセットの全てまたは一部分を除去して、複数の修正されたサンプルＸCOR を供給する。ダイナミック・エレメント・マッチング（ＤＥＭ）ユニット２４２は、該複数の修正されたサンプルを受け取り、そしてこれらＤＡＣエレメント内におけるミスマッチ（mismatch）の有害な影響を改善するためにＤＡＣ２５０内の複数の異なるエレメントをダイナミックに選択する。ＤＡＣ２５０は、修正されたサンプルをアナログに変換してアナログ信号を供給する。ローパスフィルター２６０は、帯域外ノイズを除去するために該アナログ信号をフィルタリングしてフィルタリングされた信号を供給する。増幅器２７０は、該フィルタリングされた信号を増幅および／またはバッファリングして、出力信号を供給する。
【００１７】
図２はまた、オーバーサンプリングＤＡＣ２００を実施する一実施形態を示す。この実施形態について、デジタルプロセッサー２１０からオフセット除去ユニット２４０まではデジタルＩＣダイ２０２上で実施され、ＤＥＭユニット２４２から増幅器２７０まではアナログＩＣダイ２０４上で実施される。この実施形態について、ＤＥＭユニット２４２は、たとえそれがデジタル回路であっても、デジタルＩＣダイ２０２とアナログＩＣダイ２０４との間を通す信号線の数を減らすために、アナログＩＣダイ上で実施される。Ｍ−ビットΣΔ変調器は、Ｍ信号線のみを介してＤＥＭユニット２４２にインターフェイスで接続することができる。ＤＥＭユニット２４２は、データが２M レベルを含むようにデータを変更する、温度計コード度翻訳を実行する。これら２M レベルは、アナログハードウェアーに直接インターフェイスで接続する。
【００１８】
ＤＥＭユニット２４２は、相対的に大量のデジタルノイズをアナログＩＣダイの基板および／または電力供給装置にもたらすことがある。このデジタルノイズは、近くのアナログ回路の性能を低下させることがある。このデジタルノイズは、ΣΔ変調器からの量子化ノイズの特性に左右されることがある。加えられたオフセットとともに量子化ノイズの特性を変更することにより、ＤＥＭユニット２４２からのデジタルノイズが軽減される可能性があるとともに、近くのアナログ回路に対する性能が改善される可能性がある。
【００１９】
図１に示すΣΔ変調器１３０および図２に示すΣΔ変調器２３０は、様々なデザインで実施されてもよい。さらに、ΣΔ変調器１３０および２３０は、任意の数のビットを用いてサンプルを受け取ってもよく、また、任意の数のビットを用いて出力サンプルを供給してもよい。代表的なΣΔ変調器のデザインを以下に述べる。
【００２０】
図３は、２次（second-order）のＭ−ビットΣΔ変調器３００の一実施形態に係るブロックダイアグラムを示し、それは図１および図２のそれぞれにおけるΣΔ変調器１３０および２３０のそれぞれとして用いられてもよい。図３に示す実施形態に関して、ΣΔ変調器３００は、入力ゲインエレメント３０８、ノイズシェイピングの２つの段階（stages）、およびＭ−ビット量子化装置３３０を含む。ゲインエレメント３０８は、Ａ1 の利得（ゲイン）により複数の中間サンプルＸINT を受け取ってスケールする（scales）。該複数の中間サンプルはＮビットの分解能を有しており、ここでＮは１６あるいは他の何らかの値でよい。
【００２１】
第１のノイズシェイピング段階では、加算器３１０は、ゲインエレメント３０８の出力からゲインエレメント３１８の出力を減じて、その差をフィルターセクション３１２に供給する。フィルターセクション３１２は、加算器３１４および遅延エレメント３１６を含む。加算器３１４は、加算器３１０の出力を遅延エレメント３１６の出力に加算する。遅延エレメント３１６は、加算器３１４の出力を受け取って、１クロック周期の遅延を与える。第２のノイズシェイピング段階においては、加算器３２０は遅延エレメント３１６の出力からゲインエレメント３２８の出力を減じて、その差をフィルターセクション３２２に供給する。フィルターセクション３２２内では、加算器３２４は、加算器３２０の出力を遅延エレメント３２６の出力と加算する。遅延エレメント３２６は、加算器３２４の出力を受け取って、１クロック周期の遅延を提供する。
【００２２】
ΣΔ変調器３００内のエレメントは、Ｎより大きいビットの分解能でデザインされてもよい。量子化装置３３０は、遅延エレメント３２６の出力を量子化し、複数のＭ−ビットの出力サンプルＸOUT を供給する。量子化装置３３０はＡQ のゲインを有し、それはマルチビット量子化装置に関して１であってよいが、１ビット変調器に関しては不明瞭である。ゲインエレメント３１８は出力サンプルをＡ2 のゲインによりスケールし、ゲインエレメント３２８は出力サンプルをＡ3 のゲインによりスケールする。
【００２３】
フィルターセクション３１２および３２２のそれぞれの伝達関数Ｇ（ｚ）は、下記のように表わされることができる：
【数１】
0005113285.tif 000002
【００２４】
ここで、ｚ-1 は遅延エレメント３１６および３２６のそれぞれによる１クロックサイクルの遅延を意味する。
【００２５】
ΣΔ変調器３００について、望ましい信号に関する全体的な伝達関数Ｈ（ｚ）は、下記のように表わされることができる：
【数２】
0005113285.tif 000003
【００２６】
ｚ−平面上では、信号伝達関数Ｈ（ｚ）は、０＋ｊ０において２つのゼロを、そしてａ±ｊｂにおいて２つの複素極（complex poles）を有し、ここでａおよびｂはゲインＡ2，Ａ3 ，およびＡQ によって決定される。信号伝達関数Ｈ（ｚ）はローパス構造（lowpass shape）を有する。
【００２７】
ΣΔ変調器３００にとって、全ての量子化ノイズにとっての伝達関数Ｎ（ｚ）は、下記のように表わされることができる：
【数３】
0005113285.tif 000004
【００２８】
ｚ−平面上では、ノイズ伝達関数Ｎ（ｚ）は、１＋ｊ０において２つのゼロを、そしてａ±ｊｂにおいて２つの複素極を有する。ノイズ伝達関数Ｎ（ｚ）はハイパス構造（highpass shape）を有する。
【００２９】
図３は、ΣΔ変調器の代表的なデザインを示す。ここで述べられた技術は、任意の数の出力ビット、任意の次数、任意の数のセクションおよび段階等を有している様々なΣΔ変調器とともに用いられてもよい。簡明化のために、以下の記述のうちの幾つかの部分は図３におけるΣΔ変調器３００に関するものである。
【００３０】
ΣΔ変調器は、当該分野において知られている様々な量子化の手法（scheme）のうちのどれか一つを実行する。第１の手法では、１６−ビットドメインにおける“０”から“４０９５”までの範囲は４−ビットドメインにおける“０”にマップし（maps）、１６−ビットドメインにおける“−１”から“−４０９６”までの範囲は４−ビットドメインにおける“−１”にマップする。この手法は、例えばビットの切捨て（dropping bits）により、デジタルドメインにおける単純な量子化を可能とする。第２の手法では、１６−ビットドメインにおける“２０４７”から“−２０４８”までの範囲は４−ビットドメインにおける“０”にマップする。様々な量子化の手法は、様々なノイズの特性を有している可能性がある。第２のフィルターセクション３２２の出力は、小さな入力信号については“０”付近をうろつき（hover around）、これは量子化ノイズが実際に問題となる場合である。第１の手法では、閾値−１がとても近いので、量子化装置の出力は一定して（on regular based）“−１”に推移（transition）する可能性がある。第２の手法では、量子化装置の出力は、閾値２０４７と−２０４８とはさらに離れているので、量子化装置の出力はなおさら（much less）頻繁に“−１”および“１”にトリップ（trip）する可能性があり、したがって量子化装置の出力の活動率は低くなる。ここで述べられた技術は、全ての量子化手法に用いられてもよく、そして第１の手法にとって特に有益である。
【００３１】
複数の入力サンプルにオフセットを加えることは、ΣΔ変調器からの量子化ノイズの特性に影響を及ぼす。特に、高周波数における帯域外ノイズは、適正なオフセットを適用することにより低減されるかもしれない。以下に、この帯域外ノイズ中の減少を説明する。
【００３２】
図４（ａ）は、いかなるオフセットも用いない図３中のΣΔ変調器３００からの量子化ノイズのプロット４１０（これはオリジナル手法と呼ばれる）、および複数の１６−ビットの入力サンプルに適用された−４９２９のオフセットを用いる同じΣΔ変調器からの量子化ノイズのプロット４２０（これはオフセット手法と呼ばれる）を示す。この例においては、Ｎ＝１６，Ｍ＝４であり、入力サンプルレートはｆs ＝４８ＫＨｚであり、出力サンプルレートは２５６ｆs ＝１２．２８８ＭＨｚである。量子化ノイズは、周波数に関して対数のｘ−軸を用いるグラフ上に描かれる。図４（ａ）は、小さな入力信号に関する量子化ノイズの特性を示し、それは、小さな入力信号については信号対雑音比が高いことが要求されるので、重要な場合である。この量子化ノイズの特性は、大きな入力信号に関しては異なる可能性がある。
【００３３】
２次のΣΔ変調器に関して予想されるように、いかなるオフセットも用いないと、ノイズ振幅は１０の周波数ごとに４０デシベル（ｄＢ）の割合で増える。ノイズ振幅は、プロット４１０によって表示されたように、おおよそ２ＭＨｚで平坦になる。−４９２９のオフセットを用いると、ノイズ振幅は１０の周波数ごとに４０デシベル（ｄＢ）の割合で増えるが、ディップ（dips）はより高い周波数において低くなる。図４（ａ）に示されたように、そしてまた次の図４（ｂ）に示されたように、両方の手法に関して、ΣΔ変調器からの量子化ノイズの大部分はおおよそ１ＭＨｚからちょうど６ＭＨｚを超えるまでの高周波数において現れ、それら２つの周波数のうちの後者は出力サンプルレートの半分を意味している。しかしながら、プロット４１０および４２０によって表示されたように、高周波数においては、オフセットを用いるノイズ振幅は、いかなるオフセットも用いないノイズ振幅よりも低い。
【００３４】
図４（ｂ）は、高周波数における量子化ノイズのより詳しいプロットを示す。いかなるオフセットも用いないΣΔ変調器３００からの量子化ノイズはプロット４１２で示され、また−４９２９のオフセットを用いる同じΣΔ変調器からの量子化ノイズはプロット４２２で示される。プロット４１２および４２２は、帯域外ノイズはオフセットを加えられることによって高周波数において１０ｄＢまで低減されること、を表示する。このノイズ低減の総量は、オリジナルの手法に関する信号の分散（variance）よりも小さい９倍を超える信号の分散を有するオフセットの手法になる。
【００３５】
図４（ａ）および（ｂ）は、１６−ビットの入力サンプルに適用された−４９２９の特定の（specific）オフセットを用いる特定の４−ビットのΣΔ変調器に関する帯域外ノイズの低減を示す。この特定のオフセットは幾つかの利点を提供する。第１に、１６−ビットの入力サンプルに適用された−４９２９のオフセットは、結果としてΣΔ変調器からの４−ビットの出力サンプルにおけるおおよそ−１のオフセットとなる。出力オフセットは４−ビットの出力のうちの一つの最下位（桁）のビット（ＬＳＢ）に近いので、以下に述べるように、大部分のこのオフセットはデジタル的に容易に取り除かれることが可能である。第２に、−４９２９の１６−ビットのオフセットは、ΣΔ変調器による入力信号のクリッピング（clipping）を回避する。ΣΔ変調器は、＋７から−８までの４−ビットの範囲を有する。オフセットを何も用いないと、ΣΔ変調器の出力は＋７から−７までの範囲内に入る。−４９２９のオフセットを用いると、ΣΔ変調器の出力は＋６から−８までの範囲内に入り、これは有効である。しかしながら、＋４９２９のオフセットが用いられる場合、ΣΔ変調器の出力は＋８から−６までの範囲内に入るが、これは、＋８が利用できないので、有効ではない。このため、非常に大きい信号に関しては、ΣΔ変調器は＋４９２９のオフセットでクリッピングを行うであろうし、また入力信号はその頂上端から低減されたダイナミックレンジを有するであろう。
【００３６】
図４（ａ）および（ｂ）は、入力サンプルに適用された特定のオフセットを用いない代表的なΣΔ変調器のデザインに関する量子化ノイズ、および入力サンプルに適用された特定のオフセットを用いる代表的なΣΔ変調器のデザインに関する量子化ノイズを示す。一般に、オフセットは、ΣΔ変調器内でのフィードバックが内部状態の大きさ（magnitude）をより急速に減ずることを可能にし、これにより出力信号の分散（variance）を減少させる信号の統計を生じさせることができる。様々なノイズ特性は、様々なΣΔ変調器および／または様々なオフセットを用いて得られることができる。与えられたΣΔ変調器に関して、種々のオフセットは、帯域外量子化ノイズを低下させるために用いられ得る。望ましいノイズ特性は、該ΣΔ変調器に適したオフセットを選択することにより得られることができる。この適切なオフセットは、コンピューターシミュレーション、実験上の測定、実験室での試験等に基づいて決定され得る。
【００３７】
加算器２２０を介して導入されたオフセットを除去することは好ましいかもしれない。第１に、信号は２つの電力源（power supply）のレールの間の中心にはもはや位置していないので、該オフセットはシステムの有効なダイナミックレンジを低下させる可能性がある。このために、レールのうちの一つにヒッティング（hitting）する前のマージンは減少する。第２に、出力信号は、例えばオーディオシステムにおいて電力増幅器からスピーカーへ結合される直流電流（ＤＣ）であってもよい。デジタルドメインにおいて導入されて除去されていないＤＣオフセットは、電力増幅器の出力で公称中央の電圧（center voltage）からのＤＣオフセットを引き起こす。もし、ＤＣオフセットが相当大きいと（substantial）、さらなる待機電力の消費に加えて、かなりの（significant）ＤＣ電力がスピーカーを通して流れ、ことによると、スピーカーにダメージを与えるかもしれない。
【００３８】
一実施形態においては、ΣΔ変調器の前に加えられたオフセットは、例えば図１中のオフセット除去ユニット１４０または図２中のユニット２４０によって、ΣΔ変調器の後でデジタル的に除去される。オフセットは、ΣΔ変調器によって発生された出力サンプルからのオフセットを差し引くことによって除去されることができる。出力サンプルが２つの相補的なフォーマットで表わされるなら、そして該オフセットがその出力サンプル中でおおよそ−１であるならば、該オフセットは該出力サンプル中のＭビットのそれぞれを単に反転（inverting）させることによって取り除かれてもよい。表１は、二進法および十進法のフォーマットにおける４−ビットΣΔ変調器の出力、ならびに二進法および十進法のフォーマットにおける反転された出力を示す。
【表１】
0005113285.tif 000005
【００３９】
表１から、ΣΔ変調器の出力ＸOUT 、および反転された出力、ＸCOR は、下記のように表わされることができる：
【数４】
0005113285.tif 000006
【００４０】
表１および式（４）に示されたように、４−ビットΣΔ変調器からの出力サンプル中の４つのビットのそれぞれを反転させるということは、（１）出力サンプルに対して＋１のオフセットを加えること、および（２）結果として生じるサンプルを反転させること、という２つの効果を有する。修正されたサンプルＸCOR は、ビット反転の後、図２中のデジタルプロセッサー２１０からのデータサンプルＸDAT および補間フィルター２１４からの入力サンプルＸIN の双方について反転される。オーディオ適用に関して、信号反転は出力サウンドには影響を及ぼさず、また信号反転を修正する必要はない。たとえ信号を反転させる必要があったとしても、概して、電気回路構成のオーバーヘッド無しで信号を反転させるために交換され得るアナログ電気回路構成内の差動経路がある。信号の極性が重要である適用では、データサンプルＸDAT または入力サンプルＸIN のどちらかが、ビット反転に起因する信号反転を説明する（account for）ように反転されてもよい。
【００４１】
他の実施形態においては、ΣΔ変調器の前に加えられたオフセットは、例えば図２中のＤＡＣ２５０を用いて、ΣΔ変調器の後にアナログドメインで除去される。アナログドメインでオフセットを除去するための具体的な実施形態を以下に説明する。
【００４２】
図５は、図２中のＤＡＣ２５０の一実施形態の概略的なダイアグラムを示す。この実施形態においては、ＤＡＣ２５０は４−ビットのスイッチ−キャパシターＤＡＣとして実施される。ＤＡＣ２５０は、４つのビットを用いる１６の可能なレベルに関する１６のＤＡＣエレメント５１０ａから５１０ｐを含む。各ＤＡＣエレメント５１０は、キャパシター５１２ならびにスイッチ５１４，５１６，および５１８を含む。キャパシター５１２は、ノードＡに結合された一つの端部、ならびにスイッチ５１４，５１６，および５１８の一つの端部に結合された他の端部を有する。スイッチ５１４の他の端部は、高い基準電圧ＶREF_HI に結合する。スイッチ５１６の他の端部は、低い基準電圧ＶREF_LO に結合する。スイッチ５１８の他の端部は、中間または入力共通モード電圧ＶICM に結合する。
【００４３】
１６のＤＡＣエレメント５１０ａから５１０ｐは、ＤＥＭユニット２４２からの１６の制御信号、各ＤＡＣエレメントに関して一つの制御信号を受け取る。各制御信号は、関連するＤＡＣエレメント５１０中のスイッチ５１４および５１６を制御する。クロック位相φ１の間、ｉ＝ａ，．．．，ｐ，であるＤＡＣエレメント５１０ｉ用の制御信号ｉは、キャパシター５１２をＶREF_HI に結合するようにスイッチ５１４、あるいはキャパシター５１２をＶREF_LO に結合するようにスイッチ５１６のどちらかをオンにする。キャパシター５１２は、このように制御信号ｉ用の論理値に依存してＶREF_HI かＶREF_LO のどちらかに結合される。クロック位相φ２の間、全ての１６のＤＡＣエレメント５１０ａから５１０ｐ用のスイッチ５１８はオンにされ、全てのＤＡＣエレメント用のキャパシター５１２はＶICM に結合される。ＤＡＣ２５０用に用いられた時計のクロック位相φ１およびφ２は、それぞれ論理高（logic high）および論理低（logic low）に対応してもよい。
【００４４】
入力サンプルにオフセットが加えられない場合、出力サンプルはオフセットを有しない。この場合、８つのＤＡＣエレメントの平均はＶREF_HI に結合されるとともに、８つのＤＡＣエレメントの平均はＶREF_LO に結合される。ＶREF_HI ＝−ＶREF_LO ならば、ローパスフィルター２６０に供給された正味の平均の入力は、下記のように表わされることができる：
【数５】
0005113285.tif 000007
【００４５】
ここで、Ｃunit はＤＡＣエレメント５１０ａから５１０ｐのそれぞれにおけるキャパシター５１２の静電容量（capacitance）である。
【００４６】
しかしながら、−４９２９のオフセットが１６−ビットの入力サンプルに加えられる場合、４−ビットの出力サンプルがおおよそ−１のオフセットを有するであろう。この場合、７つのＤＡＣエレメントの平均はＶREF_HI に結合されるとともに、９つのＤＡＣエレメントの平均はＶREF_LO に結合されるであろう。ＶREF_HI ＝−ＶREF_LO ならば、ローパスフィルター２６０に供給された正味の平均の入力は、下記のように表わされることができる：
【数６】
0005113285.tif 000008
【００４７】
図５を参照すると、２つのＤＡＣエレメント５２０ａおよび５２０ｂは、式（６）に示されたオフセットを補償するために用いられてもよい。各ＤＡＣエレメントは、ＤＡＣエレメント５１０内のキャパシター５１２ならびにスイッチ５１４および５１８と同様にしてそれぞれ動作するキャパシター５２２およびスイッチ５２４および５２８を含む。ＤＡＣエレメント５２０ａおよび５２０ｂ用のキャパシター５２２は、常にＶREF_HI に結合され、ローパスフィルター２６０に供給されたおおよそ０の正味の平均の入力となる。
【００４８】
−４９２９の１６−ビットのオフセットが１６−ビットの入力サンプルに加えられ、−１の４−ビットのオフセット（これは４０９６の１６−ビットのオフセットに対応する）が４−ビットの出力サンプルから取り除かれる場合、ΣΔ変調器２３０が１．０のゲインを有すると仮定すると、−８３３の残りの１６−ビットのオフセット（これは０．２０の残りの４−ビットのオフセットに対応する）がＤＡＣからのアナログ信号中に残る。もしΣΔ変調器２３０が１．０以外のゲインを有するのであれば、残りのオフセットは異なってもよい。いずれの場合も、この残りのオフセットはローパスフィルター２６０中で除去されてもよいし、あるいはアナログ信号中に残されてもよい。
【００４９】
図５はまた、図２中のローパスフィルター２６０の一実施形態を示す。この実施形態においては、ローパスフィルター２６０は、２つのクワッド（quad）セクション５３０ａおよび５３０ｂを有しているスイッチ−キャパシター・バイ−クワッド（bi-quad）・フィルターを用いて実施される。各クワッドセクション５３０内では、キャパシター５３４は、増幅器５３２の出力に結合された一つの端部、およびスイッチ５３６および５３８の一つの端部に結合された他の端部を有する。スイッチ５３６の他端部は、増幅器５３２の反転入力に結合する。スイッチ５３８の他の端部は、クワッドセクションの入力に結合する。キャパシター５４０は、増幅器５３２の反転入力とクワッドセクションの入力との間に結合する。スイッチ５４２は、クワッドセクションの入力と回路の接地との間に結合する。
【００５０】
スイッチ５５０は増幅器５３２ａの出力に結合された一つの端部、ならびにスイッチ５５２の一つの端部およびキャパシター５５４の一つの端部に結合された他の端部を有する。スイッチ５５２の他の端部は回路の接地に結合する。キャパシター５５４の他の端部はクワッドセクション５３０ｂの入力に結合する。キャパシター５６０は、クワッドセクション５３０ｂの入力に結合された一つの端部、ならびにスイッチ５６２および５６４の一つの端部と反転バッファー（inverting buffer）５７０の入力とに結合された他の端部を有する。反転バッファー５７０は、差動回路デザイン中の差動信号の配線に単に交差して結合すること（cross-coupling）により実施されることができる。スイッチ５６２の他の端部は回路の接地に結合し、スイッチ５６４の他の端部はクワッドセクション５３０ｂの出力に結合する。キャパシター５７２は、クワッドセクション５３０ａの入力と反転バッファー５７０の出力との間に結合する。スイッチ５３８ａ，５３６ｂ，５４２ｂ，５５０および５６２はクロック位相φ１の間にオンにされる。スイッチ５３６ａ，５３８ｂ，５４２ａ，５５２および５６４は、クロック位相φ２の間にオンにされる。
【００５１】
図５は、ＤＡＣ２５０およびローパスフィルター２６０の代表的なデザインを示す。一般に、ＤＡＣ２５０およびローパスフィルター２６０は様々なデザインで実施されて構わない。例えば、ローパスフィルター２６０は、パッシブフィルターおよび／またはアクティブフィルターを用いて実施されてもよい。
【００５２】
ＤＥＭユニット２４２は、ＤＡＣ中の構成要素のミスマッチの有害な影響を低減するために、ＤＡＣ２５０中の異なるＤＡＣエレメントを所定の方式あるいは擬似ランダム式で選択する。図５に示すＤＡＣの実施形態では、構成要素のミスマッチは、ＤＡＣエレメント５１０ａから５１０ｐ中のキャパシター５１２の様々な静電容量によるものかもしれない。様々なＤＡＣエレメントを選択することにより、ＤＡＣエレメント中のミスマッチによるエラーは、構成要素がどのようにしてミスマッチされているのかをアプリオリ（a priori）に知る必要無しに、成形され（shaped）帯域の外に押し出されることができる。
【００５３】
図６は、図２中のＤＥＭユニット２４２の一実施形態を示す。この実施形態においては、ＤＥＭユニット２４２はデータ重み付け平均化（ＤＷＡ）手法を実施する。オフセット除去ユニット２４０からの修正されたサンプルＸCOR は、ゼロ−平均の表現から８の平均を用いる表現に変換される。変換されたサンプルＸDEM は１から１６までの範囲を有する。各変換されたサンプルにより、ＤＡＣエレメントの数はその変換されたサンプルの値によって表示されることが可能になる。ＤＡＣエレメントは、最後に選択されたＤＡＣエレメントの次のＤＡＣエレメントから始めて、循環方式（circular manner）で選択される。図６に示された例では、ＤＥＭユニット２４２は、−５，−３，＋１，０，−２，...の修正されたサンプルシーケンスを受け取って、３，５，９，８，６，... の変換されたサンプルシーケンスを発生させる。ＤＥＭユニット２４２は、ＤＡＣエレメント１ないし３を３の第１の変換されたサンプルとして選択し、ＤＡＣエレメント４ないし８を５の第２の変換されたサンプルとして選択し、ＤＡＣエレメント９ないし１６およびＤＡＣエレメント１を９の第３の変換されたサンプルとして選択し、ＤＡＣエレメント２ないし９を８の第４の変換されたサンプルとして選択し、そしてＤＡＣエレメント１０ないし１５を６の第５の変換されたサンプルとして選択する等を行う。
【００５４】
図６は、ＤＥＭユニット２４２の特定の実施形態を示す。ＤＥＭユニット２４２はまた、当該分野において知られている他のダイナミック・エレメント・マッチング・アルゴリズムを実施してもよい。
【００５５】
図７は、一実施形態に係る、オーバーサンプリングおよびノイズシェイピングを実行するための工程７００を示す。アップサンプリングおよび補間フィルタリングは、複数の入力サンプルを発生させるために複数のデータサンプルに関して実行される（ブロック７１２）。複数の中間サンプルを発生させるために複数の入力サンプルにオフセットが加えられる（ブロック７１４）。アップサンプリングおよびノイズシェイピングは、複数の出力サンプルを発生させるために該複数の中間サンプルに関して実行される（ブロック７１６）。該オフセットの少なくとも一部分が該複数の出力サンプルから除去される（ブロック７１８）。該オフセットは、デジタルドメインで除去されてもよいし（例えば、各出力サンプルの全てのビットを反転させることにより）、またはアナログドメインで除去されてもよい（例えば、ＤＡＣ中にオフセットを加えることにより）。デジタルドメインでのオフセットの除去がしばしば好ましい。なぜならそれは典型的にノイズまたは損失を加えず、あるいは他の有害な影響を生じさせないからである。
【００５６】
該複数の出力サンプルは、マルチプルＤＡＣエレメントを用いてアナログに変換される（ブロック７２０）。複数の異なるＤＡＣエレメントは、例えばＤＷＡ手法あるいは何らかの他のＤＥＭ手法を用いて、該複数の出力サンプルに基づいて選択される（ブロック７２２）。ＤＡＣからのアナログ信号は、帯域外ノイズを除去するためにフィルタリングされる（ブロック７２４）。フィルタリングされた信号は、出力信号を発生させるために増幅および／またはバッファリングされてもよい（ブロック７２６）。
【００５７】
ここで述べられたオーバーサンプリングＤＡＣｓおよび複数のオフセット技術を用いるΣΔ変調は、無線通信装置（例えば、セルラー電話、端末など）、消費者電子装置（例えば、ステレオプレーヤー、テレビジョン、ＣＤプレーヤーなど）、コンピューター、およびその他の装置のような、様々な電子装置に利用されてもよい。
【００５８】
オーバーサンプリングＤＡＣは、一またはそれより多くの特定用途向けＩＣ（ＡＳＩＣｓ）、デジタル信号プロセッサー（ＤＳＰｓ）、デジタル信号処理装置（ＤＳＰＤｓ）、プログラム可能論理デバイス（ＰＬＤｓ）、フィールドプログラマブル（field programmable）ゲートアレイ（ＦＰＧＡｓ）、プロセッサー、制御装置、マイクロ−コントローラ、マイクロプロセッサー、および／または他の電子ユニット上において実施されてもよい。オーバーサンプリングＤＡＣは、一またはマルチプルＩＣダイ上および一つまたはマルチプルＩＣｓ上において実施されてもよい。例えば、図２中のデジタルＩＣダイ２０２上に示された全ての電気回路構成は、一つのＩＣダイ上で実施され、そしてアナログＩＣダイ２０４上に示された全ての電気回路構成が別のＩＣダイ上で実施されてもよい。他の例としては、全てのまたは大部分のオーバーサンプリングＤＡＣ１００または２００用の電気回路構成は、一つのＩＣダイ上で実施されてもよい。オーバーサンプリングＤＡＣはまた、ＣＭＯＳ、ＮＭＯＳ、ＢＪＴなどのような、様々なＩＣプロセス技術を用いて製造されることができる。
【００５９】
オーバーサンプリングＤＡＣのある部分は、ソフトウェアおよび／またはファームウェアで実施されてもよい。例えば、オフセットは、ソフトウェア／ファームウェアを用いて加えられてもよい。ソフトウェア／ファームウェアは、メモリー（例えば、図１中のメモリー１１２または図２中のメモリー２１２）内に格納され、プロセッサー（例えば、プロセッサー１１０または２１０）によって実行されてもよい。メモリーは、プロセッサー内またはプロセッサーの外部で実施されてもよい。
【００６０】
開示された諸実施形態についての以上の説明は、当該分野における通常の知識を有する者であれば誰でも、本願発明を創作または利用することを可能ならしめるために提供される。これらの実施形態に対する様々な変更は、当業者にとっては自明であるとともに、本願明細書中で定義された包括的な（generic）原理は、本願発明の趣旨または範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本願発明は、本願明細書中に示された諸実施形態に限定されることを意図するものではなく、本願明細書中で開示された原理および新規な特徴と一致する最も広い範囲を与えられるべきものである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［１］
複数の中間サンプルを発生させるために複数の入力サンプルにオフセットを加えるように構成された加算器と、
前記複数の中間サンプルに関してノイズシェイピングを実行して複数の出力サンプルを供給するように構成されたシグマ−デルタ変調器と、
を具備する装置。
［２］
前記複数の出力サンプルから前記オフセットの少なくとも一部分を除去するように構成されたオフセット除去ユニットを、さらに具備する［１］の装置。
［３］
前記複数の出力サンプルから前記オフセットの少なくとも一部分をデジタル的に除去するように構成されたオフセット除去ユニットを、さらに具備する［１］の装置。
［４］
前記各出力サンプルはマルチプルビットを具備する［１］の装置。
［５］
前記オフセットの少なくとも一部分を除去するために前記各出力サンプルのマルチプルビットのそれぞれを反転させるように構成されたオフセット除去ユニットを、さらに具備する［４］の装置。
［６］
アップサンプリングおよび補間フィルタリングをデータサンプルに関して実行して前記複数の入力サンプルを供給するように構成された補間フィルターを、さらに具備する［１］の装置。
［７］
複数のデジタルアナログ変換器エレメントを備え、前記複数の出力サンプルをアナログに変換するように構成されたデジタルアナログ変換器（ＤＡＣ）と、
前記複数の出力サンプルに基づいて前記複数のデジタルアナログ変換器エレメントのうちの複数の異なるものを選択するように構成されたダイナミック・エレメント・マッチング（ＤＥＭ）ユニットと、
をさらに具備する［１］の装置。
［８］
前記デジタルアナログ変換器はスイッチ−キャパシターデジタルアナログ変換器である、ここにおいて前記複数のデジタルアナログ変換器エレメントは複数の切り換え可能なキャパシターを具備する［７］の装置。
［９］
前記ダイナミック・エレメント・マッチングユニットは、前記複数のデジタルアナログ変換器エレメントをデータ重み付け平均化（ＤＷＡ）手法に基づいて選択するように構成される［７］の装置。
［１０］
前記デジタルアナログ変換器からのアナログ出力をフィルタリングするように構成されたローパスフィルターを、さらに具備する［７］の装置。
［１１］
前記ローパスフィルターはスイッチ−キャパシターフィルターである［１０］の装置。
［１２］
前記複数の入力サンプルに加えられた前記オフセットは、結果としておおよそ−１のオフセットを有する前記複数の出力サンプルとなる［１］の装置。
［１３］
前記複数の入力サンプルは１６ビットの分解能を有し、ここにおいて前記オフセットは−４９２９である［１］の装置。
［１４］
前記加算器および前記シグマ−デルタ変調器はオーバーサンプリングデジタルアナログ変換器の一部である［１］の装置。
［１５］
前記複数の入力サンプルはオーディオ信号用である［１］の装置。
［１６］
複数の中間サンプルを発生させるために複数の入力サンプルにオフセットを加えるように構成された加算器と、
前記複数の中間サンプルに関してノイズシェイピングを実行して複数の出力サンプルを供給するように構成されたシグマ−デルタ変調器と、
を具備する集積回路。
［１７］
前記複数の出力サンプルから前記オフセットの少なくとも一部分を除去するように構成されたオフセット除去ユニットを、さらに具備する［１６］の集積回路。
［１８］
アップサンプリングおよび補間フィルタリングを複数のデータサンプルに関して実行して前記複数の入力サンプルを供給するように構成された補間フィルターを、さらに具備する［１６］の集積回路。
［１９］
複数の中間サンプルを発生させるために複数の入力サンプルにオフセットを加えること、
複数の出力サンプルを発生させるために前記複数の中間サンプルに関してノイズシェイピングを実行すること、
を具備する方法。
［２０］
前記複数の出力サンプルから前記オフセットの少なくとも一部分を除去することを、さらに具備する［１９］の方法。
［２１］
前記複数の入力サンプルを発生させるためにアップサンプリングおよび補間フィルタリングを複数のデータサンプルに関して実行することを、さらに具備する［１９］の方法。
［２２］
複数のデジタルアナログ変換器（ＤＡＣ）エレメントを用いて前記複数の出力サンプルをアナログに変換することと、
前記複数の出力サンプルに基づいて前記複数のデジタルアナログ変換器エレメントのうちの複数の異なるものを選択すること、
をさらに具備する［１９］の方法。
［２３］
複数の中間サンプルを発生させるために複数の入力サンプルにオフセットを加えるための手段と、
複数の出力サンプルを発生させるために前記複数の中間サンプルに関してノイズシェイピングを実行するための手段と、
を具備する装置。
［２４］
前記複数の出力サンプルから前記オフセットの少なくとも一部分を除去するための手段を、さらに具備する［２３］の装置。
［２５］
前記複数の入力サンプルを発生させるために複数のデータサンプルに関してアップサンプリングおよび補間フィルタリングを実行するための手段を、さらに具備する［２３］の装置。
［２６］
複数のデジタルアナログ変換器（ＤＡＣ）エレメントを用いて前記複数の出力サンプルをアナログに変換するための手段と、
前記複数の出力サンプルに基づいて前記複数のデジタルアナログ変換器エレメントのうちの複数の異なるものを選択するための手段と、
をさらに具備する［２３］の装置。
【図１】
0005113285.tif 000009
【図２】
0005113285.tif 000010
【図３】
0005113285.tif 000011
【図４（ａ）】
0005113285.tif 000012
【図４（ｂ）】
0005113285.tif 000013
【図５】
0005113285.tif 000014
【図６】
0005113285.tif 000015
【図７】
0005113285.tif 000016