(57)【特許請求の範囲】
【請求項１】
複数のゲインモードをサポートする信号を増幅する装置であって、
第１のカスコードトランジスタに結合された第１の入力トランジスタを備えた第１のゲインパスであって、前記第１の入力トランジスタのソースがディジェネレーションインダクタに結合されている第１のゲインパスと、
第２のカスコードトランジスタに結合された第２の入力トランジスタを備えた第２のゲインパスであって、前記第２の入力トランジスタのソースが無線周波数（ＲＦ）グラウンドに結合され、前記第２のカスコードトランジスタのゲートが選択的に、ハイリニアリティゲインモードではロウバイアス電圧に結合され、ロウノイズゲインモードではハイバイアス電圧に結合され、前記第１のカスコードトランジスタの出力が前記第２のカスコードトランジスタの出力に結合されている第２のゲインパスと、
を備えた装置。
【請求項２】
前記第１の入力トランジスタのゲートは選択的に、前記ロウノイズゲインモードではロウノイズ電圧バイアスに結合され、前記ハイリニアリティゲインモードではハイリニアリティ電圧バイアスに結合されている
請求項１の装置。
【請求項３】
前記第２の入力トランジスタのゲートは選択的に、前記ロウノイズゲインモードではロウノイズ電圧バイアスに結合され、前記ハイリニアリティゲインモードではハイリニアリティ電圧バイアスに結合されている
請求項２の装置。
【請求項４】
前記第２の入力トランジスタのゲートは選択的に、前記ロウノイズゲインモードでは前記ロウノイズ電圧バイアスとは異なる第２のロウノイズ電圧バイアスに結合され、前記ハイリニアリティゲインモードでは前記ハイリニアリティ電圧バイアスとは異なる第２のハイリニアリティ電圧バイアスに結合される
請求項２の装置。
【請求項５】
前記第１のカスコードトランジスタのゲートは、パワーダウンモードにおいて選択的にロウバイアス電圧に結合される
請求項１の装置。
【請求項６】
前記第１のカスコードトランジスタのゲートは、前記ロウノイズゲインモード及び前記ハイリニアリティゲインモードのいずれにおいてもハイバイアス電圧に結合される
請求項１の装置。
【請求項７】
第３のカスコードトランジスタに結合された第３の入力トランジスタを備えた第３のゲインパスであって、前記第３の入力トランジスタのソースが前記第１の入力トランジスタに結合された前記ディジェネレーションインダクタよりも低いインダクタンスを有する第２のディジェネレーションインダクタに結合され、前記第３のカスコードトランジスタのゲートが選択的に、前記ロウノイズゲインモードではロウバイアス電圧に結合され、中間ゲインモードではハイバイアス電圧に結合され、前記第３のカスコードトランジスタの出力が前記第１及び第２のカスコードトランジスタの出力に結合されている、第３のゲインパスをさらに備えた
請求項１の装置。
【請求項８】
複数のゲインモードをサポートする信号を増幅する方法であって、
第１のゲインパスを用いて入力信号を増幅することであって、第１のゲインパスが第１のカスコードトランジスタに結合された第１の入力トランジスタを備え、前記第１の入力トランジスタのソースがディジェネレーションインダクタに結合されていることと、
ハイリニアリティゲインモードにおいて、低電圧を用いて第２のゲインパスの第２のカスコードトランジスタをバイアスすることであって、前記第２のゲインパスが前記第２のカスコードトランジスタに結合された第２の入力トランジスタをさらに備え、前記第２の入力トランジスタのソースが無線周波数（ＲＦ）グラウンドに結合されていることと、
ロウノイズゲインモードにおいて、高電圧を用いて前記第２のカスコードトランジスタをバイアスし、前記第２のゲインパスを用いて前記入力信号を増幅することと、
を備えた方法。
【請求項９】
前記ロウノイズゲインモードにおいて、ロウノイズ電圧バイアスを用いて前記第１の入力トランジスタをバイアスすることと、
前記ハイリニアリティゲインモードにおいて、ハイリニアリティ電圧バイアスを用いて前記第１の入力トランジスタをバイアスすることと、
をさらに備えた請求項８の方法。
【請求項１０】
前記ロウノイズゲインモードにおいて、ロウノイズ電圧バイアスを用いて前記第２の入力トランジスタをバイアスすることと、
前記ハイリニアリティゲインモードにおいて、ハイリニアリティ電圧バイアスを用いて前記第２の入力トランジスタをバイアスすることと、
をさらに備えた請求項９の方法。
【請求項１１】
前記ロウノイズゲインモードにおいて、前記ロウノイズ電圧バイアスとは異なる第２のロウノイズ電圧バイアスを用いて前記第２の入力トランジスタをバイアスすることと、
前記ハイリニアリティゲインモードにおいて、前記ハイリニアリティ電圧バイアスとは異なる第２のハイリニアリティ電圧バイアスを用いて前記第２の入力トランジスタをバイアスすることと、
をさらに備えた請求項９の方法。
【請求項１２】
前記ロウノイズゲインモードにおいて、ロウバイアス電圧を用いて前記第１のカスコードトランジスタをバイアスすることと、
前記ハイリニアリティゲインモードにおいて、ハイバイアス電圧を用いて前記第１のカスコードトランジスタをバイアスすることと、
をさらに備えた請求項８の方法。
【請求項１３】
前記ロウノイズゲインモード及び前記ハイリニアリティゲインモードのいずれにおいてもハイバイアス電圧を用いて前記第１のカスコードトランジスタをバイアスすること
をさらに備えた請求項８の方法。
【請求項１４】
中間ゲインモードにおいて、ハイバイアス電圧を用いて第３のゲインパスの第３のカスコードトランジスタをバイアスすることであって、前記第３のゲインパスが前記第３のカスコードトランジスタに結合された第３の入力トランジスタをさらに備え、前記第３の入力トランジスタのソースが前記第１の入力トランジスタに結合された前記ディジェネレーションインダクタよりも低いインダクタンスを有する第２のディジェネレーションインダクタに結合され、前記第３のカスコードトランジスタの出力が前記第１及び第２のカスコードトランジスタの出力に結合されていること
をさらに備えた請求項８の方法。
【発明の詳細な説明】
【関連出願の表示】
【０００１】
［米国連邦法規集第３５編第１１９条による利益の主張］
特許のための本出願は、"LNA Noise Figure and Linearity Optimization" とタイトルされた、２００９年３月２３日出願の出願番号６１／１６２５１１の米国仮出願の優先権を主張し、その開示はここにリファレンスとして組み込まれる。
【技術分野】
【０００２】
本開示は、集積回路（ＩＣ）設計に関し、特にロウノイズ増幅器（ＬＮＡ）を含む増幅器の設計に関する。
【背景技術】
【０００３】
無線通信の受信機はたびたび、無線周波数（ＲＦ）フロントエンドにおけるロウノイズ増幅器（ＬＮＡ）を組み込む。ＬＮＡは、受信機への入力での電力レベルの広い範囲を許容するように設計されるかもしれない。例えば、受信機への入力が高電力レベルであるとき、ＬＮＡは、ＬＮＡ出力内への非線形歪み（non-linear distortion）の生成の導入を避けるために、良好な線形特性を示さなければならない。逆に、受信機への入力が低電力レベルであるとき、ＬＮＡは、過度のノイズを発生させること無しに入力信号を適切に増幅させるために、ハイゲイン及びロウノイズ特性を示さなければならない。増幅器の設計において、良好な線形性（linearity）及びロウノイズの要求は、たびたびコンフリクトする。
【０００４】
予期される広範囲の入力電力レベルを許容することのできるＬＮＡを設計するための技術を提供することが望まれている。
【図面の簡単な説明】
【０００５】
【図１】図１は、本開示の技術がインプリメントされるかもしれない従来の無線通信デバイスの設計のブロック図を示している。
【図２】図２は、図１の無線通信デバイスに採用されるかもしれないＬＮＡの例示的な実施形態を示している。
【図３】図３は、デュアルアーキテクチャに採用するＬＮＡのインプリメンテーションを示し、コンポーネントのセットがＨＬモード及びＬＮモードの両方において動作をアコモデート（accommodate）するようにレプリケート（replicate）される。
【図４】図４は、本開示にしたがったＬＮＡの例示的な実施形態を示している。
【図４Ａ】図４Ａは、第３のモードをアコモデートするＬＮＡの例示的な実施形態を示し、第２のゲインパスがターンオンし、第１のゲインパスがターンオフする。
【図５】図５は、本開示にしたがった方法の例示的な実施形態を示している。
【発明を実施するための形態】
【０００６】
添付された図面に関連して以下に明らかにされる詳細な説明は、本発明の例示的な（exemplary）実施形態の説明として意図されており、本発明が実行されることができる例示的な実施形態のみを表すことを意図していない。本説明を通して用いられる“例示的（"exemplary"）”なる語句は、“例（example）、例（instance）,或いは例証（illustration）として仕える（serve）”ことを意味し、他の例示的な実施形態を越えて好ましい或いは有効であるとして必ずしも解釈されるべきではない。詳細な説明は、発明の例示的な実施形態の全体的な理解を与える目的に対する特別の詳細を含んでいる。当業者にとって、発明の例示的な実施形態は、これらの特別な詳細なしに実行されるかもしれないことは、明白であろう。いくつかの例では、ここに表された例示的な実施形態の新規性を不明確にすることを避けるために、よく知られた構成及びデバイスがブロック図の形態で示される。
【０００７】
図１は、本開示の技術がインプリメントされるかもしれない従来の無線通信デバイス１００の設計のブロック図を示している。デバイス１００は、説明目的のみに示されており、本開示の範囲を限定することを意味していない。
【０００８】
図１に示された設計において、無線デバイス１００は、トランシーバ１２０と、データ及びプログラムコードを記憶するメモリ１１２を有するデータプロセッサとを含んでいる。トランシーバ１２０は、双方向通信をサポートする送信機１３０及び受信機１５０を含んでいる。一般に、無線デバイス１００は、任意の数の通信システム及び周波数帯に対する任意の数の送信機及び任意の数の受信機を含んでいるかもしれない。
【０００９】
送信機或いは受信機は、スーパーヘテロダイン構成或いはダイレクトコンバージョン構成によってインプリメントされているかもしれない。スーパーヘテロダイン構成では、複数のステージにおいて無線周波数（ＲＦ）とベースバンドとの間で信号が周波数変換され、例えば、受信機に対し、１つのステージではＲＦから中間周波数（ＩＦ）に、他のステージではＩＦからベースバンドに変換される。ダイレクトコンバージョン構成では、１つのステージおいてＲＦとベースバンドとの間で信号が周波数変換される。スーパーヘテロダイン及びダイレクトコンバージョン構成は、異なった回路ブロックを用い及び／又は異なった要求を有しているかもしれない。図１に示された設計において、送信機１３０及び受信機１５０は、ダイレクトコンバージョン構成によってインプリメントされている。
【００１０】
送信パス（transmit path）において、データプロセッサ１１０は、送信されるデータを処理し、Ｉ及びＱアナログ出力信号を送信機１３０に供給する。送信機１３０内では、ロウパスフィルタ１３２ａ及び１３２ｂがそれぞれＩ及びＱアナログ出力信号をフィルタし、手前のデジタルアナログ変換によって生じた望ましくないイメージ（image）を除去する。増幅器（Ａｍｐ）１３４ａ及び１３４ｂは、それぞれロウパスフィルタ１３２ａ及び１３２ｂからの信号を増幅し、Ｉ及びＱベースバンド信号を供給する。アップコンバータ１４０は、ＴＸＬＯ信号発生器１７０からのＩ及びＱ送信（ＴＸ）ローカルオシレーティング（ＬＯ）信号によってＩ及びＱベースバンド信号をアップコンバートし、アップコンバートされた信号を供給する。フィルタ１４２は、アップコンバートされた信号をフィルタし、受信周波数帯におけるノイズと同様に、周波数アップコンバージョンによって生じた望ましくないイメージを除去する。電力増幅器（ＰＡ）１４４は、フィルタ１４２からの信号を増幅して、所望の出力電力レベルを取得し、送信ＲＦ信号を供給する。送信ＲＦ信号は、デュプレクサ（duplexer）又はスイッチ１４６を通し、アンテナ１４８を介して送信される。
【００１１】
受信パス（receive path）において、アンテナ１４８はベースバンドステーションによって送信された信号を受信し、受信されたＲＦ信号を供給し、それはデュプレクサ（duplexer）又はスイッチ１４６を通し、ロウノイズ増幅器（ＬＮＡ）１５２に供給される。受信されたＲＦ信号は、ＬＮＡ１５２によって増幅され、フィルタ１５４によってフィルタされて、望ましいＲＦ入力信号を得る。ダウンコンバータ１６０は、ＲＸＬＯ信号発生器１８０からのＩ及びＱ受信（ＲＸ）ＬＯ信号によってＲＦ入力信号をダウンコンバートし、Ｉ及びＱベースバンド信号を供給する。Ｉ及びＱベースバンド信号は、増幅器１６２ａ及び１６２ｂによって増幅され、さらにロウパスフィルタ１６４ａ及び１６４ｂによってフィルタされて、Ｉ及びＱアナログ入力信号を取得し、それはデータプロセッサ１１０に供給される。
【００１２】
ＴＸＬＯ信号発生器１７０は、周波数アップコンバージョンに用いられるＩ及びＱＴＸＬＯ信号を発生する。ＲＸＬＯ信号発生器１８０は、周波数ダウンコンバージョンに用いられるＩ及びＱＲＸＬＯ信号を発生する。各ＬＯ信号は、特別の基本周波数（particular fundamental frequency）を有する周期信号（periodic signal）である。ＰＬＬ１７２は、データプロセッサ１１０からタイミング情報を受け取り、ＬＯ信号発生器１７０からのＴＸＬＯ信号の周波数及び／又は位相を調整するために用いられる制御信号を発生する。同様に、ＰＬＬ１８２は、データプロセッサ１１０からタイミング情報を受け取り、ＬＯ信号発生器１８０からのＲＸＬＯ信号の周波数及び／又は位相を調整するために用いられる制御信号を発生する。
【００１３】
図１は、トランシーバの設計の例を示している。一般に、送信機及び受信機における信号のコンディショニングは、増幅器、フィルタ、アップコンバータ、ダウンコンバータ等の１以上のステージによって実行されるかもしれない。これらの回路ブロックは、図１に示された構成から異なってアレンジされるかもしれない。さらに、図１に示されない他の回路ブロックが、送信機及び受信機における信号のコンディショニングに用いられるかもしれない。図１のいくつかの回路ブロックは、除外されるかもしれない。トランシーバ１２０の全体又は一部は、１以上のアナログ集積回路（ＩＣ）、ＲＦＩＣ（ＲＦＩＣ）、ミックス信号ＩＣ等にインプリメントされるかもしれない。
【００１４】
図２は、図１の無線通信デバイス１００に採用されるかもしれないＬＮＡの例示的な実施形態２００を示している。ＬＮＡ２００は、例えば図１のデバイス１００のＬＮＡ１５２として採用されるかもしれない。本開示の例示的な実施形態は、ＬＮＡのコンテキスト（context）で説明される一方、本開示の技術は、他のタイプの増幅器の設計に容易に適用されるかもしれないことが認識されるであろう。そのような代替的な例示的実施形態は、本開示の範囲内である。
【００１５】
ＬＮＡ２００は、モード制御（モードコントロール）信号２１０ａによって制御されたＬＮＡ２００の動作モードによって、入力信号ＩＮを増幅して、出力信号ＯＵＴを発生する。例示的な実施形態では、モード制御信号２１０ａは、ロウノイズ（ＬＮ）モード又はハイリニアリティ（ＨＬ）モードで動作するようにＬＮＡ２００を構成するかもしれない。ＬＮモードでは、ＬＮＡ２００は、ノイズを最小にしながら、入力信号ＩＮに相対的に高いゲインを与えるように設計されるかもしれない。ＨＬモードでは、ＬＮＡ２００は、出力信号ＯＵＴに過剰な歪みを導入することを避けるために、最大のリニアリティのために設計されるかもしれない。
【００１６】
例示的な実施形態において、モード制御信号２１０ａは、例えば入力信号ＩＮ内のジャマー（jammer）の存在を検出する検出器（図示せず）の出力に依存して設定されるかもしれない。
【００１７】
図３は、デュアルアーキテクチャに採用するＬＮＡのインプリメンテーション３００を示し、コンポーネントのセットが例えばＨＬモード及びＬＮモードの２つのゲインモードにおいて動作をアコモデート（accommodate）するようにレプリケート（replicate）される。ＬＮＡ３００のさらに詳細は、Anup Savla 及び Roger Brockenbrough による "Amplifier Supporting Multiple Gain Modes" とタイトルされたペンディングされている米国仮出願に開示されており、それは本出願（DOCKET NO. 092948P1）と同時に出願されて本出願の譲受人に譲渡されており、その内容はその全体をリファレンスとしてここに組み入れられる。
【００１８】
ＬＮＡ３００において、ＲＦ入力信号ＲＦＩＮはマッチングネットワーク３７０に結合され、それはＲＦ入力信号のインピーダンスを最適なパワーデリバリ（optimal power delivery）に対するＬＮＡ入力にマッチさせる。マッチングネットワーク３７０の差動出力（differential output）は、第１の入力トランジスタ３３１、３３２に結合され、また第２の入力トランジスタ３３３、３３４に結合されている。
【００１９】
第１の入力トランジスタ３３１、３３２は、それぞれ第１のカスコード（cascode）トランジスタ３２１、３２２を介して負荷（load）３１０、３１１に結合されている。第２の入力トランジスタ３３３、３３４は、それぞれ第２のカスコードトランジスタ３２３、３２４を介して負荷３１０、３１１に結合されている。入力トランジスタ３３１、３３３は、インダクタンスＬ１を有するコモンソースインダクタ３４１をシェアし（share）、入力トランジスタ３３２、３３４は、インダクタンスＬ２を有するコモンソースインダクタ３４２をシェアする。第１のゲインパス３０１は、第１の入力トランジスタ３３１、３３２及び第１のカスコードトランジスタ３２１、３２２によって形成され、第２のゲインパス３０２は、第２の入力トランジスタ３３３、３３４及び第２のカスコードトランジスタ３２３、３２４によって形成される。
【００２０】
ＬＮＡ３００において、入力トランジスタ３３１〜３３４に印加されるゲートバイアス電圧は、スイッチＳＷ３  ３５５によって制御される。スイッチＳＷ３  ３５５は、モード選択制御電圧（例えば、図２の信号２１０ａ）によって構成され（configured）、それは、ロウノイズバイアス発生器（low-noise bias generator）３５０によって発生するロウノイズバイアス電圧ＶＢＬＮと、ハイリニアリティバイアス発生器（high-linearity bias generator）によって発生するハイリニアリティバイアス電圧ＶＢＨＬとの間で選択をするかもしれない。バイアス電圧ＶＢＬＮは、ＬＮモードにおける最適動作に対してトランジスタ３３１〜３３４をバイアスするかもしれず、バイアス電圧ＶＢＨＬは、ＨＬモードにおける最適動作に対してトランジスタ３３１〜３３４をバイアスするかもしれないことが、認識されるであろう。このように、ＬＮ及びＨＬモードのしばしばコンフリクトする要求に関連付けられたパフォーマンスのトレードオフが、効果的に回避されるかもしれない。
【００２１】
図３でさらに示されるように、第１のカスコードトランジスタ３２１、３２２は、スイッチＳＷ１  ３３５によって選択的にイネーブル（enable）或いはディセーブル（disable）にされるかもしれず、それはトランジスタ３２１、３２２のゲートをハイ又はロウ電圧のいずれかに引っ張る（pull）。同様に、第２のカスコードトランジスタ３２３、３２４は、スイッチＳＷ２  ３２５によって選択的にイネーブル（enable）或いはディセーブル（disable）にされるかもしれず、それはトランジスタ３２３、３２４のゲートをハイ又はロウ電圧のいずれかに引っ張る（pull）。
【００２２】
一インプリメンテーションにおいて、ＬＮＡ３００がＬＮモードで動作するとき、第１及び第２のカスコードトランジスタ３２１〜３２４は、スイッチＳＷ１  ３３５及びＳＷ２  ３２５を介してターンオンし、それによって第１及び第２のゲインパス３０１及び３０２を同時にイネーブルにする。一方、ＬＮＡ３００がＨＬモードで動作するとき、第１のカスコードトランジスタ３２１、３２２或いは第２のカスコードトランジスタ３２３、３２４のいずれかがターンオンし、それによって第１のゲインパス３０１或いは第２のゲインパス３０２のいずれかをイネーブルにする。
【００２３】
スイッチＳＷ１  ３３５及びＳＷ２  ３２５を適切に設定することにより、マッチングネットワーク３７０に出現するＬＮＡのインピーダンスに影響を与えることなく、入力信号ＲＦＩＮに与えられるトータルゲインが、第１及び／又は第２のゲインパスを選択的にイネーブル或いはディセーブルにすることによって効果的に調整されるかもしれないことが、認識されるであろう。
【００２４】
図４は、本開示にしたがったＬＮＡの例示的な実施形態４００を示している。図４において、第１の入力トランジスタ３３１は、そのソースに結合されたインダクタンスＬ３のインダクタ４１１を有し、第１の入力トランジスタ３３２は、そのソースに結合されたインダクタンスＬ４のインダクタ４１２を有している。例示的な実施形態では、Ｌ３はＬ４に等しくなるように設計されているかもしれない。図４にさらに示されるように、第２の入力トランジスタ３３３、３３４はいずれも、それらのソースでＲＦグラウンドに直接結合されている。第１のゲインパス４０１は、第１の入力トランジスタ３３１、３３２及び第１のカスコードトランジスタ３２１、３２２によって形成され、第２のゲインパス４０２は、第２の入力トランジスタ３３３、３３４及び第２のカスコードトランジスタ３２３、３２４によって形成される。
【００２５】
一例示的実施形態において、ＬＮＡ４００がＨＬモードで動作するとき、スイッチＳＷ３  ３５５は、バイアス電圧ＶＢＨＬを第１及び第２の入力トランジスタ３３１〜３３４のゲートに結合させる。第１のカスコードトランジスタ３２１、３２２は、スイッチＳＷ１  ３３５によってターンオンし、第２のカスコードトランジスタ３２３、３２４は、スイッチＳＷ２  ３２５によってターンオフする。このようにして、第１のゲインパス４０１はイネーブル（enable）となり、第２のゲインパス４０２はディセーブル（disable）となる、それ故、ＨＬモードでは、ＬＮＡ４００は、ソースディジェネレーションインダクタ（source degeneration inductor）３４１、３４２によって与えられる第１のゲインパス４０１のよりよいリニアリティから利益を得るかもしれない。
【００２６】
一例示的実施形態において、ＬＮＡ４００がＬＮモードで動作するとき、スイッチＳＷ３  ３５５は、バイアス電圧ＶＢＬＮを第１及び第２の入力トランジスタ３３１〜３３４のゲートに結合させる。さらに、ＬＮモードでは、第１及び第２のカスコードトランジスタ３２１〜３２４は、スイッチＳＷ１  ３３５及びＳＷ２  ３２５によってターンオンする。このようにして、第１のゲインパス４０１及び第２のゲインパス４０２は、同時にイネーブルとなる。ＬＮモードでは、ＬＮＡ４００は、第１のゲインパス４０１によって与えられるゲイン及び第２のゲインパス４０２によって与えられるゲインの組み合わせから利益を受けるかもしれず、それは、第２のゲインパス４０２に結合されたインダクタソースディジェネレーションがないことに起因して、第１のゲインパス４０１よりも高いゲインを提供するかもしれないことが認識されるであろう。
【００２７】
代替的な例示的実施形態において、トランジスタ３２１、３２２がＬＮ及びＨＬモードのいずれにおいてもターンオンするため、スイッチ３３５が除去され、トランジスタ３２１、３２２のゲートが固定されたハイバイアス電圧に結合されてもよい。それにもかかわらず、例示的実施形態において、スイッチＳＷ１  ３３５を設けることは、ＳＷ２  ３２５とともに、ＬＮＡ全体が所望のときにパワーオン又はオフことを効果的に許容するかもしれないことが、認識されるであろう。
【００２８】
当業者は、上述した技術が、２以上のゲインモードを有する増幅器を設計することに容易に適用されるかもしれないことを、認識するであろう。例えば、ますます増加する改善されたゲイン或いはリニアリティ特性を有する複数の動作モードが、選択的にイネーブル或いはディセーブルになるカスコードトランジスタを有する並列の２以上のゲインパス（例えば、４０１及び４０２）を与えることによって設計されるかもしれない。そのような代替的な例示的な実施形態は、本開示の範囲内であると考えられる。
【００２９】
図４Ａは、モディファイされた第２のゲインパス４０２Ａがターンオンし、第１のゲインパス４０１がターンオフする第３のモードを設けたＬＮＡの例示的な実施形態４００Ａを示している。図４Ａにおいて、２つのスイッチＳＷ４  ４２０Ａ及びＳＷ５  ４２１Ａは第３のモードの最中に閉じられ、それによって第２のゲインパス４０２Ａの入力をフィードバックインピーダンスＺＦＢ４３１Ａ及びＺＦＢ４３２Ａを通してカスコード出力に結合させる。例示的な実施形態において、フィードバックインピーダンス４３１Ａ及び４３１Ｂは、動作の第３のモードの最中にＬＮＡ４００の安定性を確保するように設計された抵抗であるかもしれない。さらに図４Ａに示されるように、バイアス発生器４１０Ａが、例えばＬＮモード、ＨＬモード或いは第３のモードといった動作のモードに依存して入力トランジスタ３３１〜３３４に対する適切なバイアス電圧ＶＢＧを出力するように構成されている。
【００３０】
図５は、本開示にしたがった方法の例示的な実施形態５００を示している。方法５００は、説明目的に対してのみ示されており、示された特別の方法に本開示の範囲が限定されることを意味していない。
【００３１】
図５において、ブロック５１０では、第１のゲインパスを用いて入力信号が増幅される。第１のゲインパスは、第１のカスコードトランジスタに結合された第１の入力トランジスタを備え、第１の入力トランジスタのソースはディジェネレーションインダクタ（degeneration inductor）に結合されている。
【００３２】
ブロック５２０では、ハイリニアリティ（high-linearity）ゲインモードにおいて、第２のゲインパスの第２のカスコードトランジスタが低電圧（low voltage）を用いてバイアスされる。第２のゲインパスはさらに、第２のカスコードトランジスタに結合された第２の入力トランジスタを備え、第２の入力トランジスタのソースは無線周波数（ＲＦ）グラウンドに結合されている。
【００３３】
ブロック５３０では、ロウノイズ（low-noise）ゲインモードにおいて、第２のカスコードトランジスタが高電圧（high voltage）を用いてバイアスされ、第２のゲインパスを用いて入力信号が増幅される。
【００３４】
当業者は、本開示の例示的実施形態は、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を参照して説明されてきたが、本開示の技術は、ＭＯＳＦＥＴベースの設計に限定される必要はなく、バイポーラジャンクショントランジスタ（或いはＢＪＴ）及び／又は他の３端子トランスコンダクタンスデバイスを採用する代替的な例示的実施形態（図示せず）に容易に適用されるかもしれないことを、認識するであろう。例えば、例示的実施形態（図示せず）では、示された任意のコンパレータは、ＭＯＳＦＥＴよりもむしろＢＪＴを利用するかもしれず、ＢＪＴのコレクタ、ベース及びエミッタがそれぞれＭＯＳＦＥＴのドレイン、ゲート及びソースになる。一方、ＢｉＣＭＯＳプロセスにおいて、ＣＭＯＳ及びバイポーラ構成／デバイスの両者の組み合わせが、回路パフォーマンスを最大にするために採用されるかもしれない。さらに、本明細書及びクレーム内において、“ドレイン”、“ゲート”及び“ソース”なる語句は、ＭＯＳＦＥＴに関連付けられたそれらの語句のコンベンショナルな意味を含み、ＢＪＴのような他の３端子トランスコンダクタンスデバイスの対応するノードも同様であり、その対応は回路設計の当業者には自明である。
【００３５】
本明細書及びクレームにおいて、あるエレメントが他のエレメントに“接続され（connected to）”或いは“結合され（coupled to ）”と述べられているとき、それが直接的に他のエレメントに接続或いは結合され、或いは介在するエレメントが存在するかもしれないことが、理解されるであろう。対称的に、あるエレメントが他のエレメントに“直接的に接続され（directly connected to）”或いは“直接的に結合され（directly coupled to ）”と述べられているときには、介在するエレメントは存在しない。
【００３６】
当業者は、情報及び信号が、種々の異なったテクノロジー及びテクニックを用いて表現されるかもしれないことを、理解するであろう。例えば、上記記述を通して言及されるかもしれないデータ、インストラクション、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁気フィールド又はパーティクル、光学フィールド又はパーティクル、或いはそれらの任意の組み合わせによって表現されるかもしれない。
【００３７】
当業者は、ここで開示された例示的な実施形態に関連して説明された種々のロジカルブロック、モジュール、回路、及びアルゴリズムステップが、電子的ハードウェア、コンピュータソフトウェア、或いは両者の組み合わせによってインプリメントされるかもしれないことが、認識されるであろう。このハードウェア及びソフトウェアの互換性を明確に示すために、種々の例証的なコンポーネント、ブロック、モジュール、回路、及びステップが、それらの機能の観点において一般的に上述されている。そのような機能がハードウェア或いはソフトウェアとしてインプリメントされるか否かは、全体のシステムに課された設計制約及び特定のアプリケーションに依存する。当業者は、各特定のアプリケーションに対する種々の方法において上述された機能をインプリメントするかもしれないが、そのようなインプリメンテーションの判定は、発明の例示的な実施形態の範囲からの逸脱を引き起こすものとして解釈すべきではない。
【００３８】
ここで開示された例示的実施形態に関連して述べられた種々の例証的なロジカルブロック、モジュール及び回路は、ここで述べられた機能を実行するように設計された、汎用目的プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはそれらの任意の組み合わせによって、インプリメント或いは実行されるかもしれない。汎用目的プロセッサはマイクロプロセッサであるかもしれないが、代替的に、プロセッサは、任意のコンベンショナルプロセッサ、コントローラ、マイクロコントローラ、或いはステートマシーンでもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと関連した１以上のマイクロプロセッサ、或いは任意の他のそのような構成として、インプリメントされるかもしれない。
【００３９】
ここで開示された例示的実施形態に関連して述べられた方法或いはアルゴリズムのステップは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュール、或いは２つの組み合わせで実現されるかもしれない。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的イレーザブルプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤＲＯＭ、或いは任意の形態の公知の記憶媒体に存在するかもしれない。例示的な記憶媒体が、プロセッサが記憶媒体から情報を読み出し及び記憶媒体に情報を書き込むことができるように、プロセッサに結合される。或いは、記憶媒体は、プロセッサと一体であるかもしれない。プロセッサ及び記憶媒体は、ＡＳＩＣに存在するかもしれない。ＡＳＩＣは、ユーザーターミナルに存在するかもしれない。或いは、プロセッサ及び記憶媒体は、ユーザーターミナル内のディスクリートコンポーネントとして存在するかもしれない。
【００４０】
１以上の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、或いはそれらの任意の組合せでインプリメントされるかもしれない。ソフトウェアでインプリメントされる場合、機能は、１以上の命令又はコードとしてコンピュータ可読媒体上に記憶するか、或いはコンピュータ可読媒体を介して伝達されるかもしれない。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であるかもしれない。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、もしくは他の光学ディスク記憶、磁気ディスク記憶、もしくは他の磁気記憶デバイス、又は、命令もしくはデータ構造の形態の所望のプログラムコードを運搬または記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を備えることができる。さらに、任意の接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、又は他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、又は赤外線、無線、及びマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイディスクを含み、ディスク（disk）は通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含めるべきである。
【００４１】
開示された例示的実施形態の前述の説明は、当業者が本開示を実施または使用できるようにするために提供される。これらの例示的実施形態に対する種々の変更は、当業者に容易に明らかになり、ここで定義された包括的な原理は、本発明の精神及び範囲から逸脱することなく、他の例示的実施形態に適用できるかもしれない。それ故、本発明は、ここで示された例示的実施形態に限定されることは意図されておらず、ここで開示された原理および新規な特徴に一致する最も広い範囲を与えられるべきものである。
以下、本願の出願時の発明を付記する。
［付記１］
複数のゲインモードをサポートする信号を増幅する装置であって、
第１のカスコードトランジスタに結合された第１の入力トランジスタを備えた第１のゲインパスであって、前記第１の入力トランジスタのソースがディジェネレーションインダクタに結合されている第１のゲインパスと、
第２のカスコードトランジスタに結合された第２の入力トランジスタを備えた第２のゲインパスであって、前記第２の入力トランジスタのソースが無線周波数（ＲＦ）グラウンドに結合され、前記第２のカスコードトランジスタのゲートが選択的に、ハイリニアリティゲインモードではロウバイアス電圧に結合され、ロウノイズゲインモードではハイバイアス電圧に結合され、前記第１のカスコードトランジスタの出力が前記第２のカスコードトランジスタの出力に結合されている第２のゲインパスと、
を備えた装置。
［付記２］
前記第１の入力トランジスタのゲートは選択的に、前記ロウノイズゲインモードではロウノイズ電圧バイアスに結合され、前記ハイリニアリティゲインモードではハイリニアリティ電圧バイアスに結合されている
付記１の装置。
［付記３］
前記第２の入力トランジスタのゲートは選択的に、前記ロウノイズゲインモードではロウノイズ電圧バイアスに結合され、前記ハイリニアリティゲインモードではハイリニアリティ電圧バイアスに結合されている
付記２の装置。
［付記４］
前記第２の入力トランジスタのゲートは選択的に、前記ロウノイズゲインモードでは前記ロウノイズ電圧バイアスとは異なる第２のロウノイズ電圧バイアスに結合され、前記ハイリニアリティゲインモードでは前記ハイリニアリティ電圧バイアスとは異なる第２のハイリニアリティ電圧バイアスに結合される
付記２の装置。
［付記５］
前記第１のカスコードトランジスタのゲートは、パワーダウンモードにおいて選択的にロウバイアス電圧に結合される
付記１の装置。
［付記６］
前記第１のカスコードトランジスタのゲートは、前記ロウノイズゲインモード及び前記ハイリニアリティゲインモードのいずれにおいてもハイバイアス電圧に結合される
付記１の装置。
［付記７］
第３のカスコードトランジスタに結合された第３の入力トランジスタを備えた第３のゲインパスであって、前記第３の入力トランジスタのソースが前記第１の入力トランジスタに結合された前記ディジェネレーションインダクタよりも低いインダクタンスを有する第２のディジェネレーションインダクタに結合され、前記第３のカスコードトランジスタのゲートが選択的に、前記ロウノイズゲインモードではロウバイアス電圧に結合され、中間ゲインモードではハイバイアス電圧に結合され、前記第３のカスコードトランジスタの出力が前記第１及び第２のカスコードトランジスタの出力に結合されている、第３のゲインパスをさらに備えた
付記１の装置。
［付記８］
複数のゲインモードをサポートする信号を増幅する方法であって、
第１のゲインパスを用いて入力信号を増幅することであって、第１のゲインパスが第１のカスコードトランジスタに結合された第１の入力トランジスタを備え、前記第１の入力トランジスタのソースがディジェネレーションインダクタに結合されていることと、
ハイリニアリティゲインモードにおいて、低電圧を用いて第２のゲインパスの第２のカスコードトランジスタをバイアスすることであって、前記第２のゲインパスが前記第２のカスコードトランジスタに結合された第２の入力トランジスタをさらに備え、前記第２の入力トランジスタのソースが無線周波数（ＲＦ）グラウンドに結合されていることと、
ロウノイズゲインモードにおいて、高電圧を用いて前記第２のカスコードトランジスタをバイアスし、前記第２のゲインパスを用いて前記入力信号を増幅することと、
を備えた方法。
［付記９］
前記ロウノイズゲインモードにおいて、ロウノイズ電圧バイアスを用いて前記第１の入力トランジスタをバイアスすることと、
前記ハイリニアリティゲインモードにおいて、ハイリニアリティ電圧バイアスを用いて前記第１の入力トランジスタをバイアスすることと、
をさらに備えた付記８の方法。
［付記１０］
前記ロウノイズゲインモードにおいて、ロウノイズ電圧バイアスを用いて前記第２の入力トランジスタをバイアスすることと、
前記ハイリニアリティゲインモードにおいて、ハイリニアリティ電圧バイアスを用いて前記第２の入力トランジスタをバイアスすることと、
をさらに備えた付記９の方法。
［付記１１］
前記ロウノイズゲインモードにおいて、前記ロウノイズ電圧バイアスとは異なる第２のロウノイズ電圧バイアスを用いて前記第２の入力トランジスタをバイアスすることと、
前記ハイリニアリティゲインモードにおいて、前記ハイリニアリティ電圧バイアスとは異なる第２のハイリニアリティ電圧バイアスを用いて前記第２の入力トランジスタをバイアスすることと、
をさらに備えた付記９の方法。
［付記１２］
前記ロウノイズゲインモードにおいて、ロウバイアス電圧を用いて前記第１のカスコードトランジスタをバイアスすることと、
前記ハイリニアリティゲインモードにおいて、ハイバイアス電圧を用いて前記第１のカスコードトランジスタをバイアスすることと、
をさらに備えた付記８の方法。
［付記１３］
前記ロウノイズゲインモード及び前記ハイリニアリティゲインモードのいずれにおいてもハイバイアス電圧を用いて前記第１のカスコードトランジスタをバイアスすること
をさらに備えた付記８の方法。
［付記１４］
中間ゲインモードにおいて、ハイバイアス電圧を用いて第３のゲインパスの第３のカスコードトランジスタをバイアスすることであって、前記第３のゲインパスが前記第３のカスコードトランジスタに結合された第３の入力トランジスタをさらに備え、前記第３の入力トランジスタのソースが前記第１の入力トランジスタに結合された前記ディジェネレーションインダクタよりも低いインダクタンスを有する第２のディジェネレーションインダクタに結合され、前記第３のカスコードトランジスタの出力が前記第１及び第２のカスコードトランジスタの出力に結合されていること
をさらに備えた付記８の方法。
［付記１５］
複数のゲインモードをサポートする信号を増幅する装置であって、
ハイリニアリティモードにおいて、第１のゲインパスを用いて入力信号を増幅する手段と、
ロウノイズモードにおいて、前記第１のゲインパス及び第２のゲインパスを用いて前記入力信号を増幅する手段と、
を備えた装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図５】
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