(57)【特許請求の範囲】
【請求項１】
共振回路を有し、
前記共振回路は、第１のＮ型ＭＯＳ容量素子と、第２のＮ型ＭＯＳ容量素子と、アンテナと、を有し、
前記第１のＮ型ＭＯＳ容量素子のしきい値電圧は、−２４Ｖ以上、−０．１Ｖ以下の範囲であり、
前記第１のＮ型ＭＯＳ容量素子のしきい値電圧は、最小動作電源電圧の１／２以上、最大動作電源電圧の２倍以下であり、
前記第２のＮ型ＭＯＳ容量素子のしきい値電圧は、−２４Ｖ以上、−０．１Ｖ以下の範囲であり、
前記第２のＮ型ＭＯＳ容量素子のしきい値電圧は、最小動作電源電圧の１／２以上、最大動作電源電圧の２倍以下であり、
前記第１のＮ型ＭＯＳ容量素子のしきい値電圧は、前記第２のＮ型ＭＯＳ容量素子のしきい値電圧と異なっており、
前記アンテナは、前記第１のＮ型ＭＯＳ容量素子と電気的に接続され、
前記アンテナは、前記第２のＮ型ＭＯＳ容量素子と電気的に接続され、
前記アンテナを介してデータが送受信されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は無線でデータの送信又は受信が可能な半導体装置に関する。
【背景技術】
【０００２】
近年、無線でデータの送信又は受信が可能な半導体装置の開発が進められている。このような半導体装置は、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＲＦチップ、ＲＦタグ、ＩＣチップ、ＩＣタグ、無線チップ、無線タグ、電子チップ、電子タグ、無線プロセッサ、無線メモリ等と呼ばれている。現在実用化されているものは、内蔵する集積回路が単結晶シリコン基板上に形成されたものが主流である（例えば、特許文献１参照。）。
【特許文献１】特開平１１−１３３８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
無線でデータの送信又は受信が可能な半導体装置（以下、無線チップと記す）は、アンテナに接近した場合などの強い磁界中において、内部で発生する電圧が過度に高くなり、回路を構成するトランジスタなどの素子が破壊してしまうという問題がある。
【０００４】
これに対し、リミッタ回路や定電圧発生回路といった回路を追加することで、過度に高い電圧が発生することを抑える方法がある（特許文献：特開２００５−３２２８９９号参照）。しかしながらこの方法は、余分な回路の追加によって回路面積が増加することも考えられうる。
【０００５】
また、吸収する電力は、過度の電圧を発生する場合と同じであり、消費電力が大きい、といった課題がある。
【０００６】
本発明は、上記を鑑みてなされたものである。アンテナに接近した場合などの強い磁界中においても内部で発生する電圧が過度に高くなることを抑え、リミッタ回路や定電圧発生回路といった余分な回路を追加しないことで、信頼性が高く、チップ面積が小さく、かつ消費電力の小さい無線チップを実現することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を実現するための手段として、発明者は、共振回路に発生する電圧が所定の電圧を越える場合に、共振回路のパラメータを変化させて共振状態から遠ざけることで、過度の電圧の発生を抑えることを考えた。また、そのような機能を有する共振回路を構成するために、ＭＯＳ容量素子の非線形な性質に注目した。
【０００８】
本発明は、所定のしきい値電圧を有するＭＯＳ容量素子を有する共振回路を用いることで、リミッタ回路や定電圧発生回路を用いることなく、過度の電圧が発生することを抑えることが可能な、新しい無線チップを提供するものである。
【０００９】
本発明に用いるＭＯＳ容量素子について、図２を用いて説明する。容量素子は導電膜と絶縁膜と導電膜が積層されて構成され、２端子を有する（以下、ＭＯＳ容量素子と区別して、通常の容量素子とも記す）。このような、通常の容量素子は、図２（Ｃ）に示すように、電圧に依らずに一定の容量値を有する。
本発明のようにチップ内部に共振容量を設ける場合、容量素子の両端に正負のいずれの信号が入っても容量素子として動作する必要があるため、導電膜と絶縁膜と導電膜が積層された構造を有する容量素子を用いると好ましい。
【００１０】
一方、ＭＯＳ容量素子は、導電膜と絶縁膜と半導体領域が積層されて構成される容量素子である。導電膜側の電極（電圧Ｖｍ）、及び半導体領域側の電極（電圧Ｖｓ）の２端子を有する。以下では、トランジスタでの名称になぞらえて、導電膜側の電極をゲート電極、導電膜側の電極と絶縁膜を介して重なる半導体領域をチャネル形成領域と記すこともある。
【００１１】
Ｎ型ＭＯＳ容量素子は、しきい値電圧Ｖｔｈｎを有し、Ｖｍ＞Ｖｓ＋Ｖｔｈｎが成り立つ場合、チャネル形成領域にＮ型の反転層が形成される。その結果、Ｖｍ＞Ｖｓ＋Ｖｔｈｎではチャネル形成領域が導電性を有し、通常の容量素子として振舞う。Ｐ型ＭＯＳ容量素子は、しきい値電圧Ｖｔｈｐを有し、Ｖｍ＜Ｖｓ＋Ｖｔｈｐが成り立つ場合に、チャネル形成領域にＰ型の反転層が形成され。その結果、Ｖｍ＜Ｖｓ＋Ｖｔｈｐではチャネル形成領域が導電性を有し、通常の容量素子として振舞う。上記以外の条件では、容量値がほぼ０となる。
【００１２】
この様子を図２（Ａ）、（Ｂ）に示す。図２（Ａ）は、しきい値電圧Ｖｔｈｎ１のＮ型ＭＯＳ容量素子の容量値Ｃと電圧Ｖの関係２０１と、しきい値電圧Ｖｔｈｎ２のＮ型ＭＯＳ容量素子の容量値Ｃと電圧Ｖの関係２０２を示したものである。図２（Ｂ）は、しきい値電圧Ｖｔｈｐ１のＰ型ＭＯＳ容量素子の容量値Ｃと電圧Ｖの関係２０３と、しきい値電圧Ｖｔｈｐ２のＰ型ＭＯＳ容量素子の容量値Ｃと電圧Ｖの関係２０４を示したものである。なお、図には、Ｖｔｈｎ２＜Ｖｔｈｎ１、また、Ｖｔｈｐ１＜Ｖｔｈｐ２の場合を示した。
【００１３】
本発明の無線チップは、図２（Ａ）（Ｂ）に示すような所定のしきい値電圧を持つＭＯＳ容量素子を有する共振回路を有することを特徴とする。
【００１４】
ＭＯＳ容量素子のしきい値電圧が所定の値となるように制御する方法としては、ＭＯＳ容量素子のチャネル形成領域に含まれる不純物元素濃度をイオンドープやイオン注入によって制御する方法をあげることができる。また、導電膜、絶縁膜、及び半導体領域の材料を適宜選択することでもある程度制御することが可能である。
【００１５】
なお、本発明の無線チップが有する共振回路は、しきい値電圧が負のＮ型ＭＯＳ容量、あるいはしきい値電圧は正のＰ型ＭＯＳ容量素子を有することを特徴とする。
【００１６】
本発明では、高電圧を発生しない条件では、ＭＯＳ容量素子は一定の容量値を有する。一方、本発明で用いるＭＯＳ容量素子には交流電圧が印加され、容量素子の２端子間には正負両方の電圧が印加されることから、一定の容量値を有するためには、Ｎ型ＭＯＳ容量素子のしきい値電圧は負（Ｖｔｈｎ＜０）、Ｐ型ＭＯＳ容量素子のしきい値電圧は正（Ｖｔｈｐ＞０）であることが必要となる。
【００１７】
本発明は消費電力においても優れている。リミッタ回路や定電圧発生回路を用いる場合には、これらの回路が機能し過度の電圧の発生を抑えている状態においても、吸収する電力は変わらない。本発明の共振回路は、共振点をずらすことで過剰な電圧発生を抑えるため、電力の吸収自体を抑えることができる。その結果、消費電力を低減することが可能となる。
【００１８】
このことは、複数のチップを読み取る場合などにおいて特に有効である。複数のチップが磁界に入ると、各チップの電力吸収が磁界に影響し、チップの共振点がずれてしまう。その結果、複数のチップを読み取る性能が落ちてしまうという問題がある。本発明は、特に電力吸収の大きい条件でチップの電力吸収を抑えることができ、複数のチップを読み取る場合においても優れた特性を発揮する。
【００１９】
また、本発明では、リミッタ回路や定電圧発生回路といった回路を追加しないため、回路面積を小さくすることが可能である。さらに、ＭＯＳ容量素子の絶縁膜としてゲート絶縁膜を用いた場合、ゲート絶縁膜は薄く良好な膜質を有することから、他の絶縁膜を用いた容量素子と比して、容量素子の面積を小さくできる。
【００２０】
本発明の無線チップは、単結晶シリコン基板上に形成しても構わないし、ガラス基板上、あるいはプラスチックのような可撓性を有する基体上に形成しても構わない。
【００２１】
特に、可撓性を有する基体上に形成した形態は、無線チップ自体がフレキシブルであるという付加価値から、紙の中に埋め込む、曲面上に貼り付けるなど、様々な応用において有利である。これらの応用では、複数のチップを読み取る性能が重要となる場合も多く、本発明の構成は好ましい。
【００２２】
特に、ガラス基板上に形成した形態、あるいはガラス基板上に形成したチップを可撓性を有する基体上へ転置した形態は、単結晶シリコン基板上に形成した形態と比較すると、コスト面で優れる。これは、ガラス基板が、単結晶シリコン基板と比較して、非常に大きいためである。一方で、ガラス基板上に形成した形態はチップ面積が大きくなるという問題があるが、ＭＯＳ容量素子の面積が小さいことや、リミッタや定電圧発生回路を設けなくても良いことから、本発明の構成は好ましいといえる。
【００２３】
以下に本発明の具体的な構成を示す。
【００２４】
本発明の半導体装置の一形態は、しきい値電圧が負のＮ型ＭＯＳ容量素子を有する共振回路を有し、アンテナを介して無線でデータを送受信することを特徴とする。
【００２５】
特に、Ｎ型ＭＯＳ容量素子のしきい値電圧は、−２４Ｖ以上−０．１以下の範囲にあることが好ましい。
【００２６】
また、Ｎ型ＭＯＳ容量素子のしきい値電圧の絶対値は、最小動作電源電圧の１／２以上、最大動作電源電圧の２倍以下であることが好ましい。
【００２７】
また、Ｎ型ＭＯＳ容量素子の半導体領域には、Ｎ型不純物元素が１×１０１７以上１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度で含まれることが好ましい。
【００２８】
本発明の半導体装置の別の一形態は、しきい値電圧が正のＰ型ＭＯＳ容量素子を有する共振回路を有し、アンテナを介して無線でデータを送受信することを特徴とする。
【００２９】
特に、Ｐ型ＭＯＳ容量素子のしきい値電圧は、０．１以上２４Ｖ以下の範囲にあることが好ましい。
【００３０】
また、Ｐ型ＭＯＳ容量素子のしきい値電圧の絶対値は、最小動作電源電圧の１／２以上、最大動作電源電圧の２倍以下であることが好ましい。
【００３１】
また、Ｐ型ＭＯＳ容量素子の半導体領域には、Ｐ型不純物元素が１×１０１７以上１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度で含まれることが好ましい。
【００３２】
本発明の半導体装置は、ガラス基板もしくは可撓性を有する基板上に設けられた集積回路を有していてもよい。
【００３３】
本発明の半導体装置は、薄膜トランジスタを含む集積回路を有していてもよい。
【００３４】
本発明の別の一形態は、上述した半導体装置が搭載されている紙幣、硬貨、有価証券、証書、無記名債券、包装用容器、書籍、記録媒体、乗物、食品、衣類、保健用品、生活用品、薬品あるいは電子機器であることを特徴とする。
【発明の効果】
【００３５】
本発明は、アンテナに接近した場合などの強い磁界中においても、内部で発生する電圧が過度に高くなることを抑え、信頼性の高い無線チップを実現することが出来る。
【００３６】
また、リミッタ回路や定電圧発生回路といった余分な回路を追加しないため、チップ面積が小さい無線チップを実現することができる。
【００３７】
さらに、本発明の共振回路は、共振点をずらすことで過剰な電圧発生を抑えるため、リミッタ回路や定電圧発生回路を用いる場合と異なり、電力の吸収自体を抑えることができる。その結果、消費電力を低減することが可能となる。特に、複数のチップを読み取る必要のある応用において効果が大きい。
【００３８】
また特に、可撓性を有する基体上に形成した形態は、様々な応用が考えられるが、電力吸収を抑える本発明の構成は複数のチップを読み取る場合に有効であり、様々な応用において相乗効果を得ることができる。
【発明を実施するための最良の形態】
【００３９】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００４０】
（実施の形態１）
本実施の形態では、本発明で用いる共振回路について説明する。これは、本発明の無線チップを最も簡略化した形態と考えることができる。
【００４１】
まず、従来の共振回路について図３を用いて説明する。図３（Ａ）には、インダクタンスＬを有するコイルアンテナと、抵抗値Ｒを有する抵抗素子と、容量値Ｃを有する容量素子が直列に接続された共振回路と、これに電力を供給するアンテナ（インダクタンスＬＲ、電流ｉＲ）が示されている。これは、従来の無線チップと該無線チップとデータの送受信を行う装置（以下、リーダと呼ぶ）を表す簡略化されたモデルと考えることができる。図３（Ａ）において、２つのアンテナ間の相互インダクタンスをＭ、角周波数をωとした場合、容量素子の両端に誘起される交流電圧の振幅Ｖは、式１で与えられる。特に、ω２ＬＣ＝１が成り立つ場合を共振状態と呼び、電圧振幅Ｖは最大となる。
【数１】
0005127161.tif 000002
【００４２】
図３（Ｂ）には、容量値Ｃと電圧振幅Ｖの関係を示す。曲線（２）と曲線（１）では相互インダクタンスの値が異なり、曲線（２）の方が相互インダクタンスが大きい。相互インダクタンスは無線チップとリーダの距離や配置を変えた場合に変化し、例えば無線チップとリーダの距離が近いほど大きい。また、図３（Ｃ）には、相互インダクタンスＭと電圧振幅Ｖとの関係を示す。図３（Ｃ）に示すように電圧振幅Ｖは相互インダクタンスＭに比例する。
【００４３】
次に、本発明で用いる共振回路について図４を用いて説明する。図４（Ａ）には、インダクタンスＬを有するコイルアンテナと、抵抗値Ｒを有する抵抗素子と、Ｎ型ＭＯＳ容量素子４０１が直列に接続された共振回路と、これに電力を供給するアンテナ（インダクタンスＬＲ、電流ｉＲ）が示されている。これは、本発明の無線チップとリーダを表す簡略化されたモデルと考えることができる。
【００４４】
図４（Ａ）において、２つのアンテナ間の相互インダクタンスをＭ、角周波数をω、Ｎ型ＭＯＳ容量素子４０１の容量値をＣＭＯＳとした場合には、容量素子の両端に誘起される交流電圧の振幅Ｖは、図３（Ａ）と同様、式１で与えられる。
【００４５】
一方、図４（Ａ）に示した半導体装置４００に交流電圧が誘起された場合、電圧振幅Ｖに対する容量値ＣＭＯＳの振舞いは図４（Ｂ）にように表される。Ｎ型ＭＯＳ容量素子４０１の容量値ＣＭＯＳは、電圧振幅Ｖがしきい値電圧の絶対値（−Ｖｔｈｎ）より大きいかどうかによって変わってくる。電圧振幅Ｖがしきい値電圧の絶対値を越えない場合（Ｖ＜−Ｖｔｈ）、Ｎ型ＭＯＳ容量素子４０１は通常の容量素子として振舞う（容量値Ｃ１）。電圧振幅Ｖがしきい値電圧の絶対値を越えると（Ｖ＞−Ｖｔｈ）、Ｎ型ＭＯＳ容量素子４０１の容量値はＣ１と０の間の値となる。そして、電圧振幅Ｖが大きい程、反転層が形成される期間が短くなり、容量値は０に近づく。
【００４６】
以上から、容量値Ｃ１が共振条件を満たす場合（ω２ＬＣ１＝１）に誘起される交流電圧振幅Ｖは、図４（Ｃ）のように表される。図４（Ｃ）において、実線は交流電圧振幅Ｖと容量値ＣＭＯＳの関係を表す。点線は、容量値を変化させた場合の交流電圧振幅Ｖと容量値の関係を表す。
【００４７】
図４（Ｃ）の実線は、相互インダクタンスを変化させた時の電圧振幅の軌跡に相当する。相互インダクタンスが小さい（点線（１））場合には、電圧振幅ＶはＮ型ＭＯＳ容量素子４０１のしきい値電圧の絶対値よりも小さく、容量値ＣＭＯＳは容量値Ｃ１と一致する（点Ａ）。一方、無線チップをリーダに近づけるなどして相互インダクタンスが大きくなると（点線（２））、通常の容量素子であれば点線（２）のピーク値（点Ｃ）の電圧を発生する。しかし、点Ｃの電圧振幅ＶはＮ型ＭＯＳ容量素子４０１のしきい値電圧の絶対値よりも大きいため、容量値ＣＭＯＳは減少する。その結果、共振条件からずれて、誘起される電圧が抑制される（点Ｂ）。
【００４８】
図４（Ｄ）には、相互インダクタンスＭと電圧振幅Ｖとの関係を示す。電圧振幅ＶがＮ型ＭＯＳ容量素子４０１のしきい値電圧の絶対値を越えると、容量値ＣＭＯＳが変化して共振条件からずれるため、誘起される電圧が抑制される。その結果、電圧振幅Ｖと相互インダクタンスＭの比例関係は無くなる。
【００４９】
なお、本発明では、ＭＯＳ容量素子に小振幅の交流電圧が印加された場合に、通常の容量素子として機能する必要があるため、Ｎ型ＭＯＳ容量素子のしきい値電圧は負（Ｖｔｈ＜０）である必要がある。
【００５０】
上述した図４（Ｃ）および（Ｄ）の振舞いから、本発明は、チップ内に過度の電圧が発生することを抑えることが可能な、つまり、リミッタ機能を有する無線チップを実現する。また、無線チップ内部の論理回路に供給される電源電圧は、容量素子に発生する交流電圧をもとに生成される。従って、ＭＯＳ容量素子のしきい値電圧を適切な値とすることで、内部の論理回路に供給される電源電圧が過度に高くなることを抑えることが可能となる。
【００５１】
このように本発明は、しきい値電圧を制御したＭＯＳ容量素子を用いることで、アンテナに接近した場合などにおいても、内部の論理回路に供給される電源電圧が過度に高くなることを抑え、信頼性の高い無線チップを実現する。また、リミッタ回路や定電圧発生回路といった余分な回路を追加しないため、チップ面積が小さい無線チップを実現することができる。
【００５２】
さらに、本発明の共振回路は、共振点をずらすことで過剰な電圧発生を抑えるため、リミッタ回路や定電圧発生回路を用いる場合と異なり、電力の吸収自体を抑えることができる。その結果、消費電力を低減することが可能となる。
【００５３】
なお、図４に示した形態では、ＭＯＳ容量素子としてＮ型ＭＯＳ容量素子を用いたが、本発明ではＰ型ＭＯＳ容量素子を用いることも可能である。その場合、図８に示すようなＰ型ＭＯＳ容量素子８０１を有する回路図で表される。また、Ｎ型ＭＯＳ容量素子のしきい値電圧の絶対値（−Ｖｔｈｎ）を、Ｐ型ＭＯＳ容量素子のしきい値電圧の絶対値（Ｖｔｈｐ）として読み変えれば、図４（Ｂ）、（Ｃ）、（Ｄ）、及び本実施の形態の説明はそのまま成立する。特に、本発明において、Ｐ型ＭＯＳ容量素子を用いる場合には、しきい値電圧は正（Ｖｔｈｐ＞０）であることを特徴とする。
【００５４】
（実施の形態２）
本実施形態では、本発明の無線チップについて図１を用いて説明する。図１（Ａ）には、インダクタンスＬ、寄生抵抗ｒａ、寄生容量Ｃａを有するアンテナ１０２と、Ｎ型ＭＯＳ容量素子１０５を有する共振容量１０３と、抵抗値ＲＬを有する抵抗素子と、容量値ＣＬを有する容量素子が並列に接続された回路と、これに電力を供給するアンテナ（インダクタンスＬＲ、電流ｉＲ）が示されている。抵抗値ＲＬを有する抵抗素子と容量値ＣＬを有する容量素子は、無線チップの回路部分１０４を表したものであり、本発明の半導体装置１００とリーダ１０１を表す簡略化されたモデルと考えることができる。
【００５５】
図１（Ａ）において、２つのアンテナ間の相互インダクタンスをＭ、角周波数をω、アンテナの寄生容量値ＣａとＮ型ＭＯＳ容量素子１０５の容量値と回路部分の容量値ＣＬの和を容量値Ｃｔｏｔとした場合には、容量素子の両端に誘起される交流電圧の振幅Ｖは、式２のように与えられる。
【数２】
0005127161.tif 000003
【００５６】
一方、図１（Ａ）に示した半導体装置１００に交流電圧が誘起された場合、電圧振幅Ｖに対する容量値Ｃｔｏｔの振舞いは図１（Ｂ）にように表される。Ｎ型ＭＯＳ容量素子１０５の容量値は、電圧振幅Ｖがしきい値電圧の絶対値（−Ｖｔｈｎ）より大きいかどうかによって変わってくる。電圧振幅Ｖがしきい値電圧の絶対値を越えない場合（Ｖ＜−Ｖｔｈｎ）、Ｎ型ＭＯＳ容量素子１０５は通常の容量素子として振舞う（Ｖ＜−Ｖｔｈｎの時、ＣｔｏｔをＣ１とすると、Ｎ型ＭＯＳ容量素子１０５の容量値は（Ｃ１−Ｃａ−ＣＬ））。電圧振幅Ｖがしきい値電圧の大きさを越えると（Ｖ＞−Ｖｔｈ）、Ｎ型ＭＯＳ容量素子１０５の容量値は（Ｃ１−Ｃａ−ＣＬ）と０の間の値となる。そして、電圧振幅Ｖが大きい程、反転層が形成される期間が短くなり、容量値は０に近づく。その結果、ＣｔｏｔはＣａ＋ＣＬに近づく。
【００５７】
以上から、容量値Ｃ１が共振条件を満たす場合に、誘起される交流電圧振幅Ｖは図１（Ｃ）のように表される。図１（Ｃ）において、実線は交流電圧振幅Ｖと容量値Ｃｔｏｔの関係を表す。点線は、容量値を変化させた場合の交流電圧振幅Ｖと容量値の関係を表す。
【００５８】
図１（Ｃ）の実線は、相互インダクタンスを変化させた時の電圧振幅の軌跡に相当する。相互インダクタンスが小さい（点線（１））場合には、電圧振幅ＶはＮ型ＭＯＳ容量素子１０５のしきい値電圧の絶対値よりも小さく、容量値Ｃｔｏｔは容量値Ｃ１と一致する（点Ａ）。一方、無線チップをリーダに近づけるなどして、相互インダクタンスが大きくなると（点線（２））、通常の容量素子であれば点線（２）のピーク値（点Ｃ）の電圧を発生する。しかし、点Ｃの電圧振幅ＶはＮ型ＭＯＳ容量素子１０５のしきい値電圧の絶対値よりも大きいため、容量値Ｃｔｏｔは減少する。その結果、共振条件からずれて、誘起される電圧が抑制される（点Ｂ）。
【００５９】
図１（Ｄ）には、相互インダクタンスＭと電圧振幅Ｖとの関係を示す。電圧振幅ＶがＮ型ＭＯＳ容量素子１０５のしきい値電圧の絶対値を越えると、容量値Ｃｔｏｔが変化し共振条件からずれるため、誘起される電圧が抑制される。その結果、電圧振幅Ｖと相互インダクタンスＭの比例関係は無くなる。
【００６０】
上述した図１（Ｃ）および（Ｄ）の振舞いから、本発明は、チップ内に過度の電圧が発生することを抑えることが可能な、つまり、リミッタ機能を有する無線チップを実現する。また、無線チップ内部の論理回路に供給される電源電圧は、容量素子に発生する交流電圧をもとに生成される。従って、ＭＯＳ容量素子のしきい値電圧を適切な値とすることで、内部の論理回路に供給される電源電圧が過度に高くなることを抑えることが可能となる。
【００６１】
このように本発明は、しきい値電圧を制御したＭＯＳ容量素子を用いることで、アンテナに接近した場合などにおいても、内部の論理回路に供給される電源電圧が過度に高くなることを抑え、信頼性の高い無線チップを実現する。また、リミッタ回路や定電圧発生回路といった余分な回路を追加しないため、チップ面積が小さい無線チップを実現することができる。
【００６２】
さらに、本発明の共振回路は、共振点をずらすことで過剰な電圧発生を抑えるため、リミッタ回路や定電圧発生回路を用いる場合と異なり、電力の吸収自体を抑えることができる。その結果、消費電力を低減することが可能となる。
【００６３】
なお、図１に示した形態では、ＭＯＳ容量素子としてＮ型ＭＯＳ容量素子を用いたが、本発明ではＰ型ＭＯＳ容量素子を用いることも可能である。その場合、図９に示すような、アンテナ９０２、共振回路９０３、回路部分９０４を有する半導体装置９００とリーダ９０１とを有する回路図で表される。共振回路９０３はＰ型ＭＯＳ容量素子９０５を有する。また、Ｎ型ＭＯＳ容量素子のしきい値電圧の絶対値（−Ｖｔｈｎ）を、Ｐ型ＭＯＳ容量素子のしきい値電圧の絶対値（Ｖｔｈｐ）として読み変えれば、図１（Ｂ）、（Ｃ）、（Ｄ）、及び本実施の形態の説明はそのまま成立する。
【００６４】
（実施の形態３）
図５に本発明の半導体装置の構成を示す。本発明の半導体装置５０１はリーダ５０９より発せられる電磁波から電力供給を受け、リーダと無線でデータの送受信を行う。また、図示しないが、リーダは通信回線を介してコンピュータと接続され、当該コンピュータの制御のもとに半導体装置とのデータの送受信を行ってもよい。
【００６５】
半導体装置５０１はＭＯＳ容量素子を有する共振回路５０２、電源回路５０３、クロック発生回路５０４、復調回路５０５、制御回路５０６、メモリ部５０７、符号化及び変調回路５０８を有する。共振回路では、ＭＯＳ容量素子とアンテナが電気的に接続されている。アンテナは半導体装置５０１に内蔵されたアンテナ、または接続端子などを介してＭＯＳ容量素子に電気的に接続される外付けアンテナのどちらでも良い。
【００６６】
共振回路５０２では、リーダ５０９より発せられる電磁波を受信すると、交流電圧が誘起される。この交流電圧には、リーダからの送信されたデータが含まれるほか、半導体装置５０１の電源、クロック信号の元にもなる。
【００６７】
電源回路５０３は、共振回路５０２に発生した交流電圧を整流素子で整流し、容量素子を用いて安定化した電源を各回路へ供給する。クロック発生回路５０４は共振回路５０２に発生した交流電圧を基に、所定の周波数のクロック信号を生成する。復調回路５０５は共振回路５０２に発生した交流電圧からデータを復調する。制御回路５０６はメモリ部５０７を制御し、復調したデータに従ってメモリからの読み出しやメモリへの書込み等を行う。メモリ部５０７は不揮発性のＥＥＰＲＯＭやＦｅＲＡＭ、揮発性のＳＲＡＭなどによって構成されるが、少なくとも不揮発性のメモリを有することが望ましい。不揮発性のメモリには、半導体装置５０１固有のデータなどを保持する。符号化及び変調回路５０８は送信するデータを符号化信号に変換し、搬送波を変調する。
【００６８】
なお、半導体装置５０１はアンテナを内蔵していても良いし、アンテナを接続するための端子を有していても良い。また、半導体装置５０１は上記構成に制限されず、情報判定回路、中央処理演算装置（ＣＰＵ）、輻輳制御回路等を有していてもよい。電池を有さないパッシブ型の構成を説明したが、電池を有するアクティブ型であってもよい。
【００６９】
電源回路５０３は電源ＶＤＤを生成し各回路へ供給する。無線チップは、信頼性のある動作が保証される電源電圧ＶＤＤの範囲Ｖｍｉｎ〜Ｖｍａｘを有する。この最小動作電源電圧Ｖｍｉｎ、および最大動作電源電圧Ｖｍａｘの値は、集積回路のテクノロジーによるが、単結晶シリコン上に形成された集積回路の場合、Ｖｍｉｎは０．２〜１Ｖ程度、Ｖｍａｘは１〜５Ｖ程度である。また、ガラス基板上あるいは可撓性を有する基板上に形成された集積回路の場合Ｖｍｉｎは１〜４Ｖ程度、Ｖｍａｘは３〜１２Ｖ程度である。
【００７０】
このような電源電圧の範囲に対応して、本発明は、所定のしきい値電圧を有するＭＯＳ容量素子を用いることで、リミッタ回路や定電圧発生回路を設けることなく、内部電圧が過度に高くなることを抑えることが可能な無線チップを実現する。所定のしきい値としては、Ｎ型ＭＯＳ容量素子で−２４Ｖ以上−０．１以下、Ｐ型ＭＯＳ容量素子で０．１以上２４Ｖ以下の範囲にある場合に有効である。特に、ゲート長２μｍ以下の集積回路を有するガラス基板又は可撓性基板上にＭＯＳ容量素子を形成する場合は、−２以上−１５Ｖ以下（Ｎ型ＭＯＳ容量素子）、及び２以上１５Ｖ以下（Ｐ型ＭＯＳ容量素子）であると好ましい。
【実施例１】
【００７１】
本発明の無線チップが有する電源回路の例を、図６、図７を用いて説明する。
【００７２】
図６（Ａ）には、半波整流方式の電源回路の構成例を示す。電源回路は、アンテナ両端、もしくはこれに容量素子などを介して接続される２入力端子と、ＧＮＤおよびＶＤＤを出力する２出力端子と、２つのダイオード６０１及び６０２と、容量素子６０３とを有する。２入力のうちの１端子と２出力のうちの１端子とは直接接続されており、接地電圧ＧＮＤとなっている。本構成の電源回路において、入力される交流信号が図６（Ｂ）のような場合、出力は図６（Ｃ）のようになり、電源電圧ＶＤＤ（２×Ｖ−２×Ｖｔｈｄ）以下となる。なお、Ｖｔｈｄはダイオードのしきい値電圧を表す。
【００７３】
図７（Ａ）には、全波整流方式の電源回路の構成例を示す。電源回路は、アンテナ両端、もしくはこれに容量素子などを介して接続される２入力端子と、ＧＮＤおよびＶＤＤを出力する２出力端子と、４つのダイオード６１１、６１２、６１３及び６１４と、容量素子６１５とを有する。本構成の電源回路において、入力される交流信号が図７（Ｂ）のような場合、出力は図７（Ｃ）のようになり、電源電圧ＶＤＤは（Ｖ−２×Ｖｔｈｄ）程度となる。なお、Ｖｔｈｄはダイオードのしきい値電圧を表す。
【００７４】
無線チップは信頼性のある動作が保証される電源電圧の区間Ｖｍｉｎ〜Ｖｍａｘ間を有する。本発明の共振回路を用いた場合、交流電圧振幅Ｖは、ＭＯＳ容量素子のしきい値電圧の絶対値Ｖｔｈ以上となった場合に抑制作用が働くことから、電圧Ｖｍｉｎ〜Ｖｍａｘとしきい値電圧の絶対値Ｖｔｈには次のような関係があることが好ましい。
【００７５】
まず、回路部分へダメージを与えることなく信頼性の高い動作を行うために、発生する電源電圧をＶｍａｘ以下に抑えることが必要である。従って、図６に示した電源回路では２×Ｖｔｈ−２×Ｖｔｈｄ＜Ｖｍａｘ、図７に示した電源回路では、Ｖｔｈ−２×Ｖｔｈｄ＜Ｖｍａｘとなることが好ましい。
【００７６】
また、発生した電圧がＭＯＳ容量によって抑制され、動作保証電圧以下となってしまうと、無線チップをリーダに近づけても動作しない場合が生じてしまう。このような状況を避けるために、図６に示した電源回路ではＶｍｉｎ＜２×Ｖｔｈ−２×Ｖｔｈｄ、図７に示した電源回路では、Ｖｍｉｎ＜Ｖｔｈ−２×Ｖｔｈｄとなることが好ましい。
【００７７】
また、別の言い方をすると、半波整流方式の電源回路を有する無線チップでは式３が成り立つＶｔｈを、全波整流方式の電源回路を有する無線チップでは式４が成り立つＶｔｈを、それぞれ有するＭＯＳ容量素子を用いることが好ましいといえる。なお、ＶｔｈはＭＯＳ容量素子のしきい値の絶対値を表す。
【数３】
0005127161.tif 000004
【数４】
0005127161.tif 000005
【００７８】
また別の言い方をすると、交流電圧の振幅Ｖと電源電圧ＶＤＤにＶＤＤ＝ｃ×Ｖの関係が成り立つ場合、式５が成り立つＶｔｈを持つＭＯＳ容量素子を用いることが好ましいといえる。係数ｃは典型的には１／４〜１の範囲であるため、式６が成り立つＶｔｈを持つＭＯＳ容量素子を用いることが好ましい。
【数５】
0005127161.tif 000006
【数６】
0005127161.tif 000007
【００７９】
集積回路のテクノロジーによるが、単結晶シリコン上に形成された集積回路の場合、Ｖｍｉｎは０．２〜１Ｖ程度、Ｖｍａｘは１〜５Ｖ程度である。また、ガラス基板上に形成された集積回路の場合Ｖｍｉｎは１〜４Ｖ程度、Ｖｍａｘは３〜１２Ｖ程度である。従って、本発明が有するＭＯＳ容量素子のしきい値電圧は、−２４Ｖ以上−０．１以下（Ｎ型ＭＯＳ容量素子）、及び０．１以上２４Ｖ以下（Ｐ型ＭＯＳ容量素子）であることが好ましい。特に、単結晶シリコン基板上に形成される場合には、−２４Ｖ以上−０．１以下（Ｎ型ＭＯＳ容量素子）、及び０．１以上１０Ｖ以下（Ｐ型ＭＯＳ容量素子）であることが好ましく、ガラス基板上あるいは可撓性を有する基板上に形成される場合には、−０．５以上−２４Ｖ以下（Ｎ型ＭＯＳ容量素子）、及び０．５以上２４Ｖ以下（Ｐ型ＭＯＳ容量素子）であることが好ましい。特に、ゲート長２μｍ以下の集積回路を有するガラス基板又は可撓性基板上にＭＯＳ容量素子を形成する場合は、−２以上−１５Ｖ以下（Ｎ型ＭＯＳ容量素子）、及び２以上１５Ｖ以下（Ｐ型ＭＯＳ容量素子）であると好ましい。
【実施例２】
【００８０】
本発明の別の構成例について図１０を用いて説明する。図１０（Ａ）に示した例は、通常の容量素子１００５とＮ型ＭＯＳ容量素子１００６（しきい値電圧Ｖｔｈｎ＜０）を用いて共振回路を構成した例であり、図１に示した回路とは容量素子の構成が異なる。図１０（Ａ）には、アンテナ１００２、共振回路１００３、及び回路部分１００４を有する半導体装置１０００と、リーダ１００１が示されている。アンテナの寄生容量値Ｃａと通常の容量素子１００５の容量値とＮ型ＭＯＳ容量素子１００６の容量値と回路部分の容量値ＣＬの合計をＣｔｏｔと表す。
【００８１】
図１０（Ａ）に示した２種類の容量素子１００５、１００６を用いた場合、容量値Ｃｔｏｔと交流電圧振幅Ｖの関係は図１０（Ｂ）のように表される。容量値Ｃｔｏｔは、アンテナの寄生容量値Ｃａと通常の容量素子１００５の容量値と回路部分の容量値ＣＬの合計で表される値が一定の容量値Ｃ０と、Ｎ型ＭＯＳ容量素子１００６の容量値（Ｃ１−Ｃ０）に分けて考えることができる。ここでＣ１は電圧振幅ＶがＮ型ＭＯＳ容量素子１００６のしきい値電圧の絶対値を越えない時（Ｖ＜−Ｖｔｈｎ）のＣｔｏｔの容量値である。そして、図１（Ａ）と比較した場合、Ｃ０の構成要素が異なるだけであるから、定性的な振る舞いは図１（Ｂ）と同様になることが理解される。
【００８２】
図１０（Ｂ）に示したように、容量値Ｃｔｏｔは、電圧振幅ＶがＮ型ＭＯＳ容量素子１００６のしきい値電圧の絶対値（−Ｖｔｈｎ）より大きいかどうかによって変わってくる。電圧振幅ＶがＮ型ＭＯＳ容量素子１００６のしきい値電圧の絶対値を越えない場合（Ｖ＜−Ｖｔｈｎ）、Ｎ型ＭＯＳ容量素子１００６は通常の容量素子として振舞う（容量値（Ｃ１−Ｃ０））。電圧振幅Ｖがしきい値電圧の絶対値を越えると（Ｖ＞−Ｖｔｈｎ）、Ｎ型ＭＯＳ容量素子１００６の容量値は（Ｃ１−Ｃ０）と０の間の値となる。そして、電圧振幅Ｖが大きい程、反転層が形成される期間が短くなり、容量値は０に近づく。その結果、ＣｔｏｔはＣ０に近づく。
【００８３】
図１０（Ｂ）の振舞いから、容量値Ｃ１が図１０（Ａ）に示した半導体装置１０００の共振条件を満たす場合、誘起される電圧振幅Ｖが小さいと共振条件を満たすが、誘起される電圧振幅Ｖが大きくなりＭＯＳ容量素子のしきい値電圧の絶対値を越えると、容量値が変化し共振条件からずれることがわかる。その結果、誘起される電圧振幅が抑制される。
【００８４】
このように、図１０（Ａ）に示した半導体装置１０００は、チップ内に過度の電圧が発生することを抑えることが可能な、つまり、リミッタ機能を有する無線チップを実現する。また、無線チップ内部の論理回路に供給される電源電圧は、容量素子に発生する交流電圧をもとに生成される。従って、ＭＯＳ容量素子のしきい値電圧を適切な値とすることで、内部の論理回路に供給される電源電圧が過度に高くなることを抑えることが可能となる。
【００８５】
このように本発明は、しきい値電圧を制御したＭＯＳ容量素子を用いることで、アンテナに接近した場合などにおいても、内部の論理回路に供給される電源電圧が過度に高くなることを抑え、信頼性の高い無線チップを実現する。また、リミッタ回路や定電圧発生回路といった余分な回路を追加しないため、チップ面積が小さい無線チップを実現することができる。
【００８６】
なお、本実施例では、ＭＯＳ容量素子としてＮ型ＭＯＳ容量素子を用いて説明したが、本発明ではＰ型ＭＯＳ容量素子を用いることも可能である。この場合、図１０（Ｂ）の−ＶｔｈｎをＶｔｈｐと読み変えれば、図１０（Ｂ）のグラフはＰ型ＭＯＳ容量素子に対しても成立する。
【００８７】
また、本実施例では、容量素子としてＮ型ＭＯＳ容量素子と通常の容量素子を一つずつ並列接続した例を示した。勿論、複数のＮ型ＭＯＳ容量素子や複数の通常の容量素子を並列に接続しても構わない。
【実施例３】
【００８８】
本発明の別の構成例について図１１を用いて説明する。図１１（Ａ）に示した例は、しきい値電圧が異なる２つのＮ型ＭＯＳ容量素子１１０５、１１０６を用いて共振回路を構成した例であり、図１に示した回路とは容量素子の構成が異なる。図１１（Ａ）には、アンテナ１１０２、共振回路１１０３、及び回路部分１１０４を有する半導体装置１１００と、リーダ１１０１が示されている。Ｎ型ＭＯＳ容量素子１１０５はしきい値電圧Ｖｔｈｎ１を、Ｎ型ＭＯＳ容量素子１１０６はしきい値電圧Ｖｔｈｎ２を有し、Ｖｔｈｎ２＜Ｖｔｈｎ１＜０が成り立つとする。アンテナの寄生容量値ＣａとＮ型ＭＯＳ容量素子１１０５、１１０６の容量値と回路部分の容量値ＣＬの合計をＣｔｏｔと表す。
【００８９】
図１１（Ａ）に示したしきい値電圧が異なる２つのＮ型ＭＯＳ容量素子１１０５、１１０６を用いた場合、容量値Ｃｔｏｔと交流電圧振幅Ｖの関係は図１１（Ｂ）のように表される。容量値Ｃｔｏｔは、アンテナの寄生容量値Ｃａと回路部分の容量値ＣＬの合計で表される値が一定の容量値Ｃ０と、Ｎ型ＭＯＳ容量素子１１０５の容量値（Ｃ１−Ｃ２）と、Ｎ型ＭＯＳ容量素子１１０６の容量値（Ｃ２−Ｃ０）に分けて考えることができる。ここでＣ１は電圧振幅ＶがＮ型ＭＯＳ容量素子１１０５のしきい値電圧の絶対値を越えない時（Ｖ＜−Ｖｔｈｎ１）の容量値Ｃ０、Ｎ型ＭＯＳ容量素子１１０５の容量値、Ｎ型ＭＯＳ容量素子１１０６の容量値の合計、すなわちＣｔｏｔの容量値であり、Ｃ２は電圧振幅ＶがＮ型ＭＯＳ容量素子１１０６のしきい値電圧の絶対値を越えない時（Ｖ＜−Ｖｔｈｎ２）の容量値Ｃ０とＮ型ＭＯＳ容量素子１１０６の容量値の合計である。
【００９０】
Ｎ型ＭＯＳ容量素子１１０５の容量値は、電圧振幅Ｖがしきい値電圧の絶対値（−Ｖｔｈｎ１）より大きいかどうかによって変わってくる。電圧振幅Ｖがしきい値電圧の大きさを越えない場合（Ｖ＜−Ｖｔｈｎ１）、Ｎ型ＭＯＳ容量素子１１０５は通常の容量素子として振舞う（容量値（Ｃ１−Ｃ２））。電圧振幅Ｖがしきい値電圧の大きさを越えると（Ｖ＞−Ｖｔｈｎ１）、Ｎ型ＭＯＳ容量素子１１０５の容量値は（Ｃ１−Ｃ２）と０の間の値となる。そして、電圧振幅Ｖが大きい程、反転層が形成される期間が短くなり、容量値は０に近づく。その結果、ＣｔｏｔはＣ２に近づく。
【００９１】
同様に、Ｎ型ＭＯＳ容量素子１１０６の容量値は、電圧振幅Ｖがしきい値電圧の絶対値（−Ｖｔｈｎ２）より大きいかどうかによって変わってくる。電圧振幅Ｖがしきい値電圧の大きさを越えない場合（Ｖ＜−Ｖｔｈｎ２）、Ｎ型ＭＯＳ容量素子１１０６は通常の容量素子として振舞う（容量値（Ｃ２−Ｃ０））。電圧振幅Ｖがしきい値電圧の大きさを越えると（Ｖ＞−Ｖｔｈｎ２）、Ｎ型ＭＯＳ容量素子１１０６の容量値は（Ｃ２−Ｃ０）と０の間の値となる。そして、電圧振幅Ｖが大きい程、反転層が形成される期間が短くなり、容量値は０に近づく。その結果、ＣｔｏｔはＣ０に近づく。
【００９２】
以上から、容量値Ｃｔｏｔと交流電圧振幅Ｖの関係が図１１（Ｂ）になることが理解される。
【００９３】
図１１（Ｂ）の振舞いから、容量値Ｃ１が図１１（Ａ）に示した半導体装置１１００の共振条件を満たす場合、誘起される電圧振幅Ｖが小さいと共振条件を満たすが、誘起される電圧振幅Ｖが大きくなりＮ型ＭＯＳ容量素子１１０５のしきい値電圧の絶対値を越えると、容量値が変化し共振条件からずれることがわかる。また、電圧振幅Ｖがさらに大きくなりＮ型ＭＯＳ容量素子１１０６のしきい値電圧の絶対値を越えると、容量値がさらに変化し、共振条件から遠ざかる。その結果、誘起される電圧振幅が抑制される。
【００９４】
このように、図１１（Ａ）に示した半導体装置１１００は、チップ内に過度の電圧が発生することを抑えることが可能な、つまり、リミッタ機能を有する無線チップを実現する。また、無線チップ内部の論理回路に供給される電源電圧は、容量素子に発生する交流電圧をもとに生成される。従って、ＭＯＳ容量素子のしきい値電圧を適切な値とすることで、内部の論理回路に供給される電源電圧が過度に高くなることを抑えることが可能となる。
【００９５】
なお、本実施例では、ＭＯＳ容量素子としてＮ型ＭＯＳ容量素子を用いて説明したが、本発明ではＰ型ＭＯＳ容量素子を用いることも可能である。この場合、図１１（Ｂ）の−Ｖｔｈｎ１、−Ｖｔｈｎ２をＶｔｈｐ１、Ｖｔｈｐ２と読み変えれば、図１１（Ｂ）のグラフはＰ型ＭＯＳ容量素子に対しても成立する。
【００９６】
また、本発明ではＮ型ＭＯＳ容量素子とＰ型ＭＯＳ容量素子の両方を用いることも可能である。さらに、複数のＮ型ＭＯＳ容量素子、複数のＰ型ＭＯＳ容量素子、あるいは複数の通常の容量素子を並列に接続しても構わない。
【実施例４】
【００９７】
本発明のＭＯＳ容量素子のレイアウト例について説明する。図１２に本発明に用いるＭＯＳ容量素子のレイアウト例を示す。
【００９８】
図１２において、領域１２０１は半導体領域を、領域１２０２はゲート電極を、それぞれ表す。領域１２０３及び１２０４は配線領域であり、それぞれ半導体領域とゲート電極に接続されている。領域１２０５は不純物元素を添加する領域であり、Ｎ型ＭＯＳ容量素子にはＮ型の不純物元素を、Ｐ型ＭＯＳ容量素子にはＰ型の不純物元素を、それぞれ添加する。
【００９９】
このようなレイアウトを有するＭＯＳ容量素子を用いることで、本発明の半導体装置を実現することが可能となる。
【実施例５】
【０１００】
本発明の半導体装置の作製方法について、図面を参照して説明する。より詳しくは、Ｎ型及びＰ型薄膜トランジスタ、Ｎ型ＭＯＳ容量素子、及びアンテナとして機能する導電層を含む半導体装置の作製方法について図面を参照して説明する。なお、薄膜トランジスタは、電源回路等の半導体装置を構成する各回路を構成する素子である。
【０１０１】
基板７０１（基体ともよぶ）の一表面に、剥離層７０２を形成する（図１３（Ａ）参照）。基板７０１は、絶縁表面を有する。基板７０１がプラスチックからなる場合、作製工程の処理温度に耐えうる耐熱性のプラスチックを用いる必要がある。なお、後述するが、好適には、ガラスからなる基板７０１上に薄膜トランジスタを設けた後、当該薄膜トランジスタを剥離して、プラスチックからなる基板上に設けてもよい。
【０１０２】
なお、本工程では、剥離層７０２は、基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層を設けた後に、フォトリソグラフィ法やエッチング法などにより加工、つまりパターニングして、選択的に設けてもよい。また、基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、基板７０１に接するように下地となる絶縁層を形成し、当該絶縁層に接するように剥離層７０２を形成してもよい。
【０１０３】
剥離層７０２は、スパッタリング法やプラズマＣＶＤ法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）等から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
【０１０４】
次に、剥離層７０２を覆うように、下地となる絶縁層７０３を形成する。絶縁層７０３は、スパッタリング法やプラズマＣＶＤ法等により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、窒素を含む酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸素を含む窒化珪素等が該当する。下地となる絶縁層は、基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
【０１０５】
次に、絶縁層７０３上に、非晶質半導体層７０４を形成する。非晶質半導体層７０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成する。続いて、非晶質半導体層７０４をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターニングして、結晶質半導体層７０６〜７０８を形成する（図１３（Ｂ）参照）。
【０１０６】
結晶質半導体層７０６〜７０８の作成工程の一例について、以下に説明する。まず、プラズマＣＶＤ法を用いて、非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法やエッチング法などを用いたパターニング処理によって結晶質半導体層７０６〜７０８を形成する。レーザ結晶化法で結晶質半導体層を形成する場合、気体レーザ又は固体レーザを用いる。気体レーザと固体レーザは、連続発振又はパルス発振のどちらでもよい。
【０１０７】
なお、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタリング法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
【０１０８】
次に、結晶質半導体層７０６〜７０８を覆うゲート絶縁層７０５を形成する。ゲート絶縁層７０５は、プラズマＣＶＤ法やスパッタリング法等により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。
【０１０９】
特に、高密度プラズマ処理を用いて作製することで良質なゲート絶縁膜を形成することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。このようなプラズマ処理を可能とする成膜室に、被形成体、ゲート絶縁膜を形成する場合であればパターニングされた半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、ガラス基板や単結晶シリコン基板と比較して耐熱性の低いプラスチック基板上にも成膜することができる。
【０１１０】
このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。
【０１１１】
このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、ゲート絶縁膜のリーク電流が低減され薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜のより薄膜化することが可能となることから、短チャネル効果を抑えること、しきい値ばらつきを抑えること、薄膜トランジスタの駆動電流を向上することなどが可能となる。また、ゲート絶縁膜の薄膜化に伴い、薄膜トランジスタの微細化も可能となる。
【０１１２】
また、本発明が有するＭＯＳ容量素子において、上記のような高密度プラズマ処理にて形成されたゲート絶縁膜を用いることにより、ＭＯＳ容量素子のリーク電流が低減される。また、ゲート絶縁膜を薄膜化することが可能となり、ＭＯＳ容量素子面積を縮小すること、あるいは容量値をより大きくすることが可能となる。
【０１１３】
なお、ゲート絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、ゲート絶縁膜等に限らず、層間絶縁膜などの他の絶縁膜の作製に用いてもよい。また、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、強いては薄膜トランジスタの電気特性を向上させることができる。
【０１１４】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、結晶質半導体層７０８に、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を添加して、不純物領域７０９を形成する。Ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。
【０１１５】
結晶質半導体層７０８は後にＮ型ＭＯＳ容量素子の半導体層となる。従って、結晶質半導体層７０８に添加する不純物元素の濃度によりＮ型ＭＯＳ容量素子のしきい値電圧を制御することができる。本発明では、不純物元素が１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度で含まれるようにドーズ量を調節すればよい。このような範囲に設定することで、しきい値電圧を適度な値とすることができ、過度な電源電圧が発生することが抑えられる本発明の半導体装置を実現することができる。なお、以下では、薄膜トランジスタの名称にあわせて、Ｎ型ＭＯＳ容量素子の第１電極をゲート電極と呼び、反転層が形成される領域をチャネル形成領域と呼ぶ。
【０１１６】
次に、ゲート絶縁層７０５上に、第１の導電層と第２の導電層を積層して形成する（図１３（Ｃ）参照）。第１の導電層は、プラズマＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電層も、プラズマＣＶＤ法やスパッタリング法等により、１００ｎｍ〜４００ｎｍの厚さで形成する。第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタルからなる層とタングステンからなる層、窒化タングステンからなる層とタングステンからなる層、窒化モリブデンからなる層とモリブデンからなる層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデンからなる層とアルミニウムからなる層とモリブデンからなる層の積層構造を採用するとよい。
【０１１７】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層７１６〜７２１を形成する。
【０１１８】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、結晶質半導体層７０６、７０８に、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加して、不純物領域７１１、７１３、チャネル形成領域７８０、７８２を形成する。Ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。
【０１１９】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、結晶質半導体層７０７に、Ｐ型を付与する不純物元素を添加して、不純物領域７１２とチャネル形成領域７８１を形成する。Ｐ型を付与する不純物元素は、例えばボロン（Ｂ）を用いる。
【０１２０】
次に、ゲート絶縁層７０５と導電層７１６〜７２１を覆うように、絶縁層を形成する。絶縁層は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む層や、有機樹脂などの有機材料を含む層を、単層又は積層して形成する。次に、絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層７１６〜７２１の側面に接する絶縁層（サイドウォールともよぶ）７３９〜７４１を形成する（図１４（Ａ）参照）。また、絶縁層７３９〜７４１の作成と同時に、ゲート絶縁層７０５をエッチングして、絶縁層７３４〜７３６を形成する。絶縁層７３９〜７４１は、後にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０１２１】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、そのレジストマスクと絶縁層７３９〜７４１をマスクとして用いて、結晶質半導体層７０６、７０８にＮ型を付与する不純物元素を添加して、第１の不純物領域（ＬＤＤ領域ともよぶ）７２７、７２９と、第２の不純物領域７２６、７２８とを形成する。第１の不純物領域７２７、７２９の不純物元素の濃度は、第２の不純物領域７２６、７２８の不純物元素の濃度よりも低い。上記工程を経て、Ｎ型の薄膜トランジスタ７４４、Ｐ型の薄膜トランジスタ７４５、およびＮ型ＭＯＳ容量素子７４６が完成する。
【０１２２】
なお、本実施例では、Ｎ型ＭＯＳ容量素子を作製する場合を示した。Ｐ型ＭＯＳ容量素子を作製する場合には、ＭＯＳ容量素子への不純物元素として、極性が異なるＰ型不純物元素を用いると良い。具体的には、ゲート絶縁層７０５形成後、不純物領域７０９を形成する工程では、結晶質半導体層７０８にＰ型を付与する不純物元素を添加する。不純物元素は１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度で含まれるようにドーズ量を調節すればよい。また、不純物領域７１３、チャネル形成領域７８２の形成は、不純物領域７１２とチャネル形成領域７８１の形成と同時に、Ｐ型を付与する不純物元素を添加して行えばよい。また、第１の不純物領域７２７と、第２の不純物領域７２６を形成する際には、結晶質半導体層７０８はレジストからなるマスクで覆い、不純物領域７２８，７２９を形成しない。このようにしてＰ型ＭＯＳ容量を形成した場合の図１４（Ａ）に対応する図面を図１８に示す。
【０１２３】
Ｎ型の薄膜トランジスタ７４４、Ｐ型の薄膜トランジスタ７４５、およびＮ型ＭＯＳ容量素子７４６が完成した後、これらを覆うように、絶縁層を単層又は積層して形成する（図１４（Ｂ）参照）。薄膜トランジスタ７４４〜７４５、およびＮ型ＭＯＳ容量素子７４６を覆う絶縁層は、ＳＯＧ法や液滴吐出法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層で形成する。シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基として、フルオロ基を用いてもよい。また、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１２４】
例えば、薄膜トランジスタ７４４、７４５、およびＮ型ＭＯＳ容量素子７４６を覆う絶縁層が３層構造の場合、１層目の絶縁層７４９として酸化珪素を含む層を形成し、２層目の絶縁層７５０として樹脂を含む層を形成し、３層目の絶縁層７５１として窒化珪素を含む層を形成するとよい。
【０１２５】
なお、絶縁層７４９〜７５１を形成する前、又は絶縁層７４９〜７５１のうちの１つ又は複数を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
【０１２６】
次に、フォトリソグラフィ法やエッチング法により、絶縁層７４９〜７５１をエッチングして、第２の不純物領域７２６、７２８、不純物領域７１２を露出させる開口部を形成する。続いて、導電層を形成し、当該導電層をパターン加工して、配線として機能する導電層７５２〜７５８を形成する。
【０１２７】
導電層７５２〜７５８は、プラズマＣＶＤ法やスパッタリング法等により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）等から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、アルミニウムを主成分とし珪素を含む材料、アルミニウムを主成分とし、ニッケル、炭素及び珪素から選択された１種又は複数種とを含む材料に相当する。導電層７５２〜７５８は、例えば、バリア層と珪素を含むアルミニウム層とバリア層の積層構造、バリア層と珪素を含むアルミニウム層と窒化チタン層とバリア層の積層構造を採用するとよい。なお、アルミニウムシリコンが含むシリコンは、０．１ｗｔ％〜５ｗｔ％とする。また、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムや珪素を含むアルミニウムは、抵抗値が低く、安価であるため、導電層７５２〜７５８を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムや珪素を含むアルミニウムのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元するため、結晶質半導体層とバリア層の接続不良の発生を抑制することができる。
【０１２８】
次に、導電層７５２〜７５８を覆うように、絶縁層７６２を形成する（図１５（Ａ）参照）。絶縁層７６２は、ＳＯＧ法や液滴吐出法等を用いて、無機材料又は有機材料により、単層又は積層で形成する。絶縁層７６２は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【０１２９】
続いて、フォトリソグラフィ法により、絶縁層７６２をエッチングして、導電層７５８を露出させる開口部を形成する。続いて、開口部を充填するように、導電層を形成する。導電層は、プラズマＣＶＤ法やスパッタリング法等を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層７６５を形成する。導電層７６５は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。また、導電層７６５を形成するためのフォトリソグラフィ工程においては、下層の薄膜トランジスタ７４４、７４５、及びＮ型ＭＯＳ容量素子７４６にダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素又はアンモニア過水を用いるとよい。
【０１３０】
次に、導電層７６５を覆うように、絶縁層７６６を形成する。絶縁層７６６は、ＳＯＧ法や液滴吐出法等を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、絶縁層７６６は、好適には、０．７５μｍ〜３μｍの厚さで形成する。続いて、絶縁層７６６をエッチングして、導電層７６５を露出させる開口部７６９を形成する。
【０１３１】
次に、導電層７６５に接し、アンテナとして機能する導電層７７７を形成する（図１５（Ｂ）参照）。導電層７７７は、プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法等を用いて、導電性材料により形成する。好ましくは、導電層７７７は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。具体的には、導電層７７７は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０℃の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００℃の加熱処理を行うとよい。
【０１３２】
次に、アンテナとして機能する導電層７７７を覆うように、ＳＯＧ法や液滴吐出法等により、保護層として機能する絶縁層７７２を形成する。絶縁層７７２は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層、有機材料（好ましくはエポキシ樹脂）により形成する。
【０１３３】
次に、剥離層７０２が露出するように、絶縁層７０３、７４９、７５０、７５１をエッチングして、開口部７７３、７７４を形成する（図１６（Ａ）参照）。
【０１３４】
次に、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する（図１６（Ｂ）参照）。エッチング剤は、フッ化ハロゲンを含む気体又は液体を使用する。例えば、三フッ化塩素（ＣｌＦ３）、三フッ化窒素（ＮＦ３）、三フッ化臭素（ＢｒＦ３）、フッ化水素（ＨＦ）がある。なお、エッチング剤として、フッ化水素を使用する場合は、剥離層７０２として、酸化珪素からなる層を用いる。上記工程を経て、薄膜トランジスタ７４４、７４５と、Ｎ型ＭＯＳ容量素子７４６と、アンテナとして機能する導電層７７７とを含む薄膜集積回路７９１を、基板７０１から剥離する。
【０１３５】
薄膜集積回路７９１が剥離された基板７０１は、コストの削減のために、再利用するとよい。また、絶縁層７７２は、剥離層７０２を除去した後に、薄膜集積回路７９１が飛散しないように、設けたものである。薄膜集積回路７９１は小さく薄く軽いために、剥離層７０２を除去した後は、基板７０１に密着していないために飛散しやすい。しかしながら、薄膜集積回路７９１上に絶縁層７７２を形成することで、薄膜集積回路７９１に重みが付き、基板７０１からの飛散を防止することができる。また、薄膜集積回路７９１単体では薄くて軽いが、絶縁層７７２を形成することで、巻かれた形状になることがなく、ある程度の強度を確保することができる。
【０１３６】
次に、薄膜集積回路７９１の一方の面を、第１の基板７７６に接着させて、基板７０１から完全に剥離する（図１７参照）。続いて、薄膜集積回路７９１の他方の面を、第２の基板７７５に接着させ、その後加熱処理と加圧処理の一方又は両方を行って、薄膜集積回路７９１を、第１の基板７７６と第２の基板７７５により封止する。第１の基板７７６と第２の基板７７５は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。熱圧着により、フィルムと被処理体とを貼り合わせる。加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、第１の基板７７６と第２の基板７７５の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、酢酸ビニル樹脂系接着剤、ビニル共重合樹脂系接着剤、エポキシ樹脂系接着剤、ウレタン樹脂系接着剤、ゴム系接着剤、アクリル樹脂系接着剤等の接着剤を含む層に相当する。
【０１３７】
第１の基板７７６と第２の基板７７５がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。
【実施例６】
【０１３８】
本実施例では、無線チップが有する回路のレイアウト例について説明する。
【０１３９】
実施例５で説明したように、半導体層は、絶縁表面を有する基板上に下地膜等を介して形成される。そして、フォトリソグラフィ技術によって、フォトマスク上に形成されたパターンを、半導体層上に形成されたレジスト等へ転写しパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、薄膜トランジスタのソース領域、ドレイン領域及びチャネル形成領域を含む特定形状を有する島状の半導体領域を形成することができる。
【０１４０】
半導体領域を形成するためのフォトマスク上のパターンは、方形を有する場合が多いが、本発明において、方形の角部（凸部）は角取りされて形成される。具体的には、一辺が１０μｍ以下の直角三角形が除去され角取りされた形状、あるいは一辺が１０μｍ以下の直角三角形の領域の一部で、多角形や曲線を含む領域を除去し丸みを帯びた形状とする。
【０１４１】
また、半導体領域を形成するためのフォトマスク上のパターンは、方形を有する以外にも、開口部の領域をチャネル幅より広く確保する場合や、異なるチャネル幅を有する薄膜トランジスタを一つの半導体領域で形成する場合など、一般には様々な形状をとり、外側の辺（凸部）や内側の辺（凹部）からなる角部を有する。本発明において、方形の角部（凸部や凹部）は角取りされて形成される。
【０１４２】
具体的には、角部が凹部からなる場合、一辺が１０μｍ以下の直角三角形を追加して角取りされた形状、あるいは一辺が１０μｍ以下の直角三角形の領域の一部で、多角形や曲線を含む領域を追加し丸みを帯びた形状とする。
【０１４３】
図１９には、このマスクパターンを転写して形成された半導体領域を示す。なお、図１９において、点線は後に形成されるゲート電極や配線を表している。なお、マスクパターンを転写して形成された半導体領域の角部は、フォトマスクのパターンの角部よりさらに丸みを帯びるように形成されることがある。すなわち、半導体領域の角部には、フォトマスクのパターンの角部よりもさらに形状をなめらかにした丸みが設けられてもよい。
【０１４４】
次に、半導体領域の形成後にゲート絶縁膜が形成される。そして、半導体領域の一部と重なるゲート電極、及びゲート配線が同時に形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィ技術によってフォトマスク上に形成されたパターンをレジスト等へ転写し、そのマスクパターンを利用して金属層や半導体層をエッチング処理することにより、形成することができる。
【０１４５】
このゲート電極又はゲート配線を形成するためのフォトマスク上のパターンは、凸部（外側の辺）や凹部（内側の辺）からなる角部、あるいは凸部（外側の辺）や凹部（内側の辺）からなる屈曲部を有する。なお、屈曲部とはパターンが折れ曲がって形成される部分をさす。本発明において、角部又は屈曲部は角取りされて形成される。
【０１４６】
具体的には、角部又は屈曲部が凸部からなる場合、一辺が１０μｍ以下あるいは線幅の１／２〜１／５の大きさの直角三角形を除去して角取りされた形状、あるいは一辺が１０μｍ以下あるいは線幅の１／２〜１／５の直角三角形の領域の一部で、多角形や曲線を含む領域を除去し丸みを帯びた形状とする。
【０１４７】
また、角部又は屈曲部が凹部からなる場合、一辺が１０μｍ以下あるいは線幅の１／２〜１／５の直角三角形を追加して角取りされた形状、あるいは一辺が１０μｍ以下あるいは線幅の１／２〜１／５の直角三角形の領域の一部で、多角形や曲線を含む領域を追加し丸みを帯びた形状とする。
【０１４８】
図２０には、このマスクパターンを転写して形成されたゲート電極及びゲート配線を示す。図２０において、点線は後に形成される配線を表している。なお、マスクパターンを転写して形成されたゲート電極又はゲート配線の角部は、フォトマスクのパターンの角部よりさらに丸みを帯びるように形成されることがある。すなわち、ゲート電極又はゲート配線の角部には、フォトマスクのパターンの角部よりもさらに形状をなめらかにした丸めが設けられていてもよい。
【０１４９】
このようなゲート電極又はゲート配線において、丸みを帯びた凸部ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また丸みを帯びた凹部では、洗浄のときに、基板に微粉が付着していても洗浄液を配線パターンの凸部に滞留させずに洗い流すことができる。
【０１５０】
次に、ゲート電極又はゲート配線の形成後に絶縁層等が形成される。そして絶縁層上の所定の位置に開口を形成した後、配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線層との間の電気的な接続をとるために設けられる。配線は、金属層を成膜し、フォトリソグラフィ技術によってフォトマスク上に形成されたパターンをレジスト等へ転写し、そのマスクパターンを利用して金属層をエッチング処理することにより、形成することができる。
【０１５１】
この配線を形成するためのフォトマスク上のパターンは、凸部（外側の辺）や凹部（内側の辺）からなる角部、あるいは凸部（外側の辺）や凹部（内側の辺）からなる屈曲部を有する。なお、屈曲部とはパターンが折れ曲がって形成される部分をさす。本発明において、角部又は屈曲部は角取りされて形成される。
【０１５２】
具体的には、角部又は屈曲部が凸部からなる場合、一辺が１０μｍ以下あるいは線幅の１／２〜１／５の大きさの直角三角形を除去して角取りされた形状、あるいは一辺が１０μｍ以下あるいは線幅の１／２〜１／５の直角三角形の領域の一部で、多角形や曲線を含む領域を除去し丸みを帯びた形状とする。
【０１５３】
また、角部又は屈曲部が凹部からなる場合、一辺が１０μｍ以下あるいは線幅の１／２〜１／５の直角三角形を追加して角取りされた形状、あるいは一辺が１０μｍ以下あるいは線幅の１／２〜１／５の直角三角形の領域の一部で、多角形や曲線を含む領域を追加し丸みを帯びた形状とする。
【０１５４】
図２１には、このマスクパターンを転写して形成された配線を示す。なお、マスクパターンを転写して形成された配線の角部は、フォトマスクのパターンの角部よりさらに丸みを帯びるように形成されることがある。すなわち、配線の角部には、フォトマスクのパターンの角部よりもさらに形状をなめらかにした丸めが設けられていてもよい。
【０１５５】
このような配線において、丸みを帯びた凸部ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また丸みを帯びた凹部では、洗浄のときに、たとえできた微粉があっても、それが角に集まりやすいのを洗い流すことができる。特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。その結果、製造工程における塵や微粉の問題を解消し、歩留まり向上が甚だしく期待できるという効果を有する。また、配線の角部が丸みを帯びた構成をとることにより、特に高周波において電気的な伝導効率が向上することが期待できる。
【０１５６】
なお本実施の形態では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部の全体もしくは一部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。
【実施例７】
【０１５７】
実施の形態３で説明した半導体装置（図５参照）を構成する素子構造および素子レイアウトの例を説明する。
【０１５８】
本発明の半導体装置５０１はＭＯＳ容量素子を有する共振回路５０２、電源回路５０３、クロック発生回路５０４、復調回路５０５、制御回路５０６、メモリ部５０７、符号化及び変調回路５０８を有する。共振回路５０２、電源回路５０３はアナログ回路で構成され、制御回路５０６及びメモリ部５０７はデジタル回路で構成されている。クロック発生回路５０４、復調回路５０５、符号化及び変調回路５０８は、アナログ部分とデジタル部分を有する。
【０１５９】
これらの回路はトランジスタを含んで構成されている。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図２２はこれらの回路を構成するトランジスタの断面構造を示す図である。図２２は、ｎチャネル型トランジスタ５１、ｎチャネル型トランジスタ５２、容量素子５４、抵抗素子５５、ｐチャネル型トランジスタ５３が示されている。各トランジスタは半導体層３５、絶縁層３８、ゲート電極３９を備えている。ゲート電極３９は、第１導電層３３と第２導電層３２の積層構造で形成されている。また、図２３（Ａ）〜（Ｅ）は、図２２で示すｎチャネル型トランジスタ５１、ｎチャネル型トランジスタ５２、容量素子５４、抵抗素子５５、ｐチャネル型トランジスタ５３に対応する上面図であり合わせて参照することができる。
【０１６０】
図２２において、ｎチャネル型トランジスタ５１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線３４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域３６の不純物濃度よりも低濃度にドープされた不純物領域３７が半導体層３５に形成されている。不純物領域３６と不純物領域３７には、ｎチャネル型トランジスタ５１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１６１】
図２３（Ａ）で示すように、ｎチャネル型トランジスタ５１のゲート電極３９において、第１導電層３３は、第２導電層３２の両側に広がって形成されている。この場合において、第１導電層３３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層３３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域３７はゲート電極３９の第１導電層３３と重なるように形成されている。すなわち、ゲート電極３９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極３９において、第２導電層３２をマスクとして、第１導電層３３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域３７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１６２】
両側にＬＤＤを有するトランジスタは、図５における電源回路５０３の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのＴＦＴは、ソース及びドレイン電極間に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１６３】
図２２において、ｎチャネル型トランジスタ５２は、ゲート電極の片側に不純物領域３６の不純物濃度よりも低濃度にドープされた不純物領域３７が半導体層３５に形成されている。図２３（Ｂ）で示すように、ｎチャネル型トランジスタ５２のゲート電極３９において、第１導電層３３は、第２導電層３２の片側に広がって形成されている。この場合も同様に、第２導電層３２をマスクとして、第１導電層３３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１６４】
片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【０１６５】
図２２において、容量素子５４は、第１導電層３３と半導体層３５とで絶縁層３８を挟んで形成されている。容量素子５４を形成する半導体層３５には、不純物領域３６と不純物領域３７を備えている。不純物領域３７は、半導体層３５において第１導電層３３と重なる位置に形成される。また、不純物領域３６は配線３４とコンタクトを形成する。不純物領域３７は、第１導電層３３を通して一導電型の不純物を添加することができるので、不純物領域３６と不純物領域３７に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子５４において、半導体層３５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層３３は、図２３（Ｃ）に示すように、第２導電層３２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層３３と第２導電層３２を組み合わせた複合的な電極構造とすることにより、容量素子５４を自己整合的に形成することができる。
【０１６６】
容量素子は、図５において、電源回路５０３が有する保持容量、あるいは共振回路５０２が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１６７】
図２２において、抵抗素子５５は、第１導電層３３によって形成されている。第１導電層３３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１６８】
抵抗素子は、図５において変調回路５０８が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
【０１６９】
図２２において、ｐチャネル型トランジスタ５３は、半導体層３５に不純物領域３１を備えている。この不純物領域３１は、配線３４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極３９の構成は第１導電層３３と第２導電層３２が重畳した構成となっている。ｐチャネル型トランジスタ５３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ５３を形成する場合、不純物領域３１にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域３１にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。
【０１７０】
半導体層３５及び絶縁層３８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層３５と絶縁層３８の界面の欠陥準位を低減することができる。絶縁層３８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層を絶縁層３８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層３５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせて絶縁層３８を形成することができる。また、同様にこの絶縁層は、容量素子５４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１７１】
図２２及び図２３を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィ工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１７２】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図２３（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１７３】
図２２及び図２３の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１７４】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【実施例８】
【０１７５】
本発明の無線チップの用途について図２４を用いて説明する。本発明の無線チップの用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０１７６】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、無線チップ９０を設けることができる（図２４（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、無線チップ９１を設けることができる（図２４（Ｂ）参照）。乗物類とは、自転車等の車両、船舶等を指し、無線チップ９７を設けることができる（図２４（Ｇ）参照）。無記名債券類とは、切手、食品券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、無線チップ９３を設けることができる（図２４（Ｄ）参照）。書籍類とは、書物、本等を指し、無線チップ９４を設けることができる（図２４（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指し、無線チップ９５を設けることができる（図２４（Ｆ）参照）。身の回り品とは、鞄、眼鏡等を指し、無線チップ９６を設けることができる（図２４（Ｃ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１７７】
本発明の無線チップは、プリント基板に実装したり、表面に貼ったり、埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の無線チップは、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の無線チップを設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１７８】
特に、本発明の無線チップは、強い磁界中においても内部で発生する電圧が過度に高くなることを抑え、リミッタ回路や定電圧発生回路といった余分な回路を追加しないことで、信頼性が高く、チップ面積が小さく、かつ消費電力の小さいため、上述したような様々な用途において有効である。特に、複数の無線チップを読み出す必要のある用途において有効である。また、可撓性を有する基体上に形成された無線チップは、紙などの曲げられた状態での使用が想定される用途において有効である。
【実施例９】
【０１７９】
本発明の半導体装置を構成する要素の一つとして、スタティックＲＡＭ（ＳＲＡＭ）のメモリセルのレイアウト例について、図２５〜図２７を参照して説明する。
【０１８０】
図２５（Ａ）で示す半導体層１０、１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０１８１】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィ技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１０、１１を形成する。その半導体層１０、１１はレイアウトの適切さを考慮して決められる。
【０１８２】
図２５（Ａ）で示す半導体層１０、１１を形成するためのフォトマスクは、図２５（Ｂ）に示すマスクパターン４０を備えている。このマスクパターン４０は、フォトリソグラフィ工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図２５（Ｂ）で示すマスクパターン４０は、遮光部として作製される。マスクパターン４０は、多角形の頂部Ａを削除した形状となっている。また、コーナーの内側Ｂにおいては、そのコーナーの角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、コーナー部が削除されている。
【０１８３】
図２５（Ｂ）で示すマスクパターン４０は、その形状が、図２５（Ａ）で示す半導体層１０、１１に反映される。その場合、マスクパターン４０と相似の形状が転写されても良いが、マスクパターン４０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン４０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０１８４】
半導体層１０、１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図２６（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１２、１３、１４を形成する。ゲート配線１２は半導体層１０に対応して形成される。ゲート配線１３は半導体層１０、１１に対応して形成される。また、ゲート配線１４は半導体層１０、１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィ技術によってその形状を絶縁層上に作り込む。
【０１８５】
このゲート配線を形成するためのフォトマスクは、図２６（Ｂ）に示すマスクパターン４１を備えている。このマスクパターンは、配線の線幅の１／２以下で、線幅の１／５以上の長さにコーナー部を削除している。図２６（Ｂ）で示すマスクパターン４１は、その形状が、図２６（Ａ）で示すゲート配線１２、１３、１４に反映される。その場合、マスクパターン４１と相似の形状が転写されても良いが、マスクパターン４１のコーナーの角部がさらに丸みを帯びるように転写されていても良い。すなわち、ゲート配線１２，１３，１４にマスクパターン４１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。ゲート配線１２，１３，１４のコーナー部の外側プラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。コーナー部の内側では、洗浄のときに、基板に微粉が付着していても洗浄液を配線パターンのコーナー部に滞留させずに洗い流すことができる。
【０１８６】
層間絶縁層はゲート配線１２、１３、１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線１２、１３、１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１８７】
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィ技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図２７（Ａ）で示すように、半導体層と一部が重なるように配線１５〜２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０１８８】
この配線１５〜２０を形成するためのフォトマスクは、図２７（Ｂ）に示すマスクパターン４２を備えている。この場合においても、配線は、Ｌ字形に折れ曲がった各コーナー部であって直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する配線層の一部を除去する。除去すると新たに２つの鈍角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような配線形状は、プラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また、基板を洗浄する際に、基板に微粉が付着していても、洗浄液を配線パターンのコーナー部に滞留させずに洗い流すことができ、結果として歩留まりを向上させるという効果を有する。このことは、基板上に多数の平行配線がある場合に、付着した微粉を洗浄により除去しやすくなるという利点でもある。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
【０１８９】
図２７（Ａ）には、ｎチャネル型トランジスタ２１〜２４、ｐチャネル型トランジスタ２５、２６が形成され、６つのトランジスタからなるＳＲＡＭのメモリセル回路を構成している。配線１７，１８はＶＤＤ及びＧＮＤ電位を有する配線、ゲート配線１２はワード線、配線１５，２０はビット線である。ｎチャネル型トランジスタ２３とｐチャネル型トランジスタ２５及びｎチャネル型トランジスタ２４とｐチャネル型トランジスタ２６はインバータを構成し、合せてフリップフロップ回路を構成している。
【０１９０】
図２５〜図２７で示す回路は、実施例５と同じ工程に従って製造することができる。
【０１９１】
本実施例は、実施例７と組み合わせて実施することができる。例えば、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、ゲート電極の両側若しくは一方に低濃度ドレイン（ＬＤＤ）を有するトランジスタを含ませて、本実施例の回路を形成することができる。
【実施例１０】
【０１９２】
本実施例では、本発明の無線チップを用いた応用例として、複数の無線チップを建築物に配置し、建築物に加えられるストレス状態を逐次得ることで、改修時期を適切に判断するモデルについて説明する。
【０１９３】
建築物に配置された無線チップにはメモリ及びセンサーが設けられている。無線チップは、命令（コマンド）を受信することで、メモリへの書き込み、読み出しを行い、またセンサーを動作させることができる。そしてメモリに、センサーからの情報を蓄積することが可能となる。蓄積された情報は、無線通信によって管理者へ送信することができる。
【０１９４】
このようなセンサーとして、温度センサー、圧力センサー、湿度センサー等の建築物の状態を把握するために必要なセンサーを挙げることができる。建築物は温度変化により膨張と収縮を繰り返し、これに影響を受けながら老朽化してゆく。そのため温度の情報は、建築物の老朽化を把握する上で重要な情報ということができる。また、湿度や圧力も同様に老朽化に影響を与える要因と考えることができる。このように建築物の老朽化に影響を与える要因をストレスと呼ぶことにする。また、ストレスをある期間に渡って測定して得られる情報をストレスの経時情報と呼ぶ。
【０１９５】
図３０（Ａ）には、道路を有する高架橋を示す。高架橋の骨格部、柱３０１１、コンクリート３０１２、アスファルト３０１３等に温度用のセンサー付の無線チップ３０００を配置することができる。複数の無線チップ３０００を設ける場合、高架橋に不規則に配置されても、規則的に配置されていても構わない。高架橋に無線チップを配置するとは、高架橋の壁３０１４や柱３０１１表面に貼り付けたり、道路を構成するアスファルト３０１３やコンクリート３０１２等に埋め込む形態がある。本実施の形態の温度用のセンサー付の無線チップ３０００、又は湿度センサー付無線チップを適用する場合は、道路の表面に貼り付けてもよいし、建築物を構成する部材に埋め込んでもよい。なお、圧力センサー付無線チップを適用する場合には、埋め込んだ形態が好ましい。
【０１９６】
無線チップ３０００には、無線チップの固体番号と、道路の位置情報とが対応付けられていればよく、これらは無線チップ３０００が有するメモリに記憶される。さらに無線チップのメモリには、初期情報として建設年月日、建築部材、建築物の用途、建築業者、所有者、環境情報等を記憶させておく。このような初期情報は削除の必要がないため、ライトワンスメモリに格納するとよい。
【０１９７】
また、道路周辺には、特定の範囲の道路を電波送信可能領域としてカバーする基地局や基地局アンテナが設けられている。
【０１９８】
無線チップ３０００は基地局からアンテナを介して電波を受信すると、受信した電波から命令を復調し、命令に従って、所定の処理を行うことができる。所定の処理とは、例えば、命令１、命令２、命令３の命令セットに基づく処理である。命令１を受信した場合には、温度センサーから温度情報を取得し、チップ内部のメモリが有する不揮発性メモリに温度情報を格納する。命令２を受信した場合には、メモリに蓄積された温度情報を送信する。命令３を受信した場合には、メモリに蓄積された情報を削除する。なお、命令３は、メモリが書き換え可能な不揮発性メモリを有する場合のみ有効である。書き換え可能な不揮発性メモリとしては、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）等が挙げられる。
【０１９９】
また本実施例のシステム例として、特定の範囲を有する、建築物Ａ２９１１を含む領域Ａ２９０１、建築物Ｂ２９１２を含む領域Ｂ２９０２及び、建築物Ｃ２９１３を含む領域Ｃ２９０３毎に情報処理装置２９２１、２９２２、２９２３を設置し、当該情報処理装置の送受信部を介し通信ネットワーク２９５０によって、管理者２９４０の情報処理装置２９４２へ経時情報等を送る形態を図２９に示す。この場合、管理者２９４０の情報処理装置２９４２は、各情報処理装置２９２１、２９２２、２９３３との情報送信を行うための送受信部２９４１を有する。通信ネットワーク２９５０として、インターネットシステムを利用することができ、その他電話回線、携帯電話などの公衆回線、ＬＡＮ（ローカルエリアネットワーク）が挙げられる。通信ネットワーク２９５０を用いた通信手段には、電子メールが挙げられる。情報処理装置２９２１、２９２２、２９２３はそれぞれ、各リーダライタ装置２９１４、２９１５、２９１６とのインターフェース部２９２３、２９２４、２９２５、演算処理部２９２６、２９２７、２９２８、データベース２９２９、２９３０、２９３１及び送受信部２９３２、２９３３、２９３４を少なくとも有する。インターフェース部２９２３、２９２４、２９２５を介して取得した情報は、必要に応じて演算処理部２９２６、２９２７、２９２８により処理された後、データベース２９２９、２９３０、２９３１へ格納される。
【０２００】
本実施例をフローチャートを用いて説明する。図２８（Ａ）に示すように、道路内に無線チップ３０００を配置され開始される。無線チップ３０００には、道路に関する初期情報が入力される（Ｓ１）。このとき無線チップ３０００のメモリには、建設年月日、建築部材等の初期情報が格納されている。
【０２０１】
そして、基地局から命令１を乗せた電波を周期的に発信することで、道路内の無線チップ３０００は、周期的に電力供給を受けることができる。命令１に従って、そのときセンサーが感知した、温度情報をメモリに格納する。このようにして道路内の無線チップ３０００は、温度情報を蓄積することができる（Ｓ２）。このとき無線チップ３０００のメモリには、センサーから得られる温度に関する情報が書き込まれていく。温度以外に、圧力や湿度等を感知するためのセンサーを設けることによって、これに関する情報を加えてもよい。
【０２０２】
定期的に、無線チップ３０００との送受信を行う手段（例えば、リーダライタ装置１１０を実装した自動車）を用いて、無線チップ３０００に命令２を送信し、温度情報を収集する。このようにして蓄積された情報を取得することができる（Ｓ３）。こうして、メモリから得られる道路に関する温度の経時情報を取得・収集することが可能となる。このとき、必要に応じて、命令３を送信して、無線チップ３０００内の情報を消去しても構わない。
【０２０３】
収集された初期情報、及び経時情報に基づき、道路の状態を判断することができ、改修時期を判定することができる（Ｓ４）。
【０２０４】
そして建築物の管理者等が有する情報処理装置に、経時情報等が収集され、情報処理装置によって演算処理を行うことができる。例えば、劣化状態の高いものから順に改修時期を決定することができる。さらに、管理者が有するサーバでは、改修にかかる費用や日程の見積もりを算出することができ、依頼業者の候補の選定を行うことができる。そして、費用、日程、業者等を考慮して、改修時期の決定を行うことができる。このようにして改修が必要と判断された場合、道路全体やその一部の改修を行う（Ｓ５）。
【０２０５】
道路全体やその一部の改修後、改修情報が無線チップ３０００は再び経時情報を蓄積し（Ｓ２）、これを繰り返す。このとき改修箇所には、新たな無線チップを配置してもよい。
【０２０６】
そして、建築物の破壊や消滅等により終了する。
【０２０７】
道路のみならず建築物の壁や天井、床にセンサー付無線チップを配置することで、建築物の温度の経時情報を収集することも可能である。例えば図３０（Ｂ）に示すように建築物の外壁３０２１、階段３０２２に無線チップを配置することができる。配置するとは、道路の場合と同様に、壁内部や柱内部に埋め込むことも含まれる。但し、温度用のセンサー付の無線チップ３０００、あるいは湿度センサー付無線チップを適用する場合は、建築物の表面に貼り付けてもよいし、建築物を構成する部材に埋め込んでもよい。一方、圧力センサー付無線チップを適用する場合には、埋め込んだ形態が好ましい。そして、建築物の老朽化を判断することができる。建築物内に設けられたセンサー付無線チップは、リーダライタ装置を各建築物に１つ若しくは複数設けることで、送受信可能な領域内に存在させることが可能である。その結果、リーダライタ装置によって、無線チップ３０００への電力供給および命令送信を行い、かつ、無線チップ３０００から情報を受信することができる。
【０２０８】
また改修時には、使用者からの要求を求める機会を設けてもよい。例えば図２８（Ｂ）に示すように、改修要と判断された場合、管理者から当該建築物を使用している者（使用者）に改修案内書を送信するようにする（Ｓ６）。案内書には、改修にあたり、使用者の要求を問い合わせる内容が記載されている。使用者から要求情報を取得（Ｓ７）した後、これを反映させた改修を行うことができる（Ｓ８）。
【０２０９】
建築物を製造する業者は、温度、湿度、又は圧力ストレスに対する信頼性試験を十分に行い、改修が必要となる温度、湿度、又は圧力ストレス条件を見積もっておくのがよい。情報処理装置では、これらの見積もられた条件と、収集された情報との比較を行い、建築物の改修が必要となるかどうかを判定する。
【０２１０】
このような建築物管理システムにより、ストレスの経時情報を逐次得ることができ、建築物の現場へ赴く必要がない。そして、建築物の改修に関する一括管理を行うことができる。なお、本発明は、複数の無線チップを読み取る場合に特に有効であり、このような応用例において有利に適用することができる。
【図面の簡単な説明】
【０２１１】
【図１】本発明の半導体装置を簡略化した図及びその動作を説明するグラフ。
【図２】本発明の半導体装置が有するＭＯＳ容量素子の特性曲線。
【図３】従来の半導体装置を簡略化した図及びその動作を説明するグラフ。
【図４】本発明の半導体装置を簡略化した図及びその動作を説明するグラフ。
【図５】本発明の半導体装置のブロック図。
【図６】本発明の半導体装置が有する電源回路。
【図７】本発明の半導体装置が有する電源回路。
【図８】本発明の半導体装置を簡略化した図。
【図９】本発明の半導体装置を簡略化した図。
【図１０】本発明の半導体装置を簡略化した図及びその動作を説明するグラフ。
【図１１】本発明の半導体装置を簡略化した図及びその動作を説明するグラフ。
【図１２】本発明の半導体装置が有するＭＯＳ容量素子のレイアウト図。
【図１３】本発明の半導体装置の作製方法を説明する図。
【図１４】本発明の半導体装置の作製方法を説明する図。
【図１５】本発明の半導体装置の作製方法を説明する図。
【図１６】本発明の半導体装置の作製方法を説明する図。
【図１７】本発明の半導体装置の作製方法を説明する図。
【図１８】本発明の半導体装置の作製方法を説明する図。
【図１９】本発明の半導体装置が有する回路のレイアウト図。
【図２０】本発明の半導体装置が有する回路のレイアウト図。
【図２１】本発明の半導体装置が有する回路のレイアウト図。
【図２２】本発明の半導体装置が有する半導体素子の断面図。
【図２３】本発明の半導体装置が有する半導体素子のレイアウト図。
【図２４】本発明の半導体装置を搭載した電子機器を示す図。
【図２５】本発明の半導体装置が有する回路のレイアウト図。
【図２６】本発明の半導体装置が有する回路のレイアウト図。
【図２７】本発明の半導体装置が有する回路のレイアウト図。
【図２８】本発明の半導体装置を応用した例のフローチャート。
【図２９】本発明の半導体装置を応用したシステム構成例。
【図３０】本発明の半導体装置を応用した例。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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