(57)【特許請求の範囲】
【請求項１】
浮遊ゲート電極を有し電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、少なくとも前記選択メモリセルに隣接する非選択メモリセルに前記書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込みパルス電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、
前記制御部は、
前記書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では、前記中間電圧を一定の値に保つとともに、前記書き込みパルス電圧を第１のステップアップ値だけ上昇させ、前記書き込みパルス電圧の印加回数が前記第１の回数に達した後の第２期間では、前記中間電圧を所定のステップアップ値だけ上昇させるとともに、前記中間電圧の上昇に伴う前記非選択メモリセルとの容量結合に基づく前記選択メモリセルにおける前記浮遊ゲート電極の電位上昇を緩和するように、前記書き込みパルス電圧を第１のステップアップ値より小さい第２のステップアップ値だけ上昇させる前記ステップアップ動作を行う
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、
前記第１期間の全体に亘って前記書き込みパルス電圧を前記第１のステップアップ値で上昇させ、前記第２期間の全体に亘って前記書き込みパルス電圧を前記第２のステップアップ値で上昇させるように前記ステップアップ動作を制御する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、
前記第１期間の全体に亘って前記第１のステップアップ値を一定の値に固定し、前記第２期間の全体に亘って前記第２のステップアップ値を一定の値に固定するように前記ステップアップ動作を制御する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、
前記書き込みパルス電圧の印加回数が前記第１の回数よりも大きい第２の回数以上である第３期間では、前記中間電圧を一定の値に保つとともに、前記書き込みパルス電圧を第１のステップアップ値だけ上昇させるように前記ステップアップ動作を制御する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの両端は、それぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。ＮＡＮＤセルユニット内のメモリセルの制御ゲート電極ＣＧはそれぞれ異なるワード線に接続される。ＮＡＮＤセルユニット内では、複数のメモリセルがソース、ドレインを共有して直列接続される。ＮＡＮＤ型フラッシュメモリは、選択ゲートトランジスタや、それらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができる。また、ＮＡＮＤ型フラッシュメモリは、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、データ書き込みと消去は、多くのメモリセルに対して同時にＦＮトンネル電流を流すことにより行われる。具体的に、データ書き込みは、１本のワード線を共有するメモリセルの集合を１ページとしてページ単位で行われる。データ書き込み動作後には、メモリセルに対して正確にデータが書き込まれたか否かを確認するベリファイ読み出し（書き込みベリファイ）動作が行われる。書き込みベリファイ動作の結果、メモリセルに十分にデータが書き込まれていないと判断される場合には、書き込みパルス電圧を段階的に上昇させて（ステップアップさせて）同様の書き込み動作、書き込みベリファイ動作が繰り返される。
【０００４】
また、ＮＡＮＤ型フラッシュメモリのデータ消去は、ワード線及び選択ゲート線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行われる。ブロック単位のデータ消去に際しても、メモリセルが消去状態になったか否か、すなわちメモリセルの閾値電圧が一定の閾値電圧範囲に含まれるか否かを確認するためのベリファイ読み出し（消去ベリファイ）動作が必要になる。消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧を段階的に上昇させて（ステップアップさせて）同様の消去動作、消去ベリファイ動作が繰り返される。
【０００５】
ところで、１つの選択メモリセルに対し書き込みパルス電圧をステップアップさせて書き込み動作を行う際、非選択メモリセルに印加する中間電圧もステップアップさせることがある。このとき、中間電圧の影響により、選択メモリセルに対して過剰な電荷が注入されるおそれがある。選択メモリセルに対して過剰な電荷が注入されると、所望の値よりも大きく閾値電圧が変化し、ＮＡＮＤ型フラッシュメモリに正確にデータを書き込むことができないという問題がある。このため、非選択メモリセルに印加する中間電圧により選択メモリセルに与えられる影響をできるだけ緩和することが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４０５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、選択メモリセルに与えられる影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、浮遊ゲート電極を有し電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。制御部は、データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、少なくとも前記選択メモリセルに隣接する非選択メモリセルに書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では、中間電圧を一定の値に保つとともに、書き込みパルス電圧を第１のステップアップ値だけ上昇させ、書き込みパルス電圧の印加回数が第１の回数に達した後の第２期間では、中間電圧を所定のステップアップ値だけ上昇させるとともに、中間電圧の上昇に伴う非選択メモリセルとの容量結合に基づく選択メモリセルにおける浮遊ゲート電極の電位上昇を緩和するように、書き込みパルス電圧を第１のステップアップ値より小さい第２のステップアップ値だけ上昇させるステップアップ動作を行う。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。
【図２】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図３】書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図４】書き込みベリファイ動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図５】書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Ｖｐｇｍがステップアップする様子を示す図である。
【図６】書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶを変化させることを説明したグラフである。
【図７】比較例に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【図８】不揮発性半導体記憶装置の動作を説明する模式図である。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作の他の例を説明するグラフである。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作の他の例を説明するグラフである。
【図１２】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図１３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図１に示すように、ＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧発生回路７から構成されている。コントローラ４は、メモリセルアレイ１に対する制御部を構成するものである。
【００１２】
メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、直列に接続された複数のメモリセルＭＣ（ＭＣ０、ＭＣ１、・・・、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。図示は省略するが、１つのメモリセルＭＣは、周知の積層ゲート型の構造とすることができる。メモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲート電極はそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）に接続されている。
【００１３】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲート電極はワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１本のワード線ＷＬを共有するメモリセルＭＣの集合は、１ページを構成する。メモリセルＭＣが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、１本のワード線ＷＬを共有するメモリセルＭＣの集合は２ページ以上の複数ページを構成することもある。
【００１４】
図１に示すように、ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｎ）が構成される。これらの複数のブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル（ＣＰＷＥＬＬ）内に形成されている。
【００１５】
メモリセルアレイ１のビット線ＢＬには、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプＳＡは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバＷＤＲＶを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１６】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１７】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
【００１８】
電圧発生回路７は、コントローラ４からの制御信号に基づいて、所望のパルス電圧を発生させる。電圧発生回路７は、書き込み動作、消去動作、及び読み出し動作に必要な種々の電圧を発生させる。
【００１９】
図２は、メモリセルＭＣに記憶されるデータと閾値電圧の関係を示す図である。２値データ記憶の場合、メモリセルＭＣが負の閾値電圧を有している場合を論理“１”データを保持する“１”セル、正の閾値電圧を有している場合を論理“０”データを保持する“０”セルと定義する。メモリセルＭＣを“１”データ状態にする動作を消去動作、“０”状態にする動作を書き込み動作とする。
【００２０】
［消去動作］
ＮＡＮＤ型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェル（ＣＰＷＥＬＬ）に消去パルス電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度）が、選択ブロック内の全ワード線ＷＬに０Ｖが印加される。ＦＮトンネル電流により各メモリセルＭＣの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルＭＣの閾値電圧が低下する。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とする。
【００２１】
また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティング状態とする。なお、消去動作後の消去ベリファイ動作の結果に従って、再度の消去動作が実行される。再度の消去動作時には、消去パルス電圧Ｖｅｒａは、電圧ΔＶずつステップアップされ、そのステップアップ後の電圧Ｖｅｒａ＋ΔＶを用いて消去動作が実行される。
【００２２】
［書き込み動作］
図３は、書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線（ＷＬ１）には書き込みパルス電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）を印加する。また、非選択ワード線（ＷＬ０、ＷＬ２、ＷＬ３・・・）には書き込み中間電圧Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）を印加し、選択ゲート線ＳＧ２には、電圧Ｖｄｄを印加する。
【００２３】
この書き込み動作に先立って、ビット線ＢＬ及びＮＡＮＤセルユニット１０は、書き込みデータに応じてプリチャージされる。具体的には、“０”データを書き込む場合には、センスアンプ回路２からビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣを介して選択ワード線ＷＬ１に接続されたメモリセルＭＣのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルＭＣのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルＭＣの閾値電圧が正側にシフトする（“０”セル）。
【００２４】
“１”書き込み（即ち選択メモリセルＭＣに“０”データを書き込まない、書き込み禁止）の場合は、ビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧Ｖｄｄが、選択ゲートトランジスタＳ２の閾値電圧分低下してＮＡＮＤセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルＭＣは“１”データを保持する。
【００２５】
消去動作と同様に、後述する書き込みベリファイ動作の結果に従って、再度の書き込み動作が実行される。再度の書き込み動作時には、書き込みパルス電圧Ｖｐｇｍは、電圧ΔＶずつステップアップされ、そのステップアップ後の電圧Ｖｐｇｍ＋ΔＶを用いて書き込み動作が実行される。ここで、最初に与えられる書き込みパルス電圧は電圧Ｖｐｇｍ０である。なお、後に詳述するように、ステップアップ値ΔＶの値は可変とすることができる。
【００２６】
［読み出し動作］
データ読み出し動作は、ＮＡＮＤセルユニット１０内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に読み出し電圧０Ｖを与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００２７】
［書き込みベリファイ動作］
データ読み出し時、設定された閾値電圧状態と読み出し電圧０Ｖとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“０”データの閾値電圧分布の下限値Ｖｐｖ及び“１”データの閾値電圧分布の上限値Ｖｅｖが、電圧０Ｖとの間で適切なマージンを有するような制御が必要となる（図２参照）。
【００２８】
そのため、前述した書き込み動作において書き込みパルス電圧Ｖｐｇｍを印加した後に、選択メモリセルＭＣの閾値電圧がその下限値Ｖｐｖ以上になっていることを確認するためのベリファイ読み出し（書き込みベリファイ）動作を行う。消去動作の場合には、前述のような消去パルス電圧印加動作を行った後に、消去メモリセルの閾値電圧がその分布の上限値Ｖｅｖ以下になっていることを確認するためのベリファイ読み出し（消去ベリファイ）動作を行う。
【００２９】
図４は、書き込みベリファイ動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。書き込みベリファイ動作は、上述の読み出し動作とほぼ同様の動作である。すなわち、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）及び選択ゲート線ＳＧ１、ＳＧ２には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。また、ビット線ＢＬには電圧Ｖｄｄ、共通ソース線ＣＥＬＳＲＣには０Ｖを印加する。ここで、選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に書き込みベリファイ電圧Ｖｐｖを与える。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００３０】
選択メモリセルＭＣがデータ“０”状態に書き込まれていれば、上述の書き込みベリファイ動作によっても、ＮＡＮＤセルユニット１０内には電流が流れない。一方、選択メモリセルＭＣの閾値電圧がデータ“０”状態の分布まで到達していないとき、ＮＡＮＤセルユニット１０内には電流が流れる。選択メモリセルＭＣがデータ“０”状態に書き込まれていることが検出されたら、選択メモリセルＭＣの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルＭＣがデータ“０”状態に書き込まれていなければ、選択メモリセルＭＣに対して、再度書き込み動作を行う。
【００３１】
［ステップアップ動作］
図５は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Ｖｐｇｍがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込みパルス電圧Ｖｐｇｍは、初期値Ｖｐｇｍ０よりもステップアップ値ΔＶ（＞０）だけ大きい電圧（Ｖｐｇｍ０＋ΔＶ）に設定される（図５参照）。この再設定後の大きな書き込みパルス電圧Ｖｐｇｍ＝Ｖｐｇｍ０＋ΔＶによっても書き込み不十分のメモリセルＭＣがある場合、更にステップアップ値ΔＶだけ書き込みパルス電圧を大きくするステップアップ動作を行う（Ｖｐｇｍ＝Ｖｐｇｍ０＋２ΔＶとする）。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧ＶｐｇｍはΔＶずつステップアップする。なお、ステップアップ幅は均等にΔＶずつ増加させるものに限られず、書き込みパルス電圧Ｖｐｇｍは１つ前の書き込みパルス電圧より大きくなるような値であればよい。以下の実施の形態においては、このステップアップ値ΔＶの制御について説明する。
【００３２】
［書き込みパルス電圧のステップアップ値の制御］
上述したように、書き込みパルス電圧Ｖｐｇｍは、書き込みベリファイ動作の結果に従って電圧ΔＶずつステップアップする。ここで、書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶの値は、以下のように制御することができる。図６は、書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶを変化させることを説明したグラフである。図６には、書き込み動作時の書き込みパルス電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓの電圧を表すグラフと、書き込み動作時の選択メモリセルＭＣの閾値電圧の変化を表すグラフとを並べて示している。図６の横軸は書き込み動作時のパルス印加回数を表している。
【００３３】
図６に示すように、まず書き込みパルス電圧Ｖｐｇｍを電圧Ｖｐｇｍ０に設定して書き込み動作が開始される。ここで、グラフ上のドット部分が書き込みパルス電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓの印加を表し、ドットとドットの間に書き込みベリファイ動作が実行される。パルス印加回数が所定回数に達する前の期間（第１期間）において、書き込みパルス電圧Ｖｐｇｍはステップアップ値ΔＶ１（第１のステップアップ値）で上昇する。この第１期間において、中間電圧Ｖｐａｓｓの値は一定の電圧値Ｖｐａｓｓ０のまま保たれる。
【００３４】
書き込みパルス電圧Ｖｐｇｍの印加回数が所定回数（第１の回数）に達した後の期間（第２期間）において、書き込みパルス電圧Ｖｐｇｍはステップアップ値ΔＶ２（第２のステップアップ値）で上昇する。ここで、ステップアップ値ΔＶ２はステップアップ値ΔＶ１よりも小さい値である。ここで、第１期間の全体においてステップアップ値ΔＶ１は一定の値に固定され、第２期間の全体においてステップアップ値ΔＶ２は一定の値に固定される。
【００３５】
書き込みパルス電圧Ｖｐｇｍのステップアップ動作が繰り返されると、選択ワード線ＷＬに接続された書き込み禁止メモリセルＭＣにおける制御ゲート電極とチャネルとの電位差が大きくなり、書き込み禁止メモリセルＭＣに誤ってデータが書き込まれるおそれがある。そこで、書き込み禁止メモリセルＭＣに対するデータの誤書き込みを防ぐため、中間電圧Ｖｐａｓｓをステップアップさせて書き込み禁止メモリセルＭＣのチャネル電位を上昇させる。本実施の形態の不揮発性半導体記憶装置は、図６に示す第２期間において、中間電圧Ｖｐａｓｓをステップアップ値ΔＶ３で上昇させる。
【００３６】
書き込みパルス電圧Ｖｐｇｍや、中間電圧Ｖｐａｓｓの電圧値は、電圧発生回路７により制御することができる。例えば、電圧制御回路７内の昇圧回路の数を変化させることにより、書き込みパルス電圧Ｖｐｇｍや、中間電圧Ｖｐａｓｓの電圧を制御することができる。
【００３７】
本実施の形態の不揮発性半導体記憶装置において、第２期間に書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶ２の値を小さくすることにより、中間電圧Ｖｐａｓｓに起因する影響を緩和して、選択メモリセルＭＣに対して正確にデータを書き込むことができる。この中間電圧Ｖｐａｓｓに起因する影響の緩和について、図７及び図８を参照して説明する。
【００３８】
図７は、比較例の書き込みパルス電圧Ｖｐｇｍのステップアップ動作を説明したグラフである。また、図８は、書き込み動作において印加される書き込みパルス電圧Ｖｐｇｍ及び中間電圧ＶｐａｓｓによるメモリセルＭＣへの影響を模式的に示す図である。図８は、メモリセルＭＣの断面図を模式的に示している。メモリセルＭＣは、セルウェルＣＰＷＥＬＬと、セルウェルＣＰＷＥＬＬ上に形成された浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧを有する。制御ゲート電極ＣＧは紙面垂直方向に伸びるワード線ＷＬの一部である。
【００３９】
図７に示すように、比較例の書き込み動作では、第１期間及び第２期間のいずれにおいても書き込みパルス電圧Ｖｐｇｍのステップアップ値がΔＶ１に設定されている。すなわち、中間電圧Ｖｐａｓｓがステップアップ動作をしているか否かに関らず、書き込みパルス電圧Ｖｐｇｍは一定のステップアップ値ΔＶ１で上昇する。
【００４０】
図８に示すように、選択メモリセルＭＣの浮遊ゲート電極ＦＧに対しては、選択メモリセルＭＣに印加される書き込みパルス電圧Ｖｐｇｍに加えて非選択メモリセルＭＣに印加される中間電圧Ｖｐａｓｓによる影響が及ぶ。選択メモリセルＭＣの浮遊ゲート電極ＦＧの電位は、選択ワード線ＷＬｎのみならず、中間電圧Ｖｐａｓｓが印加される非選択ワード線（ＷＬｎー１、ＷＬｎ＋１）との容量結合によっても上昇する。
【００４１】
ここで、図７に示すように、書き込みパルス電圧Ｖｐｇｍが一定のステップアップ値ΔＶ１で上昇することに加えて、第２期間で中間電圧Ｖｐａｓｓがステップアップ動作を開始すると、浮遊ゲート電極ＦＧの電位が大きく上昇する。そのため、想定されていた電荷量よりも多くの電荷が浮遊ゲート電極ＦＧに注入される。その結果、図７の閾値電圧変化のグラフに示すように、実際の選択メモリセルＭＣの閾値電圧は望ましい値よりも大きく変化する。所望の値よりも大きく閾値電圧が変化すると、選択メモリセルＭＣに正確にデータを書き込むことができないおそれがある。
【００４２】
一方、図６に示すように、書き込みパルス電圧Ｖｐｇｍのステップアップ値が、第１期間ではΔＶ１、第２期間ではΔＶ２となるようにステップアップ動作を行うと、第２期間において浮遊ゲート電極ＦＧの電位の上昇が緩やかになる。そのため、過剰な電荷が浮遊ゲート電極ＦＧに注入されることがない。その結果、図６の閾値電圧変化のグラフに示すように、選択メモリセルＭＣの閾値電圧の変化量は第１期間と第２期間とで略一定となる。選択メモリセルＭＣの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルＭＣに正確にデータを書き込むことができる。
【００４３】
なお、図６に示した書き込みパルス電圧Ｖｐｇｍの上昇幅は、第１期間の全体においてΔＶ１で固定され、第２期間の全体においてΔＶ２で固定されていた。この書き込みパルス電圧Ｖｐｇｍの上昇幅は、コントローラ４により制御できる。例えば、第１期間のステップアップ動作においてΔＶ１の値を互いに異なる値に変化させるとともに、第２期間のステップアップ動作においてΔＶ２の値を互いに異なる値に変化させることもできる。第２期間のステップアップ値ΔＶ２が、第１期間のステップアップ値ΔＶ１よりも小さくなるように制御すれば、ステップアップ値ΔＶ１、ΔＶ２の値は異なる値に設定することができる。ΔＶ２＜ΔＶ１を満たすような書き込みパルス電圧Ｖｐｇｍのステップアップ動作であれば、選択メモリセルＭＣへの誤書き込みを防止することができる。
【００４４】
図９は、第２期間における書き込みパルス電圧Ｖｐｇｍのステップアップ値の値を変化させることを説明したグラフである。図９に示す例では、第２期間で中間電圧Ｖｐａｓｓのステップアップを開始した後、１回目の書き込みパルス電圧Ｖｐｇｍのステップアップ動作を行わない。すなわち、書き込みパルス電圧Ｖｐｇｍのステップアップ値を０とする。その後、書き込みパルス電圧Ｖｐｇｍはステップアップ値ΔＶ２で上昇する。図９に示す例では、第２期間においてステップアップ値が変化している。
【００４５】
第２期間になり、中間電圧Ｖｐａｓｓのステップアップ動作を開始すると、選択メモリセルＭＣは中間電圧Ｖｐａｓｓに起因する影響により、閾値電圧が急激に変化するおそれがある。しかし、第２期間の１回目の書き込みパルス電圧Ｖｐｇｍのステップアップ動作を行わないことにより、選択メモリセルＭＣの閾値電圧の変化を抑制することができ、誤書き込みを防止することができる。
【００４６】
また、書き込みパルス電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓのステップアップ値、又は中間電圧Ｖｐａｓｓのステップアップ開始時等の種々のパラメータはコントローラ４により適宜制御できる。一例として、コントローラ４は、消去動作時のパルス印加回数、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数、書き込み動作時のパルス印加回数等に基づいて、メモリセルＭＣがどの程度劣化した状態にあるかを判定する。この判定結果は、例えば図１に示すＲＯＭフューズ６に格納しておくことができる。コントローラ４は、この情報に基づき書き込みパルス電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓのステップアップ値、又は中間電圧Ｖｐａｓｓのステップアップ開始時等を変化させることもできる。
【００４７】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図１０及び図１１を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置の構成は、図１に示す上述の第１の実施の形態と同様である。ただし、第２の実施の形態の不揮発性半導体記憶装置は、書き込みパルス電圧Ｖｐｇｍの印加回数が第２の回数（第１の回数＜第２の回数）に達した後の期間（第３期間）では、中間電圧Ｖｐａｓｓのステップアップ動作を実行しない。中間電圧Ｖｐａｓｓのステップアップ動作が繰り返されると、非選択ワード線ＷＬに接続された非選択メモリセルＭＣにおける制御ゲート電極ＣＧとチャネルとの電位差が大きくなり、非選択メモリセルＭＣに誤ってデータが書き込まれるおそれがある。そこで非選択メモリセルＭＣに対するデータの誤書き込みを防ぐため、中間電圧Ｖｐａｓｓのステップアップ動作を終了する。本実施の形態の不揮発性半導体記憶装置は、第３期間において中間電圧Ｖｐａｓｓの値を一定の電圧値のまま保つ。
【００４８】
図１０に示すように、第３期間において、書き込みパルス電圧Ｖｐｇｍはステップアップ値ΔＶ１で上昇する。ここで、第１期間と第３期間のステップアップ値ΔＶ１は同一の値に設定することができる。また、第１期間及び第３期間の全体においてステップアップ値ΔＶ１は一定の値に固定される。
【００４９】
また、第３期間における書き込みパルス電圧Ｖｐｇｍのステップアップ値は、第１期間のステップアップ値ΔＶ１と異なっていても良い。図１１に示すように、第３期間における書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶ４として、ステップアップ値をΔＶ２＜ΔＶ１＜ΔＶ４となるように設定することもできる。
【００５０】
第３期間において、中間電圧Ｖｐａｓｓが一定値であるため、書き込みパルス電圧Ｖｐｇｍをステップアップ値ΔＶ２のままステップアップすると、選択メモリセルＭＣの浮遊ゲート電極ＦＧの電位が十分に上昇せず、電荷の注入量が減少するおそれがある。しかし、本実施の形態の不揮発性半導体記憶装置では、第３期間における書き込みパルス電圧Ｖｐｇｍのステップアップ値をΔＶ１又はΔＶ４に設定している。そのため、第３期間において浮遊ゲート電極ＦＧの電位を十分に上昇させて、必要な電荷を浮遊ゲート電極ＦＧに注入することができる。その結果、図１０及び図１１の閾値電圧変化のグラフに示すように、選択メモリセルＭＣの閾値電圧の変化量は第１期間、第２期間、及び第３期間で略一定となる。選択メモリセルＭＣの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルＭＣに正確にデータを書き込むことができる。
【００５１】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図１２及び図１３を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置の構成は、図１に示す上述の第１の実施の形態と同様である。上述の実施の形態において、不揮発性半導体記憶装置のメモリセルＭＣは２値データを記憶するものとして説明した。ここで、不揮発性半導体記憶装置のメモリセルＭＣは４値データ（２ビット／セル）を記憶することもできる。この場合、データの閾値電圧分布は図１２のようになる。図１２に示すように、閾値電圧の低い方から、４種類の閾値電圧分布（Ｅ、Ａ、Ｂ、Ｃ）が設けられる。これらの閾値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、閾値電圧分布Ｅは、一括ブロック消去により得られる負の閾値電圧状態である。書き込みベリファイ動作において、選択メモリセルＭＣにデータが書き込まれているか否かを判定する電圧は各閾値電圧分布Ａ、Ｂ及びＣの下限値ＡＲ、ＢＲ、及びＣＲである。
【００５２】
選択メモリセルＭＣに対する書き込み動作により、書き込みパルス電圧Ｖｐｇｍをステップアップさせていくと、分布Ａが先に書き上がり、以下順に分布Ｂ、分布Ｃが書き上がる。ここで、メモリセルアレイ１に形成される各メモリセルＭＣは同一工程により製造されており、その動作特性も略等しい。そのため、何回の書き込みパルス電圧Ｖｐｇｍ印加によってデータ書き込みが終了するかも予め想定することが可能である。図１３のグラフにおいて、書き込みパルス電圧印加回数５回〜１０回の範囲が分布Ａの書き込みが終了すると予想されるタイミングであるものとする。同様に、書き込みパルス電圧印加回数２０回〜２５回の範囲が分布Ｂの書き込みが終了すると予想されるタイミングであり、書き込みパルス電圧印加回数３０回〜３５回の範囲が分布Ｃの書き込みが終了すると予想されるタイミングであるものとする。
【００５３】
本実施の形態は、中間電圧Ｖｐａｓｓがステップアップする第２期間において、ステップアップ値ΔＶ１とΔＶ２の両方を用いて、書き込みパルス電圧Ｖｐｇｍのステップアップ動作を行う。第２期間内の分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミングでは、書き込みパルス電圧Ｖｐｇｍはステップアップ値ΔＶ２で上昇する。一方、第２期間であっても、分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミング以外では、書き込みパルス電圧Ｖｐｇｍはステップアップ値ΔＶ１で上昇する。
【００５４】
第２期間において、中間電圧Ｖｐａｓｓがステップアップしている際に書き込みパルス電圧Ｖｐｇｍがステップアップ値ΔＶ１で上昇すると、選択メモリセルＭＣの浮遊ゲート電極ＦＧの電位が大きく上昇する。そのため、多くの電荷が浮遊ゲート電極ＦＧに注入され、選択メモリセルＭＣの閾値電圧も大きく変化する。しかし、分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミング以外では、選択メモリセルＭＣの閾値電圧が大きく変化しても選択メモリセルＭＣに誤ったデータが書き込まれるおそれは少ない。そのため、書き込みパルス電圧Ｖｐｇｍをステップアップ値ΔＶ１で上昇させることができる。
【００５５】
また、誤ったデータが書き込まれるおそれがない限りは、一度の書き込みパルス電圧Ｖｐｇｍ印加により多くの電荷が浮遊ゲート電極ＦＧに注入されることが望ましい。選択メモリセルＭＣの閾値電圧が大きく変化したほうが、早く書き込み動作を終了することができるからである。本実施の形態は、分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミング以外で選択メモリセルＭＣの閾値電圧を大きく変化させることができ、書き込み動作の高速化にも寄与する。
【００５６】
一方、分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミングでは、書き込みパルス電圧Ｖｐｇｍをステップアップ値ΔＶ２で上昇させている。そのため、選択メモリセルＭＣの浮遊ゲート電極ＦＧの電位上昇を抑えて、電荷の注入量を減少させることができる。その結果、図１３の閾値電圧変化のグラフに示すように、選択メモリセルＭＣの閾値電圧の変化量は第２期間の分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミングでのみ小さい値となる。選択メモリセルＭＣの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルＭＣに正確にデータを書き込むことができる。
【００５７】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の第３の実施の形態において、書き込みパルス電圧Ｖｐｇｍの印加回数が何回のときに分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミングを設定するかは可変とすることができる。
【００５８】
多数の書き込み動作や消去動作が実行されるとメモリセルＭＣは劣化し、浮遊ゲート電極ＦＧに電荷が注入されやすくなる（書き込み動作の速度が早くなる）。分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミングを固定とすると、それ以外のステップアップ値ΔＶ１で書き込みパルス電圧Ｖｐｇｍを上昇させているときに、誤ったデータが書き込まれるおそれがある。これに対し、コントローラ４は、消去動作時のパルス印加回数、書き込み／消去動作回数、書き込み動作時のパルス印加回数等に基づいて、メモリセルＭＣがどの程度劣化した状態にあるかを判定し、分布Ｂや分布Ｃの書き込みが終了すると予想されるタイミングを変化させることができる。また、メモリセルに記憶されるデータは２値データや４値データであるものとして説明したが、これはその他の値のデータ（例えば、８値データやその他の多値データ）であってもよい。
【符号の説明】
【００５９】
１・・・メモリセルアレイ、  ２・・・センスアンプ回路、  ３・・・ロウデコーダ、  ４・・・コントローラ、  ５・・・入出力バッファ、  ６・・・ＲＯＭフューズ、  ７・・・電圧発生回路、  １０・・・ＮＡＮＤセルユニット、  ２１・・・ＮＡＮＤ型フラッシュメモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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