(57)【特許請求の範囲】
【請求項１】
アクティブ領域を画定する素子分離膜が形成された半導体基板を設けるステップと、
前記半導体基板全面上に酸化膜、ポリシリコン膜、及び反射防止膜を順次形成するステップと、
前記反射防止膜上に前記半導体基板の前記アクティブ領域におけるリセス予定領域を画定するマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして用い、前記反射防止膜、前記ポリシリコン膜、及び前記酸化膜を順次エッチングして前記アクティブ領域の前記リセス予定領域を露出させるステップと、
露出された前記リセス予定領域を１次エッチングして、第１の幅及び第１の深さを有する第１溝を形成するステップと、
前記マスクパターン及び前記反射防止膜を順次除去するステップと、
エッチングされた前記ポリシリコン膜をエッチングマスクとして用い、前記第１溝の底面下の前記半導体基板部分を２次エッチングして、前記第１の幅より狭い第２の幅及び第２の深さを有する第２溝を形成するステップと、
前記ポリシリコン膜及び前記酸化膜を順次除去するステップと、
前記第２溝を含む第１溝の上にゲートを形成するステップと、を含むことを特徴とする半導体素子の製造方法。 
【請求項２】
前記１次エッチングは、ＨＦ、ＮＨ４Ｆ、ＨＮＯ３、ＣＨ３ＣＯＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を利用したウェトエッチングであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ＣＨ３ＣＯＯＨ溶液は、前記混合溶液全体に対する比率が約１〜５０％であることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記ＨＮＯ３溶液は、前記混合溶液全体に対する比率が約１〜５０％であることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記１次エッチングは、反応性が向上するように約２５〜１００℃の温度で行われることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項６】
前記第１溝は、約１０〜１０００Åの深さを有するように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記２次エッチングは、 ＨＢｒ、Ｎ２、Ａｒ、Ｎｅ及びＣｌ基を含んだ混合ガスを利用したドライエッチングであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記２次エッチングは、前記第１溝のエッチング底面にダメージを与えて結晶格子を破壊するプラズマドライエッチングであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記プラズマドライエッチングは、約２５〜７００℃の温度、約１３．３〜１３３３２．２Ｐａ（０．１〜１００Ｔｏｒｒ）の圧力、約１０〜２０００Ｗのパワー、そして、還元雰囲気下で行われることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記プラズマドライエッチングは、Ｎｅ、Ｈｅ、ＮＨ３、Ｋｒ、Ｘｅ及びＲｎから構成されるグループより選択されるいずれか一つのガスを触媒ガスとして添加して行われることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１１】
前記第２溝は、約３００〜３０００Åの深さを有するように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳しくは、チャネル長を十分増大させることができるリセス構造を有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
最近、ＤＲＡＭ素子の高集積化につれ、既存の平面構造のトランジスタに要求されるしきい電圧目標値を具現するには工程及び素子の両面でその限界にぶつかっている。それは、最小配線幅（feature size）が減少することによって基板のドーピング濃度を増加させなければならないが、そのようにすれば、電界及び接合部の漏洩電流が増大してしまうためである。 
【０００３】
このため、基板ドーピング濃度を低下させながら接合部の漏洩電流を減少させるのに効果的と考えられる、“リセスゲート構造”という３次元アクティブ構造が新しく台頭してきた。 
【０００４】
この従来のリセスゲート構造は、ゲートが形成されるアクティブ領域部分をリセスした後、アクティブ領域のリセスされた部分にゲートを形成してチャネル長を増大させる構造であって、基板へのドーピング濃度を減少することができるので、データ保持時間を増やすことができ、また、電界を低くすることができるので、優れたリフレッシュ特性が得られ、その上、チャネル長が延びてＤＩＢＬ（Drain Induced Barrier Lowering）及び破壊電圧特性などが改善されてセル特性を向上させることができる。 
【０００５】
このリセスゲート構造はＤＲＡＭ素子技術において重要なデータ保持時間を２００ｍｓ以上改善することができるので、サブ−９０ｎｍ級以下のＤＲＡＭ 素子にも適用できると期待された。
【０００６】
しかしながら、このようなリセスゲート構造の場合でも、アクティブ領域のサイズが小さくなれば、チャネル長もやはり減少するので、接合領域の漏洩電流の減少効果が少なくなるだけでなく、素子のリフレッシュ改善効果がほとんどなくなり、結局、希望する素子信頼性及び歩留まりを確保することができないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明は、上記したような従来の技術の問題を解決するために案出されたものであって、チャネル長を十分に増大させることができる半導体素子の製造方法を提供することを目的とする。  
【０００８】
また、本発明は、チャネル長を十分に増大させることによって、効果的に漏洩電流を減少させると共に、リフレッシュ特性を改善させることができる半導体素子の製造方法を提供することをも目的とする。 
【課題を解決するための手段】
【０００９】
上記のような課題を解決するために、本発明に係るは半導体素子の製造方法は、アクティブ領域を画定する素子分離膜が形成された半導体基板を設けるステップと、前記半導体基板全面上に酸化膜、ポリシリコン膜、及び反射防止膜を順次形成するステップと、前記反射防止膜上に前記半導体基板の前記アクティブ領域におけるリセス予定領域を画定するマスクパターンを形成するステップと、前記マスクパターンをエッチングマスクとして用い、前記反射防止膜、前記ポリシリコン膜、及び前記酸化膜を順次エッチングして前記アクティブ領域の前記リセス予定領域を露出させるステップと、露出された前記リセス予定領域を１次エッチングして、第１の幅及び第１の深さを有する第１溝を形成するステップと、前記マスクパターン及び前記反射防止膜を順次除去するステップと、エッチングされた前記ポリシリコン膜をエッチングマスクとして用い、前記第１溝の底面下の前記半導体基板部分を２次エッチングして、前記第１の幅より狭い第２の幅及び第２の深さを有する第２溝を形成するステップと、前記ポリシリコン膜及び前記酸化膜を順次除去するステップと、前記第２溝を含む第１溝の上にゲートを形成するステップと、を含むことを特徴としている。 
【００１０】
ここで、前記１次エッチングは、ＨＦ、ＮＨ４Ｆ、ＨＮＯ３、ＣＨ３ＣＯＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を利用した湿式エッチングであり、前記ＣＨ３ＣＯＯＨ溶液は前記混合溶液全体に対する比率が約１〜５０％であり、前記ＨＮＯ３溶液は前記混合溶液全体に対する比率が約１〜５０％である。また、前記１次エッチングは、反応性が向上するように約２５〜１００℃の温度で行われる。
【００１１】
前記第１溝は、約１０〜１０００Åの深さを有するように形成される。
【００１２】
前記２次エッチングは、 ＨＢｒ、Ｎ２、Ａｒ、Ｎｅ及びＣｌ基を含んだ混合ガスを利用したドライエッチングであり、また、前記２次エッチングは、前記第１溝のエッチング底面にダメージを与えて結晶格子を破壊するプラズマドライエッチングである。
【００１３】
前記プラズマドライエッチングは、約２５〜７００℃の温度、約１３．３〜１３３３２．２Ｐａ（０．１〜１００Ｔｏｒｒ）の圧力、約１０〜２０００Ｗのパワー、そして、還元雰囲気下で行われ、かつ、Ｎｅ、Ｈｅ、ＮＨ３、Ｋｒ、Ｘｅ及びＲｎから構成されるグループより選択されるいずれか一つのガスを触媒ガスとして添加して行われる。
【００１４】
前記第２溝は、約３００〜３０００のÅ深さを有するように形成される。
【００１５】
また、上記のような課題を解決するために、本発明に係る半導体素子の製造方法は、アクティブ領域を画定する素子分離膜が形成された半導体基板を設けるステップと、前記半導体基板全面上に絶縁膜を形成するステップと、前記絶縁膜上に前記半導体基板の前記アクティブ領域におけるリセス予定領域を画定するマスクパターンを形成するステップと、前記マスクパターンをエッチングマスクとして用い、前記絶縁膜をエッチングして前記アクティブ領域の前記リセス予定領域を露出させるステップと、露出された前記リセス予定領域を一次等方性エッチングして、第１の幅及び第１の深さを有する第１溝を形成するステップと、前記第１溝の底面下の前記半導体基板部分を２次ドライエッチングして、前記第１の幅より狭い第２の幅及び第２の深さを有する第２溝を形成するステップと、前記第２溝を含む前記第１溝の上にゲートを形成するステップとを含むことを特徴としている。
【００１６】
ここで、前記１次等方性エッチングは、ＨＦ、ＮＨ４Ｆ、ＨＮＯ３、ＣＨ３ＣＯＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を用いて行われ、この際、前記ＣＨ３ＣＯＯＨ溶液は、前記混合溶液全体に対する比率が約１〜５０％であり、前記ＨＮＯ３溶液は前記混合溶液全体に対する比率が約１〜５０％である。
【００１７】
前記２次ドライエッチングは、ＨＢｒ、Ｎ２、Ａｒ、Ｎｅ及びＣｌ基を含んだ混合ガスを使用して行われ、また、前記２次ドライエッチングは、前記第１溝のエッチング底面にダメージを与えて結晶格子を破壊するプラズマドライエッチングである。
【００１８】
前記プラズマドライエッチングは、約２５〜７００℃の温度、約１３．３〜１３３３２．２Ｐａ（０．１〜１００Ｔｏｒｒ）の圧力、約１０〜２０００Ｗのパワー、そして、還元雰囲気下で遂行し、かつ、Ｎｅ、Ｈｅ、ＮＨ３、Ｋｒ、Ｘｅ及びＲｎより構成されるグループから選択されるいずれか一つのガスを触媒ガスとして添加して行われる。
【発明の効果】
【００１９】
本発明によれば、ゲートが形成されるアクティブ領域を２回エッチングすることにより、たとえアクティブ領域のサイズが減少しても満足すべきチャネル長を確保することができるので、効果的に接合領域の漏洩電流を減少させることができることは勿論、リフレッシュ特性を改善させることもできる。したがって、本発明は素子の漏洩電流の減少及びリフレッシュ特性の改善を通じて半導体素子の信頼性及び歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付の図面を参照しつつ本発明の好ましい実施の形態を詳細に説明する。 
【００２１】
図１Ａ〜図１Ｅは、本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【００２２】
図１Ａに示すように、アクティブ領域を画定する素子分離膜２が形成された半導体基板１を設ける。その後、アクティブ領域と素子分離膜２を含む半導体基板１上にバッファ用の酸化膜３とハードマスク用のポリシリコン膜４を順次形成する。次に、ポリシリコン膜４上に反射防止膜５を形成した後、反射防止膜５上に、リセスされる基板領域を画定するマスクパターン６を公知のフォト処理によって形成する。
【００２３】
なお、本実施の形態では、基板のリセスを形成するためのハードマスクとしてポリシリコン膜を適用したが、他の実施の形態として窒化膜のような絶縁膜を適用することも可能である。
【００２４】
次に、図１Ｂに示すように、マスクパターン６をエッチングマスクとして利用し、反射防止膜５、ポリシリコン膜４及び酸化膜３を順次エッチングして、半導体基板１のアクティブ領域のリセス予定領域を露出させる。
【００２５】
次に、図１Ｃに示すように、マスクパターン６をエッチングマスクとして利用し、露出された基板領域を一次等方性ウェトエッチングして、第１の幅及び深さを有する湾曲した第１溝７を形成する。この際、第１溝７は、約１０〜１０００Åの深さを有するように形成される。図１Ｃには、第１溝７の底面は丸い、もしくは弓形をしているが、その他の、例えば、シャープな角を有する形であってもよい。その後、リセスゲートマスクパターン６と反射防止膜５を順次除去する。
【００２６】
ここで、上記１次等方性ウェトエッチングは、ＨＦ、ＮＨ４Ｆ、ＨＮＯ３、ＣＨ３ＣＯＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を用いて行われる。また、エッチング反応性が向上するように２５〜１００℃の温度で行われる。エッチング溶液のうち、ＣＨ３ＣＯＯＨ溶液は安定剤として使われるものであって、全体溶液に対する比率が約１〜５０％である。ＨＮＯ３溶液はＣＨ３ＣＯＯＨが反応して消失する際、それを化学的に補充するために使用するものであって、全体溶液に対する比率が約１〜５０％である。
【００２７】
次に、図１Ｄに示すように、エッチングされたポリシリコン膜４をエッチングマスクとして利用し、第１溝７の一部の底面下の基板部分をさらに２次ドライエッチングして、第１溝７の幅より狭い第２の幅及び第２の深さを有する第２溝８を形成する。この際、第２溝８は、約３００〜３０００Åの深さに形成される。その後、ポリシリコン膜４と酸化膜３を除去する。
【００２８】
ここで、２次ドライエッチングは、ＨＢｒ、Ｎ２、Ａｒ、Ｎｅ及びＣｌ基を含んだ混合ガスを用いて行われる。さらに、２次ドライエッチングにおいて、プラズマドライエッチングが行われて第１溝７の底面のエッチング部分にダメージを与えて結晶格子を破壊する。このプラズマドライエッチングは、約２５〜７００℃の温度、約１３．３〜１３３３２．２Ｐａ（０．１〜１００Ｔｏｒｒ）の圧力、１０〜２０００Ｗのパワー、そして、還元雰囲気下で行われる。また、プラズマドライエッチンにおいて、触媒ガスとしてＮｅ、Ｈｅ、ＮＨ３、Ｋｒ、Ｘｅ及びＲｎから構成されるグループより選択されるいずれか一つのガスを添加する。 
【００２９】
次に、図１Ｅに示すように、第２溝８及び第１溝７を含む基板アクティブ領域上にゲート酸化膜９を形成する。その後、ゲート酸化膜９を含む基板結果物上にゲートポリシリコン膜１０、ゲート金属シリサイド膜１１及びゲートハードマスク膜１２を順次形成する。そして、ゲートハードマスク膜１２をエッチングしてパターン化した後、エッチングされたゲートハードマスク膜１２をエッチングマスクとして利用し、その下のゲート金属シリサイド膜１１、ゲートポリシリコン膜１０及びゲート酸化膜９をエッチングして第２溝８を含む第１溝７上にリセスゲート１３を形成する。
【００３０】
以後の処理に関する図示及び説明はしないが、公知の一連の後続処理を順次行って、本発明に係るリセスゲート１３を有する半導体素子の製造を完了する。
【００３１】
上述のような処理を通じて製造される本発明のリセスゲートを有する半導体素子は基板アクティブ領域のリセスを２回のエッチングを通じて形成されるので、一回のみのエッチングを行う従来の場合に比べて相対的にチャネル長をより増大させることができる。 
【００３２】
以上では、本発明を特定の実施形態に関連して図示及び説明したが、本発明はそれに限定されるものではなく、特許請求の範囲に定められる本発明の精神と分野から逸脱しない範囲内で、本発明が多様に変形され得るということは、当技術分野で通常の知識を有する者であれば容易に分かる。
【図面の簡単な説明】
【００３３】
【図１Ａ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図１Ｂ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図１Ｃ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図１Ｄ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図１Ｅ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【符号の説明】
【００３４】
１    半導体基板
２    素子分離膜
３    酸化膜
４    ポリシリコン膜
５    反射防止膜
６    マスクパターン
７    第１溝
８    第２溝
９    ゲート酸化膜
１０    ゲートポリシリコン膜
１１    ゲート金属シリサイド膜
１２    ゲートハードマスク膜
１３    リセスゲート
【図１Ａ】
0005127137.tif 000002
【図１Ｂ】
0005127137.tif 000003
【図１Ｃ】
0005127137.tif 000004
【図１Ｄ】
0005127137.tif 000005
【図１Ｅ】
0005127137.tif 000006