(57)【特許請求の範囲】
【請求項１】
供給電圧ノードと、
接地電圧ノードと、
ＰＦＥＴバックゲート電圧ノードとＮＦＥＴバックゲート電圧ノードとを含むバックゲート電圧ノードのセットと、
前記供給電圧ノード、前記接地電圧ノード、および前記バックゲート電圧ノードのセットに連結された電荷移動メカニズムと、を含む回路であって、
前記電荷移動メカニズムは、前記供給電圧ノードから前記接地電圧ノードに電荷を移動して前記回路をスリープ・モードに入らせるように、及び前記バックゲート電圧ノードのセットから前記接地電圧ノードと前記供給電圧ノードとに電荷を移動して前記回路をスリープ・モードから離脱させるように構成され、
前記電荷移動メカニズムはスイッチのセットを含み、前記スイッチのセットは、閉じられたとき、前記バックゲート電圧ノードのセット、前記供給電圧ノード、および前記接地電圧ノードを連結させ、
前記スイッチのセットは、
前記供給電圧ノードと前記接地電圧ノードとの間に配置された第一スイッチと、
前記ＰＦＥＴバックゲート電圧ノードと前記供給電圧ノードとの間に配置された第二スイッチと、
前記ＮＦＥＴバックゲート電圧ノードと前記接地電圧ノードとの間に配置された第三スイッチと、を含み、
前記第一スイッチを閉じ、かつ前記第二スイッチおよび前記第三スイッチを開くことにより、前記回路をスリープ・モードに入らせ、
前記第二スイッチおよび前記第三スイッチを閉じ、かつ前記第一スイッチを開くことにより、前記回路をスリープ・モードから離脱させる、前記回路。
【請求項２】
前記バックゲート電圧ノードのセット、前記供給電圧ノード、および前記接地電圧ノードと連通する論理システムをさらに含む、請求項１に記載の回路。
【請求項３】
前記回路はデジタル回路である、請求項１に記載の回路。
【請求項４】
回路の中で電荷を移動する方法であって、
供給電圧ノードと接地電圧ノードとの間に配置された第一スイッチを介して、前記供給電圧ノードから前記接地電圧ノードに供給電圧電荷を移動して、前記回路をスリープ・モードに入らせるステップと、
ＰＦＥＴバックゲート電圧ノードとＮＦＥＴバックゲート電圧ノードとを含むバックゲート電圧ノードのセットから、前記ＰＦＥＴバックゲート電圧ノードと前記供給電圧ノードとの間に配置された第二スイッチと、前記ＮＦＥＴバックゲート電圧ノードと前記接地電圧ノードとの間に配置された第三スイッチとを介して、前記供給電圧ノードおよび前記接地電圧ノードにバックゲート電圧電荷を移動して、前記回路を前記スリープ・モードから離脱させるステップとを含み、
前記供給電圧電荷を前記移動するステップは、前記第一スイッチを閉じ、かつ前記第二スイッチおよび前記第三スイッチを開くステップを含み、
前記バックゲート電圧電荷を前記移動するステップは、前記第二スイッチおよび前記第三スイッチを閉じ、かつ前記第一スイッチを開くステップを含む、前記方法。
【請求項５】
前記バックゲート電圧ノードのセット、前記供給電圧ノード、および前記接地電圧ノードと連通する論理システムをさらに含む、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００８年１１月２１日出願の、権利者が共通で同時係属中の代理人整理番号ＥＮＤ９２００８０３９６ＵＳ１、名称「Ｍｏｕｎｔｅｄ  Ｃａｃｈｅ  Ｍｅｍｏｒｙ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｃｏｒｅ  Ｐｒｏｃｅｓｓｏｒ（ＭＣＰ）」と一部の態様において関連しており、該出願の全内容は参照により本出願に組み込まれる。また、本出願は、２００８年１１月２１日出願の、権利者が共通で同時係属中の代理人整理番号ＥＮＤ９２００８０３９７ＵＳ１、名称「Ｃａｃｈｅ  Ｍｅｍｏｒｙ  Ｓｈａｒｉｎｇ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｃｏｒｅ  Ｐｒｏｃｅｓｓｏｒ（ＭＣＰ）」とも一部の態様において関連しており、該出願の全内容は参照により本出願に組み込まれる。さらに、本出願は、２００８年１１月２１日出願の、権利者が共通で同時係属中の代理人整理番号ＥＮＤ９２００８０３９８ＵＳ１、名称「Ｐｓｅｕｄｏ  Ｃａｃｈｅ  Ｍｅｍｏｒｙ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｃｏｒｅ  Ｐｒｏｃｅｓｓｏｒ（ＭＣＰ）」と一部の態様において関連しており、該出願の全内容は参照により本出願に組み込まれる。また、本出願は、２００８年１１月２１日出願の、権利者が共通で同時係属中の代理人整理番号ＥＮＤ９２００８０３９９ＵＳ１、名称「Ｃａｃｈｅ  Ｍｅｍｏｒｙ  Ｂｙｐａｓｓ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｃｏｒｅ  Ｐｒｏｃｅｓｓｏｒ（ＭＣＰ）」とも一部の態様において関連しており、該出願の全内容は参照により本出願に組み込まれる。
【０００２】
技術分野
本発明は一般に電気回路に関し、さらに具体的には、本発明は（例えばデジタル）回路に対する電荷移動に関する。
【背景技術】
【０００３】
もっとエネルギ効率のよいデータ・センタ設計に向けての近年の動向が、情報技術（ＩＴ：Ｉｎｆｏｒｍａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）産業内での重要な課題となっているなか、回路構成要素における電力節約が益々大きな課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電力節約における懸案事項の一分野に、回路のモードの（例、通常モードからスリープ・モードへ、またその逆の）切り替えがある。具体的には、サブシステム・レベルの待機（スリープ・モード）設計は利用可能となっているが、現在の回路設計方法では、回路レベルでの待機動作の制御はできていない。さらに、デジタル・システムにおいて効率的な電力利用を可能にするには、スリープ・モードと通常モードとの間での高速な切り替えが不可欠である。現在のスリープおよび再起動の方法は、長期の静的なやり方で行われている。
【課題を解決するための手段】
【０００５】
特に、本発明は、デジタル回路などの回路に対し、スリープ・モードと通常モードとの間の高速な移行を可能にする。本発明は、チップの内部電荷の移動操作を利用して、回路を高速でスリープに入らせる。本発明は、外部の電力の必要性を低減し、チップ内の電荷の移動を制御することによってスリープ・モードへの移行時間を迅速化する。本明細書で説明する発明は、高レベルの回路ブロック・サポートを用いており、従って、デジタル回路など全ての回路に適用可能である。高速スリープおよび高速再起動は、システムのより緻密な電力管理を可能にする。また、この機能は、電力当たりのパフォーマンスを最大化し、よりエネルギ効率のよいコンピューティング・アーキテクチャを提供する。本発明による回路には、とりわけて、供給電圧ノード、接地電圧ノード、バックゲート電圧ノードのセット、および、供給電圧ノードと接地電圧ノードとバックゲート電圧ノードのセットとに連結された電荷移動メカニズム、を含めることができ、電荷移動メカニズムは、供給電圧ノードと、接地電圧ノードと、バックゲート電圧ノードのセットとの間で電荷を移動するように構成される。これにより、回路の迅速な再起動またはスリープあるいはその両方が可能になり、より低減された電力消費が可能になる。
【０００６】
本発明の第一態様は、供給電圧ノード、接地電圧ノード、バックゲート電圧ノードのセット、および、供給電圧ノードと接地電圧ノードとバックゲート電圧ノードのセットとに連結された電荷移動メカニズム、を含む回路を提供し、電荷移動メカニズムは、供給電圧ノードと、接地電圧ノードと、バックゲート電圧ノードのセットとの間で電荷を移動するように構成される。
【０００７】
本発明の第二態様は、供給電圧ノード、接地電圧ノード、ＰＦＥＴバックゲート電圧ノード、ＮＦＥＴバックゲート電圧ノード、および、バックゲート電圧ノードのセットと供給電圧ノードと接地ノードとに連結されたスイッチのセット、を含むデジタル回路を提供し、スイッチのセットは、供給電圧ノードと接地電圧ノードとの間、ＰＦＥＴバックゲート電圧ノードと供給電圧ノードとの間、およびＮＦＥＴバックゲート電圧ノードと接地電圧ノードとの間、で電荷を移動するように構成される。
【０００８】
本発明の第三態様は、回路の中で電荷を移動する方法を提供し、該方法は、供給電圧ノードから接地電圧ノードに供給電圧電荷を移動して回路をスリープ・モードに入らせるステップと、バックゲート電圧ノードのセットから供給電圧ノードおよび接地電圧ノードにバックゲート電圧電荷を移動し、回路をスリープ・モードから離脱させるステップとを含む。
【０００９】
本発明の第四態様は、デジタル回路のモードを切り替える方法を提供し、該方法は、デジタル回路の第一スイッチを閉じるステップと、第一スイッチを用いて供給電圧ノードから接地電圧ノードに供給電圧電荷を移動してデジタル回路をスリープ・モードに入らせるステップと、第一スイッチを開くステップと、デジタル回路の第二スイッチおよび第三スイッチを閉じるステップと、第二スイッチおよび第三スイッチを用いてバックゲート電圧ノードのセットから供給電圧ノードおよび接地電圧ノードにバックゲート電圧電荷を移動し、デジタル回路をスリープ・モードから離脱させるステップと、を含む。
【００１０】
本発明のこれらおよび他の特質は、以下の本発明のさまざまな態様の詳細な説明を添付の図面と併せ読むことによって、より容易に理解されよう。
【００１１】
これらの図面は、必ずしも一定の縮尺ではない。これら図面は単なる配置図であって、本発明の具体的パラメータを描写することは意図していない。該図面は、本発明の典型的な実施形態を示そうとするものであり、従って、本発明の範囲を限定するものと見なされるべきではない。これらの図の中の類似の番号は同種のエレメントを表す。
【図面の簡単な説明】
【００１２】
【図１】回路を示す。
【図２】回路をスリープ・モードに導入し、そこから離脱させる方法を示す。
【図３】本発明による電荷移動メカニズムの回路図を示す。
【図４】本発明による、図３の回路図を使って回路をスリープ・モードに入らせる方法を示す。
【図５】本発明による、図３の回路図を使って回路をスリープ・モードから離脱させる方法を示す。
【図６】従来の方法と本発明の方法との結果の対比を示す。
【発明を実施するための形態】
【００１３】
前述したように、（とりわけて）本発明は、デジタル回路などの回路に対し、スリープ・モードと通常モードとの間の高速の移行を可能にする。本発明は、チップの内部電荷の移動操作を利用して、回路を高速でスリープに入らせる。本発明は、外部の電力の必要性を低減し、チップ内の電荷の移動を制御することによってスリープ・モードへの移行時間を迅速化する。本明細書で説明する発明は、高レベルの回路ブロック・サポートを用いており、従って、デジタル回路など全ての回路に適用可能である。高速スリープおよび高速再起動は、システムのより緻密な電力管理を可能にする。また、この機能は、電力当たりのパフォーマンスを最大化し、よりエネルギ効率のよいコンピューティング・アーキテクチャを提供する。本発明による回路には、とりわけて、供給電圧ノード、接地電圧ノード、バックゲート電圧ノードのセット、および、供給電圧ノードと接地電圧ノードとバックゲート電圧ノードのセットとに連結された電荷移動メカニズム、を含めることができ、電荷移動メカニズムは、供給電圧ノードと、接地電圧ノードと、バックゲート電圧ノードのセットとの間で電荷を移動するように構成される。これにより、回路の迅速な再起動またはスリープあるいはその両方が可能になり、より低減された電力消費が可能になる。
【００１４】
ここで図１を参照すると、ある回路１０が示されている。回路１０は、チップ１２と、電圧ドレイン（ＶＤＤ）１４と、接地ドレイン（ＧＮＤ）１６と、電圧源１８と、論理システム２０と、インダクタ２２Ａ〜Ｄと、抵抗２４Ａ〜Ｄと、電源２６および２８とを含む。図２は、回路１０をスリープ・モードに導入し、そこから離脱させる方法を示す。図示のように、該方法には、電圧制御ノード３０、接地制御ノード３２、ＰＦＥＴバックゲート制御ノード３４、ＮＦＥＴバックゲート制御ノード３６、およびＣＭＯＳインバータ３８が示されている。この方法の下では、全ての電圧レベル制御は外部から電力供給される。かかる構成では、スリープと再起動との間の移行には外部電力によるスパイクを必要とする。
【００１５】
本発明は、内部電荷移動メカニズムを設けることによってこれらの課題に対処するので、電圧レベル制御の電力は内部供給される。図３を参照すると、これがさらに詳細に示されている。本発明の回路には、図１の構成要素の一部または全部を（追加機能または変更された機能あるいはその両方とともに）含めることが可能なことを理解すべきである。さらに、図１および３は、デジタル回路に一般的に関連させているが、それである必要はない。いずれにせよ、図示するように、回路４０は、供給電圧ノード４２と、接地電圧ノード４４と、ＰＦＥＴバックゲート電圧ノード４６と、ＮＦＥＴバックゲート電圧ノード４８と、インバータ（デジタル論理システム５０）とを含む。また、図示のように、スイッチ５２Ａ〜Ｃのセット（の少なくとも一つ）が、これらの構成要素を連結させ、回路４０に対する内部電荷移動メカニズムとして機能する。スイッチ５２Ａは、供給電圧ノード４２と接地電圧ノード４４との間に配置されている。スイッチ５２ＢおよびＣは、それぞれ、ＰＦＥＴバックゲート電圧ノード４６と供給電圧ノード４２との間、およびＮＦＥＴバックゲート電圧ノード４８と接地電圧ノード４４との間、に配置されている。かかる構成によって、スイッチのセットは、供給電圧ノード４２と接地電圧ノード４４とを、ＰＦＥＴバックゲート電圧ノード４６と供給電圧ノード４２とを、およびＮＦＥＴバックゲート電圧ノード４８と接地電圧ノード４４とを、直接連結させる。
【００１６】
図４〜５を具体的に参照して、スイッチのセット５２Ａ〜Ｃの機能を説明する。まず図４を参照すると、回路４０をスリープ・モードにしたいときには、スイッチ５２Ａが閉じられる。この時点で、供給電圧ノード４２中の電荷は、低電力回路作動に対し事前にまたは適応的に設定されたＶＤＤ−ＧＮＤ差に達するまで、接地電圧ノード４４に内部移動される。ＶＤＤ−ＧＮＤの減少は、待機電力を低減させ、残存するバックゲート逆バイアスは、漏れ電力のさらなる低減を促進する。図５は、スリープ・モードから通常モードへの移行に関わるメカニズムを示す。図示のように、スイッチ５２Ａは開かれ、スイッチ５２Ｂ〜Ｃは閉じられている。スイッチ５２Ｂ〜Ｃを閉じることによって、電荷は、ＰＦＥＴバックゲート電圧ノード４６から供給電圧ノード４２に、そして、ＮＦＥＴバックゲート電圧ノード４８から接地電圧ノード４４に移動されることになる。この内部電荷移動は、約数ナノ秒のうちにそのパフォーマンスの５０％をもたらす。
【００１７】
図６は、図１、３〜５の本発明の方法による結果を、図２の従来の方法による結果とともに示す。図示のように、従来の方法がモード移行に１５０ナノ秒を超える時間がかかるのに対し、本発明の方法は２０ナノ秒を下回る時間ですむ。とりわけて、本発明は以下の利点を提供する。
−  高速で効率的な、スリープ／アクティブ・モード移行管理の方法
−  極微な電流スパイク
−  高速なスリープ・モードへの移行  −  電流スパイクがなく、完全に内部的
−  高速な再起動
−  ５０％内部的、電流スパイクなし
−  ５０％外部的、漸進的ソーシングによる極微なスパイク
−  デバイスに対する損傷の低減
−  メモリ内容の汚染の回避
−  ７倍以上の高速で２０ｎｓｅｃ以内にスリープ・モード
−  一般的デジタル回路に適用可能
−  高いパフォーマンス／電力効率のデジタル・システムに最適化する方途を開く。
【００１８】
本発明のさまざまな態様についての上記の説明は、例示および解説目的のために提示したものである。これらは、網羅的であることを意図するものでなく、開示したのと全く同一の形態に本発明を限定することを意図するものでもなく、多くの修改および変形が可能なことは明らかである。当業者にとって自明であろうかかる修改および変形は、添付の請求項に定義された本発明の範囲内に含むものとする。
【図１】
0005363586.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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