(57)【特許請求の範囲】
【請求項１】
改良型トレンチＭＯＳゲート装置であって、
第１の極性の不純物が高濃度にドープされた基体と、
前記基体上のエピタキシャル層とを具え、
前記エピタキシャル層には、
第１の極性の不純物が高濃度にドープされたソース領域であって、その表面をソース表面として、当該ソース表面を有するソース領域と、
前記ソース領域の下方であって前記基体上に配置された、第１の極性の不純物が低濃度にドープされた領域と、
前記ソース領域を貫くゲートトレンチであって、当該ゲートトレンチの両側部に隣接する前記ソース領域に、縦方向の縁を規定するゲートトレンチとが設けられ、
前記ゲートトレンチが、誘電材料に少なくとも部分的に覆われており、その下部が部分的に導電ゲート材料で埋められる一方、その上部が、前記ソース表面の下方に位置する誘電表面まで誘電材料で部分的に埋められて、それにより、前記ソース領域の前記縦方向の縁の一部が、誘電材料が無い状態のままとされ、
前記装置が、さらに、
前記誘電表面と隣接し且つ前記誘電表面の上方に延在する、前記ソース領域の前記縦方向の縁と、前記ソース表面とに接触する金属層を具えることを特徴とする装置。
【請求項２】
請求項１に記載の装置において、
前記エピタキシャル層が、前記ソース領域と、前記第１の極性の不純物が低濃度にドープされた領域との間に配置された、第２の極性のウエル領域をさらに具えることを特徴とする装置。
【請求項３】
請求項２に記載の装置において、
前記ウエル領域が、第２の極性の不純物が高濃度にドープされた本体領域を含むことを特徴とする装置。
【請求項４】
請求項１に記載の装置において、
前記ゲートトレンチが、
フロアおよびサイドウオールと、
前記フロア上にあり、前記ソース領域の深さの少なくとも近傍の位置へと前記サイドウオールに沿って上方に延びる第１誘電層と、
部分的に前記トレンチを埋めて、絶縁された前記フロアから前記ソース領域の深さ近傍の高さまで延在している導電ゲート材料とを具えることを特徴とする装置。
【請求項５】
請求項４に記載の装置において、
前記導電ゲート材料を覆う誘電層が、前記トレンチの表面に向けて延び、且つ前記トレンチの表面の下方の位置で終了して、前記トレンチに隣接する前記ソース領域の縁の一部を誘電材料の無い状態のままとすることを特徴とする装置。
【請求項６】
請求項１に記載の装置において、
複数の本体領域、複数のソース領域および複数のゲートトレンチを有するアレイをさらに具えて、ゲートトレンチに隣接して交互に配置された本体領域およびソース領域を含み、１つの前記アレイがもう１つの前記アレイから前記ゲートトレンチにより離れていることを特徴とする装置。
【請求項７】
請求項６に記載の装置において、
前記本体領域およびソース領域が交互に配置されたアレイが、前記ゲートトレンチに沿った縦方向の寸法を有し、前記ソース領域が前記縦方向の寸法においてより大きく、前記本体領域が前記縦方向の寸法においてより小さいことを特徴とする装置。
【請求項８】
請求項１に記載の装置において、
前記トレンチにおける前記ゲート材料の選択されたレベルが、前記エピタキシャル層の前記ソース領域の選択された深さと実質的に共通の平面をなしていることを特徴とする装置。
【請求項９】
請求項１に記載の装置において、
前記ゲートトレンチの前記サイドウオール、前記フロアおよび前記絶縁層を形成する誘電材料が二酸化シリコンを具えることを特徴とする装置。
【請求項１０】
請求項１に記載の装置において、
前記ゲートトレンチ内の前記導電ゲート材料が、金属、シリサイド及びドープされたポリシリコンからなる群から選択されることを特徴とする装置。
【請求項１１】
請求項２または３に記載の装置において、
前記第１の極性の不純物がＰ型であり、前記第２の極性の不純物がＮ型であることを特徴とする装置。
【請求項１２】
請求項２または３に記載の装置において、
前記第１の極性の不純物がＮ型であり、前記第２の極性の不純物がＰ型であることを特徴とする装置。
【請求項１３】
請求項１に記載の装置において、
オープンセルストライプトポロジイを有する複数のゲートトレンチを具えることを特徴とする装置。
【請求項１４】
請求項１に記載の装置において、
クローズドセルセルラトポロジイを有する複数のゲートトレンチを具えることを特徴とする装置。
【請求項１５】
請求項１４に記載の装置において、
前記クローズドセルセルラトポロジイにおけるセルが、４角形または６角形の形状を有することを特徴とする装置。
【請求項１６】
請求項１に記載の装置において、
当該装置がパワーＭＯＳＦＥＴであることを特徴とする装置。
【請求項１７】
請求項１に記載の装置において、
当該装置が絶縁ゲートバイポーラトランジスタであることを特徴とする装置。
【請求項１８】
請求項１に記載の装置において、
当該装置がＭＯＳ制御サイリスタであることを特徴とする装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、特に、ＭＯＳゲート装置とその製造方法に関する。
【０００２】
【従来の技術】
トレンチゲート構造を有するＭＯＳトランジスタはプラナトランジスタに比して、高電流、低電圧スイッチングに適用が可能な点が重要な利点である。後者の構成では、高電流にて圧縮が生じ、このような状態で動作するように意図したトランジスタの設計に実質的に制約が生じることがある。
【０００３】
ＤＭＯＳ装置のトレンチゲートは、通常、ソースからドレインへと延在し、サイドウオールを有するトレンチとフロアを具える。このトレンチとフロアは各々熱成長した二酸化シリコン層に沿って並んでいる。この整列したトレンチは、ドープしたポリシリコンで満たされているこのトレンチゲート構造は圧縮電流を少なくし、その結果、固有オン抵抗値を下げる。さらに、トレンチゲートでは、ソースの底部からトレンチの縦のサイドウオールに沿ってドレインの下側へトランジスタ本体を横切って延在するＭＯＳチャンネル内において、セルピッチを小さくすることができる。これによって、チャンネル密度が高くなり、オン抵抗へのチャンネルの寄与が減少する。トレンチ型ＤＭＯＳトランジスタの構造と性能は、ソリッドステートエレクトロニクス、１９９１、Ｖｏｌ．３４、Ｎｏ．５、ｐｐ４９３−５０７に掲載されているブルシア及びロッセン（Bulucea and Rossen)の文献、“高電流（１００Ａレンジ）スイッチング用トレンチＤＭＯＳトランジスタテクノロジ”(Trench DMOS Transistor Technology for High-Current (100A Range) Switching)において、議論されている。ＤＭＯＳ装置のこのユーティリティの他にも、トレンチゲートは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴｓ）、ＭＯＳ制御サイリスタ（ＭＣＴｓ）、他のＭＯＳゲート装置においても有利に作用する。
【０００４】
図１は、従来のトレンチＭＯＳゲート装置１００の構成を示す断面図である。
図１には一つのＭＯＳＦＥＴが示されているだけであるが、現在工業用に使用されている装置は、通常、様々なセルラ状またはストライプ状のレイアウトで配置されたＭＯＳＦＥＴｓアレイとして構成されている。
【０００５】
装置１００は、ドープされた基板１０１（Ｎ＋）を具え、その上にドープされたエピタキシャル層１０２を成長させている。エピタキシャル層１０２は、ドレイン領域１０３と、重くドープされた（Ｐ＋）本体領域１０４と、Ｐ型ウエル１０５とを具える。エピタキシャル層１０２内で本体領域に隣接して、重くドープされた（Ｎ＋）ソース領域１０６が設けられている。このソース領域は誘電性のゲートトレンチ１０７で互いに隔離されており、このトレンチゲートはサイドウオール１０８とフロア１０９を有する。ゲートトレンチ１０７は実質的にゲート半導体材料１１０で満たされている。ソース領域１０６とゲート半導体材料１１０は、装置１００が機能するためには電気的に絶縁されていなければならないので、誘電層１１１で被覆されている。コンタクト開口１１２を介して金属１１３は本体領域１０４およびソース領域１０６に接続されている。
【０００６】
コンタクト開口１１２は誘電層１１１内に設けられている。この誘電層は、通常、従来のマスク／エッチング技術で作った酸化物の蒸着層である。装置１００のサイズは、絶縁に必要な誘電層の最小厚さ（ソース領域１０６とゲートトレンチ１０７間の横方向の距離）と、マスク／エッチング工程の許容誤差に依存する。誘電層１１１の厚さは最小限必要とされる電圧絶縁のみならず、装置のスイッチング速度とスイッチングロスに影響するソース−ゲート容量を最小にする必要性にも依存する。スイッチングロスは容量に直接比例する一方で、誘電層の厚さに反比例する。従って、従来の装置１００においては誘電層１１１の最小厚さは、通常、約０．５−０．８μｍである。
【０００７】
上述したとおり、誘電層１１１に最小限必要な厚さの限界は装置１００の最小サイズによる。サイズを小さくして半導体装置の効率を改善する開発が望まれている。本発明はこれらの利益を提供するものである。
【０００８】
【課題を解決するための手段】
本発明は、トレンチＭＯＳゲート装置において、ドープされたモノクリスタル半導体材料を具える基体と、前記基体上に配置されたドープされた上側層であって、上側表面を有し、この上側表面に第１の極性を有する重くドープされた複数の本体領域を具える上側層を具え、前記本体領域が前記上側層内のドレイン領域の上に横たわっており、前記上側層がさらに、前記上側表面に、第２の極性を有し、前記上側層内において前記上側表面から選択された深さまで延在する重くドープされた複数のソース領域と、前記ソース領域の内の一つを次のソース領域から分離するゲートトレンチを具え、前記トレンチが前記上側層の上側表面から前記ドレイン領域へ延在しており、前記トレンチが誘電材料層を具えるフロアとサイドウオールを有し、前記トレンチが前記上側層の上側表面の実質的に下にある選択されたレベルまで導電ゲート材料で満たされているとともに、前記ゲート材料の上に横たわる誘電材料でできた絶縁層で満たされており、前記トレンチ内の横たわっている誘電材料層が、前記上側層の上側表面とほぼ共通の平面をなす上側表面を有し、前記基体はモノクリスタルシリコンを具え、前記上側層はエピタキシャル層を具えることを特徴とする。
【０００９】
本発明はまた、トレンチＭＯＳゲート装置の製造方法に関し、この方法は：
（ａ）半導体基体上に、上側表面と下に横たわるドレイン領域を具えるドープされた上側層を形成する工程と、
（ｂ）前記上側層内に第１の極性を有し、前記ドレイン領域の上に横たわるウエル領域を形成する工程と、
（ｃ）前記上側層の上側表面上にゲートトレンチマスクを形成する工程と、
（ｄ）前記上側層の上側表面から前記ウエル領域を介して前記ドレイン領域へ延在する複数のゲートトレンチを形成する工程と、
（ｅ）前記ゲートトレンチの各々に前記誘電材料でできたサイドウオールとフロアを形成する工程と、
（ｆ）前記ゲートトレンチの各々を前記上側層の上側表面の実質的に下に位置する選択されたレベルまで導電ゲート材料で満たす工程と、
（ｇ）前記上側層の上側表面から前記トレンチマスクを除去する工程と、
（ｈ）前記上側層の上側表面上と前記ゲートトレンチ内に、前記ゲート材料の上に横たわっており前記トレンチを実質的に満たす誘電材料でできた絶縁層を形成する工程と、
（ｉ）前記上側層の上側表面から前記誘電層を除去し、前記トレンチ内に前記誘電層が残し、前記上側層の上側表面とほぼ共通の平面をなす上側表面を有するように前記トレンチを実質的に満たすようにする工程と、
（ｊ）前記本体領域内に、第２の極性を有し、前記上側層の上側表面から選択された深さまで延在する重くドープされた複数のソース領域を形成する工程と、
（ｋ）前記上側層の上側表面に、第１の極性を有する重くドープされた複数の本体領域を形成して、当該本体領域が前記上側層のドレイン領域上に横たわるようにする工程と、
（ｌ）前前記上側層の上側表面上に、記本体領域及びソース領域とメタルコンタクトと形成する工程と、を具え、
（ｍ）前記基体が好ましくはモノクリスタルシリコンを具え前記上側層がエピタキシャル層を具えることを特徴とする。
【００１０】
本発明はドープされた上側層を具えるモノクリスタル半導体基体の上に形成されたトレンチＭＯＳゲート装置に関する。このドープされた上側層は、その上側表面に、第１の極性を有し、ウエル領域とドレイン領域の上に横たわる複数の重くドープされた本体領域を具えている。この上側層はさらに、その上側表面に、前記本体領域の極性と反対の第２の極性を有し、複前記上側層内の選択された深さまで延在する複数の重くドープされたソース領域を具える。
【００１１】
ゲートトレンチは前記上側層の上側表面から前記ウエル領域を介して前記ドレイン領域まで延在しており、一のソース領域を次のソース領域から分離している。トレンチは誘電材料層を具えるフロアとサイドウオールを有し、このトレンチを選択されたレベルまで埋めている導電ゲート材料と、前記ゲート材料の上に横たわり前記トレンチをほぼ埋めている誘電材料でできた絶縁層を含む。従って、このトレンチ内の誘電材料でできた上に横たわる層の上側表面は前記上側層の上側表面とほぼ共通の平面をなす。
【００１２】
本発明は、高密度で、自己整合トレンチＭＯＳゲート装置を形成する方法に関する。上側表面と下に横たわるドレイン領域を有するドープされた上側層が基体上に形成されており、第１の極性を有するウエル領域が前記ドレイン領域の上の上側領域内に形成されている。ゲートトレンチマスクが前記上側層の上側表面上に形成され、前記上側表面から前記ウエル領域を介して前記ドレイン領域まで延在している複数のゲートトレンチが前記上側層内でエッチングされる。
【００１３】
それぞれが電材料を具え、選択されたレベルまで導電ゲート材料で満たされているサイドウオールとフロアが各ゲートトレンチ内に形成されている。トレンチマスクが除去され、誘電材料でできた絶縁層が前記上側層の上側表面上と、ゲートトレンチ内に形成される。ここで、絶縁層はゲート材料の上に横たわってトレンチをほぼ埋めている。この誘電層が前記上側層の上側表面から除去される。トレンチ内に残っている誘電層は上側層の上側表面とほぼ共通の平面をなす上側面を有する。
【００１４】
第１の極性を有する複数の重くドープされた本体領域が前記上側層の上側表面に形成される。この上側表面の上にソースマスクが形成され、第２の極性を有し、前記上側層内に選択された深さまで延在する重くドープされた複数のソース領域がこの本体領域に形成される。ソースマスクの除去に次いで、前記本体領域とソース領域のメタルコンタクトが前記上側層の上側表面の上に形成される。
【００１５】
【発明の実施の形態】
以下に、図面を参照して本発明の実施形態をより詳細に説明する。
ゲート−ソース間の誘電絶縁用に必要な表面領域をなくすことによって、トレンチＭＯＳゲート装置では、装置のサイズを実質的に小さくすることが可能となった。この誘電層内にコンタクト開口を形成するマスク工程もなくなる。従って、ゲートトレンチは自己整合される。
【００１６】
図２に改良型トレンチＭＯＳゲート装置２００を示す。装置２００はドープされたＮ＋基体２０１を具える。この基体の上にはエピタキシャルドープ上側層２０２が蒸着されている。エピタキシャル層２０２はドレイン領域２０３と、重くドープされたＰ＋本体領域２０４と、Ｐ−ウエル領域２０５を含む。エピタキシャル層２０３内で本体領域２０４に重くドープされたＮ＋ソース領域２０６が隣接しており、このソース領域は誘電体のサイドウオール２０８とフロア２０９を有するゲートトレンチ２０７で互いに隔てられている。トレンチ２０７内に選択されたレベル２１１まで満たされているゲート材料２１０と、上に横たわっている誘電層２１２が含まれている。ゲート材料２１０の選択されたレベル２１１はＮ＋ソース領域２０６の選択された深さ２１６と実質的に共通の平面をなす。これによってソース領域２０６とゲート材料２１０間にオーバーラップが生じる。ゲート誘電層２１２の表面２１３はエピタキシャル層２０２の表面２１４と実質的に共通の平面をなす。蒸着された金属層２１５により、コンタクト開口を形成するためのマスク工程を行うことなく、本体領域２０４とソース領域２０６にコンタクトをとることが可能である。
【００１７】
ゲート材料２１０はゲートトレンチ２０７内に凹んで形成されておりゲートを絶縁するのに十分な厚さの誘電層２１２を含み得るので、Ｎ＋ソース領域２０６を形成するための拡散は、ゲート材料２１０のオーバーラップを確実にするためには十分に深くなくてはならない。装置２００において、ソース領域２０６はＮ型の極性を有し、また本体領域２０４はＰ型の極性を有すると記載されているが、これらの領域の極性は図２に示されている極性と逆にしてもよい。
【００１８】
図３（ａ）〜（ｄ）は装置２００を製造する工程を示す図である。図３（ａ）に示すように、ドープされた半導体基体２０１の上に、ドレイン領域２０３を含むドープされた上側層２０２が形成される。基体２０１はモノクリスタルシリコンとすることができる。上側層２０２はエピタキシャル成長させたシリコンか、あるいは、低電圧装置（ｃａ１２Ｖ）用であれば、基体２０１の重くドープされた部分を用いても良い。上側層表面２１４にドーピングし、層２０２内にＰウエル領域２０５を形成する。ゲートトレンチを規定するようにパターン形成されたトレンチマスクＴＭを表面２１４上に形成し、Ｐ型ウエル領域２０５を介してドレイン領域２０３まで延在するゲートトレンチ２０７を層２０２内でエッチングする。トレンチの誘電体サイドウオール２０８及びフロア２０９とがゲートトレンチ２０７内に形成される、これらは好ましくは蒸着させるか又は成長させた２酸化シリコンを具える。次いで、トレンチ２０７を、例えば金属、シリサイド、ドープされたポリシリコンなどの導電ゲート材料２１０で、選択された深さ２１１まで埋める。
【００１９】
図３（ｂ）を参照すると、トレンチマスクＴＭを除去した後に、トレンチ２０７内ゲート材料の上、および表面２１４の上に絶縁誘導層２１２を形成することによってトレンチ２０７のフィリングが完成する。誘導層２１２には２酸化シリコンを使用することができる。平坦化誘電エッチングを行って、トレンチ２０７から誘電材料２１２を除去することなしに表面２１４を再度露出させる。トレンチ２０７内の誘電層２１２の表面２１３はこれによって層２０２の上側表面２１４と実質的に共通の平面をなす。しかしながら、ソースコンタクトを良くし、装置のオン抵抗特性を改善するためには表面２１４の少し下まで表面２１３をエッチングするのが良い。
【００２０】
また、図３（ｂ）に示すように、Ｎ＋ソース領域２０６はイオン注入と拡散により層２０２内に選択された深さ２１６まで形成される。この深さは誘電材料２１０の選択されたレベル２１１とほぼ共通の平面をなし、これによってゲート材料２１０とソース領域２０６との間にオーバーラップが生じる。
【００２１】
図３（ｂ）を参照すると、表面２１４上に本体マスクＭが形成されており、層２０２をさらにドーピングすることによってＰ＋本体領域２０４が形成される。ボディマスクＭを除去し、次いで、メタル２１５を蒸着して本体領域２０４とソース領域２０６にコンタクトをとり、図３（ｄ）に示すように、装置２００の形成が完了する。メタル（図示せず）を基体の裏側に蒸着してドレイン領域２０３にコンタクトを取るようにすることもできる。上述の製造シーケンスにおいては、ソース領域２０６を本体領域２０４より先に形成しているが、この順序はこれに限定されるものではない。また、上述のマスキング工程は目的に応じて変化させることができる。
【００２２】
本発明の装置のゲートトレンチ２０７はオープンセルストライプトポロジイ（open-cell stripe topology）あるいはクローズドセルセルラトポロジイ（closed-cell cellular topology）を有していても良い。さらに、クローズドセルセルラトポロジイにおいては、トレンチは四角形あるいはより好ましくは６角形としても良い。装置２００は、図２に示されているように、パワーＭＯＳＦＥＴであるが、本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、圧縮電解効果トランジスタ（ＡＣＣＵＦＥＴ）などの他のＭＯＳゲート装置の構造にも適用することができる。
【００２３】
図４（ａ）、（ｂ）及び図５は、本発明の他の実施形態を示す図である。装置３００はドープされたＮ＋基体３０１を具え、この基体の上にドープされた上側層３０２が配置されている。上側層３０２はドレイン領域３０３とＰ型ウェル３０５を具える。図４（ａ）に示すように、Ｐ＋本体領域３０４は層３０２内に形成されており、ゲートトレンチ３０７によって互いに分離されている。同様に、図４（ｂ）に示すように、イオン注入と拡散によって上側層３０２内の選択された深さ３１６まで形成されたＮ＋ソース領域３０６も、ゲートトレンチ３０７によって分離されている。各ゲートトレンチ３０７は誘電サイドウオール３０８とフロア３０９とを具えており、選択されたレベル３１１まで満たされた導電ゲート材料３１０と、上に横たわる誘電層３１２を含む。ゲート誘電層３１２の表面３１３は上側層３０２の表面３１４とほぼ共通の平面をなす。金属層３１５が表面３１４の上に蒸着されており、本体領域３０４とソース領域３０６のコンタクトをとる。
【００２４】
図５に示すとおり、装置３００はＰ＋本体領域３０４とＮ＋ソース領域３０６が交互に配置された複数のアレイ３１７を含む。各アレイ３１７はゲートトレンチ３０７に隣接して配置されており、ゲートトレンチ３０７によって次のアレイ３１７から分離されている。また、図５に示すように、ゲートトレンチ３０７の横に配置されているアレイ３１７の縦寸法において、ソース領域３０６がより広い部分を具え、ボディ領域３０４はより狭い領域を具える。
【００２５】
装置３００を形成するに際して、表面３１４を再度露出させるための誘電層３１２の平坦化に次いで、ドーピングによってＰ＋本体領域が上側層３０２内に形成される。トレンチ３０７を横切って配置されるノンクリティカルソースマスク（図示せず）が表面３１４の上に形成され、ソース領域３０６がイオン注入と拡散によって形成される。ゲートトレンチ３０７で分離されたアレイ３１７内における本体領域３０４とソース領域３０６の配置は、図４（ａ）、（ｂ）及び図５の装置３００に示すように、装置の小型化をさらに進める。
【００２６】
改良型トレンチＭＯＳゲート装置は、上にドープされた層を配置したモノクリスタル半導体基体を具える。この上側層は、その上側表面上に重くドープされた第１の極性を有し、ドレイン領域の上に横たわる複数の本体領域を具える。上側層は、その上側表面に、前記本体領域の極性と逆の第２の極性をなす重くドープされた複数のソース領域をさらに含む。ゲートトレンチは前記上側層の上側表面からドレイン領域まで延在しており、一のソース領域を次のソース領域から分離している。トレンチは誘電材料でできた層を具えるフロアおよびサイドウオールを有し、選択されたレベルまで導電ゲート材料が満たされた、前記ゲート材料の上に横たわりトレンチを実質的に満たしている誘電材料でできた絶縁層を含む。従って、トレンチ内の誘電材料でできた上に横たわる層の上側表面は、上側層の上側表面と共通の平面をなす。改良型ＭＯＳゲート装置を形成する方法は、ゲートトレンチが選択されたレベルまで導電ゲート材料で満たされている装置を提供する。このゲート材料の上には、前記装置の上側層の上側表面とほぼ共通の平面をなす上側表面を有する絶縁誘電層が形成されている。
【図面の簡単な説明】
【図１】図１は、従来のトレンチ型ＭＯＳゲート装置の構成を示す断面図である。
【図２】図２は、本発明の第１実施形態にかかるトレンチ型ＭＯＳゲート装置の構成を示す断面図である。
【図３】図３は、図２に示す装置の製造工程を示す断面図である。
【図４】図４は、本発明の第２実施例にかかるトレンチ型ＭＯＳゲート装置の構成を示す断面図である。
【図５】図５は、図４に示す装置の平面図である。
【符号の説明】
２００、３００    改良型トレンチＭＯＳゲート装置
２０１、３０１    Ｎ＋基体
２０２、３０２    エピタキシャルドープ上側層
２０３、３０３    ドレイン領域
２０４、３０４    Ｐ＋本体領域
２０５、３０５    Ｐ−ウエル領域
２０６、３０６    Ｎ＋ソース領域
２０７、３０７    ゲートトレンチ
２０８、３０８    サイドウオール
２０９、３０９    フロア
２１０、３１０    ゲート材料
２１１、３１１    レベル
２１２、３１２    誘電層
２１３、３１３    表面
２１４、３１４    上側表面
２１５、３１５    金属層
２１６、３１６    深さ
【図１】
0005118270.tif 000002
【図２】
0005118270.tif 000003
【図３】
0005118270.tif 000004
【図４】
0005118270.tif 000005
【図５】
0005118270.tif 000006