(57)【特許請求の範囲】
【請求項１】
基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、
前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、
前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、
前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、
前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、
前記第１の半導体層の材料としてＩｎＰが用いられており、
前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、
前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、
前記第１の半導体層の層厚が５ｎｍ以上１０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が３×１０１８ｃｍ−３以下である
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、
前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、
前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、
前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、
前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、
前記第１の半導体層の材料としてＩｎＰが用いられており、
前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、
前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、
前記第１の半導体層の層厚が１０ｎｍより大きく２０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が６×１０１７ｃｍ−３以下である
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項３】
基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、
前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、
前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、
前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、
前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、
前記第１の半導体層の材料としてＩｎＰが用いられており、
前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、
前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、
前記第１の半導体層の層厚が２０ｎｍより大きく３０ｎｍ以下であり、かつ、
前記第１の半導体層の不純物濃度が２×１０１７ｃｍ−３以下である
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、
前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、
前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、
前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、
前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、
前記第１の半導体層の材料としてＩｎＰが用いられており、
前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、
前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、
前記第１の半導体層の層厚が３０ｎｍより大きく４０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が１×１０１７ｃｍ−３以下である
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、
前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、
前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、
前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、
前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、
前記第１の半導体層の材料としてＩｎＰが用いられており、
前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、
前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、
前記第１の半導体層の層厚が４０ｎｍより大きく５０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が６×１０１６ｃｍ−３以下である
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項６】
請求項１乃至５のいずれかに記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１の半導体層が、外部ベース領域におけるレッジ部を形成するために用いられている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
ＨＢＴ（Heterojunction  Bipolar Transistor：ヘテロ接合バイポーラトランジスタ）の高周波性能を向上させるには、素子の薄層化を進めることによって、キャリア走行時間の短縮と電流駆動力の増加を図ることが重要である。さらに、薄層化によってもたらされる寄生容量の増加を回避するために、積極的な微細化も行う必要がある。また、微細化による寄生抵抗の増加を抑制するために、コンタクト層の高濃度化や狭バンドギャップ化を実施し、電極とのコンタクト抵抗を低減させる必要もある。すなわち、薄層化、微細化、そして寄生抵抗削減という３つの要素を同時に進めることが重要である。一方、素子の信頼性を確保するには、外部ベースにおける再結合電流を抑制することが必要となっている。このため、エミッタメサとベース電極との間に、いわゆるレッジ構造を形成する必要がある。このように、高性能なＨＢＴを実現するには、複雑な微細構造を精度良く加工することが要求される。
【０００３】
図１１は、従来のＨＢＴ構造（以下、単に「従来のＨＢＴ」という）の一例を示す図であり、図１２は、従来のＨＢＴのエミッタメサ領域を示す図である。同図に示すように、半絶縁性ＩｎＰからなる基板１上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓ／ＩｎＰからなるサブコレクタ層２が形成され、サブコレクタ層２上にｎ型のＩｎＧａＡｓからなるコレクタ層３が形成され、コレクタ層３上に高濃度に不純物が添加されたｐ型のＩｎＧａＡｓからなるベース層４が形成され、ベース層４上にｎ型のＩｎＰからなるエミッタ層５が形成され、エミッタ層５上に高濃度に不純物が添加されたｎ型のＩｎＰからなるキャップ層６が形成され、キャップ層６上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓからなるキャップ層９が形成され、キャップ層９上にエミッタ電極２３が形成されている。また、サブコレクタ層２上にコレクタ電極２１が形成され、ベース層４上にベース電極２２が形成されている。また、エミッタ層５にレッジ部１１が形成され、レッジ部１１上にエミッタ層５などからなるエミッタメサの側面を覆い、シリコン窒化膜（ＳｉＮ）からなるレッジ保護膜３１が形成されている。さらに、素子全体を保護するためのbenzocyclobutene（ＢＣＢ）などからなる絶縁保護膜３２が形成されている。
【０００４】
図１３は、図１１に示したＨＢＴの製造工程の一例である。まず、キャップ層９上にＴｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉなどからなるエミッタ電極２３を、リストオフ法により形成する（図１３（ａ））。次に、エミッタ電極２３をマスクにして、誘導結合型プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）などのドライエッチング法を用いて、キャップ層９の途中までエッチングする。そして、クエン酸系ウェットエッチング溶液を用いて、残されたキャップ層９を除去し、キャップ層６を暴露する（図１３（ｂ））。ここで、クエン酸系ウェットエッチング溶液は、ＩｎＰに対して、ＩｎＧａＡｓを選択的に除去できる。次に、再びエミッタ電極２３をマスクにして、ＩＣＰ−ＲＩＥ法により、キャップ層６と、エミッタ層５の一部を除去する（図１３（ｃ））。残されたエミッタ層５の層厚は数十ｎｍ程度であり、外部ベース領域においてレッジ部１１が形成されることになる。ちなみに、上記工程において、ＩＣＰ−ＲＩＥ法を用いて、いっきに、エミッタメサ構造を形成しなかった理由は、数十ｎｍ程度のエミッタ層５を残すことが困難なためである。ＩＣＰ−ＲＩＥ法によるエッチング速度の安定性や精度を考慮して、まず、不要なキャップ層９のみを完全に除去し、しかる後に、エミッタ層５の一部をドライエッチング法により除去するような工夫を行っている。次に、残されたエミッタ層５（レッジ層）表面を保護するために、シリコン窒化膜を化学気相堆積法（ＣＶＤ法）を用いて堆積する。そして、レッジ部１１を形成するためにフォトレジストをパターニングし、外部ベース領域のシリコン窒化膜をＲＩＥ法により除去してレッジ保護膜３１を形成する。そして、塩酸系ウェットエッチング溶液により、レッジ保護膜３１をマスクに用いてエミッタ層５のレッジ層の一部を除去し、レッジ部１１を形成する（図１３（ｄ））。その後、ベース電極２２、コレクタ層３とベース層４からなるコレクタメサ、コレクタ電極２１を順次形成し、素子間分離エッチングにより不要なサブコレクタ層２を除去する（図１３（ｅ））。そして、スピン塗布法によりＢＣＢを堆積し、ＲＩＥ法を用いてエッチバックすることによって、微細なエミッタ電極２３を暴露する（図１３（ｆ））。ベース電極２２やコレクタ電極２１に対しては、ＲＩＥ法によりビアホールを形成し配線との導通を図る。
【０００５】
図１４は、図１２記載の破線Ａ−Ａ’部におけるキャップ層９からコレクタ層３までのバンド図である。通常、ＨＢＴを構成するＩｎＧａＡｓのＩｎＡｓ組成は、ＩｎＰと格子整合させるために５３％程度に設定されている。しかしながら、エミッタ電極２３とキャップ層９とのコンタクト抵抗を低減させるために、キャップ層９のＩｎＡｓ組成をエミッタ電極２３に向けて意図的に増大させている。これにより、エミッタ電極２３の電極金属とキャップ層９のＩｎＧａＡｓ半導体との伝導帯端障壁の影響を低減させることができる。ちなみに、ＩｎＡｓ組成を増大し過ぎると、格子不整合が大きくなり欠陥などが発生する結果、キャリアが補償されてしまい逆効果となる。従って、むやみに組成を変化させることはできない。また、キャップ層９とエミッタ層５との間にも伝導帯端エネルギ差に基づくヘテロ接合障壁が生じてしまい、寄生抵抗発生の一因になる。このため、キャップ層９とエミッタ層５との間には、高濃度に不純物添加されたキャップ層６が設けられており、このようなヘテロ接合障壁の影響を無くすような工夫が施されている。
【０００６】
前述したように、従来のＨＢＴのエミッタメサ構造は、キャップ層９、キャップ層６、そして、エミッタ層５から構成される。キャップ層９は、エミッタ電極２３とのコンタクト寄生抵抗を低減する上で重要である。このキャップ層９とエミッタ層５との間には、ＩｎＧａＡｓ／ＩｎＰ伝導帯端不連続によるエネルギ障壁が発生するが、キャップ層６を挟むことによって、このエネルギ障壁にもとづく寄生抵抗を削除することができる。
【０００７】
しかしながら、ここで注意すべきことは、このような層構造を用いてエミッタメサを形成する場合、エミッタ層５の途中までドライエッチングを実施し、残されたエミッタ層５を用いてレッジ部１１を形成しなければならない、ということである。高濃度に不純物が添加されたキャップ層６が残ってしまうと、レッジ部１１は通常のエミッタとして機能してしまうので、レッジ部１１を設ける意味を失ってしまう。従って、確実にキャップ層６を除去する必要があり、自ずと、エミッタ層５の途中までエッチングを進める必要があるわけである。加えて、レッジ部１１は適当に薄くしておく必要がある。レッジ部１１が厚すぎると、レッジ部１１を介した漏れ電流が無視できなくなり、レッジ部１１の端における再結合電流の増加と電流利得の低下を招くことになる。さらに、レッジ部１１の端においては、ＩｎＰ表面とＩｎＧａＡｓ表面が暴露された状態で接しているので、結晶欠陥の前駆体が多数存在していることが危惧されている。このようなポイントで再結合電流が発生すると欠陥増殖を促すことになり、素子の初期劣化や経時劣化を招くことになる。すなわち、レッジ部１１が厚すぎると再結合電流の抑制効果が薄れてしまい、わざわざレッジ部１１を設ける意義も失われてしまうわけである。通常、レッジ部１１は数十ｎｍ程度の薄さが要求されており、これを実現するには、高精度なドライエッチング技術が必要である。
【０００８】
さらに、素子の微細化を進めた場合、レッジ部１１を高精度に形成することがますます困難になる。素子の微細化は、当然、レッジ部１１の層幅の縮小を要求し、レッジ部１１自体の抵抗の低下を招く。従って、レッジ部１１を介する漏れ電流を抑制するためには、レッジ部１１をさらに薄層化し、レッジ部１１の空乏化を促進させなければならない。
【特許文献１】特開２００３−２４９５０２号公報
【非特許文献１】M.Yanagisawa, K.Kotani, T.Kawasaki,R.Yamabi, S.Yaegassi, and H.Yano, “A Robust All-Wet-Etching Process for MesaFormation of InGaAs-InP HBT Featuring High Uniformity and High Reproducibility,“ IEEE Transactions on Electron Devices, Vol.51, No.8, August 2004,pp.1234-1240.
【非特許文献２】K.Kotani, R.Yamabi, T.Kawasaki,M.Yanagisawa, S.Yaegassi, and H.Yano, “High-Speed and Uniform Self-AlignedInGaAs/InP HBTs for 40 Gb/s Fiber Optic Communications Applications,” JapaneseJournal of Applied Physics, Vol.42, Part 1, No.4B, April 2003, pp.2352-2358.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１２〜図１４で示したＨＢＴ構造では、このような微細なレッジ部１１を、高精度に形成することは極めて困難といえる。図１５に、実際にドライエッチング法により加工したレッジ部１１の断面図を模式的に示す。一般に、ドライエッチング法は、基板１に対して垂直なメサ面を形成しやすいものとされている。しかしながら、ＩｎＰのようにインジウムを多量に含む半導体では、ドライエッチングで使用される反応性ガス（例えば、塩素など）とインジウムの反応生成物の蒸気圧が低いために、理想的なメサ形状を得ることが難しいことが知られている。例えば、図１５に示すように、順メサ形状が現れたり、メサ際においてノッチなどの異常構造１２が形成されたりする。順メサ形状は、実効的なレッジ部１１の層幅を減少させることになるので、素子の微細化を進める上で不利となる。また、ノッチなどが形成される場合は、メサ際においてベース層４までエッチングが進行してしまう恐れがあるので、残すべきレッジ層を厚めに設定して加工する必要に迫られる。以上のような理由から、薄く狭いレッジ部１１を高精度に形成することは極めて困難となる。我々の経験では、図１３に示す２段階エッチング手法を用いても、再現性や均一性の観点から、レッジ部１１の層厚は３０ｎｍ程度までしか制御できない。
【００１０】
そこで、キャップ層６を用いる代わりに、トンネリング・エミッタ層構造を採用し、ＩｎＰトンネルバリアをそのままレッジ層に適用する提案がなされている（特許文献１、非特許文献１、２参照）。図１６は、前記提案のＨＢＴ構造（以下、単に「従来の他のＨＢＴ」という）を示す図であり、図１７は、図１６記載の破線Ａ−Ａ’部におけるキャップ層９からコレクタ層３までのバンド図である。図１６に示すように、このＨＢＴ構造は、図１２に示すＨＢＴ構造のエミッタ層５、キャップ層６に代えて、ｎ型のＩｎＰからなるトンネルバリア層７、ｎ型のＩｎＧａＡｓからなるエミッタ層８を用いている。このようにすれば、ウェットエッチングにより選択的にトンネルバリア層７を暴露するだけで、レッジ部１６を形成することができる。従って、当然、メサ際においてノッチなどの異常構造が形成されることもなく、理想的なレッジ形状が実現されることになる。
【００１１】
ここで、電流輸送の観点からいえば、図１６に示す従来の他のＨＢＴは、エミッタ層８からベース層４への直接的なトンネル注入を活用することにより、ＩｎＧａＡｓ／ＩｎＰ伝導帯端不連続の影響を回避しているともいえる。このようにエミッタ層８からのトンネル注入を用いる場合、使用するトンネルバリア層７は、トンネル確率を確保するために十分薄くしておく必要がある。しかしながら、トンネルバリア層７の薄層化を進めると、高濃度に不純物が添加されたベース層４からの正孔トンネル注入が無視できなくなり、エミッタ注入効率の低下、すなわち、電流利得の低下を招く。また、トンネルバリア層７が薄いためにエミッタ接合容量が増大してしまい、ＨＢＴの高周波性能を劣化させてしまうという問題もある。図１６に示す従来の他のＨＢＴでは、こうした問題を解決するために、トンネルバリア層７と接するエミッタ層８の不純物濃度を低く抑えて、空乏化がトンネルバリア層７からエミッタ層８まで浸透するような層構造設計を実施している。
【００１２】
図１６に示す従来の他のＨＢＴは、理想的なレッジ部１６を実施する上で有利ではあるが、以下に記す別の課題が懸念される。ＨＢＴの高性能化を目指した場合、電流駆動力を向上させるために動作電流密度を増大させることが必須となる。しかしながら、トンネル注入を用いて電流密度を増大させるためには、トンネルバリア層７のより一層の薄層化や高濃度化が必要となる。場合によっては、トンネルバリア層７の層厚（すなわち、レッジ部１６の層厚）を数ｎｍ程度まで薄くする必要がある。しかしながら、外部ベース領域においてはＩｎＧａＡｓ空乏層が存在していないので、行き過ぎたトンネルバリア層７の薄層化は、ベース層４からレッジ部１６への正孔注入を促す危険性がある。そうなると、メサ際において再結合電流が発生し、電流利得の劣化を招くことになる。このように、トンネリング・エミッタ層構造を用いて高電流密度動作を目指した場合、層構造の設計マージンが小さく、最適なトンネルバリアとレッジ構造とを両立して実現することが困難と考えられる。
【００１３】
本発明は、上述の課題を解決するためになされたものであり、電流利得、高周波特性が良好であり、かつ微細化することができるヘテロ接合バイポーラトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１４】
この目的を達成するため、本発明においては、基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、前記第１の半導体層の材料としてＩｎＰが用いられており、前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、前記第１の半導体層の層厚が５ｎｍ以上１０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が３×１０１８ｃｍ−３以下であることを特徴とする。
【００１９】
また、基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、前記第１の半導体層の材料としてＩｎＰが用いられており、前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、前記第１の半導体層の層厚が１０ｎｍより大きく２０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が６×１０１７ｃｍ−３以下であることを特徴とする。
【００２０】
また、基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、前記第１の半導体層の材料としてＩｎＰが用いられており、前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、前記第１の半導体層の層厚が２０ｎｍより大きく３０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が２×１０１７ｃｍ−３以下であることを特徴とする。
【００２１】
また、基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、前記第１の半導体層の材料としてＩｎＰが用いられており、前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、前記第１の半導体層の層厚が３０ｎｍより大きく４０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が１×１０１７ｃｍ−３以下であることを特徴とする。
【００２２】
また、基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が、前記ベース層に接した第１の半導体層と前記キャップ層に接した第２の半導体層との積層構造から形成されており、前記第１の半導体層のバンドギャップが、前記第２の半導体層のバンドギャップよりも大きく、前記第１の半導体層と前記第２の半導体層とが、タイプＩ型のヘテロ接合を形成しており、前記第２の半導体層を構成する半導体が、不純物添加によって縮退しており、前記第２の半導体層が、前記第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されており、前記第１の半導体層の材料としてＩｎＰが用いられており、前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、前記第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であり、前記第１の半導体層の層厚が４０ｎｍより大きく５０ｎｍ以下であり、かつ、前記第１の半導体層の不純物濃度が６×１０１６ｃｍ−３以下であることを特徴とする。
【００２３】
これらの場合、前記第１の半導体層が、外部ベース領域におけるレッジ部を形成するために用いられていることを特徴としてもよい。
【発明の効果】
【００２４】
本発明に係るヘテロ接合バイポーラトランジスタにおいては、第２の半導体層から第１の半導体層に十分な量の伝導電子を注入させることが可能であるから、電流利得、高周波特性が良好であり、かつ微細化することができる。
【００２５】
また、第２の半導体層を、第１の半導体層に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成したときには、容易に製造することができる。
【００２６】
また、第１の半導体層の材料としてＩｎＰが用いられており、第２の半導体層の材料としてＩｎＧａＡｓが用いられており、かつ、第２の半導体層の不純物濃度が１．５×１０１９ｃｍ−３以上であるときには、フェルミ準位をＩｎＧａＡｓ／ＩｎＰ伝導帯端エネルギ障壁程度まで上昇させることができるから、十分な電流注入量を確保するとともに、電流利得の低下も防止することができる。
【００２７】
また、第１の半導体層が、外部ベース領域におけるレッジ部を形成するために用いられているときには、外部ベース領域における再結合電流を抑制することができる。
【００２８】
具体的には、第１の半導体層の層厚が５ｎｍ以上１０ｎｍ以下であり、かつ、第１の半導体層の不純物濃度が３×１０１８ｃｍ−３以下であるときには、外部ベースにおける再結合電流による電流利得低下を防止することができる。
【００２９】
また、第１の半導体層の層厚が１０ｎｍより大きく２０ｎｍ以下であり、かつ、第１の半導体層の不純物濃度が６×１０１７ｃｍ−３以下であるときには、外部ベースにおける再結合電流による電流利得低下を防止することができる。
【００３０】
また、第１の半導体層の層厚が２０ｎｍより大きく３０ｎｍ以下であり、かつ、第１の半導体層の不純物濃度が２×１０１７ｃｍ−３以下であるときには、外部ベースにおける再結合電流による電流利得低下を防止することができる。
【００３１】
また、第１の半導体層の層厚が３０ｎｍより大きく４０ｎｍ以下であり、かつ、第１の半導体層の不純物濃度が１×１０１７ｃｍ−３以下であるときには、外部ベースにおける再結合電流による電流利得低下を防止することができる。
【００３２】
また、第１の半導体層の層厚が４０ｎｍより大きく５０ｎｍ以下であり、かつ、第１の半導体層の不純物濃度が６×１０１６ｃｍ−３以下であるときには、外部ベースにおける再結合電流による電流利得低下を防止することができる。
【発明を実施するための最良の形態】
【００３３】
図１に、本発明に係るＨＢＴ構造の一例を示す。同図に示すように、このＨＢＴ構造は、図１２に示した従来のＨＢＴにおけるキャップ層６を用いる代わりに、エミッタ層を、高濃度に不純物添加することによって十分に縮退させたＩｎＧａＡｓからなるキャリア供給層１３（第２の半導体層）と、層厚と不純物濃度を最適化したＩｎＰからなるバリア層１４（第１の半導体層）から構成している。すなわち、ベース層４上にバリア層１４が形成され、バリア層１４上にキャリア供給層１３が形成され、キャリア供給層１３上にキャップ層９が形成されている。また、バリア層１４にレッジ部１５が形成され、レッジ部１５上にレッジ保護膜３１が形成されている。なお、その他の構成については、図１１と図１２に示すものと同様のため、ここでは説明を省略する。
【００３４】
また、ＨＢＴの作製方法を説明すると以下のようになる。まず、キャップ層９上に、Ｔｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉなどからなるエミッタ電極２３をリフトオフ法により形成する。次に、エミッタ電極２３をマスクにして、ＩＣＰ−ＲＩＥ法によりキャリア供給層１３の途中までエッチングする。そして、クエン酸系ウェットエッチング溶液を用いて残されたキャリア供給層１３を除去し、バリア層１４を暴露する。その後、バリア層１４（レッジ層）表面を保護するためにシリコン窒化膜を堆積し、フォトレジストをパターニングした後に、外部ベース領域のシリコン窒化膜をＲＩＥ法により除却してレッジ保護膜３１を形成する。そして、塩酸系ウェットエッチング溶液により、レッジ保護膜３１をマスクに用いてバリア層１４をエッチング除却し、レッジ部１５を完成させる。その後、ベース電極２２、コレクタメサ、コレクタ電極２１を順次形成し、素子間分離エッチングにより不要なサブコレクタ層２を除却する。そして、スピン塗布法によりＢＣＢを堆積し、ＲＩＥ法を用いてエッチバックすることによって、微細なエミッタ電極２３を暴露する。ベース電極２２やコレクタ電極２１に対しては、ＲＩＥ法によりビアホールを形成し配線との導通を図る。
【００３５】
図２は、図１記載の破線Ａ−Ａ’部におけるキャップ層９からコレクタ層３までのバンド図である。エミッタ層は、キャリア供給層１３とバリア層１４から構成されており、バリア層１４のバンドギャップがキャリア供給層１３のバンドギャップよりも大きく、また、キャリア供給層１３とバリア層１４はタイプＩ型のヘテロ接合を形成している。キャリア供給層１３におけるフェルミ準位を十分上昇させることができれば、キャリア供給層１３とバリア層１４との伝導帯端エネルギ障壁の影響は実質上消滅し、十分な量の伝導電子をバリア層１４へと注入させることが可能となる。すなわち、このようなバンド構造が実現されれば、キャップ層６を、あえて設ける必要はないことになる。また、エミッタ層からの直接的なトンネル注入を活用する必要もない。
【００３６】
以下、本発明を実施する上で重要な、キャリア供給層１３とバリア層１４の最適層構造パラメータ（層厚、不純物濃度）について、詳細に調査した結果について述べる。
【００３７】
最初に、ｎ型縮退ＩｎＧａＡｓにおけるフェルミ準位が、実際、どの程度上昇しているのかを実験的に求めた結果について説明する。ここで、ｎ型縮退ＩｎＧａＡｓは、有機金属気相成長法（ＭＯＶＰＥ法）や分子線エピタキシー法（ＭＢＥ法）などの結晶成長技術を用いることによって比較的容易に実現できる。図３（ａ）は、ｎ型ＩｎＧａＡｓの、液体窒素温度７７Ｋにおけるフォトルミネッセンス（ＰＬ）スペクトルを示したものである。使用した試料は、ＭＯＶＰＥ法を用いてＳｉドーピングを実施することによって作製している。ｎ型ドーピングにはＳｉ以外にＳｅ、Ｓを用いることができる。同図から、不純物濃度を増加しキャリア（電子）濃度を増加させると、ＰＬ発光ピーク波長が高エネルギ側にシフトしていく様子が分かる。これは、ＩｎＧａＡｓにおけるフェルミ準位が伝導帯端以上に上昇し（すなわち縮退し）、その分、発光に関与する電子の遷移エネルギが増加するためである。不純物を添加していない真性ＩｎＧａＡｓからの発光スペクトル（図３（ａ）において、キャリア濃度が、ｎ＝２．１×１０１３ｃｍ−３のもの）と比較すれば、縮退したＩｎＧａＡｓのフェルミ準位がどの程度まで上昇しているかを見積もることができる。図３（ｂ）に、このようにして見積もったフェルミ準位を、キャリア濃度の関数としてプロットしたものを示す。例えば、キャリア濃度が１．５×１０１９ｃｍ−３程度あれば、フェルミ準位は、ＩｎＧａＡｓ／ＩｎＰ伝導帯端エネルギ障壁（約２４０ｍＶ）程度まで上昇することが分かる。この発見は、まさしく、図２に示すバンド構造を実現できることを支持している。
【００３８】
次に、キャリア供給層１３の電子濃度がどの程度あれば実用的なＨＢＴ特性を実現することができるか、シミュレーションを用いて明らかにした結果について説明する。図４は、シミュレーションで用いた代表的なモデルパラメータである。ここでは、ＩｎＧａＡｓ組成としてＩｎＰに格子整合する値を用いているが、ＩｎＧａＡｓ層厚が薄ければ格子緩和が生じない範囲でＩｎＧａＡｓ組成を変化させることができる。あるいは、基板１上に格子緩和させたバッファ層を形成し、その上にＨＢＴ層構造を積層すれば、比較的広い範囲でＩｎＧａＡｓ組成を変化させることもできる。図５（ａ）、（ｂ）に、キャリア供給層１３における伝導帯端からのフェルミ準位上昇が７０ｍＶ、あるいは、２４０ｍＶのときの電流輸送特性（ガンメル・プロット）と電流利得特性を示す。ここで、バリア層厚を５０ｎｍ、バリア不純物濃度を１×１０１６ｃｍ−３と仮定している。同図から、フェルミ準位上昇が小さい場合は、コレクタ電流注入が十分ではなく、かつ、電流利得も小さいことが分かる。これは、フェルミ準位上昇が小さいと、電流注入が伝導帯端障壁における電子輸送に律則されてしまい、十分な伝導電子をバリア層１４に供給することができないためである。ある意味、伝導帯端障壁が原因で非線形な寄生抵抗が働いている状態ともいえる。また、電流利得が小さい理由は、伝導電子がレッジ部１５に対して感じるエネルギ障壁が、エミッタメサ内部のバリア層１４に対して感じるエネルギ障壁よりも十分大きな値となっていないために、キャリア供給層１３からレッジ部１５への電流注入が相対的に増加し、レッジ部１５の端や外部ベース領域における再結合電流が無視できなくなるためである。
【００３９】
図６（ａ）、（ｂ）は、ベース／エミッタ間に印加される電圧が０．９５Ｖにおけるコレクタ電流密度と、低電流領域（電流密度０．１ｍＡ／μｍ２）における電流利得を、キャリア供給層１３におけるフェルミ準位上昇量の関数としてプロットしたものである。同図から、フェルミ準位の上昇とともに電流注入量と電流利得は増加し、フェルミ準位が伝導帯端障壁を超えると、電流注入量と電流利得は飽和する様子が伺える。上述したように、フェルミ準位上昇が小さい領域では、電流注入はキャリア供給層１３とバリア層１４との界面における電子輸送に律則され、電流利得はキャリア供給層１３からレッジ部１５への漏れ電流に律則されることになる。フェルミ準位上昇が十分大きくなると、電流注入は、バリア層１４に注入された伝導電子のベース層４への熱電子放出やトンネル注入に律則されるようになり、単純に、ベース／エミッタ接合間の内蔵電位に依存して決定されるようになる。また、フェルミ準位上昇が大きくなると、伝導電子がレッジ層に対して感じるエネルギ障壁が相対的に高くなるために、レッジ層への漏れ電流が抑制される。その結果、電流利得は、エミッタメサ内部の中性領域における再結合電流で決定されるようになる。ちなみに、フェルミ準位が伝導帯端障壁を超えても電流注入量が微増しているのは、バリア層１４からベース層４へのトンネル注入成分が増加するためである。フェルミ準位が伝導帯端障壁を超えると、フェルミ準位近傍にある電子がバリア層１４に染み込むため、実効的なバリア層１４の層厚が若干縮小するわけである。以上をまとめると、実用的な電流注入特性と電流利得特性を得るには、フェルミ準位を、ＩｎＧａＡｓ／ＩｎＰ伝導帯端障壁（約２４０ｍＶ）以上まで上昇させる必要がある。これは、キャリア供給層１３の不純物濃度を、１．５×１０１９ｃｍ−３以上にすれば達成される。なお、シミュレーション上は、フェルミ準位上昇の上限値については明確な制限はない。もっとも、経験的には、４×１０１９ｃｍ−３以上のドーピングを行うと結晶品質が劣化しキャリアが補償されてしまうことが分かっている。従って、実際は、フェルミ準位上昇量としては、４００ｍＶ程度が上限ということになる。フェルミ準位を確実に伝導帯端障壁以上まで上昇させ、かつ、高濃度ドーピングによる結晶品質劣化を回避するためには、（２〜３）×１０１９ｃｍ−３程度の不純物濃度を用いることが望ましいことになる。
【００４０】
次に、バリア層１４をレッジ層に併用した場合、再結合電流を抑制する上で有効な層構造パラメータを提示する。図７（ａ）、（ｂ）は、バリア層１４の層厚が３０ｎｍ、バリア層１４の不純物濃度が１×１０１７、１×１０１８、あるいは、５×１０１８ｃｍ−３の場合の電流輸送特性（ガンメル・プロット）と電流利得性を示したものである。ここで、キャリア供給層１３におけるフェルミ準位上昇を２４０ｍＶ（不純物濃度１．５×１０１９ｃｍ−３に対応）と仮定している。同図から、バリア層１４の不純物濃度が増加すると、コレクタ電流曲線が低電圧側にシフトし、同時に、電流利得も低下することが分かる。コレクタ電流曲線が低電圧側にシフトするのは、不純物濃度の増加によってベース／エミッタ間内蔵電位が低下するためである。また、電流利得が低下するのは、不純物濃度の増加とともにレッジ部１５の空乏化が不十分となり、レッジ部１５を介した漏れ電流が発生するためである。
【００４１】
図８は、バリア層１４の層厚が１０、２０、３０、４０、あるいは、５０ｎｍのＨＢＴについて、低電流領域（電流密度０．１ｍＡ／μｍ２）における電流利得を、バリア層不純物濃度の関数としてプロットしたものである。例えば、図７と同様、バリア層１４の層厚が３０ｎｍの場合についてみると、不純物濃度が２×１０１７ｃｍ−３までは高い電流利得が確保されており、レッジ機能が有効に働いていることが分かる。しかしながら、不純物濃度が２×１０１７ｃｍ−３を超えると電流利得は減少傾向を呈するようになる。これは、不純物濃度の増加とともにレッジ部１５の空乏化が不十分となり、レッジ部１５を介した漏れ電流が発生するためである。ちなみに、電流利得の低下は、不純物濃度が１×１０１８ｃｍ−３程度で一旦緩やかになるが、不純物濃度が３×１０１８ｃｍ−３を超えると再び顕著な減少傾向を呈するようになる。電流利得の低下が一旦緩やかになるのは、レッジ部１５の層厚が限られているために、レッジ部１５を介した漏れ電流量が飽和傾向を示すためである。そして、高濃度領域において再び電流利得が低下するのは、レッジ部１５に中性領域が出現する結果、レッジ部１５がエミッタメサ内部のバリア層１４と同様の役割を果たすようになり、レッジ機能が完全に消失してしまうためである。このとき、エミッタ層の空乏化領域（あるいは、空間電荷領域）は、バリア層１４の層厚ではなくバリア層１４の不純物濃度によって決定される。
【００４２】
以上をまとめると、バリア層１４の不純物濃度には許容上限が存在し、具体的には以下の様にまとめられる。
（１）バリア層１４の層厚が１０ｎｍ以下の場合は、不純物濃度は３×１０１８ｃｍ−３以下、
（２）バリア層１４の層厚が２０ｎｍ以下の場合は、不純物濃度は６×１０１７ｃｍ−３以下
（３）バリア層１４の層厚が３０ｎｍ以下の場合は、不純物濃度は２×１０１７ｃｍ−３以下
（４）バリア層１４の層厚が４０ｎｍ以下の場合は、不純物濃度は１×１０１７ｃｍ−３以下、
そして、
（５）バリア層１４の層厚が５０ｎｍ以下の場合は、不純物濃度は６×１０１６ｃｍ−３以下
にするのが望ましい。
【００４３】
ちなみに、バリア層１４の層厚が５０ｎｍよりも大きい場合は、レッジ部１５が厚くなりすぎる結果、レッジ機能が効果的に働かなくなる。この様子は、図８において、不純物濃度１×１０１６ｃｍ−３における電流利得が、レッジ部１５の層厚の増加とともに減少していく様子からも伺い知ることができる。従って、バリア層１４の層厚を５０ｎｍ以下にするのが望ましい。また、バリア層１４の層厚が５ｎｍよりも小さい場合は、レッジ部１５において、ベース層４からの正孔注入とそれによる電流利得劣化が懸念されるようになる。従って、バリア層１４の層厚は５ｎｍ以上が望ましいことになる。
【００４４】
実際に本発明を用いる場合、最適なバリア層１４の構造パラメータをどのように決定すればよいか、一例を紹介しておく。まず、ＨＢＴを回路に応用する上で重要な動作電流密度を決めておく。この動作電流密度は、実現すべき回路の動作速度や消費電力、さらには、ＨＢＴ素子の（予想）性能などから決定されることになる。ＨＢＴの高周波性能を最大源に引き出すためには、設定した動作電流密度において、電流利得遮断周波数ｆｔが最大値を示すように各層構造を決定すればよい。エミッタ層に関していえば、バリア層１４が厚すぎると、比較的低い電流密度領域でも、空間電荷の影響でエミッタ接合容量が急激に増加したり、あるいは、微分コンダクタンスが飽和傾向を示したりする。よって、電流注入によるエミッタ充電時間の短縮効果が緩慢となり、ｆｔピークを与える電流密度は低く抑えられる。逆に、バリア層１４が薄すぎると、全体的にエミッタ接合容量は高くなるものの、比較的高い電流密度領域まで空間電荷の影響が現れなくなり、高電流注入による接合容量の増大効果が回避される。また、微分コンダクタンスも減少し続けることになる。その結果、ｆｔピークを与える電流密度は高くなってしまう。このように、あらかじめ設定した動作電流密度に対して、最適なバリア層１４の層厚が存在することになるわけである。我々が実施したシミュレーションや実験結果から、例えば、ｆｔピークが得られる電流密度として１．５ｍＡ／μｍ２を設定すると、バリア層１４の層厚は５０ｎｍ程度が最適となる。また、５ｍＡ／μｍ２を設定すると２５ｎｍ程度が最適となり、１０ｍＡ／μｍ２を設定すると１５ｎｍ程度が最適となる。さらに、１０ｍＡ／μｍ２を超える超高電流密度動作を実現する場合は、１０ｎｍ程度のバリア層１４の層厚が最適となる。バリア層１４の層厚が決定すれば、バリア層１４の不純物濃度は、前述した許容上限よりも小さくなるように設定すればよい。もしＨＢＴに対して高信頼性動作を強く求めるのならば、レッジ機能を最大限に高めるために、バリア層１４の不純物濃度を低くしておくことが望ましい。あるいは、例えば、回路の動作速度マージンを向上させるために、ＨＢＴの最大電流注入量を大目に取っておきたいのならば、バリア層１４の不純物濃度を高めに設定すればよい。不純物を添加すると、静電効果により、バリア層１４の伝導電子のトンネル注入量を増加させることができる。概算では、不純物添加を実施しない場合に比べて、電流注入量を数十％程度まで増加させることが可能である。
【００４５】
図９に、本発明を用いて実際に作製したＨＢＴの電流輸送特性（ガンメル・プロット）を示す。ここで、作製したＨＢＴの素子構造パラメータは、図４に記載されている値と同じである。ただし、キャリア供給層１３の不純物濃度は３×１０１９ｃｍ−３、バリア層１４の層厚は２５ｎｍとしている。さらに、バリア層１４には意図的な不純物添加は施しておらず、残留不純物濃度は１×１０１６ｃｍ−３程度である。図９に示す電流輸送特性から、本発明を用いて作製したＨＢＴは、１０ｍＡ／μｍ２以上の高電流密度注入が可能であり、キャリア供給層１３とバリア層１４との界面におけるＩｎＧａＡｓ／ＩｎＰ伝導帯端障壁が、寄生抵抗として働いていないことが分かる。これは、高濃度ｎ型縮退ＩｎＧａＡｓのキャリア供給層１３の有効性を直接証明するものである。
【００４６】
図１０（ａ）には、本発明を用いて作製したＨＢＴの電流利得性を示す。レッジ部１５の幅として０．２μｍと０．５μｍのものを示している。さらに同図（ｂ）には、本発明の有用性が分かるように、図１２や図１４に示す従来のＨＢＴ構造の電流利得特性を示している。ここで、従来のＨＢＴのエミッタ層５は、層厚４０ｎｍ、不純物濃度４×１０１７ｃｍ−３であり、キャップ層９とエミッタ層５との間に、層厚２０ｎｍ、不純物濃度２×１０１９ｃｍ−３のキャップ層６を設けている。また、レッジ部１１の層厚は３０ｎｍ程度としている。同図から、従来のＨＢＴでは、レッジ部１１の幅の縮小とともに電流利得特性が劣化していることが分かる。これに対して、本発明によるＨＢＴでは、レッジ部１５の幅が０．５μｍから０．２μｍに縮小しても顕著な劣化が現れていない。これは、本発明によるＨＢＴでは、レッジ層構造が意図したとおりに実現されており、かつ、再結合電流に対する抑制効果が優れていることを実証している。すなわち、本発明によるＨＢＴは、素子微細化に対して有利であることを意味している。
【００４７】
本発明は上記のとおり、キャップ層６やトンネリング・エミッタ層構造を用いる代わりに、エミッタ層を、高濃度に不純物添加することによって十分に縮退させたＩｎＧａＡｓのキャリア供給層１３と、層厚と不純物濃度を最適化したＩｎＰのバリア層１４から構成している。そして、バリア層１４をそのままレッジ層として活用している。このようにすれば、ウェットエッチングにより選択的にバリア層１４を暴露するだけで、理想的なレッジ部１５を形成することができる。また、エミッタ電流輸送が、エミッタ層からの直接的なトンネル注入ではなく、バリア層１４に注入された伝導電子の熱電子放出やトンネル注入によって実現されるため、高電流密度動作を図る上で有利となる。その結果、バリア層１４の設計パラメータに対する自由度が高くなり、最適なバリア層１４とレッジ部１５を両立して実現することが可能となる。すなわち、ＨＢＴの用途に応じて、バリア層１４の層厚を比較的広い範囲で選択することが可能である。
【００４８】
従来、キャップ層６を設けないと、伝導帯端エネルギ障壁に基づく寄生抵抗が生じてしまい、ＨＢＴの高電流注入特性や電流駆動力が劣化するものと懸念されていた。しかしながら、ＩｎＧａＡｓは、電子有効質量が小さいために比較的低いキャリア濃度でも縮退してしまうことから、さらにキャリア濃度を増加すれば、フェルミ準位が伝導帯端障壁に匹敵するほど上昇することが期待される。本発明は、この点に着目し、ｎ型縮退ＩｎＧａＡｓにおけるフェルミ準位を実験的に求め、さらに、２次元デバイスシミュレータ（Synopsys社製ＴＣＡＤ（Technology  Computer Aided Design））を使用することによって、実用的な高電流注入特性と優れたレッジ機能（再結合電流の抑制効果）を併せ持つエピタキシャル層構造パラメータを提供する。
【００４９】
上述した実施の形態から、ウェットエッチングにより選択的にバリア層１４を暴露するだけで、優れたレッジ機能（再結合電流の抑制効果）を発揮することができ、また、エミッタ電流輸送が、バリア層１４に注入された伝導電子の熱電子放出やトンネル注入によって実現されるため、実用的な高電流注入特性を有するという本発明によるＨＢＴ層構造の効果が分かる。本発明を用いることによって理想的なレッジ部１５が得られ、レッジ機能を損なうことなく素子の微細化を進めることが可能となる。すなわち、薄層化、微細化、高信頼化を両立させる上で有利となる。また、本発明によるＨＢＴ層構造は、高電流密度注入による高速動作を図る上でも有利となる。
【００５０】
また、キャリア供給層１３が、バリア層１４に対して、ウェットエッチング法により選択的に除去できるような半導体材料によって形成されているから、ＨＢＴを容易に製造することができる。
【００５１】
なお、本発明では、超高速回路を実現する上で有望なｎｐｎ型ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴについて詳細に述べたが、同様な効果は、ベース層に狭バンドギャップ材料であるＧａＡｓＳｂ系材料を用いた、ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴに対しても有効である。この場合も、本発明で示したＩｎＧａＡｓ／ＩｎＰエミッタ層構造をそのまま適用することができる。
【００５２】
さらに、本発明では、バリア層１４の材料にＩｎＰを、また、キャリア供給層１３の材料にＩｎＧａＡｓを用いた場合について詳細に述べたが、同様な効果は、バリア層材料にＩｎＡｌＰ、ＩｎＧａＰ、あるいは、ＩｎＧａＡｓＰを用いた場合に対しても有効である。また、キャリア供給層材料にＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、あるいは、ＡｌＧａＡｓＳｂを用いた場合に対しても有効である。
【００５３】
また、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００５４】
【図１】本発明に係るＨＢＴの構造を示す図である。
【図２】本発明に係るＨＢＴのバンド図である。
【図３】ｎ型ＩｎＧａＡｓのフォトルミネッセンスのスペクトルとフェルミ準位を示す図である。
【図４】本発明に係るＨＢＴにおけるモデルパラメータを示す図である。
【図５】本発明に係るＨＢＴのシミュレーション結果を示す図である。
【図６】本発明に係るＨＢＴのシミュレーション結果を示す図である。
【図７】本発明に係るＨＢＴのシミュレーション結果を示す図である。
【図８】本発明に係るＨＢＴのシミュレーション結果を示す図である。
【図９】実際に作製した、本発明に係るＨＢＴの測定結果を示す図である。
【図１０】実際に作製した、本発明に係るＨＢＴと従来のＨＢＴの測定結果を示す図である。
【図１１】従来のＨＢＴの構造を示す図である。
【図１２】従来のＨＢＴのエミッタメサ領域を示す図である。
【図１３】従来のＨＢＴの製造工程を示す図である。
【図１４】従来のＨＢＴのバンド図である。
【図１５】従来のＨＢＴのエミッタメサ領域を拡大した図である。
【図１６】従来の他のＨＢＴのエミッタメサ領域を示す図である。
【図１７】従来の他のＨＢＴのバンド図である。
【符号の説明】
【００５５】
１…基板
２…サブコレクタ層
３…コレクタ層
４…ベース層
５…エミッタ層
６…キャップ層
７…トンネルバリア層
８…エミッタ層
９…キャップ層
１１…レッジ部
１２…異常構造
１３…キャリア供給層（第２の半導体層）
１４…バリア層（第１の半導体層）
１５…レッジ部
１６…レッジ部
２１…コレクタ電極
２２…ベース電極
２３…エミッタ電極
３１…レッジ保護膜
３２…絶縁保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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