(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上にスタックされる２ｎ個のチップと、
前記基板下面に付着した外部接続端子とを含み、
前記２ｎ個のチップのそれぞれは、
ｎ個のチップ選択用パッドと、
ｎ＋１個の貫通シリコンビアと、
前記チップ選択用パッドと前記貫通シリコンビアとを接続するｎ本の再配線とを備え、
前記スタックされた各チップの前記ｎ本の再配線は、前記チップ選択用パッドと前記貫通シリコンビアとの間に、前記チップ間で互いに異なる接続構造を有するように形成されていることを特徴とする貫通シリコンビアチップスタックパッケージ。
ここで、ｎは２以上の整数である。
【請求項２】
ｎは２であり、
前記チップは、４個がスタックされていることを特徴とする請求項１に記載の貫通シリコンビアチップスタックパッケージ。
【請求項３】
前記スタックされた各チップは、２個のチップ選択用第１及び第２のパッド、３個の第１、第２及び第３の貫通シリコンビア、並びに前記チップ選択用第１及び第２のパッドと前記第１、第２及び第３の貫通シリコンビアとをチップ間で互いに異なる構造で接続するように形成された２本の再配線を備えていることを特徴とする請求項２に記載の貫通シリコンビアチップスタックパッケージ。
【請求項４】
前記第１の貫通シリコンビアは前記チップ選択用第１のパッドと第２のパッドとの間に位置するように形成され、前記第２及び第３の貫通シリコンビアはそれぞれ前記チップ選択用第１及び第２のパッドの外側に位置するように形成されていることを特徴とする請求項３に記載の貫通シリコンビアチップスタックパッケージ。
【請求項５】
前記第１、第２及び第３の貫通シリコンビアには、Ｖｓｓ又はＶｃｃ信号が印加されることを特徴とする請求項４に記載の貫通シリコンビアチップスタックパッケージ。
【請求項６】
ｎは３であり、
前記チップは、８個がスタックされていることを特徴とする請求項１に記載の貫通シリコンビアチップスタックパッケージ。
【請求項７】
前記スタックされた各チップは、３個のチップ選択用第１、第２及び第３のパッド、４個の第１、第２、第３及び第４の貫通シリコンビア、並びに前記チップ選択用第１、第２及び第３のパッドと前記第１、第２、第３及び第４の貫通シリコンビアとをチップ間で互いに異なる構造で接続するように形成された３本の再配線を備えていることを特徴とする請求項６に記載の貫通シリコンビアチップスタックパッケージ。
【請求項８】
前記第１及び第２の貫通シリコンビアは前記チップ選択用第１のパッドと第２のパッドとの間に位置するように形成され、前記第３及び第４の貫通シリコンビアは前記チップ選択用第２のパッドと第３のパッドとの間に位置するように形成されていることを特徴とする請求項７に記載の貫通シリコンビアチップスタックパッケージ。
【請求項９】
前記第１、第２、第３及び第４の貫通シリコンビアにはＶｓｓ又はＶｃｃ信号が印加されることを特徴とする請求項８に記載の貫通シリコンビアチップスタックパッケージ。
【請求項１０】
前記外部接続端子はソルダボールであることを特徴とする請求項１乃至９のいずれか１項に記載の貫通シリコンビアチップスタックパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチップスタックパッケージに係り、より詳しくは、チップ選択が容易な貫通シリコンビアチップスタックパッケージに関するものである。
【背景技術】
【０００２】
半導体集積回路に対するパッケージング技術は、小型化についての要求及び実装効率性を満足させるため、持続的に発展してきた。最近では電気／電子製品の小型化及び高性能化が要求されることによって、「スタック」についての多様な技術が開発されている。
【０００３】
半導体産業で所謂「スタック」とは、少なくとも２個以上のチップ又はパッケージを垂直に積み上げる技術を指し、このようなスタック技術によれば、メモリ素子の場合は、半導体集積工程で実現可能なメモリ容量の２倍以上のメモリ容量を有する製品を実現でき、また実装面積使用の効率性を高めることができる。
【０００４】
図１は、従来のチップスタックパッケージを示す断面図である。図示するように、チップ１１０が基板１２０上に接着剤１３０を媒介としてスタックされており、各チップ１１０はワイヤー１４０を通じて基板１２０と電気的に接続されている。スタックされたチップ１１０及びワイヤー１４０を含む基板１２０の上部面は、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）などの封止剤１５０で密封されており、前記基板１２０の下面には、外部回路への実装手段として、ソルダボール１６０が付着している。
【０００５】
図１において、図面符号１１２はパッドを、１２２は電極端子を、１２４はボールランドを、１２６は回路配線をそれぞれ示す。
【０００６】
ところで、従来のチップスタックパッケージは、各チップへの信号接続がワイヤーによって行われるため、速度が遅くなるという短所があり、また、ワイヤーボンディングのために基板に追加面積が要求されるため、パッケージのサイズが拡大される短所があり、さらに、各チップのボンディングパッドにワイヤーボンディングを行うためのギャップが要求されるため、パッケージの全体高さが高くなる短所がある。
【０００７】
そこで、前記の従来チップスタックパッケージでの短所を克服するために、貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；以下、「ＴＳＶ」という）を用いたチップスタックパッケージ構造が提案された。図２はＴＳＶチップスタックパッケージを示す断面図である。図示するように、ＴＳＶチップスタックパッケージ２００は、各チップ２１０にホールを形成し、前記ホール内に導電膜を埋め込むことによってＴＳＶ２７０を形成して、チップ２１０間の電気的接続が前記ＴＳＶ２７０によって行われるようにしたものである。
【０００８】
図２において、図面符号２１２はパッドを、２２０は基板を、２２２は電極端子を、２２４はボールランドを、２２６は回路配線を、そして２６０はソルダボールをそれぞれ示す。
【０００９】
このようなＴＳＶチップスタックパッケージは、基板に電気的接続のための追加面積が不要であり、またチップ間ワイヤーボンディングのためのギャップも不要であり、さらにチップへの信号接続長さが短いので、従来のチップスタックパッケージよりも全体サイズ及び高さを小さくすることができ、さらにチップの動作速度を向上させることができるという長所を有する。
【００１０】
一方、図１のような構造でＮＡＮＤフラッシュメモリチップをスタックして実現したチップスタックパッケージの場合、素子動作中のチップ選択は、図３に示すように、各チップ３１０ａ、３１０ｂのチップ選択用パッドに対するワイヤーボンディングを、互いに異なるようにして基板（図示せず）の電極端子３２２ａ、３２２ｂ、すなわちＶｃｃ端子及びＶｓｓ端子に接続させれば可能になる。
【００１１】
しかしながら、ＴＳＶチップスタックパッケージ構造では、接続がワイヤーボンディングでないため、実質的に素子動作中には特定チップの選択が不可能である。従って、ＴＳＶチップスタックパッケージの場合、チップ選択のための新しい接続構造が必要である。
【００１２】
また、既存のチップスタックパッケージは、詳細には示して説明しないが、スタックされるチップの数が増えるほどチップ選択用パッドの数を増加させる方法で、チップ選択が行われるようにしている。
【００１３】
ところが、この場合には単位チップに備えられるパッド数の増加に応じてチップサイズを拡大させるより外はなく、そのため、パッケージ自体は勿論、製品の軽薄短小化が阻害される。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記のような従来技術の問題点を解決するために、本発明は、素子動作中にもチップ選択が容易なようにしたＴＳＶチップスタックパッケージを提供することを目的とする。
【００１５】
また、本発明は、チップサイズを拡大することなく多数のチップスタックを達成できるＴＳＶチップスタックパッケージを提供することを他の目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明の一実施例のＴＳＶチップスタックパッケージは、基板と、前記基板上にスタックされる２ｎ個のチップと、前記基板下面に付着した外部接続端子とを含み、前記２ｎ個のチップのそれぞれは、ｎ個のチップ選択用パッドと、ｎ＋１個の貫通シリコンビアと、前記チップ選択用パッドと前記貫通シリコンビアとを接続するｎ本の再配線とを備え、前記スタックされた各チップの前記ｎ本の再配線は、前記チップ選択用パッドと前記貫通シリコンビアとの間に、前記チップ間で互いに異なる接続構造を有するように形成されていることを特徴とする。ここで、ｎは２以上の整数である。
【００１７】
ｎは２であり、前記チップは、４個がスタックされる。
前記スタックされた各チップは、２個のチップ選択用第１及び第２のパッド、３個の第１、第２及び第３の貫通シリコンビア、並びに前記チップ選択用第１及び第２のパッドと前記第１、第２及び第３の貫通シリコンビアとをチップ間で互いに異なる構造で接続するように形成された２本の再配線を備える。
【００１８】
前記第１の貫通シリコンビアは前記チップ選択用第１のパッドと第２のパッドとの間に位置するように形成され、前記第２及び第３の貫通シリコンビアはそれぞれ前記チップ選択用第１及び第２のパッドの外側に位置するように形成される。
【００１９】
前記第１、第２及び第３の貫通シリコンビアには、Ｖｓｓ又はＶｃｃ信号が印加される。
【００２０】
ｎは３であり、前記チップは、８個がスタックされる。
前記スタックされた各チップは、３個のチップ選択用第１、第２及び第３のパッド、４個の第１、第２、第３及び第４の貫通シリコンビア、並びに前記チップ選択用第１、第２及び第３のパッドと前記第１、第２、第３及び第４の貫通シリコンビアとをチップ間で互いに異なる構造で接続するように形成された３本の再配線を備える。
【００２１】
前記第１及び第２の貫通シリコンビアは前記チップ選択用第１のパッドと第２のパッドとの間に位置するように形成され、前記第３及び第４の貫通シリコンビアは前記チップ選択用第２のパッドと第３のパッドとの間に位置するように形成される。
【００２２】
前記第１、第２、第３及び第４の貫通シリコンビアにはＶｓｓ又はＶｃｃ信号が印加される。
前記外部接続端子はソルダボールである。
【発明の効果】
【００２３】
本発明は、チップ選択用パッドとＴＳＶとの間を接続する再配線を、スタックされたチップ間で互いに異なる接続構造を有するように形成することによって、素子動作中にもチップ選択が容易に行われるＴＳＶチップスタックパッケージを実現することができる。従って、本発明は、ＴＳＶチップスタックパッケージ構造を採用することによって、パッケージの全体サイズ及び高さが小さくなって動作速度が向上するという長所に加えて、チップ選択が容易であるという長所を有するため、高性能の製品を実現することができる。
【００２４】
また、本発明は、ＴＳＶとチップ選択パッドとの間の接続構造を互いに異なるようにすることによってチップ選択が行われるようにするので、各チップに備えられるチップ選択用パッドの数を増加させる必要がなくなって、チップ選択用パッド数の増加によるチップサイズ拡大を防止することができ、その結果、パッケージ自体及び製品のサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００２５】
本発明は、少なくとも２個以上のチップ選択用パッドを有するチップそれぞれにＴＳＶを形成し、前記ＴＳＶとチップ選択用パッドとを接続する２本以上の再配線を形成して、前記ＴＳＶを用いてチップをスタックする。この時、前記各チップの再配線は、スタックされたチップ間で、ＴＳＶとチップ選択用パッドとの間の接続が互いに異なる接続構造を有するように形成する。
【００２６】
このようにすれば、スタックされたチップは、ＴＳＶとチップ選択用パッドとの間に互いに異なる接続構造を有するようになるため、再配線を含むＴＳＶへの印加信号を互いに異なるようにすることによって、素子動作中にもチップ選択を容易に行うことができる。
【００２７】
従って、本発明は、ＴＳＶチップスタックパッケージ構造を採用することによって、パッケージの全体サイズ及び高さが小さくなって動作速度が向上するという長所に加えて、チップ選択が容易であるという長所を有するため、高性能の製品を実現することができる。また、本発明は、ＴＳＶとチップ選択パッドとの間の接続構造を互いに異ならせてチップをスタックするので、チップ選択用パッドの数を増加させる必要がなく、これによりチップ選択用パッド数の増加によるチップサイズ拡大を防止することができる。
【００２８】
以下、添付した図面を参照して本発明の実施例によるＴＳＶチップスタックパッケージを詳細に説明する。
【００２９】
図４は、本発明の一実施例によるＴＳＶチップスタックパッケージを示す断面図であり、図５は、本発明の一実施例によるＴＳＶチップスタックパッケージでのチップ選択方法を説明するための、図４のＡ部分についての拡大図である。
【００３０】
図示するように、本発明によるＴＳＶチップスタックパッケージ４００は、基板４２０上に４個のチップ４１０ａ〜４１０ｄが、各チップ４１０ａ〜４１０ｄに備えられたＴＳＶ４７０ａ、４７０ｂ、４７０ｃが互いにコンタクトされるようにスタックされ、前記基板４２０の下面に、外部接続端子としてソルダボール４６０が付着した構造である。ここで、前記基板４２０は、上面に配置される電極端子４２２と、下面に配置されるボールランド４２４とを含む回路配線４２６を備える。
【００３１】
前記チップ４１０ａ〜４１０ｄは、４、８、１６、３２のように２n（ｎは２以上の整数）個、例えば４個がスタックされる。また、前記スタックされたチップ４１０ａ〜４１０ｄのそれぞれは、チップ選択用の第１のパッド（ＣＳ１）４１２と第２のパッド（ＣＳ２）４１４とを備える。
【００３２】
前記ＴＳＶ４７０ａ、４７０ｂ、４７０ｃは、前記チップ選択用第１のパッド４１２と第２のパッド４１４との間に位置するように形成された第１のＴＳＶ４７０ａ、並びに、前記第１のパッド４１２と第２のパッド４１４それぞれの外側部分に位置するように形成された第２のＴＳＶ４７０ｂ及び第３のＴＳＶ４７０ｃを含む。
【００３３】
前記スタックされたチップ４１０ａ〜４１０ｄのそれぞれには、前記チップ選択用第１のパッド４１２及び第２のパッド４１４とＴＳＶ４７０ａ、４７０ｂ、４７０ｃとの間を相互接続させる再配線４８０が形成される。前記再配線４８０は、３個のＴＳＶ４７０ａ、４７０ｂ、４７０ｃのうちの２個だけが第１のパッド４１２及び第２のパッド４１４に接続されるように形成され、特に、スタックされた各チップ４１０ａ〜４１０ｄ間で第１のパッド４１２及び第２のパッド４１４への接続構造が互いに異なるように形成される。
【００３４】
例えば、最下部に配置される第１のチップ４１０ａは、その再配線４８０が、第１のＴＳＶ４７０ａと第１のパッド４１２及び第２のパッド４１４とを接続するように形成され、前記第１のチップ４１０ａ上に配置される第２のチップ４１０ｂは、その再配線４８０が、第１のＴＳＶ４７０ａと第１のパッド４１２とを接続し、第３のＴＳＶ４７０ｃと第２のパッド４１４とを接続するように形成され、前記第２のチップ４１０ｂ上に配置される第３のチップ４１０ｃは、その再配線４８０が、第１のＴＳＶ４７０ａと第２のパッド４１４とを接続し、第２のＴＳＶ４７０ｂと第１のパッド４１２とを接続するように形成され、最上部に配置される第４のチップ４１０ｄは、その再配線４８０が、第２のＴＳＶ４７０ｂと第１のパッド４１２とを接続し、第３のＴＳＶ４７０ｃと第２のパッド４１４とを接続するように形成される。
【００３５】
このように、本発明の一実施例によるＴＳＶチップスタックパッケージ４００は、各チップ４１０ａ〜４１０ｄの第１のパッド４１２及び第２のパッド４１４が、第１乃至第３のＴＳＶ４７０ａ、４７０ｂ、４７０ｃ及びチップ４１０ａ、４１０ｂ、４１０ｃ、４１０ｄ毎に相違するように形成された再配線４８０を通じて、基板４２０のＶｃｃ端子及びＶｓｓ端子と接続され、前記Ｖｃｃ端子とＶｓｓ端子とを通じてＶｃｃ信号及びＶｓｓ信号が印加されて、チップ選択が行われる。
【００３６】
例えば、図５に示すように、第１のＴＳＶ４７０ａにだけＶｃｃ信号が印加される場合には、第１のチップ４１０ａが選択され、第１のＴＳＶ４７０ａ及び第２のＴＳＶ４７０ｂにＶｃｃ信号及びＶｓｓ信号がそれぞれ印加される場合には、第３のチップ４１０ｃが選択され、第１のＴＳＶ４７０ａ及び第３のＴＳＶ４７０ｃにＶｃｃ信号及びＶｓｓ信号がそれぞれ印加される場合には、第２のチップ４１０ｂが選択され、第２のＴＳＶ４７０ｂ及び第３のＴＳＶ４７０ｃの双方にＶｓｓ信号が印加される場合には、第４のチップ４１０ｄが選択される。
【００３７】
このように、本発明の一実施例によるＴＳＶチップスタックパッケージは、従来のワイヤーボンディングを用いてスタックしたチップの選択方式と同様に、再配線を含むＴＳＶに印加される信号を、スタックされたチップ間で相違させることによって、素子動作中に、チップ選択を容易に行うことができる。従って、本発明は、ＴＳＶを用いてチップをスタックしながらも、チップ選択手段を備えた構造であることによって、動作中にもチップ選択が容易なＴＳＶチップスタックパッケージを実現することができる。
【００３８】
図６及び図７は本発明の他の実施例によるＴＳＶチップスタックパッケージ、及びチップ選択方法を説明するための図であって、これを説明すれば次の通りである。
【００３９】
図６を参照すれば、本発明の他の実施例によるＴＳＶチップスタックパッケージ６００は、電極端子６２２及びボールランド６２４を含む回路配線６２６が備えられた基板６２０上に、８個のチップ６１０ａ〜６１０ｈが、各チップ６１０ａ〜６１０ｈに備えられたＴＳＶ６７０ａ〜６７０ｄが互いにコンタクトされるようにスタックされ、前記基板６２０下面のボールランド６２４に、外部接続端子としてソルダボール６６０が付着して構成される。
【００４０】
前記スタックされたチップ６１０ａ〜６１０ｈのそれぞれは、チップ選択用の第１のパッド（ＣＳ１）６１２、第２のパッド（ＣＳ２）６１４及び第３のパッド（ＣＳ３）６１６を備え、また前記第１のパッド６１２と第２のパッド６１４との間及び前記第２のパッド６１４と第３のパッド６１６との間にそれぞれ形成された、第１乃至第４のＴＳＶ６７０ａ〜６７０ｄを備える。
【００４１】
さらに、スタックされたチップ６１０ａ〜６１０ｈのそれぞれには、第１乃至第３のパッド６１２、６１４、６１６と第１乃至第４のＴＳＶ６７０ａ〜６７０ｄとを接続する再配線６８０が備えられる。前記再配線６８０は、スタックされたチップ６１０ａ〜６１０ｈ間で互いに異なる接続構造によって、第１乃至第３のパッド６１２、６１４、６１６と第１乃至第４のＴＳＶ６７０ａ〜６７０ｄとを接続するように形成される。
【００４２】
例えば、第１のチップ６１０ａの再配線６８０は、第２のＴＳＶ６７０ｂと第１のパッド６１２、第４のＴＳＶ６７０ｄと第２のパッド６１４、第３のＴＳＶ６７０ｃと第３のパッド６１６を接続するように形成される。第２のチップ６１０ｂの再配線６８０は、第２のＴＳＶ６７０ｂと第１のパッド６１２、第４のＴＳＶ６７０ｄと第２のパッド６１４、第４のＴＳＶ６７０ｄと第３のパッド６１６を接続するように形成される。第３のチップ６１０ｃの再配線６８０は、第２のＴＳＶ６７０ｂと第１のパッド６１２、第３のＴＳＶ６７０ｃと第２のパッド６１４、第３のＴＳＶ６７０ｃと第３のパッド６１６を接続するように形成される。第４のチップ６１０ｄの再配線６８０は、第２のＴＳＶ６７０ｂと第１のパッド６１２、第３のＴＳＶ６７０ｃと第２のパッド６１４、第４のＴＳＶ６７０ｄと第３のパッド６１６を接続するように形成される。
【００４３】
第５のチップ６１０ｅの再配線６８０は、第１のＴＳＶ６７０ａと第１のパッド６１２、第４のＴＳＶ６７０ｄと第２のパッド６１４、第３のＴＳＶ６７０ｃと第３のパッド６１６を接続するように形成される。第６のチップ６１０ｆの再配線６８０は、第１のＴＳＶ６７０ａと第１のパッド６１２、第４のＴＳＶ６７０ｄと第２のパッド６１４、第４のＴＳＶ６７０ｄと第３のパッド６１６を接続するように形成される。第７のチップ６１０ｇの再配線６８０は、第１のＴＳＶ６７０ａと第１のパッド６１２、第３のＴＳＶ６７０ｃと第２のパッド６１４、第３のＴＳＶ６７０ｃと第３のパッド６１６を接続するように形成される。第８のチップ６１０ｈの再配線６８０は、第１のＴＳＶ６７０ａと第１のパッド６１２、第３のＴＳＶ６７０ｃと第２のパッド６１４、第４のＴＳＶ６７０ｄと第３のパッド６１６を接続するように形成される。
【００４４】
このように、本発明の他の実施例によるＴＳＶチップスタックパッケージ６００は、各チップ６１０ａ〜６１０ｈの第１乃至第３のパッド６１２、６１４、６１６が、第１乃至第４のＴＳＶ６７０ａ〜６７０ｄ及びチップ６１０ａ〜６１０ｈ毎に相違するように形成された再配線６８０を通じて、基板６２０のＶｃｃ端子及びＶｓｓ端子と接続され、前記Ｖｃｃ端子とＶｓｓ端子を通じてＶｃｃ信号及びＶｓｓ信号が印加されて、チップ選択が行われるようになる。
【００４５】
例えば、図７に示すように、第１のパッド６１２にＶｃｃ信号が印加され、第２のパッド６１４にＶｃｃ信号が印加され、第３のパッド６１６にＶｓｓ信号が印加される場合には、第１のチップ６１０ａが選択され、第１のパッド６１２にＶｃｃ信号が印加され、第２のパッド６１４にＶｃｃ信号が印加され、第３のパッド６１６にもＶｃｃ信号が印加される場合には、第２のチップ６１０ｂが選択され、第１のパッド６１２にＶｃｃ信号が印加され、第２のパッド６１４にＶｓｓ信号が印加され、第３のパッド６１６にもＶｓｓ信号が印加される場合には、第３のチップ６１０ｃが選択され、第１のパッド６１２にＶｃｃ信号が印加され、第２のパッド６１４にＶｓｓ信号が印加され、第３のパッド６１６にＶｃｃ信号が印加される場合には、第４のチップ６１０ｄが選択される。
【００４６】
また、第１のパッド６１２にＶｓｓ信号が印加され、第２のパッド６１４にＶｃｃ信号が印加され、第３のパッド６１６にＶｓｓ信号が印加される場合には、第５のチップ６１０ｅが選択され、第１のパッド６１２にＶｓｓ信号が印加され、第２のパッド６１４にＶｃｃ信号が印加され、第３のパッド６１６にもＶｃｃ信号が印加される場合には、第６のチップ６１０ｆが選択され、第１のパッド６１２にＶｓｓ信号が印加され、第２のパッド６１４にＶｓｓ信号が印加され、第３のパッド６１６にもＶｓｓ信号が印加される場合には、第７のチップ６１０ｇが選択され、第１のパッド６１２にＶｓｓ信号が印加され、第２のパッド６１４にＶｓｓ信号が印加され、第３のパッド６１６にＶｃｃ信号が印加される場合には、第８のチップ６１０ｈが選択される。
【００４７】
本発明のこの実施例によるＴＳＶチップスタックパッケージも、先の実施例のそれと同様に、再配線を含むＴＳＶに印加される信号をスタックされたチップ間で相違させることによって、素子動作中に、チップ選択を容易に行うことができる。特に、本発明のこの実施例によるＴＳＶチップスタックパッケージは、チップ選択用パッドの数を増加させる方式ではなく、チップ選択用パッドの間に２個のＴＳＶを設け、再配線による接続構造がチップ毎に相違するように構成するため、チップ選択用パッドの数を増加させる必要がなく、これによってチップサイズの拡大を防止することができる。
【００４８】
以上のように、本発明は、チップ選択用パッドとＴＳＶとの間を接続する再配線を、スタックされたチップ間で互いに異なる接続構造を有するように形成することによって、素子動作中にもチップ選択が容易に行われるＴＳＶチップスタックパッケージを実現することができる。従って、本発明は、ＴＳＶチップスタックパッケージ構造を採用することによって、パッケージの全体サイズ及び高さが小さくなって動作速度が向上するという長所に加えて、チップ選択が容易であるという長所を有するため、高性能の製品を実現することができる。
【００４９】
以上、ここでは本発明を特定の実施例に関連して示して説明したが、本発明はそれに限定されるものではなく、特許請求の範囲に記載した本発明の精神と分野を離脱しない限度内で本発明が多様に改造及び変形できるということを、当業者は容易に理解することができる。
【図面の簡単な説明】
【００５０】
【図１】従来のチップスタックパッケージを示す断面図である。
【図２】貫通シリコンビアチップスタックパッケージを示す断面図である。
【図３】従来のチップスタックパッケージでのチップ選択方法を説明するための図である。
【図４】本発明の一実施例による貫通シリコンビアチップスタックパッケージを示す断面図である。
【図５】本発明の一実施例による貫通シリコンビアチップスタックパッケージのチップ選択方法を説明するための、図４のＡ部分についての拡大図である。
【図６】本発明の他の実施例による貫通シリコンビアチップスタックパッケージを示す断面図である。
【図７】本発明の他の実施例による貫通シリコンビアチップスタックパッケージのチップ選択方法を説明する図である。
【符号の説明】
【００５１】
４００、６００  貫通シリコンビア（ＴＳＶ）チップスタックパッケージ
４１０ａ、６１０ａ  第１のチップ
４１０ｂ、６１０ｂ  第２のチップ
４１０ｃ、６１０ｃ  第３のチップ
４１０ｄ、６１０ｄ  第４のチップ
６１０ｅ  第５のチップ
６１０ｆ  第６のチップ
６１０ｇ  第７のチップ
６１０ｈ  第８のチップ
４１２、６１２  第１のパッド
４１４、６１４  第２のパッド
６１６  第３のパッド
４２０、６２０  基板
４２２、６２２  電極端子
４２４、６２４  ボールランド
４２６、６２６  回路配線
４６０、６６０  ソルダボール
４８０、６８０  再配線
４７０ａ、４７０ｂ、４７０ｃ、６７０ａ、６７０ｂ、６７０ｃ、６７０ｄ  貫通シリコンビア（ＴＳＶ）
【図１】
0005134307.tif 000002
【図２】
0005134307.tif 000003
【図３】
0005134307.tif 000004
【図４】
0005134307.tif 000005
【図５】
0005134307.tif 000006
【図６】
0005134307.tif 000007
【図７】
0005134307.tif 000008