(57)【特許請求の範囲】
【請求項１】
セラミック基板上にガラス層を印刷により選択的に形成する工程と、
前記ガラス層を焼成する工程と、
前記焼成した前記ガラス層上に金属電極及び誘電体層からなるキャパシタを形成する工程と、
を有し、
前記キャパシタを形成する工程は、
前記ガラス層の上面に下部金属層を形成する工程と、
前記下部金属層の上面に誘電体層を形成する工程と、
前記誘電体層の上面に上部金属層を形成する工程と、
を含み、
前記下部金属層を形成する工程は、前記ガラス層と前記下部金属層の大きさが同じになるように前記下部金属層の形成を行い、
前記ガラス層は、前記セラミック基板の主成分と同じ酸化物を含むことを特徴とする電子部品の製造方法。
【請求項２】
前記ガラス層を選択的に形成する工程は、前記セラミック基板上において前記キャパシタを形成しない領域には前記ガラス層を形成しないことを特徴とする請求項１に記載の電子部品の製造方法。
【請求項３】
前記セラミック基板は貫通電極を有し、
前記ガラス層を形成する工程は、前記貫通電極上に前記ガラス層の形成を行わないことを特徴とする請求項１または２に記載の電子部品の製造方法。
【請求項４】
前記セラミック基板を焼成する工程をさらに有し、
前記ガラス層を焼成する工程は前記セラミック基板を焼成する工程と同時に行うことを特徴とする請求項１から３のうちいずれか１項に記載の電子部品の製造方法。
【請求項５】
前記セラミック基板を焼成する工程をさらに有し、
前記ガラス層を焼成する工程は前記セラミック基板を焼成する工程の後に行うことを特徴とする請求項１から３のうちいずれか１項に記載の電子部品の製造方法。
【請求項６】
前記セラミック基板は多層セラミック基板であることを特徴とする請求項１から５のうちいずれか１項に記載の電子部品の製造方法。
【請求項７】
前記セラミック基板上にスパイラル状の第１コイルを形成する工程と、
前記第１コイル上方に空隙を介し離間してスパイラル状の第２コイルを形成する工程と、
をさらに有することを特徴とする請求項１から６のうちいずれか１項に記載の電子部品の製造方法。
【請求項８】
セラミック基板と、
前記セラミック基板上に選択的に形成されたガラス層と、
前記ガラス層の上面に形成され、金属電極及び誘電体層からなるキャパシタと、を具備し、
前記キャパシタは、
前記ガラス層の上面に形成された下部金属層と、
前記下部金属層の上面に形成された誘電体層と、
前記誘電体層の上面に形成された上部金属層と、
を含み、
前記下部金属層の大きさは前記ガラス層と同じであり、
前記ガラス層は、前記セラミック基板の主成分と同じ酸化物を含み、
前記ガラス層は、前記セラミック基板上において前記キャパシタが形成されない領域には形成されていないことを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品に関し、特にセラミック基板上にキャパシタが形成された電子部品及びその製造方法に関する。
【０００２】
携帯電話やワイヤレスＬＡＮ等のＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）システムでは、各デバイス間の信号伝達のために位相の調整が必要である。このため、各デバイスの入出力部にはインダクタやキャパシタで構成された受動素子が配置され、位相の調整が行われる。これらの受動素子は、実装密度向上のため集積型受動素子（ＩＰＤ：Ｉｎｔｅｇｒａｔｅｄ  Ｐａｓｓｉｖｅ  Ｄｅｖｉｃｅ）として形成される。
【０００３】
近年、システムの小型化や低背化のため、システムに搭載されるＩＰＤにも小型化及び低背化が要求されている。これらの要求に応えるための方法の１つとして、セラミックからなるパッケージ基板の表面にＩＰＤを形成し、その上に各種の電子デバイスを実装する構造が提案されている。
【０００４】
特許文献１及び２には、セラミック基板上に受動素子を形成する技術が開示されている。また、特許文献３及び４には、セラミック基板上にコーティング層を形成する技術が開示されている。
【特許文献１】特開２００６−１５７７３８号公報
【特許文献２】特開２００７−６７２３６号公報
【特許文献３】特開２００７−３１２４２号公報
【特許文献４】特開２００７−１２３４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
セラミック基板の表面は凹凸が激しいため、表面に形成される受動素子の信頼性が課題となる。ＩＰＤの構成要素のひとつであるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型キャパシタをセラミック基板の表面に形成する場合、キャパシタの下部電極と基板との密着性が低いと、加熱の際に金属電極が基板から剥離してしまう。また、基板表面が平坦でないと、キャパシタの上下の金属電極同士が接触あるいは誘電体膜の薄さから耐電圧が低下してショートする場合がある。
【０００６】
セラミック基板の表面の凹凸は、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）等によりコーティングを施すことで平滑化することができる。しかし、ＳＯＧでは焼成時に発生するセラミック基板全体の反りを解消することはできず、キャパシタとの密着性を向上させるには不十分である。セラミック基板の反りは表面を研磨することにより解消することができるが、工程数が増えるためコストアップの原因となる。
【０００７】
本発明は上記課題に鑑みなされたものであり、キャパシタが形成される領域の平坦性と、セラミック基板及びキャパシタ間の密着性との両方を向上させることにより、信頼性を高めた電子部品及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、セラミック基板上にガラス層を印刷により選択的に形成する工程と、前記ガラス層を焼成する工程と、前記焼成した前記ガラス層上に金属電極及び誘電体層からなるキャパシタを形成する工程と、を有し、前記キャパシタを形成する工程は、前記ガラス層の上面に下部金属層を形成する工程と、前記下部金属層の上面に誘電体層を形成する工程と、前記誘電体層の上面に上部金属層を形成する工程と、を含み、前記下部金属層を形成する工程は、前記ガラス層と前記下部金属層の大きさが同じになるように前記下部金属層の形成を行い、前記ガラス層は、前記セラミック基板の主成分と同じ酸化物を含むことを特徴とする電子部品の製造方法である。本発明によれば、セラミック基板上においてキャパシタを形成すべき領域にガラス層を選択的に形成し、そのガラス層上にキャパシタを形成するため、キャパシタが形成される領域の平坦性を高めるとともに、セラミック基板とキャパシタとの密着性を向上させることができる。
【０００９】
上記構成において、前記ガラス層を選択的に形成する工程は、前記セラミック基板上において前記キャパシタを形成しない領域には前記ガラス層を形成しない構成とすることができる。
【００１０】
上記構成において、前記セラミック基板は貫通電極を有し、前記ガラス層を形成する工程は、前記貫通電極上に前記ガラス層の形成を行わない構成とすることができる。この構成によれば、貫通電極の表面がガラス層で覆われることがないため、製造工程を簡略化することができる。
【００１１】
上記構成において、前記キャパシタを形成する工程は、前記ガラス層の上面に下部金属層を形成する工程と、前記下部金属層の上面に誘電体層を形成する工程と、前記誘電体層の上面に上部金属層を形成する工程と、を含む構成とすることができる。
【００１２】
上記構成において、前記下部金属層を形成する工程は、前記ガラス層の上面全体に前記下部金属層を形成する構成とすることができる。
【００１３】
上記構成において、前記セラミック基板を焼成する工程をさらに有し、前記ガラス層を焼成する工程は前記セラミック基板を焼成する工程と同時に行う構成とすることができる。
【００１４】
上記構成において、前記セラミック基板を焼成する工程をさらに有し、前記ガラス層を焼成する工程は前記セラミック基板を焼成する工程の後に行う構成とすることができる。
【００１５】
上記構成において、前記セラミック基板は多層セラミック基板である構成とすることができる。
【００１６】
上記構成において、前記ガラス層は、前記セラミック基板の主成分と同じ酸化物を含む構成とすることができる。この構成によれば、セラミック基板とガラス層との密着性を向上させることができる。
【００１７】
上記構成において、前記セラミック基板上にスパイラル状の第１コイルを形成する工程と、前記第１コイル上方に空隙を介し離間してスパイラル状の第２コイルを形成する工程と、をさらに有する工程とすることができる。
【００１８】
本発明は、セラミック基板と、前記セラミック基板上に選択的に形成されたガラス層と、前記ガラス層の上面に形成され、金属電極及び誘電体層からなるキャパシタと、を具備し、前記キャパシタは、前記ガラス層の上面に形成された下部金属層と、前記下部金属層の上面に形成された誘電体層と、前記誘電体層の上面に形成された上部金属層と、を含み、前記下部金属層の大きさは前記ガラス層と同じであり、前記ガラス層は、前記セラミック基板の主成分と同じ酸化物を含み、前記ガラス層は、前記セラミック基板上において前記キャパシタが形成されない領域には形成されていないことを特徴とする電子部品である。本発明によれば、キャパシタが形成される領域の平坦性を高めるとともに、セラミック基板とキャパシタとの密着性を向上させることができる。
【発明の効果】
【００１９】
本発明によれば、セラミック基板上にキャパシタが形成された電子部品において、キャパシタが形成される領域の平坦性を高めるとともに、セラミック基板とキャパシタとの密着性を向上させることで、電子部品の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００２１】
図１〜図７は実施例１に係る電子部品に使用されるセラミック基板の製造方法を示した図である。図１（ａ）及び（ｂ）を参照に、グリーンシート１０を所定の大きさに切断する。グリーンシート１０は、例えばアルミナ（Ａｌ２Ｏ３）及びガラス（ＳｉＯ２）の混合物を用いて形成することができる。また、これらの代わりにチタン酸化物（ＴｉＯ２）またはカルシウム酸化物（ＣａＯ）等の金属酸化物を用いてもよい。
【００２２】
図２（ａ）及び図２（ｂ）を参照に、グリーンシート１０にパンチングを行い、貫通孔１１を形成する。図３（ａ）及び図３（ｂ）を参照に、貫通孔１１に金属を充填し貫通電極１２を形成する。図４（ａ）及び図４（ｂ）を参照に、グリーンシート１０の表面に金属配線１３を形成する。貫通電極１２及び金属配線１３には、例えばＡｇ、Ａｕ、Ｃｕ等の金属を用いることができる。
【００２３】
図５（ａ）及び図５（ｂ）を参照に、このようにして形成された複数のグリーンシート１０ａ〜１０ｃを積層し、多層のセラミック基板２０を形成する。複数のグリーンシート１０ａ〜１０ｃは、内部に形成された貫通電極１２や表面に形成された金属配線１３により互いに電気的に接続されている。例えば図５（ｂ）を参照に、貫通電極１２ａ、１２ｂ及び１２ｃは、グリーンシート１０ｂの表面配線１６ｂ及びグリーンシート１０ｃの表面配線１６ｃを介して互いに電気的に接続されている。図６（ａ）及び図６（ｂ）を参照に、積層後のグリーンシート１０ａ〜１０ｃを所望の形に整形する。整形は、例えばグリーンシート１０ａ〜１０ｃをくり抜くことにより行うことができる。
【００２４】
図７（ａ）及び図７（ｂ）を参照に、最上層のグリーンシート１０ａの表面に、ガラス層１４を選択的に形成する。ガラス層１４は、後の工程においてキャパシタ４０（図９（ｄ）にて図示）を形成すべき領域に形成する。ガラス層１４の厚さは例えば５μｍ〜６μｍとすることができるが、より厚みを大きくする場合には例えば１０μｍ以上とすることもできる。その後、ガラス層１４をグリーンシート１０ａ〜１０ｃと共に、例えば８００℃〜９００℃の温度で焼成する。貫通電極１２ａの上面は、焼成時の応力によりグリーンシート１０の表面に突出する。以上の工程により、実施例１で使用されるセラミック基板が完成する。
【００２５】
図８〜図９は実施例１に係る電子部品の一部である集積型受動素子（ＩＰＤ）の製造方法を示した図である。図８（ａ）はガラス層１４の焼成が完了した多層のセラミック基板２０を示した図であり、図７の続きに該当する。セラミック基板２０には、貫通電極１２及び内部配線１６が形成されている。なお、セラミック基板表面の配線（図７（ｂ）の符号１３）は省略している。基板図８（ｂ）を参照に、セラミック基板２０に形成された貫通電極１２の表面に、無電解メッキ法を用いてメッキ層１７を形成する。メッキ層１７は、例えば膜厚が１μｍ〜３μｍのＮｉ膜と膜厚が０．１μｍ〜３μｍのＡｕ膜からなる構成とすることができる。また、Ｎｉ膜とＡｕ膜との間に膜厚が０．１μｍ〜３μｍのＰｄ膜を設けてもよい。メッキ層１７は貫通電極１２の表面を保護し、材料となる金属の拡散を防止する役割を果たす。
【００２６】
図８（ｃ）を参照に、セラミック基板２０の表面に金属層１８をスパッタリングにより形成する。金属層１８は、例えばＡｌ、Ａｕ、またはＣｕ等の比較的抵抗値の低い金属を主材料として形成することが好ましい。金属層１８の具体的な構成は、例えば基板表面からＴｉ（２０ｎｍ）／Ａｕ（８００ｎｍ）／Ｎｉ（２００ｎｍ）／Ａｕ（２０ｎｍ）とすることができる。また、Ｔｉ（２０ｎｍ）／Ｃｕ（１０００ｎｍ）／Ｔｉ（２０ｎｍ）、Ｔｉ（２０ｎｍ）／Ｃｕ（８００ｎｍ）／Ｔｉ（２００ｎｍ）／Ａｕ（２０ｎｍ）、あるいはＴｉ（２０ｎｍ）／Au（１０００ｎｍ）／Ｔｉ（２０ｎｍ）とすることもできる。金属層１８はガラス層１４の表面にも形成され、後の工程においてキャパシタの下部電極となる。
【００２７】
図８（ｄ）を参照に、金属層１８のうち表面配線及びキャパシタの下部電極となる部分にフォトレジスト１９を形成する。フォトレジスト１９には、例えばＡＺエレクトロニクス社製のＡＺ６１１２を用いることができる。
【００２８】
図８（ｅ）を参照に、金属層１８の不要部分をミリングにより除去した後、フォトレジスト１９を剥離する。以上の図８（ｃ）から図８（ｅ）の工程により、表面配線２１及びキャパシタの下部電極４１が形成される。なお、表面配線２１及び下部電極４１は、最初にレジストを形成してから金属層を蒸着により形成し、その後に金属層の不要部分をリフトオフによりレジストとともに除去することで形成することも可能である。
【００２９】
図９（ａ）を参照に、下部電極４１の上面に誘電体膜４２を形成する。誘電体膜４２は、例えばスパッタ法やＰＥＣＶＤ法（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用い形成される。誘電体膜４２の厚みは例えば１００ｎｍ〜５００ｎｍとすることができ、ＳｉＯ２、Ｓｉ３Ｎ４、ＡｌＯ２、またはＴａ２Ｏ３を材料として用いることができる。
【００３０】
図９（ｂ）を参照に、セラミック基板２０の表面に、下からＴｉ／Ａｕ膜またはＴｉ／Ｃｕ膜からなるシード層（不図示）を形成し、シード層上の所定の領域にメッキ層を形成する。メッキ層は例えばＣｕを用いて形成することができ、厚みは例えば３〜１５μｍとすることができる。その後、メッキ層をマスクにシード層を除去することにより、メッキ層から上部電極４３、インダクタ５０、及び下部接続端子１８４を形成する。以上の工程により、ガラス層１４上に上部電極４１、誘電体層４２、及び下部電極４３からなるキャパシタ４０を形成する。すなわち、キャパシタ４０は、金属電極及び誘電体層からなるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｔｌａｔｏｒ−Ｍｅｔａｌ）型キャパシタである。
【００３１】
図９（ｃ）を参照に、上部電極４３、インダクタ５０、及び接続端子１８４が覆われるように低誘電体膜６０をセラミック基板２０上に形成する。低誘電体膜６０には、例えばＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることができる。
【００３２】
図９（ｄ）を参照に、低誘電膜６０の所定領域を除去し、下部接続端子１８４の表面を露出させる。次に電解メッキ法を用い、下部接続端子１８４の上面に接するように上部接続端子１８６を形成する。上部接続端子１８６は、例えば膜厚が１０μｍのＣｕとすることができる。その後、上部接続端子１８６の上面に、Ａｕ膜１９３及びＮｉ膜１９５を形成し、パッド部とする。以上の工程により、貫通電極１２の上に、下部接続端子１８４、上部接続端子１８６、Ａｕ膜１９３、及びＮｉ膜１９５からなる接続端子９２が形成される。以上により、実施例１に係る電子部品の一部である集積型受動素子が完成する。
【００３３】
図１０を参照に、接続端子９２の表面にバンプ１９４を形成し、集積化受動素子にチップ１９９をフリップチップ実装する。バンプ１９４には、例えば半田やＡｕ等の金属を用いることができる。チップ１９９には、例えば表面弾性波フィルタ、ＦＢＡＲ（Ｆｉｌｍ  Ｂｕｌｋ  Ａｃｏｕｓｔｉｃ  Ｒｅｓｏｎａｔｏｒ）フィルタ、またはＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等が形成されている。以上により、実施例１に係る電子部品が完成する。
【００３４】
実施例１の電子部品によれば、セラミック基板２０の上面にガラス層１４が部分的に形成され、ガラス層１４の上面にキャパシタ４０が形成されている。ガラス層１４の表面はセラミック基板２０の表面に比べて平滑であり、金属からなる下部電極４１との密着性を向上させることができる。また、キャパシタ４０が形成される領域の平坦性を高めることができるため、下部電極４１と上部電極４３とがショートすることを抑制することができる。
【００３５】
従来のように、セラミック基板の表面にＳＯＧによりコーティングを施し、その上にキャパシタを形成する場合は、セラミック基板の焼成時に発生する全体の反りやうねりの影響を解消することが難しかった。これに対し、実施例１ではキャパシタ４０が形成される領域に選択的にガラス層１４を形成しているため、ガラス層１４はセラミック基板２０全体の反りの影響を受けにくく表面が平滑に維持されやすい。また、ＳＯＧはコーティング層の厚みが大きいと割れやすくなるが、ガラス層１４は必要な部分のみに形成されるため、厚みを大きく（例えば、１０μｍ以上）することで密着性を容易に向上させることができる。また、ＳＯＧは基板全体にコーティングを施すため、例えば貫通電極が形成される領域には開口部を設ける必要があり、開口時のエッチングによりセラミック基板の表面が傷つくことがある。これに対し、実施例１ではガラス層１４を印刷により必要な部分のみに形成しているため、セラミック基板２０が上記のエッチングにより傷つくことがない。
【００３６】
以上のように、実施例１に係る電子部品によれば、セラミック基板２０とキャパシタ４０との密着性を向上させるとともに、セラミック基板２０上においてキャパシタ４０が形成される領域の平坦性を高めることができるため、電子部品の信頼性を向上させることができる。また、セラミック基板２０の表面を研磨せずに、密着性及び平坦性の向上を達成することができるため、製造コストを削減することができる。
【００３７】
図７（ａ）及び（ｂ）を参照に、ガラス層１４はキャパシタ４０を形成する領域以外に形成してもよいが、セラミック基板２０上においてキャパシタ４０を形成しない領域には形成しないことが好ましい。特に、貫通電極１２の上にガラス層１４を形成してしまうと、後の工程でエッチングにより開口部を形成することが必要となるため、貫通電極１２上にはガラス層１４の形成を行わないことが好ましい。また、ガラス層１４は、セラミック基板２０の主成分と同じ酸化物を含むことが好ましい。これにより、ガラス層１４とセラミック基板２０との密着性をさらに向上させることができる。
【００３８】
図８（ｅ）を参照に、キャパシタ４０の下部電極４１は、ガラス層１４の上面に形成される。下部電極４１の大きさは任意としてよいが、密着性向上の点からはガラス層１４の大きさ以下である（ガラス層１４からはみ出す部分が存在しない）ことが好ましい。さらに、下部電極４１がガラス層１４の表面全体を覆うように形成することが好ましい。これにより、ガラス層１４と下部電極４１との密着性をさらに向上させることができる。
【００３９】
図５（ａ）及び（ｂ）を参照に、実施例１ではグリーンシート１０ａ〜１０ｃを積層して形成された多層セラミック基板２０を用いたが、単層のセラミック基板を代わりに用いてもよい。単層のセラミック基板では、多層のセラミック基板に比べて基板全体の反りやうねりが発生しやすいため、上述した構成の採用に、より適している。また、後述する実施例２及び以下に説明する各種の変形例において、同様に単層のセラミック基板を使用してもよい。
【００４０】
図７（ａ）及び図７（ｂ）を参照に、実施例１ではガラス層１４をグリーンシート１０ａ〜１０ｃと共に焼成する例について説明したが、ガラス層１４の焼成はセラミック基板２０の焼成後に行ってもよい。この場合は、図６（ａ）及び（ｂ）の整形工程後に１度目の焼成を行い、グリーンシート１０ａ〜１０ｃから焼成済のセラミック基板２０を形成する。次に図７（ａ）及び図７（ｂ）を参照に、セラミック基板２０の表面にガラス層１４を印刷により選択的に形成し、２度目の焼成を行う。１度目の焼成の温度は、同時焼成の場合と同じく８００℃〜９００℃で行う。２度目の焼成は、ガラス層１４のみを焼成するものであるため、１度目の焼成時の温度よりも低い温度（例えば、６００℃）で行うことができる。
【００４１】
図８（ｂ）を参照に、実施例１では貫通電極１２の表面の保護膜をメッキ法により形成したが、メッキ法の代わりにスパッタ法を用いて保護膜を形成してもよい。以下、これについて説明する。
【００４２】
図１１（ａ）はガラス層１４の焼成が完了したセラミック基板２０を示した図であり、図８（ａ）と同じく図７の続きに該当する。図１１（ｂ）を参照に、セラミック基板２０の両面に拡散防止層３０をスパッタ法により形成する。拡散防止層３０の構成は、例えば基板表面からＴｉ（１００〜５００ｎｍ）／ＴｉＷ（５００〜３０００ｎｍ）とすることができる。また、Ｔｉ（１００〜５００ｎｍ）／ＴｉＷ（３００〜２０００ｎｍ）／Ｃｕ（３００〜３０００ｎｍ）、あるいはＴｉ（１００〜５００ｎｍ）／Ａｕ（５００〜３０００ｎｍ）とすることもできる。
【００４３】
図１１（ｃ）を参照に、拡散防止層３０上にレジスト（不図示）を形成し、ミリングにより拡散防止層３０の不要部分を除去した後レジストを剥離する。レジストには、例えばＡＺエレクトロニクス社のＡＺ６１１２を用いることができる。以上の工程により、貫通電極１２の表面に拡散防止層３０が形成される。
【００４４】
図１１（ｄ）を参照に、セラミック基板２０の上面に金属層１８を形成する。図１１（ｅ）を参照に、金属層１８の表面にフォトレジスト１９を塗布する。図１１（ｆ）を参照に、ミリングにより金属層１８の不要部分を除去する。以上の工程により、セラミック基板２０の表面に配線が形成されるとともに、ガラス層１４の上面にキャパシタ４０の下部電極４１が形成される。その後の工程は図９（ａ）以降と同じである。上記図１１（ｄ）〜図１１（ｆ）の工程は、前述した図８（ｃ）〜図８（ｅ）の工程と共通であるため、詳細な説明を省略する。以上のように、貫通電極１２を保護するための保護膜をスパッタ法により形成することもできる。
【００４５】
図１０を参照に、実施例１では受動素子であるインダクタ５０をセラミック基板２０の上に直接形成しているが、セラミック基板２０の上面に誘電体膜を形成し、その上にインダクタ５０を形成してもよい。このような誘電体膜としては、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＴｉＯ２、Ｔａ２Ｏ５を用いることができる。誘電体膜の厚みはキャパシタ４０の下に形成されるガラス層１４の厚みより小さくすることが好ましい。例えば、膜厚を１００〜５００ｎｍとすることができる。
【００４６】
図１０を参照に、実施例１ではセラミック基板２０の下面が平坦な構成となっているが、図１２に示すようにセラミック基板２０の下面に電子素子を実装するための領域を形成してもよい。図１２を参照に、セラミック基板２０の下面には外部接続端子２２が設けられている。外部接続端子２２には、半田等の接続部材２４を介し、電子デバイス７０が接続されている。電子デバイス７０を囲うように嵩上げ部８０が設けられている。嵩上げ部８０はセラミック等の絶縁性キャビティウォール８１（絶縁性部材）、内部配線８２および電極８３を有している。電極８３は、キャビティウォール８１の先端に設けられており、例えば電子デバイス７０を外部と電気的に接続するための電極である。また、キャビティウォール８１は、絶縁性基板１０と一体として形成されている。
【００４７】
このように、セラミック基板２０の下面に、セラミック基板２０の表面から突出した嵩上げ部８０を備える構成とすることができる。この構成によれば、セラミック基板２０と嵩上げ部８０により形成された空間２８に、電子デバイス７０を実装することができる。また、嵩上げ部８０は先端に電極８３を備えているため、電極８３を介して実施例１に係る電子部品を中継基板等に実装することができる。
【実施例２】
【００４８】
実施例２は、受動素子として多段インダクタを用いた例である。図１３は実施例２に係る電子部品の一部である集積化受動素子１００の斜視図、図１４は上面図（第１コイル１１１、１２１は不図示）、図１５は図１４のＡ−Ａ１線に沿った断面図である。図１３〜図１５を参照に、セラミック基板２０上に第１コイル１１１及び第２コイル１１２からなるインダクタ１１０と、第１コイル１２１及び第２コイル１２２からなるインダクタ１２０とが形成されている。
【００４９】
図１３及び図１４を参照に、インダクタ１１０の第１コイル１１１及び第２コイル１１２の内端（最内周の終端）は接続部１６５により互いに電気的に接続されている。第１コイル１１１の外端（最外周の終端）は配線１５２に接続され、第２コイル１１２の外端は接続部１６０を介し配線１５１に電気的に接続されている。インダクタ１２０の第１コイル１２１及び第２コイル１２２の内端は接続部１７５により互いに電気的に接続されている。第１コイル１１１の外端は配線１５４に接続され、第２コイル１１２の外端は接続部１７０を介し配線１５３に電気的に接続されている。
【００５０】
配線１５１〜１５４はセラミック基板２０上に形成され、接続端子１３１〜１３４にそれぞれ接続されている。接続端子１３２及び１３３は配線１５７で接続されている。接続端子１３１と１３４との間には、キャパシタ１４０が設けられている。キャパシタ１４０はセラミック基板２０上に部分的に形成されたガラス層１４の上に設けられ、下部電極１４１、誘電体膜１４２、及び上部電極１４３から構成される。
【００５１】
上部電極１４３と配線１５１とは上部の配線１５６で接続されている。接続端子１３１を入力、接続端子１３４を出力、接続端子１３２及び１３３を接地することにより、集積化受動装置１００は、接続端子１３１と１３４の間にπ型Ｌ−Ｃ−Ｌ回路を構成する。
【００５２】
図１３を参照に、実施例２に係る電子部品の一部である集積化受動素子１００では、実施例１（図９（ｄ）参照）の一段インダクタ５０の代わりに多段インダクタ１１０及び１２０を用いている。これにより、フィルタ特性をさらに向上させることができる。図１５を参照に、実施例２の集積化受素子１００は、ガラス層１４が形成されたセラミック基板２０（図８（ａ）参照）の上に、スパイラル状の第１コイル１１１及び１２１を形成し、第１コイル上方に空隙を介し離間してスパイラル状の第２コイル１１２及び１２２を形成することによりインダクタ１１０及び１２０を形成する。さらに、セラミック基板２０上に、キャパシタ１４０、並びに各種の配線を形成する。詳細な製造工程については、例えば特許文献２に記載されているため、ここでは説明を省略する。なお、図１５中の接続端子１９８は、図１３及び図１４では省略されているが、セラミック基板２０と外部とを電気的に接続するためのものである。接続端子１９８の構成は、実施例１の接続端子９２（図９（ｄ）参照）及び実施例２の接続端子１３１〜１３４（図１５参照）と同じである。
【００５３】
図１６は実施例２の集積化受動素子１００にチップ１９９を実装した図である。実施例１の場合と同様に、チップ１９９がバンプ１９４により接続端子１３１、１３３、及び１９８の上面にフリップチップ実装されている。チップ１９９には、実施例１と同じく表面弾性波フィルタ、ＦＢＡＲフィルタ、またはＩＣ等が形成されている。
【００５４】
図１６を参照に、実施例２に係る電子部品においても、セラミック基板上にガラス層１４が選択的に形成され、ガラス層１４の上にキャパシタ１４０が形成されている。これにより、多段インダクタ１１０及び１２０を有する電子部品においても、セラミック基板２０とキャパシタ１４０との密着性を向上させることができる。なお、実施例２ではインダクタ１１０及び１２０をセラミック基板２０上に直接形成したが、実施例１の変形例と同じくセラミック基板２０の表面に形成した誘電体膜上にこれらの素子を形成してもよい。
【００５５】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５６】
【図１】図１（ａ）及び図１（ｂ）は実施例１に係る積層セラミック基板の製造方法を示す図（その１）であり、図１（ａ）は上面図、図１（ｂ）は断面図である。
【図２】図２（ａ）及び図２（ｂ）は実施例１に係る積層セラミック基板の製造方法を示す図（その２）であり、図２（ａ）は上面図、図２（ｂ）は断面図である。
【図３】図３（ａ）及び図３（ｂ）は実施例１に係る積層セラミック基板の製造方法を示す図（その３）であり、図３（ａ）は上面図、図３（ｂ）は断面図である。
【図４】図４（ａ）及び図４（ｂ）は実施例１に係る積層セラミック基板の製造方法を示す図（その４）であり、図４（ａ）は上面図、図４（ｂ）は断面図である。
【図５】図５（ａ）及び図５（ｂ）は実施例１に係る積層セラミック基板の製造方法を示す図（その５）であり、図５（ａ）は上面図、図５（ｂ）は断面図である。
【図６】図６（ａ）及び図６（ｂ）は実施例１に係る積層セラミック基板の製造方法を示す図（その６）であり、図６（ａ）は上面図、図６（ｂ）は断面図である。
【図７】図７（ａ）及び図７（ｂ）は実施例１に係る積層セラミック基板の製造方法を示す図（その７）であり、図７（ａ）は上面図、図７（ｂ）は断面図である。
【図８】図８（ａ）から図８（ｅ）は実施例１に係る電子部品の製造方法を示す図（その１）である。
【図９】図９（ａ）から図９（ｄ）は実施例１に係る電子部品の製造方法を示す図（その２）である。
【図１０】図１０は実施例１に係る電子部品の断面図である。
【図１１】図１１（ａ）から図１１（ｆ）は実施例１の変形例に係る電子部品の製造方法を示す図である。
【図１２】図１２は実施例１の変形例に係る電子部品の断面図である。
【図１３】図１３は実施例２に係る集積化受動素子の斜視図である。
【図１４】図１４は実施例２に係る集積化受動素子の上面図である。
【図１５】図１５は実施例２に係る集積化受動素子の断面図である。
【図１６】図１６は実施例２に係る電子部品の断面図である。
【符号の説明】
【００５７】
１０                    グリーンシート
１１                    貫通孔
１２                    貫通電極
１３                    上面配線
１４                    ガラス層
１６                    内部配線
１７                    メッキ層
１８                    金属層
１９                    フォトレジスト
２０                    セラミック基板
３０                    拡散防止層
４０                    キャパシタ
４１                    下部電極
４２                    誘電体膜
４３                    上部電極
５０、１１０、１２０    コイル
６０                    低誘電体膜
９２                    接続端子
１１１、１２１          第１コイル
１１２、１２２          第２コイル
１９９                  チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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