(57)【特許請求の範囲】
【請求項１】
電源電圧を昇圧して、第１の電圧と、前記第１の電圧より小さい第２の電圧とを生成する昇圧回路と、
前記第１の電圧が供給される負荷回路と、
半導体基板内に互いが離間して設けられた第１及び第２の拡散領域と、前記第１及び第２の拡散領域間で前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の電極と、前記第１の電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２の電極とを有し、かつトランジスタから構成されるキャパシタと、
を具備し、
前記第１の電極は、前記第２の電圧が印加され、
前記第２の電極は、前記第１の電圧が印加され、
前記第１及び第２の拡散領域の少なくとも一方は、電源電圧或いは接地電圧が印加されることを特徴とする半導体集積回路。
【請求項２】
電源電圧を昇圧して、第１の電圧と、前記第１の電圧より小さい第２の電圧とを生成する昇圧回路と、
前記第１の電圧が供給される負荷回路と、
半導体基板内に互いが離間して設けられた第１及び第２の拡散領域と、前記第１及び第２の拡散領域間で前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の電極と、前記第１の電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２の電極とを有し、かつトランジスタから構成されるキャパシタと、
を具備し、
前記第１の電極は、前記第２の電圧が印加され、
前記第２の電極は、電源電圧或いは接地電圧が印加され、
前記第１及び第２の拡散領域の少なくとも一方は、前記第１の電圧が印加されることを特徴とする半導体集積回路。
【請求項３】
前記第１の電圧は、前記第１の絶縁膜及び前記第２の絶縁膜それぞれの耐電圧より大きいことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１の電圧は、前記第１の絶縁膜及び前記第２の絶縁膜の耐電圧と、電源電圧或いは接地電圧とを足した値に設定されることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】
前記半導体基板内に互いが離間して設けられた第３及び第４の拡散領域と、前記第３及び第４の拡散領域間で前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲート電極と有するメモリセルをさらに具備し、
前記第１の絶縁膜は、前記ゲート絶縁膜と同じ耐電圧を有し、
前記第２の絶縁膜は、前記ゲート間絶縁膜と同じ耐電圧を有することを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項６】
前記昇圧回路は、前記第１の電圧を生成する回路と、前記第１の電圧を分圧して前記第２の電圧を生成する抵抗素子とを含むことを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項７】
前記昇圧回路は、電源電圧を昇圧して前記第１の電圧を生成する第１の昇圧回路と、電源電圧を昇圧して前記第２の電圧を生成する第２の昇圧回路とを含むことを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に電源電圧を昇圧する昇圧回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなど電気的に書き込み、消去を可能にする不揮発性メモリを内蔵する半導体集積回路では、単一電源化に伴い、書き込みや消去に必要な高電圧、非選択メモリセルへの誤書き込みを防ぐためのチャネルブースト用電圧、読み出し時に非選択メモリセルへ印加する読み出し用電圧等様々な電圧を内部電圧発生回路によりチップ内部で発生させている。
【０００３】
例えば、内部電圧発生回路は、外部から供給される電源電圧を昇圧する昇圧回路と、昇圧回路の出力電圧を所望の電圧値（内部電圧）に調整する電位検出回路と、昇圧回路の動作を制御するクロック発生回路と、昇圧した電荷を貯めておく安定化キャパシタとから構成される。安定化キャパシタは、定常動作時の昇圧回路の出力の揺れ（リップル）を抑制したり、昇圧回路の出力端子に大きな負荷が接続されたときに、出力端子がある電圧より落ち込まないように補助するための瞬間的な電荷の供給源としての役目を果たす。
【０００４】
ＮＡＮＤ型フラッシュメモリは高い書き込み電圧が必要とされるため、メモリセルのトンネル絶縁膜より厚い、高耐圧専用の絶縁膜を有するトランジスタが内蔵されている。この厚い絶縁膜を有するトランジスタは、キャパシタ素子として利用することができるが、絶縁膜の膜厚が厚いため、単位面積当たりの容量が小さい。このため、容量の大きいキャパシタを半導体集積回路内に形成すると、チップ面積が増大してしまう。
【０００５】
また、この種の関連技術として、昇圧電圧用安定化容量の電極間の誘電体層に欠陥が存在する場合でも、昇圧電圧用安定化容量が破壊されるのを防ぐ技術が開示されている（特許文献１参照）。
【特許文献１】特許第３１７３３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、絶縁膜の耐電圧より大きい電圧をキャパシタに印加することができ、かつチップ面積を縮小することが可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の視点に係る半導体集積回路は、電源電圧を昇圧して、第１の電圧と、前記第１の電圧より小さい第２の電圧とを生成する昇圧回路と、前記第１の電圧が供給される負荷回路と、半導体基板内に互いが離間して設けられた第１及び第２の拡散領域と、前記第１及び第２の拡散領域間で前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の電極と、前記第１の電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２の電極とを有し、かつトランジスタから構成されるキャパシタとを具備する。前記第１の電極は、前記第２の電圧が印加される。前記第２の電極は、前記第１の電圧が印加される。前記第１及び第２の拡散領域の少なくとも一方は、電源電圧或いは接地電圧が印加される。
【０００８】
本発明の第１の視点に係る半導体集積回路は、電源電圧を昇圧して、第１の電圧と、前記第１の電圧より小さい第２の電圧とを生成する昇圧回路と、前記第１の電圧が供給される負荷回路と、半導体基板内に互いが離間して設けられた第１及び第２の拡散領域と、前記第１及び第２の拡散領域間で前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の電極と、前記第１の電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２の電極とを有し、かつトランジスタから構成されるキャパシタとを具備する。前記第１の電極は、前記第２の電圧が印加される。前記第２の電極は、電源電圧或いは接地電圧が印加される。前記第１及び第２の拡散領域の少なくとも一方は、前記第１の電圧が印加される。
【発明の効果】
【０００９】
本発明によれば、絶縁膜の耐電圧より大きい電圧をキャパシタに印加することができ、かつチップ面積を縮小することが可能な半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路１０の構成を示す図である。半導体集積回路１０は、昇圧回路１１、負荷回路１２、及び安定化キャパシタ１３を備えており、これらの回路及び素子は同一基板上に搭載されている。半導体集積回路１０は、外部から電源電圧ＶＤＤ（例えば、３Ｖ）、及び接地電圧ＶＳＳ（０Ｖ）が供給されている。
【００１２】
昇圧回路１１は、電源電圧ＶＤＤを昇圧して、電源電圧ＶＤＤより高い出力電圧ＶＯＵＴ１及びＶＯＵＴ２を生成する。出力電圧ＶＯＵＴ１及びＶＯＵＴ２はそれぞれ、昇圧回路１１の出力端子Ｔ１及びＴ２から出力される。出力電圧ＶＯＵＴ１の大きさは、負荷回路１２の構成に応じて変更され、この負荷回路１２に必要な電圧値に設定される。負荷回路１２には、ＶＯＵＴ１及び接地電圧ＶＳＳ（０Ｖ）が印加される。
【００１３】
負荷回路１２は、不揮発性半導体メモリの一種でありかつ電気的に書き換えが可能なフラッシュメモリから構成される。フラッシュメモリの種類としては特に限定されず、ＮＡＮＤ型、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ（Divided bit-line NOR）型等のいずれを用いてもよい。本実施形態では、負荷回路としてＮＡＮＤ型フラッシュメモリ１２を一例にあげて説明する。ＮＡＮＤ型フラッシュメモリ１２は、ブロック単位でデータの消去が行われるメモリである。図２は、ＮＡＮＤ型フラッシュメモリ１２に含まれる１個のブロックの構成を示す回路図である。
【００１４】
ブロックは、Ｘ方向に沿って順に配置された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の自然数）。各ＮＡＮＤストリングは、選択トランジスタＳＴ１、ＳＴ２、及び（ｎ＋１）個のメモリセルトランジスタＭＴを備えている（ｎは、０以上の自然数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００１５】
各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【００１６】
そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００１７】
ワード線ＷＬ０〜ＷＬｎは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
【００１８】
また、ビット線ＢＬ０〜ＢＬｍは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００１９】
図３は、メモリセルトランジスタＭＴの構成を示す断面図である。ｐ型導電性の基板２０は、例えばｐ型半導体基板、ｐ型ウェルを有する半導体基板、ｐ型半導体層を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｉｎｇ ｓｕｂｓｔａｎｃｅ）型基板等である。ｐ型半導体基板（ｐ−ｓｕｂ）２０内には、互いに離間して形成された２個のｎ＋型拡散領域（ソース／ドレイン領域）３１及び３２が設けられている。ｎ＋型拡散領域３１及び３２は、ｐ型半導体基板２０内に高濃度のｎ＋型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）を導入して形成される。
【００２０】
ｎ＋型拡散領域３１及び３２間でｐ型半導体基板２０上には、積層ゲート構造が形成されている。具体的には、ｐ型半導体基板２０上には、ゲート絶縁膜３３、電荷蓄積層（浮遊ゲート電極）３４、ゲート間絶縁膜３５、制御ゲート電極３６が順に積層されている。
【００２１】
ｐ型半導体基板２０としては、例えばシリコン（Ｓｉ）が用いられる。浮遊ゲート電極３４及び制御ゲート電極３６としては、例えば導電性の多結晶シリコンが用いられる。ゲート絶縁膜３３としては、酸化シリコン、窒化シリコン等が用いられる。ゲート間絶縁膜３５としては、ＯＮＯ膜（酸化シリコン、窒化シリコン、及び酸化シリコンを積層した積層膜）、酸化アルミニウム等の高誘電体膜、或いはＯＮＯ膜と高誘電体膜との積層膜等が用いられる。
【００２２】
メモリセルトランジスタＭＴは、浮遊ゲート電極３４に注入される電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００２３】
図１に示すように、安定化キャパシタ１３は、ディプレッション型のＭＯＳトランジスタから構成されている。また、安定化キャパシタ１３を構成するトランジスタは、メモリセルトランジスタＭＴを構成する部材と同じ材料及び膜厚によって構成される。すなわち、本実施形態では、メモリセルトランジスタＭＴと同じプロセスで形成されたトランジスタを安定化キャパシタ１３として用いている。
【００２４】
具体的には、ｐ型半導体基板２０内には、互いに離間して形成された２個のｎ＋型拡散領域（ソース／ドレイン領域）２１及び２２が設けられている。ｎ＋型拡散領域２１及び２２間でｐ型半導体基板２０内には、ｎ型のチャネル領域（ｎチャネル）２３が設けられている。チャネル領域２３は、ｐ型半導体基板２０内に高濃度のｎ＋型不純物を導入して形成される。
【００２５】
チャネル領域２３上には、積層ゲート構造が形成されている。具体的には、チャネル領域２３上には、第１の絶縁膜２４、第１の電極２５、第２の絶縁膜２６、第２の電極２７が順に積層されている。第１の電極２５の一端上には、第１の電極２５に電圧を印加するために使用される端子２９がコンタクト２８を介して設けられている。端子２９は、第２の電極２７と同じ膜厚及び同じ材料で構成されており、その間は絶縁膜で分離されている。
【００２６】
第１の絶縁膜２４は、ゲート絶縁膜３３と同じ膜厚及び同じ材料で構成される。第２の絶縁膜２６は、ゲート間絶縁膜３５と同じ膜厚及び同じ材料で構成される。第１の電極２５及び第２の電極２７はそれぞれ、浮遊ゲート電極３４及び制御ゲート電極３６と同じ膜厚及び同じ材料で構成される。
【００２７】
以下の説明において、第１の絶縁膜２４及びゲート絶縁膜３３として酸化シリコンを用いる場合を例にとり、この場合の第１の絶縁膜２４及びゲート絶縁膜３３の耐電圧Ｖｗ１は共に、５Ｖ程度であるものとする。また、第２の絶縁膜２６及びゲート間絶縁膜３５としてＯＮＯ膜を用いる場合を例にとり、この場合の第２の絶縁膜２６及びゲート間絶縁膜３５の耐電圧Ｖｗ２は共に、７Ｖ程度であるものとする。
【００２８】
また、ＮＡＮＤ型フラッシュメモリ１２に必要な電圧は、１２Ｖ程度であるものとする。よって、昇圧回路１１は、１２Ｖ程度のＶＯＵＴ１を生成し、出力端子Ｔ１からＶＯＵＴ１（１２Ｖ）を出力する。このＶＯＵＴ１（１２Ｖ）は、ＮＡＮＤ型フラッシュメモリ１２、及び安定化キャパシタ１３の第２の電極２７に印加される。さらに、昇圧回路１１は、ＶＯＵＴ１以外に、このＶＯＵＴ１よりも低くかつ電源電圧ＶＤＤより高いＶＯＵＴ２を生成し、出力端子Ｔ２からＶＯＵＴ２を出力する。このＶＯＵＴ２は、５Ｖ程度に設定される。このＶＯＵＴ２（５Ｖ）は、安定化キャパシタ１３の第１の電極２５に接続された端子２９に印加される。安定化キャパシタ１３の拡散領域２１及び２２には、接地電圧ＶＳＳ（０Ｖ）が印加される。
【００２９】
昇圧回路１１の構成としては特に制限されないが、本実施形態では、チャージポンプ型の昇圧回路を一例として説明する。図４は、チャージポンプ型の昇圧回路１１の構成を示す回路図である。
【００３０】
昇圧回路１１には、クロックＰＭＰＣＬＫが供給される。このクロックＰＭＰＣＬＫは、半導体集積回路１０の外部から供給されるようにしてもよいし、半導体集積回路１０がクロック発生回路を備え、このクロック発生回路がクロック信号ＰＭＰＣＬＫを発生するように構成してもよい。クロック信号ＰＭＰＣＬＫは、インバータ４１の入力端子に入力される。インバータ４１は、クロック信号ＰＭＰＣＬＫを反転したクロック信号ＣＬＫを出力する。また、クロック信号ＰＭＰＣＬＫは、インバータが２個直列に接続されたバッファ４２の入力端子に入力される。バッファ４２は、クロック信号ＣＬＫと逆相のクロック信号／ＣＬＫを出力する。
【００３１】
昇圧回路１１は、複数のキャパシタ（本実施形態では、一例として６個のキャパシタ４４−１〜４４−６と、ダイオードとして機能する７個のＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ４３−１〜４３−７を備えている。ＮＭＯＳトランジスタ４３−１〜４３−７はそれぞれ、ダイオード接続され（ゲートとドレインとが接続され）ており、これらは直列に接続されている。そして、ＮＭＯＳトランジスタ４３−１のドレイン（ダイオード４３−１のアノード）に電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタ４３−７のソース（ダイオード４３−７のカソード）は出力端子Ｔ１に接続されている。
【００３２】
ＮＭＯＳトランジスタ４３−１〜４３−６のソースには、キャパシタ４４−１〜４４−６の一方の電極が接続されている。キャパシタ４４−１〜４４−６の他方の電極には、クロック信号ＣＬＫとクロック信号／ＣＬＫとが交互に入力される。
【００３３】
下段のチャージポンプは、上段のチャージポンプと相補の関係にある。下段のチャージポンプは、ダイオード接続されたＮチャネルＭＯＳトランジスタ４５−１〜４５−７、及びキャパシタ４６−１〜４６−６から構成されている。
【００３４】
昇圧回路１１にクロック信号ＰＭＰＣＬＫが入力されると、昇圧用のキャパシタ４４−１〜４４−６が充放電を繰り返し、キャパシタ４４−１〜４４−６に順に電荷が転送される。下段のチャージポンプについても同様である。これにより、昇圧回路１１は、電源電圧ＶＤＤより高いＶＯＵＴ１を出力することができる。
【００３５】
さらに、本実施形態の昇圧回路１１は、ＶＯＵＴ１より低いＶＯＵＴ２を取り出すために、直列接続されたＮＭＯＳトランジスタ４３−１〜４３−７の途中のノードＮ１（本実施形態では、ＮＭＯＳトランジスタ４３−３のソース）にダイオード接続されたＮＭＯＳトランジスタ４７−１のドレインが接続されている。ＮＭＯＳトランジスタ４７−１のソースは、出力端子Ｔ２に接続されている。下段のチャージポンプも同様に、直列接続されたＮＭＯＳトランジスタ４５−１〜４５−７の途中のノードＮ２（本実施形態では、ＮＭＯＳトランジスタ４５−３のソース）にダイオード接続されたＮＭＯＳトランジスタ４７−２のドレインが接続されている。ＮＭＯＳトランジスタ４７−２のソースは、出力端子Ｔ２に接続されている。
【００３６】
このように構成された昇圧回路１１は、ＮＡＮＤ型フラッシュメモリ１２に必要なＶＯＵＴ１の他に、ＶＯＵＴ１より低いＶＯＵＴ２を出力することが可能となる。なお、ＶＯＵＴ２の電圧値は、トランジスタ４７−１及び４７−２を接続するノードの位置を変えることで任意に変更可能である。
【００３７】
このように構成された半導体集積回路１０では、第２の電極２７と第１の電極２５との間の電圧Ｖ２は、第２の絶縁膜２６の耐電圧Ｖｗ２と同じ７Ｖに設定される。また、第１の電極２５とチャネル領域２３との間の電圧Ｖ１は、第１の絶縁膜２４の耐電圧Ｖｗ１と同じ５Ｖに設定される。よって、第１の絶縁膜２４及び第２の絶縁膜２６が破壊されることなく、これらの耐電圧Ｖｗ１及びＶｗ２より高いＶＯＵＴ１（１２Ｖ）を安定化キャパシタ１３に印加することができ、安定化キャパシタ１３は、ＶＯＵＴ１に対応する電荷を保持することができる。
【００３８】
この例では、安定化キャパシタ１３に印加できる電圧ＶＯＵＴ１は、以下の式で表される。  
ＶＯＵＴ１＝Ｖｗ１＋Ｖｗ２
次に、ＮＡＮＤ型フラッシュメモリ１２に必要な電圧が１５Ｖであり、安定化キャパシタ１３に印加できる電圧ＶＯＵＴ１が１５Ｖである場合の半導体集積回路１０の構成例について説明する。図５は、第１の実施形態の係る半導体集積回路１０の他の構成例を示す図である。第１の絶縁膜２４の耐電圧Ｖｗ１及び第２の絶縁膜２６の耐電圧Ｖｗ２はそれぞれ、図１に示した構成例と同様に、５Ｖ及び７Ｖであるものとする。
【００３９】
昇圧回路１１は、１５ＶのＶＯＵＴ１、及び８ＶのＶＯＵＴ２を生成する。ＶＯＵＴ１（１５Ｖ）は、ＮＡＮＤ型フラッシュメモリ１２、及び安定化キャパシタ１３の第２の電極２７に印加される。ＶＯＵＴ２（８Ｖ）は、安定化キャパシタ１３の第１の電極２５に接続された端子２９に印加される。安定化キャパシタ１３の拡散領域２１及び２２には、電源電圧ＶＤＤ（３Ｖ）が印加される。
【００４０】
このように構成された半導体集積回路１０では、第２の電極２７と第１の電極２５との間の電圧Ｖ２は、第２の絶縁膜２６の耐電圧Ｖｗ２と同じ７Ｖに設定される。また、第１の電極２５とチャネル領域２３との間の電圧Ｖ１は、第１の絶縁膜２４の耐電圧Ｖｗ１と同じ５Ｖに設定される。よって、第１の絶縁膜２４及び第２の絶縁膜２６が破壊されることなく、これらの耐電圧Ｖｗ１及びＶｗ２より高いＶＯＵＴ１（１５Ｖ）を安定化キャパシタ１３に印加することができる。
【００４１】
この例では、安定化キャパシタ１３に印加できる電圧ＶＯＵＴ１は、以下の式で表される。  
ＶＯＵＴ１＝Ｖｗ１＋Ｖｗ２＋ＶＤＤ
以上詳述したように本実施形態によれば、負荷回路１２に必要な電圧が高電圧である場合でも、メモリセルトランジスタＭＴと同じ薄い絶縁膜を用いて形成されたトランジスタを安定化キャパシタとして使用することができる。このため、厚いゲート絶縁膜を用いて形成されたＭＯＳトランジスタに比べて単位面積当たりの容量を大きくすることができる。これにより、安定化キャパシタ１３のサイズを小さくすることができるため、半導体集積回路１０の面積を小さくすることが可能となる。また、第１の絶縁膜２４及び第２の絶縁膜２６が破壊されることなく、これらの耐電圧より高い電圧を安定化キャパシタ１３に印加することができる。
【００４２】
また、２個のゲート電極を備えたトランジスタを安定化キャパシタとして使用することで、２個のキャパシタが並列接続されたのと同様の構成になるため、１個の厚いゲート絶縁膜を用いて形成されたＭＯＳトランジスタに比べて単位面積当たりの容量を大きくすることができる。これにより、安定化キャパシタ１３のサイズを小さくすることができるため、半導体集積回路１０の面積を小さくすることが可能となる。また、安定化キャパシタ１３の容量を大きくした場合でも、半導体集積回路１０の面積増加を抑えることが可能となる。
【００４３】
また、本実施形態では、１個の昇圧回路１１から電源電圧ＶＤＤより大きい２種類の電圧を出力するようにしているため、新たに昇圧回路１１を設ける必要がない。従って、本実施形態を実現した場合でも、半導体集積回路１０の面積増加を抑えることが可能となる。
【００４４】
（第２の実施形態）
第２の実施形態は、昇圧回路１１の出力電圧及び電源電圧を印加する電極或いは拡散領域の箇所を変えるようにして、安定化キャパシタ１３を構成する例について示している。
【００４５】
図６は、本発明の第２の実施形態に係る半導体集積回路１０の構成を示す図である。安定化キャパシタ１３のみの構成については、第１の実施形態と同じである。また、本実施形態において、第１の絶縁膜２４の耐電圧Ｖｗ１及び第２の絶縁膜２６の耐電圧Ｖｗ２はそれぞれ、第１の実施形態と同様に、５Ｖ及び７Ｖであるものとする。
【００４６】
ＮＡＮＤ型フラッシュメモリ１２に必要な電圧は１５Ｖ程度であるものとする。よって、昇圧回路１１は、１５Ｖ程度のＶＯＵＴ１を生成し、出力端子Ｔ１からＶＯＵＴ１（１５Ｖ）を出力する。このＶＯＵＴ１（１５Ｖ）は、ＮＡＮＤ型フラッシュメモリ１２、及び安定化キャパシタ１３の拡散領域２１及び２２に印加される。さらに、昇圧回路１１は、ＶＯＵＴ１以外に、このＶＯＵＴ１よりも低いＶＯＵＴ２を生成し、出力端子Ｔ２からＶＯＵＴ２を出力する。このＶＯＵＴ２は、１０Ｖ程度に設定される。このＶＯＵＴ２（１０Ｖ）は、安定化キャパシタ１３の第１の電極２５に接続された端子２９に印加される。安定化キャパシタ１３の第２の電極２７には、電源電圧ＶＤＤ（３Ｖ）が印加される。
【００４７】
このように構成された半導体集積回路１０では、第２の電極２７と第１の電極２５との間の電圧Ｖ２は、第２の絶縁膜２６の耐電圧Ｖｗ２と同じ７Ｖに設定される。また、第１の電極２５とチャネル領域２３との間の電圧Ｖ１は、第１の絶縁膜２４の耐電圧Ｖｗ１と同じ５Ｖに設定される。よって、第１の絶縁膜２４及び第２の絶縁膜２６が破壊されることなく、これらの耐電圧Ｖｗ１及びＶｗ２より高いＶＯＵＴ１（１５Ｖ）を安定化キャパシタ１３に印加することができ、安定化キャパシタ１３は、ＶＯＵＴ１に対応する電荷を保持することができる。
【００４８】
この例では、安定化キャパシタ１３に印加できる電圧ＶＯＵＴ１は、以下の式で表される。  
ＶＯＵＴ１＝Ｖｗ１＋Ｖｗ２＋ＶＤＤ
次に、ＮＡＮＤ型フラッシュメモリ１２に必要な電圧が１２Ｖであり、安定化キャパシタ１３に印加できる電圧ＶＯＵＴ１が１２Ｖである場合の半導体集積回路１０の構成例について説明する。図７は、第２の実施形態の係る半導体集積回路１０の他の構成例を示す図である。第１の絶縁膜２４の耐電圧Ｖｗ１及び第２の絶縁膜２６の耐電圧Ｖｗ２はそれぞれ、図６に示した構成例と同様に、５Ｖ及び７Ｖであるものとする。
【００４９】
昇圧回路１１は、１２ＶのＶＯＵＴ１、及び７ＶのＶＯＵＴ２を生成する。ＶＯＵＴ１（１２Ｖ）は、ＮＡＮＤ型フラッシュメモリ１２、及び安定化キャパシタ１３の拡散領域２１及び２２に供給される。ＶＯＵＴ２（７Ｖ）は、安定化キャパシタ１３の第１の電極２５に接続された端子２９に供給される。安定化キャパシタ１３の第２の電極２７には、接地電圧ＶＳＳ（０Ｖ）が印加される。
【００５０】
このように構成された半導体集積回路１０では、第２の電極２７と第１の電極２５との間の電圧Ｖ２は、第２の絶縁膜２６の耐電圧Ｖｗ２と同じ７Ｖに設定される。また、第１の電極２５とチャネル領域２３との間の電圧Ｖ１は、第１の絶縁膜２４の耐電圧Ｖｗ１と同じ５Ｖに設定される。よって、第１の絶縁膜２４及び第２の絶縁膜２６が破壊されることなく、これらの耐電圧Ｖｗ１及びＶｗ２より高いＶＯＵＴ１（１２Ｖ）を安定化キャパシタ１３に印加することができる。
【００５１】
この例では、安定化キャパシタ１３に印加できる電圧ＶＯＵＴ１は、以下の式で表される。  
ＶＯＵＴ１＝Ｖｗ１＋Ｖｗ２
以上詳述したように本実施形態によれば、負荷回路１２に必要な電圧が高電圧である場合でも、メモリセルトランジスタＭＴと同じ薄い絶縁膜を用いて形成されたトランジスタを安定化キャパシタとして使用することができる。また、第１の絶縁膜２４及び第２の絶縁膜２６が破壊されることなく、これらの耐電圧より高い電圧を安定化キャパシタ１３に印加することができる。その他の効果は、第１の実施形態と同じである。
【００５２】
（第３の実施形態）
第３の実施形態は、安定化キャパシタ１３の他の構成例について示しており、Ｎウェル上に積層ゲート構造を形成して安定化キャパシタ１３を構成するようにしている。
【００５３】
図８は、本発明の第３の実施形態に係る半導体集積回路１０の構成を示す図である。ｐ型半導体基板２０内には、ｎ型半導体領域（ｎ型ウェル）２０Ａが設けられている。ｎ型ウェル（ｎｗｅｌｌ）２０Ａは、ｐ型半導体基板２０内に低濃度のｎ型不純物を導入して形成される。ｎ型ウェル２０Ａ内には、互いに離間して形成された２個のｎ＋型拡散領域（ソース／ドレイン領域）２１及び２２が設けられている。
【００５４】
２個の拡散領域２１及び２２間でｎ型ウェル２０Ａ上には、積層ゲート構造が形成されている。この積層ゲート構造は、第１の実施形態と同様に、第１の絶縁膜２４、第１の電極２５、第２の絶縁膜２６、第２の電極２７が順に積層されて構成されている。このようにして、安定化キャパシタ１３が構成される。
【００５５】
ＮＡＮＤ型フラッシュメモリ１２に必要な電圧は１２Ｖ程度であるものとする。よって、昇圧回路１１は、１２Ｖ程度のＶＯＵＴ１を生成し、出力端子Ｔ１からＶＯＵＴ１（１２Ｖ）を出力する。このＶＯＵＴ１（１２Ｖ）は、ＮＡＮＤ型フラッシュメモリ１２、及び安定化キャパシタ１３の第２の電極２７に印加される。さらに、昇圧回路１１は、ＶＯＵＴ１以外に、このＶＯＵＴ１よりも低いＶＯＵＴ２を生成し、出力端子Ｔ２からＶＯＵＴ２を出力する。このＶＯＵＴ２は、５Ｖ程度に設定される。このＶＯＵＴ２（５Ｖ）は、安定化キャパシタ１３の第１の電極２５に接続された端子２９に印加される。安定化キャパシタ１３の拡散領域２１及び２２には、接地電圧ＶＳＳ（０Ｖ）が印加される。
【００５６】
このようにして半導体集積回路１０を構成した場合でも、図１の構成と同じ動作が可能であり、また図１の構成と同じ効果を得ることができる。なお、本実施形態で示した安定化キャパシタ１３を、図５〜図７で示した半導体集積回路１０に適用することも可能である。この場合も、本実施形態の安定化キャパシタ１３を用いて、図５〜図７の構成と同じ動作が可能である。
【００５７】
（第４の実施形態）
第４の実施形態は、昇圧回路の他の構成例について示しており、電圧ＶＯＵＴ１を昇圧回路を用いて生成し、電圧ＶＯＵＴ１より低い電圧ＶＯＵＴ２を抵抗素子を用いて電圧ＶＯＵＴ１を分圧して生成するようにしている。
【００５８】
図９は、本発明の第４の実施形態に係る半導体集積回路１０の構成を示す図である。昇圧回路１１は、電源電圧ＶＤＤを昇圧して、電源電圧ＶＤＤより高い出力電圧ＶＯＵＴ１を生成する。出力電圧ＶＯＵＴ１は、昇圧回路１１の出力端子Ｔ１から出力される。昇圧回路１１の構成は、図４と同じである。
【００５９】
昇圧回路１１の出力端子Ｔ１と接地端子ＶＳＳとの間には、直列に接続された２個の抵抗素子１１Ａ及び１１Ｂが接続されている。抵抗素子１１Ａと１１Ｂとの接続ノードは、端子２９に接続されている。すなわち、電圧ＶＯＵＴ１は、抵抗素子１１Ａ及び１１Ｂによって分圧され、この分圧された電圧ＶＯＵＴ２が端子２９に印加される。電圧ＶＯＵＴ２の値は、抵抗素子１１Ａ及び１１Ｂによって任意に設定可能であり、本実施形態では、電圧ＶＯＵＴ２は５Ｖに設定される。
【００６０】
このようにして半導体集積回路１０を構成した場合でも、図１の構成と同じ動作が可能であり、また図１の構成と同じ効果を得ることができる。なお、本実施形態で示した昇圧回路を、図５〜図８で示した半導体集積回路１０に適用することも可能である。この場合も、本実施形態の昇圧回路を用いて、図５〜図８の安定化キャパシタ１３と同じ動作が可能である。
【００６１】
（第５の実施形態）
第５の実施形態は、昇圧回路の他の構成例について示しており、電圧ＶＯＵＴ１及びＶＯＵＴ２を別々の昇圧回路を用いて生成するようにしている。
【００６２】
図１０は、本発明の第５の実施形態に係る半導体集積回路１０の構成を示す図である。半導体集積回路１０は、第１の昇圧回路１１−１、及び第２の昇圧回路１１−２を備えている。
【００６３】
第１の昇圧回路１１−１は、電源電圧ＶＤＤを昇圧して、電源電圧ＶＤＤより高い出力電圧ＶＯＵＴ１を生成する。本実施形態では、出力電圧ＶＯＵＴ１は、１２Ｖに設定される。第１の昇圧回路１１−１から出力された電圧ＶＯＵＴ１は、ＮＡＮＤ型フラッシュメモリ１２、及び安定化キャパシタ１３の第２の電極２７に印加される。
【００６４】
第２の昇圧回路１１−２は、電源電圧ＶＤＤを昇圧して、電源電圧ＶＤＤより高い出力電圧ＶＯＵＴ２を生成する。本実施形態では、出力電圧ＶＯＵＴ２は、５Ｖに設定される。第２の昇圧回路１１−２から出力された電圧ＶＯＵＴ２は、安定化キャパシタ１３の第１の電極２５に接続された端子２９に印加される。
【００６５】
第１の昇圧回路１１−１及び第２の昇圧回路１１−２はそれぞれ、図４と同様にチャージポンプ型の昇圧回路が用いられる。そして、第１の昇圧回路１１−１及び第２の昇圧回路１１−２にそれぞれ含まれるキャパシタの段数を調整することで、所望の電圧を得ることが可能である。
【００６６】
このようにして半導体集積回路１０を構成した場合でも、図１の構成と同じ動作が可能であり、また図１の構成と同じ効果を得ることができる。なお、本実施形態で示した昇圧回路を、図５〜図８で示した半導体集積回路１０に適用することも可能である。この場合も、本実施形態の昇圧回路を用いて、図５〜図８の安定化キャパシタ１３と同じ動作が可能である。
【００６７】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係る半導体集積回路１０の構成を示す図。
【図２】ＮＡＮＤ型フラッシュメモリ１２に含まれる１個のブロックの構成を示す回路図。
【図３】メモリセルトランジスタＭＴの構成を示す断面図。
【図４】チャージポンプ型の昇圧回路１１の構成を示す回路図。
【図５】第１の実施形態の係る半導体集積回路１０の他の構成例を示す図。
【図６】本発明の第２の実施形態に係る半導体集積回路１０の構成を示す図。
【図７】第２の実施形態の係る半導体集積回路１０の他の構成例を示す図。
【図８】本発明の第３の実施形態に係る半導体集積回路１０の構成を示す図。
【図９】本発明の第４の実施形態に係る半導体集積回路１０の構成を示す図。
【図１０】本発明の第５の実施形態に係る半導体集積回路１０の構成を示す図。
【符号の説明】
【００６９】
１０…半導体集積回路、１１…昇圧回路、１１Ａ，１１Ｂ…抵抗素子、１２…負荷回路（ＮＡＮＤ型フラッシュメモリ）、１３…安定化キャパシタ、２０…半導体基板、２０Ａ…ｎ型ウェル、２１，２２，３１，３２…ｎ＋型拡散領域、２３…チャネル領域、２４…第１の絶縁膜、２５…第１の電極、２６…第２の絶縁膜、２７…第２の電極、２８…コンタクト、２９…端子、３３…ゲート絶縁膜、３４…浮遊ゲート電極、３５…ゲート間絶縁膜、３６…制御ゲート電極、４１…インバータ、４２…バッファ、４３，４５，４７…ＮチャネルＭＯＳトランジスタ、４４，４６…キャパシタ、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＤ，ＳＧＳ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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