(57)【特許請求の範囲】
【請求項１】
入力ノード及びソースノードを有し、共通ソース増幅器として構成されるＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた反転増幅器に結合されたバランが共振する因子を向上させる方法であって、前記バランは前記反転増幅器にシングルエンド信号を供給するバラン２次素子を備え、前記バラン２次素子は、第１ノードと第２ノードとを含み、前記バラン２次素子の第１ノードが前記反転増幅器の前記入力ノードに結合され、前記方法は、
前記バラン２次素子の第２ノードを、共通接地ノードを介して前記反転増幅器のソースノードに結合させることと、
前記共通の接地ノードを接地電位に結合させることと
を備える方法。
【請求項２】
前記反転増幅器は、前段の駆動増幅器(pre-driver amplifier)であり、前記前段の駆動増幅器は、更に駆動増幅器に結合される請求項１の方法。
【請求項３】
前記バランと前記反転増幅器とは１つのチップ上に配置され、前記共通接地ノードはオンチップに配置され、前記接地電位はオフチップに配置される請求項１の方法。
【請求項４】
前記共通接地ノードをピーキングインダクタに結合させること、を更に備え、
前記ピーキングインダクタを前記接地電位に結合する請求項２の方法。
【請求項５】
前記ピーキングインダクタはオンチップ上にある請求項４の方法。
【請求項６】
前記ピーキングインダクタは、巻線インダクタである請求項５の方法。
【請求項７】
前記ピーキングインダクタは、オフチップ上にある請求項４の方法。
【請求項８】
前記ピーキングインダクタは、ボンディングワイヤである請求項７の方法。
【請求項９】
前記ピーキングインダクタは、少なくとも１ｎＨのインダクタンスを備える請求項４の方法。
【請求項１０】
前記反転増幅器は、共通ソース増幅器を備え、前記共通ソース増幅器の前記ソースノードは、前記増幅器の前記ソースノードとされ、前記共通ソース増幅器の前記ゲートノードは前記バラン２次素子の第１ノードに結合される請求項２の方法。
【請求項１１】
前記反転増幅器は、制御信号に応じて前記反転増幅器を選択的に有効または無効とするトランジスタを更に備える請求項１０の方法。
【請求項１２】
入力ノード及びソースノードを有し、共通ソース増幅器として構成されるＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた反転増幅器と、前記反転増幅器に結合されたバランとを備えた装置であって、
前記バランは、前記反転増幅器にシングルエンド信号を供給するバラン２次素子を備え、前記バラン２次素子は第１ノート及び第２ノードを備え、前記バラン２次素子の第１ノードは前記反転増幅器の前記入力ノードに結合され、
前記バラン２次素子の第２ノードは、共通接地ノードを介して前記反転増幅器のソースノードに結合され、
前記共通接地ノードは接地電位に結合される装置。
【請求項１３】
前記反転増幅器は、前段の駆動増幅器(pre-driver amplifier)であり、前記前段の駆動増幅器は更に駆動増幅器に結合される請求項１２の装置。
【請求項１４】
前記装置は、第１チップを備え、
前記バラン及び前記反転増幅器は前記第１チップ上に配置され、前記共通接地ノードは、前記第１チップ上に配置され、前記接地電位は前記第１チップ外に配置される請求項１２の装置。
【請求項１５】
前記接地電位に結合されるピーキングインダクタを更に備える請求項１３の装置。
【請求項１６】
前記ピーキングインダクタは前記第１チップ上に配置される請求項１５の装置。
【請求項１７】
前記ピーキングインダクタは、巻線インダクタである請求項１６の装置。
【請求項１８】
前記ピーキングインダクタは、オフチップ上に配置される請求項１５の装置。
【請求項１９】
前記ピーキングインダクタはボンディングワイヤである請求項１８の装置。
【請求項２０】
前記ピーキングインダクタは、少なくとも１ｎＨのインダクタンスを備える請求項１９の装置。
【請求項２１】
前記反転増幅器は、共通ソース増幅器を備え、前記共通ソース増幅器の前記ソースノードは、前記増幅器の前記ソースノードとされ、前記共通ソース増幅器の前記ゲートノードは、前記バラン２次素子の第１ノードに結合される請求項１４の装置。
【請求項２２】
前記装置は、送信回路である請求項１２の装置。
【請求項２３】
前記装置は、受信回路である請求項１２の装置。
【請求項２４】
入力ノード及びソースノードを有し、共通ソース増幅器として構成されるＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた反転増幅器と、前記反転増幅器に結合されたバランとを備えた装置であって、
前記バランは、前記増幅器にシングルエンド信号を供給するバラン２次素子を備え、前記バラン２次素子は第１ノート及び第２ノードを備え、前記バラン２次素子の第１ノードは前記増幅器の前記入力ノードに結合され、
最小の長さの配線を用いて共通接地ノードで前記反転増幅器のソースノードを前記バラン２次素子の第２ノードに結合する手段
を備える装置。
【請求項２５】
ピーキングインダクタンスは、オフチップ接地電位に前記共通接地ノードを結合する手段を更に備える請求項２４の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示は、バランに関する。すなわち、回路内において後段の負荷に結合されたバランの線質係数を向上させるための技術に関する。
【背景技術】
【０００２】
通信送信器のような現代の電子機器は、大抵、さまざまな信号をシングルエンド信号に変換するバランを組み込む。例えば、無線通信装置は、その送信回路によって発生した差動信号を、更に増幅及び無線チャネル上での送信のためのシングルエンド信号に変換するバランを使用し得る。共有バランの実装は、第１（１次）バラン素子の両端における差動電圧が、第２（２次）バラン素子の両端における対応シングルエンド電圧を生成するように構成される２つの相互結合した誘導素子を含む。
【０００３】
通信装置に使用されるバランの設計において、バランの線質係数（またはＱ）は利点のうちの主要項目である。より一層高いＱは、概ね装置全体で、より優れた電力転送及び信号対雑音比（ＳＮＲ）特性を伴うより高いバラン出力電圧を導く。２次バラン素子が後段の負荷に結合されると、負荷されたバランのＱ（または“負荷された−Ｑ”（loaded-Q））は、負荷抵抗素子の存在によって減少し、これにより全体的に装置のパフォーマンスを劣化され得る。
【０００４】
負荷されたバラン−Ｑを向上するため簡素で効率的な技術を備えることが好ましいだろう。
【発明の概要】
【０００５】
本開示の一態様は、増幅器に結合されたバランが共振する因子を向上させる方法であって、前記バランは前記増幅器にシングルエンド信号を供給するバラン２次素子を備え、前記バラン２次素子は、第１ノードと第２ノードとを含み、前記増幅器はソースノードを備え、前記方法は、前記バラン２次素子の前記第２ノードを、共通接地ノードを介して前記増幅器の前記ソースノードに結合させ、前記共通の接地ノードを接地電位に結合させる方法を具備する。
【０００６】
本開示の他の態様は、ソースノードを備えた増幅器にシングルエンド信号を供給し、第１ノードと第２ノードとを含むバラン２次素子を備えたバランを具備し、前記バラン２次素子の前記第２ノードは、共通接地ノードを介して前記増幅器の前記ソースノードに結合され、前記共通接地ノードは接地電位に結合される通信装置を具備する。
【０００７】
本開示の更なる他の態様は、入力ノードとソースノードとを備えた増幅器に結合され、前記増幅器にシングルエンド信号を供給し、第１ノード及び第２ノードを備えたバラン２次素子を備えたバランを備え、前記バラン２次素子の前記第１ノードは、前記増幅器の前記入力ノードに結合され、前記装置は更に、最小の長さの配線を用いて共通接地ノードで前記増幅器の前記ソースノードを前記バラン２次素子の前記第２ノードに結合する手段を備えた装置を具備する。
【図面の簡単な説明】
【０００８】
【図１】図１は、通信装置のための従来技術の送信回路の典型的な実施形態を示す。
【図２】図２は、図１に示すｐＤＡ１０２のような増幅器２００に結合されたバラン１０１における実際の実装において発生する寄生素子を示す。
【図２Ａ】図２Ａは、送信回路の性能において、図２に示された寄生インダクタンスの影響を示す増幅器２００の具体的な回路動作を示す。
【図３】図３は、本開示に係り、バラン２次素子１０１．２のノード１０１．２ｂが、チップ上で共通の接地ノード３００ａを介して増幅器２００のノード２００ａに結合された実施形態を示す。
【図３Ａ】図３Ａは、本開示に係り、ノード３００ａがオンチップまたはオフチップで設けられ得るピーキングインダクタ３００を介して、更にオフチップ接地電位に結合されている他の実施形態を示す。
【図３Ｂ】図３Ｂは、以下開示する技術に従った、バラン２次素子の電圧振幅の周波数特性における変化の一例を示す。
【図４】図４は、本開示に係るｐＤＡに結合されるバランの実施形態を示す。
【図５】図５は、本開示の係る方法の実施形態を示す。
【図６】図６は、本開示に係る増幅器と後段の出力負荷との間に挿入される追加バッファ（駆動）増幅器を示す。
【発明を実施するための形態】
【０００９】
付随する図に関連して以下記述される詳細な説明は、本発明の実施形態の記述として示唆され、また本発明が実施され得る唯一の実施形態を示しているとは意図していない。この明細書を通して用いられる用語“例”とは、“一例となる、例えば、または例図、”及び必ずしも他の実施形態を通して好ましいまたは有利と解釈されるべきでないという意味である。詳細な説明は、発明の実施形態の十分な理解を提供する目的のために具体的な詳細を含む。発明の実施形態はこれら詳細な説明がなくとも実施でき得ることは当業者にとって明らかである。複数の例において、良く知られた構造や装置は、以下説明する実施形態の新規なものを不明確にすることから避けるためブロック図として示される。
【００１０】
図１は、通信装置のための従来技術の送信回路の一実施形態を示している。図１において、ベースバンド入力信号ＢＢ_Ｉ（同相）とＢＢ_Ｑ（直交位相）とがローパスフィルター１０３．１と１０３．２とに供給される。それぞれのローパスフィルターの出力信号は、それら信号をそれぞれのローカルオシレータ信号ＬＯ_ＩとＬＯ_Ｑで乗算することによって、フィルターに掛けられたベースバンド信号を高周波数に変調するミキサー１０４．１及び１０４．２に供給される。ミキサー１０４．１と１０４．２との差動出力は、重ね合わせられ、利得が動的に制御される、可変利得増幅器（ＶＧＡ）１０４．５に供給される。ＶＧＡ１０４．５の差動出力は、バラン１０１のバラン一次素子１０１．１に結合される。バラン１０１はまた、電気磁気的にバラン１次素子１０１．１に結合されたバラン２次素子１０１．２を含む。バラン１０１は、バラン１次素子１０１．１の両端の電圧を、バラン２次素子１０１．２のノード１０１．２ａにおけるシングルエンド電圧に変換するよう機能する。バラン２次素子１０１．２の他のノード１０１．２ｂは、接地電位に結合される。本開示は、相互結合されたインダクタとしてバランの動作に限定するわけではないが、図１において、バラン１次素子及び２次素子は、相互結合されたインダクタとして示される。図１において、バラン１次インダクタンス１０１．１はＤＣ供給電圧ＶＤＤでタップされ、またバラン１次インダクタンス１０１．１の両端のＡＣ電圧は、大概ＶＤＤを超え得る。
【００１１】
図１において、バラン２次素子１０１．２のノード１０１．２ａは、後に駆動増幅器（ＤＡ）１０３が結合された、前段に設けられた駆動増幅器（ｐＤＡ）１０２に結合される。ＤＡ１０３の出力は、電圧増幅器（ＰＡ）及び／または他のオフチップ回路を駆動するために使用されうる。
【００１２】
図１に示された送信器の構成が単に例図として示されることに留意する。当業者は、代替する送信器の構成が、表示される複数の素子を省略し、または図示せぬ他の素子を組み込み得ることに気が付くであろう。例えば、送信器はｐＤＡとＤＡとの両方を組み込む必要はない。つまり、これに代わりうる実装は、バラン２次素子に直接結合されたＤＡのみを組み込み得る。本開示の技術は、そのような代替する送信器の構成に適用するために検討される。
【００１３】
図１に示された送信回路は、本開示の適用範囲を送信器に限定することを意図していないことにも留意する。本開示の技術は、あらゆる設計において広く適用されうる。バランは、例えば受信回路に使われる低雑音増幅器（ＬＮＡ）の後段に結合される。そのような実施形態は、本開示の適用範囲内とすべきと思慮される。
【００１４】
図２は、図１において示されるｐＤＡ１０２のような増幅器２００に結合されるバラン１０１を実際に稼働した場合に発生する寄生素子を示す。図２において、バラン１０１及び増幅器２００は、シングルチップ（“オンチップ”）上に実装され、またチップ（“オフチップ”）の外側の接地電位点に別々に結合されるよう示される。寄生素子は、一般的に、例えばボンディングワイヤから生じる寄生インダクタンス等、オフチップノードにオンチップノードを結合する誘導性配線に存在する。図２において、寄生インダクタンスＬｐ１は、バラン２次素子１０１．２におけるノード１０１．２ｂとオフチップ側の接地電位との間に直列に設けられ、一方、寄生インダクタンスＬｐ２は、増幅器２００のノード２００ａとオフチップ側の接地電位との間に直列に設けられる。
【００１５】
当業者は、図２において、増幅器に結合されるバランを実際に実装させると発生しうる、例えば、寄生抵抗や寄生容量などの別の寄生素子が示されていないことに気づくであろう。
【００１６】
図２は、送信回路の寄生インダクタンスの影響を例示する増幅器２００の具体的な回路動作を示す。簡単にするため、本明細書に示す図２Ａ、３、及び図３Ａでは、図示するトランジスタにバイアスを印加するため使用されるバイアススキーム案の詳細、及び、当業者が難なく導き出す、必須のバイアスまたは図示する増幅器のためのＡＣ結合回路を省略することに留意する。増幅器２００の具体的な回路動作が単に例図として示され、けれども当業者であれば、本開示の技術が図２Ａに示されたものと異なる増幅器トポロジに適用できうることを理解するであろうことにも留意する。そのような実施形態は、本開示の適用範囲内であるべきと思慮される。
【００１７】
図２Ａにおいて、増幅器２００は、共通ソース増幅構成に接続されるＮＭＯＳトランジスタＭ１または２００．１含み、Ｍ１のゲートは、バラン２次素子１０１．２のノード１０１．２ａに結合され、ドレインは負荷（図示せぬ）に結合され、ノード２００ａにおけるソースは、寄生インダクタンスＬｐ２を介してオフチップ側の接地電位に結合される。当業者であれば、図２Ａにおけるバラン２次素子１０１．２における２つのノード１０１．２ａと１０１．２ｂ側から測定した時、共通ソース増幅器の入力インピーダンスＺｉｎは下記（１）式で与えられることに理解するであろう。
【数１】
0005254446.tif 000002
【００１８】
ここで、Ｃｇｓは、（図示せぬ）Ｍ１のゲート−ソース間の容量であり、ｇｍ１は、Ｍ１の相互コンダクタンスである。（例えば、Derek K. Shaeffer and Thomas H. Lee, “A 1.5V, 1.5GHz CMOS Low Noise Amplifier,” IEEE J. Solid-State Circuits (1997) 745-759参照）。
【００１９】
（１）式から、寄生インダクタンスＬｐ１とＬｐ２が実数（抵抗）成分（ｇｍ１／Ｃｇｓ）（Ｌｐ１＋Ｌｐ２）として入力インピーダンスＺｉｎに寄与していることが理解されうるだろう。抵抗成分は、バラン２次素子１０１．２と増幅器２００との間の接点でバラン２次素子１０１．２と事実上直列に結合される。Ｌｐ１とＬｐ２とによって寄与される抵抗成分は、バラン増幅器の入力結合のＱ値を減少させ、その結合に関して線質係数またはＱは、下記（２）式で与えられる。
【数２】
0005254446.tif 000003
【００２０】
Ｑが減少すると、ノード１０１．２ａにおけるバラン出力振幅も減少する。前述したように、これは、全体の送信信号列において、より低い出力電圧やより低い信号対雑音比（ＳＮＲ）をもたらすであろう。
【００２１】
従来の回路設計の目的は、バランと増幅器との接点のＱ値を大きくするため寄生インダクタンスＬｐ１やＬｐ２を減らすことである。寄生容量を減らすために、そのような従来の設計技術はバランと増幅器との接地経路のインダクタンスを最小にすることを追求している。例えば、ＱＦＮ（quad flat no lead）型パッケージでは、寄生インダクタンスＬｐ１とＬｐ２とを最小とするためバラン及び／または増幅器をオフチップ側の接地電位に結合させるよう並列に配置された多数のボンディングワイヤが設けられるであろう。フリップチップ型のパッケージでは、チップとフリップチップパッケージ、及びプリント回路基板（ＰＢＣ）接地層の間の距離は最小化されうる。また、複数のバンプは、バラン及び増幅器の接地接続のために設けられ得る。そのような技術の有効性には制限がある。しかしながら、パッケージと配線インダクタンスは必ず有限長を有する。従って、寄生インダクタンスがどのくらい減少し得るかの上限が設定される。さらに、接地端子のために割り付けられたボンディングワイヤやバンプの数の増加は、他のノードに提供され得る利用可能な接続に費やされる。
【００２２】
あるいは、バランの出力電圧を増加させるために、バラン２次素子は、バラン１次と２次素子との間のカップリング比を増加させるため、更に多くの巻数を有するように設計され得る。しかしながら、これは、バラン２次素子のインダクタンスを増加させ、不快にもバラン−増幅器入力ノードに関連して共振周波数が低下する。
【００２３】
図３は、本開示に係り、上述した寄生接地インダクタンスの悪影響を減少させるための一実施形態を示す。図３において、バラン２次素子１０１．２のノード１０１．２ｂは、共通の接地ノード３００ａを介してオンチップ側で増幅器２００のノード２００ａに結合される。共通接地ノード３００ａは、寄生インダクタンスＬｐ３を介してオフチップ接地接続に結合される。
【００２４】
一実施形態では、ノード１０１．２ｂからノード２００ａまでの接続は、これら２つのノード間に直列に現れる寄生素子の影響を減少させるため、長さが最小値とされる。一実施形態において、十分釣り合いの取れた接地接続を具備するため、ノード１０１．２ｂからノード３００ａまでの接続はノード２００ａからノード３００ａまでの接続に関して対称なレイアウトをしている。例えば、ノード３００ａはノード１０１．２ｂからノード２００ａまでの最小の長さ配線の中点でタップされ得る。
【００２５】
ノード１０１．２ｂ及び２００ａは好ましい長さが短い配線を用いてオンチップで直接接続されるので、Ｍ１のソースとバラン２次素子１０１．２のノード１０１．２ｂとの間に直列で寄生するインダクタンスは最小値とされる。これは、入力インピーダンスＺｉｎにおける直列抵抗成分をより小さくする。このことは、Ｚｉｎは、図２Ａに示す実例と比較して直列ＲＬＣ回路につき高いＱをもたらす。
【００２６】
図３Ａは、本開示に係り、ノード３００ａは、オンチップ側またはオフチップ側のいずれかに設けられ得るインダクタンスＬｓを備えたピーキングインダクタ３００を介してオフチップ接地電位に結合される他の一実施形態を示す。仮にオンチップ側に設けられる場合、ピーキングインダクタ３００は、図３Ａに示すように、ピーキングインダクタ３００と直列接続され、寄生インダクタンスＬｐ４を生じうる従来のボンディングワイヤやバンプを介してオフチップ接地電位と更に結合され得る。そのピーキングインダクタ３００は、バラン出力／増幅器入力における共振周波数を増加させるのはもちろん、バランに対する増幅器の転送特性を変え、バランの出力電圧振幅の増幅を促進させ得る。
【００２７】
図３Ｂに、上述された技術に従い、周波数に対しバラン出力電圧振幅を比べたプロットの一例を示す。図３Ｂにおいて、第１の特性３７０は、ピーキングインダクタを使用せず、バラン及びｐＤＡの接地接続が別々に設けられた場合のバランの出力電圧振幅を示す。第２の特性３８０は、ピーキングインダクタを使用せず、例えば図３に示すように、バランとｐＤＡとの接地接続が共通接続された場合のバラン出力電圧振幅を示す。第３の特性３９０は、ピークインダクタを使用し、図３に示すように、バランとｐＤＡとの接地接続が共通接続された場合のバランの出力電圧振幅を示す、図３Ｂに示す特性３９０を使用するためにピーキングインダクタ３００に１．５ｎＨが使用される。
【００２８】
図３Ｂから気付くように、バランの出力電圧及びバランの共振周波数は共にピーキングインダクタ３００を加えることで増加する。
【００２９】
一実施形態において、ピーキングインダクタ３００の最適なインダクタンスの値を決定するため、当業者は、動作において最適な周波数範囲内の最大ピークについてインダクタンスを設定する回路を設計する際、候補となる範囲に渡りインダクタンスを走査するであろう。例えば、２．４ＧＨｚ帯域での動作の場合、インダクタンスの値は、最適値を決定するべく０．５から３ｎＨの範囲にわたり走査され得るだろう。実施形態において、その走査は、研究室の装置などのコンピュータ回路シミュレーションを用いて行われ得る。
【００３０】
当業者は、ピーキングインダクタ３００が様々な方法で実施され得ることに気が付くであろう。例えば、ピーキングインダクタ３００は、オンチップ巻線を備え得る。一実施形態では、その巻線は寸法が１２０μｍ×６５μｍとされる長方形状の巻線とされ得る。他の実施形態では、ピーキングインダクタ３００は、オフチップボンディングワイヤとして実装され得る。他の実施形態では、ピーキングインダクタ３００は、プリント回路基板上の金属配線として実装され得る。例えば、約１ｍｍの金属配線はおよそ１ｎＨのインダクタンスを提供するために使用され得る。
【００３１】
一実施形態において、ピーキングインダクタ３００に関連して寄生する直列抵抗は、できるだけ小さくなるよう設計される。これは、ピーキングインダクタ３００によって損失するＤＣ電流を最小にさせるためだけではなく、増幅器２００のソースが劣化することに関連する利得の損失を最小にさせるためである。
【００３２】
当業者であれば、入力と接地経路との間に増幅ＮＭＯＳトランジスタとバラン２次素子から成る正帰還ループが設けられ得ることも理解するであろう。増幅器の安定を維持するため、増幅器の出力の容量性負荷を低減させることが望ましいであろう。一実施形態では、図６に示すように追加のバッファ増幅器または複数の増幅器が、増幅器と後段の出力負荷との間に配置され得る。例えば、図６において、ＤＡ１０３は、ｐＤＡ１０２の出力端に結合され、そこでｐＤＡ１０２は、直接ピーキングインダクタ３００に結合され、ＤＡ１０３はバッファ増幅器として有能的に機能する。このように、ｐＤＡ１０２はオフチップＰＡにように重い容量負荷を直接駆動することから回避しうる。従って、ピーキングインダクタ３００が用いられると、安定余裕が増加する。
【００３３】
当業者は、他の実施形態（図示せぬ）において、複数のＤＡの１０３は、ｐＤＡ１０２の出力端で並列に結合され得ることに気が付くであろう。更に他の実施形態では、仮に安定余裕と他の検討事項により、設けられたＤＡバッファを必要としないのであれば、ｐＤＡ１０２が、例えばＤＡを飛び越えてＰＡに直接結合されてもよい。これらのような実施形態は、本開示の適用範囲内にあるべきと思慮される。
【００３４】
図４は、本開示に係る送信回路においてｐＤＡに結合されたバランの実施形態を示す。図４において、ｐＤＡ１０２は、動的ＮＭＯＳトランジスタＭＮ１及び動的ＰＭＯＳトランジスタＭＰ１を含み、各々は、自己バイアス用の抵抗ＲＦＢを介して増幅器の入力が増幅器の出力に結合された共通ソース増幅器の構成に接続される。ＡＣ結合容量Ｃは増幅器のＤＣバイアスを維持するために設けられる。更なるトランジスタＭＮＥとＭＰＥとは、制御信号ＥＮに基づいて増幅器を選択的に有効または無効にする動的トランジスタＭＮ１とＭＰ１とに結合される。
【００３５】
図５は、本明細書に係る方法の一実施形態を示す。図５は、増幅器に結合されたバランの存在を想定する。そのバランは、第１ノードと第２ノードとを備えたバラン２次素子を有し、増幅器の入力ノードはその第１ノードに結合される。図５において、ステップ５００では、バラン２次素子の第２ノードが、共通接地ノードで増幅ソースノードに結合される。ステップ５１０で、共通の接地ノードは、ピーキングインダクタに結合される。ステップ５２０でピーキングインダクタは接地電位に結合される。
【００３６】
本明細書とクレームにおいて、１つの素子が他の素子に“に接続された”又は“に結合された”として引用される時、他の素子に直接接続され、または途中で設けられる素子を介して結合され得ると理解されるだろう。その一方で、素子が他の素子に“直接接続される”又は“直接結合する”として引用される時、途中に介入する素子は無い。
【００３７】
当業者は、情報及び信号が任意の様々な異なる技術及び技法を使用して表されることを理解するであろう。例えば、上述の至る所で参照され得るデータ、指示、命令、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または粒子、光学場または粒子、またはその任意の組合せによって表され得る。
【００３８】
当業者は、本実施形態における開示に関連して述べられた様々な例示の論理ブロック、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または双方の組合せとして実施され得ることを認識するであろう。ハードウェア及びソフトウェアのこの互換性を明確に例証するために、様々な例示の要素部品、ブロック、モジュール、回路、及びステップは、一般にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるか否かは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施するかもしれないが、そのような実施決定は本発明における実施形態の範囲から逸脱するものと解釈されるべきでない。
【００３９】
開示された実施形態に関連して本明細書で述べた様々な例示の論理ブロック、モジュール、及び回路は、本明細書で述べた機能を実行するために設計された汎用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア部品、またはその任意の組合せによって実装または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代るものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、計算デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連係した１つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実施され得る。
【００４０】
開示された実施形態に関連して述べた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその二つの組合せにおいて具体化され得る。ソフトウェアモジュールは、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）、フラッシュメモリ、Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）、Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（ＥＰＲＯＭ）、Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形の任意の記録媒体に存在し得る。典型的な記録媒体は、プロセッサが記録媒体から情報を読出し、そして記録媒体へ情報を書込むことが出来るように、プロセッサへ結合され得る。これに代るものでは、記録媒体は、プロセッサへ一体化されても良い。プロセッサ及び記録媒体は、ＡＳＩＣ内にあっても良い。ＡＳＩＣは、ユーザ端末内にあっても良い。あるいは、プロセッサ及び記録媒体は、ユーザ端末においてディスクリート部品としてあっても良い。
【００４１】
１つまたはそれ以上の実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、それらの機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含み得る。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは光ディスク媒体、磁気ディスク媒体または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを扱いまたは保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、ディジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
【００４２】
開示された実施形態の上記説明は、当業者に本発明の製造及び使用を容易にするために与えられる。これら実施形態の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲及び精神から逸脱することなく、その他の実施形態に適用され得る。よって、本発明は、本明細書に示された実施形態に限定することを意図したものではないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
以下、本願出願時の発明を付記する。
（１）
増幅器に結合されたバランが共振する因子を向上させる方法であって、前記バランは前記増幅器にシングルエンド信号を供給するバラン２次素子を備え、前記バラン２次素子は、第１ノードと第２ノードとを含み、前記増幅器は入力ノードとソースノードとを備え、前記バラン２次素子の前記第１ノードが前記増幅器の前記入力ノードに結合され、前記方法は、
前記バラン２次素子の第２ノードを、共通接地ノードを介して前記増幅器の前記ソースノードに結合させることと、
前記共通の接地ノードを接地電位に結合させることと
を備える方法。
（２）
前記増幅器は、前段の駆動増幅器(pre-driver amplifier)であり、前記前段の駆動増幅器は、更に駆動増幅器に結合される（１）の方法。
（３）
前記バランと前記増幅器とは１つのチップ上に配置され、前記共通接地ノードはオンチップに配置され、前記接地電位はオフチップに配置される（１）の方法。
（４）
前記共通接地ノードをピーキングインダクタに結合させることと、を更に備え、
前記ピーキングインダクタを前記接地電位に結合する（２）の方法。
（５）
前記ピーキングインダクタはオンチップ上にある（４）の方法。
（６）
前記ピーキングインダクタは、巻線インダクタである（５）の方法。
（７）
前記ピーキングインダクタは、オフチップ上にある（４）の方法。
（８）
前記ピーキングインダクタは、ボンディングワイヤである（７）の方法。
（９）
前記ピーキングインダクタは、少なくとも１ｎＨのインダクタンスを備える（４）の方法。
（１０）
前記増幅器は、共通ソース増幅器を備え、前記共通ソース増幅器の前記ソースノードは、前記増幅器の前記ソースノードとされ、前記共通ソース増幅器の前記ゲートノードは前記バラン２次素子の前記第１ノードに結合される（２）の方法。
（１１）
前記増幅器は、共通ソース増幅器として構成されるＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた反転増幅器を備える（１０）の方法。
（１２）
前記増幅器は、制御信号に応じて前記反転増幅器を選択的に有効または無効とするトランジスタを更に備える（１１）の方法。
（１３）
増幅器に結合されたバランを備えた装置であって、前記バランは、前記増幅器にシングルエンド信号を供給するバラン２次素子を備え、前記バラン２次素子は第１ノート及び第２ノードを備え、前記増幅器は第１ノード及びソースノードを備え、前記バラン２次素子の第１ノードは前記増幅器の前記入力ノードに結合され、
前記バラン２次素子の前記第２ノードは、共通接地ノードを介して前記増幅器の前記入力ノードに結合され、
前記共通接地ノードは接地電位に結合される装置。
（１４）
前記増幅器は、前段の駆動増幅器(pre-driver amplifier)であり、前記前段の前記駆動増幅器は更に駆動増幅器に結合される（１３）の装置。
（１５）
前記装置は、第１チップを備え、
前記バラン及び前記増幅器は前記第１チップ上に配置され、前記共通接地ノードは、前記第１チップ上に配置され、前記接地電位は前記第１チップ外に配置される（１３）の装置。
（１６）
前記接地電位に結合されるピーキングインダクタを更に備える（１４）の装置。
（１７）
前記ピーキングインダクタは前記第１チップ上に配置される（１６）の装置。
（１８）
前記ピーキングインダクタは、巻線インダクタである（１７）の装置。
（１９）
前記ピーキングインダクタは、オフチップ上に配置される（１６）の装置。
（２０）
前記ピーキングインダクタはボンディングワイヤである（１９）の装置。
（２１）
前記ピーキングインダクタは、少なくとも１ｎＨのインダクタンスを備える（２０）の装置。
（２２）
前記増幅器は、共通ソース増幅器を備え、前記共通ソース増幅器の前記ソースノードは、前記増幅器の前記ソースノードとされ、前記共通ソース増幅器の前記ゲートノードは、前記バラン２次素子の前記第１ノードに結合される（１５）の装置。
（２３）
前記増幅器は、共通ソース増幅器を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた反転増幅器を具備する（２２）の装置。
（２４）
前記装置は、送信回路である（１３）の装置。
（２５）
前記装置は、受信回路である（１３）の装置。
（２６）
増幅器に結合されたバランを備えた装置であって、前記バランは、前記増幅器にシングルエンド信号を供給するバラン２次素子を備え、前記バラン２次素子は第１ノート及び第２ノードを備え、前記増幅器は入力ノード及びソースノードを備え、前記バラン２次素子の第１ノードは前記増幅器の前記入力ノードに結合され、前記装置は更に、
最小の長さの配線を用いて共通接地ノードで前記増幅器の前記ソースノードを前記バラン２次素子の前記第２ノードに結合する手段と
を具備する装置。
（２７）
ピーキングインダクタンスは、オフチップ接地電位に前記共通接地ノードを結合する手段を更に備える（２６）の装置。
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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