(57)【特許請求の範囲】
【請求項１】
絶縁基板の上に、多結晶半導体からなる半導体層、ゲート絶縁膜、およびゲート電極が、この順番で積層され、かつ、前記ゲート電極と前記半導体層とが立体的に交差しているＴＦＴ素子を有する半導体装置であって、
前記半導体層は、平面でみた形状が前記ゲート電極と重畳している第１の領域と、前記第１の領域を挟んで存在し、かつ、前記第１の領域と接している第２の領域および第３の領域とを有し、
前記半導体層の前記第２の領域および前記第３の領域のうちの一方の領域である前記第２の領域は、前記ＴＦＴ素子のソースとしての機能を有する第１の不純物拡散領域と、前記第１の不純物拡散領域の導電型とは反対の導電型である第２の不純物拡散領域とを有し、
他方の領域である前記第３の領域はドレインとしての機能を有する前記第１の不純物拡散領域を有し、
前記第１の領域と前記一方の領域である前記第２の領域との界面は、前記第１の領域と前記第１の不純物拡散領域とが接している部分と、前記第１の領域と前記第２の不純物拡散領域とが接している部分とを有し、
前記第１の領域と前記第２の不純物拡散領域とが接している部分は、前記第１の領域と前記第１の不純物拡散領域とが接している部分を挟む２カ所にあり、それぞれ、前記第１の領域と前記一方の領域である前記第２の領域との界面のうちの、前記半導体層の前記ゲート電極と交差する端面に接する端部およびその近傍に位置し、
前記第１の領域と前記第３の領域との界面で、前記第１の領域と前記第２の不純物拡散領域とが接している部分に対向する界面は、前記第１の不純物拡散領域と前記第１の領域との界面であることを特徴とする半導体装置。
【請求項２】
前記第１の領域と前記第２の不純物拡散領域とが接している部分は、前記半導体層と交差している前記ゲート電極の延在方向の寸法が、前記ＴＦＴ素子のチャネルのゲート幅方向の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁基板の上には、１つの半導体層に前記第１の領域が複数存在するＴＦＴ素子が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記絶縁基板の上には、前記第１の不純物拡散層の導電型がｎ型である第１のＴＦＴ素子と、前記第１の不純物拡散層の導電型がｐ型である第２のＴＦＴ素子とが形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記絶縁基板の上には、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子とで構成される相補型のインバータ回路が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記絶縁基板の上には、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子とで構成されるアナログスイッチ回路が形成されていることを特徴とする請求項４または請求項５に記載の半導体装置。
【請求項７】
前記絶縁基板の上には、複数本の走査信号線、複数本の映像信号線、複数個のスイッチング素子、および複数個の画素電極と、前記ＴＦＴ素子を有する集積回路とが形成されており、
前記集積回路は、前記複数個のスイッチング素子および前記複数個の画素電極がマトリクス状に配置されている領域の外側に形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記スイッチング素子は、ＭＩＳ構造のＴＦＴ素子であることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、多結晶半導体を用いたトップゲート型のＴＦＴ素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＭＩＳ構造（ＭＯＳ構造を含む）のＴＦＴ素子を有する半導体装置には、たとえば、アクティブマトリクス型のＴＦＴ液晶表示装置がある。
【０００３】
前記アクティブマトリクス型のＴＦＴ液晶表示装置は、２枚の基板の間に液晶材料を封入したＴＦＴ液晶表示パネルを有し、前記２枚の基板のうちの一方の基板（以下、ＴＦＴ基板と呼ぶ。）の表示領域には、アクティブ素子（スイッチング素子と呼ぶこともある。）として用いられるＴＦＴ素子がマトリクス状に配置されている。
【０００４】
前記ＴＦＴ基板において前記アクティブ素子として用いられるＴＦＴ素子の半導体層には、従来、たとえば、アモルファスシリコン（ａ−Ｓｉ）などの非晶質半導体を用いることが多かった。しかしながら、近年のＴＦＴ液晶表示装置には、前記アクティブ素子として用いられるＴＦＴ素子の半導体層に、たとえば、多結晶シリコン（ｐｏｌｙ−Ｓｉ）などの多結晶半導体を用いたものもある。
【０００５】
また、従来の一般的なＴＦＴ液晶表示装置においては、走査信号線に加える走査信号の生成や制御を行うゲートドライバ（走査ドライバと呼ぶこともある。）や、映像信号線に加える映像信号の生成や制御を行うデータドライバなどの駆動回路（集積回路）が、液晶表示パネルとは別のチップ状の部品（ドライバＩＣ）であった。しかしながら、近年のＴＦＴ液晶表示装置には、たとえば、ＴＦＴ基板の表示領域の外側に、前記ゲートドライバや前記データドライバなどの駆動回路を内蔵しているものもある。
【０００６】
前記ゲートドライバや前記データドライバなどの駆動回路は、表示領域のアクティブ素子に比べて高速で動作させる必要がある。そのため、ＴＦＴ基板の表示領域の外側に前記駆動回路を内蔵させる場合、前記駆動回路のＴＦＴ素子は、多結晶半導体を用いたＴＦＴ素子であることが望ましい。
【０００７】
ところで、前記ＴＦＴ液晶表示装置などの半導体装置のＴＦＴ素子に用いられる多結晶半導体は、たとえば、低温ポリシリコン（ＬＴＰＳ）であることが多い。前記低温ポリシリコンは、たとえば、絶縁基板などの表面に成膜したアモルファスシリコン膜を溶融した後、結晶化させて形成する。そのため、低温ポリシリコンを用いたＴＦＴ素子を形成するときには、前記絶縁基板の上に、半導体層（低温ポリシリコン層）、ゲート絶縁膜、ゲート電極の順に形成することが多い。このように、前記絶縁基板からみて半導体層の上にゲート電極が積層しているＴＦＴ素子は、トップゲート型と呼ばれる。
【０００８】
また、トップゲート型のＴＦＴ素子の場合、たとえば、半導体層、ゲート絶縁膜、およびゲート電極を形成した後、前記ゲート電極をマスクにして前記半導体層に不純物を注入し、ソース拡散領域およびドレイン拡散領域を形成する。このような製造方法の場合、ソース拡散領域とドレイン拡散領域とを分離するために、ゲート電極を半導体層と交差させる必要がある。
【０００９】
しかしながら、前記ＬＴＰＳを用いたトップゲート型のＴＦＴ素子において、ゲート電極が半導体層と交差していると、たとえば、当該ＴＦＴ素子が導通状態（オン状態）のときに導通電流あるいはオン抵抗にばらつきが生じるという問題がある。このような問題は、たとえば、ゲート幅（チャネル幅）が小さいＴＦＴ素子ほど顕著である。
【００１０】
また、前記ＬＴＰＳを用いたトップゲート型のＴＦＴ素子において、ゲート電極が半導体層と交差していると、たとえば、当該ＴＦＴ素子が非導通状態（オフ状態）のときにソース−ドレイン間にリーク電流が流れるという問題がある。
【００１１】
上記２つの問題のうちの、ソース−ドレイン間にリーク電流が流れるという問題については、近年、たとえば、ＴＦＴ素子の平面形状を、リーク電流が流れにくくなるような形状にする方法がいくつか提案されている（たとえば、特許文献１や特許文献２を参照。）。
【特許文献１】特開平７−３２６７６４号公報
【特許文献２】特開平８−１６０４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前記ＬＴＰＳを用いたトップゲート型のＴＦＴ素子を有する半導体装置では、前述のように、当該ＴＦＴ素子が導通状態のときに導通電流あるいはオン抵抗にばらつきが生じやすい、当該ＴＦＴ素子が非導通状態のときにリーク電流が流れるという問題がある。
【００１３】
前記ＬＴＰＳを用いたトップゲート型のＴＦＴ素子において、当該ＴＦＴ素子が非導通状態（オフ状態）のときにソース−ドレイン間にリーク電流が流れる原因の１つに、半導体層のゲート電極と重畳する領域（チャネル領域と呼ぶこともある。）におけるエッジ部分（エッチング端面に近い部分）と、中央部分とで、ゲート電極からの電界の作用が異なるということが挙げられる。
【００１４】
そのため、特許文献１に記載されたＴＦＴ素子では、たとえば、半導体層のゲート電極と重畳する領域（チャネル領域と呼ぶこともある。）において電流が流れる方向に平行な両サイド（エッジ部分）のゲート長（チャネル長と呼ぶこともある。）を、中心領域でのゲート長よりも長くすることで、ソース−ドレイン間に流れるリーク電流を抑えている。
【００１５】
また、特許文献２に記載されたＴＦＴ素子では、たとえば、ゲート電極をリング状に形成し、半導体層のゲート電極と重畳する領域から、電流の流れる方向に平行なエッジ領域を無くすことで、ソース−ドレイン間に流れるリーク電流を抑えている。
【００１６】
しかしながら、特許文献１に記載されたような方法では、リーク電流を減らすことはできても、完全に流れなくすることは難しいという問題がある。
【００１７】
また、特許文献２に記載されたような方法では、リーク電流を解消することができる一方で、１つのＴＦＴ素子が占有する面積が大きくなり、回路の形成に必要な領域が大きくなるという別の問題が生じる。
【００１８】
本発明の目的は、多結晶半導体を用いたトップゲート構造のＴＦＴ素子を有する半導体装置において、ＴＦＴ素子のリーク電流を抑圧することが可能な技術を提供することにある。
【００１９】
本発明の他の目的は、多結晶半導体を用いたトップゲート構造のＴＦＴ素子を有する半導体装置において、回路面積を増大させることなく、ＴＦＴ素子のリーク電流を抑圧することが可能な技術を提供することにある。
【００２０】
本発明の他の目的は、多結晶半導体を用いたトップゲート構造のＴＦＴ素子を有する半導体装置において、ＴＦＴ素子の導通電流あるいはオン抵抗のばらつきを低減することが可能な技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００２３】
（１）絶縁基板の上に、多結晶半導体からなる半導体層、ゲート絶縁膜、およびゲート電極が、この順番で積層され、かつ、前記ゲート電極と前記半導体層とが立体的に交差しているＴＦＴ素子を有する半導体装置であって、前記半導体層は、平面でみた形状が前記ゲート電極と重畳している第１の領域と、前記第１の領域を挟んで存在し、かつ、前記第１の領域と接している第２の領域および第３の領域とを有し、前記半導体層の前記第２の領域および前記第３の領域のうちの一方の領域は、前記ＴＦＴ素子のソースとしての機能を有する第１の不純物拡散領域と、前記第１の不純物拡散領域の導電型とは反対の導電型である第２の不純物拡散領域とを有し、前記第１の領域と前記一方の領域との界面は、前記第１の領域と前記第１の不純物拡散領域とが接している部分と、前記第１の領域と前記第２の不純物拡散領域とが接している部分とを有し、前記第１の領域と前記第２の不純物拡散領域とが接している部分は、前記第１の領域と前記第１の不純物拡散領域とが接している部分を挟む２カ所にあり、それぞれ、前記第１の領域と前記一方の領域との界面のうちの、前記半導体層の前記ゲート電極と交差する端面に接する端部およびその近傍に位置している半導体装置。
【００２４】
（２）前記（１）の半導体装置において、前記第１の領域と前記第２の不純物拡散領域とが接している部分は、前記半導体層と交差している前記ゲート電極の延在方向の寸法が、前記ＴＦＴ素子のゲート長（チャネル長）よりも長い半導体装置。
【００２５】
（３）前記（１）または（２）の半導体装置において、前記絶縁基板の上には、１つの半導体層に前記第１の領域が複数存在するＴＦＴ素子が形成されている半導体装置。
【００２６】
（４）前記（１）乃至（３）のいずれかの半導体装置において、前記絶縁基板の上には、前記第１の不純物拡散層の導電型がｎ型である第１のＴＦＴ素子と、前記第１の不純物拡散層の導電型がｐ型である第２のＴＦＴ素子とが形成されている半導体装置。
【００２７】
（５）前記（４）の半導体装置において、前記絶縁基板の上には、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子とで構成される相補型のインバータ回路が形成されている半導体装置。
【００２８】
（６）前記（４）または（５）の半導体装置において、前記絶縁基板の上には、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子とで構成されるアナログスイッチ回路が形成されている半導体装置。
【００２９】
（７）前記（１）乃至（６）のいずれかの半導体装置において、前記絶縁基板の上には、複数本の走査信号線、複数本の映像信号線、複数個のスイッチング素子、および複数個の画素電極と、前記ＴＦＴ素子を有する集積回路とが形成されており、前記集積回路は、前記複数個のスイッチング素子および前記複数個の画素電極がマトリクス状に配置されている領域の外側に形成されている半導体装置。
【００３０】
（８）前記（７）の半導体装置において、前記スイッチング素子は、ＭＩＳ構造のＴＦＴ素子である半導体装置。
【発明の効果】
【００３１】
本発明の半導体装置によれば、多結晶半導体を用いたＴＦＴ素子を有する半導体装置における、当該ＴＦＴ素子のリーク電流を抑圧することができる。
【００３２】
また、本発明の半導体装置によれば、回路面積を増大させることなく、当該ＴＦＴ素子のリーク電流を抑圧することが可能な技術を提供することにある。
【００３３】
またさらに、本発明の半導体装置によれば、ＴＦＴ素子の導通電流あるいはオン抵抗のばらつきを低減することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００３５】
図１（ａ）乃至図１（ｅ）は、本発明に関わる従来のＴＦＴ素子の概略構成と、その問題点を説明するための模式図である。
図１（ａ）は、多結晶半導体を用いた従来のＴＦＴ素子の一構成例を示す模式平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線断面図である。図１（ｃ）は、図１（ａ）のＢ−Ｂ’線断面図である。図１（ｄ）は、図１（ａ）の半導体層の構成を示す模式平面図である。図１（ｅ）は、図１（ａ）乃至図１（ｄ）に示したＴＦＴ素子の等価回路図である。
【００３６】
従来の半導体装置に用いられるＭＩＳ構造のＴＦＴ素子には、半導体層に多結晶シリコン（ｐｏｌｙ−Ｓｉ）などの多結晶半導体を用いたものがある。また、半導体層に多結晶半導体を用いたＴＦＴ素子には、絶縁基板の上に半導体層、ゲート絶縁膜、およびゲート電極がこの順番で積層されたものがあり、このようなＴＦＴ素子は、一般に、トップゲート型のＴＦＴ素子と呼ばれる。そして、本発明は、上記のような、多結晶半導体を用いたトップゲート型のＴＦＴ素子に関わるものである。
【００３７】
前記多結晶半導体を用いたトップゲート型のＴＦＴ素子は、たとえば、図１（ａ）乃至図１（ｃ）に示すように、絶縁基板１の一表面に形成（成膜）された下地絶縁層２上に形成されている、多結晶半導体を用いた半導体層３、ＴＦＴ素子のゲート絶縁膜としての機能を有する第１の絶縁膜４、ゲート電極５、第２の絶縁層６、配線７ｓ，７ｄ，７ｇから構成されている。
【００３８】
下地絶縁層２は、たとえば、エッチングで半導体層３を形成する際に、絶縁基板１の表面が荒れるのを防ぐための絶縁層である。
【００３９】
半導体層３は、多結晶半導体膜（たとえば、多結晶シリコン膜）をエッチングして形成されたものであり、たとえば、図１（ｂ）および図１（ｄ）に示すように、ゲート電極５と平面でみて重なる第１の領域３０１と、第１の領域３０１を挟んで存在する第２の領域３０２および第３の領域３０３の３つの領域に大別される。第１の領域３０１は、当該ＴＦＴ素子がオン（導通状態）のときにキャリアの通路（チャネル）が形成される領域である。また、従来のＴＦＴ素子における第２の領域３０２および第３の領域３０３は、それぞれ、第１の領域３０１に接しており、一方の領域がソースになり、他方の領域がドレインになる。図１（ａ）乃至図１（ｃ）に示したＴＦＴ素子では、第２の領域３０２がソース、第３の領域３０３がドレインとする。
【００４０】
配線７ｓは、スルーホールＴＨ１により半導体層３の第２の領域３０２と接続しており、配線７ｄは、スルーホールＴＨ２により半導体層３の第３の領域３０３と接続している。また、配線７ｇは、スルーホールＴＨ３によりゲート電極５と接続している。
【００４１】
従来のこのようなＴＦＴ素子では、たとえば、図１（ｄ）に示すように、第２の領域３０２のすべてがソースであり、第３の領域３０３のすべてがドレインである。すなわち、当該ＴＦＴ素子がｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳと呼ぶ。）である場合、第２の領域３０２のすべて、および第３の領域３０３のすべては、たとえば、リン（Ｐ）やヒ素（Ａｓ）などの不純物が注入されたｎ型の半導体領域になっている。このとき、第１の領域３０１は、たとえば、ｐ型の半導体領域、または第２の領域３０２および第３の領域３０３とは不純物濃度が異なるｎ型の半導体領域である。
【００４２】
また、当該ＴＦＴ素子がｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳと呼ぶ。）である場合、第２の領域３０２のすべて、および第３の領域３０３のすべては、たとえば、ボロン（Ｂ）などの不純物が注入されたｐ型の半導体領域になっている。このとき、第１の領域３０１は、たとえば、ｎ型の半導体領域、または第２の領域３０２および第３の領域３０３とは不純物濃度が異なるｐ型の半導体領域である。
【００４３】
ところで、ＴＦＴ素子は、ゲート電極５からの電界により半導体層３の第１の領域３０１を流れる電流を制御する素子であり、半導体層３の第１の領域３０１に作用する電界に位置依存性がない、すなわち第１の領域３０１のすべての領域に均一な電界が作用するようにすることが望ましい。
【００４４】
しかしながら、図１（ａ）乃至図１（ｃ）に示したような構成のＴＦＴ素子の場合、ゲート電極５から第１の領域３０１に作用する電界は、位置依存性をもつ。すなわち、図１（ｄ）に示すように、半導体層３の第１の領域３０１のうちのエッチング端面Ｅ１およびその近傍の領域３０１ｂに作用する電界と、半導体層３の第１の領域３０１のうちのエッチング端面Ｅ２およびその近傍の領域３０１ｃに作用する電界は、これら２つの領域３０１ｂ、３０１ｃの間にある領域３０１ａに作用する電界とは異なる。
【００４５】
このような半導体層３の第１の領域３０１に作用する電界の位置依存性を考慮すると、図１（ａ）乃至図１（ｃ）に示した１つのＴＦＴ素子の等価回路は、たとえば、図１（ｅ）のように表すことができる。すなわち、図１（ａ）乃至図１（ｃ）に示した１つのＴＦＴ素子は、トランジスタ特性が異なる２種類３個のＴＦＴ素子ＭＴａ，ＭＴｂ，ＭＴｃが並列に接続されているとみることができる。なお、図１（ｅ）において、ＭＴａは、第１の領域３０１のうちの領域３０１ａにチャネルが形成されるＴＦＴ素子、ＭＴｂは、第１の領域３０１のうちの領域３０１ｂにチャネルが形成されるＴＦＴ素子、ＭＴｃは、第１の領域３０１のうちの領域３０１ｃにチャネルが形成されるＴＦＴ素子である。以下、ＴＦＴ素子ＭＴａを本体ＭＯＳと呼び、ＴＦＴ素子ＭＴｂ，ＭＴｃをサイドＭＯＳと呼ぶ。
【００４６】
ＴＦＴ素子が、エンハンスメント型であり、ゲート幅が比較的大きいと、当該ＴＦＴ素子がオンの状態（導通状態）では本体ＭＯＳ ＭＴａが支配的であり、サイドＭＯＳ ＭＴｂ，ＭＴｃの存在は問題にならない。しかしながら、ＴＦＴ素子が、エンハンスメント型であり、ゲート幅が比較的小さいと、当該ＴＦＴ素子がオンの状態（導通状態）のときに導通電流あるいはオン抵抗がばらつくという問題が発生する。なお、エンハンスメント型のＴＦＴ素子というのは、ノーマリオフ型のＴＦＴ素子とも呼ばれ、ゲート電極５の電位がソースの電位と同じであるとき、すなわち当該ＴＦＴ素子がオフの状態（非導通状態）のときにドレイン電流が流れないＴＦＴ素子であり、たとえば、半導体層３の第１の領域３０１導電型が、ソースおよびドレインの導電型とは反対の導電型になっている。
【００４７】
また、エンハンストメント型のＴＦＴ素子は、通常、サイドＭＯＳ ＭＴｂ，ＭＴｃのゲート絶縁膜の膜厚が、本体ＭＯＳ ＭＴａのゲート絶縁膜の膜厚に比べて薄い。また、サイドＭＯＳ ＭＴｂ，ＭＴｃのゲート電極は曲率を持つ。そのため、エンハンストメント型のＴＦＴ素子のサイドＭＯＳ ＭＴｂ，ＭＴｃの閾値電圧Ｖｔｈは、一般的に、本体ＭＯＳの閾値電圧Ｖｔｈに対してディプリート側へシフトする。すなわち、エンハンストメント型のＴＦＴ素子では、半導体層３の第１の領域３０１のうちの領域３０１ｂおよび領域３０１ｃにおけるキャリアの量が、領域３０１ａにおけるキャリアの量に比べて多くなる。その結果、従来のＴＦＴ素子では、エンハンストメント型であるにもかかわらず、ゲート電極５の電位がソースの電位と同じであり、当該ＴＦＴ素子がオフの状態（非導通状態）のときにリーク電流（ドレイン電流）が流れてしまうという問題があった。
【００４８】
以下の実施例では、図１（ａ）乃至図１（ｃ）に示したＴＦＴ素子と同等の構造およびサイズでありながら、導通電流あるいはオン抵抗のばらつきを低減でき、かつ、リーク電流が流れるのを防ぐことが可能なＴＦＴ素子および当該ＴＦＴ素子を有する回路の構成例について説明する。
【実施例１】
【００４９】
図２（ａ）乃至図２（ｄ）は、本発明による実施例１の半導体装置の概略構成を示す模式図である。
図２（ａ）は、実施例１の半導体装置におけるＴＦＴ素子の一構成例を示す模式平面図である。図２（ｂ）は、図２（ａ）のＣ−Ｃ’線断面図である。図２（ｃ）は、図２（ａ）の半導体層の構成を示す模式平面図である。図２（ｄ）は、図２（ａ）乃至図２（ｃ）に示したＴＦＴ素子の等価回路図である。
なお、図２（ａ）のＡ−Ａ’線における断面構成は、図１（ｂ）に示したような構成であり、図２（ａ）のＢ−Ｂ’線における断面構成は、図１（ｃ）に示したような構成である。
【００５０】
実施例１の半導体装置は、絶縁基板１の上に多結晶シリコンなどの多結晶半導体を用いたトップゲート型のＴＦＴ素子が複数個配置されている装置であり、各ＴＦＴ素子の基本的な構成は、図１（ａ）乃至図１（ｃ）に示したＴＦＴ素子と同様の構成である。すなわち、実施例１の半導体装置における１つのＴＦＴ素子は、たとえば、図２（ａ）、図２（ｂ）、図１（ｂ）、および図１（ｃ）に示すように、絶縁基板１の一表面に形成（成膜）された下地絶縁層２上に形成されている、多結晶半導体を用いた半導体層３、ＴＦＴ素子のゲート絶縁膜としての機能を有する第１の絶縁膜４、ゲート電極５、第２の絶縁層６、配線７ｓ，７ｄ，７ｇから構成されている。
【００５１】
実施例１のＴＦＴ素子において、図１（ａ）乃至図１（ｃ）に示した従来のＴＦＴ素子と異なる点は、半導体層３の構成、特に当該ＴＦＴ素子のソースとしての機能を有する第２の領域３０２の構成である。
【００５２】
実施例１のＴＦＴ素子では、半導体層３の第２の領域３０２が、たとえば、図２（ａ）、図２（ｂ）、および図２（ｃ）に示すように、ソースとして機能する第１の不純物拡散領域３０２ａと、第２の不純物拡散領域３０２ｂ，３０２ｃの３つの領域で構成されている。また、実施例１のＴＦＴ素子において、第１の不純物拡散領域３０２ａと、第２の不純物拡散領域３０２ｂ，３０２ｃとは、以下の条件を満たすように形成されている。
【００５３】
まず、第２の不純物拡散領域３０２ｂ，３０２ｃは、第１の不純物拡散領域３０２ａの導電型とは反対の導電型である。すなわち、実施例１のＴＦＴ素子がｎＭＯＳである場合、第２の領域３０２の第１の不純物拡散領域３０２ａはｎ型であるため、第２の不純物拡散領域３０２ｂ，３０２ｃはｐ型である。また、実施例１のＴＦＴ素子がｐＭＯＳである場合、第２の領域３０２の第１の不純物拡散領域３０２ａはｐ型であるため、第２の不純物拡散領域３０２ｂ，３０２ｃはｎ型である。
【００５４】
また、第２の不純物拡散領域３０２ｂ，３０２ｃの不純物濃度は、当該ＴＦＴ素子の使用電圧の範囲内で空乏化しない濃度にすることが望ましい。そのため、実施例１のＴＦＴ素子がｎＭＯＳである場合、第２の不純物拡散領域３０２ｂ，３０２ｃの不純物濃度は、たとえば、一般的なｐＭＯＳにおけるソースおよびドレインの不純物濃度と同じ濃度にすればよい。また、実施例１のＴＦＴ素子がｐＭＯＳである場合、第２の不純物拡散領域３０２ｂ，３０２ｃの不純物濃度は、たとえば、一般的なｎＭＯＳにおけるソースおよびドレインの不純物濃度と同じ濃度にすればよい。
【００５５】
次に、第１の領域３０１と第２の領域３０２との界面は、ゲート電極５の端面とほぼ同じ平面位置に延在し、第１の領域３０１と第１の不純物拡散領域３０２ａとが接している部分と、第１の領域３０１と第２の不純物拡散領域３０２ｂとが接している部分と、第１の領域３０１と第２の不純物拡散領域３０２ｃとが接している部分の３つの部分からなる。またこのとき、第１の領域３０１と第２の不純物拡散領域３０２ｂとが接している部分は、半導体層３のエッチング端面Ｅ１およびその近傍を含んでおり、第１の領域３０１と第２の不純物拡散領域３０２ｃとが接している部分は、半導体層３のエッチング端面Ｅ２およびその近傍を含んでいる。
【００５６】
次に、第１の領域３０１と第２の不純物拡散領域３０２ｂとが接している部分、および第１の領域３０１と第２の不純物拡散領域３０２ｃとが接している部分のゲート幅方向（チャネル幅方向）の寸法Ｌｙは、それぞれ、半導体層３の領域３０１ｂおよび領域３０１ｃのゲート幅方向の寸法Ｌｙ’よりも大きいことが望ましい。なお、半導体層３の領域３０１ｂおよび領域３０１ｃの寸法Ｌｙ’は、特定の数値で規定することが難しい。そのため、実際には、ＴＦＴ素子においてショートチャネル効果が発生するときのゲート長よりも、前記寸法Ｌｙを大きくすることが望ましい。ただし、ＴＦＴ素子においてショートチャネル効果が発生するときのゲート長よりも、前記寸法Ｌｙが小さい場合でも、本願発明の効果は得られる。
【００５７】
また、第２の不純物拡散層３０２ｂ，３０２ｃのゲート長方向（チャネル長方向）の寸法Ｌｘは、当該ＴＦＴ素子の使用電圧の範囲内で、各第２の不純物拡散層３０２ｂ，３０２ｃが空乏化しない値であればよい。
【００５８】
またさらに、第２の不純物拡散層３０２ｂ，３０２ｃは、配線７ｓと接続しないようにする。
【００５９】
以上のような条件を満たす実施例１のＴＦＴ素子において、半導体層３の第１の領域３０１に作用する電界の位置依存性を考慮すると、１つのＴＦＴ素子の等価回路は、たとえば、図２（ｄ）のように表すことができる。このとき、１つのＴＦＴ素子が、１つの本体ＭＯＳ ＭＴａ、および２つのサイドＭＯＳ ＭＴｂ，ＭＴｃで表される点は、図１（ｅ）に示した等価回路図と同じである。しかしながら、実施例１のＴＦＴ素子では、第１の領域３０１のうちの、領域３０１ｂと第１の不純物拡散領域３０２ａとの間、領域３０１ｃと第１の不純物拡散領域３０２ａとの間には、それぞれ、第２の不純物拡散領域３０２ｂ，３０２ｃが介在している。すなわち、サイドＭＯＳ ＭＴｂ，ＭＴｃのソース側には、それぞれ、当該サイドＭＯＳのキャリアを少数キャリアとする極性の第２の不純物拡散領域３０２ｂ，３０２ｃが存在し、それがキャリアに対するバリアになる。そのため、サイドＭＯＳ ＭＴｂ，ＭＴｃのソース側は、等価回路上、開放状態になる。
【００６０】
したがって、実施例１のＴＦＴ素子が、たとえば、エンハンスメント型であり、サイドＭＯＳ ＭＴｂ，ＭＴｃの閾値電圧Ｖｔｈが本体ＭＯＳの閾値電圧Ｖｔｈよりもディプリート側にシフトしても、当該ＴＦＴ素子がオフの状態のときにサイドＭＯＳ ＭＴｂ，ＭＴｃを介したリーク電流は流れない。
【００６１】
また、実施例１のＴＦＴ素子では、オンの状態のときにサイドＭＯＳ ＭＴｂ，ＭＴｃを流れる電流は、本体ＭＯＳのソースを介した電流のみである。そのため、本体ＭＯＳ ＭＴａがオンになる前に、サイドＭＯＳ ＭＴｂ，ＭＴｃに電流が流れ始めることはない。
【００６２】
すなわち、実施例１のＴＦＴ素子におけるサイドＭＯＳ ＭＴｂ，ＭＴｃは、当該ＴＦＴ素子がオフの状態のときにはトランジスタとして寄与しない。また、当該ＴＦＴ素子がオンの状態のときには、サイドＭＯＳ ＭＴｂ，ＭＴｃを流れる電流の、ＴＦＴ素子全体を流れる電流への寄与が抑えられる。その結果、ＴＦＴ素子がオンの状態のときに導通電流あるいはオン抵抗がばらつくのを低減でき、かつ、オフの状態のときにリーク電流が流れるのを防ぐことができる。
【００６３】
また、実施例１のＴＦＴ素子は、たとえば、従来の図１（ａ）乃至図１（ｃ）に示したＴＦＴ素子の形成手順と同様の手順で形成することができる。すなわち、半導体層３、第１の絶縁膜４、およびゲート電極５を形成した後、たとえば、半導体層３の第２の領域３０２および第３の領域３０３に不純物を注入する工程において、ソースおよびドレインとして機能する第１の不純物拡散領域３０２ａを形成するとともに第２の不純物拡散領域３０２ｂ，３０２ｃを形成すればよい。
【００６４】
また、実施例１のＴＦＴ素子を形成するときには、たとえば、半導体層３の第２の領域３０２に、上記の条件を満たす第２の不純物拡散領域３０２ｂ，３０２ｃを形成すればよいので、たとえば、特許文献２（特開平８−１６０４６９号公報）に記載のトランジスタのようにゲート電極５を特異な平面形状にしなくても、上記のような効果が得られる。そのため、絶縁基板１の上にＴＦＴ素子が複数個配置された半導体装置を形成するときに、個々のＴＦＴ素子が占有する面積が大きくなるのを防ぎ、回路の形成に必要な領域が大きくなるのを防ぐことができる。
【実施例２】
【００６５】
図３（ａ）および図３（ｂ）は、本発明による実施例２の半導体装置の概略構成を示す模式図である。
図３（ａ）は、ＣＭＯＳインバータ回路の等価回路図である。図３（ｂ）は、実施例２の半導体装置におけるＣＭＯＳインバータ回路の一構成例を示す模式平面図である。
【００６６】
絶縁基板１の上にＴＦＴ素子が複数個配置された半導体装置には、たとえば、エンハンスメント型のｐＭＯＳとｎＭＯＳとを直列に接続した相補型のインバータ回路（ＣＭＯＳインバータ回路）を有するものがある。ＣＭＯＳインバータ回路の等価回路図は、たとえば、図３（ａ）のように表され、ｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２のゲートを接続した入力端子ＩＮと、ｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２のドレイン（Ｄ）を接続した出力端子ＯＵＴとを有する。また、ｐＭＯＳ ＭＴ１のソース（Ｓ）は電源端子ＶＤＤに接続しており、ｎＭＯＳ ＭＴ２のソース（Ｓ）はグランドＶＳＳに接続している。
【００６７】
また、従来のＣＭＯＳインバータ回路におけるｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２は、それぞれの平面レイアウトが、たとえば、図１（ａ）乃至図１（ｃ）に示したような構成になっており、それぞれの等価回路は、たとえば、図１（ｄ）に示したような構成になっている。そのため、従来のＣＭＯＳインバータ回路のｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２のそれぞれにも、サイドＭＯＳの存在により、オフの状態のときにリーク電流が流れるという問題や、オンの状態のときに導通電流やオン抵抗にばらつきが生じるといった問題がある。
【００６８】
ＣＭＯＳインバータ回路において、上記のような問題の発生を回避するには、絶縁基板１の上に形成されるＣＭＯＳインバータ回路の平面レイアウトを、たとえば、図３（ｂ）に示すような構成にすればよい。なお、図３（ｂ）において、３１はｐＭＯＳの半導体層、３２はｎＭＯＳの半導体層である。
【００６９】
ｐＭＯＳ ＭＴ１の半導体層３１において、ゲート電極５と平面でみて重なっている領域は、チャネルが形成される第１の領域である。また、当該半導体層３１において第１の領域（ゲート電極５）の左側にある領域は第２の領域３０２１であり、ソースとして機能する第１の不純物拡散領域３０２１ａと、第２の不純物拡散領域３０２１ｂ，３０２１ｃから構成される。また、当該半導体層３１において第１の領域（ゲート電極５）の右側にある領域は第３の領域３０３１であり、すべての領域が第１の不純物拡散領域３０２１ａと同じ導電型、同じ濃度の不純物拡散領域である。また、第２の領域３０２１の第１の不純物拡散領域３０２１ａは、スルーホールＴＨ１により配線７ｓ（ＶＤＤ）と接続しており、第３の領域３０３１は、スルーホールＴＨ２により配線７ｄ（ＯＵＴ）と接続している。
【００７０】
また、ｎＭＯＳ ＭＴ２の半導体層３２において、ゲート電極５と平面でみて重なっている領域は、チャネルが形成される第１の領域である。また、当該半導体層３２において第１の領域（ゲート電極５）の左側にある領域は第２の領域３０２２であり、ソースとして機能する第１の不純物拡散領域３０２２ａと、第２の不純物拡散領域３０２２ｂ，３０２２ｃから構成される。また、当該半導体層３２において第１の領域（ゲート電極５）の右側にある領域は第３の領域３０３２であり、すべての領域が第１の不純物拡散領域３０２２ａと同じ導電型、同じ濃度の不純物拡散領域である。また、第２の領域３０２２の第１の不純物拡散領域３０２２ａは、スルーホールＴＨ１’により配線７ｓ’（ＶＳＳ）と接続しており、第３の領域３０３２は、スルーホールＴＨ２’により配線７ｄ（ＯＵＴ）と接続している。
【００７１】
なお、詳細な説明は省略するが、ｐＭＯＳ ＭＴ１、およびｎＭＯＳ ＭＴ２は、それぞれ、図２（ｂ）、図１（ｂ）、および図１（ｃ）に示したような断面構成になっている。
【００７２】
また、詳細な説明は省略するが、ｐＭＯＳ ＭＴ１の半導体層３１の第２の領域３０２１における第１の不純物拡散領域３０２１ａおよび第２の不純物拡散領域３０２１ｂ，３０２１ｃと、ｎＭＯＳ ＭＴ２の半導体層３２の第２の領域３０２２における第１の不純物拡散領域３０２２ａおよび第２の不純物拡散領域３０２２ｂ，３０２２ｃとは、それぞれ、実施例１で説明したような条件を満たすように形成する。
【００７３】
このように、ＣＭＯＳインバータ回路の形成に用いるｐＭＯＳ ＭＴ１の半導体層３１およびｎＭＯＳ ＭＴ２の半導体層３２を、それぞれ、実施例１で説明したような構成にすることで、ＣＭＯＳインバータ回路のｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２のそれぞれにおいて、オンの状態のときに導通電流やオン抵抗に生じるばらつきを低減できるとともに、オフの状態のときにリーク電流が流れるのを防ぐことができる。
【００７４】
なお、実施例２では、ＣＭＯＳインバータ回路を構成するｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２の両方に、前記第２の不純物拡散領域を設けた場合を例に挙げているが、これに限らず、たとえば、ｐＭＯＳ ＭＴ１またはｎＭＯＳ ＭＴ２のいずれか一方のみに、前記第２の不純物拡散領域を設けた構成にしてもよい。すなわち、ｐＭＯＳ ＭＴ１またはｎＭＯＳ ＭＴ２のうちの、たとえば、ｐＭＯＳ ＭＴ１のサイドＭＯＳにおけるリーク電流が当該ｐＭＯＳ ＭＴ１の動作上で問題にならない場合は、ｎＭＯＳ ＭＴ２のみに、前記第２の不純物拡散領域を設けることで、実施例２のＣＭＯＳインバータ回路と同等の効果が得られる。また逆に、ｐＭＯＳ ＭＴ１またはｎＭＯＳ ＭＴ２のうちの、たとえば、ｎＭＯＳ ＭＴ２のサイドＭＯＳにおけるリーク電流が当該ｎＭＯＳ ＭＴ２の動作上で問題にならない場合は、ｐＭＯＳ ＭＴ１のみに、前記第２の不純物拡散領域を設けることで、実施例２のＣＭＯＳインバータ回路と同等の効果が得られる。
【実施例３】
【００７５】
図４（ａ）乃至図４（ｃ）は、本発明による実施例３の半導体装置の概略構成を示す模式図である。
図４（ａ）は、アナログスイッチ回路の等価回路図である。図４（ｂ）は、デュアルゲート構造のｐＭＯＳの等価回路図である。図４（ｃ）は、実施例３の半導体装置におけるアナログスイッチ回路の一構成例を示す模式平面図である。
【００７６】
実施例２では、ソースおよびドレインが固定されているｐＭＯＳおよびｎＭＯＳで構成される回路の一例として、ＣＭＯＳインバータ回路を挙げている。しかしながら、半導体装置の回路の中には、ソースとドレインの関係が随時入れ替わるｐＭＯＳやｎＭＯＳを有する回路も存在する。実施例３では、ソースとドレインの関係が随時入れ替わるｐＭＯＳやｎＭＯＳを有する回路の一例として、アナログスイッチ回路を挙げ、本発明を適用したときの構成の一例を説明する。
【００７７】
アナログスイッチ回路は、たとえば、図４（ａ）のような等価回路で表される回路であり、ｐＭＯＳ ＭＴ１のゲートが第１の入力端子ＩＮ１に接続し、ｎＭＯＳのゲートが第２の入力端子ＩＮ２に接続している。また、ｐＭＯＳ ＭＴ１のソース−ドレインのうちの一方は端子Ａに接続しており、他方は端子Ｂに接続している。同様に、ｎＭＯＳ ＭＴ２のソース−ドレインのうちの一方は端子Ａに接続しており、他方は端子Ｂに接続している。
【００７８】
このようなアナログスイッチ回路は、入力端子ＩＮ１，ＩＮ２のそれぞれに反転関係の信号が入力され、たとえば、ｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２が同時にオンまたはオフになることで、端子Ａと端子Ｂの間の導通／非導通の切り替え（スイッチング）を行う。また、ｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２は、それぞれ、たとえば、オンの状態のときの端子Ａと端子Ｂの電位差により、端子Ａ側がソースで端子Ｂ側がドレインになる場合と、端子Ａ側がドレインで端子Ｂ側がソースになる場合とがある。
【００７９】
このように、ソースとドレインの関係が随時入れ替わるＴＦＴ素子（ＭＯＳトランジスタ）の場合、ゲート電極に対するソースとドレインの関係が対称になるようにする必要がある。
【００８０】
したがって、アナログスイッチ回路のｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２に本発明を適用する場合、ｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２は、それぞれ、たとえば、デュアルゲート構造にする必要がある。デュアルゲート構造のｐＭＯＳ ＭＴ１は、たとえば、図４（ｂ）のような等価回路で表される。このとき、２つのｐＭＯＳ ＭＴ１ａ，ＭＴ１ｂのゲートは入力端子ＩＮ１に接続している。またこのとき、端子Ａがソースで端子Ｂがドレインの関係になる場合、ｐＭＯＳ ＭＴ１ａの端子Ａ側がソースになり、ｐＭＯＳ ＭＴ１ｂの端子Ｂ側がドレインになるので、ｐＭＯＳ ＭＴ１ａのドレインとｐＭＯＳ ＭＴ１ｂのソースが接続された状態になる。一方、端子Ａがドレインで端子Ｂがソースの関係になる場合、ｐＭＯＳ ＭＴ１ａの端子Ａ側がドレインになり、ｐＭＯＳ ＭＴ１ｂの端子Ｂ側がソースになるので、ｐＭＯＳ ＭＴ１ａのソースとｐＭＯＳ ＭＴ１ｂのドレインが接続された状態になる。
【００８１】
このようなデュアルゲート構造のｐＭＯＳおよびｎＭＯＳからなるアナログスイッチ回路に本発明を適用する場合、その平面レイアウトは、たとえば、図４（ｃ）に示すような構成にすればよい。なお、図４（ｃ）において、３１はｐＭＯＳの半導体層、３２はｎＭＯＳの半導体層である。
【００８２】
ｐＭＯＳ ＭＴ１の半導体層３１は、ゲート電極５と平面でみて重なっている２つの領域が第１の領域である。また、当該半導体層３１において、２つの第１の領域で分割された３つの領域は、もっとも左側の領域が第２の領域３０２１であり、もっとも右側の領域が第３の領域３０３１であり、２つの第１の領域で挟まれている領域３０４１が第４の領域である。また、第２の領域３０２１は、ソースおよびドレインとして機能する第１の不純物拡散領域３０２１ａと、第２の不純物拡散領域３０２１ｂ，３０２１ｃから構成される。また、当該半導体層３１において第３の領域３０３１は、ドレインおよびソースとして機能する第１の不純物拡散領域３０３１ａと、第２の不純物拡散領域３０３１ｂ，３０３１ｃから構成される。また、第２の領域３０２１の第１の不純物拡散領域３０２１ａは、スルーホールＴＨ１により配線７ａ（端子Ａ）と接続しており、第３の領域３０３１の第１の不純物拡散領域３０３１ａは、スルーホールＴＨ２により配線７ｂ（端子Ｂ）と接続している。
【００８３】
なお、詳細な説明は省略するが、ｐＭＯＳ ＭＴ１の半導体層３１の第２の領域３０２１における第１の不純物拡散領域３０２１ａおよび第２の不純物拡散領域３０２１ｂ，３０２１ｃと、第３の領域３０３１における第１の不純物拡散領域３０３１ａおよび第２の不純物拡散領域３０３１ｂ，３０３１ｃとは、それぞれ、実施例１で説明したような条件を満たすように形成する。
【００８４】
アナログスイッチ回路におけるｐＭＯＳ ＭＴ１をこのような構成にすると、第２の領域３０２１の第１の不純物拡散領域３０２１ａがソース、第３の領域３０３１の第１の不純物拡散領域３０３１ａがドレインのときには、第２の領域３０２１の第２の不純物拡散領域３０２１ｂ，３０２１ｃがバリアになり、リーク電流が流れるのを防ぐことができる。また、第２の領域３０２１の第１の不純物拡散領域３０２１ａがドレイン、第３の領域３０３１の第１の不純物拡散領域３０３１ａがソースのときには、第３の領域３０３１の第２の不純物拡散領域３０３１ｂ，３０２３ｃがバリアになり、リーク電流が流れるのを防ぐことができる。
【００８５】
また、ｎＭＯＳ ＭＴ２の半導体層３２は、ゲート電極５’と平面でみて重なっている２つの領域が第１の領域である。また、当該半導体層３２において、２つの第１の領域で分割された３つの領域は、もっとも左側の領域が第２の領域３０２２であり、もっとも右側の領域が第３の領域３０３２であり、２つの第１の領域で挟まれている領域３０４２が第４の領域である。また、第２の領域３０２２は、ソースおよびドレインとして機能する第１の不純物拡散領域３０２２ａと、第２の不純物拡散領域３０２２ｂ，３０２２ｃから構成される。また、当該半導体層３２において第３の領域３０３２は、ドレインおよびソースとして機能する第１の不純物拡散領域３０３２ａと、第２の不純物拡散領域３０３２ｂ，３０３２ｃから構成される。また、第２の領域３０２２の第１の不純物拡散領域３０２２ａは、スルーホールＴＨ１’により配線７ａ（端子Ａ）と接続しており、第３の領域３０３２の第１の不純物拡散領域３０３２ａは、スルーホールＴＨ２’により配線７ｂ（端子Ｂ）と接続している。
【００８６】
なお、詳細な説明は省略するが、ｎＭＯＳ ＭＴ２の半導体層３２の第２の領域３０２２における第１の不純物拡散領域３０２２ａおよび第２の不純物拡散領域３０２２ｂ，３０２２ｃと、第３の領域３０３２における第１の不純物拡散領域３０３２ａおよび第２の不純物拡散領域３０３２ｂ，３０３２ｃとは、それぞれ、実施例１で説明したような条件を満たすように形成する。
【００８７】
アナログスイッチ回路におけるｎＭＯＳ ＭＴ２をこのような構成にすると、第２の領域３０２２の第１の不純物拡散領域３０２２ａがソース、第３の領域３０３２の第１の不純物拡散領域３０３２ａがドレインのときには、第２の領域３０２２の第２の不純物拡散領域３０２２ｂ，３０２２ｃがバリアになり、リーク電流が流れるのを防ぐことができる。また、第２の領域３０２２の第１の不純物拡散領域３０２２ａがドレイン、第３の領域３０３２の第１の不純物拡散領域３０３２ａがソースのときには、第３の領域３０３２の第２の不純物拡散領域３０３２ｂ，３０３２ｃがバリアになり、リーク電流が流れるのを防ぐことができる。
【００８８】
このように、相補型のアナログスイッチ回路の形成に用いるｐＭＯＳ ＭＴ１の半導体層３１およびｎＭＯＳ ＭＴ２の半導体層３２を、それぞれ、図４（ｃ）に示したような構成にすることで、アナログスイッチ回路のｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２のそれぞれにおいて、オンの状態のときに導通電流やオン抵抗に生じるばらつきを低減できるとともに、オフの状態のときにリーク電流が流れるのを防ぐことができる。
【００８９】
図５（ａ）は、実施例３のアナログスイッチ回路の第１の変形例を示す模式平面図である。図５（ｂ）は、実施例３のアナログスイッチ回路の第２の変形例を示す模式平面図である。
【００９０】
本発明を適用したアナログスイッチ回路の一構成例として、図４（ｃ）には、ｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２をデュアルゲート構造にし、それぞれのＭＯＳトランジスタの半導体層３１，３２における第２の領域および第３の領域に、第２の不純物領域を設けた構成を挙げている。
【００９１】
しかしながら、実施例３で挙げた、デュアルゲート構造のｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２を組み合わせたアナログスイッチの場合、第２の不純物領域は、それぞれのＭＯＳトランジスタの半導体層３１，３２における第２の領域および第３の領域に限らず、たとえば、図５（ａ）に示すように、第４の領域３０４１，３０４２に設けてもよい。
【００９２】
このとき、ｐＭＯＳ ＭＴ１の半導体層３１の第２の領域３０２１および第３の領域３０３１は、それぞれ、すべての領域を第１の不純物拡散領域（ｐ型領域）にし、第４の領域３０４１は、第１の不純物拡散領域３０４１ａと、４つの第２の不純物領域３０４１ｂ，３０４１ｃ，３０４１ｄ，３０４１ｅで構成する。なお、第４の領域３０４１の第２の不純物領域３０４１ｂ，３０４１ｃ，３０４１ｄ，３０４１ｅを形成するときには、実施例１で説明した条件と同等の条件を満たすように形成する。
【００９３】
またこのとき、ｎＭＯＳ ＭＴ２の半導体層３２の第２の領域３０２２および第３の領域３０３２は、それぞれ、すべての領域を第１の不純物拡散領域（ｎ型領域）にし、第４の領域３０４２は、第１の不純物拡散領域３０４２ａと、４つの第２の不純物領域３０４２ｂ，３０４２ｃ，３０４２ｄ，３０４２ｅで構成する。なお、第４の領域３０４２の第２の不純物領域３０４２ｂ，３０４２ｃ，３０４２ｄ，３０４２ｅを形成するときには、実施例１で説明した条件と同等の条件を満たすように形成する。
【００９４】
また、たとえば、ｐＭＯＳ ＭＴ１の第４の領域３０４１に第２の不純物拡散領域を形成する場合は、たとえば、図５（ｂ）に示すように、第１の不純物拡散領域３０４１ａと２つの第２の不純物拡散領域３０４１ｂ、３０４１ｃで構成してもよい。このとき、ｎＭＯＳ ＭＴ２の第４の領域３０４２についても同様に、第１の不純物拡散領域３０４２ａと２つの第２の不純物拡散領域３０４２ｂ、３０４２ｃで構成してもよい。
【００９５】
またさらに、図４（ｃ）、図５（ａ）、および図５（ｂ）に示した例では、ｐＭＯＳ ＭＴ１における第２の不純物拡散領域と、ｎＭＯＳ ＭＴ２における第２の不純物拡散領域とが、各ＭＯＳトランジスタの半導体層３１，３２における同じ領域に形成されている。しかしながら、これに限らず、たとえば、ｐＭＯＳ ＭＴ１における第２の不純物拡散領域は図４（ｃ）に示した位置に形成し、ｎＭＯＳ ＭＴ２における第２の不純物拡散領域は図５（ａ）に示した位置に形成するようなことも可能であることはもちろんである。
【００９６】
また、実施例３のアナログスイッチ回路においても、ｐＭＯＳ ＭＴ１およびｎＭＯＳ ＭＴ２の両方に、前記第２の不純物拡散領域を設けているが、これに限らず、ｐＭＯＳ ＭＴ１またはｎＭＯＳ ＭＴ２のうちのいずれか一方のみに前記第２の不純物拡散領域が設けられていてもよい。
【実施例４】
【００９７】
図６（ａ）乃至図６（ｃ）は、本発明が適用可能な半導体装置（液晶表示パネル）の概略構成を示す模式図である。図６（ａ）は、液晶表示パネルの概略構成の一例を示す模式平面図である。図６（ｂ）は、図６（ａ）のＤ−Ｄ’線断面図である。図６（ｃ）は、図６（ａ）のＴＦＴ基板の一構成例を示す模式平面図である。
【００９８】
本発明は、従来の半導体装置のうちの、たとえば、図２（ａ）、図２（ｂ）、図１（ｂ）、および図１（ｃ）に示したような構成のＴＦＴ素子を有し、半導体層３が多結晶半導体である半導体装置であれば、その用途に関係なく、どのような半導体装置にも適用できる。
【００９９】
実施例４では、実施例１乃至実施例３で挙げたような構成のＴＦＴ素子や回路を有する半導体装置の一例として、ＴＦＴ液晶表示パネルを挙げ、その構成について簡単に説明する。
【０１００】
ＴＦＴ液晶表示パネルは、たとえば、図６（ａ）および図６（ｂ）に示すように、ＴＦＴ基板８と対向基板９の一対の基板の間に液晶材料１０が封入されている表示パネルである。このとき、ＴＦＴ基板８と対向基板９とは、表示領域ＤＡの外側に環状に設けられたシール材１１で接着されており、液晶材料１０は、ＴＦＴ基板８および対向基板９ならびにシール材１１で囲まれた空間に密封されている。
【０１０１】
また、ＴＦＴ液晶表示パネルが、たとえば、透過型または半透過型である場合、ＴＦＴ基板８の外側を向いた面には下偏光板１２が設けられ、対向基板９の外側を向いた面には上偏光板１３が設けられる。また、ＴＦＴ基板８と下偏光板１２との間、対向基板９と上偏光板１３との間に、それぞれ、１層乃至複数層の位相差板が設けられることもある。また、ＴＦＴ液晶表示パネルが反射型の場合、一般に、下偏光板１２は不要である。
【０１０２】
ＴＦＴ基板８は、たとえば、図６（ｃ）に示すように、複数本の走査信号線ＧＬと、複数本の映像信号線ＤＬを有する。このとき、走査信号線ＧＬと映像信号線ＤＬとは、絶縁層を介して設けられている。また、表示領域ＤＡは、たとえば、スイッチング素子として機能するＴＦＴ素子と、ＴＦＴ素子のソース電極またはドレイン電極に接続された画素電極とを有する画素の集合で設定される。
【０１０３】
また、近年の液晶表示パネルには、たとえば、図６（ｃ）に示すように、ＴＦＴ基板８の表示領域ＤＡの外側に、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤが形成されているものもある。なお、第１の駆動回路ＧＤは、各走査信号線ＧＬに加える走査信号のオン／オフの制御などを行う集積回路であり、第２の駆動回路ＤＤは、各映像信号線に加える映像信号の生成や加えるタイミングの制御などを行う集積回路である。
【０１０４】
また、従来の液晶表示パネルの場合、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤは、たとえば、ＴＦＴ基板とは別の工程で製造されたＩＣチップを用いていることが多いが、図６（ｃ）に示したＴＦＴ基板８では、走査信号線ＧＬや映像信号線ＤＬ、スイッチング素子（ＴＦＴ素子）などとともに形成され、ＴＦＴ基板８に内蔵されている。
【０１０５】
第１の駆動回路ＧＤおよび第２の駆動回路ＤＤは、ＴＦＴ素子、抵抗素子、容量素子などが集積された回路である。また、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子は、表示領域に配置されるＴＦＴ素子（スイッチング素子）と比べて、非常に高速で動作させる必要がある。そのため、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子の半導体層は、多結晶シリコンなどの多結晶半導体を用いて形成するのが望ましい。
【０１０６】
また、ＴＦＴ基板８は、たとえば、ガラス基板などの光透過率が高い絶縁基板１の上に、走査信号線ＧＬ、映像信号線ＤＬ、ＴＦＴ素子などを形成する。このとき、ＴＦＴ素子の半導体層となる多結晶半導体は、たとえば、絶縁基板１の上に成膜したアモルファス半導体（たとえば、アモルファスシリコン膜）を溶融、結晶化させた後、エッチングして形成する。そのため、ＴＦＴ基板８に多結晶半導体を用いたＴＦＴ素子を形成するときには、当該ＴＦＴ素子をトップゲート構造にするのが望ましい。
【０１０７】
そこで、ＴＦＴ基板８に第１の駆動回路ＧＤおよび第２の駆動回路ＤＤを内蔵させる場合、当該第１の駆動回路ＧＤおよび第２の駆動回路ＤＤを、たとえば、実施例１で説明したＴＦＴ素子、実施例２で説明したＣＭＯＳインバータ回路、実施例３で説明したアナログスイッチ回路などが集積された回路にする。このようにすることで、たとえば、当該第１の駆動回路ＧＤおよび第２の駆動回路ＤＤの誤動作などを防ぐことができる。
【０１０８】
図７（ａ）乃至図７（ｃ）、図８（ａ）および図８（ｂ）は、実施例４のＴＦＴ液晶表示パネルの応用例を説明するための模式図である。
図７（ａ）は、従来のＴＦＴ基板における１つ画素の一構成例を示す模式平面図である。図７（ｂ）は、図７（ａ）の領域ＡＲ１を拡大して示した模式平面図である。図７（ｃ）は、図７（ｂ）のＥ−Ｅ’線断面図である。
図８（ａ）は、図７（ａ）乃至図７（ｃ）に示したＴＦＴ素子に本発明を適用した場合の一構成例を示す模式平面図である。図８（ｂ）は、図７（ａ）乃至図７（ｃ）に示したＴＦＴ素子に本発明を適用した場合の他の構成例を示す模式平面図である。なお、図８（ａ）および図８（ｂ）は、図７（ｂ）の領域ＡＲ２を拡大して示した模式図である。
【０１０９】
従来のＴＦＴ基板８において、表示領域ＤＡを構成する各画素は、スイッチング素子として機能するＴＦＴ素子と、ＴＦＴ素子のソースに接続している画素電極とを有する。また、スイッチング素子として機能するＴＦＴ素子は、ゲートが走査信号線ＧＬに接続しており、ドレインが映像信号線ＤＬに接続している。なお、スイッチング素子として機能するＴＦＴ素子は、実際には、映像信号線ＤＬに加わる信号の電位（極性）により、画素電極と接続しているほうがソースになる場合と、ドレインになる場合がある。
【０１１０】
また、従来のＴＦＴ基板８において、前記スイッチング素子として機能するＴＦＴ素子の半導体層は、たとえば、アモルファスシリコンを用いて形成することが多かったが、近年、多結晶シリコンを用いて形成することも増えてきている。
【０１１１】
多結晶シリコンを用いたＴＦＴ素子（スイッチング素子）を有するＴＦＴ基板８における１つの画素の構成は、たとえば、図７（ａ）乃至図７（ｃ）に示すような構成になっている。すなわち、絶縁基板１の表面に形成された下地絶縁層２の上に、多結晶シリコンで形成された半導体層３、ゲート絶縁膜としての機能を有する第１の絶縁層４、ゲート電極５としての機能を有する走査信号線ＧＬ、第２の絶縁層６、映像信号線ＤＬおよびソース電極ＳＤ、第３の絶縁層１４、画素電極ＰＸおよび対向電極ＣＴが積層されている。
【０１１２】
走査信号線ＧＬは、実施例１乃至実施例３で説明したＴＦＴ素子のゲート電極５としての機能を有する配線であり、半導体層３は、その平面形状が、走査信号線ＧＬと２回交差するような形状になっている。すなわち、図７（ａ）乃至図７（ｃ）に示したＴＦＴ素子は、実施例３で説明したアナログスイッチ回路のＴＦＴ素子と同様に、デュアルゲート構造になっている。
【０１１３】
また、映像信号線ＤＬは、スルーホールＴＨ１により半導体層３の第２の領域３０２に接続しており、ソース電極ＳＤは、スルーホールＴＨ２により半導体層３の第３の領域３０３に接続している。また、画素電極ＰＸは、スルーホールＴＨ４によりソース電極ＳＤに接続している。
【０１１４】
このような構成のＴＦＴ素子（スイッチング素子）に本発明を適用するには、たとえば、図８（ａ）に示すように、半導体層３の第２の領域３０２を、ソースまたはドレインとして機能する第１の不純物拡散領域３０２ａおよびバリアとして機能する第２の不純物拡散領域３０２ｂ，３０２ｃで構成し、半導体層３の第３の領域３０３を、ドレインまたはソースとして機能する第１の不純物拡散領域３０３ａおよびバリアとして機能する第２の不純物拡散領域３０３ｂ，３０３ｃで構成すればよい。
【０１１５】
また、実施例４でも説明したように、デュアルゲート構造のＴＦＴ素子の場合、たとえば、図８（ｂ）に示すように、２つの第１の領域（走査信号線ＧＬと重なる領域）に挟まれた第４の領域３０４を、ＭＯＳトランジスタのソースおよびドレインとして機能する第１の不純物拡散領域３０４ａと、バリアとして機能する第２の不純物拡散領域３０４ｂ，３０４ｃ，３０４ｄ，３０４ｅとで構成してもよい。
【０１１６】
なお、図７（ａ）乃至図７（ｃ）、図８（ａ）および図８（ｂ）に挙げた構成は、多結晶シリコンを用いたＴＦＴ素子（スイッチング素子）を有する画素の構成の一例であり、ＴＦＴ素子（スイッチング素子）、画素電極ＰＸ、対向電極ＣＴなどの平面レイアウトが適宜変更可能であることはもちろんである。
【０１１７】
また、実施例４では、液晶表示パネルのＴＦＴ基板８を例に挙げたが、これに限らず、表示領域の外側に駆動回路などの集積回路が内蔵された基板、あるいは表示領域に多結晶シリコンを用いたＴＦＴ素子を有する表示パネルであれば、本発明を適用可能であることはもちろんである。
【０１１８】
またさらに、実施例４では、本発明が適用可能な半導体装置として液晶表示パネル（ＴＦＴ基板８）を例に挙げたが、これに限らず、絶縁基板１の上に多結晶半導体を用いたトップゲート型のＴＦＴ素子が形成される半導体装置であれば、本発明を適用可能であることももちろんである。
【０１１９】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【図面の簡単な説明】
【０１２０】
【図１（ａ）】多結晶半導体を用いた従来のＴＦＴ素子の一構成例を示す模式平面図である。
【図１（ｂ）】図１（ａ）のＡ−Ａ’線断面図である。
【図１（ｃ）】図１（ａ）のＢ−Ｂ’線断面図である。
【図１（ｄ）】図１（ａ）の半導体層の構成を示す模式平面図である。
【図１（ｅ）】図１（ａ）乃至図１（ｄ）に示したＴＦＴ素子の等価回路図である。
【図２（ａ）】実施例１の半導体装置におけるＴＦＴ素子の一構成例を示す模式平面図である。
【図２（ｂ）】図２（ａ）のＣ−Ｃ’線断面図である。
【図２（ｃ）】図２（ａ）の半導体層の構成を示す模式平面図である。
【図２（ｄ）】図２（ａ）乃至図２（ｃ）に示したＴＦＴ素子の等価回路図である。
【図３（ａ）】ＣＭＯＳインバータ回路の等価回路図である。
【図３（ｂ）】実施例２の半導体装置におけるＣＭＯＳインバータ回路の一構成例を示す模式平面図である。
【図４（ａ）】アナログスイッチ回路の等価回路図である。
【図４（ｂ）】デュアルゲート構造のｐＭＯＳの等価回路図である。
【図４（ｃ）】実施例３の半導体装置におけるアナログスイッチ回路の一構成例を示す模式平面図である。
【図５（ａ）】実施例３のアナログスイッチ回路の第１の変形例を示す模式平面図である。
【図５（ｂ）】実施例３のアナログスイッチ回路の第２の変形例を示す模式平面図である。
【図６（ａ）】液晶表示パネルの概略構成の一例を示す模式平面図である。
【図６（ｂ）】図６（ａ）のＤ−Ｄ’線断面図である。
【図６（ｃ）】図６（ａ）のＴＦＴ基板の一構成例を示す模式平面図である。
【図７（ａ）】従来のＴＦＴ基板における１つ画素の一構成例を示す模式平面図である。
【図７（ｂ）】図７（ａ）の領域ＡＲ１を拡大して示した模式平面図である。
【図７（ｃ）】図７（ｂ）のＥ−Ｅ’線断面図である。
【図８（ａ）】図７（ａ）乃至図７（ｃ）に示したＴＦＴ素子に本発明を適用した場合の一構成例を示す模式平面図である。
【図８（ｂ）】図７（ａ）乃至図７（ｃ）に示したＴＦＴ素子に本発明を適用した場合の他の構成例を示す模式平面図である。
【符号の説明】
【０１２１】
１…絶縁基板
２…下地絶縁層
３，３１，３２…半導体層
３０１，３０１ａ，３０１ｂ，３０１ｃ，３０１１…第１の領域
３０２，３０２１，３０２２…第２の領域
３０３，３０３１，３０３２…第３の領域
３０４，３０４１，３０４２…第４の領域
３０２ａ，３０２１ａ，３０２２ａ、３０３ａ，３０３１ａ，３０３２ａ，３０４ａ，３０４１ａ，３０４２ａ…第１の不純物拡散領域
３０２ｂ，３０２１ｂ，３０２２ｂ，３０２ｃ，３０２１ｃ，３０２２ｃ，３０３ｂ，３０３１ｂ，３０３２ｂ，３０３ｃ，３０３１ｃ，３０３２ｃ，３０４ｂ，３０４ｃ，３０４ｄ，３０４ｅ，３０４１ｂ，３０４１ｃ，３０４１ｄ，３０４１ｅ，３０４２ｂ，３０４２ｃ，３０４２ｄ，３０４２ｅ…第２の不純物拡散領域
４…第１の絶縁層
５…ゲート電極
６…第２の絶縁層
７ａ，７ｂ，７ｓ，７ｄ，７ｇ…配線
８…ＴＦＴ基板
９…対向基板
１０…液晶材料
１１…シール材
１２…下偏光板
１３…上偏光板
１４…第３の絶縁層
ＭＴａ…本体ＭＯＳ
ＭＴｂ，ＭＴｃ…サイドＭＯＳ
ＭＴ１…ｐＭＯＳ
ＭＴ２…ｎＭＯＳ
ＤＡ…表示領域
ＧＬ…走査信号線
ＤＬ…映像信号線
ＳＤ…ソース電極
ＰＸ…画素電極
ＣＴ…対向電極
ＧＤ…第１の駆動回路
ＤＤ…第２の駆動回路
ＴＨ１，ＴＨ２，ＴＨ３，ＴＨ４…スルーホール
【図１（ａ）】
0005295529.tif 000002
【図１（ｂ）】
0005295529.tif 000003
【図１（ｃ）】
0005295529.tif 000004
【図１（ｄ）】
0005295529.tif 000005
【図１（ｅ）】
0005295529.tif 000006
【図２（ａ）】
0005295529.tif 000007
【図２（ｂ）】
0005295529.tif 000008
【図２（ｃ）】
0005295529.tif 000009
【図２（ｄ）】
0005295529.tif 000010
【図３（ａ）】
0005295529.tif 000011
【図３（ｂ）】
0005295529.tif 000012
【図４（ａ）】
0005295529.tif 000013
【図４（ｂ）】
0005295529.tif 000014
【図４（ｃ）】
0005295529.tif 000015
【図５（ａ）】
0005295529.tif 000016
【図５（ｂ）】
0005295529.tif 000017
【図６（ａ）】
0005295529.tif 000018
【図６（ｂ）】
0005295529.tif 000019
【図６（ｃ）】
0005295529.tif 000020
【図７（ａ）】
0005295529.tif 000021
【図７（ｂ）】
0005295529.tif 000022
【図７（ｃ）】
0005295529.tif 000023
【図８（ａ）】
0005295529.tif 000024
【図８（ｂ）】
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