(57)【特許請求の範囲】
【請求項１】
列に沿って或る方向に延在するビット線を備える、行と列で構成されたデュアルフローティングゲート・メモリセルからなるアレイにおいて、前記メモリセルをプログラムする方法であって、
同時にプログラムするために、行に沿った複数対の第１および第２の隣接メモリセル（５０−１，５０−２）を特定するステップであって、少なくとも１つのメモリセルを異なった対の間に配置し、前記複数対が複数対間で共用されるビット線（８４−２）と、前記第１の隣接メモリセルに結合された第１のビット線（８４−１）と、前記第２の隣接メモリセルに結合された第２のビット線（８４−３）とを個々に備える、特定するステップと、
前記複数対の第１および第２の隣接メモリセル（５０−１，５０−２）をプログラムすることが十分に可能な第１の電圧（ＶD ）を個々の対の前記共用されるビット線（８４−２）に印加するステップと、
前記共用されるビット線（８４−２）に前記第１の電圧（ＶD ）を印加し、前記第１および第２のビット線（８４−１，８４−３）に印加する第２または第３の電圧（ＶS ）に対し、前記第１の電圧と前記第２または第３の電圧の差がホットエレクトロンを作り出すのに必要な電位差を上回る電位差（ＶP ）とするか否かを各メモリセルにプログラミングをするか否かに応じて選択するステップと、
前記メモリセルが、開くことができる半導体チャネルを個々に備えるとともに前記メモリセルの２つの記憶エレメントに対応する２本のステアリングライン（８０−１，８０−３）に個々に結合され、前記ステアリングラインに接続されるステアリングゲート（７４ａ−１，７４ｂ−２）に過励振電圧V G ODを印加するステップと、を有し、
一対のメモリセルに対し同時に書き込み動作を行うことを特徴とする方法。
【請求項２】
請求項１記載の方法において、
前記第２の電圧のほうが前記第１の電圧よりも低いことを特徴とする方法。
【請求項３】
請求項１記載の方法において、
前記第２の電圧のほうが前記第３の電圧よりも低いことを特徴とする方法。
【請求項４】
請求項１記載の方法において、
前記第３の電圧のほうが前記第１の電圧よりも低いことを特徴とする方法。
【請求項５】
請求項１記載の方法において、
前記メモリセル（５０−１，５０−２）が２つの記憶エレメント（７２ａ−１，７２ｂ−１および７２ａ−２，７２ｂ−２）を個々に備え、前記複数対のメモリセルが隣接記憶エレメント（７２ｂ−１，７２ａ−２）を個々に備え、前記隣接記憶エレメントはプログラムされることを特徴とする方法。
【請求項６】
請求項５記載の方法において、
前記メモリセルが、開くことができる半導体チャネルを個々に備えるとともに前記メモリセルの２つの記憶エレメントに対応する２本のステアリングラインに個々に結合され、前記ステアリングラインが前記列に沿った或る方向に延在し、前記プログラムすることが、前記隣接記憶エレメントをプログラムすることが十分に可能な第４の電圧（ＶG P ）を個々の対の前記隣接記憶エレメント（７２ｂ−１，７２ａ−２）に対応する前記ステアリングライン（８０−２）に印加するステップと、それぞれのメモリセルの前記半導体チャネル（７０ａ−１，７０ｃ−２）を開くことができる第５の電圧（ＶG PGM ）を個々の対の隣接していない記憶エレメント（７２ａ−１，７２ｂ−２）に対応する前記ステアリングライン（８０−１，８０−３）に印加するステップとを有することを特徴とする方法。
【請求項７】
請求項１記載の方法において、
前記第１、第２および第３の電圧が、前記メモリセルのうちの少なくとも１つのメモリセルの中へ多値化データをプログラムするのに十分ないくつかのレベルを有することを特徴とする方法。
【請求項８】
請求項１記載の方法において、
前記メモリセルのうちの少なくとも１つのメモリセルの中へ多値化データをプログラムするのに十分な前記第１、第２および第３の電圧を異なる時間間隔で印加することを特徴とする方法。
【請求項９】
列に沿って或る方向に延在するステアリングラインおよび複数対の間で共有されるビット線を備える、行と列で構成されたデュアルフローティングゲート・メモリセルからなるアレイにおいて、２つのステアリングラインに個々に結合する前記メモリセルをプログラムする方法であって、
同時にプログラムするために、行に沿った複数対の第１および第２の隣接メモリセル（５０−１，５０−２）を特定するステップであって、少なくとも１つの隣接メモリセルを異なった対の間に配置し、前記複数対が２つの隣接するステアリングライン（８０−２）と、前記第１の隣接メモリセルに結合された第１のステアリングライン（８０−１）と、前記第２の隣接メモリセルに結合された第２のステアリングライン（８０−３）とを個々に備える、特定するステップと、
前記複数対の第１および第２の隣接メモリセルをプログラムすることが十分に可能な第１の電圧（ＶG P ）を個々の対の前記隣接するステアリングライン（８０−２）に印加するステップと、
それぞれの前記第１または第２の隣接メモリセルをプログラムするか否かに従って、個々の対の前記第１および第２のステアリングライン（８０−１，８０−３）の各々にチャネル部を開く能力を持つ第２の電圧（ＶG PGM ）またはチャネル部を開く能力を持たない第３の電圧（ＶG NPGM）のいずれかを印加するステップと、を有し、
一対のメモリセルに対し同時に書き込み動作を行うことを特徴とする方法。
【請求項１０】
請求項９記載の方法において、
前記第３の電圧のほうが前記第２の電圧よりも低いことを特徴とする方法。
【請求項１１】
請求項９記載の方法において、
前記複数対が、複数対の間で共用されるビット線（８４−２）と、前記第１の隣接メモリセルに結合された第１のビット線（８４−１）と、前記第２の隣接メモリセルに結合された第２のビット線（８４−３）とを個々に備え、これらのビット線が前記列に沿った或る方向に延在し、前記プログラムすることが、前記複数対の第１および第２の隣接メモリセル（５０−１，５０−２）をプログラムすることが十分に可能な第４の電圧（ＶD ）を個々の対の前記共用されるビット線（８４−２）に印加するステップと、個々の対の前記第１および第２のビット線（８４−１，８４−３）の各々に第５の電圧（ＶS PGM ）を印加するステップとを有し、前記第４の電圧（ＶD ）と前記第５の電圧（ＶS PGM ）の差がホットエレクトロンをつくり出す電圧（ＶP ）を上回ることを特徴とする方法。
【請求項１２】
請求項９記載の方法において、
前記第１、第２および第３の電圧が、前記メモリセルのうちの少なくとも１つのメモリセルの中へ多値化データをプログラムするのに十分ないくつかのレベルを有することを特徴とする方法。
【請求項１３】
請求項９記載の方法において、
前記メモリセルのうちの少なくとも１つのメモリセルの中へ多値化データをプログラムするのに十分な前記第１、第２および第３の電圧を異なる時間間隔で印加することを特徴とする方法。
【請求項１４】
列に沿って或る方向に延在するビット線を備える、行と列で構成されたデュアルフローティングゲート・メモリセルからなるアレイにおいて、前記メモリセルを読み出す方法であって、
同時に読み出すために、行に沿った複数対の第１および第２の隣接メモリセル（５０−１，５０−２）を特定するステップであって、少なくとも１つの隣接メモリセルを異なった対の間に配置し、前記複数対が複数対の間で共用されるビット線（８４−２）と、前記第１の隣接メモリセルに結合された第１のビット線（８４−１）と、前記第２の隣接メモリセルに結合された第２のビット線（８４−３）とを個々に備える、特定するステップと、
前記複数対の第１および第２の隣接メモリセル（５０−１，５０−２）を読み出すことが十分に可能な第１の電圧（ＶS R ）を個々の対の前記共用されるビット線（８４−２）に印加するステップと、
前記複数対の第１および第２の隣接メモリセルを読み出すことが十分に可能な第２の電圧（ＶD R ）を個々の対の前記第１および第２のビット線（８４−１，８４−３）に印加するステップと、
前記第１の電圧（ＶD R ）と第２の電圧（ＶS R ）との電圧差により生成される電流を感知して、前記メモリセルを読み出すステップと、
を有することを特徴とする方法。
【請求項１５】
請求項１４記載の方法において、
前記ビット線がセンス・アンプに個々に結合され、前記読み出すステップが、前記センス・アンプを介して前記ビット線の電流を個々に駆動するステップと、前記ビット線の増幅された電流を個々に感知して、前記メモリセルを読み出すステップとを有することを特徴とする方法。
【請求項１６】
請求項１４記載の方法において、
前記第１の電圧のほうが前記第２の電圧よりも低いことを特徴とする方法。
【請求項１７】
請求項１４記載の方法において、
前記メモリセルが、開くことができる半導体チャネルを個々に備え、前記複数対が、隣接するステアリングライン（８０−２）と、前記第１の隣接メモリセルに結合された第１のステアリングライン（８０−１）と、前記第２の隣接メモリセルに結合された第２のステアリングライン（８０−３）とを個々に備え、前記ステアリングラインが前記列に沿った或る方向に延在し、前記読み出すステップが、前記複数対の第１および第２の隣接メモリセルを読み出すことが十分に可能な第３の電圧（ＶG R ）を個々の対の前記隣接するステアリングライン（８０−２）に印加するステップと、前記メモリセルのそれぞれの半導体チャネルを開くことができる第４の電圧（ＶG OD）を個々の対の前記第１および第２のステアリングライン（８０−１，８０−３）の各々に印加するステップと、を有することを特徴とする方法。
【請求項１８】
請求項１４記載の方法において、
感知された電流のそれぞれが複数の別個の予め定義された範囲のうちの１つの範囲内にあり、予め定義された各範囲はそれぞれのメモリセルの異なった内部状態に関連していることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、フローティングゲート・メモリセルのプログラミングに関し、特に、デュアルフローティングゲート・メモリセルの読み出しと書き込みの技法の改善に関する。
【背景技術】
【０００２】  今日商業的に成功した多くの不揮発性メモリ製品が使用されているが、特に、フラッシュＥＥＰＲＯＭアレイを用いる小型カードの形で上記不揮発性メモリ製品が使用されている。個々のＥＥＰＲＯＭメモリセルの基本アーキテクチャは、１つのチャネルにより結合され、半電導性基板内に形成されたソース拡散部とドレイン拡散部とを備える。記憶エレメント自体はチャネル上に配置され、誘電体層により該チャネルから分離されている。この記憶エレメントは、フローティングゲートと呼ばれる場合が多い。この記憶エレメントを覆って、プログラミング用および読み出し用の個々のセルをアドレスするために使用される選択ゲートを設けてもよい。【０００３】  設計によっては、例えば、Ｅ．Ｈａｒａｒｉの米国特許第５，０９５，３４４号に記載の分割チャネル・アーキテクチャを備えているものもある。上記特許はその全体が上記参考文献として本願明細書に取り入れられている。分割チャネルセルでは、記憶エレメントと選択ゲートの双方によってチャネルは部分的に覆われている。この設計には単純さという利点があるが、選択ゲートは、プログラムや読み出しを行う個々の対象セルをアドレスする複数の機能を実行するのみならず、セルの実際のプログラミングや読み出しに加わる機能も実行する。【０００４】  別の設計では、記憶エレメントと選択ゲート間に配置される追加のステアリングゲートが導入される。選択ゲートは、アドレス機能の実行を継続し、プログラミングに寄与することさえ可能であるが、プログラミングと読み出しを行う主要機能は、例えば、Ｄ．Ｇｕｔｅｒｍａｎらの米国特許第５，３１３，４２１号に記載のようにステアリングゲートにより実行される。上記特許はその全体が上記参考文献として本願明細書に取り入れられている。【０００５】  例えば、Ｄ．Ｇｕｔｅｒｍａｎらの米国特許第５，７１２，１８０号に記載のようなデュアルセル設計によりさらに高い記憶密度の達成が可能となる。上記特許はその全体が上記参考文献として本願明細書に取り入れられている。デュアルセル・アーキテクチャの中に１セル当たり２つのフローティングゲートが存在し、同じチャネル部分を覆っている。対応するステアリングゲートは、フローティングゲートの上に配置される。選択ゲートは、ステアリングゲート上に形成され、やはりチャネル自体を覆っている。【０００６】  セルのアレイでは、行に沿うメモリセルの選択ゲートが結合され、当該行に沿ってワード線が形成される。異なる行内の拡散部は整合され、結合されて、行の両端にわたってビット線が形成される。また、異なる行内のステアリングゲートの整合が行われ、結合されて、ステアリングラインが形成される。メモリセルアレイの最近の設計については、Ｅ．Ｈａｒａｒｉの米国特許第６，１５１，２４８号に記載がある。上記特許はその全体が上記参考文献として本願明細書に取り入れられている。【０００７】フラッシュＥＥＰＲＯＭメモリは、別のタイプのメモリ・システムに優るいくつかの重要な利点を保持している。上記利点の１つとしてデータ記憶装置の不揮発性があり、この性質により上記フラッシュＥＥＰＲＯＭメモリ・システムは、デジタル・カメラ、音楽の録音、移動通信で��利用を含む多種多様のアプリケーションの主要な候補システムになっている。【０００８】  しかし、フラッシュメモリ・システムの特徴として、セルのプログラミングにかかる時間が比較的長いという点が挙げられる。プログラミングには、例えば、現今のＤＲＡＭなどよりも長い、１０〜１０００マイクロ秒もの時間がかかる場合もある。【０００９】  メモリ・システムでは多くのセルが同時にプログラムされる。アレイのセルが選択されて一定の方式でプログラミングが行われる。プログラミングの速度は、この方式により影響を受ける。アレイによっては、同時プログラミングが、例えば、４つおき、または、７つおきのセルにだけ行われるものもある。したがって、上記方式はすべてのアレイのセルを別々にプログラムするために４回または７回のプログラミング・サイクルを必要とする。【００１０】  したがって、もっと少ないサイクルでメモリ・アレイをプログラムするプログラミング方式が望まれる。【００１１】  プログラミング速度は、関係する個々の回路素子の動作速度によっても影響を受ける。例えば、入出力回路構成が内部アレイ回路構成よりも速度が遅ければ、メモリ・システムの動作速度全体が入出力回路構成の速度により限定されることになる。入出力回路構成は、例えば、アレイのいくつかをプログラムするために相対的に高い電圧の印加が必要であるという理由のために動作速度が遅い場合もある。より高い電圧を処理するために、プログラミング回路素子の酸化物層の厚さを厚くする必要があり、それによりこれら回路素子の動作速度は遅くなる。【００１２】  したがって、メモリ・アレイにおけるプログラミング用電圧の割当ての改善が望まれる。【００１３】  フラッシュＥＥＰＲＯＭ関連製品の品質の別の態様としてそれらの予想耐用期間がある。耐用期間は、いくつかの要因に影響される。それらの要因のうちの１つは、メモリセルのプログラミングに必要な相対的に高い電圧と関連する。これら比較的高いプログラミング用電圧が印加される毎に、ある程度の摩耗がメモリセル内に生じ、それによってメモリセルの有効耐用期間が制限される。【００１４】  したがって、高いプログラミング用電圧の印加が必要なとき、インスタンス数を減らすプログラミング方式は、フラッシュメモリベースの製品の耐用期間を延ばす可能性を持つものとなる。【００１５】    （発明の開示）
手短に、かつ、一般的に言えば、メモリ・アレイのセルが新しい対によるプログラミング方式でプログラムされる。これらのセルは、データに依存する高い電圧とデータに依存する低い電圧との印加によりプログラムされる。この新規のプログラミング方式と電圧の割当ては、プログラミング速度の上昇とメモリセルアレイの耐用期間の延長という利点を有するものである。【００１６】  本発明の１つの態様によれば、新しいプログラミング方式が導入される。メモリセルアレイのセルは、新規の対による方式でプログラムされる。これらプログラムされた対のセルは、少なくとも１つのメモリセルにより分離され、プログラミング中にこれら対の間で干渉が生じる可能性が減少する。この方式は、３回のプログラミング・サイクルですべてのアレイのセルをプログラミングする能力を有している。１回のサイクルでアレイの４つおきまたは７つおきのアレイのメモリセルのプログラミングを行う従来の方法では、４回または７回のサイクルですべてのアレイのセルを別々にプログラミングする能力しか持っていない。【００１７】  本発明の別の態様によれば、新しいプログラミング用電圧の割当てが導入される。アレイのメモリセルは、一般に２本のビット線と関連づけられる。既存のメモリ・システムでは、セルをプログラムする場合、セルのビット線のうちの１つに相対的に高い電圧が印加されるが、これに対して、セルをプログラムするか否かに関係なく低い電圧はセルの第２のビット線に印加される。入出力回路構成、バス、ドライバを備えるプログラミング回路素子は、上記相対的に高い電圧の処理能力を持つ必要がある。これは特に、関係する半導体装置の酸化物層の厚さをさらに厚くすることにより達成される。しかし、より厚い酸化物層を備えた装置は動作速度が遅くなり、結局、アレイ全体の読み出し速度の低下を生じることになる。【００１８】  本発明の態様に基づく新規のプログラミング用電圧の割当てにより、プログラミング回路素子内で必要なより厚い半導体層は不要となる。なぜなら、セルをプログラムするか否かとは無関係に、ビット線のうちの１つへの相対的に高い電圧の印加によりメモリセルがプログラムされるからである。代わりに、セルのプログラミングは、セルの第２のビット線への印加電圧により制御される。プログラミング用電圧と非プログラミング用電圧の双方は、第２のビット線に印加されて、第１のビット線に印加される相対的に高い電圧よりも低くなる。したがって、入出力回路構成、バス、ドライバを備えるプログラミング用回路素子は、低い方の電圧ですべて動作可能となる。これにより薄い酸化物層の利用が可能となり、それによって、プログラミング用回路素子の動作速度の向上が図られ、最終的に回路のパフォーマンス全体が向上する。【００１９】  メモリセルの耐用期間も上記プログラミング方式とプログラミング用電圧の割当てとにより影響を受ける。上述のように、高い電圧がビット線に印加される度にある程度の摩耗が生じ、セルの耐用期間を短くする。しかし、対によるプログラミング方式では、高いプログラミング用電圧の１本のビット線への印加により２つのメモリセルがプログラムされる。したがって、すべてのアレイのセルをプログラム���るのに従来方式の１／２の頻度でプログラミング用の高い電圧を印加する必要があるため、メモリ・システムの耐用期間が延びることになる。
【発明を実施するための形態】
【００２０】  図１は、メモリエレメントのアレイを制御し駆動するメモリ・システムのブロック図を示す。多数の個々にアドレス可能なメモリセル１１が行と列からなるすべてのエレメント間のピッチが等しいアレイ内に構成される。個々のメモリセルはビット線と、選択ゲートと、ステアリングゲートとにより制御可能である。本願では、ビット線はアレイ１１の列に沿って延在するように指定され、ワード線はアレイ１１の行に沿って延在するように指定される。ビット線ユニット１３は、ビット線復号器、記憶エレメント、ドライバ回路、センス・アンプを備えるものであってもよい。ビット線ユニット１３はライン１５によりセルアレイ１１と結合し、ビット−制御ライン２９により、また、読み出しライン４１によりコントローラ２７と結合することができる。ワード線ユニット１９は、選択ゲート復号器とドライバ回路とを備えるものであってもよい。ワード線ユニット１９は、ライン１７によりセルアレイ１１と結合し、ワード−制御ライン３１によりコントローラ２７と結合することができる。ステアリングライン・ユニット２１は、ステアリングゲート復号器とドライバ回路とを備えるものであってもよい。ステアリングユニット２１は、ライン２３によりセルアレイ１１と、ステアリング−制御ライン３３によりコントローラ２７と、ライン２２によりビット線ユニット１３と結合することができる。ビット線ユニット１３、ワード線ユニット１９およびステアリングユニット２１はバス２５と結合することができ、バス２５はコントローラ２７と結合される。コントローラ２７は、ライン３５によりホストと結合することができる。
【００２１】  予め選択されたメモリセルをプログラムするとき、予め選択されたセルのプログラミング用として十分な所定レベルで、予め選択されたメモリセルに対応して、ビット線、ワード線、ステアリングゲートに電圧を印加することができる。コントローラ２７は、ライン２６ａ、２６ｂ、２６ｃをそれぞれ介して、ビット線ユニット１３、ワード線ユニット１９、ステアリングゲート・ユニット２１内のそれぞれの復号器へ、予め選択されたメモリセルのアドレスをバス２５を通じて送信する。ビット線ユニット１３、ワード線ユニット１９、ステアリングゲート・ユニット２１、コントローラ２７間の状態コマンドおよび制御コマンドは、ビット−制御ライン２９、ワード−制御ライン３１、ステアリングライン３３を介して交信を行う。
【００２２】  予め選択されたメモリセルを読み出す場合、予め選択されたメモリセルの読み出しを可能にするのに十分な所定レベルで、予め選択されたメモリセルに対応する電圧を、対応するビット線と、ワード線と、ステアリングゲートとに印加することができる。コントローラ２７は、ビット−制御ライン２９を介してビット線の電圧を、ワード−制御ライン３１を介してワード線の電圧を、ステアリングライン３３を介してステアリングゲートの電圧を印加する能力を有している。上記電圧により、予め選択されたメモリセルを介して電流を発生させることができる。この電流は、予め選択されたメモリセルがプログラムされたか否かを示すものである。ビット線ユニット１３内のセンス・アンプによりこの電流値を増幅し、ラッチまたはレジスタの中に一時的に記憶することができる。このデータは、予め選択されたメモリセルから読み出され、読み出しライン４１を介してコントローラ２７へ送ることができる。
【００２３】  図２は、メモリセル（５０−１〜５０−ｐ）のアレイのレイアウトを示す。メモリセルは、５４−ｒを介してビット線５４−１と、５８−ｒを介してワード線５８−１と結合される。但し、ｐ、ｒ、ｓは正の整数である。対応するビット線に電圧を印加することによりプログラミングまたは読み出しを行う対象メモリセルが選択される。上記予め選択されたメモリセルは上記対応するビット線の間に配置される。例えば、メモリセル５０−１は、ビット線５４−１と５４−２との間に電圧を印加することにより、次いで、ワード線５８−ｓに別の電圧を印加することにより選択される。
【００２４】  図３は、単一メモリセル５０に関する本発明の実施形態を例示する図である。メモリセルのアーキテクチャが図３ａに示されている。シリコンなどから製造できる半導体基板６０では、例えば、基板６０内へのドープ剤のイオン注入およびそれに続く拡散により第１の拡散部６４と第２の拡散部６８との形成が可能である。ドープ剤はｎ型またはｐ型のいずれかとすることができ、基板６０内に導電領域が形成される。チャネル７０は、基板６０内の第１の拡散部６４と第２の拡散部６８との間に形成される。記憶エレメント７２は、少なくとも部分的にチャネル７０を覆い、該記憶エレメント７２は、例えば、ポリシリコン層の成膜とそれに続くエッチングを行うことにより形成することができる。例えば、記憶エレメント７２は、誘電体層７１ａにより基板６０から分離可能なフローティングゲートであってもよい。記憶エレメント７２を覆う別のポリシリコン層７６を成膜し、エッチングを行って、誘電体層７１ｂにより記憶エレメント７２から分離される選択ゲート７６の形成を行うことができる。
【００２５】  以下、プログラミング用および読み出し用電圧の割当てについて説明する。電圧レベルは、ｎ型ドーピングのケースとして指定する。本発明は、ｐ型ドーピングのケースも同様に含むことを意図するものであり、その場合、電圧を適切に変更する必要がある。さらに、これらの電圧の大きさは例示的なものを意味するにすぎず、実際の電圧値は実施構成により様々に変動するものであってもよい。
【００２６】  図３ｂは、本発明の上記実施形態に基づくメモリセル５０のプログラミング用電圧を示す。電圧ＶD は、ドレインの役割を果たす第２の拡散部６８に印加される。同時に、セルがプログラムされる場合、ＶSPGM 電圧は、ソースの役割を果たす第１の拡散部６４に印加され、あるいは、メモリセルがプログラムされなければ、ＶSNPGM 電圧が上記第１の拡散部６４に印加される。例えば、第１の拡散部６４の電圧をＶSNPGM レベルにセットすることにより、あるいは、第１の拡散部６４を回路から切断して第１の拡散部６４の電圧をフロートさせることによりＶSNPGM 電圧の印加を行うことが可能となる。
【００２７】
メモリセル５０の電流／電圧特性に基づいて、第２の拡散電圧ＶD と第１の拡散電圧ＶS 間の差（ＶD −ＶS ）がゼロから増加するとき、選択ゲート７６の或る固定電圧ＶG で、ＶG はしきい電圧ＶT よりも大きくなり、第１および第２の拡散部６４と６８間の電流ＩDSは、ＶD −ＶS がＶP を上回るまで増加する。但し、ＶP はホットエレクトロンの発生に必要な電圧である。ＶD −ＶS の方がＶP よりも大きくなった場合、電流が顕著に上昇しないにもかかわらず、電子はトランスポート中依然として高いエネルギーを取得し、“ホットエレクトロン”になる。選択ゲート７６の電圧ＶG の極性が選択され、これらのホットエレクトロンが記憶エレメント７２上へ引きつけられる。記憶エレメント７２上への電流の転換は、第２の拡散部６８に達する電流ＩDSを下げる効果を持つ。この転換は、また、記憶エレメント７２の電荷の増加につながる。記憶エレメント７２のこの荷電は、“プログラミング”と呼ばれる。したがって、記憶エレメント７２のプログラミング用として、第１の拡散部６４の電圧ＶS は、第２と第１の拡散部間の電圧差（ＶD −ＶS PGM ）がＶP を上回るように選択されるが、これに対して、記憶エレメント７２をプログラミングしないようにするためには、ＶS は第２と第１の拡散部間の電圧差（ＶD −ＶS NPGM）の方がＶP よりも低くなるように選択される。これら２つのケースは、図３ｂの点線により分けられている。プログラミング用電圧は中黒の記号で示され、非プログラミング用電圧は中空の記号で示されている。値ＶS NPGMにＶS をセットすることにより、あるいは、回路の残りからＶS を切断することでＶS をフロートさせることにより、ＶS NPGM電圧の印加を行うことが可能となる。ＶS PGM 電圧の印加にはＶS を接地電圧ＶGND にセットするステップが含まれる。記憶エレメント７２上へのチャネル７０からのトンネリングのような他の方法によるプログラミングの利用も別の実施形態で可能である。
【００２８】  拡散部に対する事前割当機能のないバーチャル接地アーキテクチャでは、第１または第２の拡散部のいずれかの電圧（ＶD またはＶS ）がＶP を上回り、ＶP よりも大きな差を持つようにする必要がある。過去のメモリ・プログラミング方式では、データ依存電圧はＶP を上回るように選択された。しかし、メモリ・システムの入力はコンピュータの論理回路と結合されることが多く、或いは、該入力がバッテリ作動式電圧源により駆動されることもあり、上記論理回路とバッテリ作動式電圧源の双方は、メモリセルのプログラミングに必要な、ＶP の電圧差に比べて低い電圧で作動する。したがって、電圧ポンプを形成してデータ依存電圧をＶP 以上の値にステップアップする必要があった。また、より高い電圧で作動する能力を持つようにするために、データを運ぶ回路構成を形成する必要があった。このためにはより厚い酸化物層を形成する必要があるため、例えば、回路構成の応答時間などが遅くなった。
【００２９】  本発明の様々な実施形態では、電圧ＶD とＶS のうちの低い方の電圧でのデータ依存性を導入することにより上記領域の改善が提供される。このプログラミング方式では電圧ポンプが不要となるためデータを運ぶ回路構成でより薄い半導体層の使用が可能となり、プログラミングや読み出し処理がスピードアップする。
【００３０】  図３ｃは、ステアリングゲートの動作電圧ＶG を示す。ＶG の低い値の場合、チャネル７０は実質的に電気的導通を行わず、チャネル７０は“閉じられる”。ＶG の上昇に伴いチャネル７０は開く。
【００３１】  プログラミング中高い十分なＶGP を印加してチャネル７０を開く必要がある。図３ｃは、非プログラミング中も同様にＶG により同じ値が仮定されていることを示す。このようにしてゲート電圧ＶG はデータに依存する必要がなくなり、回路構成の単純化が行われる。
【００３２】  記憶エレメント７２の状態の読み出しは、記憶エレメント７２の電荷が電圧を発生するという現象に基づき、この現象はチャネル７０の導通に寄与する。したがって、ゲート電圧ＶG の適当な選択に伴い、記憶エレメント７２をプログラムするか否かに従ってそれぞれチャネル７０の開閉が行われることになる。ＶD −ＶS の電圧差が第１と第２の拡散部６４と６８との間でチャネル７０に沿って印加されるとき、チャネル７０が閉じている場合よりもチャネル７０が開いている場合の方が生成される電流ＩDSは大きくなる。したがって、電流ＩDSの測定からメモリセル５０のプログラミング状態の読み出しが可能となる。図３ｄは、第１および第２の拡散部６４と６８の電圧値、および、メモリセル５０を読み出すためのステアリングゲート７６の電圧値を概略的に表すものであり、これらの電圧値は上記原理に従う。
【００３３】  図３ｄに示すように、第１および第２の拡散部の極性を読み出すために、電圧は（Ｉ）同じままであってもよいし、（II）プログラミングの極性に応じて極性反転を行ってもよい。印加の間ずっと、２つの拡散電圧のうちの高い方をＶD 、低い方をＶS として特定するという規定に従うことになる。したがって、高い方の電圧を印加する拡散部がどちらであるかに応じて、本読み出し動作時に行ったように、“ドレイン”と“ソース”の割当てを変更することができる。
【００３４】  図４は、本発明の別の実施形態を示す。図４ａは、メモリセル５０のアーキテクチャを示し、このアーキテクチャは、チャネル７０が記憶エレメント７２を部分的にしか覆わないという点、および、選択ゲート７６自身がチャネル７０を部分的に覆うという点で図３とは異なるものである。
【００３５】
図４ｂは、プログラミング方法を例示するものであるが、前述の実施形態のプログラミング方法と同様のものである。相違としては、選択ゲート７６の電圧ＶG 自体が、今度は、チャネル７０の電圧に寄与するため、電圧ＶG が、チャネル部７０ａ内の電子のエネルギーを高めるという点が挙げられる。但し、選択ゲート７６によりチャネル７０が覆われているものとする。チャネル部７０ａに沿って、チャネル７０に沿う電圧変化が適度のものであるため、図４ｂに示すように、ＶD −ＶS 総電圧差の大部分はチャネル部７０ｂに沿って集中する。選択ゲート電圧７６と電圧差（ＶD −ＶS ）との合成された影響で電子がチャネル７０に沿って移動するにつれて、電子のエネルギが上昇し、電子はホットエレクトロンになる。次いで、チャネル部７０ｂ内のこれらのホットエレクトロンは、ゲート電圧ＶG により記憶エレメント７２上へ逸らされる。ＶS PGM とＶS NPGM電圧とは前述の実施形態と同じ原理に基づいてセットされる。
【００３６】
本実施形態は、ホットエレクトロンを効率的に発生させ、メモリセル５０のプログラミングを制御する追加的方法を可能にする利点を提供するものである。
【００３７】  図４ｃは、選択ゲート７６にＶG 電圧を印加して、プログラミング用および非プログラミング用電圧双方のためにチャネル７０を開くことを示す。したがって、この場合にも、選択ゲート７６に印加される電圧は、データに依存せず、回路構成が単純化される。
【００３８】  図４ｄは、読み出し中に印加される拡散電圧と選択ゲート電圧とを示すものであり、図３ｄに類似したものでである。
【００３９】  図５は、本発明の或るさらなる実施形態を示す。図５ａは、本実施形態に基づく、デュアルセルと呼ばれるメモリセル５０のアーキテクチャを示す。半導体基板６０内では、チャネル７０は第１の拡散部６４と第２の拡散部６８との間に形成される。第１の記憶エレメント７２ａと第２の記憶エレメント７２ｂはチャネル７０を部分的に覆って形成され、誘電体層によってチャネル７０から絶縁される。例えば、記憶エレメント７２ａと７２ｂとはフローティングゲートであってもよい。第１のステアリングゲート７４ａと第２のステアリングゲート７４ｂとはそれぞれ記憶エレメント７２ａと７２ｂを覆う。選択ゲート７６は第１および第２のステアリングゲート７４ａと７４ｂとを覆い、さらに、チャネル７０を部分的に覆って形成される。拡散部６４と６８、記憶エレメント７２ａと７２ｂ、ステアリングゲート７４ａと７４ｂおよび選択ゲート７６は、例えば、ｎ型またはｐ型ドーピング、イオン注入およびエッチングによりシリコンで形成することができる。
【００４０】
図５ｂは、メモリセル５０の中へのデータのプログラミング、特に、第２の記憶エレメント７２ｂの中へのプログラミングを例示する。第１のステアリングゲート７４ａにＶG OD（“過励振”）電圧を印加して、電子のトランスポートのために無条件にチャネル部７０ａを開くようにすることができる。図５ｂに示すように、装置の非線形電流／電圧特性に起因して、ＶG ODで、チャネル部７０ａに沿って適度の電圧差で大きなＩDS電流の維持が可能となる。次いで、電流ＩDSは、チャネル部７０ｂの中に入る。本願では、同じ電流ＩDSが、チャネル部７０ａに沿って経験する場合よりも大きな電圧差をチャネル部７０ｂに沿って経験し、それによって電子のエネルギーが上昇してホットエレクトロンになるように選択ゲート７６の電圧が選択される。チャネル部７０ｃで、第２の記憶エレメント７２ｂをプログラムする場合、第２のステアリングゲート７４ｂの電圧により記憶エレメント７２ｂへホットエレクトロンを逸らすことが可能となる。この逸らされた電子により記憶エレメント７２ｂの荷電が可能となり、その結果、記憶エレメント７２ｂのプログラミングが行われる。
【００４１】
ホットエレクトロンの発生要件として、第２と第１の拡散部６８と６４間の電圧差（ＶD −ＶS ）が、ホットエレクトロンをつくりだすのに必要な電圧ＶP を上回ることが求められる。図５ｂに示すように、再び本実施形態でも、２つの電圧のうちの低い方の電圧（ＶS ）がデータに基づいて印加される。この結果、本実施形態は上述したような利点を提供するものとなる。ＶD −ＶS PGM がＶP を上回るようにＶS 電圧が値ＶS PGM で印加されると、記憶エレメント７２ｂのプログラミングが行われ、ＶD −ＶS NPGMの方がＶP よりも低くなるようにＶS 電圧が値ＶS NPGMで印加されると、記憶エレメント７２ｂのプログラミングは行われなくなる。ＶS を値ＶS NPGMにセットすることにより、あるいは、残りの回路からＶS を切断してＶS をフロートさせることによりＶS NPGM電圧の印加を行うことができる。ＶS PGM 電圧の印加にはＶS を接地電圧ＶGND にセットするステップが含まれる。再言するが、チャネル部７０ｃから記憶エレメント７２ｂ上への電子トンネリングを含むホットエレクトロン以外の方法でも同様にプログラミングの達成は可能である。
【００４２】
図５ｃは、本実施形態に基づいてステアリングゲート７４ａと７４ｂとに印加されるプログラミング用電圧を示す。上述したように、チャネル部７０ａを無条件に開く能力を持つ過励振電圧ＶG ODを第１のステアリングゲート７４ａに印加することができる。記憶エレメント７２ｂをプログラムする場合、記憶エレメント７２ｂ上へ電流ＩDSの一部を逸らす能力を持つプログラミング用電圧ＶG P を第２のステアリングゲート７４ｂに印加することができる。ホットエレクトロンを発生させる能力を持つ電圧が選択ゲート７６に印加される。
【００４３】  図５ｄは、記憶エレメント７２ｂの読み出し用電圧を示す。チャネル部７０ａを開く能力を持つＶGOD 電圧を第１のステアリングゲート７４ａに印加することができる。チャネル部７０ｃに沿う電圧差に対する寄与は、記憶エレメント７２ｂに由来する。したがって、チャネル部７０ｃに沿う総電圧差は、記憶エレメント７２ｂをプログラムするか否かに依存することになる。記憶エレメント７２ｂのプログラミング状態を読み出すために、記憶エレメント７２ｂをプログラムする場合には、チャネル部７０ｃを開く能力を持つ電圧ＶGP を、また、記憶エレメント７２ｂをプログラムしない場合には、チャネル部７０ｃを開く能力を持たない電圧を第２のステアリングゲート７４ｂに印加することができる。
【００４４】  ＶDR とＶSR 電圧は、それぞれ第１および第２の拡散部６４と６８に印加され、記憶エレメント７２ｂをプログラムするか否かを示す電流ＩDSをチャネル７０の両端にわたって発生させる。
【００４５】  図５ｄに示すように、第１および第２の拡散部の極性を読み出すために、プログラミングの極性に応じて電圧の極性反転を行ってもよい。ここでもまた、２つの拡散電圧のうちの高い方をＶD 、低い方をＶS として特定するという規定に従うものとする。
【００４６】  電圧差ＶDR −ＶSR はＶD −ＶSPGM よりも小さいものであってもよく、これによりさらに小さなＩDSが生成される。実施形態によっては、電流ＩDSの増幅に使用するセンス・アンプを第１または第２の拡散部６４または６８と結合することができる。これによって、ＩDSおよびそれに対応して記憶エレメント７２ｂのプログラミング状態のさらに容易な評価が可能となる。
【００４７】  図６は、本発明の或るさらなる実施形態を示す。図６ａに示すように、メモリセル（５０−１〜５０−ｐ）はすべてのエレメント間のピッチが等しい行列アレイで構成される。図６ａは、図５に示すタイプのデュアルメモリセルからなるアレイを示すが、図３と図４に示すメモリセルからなるアレイも本発明の範囲内に含まれる。
【００４８】  メモリセルのアーキテクチャをメモリセル５０−１との関連で説明する。デュアルセル・メモリセル５０−１は、半導体基板６０、半電導性チャネル７０−１、第１の拡散部６４−１と第２の拡散部６８−１を備え、これらすべては基板６０内に形成される。誘電体層によりチャネル７０−１から絶縁される第１の記憶エレメント７２ａ−１と第２の記憶エレメント７２ｂ−１によりチャネル７０−１は部分的に覆われる。記憶エレメント７２ａ−１と７２ｂ−１から誘電体層により絶縁された状態で、第１のステアリングゲート７４ａ−１と第２のステアリングゲート７４ｂ−１とは、それぞれ第１の記憶エレメント７２ａ−１と第２の記憶エレメント７２ｂ−１とを少なくとも部分的に覆う。導電ドープ多結晶質シリコンすなわちポリシリコンを産みだすために、例えば、イオン注入、拡散、エッチングによりセルの前述のエレメントをシリコンで形成することができる。ドーピングはｎ型またはｐ型のいずれであってもよい。隣接行のステアリングゲートを整合して、ステアリングライン（８０−１〜８０−ｔ）を通して該ステアリングゲートを結合することができる。また、隣接行の拡散部を整合してビット線（８４−１〜８４−ｕ）により該拡散部を結合することができ、隣接列の選択ゲートを整合してワード線（８８−１〜８８−ｖ）により該選択ゲートを結合することができる。但し、ｔ、ｕ、ｖは正の整数である。関連するいくつかの実施形態では、ステアリングゲート７４ｂ−１と７４ａ−２が行の両端にわたって別々のステアリングラインを形成するため、１列のセル毎に２本のステアリングラインが生じることになる。
【００４９】図６ｂは、プログラミング・メモリセル（５０−１〜５０−ｐ）用電圧を中黒の記号により示し、中空の記号により非プログラミング用電圧を示す。本実施形態によれば、メモリセル（５０−１〜５０−ｐ）のプログラミングには、対応するワード線への電圧の印加により行を選択し、次いで、少なくとも１つのメモリセルにより分離した対でメモリセル（５０−１〜５０−ｐ）をプログラミングするステップが含まれる。図６ｂは単一のメモリセルにより分離された対を示すものであるが、これらの対をいくつかのメモリセルにより分離する実施形態も本発明の範囲内に属するものである。
【００５０】  本実施形態によれば、２つのメモリセルを同時にプログラムすることが可能である。この方法には、セルが個々にプログラムされた従来のメモリ・システムよりも少ないステップでプログラミングが可能となるという利点がある。より少ないステップ数でプログラミングが可能であることはアレイのより高速なプログラミングを容易にするものである。第２の利点として、高いプログラミング用電圧の印加により、セルおよび対応する回路構成の摩耗が減少されるという点が挙げられる。したがって、高いプログラミング用電圧まで上げられた１本のビット線のみを用いる２つのセルのプログラミングはメモリ・アレイの耐用期間を延ばずことになる。一例として、メモリセル５０−１と５０−２における記憶エレメント７２ｂ−１と７２ａ−２の対によるプログラミングについてそれぞれ以下に説明する。この場合も、中空の記号は非プログラミング用電圧を示し、中黒の記号はプログラミング用電圧を示す。図６ｂに示すように、セル５０−１と５０−２をプログラムするか否かとは無関係にビット線８４−２にＶD 電圧を印加することができる。ビット線８４−１を介して第１の拡散部６４−１に電圧ＶS −１を印加し、ビット線８４−３を介して第２の拡散部６８−２に電圧ＶS −２を印加することが可能である。メモリセル５０−１と５０−２のＶS −１とＶS −２電圧は、プログラムする対象データに基づいてそれぞれ選択される。ＶS −１とＶS −２電圧の方がＶD よりも低いため、本実施形態でも低い電圧でのデータのプログラミングと関連する上述のような利点が再び提供される。
【００５１】
ＶD −ＶS PGM がＶP を上回るような値ＶS PGM でＶS −１電圧がビット線８４−１に印加されると記憶エレメント７２ｂ−１はプログラムされ、ＶD −ＶS NPGMの方がＶP よりも低くなるような値ＶS NPGMでＶS −１電圧が印加されると記憶エレメント７２ｂ−１はプログラムされなくなる。ＶS −１を値ＶS NPGMにセットすることにより、あるいは、残りの回路から対応するビット線８４−１を切断してＶS −１をフロートさせることによりＶS NPGM電圧の印加を行うことができる。同じ方式に従って、ビット線８４−３に基づいてＶS −２電圧を印加することにより記憶エレメント７２ａ−２を同時にプログラムすることができる。本実施形態によれば、ビット線８４−３と８４−４の電圧は双方ともプログラミング中ＶD よりも低い点に注目すべきである。したがって、上記電圧の差がＶP を上回ることはないため、この差は、ビット線８４−３と８４−４との間に明らかな電流を発生させるには不十分である。明らかな電流の不足、したがって、一対のプログラムされたメモリセル間での干渉の不足は、“妨害なし（ｎｏ−ｄｉｓｔｕｒｂ）”状態と呼ばれる。このコンセプトによって、ビット線８４−１と８４−３への妨害なし状態の実現としてビット線８４−１と８４−３へのＶS NPGM電圧の印加を説明することができる。再言するが、チャネル７０−１から記憶エレメント７２ｂ−１上への電子トンネリングの利用を含むホットエレクトロン以外の方法でも同様にプログラミングの達成は可能である。
【００５２】
図６ｃに示すように、ＶG OD過励振電圧がステアリングライン８０−１と８０−３を介してステアリングゲート７４ａ−１と７４ｂ−２にそれぞれ印加され、電子をトランスポートするためにチャネル部７０ａ−１と７０ｃ−２が開かれる。図６ｂに示すように、装置の非線形電流／電圧特性に起因して、ＶG ODで、チャネル部７０ａ−１と７０ｃ−２に沿って適度の電圧差で大きなＩDS−１とＩDS−２電流を維持することが可能である。電流ＩDS−１とＩDS−２とが共用ビット線８４−２の方へ流れている点に注目すべきである。次いで、電流ＩDS−１とＩDS−２とはチャネル部７０ｂ−１と７０ｂ−２の中に入る。電流ＩDS−１とＩDS−２とにより、チャネル部７０ａ−１と７０ｃ−２で経験する場合よりも大きな電圧差をチャネル部７０ｂ−１と７０ｂ−２で経験するようにワード線８８−１を介して選択ゲート７６−１と７６−２に共通電圧を印加することができ、それによって、電子のエネルギーが上記チャネル部で上昇し、これらの電子はホットエレクトロンになる。チャネル部７０ｃ−１と７０ａ−２では、上記ホットエレクトロンは、ステアリングゲート７４ｂ−１と７４ａ−２との電圧により、記憶エレメント７２ｂ−１と７２ａ−２へそれぞれ逸らすことができる。或る実施形態では、ステアリングゲート７４ｂ−１と７４ａ−２とを電気的に結合し、ステアリングライン８０−２を介して同じ電圧を経験させることができる。記憶エレメント７２ｂ−１または７２ａ−２のいずれかをプログラムする場合、上記逸らされた電子により記憶エレメント７２ｂ−１か７２ａ−２のいずれかの荷電を行うことが可能となり、その結果、上記記憶エレメントのプログラミングが行われる。ワード線８８−１を介して共用選択ゲート７６−１と７６−２とに電圧が印加され、ホットエレクトロンが発生する。
【００５３】  メモリセル５０−１と５０−２は、ビット線８４−２、ステアリングライン８０−２、ワード線８８−１を共用する。本実施形態によれば、プログラミング中、上記共用ラインの電圧はすべてメモリセル５０−１と５０−２の中ヘプログラムされるデータとは無関係である。これこそが、双方のセルの同時プログラミングを可能にする特徴である。
【００５４】  図６ｄと６ｅは、メモリセル（５０−１〜５０−ｐ）を対でプログラムする別の実施形態を示す。しかし、この実施形態ではデータ依存電圧がステアリングゲートに印加され、メモリセルがプログラムされる。上述したように、対によるプログラミングの利点として、従来のメモリ・システムよりも少ないステップ数でメモリセルアレイのプログラミングが可能であるという点が挙げられる。一方で、これによりメモリ・システムのより高速なプログラミングが可能となり、他方で、より少ないインスタンス数が求められ、該インスタンスでは高いプログラミング用電圧までビット線の電圧を上げる必要が生じ、メモリ・システムの耐用期間が延びることになる。前述の実施形態の場合のように、以下説明する例では、プログラムされる一対のメモリセル間に１つのメモリセルが設けられているが、本発明の範囲には、いくつかのメモリセルがプログラムされたセル間に存在する別の実施形態も含まれる。
【００５５】
図６ｄでは、セルをプログラムするか否かに応じて第１および第２の拡散部の電圧が変化することはない。ＶD 電圧が共用ビット線８４−２を介して第２の拡散部６８−１と第１の拡散部６４−２とに印加される。電圧ＶSPGM はビット線８４−１を介して第１の拡散部６４−１に、さらに、ビット線８４−３を介して第２の拡散部６８−２に印加され、これによって、記憶エレメント７２ｂ−１と７２ａ−２のプログラミングがそれぞれ可能となる。これは、ＶD −ＶSPGM がＶP を上回ることを要件とする。電圧ＶSPGM の印加には、電圧ＶSPGM を接地電圧ＶGND にセットするステップが含まれる。チャネル７０−１と７０−２に沿う電圧の変動は、記憶エレメント７２ｂ−１と７２ａ−２のプログラミングを行う場合の前述の実施形態に類似している。
【００５６】  図６ｅでは、電圧ＶGP がステアリングライン８０−２を介してステアリングゲート７４ｂ−１と７４ａ−２に印加される。実施形態によっては、ステアリングゲート７４ｂ−１と７４ａ−２とが結合される場合もあり、それによって、同じ電圧が経験される。記憶エレメント７２ｂ−１と７２ａ−２上へそれぞれ電流ＩDS−１とＩDS−２とを逸らすことができるようにＶGP 電圧が選択される。記憶エレメント７２ｂ−１と７２ａ−２とをプログラムするか否かの制御がステアリングゲート７４ａ−１と７４ｂ−２の電圧により可能となる。ステアリングライン８０−１または８０−３を介して、チャネル部７０ａ−１または７０ｃ−２を開く能力を持つ電圧ＶGPGM をそれぞれステアリングゲート７４ａ−１または７４ｂ−２に印加する場合、電流ＩDS−１またはＩDS−２がチャネル７０−１または７０−２を流れることができるようになり、これに起因して、記憶エレメント７２ｂ−１または７２ａ−２の荷電またはプログラミングがそれぞれ行われる。しかし、ステアリングライン８０−１または８０−３を介して、チャネル部７０ａ−１または７０ｃ−２を開く能力を持たない電圧ＶGNPGM をステアリングゲート７４ａ−１または７４ｂ−２にそれぞれ印加する場合、電流ＩDS−１またはＩDS−２がチャネル７０−１または７０−２を流れることができなくなり、これに起因して、記憶エレメント７２ｂ−１または７２ａ−２はそれぞれ荷電またはプログラミングが行われなくなる。ＶGNPGM 電圧の印加には、ＶG 電圧を接地電圧ＶGND にセットするステップが含まれる。
【００５７】  図６ｆは、ビット線（８４−１〜８４−ｕ）と結合されたセンス・アンプ（９０−１〜９０−ｕ）の付加機能を備えたメモリセル（５０−１〜５０−ｐ）からなる同じアレイを示す。
【００５８】  図６ｇと６ｈは、メモリセル（５０−１〜５０−ｐ）からのプログラムされたデータの読み出しを例示する。上記プログラミングと類似して、より高速な読み出しを可能にする対による読み出しの実行が可能となる。記憶エレメント７２ｂ−１と７２ａ−２の電圧の例を用いてこの読み出しについて説明する。影付きの記号により読み出し用電圧を示す。図６ｇに示すように、ステアリングライン８０−１と８０−３とを介して、ステアリングゲート７４ａ−１と７４ｂ−２にＶGOD 電圧を印加して、チャネル部７０ａ−１と７０ｃ−２とをそれぞれ無条件に開くようにすることができる。上述したように、荷電された記憶エレメントの電子によりチャネル７０−１または７０−２の電流が変調される。したがって、記憶エレメント７２ｂ−１または７２ａ−２をプログラムしない場合、ＶGR がチャネル部７０ｃ−１または７０ａ−２を開くように、ステアリングライン８０−２を介してステアリングゲート７４ｂ−１と７４ａ−２とにＶGR 電圧を印加することができる。また、記憶エレメント７２ｂ−１または７２ａ−２をプログラムする場合、ＶGR はチャネル部７０ｃ−１または７０ａ−２を開かない。
【００５９】  図６ｇ−６ｈは、図６ｂ−６ｃと図６ｄ−６ｅの双方の場合の実施形態の読み出し用電圧を示す。ＶDR 電圧が、ビット線８４−１と８４−３とを介して第１の拡散部７４ａ−１と第２の拡散部７４ｂ−２とに印加され、次いで、ＶSR 電圧が、共用ビット線８４−２を介して第２の拡散部７４ｂ−１と第１の拡散部７４ａ−２とに印加される。ＶDR −ＶSR 電圧差により生成される電流ＩDS−１とＩDS−２の値がチャネル７０−１または７０−が開いているか否かを示すように、ＶD R とＶSR とが選択される。チャネル７０−１または７０−が開いているか否かは、この場合、記憶エレメント７２ｂ−１または７２ａ−２をプログラムするか否かを示す。ＶDR −ＶSR 電圧差により生成される電流ＩDS−１とＩDS−２とは小さなものとなる場合もあるため、センス・アンプ（９０−１〜９０−ｔ）をビット線（８０−１〜８０−ｔ）と結合して、生成された電流の増幅を行うようにしてもよい。
【００６０】  上記実施形態では、情報は、記憶エレメント上に格納された電荷量で符号化される。実施形態によれば、正と負の荷電状態を用いて２進形式で情報が記憶される。しかし、別の実施形態では、いくつかの異なる電荷レベルになるように記憶エレメントの荷電を行うことができ、それによって、多値化情報が記憶される。実施形態によっては、１６までの異なる電荷レベルを利用することができる。異なる電荷レベルに記憶エレメントを荷電する方法として、異なる時間間隔で荷電操作を行う方法がある。
【００６１】  いくつかの好ましい実施形態と関連して本発明の様々な態様について説明してきたが、本発明は添付の請求項の最大範囲内の保護を受ける権利を与えられるものである。
【図面の簡単な説明】
【図１】  フラッシュメモリセルからなるアレイを備えたメモリ・システムのブロック図である。
【図２】  メモリセルアレイの概略図である。
【図３ａ】  記憶エレメント上に選択ゲートを備えたメモリセルを示す。
【図３ｂ】  プログラミングおよび読み出し用電圧レベルを示す。
【図３ｃ】  プログラミングおよび読み出し用電圧レベルを示す。
【図３ｄ】  プログラミングおよび読み出し用電圧レベルを示す。
【図４ａ】  記憶エレメント上に部分的に選択ゲートを備えたメモリセルを示す。
【図４ｂ】  プログラミングおよび読み出し用電圧レベルを示す。
【図４ｃ】  プログラミングおよび読み出し用電圧レベルを示す。
【図４ｄ】  プログラミングおよび読み出し用電圧レベルを示す。
【図５ａ】  第２の記憶エレメントのプログラミングおよび読み出し用デュアルメモリセルを示す。
【図５ｂ】  第２の記憶エレメントのプログラミングおよび読み出し用電圧レベルを示す。
【図５ｃ】  第２の記憶エレメントのプログラミングおよび読み出し用電圧レベルを示す。
【図５ｄ】  第２の記憶エレメントのプログラミングおよび読み出し用電圧レベルを示す。
【図６ａ】  プログラミングおよび読み出し用デュアルメモリセルアレイを示す。
【図６ｂ】  プログラミングおよび読み出し用電圧レベルを示す。
【図６ｃ】  プログラミングおよび読み出し用電圧レベルを示す。
【図６ｄ】  プログラミングおよび読み出し用電圧レベルを示す。
【図６ｅ】  プログラミングおよび読み出し用電圧レベルを示す。
【図６ｆ】  プログラミングおよび読み出し用電圧レベルを示す。
【図６ｇ】  プログラミングおよび読み出し用電圧レベルを示す。
【図６ｈ】  プログラミングおよび読み出し用電圧レベルを示す。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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