(57)【特許請求の範囲】
【請求項１】
半導体層に設けられた第１ソース領域及び第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１ゲート電極と、
前記第１チャネル領域と前記第１ゲート電極との間に設けられ、電荷を捕獲及び放出するトラップを有する第１絶縁膜と、
を有する第１トランジスタと、
前記半導体層に設けられた第２ソース領域及び第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間に設けられ、ｐ型半導体で構成される第２チャネル領域と、
前記第２チャネル領域の上に設けられ、クロック信号が入力される第２ゲート電極と、
前記第２チャネル領域と前記第２ゲート電極との間に設けられた第２絶縁膜と、
を有し、
前記第２ソース領域及び前記第２ドレイン領域の少なくともいずれかが、前記第１ソース領域と前記第１ドレイン領域の少なくともいずれかと接続されてなる第２トランジスタと、
前記半導体層に設けられた第３ソース領域及び第３ドレイン領域と、
前記第３ソース領域と前記第３ドレイン領域との間に設けられ、ｎ型半導体で構成される第３チャネル領域と、
前記第３チャネル領域の上に設けられ、前記クロック信号と電圧の高・低が逆転した関係にあるクロック信号が入力される第３ゲート電極と、
前記第３チャネル領域と前記第３ゲート電極との間に設けられた第３絶縁膜と、
を有し、
前記第３ソース領域及び前記第３ドレイン領域の少なくともいずれかが、前記第１ソース領域と前記第１ドレイン領域の前記少なくともいずれかと接続されてなる第３トランジスタと、
を備え、
前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、前記第１トランジスタのゲート長方向に引っ張りの応力が印加され、前記第２チャネル領域及び前記第２絶縁膜の少なくともいずれかには、前記第２トランジスタのゲート長方向に引っ張りの応力が印加され、前記第３チャネル領域及び前記第３絶縁膜の少なくともいずれかには、前記第３トランジスタのゲート長方向に引っ張りの応力が印加され、
または、
前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、前記第１トランジスタのゲート長方向に圧縮の応力が印加され、前記第２チャネル領域及び前記第２絶縁膜の少なくともいずれかには、前記第２トランジスタのゲート長方向に圧縮の応力が印加され、前記第３チャネル領域及び前記第３絶縁膜の少なくともいずれかには、前記第３トランジスタのゲート長方向に圧縮の応力が印加されていることを特徴とする乱数生成装置。
【請求項２】
前記第１ゲート電極の側面及び前記第１絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
前記第２ゲート電極の側面及び前記第２絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
前記第３ゲート電極の側面及び前記第３絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
または、
前記第１ゲート電極の側面及び前記第１絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
前記第２ゲート電極の側面及び前記第２絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
前記第３ゲート電極の側面及び前記第３絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
をさらに備えていることを特徴とする請求項１記載の乱数生成装置。
【請求項３】
前記第１チャネル領域が、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）の上に設けられたシリコン層を含むことを特徴とする請求項１または２に記載の乱数生成装置。
【請求項４】
前記第１チャネル領域が、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を含むことを特徴とする請求項１または２に記載の乱数生成装置。
【請求項５】
第１ソース領域と、
第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１ゲート電極と、
前記第１チャネル領域と前記第１ゲート電極との間に設けられた第１絶縁膜と、
を備え、
前記第１絶縁膜は、電荷を捕獲及び放出するトラップを有し、
前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されており、
前記第１チャネル領域が、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を含むことを特徴とする乱数生成装置。
【請求項６】
前記第１ゲート電極の側面及び前記第１絶縁膜の側面に設けられ、引っ張りまたは圧縮の応力を発現する絶縁層をさらに備えたことを特徴とする請求項５記載の乱数生成装置。
【請求項７】
前記第１ソース領域及び前記第１ドレイン領域は、前記シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）とはゲルマニウム濃度が異なるシリコンゲルマニウム（Ｓｉ１−ｙＧｅｙ：０＜ｙ≦１）を含むことを特徴とする請求項４〜６のいずれか１つに記載の乱数生成装置。
【請求項８】
第１ソース領域と、
第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１ゲート電極と、
前記第１チャネル領域と前記第１ゲート電極との間に設けられた第１絶縁膜と、
を備え、
前記第１絶縁膜は、電荷を捕獲及び放出するトラップを有し、
前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されており、
前記第１チャネル領域が、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）の上に設けられたシリコン層を含むことを特徴とする乱数生成装置。
【請求項９】
前記第１ゲート電極の側面及び前記第１絶縁膜の側面に設けられ、引っ張りまたは圧縮の応力を発現する絶縁層をさらに備えたことを特徴とする請求項８記載の乱数生成装置。
【請求項１０】
前記第１ソース領域及び前記第１ドレイン領域が、シリコンカーボン（Ｓｉ１−ｚＣｚ：０＜ｚ＜１）を含むことを特徴とする請求項４〜９のいずれか１つに記載の乱数生成装置。
【請求項１１】
前記第１チャネル領域を流れる電流の主成分が、正孔であることを特徴とする請求項１〜１０のいずれか１つに記載の乱数生成装置。
【請求項１２】
前記第１絶縁膜の少なくとも一部は、前記第１チャネル領域に接して設けられ、比誘電率が３．９よりも高い絶縁膜を含むことを特徴とする請求項１〜１１のいずれか１つに記載の乱数生成装置。
【請求項１３】
第１ソース領域と、
第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１ゲート電極と、
前記第１チャネル領域と前記第１ゲート電極との間に設けられた第１絶縁膜と、
を備え、
前記第１絶縁膜は、電荷を捕獲及び放出するトラップを有し、
前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されており、
前記第１絶縁膜の少なくとも一部は、前記第１チャネル領域に接して設けられ、比誘電率が３．９よりも高い絶縁膜を含むことを特徴とする乱数生成装置。
【請求項１４】
請求項１〜１３のいずれか１つに記載の複数の乱数生成装置と、
前記複数の乱数生成装置から出力され、時間と伴に変動する複数の電圧信号が入力され、前記電圧信号よりも単位時間あたりの電圧変動回数が多い信号を発生する論理回路と、
を備えたことを特徴とする乱数生成装置。
【請求項１５】
第１ソース領域と、
第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１ゲート電極と、
前記第１チャネル領域と前記第１ゲート電極との間に設けられた第１絶縁膜と、
を含む複数の乱数生成装置と、
前記複数の乱数生成装置から出力され、時間と伴に変動する複数の電圧信号が入力され、前記電圧信号よりも単位時間あたりの電圧変動回数が多い信号を発生する論理回路と、
を備え、
前記第１絶縁膜は、電荷を捕獲及び放出するトラップを有し、
前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されていることを特徴とする乱数生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、乱数生成装置に関し、特にＭＩＳＦＥＴ構造を有する乱数生成装置に関する。
【背景技術】
【０００２】
高度情報化社会の情報セキュリティ分野において、小型で、且つ、高速に乱数を生成する装置が求められている。これは、乱数が、暗号鍵の生成等に用いられるためである。乱数の生成には、通常、ソフトウェアで発生させた擬似乱数が使用されている。しかし、情報セキュリティをさらに向上するためには、ランダムな物理現象を利用して生成した真性乱数を用いることが不可欠であり、真性乱数を利用した乱数生成装置の重要性が非常に高くなっている。
【０００３】
真性乱数を利用した乱数生成装置としては、これまでに、例えば、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（ＦＥＴ）構造（ＭＩＳＦＥＴ）の半導体装置におけるランダムな電流の変化であるランダムテレグラフシグナル（ＲＴＳ：Random Telegraph Signal）や、複数のＲＴＳの集合である１／ｆ雑音といったような、ランダムな物理現象を乱数の種として利用した乱数生成装置が考案されている（例えば特許文献１）。
【０００４】
ＲＴＳとは、例えばＭＩＳＦＥＴにおいて、ソース電極とドレイン電極の間のチャネル領域を流れる電流の担い手(キャリア)の一部が、ゲート絶縁膜中のトラップによって、ランダムに捕獲及び放出されることにより、チャネル領域の抵抗値が変化するという物理現象に起因して、時間と伴にランダムに変動する、チャネル領域を流れる電流である。
【０００５】
ＲＴＳを用いた乱数生成装置において、ＲＴＳを所定の周波数でサンプリングすることにより、乱数を生成している。このため、セキュリティを高める良質な乱数を高速に生成するためには、ＭＩＳＦＥＴからの出力変動、すなわちＲＴＳの平均的な周波数を高くすることが重要となる。
【特許文献１】特開２００７−３０４７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＭＩＳＦＥＴのＲＴＳの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体層に設けられた第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、前記第１チャネル領域の上に設けられた第１ゲート電極と、前記第１チャネル領域と前記第１ゲート電極との間に設けられ、電荷を捕獲及び放出するトラップを有する第１絶縁膜と、を有する第１トランジスタと、前記半導体層に設けられた第２ソース領域及び第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に設けられ、ｐ型半導体で構成される第２チャネル領域と、前記第２チャネル領域の上に設けられ、クロック信号が入力される第２ゲート電極と、前記第２チャネル領域と前記第２ゲート電極との間に設けられた第２絶縁膜と、を有し、前記第２ソース領域及び前記第２ドレイン領域の少なくともいずれかが、前記第１ソース領域と前記第１ドレイン領域の少なくともいずれかと接続されてなる第２トランジスタと、前記半導体層に設けられた第３ソース領域及び第３ドレイン領域と、前記第３ソース領域と前記第３ドレイン領域との間に設けられ、ｎ型半導体で構成される第３チャネル領域と、前記第３チャネル領域の上に設けられ、前記クロック信号と電圧の高・低が逆転した関係にあるクロック信号が入力される第３ゲート電極と、前記第３チャネル領域と前記第３ゲート電極との間に設けられた第３絶縁膜と、を有し、前記第３ソース領域及び前記第３ドレイン領域の少なくともいずれかが、前記第１ソース領域と前記第１ドレイン領域の前記少なくともいずれかと接続されてなる第３トランジスタと、を備え、前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、前記第１トランジスタのゲート長方向に引っ張りの応力が印加され、前記第２チャネル領域及び前記第２絶縁膜の少なくともいずれかには、前記第２トランジスタのゲート長方向に引っ張りの応力が印加され、前記第３チャネル領域及び前記第３絶縁膜の少なくともいずれかには、前記第３トランジスタのゲート長方向に引っ張りの応力が印加され、または、前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、前記第１トランジスタのゲート長方向に圧縮の応力が印加され、前記第２チャネル領域及び前記第２絶縁膜の少なくともいずれかには、前記第２トランジスタのゲート長方向に圧縮の応力が印加され、前記第３チャネル領域及び前記第３絶縁膜の少なくともいずれかには、前記第３トランジスタのゲート長方向に圧縮の応力が印加されていることを特徴とする乱数生成装置が提供される。
【０００８】
本発明の他の一態様によれば、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、前記第１チャネル領域の上に設けられた第１ゲート電極と、前記第１チャネル領域と前記第１ゲート電極との間に設けられた第１絶縁膜と、を備え、前記第１絶縁膜は、電荷を捕獲及び放出するトラップを有し、前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されており、前記第１チャネル領域が、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を含むことを特徴とする乱数生成装置が提供される。
本発明の他の一態様によれば、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、前記第１チャネル領域の上に設けられた第１ゲート電極と、前記第１チャネル領域と前記第１ゲート電極との間に設けられた第１絶縁膜と、を備え、前記第１絶縁膜は、電荷を捕獲及び放出するトラップを有し、前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されており、前記第１チャネル領域が、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）の上に設けられたシリコン層を含むことを特徴とする乱数生成装置が提供される。
本発明の他の一態様によれば、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、前記第１チャネル領域の上に設けられた第１ゲート電極と、前記第１チャネル領域と前記第１ゲート電極との間に設けられた第１絶縁膜と、を備え、前記第１絶縁膜は、電荷を捕獲及び放出するトラップを有し、前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されており、前記第１絶縁膜の少なくとも一部は、前記第１チャネル領域に接して設けられ、比誘電率が３．９よりも高い絶縁膜を含むことを特徴とする乱数生成装置が提供される。
本発明の他の一態様によれば、上記のいずれか１つに記載の複数の乱数生成装置と、前記複数の乱数生成装置から出力され、時間と伴に変動する複数の電圧信号が入力され、前記電圧信号よりも単位時間あたりの電圧変動回数が多い信号を発生する論理回路と、を備えたことを特徴とする乱数生成装置が提供される。
本発明の他の一態様によれば、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、前記第１チャネル領域の上に設けられた第１ゲート電極と、前記第１チャネル領域と前記第１ゲート電極との間に設けられた第１絶縁膜と、を含む複数の乱数生成装置と、前記複数の乱数生成装置から出力され、時間と伴に変動する複数の電圧信号が入力され、前記電圧信号よりも単位時間あたりの電圧変動回数が多い信号を発生する論理回路と、を備え、前記第１絶縁膜は、電荷を捕獲及び放出するトラップを有し、前記第１チャネル領域及び前記第１絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されていることを特徴とする乱数生成装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ＭＩＳＦＥＴのＲＴＳの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る乱数生成装置の構成を例示する模式図的断面図である。  
図１に表したように、本発明の第１の実施形態にかかる乱数生成装置１００は、半導体基板（半導体層）１に設けられたソース領域２と、ドレイン領域３と、ソース領域２とドレイン領域３のと間に設けられたチャネル領域４と、チャネル領域４の上に設けられたゲート電極６と、チャネル領域４とゲート電極６との間に設けられた第１絶縁膜５と、を備える。
【００１２】
なお、第１絶縁膜５の側面と、ゲート電極６の側面及び上面には、絶縁層７が設けられている。  
このように、乱数生成装置１００は、ＭＩＳＦＥＴ構造を有している。
【００１３】
なお、ソース領域２とドレイン領域３には、外部から所定の電位を付与することができるよう配線がなされており、その配線を通じて、ソース領域２とドレイン領域３は電気的に短絡されている。また、さらに、このＭＩＳＦＥＴを覆うように図示しない層間絶縁膜を設けることができる。  
また、ゲート電極６には、例えば、不純物を含有する抵抗の低いポリシリコン、または金属を用いることができる。
【００１４】
第１絶縁膜５は、電荷、すなわち、電子または正孔の少なくともいずれかをランダムに捕獲及び放出する電気的なトラップを有している。  
そして、チャネル領域４及び第１絶縁膜５の少なくともいずれかには、チャネル領域４を構成する半導体結晶の格子間隔が、前記半導体結晶の原子が、実際に乱数生成装置の動作時における温度において平衡位置にある場合における格子間隔よりも、チャネル領域４を流れる電流の方向と平行な方向に、拡大または縮小される方向の応力が印加されている。すなわち、ＭＩＳＦＥＴのゲート長方向に引っ張りまたは圧縮の応力が印加されている。
【００１５】
これにより、例えば、チャネル領域４を構成する半導体結晶の原子位置が、平衡位置から、ゲート長方向に対して平行にずれ、チャネル領域４を構成する半導体結晶の格子間隔が、拡大または縮小する。
【００１６】
本実施形態に係る乱数生成装置１００においては、基板１及びチャネル領域４には、例えば、(シリコン)ゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を用いることができる。すなわち、シリコン（Ｓｉ）にゲルマニウム（Ｇｅ）が含有された材料、及び、ｘが１の場合の、シリコン（Ｓｉ）を含まないゲルマニウム（Ｇｅ）を用いることができる。  
なお、Ｓｉ１−ｘＧｅｘにおいて、ｘが１の場合は、シリコン（Ｓｉ）を含まないゲルマニウム（Ｇｅ）となるが、本願明細書においては、以下、シリコン（Ｓｉ）にゲルマニウム（Ｇｅ）が含有された材料、及び、ｘが１の場合の、シリコンを含まないゲルマニウム（Ｇｅ）を含めて、「シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）」と言う。
【００１７】
なお、基板１及びチャネル領域４には、シリコン（Ｓｉ）の上に十分厚く形成したシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を用いることもできる。
【００１８】
また、ソース領域２及びドレイン領域３には、例えば、シリコンカーボン（Ｓｉ１−ｚＣｚ：０＜ｚ＜１）を用いることができる。
【００１９】
この時、ソース領域２とドレイン領域３に用いられるシリコンカーボン（Ｓｉ１−ｚＣｚ、：０＜ｚ＜１）の格子定数は、チャネル領域４に用いられるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）の格子定数よりも小さいため、チャネル領域４に含まれるシリコン（Ｓｉ）原子及びゲルマニウム（Ｇｅ）原子は、平衡位置からずれる。すなわち、ゲート長方向と平行に、チャネル領域４に含まれるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）の格子間隔を拡大する方向の応力が発生する。すなわち、チャネル領域４には、格子間隔を拡大する引っ張りの応力が印加される。そして、場合によっては、この応力は、第１絶縁膜５にも伝わり、第１絶縁膜５に、チャネル領域４の格子間隔を拡大する引っ張りの応力が印加される。  
これにより、以下に説明するように、ＭＩＳＦＥＴのＲＴＳの平均的な周波数を高くすることができる。
【００２０】
発明者は、ＭＩＳＦＥＴにおけるチャネルを構成する半導体結晶の格子間隔を拡大または縮小させる応力と、ＲＴＳの時定数と、の関係について、独自の実験を行った。以下その内容について説明する。
【００２１】
チャネル領域４及び第１絶縁膜５に、ゲート長方向と平行方向に、チャネル領域４に含まれるシリコン（Ｓｉ）の格子間隔を変化させるように１軸性の応力を印加し、その時の応力(チャネル領域４及び第１絶縁膜５の歪み量）を変えて、ＲＴＳの時定数を測定する実験を行った。チャネル領域４の格子間隔を変化させる応力の印加方法としては、シリコン基板全体を機械的に曲げる方法を用い、その時の曲げ量を変えて格子間隔を変化させる応力を変えた。なお、歪み量は、シリコン基板の厚さと、シリコン基板の主面に平行な面内の曲率等の関係により導出される。
【００２２】
なお、この実験では、チャネル領域４にはｎ型のシリコン（Ｓｉ）を用い、第１絶縁膜５には、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を用いた。
【００２３】
図２は、本発明の第１の実施形態に係る乱数生成装置における特性を例示するグラフ図である。  
すなわち、同図（ａ）は、ＲＴＳを例示しており、横軸は時間であり、縦軸はドレイン電流である。この図は、チャネル領域４と第１絶縁膜５とに加えられた歪み量が−０．０５７％（圧縮歪み）の時の結果を例示している。  
また、同図（ｂ）は、同図（ａ）から導出された、電流値が相対的に小さい状態の保持時間と発生頻度との関係を例示するグラフ図であり、横軸は保持時間であり、縦軸は発生頻度である。  
説明を簡単にするために、ここでは、２つの電流値の間をランダムに変動する２レベルのＲＴＳを例示している。
【００２４】
図２（ａ）に表したように、ドレイン電流は、時間と伴に変化しており、大きく分けて、電流値が相対的に小さい状態と、電流値が相対的に大きい状態、の２つの状態を有している。なお、この２つの状態の他に、電流値の微小な変化も現れているが、ここでは取り扱わない。
【００２５】
第１絶縁膜５のトラップにキャリアが捕獲されると、チャネル領域４の抵抗は増加する。そのため、チャネル領域４を流れる電流は減少する。一方、第１絶縁膜５のトラップに捕獲されていたキャリアが放出されると、チャネル領域４の抵抗は減少する。そのため、チャネル領域４を流れる電流は増加する。すなわち、図２（ａ）に例示した、電流値が相対的に小さい状態と、電流が相対的に大きい状態、の２つの状態は、それぞれ、第１絶縁膜５のトラップにキャリアが捕獲されている状態と、第１絶縁膜５のトラップからキャリアが放出されている状態、に対応している。
【００２６】
そして、この電流値が相対的に小さい状態と、電流値が相対的に大きい状態と、のそれぞれの状態を保持する時間は、変動する。すなわち、第１絶縁膜５のトラップによるキャリアの捕獲及び放出は、第１絶縁膜５のトラップとチャネル領域４との間の第１絶縁膜５を、キャリアがトンネリングすることによって引き起こされる。このトンネリングには時間的な規則性がなく、トンネリングは時間と伴にランダムに発生する。このため、この電流値が相対的に小さい状態と、電流値が相対的に大きい状態と、のそれぞれの状態を保持する時間は、ランダムに変動する。この時、このドレイン電流を所定の周波数でサンプリングすることにより、乱数を発生させることができる。
【００２７】
そして、図２（ａ）の結果から、図２（ｂ）を導出することができる。すなわち、図２（ａ）において、一定の期間において、例えば相対的に電流値が小さい状態の保持時間（時間幅）を求め、その保持時間をいくつかの範囲で区切り、その範囲内ごとの保持時間の事象を発生させる頻度を求める。すなわち、保持時間ごとの発生頻度を求める。その結果が、例えば、図２（ｂ）である。
【００２８】
図２（ｂ）に表したように、保持時間の増大につれて発生頻度は減少する。そして、保持時間が長くなるほど、発生頻度が指数関数的に減少している。ここで、保持時間の指数関数的な分布(ポアソン分布)は、観測しているＲＴＳが、ランダムな物理現象によって引き起こされていることを示唆している。このように、保持時間の発生頻度は指数関数的に分布しているため、保持時間の分布に対して、時定数を定義することが可能である。
【００２９】
すなわち、図２（ｂ）に例示したヒストグラムの各発生頻度の値は、指数関数（Ａ×ｅｘｐ（−ｔ／τ））でフィッティングされる。ここで、Ａは比例定数、ｔは時間、τは時定数である。つまり、初期値の１／ｅ＝０．３７（ｅは自然対数の底）になる時間が、時定数である。
【００３０】
なお、このように定義される時定数は、ＭＩＳＦＥＴからの出力の変動の平均的な周波数の逆数となる。つまり、ＭＩＳＦＥＴからの出力の変動の平均的な周波数を高くすることは、時定数を小さくすることと同義である。つまり、高速な乱数生成装置を実現するためには、ＭＩＳＦＥＴからの出力のＲＴＳの時定数を小さくすることが必要と言うことができる。
【００３１】
例えば、図２（ｂ）に例示した保持時間と発生頻度の関係からは、時定数が、１．３５ｓと求められる。
【００３２】
図３は、比較例の乱数生成装置における特性を例示するグラフ図である。  
すなわち、同図（ａ）は、ＲＴＳを例示しており、横軸は時間であり、縦軸はドレイン電流である。そして、この比較例では、チャネル領域４と第１絶縁膜５とに加えられた歪み量が０％であり、すなわち、チャネル領域４と第１絶縁膜５に応力が加えられていない時の結果である。  
また、同図（ｂ）は、同図（ａ）から導出された、電流値が相対的に小さい状態の保持時間と発生頻度との関係を例示するグラフ図であり、横軸は保持時間であり、縦軸は発生頻度である。
【００３３】
図３（ａ）に表したように、比較例の乱数生成装置においても、ドレイン電流は、相対的に大きい電流と、相対的に小さい電流と、の２つの状態を有し、この２つの状態を保持する時間が変化する。そして、この結果から、図３（ｂ）の結果が導出される。  
図３（ｂ）に例示したように、比較例のＲＴＳの時定数は、１．９２ｓと求められる。比較例の乱数生成装置においては、第２（ｂ）に例示した本実施形態に係る乱数生成装置に比べ、時定数が大きいことが分かる。
【００３４】
このように、チャネル領域４と第１絶縁膜５とに、ゲート長方向と平行方向に、チャネル領域４を構成するシリコン（Ｓｉ）の格子間隔を変化させるように１軸性の応力が印加され、チャネル領域４と第１絶縁膜５とに、歪みが加えられると、ＲＴＳの時定数が小さくなることを発明者は見いだした。
【００３５】
チャネル領域４と第１絶縁膜５とに加えられる歪みの量を変えてＲＴＳを求めた結果を、以下説明する。  
図４は、本発明の第１の実施形態に係る乱数生成装置における特性を例示するグラフ図である。  
なお、同図において、横軸は、チャネル領域４と第１絶縁膜５とに加えられる歪み量であり、縦軸は、乱数生成装置におけるＲＴＳの時定数である。  
図４に表したように、チャネル領域４と第１絶縁膜５とに加えられる応力が、引っ張り及び圧縮のどちらであっても、ＲＴＳの時定数が小さくなる。  
なお、同図において、歪み量が−０．０５７％の時が、図２に例示した本実施形態の一例に対応し、歪み量が０％の時が、図３に例示した比較例に対応する。
【００３６】
図４に表したように、ゲート長方向と平行方向に、チャネル領域４を構成するシリコン（Ｓｉ）の格子間隔を変化させる１軸性の応力を、チャネル領域４と第１絶縁膜５とに、印加することによって、ＲＴＳの時定数を小さくすることができる。
【００３７】
本発明の本実施形態は、この新たに見いだされた知見に基づいてなされたものである。  すなわち、乱数生成装置において、乱数生成速度を高速化するためには、チャネル領域４を構成する半導体の格子間隔が、ゲート長方向と平行に、拡大、または、縮小する方向の応力を、チャネル領域４及び第１絶縁膜５に印加することが有効である。  
以下、本願明細書において、「チャネル領域４を構成する半導体の格子間隔が、ゲート長方向と平行に、拡大する方向の応力」を、単に「拡大応力」と言う。そして、「チャネル領域４を構成する半導体の格子間隔が、ゲート長方向と平行に、縮小する方向の応力」を、単に「縮小応力」という。
【００３８】
この現象の機構は、以下のように推測される。  
例えば、拡大応力または縮小応力が、チャネル領域４に加えられると、チャネル領域４の半導体のバンド構造が平衡状態から変化する。これにより、チャネル領域４から、第１絶縁膜５のトラップに対して電荷を放出し易く、且つ、第１絶縁膜５のトラップからチャネル領域４に電荷を受け入れやすくなる状態があり得る。結果として、ドレイン電流のＲＴＳの時定数が小さくなると考えられる。
【００３９】
また、例えば、拡大応力または縮小応力が、第１絶縁膜５に応力が加えられると、第１絶縁膜５のトラップの状態が変化する。このとき、第１絶縁膜５のトラップが電荷を放出し易く、且つ、第１絶縁膜５のトラップの状態が変化したとき、逆に第１絶縁膜５のトラップが電荷を捕獲し易くなる状態があり得る。結果として、ドレイン電流のＲＴＳの時定数が小さくなると考えられる。
【００４０】
これにより、図４に例示した結果が得られたと考えられる。  
このことから、本実施形態に係る乱数生成装置１００においては、拡大応力または縮小応力が、チャネル領域４及び第１絶縁膜５の少なくともいずれかに印加される構成をとる。
【００４１】
このように、本実施形態に係る乱数生成装置１００によれば、ＭＩＳＦＥＴのＲＴＳの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置が提供できる。
【００４２】
本実施形態に係る乱数生成装置１００においては、拡大応力または縮小応力を、チャネル領域４及び第１絶縁膜５の少なくともいずれか、に印加する手法の１つとして、チャネル領域４には、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を用い、ソース領域２及びドレイン領域３には、シリコンカーボン（Ｓｉ１−ｚＣｚ：０＜ｚ＜１）を用いる。これにより、両者の格子定数に差異を設け、これにより、チャネル領域４に含まれるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）の格子間隔を拡大する方向の応力が、チャネル領域４に印加される。そして、この応力は、チャネル領域４の上に設けられる第１絶縁膜５にも伝わり、第１絶縁膜５にも、チャネル領域４に含まれるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）の格子間隔を拡大する方向の応力が印加される。
【００４３】
すなわち、上記の具体例では、チャネル領域４と、ソース領域２及びドレイン領域３と、に、格子定数が異なる材料を用いることにより、拡大応力を発生させた例である。
【００４４】
しかしながら、本発明はこれに限らず、以下の各種の手法によって、拡大応力または縮小応力を発生させることができる。
【００４５】
すなわち、チャネル領域４及び第１絶縁膜５の上に配置される層として、応力を発現する膜を用い、これにより、拡大応力または縮小応力を発生することができる。チャネル領域４及び第１絶縁膜５の上に配置される応力を有する膜としては、例えば、ゲート電極６を用いることができ、ゲート電極６として応力を発現する膜を用いることで、拡大応力または縮小応力が得られる。
【００４６】
また、第１絶縁膜５及びゲート電極６の側面に、ストレスライナー（引っ張りまたは圧縮の応力を発現する膜）を設けることによって、拡大応力または縮小応力を発生させることができる。このストレスライナーとしては、例えば、絶縁層７を用いることができる。すなわち、絶縁層７として、引っ張りまたは圧縮の応力を発現する材料を用いることで、拡大応力または縮小応力が得られる。
【００４７】
さらに、チャネル領域４となる半導体層に、基板１の主面に対して平行な平面内の２軸性の応力を設け、その時に、ソース領域２、ドレイン領域３及びチャネル領域４の、基板１の主面に対して平行な平面内における形状に異方性を設けることによって、拡大応力または縮小応力を得ることができる。
【００４８】
そして、上記の方法を単独で、または、組み合わせて用いることで、拡大応力または縮小応力が得られる。  
上記の各種の手法の具体的例に関しては、後述する。
【００４９】
これらの手法によっても、拡大応力または縮小応力を、チャネル領域４及び第１絶縁膜５の少なくともいずれかに印加することができ、これにより、ＭＩＳＦＥＴのＲＴＳの時定数を高くし、高速に乱数を発生させる乱数生成装置が提供できる。
【００５０】
（第２の実施の形態）
次に、上記の乱数生成装置１００を用い、乱数生成装置１００で発生されたＲＴＳ信号を所定のクロック信号に同期させて取り出す形態を第２の実施形態として説明する。  
図５は、本発明の第２の実施形態に係る乱数生成装置の構成を例示する回路図である。  図５に表したように、本発明の第２の実施形態に係る乱数生成装置２００は、上記の実施形態の乱数生成装置１００と、乱数生成装置１００の出力をサンプリングするパスゲート５０と、を備える。
【００５１】
図５に表したように、乱数生成装置１００に直列に抵抗Ｒを設け、乱数生成装置１００おけるＭＩＳＦＥＴの変動する出力電流を、電圧に変換する。そして、この電圧がパスゲート５０に入力される。
【００５２】
このパスゲート５０としては、例えば、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを組み合わせたものを用いることができ、これらのＭＯＳＦＥＴに所定の周波数のクロック信号ＣＬＫとＣＬＫをそれぞれ入力することで、乱数生成装置１００で発生したＲＳＴを、サンプリングして、乱数を出力信号Ｐに出力する。ここで、ＣＬＫはＣＬＫをインバータに通して得られる、ＣＬＫと電圧の高・低が逆転した信号である。
【００５３】
なお、このパスゲート５０には、ｎ型とｐ型の両方のＭＯＳＦＥＴが用いられる。これは、パスゲートがオンの場合に、入力信号を全振幅に渡って通過させるためである。
【００５４】
図６は、本発明の第２の実施形態に係る乱数生成装置の構成を例示する断面模式図である。  
図６に表したように、本発明の第２の実施形態に掛かる乱数生成装置２００は、上記の実施形態の乱数生成装置１００と、パスゲート５０となるｎ型ＭＯＳＦＥＴ５０ｎ及びｐ型ＭＯＳＦＥＴ５０ｐと、を有する。なお、抵抗Ｒとして、抵抗用ｎ型ＭＯＳＦＥＴ５０ｒが設けられている例である。
【００５５】
既に説明したように、乱数生成装置１００（第１トランジスタ）は、ソース領域２（第１ソース領域）と、ドレイン領域３（第１ドレイン領域）と、それらの間に設けられたチャネル領域４（第１チャネル領域）と、チャネル領域４の上のゲート電極６（第１ゲート電極）と、チャネル領域４とゲート電極６との間に設けられたトラップを有する第１絶縁膜５を有している。なお、それらの上には、それらを覆うように設けられた絶縁層７が設けられている。  
また、パスゲート５０の一部となるｎ型ＭＯＳＦＥＴ５０ｎ（第２トランジスタ）は、ドレイン領域３ｎ（第２ドレイン領域３ｎ）と、ソース領域２ｎ（第２ソース領域２ｎ）と、それらの間に設けられ、ｐ型半導体で構成されるチャネル領域４ｎ（第２チャネル領域４ｎ）と、チャネル領域４ｎの上に設けられたゲート電極６ｎ（第２ゲート電極６ｎ）と、チャネル領域４ｎとゲート電極６ｎとの間に設けられた第２絶縁膜５ｎと、を有する。
【００５６】
同様に、パスゲート５０の別の一部となるｐ型ＭＯＳＦＥＴ５０ｐ（第３トランジスタ）は、ドレイン領域３ｐ（第３ドレイン領域３ｐ）と、ソース領域２ｐ（第３ソース領域２ｐ）と、それらの間に設けられ、ｎ型半導体で構成されるチャネル領域４ｐ（第３チャネル領域４ｐ）と、チャネル領域４ｐの上に設けられたゲート電極６ｐ（第３ゲート電極６ｐ）と、チャネル領域４ｐとゲート電極６ｐとの間に設けられた第３絶縁膜５ｐと、を有する。
【００５７】
また、抵抗用のｎ型ＭＯＳＦＥＴ５０ｒ（第４トランジスタ）も類似の構造を有することができ、抵抗用のｎ型ＭＯＳＦＥＴ５０ｒは、ドレイン領域３ｒ（第４ドレイン領域３ｒ）と、ソース領域２ｒ（第４ソース領域２ｒ）と、それらの間に設けられたチャネル領域４ｒ（第４チャネル領域４ｒ）と、チャネル領域４ｒの上に設けられたゲート電極６ｒ（第４ゲート電極６ｒ）と、チャネル領域４ｒとゲート電極６ｒとの間に設けられた第４絶縁膜５ｒと、を有する。  
なお、本具体例では、抵抗Ｒとして抵抗用のｎ型ＭＯＳＦＥＴ５０ｒを用いたが、本発明はこれに限らず、トランジスタを用いた抵抗以外の各種の抵抗を用いることができる。ただし、抵抗としてトランジスタを用いた場合、抵抗値を電気信号によって変えることができるので、乱数生成の特性の調整が容易となり、便利である。
【００５８】
なお、図６に例示したように、ＲＴＳを発生する乱数生成装置１００と、パスゲート５０となるｎ型ＭＯＳＦＥＴ５０ｎ及びｐ型ＭＯＳＦＥＴ５０ｐと、は同じ基板上に設けることができる。また、抵抗用ｎ型ＭＯＳＦＥＴ５０ｒも、それらと同じ基板上に設けることができる。
【００５９】
なお、ｎ型ＭＯＳＦＥＴ５０ｎ、ｐ型ＭＯＥＦＥＴ５０ｐ、及び、抵抗用ｎ型ＭＯＥＦＥＴ５０ｒの上には、絶縁層７が設けられている。
【００６０】
乱数生成装置１００において、ソース領域２には、ソース領域への配線２ａによって、例えば電圧Ｖｄｄ（図示しない）が印加される。そして、絶縁層７を介したゲート電極６には、配線５２によって、第１の電圧(電圧値は外部で調整可能)（図示しない）が印加される。そして、ドレイン領域３と、抵抗用ｎ型ＭＯＳＦＥＴ５０ｒのドレイン領域３ｒと、パスゲートのｎ型ＭＯＳＦＥＴ５０ｎのドレイン領域３ｎと、及び、パスゲートのｐ型ＭＯＳＦＥＴ５０ｐのドレイン領域３ｐは、配線３ａ、配線３ｒａ、配線３ｎa、配線３ｐａによって、電気的に短絡している。なお、配線は一部のみを図示している。
【００６１】
抵抗用ｎ型ＭＯＳＦＥＴ５０ｒにおいて、絶縁層７を介したゲート電極６ｒには、配線５２ｒによって、第２の電圧が(電圧値は外部で調整可能)（図示しない）が印加される。そして、ソース領域２ｒは、配線２ｒａによって、接地される。
【００６２】
パスゲートのｎ型ＭＯＳＦＥＴ５０ｎにおいて、絶縁層７を介したゲート電極６ｎには、配線５２ｎによって、所定のクロック信号ＣＬＫ（図示しない）が入力される。ソース領域２ｎからは、信号を外部に出力する配線２ｎａを通して、信号Ｐが出力される。
【００６３】
パスゲートのｐ型ＭＯＳＦＥＴ５０ｐにおいて、絶縁層７を介したゲート電極６ｐには、配線５２ｐによって、所定のクロック信号ＣＬＫ（図示しない）が入力される。ここで、ＣＬＫはＣＬＫをインバータに通して得られる、ＣＬＫと電圧の高・低が逆転した信号である。ソース領域２ｐは、配線２ｐａと配線２ｎａによって、ソース領域２ｎと電気的に短絡している。
【００６４】
なお、これらの乱数生成装置１００、ｎ型ＭＯＥＦＥＴ５０ｎ、ｐ型ＭＯＥＦＥＴ５０ｐ、抵抗用のｎ型ＭＯＳＦＥＴ５０ｒの上及び、それらの間には、層間絶縁膜８が設けられ、また、それぞれのソース領域、ドレイン領域の間にはＳＴＩ（Shallow Trench Isolation）、または、ＬＯＣＯＳ（Local Oxidation of Silicon）が設けられ、互いの素子を分離している。
【００６５】
このような構成により、図５に例示した回路構成を有する本実施形態に係る乱数生成装置２００が形成される。
【００６６】
そして、乱数生成装置１００においては、既に説明したように、ＲＳＴを発生する乱数生成装置１００においては、拡大応力または縮小応力、すなわち、ゲート長方向と平行に、チャネル領域４に含まれるシリコン（Ｓｉ）の格子間隔を拡大または縮小する方向の応力、が、チャネル領域４及び絶縁層５に加えられている。
【００６７】
そして、同様の応力が、パスゲート５０の一部となるｎ型ＭＯＳＦＥＴ５０ｎ、及び、パスゲート５０の別の一部となるｐ型ＭＯＳＦＥＴ５０ｐの、チャネル領域４及び第１絶縁膜５にも加えられる。
【００６８】
すなわち、本実施形態に係る乱数生成装置２００は、半導体基板１と、半導体基板１の上に設けられた第１ソース領域２及び第１ドレイン領域３と、第１ソース領域２と第１ドレイン領域３との間に設けられた第１チャネル領域４と、第１チャネル領域４の上に設けられた第１ゲート電極６と、第１チャネル領域４と第１ゲート電極６との間に設けられ、電子または正孔をランダムに捕獲及び放出する電気的なトラップを有する第１絶縁膜５と、を有する第１トランジスタ１００と、半導体基板１の上に設けられた第２ソース領域２ｎ及び第２ドレイン領域３ｎと、第２ソース領域２ｎと第２ドレイン領域３ｎとの間に設けられ、ｐ型半導体で構成される第２チャネル領域４ｎと、第２チャネル領域４ｎの上に設けられた第２ゲート電極６ｎと、第２チャネル領域４ｎと第２ゲート電極６ｎとの間に設けられた第２絶縁膜５ｎと、を有し、第２ソース領域４ｎ及び第２ドレイン領域３ｎの少なくともいずれかが、第１ソース領域２と第１ドレイン領域３の少なくともいずれかと接続されてなる第２トランジスタ５０ｎと、半導体基板１の上に設けられた第３ソース領域２ｐ及び第３ドレイン領域３ｐと、第３ソース領域２ｐと第３ドレイン領域３ｐとの間に設けられ、ｎ型半導体で構成される第３チャネル領域４ｐと、第３チャネル領域４ｐの上に設けられた第３ゲート電極６ｐと、第３チャネル領域４ｐと第３ゲート電極６ｐとの間に設けられた第３絶縁膜５ｐと、を有し、第３ソース領域２ｐ及び第３ドレイン領域３ｐの少なくともいずれかが、第１ソース領域２と第１ドレイン領域３の前記少なくともいずれかと接続されてなる第３トランジスタ５０ｐと、を備えている。
【００６９】
そして、乱数生成装置２００においては、第１チャネル領域４及び第１絶縁膜５の少なくともいずれかには、第１トランジスタ１００のゲート長方向に引っ張りの応力が印加され、第２チャネル領域４ｎ及び第２絶縁膜５ｎの少なくともいずれかには、第２トランジスタ５０ｎのゲート長方向に引っ張りの応力が印加され、第３チャネル領域４ｐ及び第３絶縁膜５ｐの少なくともいずれかには、第３トランジスタ５０ｐのゲート長方向に引っ張りの応力が印加される。または、第１チャネル領域４及び第１絶縁膜５の少なくともいずれかには、第１トランジスタ１００のゲート長方向に圧縮の応力が印加され、第２チャネル領域４ｎ及び第２絶縁膜５ｎの少なくともいずれかには、第２トランジスタ５０ｎのゲート長方向に圧縮の応力が印加され、第３チャネル領域４ｐ及び第３絶縁膜５ｐの少なくともいずれかには、第３トランジスタのゲート長方向に圧縮の応力が印加される。
【００７０】
そして、第２ゲート電極６ｎと第３ゲート電極６ｐとには、それぞれクロック信号がＣＬＫとＣＬＫが入力される。ここで、ＣＬＫはＣＬＫをインバータに通して得られる、ＣＬＫと電圧の高・低が逆転した信号である。そして、第２ゲート電極６ｎと第３ゲート電極６ｐとには、同じクロック信号が入力される。
【００７１】
上記の応力印加方法に関しては、第１の実施形態で既に説明したように、チャネル領域４と、ソース領域２及びドレイン領域３と、に、格子定数が異なる材料を用いる方法、チャネル領域４及び第１絶縁膜５の上に配置される層として応力を発現する膜を用いる方法、第１絶縁膜５及びゲート電極６の側面に、ストレスライナーを設ける方法、チャネル領域４に２軸性の応力を設け、ソース領域２、ドレイン領域３及びチャネル領域４の基板１の主面に対して平行な平面内における形状に異方性を設ける方法など、各種の方法を用いることができる。
【００７２】
このとき、本実施形態に係る乱数生成装置２００において、ＲＳＴを発生する乱数生成装置１００における応力と、パスゲート５０に含まれるｎ型ＭＯＳＦＥＴ５０ｎにおける応力と、パスゲートに含まれるｐ型ＭＯＳＦＥＴ５０ｐにおける応力とを同じ種類（引っ張りまたは圧縮）にすることができる。
【００７３】
すなわち、ＲＳＴを発生する乱数生成装置１００における応力が、拡大応力である場合には、パスゲート５０に含まれるｎ型ＭＯＳＦＥＴ５０ｎ及びｐ型ＭＯＳＦＥＴ５０ｐにおける応力も、拡大応力とすることができる。
【００７４】
また、ＲＳＴを発生する乱数生成装置１００における応力が、縮小応力である場合には、パスゲート５０に含まれるｎ型ＭＯＳＦＥＴ５０ｎ及びｐ型ＭＯＳＦＥＴ５０ｐにおける応力も、縮小応力とすることができる。
【００７５】
例えば、ストレスライナーによって拡大応力または縮小応力を設ける場合は、例えば、ＲＳＴを発生する乱数生成装置１００において設けられるストレスライナーとなる絶縁層７と同じ膜を、パスゲート５０に含まれるｎ型ＭＯＳＦＥＴ５０ｎ及びｐ型ＭＯＳＦＥＴ５０ｐに設けることができる。
【００７６】
すなわち、本実施形態に係る乱数生成装置は、第１ゲート電極６の側面及び第１絶縁膜５の側面に設けられ、第１チャネル領域４及び第１絶縁膜５に引っ張りの応力を及ぼす絶縁層と、第２ゲート電極６ｂの側面及び第２絶縁膜５ｎの側面に設けられ、第２チャネル領域４ｎ及び第２絶縁膜５ｎに引っ張りの応力を及ぼす絶縁層と、第３ゲート電極６ｐの側面及び第３絶縁膜５ｐの側面に設けられ、第３チャネル領域４ｐ及び第３絶縁膜５ｐに引っ張りの応力を及ぼす絶縁層と、をさらに備えることができる。  
または、本実施形態に係る乱数生成装置は、第１ゲート電極６の側面及び第１絶縁膜５の側面に設けられ、第１チャネル領域４及び第１絶縁膜５に圧縮の応力を及ぼす絶縁層と、第２ゲート電極６ｎの側面及び第２絶縁膜５ｎの側面に設けられ、第２チャネル領域４ｎ及び第２絶縁膜５ｎに圧縮の応力を及ぼす絶縁層と、第３ゲート電極６ｐの側面及び第３絶縁膜５ｐの側面に設けられ、第３チャネル領域４ｐ及び第３絶縁膜５ｐに圧縮の応力を及ぼす絶縁層と、をさらに備えることができる。
【００７７】
なお、一般に、ＭＯＳＦＥＴにおいて、移動度を向上させるために、ストレスライナーが用いられることがある。この際、ｎ型ＭＯＳＦＥＴには、拡大応力を印加し、ｐ型ＭＯＳＦＥＴには縮小応力を印加する。
【００７８】
これに対し、本実施形態に係る乱数生成装置２００においては、パスゲートに含まれるｎ型及びｐ型のいずれのＭＯＳＦＥＴにも、同じ性質の絶縁層７が用いられる。
【００７９】
すなわち、本実施形態に係る乱数生成装置２００においては、例えば、ＲＴＳを発生する乱数生成装置１００に用いられる絶縁層７が、パスゲートに含まれるｎ型及びｐ型のいずれのＭＯＳＦＥＴにも、設けられる。
【００８０】
本実施形態に係る乱数生成装置２００において、パスゲートに含まれるｎ型及びｐ型のＭＯＳＦＥＴの面積の縮小化に対する要求は比較的低い。そのため、応力による移動度の向上が著しく要求されることはない従って、同じ性質を有する絶縁層７を設けることによって、ｎ型及びｐ型のＭＯＳＦＥＴのいずれかにおいて、移動度は低下する傾向にあるが、実用上は全く問題にならない。そして、引っ張りまたは圧縮応力を発現する膜である絶縁層７を、パスゲートに含まれるｎ型及びｐ型のＭＯＳＦＥＴの両方に用いることで、製造プロセスは簡単になり、実用上十分な性能を発揮しつつ、低コストで安定して生産できる乱数生成装置を提供できる。
【００８１】
本実施形態に係る乱数生成装置２００によれば、ＭＩＳＦＥＴのＲＴＳの平均的な周波数を高くし、高速に乱数を発生させ、低コストで安定して生産できる実用的な乱数生成装置が提供できる。
【００８２】
なお、ここで、ＲＴＳを発生させるＭＩＳＦＥＴ（乱数発生装置１００）のチャネル領域４を流れる電流の流れる方向（第１ゲート長方向とする）と、パスゲート５０の一部となるｎ型のＭＯＳＦＥＴ５０ｎのチャネル領域４ｎを流れる電流の流れる方向（第２ゲート長方向とする）と、パスゲート５０の別の一部となるｐ型のＭＯＳＦＥＴ５０ｐのチャネル領域４ｐを流れる電流の流れる方向（第３ゲート長方向とする）は、任意である。例えば、第１ゲート長方向に対して、第２ゲート長方向は、平行でも良く、また、垂直でも良く、また、任意の角度とすることができる。同様に、第１ゲート長方向に対して、第３ゲート長方向は、平行でも良く、垂直でも良く、また任意の角度とすることができる。第１ゲート長方向に対して、第２ゲート長方向、もしくは第３ゲート長方向が、平行でない場合、パスゲートに含まれるｎ型もしくはｐ型のＭＯＳＦＥＴには、ＲＴＳを発生させるＭＩＳＦＥＴ（乱数発生装置１００）に印加される拡大応力もしくは圧縮応力が印加されるとは限らない。
【００８３】
（第３の実施の形態）
本発明の第６の実施形態に係る乱数生成装置３００は、上に説明した本発明の実施形態に係る乱数生成装置を複数用い、その出力からさらに高い発生頻度で乱数を発生して出力する論理回路を設けたものである。
【００８４】
図７は、本発明の第３の実施形態に係る乱数生成装置の構成を例示する回路図である。  図７に表したように、本発明の第３の実施形態に係る乱数生成装置３００は、ＲＴＳを発生する乱数生成装置１００が複数設けられ、その出力が入力される論理回路６０を備えている。
【００８５】
論理回路６０は、複数の乱数信号を入力して、入力された信号よりも高速の乱数信号を生成する機能を有する。論理回路６０には、例えばＸＯＲ（排他的論理和）の論理回路を用いることができる。また、ＮＯＴ（否定）回路とＯＲ（論理和）回路とを組み合わせた回路を用いることができる。また、これに限らず、入力された複数信号よりも高速の乱数信号を生成する機能を有していれば良い。
【００８６】
すなわち、乱数生成装置３００は、ＲＴＳを発生する２つの乱数生成装置１００ａ、１００ｂを有している。乱数生成装置１００ａ、１００ｂには、既に説明した本発明の実施形態に係る乱数生成装置１００を用いることができる。
【００８７】
なお、図７に例示した乱数生成装置３００では、説明を簡単にするために、ＲＴＳを発生する乱数生成装置が２つの場合として示しているが、本実施形態において、ＲＴＳを発生する乱数生成装置の数は複数であれば良く、その数は任意である。
【００８８】
図７に表したように、ＲＴＳを発生する複数の乱数生成装置１００ａ、１００ｂのそれぞれに、抵抗Ｒ１、Ｒ２が接続され、これにより、乱数生成装置１００ａ、１００ｂのそれぞれで発生した時間と伴に変動する出力電流が、電圧に変換される。そして、この変換された複数の電圧が、論理回路６０に入力される。
【００８９】
図８は、本発明の第３の実施形態に係る乱数生成装置に用いられる論理回路の構成を例示する回路図である。  
すなわち、図８は、論理回路６０がＸＯＲ論理回路の場合を例示している。  
図８に表したように、論理回路６０においては、入力ＶＩＮ１、ＶＩＮ２に入力された信号のＸＯＲの演算結果をＶＯＵＴに出力する。従って、入力ＶＩＮ１、ＶＩＮ２に、それぞれ、ＲＴＳを生成する乱数生成装置１００ａ、１００ｂの出力電流を変換した電圧を入力すると、乱数生成装置１００ａ、１００ｂで発生する乱数信号よりも時定数の短い乱数信号を出力することができる。そして、この出力をパスゲート５０に入力することによって、所定の周波数でサンプリングし、高速に乱数を発生させることができる。
【００９０】
なお、上記の、複数の乱数生成装置１００ａ、１００ｂ、論理回路６０、及び、パスゲート５０を、同じ基板上に設けることができる。ただし、本発明はこれに限らず、論理回路６０は、乱数生成装置１００ａ、１００ｂとは別の基板に設けても良い。以下では、複数の乱数生成装置１００ａ、１００ｂ、論理回路６０、及び、パスゲート５０が、同じ基板上に設けられた場合について説明する。
【００９１】
この時、乱数生成装置１００ａ、１００ｂにおいて設けられた拡大応力または縮小応力と同じ方向の応力を、論理回路６０及びパスゲート５０に設けることができる。
【００９２】
すなわち、乱数生成装置１００ａ、１００ｂにおいて適用される、例えば、チャネル領域４と、ソース領域２及びドレイン領域３と、に、格子定数が異なる材料を用いる方法、チャネル領域４及び第１絶縁膜５の上に配置される層として応力を発現する膜を用いる方法、第１絶縁膜５及びゲート電極６の側面に、ストレスライナーを設ける方法、チャネル領域４に２軸性の応力を設け、ソース領域２、ドレイン領域３及びチャネル領域４の基板１の主面に対して平行な平面内における形状に異方性を設ける方法など、を、論理回路６０及びパスゲート５０にも適用することできる。
【００９３】
例えば、乱数生成装置１００ａ、１００ｂにおいて、ストレスライナーによって拡大応力または縮小応力を設ける場合は、例えば、ＲＳＴを発生する乱数生成装置１００において設けられるストレスライナーとなる絶縁層７となる絶縁層膜を、パスゲート５０に含まれるｎ型ＭＯＳＦＥＴ５０ｎ及びｐ型ＭＯＳＦＥＴ５０ｐに設け、さらに、論理回路６０を構成する、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにも、複数の乱数生成装置１００ａ、１００ｂに設けられる絶縁層７となる絶縁層膜を設けることができる。すなわち、論理回路６０に含まれるｎ型及びｐ型のＭＯＳＦＥＴには、引っ張りまたは圧縮応力を発現する膜である絶縁層７となる絶縁層膜と同一の膜が設けられる。
【００９４】
このように、パスゲート５０及び論理回路６０に含まれるｎ型及びｐ型のＭＯＳＦＥＴに、ＲＴＳを生成する乱数生成装置に設けられる、引っ張りまたは圧縮応力を発現する膜である絶縁層７と同一の膜を設けることで、工程が簡単で生産し易い、ＲＴＳの平均的な周波数をより効率的に高くし、高速の乱数をより効率的に発生させる乱数生成装置が提供できる。
【００９５】
（第４の実施の形態）
第４の実施形態に係る乱数生成装置１０４は、第１絶縁膜５として、半導体装置において絶縁膜として通常使用される二酸化シリコン（ＳｉＯ２）の比誘電率（３．９）よりも大きい比誘電率を有する材料を用いる。
【００９６】
本実施形態に係る乱数生成装置１０４は、半導体基板１に設けられたソース領域２と、ドレイン領域３と、ソース領域２とドレイン領域３との間に設けられたチャネル領域４と、チャネル領域４の上に設けられたゲート電極６と、チャネル領域４とゲート電極６との間に設けられた第１絶縁膜５と、を備える。すなわち、乱数生成装置１０４は、ＭＩＳＦＥＴの構造を有している。  
なお、第１の実施形態と同様に、このＭＩＳＦＥＴの上に、絶縁層７を設けることができる。
【００９７】
そして、第１絶縁膜５は、電子または正孔をランダムに捕獲及び放出する電気的なトラップを有しいる。そして、第１絶縁膜５の比誘電率は、３．９よりも高い。そして、第１絶縁膜５はチャネル領域４の上に、直接接合されている。
【００９８】
すなわち、本実施形態に係る乱数生成装置１０４において、第１絶縁膜５には、半導体装置において絶縁膜として通常使用される二酸化シリコン（ＳｉＯ２）の比誘電率（３．９）よりも大きい比誘電率を有する材料を用いることができる。  
すなわち、乱数生成装置１０４においては、第１絶縁膜５の少なくとも一部は、第１チャネル領域４に接して設けられ、比誘電率が３．９よりも高い絶縁膜を含む。
【００９９】
これ以外は、第１の実施形態に係る乱数生成装置１００と同様なので説明を省略する。
【０１００】
乱数生成装置１０４において、チャネル領域４の上に、直接に第１絶縁膜５が設けられ、第１絶縁膜５は、時間と伴にランダムに電子または正孔を捕獲及び放出する、ダングリングボンドに基づいたトラップを有している。
【０１０１】
既に説明したように、第１絶縁膜５のトラップに、電子または正孔が捕獲されると、トラップに電子または正孔が捕獲されていない場合に比べて、チャネル領域４の抵抗が高くなり、チャネル領域４を流れる電流量が減少する。そして、トラップから電子または正孔が放出されると、チャネル領域４の抵抗は低くなり、チャネル領域４を流れる電流量が増加する。トラップによる電子または正孔の捕獲及び放出はランダムに発生するため、時間と伴に、チャネル領域４を流れる電流量がランダムに変化する。そのため、ランダムな電流ノイズが出力される。  
このとき、チャネル領域４の上に、直接に第１絶縁膜５が設けられていることにより、上記の、第１絶縁膜５のトラップにおける、電子または正孔の捕獲及び放出が、効率的に実施される。
【０１０２】
また、第１絶縁膜５の比誘電率を高く設定することにより、乱数生成装置１０４においては、以下に説明するように、広いゲート電圧の範囲で電流変動が発現する。  
図９は、本発明の第４の実施形態に係る乱数生成装置における特性を例示するグラフ図である。  
同図は、第１絶縁膜５に用いる材料として異なる材料を用い、ＲＴＳの大きさと、チャネル領域４のキャリア密度と、の関係についての、発明者が独自に行った実験の結果を例示している。同図の横軸は、チャネル領域４のキャリア密度であり、縦軸は、ＲＴＳの大きさを表している。  
この実験においては、第１絶縁膜５として、二酸化シリコン（ＳｉＯ２）、及び、ハフニウムシリコンオキシナイトライド（ＨＦＳｉＯＮ）を用い、チャネル領域４、ソース領域２及びドレイン領域３は、シリコン（Ｓｉ）で形成されており、トラップを有する第１絶縁膜５の上には、ポリシリコンで形成されたゲート電極６が形成されている。
【０１０３】
図９に表したように、第１絶縁膜５に用いる材料が、二酸化シリコン（ＳｉＯ２）、及び、ハフニウムシリコンオキシナイトライド（ＨＦＳｉＯＮ）のいずれの場合も、表面キャリア密度が高くなると、ＲＴＳ電流の変動の大きさは小さくなっている。
【０１０４】
トンネリング現象は、チャネル領域４のキャリアの代表的なエネルギーであるフェルミエネルギーと、第１絶縁膜５のトラップのエネルギーと、がエネルギー的に一致するときに、最も頻繁に発生する。よって、チャネル領域４のフェルミエネルギーは、ゲート電圧によって制御できるため、一般的に、ＲＴＳの発生頻度はゲート電圧に対し依存性を持っている。  
そして、図９に示すように、チャネル領域４のキャリア数が多くなるほど、チャネル領域４を流れる電流変動の大きさが小さくなることは、比較的容易に予想される。  
しかしながら、キャリア密度の増大に対しての、チャネル領域４を流れる電流変動の大きさの変化の程度が、第１絶縁膜５に用いる材料によって異なることは、従来知られていなかった。
【０１０５】
すなわち、図９に示すように、トラップを有する第１絶縁膜５として、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を用いた場合は、二酸化シリコン（ＳｉＯ２）を用いた場合に比べて、チャネル領域４のキャリア密度が高くなった場合の電流変動量の減少が小さい。
【０１０６】
チャネル領域４のキャリア密度は、ゲート電圧に比例するため、トラップを有する第１絶縁膜５としてハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を用いた場合、二酸化シリコン（ＳｉＯ２）を用いた場合に比べて、広いゲート電圧の範囲で、電流変動が大きいＲＴＳを発生させることができる。
【０１０７】
本実施形態に係る乱数生成装置１０４は、図９に例示した新たな知見に基づきなされたものである。  
すなわち、乱数生成装置１０４において、第１絶縁膜５としてハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を用いることにより、表面キャリア密度が高い場合においても、ＲＴＳ電流変動量の減少を小さくすることができ、ＲＴＳを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【０１０８】
トラップを有する第１絶縁膜５に用いる材料が、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）である方が、二酸化シリコン（ＳｉＯ２）を用いた場合に比べて、チャネル領域４のキャリア密度が高くなった場合の電流変動量の減少を小さくできる理由は、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）においては、トラップに捕獲されたキャリアのチャネル領域４への電気的な影響の表面キャリアによる遮蔽効果が、二酸化シリコン（ＳｉＯ２）よりも弱いためであると推測される。
【０１０９】
第１絶縁膜５のトラップに捕獲されたキャリアによる、チャネル領域４への電気的な影響は、チャネル領域４のキャリアによって遮蔽される。この遮蔽の強さは、チャネル領域４のキャリアの感じる誘電率に反比例する。そのため、チャネル領域４のキャリアの感じる誘電が大きいほど、遮蔽効果は弱くなる。ここで、チャネル領域４のキャリアの感じる誘電率は、チャネル領域４の誘電率と第１絶縁膜５の誘電率の中間の値である。そのため、チャネル領域４の誘電率と第１絶縁膜５の誘電率が高いほど、遮蔽効果は弱く、結果として、広いゲート電圧の範囲で、大きな電流変動が発現する。
【０１１０】
このように、第１絶縁膜５の誘電率は高いことが望ましい。これにより、表面キャリア密度が小さい場合においても、ＲＴＳ電流変動量の減少が小さくすることができ、ＲＴＳを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【０１１１】
また、同様に、チャネル領域４の誘電率は高いことが望ましい。これにより、表面キャリア密度が高い場合においても、ＲＴＳ電流変動量の減少が小さくすることができる。すなわち、チャネル領域４には、半導体装置に通常用いられるシリコンの比誘電率よりも比誘電率が高い材料を用いることが望ましい。
【０１１２】
チャネル領域４には、例えば、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を用いることができる。  
このように、チャネル領域４に含まれる半導体の比誘電率を、１１．７よりも高く設定することで、表面キャリア密度が高い場合においても、ＲＴＳ電流変動量の減少をさらに小さくすることができ、ＲＴＳを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【０１１３】
既に説明したように、一般的に、ＲＴＳはゲート電圧に対して依存性を持っており、所望のＲＴＳが発現するゲート電圧は、ＭＩＳＦＥＴごとに異なる。そのため、第３の実施形態で例示したように、ＭＩＳＦＥＴからなる乱数生成装置を複数用い、それをＸＯＲ論理回路に入力する構成の乱数生成装置の場合には、それぞれのＭＩＳＦＥＴのゲート電圧を、所望のＲＴＳが発現するように調整する必要がある。このとき、もし、所望のＲＴＳを発現するゲート電圧の範囲が狭いと、複数のＭＩＳＦＥＴのゲート電圧を微調整する必要があるため、調整が極めて困難となる。これに対し、本実施形態に係る乱数生成装置１０４では、所望のＲＴＳを発現するゲート電圧の範囲が広いので、ＭＩＳＦＥＴのゲート電圧の調整の許容範囲が拡大するので、複数のＭＩＳＦＥＴのゲート電圧調整が簡単化され、実用性の高い乱数生成装置が得られる。
【０１１４】
このように、本実施形態に係る乱数生成装置１０４を用いることで、複数の乱数生成装置を組み合わせた場合にも安定してＲＴＳを生成することができ、乱数生成を容易にする。
【０１１５】
そして、本実施形態に係る乱数生成装置１０４において、第１の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法を合わせて実施しても良い。
【０１１６】
さらに、本実施形態に係る乱数生成装置１０４においても、乱数生成装置と既に説明したパスゲートとを組み合わせて乱数信号を出力する乱数生成装置を構成することができる。さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い乱数生成装置を構成することができる。
【０１１７】
以下の第５〜第９の実施形態では、拡大応力または縮小応力を発生させる各種の手法について説明する。  
（第５の実施の形態）
本発明の第５の実施形態は、チャネル領域４と、ソース領域２及びドレイン領域３と、に、格子定数が異なる材料を用いる方法によって、拡大応力を得る方法の別の１例である。
【０１１８】
すなわち、発明の第５の実施形態に係る乱数生成装置１０５は、チャネル領域４として、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を用いる。一方、ソース領域２とドレイン領域３とには、シリコンゲルマニウム（Ｓｉ１−ｙＧｅｙ：０＜ｙ≦１）が用いられている。
【０１１９】
ここで、チャネル領域４となるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）と、ソース領域２及びドレイン領域３となるシリコンゲルマニウム（Ｓｉ１−ｙＧｅｙ：０＜ｙ≦１）におけるゲルマニウム（Ｇｅ）濃度は、ｘ＞ｙの関係を満たす。すなわち、チャネル領域４に含まれるゲルマニウム（Ｇｅ）の含有率の方が、ソース領域２及びドレイン領域３に含まれるゲルマニウム（Ｇｅ）の含有率よりも大きい。
【０１２０】
この関係にすることで、チャネル領域４のシリコンゲルマニウム（Ｓｉ１−ｙＧｅｙ：０＜ｙ≦１）の格子定数は、ゲート長方向と平行に、拡大される。すなわち、拡大応力を発生させることができる。
【０１２１】
これにより、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１２２】
なお、上記において、チャネル領域４と、ソース領域２及びドレイン領域３と、に用いる材料の格子定数の差異によって発現された拡大応力は、第１絶縁膜５にも及び、第１絶縁膜５に拡大応力が印加される。
【０１２３】
すなわち、チャネル領域４及び第１絶縁膜５の少なくともいずれかには、チャネル領域４に含まれる半導体の格子間隔が、ゲート長方向と平行に、拡大するような応力が印加される。
【０１２４】
そして、本実施形態に係る乱数生成装置１０５において、第１の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【０１２５】
さらに、本実施形態に係る乱数生成装置１０５においても、乱数生成装置と既に説明したパスゲートとを組み合わせ乱数を出力する、第２の実施形態で説明した乱数生成装置を構成することができる。
【０１２６】
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の頻度の高い、第３の実施形態で説明した乱数生成装置を構成することができる。
【０１２７】
（第６の実施の形態）
本発明の第６の実施形態は、チャネル領域４と、ソース領域２及びドレイン領域３と、に、格子定数が異なる材料を用いる方法によって、縮小応力を得る方法の１例である。
【０１２８】
すなわち、発明の第６の実施形態に係る乱数生成装置１０６は、チャネル領域４として、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を用いる。一方、ソース領域２とドレイン領域３とには、シリコンゲルマニウム（Ｓｉ１−ｙＧｅｙ：０＜ｙ≦１）が用いられている。
【０１２９】
ここで、チャネル領域４となるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）と、ソース領域２及びドレイン領域３となるシリコンゲルマニウム（Ｓｉ１−ｙＧｅｙ：０＜ｙ≦１）におけるゲルマニウム（Ｇｅ）濃度は、ｘ＜ｙの関係を満たす。すなわち、チャネル領域４に含まれるゲルマニウム（Ｇｅ）の含有率の方が、ソース領域２及びドレイン領域３に含まれるゲルマニウム（Ｇｅ）の含有率よりも小さい。
【０１３０】
この関係にすることで、チャネル領域４のシリコンゲルマニウム（Ｓｉ１−ｙＧｅｙ：０＜ｙ≦１）の格子定数は、ゲート長方向と平行に、縮小される。すなわち、縮小応力を発生させることができる。
【０１３１】
これにより、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１３２】
そして、本実施形態に係る乱数生成装置１０６において、第１の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別方法を同時に実施しても良い。
【０１３３】
さらに、本実施形態に係る乱数生成装置１０６においても、乱数生成装置と既に説明したパスゲート５０とを組み合わせ乱数を出力する、第２の実施形態で説明した乱数生成装置を構成することができる。
【０１３４】
さらに、乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第３の実施形態で説明した乱数生成装置を構成することができる。
【０１３５】
なお、上記において、チャネル領域４と、ソース領域２及びドレイン領域３と、に用いる材料の格子定数の差異によって発現された縮小応力は、第１絶縁膜５にも及び、第１絶縁膜５に縮小応力が印加される。
【０１３６】
すなわち、チャネル領域４及び第１絶縁膜５の少なくともいずれかには、チャネル領域４に含まれる半導体の格子間隔が、ゲート長方向と平行に、縮小するような応力が印加される。
【０１３７】
以上の第５、第６の実施形態に例示したように、チャネル領域４となるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）と、ソース領域２及びドレイン領域３となるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）におけるゲルマニウム（Ｇｅ）濃度と、を異ならせることで、拡大応力または縮小応力を発現させ、これを、チャネル領域４または第１絶縁膜５の少なくともいずれかに印加することができる。これにより、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１３８】
（第７の実施の形態）
本発明の第７の実施形態に係る乱数生成装置においては、チャネル領域４及び第１絶縁膜５の上に配置される層に応力を有する膜を用いることで、拡大応力を得る例である。
【０１３９】
すなわち、本実施形態に係る乱数生成装置１０７では、図１に例示した本実施形態に係る乱数生成装置１００において、第１絶縁膜５の上に設けられるゲート電極６として、砒素（Ａｓ）が添加されたポリシリコンを用いる。この場合、製造工程において、砒素（Ａｓ）のインプランテーションによりアモルファス化したシリコンを、ポリシリコンにする際に、周辺に応力が印加される現象を利用する。
【０１４０】
この現象を利用して、拡大応力を発現させることができ、この拡大応力は、チャネル領域４及び第１絶縁膜５に印加される。
【０１４１】
これにより、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１４２】
そして、本実施形態に係る乱数生成装置１０７において、第１の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【０１４３】
さらに、本実施形態に係る乱数生成装置１０７においても、乱数生成装置と既に説明したパスゲート５０とを組み合わせ乱数を出力する、第２の実施形態で説明した乱数生成装置を構成することができる。  
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第３の実施形態で説明した乱数生成装置を構成することができる。
【０１４４】
（第８の実施の形態）
本発明の第８の実施形態に係る乱数生成装置１０８においては、ストレスライナーによって拡大応力または縮小応力を得る。
【０１４５】
すなわち、本実施形態に係る乱数生成装置１０８では、図１に例示した実施形態に係る乱数生成装置１００において、ゲート電極６を覆うように設けられる絶縁層７に用いる材料及び膜形成条件を適切に選択することによって、拡大応力または縮小応力をチャネル領域４及び第１絶縁膜５に印加させる例である。
【０１４６】
例えば、絶縁層７には、ＳｉＮやDiamond-like Carbonといった絶縁膜を用いることができる。ＳｉＮを用いる場合、条件を工夫することで、拡大応力および縮小応力のいずれかを印加することが可能である。また、Diamond-like Carbonを用いる場合は、縮小応力の印加が可能である。
【０１４７】
このようなストレスライナーは、少なくとも、ゲート電極６の側面及び第１絶縁膜５の側面に設けられれば良い。すなわち、図１に例示した構造では、ストレスライナーの機能を有することができる絶縁層７は、ゲート電極６の上面、ゲート電極６の側面、第１絶縁膜５の側面、ソース領域２の上、及び、ドレイン領域３の上に設けられているが、ストレスライナー、すなわち、すなわち、引っ張りまたは圧縮の応力を発現する絶縁膜は、少なくとも、ゲート電極６の側面及び第１絶縁膜５の側面に設けられれば良い。これにより、拡大応力または縮小応力を発生し、チャネル領域４及び第１絶縁膜５の少なくともいずれかに印加させることができる。
【０１４８】
これにより、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１４９】
そして、本実施形態に係る乱数生成装置１０８において、第１の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【０１５０】
さらに、本実施形態に係る乱数生成装置１０８においても、乱数生成装置と既に説明したパスゲート５０とを組み合わせ乱数を出力する、第２の実施形態で説明した乱数生成装置を構成することができる。  
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第３の実施形態で説明した乱数生成装置を構成することができる。
【０１５１】
ここで、上記の絶縁層７の厚さは、第１絶縁膜５及びその上に設けられるゲート電極６で形成さえる凸部の高さに比べて、過度に厚くならないようにすることができる。すなわち、絶縁層７が厚くなり過ぎると、所望の応力を、チャネル領域４及び第１絶縁膜５に加え難くなる。
【０１５２】
図１０は、本発明の第８の実施形態に係る乱数生成装置における絶縁層の構成を例示する模式的断面図である。  
すなわち、同図（ａ）は、乱数生成装置における絶縁層７が比較的薄い場合を例示していおり、同図（ｂ）は、比較的厚い場合を例示している。  
図１０（ａ）に表したように、乱数生成装置における絶縁層７が比較的薄い場合は、絶縁層７は、ゲート電極６及び第１絶縁膜５の形状に沿った形状で、ゲート電極６及び第１絶縁膜５との側面に設けられ、これにより、所望の応力を、チャネル領域４及び第１絶縁膜５に加えることができる。
【０１５３】
また、図１０（ｂ）に表したように、乱数生成装置における絶縁層７が比較的厚い場合、絶縁層７は、レベリングされて形成される。この時、同図に表したように、絶縁層７の基板１からの高さ（厚み方向の距離）が最も低くなる場所における絶縁層７の高さＨ２が、乱数発生装置１００のゲート電極６の高さＨ１よりも低ければ良い。もし、絶縁層７の高さＨ２が、ゲート電極６の高さＨ１と同じかまたはそれ以上になると、所望の応力をチャネル領域４及び第１絶縁膜５に印加し難くなる。すなわち、絶縁層７は過度に厚く設けないようにする。
【０１５４】
このように、本実施形態に乱数生成装置１０８において、適切な厚さのストレスライナーとなる絶縁層７を設け、絶縁層７の応力を、チャネル領域４及び第１絶縁膜５に効率的に加えることができ、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１５５】
（第９の実施の形態）
本発明の第９の実施形態に係る乱数生成装置１０９は、チャネル領域４に２軸性の応力を設け、ソース領域２、ドレイン領域３及びチャネル領域４の基板１の主面に対して平行な平面内における形状に異方性を設けることによって、拡大応力を得る方法である。  
図１１は、本発明の第９の実施形態に係る乱数生成装置の構成を例示する模式的断面図ある。  
図１２は、本発明の第９の実施形態に係る乱数生成装置の構成を例示する模式的平面図である。  
すなわち、図１１は、図１２のＡ−Ａ’線断面図である。なお、図１２においては、第１絶縁膜５、ゲート電極６及び絶縁層７は省略されている。
【０１５６】
図１１に表したように、本実施形態に係る乱数生成装置１０９では、基板１として、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂの上に形成された歪みシリコン（Ｓｉ）１ｃが用いられている。すなわち、チャネル領域４として、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂの上に形成された歪みシリコン（Ｓｉ）１ｃが用いられている。  
なお、図１１において、基板１として、シリコン（Ｓｉ）基板（図示しない）の上に十分厚く形成したシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂを設け、その上に形成された歪みシリコン（Ｓｉ）１ｃを用いても良い。すなわち、チャネル領域４として、シリコン（Ｓｉ）基板（図示しない）の上に十分厚く形成したシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂを設け、その上に形成された歪みシリコン（Ｓｉ）１ｃを用いても良い。
【０１５７】
この構成を採用することで、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）と、シリコン（Ｓｉ）と、の格子定数の相違により、基板１において、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂの上に形成されたシリコン（Ｓｉ）１ｃのシリコン（Ｓｉ）原子は、平衡位置からずれ、歪みシリコン（Ｓｉ）１ｃの面内に、基板１の主面に平行な面内の２軸性の引っ張り応力が印加されている。
【０１５８】
そして、図１２に表したように、ソース領域２、ドレイン領域３及びチャネル領域４の基板１の主面に対して平行な平面内における形状に、異方性が設けられる。
【０１５９】
ここで、図１２に表したように、ドレイン領域３の、チャネル領域４と接する界面とは反対の端３ｂから、ソース領域２の、チャネル領域４と接する界面とは反対の端２ｂまでの距離を、ＭＩＳＦＥＴの縦方向の長さＬと呼ぶことにする。そして、上記の縦方向の長さＬに沿う方向に対して直交する方向におけるチャネル領域４の長さを、ＭＩＳＦＥＴの横方向の長さＷと呼ぶことにする。
【０１６０】
なお、上記のＭＩＳＦＥＴの縦方向の長さＬ及び横方向の長さＷは、ＭＩＳＦＥＴのソース領域２、ドレイン領域３及びチャネル領域４の周りに設けられる、例えばＳＴＩやＬＯＣＯＳと、ソース領域２、ドレイン領域３及びチャネル領域４との境界により規定することができる。
【０１６１】
そして、本実施形態に係る乱数生成装置１０９においては、ＭＩＳＦＥＴの縦方向の長さＬを、ＭＩＳＦＥＴの横方向の長さＷよりも大きく設定することができる。
【０１６２】
すなわち、ＬとＷに関し、Ｌ＞ａ×Ｗ  （ａは１以上の定数）の関係を満たすように設計することができる。これにより、上記の格子定数の違いによって発生した２軸性の応力を、縦方向の長さＬに沿う方向の１軸性応力に変化させることができる。  
なお、上記の定数ａは、不純物濃度によって変化する。
【０１６３】
このように、ＭＩＳＦＥＴの平面形状に異方性を持たせることにより、拡大応力を発生させることができる。こして、これをチャネル領域４及び第１絶縁膜５の少なくともいずれかに印加することができる。
【０１６４】
これにより、本実施形態に係る乱数生成装置１０９によって、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１６５】
そして、本実施形態に係る乱数生成装置１０９において、第１の実施形態で説明した、拡大応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【０１６６】
さらに、本実施形態に係る乱数生成装置１０９においても、乱数生成装置と既に説明したパスゲート５０とを組み合わせ乱数を出力する、第２の実施形態で説明した乱数生成装置を構成することができる。  
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第３の実施形態で説明した乱数生成装置を構成することができる。
【０１６７】
また、本実施形態に係る乱数生成装置１０９において、第４の実施形態で説明したように、第１絶縁膜５として比誘電率が高い材料を用いる方法を適用することができる。  
すなわち、第１絶縁膜５は、ダングリングボンドに基づいた、時間と伴にランダムに電子または正孔を捕獲及び放出するトラップを有している。第１絶縁膜５として、半導体装置において絶縁膜として通常使用される二酸化シリコン（ＳｉＯ２）の比誘電率（３．９）よりも大きい比誘電率を有する材料、例えば、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を用いることができる。なお、図１１に表したように、本実施形態に係る乱数生成装置１０９においても、チャネル領域４の上に、直接に第１絶縁膜５が設けられている。
【０１６８】
（第１０の実施の形態）
本発明の第１０の実施形態に係る乱数生成装置１１０は、チャネル領域４に２軸性の応力を設け、ソース領域２、ドレイン領域３及びチャネル領域４の基板１の主面に対して平行な平面内における形状に異方性を設けることによって、縮小応力を得る方法である。  
本実施形態に係る乱数発生装置１１０（図示しない）は、図１１及び図１２に例示した第９の実施形態に係る乱数発生装置１０９において、シリコン（Ｓｉ）１ｃと、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂと、の配置を逆転したものである。それ以外は、乱数発生装置装置１０９と同様とすることができる。  
すなわち、本実施形態に係る乱数生成装置１１０では、基板１として、シリコン（Ｓｉ）１ｃの上に形成されたシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂが用いられている。すなわち、チャネル領域４として、シリコン（Ｓｉ）１ｃの上に形成されたシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂが用いられている。
【０１６９】
この構成を採用することで、シリコン（Ｓｉ）と、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）と、の格子定数の相違により、基板１において、シリコン（Ｓｉ）１ｃの上に形成されたシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂのシリコン（Ｓｉ）原子及びゲルマニウム（Ｇｅ）原子は、平衡位置からずれており、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂの面内に、基板１の主面に平行な面内の２軸性の圧縮応力が印加されている。
【０１７０】
ここで、図１２に例示した乱数発生装置１０９と同様に、本実施形態に係る乱数発生装置１１０においては、ドレイン領域３のうち、チャネル領域４と接する界面とは反対の端３ｂから、ソース領域２のうち、チャネル領域４と接する界面とは反対の端２ｂまでの距離を、ＭＩＳＦＥＴの縦方向の長さＬとし、縦方向の長さＬに沿う方向に対して直交する方向における、チャネル領域４の長さを、ＭＩＳＦＥＴの横方向の長さＷと呼ぶ。
【０１７１】
そして、本実施形態に係る乱数生成装置１１０においては、ＭＩＳＦＥＴの縦方向の長さＬを、ＭＩＳＦＥＴの横方向の長さＷよりも大きく設定することができる。
【０１７２】
すなわち、ＬとＷに関し、Ｌ＞ａ×Ｗ  （ａは１以上の定数）の関係を満たすように設計することができる。これにより、上記の格子定数の違いによって発生した２軸性の応力を、縦方向の長さＬに沿う方向の１軸性応力に変化させることができる。  
なお、上記の定数ａは、不純物濃度によって変化する。
【０１７３】
このように、ＭＩＳＦＥＴの平面形状に異方性を持たせることにより、縮小応力を発生させることができる。そして、これをチャネル領域４及び第１絶縁膜５の少なくともいずれかに印加することができる。
【０１７４】
これにより、本実施形態に係る乱数生成装置１１０により、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１７５】
なお、本実施形態に係る乱数生成装置１１０において、第６の実施形態で説明した、チャネル領域４と、ソース領域２及びドレイン領域３と、に、格子定数が異なる材料を用いる方法によって、縮小応力を得る方法を同時に実施しても良い。
【０１７６】
すなわち、チャネル領域４となるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）１ｂと、ソース領域２及びドレイン領域３となるシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）におけるゲルマニウム（Ｇｅ）濃度は、ｘ＜ｙの関係を満たすことができる。すなわち、チャネル領域４に含まれるゲルマニウム（Ｇｅ）の含有率の方が、ソース領域２及びドレイン領域３に含まれるゲルマニウム（Ｇｅ）の含有率よりも小さくすることができる。
【０１７７】
このような構成にすることで、縮小応力を発生させることができ、上記の異方性による縮小応力と同時に格子定数の差異による縮小応力を相乗させて用いることができるので、さらに大きな縮小応力を発生させることができ、これをチャネル領域４及び第１絶縁膜５の少なくともいずれかに印加することができる。  
これにより、ＭＩＳＦＥＴのＲＴＳの時定数をさらに短くし、高速に乱数をより効率的に発生させる乱数生成装置が提供できる。
【０１７８】
また、本実施形態に係る乱数生成装置１１０において、第８の実施形態で説明したようなストレスライナーによって縮小応力を得るを用いる方法を適用することができる。  
すなわち、例えば、絶縁層７として、例えば、引っ張り性のＳｉＮ絶縁膜を用いることができる。この引っ張り性の絶縁層７によって、縮小応力を発生させることができる。これにより、上記の異方性による縮小応力と同時にストレスライナーによる縮小応力を相乗させ、さらに大きな縮小応力を発生させることができ、これをチャネル領域４及び第１絶縁膜５の少なくともいずれかに印加することができる。  
これにより、ＭＩＳＦＥＴのＲＴＳの時定数をさらに短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１７９】
なお、本実施形態に係る乱数生成装置１１０においても、第４の実施形態で説明したように、第１絶縁膜５として比誘電率が高い材料を用いる方法を適用することができる。  
すなわち、第１絶縁膜５は、ダングリングボンドに基づいた、時間と伴にランダムに電子または正孔を捕獲及び放出するトラップを有している。第１絶縁膜５として、半導体装置において絶縁膜として通常使用される二酸化シリコン（ＳｉＯ２）の比誘電率（３．９）よりも大きい比誘電率を有する材料、例えば、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を用いることができる。なお、本実施形態に係る乱数生成装置１１０においても、チャネル領域４の上に、直接に第１絶縁膜５が設けられている。
【０１８０】
以上、第９、第１０の実施形態によって説明したように、拡大応力を発生させる各種の手法を組み合わせて、または、縮小応力を発生させる各種の手法を組み合わせて、実施することができる。
【０１８１】
ただし、本発明はこれに限らない。すなわち、拡大応力を発生させる手法や構造と、縮小応力を発生させる手法や構造とを混在させて用いても良い。すなわち、上記で説明した各種の手法や構成を組み合わせて用いた場合、総合的に、拡大応力または縮小応力が発現され、チャネル領域４または第１絶縁膜５に印加されれば良い。  
例えば、大きな拡大応力を発現させる手法と、小さな縮小応力を発現させる手法と、を同時に実施しした場合、それらの差分の結果として、拡大応力が発生され、これがチャネル領域４及び第１絶縁膜５の少なくともいずれかに印加される。逆に、小さな拡大応力を発現させる手法と、大きな縮小応力を発現させる手法と、を同時に実施しした場合、それらの差分の結果として、縮小応力が発生され、これがチャネル領域４及び第１絶縁膜５の少なくともいずれかに印加される。これによっても、ＭＩＳＦＥＴのＲＴＳの平均的な周波数をより効率的に高くし、高速の乱数をより効率的に発生させる乱数生成装置が提供できる。
【０１８２】
ただし、既に説明したように、同じ方向の応力（拡大または縮小）を発現する手法を組み合わせて実施した場合は、相乗効果を発揮できるのでより望ましい。
【０１８３】
さらに、本実施形態に係る乱数生成装置１１０においても、乱数生成装置と既に説明したパスゲート５０とを組み合わせ乱数を出力する、第２の実施形態で説明した乱数生成装置を構成することができる。  
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第３の実施形態で説明した乱数生成装置を構成することができる。
【０１８４】
（第１１の実施の形態）
本発明の第１１の実施形態に係る乱数生成装置１１１おいては、ＲＴＳを発生させる電流のキャリアの種類を正孔としたものである。  
すなわち、本実施形態に係る乱数生成装置１１１においては、チャネル領域４には、例えば、砒素（Ａｓ）や燐（Ｐ）を不純物として含有するn型シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）を用いることができる。  
また、ソース領域２とドレイン領域３とには、p型半導体になるよう、例えばボロン（Ｂ）を不純物として含有するシリコンカーボン（Ｓｉ１−ｚＣｚ：０＜ｚ＜１）を用いることができる。
【０１８５】
乱数生成装置１１１において、チャネル領域４のエネルギーをゲート電圧で変調し、チャネル領域４に正孔が存在できるようにすると、ソース領域２とドレイン領域３との間を、正孔を主成分とした電流が流れる。このように、電流の担い手が正孔であることが望ましい。その理由を以下に説明する。
【０１８６】
上述のように、本実施形態に係る乱数生成装置１１１においては、第１絶縁膜５の電子または正孔を捕獲する電気的なトラップに、チャネル領域４中の正孔がランダムに捕獲及び放出されることで、ノイズが発生する。ここで、正孔は、第１絶縁膜５中をトンネリングすることにより、トラップとチャネル領域４との間を往来する。このトンネリング現象の単位時間内の発生頻度を向上すれば、乱数生成速度が高速化する。
【０１８７】
一般的に、トンネリング現象の単位時間内の発生頻度は、１個のキャリアが１回トンネリングを試みたときにトンネリングが成功する確率と、単位時間内にトンネリングを試みる回数の積により決まる。つまり、単位時間内にトンネリングを試みる回数が多いほうが、また、トンネリングの成功確率が高いほうが、単位時間内のトンネリング現象発生頻度は増加する。
【０１８８】
まず、単位時間内にトンネリングを試みる回数について説明する。  
上述のように、トンネリング現象は、トラップを有する第１絶縁膜５中のトラップのエネルギーとチャネル領域４のフェルミエネルギーが一致するときに、最も頻繁に発生する。そのため、単位時間内にトンネリングを試みる回数を増加するには、第１絶縁膜５中のトラップのエネルギーに近いエネルギーを持ったキャリアが、チャネル領域４により多く存在し、より多くのキャリアがトンネリングを試みるような状況にすることが望ましい。一般に、半導体中の価電子帯の方が、伝導体よりも、あるエネルギーにより多くのキャリアを存在させることができる（状態密度が高い）ため、正孔の方が、電子よりも同じエネルギーに存在できる数が多い。そのため、キャリアが正孔の場合の方が、電子の場合よりも、単位時間内のトンネリング試行回数は増加する。
【０１８９】
次に、トンネリングの成功確率について説明する。  
トラップを有する第１絶縁膜５が、チャネル領域４中のキャリアにとって、エネルギー的により低い障壁として作用すればするほど、トンネリングの成功確率は高くなる。一般的に、キャリアに対して障壁として作用するエネルギーの大きさは、チャネル領域４を構成する半導体結晶の種類、トラップを有する第１絶縁膜５の種類、及び、キャリアが電子か正孔か、によって異なる。例えば、シリコン（Ｓｉ）上のハフニウムオキシナイトライド（ＨｆＳｉＯＮ）という組み合わせでは、窒素（Ｎ）の含有量が低いときには、ハフニウムオキシナイトライド（ＨｆＳｉＯＮ）は、電子よりも、正孔に対して、エネルギー的に低い障壁として作用する。このように、トンネリングの成功確率の観点でも、キャリアが正孔の場合の方が、望ましい。
【０１９０】
このように、単位時間内にトンネリングを試みる回数、及び、トンネリングの成功確率の両方の観点で、キャリアが正孔である場合には、電子で有る場合に比べて有利であり、キャリアを正孔とすることで、トンネリング現象の単位時間内の発生頻度は、より高まる。
【０１９１】
このように、本実施形態に係る乱数生成装置１１１において、キャリアを正孔とすることがより望ましく、これにより、トンネリング現象の単位時間内の発生頻度をより高めることができ、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０１９２】
なお、本実施形態に係る乱数生成装置１１１において、第１の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【０１９３】
さらに、本実施形態に係る乱数生成装置１１１においても、乱数生成装置と既に説明したパスゲート５０とを組み合わせ乱数を出力する、第２の実施形態で説明した乱数生成装置を構成することができる。  
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第３の実施形態で説明した乱数生成装置を構成することができる。
【０１９４】
（第１２の実施の形態）
本発明の第１２の実施の形態に係る乱数生成装置１１２においては、以上説明した、第１の実施形態の格子定数の差異を用いる方法、第４実施形態の第１絶縁膜５として高比誘電率材料を用いる方法、第６の実施形態のストレスライナーを用いる方法、及び、第１１の実施形態に係る正孔を電流キャリアとして用いる方法が、組み合わせて実施される。
【０１９５】
以下、まず、乱数生成装置１１２の製造方法について説明する。  
図１３は、本発明の第１２の実施形態に係る乱数生成装置の製造方法を例示する工程順模式的断面図である。  
なお、同図（ａ）は最初の工程の図、同図（ｂ）は同図（ａ）に続く図、同図（ｃ）は同図（ｂ）に続く図である。
【０１９６】
まず、図１３（ａ）に表したように、まず、基板１として、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）基板に、不純物として、例えば燐（Ｐ）をインプランテーションし、アニールを施すことで、不純物を電気的に活性化したシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）層を形成する。  
なお、上記において、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）基板を用いるのではなく、シリコン（Ｓｉ）基板を用い、この上に、十分に厚く、表面のシリコン（Ｓｉ）原子とゲルマニウム（Ｇｅ）原子とが平衡位置にある、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）層を形成し、これに対して、不純物のインプランテーション、及び、アニールによっても、不純物を電気的に活性化したシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ：０＜ｘ≦１）層を形成することができる。
【０１９７】
次に、図１３（ｂ）に表したように、トラップを有する第１絶縁膜５となる、例えば、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）膜と、ゲート電極６となる、例えばポリシリコン膜とを堆積する。
【０１９８】
その後、図１３（ｃ）に表したように、リソグラフィーとエッチングにより所望の形状に、上記のハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）膜とポリシリコン膜とを加工し、第１絶縁膜５とゲート電極６とを得る。
【０１９９】
その後に、例えば、ボロン（Ｂ）をインプランテーションし、アニールを施すことで、ソース領域２とドレイン領域３を作製する。
【０２００】
その後、例えば拡大応力を印加するＳｉＮといった絶縁層７を堆積するが、図示は省略する。  
これにより、本実施形態に係る乱数生成装置１１２を作製することができる。
【０２０１】
このようにして作製された乱数生成装置１１２は、拡大応力を、チャネル領域４と第１絶縁膜５とに印加することができる。すなわち、第１の実施形態の格子定数の差異を用いる方法、第４実施形態の第１絶縁膜５として高比誘電率材料を用いる方法、及び、第６の実施形態のストレスライナーを用いる方法によって発現される拡大応力を、相乗させて用いる例である。これにより、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。  
また、第１１の実施形態に係る正孔キャリアを用いる方法も同時に実施されるので、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【０２０２】
さらに、本実施形態に係る乱数生成装置１１２においても、乱数生成装置と既に説明したパスゲート５０とを組み合わせ乱数を出力する、第２の実施形態で説明した乱数生成装置を構成することができる。  
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の頻度の高い、第３の実施形態で説明した乱数生成装置を構成することができる。
【０２０３】
これにより、ＭＩＳＦＥＴのＲＴＳの時定数を短くし、また、ＲＴＳを発生させるゲート電圧範囲を拡大し、さらに高速に乱数を発生させる乱数生成装置が提供できる。
【０２０４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、乱数生成装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２０５】
その他、本発明の実施の形態として上述した乱数生成装置を基にして、当業者が適宜設計変更して実施し得る全ての乱数生成装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２０６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０２０７】
【図１】本発明の第１の実施形態に係る乱数生成装置の構成を例示する模式図的断面図である。
【図２】本発明の第１の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図３】比較例の乱数生成装置における特性を例示するグラフ図である。
【図４】本発明の第１の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図５】本発明の第２の実施形態に係る乱数生成装置の構成を例示する回路図である。
【図６】本発明の第２の実施形態に係る乱数生成装置の構成を例示する断面模式図である。
【図７】本発明の第３の実施形態に係る乱数生成装置の構成を例示する回路図である。
【図８】本発明の第３の実施形態に係る乱数生成装置に用いられる論理回路の構成を例示する回路図である。
【図９】本発明の第４の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図１０】本発明の第８の実施形態に係る乱数生成装置における絶縁層の構成を例示する模式的断面図である。
【図１１】本発明の第９の実施形態に係る乱数生成装置の構成を例示する模式的断面図ある。
【図１２】本発明の第９の実施形態に係る乱数生成装置の構成を例示する模式的平面図である。
【図１３】本発明の第１２の実施形態に係る乱数生成装置の製造方法を例示する工程順模式的断面図である。
【符号の説明】
【０２０８】
１  基板
２  ソース領域（第１ソース領域）、２ｎ  ソース領域（第２ソース領域）、２ｐ  ソース領域（第３ソース領域）、２ｒ  ソース領域（第４ソース領域）
２ａ、２ｎａ、２ｐｎ、２ｐｒ  配線
２ｂ、３ｂ  端
３  ドレイン領域（第１ドレイン領域）、３ｎ  ドレイン領域（第２ドレイン領域）、３ｐ  ドレイン領域（第３ドレイン領域）、３ｒ  ドレイン領域（第４ドレイン領域）
３ａ、３ｎａ、３ｐｎ、３ｐｒ  配線
４  チャネル領域（第１チャネル領域）、４ｎ  チャネル領域（第２チャネル領域）、４ｐ  チャネル領域（第３チャネル領域）、４ｒ  チャネル領域（第４チャネル領域）
５  第１絶縁膜、５ｎ  第２絶縁膜、５ｐ  第３絶縁膜、５ｒ  第４絶縁膜
６  ゲート電極（第１ゲート電極）、６ｎ  ゲート電極（第２ゲート電極）、６ｐ  ゲート電極（第３ゲート電極）、６ｒ  ゲート電極（第４ゲート電極）
７  絶縁層
８  層間絶縁膜
５０  パスゲート
５０ｎ  ｎ型ＭＯＳＦＥＴ（第２トランジスタ）
５０ｐ  ｐ型ＭＯＳＦＥＴ（第３トランジスタ）
５０ｒ  抵抗用ｎ型ＭＯＳＦＥＴ（第４トランジスタ）
５２、５２ｎ、５２ｐ、５２ｒ  配線
６０  論理回路
１００、１００ａ、１００ｂ、１０４〜１１２、２００、３００  乱数生成装置（第１トランジスタ）
ＣＬＫ、ＣＬＫ  クロック信号
Ｐ  信号
Ｒ、Ｒ１、Ｒ２  抵抗
ＶＩＮ１、ＶＩＮ２  入力
ＶＯＵＴ  出力
【図１】
0005295651.tif 000002
【図２】
0005295651.tif 000003
【図３】
0005295651.tif 000004
【図４】
0005295651.tif 000005
【図５】
0005295651.tif 000006
【図６】
0005295651.tif 000007
【図７】
0005295651.tif 000008
【図８】
0005295651.tif 000009
【図９】
0005295651.tif 000010
【図１０】
0005295651.tif 000011
【図１１】
0005295651.tif 000012
【図１２】
0005295651.tif 000013
【図１３】
0005295651.tif 000014