(57)【特許請求の範囲】
【請求項１】
ソースドライバーの消費電力を低減させる方法であって、
開始信号に基づいて第一基準電圧のタイミングを遅延させ、複数の第一電圧信号を生成する段階、
前記開始信号に基づいて第二基準電圧のタイミングを遅延させ、複数の第二電圧信号を生成する段階、
前記複数の第一電圧信号に基づき対応する複数のソースドライバーの負荷端を、第一目標電圧と極性が同じで電圧値が近い前記第一基準電圧まで充電する段階、
前記対応する複数のソースドライバーの出力段により前記負荷端を前記第一目標電圧まで充放電する段階、
前記複数の第二電圧信号に基づき対応する複数のソースドライバーの負荷端を、第二目標電圧と極性が同じで電圧値が近い前記第二基準電圧まで放電する段階、及び
前記対応する複数のソースドライバーの出力段により前記負荷端を前記第二目標電圧まで充放電する段階を含み、
前記第一目標電圧は、システム供給電圧であり、
前記第一基準電圧は、前記システム供給電圧の４分の３であり、
前記第二目標電圧は、システム接地電圧であり、
前記第二基準電圧は、前記システム供給電圧の４分の１であり、
前記方法は更に、
前記開始信号を受信する段階、
前記開始信号に基づいて複数の第一位相制御信号を出力する段階、及び
前記開始信号に基づいて複数の第二位相制御信号を出力する段階を含み、
前記複数の第一位相制御信号は、対応する前記複数の第一電圧信号のタイミング遅延を制御し、前記複数の第二位相制御信号は、対応する前記複数の第二電圧信号のタイミング遅延を制御する、
ソースドライバー消費電力の低減方法。
【請求項２】
低消費電力のソースドライバー集積回路であって、
開始信号に基づいて第一基準電圧のタイミングを遅延させ、複数の第一電圧信号を生成し、更に前記開始信号に基づいて第二基準電圧のタイミングを遅延させ、複数の第二電圧信号を生成するタイミングコントローラーと、
複数のチャンネルグループと、を含み、
前記複数のチャンネルグループの各々は、
対応する前記第一電圧信号を受信する第一入力端と、
対応する前記第二電圧信号を受信する第二入力端と、
前記開始信号を受信する第三入力端と、
複数のソースドライバーと、を含み、
前記複数のソースドライバーの各々は、
ＤＡＣと、
前記ＤＡＣに結合される演算増幅器と、
出力段と、
負荷端と、
前記演算増幅器と前記出力段との間に結合され、前記出力段と前記演算増幅器との間の電気的接続を制御する第一スイッチと、
前記第二入力端と前記出力段との間に結合され、前記出力段と前記第二入力端との間の電気的接続を制御する第二スイッチと、
前記第一入力端と前記出力段との間に結合され、前記出力段と前記第一入力端との間の電気的接続を制御する第三スイッチと、を含み、
前記負荷端を、第一目標電圧と極性が同じで電圧値が近い前記第一基準電圧まで充電し、
前記出力段により前記負荷端を前記第一目標電圧まで充放電し、
前記負荷端を、第二目標電圧と極性が同じで電圧値が近い前記第二基準電圧まで放電し、
前記出力段により前記負荷端を前記第二目標電圧まで充放電し、
前記第一目標電圧はシステム供給電圧であり、
前記第一基準電圧は、前記システム供給電圧の４分の３であり、
前記第二目標電圧はシステム接地電圧であり、
前記第二基準電圧は、システム供給電圧の４分の１であり、
前記タイミングコントローラーは、
前記第一基準電圧を受信する第一入力端と、
前記第二基準電圧を受信する第二入力端と、
前記開始信号を受信する制御端と、
前記開始信号に基づいて前記第一基準電圧のタイミングを遅延させ、前記複数の第一電圧信号を生成する複数の第一出力端と、
前記開始信号に基づいて前記第二基準電圧のタイミングを遅延させ、前記複数の第二電圧信号を生成する複数の第二出力端と、
前記第一入力端と、対応する前記第一出力端の間に結合される複数の第一電圧制御スイッチと、
前記第二入力端と、対応する前記第二出力端の間に結合される複数の第二電圧制御スイッチと、
位相制御ユニットと、を含み、
前記位相制御ユニットは、
前記開始信号を受信する入力端と、
前記開始信号に基づいて複数の第一位相制御信号を出力する複数の第一位相制御信号出力端と、
前記開始信号に基づいて複数の第二位相制御信号を出力する複数の第二位相制御信号出力端と、を含み、
前記複数の第一位相制御信号は、対応する前記複数の第一電圧制御スイッチのオン／オフ状態を制御し、前記複数の第二位相制御信号は、対応する前記複数の第二電圧制御スイッチのオン／オフ状態を制御する、
ソースドライバー集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はソースドライバーの消費電力を低減させる方法及び関連装置に関し、特に基準電圧源でソースドライバーの負荷端を基準電圧まで充放電する方法及び装置に関する。
【背景技術】
【０００２】
近年、小型で高画質のフラットパネル表示器（ＦＰＤ）が次第に普及していく。その種類は、プラズマ表示パネル（ＰＤＰ）、液晶ディスプレイ（ＬＣＤ）、リアプロジェクション表示器などがある。小型・高画質を特長とするＦＰＤは、従来の陰極線管に取って代わり、ノートブックパソコン、ＰＤＡ、フラットパネルテレビ、携帯電話などの電子製品に幅広く利用されている。
【０００３】
図１を参照する。図１は電荷共有方式のソースドライバーチップ１０を表す説明図である。ソースドライバーチップ１０はＮ本のチャンネルを含むドット反転方式の装置であり、隣接した演算増幅器の極性は互いに異なる。例えば、第１の演算増幅器ＯＰ＋の極性が正であれば、第２の演算増幅器ＯＰ−の極性は負となる。Ｖｒｅｆ[Ｒ：１]はデジタル／アナログ変換器（ＤＡＣ）に供給するＲ個の基準電圧を示す。ＤＡＣはこれらの基準電圧を更に多くの電圧に分け、演算増幅器に出力する。Ｃｏｄｅ[Ｂ：１]はＦＰＤに表示するグレイスケールデジタルデータを示す。該データはタイミングコントローラーにより生成され、ソースドライバーに送信され一時保存される。第１と第２のチャンネルを参照する。両演算増幅器の電位が供給電圧ＡＶＤＤと接地電圧ＧＮＤＡの間に切り替わるとすれば、電荷共有式の場合では、まず隣接したソースドライバーチップ１０の外部負荷Ｌｏａｄ１、Ｌｏａｄ２を短絡接続する。この場合、第一スイッチΦ１は導通し、ソースドライバーチップ１０の外部負荷Ｌｏａｄ１、Ｌｏａｄ２の電荷は再分配され、平衡後の電圧値は供給電圧ＡＶＤＤの２分の１となる。その後、第一スイッチΦ１を開回路にし、演算増幅器の出力段を対応するソースドライバーチップ１０の外部負荷にそれぞれ接続する（例えば、第１の演算増幅器ＯＰ＋をソースドライバーチップ１０の外部負荷Ｌｏａｄ１に、第２の演算増幅器ＯＰ−をソースドライバーチップ１０の外部負荷Ｌｏａｄ２に接続する）。この場合、第二スイッチΦ２は導通し、演算増幅器はソースドライバーチップ１０の外部負荷の電位を目標電位（供給電圧ＡＶＤＤ又は接地電圧ＧＮＤＡ）まで増減する。これにより駆動が完了する。
【０００４】
図２を参照する。図２は図１に示すソースドライバーの出力タイミング図である。図２は、電荷共有・１ラインドット反転方式の場合を示す。そのうちＰＯＬは演算増幅器ＯＰの極性信号を示し、ＬＤは演算増幅器ＯＰの開始信号を示し、ＯＵＴはソースドライバーチップ外部負荷の電圧レベルを示す。演算増幅器ＯＰの出力極性は、ＬＤの立ち上がりエッジとともに保存されるＰＯＬの値によって定められる。図２に示すように、ＬＤの立ち上がりエッジとともに一時保存されるＰＯＬが１であれば、演算増幅器ＯＰの出力極性は正であり、ＬＤの立ち上がりエッジとともに一時保存されるＰＯＬが０であれば、演算増幅器ＯＰの出力極性は負である。図に示すように、第一スイッチΦ１が導通する間は、電荷共有方式でソースドライバーチップの外部負荷の電圧を０．５×ＡＶＤＤまで増減する。第二スイッチΦ２が導通する間は演算増幅器ＯＰがソースドライバーチップの外部負荷を駆動するよう変更され、残りの０．５×ＡＶＤＤを駆動する。
【０００５】
図３を参照する。図３は図１に示すソースドライバーの別の出力タイミング図である。図３は、電荷共有・２ラインドット反転方式の場合を示す。図３に示す演算増幅器ＯＰの極性変換周期は図２の２倍である。図に示すように、第一スイッチΦ１が１回目に導通する間は、電荷共有方式でソースドライバーチップの外部負荷の電圧を０．５×ＡＶＤＤまで増減し、第二スイッチΦ２が導通する間は、演算増幅器ＯＰで残りの０．５×ＡＶＤＤを駆動する。その後、第一スイッチΦ１が２回目に導通するときから第一スイッチΦ１が３回目に導通する前までは極性が変更されない。
【０００６】
現在のＦＰＤに用いられるソースドライバーは、前述のような電荷共有方式で消費電力を低減させることが多い。つまり、極性が互いに異なる隣接した出力端を短絡接続し、電荷を等しく再分配してから、ソースドライバーの出力段を出力端に接続して負荷を充放電することで、消費電力を低減させる。しかし、電荷を等しく再分配したとはいえ、負荷端の電位と目標電圧の間にはまだ大きな差がある。したがって、負荷端を引き続き充放電するため、ソースドライバーの出力端は多大な電力を消費しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は前述の問題を解決するため、ソースドライバーの消費電力を低減させる方法及び装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明はソースドライバーの消費電力を低減させる方法を提供する。該方法は、基準電圧源によりソースドライバーの負荷端を、目標電圧と極性が同じで電圧値が近い基準電圧まで充放電する段階、該ソースドライバーの出力段により負荷端を該目標電圧まで充放電する段階からなる。
【０００９】
本発明によるソースドライバーの消費電力を低減させる別の方法は、第一基準電圧源によりソースドライバーの負荷端を、第一目標電圧と極性が同じで電圧値が近い第一基準電圧まで充電する段階、該ソースドライバーの出力段により負荷端を該第一目標電圧まで充放電する段階、第二基準電圧源によりソースドライバーの負荷端を、第二目標電圧と極性が同じで電圧値が近い第二基準電圧まで放電する段階、該ソースドライバーの出力段により負荷端を該第二目標電圧まで充放電する段階からなる。
【００１０】
本発明によるソースドライバーの消費電力を低減させる別の方法は、開始信号に基づいて第一基準電圧のタイミングを遅延させ、複数の第一電圧信号を生成する段階、該開始信号に基づいて第二基準電圧のタイミングを遅延させ、複数の第二電圧信号を生成する段階、複数の第一電圧信号に基づき対応する複数のソースドライバーの負荷端を、第一目標電圧と極性が同じで電圧値が近い第一基準電圧まで充電する段階、該対応する複数のソースドライバーの出力段により該対応する複数の負荷端を第一目標電圧まで充放電する段階、複数の第二電圧信号に基づき対応する複数のソースドライバーの負荷端を、第二目標電圧と極性が同じで電圧値が近い第二基準電圧まで放電する段階、該対応する複数のソースドライバーの出力段により該負荷端を第二目標電圧まで充放電する段階からなる。
【００１１】
本発明は更に低消費電力のソースドライバーを提供する。該ソースドライバーは、第一基準電圧を入力するための第一ピンと、第二基準電圧を入力するための第二ピンと、第一ＤＡＣと、第一ＤＡＣに結合される演算増幅器と、出力段と、第一ピンと出力段の間に結合され、出力段と第一ピン間の電気的接続を制御する第一スイッチと、演算増幅器と出力段の間に結合され、出力段と演算増幅器間の電気的接続を制御する第二スイッチと、第二ピンと出力段の間に結合され、出力段と第二ピン間の電気的接続を制御する第三スイッチとを含む。
【００１２】
本発明による低消費電力ソースドライバーは、第一ＤＡＣと、第一ＤＡＣに結合される演算増幅器と、出力段と、第一ＤＡＣと出力段の間に結合され、出力段と第一ＤＡＣ間の電気的接続を制御する第一スイッチと、演算増幅器と出力段の間に結合され、出力段と演算増幅器間の電気的接続を制御する第二スイッチとを含む。そのうち第一ＤＡＣは極性信号とグレイスケールデジタルデータに基づいて、複数の基準電圧から１つ選んで出力する。
【００１３】
本発明による別の低消費電力ソースドライバーは、第一ＤＡＣと、第一ＤＡＣに結合される演算増幅器と、出力段と、第一出力端と第二出力端を備える第二ＤＡＣと、第二ＤＡＣの第一出力端と上記出力段の間に結合され、上記出力段と第二ＤＡＣの第一出力端間の電気的接続を制御する第一スイッチと、演算増幅器と上記出力段の間に結合され、上記出力段と演算増幅器間の電気的接続を制御する第二スイッチと、第二ＤＡＣの第二出力端と上記出力段の間に結合され、上記出力段と第二ＤＡＣの第二出力端間の電気的接続を制御する第三スイッチとを含む。そのうち第一ＤＡＣは極性信号とグレイスケールデジタルデータに基づいて複数の基準電圧から１つ選んで出力し、第二ＤＡＣは上記極性信号とグレイスケールデジタルデータに基づいて複数の変換器基準電圧から１つ選び、これを第一基準電圧として第一出力端から出力し、また第二ＤＡＣは上記極性信号とグレイスケールデジタルデータに基づいて複数の変換器基準電圧からもう１つを選び、これを第二基準電圧として第二出力端から出力する。
【００１４】
本発明は更に低消費電力のソースドライバー集積回路を提供する。該ソースドライバー集積回路は、開始信号に基づいて第一基準電圧のタイミングを遅延させ、複数の第一電圧信号を生成し、更に該開始信号に基づいて第二基準電圧のタイミングを遅延させ、複数の第二電圧信号を生成するタイミングコントローラーと、複数のチャンネルグループとを含む。各チャンネルグループは、対応する第一電圧信号を受信する第一入力端と、対応する第二電圧信号を受信する第二入力端と、上記開始信号を受信する第三入力端と、複数のソースドライバーとを含む。各ソースドライバーは、ＤＡＣと、ＤＡＣに結合される演算増幅器と、出力段と、演算増幅器と上記出力段の間に結合され、上記出力段と演算増幅器間の電気的接続を制御する第一スイッチと、第二入力端と上記出力段の間に結合され、上記出力段と第二入力端間の電気的接続を制御する第二スイッチと、第一入力端と上記出力段の間に結合され、上記出力段と第一入力端間の電気的接続を制御する第三スイッチとを含む。
【発明の効果】
【００１５】
本発明は、ソースドライバーの負荷端を目標電圧に近い基準電圧まで予め充放電するため、従来の技術より小さなバイアス電流のみで、ソースドライバーの負荷値を所定時間内に所定値まで増減することができる。したがって、ソースドライバーの消費電力は有効に削減され、特に目標電圧が最大電位（ＡＶＤＤ）か最低電位（ＧＮＤＡ）に近い場合では省電力効果が顕著である。フラットパネル表示器の寸法と解像度が向上する中、本発明は省電力効果に大きく役立つ。
【発明を実施するための最良の形態】
【００１６】
かかる方法及び装置の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。
【実施例１】
【００１７】
図４を参照する。図４は本発明の実施例１によるソースドライバーチップ４０を表す説明図である。本実施例はまず、集積回路の外部で第一基準電圧Ｖ１と第二基準電圧Ｖ２を生成し、これらをソースドライバーチップ４０の第一ピンと第二ピンを介して集積回路の内部に接続する。次にソースドライバーの出力段の極性に応じて、ソースドライバーチップの外部負荷Ｌｏａｄ１を第一基準電圧Ｖ１または第二基準電圧Ｖ２に接続し、更にソースドライバーチップの外部負荷Ｌｏａｄ１を演算増幅器ＯＰ１に接続して第一目標電圧ＶＴ１または第二目標電圧ＶＴ２まで充放電する。第一目標電圧ＶＴ１が第二目標電圧ＶＴ２より大きく、ソースドライバーチップの外部負荷Ｌｏａｄ１を第一目標電圧ＶＴ１まで充電しようとすれば、まずはソースドライバーチップの外部負荷Ｌｏａｄ１を第一基準電圧Ｖ１に接続し（第一スイッチＳＷ１が導通する）、更にソースドライバーチップの外部負荷Ｌｏａｄ１を演算増幅器ＯＰ１に接続して第一目標電圧ＶＴ１まで充電する（第二スイッチＳＷ２が導通する）。同じく、ソースドライバーチップの外部負荷Ｌｏａｄ１を第二目標電圧ＶＴ２まで放電しようとすれば、まずソースドライバーチップの外部負荷Ｌｏａｄ１を第二基準電圧Ｖ２に接続し（第三スイッチＳＷ３が導通する）、更にソースドライバーチップの外部負荷Ｌｏａｄ１を演算増幅器ＯＰ１に接続して第二目標電圧ＶＴ２まで放電する（第二スイッチＳＷ２が導通する）。このように第一スイッチＳＷ１、第二スイッチＳＷ２、第三スイッチＳＷ３の導通状態を制御し、ソースドライバーチップの外部負荷Ｌｏａｄ１を第一基準電圧Ｖ１、第二基準電圧Ｖ２、または演算増幅器ＯＰ１に電気的に接続する。
【００１８】
ある実施例では、第一目標電圧ＶＴ１は、システム供給電圧（ＡＤＶＶ）であり、第二目標電圧ＶＴ２は、システム接地電圧（ＧＮＤＡ）である。従って第一目標電圧ＶＴ１に近い第一基準電圧Ｖ１は、システム供給電圧の４分の３（（３／４）＊ＡＤＶＶ）であり、第二目標電圧ＶＴ２に近い第二基準電圧Ｖ２は、システム供給電圧の４分の１（（１／４）＊ＡＤＶＶ）である。
【００１９】
図５を参照する。図５は図４に示すソースドライバーの出力タイミング図である。ＬＤが立ち上がるときは、ＰＯＬ信号に基づいてソースドライバーチップの外部負荷Ｌｏａｄ１を第一基準電圧Ｖ１に接続するか、または第二基準電圧Ｖ２に接続するかを定める。ＬＤが立ち下がるときは、ソースドライバーチップの外部負荷Ｌｏａｄ１を演算増幅器ＯＰ１に接続して充放電を行う。図に示すように、第一スイッチＳＷ１が導通する間は、ソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を第一基準電圧Ｖ１まで増減し、第二スイッチＳＷ２が導通する間は、演算増幅器ＯＰ１によりソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を第一目標電圧ＶＴ１まで駆動する。次に第三スイッチＳＷ３が導通する間は、ソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を第二基準電圧Ｖ２まで増減し、第二スイッチＳＷ２が導通する間は、演算増幅器ＯＰ１によりソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を第二目標電圧ＶＴ２まで駆動する。第一基準電圧Ｖ１が第一目標電圧ＶＴ１に近く、かつ第二基準電圧Ｖ２が第二目標電圧ＶＴ２に近い場合では、演算増幅器ＯＰ１は少数の電荷のみで目標電圧まで駆動することができる。そのため、ソースドライバーの消費電力は大幅に低減する。
【実施例２】
【００２０】
図６を参照する。図６は本発明の実施例２によるソースドライバーチップを表す説明図である。本実施例による集積回路の内部にあるＤＡＣは、極性信号ＰＯＬとグレイスケールデジタルデータＣｏｄｅ[Ｃ：１]に基づいて、複数の基準電圧Ｖ１〜ＶＮから１つ選んで出力する。Ｃｏｄｅ[Ｃ：１]はＦＰＤに表示するグレイスケールデジタルデータを示し、該データはタイミングコントローラーにより生成され、ソースドライバーに送信され一時保存される。ＰＯＬは出力極性を示し、ＶＴは目標電圧を示す。本実施例はまず、ソースドライバーの出力段の極性に応じて、ソースドライバーチップの外部負荷Ｌｏａｄ１を前記基準電圧Ｖ１〜ＶＮのうち選定されたものに接続し、選定電圧まで充放電する。更にソースドライバーチップの外部負荷Ｌｏａｄ１を演算増幅器ＯＰ１に接続して目標電圧ＶＴまで充放電する。すなわち、ソースドライバーチップの外部負荷Ｌｏａｄ１をまずＤＡＣの出力端に接続して、選定された基準電圧まで充電し（第一スイッチＳＷ１が導通する）、更にソースドライバーチップの外部負荷Ｌｏａｄ１を演算増幅器ＯＰ１に接続して目標電圧ＶＴまで充電する（第二スイッチＳＷ２が導通する）。
【００２１】
図７、図８と図６を参照する。図７は図６に示す制御信号と出力電圧の対応を表す説明図である。Ｃｏｄｅ[Ｃ：１]を２ビットにする場合では、Ｃｏｄｅ[２：１]とＰＯＬ信号を合わせて計８つの目標電圧Ｖ１〜Ｖ８が得られる。図７に示すように、ＰＯＬ信号＝０、Ｃｏｄｅ＝００のときは目標電圧ＶＴをＶ１とし、以下も同様に定める。なお、図８のＶ１’〜Ｖ８’は、目標電圧Ｖ１〜Ｖ８に近い電圧を示す。
【００２２】
図８を参照する。図８は図６に示すソースドライバーの出力タイミング図である。図８に示すように、ＰＯＬ信号＝１、Ｃｏｄｅ[２：１]＝００のときに対応する目標電圧はＶ５である。そのため、第一スイッチＳＷ１を導通させ、ソースドライバーチップの外部負荷Ｌｏａｄ１をＤＡＣの出力端に接続して電圧Ｖ５’まで充電する。更に第二スイッチＳＷ２を導通させ、ソースドライバーチップの外部負荷Ｌｏａｄ１を演算増幅器ＯＰ１に接続して電圧Ｖ５まで充電する。後続の動作も同様に行われる。
【実施例３】
【００２３】
図９を参照する。図９は本発明の実施例３によるソースドライバーチップを表す説明図である。本実施例では、Ｃｏｄｅ[Ｃ：１]はＦＰＤに表示するグレイスケールデジタルデータを示し、Ｖｒｅｆ[Ｒ：１]はＲ個の基準電圧を示す。Ｖｒｅｆ２[Ｖ：１]は Ｖｒｅｆ[Ｒ：１]の部分集合または全体集合のうちＶ個の基準電圧（Ｖ≦Ｒ）を示し、Ｃｏｄｅ２[Ｄ：１]は Ｃｏｄｅ[Ｃ：１]の部分集合または全体集合のうちＤ個のビット（Ｄ≦Ｃ）を示し、ＶＴ１とＶＴ２は正・負極性の目標電圧を示す。まず、集積回路の内部にある第二ＤＡＣ（ＤＡＣ２）が極性信号ＰＯＬとグレイスケールデジタルデータＣｏｄｅ２[Ｄ：１]に基づいて、複数の基準電圧Ｖｒｅｆ２[Ｖ：１]から１つ選んで出力する（第一基準電圧Ｖ１または第二基準電圧Ｖ２を出力）。次にソースドライバーの出力段の極性に応じて、ソースドライバーチップの外部負荷Ｌｏａｄ１を第一基準電圧Ｖ１または第二基準電圧Ｖ２に接続し、更にソースドライバーチップの外部負荷Ｌｏａｄ１を演算増幅器ＯＰ１に接続して目標電圧ＶＴ１またはＶＴ２まで充放電する。第一スイッチＳＷ１が導通する間は、ソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を第一基準電圧Ｖ１まで増減し、第二スイッチＳＷ２が導通する間は、演算増幅器ＯＰ１によりソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を第一基準電圧Ｖ１まで駆動する。その後、第三スイッチＳＷ３が導通する間は、ソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を第二基準電圧Ｖ２まで下げ、第二スイッチＳＷ２が導通する間は、演算増幅器ＯＰ１によりソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を第二目標電圧ＶＴ２まで駆動する。第一基準電圧Ｖ１は第一目標電圧ＶＴ１に近く、第二基準電圧Ｖ２は第二目標電圧ＶＴ２に近いため、演算増幅器ＯＰ１は少数の電荷のみで目標電圧まで駆動することができる。そのため、ソースドライバーの消費電力は大幅に低減する。
【実施例４】
【００２４】
図１０を参照する。図１０は本発明の実施例４によるソースドライバーチップを表す説明図である。図９に示す実施例と異なり、第二ＤＡＣ（ＤＡＣ２）に用いられる基準電圧Ｖｒｅｆ２[Ｖ：１]と、第一ＤＡＣ（ＤＡＣ１）に用いられる基準電圧Ｖｒｅｆ[Ｒ：１]は互いに独立したものである。本発明は、第二ＤＡＣ（ＤＡＣ２）で第一基準電圧Ｖ１と第二基準電圧Ｖ２を出力し、更に第一スイッチＳＷ１、第二スイッチＳＷ２、第三スイッチＳＷ３の導通状態を制御し、ソースドライバーチップの外部負荷Ｌｏａｄ１を第一基準電圧Ｖ１、第二基準電圧Ｖ２、または演算増幅器ＯＰ１に接続する。
【００２５】
図１１を参照する。図１１は図９と図１０に示す制御信号と基準電圧の対応を表す説明図である。前記Ｖ＝１６、Ｄ＝３にする場合では、図に示すように、異なるＣｏｄｅ２[３：１]は異なるＶｒｅｆ２に対応する。
【００２６】
図１２を参照する。図１２は図９と図１０に示す制御信号と基準電圧の対応を表す別の説明図である。前記Ｖ＝１６、Ｄ＝３にする場合では、図に示すように、異なるＣｏｄｅ２[３：１]は同一のＶｒｅｆ２に対応し得る。その対応関係は前記図１１に示すものと異なる。
【００２７】
図１３を参照する。図１３は図９と図１０に示す制御信号と基準電圧の対応を示す別の説明図である。前記Ｖ＝１６、Ｄ＝３にする場合では、図に示すように、Ｖ１、Ｖ２の値はＣｏｄｅ２[３：１]とは無関係で、各々Ｖｒｅｆ２[１]とＶｒｅｆ２[１６]に固定されている。
【００２８】
図１４を参照する。図１４は図９と図１０に示すソースドライバーの出力タイミング図である。ここは図１１に示す制御信号と基準電圧の対応関係に基づいて、Ｃｏｄｅ２[３：１]＝０００、００１、０１０、０１１の場合を取り上げて説明する。そのうちＶＴ１−ＶＴ４はＣｏｄｅ２[３：１]＝０００〜０１１のとき、極性が正である目標電圧を示し、ＶＴ９−ＶＴ１２はＣｏｄｅ２[３：１]＝０００〜０１１のとき、極性が負である目標電圧を示す。第一スイッチＳＷ１が導通する間は、ソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を基準電圧Ｖ１まで上げ、第二スイッチＳＷ２が導通する間は、演算増幅器ＯＰ１によりソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を目標電圧ＶＴ１まで駆動する。その後、第三スイッチＳＷ３が導通する間は、ソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を基準電圧Ｖ９まで下げ、第二スイッチＳＷ２が導通する間は、演算増幅器ＯＰ１によりソースドライバーチップの外部負荷Ｌｏａｄ１の電圧を目標電圧ＶＴ９まで駆動する。後続の動作は同様に行われる。
【００２９】
図１５を参照する。図１５はこの発明によるソースドライバーチップ内部のチャンネルグループを表す説明図である。ここはソースドライバーチップ内部のチャンネルの総数をＮ本とし、Ｎ本のチャンネルをＭ個のチャンネルグループに分ける。各チャンネルグループは、対応する第一電圧信号Ｐ１−ＰＭを受信する第一入力端Ｉｎｐｕｔ１と、対応する第二電圧信号Ｎ１−ＮＭを受信する第二入力端Ｉｎｐｕｔ２と、開始信号ＬＤ（図１６参照）を受信する第三入力端Ｉｎｐｕｔ３を備える。各チャンネルグループは更にＫ個のソースドライバーを含み、複数のソースドライバーはＤＡＣ（ＤＡＣ１−ＤＡＣＫ）と、演算増幅器ＯＰ１−ＯＰＫと、第一スイッチＳＷ１１−ＳＷＫ１と、第二スイッチＳＷ１２−ＳＷＫ２と、第三スイッチＳＷ１３−ＳＷＫ３を１個ずつ備える。ソースドライバーチップの外部負荷Ｌｏａｄ１−ＬｏａｄＫと演算増幅器ＯＰ１−ＯＰＫの間に結合される第一スイッチＳＷ１１−ＳＷＫ１は、第三入力端Ｉｎｐｕｔ３から受信される開始信号ＬＤに応じてオン／オフにされ、ソースドライバーチップの外部負荷Ｌｏａｄ１−ＬｏａｄＫに対する演算増幅器ＯＰ１−ＯＰＫの充放電動作を可能／不能にする。ソースドライバーチップの外部負荷Ｌｏａｄ１−ＬｏａｄＫと第二入力端Ｉｎｐｕｔ２の間に結合される第二スイッチＳＷ１２−ＳＷＫ２は、第二入力端Ｉｎｐｕｔ２から受信される第二電圧信号Ｎ１−ＮＭと、ソースドライバーチップの外部負荷Ｌｏａｄ１−ＬｏａｄＫとの接続を制御する。ソースドライバーチップの外部負荷Ｌｏａｄ１−ＬｏａｄＫと第一入力端Ｉｎｐｕｔ１の間に結合される電圧制御スイッチＳＷ１３−ＳＷＫ３は、第一入力端Ｉｎｐｕｔ１から受信される第一電圧信号Ｐ１−ＰＭと、ソースドライバーチップの外部負荷Ｌｏａｄ１−ＬｏａｄＫとの接続を制御する。
【実施例５】
【００３０】
図１６と図１７を参照する。図１６はこの発明の実施例５によるソースドライバーチップ６０を表す説明図である。ソースドライバーチップ６０はタイミングコントローラー６２と、Ｍ個のチャンネルグループＣＧ１−ＣＧＭを含む。チャンネルグループＣＧ１−ＣＧＭごとにＫ個のソースドライバーが含まれているため、ソースドライバーチップ６０は全部でＭ×Ｋ個のソースドライバーを含み、すなわちＭ×Ｋ個のソースドライバーチップ外部負荷Ｌｏａｄ１−ＬｏａｄＭ×Ｋを含む。タイミングコントローラー６２は、第一基準電圧Ｖ１を受信する第一入力端６２２と、第二基準電圧Ｖ２を受信する第二入力端６２４と、開始信号ＬＤを受信する制御端６２６と、開始信号ＬＤに応じて第一基準電圧Ｖ１のタイミングを遅延させ、Ｍ個の第一電圧信号Ｐ１−ＰＭを生成するＭ個の第一出力端６２８と、開始信号ＬＤに応じて第二基準電圧Ｖ２のタイミングを遅延させ、Ｍ個の第二電圧信号Ｎ１−ＮＭを生成するＭ個の第二出力端６２９を備える。各チャンネルグループＣＧ１−ＣＧＭはそれぞれ、対応する第一電圧信号Ｐ１−ＰＭを受信する第一入力端Ｉｎｐｕｔ１と、対応する第二電圧信号Ｎ１−ＮＭを受信する第二入力端Ｉｎｐｕｔ２と、開始信号ＬＤを受信する第三入力端Ｉｎｐｕｔ３を備える。
【００３１】
図１７と図１６を参照する。図１７は図１６に示すタイミングコントローラー６２の構造を表す説明図である。タイミングコントローラー６２は位相制御ユニット７２と、Ｍ個の第一電圧制御スイッチＳＷＣ１−ＳＷＣＭと、Ｍ個の第二電圧制御スイッチＳＷＤ１−ＳＷＤＭとを含む。位相制御ユニット７２は、開始信号ＬＤを受信する入力端と、開始信号ＬＤに応じて複数の第一位相制御信号Ｃ１−ＣＭを出力し、対応する複数の第一電圧制御スイッチＳＷＣ１−ＳＷＣＭをオン／オフにする複数の第一位相制御信号出力端と、開始信号ＬＤに応じて複数の第二位相制御信号Ｄ１−ＤＭを出力し、対応する複数の第二電圧制御スイッチＳＷＤ１−ＳＷＤＭをオン／オフにする複数の第二位相制御信号出力端を備える。複数の第一電圧制御スイッチＳＷＣ１−ＳＷＣＭはそれぞれ、第一入力端６２２とそれに対応する第一出力端６２８との間（第一基準電圧Ｖ１と第一電圧信号Ｐ１−ＰＭの間）に結合されており、複数の第二電圧制御スイッチＳＷＤ１−ＳＷＤＭはそれぞれ、第二入力端６２４とそれに対応する第一出力端６２９との間（第二基準電圧Ｖ２と第二電圧信号Ｎ１−ＮＭの間）に結合されている。
【００３２】
図１８を参照する。図１８は図１５に示すソースドライバーの出力タイミング図である。１ラインドット反転方式の場合、チャンネルグループＣＧ１は４個のソースドライバーを含み、隣接したチャンネルは極性が異なる。そのため、ＰＯＬ＝１のとき、電圧制御スイッチＳＷ１３、ＳＷ２２、ＳＷ３３、ＳＷ４２は同時に導通し、ＰＯＬ＝０のとき、電圧制御スイッチＳＷ１２、ＳＷ２３、ＳＷ３２、ＳＷ４３は同時に導通し、以下同様である。一方、電圧制御スイッチＳＷ１１、ＳＷ２１、ＳＷ３１、ＳＷ４１は、開始信号ＬＤ＝０のときに同時に導通する（負荷Ｌｏａｄ１−Ｌｏａｄ４は、それぞれ演算増幅器ＯＰ１−ＯＰ４に結合される）。
【００３３】
図１９を参照する。図１９は図１５に示すソースドライバーの別の出力タイミング図である。１ラインロー反転方式では、チャンネルグループＣＧ１は４個のソースドライバーを含み、隣接したチャンネルは極性が同じである。そのため、ＰＯＬ＝１のとき、電圧制御スイッチＳＷ１３、ＳＷ２３、ＳＷ３３、ＳＷ４３は同時に導通し、ＰＯＬ＝０のとき、電圧制御スイッチＳＷ１２、ＳＷ２２、ＳＷ３２、ＳＷ４２は同時に導通し、以下同様である。一方、電圧制御スイッチＳＷ１１、ＳＷ２１、ＳＷ３１、ＳＷ４１は、開始信号ＬＤ＝０のときに同時に導通する（負荷Ｌｏａｄ１−Ｌｏａｄ４は、それぞれ演算増幅器ＯＰ１−ＯＰ４に結合される）。
【００３４】
図２０を参照する。図２０は図１７に示すタイミングコントローラーの出力タイミング図である。そのうちＴ１−ＴＭは第一位相制御信号Ｃ１−ＣＭの立ち上がりエッジから開始信号ＬＤの立ち上がりエッジまでの時間を示し、ｔ１−ｔＭは第二位相制御信号Ｄ１−ＤＭの立ち上がりエッジから開始信号ＬＤの立ち上がりエッジまでの時間を示し、Ｔ１−ＴＭとｔ１−ｔＭは互いに独立した実数である。第一位相制御信号Ｃ１−ＣＭと第二位相制御信号Ｄ１−ＤＭは開始信号ＬＤが立ち上がった後に次々と立ち上がり、開始信号ＬＤの立ち下りエッジとともに立ち下がる。第一位相制御信号Ｃ１−ＣＭが高レベルになれば、第一電圧制御スイッチＳＷＣ１−ＳＷＣＭは導通し、第二位相制御信号Ｄ１−ＤＭが高レベルになれば、第二電圧制御スイッチＳＷＤ１−ＳＷＤＭは導通する。
【００３５】
図２１を参照する。図２１は図１７に示すタイミングコントローラーの別の出力タイミング図である。図２１は、Ｔ１−ＴＭとｔ１−ｔＭを０にするとき、第一位相制御信号Ｃ１−ＣＭと第二位相制御信号Ｄ１−ＤＭのタイミング関係を示す。第一位相制御信号Ｃ１−ＣＭが高レベルになれば、第一電圧制御スイッチＳＷＣ１−ＳＷＣＭは導通し、第二位相制御信号Ｄ１−ＤＭが高レベルになれば、第二電圧制御スイッチＳＷＤ１−ＳＷＤＭは導通する。
【００３６】
図２２を参照する。図２２は図１７に示すタイミングコントローラーの別の出力タイミング図である。そのうちＴ１−ＴＭは第一位相制御信号Ｃ１−ＣＭの立ち上がりエッジから開始信号ＬＤの立ち上がりエッジまでの時間を示し、Ｔ１２−ＴＭ２は第一位相制御信号Ｃ１−ＣＭの立ち下がりエッジから開始信号ＬＤの立ち下がりエッジまでの時間を示し、ｔ１−ｔＭは第二位相制御信号Ｄ１−ＤＭの立ち上がりエッジから開始信号ＬＤの立ち上がりエッジまでの時間を示し、ｔ１２−ｔＭ２は第二位相制御信号Ｄ１−ＤＭの立ち下がりエッジから開始信号ＬＤの立ち下がりエッジまでの時間を示し、Ｔ１−ＴＭとＴ１２−ＴＭ２、及びｔ１−ｔＭとｔ１２−ｔＭ２はそれぞれ互いに独立した実数である。この場合、第一位相制御信号Ｃ１−ＣＭと第二位相制御信号Ｄ１−ＤＭの幅を同じにする（すなわちＬ１−ＬＭの長さを同じにし、Ｗ１−ＷＭの長さを同じにする）ことができる。第一位相制御信号Ｃ１−ＣＭが高レベルになれば、第一電圧制御スイッチＳＷＣ１−ＳＷＣＭは導通し、第二位相制御信号Ｄ１−ＤＭが高レベルになれば、第二電圧制御スイッチＳＷＤ１−ＳＷＤＭは導通する。
【００３７】
図２３を参照する。図２３は図１６に示すソースドライバーチップにおいて、同じチャンネルグループに属する第１チャンネルと第２チャンネルの出力タイミング図である。１ラインドット反転方式では、第一チャンネルと第二チャンネルの出力極性は互いに異なる。ＶＴ１とＶＴ２は別々の目標電圧を示す。第一電圧信号Ｐ１は開始信号ＬＤが１回目に立ち上がった後に、高インピーダンス（Ｈｉ−Ｚ）状態からＶ１に変わる。そうすると電圧制御スイッチＳＷ１３は導通し、ソースドライバーの外部負荷Ｌｏａｄ１はＶ１まで充電される。その後、開始信号ＬＤが立ち下がった後、電圧制御スイッチＳＷ１３をオフにし、演算増幅器ＯＰ１によりソースドライバーの外部負荷Ｌｏａｄ１を目標電圧ＶＴ２まで放電する（電圧制御スイッチＳＷ１１を導通させる）。開始信号ＬＤが２回目に立ち上がるとき、電圧制御スイッチＳＷ１２は導通し、ソースドライバーの外部負荷Ｌｏａｄ１はＶ２まで放電される。その後、開始信号ＬＤが立ち下がった後、電圧制御スイッチＳＷ１２をオフにし、演算増幅器ＯＰ１によりソースドライバーの外部負荷Ｌｏａｄ１を目標電圧ＶＴ２まで放電する（電圧制御スイッチＳＷ１１を導通させる）。第一チャンネルと第二チャンネルは出力極性が互いに異なるため、第二電圧信号Ｎ１は開始信号ＬＤが１回目に立ち上がった後に、高インピーダンス（Ｈｉ−Ｚ）状態からＶ２に変わる。そうすると電圧制御スイッチＳＷ２２は導通し、ソースドライバーの外部負荷Ｌｏａｄ２はＶ２まで放電される。その後、開始信号ＬＤが立ち下がった後、電圧制御スイッチＳＷ２２をオフにし、演算増幅器ＯＰ２によりソースドライバーの外部負荷Ｌｏａｄ２を目標電圧ＶＴ２まで放電する（電圧制御スイッチＳＷ２１を導通させる）。開始信号ＬＤが２回目に立ち上がるとき、電圧制御スイッチＳＷ２３は導通し、ソースドライバーの外部負荷Ｌｏａｄ２はＶ１まで充電される。その後、開始信号ＬＤが立ち下がった後、電圧制御スイッチＳＷ２３をオフにし、演算増幅器ＯＰ２でソースドライバーの外部負荷Ｌｏａｄ２を目標電圧ＶＴ１まで充電する（電圧制御スイッチＳＷ２１を導通させる）。
【００３８】
図２４を参照する。図２４は図１６に示す第１のチャンネルグループと第２のチャンネルグループの出力タイミング図である。そのうちＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４は別々の目標電圧を示す。第一電圧信号Ｐ１とＰ２の高インピーダンス（Ｈｉ−Ｚ）状態からＶ１に変わる時点、及び第二電圧信号Ｎ１とＮ２の高インピーダンス（Ｈｉ−Ｚ）状態からＶ２に変わる時点は互い違いにされている。これは、すべての負荷を同時に充放電することによって生じうる瞬間電流とシステム雑音を抑えるためである。
【００３９】
図２５を参照する。図２５は図１６に示す第１のチャンネルグループと第２のチャンネルグループの別の出力タイミング図である。図２４と異なり、図２５では第一電圧信号Ｐ１とＰ２の高インピーダンス（Ｈｉ−Ｚ）状態からＶ１に変わる時点、及び第二電圧信号Ｎ１とＮ２の高インピーダンス（Ｈｉ−Ｚ）状態からＶ２に変わる時点は同じにされている。
【００４０】
以上は本発明の説明に過ぎず、本発明を限定するものではない。例えば、前記基準電圧Ｖ１−ＶＮは特定の電圧に限らず、その発生元はチップ外部のピンに限らず、チップ内部のＤＡＣで生成しても可能である。なお、タイミングコントローラーで基準電圧を、タイミングが互いに独立した複数の電圧信号として出力するとき、当該信号間のタイミング関係は任意であって前述に限らない。そのほか、第一スイッチＳＷ１、ＳＷ１１−ＳＷＫ１、第二スイッチＳＷ２、ＳＷ１２−ＳＷＫ２、第三スイッチＳＷ３、ＳＷ１３−ＳＷＫ３、第一電圧制御スイッチＳＷＣ１−ＳＷＣＭ、及び第二電圧制御スイッチＳＷＤ１−ＳＷＤＭはＭＯＳトランジスターやバイポーラー接合トランジスターに限らず、その他の素子を利用することも可能である。
【００４１】
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００４２】
本発明の利用する素子はいずれも当業者に周知されているもので、当然実施可能である。
【図面の簡単な説明】
【００４３】
【図１】従来の電荷共有方式のソースドライバーチップを表す説明図である。
【図２】図１に示すソースドライバーの第一出力タイミング図である。
【図３】図１に示すソースドライバーの第二出力タイミング図である。
【図４】本発明の実施例１によるソースドライバーチップを表す説明図である。
【図５】図４に示すソースドライバーの出力タイミング図である。
【図６】本発明の実施例２によるソースドライバーチップを表す説明図である。
【図７】図６に示す制御信号と出力電圧の対応を表す説明図である。
【図８】図６に示すソースドライバーの出力タイミング図である。
【図９】本発明の実施例３によるソースドライバーチップを表す説明図である。
【図１０】本発明の実施例４によるソースドライバーチップを表す説明図である。
【図１１】図９と図１０に示す制御信号と基準電圧の対応を表す第一説明図である。
【図１２】図９と図１０に示す制御信号と基準電圧の対応を表す第二説明図である。
【図１３】図９と図１０に示す制御信号と基準電圧の対応を示す第三説明図である。
【図１４】図９と図１０に示すソースドライバーの出力タイミング図である。
【図１５】本発明によるソースドライバーチップ内部のチャンネルグループを表す説明図である。
【図１６】本発明の実施例５によるソースドライバーチップを表す説明図である。
【図１７】図１６に示すタイミングコントローラーの構造を表す説明図である。
【図１８】図１５に示すソースドライバーの第一出力タイミング図である。
【図１９】図１５に示すソースドライバーの第二出力タイミング図である。
【図２０】図１７に示すタイミングコントローラーの第一出力タイミング図である。
【図２１】図１７に示すタイミングコントローラーの第二出力タイミング図である。
【図２２】図１７に示すタイミングコントローラーの第三出力タイミング図である。
【図２３】図１６に示すソースドライバーチップにおいて、同じチャンネルグループに属する第一チャンネルと第二チャンネルの出力タイミング図である。
【図２４】図１６に示す第１のチャンネルグループと第２のチャンネルグループの第一出力タイミング図である。
【図２５】図１６に示す第１のチャンネルグループと第２のチャンネルグループの第二出力タイミング図である。
【符号の説明】
【００４４】
１０、４０、６０        ソースドライバーチップ
６２          タイミングコントローラー
７２          位相制御ユニット
６２８        第一出力端
６２９        第二出力端
ＡＶＤＤ      供給電圧
Ｃ１−ＣＭ、Ｄ１−ＤＭ    位相制御信号
ＣＧ１−ＣＧＭ          チャンネルグループ
Ｃｏｄｅ[Ｂ：１]、Ｃｏｄｅ[Ｃ：１]、Ｃｏｄｅ[Ｄ：１]  グレイスケールデジタルデータ
ＧＮＤＡ      接地電圧
ＤＡＣ、ＤＡＣ１−ＤＡＣＫ          デジタル／アナログ変換器
ＤＡＣ１      第一デジタル／アナログ変換器
ＤＡＣ２      第二デジタル／アナログ変換器
Ｉｎｐｕｔ１、６２２      第一入力端
Ｉｎｐｕｔ１、６２４      第二入力端
Ｉｎｐｕｔ１、６２６      第三入力端
Ｌ１−ＮＭ、Ｗ１−ＷＭ          幅
ＬＤ          開始信号
Ｌｏａｄ１−ＬｏａｄＫ、Ｌｏａｄ１−ＬｏａｄＮ、Ｌｏａｄ１−ＬｏａｄＭ  ソースドライバーチップ外部負荷
Ｎ１−ＮＭ        第二電圧信号
ＯＰ＋、ＯＰ−、ＯＰ１−ＯＰＫ    演算増幅器
ＯＵＴ          負荷電圧
Ｐ１−ＰＭ        第一電圧信号
ＰＯＬ          極性信号
ＳＷ３、ＳＷ１３−ＳＷＫ３          第三スイッチ
ＳＷＣ１−ＳＷＣＭ        第一電圧制御スイッチ
ＳＷＤ１−ＳＷＤＭ        第二電圧制御スイッチ
Ｔ１−ＴＭ、ｔ１−ｔＭ、Ｔ１２−ＴＭ２、ｔ１２−ｔＭ２  時間
Ｖ１            第一基準電圧
Ｖ２            第二基準電圧
Ｖ１−ＶＮ      基準電圧
Ｖｒｅｆ[Ｒ：１]、Ｖｒｅｆ２[Ｒ：１]  基準電圧
ＶＴ            目標電圧
ＶＴ１          第一目標電圧
ＶＴ２          第二目標電圧
Φ１、ＳＷ１、ＳＷ１１−ＳＷＫ１    第一スイッチ
Φ２、ＳＷ２、ＳＷ１２−ＳＷＫ２    第二スイッチ
【図１】
0005133585.tif 000002
【図２】
0005133585.tif 000003
【図３】
0005133585.tif 000004
【図４】
0005133585.tif 000005
【図５】
0005133585.tif 000006
【図６】
0005133585.tif 000007
【図７】
0005133585.tif 000008
【図８】
0005133585.tif 000009
【図９】
0005133585.tif 000010
【図１０】
0005133585.tif 000011
【図１１】
0005133585.tif 000012
【図１２】
0005133585.tif 000013
【図１３】
0005133585.tif 000014
【図１４】
0005133585.tif 000015
【図１５】
0005133585.tif 000016
【図１６】
0005133585.tif 000017
【図１７】
0005133585.tif 000018
【図１８】
0005133585.tif 000019
【図１９】
0005133585.tif 000020
【図２０】
0005133585.tif 000021
【図２１】
0005133585.tif 000022
【図２２】
0005133585.tif 000023
【図２３】
0005133585.tif 000024
【図２４】
0005133585.tif 000025
【図２５】
0005133585.tif 000026