(57)【特許請求の範囲】
【請求項１】
帰還入力される出力電圧と所定の基準電圧との差分を増幅するエラーアンプの出力信号が小さくなるように、出力トランジスタのスイッチング制御を行うことで、入力電圧から所望の出力電圧を生成する電源装置であって、
前記エラーアンプの出力段は、カレントミラー回路を用いて電流信号を出力する構成とされており、前記カレントミラー回路の出力側トランジスタには、抵抗とコンデンサを並列接続して成るブースト回路が接続されていることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧から所望の出力電圧を生成する電源装置に関するものである。
【背景技術】
【０００２】
従来より、入力電圧から所望の出力電圧を生成する手段としては、高精度で高効率が得られるスイッチング電源装置が広く一般に用いられている。
【０００３】  なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１、２を挙げることができる。【特許文献１】特開２００４−２３８４６号公報
【特許文献２】特開２００４−４８８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記のスイッチング電源装置は、スイッチング動作によって得られたパルス電圧をＬＣフィルタで平滑化して、所望の出力電圧を生成する。そのため、出力電圧の発振を防止するには、出力電圧の帰還制御に際して適切な位相補償を行う必要があり、従来のスイッチング電源装置では、ＬＣフィルタを構成するインダクタや出力コンデンサ、或いは、エラーアンプに接続される位相補償用の抵抗やコンデンサとして、高価で大型の素子を用いなければならず、コストアップや装置規模の増大が招かれていた。
【０００５】
本発明は、上記の問題点に鑑み、安価な構成でありながら、出力電圧の帰還制御に際して適切な位相補償を行うことが可能な電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく、本発明に係る電源装置は、帰還入力される出力電圧と所定の基準電圧との差分を増幅するエラーアンプの出力信号が小さくなるように、出力トランジスタのスイッチング制御を行うことで、入力電圧から所望の出力電圧を生成する電源装置であって、前記エラーアンプの出力段は、カレントミラー回路を用いて電流信号を出力する構成とされており、前記カレントミラー回路の出力側トランジスタには、抵抗とコンデンサを並列接続して成るブースト回路が接続されている構成（第１の構成）とされている。
【発明の効果】
【０００７】
本発明に係る電源装置であれば、安価な構成でありながら、出力電圧の帰還制御に際して適切な位相補償を行うことが可能となる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明に係る半導体装置の一実施形態を示すブロック図である。
【０００９】
まず、本実施形態の半導体装置１０の概要について述べる。
【００１０】
図１に示す半導体装置１０は、ＤＶＤ［Digital Versatile Disc］ドライブやＣＤ［Compact Disc］ドライブなど、光ディスクドライブ用途向けのシステム電源ＬＳＩである。第１の特徴は、３．３［Ｖ］出力の同期整流型降圧ＤＣ／ＤＣコンバータを内蔵している点である。第２の特徴は、１．５［Ｖ］出力の同期整流型降圧ＤＣ／ＤＣコンバータを内蔵している点である。第３の特徴は、各チャンネルのＤＣ／ＤＣコンバータを逆相スイッチング動作させることでリプル干渉を抑制している点である。第４の特徴は、ソフトスタート機能（１［ｍｓ］（Typ.））を内蔵している点である。第５の特徴は、出力電流リミッタや短絡保護機能を内蔵している点である。第６の特徴は、エラーアンプの位相補償機能を内蔵している点である。第７の特徴は、動作周波数を３．０［ＭＨｚ］（Typ.）としている点である。第８の特徴は、リセット回路を内蔵している点である。第９の特徴は、リセット検出に際して、アナログ電源電圧ＡＶＣＣとＤＣ／ＤＣコンバータ出力を監視している点である。第１０の特徴は、リセット遅延時間（５０［ｍｓ］（Typ.））をカウントするためのタイマ回路を内蔵している点である。第１１の特徴は、ＬＥＤ［Light Emitting Diode］ドライバ用のＰチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタを内蔵している点である。第１２の特徴は、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いたカレントスイッチを内蔵している点である。第１３の特徴は、シャットダウン機能を内蔵している点である。第１４の特徴は、図２に示すパッケージを採用している点である。なお、図２中に記載した寸法値の単位はミリメートルである。
【００１１】
上記の特徴を有する本実施形態の半導体装置１０は、図１に示すように、ＤＣ／ＤＣコンバータ部Ａと、リセット部Ｂと、ＬＥＤドライバ部Ｃと、カレントスイッチ部Ｄと、を集積化して成る。
【００１２】
ＤＣ／ＤＣコンバータ部Ａは、エラーアンプＡ１１、Ａ１２と、ＰＷＭ［Pulse Width Modulation］コンパレータＡ２１、Ａ２２と、コントロールドライバＡ３１、Ａ３２と、カレントリミット回路Ａ４１、Ａ４２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ５１、Ａ５２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ６１、Ａ６２と、基準電圧生成回路Ａ７と、発振器Ａ８と、ソフトスタート回路Ａ９と、を有して成る。なお、ＤＣ／ＤＣコンバータ部Ａは、１．５［Ｖ］の出力電圧を生成する第１のＤＣ／ＤＣコンバータと、３．３［Ｖ］の出力電圧を生成する第２のＤＣ／ＤＣコンバータを用いて、２チャンネルの出力電圧を生成するものである。
【００１３】
リセット部Ｂは、リセット制御回路Ｂ１と、論理和演算器Ｂ２と、ｎｐｎ型バイポーラトランジスタＢ３と、を有して成る。
【００１４】
ＬＥＤドライバ部Ｃは、コントローラＣ１と、Ｐチャネル型ＭＯＳ電界効果トランジスタＣ２と、カレントリミット回路Ｃ３と、を有して成る。
【００１５】
カレントスイッチ部Ｄは、コントローラＤ１と、Ｐチャネル型ＭＯＳ電界効果トランジスタＤ２と、カレントリミット回路Ｄ３と、を有して成る。
【００１６】
また、本実施形態の半導体装置１０は、外部との電気的接続を確立する手段として、２０本の外部端子（１ピン〜２０ピン）を有して成る。
【００１７】
図３は、外部端子のピン番号、端子名、及び、機能を示した対応表である。また、図４は、外部端子のピン番号、端子名、等価回路、及び、機能を示した対応表である。
【００１８】
ＤＣＳＷ１端子（１ピン）は、１．５［Ｖ］の出力電圧を生成するＤＣ／ＤＣコンバータのスイッチング端子である。なお、ＤＣＳＷ１端子とＰＧＮＤ１端子（５ピン）との間には、静電保護用クランパが接続されている。
【００１９】
ＣＳＷＯＮ端子（２ピン）は、カレントスイッチ制御端子であり、ＣＳＷＯＮ端子がハイレベルとされているときに、カレントスイッチ部Ｃがオン状態となる。なお、ＣＳＷＯＮ端子は、ＴＴＬ［Transistor-Transistor-Logic］レベル入力端子とされており、その信号経路には、静電保護用抵抗（４［ｋΩ］（Typ.））が接続されている。また、ＣＳＷＯＮ端子とＡＶＣＣ端子（１８ピン）との間、及び、ＣＳＷＯＮ端子とＡＧＮＤ端子（１４ピン）との間には、それぞれ静電保護用ダイオードが接続されている。また、ＣＳＷＯＮ端子とＡＧＮＤ端子との間には、プルダウン抵抗（１００［ｋΩ］（Typ.））が接続されている。
【００２０】
ＰＶＣＣ１端子（３ピン）は、１．５［Ｖ］の出力電圧を生成するＤＣ／ＤＣコンバータ用の電源入力端子である。なお、ＰＶＣＣ１端子とＡＶＣＣ端子との間には、静電保護用ダイオードが接続されている。また、ＰＶＣＣ１端子とＰＧＮＤ１端子との間や、ＡＶＣＣ端子とＰＧＮＤ１端子との間には、それぞれ静電保護用クランパが接続されている。
【００２１】
ＸＬＥＤＯＮ端子（４ピン）は、ＬＥＤドライバ制御端子であり、ＸＬＥＤＯＮ端子がローレベルとされているとき、ＬＥＤドライバ部Ｃがオン状態となる。なお、ＸＬＥＤＯＮ端子は、ＴＴＬレベル入力端子とされており、その信号経路には、静電保護用抵抗（４［ｋΩ］（Typ.））が接続されている。また、ＸＬＥＤＯＮ端子とＡＶＣＣ端子との間、及び、ＸＬＥＤＯＮ端子とＡＧＮＤ端子との間には、それぞれ静電保護用ダイオードが接続されている。また、ＸＬＥＤＯＮ端子とＡＧＮＤ端子との間には、プルダウン抵抗（１００［ｋΩ］（Typ.））が接続されている。
【００２２】
ＰＧＮＤ１端子（５ピン）は、１．５［Ｖ］の出力電圧を生成するＤＣ／ＤＣコンバータ用のＧＮＤ端子である。
【００２３】
ＰＧＮＤ２端子（６ピン）は、３．３［Ｖ］の出力電圧を生成するＤＣ／ＤＣコンバータ用のＧＮＤ端子である。
【００２４】
ＲＥＳＥＲＶＥ１端子（７ピン）は、通常時には用いられないリザーブ端子であり、通常時には接地しておくことが望ましい。
【００２５】
ＰＶＣＣ２端子（８ピン）は、３．３［Ｖ］の出力電圧を生成するＤＣ／ＤＣコンバータ用の電源入力端子である。なお、ＰＶＣＣ２端子とＡＶＣＣ端子との間には、静電保護用ダイオードが接続されている。また、ＰＶＣＣ２端子とＰＧＮＤ２端子との間や、ＡＶＣＣ端子とＰＧＮＤ２端子との間には、それぞれ静電保護用クランパが接続されている。
【００２６】
ＣＳ端子（９ピン）は、チップセレクト端子であり、ＣＳ端子がハイレベルであるときに、半導体装置１０が動作状態となる。なお、ＣＳ端子は、ＴＴＬレベル入力端子とされており、その信号経路には、静電保護用抵抗（４［ｋΩ］（Typ.））が接続されている。また、ＣＳ端子とＡＶＣＣ端子との間、及び、ＣＳ端子とＡＧＮＤ端子との間には、それぞれ静電保護用ダイオードが接続されている。
【００２７】
ＤＣＳＷ２端子（１０ピン）は、３．３［Ｖ］の出力電圧を生成するＤＣ／ＤＣコンバータのスイッチング端子である。なお、ＤＣＳＷ２端子とＰＧＮＤ２端子との間には、静電保護用クランパが接続されている。
【００２８】
ＶＤＣＯ２端子（１１ピン）は、３．３［Ｖ］の出力電圧を生成するＤＣ／ＤＣコンバータ用のフィードバック端子である。
【００２９】
ＲＥＳＥＲＶＥ２端子（１２ピン）は、通常時には用いられないリザーブ端子であり、通常時には接地しておくことが望ましい。
【００３０】
ＸＲＥＳＥＴ端子（１３ピン）は、リセット出力端子である。なお、ＸＲＥＳＥＴ端子は、オープンコレクタ出力形式とされている。また、ＸＲＥＳＥＴ端子とＡＶＣＣ端子との間、及び、ＸＲＥＳＥＴ端子とＡＧＮＤ端子との間には、それぞれ静電保護用ダイオードが接続されている。
【００３１】
ＡＧＮＤ端子（１４ピン）は、アナログＧＮＤ端子である。
【００３２】
ＶＤＣＯ１端子（１５ピン）は、１．５［Ｖ］の出力電圧を生成するＤＣ／ＤＣコンバータ用のフィードバック端子である。
【００３３】
ＸＨＲＳＴ端子（１６ピン）は、外部リセット端子であり、ＸＨＲＳＴ端子がローレベルとされているとき、リセット部Ｂがリセット状態となる。なお、ＸＨＲＳＴ端子は、ＴＴＬレベルヒステリシス入力端子とされており、その信号経路には、静電保護用抵抗（４［ｋΩ］（Typ.））が接続されている。また、ＸＨＲＳＴ端子とＡＶＣＣ端子との間、及び、ＸＨＲＳＴ端子とＡＧＮＤ端子との間には、それぞれ静電保護用ダイオードが接続されている。
【００３４】
ＬＥＤＯ端子（１７ピン）は、ＬＥＤドライバ出力端子である。
【００３５】
ＡＶＣＣ端子（１８ピン）は、アナログ電源端子である。
【００３６】
ＣＳＷＩ端子（１９ピン）は、カレントスイッチ入力端子である。
【００３７】
ＣＳＷＯ端子（２０ピン）は、カレントスイッチ出力端子である。
【００３８】
次に、外部端子の端子処理について、図５に示す応用回路図を参照しながら、詳細な説明を行う。
【００３９】
図５は、外部端子の端子処理を説明するための応用回路図である。
【００４０】
基板パターンについて、ＰＶＣＣ１端子、ＰＶＣＣ２端子、及び、ＡＶＣＣ端子は、基板上の電源に接続することが望ましい。また、ＰＧＮＤ１端子、ＰＧＮＤ２端子及び、ＡＧＮＤ端子は、基板上のＧＮＤに１ポイントで接続することが望ましい。また、ＰＶＣＣ１端子、ＰＶＣＣ２端子、及び、ＡＶＣＣ端子には、太く短い配線を行い、インピーダンスを十分低くすることが望ましい。また、ＰＧＮＤ１端子、ＰＧＮＤ２端子、及び、ＡＧＮＤ端子についても、太く短い配線を行い、インピーダンスを十分低くすることが望ましい。ＤＣ／ＤＣコンバータの出力電圧（ＶＤＣＯ１、ＶＤＣＯ２）については、図示のように出力コンデンサＣＯ１、ＣＯ２の両端から取り出すことが望ましい。また、ＤＣ／ＤＣコンバータは、基板パターンや周辺部品により性能が影響を受けるため、周辺回路の設計は十分検討することが望ましい。
【００４１】
外付け素子について、ＰＶＣＣ端子とＰＧＮＤ１端子及びＰＧＮＤ２端子との間に接続されるバイパスコンデンサＣＢ１、ＣＢ２としては、等価直列抵抗（ＥＳＲ［Equivalent Series Resistance］）の低いセラミックコンデンサを使用し、かつ、できる限り半導体装置１０の近傍に配置することが望ましい。また、これに限らず、インダクタやコンデンサ等の外付け素子は、できる限り半導体装置１０の近傍に配置し、特に大電流が流れる部分については、太く短い配線を行うことが望ましい。
【００４２】
図６は、上記構成から成る半導体装置１０の電気的特性を示す表である。なお、図６に示した電気的特性は、特に指定のない限り、ＰＶＣＣ１＝ＰＶＣＣ２＝ＡＶＣＣ＝５．０［Ｖ］、周囲温度Ｔａ＝２５［℃］での数値を示している。
【００４３】
次に、上記構成から成る半導体装置１０の諸機能について説明する。
【００４４】
まず、ＤＣ／ＤＣコンバータ部Ａの機能について説明する。
【００４５】
ＤＣ／ＤＣコンバータ部Ａは、第１出力電圧ＶＤＣＯ１を生成する第１の同期整流型ＤＣ／ＤＣコンバータと、第２出力電圧ＶＤＣＯ２を生成する第２の同期整流型ＤＣ／ＤＣコンバータと、を有して成る。
【００４６】
外付け素子としては、降圧用のインダクタンスＬ１、Ｌ２（推奨１．５［μＨ］）、出力コンデンサＣＯ１、ＣＯ２（推奨１０［μＦ］）、並びに、ＰＶＣＣ１端子とＰＧＮＤ１端子との間、及び、ＰＶＣＣ２端子とＰＧＮＤ２端子との間にそれぞれ接続されるバイパスコンデンサＣＢ１、ＣＢ２（推奨１０［μＦ］）を必要とする（図５を参照）。
【００４７】
ＤＣ／ＤＣコンバータ部Ａは、ＵＶＬＯ［Under Voltage Lock Out］解除電圧（３．７５［Ｖ］（Typ.））で動作を開始する。
【００４８】
エラーアンプＡ１１は、非反転入力端（＋）に印加される基準電圧ＶＲＥＦと、反転入力端（−）に印加される出力電圧ＶＤＣＯ１との差分を増幅して、誤差電圧Ｖｅｒｒ１を生成する。ＰＷＭコンパレータＡ２１は、第１非反転入力端（＋）に印加される誤差電圧Ｖｅｒｒ１と第２非反転入力端（＋）に印加されるソフトスタート電圧Ｖｓｓのいずれか低い方と、反転入力端（−）に印加される鋸波電圧Ｖｓａｗとを比較し、その結果に応じたデューティ比の比較信号Ｖｃｍｐ１を生成する。コントロールドライバＡ３１は、比較信号Ｖｃｍｐ１に基づいてトランジスタ５１、６１のオン／オフ制御を行い、ＤＣＳＷ１端子にパルス電圧を生成する。これを外付けのＬＣフィルタ（図５のＬ１、ＣＯ１）で平滑化することにより、第１出力電圧ＶＤＣＯ１（１．５［Ｖ］（Typ.））を生成する。
【００４９】
エラーアンプＡ１２は、反転入力端（−）に印加される基準電圧ＶＲＥＦと、非反転入力端（−）に印加される出力電圧ＶＤＣＯ２との差分を増幅して、誤差電圧Ｖｅｒｒ２を生成する。ＰＷＭコンパレータＡ２２は、第１反転入力端（−）に印加される誤差電圧Ｖｅｒｒ２と第２反転入力端（−）に印加されるソフトスタート電圧Ｖｓｓのいずれか低い方と、非反転入力端（＋）に印加される鋸波電圧Ｖｓａｗとを比較し、その結果に応じたデューティ比の比較信号Ｖｃｍｐ２を生成する。コントロールドライバＡ３２は、比較信号Ｖｃｍｐ２に基づいてトランジスタ５２、６２のオン／オフ制御を行い、ＤＣＳＷ２端子にパルス電圧を生成する。これを外付けのＬＣフィルタ（図５のＬ２、ＣＯ２）で平滑化することにより、第２出力電圧ＶＤＣＯ２（３．３［Ｖ］（Typ.））を生成する。
【００５０】
なお、ＤＣ／ＤＣコンバータ部Ａは、第１、第２のＤＣ／ＤＣコンバータを互いに逆相でオン／オフ制御する構成とされている。このような構成とすることにより、第１、第２のＤＣ／ＤＣコンバータ相互間のリプル干渉を抑制することが可能となる。
【００５１】
また、ＤＣ／ＤＣコンバータ部Ａの最大出力電流については、許容損失を超えないように、５００［ｍＡ］程度が想定されている。
【００５２】
また、ＤＣ／ＤＣコンバータ部Ａの起動時には、ソフトスタート回路Ａ９（１．０［ｍｓ］（Typ.））の働きによって、第１出力電圧ＶＤＣＯ１、及び、第２ＶＤＣＯ２を徐々に立ち上げるように、トランジスタ５１、６１及びトランジスタ５２、６２のスイッチング制御が行われる。
【００５３】
すなわち、ＤＣ／ＤＣコンバータ部Ａの起動直後には、出力電圧ＶＤＣＯ１、ＶＤＣＯ２がゼロであるため、誤差電圧Ｖｅｒｒ１、Ｖｅｒｒ２が極めて大きくなる。従って、誤差電圧Ｖｅｒｒ１、Ｖｅｒｒ２と鋸波電圧Ｖｓａｗを比較すると、比較信号Ｖｃｍｐ１、Ｖｃｍｐ２のデューティ比が過大となり、負荷に過大な電流が流れてしまうことになる。
【００５４】
そこで、本実施形態の半導体装置１０は、誤差電圧Ｖｅｒｒ１、Ｖｅｒｒ２とは別に、ソフトスタート電圧ＶｓｓをＰＷＭコンパレータＡ２１、Ａ２２に入力しておき、ソフトスタート電圧Ｖｓｓが誤差電圧Ｖｅｒｒ１、Ｖｅｒｒ２よりも低いときには、誤差電圧Ｖｅｒｒ１、Ｖｅｒｒ２に依らず、より低いソフトスタート電圧Ｖｓｓと鋸波電圧Ｖｓａｗとの比較結果に応じて、比較信号Ｖｃｍｐ１、Ｖｃｍｐ２のデューティ比を決定する構成とされている。
【００５５】
なお、本実施形態の半導体装置１０において、ソフトスタート回路Ａ９は、コンデンサに所定の定電流を流し込むことで、装置の起動後から緩やかに上昇を開始するソフトスタート電圧Ｖｓｓを生成する構成とされている。
【００５６】
このように、ソフトスタート回路Ａ９を備えた構成であれば、装置の起動時における負荷への過大電流を防止することが可能となる。
【００５７】
次に、リセット部Ｂの機能について説明する。
【００５８】
リセット部Ｂは、セットに搭載されるＤＳＰ［Digital Signal Processor］などにリセット信号を送出する手段である。なお、リセット信号の出力端に相当するＸＲＥＳＥＴ端子は、トランジスタＢ３のオープンコレクタ出力であり、外部素子として、プルアップ抵抗Ｒ（１０［ｋΩ］）を必要とする（図５を参照）。
【００５９】
リセット制御回路Ｂ１は、アナログ電源電圧ＡＶＣＣが３．７［Ｖ］（Typ.）以下、或いは、第２出力電圧ＶＤＣＯ２が２．７［Ｖ］（Typ.）以下であることを検出したとき、論理和演算器Ｂ２の第１入力端に印加する制御信号をハイレベルとし、トランジスタＢ３をオンさせる。これにより、ＸＲＥＳＥＴ端子は、ローレベル（リセット状態）となる。
【００６０】
また、リセット制御回路Ｂ１は、半導体装置１０の起動時には、アナログ電源電圧ＡＶＣＣと第２出力電圧ＶＤＣＯ２の起動が検出されてから、半導体装置１０に内蔵されているタイマ回路（不図示）によって５０［ｍｓ］（Typ.）がカウントされた後に、トランジスタＢ３をオフさせて、ＸＲＥＳＥＴ端子をハイレベル（リセット解除）とする。
【００６１】
図７は、リセット部Ｂの起動動作を説明するためのタイミングチャートであり、上から順に、ＡＶＣＣ端子、ＶＤＣＯ１端子、ＶＤＣＯ２端子、及び、ＸＲＥＳＥＴ端子の各電圧波形が示されている。
【００６２】
また、ＸＨＲＳＴ端子は、論理和演算器Ｂ２の第２入力端（反転入力端）に接続されている。従って、ＸＨＲＳＴ端子をローレベルとすることで、トランジスタＢ３は、リセット制御回路Ｂ１からの制御信号に依ることなく、オン状態に遷移され、ＸＲＥＳＥＴ端子は、ローレベル（リセット状態）とされる。なお、ＸＨＲＳＴ端子を用いたリセット制御の場合、先述のタイマ回路（５０［ｍｓ］（Typ.））は動作しない。
【００６３】
次に、ＬＥＤドライバ部Ｃの機能について説明する。
【００６４】
ＬＥＤドライバ部Ｃは、セットに搭載されるＬＥＤの点消灯制御を行う手段であり、ＸＬＥＤＯＮ端子がローレベルのときにオン状態となる。なお、ＬＥＤドライバ部Ｃに内蔵されるトランジスタＣ２のオン抵抗は、最大１０［Ω］であり、最大出力電流としては、５０［ｍＡ］程度が想定されている。
【００６５】
次に、カレントスイッチ部Ｄの機能について説明する。
【００６６】
カレントスイッチ部Ｄは、セットに搭載されるピックアップ（特にレーザダイオード）への電源供給をオン／オフ制御する手段であり、ＣＳＷＯＮ端子がハイレベルのときにオン状態となる。なお、ＣＳＷＩ端子側にアナログ電源電圧ＡＶＣＣなどを印加し、ＣＳＷＯ端子側に負荷を接続する形で使用される。また、カレントスイッチ部Ｄに内蔵されるトランジスタＤ２のオン抵抗は、最大１．０［Ω］であり、最大出力電流としては、１００［ｍＡ］程度が想定されている。
【００６７】
上記したように、本実施形態の半導体装置１０は、２チャンネルのＤＣ／ＤＣコンバータ部Ａに加えて、リセット部Ｂ、ＬＥＤドライバ部Ｃ、及び、カレントスイッチ部Ｄを１チップに内蔵した構成とされている。このような構成とすることにより、システム電源ＩＣ周辺部の回路群を１チップ化することができ、ＤＶＤやＣＤの電源部を容易に構成することが可能となる。
【００６８】
また、本実施形態の半導体装置１０であれば、リセット部Ｂ、ＬＥＤドライバ部Ｃ、及び、カレントスイッチ部Ｄを各単体のＩＣ、ないしは、ディスクリート部品で形成する構成に比べて、セット規模の縮小や応答速度の向上、及び、消費電力の低減を実現することが可能となる。
【００６９】
次に、出力電圧ＶＤＣＯ１、ＶＤＣＯ２の起動について説明する。
【００７０】
図８は、出力電圧の起動波形を示すタイミングチャートであり、上から順に、電源端子（ＰＶＣＣ、ＡＶＣＣ）、ＶＤＣＯ２端子、ＶＤＣＯ１端子、ＸＲＥＳＥＴ端子、ＸＨＲＳＥＴ端子、ＣＳＷＯ端子、及び、ＬＥＤＯ端子の各電圧波形を示している。なお、図８は、ＣＳ＝５［Ｖ］、ＣＳＷＯＮ＝５［Ｖ］、ＸＬＥＤＯＮ＝０［Ｖ］に設定されている場合の様子を示したものである。
【００７１】
電源端子（ＰＶＣＣ、ＡＶＣＣ）の電圧レベルが３．７５［Ｖ］に達すると、ＵＶＬＯが解除され、ＤＣ／ＤＣコンバータ部Ａが動作を開始する。このとき、第１のＤＣ／ＤＣコンバータと第２のＤＣ／ＤＣコンバータは、同時に起動される。なお、ソフトスタート期間は１［ｍｓ］に設定されている。また、半導体装置１０の起動に際して、ＤＣ／ＤＣコンバータ部Ａの各出力は、軽負荷の状態としておくことが望ましい。
【００７２】
リセット部Ｂは、アナログ電源電圧ＡＶＣＣと第２出力電圧ＶＤＣＯ２の双方を監視しており、それぞれが３．７［Ｖ］、２．７［Ｖ］に達してから所定期間（５０［ｍｓ］）の経過後に、ＸＲＥＳＥＴ端子をハイレベル（リセット解除）とする（図７を参照）。
【００７３】
リセット状態が解除された後、例えば、第２出力電圧ＶＤＣＯ２が２．７［Ｖ］を下回ると、リセット部Ｂは、ＸＲＥＳＥＴ端子をローレベル（リセット状態）とし、その後、第２出力電圧ＶＤＣＯ２が２．８［Ｖ］を上回ると、その時点から５０［ｍｓ］経過した後に、リセット部Ｂは、ＸＲＥＳＥＴ端子をハイレベル（リセット解除）とする。一方、第１出力電圧ＶＤＣＯ１は監視されていないため、これが低下した場合でも、ＸＲＥＳＥＴ端子がローレベル（リセット状態）とされることはない。
【００７４】
また、ＸＨＲＳＴ端子によるホストリセットに関して、ＸＨＲＳＴ端子がローレベルとされている間、リセット部Ｂは、ＸＲＥＳＥＴ端子をローレベル（リセット状態）とし、ＸＨＲＳＴ端子がハイレベルに戻された時点で、リセット部Ｂは、ＸＲＥＳＥＴ端子を即時にハイレベル（リセット解除）とする。ただし、電圧モニタによるリセット解除から５０［ｍｓ］以内の期間は、ＸＨＲＳＴ端子によるホストリセットが無効とされている。
【００７５】
次に、過電流／短絡保護機能について説明する。
【００７６】
ＤＣ／ＤＣコンバータ部Ａ、ＬＥＤドライバ部Ｃ、及び、カレントスイッチ部Ｄの各出力動作を制御するコントロールドライバＡ３１、Ａ３２、コントローラＣ１、及び、コントローラＤ１には、過電流／短絡保護機能を実現する手段として、カレントリミット回路Ａ４１、Ａ４２、Ｃ３、Ｄ３が各々接続されている。すなわち、ＸＲＥＳＥＴ端子以外の各出力端子には、いずれも過電流／短絡保護機能が内蔵されているので、突発的なＧＮＤショートによる破壊から半導体装置１０を保護することが可能となる。
【００７７】
まず、ＤＣ／ＤＣコンバータ部Ａの過電流検出動作について説明する。
【００７８】
図９は、ＤＣ／ＤＣコンバータ部Ａの過電流検出動作を説明するためのタイミングチャートであり、上から順に、ＣＳ端子、ＶＤＣＯ１端子、ＤＣＳＷ１端子、及び、ＶＤＣＯ２端子の各電圧波形を示している。なお、図９では、第１出力電圧ＶＤＣＯ１を生成する第１のＤＣ／ＤＣコンバータで過電流が生じた際の様子が例示されている。
【００７９】
カレントリミット回路Ａ４１で過電流（１．５［Ａ］（Typ.））が検出されると、所定期間（１．０［μｓ］（Typ.））だけ、ＰＶＣＣ端子から出力コンデンサＣＯ１への充電が禁止され、第１出力電圧ＶＤＣＯ１の生成動作が停止される。一方、カレントリミット回路Ａ４２で過電流が検出されていない限り、第２出力電圧ＶＤＣＯ２の生成動作は継続される。第１出力電圧ＶＤＣＯ１の生成動作を停止してから上記所定期間が経過すると、第１出力電圧ＶＤＣＯ１の生成動作が再開され、カレントリミット回路Ａ４１で再度の過電流判定が行われる。このとき、過電流状態が解消されていなければ、先述と同様、所定期間だけ、第１出力電圧ＶＤＣＯ１の生成動作が停止される。
【００８０】
このような状態が所定期間（１．５［ｍｓ］（Typ.））だけ継続すると、短絡保護機能（タイマーオフラッチ機能）が働いて、第１出力電圧ＶＤＣＯ１と第２出力電圧ＶＤＣＯ２の生成動作がいずれも停止される。ＤＣ／ＤＣコンバータ部Ａの出力動作を再開するためには、半導体装置１０に対して電源を再投入するか、或いは、ＣＳ端子を用いたシャットダウン動作を行えばよい。
【００８１】
なお、第２出力電圧ＶＤＣＯ２を生成する第２のＤＣ／ＤＣコンバータで過電流が生じた場合には、第２出力電圧ＶＤＣＯ２の生成動作が断続的に停止された後、最終的には、第１出力電圧ＶＤＣＯ１と第２出力電圧ＶＤＣＯ２の生成動作がいずれも停止される。
【００８２】
次に、ＬＥＤドライバ部Ｃの過電流検出動作について説明する。なお、カレントスイッチ部Ｄの過電流検出動作についても、ＬＥＤドライバ部Ｃと同様であるため、重複した説明は省略する。
【００８３】
図１０は、ＬＥＤドライバ部Ｃに内蔵されたカレントリミット回路Ｃ３の一構成例を示す回路図である。また、図１１は、ＬＥＤに対する出力電流ＩＬＥＤＯと出力電圧ＬＥＤＯとの関係を示す相関図である。
【００８４】
図１０に示すように、カレントリミット回路Ｃ３は、コンパレータＣ３ａ、Ｃ３ｂと、センス抵抗Ｃ３ｃと、直流電圧源Ｃ３ｄと、を有して成る。コンパレータＣ３ａは、センス抵抗Ｃ３ｃの両端電圧（出力電流ＩＬＥＤＯの大小に応じて変動する電圧信号）が所定値に達しているか否かを判定する手段であり、コンパレータＣ３ｂは、出力電圧ＬＥＤＯが所定値Ｖｔｈに達しているか否かを判定する手段である。
【００８５】
コントローラＣ１は、コンパレータＣ３ａの出力信号に基づいて、出力電流ＩＬＥＤＯが第１閾値ＩＬＩＭ１に達しているか否かを判断し、出力電流ＩＬＥＤＯが第１閾値ＩＬＩＭ１に達していなければ、出力電圧ＬＥＤＯを所定値（５．０［Ｖ］）に維持するように、トランジスタＣ２の導通度（オン抵抗）を制御する（図１１の定電圧制御期間Ｘを参照）。一方、出力電流ＩＬＥＤＯが第１閾値に達していると判断した場合、コントローラＣ１は、出力電流ＩＬＥＤＯを第１閾値ＩＬＩＭ１に維持するように、トランジスタＣ２の導通度（オン抵抗）を制御して、出力電圧ＬＥＤＯを低下させていく。
【００８６】
このとき、コントローラＣ１は、コンパレータＣ３ｂの出力信号に基づいて、出力電圧ＬＥＤＯが閾値電圧Ｖｔｈを下回っているか否かを判断し、出力電圧ＬＥＤＯが閾値電圧Ｖｔｈを下回っていなければ、引き続き、出力電流ＩＬＥＤＯを第１閾値ＩＬＩＭ１に維持するように、トランジスタＣ２の導通度（オン抵抗）を制御して、出力電圧ＬＥＤＯを低下させる（図１１の第１電流制限期間Ｙを参照）。一方、出力電圧ＬＥＤＯが閾値電圧Ｖｔｈを下回っていると判断した場合、コントローラＣ１は、出力電流ＩＬＥＤＯを第１閾値ＩＬＩＭ１よりも低い第２閾値ＩＬＩＭ２に維持するように、トランジスタＣ２の導通度（オン抵抗）を制御して、出力電圧ＬＥＤＯをさらに低下させていく（図１１の第２電流制限期間Ｚを参照）。
【００８７】
このように、２段階のカレントリミット動作を行うことにより、半導体装置１０の安全性を高めることが可能となる。なお、ＬＥＤＯ端子で過電流が検出された場合でも、その他の出力端子（ＶＤＣＯ１端子、ＶＤＣＯ２端子、及び、ＣＳＷＯ端子）については、通常動作が継続される。
【００８８】
次に、過電圧ミュート機能について説明する。
【００８９】
図１２は、過電圧ミュート機能を説明するためのタイミングチャートであり、上から順番に、電源端子（ＡＶＣＣ、ＰＶＣＣ）、ＶＤＣＯ１端子、ＶＤＣＯ２端子、ＣＳＷＯ端子、及び、ＬＥＤＯ端子の各電圧波形が示されている。
【００９０】
図１では明示していないが、半導体装置１０には、過電圧による半導体装置１０の誤動作を防止する手段として、過電圧ミュート回路が内蔵されている。図１２に示すように、電源電圧（ＡＶＣＣ、ＰＶＣＣ）が６．５［Ｖ］（Typ.）以上になると、過電圧ミュート機能が働き、ＤＣ／ＤＣコンバータ部Ａはスイッチングを停止する。これにより、過電圧による半導体装置１０の誤動作を防止することが可能となる。
【００９１】
次に、ＵＶＬＯ機能について説明する。
【００９２】
図１３は、ＵＶＬＯ機能を説明するためのタイミングチャートであり、上から順番に、電源端子（ＡＶＣＣ、ＰＶＣＣ）、ＶＤＣＯ１端子、ＶＤＣＯ２端子、ＣＳＷＯ端子、及び、ＬＥＤＯ端子の各電圧波形が示されている。
【００９３】
図１では明示していないが、半導体装置１０には、減電圧による半導体装置１０の誤動作を防止する手段として、ＵＶＬＯ回路が内蔵されている。図１３に示すように、電源電圧（ＡＶＣＣ、ＰＶＣＣ）が３．６５［Ｖ］（Typ.）以下（ＬＥＤドライバ部Ｃは３．７０［Ｖ］（Typ.）以下）になると、ＵＶＬＯ機能が働き、ＤＣ／ＤＣコンバータ部Ａはスイッチングを停止する。これにより、減電圧による半導体装置１０の誤動作を防止することが可能となる。なお、電源電圧（ＡＶＣＣ、ＰＶＣＣ）が３．７５［Ｖ］（Typ.）以上（ＬＥＤドライバ部Ｃは３．９０［Ｖ］（Typ.）以上）に戻ると、シャットダウンが解除されて、出力電圧の生成動作が再起動される。
【００９４】
次に、ＣＳ端子を用いたシャットダウン機能について説明する。
【００９５】
図１４は、ＣＳ端子を用いたシャットダウン機能を説明するためのタイミングチャートであり、上から順番に、ＣＳ端子、ＶＤＣＯ２端子、ＶＤＣＯ１端子、ＣＳＷＯ端子、及び、ＬＥＤＯ端子の各電圧波形が示されている。なお、図１４は、ＡＶＣＣ＝ＰＶＣＣ＝５［Ｖ］、ＣＳＷＯＮ＝５［Ｖ］、ＸＬＥＤＯＮ＝０［Ｖ］に設定されている場合の様子を示したものである。
【００９６】
図１４に示すように、ＣＳ端子がローレベルとされたときには、先述の保護機能（ＵＶＬＯ機能など）が動作したときと同様、ＤＣ／ＤＣコンバータ部Ａがスイッチングを停止する。また、ＬＥＤドライバ部Ｃやカレントスイッチ部Ｄの出力も０［Ｖ］となる。その後、ＣＳ端子がハイレベルとされたときには、シャットダウンが解除されて、各々の出力動作が再開される。
【００９７】
なお、上記のシャットダウンに際して、ＶＤＣＯ１端子及びＶＤＣＯ２端子の各端子電圧は、ＤＣ／ＤＣコンバータ部Ａの出力段を形成するローサイドスイッチ（トランジスタＡ６１、Ａ６２）のオン抵抗を介してディスチャージされる。また、ＣＳＷＯ端子及びＬＥＤＯ端子の各端子電圧は、半導体装置１０に内蔵された抵抗（図１には不図示）を介してディスチャージされる。
【００９８】
次に、サーマルシャットダウン機能について説明する。
【００９９】
図１では明示していないが、半導体装置１０には、その熱的破壊を防止する手段としてサーマルシャットダウン回路が内蔵されている。チップ温度がＴｊｍａｘ＝１７５［℃］（Typ.）に達すると、サーマルシャットダウン機能が働き、ＤＣ／ＤＣコンバータ部Ａはスイッチングを停止する。このような制御により、半導体装置１０を熱的暴走から保護することが可能となる。
【０１００】
なお、上記のサーマルシャットダウン時には、図１５に示すように、ＤＣ／ＤＣコンバータ部Ａの出力段を形成するハイサイドのトランジスタ（Ａ５１、Ａ５２）とローサイドのトランジスタ（Ａ６１、Ａ６２）がいずれもオフ状態とされ、ＶＤＣＯ１端子及びＶＤＣＯ２端子がいずれもハイインピーダンス状態とされる。すなわち、先述のＣＳ端子を用いたシャットダウン時と異なり、サーマルシャットダウン時には、ＶＤＣＯ１端子及びＣＤＣＯ２端子の各端子電圧がディスチャージされることなく維持される。従って、異常高温下でローサイドのトランジスタ（Ａ６１、Ａ６２）に電流が流れることはないので、素子の破壊やさらなる温度上昇を回避することが可能となる。なお、ＬＥＤＯ端子及びＣＳＷＯ端子の各端子電圧については、先述のＣＳ端子を用いたシャットダウン時と同様、半導体装置１０に内蔵された抵抗（図１には不図示）を介してディスチャージされる。
【０１０１】
次に、ＤＣ／ＤＣコンバータ部Ａの位相補償について説明する。
【０１０２】
半導体装置１０は、エラーアンプＡ１１、Ａ１２の位相補償を装置内部で行っており、インダクタＬ１、Ｌ２及び出力コンデンサＣＯ１、ＣＯ２については、安定動作を行うために推奨値（１．５［μＨ］、１０［μＦ］以上）を用いることが望ましい。入力コンデンサは、ＥＳＲの低い１０［μＦ］以上のセラミックコンデンサを使用することが望ましい。なお、重負荷時でも安定動作を行えるように、ＰＶＣＣ端子とＰＧＮＤ端子との間のバイパスコンデンサＣＢ１、ＣＢ２は、図１６に示すように、半導体装置１０から最小となる距離に配置することが望ましい。出力コンデンサＣＯ１、ＣＯ２としては、セラミックコンデンサを使用することが可能であり、これにより低ノイズ及び低リプルの電源を構成することができる。また、ＤＣ／ＤＣコンバータ部Ａの出力は、図５に示したように、できる限り出力コンデンサＣＯ１、ＣＯ２の両端から取り出すことが望ましい。
【０１０３】
次に、エラーアンプＡ１１、Ａ１２内部での位相補償について説明する。
【０１０４】
図１７は、エラーアンプＡ１１の一構成例（特に出力段周辺）を示す回路図である。なお、エラーアンプＡ１２は、エラーアンプＡ１１と同様の構成であるため、ここでは重複した説明を省略する。
【０１０５】
本構成例のエラーアンプＡ１１は、出力電圧帰還型の電流出力アンプであり、第１出力電圧ＶＤＣＯ１と基準電圧ＶＲＥＦが差動入力される入力段Ａ１１ａと、入力段Ａ１１ａからの電圧信号を電流信号に変換して出力する出力段Ａ１１ｂと、を有して成る。
【０１０６】
出力段Ａ１１ｂは、コレクタが入力段Ａ１１ａの出力端に接続されるｎｐｎ型バイポーラトランジスタＱ１と、ベースがトランジスタＱ１のベース及びコレクタに接続されるｎｐｎ型バイポーラトランジスタＱ２と、トランジスタＱ１のエミッタと接地端との間に接続される抵抗Ｒ１と、トランジスタＱ２のコレクタと電源端との間に接続される定電流源Ｉ１と、トランジスタＱ２のエミッタと接地端との間に接続されるブースト回路ＢＳＴとを有して成り、トランジスタＱ２のコレクタから電流信号を出力する構成とされている。なお、ブースト回路ＢＳＴは、抵抗ＲＢＳＴとコンデンサＣＢＳＴを並列接続して成る。
【０１０７】
このように、エラーアンプＡ１１の出力段Ａ１１ｂは、一対のトランジスタＱ１、Ｑ２から成るカレントミラー回路を用いて電流信号を出力する構成であり、これにブースト回路ＢＳＴが挿入された形となっている。
【０１０８】
ブースト回路ＢＳＴは、電流信号の周波数が低周波数領域であるときには、所定のインピーダンスを有する抵抗回路として機能し、電流信号の周波数が高周波数領域であるときには、そのインピーダンスが低下して、トランジスタＱ２のエミッタと接地端との間を交流的に短絡するバイパス回路として機能する。
【０１０９】
従って、電流信号の周波数が高周波数領域であるときには、トランジスタＱ１、Ｑ２から成るカレントミラー回路のミラー比が大きくなるので、エラーアンプＡ１１のゲインを高めることが可能となり、延いては、位相余裕（ゲインが０［ｄｂ］であるときの位相）を維持することが可能となる。
【０１１０】
図１８は、エラーアンプＡ１１の周波数特性を示す図であり、横軸は周波数、縦軸は位相とゲインを示している。なお、本図では、インダクタＬ１及び出力コンデンサＣＯ１の特性値を各々１．５［μＨ］、１０［μＦ］に設定した場合の周波数特性を示している。また、図中の実線は本発明（ブースト回路あり）の挙動を示すものであり、破線は従来構成（ブースト回路なし）の挙動を示すものである。
【０１１１】
図１８に示すように、本発明の構成であれば、インダクタＬ１及び出力コンデンサＣＯ１として特性値の小さい素子を用いた場合であっても、エラーアンプＡ１１の位相余裕を十分に維持することができるので、上記の特性値が多少ばらついても、ＤＣ／ＤＣコンバータを安定に動作させることが可能となる。また、エラーアンプＡ１１の出力端に接続する位相補償コンデンサの容量値を数［ｐＦ］まで小さくすることもできるため、これを半導体装置１０に内蔵することが可能となる。
【０１１２】
次に、動作周波数の安定化技術について説明する。
【０１１３】
周囲温度や電源電圧の変動に伴って、ＤＣ／ＤＣコンバータ部Ａの動作周波数が所望の設定値（３［ＭＨｚ］）から大きく変動してしまうと、先述の位相補償に影響を及ぼし、出力リプルが増大してしまう。そこで、半導体装置１０では、発振器Ａ８の発振周波数を決定する定電流Ｉｃの温度特性並びに電源電圧特性をいずれもフラットとするように、定電流源の回路構成に工夫を凝らしている。
【０１１４】
図１９は、定電流源の一構成例を示す回路図である。
【０１１５】
本図に示すように、本構成例の定電流源は、ｐｎｐ型バイポーラトランジスタトランジスタＱａ、Ｑｂ、Ｑｃと、ｎｐｎ型バイポーラトランジスタＱｄ、Ｑｅとを有して成る。
【０１１６】
トランジスタＱａ、Ｑｂ、Ｑｃのエミッタは、それぞれ、抵抗Ｒａ、Ｒｂ、Ｒｃを介して、バンドギャップ電圧ＶＢＧの印加端に接続されている。トランジスタＱａ、Ｑｂ、Ｑｃのベースは、いずれもトランジスタＱｂのコレクタに接続されている。トランジスタＱａのコレクタは、トランジスタＱｄのコレクタに接続されている。トランジスタＱｂのコレクタは、トランジスタＱｅのコレクタに接続されている。トランジスタＱｅのコレクタは、発振器Ａ８の定電流入力端に接続されている。トランジスタＱｄ、Ｑｅのベースは、いずれもトランジスタＱｄのコレクタに接続されている。トランジスタＱｄのエミッタは接地端に接続されている。トランジスタＱｅのエミッタは、抵抗Ｒｅを介して接地端に接続されている。
【０１１７】
上記したように、本構成例の定電流源は、定電流Ｉｃの電源電圧特性をフラットとするために、バンドギャップ電源回路で生成されたバンドギャップ電圧ＶＢＧを駆動電圧として用いている。
【０１１８】
また、本構成例の定電流源は、トランジスタＱｄのベース・エミッタ間降下電圧Ｖｆの温度特性と、抵抗Ｒｅの温度特性を互いに相殺させることで、定電流Ｉｃの温度特性をフラットとしている。
【０１１９】
このような定電流源を用いることにより、図２０で示すように、ＤＣ／ＤＣコンバータ部Ａの動作周波数を所望の設定値（３［ＭＨｚ］）に維持することが可能となる。
【０１２０】
次に、ＤＣ／ＤＣコンバータ部Ａの特性向上について説明する。
【０１２１】
ＤＣ／ＤＣコンバータ部Ａの動作周波数が高速であるほど、出力端に接続されるインダクタＬ１、Ｌ２や出力コンデンサＣＯ１、ＣＯ２の特性値を小さくしても、図２１に示すように、出力リプルを小さく抑えることができる。一方、ＤＣ／ＤＣコンバータ部Ａの動作周波数を高速にすると、スイッチング損失が大きくなり、変換効率が低下してしまう。
【０１２２】
そこで、ＤＣ／ＤＣコンバータ部Ａでは、動作周波数を従来の１．５［ＭＨｚ］から３［ＭＨｚ］まで高めた上で、その変換効率を低下させない工夫を凝らしている。
【０１２３】
まず、トランジスタＡ５１、Ａ６１、及び、トランジスタＡ５２、Ａ６２を同時オフさせる期間（デッドタイム）の最適化を行い、スイッチング損失の低減を行っている。
【０１２４】
動作周波数を３［ＭＨｚ］に設定した場合、ＰＷＭ信号の周期は、３３３．３［ｎｓ］となり、ＰＷＭ信号の最小パルス幅は、６０［ｎｓ］前後（最小デューティ２０％）となる。従って、ＰＷＭ信号のデッドタイムとしては、５〜１０［ｎｓ］という極めて短い時間を正確に設定しなければならない。
【０１２５】
なお、従来構成では、抵抗とコンデンサから成るＲＣ時定数回路を用いて、デッドタイムを設定していたが、このような構成では、素子ばらつきの影響が大きいため、デッドタイムを正確に設定することができない。
【０１２６】
そこで、本発明では、素子ディレイ（トランジスタから成るインバータの論理反転遅延時間）を用いて、ＰＷＭ信号のデッドタイムを設定する構成とされている。このような構成とすることにより、ＲＣ時定数回路を用いる従来構成に比べて、ＰＷＭ信号のデッドタイムを正確に設定することができるので、ＤＣ／ＤＣコンバータ部Ａのスイッチング損失を低減することが可能となる。
【０１２７】
図２２は、負荷電流と変換効率の相関関係を示す図である。本図に示すように、半導体装置１０であれば、ＤＣ／ＤＣコンバータ部Ａの動作周波数を３［ＭＨｚ］に設定し、インダクタＬ１、Ｌ２や出力コンデンサＣＯ１、ＣＯ２の特性値を小さく設定しても、十分高い効率（特に負荷電流として数百［ｍＡ］を流す高負荷領域における効率）を得ることが可能となる。
【０１２８】
また、ＰＷＭ信号のデッドタイムを合わせ込む過程で、トランジスタＡ５１、Ａ６１、及び、トランジスタＡ５２、Ａ６２のゲートに付随する寄生コンデンサの容量値を見積もることができたため、これに応じてドライバの電流能力を調整し、スルーレートの最適化を行っている。このような調整により、出力スパイクノイズの低減（図２３の例では、第１出力電圧ＶＤＣＯ１について、ｐｐ値＝２０［ｍＶ］程度まで低減）や、出力負荷応答の改善（図２４の例では、第１出力電圧ＶＤＣＯ１について、ΔＶ＝２５［ｍＶ］程度に改善）を実現することが可能となる。
【０１２９】
なお、上記の実施形態では、ＤＶＤドライブやＣＤドライブなど、光ディスクドライブ用途向けのシステム電源ＬＳＩに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の電源装置にも広く適用することが可能である。
【０１３０】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【０１３１】
本発明は、例えば、ＤＶＤドライブやＣＤドライブなど、光ディスクドライブ用途向けのシステム電源ＬＳＩに好適な技術である。
【図面の簡単な説明】
【０１３２】
【図１】は、本発明に係る半導体装置の一実施形態を示すブロック図である。
【図２】は、半導体装置１０の外形寸法図である。
【図３】は、外部端子のピン番号、端子名、及び、機能を示した対応表である。
【図４】は、外部端子のピン番号、端子名、等価回路、及び、機能を示した対応表である。
【図５】は、外部端子の端子処理を説明するための応用回路図である。
【図６】は、半導体装置１０の電気的特性を示す表である。
【図７】は、リセット部Ｂの起動動作を説明するためのタイミングチャートである。
【図８】は、出力電圧の起動波形を示すタイミングチャートである。
【図９】は、ＤＣ／ＤＣコンバータ部Ａの過電流検出動作を説明するためのタイミングチャートである。
【図１０】は、ＬＥＤドライバ部Ｃに内蔵されたカレントリミット回路Ｃ３の一構成例を示す回路図である。
【図１１】は、出力電流ＩＬＥＤＯと出力電圧ＬＥＤＯの関係を示す相関図である。
【図１２】は、過電圧ミュート機能を説明するためのタイミングチャートである。
【図１３】は、ＵＶＬＯ機能を説明するためのタイミングチャートである。
【図１４】は、ＣＳ端子を用いたシャットダウン機能を説明するためのタイミングチャートである。
【図１５】は、サーマルシャットダウン時のスイッチング状態を示す回路図である。
【図１６】は、バイパスコンデンサＣＢ１、ＣＢ２の一配置例を示す模式図である。
【図１７】は、エラーアンプの一構成例（特に出力段周辺）を示す回路図である。
【図１８】は、エラーアンプＡ１１の周波数特性を示す図である。
【図１９】は、定電流源の一構成例を示す回路図である。
【図２０】は、動作周波数の温度特性を示す図である。
【図２１】は、ＤＣ／ＤＣコンバータ部Ａの出力リプルを示す図である。
【図２２】は、負荷電流と変換効率の相関関係を示す図である。
【図２３】は、ＤＣ／ＤＣコンバータ部Ａの出力スパイクノイズを示す図である。
【図２４】は、ＤＣ／ＤＣコンバータ部Ａの出力負荷応答を示す図である。
【符号の説明】
【０１３３】
１０    半導体装置（システム電源ＬＳＩ）
Ａ    ＤＣ／ＤＣコンバータ部
Ａ１１、Ａ１２    エラーアンプ
Ａ１１ａ    入力段
Ａ１１ｂ    出力段
Ａ２１、Ａ２２    ＰＷＭコンパレータ
Ａ３１、Ａ３２    コントロールドライバ
Ａ４１、Ａ４２    カレントリミット回路
Ａ５１、Ａ５２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ａ６１、Ａ６２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ａ７    基準電圧生成回路
Ａ８    発振器
Ａ９    ソフトスタート回路
Ｂ    リセット部
Ｂ１    リセット制御回路
Ｂ２    論理和演算器
Ｂ３    ｎｐｎ型バイポーラトランジスタ
Ｃ    ＬＥＤドライバ部
Ｃ１    コントローラ
Ｃ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｃ３    カレントリミット回路
Ｃ３ａ、Ｃ３ｂ    コンパレータ
Ｃ３ｃ    センス抵抗
Ｃ３ｄ    直流電圧源
Ｄ    カレントスイッチ部
Ｄ１    コントローラ
Ｄ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｄ３    カレントリミット回路
Ｌ１、Ｌ２    インダクタ
ＣＯ１、ＣＯ２    出力コンデンサ
ＣＢ１、ＣＢ２    バイパスコンデンサ
Ｑ１、Ｑ２    ｎｐｎ型バイポーラトランジスタ
Ｒ１    抵抗
Ｉ１    定電流源
ＢＳＴ    ブースト回路
ＲＢＳＴ    抵抗
ＣＢＳＴ    コンデンサ
Ｑａ、Ｑｂ、Ｑｃ    ｐｎｐ型バイポーラトランジスタ
Ｑｄ、Ｑｅ    ｎｐｎ型バイポーラトランジスタ
Ｒａ、Ｒｂ、Ｒｃ、Ｒｅ    抵抗
【図１】
0005118940.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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