(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に配置されたフィールド絶縁膜と、
前記フィールド絶縁膜の表面に選択的に配置された第１の多結晶シリコン膜と、
前記第１の多結晶シリコン膜の上に第１の酸化膜を介して配置された抵抗領域および前記第１の多結晶シリコン膜の両側の前記フィールド絶縁膜の上に第１の酸化膜を介して配置された、前記抵抗領域の両端に連なる電極引き出し領域を有する第２の多結晶シリコン膜からなる抵抗体とからなる半導体装置であって、
前記抵抗領域の下面は前記電極引き出し領域の下面に対して凸となるよう前記第１の多結晶シリコン膜の厚み分の高低差を有するとともに、前記抵抗領域の厚みは、前記第２の多結晶シリコン膜からなる前記電極引き出し領域の厚みより薄い半導体装置。
【請求項２】
前記第１の多結晶シリコン膜は、前記抵抗領域の下のみに配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
多結晶シリコン膜からなる抵抗体を有する半導体装置の製造方法であって、
フィールド絶縁膜上に第１の多結晶シリコン膜を形成する工程と、
後に抵抗体の高抵抗となる領域下の第１の多結晶シリコン膜を残すようにパターニングして凸形状を形成する工程と、
前記第１の多結晶シリコン膜と前記フィールド絶縁膜上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜に不純物を導入する工程と、
前記第２の多結晶シリコン膜を前記凸形状の上が抵抗体の抵抗領域となるようにパターニングする工程と、
前記第２の多結晶シリコン膜上に第２の酸化膜を形成する工程と、
前記第２の酸化膜上に第３の酸化膜を形成する工程と、
前記第３の酸化膜の表面から前記第２の多結晶シリコン膜の前記抵抗領域の表面の一部までを削除して平坦にする工程とからなる半導体装置の製造方法。
【請求項４】
前記第３の酸化膜の表面から前記第２の多結晶シリコン膜の前記抵抗領域の表面の一部までを削除して平坦にする前記工程はエッチバック法による工程である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３の酸化膜の表面から前記第２の多結晶シリコン膜の前記抵抗領域の表面の一部までを削除して平坦にする前記工程はＣＭＰ法による工程である請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多結晶シリコン膜で構成された小面積で高抵抗な抵抗体を有する半導体装置に関する。
【背景技術】
【０００２】
アナログ半導体装置において、抵抗体は重要な素子として多用されている。抵抗体を多結晶シリコン膜で構成する場合、小さい面積で所望の抵抗値を得るために抵抗体の幅を最小にし、かつ薄膜化することが必要となる。しかし、抵抗体の幅は加工精度によって制限されてしまう。また、薄膜化した場合には電極引き出し領域にコンタクトを開口する際のエッチングにおいて多結晶シリコン膜を突き抜けてエッチングしてしまう問題が生じる。
【０００３】
その対策として図１５に示すように、半導体基板１０１上にフィールド絶縁膜２０１を形成し、その上の抵抗部分は薄膜化した第２の多結晶シリコン膜３０３で構成する。そして、コンタクトを開口する部分には厚い第１の多結晶シリコン膜３０２とその上の酸化膜２０６を第２の多結晶シリコン膜３０３の下に配して突き抜けが生じないようにする方法がある。（例えば、特許文献１参照）
従来のその他の方法として、多結晶シリコン膜の抵抗体となる領域を熱酸化して薄膜化することで高抵抗化し、電極引き出し領域の多結晶シリコン膜は薄膜化させないことでコンタクト開口時の突き抜けを防止する方法がある。（例えば、特許文献２参照）
【特許文献１】特開平６−６９２０７号公報
【特許文献２】特開２００４−１４００６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された発明では、第２の多結晶シリコン膜と第１の多結晶シリコン膜との電気的結合は、第１の多結晶シリコン膜側面での第２の多結晶シリコン膜との接触により行われるが、第１の多結晶シリコン膜のエッチング時にその側壁に形成されるポリマーないし反応生成物を十分に除去するとともに、第２の多結晶シリコン膜被着前の自然酸化膜除去も十分に行われていないと、良好な電気的結合が得られないという問題を有している。
【０００５】
また、特許文献２に記載された発明では、抵抗体となる多結晶シリコン膜を薄膜化する際に熱酸化を用いているため、抵抗体と同一半導体基板上に例えばゲート電極にボロンなどＰ型の不純物を添加した多結晶シリコン膜を用いたトランジスタを形成する場合、ゲート電極形成後に熱酸化を行うことで多結晶シリコン膜内の不純物がトランジスタのチャネル領域へと再拡散してしまい、トランジスタの閾値電圧を変動させ、不安定にさせてしまうという問題を有している。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明は以下の手段を用いた。
（１）下地絶縁膜の上に配置された、抵抗領域および前記抵抗領域の両端に配置された電極引き出し領域とを有する多結晶シリコン膜からなる抵抗体であって、前記下地絶縁膜の前記抵抗領域の下に位置する部分は前記下地絶縁膜の前記電極引き出し領域の下に位置する部分に対して凸となるよう高低差を有し、前記抵抗領域の厚みは前記電極引き出し領域の厚みより薄くなるように前記多結晶シリコン膜の表面側から加工されている抵抗体を有する半導体装置とした。
（２）  前記多結晶シリコン膜からなる抵抗体は、第２の多結晶シリコン膜によって形成され、前記下地絶縁膜の高低差は前記下地絶縁膜の下に位置する第１の多結晶シリコン膜によって形成された半導体装置とした。
（３）前記下地絶縁膜の高低差は酸化膜によって形成された半導体装置とした。
（４）前記多結晶シリコン膜からなる抵抗体は第２の多結晶シリコン膜によって形成され、前記下地絶縁膜の高低差は前記下地絶縁膜の下に位置する第１の多結晶シリコン膜によって形成された半導体装置の製造方法において、
半導体基板上の下地絶縁膜に凸形状を形成する工程と、
前記下地絶縁膜上に第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜に不純物を導入する工程と、
前記第２の多結晶シリコン膜をパターニングする工程と、
前記第２の多結晶シリコン膜上に第２の酸化膜を形成する工程と、
前記第２の酸化膜上にSOG膜を形成する工程と、
前記第２の酸化膜と前記SOG膜と前記第２の多結晶シリコン膜の一部を削除する工程からなることを特徴とする半導体装置の製造方法とした。
（５）前記多結晶シリコン膜からなる抵抗体は第２の多結晶シリコン膜によって形成され、前記下地絶縁膜の高低差は前記下地絶縁膜の下に位置する第１の多結晶シリコン膜によって形成された半導体装置の下地絶縁膜に凸形状を形成する工程において、
フィールド絶縁膜上に第１の多結晶シリコン膜を形成する工程と、
後に抵抗体の高抵抗となる領域下の第１の多結晶シリコン膜を残すようにパターニングする工程と、
第１の酸化膜を形成する工程を含む半導体装置の製造方法とした。
（６）前記多結晶シリコン膜からなる抵抗体は第２の多結晶シリコン膜によって形成され、前記下地絶縁膜の高低差は前記下地絶縁膜の下に位置する第１の多結晶シリコン膜によって形成された半導体装置の第２の多結晶シリコン膜を形成する工程において、前記第２の多結晶シリコン膜の形成時における膜厚が100nmから200nmの範囲であることを特徴とする半導体装置の製造方法とした。
（７）前記多結晶シリコン膜からなる抵抗体は第２の多結晶シリコン膜によって形成され、前記下地絶縁膜の高低差は前記下地絶縁膜の下に位置する第１の多結晶シリコン膜によって形成された半導体装置の下地絶縁膜に凸形状を形成する工程における第１の多結晶シリコン膜を形成する工程において、前記第１の多結晶シリコン膜の形成時における膜厚が300nmから400nmの範囲であることを特徴とする半導体装置の製造方法とした。
（８）前記下地絶縁膜の高低差は酸化膜によって形成された多結晶シリコン膜からなる抵抗体を有する半導体装置の製造方法において、
半導体基板上の下地絶縁膜に凸形状を形成する工程と、
前記下地絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に不純物を導入する工程と、
前記多結晶シリコン膜をパターニングする工程と、
前記多結晶シリコン膜上に酸化膜を形成する工程と、
前記酸化膜上にSOG膜を形成する工程と、
前記酸化膜と前記SOG膜と前記多結晶シリコン膜の一部を削除する工程からなることを特徴とする半導体装置の製造方法とした。
（９）前記下地絶縁膜の高低差は酸化膜によって形成された多結晶シリコン膜からなる抵抗体を有する半導体装置の半導体基板上の下地絶縁膜に凸形状を形成する工程において、
フィールド絶縁膜上に第１の酸化膜を形成する工程と、
後に抵抗体の高抵抗となる領域下の酸化膜を残すようにパターニングする工程とからなることを特徴とする半導体装置の製造方法とした。
（１０）前記下地絶縁膜の高低差は酸化膜によって形成された多結晶シリコン膜からなる抵抗体を有する半導体装置の下地絶縁膜に凸形状を形成する工程におけるフィールド絶縁膜上に第１の酸化膜を形成する工程において、前記第１の酸化膜の形成時における膜厚が100nmから400nmの範囲であることを特徴とする半導体装置の製造方法とした。
（１１）前記多結晶シリコン膜からなる抵抗体は第２の多結晶シリコン膜によって形成され、前記下地絶縁膜の高低差は前記下地絶縁膜の下に位置する第１の多結晶シリコン膜によって形成された半導体装置、もしくは前記下地絶縁膜の高低差は酸化膜によって形成された多結晶シリコン膜からなる抵抗体を有する半導体装置の抵抗体となる多結晶シリコン膜に不純物を導入する工程において、多結晶シリコン膜に導入する不純物は1×1014/cm2からの5×1015/cm2程度の範囲であることを特徴する半導体装置の製造方法とした。
（１２）前記下地絶縁膜の高低差は酸化膜によって形成された多結晶シリコン膜からなる抵抗体を有する半導体装置の多結晶シリコン膜を形成する工程において、前記多結晶シリコン膜の形成時の膜厚が100nmから400nmの範囲であることを特徴とする半導体装置の製造方法とした。
（１３）前記多結晶シリコン膜からなる抵抗体は第２の多結晶シリコン膜によって形成され、前記下地絶縁膜の高低差は前記下地絶縁膜の下に位置する第１の多結晶シリコン膜によって形成された半導体装置もしくは、前記下地絶縁膜の高低差は酸化膜によって形成された多結晶シリコン膜からなる抵抗体を有する半導体装置の多結晶シリコン膜からなる抵抗体における抵抗領域の最終的な膜厚が10nmから100nmの範囲であることを特徴とする半導体装置とした。
（１４）２個以上の抵抗体により構成され、各抵抗体にヒューズ素子が並列に接続されており、ヒューズ素子を切断することで抵抗体によって分割された電圧出力を調整できるブリーダー抵抗回路を備えた半導体装置において、抵抗体が下地絶縁膜の上に配置された、抵抗領域および前記抵抗領域の両端に配置された電極引き出し領域とを有する多結晶シリコン膜からなる抵抗体であって、前記下地絶縁膜の前記抵抗領域の下に位置する部分は前記下地絶縁膜の前記電極引き出し領域の下に位置する部分に対して凸となるよう高低差を有し、前記抵抗領域の厚みは前記電極引き出し領域の厚みより薄くなるように前記多結晶シリコン膜の表面側から研磨されている抵抗体によって構成されていることを特徴とする半導体装置とした。
【発明の効果】
【０００７】
本発明は、多結晶シリコン膜で構成された高精度な抵抗体を有する半導体装置とその製造方法において、抵抗領域となる多結晶シリコン膜の下地絶縁膜の形状を凸形状とし、選択的に抵抗体となる多結晶シリコン膜を薄膜化し、電極引き出し領域は厚いままとすることで、コンタクトの突き抜けがなく高精度、高抵抗でかつ温度係数が良好である抵抗体を有する半導体装置とその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明による半導体装置の最良の形態について図面を用いて詳細に説明を行う。
【実施例１】
【０００９】
図１から図７に本発明の第一の実施例である半導体装置とその製造方法を示す。
【００１０】
図１は半導体基板１０１に素子分離領域であるフィールド絶縁膜２０１を形成し、その後CVD法(Chemical Vapor Deposition)により第１の多結晶シリコン膜３０２を堆積させた様子を示している。多結晶シリコン膜の膜厚は300nmから400nm程度と比較的厚くする。図１に示す多結晶シリコン膜が半導体基板１０１上の他の領域に形成するMOSトランジスタのゲート電極や配線を兼ねる場合には、例えばイオン注入法や固層拡散法を用いて第１の多結晶シリコン膜３０２に不純物を導入する。
【００１１】
次に、図２に示すように、フォトリソグラフィー法により後に抵抗体の抵抗領域の下地となる部分以外の第１の多結晶シリコン膜３０２を抵抗体の周囲においては開口するようにフォトレジスト４０１をパターニングする。その後、フォトレジスト４０１をマスクとして、第１の多結晶シリコン膜３０２をエッチングし、フォトレジスト４０１を除去した後、例えば電気炉中での熱酸化により下地絶縁膜となる第１の酸化膜２０２を形成する。この工程においては、第１の酸化膜２０２はCVD法により形成することも可能である。
【００１２】
以上の工程により、図３に示すように後に抵抗体の高抵抗部分が形成される領域がその他の領域に対して凸形状となる構造を得る。
【００１３】
次に、図４に示すように第２の多結晶シリコン膜３０３をCVD法により堆積し、その後例えば電気炉での熱酸化、またはCVD法より第２の酸化膜２０３を形成し、第２の多結晶シリコン膜３０３にイオン注入法を用いて不純物の導入を行う。第２の多結晶シリコン膜３０３の膜厚は100nmから400nm、より好ましくは100nmから200nmとし、不純物としては抵抗体をN型とする場合は砒素またはリンなどを用い、P型とする場合はボロンまたはBF2などを用いる。ドーズ量は1×1014/cm2からの5×1015/cm2程度の範囲とする。この工程において、図４に示す電極引き出し領域４０３はコンタクト抵抗を小さくするため不純物濃度を高濃度とし、抵抗領域４０２は高シート抵抗とするため不純物濃度を低くする必要がある場合、第２の多結晶シリコン膜３０３を堆積し、その上に第２の酸化膜２０３を形成した後、低濃度の不純物を第２の多結晶シリコン膜３０３全域に導入し、その後リソグラフィー法により電極引き出し領域４０３が開口するようにフォトレジストをパターニングし、そのフォトレジストをマスクとして電極引き出し領域４０３に高濃度の不純物を導入する。このとき必ずしも第２の酸化膜２０３は形成しなくてもよい
その後、第２の酸化膜２０３を除去し、フォトリソグラフィー法により第２の多結晶シリコン膜の抵抗体となる領域以外を開口するようにフォトレジスト４０１をパターニングし、フォトレジスト４０１をマスクとして第２の多結晶シリコン膜３０３をエッチングし、図５に示した構造を得る。
【００１４】
次に、フォトレジスト４０１を除去したあと、エッチバック法を用いるために、例えばCVD法によりTEOS系酸化膜２０４を堆積し、さらにTEOS系酸化膜２０４上にSOG膜２０５を形成することで図６に示すように第２の多結晶シリコン膜３０３上の表面を平坦化させてから、エッチングを行う。このときエッチバック後の上平面が平坦となるように、SOG膜２０５、TEOS系酸化膜２０４、第２の多結晶シリコン膜３０３のエッチングレートを調整してエッチングを行う。抵抗領域４０２を形成する第２の多結晶シリコン膜３０３の膜厚が所望の膜厚になるまでエッチングを行う。抵抗領域４０２となる第２の多結晶シリコン膜３０３の最終的な膜厚は堆積した膜厚にもよるが10nmから90nm程度とする。第２の多結晶シリコン膜３０３のパターニング後にエッチバック法を行うことによって、本抵抗体や本抵抗体が形成される前の工程により生じた段差などを平坦化させる効果もある。
【００１５】
以上の工程を経て、図７に示すように半導体基板１０１上に形成されたフィールド絶縁膜２０１上には、抵抗体の抵抗領域４０２となる領域の下に第１の多結晶シリコン膜３０２が形成され、その上に第１の酸化膜２０２を介して、電極引き出し領域４０３に比べて抵抗領域４０２の膜厚が薄い第２の多結晶シリコン膜３０３からなる抵抗体の構造を得る。電極引き出し領域４０３の膜厚が厚いためコンタクト開口時の突き抜けの問題が生じず、一方、抵抗領域４０２は薄膜化しているため高精度、高抵抗かつ温度特性も良好な構造、特性を持った抵抗体とすることが可能であり、抵抗体単体だけではなく２個以上の抵抗体により構成され、各抵抗体にヒューズ素子が並列に接続されており、ヒューズ素子をレーザートリミングなどに切断することで抵抗体により分割された電圧出力を調整できるブリーダー抵抗回路を備えた半導体装置の抵抗体としても使用可能である。また本抵抗体とコンタクト開口部とは連続体であり、また不純物が再拡散をするほどの熱処理工程が存在しないため、従来の製造方法で生じる種々の問題が発生することはない。
【００１６】
本実施例においては図６に示される構造から図７に示される構造にするための製造方法として、エッチングによるエッチバック法を用いたが、これ以外にもＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨することで平坦化し図７の構造を得ることも容易である。
【実施例２】
【００１７】
次に図８から図１４に本発明の第二の実施例である半導体装置とその製造方法を示す。
【００１８】
図８に示すように、半導体基板１０１に素子分離領域であるフィールド絶縁膜２０１を形成し、その後CVD法(Chemical Vapor Deposition)により下地絶縁膜となる第１の酸化膜２０２を100nmから400nm程度の膜厚となるように堆積させ、フォトリソグラフィー法により後に抵抗体の抵抗領域の下地となる部分以外の第１の酸化膜２０２を開口するようにフォトレジスト４０１をパターニングする。その後、フォトレジスト４０１をマスクとして、第１の酸化膜２０２をエッチングし、フォトレジスト４０１を除去した様子を図９に示す。
【００１９】
以上の工程により、後に抵抗体の高抵抗部分が形成される領域がその他の領域に対して凸形状となる構造を得る。
【００２０】
次に図１０に示すように多結晶シリコン膜３０１をCVD法により堆積し、その後例えば電気炉での熱酸化、またはCVD法より第２の酸化膜２０３を形成し、多結晶シリコン膜３０１にイオン注入法を用いて不純物の導入を行う。多結晶シリコン膜３０１の膜厚は100nmから400nmとし、不純物としては抵抗体をN型とする場合は砒素またはリンなどを用い、Ｐ型とする場合はボロンまたはBF2などを用いる。導入量は1×1014/cm2から5×1015/cm2程度の範囲とする。このとき図１０に示す電極引き出し領域４０３はコンタクト抵抗を小さくするため不純物濃度を高濃度とし、抵抗領域４０２は高抵抗とするため不純物濃度を低くする必要がある場合、多結晶シリコン膜３０１を堆積し、その上に犠牲酸化膜２０３を形成した後、低濃度の不純物を多結晶シリコン膜３０１全域に導入し、その後リソグラフィー法により電極引き出し領域４０３が開口するようにフォトレジストをパターニングし、そのフォトレジストをマスクとして電極引き出し領域４０３に高濃度の不純物を導入する。このとき必ずしも第２の酸化膜２０３は形成しなくてもよい。
【００２１】
上記までの説明において、多結晶シリコン膜３０１の膜厚は100nmから400nmとしたが、図１４に示すように半導体基板１０１上の抵抗体領域４０４以外に多結晶シリコン膜３０１からなるMOSトランジスタのゲート電極４０５を形成する場合や、多結晶シリコン膜３０１からなる配線４０６を形成する場合は、ゲート電極４０５および配線４０６を低抵抗とするために400nm程度と比較的厚くする。このような場合には、同一の多結晶シリコン膜でMOSトランジスタのゲート電極、配線、抵抗体を形成することが可能である。また、MOSトランジスタのゲート電極や配線を第１の多結晶シリコン膜によって形成し、抵抗体を第2の多結晶シリコン膜で形成する場合は、抵抗体となる第2の多結晶シリコン膜の膜厚は100nmから200nm程度でも良い。
【００２２】
その後犠牲酸化膜２０３を除去し、フォトリソグラフィー法により多結晶シリコン膜３０１の抵抗体となる領域以外を開口するようにフォトレジスト４０１をパターニングし、フォトレジスト４０１をマスクとして多結晶シリコン膜３０１をエッチングし、図１１を得る。次にフォトレジスト４０１を除去したあと、エッチバック法を用いて、例えばCVD法によりTEOS系酸化膜２０４を堆積し、さらにTEOS系酸化膜２０４上にSOG膜２０５を形成することで図１２に示すように多結晶シリコン膜３０１上の表面を平坦化させ、エッチングを行う。このときSOG膜２０５、TEOS系酸化膜２０４、多結晶シリコン膜３０１が最終的に平坦化されるようにエッチングを行い、抵抗領域４０２の多結晶シリコン膜３０１の膜厚が所望の膜厚になるまでエッチングを行う。最終的な抵抗領域４０２の多結晶シリコン膜３０１の膜厚は堆積した膜厚にもよるが10nmから90nm程度とする。多結晶シリコン膜３０１のパターニング後にエッチバック法を行うことによって、本抵抗体や本抵抗体が形成される前の工程により生じた段差などを平坦化させる効果もある。
【００２３】
このとき、図１４に示すように多結晶シリコン膜３０１によってMOSトランジスタのゲート電極４０５を形成し、多結晶シリコン膜３０１をパターニングした後に、MOSトランジスタのソース・ドレイン４０７を形成する場合において、例えばイオン注入法を用いて不純物を半導体基板１０１上に導入するとしたとき、半導体基板１０１上に残されているTEOS系酸化膜２０４やSOG膜２０５の膜厚が厚く、導入する不純物が半導体基板上１０１に達さない可能性もある。この場合は、TEOS系酸化膜２０４やSOG膜２０５は除去してもかまわない。
【００２４】
以上の工程を経て、図１３に示すように半導体基板１０１上に形成されたフィールド絶縁膜２０１上には、抵抗体の抵抗領域４０２となる領域の下に酸化膜２０２が形成され、電極引き出し領域４０３に比べて抵抗領域４０２の膜厚が薄い多結晶シリコン膜３０１からなる抵抗体の構造を得る。電極引き出し領域４０３の膜厚が厚いためコンタクト開口時の突き抜けの問題が生じず、抵抗領域４０２は薄膜化しているため高精度、高抵抗かつ温度特性も良好な構造、特性を持った抵抗体とすることが可能であり、抵抗体単体だけではなく２個以上の抵抗体により構成され、各抵抗体にヒューズ素子が並列に接続されており、ヒューズ素子をレーザートリミングなどに切断することで抵抗体により分割された電圧出力を調整できるブリーダー抵抗回路を備えた半導体装置の抵抗体としても使用可能である。また本抵抗体とコンタクト開口部とは連続体であり、また再拡散をするほどの熱処理工程を必要としないため、従来の製造方法で生じる種々の問題が発生することはない。また、同一の半導体基板上に形成されるMOSトランジスタのゲート電極や配線も、同一の多結晶シリコン膜によって形成することも可能なため、製造の工程数を抑制することもできる。
【００２５】
本実施例においては図１２に示される構造から図１３に示される構造にするための製造方法として、エッチングによるエッチバック法を用いたが、これ以外にもＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨することで平坦化し図１３の構造を得ることも容易である。
【図面の簡単な説明】
【００２６】
【図１】本発明による半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図２】本発明による半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図３】本発明による半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図４】本発明による半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図５】本発明による半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図６】本発明による半導体装置の製造方法の第一の実施例を示す模式的断面図。
【図７】本発明による半導体装置の第一の実施例を示す模式的断面図。
【図８】本発明による半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図９】本発明による半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図１０】本発明による半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図１１】本発明による半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図１２】本発明による半導体装置の製造方法の第二の実施例を示す模式的断面図。
【図１３】本発明による半導体装置の第二の実施例を示す模式的断面図。
【図１４】本発明による半導体装置の第二の実施例を示す模式的断面図。
【図１５】従来の半導体装置を示す模式的断面図。
【符号の説明】
【００２７】
１０１  半導体基板
２０１  フィールド絶縁膜
２０２  第１の酸化膜
２０３  第２の酸化膜
２０４  TEOS系酸化膜
２０５  SOG膜
２０６  酸化膜
３０１  多結晶シリコン膜
３０２  第１の多結晶シリコン膜
３０３  第２の多結晶シリコン膜
４０１  フォトレジスト
４０２  抵抗領域
４０３  電極引き出し領域
４０４  抵抗体領域
４０５  ゲート電極
４０６  配線
４０７  ソース・ドレイン
【図１】
0005133569.tif 000002
【図２】
0005133569.tif 000003
【図３】
0005133569.tif 000004
【図４】
0005133569.tif 000005
【図５】
0005133569.tif 000006
【図６】
0005133569.tif 000007
【図７】
0005133569.tif 000008
【図８】
0005133569.tif 000009
【図９】
0005133569.tif 000010
【図１０】
0005133569.tif 000011
【図１１】
0005133569.tif 000012
【図１２】
0005133569.tif 000013
【図１３】
0005133569.tif 000014
【図１４】
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【図１５】
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