(57)【特許請求の範囲】
【請求項１】
バンドギャップ基準電圧を生成する複数のバンドギャップ基準回路と、
前記バンドギャップ基準回路の動作状態に応じて、バンドギャップ基準電圧を出力するバンドギャップ基準回路の切り替えを制御する制御装置とを備えた基準電源装置。
【請求項２】
バンドギャップ基準回路から入力したバンドギャップ基準電圧を基準電流に変換する変換処理部を備え、
制御装置は、前記変換処理部からの基準電流の有無に基づいて前記バンドギャップ基準回路の動作状態を判定することを特徴とする請求項１記載の基準電源装置。
【請求項３】
バンドギャップ基準回路ごとに設けられ、対応するバンドギャップ基準回路との接続を開閉するスイッチを備え、
変換処理部は、前記バンドギャップ基準回路にゲートが接続する第１の電界効果トランジスタからなり、前記バンドギャップ基準回路の基準電圧を受けると基準電流をコピーするカレントミラー回路であり、
制御装置は、前記第１の電界効果トランジスタのドレイン及び前記スイッチとソースが接続し、ドレインが接地された第２の電界効果トランジスタと、前記第２の電界効果トランジスタと互いのゲートが接続するとともに、前記ゲートにソースが接続し、ドレインが接地された第３の電界効果トランジスタと、前記第３の電界効果トランジスタのソースと電源ノードとの間を接続する抵抗とを有し、前記バンドギャップ基準回路の基準電圧に応じた前記第１の電界効果トランジスタのドレイン出力値に基づいて前記スイッチを開閉することにより、バンドギャップ基準電圧を出力するバンドギャップ基準回路の切り替えを制御することを特徴とする請求項２記載の基準電源装置。
【請求項４】
請求項１から請求項３のうちのいずれか１項記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路内にバンドギャップ基準電圧を供給する基準電源装置及びそのバックアップ回路の切り替えを制御する制御装置に関するものである。
【背景技術】
【０００２】
半導体集積回路（以下、ＩＣと略称する）において正確な信号の生成を行う必要がある場合、基準電圧発生器をＩＣ内に設ける。Ｓｉ−Ｇｅプロセスの場合、バイポーラ素子を使うことができるため、基準電圧としてはバンドギャップ基準電圧を用いるのが一般的である。バンドギャップ基準電圧を発生するバンドギャップ基準回路としては、例えば非特許文献１及び非特許文献２に開示されるものがある。
【０００３】
図５は、非特許文献１のバンドギャップ基準回路を示す回路図であり、図６は、非特許文献２のバンドギャップ基準回路を示す回路図である。図５において、ＮＭＯＳトランジスタＱ1，Ｑ2のベース電流を無視し、コレクタ電流がベース−エミッタ間電圧ｖbeのみに依存して、ｅｘｐ（ｖbe／ｖT）に比例するとすれば、バンドギャップ基準回路１００Ａでは、基準電圧ｖrefが下記式（１）で表すことができる。但し、ｎはＮＭＯＳトランジスタＱ1，Ｑ2の素子サイズ比或いは素子数の比であり、ｖTは熱電圧である。
ｖref＝ｖTｌｎ（ｎ）  ・・・（１）
【０００４】
図６において、同様に、ＮＭＯＳトランジスタＱ1〜Ｑ4のベース電流を無視し、コレクタ電流がベース−エミッタ間電圧ｖbeのみに依存して、ｅｘｐ（ｖbe／ｖT）に比例するとすれば、バンドギャップ基準回路１００Ｂでは、基準電圧ｖrefが下記式（２）で表される。但し、ｍはＮＭＯＳトランジスタＱ4，Ｑ3の素子サイズ比或いは素子数の比である。
ｖref＝ｖTｌｎ（ｎｍ）  ・・・（２）
【０００５】
なお、熱電圧ｖTは、ボルツマン定数ｋ、電子の電荷ｅ、絶対温度ＴによってｋＴ／ｅで表される。これにより、バンドギャップ基準回路１００Ａ，１００Ｂのいずれにおいても、プロセスばらつきや電源電圧に依存せず、絶対温度Ｔに比例した電圧（ＰＴＡＴ：Proportional To Absolute Temperature）が得られる。
【０００６】
また、バンドギャップ基準回路１００Ａ，１００Ｂにおいて、基準電流値は、基準抵抗Ｒ1の値によりｖT／Ｒ1で決定できる。この基準電流をＩＣ内の各回路に供給して基準抵抗Ｒ1と温度特性が等しい抵抗に流すことにより、端子間に生じる電位差も温度のみに依存し、抵抗の比から正確に計算することができる。一般的に基準電流はカレントミラー回路Ｍ1を基準として各回路に供給される。以降の説明では、カレントミラー回路Ｍ1を構成するＰＭＯＳトランジスタのゲート電圧を基準電源の出力電圧ｖoutと考えることにする。
【０００７】
バンドギャップ基準回路１００Ａでは、ＮＭＯＳトランジスタＱ1，Ｑ2に流れる電流Ｉ1，Ｉ2の比をカレントミラー回路Ｍ1，Ｍ2で固定する必要がある。つまり、カレントミラー回路Ｍ1，Ｍ2がなければ、電流Ｉ1，Ｉ2が下記式（３）の関係になるのに対し、カレントミラー回路Ｍ1，Ｍ2によって下記式（４）の束縛条件が与えられる。
Ｉ2＝（１／ｎ）ｅｘｐ（ＲＩ1／ｖT）Ｉ1  ・・・（３）
Ｉ1＝Ｉ2  ・・・（４）
【０００８】
なお、上記式（３）及び上記式（４）の関係においても、ＮＭＯＳトランジスタＱ1，Ｑ2に電流Ｉ1，Ｉ2が流れない解も存在する。このため、バンドギャップ基準回路１００Ａを確実に動作させるには、回路１００Ａへ強制的に起動電流を供給するスタートアップ回路が必要である。
【０００９】
一方、バンドギャップ基準回路１００Ｂは、ＮＭＯＳトランジスタＱ1，Ｑ2に流れる電流Ｉ1，Ｉ2が互いに独立であり、電流Ｉ1，Ｉ2に対して上記式（４）のような束縛条件が必要ない。このため、電流Ｉ1，Ｉ2が流れない解がなく、スタートアップ回路が不要である。
【００１０】
【非特許文献１】Ｐ．Ｒ．グレイ、Ｒ．Ｇ．メイヤー著、「超ＬＳＩのためのアナログ集積回路設計技術」、培風館、１９９０年１２月
【非特許文献２】G. C. M. Meijer, P. C. Schmale and K.van Zalinge, "A New Curvature-Corrected Bandgap Reference" IEEE J. Solid-State Circuits,Vol. SC-178, pp.609-613,1982
【発明の開示】
【発明が解決しようとする課題】
【００１１】
現状のＳｉ−Ｇｅプロセスでは、バイポーラ素子の形成過程でＳｉ基板へのＧｅの打ち込みが行われ、この過程でバイポーラ素子中には有意な確率で格子欠陥が生じる。この格子欠陥の結果、コレクタ−エミッタ間に電位差があると漏洩電流が生じる。
【００１２】
特に、バンドギャップ基準回路１００Ａのようにスタートアップ回路を必要とする構成のバンドギャップでは、漏洩電流が生じると上記式（３）及び上記式（４）において電流Ｉ1，Ｉ2が流れない状態の方がより安定になる。この場合、バンドギャップ基準回路１００Ａの動作が停止する。ＩＣ内の各回路には、バンドギャップ基準回路で発生した基準電圧に基づいて電流が供給されるため、バンドギャップに異常動作が起きるとＩＣ全体が機能しなくなる。
【００１３】
なお、Ｓｉ−Ｇｅプロセスの改善により格子欠陥の生じる確率は下げられるが、格子欠陥が全く生じないように制御することは現状では難しい。また、デバイスに流れる電流量を増やせば、漏洩電流の影響を抑えることはできるが、定常的に消費電流が増えることになり、トランジスタの電流密度が上がるので限界もある。
【００１４】
この発明は、上記のような課題を解決するためになされたもので、バンドギャップ基準回路のバックアップ回路を備えることにより、バンドギャップ不良に起因した不具合が生じてもバンドギャップ基準電圧を供給することができる基準電源装置、及びバックアップ回路の切り替えを制御する制御装置を得ることを目的とする。
【課題を解決するための手段】
【００１５】
この発明に係る基準電源装置は、バンドギャップ基準電圧を生成する複数のバンドギャップ基準回路と、バンドギャップ基準回路の動作状態に応じてバンドギャップ基準電圧を出力するバンドギャップ基準回路の切り替えを制御する制御装置とを備えるものである。
【発明の効果】
【００１６】
この発明によれば、バンドギャップ基準回路をバックアップ回路として設け、バンドギャップ基準回路の動作状態に応じてバンドギャップ基準電圧を出力するバンドギャップ基準回路を切り替えるので、バンドギャップ不良に起因した不具合が生じても、バンドギャップ基準電圧を供給できるという効果がある。
【発明を実施するための最良の形態】
【００１７】
実施の形態１．
図１は、この発明の実施の形態１による基準電源装置の構成を示す回路図である。図１において、実施の形態１による基準電源装置１は、２つのバンドギャップ基準回路２ａ，２ｂ、バンドギャップ基準回路２ａ，２ｂの切り替えを制御する制御装置３を有する。バンドギャップ基準回路２ａの出力Ｖｏｕｔは、カレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのゲートに接続している。また、カレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのゲートには、スイッチＳＷ1の一端が接続されている上、スイッチＳＷ1によってＰＭＯＳトランジスタＰ１のゲートとの接続が開閉される。
【００１８】
カレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのソースは、電源ノードに接続されており、ドレインは制御装置３の入力に接続している。制御装置３の出力は、スイッチＳＷ1及びＮＯＴ回路４の入力に接続している。スイッチＳＷ1は、制御装置３の出力値に応じて開閉する。一方、ＮＯＴ回路４の出力は、バンドギャップ基準回路２ｂ及びスイッチＳＷ2に接続しており、スイッチＳＷ2は、ＮＯＴ回路４の出力値に応じて開閉する。また、バンドギャップ基準回路２ｂの出力端子Ｖｏｕｔは、スイッチＳＷ2の一端に接続しており、ＰＭＯＳトランジスタＰ１のゲートとの接続が開閉される。
【００１９】
ＰＭＯＳトランジスタＰ１，Ｐ２は、ソースが電源ノードに接続しており、ゲートが出力端子Ｖｏｕｔ、スイッチＳＷ1,ＳＷ2に接続している。バンドギャップ基準回路２ａ，２ｂは、例えば図５で示した構成の回路を用いることができ、ＰＭＯＳトランジスタＰ１，Ｐ２は、カレントミラー回路Ｍ1，Ｍ2のＰＭＯＳトランジスタを流れる電流をミラーリングする。
【００２０】
次に動作について説明する。
バンドギャップ基準回路２ａから出力された基準電圧がカレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのゲートに印加されると、ドレインを介して基準電流が制御装置３に入力される。つまり、カレントミラー回路Ｍ3によりバンドギャップ基準回路２ａの出力電圧が基準電流に変換される。
【００２１】
制御装置３は、カレントミラー回路Ｍ3からの電流を検知して、バンドギャップ基準回路２ａが動作していると判定すると、論理値１の出力信号をスイッチＳＷ1及びＮＯＴ回路４に出力する。これにより、スイッチＳＷ1は閉状態となり、バンドギャップ基準回路２ａとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとが接続される。
【００２２】
ＮＯＴ回路４は、制御装置３から論理値１の信号を入力すると、これを反転させて論理値０の信号をバンドギャップ基準回路２ｂ及びスイッチＳＷ2に出力する。論理値０の出力信号が入力されている間、バンドギャップ基準回路２ｂは動作を停止する。また、スイッチＳＷ2は開状態となり、バンドギャップ基準回路２ｂとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとの接続が遮断される。
【００２３】
このようにして、基準電源装置１は、バンドギャップ基準回路２ａからの基準電圧を出力する。このため、基準電源装置１を搭載したＩＣは、内部の回路へ供給する電流値を、バンドギャップ基準回路２ａからの基準電圧に基づいて決定する。
【００２４】
一方、制御装置３は、カレントミラー回路Ｍ3から電流が殆ど流れなくなり、バンドギャップ基準回路２ａが正常に動作していないと判定すると、論理値０の信号を出力する。これにより、スイッチＳＷ1は開状態となり、バンドギャップ基準回路２ａとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとの接続が遮断される。
【００２５】
また、ＮＯＴ回路４は、制御装置３から論理値０の信号を入力すると、これを反転させて論理値１の信号をバンドギャップ基準回路２ｂ及びスイッチＳＷ2に出力する。論理値１の出力信号が入力されると、バンドギャップ基準回路２ｂは起動する。また、スイッチＳＷ2は閉状態となり、バンドギャップ基準回路２ｂとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとが接続される。
【００２６】
このようにして、基準電源装置１は、バンドギャップ基準回路２ｂからの基準電圧を出力する。このため、基準電源装置１を搭載したＩＣは、内部の回路へ供給する電流値を、バンドギャップ基準回路２ｂからの基準電圧に基づいて決定する。
【００２７】
なお、バンドギャップ基準回路２ｂを常に起動させておき、スイッチＳＷ1，ＳＷ2の開閉制御のみで、バンドギャップ基準回路２ａ，２ｂの切り替えを行うように構成しても構わない。
【００２８】
（１）バンドギャップ基準回路の構成
また、バンドギャップ基準回路２ａが正常に動作していない場合、バンドギャップ基準回路２ａの出力値に応じてカレントミラー回路Ｍ3からの電流が殆ど流れない状態になる方が判定が容易である。具体的には、図５に示した構成であれば、不具合時に電流の流れない解が安定化し、カレントミラー回路Ｍ3からの電流が殆ど流れない。このとき、制御装置３は、カレントミラー回路Ｍ3から電流が流れてこないことを契機に論理値０の信号を出力する。これにより、上述のようにしてバンドギャップ基準回路２ｂへの切り替えが実行される。
【００２９】
一方、図６に示した構成では、ＮＭＯＳトランジスタＱ1，Ｑ2を流れる電流Ｉ1，Ｉ2が独立である。このため、トランジスタ不良が起きた場合であっても、ある程度の電流が流れてしまい、制御装置３での判定が難しくなる。そこで、図２に示すように、図６中の抵抗Ｒ2の代わりにカレントミラー回路Ｍ2を設けて電流Ｉ1，Ｉ2の比を固定する。この場合、図２に示す回路のトランジスタモデルをさらに詳細なものに置き換えてシミュレーションを行うと、上記式（３）のように電流Ｉ1，Ｉ2の間に非線形な関係があることが認められる。
【００３０】
これにより、カレントミラー回路Ｍ1，Ｍ2で上記式（４）の束縛条件を与えると、バンドギャップ基準回路２ａ，２ｂは、電流Ｉ1，Ｉ2の流れる状態と流れない状態を解として持つようになる。この構成では、スタートアップ回路を設けることにより、通常動作時には電流の流れる解を安定化させられ、バンドギャップ不良の場合には電流の無い解が安定する。
【００３１】
（２）制御装置の構成
また、バンドギャップ基準回路のバンドギャップ不良を電流の有無で判定する制御装置３の構成としては、例えば図３に示すものが考えられる。図３に示す制御装置３は、カレントミラー回路Ｍ4，Ｍ5を備える。カレントミラー回路Ｍ4，Ｍ5を構成するＰＭＯＳトランジスタのゲートは互いに共通接続するとともに、カレントミラー回路Ｍ4を構成するＰＭＯＳトランジスタのソースが接続している。また、カレントミラー回路Ｍ4を構成するＰＭＯＳトランジスタのソースは、抵抗Ｒ3を介して電源ノードに接続している。
【００３２】
カレントミラー回路Ｍ4，Ｍ5を構成する各ＰＭＯＳトランジスタのドレインは、接地されている。カレントミラー回路Ｍ3は、無負荷であればバンドギャップ基準回路２ａの基準電圧の出力を受けて基準電流をコピーするが、ここでは能動負荷となるカレントミラー回路Ｍ5に接続される。つまり、カレントミラー回路Ｍ5のＰＭＯＳトランジスタのソースが、カレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのドレイン、スイッチＳＷ1及びＮＯＴ回路４の入力と接続している。
【００３３】
この構成において、想定している電源電圧の範囲内でカレントミラー回路Ｍ4に流れる電流が基準電流の半分程度以下になるように抵抗Ｒ3を選択することで、カレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのドレイン出力は、バンドギャップ基準回路２ａが正常動作する間は論理値１（ハイ）となり、バンドギャップ不良でバンドギャップ基準回路２ａ内の基準電流が流れない場合は論理値０（ロウ）となる。
【００３４】
これにより、制御装置３は、上述したようなスイッチＳＷ1，ＳＷ2の開閉制御でバンドギャップ基準回路２ａとバンドギャップ基準回路２ｂの切り替えを行うことができる。図３に示す制御装置３はＣＭＯＳ回路のみで構成されるので、バイポーラ素子の形成不良による影響を受けることもない。
【００３５】
以上のように、この実施の形態１によれば、バンドギャップ基準電圧を生成するバンドギャップ基準回路２ａ，２ｂと、バンドギャップ基準回路２ａ，２ｂの動作状態に応じてバンドギャップ基準電圧を出力するバンドギャップ基準回路の切り替えを制御する制御装置３とを備えるので、バンドギャップ不良に起因した不具合が生じてもバンドギャップ基準電圧を供給することができる。例えば、バンドギャップ基準回路のバックアップ回路がない場合に電源起因でＩＣ不良が発生する確率をｐとすると、バックアップがある場合の不良率はｐ2に低下する。
【００３６】
また、上記実施の形態１によれば、バンドギャップ基準回路２ａから入力したバンドギャップ基準電圧を基準電流に変換する変換処理部としてカレントミラー回路Ｍ3を備え、制御装置３がカレントミラー回路Ｍ3からの基準電流の有無に基づいてバンドギャップ基準回路２ａの動作状態を判定する。このように構成することにより、バンドギャップ基準回路２ａにおけるバンドギャップの不具合に起因した動作不良を的確に判定することができる。
【００３７】
さらに、上記構成において、バンドギャップ基準回路２ａ，２ｂごとに設けられ、対応するバンドギャップ基準回路との接続を開閉するスイッチＳＷ1，ＳＷ2を備え、バンドギャップ基準回路２ａにゲートが接続するＰＭＯＳトランジスタからなり、バンドギャップ基準回路２ａの基準電圧を受けると、基準電流をコピーするカレントミラー回路Ｍ3を変換処理部として有し、制御装置３が、カレントミラー回路Ｍ3のＰＭＯＳトランジスタのドレイン及びスイッチＳＷ1とソースが接続し、ドレインが接地されたＰＭＯＳトランジスタからなるカレントミラー回路Ｍ5と、カレントミラー回路Ｍ5のＰＭＯＳトランジスタと互いのゲートが接続するとともに、ゲートにソースが接続し、ドレインが接地されたＰＭＯＳトランジスタからなるカレントミラー回路Ｍ4と、カレントミラー回路Ｍ4のＰＭＯＳトランジスタのソースと電源ノードとの間を接続する抵抗Ｒ3とを有し、バンドギャップ基準回路２ａの基準電圧に応じたカレントミラー回路Ｍ3のＰＭＯＳトランジスタのドレイン出力値に基づいて、スイッチＳＷ1を開閉することにより、バンドギャップ基準電圧を出力するバンドギャップ基準回路の切り替えを制御する。このように構成することにより、バンドギャップ基準回路２ａにおけるバンドギャップの不具合に起因した動作不良を的確に判定することができると共に、ＣＭＯＳ回路のみで構成されることから、バイポーラ素子の形成不良による影響を受けることもない。
【００３８】
実施の形態２．
図４は、この発明の実施の形態２による基準電源装置の構成を示す回路図である。図４において、実施の形態２による基準電源装置１Ａは、３つのバンドギャップ基準回路２ａ〜２ｃ、バンドギャップ基準回路２ａ〜２ｃの切り替えを制御する制御装置３ａ，３ｂを有する。バンドギャップ基準回路２ａの出力Ｖｏｕｔは、カレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのゲートに接続している。
【００３９】
また、カレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのゲートには、スイッチＳＷ1の一端も接続されている上、スイッチＳＷ1によってＰＭＯＳトランジスタＰ１のゲートとの接続が開閉される。カレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのソースは、電源ノードに接続されており、ドレインは制御装置３ａの入力に接続している。
【００４０】
制御装置３ａの出力は、スイッチＳＷ1及びＮＯＴ回路４の入力に接続している。スイッチＳＷ1は、制御装置３ａの出力値に応じて開閉する。一方、ＮＯＴ回路４の出力は、バンドギャップ基準回路２ｂ及びＡＮＤ回路５の入力に接続している。
【００４１】
バンドギャップ基準回路２ｂの出力端子Ｖｏｕｔは、カレントミラー回路Ｍ6を構成するＰＭＯＳトランジスタのゲートに接続している。また、カレントミラー回路Ｍ6を構成するＰＭＯＳトランジスタのゲートには、スイッチＳＷ2の一端が接続されている上、スイッチＳＷ2によってＰＭＯＳトランジスタＰ１のゲートとの接続が開閉される。
【００４２】
カレントミラー回路Ｍ6を構成するＰＭＯＳトランジスタのソースは、電源ノードに接続されており、ドレインは制御装置３ｂの入力に接続している。制御装置３ｂの出力は、スイッチＳＷ2及びＡＮＤ回路５の反転入力に接続している。スイッチＳＷ2は、制御装置３ｂの出力値に応じて開閉する。
【００４３】
ＡＮＤ回路５の出力は、バンドギャップ基準回路２ｃ及びスイッチＳＷ3に接続している。スイッチＳＷ3は、ＡＮＤ回路５の出力値に応じて開閉する。また、バンドギャップ基準回路２ｂの出力端子Ｖｏｕｔは、スイッチＳＷ3の一端に接続しており、スイッチＳＷ3によってＰＭＯＳトランジスタＰ１のゲートとの接続が開閉される。
【００４４】
ＰＭＯＳトランジスタＰ１，Ｐ２は、ソースが電源ノードに接続しており、ゲートが出力端子Ｖｏｕｔ、スイッチＳＷ1,ＳＷ2に接続している。バンドギャップ基準回路２ａ〜２ｃは、例えば図５で示した構成の回路を用いることができ、ＰＭＯＳトランジスタＰ１，Ｐ２は、カレントミラー回路Ｍ1，Ｍ2のＰＭＯＳトランジスタを流れる電流をミラーリングする。
【００４５】
なお、制御装置３ａ，３ｂとしては、例えば上記実施の形態１の図３に示した構成であってもよい。この場合、制御装置３ｂにおいては、カレントミラー回路Ｍ6のＰＭＯＳトランジスタのドレインとカレントミラー回路Ｍ5のＰＭＯＳトランジスタのソースとが接続されるとともに、カレントミラー回路Ｍ5のＰＭＯＳトランジスタのソースは、スイッチＳＷ2及びＡＮＤ回路５の反転入力に接続する。
【００４６】
次に動作について説明する。
バンドギャップ基準回路２ａから基準電圧がカレントミラー回路Ｍ3を構成するＰＭＯＳトランジスタのゲートに印加されると、ドレインを介して基準電流が制御装置３ａに入力される。制御装置３ａは、カレントミラー回路Ｍ3からの電流を検知することにより、バンドギャップ基準回路２ａが動作していると判定すると、論理値１の出力信号をスイッチＳＷ1及びＮＯＴ回路４に出力する。
【００４７】
これにより、スイッチＳＷ1は閉状態となり、バンドギャップ基準回路２ａとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとが接続される。ＮＯＴ回路４は、制御装置３ａから論理値１の信号を入力すると、これを反転させて論理値０の信号をバンドギャップ基準回路２ｂ及びＡＮＤ回路５に出力する。これにより、ＡＮＤ回路５も論理値０の信号を出力する。論理値０の出力信号が入力されている間、バンドギャップ基準回路２ｂ，２ｃは動作を停止する。
【００４８】
バンドギャップ基準回路２ｂが動作を停止していると、基準電圧がカレントミラー回路Ｍ6を構成するＰＭＯＳトランジスタのゲートに印加されない。このため、制御装置３ｂは、カレントミラー回路Ｍ6からの電流が殆ど流れない状態であるので、バンドギャップ基準回路２ｂが動作していないと判定し、論理値０の信号を出力する。これにより、スイッチＳＷ2は開状態となり、バンドギャップ基準回路２ｂとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとの接続が遮断される。
【００４９】
また、ＡＮＤ回路５の出力値が論理値０であると、スイッチＳＷ3は開状態となり、バンドギャップ基準回路２ｃとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとの接続が遮断される。
【００５０】
このようにして、基準電源装置１Ａは、バンドギャップ基準回路２ａからの基準電圧を出力する。これにより、基準電源装置１Ａを搭載したＩＣでは、内部の回路へ供給する電流値をバンドギャップ基準回路２ａからの基準電圧に基づいて決定する。
【００５１】
一方、制御装置３ａは、カレントミラー回路Ｍ3から電流が殆ど流れなくなり、バンドギャップ基準回路２ａが正常に動作していないと判定して論理値０の信号を出力する。これにより、スイッチＳＷ1は開状態となり、バンドギャップ基準回路２ａとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとの接続が遮断される。このとき、ＮＯＴ回路４は、制御装置３ａから論理値０の信号を入力すると、これを反転させて論理値１の信号をバンドギャップ基準回路２ｂ及びＡＮＤ回路５に出力する。
【００５２】
論理値１の出力信号を入力すると、バンドギャップ基準回路２ｂは起動する。これにより、バンドギャップ基準回路２ｂの基準電圧がカレントミラー回路Ｍ6を構成するＰＭＯＳトランジスタのゲートに印加され、ドレインを介して基準電流が制御装置３ｂに入力される。制御装置３ｂは、カレントミラー回路Ｍ6からの電流を検知することにより、バンドギャップ基準回路２ｂが動作していると判定すると、論理値１の出力信号をスイッチＳＷ2及びＡＮＤ回路５の反転入力に出力する。
【００５３】
ＡＮＤ回路５は、ＮＯＴ回路４から論理値１の信号を入力するが、制御装置３ｂからの出力を反転するため、論理値０の信号を出力する。これにより、スイッチＳＷ3は開状態を維持し、バンドギャップ基準回路２ｃとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとの接続が遮断されたままとなる。
【００５４】
このようにして、基準電源装置１Ａは、バンドギャップ基準回路２ａの代わりに、バンドギャップ基準回路２ｂからの基準電圧を出力する。これにより、基準電源装置１Ａを搭載したＩＣでは、内部の回路へ供給する電流値をバンドギャップ基準回路２ｂからの基準電圧に基づいて決定する。
【００５５】
この状態からさらにバンドギャップ基準回路２ｂに不具合が生じてカレントミラー回路Ｍ6から電流が殆ど流れなくなると、制御装置３ｂは、バンドギャップ基準回路２ｂが正常に動作していないと判定し、論理値０の信号を出力する。これにより、スイッチＳＷ2は開状態となり、バンドギャップ基準回路２ｂとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとの接続が遮断される。
【００５６】
一方、ＡＮＤ回路５は、ＮＯＴ回路４から論理値１の信号を入力するとともに、制御装置３ｂからの論理値０の信号を反転入力して論理値１の信号を出力する。ＡＮＤ回路５から論理値１の出力信号を入力すると、バンドギャップ基準回路２ｃは起動する。また、スイッチＳＷ3は閉状態となり、バンドギャップ基準回路２ｃとＰＭＯＳトランジスタＰ１，Ｐ２のゲートとが接続される。
【００５７】
このようにして、基準電源装置１Ａは、バンドギャップ基準回路２ａ，２ｂの代わりに、バンドギャップ基準回路２ｃからの基準電圧を出力する。このため、基準電源装置１Ａを搭載したＩＣは、内部の回路へ供給する電流値を、バンドギャップ基準回路２ｃからの基準電圧に基づいて決定する。
【００５８】
なお、バンドギャップ基準回路２ｂ，２ｃを常に起動させておき、スイッチＳＷ1〜ＳＷ3の開閉制御のみで、バンドギャップ基準回路２ａ〜２ｃの切り替えを行うように構成しても構わない。
【００５９】
以上のように、この実施の形態２によれば、バンドギャップ基準電圧を生成するバンドギャップ基準回路２ａ〜２ｃと、バンドギャップ基準回路２ａ〜２ｃの動作状態に応じてバンドギャップ基準電圧を出力するバンドギャップ基準回路の切り替えを制御する制御装置３ａ，３ｂとを備えるので、バンドギャップ不良に起因した不具合が生じてもバンドギャップ基準電圧を供給することができる。例えば、バンドギャップ基準回路のバックアップ回路がない場合に電源起因でＩＣ不良が発生する確率をｐとすると、Ｎ個のバックアップ回路を設けることにより、電源起因のＩＣの不良率をｐN+1まで低下させることができる。
【図面の簡単な説明】
【００６０】
【図１】この発明の実施の形態１による基準電源装置の構成を示す回路図である。
【図２】図１中のバンドギャップ基準回路の構成例を示す回路図である。
【図３】図１中の制御装置の構成例を示す回路図である。
【図４】この発明の実施の形態２による基準電源装置の構成を示す回路図である。
【図５】非特許文献１のバンドギャップ基準回路を示す回路図である。
【図６】非特許文献２のバンドギャップ基準回路を示す回路図である。
【符号の説明】
【００６１】
１，１Ａ  基準電源装置、２ａ，２ｂ  バンドギャップ基準回路、３，３ａ，３ｂ  制御装置、４  ＮＯＴ回路、５  ＡＮＤ回路、Ｍ1〜Ｍ6  カレントミラー回路、Ｐ１，Ｐ２  ＰＭＯＳトランジスタ、Ｑ1〜Ｑ4  ＮＭＯＳトランジスタ、Ｒ1〜Ｒ3  抵抗、ＳＷ1〜ＳＷ3  スイッチ。
【図１】
0005127434.tif 000002
【図２】
0005127434.tif 000003
【図３】
0005127434.tif 000004
【図４】
0005127434.tif 000005
【図５】
0005127434.tif 000006
【図６】
0005127434.tif 000007