(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記ドレイン層内に配置された第２導電型のボディ領域と、
前記ボディ領域内に配置された第１導電型のソース領域と、
前記ボディ領域の縁と前記ソース領域の縁との間の前記ボディ領域の表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に配置されたゲート電極膜とを有し、
前記ゲート電極膜に印加された電圧により、前記ボディ領域の縁と前記ソース領域の縁との間の前記ボディ領域の表面が反転すると、前記ボディ領域の外側に位置するドレイン層と前記ソース領域とが電気的に接続される電界効果トランジスタの製造方法であって、
前記ドレイン層の表面側の一部領域から、第１導電型の第１の不純物を前記ドレイン層内に拡散させ、第１導電型の拡散領域からなり、前記ドレイン層の一部である低抵抗領域を形成する工程と、
前記ドレイン層の前記表面側から前記低抵抗領域及び前記低抵抗領域の外側の前記ドレイン層内に、第１導電型の第２の不純物を拡散させ、前記低抵抗領域上に、前記第１の不純物と前記第２の不純物とを有する前記ドレイン層の一部である第１の高濃度領域と、前記低抵抗領域の外側に、前記第２の不純物を有する第１導電型の拡散領域から成り、前記ドレイン層の一部である第２の高濃度領域とを形成する工程と、
前記ドレイン層の前記表面側から、第２導電型の不純物を前記第１の高濃度領域及び前記第１の高濃度領域に隣接する前記第２の高濃度領域に、前記第１の高濃度領域及び前記第２の高濃度領域よりも浅く拡散させて前記ボディ領域を形成し、前記ボディ領域の底面にある前記第１の高濃度領域である埋め込み領域を前記ボディ領域と接触させ、かつ、前記ボディ領域の側面の前記第２の高濃度領域を前記ボディ領域と接触させる工程と、を有し、
前記ボディ領域の底面と前記埋め込み領域とで形成される第１のＰＮ接合の耐圧は、前記ボディ領域の側面と前記第２の高濃度領域とで形成される第２のＰＮ接合の耐圧よりも低くなっていることを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果トランジスタに関し、特に、高耐圧低抵抗の電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来より、電流を基板の厚み方向に流す電界効果トランジスタが電力制御素子として用いられている。
図３９を参照し、符号１０５は、従来型の電界効果トランジスタの一例であり、シリコン単結晶基板１１１を有している。単結晶基板１１１の表面に、エピタキシャル成長によって形成されたドレイン層１１２が配置されている。
【０００３】
シリコン単結晶基板１１１内には、Ｎ型の不純物が高濃度にドープされており、その裏面には、ドレイン電極膜１４８が形成されている。また、ドレイン層１１２内には、Ｎ型の不純物が低濃度にドープされており、その表面近傍には、Ｐ型のベース領域１５４が形成されている。
【０００４】
ベース領域１５４内には、更に、その表面からＮ型の不純物が拡散され、ソース領域１６１が形成されている。
【０００５】
符号１１０は、ソース領域１６１の縁部分とベース領域１５４の縁部分との間に位置するチャネル領域である。このチャネル領域１１０の上部には、ゲート絶縁膜１２６とゲート電極膜１２７とがこの順序で配置されている。
ゲート電極膜１２７の表面及び側面には、層間絶縁膜１４１が形成されており、その表面には、ソース電極膜１４４が配置されている。
【０００６】
上記のようなベース領域１５４は、ドレイン領域１１２表面近傍に島状に配置されており、１個のベース領域１５４と、そのベース領域１５４内に配置されたソース領域１６１及びチャネル領域１１０とで、１個のセル１０１が形成されている。
【０００７】
図４０は、ドレイン領域１１２の表面を示す平面図であり、矩形形状のセル１０１が複数個行列状に配置されている。
この電界効果トランジスタ１０５を使用する場合、ソース電極膜１４４を接地電位に置き、ドレイン電極膜１４８に正電圧を印加し、ゲート電極膜１２７にスレッショルド電圧以上のゲート電圧(正電圧)を印加すると、Ｐ型のチャネル領域１１０表面にＮ型の反転層が形成され、ソース領域１６１と導電領域１１１とがその反転層によって接続され、電界効果トランジスタ１０５は導通する。
【０００８】
その状態からゲート電極膜１２７にスレッショルド電圧以下の電圧(例えば接地電位)を印加すると、反転層は消滅し、電界効果トランジスタ１０５は遮断する。
【０００９】
上記のような構造の電界効果トランジスタ１０５では、ドレイン電極膜１４８に印加した電圧を上げると、ベース領域１５４とドレイン領域１１２のＰＮ接合界面でアバランシェブレークダウンが起こる。この場合、電流は、一個の素子の周辺部分に配置されたセル１０１の側部に流れ、面積が小さい部分に電流が集中しやすくなるので素子が破壊しやすくなってしまうという問題が生じていた。
【００１０】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高耐圧低抵抗の電界効果トランジスタを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第１導電型のドレイン層と、前記ドレイン層内に配置された第２導電型のボディ領域と、前記ボディ領域内に配置された第１導電型のソース領域と、前記ボディ領域の縁と前記ソース領域の縁との間の前記ボディ領域の表面に配置されたゲート絶縁膜と、前記ゲート絶縁膜の表面に配置されたゲート電極膜とを有し、前記ゲート電極膜に印加された電圧により、前記ボディ領域の縁と前記ソース領域の縁との間の前記ボディ領域の表面が反転すると、前記ボディ領域の外側に位置するドレイン層と前記ソース領域とが電気的に接続される電界効果トランジスタの製造方法であって、前記ドレイン層の表面側の一部領域から、第１導電型の第１の不純物を前記ドレイン層内に拡散させ、第１導電型の拡散領域からなり、前記ドレイン層の一部である低抵抗領域を形成する工程と、前記ドレイン層の前記表面側から前記低抵抗領域及び前記低抵抗領域の外側の前記ドレイン層内に、第１導電型の第２の不純物を拡散させ、前記低抵抗領域上に、前記第１の不純物と前記第２の不純物とを有する前記ドレイン層の一部である第１の高濃度領域と、前記低抵抗領域の外側に、前記第２の不純物を有する第１導電型の拡散領域から成り、前記ドレイン層の一部である第２の高濃度領域とを形成する工程と、前記ドレイン層の前記表面側から、第２導電型の不純物を前記第１の高濃度領域及び前記第１の高濃度領域に隣接する前記第２の高濃度領域に、前記第１の高濃度領域及び前記第２の高濃度領域よりも浅く拡散させて前記ボディ領域を形成し、前記ボディ領域の底面にある前記第１の高濃度領域である埋め込み領域を前記ボディ領域と接触させ、かつ、前記ボディ領域の側面の前記第２の高濃度領域を前記ボディ領域と接触させる工程と、を有し、前記ボディ領域の底面と前記埋め込み領域とで形成される第１のＰＮ接合の耐圧は、前記ボディ領域の側面と前記第２の高濃度領域とで形成される第２のＰＮ接合の耐圧よりも低くなっていることを特徴とする電界効果トランジスタの製造方法である。
【００１２】
本発明の電界効果トランジスタは、ドレイン層を有している。このドレイン層は、ゲート電極膜に電圧を印加してチャネル領域を反転させると、ソース領域と電気的に接続され、ソース領域とドレイン層との間に電流が流れるように構成されている層であって、一般的には、第１導電型のエピタキシャル層か、又はエピタキシャル層とその内部に拡散された不純物領域で構成される。
【００１３】
本発明のドレイン層は、ボディ領域の底面と基板本体との間に位置し、ボディ領域と接して配置された埋め込み領域を有しており、ドレイン層のうち、ボディ領域と接する部分の不純物濃度は、埋め込み領域の不純物濃度が最も高くなるように構成されている。
【００１４】
このため、ドレイン層とボディ領域とで形成されるＰＮ接合のうち、埋め込み領域とボディ領域とで形成されるＰＮ接合の耐圧は最も低くなっている。このため、アバランシェブレークダウンは埋め込み領域とボディ領域とで形成されるＰＮ接合で生じ、このＰＮ接合に電流が流れる。
【００１５】
埋め込み領域とボディ領域とで形成されるＰＮ接合の面積が大きければ、そのＰＮ接合にアバランシェブレークダウンが生じて大電流が流れても、その電流は大面積のＰＮ接合全体に広がるので、電流が集中しにくくなり、その電流集中が原因となる素子破壊は生じにくくなる。従って、ベース領域の周辺でアバランシェブレークダウンし、電流が一箇所に集中していた従来に比して、素子破壊が生じにくくなる。
【００１６】
なお、本発明において、基板本体は、ドレイン層と同じ第１の導電型としてＭＯＳＦＥＴを形成してもよいし、あるいはドレイン層と逆の第２の導電型としてＩＧＢＴを構成してもよい。
【００１７】
また、本発明の電界効果トランジスタの製造方法によれば、ドレイン層の表面側から、第１導電型の不純物をドレイン層内に拡散させ、第１導電型の拡散領域からなる低抵抗領域を形成した後、低抵抗領域及びその周囲に、ドレイン層の表面側から第２導電型の不純物を、低抵抗領域の底面よりも浅く拡散させることで、低抵抗領域の表面側及びその周囲に、第２導電型の拡散領域からなるボディ領域を形成している。その結果、低抵抗領域はボディ領域と接した状態で、ボディ領域の下方に埋め込まれた状態になる。ここで低抵抗領域の不純物濃度を高くして、低抵抗領域とボディ領域とで形成されるＰＮ接合の耐圧を低くすると、この低抵抗領域で本発明の電界効果トランジスタにおける埋め込み領域を形成することができる。
【００１８】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。
以下では、本発明の一実施形態に係る電界効果トランジスタであるＭＯＳＦＥＴの製造方法について説明する。以下では、第１導電型不純物をＮ型不純物とし、第２導電型不純物をＰ型不純物としている。
【００１９】
まず、シリコンからなるＮ+型の基板本体と、その表面に形成されたＮ-型のエピタキシャル層とを備えた基板を用意する。その基板には、後述する複数の素子が形成できるようになっている。これら複数の素子のうち、一個の素子の製造工程を説明する断面図を図１乃至図１３に示す。図中符号１０は基板を示し、符号１１は基板本体を示し、符号１２はエピタキシャル層を示している。
【００２０】
次に、基板１０を熱酸化処理すると、図２に示すように、エピタキシャル層１２の表面にシリコン酸化膜からなる熱酸化膜１３が形成される。
次いで、熱酸化膜１３表面にレジスト液を塗布してレジスト膜を形成した後、パターニングする。図３の符号６１にパターニングされたレジスト膜を示す。
【００２１】
図３の状態における一個の素子についての平面図を図３１に示す。図３は図３１のＡ−Ａ線断面図を示している。図３１に示すように、レジスト膜６１はリング状の開口５１がパターニングによって複数形成されており、各リング状の開口５１は同心状に配置されている。最外周の開口５１は、その外縁部が一個の素子を画定する縁より所定距離だけ内側に位置するように配置され、最内周の開口５１は、一個の素子の中央部分を取り囲むように配置されている。
【００２２】
次いで、そのレジスト膜６１をマスクにして、レジスト膜６１の開口５１の底面に露出する熱酸化膜１３をエッチングし、レジスト膜６１を除去する。その状態を図４に示す。図中符号５２は、熱酸化膜１３のエッチングにより形成された熱酸化膜１３の開口を示しており、開口５２の底部からはエピタキシャル層１２が露出している。
【００２３】
次に、Ｂ等のＰ型不純物を熱酸化膜１３の表面に照射すると、熱酸化膜１３がマスクとなり、開口５２底面にＰ型不純物が打ち込まれ、図５に示すようにＰ型の高濃度層１４が形成される。
【００２４】
次いで、基板１０を熱処理すると、図６に示すように、Ｐ型の高濃度層１４が拡散して、Ｐ型の拡散領域からなるガードリング領域１５が形成されるとともに、ガードリング領域１５表面が熱酸化膜で覆われる。このガードリング領域１５は、上述した、レジスト膜６１の開口５１と同じ平面形状に形成されている。
【００２５】
図６中で、一個の素子を画定する縁から、最内周のガードリング領域１５の内側端部よりさらに所定距離内側の位置までの領域を周辺領域と称し、符号７２に示す。また、一個の素子において周辺領域７２よりも内側の領域をセル領域と称し、符号７１に示す。
【００２６】
次に、図７に示すように、パターニングしたレジスト膜６６を熱酸化膜１３表面に形成する。このレジスト膜６６には、セル領域７１の全部を覆う開口４４が設けられている。
【００２７】
このレジスト膜６６をマスクにして、熱酸化膜１３をエッチングすると、セル領域７１に形成された熱酸化膜１３が除去され、セル領域７１のエピタキシャル層１２の表面が露出する。その後レジスト膜６６を除去する。その状態を図８に示す。
次いで、基板１０を熱酸化処理すると、図９に示すようにセル領域７１のエピタキシャル層１２の表面にシリコン酸化膜からなる熱酸化膜１６が形成される。
【００２８】
次に、図１０に示すように熱酸化膜１６、１３の表面に、パターニングされたレジスト膜６２を形成する。このレジスト膜６２は、セル領域７１に開口５３を有し、周辺領域７２に溝４７を有している。レジスト膜６２の平面形状を図３２に示す。なお、図１０は図３２のＢ−Ｂ線断面図に対応している。
【００２９】
この開口５３、溝４７のうち開口５３は、それぞれ細長に形成された二本の幹状開口部７３1、７３2と、一本の接続開口部７５と複数本の枝状開口部７４とを有している。
【００３０】
二本の幹状開口部７３1、７３2には、複数の枝状開口部７４の端部が接続されている。接続開口部７５と各枝状開口部７４とは、幹状開口部７３1、７３2に対して垂直になっている。かかる開口５３の底部には熱酸化膜１６の表面が露出している。
【００３１】
他方、溝４７は、リング状に形成され、その内側端部が最外周のガードリング領域１５の外縁部よりも外側に位置しており、かつガードリング領域１５と同心上に配置されている。かかる溝４７の底部には熱酸化膜１３の表面が露出している。
【００３２】
次に、レジスト膜６２をマスクにして、熱酸化膜１６、１３をエッチングする。すると、開口５３と溝４７底面の熱酸化膜１６、１３が除去され、図１１に示すようにセル領域７１の熱酸化膜１６に、レジスト膜６２の開口５３と同じパターンの開口５４が形成され、周辺領域７２の熱酸化膜１３には溝４７と同じパターンの溝５０が形成される。開口５４の底部及び溝５０の底部にはエピタキシャル層１２が露出している。
【００３３】
レジスト膜６２を除去し、熱酸化膜１６、１３をマスクにして、Ｎ型不純物を素子形成面に照射する。ここではＮ型不純物としてリンを用いており、ドーズ量を２×１０13cm-2としている。すると、そのＮ型不純物は開口５４及び溝５０の底部のエピタキシャル層１２の内部に打ち込まれ、図１２に示すように、開口５４と溝５０との底部に、Ｎ型不純物の第１の注入領域１８が形成される。
【００３４】
次に、基板１０を熱処理する。ここでは、温度１１００℃で、２００分間熱処理している。すると、図１３に示すように第１の注入領域１８の不純物が拡散し、セル領域７１ではＮ型不純物が拡散されてなる低抵抗領域２０が形成され、基板１０の外周部分の表面側に、Ｎ型不純物の拡散領域からなる最外周導電領域５が形成されるとともに、セル領域７１及び周辺領域７２に熱酸化膜が形成され、低抵抗領域２０と最外周導電領域５とが熱酸化膜で覆われる。
【００３５】
その後、図１４に示すようにパターニングされたレジスト膜６７を熱酸化膜１６、１３の表面に形成する。このレジスト膜６７は、セル領域７１には、低抵抗領域２０よりも大きい開口５９を有し、開口５９は、その内側に低抵抗領域２０が位置するように配置されており、周辺領域７２には、最外周導電領域５上に配置された溝４３を有している。
【００３６】
このレジスト膜６７をマスクにして、熱酸化膜１６をエッチングすると、開口５９底面と溝４３底面とにそれぞれ位置する熱酸化膜１６、１３が除去され、周辺領域７２では最外周導電領域５の表面が露出し、セル領域７１では、エピタキシャル層１２及び低抵抗領域２０が露出する。その後レジスト膜６７を除去する。その状態のセル領域７１の断面図を図１５に示す。なお、図１５乃至図２７は、セル領域７１における製造工程の断面図を示している。
【００３７】
次いで、Ｎ型不純物を素子形成面に照射する。ここではＮ型不純物としてリンを用いており、ドーズ量を２×１０12cm-2としている。すると、周辺領域７２では最外周導電領域５にＮ型不純物が注入されるが、ガードリング領域１５は熱酸化膜１３で被覆されているので、Ｎ型不純物は注入されない。他方、セル領域７１では低抵抗領域２０とエピタキシャル層１２の内部にＮ型不純物が注入され、図１６に示すように、低抵抗領域２０とその周辺の領域のエピタキシャル層１２に、Ｎ型不純物が注入されて成る第２の注入領域２３が形成される。
【００３８】
次に、熱酸化膜を形成しない条件で基板１０を熱処理する。ここでは、窒素雰囲気中温度１１００℃の条件で５００分間熱処理している。すると、第２の注入領域２３中に含まれる不純物がエピタキシャル層１２及び低抵抗領域２０に拡散する。
【００３９】
ところで、第２の注入領域２３中に含まれる不純物はＮ型であり、エピタキシャル層１２及び低抵抗領域２０もＮ型であるから、拡散される不純物と拡散される対象物の不純物とは同じ導電型である。また、低抵抗領域２０が形成される際でも、第１の注入領域１８から拡散される不純物はＮ型であり、エピタキシャル層１２もＮ型であるから、この場合にも拡散される不純物と拡散される対象物の不純物とは同じ導電型になっている。
【００４０】
これらの場合には、拡散された不純物によって形成された拡散領域と、拡散される対象物との間にはＰＮ接合が形成されないので、拡散される不純物と拡散領域とが同じ導電型である場合は、その拡散深さを本来規定することができない。
そこでこの場合、拡散領域の不純物濃度が、拡散される対象物の不純物濃度の二倍となる深さの位置を、拡散領域の拡散深さとして規定するものとする。
【００４１】
このとき、第２の注入領域２３が拡散されると、低抵抗領域２０上には第１の高濃度領域２４が形成され、エピタキシャル層１２の表面側には第２の高濃度領域２５が形成される。
【００４２】
低抵抗領域２０の不純物濃度がエピタキシャル層１２の二倍の不純物濃度になる位置で、低抵抗領域２０の拡散深さが規定されるものとすると、その拡散深さは、エピタキシャル層１２の表面から、エピタキシャル層１２と基板本体１１との境界面までの深さよりも浅く、低抵抗領域２０の底面はエピタキシャル層１２の底面より上方に位置している。
【００４３】
また、第２の高濃度領域２５の不純物濃度がエピタキシャル層１２の二倍の不純物濃度になる位置で、第２の高濃度領域２５の拡散深さが規定されるものとすると、その拡散深さは低抵抗領域２０の拡散深さよりも浅くなっており、第２の高濃度領域２５の底面は低抵抗領域２０の底面よりも上方に位置している。
【００４４】
第１の高濃度領域２４の拡散深さが、第２の高濃度領域２５の拡散深さと同じ深さであるものとすると、第１の高濃度領域２４は、既にＮ型不純物が拡散された低抵抗領域２０内に、第２の注入領域２３から更にＮ型不純物が拡散されることで構成されるので、第１の高濃度領域２４の不純物濃度は、第２の高濃度領域２５よりも高濃度になっている。
【００４５】
次いで、図１８に示すように、基板１０を熱酸化処理して、第１、第２の高濃度領域２４、２５に熱酸化膜からなるゲート絶縁膜２７を形成する。
次に、図１９に示すように、ゲート絶縁膜２７の表面全面に、ＣＶＤ法によりゲート電極膜２８を成膜する。ここでは、不純物が予めドープされたポリシリコンを堆積させることで、ゲート電極膜２８を成膜している。
【００４６】
次いで、ゲート電極膜２８の表面にレジスト膜を形成した後、パターニングして、図２０に示すようにセル領域７１に後述する開口５５を形成し、周辺領域７２に後述する溝を形成して、開口５５の底部と、溝の底部からゲート電極膜２８を露出させる。図２０の符号６３にパターニングされたレジスト膜を示す。
【００４７】
レジスト膜６３の平面形状を図３３に示す。図２０は図３３のＣ−Ｃ線断面図に対応している。図３３で符号７は、周辺領域７２に形成された溝を示している。この図３３に示すように、上述した開口５５は、平面形状が上述したレジスト膜６５の開口と同じく櫛状であって、その内側端部が、第１の高濃度領域２４の外縁部よりも一定距離だけ外側に位置するように配置されている。また、上述した溝７は、基板１０の縁から、ガードリング領域１５の最内周までの間に配置されている。
【００４８】
レジスト膜６３をマスクにして、ゲート電極膜２８をエッチングすると、図２１に示すように開口５５及び溝７の底面のゲート電極膜２８が除去される。レジスト膜６３を除去した後、ゲート電極膜２８をマスクにしてゲート絶縁膜２７をエッチングすると、ゲート絶縁膜２７が除去され、セル領域７１では、ゲート電極膜２８とゲート絶縁膜２７とに、レジスト膜６３の開口５５と同じ位置に同じ大きさの開口が形成され、その開口の底面に、第１の高濃度領域２４と、第１の高濃度領域２４の外縁部から、その外縁部より一定距離だけ外側の位置までの間に位置する第２の高濃度領域２５とが露出する。他方、周辺領域７２では、溝７の底部で露出するゲート電極膜２８と、ゲート絶縁膜２７とが全部除去され、最外周導電領域５と熱酸化膜１３とが露出する。
【００４９】
次いで、ゲート電極膜２８及びゲート絶縁膜２７をマスクにしてＰ型不純物を素子形成面に照射する。図２２に示すように、照射されたＰ型不純物は、ゲート電極膜２８及びゲート絶縁膜２７の開口５６の底面に露出する第１の高濃度領域２４と、その周囲の第２の高濃度領域２５とに注入され、第１、第２の高濃度領域２４、２５の両方の表面側に、Ｐ型不純物からなる第３の注入領域３１が形成される。ここではＰ型不純物としてボロンを用いており、ドーズ量を２×１０13cm-2としている。
【００５０】
次いで、熱酸化膜が形成されない条件で基板１０を熱処理する。ここでは、１１３５℃の温度で、４００分間熱処理している。すると、第３の注入領域３１のＰ型不純物が拡散し、図２３に示すようにＰ型不純物拡散領域からなるボディ領域３２が形成される。
【００５１】
このＰ型不純物は、第１、第２の高濃度領域２４、２５の両方に拡散するが、第２の高濃度領域２５におけるボディ領域３２の拡散深さは、第２の高濃度領域２５の拡散深さよりも浅くなっている。また、第１の高濃度領域２４のＮ型不純物濃度は、第２の高濃度領域２５のＮ型不純物濃度よりも大きいので、ボディ領域３２では、第１の高濃度領域２４における拡散深さが第２の高濃度領域２５における拡散深さよりも浅くなる。
【００５２】
このため第１の高濃度領域２４では、Ｐ型不純物が拡散されてボディ領域３２が形成されても、そのボディ領域３２の下方には、第１の高濃度領域が残っている。ボディ領域３２の縁部分は横方向拡散により、ゲート絶縁膜２７の下方位置まで潜り込んでいる。
【００５３】
このボディ領域３２は、平面形状が上述したレジスト膜６３の開口５５と同じく櫛状にされ、一個の素子に一個だけ配置されている。このためボディ領域３２が一個の素子内部で占める面積は大きくなっている。
【００５４】
符号２２は、第１の高濃度領域２２のうち残った部分である埋め込み領域を示しており、この埋め込み領域２２は、その縁がボディ領域３２の縁よりも内側に位置し、ボディ領域３２の下に埋め込まれた状態になっている。
【００５５】
かかる埋め込み領域２２は、平面形状が櫛状のボディ領域３２の底部に沿って配置され、平面形状がボディ領域３２と同様に櫛状にされ、一続きに配置されている。
【００５６】
この状態では、ボディ領域３２の表面が露出しており、図２４に示すように、露出したボディ領域３２の表面に、パターニングされたレジスト膜６４を形成する。このレジスト膜６４は、その平面図を図３４に示すように、平面形状がボディ領域３２と同様に櫛状であって、その外縁部がボディ領域３２の外縁部よりも所定距離だけ内側に位置するように配置されている。
【００５７】
なお、図２４は図３４のＤ−Ｄ線断面図に相当している。このレジスト膜６４の外縁部と、ゲート電極膜２８の内側端部との間には、間隙５７が形成されている。この間隙５７は、平面形状がリング状であって、外側の周縁がゲート電極膜２８の縁部分と一致し、内側の周縁がレジスト膜６４の縁と一致している。セル領域７１では間隙５７の底面にボディ領域３２が露出する。また、周辺領域７２では、熱酸化膜１３と最外周導電領域５とが露出している。
【００５８】
次に、このレジスト膜６４をマスクにして、素子形成面にＮ型不純物を照射すると、セル領域７１では図２５に示すように、Ｎ型不純物が、間隙５７の底面に露出するボディ領域３２の表面側に注入され、Ｎ型の不純物注入領域３５が形成される。また、周辺領域７２では、最外周導電領域５にＮ型不純物が注入される。ここではＮ型不純物としてＡｓを用い、ドーズ量を５×１０15cm-2としている。
【００５９】
次に、レジスト膜６４を除去した後、熱酸化膜が形成されない条件下で基板１０を熱処理する。ここでは、窒素雰囲気中で温度１０００℃の条件で１０分間熱処理している。すると、不純物注入領域３５が拡散し、図２６に示すように、Ｎ型のソース領域３６がボディ領域３２の表面側に形成される。
この状態の平面図を図３６に示す。図２６は図３６のＥ−Ｅ線断面図に対応している。
【００６０】
ボディ領域３２とソース領域３６は、上述したように横方向拡散により、それぞれの縁がゲート絶縁膜２７の下方位置まで潜り込んでいる。ボディ領域３２の横方向拡散量は、ソース領域３６の横方向拡散量に比して大きく、ソース領域３６の縁がボディ領域３２の縁からはみ出すことはないので、ソース領域３６の縁とボディ領域３２の縁との間にはボディ領域３２が残っている。符号８０は、このソース領域３６の縁とボディ領域３２の縁との間に位置するボディ領域であるチャネル領域を示している。チャネル領域８０はゲート絶縁膜２７の下方位置まで潜り込んでおり、チャネル領域８０の上方には、ゲート絶縁膜２７及びゲート電極膜２８が配置されている。
次いで、図２７に示すように、ゲート電極膜２８と、ソース領域３６及びボディ領域３２の表面にＣＶＤ法で絶縁膜３８を成膜する。ここでは、絶縁膜３８としてシリコン酸化膜を成膜している。
【００６１】
次に、絶縁膜３８の表面にパターニングされたレジスト膜６５を形成する。このレジスト膜６５には、ソース領域３６と、その内側に位置するボディ領域３２の表面の上に開口５８が設けられ、ゲート電極膜２８上の図示しない領域にゲートパッド用の開口が設けられており、また最外周導電領域５上には溝４９が設けられている。
【００６２】
次いで、レジスト膜６５をマスクにして絶縁膜３８をエッチングすると、図２９に示すように、開口５８と、ゲートパッドの開口と溝４９の各底面に露出する絶縁膜３８が除去され、開口５８の底面にソース領域３６とボディ領域３２とが露出し、ゲートパッドの開口の底面にゲート電極膜が露出し、溝４９の底面に最外周導電領域５が露出する。
【００６３】
次に、レジスト膜６５を除去し、図３０に示すように素子形成面に金属膜４６を形成する。次いで、金属膜４６をパターニングし、図３５に示すように、ソース電極膜４５と、ソース電極膜４５と分離された図示しないゲートパッドとを形成し、最外周導電領域５上に、ソース電極膜及びゲートパッドと分離された最外周導電膜９８を形成した後、ソース電極膜４５と、ゲートパッドと、最外周導電膜９８との表面に保護膜９９を成膜する。
【００６４】
次いで、ゲートパッドが形成された領域と、ソース電極膜４５上の領域との保護膜９９にそれぞれ図示しない開口を設け、ゲートパッドと、ソース電極膜４５とを各開口から露出させ、一方の開口の底面に露出するソース電極膜４５をソースパッドとし、他方の開口の底面にゲートパッドを露出させる。これらのゲートパッドとソースパッドに、それぞれ図示しない外部端子を接続しておく。
【００６５】
次いで、基板１０の素子形成面と反対側の面に、金属膜を成膜してドレイン電極膜９１とすると、図３７の符号１に示すようなＭＯＳＦＥＴが形成される。
このＭＯＳＦＥＴ１は、ソース電極膜４５を接地電位に接続し、ドレイン電極膜９１に正電圧を印加した状態で、ゲート電極膜２８に、スレッショルド電圧以上の正電圧を印加すると、上述したチャネル領域８０の表面にＮ型の反転層が形成され、ドレイン領域２５の表面部分と、ソース領域３９とが反転層で接続され、ＭＯＳＦＥＴ１が導通する。すると、ソース領域３９から反転層を通ってドレイン領域２５へと電流が流れる。このとき、上述したように埋め込み領域２２の縁はボディ領域３２の縁よりも内側に位置しており、埋め込み領域２２はボディ領域３２の底部に位置しているから、ソース領域３９は埋め込み領域２２には接続されない。
【００６６】
その導通した状態からゲート電極膜２８を接地電位に接続すると、反転層は消滅し、ＭＯＳＦＥＴ１は遮断する。
【００６７】
このＭＯＳＦＥＴ１では、上述したように、櫛状のボディ領域３２の底部に、櫛状の埋め込み領域２２が配置されており、この埋め込み領域２２とボディ領域３２との間に図３５に示すように第１のＰＮ接合８５が形成されている。また、ボディ領域３２と第２の高濃度領域２５との間には第２のＰＮ接合８６が形成されている。
【００６８】
上述したように埋め込み領域２２の不純物濃度は第２の高濃度領域２５よりも高濃度であり、埋め込み領域２２とボディ領域３２とで形成される第１のＰＮ接合８５の耐圧は、第２の高濃度領域２５とボディ領域３２とで形成される第２のＰＮ接合８６の耐圧よりも低くなっている。かかるＭＯＳＦＥＴ１に高電圧が印加されると、第１のＰＮ接合８５がアバランシェブレークダウンして、第１のＰＮ接合８５に電流が流れ、第２のＰＮ接合８６には電流が流れない。
【００６９】
上述したように、第１のＰＮ接合８５は、櫛状に配置された一個のボディ領域３２と、その底面に沿って配置された一個の埋め込み領域２２との間に形成されており、第１のＰＮ接合８５の平面形状はボディ領域３２と同様に櫛状である。かかる第１のＰＮ接合８５の全長はボディ領域３２の全長とほぼ等しく、また櫛状の第１のＰＮ接合の幅は大きくされており、第１のＰＮ接合８５の面積は大きい。
【００７０】
このような第１のＰＮ接合８５にアバランシェブレークダウンにより大電流が流れても、その大電流は面積が大きい第１のＰＮ接合８５全体に均一に流れ、電流集中が生じにくくなる。このためアバランシェブレークダウンにより電流集中が生じていた従来の素子に比して、素子破壊がしにくくなる。
【００７１】
なお、以上は、ＭＯＳＦＥＴを製造する場合について説明したが、図３８の符号２に示すように、Ｎ+型のシリコンからなる基板本体１１に替え、Ｐ型のシリコン単結晶基板を用いてコレクタ層９５とし、コレクタ層９５に、コレクタ層９５とオーミック接続するコレクタ電極９６を形成すると、ＰＮ接合を用いたＩＧＢＴ型の電界効果トランジスタが得られる。この電界効果トランジスタ２も本発明に含まれる。
【００７２】
また、図４１の符号３に示すようなショットキー接合型ＩＧＢＴ素子も本発明に含まれる。
このショットキー接合型ＩＧＢＴ素子３は、基板本体１１が設けられておらず、エピタキシャル層１２の裏面側にショットキー電極膜９７が配置されている。
【００７３】
このショットキー電極膜９７は、エピタキシャル層１２との間でショットキー接合を形成しており、ショットキー電極膜９７がアノードとなり、エピタキシャル層１２側がカソードとなるショットキーダイオードが形成されている。
【００７４】
ソース電極膜４５を接地電位に接続し、ショットキー電極膜９７に正電圧を印加した状態で、ゲート電極膜２８にスレッショルド電圧以上の正電圧を印加すると、チャネル領域８０の表面に近い部分がＮ型に反転する。
【００７５】
第２の高濃度領域２５はエピタキシャル層１２と接触しており、チャネル領域の表面部分がＮ型に反転すると、その反転層によって、ソース領域３６とエピタキシャル層１２とが接続される。この状態ではショットキー接合は順バイアスされるから、エピタキシャル層１２側からソース領域３６に向けて電流が流れ、ショットキー接合型ＩＧＢＴ素子３が導通状態になる。
【００７６】
また、上記実施形態では、本発明における第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明の第１、第２導電型はこれに限られるものではなく、逆に第１導電型をＰ型とし、第２導電型をＮ型としてもよい。
【００７７】
また、上述した実施形態では、一個の埋め込み領域２２をボディ領域３２のほぼ全域に配置し、その平面形状がボディ領域３２の平面形状と同様に櫛状になるようにしたが、本発明はこれに限られるものではなく、例えば複数個の埋め込み領域を設け、各埋め込み領域を、ボディ領域３２の下方に所定間隔をおいて配置するように構成してもよい。
【００７８】
また、上述した実施形態では、いずれもボディ領域３２及び埋め込み領域２２を櫛状に形成したが、本発明はこれに限られるものではなく、例えば図４２にその平面図を示すように、ドレイン領域２５の表面近傍に、複数のセル２０５を互いに離間するように配置して、一個の素子７を構成してもよい。
【００７９】
各セル２０５は、それぞれ、ボディ領域３２と、ソース領域３６と、チャネル領域８０と、埋め込み領域２２を有している。各セル２０５において、ボディ領域３２と、ソース領域３６と、チャネル領域８０と、埋め込み領域２２の拡散深さや不純物濃度は、平面形状が櫛状のボディ領域を有する素子と同じである。
【００８０】
ソース領域３６はリング状に形成され、その外縁がボディ領域３２の縁と離間して配置されており、チャネル領域８０は、ソース領域３６の外縁とボディ領域３２の縁との間に位置している。埋め込み領域２２はボディ領域３２と同じ形状にされ、ボディ領域３２の内側に配置されている。
【００８１】
このように、複数のセル２０５が配置されている素子７では、各セル２０５のボディ領域３２一個について、少なくとも一個の埋め込み領域２２が配置されている。その結果、各ボディ領域３２のそれぞれにおいてアバランシェブレークダウンを生じさせることができる。
【００８２】
図４２にはボディ領域３２及び埋め込み領域２２の平面形状が矩形の場合を示したが、複数のセル２０５を配置する場合のボディ領域３２及び埋め込み領域２２の平面形状はこれに限らず、例えば円形や三角形や六角形に形成してもよい。
【００８３】
【発明の効果】
高耐圧低抵抗の電界効果トランジスタが得られる。
アバランシェブレークダウンによる素子破壊が生じにくくなる。
【図面の簡単な説明】
【図１】本発明の一例の電界効果トランジスタの製造工程を説明する第１の断面図
【図２】本発明の一例の電界効果トランジスタの製造工程を説明する第２の断面図
【図３】本発明の一例の電界効果トランジスタの製造工程を説明する第３の断面図
【図４】本発明の一例の電界効果トランジスタの製造工程を説明する第４の断面図
【図５】本発明の一例の電界効果トランジスタの製造工程を説明する第５の断面図
【図６】本発明の一例の電界効果トランジスタの製造工程を説明する第６の断面図
【図７】本発明の一例の電界効果トランジスタの製造工程を説明する第７の断面図
【図８】本発明の一例の電界効果トランジスタの製造工程を説明する第８の断面図
【図９】本発明の一例の電界効果トランジスタの製造工程を説明する第９の断面図
【図１０】本発明の一例の電界効果トランジスタの製造工程を説明する第１０の断面図
【図１１】本発明の一例の電界効果トランジスタの製造工程を説明する第１１の断面図
【図１２】本発明の一例の電界効果トランジスタの製造工程を説明する第１２の断面図
【図１３】本発明の一例の電界効果トランジスタの製造工程を説明する第１３の断面図
【図１４】本発明の一例の電界効果トランジスタの製造工程を説明する第１４の断面図
【図１５】本発明の一例の電界効果トランジスタの製造工程を説明する第１５の断面図
【図１６】本発明の一例の電界効果トランジスタの製造工程を説明する第１６の断面図
【図１７】本発明の一例の電界効果トランジスタの製造工程を説明する第１７の断面図
【図１８】本発明の一例の電界効果トランジスタの製造工程を説明する第１８の断面図
【図１９】本発明の一例の電界効果トランジスタの製造工程を説明する第１９の断面図
【図２０】本発明の一例の電界効果トランジスタの製造工程を説明する第２０の断面図
【図２１】本発明の一例の電界効果トランジスタの製造工程を説明する第２１の断面図
【図２２】本発明の一例の電界効果トランジスタの製造工程を説明する第２２の断面図
【図２３】本発明の一例の電界効果トランジスタの製造工程を説明する第２３の断面図
【図２４】本発明の一例の電界効果トランジスタの製造工程を説明する第２４の断面図
【図２５】本発明の一例の電界効果トランジスタの製造工程を説明する第２５の断面図
【図２６】本発明の一例の電界効果トランジスタの製造工程を説明する第２６の断面図
【図２７】本発明の一例の電界効果トランジスタの製造工程を説明する第２７の断面図
【図２８】本発明の一例の電界効果トランジスタの製造工程を説明する第２８の断面図
【図２９】本発明の一例の電界効果トランジスタの製造工程を説明する第２９の断面図
【図３０】本発明の一例の電界効果トランジスタの製造工程を説明する第３０の断面図
【図３１】本発明の一例の電界効果トランジスタの製造工程を説明する第１の平面図
【図３２】本発明の一例の電界効果トランジスタの製造工程を説明する第２の平面図
【図３３】本発明の一例の電界効果トランジスタの製造工程を説明する第３の平面図
【図３４】本発明の一例の電界効果トランジスタの製造工程を説明する第４の平面図
【図３５】本発明の一例の電界効果トランジスタの製造工程を説明する第３１の断面図
【図３６】本発明の一例の電界効果トランジスタの製造工程を説明する第５の平面図
【図３７】本発明の一例の電界効果トランジスタを説明する断面図
【図３８】本発明の他の例であり、ＰＮ接合を用いたＩＧＢＴ型の電界効果トランジスタを説明するための図
【図３９】従来の電界効果トランジスタの構造を説明する断面図
【図４０】従来の電界効果トランジスタの配置状態を説明する平面図
【図４１】本発明の他の例であり、ショットキー接合を用いたＩＧＢＴ型の電界効果トランジスタを説明するための図
【図４２】本発明の他の例であり、複数個のセルが行列状に配置された電界効果トランジスタを説明するための図
【符号の説明】
１１……基板本体
１２……エピタキシャル層
２２……埋め込み領域
２７……ゲート絶縁膜
２８……ゲート電極膜
３２……ボディ領域
３６……ソース領域
４５……ソース電極膜
８０……チャネル領域
９１……ドレイン電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0005134746.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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