(57)【特許請求の範囲】
【請求項１】
受光ダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子において、
半導体基板上に形成され、光照射により光発生電荷を発生する受光領域を備えた受光ダイオードと、
前記半導体基板上に形成され、前記光発生電荷の蓄積により変調された閾値電圧を光信号として出力し、前記受光ダイオード横に隣接して設置された光信号検出用のトランジスタと、
前記光信号検出用のトランジスタ内に形成され、前記光発生電荷の蓄積領域であるキャリアポケットと、
前記光信号検出用のトランジスタを構成するゲート電極と同一の面である前記半導体基板の表面に形成され、前記光信号検出用のトランジスタを構成するドレイン領域と直接接しているサブコンタクトと、
を具備し、
前記サブコンタクトは前記光発生電荷を前記半導体基板から排出する機能を有することを特徴とする固体撮像装置。
【請求項２】
請求項１において、前記受光領域で発生した前記光発生電荷は前記キャリアポケットに転送され、余剰となりキャリアポケットから溢れた前記光発生電荷または、リセットされてキャリアポケットから排出された前記光発生電荷が前記サブコンタクトを通して前記半導体基板の外に排出されることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、排出電荷速度が遅いことによるＫｎｅｅ特性の出現を抑制した固体撮像装置に関する。
【背景技術】
【０００２】
従来の固体撮像装置は、マトリクス状に配列された複数の画素を備えており、各画素は、１つのフォトダイオードと、１つのトランジスタを含んでいる。また、トランジスタのゲート電極の下方には、キャリアポケットと呼ばれるホールが集まり易い蓄積部が設けられている。フォトダイオードは、入射光の光量に応じてホールを発生させる。発生したホールは、蓄積部に蓄積される。トランジスタの閾値電圧は、蓄積部に蓄積されるホールの数に応じて変化する。そして、閾値電圧の変化に伴って変化するソース電圧を読み出すことによって、入射光の光量に応じたソース電圧、すなわち画素データが得られる。複数の画素データを用いることによって、１枚の画像データが生成される（例えば特許文献１参照）。
【０００３】
図３は従来の固体撮像素子の単位画素内における素子レイアウトについて示す平面図である。また、図４は図３に示すＡ−Ａ'部の構造断面図である。図５は図４に示すＢ−Ｂ'部の固体撮像素子において動作時の蓄積期間のある状態でのポテンシャル分布を示す図である。尚、信号の電荷が正孔の場合、ポテンシャルの正負は逆になる。以下、電荷は正孔であることとし、説明する。
【０００４】
図３及び図４に示すように、単位画素内に、受光ダイオード１０１とトランジスタ１００とが隣接して設けられている。受光ダイオード１０１及びトランジスタ１００は、シリコン基板１１のＮ型層１２内に形成されたＰウェル領域１３に形成されている。また、トランジスタ１００部分では、シリコン基板１１の表面にはゲート絶縁膜（図示せぬ）を介してゲート電極１４が形成されている。
【０００５】
図３に示すように、上記したゲート電極１４はリング状を有しており、ゲート電極１４の内縁に囲まれるようにソース領域が形成され、ゲート電極１４の外縁を囲むようにドレイン領域が形成されている。また、ゲート電極１４、ソース領域及びドレイン領域には、シリコン基板１１と電気的に接続する配線１９、１５、１８がそれぞれ形成されている。
【０００６】
また、固体撮像素子は受光領域で受けた光を光電交換し、発生した電荷を変調部（トランジスタ）へ転送した後、その電荷により変異した基板電位で基板バイアスをされた変調素子により信号を出力し、その後、ゲート電極、チャンネル表面に高電圧を印加し、電荷を基板へ排出するようになっている。
【０００７】
【特許文献１】特開２００２−１３４７２９号公報（段落００２３〜００６０）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来の構造による動作の場合において、まず、図６（ａ）に示すように、電荷が飽和蓄積量を上回ると、流れ込む電荷量と排出可能な電荷量のバランスでＫｎｅｅ特性が発生する。次いで、図６（ｂ）に示すように、排出すべき電荷が多いと電荷排出経路にあたる領域においても電荷の蓄積が始まり、基板の電位が上昇する。その後、図６（ｃ）に示すように、基板電位が上がるとさらに電荷排出能力が低下し、より蓄積する電荷量が増加してしまい、強いＫｎｅｅ特性が発生する。
【０００９】
つまり、基板の電荷蓄積部（キャリアポケット）の飽和電荷量を上回るような光が入射した場合、発生電荷は受光部からキャリアポケットへ行き、キャリアポケットから基板の電荷排出経路へと排出される。しかし、特に強い光が入射した場合、基板の電荷排出経路へ排出される速度より、キャリアポケットへ流れ込む電荷の方が多くなり、本来蓄積できるはずだった飽和電荷量より多くの電荷をキャリアポケットの部分に蓄積することになる。これによりＫｎｅｅ特性の出現となる。特に、変調部（トランジスタ）横に隣接する受光部（フォトダイオード）が基板中に深く形成される場合、電荷排出経路の部分の電位が上がりやすくなる。その結果、より電荷排出能力が低下し、強いＫｎｅｅ特性が出てしまうという課題を有している。
【００１０】
また、赤感度改善のため、受光部（フォトダイオード）を深く形成しようとしたり、フォトダイオードを形成した後に熱工程が長くかかったり、もしくは、微細化のため変調部（トランジスタ）の縮小を行おうとすると、基板の深い部分でフォトダイオードとフォトダイオードの間の間隔が短くなる。その結果、図７に示すように、領域Ｃの部分が狭窄し、上記の課題であった電荷の排出能力をより悪化させることになる。図８に示すように、ポテンシャル分布でみると、領域Ｃに当たる箇所においてポテンシャルが高くなってしまい、電荷の排出が容易でなくなることになる。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、排出電荷速度が遅いことによるＫｎｅｅ特性の出現を抑制し、基板電位を一定に保つことのできる固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る固体撮像装置は、受光ダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子において、
半導体基板上に形成され、光照射により光発生電荷を発生する受光領域を備えた受光ダイオードと、
前記半導体基板上に形成され、前記光発生電荷の蓄積により変調された閾値電圧を光信号として出力し、前記受光ダイオード横に隣接して設置された光信号検出用のトランジスタと、
前記光信号検出用のトランジスタ内に形成され、前記光発生電荷の蓄積領域であるキャリアポケットと、
前記半導体基板の表面に形成され、前記光信号検出用のトランジスタ横に隣接して設置されたサブコンタクトと、
を具備し、
前記サブコンタクトは前記光発生電荷を前記半導体基板から排出する機能を有することを特徴とする。
【００１３】
上記固体撮像装置によれば、光信号検出用のトランジスタ横にサブコンタクトを設置することによって、飽和電荷量を上回った電荷を半導体基板からサブコンタクトへ逃がすことができる。その為、基板電位を排出電荷数によらず一定に保ちやすくなり、その結果、排出電荷速度が遅いことによるＫｎｅｅ特性の出現を抑制することができる。
【００１４】
また、本発明に係る固体撮像装置において、前記受光領域で発生した前記光発生電荷は前記キャリアポケットに転送され、余剰となりキャリアポケットから溢れた前記光発生電荷または、リセットされてキャリアポケットから排出された前記光発生電荷が前記サブコンタクトを通して前記半導体基板の外に排出されることが好ましい。
【発明を実施するための最良の形態】
【００１５】
以下、図１及び図２を参照して本発明の実施形態について説明する。
図１は本発明の実施形態に係る基板変調型の固体撮像素子の画像セル構造において、イメージセンサの単位画素内における素子レイアウトについて示す平面図である。また、図２（ａ）は図１に示すＡ−Ａ'部の断面図である。また、図２（ｂ）は図２（ａ）におけるトランジスタ及びその周辺部の詳細を示す断面図である。
【００１６】
図１及び図２（ａ）に示すように、単位画素内に、受光ダイオード１０３と光信号検出用トランジスタ１０２とが隣接して設けられている。単位画素は、縦横等間隔のピッチを有し、列又は行方向に対して斜めに向いている。単位画素の行間にはそれぞれサブコンタクト７が設置されている。
【００１７】
図２（ａ）に示す受光ダイオード１０３及びトランジスタ１０２の詳細は図２（ｂ）に示すように、これら、受光ダイオード１０３とトランジスタ１０２は、それぞれ異なる第１のウェル領域３ａと第２のウェル領域３ｂに形成されている。それらのウェル領域は低濃度のＰ型領域３ｃを介して互いに接続されている。受光ダイオード１０３部分の第１のウェル領域３ａは光照射による電荷の発生領域の一部を構成している。トランジスタ１０２部分の第２のウェル領域３ｂはこの領域に付与するポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域を構成している。
【００１８】
図２（ｂ）に示すように、受光ダイオード１０３部分では、Ｐ型のシリコン基板１にＮ型層２が形成されており、そのＮ型層２内に第１のウェル領域３ａが形成されている。また、第１のウェル領域３ａの表層にドレイン領域３１と接続したＮ型の不純物領域が形成されている。また、トランジスタ１０２部分においては、Ｐ型シリコン基板１は濃度の高いＰ型層（図示せぬ）を含み、受光ダイオード１０３部分よりもＰ型層が厚くなっている。そのＰ型層上にＮ型層２が形成されており、また、Ｎ型層２内に第２のウェル領域３ｂが形成されている。第２のウェル領域３ｂ上方のシリコン基板１の表面にはゲート絶縁膜３４を介してゲート電極４が形成されている。
【００１９】
また、図１に示すように、上記したゲート電極４はリング状を有している。リング状のゲート電極４の内縁に囲まれるように第２のウェル領域３ｂの表層にソース領域３２が形成されている。リング状のゲート電極４の外縁を囲むようにリング状のドレイン領域３１が形成されている。また、受光ダイオード１０３側において、ドレイン領域３１が延長して受光ダイオード１０３の不純物領域が形成されている。つまり、ドレイン領域３１は第１及び第２のウェル領域３ａ、３ｂの表層に大部分の領域がかかるように一体的に形成されている。
【００２０】
ソース領域３２とドレイン領域３１の間の領域がチャネル領域となる。チャネル領域に適度な濃度のＮ型不純物を導入してＮ型のチャネルドープ層３３を形成している。そのＮ型のチャネルドープ層３３下の第２のウェル領域３ｂ内に、ソース領域３２を囲むようにリング状のキャリアポケット（光発生電荷の蓄積領域）６が形成されている。キャリアポケット６においては、キャリアポケット６の周辺部にある第１及び第２のウェル領域３ａ、３ｂに比べてＰ型の不純物濃度を高くしているため、光発生正孔に対してキャリアポケット６内部のポテンシャルが低くなる。これにより、光発生正孔をこのキャリアポケット６に集めることができる。
【００２１】
単位画素の行間には高濃度のＰ型不純物の拡散層によるサブコンタクト７が形成されている。このサブコンタクト７は配線８ａと電気的に接続されており、配線８ａはＧＮＤ（接地電位）に接続されている。過剰な光発生電荷をサブコンタクト７から配線８ａを通して排出する機能を有している。また、ドレイン領域３１、ソース領域３２及びゲート電極４と電気的に接続する配線８、５、９がそれぞれ形成されている。また、サブコンタクト７は、ソース領域３２及びドレイン領域３１を形成すると共に、形成される。
【００２２】
また、第１及び第２のウェル領域３ａと３ｂの間に介在する低濃度のＰ型領域３ｃは受光ダイオード１０３側のドレイン領域３１とチャネルドープ層３３の境界部分にあたる領域に形成されている。第１のウェル領域３ａと低濃度のＰ型領域３ｃと第２のウェル領域３ｂとで構成される、受光領域からキャリアポケット６に至る経路が電荷転送経路となる。
【００２３】
以上、本発明の実施形態によれば、トランジスタ１０２横にサブコンタクト７を設置することによって、キャリアポケットから溢れた電荷などの飽和電荷量を上回った電荷または、リセットされてキャリポケットから排出された電荷を図２（ａ）に示す矢印のように、シリコン基板１からサブコンタクト７へ逃がし、サブコンタクト７から配線８ａを通して電荷を排出することが可能となる。その為、基板電位を排出電荷数によらず一定に保ちやすくなる。その結果、排出電荷速度が遅いことによるＫｎｅｅ特性の出現を抑制することができる。
【００２４】
また、本実施形態では、サブコンタクト７から電荷を排出するため、電荷の排出経路を基板の下方に維持する必要がない。従って、受光ダイオードの横方向へ拡大してもｋｎｅｅ特性を抑制することが可能となり、受光ダイオードの構造設計自由度が上がる。
【００２５】
また、変調部（トランジスタ）を微細化する際においても、サブコンタクト７から電荷を排出する構造とすることにより、トランジスタの構造設計自由度が向上する。
【００２６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態に係る固体撮像素子の単位画素内の素子レイアウトを示す平面図。
【図２】（ａ）は、図１に示すＡ−Ａ'部の構造断面図であり、（ｂ）は図２（ａ）におけるトランジスタ及びその周辺部の詳細を示す断面図。
【図３】従来の固体撮像素子の単位画素内の素子レイアウトを示す平面図。
【図４】図３に示すＡ−Ａ'部の構造断面図。
【図５】図４の構造断面図のＢ−Ｂ'線断図でのポテンシャル分布を示す図。
【図６】（ａ）、（ｂ）及び（ｃ）の各図は、従来の固体撮像素子の動作時の蓄積期間のある状態における、図４の構造断面図のＢ−Ｂ'線断図でのポテンシャル分布を時系列で示す図。
【図７】従来の課題に係る、図３に示すＡ−Ａ'部の構造断面図。
【図８】図７の構造断面図のＢ−Ｂ'線断図でのポテンシャル分布を示す図。
【符号の説明】
【００２８】
１，１１，２１・・・シリコン基板、２，１２，２２・・・Ｎ型層、３１・・・ドレイン領域、３２・・・ソース領域、３３・・・チャネルドープ層、３ａ・・・第１のウェル領域、３ｂ・・・第２のウェル領域、３ｃ・・・Ｐ型領域、６・・・キャリアポケット、３４・・・ゲート絶縁膜、４・・・ゲート電極、５，９，８，８ａ，１０，１５，１８，２５，２８・・・配線、７・・・サブコンタクト、３，１３，２３・・・Ｐウェル領域、１００，１０２・・・トランジスタ（変調部）、１０１，１０３・・・受光ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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