(57)【特許請求の範囲】
【請求項１】
表面を有する半導体基板と、
前記半導体基板に形成された光電素子と、
を備え、
前記光電素子が、
前記半導体基板に形成されたトレンチと、
前記半導体基板の前記表面に形成された第１導電型の第１のドープ領域および第２のドープ領域であって、前記トレンチを間にして向かい合う前記第１のドープ領域および前記第２のドープ領域と、
前記トレンチの側壁および底面に形成された前記第１導電型の境界層と、
前記第１導電型の前記第１のドープ領域および前記第２のドープ領域の下の前記半導体基板に形成されて前記第１導電型の前記境界層に隣接する第２導電型の収集領域と、
前記トレンチに形成された前記第１導電型の充填材料と、
を含み、
前記第１導電型の前記第１のドープ領域および前記第２のドープ領域ならびに前記境界層が、前記トレンチの前記側壁および前記半導体基板の前記表面から前記第２導電型の前記収集領域を分離している、
ピクセル・センサ・セル。
【請求項２】
横方向に配置され、かつ前記光電素子に接した追加の光電素子をさらに備える、請求項１に記載のピクセル・センサ・セル。
【請求項３】
前記追加の光電素子が、前記光電素子の前記第２導電型の前記収集領域に接触しかつ前記半導体基板の前記表面に形成された前記第１導電型の前記第２のドープ領域の下にある前記第２導電型の横方向配置電荷収集領域を含む、請求項２に記載のピクセル・センサ・セル。
【請求項４】
前記追加の光電素子が、前記追加の光電素子の前記横方向配置電荷収集領域からの電荷キャリアおよび前記光電素子の前記収集領域からの電荷キャリアを、ゲート・チャネルを横切って、形成された拡散領域に転送するために使用可能な転送ゲート・デバイスに隣接して形成され、
前記光電素子の前記収集領域の前記第２導電型は、前記追加の光電素子の前記横方向配置電荷収集領域に蓄積された電荷キャリアが枯渇するより前に前記光電素子から蓄積電荷キャリアが完全に枯渇する程の濃度である、請求項３に記載のピクセル・センサ・セル。
【請求項５】
前記半導体基板の前記表面に形成された前記第１導電型の前記第２のドープ領域が、前記センサ・セルのピニング層を備える、請求項３に記載のピクセル・センサ・セル。
【請求項６】
表面を有する半導体基板と、
前記半導体基板に形成された第１の光電素子であって、
前記半導体基板に形成されたトレンチと、
前記半導体基板の前記表面に形成された第１導電型の第１のドープ領域および第２のドープ領域であって、前記トレンチを間にして向かい合う前記第１のドープ領域および前記第２のドープ領域と、
前記トレンチの側壁および底面に形成された前記第１導電型の境界層と、
前記第１導電型の前記第１のドープ領域および前記第２のドープ領域の下の前記半導体基板に形成されて前記第１導電型の前記境界層に隣接する第２導電型の収集領域と、
前記トレンチに形成された前記第１導電型の充填材料と、
を含み、前記第１導電型の前記第１のドープ領域および前記第２のドープ領域ならびに前記境界層が、前記トレンチの前記側壁および前記半導体基板の前記表面から前記第２導電型の前記収集領域を分離している、前記第１の光電素子と、
前記第１の光電素子に接した第２の光電素子であって、前記第１の光電素子の前記収集領域に接触した横方向配置電荷収集領域を有する第２の光電素子と、
を備え、前記第１および第２の光電素子の前記収集領域および前記横方向配置電荷収集領域が、前記表面を含んだ前記半導体基板における前記収集領域および前記横方向配置電荷収集領域と同じ導電型の浮遊拡散領域の物理的境界から完全に分離されているピクセル・センサ・セル。
【請求項７】
前記第２の光電素子の前記横方向配置電荷収集領域が、
前記第１の光電素子の第２導電型の前記収集領域に隣接しかつ前記半導体基板の前記表面に形成された前記第１導電型の前記第２のドープ領域の下にある第２導電型の前記横方向配置電荷収集領域を備えている、請求項６に記載のピクセル・センサ・セル。
【請求項８】
前記第２の光電素子が、前記第２の光電素子の前記横方向配置電荷収集領域からの電荷キャリアおよび前記第１の光電素子の前記収集領域からの電荷キャリアを、ゲート・チャネルを横切って、前記浮遊拡散領域に転送するために使用可能な転送ゲート・デバイスに隣接して形成され、
前記第１の光電素子の前記収集領域の前記第２導電型は、前記第２の光電素子の前記横方向配置電荷収集領域に蓄積された電荷キャリアが枯渇するより前に前記第１の光電素子から蓄積電荷キャリアが完全に枯渇する程の濃度である、請求項７に記載のピクセル・センサ・セル。
【請求項９】
前記半導体基板の前記表面に形成された前記第１導電型の前記第２のドープ領域が、前記センサ・セルのピニング層を備える、請求項７に記載のピクセル・センサ・セル。
【請求項１０】
電荷収集領域を有する光電素子を含むピクセル・センサ・セルを製造する方法であって、
トレンチ凹部を第１導電型の材料の基板に形成することであって、前記トレンチ凹部が側壁部分および底面部分を有することと、
第２導電型の材料を前記トレンチ凹部に充填することと、
前記電荷収集領域を形成するように、前記充填された第２導電型の材料を前記トレンチ凹部の側壁部分および底面部分を囲繞する前記基板の材料に外方拡散させることと、
前記トレンチ凹部を設けるように、前記充填された第２導電型の材料を除去することと、
第１導電型の材料を前記トレンチ凹部に充填することと、
第１導電型の材料を有する表面打込み層を形成することであって、前記表面打込み層が前記トレンチ凹部の転送ゲート方面およびその反対方面の外側にも形成されることと、
を含み、
前記光電素子の電荷収集領域が、前記外方拡散した第２導電型の材料で形成され、前記基板の表面から前記表面打込み層によって分離されている前記方法。
【請求項１１】
前記光電素子の電荷収集領域の間の、前記トレンチ凹部の側壁部分および底面部分を囲繞する前記基板の領域に、第１導電型の材料の層を形成するように、前記充填された第１導電型の材料を外方拡散させるステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記表面打込み層を形成するステップが、前記トレンチ凹部の転送ゲート方面およびその反対方面の外側の前記基板の表面にも第１導電型のドーパント材料を打ち込むことを含み、前記表面打込み層が、前記基板の領域に第１導電型の材料を外方拡散させる前記ステップにより形成された第１導電型の材料の層に結合されている、請求項１１に記載の方法。
【請求項１３】
横方向に配置されかつ前記光電素子の前記電荷収集領域に接した電荷収集領域を有する追加の光電素子を形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記追加の光電素子を形成するステップが、
前記第１導電型の材料を有する前記表面打込み層の下に第２導電型の材料を打ち込むことを含み、前記打ち込まれた第２導電型の材料が、前記基板の表面から分離された前記電荷収集領域を形成する、請求項１３に記載の方法。
【請求項１５】
前記表面打込み層が、前記センサ・セルのピニング層を形成する、請求項１４に記載の方法。
【請求項１６】
前記追加の光電素子の前記横方向に配置された電荷収集領域からの電荷キャリアおよび前記光電素子の前記電荷収集領域からの電荷キャリアを、ゲート・チャネルを横切って、浮遊拡散領域に転送することを可能にする転送ゲート・デバイスを、前記追加の光電素子に隣接して形成することをさらに含み、
前記光電素子の前記電荷収集領域の前記第２導電型の材料は、前記追加の光電素子の前記横方向に配置された電荷収集領域に蓄積された電荷キャリアが枯渇するより前に前記光電素子から蓄積電荷キャリアが完全に枯渇する程の濃度である、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光イメージ・センサに関し、特に、深いトレンチを有する新規なＣＭＯＳ（相補型金属酸化物半導体）イメージ・センサのフォトダイオード構造体に関し、トレンチの全側壁に沿ったダイオードがセンサの表面におけるセルの面積を増すことなく構造体のキャパシタンスを増している。トレンチが動作のリセット位相中に完全に空乏になり、かつ従来のフォトダイードよりもキャパシタンスが大きいためにより多くの電荷を保持することができるように、このトレンチ構造体を設計することができる。
【背景技術】
【０００２】
現在、ディジタルカメラ、携帯電話、ＰＤＡ（個人用携帯型情報端末）、パソコン、および同様なもののような撮像を必要とする用途で、ＣＭＯＳイメージ・センサが従来のＣＣＤセンサに取って代わりつつある。有利なことには、現在のＣＭＯＳ製作プロセスをフォトダイオードまたは同様なもののような半導体デバイスに応用することによって、ＣＭＯＳイメージ・センサは低コストで製作される。さらに、ＣＭＯＳイメージ・センサは単一電源で動作することができ、その結果、その電力消費をＣＣＤセンサよりも低く抑えることができ、さらに、ＣＭＯＳ論理回路および同様な論理処理デバイスがセンサ・チップに容易に集積化されるのでＣＭＯＳイメージ・センサを小型化することができる。
【０００３】
ＣＭＯＳ撮像装置のピクセル・サイズが縮小し、コストダウンし続けるにつれて、いくつかの問題が生じている。第１に、装置表面の面積が小さくなるほど、セル・キャパシタンスが減少するために所定のセルに蓄積できる電子の総量が減少する。第２に、電子拡散が基板の中深くから表面のフォトダイオードへの電子の輸送を主に担っているので、装置表面の面積が小さいほど、セル間のクロストークが増加する。第３に、測定される電子の数が少なくなることおよび縮小されなかった雑音源（フォトダイオードの周囲および支援回路から主に来る）のために、信号対雑音比が悪くなる。最新のトレンチ型ＣＭＯＳ撮像光センサ・デバイスは、米国特許第６，２３２，６２６号、６，５００，６９２号、２００４／０１９５６００号、さらに米国特許第６，６１１，０３７号、６，７６７，７５９号、６，７３０，９８０号および６，８３８，７４２号に記載されている。
【０００４】
図１は、従来技術の米国特許第６，２３２，６２６号に示されているようなトレンチ型構成を有する代表的な光センサ・セル１０を示す。図１に示すように、第１導電型例えばｐドープのエピタキシャル層またはウェル表面層１５を含む半導体基板の上に、光センサ・セル１０が形成されている。光センサ・セル１０は、放射エネルギーに対して透明であり、ポリシリコンから成る可能性のある上の導電層１８を含む。適切な材料例えばＳｉＯ２で形成された絶縁層２２が、導電層１８と下のドープされた拡散層２０との間に形成されている。素子２５は、転送ゲートを備え、第２導電型の材料をドープされた、例えばｎドープの拡散領域２０および３０を含む。従来技術に従って、拡散領域２０および３０のドーピングは、イオン打込みによって行われる。第２導電型の浮遊拡散領域である拡散領域３０は、他のリセット・トランジスタ（図示されない）のソースとして働く。ｎドープ拡散領域２０とｐ型基板１５との組合せは、光子エネルギーを光センサ・セル・ピクセル１０の蓄積イメージ電荷に変換するフォトダイオード・センサを構成する。
【０００５】
電荷転送トランジスタ・ゲート２５は、薄いスペーサ構造２３ａ、２３ｂで囲まれて示されている。隣接したピクセル・セルからセル１０を分離するために、ＳＴＩ領域４０が、ピクセル撮像セルのすぐ近くに形成されている。動作時に、ピクセルから来る光はフォトダイオードに集束され、そこで電子がｎ型領域２０に集まる。転送ゲート２５が動作するとき、すなわち、例えばｎ型ドープ・ポリシリコン層または導電層７０を備える転送ゲートに電圧を加えることによってオンになったとき、光で生成された電荷２４は、矢印Ａで示すように、電荷蓄積ｎ型ドープ領域２０から転送デバイスの表面チャネル１６を介して、例えばｎ＋型にドープされた浮遊拡散領域３０に転送される。
【０００６】
基板の上に同等の面積を占める平らな光センサ素子に比べて表面積の増加を実現し、したがって、より大きな電荷容量およびダイナミック・レンジの改善を示すものとして広くもてはやされているが、図１のこの従来技術の光センサ・セルは、トレンチの壁、ＳＴＩ酸化物構造および基板の表面のような物理的境界に隣接して電荷収集領域を形成することを教示していることにおいて、特に欠点がある。
【０００７】
したがって、これらのトレンチ型ＣＭＯＳ撮像光センサ・デバイスの特徴は、大きな暗電流すなわち漏れ電流の存在であり、この電流は、ピクセルの上に光がないとき、ピクセル・キャパシタンスを放電させる。ピクセルの出力で測定される暗電流は、フォトダイオード、トランジスタおよびピクセル内の相互接続性に依存している。このように、上で示した従来技術の文献は、電荷収集領域を分離することをどれも教示しておらず、暗電流性能に対処していない。
【０００８】
深いトレンチの側壁に形成された光検出器ダイオードを有し、収集器分離をもたらし、その結果、プロセス簡略化をもたらすＣＭＯＳ撮像装置を提供することが非常に望ましい。
【０００９】
深いトレンチの側壁に形成された光検出器ダイオードを有するＣＭＯＳ撮像装置であって、そのフォトダイオードが、セル・サイズまたはセルの漏れを増すことなくフォトダイオード・キャパシタンスを増すことによって、電子容量の増大を示すＣＭＯＳ撮像装置を提供することが望ましい。
【特許文献１】米国特許第６，２３２，６２６号
【特許文献２】米国特許第６，５００，６９２号
【特許文献３】米国特許第２００４／０１９５６００号
【特許文献４】米国特許第６，６１１，０３７号
【特許文献５】米国特許第６，７６７，７５９号
【特許文献６】米国特許第６，７３０，９８０号
【特許文献７】米国特許第６，８３８，７４２号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明の目的は、深いトレンチの側壁に形成された光検出器ダイオードを有し、収集器分離をもたらし、その結果、プロセス簡略化をもたらすＣＭＯＳイメージ・センサを提供することである。
【００１１】
本発明のさらに他の目的は、深いトレンチの側壁に形成された光検出器ダイオードを有するＣＭＯＳ撮像装置であって、そのフォトダイオードがセル・サイズまたはセルの漏れを増すことなくフォトダイオード・キャパシタンスを増すことによって電子容量を増大するＣＭＯＳ撮像装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一態様に従って、物理的境界（例えば、上面のような基板表面またはトレンチの側壁／底面）から分離された非横方向（例えば、縦方向）収集領域を備えるピクセル・センサ・セルが提供される。本発明の実施形態では、トレンチは第１導電型（ｐ型）の基板に形成され、第２導電型（ｎ型）の第１のドープ層が、トレンチの壁を囲繞して形成されて収集領域を形成し、第１導電型（ｐ型）の第２のドープ層が、第１のドープ層とトレンチの壁の間に形成され、さらに第１導電型の第３のドープ層が、第２のドープ層に結合された基板の表面に形成される。第２および第３のドープ層は、センサ・セルの「ピニング層(pinning layer)」を形成し、かつ収集領域（例えば、第１のドープ層）をトレンチの壁および基板表面から分離する。
【００１３】
有利なことには、深いトレンチのフォトダイオード収集領域（例えば、第１のドープ層）をピクセル・センサ・セルのトレンチの壁および基板表面から分離することによって、同じまたはより小さなピニング電圧(pinningvoltage)で暗電流性能の改善が可能になる。
【００１４】
表面を有する半導体基板と、基板に形成された、非横方向配置電荷収集領域を有する光電素子と、を有し、その非横方向電荷収集領域が基板表面を含んだ物理的境界から完全に分離されているピクセル・センサ・セル構造を含むいくつかの実施形態が説明されている。光電素子は、第１導電型材料の基板に形成された、側壁を有するトレンチと、その側壁の少なくとも１つに隣接して形成された、第２導電型材料の第１のドープ層と、第１のドープ層と前記少なくとも１つのトレンチ側壁の間に形成され、さらに基板の表面に形成された、第１導電型材料の第２のドープ層と、を備える。第２のドープ層が、第１のドープ層を前記少なくとも１つのトレンチ側壁および前記基板表面から分離している。
【００１５】
他の実施形態では、第１の光電素子の非横方向配置電荷収集領域の第２導電型材料の第１の層に接触する第２導電型材料の層を含んで、横方向配置電荷収集領域を含む追加の光電素子が、設けられる。第２導電型材料のこの層は、基板表面に形成された第１導電型材料の第２のドープ層の下にある。
【００１６】
この他の実施形態に従って、追加の光電素子は、追加の光電素子の横方向配置電荷収集領域からの電荷キャリアと光電素子の非横方向配置電荷収集領域からの電荷キャリアとの両方を、ゲート・チャネルを横切って、形成された拡散領域に転送するために使用可能な転送ゲート・デバイスに隣接して形成される。光電素子の非横方向配置電荷収集領域の第１の層の第２導電型材料は、追加の光電素子の横方向配置電荷収集領域に蓄積された電荷キャリアが枯渇するより前に光電素子から蓄積電荷キャリアが完全に枯渇する程の濃度である。
【００１７】
本発明の他の態様に従って、非横方向配置電荷収集領域を有する光電素子を含むピクセル・センサ・セルを製造する方法が提供される。この方法は、
トレンチ凹部を第１導電型材料の基板に形成することであって、そのトレンチが側壁部分および底面部分を有することと、
第２導電型材料を有する材料をトレンチ凹部に充填することと、
非横方向配置電荷収集領域を形成するように、充填されたトレンチ材料から第２導電型材料をトレンチ側壁および底面を囲繞する基板材料に外方拡散させることと、
トレンチ凹部を設けるように、充填されたトレンチ材料を除去することと、
第１導電型材料を有する材料をトレンチ凹部に充填することと、
第１導電型材料を有する表面打込み層を形成することであって、その表面打込み層がトレンチのどちらの側にも形成されることと、を備え、
トレンチ型光電素子の収集領域は、外方拡散した第２導電型材料で形成され、基板表面から分離されている。
【００１８】
光電素子の非横方向配置電荷収集領域の間の、トレンチ側壁および底面を囲繞する基板領域に、第１導電型材料の層を形成するように、充填されたトレンチ材料から第１導電型材料が拡散される他のステップが行われる。
【００１９】
他の実施形態では、横方向に配置され第１の光電素子の非横方向配置電荷収集領域に接した電荷収集領域を有する第２の光電素子が形成される。このステップは、第１導電型材料を有する表面打込み層の下に第２導電型材料を打ち込むことを必要とし、打ち込まれた第２導電型材料が、基板表面から分離された電荷収集領域を形成する。
【００２０】
本発明の目的、特徴および利点は、添付の図面と組み合わせて解釈される次の詳細な説明を考慮して、当業者には明らかになるであろう。
【発明を実施するための最良の形態】
【００２１】
図２は、本発明の第１の実施形態に従った光センサ素子１２０（例えば、フォトダイオード）を含んだ１つのＣＭＯＳイメージ・センサ・セル１００を断面図で示す。例示の目的のためにただ１つのＣＭＯＳイメージ・センサ・セル１００が示されているが、示されたピクセル・セル構造は行と列に配列されたピクセルのアレイ中に含まれるものとして意図されており、行と列のピクセルは、図示されないピクセル選択回路でアドレス指定可能である。そのようなピクセルのアレイの各セルは、図面に示されない浅いトレンチ分離（ＳＴＩ）構造によって隣接したセルから分離することができる。
【００２２】
図２に示すように、トレンチ型フォトダイオード素子１２０を含むＣＭＯＳイメージ・センサ・セル１００は、第１導電型の半導体基板１０５、一般にｐ型シリコン、の上に形成されている。しかし、基板１０５は、例えばＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓおよび他のＩＩＩ−Ｖ化合物半導体、ＩＩ−Ｖ化合物半導体などのバルク半導体、または、シリコン・オン・インシュレータ（ＳＯＩ）、ＳｉＣ・オン・インシュレータ（ＳｉＣＯＩ）またはシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような層状半導体であってもよい。説明の目的のために、基板１０５は、例えば、硼素またはインジウムのようなｐ型ドーパント材料を低濃度に、例えば１ｅ１４から１ｅ１６ｃｍ−３の範囲の標準濃度にドープされた第１導電型のＳｉ含有半導体基板である。
【００２３】
光センサ・デバイス自体、例えばフォトダイオード１２０は、第１導電型の材料例えばｐ型ポリシリコン１１５を充填されたトレンチ１２１の構造体を備え、さらに、トレンチ境界を通って外方拡散されてトレンチ１２１を囲繞するｐ型境界層１１８を形成するｐ型ドーパント材料を含む。一般に第２導電型の非横方向（例えば、縦方向）収集領域、例えばｎ型ドープ層１１２は、ｐ型領域１１８にすぐ隣接して囲繞するように形成されている。動作時に、光キャリアは、ｐ型基板の光活性収集部分１０６で生成され、ｐ型ポリシリコンを充填されたトレンチ１２１を囲繞するｎ型領域１１２に集められる。トレンチを囲繞するｎ型ドープ領域１１２は、転送ゲートの中に直接結合している。すなわち、図２に示すように、フォトダイオード素子１２０の電荷蓄積ｎ型ドープ領域１１２からチャネル１６０を通って、例えば現在の光センサ・セル設計のようにｎ＋型にドープされた浮遊拡散領域１４０に、光生成電荷を転送するように動作する転送ゲート１２５が、フォトダイオード１２０に隣接して形成されている。
【００２４】
図２を参照して、本発明の光センサ（フォトダイオード）素子１２０の特徴は、電荷収集領域１１２が、例えば基板の上面または側壁／底面のトレンチ表面のような物理的境界から分離されていることである。例えば、本発明の第１の実施形態では、センサ・セルのピニング層として機能しかつ収集領域１１２を表面境界から分離するｐ型表面層１３０ａ、１３０ｂが形成される。さらに、トレンチ境界を通って外方拡散しｐ型境界層１１８を形成するｐ型ドーパント材料は、収集領域１１２をトレンチ側壁および底面の表面境界から分離する。図に示すように、表面層１３０ｂは、一般に、１３０ａよりも低濃度にかつ浅くドープされている。
【００２５】
図３は、本発明の第２の実施形態に従った光センサ素子２２０（例えば、フォトダイオード）を含んだＣＭＯＳイメージ・センサ・セル２００を断面図で示す。
【００２６】
ただ１つのＣＭＯＳイメージ・センサ・セル２００だけが例示のために示されているが、示されたピクセル・セル構造は、行と列に配列されたピクセルのアレイ中に含まれるものとして意図されており、行と列のピクセルは図示されないピクセル選択回路によってアドレス指定可能である。
【００２７】
図３に示すように、ＣＭＯＳイメージ・センサ・セル２００は、第１の従来のフォトダイオード２５０およびそのフォトダイード２５０に隣接して形成された第２のトレンチ型フォトダイオード素子２２０を含む。図３に示すように、第１の従来のフォトダイオード２５０は、横方向（水平方向）に向けられ、従来のフォトダイオード２５０の電荷収集領域がトレンチ型フォトダイオード素子２２０の電荷蓄積領域に接続するように、トレンチ型フォトダイオード素子２２０に接している。第１の横方向フォトダイオード２５０と第２のトレンチ型フォトダイオード素子２２０の両方は、第１の実施形態のように第１導電型の半導体基板２０５、一般にｐ型シリコンの上に形成され、かつ分離を高めるためのｐ型表面層２３０ａ、２３０ｂの下にある。より詳細に説明されるように、本発明の第２の実施形態に従ったセンサ・セル構造２００の総キャパシタンスは、フォトダイオードの面積を増すことなしに増加する。
【００２８】
第２の光センサ・デバイス自体、例えばフォトダイオード２２０は、第１導電型材料例えばｐ型ポリシリコン２１５を充填されたトレンチ２２１の構造体を備え、トレンチ境界を通って外方拡散してトレンチ２２１を囲繞するｐ型境界層２１８を形成するｐ型ドーパント材料を含む。一般に第２導電型の非横方向（例えば、縦方向）収集領域例えばｎ型ドープ層２１２は、ｐ型領域２１８をすぐ隣接して囲繞するように形成されている。
【００２９】
動作時に、光キャリアは、ｐ型基板の光活性収集部分２０６で生成され、フォトダイオード２５０を形成するｎ型ドープ領域とｐ型ポリシリコン充填トレンチ２２１を囲繞するｎ型領域２１２との両方で集められる。フォトダイオード２５０を形成するｎ型ドープ領域は、それが集めた電荷およびトレンチを囲繞するｎ型ドープ領域２１２から集められた電荷を転送ゲートに直接結合する。すなわち、図３に示すように、転送ゲート２２５が、フォトダイオード素子２５０に隣接して形成されており、この転送ゲート２２５は、光生成電荷を、電荷蓄積ｎ型ドープ・フォトダイオード２５０およびフォトダイオード素子２２０の電荷蓄積ｎ型ドープ領域２１２からチャネル２６０を通って、例えば現在の光センサ・セル設計のようにｎ＋型にドープされた浮遊拡散領域２４０に転送するように動作する。
【００３０】
本発明の第１の実施形態のように、第２の実施形態の光センサ（フォトダイオード）素子２２０の特徴は、電荷収集領域２１２および２５０が、例えば基板上面またはトレンチ側壁／底部の表面のような物理的境界から分離されていることである。例えば、本発明の第２の実施形態では、センサ・セルのピニング層として機能しかつ収集領域２１２、２５０を表面境界から分離するｐ型表面層２３０ａ、２３０ｂが、形成される。図３に示すように、転送ゲートの下に形成されたｐ型層２３０ｂの深さは、ｐ型層２３０ｂの残りの部分よりも浅い。さらに、トレンチ境界を通って外方拡散してｐ型境界層２１８を形成するｐ型ドーパント材料が、収集領域２１２をトレンチの側壁および底面の表面境界から分離している。本発明の第２の実施形態に従って、ピニング電位(pinningpotential)は、フォトダイオードのパラメータによって決定される。さらに、トレンチ型フォトダイオード素子２２０は、横方向フォトダイオード２５０より先に完全に空乏になるように設計される。すなわち、ｎ型電荷収集領域２１２のドーピング・レベルは、横方向フォトダイオード２５０のｎ型電荷収集領域のドーピング・レベルよりも低い。
【００３１】
本発明の第１および第２の実施形態のトレンチ型フォトダイオード構造１２０、２２０を作る方法３００を、これから、図４〜図８に関して説明する。一般に、本発明の方法に従って、図４に示すように、第１導電型（例えば、ｐ型）の基板にトレンチ３２１が形成される。説明の目的のために、基板３０５は、例えば、硼素またはインジウム（ＩＩＩ−Ｖ半導体のためにベリリウムまたはマグネシウム）のようなｐ型ドーパント材料を低濃度に、例えば１ｅ１４原子／ｃｍ３から１ｅ１６原子／ｃｍ３の範囲の標準的な濃度にドープされた第１導電型のＳｉ含有半導体基板である。次に、標準処理技術を使用して、トレンチ凹部３２１が基板に形成される。すなわち、トレンチ・リソグラフィを利用して、フォトレジスト・マスク（図示されない）が付けられ、パターン形成され、さらに現像されて、トレンチ・エッチングを形成するための開き領域が露出される。その後、エッチング・プロセス、例えば反応性イオン・エッチングが、マスクの開口を通して行われて、基板表面より下に約０．２μｍから６μｍの深さまで下方に延びるトレンチ凹部３２１が形成される。理解されることであるが、開いたトレンチの形は、縦向き（箱状）または先細りまたはｖ字状に形作られてもよい。図５に示す第２のステップで、第２導電型の材料例えばｎ型ドーパント材料をドープされた材料３３１がトレンチ凹部３２１に充填される。説明の目的のために、そのようなガラス材料は、ｎ型ドープ材料を供給するためのＰＳＧ（燐珪酸ガラス）を含んでもよく、よく知られているＣＶＤプロセスによってトレンチの中に付着されてもよく、または代わりにＳＯＧ（スピン・オン・ガラス）プロセスが使用されてもよい。ｎ型ドープ・ガラス材料の付着の後で、過剰なＰＳＧ充填材料を除去し、かつ基板表面を平坦化するために、エッチ・バックまたは化学機械平坦化技術が行われる。それから、図６に示すように、ガラス供給源３３１からｎ型ドーパントをトレンチの壁の中に押し出すように、熱処理、例えばアニールが行われる。特に、ｎ型不純物は、ＰＳＧトレンチ充填物３３１から、トレンチの側壁および底面を囲繞する基板領域に外方拡散して、結果として得られるフォトダイオード素子のｎ型光キャリア収集領域３１２を形成する。ｎ型光キャリア収集領域３１２は、厚さが２０ｎｍから４００ｎｍの範囲にあり、１×１０１６原子／ｃｍ３から１×１０１８原子／ｃｍ３の範囲の濃度のｎ型キャリアを含む。その後、例えば選択フッ化水素酸（ＨＦ）エッチング、または場合によってはフッ素ベースのＲＩＥ（反応性イオン・エッチング）プロセス、またはウェット処理とドライ処理の組合せによって、ＰＳＧトレンチ充填物３３１がエッチング除去されて、結果として、図６に示す構造となる。今や空いた光センサ・デバイスのトレンチ３２１に、今度は第１導電型材料をその場(in-situ)ドープされたポリシリコン例えばｐ型ポリシリコン３１５が再び充填され、図７に示すように、過剰なポリシリコン材料３１５はＣＭＰで平坦化される。
【００３２】
図２に示すように縦方向フォトダイオードだけを有する本発明の第１の実施形態に関しては、ここで図８〜図１１に関して説明するように処理が続く。この時点で、特有の縦方向フォトダイオード処理は、今はもう完了している。今や、プロセスは、標準ＣＭＯＳ処理で続くが、ただ少数の例外がある。プロセスは、図９に示すように、例えば、（ＳＲＯＸまたはＳＴＩ）分離構造体３４５ａ、３４５ｂになるトレンチ３４０ａ、３４０ｂを形成する分離ステップを含み、その後にＮウェル、Ｐウェル打込みおよび他のウェル打込みが続く。さらに、ｐ型ドープ材料層３３０ａ、３３０ｂが形成される。例えば、転送ゲートのＶｔ調整打込みは、図９の層３３０ｂを形成するｐ型ドープ材料の打込みを含む。好ましくは、転送ゲートのＶｔ調整打込みのドーパント濃度は、一般に、ｅ１６ｃｍ−３よりも大きい。図１１に示すように、この後にゲート処理、拡張、およびソース／ドレイン打込み領域３４０の形成が続く。この時点で、一般にＣＭＯＳ撮像装置の処理では、ピニング層打込みも行われる。
【００３３】
ここで図１０を参照すると、転送ゲート誘電体を形成するように適切にパターン形成されエッチングされる表面酸化物層３４８（一般に、ＳｉＯ２のような酸化物または同様な誘電体酸化物、窒化物または酸窒化物）および例えばポリシリコン材料のゲート導電層すなわちゲート・スタック３２５を適用するための表面処理ステップおよびリソグラフィ・ステップの後で結果として得られた構造がより詳細に示されている。知られているように、転送ゲートは、図１に示すように、絶縁ゲート誘電体層７２例えば二酸化珪素または窒化珪素の上にドープ層または導電層例えばドープ・ポリシリコン、タングステンまたは他の適切材料を含むことができ、さらに絶縁側壁スペーサ２３ａ、２３ｂを含むことができる。
【００３４】
ここで図１１を参照すると、ｐ型表面打込み層３３０ａ’を形成するために、すなわち表面生成／再結合位置から電子を遠ざけるために、ｐ型ドーパント材料を構造の表面に打ち込む追加のステップが詳細に示されている。このステップは、一般に、ソース／ドレイン打込みステップで（すぐ前またはすぐ後に）行われる。このステップは、３３０ａ’で示された表面位置に対応して前のフォトリソグラフィ・ステップで形成された開口（図示されない）の基板表面にドーパント材料を打ち込むことを必要とする。好ましくは、ｐ型ドーパント材料は、下にある低濃度ドープ基板に電気伝導度を保証するように適切なエネルギーおよび濃度で打ち込まれる。表面および後で形成される転送ゲート・デバイスから収集領域が確実に分離されるように、ｐ型表面層３３０ａの厚さは、１０ｎｍから２００ｎｍの範囲にあり、好ましくは、１×１０１８原子／ｃｍ３よりも高い濃度を有する。
【００３５】
横方向フォトダイオードと縦方向フォトダイオードの両方を有する本発明の第２の実施形態（図３に示す）に関して、本明細書で図８〜図１０に関して説明したような類似の処理ステップを適用した後で形成された結果として得られる構造の光センサ・セル構造体が、図１２および図１３に示されている。図１２〜図１５は、特に、縦方向フォトダイオード処理（ポリシリコン導体４１５のある）が完了した後で行われる方法のステップを示す。これらのステップは、分離レベルで始まる標準ＣＭＯＳ撮像装置処理ステップを含み、その後に、Ｎフォトダイオード打込み、Ｎウェル、Ｐウェルおよび他のウェル打込み、ゲート処理、拡張、ソース／ドレイン打込み、およびピニング層打込み、その他が後に続くが、それらは業界標準ＣＭＯＳ撮像装置のプロセスの流れで行われている。例えば、図１２に示すように、トレンチ（例えば、ＳＴＩ）分離構造４４５ａ、４４５ｂを形成し、ｐ型ドープ材料層４３０ａ、４３０ｂの打込みを行った後で結果として得られた構造が示されている。例えば、転送ゲートのＶｔ調整打込みは、図１２の層４３０ｂを形成するｐ型ドープ材料の打込みを含む。次に、図１３に示すように、転送ゲート誘電体を形成するように適切にパターン形成されエッチングされる表面酸化物層４４８（一般に、ＳｉＯ２のような酸化物または同様な誘電体酸化物、窒化物または酸窒化物）と、絶縁ゲート誘電体層の上のドープ層または導電層例えばドープ・ポリシリコン、タングステンまたは他の適切な材料のゲート導電層すなわちゲート・スタック４２５を適用するために、さらに他の表面処理ステップおよびリソグラフィ・ステップを行った後で結果として得られた構造が示されている。ここで、標準ＣＭＯＳ撮像装置のプロセスの流れのように、横方向フォトダイオードおよび転送ゲートのプロセスが進む。このようにして、図１４に示すように、Ｎフォトダイオード打込み４５０が示され、また同様に、図１５に拡張およびソース／ドレイン打込み４４０が示されている。この時点で、一般にＣＭＯＳ撮像装置処理では、ピニング層打込みも行われる。
【００３６】
理解すべきことであるが、第１と第２の両方の実施形態で、その場ドープされた第１導電型材料例えばｐ型ポリシリコン３１５の第２の外方拡散によって、本発明のそれぞれのフォトダイオード１００、２００の外方拡散ｐ型層１１８（図２）および外方拡散ｐ型層２１８（図３）をそれぞれの第１のｎ型ドープ領域１１２、２１２とトレンチ底面／側面の間に形成することができるようにするために、その後のＣＭＯＳ撮像装置処理の流れの中で、適切な持続時間で使用されるサーマル・バジェット（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）の結果として、フォトダイオード・デバイスは適切な温度にさらされる。図２および図３に示す本発明の実施形態に示されるように、基板の表面に形成された第１導電型のそれぞれのドープされた表面層１３０ａ、１３０ｂおよび２３０ａ、２３０ｂは、それぞれのフォトダイオード１００、２００の外方拡散ｐ型層１１８、２１８に結合され、その結果、これらの外方拡散層がセンサ・セルの「ピニング層」を形成し、さらに収集領域（例えば、第１のｎ型ドープ層）をトレンチの壁および基板表面から分離する。
【００３７】
理解されることであるが、それぞれのフォトダイオード１００、２００の第２の外方拡散層１１８、２１８を形成する追加のステップは、層１１８、２１８の外方拡散された第１導電型（ｐ型）材料の濃度が、それぞれの光キャリア収集領域１１２、２１２を形成するそれぞれの外方拡散された第２導電型（ｎ型）材料の濃度よりも高くなるようなものである。
【００３８】
本発明のＣＭＯＳ光センサ・セルの利点には、１）セル容量の増加、２）完全に空乏にできること、３）ピン型構造(pinnedstructure)（ｎ型ドーパントの接する酸化物界面がないこと）、４）クロストークの低減（すなわち、深いトレンチ構造によって、シリコン中深くに横方向電界が生じ、この電界がこのセルの近くで発生した電荷を優先的に集める（さらに、隣接したセルが、同じくそれの電荷を優先的に集める））、５）（フォトダイオードをより大きくすることによって容量を増すように設計した場合に生じる）より大きな容量を得るためにセルの表面積の増加が必要でないこと、６）暗電流の少しの増加（すなわち、ドーパント濃度を増すことによって容量を増すように設計した場合、暗電流増加は非常に大きい）、および７）（ドーパント濃度を増すことによって容量を増すように設計した場合に生じる）ピニング電位の変化がないこと。
【００３９】
指摘したように、フォトダイオードの表面の面積を増すことなしに、本構造体の総キャパシタンスが増加する。ピニング電位は、現在のフォトダイオードのパラメータによってやはり決定される。本発明の第２の実施形態に関して、図３に示すように、トレンチ型フォトダイオード２２０は、横方向フォトダイオード２５０が空乏になる前に完全に空乏になるようなｎ型ドーパント濃度であり、さらに、確実にそのようになるように動作時に適切にバイアスされる。すなわち、深いトレンチ・フォトダイオード２２０の転送ゲートから全ての電子が追い出される。当業者は理解するように、暗電流を減らそうとするために、ｎ型ドープ領域２１２は、浮遊拡散によって転送ゲートを通して供給されるピニング電圧で完全に空乏になる。ピニングされたフォトダイオードは、「ピンド(pinned)」と呼ばれる。その理由は、そのフォトダイオードの電位は、フォトダイオードが完全に空乏であるときの一定の値Ｖｐに留められるからである。
【００４０】
本発明の好ましい実施形態と考えられるものを示しかつ説明したが、本発明の趣旨から逸脱することなしに、形または細部の様々な修正および変更を行うことができることは、もちろん理解されるであろう。したがって、本発明は、説明され図示された形そのものに限定されず、添付の特許請求の範囲内に含まれる可能性のある全ての修正を対象として含むように解釈されるべきである。
【図面の簡単な説明】
【００４１】
【図１】従来技術に従ったフォトダイオード素子を含んだＣＭＯＳイメージ・センサ１０を示す断面図である。
【図２】本発明の第１の実施形態に従ったフォトダイオード素子１２０を含んだ１つのＣＭＯＳイメージ・センサ・セル１００を示す断面図である。
【図３】本発明の第２の実施形態に従ったフォトダイオード素子２２０を含んだＣＭＯＳイメージ・センサ・セル２００を示す断面図である。
【図４】本発明の第１の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図５】本発明の第１の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図６】本発明の第１の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図７】本発明の第１の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図８】本発明の第１の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図９】本発明の第１の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図１０】本発明の第１の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図１１】本発明の第１の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図１２】本発明の第２の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図１３】本発明の第２の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図１４】本発明の第２の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【図１５】本発明の第２の実施形態に従ったトレンチ型フォトダイオード素子を形成する処理ステップを示す図である。
【符号の説明】
【００４２】
１００  ＣＭＯＳイメージ・センサ・セル
１０５  半導体基板（ｐ型シリコン）
１１２  ｎ型ドープ層（非横方向（縦方向）収集領域）
１１５  ｐ型ポリシリコン
１１８  ｐ型境界層
１２０  トレンチ型フォトダイオード素子
１２１  トレンチ
１２５  転送ゲート
１３０ａ、１３０ｂ  ｐ型表面層
１４０  浮遊拡散領域
１６０  チャネル
２００  ＣＭＯＳイメージ・センサ・セル
２０５  半導体基板（ｐ型シリコン）
２１２  ｎ型ドープ層（非横方向（縦方向）収集領域）
２１５  ｐ型ポリシリコン
２１８  ｐ型境界層
２２０  トレンチ型フォトダイオード素子
２２１  トレンチ
２２５  転送ゲート
２３０ａ、２３０ｂ  ｐ型表面層
２４０  浮遊拡散領域
２５０  横方向フォトダイオード
２６０  チャネル
３０５  半導体基板（ｐ型シリコン）
３１２  ｎ型光キャリア収集領域
３１５  ｐ型ポリシリコン
３２１  トレンチ
３３０ａ、３３０ｂ  ｐ型表面層
３３１  ｎ型ドーパント材料
【図１】
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【図２】
0005254553.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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