(57)【特許請求の範囲】
【請求項１】
（Ａ）Ｎ型トランジスタが形成される第一の領域と、Ｐ型トランジスタが形成される第二の領域とを有する、半導体基板を用意する工程と、
（Ｂ）前記第一の領域の前記半導体基板上に、加熱により応力が生ずるカバー膜を形成する工程と、
（Ｃ）前記工程（Ｂ）の後に、前記半導体基板に対して加熱処理を施すことによって前記カバー膜に応力を発生させる工程と、
（Ｄ）前記カバー膜をマスクとして使用して、前記カバー膜から露出している前記Ｐ型トランジスタのソース・ドレイン領域となる前記半導体基板の上面部分を除去することにより、リセス部を形成する工程と、
（Ｅ）前記工程（Ｄ）の後に、前記リセス部に対して、ＳｉＧｅエピタキシャル成長層を形成する工程とを、備えており、
前記工程（Ｃ）によって、前記Ｎ型トランジスタのチャネル領域には引張応力が発生し、前記引張応力によって、前記Ｎ型トランジスタのＯＮ電流が増加し、
前記工程（Ｅ）によって、前記Ｐ型トランジスタのチャネル領域には圧縮応力が発生し、前記圧縮応力によって、前記Ｐ型トランジスタのＯＮ電流が増加する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
（Ａ）Ｐ型トランジスタが形成される第一の領域と、Ｎ型トランジスタが形成される第二の領域とを有する、半導体基板を用意する工程と、
（Ｂ）前記第一の領域の前記半導体基板上に、加熱により応力が生ずるカバー膜を形成する工程と、
（Ｃ）前記工程（Ｂ）の後に、前記半導体基板に対して加熱処理を施すことによって前記カバー膜に応力を発生させる工程と、
（Ｄ）前記カバー膜をマスクとして使用して、前記カバー膜から露出している前記Ｎ型トランジスタのソース・ドレイン領域となる前記半導体基板の上面部分を除去することにより、リセス部分を形成する工程と、
（Ｅ）前記工程（Ｄ）の後に、前記リセス部分に対して、ＳｉＣエピタキシャル成長層を形成する工程とを、備えており、
前記工程（Ｃ）によって、前記Ｐ型トランジスタのチャネル領域には圧縮応力が発生し、前記圧縮応力によって、前記Ｐ型トランジスタのＯＮ電流が増加し、
前記工程（Ｅ）によって、前記Ｎ型トランジスタのチャネル領域には引張応力が発生し、前記引張応力によって、前記Ｎ型トランジスタのＯＮ電流が増加する、
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記工程（Ｄ）及び前記工程（Ｅ）は、
前記工程（Ｃ）の後に行う、
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｃ）は、
前記工程（Ｄ）及び前記工程（Ｅ）の後に行う、
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記工程（Ｂ）は、
（Ｂ１）前記第一及び第二の領域の前記半導体基板上に、前記カバー膜を形成する工程と、
（Ｂ２）前記工程（Ｂ１）の後に、前記第一の領域の前記半導体基板上に形成された前記カバー膜を残しつつ、前記第二の領域の前記半導体基板上に形成された前記カバー膜を選択的に除去する工程とを有する、
ことを特徴とする請求項１乃至４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記カバー膜は、
窒化膜、酸窒化膜または酸化膜の単層膜、あるいはこれらの積層膜からなる、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記カバー膜は、
窒化膜または酸化膜の単層膜からなる、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係る発明であり、たとえば、Ｐ型ＦＥＴとＮ型ＦＥＴとが形成される半導体装置の製造方法に適用することができる。
【背景技術】
【０００２】
半導体装置では、半導体基板の歪みによる特性（トランジスタのＯＮ電流の増加等）の高性能化が必須になってきている。歪みの誘起方法としては、チャネルに近接して又はチャネル上に、歪みを誘起する構成を形成する方法がある。特性向上をもたらす歪みは、Ｎ−ＦＥＴ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）では引っ張り歪みである。他方、Ｐ−ＦＥＴでは圧縮歪みである。つまり、特性向上をもたらす歪みは、Ｎ−ＦＥＴとＰ−ＦＥＴとで相反する。したがって、一方のトランジスタの特性向上技術を半導体基板全体に適用すると、他方のトランジスタの特性向上が妨げられるという問題が発生する。
【０００３】
当該問題を防止するため、各々のトランジスタに対して別個の工程で、特性を向上させる技術（チャネル領域に歪を発生させる技術）を適用することが必要である（以下、作り分け技術と称する）。
【０００４】
ここで、トランジスタの特性向上を目的とした半導体基板の歪発生技術としては、たとえば特許文献１が存在する。
【０００５】
【特許文献１】米国特許第６，８６１，３１８  Ｂ２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、一般に上記作り分け技術を採用した場合には、工程数の増加、熱履歴の追加、当該熱履歴の追加に伴うプロセスの複雑化などが問題となる。
【０００７】
たとえば、一方のトランジスタの特性向上処理を施す場合には、他方のトランジスタの形成領域をカバー膜によりマスクすることを要する。このように、両方のトランジスタの特性向上処理を行う場合には、別個独立にカバー膜を形成する必要があり、プロセスが複雑となる。
【０００８】
また、カバー膜除去工程により、半導体基板がエッチングの影響を被る。これにより、デバイス全体の性能の劣化が問題となる。
【０００９】
そこで、本発明は、Ｐ型トランジスタの特性向上処理とＮ型トランジスタの特性向上処理とを施したとしても、製造工程の増加を抑制することができ、かつデバイス全体の性能の劣化を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の一実施例によれば、一方のトランジスタ形成領域にカバー膜を形成する。そして、半導体基板に対して加熱処理を加え、カバー膜に応力を発生させる。これにより、一方のトランジスタの形成領域に対して、当該一方のトランジスタの特性を向上させる処理を行う。さらに、カバー膜をマスクとして他方のトランジスタの形成領域に対して、当該他方のトランジスタの特性を向上させる処理を施す。
【発明の効果】
【００１１】
上記一実施例により、カバー膜は、他方のトランジスタの特性向上処理の際にマスクとして機能すると共に、一方のトランジスタの特性向上処理にも寄与する。したがって、両トランジスタの特性向上処理を施したとしても、製造工程の増加を抑制することができる。さらに、余分な製造工程（たとえばカバー膜のエッチング除去工程）に起因するデバイス全体の性能の劣化を、抑制することができる。
【発明を実施するための最良の形態】
【００１２】
一方のトランジスタの特性を向上させる処理を行う際に、第一のトランジスタ形成領域は、カバー膜によりマスクされる。本発明では、当該カバー膜をマスクとしての機能だけでなく、第一のトランジスタの特性を向上させる処理にも利用することを特徴とする。以下、図１〜５を用いて、本発明の概要について説明する。
【００１３】
図１に示すように、第一のトランジスタの特性向上処理適用領域と第二のトランジスタの特性向上処理適用領域とを有する、半導体基板１００を用意する。ここで、第一のトランジスタと第二のトランジスタとは、導電型が異なる。次に、図２に示すように、半導体基板１００の主面上に、カバー膜１０１を成膜する。当該カバー膜１０１は、熱処理が加わると応力が発生する。
【００１４】
その後、カバー膜１０１に対してフォトリソグラフィ工程を施す。これにより、図３に示すように、カバー膜１０１には、第二のトランジスタの特性向上処理適用領域が露出する開口部１０２が形成される（カバー膜１０１のパターニング処理）。なお、当該フォトリソグラフィ工程後においても、図３に示すように、第一のトランジスタの特性向上処理適用領域は、カバー膜１０１により覆われている。
【００１５】
当該状態において、半導体基板１００に対して加熱処理を施す。当該加熱処理によりカバー膜に応力が発生する。当該応力の発生により、第一のトランジスタの特性向上処理適用領域の半導体基板１００上面付近に、歪が発生する（換言すれば、半導体基板１の上面付近に、歪発生領域１０３が形成される）。つまり、カバー膜の成膜・パターニング処理と加熱処理とが、第一のトランジスタの特性を向上させるための処理であると把握できる。
【００１６】
次に、開口部１０２を有するカバー膜１０１をマスクとして使用して、当該開口部１０２から露出している領域に対して、第二のトランジスタの特性を向上させるための処理を施す。これにより、図４に示すように、第二のトランジスタの特性向上処理適用領域の半導体基板１００の上面付近に、歪発生領域１０４が形成される。
【００１７】
その後、図５に示すように、カバー膜１０１を半導体基板１００上面から除去する。なお、当該カバー膜１０１を除去したとしても、歪発生領域１０３において生じた歪は、半導体基板１００に残留する。
【００１８】
このように、カバー膜１０１は、一方の領域の特性向上処理の際のマスクとして機能すると共に、加熱処理と相まって他方の領域の特性向上処理にも起因している、したがって、二つの領域に対して各々異なる特性向上処理を施したとしても、従来２度必要であったカバー膜１０１の形成・除去が、一度で済む。よって、製造工程の増加を抑制することができる。また、半導体基板１００がエッチングの影響を受けることを抑制できるので、当該エッチング処理に起因したデバイス全体の性能の劣化も抑制できる。
【００１９】
次に、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２０】
＜実施の形態１＞
本実施の形態では、ＣＭＯＳプロセスにおいて、Ｐ型ＦＥＴにＳｉＧｅエピ成長層（以下、ＳｉＧｅ−Ｓ（ソース）／Ｄ（ドレイン）と称する）を作成する場合に、上記本発明を適用する形態について説明する。
【００２１】
はじめに、図６に示すように、シリコンから成る半導体基板１の上面内に、素子分離膜２を形成する。第一の領域と第二の領域とは、当該素子分離膜２により区画されている。本実施の形態では、第一の領域には、Ｎ型ＦＥＴが形成される。他方、第二の領域には、Ｐ型ＦＥＴが形成される。
【００２２】
次に、第一、二の領域の半導体基板１に対して、上記導電型に従った、ウエル注入、チャネル注入および不純物制御等を行う。その後、半導体基板１上に、ゲート絶縁膜３、ゲート電極４およびハードマスク５を当該順に堆積させる。その後、ゲート絶縁膜３、ゲート電極４およびハードマスク５を所定の形状にパターニングする。当該パターニング後の様子を図７に示す。以下、ゲート絶縁膜３、ゲート電極４およびハードマスク５の積層体をゲート構造と称する。
【００２３】
次に、図８に示すように、各ゲート構造の側面に保護膜６を形成する。次に、第一の領域を露出させる開口部を有するレジストにより、第二の領域を覆う（図示せず）。そして、当該レジストをマスクとして使用して、第一の領域にＮ型の不純物イオンを注入する（図示せず）。前記レジストの除去後、第二の領域を露出させる開口部を有するレジストにより、第一の領域を覆う（図示せず）。そして、当該レジストをマスクとして使用して、第二の領域にＰ型の不純物イオンを注入する（図示せず）。
【００２４】
前記レジストの除去後、半導体基板１に対して加熱処理を行うことにより、不純物イオンを活性化させる。これにより、図８に示すように、ゲート構造Ｇ１の両脇の半導体基板１表面内には、Ｎ型の不純物注入層７が形成される。他方、ゲート構造Ｇ２の両脇の半導体基板１表面内には、Ｐ型の不純物注入層８が形成される。
【００２５】
次に、図９に示すように、露出している半導体基板１の上面に酸化膜９を形成する。その後、図９に示すように、側面に保護膜６が形成されたゲート構造Ｇ１，Ｇ２を覆うように、酸化膜９上にサイドウォール膜１０を成膜する。
【００２６】
次に、サイドウォール膜１０に対して異方性エッチバック処理を施す。これにより、図１０に示すように、各ゲート構造Ｇ１，Ｇ２の側面部にのみサイドウォール膜１０を残存させる。異方性エッチバック処理の際には、酸化膜９はエッチングストッパーとして機能する。その後、残存しているサイドウォール膜１０の下方に存する酸化膜９以外の酸化膜９を除去する（図１０参照）。
【００２７】
次に、図１１に示すように、保護膜６、酸化膜９およびサイドウォール膜１０が側面に形成されたゲート構造Ｇ１，Ｇ２を覆うように、半導体基板１上に、カバー膜１１を形成する。ここで、カバー膜１１の膜厚は、たとえば２０ｎｍ〜１００ｎｍ程度である。また、カバー膜１１は、熱処理が加わると応力が発生する（応力が誘起される）。カバー膜１１として、窒化膜、酸窒化膜、酸化膜等の単層膜、またはこれらを任意に組み合わせた積層膜を採用することができる。
【００２８】
次に、カバー膜１１に対してフォトリソグラフィ工程を施す。これにより、図１２に示すように、第二の領域上方のカバー膜１１のみを除去する。つまり、第一の領域の半導体基板１上にカバー膜１１は残存し、当該カバー膜１１は、第二の領域を露出させる開口部を有している。
【００２９】
次に、半導体基板１に対して加熱処理を施す。当該加熱処理は、たとえば８００℃〜１３００℃程度の温度条件で行われる。当該加熱処理により、カバー膜１１に応力が生じる（応力が誘起する）。そして、当該発生した応力が、ゲート構造Ｇ１および半導体基板１内のチャネル領域に歪を発生させる。ここで、第一の領域にはＮ型ＦＥＴが形成されるので、チャネル領域等に発生する歪は、引っ張り歪である必要がある。
【００３０】
上記のように、カバー膜１１の形成と加熱処理により、第一の領域に対して、Ｎ型ＦＥＴの特性を向上させるための特性向上処理が施される。
【００３１】
次に、カバー膜１１をマスクとして使用して、露出している半導体基板１の上面に対してエッチング処理を施す。これにより、ゲート構造Ｇ２の側壁に形成されているサイドウォール膜１０の両脇における半導体基板１の表面内に、基板１を貫通しない所定の深さのリセス部が形成される。つまり、リセス部は、Ｐ型ＦＥＴのソース・ドレイン領域となる領域に形成される。その後、当該リセス部に対して、ＳｉＧｅ（ゲルマニウムシリコン）エピタキシャル成長処理を施す。これにより、図１２に示すように、上記リセス部には、ＳｉＧｅ−Ｓ／Ｄ１２が形成される。
【００３２】
上記リセス部およびリセス部におけるＳｉＧｅ−Ｓ／Ｄ１２の形成が、Ｐ型ＦＥＴの特性を向上させるための特性向上処理である。当該特性向上処理により、第二の領域の半導体基板１に形成されるチャネル領域等に圧縮歪が発生する。
【００３３】
次に、カバー膜１１を除去することにより、図１３に示す構造が完成する。なお、当該カバー膜１１を除去しても、半導体基板１およびゲート構造Ｇ１に発生した歪は、残存する。その後は、層間絶縁膜の堆積および配線の配設等の通常のＣＭＯＳプロセスを実施する。
【００３４】
従来では、第一の領域に対する特性向上処理の際には、第二の領域を覆うカバー膜が形成され、第二の領域に対する特性向上処理の際には、第一の領域を覆うカバー膜が形成されていた。したがって、２度のカバー膜生成のみならず、カバー膜を除去する工程も２度実施されていた。
【００３５】
これに対して、本実施の形態では、第二の領域に対する特性向上処理の際には、第一の領域を覆うカバー膜１１が形成されるが、当該カバー膜１１は、加熱処理が加わることにより、第一の領域に対する特性向上処理に関与する。つまり、カバー膜１１は、第二の領域に対する特性向上処理の際の第一の領域のマスク機能と、第一の領域の特性向上処理機能とを兼ねている。
【００３６】
したがって、Ｐ型トランジスタの特性向上処理とＮ型トランジスタの特性向上処理とを施したとしても、製造工程の増加を抑制することができる。さらに、カバー膜の除去処理回数も減るので、エッチング処理等による半導体基板１の損傷を抑制でき、デバイス全体の性能の劣化を抑制することができる。
【００３７】
なお、上記では、カバー膜１１のパターニング後、Ｎ型ＦＥＴ特性向上のための加熱処理、Ｐ型ＦＥＴ特性向上のためのＳｉＧｅ−Ｓ／Ｄ１２形成が、当該順に実施された。しかし、カバー膜１１のパターニング後に、Ｐ型ＦＥＴ特性向上のためのＳｉＧｅ−Ｓ／Ｄ１２形成、Ｎ型ＦＥＴ特性向上のための加熱処理の順に、製造工程を実施しても良い。
【００３８】
＜実施の形態２＞
本実施の形態では、ＣＭＯＳプロセスにおいて、Ｎ型ＦＥＴにＳｉＣエピ成長層（以下、ＳｉＣ−Ｓ（ソース）／Ｄ（ドレイン）と称する）を作成する場合に、上記本発明を適用する形態について説明する。
【００３９】
はじめに、図６に示すように、半導体基板１上面内に素子分離膜２を形成する。第一の領域と第二の領域とは、当該素子分離膜２により区画されている。本実施の形態では、第一の領域には、Ｐ型ＦＥＴが形成される。他方、第二の領域には、Ｎ型ＦＥＴが形成される。
【００４０】
次に、第一、二の領域の半導体基板１に対して、上記導電型に従った、ウエル注入、チャネル注入および不純物制御等を行う。その後、半導体基板１上に、ゲート絶縁膜３、ゲート電極４およびハードマスク５を当該順に堆積させる。その後、ゲート絶縁膜３、ゲート電極４およびハードマスク５を所定の形状にパターニングする。当該パターニング後の様子を図７に示す。以下、ゲート絶縁膜３、ゲート電極４およびハードマスク５の積層体をゲート構造と称する。
【００４１】
次に、図８に示すように、各ゲート構造の側面に保護膜６を形成する。次に、第一の領域を露出させる開口部を有するレジストにより、第二の領域を覆う（図示せず）。そして、当該レジストをマスクとして使用して、第一の領域にＰ型の不純物イオンを注入する（図示せず）。前記レジストの除去後、第二の領域を露出させる開口部を有するレジストにより、第一の領域を覆う（図示せず）。そして、当該レジストをマスクとして使用して、第二の領域にＮ型の不純物イオンを注入する（図示せず）。
【００４２】
前記レジストの除去後、半導体基板１に対して加熱処理を行うことにより、不純物イオンを活性化させる。これにより、図８に示すように、ゲート構造Ｇ１の両脇の半導体基板１表面内には、Ｐ型の不純物注入層７が形成される。他方、ゲート構造Ｇ２の両脇の半導体基板１表面内には、Ｎ型の不純物注入層８が形成される。
【００４３】
次に、図９に示すように、露出している半導体基板１の上面に酸化膜９を形成する。その後、図９に示すように、側面に保護膜６が形成されたゲート構造Ｇ１，Ｇ２を覆うように、酸化膜９上にサイドウォール膜１０を成膜する。
【００４４】
次に、サイドウォール膜１０に対して異方性エッチバック処理を施す。これにより、図１０に示すように、各ゲート構造Ｇ１，Ｇ２の側面部にのみサイドウォール膜１０を残存させる。異方性エッチバック処理の際には、酸化膜９はエッチングストッパーとして機能する。その後、残存しているサイドウォール膜１０の下方に存する酸化膜９以外の酸化膜９を除去する（図１０参照）。
【００４５】
次に、図１１に示すように、保護膜６、酸化膜９およびサイドウォール膜１０が側面に形成されたゲート構造Ｇ１，Ｇ２を覆うように、半導体基板１上に、カバー膜１１を形成する。ここで、カバー膜１１の膜厚は、たとえば２０ｎｍ〜１００ｎｍ程度である。また、カバー膜１１は、熱処理が加わると応力が発生する（応力が誘起される）。カバー膜１１として、窒化膜、酸化膜の単層膜を採用することができる。
【００４６】
次に、カバー膜１１に対してフォトリソグラフィ工程を施す。これにより、図１２に示すように、第二の領域上方のカバー膜１１のみを除去する。つまり、第一の領域の半導体基板１上にカバー膜１１は残存し、当該カバー膜１１は、第二の領域を露出させる開口部を有している。
【００４７】
次に、半導体基板１に対して加熱処理を施す。当該加熱処理は、たとえば８００℃〜１３００℃程度の温度条件で行われる。当該加熱処理により、カバー膜１１に応力が生じる（応力が誘起する）。そして、当該発生した応力が、ゲート構造Ｇ１および半導体基板１内のチャネル領域に歪を発生させる。ここで、第一の領域にはＰ型ＦＥＴが形成されるので、チャネル領域等に発生する歪は、圧縮歪である必要がある。
【００４８】
上記、カバー膜１１の形成と加熱処理とにより、第一の領域に対して、Ｐ型ＦＥＴの特性を向上させるための特性向上処理が施される。
【００４９】
次に、カバー膜１１をマスクとして使用して、露出している半導体基板１の上面に対してエッチング処理を施す。これにより、ゲート構造Ｇ２の側壁に形成されているサイドウォール膜１０の両脇における半導体基板１の表面内に、基板１を貫通しない所定の深さのリセス部が形成される。つまり、リセス部は、Ｎ型ＦＥＴのソース・ドレイン領域となる領域に形成される。その後、当該リセス部に対して、ＳｉＣ（炭化シリコン）エピタキシャル成長処理を施す。これにより、図１２に示すように、上記リセス部には、ＳｉＣ−Ｓ／Ｄ１２が形成される。
【００５０】
上記リセス部およびリセス部におけるＳｉＣ−Ｓ／Ｄ１２の形成が、Ｎ型ＦＥＴの特性を向上させるための特性向上処理である。当該特性向上処理により、第二の領域の半導体基板１に形成されるチャネル領域等に引っ張り歪が発生する。
【００５１】
次に、カバー膜１１を除去することにより、図１３に示す構造が完成する。なお、当該カバー膜１１を除去しても、半導体基板１およびゲート構造Ｇ１に発生した歪は、残存する。その後は、層間絶縁膜の堆積および配線の配設等の通常のＣＭＯＳプロセスを実施する。
【００５２】
このように、実施の形態１と異なり、Ｐ型ＦＥＴ形成領域にカバー膜１１を形成し、Ｎ型ＦＥＴ形成領域にＳｉＣ−Ｓ／Ｄ１２を形成する態様を採用したとしても、実施の形態１と同様の効果を奏することができる。
【００５３】
なお、上記では、カバー膜１１のパターニング後、Ｐ型ＦＥＴ特性向上のための加熱処理、Ｎ型ＦＥＴ特性向上のためのＳｉＣ−Ｓ／Ｄ１２形成が、当該順に実施された。しかし、カバー膜１１のパターニング後に、Ｎ型ＦＥＴ特性向上のためのＳｉＣ−Ｓ／Ｄ１２形成、Ｐ型ＦＥＴ特性向上のための加熱処理の順に、製造工程を実施しても良い。
【図面の簡単な説明】
【００５４】
【図１】本発明の概要を説明するための断面図である。
【図２】本発明の概要を説明するための断面図である。
【図３】本発明の概要を説明するための断面図である。
【図４】本発明の概要を説明するための断面図である。
【図５】本発明の概要を説明するための断面図である。
【図６】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図７】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図８】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図９】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図１０】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図１１】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図１２】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図１３】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【符号の説明】
【００５５】
１  半導体基板、２  素子分離膜、３  ゲート絶縁膜、４  ゲート電極、５  ハードマスク、６  保護膜、７，８  不純物注入層、９  酸化膜、１０  サイドウォール膜、１１，１０１  カバー膜、１２  ＳｉＧｅ−Ｓ／Ｄ層（またはＳｉＣ−Ｓ／Ｄ層）、Ｇ１，Ｇ２  ゲート構造。
【図１】
0005133619.tif 000002
【図２】
0005133619.tif 000003
【図３】
0005133619.tif 000004
【図４】
0005133619.tif 000005
【図５】
0005133619.tif 000006
【図６】
0005133619.tif 000007
【図７】
0005133619.tif 000008
【図８】
0005133619.tif 000009
【図９】
0005133619.tif 000010
【図１０】
0005133619.tif 000011
【図１１】
0005133619.tif 000012
【図１２】
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【図１３】
0005133619.tif 000014