(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイ層を複数積層してなるセルアレイブロックと、
前記各セルアレイ層の前記第１又は第２の配線と前記半導体基板とをそれぞれ個別に接続する前記セルアレイ層の積層方向に延びる複数のビアと
を有し、
前記ビアは、複数の前記セルアレイ層に跨って連続的に形成され、
前記複数のビアは、第１のビア、並びに、当該第１のビアと下端位置及び上端位置が等しい第２のビアを含み、前記第１のビア及び前記第２のビアは前記第１の配線が延びる方向に配列され、
前記第１のビアに接続された前記第１の配線と前記第２のビアに接続された前記第１の配線は異なるセルアレイ層に属し、前記第１のビアに接続された第１の配線は前記第２のビアに接続されておらず、前記第２のビアに接続された第１の配線は前記第１のビアに接続されておらず且つ前記第１のビアを避ける迂回パターンとなるように形成され、
前記第１及び第２の配線は、前記ビアに接続されている箇所に前記セルアレイ層の積層方向の断面の幅が不連続に変化する段差部分を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビアと接続される前記第１又は第２の配線が、これよりも下層の前記第１又は第２の配線と接続される他の前記ビアを避ける迂回パターンとなるように形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ビアの上端位置は、それよりも上のセルアレイ層のメモリセルの下端位置よりも下に位置している
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、
抵抗値の変化で情報を記憶する可変抵抗素子と、
この可変抵抗素子と直列に接続される非オーミック素子とを積層してなる
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板の上に、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイ層を複数多層に形成してセルアレイブロックを形成する工程と、
前記セルアレイブロックの形成と併行して複数のセルアレイ層が形成された後にこれら複数のセルアレイ層を貫通すると共にそれぞれが異なるセルアレイ層の第１又は第２の配線を貫通する貫通孔を同時に形成する工程と、
前記同時に形成された貫通孔に導電性材料を充填して前記各セルアレイ層の前記第１又は第２の配線と前記半導体基板とをそれぞれ個別に接続する前記セルアレイ層の積層方向に延びる複数のビアを形成する工程と
を有し、
前記複数のビアは、第１のビア、並びに、当該第１のビアと下端位置及び上端位置が等しい第２のビアを含み、前記第１のビア及び前記第２のビアは前記第１の配線が延びる方向に配列され、
前記第１のビアに接続された前記第１の配線と前記第２のビアに接続された前記第１の配線は異なるセルアレイ層に属し、前記第１のビアに接続された第１の配線は前記第２のビアに接続されておらず、前記第２のビアに接続された第１の配線は前記第１のビアに接続されておらず且つ前記第１のビアを避ける迂回パターンとなるように形成され、
前記複数のビア形成する工程後の前記第１及び第２の配線は、前記ビアに接続されている箇所に前記セルアレイ層の積層方向の断面の幅が不連続に変化する段差部分を有する
ことを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスポイント型メモリセルを積層した多層構造の不揮発性半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲＲＡＭ素子等が知られている。（特許文献１）。
【０００４】
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
【特許文献１】特開２００６−３４４３４９号、段落００２１
【特許文献２】特開２００５−５２２０４５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上述した従来の多層構造のメモリでは、各層のワード線及びビット線と半導体基板とを接続する垂直方向に延びるビアを各層毎に形成しなければならないため、ビア形成のための製造工数がかかり、コストアップにつながるという問題がある。
【０００６】
本発明は、このような問題点に鑑みなされたもので、多層構造体の積層方向への配線形成工程を削減してコスト低減を図ることができる不揮発性半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板と、この半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイ層を複数積層してなるセルアレイブロックと、前記各セルアレイ層の前記第１又は第２の配線と前記半導体基板とをそれぞれ個別に接続する前記セルアレイ層の積層方向に延びる複数のビアとを有し、前記ビアは、複数の前記セルアレイ層に跨って連続的に形成され、且つ始端位置と終端位置とが等しい複数のビアが、異なるセルアレイ層の前記第１又は第２の配線に接続されていることを特徴とする。
【０００８】
本発明の他の態様に係る不揮発性半導体装置の製造方法は、半導体基板の上に、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイ層を複数多層に形成してセルアレイブロックを形成する工程と、前記セルアレイブロックの形成と併行して複数のセルアレイ層が形成された後にこれら複数のセルアレイ層を貫通すると共にそれぞれが異なるセルアレイ層の第１又は第２の配線を貫通する貫通孔を同時に形成する工程と、前記同時に形成された貫通孔に導電性材料を充填して前記各セルアレイ層の前記第１又は第２の配線と前記半導体基板とをそれぞれ個別に接続する前記セルアレイ層の積層方向に延びる複数のビアを形成する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、多層構造体の積層方向への配線形成工程を削減してコスト低減を図ることができる不揮発性半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１１】
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
【００１２】
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１４】
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１５】
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１６】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１７】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
【００１８】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１９】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２０】
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
【００２１】
図４及び図５は、この可変抵抗素子の例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２２】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２３】
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
【００２４】
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移元素イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
【００２５】
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
【００２６】
非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。
【００２７】
また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図８は、図７のII−II′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
【００２８】
なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２９】
図９は、非オーミック素子ＮＯとしてダイオードＳＤを用いたメモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。
【００３０】
図９において、メモリセルＭＣを構成するダイオードのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
【００３１】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００３２】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
【００３３】
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。
【００３４】
また、メモリセルアレイ１は、図７に示した回路とは、ダイオードＳＤの極性を逆にして、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。
【００３５】
図１０は、上述したメモリ構造を一段含む不揮発性メモリの断面図である。ウェル２２が形成されたシリコン基板２１上には周辺回路を構成するトランジスタの不純物拡散層２３及びゲート電極２４が形成されている。その上に第1層間絶縁膜２５が堆積さされている。この第１層間絶縁膜２５には、シリコン基板２１の表面に達するビア２６が適宜形成されている。第１層間絶縁膜２５の上には、メモリセルアレイの第１の配線であるワード線ＷＬを構成する第1メタル２７が、例えばW等の低抵抗金属で形成されている。この第１メタル２７の上層に、バリアメタル２８が形成されている。なお、第1メタル２７の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ｔｉ及びＴｉＮの両方又は一方により形成することができる。バリアメタル２８の上方には、ダイオード等の非オーミック素子２９が形成されている。この非オーミック素子２９の上には、第１電極３０、可変抵抗素子３１及び第２電極３２がこの順に形成されている。これにより、バリアメタル２８から第２電極３２までがメモリセルＭＣとして構成されている。なお、第１電極３０の下部及び第２電極３２の上部にバリアメタルが挿入されていても良いし、上部電極３２の下側及び下部電極の上側にバリアメタル、接着層等が挿入されていても良い。隣接するメモリセルＭＣとメモリセルＭＣとの間は第２層間絶縁膜３４及び第３層間絶縁膜３５で埋められている（但し、第２層間絶縁膜３４は、図１０では図示していない）。更に、メモリセルアレイの各メモリセルＭＣの上にワード線ＷＬと直交する方向に延びる第２の配線であるビット線ＢＬを構成する第２メタル３６が形成されている。その上に、第４層間絶縁膜３７及びメタル配線層３８が形成され、可変抵抗メモリである不揮発性メモリが形成されている。なお、多層構造を実現するためには、バリアメタル２８から上部電極３２までの積層とメモリセルＭＣ間の第２，第３層間絶縁膜３４，３５の形成を、必要な層数分だけ繰り返せば良い。
【００３６】
［単層セルアレイの製造方法］
次に、図１０に示した本実施形態に係る不揮発性メモリの製造方法について説明する。
【００３７】
シリコン基板２１上にまず必要な周辺回路を構成するトランジスタ等を形成するためのＦＥＯＬ（Front End Of Line）プロセスを実行し、その上に第1層間絶縁膜２５を堆積させる。また、ビア２６もここで作成しておく。
【００３８】
続いて、第１メタル２７以降の上層部が形成される。
【００３９】
図１１〜図１６は、上層部の形成工程を工程順に示した斜視図である。これら図１１〜図１６を適宜参照しながら、上層部の形成プロセスを説明する。
【００４０】
上述したように、第１層間絶縁膜２５及びビア２６が形成されたら、その上にメモリセルアレイの第１メタル２７となる層２７ａの堆積、バリアメタル２８となる層２８ａの形成、非オーミック素子２９となる層２９ａの堆積、第１電極３０となる層３０ａの堆積、可変抵抗素子３１となる層３１ａの堆積、及び第２電極３２となる層３２ａの堆積を順次実行する。以上の工程により、図１１に示す上層部の積層体が形成される。
【００４１】
続いて、積層体の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第１の異方性エッチングを行い、図１２に示すようなワード線ＷＬに沿った溝４１を形成して積層体の分離を行う。
【００４２】
次に、溝４１に第２層間絶縁膜３４を埋め込む。この第２層間絶縁膜３４の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いてＣＭＰ等による平坦化処理を行い、余分な第２の層間絶縁膜３４の除去と、上部電極３２の露出を行う。この平坦化処理後の断面図を図１３に示す。
【００４３】
次にＣＭＰ後の平坦化部に第２メタル３６となるタングステン等の層３６ａを積層する。この工程後の状態を図１４に示す。
【００４４】
その後、層３６ａの上にＴＥＯＳ等のハードマスクを形成し、第１のエッチング加工と交差する方向のＬ／Ｓで、第２のエッチング加工を行う。これにより、図１５に示すように、ビット線ＢＬと直交するワード線ＷＬに沿った溝４２が形成され、同時にビット線ＢＬとワード線ＷＬのクロスポイントに柱状に分離されたメモリセルＭＣが自己整合的に形成される。続いて、第３の層間絶縁膜３５の埋め込みと第３の層間絶縁膜３５の平坦化を行うことにより、図１６に示すようなクロスポイント型のメモリアレイ層が形成可能となる。
【００４５】
このように、べた膜の積み重ねから互いに直交するＬ／Ｓの２回のパターニングを行うことにより、自己整合的に配線とのずれの無いクロスポイントのセル部が形成される。
【００４６】
なお、以上の積層構造の形成を繰り返すことにより、多層タイプのクロスポイント型のメモリセルアレイの形成が可能である。
【００４７】
［第１の実施形態］
図１７は、本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセル部分を示す断面図である。
【００４８】
本実施形態では、先に説明したメモリセルアレイを複数多層に構成する際のビアの工数削減を図っている。
【００４９】
図示のように、シリコン基板５１の上に形成される上層部は、大きく分けて第１層Ｌ１〜第７層Ｌ７までの７つの層を積層して構成されている。また、これら７つの層のうち、第２層Ｌ２と第３層Ｌ３は、まとめて第２・３層Ｌ２３と表記し、第４層Ｌ４と第５層Ｌ５とは、まとめて第４・５層Ｌ４５と表記している。
【００５０】
第３層Ｌ３〜第６層Ｌ６に、セルアレイ層ＭＡ１〜ＭＡ４がそれぞれ形成される。各セルアレイ層ＭＡｉ（ｉ＝１〜４）には、第１の配線としての平行に延びる複数本のワード線ＷＬＬｉ（ビット線ＢＬＬｉでも良い。）と、これらワード線ＷＬＬｉと直交する方向に平行に延びる第２の配線としての複数本のビット線ＢＬＬｉ（ワード線ＷＬＬｉでも良い。）と、これらの交差部に接続された可変抵抗素子ＶＲ及び非オーミック素子ＮＯからなるメモリセルＭＣとが形成されている。
【００５１】
第２層から第７層にかけてビアＺＷ１，ＺＷ２，ＺＷ３が共通配線として形成され、これらのビアＺＷ１〜ＺＷ３に、ワード線ＷＬＬ１〜ＷＬＬ４が接続されている。第１層Ｌ１には、ビアＺＷ１からシリコン基板５１まで導くビアＣＳ，Ｖ１とメタル配線Ｍ０，Ｍ１が形成され、これが下層配線部を構成している。従って、ビアＺＷ１〜ＺＷ３は、下層配線部を介してシリコン基板５１内に形成されたロウデコーダ等の周辺回路と接続されている。そして、これらビアＺＷ１〜ＺＷ３及び下層配線部がワード線引き出し部を構成している。
【００５２】
一方、ビット線引き出し部は、次のように構成されている。セルアレイ層ＭＡ１のビット線ＢＬＬ１は、第２・３層Ｌ２３を貫通するビアＺＢ１１及び下層配線部を介してシリコン基板５１と接続されている。セルアレイ層ＭＡ２のビット線ＢＬＬ２は、第４・５層Ｌ４５と第２・３層Ｌ２３を貫通するビアＺＢ２１，ＺＢ１２及び下層配線部を介してシリコン基板５１と接続されている。セルアレイ層ＭＡ３のビット線ＢＬＬ３も、第４・５層Ｌ４５と第２・３層Ｌ２３を貫通するビアＺＢ２２，ＺＢ１３及び下層配線部を介してシリコン基板５１と接続されている。セルアレイ層ＭＡ４のビット線ＢＬＬ４は、第６層Ｌ６と第４・５層Ｌ４５と第２・３層Ｌ２３を貫通するビアＺＢ３１，ＺＢ２３，ＺＢ１４ＺＢ１１及び下層配線部を介してシリコン基板５１と接続されている。
【００５３】
そして、重要な点は、第２・３層Ｌ２３を貫通するビアＺＷ１，ＺＢ１１〜ＺＢ１５は同一工程により形成され、第４・５層Ｌ４５を貫通するビアＺＷ２，ＺＢ２１〜ＺＢ２３は同一工程により形成され、第６層Ｌ６を貫通するビアＺＷ３，ＺＢ３１は同一工程により形成されるという点である。従って、ビアＺＷ２，ＺＢ１１，ＺＢ１５，ＺＢ２１，ＺＢ２２，ＺＢ３１がそれぞれ貫通するワード線ＷＬＬ３，ビット線ＢＬＬ１，ＢＬＬ２，ＢＬＬ３，ＢＬＬ４の各フリンジＦ５，Ｆ１，Ｆ２，Ｆ３，Ｆ４には、予めビア貫通用の貫通孔が形成される。
【００５４】
ビアＺＢ２１，ＺＢ２２は、同一工程で形成されるが、それぞれ異なる層のビット線ＢＬＬ２，ＢＬＬ３に接続される。このため、上層のビット線ＢＬＬ３は、下層のビット線ＢＬＬ２に接続されるビアＺＢ２１との干渉を避けるため、図１８に平面パターンを示すように、その端部からフリンジＦ３に至る配線Ａが迂回配線となっている。
【００５５】
このような構成によれば、上層のビアを形成するのは、３つの層Ｌ２３，Ｌ４５，Ｌ６分の３工程で済むことになり、工程を大幅に短縮することができる。
【００５６】
なお、この実施形態では、各ビアの形成をその上層のメモリセルＭＣの下端部よりも下側から開始しているので、ビア形成時に上層部のメモリセルＭＣにダメージが加わるのを極力回避できるという利点がある。
【００５７】
［第１の実施形態の製造方法］
上述した本実施形態に係るメモリを製造する際には、まず、シリコン基板５１の上に、層間絶縁層５２を形成し、下層配線を形成する。その後、各メモリセルアレイ層ＭＡ１〜ＭＡ４を形成してセルアレイブロックを形成する。これと併行して、第１のセルアレイＭＡ１が形成された後に、絶縁層を形成した後、第２・３層Ｌ２３のビアを形成する。また、第２及び第３のセルアレイ層ＭＡ２，ＭＡ３が形成された後に、絶縁層を形成した後、第４・５層Ｌ４５のビアを形成する。更に、第４のセルアレイ層ＭＡ４が形成された後に、絶縁層を形成した後、第６層Ｌ６のビアを形成すれば良い。
【００５８】
［第２の実施形態］
なお、上述した実施形態では、ワード線ＷＬとビット線ＢＬの引き出し部がメモリブロックの両側に引き出されていたが、例えば図１９に示すように、複数のセルアレイブロックＭＣＡがマトリクス状に配列されている場合、ビット線の引き出し領域ＺＢをセルアレイブロックＭＣＡの両側に設け、ワード線の引き出し部ＺＷをセルアレイブロックＭＣＡの一方の側にのみ設けるようにする。
【００５９】
このように構成することにより、セルアレイブロックＭＣＡのワード線引き出し部ＺＷが形成されない側のスペースが空くので、このスペースを半導体基板への配線スペースＬＡとして使用することができる。
【００６０】
［その他の実施形態］
なお、本発明は、メモリセルの構造に特に限定されるものではなく、相変化メモリ素子、ＭＲＡＭ素子、ＰＦＲＡＭ、ＲＲＡＭ等、種々のクロスポイント型の多層メモリに適用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
【図２】同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】同実施形態における可変抵抗素子の一例を示す模式的な断面図である。
【図５】同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。
【図６】同実施形態における非オーミック素子の例を示す模式的断面図である。
【図７】本発明の他の実施形態に係るメモリセルアレイの一部を示す斜視図である。
【図８】図７におけるII−II′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図９】本発明の他の実施形態に係るメモリセルアレイ及びその周辺回路の回路図である。
【図１０】同実施形態に係る不揮発性メモリの断面図である。
【図１１】同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。
【図１２】同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。
【図１３】同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。
【図１４】同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。
【図１５】同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。
【図１６】同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。
【図１７】同実施形態に係る不揮発性メモリの要部の断面図である。
【図１８】同実施形態に係る不揮発性メモリの部分的な平面図である。
【図１９】本発明の第２の実施形態に係る不揮発性メモリのメモリセルの要部の平面図である。
【符号の説明】
【００６２】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ、２１，５１…シリコン基板、２５…第１層間絶縁膜、２６…ビア、２７…第１メタル、２８…バリアメタル、２９…非オーミック素子、３０…第１電極、３１…可変抵抗素子、３２…第２電極、３４…第２層間絶縁膜、３５…第３層間絶縁膜、３６…第２メタル、３７…第４層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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