(57)【特許請求の範囲】
【請求項１】
入力側に供給されるディジタル信号の変化を受けて、第１のパルス幅を有する狭パルスを発生する狭パルス生成回路と、
前記狭パルスの後段に配置され、当該狭パルスの伝達に遅延を生じさせる遅延回路と、
前記遅延回路から出力される狭パルスの開始側エッジ及び終端側エッジのうち終端側エッジを受けてディジタル信号を再生する信号再生回路と、
を有することを特徴とする信号伝達回路。
【請求項２】
前記狭パルス生成回路は、入力側に供給されるディジタル信号のアップエッジを受けて狭パルスを生成するアップ側狭パルス生成回路と、前記ディジタル信号のダウンエッジを受けて狭パルスを生成するダウン側狭パルス生成回路とを含み、
前記遅延回路は、前記アップ側狭パルス生成回路の後段に配置されるアップ側遅延回路と、前記ダウン側狭パルス生成回路の後段に配置されるダウン側遅延回路とを含み、
前記信号再生回路は、前記アップ側遅延回路から出力される狭パルスの終端側エッジを受けて出力信号を第１値から第２値に変化させ、かつ、前記ダウン側遅延回路から出力される狭パルスの終端側エッジを受けて出力信号を第２値から第１値に変化させることを特徴とする請求項１記載の信号伝達回路。
【請求項３】
前記信号再生回路は、
前記アップ側遅延回路から出力される狭パルスの終端側エッジを受けて第２のパルス幅を有する狭パルスを発生するアップ側第２狭パルス生成回路と、
前記ダウン側遅延回路から出力される狭パルスの終端側エッジを受けて第２のパルス幅を有する狭パルスを発生するダウン側第２狭パルス生成回路と、
前記アップ側第２狭パルス生成回路から出力される狭パルスを、セット端子及びリセット端子の一方で受け、かつ、前記ダウン側第２狭パルス生成回路から出力される狭パルスを、前記セット端子及びリセット端子の他方で受けるSRラッチと、
を含むことを特徴とする請求項２記載の信号伝達回路。
【請求項４】
前記第１のパルス幅に比して、前記第２のパルス幅が狭いことを特徴とする請求項３記載の信号伝達回路。
【請求項５】
前記狭パルス生成回路は、入力側に供給されるディジタル信号のアップエッジ及びダウンエッジの双方に対してそれぞれ狭パルスを発生する両エッジ狭パルス生成回路を含み、
前記信号再生回路は、前記遅延回路から出力される狭パルスの終端側エッジを受けて出力信号を第１値と第２値との間で反転させるダウンエッジトリガ式のTフリップフロップを含むことを特徴とする請求項１記載の信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、信号伝達回路に係り、特に、遅延回路を含む信号伝達経路内を、ディジタル信号を正確に伝達させるための信号伝達回路に関する。
【背景技術】
【０００２】
図１は、特開平１１−３０４８８８号公報に開示される半導体試験装置のブロック図を示す。図１に示す半導体試験装置は、試験対象である半導体デバイス（DUT）に対して、種々の試験信号を供給するための装置である。図１には、DUTが有する一つのピンに対して試験信号を供給するための構成が示されている。上記従来の半導体試験装置は、図１に示すブロック構成を、DUTの複数ピンに対応して、複数組み有している。
【０００３】
図１に示すブロック構成は、パターン発生器PGを有している。パターン発生器PGは、試験信号のパターンを発生するためのユニットであり、正転信号を出力する正転出力端子と反転信号を出力する反転出力端子を備えている。正転出力端子からは、所定のレートでパルス化されたディジタル信号が、シリアルに出力される。また、反転出力端子からは、正転出力端子から出力される信号の反転信号が出力される。
【０００４】
パターン発生器PGの正転出力端子には、セットパルス生成部が接続されている。セットパルス生成部は、PGから供給される正転信号のアップエッジを受けてパルス信号を生成するTGDと、そのパルス信号に所望の遅延を与えるための可変遅延手段とを備えている。このため、セットパルス生成部からは、正転信号のアップエッジに対して所望の遅延を伴ったセットパルスSP１０が出力される。
【０００５】
パターン発生器PGの反転出力端子には、リセットパルス生成部が接続されている。リセットパルス生成部は、セットパルス生成部と同様にTGDと可変遅延手段とを備えている。リセットパルス生成部は、PGから反転信号の供給を受けているため、反転信号のアップエッジに対して（従って、正転信号のダウンエッジに対して）所望の遅延を伴ったリセットパルスRP１１を出力する。
【０００６】
セットパルス生成部及びリセットパルス生成部の後段には、SRラッチ７０が配置されている。SRラッチ７０のセット端子Sには、セットパルスSP１０が供給されている。他方、SRラッチ７０のリセット端子Rには、リセットパルスRP１１が供給されている。SRラッチは、S端子及びR端子の状態に応じて、出力端子Qを下記の状態とするデバイスである。
【０００７】
S端子    R端子    Q端子
L        L      維持
H        L        H
L        H        L
H        H      禁止
【０００８】
尚、上記の規則において、「維持」とは、従前の出力Qが維持されることを意味する。また、「禁止」とは、出力Qが不安定になるため、S端子及びR端子への入力を、共にHとすることは禁止されていることを意味する。
【０００９】
図２は、図１に示す半導体試験装置の動作を説明するためのタイミングチャートである。より具体的には、図２中、「SP１０」の欄は、セットパルスSP１０の発生タイミングを示す。また、「SP１１」は、リセットパルスRP１１の発生タイミングを示す。そして、「W１」の欄は、SRラッチ７０の端子Qから出力される試験波形を示す。
【００１０】
セットパルスSP１０は、PGから発せられる正転信号のアップエッジを受けて発生する。上記の規則によれば、セットパルスSP１０の発生を受けて、SRラッチ７０は、端子Qの出力をHとする。リセットパルスRP１１は、PGから発せられる正転信号のダウンエッジを受けて発生する。SRラッチ７０は、このリセットパルスRP１１を受けて、端子Qの出力をLとする。その結果、試験波形W1は、PGから発せられる正転信号と同じディジタル信号となる。
【００１１】
図１に示す構成において、SRラッチ７０によって生成された試験波形W１は、ドライバを介してDUTのピンに供給される。このため、図１に示す半導体試験装置によれば、パターン発生器PGが発生するパターン（正転信号）を、所望の遅延を施したうえで、DUTのピンに供給することができる。
【００１２】
【特許文献１】特開平１１−３０４８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した半導体試験装置において、SRラッチ７０は、セットパルスSP１０及びリセットパルスRP１１の発生を受けて端子Qの状態を変化させる。つまり、SRラッチ７０は、S端子の立ち上がりを検知した時点で端子QをHとし、R端子の立ち上がりを検知した時点で端子QをLとする。
【００１４】
セットパルスSP１０は、PGが発生する試験信号（正転信号）が立ち上がることにより立ち上がる。PGは、様々なパターンで試験信号を生成するため、その立ち上がり方には、種々のバリエーションが存在する。具体的には、試験信号の立ち上がりは、１ビットのL信号に続いて生ずることもあれば、６ビットのL信号に続いて立ち上がることもある。
【００１５】
図３は、試験信号の立ち上がり方と、セットパルスSP１０の立ち上がり方との関係を説明するための図である。具体的には、図３（Ａ）は、試験信号が１ビットのL信号に続いて立ち上がった場合に、セットパルス生成部によって生成されるセットパルスSP１０の波形を示す。また、図３（Ｂ）及び図３（Ｃ）は、それぞれ、試験信号が２ビットのL信号、又は６ビットのL信号に続いて立ち上がった場合に生成されるセットパルスSP１０の波形を示す。そして、図３（Ｄ）は、SP１０の立ち上がり部分を拡大した図である。
【００１６】
セットパルスSP１０に所望の遅延を与えるための可変遅延手段は、バッファアンプを直列に多段接続した構成を有している。PGの発する試験信号が、６ビット連続でL信号であった場合、可変遅延手段に対しても、６ビットに相当する期間中、連続してL信号が供給される。この場合、可変遅延手段を構成する全てのバッファアンプの入力は、十分に低い値に収束する。
【００１７】
上記の状況下で試験信号が立ち上がると、TGDによってパルスが生成され、そのパルスの立ち上がりが、多段に接続されたバッファアンプに順次伝達される。この際、個々のバッファアンプは、それらに対する入力が十分に下がっていたため、パルスの立ち上がりを、比較的長い遅延を伴って後段に伝える。このため、可変遅延手段を通過する間に、セットパルスSP１０の立ち上がり時期には、比較的大きな遅延が付与される。
【００１８】
他方、PGの発する試験信号が、１ビットのL信号の後に立ち上がった場合、つまり、試験信号が、H信号となった後、１ビットだけL信号を挟んで再びH信号となったような場合は、バッファアンプの入力電位が十分に低下する前に、再びその電位が立ち上げられる事態が生ずる。この場合、個々のバッファアンプは、パルスの立ち上がりを、短時間で後段に伝達する。その結果、可変遅延手段を通過する間にセットパルスSP１０に与えられる遅延時間は、比較的短いものとなる。
【００１９】
図３（Ｄ）において、最も早く立ち上がっている波形は、試験信号が１ビットのL信号に続いて立ち上げられた場合のSP１０の波形である。以下、この場合の立ち上がり時期を「基準時期」と称す。上述した理由により、試験信号が２ビットのL信号の後に立ち上げられた場合、SP１０の立ち上がり時期は、基準時期からY1だけ遅れた時期となる。また、試験信号が６ビットのL信号の後に立ち上げられた場合、SP１０の立ち上がり時期は、基準時期からY2だけ遅れた時期となる。
【００２０】
上述した通り、SP１０の立ち上がり時期は、試験信号が立ち上げられる前に、どの程度のビット数L信号に維持されていたかに応じて変化する。この関係は、試験信号がL信号に維持されたビット数を横軸にとり、基準時期からの遅延時間を縦軸に取ると、図４に示すように表すことができる。以下、上述した原理によってSP１０の立ち上がり時期にずれが生ずる現象を「ジッタ」と称す。
【００２１】
図１に示す従来の半導体試験装置においては、リセットパルスRP１１にも、ジッタが生ずる。すなわち、この装置において、リセットパルスRP１１は、PGの発する反転信号の立ち上がりを受けてLからHに変化する。パターン発生器PGは、任意のパターンで反転信号を生成するため、反転信号が、立ち上がり以前にL信号に維持されるビット数は様々な値に変化する。このため、リセットパルスRP１１の立ち上がり時期にも、上述した通り、セットパルスSP１０に生ずるのと同様のジッタが生ずる。
【００２２】
セットパルスSP１０のジッタは、試験波形W１の立ち上がり時期に影響を与える。また、リセットパルスRP１１のジッタは、試験波形W１の立ち下がり時期に影響を与える。ディジタル信号は、クロック信号との同期が取れていることを前提として処理されるのが一般的である。ジッタの影響により、試験波形W１の立ち上がりや立ち下がりの時期が大きく変化すると、上記の前提が崩れ、DUTが正確に検査できない事態が生ずる。この点、上述した従来の半導体試験装置は、試験信号をDUTまで伝達するための装置として、必ずしも理想的なものではなかった。
【００２３】
この発明は、上述のような課題を解決するためになされたもので、ディジタル信号を、ジッタを生じさせることなく遅延経路の後段まで伝達することのできる信号伝達回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
第１の発明は、上記の目的を達成するため、信号伝達回路であって、
入力側に供給されるディジタル信号の変化を受けて、第１のパルス幅を有する狭パルスを発生する狭パルス生成回路と、
前記狭パルスの後段に配置され、当該狭パルスの伝達に遅延を生じさせる遅延回路と、
前記遅延回路から出力される狭パルスの開始側エッジ及び終端側エッジのうち終端側エッジを受けてディジタル信号を再生する信号再生回路と、
を有することを特徴とする。
【００２５】
また、第２の発明は、第１の発明において、
前記狭パルス生成回路は、入力側に供給されるディジタル信号のアップエッジを受けて狭パルスを生成するアップ側狭パルス生成回路と、前記ディジタル信号のダウンエッジを受けて狭パルスを生成するダウン側狭パルス生成回路とを含み、
前記遅延回路は、前記アップ側狭パルス生成回路の後段に配置されるアップ側遅延回路と、前記ダウン側狭パルス生成回路の後段に配置されるダウン側遅延回路とを含み、
前記信号再生回路は、前記アップ側遅延回路から出力される狭パルスの終端側エッジを受けて出力信号を第１値から第２値に変化させ、かつ、前記ダウン側遅延回路から出力される狭パルスの終端側エッジを受けて出力信号を第２値から第１値に変化させることを特徴とする。
【００２６】
また、第３の発明は、第２の発明において、前記信号再生回路は、
前記アップ側遅延回路から出力される狭パルスの終端側エッジを受けて第２のパルス幅を有する狭パルスを発生するアップ側第２狭パルス生成回路と、
前記ダウン側遅延回路から出力される狭パルスの終端側エッジを受けて第２のパルス幅を有する狭パルスを発生するダウン側第２狭パルス生成回路と、
前記アップ側第２狭パルス生成回路から出力される狭パルスを、セット端子及びリセット端子の一方で受け、かつ、前記ダウン側第２狭パルス生成回路から出力される狭パルスを、前記セット端子及びリセット端子の他方で受けるSRラッチと、
を含むことを特徴とする。
【００２７】
また、第４の発明は、第３の発明において、前記第１のパルス幅に比して、前記第２のパルス幅が狭いことを特徴とする。
【００２８】
また、第５の発明は、第１の発明において、
前記狭パルス生成回路は、入力側に供給されるディジタル信号のアップエッジ及びダウンエッジの双方に対してそれぞれ狭パルスを発生する両エッジ狭パルス生成回路を含み、
前記信号再生回路は、前記遅延回路から出力される狭パルスの終端側エッジを受けて出力信号を第１値と第２値との間で反転させるダウンエッジトリガ式のTフリップフロップを含むことを特徴とする。
【発明の効果】
【００２９】
第１の発明によれば、入力側に供給されるディジタル信号の変化点を、狭パルスに変換して遅延回路に供給することができる。変化点以前の入力信号の状態は様々であるため、狭パルスの開始側エッジにはジッタの影響が及び易い。他方、狭パルスは第１のパルス幅の後に必ず終了するため、その終端側エッジは、ジッタの影響を受け難い。本発明における信号再生回路は、遅延回路の後段で、狭パルスの終端側エッジを受けてディジタル信号を再生する。このため、本発明によれば、遅延回路の後段まで、ジッタの影響を受けないディジタル信号を伝達することができる。
【００３０】
第２の発明によれば、入力側に供給されるディジタル信号のアップエッジが、アップ側狭パルス生成回路によって狭パルスに変換され、かつ、そのディジタル信号のダウンエッジがダウン側狭パルス生成回路によって狭パルスに変換される。それらの狭パルスは、それぞれ、アップ側遅延回路とダウン側遅延回路とによって伝送される。信号再生回路は、アップ側遅延回路から出力される狭パルスの終端側エッジと、ダウン側遅延回路から出力される狭パルスの終端側エッジとを受けて、出力信号の状態を反転させることにより、ジッタの影響を受けないディジタル信号を再生することができる。
【００３１】
第３の発明によれば、アップ側遅延回路から出力される狭パルスの終端側エッジが、アップ側第２狭パルス生成回路によって狭パルスに変換される。また、ダウン側遅延回路から出力される狭パルスの終端側エッジは、ダウン側第２狭パルス生成回路によって狭パルスに変換される。これらの狭パルスが、SRラッチのセット端子及びリセット端子に供給されることにより、SRラッチによって、ジッタの影響を受けないディジタル信号が生成される。
【００３２】
第４の発明によれば、遅延回路にはパルス幅の広い狭パルスを供給し、また、SRラッチには、パルス幅の狭い狭パルスを供給することができる。遅延回路に対して幅の太いパルスを供給すれば、その中を伝わる過程で、狭パルスが消滅するのを防ぐことができる。他方、SRラッチに供給する狭パルス幅を狭くすると、セットパルスとリセットパルスの許容間隔を狭くすることができる。つまり、再生されるディジタル信号のパルス幅を狭めることができる。このため、本発明によれば、再生信号の自由度を高めることができる。
【００３３】
第５の発明によれば、両エッジ狭パルス活性回路によって、入力側に供給されるディジタル信号のアップエッジ及びダウンエッジを、それぞれ狭パルスに変換することができる。また、それらの狭パルスを、遅延回路の後段でダウンエッジトリガ式のTフリップフロップに入力させることにより、ジッタの影響を受けないディジタル信号を再生することができる。
【発明を実施するための最良の形態】
【００３４】
実施の形態１．
［実施の形態１の構成］
図５は、本発明の実施の形態１の信号伝達回路１０のブロック図である。信号伝達回路１０は、例えば、半導体デバイスの試験装置において、パターン発生器PGが発生した試験信号を、試験対象の半導体デバイス（DUT）のピンまで伝達するための回路として用いることができる。
【００３５】
信号伝達回路１０は、入力信号の供給を受ける入力端子１２を備えている。入力端子１２には、L信号とH信号との組み合わせで構成されるディジタル信号が、所定のレートでシリアルに供給される。入力端子１２供給されたディジタル信号は、セットパルス伝達回路１４と、リセットパルス伝達回路１６とに並列に供給される。
【００３６】
セットパルス伝達回路１４は、狭パルス生成回路１８を備えている。狭パルス生成回路１８は、入力信号のアップエッジを受けて、第１のパルス幅を有する狭パルスを生成する回路である。本実施形態において、第１のパルス幅は、伝達するべきディジタル信号の１ビットに対応する幅とされている。
【００３７】
狭パルス生成回路１８には、遅延調整回路２０が接続されている。遅延調整回路２０は、直列に接続された多段のバッファアンプによって構成されている。個々のバッファアンプは、前段からの信号が閾値を超えると出力をH信号とし、また、前段からの信号が閾値を下回ると出力をL信号とする。遅延調整回路２０は、個々のバッファアンプが順次後段のバッファアンプに信号を伝達する過程で、入力信号に所望の遅延を与える。
【００３８】
遅延調整回路２０には、インバータ２２を介して、第２狭パルス生成回路２４が接続されている。インバータ２２は、遅延調整回路２０から出力される信号を反転させるための回路である。また、第２狭パルス生成回路２４は、インバータ２２から供給される信号のアップエッジを受けて、第２のパルス幅を有する狭パルスを生成する回路である。本実施形態において、第２のパルス幅は、上述した第１のパルス幅に比して狭い幅とされている。
【００３９】
リセットパルス伝達回路１６は、入力端子１２の直後にインバータ２６を備えている点を除いて、セットパルス伝達回路１４と同様の構成を有している。具体的には、リセットパルス伝達回路１６は、インバータ２６の後段に、狭パルス生成回路２８、遅延調整回路３０、インバータ３２、及び第２狭パルス生成回路３４を備えている。これらの回路は、それぞれ、セットパルス伝達回路１４が備える狭パルス生成回路１８、遅延調整回路２０、インバータ２２、及び第２狭パルス生成回路２４と同様に機能する。
【００４０】
セットパルス伝達回路１４及びリセットパルス伝達回路１６の後段には、SRラッチ３６が配置されている。より具体的には、セットパルス伝達回路１４が備える第２狭パルス生成回路２４の出力は、SRラッチ３６のセット端子に供給されている。また、リセットパルス伝達回路１６が備える第２狭パルス生成回路３４の出力は、SRラッチ３６のリセット端子に供給されている。そして、SRラッチ３６の出力は、出力端子３８に供給されている。
【００４１】
SRラッチ３６は、セット端子のみがHレベルとなると出力をHレベルとし、反対に、リセット端子のみがHレベルになると、出力をLレベルとする。そして、SRラッチ３６は、セット端子及びリセット端子の双方がLレベルである場合は、従前の出力レベルを維持する。セット端子及びリセット端子の双方をHレベルにすることは、SRラッチ３６の出力を不安定にするため禁止事項である。
【００４２】
本実施形態の信号伝達回路によれば、セットパルス伝達回路１４の第２狭パルス生成回路２４から狭パルスが発せられることによりSRラッチ３６の出力はHレベルとなる。その後、リセットパルス伝達回路１６の第２狭パルス生成回路３４から狭パルスが発せられると、SRラッチ３６の出力はLレベルに反転する。以後、第２狭パルス生成回路２４，３４が交互に狭パルスを発するのを受けて、SRラッチ３６の出力は、HレベルとLレベルの間で反転を繰り返す。
【００４３】
［第１のパルス幅及び第２のパルス幅の設定］
図６は、狭パルス生成回路１８が生成する狭パルスの幅、つまり、第１のパルス幅が満たすべき条件を説明するための図である。図６（Ａ）、図６（Ｂ）及び図６（Ｃ）は、第１のパルス幅が十分に確保されている場合に、遅延調整回路２０内の第n段〜第n+2段のバッファアンプによって順次伝達されるパルスの波形を示す。他方、図６（Ｄ）、図６（Ｅ）及び図６（Ｆ）は、第１のパルス幅が過小であった場合に、第n段〜第n+2段のバッファアンプによって順次伝達されていく過程でパルス幅が徐々に狭くなっていく様子を表した図である。
【００４４】
第n段のバッファアンプは、入力信号の値が閾値を超えた段階で、出力信号、つまり、第n+1段目のバッファアンプに対する入力信号を立ち上げ始める。また、第n段のバッファアンプは、入力信号の値が閾値を下回った段階で、第n+1段目のバッファアンプに対する入力信号を立ち下げ始める。この動作は、第n+1段目のバッファアンプにおいても、また、第n+2段目のバッファアンプにおいても同様に行われる。
【００４５】
図６（Ａ）に示すように、狭パルスが十分にHレベルとLレベルに収束する場合は、その収束の状態が、全ての段のバッファアンプに順次伝達される。従って、この場合は、遅延調整回路２０を伝わる過程で、狭パルスの幅は維持される。他方、図６（Ｄ）に示すように、第n段に対する入力信号が、十分にHレベルに収束する前に立ち下がり始める場合は、遅延調整回路２０の内部を進むに連れてパルスの幅が徐々に狭くなり、やがては、パルスが消滅する事態が生ずる。
【００４６】
このため、遅延調整回路２０の後段まで狭パルスを確実に伝達させるためには、狭パルス生成回路１８には、十分にHレベル及びLレベルに収束するに足る幅を持つ狭パルスを発生させる必要がある。本実施形態において、遅延調整回路２０は、伝達するべきディジタル信号のレートに対応する動作速度を有している。つまり、遅延調整回路２０は、上記のレート下で生ずる１ビット幅の信号を適正に伝達できるように構成されている。
【００４７】
本実施形態において、狭パルス生成回路１８が発生する狭パルスの幅、つまり、第１のパルス幅は、上述した通り、伝達するべきディジタル信号の１ビットに対応する幅とされている。このため、本実施形態の構成によれば、狭パルス生成回路１８が生成する狭パルスは、確実に、遅延調整回路２０の後段まで伝達される。
【００４８】
上述した事情は、リセットパルス伝達回路１６においても同様に成立する。このため、本実施形態の構成によれば、狭パルス生成回路２８によって生成される狭パルスは、確実に、遅延調整回路３０の後段まで伝達される。
【００４９】
第２狭パルス発生回路２４，３４が発生する狭パルスは、遅延回路等を経由することなく、直接SRラッチ３６に供給される。SRラッチ３６は、狭パルスが瞬間的にでも閾値を超えれば、Hレベルを検知することができる。他方、セット端子とリセット端子に同時にHレベルが供給されるのを防ぐ意味では、つまり、SRラッチ３６にとっての禁止事項を避けるうえでは、セット端子に供給される狭パルスの幅、及びリセット端子に供給される狭パルスの幅は、狭いほど望ましい。
【００５０】
このため、本実施形態では、第２のパルス幅が第１のパルス幅に比して狭く設定されている。より具体的には、第１のパルス幅が、伝達するべきディジタル信号の１ビットに対応しているのに対して、第２のパルス幅は、SRラッチ３６がHレベルを認識することのできる最小限の幅とされている。
【００５１】
［実施の形態１の動作］
図７は、本発明の実施の形態１の信号伝達回路の動作を説明するための図である。図７中「入力信号」の欄は、図５における入力端子１２に供給される信号の波形を示し、「出力信号」の欄は、図５における出力端子３８に表れる信号の波形を示している。また、図７に示すＡ乃至Ｈの欄は、それぞれ、図５中に示すＡ乃至Ｈの点に表れる信号の波形を示している。
【００５２】
本実施形態において、セットパルス伝達回路１４に属する狭パルス生成回路１８は、入力信号の立ち上がりを受けて１ビットに相当する狭パルスを生成する。このため、狭パルス生成回路１８の後段（Ａ点）には、入力信号の立ち上がりと同期して立ち上がり、その後、１ビットに対応する時間が経過した時点で立ち下がる狭パルスが表れる。
【００５３】
リセットパルス伝達回路１６に属する狭パルス生成回路２８には、インバータ２６を介して入力信号が供給される。このため、リセットパルス伝達回路１６においては、狭パルス生成回路２８の後段（Ｂ点）に、入力信号の立ち下がりと同期して立ち上がり、その後、１ビットに対応する時間が経過した時点で立ち下がる狭パルスが表れる。
【００５４】
Ａ点に表れた狭パルスの立ち上がりは、遅延調整回路２０を構成する多段のバッファアンプによって順次伝達される。その結果、遅延調整回路２０の後段（Ｃ点）には、入力信号の立ち上がりから、所望の遅延時間の後に立ち上がりが生ずる。
【００５５】
ところで、入力信号の立ち上がり方には、様々なバリエーションが存在する。従って、Ａ点に表れる狭パルスの立ち上がり方にも、様々なバリエーションが存在する。具体的には、Ａ点に表れる立ち上がりは、１ビット分のL信号に続いて表れることもあり、また、６ビット分のL信号に続いて表れることもある。
【００５６】
遅延調整回路２０を構成する個々のバッファアンプは、立ち上がりの前に維持されたL期間が長いほど、信号の立ち上がりを後段に伝えるのに長い時間を必要とする。この伝達時間の差が積み重なることにより、遅延調整回路２０の後段（Ｃ点）における立ち上がりのタイミングには、無視できないジッタが生ずる（図７ＣにおけるY1参照）。
【００５７】
遅延調整回路２０は、また、Ａ点に表れる狭パルスの立ち下がりも伝達する。狭パルスの立ち下がりは、必ず、１ビット分のH信号に続いて表れる。つまり、立ち下がりに関しては、立ち上がりの場合と異なり、信号レベルの変化の仕方が規格化されている。このため、遅延調整回路２０は、Ａ点に生じた立ち下がりを、常にほぼ一定の遅延時間をかけてＣ点まで伝達する。その結果、Ｃ点における立ち下がりのタイミングには、殆どジッタが発生しない（図７ＣにおけるY2参照）。
【００５８】
上記の現象は、リセットパルス伝達回路１６においても同様に生ずる。すなわち、狭パルス生成回路２８の後段（Ｂ点）には、入力信号の立ち下がりを受けて立ち上がりが生ずる。従って、入力信号がHレベルを維持するビット数に応じて、Ｂ点の立ち上がり方には、種々のバリエーションが生ずる。他方、Ｂ点における立ち下がり方は、１ビットのH信号に続くものとして規格化されている。このため、遅延調整回路３０の後段（Ｄ点）において、立ち上がりのタイミングには無視できないジッタが生じ（図７ＤにおけるY1参照）、立ち下がりのタイミングには殆どジッタが生じない（図７ＤにおけるY2参照）。
【００５９】
Ｃ点及びＤ点において、狭パルスの立ち上がりのタイミングに生ずる時間のずれY1は、入力信号の立ち上がり前に維持されたLレベルのビット数、或いは、入力信号がHレベルに維持されたビット数との関係で、図８に示すように表すことができる。また、図８に示すように、Ｃ点及びＤ点において、狭パルスが立ち下がるタイミングに生ずるずれY2は、常にY1に比して十分に小さな値である。
【００６０】
図７において、Ｅ欄及びＦ欄は、インバータ２２，３２によって反転された狭パルスの波形を表している。インバータ２２，３２を通過させることにより、１ビット分だけLレベルを維持する狭パルス（以下、「反転狭パルス」と称す）を生成することができる。Ｃ点及びＤ点におけるジッタの影響は、反転狭パルスに重畳する。すなわち、反転狭パルスには、開始側のダウンエッジに無視できないジッタが発生する一方、終端側のアップエッジには、殆どジッタが発生しない。
【００６１】
インバータ２２によって生成された反転狭パルスは、第２狭パルス生成回路２４に供給される。その結果、第２狭パルス生成回路２４の後段（Ｇ点）には、Ｅ点における反転狭パルスの終端側エッジと同期した、第２のパルス幅の狭パルスが表れる。反転狭パルスの終端側エッジにはジッタが生じていない。このため、Ｇ点には、ジッタの影響を受けない狭パルスが表れる。この狭パルスがSRラッチ３６のセット端子に供給されることにより、出力信号は、入力信号が立ち上がった後、ジッタの影響を受けることなく、セット側の遅延時間（第１のパルス幅に対応する時間と、遅延調整回路２０による遅延時間との和）が経過した時点で正確に立ち上がる。
【００６２】
リセット信号伝達回路１６のＦ点に表れる反転狭パルスは、第２狭パルス生成回路３４に供給される。その結果、第２狭パルス生成回路３４の後段（Ｈ点）には、Ｆ点の反転狭パルスの終端側エッジと同期した、第２のパルス幅の狭パルスが表れる。この狭パルスがSRラッチ３６のリセット端子に供給されることにより、出力信号は、入力信号が立ち下がった後、ジッタの影響を受けることなく、リセット側の遅延時間（第１のパルス幅に対応する時間と、遅延調整回路３０による遅延時間との和）が経過した時点で正確に立ち下がる。
【００６３】
［実施の形態１における効果］
以上説明した通り、本実施形態の信号伝達回路によれば、入力信号の立ち上がりを、ジッタの影響を受けることなく、セット側の遅延時間の後に出力信号に反映させることができる。同様に、この回路によれば、入力信号の立ち下がりを、ジッタの影響を受けることなく、リセット側の遅延時間の後に出力信号に反映させることができる。つまり、本実施形態の信号伝達回路によれば、入力端子１２に供給されるディジタル信号を、所望の遅延時間を与えたうえで、ジッタの影響を受けることなく出力端子３８まで伝達することができる。
【００６４】
更に、本実施形態の構成によれば、セット側の遅延時間、及びリセット側の遅延時間に、それぞれ第１のパルス幅分の時間が含まれている。このため、本実施形態の信号伝達回路によれば、遅延調整回路２０，３０だけで遅延時間を確保する回路に比して、大きな遅延時間を発生させることができる。
【００６５】
また、本実施形態の構成によれば、セット信号伝達回路１４側の遅延調整回路２０が発生する遅延時間と、リセット信号伝達回路１６側の遅延調整回路３０が発生する遅延時間とを異ならせることにより、伝達の過程で、ディジタル信号のパルス幅を伸縮させることができる。
【００６６】
特に、本実施形態では、第２のパルス幅を十分に狭くしていることから、SRラッチ３６の禁止事項に触れることなく、Ｇ点の狭パルスとＨ点の狭パルスとの間隔を、十分に狭くすることができる。この点、本実施形態の構成は、伝達パルスの伸縮に関する自由度を大きく確保するうえで好適である。
【００６７】
［実施の形態１の変形例］
図９は、本実施形態の信号伝達回路を多チャンネル化した場合の構成例を示す。図９に示す信号伝達回路は、複数の遅延回路（遅延回路１〜３）を備えている。遅延回路１〜３は、それぞれ、遅延調整回路２０，３０、インバータ２２，３２、第２狭パルス生成回路２４，３４、SRラッチ３６、及び出力端子３８を備えている。また、遅延回路１〜３は、共通する狭パルス生成回路１８，２８に接続されている。
【００６８】
遅延調整回路２０，３０には、遅延回路１〜３毎に異なる遅延時間が割り振られている。このため、図９に示す信号伝達回路によれば、入力端子１２に単一のディジタル信号を供給することにより、異なる遅延処理が施された複数の信号を出力端子３８に伝達することができる。この回路は、例えば、半導体デバイスの複数ピンに対して、タイミングを変えて同じ信号を与える必要があるような場合に有効である。
【００６９】
ところで、上述した実施の形態１においては、信号伝達回路１０に、所望の遅延を生じさせるための遅延調整回路２０，３０を、意図的に含ませることとしているが、本発明の構成はこれに限定されるものではない。例えば、ディジタル信号を長距離に渡って伝送するような場合には、信号の伝達経路中に、複数の増幅器が配置され、必然的に多段の遅延回路が形成されることがある。本発明の構成は、このような信号伝達経路の中を、ジッタを生じさせることなくディジタル信号を送信するために用いることとしてもよい。
【００７０】
尚、上述した実施の形態１では、狭パルス生成回路１８，２８及びインバータ２６が、前記第１の発明における「狭パルス生成回路」に、遅延調整回路２０，３０が前記第１の発明における「遅延回路」に、インバータ２２，３２、第２狭パルス生成回路２４，３４、及びSRラッチ３６が前記第１の発明における「信号再生回路」に、それぞれ相当している。
【００７１】
また、上述した実施の形態１では、狭パルス生成回路１８が前記第２の発明における「アップ側狭パルス生成回路」に、インバータ２６及び狭パルス生成回路２８が前記第２の発明における「ダウン側狭パルス生成回路」に、遅延調整回路２０が前記第２の発明における「アップ側遅延回路」に、遅延調整回路３０が前記第２の発明における「ダウン側遅延回路」に、Lレベルが前記第２の発明における「第１値」に、Hレベルが前記第２の発明における「第２値」に、それぞれ相当している。
【００７２】
また、上述した実施の形態１では、インバータ２２及び第２狭パルス生成回路２４が前記第３の発明における「アップ側第２狭パルス生成回路」に、インバータ３２及び第２狭パルス生成回路３４が前記第３の発明における「ダウン側第２狭パルス生成回路に、それぞれ相当している。
【００７３】
実施の形態２．
［実施の形態２の構成］
次に、図１０及び図１１を参照して、本発明の実施の形態２について説明する。図１０は、本発明の実施の形態２の信号伝達回路４０の構成を説明するためのブロック図である。本実施形態の信号伝達回路４０は、入力端子１２の後段に、両エッジ狭パルス生成回路４２を備えている。
【００７４】
両エッジ狭パルス生成回路４２は、入力信号のLからHへの変化、及びHからLの変化のそれぞれを受けて、狭パルスを発生する回路である。本実施形態では、ここで生成される狭パルスの幅（第１のパルス幅）は、少なくとも伝達するべきディジタル信号の倍のレートに対応するように、１ビット分の幅の半分未満に設定されている。
【００７５】
両エッジ狭パルス生成回路４２によって生成された狭パルスは、遅延調整回路４４に供給される。遅延調整回路４４は、上述した第１のパルス幅を有する狭パルスを、消滅させることなく伝達させることができるように、伝達するべきディジタル信号の倍以上のレートに対応するように設計されている。
【００７６】
遅延調整回路４４を通過した信号は、立ち下がりエッジトリガ式のTフリップフロップ（T-FF）４６に供給される。T-FF４６は、前段から供給される信号のダウンエッジを受けて、出力信号をLレベルとHレベルの間で反転させる回路である。T-FF４６の出力は、出力信号として出力端子３８に伝達される。
【００７７】
［実施の形態２の動作］
図１１は、本実施形態の信号伝達回路４０の動作を説明するための図である。図１１中「入力信号」の欄は、図１０における入力端子１２に供給される信号の波形を示し、「出力信号」の欄は、図１０における出力端子３８に表れる信号の波形を示している。また、図１１に示すＡ及びＢの欄は、それぞれ、図１０中に示すＡ及びＢの点に表れる信号の波形を示している。
【００７８】
本実施形態において、入力信号が図１１に示すように変化すると、両エッジ狭パルス生成回路４２の後段（Ａ点）には、入力信号の立ち上がりに同期した狭パルスと、入力信号の立ち下がりに同期した狭パルスとが順次表れる。
【００７９】
狭パルスが遅延調整回路４４の内部を進行する過程で、その立ち上がりのタイミングにはジッタが生ずる。他方、その立ち下がりのタイミングには、殆どジッタは生じない。このため、遅延調整回路４４の後段（Ｂ点）には、開始側エッジにはジッタが生じているが、終端側エッジにはジッタが生じていない狭パルスが発生する。尚、遅延調整回路４４の後段に、このような狭パルスが生ずる理由は、実施の形態１の場合と同様であるため、ここでは、その詳細な説明は省略する。
【００８０】
本実施形態におけるT-FF４６は、Ｂ点に生ずるダウンエッジを受けて、出力を反転させる。つまり、本実施形態の構成によれば、T-FF４６は、ジッタの影響を受けていないダウンエッジを受けて出力を反転させる。このため、T-FF４６により生成される波形は、ジッタの影響を受けていないものとなる。
【００８１】
また、本実施形態の構成によれば、T-FF４６には、入力信号の立ち上がりに対応するダウンエッジと、入力信号の立ち下がりに対応するダウンエッジとが交互に入力される。その結果、T-FF４６は、結果的に、入力信号と同じ波形の信号再生する。このように、本実施形態の信号伝達回路によれば、実施の形態１の回路と同様に、入力端子１２に供給されるディジタル信号を、ジッタの影響を受けることなく、出力端子３８まで伝達させることができる。
【００８２】
尚、上述した実施の形態２においては、両エッジ狭パルス生成回路４２が前記第１の発明における「狭パルス生成回路」に、遅延調整回路４４が前記第１の発明における「遅延回路」に、立ち下がりエッジトリガ式のT-FF４６が前記第１の発明における「信号再生回路」に、それぞれ相当している。
【図面の簡単な説明】
【００８３】
【図１】従来の半導体試験装置のブロック図である。
【図２】図１に示す半導体試験装置の動作を説明するための図である。
【図３】図１に示す半導体試験装置においてジッタが生ずる理由を説明するための図である。
【図４】図３に示す変化点に生ずる時間のずれと、変化点以前に信号がLレベルに維持されたビット数との関係を示す図である。
【図５】本発明の実施の形態１の信号伝達回路のブロック図である。
【図６】狭パルス生成回路１８が生成する狭パルスの幅、つまり、第１のパルス幅が満たすべき条件を説明するための図である。
【図７】本発明の実施の形態１の信号伝達回路の動作を説明するための図である。
【図８】本発明の実施の形態１の信号伝達回路において、Ｃ点の立ち上がりタイミングに生ずるずれY1と、Ｄ点の立ち下がりタイミングに生ずるずれY2とを対比して表した図である。
【図９】本発明の実施の形態１の信号伝達回路を多チャンネル化した場合を構成を説明するための図である。
【図１０】本発明の実施の形態２の信号伝達回路のブロック図である。
【図１１】本発明の実施の形態２の信号伝達回路の動作を説明するための図である。
【符号の説明】
【００８４】
１０；４０  信号伝達回路
１２  入力端子
１４  セット信号伝達回路
１６  リセット信号伝達回路
１８，２８  狭パルス生成回路
２０，３０；４４  遅延調整回路
２２，２６，３２  インバータ
２４，３４  第２狭パルス生成回路
３６  SRラッチ
３８  出力端子
４２  両エッジ狭パルス生成回路
４６  立ち下がりエッジトリガ式T-FF
【図１】
0005259055.tif 000002
【図２】
0005259055.tif 000003
【図３】
0005259055.tif 000004
【図４】
0005259055.tif 000005
【図５】
0005259055.tif 000006
【図６】
0005259055.tif 000007
【図７】
0005259055.tif 000008
【図８】
0005259055.tif 000009
【図９】
0005259055.tif 000010
【図１０】
0005259055.tif 000011
【図１１】
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