(57)【特許請求の範囲】
【請求項１】
基板上に、第１のゲート電極が形成され、
該第１のゲート電極を覆うように第１のゲート絶縁層が形成され、
該第１のゲート絶縁層の上にＩｎ−Ｇａ−Ｚｎ−Ｏからなる半導体層が形成され、
該半導体層の上に第２のゲート絶縁層が形成され、
該第２のゲート絶縁層の上に第２のゲート電極が形成され、
前記半導体層と接続してドレイン電極及びソース電極が形成され、
前記第２のゲート電極の厚さは前記第１のゲート電極の厚さ以上の厚さを有し、
前記第１のゲート電極と前記第２のゲート電極とを同電位とすることを特徴とする薄膜トランジスタ。
【請求項２】
前記第１のゲート電極と、前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、前記半導体層と、前記ドレイン電極と、前記ソース電極と、が、波長が３６５ｎｍ以上の光に対して透過率が５０％以上であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記第１のゲート電極及び前記第２のゲート電極のうち少なくとも一方が、波長３６５ｎｍ以上の光に対して透過率が５０％以下であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項４】
前記ドレイン電極及び前記ソース電極の少なくとも一方が、前記半導体層と接していることを特徴とする請求項１から３のいずれ１項記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に、ダブルゲート型の薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタは、電界効果型トランジスタの一種であり、主にアクティブマトリクス駆動の液晶ディスプレイや有機ＥＬディスプレイに応用されている。
【０００３】
現在は、半導体層に多結晶シリコンを使用するポリシリコン薄膜トランジスタと、非晶質シリコンを使用するアモルファスシリコン薄膜トランジスタが主流となっている。
【０００４】
電子の移動度が、アモルファスシリコン薄膜トランジスタの移動度より数百倍大きいポリシリコン薄膜トランジスタは、高温形成タイプのほかに低温形成タイプの技術が完成し、難しかった大型化への対応も期待されている。
【０００５】
一方、アモルファスシリコン薄膜トランジスタは、大面積化、製造プロセスの低温（３００〜４００度）化が可能なため、薄膜トランジスタの主流となっており、幅広い分野で利用されている。
【０００６】
近年、新しい種類の薄膜トランジスタとして、ＺｎＯを主成分として用いた透明酸化物多結晶薄膜を半導体層に用いた薄膜トランジスタの開発が活発に行われている（特許文献１）。
【０００７】
上記薄膜は、低温で形成でき、かつ可視光に透明であるため、プラスチック板やフィルムなどの基板上に、フレキシブルで透明な薄膜トランジスタを形成することができる。
【０００８】
また、非特許文献１には、インジウム、ガリウム、亜鉛、酸素から成る透明アモルファス酸化物半導体を薄膜トランジスタの半導体層に用いる技術が開示されている。さらに、室温でポリエチレンテレフタレート（ＰＥＴ）フィルムなどの基板上に高い移動度を示す、フレキシブルで透明な薄膜トランジスタを形成することが可能であると示されている。
【０００９】
薄膜トランジスタを作製、使用する上で問題となる事項の一つに、ドレイン電流（Ｉｄｓ）−ゲート電圧（Ｖｇｓ）特性（伝達特性）において現れるため、すなわちハンプ（ｈｕｍｐ）がある。図１(ｂ)は、ハンプが見られる薄膜トランジスタの典型的な伝達特性である。
【００１０】
ハンプが発生することで、回路上必要な所望の閾値が得られなかったり、回路の動作点がずれたりするなどが顕著となる。
【００１１】
例えば、アクティブマトリクス駆動有機ＥＬディスプレイの画素回路における駆動用薄膜トランジスタは、ドレイン−ソース間に流れる電流によって有機ＥＬ素子の発光強度を制御している。そのため、ハンプの形成によって所望の発光強度が得られない不具合が生じてしまう。
【００１２】
特許文献２及び３には、ポリシリコン薄膜トランジスタにおけるハンプ形成の機構に関する記載がある。
【００１３】
すなわち、ポリシリコン薄膜トランジスタにおいては、メサ分離構造を有する場合、ゲート電極と重なる半導体層領域において半導体膜のパターンエッジ及びその近傍を電流経路とする、サブチャネルトランジスタが形成される。ここで、メサ分離構造とは、メサアイソレーションによる分離構造のことをいう。
【００１４】
メサ分離構造の薄膜トランジスタでは、半導体膜の側壁部に電界が集中するために、当該側壁部が設計外のサブチャネルとして動作し、本来の薄膜トランジスタのチャネルよりも低電圧で電流が流れはじめる（オン状態となる）。
【００１５】
そのため、ＴＦＴの伝達特性において、サブチャネルトランジスタのオン（寄生特性ともいう）による異常な電流特性（ハンプ）が現れる。
【００１６】
この課題を解決するために、特許文献２では、半導体膜のチャネル領域でのパターンエッジの重なりを防止することで、伝達特性におけるハンプの形成を抑制している。
【００１７】
また、特許文献３では、半導体膜のパターンエッジ上に厚い側壁保護膜を設けて、実効的にサブチャネルトランジスタに印加される電界強度を低下させることで、伝達特性におけるハンプの形成を抑制している。
【００１８】
ところが、上記の酸化物半導体を半導体層に用いた薄膜トランジスタの場合、ポリシリコン薄膜トランジスタとはトランジスタ動作の機構が異なる。
【００１９】
非特許文献２には、酸化物半導体を半導体層に用いた薄膜トランジスタでは、半導体膜のチャネル部分が電界印加によって完全に空乏化することによってオフ状態になることが記載されている。換言すれば、電界が強く印加されるほどオフ状態が保たれることになる。
【００２０】
したがって、酸化物半導体を半導体層に用いた薄膜トランジスタの場合は、伝達特性に見られるハンプの形成要因は、半導体膜のパターンエッジに存在するサブチャネルトランジスタ以外にも存在することが考えられる。
【特許文献１】特開２００２−７６３５６号公報
【特許文献２】特開２００３−１９７９１５号公報
【特許文献３】特開２００７−２００９３０号公報
【非特許文献１】K.Nomura et.al, Nature, Vol. 432（2004-11）（英）,p.488-492
【非特許文献２】T.Miyasato et.al, Applied Physics Letters,86(2005),p.162902
【発明の開示】
【発明が解決しようとする課題】
【００２１】
非特許文献２に基づいて考察すると、酸化物半導体を半導体層に用いた薄膜トランジスタの伝達特性におけるハンプは、以下の要因のために形成される可能性が高い。すなわち、半導体膜のうちゲート絶縁膜と接している界面とは反対の界面領域（バックゲート界面）が半導体膜内部と膜質が異なるために電流パスが形成されるものと考えられる。
【００２２】
このバックゲート界面に起因するハンプに関する課題は、特許文献２や特許文献３には開示されていない。
【００２３】
一方で、薄膜トランジスタを作製してから後のデバイス作製工程により、薄膜トランジスタが劣化することを防ぐ目的で、保護層を設けることが一般的に行われている。しかし、特にボトムゲート型薄膜トランジスタでは、半導体層の上には保護層しか存在しないため、保護層が十分に機能しない場合、バックゲート界面が変質し、伝達特性におけるハンプを引き起こす可能性がある。
【００２４】
そこで、本発明は、上記課題に鑑みてなされたものであり、酸化物半導体を半導体層に用いた薄膜トランジスタの伝達特性におけるハンプの発現を抑制する薄膜トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の薄膜トランジスタは、基板上に、第１のゲート電極が形成され、該第１のゲート電極を覆うように第１のゲート絶縁層が形成され、該第１のゲート絶縁層の上にＩｎ−Ｇａ−Ｚｎ−Ｏからなる半導体層が形成され、該半導体層の上に第２のゲート絶縁層が形成され、該第２のゲート絶縁層の上に第２のゲート電極が形成され、前記半導体層と接続してドレイン電極及びソース電極が形成され、前記第２のゲート電極の厚さは前記第１のゲート電極の厚さ以上の厚さを有し、前記第１のゲート電極と前記第２のゲート電極とを同電位とすることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、酸化物半導体を半導体層に用いた薄膜トランジスタの伝達特性におけるハンプの発現を抑制することができる。
【００２７】
また、本発明によれば、酸化物半導体を半導体層に用いた薄膜トランジスタの伝達特性におけるハンプの発現を抑制することができる薄膜トランジスタを製造することができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して本発明を実施するための最良の形態を説明する。
【００２９】
なお、本発明における酸化物半導体とは、該酸化物半導体を活性層に用いた薄膜トランジスタにおいて、ドレイン電流が少なくとも２桁以上変化するものである。
【００３０】
製造方法は八つの工程から構成され、その流れは図２のフローチャートに示すとおりである。図３及び図４は、本発明の一実施形態のとしての薄膜トランジスタの製造工程を示す断面図である。図３及び図４には、薄膜トランジスタとしてプレーナ型薄膜トランジスタを示しているが、薄膜トランジスタの構成はこれに限られるものではない。
【００３１】
薄膜トランジスタは、図５に示すように、基板１の上に、第１のゲート電極２、第１のゲート絶縁層３、半導体層４、第２のゲート絶縁層７、第２のゲート電極８、コンタクト電極９が順に積層した構造を有する。
【００３２】
基板１は、絶縁性の基板である。例えば、基板１はガラス基板でよい。また、基板１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることによりフレキシブルな基板上で薄膜トランジスタを製造することができる。
【００３３】
また、コンタクト電極９は、半導体層４と後記するドレイン電極５又はソース電極６とを接続するためのものである。
【００３４】
まず、第１工程として、基板１上に、第１の導電性の膜を堆積する。第１の導電性の膜には、少なくとも１種の金属からなる膜を用いる。またこの他に、導電性の金属酸化物（ＭＯｘ、ただしＭは金属元素）を用いても良い。
【００３５】
また、層数は単層であっても、複数膜の積層であっても良い。第１の導電性の膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。そして、第１の導電性の膜をパターニングすることによって、第１のゲート電極２を形成する。ここまでの工程で形成された構造を図３（ａ）に示す。
【００３６】
次に、第２の工程として、第１のゲート電極２上に第１の絶縁体膜を堆積する。第１の絶縁体膜は、酸化物、炭化物、窒化物、弗化物及びそれらの化合物で構成される群から選択される無機材料からなる。例えば、第１の絶縁体膜には、少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを絶縁体膜として用いることがより好ましい。
【００３７】
ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３
またこの他に、金属窒化物（ＭＮｘ、ただしＭは金属元素）を用いても良い。
【００３８】
またこの他に、金属酸窒化物（ＭＯｘＮｙ、ただしＭは金属元素）を用いても良い。
【００３９】
第１の絶縁体膜の成膜法としては、化学気層堆積法、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。ただし、成膜法はこれらの方法に限られるものではない。
【００４０】
そして、第１の絶縁体膜をパターニングすることによって、第１のゲート絶縁層３を形成する。ここまでの工程で形成された構造を図３（ｂ）に示す。
【００４１】
次に、第３の工程として、第１のゲート絶縁層３上に半導体膜を堆積する。本発明において採用し得る好ましい半導体膜の具体例としては、
ＺｎＯを主たる構成元素とする酸化物、
Ｉｎ２Ｏ３を主たる構成元素とする酸化物、
Ｇａ２Ｏ３を主たる構成元素とする酸化物、
Ｓｎ２Ｏ３を主たる構成元素とする酸化物、
及びこれらのうち２種以上を含む複合酸化物を主たる構成元素とする酸化物が望ましい。
【００４２】
なお、上記「主たる」とは、酸化物半導体に含まれる酸化物の中で最も含有量が多い酸化物をいう。
【００４３】
また本発明における酸化物半導体とは、該酸化物半導体を活性層に用いた薄膜トランジスタにおいて、ドレイン電流が少なくとも２桁以上変化するものである。
【００４４】
特にＩｎ２Ｏ３とＺｎＯを含み、その合計がモル比で全体の半分以上含む酸化物が望ましい。
【００４５】
又は、ＳｎＯ２やＴｉＯｘなどの酸化物半導体を含むことも可能であり、その他の酸化物半導体を含むものを用いてもよい。
【００４６】
半導体膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。
【００４７】
そして、半導体膜をパターニングすることによって、半導体層４を形成する。ここまでの工程で形成された構造を図３（ｃ）に示す。
【００４８】
次に、第４の工程として、半導体層４上に第２の絶縁体膜を堆積する。第２の絶縁体膜は、酸化物、炭化物、窒化物、弗化物及びそれらの化合物で構成される群から選択される無機材料からなる。例えば、第２の絶縁体膜としては、少なくとも１種の金属元素を含む金属酸化物膜を用いる。
【００４９】
金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを用いることがより好ましい。
【００５０】
ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３
またこの他に、金属窒化物（ＭＮｘ、ただしＭは金属元素）を用いても良い。
【００５１】
またこの他に、金属酸窒化物（ＭＯｘＮｙ、ただしＭは金属元素）を用いても良い。
【００５２】
第２の絶縁体膜の成膜法としては、化学気層堆積法、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。以上の工程により、図３（ｄ）に示す構造が完成する。
【００５３】
次に第５の工程として、第２の絶縁体膜上に透明導電膜を堆積する。透明導電膜には、Ｉｎ２Ｏ３とＳｎＯ２の固溶体であるＩＴＯを用いることが望ましい。又は、Ｉｎ、Ｓｎ、Ｚｎのうち少なくとも１種を含む酸化物材料を透明導電膜に用いることも好ましい。
【００５４】
透明導電膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。以上の工程により、図４（ａ）に示す構造が完成する。
【００５５】
次に第６の工程として、透明導電膜をパターニングすることによって、第２のゲート電極８を形成する。以上の工程により、図４（ｂ）に示す構造が完成する。
【００５６】
次に、第７の工程として、第２の絶縁体膜をパターニングすることによって、第２のゲート絶縁層７を形成する。ここまでの工程で形成された構造を図４（ｃ）に示す。
【００５７】
次に、第８の工程として、第２のゲート絶縁層７及び第２のゲート電極８上に第２の導電性の膜を堆積する。第２の導電性の膜には、少なくとも１種の金属からなる膜を用いる。またこの他に、導電性の金属酸化物（ＭＯｘ、ただしＭは金属元素）を用いても良い。
【００５８】
また、層数は単層であっても、複数膜の積層であっても良い。第２の導電性の膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、本発明の成膜法はこれらの方法に限られるものではない。
【００５９】
そして、第２の導電性の膜をパターニングすることによって、コンタクト電極９を形成する。ここまでの工程で形成された構造を図５に示す。
【００６０】
以上説明した例が、本発明の薄膜トランジスタの製造工程である。
【００６１】
以上の製造工程の中で、第１のゲート電極は、その上に各種層を段差被覆性良く形成するために、膜厚に上限がある。当該上限は段差被覆性がＴＦＴ特性に悪影響を与えない範囲内の最大の膜厚である。
【００６２】
本発明者らの知見によれば当該膜厚は、ゲート絶縁膜の膜厚と同程度である。
【００６３】
ここで段差被覆性とは、段差を有する基板等（例えばゲート電極が段差となる基板）の上に被膜を形成する場合に、当該段差部分で途切れることなく連続的に被覆できる特性をいう。
【００６４】
さらに本発明において前記段差被覆性が良い状態とは、例えばＴＦＴのゲート電極が絶縁層によって被覆されている状態で絶縁性が低下せずＴＦＴ特性が劣化しない状態をいう。同様に半導体層で段差を有する下地を被覆する場合もＴＦＴ特性が劣化しない状態をいう。
【００６５】
また、第１のゲート電極が配線と共通で作製される場合は、電圧降下を許容値内にするため、膜厚に下限がある。この下限は電圧降下がＴＦＴ特性に悪影響を与えない範囲内の最小の膜厚である。
【００６６】
本発明者の知見によれば当該膜厚の下限は１０ｎｍ程度である。第１のゲート電極は、この上限と下限の間で膜厚が決定される。一方、第２のゲート電極は、その上には保護層が形成されるのみであるため、第１のゲート電極よりも膜厚の上限は大きくてもよい。第２のゲート電極は、半導体層を保護する保護層としても機能し、膜厚が大きいほどその効果は大きい。
【００６７】
したがって、第２のゲート電極を、第１のゲート電極の厚さ以上とすることが、薄膜トランジスタを安定動作する上で効果的である。
【００６８】
非特許文献２では、通常は導電膜として用いられるＩＴＯ膜を、強誘電体ＢＬＴゲート絶縁層を用いることによって完全空乏化し、薄膜トランジスタのオフ状態を実現している。
【００６９】
しかし、非特許文献２の手法では、ＢＬＴゲート絶縁層を形成する工程で、７５０度もの高温での熱処理を必要とするため、ガラスやプラスチックといった安価な材料を基板として用いることができない。
【００７０】
一方、本発明の薄膜トランジスタの製造方法では、すべての工程を室温で行うことができるため、ガラスやプラスチックといった安価な材料を基板として用いることができる。
【００７１】
また、本発明の薄膜トランジスタでは、ダブルゲート構造であるため、半導体層に実効的に大きい電界を印加できる。そのため、非特許文献２と同様、低抵抗化した半導体層を空乏化することができるため、トランジスタ動作が可能である。
【００７２】
また、第６の工程において、例えば、第１のゲート電極２をフォトマスクとして用いて裏面露光することによって透明導電膜をパターニングすることもできる。その際には、試料表面に作製したレジスト膜を、積層膜を介して感光させる必要がある。そのため、第１の工程から第５の工程のパターニングにおいて、レジストを感光させるためには、露光機で使用される波長３６５ｎｍ以上の光に対する透過率が５０％以上とする。より好ましくは８０％以上とする。
【００７３】
また、第２のゲート電極とコンタクト電極の材料を共通化することで、第６および第８の工程を一度に行うこともできる。
【００７４】
また、第１のゲート電極及び第２のゲート電極のうち少なくとも一方が特定の波長の光を遮ることによって、これらに遮光層としての機能を持たせることができる。ここで言う特定の波長の光とは、露光機で使用される波長３６５ｎｍ以上の光を指す。
【００７５】
また、薄膜トランジスタの製造方法において、第１のゲート絶縁層３及び第２のゲート絶縁層７の少なくともいずれか一方の成膜雰囲気及びそれらの膜に含まれる水素の影響によって、半導体層４を低抵抗化することも可能である。この際でも、上記の理由により、トランジスタ動作が可能である。
【００７６】
また、プレーナ構造であるのでゲート電極とドレイン電極の間に発生する寄生容量を最小、かつ均一にすることが可能である。ゲート電極を不透明にすれば遮光層として機能させることも可能である。
【００７７】
こうして作製したダブルゲート薄膜トランジスタは、シングルゲート駆動した際に伝達特性にハンプが見られる素子であっても、ダブルゲート駆動にすることでハンプがない特性を得ることができる。図１（ａ）はハンプが見られない薄膜トランジスタの典型的な伝達特性を示し、図１（ｂ）はハンプが見られる薄膜トランジスタの典型的な伝達特性を示す。
【００７８】
ここで、シングルゲート駆動とは、各ゲート電極のいずれかを接地し、他方のゲート電極を駆動する駆動方法のことをいう。
【００７９】
（実施例）
以下、本発明の具体的な実施例について、さらに詳細に説明する。しかし、本発明は下記例に限定されるものではない。
【００８０】
（実施例１）
本発明の実施例１の薄膜トランジスタの構成を示す断面図である。図７に示すように、本実施例は、ボトムコンタクト型ダブルゲート薄膜トランジスタの例である。図７の薄膜トランジスタは、基板１上に形成されている。
【００８１】
さらに詳しくは、基板１上には、第１のゲート電極２、第１のゲート絶縁層３、ドレイン電極５、ソース電極６、半導体層４、第２のゲート絶縁層７、第２のゲート電極８が形成されている。
【００８２】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。
【００８３】
まず、基板１上に、厚さ５０ｎｍのＭｏ薄膜を作製する。本実施例では、アルゴンガスの雰囲気中でＤＣマグネトロンスパッタ法により、Ｍｏ薄膜を形成する。
【００８４】
次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、第１のゲート電極２を形成する。（図６（ａ））
次に、第１のゲート電極２に、ＲＦマグネトロンスパッタ法により厚さ２００ｎｍのＳｉＯ２薄膜を作製する。
【００８５】
成膜条件は、基板温度を室温、投入ＲＦパワーを４００Ｗ、アルゴンガス供給流量を１０ｓｃｃｍ、チャンバー圧力を０．１Ｐａとする。
【００８６】
次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、緩衝フッ酸溶液を用いたウェットエッチング法によりパターニングし、第１のゲート絶縁層３を形成する。（図６（ｂ））
次に、第１のゲート絶縁層３上に、ＤＣマグネトロンスパッタ法により、厚さ１００ｎｍのＩＴＯ薄膜を作製する。
【００８７】
成膜条件は、基板温度を室温、投入ＲＦパワーを２００Ｗ、アルゴンガス供給流量を１００ｓｃｃｍ、チャンバー圧力を０．２Ｐａとする。こうして作製したＩＴＯ薄膜は非晶質である。
【００８８】
次に、堆積したＩＴＯ薄膜を、フォトリソグラフィ法とウェットエッチング法により微細加工する。
【００８９】
次に微細加工したＩＴＯ薄膜を２７０度で２０分間熱処理することにより、多結晶ＩＴＯ薄膜とし、ドレイン電極５及びソース電極６を形成する。（図６（ｃ））
次に、ゲート絶縁層４、ドレイン電極５及びソース電極６上に、ＲＦマグネトロンスパッタ法により、厚さ４０ｎｍの酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を作製する。
【００９０】
成膜条件は、基板温度を室温、投入ＲＦパワーを２００Ｗ、酸素５％含有アルゴンガス供給流量を２５ｓｃｃｍ、チャンバー圧力を０．５Ｐａとする。こうして作製したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は粗１：１：１：４である。
【００９１】
次に、堆積したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を、フォトリソグラフィ法と、塩酸を用いたウェットエッチング法によりパターニングし、半導体層４を形成する。（図６（ｄ））
次に、半導体層４上に、ＲＦマグネトロンスパッタ法により、厚さ２００ｎｍのＳｉＯ２薄膜を作製する。
【００９２】
成膜条件は、基板温度を室温、投入ＲＦパワーを４００Ｗ、アルゴンガス供給流量を１０ｓｃｃｍ、チャンバー圧力を０．１Ｐａとする。
【００９３】
次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、緩衝フッ酸溶液を用いたウェットエッチング法によりパターニングし、第２のゲート絶縁層７を形成する。（図６（ｅ））
次に、第２のゲート絶縁層７上に厚さ１００ｎｍのＭｏ薄膜を作製する。成膜条件は第１のゲート電極作製時と同じとする。
【００９４】
次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、第２のゲート電極８を形成する。（図７）
上記のように作製されたボトムコンタクト型ダブルゲート薄膜トランジスタは、第１のゲート電極及び第２のゲート電極に同電位を印加して駆動することにより、図１（ｂ）のようにハンプのない伝達特性を示す。
【００９５】
また、第１のゲート電極２及び第２のゲート電極８が金属であり光を通さないため、遮光層としての機能も果たす。
【００９６】
以上より、本実施例の薄膜トランジスタでは、伝達特性におけるハンプ発現の抑制、及び半導体層の遮光の効果が実現される。
【００９７】
（比較例）
実施例１で作製した薄膜トランジスタにおいて、第２のゲート電極８を接地し、第１のゲート電極２に電圧を印加して、シングルゲート駆動した際には、図１（ａ）に示すように伝達特性にハンプが見られた。
【００９８】
以上の比較により、ダブルゲート駆動にすることで、伝達特性におけるハンプの発現を抑制できることが明らかである。
【００９９】
（実施例２）
図１０は、本発明の実施例２の薄膜トランジスタの構成を示す断面図である。本実施例は、プレーナ型ダブルゲート薄膜トランジスタを作製する例である。図１０の薄膜トランジスタは、基板１上に形成されている。
【０１００】
さらに詳しくは、基板１上には、第１のゲート電極２、第１のゲート絶縁層３、半導体層４、ドレイン電極５、ソース電極６、第２のゲート絶縁層７、第２のゲート電極８、コンタクト電極９、保護層１０が形成されている。
【０１０１】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。
【０１０２】
まず、基板１上に、厚さ５０ｎｍのＭｏ薄膜を作製する。本実施例では、アルゴンガスの雰囲気中でＤＣマグネトロンスパッタ法により、Ｍｏ薄膜を形成する。
【０１０３】
次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、第１のゲート電極２を形成する。（図８（ａ））
次に、第１のゲート電極２に、ＲＦマグネトロンスパッタ法により、厚さ２００ｎｍのＳｉＯ２薄膜を作製する。
【０１０４】
成膜条件は、基板温度を室温、投入ＲＦパワーを４００Ｗ、アルゴンガス供給流量を１０ｓｃｃｍ、チャンバー圧力を０．１Ｐａとする。
【０１０５】
次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、緩衝フッ酸溶液を用いたウェットエッチング法によりパターニングし、第１のゲート絶縁層３を形成する。（図８（ｂ））
次に、第１のゲート絶縁層３上に、ＲＦマグネトロンスパッタ法により、厚さ４０ｎｍの酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を作製する。
【０１０６】
成膜条件は、基板温度を室温、投入ＲＦパワーを２００Ｗ、酸素５％含有アルゴンガス供給流量を２５ｓｃｃｍ、チャンバー圧力を０．５Ｐａとする。こうして作製したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は粗１：１：１：４である。
【０１０７】
次に、堆積したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を、フォトリソグラフィ法と、塩酸を用いたウェットエッチング法によりパターニングし、半導体層４を形成する。（図８（ｃ））
次に、半導体層４上に、ＲＦマグネトロンスパッタ法により、厚さ３００ｎｍのＳｉＯ２薄膜を作製する。成膜条件は、基板温度を室温、投入ＲＦパワーを４００Ｗ、アルゴンガス供給流量を１０ｓｃｃｍ、チャンバー圧力を０．１Ｐａとする。（図８（ｄ））
次に、前記ＳｉＯ２薄膜上に、ＤＣマグネトロンスパッタ法により、厚さ１００ｎｍのＩＴＯ薄膜を作製する。成膜条件は、基板温度を室温、投入ＲＦパワーを２００Ｗ、アルゴンガス供給流量を１００ｓｃｃｍ、チャンバー圧力を０．２Ｐａとする。こうして作製したＩＴＯ薄膜は非晶質である。（図９（ａ））
次に、第１のゲート電極２をフォトマスクに用いた裏面露光によりレジストをパターニングし、ウェットエッチングによりＩＴＯ薄膜をパターニングして第２のゲート電極８を形成する。そして、ドライエッチングによりＳｉＯ２薄膜をパターニングして第２のゲート絶縁層７を形成する。
【０１０８】
その後、２７０度で３０分間熱処理することにより、ＩＴＯ薄膜を多結晶化する。（図９（ｂ））
次に、第２のゲート電極８及び半導体層４上に、プラズマＣＶＤ法により、厚さ３００ｎｍのＳｉＮ薄膜を作製する。
【０１０９】
このプラズマＣＶＤ法によるＳｉＮの形成時の基板温度は２５０度とする。また、プロセスガスには、ＳｉＨ４、ＮＨ３、Ｎ２を用いる。ガス流量比はＳｉＨ４：ＮＨ３：Ｎ２＝１：２．５：２５とする。また、投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ２、１５０Ｐａとする。
【０１１０】
この際、半導体層４のうち、ＳｉＮ薄膜と接している領域は、ＳｉＮ薄膜の成膜雰囲気と、その薄膜中に含まれる水素の影響により、著しく低抵抗化する。このように低抵抗化した半導体層４の領域を、ドレイン電極５及びソース電極６として使用する。（図９（ｃ））
次に、ＳｉＮ薄膜を、フォトリソグラフィ法と、ドライエッチング法によりパターニングし、保護層１０を形成する。（図９（ｄ））
次に、保護層１０上に厚さ１００ｎｍのＭｏ薄膜を作製する。成膜条件は第１のゲート電極作製時と同じとする。
【０１１１】
次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、コンタクト電極９を形成する。（図１０）
上記のように作製されたプレーナ型ダブルゲート薄膜トランジスタは、シングルゲート駆動した際に伝達特性にハンプが見られる素子であっても、ダブルゲート駆動にすることでハンプがない特性を得ることができる。
【０１１２】
また、プレーナ構造であるのでゲート電極とドレイン電極の間に発生する寄生容量を最小、かつ均一にすることが可能である。
【０１１３】
以上より、本実施例の薄膜トランジスタ及びその製造方法では、伝達特性におけるハンプ発現の抑制、プレーナ構造による寄生容量の低減化及び均一化、裏面露光による製造工程削減とセルフアラインの実現の効果が実現される。
【産業上の利用可能性】
【０１１４】
本発明は、液晶ディスプレイや有機ＥＬディスプレイの駆動用の電界効果トランジスタに利用可能である。
【図面の簡単な説明】
【０１１５】
【図１】薄膜トランジスタの伝達特性を示すグラフである。
【図２】本発明の一実施形態としての薄膜トランジスタの製造工程を示すフローチャートである。
【図３】本発明の一実施形態のとしての薄膜トランジスタの製造工程を示す断面図である。
【図４】本発明の一実施形態のとしての薄膜トランジスタの製造工程を示す断面図である。
【図５】本発明の一実施形態のとしての薄膜トランジスタを示す断面図である。
【図６】本発明の実施例１の薄膜トランジスタの製造工程を示す断面図である。
【図７】本発明の実施例１の薄膜トランジスタの構成を示す断面図である。
【図８】本発明の実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図９】本発明の実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図１０】本発明の実施例２の薄膜トランジスタの構成を示す断面図である。
【符号の説明】
【０１１６】
１  基板
２  第１のゲート電極
３  第１のゲート絶縁層
４  半導体層
５  ドレイン電極
６  ソース電極
７  第２のゲート絶縁層
８  第２のゲート電極
９  コンタクト電極
１０  保護層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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