(57)【特許請求の範囲】
【請求項１】
基板上にｐ型薄膜トランジスタを備える表示装置であって、
前記ｐ型薄膜トランジスタは、
ゲート電極の上面に絶縁膜を介して半導体層が形成され、
前記半導体層の上面に離間部を有して互いに対向配置され、アルミニュウム、ガリウム、インジウム、タリウムのうちのいずれかの材料を主材料とするドレイン電極とソース電極とが形成され、
前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｐ型不純物の拡散層が形成されて構成されており、
前記ｐ型不純物の拡散層は、前記ドレイン電極と前記ソース電極を構成する主材料が前記半導体層に拡散して形成されていることを特徴とする表示装置。
【請求項２】
基板上にｐ型薄膜トランジスタおよびｎ型薄膜トランジスタを備える表示装置であって、
これら各薄膜トランジスタは、ゲート電極の上面に絶縁膜を介して半導体層が形成され、前記半導体層の上面に離間部を有して互いに対向配置され、アルミニュウム、ガリウム、インジウム、タリウムのうちのいずれかの材料を主材料とするドレイン電極とソース電極とが形成されて構成され、
前記ｐ型薄膜トランジスタは、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｐ型不純物の拡散層が形成され、前記ｐ型不純物の拡散層は、前記ドレイン電極と前記ソース電極を構成する主材料が前記半導体層に拡散して形成されており、
前記ｎ型薄膜トランジスタは、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｎ型不純物がドープされた半導体層が介在されていることを特徴とする表示装置。
【請求項３】
基板上にｐ型薄膜トランジスタおよびｎ型薄膜トランジスタを備える表示装置であって、
これら各薄膜トランジスタは、ゲート電極の上面に絶縁膜を介して半導体層が形成され、前記半導体層の上面に離間部を有して互いに対向配置され、アルミニュウム、ガリウム、インジウム、タリウムのうちのいずれかの材料を主材料とするドレイン電極とソース電極とが形成されて構成され、
前記ｐ型薄膜トランジスタは、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｐ型不純物の拡散層が形成され、前記ｐ型不純物の拡散層は、前記ドレイン電極と前記ソース電極を構成する主材料が前記半導体層に拡散して形成されており、
前記ｎ型薄膜トランジスタは、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｎ型不純物がドープされた半導体層および前記ドレイン電極とソース電極の材料の前記半導体層への拡散を防止する拡散バリア層の順次積層体が介在されていることを特徴とする表示装置。
【請求項４】
前記半導体層は、多結晶半導体層で形成されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記半導体層は、多結晶半導体層と非晶質半導体層の順次積層体から構成されていることを特徴とする請求項１に記載の表示装置。
【請求項６】
基板上にｐ型薄膜トランジスタを備え、該ｐ型薄膜トランジスタは、ゲート電極の上面に絶縁膜を介して半導体層が形成され、前記半導体層の上面に離間部を有して互いに対向配置され、アルミニュウム、ガリウム、インジウム、タリウムのうちのいずれかの材料を主材料とするドレイン電極とソース電極とが形成されて構成される表示装置の製造方法であって、
アニールを施すことによって、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、前記ドレイン電極と前記ソース電極を構成する主材料が前記半導体層に拡散して形成されるｐ型不純物の拡散層を形成することを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、特に、その基板に形成された薄膜トランジスタを備える表示装置およびその製造方法に関する。
【背景技術】
【０００２】
アクティブ・マトリックス型の表示装置は、マトリックス状に配置された各画素において、行方向に配列された各画素に共通の信号線（ゲート信号線）に走査信号を供給することにより、それらの画素を列方向に順次選択し、その選択のタイミングに合わせ、列方向に配列された各画素に共通の信号線（ドレイン信号線）を通して映像信号を供給するように構成されている。
【０００３】
このため、各画素には、前記走査信号の供給によって、ドレイン信号線からの映像信号を当該画素（画素電極）に取り込むための薄膜トランジスタを備える。
【０００４】
また、前記画素が形成された基板と同一の基板に、前記ゲート信号線に走査信号を供給し、また、前記ドレイン信号線に映像信号を供給するための駆動回路を備え、この駆動回路は複数の薄膜トランジスタを含む回路によって構成されている。
【０００５】
そして、該駆動回路における薄膜トランジスタは、ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタを有するとともに、それらの半導体層としてアモルファスシリコンを結晶化した多結晶シリコン（Low Temperature Poli Si）で構成したものが知られている。半導体層をこのような多結晶シリコンで構成した薄膜トランジスタは電界効果移動度が高く、前記駆動回路を高速駆動させることができるからである。
【０００６】
このような薄膜トランジスタとしてはたとえば下記特許文献１に開示がなされている。
【特許文献１】特開平５−６３１９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタを、それぞれポリＳｉの半導体層で構成する場合、ポリＳｉの半導体層とドレイン電極およびソース電極との間に、ｎ型薄膜トランジスタにあってはｎ型の不純物がドープされたアモルファスＳｉを形成し、ｐ型薄膜トランジスタにあってはｐ型の不純物がドープされたアモルファスＳｉを形成しなければならない構成となっていた。
【０００８】
このため、ｎ型の不純物がドープされたアモルファスＳｉの形成と、ｐ型の不純物がドープされたアモルファスＳｉの形成を、別個のマスク工程で行わなければならず、製造の工程を増大させていた。
【０００９】
本発明の目的は、製造の工数を低減できる構成の表示装置を提供することにある。
【００１０】
本発明の目的は、製造の工数を低減させた表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
（１）本発明による表示装置は、たとえば、基板上にｐ型薄膜トランジスタを備える表示装置であって、
前記ｐ型薄膜トランジスタは、
ゲート電極の上面に絶縁膜を介して半導体層が形成され、
前記半導体層の上面に離間部を有して互いに対向配置され、アルミニュウム、ガリウム、インジウム、タリウムのうちのいずれかの材料を主材料とするドレイン電極とソース電極とが形成され、
前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｐ型不純物の拡散層が形成されて構成されており、
前記ｐ型不純物の拡散層は、前記ドレイン電極と前記ソース電極を構成する主材料が前記半導体層に拡散して形成されていることを特徴とする。
【００１３】
（２）本発明による表示装置は、たとえば、基板上にｐ型薄膜トランジスタおよびｎ型薄膜トランジスタを備える表示装置であって、
これら各薄膜トランジスタは、ゲート電極の上面に絶縁膜を介して半導体層が形成され、前記半導体層の上面に離間部を有して互いに対向配置され、アルミニュウム、ガリウム、インジウム、タリウムのうちのいずれかの材料を主材料とするドレイン電極とソース電極とが形成されて構成され、
前記ｐ型薄膜トランジスタは、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｐ型不純物の拡散層が形成され、前記ｐ型不純物の拡散層は、前記ドレイン電極と前記ソース電極を構成する主材料が前記半導体層に拡散して形成されており、
前記ｎ型薄膜トランジスタは、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｎ型不純物がドープされた半導体層が介在されていることを特徴とする。
【００１４】
（３）本発明による表示装置は、たとえば、基板上にｐ型薄膜トランジスタおよびｎ型薄膜トランジスタを備える表示装置であって、
これら各薄膜トランジスタは、ゲート電極の上面に絶縁膜を介して半導体層が形成され、前記半導体層の上面に離間部を有して互いに対向配置され、アルミニュウム、ガリウム、インジウム、タリウムのうちのいずれかの材料を主材料とするドレイン電極とソース電極とが形成されて構成され、
前記ｐ型薄膜トランジスタは、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｐ型不純物の拡散層が形成され、前記ｐ型不純物の拡散層は、前記ドレイン電極と前記ソース電極を構成する主材料が前記半導体層に拡散して形成されており、
前記ｎ型薄膜トランジスタは、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、ｎ型不純物がドープされた半導体層および前記ドレイン電極とソース電極の材料の前記半導体層への拡散を防止する拡散バリア層の順次積層体が介在されていることを特徴とする。
【００１６】
（４）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記半導体層は多結晶半導体層で形成されていることを特徴とする。
【００１７】
（５）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記半導体層は多結晶半導体層と非晶質半導体層の順次積層体から構成されていることを特徴とする。
【００１８】
（６）本発明による表示装置の製造方法は、たとえば、  基板上にｐ型薄膜トランジスタを備え、該ｐ型薄膜トランジスタは、ゲート電極の上面に絶縁膜を介して半導体層が形成され、前記半導体層の上面に離間部を有して互いに対向配置され、アルミニュウム、ガリウム、インジウム、タリウムのうちのいずれかの材料を主材料とするドレイン電極とソース電極とが形成されて構成される表示装置の製造方法であって、
アニールを施すことによって、前記ドレイン電極と前記半導体層の界面、および前記ソース電極と前記半導体層の界面に、前記ドレイン電極と前記ソース電極を構成する主材料が前記半導体層に拡散して形成されるｐ型不純物の拡散層を形成することを特徴とする。
【００１９】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２０】
このように構成された表示装置は、製造の工数を低減できる構成とすることができる。
【００２１】
このように構成された表示装置の製造方法は、製造の工数を低減できるようになる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を用いて本発明による表示装置の実施例を説明する。
【００２３】
〈実施例１〉
（全体の構成）
図８は、本発明による表示装置の一実施例を示す概略構成図である。図８はたとえば液晶表示装置を例に挙げて示している。
【００２４】
液晶を介して対向配置される基板ＳＵＢ１、ＳＵＢ２があり、たとえば前記基板ＳＵＢ２の側の面には液晶表示領域ＡＲが形成されている。
【００２５】
この液晶表示領域ＡＲにおける前記基板ＳＵＢ１、ＳＵＢ２の前記液晶側の面には、マトリックス状に配置された複数の画素が形成されている。
【００２６】
これら画素は、図中点線枠Ａの拡大図Ａ'に示すように、図中ｘ方向に伸張されｙ方向に並設されるドレイン信号線ＤＬと、図中ｙ方向に伸張されｘ方向に並設されるゲート信号線ＧＬとで囲まれる領域内に形成されている。
【００２７】
そして、各画素は、一方のゲート信号線ＧＬからの走査信号（電圧）によってオンされる薄膜トランジスタＴＦＴ（後述の他の薄膜トランジスタＴＦＴと区別するため、符号ＴＦＴ（ｎＰ）で示す）と、このオンされた薄膜トランジスタＴＦＴ（ｎＰ）を介して一方のドレイン信号線ＤＬからの映像信号（電圧）が供給される画素電極ＰＸと、この画素電極ＰＸとの間に電界を生じさせる対向電極ＣＴとを有する。
【００２８】
なお、前記対向電極ＣＴはたとえばゲート信号線ＧＬと平行に配置される対向電圧信号線ＣＬに接続され、該対向電圧信号線ＣＬを介して前記映像信号に対して基準となる信号（電圧）が供給されるようになっている。
【００２９】
前記液晶表示領域ＡＲの外側（たとえば、図中左側）における前記基板ＳＵＢ１の表面には、前記各ゲート信号線ＧＬに順次走査信号を供給し、また、この走査信号の供給のタイミングに合わせ、前記各ドレイン信号線ＤＬに映像信号を供給するための駆動回路ＤＲＣが形成されている。この駆動回路ＤＲＣはｎ型薄膜トランジスタＴＦＴ（ｎＤ）、およびｐ型薄膜トランジスタＴＦＴ（ｐＤ）を備えて構成されている。
【００３０】
また、前記液晶表示領域ＡＲの外側（たとえば、図中下側）における前記基板ＳＵＢ１の表面には、カラー表示の単位画素において三原色のそれぞれを担当するドレイン信号線ＤＬを色ごとに切換えて接続させるためのＲＧＢ切換回路ＣＳＣが形成されている。このＲＧＢ切換回路ＣＳＣには、前記駆動回路ＤＲＣにおける前記薄膜トランジスタＴＦＴ（ｎＤ）、ＴＦＴ（ｐＤ）とほぼ同じ構成からなり、該薄膜トランジスタＴＦＴ（ｎＤ）、ＴＦＴ（ｐＤ）の形成と並行して形成されるようになっている。このため、該ＲＧＢ切換回路ＣＳＣにおけるｎ型薄膜トランジスタも符号ＴＦＴ（ｎＤ）で示し、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）も符号ＴＦＴ（ｐＤ）で示す。
【００３１】
（ｐ型薄膜トランジスタ）
図１は、前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）の一実施例を示す構成図で、（ａ）は平面図を、（ｂ）は（ａ）のｂ−ｂ線における断面図を示している。
【００３２】
基板ＳＵＢ１の表面にゲート電極ＧＴが形成されている。このゲート電極ＧＴは基板ＳＵＢ１の表面にたとえば図中ｙ方向に伸張して形成されている。
【００３３】
そして、前記基板ＳＵＢ１の表面には前記ゲート電極ＧＴをも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域において該ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のゲート絶縁膜として機能するようになっている。
【００３４】
前記絶縁膜ＧＩの上面において前記ゲート電極ＧＴに重畳するようにしてたとえばポリシリコン（ｐ−Ｓｉ）からなる半導体層ＳＣが島状に形成されている。この半導体層ＳＣはたとえば不純物がドープされていないｉ型の半導体層を構成している。
【００３５】
さらに、前記半導体層ＳＣの上面に、前記ゲート電極ＧＴの上方にて離間部を有して互いに対向配置される一対の電極ＤＴ、ＳＴを備え、これら電極ＤＴ、ＳＴはそれぞれ前記絶縁膜ＧＩ上を図中ｘ方向へ伸張して形成されている。
【００３６】
前記電極ＤＴ、ＳＴの離間部における前記半導体層ＳＣの表面の前記電極ＤＴ、ＳＴの離間部における領域はチャネル領域を構成し、前記電極ＤＴ、ＳＴの離間距離は当該ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のチャネル長に相当するようになっている。
【００３７】
これら電極ＤＴ、ＳＴは、たとえばアルミニウム（Ａｌ）から構成され、これら電極ＤＴ、ＳＴの形成後のたとえば約４００℃のアニールの際において、該アルミニウムが半導体層ＳＣ中に拡散することによって、前記電極ＤＴと前記半導体層ＳＣとの界面、および前記電極ＳＴと前記半導体層ＳＣとの界面において、ｐ（＋）型の拡散層ＤＦが形成されている。
【００３８】
このようなｐ型薄膜トランジスタＴＦＴ（ｐＤ）は、いわゆるボトムゲート型のＭＩＳ（Metal Insulator Semiconductor）トランジスタを構成し、そのバイアスの印加によって、前記電極ＤＴ、ＳＴは、その一方がドレイン電極、他方がソース電極として機能するが、この明細書の説明にあっては、便宜上、図中左側の電極をドレイン電極ＤＴ、図中右側の電極をソース電極ＳＴと称するようにする。
【００３９】
このように構成されたｐ型薄膜トランジスタＴＦＴ（ｐＤ）は、ドレイン電極ＤＴと半導体層ＳＣとの間に、また、ソース電極ＳＴと半導体層ＳＣとの間に、コンタクト層を特別に形成する必要がなくなり、したがって、簡単な工程で前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）を形成することができる。
【００４０】
なお、上述した実施例では、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のドレイン電極ＤＴ、ソース電極ＳＴの材料はアルミニウムとしたものであるが、他の材料として、ガリウム（Ｇａ）、インジウム（Ｉｎ）、あるいはタリウム（ＴＩ）であってもよい。このような材料を用いることによっても、ドレイン電極ＤＴと半導体層ＳＣの界面、ソース電極ＳＴと半導体層ＳＣの界面に、それぞれ、ｐ（＋）型の拡散層ＤＦを形成できるからである。
【００４１】
（ｐ型薄膜トランジスタとｎ型薄膜トランジスタ）
図２は、本発明による表示装置の基板上に、前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）とともに、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）を形成した、たとえばコンプリメンタリ型薄膜トランジスタの構成を示す断面図である。
【００４２】
図２に示すｐ型薄膜トランジスタＴＦＴ（ｐＤ）は、図１に示したｐ型薄膜トランジスタＴＦＴ（ｐＤ）と同様の構成となっている。したがって、以下の説明においては、図中左側に配置されているｎ型薄膜トランジスタＴＦＴ（ｎＤ）の構成について説明する。
【００４３】
基板ＳＵＢ１の上面にゲート電極ＧＴ'が形成されている。このゲート電極ＧＴ'は前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のゲート電極ＧＴと同層かつ同材料で形成されている。
【００４４】
前記基板ＳＵＢ１の表面には前記ゲート電極ＧＴ'をも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域において形成された絶縁膜ＧＩの延在部として構成されたものである。
【００４５】
前記絶縁膜ＧＩの上面において前記ゲート電極ＧＴ'に重畳するようにしてたとえばポリシリコン（ｐ−Ｓｉ）からなる半導体層ＳＣ'が島状に形成されている。
【００４６】
この半導体層ＳＣ'は前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）の半導体層ＳＣと同層かつ同材料で形成されている。
【００４７】
また、前記半導体層ＳＣ’の表面、すなわち該半導体層の上面から側壁面にかけての表面、さらに、該半導体層ＳＣ’が形成されていない絶縁膜ＧＩの表面に至るようにして、Ｐ（＋）型不純物がドープされたコンタクト層ＤＯが形成されている。
【００４８】
なお、このコンタクト層ＤＯは、後述するドレイン電極ＤＴ'およびソース電極ＳＴ'から露出された部分において形成されておらず、その下層の半導体層ＳＣ'が露出されるようになっている。
【００４９】
さらに、前記半導体層ＳＣ’の上面に、前記コンタクト層ＤＯを介して、ドレイン電極ＤＴ'およびソース電極ＳＴ'が形成されている。これにより前記コンタクト層ＤＯは、ドレイン電極ＤＴ'と前記半導体層ＳＣ’の界面、およびソース電極ＳＴ'と前記半導体層ＳＣの界面に形成されることになる。
【００５０】
前記ドレイン電極ＤＴ'およびソース電極ＳＴ'は、前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）の前記ドレイン電極ＤＴおよびソース電極ＳＴと同層かつ同材料で形成されている。
【００５１】
なお、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）と比較して明らかなように、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）において、そのゲート電極ＧＴの幅が半導体層ＳＣの幅よりも大きく該半導体層ＳＣの形成領域からはみ出して形成されている。オン電流を高くするためである。
【００５２】
ちなみに、図３は、前記ｎ型薄膜トランジスタＴＦＴ（ｎＤ）と前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のそれぞれのＶｇＩｄ特性を示した図である。  図３（ａ）は前記ｎ型薄膜トランジスタＴＦＴ（ｎＤ）のＶｇＩｄ特性を、図３（ｂ）は、前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のＶｇＩｄ特性を示している。各図において、その横軸にはゲート電圧Ｖｇ（Ｖ）を、縦軸にはドレイン電圧Ｖｄが５Ｖの際のドレイン電流Ｉｄ（Ａ）をとっている。
【００５３】
前記前記ｐ型薄膜トランジスタＴＦＴ（ｐＤ）は、そのオン・オフの電流差が充分に大きく、スイッチング素子として機能できることが判る。
【００５４】
（製造方法）
図４（ａ）ないし（ｅ）は、図２に示したｎ型薄膜トランジスタＴＦＴ（ｎＤ）とｐ型薄膜トランジスタＴＦＴ（ｐＤ）の製造方法の一実施例を示した工程図である。以下、工程順に説明する。
【００５５】
図４（ａ）ないし（ｅ）の各図は図２に対応して描いており、したがって、図中左側にｎ型薄膜トランジスタＴＦＴ（ｎＤ）の製造工程、図中右側にｐ型薄膜トランジスタＴＦＴ（ｐＤ）の製造工程を示している。
【００５６】
以下、工程順に説明する。
【００５７】
工程１．（図４（ａ））
たとえばガラスからなる基板ＳＵＢ１の表面には、ゲート電極ＧＴ'およびゲート電極ＧＴを形成し、これらゲート電極ＧＴ'およびゲート電極ＧＴをも被って絶縁膜ＧＩを形成する。
【００５８】
前記ゲート電極ＧＴ'およびゲート電極ＧＴは、いずれも、たとえばモリブデン（Ｍｏ）等の高融点金属またはその合金をたとえばスパッタリングで成膜（膜厚５０〜１５０ｎｍ）し、フォトリソグラフィ技術による選択エッチングで形成する。
【００５９】
前記絶縁膜ＧＩは、たとえばＳｉＯ、ＳｉＮ、あるいはこれらの積層膜で構成され、膜厚１００〜３００ｎｍで形成する。
【００６０】
そして、前記絶縁膜ＧＩの上面の全域に、アモルファスＳｉからなる半導体層ＡＳをたとえばＣＶＤ（Chemical Vapor Deposition）によって膜厚５０〜３００ｎｍで形成する。
【００６１】
工程２．（図４（ｂ））
前記半導体層ＡＳに、脱水素処理を行った後、選択的に、パルスあるいは連続発振レーザを照射し、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の形成領域およびｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域における前記半導体層ＡＳの結晶化を行い、ポリＳｉからなる半導体層ＰＳを形成する。この場合、前記半導体層ＡＳの結晶化は全面に施すようにしてもよい。
【００６２】
工程３．（図４（ｃ））
前記半導体層ＡＳをフォトリソグラフィ技術による選択エッチングをすることにより、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の形成領域およびｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域に、それぞれ、ポリＳｉからなる半導体層ＰＳを残存させる。
【００６３】
ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の形成領域に形成された前記半導体層ＰＳは図２に示した半導体層ＳＣ'に相当し、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域に形成された前記半導体層ＰＳは図２に示した半導体層ＳＣに相当する。
【００６４】
工程４．（図４（ｄ））
基板ＳＵＢ１の表面の全域に、たとえばＣＶＤ（Chemical Vapor Deposition）を用い、たとえばリン（Ｐ）がドープされた半導体層（ｎ（＋）型半導体層）を厚さ１０〜５０ｎｍで形成する。
【００６５】
そして、前記ｎ（＋）型半導体層を、フォトリソグラフィ技術によるエッチングによって、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の半導体層ＳＣ'の上面に残存させ、この残存された前記ｎ（＋）型半導体層をコンタクト層ＤＯとする。前記ｎ（＋）型半導体層のエッチングは、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）のチャネル領域となる部分においてもなされるようになっている。
【００６６】
工程５．（図４（ｅ））
基板ＳＵＢ１の表面の全域に、たとえばスパッタリングによって、アルミニウム（Ａｌ）を膜厚３００〜５００ｎｍで成膜する。
【００６７】
この際、Ａｌ層の上下のそれぞれの面に、チタン（Ｔｉ）あるいはモリブデン（Ｍｏ）等の高融点金属膜を膜厚３０〜１００ｎｍで形成するようにする。この高融点金属膜は、いわゆるバリアメタル層と称し、コンタクト抵抗の低減のために形成される。なお、このバリアメタル層は電極の下層側において形成しなくてもよい。
【００６８】
その後、前記Ａｌ層をフォトリソグラフィ技術による選択エッチングをすることによって、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の形成領域においてドレイン電極ＤＴ'およびソース電極ＳＴ'を、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域においてドレイン電極ＤＴおよびソース電極ＳＴを形成する。
【００６９】
さらに、基板ＳＵＢ１の表面の全域に、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）を被って、たとえばＣＶＤ（Chemical Vapor Deposition）を用い、たとえばＳｉＮ膜からなる保護膜（図示せず）を形成する。
【００７０】
そして、Ｈ２あるいはＮ２の雰囲気中、３５０〜４５０℃の温度で１〜３時間のアニールを行う。このアニールによって、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のドレイン電極ＤＴ、およびソース電極ＳＴ内のアルミニウム（Ａｌ）が半導体層ＳＣ内に拡散（前記バリアメタル層がある場合、このバリアメタル層を通して拡散）され、前記ドレイン電極ＤＴと半導体層ＳＣの界面、および前記ソース電極ＳＴと半導体層ＳＣの界面に、それぞれ、ｐ（＋）型の拡散層ＤＦが形成されるようになる。なお、このアニールは、前記保護膜の形成前に行ってもよい。
【００７１】
〈実施例２〉
図５は、本発明による表示装置の他の実施例を示す構成図で、図２と対応した図となっている。図５において、図２と同符号のものは同材料で、同機能を有するようになっている。
【００７２】
図５において、図２の場合と比較して異なる構成は、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）において、ドレイン電極ＤＴ'とコンタクト層ＤＯの界面に拡散バリア層ＢＲが形成され、ソース電極ＳＴ'とコンタクト層ＤＯの界面に拡散バリア層ＢＲが形成されていることにある。
【００７３】
この拡散バリア層ＢＲは、前記アニール時において、ドレイン電極ＤＴ'およびソース電極ＳＴ'を構成するアルミニウム（Ａｌ）がコンタクト層ＤＯへ拡散するのを防止するための層となっている。
【００７４】
該拡散バリア層ＢＲは、たとえば、Ｍｏ、Ｔｉ、あるいはそれらの合金で構成され、前記アルミニウム（Ａｌ）がコンタクト層ＤＯへ拡散するのを回避できる程度の厚さで形成されている。
【００７５】
このようにした場合、コンタクト層ＤＯの不純物濃度の変化を惹き起こすことはなく、当初から該コンタクト層ＤＯの不純物濃度を所定の値に設定することができる。
【００７６】
図６（ａ）〜（ｅ）は、図５に示したｎ型薄膜トランジスタＴＦＴ（ｎＤ）とｐ型薄膜トランジスタＴＦＴ（ｐＤ）の製造方法の一実施例を示した工程図で、図４に対応させて描いている。図６において、図４と同符号のものは同一材料で、同一機能を有するようになっている。
【００７７】
図６において、図４の場合と異なる構成は、図６（ｄ）に示した工程にある。
【００７８】
すなわち、基板ＳＵＢ１の表面の全域に、たとえばＣＶＤ（Chemical Vapor Deposition）を用い、たとえばリン（Ｐ）がドープされた半導体層（ｎ（＋）型半導体層）、さらに、モリブデン（Ｍｏ）、チタン（Ｔｉ）、あるいはこれらの合金からなる金属層を順次形成する。
【００７９】
そして、前記ｎ（＋）型半導体層と前記金属層の順次積層体を、フォトリソグラフィ技術による一括エッチングによって、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の半導体層ＳＣ'の上面に残存させ、この残存された前記ｎ（＋）型半導体層をコンタクト層ＤＯとし、前記金属層を拡散バリア層ＢＲとする。前記積層体のエッチングは、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）のチャネル領域となる部分においてもなされるようになっている。
【００８０】
このように構成した製造方法によれば、図４に示した製造方法と比較して工程数を増大させずに、前記拡散バリア層ＢＲを形成することができる。
【００８１】
〈実施例３〉
図７（ａ）ないし（ｆ）は、本発明による表示装置の製造方法の他の実施例を示す工程図である。
【００８２】
図７に示す表示装置は、画素選択用に用いられるｎ型薄膜トランジスタＴＦＴ（ｎＰ）の半導体層をアモルファスＳｉとしたものであり、図７（ａ）ないし（ｆ）の工程図は、該ｎ型薄膜トランジスタＴＦＴ（ｎＰ）とともに、駆動回路の前記ｎ型薄膜トランジスタＴＦＴ（ｎＤ）とｐ型薄膜トランジスタＴＦＴ（ｐＤ）を形成する場合を示している。
【００８３】
図中、左側にｎ型薄膜トランジスタＴＦＴ（ｎＤ）を、真ん中にｐ型薄膜トランジスタＴＦＴ（ｐＤ）を、右側にｎ型薄膜トランジスタＴＦＴ（ｎＰ）を示している。以下、工程順に説明をする。
【００８４】
工程１．（図７（ａ））
たとえばガラスからなる基板ＳＵＢ１の表面に、ゲート電極ＧＴ'、ゲート電極ＧＴ、およびゲート電極ＧＴ"を形成し、これらゲート電極ＧＴ'、ゲート電極ＧＴ、およびゲート電極ＧＴ"をも被って絶縁膜ＧＩを形成する。
【００８５】
前記ゲート電極ＧＴ'、ゲート電極ＧＴ、およびゲート電極ＧＴ"は、いずれも、たとえばモリブデン（Ｍｏ）等の高融点金属またはその合金をたとえばスパッタリングで成膜（膜厚５０〜１５０ｎｍ）し、フォトリソグラフィ技術による選択エッチングで形成する。
【００８６】
前記絶縁膜ＧＩは、たとえばＳｉＯ、ＳｉＮ、あるいはこれらの積層膜で構成され、膜厚１００〜３００ｎｍで形成する。
【００８７】
そして、前記絶縁膜ＧＩの上面の全域に、アモルファスＳｉからなる半導体層ＡＳをたとえばＣＶＤ（Chemical Vapor Deposition）によって膜厚５０〜３００ｎｍで形成する。
【００８８】
工程２．（図７（ｂ））
前記半導体層ＡＳに、脱水素処理を行った後に、選択的に、パルスあるいは連続発振レーザを照射し、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の形成領域およびｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域における前記半導体層ＡＳの結晶化を行い、ポリＳｉからなる半導体層ＰＳを形成する。この場合、前記半導体層ＡＳの結晶化は全面に施すようにしてもよい。
【００８９】
工程３．（図７（ｃ））
前記半導体層ＡＳをフォトリソグラフィ技術による選択エッチングをすることにより、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の形成領域およびｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域に、それぞれ、ポリＳｉからなる半導体層ＰＳを残存させる。
【００９０】
工程４．（図７（ｄ））
前記基板ＳＵＢ１の表面に、たとえばＣＶＤ（Chemical Vapor Deposition）を用いて、アモルファスＳｉからなる半導体層ＡＳ'を膜厚５０〜２５０ｎｍで形成し、この半導体層ＡＳ'をフォトリソグラフィ技術による選択エッチングをすることにより、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）、およびｎ型薄膜トランジスタＴＦＴ（ｎＰ）の各形成領域に残存させる。
【００９１】
このため、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）における半導体層ＡＳ'は前記半導体層ＰＳに積層され、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）における半導体層ＡＳ'は前記半導体層ＰＳに積層されて形成される。また、ｎ型薄膜トランジスタＴＦＴ（ｎＰ）における半導体層ＡＳ０'は絶縁膜ＧＩ上に直接形成される。
【００９２】
すなわち、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のそれぞれの半導体層は、ポリＳｉの半導体層ＰＳとアモルファスＳｉの半導体層ＡＳの順次積層体として構成されることになる。
【００９３】
工程５．（図７（ｅ））
基板ＳＵＢ１の表面の全域に、たとえばＣＶＤ（Chemical Vapor Deposition）を用い、たとえばリン（Ｐ）がドープされた半導体層（ｎ（＋）型半導体層）を厚さ１０〜５０ｎｍで形成する。
【００９４】
そして、前記ｎ（＋）型半導体層を、フォトリソグラフィ技術によるエッチングによって、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の半導体層ＳＣ'の上面、およびｎ型薄膜トランジスタＴＦＴ（ｎＰ）の半導体層ＡＳ'の上面にそれぞれ残存させ、この残存された前記ｎ（＋）型半導体層をｎ型薄膜トランジスタＴＦＴ（ｎＤ）のコンタクト層ＤＯ、ｎ型薄膜トランジスタＴＦＴ（ｎＰ）のコンタクト層ＤＯとする。前記ｎ（＋）型半導体層のエッチングは、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）のチャネル領域、およびｎ型薄膜トランジスタＴＦＴ（ｎＰ）のチャネル領域となる部分においてもなされるようになっている。
【００９５】
工程６．（図７（ｆ））
基板ＳＵＢ１の表面の全域に、たとえばスパッタリングによって、アルミニウム（Ａｌ）を膜厚３００〜５００ｎｍで成膜する。
【００９６】
この際、Ａｌ層の上下のそれぞれの面に、チタン（Ｔｉ）あるいはモリブデン（Ｍｏ）等の高融点金属膜を膜厚３０〜１００ｎｍで形成するようにする。この高融点金属膜は、いわゆるバリアメタル層と称し、コンタクト抵抗の低減のために形成される。
【００９７】
その後、前記Ａｌ層をフォトリソグラフィ技術による選択エッチングをすることによって、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）の形成領域においてドレイン電極ＤＴ'およびソース電極ＳＴ'を、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）の形成領域においてドレイン電極ＤＴおよびソース電極ＳＴを、ｎ型薄膜トランジスタＴＦＴ（ｎＰ）の形成領域においてドレイン電極ＤＴ"およびソース電極ＳＴ"を形成する。
【００９８】
さらに、基板ＳＵＢ１の表面の全域に、ｎ型薄膜トランジスタＴＦＴ（ｎＤ）、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）、およびｎ型薄膜トランジスタＴＦＴ（ｎＰ）を被って、たとえばＣＶＤ（Chemical Vapor Deposition）を用い、たとえばＳｉＮ膜からなる保護膜（図示せず）を形成する。
【００９９】
そして、Ｈ２あるいはＮ２の雰囲気中、３５０〜４５０℃の温度で１〜３時間のアニールを行う。このアニールによって、ｐ型薄膜トランジスタＴＦＴ（ｐＤ）のドレイン電極ＤＴ、およびソース電極ＳＴ内のアルミニウム（Ａｌ）が半導体層ＳＣ内に拡散（前記バリアメタル層を通して拡散）され、前記ドレイン電極ＤＴと半導体層ＳＣの界面、および前記ソース電極ＳＴと半導体層ＳＣの界面に、それぞれ、ｐ（＋）型の拡散層ＤＦが形成されるようになる。なお、このアニールは、前記保護膜の形成前に行ってもよい。
【０１００】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１０１】
【図１】本発明による表示装置の基板上に形成されるｐ型薄膜トランジスタの一実施例を示す構成図である。
【図２】本発明による表示装置の基板上に形成されるｐ型薄膜トランジスタとｎ型薄膜トランジスタの一実施例を示す構成図である。
【図３】図２に示したｐ型薄膜トランジスタとｎ型薄膜トランジスタのそれぞれの特性を示したグラフである。
【図４】図２に示したｐ型薄膜トランジスタとｎ型薄膜トランジスタの製造方法の一実施例を示した工程図である。
【図５】本発明による表示装置の基板上に形成されるｐ型薄膜トランジスタとｎ型薄膜トランジスタの他の実施例を示す構成図である。
【図６】図６に示したｐ型薄膜トランジスタとｎ型薄膜トランジスタの製造方法の一実施例を示した工程図である。
【図７】本発明による表示装置の製造方法の他の実施例を示す図で、駆動回路内のｐ型薄膜トランジスタとｎ型薄膜トランジスタと、画素内のｎ型薄膜トランジスタの製造の工程図である。
【図８】本発明による表示装置の一実施例を示す概略構成図である。
【符号の説明】
【０１０２】
ＳＵＢ１、ＳＵＢ２……基板、ＡＲ……液晶表示領域、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ（ｎＰ）……ｎ型薄膜トランジスタ（画素内）、ＰＸ……画素電極、ＣＴ……対向電極、ＤＲＣ……駆動回路、ＣＳＣ……ＲＧＢ切換回路、ＴＦＴ（ｎＤ）……ｎ型薄膜トランジスタ（駆動回路内）、ＴＦＴ（ｐＤ）……ｐ型薄膜トランジスタ(駆動回路)、ＧＴ、ＧＴ'、ＧＴ"……ゲート電極、ＧＩ……絶縁膜、ＤＴ、ＤＴ'、ＤＴ"……ドレイン電極、ＳＴ、ＳＴ'、ＳＴ"……ソース電極、ＳＣ……半導体層、ＤＦ……拡散層、ＤＯ……コンタクト層、ＡＳ……アモルファスＳｉ、ＰＳ……ポリＳｉ、ＢＲ……拡散バリア層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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