(57)【特許請求の範囲】
【請求項１】
ソース線およびウェル線を正の電圧にバイアスさせることにより、負のしきい値セルの読み出しおよびベリファイが可能な不揮発性半導体記憶装置であって、
前記負のしきい値セルの読み出し時およびベリファイ時に、ビット線を前記ソース線と同じ電圧にプリチャージするプリチャージ回路を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
すべてのビット線をプリチャージし、同時に読み出し動作する不揮発性半導体記憶装置であって、
ｐ型半導体基板に形成されたｎ型ウェルと前記ｎ型ウェルに囲まれたｐ型ウェルとを備えて構成される電気的に書き換え可能な複数のメモリセルを直列に接続してなるメモリセルユニット、ドレイン側選択ゲート線がゲートに接続され、前記メモリセルユニットを前記ビット線に接続するドレイン側選択ゲートトランジスタ、および、ソース側選択ゲート線がゲートに接続され、前記メモリセルユニットをソース線に接続するソース側選択ゲートトランジスタ、を含む複数のブロックを有するメモリセルアレイと、
前記ドレイン側選択ゲート線および前記ソース側選択ゲート線に印加する電圧を制御することにより前記複数のブロックのいずれかを選択し、前記複数のメモリセルの各ゲートに接続されたワード線に印加する電圧を制御することにより前記複数のメモリセルのいずれかを選択するロウデコーダと、
前記ビット線に接続され、選択されたメモリセルのデータを検出するセンスアンプと、
前記ソース線および前記ｎ型ウェルおよび前記ｐ型ウェルを正の電圧にバイアスさせることにより、負のしきい値セルの読み出しおよびベリファイを行う際に、前記ビット線を前記ソース線と同じ電圧にプリチャージするプリチャージ回路と、
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、全ビット線選択センス方式のＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するもので、たとえば、負のしきい値セルからのデータの読み出しが可能なＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表されるような不揮発性の半導体記憶装置の場合、高電界をかけて電子を酸化膜中にトラップさせる。こうして、メモリセルのしきい値を変化させることで、データの書き込みを行う。また、セルのしきい値の違いを利用して、データの読み出しを行う。これは、多値化した場合も同様である（たとえば、特許文献１参照）。
【０００３】
ここで、従来のＮＡＮＤ型フラッシュメモリの、シールドビット線方式の読み出し動作について簡単に説明する。
【０００４】
先ず、セルのソース線およびウェルを接地電位ＶＳＳ（０Ｖ）とし、センスアンプのｎ型ＭＯＳトランジスタのゲート（ＢＬＰＲＥ）に電位ＶＳＧ（＝ＶＤＤ＋Ｖｔｈ）を与える。電位ＶＳＧは、そのｎ型ＭＯＳトランジスタが動作電圧ＶＤＤ（２．５Ｖ）を転送できる、４Ｖ程度の電圧である。そして、センスアンプとビット線とをつなぐｎ型ＭＯＳトランジスタのゲート（ＢＬＣＬＡＭＰ）に、電位０．７Ｖ＋Ｖｔｈを与える。これにより、セルのビット線には０．７Ｖの電圧がプリチャージされる。なお、Ｖｔｈは、対応するトランジスタのしきい値電圧である。
【０００５】
ただし、すべてのビット線を０．７Ｖにプリチャージするのではなく、０．７Ｖ、０Ｖ、０．７Ｖ、０Ｖと交互にプリチャージして、読み出しに用いるビット線（選択ビット線）の本数は全体の半分としている。つまり、読み出し時には、データによってビット線の振幅が生じる。その振幅の容量カップリングによって、隣接のビット線が影響を受ける。このため、隣接するセルのデータによってデータ化けをおこすのを避けるために、読み出しに用いる選択のビット線をシールドする。
【０００６】
プリチャージ後、ｎ型ＭＯＳトランジスタのゲート（ＢＬＣＬＡＭＰ）の電位を０Ｖにし、ビット線とセンスアンプとを切り離す。また、読み出したいセルのワード線には、所望の電位ＶＣＧＲＶを与える。その他のワード線およびドレイン側選択ゲート線には、必ずオンできる電位ＶＲＥＡＤ（５Ｖ程度）を与える。最後に、ソース側選択ゲート線に電位ＶＲＥＡＤを与える。これにより、読み出したいセルがオンしていれば、セル電流が流れて、ビット線の電圧は０Ｖに近づく。また、セルがオフしていれば、セル電流は流れないので、ビット線はプリチャージ電位（０．７Ｖ）のままとなる。
【０００７】
再び、ｎ型ＭＯＳトランジスタのゲート（ＢＬＰＲＥ）の電圧を立ち上げる。そして、センスアンプのラッチ回路に接続されるノード（ＴＤＣ）を動作電圧ＶＤＤにプリチャージする。その後、ｎ型ＭＯＳトランジスタのゲート（ＢＬＣＬＡＭＰ）を電位ＶＳＥＮ（＝０．３５Ｖ＋Ｖｔｈ）に設定する。
【０００８】
ビット線の容量に比べ、ノード（ＴＤＣ）の容量は軽い。このため、セルがオンしている場合、ビット線の電圧が０．３５Ｖよりも低ければ、チャージシェアが行われる。つまり、ノード（ＴＤＣ）の電圧はビット線の電圧と等しくなる。一方、セルがオフしている場合、ビット線の電圧が０．７Ｖであれば、ゲート（ＢＬＣＬＡＭＰ）側のｎ型ＭＯＳトランジスタはしきい値を超えられないため、オフしたままとなる。つまり、ノード（ＴＤＣ）の電圧は動作電圧ＶＤＤのままとなる。こうして、ラッチ回路とノード（ＴＤＣ）との間のｎ型ＭＯＳトランジスタのゲート（ＢＬＰＲＥ）の電圧を立ち上げることにより、ノード（ＴＤＣ）の電圧をラッチ回路に転送して、データの“Ｈ（Ｈｉｇｈ）”および“Ｌ（Ｌｏｗ）”の確定を行う。
【０００９】
読み出したいセルのワード線の電圧ＶＣＧＲＶを変化させることで、セルのしきい値を識別することが可能である。たとえば、セルのしきい値が２種類であれば２値を記憶し、４種類であれば４値を記憶していることになる。
【００１０】
ここで、セルのしきい値が１６種類であれば１６値を記憶していることになる。ただし、１６値を記憶するためには、それぞれのしきい値のＲｅｔｅｎｓｉｏｎ  Ｍａｒｇｉｎが削られることになる。しきい値の分布を、より正側（高い側）に設定すれば、Ｒｅｔｅｎｓｉｏｎ  Ｍａｒｇｉｎは確保できる。しかし、あまり高い側にしきい値の分布を設定すると、それにともなって書き込み電圧および読み出し電圧も高くなる。このため、書き込み電圧および読み出し電圧の上昇が原因で、書き込みおよび読み出しの際にＤｉｓｔｕｒｂの影響を受けやすくなる。Ｄｉｓｔｕｒｂが悪化することによって、設定されているしきい値がずれる問題がある。しきい値のずれは、誤読み出しの要因になる。
【００１１】
そこで、セルのしきい値を負側に設定することで、書き込みおよび読み出しの際のＤｉｓｔｕｒｂを悪化させることなく、Ｒｅｔｅｎｓｉｏｎ  Ｍａｒｇｉｎを向上させることが考えられる。
【００１２】
これを実現する方法として、ワード線自体に負電位を供給する方法がある。しかし、そのためにはウェルの構成を変えなければならず、製造時の工程数が増加するなど、デメリットがある。
【００１３】
また、セルのソース線およびｐ型ウェルにバイアスをかけることにより、ワード線には正の電圧だけを供給するようにした場合にも、実際のセルのしきい値ＶＧＳ（ワード線の電圧−セルのソース線の電圧）を負に設定できるものがある。つまり、セルのしきい値の分布を負側にも形成することが可能になる。
【００１４】
しかしながら、この方法の場合、プリチャージする必要のなかったセルのソース線およびｐ型ウェルにもバイアスをかけることになる。このため、消費電流が増加する問題が生じる。また、セルのソース線およびｐ型ウェルをプリチャージする時間の分だけ、読み出し時間および書き込み時間（書き込み時間には書き込んだ後の読み出しと同様のベリファイ動作も含まれる）が増加する。
【００１５】
つまり、セルのソース線およびｐ型ウェルにバイアスをかけない場合は、動作に必要な電荷量は、ビット線のプリチャージに必要な電荷量だけであった。セルのソース線およびｐ型ウェルにバイアスをかける場合は、ビット線をプリチャージするのに必要な電荷量に加えて、セルのソース線およびｐ型ウェルおよび非選択ビット線（シールドビット線）をバイアスする分の電荷量が必要になる。
【００１６】
上記したシールドビット線方式とは別に、従来のＮＡＮＤ型フラッシュメモリには、全ビット線を対象に同時に読み出し動作を行うもの（全ビット線選択センス方式）がある（たとえば、特許文献２参照）。
【００１７】
この全ビット線選択センス方式の場合も、セルのしきい値の分布を負側にも形成するために、選択されたブロックを含め、選択されていないブロックのセルのソース線およびｐ型ウェルにもバイアスをかけることになる。この場合、バイアスしない場合と比較して、ビット線のプリチャージに必要な電流（電荷量）が増加する。そのため、シールドビット線方式の場合と同様に、消費電流が増加する問題が生じ得る。
【００１８】
また、セルのソース線およびｐ型ウェルをプリチャージする時間の分だけ、シールドビット線方式の場合と同様に、読み出し時間および書き込み時間（書き込み時間には書き込んだ後の読み出しと同様のベリファイ動作も含まれる）が増加する。
【００１９】
要するに、負のしきい値セルを読み出すために、セルのソース線およびｐ型ウェルを正の電圧（たとえば、１Ｖ）にバイアスさせるようにした場合（選択ワード線の電圧は０Ｖ付近に設定）には、消費電流が増え、読み出しおよび書き込みに時間がかかるという問題があった。
【特許文献１】特開２００１−３３２０９３号公報
【特許文献２】特開２００６−８５８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上記の問題点を解決すべくなされたもので、負のしきい値セルの読み出し時およびベリファイ時におけるプリチャージに必要な電荷を削減でき、消費電流の減少およびビット線プリチャージ時間の短縮が可能な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００２１】
本願発明の一態様によれば、ソース線およびウェル線を正の電圧にバイアスさせることにより、負のしきい値セルの読み出しおよびベリファイが可能な不揮発性半導体記憶装置であって、前記負のしきい値セルの読み出し時およびベリファイ時に、ビット線を前記ソース線と同じ電圧にプリチャージするプリチャージ回路を具備したことを特徴とする不揮発性半導体記憶装置が提供される。
【００２３】
また、本願発明の一態様によれば、すべてのビット線をプリチャージし、同時に読み出し動作する不揮発性半導体記憶装置であって、ｐ型半導体基板に形成されたｎ型ウェルと前記ｎ型ウェルに囲まれたｐ型ウェルとを備えて構成される電気的に書き換え可能な複数のメモリセルを直列に接続してなるメモリセルユニット、ドレイン側選択ゲート線がゲートに接続され、前記メモリセルユニットを前記ビット線に接続するドレイン側選択ゲートトランジスタ、および、ソース側選択ゲート線がゲートに接続され、前記メモリセルユニットをソース線に接続するソース側選択ゲートトランジスタ、を含む複数のブロックを有するメモリセルアレイと、前記ドレイン側選択ゲート線および前記ソース側選択ゲート線に印加する電圧を制御することにより前記複数のブロックのいずれかを選択し、前記複数のメモリセルの各ゲートに接続されたワード線に印加する電圧を制御することにより前記複数のメモリセルのいずれかを選択するロウデコーダと、前記ビット線に接続され、選択されたメモリセルのデータを検出するセンスアンプと、前記ソース線および前記ｎ型ウェルおよび前記ｐ型ウェルを正の電圧にバイアスさせることにより、負のしきい値セルの読み出しおよびベリファイを行う際に、前記ビット線を前記ソース線と同じ電圧にプリチャージするプリチャージ回路と、を具備したことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００２５】
上記の構成により、負のしきい値セルの読み出し時およびベリファイ時におけるプリチャージに必要な電荷を削減でき、消費電流の減少およびビット線プリチャージ時間の短縮が可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００２７】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった不揮発性半導体記憶装置の基本構成を示すものである。本実施形態では、全ビット線をプリチャージして同時に読み出し動作を行う、全ビット線選択センス方式のＮＡＮＤ型フラッシュメモリ１００を例に説明する。
【００２８】
図１に示すように、このＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ（ＮＡＮＤセルアレイ）１、ロウデコーダ２、センスアンプ３、カラムゲート（カラム選択スイッチ）４、カラムデコーダ５、昇圧回路６、制御回路７、Ｉ／Ｏバッファ８、および、電圧発生回路１０を有している。
【００２９】
メモリセルアレイ１には、ロウ方向に延びる複数のワード線（コントロールゲート線）ＷＬ（本例の場合、ＷＬ０〜ＷＬ３１）、および、カラム方向に延びる複数のビット線ＢＬ（ＢＬｅ，ＢＬｏ）が配置されている。各ワード線ＷＬはロウデコーダ２に接続され、各ビット線ＢＬはセンスアンプ３に接続されている。センスアンプ３は、書き込みデータおよび読み出しデータを一時記憶するためのラッチ回路（図示していない）を有している。
【００３０】
メモリセルアレイ１は、たとえば図２に示すように、複数のビット線ＢＬに共通に接続された複数のブロック１ａを有する。各ブロック１ａは、アレイ状に配置された複数のメモリセルユニット１ｅと、各セルユニット１ｅの一端に設けられたドレイン側選択ゲートトランジスタ１ｃと、各セルユニット１ｅの他端に設けられたソース側選択ゲートトランジスタ１ｄと、から構成されている。複数のメモリセルユニット１ｅは、それぞれ、直列に接続された所定個（本例の場合、３２個）のメモリセル１ｂを有している。各ドレイン側選択ゲートトランジスタ１ｃは、メモリセルユニット１ｅとビット線ＢＬとを接続するもので、ゲートにはドレイン側選択ゲート線ＳＧＤが共通に接続されている。各ソース側選択ゲートトランジスタ１ｄは、メモリセルユニット１ｅとセルのソース線ＣＥＬＳＲＣとを接続するもので、ゲートにはソース側選択ゲート線ＳＧＳが共通に接続されている。
【００３１】
ここで、各メモリセルユニット１ｅは、データを電気的に書き換えることが可能な３２個のメモリセル１ｂを有してなる構成とされている。メモリセル１ｂのそれぞれは、たとえば図３に示すように、コントロールゲート線（ＷＬ）とフローティングゲート線ＦＧとからなる二重（積層）ゲート構造を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによって構成されている。また、各メモリセル１ｂは、ｐ型半導体基板Ｐｓｕｂに形成されたｎ型ウェルＮＷＥＬＬと、このｎ型ウェルＮＷＥＬＬに囲まれたｐ型ウェルＰＷＥＬＬと、を有して構成されている。
【００３２】
図１に示すように、Ｉ／Ｏバッファ８は、ロウデコーダ２、カラムゲート４、カラムデコーダ５、および、制御回路７に接続されている。カラムゲート４は、センスアンプ３およびカラムデコーダ５に接続され、カラムデコーダ５からの出力信号によって制御される。すなわち、センスアンプ３は、カラムデコーダ５によって制御される。このセンスアンプ３は、メモリセルアレイ１のビット線ＢＬをプリチャージする。また、メモリセル１ｂのオン／オフに応じて変化するビット線ＢＬの電圧を検出することにより、そのメモリセル１ｂに記憶されたデータを検出するものである。なお、カラムデコーダ５には、カラムアドレス信号が入力される。
【００３３】
昇圧回路６は、書き込み、消去、読み出しの各動作モードに必要な電圧を生成するものである。たとえば、昇圧回路６は、書き込み時における書き込み電圧を生成し、この書き込み電圧をロウデコーダ２に与える。
【００３４】
ロウデコーダ２は、ワード線ＷＬおよび選択ゲート線ＳＧＤ，ＳＧＳに信号電圧を印加することにより、それらを選択するものである。ロウデコーダ２には、ロウアドレス信号が入力される。
【００３５】
制御回路７は、動作モードに応じて、ロウデコーダ２およびカラムゲート４およびカラムデコーダ５の動作を制御するものである。また、制御回路７は、たとえば、書き込み時に、ワード線ＷＬと選択ゲート線ＳＧＤ，ＳＧＳとに与える電位の切り替えタイミングを制御するようになっている。
【００３６】
電圧発生回路１０は、セルのソース線ＣＥＬＳＲＣなどに電圧Ｖｓを印加するものである。たとえば図４に示すように、電圧発生回路１０は、スイッチ回路１１を介して、セルのソース線ＣＥＬＳＲＣに接続されている。つまり、電圧発生回路１０は、スイッチ回路１１のトランジスタ１１ａがオンされることにより、セルのソース線ＣＥＬＳＲＣに第２の電圧Ｖｓを印加できる。また、電圧発生回路１０は、スイッチ回路１１を介して、ソース側選択ゲート線ＳＧＳおよびドレイン側選択ゲート線ＳＧＤに接続されている。つまり、電圧発生回路１０は、スイッチ回路１１のトランジスタ１１ｂがオンされることにより、ソース側選択ゲート線ＳＧＳおよびドレイン側選択ゲート線ＳＧＤに第２の電圧Ｖｓを印加できる。また、電圧発生回路１０は、スイッチ回路１１を介して、ｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬに接続されている。つまり、電圧発生回路１０は、スイッチ回路１１のトランジスタ１１ｃがオンされることにより、ｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬに第２の電圧Ｖｓを印加できる。
【００３７】
すなわち、ＮＡＮＤ型フラッシュメモリ１００は、読み出し時（ベリファイ動作も同様）に、ロウデコーダ２によって非選択とされたブロック１ａのｐ型半導体基板Ｐｓｕｂを、接地電位ＶＳＳに設定する。この状態で、センスアンプ３により、ビット線ＢＬを電圧Ｖｂにプリチャージする（メモリセルからのデータの読み出しに必要な既述のプリチャージを実行する）。このプリチャージとともに、電圧発生回路１０により、非選択とされたブロック１ａのセルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬを、接地電位ＶＳＳと第１の電圧Ｖｂとの間の第２の電圧Ｖｓにプリチャージする。さらに、電圧発生回路１０により、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳを、第２の電圧Ｖｓにプリチャージする。
【００３８】
次に、上記のような構成を有するＮＡＮＤ型フラッシュメモリ１００の読み出し動作について簡単に説明する。なお、ベリファイ動作も同様である。
【００３９】
読み出し動作の始めに、センスアンプ３が、すべてのビット線ＢＬに電荷をプリチャージ（第１の電圧Ｖｂにプリチャージ）する。センスアンプ３は、このプリチャージしたビット線ＢＬの電圧を保つように、セルが流す分の電流を補給する。センスアンプ３は、補給した電流量をリファレンスとなる電流量と比較することで、電流の大小に応じて、“Ｈｉｇｈ”状態と“Ｌｏｗ”状態とを判定する。そして、その判定の結果をもとにビット情報を決定することにより、データの読み出しを行う。
【００４０】
この読み出しの手順は、先ず、ワード線ＷＬ０〜ＷＬ３１からメモリセル１ｂのゲートに読み出し電圧を印加することにより、選択されたメモリセル１ｂがオンするか、オフのままかを判定する。
【００４１】
選択セル１ｂがオンする場合は、補給した電流量が、センスアンプ３内で参照されるリファレンス電流量よりも多いことになる。この結果がセンスアンプ３によってセンスされ、センスアンプ３に“Ｌｏｗ”状態が格納される。
【００４２】
一方、選択セル１ｂがオフする場合は、補給した電流量が、センスアンプ３内で参照されるリファレンス電流量よりも少ないことになる。この結果がセンスアンプ３によってセンスされ、センスアンプ３に“Ｈｉｇｈ”状態が格納される。
【００４３】
センスアンプ３は、格納された“Ｈｉｇｈ”状態または“Ｌｏｗ”状態をもとにデータ形成を行うことにより、ビット情報を決定する。
【００４４】
そして、センスアンプ３が決定したビット情報を、Ｉ／Ｏバッファ８を介して、データとして出力する。
【００４５】
上述のように、ＮＡＮＤ型フラッシュメモリ１００の場合、ロウデコーダ２によって選択されたブロック１ａおよび非選択のブロック１ａには、ビット線ＢＬが共通に接続されている。そして、すべてのビット線ＢＬを対象に同時に読み出しを行う方式の場合、しきい値の分布を負側にも形成するために、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬに正の電圧（Ｖｓ）が印加される。したがって、読み出し動作を行う場合においては、データが読み出されないにもかかわらず、非選択のブロック１ａのビット線ＢＬがプリチャージされる。
【００４６】
そこで、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬをプリチャージする際に、非選択のブロック１ａのドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳを、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬと同じ電圧（Ｖｓ）にプリチャージする。これにより、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬのプリチャージに必要な電荷を削減できる。
【００４７】
しかしながら、ビット線ＢＬとセルのソース線ＣＥＬＳＲＣとの間に電位差が生じるため、選択セル１ｂにおいて、ビット線ＢＬからセルのソース線ＣＥＬＳＲＣに電流が流れる。これが、ビット線ＢＬのプリチャージ時間を長くし、余計な電流を消費する原因となる。
【００４８】
本実施形態の場合、特に、負のしきい値セルを読み出し／ベリファイする場合において、選択ワード線ＷＬを０Ｖ付近の電圧に設定して、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬを正の電圧（Ｖｓ）にバイアスさせる。その際に、ビット線ＢＬの電圧を、セルのソース線ＣＥＬＳＲＣと同じ電圧に設定する。すなわち、負のしきい値セルの読み出し／ベリファイ時に、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬを正の電圧Ｖｓ（たとえば、１Ｖ）にプリチャージするとともに、ビット線ＢＬをセルのソース線ＣＥＬＳＲＣと同じ電圧にプリチャージする。セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬおよびビット線ＢＬを同じ電圧にプリチャージすることにより、プリチャージに必要な電荷を削減することができ、消費電流の削減とプリチャージ時間の短縮とが可能となる。
【００４９】
図５は、センスアンプ３の構成の要部を示すものである。メモリセルアレイ１から引き出されたビット線ＢＬは、それぞれ、センスアンプ３を構成する各センスアンプ回路（Ｓ／Ａ）３’内の、ビット線−センスアンプ間接続用トランジスタＴｒ１に接続されている。この接続用トランジスタＴｒ１は、ビット線−センスアンプ間接続制御信号ＢＬＳによって制御される。
【００５０】
また、上記センスアンプ回路３’内におけるビット線ＳＢＬは、それぞれ、ビット線レベル制御用トランジスタＴｒ２に接続されている。この制御用トランジスタＴｒ２は、ビット線レベル制御信号ＢＬＣによって制御され、対応するビット線ＢＬのレベルを設定する。
【００５１】
図６は、上記ビット線レベル制御信号ＢＬＣの生成回路の構成例を示すものである。本実施形態の場合、可変抵抗器ＳＲを調節することによって、ビット線レベル制御信号ＢＬＣは、“セルのソース線（ＣＥＬＳＲＣ）＋Ｖｔ”から任意のレベルに制御される。
【００５２】
ここで、図７を参照して、負のしきい値セルを読み出す際の動作について説明する。負のしきい値セルの読み出し／ベリファイ時には、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬを正の電圧Ｖｓ（たとえば、１Ｖ）にプリチャージする。その際に、ビット線レベル制御信号ＢＬＣを“ＣＥＬＳＲＣ＋Ｖｔ（ビット線レベル制御用トランジスタＴｒ２のしきい値）”にして、ビット線ＢＬ（ＢＬｅ，ＢＬｏ）のレベルがセルのソース線ＣＥＬＳＲＣと同じ電圧になるようにする。こうして、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬおよびビット線ＢＬが、それぞれ、所定の電圧（たとえば、１Ｖ）とされた後、ビット線レベル制御信号ＢＬＣを“ＣＥＬＳＲＣ＋Ｖｔ＋ΔＢＬ”にして、ビット線ＢＬを読み出し／ベリファイ時の電圧に設定する。なお、ΔＢＬは、読み出し時のビット線ＢＬとセルのソース線ＣＥＬＳＲＣとの電位差である。
【００５３】
セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬおよびビット線ＢＬを同じ電圧にプリチャージすることにより、プリチャージに必要な電荷を削減することができ、消費電流の減少およびビット線ＢＬのプリチャージ時間の短縮が可能となる。
【００５４】
本実施形態による、ビット線ＢＬをセルのソース線ＣＥＬＳＲＣと同電位にプリチャージする方式では、既存のビット線レベル制御信号ＢＬＣを用いてビット線ＢＬをセルのソース線ＣＥＬＳＲＣと同電位にプリチャージしているため、新たに回路を追加する必要がなく、言い換えれば、チップサイズを大きくせずに、この機能を実現することができる。
【００５５】
また、セルのソース線ＣＥＬＳＲＣとビット線ＢＬとが同電位となるため、プリチャージ中に負のしきい値セルに電流が流れることがないので、余計な読み出し電流が流れることがない。
【００５６】
さらに、ビット線ＢＬの読み出し／ベリファイ時の電圧遷移はΔＢＬ分であるため、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬへのカップリング効果が少ない。
【００５７】
上記したように、全ビット線選択センス方式のＮＡＮＤ型フラッシュメモリにおいて、負のしきい値セルを読み出し／ベリファイする際のビット線ＢＬの電圧が、セルのソース線ＣＥＬＳＲＣと同じになるようにしている。すなわち、負のしきい値セルの読み出し／ベリファイ時に、セルのソース線ＣＥＬＳＲＣおよびｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬおよびドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳおよびビット線ＢＬを、すべて同じ正の電圧（たとえば、１Ｖ）にプリチャージするようにしている。これにより、セルのソース線ＣＥＬＳＲＣとビット線ＢＬとの間の容量をなくすことができ、セルのソース線ＣＥＬＳＲＣとビット線ＢＬとを同電位とすることが可能となる。したがって、プリチャージに必要な電荷を削減でき、消費電流の減少およびビット線ＢＬのプリチャージ時間の短縮が可能となるものである。
【００５８】
また、本実施形態によれば、セルのソース線およびウェルをフローティング状態とし、ビット線を読み出し／ベリファイ電圧にプリチャージする方法の場合に問題であった、ビット線とセルのソース線との間に電位差が生じるため、負のしきい値セルに電流が流れ、余計な電流を消費するといった問題も解決できる。
【００５９】
また、ビット線をフローティングにして、セルのソース線およびウェルを設定電圧（たとえば、１Ｖ）にプリチャージする方法の場合に問題であった、セルのソース線およびウェルをプリチャージした後、ビット線を読み出し／ベリファイ電圧にプリチャージする際に、ソースおよびウェルをカップリング効果により不安定なものにしてしまうという問題も解決できる。
【００６０】
なお、上記した実施形態においては、ＮＡＮＤ型フラッシュメモリを例に説明した。これに限らず、たとえば多値データを記憶するＮＯＲ型のフラッシュメモリなどにも適用できる。
【００６１】
また、ビット線の電圧を、セルのソース線と同じ電圧Ｖｓ（たとえば、１Ｖ）にプリチャージする場合に限らず、たとえば、ビット線レベル制御用トランジスタによって、セルのソース線と接地電位ＶＳＳとの間の電圧にバイアスするようにしてもよい。
【００６２】
なお、請求項の記載に関連して、本発明の不揮発性半導体記憶装置はさらに以下の態様をとり得る。たとえば、
１．  ソース線およびウェル線を正の電圧にバイアスさせることにより、負のしきい値セルの読み出しおよびベリファイが可能な不揮発性半導体記憶装置であって、
前記負のしきい値セルの読み出し時およびベリファイ時に、ビット線を前記ソース線と同じ電圧にプリチャージするプリチャージ回路を有する。
【００６３】
２．  上記１．において、前記プリチャージ回路は、センスアンプ内に設けられたビット線電圧制御のためのトランジスタである。
【００６４】
３．  上記１．において、前記不揮発性半導体記憶装置は、全ビット線選択センス方式のＮＡＮＤ型フラッシュメモリである。
【００６５】
４．  上記１．において、前記ソース線および前記ウェル線は同じ電圧にバイアスされる。
【００６６】
５．  上記１．において、前記ソース線および前記ウェル線は、ドレイン側選択ゲート線およびソース側選択ゲート線と同じ電圧にバイアスされる。
【００６７】
６．  ソース線およびウェル線を正の電圧にバイアスさせることにより、負のしきい値セルの読み出しおよびベリファイが可能な不揮発性半導体記憶装置であって、
前記負のしきい値セルの読み出し時およびベリファイ時に、ビット線を前記ソース線電圧と接地電位との間の電圧に設定する設定回路を有する。
【００６８】
７．  上記６．において、前記設定回路は、センスアンプ内に設けられたビット線電圧制御のためのトランジスタである。
【００６９】
８．  上記６．において、前記不揮発性半導体記憶装置は、全ビット線選択センス方式のＮＡＮＤ型フラッシュメモリである。
【００７０】
９．  上記６．において、前記ソース線および前記ウェル線は同じ電圧に設定される。
【００７１】
１０．  上記６．において、前記ソース線および前記ウェル線は、ドレイン側選択ゲート線およびソース側選択ゲート線と同じ電圧に設定される。
【００７２】
１１．  すべてのビット線をプリチャージし、同時に読み出し動作する不揮発性半導体記憶装置であって、
ｐ型半導体基板に形成されたｎ型ウェルと前記ｎ型ウェルに囲まれたｐ型ウェルとを備えて構成される電気的に書き換え可能な複数のメモリセルを直列に接続してなるメモリセルユニット、ドレイン側選択ゲート線がゲートに接続され、前記メモリセルユニットを前記ビット線に接続するドレイン側選択ゲートトランジスタ、および、ソース側選択ゲート線がゲートに接続され、前記メモリセルユニットをソース線に接続するソース側選択ゲートトランジスタ、を含む複数のブロックを有するメモリセルアレイと、
前記ドレイン側選択ゲート線および前記ソース側選択ゲート線に印加する電圧を制御することにより前記複数のブロックのいずれかを選択し、前記複数のメモリセルの各ゲートに接続されたワード線に印加する電圧を制御することにより前記複数のメモリセルのいずれかを選択するロウデコーダと、
前記ビット線に接続され、選択されたメモリセルのデータを検出するセンスアンプと、
前記ソース線および前記ｎ型ウェルおよび前記ｐ型ウェルを正の電圧にバイアスさせることにより、負のしきい値セルの読み出しおよびベリファイを行う際に、前記ビット線を前記ソース線と同じ電圧にプリチャージするプリチャージ回路と、
を具備する。
【００７３】
１２．  上記１１．において、前記プリチャージ回路は、前記センスアンプ内に設けられたビット線電圧制御のためのトランジスタである。
【００７４】
１３．  上記１１．において、前記ソース線および前記ｎ型ウェルおよび前記ｐ型ウェルは同じ電圧に設定される。
【００７５】
１４．  上記１１．において、前記ソース線および前記ｎ型ウェルおよび前記ｐ型ウェルおよび前記ドレイン側選択ゲート線および前記ソース側選択ゲート線は同じ電圧にバイアスされる。
【００７６】
１５．  すべてのビット線をプリチャージし、同時に読み出し動作する不揮発性半導体記憶装置であって、
ｐ型半導体基板に形成されたｎ型ウェルと前記ｎ型ウェルに囲まれたｐ型ウェルとを備えて構成される電気的に書き換え可能な複数のメモリセルを直列に接続してなるメモリセルユニット、ドレイン側選択ゲート線がゲートに接続され、前記メモリセルユニットを前記ビット線に接続するドレイン側選択ゲートトランジスタ、および、ソース側選択ゲート線がゲートに接続され、前記メモリセルユニットをソース線に接続するソース側選択ゲートトランジスタ、を含む複数のブロックを有するメモリセルアレイと、
前記ドレイン側選択ゲート線および前記ソース側選択ゲート線に印加する電圧を制御することにより前記複数のブロックのいずれかを選択し、前記複数のメモリセルの各ゲートに接続されたワード線に印加する電圧を制御することにより前記複数のメモリセルのいずれかを選択するロウデコーダと、
前記ビット線に接続され、選択されたメモリセルのデータを検出するセンスアンプと、
前記ソース線および前記ｎ型ウェルおよび前記ｐ型ウェルを正の電圧にバイアスさせることにより、負のしきい値セルの読み出しおよびベリファイを行う際に、前記ビット線を前記ソース線電圧と接地電位との間の電圧に設定する設定回路と、
を具備する。
【００７７】
１６．  上記１５．において、前記設定回路は、前記センスアンプ内に設けられたビット線電圧制御のためのトランジスタである。
【００７８】
１７．  上記１５．において、前記ソース線および前記ｎ型ウェルおよび前記ｐ型ウェルは同じ電圧に設定される。
【００７９】
１８．  上記１５．において、前記ソース線および前記ｎ型ウェルおよび前記ｐ型ウェルおよび前記ドレイン側選択ゲート線および前記ソース側選択ゲート線は同じ電圧に設定される。
【００８０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図。
【図２】図１のＮＡＮＤ型フラッシュメモリにおける、メモリセルアレイの構成例を示す回路図。
【図３】図１に示したＮＡＮＤ型フラッシュメモリにおける、メモリセルアレイの要部の断面図。
【図４】図１のＮＡＮＤ型フラッシュメモリにおける、電圧発生回路につながるスイッチ回路の構成例を示す回路図。
【図５】図１のＮＡＮＤ型フラッシュメモリにおける、センスアンプの要部の構成を示す回路図。
【図６】図１のＮＡＮＤ型フラッシュメモリにおける、センスアンプにつながるビット線レベル制御信号生成回路の構成例を示す回路図。
【図７】図１のＮＡＮＤ型フラッシュメモリにおいて、負のしきい値セルを読み出す際の電圧波形について説明するために示す図。
【符号の説明】
【００８２】
１…メモリセルアレイ、３…センスアンプ、１０…電圧発生回路、１１…スイッチ回路、Ｔｒ１…ビット線−センスアンプ間接続用トランジスタ、Ｔｒ２…ビット線レベル制御用トランジスタ、ＢＬＳ…ビット線−センスアンプ間接続制御信号、ＢＬＣ…ビット線レベル制御信号、ＢＬ（ＢＬｅ，ＢＬｏ）…ビット線、ＣＥＬＳＲＣ…ソース線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＰＷＥＬＬ…ｐ型ウェル、ＮＷＥＬＬ…ｎ型ウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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