(57)【特許請求の範囲】
【請求項１】
高電圧ＮＭＯＳ型トランジスタを製造する方法において、
該高電圧ＮＭＯＳ型トランジスタは、
基板、
該基板の表面近傍に形成されたディープｎウェル（ＤＮ）、
該ディープｎウェル内に配置された高濃度にｎドープされたソース（ＳＯ）およびドレイン（ＤＲ）、
該ソースと該ドレインとのあいだの前記ディープｎウェルの表面に配置されたフィールド酸化物領域（ＦＯ）またはシャロウトレンチ領域、
該フィールド酸化物領域または該シャロウトレンチ領域と前記ソースとのあいだに配置されたｐドープチャネル領域（ＣＨ）、
前記フィールド酸化物領域または前記シャロウトレンチ領域および前記チャネル領域を部分的にカバーするゲート（Ｇ）、ならびに、
前記フィールド酸化物領域またはシャロウトレンチの中央下方に配置されたピンチオフ領域（ＰＯ）を含むディープｎウェルを有しており、ただし前記ディープｎウェルは最小深さを有しており、
前記方法は、
前記ピンチオフ領域（ＰＯ）を上回る長さ（Ｄ）を有するインプランテーションレジストエリアを有するインプランテーションマスクを介して、ｎドーパントをインプランテーション（ＮＩ）することによって前記ディープｎウェル（ＤＮ）を製造するステップと、
ｎドーパントの専用のインプランテーションにより、前記ピンチオフ領域（ＰＯ）の基板の（ＳＵ）の表面の近くにシャロウｎウェル（ＳＮ）を形成して、当該シャロウｎウェルによって前記ディープｎウェル（ＤＮ）のｎドーピング濃度を高めるステップとを有する、ことを特徴とする高電圧ＮＭＯＳ型トランジスタを製造する方法。
【請求項２】
さらに前記ソース（ＳＯ）の下方において、前記フィールド酸化物領域（ＦＯ）の縁から離してディープｐウェル（ＤＰ）を配置するステップを有する、
請求項１に記載の方法。
【請求項３】
前記ディープｐウェル（ＤＰ）と前記フィールド酸化物領域（ＦＯ）のソース側の縁とのあいだにディープｐバッファウェル（ＢＷ）をインプランテーションし、
ただし当該ディープｐバッファウェル（ＢＷ）を前記ディープｎウェル（ＤＮ）に対して反対にドーピングし、前記基板（ＳＵ）の表面から離れている中央において最も高いｐドーピングノードを有するようにする、
請求項２に記載の方法。
【請求項４】
ゲート（Ｇ）は、ポリシリコンからなり、前記ソース（ＳＯ）から前記フィールド酸化物領域（ＦＯ）の中央部まで延在している、
請求項１から３までのいずれか１項に記載の方法。
【請求項５】
前記ゲート（Ｇ）の上方の第１メタライゼーション面にフィールドプレート（ＦＰ）を配置する、
請求項１から４までのいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
こんにちのマイクロエレクトリカルメカニカルシステムＭＥＭＳ、エレクトロルミネセンスランプまたはピエゾアンプなどのシリコンデバイスは１００Ｖ〜１５０Ｖの動作電圧を有している。これらのデバイスの切り換えには、ＶＤＤ近傍のハイサイド側で切り換え可能な高電圧ＮＭＯＳＦＥＴが用いられ、ドレイン‐基板間の寄生電流が回避される。
【０００２】
ただし、ドープされたトランジスタの領域の内部で大きく電位を降下させるために低濃度にドープされた厚いエピタキシャル層が必要となり、このことが高コスト化をまねく。
【０００３】
前述の欠点を克服し、シリコンの表面からのデバイス深さを低減するために、デバイスのセンシティブな部分の電場が低減されるように使用されるウェルを注意深く設計し、デバイスと既存の低電圧の論理回路との適合性を保持しなければならない。デバイスのセンシティブな部分はソース領域とドレイン領域とのあいだに配置されたフィールド酸化物のバーズビーク領域に存在する。バーズビーク領域は３次元的に見てボディウェルの下方、デバイスの角近傍に位置する。ハイサイド動作の鍵となるのはｐドープ基板からのチャネルの絶縁である。ふつう当該の絶縁はボディウェルをｎドープウェルの内部に配置することによって行われる。通常、ボディウェルと基板とのあいだの距離によってチャネルと基板との絶縁の度合が定まる。また、大きな距離を設ければ、ソースおよびボディが基板電位の上方または下方にバイアスされ、ｐボディ、ディープｎウェルおよびｐドープ基板から成る寄生ｐｎｐバイポーラトランジスタのβパラメータが低減される。
【０００４】
通常、ディープｎウェルはステップ式の高温駆動によってボディ内に形成される。これにより高いドープ濃度を有する典型的なウェル特性が得られる。よってシリコン表面の近傍に急峻なボディ‐ディープｎウェル接合領域が形成される。
【０００５】
本発明の課題は、ハイサイド側で切り換え可能でありかつ１５０Ｖ以上の動作電圧において広範囲に信頼性の高い動作特性の得られる高電圧ＮＭＯＳトランジスタを提供することである。
【０００６】
この課題は請求項１記載の特徴を有するトランジスタにより解決される。本発明の有利な実施形態は従属請求項に記載されている。
【０００７】
本発明は、基板、該基板の表面近傍に形成されたディープｎウェル、該ディープｎウェル内に配置され高濃度にｎドープされたソースおよびドレイン、該ソースと該ドレインとのあいだの前記ディープｎウェルの表面に配置されたフィールド酸化物領域またはシャロウトレンチ領域（シャロウトレンチアイソレーション）、該フィールド酸化物領域と前記ソースとのあいだに配置されたｐドープチャネル領域、ならびに、前記フィールド酸化物領および前記チャネル領域を部分的にカバーするゲートを有している、高電圧ＮＭＯＳ型トランジスタに関する。本発明によれば、前記ディープｎウェルは前記フィールド酸化物領域の中央下方、すなわち前記フィールド酸化物領域の前記ソースに面する縁と前記ドレインに面する縁とのあいだの中点の近傍にピンチオフ領域を有しており、前記ディープｎウェルは前記ピンチオフ領域に最小深さを有する。
【０００８】
ピンチオフ領域はトランジスタのドリフト領域を２つのドリフト部分領域へ分割している。第１のドリフト部分領域はドレインコンタクトの周囲に存在する。当該の領域ではソース‐ドレイン電圧（Ｓ／Ｄ電圧）の大部分が降下する。トランジスタのディープｎウェルのｎ型ドリフト領域はフィールド酸化物領域の中央近傍でピンチオフされている。これは、ドレインの高電位により空間電荷が形成され、空間電荷領域がフィールド酸化物に接触して、フィールド酸化物からｐｎ接合領域までの距離が最小となるからである。したがって、ドレインが高電位にあるという情報はチャネル領域には到達しない。ドレイン電位の付加的な増大はドリフト領域のドレイン部分において克服されなければならない。第２のドリフト部分領域およびチャネルは増大するドレイン電位とは関係なく相対的に小さな電圧降下しか起こさないと見なせるので、フィールド酸化物のバーズビーク近傍のチャネル領域の限界点での電界強度は最大値に固定される。当該の最大値はブレークダウン値よりも小さく、ドレイン電位からは独立している。当該のコンセプトは１００Ｖ〜２００Ｖの高いソース‐ドレイン電圧（Ｓ／Ｄ電圧）にとって有効である。
【０００９】
ディープｎウェルは２つの部分を有しており、第１の部分はソースの領域に、第２の部分はドレインの領域に配置されている。２つの部分はピンチオフ領域において重なっており、重なっている領域でのディープｎウェルの深さはソースおよびドレインでの２つの部分の中心の深さよりも小さい。
【００１０】
トランジスタのハイサイド動作中、ソース‐ドレイン間の電圧ＶＤＳがゼロ近傍にあるとき、ピンチオフ領域内のドリフト領域の導電性は低減される。この問題を克服するために、以下の手段が提案される。
【００１１】
平坦なシャロウｎウェルＳＮが基板の表面近傍のピンチオフ領域内に配置されており、これによりディープｎウェルＤＮのｎドープ濃度が高められる。結果として、トランジスタのオン抵抗が低減され、当該の領域の導電性は高められる。シャロウｎウェルの所望される領域にレジストマスクを用いたｎインプランテーションを行うことによって平坦なシャロウｎウェルＳＮを形成するあいだ、ウィンドウの寸法および位置はレイアウトパラメータとして用いられる。これによりトランジスタが最適化されて最良のパフォーマンスが得られる。
【００１２】
ソースの下方、フィールド酸化物の縁から離れたところにディープｐウェルＤＰが配置される。ディープｐウェルＤＰ内にシャロウｐウェルＳＰが配置され、これにより表面からシャロウｐウェルＳＰへ向かって増大するｐドープ濃度の勾配が形成される。ソースはシャロウｐウェル内へ延在している。
【００１３】
ディープｐウェルＤＰと隣接するフィールド酸化物領域の縁とのあいだにディープｐバッファウェル領域が形成される。ここでフィールド酸化物領域の縁はバーズビークを形成している。バッファウェルは最も高いｎドープ濃度を基板表面から離れた中央部に有している。ディープｐウェルＤＰのドーパントを拡散させることにより、バッファウェル近傍のドープ濃度は低減される。これにより限界点での電界強度が低減され、ブレークダウン電圧が増大される。
【００１４】
ゲートの下方、ドリフト領域内の基板表面近傍において、トランジスタのオン状態でのゲート電位により、電子が蓄積される。ピンチオフポイントにおけるドリフト領域の導電性を高めるために、ゲートはチャネル領域から少なくともピンチオフポイントまで（有利にはさらに１ｂｉｔ先のポイントまで）延在しなければならない。
【００１５】
フィールドプレートは第１のメタライゼーション層において基板表面およびゲートから絶縁層を介して絶縁されている。当該のフィールドプレートは第１のメタライゼーション層からパターニングされ、ビアを介してゲートポリに電気的に接続されている。また当該のフィールドプレートは第２のドリフト部分領域の上方でゲートポリに部分的に重なっている。これにより第２のドリフト部分領域の電場は低減される。第２のドリフト部分領域の上方の酸化物において電位が大きく降下するからである。
【００１６】
上述したトランジスタは少なくとも１５０Ｖから少なくとも２００Ｖまでのブレークダウン電圧を有している。このようにすれば当該のトランジスタを高い電圧値を有する切換装置に用いることができる。ハイサイド動作が行われると、基板電位はソース電位に比べて著しく低くなる。したがって、当該のトランジスタは種々の動作電圧を要する他の装置にも適用可能となる。
【００１７】
以下に本発明を実施例および添付図に則して詳細に説明する。
【００１８】
図１には従来技術による高電圧ＮＭＯＳトランジスタが示されている。図２にはピンチオフ領域を備えた絶縁型高電圧ＮＭＯＳトランジスタが示されている。図３には空間電荷領域を備えた絶縁型高電圧ＮＭＯＳトランジスタが示されている。図４には本発明の改善されたトランジスタが示されている。図５には種々の基板電位でのトランジスタの転移曲線（the transfer curves）が示されている。図６には種々のゲート電圧でのトランジスタの出力曲線が示されている。図７には図４の最適な実施例でシミュレーションされた純ドープ特性が示されている。
【００１９】
図１にはハイサイド動作に用いられる従来の高電圧ＮＭＯＳトランジスタの構造が示されている。典型的にはトランジスタ用のｐドープされたｐボディがｎドープされたディープｎウェルＤＮに配置されている。ディープｎウェルＤＮはｐドープ基板ＳＵへのステップ式の高温駆動により形成される。ｐボディはｐドープされたディープｐウェルＤＰを含み、このディープｐウェルにはシャロウｐウェルＳＰが配置されている。
【００２０】
重要なパラメータはディープｐウェルＤＰから基板ＳＵまでの距離Ａである。最も高い電位の降下をともなうブレークダウン領域Ｘは半導体ボディの表面近傍、ディープｐウェルＤＰとディープｎウェルＤＮとの境界に位置している。一般に、距離Ａは良好なチャネル分離、ハイサイドの高い切換電圧、ならびに低い寄生ｐｎｐバイポーラトランジスタのβパラメータを可能にする大きさでなければならない。また大きな距離Ａによって基板下方のソースおよびボディがオフ電流状態へバイアスされる。これは逆極性の動作にとって重要である。ボディ‐ｐ基板間の電圧の最大値はドレイン‐ｐ基板間の電圧の最大値に等しく、これらの最大値は最大距離Ａを必要とする。この場合にのみ、デバイスはソース‐ドレイン電圧（Ｓ／Ｄ電圧）の範囲全体を越えるハイサイドスイッチとして機能する。垂直の寄生ｐｎｐバイポーラトランジスタの低いβパラメータは、ボディ電圧がドレイン電圧に対して正となるとき、誘導負荷によって生じる基板電流を回避するために重要である。
【００２１】
これにより高いドープ濃度を有する図１の公知のトランジスタの典型的なウェル特性が得られる。よってシリコン表面近傍のポイントＸに急峻なｐボディ‐ディープｎウェル接合領域が形成される。ディープｐウェルＤＰは、チャネル長さＬを有するチャネルウェルとしてのシャロウｐウェルＳＰとディープｎウェルＤＮとのあいだのブレークダウンを回避するためのバッファ層のように機能する。ディープｎウェルＤＮのインプランテーションに対する用量、駆動温度および駆動時間を用いて、図１のデバイスは１００Ｖ以下のハイサイド側の阻止電圧へ制限される。
【００２２】
図２にはトランジスタ装置の構造が示されている。ここではディープｎウェルＤＮがフィールド酸化物ＦＯから基板ＳＵまでの距離Ｂが最小となる位置すなわちピンチオフポイントＰＯを有している。ディープｎウェルＤＮの最大深さはドレインＤＲの下方およびディープｐウェルＤＰの下方に位置しており、これによりディープｐウェルＤＰから基板ＳＵまでの距離Ａが充分な大きさで得られる。他の構造は前述したものと同様である。ドレインＤＲはｎドープされたシャロウｎウェルＳＮ内に位置している。ゲートＧはポリシリコンから成っており、ソースＳＯからフィールド酸化物領域ＦＯの中央まで延在してソース領域およびドレイン領域を分離している。フィールドプレートをドリフト領域から分離するというコンセプトはフィールドの酸化またはシャロウトレンチの酸化によって行われる。新たな構造として、フィールドプレートＦＰは第１のメタライゼーション層内でゲートＧの上方に配置される。ゲートＧは少なくとも最小距離Ｂを有するピンチオフポイントＰＯまで延在し、これにより別のデバイスパラメータすなわちドレインＤＲからゲートＧのドレイン側の縁までの距離Ｃが生じる。フィールドプレートＦＰはゲートのドレイン側の縁を越えて延在する。フィールドプレートのソース側の縁は金属とポリとのコンタクト接続が可能となるように配置される。
【００２３】
図３には高電圧での動作の様子が示されている。全ての端子がアース電位にあり、ドレイン電位が引き上げられる場合、空間電荷領域ＳＣ（図の網掛け領域）は基板とディープｐウェルＤＰとのあいだに形成される。所定のドレイン電圧Ｖｐｉｎｃｈにおいて、空間電荷領域ＳＣは最小距離Ｂのポイントでフィールド酸化物領域ＦＯに接触する。付加的なドレイン電位はドレインＤＲとピンチオフポイントＰＯとのあいだのドレイン部において降下する。ドレイン電位は空間電荷領域によってシールドされる。これによりポイントＸ２でフィールド限界値および高いブレークダウン電圧が得られる。この構造によりトランジスタの小さなオン抵抗（スイッチオン状態での抵抗）がドレイン電圧Ｖｐｉｎｃｈを下回るソース電圧によって導出される。ピンチオフポイントＰＯでの電位を越えるソース電圧においてはオン電流が低減される。バリアは最小距離Ｂの近傍の電位を定める基板電位によって生じる。
【００２４】
図５には種々の基板電位での典型的な転移曲線が示されている。オン抵抗はデバイスの電圧ＶＤＤ近傍の高電圧によって強く変動し、ＶＤＤが増大する場合にさらに高くなることがわかる。図２，図３のデバイスでＶＳ＝ＶＢ＝ＶＳｕｂ＝０Ｖのとき測定される阻止電圧は約１５５Ｖである。
【００２５】
図４には改善されたトランジスタ装置が示されている。ゲートポリはドリフト領域に電子を蓄積し、ピンチオフポイントＰＯを介してこれらを輸送する。これは特に大きなゲート‐ソース電圧ＶＧＳで動作するデバイスにとって有利である。デバイスを最適化するためにゲートポリはピンチオフポイントＰＯの近傍へ引き出される。レイアウトパラメータである距離Ｃは高いパフォーマンスを得るために最適化される。ゲートポリがピンチオフポイントの近傍に存在する場合、当該のトランジスタを２つの高電圧トランジスタから成る直列回路と見なすことができる。第１のトランジスタは、正規のチャネル、バーズビークおよびピンチオフポイントＰＯまでの第１のドリフト部分領域から成る。第２のトランジスタのドリフト領域はピンチオフポイントＰＯから開始する。第２のトランジスタのチャネルは寄生フィールドトランジスタとして同様に作用する第１のトランジスタのドリフト領域である。
【００２６】
ディープｎウェルＤＮはインプランテーションマスクを介したｎドーパントのインプランテーションＮＩによって形成される。インプランテーションマスクは長さＤのレジスト領域を有する。長さＤをできるだけ小さくして距離Ｂを最適値としなければならない。距離Ｂを大きくすることによりブレークダウン電圧が低減される。こうしてポイントＸ２でドリフト抵抗の最小値ひいてはオン抵抗の最小値が得られる。ただし長さＤが小さくなると電界強度はバーズビークの個所で増大する。プロセス条件を正確に制御するために、専用のＳＮインプランテーションがピンチオフポイントＰＯに適用される。これによりディープｎウェルＤＮの用量変化の影響が低減される。ＳＮインプランテーションのウィンドウＳＮＷは高いパフォーマンスを得るために最適化される。
【００２７】
バーズビーク近傍のブレークダウン電圧はできるだけ高くなければならない。ｐドープされたバッファウェルＢＷはチャネル領域とフィールド酸化物領域のソース側の縁とのあいだにインプランテーションされる。これによりこの位置での電界強度が低減され、ブレークダウン電圧が引き上げられる。バッファウェルＢＷはバーズビークの周囲のディープｎウェルＤＮに対して反対にドープされる。つまり、空間電荷領域は増大されるが、小さな電界強度を有する。バッファウェルは表面に接触するもののチャネル領域ＣＨでのドープ濃度より低いドープ濃度を有する。バッファウェルとともに距離Ｂは増大される。つまり距離ＢはバッファウェルＢＷに必要な大きさに選定される。
【００２８】
図６には本発明によって形成される典型的なトランジスタ装置のハイサイドでの切換動作が示されている。ソース‐ドレイン電圧ＶＤＳの関数がトランジスタ電流ＩＤＳの急激な上昇を呈している曲線として表されている。電圧ＶＤＳが増大するとき、オン電流ＩＤＳは１５０Ｖ〜２００Ｖの高電圧でブレークダウンが発生するまで一定である。切り換えはゲート電圧５Ｖ〜２０Ｖに対して行われ、これはゲートに接続されたＣＭＯＳ論理デバイスを小さな電圧によって切り換えるために有効である。
【００２９】
図７には図４の実施例のトランジスタ装置によってシミュレートされた純ドープ特性が示されている。
【００３０】
本発明は前述した実施例に限定されない。特許請求の範囲に規定された本発明の範囲から離れることなく、実施例の詳細な構造に対して種々の修正を加えることができる。
【図面の簡単な説明】
【００３１】
【図１】従来技術による高電圧ＮＭＯＳトランジスタを示す図である。
【図２】ピンチオフ領域を備えた絶縁型高電圧ＮＭＯＳトランジスタを示す図である。
【図３】空間電荷領域を備えた絶縁型高電圧ＮＭＯＳトランジスタを示す図である。
【図４】本発明の改善されたトランジスタを示す図である。
【図５】種々の基板電位でのトランジスタの転移曲線を示す図である。
【図６】種々のゲート電圧でのトランジスタの出力曲線を示す図である。
【図７】図４の最適な実施例でシミュレーションされた純ドープ特性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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