(57)【特許請求の範囲】
【請求項１】
多次元の空間を有するデータを前記データの座標情報に基づき格納する半導体記憶装置であって、
前記データを記憶する記憶セルが格子状に配置されたセルアレイと、
行方向に配置された前記記憶セルを活性化させる複数のワード線のいずれか一本を選択して駆動するワード線セレクタと、
列方向に配置された前記記憶セルに対して前記データの書き込み及び読み出しを行なう複数のライトアンプ及びセンスアンプと、
前記複数のライトアンプ及びセンスアンプのうちいずれか１つを選択して、選択したライトアンプ及びセンスアンプへの前記データの入出力を行なうアンプセレクタと、
前記データの前記座標情報に基づき前記ワード線セレクタに与える一つの行アドレスを生成し、前記データの前記座標情報を一次元化して、前記アンプセレクタに与える列アドレスを生成するアドレス変換回路と、を有し、
前記アドレス変換回路は、前記データの空間の大きさに対応した複数のイメージマップ回路を有し、前記データの空間の大きさを指定する画像サイズ選択信号に応じていずれか一つのイメージマップ回路を選択する半導体記憶装置。
【請求項２】
前記アドレス変換回路は、前記座標情報を示すアドレス値のうち複数の前記データにおいて共通の値となる部分のビット値を用いて前記行アドレスを生成する請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレス変換回路は、前記座標情報を示すアドレス値のうち複数の前記データのそれぞれで異なる値となる部分のビット値を組み合わせて前記列アドレスを生成する請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記アドレス変換回路は、前記データに対応付けられた論理的な入出力端子の番号の範囲を示す論理端子範囲アドレスと前記座標情報とを組み合わせて前記列アドレスを生成する請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記アドレス変換回路は、複数のビットによって前記データの値が設定される場合、前記複数のビットの各ビットにデータアドレスを割り当て、前記データアドレスと前記座標情報とを組み合わせて前記列アドレスを生成する請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記アドレス変換回路は、前記空間の大きさが２のべき乗によってあらわされない場合、前記空間の大きさを２のべき乗によってあらわされるデータ数によって前記空間の大きさが定義される小空間に分割し、前記小空間を示す番号に小空間アドレスを割り当て、前記小空間アドレスと前記座標情報とを組み合わせて前記列アドレスを生成する請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記イメージマップ回路は、前記データの空間の大きさ毎に予め設定されたルールに基づいてアドレス変換を行なう請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記半導体記憶装置は、複数の前記データを連続して入出力するバースト動作を行なう請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、１つのワード線に接続される複数の前記記憶セルに対して一度のアドレス入力でアクセスするフルページ動作を行なう請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は、前記記憶セルへの前記データの書き込みを行う前に、全ての前記記憶セルをリセット状態に制御するリセット制御回路を有する請求項１乃至９のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記半導体記憶装置は、前記アドレス変換回路とその他の機能ブロックが異なる半導体基板上に形成される請求項１乃至１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記半導体記憶装置は、前記アドレス変換回路の前段に送信側装置から送信されたアドレスデータを一時的に記憶し、前記送信側装置から送信される前記半導体記憶装置の動作を指定するコマンド信号に応じて前記アドレスデータから選択したアドレスデータを前記アドレス変換回路に送信するラッチ回路を有する請求項１１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明にかかる半導体記憶装置及びデータの格納方法は、特に格子状に記憶セルが配列されたセルアレイを有する半導体記憶装置及び半導体記憶装置に対するデータの格納方法に関する。
【背景技術】
【０００２】
近年、情報処理の高度化に伴いデータ処理速度の高速化が求められている。情報処理では、行列計算や画像処理等のように多次元の空間を有するデータを扱う場合がある。例えば、画像処理においては、表示装置の高精細化が進み、より高速により多くの画素を表示することが求められる。そこで、格子状に配列された記憶セルを有する記憶装置を用い、記憶装置上に多次元空間を再現し、データの空間上でのアドレスと記憶装置上でのアドレスを対応付けることで、データ処理の高速化を実現することが提案されている。このようなデータ処理の方法の例が特許文献１〜４に開示されている。
【０００３】
特許文献１に示される半導体記憶装置のブロック図を図４１に示す。この例では、二次元配列された記憶セルを有する情報記憶部に画像データを記憶する。そして、仮行列番号生成部１０２と列対応変換部１０３と行対応変換部１０４とを用い、記憶セルを指定する行番号及び列番号を入れ替える。これによって、特許文献１では、画像データに対する行列入れ替え処理の高速化を実現する。
【０００４】
特許文献２に示される半導体記憶装置のブロック図を図４２に示す。この例では、二次元画像をメモリセルアレイ２１０に一端書き込んだ後、選択回路Ｍ１、Ｍ２によってロウアドレスとカラムアドレスとの組み合わせを変更することで画像の回転変換処理又は線対称変換処理を行なう。これによって、特許文献２では、画像の回転変換処理又は線対称変換処理の高速化を実現する。
【０００５】
特許文献３に示される半導体記憶装置のブロック図を図４３に示す。この例では、半導体記憶装置は、複数のサブアレイ３０６−０〜３０６−７を有し、矩形データの異なる行のデータを異なるサブアレイに記憶する。そして、データの書き込み及び読み出しを並列化して行なうことで、処理の高速化を実現する。
【０００６】
特許文献４に示される半導体記憶装置のブロック図を図４４に示す。この例では、画像を構成する画素の論理アドレスをメモリ上のセルの位置を示す物理アドレスに変換するアドレス変換部４０２を有する。また、アドレス変換部４０２は、メモリ上に効率よく画素データが配列されるように物理アドレスを生成する。これによって、特許文献４では、メモリの効率的な利用を可能とする。
【特許文献１】特開平５−１２０１２１号公報
【特許文献２】特開平９−２５９０３５号公報
【特許文献３】特開平１０−１１２１７９公報
【特許文献４】特開平５−２５７４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１〜４に開示されている技術では、画像データが異なるワード線に接続されるセルに分割して記憶される。記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）を使用した場合、メモリはいずれのワード線を選択するかによって行方向のセルの選択が行なわれ、いずれのセンスアンプを選択するかによって列方向のセルの選択が行なわれる。そのため、これら従来技術では、画像データの書き込み又は読み出し動作において、複数のワード線を駆動する必要がある。このようなことから、特許文献１〜４に開示されている技術では、駆動するワード線の数に応じて消費電力が増大する問題がある。携帯機器等に搭載される半導体装置では、消費電力の低減が強く求められており、消費電力の増大は大きな問題となる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、多次元の空間を有するデータを前記データの座標情報に基づき格納する半導体記憶装置であって、前記データを記憶する記憶セルが格子状に配置されたセルアレイと、行方向に配置された前記記憶セルを活性化させる複数のワード線のいずれか一本を選択して駆動するワード線セレクタと、列方向に配置された前記記憶セルに対してデータの書き込み及び読み出しを行なう複数のライトアンプ及びセンスアンプと、前記複数のライトアンプ及びセンスアンプのうちいずれか１つを選択して、選択したライトアンプ及びセンスアンプへの前記データの入出力を行なうアンプセレクタと、前記データの前記座標情報に基づき前記ワード線セレクタに与える一つの行アドレスを生成し、前記データの前記座標情報を一次元化して、前記アンプセレクタに与える列アドレスを生成するアドレス変換回路と、を有する半導体記憶装置である。
【０００９】
本発明の別の態様は、データを格納する記憶セルが格子状に配列されたセルアレイを有し、多次元の空間を有するデータを前記データの座標情報に基づいて前記セルアレイに格納する半導体記憶装置におけるデータの格納方法であって、前記データの座標情報のうち一つの座標情報に基づき前記データが格納される行アドレスを決定し、一次元化した前記座標情報に基づいて前記データ格納される列アドレスを決定する半導体記憶装置におけるデータの格納方法である。
【００１０】
本発明の半導体記憶装置及びデータの格納方法によれば、多次元空間のデータを一次元化することで、一本のワード線で指定される複数のセルに空間上の全てのデータを格納することができる。これによって、一本のワード線を駆動することで一つの空間のデータに任意にアクセスすることが可能となる。つまり、一つの空間上のデータに対してアクセスをする場合に複数のワード線を駆動する必要がない。従って、本発明の半導体記憶装置及びデータの格納方法によれば、データアクセス時におけるワード線の駆動に必要な消費電力を削減することが可能である。
【発明の効果】
【００１１】
本発明の半導体記憶装置及びデータの格納方法によれば、データアクセス時の消費電力を削減することが可能である。
【発明を実施するための最良の形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下では、多次元の空間を有するデータとして、画像情報を扱う例について説明する。また、扱うデータは、空間内における位置を示す座標情報を有する。例えば、二次元空間を有する画像データの場合、各データはそれぞれＸアドレス及びＹアドレスを有する。図１に実施の形態にかかる半導体記憶装置１のブロック図を示す。図１に示すように、半導体記憶装置１は、クロック生成回路１０、コマンドデコーダ１１、論理回路１２、モードレジスタ１３、アドレス制御回路１４、アドレス変換回路１５、ワード線セレクタ１６、セルアレイ１７、ライトアンプ／センスアンプ１８、アンプセレクタ１９、ラッチ回路２０、入出力バッファ２１を有する。
【００１３】
クロック生成回路１０は、クロック信号ＣＬＫ、反転クロック信号ＣＬＫｂ及びクロックイネーブル信号ＣＫＥに基づき半導体記憶装置１の内部で使用されるクロック信号を生成する。コマンドデコーダ１１は、チップセレクト信号ＣＳ、ＲＡＳ（Row Address Strobe）信号、ＣＡＳ（Column Address Strobe）信号、ライトイネーブル信号ＷＥなどの信号によって指定されるコマンドをデコードする。
【００１４】
論理回路１２は、コマンドデコーダ１１でデコードされたコマンドとモードレジスタによって指定される動作モードに応じて、アドレス制御回路１４、ワード線セレクタ１６、アンプセレクタ１９及びラッチ回路２０への制御信号を生成する。モードレジスタ１３は、外部から入力されるＸアドレス及びＹアドレスに基づきバーストモードや通常動作モード等の動作モードを指定する。
【００１５】
アドレス制御回路１４は、アドレスバッファ、リフレッシュカウンタ及びバーストカウンタを有する。アドレスバッファは、外部から入力されるＸアドレス及びＹアドレスを一時的に保持する。リフレッシュカウンタは、ＤＲＡＭにおいて用いられるものであって、ＤＲＡＭのリフレッシュ周期の設定及びリフレッシュアドレスの生成を行なう。バーストカウンタは、メモリに対するバースト動作においてセルアレイ１７上の記憶セルを指定するアドレスを生成する。アドレス制御回路１４は、アドレスバッファ、リフレッシュカウンタ及びバーストカウンタで生成されたアドレスをワード線アドレスＷＬ及びビット線アドレスＢＬとして出力する。ワード線アドレスＷＬは、セルアレイ１７上に格子状に配置された記憶セルの行方向の位置を指定する。ビット線アドレスＢＬは、セルアレイ１７上に格子状に配置された記憶セルの列方向の位置を指定する。また、アドレス制御回路１４は、論理回路１２が出力する制御信号に基づきアドレスバッファ、リフレッシュカウンタ及びバーストカウンタが出力するアドレスのいずれか一つを選択して出力する。なお、ワード線アドレスＷＬ及びビット線アドレスＢＬは、複数のビットを用いて一つのアドレスを示す。
【００１６】
アドレス変換回路１５は、入力されるデータがＸアドレス及びＹアドレスによって指定される空間を有する場合、データの座標情報に基づきワード線セレクタ１６に与える一つのセルアレイ行アドレスＣＡＸの生成、及び、データの前記座標情報を一次元化してアンプセレクタ１９に与えるセルアレイ列アドレスＣＡＹの生成とを行なう。本実施の形態では、ワード線アドレス及びビット線アドレスに代えてセルアレイ行アドレスＣＡＸ及びセルアレイ列アドレスＣＡＹを用いてセルアレイ１７の記憶セルを活性化させる。例えば、アドレス制御回路１４がＸアドレスに基づきワード線アドレスＷＬを出力し、Ｙアドレスに基づきビット線アドレスＢＬを出力する場合、アドレス変換回路１５は、ワード線アドレスＷＬ及びビット線アドレスＢＬの任意のビットを用いて一つのセルアレイ行アドレスＣＡＸを生成し、セルアレイ行アドレスＣＡＸに用いられなかったワード線アドレスＷＬ及びビット線アドレスＢＬのビットを組み合わせてセルアレイ列アドレスＣＡＹを生成する。アドレス変換回路１５の詳細は後述する。
【００１７】
セルアレイ１７は、格子状に配列された複数の記憶セルを有する。本実施の形態では、セルアレイ１７は、一つの行方向に配置される記憶セルの個数が画像空間内の全ての画素を十分に記憶できる個数となるように形成される。ワード線セレクタ１６は、複数のワード線のうちいずれか一つをセルアレイ行アドレスＣＡＸに基づき選択する。ワード線は、格子状に配置された記憶セルのうち同じ行に配置される複数の記憶セルが接続される。従って、ワード線セレクタ１６がいずれか一つのワード線を選択することで、選択されたワード線に接続される記憶セルが活性化される。ライトアンプ／センスアンプ１８は、複数のライトアンプとセンスアンプの組を有する。複数のライトアンプとセンスアンプの組は、それぞれビット線対に接続される。ビット線対は、二本のビット線が対になったものであり、このビット線対が一つの列として扱われる。ビット線対には、格子状に配置された記憶セルのうち同じ列に配置される複数の記憶セルが接続される。アンプセレクタ１９は、セルアレイ列アドレスＣＡＹに基づき複数のライトアンプとセンスアンプの組のうちいずれか一つを選択する。なお、半導体記憶装置１では、セルアレイ１７、ワード線セレクタ１６、ライトアンプ／センスアンプ１８の組を複数有する。複数のこれらの組を、それぞれバンクと称す。図１においてはＢＡＮＫ０〜３が示される。以下では特に記載がない限りＢＡＮＫ０に対する動作についての説明とする。
【００１８】
ラッチ回路２０は、複数のラッチ回路を有する。ラッチ回路２０は、外部から入力されるデータをクロック生成回路１０が出力するクロック信号に同期して取り込み、アンプセレクタ１９が選択したライトアンプにそのデータを出力する。また。ラッチ回路２０は、アンプセレクタ１９が選択したセンスアンプから出力されるデータを、クロック生成回路１０が出力するクロック信号に同期して取り込み、入出力バッファにそのデータを出力する。入出力バッファ２１は、外部から入力されるデータＤＱをラッチ回路２０に出力し、ラッチ回路２０から出力されるデータＤＱを外部に出力する。なお、半導体記憶装置１は、複数のデータ入出力端子を用いてデータの入出力を並列して行なうものとする。
【００１９】
ここで、アドレス変換回路１５の詳細について説明する。本実施の形態におけるアドレス変換回路１５のブロック図を図２に示す。図２に示すように、アドレス変換回路１５は、イメージマップ回路１５ａ〜１５ｄ、イメージマップセレクタ１５ｅを有する。イメージマップ回路１５ａ〜１５ｄは、扱う画像の大きさ毎に予めアドレス変換方法が定義される。例えば、イメージマップ回路１５ａは、縦方向（Ｙ軸方向）に８０ピクセル、横方向（Ｘ軸方向）に８０ピクセルの大きさを有する画像を扱う。イメージマップ回路１５ａ〜１５ｄは、アドレス制御回路１４から出力されるワード線アドレスＷＬ及びビット線アドレスＢＬに基づき一つのセルアレイ行アドレスＣＡＸと複数のセルアレイ列アドレスＣＡＹを生成する。イメージマップ回路１５ａ〜１５ｄは、アドレス変換ルールを変換テーブルを用いて変換するものでも良く、演算によってアドレス変換を行なうものでも良く、扱う画像の大きさに応じてイメージマップ回路の入力側のバス配線と出力側のバス配線の接続の組み合わせを変更するものであっても良い。アドレス変換についての説明は後述する。
【００２０】
イメージマップセレクタ１５ｅは、外部から入力される画像サイズ選択信号に基づきイメージマップ回路１５ａ〜１５ｄのいずれか一つを有効にし、残りのイメージマップ回路を無効にする。つまり、アドレス変換回路１５は、画像サイズ選択信号によって選択されたイメージマップ回路に設定されているルールに基づいてアドレスの変換を行なう。
【００２１】
次に、アドレス変換について詳細に説明する。アドレス変換ルールの一例を図３、図４に示す。以下の例では、変換ルールを一般化するために、セルアレイ行アドレスＣＡＸ及びアドレス制御回路１４が出力するワード線アドレスＷＬがｈビットのビット幅で構成され、セルアレイ列アドレスＣＡＹ及びアドレス制御回路１４が出力するビット線アドレスＢＬがｖビットのビット幅で構成され、扱う画像のＸ軸方向アドレスＸがｍビットで構成され、扱う画像のＹ軸方向アドレスがｎビットで構成されるものとする。つまり、セルアレイ１７におけるワード線の本数は２ｈ本であり、ビット線対の本数は２ｖ本である。
【００２２】
図３に示す例は、アドレス制御回路１４が出力したワード線アドレスＷＬ及びビット線アドレスＢＬからセルアレイ行アドレスＣＡＸへの変換ルールの一例である。この例では、ｈビットのワード線アドレスＷＬに画像のＸアドレスが対応付けられている。例えば、ワード線アドレスＷＬの最下位ビットＷＬ１には、Ｘアドレスの最下位ビットＸ１が対応付けられる。そして、Ｘアドレスは、ワード線アドレスＷＬのうちｍビットを用いて定義される。ここで、ワード線アドレスのｍ＋１ビット目からｈビット目（最上位ビット）までのビットは、扱う画像空間における画素の座標アドレスとして共通の値を有する。
【００２３】
そして、アドレス変換回路１５は、アドレス制御回路１４が出力するアドレス情報に基づきセルアレイ行アドレスＣＡＸを生成する。この例では、アドレス変換回路１５は、ビット線アドレスＢＬのうち画像空間をあらわす値としては用いられないビット線アドレス（例えば、Ｙアドレスのｎ＋１ビット目からｖビット目（最上位ビット）までのビットの値）を用いてセルアレイ行アドレスＣＡＸを生成する。例えば、Ｙアドレスのｎ＋１ビット目から最上位ビットをセルアレイ行アドレスＣＡＸの最下位ビットから順に対応させる。また、対応するＹアドレスのビット値がないセルアレイ行アドレスＣＡＸのビット値は任意に設定可能である。
【００２４】
図４に示す例は、アドレス制御回路１４が出力したワード線アドレスＷＬ及びビット線アドレスＢＬからセルアレイ列アドレスＣＡＹへの変換ルールの一例である。この例では、ｖビットのビット線アドレスＢＬに画像のＹアドレスが対応付けられている。例えば、ビット線アドレスＢＬの最下位ビットＢＬ１には、Ｙアドレスの最下位ビットＹ１が対応付けられる。そして、Ｙアドレスは、ビット線アドレスＢＬのうちｎビットを用いて定義される。ここで、ビット線アドレスのｎ＋１ビット目からｖビット目（最上位ビット）までのビットは、扱う画像空間における画素の座標アドレスとして共通の値を有する。
【００２５】
そして、アドレス変換回路１５は、アドレス制御回路が出力するアドレス情報に基づいてセルアレイ列アドレスＣＡＹを生成する。この例では、アドレス変換回路１５は、ワード線アドレスＷＬ及びビット線アドレスＢＬのうち画像空間をあらわす値として用いられるワード線アドレス及びビット線アドレス（例えば、Ｘアドレスの最下位ビットからｍビット目までのビットの値及びＹアドレスの最下位ビットからｎビット目のビットの値）を用いてセルアレイ列アドレスＣＡＹを生成する。例えば、セルアレイ列アドレスＣＡＹの最下位ビットからｍビット目の値としてＸアドレスの最下位ビットからｍビット目の値を用い、セルアレイ行アドレスＣＡＸのｍ＋１ビット目から最上位ビットの値としてＹアドレスの最下位ビットからｎビット目の値を用いる。
【００２６】
つまり、アドレス変換回路１５は、扱う画像の空間座標として共通の値を有するＸアドレス及びＹアドレスのビットを用いて一つのセルアレイ行アドレスＣＡＸを生成する。また、アドレス変換回路１５は、扱う画像の空間座標として異なる値を有するＸアドレス及びＹアドレスのビットを用いてセルアレイ列アドレスＣＡＹを生成する。これによって、所定の領域を有する画像を、一つのセルアレイ行アドレスＣＡＸで指定される記憶セルに格納することが可能になる。なお、セルアレイ行アドレスＣＡＸは、ＸアドレスとＹアドレスのいずれか一方のみを用いて生成しても良く、ＸアドレスとＹアドレスとを組み合わせて生成しても良い。また、セルアレイ列アドレスＣＡＹのビットとＸアドレス及びＹアドレスのビットとをどのような対応関係とするかは状況に応じて任意に設定することができる。
【００２７】
次に、図５に上記変換ルールに基づいてＸ軸方向の画素数が８ピクセル、Ｙ軸方向の画素数が１６ピクセルとなる画像をセルアレイ１７に格納した場合のデータの格納アドレスを示す。Ｘ軸方向の画素数が８ピクセル、Ｙ軸方向の画素数が１６ピクセルとなる画像は、３ビットのＸアドレスと４ビットのＹアドレスを用いて画像空間上の全画素のアドレスをあらわすことができる。また、この例では、セルアレイ行アドレスＣＡＸとしてＹアドレスの上位３ビットを用い、セルアレイ列アドレスＣＡＹの下位３ビットにＸアドレスの下位３ビットを用い、セルアレイ列アドレスＣＡＹの上位４ビットにＹアドレスの下位４ビットを用いている。
【００２８】
図５に示すように、Ｙアドレスの上位３ビットによってあらわされる値が"０"である画像は、アドレス値が"０"で指定される一本のワード線に接続される記憶セルに格納される。これに対して、アドレス変換回路１５を用いない場合に同じサイズの画像をセルアレイ１７に格納した場合におけるデータの格納位置を図６に示す。この場合、図６に示すように、画像は、８本のワード線と、１６本のビット線対を用いて格納される。
【００２９】
続いて、本実施の形態にかかる半導体記憶装置におけるデータの読み出し動作について説明する。ここでは、例として同じ８ピクセル×８ピクセルの画像空間を有する５種類の画像を読み出す場合の動作をそれぞれ説明する。読み出す画像の例を図７、９、１１、１３、１５に示し、これらの画像を読み出す場合のタイミングチャートを図８、１０、１２、１４、１６に示す。なお、以下の説明（以降の実施例の説明含む）では、動作の一例として、セルアレイ行アドレスＣＡＸは、Ｙアドレスの一部を用いて制御し、セルアレイ列アドレスＣＡＹは、セルアレイ行アドレスＣＡＸにおいて使用されない残りのＸアドレス及びＹアドレスを用いるものとする。このように、セルアレイ行アドレスＣＡＸ及びセルアレイ列アドレスＣＡＹをそれぞれＸアドレス及びＹアドレスの組み合わせにて生成する場合、セルアレイ行アドレスＣＡＸ及びセルアレイ列アドレスＣＡＹに対応したＸアドレス及びＹアドレスを適時入力できる仕様とすればよく、その仕様に応じて適宜変更することが可能である。
【００３０】
一般的なＤＲＡＭメモリでは、ＲＡＳ信号により、メモリセルのワード線アドレスを指定する。続いて、ＲＡＳ信号からｔＲＣＤによって規定される時間が経過した後にＣＡＳ信号を入力してビット線アドレスを指定する。ＣＡＳ信号が入力された後、レイテンシによって規定される時間が経過すると読み出し対象のデータが出力される。また、指定したワード線とは異なるワード線で指定される記憶セルのデータを読み出す場合、指定したワード線アドレスからの読み出しデータが全て出力された後にプリチャージを行なう。そして、ｔＲＰによって規定される時間の経過後にＲＡＳ信号及びＣＡＳ信号によって、新たにワード線アドレスとビット線アドレスを指定する。なお、ｔＲＣＤ、レイテンシ、ｔＲＰは、半導体記憶装置によって規定される時間である。また、半導体記憶装置はクロック信号ＣＬＫに基づき動作するが、クロック信号ＣＬＫの一周期の時間を以下ではｔＣＫと称す。
【００３１】
まず、図７に示す画像は１４個の画素を用いてＡの文字が書かれている画像である。そして、Ａの文字を表現する１４個のデータを読み出す場合のタイミングチャートを図８に示す。図８に示すように、半導体記憶装置１は、１番目のクロックＣＬ１でＲＡＳ信号が入力され、動作開始コマンドＡＣＴを受信する。このときセルアレイ行アドレスＣＡＸとして使用されるＹアドレスも同時に入力される。続いて、半導体記憶装置１は、３番目のクロックＣＬ３でＣＡＳ信号を受信し、読み出しコマンドＲＥＤを受信する。このときセルアレイ列アドレスＣＡＹの一部として使用されるＸアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータＱ０が出力される。データＱ０は、１番目のクロックＣＬ１に同期して入力されるＹアドレス及び３番目のクロックＣＬ３に同期して入力されるＸアドレスによって指定されるＹ＝１、Ｘ＝３の座標に位置するデータである。
【００３２】
半導体記憶装置１では、３番目のクロックＣＬ３以降のクロックに同期して連続してＸアドレス及びＹアドレスが入力され、その入力アドレスを用いて生成されるセルアレイ列アドレスＣＡＹによって選択される１４個のデータをそれぞれ読み出す。この例では、半導体記憶装置１に対するＲＡＳ信号の入力から全データの読み出しが完了するまでに１９個のクロックを要する。半導体記憶装置１では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでＲＡＳ信号及びＣＡＳ信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
【００３３】
図９に示す画像は画像空間においてＹアドレスが"２"で指定される列に座標を有する８個の画素によって描かれる直線の画像である。そして、この直線の画像を示す８個のデータを読み出す場合のタイミングチャートを図１０に示す。図１０に示すように、半導体記憶装置１は、１番目のクロックＣＬ１でＲＡＳ信号が入力され、動作開始コマンドＡＣＴを受信する。このときセルアレイ行アドレスＣＡＸとして使用されるＹアドレスも同時に入力される。続いて、半導体記憶装置１は、３番目のクロックＣＬ３でＣＡＳ信号を受信し、読み出しコマンドＲＥＤを受信する。このときセルアレイ列アドレスＣＡＹの一部として使用されるＸアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータＱ０が出力される。データＱ０は、１番目のクロックＣＬ１に同期して入力されるＹアドレス及び３番目のクロックＣＬ３に同期して入力されるＸアドレスによって指定されるＹ＝２、Ｘ＝０の座標に位置するデータである。
【００３４】
半導体記憶装置１では、３番目のクロックＣＬ３以降のクロックに同期して連続してＸアドレス及びＹアドレスが入力され８個のデータをそれぞれ読み出す。この例では、半導体記憶装置１に対するＲＡＳ信号の入力から全データの読み出しが完了するまでに１３個のクロックを要する。半導体記憶装置１では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでＲＡＳ信号及びＣＡＳ信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
【００３５】
図１１に示す画像は画像空間において斜めに描画される８個の画素を有する。そして、この斜めに描画される直線の画像を示す８個のデータを読み出す場合のタイミングチャートを図１２に示す。図１２に示すように、半導体記憶装置１は、１番目のクロックＣＬ１でＲＡＳ信号が入力され、動作開始コマンドＡＣＴを受信する。このときセルアレイ行アドレスＣＡＸとして使用されるＹアドレスも同時に入力される。続いて、半導体記憶装置１は、３番目のクロックＣＬ３でＣＡＳ信号を受信し、読み出しコマンドＲＥＤを受信する。このときセルアレイ列アドレスＣＡＹの一部として使用されるＸアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータＱ０が出力される。データＱ０は、１番目のクロックＣＬ１に同期して入力されるＹアドレス及び３番目のクロックＣＬ３に同期して入力されるＸアドレスによって指定されるＹ＝０、Ｘ＝０の座標に位置するデータである。
【００３６】
半導体記憶装置１では、３番目のクロックＣＬ３以降のクロックに同期して連続してＸアドレス及びＹアドレスが入力され８個のデータをそれぞれ読み出す。この例では、半導体記憶装置１に対するＲＡＳ信号の入力から全データの読み出しが完了するまでに１３個のクロックを要する。半導体記憶装置１では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでＲＡＳ信号及びＣＡＳ信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
【００３７】
図１３に示す画像はそれぞれＹ軸方向に８個の画素を有する直線が描画される。また、直線は、それぞれＸ＝０、３、５、７で指定されるＸアドレスを有する。そして、この複数の直線を示す３２個のデータを読み出す場合のタイミングチャートを図１４に示す。この例では、半導体記憶装置１は、バースト動作を行なうものとする。バースト動作は、ＲＡＳ信号の入力時に入力されたＹアドレスを先頭アドレスとして、内部のバーストカウンタによってその後に続くＹアドレスを生成するものである。また、この例における半導体記憶装置１は、反転したクロック信号により、単相のクロック信号に基づき動作する場合に比べ２倍のデータ出力速度を実現する。このようなデータ出力方法をダブルデータレートと称する。
【００３８】
図１４に示すように、半導体記憶装置１は、１番目のクロックＣＬ１でＲＡＳ信号が入力され、動作開始コマンドＡＣＴを受信する。このときセルアレイ行アドレスＣＡＸとして使用されるＹアドレスも同時に入力される。続いて、半導体記憶装置１は、３番目のクロックＣＬ３でＣＡＳ信号を受信し、読み出しコマンドＲＥＤを受信する。このときセルアレイ列アドレスＣＡＹの一部として使用されるＸアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータＱ０が出力される。データＱ０は、１番目のクロックＣＬ１に同期して入力されるＹアドレス及び３番目のクロックＣＬ３に同期して入力されるＸアドレスによって指定されるＹ＝０、Ｘ＝０の座標に位置するデータである。
【００３９】
半導体記憶装置１では、バースト動作によって個別のＸアドレス及びＹアドレスを入力することなく連続して８個のデータを読み出す。また、複数回のバースト動作を連続して行なう場合、適宜読み出しの先頭アドレスをＣＡＳ信号によって入力する。この例では、半導体記憶装置１に対するＲＡＳ信号の入力から全データの読み出しが完了するまでに２１個のクロックを要する。半導体記憶装置１では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでＲＡＳ信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
【００４０】
図１５に示す画像はそれぞれＹ軸方向に８画素、Ｘ軸方向に６画素の領域を有する画像である。そして、この領域の４８個のデータを読み出す場合のタイミングチャートを図１６に示す。この場合においても、図１３に示す例と同様にバースト動作によって画素の読み出しを行なうことが可能である。また、この例においても、データの出力はダブルデータレートで行なわれる。
【００４１】
図１６に示すように、半導体記憶装置１は、１番目のクロックＣＬ１でＲＡＳ信号が入力され、動作開始コマンドＡＣＴを受信する。このときセルアレイ行アドレスＣＡＸとして使用されるＹアドレスも同時に入力される。続いて、半導体記憶装置１は、３番目のクロックＣＬ３でＣＡＳ信号を受信し、読み出しコマンドＲＥＤを受信する。このときセルアレイ列アドレスＣＡＹの一部として使用されるＸアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータＱ０が出力される。データＱ０は、１番目のクロックＣＬ１に同期して入力されるＹアドレス及び３番目のクロックＣＬ３に同期して入力されるＸアドレスによって指定されるＹ＝０、Ｘ＝０の座標に位置するデータである。
【００４２】
半導体記憶装置１では、バースト動作によって個別のＸアドレス及びＹアドレスを入力することなく連続して８個のデータを読み出す。また、複数回のバースト動作を連続して行なう場合、適宜読み出しの先頭アドレスをＣＡＳ信号によって入力する。この例では、半導体記憶装置１に対するＲＡＳ信号の入力から全データの読み出しが完了するまでに２９個のクロックを要する。半導体記憶装置１では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでＲＡＳ信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
【００４３】
上記説明より、本実施の形態にかかる半導体記憶装置１は、アドレス変換回路１５によって、二次元空間を有する画像データのアドレスを一次元化したセルアレイ列アドレスを生成する。また、アドレス変換回路１５は、一つの画像空間に対して一つのセルアレイ行アドレスを生成する。これによって、一本のワード線に接続される記憶セルに一つの画像空間のデータを格納することができる。つまり、半導体記憶装置１は、一本のワード線を活性化するのみで、セルアレイ１７に格納された二次元空間を有する画像データへのアクセスが可能である。これによって、半導体記憶装置１は、活性化するワード線の数を低減することができるため、データアクセス時に必要な消費電力を低減することが可能となる。
【００４４】
また、画像空間におけるＸアドレス及びＹアドレスがそれぞれワード線アドレス及びビット線アドレスに対応し、異なるＸアドレスのデータにアクセスする場合、異なるＸアドレスへのアクセス毎にプリチャージ動作が必要になる。一般的なＤＲＡＭでは、二次元空間を有するデータは、複数のワード線を用いて格納されるため、異なるＸアドレスを有するデータにアクセスする場合、複数回のプリチャージ動作が必要となる。これに対して、本実施の形態にかかる半導体記憶装置１は、異なるＸアドレスのデータであっても、一度のプリチャージ動作を行なうのみで任意にアクセスすることが可能である。このようなことから、半導体記憶装置１では、プリチャージ動作にかかる消費電力も低減することが可能である。
【００４５】
さらに、一般的なＤＲＡＭでは異なるＸアドレスを有するデータにアクセスする場合、ＲＡＳ信号の入力、ＣＡＳ信号の入力、プリチャージ動作を複数回実行する必要がある。これに対して、本実施の形態にかかる半導体記憶装置１は、ＲＡＳ信号の入力、ＣＡＳ信号の入力、プリチャージ動作を１度行なうのみで、異なるＸアドレスのデータに任意にアクセスすることが可能である。つまり、半導体記憶装置１は、アクセスするデータの個数に依存しないＲＡＳ信号の入力、ＣＡＳ信号の入力、プリチャージ動作のために必要な時間を一般的なＤＲＡＭより少なくすることができる。一般的なＤＲＡＭと本実施の形態１にかかる半導体記憶装置１との動作時間の比較例を図１７に示す。
【００４６】
図１７では、ｔＲＣＤによって規定される時間をａ、レイテンシによって規定される時間をｂ、クロック信号の一周期ｔＣＫをｃ、ｔＲＰによって規定される時間をｄとする。そして、例えば（２×２）の画像サイズのデータにアクセスする場合、一般的なＤＲＡＭでは、処理時間は２（ａ＋ｂ＋２ｃ＋ｄ）となる。これに対して、半導体記憶装置１では、処理時間はａ＋ｂ＋４ｃ＋ｄとなる。ここで、データの読み出し個数に依存するｃに関する項は、一般的なＤＲＡＭと半導体記憶装置１とで同じになるため、ｃに関する項にかかる間を除いた時間を比べる。一般的なＤＲＡＭと半導体記憶装置１の処理時間の比率は、一般的なＤＲＡＭの処理時間を１００％とした場合、半導体記憶装置１は５０％の処理時間で動作を完了させることが可能である。この処理時間の比率は読み出す画像のＸ方向の画素数が増加すると更に差が大きくなる。つまり、本実施の形態にかかる半導体記憶装置１は、一般的なＤＲＡＭよりも高速なデータ処理が可能である。また、扱う画像サイズが大きくなるほどに、半導体記憶装置１の高速化の効果は大きくなる。
【００４７】
本実施の形態にかかる半導体記憶装置１は、アドレス変換回路１５が扱う画像の画像サイズに対応した複数のイメージマップ回路１５ａ〜１５ｄを有する。このイメージマップ回路１５ａ〜１５ｄは、特に演算処理を行なうことなく予め設定された変換ルールに沿ってアドレス変換を行なうことが可能である。つまり、半導体記憶装置１は、アドレス変換を実行しても演算処理に起因する消費電力の増加がない。これによって、半導体記憶装置１は、アドレス変換を行なうことによる消費電力の増加を抑制することが可能である。
【００４８】
また、本実施の形態にかかる半導体記憶装置１では、アドレス変換回路が予め決定された変換ルールに基づきアドレスを変換するため、変換前のアドレスと変換後のアドレスとの対応がデータのアドレスにかかわらず決まる。つまり、半導体記憶装置１に格納されたデータは外部装置が指定した座標情報を保持した状態となる。これによって、外部装置は、データの座標情報を特に変換することなく、半導体記憶装置１に格納されたデータにアクセスすることが可能となる。
【００４９】
実施の形態２
実施の形態１では、二次元空間を有する画像データを扱う例について説明したが、実施の形態２では、三次元空間を有する画像データを扱う例について説明する。ここでは、三次元空間を示す座標情報として、Ｘ軸（Ｘアドレス）、Ｙ軸（Ｙアドレス）、Ｚ軸（Ｚアドレス）を用いる。実施の形態２では、アドレス変換回路１５がＸアドレス、Ｙアドレス、Ｚアドレスを組み合わせたセルアレイ列アドレスＣＡＹを生成する。なお、Ｚアドレスは、半導体記憶装置１の内部において、例えばセルアレイのバンクを指定するバンクアドレスＢＡとして扱われる。具体的には、Ｚアドレスが半導体記憶装置１に入力されるとＺアドレスに対応したバンクアドレスＢＡをアドレス制御回路１４が出力する。
【００５０】
実施の形態２におけるアドレス変換のルールの一例を図１８、１９に示す。図１８に示す例は、アドレス制御回路１４が出力したワード線アドレスＷＬからセルアレイ行アドレスＣＡＸへの変換ルールの一例である。この例では、ｈビットのワード線アドレスＷＬに画像のＸアドレスが対応付けられている。例えば、ワード線アドレスＷＬの最下位ビットＷＬ１には、Ｘアドレスの最下位ビットＸ１が対応付けられる。そして、Ｘアドレスは、ワード線アドレスＷＬのうちｍビットを用いて定義される。ここで、ワード線アドレスのｍ＋１ビット目からｈビット目（最上位ビット）までのビットは、扱う画像空間の画素の座標アドレスとして共通の値を有する。
【００５１】
そして、アドレス変換回路１５は、アドレス制御回路１４が出力するアドレス情報に基づいてセルアレイ行アドレスＣＡＸを生成する。この例では、アドレス変換回路１５は、ワード線アドレスＷＬのうち画像空間をあらわす値としては用いられないワード線アドレス（例えば、Ｘアドレスのｍ＋１ビット目からｈビット目（最上位ビット）までのビットの値）を用いてセルアレイ行アドレスＣＡＸを生成する。例えば、Ｘアドレスのｍ＋１ビット目から最上位ビットをセルアレイ行アドレスＣＡＸの最下位ビットから順に対応させる。また、対応するＸアドレスのビット値がないセルアレイ行アドレスＣＡＸのビット値は任意に設定可能である。
【００５２】
図１９に示す例は、アドレス制御回路１４が出力したワード線アドレスＷＬ、ビット線アドレスＢＬ及びバンクアドレスＢＡからセルアレイ列アドレスＣＡＹへの変換ルールの一例である。この例では、ｖビットのビット線アドレスＢＬに画像のＹアドレスが対応付けられている。例えば、ビット線アドレスＢＬの最下位ビットＢＬ１には、Ｙアドレスの最下位ビットＹ１が対応付けられる。そして、Ｙアドレスは、ビット線アドレスＢＬのうちｎビットを用いて定義される。ここで、ビット線アドレスのｎ＋１ビット目からｖビット目（最上位ビット）までのビットは、扱う画像空間における画像の座標アドレスとして共通の値を有する。
【００５３】
そして、アドレス変換回路１５は、アドレス制御回路１４が出力するアドレス情報に基づきセルアレイ列アドレスＣＡＹを生成する。この例では、アドレス変換回路１５は、ワード線アドレスＷＬ、ビット線アドレスＢＬ及びバンクアドレスＢＡのうち画像空間をあらわす値として用いられるワード線アドレス、ビット線アドレス及びバンクアドレスＢＡ（例えば、Ｘアドレスの最下位ビットからｍビット目までのビットの値、Ｙアドレスの最下位ビットからｎビット目のビットの値、バンクアドレスＢＡの最下位ビットからｏビット目のビット値）を用いてセルアレイ列アドレスＣＡＹを生成する。例えば、セルアレイ列アドレスＣＡＹの最下位ビットからｏビット目の値としてＺアドレスの最下位ビットからｏビット目の値を用い、セルアレイ列アドレスＣＡＹのｏ＋１ビット目からｏ＋ｎビット目の値としてＹアドレスの最下位ビットからｎビット目の値を用い、セルアレイ列アドレスＣＡＹのｏ＋ｎ＋１ビット目から最上位ビットの値としてＸアドレスの最下位ビットからｍビット目の値を用いる。
【００５４】
つまり、アドレス変換回路１５は、扱う画像の空間座標として共通の値を有するＸアドレス、Ｙアドレス及びＺアドレスのビットを用いて一つのセルアレイ行アドレスＣＡＸを生成する。また、アドレス変換回路１５は、扱う画像の空間座標として異なる値を有するＸアドレス、Ｙアドレス及びＺアドレスのビットを用いてセルアレイ列アドレスＣＡＹを生成する。これによって、三次元空間を有する画像を、一つのセルアレイ行アドレスＣＡＸで指定される記憶セルに格納することが可能になる。なお、セルアレイ行アドレスＣＡＸは、Ｘアドレス、Ｙアドレス及びＺアドレスのいずれか一つのみを用いて生成しても良く、Ｘアドレス、Ｙアドレス及びＺアドレスとを組み合わせて生成しても良い。また、セルアレイ列アドレスＣＡＹのビットとＸアドレス、Ｙアドレス及びＺアドレスのビットとをどのような対応関係とするかは状況に応じて任意に設定することができる。
【００５５】
続いて、本実施の形態にかかる半導体記憶装置におけるデータの読み出し動作について説明する。まず、本実施の形態におけるセルアレイ上のデータ格納位置を図２０に示す。図２０に示すように、本実施の形態では１つの三次元画像データ（例えば、４ピクセル×４ピクセル×４ピクセルの画像空間を有する画像データ）が１つのワード線に接続される記憶セルに格納される。以下の説明では、この画像データを読み出す場合の動作を例に説明する。読み出す画像の例を図２１に示し、画像を読み出す場合のタイミングチャートを図２２に示す。
【００５６】
読み出すデータは、図２１においてＱ０〜Ｑ４で示される５個の画素である。そして、図２２に示すように、半導体記憶装置１は、１番目のクロックＣＬ１でＲＡＳ信号が入力され、動作開始コマンドＡＣＴを受信する。このときセルアレイ行アドレスＣＡＸとして使用されるＸアドレスも同時に入力される。続いて、半導体記憶装置１は、３番目のクロックＣＬ３でＣＡＳ信号を受信し、読み出しコマンドＲＥＤを受信する。このときセルアレイ列アドレスＣＡＹの一部として使用されるＹアドレス及びＺアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータＱ０が出力される。データＱ０は、１番目のクロックＣＬ１に同期して入力されるＸアドレス及び３番目のクロックＣＬ３に同期して入力されるＹアドレス及びＺアドレスによって指定されるＸ＝０、Ｙ＝０、Ｚ＝０の座標に位置するデータである。
【００５７】
半導体記憶装置１では、３番目のクロックＣＬ３以降のクロックに同期して連続してＸアドレス及びＹアドレスが入力され５個のデータをそれぞれ読み出す。この例では、半導体記憶装置１に対するＲＡＳ信号の入力から全データの読み出しが完了するまでに１０個のクロックを要する。半導体記憶装置１では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでＲＡＳ信号及びＣＡＳ信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
【００５８】
上記説明より、半導体記憶装置１は、アドレス変換回路１５で行なうアドレス変換のルールを三次元に対応させることによって、二次元データのみならず三次元データを扱うことが可能である。
【００５９】
実施の形態３
実施の形態１、２では、アクセス対象となるバンクは一つであったが、半導体記憶装置１が複数のバンクを有する場合、バンクインタリーブ制御によって、複数のバンクに並列にアクセスすることが可能である。バンクインタリーブ制御は、複数のバンクを有する半導体記憶装置において行なわれる制御である。バンクインタリーブ制御では、各バンクのワード線を個別に活性化させることが可能である。そして、各バンクにおいて活性化したワード線に接続される記憶セルから並列してデータを読み出すことができる。このバンクインタリーブ制御を用いることで、例えば、一つの画素の値が４ビットで示される場合、各ビットの値を複数のバンクに分割して格納することが可能である。
【００６０】
実施の形態４
実施の形態４は、Ｚアドレスを空間座標を示すものではなく、データに対応付けられた論理的な入出力端子の番号（以下、論理Ｉ／Ｏ端子番号と称す）の範囲を示す論理端子範囲アドレスとして使用するものである。半導体記憶装置では、一般的にＩ／Ｏ端子の数が予め決定されており、製造後に変更することができない。このような場合において、実際のＩ／Ｏ端子の数よりも多くのビット幅を有するデータを扱う場合、異なる半導体記憶装置を使用するか、半導体記憶装置の再設計が必要になる。以下では、半導体記憶装置に設けられたＩ／Ｏ端子を物理Ｉ／Ｏ端子と称す。
【００６１】
そこで、実施の形態４では、Ｚアドレスを論理Ｉ／Ｏ端子の範囲と対応付ける。例えば、１６個の物理Ｉ／Ｏ端子を有する半導体記憶装置において、６４ビットのビット幅を有するデータを扱う場合、Ｚアドレス＝０に０番目から１５番目の論理Ｉ／Ｏ端子を割り当て、Ｚアドレス＝１に１６番目から３１番目の論理Ｉ／Ｏ端子を割り当て、Ｚアドレス＝２に３２番目から４７番目の論理Ｉ／Ｏ端子を割り当て、Ｚアドレス＝３に４８番目から６３番目の論理Ｉ／Ｏ端子を割り当てる。また、６４ビットのビット幅のデータを１６ビットのビット幅のデータに分割する。そして、入出力されるデータの順序に応じてＺアドレスをデータのアドレスとして付加する。
【００６２】
Ｚアドレスをこのようにして使用した場合における半導体記憶装置１のデータ出力動作のタイミングチャートを図２３に示す。なお、この例では、Ｚアドレスはバースト動作に基づき内部で生成されているものとする。図２３に示すように、ＲＡＳ信号及びＣＡＳ信号が入力されるとデータＱ０が出力される。データＱ０は、０番目から１５番目の論理Ｉ／Ｏ端子を介して出力されるデータに相当する。続いてデータＱ１〜Ｑ３が出力される。データＱ１は、１６番目から３１番目の論理Ｉ／Ｏ端子を介して出力されるデータに相当し、データＱ２は、３２番目から４７番目の論理Ｉ／Ｏ端子を介して出力されるデータに相当し、データＱ３は、４８番目から６３番目の論理Ｉ／Ｏ端子を介して出力されるデータに相当する。
【００６３】
上記説明より、本実施の形態にかかる半導体記憶装置１によれば、アドレス変換回路がセルアレイ列アドレスをＸアドレス、Ｙアドレス及びＺアドレスを組み合わせて生成する。そのため、Ｚアドレスをデータに対応付けられる論理Ｉ／Ｏ端子の範囲に対応する付加情報として用いた場合であっても、データを一本のワード線に接続される記憶セルに格納することが可能である。つまり、半導体記憶装置１は、Ｚアドレスを付加情報として使用することで、物理Ｉ／Ｏ端子の数によらず様々なビット幅のデータを扱うことができる。また、Ｚアドレスは半導体記憶装置１の内部で生成されるため、このような場合においても、外部装置は、データをＸアドレス及びＹアドレスのみで管理することができる。
【００６４】
実施の形態５
実施の形態５では、一つの画素の値が複数のビットを用いてあらわされる場合に、Ｚアドレスを画素の値をあらわすビットの位置に対応付けられたデータアドレスとして用いる。例えば、出力データが４ビットで表現される場合、Ｚアドレス＝０に出力データの最下位ビットを割り当て、Ｚアドレス＝１に出力データの第２下位ビットを割り当て、Ｚアドレス＝２に出力データの第３下位ビットを割り当て、Ｚアドレス＝３に出力データの最上位ビットを割り当てる。
【００６５】
なお、実施の形態５では、Ｚアドレスは、バースト動作に基づき半導体記憶装置１の内部で生成されるアドレスである。また、アドレス変換回路１５は、Ｘアドレス、Ｙアドレス及びＺアドレスを組み合わせてセルアレイ列アドレスＣＡＹを生成する。
【００６６】
実施の形態５における半導体記憶装置１の動作を示すタイミングチャートを図２４に示す。図２４に示すように、実施の形態５では、ＸアドレスとＹアドレスによって読み出すデータのアドレスが指定されると、これに続いてデータＱ０〜Ｑ３の４つのデータが出力される。このとき、データＱ０〜Ｑ３はバースト動作によって連続して出力される。また、データＱ０〜Ｑ３は、４ビットのデータの各ビットに対応する。
【００６７】
上記説明より、実施の形態５にかかる半導体記憶装置１は、複数のビットによって表現されるデータの各ビットとＺアドレスを対応付けることで、複数のビットによって構成されるデータを一本のワード線に接続される記憶セルに格納する。このとき、Ｚアドレスは、半導体記憶装置１の内部で生成されるため、外部装置は、データをＸアドレス及びＹアドレスのみで管理することが可能である。
【００６８】
なお、上記実施の形態では、半導体記憶装置１は、データを順次出力するシリアル動作によって出力する。しかし、半導体記憶装置１は、複数のＩ／Ｏ端子を用いてデータを並列して出力するパラレル動作によってデータを出力することも可能である。パラレル動作を行なう半導体記憶装置１の動作を示すタイミングチャートを図２５に示す。図２５に示すように、パラレル動作では、ＣＡＳ信号が入力された後、１つのクロックに同期して４つのデータが同時に出力される。
【００６９】
実施の形態６
実施の形態６では、一つの画像空間を複数の小空間に分割した場合において、小空間をあらわす小空間アドレスとしてＺアドレスを用いる。半導体記憶装置１では、セルアレイ行アドレスＣＡＸ及びセルアレイ列アドレスＣＡＹを複数のビットで構成する。そのため、ワード線及びビット線対の数は２のべき乗となる。これに対して、一つの画像空間におけるＸ軸方向の画素数及びＹ軸方向の画素数は必ずしも２のべき乗によってあらわされない。そのため、セルアレイ１７の記憶セルの利用効率が悪化する場合がある。
【００７０】
そこで、実施の形態６では、一つの画像空間を２のべき乗によって画素数が定義される小空間（例えば小画像）の集合として扱う。例えば、Ｘ軸方向に１０２４ピクセル、Ｙ軸方向に７６８ピクセルの画像の場合、これをＸ軸方向に１０２４ピクセル、Ｙ軸方向に２５６ピクセルの画素を有する小画像に分割し、一つの画像を３つの小画像の集合として扱う。そして、小画像のそれぞれにＺアドレスを割り当てる。このような分割を行った場合の画像イメージを図２６に示す。
【００７１】
また、この場合における半導体記憶装置１の動作を示すタイミングチャートを図２７に示す。図２７に示すように、Ｘアドレス、Ｙアドレス及びＺアドレスを用いて読み出す画素を特定することで、本実施の形態においても実施の形態２と同様にデータにアクセスすることが可能である。なお、画像の分割と、分割後の小空間に割り当てられるＺアドレスの生成とをアドレス変換回路１５によって行なうことも可能である。
【００７２】
上記説明より、実施の形態６にかかる半導体記憶装置１は、２のべき乗で画像の大きさが定義されない画像であっても、この画像を２のべき乗で画像の大きさがあらわされる小画像に分割する。これによって、セルアレイ１７に配置される記憶セルの利用効率を高めることが可能である。また、実施の形態６における画像サイズの変換をアドレス変換回路１５によって行なう場合、外部装置では何らの変換を行なう必要もない。
【００７３】
実施の形態７
本発明の半導体記憶装置１は、上記のように消費電力の削減効果があるが、データの読み出し及び書き込みをフルページ動作によって行なうＣＰＵ等のデータ処理装置と組み合わせることで、データの読み出し及び書き込み動作を特に高速化する効果がある。フルページ動作は、一組のアドレス（例えば、ＸアドレスとＹアドレスの組み合わせ）を入力した後に１つのワード線に接続される複数のメモリセルにアクセスを行なうものである。実施の形態７で説明するデータ送受信方法は、本発明の半導体記憶装置１のデータ格納方法に応じてＣＰＵのデータ送信及び受信方法を変更することで、高速化の効果を更に高めるものである。
【００７４】
図２８に本実施の形態で取り扱う画像の一例を示す。図２８に示すように、この画像は、８×８ピクセルの画像のうち、上側半分にデータＱ０〜ＱＶの画素データを有する。このような画像を扱う場合、一般的なＳＤＲＡＭにて行われている動作では、Ｘ＝０、Ｙ＝０のアドレスを指定してＸ＝０で指定されるワード線に接続されるメモリセルに格納するＱ０〜Ｑ３のデータの送信又は受信を行い、次に、Ｘ＝１、Ｙ＝０のアドレスを指定してＸ＝１で指定されるワード線に接続されるメモリセルに格納するＱ４〜Ｑ７のデータの送受信を行なう。その後、順次この動作をＸ＝７のアドレスまで繰り返す。
【００７５】
これに対して、本実施の形態において示すフルページ動作では、例えば上記アドレス変換手法を調整することで、Ｘ＝０、Ｙ＝０のアドレスを指定した後、アドレスの指定を再度行なうことなくＱ０〜ＱＶのデータを連続して読み出し又は書き込みを行なうことができる。本実施の形態における読み出し動作のタイミングチャートを図２９に示す。図２９に示すように、実施の形態７に示すデータの送受信方法では、クロックＣＬ１で、動作開始コマンドＡＣＴとともに０番目のＹアドレスを指定する。続いて、クロックＣＬ３で読み出しコマンドＲＥＤとともに０番目のＸアドレスを指定する。そしてクロックＣＬ３の読み出しコマンドＲＥＤの入力に応じて、クロックＣＬ６〜ＣＬ２０でデータＱ０〜ＱＶが連続して読み出される。このようにして読み出したデータＱ０〜ＱＶをＣＰＵにおいて適宜並べることで、目的とする画像が再現される。
【００７６】
一方、本実施の形態における書き込み動作のタイミングチャートを図３０に示す。図３０に示すように、実施の形態７に示すデータの送受信方法では、クロックＣＬ１で、動作開始コマンドＡＣＴとともに０番目のＹアドレスを指定する。続いて、クロックＣＬ３で読み出しコマンドＷＲＴとともに０番目のＸアドレスを指定及び先頭データとなるデータＱ０の入力を行なう。そして、クロックＣＬ３〜ＣＬ１７でデータＱ０〜ＱＶを連続して入力する。このように、本実施の形態では、書き込みデータをＣＰＵ側で連続する形式に配列することで、目的とする画像データをＸアドレス毎にアドレスの再入力を行なうことなく書き込む。
【００７７】
また、半導体記憶装置１の別の形態として、疑似ＳＲＡＭ（ＳＲＡＭインタフェースを有し、ＤＲＡＭセルを使用したＲＡＭ）を用いた場合の動作を説明する。疑似ＳＲＡＭでは、仕様においてＸアドレスとＹアドレスとを読み出し又は書き込みコマンドとともに送信することが規定される。そのため、データの読み出し動作及び書き込み動作は、図３１、３２に示すタイミングチャートの動作となる。図３１は、疑似ＳＲＡＭにおける読み出し動作のタイミングチャートを示すものである。図３１に示すように、疑似ＳＲＡＭでは、読み出しコマンドＲＥＤと共にＸアドレス及びＹアドレスが入力され、その後データが読み出される。また、図３２は、疑似ＳＲＡＭにおける書き込み動作のタイミングチャートを示すものである。図３２に示すように、疑似ＳＲＡＭでは、書き込みコマンドＷＲＴと共にＸアドレス、Ｙアドレス及び先頭データとなるデータＱ０が入力され、その後データが連続して入力される。
【００７８】
本発明にかかる半導体記憶装置１では、多次元の画像データを１つのワード線に接続されるメモリセルに格納するため、本実施の形態のように、アドレス変換手法を用いてアドレス情報を保持しながらフルページ動作によって書き込むことが可能である。このようにすることで一枚の画像データをアドレスの再入力を行なうことなく一度のフルページ動作で読み出し又は書き込むことができる。これによって、本発明の半導体記憶装置１は、アドレス及びコマンドの再入力及びプリチャージ動作の時間を削減できるため、メモリへの高速アクセスを実現することができる。
【００７９】
実施の形態８
実施の形態８では、データの書き込みの際にセルアレイ内のメモリセルに対してリセット動作を一度行い、その後データの書き込みを実施する例について説明する。図３３に実施の形態８におけるワード線セレクタ１６、メモリセルアレイ１７、センスアンプ／ライトアンプ１８部分の詳細なブロック図を示す。なお、図３３には、後述するクリア信号ＣＬＲを生成するブロックとして論理回路１２を示した。
【００８０】
図３３に示すように、ワード線セレクタ１６は、ワード線Ｘを選択的に駆動するワード線セレクタの機能に加えてリセット制御回路１６ａを有する。リセット制御回路１６ａは、例えば論理回路１２から出力されるクリア信号ＣＬＲに基づきセルアレイのビット線ＤＴにリセット電位（例えば、接地電位）を与える。セルアレイ１７は、ビット線ＤＴ、ＤＢを含むビット線対Ｙと、ビット線ＤＴ、ＤＢのいずれか一方とワード線Ｘとの間に接続されるメモリセルがＭＣと、を有する。メモリセルＭＣは、データを記憶する記憶素子である。なお、図３３では、図面簡単化のため、４つのワード線Ｘと４つのビット線対Ｙのみを示したが、実際にはこれよりも遙かに多くのワード線Ｘとビット線対を有する。センスアンプ／ライトアンプ１８は、センスアンプＳＡとライトアンプＷＡとを有すが、これら回路は同じ回路を共通して用いることが可能である。図３３では、実施の形態７の特徴的な動作に関わるライトアンプＷＡのみを示した。
【００８１】
ここで、実施の形態８における半導体記憶装置１のデータ書き込み動作について説明する。図３４にデータ書き込み動作のタイミングチャートを示す。図３４に示す例では、０番目のワード線Ｘと０番目のビット線対Ｙとに接続されるメモリセルＭＣにデータ「１」を書き込み、他のメモリセルＭＣにはデータ「０」を書き込む例を示すものである。図３４に示すように、書き込み動作では、クロックＣＬ１で動作開始コマンドＡＣＴとともにＹアドレスが入力され、そしてクロックＣＬ３で書き込みコマンドＷＲＴとともにＸアドレス及び入力データが入力される。そして、クロックＣＬ３での書き込みコマンドＷＲＴ、Ｘアドレス及び入力データの入力に伴い、クロックＣＬ３〜ＣＬ４の期間にクリア信号ＣＬＲが立ち上がる。このクリア信号ＣＬＲの立ち上がりに応じて、ビット線ＤＴはプリチャージ電圧（例えばＶＤＤ／２）からロウレベルになる。一方、ビット線ＤＢは、ライトアンプの増幅動作によりビット線ＤＴとは逆に、プリチャージ電圧（例えばＶＤＤ／２）からハイレベルになる。これにより、各ビット線対はデータ「０」の状態となる。つまり、全てのメモリセルＭＣがデータ「０」を保持する状態となる。クロックＣＬ４以降は、メモリセルＭＣへのデータの書き込みを行なうために、クリア信号ＣＬＲは立ち下げる。
【００８２】
続いて、クロックＣＬ４からメモリセルＭＣへのデータの書き込みを行なう。図３４に示す例では、データ「１」を書き込むメモリセルＭＣは１つ（０番目のビット線対Ｙに接続されるメモリセルのみ）である。そのため、クロックＣＬ４で０番目のビット線対Ｙの電位を反転させて、０番目のビット線対Ｙに接続されるメモリセルＭＣにデータ「１」を書き込む。このとき、実施の形態７では、データ「０」を書き込むメモリセルＭＣに対しては、メモリセルのリセット値と書き込みデータの値とが同じであるため書き込み動作は行なわない。
【００８３】
上記説明より、実施の形態８にかかる半導体記憶装置１では、メモリセルＭＣに対するデータの書き込みを行なう前にメモリセルＭＣを一度リセットし、リセット状態と異なるデータ値を有するメモリセルＭＣに対してのみデータの書き込み動作を行なう。つまり、すでにメモリセルＭＣに他のデータが書き込まれている状態であっても、リセット動作によってメモリセルＭＣに格納されているデータをリセット状態とする。このため、実施の形態８にかかる半導体記憶装置１では、メモリセルＭＣに格納されているデータにかかわらず、その後に書き込みデータにおいてリセット状態と異なる値を格納するメモリセルＭＣに対してのみ書き込み動作を行なう。これにより、データの書き込み動作を行なうメモリセルＭＣの個数を削減できるため、データの書き込み動作にかかる時間を削減することができる。
【００８４】
実施の形態９
実施の形態９において示す例は、実施の形態１における半導体記憶装置１のアドレス変換回路１５を他のブロックとは別の半導体装置としたものである。実施の形態９における半導体記憶装置１のブロック図を図３５に示す。図３５に示すように、実施の形態９における半導体記憶装置１は、アドレス変換回路１５以外のブロックを有するメモリ１ａとアドレス変換回路１５とが異なる半導体装置として設けられている。そして、アドレス変換回路１５は、メモリ１ａとＣＰＵ３０との間に設けられている。実施の形態９におけるアドレス変換回路１５は、ＣＰＵ３０からＸアドレス及びＹアドレスを受信して、それを上記実施の形態と同様にセルアレイ行アドレスＣＡＸ及びセルアレイ列アドレスＣＡＹに変換して、メモリ１ａへのＸアドレス及びＹアドレスとして出力する。なお、実施の形態９においても、コマンド及びデータは、ＣＰＵ３０からメモリ１ａに直接入力される。
【００８５】
また、ＣＰＵ３０は、一般的なＳＤＲＡＭ等にアドレスデータを送信する場合、動作開始コマンドＡＣＴとともにセルアレイ行アドレスＣＡＸに対応したＹアドレスを送信し、読み出しコマンドＲＥＤ又は書き込みコマンドＷＲＴとともにセルアレイ列アドレスＣＡＹに対応したＸアドレスを送信する。そして、アドレス変換回路１５では、Ｘアドレス及びＹアドレスの一部を使用してメモリ１ａに入力するセルアレイ行アドレスＣＡＸ及びセルアレイ列アドレスＣＡＹを生成する。そのため、実施の形態９では、ＣＰＵ３０のアドレスデータ送信方法を他の実施の形態とは異なるものに変更する。
【００８６】
図３６に、実施の形態９における読み出し動作のタイミングチャートを示す。図３６に示す例は、図２９に示した動作と同じ動作を実施の形態９の半導体記憶装置１に適用したものである。図３６に示すように、実施の形態９では、ＣＰＵ３０が動作開始コマンドＡＣＴとともにセルアレイ行アドレスＣＡＸとして利用される５ビット目から７ビット目までのＹアドレスを送信する。そして、アドレス変換回路１５は、受信したアドレスデータに基づきセルアレイ行アドレスＣＡＸをメモリ１ａに出力する。その後、読み出しコマンドＲＥＤとともにセルアレイ列アドレスＣＡＹとして利用される１ビット目から４ビット目までのＹアドレスと１ビット目から３ビット目までのＸアドレスが送信される。そして、アドレス変換回路１５は、受信したアドレスデータに基づきセルアレイ列アドレスＣＡＹをメモリ１ａに出力する。
【００８７】
また、図３７に、実施の形態９における書き込み動作のタイミングチャートを示す。図３７に示す例は、図３０に示した動作と同じ動作を実施の形態９の半導体記憶装置１に適用したものである。図３７に示すように、実施の形態９では、ＣＰＵ３０が動作開始コマンドＡＣＴとともにセルアレイ行アドレスＣＡＸとして利用される５ビット目から７ビット目までのＹアドレスをアドレス変換回路１５に送信する。そして、アドレス変換回路１５は、受信したアドレスデータに基づきセルアレイ行アドレスＣＡＸをメモリ１ａに出力する。その後、ＣＰＵ３０は、読み出しコマンドＲＥＤとともにセルアレイ列アドレスＣＡＹとして利用される１ビット目から４ビット目までのＹアドレスと１ビット目から３ビット目までのＸアドレスをアドレス変換回路１５に送信する。そして、アドレス変換回路１５は、受信したアドレスデータに基づきセルアレイ列アドレスＣＡＹをメモリ１ａに出力する。
【００８８】
このように、ＣＰＵ３０のアドレス出力方法を変更することで、アドレス変換回路１５を別の半導体装置として設けても上記実施の形態と同様の動作を行なうことができる。また、アドレス変換回路１５を別の半導体装置とすることで、一般的なメモリを利用して、上記実施の形態と同様に消費電力の削減及びメモリアクセスの高速化を実現することができる。
【００８９】
実施の形態１０
実施の形態９では、ＣＰＵ３０が出力するアドレスデータをその都度選択して出力しなければならない。アドレスを選択的に出力する場合、ＣＰＵ３０の動作が複雑化する問題がある。そこで、実施の形態１０では、実施の形態９のアドレス変換回路１５の前段にラッチ回路３１を設ける。このラッチ回路３１を有する半導体記憶装置１のブロック図を図３８に示す。
【００９０】
ラッチ回路３１は、ＣＰＵ３０から出力されるアドレスデータ及びコマンドデータを受信し、アドレスデータを一時的に記憶し、受信したコマンドに応じて選択的にアドレスを出力する。また、ラッチ回路３１は、選択したアドレスデータと同期して受信したコマンドデータをアドレス変換回路１５に出力する。例えば、ラッチ回路３１は、ＣＰＵ３０からＸアドレス及びＹアドレスを受信し、ＣＰＵ３０が動作開始コマンドＡＣＴを出力した場合、動作開始コマンドＡＣＴに同期してセルアレイ行アドレスＣＡＸとして利用される５ビット目から７ビット目までのＹアドレスを出力する。また、ＣＰＵ３０が読み出しコマンドＲＥＤ又は書き込みコマンドＷＲＴを出力した場合、読み出しコマンドＲＥＤ又は書き込みコマンドＷＲＴに同期してセルアレイ列アドレスＣＡＹとして利用される１ビット目から４ビット目までのＹアドレスと１ビット目から３ビット目までのＸアドレスを出力する。
【００９１】
図３９に実施の形態１０における読み出し動作のタイミングチャートを示す。図３９に示す例は、図２９に示した動作と同じ動作を実施の形態１０の半導体記憶装置１に適用したものである。図３９に示すように、実施の形態１０では、ＣＰＵ１０が動作開始コマンドＡＣＴとともにＸアドレス及びＹアドレスを送信する。そして、ラッチ回路３１は、動作開始コマンドＡＣＴとともにセルアレイ行アドレスＣＡＸとして利用される５ビット目から７ビット目までのＹアドレスをアドレス変換回路１５に送信する。アドレス変換回路１５は、受信したアドレスデータに基づきセルアレイ行アドレスＣＡＸをメモリ１ａに出力する。その後、ラッチ回路３１は、読み出しコマンドＲＥＤとともにセルアレイ列アドレスＣＡＹとして利用される１ビット目から４ビット目までのＹアドレスと１ビット目から３ビット目までのＸアドレスをアドレス変換回路１５に送信する。アドレス変換回路１５は、受信したアドレスデータに基づきセルアレイ列アドレスＣＡＹをメモリ１ａに出力する。
【００９２】
また、図４０に実施の形態１０における書き込み動作のタイミングチャートを示す。図４０に示す例は、図３０に示した動作と同じ動作を実施の形態１０の半導体記憶装置１に適用したものである。図４０に示すように、実施の形態１０では、ラッチ回路３１が動作開始コマンドＡＣＴに同期してセルアレイ行アドレスＣＡＸとして利用される５ビット目から７ビット目までのＹアドレスをアドレス変換回路１５に送信する。そして、アドレス変換回路１５は、受信したアドレスデータに基づきセルアレイ行アドレスＣＡＸをメモリ１ａに出力する。その後、ラッチ回路３１は、書き込みコマンドＷＲＴとともにセルアレイ列アドレスＣＡＹとして利用される１ビット目から４ビット目までのＹアドレスと１ビット目から３ビット目までのＸアドレスをアドレス変換回路１５に送信する。アドレス変換回路１５は、受信したアドレスデータに基づきセルアレイ列アドレスＣＡＹをメモリ１ａに出力する。
【００９３】
上記説明より、本実施の形態にかかるラッチ回路３１を設けることで、ＣＰＵ３０は出力するアドレスを選択することなく出力することが可能になる。これにより、ＣＰＵ３０の動作が簡易化され、ＣＰＵ３０上で動作するプログラムの設計を簡易化することができる。
【００９４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明は記憶セルが格子状に配置される記憶装置であれば適用可能であって、ＤＲＡＭに限らずフラッシュメモリ等に適用することも可能である。また、上記説明では、主にデータの読み出し動作について説明したが、書き込み動作においても読み出し動作と同様な効果を得ることができる。また、上記実施の形態において説明した半導体記憶装置に入力するアドレスの変換手法や入力方法をプログラム記述によって実現することも可能である。プログラムによって上記動作を実現した場合、ハードウェアの変更は必要ない。
【図面の簡単な説明】
【００９５】
【図１】実施の形態１にかかる半導体記憶装置のブロック図である。
【図２】実施の形態１にかかるアドレス変換回路のブロック図である。
【図３】実施の形態１にかかるアドレス変換回路がセルアレイ行アドレスを生成する場合のアドレス変換の変換ルールを示す図である。
【図４】実施の形態１にかかるアドレス変換回路がセルアレイ列アドレスを生成する場合のアドレス変換の変換ルールを示す図である。
【図５】実施の形態１にかかる半導体記憶装置におけるセルアレイ上のデータ格納位置を示す図である。
【図６】一般的な半導体記憶装置におけるセルアレイ上のデータ格納位置を示す図である。
【図７】実施の形態１にかかる半導体記憶装置によって読み出される画像を示す図である。
【図８】実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図９】実施の形態１にかかる半導体記憶装置によって読み出される画像を示す図である。
【図１０】実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図１１】実施の形態１にかかる半導体記憶装置によって読み出される画像を示す図である。
【図１２】実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図１３】実施の形態１にかかる半導体記憶装置によって読み出される画像を示す図である。
【図１４】実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図１５】実施の形態１にかかる半導体記憶装置によって読み出される画像を示す図である。
【図１６】実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図１７】実施の形態１にかかる半導体記憶装置と一般的なＤＲＡＭのデータ読み出し時間の比較例を示す図である。
【図１８】実施の形態２にかかるアドレス変換回路がセルアレイ行アドレスを生成する場合のアドレス変換の変換ルールを示す図である。
【図１９】実施の形態２にかかるアドレス変換回路がセルアレイ列アドレスを生成する場合のアドレス変換の変換ルールを示す図である。
【図２０】実施の形態２にかかる半導体記憶装置におけるセルアレイ上のデータ格納位置を示す図である。
【図２１】実施の形態２にかかる半導体記憶装置によって読み出される画像を示す図である。
【図２２】実施の形態２にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図２３】実施の形態４にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図２４】実施の形態５にかかる半導体記憶装置の動作を示すタイミングチャート（シリアル動作時）である。
【図２５】実施の形態５にかかる半導体記憶装置の動作を示すタイミングチャート（パラレル動作時）である。
【図２６】実施の形態６において扱われる画像の変換方法を示す図である。
【図２７】実施の形態６にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図２８】実施の形態７にかかる半導体記憶装置によって読み出される画像を示す図である。
【図２９】実施の形態７にかかる半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図３０】実施の形態７にかかる半導体記憶装置の書き込み動作を示すタイミングチャートである。
【図３１】実施の形態７にかかる半導体記憶装置の読み出し動作の別の例を示すタイミングチャートである。
【図３２】実施の形態７にかかる半導体記憶装置の書き込み動作の別の例を示すタイミングチャートである。
【図３３】実施の形態８にかかる半導体記憶装置におけるワード線セレクタ、メモリセルアレイ及びライトアンプ／センスアンプのブロック図である。
【図３４】実施の形態８にかかる半導体記憶装置における書き込み動作のタイミングチャートである。
【図３５】実施の形態９にかかる半導体記憶装置のブロック図である。
【図３６】実施の形態９にかかる半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図３７】実施の形態９にかかる半導体記憶装置の書き込み動作を示すタイミングチャートである。
【図３８】実施の形態１０にかかる半導体記憶装置のブロック図である。
【図３９】実施の形態１０にかかる半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図４０】実施の形態１０にかかる半導体記憶装置の書き込み動作を示すタイミングチャートである。
【図４１】特許文献１に開示されている半導体記憶装置のブロック図である。
【図４２】特許文献２に開示されている半導体記憶装置のブロック図である。
【図４３】特許文献３に開示されている半導体記憶装置のブロック図である。
【図４４】特許文献４に開示されている半導体記憶装置のブロック図である。
【符号の説明】
【００９６】
１    半導体記憶装置
１０    クロック生成回路
１１    コマンドデコーダ
１２    論理回路
１３    モードレジスタ
１４    アドレス制御回路
１５    アドレス変換回路
１５ａ〜１５ｄ    イメージマップ回路
１５ｅ    イメージマップセレクタ
１６    ワード線セレクタ
１７    セルアレイ
１８    ライトアンプ／センスアンプ
１９    アンプセレクタ
２０    ラッチ回路
２１    入出力バッファ
３０    ＣＰＵ
３１    ラッチ回路
ＷＬ    ワード線アドレス
ＢＬ    ビット線アドレス
ＢＡ    バンクアドレス
ＣＡＸ    セルアレイ行アドレス
ＣＡＹ    セルアレイ列アドレス
ＣＫＥ    クロックイネーブル信号
ＣＬＫ    クロック信号
ＣＬＫｂ    反転クロック信号
ＣＳ    チップセレクト信号
ＷＥ    ライトイネーブル信号
ＤＱ    データ
【図１】
0005133073.tif 000002
【図２】
0005133073.tif 000003
【図３】
0005133073.tif 000004
【図４】
0005133073.tif 000005
【図５】
0005133073.tif 000006
【図６】
0005133073.tif 000007
【図７】
0005133073.tif 000008
【図８】
0005133073.tif 000009
【図９】
0005133073.tif 000010
【図１０】
0005133073.tif 000011
【図１１】
0005133073.tif 000012
【図１２】
0005133073.tif 000013
【図１３】
0005133073.tif 000014
【図１４】
0005133073.tif 000015
【図１５】
0005133073.tif 000016
【図１６】
0005133073.tif 000017
【図１７】
0005133073.tif 000018
【図１８】
0005133073.tif 000019
【図１９】
0005133073.tif 000020
【図２０】
0005133073.tif 000021
【図２１】
0005133073.tif 000022
【図２２】
0005133073.tif 000023
【図２３】
0005133073.tif 000024
【図２４】
0005133073.tif 000025
【図２５】
0005133073.tif 000026
【図２６】
0005133073.tif 000027
【図２７】
0005133073.tif 000028
【図２８】
0005133073.tif 000029
【図２９】
0005133073.tif 000030
【図３０】
0005133073.tif 000031
【図３１】
0005133073.tif 000032
【図３２】
0005133073.tif 000033
【図３３】
0005133073.tif 000034
【図３４】
0005133073.tif 000035
【図３５】
0005133073.tif 000036
【図３６】
0005133073.tif 000037
【図３７】
0005133073.tif 000038
【図３８】
0005133073.tif 000039
【図３９】
0005133073.tif 000040
【図４０】
0005133073.tif 000041
【図４１】
0005133073.tif 000042
【図４２】
0005133073.tif 000043
【図４３】
0005133073.tif 000044
【図４４】
0005133073.tif 000045