(57)【特許請求の範囲】
【請求項１】
第１の信号Ｃ、及び前記第１の信号Ｃに関しておおよそ１２０度位相がずれている第２の信号Ａ´を生成するために、３で入力信号を周波数分周すること（frequency dividing）であって、前記第１の信号Ｃは、おおよそ５０％のデューティ・サイクルを有し、前記第２の信号Ａ´はおおよそ５０％のデューティ・サイクルを有する、前記周波数分周することと、
前記第２の信号Ａ´に関して前記第２の信号Ａ´の遅延バージョン（delayed version）Ａが遅延される際の遅延の量を制御することと、
を備え、
前記第２の信号Ａ´の前記遅延バージョンＡが前記第１の信号Ｃに対して９０度位相がずれるように、前記第１の信号Ｃ及び前記遅延バージョンＡに基づいて制御ループ（control loop）によって、前記遅延バージョンＡが制御される方法。
【請求項２】
前記Ａの遅延量を制御することは、
前記第１の信号Ｃ、及び前記第２の信号の前記遅延バージョンＡで論理ＡＮＤ演算（logical AND operation）を実行することであって、それによって第３の信号を生成する、前記実行することと、
前記第１の信号Ｃを反転することであって、それによって前記第１の信号の反転バージョン（inverted version）Ｃｂを生成する、前記反転することと、
前記第１の信号の前記反転バージョンＣｂ、及び前記第２の信号の前記遅延バージョンＡで論理ＡＮＤ演算を実行することであって、それによって第４の信号を生成する、前記実行することと、
前記制御ループの第３及び第４の信号に基づいて、前記第２の信号Ａ´に関する前記遅延バージョンＡの遅延の前記量を制御することと、
を備える請求項１の方法。
【請求項３】
前記Ａの遅延量を制御することは、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成することと、
前記第１の信号Ｃの前記エッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成することと、
を備える請求項１の方法。
【請求項４】
前記Ａの遅延量を制御することは、
前記第３の信号を第１の電圧レベルに変換することであって、前記第１の電圧レベルは前記時間Ｔ１の量を示す、前記変換することと、
前記第４の信号を第２の電圧レベルに変換することであって、前記第２の電圧レベルは前記時間Ｔ２の量を示す、前記変換することと、
前記第１及び第２の電圧レベルを演算増幅器に供給することであって、前記演算増幅器によって出力される信号は、前記第２の信号の前記非遅延バージョン（undelayed version）Ａ´に関して、前記第２の信号の前記遅延バージョンＡがどの程度遅延されるかどうかを決定する、前記供給することと、
を更に備える請求項３の方法。
【請求項５】
前記Ａの遅延量を制御することは、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成する第１の論理ゲートと、
前記第１の信号Ｃのエッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成する第２の論理ゲートと、
を備える請求項１の方法。
【請求項６】
前記入力信号を周波数分周することは、第３の信号Ｂを生成することを更に備え、
前記Ａの遅延量を制御することは、
前記第１、第２、及び第３の信号の一つ、及び前記第１、第２、及び第３の信号の他の一つで論理ＡＮＤ演算を実行することと、
前記第１、第２、及び第３の信号の前記一つ、及び前記第１、第２、及び第３の信号の前記他の一つの反転で論理ＡＮＤ演算を実行することと、
を備える請求項１の方法。
【請求項７】
周波数３Ｆの入力信号を受信し、周波数Ｆの第１の信号Ｃを出力し、周波数Ｆの第２の信号Ａ´を出力する周波数分周器（frequency divider）であって、前記第１の信号Ｃは、おおよそ５０％のデューティ・サイクル（duty cycle）を有し、前記第２の信号Ａ´は、おおよそ５０％のデューティ・サイクルを有し、前記第２の信号Ａ´は、前記第１の信号Ｃに関しておおよそ１２０度位相がずれている、前記周波数分周器と、
前記第２の信号Ａ´を受信し、前記第２の信号の遅延バージョンＡを出力する遅延回路と、
前記第２の信号の前記遅延バージョンＡが前記第１の信号Ｃに対して９０度位相がずれるように、前記第１の信号Ｃ及び前記遅延バージョンＡに基づいて、前記遅延回路を制御するフィードバック回路と、
を備える回路。
【請求項８】
前記フィードバック回路は、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成する回路と、
前記第１の信号Ｃの前記エッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成する回路と、
前記第３の信号及び前記第４の信号を受信し、そこから、前記遅延回路に供給される制御信号を生成する差動増幅回路と、
を備える請求項７の回路。
【請求項９】
前記第３及び第４の信号はデジタル論理信号（digital logic signal）である請求項８の回路。
【請求項１０】
前記第３及び第４の信号は電圧レベル信号である請求項８の回路。
【請求項１１】
前記第３の信号を生成する前記回路は、第１のデジタル論理ゲート（digital logic gate）を備え、前記第４の信号を生成する前記回路は、第２のデジタル論理ゲートを備える請求項８の回路。
【請求項１２】
前記フィードバック回路は、
第１のロー・パス・フィルタの入力リードに結合された出力リードを有する第１のデジタル論理ゲートと、
第２のロー・パス・フィルタの入力リードに結合された出力リードを有する第２のデジタル論理ゲートと、
前記第１のロー・パス・フィルタから信号を受信し、前記第２のロー・パス・フィルタから信号を受信し、制御信号を前記遅延回路に供給する差動増幅回路と、
を備える請求項７の回路。
【請求項１３】
前記周波数分周器は、
第１のＰチャネル電界効果トランジスタ（ＰＦＥＴ）、第２のＰＦＥＴ、第１のＮチャネル電界効果トランジスタＮＦＥＴ、及び第２のＮＦＥＴを備える第１のステージであって、前記第１のＰＦＥＴのゲート及び前記第１のＮＦＥＴのゲートは互いに結合され、前記第１のＰＦＥＴのドレイン及び前記第１のＮＦＥＴのドレインは互いに結合され、前記第２のＰＦＥＴのドレインは、前記第１のＰＦＥＴのソースに結合され、前記第２のＮＦＥＴのドレインは、前記第１のＮＦＥＴのソースに結合される、前記第１のステージと、
第１のＰＦＥＴ、第２のＰＦＥＴ、第１のＮＦＥＴ、及び第２のＮＦＥＴを備える第２のステージであって、前記第１のＰＦＥＴのゲート及び前記第１のＮＦＥＴのゲートは互いに結合され、そして前記第１のステージの前記第１のＰＦＥＴ及び前記第１のＮＦＥＴの前記ドレインに結合され、前記第１のＰＦＥＴのドレイン及び前記第１のＮＦＥＴのドレインは互いに結合され、前記第２のＰＦＥＴのドレインは前記第１のＰＦＥＴのソースに結合され、前記第２のＮＦＥＴのドレインは、前記第１のＮＦＥＴのソースに結合される、前記第２のステージと、
第１のＰＦＥＴ、第２のＰＦＥＴ、第１のＮＦＥＴ、及び第２のＮＦＥＴを備える第３のステージであって、前記第１のＰＦＥＴのゲート及び前記第１のＮＦＥＴのゲートは互いに結合され、そして前記第２のステージの前記第１のＰＦＥＴ及び前記第１のＮＦＥＴの前記ドレインに結合され、前記第１のＰＦＥＴのドレイン及び前記第１のＮＦＥＴのドレインは互いに結合され、前記第２のＰＦＥＴのドレインは、前記第１のＰＦＥＴのソースに結合され、前記第２のＮＦＥＴのドレインは、前記第１のＮＦＥＴのソースに結合され、前記第１のＰＦＥＴ及び第１のＮＦＥＴの前記ドレインは、前記第１のステージの前記第１のＰＦＥＴ及び前記第１のＮＦＥＴの前記ゲートに結合され、前記第１、第２、及び第３のステージの前記第２のＰＦＥＴの前記ゲート、及び前記第１、第２、及び第３のステージの前記第２のＮＦＥＴの前記ゲートは、前記入力信号を受信するために結合される、前記第３のステージと、
を備える請求項７の回路。
【請求項１４】
前記回路は無線レシーバの局部発振器であり、前記入力信号は少なくとも１００メガヘルツの周波数を有している請求項７の回路。
【請求項１５】
前記フィードバック回路は、
前記第２の信号及び前記第１の信号の反転（inverse）の論理ＡＮＤを出力する第１のデジタル論理ゲートと、
前記第１の信号及び前記第２の信号の論理ＡＮＤを出力する第２のデジタル論理ゲートと、
前記第１の信号及び前記第２の信号の反転の論理ＡＮＤを出力する第３のデジタル論理ゲートと、
前記第１の信号の反転及び前記第１の信号の反転の論理ＡＮＤを出力する第４のデジタル論理ゲートと、
前記第１、第２、第３、及び第４のデジタル論理ゲートから出力された信号を受信し、制御信号を前記遅延回路へと供給する回路と、
を備える請求項７の回路。
【請求項１６】
前記遅延回路は、デジタル論理インバータ、及びＮチャネル電界効果トランジスタ（ＮＦＥＴ）を備え、前記デジタル論理インバータは、信号入力リード、信号出力リード、電源供給リード、及びグランド・リードを備え、前記グランド・リードは、前記ＮＦＥＴを介し、抵抗を介して（resistively）グランド電位に結合されることが可能（couplable）である請求項７の回路。
【請求項１７】
前記遅延回路は、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）を更に備え、前記デジタル論理インバータの前記電源リードは、前記ＰＦＥＴを介し、抵抗を介して供給電圧に結合されることが可能である請求項１６の回路。
【請求項１８】
周波数３Ｆの入力信号を受信し、第１の信号Ｃ及び第２の信号Ａ´を出力する三分周回路（divide-by-three circuit）であって、前記第１の信号Ｃ及び前記第２の信号Ａ´は、同様の周波数Ｆを有し、前記第１の信号Ｃ及び前記第２の信号Ａ´は、互いに関しておおよそ１２０度位相がずれている、前記三分周回路と、
前記三分周回路から前記第２の信号Ａ´を受信し、前記第２の信号の遅延バージョンＡを出力する遅延回路と、
前記第２の信号の前記遅延バージョンＡが、前記第１の信号Ｃに対して９０度位相がずれるように、前記第１の信号Ｃ及び前記遅延バージョンＡに基づいて、フィードバック制御ループ（feedback control loop）において前記遅延回路を制御する手段と、
を備える回路。
【請求項１９】
前記回路は、無線レシーバの局部発振器であり、前記入力信号は、少なくとも１００メガヘルツの周波数を有している請求項１８の回路。
【請求項２０】
ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
第１の信号Ｃ、及び前記第１の信号Ｃに関しておおよそ１２０度位相がずれている第２の信号Ａ´を生成するために、３で入力信号を周波数分周すること（frequency dividing）であって、前記第１の信号Ｃは、おおよそ５０％のデューティ・サイクルを有し、前記第２の信号Ａ´はおおよそ５０％のデューティ・サイクルを有する、前記周波数分周することと、
前記第２の信号Ａ´に関して前記第２の信号Ａ´の遅延バージョン（delayed version）Ａが遅延される際の遅延の量を制御することと、
を備え、
前記第２の信号Ａ´の前記遅延バージョンＡが、前記第１の信号Ｃに対して９０度位相がずれるように、前記第１の信号Ｃ及び前記遅延バージョンＡに基づいて制御ループ（control loop）によって、前記遅延バージョンＡが制御される
有形記憶媒体。
【請求項２１】
ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
電圧制御オシレータ（ＶＣＯ：voltage controlled oscillator）からの信号を受信する請求項２０の有形記憶媒体。
【請求項２２】
ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第１の信号Ｃ、及び前記第２の信号の前記遅延バージョンＡで論理ＡＮＤ演算（logical AND operation）を実行することであって、それによって第３の信号を生成する、前記実行することと、
前記第１の信号Ｃを反転することであって、それによって前記第１の信号の反転バージョン（inverted version）Ｃｂを生成する、前記反転することと、
前記第１の信号の前記反転バージョンＣｂ、及び前記第２の信号の前記遅延バージョンＡで論理ＡＮＤ演算を実行することであって、それによって第４の信号を生成する、前記実行することと、
前記制御ループの第３及び第４の信号に基づいて、前記第２の信号Ａ´に関する前記遅延バージョンＡの遅延の前記量を制御することと、
を更に備える請求項２０の有形記憶媒体。
【請求項２３】
ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成することと、
前記第１の信号Ｃの前記エッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成することと、
を更に備える請求項２０の有形記憶媒体。
【請求項２４】
ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第３の信号を第１の電圧レベルに変換することであって、前記第１の電圧レベルは前記時間Ｔ１の量を示す、前記変換することと、
前記第４の信号を第２の電圧レベルに変換することであって、前記第２の電圧レベルは前記時間Ｔ２の量を示す、前記変換することと、
前記第１及び第２の電圧レベルを演算増幅器に供給することであって、前記演算増幅器によって出力される信号は、前記第２の信号の前記非遅延バージョン（undelayed version）Ａ´に関して、前記第２の信号の前記遅延バージョンＡがどの程度遅延されるかどうかを決定する、前記供給することと、
を更に備える請求項２３の有形記憶媒体。
【請求項２５】
ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成する第１の論理ゲートと、
前記第１の信号Ｃのエッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成する第２の論理ゲートと、
を更に備える請求項２０の有形記憶媒体。
【請求項２６】
ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第１、第２、及び第３の信号の一つ、及び前記第１、第２、及び第３の信号の他の一つで論理ＡＮＤ演算を実行することと、
前記第１、第２、及び第３の信号の前記一つ、及び前記第１、第２、及び第３の信号の前記他の一つの反転で論理ＡＮＤ演算を実行することと、
を更に備える請求項２０の有形記憶媒体。
【請求項２７】
第１の信号Ｃ、及び前記第１の信号Ｃに関しておおよそ１２０度位相がずれている第２の信号Ａ´を生成するために、３で入力信号を周波数分周する手段であって、前記第１の信号Ｃは、おおよそ５０％のデューティ・サイクルを有し、前記第２の信号Ａ´はおおよそ５０％のデューティ・サイクルを有する、前記周波数分周する手段と、
前記第２の信号Ａ´に関して前記第２の信号Ａ´の遅延バージョン（delayed version）Ａが遅延される際の遅延の量を制御する手段と、
を備え、
前記第２の信号Ａ´の前記遅延バージョンＡが、前記第１の信号Ｃに対して９０度位相がずれるように、前記第１の信号Ｃ及び前記遅延バージョンＡに基づいて制御ループ（control loop）によって、前記遅延バージョンＡが制御される
回路。
【請求項２８】
前記Ａの遅延量を制御する手段は、
前記第１の信号Ｃ、及び前記第２の信号の前記遅延バージョンＡで論理ＡＮＤ演算（logical AND operation）を実行する手段であって、それによって第３の信号を生成する、前記実行する手段と、
前記第１の信号Ｃを反転する手段であって、それによって前記第１の信号の反転バージョン（inverted version）Ｃｂを生成する、前記反転する手段と、
前記第１の信号の前記反転バージョンＣｂ、及び前記第２の信号の前記遅延バージョンＡで論理ＡＮＤ演算を実行する手段であって、それによって第４の信号を生成する、前記実行する手段と、
前記制御ループの第３及び第４の信号に基づいて、前記第２の信号Ａ´に関する前記遅延バージョンＡの遅延の前記量を制御する手段と、
を更に備える請求項２７の回路。
【請求項２９】
前記Ａの遅延量を制御する手段は、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成する手段と、
前記第１の信号Ｃの前記エッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成する手段と、
を更に備える請求項２７の回路。
【請求項３０】
前記Ａの遅延量を制御する手段は、
前記第３の信号を第１の電圧レベルに変換する手段であって、前記第１の電圧レベルは前記時間Ｔ１の量を示す、前記変換する手段と、
前記第４の信号を第２の電圧レベルに変換する手段であって、前記第２の電圧レベルは前記時間Ｔ２の量を示す、前記変換する手段と、
前記第１及び第２の電圧レベルを演算増幅器に供給する手段であって、前記演算増幅器によって出力される信号は、前記第２の信号の前記非遅延バージョン（undelayed version）Ａ´に関して、前記第２の信号の前記遅延バージョンＡがどの程度遅延されるかどうかを決定する、前記供給する手段と、
を更に備える請求項２９の回路。
【請求項３１】
前記Ａの遅延量を制御する手段は、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成する手段と、
前記第１の信号Ｃのエッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成する手段と、
を更に備える請求項２７の回路。
【請求項３２】
前記入力信号を周波数分周する手段は、第３の信号Ｂを生成する手段を更に備え、
前記Ａの遅延量を制御する手段は、
前記第１、第２、及び第３の信号の一つ、及び前記第１、第２、及び第３の信号の他の一つで論理ＡＮＤ演算を実行する手段と、
前記第１、第２、及び第３の信号の前記一つ、及び前記第１、第２、及び第３の信号の前記他の一つの反転で論理ＡＮＤ演算を実行する手段と、
を更に備える請求項２７の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、周波数分周器（frequency dividers）に関する。
【背景技術】
【０００２】
図１（従来技術）は、局部発振器（local oscillator）１の一例のダイアグラムである。携帯電話で見られるような無線レシーバ、及び無線トランスミッタは、しばしば、複数のそのような局部発振器を含む。このタイプの局部発振器は一般的に、参照クロック・ソース（reference clock source）２、位相ロック・ループ（phase-locked loop）３、及び周波数分周器４を含む。図示された例において、位相検出器５は、参照クロック・ソース２から、参照クロック信号ＲＥＦを受信し、また、周波数分周器６からフィードバック信号を受信する。位相検出器５は、チャージ・ポンプ（charge pump）７に供給される位相エラー信号を出力する。電圧レベル信号を生成するために、チャージ・ポンプ７の出力は、ループ・フィルタ８によってフィルタリングされる。電圧レベル信号は、電圧制御オシレータ（ＶＣＯ：voltage controlled oscillator）９の制御入力リード（control input lead）上に供給される。ＶＣＯ９の制御入力リード上の電圧は、ＶＣＯ９によって出力される信号ＶＣＯ＿ＯＵＴの周波数を決定する。周波数分周器６は、ＶＣＯ＿ＯＵＴを周波数分周（frequency divides）し、その結果として得られる周波数分周信号（resulting frequency-divided signal）を、フィードバック信号として位相検出器５に供給する。位相ロック・ループがロックされた（locked）場合、フィードバック信号及び信号ＲＥＦは同相（in-phase）であり、ＶＣＯ＿ＯＵＴの周波数は、周波数分周器６が分周する場合に用いる除数（divisor number）によって決定される。ＶＣＯ＿ＯＵＴの周波数は、除数の積（product）であり、参照クロックＲＥＦの周波数である。ＶＣＯ＿ＯＵＴ信号は、典型的に局部発振器出力信号（ＬＯ）として出力されないが、むしろ、ＶＣＯ＿ＯＵＴ信号は、第２の周波数分周器４によって、より低い周波数に周波数分周される。周波数分周器４は、例えば、２、または４、または８のような比較的小さい整数で周波数分周するためにセットされ得る。
【０００３】
携帯電話内に集積された、トランシーバ集積回路のケースにおいて、同様の集積回路デザインが、複数の種々のバンドの任意の一つにおいて通信するために用いられることができるように、トランシーバ集積回路を構成することがしばしば望ましい。図２（従来技術）は、単一レシーバ（携帯電話のトランシーバ集積回路内）が通信するために要求されるだろう種々の周波数バンドの例を示している。図２の最も右側の２列は、生成されるために、必要とされた局部発振器（ＬＯ）信号の出力周波数を表している。“ＬＯ分周器”と表された列は、周波数分周器４が分周する場合に用いる数を表す。“ＶＣＯ出力ＭＩＮ”、及び“ＶＣＯ出力ＭＡＸ”と表された２列は、ＬＯ分周器の列の指定された除数のもとで、望ましいＬＯ  ＭＩＮ及びＬＯ  ＭＡＸ周波数を生成するために要求される対応するＶＣＯ出力周波数を示す。望ましい周波数の要求された局部発振器出力信号を生成するために、ＶＣＯ出力周波数は、２９５０メガヘルツ〜５３８０メガヘルツまで分布することが可能でならなければならないということに留意する。これは比較的広いＶＣＯチューニング範囲である。広いチューニング範囲でＶＣＯを得ることは困難であり得る、または、そのような広いＶＣＯチューニング範囲を設けなければならないことは、望ましくない他の理由のためであり得る。
【０００４】
周波数分周器４が、３で分周するようにセットされることができる場合、ＶＣＯチューニング範囲を減少させることが可能であり得る。３で周波数分周する周波数分周器が知られているとはいえ、望ましい局部発振器出力信号がしばしば実際に、単一の信号（ＬＯ）ではなくむしろ、信号の一つの位相が、信号の他方に関して、９０度位相がずれている信号の組であるので、そのような周波数分周器は、一般的に有効ではない。そのようなＬＯ信号は、直交位相信号（quadrature signal）と呼ばれ、または局部発振器信号は、“直交である”と呼ばれる。文字Ｉ及びＱはしばしば、そのような直交位相信号を示すために用いられる。直交位相信号は、例えば、位相シフト・キーイング変調（phase shift keying modulation）を実行するため、及び／またはイメージ・キャンセリング（image canceling）を実行するために、他のレシーバ回路によって要求され得る。
【０００５】
図３（従来技術）は、H.Oguey and C.Vittozによる１９７３年８月２３日、vol９、Issue１７、Electronics Lettersの“Low Power Consumption And High Frequency”と題された論文で１９７３年に示された、従来技術の三分周周波数分周器（divide-by-three frequency divider）１０の例である。図４（従来技術）は、回路の動作を図示する波形ダイアグラムである。周波数３Ｆの入力クロック信号ＣＬＫが、入力リード１１上に供給される場合に、回路は、ノード１２、１３、及び１４上にそれぞれ周波数Ｆの三つの信号Ａ、Ｂ、及びＣを生成する。信号Ａ、Ｂ、及びＣのうちの二つは、互いに関して９０度位相ずれがない。そのため、そのような周波数分周器は、直交位相局部発振器出力信号が生成される場合、図１の局部発振器１内の周波数分周器４について用いられない。
【発明の概要】
【０００６】
局部発振器は、電圧制御オシレータ（ＶＣＯ：voltage-controlled oscillator）の出力に結合されたプログラマブル周波数分周器（programmable frequency divider）を備える。プログラマブル周波数分周器は、３で分周する（divide）ためにセットされることができる。プログラマブル周波数分周器が分周する際に用いられる番号に関係なく、プログラマブル周波数分周器は、９０度で位相が互いに異なる、５０％のデューティ・サイクル直交位相（duty cycle quadrature）信号（Ｉ，Ｑ）を出力する。３で分周するために、周波数分周器は、三分周（divide-by-three）周波数分周器を備える。三分周周波数分周器は、三分周回路、遅延回路、及びフィードバック回路を備える。三分周回路は、ＶＣＯから受信された入力信号を、周波数分周し（frequency divide）、それから、１２０度で位相が互いに異なる三つの信号Ｃ、Ａ´、及びＢを生成する。遅延回路は、第２の信号の遅延バージョン（delayed version）Ａを生成するために、第２の信号Ａ´を遅延する。フィードバック回路は、遅延バージョンＡが、第１の信号Ｃに関して９０度位相がずれるように、遅延回路を制御する。遅延バージョンＡは、直交位相信号Ｉとして使用することができ、第１の信号Ｃは、直交位相信号Ｑとして使用することができる。フィードバック・ループは、温度変化、供給電圧の変化及び／または半導体製造工程のバラツキに起因する回路動作における変化及び／またはバラツキについて、自動的に修正する。
【０００７】
プログラマブル周波数分周器は、携帯電話内のＲＦトランシーバ集積回路内で実現され得る。デジタル・ベースバンド集積回路で命令を実行するプロセッサは、プログラマブル周波数分周器が分周する際に用いる除数（divisor）を、適切な制御情報をバスを通り、デジタル・ベースバンド集積回路から、ＲＦトランシーバ集積回路に通信することによって、セットすることができる。
【０００８】
一つの特定の例において、フィードバック回路は、デジタル論理部と、平均、及び比較回路部と、を含む。デジタル論理部は、信号Ａ及びＣを受信し、信号Ａの第１のエッジ、及び信号Ｃのエッジの間の時間Ｔ１の量を示すデジタル信号を生成する。デジタル論理部はまた、信号Ｃのエッジ、及び信号Ａの第２のエッジの間の時間Ｔ２の量を示すデジタル信号を生成する。時間Ｔ１の量を示すデジタル信号は、時間Ｔ１の量を示す電圧レベル信号に変換される。時間Ｔ２の量を示すデジタル信号は、時間Ｔ２の量を示す電圧レベル信号に変換される。二つの電圧レベル信号は、演算増幅器が制御信号を生成するように、演算増幅器の入力に供給される。制御信号は、遅延回路に供給されるバイアス電圧制御信号に変換される。このフィードバック・ループを通って、フィードバック回路は、信号Ｃ及び信号Ａ巻の位相差が、９０度であるように、遅延回路の遅延を制御するために、動作する。
【０００９】
前述は、要約であり、そして、従って必要に応じて、単純化、一般化、及び詳細の省略を含み、その結果、当業者は、要約がただの実例であり、任意の方法に限定されることを意味しないということを正しく理解するだろう。本明細書に記載の他の態様、発明の特徴、及びデバイス及び／またはプロセスの利点は、特許請求の範囲で単に明示されるように、本明細書に示される詳細な記載に限定されずに明白になる。
【図面の簡単な説明】
【００１０】
【図１】図１（従来技術）は、携帯電話で使用可能な局部発振器の一例のダイアグラムである。
【図２】図２（従来技術）は、どのように図１の局部発振器のＶＣＯが望ましくない広いＶＣＯチューニング範囲を有するかを示したチャートである。
【図３】図３（従来技術）は、従来技術の三分周周波数分周器回路のダイアグラムである。
【図４】図４（従来技術）は、図３の従来技術の三分周周波数分周回路の動作を示す波形ダイアグラムである。
【図５】図５は、一新規態様（novel aspect）に従ったモバイル通信デバイス１００の高レベル・ブロック・ダイアグラムである。
【図６】図６は、図５のＲＦトランシーバ集積回路１０３の、より詳細なブロック・ダイアグラムである。
【図７】図７は、図６の局部発振器１１１の、より詳細なダイアグラムである。
【図８】図８は、図７の局部発振器１１１のプログラマブル周波数分周器２０２の、より詳細なダイアグラムである。
【図９】図９は、どのように図７の局部発振器１１１のＶＣＯが、図１の従来技術回路のＶＣＯよりも狭いＶＣＯチューニング範囲を有するかを示すチャートである。
【図１０】図１０は、図８の新規三分周周波数分周器３００の回路ダイアグラムである。
【図１１】図１１は、図１０の新規三分周周波数分周器３００の動作を示す波形ダイアグラムである。
【図１１Ａ】図１１Ａは、どのように信号Ａ＆Ｃｂ及びＡ＆Ｃが、対応電圧レベル信号Ａ＆Ｃｂ（ＡＸＥ）、及びＡ＆Ｃ（ＡＶＥ）に変換されるかを示す波形ダイアグラムである。
【図１２】図１２は、図１０の三分周周波数分周器３００の遅延回路４０１及びフィードバック回路４０２の他の実施形態の回路ダイアグラムである。
【図１３】図１３は、一新規態様に従った方法５００のフローチャートである。
【発明を実施するための形態】
【００１１】
図５は、一新規態様に従ったモバイル通信デバイス１００の一つの特定のタイプの、とても単純化された高レベル・ブロック・ダイアグラムである。この特定の例において、モバイル通信デバイス１００は、符号分割多重接続（ＣＤＭＡ）携帯電話通信プロトコル、またはＧＳＭ（登録商標）（グローバル・システム・フォー・モバイル・コミュニケーション）携帯電話通信プロトコルのどちらか一方に従って動作することができる３Ｇ携帯電話である。携帯電話は、（図示されていない、いくつかの他の部分のうち）アンテナ１０２及び二つの集積回路１０３、及び１０４を含んでいる。集積回路１０４は、“デジタル・ベースバンド集積回路”または“ベースバンド・プロセッサ集積回路”と呼ばれる。デジタル・ベースバンド集積回路１０４は、図示されていない、いくつかの他の部分のうち、プロセッサ読み取り可能な媒体１０６に記憶された命令を実行するデジタル・プロセッサ１０５を含んでいる。プロセッサ１０５は、バス１０７、及びバス・インタフェース１０８Ａ、及びバス配線（bus conductor）１０９を通って、集積回路１０３のバス・インタフェース１０８Ｂへと情報を通信することができる。集積回路１０３は、ＲＦトランシーバ集積回路である。ＲＦトランシーバ集積回路１０３は、レシーバと同様にトランスミッタを備えているので、“トランシーバ”と呼ばれる。
【００１２】
図６は、図５のＲＦトランシーバ集積回路１０３の、より詳細なブロック・ダイアグラムである。レシーバは、局部発振器１１１と同様に、“受信チェイン（receive chain）”１１０と呼ばれるものを備えている。携帯電話が受信している場合、高周波数ＲＦ信号１１２は、アンテナ１０２上で受信される。信号１１２からの情報は、デュプレクサ１１３を通って、受信チェイン１１０内を通る。信号１１２は、低ノイズ増幅器（ＬＮＡ：low noise amplifier）１１５によって増幅され、ミキサ１１６によって周波数においてダウン・コンバートされる。その結果として得られるダウン・コンバート信号（resulting down-converted signal）は、ベースバンド・フィルタ１１７によってフィルタされ、デジタル・ベースバンド集積回路１０４にパスされる。デジタル・ベースバンド集積回路１０４のアナログ・デジタル（analog-to-digital）変換器１１８は、信号をデジタル形式に変換し、その結果として得られるデジタル情報は、デジタル・ベースバンド集積回路１０４のデジタル回路によって処理される。デジタル・ベースバンド集積回路１０４は、局部発振器１１１によって、配線（conductor）１２７、及び１２８上のミキサ１１６に供給された直交位相局部発振器信号Ｉ及びＱの周波数を制御することで、レシーバを調整する。
【００１３】
携帯電話が送信している場合、送信される情報は、デジタル・ベースバンド集積回路１０４のデジタル・アナログ（digital-to-analog）変換器１１９によって、アナログ形式に変換され、“送信チェイン（transmit chain）”１２０に供給される。ベースバンド・フィルタ１２１は、デジタル・アナログ変換処理によってノイズ除去する。局部発振器１２３の制御下のミキサ・ブロック１２２は、信号を高周波数信号にアップ・コンバートする。ドライバ増幅器１２４及び外部電力増幅器１２５は、高周波数ＲＦ信号１２６がアンテナ１０２から送信されるように、アンテナ１０２を駆動するために、高周波数信号を増幅する。デジタル・ベースバンド集積回路１０４は、局部発振器１２３によって、ミキサ１２２に供給された局部発振器直交位相信号Ｉ及びＱの周波数を制御することでトランスミッタを調整する。矢印１３０は、局部発振器１１１内の周波数分周器が、下記に更に詳細に説明されるように、分周する際に用いる除数をセットするために、デジタル・ベースバンド集積回路１０４から、バス・インタフェース１０８Ａを通り、バス配線１０９を越え、バス・インタフェース１０８Ｂを通り、そして配線１３１及び１３２を通り、局部発振器１１１へと通信される情報を表している。
【００１４】
図７は、局部発振器１１１の、より詳細なダイアグラムである。局部発振器１１１は、参照クロック・ソース２００（ここでは配線によって識別される）、周波数シンセサイザ（frequency synthesizer）２０１、及び新規プログラマブル周波数分周器２０２を含む。図示された例において、周波数シンセサイザ２０１は、位相検出器２０３、チャージ・ポンプ２０４、ループ・フィルタ２０５、電圧制御オシレータ（ＶＣＯ：voltage controlled oscillator）２０６、及び周波数分周器２０７を備えるアナログ位相ロック・ループ（ＰＬＬ：phase-locked loop）である。受信チェイン１１０のレシーバは、配線１２７、及び１２８の、局部発振器出力直交位相信号Ｉ及びＱの周波数をそれぞれセットすることによって調整される。直交位相信号Ｉ及びＱの周波数は、周波数分周器２０７が分周する際に用いる除数、及びプログラマブル周波数分周器２０２が分周する際に用いる除数によって決定される。参照クロックＲＥＦの周波数は、固定される。周波数分周器２０７が分周する際に用いる除数は、制御配線１３１上に供給される値によってセットされる。周波数分周器２０２が分周する際に用いる除数は、制御配線１３２上に供給される値によってセットされる。本例において、図５のデジタル・ベースバンド集積回路１０４は、バス１０９を介してこれらの除数値を制御する。
【００１５】
図８は、図７の新規プログラマブル周波数分周器２０２の、より詳細なダイアグラムである。プログラマブル周波数分周器２０２は、新規三分周周波数分周器３００、リップル分周器（ripple divider）３０１、及びマルチプレキシング回路（multiplexing circuitry）３０２を備える。ＶＣＯ２０６からのＶＣＯ＿ＯＵＴ信号は、配線２０８を介して、周波数分周器２０２の入力リード３０３上で受信される。リップル分周器３０１は、いくつかのステージを有する２成分の分周器（binary divider）である。第１のステージは、信号ＶＣＯ＿ＯＵＴの周波数の半分の周波数を有する直交位相信号のセットを出力する。これらの信号は、図８のＤＩＶ２で示される。第２のステージは、信号ＶＣＯ＿ＯＵＴの周波数の４分の１の周波数を有する直交位相信号のセットを出力する。これらの信号は、図８のＤＩＶ４で示される。新規三分周周波数分周器３００は、３で信号ＶＣＯ＿ＯＵＴを周波数分周し、周波数がＶＣＯ＿ＯＵＴの周波数の３分の１である直交位相信号のセットを出力する。これらの信号は、図８のＤＩＶ３で示される。周波数分周器２０２から出力リード３０４及び３０５に出力される直交位相信号の三つのセットの一つは、制御配線１３２上のデジタル値によって決定される。マルチプレキシング機能（multiplexing function）を表すために、マルチプレクサ・シンボル（multiplexer symbol）が図示されるとはいえ、マルチプレクサは用いられる必要はない。一例において、ブロック３００、及び３０１からの三つのＩ出力配線は互いに結合され、ブロック３００、及び３０１からの三つのＱ出力配線は互いに結合される。出力リード３０４及び３０５上へ、Ｉ及びＱ信号のセットを適切に駆動するために、制御配線１３２上の制御値は、ブロック３００及び３０１の適切な一つを有効にする。出力リード３０４及び３０５のそれぞれは、それゆえに、有線ＯＲ出力（wired-OR output）のようなものとなる。
【００１６】
図９は、新規周波数分周器２０２で実現される利点を図示するチャートである。周波数分周器２０２は、２、または３、または４のいずれかで周波数分周することができる。三つの除数値の全てについて、周波数分周器２０２は、直交位相信号Ｉ及びＱを出力する。図９のチャートにおいて、同様の周波数バンド、及び同様の“ＬＯ  ＭＩＮ”、及び“ＬＯ  ＭＡＸ”周波数は、図２の先行技術チャートのように表すことを留意し、しかし、図９のチャートにおいて、“ＬＯ分周器”列は、ＶＣＯ＿ＯＵＴが２つのケースにおいて３で周波数分周されるということを表すということを留意する。結果として、図９のケースにおいて、ＶＣＯチューニング範囲は、図２の広範囲から、３６１０〜５３８０メガヘルツの、より狭いチューニング範囲（narrower tuning range）に減少される。各周波数バンド動作状況の下、ＶＣＯ＿ＯＵＴ周波数の設定、及び“ＬＯ分周器”値の設定は、上で説明したようなデジタル・ベースバンド集積回路１０４のプロセッサ１０５の制御下である。一つの有利な態様において、ＶＣＯ＿ＯＵＴの周波数、及び周波数分周器２０２が分周する際に用いる除数は、周波数シンセサイザ２０１が比較的狭いＶＣＯチューニング範囲を有するタイプのようであることが可能なように、セットされる。
【００１７】
図１０は、図８の新規三分周周波数分周器３００を実施するための一つの方法の、より詳細なダイアグラムである。周波数分周器３００は、三分周周波数分周器４００、遅延回路４０１及びフィードバック回路４０２を含んでいる。フィードバック回路４０２は、そして、デジタル論理部４０３及び、平均及び比較回路部（average and compare circuit portion）４０４を備えている。
【００１８】
一例において、周波数分周器４００は、上の図３で示された周波数分周器である。周波数分周器４００は、図示するような三つのステージで構成された１２個の電界効果トランジスタ（ＦＥＴ）４０５〜４１６を備えている。第１のステージは、第１のＰチャネルＦＥＴ電界効果トランジスタ（ＰＦＥＴ）４０５、第２のＰＦＥＴ４０７、第１のＮチャネル電界効果トランジスタ（ＮＦＥＴ）４０６、及び第２のＮＦＥＴ４０８を含んでいる。ＰＦＥＴ４０５及びＮＦＥＴ４０６のゲートは、互いに接続され、ＰＦＥＴ４０５及びＮＦＥＴ４０６のドレインは、互いに接続される。第２のＰＦＥＴ４０７のドレインは、第１のＰＦＥＴ４０５のソースに結合され、第２のＮＦＥＴ４０８のドレインは、第１のＮＦＥＴ４０６のソースに結合される。第２のＰＦＥＴ４０７のソースは、供給電圧バス４１６に接続され、第２のＮＦＥＴ４０８のソースは、グランド・バス４１７に接続される。トランジスタの第２及び第３のステージは、同様の方法で互いに結合される。周波数３Ｆ（ＶＣＯ＿ＯＵＴ）の入力クロック信号ＣＬＫが入力リード４１８に供給される場合、周波数分周器４００は、ノード４１９、４２０、及び４２１上にそれぞれ三つの信号Ｃ、Ａ´、及びＢを生成する。これらの信号のそれぞれは、おおよそ５０％のデューティ・サイクル（duty cycle）を有する。第２の信号Ａ´は、第１の信号Ｃに関しておおよそ１２０度位相がずれており、第３の信号Ｂは、第２の信号Ａ´に関しておおよそ１２０度位相がずれており、第１の信号Ｃは、第３の信号Ｂに関しておおよそ１２０度位相がずれている。
【００１９】
ノード４１９上の第１の信号Ｃは、出力リード４２２上に、直交位相信号Ｑとして提供される。第２の信号Ａ´は、遅延回路４０１に提供される。遅延回路４０１は、インバータ回路４２３及び４２４の組に第２の信号を通すことで、第２の信号Ａ´の遅延バージョン（delayed version）Ａを生成する。遅延回路４０１は、その結果として得られる遅延バージョンＡを、直交位相信号Ｉとして、出力リード４２５に出力する。
【００２０】
フィードバック回路４０２は、出力リード４２５の信号Ａが、出力リード４２２の信号Ｃに関して９０度位相がずれるように、遅延回路４０１による遅延を制御するために、動作する。デジタル論理部４０３は、ノード４２７上に、第２の信号の遅延バージョンＡの第１の立ち上がりエッジ（rising edge）、及び第１の信号Ｃの次の立ち上がりエッジ間の時間Ｔ１の量を示すデジタル信号を生成する第１の論理ＡＮＤゲート４２６を含んでいる。デジタル論理部４０３は、ノード４２９上に、第１の信号Ｃの立ち上がりエッジ、及び第２の信号の遅延バージョンＡの第２の立ち下がりエッジ（falling edge）間の時間Ｔ２の量を示すデジタル信号を生成する第２の論理ＡＮＤゲート４２８を含んでいる。第２の信号の遅延バージョンＡの第１の立ち上がりエッジ、及び第２の信号の遅延バージョンＡの第２の立ち下がりエッジは、遅延バージョンＡの高パルス期間（遅延バージョンＡがデジタル論理ハイ（digital logic high）である期間）を明らかにする。
【００２１】
図１０の例において、時間Ｔ１及びＴ２が等しい場合、出力リード４２５及び４２２上の信号Ｉ及びＱは、互いに関して９０度位相がずれているだろう。平均及び比較回路部４０４は、第１のＲＣロー・パス・フィルタ４３０、及び第２のＲＣロー・パス・フィルタ４３１を有する。第１のＲＣロー・パス・フィルタ４３０は、ノード４２７上の信号を、ノード４３２上の対応電圧レベル信号におおまかに変換する。ノード４３２上の電圧のレベルは、時間Ｔ１を示す。同様に、第２のＲＣロー・パス・フィルタ４３１は、ノード４２９上の信号を、ノード４３３上の対応電圧レベル信号におおまかに変換する。ノード４３３上の電圧のレベルは、時間Ｔ２を示す。演算増幅器４３４は、演算増幅器４３４の非反転及び反転入力リードで、ノード４３２及び４３３上の信号をそれぞれ受信し、制御信号を出力する。制御信号は、回路４３５をバイアスすることで、遅延回路４０１のトランジスタ４３６及び４３７をバイアスする対応バイアス電圧ＶＢＩＡＳＮに変換される。トランジスタ４３６及び４３７のゲートに供給されたバイアス電圧ＶＢＩＡＳＮがより高くなるほど、インバータ回路４２３及び４２４が抑制している電流がより小さくなり、インバータ回路４２３及び４２４は、より速くそれらの出力を切り替えることができる。従って、バイアス電圧ＶＢＩＡＳＮがより高いほど、遅延回路４０１による伝搬遅延（propagation delay）は、より少なくなる。
【００２２】
回路４３８は、制御ループがオシレーティング（oscillating）することを防ぐために、適切な周波数でポール（pole）を加えるために供給される。ノード４３２の電圧が、ノード４３３上の電圧よりも高くなる場合、Ｔ１はＴ２よりも大きくなり、Ｔ１及びＴ２がより等しくされるように、遅延回路４０１による遅延を増加させるために、ノード４３９上の制御電圧は減少される。一方で、ノード４３２上の電圧が、ノード４３３上の電圧よりも低い場合、Ｔ１はＴ２よりも小さくなり、Ｔ１及びＴ２がより等しくされるように、遅延回路４０１による遅延を減少させるために、ノード４３９上の制御電圧は増加される。Ｔ１及びＴ２が等しくなるように制御されるように、そして信号Ｃ及びＡ間の位相差が９０度であるように、フィードバック制御ループの動作は制御される。
【００２３】
図１０の回路の動作は、図１１の波形ダイアグラムと関連して、更に説明される。図１１の波形は、実際に、波形のセットを三つ備えている。上方の波形のセットは、Ｔ１がＴ２より大きい状況を表す。真ん中の波形のセットは、Ｔ１とＴ２とが等しい状況を表す。下方の波形のセットは、Ｔ１がＴ２より小さい状況を表す。図１１の波形から分かるように、時間Ｔ１は、信号Ａ＆Ｃｂがデジタル論理ハイ（digital logic high）である時間によって表される。信号Ａ＆Ｃｂは、図１０のノード４２７に存在している信号である。信号Ａ＆Ｃｂは、信号Ｃの反転バージョン（inverted version）Ｃｂを生成するために、第１の信号Ｃを反転することで生成される。この概念における“ｂ”は、“反対（inverse）”を表す。ＡＮＤゲート４２６は、信号Ｃｂ及び信号Ａの論理ＡＮＤを実行する。概念“Ａ＆Ｃｂ”は、信号“Ａ”及び“Ｃｂ”の論理ＡＮＤを表す。同様に、時間Ｔ２は、信号Ａ＆Ｃがデジタル論理ハイである時間によって表される。信号Ａ＆Ｃは、図１０のノード４２９に存在している信号である。ＡＮＤゲート４２８は、信号Ｃ及び信号Ａの論理ＡＮＤを実行する。概念“Ａ＆Ｃ”は、信号“Ａ”及び“Ｃ”の論理ＡＮＤを表す。
【００２４】
図１１Ａは、どのようにノード４２７、及び４２９上の信号Ａ＆Ｃｂ、及びＡ＆Ｃが、それぞれ、ノード４３２及び４３３上の対応電圧レベル信号Ａ＆Ｃｂ（ＡＶＥ）、及びＡ＆Ｃ（ＡＶＥ）に変換されるかを示している。電圧レベル信号Ａ＆Ｃｂ（ＡＶＥ）及びＡ＆Ｃ（ＡＶＥ）は、水平に延伸した破線によって図１１Ａに表される。ＲＣロー・パス・フィルタの入力に供給される信号がハイ（high）である時間の割合が大きくなると、ＲＣロー・パス・フィルタのキャパシタがチャージング・アップ（charging up）される時間の割合がより大きくなり、キャパシタがディスチャージング・ダウン（discharging down）される時間の割合がより少なくなる。従って、ＲＣロー・パス・フィルタの入力に供給される信号がハイ（high）である時間の割合が大きくなると、ＲＣロー・パス・フィルタによって出力される電圧レベル信号がより大きくなる。
【００２５】
新規三分周周波数分周器３００を実現する方法の一つが、図１０に示されるとはいえ、他の方法もある。図１２は、デジタル論理部４０３が、四つのデジタル信号Ａｂ＆Ｃｂ、Ａ＆Ｃ、Ａ＆Ｃｂ、及びＡｂ＆Ｃを生成する例を示す。図１０の演算増幅器４３４は、一つの電圧バイアス制御信号ＶＢＩＡＳＮが、遅延回路４０１による、伝搬遅延（propagation delay）を制御するように、シングル・エンド（single-ended）制御信号を出力するが、図１２の例では、演算増幅器４３４は、差動信号の組を、対応するバイアス回路４３５、及び４３５Ａの組に出力する。バイアス回路４３５Ａは、制御ループ・オシレーション（control loop oscillation）を抑制するためにポールを加える関連回路（associated circuit）４３８Ａを有している。一方のバイアス回路４３５は、ＶＢＩＡＳＮバイアス電圧をＮＦＥＴ４３６のゲートに出力する。第２のバイアス回路４３５Ａは、ＶＢＩＡＳＰバイアス電圧を、ＰＦＥＴ４３６Ａのゲートに出力する。図１２の遅延回路４０１の例において、遅延回路４０１の第２のインバータ回路４２４は、単純なインバータであり、図示するように二つのトランジスタを含むだけである。フィードバック回路４０２は、ＮＦＥＴ４３６及びＰＦＥＴ４３６Ａの伝導率を変化することによる遅延回路４０１の伝搬遅延を変化することによって動作する。
【００２６】
図１３は、一つの新規の態様に従った方法５００のフローチャートである。第１ステップにおいて、第１の信号Ｃ及び第２の信号Ａ´を生成するために、入力信号（例えばＶＣＯ＿ＯＵＴ）は、３で周波数分周される（ステップ５０１）。第１の信号Ｃは、おおよそ５０％のデューティ・サイクル（duty cycle）を有し、第２の信号Ａ´は、おおよそ５０％のデューティ・サイクルを有する。第２の信号Ａ´は、第１の信号Ｃに関しておおよそ１２０度位相がずれている。  
第２のステップにおいて、制御ループは、第２の信号の遅延バージョンＡが第１の信号Ｃに関して９０度位相がずれるように、第２の信号Ａ´に関して、第２の信号Ａ´の遅延バージョンＡが遅延される遅延の量を制御するために用いられる（ステップ５０２）。方法の一例において、第２の信号の遅延バージョンＡ及び第１の信号Ｃは、携帯電話の無線トランスミッタ及び／またはレシーバにおいて局部発振器出力信号（直交位相信号Ｉ及びＱ）として用いられ、入力信号の周波数は、少なくとも１００メガヘルツである。
【００２７】
一つまたはそれ以上の実施形態例において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能またはプロセッサ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能またはプロセッサ読み取り可能な媒体は、一箇所から他の場所へのプログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータまたはプロセッサによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのような媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータまたはプロセッサによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称され得る。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、無線、及びマイクロ波のようなワイヤレス技術、従ってそのような接続は媒体の定義に含まれる。本明細書に用いたように、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスク、を含み、ディスク（disk）は大抵磁気的にデータを再生し、ディスク（disc）は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。いくつかの実施形態におけるデジタル・ベースバンドＩＣ１０４のプロセッサ読み取り可能な媒体１０６に記憶された命令のセットの、プロセッサ１０５による実行は、新規周波数分周器２０２が、３で周波数分周するため、及び９０度で位相が異なる直交位相信号（Ｉ及びＱ）の組を出力するために実行されるように、デジタル情報をデジタル・ベースバンドＩＣ１０４から、バス配線１０９を通って、図７の新規周波数分周器２０２に通信させる。このような方法で周波数分周器２０２がセットされる場合、ＶＣＯ＿ＯＵＴの周波数は、周波数３Ｆであり、直交位相信号は、周波数Ｆの５０％のデューティ・サイクル信号である。
【００２８】
確かな特定の実施形態が、教示的な目的で上に記載されているとはいえ、本特許文章の教示は、一般的な適用を有し、上述された特定の実施形態に限定されない。フィードバック回路４０２は、２Ｎ（Ｎは整数）ではない除数で直交位相周波数分周器を実行するために用いられることができる。例えば、１．５の除数を有する直交位相周波数分周器は、上述した三分周直交位相周波数分周器に引き続き、周波数２倍器（frequency doubler）を用いることで実装されることができる。三分周周波数分周器のＩ及びＱ出力は、２５％のデューティ・サイクル信号または５０％のデューティ・サイクル信号であることができる。従って、種々の変形例、適応、及び記載された特定の実施形態の種々の特性の組み合わせは、下に示された特許請求の範囲の範囲から逸脱することなく実行されることができる。
１．第１の信号Ｃ、及び前記第１の信号Ｃに関しておおよそ１２０度位相がずれている第２の信号Ａ´を生成するために、３で入力信号を周波数分周すること（frequency dividing）であって、前記第１の信号Ｃは、おおよそ５０％のデューティ・サイクルを有し、前記第２の信号Ａ´はおおよそ５０％のデューティ・サイクルを有する、前記第２の信号Ａ´、前記周波数分周することと、
前記第２の信号Ａ´に関して前記第２の信号Ａ´の遅延バージョン（delayed version）Ａが遅延される際の遅延の量を制御することであって、前記第２の信号Ａ´の前記遅延バージョンＡは、前記第１の信号Ｃに関して９０度位相をずらすために制御ループ（control loop）によって制御される、前記制御することと、
を備える方法。
２．前記Ａの遅延量を制御することは、
前記第１の信号Ｃ、及び前記第２の信号の前記遅延バージョンＡで論理ＡＮＤ演算（logical AND operation）を実行することであって、それによって第３の信号を生成する、前記実行することと、
前記第１の信号Ｃを反転することであって、それによって前記第１の信号の反転バージョン（inverted version）Ｃｂを生成する、前記反転することと、
前記第１の信号の前記反転バージョンＣｂ、及び前記第２の信号の前記遅延バージョンＡで論理ＡＮＤ演算を実行することであって、それによって第４の信号を生成する、前記実行することと、
前記制御ループの第３及び第４の信号に基づいて、前記第２の信号Ａ´に関する前記遅延バージョンＡの遅延の前記量を制御することと、
を備える１の方法。
３．前記Ａの遅延量を制御することは、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成することと、
前記第１の信号Ｃの前記エッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成することと、
を備える１の方法。
４．前記Ａの遅延量を制御することは、
前記第３の信号を第１の電圧レベルに変換することであって、前記第１の電圧レベルは前記時間Ｔ１の量を示す、前記変換することと、
前記第４の信号を第２の電圧レベルに変換することであって、前記第２の電圧レベルは前記時間Ｔ２の量を示す、前記変換することと、
前記第１及び第２の電圧レベルを演算増幅器に供給することであって、前記演算増幅器によって出力される信号は、前記第２の信号の前記非遅延バージョン（undelayed version）Ａ´に関して、前記第２の信号の前記遅延バージョンＡがどの程度遅延されるかどうかを決定する、前記供給することと、
を更に備える３の方法。
５．前記Ａの遅延量を制御することは、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成する第１の論理ゲートと、
前記第１の信号Ｃのエッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成する第２の論理ゲートと、
を備える１の方法。
６．前記入力信号を周波数分周することは、第３の信号Ｂを生成することを更に備え、
前記Ａの遅延量を制御することは、
前記第１、第２、及び第３の信号の一つ、及び前記第１、第２、及び第３の信号の他の一つで論理ＡＮＤ演算を実行することと、
前記第１、第２、及び第３の信号の前記一つ、及び前記第１、第２、及び第３の信号の前記他の一つの反転で論理ＡＮＤ演算を実行することと、
を備える１の方法。
７．周波数３Ｆの入力信号を受信し、周波数Ｆの第１の信号Ｃを出力し、周波数Ｆの第２の信号Ａ´を出力する周波数分周器（frequency divider）であって、前記第１の信号Ｃは、おおよそ５０％のデューティ・サイクル（duty cycle）を有し、前記第２の信号Ａ´は、おおよそ５０％のデューティ・サイクルを有し、前記第２の信号Ａ´は、前記第１の信号Ｃに関しておおよそ１２０度位相がずれている、前記周波数分周器と、
前記第２の信号Ａ´を受信し、前記第２の信号の遅延バージョンＡを出力する遅延回路と、
前記第２の信号の前記遅延バージョンＡが、前記第１の信号Ｃに関して９０度位相がずれるように、前記遅延回路を制御するフィードバック回路と、
を備える回路。
８．前記フィードバック回路は、
前記第２の信号の前記遅延バージョンＡの第１のエッジ、及び前記第１の信号Ｃのエッジ間の時間Ｔ１の量を示す第３の信号を生成する回路と、
前記第１の信号Ｃの前記エッジ、及び前記第２の信号の前記遅延バージョンＡの第２のエッジ間の時間Ｔ２の量を示す第４の信号を生成する回路と、
前記第３の信号及び前記第４の信号を受信し、そこから、前記遅延回路に供給される制御信号を生成する差動増幅回路と、
を備える７の回路。
９．前記第３及び第４の信号はデジタル論理信号（digital logic signal）である８の回路。
１０．前記第３及び第４の信号は電圧レベル信号である８の回路。
１１．前記第３の信号を生成する前記回路は、第１のデジタル論理ゲート（digital logic gate）を備え、前記第４の信号を生成する前記回路は、第２のデジタル論理ゲートを備える８の回路。
１２．前記フィードバック回路は、
第１のロー・パス・フィルタの入力リードに結合された出力リードを有する第１のデジタル論理ゲートと、
第２のロー・パス・フィルタの入力リードに結合された出力リードを有する第２のデジタル論理ゲートと、
前記第１のロー・パス・フィルタから信号を受信し、前記第２のロー・パス・フィルタから信号を受信し、制御信号を前記遅延回路に供給する差動増幅回路と、
を備える７の回路。
１３．前記周波数分周器は、
第１のＰチャネル電界効果トランジスタ（ＰＦＥＴ）、第２のＰＦＥＴ、第１のＮチャネル電界効果トランジスタＮＦＥＴ、及び第２のＮＦＥＴを備える第１のステージであって、前記第１のＰＦＥＴのゲート及び前記第１のＮＦＥＴのゲートは互いに結合され、前記第１のＰＦＥＴのドレイン及び前記第１のＮＦＥＴのドレインは互いに結合され、前記第２のＰＦＥＴのドレインは、前記第１のＰＦＥＴのソースに結合され、前記第２のＮＦＥＴのドレインは、前記第１のＮＦＥＴのソースに結合される、前記第１のステージと、
第１のＰＦＥＴ、第２のＰＦＥＴ、第１のＮＦＥＴ、及び第２のＮＦＥＴを備える第２のステージであって、前記第１のＰＦＥＴのゲート及び前記第１のＮＦＥＴのゲートは互いに結合され、そして前記第１のステージの前記第１のＰＦＥＴ及び前記第１のＮＦＥＴの前記ドレインに結合され、前記第１のＰＦＥＴのドレイン及び前記第１のＮＦＥＴのドレインは互いに結合され、前記第２のＰＦＥＴのドレインは前記第１のＰＦＥＴのソースに結合され、前記第２のＮＦＥＴのドレインは、前記第１のＮＦＥＴのソースに結合される、前記第２のステージと、
第１のＰＦＥＴ、第２のＰＦＥＴ、第１のＮＦＥＴ、及び第２のＮＦＥＴを備える第３のステージであって、前記第１のＰＦＥＴのゲート及び前記第１のＮＦＥＴのゲートは互いに結合され、そして前記第２のステージの前記第１のＰＦＥＴ及び前記第１のＮＦＥＴの前記ドレインに結合され、前記第１のＰＦＥＴのドレイン及び前記第１のＮＦＥＴのドレインは互いに結合され、前記第２のＰＦＥＴのドレインは、前記第１のＰＦＥＴのソースに結合され、前記第２のＮＦＥＴのドレインは、前記第１のＮＦＥＴのソースに結合され、前記第１のＰＦＥＴ及び第１のＮＦＥＴの前記ドレインは、前記第１のステージの前記第１のＰＦＥＴ及び前記第１のＮＦＥＴの前記ゲートに結合され、前記第１、第２、及び第３のステージの前記第２のＰＦＥＴの前記ゲート、及び前記第１、第２、及び第３のステージの前記第２のＮＦＥＴの前記ゲートは、前記入力信号を受信するために結合される、前記第３のステージと、
を備える７の回路。
１４．前記回路は無線レシーバの局部発振器であり、前記入力信号は少なくとも１００メガヘルツの周波数を有している７の回路。
１５．前記フィードバック回路は、
前記第２の信号及び前記第１の信号の反転（inverse）の論理ＡＮＤを出力する第１のデジタル論理ゲートと、
前記第１の信号及び前記第２の信号の論理ＡＮＤを出力する第２のデジタル論理ゲートと、
前記第１の信号及び前記第２の信号の反転の論理ＡＮＤを出力する第３のデジタル論理ゲートと、
前記第１の信号の反転及び前記第１の信号の反転の論理ＡＮＤを出力する第４のデジタル論理ゲートと、
前記第１、第２、第３、及び第４のデジタル論理ゲートから出力された信号を受信し、制御信号を前記遅延回路へと供給する回路と、
を備える７の回路。
１６．前記遅延回路は、デジタル論理インバータ、及びＮチャネル電界効果トランジスタ（ＮＦＥＴ）を備え、前記デジタル論理インバータは、信号入力リード、信号出力リード、電源供給リード、及びグランド・リードを備え、前記グランド・リードは、前記ＮＦＥＴを介し、抵抗を介して（resistively）グランド電位に結合されることが可能（couplable）である７の回路。
１７．前記遅延回路は、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）を更に備え、前記デジタル論理インバータの前記電源リードは、前記ＰＦＥＴを介し、抵抗を介して供給電圧に結合されることが可能である１６の回路。
１８．周波数３Ｆの入力信号を受信し、第１の信号Ｃ及び第２の信号Ａ´を出力する三分周回路（divide-by-three circuit）であって、前記第１の信号Ｃ及び前記第２の信号Ａ´は、同様の周波数Ｆを有し、前記第１の信号Ｃ及び前記第２の信号Ａ´は、互いに関しておおよそ１２０度位相がずれている、前記三分周回路と、
前記三分周回路から前記第２の信号Ａ´を受信し、前記第２の信号の遅延バージョンＡを出力する遅延回路と、
前記第２の信号の前記遅延バージョンＡが、前記第１の信号Ｃに関して９０度位相がずれるように、フィードバック制御ループ（feedback control loop）において前記遅延回路を制御する手段と、
を備える回路。
１９．前記回路は、無線レシーバの局部発振器であり、前記入力信号は、少なくとも１００メガヘルツの周波数を有している請求項１８の回路。
２０．プロセッサ読み取り可能な媒体に記憶されたプロセッサ実行可能な命令のセットであって、
周波数分周器が分周する際に用いる番号（number）を第１の番号から第２の番号に変えるように、前記周波数分周器と通信することであって、前記第１の番号及び前記第２の番号の一つは３であり、前記周波数分周器が３で分周する際に、前記周波数分周器は、直交位相信号の組を出力する、前記通信する
ステップを実行するためのプロセッサ実行可能な命令のセット。
２１．前記周波数分周器は、電圧制御オシレータ（ＶＣＯ：voltage controlled oscillator）からの信号を受信するように結合される請求項２０のプロセッサ実行可能な命令のセット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１１Ａ】
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【図１２】
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【図１３】
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