(57)【特許請求の範囲】
【請求項１】
互いに分離された第１活性領域、第２活性領域及び第３活性領域を備えるＰ型基板である半導体基板と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記浮遊ゲートの両側の第１活性領域に形成された第１不純物領域と、
前記第１活性領域の半導体基板内に配置され、前記第１不純物領域を取り囲む第１ウェルと、
前記浮遊ゲートの両側の第２活性領域に形成された第２不純物領域と、
前記第２活性領域の半導体基板内に配置され、前記第２不純物領域を取り囲む第２ウェルと、
前記浮遊ゲートの両側の前記第３活性領域に形成されたソース／ドレイン領域と、
前記第１活性領域に接続する第１配線と、
前記第２活性領域に接続する第２配線と、
前記ソース／ドレイン領域のうち一つに接続する第３配線と、
前記第３活性領域の半導体基板内に配置され、前記ソース／ドレイン領域を取り囲む第３ウェルとしてのＰ−ウェルと、
前記第１ウェル、前記第２ウェル及び前記第３ウェルのうち前記第１ウェル及び前記第３ウェルだけを取り囲み、前記第２ウェルとは離隔されている深いＮ−ウェルと、
を備えることを特徴とするＥＥＰＲＯＭ。
【請求項２】
前記第１配線は、前記第１ウェル及び前記第１不純物領域に共通的に接続することを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項３】
前記第２配線は、前記第２ウェル及び前記第２不純物領域に共通的に接続することを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項４】
前記第１ウェルと前記第２ウェルは、同じ導電型を有することを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項５】
前記半導体基板は、Ｐ型基板であり、前記第１ウェル及び前記第２ウェルは、Ｎ−ウェルであることを特徴とする請求項４に記載のＥＥＰＲＯＭ。
【請求項６】
前記ソース／ドレイン領域のうち残りの一つ及び前記第３ウェルに共通的に接続する第４配線をさらに備えることを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項７】
前記浮遊ゲートと前記第１活性領域とが重畳する面積は、前記浮遊ゲートと前記第２活性領域とが重畳する面積及び前記浮遊ゲートと前記第３活性領域とが重畳する面積より大きいことを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項８】
第１導電型を有する半導体基板と、
前記基板に互いに分離されて備えられた読み取り活性領域、制御活性領域及び消去活性領域と、
前記制御活性領域の基板内に配置された第２導電型を有する制御ウェルと、
前記消去活性領域の基板内に配置された第２導電型を有する消去ウェルと、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記浮遊ゲートの両側の前記読み取り活性領域に形成され、第２導電型を有するソース／ドレイン領域と、
前記読み取り活性領域の半導体基板内に配置されて前記ソース／ドレイン領域を取り囲み、第１導電型を有する読み取りウェルと、
前記読み取りウェルの下部に配置されて前記制御ウェル、前記消去ウェル及び前記読み取りウェルのうち前記制御ウェル及び前記読み取りウェルだけを取り囲み、 前記消去ウェルとは離隔されており、第２導電型を有する深いウェルと、
前記浮遊ゲートの両側の前記制御活性領域に形成され、前記制御ウェルにより取り囲まれ、第１導電型を有する制御不純物領域と、
前記浮遊ゲートの両側の前記消去活性領域に形成され、前記消去ウェルにより取り囲まれ、第１導電型を有する消去不純物領域と、
前記制御ウェル及び前記制御不純物領域に共通的に接続するワードラインと、
前記消去ウェル及び前記消去不純物領域に共通的に接続する消去ラインと、を備えることを特徴とするＥＥＰＲＯＭ。
【請求項９】
前記浮遊ゲートは、線形であることを特徴とする請求項８に記載のＥＥＰＲＯＭ。
【請求項１０】
前記ソース／ドレイン領域のうち一つに接続するビットラインをさらに備えることを特徴とする請求項８に記載のＥＥＰＲＯＭ。
【請求項１１】
前記ソース／ドレイン領域のうち一つ及び前記読み取りウェルに共通的に接続するソースラインをさらに備えることを特徴とする請求項８に記載のＥＥＰＲＯＭ。
【請求項１２】
前記第１導電型は、Ｐ型であり、前記第２導電型は、Ｎ型であることを特徴とする請求項８に記載のＥＥＰＲＯＭ。
【請求項１３】
ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、
一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御ＭＯＳキャパシタと、
一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去ＭＯＳキャパシタと、を備え、
前記読み取りトランジスタは、前記ソース領域及び前記ドレイン領域を取り囲む読み取りウェルと、前記読み取りウェルの下部に配置されて前記読み取りウェルを取り囲む深いウェルと、を備え 
前記制御ＭＯＳキャパシタの他の電極は、半導体基板に備えられた制御活性領域であり、  前記制御活性領域は、前記浮遊ゲートの両側の制御不純物領域及び前記浮遊ゲートの下部の制御ウェルを備え、
前記ワードラインは、前記制御ウェル及び前記制御不純物領域に共通的に接続し、
前記消去ＭＯＳキャパシタの他の電極は、半導体基板に備えられた消去活性領域であり、  前記消去活性領域は、前記浮遊ゲートの両側の消去不純物領域及び前記浮遊ゲートの下部の消去ウェルを備え、
前記消去ラインは、前記消去ウェル及び前記消去不純物領域に共通的に接続し、
前記深いウェルは前記読み取りウェル、前記制御ウェル及び消去ウェルのうち前記読み取りウェルと前記制御ウェルだけを取り囲み、前記消去ウェルとは離隔されている
ことを特徴とするＥＥＰＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及び該半導体メモリ素子の動作方法に係り、特に単一ゲート構造を有するＥＥＰＲＯＭ、該ＥＥＰＲＯＭの動作方法及び該ＥＥＰＲＯＭの製造方法に関する。
【背景技術】
【０００２】
データを保存する半導体メモリ素子は、揮発性メモリ素子と不揮発性メモリ素子とに大別されうる。前記揮発性メモリ素子は、電源供給が遮断される場合に保存されたデータをなくす一方、前記不揮発性メモリ素子は、電源供給が遮断されても保存されたデータを維持する。
【０００３】
前記不揮発性メモリ素子の一つであって、データを電気的に書き込み／消去できるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）がある。前記ＥＥＰＲＯＭは、その単位セルとして積層ゲート構造のセルを採択することが一般的である。前記積層ゲート構造は、浮遊ゲートと、前記浮遊ゲート上に形成された制御ゲートとを備える。したがって、前記積層ゲート構造を具現するためには、浮遊ゲートの形成工程及び制御ゲートの形成工程が必要である。
【０００４】
一方、最近、論理素子、メモリ素子などが一つのチップに具現されるＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）が先端デジタル時代の核心部品技術として注目されている。前記ＳｏＣは、あらゆる部品機能を一つのチップに集積させたものであって、それぞれの機能を行う複数個の半導体チップを別途に製造することに比べて低コストであり、小型化が可能であるという長所がある。
【０００５】
前記ＳｏＣが論理素子及びメモリ素子としてのＥＥＰＲＯＭを備える場合、これを具現するためには、前記論理素子と前記ＥＥＰＲＯＭとを同じ工程を使用して製造せねばならない。しかし、前記論理素子の場合、単一ゲート構造のトランジスタを使用する一方、前記ＥＥＰＲＯＭの場合、前述したように積層ゲート構造のトランジスタを使用する。したがって、前記論理素子と前記ＥＥＰＲＯＭとを備えるＳｏＣの製造工程は、非常に複雑になりうる。
【０００６】
これを解決するために、単一ゲート構造のＥＥＰＲＯＭが研究されている。かかる単一ゲート構造のＥＥＰＲＯＭを適用すれば、論理素子の製造に使われる一般的なＣＭＯＳ工程を使用してＳｏＣを具現できる。
【０００７】
図１Ａ及び図１Ｂは、従来技術による単一ゲート構造のＥＥＰＲＯＭのデータ書き込み方法及びデータ消去方法をそれぞれ示す図面である。
【０００８】
図１Ａに示すように、Ｐ型の半導体基板１００が提供される。前記基板１００内に、Ｎ型ソース／ドレイン領域１１７及びＮウェルコンタクト領域１１５が形成される。また、前記基板１００内にＮウェル１１０が形成され、前記Ｎウェル１１０内にＰ型ソース／ドレイン領域１１３が形成される。前記基板１００上にＮゲート１２７とＰゲート１２３とが形成される。このとき、前記Ｎゲート１２７と前記Ｐゲート１２３とは、一つの浮遊ゲートの一部分である。
【０００９】
かかるＥＥＰＲＯＭ素子にデータを書き込む方法は、次の通りである。
【００１０】
まず、Ｎウェルコンタクト領域１１５、前記Ｐ型ソース／ドレイン領域１１３に正の高電圧であるプログラミング電圧Ｖｐを印加する。これにより、前記Ｎウェル１１０にプログラミング電圧が印加され、前記Ｎウェル１１０に印加されたプログラミング電圧は、前記Ｐゲート１２３、すなわち浮遊ゲートに容量結合される。一方、前記Ｎ型ソース／ドレイン領域１１７及び前記半導体基板１００を接地させる。その結果、前記Ｎゲート１２７と前記半導体基板１００との間に高電界が形成される。したがって、前記半導体基板１００の電子は、前記Ｎゲート１２７、すなわち浮遊ゲートにＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングされて前記浮遊ゲートに保存される。
【００１１】
以下、図１Ｂを参照して、前記ＥＥＰＲＯＭのデータ消去方法を説明する。
【００１２】
まず、Ｎウェルコンタクト領域１１５、前記Ｐ型ソース／ドレイン領域１１３を接地させる。これにより、前記Ｎウェル１１０に接地電圧が印加され、前記Ｎウェル１１０に印加された接地電圧は、前記Ｐゲート１２３、すなわち浮遊ゲートに容量結合される。一方、前記Ｎ型ソース／ドレイン領域１１７に正の高電圧である消去電圧Ｖｅを印加し、前記半導体基板１００を接地させる。その結果、前記Ｎ型ソース／ドレイン領域１１７と前記Ｎゲート１２７との間に高電界が形成される。したがって、前記Ｎゲート１２７、すなわち浮遊ゲートの電子は、前記Ｎ型ソース／ドレイン領域１１７にＦ−Ｎトンネリングされて、前記浮遊ゲートに保存された電荷は除去される。
【００１３】
かかるデータの消去過程で、前記Ｎ型ソース／ドレイン領域１１７に印加された高電圧は、前記Ｎ型ソース／ドレイン領域１１７と前記半導体基板１００との間の接合を破壊しうる。さらに、前記単一ゲートのＥＥＰＲＯＭは、論理素子を製造するための一般的なＣＭＯＳ工程を適用して形成されるので、前記Ｎ型ソース／ドレイン領域１１７と前記半導体基板１００との間の接合破壊電圧は、１０Ｖ以下に過ぎない。したがって、単一ゲートのＥＥＰＲＯＭに備えられた接合は、前記データの消去過程で印加された高電圧により容易に破壊しうる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする課題は、接合破壊などの不良が抑制された単一ゲート構造を有するＥＥＰＲＯＭ、該ＥＥＰＲＯＭの動作方法及び該ＥＥＰＲＯＭの製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記課題を解決するために、本発明の一側面は、ＥＥＰＲＯＭを提供する。前記ＥＥＰＲＯＭは、互いに分離された第１活性領域、第２活性領域及び第３活性領域を有する半導体基板を備える。前記活性領域の上部を横切る共通の浮遊ゲートが提供される。前記浮遊ゲートの両側の前記第３活性領域にソース／ドレイン領域が形成される。前記第１活性領域に第１配線が接続し、前記第２活性領域に第２配線が接続し、前記ソース／ドレイン領域のうち一つに第３配線が接続する。
【００１６】
前記第１活性領域の半導体基板内に第１ウェルが配置され、前記浮遊ゲートの両側の第１活性領域に第１不純物領域が形成されうる。さらに、前記第１配線は、前記第１ウェル及び前記第１不純物領域に共通的に接続することが望ましい。
【００１７】
前記第２活性領域の半導体基板内に第２ウェルが配置され、前記浮遊ゲートの両側の第２活性領域に第２不純物領域が形成されうる。さらに、前記第２配線は、前記第２ウェル及び前記第２不純物領域に共通的に接続することが望ましい。
【００１８】
前記課題を解決するために、本発明の一側面は、他のＥＥＰＲＯＭを提供する。前記ＥＥＰＲＯＭは、第１導電型を有する半導体基板を備える。前記基板は、互いに分離された読み取り活性領域、制御活性領域及び消去活性領域を備える。前記制御活性領域の基板内に第２導電型を有する制御ウェルが配置される。前記消去活性領域の基板内に第２導電型を有する消去ウェルが配置される。前記活性領域の上部を横切る共通の浮遊ゲートが提供される。前記浮遊ゲートの両側の前記読み取り活性領域に第２導電型を有するソース／ドレイン領域が形成され、前記浮遊ゲートの両側の前記制御活性領域に第１導電型を有する制御不純物領域が形成され、前記浮遊ゲートの両側の前記消去活性領域に第１導電型を有する消去不純物領域が形成される。前記制御ウェル及び前記制御不純物領域にワードラインが共通的に接続し、前記消去ウェル及び前記消去不純物領域に消去ラインが共通的に接続する。
【００１９】
前記浮遊ゲートは、線形であることが望ましい。
【００２０】
前記課題を解決するために、本発明の一側面は、さらに他のＥＥＰＲＯＭを提供する。前記ＥＥＰＲＯＭは、ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御ＭＯＳキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去ＭＯＳキャパシタと、を備える。
【００２１】
前記課題を解決するために、本発明の他の側面は、ＥＥＰＲＯＭのデータ書き込み方法を提供する。まず、互いに分離された第１活性領域、第２活性領域及び第３活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第３活性領域に形成されたソース／ドレイン領域と、を備えるＥＥＰＲＯＭを提供する。前記第１活性領域にプログラミング電圧を印加し、前記第２活性領域に接地電圧を印加することによって、データを書き込む。このとき、前記プログラミング電圧は、前記第２活性領域の電子が前記浮遊ゲートにＦ−Ｎトンネリングできる程度の範囲を有することが望ましい。
【００２２】
前記ＥＥＰＲＯＭは、前記第１活性領域の半導体基板内に配置された第１ウェル及び前記浮遊ゲートの両側の第１活性領域に形成された第１不純物領域をさらに備え、前記プログラミング電圧は、前記第１ウェル及び前記第１不純物領域に印加されることが望ましい。
【００２３】
また、前記ＥＥＰＲＯＭは、前記第２活性領域の半導体基板内に配置された第２ウェル及び前記浮遊ゲートの両側の第２活性領域に形成された第２不純物領域をさらに備え、前記接地電圧は、前記第２ウェル及び前記第２不純物領域に印加されることが望ましい。
【００２４】
前記課題を解決するために、本発明のさらに他の側面は、ＥＥＰＲＯＭのデータ消去方法を提供する。まず、互いに分離された第１活性領域、第２活性領域及び第３活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第３活性領域に形成されたソース／ドレイン領域と、を備えるＥＥＰＲＯＭを提供する。前記第１活性領域に接地電圧を印加し、前記第２活性領域に消去電圧を印加することによって、データを消去する。このとき、前記消去電圧は、前記浮遊ゲートの電子が前記第２活性領域にＦ−Ｎトンネリングできる程度の範囲を有することが望ましい。
【００２５】
前記ＥＥＰＲＯＭは、前記第１活性領域の半導体基板内に配置された第１ウェル及び前記浮遊ゲートの両側の第１活性領域に形成された第１不純物領域をさらに備え、前記接地電圧は、前記第１ウェル及び前記第１不純物領域に印加されることが望ましい。
【００２６】
また、前記ＥＥＰＲＯＭは、前記第２活性領域の半導体基板内に配置された第２ウェル及び前記浮遊ゲートの両側の第２活性領域に形成された第２不純物領域をさらに備え、前記消去電圧は、前記第２ウェル及び前記第２不純物領域に印加されることが望ましい。
【００２７】
前記課題を解決するために、本発明のさらに他の側面は、ＥＥＰＲＯＭのデータ読み取り方法を提供する。まず、互いに分離された第１活性領域、第２活性領域及び第３活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第３活性領域に形成されたソース／ドレイン領域と、を備えるＥＥＰＲＯＭを提供する。前記第１活性領域に読み取り電圧を印加し、前記ドレイン領域に電源電圧を印加し、前記ソース領域に接地電圧を印加することによって、データを読み取る。
【００２８】
前記ＥＥＰＲＯＭは、前記第１活性領域の半導体基板内に配置された第１ウェル及び前記浮遊ゲートの両側の第１活性領域に形成された第１不純物領域をさらに備え、前記読み取り電圧は、前記第１ウェル及び前記第１不純物領域に印加されることが望ましい。
【００２９】
前記課題を解決するために、本発明のさらに他の側面は、ＥＥＰＲＯＭの動作方法を提供する。まず、互いに分離された第１活性領域、第２活性領域及び第３活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第３活性領域に形成されたソース／ドレイン領域と、を備えるＥＥＰＲＯＭを提供する。前記第１活性領域にプログラミング電圧を印加し、前記第２活性領域に接地電圧を印加して、データを書き込む。前記第１活性領域に読み取り電圧を印加し、前記ドレイン領域に電源電圧を印加し、前記ソース領域に接地電圧を印加して、前記書き込まれたデータを読み取る。前記第１活性領域に接地電圧を印加し、前記第２活性領域に消去電圧を印加して、前記書き込まれたデータを消去する。
【００３０】
前記ＥＥＰＲＯＭは、前記第１活性領域の半導体基板内に配置された第１ウェル及び前記浮遊ゲートの両側の第１活性領域に形成された第１不純物領域をさらに備え、前記データの書き込みにおいて、前記プログラミング電圧は、前記第１ウェル及び前記第１不純物領域に印加され、前記データの読み取りにおいて、前記読み取り電圧は、前記第１ウェル及び前記第１不純物領域に印加され、前記データの消去において、前記第１活性領域に印加される接地電圧は、前記第１ウェル及び前記第１不純物領域に印加されることが望ましい。
【００３１】
また、前記ＥＥＰＲＯＭは、前記第２活性領域の半導体基板内に配置された第２ウェル及び前記浮遊ゲートの両側の第２活性領域に形成された第２不純物領域をさらに備え、前記データの書き込みにおいて、前記第２活性領域に印加される接地電圧は、前記第２ウェル及び前記第２不純物領域に印加され、前記データの読み取りにおいて、前記第２ウェル及び前記第２不純物領域に接地電圧を印加し、前記データの消去において、前記消去電圧は、前記第２ウェル及び前記第２不純物領域に印加されることが望ましい。
【００３２】
前記課題を解決するために、本発明のさらに他の側面は、ＥＥＰＲＯＭの他のデータ書き込み方法を提供する。まず、ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御ＭＯＳキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去ＭＯＳキャパシタと、を備えるＥＥＰＲＯＭを提供する。前記ワードラインにプログラミング電圧を印加し、前記消去ラインに接地電圧を印加することによって、データを書き込む。
【００３３】
前記課題を解決するために、本発明のさらに他の側面は、ＥＥＰＲＯＭの他のデータ消去方法を提供する。まず、ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御ＭＯＳキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去ＭＯＳキャパシタと、を備えるＥＥＰＲＯＭを提供する。前記ワードラインに接地電圧を印加し、前記消去ラインに消去電圧を印加することによって、データを消去する。
【００３４】
前記課題を解決するために、本発明のさらに他の側面は、ＥＥＰＲＯＭの製造方法を提供する。まず、半導体基板内に素子分離膜を形成して、互いに分離された第１活性領域、第２活性領域及び第３活性領域を限定する。前記活性領域の上部を横切る共通の浮遊ゲートを形成する。前記浮遊ゲートの両側の前記第３活性領域にソース／ドレイン領域を形成する。前記第１活性領域に接続する第１配線を形成し、前記第２活性領域に接続する第２配線を形成し、前記ソース／ドレイン領域のうち一つに接続する第３配線を形成する。
【発明の効果】
【００３５】
本発明によれば、読み取り活性領域と消去活性領域とを分離して形成し、データの書き込み及び消去を前記消去活性領域と消去ゲート部との間の電子トンネリングにより行うことによって、読み取りトランジスタの劣化を防止できる。これと共に、データの書き込み及び消去過程で、ＥＥＰＲＯＭに含まれたあらゆる接合の接合破壊を防止できる。その結果、ＥＥＰＲＯＭ素子の信頼性を確保できる。
【発明を実施するための最良の形態】
【００３６】
以下、添付した図面を参照して、本発明の望ましい実施形態を詳細に説明する。明細書の全体にわたって、同じ参照番号は同じ構成要素を表す。
【００３７】
図２は、本発明の一実施形態によるＥＥＰＲＯＭの単位セルを示す等価回路図である。
【００３８】
図２に示すように、読み取りトランジスタＴｒ、制御ＭＯＳキャパシタＣｃ及び消去ＭＯＳキャパシタＣｅが提供される。前記読み取りトランジスタＴｒのドレイン領域は、ビットラインＢ／Ｌに連結され、前記読み取りトランジスタＴｒのソース領域は、ソースラインＳ／Ｌに連結される。また、前記読み取りトランジスタＴｒのゲートは、前記制御ＭＯＳキャパシタＣｃの一つの電極及び前記消去ＭＯＳキャパシタＣｅの一つの電極と連結される。詳しくは、前記読み取りトランジスタＴｒのゲート、前記制御ＭＯＳキャパシタＣｃの一つの電極及び前記消去ＭＯＳキャパシタＣｅの一つの電極は、互いに連結された一つの浮遊ゲートＦＧを共有する。一方、前記制御ＭＯＳキャパシタＣｃの他の電極は、ワードラインＷ／Ｌに連結され、前記消去ＭＯＳキャパシタＣｅの他の電極は、消去ラインＥ／Ｌに連結される。
【００３９】
図３は、本発明の一実施形態によるＥＥＰＲＯＭの単位セルを示すレイアウト図であり、図４は、図３のＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’線の断面図である。
【００４０】
図３及び図４に示すように、半導体基板１０は、素子分離膜１０ａにより互いに分離されて限定された第１活性領域、第２活性領域及び第３活性領域を備える。前記第１活性領域は、制御活性領域１１であり、前記第２活性領域は、消去活性領域１５であり、前記第３活性領域は、読み取り活性領域１３でありうる。前記活性領域は、前記消去活性領域１５、前記読み取り活性領域１３及び前記制御活性領域１１の順序に配置されうるが、これに限定されるものではない。
【００４１】
前記活性領域１１，１３，１５上に、前記活性領域１１，１３，１５の上部を横切る共通の浮遊ゲート３０が配置される。前記浮遊ゲート３０は、線形でありうる。これにより、単位セルの面積を縮めうる。前記浮遊ゲート３０は、Ｎ型ゲートであり、詳しくは、Ｎ型不純物がドーピングされたポリシリコン層でありうる。
【００４２】
前記浮遊ゲート３０は、前記制御活性領域１１と重畳される制御ゲート部３１、前記読み取り活性領域１３と重畳される読み取りゲート部３３、及び前記消去活性領域１５と重畳される消去ゲート部３５を備える。また、前記浮遊ゲート３０と前記制御活性領域１１とが重畳する面積は、前記浮遊ゲート３０と前記消去活性領域１５とが重畳する面積、及び前記浮遊ゲート３０と前記読み取り活性領域１３とが重畳する面積より大きいことが望ましい。これにより、前記制御活性領域１１と前記浮遊ゲート３０との間の容量結合を容易にする。
【００４３】
前記制御活性領域１１の半導体基板内に第１ウェル、すなわち制御ウェル１が配置される。さらに、前記浮遊ゲート３０、すなわち前記制御ゲート部３１の両側の制御活性領域１１に一対の第１不純物領域、すなわち一対の制御不純物領域１１ａが提供される。前記制御不純物領域１１ａは、前記制御ウェル１と異なる導電型を有する。また、前記制御活性領域１１に前記浮遊ゲート３０と離隔され、前記制御不純物領域１１ａのうち一つに隣接する制御ウェルコンタクト領域１１ｗが提供される。前記制御ウェルコンタクト領域１１ｗは、前記制御ウェル１と同じ導電型を有するが、不純物の濃度が高い領域である。本発明の他の実施形態において、前記制御不純物領域１１ａは省略しうる。
【００４４】
前記消去活性領域１５の半導体基板内に第２ウェル、すなわち消去ウェル５が配置される。さらに、前記浮遊ゲート３０、すなわち前記消去ゲート部３５の両側の消去活性領域１５に一対の第２不純物領域、すなわち一対の消去不純物領域１５ａが提供される。前記消去不純物領域１５ａは、前記消去ウェル５と異なる導電型を有する。また、前記消去活性領域１５に前記浮遊ゲート３０と離隔され、前記消去不純物領域１５ａのうち一つに隣接する消去ウェルコンタクト領域１５ｗが提供される。前記消去ウェルコンタクト領域１５ｗは、前記消去ウェル５と同じ導電型を有するが、不純物の濃度が高い領域である。本発明の他の実施形態において、前記消去不純物領域１５ａは省略しうる。
【００４５】
望ましくは、前記制御ウェル１と前記消去ウェル５とは、同じ導電型を有する。具体的に、前記半導体基板１０が第１導電型、すなわちＰ型の基板である場合、前記制御ウェル１と前記消去ウェル５とは、第２導電型、すなわちＮ型を有するＮ−ウェルでありうる。この場合、前記制御不純物領域１１ａ及び前記消去不純物領域１５ａは、Ｐ型の不純物領域である。
【００４６】
前記読み取り活性領域１３の半導体基板内に第３ウェル、すなわち読み取りウェル３が配置される。また、前記浮遊ゲート３０、すなわち前記読み取りゲート部３３の両側の読み取り活性領域１３に前記読み取りウェル３と異なる導電型を有するソース領域１３ｓ及びドレイン領域１３ｄが提供される。その結果、前記読み取りウェル３は、前記ソース／ドレイン領域１３ｓ，１３ｄを取り囲む。また、前記読み取り活性領域１３に前記浮遊ゲート３０と離隔され、前記ソース領域１３ｓに隣接する読み取りウェルコンタクト領域１３ｗが提供される。前記読み取りウェルコンタクト領域１３ｗは、前記読み取りウェル３と同じ導電型を有するが、不純物の濃度が高い領域である。
【００４７】
さらに、前記読み取り活性領域１３の半導体基板内に、前記読み取りウェル３を取り囲み、前記読み取りウェル３と異なる導電型を有する第４ウェル、すなわち深いウェル４が提供される。前記読み取りウェル３及び前記深いウェル４は、前記半導体基板１０に印加されうるバックバイアスにより前記ソース／ドレイン領域１３ｓ，１３ｄが影響されることを防止する。前記深いウェル４は、延びて前記制御ウェル１を取り囲むように形成されうる。具体的に、前記半導体基板１０がＰ型基板である場合、前記読み取りウェル３は、Ｐ−ウェルであり、前記深いウェル４は、深いＮ−ウェル４でありうる。この場合、前記ソース／ドレイン領域１３ｓ，１３ｄは、Ｎ型の不純物領域である。一方、本発明の他の実施形態において、前記読み取りウェル３及び前記深いウェル４は省略しうる。
【００４８】
前記浮遊ゲート３０と前記活性領域１１，１３，１５との間にゲート絶縁膜２０が介在される。前記ゲート絶縁膜２０の厚さは、約１５０Åでありうる。
【００４９】
前記浮遊ゲート、すなわち前記制御ゲート部３１、前記制御活性領域１１及びそれらの間に介在された前記ゲート絶縁膜２０は、制御ＭＯＳキャパシタＣｃを形成し、前記浮遊ゲート、すなわち前記消去ゲート部３５、前記消去活性領域１５及びそれらの間に介在された前記ゲート絶縁膜２０は、消去ＭＯＳキャパシタＣｅを形成する。詳しく説明すれば、前記制御ＭＯＳキャパシタＣｃの一つの電極は、前記制御ゲート部３１であり、他の電極は、前記制御活性領域１１である。前述したように、前記制御活性領域１１は、前記制御ゲート部３１の両側の制御不純物領域１１ａ及び前記制御ゲート部３１の下部の制御ウェル１を備える。また、前記消去ＭＯＳキャパシタＣｅの一つの電極は、前記消去ゲート部３５であり、他の電極は、前記消去活性領域１５である。前述したように、前記消去活性領域１５は、前記消去ゲート部３５の両側の消去不純物領域１５ａ及び前記消去ゲート部３５の下部の消去ウェル５を備える。一方、前記読み取りゲート部３３、前記ソース／ドレイン領域１３ｓ，１３ｄ及び前記ゲート絶縁膜２０は、読み取りトランジスタＴｒを形成する。
【００５０】
前記浮遊ゲート３０及び前記活性領域１１，１３，１５上に、前記浮遊ゲート３０及び前記活性領域１１，１３，１５を覆う層間絶縁膜４０が位置しうる。
【００５１】
前記層間絶縁膜４０上に互いに離隔された第１配線５１、第２配線５５、第３配線５３ｄ及び第４配線５３ｓが位置しうる。前記第１配線５１は、前記層間絶縁膜４０を貫通して前記制御活性領域１１に接続する。詳しくは、前記第１配線５１は、制御ウェル１、すなわち前記制御ウェルコンタクト領域１１ｗ及び前記制御不純物領域１１ａに共通的に接続する。前記第２配線５５は、前記層間絶縁膜４０を貫通して前記消去活性領域１５に接続する。詳しくは、前記第２配線５５は、消去ウェル５、すなわち前記消去ウェルコンタクト領域１５ｗ及び前記消去不純物領域１５ａに共通的に接続する。また、第３配線５３ｄは、前記層間絶縁膜４０を貫通して前記ドレイン領域１３ｄに接続し、前記第４配線５３ｓは、前記層間絶縁膜４０を貫通して前記読み取りウェルコンタクト領域１３ｗ及び前記ソース領域１３ｓに共通的に接続する。具体的に、前記第１配線５１は、ワードライン（図２のＷ／Ｌ）であり、前記第２配線５５は、消去ライン（図２のＥ／Ｌ）であり、前記第３配線５３ｄは、ビットライン（図２のＢ／Ｌ）であり、前記第４配線は、ソースライン（図２のＳ／Ｌ）でありうる。
【００５２】
以下、図４を再び参照して、本発明の一実施形態によるＥＥＰＲＯＭの製造方法を説明する。
【００５３】
図４に示すように、半導体基板１０内に素子分離膜１０ａを形成する。前記素子分離膜１０ａは、通常のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を使用して形成できる。前記素子分離膜１０ａにより互いに分離された第１活性領域、第２活性領域及び第３活性領域が限定される。前記第１活性領域は、制御活性領域（図３の１１）であり、前記第２活性領域は、消去活性領域（図３の１５）であり、前記第３活性領域は、読み取り活性領域（図３の１３）でありうる。前記半導体基板１０は、Ｐ型基板でありうる。
【００５４】
次いで、前記制御活性領域（図３の１１）を備える半導体基板の一部及び前記消去活性領域（図３の１５）を備える半導体基板の一部を露出させるフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして前記半導体基板１０に不純物、例えばＮ型不純物を低濃度で注入する。その結果、前記制御活性領域（図３の１１）の半導体基板内に第１ウェル、すなわち制御ウェル１が形成され、前記消去活性領域（図３の１５）の半導体基板内に第２ウェル、すなわち消去ウェル５が形成される。これと異なり、前記制御ウェル１及び前記消去ウェル５は、異なるフォトリソグラフィ工程を使用して形成されることも可能である。
【００５５】
次いで、前記読み取り活性領域（図３の１３）を備える半導体基板の一部を露出させるフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして前記半導体基板１０に不純物、例えばＰ型不純物を低濃度で注入する。その結果、前記読み取り活性領域（図３の１３）の半導体基板内に第３ウェル、すなわち読み取りウェル３が形成される。
【００５６】
次いで、前記制御活性領域（図３の１１）及び前記読み取り活性領域（図３の１３）を備える半導体基板の一部を露出させるフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして前記露出された半導体基板１０に不純物、例えばＮ型不純物を低濃度で注入するが、前記読み取りウェル３及び前記制御ウェル１を形成するための不純物の注入時のエネルギーよりさらに高いエネルギーで不純物を注入する。その結果、前記制御活性領域（図３の１１）及び前記読み取り活性領域（図３の１３）の半導体基板内に第４ウェル、すなわち深いウェル４が形成される。
【００５７】
前記制御ウェル１の形成工程、前記消去ウェル５の形成工程、前記読み取りウェル３の形成工程及び前記深いウェル４の形成工程の順序は、これに限定されない。また、本発明の他の実施形態においては、前記読み取りウェル３の形成工程及び前記深いウェル４の形成工程は省略しうる。
【００５８】
前記ウェル１，３，４，５が形成された半導体基板上にゲート絶縁膜２０を形成する。しかし、前記ゲート絶縁膜２０は、前記ウェル１，３，４，５を形成する前に形成されることも可能である。前記ゲート絶縁膜２０は、熱酸化膜または蒸着酸化膜でありうる。
【００５９】
前記ゲート絶縁膜２０上にゲート導電膜を積層し、前記ゲート導電膜をパターニングして前記活性領域（図３の１１，１３，１５）の上部を横切る浮遊ゲート３０を形成する。前記浮遊ゲート３０は、線形でありうる。また、前記浮遊ゲート３０は、Ｎ型不純物がドーピングされたポリシリコン層でありうる。前記浮遊ゲート３０は、前記制御活性領域１１と重畳される制御ゲート部３１、前記読み取り活性領域１３と重畳される読み取りゲート部３３及び前記消去活性領域１５と重畳される消去ゲート部３５を備える。
【００６０】
次いで、前記制御ゲート部３１に隣接する制御活性領域（図３の１１）、前記読み取りゲート部３３と離隔された読み取り活性領域（図３の１３）及び前記消去ゲート部３５に隣接する消去活性領域（図３の１５）を露出させるフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして前記露出された活性領域（図３の１１，１３，１５）に不純物、例えばＰ型不純物を高濃度で注入する。その結果、前記制御ゲート部３１の両側の制御活性領域（図３の１１）に一対の第１不純物領域、すなわち一対の制御不純物領域１１ａが形成され、前記消去ゲート部３５の両側の消去活性領域１５に一対の第２不純物領域、すなわち一対の消去不純物領域１５ａが形成され、前記読み取り活性領域１３に前記読み取りゲート部３３と離隔された読み取りウェルコンタクト領域１３ｗが形成される。本発明の他の実施形態においては、前記制御不純物領域１１ａ、消去不純物領域１５ａ、読み取りウェルコンタクト領域１３ｗは、異なるフォトリソグラフィ工程を使用して形成されうる。
【００６１】
次いで、前記制御ゲート部３１と離隔され、前記制御不純物領域１１ａのうち一つに隣接する制御活性領域（図３の１１）、前記読み取りゲート部３３に隣接する読み取り活性領域（図３の１３）及び前記消去ゲート部３５と離隔され、前記消去不純物領域１５ａのうち一つに隣接する消去活性領域（図３の１５）を露出させるフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして前記露出された活性領域（図３の１１，１３，１５）に不純物、例えばＮ型不純物を高濃度で注入する。その結果、前記制御活性領域１１に制御ウェルコンタクト領域１１ｗが形成され、前記読み取りゲート部３３の両側の読み取り活性領域１３にソース領域１３ｓ及びドレイン領域１３ｄが形成され、前記消去活性領域１５に消去ウェルコンタクト領域１５ｗが形成される。本発明の他の実施形態において、前記制御ウェルコンタクト領域１１ｗ、前記ソース／ドレイン領域１３ｓ，１３ｄ及び前記消去ウェルコンタクト領域１５ｗは、異なるフォトリソグラフィ工程を使用して形成されうる。
【００６２】
次いで、前記浮遊ゲート３０及び前記活性領域（図３の１１，１３，１５）上に、前記浮遊ゲート３０及び前記活性領域（図３の１１，１３，１５）を覆う層間絶縁膜４０を形成する。
【００６３】
前記層間絶縁膜４０内に、前記制御活性領域１１、詳しくは前記制御不純物領域１１ａ及び制御ウェルコンタクト領域１１ｗ、前記消去活性領域１５、詳しくは前記消去不純物領域１５ａ及び前記消去ウェルコンタクト領域１５ｗ、前記ドレイン領域１３ｄ、前記ソース領域１３ｓ及び前記読み取りウェルコンタクト領域１３ｗを露出させるコンタクトホールを形成する。
【００６４】
次いで、前記コンタクトホールが形成された基板上に配線導電膜を積層し、前記配線導電膜をパターニングして第１配線、第２配線、第３配線及び第４配線を形成する。前記第１配線はワードライン５１であり、前記第２配線は消去ライン５５であり、前記第３配線はビットライン５３ｄであり、前記第４配線はソースライン５３ｓでありうる。前記ワードライン５１は、前記制御活性領域（図３の１１）、詳しくは前記制御不純物領域１１ａ及び制御ウェルコンタクト領域１１ｗに共通的に接続し、前記消去ライン５５は、前記消去活性領域（図３の１５）、詳しくは前記消去不純物領域１５ａ及び前記消去ウェルコンタクト領域１５ｗに共通的に接続する。また、前記ビットライン５３ｄは、前記ドレイン領域１３ｄに接続し、前記ソースライン５３ｓは、前記ソース領域１３ｓ及び前記読み取りウェルコンタクト領域１３ｗに共通的に接続する。
【００６５】
以下、図５Ａないし図５Ｃを参照して、本発明の一実施形態によるＥＥＰＲＯＭの動作方法を説明する。
【００６６】
まず、図５Ａを参照して、データ書き込み方法を説明する。
【００６７】
ワードライン５１を通じて制御活性領域（図３の１１）に正の高電圧であるプログラミング電圧Ｖｐを印加し、消去ライン５５を通じて消去活性領域（図３の１５）に接地電圧を印加し、基板１０は接地させる。詳しくは、前記プログラミング電圧Ｖｐは、制御ウェルコンタクト領域１１ｗを通じて制御ウェル１に印加され、制御不純物領域１１ａが形成された場合、前記制御不純物領域１１ａにも印加される。また、前記接地電圧は、消去ウェルコンタクト領域１５ｗを通じて消去ウェル５に印加され、消去不純物領域１５ａが形成された場合、前記消去不純物領域１５ａにも印加される。一方、深いウェル４が前記制御ウェル１を取り囲むように形成された場合、前記深いウェル４にも前記プログラミング電圧Ｖｐが印加される。
【００６８】
このとき、浮遊ゲート（図３の３０）、すなわち制御ゲート部３１が前記制御活性領域（図３の１１）と重畳する面積は、前記浮遊ゲート（図３の３０）、すなわち消去ゲート部３５が前記消去活性領域（図３の１５）と重畳する面積に比べて大きいので、前記制御活性領域（図３の１１）に印加されたプログラミング電圧Ｖｐは、前記浮遊ゲート（図３の３０）に容量結合されうる。その結果、前記消去ゲート部３５と前記消去活性領域（図３の１５）との間に高電界が形成される。したがって、前記消去ウェル５の電子は、前記消去ゲート部３５にＦ−Ｎトンネリングされて前記浮遊ゲートに保存されうる。このとき、前記プログラミング電圧Ｖｐは、前記消去活性領域（図３の１５）の電子を前記消去ゲート部３５にＦ−Ｎトンネリングさせる程度の範囲を有する。具体的に、前記プログラミング電圧Ｖｐは、約１５Ｖでありうる。一方、前記制御不純物領域１１ａは、前記容量結合を容易にする役割を行う。
【００６９】
さらに、前記ビットライン５３ｄ及び前記ソースライン５３ｓをフローティングさせうる。これにより、ソース／ドレイン領域１３ｓ，１３ｄ及び読み取りウェル３はフローティングされる。前記ソース／ドレイン領域１３ｓ，１３ｄ及び前記読み取りウェル３をフローティングさせる場合、データの書き込みは、前記消去ゲート部３５と前記消去ウェル５との間の電子のＦ−Ｎトンネリングにより行われるので、読み取りトランジスタＴｒのゲート絶縁膜２０を通じた電子のトンネリングを必要としない。したがって、読み取りトランジスタＴｒの劣化を低下させる。
【００７０】
これと異なり、前記ビットライン５３ｄ及び前記ソースライン５３ｓに接地電圧が印加されることもある。この場合、読み取りウェルコンタクト領域１３ｗを通じて前記読み取りウェル３に接地電圧が印加され、その結果、前記浮遊ゲート３０、すなわち前記読み取りゲート部３３と前記読み取りウェル３との間に高電界が形成される。したがって、前記読み取りウェル３の電子が前記読み取りゲート部３３にＦ−Ｎトンネリングされて前記浮遊ゲート３０に保存されることも可能である。
【００７１】
かかるデータ書き込み方法において、前記制御ウェル１及び前記制御不純物領域１１ａにプログラミング電圧Ｖｐが共通的に印加されることによって、前記制御ウェル１と前記制御不純物領域１１ａとの間の接合破壊が防止され、前記消去ウェル５及び前記消去不純物領域１５ａに接地電圧が共通的に印加されることによって、前記消去ウェル５と前記消去不純物領域１５ａとの間の接合破壊が防止される。また、前記読み取りウェル３及び前記ソース／ドレイン領域１３ｓ，１３ｄに接地電圧が共通的に印加されることによって、前記読み取りウェル３と前記ソース／ドレイン領域１３ｓ，１３ｄとの間の接合破壊が防止される。一方、前記深いウェル４と前記読み取りウェル３との間及び前記深いウェル４と前記基板１０との間に逆バイアスがかかりうるが、前記ウェル３，４は、前記不純物領域１１ａ，１３ｓ，１３ｄ，１５ａに比べて低い不純物濃度を有するので、前記深いウェル４と前記読み取りウェル３との間及び前記深いウェル４と前記基板１０との間の接合の破壊電圧は、前記プログラミング電圧Ｖｐより高い。したがって、前述したデータ書き込み過程で接合破壊は発生しない。
【００７２】
次いで、図５Ｂを参照して、データ読み取り方法を説明する。
【００７３】
ワードライン５１を通じて制御活性領域（図３の１１）に読み取り電圧Ｖｒを印加し、ビットライン５３ｄを通じてドレイン領域１３ｄに電源電圧Ｖｄｄを印加し、ソースライン５３ｓを通じてソース領域１３ｓ及び読み取りウェル３に接地電圧を印加し、基板１０は接地させる。詳しくは、前記読み取り電圧Ｖｒは、制御ウェルコンタクト領域１１ｗを通じて制御ウェル１に印加され、制御不純物領域１１ａが形成された場合、前記制御不純物領域１１ａにも印加される。一方、深いウェル４が前記制御ウェル１を取り囲むように形成された場合、前記深いウェル４にも前記読み取り電圧Ｖｒが印加される。具体的に、前記読み取り電圧Ｖｒは約５Ｖであり、前記電源電圧Ｖｄｄは約３Ｖでありうる。
【００７４】
このとき、前記制御活性領域（図３の１１）に印加された読み取り電圧Ｖｒは、前記浮遊ゲート（図３の３０）に容量結合される。したがって、前記浮遊ゲート３０に電子が保存されていない場合、前記浮遊ゲート３０に容量結合された電圧は、前記読み取りゲート部３３の下部の読み取り活性領域１３にチャンネルを形成させ、これにより、前記読み取りトランジスタＴｒはオンになる。一方、前記浮遊ゲート３０に電子が保存されていた場合、前記読み取りゲート部３３の下部の読み取り活性領域１３にチャンネルが形成されていないので、前記読み取りトランジスタＴｒはオフになる。このとき、前記ビットライン５３ｄを通じて前記読み取りトランジスタＴｒのオン／オフ状態を感知することによって、読み取り動作が完了する。
【００７５】
さらに、消去ライン５５を通じて消去活性領域（図３の１５）に接地電圧を印加する。詳しくは、前記消去活性領域（図３の１５）に印加される接地電圧は、消去ウェルコンタクト領域１５ｗを通じて消去ウェル５に印加され、消去不純物領域１５ａが形成された場合、前記消去不純物領域１５ａにも印加される。
【００７６】
次いで、図５Ｃを参照して、データ消去方法を説明する。
【００７７】
ワードライン５１を通じて制御活性領域（図３の１１）に接地電圧を印加し、消去ライン５５を通じて消去活性領域（図３の１５）に正の高電圧である消去電圧Ｖｅを印加し、基板１０は接地させる。詳しくは、前記制御活性領域（図３の１１）に印加された接地電圧は、制御ウェルコンタクト領域１１ｗを通じて制御ウェル１に印加され、制御不純物領域１１ａが形成された場合、前記制御不純物領域１１ａにも印加される。また、前記消去電圧Ｖｅは、消去ウェルコンタクト領域１５ｗを通じて消去ウェル５に印加され、消去不純物領域１５ａが形成された場合、前記消去不純物領域１５ａにも印加される。一方、深いウェル４が前記制御ウェル１を取り囲むように形成された場合、前記深いウェル４にも接地電圧が印加される。
【００７８】
前記制御活性領域（図３の１１）に印加された接地電圧は、前記浮遊ゲート（図３の３０）に容量結合される。その結果、前記消去ゲート部３５と前記消去活性領域（図３の１５）との間に高電界が形成される。したがって、前記消去ゲート部３５の電子は、前記消去ウェル５にＦ−Ｎトンネリングされて前記浮遊ゲートに保存された電荷は除去される。このとき、前記消去電圧Ｖｅは、前記消去ゲート部３５の電子を前記消去ウェル５にＦ−Ｎトンネリングさせる程度の範囲を有する。具体的に、前記消去電圧Ｖｅは、約１５Ｖでありうる。
【００７９】
一方、前記ビットライン５３ｄ及び前記ソースライン５３ｓにも接地電圧が印加されうる。これにより、前記ソース／ドレイン領域１３ｓ，１３ｄ及び読み取りウェル３に接地電圧が印加されうる。
【００８０】
かかるデータ消去方法において、前記制御ウェル１及び前記制御不純物領域１１ａに接地電圧が共通的に印加されることによって、前記制御ウェル１と前記制御不純物領域１１ａとの間の接合破壊が防止され、前記消去ウェル５及び前記消去不純物領域１５ａに消去電圧Ｖｅが共通的に印加されることによって、前記消去ウェル５と前記消去不純物領域１５ａとの間の接合破壊が防止される。また、前記読み取りウェル３及び前記ソース／ドレイン領域１３ｓ，１３ｄに接地電圧が共通的に印加されることによって、前記読み取りウェル３と前記ソース／ドレイン領域１３ｓ，１３ｄとの間の接合破壊が防止される。一方、前記消去ウェル５と前記基板１０との間に逆バイアスがかかりうるが、前記消去ウェル５は、前記消去不純物領域１５ａに比べて低い不純物濃度を有するので、前記消去ウェル５と前記基板１０との間の接合の破壊電圧は、前記消去電圧Ｖｅより高い。したがって、前述したデータ消去過程で接合破壊は発生しない。
【００８１】
また、前述したデータの消去は、前記消去ゲート部３５と前記消去ウェル５との間の電子のＦ−Ｎトンネリングにより行われるので、読み取りトランジスタＴｒのゲート絶縁膜２０を通じた電子のトンネリングを必要としない。したがって、読み取りトランジスタＴｒの劣化を低下させる。
【００８２】
以上、本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練された当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更可能であるということを理解できるであろう。
【産業上の利用可能性】
【００８３】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００８４】
【図１Ａ】従来技術による単一ゲート構造のＥＥＰＲＯＭのデータ書き込み方法を示す図面である。
【図１Ｂ】従来技術による単一ゲート構造のＥＥＰＲＯＭのデータ消去方法を示す図面である。
【図２】本発明の一実施形態によるＥＥＰＲＯＭの単位セルを示す等価回路図である。
【図３】本発明の一実施形態によるＥＥＰＲＯＭの単位セルを示すレイアウト図である。
【図４】図３のＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’線の断面図である。
【図５Ａ】本発明の一実施形態によるＥＥＰＲＯＭのデータ書き込み方法を説明するための図面である。
【図５Ｂ】本発明の一実施形態によるＥＥＰＲＯＭのデータ読み取り方法を説明するための図面である。
【図５Ｃ】本発明の一実施形態によるＥＥＰＲＯＭのデータ消去方法を説明するための図面である。
【符号の説明】
【００８５】
１  制御ウェル
３  読み取りウェル
４  深いウェル
５  消去ウェル
１１  制御活性領域
１１ａ  制御不純物領域
１１ｗ  制御ウェルコンタクト領域
１３  読み取り活性領域
１３ｄ  ドレイン領域
１３ｗ  読み取りウェルコンタクト領域
１３ｓ  ソース領域
１５  消去活性領域
１５ａ  消去不純物領域
１５ｗ  消去ウェルコンタクト領域
３０  浮遊ゲート
３１  制御ゲート部
３３  読み取りゲート部
３５  消去ゲート部
５１  第１配線
５３ｄ  第３配線
５３ｓ  第４配線
５５  第２配線
【図１Ａ】
0005259081.tif 000002
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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