(57)【特許請求の範囲】
【請求項１】
少なくとも表面に半導体層を有する基板と、
ビット線に直列に接続されるように前記半導体層上にトンネル絶縁膜となる第一の絶縁膜を介して形成された電荷蓄積層をなす複数の量子ドット素子を備え、
前記複数の量子ドット素子は、第１乃至第３の間隔だけ互いに離隔して配置される第１乃至第４の量子ドット素子を一単位として前記ビット線方向に互いに第４の間隔だけ離隔して周期的に反復形成され、
前記第１の間隔と前記第３の間隔は互いに同一である、
ことを特徴とする半導体記憶装置。
【請求項２】
各量子ドット素子の上にビット線方向と直交する方向に各量子ドット素子と実質的に同一の幅で形成されたワード線をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
リソグラフィ工程と側壁マスク工程とを用いて、少なくとも表面に半導体層を有する基板の前記半導体層上に、トンネル絶縁膜となる第一の絶縁膜を介して電荷蓄積層をなす複数の量子ドット素子を周期的に反復形成し、
前記複数の量子ドット素子は、第１乃至第３の間隔だけ互いに離隔するように配置した第１乃至第４の量子ドット素子を一単位としてビット線の方向に互いに第４の間隔だけ離隔し、前記第１の間隔と前記第３の間隔が互いに同一となるように形成される、
ことを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記側壁マスク加工は、側壁マスクパターンが互いに直交する方向に重ねて行われ、
前記量子ドット素子は、前記側壁マスクパターンが交差する箇所の下に形成される、
ことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
室温で動作可能な単一電子メモリを実現するために様々な提案がなされている。例えば特許文献１には、２０ｎｍ厚×１５０ｎｍのアモルファスシリコンをアニールして再結晶させることにより、直径６ｎｍ粒の量子ドットを有する単電子メモリ素子を製造する方法等が提案されている。しかしながら、特許文献１に記載の方法では素子の均一性に欠けるため、安定して量産することは困難である。
【０００３】
また、特許文献２では、８０ｎｍ以下の量子ドットを電界に閉じ込め、試作段階で動作可能な単電子トランジスタが提案されている。しかしながら、ＥＢ（Electron Beam）リソグラフィを使用して製造しなければならないため、量産が困難であるという欠点がある。
【０００４】
非特許文献１は、世界初の室温動作単一電子メモリを開示するものであり、多結晶シリコン膜の凹凸を利用して図６５に示すように、結晶粒程度の極細電流経路や電荷蓄積領域の自然形成を実現したものである。
【０００５】
しかしながら、非特許文献１の素子はプロセスの制御性に欠けるだけでなく、ばらつき補償回路が必要になるなど、周辺回路が大がかりになるという欠点がある。
【０００６】
非特許文献２は、細線を縦横に並べ、さらにゲートを４つ設けて２次元構造としたメモリセルを提案する。しかしながら、非特許文献２の素子もＥＢ露光を必要とするために、量産が困難であるという欠点を有する。
【特許文献１】特開２００４−３４３１２８号
【特許文献２】米国特許第６，８９４，３５２Ｂ２号明細書
【非特許文献１】ＰＲＯＣＥＥＤＩＮＧＳ  ＯＦ  ＴＨＥ  ＩＥＥＥ  Ｖｏｌ．８７  Ｎｏ．４，Ａｐｒｉｌ  １９９９
【非特許文献２】２００５  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  （２００５  ＩＥＤＭ）講演番号１９．４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本願発明の目的の一つは、安定した均一性で量産可能であるとともに、それぞれがメモリセルを構成する量子ドット素子を高密度で集積した半導体記憶装置を提供することにある。
【０００８】
また、本願発明の他の目的は、そのような半導体記憶装置を低い製造コストでかつ高いスループットで製造できる方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の側面によれば、
少なくとも表面に半導体層を有する基板と、
ビット線に直列に接続されるように前記半導体層上にトンネル絶縁膜となる第一の絶縁膜を介して形成された電荷蓄積層をなす複数の量子ドット素子を備える半導体記憶装置が提供される。
【００１０】
また、本発明の第２の側面によれば、
リソグラフィ工程と側壁マスク工程とを用いて、少なくとも表面に半導体層を有する基板の前記半導体層上に、トンネル絶縁膜となる第一の絶縁膜を介して電荷蓄積層をなす複数の量子ドット素子を周期的に反復形成する半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、安定した均一性で量産可能であるとともに、それぞれがメモリセルを構成する量子ドット素子を高密度で集積した半導体記憶装置を提供することができる。
【００１２】
また、本発明によれば、上記半導体記憶装置を低い製造コストでかつ高いスループットで製造することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の一形態について図面を参照しながら説明する。以下の各図では同一の部分に同一の参照番号を付し、その重複説明は適宜省略する。
【００１４】
図１は、本発明に係る半導体記憶装置の実施の一形態の主要部を示す部分断面図である。同図に示す半導体記憶装置１は、ＳＯＩ基板１１と、量子ドット２１と、インターポリ絶縁膜２７と、ラインパターン２９と、層間絶縁膜３０１と、ビット線３１とを備える。
【００１５】
トンネル酸化膜１３は、ＳＯＩ基板１１上に形成され、本実施形態において例えばトンネル絶縁膜をなす第１の絶縁膜に対応する。量子ドット２１は、本実施形態において特徴的な素子であり、トンネル酸化膜１３を介してＳＯＩ基板１１上に多結晶シリコンで形成されて電荷蓄積層をなす。インターポリ絶縁膜２７は量子ドット２１上に形成される。ラインパターン２９は、インターポリ絶縁膜２７上で図１において紙面垂直方向に延在するように多結晶シリコンで形成されてコントロールゲート（ワード線）をなす。量子ドット２１は、ビット線３１に直列に接続される。図１に示すように、ラインパターン２９は、量子ドット２１の幅と実質的に同一の幅を有するように形成される。量子ドット２１の４つの側壁と、ラインパターン２９のビット線に平行な方向における側壁は、熱酸化膜３３で覆われている。
【００１６】
ここで、半導体記憶装置１は、量子ドット２１ａ〜２１ｄを一単位として、この一単位が図１の紙面左右方向に互いに間隔Ｓ４だけ離隔するように反復形成される。量子ドット２１ａ〜２１ｄ内の関係では、量子ドット２１ａ，２１ｂ間の間隔がＳ３、量子ドット２１ｂ，２１ｃ間の間隔がＳ２、量子ドット２１ｃ，２１ｄ間の間隔がＳ３となっている。本実施形態において、例えば量子ドット２１ａ，２１ｂ間の間隔Ｓ３が第１の間隔、量子ドット２１ｂ，２１ｃ間の間隔Ｓ２が第２の間隔、量子ドット２１ｃ，２１ｄ間の間隔Ｓ３が第３の間隔に対応し、間隔Ｓ４は、例えば第４の間隔に対応する。
【００１７】
ここで、第１および第３の間隔が等しいのは、後述するように、半導体記憶装置１は側壁マスク加工プロセスを用いて形成されるからである。
【００１８】
図２は、本実施形態の半導体記憶装置１の部分平面図である。各ワード線２９の端部には充分なサイズのパッド３５が形成され、記憶装置の集積度を高めることができる構造になっている。図１は、図２のＡ−Ａ線に沿った断面図となっている。
【００１９】
図３は、図２のＢ−Ｂ線に沿った断面図である。同図に示すように、ワード線２９に平行な方向においても、量子ドット２１ａ，２１ｅ，２１ｆ，２１ｇを一単位として、この一単位が紙面左右方向に互いに間隔Ｓ４だけ離隔するように反復形成され、量子ドット２１ａ，２１ｅ間の間隔がＳ３、量子ドット２１ｅ，２１ｆ間の間隔がＳ２、量子ドット２１ｆ，２１ｇ間の間隔がＳ３となっている。トンネル酸化膜１３および量子ドット２１は、素子分離絶縁膜８５により他の素子領域から絶縁分離されている。
【００２０】
ここで、量子ドット２１は、そのサイズが小さいほど量子効果が顕著になる。現在、シリコン材料で形成された量子ドットを室温で動作させるには、そのサイズを５ｎｍ以下にする必要がある。本実施形態においては、量子ドット２１のサイズは、５ｎｍ×５ｎｍ×５ｎｍである。
【００２１】
このような微小サイズの量子ドットを有する本実施形態の半導体記憶装置１は、リソグラフィプロセスと側壁マスク加工プロセスとの組み合わせにより製造可能である。側壁マスク加工プロセスによれば、リソグラフィプロセスの解像度に制限されることなく微細加工が可能だからである。また、均一な量子ドット記憶素子を本実施形態のように周期的に配列できるのは、量子ドット２１の大きさがリソグラフィプロセスのバラツキに影響を受けないからである。
【００２２】
次に、上述した高集積の半導体記憶装置１の製造方法について図４乃至図６４を参照しながら説明する。
【００２３】
まず、図４の部分断面図に示すように、ＳＯＩ基板１１上に絶縁膜１２と多結晶シリコン膜１９とを順次に成膜する。絶縁膜１２は以降の工程により加工されて最終的にトンネル酸化膜１３となる。ＳＯＩ基板１１は、シリコン層１１ｃ、酸化膜１１ｂおよびシリコン単結晶膜１１ａの積層体で構成される。最上層のシリコン単結晶膜１１ａは、絶縁膜１２の堆積前に不純物イオン注入および熱処理による活性化が行われ、後のエッチング加工により半導体記憶素子のチャネル領域となる。なお、本実施形態では基板としてＳＯＩ基板を取り上げたが、これに限ることなく、例えばシリコン基板も同様の量子ドットを形成することができる。しかしながら、ＳＯＩ基板の方が素子特性に優れた半導体記憶装置が製造できるものと予想される。
【００２４】
多結晶シリコン膜１９は、後の加工により最終的に量子ドット２１となる層である。従って、多結晶シリコン膜１９の膜厚が量子ドットの高さとなる。本実施形態では多結晶シリコン膜１９の膜厚は５ｎｍである。
【００２５】
次に、図５の部分断面図に示すように、多結晶シリコン膜１９上に窒化膜４１、絶縁膜４３、アモルファスシリコン膜４５、絶縁膜４７、アモルファスシリコン膜４９を順次に堆積させる。絶縁膜４３，４７は、ともにＴＥＯＳ（Tetra Ethoxy Silage）膜である。
【００２６】
次に、アモルファスシリコン膜４９上に反射防止膜５５を成膜し、反射防止膜５５上にフォトレジストを塗布し、リソグラフィを用いたパターニングによりフォトレジストを選択的に除去することにより、図６（ａ）および（ｂ）の部分断面図に示すように、フォトレジストでなるラインパターンＬＰ１，ＬＰ３を形成する。
【００２７】
本実施形態においては、図６（ａ）は記憶素子を配設するためのセル部における、ワード線２９に平行な方向の断面図に対応し、図６（ｂ）はパッド３５等が設けられたワード線引き出し部における、ワード線２９に平行な方向の断面図に対応する。この点は、以下の図７乃至図７１においても同様である。
【００２８】
本実施形態において、セル部では、ラインパターンＬＰ１を幅４０ｎｍで形成し、ラインパターンＬＰ１，ＬＰ１間のスペース幅については、図１および図３に示す間隔Ｓ２＝１８ｎｍ、間隔Ｓ３＝２０ｎｍ、間隔Ｓ４＝２２ｎｍとなる。ワード線引き出し部でのラインパターンＬＰ３は、任意の太い幅、例えば１５０ｎｍを有するように形成する。
【００２９】
続いて、図７（ａ）および（ｂ）の部分断面図に示すように、ラインパターンＬＰ１，ＬＰ３をマスクとする異方性エッチングにより反射防止膜５１とアモルファスシリコン膜４９とを選択的に除去して反射防止膜５６，５７およびアモルファスシリコン膜５０，５１とする。その後、図８（ａ）および（ｂ）の部分断面図に示すように、反射防止膜５６，５７とフォトレジストでなるラインパターンＬＰ１，ＬＰ３の残留分ＬＰ２，ＬＰ４とをアッシングにより剥離する。
【００３０】
次いで、図９（ａ）および（ｂ）の部分断面図に示すように、フォトレジストを用いたパターニングにより、セル部にのみフォトレジスト６１を残したままで全面にボロンインプラを行う。これにより、セル部のアモルファスシリコンからなるラインパターン５０はフォトレジスト６１に遮蔽されているためにインプラされず、この一方、ワード線引き出し部のアモルファスシリコンからなるラインパターン５１はボロンインプラによりＰ型シリコンになる。
【００３１】
次に、図１０（ａ）および（ｂ）の部分断面図に示すように、フォトレジスト６１をアッシングにより剥離し、次いで、図１１（ａ）および（ｂ）の部分断面図に示すように、全面に窒化膜６３を堆積させる。窒化膜６３の膜厚は、本実施形態において２２ｎｍである。
【００３２】
その後、図１２（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、窒化膜６３の平面部分を選択的に除去することにより、ラインパターン５０，５１の側壁部分のみを残して側壁膜６４，６５を形成する。
【００３３】
次に、図１３（ａ）および（ｂ）の部分断面図に示すように、選択的ウェットエッチングにより、ボロンドープされていないセル部のラインパターン５０のみを除去し、ボロンドープされたワード線引き出し部のラインパターン５１を残す。
【００３４】
次いで、図１４（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングによりＴＥＯＳ膜４７を選択的に除去してＴＥＯＳ膜４８ａ，４８ｂとする。このように、パターンの側壁に側壁膜を形成した上で、パターンを除去し、残された側壁膜をマスクとして、除去されたパターンの下地膜のエッチングを行うプロセスは、側壁加工プロセスと呼ばれる。側壁膜の形成後に除去されるパターンそのものは「芯材」と呼ばれる。
【００３５】
続いて、図１５（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングによりアモルファスシリコン膜４５を選択的に除去してアモルファスシリコン膜４６ａ，４６ｂとする。その後、図１６（ａ）および（ｂ）の部分断面図に示すように、ウェットエッチングにより、窒化膜６４，６５を全面的に除去する。その後、図１７（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、ＴＥＯＳ膜４３を選択的に除去してＴＥＯＳ膜４４ａ，４４ｂとする。このとき、ＴＥＯＳ膜４８ａ，４８ｂも併せて全面的に除去される。
【００３６】
以上の一連のプロセスにより、セル部では図１７（ａ）に示すように、ＴＥＯＳ膜４４ａおよびアモルファスシリコン膜４６ａからなる幅２４ｎｍのラインパターンＬＰ７を形成する。ラインパターンＬＰ７の幅は、図１３から図１５に至る異方性エッチング時の変換差により、窒化膜の側壁膜６４，６５の膜厚より厚くなっている。同時にワード線引き出し部では、図１７（ｂ）に示すように、ＴＥＯＳ膜４４ｂおよびアモルファスシリコン膜４６ｂからなる幅広のラインパターンＬＰ８を形成することができる。なお、本実施形態では、図９から図１７に示すように、セル部とワード線引き出し部とでインプラの打ち分けをすることにより、セル部とワード線引き出し部とで異なる寸法のラインパターンＬＰ７，ＬＰ８を形成したが、図１７（ａ）および（ｂ）にそれぞれ示すようなラインパターンさえ残すことができるのであれば、インプラの打ち分け以外の方法を用いてもよい。また、図１７（ａ）および（ｂ）にそれぞれ示すようなラインパターンを残すことができれば、ＴＥＯＳ膜４３から上層の膜構成やエッチングプロセスは異なる組み合わせでもよい。
【００３７】
ここから、図３に示した量子ドット２１および素子分離絶縁膜８５を形成するための２度目の側壁マスク加工プロセスに入る。互いに直交する方向でそれぞれ２度の側壁マスク加工プロセスを行うことにより、図６（ａ）に示した４０ｎｍ幅のリソグラフィパターンＬＰ１から、最終的に５ｎｍ幅の多結晶シリコンでなる量子ドット２１を形成する。
【００３８】
まず、図１８（ａ）および（ｂ）の部分断面図に示すように、ラインパターンＬＰ７，ＬＰ８を覆うように全面に窒化膜６７を堆積させる。本実施形態において窒化膜６７の膜厚は９ｎｍとする。
【００３９】
次に、図１９（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより窒化膜６７の平面部分を選択的に除去することにより、ラインパターンＬＰ７，ＬＰ８の側壁部分のみを残して側壁膜６９，７０を形成する。
【００４０】
次いで、図２０（ａ）および（ｂ）の部分断面図に示すように、フォトレジストを用いたパターニングにより、セル部にのみフォトレジスト７３を残したままで全面にボロンインプラを行う。セル部のラインパターンＬＰ７の上層アモルファスシリコン４６ａはフォトレジスト７３により遮蔽されているのでインプラされることなく、この一方、ワード線引き出し部のラインパターンＬＰ８の上層アモルファスシリコン４６ｂはボロンインプラによりＰ型シリコンになる。
【００４１】
続いて、図２１（ａ）および（ｂ）の部分断面図に示すように、フォトレジスト７３をアッシングにより剥離した後、図２２（ａ）および（ｂ）の部分断面図に示すように、ウェットエッチングにより、ラインパターンＬＰ７のうち上層のアモルファスシリコン４６ａを除去する。このとき、ボロンドーピングされていないセル部のアモルファスシリコン４６ａのみが除去されてボンドドープされたワード線引き出し部のアモルファスシリコン４６ｂは残存するように、ウェットエッチングの選択比を設定する。
【００４２】
次に、図２３（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、セル部のＴＥＯＳ膜４４ａのみを選択的に除去する。さらに、図２４（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、セル部における窒化膜４１ａを選択的に除去する。これにより、セル部では側壁膜７３が残り、ワード線引き出し部では側壁膜７０とラインパターンＬＰ８、窒化膜４１ｂが残る。この段階で、セル部の側壁膜７３の膜厚は、図１８（ａ）で窒化膜６７の膜厚として示したとおり、９ｎｍとなる。
【００４３】
このように、本実施形態では、図２０（ａ）から図２４（ｂ）に示したように、セル部とワード線引き出し部とでインプラの打ち分けをすることにより、セル部とワード線引き出し部とで異なる寸法のラインパターンを形成することとしたが、図２４（ａ）および（ｂ）に示すようなラインパターンを結果的に残すことさえできれば、インプラ打ち分け以外の方法を用いてもよい。さらに、図２４（ａ）および（ｂ）に示すようなラインパターンを残すことができれば、窒化膜４１から上層の膜構成やエッチングプロセスとして上述したプロセスと異なる組み合わせを用いてもよい。
【００４４】
次に、図２５（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより多結晶シリコン膜１９を選択的に除去し、多結晶シリコン膜２０ａ，２０ｂとし、続いて図２６（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングによりトンネル酸化膜１２を選択的に除去してトンネル酸化膜１３とし、さらに、図２７（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、ＳＯＩ基板１１の上層を構成する単結晶シリコン１１ａを選択的に除去して単結晶シリコンパターンＬＰ１１，ＬＰ１２とする。
【００４５】
次いで、図２８（ａ）および（ｂ）の部分断面図に示すように、熱酸化処理により、多結晶シリコン膜２０ａ，２０ｂと単結晶シリコンパターンＬＰ１１，ＬＰ１２の表面に酸化膜７９を形成する。本実施形態において、酸化膜７９の膜厚は４ｎｍである。この熱酸化処理により多結晶シリコン膜２０ａは、最終的に電荷蓄積層となる多結晶シリコン膜２１１となり、その膜厚は５ｎｍになる。
【００４６】
次に、図２９（ａ）および（ｂ）の部分断面図に示すように、全面に絶縁膜８１を堆積させた後、図３０（ａ）および（ｂ）の部分断面図に示すように、窒化膜４１ｂをストッパ膜として平坦化処理を行って絶縁膜８３とする。続いて、図３１（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、絶縁膜８３を多結晶シリコン２１１の頂面と同一の高さにまで選択的に除去して絶縁膜８５とし、その後に、図３２（ａ）および（ｂ）の部分断面図に示すように、ウェットエッチングにより、窒化膜７４および４１ｂを選択的に除去する。
【００４７】
次に、図３３（ａ）および（ｂ）の部分断面図に示すように、インターポリ絶縁膜８７を全面に堆積させ、その上に、図３４（ａ）および（ｂ）の部分断面図に示すように、多結晶シリコン膜８９を全面に成膜する。多結晶シリコン膜８９は、以降の加工により、最終的にはコントロールゲート（ワード線）２９（図１参照）となる。
【００４８】
ここから、３度目と４度目の側壁マスク加工により、コントロールゲート（ワード線）２９と量子ドット２１（図１参照）とを形成するプロセスに移行する。
【００４９】
図３５は、図３４（ａ）のＣ−Ｃ切断線に沿った部分断面図である。図３５だけでなく、図３６乃至図６４の各部分断面図は、図４乃至図３４の断面方向に直交する方向で切断した場合の断面図、即ち、図４乃至図３４の断面図の紙面に垂直な方向の断面図である。
【００５０】
まず、図３６の部分断面図に示すように、多結晶シリコン膜８９の上に、窒化膜１０５、ＴＥＯＳ膜１０７、アモルファスシリコン膜１０９、ＴＥＯＳ膜１１１およびアモルファスシリコン膜１１３を順次に堆積させる。
【００５１】
次に、３７（ａ）および（ｂ）の部分断面図に示すように、アモルファスシリコン膜１１３の上に反射防止膜１１５を成膜し、さらに反射防止膜１１５の上にフォトレジスト膜を塗布し、リソグラフィを用いたパターニングによりフォトレジスト膜を選択的に除去し、フォトレジスト膜からなるラインパターンＬＰ１５，ＬＰ１６を形成する。図３７（ａ）は、セル部のビット線３１に平行な方向（図２のＡ−Ａ線に平行な方向）の断面図に相当し、図３７（ｂ）は、ワード線引き出し部のワード線（図２参照）に平行な方向の断面図に相当する。この段階での平面図を図３７（ｃ）に示す。図３７（ｃ）のＤ−Ｄ切断線に沿った断面図が図３７（ａ）であり、Ｅ−Ｅ線に沿った断面図が図３７（ｂ）である。本実施形態では、セル部についてはラインパターンＬＰ１５の幅を４０ｎｍとし、ラインパターンＬＰ１５，ＬＰ１５間の各スペース幅については、図１および図３に示す間隔Ｓ２＝１８ｎｍ、間隔Ｓ３＝２０ｎｍ、間隔Ｓ４＝２２ｎｍと同様になる。ワード線引き出し部でのラインパターンＬＰ１６は、任意の太い幅、例えば２５２ｎｍを有するように形成する。
【００５２】
次いで、図３８（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、反射防止膜１１５およびラインパターンＬＰ１５，ＬＰ１６を選択的に除去し、それぞれ反射防止膜１１６ａ，１１６ｂおよびラインパターンＬＰ１７，ＬＰ１８とし、これらの下層のアモルファスシリコン膜１１３を加工してアモルファスシリコン膜１１４ａ，１１４ｂとする。続いて、図３９（ａ）および（ｂ）の部分断面図に示すように、反射防止膜１１６ａ，１１６ｂおよびラインパターンＬＰ１７，ＬＰ１８をアッシングにより剥離する。このときの上面図を図３９（ｃ）に示す。
【００５３】
次に、図４０（ａ）および（ｂ）の部分断面図に示すように、フォトレジストを用いたパターニングにより、セル部の全面にフォトレジスト膜１３１を残す一方、ワード線引き出し部では一部のフォトレジスト膜１３１を除去した状態にする。この段階での上面図を図４０（ｃ）に示す。図４０（ｂ）に示すように、フォトレジスト膜１３１がアモルファスシリコン膜１１４ｂの島パターンを覆う幅Ｗ１は、本実施形態において１５３ｎｍである。
【００５４】
次いで、図４１（ａ）および（ｂ）の部分断面図に示すように、全面にボロンインプラを行う。セル部およびワード線引き出し部の一部においてアモルファスシリコン膜１１４ｂのうちでフォトレジスト１３１に覆われている部分は、フォトレジストでより遮蔽されているためにインプラされることなく、この一方、ワード線引き出し部でフォトレジスト１３１に覆われていない部分は、ボロンインプラによりＰ型シリコン１３５になる。
【００５５】
続いて、図４２（ａ）および（ｂ）の部分断面図に示すように、フォトレジスト１３１をアッシングにより剥離する。この段階での上面図を図４２（ｃ）に示す。
【００５６】
次に、図４３（ａ）および（ｂ）の部分断面図に示すように、窒化膜１４１を全面に堆積させる。窒化膜１４１の膜厚は、本実施形態において２２ｎｍである。続いて、図４４（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、窒化膜１４１の平面部分を選択的に除去することにより、アモルファスシリコン膜１１４ａの側壁部分と、アモルファスシリコン膜１１４ｂおよびＰ型シリコン１３５の島パターンの側壁部分のみを残して側壁膜１４３を形成する。この段階での上面図を図４４（ｃ）に示す。
【００５７】
次に、図４５（ａ）および（ｂ）の部分断面図に示すように、ウェットエッチングにより、アモルファスシリコン膜１１４ａ，１１４ｂを選択的に除去する。このとき、ボロンドーピングされていた領域、例えばＰ型シリコン１３５が残るように、ウェットエッチングの選択比を設定する。この段階での上面図を図４５（ｃ）に示す。
【００５８】
続いて、図４６（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングによりＴＥＯＳ膜１１１を選択的に除去してＴＥＯＳ膜１１２ａ，１１２ｂとする。
【００５９】
次いで、図４７（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、アモルファスシリコン膜１０９を選択的に除去してアモルファスシリコン膜１１０ａ，１１０ｂとする。
【００６０】
その後、図４８（ａ）および（ｂ）の部分断面図に示すように、ウェットエッチングにより、窒化膜からなる側壁１４３を除去し、さらに異方性エッチングによりＴＥＯＳ膜１０７を選択的に除去し、図４９（ａ）および（ｂ）の部分断面図に示すように、ＴＥＯＳ膜１０８ａ，１０８ｂとする。この段階での上面図を図４９（ｃ）に示す。
【００６１】
これまでの一連のプロセスにより、セル部では図４９（ａ）に示すように、ＴＥＯＳ膜１１０ａとアモルファスシリコン膜１０８ａからなる幅２４ｎｍのラインパターンＬＰ２１が形成される。ラインパターンＬＰ２１の幅は、図４５から図４７に至る異方性エッチング時の変換差により、窒化膜の側壁膜１４３の膜厚より厚くなっている。ワード線引き出し部では図４９（ｂ）および（ｃ）に示すように、ＴＥＯＳ膜１１０ｂとアモルファスシリコン膜１０８ｂからなる幅広ラインパターンＬＰ２２と幅２４ｎｍのラインパターンＬＰ２１が形成される。
【００６２】
図４０〜図４９までに示した一連のプロセスでは、ワード線引き出し部において幅広のパターンを形成する方法としてインプラ打ち分けによる方法を取り上げたが、これに限ることなく、図４９（ａ）乃至（ｃ）に符号ＬＰ２１，２２でそれぞれ示したラインパターンおよび島パターンが形成できれば、ＴＥＯＳ膜１０７から上層の膜構成やエッチングプロセスは異なる組み合わせでもよい。
【００６３】
ここから、図３に示した量子ドット２１およびコントロールゲート（ワード線）２９を形成するための４度目の側壁マスク加工プロセスに入る。
【００６４】
まず、図５０（ａ）および（ｂ）の部分断面図に示すように、ラインパターンＬＰ２１，ＬＰ２２を覆うように、全面に窒化膜１５１を堆積させる。本実施形態において窒化膜１５１の膜厚は９ｎｍとする。
【００６５】
次に、図５１（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、窒化膜１５１のうち平面部分を選択的に除去することにより、ラインパターンＬＰ２１，ＬＰ２２の側壁部分のみを残して側壁膜１５３を形成する。この段階での上面図を図５１（ｃ）に示す。
【００６６】
次に、図５２（ａ）および（ｂ）の部分断面図に示すように、フォトレジストを用いたパターニングにより、セル部の全面にフォトレジスト膜１６１を残す一方、ワード線引き出し部では一部のフォトレジスト膜１６１を除去した状態にする。この段階での上面図を図５２（ｃ）に示す。図５２（ｂ）に示すように、フォトレジスト膜１６１がワード線引き出し部における島パターンＬＰ２２を覆う幅Ｗ２は、本実施形態において２７ｎｍである。
【００６７】
次いで、図５３（ａ）および（ｂ）の部分断面図に示すように、フォトレジストを用いたパターニングにより、セル部にのみフォトレジスト１６１を残したままで全面にボロンインプラを行う。これにより、セル部のラインパターンＬＰ２１はフォトレジスト１６１に遮蔽されているためにインプラされず、この一方、ワード線引き出し部のラインパターンＬＰ２２のうち、フォトレジスト１６１に遮蔽されていない部分はボロンインプラによりＰ型シリコン１６５になる。
【００６８】
続いて、図５４（ａ）および（ｂ）の部分断面図に示すように、フォトレジスト１６１をアッシングにより剥離した後、図５５（ａ）および（ｂ）の部分断面図に示すように、ウェットエッチングにより、ラインパターンＬＰ２１のうち上層のアモルファスシリコン１１０ａを除去する。このとき、ボンドドーピングされていないセル部のアモルファスシリコン１１０ａのみが除去されてボンドドープされたワード線引き出し部のアモルファスシリコン（Ｐ型シリコン１６５）は残存するように、ウェットエッチングの選択比を設定する。この段階での上面図を図５５（ｃ）に示す。
【００６９】
次いで、図５６（ａ）および（ｂ）の部分断面図に示すように、側壁膜１５３およびＰ型シリコン１６５をマスクとするウェットエッチングにより、ＴＥＯＳ膜１０８ａと、ＴＥＯＳ膜１０８ｂの一部とを選択的に除去する。これにより、ワード線引き出し部では図５６（ｂ）に示すように、ラインパターンＬＰ２６０が残る。この段階での上面図を図５６（ｃ）に示す。
【００７０】
続いて、図５７（ａ）および（ｂ）の部分断面図に示すように、側壁膜１５３およびＰ型シリコン１６５をマスクとする異方性エッチングにより窒化膜１０５を選択的に除去することにより、窒化膜でなる微細マスクパターン１０６ａ、窒化膜１０６ｂ、ＴＥＯＳ膜のラインパターンＬＰ２６０およびＰ型シリコン１６５でなるマスパターンＬＰ２６を形成する。
【００７１】
次に、図５８（ａ）および（ｂ）の部分断面図に示すように、マスクパターン１０６ａ、ＬＰ２６をマスクとする異方性エッチングにより、多結晶シリコン膜８９を選択的に除去する。これにより、多結晶シリコン膜８９は、セル部で多結晶シリコン膜９０ａとなり、ワード線引き出し部で多結晶シリコン膜９０ｂとなる。この段階での上面図を図５８（ｃ）に示す。
【００７２】
次いで、図５９（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングによりインターポリ絶縁膜８７を選択的に除去してインターポリ絶縁膜８８ａ，８８ｂとし、さらに、図６０（ａ）および（ｂ）の部分断面図に示すように、異方性エッチングにより、多結晶シリコン膜２１１を選択的に除去して多結晶シリコン膜２１２ａ，２１２ｂとする。この段階での上面図を図６０（ｃ）に示す。
【００７３】
以上のプロセスにより、セル部では最終的にワード線２９となる幅９ｎｍの多結晶シリコン膜９０ａが形成され、その下方にインターポリ絶縁膜８８ａを間に挟んで多結晶シリコンドット領域２１２ａが形成される。これと同時に、ワード線引き出し部では多結晶シリコン膜９０ｂの一本に対し、約９０ｎｍの幅を有する島パターンＬＰ２８が形成される。
【００７４】
次に、図６１の平面図に示すように、フォトレジストを用いたパターニングにより、ワード線引き出し部の微細パターンのうち互いに近接した部分だけが露出するようにフォトレジスト１７１を形成する。このとき、セル部は全てフォトレジスト１７１で覆われる。
【００７５】
続いて、図６２の平面図に示すように、フォトレジスト１７１をマスクとする異方性エッチングにより、ラインパターンＬＰ２９のうちフォトレジスト１７１で覆われていない部分から下方のラインパターンを選択的に除去し、その後、アッシングによってフォトレジスト１７１を除去する。この結果、図６３の平面図に示すように、ワード線引き出し部において島パターンを相互に接続していたラインパターンＬＰ２９のループ部が切断され、ワード線の一本毎に約９０ｎｍ幅のパッド領域ＡＲＰが形成される。
【００７６】
次いで、図６４（ａ）および（ｂ）の部分断面図に示すように、熱酸化処理によってラインパターンＬＰ２７，ＬＰ２８，ＬＰ２９の各側壁に多結晶シリコンに酸化膜３３を形成する。本実施形態では酸化膜３３の膜厚を４ｎｍとする。これにより、多結晶シリコンドット領域２１２ａは膜厚を薄くされて幅５ｎｍの量子ドット２１となり、多結晶シリコン膜９０ａも膜厚を薄くされて幅５ｎｍのワード線２９となる。
【００７７】
その後は、層間絶縁膜の堆積、窒化膜１０６ａをストッパとする平坦化および絶縁膜の堆積を経て層間絶縁膜３０１を形成し、ビット線３１等の形成により、図１乃至図３に示す半導体記憶装置１が得られる。
【００７８】
以上のプロセスにより、ビット線方向ではＳ３、Ｓ２、Ｓ３の間隔で配列された量子ドット２１ａ〜２１ｄを一単位として間隔Ｓ４で反復形成され、ワード線方向においてもＳ３、Ｓ２、Ｓ３の間隔で配列された量子ドット２１ａ，２１ｅ，２１ｆ，２１ｇを一単位として間隔Ｓ４で反復形成される高集積度の量子ドットを備える半導体記憶装置が提供される。本実施形態では、量子ドットメモリ素子のサイズは５ｎｍ×５ｎｍ×５ｎｍとなり、量子ドット間の各間隔は、間隔Ｓ２＝１８ｎｍ、間隔Ｓ３＝２０ｎｍ、間隔Ｓ４＝２２ｎｍとなっており、高集積度のメモリアレイ構造が形成される。さらに、ワード線引き出し部のパッド構造も併せて形成することができる。
【００７９】
本実施形態によれば、単一の記憶素子となる量子ドット２１のサイズは、リソグラフィの解像度に依存することなく、側壁加工マスクプロセスにおけるマスクパターンの膜厚と熱酸化量とによって決定される。側壁加工マスクプロセスにおけるマスクパターンは、現状のプロセス技術で数ｎｍの膜を均一性よく成膜することができ、熱酸化による酸化量も数ｎｍ単位で均一性良く制御可能である。従って、本実施形態の製造方法を用いることにより、現在の量産プロセス技術でナノスケールの量子ドットを備える半導体記憶装置を均一性良く製造することが可能である。
【００８０】
側壁マスク加工プロセスによって形成される量子ドット群の周期は、リソグラフィで制御できるので、現在のリソグラフィ技術と側壁マスク加工プロセスを組み合わせることにより、多数の量子ドットを周期的に規則性良く配置することができる。従って、従来例に見られたような、量子ドットの自己成長性に依存する製造方法や、量子ドット領域にランダムに形成する製造方法よりも確実に量産に適している。
【００８１】
さらに、本実施形態の製造方法によれば、規則的にほぼ格子状に量子ドットを形成できるので、図１に示すように、チャネル上に直列配置された記憶素子をビット線に接続することが可能である。また、ビット線に直交する方向には、量子ドットと同じ周期でコントロールゲート（ワード線）が形成され、その終端には充分なサイズのパッド領域が形成されるので、従来の量子効果デバイスに見られるような、一記憶素子毎にソース電極、ドレイン電極およびゲート電極を引き出す構造と比較して集積度が一層高い記憶装置を形成することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明に係る半導体記憶装置の実施の一形態の主要部を示す部分断面図である。
【図２】図１に示す半導体記憶装置の平面図である。
【図３】図２のＢ−Ｂ線に沿った断面図である。
【図４】図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図５】図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図６】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図７】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図８】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図９】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１０】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１１】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１２】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１３】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１４】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１５】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１６】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１７】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１８】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図１９】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２０】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図２１】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２２】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２３】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２４】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２５】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２６】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２７】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２８】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図２９】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図３０】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図３１】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図３２】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図３３】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図３４】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図３５】図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図３６】図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図３７】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図３８】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図３９】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図４０】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図４１】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図４２】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図４３】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図４４】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図４５】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図４６】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図４７】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図４８】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図４９】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図５０】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図５１】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図５２】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図５３】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図５４】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図５５】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図５６】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図５７】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図５８】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図５９】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図６０】（ａ）および（ｂ）は、図１に示す半導体記憶装置の製造方法を説明する部分断面図であり、（ｃ）は、図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図６１】図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図６２】図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図６３】図１に示す半導体記憶装置の製造方法を説明する部分平面図である。
【図６４】（ａ）および（ｂ）ともに、図１に示す半導体記憶装置の製造方法を説明する部分断面図である。
【図６５】従来の技術による室温動作単一電子メモリの一例の概略構成を示す図である。
【符号の説明】
【００８３】
１１：ＳＯＩ基板
１３：トンネル絶縁膜
２１ａ〜２１ｇ：量子ドット
２９：コントロールゲート（ワード線）
３１：ビット線
Ｓ２〜Ｓ４：間隔
６４，６５，６９，７０，１４３，１０６ａ，ＬＰ２６：側壁マスクパターン
【図１】
0005134331.tif 000002
【図２】
0005134331.tif 000003
【図３】
0005134331.tif 000004
【図４】
0005134331.tif 000005
【図５】
0005134331.tif 000006
【図６】
0005134331.tif 000007
【図７】
0005134331.tif 000008
【図８】
0005134331.tif 000009
【図９】
0005134331.tif 000010
【図１０】
0005134331.tif 000011
【図１１】
0005134331.tif 000012
【図１２】
0005134331.tif 000013
【図１３】
0005134331.tif 000014
【図１４】
0005134331.tif 000015
【図１５】
0005134331.tif 000016
【図１６】
0005134331.tif 000017
【図１７】
0005134331.tif 000018
【図１８】
0005134331.tif 000019
【図１９】
0005134331.tif 000020
【図２０】
0005134331.tif 000021
【図２１】
0005134331.tif 000022
【図２２】
0005134331.tif 000023
【図２３】
0005134331.tif 000024
【図２４】
0005134331.tif 000025
【図２５】
0005134331.tif 000026
【図２６】
0005134331.tif 000027
【図２７】
0005134331.tif 000028
【図２８】
0005134331.tif 000029
【図２９】
0005134331.tif 000030
【図３０】
0005134331.tif 000031
【図３１】
0005134331.tif 000032
【図３２】
0005134331.tif 000033
【図３３】
0005134331.tif 000034
【図３４】
0005134331.tif 000035
【図３５】
0005134331.tif 000036
【図３６】
0005134331.tif 000037
【図３７】
0005134331.tif 000038
【図３８】
0005134331.tif 000039
【図３９】
0005134331.tif 000040
【図４０】
0005134331.tif 000041
【図４１】
0005134331.tif 000042
【図４２】
0005134331.tif 000043
【図４３】
0005134331.tif 000044
【図４４】
0005134331.tif 000045
【図４５】
0005134331.tif 000046
【図４６】
0005134331.tif 000047
【図４７】
0005134331.tif 000048
【図４８】
0005134331.tif 000049
【図４９】
0005134331.tif 000050
【図５０】
0005134331.tif 000051
【図５１】
0005134331.tif 000052
【図５２】
0005134331.tif 000053
【図５３】
0005134331.tif 000054
【図５４】
0005134331.tif 000055
【図５５】
0005134331.tif 000056
【図５６】
0005134331.tif 000057
【図５７】
0005134331.tif 000058
【図５８】
0005134331.tif 000059
【図５９】
0005134331.tif 000060
【図６０】
0005134331.tif 000061
【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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