(57)【特許請求の範囲】
【請求項１】
半導体基板上に電荷蓄積層を含む積層膜を形成する工程と、
前記積層膜上に延伸して形成されたマスク層の側壁に第１スペーサー層を形成する工程と、
前記マスク層と前記第１スペーサー層とをマスクに、前記積層膜を除去して、第１開口部を形成する工程と、
前記第１スペーサー層を除去した後、前記第１開口部にゲート酸化膜を形成する工程と、
前記マスク層間であって、前記積層膜上と前記ゲート酸化膜上とにゲート電極を形成する工程と、
前記マスク層を除去した後、前記ゲート電極をマスクに、前記積層膜を除去して、第２開口部を形成する工程と、
前記第２開口部で画定され、前記半導体基板内を延伸するビットラインを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極を形成する工程は、１回の導電膜の堆積により、前記ゲート電極を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２開口部に埋め込まれるように第１絶縁膜を形成する工程と、
前記ゲート電極上と前記第１絶縁膜上とに、前記ビットラインに交差して延伸するワードラインを形成する工程と、を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１スペーサー層は、前記積層膜と前記マスク層とに対して、選択性良く除去することが可能な材料からなることを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記第１スペーサー層は、ポリマー膜からなることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記ゲート酸化膜を形成する工程は、前記電荷蓄積層の端部が酸化されるように、前記ゲート酸化膜を形成する工程を含むことを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記ゲート酸化膜を形成する工程は、前記ゲート酸化膜の膜厚が前記積層膜の酸化膜換算膜厚と同じ大きさになるように、前記ゲート酸化膜を形成する工程を含むことを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極の側壁に第２スペーサー層を形成する工程を有し、
前記第２開口部を形成する工程は、前記ゲート電極と前記第２スペーサー層とをマスクに前記積層膜を除去して、前記第２開口部を形成する工程を含むことを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記第２スペーサー層は、前記積層膜と前記ゲート電極とに対して、選択性良く除去することが可能な材料からなることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲート若しくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（oxide nitride oxide）膜中の電荷蓄積層に電荷を蓄積するＳＯＮＯＳ（silicon oxide nitride oxide silicon）型構造を有するフラッシュメモリがある。ＳＯＮＯＳ型構造のフラッシュメモリの１つに、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリがある。これによれば、１メモリセルに２ビットのデータを記憶させることができる。
【０００３】
近年、メモリセルの微細化、高集積化の要求が大きく、この要求を実現するためには、チャネル長を短くする必要がある。しかしながら、チャネル長が短くなると、ＣＢＤ（Complementary bit disturb）と呼ばれる、２つの電荷蓄積領域に蓄積された電荷が互いに干渉する影響が大きくなる。この課題の解決を図る方法として、電荷蓄積層をチャネル方向で分離させる技術が提案されている。
【０００４】
例えば、特許文献１及び特許文献２には、チャネル方向で分離されたＯＮＯ膜を有する半導体装置の製造方法が開示されている。例えば、特許文献３及び特許文献４には、絶縁膜等からなる薄膜の一部を除去して、薄膜を分離させる製造方法についての技術が開示されている。
【特許文献１】特開２００３−２５８１２８号公報
【特許文献２】特開２００４−８００２２号公報
【特許文献３】特開平３−１８００３４号公報
【特許文献４】特表２００３−５３３８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ゲート絶縁膜により分離された電荷蓄積層を有する半導体装置において、例えば、以下のような課題が存在する。ゲート絶縁膜上と電荷蓄積層上とに形成されるゲート電極は、ゲート絶縁膜上に形成された第１導電層と、第１導電層の側壁であって電荷蓄積層上に形成された第２導電層と、で形成される。第１導電層と第２導電層とは別々の工程で形成されるため、第１導電層と第２導電層との間に自然酸化膜等の絶縁膜が形成され、ゲート電極は電気的に一体とならない場合が生じる。
【０００６】
本発明は、上記課題に鑑みなされたものであり、一体型構造をしたゲート電極を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板上に電荷蓄積層を含む積層膜を形成する工程と、前記積層膜上に延伸して形成されたマスク層の側壁に第１スペーサー層を形成する工程と、前記マスク層と前記第１スペーサー層とをマスクに、前記積層膜を除去して、第１開口部を形成する工程と、前記第１スペーサー層を除去した後、前記第１開口部にゲート酸化膜を形成する工程と、前記マスク層間であって、前記積層膜上と前記ゲート酸化膜上とにゲート電極を形成する工程と、前記マスク層を除去した後、前記ゲート電極をマスクに、前記積層膜を除去して、第２開口部を形成する工程と、前記第２開口部で画定され、前記半導体基板内を延伸するビットラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、一体型構造をしたゲート電極を形成することができる。これにより、電気的に一体化したゲート電極を得ることができる。
【０００８】
上記構成において、前記ゲート電極を形成する工程は、１回の導電膜の堆積により、前記ゲート電極を形成する工程である構成とすることができる。
【０００９】
上記構成において、前記第２開口部に埋め込まれるように第１絶縁膜を形成する工程と、前記ゲート電極上と前記第１絶縁膜上とに、前記ビットラインに交差して延伸するワードラインを形成する工程と、を有する構成とすることができる。
【００１０】
上記構成において、前記第１スペーサー層は、前記積層膜と前記マスク層とに対して、選択性良く除去することが可能な材料からなる構成とすることができる。また、上記構成において、前記第１スペーサー層は、ポリマー膜からなる構成とすることができる。
【００１１】
上記構成において、前記ゲート酸化膜を形成する工程は、前記電荷蓄積層の端部が酸化されるように、前記ゲート酸化膜を形成する工程を含む構成とすることができる。この構成によれば、電荷蓄積層とゲート電極との接触を抑制することができ、電荷蓄積層の電荷保持特性を向上させることができる。
【００１２】
上記構成において、前記ゲート酸化膜を形成する工程は、前記ゲート酸化膜の膜厚が前記積層膜の酸化膜換算膜厚と同じ大きさになるよう、前記ゲート酸化膜を形成する工程である構成とすることができる。この構成によれば、電荷蓄積層から電荷を取り除くことを効率よく行うことができる。
【００１３】
上記構成において、前記ゲート電極の側壁に第２スペーサー層を形成する工程を有し、前記第２開口部を形成する工程は、前記ゲート電極と前記第２スペーサー層とをマスクに、前記第２開口部を形成する工程を含む構成とすることができる。この構成によれば、電荷蓄積層の領域を大きくすることができ、蓄積可能な電荷量を増大させることができる。
【００１４】
上記構成において、前記第２スペーサー層は、前記積層膜と前記ゲート電極とに対して、選択性良く除去することが可能な材料からなる構成とすることができる。
【発明の効果】
【００１５】
本発明によれば、一体型構造をしたゲート電極を形成することができる。これにより、電気的に一体化したゲート電極を得ることができる。
【発明を実施するための最良の形態】
【００１６】
まず初めに、図１（ａ）から図３を用い、比較例１に係るフラッシュメモリの製造方法を説明し、課題の明確化を図る。図１（ａ）を参照に、半導体基板１０上にトンネル絶縁膜１２と電荷蓄積層１４とトップ絶縁膜１６とからなる積層膜１８を形成する。積層膜１８上に延伸して形成されたマスク層２０をマスクに、積層膜１８を除去して、第３開口部２１を形成する。
【００１７】
図１（ｂ）を参照に、第３開口部２１の半導体基板１０上にゲート酸化膜２２を形成する。図１（ｃ）を参照に、第３開口部２１に埋め込まれるように第１導電層２４を形成する。つまり、第１導電層２４は、ゲート酸化膜２２上に形成される。
【００１８】
図２（ａ）を参照に、マスク層２０を除去する。図２（ｂ）を参照に、第１導電層２４を覆うように積層膜１８上に第２導電層２６を形成し、その後、第２導電層２６をエッチバックする。これにより、第１導電層２４の側壁であって、積層膜１８上にスペーサー状の第２導電層２６が残存する。第１導電層２４と第２導電層２６とからゲート電極２８が形成される。図２（ｃ）を参照に、ゲート電極２８をマスクに、トップ絶縁膜１６と電荷蓄積層１４とを除去する。その後、ゲート電極２８をマスクに、半導体基板１０内にビットライン３０を形成する。図３を参照に、ゲート電極２８間のトンネル絶縁膜１２上に埋め込まれるように第１絶縁膜３２を形成する。ゲート電極２８上と第１絶縁膜３２上とにポリシリコン膜を形成する。ポリシリコン膜上にビットライン３０に交差して延伸するマスク層（不図示）を形成した後、マスク層をマスクとしてポリシリコン膜とゲート電極２８を除去する。これにより、ポリシリコン膜からなり、ビットライン３０に交差して延伸するワードライン３４が形成される。ゲート電極２８はワードライン３４下に形成される。
【００１９】
比較例１によれば、図１（ｃ）のように、ゲート酸化膜２２上に第１導電層２４を形成し、その後、図２（ｂ）のように、第１導電層２４の側壁であって、積層膜１８上に第２導電層２６を形成する。そして、第１導電層２４と第２導電層２６とからゲート電極２８を形成する。このように、ゲート電極２８は、第１導電層２４と第２導電層２６との２つの層からなり、第１導電層２４と第２導電層２６とは別々の工程で形成される。よって、第１導電層２４と第２導電層２６との間に自然酸化膜等の絶縁膜が形成され、ゲート電極２８は電気的に一体とならない場合が生じる。
【００２０】
ゲート電極２８が電気的に一体でない場合に、一例として以下の課題がある。図３に示すように、第２導電層２６とワードライン３４との接触部３５の面積は非常に小さい。このため、第２導電層２６とワードライン３４との抵抗は非常に大きくなる。よって、ゲート電極２８が電気的に一体でない場合は、データの書き込み、消去において、積層膜１８に十分な大きさの電界を印加することができないという課題が生じる。
【００２１】
さらに、図３のように、第１絶縁膜３２は、上部の幅Ｗ１が下部の幅Ｗ２より広い形状をしている。このため、ワードライン３４を形成する工程でのポリシリコン膜とゲート電極２８とを除去する際に、第２導電層２６は除去され難く、隣接するワードライン３４間で残存する場合がある。これにより、隣接するワードライン３４同士が第２導電層２６により短絡してしまう場合が生じる。
【００２２】
そこで、上記課題の解決を図り、一体型構造をしたゲート電極を有する本発明の実施例を以下に示す。
【実施例１】
【００２３】
図４（ａ）は実施例１に係るフラッシュメモリの断面図であり、図４（ｂ）は図４（ａ）の領域Ａの拡大図である。なお、図４（ｂ）において、ゲート電極２８と第１絶縁膜３２とは図示を省略している。図４（ａ）及び図４（ｂ）を参照に、半導体基板１０内にソース及びドレインを兼ねるビットライン３０が延伸して設けられている。ビットライン３０間がチャネルとなる。ビットライン３０間の中央部上にゲート酸化膜２２が形成されている。ゲート酸化膜２２をチャネル方向で挟むように、トンネル絶縁膜１２と電荷蓄積層１４とトップ絶縁膜１６とからなる積層膜１８が形成されている。電荷蓄積層１４のゲート酸化膜２２側の端部は酸化されて、酸化シリコン膜４２が形成されている。ビットライン３０上には、第１絶縁膜３２が形成されている。第１絶縁膜３２間であって、ゲート酸化膜２２上と積層膜１８上とに、一体型構造をしたゲート電極２８が形成されている。つまり、ゲート電極２８は電気的に一体化している。ゲート電極２８上と第１絶縁膜３２上とに、ビットライン３０に交差して延伸するワードライン３４が形成されている。
【００２４】
次に、実施例１に係るフラッシュメモリの基本動作について説明する。まず、データの書き込み動作である、電荷蓄積層１４に電荷を蓄積させる方法を説明する。電荷蓄積層１４に電荷を蓄積させる方法として、例えばホットエレクトロン効果を用いる方法がある。この方法は、例えばワードライン３４（ゲート電極２８）に正電圧を印加する。ビットライン３０（ドレイン）に正電圧を印加し、ビットライン３０（ソース）を接地電位にする。これにより、ビットライン３０間（ソースとドレインとの間）に高電界が発生し、チャネル電流となる電子の流れが生じる。電子はビットライン３０（ドレイン）近傍でホットエレクトロンとなり、トンネル絶縁膜１２の障壁を飛び越え、電荷蓄積層１４に取り込まれて電荷として蓄積される。
【００２５】
次に、データの消去動作である、電荷蓄積層１４から電荷を取り除く方法を説明する。電荷蓄積層１４から電荷を取り除く方法として、例えばＦＮ（Fowler Nordheim）トンネル効果を用いる方法がある。この方法は、例えばワードライン３４を接地電位とし、半導体基板１０に正電圧を印加する。これにより、ワードライン３４（ゲート電極２８）と半導体基板１０との間に高電界が生じ、電荷蓄積層１４から電荷を取り除くことができる。
【００２６】
次に、図５（ａ）から図７（ｂ）を用いて、実施例１に係るフラッシュメモリの製造方法を説明する。図５（ａ）を参照に、ｐ型シリコン半導体基板１０上に、例えば酸化シリコン膜からなるトンネル絶縁膜１２と、例えば窒化シリコン膜からなる電荷蓄積層１４と、例えば酸化シリコン膜からなるトップ絶縁膜１６と、を順次形成する。これにより、積層膜１８が形成される。積層膜１８上に、例えば窒化シリコン膜からなるマスク層２０を延伸するように形成する。マスク層２０を覆うように積層膜１８上にポリマー膜を形成する。ポリマー膜は、ドライエッチング装置内でエッチングガスを用い形成する。ポリマー膜は、Ｃ、Ｆ、Ｈ、Ｏ等で形成される。ポリマー膜を異方性エッチングする。これにより、マスク層２０の側壁にポリマー膜からなる第１スペーサー層３６が形成される。第１スペーサー層３６の幅は例えば２０ｎｍである。
【００２７】
図５（ｂ）を参照に、マスク層２０及び第１スペーサー層３６をマスクに、例えばＲＩＥ（反応性イオンエッチング）法を用いて、積層膜１８を除去する。これにより、積層膜１８は分離されて、積層膜１８を除去した領域に第１開口部３８が形成される。図５（ｃ）を参照に、第１スペーサー層３６を除去する。
【００２８】
図６（ａ）を参照に、半導体基板１０を、例えば熱酸化法を用いて酸化させる。これにより、第１開口部３８に酸化シリコン膜からなるゲート酸化膜２２が形成される。この際、電荷蓄積層１４の端部も酸化させ、酸化シリコン膜４２を形成する。
【００２９】
図６（ｂ）を参照に、マスク層２０を覆うように、ゲート酸化膜２２上と積層膜１８上とに、例えばＣＶＤ（化学気相成長）法を用いて、ポリシリコン膜を形成する。その後、例えばＣＭＰ（化学機械研磨）法を用いて、マスク層２０の表面が露出するまでポリシリコン膜を研磨する。これにより、ゲート酸化膜２２上と積層膜１８上とに、ポリシリコン膜からなるゲート電極２８が形成される。図６（ｃ）を参照に、マスク層２０を除去する。
【００３０】
図７（ａ）を参照に、ゲート電極２８をマスクとして、例えばＲＩＥ法を用いて、積層膜１８を除去する。これにより、ゲート電極２８で画定された第２開口部４０が形成される。第２開口部４０から半導体基板１０に、例えば砒素をイオン注入する。これにより、半導体基板１０内を延伸し、第２開口部４０で画定されたｎ型拡散領域であるビットライン３０が形成される。
【００３１】
図７（ｂ）を参照に、第２開口部４０に埋め込まれるように、例えば高密度プラズマＣＶＤ法を用いて、酸化シリコン膜を形成する。ゲート電極２８の表面が露出するよう、例えばＣＭＰ法を用いて、酸化シリコン膜を研磨する。これにより、第２開口部４０に酸化シリコン膜からなる第１絶縁膜３２が形成される。ゲート電極２８上と第１絶縁膜３２上とに、例えばＣＶＤ法を用いて、ポリシリコン膜を堆積する。その後、ポリシリコン膜上に、ビットライン３０に交差して延伸するように形成されたマスク層（不図示）をマスクとして、ポリシリコン膜とゲート電極２８とを除去する。これにより、ビットライン３０に交差して延伸するポリシリコン膜からなるワードライン３４が形成される。ゲート電極２８はワードライン３４下に形成される。
【００３２】
実施例１によれば、図５（ａ）のように、半導体基板１０上に積層膜１８を形成し、積層膜１８上に延伸するマスク層２０とマスク層２０の側壁に第１スペーサー層３６とを形成する。図５（ｂ）のように、マスク層２０と第１スペーサー層３６とをマスクに積層膜１８を除去して、第１開口部３８を形成する。図５（ｃ）のように、第１スペーサー層３６を除去する。これにより、積層膜１８の幅Ｗ４は、マスク層２０の幅Ｗ３より大きくなる。言い換えると、マスク層２０の間隔Ｌ１は積層膜１８の間隔Ｌ２より大きくなる。
【００３３】
図６（ａ）のように、第１開口部３８にゲート酸化膜２２を形成する。図６（ｂ）のように、ポリシリコン膜を全面堆積して、マスク層２０間であって、積層膜１８上とゲート酸化膜２２上とにゲート電極２８を形成する。このとき、マスク層２０の間隔Ｌ１は積層膜１８の間隔Ｌ２より大きいため、１回のポリシリコン膜の堆積により、積層膜１８上とゲート酸化膜２２上とにゲート電極２８を形成することができる。つまり、積層膜１８上とゲート酸化膜２２上とに、一体型構造をしたゲート電極２８を形成することができる。よって、電気的に一体化したゲート電極２８を得ることができる。
【００３４】
また、図６（ｃ）のように、マスク層２０を除去した後、図７（ａ）のように、ゲート電極２８をマスクに積層膜１８を除去して第２開口部４０を形成する。そして、半導体基板１０内に第２開口部４０で画定されるビットライン３０を形成する。これにより、ゲート電極２８とビットライン３０と積層膜１８とを自己整合的に形成することができる。
【００３５】
さらに、図７（ｂ）のように、第２開口部４０に第１絶縁膜３２を形成する。これにより、第１絶縁膜３２は上部の幅と下部の幅とが同じ大きさになる。つまり、ゲート電極２８の側面は垂直である。したがって、ワードライン３４を形成する工程でのポリシリコン膜とゲート電極２８とを除去する際に、隣接するワードライン３４間に形成されたゲート電極２８を容易に除去することができる。よって、隣接するワードライン３４間にゲート電極２８が残存することを抑制でき、隣接するワードライン３４同士が短絡することを抑制することができる。
【００３６】
さらに、図５（ｂ）及び図５（ｃ）のように、第１スペーサー層３６の幅の大きさだけ、積層膜１８はマスク層２０より突出する。図６（ｂ）のように、ゲート電極２８は、マスク層２０より突出している積層膜１８上に形成される。よって、ゲート電極２８下の積層膜１８の幅は、第１スペーサー層３６の幅と同じ大きさである。したがって、図７（ａ）のように、ゲート電極２８をマスクに積層膜１８を除去すると、ゲート電極２８下に、第１スペーサー層３６の幅と同じ大きさの積層膜１８が残存する。以上のことから、第１スペーサー層３６の幅の大きさを制御することで、ゲート電極２８下に残存する電荷蓄積層１４の領域の大きさを制御することができる。
【００３７】
さらに、図６（ａ）のように、熱酸化法を用いてゲート酸化膜２２を形成する工程において、電荷蓄積層１４の端部も酸化させて、酸化シリコン膜４２を形成する場合が好ましい。これにより、電荷蓄積層１４とゲート電極２８との間に酸化シリコン膜４２を介在させることができ、電荷蓄積層１４とゲート電極２８とが接触することを抑制できる。これにより、電荷蓄積層１４に蓄積した電荷が、ゲート電極２８に移動することを抑制でき、電荷蓄積層１４の電荷保持特性を向上させることができる。
【００３８】
さらに、図６（ａ）のように、ゲート酸化膜２２を形成する際、ゲート酸化膜２２の膜厚が、積層膜１８の酸化膜換算膜厚（以下、ＥＯＴとする）と同じ大きさになるように、ゲート酸化膜２２を形成する場合が好ましい。なお、ＥＯＴとは、誘電率を考慮した膜厚をいい、ある膜の実際の厚さと酸化シリコン膜の誘電率との積を、その膜の誘電率で割った値をいう。ここで、例えば、ＦＮトンネル効果を用いてデータの消去を行う場合、ゲート酸化膜２２の膜厚が積層膜１８のＥＯＴより小さいと、ゲート電極２８から半導体基板１０に流れる電流は、その大部分がゲート酸化膜２２を通過する。このため、積層膜１８には十分な大きさの電界を印加することができず、電荷蓄積層１４から電子を効率よく取り除くことが難しくなる。一方、ゲート酸化膜２２の膜厚が積層膜１８のＥＯＴと同じ大きさである場合、ゲート電極２８から半導体基板１０に流れる電流は、ゲート酸化膜２２と積層膜１８とを均一に流れる。このため、積層膜１８に十分な大きさの電界を印加することができ、電荷蓄積層１４から電子を効率よく取り除くことが可能となる。
【００３９】
実施例１において、第１スペーサー層３６はポリマー膜からなる場合を例に示したがこれに限られない。積層膜１８とマスク層２０とに対して選択性良く除去することが出来る材料であれば、その他の材料からなる場合でもよい。さらに、第１スペーサー層３６は、第１開口部３８で露出している半導体基板１０表面にダメージを与えることなく、除去することができる材料からなる場合が好ましい。第１開口部３８の半導体基板１０上には、後の工程でゲート酸化膜２２が形成されるためである。また、マスク層２０は窒化シリコン膜からなる場合を例に示したが、これに限らず、トップ絶縁膜１６とゲート電極２８とに対して選択性良く除去できる材料であれば、その他の材料からなる場合でもよい。
【００４０】
また、電荷蓄積層１４は窒化シリコン膜からなる場合を例に示したが、これに限らず、ポリシリコン膜等、電荷を蓄積することが可能な材料であればその他の材料からなる場合でもよい。さらに、図６（ａ）のように、ゲート酸化膜２２は熱酸化法を用いて形成する場合を例に示したがこれに限られない。例えば、ラジカル酸化法やプラズマ酸化法等のその他の酸化方法を用いてもよい。
【実施例２】
【００４１】
図８（ａ）から図８（ｃ）を用いて、実施例２に係るフラッシュメモリの製造方法を説明する。まず、実施例１で示した、図５（ａ）から図６（ｃ）の製造工程を実施する。次に、図８（ａ）を参照に、ゲート電極２８を覆うようにポリマー膜を形成する。その後、異方性エッチングを行う。これにより、ゲート電極２８の側壁に、ポリマー膜からなる第２スペーサー層４４が形成される。第２スペーサー層４４の幅は、例えば１０ｎｍである。
【００４２】
図８（ｂ）を参照に、ゲート電極２８と第２スペーサー層４４とをマスクに、積層膜１８を除去する。これにより、第２開口部４０が形成される。第２開口部４０で画定され、半導体基板１０内を延伸するビットライン３０を形成する。図８（ｃ）を参照に、第２開口部４０に埋め込まれるように第１絶縁膜３２を形成する。ゲート電極２８上と第１絶縁膜３２上とに、ポリシリコン膜を堆積する。その後、ポリシリコン膜上に、ビットライン３０に交差して延伸するように形成されたマスク層をマスクに、ポリシリコン膜とゲート電極２８を除去する。これにより、ビットライン３０に交差して延伸するポリシリコン膜からなるワードライン３４が形成される。ゲート電極２８はワードライン３４下に形成される。
【００４３】
実施例２によれば、図８（ａ）のように、ゲート電極２８の側壁に第２スペーサー層４４を形成する。図８（ｂ）のように、ゲート電極２８と第２スペーサー層４４とをマスクに、積層膜１８を除去して、第２開口部４０を形成する。これにより、第２開口部４０の幅を実施例１に比べて小さくすることができる。言い換えると、残存する積層膜１８の幅を実施例１に比べて大きくすることができる。
【００４４】
図６（ａ）で示すように、ゲート酸化膜２２を熱酸化法等を用いて形成する際、電荷蓄積層１４の端部も酸化させて、酸化シリコン膜４２を形成する。このとき、酸化シリコン膜４２の領域が大きくなりすぎ、電荷蓄積層１４の領域が小さくなってしまう場合が考えられる。電荷蓄積層１４の領域が小さくなると、蓄積可能な電荷量も少なくなる。しかしながら、実施例２の製造方法を用いることで、残存する積層膜１８の幅を実施例１に比べて大きくすることができる。よって、実施例２によれば、実施例１に比べて電荷蓄積層１４の領域を大きくすることができ、より多くの電荷を蓄積することが可能となる。
【００４５】
実施例２において、第２スペーサー層４４はポリマー膜からなる場合を例に示したがこれに限られない。積層膜１８とゲート電極２８とに対して選択性良く除去することができる材料であれば、その他の材料からなる場合でもよい。
【００４６】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４７】
【図１】図１（ａ）から図１（ｃ）は比較例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図２】図２（ａ）から図２（ｃ）は比較例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図３】図３は比較例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。
【図４】図４（ａ）は実施例１に係るフラッシュメモリの断面図であり、図４（ｂ）は図４（ａ）の領域Ａの拡大図である。
【図５】図５（ａ）から図５（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図６】図６（ａ）から図６（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図７】図７（ａ）及び図７（ｂ）は実施例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。
【図８】図８（ａ）から図８（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す断面図である。
【符号の説明】
【００４８】
１０  半導体基板
１２  トンネル絶縁膜
１４  電荷蓄積層
１６  トップ絶縁膜
１８  積層膜
２０  マスク層
２１  第３開口部
２２  ゲート酸化膜
２４  第１導電層
２６  第２導電層
２８  ゲート電極
３０  ビットライン
３２  第１絶縁膜
３４  ワードライン
３５  接触部
３６  第１スペーサー層
３８  第１開口部
４０  第２開口部
４２  酸化シリコン膜
４４  第２スペーサー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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