(57)【特許請求の範囲】
【請求項１】
出力端子と、
第１のトランジスタ又は低耐圧素子と、
一端が前記出力端子に接続され他端が前記第１のトランジスタ又は低耐圧素子に接続された少なくとも前記第１のトランジスタ又は低耐圧素子よりも耐圧が高い第２のトランジスタと、
前記１のトランジスタ又は低耐圧素子と前記第２のトランジスタとの間の経路にアノードが接続されたダイオードと、
前記ダイオードのカソードに接続されたＥＳＤ保護回路と、
を少なくとも備えることを特徴とする半導体装置。
【請求項２】
前記ダイオードと前記ＥＳＤ保護回路との接続点に、前記出力端子とは異なる少なくとも１個の端子が接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のトランジスタが有する制御端子には、前記ダイオードのカソードに接続する前記出力端子とは異なる端子に印加される電圧に基づいて、前記ダイオードが常時はオン状態とならないように設定された電圧が印加されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１のトランジスタ又は低耐圧素子と、前記第２のトランジスタと、前記ダイオードとを少なくとも有する電流駆動出力回路を複数個有し、前記電流駆動出力回路の各々の前記ダイオードは、前記ＥＳＤ保護回路に共通に接続していることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
複数個の前記第１のトランジスタを備え、それらの前記第１のトランジスタは前記第２のトランジスタに共通に接続していることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記ダイオードは、抵抗を構成するＰ型拡散層をアノードとし、前記Ｐ型拡散層の周辺を囲むＮ型拡散層をカソードとする構成であることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
前記第２のトランジスタが有する出力端子には、接地電位を基準にした電圧クランプ回路が接続していることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
前記第２のトランジスタは高耐圧ＭＯＳトランジスタ又はバイポーラトランジスタで構成され、前記第１のトランジスタは前記第２のトランジスタよりも耐圧の低いＭＯＳトランジスタで構成されていることを特徴とする請求項１ないし７のいずれかに記載の半導体装置。
【請求項９】
前記第２のトランジスタは高耐圧ＭＯＳトランジスタ又はバイポーラトランジスタで構成され、前記低耐圧素子はコンデンサで構成されていることを特徴とする請求項１ないし７のいずれかに記載の半導体装置。
【請求項１０】
前記ＥＳＤ保護回路は、ドレインが前記ダイオードに接続されており、且つゲートおよびソースが接地されるか又はゲート−ソース間電圧がゲートの閾値電圧以下に設定されるＮチャネルＭＯＳトランジスタで構成されていることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記ＥＳＤ保護回路は、一端が前記ダイオードに接続され他端が接地された低インピーダンス回路からなることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＥＤドライバＩＣ等の半導体装置に関する。
【背景技術】
【０００２】
従来のＬＥＤドライバＩＣ等の半導体装置において、電流駆動出力端子の高耐圧化と高ＥＳＤ耐量化を同時に実現する構成として、図９に示す構成が提案されている（例えば、特許文献１参照。）。
【０００３】
図９において、ＮチャネルＭＯＳトランジスタ１０１、１０２はカレントミラー回路を構成している。このカレントミラー回路を構成する一方のＮチャネルＭＯＳトランジスタ１０１のドレインには、定電圧源１０３を電流供給源とする定電流源１０４が接続しており、他方のＮチャネルＭＯＳトランジスタ１０２のドレインには、ＮＰＮバイポーラトランジスタ１０５（以下、ＮＰＮトランジスタ１０５と称す。）のエミッタが接続している。
【０００４】
また、ＮチャネルＭＯＳトランジスタ１０２に接続するＮＰＮトランジスタ１０５のコレクタには、電流駆動出力端子１０６（以下、出力端子１０６と称す。）が接続しており、ベースには定電圧源１０７が接続している。すなわち、ＮチャネルＭＯＳトランジスタ１０２とＮＰＮトランジスタ１０５はカスコード接続されており、ＮＰＮトランジスタ１０５は、いわゆるカスコード・トランジスタとして活用される。ＮＰＮトランジスタ１０５のコレクタ耐圧はＮチャネルＭＯＳトランジスタのドレイン耐圧よりも高く、このＮＰＮトランジスタ１０５により出力端子１０６の高耐圧化が実現されている。
【０００５】
また、ＮチャネルＭＯＳトランジスタ１０１のソースには、ＮチャネルＭＯＳトランジスタ１０８のドレインが接続している。このＮチャネルＭＯＳトランジスタ１０８のソースは接地されており、ゲートには定電圧源１０９が接続している。
【０００６】
また、ＮチャネルＭＯＳトランジスタ１０２のソースには、ＮチャネルＭＯＳトランジスタ１１０のドレインが接続している。このＮチャネルＭＯＳトランジスタ１１０のソースは接地されており、ゲートにはパルスが入力される。このＮチャネルＭＯＳトランジスタ１１０のゲートへのパルス入力により、出力端子１０６の電流（ＮＰＮトランジスタ１０５のエミッタ電流）がオン／オフ制御される。なお、ＮチャネルＭＯＳトランジスタ１１０のオン時のドレイン−ソース間抵抗値と、ＮチャネルＭＯＳトランジスタ１０８のドレイン−ソース間抵抗値とが同一になるように構成することで、ＮチャネルＭＯＳトランジスタ１０１、１０２からなるカレントミラー回路の出力電流精度、すなわち出力端子１０６の電流精度を高めている。
【０００７】
また、ＮＰＮトランジスタ１０５のエミッタとＮチャネルＭＯＳトランジスタ１０２のドレインの接続点には、ゲートおよびソースを接地したＮチャネルＭＯＳトランジスタで構成したＥＳＤ保護回路１１１が接続されている。
【０００８】
このように、ブレイクダウン電圧がＮチャネルＭＯＳトランジスタ１０２、１１０に近い素子を用いて構成したＥＳＤ保護回路１１１を用いることで、出力端子１０６に印加されてＮＰＮトランジスタ１０５を通過したＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）をＥＳＤ保護回路１１１へ逃がすことができ、出力端子１０６に接続するＮチャネルＭＯＳトランジスタ１０２、１１０をＥＳＤから保護することができる。
【０００９】
なお、以上説明したＮチャネルＭＯＳトランジスタ１０１、１０２、１０８、１１０、定電圧源１０３、１０７、１０９、定電流源１０４、ＮＰＮトランジスタ１０５およびＥＳＤ保護回路（ＮチャネルＭＯＳトランジスタ）１１１は、同一半導体基板１１２上に集積化されている。
【００１０】
以上のように、従来は、電流駆動出力端子を高耐圧化すると同時に、電流駆動出力端子に接続するＮチャネルＭＯＳトランジスタをＥＳＤから保護するために、ＮチャネルＭＯＳトランジスタと電流駆動出力端子との間にカスコード・トランジスタ（ＮＰＮバイポーラトランジスタ）を介装し、且つＮＰＮバイポーラトランジスタとＮチャネルＭＯＳトランジスタとの間の経路に、ゲートとソースを接地したＮチャネルＭＯＳトランジスタのドレインを接続していた。
【００１１】
しかしながら、上記した従来の半導体装置では、以下に述べるような問題点があった。すなわち、ＥＳＤ保護回路１１１を構成するＮチャネルＭＯＳトランジスタはチャネル幅が長い程、ＥＳＤ耐量を向上させることができるため、チャネル幅が長く設定されている。そのため、ＥＳＤ保護回路１１１を構成するＮチャネルＭＯＳトランジスタのドレインに寄生する容量が大きく、出力端子１０６の電流をオン／オフ制御するためにＮチャネルＭＯＳトランジスタ１１０のゲートへ入力するパルスに対して、出力端子１０６の電流の応答速度が遅いという問題があった。
【特許文献１】特開２００７−３３６２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記問題点に鑑み、電流駆動出力端子の高耐圧化と高ＥＳＤ耐量化が可能な上、電流駆動出力端子の電流の応答速度を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の請求項１記載の半導体装置は、出力端子と、第１のトランジスタ又は低耐圧素子と、一端が前記出力端子に接続され他端が前記第１のトランジスタ又は低耐圧素子に接続された少なくとも前記第１のトランジスタ又は低耐圧素子よりも耐圧が高い第２のトランジスタと、前記１のトランジスタ又は低耐圧素子と前記第２のトランジスタとの間の経路にアノードが接続されたダイオードと、前記ダイオードのカソードに接続されたＥＳＤ保護回路と、を少なくとも備えることを特徴とする。
【００１４】
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記ダイオードと前記ＥＳＤ保護回路との接続点に、前記出力端子とは異なる少なくとも１個の端子が接続されていることを特徴とする。
【００１５】
また、本発明の請求項３記載の半導体装置は、請求項２記載の半導体装置であって、前記第２のトランジスタが有する制御端子には、前記ダイオードのカソードに接続する前記出力端子とは異なる端子に印加される電圧に基づいて、前記ダイオードが常時はオン状態とならないように設定された電圧が印加されることを特徴とする。
【００１６】
また、本発明の請求項４記載の半導体装置は、請求項１ないし３のいずれかに記載の半導体装置であって、前記第１のトランジスタ又は低耐圧素子と、前記第２のトランジスタと、前記ダイオードとを少なくとも有する電流駆動出力回路を複数個有し、前記電流駆動出力回路の各々の前記ダイオードは、前記ＥＳＤ保護回路に共通に接続していることを特徴とする。
【００１７】
また、本発明の請求項５記載の半導体装置は、請求項１ないし４のいずれかに記載の半導体装置であって、複数個の前記第１のトランジスタを備え、それらの前記第１のトランジスタは前記第２のトランジスタに共通に接続していることを特徴とする。
【００１８】
また、本発明の請求項６記載の半導体装置は、請求項１ないし５のいずれかに記載の半導体装置であって、前記ダイオードは、抵抗を構成するＰ型拡散層をアノードとし、前記Ｐ型拡散層の周辺を囲むＮ型拡散層をカソードとする構成であることを特徴とする。
【００１９】
また、本発明の請求項７記載の半導体装置は、請求項１ないし６のいずれかに記載の半導体装置であって、前記第２のトランジスタが有する出力端子には、接地電位を基準にした電圧クランプ回路が接続していることを特徴とする。
【００２０】
また、本発明の請求項８記載の半導体装置は、請求項１ないし７のいずれかに記載の半導体装置であって、前記第２のトランジスタは高耐圧ＭＯＳトランジスタ又はバイポーラトランジスタで構成され、前記第１のトランジスタは前記第２のトランジスタよりも耐圧の低いＭＯＳトランジスタで構成されていることを特徴とする。
【００２１】
また、本発明の請求項９記載の半導体装置は、請求項１ないし７のいずれかに記載の半導体装置であって、前記第２のトランジスタは高耐圧ＭＯＳトランジスタ又はバイポーラトランジスタで構成され、前記低耐圧素子はコンデンサで構成されていることを特徴とする。
【００２２】
また、本発明の請求項１０記載の半導体装置は、請求項１ないし９のいずれかに記載の半導体装置であって、前記ＥＳＤ保護回路は、ドレインが前記ダイオードに接続されており、且つゲートおよびソースが接地されるか又はゲート−ソース間電圧がゲートの閾値電圧以下に設定されるＮチャネルＭＯＳトランジスタで構成されていることを特徴とする。
【００２３】
また、本発明の請求項１１記載の半導体装置は、請求項１ないし９のいずれかに記載の半導体装置であって、前記ＥＳＤ保護回路は、一端が前記ダイオードに接続され他端が接地された低インピーダンス回路からなることを特徴とする。
【発明の効果】
【００２４】
本発明の好ましい形態によれば、出力端子（電流駆動出力端子）と第１のトランジスタ又は低耐圧素子との間に、第１のトランジスタ又は低耐圧素子よりも高耐圧な第２のトランジスタ（パワーＭＯＳトランジスタ等の高耐圧ＭＯＳトランジスタや、バイポーラトランジスタなど）を介装し、且つ第１のトランジスタ又は低耐圧素子と第２のトランジスタとの間の経路にＥＳＤ保護回路を接続したので、出力端子の高耐圧化を実現できる上、第１のトランジスタ又は低耐圧素子を、ＥＳＤ等の外部から出力端子に印加される高電圧から保護することができる。
【００２５】
さらに、第１のトランジスタ又は低耐圧素子と第２のトランジスタとの間の経路に、従来のように寄生容量が大きいＮチャネルＭＯＳトランジスタのドレインを直接接続するのではななく、ダイオードを経由してＥＳＤ保護回路を接続する構成としているため、出力端子の電流の応答速度を向上させることができる。
【００２６】
また、出力端子とそれ以外の端子のＥＳＤ保護回路を共用化することで、回路規模を抑制しつつ、出力端子以外の端子の高ＥＳＤ耐量化を図ることができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００２８】
図１は、本発明の第１の実施形態に係る半導体装置の要部の概略構成を示す図である。図１において、ＮチャネルＭＯＳトランジスタ１、２のゲート間にはスイッチ回路３が設けられており、スイッチ回路３のオン時にＮチャネルＭＯＳトランジスタ１、２はカレントミラー回路を構成する。
【００２９】
ＮチャネルＭＯＳトランジスタ１のドレインには、定電圧源４を電流供給源とする定電流源５が接続しており、ＮチャネルＭＯＳトランジスタ１のソースは接地されている。また、ＮチャネルＭＯＳトランジスタ２のドレイン（入力端子）には、ドレイン耐圧が高い高耐圧ＮチャネルＭＯＳトランジスタ６（以下、高耐圧トランジスタ６と称す。）のソース（出力端子）が接続しており、ＮチャネルＭＯＳトランジスタ２のソース（出力端子）は接地されている。なお、高耐圧トランジスタ６としては、例えばＤＭＯＳ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を使用する。
【００３０】
ＮチャネルＭＯＳトランジスタ２に接続する高耐圧トランジスタ６のドレイン（入力端子）には、電流駆動出力端子であるＬＥＤ駆動出力端子７（以下、出力端子７と称す。）が接続しており、高耐圧トランジスタ６の制御端子であるゲートには定電圧源８が接続している。すなわち、ＮチャネルＭＯＳトランジスタ２と高耐圧トランジスタ６はカスコード接続されており、高耐圧トランジスタ６は、いわゆるカスコード・トランジスタとして活用される。高耐圧トランジスタ６のドレイン耐圧（入力端子の耐圧）はＮチャネルＭＯＳトランジスタ２のドレイン耐圧（入力端子の耐圧）よりも高く、この高耐圧トランジスタ６により出力端子７の高耐圧化が実現されている。
【００３１】
なお、高耐圧トランジスタ６は、ＮチャネルＭＯＳトランジスタ２よりもＥＳＤ耐量が大きいが、ゲート幅が長い程、ＥＳＤ耐量は強くなるため、高耐圧トランジスタ６のゲート幅は、必要なＥＳＤ耐量が得られる長さに設定する。つまり、出力端子７からのＥＳＤに対しゲート幅を長くすることで対処する。
【００３２】
また、高耐圧トランジスタ６のゲート電圧は、高耐圧トランジスタ６のソース電圧がＮチャネルＭＯＳトランジスタ２のドレイン耐圧以下になるように、且つ後述する電源入力端子１３の電圧との関係から、後述するダイオード１１が常時はオン状態とならないように設定する。例えば、電源入力端子１３に接続する定電圧源１２が生成する電圧と同一の電圧か、あるいはダイオード１１のダイオード電圧（電流がカソードからアノードに流れる時の電圧）降下分だけ低い電圧となるように、定電圧源１２が生成する電圧に基づいて設定する。
【００３３】
出力端子７には、定電圧源９からの電圧が印加されるＬＥＤ１０が接続しており、ＮチャネルＭＯＳトランジスタ１、２のゲート間に設けたスイッチ回路３がオンすると、ＮチャネルＭＯＳトランジスタ１、２のゲート同士が接続し、ＮチャネルＭＯＳトランジスタ１、２からなるカレントミラー回路により決定される電流値の電流が、定電圧源９からＬＥＤ１０、出力端子７および高耐圧トランジスタ６を経由してＮチャネルＭＯＳトランジスタ２へ流れる。一方、スイッチ回路３がオフすると、ＮチャネルＭＯＳトランジスタ２のゲートが接地されて、ＮチャネルＭＯＳトランジスタ２のドレイン電流はオフする。このスイッチ回路３により、高耐圧トランジスタ（第２のトランジスタ）６を介して出力端子７に接続するＮチャネルＭＯＳトランジスタ（第１のトランジスタ）２のオン／オフを制御することができ、それにより出力端子７の電流（ＬＥＤ１０の駆動電流）がオン／オフ制御される。なお、ここでは、スイッチ回路３をオン／オフ制御するための構成については、説明を省略する。
【００３４】
このように、当該半導体装置では、カスコード・トランジスタとして、従来のようにＮＰＮバイポーラトランジスタではなく、ドレイン電流とソース電流が常に等しい高耐圧トランジスタ６を採用したので、定電圧源９が生成する電圧が低い場合や、ＩＣとしての消費電力を削減するために（ＩＣの発熱を少なくするために）、故意に出力端子７の電圧を低く設定した場合においても、出力端子７の電流精度を高く保つことができる。すなわち、カスコード・トランジスタとしてＮＰＮバイポーラトランジスタを用いた場合、電流駆動出力端子の低電圧時にＮＰＮバイポーラトランジスタが飽和状態になると、ＮＰＮバイポーラトランジスタのベース電流が増加して、カレントミラー回路により決まる電流値とは異なる電流値の電流が電流駆動出力端子を流れるため、電流駆動出力端子の電流精度が悪化するが、当該半導体装置では、そのような事態を回避することができる。また、ここでは１個のＬＥＤを駆動する場合を例に説明しているが、当該半導体装置は直列接続された複数個のＬＥＤを駆動する場合にも応用でき、このような場合に出力端子７の電圧が低くなっても、出力端子７の電流精度を高く保つことができる。
【００３５】
また、当該半導体装置では、出力電流のオン／オフ制御を、ＮチャネルＭＯＳトランジスタ２のドレインやソースにスイッチング用のＮチャネルＭＯＳトランジスタを直列接続するのではなく、ＮチャネルＭＯＳトランジスタ２のゲートに接続したスイッチ回路３で行う構成としたので、出力端子７をより低い電圧で動作させることが可能となる。なお、例えば高耐圧トランジスタ６をオン／オフ制御することで、出力電流のオン／オフ制御を行うようにしてもよい。この場合、スイッチ回路３は不要となる。また、より低い電圧で出力端子７を動作させることはできないが、ＮチャネルＭＯＳトランジスタ２のドレインやソースにスイッチング用のＮチャネルＭＯＳトランジスタを直列接続する構成としてもよい。
【００３６】
続いて、当該半導体装置のＥＳＤ保護機能について説明する。高耐圧トランジスタ６のソースとＮチャネルＭＯＳトランジスタ２のドレインの接続点（高耐圧トランジスタ６とＮチャネルＭＯＳトランジスタ２との間の経路）には、ダイオード１１のアノードが接続している。このダイオード１１のカソードは、外部の定電圧源１２に接続する電源入力端子（出力端子６とは異なる端子）１３に接続している。この定電圧源１２は、当該半導体装置に電源を供給している。
【００３７】
ダイオード１１のカソードと電源入力端子１３との間の接続点には、ＥＳＤ保護回路１４が接続している。ここでは、ＥＳＤ保護回路１４は、ゲートおよびソースを接地したＮチャネルＭＯＳトランジスタで構成されており、そのＮチャネルＭＯＳトランジスタのドレインがダイオード１１のカソードに接続している。なお、ゲート−ソース間電圧がゲートの閾値電圧以下に設定されるのであれば、例えば、ゲートと接地電位との間ないしソースと接地電位との間に抵抗を介装した構成としてもよい。
【００３８】
このように、ブレイクダウン電圧がＮチャネルＭＯＳトランジスタ２に近い素子を用いて構成したＥＳＤ保護回路１４を用いることで、出力端子７に印加されて高耐圧トランジスタ６を通過したＥＳＤを、ダイオード１１を経由させてＥＳＤ保護回路１４へ逃がすことができ、ＮチャネルＭＯＳトランジスタ２をＥＳＤから保護することができる。すなわち、ＥＳＤによりＮチャネルＭＯＳトランジスタ２が破壊されるのを防止することができる。
【００３９】
また、ＥＳＤ保護回路１４は、電源入力端子（出力端子６とは異なる端子）１３にも接続しているので、このＥＳＤ保護回路１４により、電源入力端子１３に接続している回路素子を、電源入力端子１３に印加されたＥＳＤから保護することができる。
【００４０】
なお、ＥＳＤ保護回路をＮチャネルＭＯＳトランジスタで構成した場合、チャネル幅が長い程、ＥＳＤ耐量を向上させることができるため、チャネル幅は長く設定する。このようにすると、ＥＳＤ保護回路を構成するＮチャネルＭＯＳトランジスタの素子サイズも大きくなるが、当該半導体装置では、出力端子６と電源入力端子１３それぞれの高ＥＳＤ耐量化を図るためのＥＳＤ保護回路を共通化したので、その分、回路規模を抑えることができる。
【００４１】
また、ＥＳＤ保護回路を出力端子７に接続することは耐圧面よりできず、また、ＥＳＤ保護回路をバイポーラトランジスタで構成した場合、ＥＳＤから保護すべきＮチャネルＭＯＳトランジスタ２よりもＥＳＤ保護回路のブレイクダウン電圧が高くなり、ＮチャネルＭＯＳトランジスタ２を保護することができない。
【００４２】
続いて、ツェナーダイオード１５について説明する。ツェナーダイオード１５のカソードは、高耐圧トランジスタ６のソースに接続しており、ツェナーダイオード１５のアノードは接地されている。このツェナーダイオード１５は、接地電位を基準にした電圧クランプ回路として活用される。すなわち、高耐圧トランジスタ６とツェナーダイオード１５の接続点の電圧は、ＮチャンネルＭＯＳトランジスタ２の通常動作時のドレイン電圧よりもツェナーダイオード電圧（電流がカソードからアノードに流れる時の電圧）降下分だけ高くなるので、出力端子７の電圧が急峻に変動し高耐圧トランジスタ６のドレイン−ソース間寄生容量などにより過渡的にＮチャネルＭＯＳトランジスタ２のドレインにその耐圧以上の電圧が印加されてＮチャネルＭＯＳトランジスタ２が破壊される事態を防止することができる。さらに出力端子７からのＥＳＤに対してＮチャネルＭＯＳトランジスタ２を保護する効果もある。
【００４３】
なお、以上説明したＮチャネルＭＯＳトランジスタ１、２、スイッチ回路３、定電圧源４、８、定電流源５、高耐圧トランジスタ６、ダイオード１１、ＥＳＤ保護回路（ＮチャネルＭＯＳトランジスタ）１４およびツェナーダイオード１５は、同一半導体基板１６上に集積化されている。但し、定電圧源４、８については、同一半導体基板１６上に集積化せずに、定電流源５の入力端子や高耐圧トランジスタ６のゲート端子を電源ラインに接続する構成としてもよい。
【００４４】
以上のように、当該半導体装置によれば、出力端子７の高耐圧化と同時に、出力端子７の低電圧動作が可能となる。また、ＮチャネルＭＯＳトランジスタ２をダイオード１１を経由したＥＳＤ保護回路１４で保護することにより高いＥＳＤ耐量を実現できる。また、ＮチャネルＭＯＳトランジスタ２のドレインに直接、寄生容量が大きいＥＳＤ保護回路を接続するのではなく、寄生容量の小さいダイオード１１を経由してＥＳＤ保護回路１４を接続しているので、スイッチ回路３のオン／オフ動作に対する出力端子７の電流（出力電流）の応答速度は速い。また、ＮチャネルＭＯＳトランジスタ２と電源入力端子１３に接続された回路素子の両方を１個のＥＳＤ保護回路１４で保護できるため、端子ごとにＥＳＤ保護回路を設ける場合に比べて、小さいチップサイズを実現できる。
【００４５】
なお、ここでは、ＮチャネルＭＯＳトランジスタ２のゲートをスイッチ回路３でオン／オフ制御し、高耐圧トランジスタ６をカスコード・トランジスタとして用いる場合について説明したが、出力端子７に高耐圧トランジスタ６を介してＥＳＤ破壊しやすい低耐圧素子（例えば、コンデンサなど）を含む回路が接続されている場合において、高耐圧トランジスタと低耐圧素子との間の経路にダイオードのアノード側を接続し、そのカソード側をＥＳＤ保護回路に接続することで、その低耐圧素子を保護することができる。
【００４６】
また、ここでは、出力端子の電流（出力電流）をオン／オフ制御する場合について説明したが、例えばスイッチ回路３が常にオン状態で、出力電流を常にオンにする回路であっても、上記した高ＥＳＤ耐量化や、出力端子の低電圧時の電流精度の向上等を実現できる。
【００４７】
また、ここでは、ダイオード１１を１個だけ設けた場合について説明したが、定電圧源８と定電圧源１２のそれぞれが生成する電圧の関係から、ダイオードに電流が流れにくくするために複数個のダイオードを直列接続したり、ＥＳＤによる電圧降下を小さくするために、複数個のダイオードを並列接続して電流能力を高めたりしてもよい。また、定電圧源８と定電圧源１２のそれぞれが生成する電圧の関係から、オンしなければ、ダイオード１１の代わりにツェナーダイオードを使用することもできる。
【００４８】
続いて、ダイオード１１の構造の一例について説明する。図２に、ダイオード１１の断面構造の一例を示す。図２に示すように、Ｐ型半導体基板２１上には、抵抗を構成する不純物濃度の低いＰ−型拡散層２２を囲むように、不純物濃度の低いＮ−型拡散層２３が形成されており、それらによりダイオードが構成されている。図２には、その抵抗の等価回路２４とダイオードの等価回路２５を示している。なお、Ｎ−型拡散層２３は、Ｐ型分離基層２６により囲まれている。
【００４９】
また、Ｐ−型拡散層２２内には不純物濃度の高いＰ＋型拡散層２７が形成されており、このＰ＋型拡散層２７に接続するノード２８がアノードとなる。一方、Ｎ−型拡散層２３内にも不純物濃度の高いＮ＋型拡散層２９が形成されており、このＮ＋型拡散層２９に接続するノード３０がカソードとなる。
【００５０】
このように、半導体基板上に形成した抵抗素子をダイオードとして使用することもできる。なお、他にも、ＮＰＮトランジスタやＰＮＰトランジスタをはじめＰＮ接合を有す様々な素子をダイオードとして使用できる。
【００５１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
【００５２】
図３は、本発明の第２の実施形態に係る半導体装置の要部の概略構成を示す図である。図３に示すように、当該半導体装置は、出力端子７に接続する高耐圧のカスコード・トランジスタ（第２のトランジスタ）としてＮＰＮバイポーラトランジスタ３１（以下、ＮＰＮトランジスタ３１と称す。）を用いた点が、前述した第１の実施形態と異なる。このように、出力端子７とＮチャネルＭＯＳトランジスタ２との間にＮＰＮトランジスタ３１を設けても、第１の実施形態で述べたように出力端子７の低電圧時に出力端子７の電流精度が悪化するおそれはあるが、それ以外は第１の実施形態と同様の効果を得ることができる。
【００５３】
なお、この第２の実施形態においても、前述した第１の実施形態と同様に、ＮＰＮトランジスタ３１のベース電圧を、ＮＰＮトランジスタ３１のエミッタ電圧がＮチャネルＭＯＳトランジスタ２のドレイン耐圧以下になるように、且つ電源入力端子１３の電圧との関係から、ダイオード１１が常時はオン状態とならないように設定する。
【００５４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
【００５５】
図４は、本発明の第３の実施形態に係る半導体装置の要部の概略構成を示す図である。図４に示すように、当該半導体装置は、ダイオード１１のカソードがＥＳＤ保護回路１４にのみ接続している点が、前述した第１の実施形態と異なる。
【００５６】
当該半導体装置によれば、前述した第１の実施形態のようにＥＳＤ保護回路をＬＥＤ駆動出力端子と電源入力端子で共有することはできないが、ＥＳＤ保護回路１４の配置の自由度が増し、レイアウト上の制約が軽減されるため、ダイオード１１両端の配線インピーダンスを小さくすることでＥＳＤ耐量を向上させることができる。また、それ以外は前述した第１の実施形態と同様の効果を得ることができる。
【００５７】
なお、この第３の実施形態においても、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。
【００５８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
【００５９】
図５は、本発明の第４の実施形態に係る半導体装置の要部の概略構成を示す図である。図５において、ダイオード１１のカソードは、外部のコンデンサ３２に接続する電圧出力端子（出力端子６とは異なる端子）３３に接続している。また電圧出力端子３３は電圧出力回路３４に接続しており、電圧出力回路３４から当該半導体装置の内部ないし、電圧出力端子３４を経由して外部へ電圧を供給する構成となっている。
【００６０】
このように、この第４の実施形態は、外部へ電圧を供給する端子にダイオード１１のカソードが接続している点が前述した第１の実施形態と異なる。当該半導体装置によれば、出力端子７と電圧出力端子３３のＥＳＤ耐量を１個のＥＳＤ保護回路１４により高めることができる。また、それ以外は前述した第１の実施形態と同様の効果を得ることができる。
【００６１】
なお、この第４の実施形態においても、前述した第１の実施形態と同様に、高耐圧トランジスタ６のゲート電圧を、高耐圧トランジスタ６のソース電圧がＮチャネルＭＯＳトランジスタ２のドレイン耐圧以下になるように、且つ電圧出力端子３３の電圧との関係から、ダイオード１１が常時はオン状態とならないように設定する。
【００６２】
また、この第４の実施形態においても、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。
【００６３】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置について、図面を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
【００６４】
図６は、本発明の第５の実施形態に係る半導体装置の要部の概略構成を示す図である。図６に示すように、当該半導体装置は、ＥＳＤ保護回路として、電源入力端子１３と接地間を抵抗成分ないし容量成分により低インピーダンスにする低インピーダンス回路３５を用いた点が、前述した第１の実施形態と異なる。
【００６５】
すなわち、前述した第１の実施形態は、出力端子７に印加され高耐圧トランジスタ６を通過したＥＳＤが、ダイオード１１と、ゲートおよびソースが接地されたＮチャネルＭＯＳトランジスタを経由して接地電位に逃げる構成であった。これに対し、この第５の実施形態は、低インピーダンス回路３５に逃げる構成であり、前述した第１の実施形態と同様な効果を得ることができる。
【００６６】
なお、この第５の実施形態においても、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。また、前述した第３の実施形態と同様に、ダイオード１１のカソードを低インピーダンス回路３５にのみ接続してもよい。但し、この場合、低インピーダンス回路３５のダイオード１１に接続する端子は、ダイオード１１が常時はオンしない電圧に設定する必要がある。また、前述した第４の実施形態と同様に、ダイオード１１のカソードを電圧出力端子に接続してもよい。
【００６７】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置について、図面を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
【００６８】
図７は、本発明の第６の実施形態に係る半導体装置の要部の概略構成を示す図である。図７に示すように、当該半導体装置は、ＬＥＤ駆動出力端子を複数個有する点が前述した第１の実施形態と異なる。
【００６９】
すなわち、当該半導体装置は、図７に示すように、２個の出力端子７を有し、それらには外部から、定電圧源９から共通に電圧が印加されるＬＥＤ１０がそれぞれ接続している。また、当該半導体装置の内部において、各出力端子７に、高耐圧トランジスタ６とＮチャネルＭＯＳトランジスタ２とスイッチ回路３とダイオード１１を有する電流駆動出力回路がそれぞれ接続している。また各電流駆動出力回路のＮチャネルＭＯＳトランジスタ２のゲートは、それぞれのスイッチ回路３を介してＮチャネルＭＯＳトランジスタ１のゲートに共通に接続している。また、各電流駆動出力回路のダイオード１１のカソードは、ＥＳＤ保護回路１４および電源入力端子１３に共通に接続している。
【００７０】
以上のように構成することで、１個のＥＳＤ保護回路で２個のＬＥＤ駆動出力端子と電源入力端子１３の高ＥＳＤ耐量化を図ることができる。また、それ以外は前述した第１の実施形態と同様の効果を得ることができる。
【００７１】
なお、ここではＬＥＤ駆動出力端子が２個の場合について説明したが、無論、ＬＥＤ駆動出力端子を３個以上有する半導体装置についても同様に実施することができる。また、この第６の実施形態においても、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。また、前述した第３の実施形態と同様に、ダイオード１１のカソードをＥＳＤ保護回路１４にのみ接続してもよいし、前述した第４の実施形態と同様に、ダイオード１１のカソードを電圧出力端子に接続してもよい。また、前述した第５の実施形態と同様に、ゲートおよびソースを接地したＮチャネルＭＯＳトランジスタに代えて低インピーダンス回路を用いてもよい。
【００７２】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置について、図面を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
【００７３】
図８は、本発明の第７の実施形態に係る半導体装置の要部の概略構成を示す図である。図８に示すように、当該半導体装置は、ＬＥＤの駆動電流の電流値を４ビット制御可能に構成した点が前述した第１の実施形態と異なる。
【００７４】
すなわち、図８に示すように、当該半導体装置は、ＮチャネルＭＯＳトランジスタ１のゲート幅を基準として、ゲート幅が基準の１倍のＮチャネルＭＯＳトランジスタ２ａ、２倍のＮチャネルＭＯＳトランジスタ２ｂ、４倍のＮチャネルＭＯＳトランジスタ２ｃ、８倍のＮチャネルＭＯＳトランジスタ２ｄを備える。また、これらのＮチャネルＭＯＳトランジスタ２ａ〜２ｄのゲートにはそれぞれスイッチ回路３ａ〜３ｄが接続しており、各ＮチャネルＭＯＳトランジスタ２ａ〜２ｄのゲートは、各スイッチ回路３ａ〜３ｄを介してＮチャネルＭＯＳトランジスタ１のゲートに共通に接続している。また、各ＮチャネルＭＯＳトランジスタ２ａ〜２ｄのドレインは、高耐圧トランジスタ６に共通に接続している。以上のように構成することで、スイッチ回路３ａ〜３ｄのオン／オフを制御することにより、出力端子７の電流値を４ビット制御することができる。
【００７５】
当該半導体装置によれば、一般的にはゲート幅が一番小さいＮチャネルＭＯＳトランジスタ２ａがＥＳＤにより一番破壊されやすいが、第１の実施形態と同様に、各ＮチャネルＭＯＳトランジスタ２ａ〜２ｄのドレインに、ダイオード１１を経由してＥＳＤ保護回路１４が接続しているので、各ＮチャネルＭＯＳトランジスタ２ａ〜２ｄをＥＳＤから保護することができる。また、それ以外は前述した第１の実施形態と同様の効果を得ることができる。
【００７６】
なお、ここではＬＥＤの駆動電流を４ビット制御する場合について説明したが、無論、何ビット制御であっても同様に実施することができる。また、この第７の実施形態においても、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。また、前述した第３の実施形態と同様に、ダイオード１１のカソードをＥＳＤ保護回路１４にのみ接続してもよいし、前述した第４の実施形態と同様に、ダイオード１１のカソードを電圧出力端子に接続してもよい。また、前述した第５の実施形態と同様に、ゲートおよびソースを接地したＮチャネルＭＯＳトランジスタに代えて低インピーダンス回路を用いてもよい。また、前述した第６の実施形態と同様に、ＬＥＤ駆動出力端子を複数個備えた構成に対応することができる。
【産業上の利用可能性】
【００７７】
本発明にかかる半導体装置は、電流駆動出力端子の高耐圧化および高ＥＳＤ耐量化を実現できる上、電流駆動出力端子の電流の応答速度を速くすることができ、ＬＥＤドライバＩＣ等に有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係る半導体装置の要部の概略構成を示す図
【図２】本発明の第１〜第７の実施形態に係る半導体装置が具備するダイオードの構造の一例を示す断面図
【図３】本発明の第２の実施形態に係る半導体装置の要部の概略構成を示す図
【図４】本発明の第３の実施形態に係る半導体装置の要部の概略構成を示す図
【図５】本発明の第４の実施形態に係る半導体装置の要部の概略構成を示す図
【図６】本発明の第５の実施形態に係る半導体装置の要部の概略構成を示す図
【図７】本発明の第６の実施形態に係る半導体装置の要部の概略構成を示す図
【図８】本発明の第７の実施形態に係る半導体装置の要部の概略構成を示す図
【図９】従来の半導体装置の要部の概略構成を示す図
【符号の説明】
【００７９】
１、２、２ａ〜２ｄ      ＮチャネルＭＯＳトランジスタ
３、３ａ〜３ｄ      スイッチ回路
４、８、９、１２      定電圧源
５      定電流源
６      高耐圧ＮチャネルＭＯＳトランジスタ
７      ＬＥＤ駆動出力端子
１０      ＬＥＤ
１１      ダイオード
１３      電源入力端子
１４      ＥＳＤ保護回路
１５      ツェナーダイオード
１６      半導体基板
２１      Ｐ型半導体基板
２２      Ｐ−型拡散層
２３      Ｎ−型拡散層
２４      抵抗の等価回路
２５      ダイオードの等価回路
２６      Ｐ型分離層
２７      Ｐ＋型拡散層
２８      ノード（アノード）
２９      Ｎ＋型拡散層
３０      ノード（カソード）
３１      ＮＰＮバイポーラトランジスタ
３２      コンデンサ
３３      電圧出力端子
３４      電圧出力回路
３５      低インピーダンス回路
１０１、１０２、１０８、１１０      ＮチャネルＭＯＳトランジスタ
１０３、１０７、１０９      定電圧源
１０４      定電流源
１０５      ＮＰＮバイポーラトランジスタ
１０６      電流駆動出力端子
１１１      ＥＳＤ保護回路
１１２      半導体基板
【図１】
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【図２】
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【図３】
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【図４】
0005127496.tif 000005
【図５】
0005127496.tif 000006
【図６】
0005127496.tif 000007
【図７】
0005127496.tif 000008
【図８】
0005127496.tif 000009
【図９】
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