(57)【特許請求の範囲】
【請求項１】
シリアル通信用端子が設けられたマスタ基板と、
前記シリアル通信用端子と通信線を介して接続されたスレーブ基板とを含む電子回路であって、
前記マスタ基板は、
前記スレーブ基板にデータを書き込む場合、前記通信線を通じて、書込み制御信号を前記スレーブ基板に送信してから一定時間経過した後に、書き込み用のデータ及び第１のクリア信号を送信し、
前記スレーブ基板は、
前記書込み制御信号が受信されていない場合に第２のクリア信号を出力し、前記書込み制御信号が受信された場合に前記第２のクリア信号の出力を停止すると共に、前記書き込み用のデータを内蔵されたメモリに記憶させるユニットと、
前記通信線を介して入力されたシリアル信号をパラレル信号に変換して複数の出力端子から出力するもので、前記通信線を通じて入力される前記書込み制御信号と前記書き込み用のデータを前記ユニットに出力すると共に、前記第１のクリア信号に応じて第３のクリア信号を出力する変換回路と、
前記第２のクリア信号または前記第３のクリア信号が出力されている場合に第４のクリア信号を出力するＯＲ回路と、
前記第４のクリア信号が一定時間内に入力されない場合にリセット信号を前記ユニットに出力するウォッチドッグタイマとを具備し、
前記ユニットは、前記書込み制御信号が入力された後の前記リセット信号に応じて、前記書込み用のデータを前記メモリに記憶させ、前記書込み制御信号が入力されない場合の前記リセット信号に応じて通常動作に移行することを特徴とする電子回路。
【請求項２】
前記マスタ基板に設けられたシリアル通信用端子はＵＳＢ（Universal Serial Bus）規格に従うもので、
前記変換回路は、ＵＳＢ規格に従う信号を変換するＵＡＲＴ（Universal Asynchronous Receiver Transmitter）とすることを特徴とする請求項１記載の電子回路。
【請求項３】
前記ＵＡＲＴに設けられたＧＰＩＯ（General Purpose Input/Output）端子を用いて前記書込み制御信号を出力させることを特徴とする請求項２記載の電子回路。
【請求項４】
シリアル通信用端子が設けられたマスタ基板と通信線を介して接続されたスレーブ基板であって、
書込み制御信号が前記マスタ基板から受信されていない場合に第１のクリア信号を出力し、前記書込み制御信号が受信された場合に前記第１のクリア信号の出力を停止すると共に、前記マスタ基板から受信される書き込み用のデータを内蔵されたメモリに記憶させるユニットと、
前記通信線を介して入力されたシリアル信号をパラレル信号に変換して複数の出力端子から出力するもので、前記通信線を通じて入力される前記書込み制御信号と前記書き込み用のデータを前記ユニットに出力すると共に、前記マスタ基板から受信した第２のクリア信号に応じて第３のクリア信号を出力する変換回路と、
前記第１のクリア信号または前記第３のクリア信号が出力されている場合に第４のクリア信号を出力するＯＲ回路と、
前記第４のクリア信号が一定時間内に入力されない場合にリセット信号を前記ユニットに出力するウォッチドッグタイマとを具備し、
前記ユニットは、前記書込み制御信号が入力された後の前記リセット信号に応じて、前記書込み用のデータを前記メモリに記憶させ、前記書込み制御信号が入力されない場合の前記リセット信号に応じて通常動作に移行することを特徴とするスレーブ基板。
【請求項５】
複数のシリアル通信用端子が設けられたマスタ基板と、
前記複数のシリアル通信用端子のそれぞれと通信線を介して接続された複数のスレーブ基板とを含む電子回路であって、
前記マスタ基板は、
前記スレーブ基板にデータを書き込む場合、前記通信線を通じて、書込み制御信号を前記スレーブ基板に送信してから一定時間経過した後に、書き込み用のデータ及び第１のクリア信号を送信し、
前記複数のスレーブ基板のそれぞれには、
前記書込み制御信号が受信されていない場合に第２のクリア信号を出力し、前記書込み制御信号が受信された場合に前記第２のクリア信号の出力を停止すると共に、前記書き込み用のデータを内蔵されたメモリに記憶させるユニットと、
前記通信線を介して入力されたシリアル信号をパラレル信号に変換して複数の出力端子から出力するもので、前記通信線を通じて入力される前記書込み制御信号と前記書き込み用のデータを前記ユニットに出力すると共に、前記第１のクリア信号に応じて第３のクリア信号を出力する変換回路と、
前記第２のクリア信号または前記第３のクリア信号が出力されている場合に、第４のクリア信号を出力するＯＲ回路と、
前記第４のクリア信号が一定時間内に入力されない場合にリセット信号を前記ユニットに出力するウォッチドッグタイマとを具備し、
前記ユニットは、前記書込み制御信号が入力された後の前記リセット信号に応じて、前記書込み用のデータを前記メモリに記憶させ、前記書込み制御信号が入力されない場合の前記リセット信号に応じて通常動作に移行し、
前記マスタ基板は、前記複数のスレーブ基板に対して、前記メモリに記憶されるデータを書き換えるための制御を個別に行うことを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲーム装置などの各種装置に搭載されるウォッチドッグタイマ（ＷＤＴ）が実装された電子回路、スレーブ基板に関する。
【背景技術】
【０００２】
ゲームセンターなどの遊技場に設置される業務用のゲーム装置には、動作や通信状態が正常であるかを自ら監視する制御ユニット（電子回路）が実装されている。このような動作の監視は、制御ユニット内のウォッチドッグタイマ（ＷＤＴ）によって行われることが多い（例えば特許文献１参照）。
【０００３】
ＷＤＴは、初期化指令（生存確認信号）を受信する度に初期化処理を行い、初期値のカウントダウンと初期化処理とを常に繰り返すと共に、０までカウントダウンした場合（初期値のカウントダウンまでに初期化指令を受信しなかった場合）に、リセット信号を出力して強制割込みやシステムリセットを行うことでＣＰＵの正常動作を監視・維持する回路である。
【０００４】
ところで、ゲーム装置には、装置を制御するプログラムが書き込まれるメモリ（フラッシュメモリ）が内蔵されたＲＯＭ内蔵ＣＰＵが搭載されている。ＲＯＭ内蔵ＣＰＵは、マスタ基板と接続されたスレーブ基板上に実装されている。
【０００５】
従来、ＲＯＭ内蔵ＣＰＵのメモリに記憶されるプログラムを更新する場合には、ジャンパやスイッチを人為的な操作により切り替えてＣＰＵを書込み（ＢＯＯＴ）モードにしたり、プログラムを書き込む際にＷＤＴによってリセットが掛からないように、ＷＤＴをハードウェア的に解除する作業が必要となっていた。
【特許文献１】特開２００６−１１０１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来では、ＲＯＭ内蔵ＣＰＵに記憶させるプログラムを更新する場合には、ジャンパやスイッチなどに対する人為的な切り替え操作や、ＷＤＴをハードウェア的に解除する作業が必要であり手間がかかっていた。
【０００７】
また、ゲーム装置を生産する現場においては、出荷前に予めＲＯＭ内蔵ＣＰＵにプログラムを記憶させておく必要があるため、プログラムについては出荷予定日より前に開発を完了しておかなければならなかった。また、プログラムの変更（バージョンアップなど）により、異なるプログラムがＲＯＭ内蔵ＣＰＵに記憶されて出荷される場合には、ＲＯＭ内蔵ＣＰＵが実装されたスレーブ基板がハードウェアとしては同一の構成であったとしても、プログラムの違いにより異なるスレーブ基板（ＲＯＭ内蔵ＣＰＵ）として個別に管理しなければならなかった。
【０００８】
本発明は前述した事情に考慮してなされたもので、その目的は、マスター基板からスレーブ基板に実装されたメモリへの記録及びスレーブ基板の管理を容易にすることが可能な電子回路、スレーブ基板を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、シリアル通信用端子が設けられたマスタ基板と、前記シリアル通信用端子と通信線を介して接続されたスレーブ基板とを含む電子回路であって、前記マスタ基板は、前記スレーブ基板にデータを書き込む場合、前記通信線を通じて、書込み制御信号を前記スレーブ基板に送信してから一定時間経過した後に、書き込み用のデータ及び第１のクリア信号を送信し、前記スレーブ基板は、前記書込み制御信号が受信されていない場合に第２のクリア信号を出力し、前記書込み制御信号が受信された場合に前記第２のクリア信号の出力を停止すると共に、前記書き込み用のデータを内蔵されたメモリに記憶させるユニットと、前記通信線を介して入力されたシリアル信号をパラレル信号に変換して複数の出力端子から出力するもので、前記通信線を通じて入力される前記書込み制御信号と前記書き込み用のデータを前記ユニットに出力すると共に、前記第１のクリア信号に応じて第３のクリア信号を出力する変換回路と、前記第２のクリア信号または前記第３のクリア信号が出力されている場合に第４のクリア信号を出力するＯＲ回路と、前記第４のクリア信号が一定時間内に入力されない場合にリセット信号を前記ユニットに出力するウォッチドッグタイマとを具備し、前記ユニットは、前記書込み制御信号が入力された後の前記リセット信号に応じて、前記書込み用のデータを前記メモリに記憶させ、前記書込み制御信号が入力されない場合の前記リセット信号に応じて通常動作に移行することを特徴とする。
【００１０】
特に、前記マスタ基板に設けられたシリアル通信用端子はＵＳＢ（Universal Serial Bus）規格に従うもので、前記変換回路は、ＵＳＢ規格に従う信号を変換するＵＡＲＴとすることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、マスタ基板のシリアル通信用端子と通信線を介して接続されたスレーブ基板において、通信線を介して入力されたシリアル信号をパラレル信号に変換して複数の出力端子から出力するもので、信号線を通じて入力されるシリアル信号に応じて、書込み制御信号と書き込み用のデータを送信すると共にクリア信号を出力する変換回路を設けることにより、マスタ基板から通信線により送信されるデータ（プログラム）を書込み制御信号により制御してストローブ基板に記憶させることができるので、スレーブ基板に実装されたメモリへのプログラムの記録を人為的な切り替え操作や作業をすることなく容易に実行することができる。また、スレーブ基板に記憶されたプログラムをマスタ基板により更新することができるので、スレーブ基板に記憶されたプログラムのバージョンの違いなどを管理する必要もなくなる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。  
図１は、本実施形態における電子回路の構成を示すブロック図である。図１に示す電子回路は、例えばゲーム装置に実装されるもので、マスタ基板１とスレーブ基板２とが通信線Ｓを介して接続されている。マスタ基板１とスレーブ基板２とを接続する通信線Ｓは、ＵＳＢ（Universal Serial Bus）規格に従うＵＳＢケーブルが使用されるものとする。通信線Ｓは、マスタ基板１に設けられたシリアル通信用端子であるＵＳＢ端子（ＵＡＢ＿Ａ）とスレーブ基板２に実装されたＵＳＢ規格に対応するＵＳＢｔｏＵＡＲＴ  ＩＣ３（ＵＳＢ（Universal Serial Bus）、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）に設けられたＵＳＢ端子（ＵＳＢ＿Ｂ）と接続されている。
【００１３】
マスタ基板１には、マスタＲＯＭ１ａが設けられており、スレーブ基板２に書き込むプログラムが記憶される。マスタ基板１は、データ更新プログラムを実行することにより、マスタＲＯＭ１ａに記憶されたプログラムをスレーブ基板２（ＲＯＭ内蔵ＣＰＵ５）に書き込む処理を実行する。図１には、１つのＵＳＢ端子（ＵＳＢ＿Ａ）のみを示しているが、複数のＵＳＢ端子が設けられており、複数の通信線Ｓ（ＵＳＢケーブル）を介して複数のスレーブ基板２を接続することができるものとする（図４参照）。
【００１４】
本実施形態の電子回路では、マスタ基板１は、スレーブ基板２にデータ（プログラム）を書き込む場合、スレーブ基板２に実装されたＲＯＭ内蔵ＣＰＵ５を書込みモードにするための書込み制御信号、及びＲＯＭ内蔵ＣＰＵ５がデータ書込み中にリセットされないようにするためのＷＤＴクリア信号を、通信線Ｓを通じてスレーブ基板２に送信する。
【００１５】
スレーブ基板２には、ＵＳＢｔｏＵＡＲＴ  ＩＣ３、ウォッチドッグタイマ（ＷＤＴ）４、ＲＯＭ内蔵ＣＰＵ５（内蔵ＲＯＭ６）、ＯＲ回路７が実装されている。
【００１６】
ＵＳＢｔｏＵＡＲＴ  ＩＣ３は、通信線Ｓ（ＵＳＢケーブル）を介して入力されたシリアル信号をパラレル信号に変換して出力端子から出力し、また入力された信号をシリアル信号に変換してＵＳＢ端子（ＵＳＢ＿Ｂ）から通信線Ｓを介してマスタ基板１に出力する。ＵＳＢｔｏＵＡＲＴ  ＩＣ３には、例えばデータ用出力端子ＴＸＤ、データ用入力端子ＲＸＤ、複数の汎用出力端子ＧＰＩＯ（General Purpose Input/Output）１，２が設けられている。本実施形態の電子回路では、ＵＳＢｔｏＵＡＲＴ  ＩＣ３の出力端子ＴＸＤから書込み用データをＲＯＭ内蔵ＣＰＵ５に送信し、出力端子ＧＰＩＯ１から書込み制御信号、出力端子ＧＰＩＯ２からＷＤＴクリア信号をそれぞれ出力するものとする。
【００１７】
ＷＤＴ４は、一定時間内にＷＤＴクリア信号が入力されない場合に、ＲＯＭ内蔵ＣＰＵ５に対してリセット信号を出力する。
【００１８】
ＲＯＭ内蔵ＣＰＵ５は、スレーブ基板２を制御するもので、内蔵ＲＯＭ６が実装されている。内蔵ＲＯＭ６は、例えばフラッシュメモリ（フラッシュＲＯＭ）であり、マスタ基板１によりプログラムが書き込まれる。ＲＯＭ内蔵ＣＰＵ５は、ＷＤＴ４から入力されるリセット信号に応じてハードウェアリセットを実行する。また、ＲＯＭ内蔵ＣＰＵ５は、ＵＳＢｔｏＵＡＲＴ  ＩＣ３を介してマスタ基板１と接続されており、書込み制御信号を受信した場合に、書込み用受信データ入力端子を介して入力されるデータ（プログラム）を内蔵ＲＯＭ６に書込むことができるＣＰＵ書込みモードに移行する。
【００１９】
ＯＲ回路７は、ＵＳＢｔｏＵＡＲＴ  ＩＣ３の出力端子ＧＰＩＯ２またはＲＯＭ内蔵ＣＰＵ５のＣＰＵポートから信号（ＷＤＴクリア信号）が入力された場合、ＷＤＴ４に対してクリア信号を出力する。
【００２０】
次に、本実施形態の電子回路におけるプログラムの書き込み動作について、図２に示すフローチャートを参照しながら説明する。  
図２（ａ）は、マスタ基板１におけるデータ更新処理を説明するためのフローチャート、図２（ｂ）は、スレーブ基板２のＷＤＴ４の動作を説明するためのフローチャート、図２（ｃ）は、スレーブ基板２のＲＯＭ内蔵ＣＰＵ５におけるデータ更新処理を説明するためのフローチャートである。
【００２１】
マスタ基板１のマスタＲＯＭ１ａには、スレーブ基板２（内蔵ＲＯＭ６）に書き込むデータ（プログラム）が予め記憶されているものとする。マスタ基板１は、スレーブ基板２へプログラムを書き込むための処理を実行するプログラムを起動する。
【００２２】
まず、マスタ基板１は、書込みデータ（プログラム）の送信に先立ち、スレーブ基板２のＲＯＭ内蔵ＣＰＵ５をＣＰＵ書込みモードに移行させるために、通信線Ｓを介して書込み制御信号を送信する（ステップＡ１）。
【００２３】
スレーブ基板２のＵＳＢｔｏＵＡＲＴ  ＩＣ３は、通信線Ｓを介してＵＳＢ＿Ｂ端子から入力された信号に応じて、出力端子ＧＰＩＯ１からＲＯＭ内蔵ＣＰＵ５に対して書込み制御信号を送信する。
【００２４】
ＲＯＭ内蔵ＣＰＵ５は、書込み制御信号を入力すると（ステップＣ１、Ｙｅｓ）、ＣＰＵポートからのＷＤＴクリア信号の出力を停止させる（ステップＣ２）。
【００２５】
一方、マスタ基板１は、書込み制御信号を送信してから直ぐに書込みデータの送信を開始しないで一定時間待ち状態となる（ステップＡ２）。このため、ＵＳＢｔｏＵＡＲＴ  ＩＣ３は、ＲＯＭ内蔵ＣＰＵ５に書込み制御信号を出力した後、一定時間、通信線Ｓからの入力がない状態となる。従って、ＵＳＢｔｏＵＡＲＴ  ＩＣ３からは、一定時間、ＷＤＴクリア信号が出力されない。
【００２６】
ここでは、ＯＲ回路７にはＵＳＢｔｏＵＡＲＴ  ＩＣ３とＲＯＭ内蔵ＣＰＵ５の何れからもＷＤＴクリア信号が入力されないので、ＷＤＴ４に対してＷＤＴクリア信号を出力しない。
【００２７】
ＷＤＴ４は、一定時間内にクリア信号が入力されないことにより（ステップＢ１、Ｎｏ）、ＲＯＭ内蔵ＣＰＵ５に対してリセット信号を出力する（ステップＢ２）。
【００２８】
ＲＯＭ内蔵ＣＰＵ５は、ＷＤＴ４からリセット信号が入力されると（ステップＣ３、Ｙｅｓ）、動作モードをＣＰＵ書込みモードに切り替える（ステップＣ４）。
【００２９】
マスタ基板１は、一定時間待った後、マスタＲＯＭ１ａに記憶された書込みデータ（プログラム）の送信を開始する（ステップＡ３）。ＵＳＢｔｏＵＡＲＴ  ＩＣ３は、通信線Ｓを介してデータの送信が開始されることにより、出力端子ＴＸＤから書込み用データをＲＯＭ内蔵ＣＰＵ５に出力する。また、マスタ基板１は、書込みデータの送信中において、スレーブ基板２に対して通信線Ｓを介してＷＤＴクリア信号を出力する（ステップＡ４）。ＵＳＢｔｏＵＡＲＴ  ＩＣ３は、マスタ基板１からの信号に応じて、出力端子ＧＰＩＯ２からＷＤＴクリア信号をＯＲ回路７に対して出力する。
【００３０】
従って、ＯＲ回路７は、ＷＤＴ４に対してクリア信号を出力して（ステップＢ４）、ＷＤＴ４からＲＯＭ内蔵ＣＰＵ５にリセット信号が出力されないようにする。すなわち、ＵＳＢｔｏＵＡＲＴ  ＩＣ３の出力端子ＴＸＤから書込みデータが出力されている間は、ＲＯＭ内蔵ＣＰＵ５にリセットが掛からないようにしてデータ書込みを継続させる。
【００３１】
ＲＯＭ内蔵ＣＰＵ５は、ＣＰＵ書込みモードに移行した後、ＵＳＢｔｏＵＡＲＴ  ＩＣ３を介して受信される書込みデータ（プログラム）を内蔵ＲＯＭ６に書き込んでいく（ステップＣ５，Ｃ６）。
【００３２】
マスタ基板１は、書込みデータ送信が完了すると（ステップＡ５、Ｙｅｓ）、スレーブ基板２のＣＰＵ書込みモードを解除するために書込み制御信号の出力を停止する（ステップＡ６）。ＵＳＢｔｏＵＡＲＴ  ＩＣ３は、マスタ基板１からの信号に応じて、出力端子ＧＰＩＯ１からの書込み制御信号の出力を停止する。
【００３３】
また、マスタ基板１は、スレーブ基板２に対するＷＤＴクリア信号の出力を停止する（ステップＡ７）。ＵＳＢｔｏＵＡＲＴ  ＩＣ３は、マスタ基板１からの信号に応じて、出力端子ＧＰＩＯ２からのＷＤＴクリア信号の出力を停止する。このため、ＷＤＴ４は、ＯＲ回路７から一定時間内にクリア信号が入力されないため（ステップＢ３、Ｙｅｓ）、ＲＯＭ内蔵ＣＰＵ５に対してリセット信号を出力する（ステップＢ４）。
【００３４】
ＲＯＭ内蔵ＣＰＵ５は、リセット信号を入力すると（ステップＣ８、Ｙｅｓ）、ＣＰＵ書込みモードから通常モードに切り替えて、動作を開始する（ステップＣ９）。ＲＯＭ内蔵ＣＰＵ５は、マスタ基板１によって内蔵ＲＯＭ６に書き込まれたプログラムに従う動作が実行可能となる。
【００３５】
このようにして、本実施形態における電子回路では、マスタ基板１に設けられたＵＳＢ端子を利用して、マスタ基板１とスレーブ基板２とを通信線Ｓ（ＵＳＢケーブル）のみで接続すれば良く、他の制御用信号線などを接続する必要が無いので構成を簡単にすることができる。そして、マスタ基板１から通信線Ｓを利用して、スレーブ基板２のＲＯＭ内蔵ＣＰＵ５に対してプログラムを書き込むことができる。従って、マスタ基板１とスレーブ基板２が実装された例えばゲーム装置が出荷された後であっても、スレーブ基板２に記憶されるプログラムの更新を容易に実行することができる。また、ゲーム装置を出荷する前にプログラムの開発を完了しなくても良いため、プログラム開発の負担を軽減することができる。
【００３６】
スレーブ基板２（ＲＯＭ内蔵ＣＰＵ５）に記憶されるプログラムをマスタ基板１側で保管、更新することができるので、スレーブ基板２で使用されるプログラム（バージョンの違いなど）を別途管理しておく必要がなく負担を軽減できる。
【００３７】
本実施形態における電子回路では、マスタ基板１からの信号によってＵＳＢｔｏＵＡＲＴ  ＩＣ３から出力される書込み制御信号とＷＤＴクリア信号によってＷＤＴ４を制御し、ＲＯＭ内蔵ＣＰＵ５のハードウェアリセットを実行させることができる。従って、スレーブ基板２にモード切り替え用のジャンパやスイッチ、あるいはＷＤＴ４をハードウェア的に解除するための構成が不要となる。このため、量産時のスレーブ基板だけでなく、開発中のスレーブ基板についてもスイッチやジャンパが設けられていない同一構成のスレーブ基板２とすることができる。また、ＵＳＢｔｏＵＡＲＴ  ＩＣ３に設けられた出力端子ＧＰＩＯを書込み制御用に利用することで、マスタ基板１に組み込まれるドライバが変更される場合であっても、スレーブ基板２側での動作確認を不要とすることができる。
【００３８】
なお、図１に示す電子回路（マスタ基板１、スレーブ基板２）の構成では、ＵＳＢｔｏＵＡＲＴ  ＩＣ３のＧＰＩＯ１を書込み制御信号の出力端子として使用し、ＧＰＩＯ２の端子をＷＤＴクリア信号の出力端子として使用しているが、図３に示すように、ＵＳＢｔｏＵＡＲＴ  ＩＣ３に設けられた他の出力端子を使用することもできる。
【００３９】
図３は、本実施形態における電子回路の他の実現例を示すブロック図である。  
図３に示す電子回路では、スレーブ基板２に実装されたＵＳＢｔｏＵＡＲＴ  ＩＣ３の出力端子ＲＴＳを書込み制御信号用として使用し、出力端子ＤＳＲをＷＤＴクリア信号用として使用している。
【００４０】
その他の構成及び動作については、図１及び図２を用いた説明と同様であるものとして説明を省略する。
【００４１】
このように、ＵＳＢｔｏＵＡＲＴ  ＩＣ３に設けられた出力端子ＧＰＩＯ以外の出力端子を利用することで、ＲＯＭ内蔵ＣＰＵ５に対する書込み制御や、ＷＤＴ４の動作を制御することが可能となる。
【００４２】
次に、１つのマスタ基板に対して、複数のスレーブ基板が接続される構成の電子回路例について図４を参照しながら説明する。  
図４に示す電子回路は、例えば遊技場に設置される業務用のゲーム装置に搭載される。このゲーム装置は、同時に複数のプレイヤがゲームをすることが可能な比較的大型のもので、各プレイヤがプレイする装置筐体別にスレーブ基板が実装され、この複数のスレーブ基板がマスタ基板によって制御される。
【００４３】
図４に示す電子回路において、メイン部１０には、マスタ基板２０、複数のターミナル部１２−１，１２−２，…，１２−ｎ、ハブ２４とが含まれる。
【００４４】
マスタ基板２０は、複数のＵＳＢ端子が設けられており、複数のスレーブ基板２２−１，２２−２，…，２２−ｍと、それぞれに対応する通信線Ｓ（ＵＳＢケーブル）により相互に接続されている。マスタ基板２０は、図１を用いて説明したように、スレーブ基板２２−１，２２−２，…，２２−ｍのそれぞれに対して、個別にプログラム（データ）の書込みを実行する。スレーブ基板２２−１，２２−２，…，２２−ｍは、マスタ基板２０から受信されるプログラムを、それぞれに実装された内蔵ＲＯＭ２２ａ−１，２２ａ−２，…，２２ａ−ｍに記憶させる。
【００４５】
マスタ基板２０は、ハブ２４を介して、複数のターミナル部１２−１，１２−２，…，１２−ｎが接続されている。図４に示すように、ターミナル部１２−１には、マスタ基板３０と複数のスレーブ基板３２−１，…，３２−ｋが設けられている。マスタ基板３０は、ハブ２４を介してメイン部１０のマスタ基板２０と接続される。
【００４６】
ターミナル部１２−１において、マスタ基板３０は、複数のＵＳＢ端子が設けられており、複数のスレーブ基板３２−１，…，３２−ｋと、それぞれに対応する通信線Ｓ（ＵＳＢケーブル）により相互に接続されている。マスタ基板３０は、図１を用いて説明したように、スレーブ基板３２−１，…，３２−ｋのそれぞれに対して、個別にプログラム（データ）の書込みを実行する。スレーブ基板３２−１，…，３２−ｋは、マスタ基板３０から受信されるプログラムを、それぞれに実装された内蔵ＲＯＭ３２ａ−１，…，３２ａ−ｋに記憶させる。
【００４７】
なお、ターミナル部１２−２，…，１２−ｎにおいても、ターミナル部１２−１と同様にして、１枚のマスタ基板に、同基板に設けられたＵＳＢ端子に接続された通信線Ｓ（ＵＳＢケーブル）を介して、複数のスレーブ基板が接続されて構成され、前述と同様にしてマスタ基板から複数のスレーブ基板のそれぞれに対してプログラムの書込みを実行するものとする。
【００４８】
なお、前述したように、メイン部１０、ターミナル部１２−１，１２−２，…，１２−ｎのそれぞれにおいて、個別に複数のスレーブ基板についてプログラムの書込みを実行しても良いが、メイン部１０のマスタ基板２０から各ターミナル部１２−１，１２−２，…，１２−ｎのマスタ基板３０を制御して、メイン部１０及びターミナル部１２−１，１２−２，…，１２−ｎに実装される複数のスレーブ基板のプログラムの更新を実行するようにしても良い。
【００４９】
このようにして、本実施形態における電子回路では、１枚のマスタ基板により複数のスレーブ基板のプログラムを更新することができる。マスタ基板は、各スレーブ基板に対して、個別にプログラムの更新が可能なので、スレーブ基板別に異なるプログラムにより更新することも可能となる。
【００５０】
なお、前述した説明では、ゲーム装置に実装される電子回路（マスタ基板、スレーブ基板）を例にして説明しているが、その他の装置に実装される電子回路に適用することも勿論可能である。また、スレーブ基板２のＲＯＭ内蔵ＣＰＵ５に記憶されるプログラムを更新するだけでなく、各種のデータの書き換えを実行することも可能である。また、ＲＯＭ内蔵ＣＰＵ５に実装された内蔵ＲＯＭ６に記録されるプログラムやデータを更新するだけでなく、スレーブ基板２に実装された他のメモリに記録されるプログラムやデータを更新する場合に適用可能である。
【００５１】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５２】
【図１】本実施形態における電子回路の構成を示すブロック図。
【図２】本実施形態の電子回路におけるプログラムの書き込み動作について説明するためのフローチャート。
【図３】本実施形態における電子回路の他の実現例を示すブロック図。
【図４】１つのマスタ基板に対して、複数のスレーブ基板が接続される構成の電子回路例について示すブロック図。
【符号の説明】
【００５３】
１…マスタ基板、１ａ…マスタＲＯＭ、２…スレーブ基板、３…ＵＳＢｔｏＵＡＲＴ  ＩＣ、４…ＷＤＴ、５…ＲＯＭ内蔵ＣＰＵ、６…内蔵ＲＯＭ、１０…メイン部、１２−１，１２−２，…，１２−ｎ…ターミナル部、２０…マスタ基板、２２−１，２２−２，…，２２−ｍ…スレーブ基板、２２ａ−１，２２ａ−２，…，２２ａ−ｍ…内蔵ＲＯＭ、３０…マスタ基板、３２−１，…，３２−ｋ…スレーブ基板、３２ａ−１，…，３２ａ−ｋ…内蔵ＲＯＭ、Ｓ…信号線。
【図１】
0005264283.tif 000002
【図２】
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【図３】
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【図４】
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