(57)【特許請求の範囲】
【請求項１】
高電圧側と低電圧側との２本の電源ラインと、
外部電源と、前記２本の電源ラインそれぞれとの接続を担う２つの外部電力入力端子と、
差動増幅器と、
前記差動増幅器の２つの入力端子のうちの一方と前記２本の電源ラインのうちの一方との間をつなぐ第１のカップリングコンデンサと、
前記差動増幅器の２つの入力端子のうちの他方と前記２本の電源ラインのうちの他方との間をつなぐ第２のカップリングコンデンサと、
前記差動増幅器の出力端子と外部との接続を担う外部出力端子と、
前記電源ラインからの供給電力で動作する処理回路と、
前記２本の電源ラインのうちの、前記差動増幅器のマイナス入力端子との間にカップリングコンデンサが配置された１本の電源ラインに接続された１つの外部電力入力端子と、  前記外部出力端子との間に配置されたデカップリングコンデンサと
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記差動増幅器の出力端子と、前記外部出力端子との間に配置されたダンピング抵抗をさらに備えたことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および電子回路に関する。
【背景技術】
【０００２】
半導体集積回路には、論理回路等の内部回路が搭載されたダイと呼ばれる半導体チップと、その半導体チップが覆われてなる半導体パッケージとが備えられている。半導体チップには、内部回路の外部接続ピンであるパッドが備えられている。一方、半導体パッケージには、電子回路の回路基板に形成された電源配線パターンやグランド配線パターン等に接続するための外部リードピンが備えられている。これらパッドと外部リードピンは、ワイヤボンディングで接続されている。
【０００３】
このような半導体集積回路の動作上の解決すべき課題の１つとして、内部回路のスイッチング動作による電源ノイズが挙げられる。この電源ノイズは、ワイヤボンディングを通過する消費電流が急激に変化し、そのインダクタンス成分による電圧降下によって引き起こされる。このインダクタンス成分が大きければ大きいほど、また内部回路のスイッチング動作による瞬間的な消費電流が大きければ大きいほど、電源ノイズは大きくなる。半導体集積回路内で引き起こされる電源ノイズに起因して、その半導体集積回路の電源とグラウンド間の電位差に変化が生じた場合、内部回路の動作に、遅延値変動などの悪影響をもたらす。ここで、従来より、電源ノイズの低減化が図られた電子回路が知られている。
【０００４】
図１０は、従来の、電源ノイズの低減化が図られた電子回路の構成を示す図である。
【０００５】
図１０に示す電子回路１００には、回路基板１０１と、その回路基板１０１上に実装された半導体集積回路１１０が備えられている。回路基板１０１には、定電圧源１２０が接続されている。この回路基板１０１には、電源配線パターン１０１＿１とグランド配線パターン１０１＿２が形成されている。これら電源配線パターン１０１＿１，グランド配線パターン１０１＿２は、インダクタンス成分ＬＢ，ＬＢを有する。また、回路基板１０１には、電源配線パターン１０１＿１とグランド配線パターン１０１＿２との間であって、且つ半導体集積回路１１０の近傍に、十分に大きな容量ＣＤ−ＥＸＴを有するコンデンサ１０２が実装されている。
【０００６】
一方、半導体集積回路１１０には、回路基板１０１に形成された電源配線パターン１０１＿１，グランド配線パターン１０１＿２と接続された外部電源リードピン１１１，外部グランドリードピン１１２が備えられている。
【０００７】
また、半導体集積回路１１０には、外部電源リードピン１１１，外部グランドリードピン１１２と半導体チップ上に形成されたパッドとを接続する２本のワイヤボンディングを含む電源ライン１１０＿１，グランドライン１１０＿２が備えられている。これら電源ライン１１０＿１，グランドライン１１０＿２には、高電圧ＶＤＤ，低電圧（接地電圧）ＶＳＳが印加される。また、２本のワイヤボンディングは、インダクタンス成分ＬＷ，ＬＷを有する。
【０００８】
さらに、半導体集積回路１１０には、半導体チップ上に形成された、容量ＣＤを有するコンデンサ１１３および内部コア回路１１４が備えられている。
【０００９】
以下、半導体集積回路１１０の外部に設けられた容量（ＣＤ−ＥＸＴ）をバイパス容量、半導体集積回路１１０の内部に設けられた容量（ＣＤ）をパッシブデカップリング容量と呼ぶ。通常、これらの容量値が大きければ大きいほど、電源ライン１１０＿１とグランドライン１１０＿２との間に、より低いインピーダンスのＡＣパスができるため、電源ノイズに対して効果的である。ここで、パッシブデカップリング容量ＣＤを有するコンデンサ１１３は、半導体集積回路１１０の半導体チップ上に作り込む必要があるため、半導体チップの面積が大きくなるという問題がある。そこで、半導体チップの、パッシブデカップリング容量ＣＤを有するコンデンサ１１３が占める面積を小さく抑える技術が提案されている（例えば、特許文献１および非特許文献１参照）。
【００１０】
図１１は、半導体チップの、パッシブデカップリング容量を有するコンデンサが占める面積が小さく抑えられた第１の半導体集積回路の構成を示す図である。
【００１１】
尚、図１０に示す半導体集積回路１１０の構成要素と同じ構成要素には同じ符号を付して説明する。
【００１２】
図１１に示す半導体集積回路２００には、差動増幅器用の電源ＡＭＰ−ＶＤＤとグランドＡＭＰ−ＧＮＤとの間に配備された差動増幅器２０１が備えられている。この差動増幅器２０１の逆相入力端子ＩＮＭは、ＡＣカップリング容量ＣＣを有するカップリングコンデンサ２０２を介して電源ライン１１０＿１に接続されている。また、差動増幅器２０１の正相入力端子ＩＮＰは、ＡＣカップリング容量ＣＣを有するカップリングコンデンサ２０３を介してグランドライン１１０＿２に接続されている。さらに、差動増幅器２０１の出力端子ＡＭＰＯＵＴは、デカップリング容量ＣＤを有するコンデンサ２０４を介して電源ライン１１０＿１に接続されている。
【００１３】
ここで、差動増幅器２０１の出力端子ＡＭＰＯＵＴから出力される信号はデカップリング容量ＣＤを有するコンデンサ２０４を介して電源配線パターン１１０＿１にフィードバックされる。即ち、差動増幅器２０１の負帰還経路が形成されることとなる。尚、差動増幅器２０１の逆相入力端子ＩＮＭ，正相入力端子ＩＮＰのノードは、差動増幅器２０１内部において高抵抗でＤＣ電位にバイアスされている。また、上記カップリングコンデンサ２０２，２０３は、電源ライン１１０＿１，グランドライン１１０＿２間のＡＣ成分だけを通過させるために設けられた比較的容量の小さなコンデンサである。
【００１４】
ここで、図示しない内部回路のスイッチング動作によって電源ノイズ、即ち電源ライン１１０＿１とグランドライン１１０＿２間の電位差に変動が発生するが、差動増幅器２０１はその変動を逆相入力端子ＩＮＭ，正相入力端子ＩＮＰで検出し、ゲイン倍して出力端子ＡＭＰＯＵＴに出力する。このとき、ミラー効果として知られる効果によって、外部電源リードピン１１１，外部グランドリードピン１１２から見たときに、電源ライン１１０＿１とグランドライン１１０＿２との間に、以下に示す等価インピーダンスＺｅｆｆが発生する。
【００１５】
【数１】
0005254596.tif 000002
【００１６】
尚、ｓはｊωを表わす。
【００１７】
ここで、パッシブデカップリング容量ＣＤは（１＋Ａ）倍される。この（１＋Ａ）倍された容量をミラー容量と呼ぶ。このことは、パッシブデカップリング容量ＣＤが（１＋Ａ）倍されてなる容量が電源ライン１１０＿１とグランドライン１１０＿２間に見える事に相当する。つまり、比較的小さなパッシブデカップリング容量ＣＤを有するコンデンサ２０４を半導体チップ上に作り込むだけで、その容量ＣＤの（１＋Ａ）倍に相当したパッシブデカップリング容量値分の電源ノイズ低減効果が得られる。以下、このミラー容量をアクティブデカップリング容量と呼ぶ。
【００１８】
図１２は、半導体チップの、パッシブデカップリング容量を有するコンデンサが占める面積が小さく抑えられた第２の半導体集積回路の構成を示す図である。
【００１９】
図１２に示す半導体集積回路３００は、図１１に示す半導体集積回路２００と比較し、差動増幅器２０１の正相入力端子ＩＮＰがＡＣカップリング容量ＣＣを有するカップリングコンデンサ２０２を介して電源ライン１１０＿１に接続されるとともに、逆相入力端子ＩＮＭがＡＣカップリング容量ＣＣを有するカップリングコンデンサ２０３を介してグランドライン１１０＿２に接続されている。また、差動増幅器２０１の出力端子ＡＭＰＯＵＴは、パッシブデカップリング容量ＣＤを有するコンデンサ２０４を介してグランドライン１１０＿２に接続されている。このように接続して、差動増幅器２０１の出力端子ＡＭＰＯＵＴから出力される信号がパッシブデカップリング容量ＣＤを有するコンデンサ２０４を介してグランドライン１１０＿２にフィードバックされるような負帰還経路を形成しても、図１１を参照して説明した効果と同じ効果を得ることができる。即ち、（１＋Ａ）倍に相当したパッシブデカップリング容量値分の電源ノイズ低減効果が得られる。
【特許文献１】特開２００５−３８９６２号公報
【非特許文献１】“Ｄｉｓｔｒｉｂｕｔｅｄ  Ａｃｔｉｖｅ  Ｄｅｃｏｕｐｌｉｎｇ  Ｃａｐａｃｉｔｏｒｓ  ｆｏｒ  Ｏｎ−Ｃｈｉｐ  Ｓｕｐｐｌｙ  Ｎｏｉｓｅ  Ｃａｎｃｅｌｌａｔｉｏｎ  ｉｎ  Ｄｉｇｉｔａｌ  ＶＬＳＩ  Ｃｉｒｃｕｉｓ”，Ｊ．Ｇｕ，ｅｔ  ａｌ．，２００６Ｓｙｍｐ．Ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、従来の、図１０を参照して説明した、バイパス容量ＣＤ−ＥＸＴを有するコンデンサを半導体集積回路の外部に実装する技術や、図１１，図１２を参照して説明した、パッシブデカップリング容量ＣＤを有するコンデンサを半導体集積回路の内部に形成する技術では、以下のような問題がある。
【００２１】
図１０に示す、バイパス容量ＣＤ−ＥＸＴを有するコンデンサは、半導体集積回路の外部電源リードピンおよび外部グランドリードピンの近傍に、大きな容量値を持つ積層セラミックコンデンサなどを用いて実装される。ここで、定電圧源からＡＣパスを見た場合、ワイヤボンディングのインダクタンス成分も、このバイパス容量ＣＤ−ＥＸＴと直列に配備されているように見えるため、ノイズ低減効果が小さいこととなる。
【００２２】
また、図１１，図１２に示す、パッシブデカップリング容量ＣＤを有するコンデンサは、ＣＭＯＳテクノロジにおいてはＭＯＳＦＥＴの酸化膜容量を利用して半導体チップ上に作り込まれるため、半導体チップの面積が大きくなり、コストアップにつながるという問題がある。詳細には、アクティブデカップリング容量ＣＤは、小さな容量で等価的に（１＋Ａ）倍の大きなパッシブデカップリング容量値分の電源ノイズ低減効果が期待できるものの、（１＋Ａ）倍されるパッシブデカップリング容量ＣＤを有するコンデンサを半導体チップ上に作り込む必要があるため、十分に大きなノイズ低減効果をもたらすためには半導体チップ上に十分に大きな容量を有するコンデンサを作り込む必要がある。従って、大きな半導体チップ面積が必要となる。
【００２３】
本発明は、上記事情に鑑み、半導体チップの回路面積を小さく抑えたまま、十分に大きな電源ノイズ低減効果を得ることができる半導体集積回路および電子回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成する本発明の半導体集積回路は、
高電圧側と低電圧側との２本の電源ラインと、
外部電源と、上記２本の電源ラインそれぞれとの接続を担う２つの外部電力入力端子と、
差動増幅器と、
上記差動増幅器の２つの入力端子のうちの一方と上記２本の電源ラインのうちの一方との間をつなぐ第１のカップリングコンデンサと、
上記差動増幅器の２つの入力端子のうちの他方と上記２本の電源ラインのうちの他方との間をつなぐ第２のカップリングコンデンサと、
上記差動増幅器の出力端子と外部との接続を担う外部出力端子と、
上記電源ラインからの供給電力で動作する処理回路とを備えたことを特徴とする。
【００２５】
本発明の半導体集積回路は、外部電力入力端子と外部出力端子との間に、コンデンサを接続することにより、そのコンデンサと差動増幅器からなる電源ラインへの帰還経路が形成されて、２つの外部電力入力端子側から見たときに、差動増幅器が有するゲインをＡとした場合、そのコンデンサが有する容量の（１＋Ａ）倍のミラー容量を得ることができる。また、ワイヤボンディングのインダクタンス成分は、１／（１＋Ａ）倍と小さくなる。従って、ワイヤボンディングのインダクタンス成分による悪影響が防止されるとともに、半導体チップ上に大きな容量を有するコンデンサを作り込む必要もなく、半導体チップの面積を小さく抑えたまま、十分に大きな電源ノイズ低減効果を得ることができる。
【００２６】
ここで、上記差動増幅器の出力端子と、上記外部出力端子との間に配置されたダンピング抵抗をさらに備えたことが好ましい。
【００２７】
このようにすると、高電圧側や低電圧側の電源ラインに現れた電圧のリプル状の変動を減少させることができる。
【００２８】
また、上記目的を達成する本発明の電子回路は、
上記本発明の半導体集積回路、および
上記２本の電源ラインのうちの、上記差動増幅器のマイナス入力端子との間にカップリングコンデンサが配置された１本の電源ラインに接続された１つの外部電力入力端子と、上記外部出力端子との間に配置されたデカップリングコンデンサを備えたことを特徴とする。
【００２９】
本発明の電子回路は、本発明の半導体集積回路、および上記１つの外部電力入力端子と上記外部出力端子との間に配置されたデカップリングコンデンサを備えたものであるため、そのデカップリングコンデンサと差動増幅器からなる電源ラインへの帰還経路が形成されて、２本の電源ラインから見たときに、差動増幅器が有するゲインをＡとした場合、そのデカップリングコンデンサが有する容量の（１＋Ａ）倍のミラー容量を得ることができる。また、半導体集積回路内のワイヤボンディングのインダクタンス成分は、１／（１＋Ａ）倍と小さくなる。従って、ワイヤボンディングのインダクタンス成分による悪影響が防止されるとともに、半導体チップ上に大きな容量を有するコンデンサを作り込む必要もなく、半導体チップの面積を小さく抑えたまま、十分に大きな電源ノイズ低減効果を得ることができる。
【発明の効果】
【００３０】
本発明によれば、半導体チップの回路面積を小さく抑えたまま、十分に大きな電源ノイズ低減効果を得ることができる半導体集積回路および電子回路を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施の形態を説明する。
【００３２】
図１は、本発明の第１実施形態の電子回路の構成を示す図である。
【００３３】
図１に示す電子回路１には、回路基板１０と、その回路基板１０上に実装された半導体集積回路２０が備えられている。尚、この半導体集積回路２０は、本発明の第１実施形態の半導体集積回路に相当するものである。先ず、半導体集積回路２０の構成について説明する。
【００３４】
半導体集積回路２０には、高電圧ＶＤＤ側の電源ライン２１＿１と低電圧（接地電圧）ＶＳＳ側の電源ラインであるグランドライン２１＿２が備えられている。これら電源ライン２１＿１，グランドライン２１＿２は、ワイヤボンディングによるインダクタンス成分ＬＷ，ＬＷを有する。また、半導体集積回路２０には、定電圧源９０（本発明にいう外部電源の一例に相当）と、電源ライン２１＿１，グランドライン２１＿２それぞれとの接続を担う外部電力入力端子２２＿１，２２＿２が備えられている。
【００３５】
さらに、半導体集積回路２０には、差動増幅器用の電源ＡＭＰ−ＶＤＤとグランドＡＭＰ−ＧＮＤとの間に配備された差動増幅器２３＿１，２３＿２が備えられている。
【００３６】
また、半導体集積回路２０には、差動増幅器２３＿１の逆相入力端子ＩＮＭと電源ライン２１＿１との間をつなぐＡＣカップリング容量ＣＣを有する第１のカップリングコンデンサ２４＿１と、この差動増幅器２３＿１の正相入力端子ＩＮＰとグランドライン２１＿２との間をつなぐＡＣカップリング容量ＣＣを有する第２のカップリングコンデンサ２４＿２が備えられている。これら第１，第２のカップリングコンデンサ２４＿１，２４＿２は、電源ライン２１＿１，グランドライン２１＿２間のＡＣ成分だけを通過させるために設けられた比較的容量の小さなコンデンサである。さらに、差動増幅器２３＿１の逆相入力端子ＩＮＭと差動増幅器２３＿２の正相入力端子ＩＮＰが接続されるとともに、差動増幅器２３＿１の正相入力端子ＩＮＰと差動増幅器２３＿２の逆相入力端子ＩＮＭが接続されている。
【００３７】
また、半導体集積回路２０には、差動増幅器２３＿１，２３＿２の出力端子ＡＭＰＯＵＴと外部との接続を担う外部出力端子２５＿１，２５＿２が備えられている。これら２つの出力端子ＡＭＰＯＵＴと外部出力端子２５＿１，２５＿２とを接続する信号ラインは、ワイヤボンディングによるインダクタンス成分ＬＷ，ＬＷを有する。
【００３８】
さらに、半導体集積回路２０には、電源ライン２１＿１，グランドライン２１＿２からの供給電力で動作する内部回路２６（本発明にいう処理回路の一例に相当）が備えられている。この内部回路２６により、半導体集積回路２０の各種の処理が行なわれる。
【００３９】
一方、回路基板１０には、定電圧源９０が接続されている。また、この回路基板１０には、インダクタンス成分ＬＢ，ＬＢを有する電源配線パターン１１＿１，グランド配線パターン１１＿２が形成されている。これら電源配線パターン１１＿１，グランド配線パターン１１＿２は、半導体集積回路２０の外部電力入力端子２２＿１，２２＿２に接続されている。また、回路基板１０には、半導体集積回路２０の外部電力入力端子２２＿１と外部出力端子２５＿１との間に配置された、デカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿１が備えられている。さらに、半導体集積回路２０の外部電力入力端子２２＿２と外部出力端子２５＿２との間に配置された、デカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿２が備えられている。
【００４０】
ここで、差動増幅器２３＿１の出力端子ＡＭＰＯＵＴから出力される信号はデカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿１を介して電源ライン２１＿１にフィードバックされる。即ち、差動増幅器２３＿１，デカップリングコンデンサ１２＿１から電源ライン２１＿１への負帰還経路ＦＢ＿Ｐが形成される。また、差動増幅器２３＿２の出力端子ＡＭＰＯＵＴから出力される信号はデカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿２を介してグランドライン２１＿２にフィードバックされる。即ち、差動増幅器２３＿２，デカップリングコンデンサ１２＿２からグランドライン２１＿２への負帰還経路ＦＢ＿Ｍが形成される。
【００４１】
ここで、電源ライン２１＿１側，グラウンドライン２１＿２側に配置された２つの差動増幅器２３＿１，２３＿２のうちのいずれかの差動増幅器と、その差動増幅器に対応するデカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサからなる負帰還経路において、ミラー効果によって、電源ライン２１＿１，グラウンドライン２１＿２間を外部電力入力端子２２＿１，２２＿２から見た場合の等価インピーダンスＺｅｆｆは、
【００４２】
【数２】
0005254596.tif 000003
【００４３】
となる。この（２）式によればデカップリング容量ＣＤ−ＥＸＴは、前述した（１）式と同様に（１＋Ａ）倍される。一方、ワイヤボンディングのインダクタンスＬＷは１／（１＋Ａ）倍となる。即ち、電源ノイズ低減に寄与する容量成分は半導体集積回路２０の外部の大きな容量を有する積層セラミックコンデンサ等を使用しつつさらにその容量を（１＋Ａ）倍に大きく見せることができる。一方、ノイズ低減の妨げとなるインダクタンス成分は１／（１＋Ａ）倍と小さくすることができ、差動増幅器のゲインＡによっては無視できる程度になる。
【００４４】
従来の、半導体集積回路の外部電源リードピン，外部グランドリードピンの近傍にバイパス容量を有するコンデンサを実装する技術では、半導体集積回路の電源ラインとグランドライン間とのＡＣパスを見た場合、ワイヤボンディングのインダクタンス成分も、このバイパス容量と直列に配備されているように見えるため、ノイズ低減効果が小さい。また、従来の、パッシブデカップリング容量を有するコンデンサを半導体チップ上に作り込む技術では、大きなノイズ低減効果をもたらすためには半導体チップ上に大きな容量を有するコンデンサを作り込む必要がある。従って、半導体チップの面積が大きくなる。
【００４５】
第１実施形態の電子回路１では、回路基板１０の、半導体集積回路２０の外部リードピンの近傍（外部電力入力端子２２＿１と外部出力端子２５＿１との近傍および外部電力入力端子２２＿２と外部出力端子２５＿２との近傍）に、ミラー効果が実現されるデカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿１，１２＿２が実装される。このため、ワイヤボンディングのインダクタンス成分による悪影響が防止されるとともに、半導体チップ上に大きな容量を有するコンデンサを作り込む必要もなく、半導体チップの面積を小さく抑えたまま、十分に大きな電源ノイズ低減効果を得ることができる。
【００４６】
尚、第１実施形態の電子回路１では、電源ライン２１＿１側とグラウンドライン２１＿２側との双方に負帰還をかける構成で説明したが、電源ライン２１＿１側とグラウンドライン２１＿２側とのいずれか一方に負帰還をかける構成であってもよい。
【００４７】
また、第１実施形態の電子回路１では、デカップリングコンデンサ１２＿１，１２＿２から半導体集積回路２０の電源ライン２１＿１，グランドライン２１＿２への負帰還経路ＦＢ＿Ｐ，ＦＢ＿Ｍは、定電圧源９０の供給ノードと共通となっている例で説明したが、以下に説明するように、デカップリングコンデンサ１２＿１，１２＿２から半導体集積回路の電源ライン２１＿１，グランドライン２１＿２への負帰還経路ＦＢ＿Ｐ，ＦＢ＿Ｍを、定電圧源９０の供給ノードと独立にしてもよい。
【００４８】
図２は、本発明の第２実施形態の電子回路の構成を示す図である。
【００４９】
尚、図１に示す電子回路１の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００５０】
図２に示す電子回路２には、回路基板１０と、その回路基板１０上に実装された半導体集積回路３０が備えられている。尚、この半導体集積回路３０は、本発明の第２実施形態の半導体集積回路に相当するものである。
【００５１】
図２に示す半導体集積回路３０は、図１に示す半導体集積回路２０と比較し、外部電力入力端子２２＿１，２２＿２に加えて、さらに外部電力入力端子３１＿１，３１＿２が備えられている。これら外部電力入力端子３１＿１，３１＿２は、回路基板１０に形成された電源配線パターン１１＿１，グランド配線パターン１１＿２を介して定電圧源９０に接続されている。
【００５２】
また、回路基板１０には、半導体集積回路３０の外部電力入力端子２２＿１と外部出力端子２５＿１との間に配置された、デカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿１が備えられている。さらに、この回路基板１０には、半導体集積回路３０の外部電力入力端子２２＿２と外部出力端子２５＿２との間に配置された、デカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿２が備えられている。
【００５３】
このように、第２実施形態の電子回路２では、デカップリングコンデンサ１２＿１，１２＿２から半導体集積回路３０の電源ライン２１＿１，グランドライン２１＿２への負帰還経路ＦＢ＿Ｐ，ＦＢ＿Ｍは、定電圧源９０の供給ノードとは独立している。
【００５４】
第２実施形態の電子回路２においても、回路基板１０の、半導体集積回路３０の外部電力入力端子２２＿１と外部出力端子２５＿１との近傍および外部電力入力端子２２＿２と外部出力端子２５＿２との近傍に、ミラー効果が実現されるデカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿１，１２＿２が実装されるため、ワイヤボンディングのインダクタンス成分による悪影響が防止されるとともに、半導体チップ上に大きな容量を有するコンデンサを作り込む必要もなく、半導体チップの面積を小さく抑えたまま、十分に大きな電源ノイズ低減効果を得ることができる。
【００５５】
ここで、上述した第１実施形態の効果を確かめるため、以下に説明する３通りの場合についてシミュレーションを行なった。
【００５６】
図３は、第１のシミュレーションにおける模式回路図である。
【００５７】
第１のシミュレーションにおいては、バイパス容量，デカップリング容量を設けることなく、また半導体集積回路への高電圧ＶＤＤ，低電圧ＶＳＳへの供給を各２本の外部リードピンにより行なった。
【００５８】
図３には、定電圧源４１（ＤＣ１．２Ｖ）と、内部回路を擬似した擬似回路４２が示されている。この擬似回路４２は、バッファチェーンからなる回路構成であり、５０ＭＨｚのクロック周波数で動作させることにより電源ノイズを発生させるものである。また、この擬似回路４２は、０．１３μｍルールのＣＭＯＳプロセスによるものであり、電源電圧はＤＣ１．２Ｖである。尚、第１のシミュレーションにおける想定パラメータは、以下の通りである。
【００５９】
ＬＢ０：定電圧源４１から半導体集積回路の近傍までの回路基板の配線インダクタンスを示す。ここでは、１００ｎＨを想定している。
【００６０】
ＬＢ１：半導体集積回路近傍から半導体集積回路の外部リードピン（外部電力入力端子）近傍までのインダクタンスを示す。ここでは、１０ｎＨを想定している。
【００６１】
ＬＷ：ワイヤボンディング１本分のインダクタンスを示す。ここでは、１０ｎＨを想定している。
【００６２】
尚、第１のシミュレーションによる結果については図６で述べる。
【００６３】
図４は、第２のシミュレーションにおける模式回路図である。
【００６４】
第２のシミュレーションは、第１のシミュレーションと比較し、半導体集積回路の外部リードピン（高電圧ＶＤＤ，低電圧ＶＳＳ供給用の各２本の外部リードピン）の近傍に、それぞれ０．１μＦのバイパス容量ＣＤ−ＥＸＴを有する積層セラミックコンデンサなどを想定した５１，５２が配置されている。尚、第２のシミュレーションによる結果については図７で述べる。
【００６５】
図５は、第３のシミュレーションにおける模式回路図である。
【００６６】
第３のシミュレーションは、第１実施形態の電子回路１のシミュレーションである。差動増幅器６１，６２の出力に接続されるデカップリングコンデンサ５１，５２としては、それぞれ０．１μＦのデカップリング容量ＣＤ−ＥＸＴを有する積層セラミックコンデンサを使用した。半導体集積回路への高電圧ＶＤＤ，低電圧ＶＳＳへの供給を各１本の外部リードピンにより行なった。また、差動増幅器６１，６２からの出力を各１本の外部リードピンにより行なった。即ち、外部リードピンの本数は、第１，第２のシミュレーションにおける外部リードピンの本数（４本）と同じにして、第１，第２のシミュレーションの条件と同じ条件にしている。尚、差動増幅器６１，６２は、全周波数帯域にわたりゲイン２０倍のモデルを使用している。また、差動増幅器６１の逆相入力端子と電源ラインとの間をつなぐカップリングコンデンサ６３、および差動増幅器６１の正相入力端子とグランドラインとの間をつなぐカップリングコンデンサ６４が有するＡＣカップリング容量ＣＣは、１ｐＦを想定している。第３のシミュレーションによる結果については図８で述べる。
【００６７】
図６は、第１のシミュレーションによる結果を示す図である。
【００６８】
図６（ａ）には、図３に示す高電圧ＶＤＤと低電圧ＶＳＳとの電位差が示されている。また、図６（ｂ）には、図３に示す高電圧ＶＤＤおよび低電圧ＶＳＳの波形が示されている。
【００６９】
第１のシミュレーションでは電源ノイズ対策が何も施されておらず、図６（ａ）に示すように高電圧ＶＤＤと低電圧ＶＳＳとの電位差は、１．５Ｖ近くの振幅を持って大きく変動している。また、図６（ｂ）に示すように高電圧ＶＤＤおよび低電圧ＶＳＳのリプル状の波形も、１．０Ｖ近くの振幅を持って大きく変動している。
【００７０】
図７は、第２のシミュレーションによる結果を示す図である。
【００７１】
図７（ａ）には、図４に示す高電圧ＶＤＤと低電圧ＶＳＳとの電位差が示されている。また、図７（ｂ）には、図４に示す高電圧ＶＤＤおよび低電圧ＶＳＳの波形が示されている。
【００７２】
第２のシミュレーションでは、図４に示す０．１μＦのバイパス容量ＣＤ−ＥＸＴを有するバイパスコンデンサ５１，５２によって、図７（ａ）に示すように、高電圧ＶＤＤと低電圧ＶＳＳとの電位差は、第１のシミュレーションにおける高電圧ＶＤＤと低電圧ＶＳＳとの電位差１．５Ｖと比較し、小さくなっているものの、０．５Ｖ程度の振幅を持って変動している。また、図７（ｂ）に示すように、高電圧ＶＤＤおよび低電圧ＶＳＳのリプル状の波形の振幅も小さく抑えられているものの、なおも０．４Ｖ程度の振幅を持って変動している。
【００７３】
図８は、第３のシミュレーションによる結果を示す図である。
【００７４】
図８（ａ）には、図５に示す高電圧ＶＤＤと低電圧ＶＳＳとの電位差が示されている。また、図８（ｂ）には、図５に示す高電圧ＶＤＤおよび低電圧ＶＳＳの波形が示されている。
【００７５】
第３のシミュレーションにおいても、第２のシミュレーションと同様にして、同数（４本）の外部リードピンを使用して電源ノイズ対策が施されている。ここで、図８（ａ）に示すように、高電圧ＶＤＤと低電圧ＶＳＳとの電位差の変動は、極めて小さい。また、図８（ｂ）に示すように、高電圧ＶＤＤおよび低電圧ＶＳＳのリプル状の波形の振幅も極めて小さく抑えられている。従って、第２のシミュレーションと同数の外部リードピン数および同数の外付け容量（デカップリング容量ＣＤ−ＥＸＴ）を有する積層セラミックコンデンサなどを使用した、第１実施形態の電子回路１の第３のシミュレーションでは、非常に有効な電源ノイズ低減効果が得られる。また、半導体チップにデカップリング容量を有するコンデンサを作り込む必要もない。
【００７６】
図９は、本発明の第３実施形態の電子回路の構成の主要部を示す図である。
【００７７】
図９に示す電子回路３は、前述した図１に示す電子回路１と比較し、図１に示す半導体集積回路２０が半導体集積回路４０に置き換えられている。この半導体集積回路４０には、差動増幅器２３＿１の出力端子ＡＭＰＯＵＴと、外部出力端子２５＿１との間に配置されたダンピング抵抗７１が備えられている。また、回路基板１０には、外部出力端子２５＿１と、デカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿１との間に配置されたダンピング抵抗７２が備えられている。
【００７８】
上述した第３のシミュレーションにおいては、図８（ｂ）に示すように、高電圧ＶＤＤおよび低電圧ＶＳＳには、結果として、小さなリプル状の変動が見られる。そこで、ここでは、電源ＶＤＤ側に配置された差動増幅器２３＿１と、その差動増幅器２３＿１に対応するデカップリング容量ＣＤ−ＥＸＴを有するデカップリングコンデンサ１２＿１からなる負帰還経路の途中に、適当な値（例えば数Ω）のダンピング抵抗７１，７２または７１，７２のいずれか一方を挿入することによって、図８（ｂ）に示す電源ＶＤＤに現れたリプル状の変動を減少させることが可能である。尚、低電圧ＶＳＳ側に配置された差動増幅器と、その差動増幅器に対応するデカップリング容量を有するデカップリングコンデンサからなる負帰還経路の途中にダンピング抵抗を挿入して、図８（ｂ）に示すグランドＶＳＳに現れたリプル状の変動を減少させてもよい。また、半導体集積回路４０のみにダンピング抵抗を備えて高電圧ＶＤＤや低電圧ＶＳＳに現れたリプル状の変動を減少させてもよい。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態の電子回路の構成を示す図である。
【図２】本発明の第２実施形態の電子回路の構成を示す図である。
【図３】第１のシミュレーションにおける模式回路図である。
【図４】第２のシミュレーションにおける模式回路図である。
【図５】第３のシミュレーションにおける模式回路図である。
【図６】第１のシミュレーションによる結果を示す図である。
【図７】第２のシミュレーションによる結果を示す図である。
【図８】第３のシミュレーションによる結果を示す図である。
【図９】本発明の第３実施形態の電子回路の構成の主要部を示す図である。
【図１０】従来の、電源ノイズの低減化が図られた電子回路の構成を示す図である。
【図１１】半導体チップの、デカップリング容量を有するコンデンサが占める面積が小さく抑えられた第１の半導体集積回路の構成を示す図である。
【図１２】半導体チップの、デカップリング容量を有するコンデンサが占める面積が小さく抑えられた第２の半導体集積回路の構成を示す図である。
【符号の説明】
【００８０】
１，２  電子回路
１０  回路基板
１１＿１  電源配線パターン
１１＿２  グランド配線パターン
１２＿１，１２＿２  デカップリングコンデンサ
２０，３０，４０  半導体集積回路
２１＿１  電源ライン
２１＿２  グランドライン
２２＿１，２２＿２，３１＿１，３１＿２  外部電力入力端子
２３＿１，２３＿２，６１，６２  差動増幅器
２４＿１  第１のカップリングコンデンサ
２４＿２  第２のカップリングコンデンサ
２５＿１，２５＿２  外部出力端子
２６  内部回路
４１，９０  定電圧源
４２  擬似回路
５１，５２  積層セラミックコンデンサなどの外部コンデンサ
６３，６４  カップリングコンデンサ
７１，７２  ダンピング抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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