(57)【特許請求の範囲】
【請求項１】
データ列を入力する入力端子と、
前記データ列のビットレート以上の発振周波数で発振する発振手段と、
前記データ列に含まれる特定ビット列を検出する検出手段と、
前記特定ビット列の第１番目のビットの１ビット幅の期間に前記発振手段の発振数をカウントしてカウント数ｎ１とし、前記特定ビット列の第２番目のビットの１ビット幅の期間に前記発振手段の発振数をカウントしてカウント数ｎ２とするカウント手段と、
前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下（ａは自然数）であるかを判定するカウント数判定手段と、
前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下であると判定された場合には、前記特定ビット列の先頭ビットから３番目のビットでは小数点以下を繰り上げたｎ１／２のタイミングを生成し、４番目のビット以降のビットではｎ１のタイミングを生成する生成手段と、
前記タイミングで前記データ列からデータ列を取得データ列として取得する取得手段と、
を具備することを特徴とする受信装置。
【請求項２】
前記特定ビット列の第１、第２番目のビットはそれぞれ１、０または０、１であることを特徴とする請求項１に記載の受信装置。
【請求項３】
前記特定ビット列の第１、第２、第３番目のビットはそれぞれ１、０、１または０、１、０であることを特徴とする請求項１に記載の受信装置。
【請求項４】
前記特定ビット列はマンチェスター符号化されていることを特徴とする請求項１に記載の受信装置。
【請求項５】
前記入力端子が入力するデータ列のビット数は、前記カウント数ｎ１よりも短い列であることを特徴とする請求項１から請求項４のいずれか１項に記載の受信装置。
【請求項６】
前記特定ビット列は、前記データ列の先頭に位置することを特徴とする請求項１から請求項５のいずれか１項に記載の受信装置。
【請求項７】
予め設定されたデータ列を記憶している記憶手段と、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致しているかどうかを判定するデータ列判定手段と、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致していると判定された場合に、この判定結果を出力する出力手段と、
をさらに具備することを特徴とする請求項１に記載の受信装置。
【請求項８】
前記記憶手段は、データ列を識別情報として記憶していることを特徴とする請求項７に記載の受信装置。
【請求項９】
電源と、
前記発振手段、前記カウント手段、前記カウント数判定手段、前記生成手段、前記取得手段、前記記憶手段、前記データ列判定手段、前記出力手段、および、前記電源に接続していて、これらの手段への電源供給を制御する制御手段と、をさらに具備し、
前記制御手段は、前記検出手段が特定ビット列を検出した場合に前記カウント手段と前記カウント数判定手段と前記生成手段へ電源を供給し、前記カウント数判定手段が前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下であると判定した場合に前記取得手段へ電源を供給し、前記取得手段が前記取得データ列を取得した場合に前記記憶手段と前記データ列判定手段と前記出力手段へ電源を供給し、前記前記記憶手段に記憶されている前記データ列と前記取得データ列とが一致していないと判定された場合に前記カウント手段と前記カウント数判定手段と前記生成手段と前記取得手段と前記記憶手段と前記データ列判定手段と前記出力手段への電源の供給を遮断することを特徴とする請求項７または請求項８に記載の受信装置。
【請求項１０】
前記入力端子が入力するデータ列は、特定ビット列を含め複数回繰返し信号のデータ列であり、
前記データ列判定手段は、複数回の繰り返し信号のデータ列と、前記記憶手段に記憶されている前記データ列とが一致するかどうかを判定し、
前記出力手段は、複数回の繰り返し信号のデータ列と、前記記憶手段に記憶されている前記データ列とが一致した場合に判定結果を出力することを特徴とする請求項７から請求項９のいずれか１項に記載の受信装置。
【請求項１１】
ａの値は、０≦ａ≦ｎ１×０．２である自然数であることを特徴とする請求項１から請求項１０のいずれか１項に記載の受信装置。
【請求項１２】
データ列を入力して所望のデータ列であるかを判定する信号判定装置と、この判定結果を取得する主装置とを含む受信装置であって、
前記信号判定装置は、
データ列を入力する第１入力端子と、
発振信号を入力する第２入力端子と、
前記データ列に含まれる特定ビット列を検出する検出手段と、
前記特定ビット列の第１番目のビットの１ビット幅の期間に前記発振信号の発振数をカウントしてカウント数ｎ１とし、前記特定ビット列の第２番目のビットの１ビット幅の期間に前記発振信号の発振数をカウントしてカウント数ｎ２とするカウント手段と、
前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下（ａは自然数）であるかを判定するカウント数判定手段と、
前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下であると判定された場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたｎ１／２のタイミングを生成し、最下位ビットよりも後ではｎ１のタイミングを生成する生成手段と、
前記タイミングで前記データ列からデータ列を取得データ列として取得する取得手段と、
予め設定されたデータ列を記憶している記憶手段と、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致しているかどうかを判定するデータ列判定手段と、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致していると判定された場合に、この判定結果を出力する出力手段と、を具備し、
前記受信装置は、
第１電源と、
前記データ列のビットレート以上の発振周波数で発振する第１発振手段と、
前記信号判定装置と前記第１発振手段へ前記第１電源から電源の供給を制御する第１制御手段と、をさらに具備し、
前記主装置は、
前記データ列を受信する受信手段と、
前記データ列のビットレート以上の発振周波数で発振する第２発振手段と、
第２電源と、
前記受信手段と前記第２発振手段へ前記第２電源から電源の供給を制御する第２制御手段と、
前記受信手段と前記第２発振手段とへ電源の供給が行われているか否かの情報を前記第１制御手段へ送信する送信手段と、を具備し、
前記第１制御手段は前記情報に応じて電源の供給を行う、または電源の供給を遮断したりすることを特徴とする受信装置。
【請求項１３】
前記第２制御手段が電源の供給を行う場合には、前記第１制御手段は前記情報を受け取り電源の供給を遮断し、前記第２制御手段が電源の供給を遮断する場合には、前記第１制御手段は前記情報を受け取り電源の供給を行うことを特徴とする請求項１２に記載の受信装置。
【請求項１４】
ａの値は、０≦ａ≦ｎ１×０．２である自然数であることを特徴とする請求項１２または請求項１３のいずれか１項に記載の受信装置。
【請求項１５】
データ列を入力し、
前記データ列のビットレート以上の発振周波数で発振し、
前記データ列に含まれる特定ビット列を検出し、
前記特定ビット列の第１番目のビットの１ビット幅の期間に前記発振手段の発振数をカウントしてカウント数ｎ１とし、前記特定ビット列の第２番目のビットの１ビット幅の期間に前記発振手段の発振数をカウントしてカウント数ｎ２とし、
前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下（ａは自然数）であるかを判定し、
前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下であると判定された場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたｎ１／２のタイミングを生成し、最下位ビットよりも後ではｎ１のタイミングを生成し、
前記タイミングで前記データ列からデータ列を取得データ列として取得することを特徴とする受信方法。
【請求項１６】
データ列を入力して所望のデータ列であるかを判定する信号判定装置と、この判定結果を取得する主装置とを含む受信装置で使用される受信方法であって、
前記信号判定装置では、
データ列を入力し、
発振信号を入力し、
前記データ列に含まれる特定ビット列を検出し、
前記特定ビット列の第１番目のビットの１ビット幅の期間に前記発振信号の発振数をカウントしてカウント数ｎ１とし、前記特定ビット列の第２番目のビットの１ビット幅の期間に前記発振信号の発振数をカウントしてカウント数ｎ２とし、
前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下（ａは自然数）であるかを判定し、
前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下であると判定された場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたｎ１／２のタイミングを生成し、最下位ビットよりも後ではｎ１のタイミングを生成し、
前記タイミングで前記データ列からデータ列を取得データ列として取得し、
予め設定されたデータ列を記憶している記憶手段を用意し、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致しているかどうかを判定し、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致していると判定された場合に、この判定結果を出力することを具備し、
前記受信装置では、
第１電源を用意し、
前記データ列のビットレート以上の発振周波数で発振する第１発振手段を用意し、
前記信号判定装置と前記第１発振手段へ前記第１電源から電源の供給を制御する制御手段を用意することをさらに具備し、
前記主装置では、
前記データ列を受信する受信手段を用意し、
前記データ列のビットレート以上の発振周波数で発振する第２発振手段を用意し、
第２電源を用意し、
前記受信手段と前記第２発振手段へ前記第２電源から電源の供給を制御し、
前記受信手段と前記第２発振手段とへ電源の供給が行われているか否かの情報を前記制御手段へ送信することを具備し、
前記制御手段は前記情報に応じて電源の供給を行う、または電源の供給を遮断したりすることを特徴とする受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信する信号のデータレートや位相に対し相関の無いクロック信号を用いて受信を行う受信装置および方法に関する。
【背景技術】
【０００２】
従来からの非同期信号受信技術の一例として、ＲＳ２３２Ｃにおける調歩同期を述べる。ＲＳ２３２Ｃ通信では、スタートビット１ビットと、それに続く６〜８ビットのデータビット列と、パリティビットそしてストップビットで構成される信号列を使用する。この信号列を受信するために、受信回路はスタートビット検出部と位相変換部そしてデータ取り込み部を具備する。また、受信用の発振部としては、数ＭＨｚで動作するサンプリング用のクロック、規格で決定されているデータ速度と概一致する通信用クロック、さらには受信装置外部の信号と同期する同期クロックとを備えている（例えば、特許文献１参照）。
【０００３】
ＲＳ２３２Ｃにおける一般的な信号受信手順は以下のとおりである。受信データとして１２００ｂｐｓの信号が入力されるとすると、スタートビット検出部はサンプリング用のクロックでスタートビットの入力を検知する。この検知結果によって位相変換部を制御し、１２００Ｈｚの通信用クロックの位相を最適値へ変換する。この位相状態でスタートビットに続くデータビット列とパリティビットそしてストップビットを受信する。受信されたデータ列は一旦バッファに蓄えられ、同期系クロックによってデータ信号として取り扱われる。
【特許文献１】特開２００３−３４８０５９公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の技術では、上述のように受信装置としては複数の高精度のクロック信号が必要であり、回路規模の増大、消費電力の増大、コストアップにつながる。また、複数のクロックをひとつにまとめた場合でも、このクロックは高精度を要求され、温度補償がされた水晶発振器等の高価で大きなサイズの外部部品が必要となる。  
このように、従来の非同期信号受信技術は調歩同期を行うために受信系のクロックとして高精度な装置が必要であり、コストアップ、装置規模の増大、消費電力の増大の課題がある。
【０００５】
この発明は、上述した事情を考慮してなされたものであり、調歩同期を行うために受信系のクロックとして、コストが低く、装置規模は小さく、消費電力が増大しない受信装置および方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明の受信装置は、データ列を入力する入力端子と、前記データ列のビットレート以上の発振周波数で発振する発振手段と、前記データ列に含まれる特定ビット列を検出する検出手段と、前記特定ビット列の第１番目のビットの１ビット幅の期間に前記発振手段の発振数をカウントしてカウント数ｎ１とし、前記特定ビット列の第２番目のビットの１ビット幅の期間に前記発振手段の発振数をカウントしてカウント数ｎ２とするカウント手段と、前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下（ａは自然数）であるかを判定するカウント数判定手段と、前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下である場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたｎ１／２のタイミングを生成し、最下位ビットよりも後ではｎ１のタイミングを生成する生成手段と、前記タイミングで前記データ列からデータ列を取得データ列として取得する取得手段と、を具備することを特徴とする。
【０００７】
本発明の受信装置は、データ列を入力して所望のデータ列であるかを判定する信号判定装置と、この判定結果を取得する主装置とを含む受信装置であって、
前記信号判定装置は、データ列を入力する第１入力端子と、発振信号を入力する第２入力端子と、前記データ列に含まれる特定ビット列を検出する検出手段と、前記特定ビット列の第１番目のビットの１ビット幅の期間に前記発振信号の発振数をカウントしてカウント数ｎ１とし、前記特定ビット列の第２番目のビットの１ビット幅の期間に前記発振信号の発振数をカウントしてカウント数ｎ２とするカウント手段と、前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下であるかを判定するカウント数判定手段と、前記カウント数ｎ１がカウント数（ｎ２−ａ）以上かつカウント数（ｎ２＋ａ）以下である場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたｎ１／２のタイミングを生成し、最下位ビットよりも後ではｎ１のタイミングを生成する生成手段と、前記タイミングで前記データ列からデータ列を取得データ列として取得する取得手段と、予め設定されたデータ列を記憶している記憶手段と、前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致しているかどうかを判定するデータ列判定手段と、前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致していると判定された場合に、この判定結果を出力する出力手段と、を具備し、
前記受信装置は、第１電源と、前記データ列のビットレート以上の発振周波数で発振する第１発振手段と、前記信号判定装置と前記第１発振手段へ前記第１電源から電源の供給を制御する第１制御手段と、をさらに具備し、
前記主装置は、前記データ列を受信する受信手段と、前記データ列のビットレート以上の発振周波数で発振する第２発振手段と、第２電源と、前記受信手段と前記第２発振手段へ前記第２電源から電源の供給を制御する第２制御手段と、前記受信手段と前記第２発振手段とへ電源の供給が行われているか否かの情報を前記第１制御手段へ送信する送信手段と、を具備し、
前記第１制御手段は前記情報に応じて電源の供給を行う、または電源の供給を遮断したりすることを特徴とする。
【発明の効果】
【０００８】
本発明の受信装置および方法によれば、調歩同期を行うために受信系のクロックとして、コストが低く、装置規模は小さく、消費電力が増大しないことが可能になる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明の実施形態に係る受信装置および方法について詳細に説明する。なお、以下の実施形態中では、同一の番号を付した部分については同様の動作を行うものとして、重ねての説明を省略する。  
（第１の実施形態）  
第１の実施形態の受信装置について図１を参照して説明する。  
本実施形態の受信装置は、信号判定装置１００、発振部１０２、電源１０９、電源制御部１１０を含む。信号判定装置１００は、特定ビット検出部１０１、カウンタ１０３、タイミング生成部１０４、データ取得部１０５、データ判定部１０６、メモリ１０７、判断部１０８を含む。データ入力端子は特定ビット検出部１０１に接続し、発振部１０２はカウンタ１０３とタイミング生成部１０４に接続している。
【００１０】
特定ビット検出部１０１は、データ入力端子からデータ列を入力し、特定のビットが含まれているかを検出し、特定のビットが含まれていると判定した場合には、カウンタ１０３に特定のビットに応じた波形を出力する。特定のビットは、例えば、データ列の先頭に位置している。さらに、特定ビット検出部１０１は、特定のビットが含まれていると判定した場合には、データ入力端子から入力したデータ列をデータ取得部１０５に渡す。また、特定ビット検出部１０１は、特定のビットが含まれていると判定した場合には電源制御部１１０にその旨を通知する。  
特定のビットは、例えば、第１番目のビットが１、第２番目のビットが０である。他に、特定のビットは、第１番目のビットが０、第２番目のビットが１でもよい。また、特定のビットは、第１番目のビット、第２番目のビット、第３番目のビットがそれぞれ１、０、１、もしくは、０、１、０であってもよい。なお、特定のビットは、マンチェスター符号化されていてもよい。マンチェスター符号化については本実施形態の最後で述べる。
【００１１】
発振部１０２は、ある値の発振周波数のクロック信号を出力する。この発振周波数は、特定ビット検出部１０１が入力するデータ列のビットレートよりも大きく設定される。換言すれば、入力されるデータ列は、発振部１０２の発振周波数をこのデータ列のビットレートで割った値（すなわち、カウント数ｎ１）よりも短い列である。この範囲内であれば、カウント数に誤差が発生せず、受信装置は正常に動作することができる。
【００１２】
カウンタ１０３は、特定ビット検出部１０１が出力した特定ビット列中の第１番目の１ビット幅の期間、発振部１０２の発振数をカウントする。また、カウンタ１０３は、特定ビット列中の第２番目の１ビット幅の期間、発振部１０２の発振数をカウントする。
【００１３】
判断部１０８は、特定ビット列中の第１番目の１ビット幅の期間でのカウント数ｎ１と、特定ビット列中の第２番目の１ビット幅の期間でのカウント数ｎ２を比較し、ｎ１が（ｎ２−ａ）以上かつ（ｎ２＋ａ）以下（ａは自然数）であれば真と判定し以後のデータ列の収集を開始する。なお、ａの値は、０≦ａ≦ｎ１×０．２である自然数であり、ｎ１×０．２はｎ１の２０％の誤差を許容するという意味である。
【００１４】
タイミング生成部１０４は、データ列の信号を収集するタイミングをカウンタ１０３によって求められた値ｎ１を基にして決める。
【００１５】
データ取得部１０５は、タイミング生成部１０４が生成したタイミングで特定ビット検出部１０１が入力したデータ列を収集する。
【００１６】
メモリ１０７は、あらかじめ所定のデータ列を記憶している。このデータ列は、例えば、ＩＤ（識別情報）の固有データ列として用いることができる。
【００１７】
データ判定部１０６は、データ取得部１０５が取得したデータ列と、メモリ１０７に記憶されているデータ列とが一致するかどうかを判定し、その判定結果を出力する。
【００１８】
電源制御部１１０は、電源１０９に接続していて、信号判定装置１００に含まれる各部と、発振部１０２とへの電源供給を制御する。すなわち、各部へ電源を供給するかどうか判定し、供給すると判定した場合にはその部へ電源を供給する。なお、発振部１０２には常時電源が供給されているものとする。
【００１９】
より詳しく説明すると、電源制御部１１０は、特定ビット検出部１０１のデータ入力端子に接続し、データ列が信号判定装置１００に入力されているかを監視し、入力される場合には特定ビット検出部１０１に電源を供給する。また、電源制御部１１０は、特定ビット検出部１０１が特定ビット列を検出した場合に、検出した旨を特定ビット検出部１０１から受け取りカウンタ１０３とタイミング生成部１０４と判断部１０８に電源を供給する。さらに、電源制御部１１０は、特定ビット列のカウント結果をカウンタ１０３から取得し、このカウント結果が正常であるかどうかを判定し、正常である場合にはデータ取得部１０５に電源を供給する。またさらに、電源制御部１１０は、データ取得部１０５が正常にデータ列を収集したかどうかを判定し、正常にデータ列を収集したと判定した場合には、データ判定部１０６とメモリ１０７へ電源を供給する。さらにまた、電源制御部１１０は、データ判定部１０６の判定結果がメモリ１０７に記憶されているデータ列と一致していない旨の信号をデータ判定部１０６から受け取った場合には、カウンタ１０３と、判断部１０８と、タイミング生成部１０４と、データ取得部１０５と、データ判定部１０６と、メモリ１０７への電源供給を遮断する。
【００２０】
次に、図１の受信装置の動作について図２のタイミングチャートを参照して説明する。  
図２の（ａ）は、特定ビット検出部１０１が入力する入力信号例を示す。図２の（ｂ）は、発振部１０２が出力するクロック信号を示す。図２の（ｃ）、（ｄ）は、特定ビット検出部１０１から出力されてカウンタ１０３に入力される、特定ビット検出部１０１の検出結果出力信号を示す。図２の（ｅ）は、タイミング生成部１０４が出力する出力タイミング信号を示す。図２の（ｆ）、（ｇ）は、カウンタ１０３が出力するカウントデータ列を示す。図２の（ｈ）は、データ取得部１０５で収集された受信信号のデータ列を示す。図２の（ｉ）は、メモリ１０７に記憶されているデータ列を示す。
【００２１】
特定ビット検出部１０１が入力する信号の形式として、ここでは図２の（ａ）に示すように特定ビット列を先頭の３ビットとして特定ビットデータは１、０、１であるとする。データ入力端子から入力される受信信号については、特定ビット検出部１０１が、先頭ビット１の立ち上がりのエッジを検出し、図２の（ｃ）に示す波形を出力し、カウンタ１０３にカウントを開始させる。カウンタ１０３は、発振部１０２のクロック信号を、特定ビット検出部１０１が次の０の立ち下がりエッジを検出するまでカウントし続け、結果を保持する。ここでは図２の（ｆ）に示すようにカウント数は５カウントとなる。
【００２２】
特定ビット検出部１０１が次の０のビットを検出すると再度、特定ビット検出部１０１は図２の（ｄ）に示す波形を出力し、カウンタ１０３は発振部１０２のクロック信号のカウントを始め、特定ビット検出部１０１が次の１のビットの立ち上がりのエッジを検出するまでカウントを続け、結果を保持する。ここでは図２の（ｇ）に示すようにカウント数は５カウントとなる。
【００２３】
判断部１０８は、図２の（ｆ）のカウント数ｎ１と図２の（ｇ）のカウント数ｎ２を比較し、ｎ１が（ｎ２−ａ）以上かつ（ｎ２＋ａ）以下であれば真と判定し以後のデータ列の収集を開始する。ここではｎ１＝５、ｎ２＝５であるので真と判定する。
【００２４】
次のビットは特定ビット列の３ビット目の１であり、これに対し、タイミング生成部１０４はカウンタ数ｎ１に対し小数点以下を繰り上げたｎ１／２の値のタイミングを生成し、データ取得部１０５がこのタイミングで特定ビット検出部１０１が入力したデータ列を収集する。この場合ｎ１＝５のため、データ取得部１０５は３カウント後のタイミングでデータ列を収集し１のデータを得る。次に続くデータ列に対しては、タイミング生成部１０４はカウンタ数ｎ１のタイミングを生成し、データ取得部１０５はこのタイミングでデータ列を収集する。この場合、データ取得部１０５は、ｎ１＝５のため５カウント後のタイミングでデータを収集し、０のデータを得る。すなわち、データ取得部１０５は、特定ビット列の先頭ビットから３番目のビットでは小数点以下を繰り上げたｎ１／２のタイミングでデータを収集し、４番目のビット以降のビットではｎ１のタイミングでデータを収集する。
【００２５】
これから以後は、データ取得部１０５は、カウンタ数ｎ１のタイミングでデータ列収集を続け、規定のデータビット数に達するかもしくはデータ終了の符号を受信するまで収集を続ける。図２の例の場合、データ取得部１０５は、データ列として特定ビット列の３ビット目を含め、１、０、０、１、１、１、０のデータ列を取得することになる。図２の（ｉ）はメモリ１０７にあらかじめ記憶されているデータ列である。このデータ列はＩＤ等の固有データ列として用いることができる。ここの例では、データ列は１、０、０、１、１、１、０である。データ判定部１０６は、図２の（ｈ）のデータ列と図２の（ｉ）のデータ列が一致するか比較、判定し、真の結果となれば１のデータ等を出力する。すなわち、データ判定部１０６は、複数回の繰り返し信号（ここの例では７つの繰り返し信号）と、メモリに記憶されている、複数回の繰り返し信号であるデータ列とが一致した場合に真であると判定する。
【００２６】
次に、図１の受信装置の動作の一例について図３を参照して説明する。ここでは特定ビット列を１、０、１の信号であると仮定する。  
スタート時において特定ビット検出部１０１と発振部１０２には電源が与えられている。特定ビット検出部１０１が、入力信号がＨｉｇｈであると検出した場合はステップＳ３０２へ進み、Ｈｉｇｈでないと検出した場合は「Ｒ」へ進み、本処理を終了または別の処理を開始する（ステップＳ３０１）。Ｈｉｇｈでないと検出した場合はスタートへ戻る。Ｈｉｇｈであると検出した場合は発振部１０２のクロック１周期分待ち（ステップＳ３０２）、カウンタ１０３のカウント数ｎはｎ＋１となる（ステップＳ３０３）。このタイミングで特定ビット検出部１０１の入力信号がＬｏｗであった場合はステップＳ３０５へ進み、Ｌｏｗではない場合にはステップＳ３０２へ戻る（ステップＳ３０４）。ステップＳ３０２からステップＳ３０４のループを繰返すことによって、カウンタ１０３は入力信号の１ビット分のビット幅に対応したカウント数ｎを得る。
【００２７】
入力信号がＬｏｗであった場合は、特定ビット列の２番目のビットである０を受信していることを検証するため、カウンタ１０３が収集したカウント数ｎの間１カウントずつデータの状態を調べる。特定ビット列の２番目のビットをカウントするために、カウンタ１０３がカウンタｊを０にリセットし（ステップＳ３０５）、発振部１０２のクロック１周期分待ち（ステップＳ３０６）、カウンタ１０３のカウント数ｊはｊ＋１となる（ステップＳ３０７）。このタイミングで特定ビット検出部１０１の入力信号がＬｏｗであった場合はステップＳ３０９へ進み、Ｌｏｗではない場合にはステップＳ３０６へ戻る（ステップＳ３０８）。もしカウント数ｎに達する前に入力がＬｏｗでなくなった場合、判断部１０８は特定ビット列が所望信号で無いと判断、スタート地点へリセットされ、ステップＳ３０１へ戻る（ステップＳ３０９）。カウント数ｎに達するまで入力がＬｏｗを保てた場合、判断部１０８は特定ビット列が所望ビットであると判断しステップＳ３１０に進む（ステップＳ３０９）。
【００２８】
特定ビット列が所望ビットであると判断された場合には、特定ビット列の３番目のビットである１を収集するために、カウント数ｎに対してｎ／２の小数点以下を繰り上げた値に発振部１０２のクロック１周期分をかけた時間分待ち（ステップＳ３１０）、この点でのデータ列の値をＳ（０）として記憶する（ステップＳ３１１）。なお、この待ち時間はタイミング生成部１０４が計算する。
【００２９】
この後、あらかじめ決められた信号ビット数をｋとして、引数ｉがｋに達するまでカウントｎの周期でデータ列のデータをＳ（ｉ）として収集する（ステップＳ３１２〜ステップＳ３１６）。データ判定部１０６が、収集されたデータ列Ｓ（ｉ）とメモリ１０７に記憶されているＩＤデータ列Ｄ（ｉ）とを参照して比較し（ステップＳ３１７）、これらのデータ列が一致しているかどうかを判定する（ステップＳ３１８）。一致した場合は判定信号を出力し（ステップＳ３１９）、一致しなかった場合は所望信号では無いと判断し、スタート点へリセットされる。
【００３０】
なお、他の信号源からの送信信号などにより干渉信号が存在する系での信号受信方法としては、複数回繰り返し同一のデータ列を送信することによって、本方式の受信装置はより確実にデータの取得ができることになる。この場合、複数回繰返されるデータ列のビットレートはパケットごとに変化させることによって、他の信号との弁別が容易となる。
【００３１】
さらに送信信号の０ビットか無信号状態かを判別する為に、１ビットの信号を２分割し、前半がハイレベルで後半がローレベルとなる場合をデータ０、前半がローレベルで後半がハイレベルとなる場合をデータ１と符号化する所謂マンチェスター符号等の符号化を用いることにより無信号状態が無くなり、信号断を検知することが可能となる。ここでのマンチェスター符号の符号化は一例に過ぎず、ミラー符号化、ＲＺ等の他の符号化を用いる場合も同様である。
【００３２】
以上に示した第１の実施形態によれば、入力されるデータ列のデータレートと全く関係の無い発振部１０２を用いての信号受信が簡易な方法で可能となる。また、発振部１０２は短いデータ列の信号を受信できれば良いため、高精度な水晶発振器等が不要であり、温度補償、発振周波数の制御も不要となる。したがって、非常に簡易な発振器を用いて実現が可能である。すなわち、外部部品不要な１チップＩＣで実現ができ、低コスト化、実装面積の削減、低消費電力化が可能となる。
【００３３】
（第２の実施形態）  
第２の実施形態の受信装置について図４を参照して説明する。  
本実施形態の受信装置は、信号判定装置１００、第１の発振部１０２、第１の電源１０９、第１の電源制御部１１０、主装置４００を含む。主装置４００は、主信号受信装置４０１、第２の発振部４０２、第２の電源制御部４０３、第２の電源４０４を含む。図１で示した信号判定装置１００へデータ信号が入力され判定結果を主装置４００へ伝える。また、信号判定装置１００には第１の電源制御部１１０により電源が供給されると共に、第１の発振部１０２によりクロック信号が供給される。
【００３４】
信号判定装置１００へデータ信号が入力されると、第１の実施形態で説明した手順に従い、データレートと全く相関の無い第１の発振部１０２を元に信号を判別する。このとき第１の電源制御部１１０が、信号判定装置１００および第１の発振部１０２へ、第１の電源１０９からの電源を供給する。
【００３５】
信号判定装置１００は、信号判定装置１００に入力されるデータ信号が所望の信号である場合に、主装置４００へ特定の出力信号を渡す。信号判定装置１００が所望の信号を入力した場合には、例えば、出力信号として０から１へ変化する信号を出力する。
【００３６】
主装置４００は、例えば、テレビジョン受信機である。  
第２の発振部４０２は、ある値の発振周波数のクロック信号を主信号受信装置４０１へ出力する。
【００３７】
第２の電源制御部４０３は、第２の電源４０４に接続していて、第２の電源４０４から主信号受信装置４０１と第２の発振部４０２への電源供給を制御する。すなわち、各部へ電源を供給するかどうか判定し、供給すると判定した場合にはその部へ電源を供給する。例えば、信号判定装置１００が、所望の信号として、主装置４００をオンする信号を入力した場合には、０から１へと変化する信号を出力し、第２の電源制御部４０３はこの信号を受け取り、０から１へと変化すると判定した場合に、主信号受信装置４０１と第２の発振部４０２への電源供給を開始する。主装置４００をオフする場合には、例えば、信号判定装置１００が１から０へと変化する信号を第２の電源制御部４０３に出力し、第２の電源制御部４０３は主信号受信装置４０１と第２の発振部４０２への電源供給を停止する。
【００３８】
この結果、主装置４００は、これまでの電源オフ状態から第２の電源制御部４０３により、主信号受信装置および第２のクロックへ電源が供給される。その後、主装置４００全体が起動される。
【００３９】
第２の電源制御部４０３は、このとき、主装置４００が起動したことを示す信号を第１の電源制御部１１０へ伝え、第１の電源制御部１１０がこの信号を受け取り、信号判定装置１００と第１の発振部１０２への電源供給を停止する。
【００４０】
また、第２の電源制御部４０３は、第１の電源１０９が２次電池で有った場合、主装置４００をオンしたときに第２の電源４０４から充電のための電源を第１の電源制御部１１０を介して第１の電源１０９に供給する。これにより、第１の電源１０９の電力消費による蓄電量の減少を回復させることができる。
【００４１】
主信号受信装置４０１は、データ入力端子から信号を入力し、所定の信号処理がなされる。主信号受信装置４０１が受信する信号は、例えば大容量の信号を高速で処理できる超高速信号や、多重化された信号である。また、主信号受信装置が信号終了等のデータを受け取ると第２の電源制御部４０３へその旨の信号を出力し、第２の電源制御部４０３が自動的に電源を遮断し、主装置は電源オフ状態となるようにしてもよい。このとき、この電源オフの信号を第２の電源制御部４０３から第１の電源制御部１１０へ伝え、第１の電源制御部１１０は信号判定装置１００と第１の発振部１０２とを電源オン状態にするようにこれらに電源を供給するようにする。
【００４２】
以上の第２の実施形態によれば、一般的に消費電力の大きい主装置は、自分宛の信号が受信されない期間は電源をオフすることができ、消費電力の少ない信号判定装置を起動させておくことによって自分宛の信号を待ち受けることができる。また、信号判定装置側は主装置がオン状態のときに第１の電源に電力供給ができるため、例えば第１の電源が電池であった場合、電池交換が不要となり、経済性と不便さの解消を図ることができる。すなわち、信号待ち受け時の低消費電力化が非常に簡易な構成で実現できる。
【００４３】
（第３の実施形態）  
第３の実施形態の受信装置について図５を参照して説明する。  
本実施形態の受信装置は、アンテナ５０１、信号復調装置５０２、信号判定装置１００、第１の発振部１０２、第１の電源１０９、第１の電源制御部１１０、主装置４００を含む。
【００４４】
信号復調装置５０２は、アンテナ５０１を介して無線信号をデジタル信号に復調し、復調した信号を信号判定装置１００に渡す。主信号受信装置４０１もアンテナ５０１を介して無線信号を受信する。
【００４５】
また、その他は、第１および第２の実施形態と同様である。すなわち、信号判定装置１００へ入力されるデータ信号の信号判定結果は主装置４００へ伝えられる。また、信号判定装置には第１の電源制御部１１０より電源が供給されると共に、第１の発振部１０２によりクロック信号が供給される。
【００４６】
アンテナ５０１へ無線信号が入力されると、信号判定装置１００は第１の実施形態で説明した手順に従い、データレートと全く相関の無い第１の発振部１０２を元に信号を判別する。このとき、信号判定装置１００および第１の発振部１０２へは第１の電源制御部１１０から電源供給されている。入力されるデータ信号が所望の信号であった場合、信号判定装置１００の判定は真となり、出力を例えば０から１へ変化させる。この結果を主装置４００は受け取り、第２の電源制御部４０３が、主信号受信装置４０１、第２の発振部４０２への電源供給を開始する。
【００４７】
この結果、これまで電源オフ状態であった主装置４００で、第２の電源制御部４０３が電源供給を開始し、主信号受信装置４０１および第２の発振部４０２へ電源が供給される。その後、主装置４００全体が起動され、アンテナより入力される無線信号は主信号受信装置４０１によって信号処理がなされる。
【００４８】
主信号受信装置４０１が受信する信号は、例えば大容量の無線信号を高速で処理できる無線ＬＡＮ信号や、ＲＦＩＤ、センサネットワーク等の信号である。また、主信号受信装置４０１が信号終了等のデータを受け取ると自動的に第２の電源制御部４０３が電源を遮断し、主装置４００は電源オフ状態となる。
【００４９】
以上の第３の実施形態によれば、一般的に消費電力の大きい主装置は自分宛の信号が受信されない期間は電源をオフすることができ、消費電力の少ない信号判定装置を起動させておくことによって自分宛の信号を待ち受けることができる。すなわち、信号待ち受け時の低消費電力化が非常に簡易な構成で実現できる。
【００５０】
以上に示した実施形態によれば、受信するデータ列のビットレートと全く異なる発振器を用いて簡易な手法で信号が受信できることになる。この結果、高価な水晶発振器が不要となり、外付け部品不要で複雑な温度補償回路等を省略した簡易な発振器を搭載した１チップでの受信機の構成が可能となる。すなわち、調歩同期を行うために受信系のクロックとして、非同期にて入力されるデータ列を、簡易なクロック源を用いて受信することにより、コストが低く、装置規模は小さく、消費電力が増大しないことが可能になる。
【００５１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態の受信装置のブロック図。
【図２】図１の受信装置の動作について説明するためのタイミングチャート。
【図３】図１の受信装置の動作の一例を示すフローチャート。
【図４】第２の実施形態の受信装置のブロック図。
【図５】第３の実施形態の受信装置のブロック図。
【符号の説明】
【００５３】
１００・・・信号判定装置、１０１・・・特定ビット検出部、１０２・・・発振部、第１の発振部、１０３・・・カウンタ、１０４・・・タイミング生成部、１０５・・・データ取得部、１０６・・・データ判定部、１０７・・・メモリ、１０８・・・判断部、１０９・・・電源、第１の電源、１１０・・・電源制御部、第１の電源制御部、４００・・・主装置、４００・・・主装置、４０１・・・主信号受信装置、４０２・・・第２の発振部、４０３・・・第２の電源制御部、４０４・・・第２の電源、５０１・・・アンテナ、５０２・・・信号復調装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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