(57)【特許請求の範囲】
【請求項１】
プロセッサであって、
第１のサイトおよび第２のサイトと、
前記第２のサイトから前記第１のサイトへ電圧安定化信号を送信するリンクと、
前記リンクに連結され、前記第１のサイトおよび前記第２のサイトに供給される電圧を動的に修正する、前記第１のサイト内の電圧補正ロジックと、
前記リンクに連結され、前記電圧安定化信号をアサートする、前記第２のサイト内のロジックと
を備え、
前記第２のサイトは、前記電圧安定化信号をアサートした後で、前記第２のサイトに供給される前記電圧を変更しない時間窓を少なくとも１つ保証されるプロセッサ。
【請求項２】
前記第２のサイトに複数の周波数のうちの１つの周波数のクロック信号を供給する、前記第２のサイト内のクロック信号生成ロジックをさらに備える請求項１に記載のプロセッサ。
【請求項３】
前記第２のサイトに供給される前記電圧を変更しない前記時間窓中に、第１の周波数で前記クロック信号をロックする前記クロック信号生成ロジックをさらに備える請求項２に記載のプロセッサ。
【請求項４】
前記第２のサイトは、
前記電圧安定化信号をアサートした後、前記供給される電圧が安定している間の第１の期間待ち、前記クロック信号生成ロジックに、前記第１の期間の後で前記第１の周波数での前記クロック信号のロックを開始させるロジックを含む請求項３に記載のプロセッサ。
【請求項５】
前記第２のサイトは、
前記クロック信号が前記第１の周波数でロックされたときに前記電圧安定化信号をデアサートするロジックを含む請求項４に記載のプロセッサ。
【請求項６】
各サイトは１以上のプロセッサコアを含む請求項１に記載のプロセッサ。
【請求項７】
前記第１のサイトおよび前記第２のサイトは両方とも単一の電圧プレーン上に存在している請求項１に記載のプロセッサ。
【請求項８】
前記電圧安定化信号をアサートする、前記第１のサイト内のロジックをさらに備え、
前記第１のサイトは、前記電圧安定化信号をアサートした後で、前記第１のサイトに供給される前記電圧を変更しない時間窓を少なくとも１つ保証される請求項１に記載のプロセッサ。
【請求項９】
各々が少なくとも２つのコアを有するマルチサイトプロセッサと、
前記マルチサイトプロセッサの第２のサイトから前記マルチサイトプロセッサの第１のサイトへ電圧安定化信号を送信するリンクと、
前記リンクに連結され、前記第１のサイトおよび前記第２のサイトに供給される電圧を動的に修正する、前記第１のサイト内の電圧補正ロジックと、
前記リンクに連結され、前記電圧安定化信号をアサートする、前記第２のサイト内のロジックと
を備え、
前記第２のサイトは、前記電圧安定化信号をアサートした後で、前記第２のサイトに供給される前記電圧を変更しない時間窓を少なくとも１つ保証されるシステム。
【請求項１０】
前記第２のサイトに複数の周波数のうちの１つの周波数のクロック信号を供給する、前記第２のサイト内のクロック信号生成ロジックをさらに備える請求項９に記載のシステム。
【請求項１１】
前記第２のサイトに供給される前記電圧を変更しない前記時間窓中に、第１の周波数で前記クロック信号をロックする前記クロック信号生成ロジックをさらに備える請求項１０に記載のシステム。
【請求項１２】
前記第２のサイトは、
前記電圧安定化信号をアサートした後、前記供給される電圧が安定している間の第１の期間待ち、前記クロック信号生成ロジックに、前記第１の期間の後で前記第１の周波数での前記クロック信号のロックを開始させるロジックを含む請求項１１に記載のシステム。
【請求項１３】
前記第２のサイトは、
前記クロック信号が前記第１の周波数でロックされたときに前記電圧安定化信号をデアサートするロジックを含む請求項１２に記載のシステム。
【請求項１４】
各サイトは１以上のプロセッサコアを含む請求項９に記載のシステム。
【請求項１５】
前記第１のサイトおよび前記第２のサイトは両方とも単一の電圧プレーン上に存在している請求項９に記載のシステム。
【請求項１６】
前記電圧安定化信号をアサートする、前記第１のサイト内のロジックをさらに備え、
前記第１のサイトは、前記電圧安定化信号をアサートした後で、前記第１のサイトに供給される前記電圧を変更しない時間窓を少なくとも１つ保証される請求項９に記載のシステム。
【請求項１７】
マルチサイトプロセッサの第２のサイトから前記マルチサイトプロセッサの第１のサイトへ電圧安定化信号を送信し、前記第１のサイトは前記第１のサイトおよび前記第２のサイトに供給される電圧を動的に修正する段階と、
前記第２のサイトに対して、前記電圧安定化信号をアサートした後で、前記第２のサイトに供給される前記電圧を変更しない時間窓を少なくとも１つ保証する段階と
を備える方法。
【請求項１８】
前記第２のサイトに複数の周波数のうちの１つの周波数のクロック信号を供給する段階をさらに備える請求項１７に記載の方法。
【請求項１９】
前記第２のサイトに供給される前記電圧を変更しない前記時間窓中に、前記複数の周波数のうちの第１の周波数で前記クロック信号をロックする段階を備える請求項１８に記載の方法。
【請求項２０】
前記電圧安定化信号をアサートした後、前記供給される電圧が安定している間の第１の期間待ち、前記第１の期間の後で前記第１の周波数での前記クロック信号のロックプロセスを行う段階をさらに備える請求項１９に記載の方法。
【請求項２１】
前記クロック信号が前記第１の周波数での前記ロックプロセスを完了したとき前記電圧安定化信号をデアサートする段階をさらに備える請求項２０に記載の方法。
【請求項２２】
各サイトは１以上のプロセッサコアを含む請求項１７に記載の方法。
【請求項２３】
前記第１のサイトおよび前記第２のサイトは両方とも単一の電圧プレーン上に存在している請求項１７に記載の方法。
【請求項２４】
前記第１のサイトから前記電圧安定化信号をアサートする段階を備え、
前記第１のサイトは、前記電圧安定化信号をアサートした後で、前記第１のサイトに供給される前記電圧を変更しない時間窓を少なくとも１つ保証される請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号周波数のロックプロセス中にマルチコアプロセッサに供給される電圧の安定化に関する。
【背景技術】
【０００２】
インテル（登録商標）アーキテクチャプロセッサその他のブランドのプロセッサ等の現代のマルチコアプロセッサは、概してプロセッサがビジーでないときの電力保存に利用可能な複数の電力状態を有している。プロセッサに供給される電圧およびプロセッサの周波数は、プロセッサの現在の電力状態等の複数の要因に基づいて動作中に動的に修正することができる。一般的には、位相ロックループ（ＰＬＬ）等のクロック信号生成回路が出力中のクロック信号の周波数を修正するプロセス（リロック等）にある場合、ＰＬＬに供給される電圧を安定した不変なものとすることが好ましい。この期間中に非同期して電圧が変化すると、ＰＬＬロックプロセスを乱す一因となる。
【０００３】
本発明を図面に制約を受けない例示により示し、図面においては同様のエレメントを同様の参照番号で示す。
【図面の簡単な説明】
【０００４】
【図１】一部の実施形態におけるクロック信号周波数ロックプロセス中に供給される電圧を安定化する装置を示す。
【図２】一部の実施形態におけるプロセッサへの電圧安定化信号および供給電圧のタイミング図である。
【図３】一部の実施形態におけるクロック信号周波数ロックプロセス中に供給される電圧を安定化させる装置を示す。
【図４】一部の実施形態におけるクロック信号周波数ロックプロセス中に供給される電圧を安定化させるコンピュータシステムを示す。
【図５】クロック信号周波数ロックイベント中に供給される電圧を安定化させるプロセスの一実施形態のフロー図である。
【発明を実施するための形態】
【０００５】
クロック信号周波数ロックプロセス中に供給される電圧を安定化させるプロセッサ、システム、および方法の実施形態を開示する。
【０００６】
多くのマルチコアプロセッサ（ＭＣＰ）が、コアを位置させるために２つのサイトを含む（マスタサイトとスレーブサイト）。これらサイトは両方とも共通の電圧プレーンに連結され、共通の電圧プレーンが各サイト内の各コアに電圧を供給する。マスタサイトは、共通電圧プレーンへの供給電圧を統括するロジックを含む。従ってマスタサイト内の電圧供給ロジックが電圧調節器に情報を送り、電圧プレーンに供給される電圧を修正することができる（電圧を増減させることにより）。電圧調節器に送られる情報に頼って電圧プレーンに供給する電圧を変化させると、供給する電圧の修正が非同期となる。
【０００７】
両方のサイトはさらに、各サイトの各コアの参照クロックとしてクロック信号を生成するロジックを含む。多くの実施形態では、クロック信号生成ロジックは、位相ロックループ（ＰＬＬ）回路を含む。クロック信号の周波数にはあらゆる修正が起こりうるが、ＰＬＬは、安定した電圧供給を必要とする（リロック位相）。マスタサイトおよびスレーブサイトは両方とも、マスタサイト内の電圧修正（訂正）ロジックへの電圧安定化（Ｖｓｔａｂｌｅ）信号をアサートするロジックを有する。ＶＳｔａｂｌｅ信号がアサートされると、マスターサイトから電圧調節器にはそれ以上の電圧修正情報が送られない。従って、ＰＬＬがクロック信号（おそらくは新たな周波数のもの）をリロックする必要があるとき、クロック信号のリロックを望むサイト中のＶＳｔａｂｌｅアサートロジックは、ＰＬＬのリロック中にＶＳｔａｂｌｅ信号をアサートする。ＰＬＬがリロックを終えると、ＶＳｔａｂｌｅ信号をデアサートして、通常の電圧修正処理を再開することができる。
【０００８】
以下の記載および請求項における、開示される技術の「一実施形態（one embodiment）（an embodiment）」といった言い回しは、その実施形態との関連で記載される特定の特徴、構造、または特質が、開示される技術の少なくとも１つの実施形態に含まれることを意味する。従って、「一実施形態では（in one embodiment）（in an embodiment）」といった言い回しが本明細書の随所で見られても、これら全てが必ずしも同じ実施形態のことを言及しているわけではない。
【０００９】
以下の記載および請求項において、「含む（include）」「備える（comprise）」という用語およびこれらの派生語が利用される場合があり、これらは互いに類似語として扱われることを意図している。加えて、以下の記載および請求項では、「連結される（coupled）」「接続される（connected）」という用語およびこれらの派生語が利用される場合がある。これらの用語は互いに類似語であることを意図していない。特定の実施形態では「接続される（connected）」は、２以上のエレメントが直接物理的または電気的接触状態にあることを意味している。一方で、「連結される（coupled）」は、２以上のエレメントが直接物理的または電気的接触状態にあることを意味している場合もあるが、直接接触はしていないが互いに協同する、あるいは相互作用する場合も含む場合がある。
【００１０】
図１は、一部の実施形態におけるクロック信号ロックプロセス中に供給される電圧を安定化する装置を示す。
【００１１】
２つのデュアルコアダイ１００を有するクアッドコアプロセッサを示す。多くの実施形態では、プロセッサ１００は、サイト０（１０２）とサイト１（１０４）という２つのサイトを含む。これらサイト両方が共通の電圧プレーン１０６に連結されている。サイト０（１０２）は、コア０（１０８）とコア１（１１０）という２つのプロセッサコアを含む。サイト１（１０４）も、コア０（１１２）およびコア１（１１４）という２つのプロセッサコアを含む。各コアは、命令を実行するロジックを含む。従って、組み合わせると、２つのサイトは全部で４つのコアを有しているので、プロセッサは２つのデュアルコアダイを有するクアッドコアプロセッサである。各サイトは、位相ロックループ（ＰＬＬ）クロック信号生成回路を含む（サイト０（１０２）に対してＰＬＬ１１６、およびサイト１（１０４）に対してＰＬＬ１１８）。各ＰＬＬは、各サイトに位置しているコアが参照クロックとして利用することができるクロック信号を生成する機能を有する。加えて、各ＰＬＬはリロックプロセスによってクロック信号の周波数を変化させることができる。示されていない他の実施形態では、別の形態のクロック信号生成ロジックが、プロセッサ１００内のコアに供給されるクロック信号を生成する。
【００１２】
多くの実施形態では、電力管理リンク（ＰＭリンク）１２０は、サイト０とサイト１とを通信可能に連結させる。具体的にはＰＭリンク１２０およびその各サイトとの間のインタフェースが、多くの異なるリンク（インターコネクト、バス）の形態のうちの１つを含むことができる。一般的に、ＰＭリンク１２０は、データをサイト０（１０２）とサイト１（１０４）との間でやりとりさせることができる。多くの実施形態では、電圧プレーン１０６に供給する電圧レベルの制御に関してマスタサイトとスレーブサイトとが存在する。多くの実施形態では、サイト０（１０２）は、電圧プレーン１０６に供給する電圧レベルを制御することができる。電圧制御プロセスは電圧補正（voltage correction）と称することもある。
【００１３】
多くの実施形態では、サイト０（１０２）内のロジックは、電圧識別（ＶＩＤ）値１２４を、プロセッサ外の電圧調節器１２６に送る。電圧調節器１２６は、ＶＩＤ値を解釈して、その情報に基づいて、プロセッサ１００に供給する電圧１２８を調節する。従ってサイト０（１０２）およびサイト１（１０４）が共通電圧プレーン１０６から同じ電圧を供給される多くの実施形態では、サイト０（１０２）内のロジックが、サイト０（１０２）およびサイト１（１０４）の両方に供給される電圧を統括する。多くの他の実施形態では、サイト０（１０２）内のロジックが、ＶＩＤ１２４以外の情報を電圧調節器１２６に送り、供給電圧のレベルを修正する。電圧調節器１２６に送る情報は、電圧プレーン１０６に供給する新たな電圧を電圧調節器１２６に通知することができさえすれば、いかなる形態のものであってもよい。
【００１４】
サイト１（１０４）は、任意の時点で、サイト０（１０２）と異なる電圧要件を有することができる。従って多くの実施形態では、サイト１（１０４）は、自身が必要とする電圧をＰＭリンク１２０を通じてサイト０（１０２）に通信し、サイト０（１０２）が電圧調節器１２６に対して少なくともその分の電圧を要求することができるようにする。
【００１５】
多くの実施形態では、プロセッサ１００内の電力保存ロジック（例えばEnhanced Intel （登録商標）SpeedStep（登録商標）Technologyその他のプロセッサ電力管理技術）によって、プロセッサ１００を有する各サイトは、コアがスリープモード、低周波数モード、高周波数モード、その他の別の周波数変更モード間を切り替えている場合に、アクティブにこれらのコアの周波数を修正できる。これら実施形態では、任意の時点において、プロセッサ電力管理ロジックは、ＰＬＬ１１６およびＰＬＬ１１８がコアに供給するクロック信号の周波数を修正する必要がある場合がある。ＰＬＬ周波数ロックプロセスは、即座に行われる性質のものではなく、有限の時間窓を必要とする。ＰＬＬロック（またはリロック）プロセスでＰＬＬ周波数の修正を促すにはフィードバックループ回路が必要である。各ＰＬＬ用のフィードバックループ回路は、コア電圧変化に影響を受け、これによりロック（リロック）時間が長くなる。ＰＬＬ周波数ロック時間窓中は、ＰＬＬフィードバック回路が位置しているサイトに供給する電圧が安定に維持されると非常に好適である。ＰＬＬ周波数ロックプロセスは、ＰＬＬフィードバックループ回路に供給される電圧が変化すると、潜在的に成功しない、あるいは長時間かかる。従ってサイト０（１０２）およびサイト１（１０４）両方のＰＬＬは、自身に供給される電圧が変化しないことが確かな時間窓を与えられると好適である。
【００１６】
従って多くの実施形態では、電圧安定化（ＶＳｔａｂｌｅ）信号１２２のラインは、サイト１（１０４）からサイト０（１０２）へ供給される。ラインは、単一のバイナリ信号をスレーブサイト（サイト１（１０４））からマスタサイト（サイト０（１０２））に送る、シングルワイヤ、インタフェースピン、シリアルバス、その他の任意の種類の物理的通信インタフェースであってよい。一般的には、通常処理中に、ＶＳｔａｂｌｅ信号は低くてよい（例えばオフ、アイドル等）。任意の時点において、サイト１（１０４）がコア０（１１２）およびコア１（１１４）に対して異なる周波数の供給をすべくＰＬＬ１１８をリロックすることを所望することもある。この時点で、サイト１（１０４）内のロジックは、ＶＳｔａｂｌｅ信号をアサートしてよい。多くの実施形態では、ＶＳｔａｂｌｅ信号１２２は、サイト０（１０２）に対して、これ以上の電圧補正を停止するよう通知して、供給された電圧を時間窓における標準の最大供給電圧に戻す。多くの他の実施形態では、ＶＳｔａｂｌｅ信号１２２も、サイト０（１０２）に対して、この時間窓において電圧プレーンに供給される電圧のこれ以上の非同期変更を停止するよう通知する。
【００１７】
ここで、電圧安定化期間と称することもできる、電圧調節器１２６が最大の供給レベルで電圧プレーン１０６への供給電圧を安定化させるのに必要な最大期間が存在する。電圧安定化期間は、プロセッサごと、電圧調節器ごと、および実装形態ごとに異なる場合がある。あるプロセッサに限っていうと、最大電圧安定化期間は、電圧調節器への供給電圧が最低許容供給電圧から、補正されない最大供給電圧へと急上昇するのに必要となる時間のことである。
【００１８】
加えて、Ｖｓｔａｂｌｅ１２２の遷移時間およびＶＩＤ１２４の遷移時間およびロジック内の潜在的な他の有限の遅延等のエレメントの電圧を安定化する最大期間に追加される追加時間があってもよい。最大電圧安定化期間に等しい期間が決定されると、サイト１（１０４）内のロジックは、ＶＳｔａｂｌｅ信号１２２のアサートの後、その期間が経つと電圧プレーン１０６に供給される電圧が安定する時間窓が続くと確信することができる。この窓時間内には、ＰＬＬ１１８は、電圧変化に妨害されることなくＰＬＬリロックが起こることを確信することができる。
【００１９】
多くの実施形態では、ＰＬＬ１１８がリロックプロセスを完了すると、サイト１（１０４）内のロジックは、ＶＳｔａｂｌｅ信号１２２をデアサートしてよい。デアサートにより、マスタサイト０（１０２）は、新たなＶＩＤ１２４（またはその他の電圧情報）を電圧調節器１２６に送り、電圧プレーンに供給される電圧レベルを再度動的に修正可能になったことを通知される。
【００２０】
多くの実施形態では、サイト１（１０４）のＶＳｔａｂｌｅアサートロジックと同じまたは類似したロジックがさらにサイト０（１０２）に存在する。サイト０（１０２）のＰＬＬリロックロジックも、ＰＬＬ１１６のリロックのために安定した電圧を必要とする。このような次第で、サイト０（１０２）内のロジックは、ＶＳｔａｂｌｅ信号を内部でアサートして（図１には不図示）、ＰＬＬ１１６について安定化した電圧窓を保証することができる。
【００２１】
図２は、一部の実施形態におけるプロセッサへの電圧安定化信号および供給電圧のタイミング図である。
【００２２】
図のＸ軸は時間を表し、従って、供給電圧レベル２００は、供給電圧が一定のレベルを維持している期間、および、供給電圧が変化する（前の電圧レベルより増減する）期間を表している。図の初めの初期時点の間に、ＶＳｔａｂｌｅ信号２０２がデアサートされる（「０」）。
【００２３】
ある時点（時点２０４）では、ＶＳｔａｂｌｅ信号２０２をアサートする。信号をアサートする時点で、電圧安定化遷移期間２０６が開始される。図に示すように、この期間の開始時には、供給される電圧レベル２００が低い（標準的な最大の供給電圧レベルより低いレベルである）。電圧安定化遷移期間２０６に、供給電圧は任意の低い電圧レベルから標準的な最大電圧供給レベル（時点２０８）から急上昇して、新たなレベルで安定化する。電圧が標準的な最大レベルで安定化するのと同時、またはそれに後続する時点（例えば時点２１０）で、電圧安定化遷移期間２０６がその終了点に達する。この時点では、元々ＶＳｔａｂｌｅ信号２０２をアサートしたロジックが、安定化した電圧時間窓２１２への到達を実現する。従って、ＶＳｔａｂｌｅ信号２０２をアサートするロジックは、供給電圧が変化しない一定の時間窓を保証される。一般的に、時間窓は不定長を有し、これにより、ＶＳｔａｂｌｅ信号２０２がデアサートされる時点まで電圧を安定して保つことができるようになる。安定化した電圧の窓２１２が開始されると（図２の時点２１０）、ＰＬＬをリロックするロジックは、一定の周波数でリロックプロセスを開始することができる。ＰＬＬがリロックする際にかかる時間の長さは実装に応じて変わる。ＶＳｔａｂｌｅ信号２０２は、ＰＬＬリロックプロシージャが完了するまでアサートされ続ける。従って、リロックロジックの速度、ＰＬＬ内のコンポーネントおよびその他のシステムに依存する決定変数に応じて、安定化した電圧窓はコンピュータシステム間で変化しうる。
【００２４】
多くの実施形態では、ＰＬＬがひとたびリロックに成功すると、ＶＳｔａｂｌｅ信号アサートロジックはＶＳｔａｂｌｅ信号２０２をデアサートすることができる。例えばデアサートは図では時点２１４にキャプチャされる。信号のデアサートによって、電圧変更（補正）ロジックに、今後任意の時点に電圧を修正することができる旨を通知する。
【００２５】
図３は、一部の実施形態におけるクロック信号周波数ロックプロセス中に供給される電圧を安定化させる装置を示す。
【００２６】
２つの４コアダイ１００を有する８コアプロセッサを示す。多くの実施形態では、プロセッサ２００は、サイト０（３０２）とサイト１（３０４）という２つのサイトを含む。これらサイト両方が共通の電圧プレーン３０６に連結されている。サイト０（３０２）は、コア０（３０８）、コア１（３１０）、コア２（３１２）、コア３（３１４）という４つのプロセッサコアを含む。サイト１（３０４）も、コア４（３１６）、コア５（３１８）、コア６（３２０）、およびコア７（３２２）という４つのプロセッサコアを含む。各コアは、命令を実行するロジックを含む。従って、組み合わせると、２つのサイトは全部で８つのコアを有しているので、プロセッサは２つの４コアダイを有する８コアプロセッサである。各サイトがＰＬＬフィードバックループ回路を含み（サイト０（３０２）に対してＰＬＬ３２４、およびサイト１（３０４）に対してＰＬＬ３２６）、クロック信号の生成を助ける。各ＰＬＬは、各サイトに位置しているコアが参照クロックとして利用することができるクロック信号を生成する機能を有する。加えて、各ＰＬＬはリロックプロセスによってクロック信号の周波数を変化させることができる。
【００２７】
多くの実施形態では、電力管理リンク（ＰＭリンク）３２８はサイト０とサイト１とを通信可能に連結する。ＰＭリンク３２８およびその各サイトとの間のインタフェースの具体例については図１を参照して上述してきたとおりである。多くの実施形態では、電圧プレーン３０６に供給する電圧レベルの制御に関してマスタサイトとスレーブサイトとが存在する。多くの実施形態では、サイト０（３０２）内のロジックが、電圧プレーン３０６に供給する電圧レベルを制御することができる。電圧制御プロセスは電圧補正と称することもある。
【００２８】
多くの実施形態では、サイト０（３０２）内のロジックは、電圧識別（ＶＩＤ）値３３２を、プロセッサ外の電圧調節器３３４に送る。電圧調節器３３４は、ＶＩＤ値を解釈して、その情報に基づいて、プロセッサ３００に供給する電圧３３６を調節する。ＶＳｔａｂｌｅ信号アサートロジックについては図１を参照して上述したとおりである。
【００２９】
図４は、一部の実施形態におけるクロック信号周波数ロックプロセス中に供給される電圧を安定化させるコンピュータシステムを示す。
【００３０】
コンピュータシステムは、マルチコアプロセッサ（ＭＣＰ）４００を含む。ＭＣＰ４００は、サイト０（４０２）とサイト１（４０４）という２つのサイトを含む。図４に示す実施形態では、各サイトが単一のプロセッサコアを含む（サイト０（４０２）にコア０（４０６）が含まれ、サイト１（４０４）にコア１（４０８）が含まれる）。図示されていない他の実施形態では、１サイトあたりのコア数が２以上であってよい。例えば、他の実施形態では、１サイトあたりに２つまたは４つのコア、またはそれ以上の数のコアがあってよい。
【００３１】
サイト０（４０２）は、マスタサイトも称されるが、電圧情報４１０を電圧調節器４１２に送ることにより、プロセッサへの供給電圧を制御する。電圧調節器４１２は、電源４１４から受電して、特にプロセッサ（４１６）に供給される電圧を調節する。サイト０（４０２）内のロジックは、任意の時点に電圧調節器４１２に新たな電圧情報４１０を送ることによって供給電圧４１６を継続的に修正することができる。
【００３２】
多くの実施形態では、サイト１（４０４）とサイト０（４０２）とを連結するラインは、ＶＳｔａｂｌｅ信号４１８を伝送することができる。サイト１（４０４）内のロジックが信号をアサートすると、サイト０（４０２）は、プロセッサ４１６に供給される電圧の修正を停止する。言い換えると、サイト０（４０２）内のロジックがＶＳｔａｂｌｅ信号４１８がアサートされた旨を通知した後、ロジックは、電圧調節器４１２に対する修正後の電圧情報４１０の送信を停止する。これにより、時間窓において安定した電圧が生成される。多くの実施形態では、この時間窓は、ＶＳｔａｂｌｅ信号４１８がデアサートされるまで続けられうる。一部の実施形態では、ＶＳｔａｂｌｅ信号がサイト０（４０２）に到着すると、サイト０（４０２）内のロジックがタイマーを開始して、ＶＳｔａｂｌｅ信号が、タイマーが切れる時間までにデアサートされない場合には、電圧修正が再開されてよい。
【００３３】
図５のシステムも、システムメモリ４２２へのアクセスを制御するメモリコントローラ４２０を含んでよい。システムメモリ４２２は、１以上の種類のＤＲＡＭ（ＤＤＲ同期ＤＲＡＭ等）、および／または、１以上の種類の不揮発性メモリ（ＮＶＭ）（フラッシュベースのメモリ等）を含んでよい。
【００３４】
加えて、システムはさらに、Ｉ／Ｏ（入出力）コンプレックス４２４を含んでよい。Ｉ／Ｏコンプレックスは１以上の集積Ｉ／Ｏホストコントローラを有して、ＭＣＰ４００と１以上の周辺デバイス（例えば、ハードディスク等の大容量記憶デバイス４２６、ＮＶＭ記憶デバイス４２８、および、コンピュータシステムとネットワーク４３２との間のアクセスを提供するネットワークポート４３０）との間の通信を制御することができる。Ｉ／Ｏホストコントローラは、１以上の異なるＩ／Ｏインタフェースを利用することができる（例えば、ＵＳＢインタフェース、ＰＣＩエクスプレス（登録商標）インタフェース、ＩＥＥＥ１３９４「ファイヤワイヤ」インタフェース、または１以上の他のＩ／Ｏインタフェース）。
【００３５】
図示されていない多くの実施形態では、グラフィック処理ユニット（ＧＰＵ）がＭＣＰ４００に連結したり、ＭＣＰ４００内に集積したりすることで、表示デバイス（例えばフラットパネルモニタ）に情報を提供して、ユーザが情報を視聴することができるようにすることができる。
【００３６】
図５は、クロック信号周波数ロックイベント中に供給される電圧を安定化させるプロセスの一実施形態のフロー図である。
【００３７】
プロセスは、ハードウェア（汎用コンピュータシステム内の物理コンポーネント）により、ソフトウェア（コンピュータシステムのメモリ内に格納されているプログラム命令）により、または両方の組み合わせにより実行されてよい。図５は、ＭＣＰのスレーブサイトおよびＭＣＰのマスタサイトの両方で実行されるプロセスステップを示している。これらのサイトは、図５の中央で破線によって区分を分けられている。従ってプロセスロジックは両方のサイトに存在している。加えて、プロセスロジックの結果がＶＳｔａｂｌｅ信号のアサートおよびデアサートであることは、図１−４を参照して上述したとおりである。
【００３８】
図５を参照すると、スレーブサイトのプロセスは、ＶＳｔａｂｌｅ信号をアサートするスレーブサイト内のプロセスロジックで開始される（プロセスブロック５００）。多くの実施形態では、スレーブサイトのプロセスロジックは、電圧安定化遷移期間（図２を参照して上述）をカウントダウンするタイマーを開始することができる。スレーブサイトのプロセスロジックは、電圧安定化遷移期間が過ぎ、安定化した電圧窓に達したかの判断をすることができる（プロセスブロック５０２）。
【００３９】
安定化した電圧窓に達さない場合には、プロセスロジックはブロック５０２に戻る。安定化した電圧窓に達した場合には、プロセスロジックは、クロック信号周波数ロックプロセスを開始する（プロセスブロック５０４）。次に、スレーブサイト内のプロセスロジックは、クロック信号周波数がロックされているかをチェックする（プロセスブロック５０６）。ロックされていない場合には、プロセスロジックはブロック５０６に戻る。周波数がロックされている場合には、スレーブサイト内のプロセスロジックは、ＶＳｔａｂｌｅ信号をデアサートして（プロセスブロック５０８）、スレーブサイト内のプロセスが終了する。
【００４０】
マスタサイトに戻り、同じプロセスが行われる。具体的には、マスタサイトについてのプロセスは、マスタサイトのプロセスロジックがＶＳｔａｂｌｅ信号をアサートすることで開始される（プロセスブロック５１０）。多くの実施形態では、マスタサイトのプロセスロジックは、電圧安定化遷移期間（図２を参照して上述）をカウントダウンするタイマーを開始することができる。マスタサイトのプロセスロジックは、電圧安定化遷移期間が過ぎ、安定化した電圧窓に達したかの判断をすることができる（プロセスブロック５１２）。
【００４１】
安定化した電圧窓に達していない場合には、プロセスロジックはブロック５１２に戻る。安定化した電圧窓に達した場合には、プロセスロジックは、クロック信号周波数ロックプロセスを開始する（プロセスブロック５１４）。次に、マスタサイト内のプロセスロジックは、クロック信号周波数がロックされているかをチェックする（プロセスブロック５１６）。ロックされていない場合には、プロセスロジックはブロック５１６に戻る。周波数がロックされている場合には、マスタサイト内のプロセスロジックは、ＶＳｔａｂｌｅ信号をデアサートして（プロセスブロック５１８）、マスタサイト内のプロセスが終了する。
【００４２】
スレーブサイトおよびマスタサイトの両方からの破線は、ＶＳｔａｂｌｅ信号をアサートおよびデアサートするプロセスブロックを示す。具体的には、スレーブサイトのアサートは、ブロック５００で開始され、ライン５２０からＯＲゲート５２４へとアサートされ、これは、マスタサイト内の実際のＶＳｔａｂｌｅ信号５２６をアサートする。あるいは、マスタサイトアサートが、ブロック５１０で開始され、ライン５２２からＯＲゲート５２４へとアサートされて、これは、マスタサイト内の実際のＶＳｔａｂｌｅ信号５２６をアサートする。
【００４３】
このように、クロック信号周波数ロックプロセス中に供給電圧を安定化させるプロセッサ、システム、および方法の実施形態が開示された。具体的な実施形態に関して実施形態を記載してきた。この開示の恩恵を享受する当業者にとっては、記載されている実施形態の広義の精神および範囲を逸脱せずにこれらの実施形態に対する多くの変形例および変更例が明らかである。従って明細書および図面は、限定的ではなく例示的にとらえられるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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