(57)【特許請求の範囲】
【請求項１】
第１の容量素子を介して第１の入力信号を受ける第１の入力端子と、第２の容量素子を介して第２の入力信号を受ける第２の入力端子と、前記第１又は第２の入力信号のいずれかを出力する出力端子と、を備えたマルチプレクサにおいて、
前記第１の入力端子に接続されたソースと、前記出力端子に接続されたドレインと、制御信号が入力されるゲートと、をそれぞれ含む第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタを有する第１のＣＭＯＳスイッチと、
前記第２の入力端子に接続されたソースと、前記出力端子に接続されたドレインと、前記制御信号が入力されるゲートと、をそれぞれ含む第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを有する第２のＣＭＯＳスイッチと、
前記第１及び第２のＣＭＯＳスイッチのうちの何れか一方を導通させるための前記制御信号を生成する制御回路と、
前記第１のＣＭＯＳスイッチを導通させる場合には、前記第１の入力信号に同期して第１の直流電圧値で前記第１の入力信号をクランプし、前記第２のＣＭＯＳスイッチを導通させる場合には、前記第２の入力信号に同期して前記第１の直流電圧値で前記第２の入力信号をクランプする第１のクランプ回路と、
前記第１のＣＭＯＳスイッチを導通させる場合には、前記第２の入力信号を検出し、検出された第２の入力信号を第２の直流電圧値に近づけるようクランプし、前記第２のＣＭＯＳスイッチを導通させる場合には、前記第１の入力信号を検出し、検出された第１の入力信号を前記第２の直流電圧値に近づけるようクランプする第２のクランプ回路と、
を備え、
前記第２のクランプ回路は、前記第１のＣＭＯＳスイッチを導通させる場合には、前記第２の入力信号を検出し、これによって検出された第２の入力信号が、第２の直流電圧値に比べて大きいときには減少させ、前記第２の直流電圧値に比べて小さいときには増大させ、ることにより前記第２の入力信号をクランプし、前記第２のＣＭＯＳスイッチを導通させる場合には、前記第１の入力信号を検出し、これによって検出された第１の入力信号が、前記第２の直流電圧値に比べて大きいときには減少させ、前記第２の直流電圧値に比べて小さいときには増大させ、ることにより前記第１の入力信号をクランプする、
マルチプレクサ。
【請求項２】
前記第２のクランプ回路は、
前記第１のＣＭＯＳスイッチの入力側に接続された一端を有する第１のスイッチ素子と、
前記第２のＣＭＯＳスイッチの入力側に接続された一端を有する第２のスイッチ素子と、
前記第１及び第２のスイッチ素子の他端に接続されたドレインと、高電位側の電源に接続されたソースとを有するクランプ用ＰＭＯＳトランジスタと、
前記クランプ用ＰＭＯＳトランジスタのドレインと低電位側の電源との間に接続された電流源と、
前記第２の直流電圧値が入力されるマイナス入力端子と、前記クランプ用ＰＭＯＳトランジスタのドレインに接続されたプラス入力端子と、前記クランプ用ＰＭＯＳトランジスタのゲートに接続された出力端子とを有する誤差増幅器と、
を備え、
前記第１のＣＭＯＳスイッチを導通させる場合には、前記第２のスイッチ素子をオン状態とし、
前記第２のＣＭＯＳスイッチを導通させる場合には、前記第１のスイッチ素子をオン状態とする、
請求項１に記載のマルチプレクサ。
【請求項３】
前記第２のクランプ回路は、
前記第１のＣＭＯＳスイッチの入力側に接続された一端を有する第１のスイッチ素子と、
前記第２のＣＭＯＳスイッチの入力側に接続された一端を有する第２のスイッチ素子と、
前記第１及び第２のスイッチ素子の他端に接続されたゲートと、低電位側の電源に接続されたソースとを有するクランプ用ＮＭＯＳトランジスタと、
前記クランプ用ＮＭＯＳトランジスタのドレインと高電位側の電源との間に接続された抵抗素子と、
前記クランプ用ＮＭＯＳトランジスタのドレインに接続された入力端子を有する増幅器と、
前記増幅器の出力端子に接続されたゲートと、前記高電位側の電源に接続されたソースと、前記クランプ用ＮＭＯＳトランジスタのゲートに接続されたドレインとを有するクランプ用ＰＭＯＳトランジスタと、
前記クランプ用ＰＭＯＳトランジスタのドレインと前記低電位側の電源との間に接続された電流源と、
を備え、
前記第１のＣＭＯＳスイッチを導通させる場合には、前記第２のスイッチ素子をオン状態とし、
前記第２のＣＭＯＳスイッチを導通させる場合には、前記第１のスイッチ素子をオン状態とする、
請求項１に記載のマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号を選択的に出力するマルチプレクサに関するものである。
【背景技術】
【０００２】
特許文献１には、複数のＣＭＯＳスイッチを用いたマルチプレクサが開示されている。このＣＭＯＳスイッチは、並列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有している。また、このＣＭＯＳスイッチは、入力端子にこれらのトランジスタのソースが接続され、出力端子にこれらのトランジスタのドレインが接続されている。
【０００３】
このＣＭＯＳスイッチをオン状態とするためには、ＮＭＯＳトランジスタのゲートに対してソースに入力される入力信号の電圧よりも高い高電位側の電源電圧Ｖｄｄを入力し、ＰＭＯＳトランジスタのゲートに対してソースに入力される入力信号の電圧よりも低い低電位側の電源電圧Ｖｓｓを入力しなければならない。
【０００４】
一方、ＣＭＯＳスイッチをオフ状態とするためには、ＮＭＯＳトランジスタのゲートに対してソースに入力される入力信号の電圧よりも低い低電位側の電源電圧Ｖｓｓを入力し、ＰＭＯＳトランジスタのゲートに対してソースに入力される入力信号の電圧よりも高い高電位側の電源電圧Ｖｄｄを入力しなければならない。
【特許文献１】特開２００５−３０３３４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年の低消費電力化に起因する低電源電圧化に伴い、マルチプレクサの電源電圧より前段回路の電源電圧が高くなることがある。これにより、マルチプレクサの入力信号の電圧が、マルチプレクサの高電位側の電源電圧Ｖｄｄより高くなることがある。場合によっては、マルチプレクサの入力信号の電圧が電源電圧ＶｄｄよりもＰＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ以上高くなることがある。その結果、本来オフ状態とさせたいＰＭＯＳトランジスタがオン状態となり、ＰＭＯＳトランジスタにリーク電流が流れてしまう。
【０００６】
また、マルチプレクサの入力信号の電圧が、マルチプレクサの低電位側の電源電圧Ｖｓｓより低くなることがある。場合によっては、マルチプレクサの入力信号の電圧が電源電圧ＶｓｓよりもＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ以上低くなることがある。その結果、本来オフ状態とさせたいＮＭＯＳトランジスタがオン状態となり、ＮＭＯＳトランジスタにリーク電流が流れてしまう。
【０００７】
これにより、マルチプレクサにおいて、選択されていないＣＭＯＳスイッチにリーク電流が流れてしまうことがあった。また、このリーク電流はその状態が不安定なものであるため、出力信号波形が歪んでしまうという問題があった。近年の微細なプロセスやスイッチのアナログ特性を向上するために用いられるＭＯＳトランジスタでは、しきい値電圧Ｖｔｈｎ，Ｖｔｈｐが小さいため、上記した問題が顕著になる傾向がある。
【０００８】
ＭＯＳトランジスタでは、ゲート−ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈｎ以上又はＶｔｈｐ以下のオフ状態にあっても、ゲート−ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈｎ，Ｖｔｈｐに近い状態では、リーク電流が発生することがある。これは、微細なプロセスのＭＯＳトランジスタで顕著であり、マルチプレクサの特性に更に影響を与えてしまう。
【０００９】
この問題点を解決するために、容量素子を用いて入力信号からＤＣ成分を除いた後に、入力信号をクランプする手法が考案されている。
【００１０】
例えば、この手法を用いるマルチプレクサとして、映像信号処理装置に用いられるマルチプレクサがある。このマルチプレクサでは、入力信号であるビデオ信号に同期して、ビデオ信号に周期的に存在する一定の基準レベルの期間のみに、所定の直流電圧値を用いてビデオ信号をクランプする、という手法を用いている。
【００１１】
しかしながら、上述のような手法のマルチプレクサでは、出力される入力信号、すなわち、選択されたビデオ信号のみクランプすることを前提としている。
【００１２】
ここで、選択されていないビデオ信号をクランプしないとすると、非選択側のＣＭＯＳスイッチにおけるＭＯＳトランジスタのソースの電位が不安定となり、非選択側のＣＭＯＳスイッチが、オン状態となる。その結果、非選択側のＣＭＯＳスイッチにリーク電流が流れてしまい、出力信号波形が歪んでしまうという問題が発生する。
【００１３】
この問題点を解決するためには、選択されていないビデオ信号もクランプすることも考えられる。しかしながら、ビデオ信号へのクランプは、ビデオ信号に同期する同期信号（例えば水平同期信号）に同期して制御する必要があるため、クランプ回路には回路規模が大きいＰＬＬ回路を必要とする。そのために、選択されていないビデオ信号もクランプするために、ビデオ信号ごと（言い換えるとビデオ信号が入力される入力端子ごと）にクランプ回路を備えると、回路が大型になってしまう。
【００１４】
そこで、本発明は、出力信号波形の歪みを低減することが可能なマルチプレクサを提供することを目的とし、更には、大型化を抑制したマルチプレクサを提供することを目的としている。
【課題を解決するための手段】
【００１５】
本発明のマルチプレクサは、第１の容量素子を介して第１の入力信号を受ける第１の入力端子と、第２の容量素子を介して第２の入力信号を受ける第２の入力端子と、前記第１又は第２の入力信号のいずれかを出力する出力端子と、を備えたマルチプレクサにおいて、前記第１の入力端子に接続されたソースと、前記出力端子に接続されたドレインと、制御信号が入力されるゲートと、をそれぞれ含む第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタを有する第１のＣＭＯＳスイッチと、前記第２の入力端子に接続されたソースと、前記出力端子に接続されたドレインと、前記制御信号が入力されるゲートと、をそれぞれ含む第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを有する第２のＣＭＯＳスイッチと、前記第１及び第２のＣＭＯＳスイッチのうちの何れか一方を導通させるための前記制御信号を生成する制御回路と、前記第１のＣＭＯＳスイッチを導通させる場合には、前記第１の入力信号に同期して第１の直流電圧値で前記第１の入力信号をクランプし、前記第２のＣＭＯＳスイッチを導通させる場合には、前記第２の入力信号に同期して第１の直流電圧値で前記第２の入力信号をクランプする第１のクランプ回路と、前記第１のＣＭＯＳスイッチを導通させる場合には、前記第２の入力信号を検出しつつ検出された第２の入力信号を第２の直流電圧値に近づけるようクランプし、前記第２のＣＭＯＳスイッチを導通させる場合には、前記第１の入力信号を検出しつつ検出された第１の入力信号を前記第２の直流電圧値に近づけるようクランプする第２のクランプ回路と、を備える。
【００１６】
このマルチプレクサによれば、第２のクランプ回路が、導通されないＣＭＯＳスイッチ、すなわち非選択側のＣＭＯＳスイッチの入力信号を第２の直流電圧値に近づけるようクランプする。これにより、ＣＭＯＳスイッチから非選択側の入力信号の電圧値が変動していても、その入力信号が第２の直流電圧レベルに近づけられるため、非選択側のＣＭＯＳスイッチの出力側の電位の不安定化を抑止することができ、しいては、出力信号波形の歪みを容易に低減することができる。
【００１７】
また、上記した第２のクランプ回路は、第１のＣＭＯＳスイッチを導通させる場合には、第２の入力信号を検出し、これによって検出された第２の入力信号が、第２の直流電圧値に比べて大きいときには減少させ、第２の直流電圧値に比べて小さいときには増大させ、ることにより第２の入力信号をクランプし、第２のＣＭＯＳスイッチを導通させる場合には、第１の入力信号を検出し、これによって検出された第１の入力信号が、第２の直流電圧値に比べて大きいときには減少させ、第２の直流電圧値に比べて小さいときには増大させ、ることにより前記第１の入力信号をクランプする。
【００１８】
このマルチプレクサによれば、第２のクランプ回路が、導通されないＣＭＯＳスイッチ、すなわち非選択側のＣＭＯＳスイッチの入力信号を検出し、検出した入力信号が第２の直流電圧値に比べて大きいときは減少させ小さいときは増大させる。第２のクランプ回路は、例えばオペアンプなどの単純な誤差増幅器などで実現してもよく、入力信号との同期をとるためのＰＬＬ回路といった規模の大きな回路を必要としない。したがって、マルチプレクサの大型化を防止することができる。また、第２の直流電圧値は、入力信号の電圧がＮＭＯＳトランジスタのゲート電圧よりゲートしきい値電圧以上高くならないように、かつ、入力信号の電圧がＰＭＯＳトランジスタのゲート電圧よりゲートしきい値電圧以上低くならないように設定するのが望ましい。これにより、非選択側のＣＭＯＳスイッチがオン状態となることがなく、非選択側のＣＭＯＳスイッチにリーク電流が流れることがない。したがって、非選択側の入力信号に起因する出力信号波形の歪みを更に容易に低減することができる。
【００１９】
上記した第２のクランプ回路は、第１のＣＭＯＳスイッチの入力側に接続された一端を有する第１のスイッチ素子と、第２のＣＭＯＳスイッチの入力側に接続された一端を有する第２のスイッチ素子と、第１及び第２のスイッチ素子の他端に接続されたドレインと、高電位側の電源に接続されたソースとを有するクランプ用ＰＭＯＳトランジスタと、クランプ用ＰＭＯＳトランジスタのドレインと低電位側の電源との間に接続された電流源と、第２の直流電圧値が入力されるマイナス入力端子と、クランプ用ＰＭＯＳトランジスタのドレインに接続されたプラス入力端子と、クランプ用ＰＭＯＳトランジスタのゲートに接続された出力端子とを有する誤差増幅器とを備え、第１のＣＭＯＳスイッチを導通させる場合には、第２のスイッチ素子をオン状態とし、第２のＣＭＯＳスイッチを導通させる場合には、第１のスイッチ素子をオン状態とする。
【００２０】
この構成によれば、クランプ用ＰＭＯＳトランジスタと、電流源と、誤差増幅器とが帰還ループを形成するので、クランプ用ＰＭＯＳトランジスタのドレインの電圧、すなわち非選択側の入力信号が第２の直流電圧値に安定化される。
【００２１】
上記した第２のクランプ回路は、第１のＣＭＯＳスイッチの入力側に接続された一端を有する第１のスイッチ素子と、第２のＣＭＯＳスイッチの入力側に接続された一端を有する第２のスイッチ素子と、第１及び第２のスイッチ素子の他端に接続されたゲートと、低電位側の電源に接続されたソースとを有するクランプ用ＮＭＯＳトランジスタと、クランプ用ＮＭＯＳトランジスタのドレインと高電位側の電源との間に接続された抵抗素子と、クランプ用ＮＭＯＳトランジスタのドレインに接続された入力端子を有する増幅器と、増幅器の出力端子に接続されたゲートと、高電位側の電源に接続されたソースと、クランプ用ＮＭＯＳトランジスタのゲートに接続されたドレインとを有するクランプ用ＰＭＯＳトランジスタと、クランプ用ＰＭＯＳトランジスタのドレインと低電位側の電源との間に接続された電流源とを備え、第１のＣＭＯＳスイッチを導通させる場合には、第２のスイッチ素子をオン状態とし、第２のＣＭＯＳスイッチを導通させる場合には、第１のスイッチ素子をオン状態とする。
【００２２】
この構成によれば、クランプ用ＮＭＯＳトランジスタと、抵抗素子と、増幅器と、クランプ用ＰＭＯＳトランジスタと、電流源とが帰還ループを形成するので、クランプ用ＰＭＯＳトランジスタのドレインの電圧、すなわち非選択側の入力信号が、クランプ用ＮＭＯＳトランジスタのゲートしきい値電圧に安定化される。
【発明の効果】
【００２３】
本発明によれば、マルチプレクサの大型化を抑制しつつ、出力信号波形の歪みを低減することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
【００２５】
図１は、第１の実施形態に係るマルチプレクサを示す回路図である。また、図２は、図１に示すマルチプレクサの各部信号を示す図である。なお、図１には、マルチプレクサの一実施形態として、映像信号処理装置に用いられるマルチプレクサを示す。
【００２６】
このマルチプレクサ１は、第１の容量素子２１を介して、第１のビデオ信号Ｖｖｉｄｅｏ＜１＞からＤＣ成分を除いた第１の入力信号Ｖｉｎ＜１＞を第１の入力端子３１に受ける。また、マルチプレクサ１は、第２の容量素子２２を介して、第２のビデオ信号Ｖｖｉｄｅｏ＜２＞からＤＣ成分を除いた第２の入力信号Ｖｉｎ＜２＞を第２の入力端子３２に受ける。マルチプレクサ１は、これらの第１及び第２の入力信号Ｖｉｎ＜１＞，Ｖｉｎ＜２＞のうちの何れか一方を出力信号Ｖｏｕｔとして出力端子４へ選択出力する。
【００２７】
マルチプレクサ１は、第１のＣＭＯＳスイッチ１０１と、第２のＣＭＯＳスイッチ１０２と、制御回路２０と、第１のクランプ回路３０と、第２のクランプ回路４０とを備えている。以下、これらの構成の詳細について説明する。
【００２８】
第１のＣＭＯＳスイッチ１０１は、第１の入力端子３１と出力端子４との間に直列に接続されており、並列に接続された第１のＮＭＯＳトランジスタ１１１と第１のＰＭＯＳトランジスタ１２１とを有している。
【００２９】
第１のＮＭＯＳトランジスタ１１１は、ソースが第１の入力端子３１に接続されており、ドレインが出力端子４に接続されている。第１のＮＭＯＳトランジスタ１１１のゲートには、制御信号ＳＥＬ＜１＞が入力される。一方、第１のＰＭＯＳトランジスタ１２１は、ソースが第１の入力端子３１に接続されており、ドレインが出力端子４に接続されている。第１のＰＭＯＳトランジスタ１２１のゲートには、制御信号ＸＳＥＬ＜１＞が入力される。これら、第１のＮＭＯＳトランジスタ１１１と、第１のＰＭＯＳトランジスタ１２１と、は後述する制御信号により同じときに導通し、第１の入力信号Ｖｉｎ＜１＞を出力する。
【００３０】
同様に、第２のＣＭＯＳスイッチ１０２は、第２の入力端子３２と出力端子４との間に直列に接続されており、並列に接続された第２のＮＭＯＳトランジスタ１１２と第２のＰＭＯＳトランジスタ１２２とを有している。
【００３１】
第２のＮＭＯＳトランジスタ１１２は、ソースが第２の入力端子３２に接続されており、ドレインが出力端子４に接続されている。第２のＮＭＯＳトランジスタ１１２のゲートには、制御信号ＳＥＬ＜２＞が入力される。一方、第２のＰＭＯＳトランジスタ１２２は、ソースが第２の入力端子３２に接続されており、ドレインが出力端子４に接続されている。第２のＰＭＯＳトランジスタ１２２のゲートには、制御信号ＸＳＥＬ＜２＞が入力される。第１のＣＭＯＳスイッチ１０１と同様に、第２のＮＭＯＳトランジスタ１１２と、第２のＰＭＯＳトランジスタ１２２と、は後述する制御信号により同じときに導通し、第２の入力信号Ｖｉｎ＜２＞を出力する。
【００３２】
これらの制御信号ＳＥＬ＜１＞，ＸＳＥＬ＜１＞，ＳＥＬ＜２＞，ＸＳＥＬ＜２＞は、制御回路２０によって生成される。制御回路２０は、第１及び第２の入力信号Ｖｉｎ＜１＞，Ｖｉｎ＜２＞のうちの何れか一方を選択出力させるために、第１及び第２のＣＭＯＳスイッチ１０１，１０２のうちの何れか一方を導通させるように、制御信号ＳＥＬ＜１＞，ＸＳＥＬ＜１＞，ＳＥＬ＜２＞，ＸＳＥＬ＜２＞を生成する。
【００３３】
具体的には、制御回路２０は、第１の入力信号Ｖｉｎ＜１＞を選択出力させる場合には、高電位側の電源電圧Ｖｄｄを有する制御信号ＳＥＬ＜１＞，ＸＳＥＬ＜２＞を生成すると共に、低電位側の電源電圧Ｖｓｓを有する制御信号ＸＳＥＬ＜１＞，ＳＥＬ＜２＞を生成する。これによって、第１のＮＭＯＳトランジスタ１１１及び第１のＰＭＯＳトランジスタ１２１がオン状態となり、第１のＣＭＯＳスイッチ１０１が導通する。また、第２のＮＭＯＳトランジスタ１１２及び第２のＰＭＯＳトランジスタ１２２がオフ状態となり、第２のＣＭＯＳスイッチ１０２が非導通となる。
【００３４】
一方、第２の入力信号Ｖｉｎ＜２＞を選択出力させる場合には、制御回路２０は、高電位側の電源電圧Ｖｄｄを有する制御信号ＳＥＬ＜２＞，ＸＳＥＬ＜１＞を生成すると共に、低電位側の電源電圧Ｖｓｓを有する制御信号ＸＳＥＬ＜２＞，ＳＥＬ＜１＞を生成する。これによって、第２のＮＭＯＳトランジスタ１１２及び第２のＰＭＯＳトランジスタ１２２がオン状態となり、第２のＣＭＯＳスイッチ１０２が導通する。また、第１のＮＭＯＳトランジスタ１１１及び第１のＰＭＯＳトランジスタ１２１がオフ状態となり、第１のＣＭＯＳスイッチ１０１が非導通となる。
【００３５】
本実施形態におけるマルチプレクサ１は、前述したように、第１のクランプ回路３０と、第２のクランプ回路４０と、を備えている。
【００３６】
まず、第１のクランプ回路３０について説明する。第１のクランプ回路３０は、第１の入力信号Ｖｉｎ＜１＞を選択出力させる場合に、第１の入力信号Ｖｉｎ＜１＞に同期して、選択側の第１の入力信号Ｖｉｎ＜１＞を第１の直流電圧値Ｖｃｌｐ１によってクランプする。一方、第２の入力信号Ｖｉｎ＜２＞を選択出力させる場合には、第１のクランプ回路３０は、第２の入力信号Ｖｉｎ＜２＞に同期して、選択側の第２の入力信号Ｖｉｎ＜２＞をクランプする。
【００３７】
第１のクランプ回路３０は、スイッチ素子３１１，３１２と、クランプタイミング生成回路３２と、第１のクランプ信号生成回路３３と、スイッチ素子３４１，３４２と、を有している。
【００３８】
クランプタイミング生成回路３２は、スイッチ素子３１１を介して第１の同期信号ＳＹＮＣ＜１＞を受けると共に、スイッチ素子３１２を介して第２の同期信号ＳＹＮＣ＜２＞を受ける。第１及び第２の同期信号ＳＹＮＣ＜１＞，ＳＹＮＣ＜２＞は、それぞれ、第１及び第２のビデオ信号Ｖｖｉｄｅｏ＜１＞，Ｖｖｉｄｅｏ＜２＞に対応した同期信号である。スイッチ素子３１１，３１２は、それぞれ、制御信号ＳＥＬ＜１＞，ＳＥＬ＜２＞に応じてオン状態となる。
【００３９】
クランプタイミング生成回路３２は、第１の入力信号Ｖｉｎ＜１＞を選択出力させる場合には、第１の同期信号ＳＹＮＣ＜１＞から、第１のビデオ信号Ｖｖｉｄｅｏ＜１＞に同期したクランプタイミング信号ＣＬＰＴＩＭを生成し、第１のクランプ信号生成回路３３に供給する。
【００４０】
一方、第２の入力信号Ｖｉｎ＜２＞を選択出力させる場合には、クランプタイミング生成回路３２は、第２の同期信号ＳＹＮＣ＜２＞から、第２のビデオ信号Ｖｖｉｄｅｏ＜２＞に同期したクランプタイミング信号ＣＬＰＴＩＭを生成し、第１のクランプ信号生成回路３３に供給する。
【００４１】
図２（ａ）に示すように、ビデオ信号Ｖｖｉｄｅｏには、一定の基準レベルＶ１である期間が周期的に存在する。クランプタイミング生成回路３２は、図２（ｄ）に示すように、この期間に対応して、パルス状のクランプタイミング信号ＣＬＰＴＩＭを生成する。
【００４２】
第１のクランプ信号生成回路３３は、クランプタイミング生成回路３２からのクランプタイミング信号ＣＬＰＴＩＭに応じて、容量素子２１又は２２により直流成分が除去された第１又は第２の入力信号Ｖｉｎ＜１＞，Ｖｉｎ＜２＞を第１の直流電圧値Ｖｃｌｐ１でクランプする。具体的には、図２（ｃ）に示すように、第１のクランプ信号生成回路３３は、クランプタイミング信号ＣＬＰＴＩＭが入力されるタイミングで、第１又は第２の入力信号Ｖｉｎ＜１＞，Ｖｉｎ＜２＞を第１の直流電圧値Ｖｃｌｐ１でクランプする。
【００４３】
この第１の直流電圧値Ｖｃｌｐ１を調整することによって、ＡＣ結合後の入力信号の電圧を適切な範囲に設定することができ、選択されたＣＭＯＳスイッチにおけるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを適切にオン状態とすることができ、さらに、マルチプレクサ１の後段に設けられる回路が適切なレベルで出力信号（すなわち入力信号）を受けることができる。
【００４４】
第１のクランプ信号生成回路３３の出力端子は、スイッチ素子３４１を介して第１のＣＭＯＳスイッチ１０１の入力側に接続されると共に、スイッチ素子３４２を介して第２のＣＭＯＳスイッチ１０２の入力側に接続されている。スイッチ素子３４１，３４２は、それぞれ、制御信号ＳＥＬ＜１＞，ＳＥＬ＜２＞に応じてオン状態となる。よって、スイッチ素子３４１は、第１の入力信号Ｖｉｎ＜１＞を選択出力させる場合にオン状態となる。一方、スイッチ素子３４２は、第２の入力信号Ｖｉｎ＜２＞を選択出力させる場合にオン状態となる。
【００４５】
このようにして、図２（ｂ）に示すように、入力信号Ｖｉｎは、ビデオ信号Ｖｖｉｄｅｏにおける一定の基準レベルＶ１である期間、第１の直流電圧値Ｖｃｌｐ１にクランプされることとなる。
【００４６】
次に、第２のクランプ回路４０について説明する。第２のクランプ回路４０は、第１の入力信号Ｖｉｎ＜１＞を選択出力させる場合に、第２の直流電圧値Ｖｃｌｐ２によって非選択側の第２の入力信号Ｖｉｎ＜２＞をクランプする。また、第２のクランプ回路４０は、第２の入力信号Ｖｉｎ＜２＞を選択出力させる場合に、第２の直流電圧値Ｖｃｌｐ２によって非選択側の第１の入力信号Ｖｉｎ＜１＞をクランプする。すなわち、第２のクランプ回路４０は、第１のクランプ回路３０がクランプした逆側の入力信号をクランプする。この第２のクランプ回路４０は、第１及び第２のスイッチ素子４１１，４１２と、第２のクランプ信号生成回路４２とを有している。
【００４７】
第１のスイッチ素子４１１の一端は、第１のＣＭＯＳスイッチ１０１の入力側に接続されており、他端は、第２のクランプ信号生成回路４２に接続されている。第１のスイッチ素子４１１は、制御信号ＸＳＥＬ＜１＞に応じてオン状態となる。すなわち、第１のスイッチ素子４１１は、第２の入力信号Ｖｉｎ＜２＞を選択出力させる場合に、すなわち、第２のＣＭＯＳスイッチ１０２を導通させる場合にオン状態となる。
【００４８】
第２のスイッチ素子４１２の一端は、第２のＣＭＯＳスイッチ１０２の入力側に接続されており、他端は、第２のクランプ信号生成回路４２に接続されている。第２のスイッチ素子４１２は、制御信号ＸＳＥＬ＜２＞に応じてオン状態となる。すなわち、第２のスイッチ素子４１２は、第１の入力信号Ｖｉｎ＜１＞を選択出力させる場合に、すなわち、第１のＣＭＯＳスイッチ１０１を導通させる場合にオン状態となる。
【００４９】
第２のクランプ信号生成回路４２は、非選択側の入力信号を第２の直流電圧値Ｖｃｌｐ２でクランプする。
【００５０】
図３に、図１に示す第２のクランプ回路におけるクランプ信号生成回路の回路図を示す。図３に示すクランプ信号生成回路４２は、クランプ用ＰＭＯＳトランジスタ４３と、誤差増幅器４４と、電流源４５とを有している。
【００５１】
クランプ用ＰＭＯＳトランジスタ４３のドレインは、第１及び第２のスイッチ素子４１１，４１２の他端に接続されており、ソースは、高電位側の電源Ｖｄｄに接続されている。クランプ用ＰＭＯＳトランジスタ４３のゲートは、誤差増幅器４４の出力端子に接続されている。
【００５２】
誤差増幅器４４のマイナス入力端子には、第２の直流電圧値Ｖｃｌｐ２が入力され、プラス入力端子は、クランプ用ＰＭＯＳトランジスタ４３のドレインに接続されている。
【００５３】
クランプ用ＰＭＯＳトランジスタ４３のドレインと低電位側の電源Ｖｓｓとの間には、電流源４５が接続されている。
【００５４】
すなわち、第２のクランプ信号生成回路４２では、クランプ用ＰＭＯＳトランジスタ４３と、電流源４５と、誤差増幅器４４とが帰還ループを構成しており、クランプ用ＰＭＯＳトランジスタ４３のドレインの電圧を第２の直流電圧値Ｖｃｌｐ２に安定化させている。
【００５５】
次に、比較例のマルチプレクサ１Ｘと比較して、本実施形態のマルチプレクサ１の作用効果を説明する。
【００５６】
まず、比較例のマルチプレクサ１Ｘについて説明する。図４は、比較例のマルチプレクサを示す回路図である。図４に示すマルチプレクサ１Ｘは、マルチプレクサ１において第２のクランプ回路４０を備えていない構成で本発明の第１の実施形態と異なっている。マルチプレクサ１Ｘのその他の構成は、マルチプレクサ１と同一である。
【００５７】
例えば、第２の入力信号Ｖｉｎ＜２＞を選択出力する場合、選択される第２の入力信号Ｖｉｎ＜２＞は第１のクランプ回路３０によってクランプされるが、選択されない第１の入力信号Ｖｉｎ＜１＞はクランプされない。すると、第１のＣＭＯＳスイッチ１０１の入力端がハイインピーダンスとなり電位が不安定となる。
【００５８】
これにより、第１の入力信号Ｖｉｎ＜１＞の電圧が、第１のＰＭＯＳトランジスタ１２１のゲート電圧Ｖｄｄよりゲートしきい値電圧Ｖｔｈｐ以上高くなることがある。その結果、本来オフ状態とさせたい第１のＰＭＯＳトランジスタ１２１がオン状態となり、第１のＰＭＯＳトランジスタ１２１にリーク電流が流れてしまう。
【００５９】
また、第１の入力信号Ｖｉｎ＜１＞の電圧が、第１のＮＭＯＳトランジスタ１１１のゲート電圧Ｖｓｓよりゲートしきい値電圧Ｖｔｈｎ以上低くなることがある。その結果、オフ状態とさせたい第１のＮＭＯＳトランジスタ１１１がオン状態となり、第１のＮＭＯＳトランジスタ１１１にリーク電流が流れてしまう。
【００６０】
その結果、選択されていない第２のＣＭＯＳスイッチ１０１にリーク電流が流れ、非選択側の第１の入力信号Ｖｉｎ＜１＞に起因して、出力信号波形が歪んでしまうことがある。
【００６１】
図５に、歪んだ出力信号波形の一例を示す。マルチプレクサ１Ｘに、第１及び第２の容量素子２１，２２を介して、図５（ａ）及び図５（ｂ）に示すような第１及び第２のビデオ信号Ｖｖｉｄｅｏ＜１＞，Ｖｖｉｄｅｏ＜２＞が入力されると、第１の入力信号Ｖｉｎ＜１＞はクランプされず、ＤＣレベルが不安定となり、例えば、図５（ｃ）に示すように、第１のＰＭＯＳトランジスタ１２１のゲート電圧Ｖｄｄよりゲートしきい値電圧Ｖｔｈｐ以上高くなってしまうことがある。その結果、第１のＰＭＯＳトランジスタ１２１がオン状態となってしまい、第１のＣＭＯＳスイッチ１０１にリーク電流が流れてしまう。その結果、図５（ｄ）に示すように、本来図５（ａ）に示す第２のビデオ信号Ｖｖｉｄｅｏ＜２＞からＤＣ成分を除いた後にクランプした出力信号波形であるところ、第１の入力信号Ｖｉｎ＜１＞に起因して出力信号Ｖｏｕｔの波形が歪んでしまう。
【００６２】
この問題の解決法としては、各入力信号をクランプすればよいが、クランプタイミング生成回路３２は、同期信号ＳＹＮＣを基準にタイミング信号を生成する必要があるため、ＰＬＬ回路等を用いて構成される。このＰＬＬ回路の回路規模は比較的大きいため、入力信号ごとにクランプタイミング生成回路を配置すると、回路規模が非常に大きくなってしまう。また、第１のクランプ回路３０もアナログ回路で構成されるため、回路規模は比較的大きい。そのために、マルチプレクサが大型になってしまう。
【００６３】
そこで、第１の実施形態のマルチプレクサ１では、第２のクランプ回路４０によって、非選択側の入力信号をクランプする。例えば、上記と同様に、第２の入力信号Ｖｉｎ＜２＞を選択出力する場合について説明する。この場合、第１のスイッチ素子４１１がオン状態となり、第２のスイッチ素子４１２がオフ状態となる。
【００６４】
非選択側の第１の入力信号Ｖｉｎ＜１＞が上昇すると、誤差増幅器４４の出力電圧、すなわちクランプ用ＰＭＯＳトランジスタ４３のゲート電圧が上昇して、クランプ用ＰＭＯＳトランジスタ４３のドレイン−ソース間に流れる電流が減少する。すると、電流源４５が、マルチプレクサ１の入力側から電流を低電位側の電源Ｖｓｓに引き抜く。その結果、第１のＣＭＯＳスイッチ１０１の入力端の電圧が第２の直流電圧値Ｖｃｌｐ２に安定化される。これによって、第１の入力信号Ｖｉｎ＜１＞の電圧が、第１のＰＭＯＳトランジスタ１２１のゲート電圧Ｖｄｄよりゲートしきい値電圧Ｖｔｈｐ以上高くならないように抑制することができる。
【００６５】
一方、非選択側の第１の入力信号Ｖｉｎ＜１＞が低下すると、誤差増幅器４４の出力電圧、すなわちクランプ用ＰＭＯＳトランジスタ４３のゲート電圧が低下して、クランプ用ＰＭＯＳトランジスタ４３のドレイン−ソース間に流れる電流が増加する。すると、クランプ用ＰＭＯＳトランジスタ４３からマルチプレクサ１の入力側へ電流が流れ込む。その結果、第１のＣＭＯＳスイッチ１０１の入力端の電圧が第２の直流電圧値Ｖｃｌｐ２に安定化される。これによって、第１の入力信号Ｖｉｎ＜１＞の電圧が、第１のＮＭＯＳトランジスタ１１１のゲート電圧Ｖｓｓよりゲートしきい値電圧Ｖｔｈｎ以上低くならないように抑制することができる。
【００６６】
ここで、マルチプレクサ１では、入力信号が第２の直流電圧値Ｖｃｌｐ２以下に低下したときには、適切な電圧まで比較的速く復帰する必要がある。一方、入力信号が上昇するときには、急激に低下して第２の入力信号Ｖｉｎ＜２＞におけるデータを失わないようにする必要がある。第１の実施形態のマルチプレクサ１は、この種の映像信号処理装置に好適に適用可能である。この点に関し、図６を用いて詳細に説明する。
【００６７】
第１の実施形態のマルチプレクサ１では、クランプ用ＰＭＯＳトランジスタ４３のサイズを調整することによって、第１のＣＭＯＳスイッチ１０１の入力端の電圧を引き上げる能力を大きく設定することができる。その結果、図６に示すように、入力信号Ｖｉｎが低下したときに、短時間で第１のＣＭＯＳスイッチ１０１の入力端の電圧を第２の直流電圧値Ｖｃｌｐ２まで引き上げることができる。
【００６８】
一方、第１の実施形態のマルチプレクサ１では、電流源４５の電流値が、デバイスの寄生リークよりも大きい値に設定される。電流源４５の電流をデバイスの寄生リークよりも大きく設定することにより、図６に示すように、第１のＣＭＯＳスイッチ１０１の入力端の電圧値が確実に所望の方向に引き下げられるようにすることができる。なお、電流源４５の電流値は、常時回路を動作させても、第１のＣＭＯＳスイッチ１０１の入力端の電圧が入力信号の１周期期間内に急激に低電位側の電源Ｖｓｓに引き抜かれないようにすることができる値にするのが望ましい。
【００６９】
このように、第１の実施形態のマルチプレクサ１によれば、第２のクランプ回路４０が、導通されないＣＭＯＳスイッチ、すなわち非選択側のＣＭＯＳスイッチの入力信号をクランプするので、入力信号の電圧が、ＮＭＯＳトランジスタのゲート電圧よりゲートしきい値電圧以上高くならないように、且つ、ＰＭＯＳトランジスタのゲート電圧よりゲートしきい値電圧以上低くならないように抑制することができる。これにより、非選択側のＣＭＯＳスイッチがオン状態となることがなく、非選択側のＣＭＯＳスイッチにリーク電流が流れることがない。したがって、非選択側の入力信号に起因する出力信号波形の歪みを低減することができる。
【００７０】
また、第１の実施形態のマルチプレクサ１によれば、第２のクランプ回路４０は、入力信号と直流電圧値とを比較して入力信号を直流電圧値に近づけるよう制御するだけでよいので、入力信号との同期をとるためのＰＬＬ回路といった回路規模が大きな回路を必要としない。したがって、大型化を抑制することができる。
［第２の実施形態］
【００７１】
本発明の第２の実施形態のマルチプレクサ１Ａは、図１に示すマルチプレクサ１において第２のクランプ回路３０に代えて第２のクランプ回路４０Ａを備えている構成で第１の実施形態と異なっている。マルチプレクサ１Ａの他の構成は、マルチプレクサ１と同一である。
【００７２】
また、第２のクランプ回路４０Ａは、第２のクランプ回路４０においてクランプ信号生成回路４２に代えてクランプ信号生成回路４２Ａを備えている構成で第２のクランプ回路４０と異なっている。第２のクランプ回路４０Ａの他の構成は、第２のクランプ回路４０と同一である。
【００７３】
図７は、第２の実施形態に係るクランプ信号生成回路の回路図である。図７に示すクランプ信号生成回路４２Ａは、誤差増幅器４４の代わりにクランプ用ＮＭＯＳトランジスタ４６と、抵抗素子４７と、増幅器４８とを備えている。
【００７４】
クランプ用ＮＭＯＳトランジスタ４６は、そのゲートが第１及び第２のスイッチ素子４１１，４１２の他端に接続されており、そのソースが低電側の電源Ｖｓｓに接続されている。クランプ用ＮＭＯＳトランジスタ４６は、そのドレインが抵抗素子４７を介して高電位側の電源Ｖｄｄに接続されると共に、増幅器４８の入力端子に接続されている。増幅器４８の出力端子は、クランプ用ＰＭＯＳトランジスタ４３のゲートに接続されている。
【００７５】
クランプ用ＰＭＯＳトランジスタ４３のソースは、高電位側の電源Ｖｄｄに接続されており、ドレインはクランプ用ＮＭＯＳトランジスタ４６のゲートに接続されている。また、クランプ用ＰＭＯＳトランジスタ４３のドレインと低電位側の電源Ｖｓｓとの間には、電流源４５が接続されている。
【００７６】
すなわち、第２のクランプ信号生成回路４２Ａでは、クランプ用ＮＭＯＳトランジスタ４６と、抵抗素子４７と、増幅器４８と、クランプ用ＰＭＯＳトランジスタ４３と、電流源４５とが帰還ループを構成しており、クランプ用ＰＭＯＳトランジスタ４３のドレイン電圧を（抵抗素子４７が十分に大きな抵抗値であるとすると）クランプ用ＮＭＯＳトランジスタ４６のしきい値電圧Ｖｔｈに安定化させている（ただし、抵抗素子４７の抵抗値が小さいときは抵抗値とトランジスタ４６の特性に依存する）。
【００７７】
例えば、上記と同様に、第２の入力信号Ｖｉｎ＜２＞を選択出力する場合について説明する。この場合、第１のスイッチ素子４１１がオン状態となり、第２のスイッチ素子４１２がオフ状態となる。
【００７８】
非選択側の第１の入力信号Ｖｉｎ＜１＞、すなわちクランプ用ＮＭＯＳトランジスタ４６のゲート電圧が上昇すると、クランプ用ＮＭＯＳトランジスタ４６のドレイン−ソース間電流が増加し、抵抗素子４７の電圧降下量、すなわち増幅器４８の入力電圧が低下する。
【００７９】
すると、増幅器４８の出力電圧、すなわちクランプ用ＰＭＯＳトランジスタ４３のゲート電圧が上昇し、クランプ用ＰＭＯＳトランジスタ４３のソース−ドレイン間電流が減少する。すると、電流源４５が、マルチプレクサ１の入力側から電流を低電位側の電源Ｖｓｓに引き抜く。その結果、クランプ用ＰＭＯＳトランジスタ４３のドレインの電圧がクランプ用ＮＭＯＳトランジスタ４６のしきい値電圧Ｖｔｈ（これを第２の直流電圧値Ｖｃｌｐ２とする）に安定化される。これによって、第１の入力信号Ｖｉｎ＜１＞の電圧が、第１のＰＭＯＳトランジスタ１２１のゲート電圧Ｖｄｄよりゲートしきい値電圧Ｖｔｈｐ以上高くならないように抑制することができる。
【００８０】
一方、非選択側の第１の入力信号Ｖｉｎ＜１＞、すなわちクランプ用ＮＭＯＳトランジスタ４６のゲート電圧が低下すると、クランプ用ＮＭＯＳトランジスタ４６のドレイン−ソース間電流が減少し、抵抗素子４７の電圧降下量、すなわち増幅器４８の入力電圧が上昇する。すると、増幅器４８の出力電圧、すなわちクランプ用ＰＭＯＳトランジスタ４３のゲート電圧が低下し、クランプ用ＰＭＯＳトランジスタ４３のソース−ドレイン間電流が増加する。すると、クランプ用ＰＭＯＳトランジスタ４３からマルチプレクサ１の入力側へ電流が流れ込む。その結果、クランプ用ＰＭＯＳトランジスタ４３のドレインの電圧がクランプ用ＮＭＯＳトランジスタ４６のしきい値電圧Ｖｔｈ（これを第２の直流電圧値Ｖｃｌｐ２とする）に安定化される。これによって、第１の入力信号Ｖｉｎ＜１＞の電圧が、第１のＮＭＯＳトランジスタ１１１のゲート電圧Ｖｓｓよりゲートしきい値電圧Ｖｔｈｎ以上低くならないように抑制することができる。
【００８１】
このように、第２の実施形態のマルチプレクサ１Ａでも、第１の実施形態と同様の利点を得ることができる。
【００８２】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。本実施形態のマルチプレクサは、図８に示すように、３以上の入力信号Ｖｉｎ＜１＞〜Ｖｉｎ＜ｎ＞のうちの何れか１つを選択出力する形態であってもよい。この変形例のマルチプレクサ１Ｂは、第１〜第ｎのＣＭＯＳスイッチ１０１〜１０ｎを備えており、第１〜第ｎのＣＭＯＳスイッチ１０１〜１０ｎには、それぞれ、第１〜第ｎの入力信号Ｖｉｎ＜１＞〜Ｖｉｎ＜ｎ＞が入力される。これらの第１〜第ｎの入力信号Ｖｉｎ＜１＞〜Ｖｉｎ＜ｎ＞は、それぞれ、第１〜第ｎの容量素子２１，２ｎを介して入力されることによって、第１〜第ｎのビデオ信号Ｖｖｉｄｅｏ＜１＞，Ｖｖｉｄｅｏ＜ｎ＞からＤＣ成分を除いた信号である。
【００８３】
第１〜第ｎのＣＭＯＳスイッチ１０１〜１０ｎの入力側には、第１のクランプ回路３０Ｂが接続されている。第１のクランプ回路３０Ｂは、第１のクランプ回路３０においてクランプタイミング生成回路３２の前段にｎ個のスイッチ素子３１１〜３１ｎを備えており、第１のクランプ信号生成回路３３の後段にｎ個のスイッチ素子４１１〜４１ｎを備えている構成で第１のクランプ回路３０と異なっている。第１のクランプ回路３０Ｂは、第１〜第ｎの入力信号Ｖｉｎ＜１＞〜Ｖｉｎ＜ｎ＞のうちの選択された入力信号に同期して、その選択された入力信号をクランプする。
【００８４】
また、第１〜第ｎのＣＭＯＳスイッチ１０１〜１０ｎの入力側には、第２１〜第２ｎのクランプ回路４０１〜４０ｎが接続されている。第２１〜第２ｎのクランプ回路４０１〜４０ｎは、第２のクランプ回路４０において第２のクランプ信号生成回路４２の後段にそれぞれスイッチ素子４１１〜４１ｎを備えている構成で第２のクランプ回路４０と異なっている。第２１〜第２ｎのクランプ回路４０１〜４０ｎは、それぞれ、第１〜第ｎの入力信号Ｖｉｎ＜１＞〜Ｖｉｎ＜ｎ＞のうちの対応する入力信号が選択されていない場合に、その対応する入力信号を、直流電圧値Ｖｃｌｐ２にクランプする。
【００８５】
この変形例のマルチプレクサ１Ｂでも、第２１〜第２ｎのクランプ回路４０１〜４０ｎによって、選択されていない入力信号がクランプされるので、非選択側のＣＭＯＳスイッチにリーク電流が流れることを防止することができ、非選択側の入力信号に起因する出力信号波形の歪みを低減することができる。
【００８６】
また、この変形例のマルチプレクサ１Ｂでも、第２１〜第２ｎのクランプ回路４０１〜４０ｎは、入力信号を直流電圧値Ｖｃｌｐ２に近づけるようにする制御するだけなので、入力信号との同期をとるためのＰＬＬ回路といった回路規模が大きな回路を必要としない。したがって、大型化を防止することができる。
【００８７】
また、本発明のマルチプレクサは、映像信号処理装置に限られることなく、様々な装置に適用することが可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係るマルチプレクサを示す回路図である。
【図２】図１に示すマルチプレクサの各部信号を示す図である。
【図３】図１に示す第２のクランプ回路における第２のクランプ信号生成回路の回路図を示す。
【図４】比較例のマルチプレクサを示す回路図である。
【図５】歪んだ出力信号波形の一例を示す。
【図６】第２のクランプ回路による第２の直流電圧値の安定化を示す図である。
【図７】本発明の第２の実施形態に係るマルチプレクサの第２のクランプ回路における第２のクランプ信号生成回路の回路図を示す。
【図８】本発明の変形例のマルチプレクサを示す回路図である。
【符号の説明】
【００８９】
１，１Ａ…マルチプレクサ、２１，２２…第１及び第２の容量素子、３１，３２…第１及び第２の入力端子、４…出力端子、１０１，１０２…第１及び第２のＣＭＯＳスイッチ、１１１，１１２…第１及び第２のＮＭＯＳトランジスタ、１２１，１２２…第１及び第２のＰＭＰＳトランジスタ、２０…制御回路、３０…第１のクランプ回路、３１１，３１２，３４１，３４２…スイッチ素子、３２…クランプタイミング生成回路、３３…第１のクランプ信号生成回路、４０，４０Ａ…第２のクランプ回路、４１１，４１２…第１及び第２のスイッチ素子、４２，４２Ａ…第２のクランプ信号生成回路、４３…クランプ用ＰＭＯＳトランジスタ、４４…誤差増幅器、４５…電流源、４６…クランプ用ＮＭＯＳトランジスタ、４７…抵抗素子、４８…増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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