(57)【特許請求の範囲】
【請求項１】
第一クロックに同期して第一コマンドを出力するＳＤＲＡＭコントローラが前段に接続され、
前記第一クロックに基づき第二クロックを生成し出力する第二クロック生成手段および前記第一コマンドに基づき第二コマンドを生成し出力する第二コマンド生成手段を有し、
前記第二クロックおよび前記第二コマンドを入力されるＳＤＲＡＭ本体が後段に接続されたＳＤＲＡＭコマンド生成回路であって、
前記第二クロック生成手段は、前記第二クロックを前記第一クロックの２倍の周波数で生成し出力し、
前記第二コマンド生成手段は、２系統で入力される前記第一コマンドに基づき前記第二コマンドを前記第一コマンドの２倍の周波数で１系統で生成し出力し、
前記第二コマンド生成手段は、
第三クロックおよび当該第三クロックと所定の位相差を有する第四クロックが入力される第一セレクタと、
前記第一セレクタの出力がクロック端子へ入力されるフリップフロップと、
前記フリップフロップの出力がセレクト端子へ入力され前記第二コマンドを出力する第二セレクタと
を有するエッジ検出セレクタを備え、
前記フリップフロップの出力の反転は前記フリップフロップのデータ入力端子へ入力され、
前記フリップフロップの出力は前記第一セレクタのセレクト端子へ入力される
ＳＤＲＡＭコマンド生成回路。
【請求項２】
請求項１に記載のＳＤＲＡＭコマンド生成回路であって、
前記所定の位相差は１８０°である
ＳＤＲＡＭコマンド生成回路。
【請求項３】
請求項１又は請求項２に記載のＳＤＲＡＭコマンド生成回路であって、
前記第二セレクタの２個のデータ入力端子は、一方端子が一方系統で入力される前記第一コマンドに対応し他方端子が他方系統で入力される前記第一コマンドに対応している
ＳＤＲＡＭコマンド生成回路。
【請求項４】
請求項１乃至請求項３のいずれかに記載のＳＤＲＡＭコマンド生成回路であって、
前記第三クロックおよび前記第四クロックのライズエッジは、いずれも、変化タイミングにおいて、前記第二クロックのフォールエッジに一致している
ＳＤＲＡＭコマンド生成回路。
【請求項５】
第一クロックに同期して第一コマンドを出力するＳＤＲＡＭコントローラが前段に接続され、
前記第一クロックに基づき第二クロックを生成し出力する第二クロック生成手段および前記第一コマンドに基づき第二コマンドを生成し出力する第二コマンド生成手段を有し、
前記第二クロックおよび前記第二コマンドを入力されるＳＤＲＡＭ本体が後段に接続されたＳＤＲＡＭコマンド生成回路であって、
前記第二クロック生成手段は、前記第二クロックを前記第一クロックの２倍の周波数で生成し出力し、
前記第二コマンド生成手段は、２系統で入力される前記第一コマンドに基づき前記第二コマンドを前記第一コマンドの２倍の周波数で１系統で生成し出力し、
前記第二コマンド生成手段は、
第三クロックおよび当該第三クロックと所定の位相差を有する第四クロックが入力される第一セレクタと、
前記第一セレクタの出力がクロック端子へ入力されるフリップフロップと、
前記フリップフロップの出力がセレクト端子へ入力され第五クロックを出力する第二セレクタと
をそれぞれ有する２個のエッジ検出セレクタを備え、
前記フリップフロップの出力の反転は前記フリップフロップのデータ入力端子へ入力され、
前記フリップフロップの出力は前記第一セレクタのセレクト端子へ入力され、
前記２個のエッジ検出セレクタからそれぞれ出力される第五クロックはＯＲ回路を介して前記第二クロックとして出力される
ＳＤＲＡＭコマンド生成回路。
【請求項６】
請求項５に記載のＳＤＲＡＭコマンド生成回路であって、
前記所定の位相差は９０°である
ＳＤＲＡＭコマンド生成回路。
【請求項７】
請求項５又は請求項６に記載のＳＤＲＡＭコマンド生成回路であって、
前記第二セレクタの２個のデータ入力端子は、一方端子がＨレベル電位に固定され他方端子がＬレベル電位に固定されている
ＳＤＲＡＭコマンド生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤＲＡＭコマンド生成回路に関し、特に、高速化のための技術に関する。
【背景技術】
【０００２】
DDR-SDRAM(Dual Data Rate-Synchronous Dynamic RAM)は高速化が進んでおり、データレートとしてDDR2では最大800Mbps、DDR3では最大1.6Gbpsまでが規格化されている。既開発のDDR2PHY（DDR2用インタフェースIP）では、システムクロック333MHz、コマンドレート333MHz、データレート667MHzで動作させていた。次世代のDDR3PHY（DDR3用インタフェースIP）では、内部ロジックとの接続性を考慮してシステムクロック周波数をDDR2PHYと同じに据え置き、システムクロック333MHz、コマンドレート667MHz、データレート1333MHzで動作させることを目標としている。そこで、システムクロックとコマンドレートの比が従来の１：１から１：２となる。
【０００３】
従来のDDR-DRAMやSDRAM等は、例えば特許文献１〜４に開示されている。また、従来のＤＤＲインタフェースの動作については、例えば非特許文献１に開示されている。
【０００４】
【特許文献１】特表２００４−５１８３３４号公報
【特許文献２】特開２００２−１５５６７号公報
【特許文献３】特開２００３−１０８４３３号公報
【特許文献４】特表２００４−５３５０３５号公報
【非特許文献１】"ＤＤＲ３ＰＨＹ外部仕様"、第４４−５０頁、株式会社ルネサステクノロジ
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術によるSDRAMコマンド生成回路においては、SDRAMコントローラからの入力信号と、外部SDRAMへの出力信号が同じ周波数であるため、外部SDRAMの高速化に対応するためにはそれに応じてSDRAMコントローラからの入力信号も高速化する必要があった。例えばDDR3ではDDR2の２倍の高速動作が必要になるが、SDRAMコントローラの動作周波数を２倍にすることは容易ではない。
【０００６】
本発明は上記の問題点を解決するためになされたものであり、ＳＤＲＡＭコントローラの動作周波数を増やすことなくＳＤＲＡＭの高速化に対応できるＳＤＲＡＭコマンド生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態において、ＤＬＬ、90°シフタ、180°シフタ、270°シフタ、およびMCK用エッジ検出セレクタは、クロックMCKをクロックclkmの２倍の周波数で生成し出力し、ＦＦおよびMCSC用エッジ検出セレクタ〜MA用エッジ検出セレクタは、２系統で入力される信号db_cs_n_e，db_cs_n_oに基づき信号MCSCを信号db_cs_n_e，db_cs_n_oの２倍の周波数で１系統で生成し出力する。
【発明の効果】
【０００８】
本発明においては、ＳＤＲＡＭコントローラの動作周波数を２倍にすることなくＳＤＲＡＭ本体の動作周波数を２倍にすることができ高速化に対応できる。
【発明を実施するための最良の形態】
【０００９】
＜基礎技術＞
図１は、基礎技術によるSDRAM装置の全体構成図である。図１のSDRAM装置において、SDRAMコマンド生成回路１００ｐは、前段のSDRAMコントローラ２００ｐと後段のSDRAM３００ｐ（ＳＤＲＡＭ本体）との間に介在している。
【００１０】
フリップフロップ（以下ＦＦ）１０は、（外部）クロックclkm（第一クロック）のライズエッジでトリガされ、ＦＦ２０は、（内部）クロックclk180のライズエッジでトリガされる。クロックclkmはシステムクロックであり、SDRAMコマンド生成回路１００ｐを制御するSDRAMコントローラ２００ｐを駆動するクロックと同期している。クロックclkm以外の入力信号はSDRAMコントローラ２００ｐからの入力信号（第一コマンド）であり、信号db_cs_n（チップセレクト）、信号db_ras_n（ロウアクティベイト）、信号db_cas_n（カラムアクティベイト）、信号db_we_n（ライトイネーブル）、信号db_ba[2:0]（バンクアドレス）、信号db_a[13:0]（アドレス）がある。これらの信号はそれぞれクロックclkmでトリガされるＦＦ１０によってラッチされる。
【００１１】
SDRAMコマンド生成回路１００ｐからの出力信号は、SDRAM３００ｐに入力される。クロックclkmはＦＦ１０をラッチする以外にＤＬＬ３０のリファレンスクロックとしても使用され、ＤＬＬ３０はクロックclkmに周波数と位相を合わせた（内部）クロックclk0を生成する。180°シフタ４０はクロックclk0の位相を180度遅らせたクロックclk180を生成する。
【００１２】
クロックclk0とクロックclk180はそれぞれエッジ検出セレクタ５０に入力され、SDRAMクロックMCK（第二クロック）が生成されてSDRAM３００ｐに出力される。
【００１３】
ＦＦ１０によりクロックclkmでラッチされたSDRAMコントローラ２００ｐからの信号は、それぞれＦＦ２０によりクロックclk180で再度ラッチされて、それぞれ信号MCSC（SDRAMチップセレクト）、信号MRASC（SDRAMロウアクティベイト）、信号MCASC（SDRAMカラムアクティベイト）、信号MWEC（SDRAMライトイネーブル）、信号MBA[2:0]（SDRAMバンクアドレス）、信号MA[13:0]（SDRAMアドレス）として（第二コマンド）、SDRAM３００ｐに出力される。
【００１４】
図２は、図１のエッジ検出セレクタ５０の構成図である。
【００１５】
２つのクロックclk_a，clk_b（第三クロックおよび第四クロック）がセレクタ５１（第一セレクタ）に入力され、セレクト信号sel=0のときクロックclk_aが、セレクト信号sel=1のときクロックclk_bが選択されてクロックclkとなる。ＦＦ５２はクロックclkのライズエッジでトリガされる。また、ＦＦ５２はクロックclkのライズエッジで必ず出力（セレクタ５３（第二セレクタ）へのセレクト信号）が反転する。また２つのデータdata_a, data_bがセレクタ５３に接続され、セレクト信号sel=0のときデータdata_bが、セレクト信号sel=1のときデータdata_aが選択されてデータdata_outとなり、エッジ検出セレクタ５０から出力される。
【００１６】
なお、ＦＦ５２の出力の反転はＦＦ５２のデータ入力端子へ入力され、ＦＦ５２の出力はセレクタ５１のセレクト信号selとなる。また、図１の全体構成図に示されるように、エッジ検出セレクタ５０は、データdata_aはＨレベル固定、データdata_bはＬレベル固定で、クロックclk_aとしてクロックclk0が、クロックclk_bとしてクロックclk180がそれぞれ入力されている。
【００１７】
図３は、図２のエッジ検出セレクタ５０の動作を示したタイミングチャートである。初期状態ではセレクト信号sel=0であり、セレクタ５１ではクロックclk_aが選択されている。時刻t1でクロックclk_aのライズエッジが発生すると、これはクロックclkのライズエッジとなってＦＦ５２をトリガする。ＦＦ５２はクロックclkのライズエッジで反転するためすぐにセレクト信号sel=1となる。セレクト信号sel=1となるとセレクタ５１ではクロックclk_bが選択されるため、すぐにクロックclk=0となる（時刻t2）。時刻t3でクロックclk_bのライズエッジが発生すると、このときセレクタ５１ではクロックclk_bが選択されているのでクロックclkのライズエッジとなってＦＦ５２をトリガする。ＦＦ５２はクロックclkのライズエッジで反転するためすぐにセレクト信号sel=0となる。セレクト信号sel=0となるとセレクタ５１ではクロックclk_aが選択されるため、すぐにクロックclk=0となる（時刻t4）。
【００１８】
このようにクロックclkは、クロックclk_a或いはクロックclk_bのライズエッジごとに１となってＦＦ５２をトリガし、ＦＦ５２、セレクタ５１、および配線による遅延時間後すぐに０に戻る動作を繰り返す。またセレクト信号selは、クロックclk_aのライズエッジからクロックclk_bのライズエッジに至るまでの期間”1”であり、この間はセレクタ５３においてデータdata_aを選択し、クロックclk_bのライズエッジからクロックclk_aのライズエッジに至るまでの期間”０”であり、この間はセレクタ５３においてデータdata_bを選択する。以上よりエッジ検出セレクタ５０は、クロックclk_aとクロックclk_bのライズエッジをトリガとしてデータdata_aとデータdata_bを切り替え、データdata_outを生成する。
【００１９】
図４は、図１のSDRAMコマンド生成回路１００ｐの動作を示したタイミングチャートである。クロックclk0はクロックclkmと同位相のクロックで、クロックclk180はクロックclkmと逆位相のクロックとなる。
【００２０】
時刻t1に信号db_cs_n, db_ras_nがアサート（”Ｌ”）され、信号db_ba[2:0], db_a[13:0]からそれぞれ値B0, A0が入力されると、時刻t2のクロックclk180のライズエッジにおいて信号MCSC, MRASCがアサートされ、信号MBA[2:0], MA[13:0]からそれぞれ値A0, B0がSDRAM３００ｐに出力される。SDRAMクロックMCKはエッジ検出セレクタ５０で生成されるが、データdata_aがＨレベル固定、データdata_bがＬレベル固定であることから、クロックclk0のライズエッジからクロックclk180のライズエッジに至る期間Ｈレベルであり、クロックclk180のライズエッジからクロックclk0のライズエッジに至る期間Ｌレベルである。従ってSDRAMクロックMCK以外のSDRAM用出力信号は、SDRAMクロックMCKのフォールエッジで変化する波形となるため、SDRAM３００ｐでのセットアップホールド時間を十分確保することが可能となる。
【００２１】
＜実施の形態１＞
図５は、本発明の実施の形態１によるSDRAM装置の全体構成図である。図５のSDRAM装置において、SDRAMコマンド生成回路１００は、前段のSDRAMコントローラ２００と後段のSDRAM３００（ＳＤＲＡＭ本体）との間に介在している。なお、SDRAMコマンド生成回路１００が内蔵するMCK用エッジ検出セレクタ５０ａ、MCK用エッジ検出セレクタ５０ｂ、MCSC用エッジ検出セレクタ５０ｃ、MRASC用エッジ検出セレクタ５０ｄ、MCASC用エッジ検出セレクタ５０ｅ、MWEC用エッジ検出セレクタ５０ｆ、MBA用エッジ検出セレクタ５０ｇ、およびMA用エッジ検出セレクタ５０ｈは、図２で上述したエッジ検出セレクタ５０と同様の構成からなる。
【００２２】
ＦＦ１０は、（外部）クロックclkmのライズエッジでトリガされ、ＦＦ２０は、（内部）クロックclk180のライズエッジでトリガされる。クロックclkmはシステムクロックであり、SDRAMコマンド生成回路１００を制御するSDRAMコントローラ２００を駆動するクロックと同期している。クロックclkm以外の入力信号はSDRAMコントローラ２００からの入力信号であり、even（偶）とodd（奇）の２系統に分けられる。信号db_cs_n（チップセレクト）、信号db_ras_n（ロウアクティベイト）、信号db_cas_n（カラムアクティベイト）、信号db_we_n（ライトイネーブル）、信号db_ba[2:0]（バンクアドレス）、信号db_a[13:0]（アドレス）のそれぞれに対し、evenの信号には末尾に”_e”を、oddの信号には末尾に”_o”を付けて区別する。これらの信号はそれぞれクロックclkmでトリガされるＦＦ１０によってラッチされる。
【００２３】
SDRAMコマンド生成回路１００からの出力信号は、SDRAM３００に入力される。クロックclkmはＦＦ１０をラッチする以外にＤＬＬ３０のリファレンスクロックとしても使用され、ＤＬＬ３０はクロックclkmに周波数と位相を合わせた（内部）クロックclk0を生成する。90°シフタ７０、180°シフタ４０、270°シフタ８０は、それぞれクロックclk0の位相を90度遅らせたクロックclk90、180度遅らせたクロックclk180、270度遅らせたクロックclk270を生成する。
【００２４】
クロックclk0とクロックclk90はMCK用エッジ検出セレクタ５０ａに、クロックclk180とクロックclk270はMCK用エッジ検出セレクタ５０ｂに入力され、それぞれクロックmck_1，mck_2（第五クロック）を出力して、その論理和（ＯＲ）をＯＲ回路９０を介してSDRAMクロックMCKとしてSDRAM３００に出力する。
【００２５】
ＦＦ１０によりクロックclkmでラッチされたSDRAMコントローラ２００からの信号については、信号db_cs_n_e，db_cs_n_oを例に説明する。まずevenの信号db_cs_n_eとoddの信号db_cs_n_oは、それぞれクロックclkmでトリガされるＦＦ１０にラッチされ、信号cs_e_clkm，cs_o_clkmとなる。これらはさらにそれぞれクロックclk180でトリガされるＦＦ２０にラッチされ、信号cs_e_180，cs_o_180となる。信号cs_e_180はそのままMCSC用エッジ検出セレクタ５０ｃのdata_a端子（一方端子）に入力される。信号cs_o_180は一旦クロックclk0でトリガされるＦＦ６０でラッチされた後、MCSC用エッジ検出セレクタ５０ｃのdata_b端子（他方端子）に入力される。MCSC用エッジ検出セレクタ５０ｃのclk_a端子およびclk_b端子には、それぞれクロックclk270，clk90が入力される。MCSC用エッジ検出セレクタ５０ｃの出力は信号MCSC（SDRAMチップセレクト）として、SDRAM３００に入力される。
【００２６】
他の信号についても構成は同様であり、信号db_ras_n_e，db_ras_n_oにより信号MRASC（SDRAMロウアクティベイト）が（MRASC用エッジ検出セレクタ５０ｄ）、信号db_cas_n_e，db_cas_n_oにより信号MCASC（SDRAMカラムアクティベイト）が（MCASC用エッジ検出セレクタ５０ｅ）、信号db_we_n_e，db_we_n_oにより信号MWEC（SDRAMライトイネーブル）が（MWEC用エッジ検出セレクタ５０ｆ）、信号db_ba_e[2:0]，db_ba_o[2:0]により信号MBA[2:0]（SDRAMバンクアドレス）が（MBA用エッジ検出セレクタ５０ｇ）、信号db_a_e[13:0]，db_a_o[13:0]によりMA[13:0]（SDRAMアドレス）が（MA用エッジ検出セレクタ５０ｈ）、それぞれ生成されてSDRAM３００に出力される。
【００２７】
すなわち、図５において、ＤＬＬ３０、90°シフタ７０、180°シフタ４０、270°シフタ８０、およびMCK用エッジ検出セレクタ５０ａ，５０ｂは、本発明に係る第二クロック生成手段として機能し、ＦＦ１０，２０，６０およびMCSC用エッジ検出セレクタ５０ｃ〜MA用エッジ検出セレクタ５０ｈは、本発明に係る第二コマンド生成手段として機能する。
【００２８】
図６は、図５のSDRAMコマンド生成回路１００の動作を示したタイミングチャートである。クロックclk0はクロックclkmと同位相のクロックで、クロックclk90はクロックclkmから90度位相の遅れたクロックである。
【００２９】
クロックclk0，clk90がそれぞれMCK用エッジ検出セレクタ５０ａに入力されることによりクロックmck_1が生成される。既に説明したエッジ検出セレクタ５０の動作により、信号クロックclk0のライズエッジからクロックclk90のライズエッジに至る期間クロックmck_1は”１”であり、クロックclk90のライズエッジからクロックclk0のライズエッジに至る期間クロックmck_1は”０”となる。
【００３０】
クロックclk180とクロックclk270はクロックclkmからそれぞれ位相が180度、270度遅れたクロックであり、これらがMCK用エッジ検出セレクタ５０ｂに入力されてクロックmck_2が生成される。クロックmck_1の場合と同様に、クロックclk180のライズエッジからクロックclk270のライズエッジに至る期間クロックmck_2は”１”であり、クロックclk270のライズエッジからクロックclk180のライズエッジに至る期間クロックmck_2は”０”となる。
【００３１】
SDRAMクロックMCKはクロックmck_1とクロックmck_2のＯＲとして生成され、ライズエッジがクロックclkmの両エッジと一致し、周波数がクロックclkmの２倍のクロックとなる。信号db_cs_n_e，db_cs_n_oはクロックclkmに同期してSDRAMコントローラ２００からSDRAMコマンド生成回路１００へ入力される。図６に示す値e1, e2, o1, o2は、それぞれ”０”または”１”の値を取る。
【００３２】
時刻t0において、信号db_cs_n_eに値e1が、信号db_cs_n_oに値o1が入力されると、次のクロックclkmのライズエッジである時刻t4にそれぞれ信号cs_e_clkm，cs_o_clkmに取り込まれる。時刻t4にはさらに、信号db_cs_n_e，db_cs_n_oに次の値として値e2, o2がそれぞれ入力される。時刻t6には、信号cs_e_clkm，cs_o_clkmの値がそれぞれ信号cs_e_180，cs_o_180にとりこまれ、信号cs_o_180は更に時刻t8に信号cs_o_0に取り込まれる。MCSC用エッジ検出セレクタ５０ｃはデータとして信号cs_e_180，cs_o_0が入力されている。
【００３３】
既に説明したエッジ検出セレクタ５０の動作により、MCSC用エッジ検出セレクタ５０ｃは、クロックclk270のライズエッジからクロックclk90のライズエッジに至る期間は信号cs_e_180を選択し、clk90のライズエッジからclk270のライズエッジに至る期間は信号cs_o_0を選択してそれぞれ信号MCSCとしてSDRAM３００へ出力する。結果として、時刻t7から時刻t9まで信号MCSCは値e1を取り、時刻t9から時刻t11まで信号MCSCは値o1を取る。後続の値e2, o2についても同様に、値e2, o2の順に信号MCSCとして出力される。
【００３４】
以上のように、SDRAMコントローラ２００から同一サイクルのクロックclkmに同期して出力される信号db_cs_n_e(even)，db_cs_n_o(odd)は、even，oddの順にマルチプレクスされて信号MCSCとしてSDRAM３００へ出力される。信号MCSCのレートはSDRAMコントローラ２００からの入力の倍速になっており、かつMCSC用エッジ検出セレクタ５０ｃに入力されるクロックclk90,clk270のライズエッジおよびMCSC用エッジ検出セレクタ５０ｃから出力される信号MCSCの変化タイミングはSDRAMクロックMCKのフォールエッジに一致しているため、SDRAM３００でのセットアップホールドタイムを十分確保することが可能である。
【００３５】
ここまでは信号MCSCのタイミングについて説明したが、信号MRASC，MCASC，MWEC，MBA[2:0]，MA[13:0]についても同様に、SDRAMコントローラ２００からのeven/oddの信号が、even，oddの順にマルチプレクスされてSDRAM３００に出力されることが容易に分かる。
【００３６】
図７は、図６の動作をより詳細に示したタイミングチャートである。時刻t0においてSDRAMコントローラ２００から入力されたoddの信号db_ba_o，db_a_oが、時刻t2に信号MBA，MAとしてSDRAM３００に出力され、時刻t1においてSDRAMコントローラ２００から入力されたevenの信号db_ba_e，db_a_eが、時刻t3に信号MBA，MAとしてSDRAM３００に出力されている。図７のSDRAM３００への出力信号の動作は図４の基礎技術の動作例における動作と全く同じである。しかしながら本実施の形態の動作では、SDRAMコントローラ２００側の信号の速度がSDRAM３００側の信号の半分になっていることが分かる。
【００３７】
このように、本実施の形態に係るＳＤＲＡＭコマンド生成回路およびＳＤＲＡＭ装置によれば、第二クロック生成手段は、第二クロック（クロックMCK）を第一クロック（クロックclkm）の２倍の周波数で生成し出力し、第二コマンド生成手段は、２系統で入力される第一コマンド（信号db_cs_n_e，db_cs_n_o）に基づき第二コマンド（信号MCSC）を第一コマンドの２倍の周波数で１系統で生成し出力する。従って、ＳＤＲＡＭコントローラの動作周波数を２倍にすることなくＳＤＲＡＭ本体の動作周波数を２倍にすることができ高速化に対応できる。
【００３８】
なお、上述では、MCK用エッジ検出セレクタ５０ａにおいて、クロックclk_aとしてクロックclk0がクロックclk_bとしてクロックclk90がそれぞれ入力され、MCK用エッジ検出セレクタ５０ｂにおいて、クロックclk_aとしてクロックclk180がクロックclk_bとしてクロックclk270がそれぞれ入力される場合について説明した。しかし、これに限らず、クロックclk_a，clk_b間の位相差が９０°であればよい。
【００３９】
また、上述では、MCSC用エッジ検出セレクタ５０ｃ等において、クロックclk_aとしてクロックclk270がクロックclk_bとしてクロックclk90がそれぞれ入力される場合について説明した。しかし、これに限らず、クロックclk_a，clk_b間の位相差が１８０°であればよい。
【図面の簡単な説明】
【００４０】
【図１】基礎技術によるSDRAMコマンド生成回路の全体構成図である。
【図２】基礎技術によるエッジ検出セレクタの構成図である。
【図３】基礎技術によるエッジ検出セレクタの動作を示したタイミングチャートである。
【図４】基礎技術によるSDRAMコマンド生成回路の動作を示したタイミングチャートである。
【図５】実施の形態１によるSDRAMコマンド生成回路の全体構成図である。
【図６】実施の形態１によるSDRAMコマンド生成回路の動作を示したタイミングチャートである。
【図７】実施の形態１によるSDRAMコマンド生成回路の動作をより詳細に示したタイミングチャートである。
【符号の説明】
【００４１】
１０，２０，６０  ＦＦ、３０  ＤＬＬ、４０  180°シフタ、５０  エッジ検出セレクタ、７０  90°シフタ、８０  270°シフタ、９０  ＯＲ回路、１００  SDRAMコマンド生成回路、２００  SDRAMコントローラ、３００  SDRAM。
【図１】
0005133631.tif 000002
【図２】
0005133631.tif 000003
【図３】
0005133631.tif 000004
【図４】
0005133631.tif 000005
【図５】
0005133631.tif 000006
【図６】
0005133631.tif 000007
【図７】
0005133631.tif 000008