(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上方に第１導電膜を形成する工程と、
前記第１導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に柱状結晶を有する第２導電膜を形成する工程と、
前記第２導電膜上に金属を有する第１マスクを形成する工程と、
前記第２導電膜の前記第１マスクにより覆われない領域を除去して上部電極を形成する工程と、
前記第１マスクを除去し、前記上部電極の表面を平坦化するドライエッチング工程と、  前記ドライエッチング工程の後、前記上部電極の上方に第２絶縁膜を形成する工程と、
前記第２絶縁膜を貫通して前記上部電極に接続する第１導電プラグを形成する工程と、
を含むことを特徴する半導体装置の製造方法。
【請求項２】
前記第２導電膜の表面層をドライエッチングにより除去する工程は、前記第２導電膜の上面からその膜厚方向に向かって２０ｎｍ〜４０ｎｍの範囲内の表面層をドライエッチングにより除去する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２導電膜の表面層をドライエッチングにより除去する工程は、前記第２導電膜の膜厚に対して８％〜１６％の範囲内の表面層をドライエッチングにより除去する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜を形成する前に、前記平坦化した前記上部電極および前記強誘電体膜の上に、前記上部電極を覆う第２マスクを形成する工程と、
前記強誘電体膜の前記第２マスクにより覆われない領域を除去して、前記上部電極より面積の大きい強誘電体パターンを形成する工程を、
さらに有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１導電膜を形成する前に、前記第１絶縁膜にホールを形成する工程と、
前記ホール内と前記第１絶縁膜上に金属を有する第３導電膜を形成する工程と、
前記第１絶縁膜上の前記第３導電膜を除去し、前記ホール内に前記第３導電膜を第２導電プラグとして残すとともに、前記半導体基板の端部の前記第１絶縁膜上に前記第３導電膜を残す工程と、
前記第１導電膜と前記第１絶縁膜の間に、前記第２導電プラグを覆う保護絶縁膜を形成する工程と、
を有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に強誘電体キャパシタ、更には強誘電体メ
モリを備えた半導体装置の製造方法に関するものである。
【０００２】
デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まって
いる。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されて
いる。
【０００３】
半導体記憶装置に関しては、低電圧で且つ高速での書き込み動作及び読み出し動作が可
能な不揮発性ＲＡＭを実現するため、情報を記憶するキャパシタの容量絶縁膜として、自
発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような強誘
電体をキャパシタに使用した半導体記憶装置は、強誘電体メモリと呼ばれている。
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体
メモリの強誘電体キャパシタは、強誘電体膜を一対の電極間に挟み込む構造により構成さ
れている。
【０００４】
強誘電体は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り除いても自発分極
を有する。また、印加電圧の極性を反転すれば、自発分極の極性が反転する。従って、こ
の自発分極を検出すれば、強誘電体キャパシタに記憶された情報を読み出すことができる
。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作するので低消費電力であり
、しかも高速の書き込みが可能である。
【０００５】
強誘電体キャパシタを構成する強誘電体はチタン酸ジルコン酸鉛系材料、ビスマス層状
構造化合物等の酸化物から構成されているが、非酸化雰囲気中における処理により容易に
酸素欠損が生じ、これに伴い反転電荷量やリーク電流値などの強誘電体としての特性が劣
化してしまう。強誘電体キャパシタを製造する際には、強誘電体に生じた損傷を回復させ
るために、酸素雰囲気中での熱処理を複数回行う必要がある。
【０００６】
このため、強誘電体上に形成される上部電極の材料としては、プラチナ等のように酸素
雰囲気中でも酸化しにくい金属又は酸化イリジウム若しくは酸化ルテニウム等の導電性酸
化物が用いられている。そのような上部電極は、強誘電体キャパシタを覆う絶縁膜に形成
されたビアホールに埋設された導電性プラグに接続され、この導電性プラグを通して更に
上層の配線に接続される。
【０００７】
導電性プラグには、例えば密着性を高めるグルー膜としての窒化チタン膜とタングステ
ン膜との積層膜が使用されている。そして、強誘電体メモリの微細化を図るためには、強
誘電体キャパシタの上部電極と導電性プラグとの密着性を更に向上することが望まれてい
る。
【特許文献１】特開２００６−３４４７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、強誘電体上の電極とそれに接続される導電性プラグとの間の密着性を
向上することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に１つの観点によれば、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上方に第１導電膜を形成する工程と、前記第１導電膜上に強誘電体膜を形成する工程と、前記強誘電体膜上に柱状結晶を有する第２導電膜を形成する工程と、前記第２導電膜上に金属を有するハード第１マスクを形成する工程と、前記第２導電膜の前記ハード第１マスクにより覆われない領域を除去して上部電極を形成する工程と、前記ハード第１マスクを除去し、と前記ハードマスク下の前記第２導電膜上部電極の表面層とを平坦化するドライエッチングにより連続して除去する工程と、前記ドライエッチング工程の後、前記上部電極の上方に第２絶縁膜を形成する工程と、前記第２絶縁膜を貫通して前記上部電極に接続する第１導電プラグを形成する工程と、を有することを特徴する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ハードマスクをドライエッチングにより除去した後に、連続して第２
導電膜の表面層をドライエッチングすることにより、第２導電膜の表面を平坦化すること
ができるので、強誘電体上の第２導電膜とこれに接続される導電性プラグとの間の密着性
を向上することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、
同一又は類似の部分には同一又は類似の符号を付している。
以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示す
るものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するも
のでない。この発明の技術的思想は、種々の変更を加えることができる。
【００１２】
本発明の実施の形態は、強誘電体キャパシタを備えた半導体装置として、強誘電体メモ
リに本発明を適用した例を説明するものである。
図１に示すように、実施の形態に係る半導体装置１は、強誘電体メモリを有し、基板１
０の主面に配設されたトランジスタＴと、基板１０の主面上においてトランジスタＴの更
に上層に配設された強誘電体キャパシタＣとの直列回路をメモリセルＭとして備えている
。
【００１３】
本実施の形態において、基板１０にはｎ型のシリコン基板が使用されているが、ＳＯＩ
等であってもよい。基板１０のトランジスタＴの形成領域の周囲にはｐ型ウェル領域１１
が配設されている。基板１０の主面上においてウェル領域１１間には素子間分離領域が配
置される。その素子間分離領域の基板１０の表面にはＬＯＣＯＳ法により形成された素子
分離絶縁層１５が形成されている。
【００１４】
なお、素子分離領域には、基板１０に形成される溝の中に絶縁層を埋め込んだ構造を有
するシャロートレンチアイソレーション（ＳＴＩ）を形成してもよい。
素子分離領域に囲まれる活性領域に形成されるトランジスタＴはスイッチング素子であ
り、このトランジスタＴにはｎチャネル導電型の絶縁ゲート型電界効果トランジスタ（Ｉ
ＧＢＴ）としてＭＯＳＦＥＴが形成されている。
【００１５】
トランジスタＴは、活性領域である複数のウェル領域１１のそれぞれに例えば２つ形成
され、ウェル領域１１上のゲート絶縁膜２１と、ゲート絶縁膜２１上の２つのゲート電極
２２ａ、２２ｂと、ゲート電極２２ａ、２２ｂの両側に形成されるソース／ドレイン（Ｓ
／Ｄ）領域２３ａ、２３ｂ、２３ｃとを備えている。トランジスタＴのＳ／Ｄ領域２３ａ
、２３ｂ、２３ｃは、それぞれ低不純物濃度に設定されたｎ型のエクステンション領域２
４ａと、高不純物濃度に設定されたｎ型半導体領域２４ｂとにより構成されているが、必
ずしもこの構造に限定されるものではない。
【００１６】
トランジスタＴの一方のゲート電極２１ａは導電性プラグ３５、５０のそれぞれを通し
て上層に配設される配線６０に電気的に接続されている。導電性プラグ３５、５０及び配
線６０の詳細な断面構造は以下の製造方法において説明する。
また、トランジスタＴのゲート極２２ａ、２２ｂはそれぞれチャネル幅方向（紙面に垂
直方向）に一体に構成されたワード線に電気的に接続される。
【００１７】
強誘電体キャパシタＣは情報を記憶する。この強誘電体キャパシタＣは基板１０の主面
上に層間絶縁膜３１等を介して配設され、下部電極４０と、下部電極４０上の強誘電体４
１と、強誘電体４１上の上部電極４２とを備えている。強誘電体キャパシタＣの詳細な構
造並びに材料は製造方法において説明する。
【００１８】
強誘電体キャパシタＣの上部電極４２は、配線６０、導電性プラグ５０、３５のそれぞ
れを通してトランジスタＴの一方のソース／ドレイン領域２３ａ、２３ｃに電気的に接続
されている。下部電極４１は、導電性プラグ５０を通して接地電圧又は回路動作電圧が供
給される配線６０に電気的に接続されている。
【００１９】
図１に示した半導体装置１は、以下の製造方法により製造される。
次に、図２に示す構造を形成するまでの工程を説明する。なお、図２において、破線で
分けられた右側の領域は基板（半導体ウエーハ）１０のメモリセル領域の一部を示し、左
側の部分は基板１０の端部を示している。
【００２０】
まず、基板１０及びウェル領域１１の主面上の非活性領域に素子間分離絶縁層１５を形
成する。素子間分離絶縁層１５は、ＬＯＣＯＳ法を用いて基板１０又はウェル領域１１の
主面を酸化したシリコン酸化膜により形成される。なお、素子間分離絶縁層１５として、
トレンチを形成し、このトレンチ内部に絶縁体を埋設して形成してもよい。
【００２１】
次に、ウェル領域１１の主面上の活性領域にゲート絶縁膜２１を形成する。ゲート絶縁
膜２１には例えば熱酸化法により形成したシリコン酸化膜が使用される。引き続き、ゲー
ト絶縁膜２１上にゲート電極２２ａ、２２ｂを形成する。ゲート電極２２ａ、２２ｂは、
ゲート絶縁膜２１上に多結晶又は非晶質のシリコン膜を形成した後に、シリコン膜をフォ
トリソグラフィ法によりパターニングすることにより形成される。
【００２２】
次に、ウェル領域１１の主面において、素子間分離絶縁層１５及びゲート電極２２ａ、
２２ｂにより囲まれた活性領域内に、ｎ型の低不純物濃度に設定されたエクステンション
領域２４ａを形成する。
【００２３】
エクステンション領域２４ａは、素子間分離絶縁層１５及びデート電極２２ａ、２２ｂ
をマスクとして使用し、イオン注入法を使用してｎ型不純物を注入することにより形成さ
れる。エクステンション領域２４ａの形成に使用されるｎ型不純物は後工程の熱処理を伴
う工程において活性化される。
【００２４】
引き続き、ゲート電極２２の側面にサイトウォールスペーサ２５を形成する。サイトウ
ォールスペーサ２５は、例えばＣＶＤ法を使用してシリコン酸化膜を形成し、このシリコ
ン酸化膜にＲＩＥ等により異方性エッチングを行ってゲート電極２２ａ、２２ｂの側壁に
残すことにより形成される。
【００２５】
さらに、サイドウォールスペーサ２５、素子間分離絶縁膜１５及びゲート電極２２ａ、
２２ｂをマスクとして使用し、イオン注入法により高不純物濃度のｎ型半導体領域２４ｂ
を形成する。
【００２６】
ｎ型半導体領域２４ｂ及びエクステンション領域２４ａにより、１つのｐウェル領域１
１において、２つのゲート電極２２ａ、２２ｂの両側にソース／ドレイン領域２３ａ、２
３ｂ、２３ｃが構成される。
これにより、一方のゲート電極２２ａ、ソース／ドレイン領域２３ａ、２３ｂ、ウェル
領域１１等により、第１のトランジスタＴが構成される。また、他方のゲート電極２２ｂ
、ソース／ドレイン領域２３ｂ、２３ｃ、ウェル領域１１等により、第２のトランジスタ
Ｔが構成される。
【００２７】
次に、トランジスタＴのゲート電極２２ａ、２２ｂ、ソース／ドレイン領域２３ａ、２
３ｂ、２３ｃの上面上にシリサイド膜２６ａ、２６ｂを形成する。
シリサイド膜２６の形成は、例えば、ゲート電極２２ａ、２２ｂ、ソース／ドレイン領
域２３ａ、２３ｂ、２３ｃの表面上を含む基板１０の全面にスパッタリング法を使用して
例えばコバルト等の金属膜を形成し、この金属膜を加熱処理により、ゲート電極２２ａ、
２２ｂ及びソース／ドレイン領域２３ａ、２３ｂ、２３ｃのシリコンと反応させることに
より形成する。
【００２８】
ソース／ドレイン領域２３ａ、２３ｂ、２３ｃの表面上以外の未反応の金属膜は選択的
に除去される。シリサイド膜２６ａ、２６ｂは、ソース／ドレイン領域２３ａ、２３ｂ、
２３ｃとその上層に形成される導電性プラグ３５との間の接触抵抗を減少するとともに、
ゲート電極２２ａ、２２ｂの抵抗を低減することができる。
次に、トランジスタＴ上を含む基板１０上の全面に第１、第２層間絶縁膜３０、３１の
それぞれが順次形成される。
【００２９】
第１層間絶縁膜３０として、例えばプラズマＣＶＤを使用して形成されたシリコン窒化
膜が使用され、このシリコン窒化膜は例えば約２０ｎｍの膜厚に設定される。
第２層間絶縁膜３１として、例えばプラズマＣＶＤを使用して形成されたシリコン酸化
膜が使用される。このシリコン酸化膜は、例えば、プラズマＣＶＤ法により形成される。
例えば、シランガスをソースガスとして使用して形成された膜厚約８０ｎｍのシリコン酸
化膜と、テトラエトキシシラン（ＴＥＯＳ）ガスをソースガスとして使用して形成された
膜厚約１０００ｎｍのシリコン酸化膜との二層構造を有している。
【００３０】
第２層間絶縁膜３１の表面は、化学機械研磨（ＣＭＰ）法により平坦化されている。平
坦化後の第１、第２層間絶縁膜３０、３１の最終的な合計の膜厚は、例えば６５０ｎｍ〜
７５０ｎｍに設定される。
【００３１】
さらに、トランジスタＴのソース／ドレイン領域２３ａ、２３ｂ、２３ｃ上において、
第１、第２層間絶縁膜３０、３１にコンタクトホール３２を形成する。コンタクトホール
３２は、フォトリソグラフィ技術により形成されたレジストマスクを使用し、ＲＩＥ等の
異方性エッチングを使用して第１、第２層間絶縁膜３１、３０のそれぞれを順次エッチン
グすることにより形成される。コンタクトホール３２内の底面にはシリサイド膜２６ｂの
表面が露出する。
【００３２】
次に、コンタクトホール３２内部に埋設され、ソース／ドレイン領域２３ａ、２３ｂ、
２３ｃにシリサイド膜２６を通して電気的に接続される導電性プラグ３５を形成する。
導電性プラグ３５は、例えば、コンタクトホール３２の底面及び内壁に沿って形成され
たグルー膜３５ａと、グルー膜３５ａ上に積層されコンタクトホール３２内部を埋設する
タングステン膜３５ｂとにより形成されている。
【００３３】
グルー膜３５ａは、例えばスパッタリング法を使用して形成された約３０ｎｍの厚さを
有するチタン膜と、スパッタリング法を使用して形成された約２０ｎｍの膜厚を有するチ
タン窒化膜との積層膜により形成される。タングステン膜３５ｂは、例えばＣＶＤ法を使
用して形成され、コンタクトホール３２の内部を完全に埋設する膜厚により形成される。
なお、第２層間絶縁膜３１の上面上に形成されたグルー膜３５ａ、タングステン膜３５
ｂのそれぞれはＣＭＰ法により除去される。
【００３４】
ここで、半導体ウエーハの端部においては、導電性プラグ３５を形成する工程前に形成
された第２層間絶縁膜３１の膜厚が半導体ウエーハの中央部分の膜厚に比べて薄くなって
緩いテーパー状になる。これは、第２層間絶縁膜３１の上面をＣＭＰ法により研磨する際
に発生する。従って、半導体ウエーハの端部では、テーパー面で導電性プラグ３５の構成
膜、特にグルー膜３５ａが、ＣＭＰ法を使用した場合に残査３５Ａとして残る。
【００３５】
次に、図３に示す構造を形成するまでの工程を説明する。
まず、第２層間絶縁膜３１の表面上に、導電性プラグ３５の酸化を防止する酸化防止膜
３６を形成する。酸化防止膜３６は、例えばプラズマＣＶＤ法を利用して形成された約１
００ｎｍの膜厚を有するシリコンオキシナイトライド膜３６ａと、ＴＥＯＳガスをソース
ガスとするプラズマＣＶＤ法を使用して形成された約１００ｎｍ〜１５０ｎｍの膜厚を有
するシリコン酸化膜３６ｂとを順次成膜して形成される。
【００３６】
次に、図４に示すように、酸化防止膜３６の表面上にキャパシタＣの下地となる下地絶
縁膜３７を形成する。下地絶縁膜３７は、後工程において形成されるキャパシタＣの下部
電極４０の結晶性を高め、更に最終的にはキャパシタＣの強誘電体４１の結晶性を高める
ために形成される。下地絶縁膜３７には、例えば、スパッタリング法を使用して形成され
た約２０ｎｍの膜厚を有するアルミナ膜を使用することができる。
【００３７】
次に、キャパシタＣを形成するプロセスが開始される。
まず、図５に示すように、下地絶縁膜３７の表面上に第１導電膜４０ａを形成し、引き
続き第１導電膜４０ａの表面上に強誘電体膜４１ａを形成し、さらに、強誘電体膜４１ａ
の表面上に第２導電膜４２ａを形成する。
第１導電膜４０ａとして、例えば、ＲＦスパッタリング法を使用して形成された約１３
０ｎｍ〜１７０ｎｍ、例えば１５０ｎｍの膜厚を有するプラチナ（Ｐｔ）膜が使用される
。なお、第１導電膜４０ａとして酸化イリジウムのような導電性金属膜を形成してもよい
。
【００３８】
強誘電体膜４１ａには、例えばＲＦスパッタリング法を使用して形成された約１００ｎ
ｍ〜２００ｎｍの膜厚、例えば１２０ｎｍの膜厚を有するＰＺＴ膜を使用する。ＰＺＴ膜
はアモルファス状態において成膜される。
【００３９】
強誘電体膜４１ａの成膜方法は、ＲＦスパッタリング法に限定されるものではなく、例
えば有機金属気相成長法（ＭＯＣＶＤ）法、ゾルゲル法等を使用してもよい。また、強誘
電体膜４１ａは、ＰＺＴ膜に限定されるものではなく、Ｌａ、Ｃａ、Ｓｒ、Ｓｉ等を微量
にドープしたＰＺＴ系材料、又はＳｒＢｉ2ＴａＯ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2（Ｔａ
，Ｎｂ）2Ｏ9等のＢｉ層状構造化合物の酸化物を使用してもよい。
【００４０】
強誘電体膜４１ａは、その成膜後に、不活性ガスであるＡｒと酸化ガスであるＯ2を含
有する混合ガス雰囲気中において高速熱アニール（ＲＴＡ）法を使用して結晶化され、ペ
ロブスカイト構造やビスマス層状構造に結晶構造を変える。この条件は、例えば、基板温
度７２０℃、処理時間１２０秒、昇温速度１２５℃／秒である。
【００４１】
第２導電膜４２ａとして、例えば、ＲＦスパッタリング法を使用して形成された約２３
０ｎｍ〜２７０ｎｍ、例えば２５０ｎｍの膜厚を有する酸化イリジウム（ＩｒＯ2）膜を
使用する。
酸化イリジウムは、後工程において使用される還元ガスが強誘電体膜に透過することを
防止するために、柱状結晶となることが好ましい。そのような酸化イリジウム膜の形成方
法は、特に限定されるものではないが、例えば以下方法を使用して形成される。
【００４２】
第２導電膜４２ａの形成に際して、最初に、強誘電体膜４１ａの表面上に第１導電性酸
化膜を形成する。
第１導電性酸化膜として、成膜の時点において結晶化された酸化イリジウム（ＩｒＯｘ
）膜が形成され、このＩｒＯｘ膜はスパッタリング法を使用して約１０ｎｍ〜５０ｎｍの
厚さに形成される。ＩｒＯｘ膜の成長条件は、例えば次の通りに設定される。
【００４３】
第１導電性酸化膜の成膜温度は３００℃である。成膜雰囲気に導入するガスにはＡｒ及
びＯ2が使用される。スパッタパワーは０．５ｋＷ〜３．０ｋＷ、好ましくは１．０ｋＷ
程度である。この成長条件下において、例えばＡｒの流量は１４０ｓｃｃｍ、Ｏ2の流量
は６０ｓｃｃｍに設定される。
【００４４】
引き続き、第１導電性酸化膜上に第２導電性酸化膜を形成する。第２導電性酸化膜には
酸化イリジウム（ＩｒＯｙ）膜が使用され、このＩｒＯｙ膜は、スパッタリング法を使用
して約３０ｎｍ〜２００ｎｍの厚さに形成される。この場合、ＩｒＯｙの成膜温度が３０
℃以上１００℃以下の範囲内、好ましくは３０℃以上７５℃以下の範囲内に設定され、成
膜の時点においてＩｒＯｙの粒径が５ｎｍ〜６０ｎｍに微結晶化していることが望ましい
。
【００４５】
ＩｒＯｙの成膜雰囲気に導入するガスにはＡｒ及びＯ2が使用される。Ｏ2の流量ｆ1と
Ａｒの流量ｆ2の割合（ｆ1／ｆ2）はＩｒＯｘの第１導電性酸化膜の成長時のその割合よ
りもり高く設定される。
【００４６】
そして、ＩｒＯｙ成膜時に、例えばＡｒの流量は１００ｓｃｃｍに設定され、Ｏ2の流
量は１００ｓｃｃｍに設定される。この場合、スパッタパワーは０．５ｋＷ〜３．０ｋＷ
、好ましくは１．０ｋＷ程度に設定される。また、ＩｒＯｙ成長時の基板温度は３０℃以
上１００℃以下の範囲内に設定される。
【００４７】
このような条件を使用して形成されたＩｒＯｙの第２導電性酸化膜は、異常酸化を発生
することがなく良好なＩｒＯｙ微結晶膜となる。そして、このような条件を使用して形成
された第１導電性酸化膜とそれに積層された第２導電性酸化膜は併せて第２導電膜４２ａ
となり、この第２導電膜４２ａによってキャパシタＣの上部電極膜が形成される。
【００４８】
第１導電性酸化膜を構成するＩｒＯｘ膜よりも第２導電性酸化膜を構成するＩｒＯｙ膜
の方が酸化の割合が高く（組成比ｘ＜組成比ｙ）、第２導電性酸化膜のＩｒＯｙ膜はほぼ
理想的な化学量論組成比を有している。組成比ｙは２又はそれ以上であることが好ましい
。
【００４９】
なお、酸化されていない貴金属膜は、その後に形成される絶縁膜形成工程や配線形成工
程で使用される材料に含まれる還元元素、例えば水素を活性化する。活性化された還元元
素はキャパシタＣの強誘電体特性を劣化する。
第２導電膜４２ａの上層の第２導電性酸化膜（ＩｒＯｙ）は、その後の熱処理により柱
状の微結晶となり、緻密な膜になる。
【００５０】
図１９（ａ）は、第２導電膜４２ａをパターンニングし、第２導電膜４２ａからキャパ
シタＣの上部電極４２を形成した時の電子顕微鏡写真に基づく斜視図である。図１９（ｂ
）は、図１９（ａ）に示す上部電極４２の表面の凹凸形状を模式的に表した断面図である
。図１９（ａ）からも明らかなように、上部電極４２の表面には柱状結晶に起因する凹凸
が現れており、図１９（ｂ）に示すように、上部電極４２の表面の凹凸の段差は大きく、
凸の形状は尖っている。また、上部電極４２上面の凹凸は、その下の強誘電体膜４１ａの
成膜時やその後のアニール処理による表面荒れにも起因する。
【００５１】
なお、第２導電膜４２ａは、酸化イリジウムに限定されるものではなく、イリジウム（
Ｉｒ）、Ｐｔ等の貴金属、又は酸化貴金属を使用してもよい。第２導電性酸化膜の上に、
第２導電膜４２ａの一部としてＩｒのような貴金属膜を形成してもよい。この場合には、
貴金属膜の上面に凹凸が現れる。
【００５２】
次に、図６に示す構造を形成するまでの工程を説明する。
まず、第２導電膜４２ａの表面上にハードマスク形成膜１００ａを形成する。ハードマ
スク形成膜１００ａは、キャパシタＣの第２導電膜４２ａをパターンニングするマスクと
して使用される。このため、ハードマスク形成膜１００ａは、第２導電膜４２ａに対して
エッチング選択比を有し、更にハードマスク形成膜１００ａ自体をパターンニングするレ
ジストマスクに対してエッチング選択比を有する材料から形成される。
【００５３】
ハードマスク形成膜１００ａには例えば金属を有するＴｉＮ膜が使用され、このＴｉＮ
膜は例えば２０ｎｍ〜５０ｎｍの膜厚、好ましくは３０ｎｍの膜厚に設定される。また、
ハードマスク形成膜１００ａは、ＴｉＮ膜に限定されるものではなく、同等の機能を有す
る例えば、チタン膜、窒化チタンアルミニウム（ＴｉＮＡｌ）膜を使用することができる
。
【００５４】
続いて、ハードマスク形成膜１００ａの表面上に、キャパシタＣの上部電極の形成に使
用するレジストマスク１１０を形成する。レジストマスク１１０は、第２導電膜４２ａ上
にフォトレジストを塗布し、これを露光、現像することにより形成される。レジストマス
ク１１０の膜厚は７００ｎｍ〜８００ｎｍ、好ましくは７５０ｎｍに設定され、その平面
形状は、キャパシタＣの上部電極を形成するための平面形状を有している。
【００５５】
次に、図７に示すように、レジストマスク１１０を使用してハードマスク形成膜１００
ａをパターンニングする。即ち、レジストマスク１１０に覆われていない領域のハードマ
スク形成膜１００ａを除去し、これによりレジストマスク１１０の下に残されたハードマ
スク形成膜１００ａをハードマスク１００として使用する。ハードマスク形成膜１００ａ
のパターンニングには、例えば誘導結合プラズマ（ＩＣＰ）エッチング法が使用される。
【００５６】
ＩＣＰエッチングの条件は例えば以下の通り設定される。エッチングガスとしてハロゲ
ンガスと不活性ガスとの混合ガス、例えば流量８０ｓｃｃｍの塩素（Ｃｌ2）ガスと流量
８０ｓｃｃｍのアルゴン（Ａｒ）ガスとの混合ガスが使用される。エッチング圧力は０．
７Ｐａ、基板１０を載置する基板電極に供給する高周波バイアスパワーは５０Ｗ〜４００
Ｗ、基板１０に対向する電極に供給する高周波ソースパワーは５００Ｗ〜１２００Ｗに設
定される。
【００５７】
次に、図８に示すように、レジストマスク１１０及びハードマスク１００を使用して第
２導電膜４２ａのパターンニングが行われ、ハードマスク１００に覆われていない第２導
電膜４２ａが除去される。これにより、ハードマスク１００の下に残された第２導電膜４
２ａを上部電極４２として使用する。第２導電膜４２ａのパターンニングにはドライエッ
チング、例えばＩＣＰエッチング法が使用される。
【００５８】
第２導電膜４２ａのパターンニングにおいては、第２導電膜４２ａの構成物質、例えば
ＩｒＯ2がレジストマスク１１０側面に付着することを防止し、さらに上部電極４２上に
その付着物がフェンス状に残ることを防止することが好ましい。このために、レジストマ
スク１１０のエッチングの等方性、即ちサイドエッチングの進行が高められる。そのエッ
チングの条件は、例えば以下の通り設定される。
【００５９】
エッチングガスとしてハロゲンガスと不活性ガスとの混合ガス、例えば流量１０ｓｃｃ
ｍのＣｌ2ガスと流量５０ｓｃｃｍのＡｒガスとの混合ガスが使用される。エッチング圧
力は０．７Ｐａ、ソースパワーは２１００Ｗ、バイアスパワーは１４００Ｗに設定される
。
【００６０】
この後、図９に示すように、残存するレジストマスク１１０を除去する。レジストマス
ク１１０の除去には、例えばＯ2ガス及びＮ２ガスを使用したアッシング処理が施される
。
なお、第２導電膜４２ａのパターンニングは、マスク１１０を除去した後に、ハードマ
スク１００のみを使用して行うこともできる。
【００６１】
次に、図１０に示すように、ハードマスク１００をドライエッチングにより選択的に除
去し、これに引き続き上部電極４２の表面層をドライエッチングにより除去する。
ハードマスク１００及び上部電極４２の表面層の除去には例えばＩＣＰエッチング法が
使用される。ＩＣＰエッチングの条件は例えば以下の通りである。
【００６２】
エッチングガスとしてハロゲンガスと不活性ガスとの混合ガス、例えば流量８０ｓｃｃ
ｍのＣｌ2ガスと流量８０ｓｃｃｍのＡｒガスとの混合ガスが使用される。エッチング圧
力は０．７Ｐａ、ソースパワーは５００Ｗ〜１２００Ｗ、例えば８００Ｗ、バイアスパワ
ーは５０Ｗ〜４００Ｗ、例えば１００Ｗに設定される。
【００６３】
ここで、上部電極４２の表面層は、その上面からその膜厚方向に向かって２０ｎｍ〜４
０ｎｍの範囲内の表面層がドライエッチングにより除去される。即ち、上部電極４２の当
初の全体の膜厚（第２導電膜４２ａの膜厚）に対して８％〜１６％の範囲内の表面層であ
る。
【００６４】
図２０（ａ）は、ハードマスク１００とともに上部電極４２の表面層をドライエッチン
グにより除去した後の上部電極４２の電子顕微鏡写真に基づく斜視図である。図２０（ｂ
）は、図２０（ａ）に示す上部電極４２の表面の凹凸形状を模式的に表した断面図である
。
【００６５】
図２０（ａ）及び図２０（ｂ）からも明らかなように、前述の図１９（ａ）及び図１９
（ｂ）に比べて、上部電極４２の表面の柱状結晶に起因する凹凸が小さくなり、かつ凹凸
の形状が緩やかになっており、上部電極４２の表面は平坦化されている。上部電極４２の
表面の柱状結晶に起因する凹凸においては、特に突起部分がそれ以外の部分に比べて大き
くエッチングされる。
【００６６】
ここで、上部電極４２の表面層の除去の下限は、上部電極４２の表面の平坦化を促進し
、上部電極４２とその後に形成される導電性プラグ５０との接続状態を良好にする量に設
定されている。
一方、上部電極４２の表面層の除去の上限は、ドライエッチング時間が長くなることを
防止し、上部電極４２の形状異常を生じることなく、更に強誘電体４１へのダメージを与
えないために設定されている。エッチング時間の設定が長すぎると、上部電極４２の形状
異常や、強誘電体材料へのダメージにつながる可能性がある。
【００６７】
ここで、図１０の左側に示す半導体ウエーハの端面に残る残査３５Ａは、その上の層間
絶縁膜３６等に覆われているので、ハードマスク１００をドライエッチングした後にもそ
のままの状態で残る。
ところで、残査３５Ａは、前述の通り導電性プラグ３５を構成するグルー膜３５ａ等に
より形成されているので、ハードマスク１００と同等の材料でありかつ同等のエッチング
選択比を有する。
【００６８】
従って、ハードマスク１００をドライエッチングではなくウエットエッチングにより除
去すると、図２１に示すように、ハードマスク１００とともに残査３５Ａが除去される。
残査３５Ａが除去されると、その部分が空洞化されてしまう。
【００６９】
空洞化された部分の上の酸化防止膜３６、第１導電膜４０ａ等は、ウエットエッチング
時に剥がれ易くなる。そして、剥がれた膜は異物として半導体ウエーハの表面すなわち強
誘電体膜４１ａの表面上や上部電極４２の表面上に付着し、付着した箇所によっては素子
不良の原因となる。
【００７０】
これに対して本実施形態においては、上部電極４２の表層のエッチングの前に、同一条
件で、ハードマスク１００の除去にドライエッチングを適用しているので、空洞が発生し
にくく、残査３５Ａの除去に伴う製造不良を防止することができる。
なお、ハードマスク１００の除去並びに上部電極４２の表層の除去の後には、残留塩素
を除去するために、例えばＯ2ガス及びＮ２ガスを使用したドライ処理が行われる。
【００７１】
次に、図１１に示す構造を形成するまでの工程を説明する。
まず、強誘電体キャパシタＣの強誘電体４１の形成領域において、上部電極４２及び強
誘電体膜４１ａの上にフォトレジストを塗布し、これを露光、現像することにより、複数
の上部電極４２を覆うストライプ状のレジストマスク１１１を形成する。
【００７２】
さらに、レジストマスク１１１に覆われていない強誘電体膜４１ａをエッチングして除
去するとともに、レジストマスク１１１の下の強誘電体膜４１ａをキャパシタＣの強誘電
体膜４１とする。強誘電体膜４１ａのパターンニングにはドライエッチングが使用される
。強誘電体４１が形成され後に、マスク１１１は除去される。
【００７３】
次に、図１２に示す構造を形成するまでの工程を説明する。
まず、強誘電体膜４１、上部電極４２及び第１導電膜４０ａの上にフォトレジストを塗
布し、これを露光、現像することによりレジストマスク１１２を形成する。レジストマス
ク１２は、強誘電体膜４１及びその上の複数の上部電極４２を覆うとともに、強誘電体膜
４１からはみ出す形状を有している。
【００７４】
その後に、レジストマスク１１２を使用して第１導電膜４０ａのパターンニングが行わ
れ、マスク１１２に覆われていない第１導電膜４０ａを除去する。これにより、レジスト
マスク１１２の下に残された第１導電膜４０ａをキャパシタＣの下部電極４０として使用
する。第１導電膜４０ａのパターンニングにはドライエッチングが使用される。下部電極
４０のうち強誘電体膜４１からはみ出した領域は、コンタクト領域４０ｂとなる。
【００７５】
下部電極４０が形成され後に、マスク１１２を除去すると、図１３に示ように、上部電
極４２、強誘電体４１及び下部電極４０を有する強誘電体キャパシタＣが現れる。
次に、図１４に示す構造を形成するまでの工程を説明する。
【００７６】
まず、基板１０上の全面であって強誘電体キャパシタＣ上に保護膜４３を形成する。保
護膜４３は、水素（Ｈ2）等の還元性雰囲気から強誘電体キャパシタＣを保護し、強誘電
体４１の劣化を防止する。保護膜４３には、例えばスパッタリング法を使用して成膜され
た約５０ｎｍの膜厚を有する酸化アルミニウム（Ａｌ2Ｏ3）膜が使用される。
【００７７】
この後、ここまでのエッチング、スパッタリング等の工程によって強誘電体４１が受け
たダメージを元の状態に回復するために、回復アニールを行う。この回復アニールは、酸
素雰囲気中で、基板温度６５０℃、処理時間９０分の条件下において行われる。
【００７８】
続いて、保護膜４３上に第３層間絶縁膜４５を形成する。第３層間絶縁膜４５は、例え
ば、ＴＥＯＳガスを反応ガスとするプラズマＣＶＤ法を使用して形成された約１５００ｎ
ｍの膜厚を有するシリコン酸化膜を形成する。その後に、ＣＭＰ法を使用してシリコン酸
化膜の表面を研磨して平坦化する。平坦化された第３層間絶縁膜４５の最も厚い領域の膜
厚は約１０００ｎｍである。
【００７９】
その後に、第３層間絶縁膜４５に脱水処理が行われる。この脱水処理は、例えば層間絶
縁膜４５の表面をＮ2Ｏプラズマに晒すことにより行われる。また、脱水処理はアニール
を使用してもよい。
次に、第３層間絶縁膜４５上に保護膜４６を形成する。保護膜４６は、後工程において
発生するＨ2や水分（Ｈ2Ｏ）から強誘電体キャパシタＣを保護する。保護膜４６には、例
えばスパッタリング法を使用して形成された約５０ｎｍの膜厚を有するアルミナ膜が使用
される。
【００８０】
さらに、保護膜４６上の全面に第４層間絶縁膜４７を形成する。第４層間絶縁膜４７と
して、例えば、プラズマＣＶＤ法により膜厚約２００ｎｍのシリコン酸化膜を形成する。
次に、図１５に示す構造を形成するまでの工程を説明する。
まず、強誘電体キャパシタＣの上部電極４２上及び下部電極４０のコンタクト領域４０
ｂ上が開口されたマスク１１３が第４層間絶縁膜４７上に形成される。マスク１１３とし
てレジストマスクが形成される。
【００８１】
続いて、マスク１１３を使用して第４層間絶縁膜４７、保護膜４６、第３層間絶縁膜４
５、保護膜４３のそれぞれをエッチングにより除去することにより、上部電極４２上及び
コンタクト領域４０ｂ上にコンタクトホール４８ａ、４８ｂが形成される。
コンタクトホール４８の形成には、Ｃ4Ｆ8ガス、Ａｒガス、Ｏ2ガス及びＣＯガスの混
合ガスをエッチングガスとする平行平板プラズマエッチング法を使用して行われる。この
後、マスク１１３は除去される。
【００８２】
次に、図１６に示す構造を形成するまでの工程を説明する。
まず、トランジスタＴのソース／ドレイン領域２３ａ、２３ｂ、２３ｃの上であって導
電性プラグ３５上に開口を有するマスク１１４を第４層間絶縁膜４７上に形成する。マス
ク１１４としてレジストマスクを形成する。
【００８３】
続いて、マスク１１４を使用して層間絶縁膜４７、保護膜４６、層間絶縁膜４５、保護
膜４３、絶縁膜３７、酸化防止膜３６のそれぞれを順エッチングして導電性プラグ３５上
にコンタクトホール４９ａ〜４９ｃを形成する。
コンタクトホール４９ａ〜４９ｃの形成には、Ｃ4Ｆ8ガス、Ａｒガス、Ｏ2ガス及びＣ
Ｏガスの混合ガスをエッチングガスとする平行平板プラズマエッチング法を使用して行わ
れる。この後、マスク１１４は除去される。
【００８４】
さらに、プラズマ化されたＡｒガス雰囲気中において、スパッタリング法を使用したエ
ッチングが行われ、コンタクトホール４８ａ、４８ｂ、４９ａ〜４９ｃのそれぞれの内壁
及び底面が清浄化される。このエッチング量はシリコン酸化膜の膜厚換算において約１０
ｎｍに設定される。
次に、図１８に示すように、コンタクトホール４８ａ、４８ｂ、４９ａ〜４９ｃ内にそ
れぞれ導電性プラグ５０を形成する。
【００８５】
導電性プラグ５０は、例えば、コンタクトホール４８ａ、４８ｂ、４９ａ〜４９ｃのそ
れぞれの内面に沿って形成されたグルー膜５０ａと、コンタクトホール４８ａ、４８ｂ、
４９ａ〜４９ｃ内を埋めるタングステン膜５０ｂとにより形成されている。グルー膜５０
ａは、例えばスパッタリング法を使用して形成された約７５ｎｍの厚さを有するチタン窒
化膜により形成される。タングステン膜５０ｂは、例えばＣＶＤ法によりグルー膜５０上
に形成される。グルー膜５０ａ、タングステン膜５０ｂを形成した後、第４層間絶縁膜４
７上の余分なタングステン膜５０ｂ及びグルー膜５０ａをＣＭＰ法により除去する。
【００８６】
その後、図１に示したように、第５層間絶縁膜４７上において、導電性プラグ５０に電
気的に接続される配線（第１層目配線）６０を形成する。
配線６０は、バリアメタル膜６０ａ、このバリアメタル膜６０ａ上に積層された金属積
層膜６０ｂ、この金属積層膜６０ｂ上に積層された反射防止膜６０ｃのそれぞれを積層し
て形成される。
【００８７】
バリアメタル膜６０ａは、例えば、約６０ｎｍの膜厚を有するＴｉ膜、約３０ｎｍの膜
厚を有するチタン窒化膜のそれぞれをスパッタリング法により積層して形成される。金属
積層膜６０ｂは、例えば、約３６０ｎｍの膜厚を有するアルミニウム合金膜、約５ｎｍの
膜厚を有するＴｉ膜、約７０ｎｍの膜厚を有するチタン窒化膜のそれぞれをスパッタリン
グ法により順次積層して形成される。アルミニウム合金膜には例えばエレクトロマイグレ
ーション耐性を向上する銅（Ｃｕ）が添加されている。反射防止膜６０ｃには例えばシリ
コンオキシナイトライド膜が使用される。
【００８８】
次に、基配線６０を覆う第６層間絶縁膜６５を第５層間絶縁膜４７上に形成する。第６
層間絶縁膜６５には例えばプラズマＣＶＤ法を使用して形成されたシリコン酸化膜が使用
され、このシリコン酸化膜の成膜後にＣＭＰ法を使用してシリコン酸化膜の表面は平坦化
される。
【００８９】
配線６０上において層間絶縁膜６５にコンタクトホール６６が形成され、コンタクトホ
ール６６内部に埋設された導電性プラグ７０が形成される。この導電性プラグ７０の形成
方法は導電性プラグ５０の形成方法と同様であるで、説明は省略する。更に、ここでは説
明を省略するが、層間絶縁膜６５上には第２層目配線又はそれ以上の層数の配線が形成さ
れる。上層配線の形成方法は配線６０の形成方法と同様である。
【００９０】
これら一連の製造工程が終了すると、半導体装置１を完成させることができる。なお、
ここまでの工程は半導体ウエーハのダイシング工程前までの説明であって、この後に半導
体ウエーハにはダイシング工程が行われ、チップ化されるとともに、前述の半導体ウエー
ハの端面は残査３５Ａとともに切り取られ排除される。
【００９１】
本実施形態に係る半導体装置１の製造方法においては、強誘電体キャパシタＣの上部電
極４２（第２導電膜４２ａ）をパターンニングするハードマスク１００をドライエッチン
グにより除去した後に、連続して上部電極４２の表面層をドライエッチングにより除去し
平坦化することができるので、強誘電体４１上の上部電極４２とそれに接続される導電性
プラグ５０との間の密着性を向上することができる。
【００９２】
更に、本実施形態に係る半導体装置１の製造方法においては、ハードマスク１００をド
ライエッチングにより除去しているので、このハードマスク１００を除去しても半導体ウ
エーハの端面の残査３５Ａを残し、この残査３５Ａ上の膜の剥がれを防止することができ
、膜の剥がれに起因する製造不良を防止することができる。
【００９３】
以上のように、本発明を上記の実施の形態に記載したが、この開示の一部をなす論述及
び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運
用技術に適用することができる。
例えば、前述の実施の形態等においては、強誘電体メモリに本発明を適用した例を説明
したが、本発明は、半導体記憶装置に限定されるものではなく、ロジック回路に組み込ま
れる強誘電体キャパシタ、或いはシステムＬＳＩにおいて形成される強誘電体メモリに適
用することができる。
【００９４】
次に、本発明の実施形態について、さらに付記する。
（付記１）
半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上方に第１導電膜を形成す
る工程と、前記第１導電膜上に強誘電体膜を形成する工程と、前記強誘電体膜上に第２導
電膜を形成する工程と、前記第２導電膜上に金属を有するハードマスクを形成する工程と
、前記第２導電膜の前記ハードマスクにより覆われない領域を除去する工程と、前記ハー
ドマスクと前記ハードマスク下の前記第２導電膜の表面層とをドライエッチングにより連
続して除去する工程と、を有することを特徴する半導体装置の製造方法。
（付記２）
前記ハードマスクを形成する工程は、前記第２導電膜上の全面にハードマスク形成膜を
形成する工程と、前記ハードマスク形成膜上にレジストマスクを形成する工程と、前記ハ
ードマスク形成膜の前記レジストマスクに覆われていない領域を除去し、前記前記レジス
トマスクの下の前記ハードマスク形成膜から前記ハードマスクを形成する工程と、を備え
ていることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記ハードマスクを形成する工程は、チタン、窒化チタン、窒化チタンアルミニウムの
いずれかからなるハードマスクを形成する工程であることを特徴とする付記１又は付記２
に記載の半導体装置の製造方法。
（付記４）
前記第２導電膜の表面層をドライエッチングにより除去する工程は、前記第２導電膜の
上面からその膜厚方向に向かって２０ｎｍ〜４０ｎｍの範囲内の表面層をドライエッチン
グにより除去する工程であることを特徴とする付記１乃至付記３のいずれか１つに記載の
半導体装置の製造方法。
（付記５）
前記第２導電膜の表面層をドライエッチングにより除去する工程は、前記第２導電膜の
膜厚に対して８％〜１６％の範囲内の表面層をドライエッチングにより除去する工程であ
ることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記第２導電膜は、柱状結晶を有することを特徴とする付記１乃至付記５のいずれか１
つに記載の半導体装置の製造方法。
（付記７）
前記柱状結晶は、酸化イリジウム膜であることを特徴とする請求６に記載の半導体装置
の製造方法。
（付記８）
前記第１導電膜を形成する前に、前記絶縁膜にホールを形成する工程と、前記ホール内
と前記絶縁膜上に金属を有する第３導電膜を形成する工程と、前記絶縁膜上の前記第３導
電膜を除去し、前記ホール内に前記第３導電膜を導電プラグとして残すとともに、前記半
導体基板の端部の前記絶縁膜上に前記第３導電膜を残す工程と、前記第１導電膜と前記絶
縁膜の間に、前記導電プラグを覆う保護絶縁膜を形成する工程と、を有することを特徴と
する付記１乃至付記７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記ハードマスクの前記金属は、前記第３導電膜の前記金属と同一金属であることを特
徴とする付記８に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９５】
【図１】図１は、本発明の実施形態に係る半導体装置の要部断面図である。
【図２】図２は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１）である。
【図３】図３は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その２）である。
【図４】図４は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その３）である。
【図５】図５は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その４）である。
【図６】図６は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その５）である。
【図７】図７は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その６）である。
【図８】図８は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その７）である。
【図９】図９は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その８）である。
【図１０】図１０は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その９）である。
【図１１】図１１は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１０）である。
【図１２】図１２は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１１）である。
【図１３】図１３は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１２）である。
【図１４】図１４は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１３）である。
【図１５】図１５は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１４）である。
【図１６】図１６は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１５）である。
【図１７】図１７は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１６）である。
【図１８】図１８は、本発明の実施形態に係る半導体装置の製造方法を説明する断面図（その１７）である。
【図１９】図１９（ａ）は、本発明の実施形態に係る強誘電体キャパシタの上部電極についてドライエッチング工程前の状態を示す電子顕微鏡写真に基づく斜視図であり、図１９（ｂ）は、その上部電極の表面の凹凸形状を模式的に示す断面図である。
【図２０】図２０（ａ）は、本発明の実施形態に係る強誘電体キャパシタの上部電極についてドライエッチング工程後の状態を示す電子顕微鏡写真に基づく斜視図であり、図２０（ｂ）は、その上部電極の表面の凹凸形状を模式的に示す断面図である。
【図２１】図２１は、リファレンスに係る半導体装置の製造方法において、ウエットエッチングを使用してハードマスクを除去した後の状態を示す断面図である。
【符号の説明】
【００９６】
１  半導体装置
１０  基板
１１  ウェル領域
２１  ゲート絶縁膜
２２ａ、２２ｂ  ゲート電極
２３ａ、２３ｂ、２３ｃ  ソース／ドレイン領域
２４ａ  エクステンション領域
２４ｂ  ｎ型半導体領域
３５、５０、７０  導電性プラグ
３５ａ、５０ａ、７０ａ  グルー膜
３５ｂ、５０ｂ、７０ｂ  Ｗ膜
３５Ａ  残査
４０  下部電極
４０ａ  第１導電膜
４１  強誘電体
４１ａ  強誘電体膜
４２  上部電極
４２ａ  第２導電膜
６０  配線
１００  ハードマスク
１１０〜１１３  レジストマスク
Ｔ  トランジスタ
Ｃ  強誘電体キャパシタ
【図１】
0005338150.tif 000002
【図２】
0005338150.tif 000003
【図３】
0005338150.tif 000004
【図４】
0005338150.tif 000005
【図５】
0005338150.tif 000006
【図６】
0005338150.tif 000007
【図７】
0005338150.tif 000008
【図８】
0005338150.tif 000009
【図９】
0005338150.tif 000010
【図１０】
0005338150.tif 000011
【図１１】
0005338150.tif 000012
【図１２】
0005338150.tif 000013
【図１３】
0005338150.tif 000014
【図１４】
0005338150.tif 000015
【図１５】
0005338150.tif 000016
【図１６】
0005338150.tif 000017
【図１７】
0005338150.tif 000018
【図１８】
0005338150.tif 000019
【図１９】
0005338150.tif 000020
【図２０】
0005338150.tif 000021
【図２１】
0005338150.tif 000022