(57)【特許請求の範囲】
【請求項１】
入出力端子間にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとが並列接続されたスイッチトキャパシタフィルタ用のアナログスイッチであって、
前記ＮチャネルＭＯＳトランジスタと前記ＰチャネルＭＯＳトランジスタとは、同一の半導体基板において互いに電気的に分離して形成されており、
前記ＮチャネルＭＯＳトランジスタが形成された第１領域の基板電位と前記ＰチャネルＭＯＳトランジスタが形成された第２領域の基板電位とをいずれもスイッチトキャパシタフィルタでの基準電位として前記入出力端子に印加される電位に固定する第１の基板電位固定状態と、前記第１領域の基板電位を前記スイッチトキャパシタフィルタでの低電位側電源電位に固定するとともに前記第２領域の基板電位を前記スイッチトキャパシタフィルタでの高電位側電源電位に固定する第２の基板電位固定状態とを切り替え可能に構成したことを特徴とするアナログスイッチ。
【請求項２】
入出力端子間にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとが並列接続されたスイッチトキャパシタフィルタ用のアナログスイッチであって、
前記ＮチャネルＭＯＳトランジスタと前記ＰチャネルＭＯＳトランジスタとは、それぞれ同一の半導体基板において底面および側面が誘電体で囲まれた領域に形成されており、
前記ＮチャネルＭＯＳトランジスタが形成された第１領域の基板電位と前記ＰチャネルＭＯＳトランジスタが形成された第２領域の基板電位とをいずれもスイッチトキャパシタフィルタでの基準電位として前記入出力端子に印加される電位に固定する第１の基板電位固定状態と、前記第１領域の基板電位を前記スイッチトキャパシタフィルタでの低電位側電源電位に固定するとともに前記第２領域の基板電位を前記スイッチトキャパシタフィルタでの高電位側電源電位に固定する第２の基板電位固定状態とを切り替え可能に構成したことを特徴とするアナログスイッチ。
【請求項３】
演算増幅器と、第１、第２、第３のキャパシタと、第１、第２、第３、第４、第５、第６のアナログスイッチとを具備し、
前記演算増幅器の非反転入力端子に基準電圧が印加され、前記第１のアナログスイッチは信号入力端子と第１相互接続ノードとの間に、前記第４のアナログスイッチは前記第１相互接続ノードと前記基準電圧の印加ノードとの間に、前記第１のキャパシタは前記第１相互接続ノードと第２相互接続ノードとの間に、前記第２のアナログスイッチは前記第２相互接続ノードと前記基準電圧の印加ノードとの間に、前記第５のアナログスイッチは前記第２相互接続ノードと前記演算増幅器の反転入力端子との間に、前記第２のキャパシタは前記第２相互接続ノードと第３相互接続ノードとの間に、前記第３のキャパシタは前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に、前記第３のアナログスイッチは前記第３相互接続ノードと前記基準電圧の印加ノードとの間に、前記第６のアナログスイッチは前記第３相互接続ノードと前記演算増幅器の出力端子との間にそれぞれ接続され、前記演算増幅器の出力端子から出力信号を取り出すように構成され、
前記第１〜第３のアナログスイッチがオンし且つ前記第４〜第６のアナログスイッチがオフする第１の状態と、この第１の状態に続いて前記第１〜第６のアナログスイッチがいずれもオフする第２の状態と、この第２の状態に続いて前記第１〜第３のアナログスイッチがオフし且つ前記第４〜第６のアナログスイッチがオンする第３の状態と、この第３の状態に続いて前記第１〜第６のアナログスイッチがいずれもオフする第４の状態とを繰り返すことによりフィルタ動作を実行し、
前記第５のアナログスイッチとして請求項１または２記載のアナログスイッチを用い、前記アナログスイッチを、前記第３の状態において前記第１のキャパシタから前記第２および第３のキャパシタへの電荷移動が行われる期間にあっては前記第２の基板電位固定状態で動作させ、前記第４の状態において前記第１〜第３のキャパシタの電荷が保持される期間にあっては前記第１の基板電位固定状態で動作させることを特徴とするスイッチトキャパシタフィルタ。
【請求項４】
前記第５のアナログスイッチを、前記第１〜第３のキャパシタの電荷が保存されている期間中に、前記第１の基板電位固定状態から前記第２の基板電位固定状態に切り替え、さらに、前記期間中に前記第２の基板電位固定状態から前記第１の基板電位固定状態に切り替えることを特徴とする請求項３記載のスイッチトキャパシタフィルタ。
【請求項５】
前記第５のアナログスイッチを、前記第２の状態の期間中に前記第１の基板電位固定状態から前記第２の基板電位固定状態に切り替え、前記第３の状態において前記電荷移動が終了した後である予め定められた時点で前記第２の基板電位固定状態から前記第１の基板電位固定状態に切り替えることを特徴とする請求項４記載のスイッチトキャパシタフィルタ。
【請求項６】
前記第５のアナログスイッチを、前記第４の状態の最初に前記第２の基板電位固定状態から前記第１の基板電位固定状態に切り替えた後、前記第４の状態の最後に前記第１の基板電位固定状態から前記第２の基板電位固定状態に切り替えることを特徴とする請求項４記載のスイッチトキャパシタフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力端子間にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとが並列接続されたアナログスイッチおよびこのアナログスイッチを用いたスイッチトキャパシタフィルタに関する。
【背景技術】
【０００２】
半導体圧力センサは、その小型、高性能性が評価されて自動車エンジンの吸気管、排気管内の圧力検出等、自動車用以外ではガスメータ用途などに幅広く採用されている。一般に半導体圧力センサは応答性が良いため、高速の圧力変動の検出には都合が良い。しかし、高周波成分を除いた平均的圧力変動を検出したいような場合には、この高速応答性が返って逆効果になる。従って、そのような場合には、検出した値をローパスフィルタを通すことによって高周波成分を取り除き、目的とする低周波成分のみを取り出すことが行われている。
【０００３】
特許文献１には、上記ローパスフィルタの具体的な手段としてスイッチトキャパシタフィルタ（Switched Capacitor Filter）を用いたものが開示されている。このローパスフィルタは、１Ｈｚ程度の低いカットオフ周波数が必要とされる場合に、スイッチトキャパシタを構成するキャパシタの容量値を半導体集積回路で実現可能な小さい値に維持し、代わりにクロックパルスの周波数を１．５ｋＨｚ程度まで下げる構成となっている。そして、クロックパルスの周波数を下げることに伴うアナログスイッチの漏れ電流を抑制するために、アナログスイッチを構成するＭＯＳトランジスタの基板電位を回路の基準電位に固定するようにしている。
【特許文献１】特開２００６−１２９０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１記載のスイッチトキャパシタフィルタは、入力電圧と出力電圧とに差が生じる期間において、基板電位を回路の基準電位に固定したアナログスイッチを構成するＭＯＳトランジスタのソース（ドレイン）と基板との間のＰＮ接合が順方向バイアスされ、これに伴う漏れ電流が発生するという問題があった。入力電圧と出力電圧との差は、特に入力電圧の振幅が大きい場合やスルーレートが高い場合に顕著になるため、上記スイッチトキャパシタフィルタでは、入力電圧の振幅やスルーレートを制限する必要があった。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、ＭＯＳトランジスタの接合部における漏れ電流を抑制することができるアナログスイッチおよびこれを用いたスイッチトキャパシタフィルタを提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の手段によれば、アナログスイッチを構成するＮチャネルＭＯＳトランジスタが形成された第１領域の基板電位とＰチャネルＭＯＳトランジスタが形成された第２領域の基板電位とを切り替え可能に構成した。このように構成したアナログスイッチをスイッチトキャパシタフィルタに用いる際、スイッチトキャパシタフィルタの動作に応じて各基板電位を切り替えることにより、接合部における漏れ電流の発生を防止できる。すなわち、第１領域の基板電位と第２領域の基板電位とをいずれも入出力端子に印加されるスイッチトキャパシタフィルタでの基準電位に固定する第１の基板電位固定状態に設定している期間にあっては、第１領域の基板電位が印加される領域および第２領域の基板電位が印加される領域とアナログスイッチの入出力端子（各ＭＯＳトランジスタのソースまたはドレイン）との間に電位差が生じず、接合部における漏れ電流が発生しない。そして、入出力端子間にＰＮ接合の順方向電圧を超える電位差が生じる期間に、第１領域の基板電位をスイッチトキャパシタフィルタでの低電位側電源電位に固定するとともに第２領域の基板電位を高電位側電源電位に固定する第２の基板電位固定状態に切り替えれば、第１領域の基板電位が印加される領域および第２領域の基板電位が印加される領域と各ＭＯＳトランジスタのソースまたはドレインとの間が順方向バイアスされることを抑制でき、接合部における漏れ電流の発生を防止できる。
【０００７】
請求項２記載の手段によれば、請求項１記載の手段と同様にアナログスイッチを構成するＮチャネルＭＯＳトランジスタが形成された第１領域の基板電位とＰチャネルＭＯＳトランジスタが形成された第２領域の基板電位とを切り替え可能に構成した。このように構成したアナログスイッチをスイッチトキャパシタフィルタに用いる際、スイッチトキャパシタフィルタの動作に応じて各基板電位を切り替えることにより、接合部における漏れ電流の発生を防止できる。さらに、各ＭＯＳトランジスタを、同一の半導体基板上において底面および側面が誘電体で囲まれた領域にそれぞれ形成した。このように、誘電体分離構造を採用することにより、第１領域および第２領域の各基板電位を容易に且つ任意に設定することが可能となる。
【０００８】
請求項３記載の手段によれば、第１〜第３のアナログスイッチがオンし且つ第４〜第６のアナログスイッチがオフする第１の状態においては、第１のキャパシタに信号入力電圧に応じた電荷を蓄積し、第２のキャパシタの電荷を放電し、第３のキャパシタの電荷を保持する。この第１の状態に続いて第１〜第６のアナログスイッチがいずれもオフする第２の状態においては、第１〜第３のキャパシタの電荷を保持する。この第２の状態に続いて第１〜第３のアナログスイッチがオフし且つ第４〜第６のアナログスイッチがオンする第３の状態においては、第２および第３のキャパシタを並列に接続し、電荷再分配により第１のキャパシタの電荷を第２および第３のキャパシタに移動させる。この第３の状態に続いて第１〜第６のアナログスイッチがいずれもオフする第４の状態においては、第１〜第３のキャパシタの電荷を保持する。これら第１〜第４の状態を繰り返すことによりローパスフィルタの作用が得られる。
【０００９】
また、第５のアナログスイッチとして請求項１または２記載のアナログスイッチを用い、第３の状態における電荷移動が行われる期間にあっては第２の基板電位固定状態で動作させ、第４の状態における電荷が保持される期間にあっては第１の基板電位固定状態で動作させる。これにより、上述したアナログスイッチを構成する各ＭＯＳトランジスタの接合部における漏れ電流の発生を防止できる。
【００１０】
請求項４記載の手段によれば、ＭＯＳトランジスタの第１領域の基板電位が印加される領域および第２領域の基板電位が印加される領域とソース（ドレイン）間には寄生容量（接合容量）が存在する。基板電位が変化すると、この寄生容量を通してその変化に応じた電荷がソース（ドレイン）領域に注入される。この余分な電荷は、第１、第２または第３のキャパシタに蓄えられた電荷に誤差を生じさせる要因、つまりスイッチトキャパシタフィルタの出力誤差の要因となる。また、第１の基板電位固定状態から第２の基板電位固定状態に切り替える際に蓄えられる電荷と、第２の基板電位固定状態から第１の基板電位固定状態に切り替える際に蓄えられる電荷とは、絶対値が同じであり且つ極性が逆のものとなる。そこで、本手段では、第５のアナログスイッチを、第１〜第３のキャパシタの電荷が保存されている期間中に、第１の基板電位固定状態から第２の基板電位固定状態に切り替え、さらに、同期間中に第２の基板電位固定状態から第１の基板電位固定状態に切り替える。このようにして、電位変化の極性が互いに異なる２回の基板電位切り替え動作を行うことで、寄生容量に蓄えられる電荷の影響をほぼ完全に排除することができる。
【００１１】
請求項５記載の手段によれば、第５のアナログスイッチを、第２の状態の期間中に第１の基板電位固定状態から第２の基板電位固定状態に切り替え、第３の状態において電荷移動が終了した後である予め定められた時点で第２の基板電位固定状態から第１の基板電位固定状態に切り替える。第３の状態における電荷移動は、回路定数により定まる時定数に基づいて収束する。そこで、電荷移動が収束するまでの時間を予め算出しておき、その時間に基づいて基板電位の切り替えタイミングを設定すれば、電位変化の極性が互いに異なる２回の基板電位切り替え動作をいずれも電荷が保存されている期間中に行うことになり、請求項４記載の手段と同様の作用および効果が得られる。
【００１２】
請求項６記載の手段によれば、第５のアナログスイッチを、第４の状態の最初に第２の基板電位固定状態から第１の基板電位固定状態に切り替えた後、同第４の状態の最後に第１の基板電位固定状態から第２の基板電位固定状態に切り替える。第４の状態の期間中は各キャパシタの電荷は保存されているので、このような期間中に電位変化の極性が互いに異なる２回の基板電位切り替え動作を行うことにより、請求項４記載の手段と同様の作用および効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施形態について図面を参照しながら説明する。
図３は、半導体圧力センサ装置の電気的構成を示している。半導体圧力センサ装置１は、半導体圧力センサ２で検出した信号を差動増幅回路３で増幅した後、ローパスフィルタ４を通すことによって低周波成分のみを検出するように構成されている。半導体圧力センサ２は、例えばシリコン基板の一部を薄肉にしてダイアフラムを形成し、その表層部にピエゾ抵抗素子（歪み抵抗ゲージ）Ｇ１〜Ｇ４を形成したものである。
【００１４】
ダイアフラムに圧力が加わった場合には、ダイアフラムおよびピエゾ抵抗素子Ｇ１〜Ｇ４に歪みが生じる。所定の向きの圧力が加わると、例えばピエゾ抵抗素子Ｇ１、Ｇ２の抵抗は高くなり、ピエゾ抵抗素子Ｇ３、Ｇ４の抵抗は低くなるように形成されている。これらピエゾ抵抗素子Ｇ１〜Ｇ４は、同じ抵抗変化を生ずるもの同士が隣り合わないようにブリッジ回路を構成するように接続されている。
【００１５】
ブリッジ回路におけるピエゾ抵抗素子Ｇ１とＧ３の接続点には、電源電圧Ｖddを供給する電源線５に接続された電流源６より定電流Ｉａが供給され、ピエゾ抵抗素子Ｇ２とＧ４の接続点は接地されている。このような回路構成の下でダイアフラムに所定の向きの圧力が加わると、ピエゾ抵抗素子Ｇ２とＧ３の接続点の電位Ｖp1は上昇し、ピエゾ抵抗素子Ｇ１とＧ４の接続点の電位Ｖp2は低下する。そして、その差電圧（Ｖp1−Ｖp2）は、ダイアフラムに加えられた圧力にほぼ比例した値となる。
【００１６】
半導体圧力センサ２から出力される差電圧（Ｖp2−Ｖp1）は、差動増幅回路３に入力される。差動増幅回路３は、演算増幅器ＯＰ１、ＯＰ２および抵抗Ｒ１〜Ｒ４から構成されている。ブリッジ回路の出力電圧Ｖp1、Ｖp2はそれぞれ演算増幅器ＯＰ１、ＯＰ２の非反転入力端子に入力されている。抵抗Ｒ１〜Ｒ４は、演算増幅器ＯＰ１の出力端子と、基準電圧Ｖrefを供給する電源線７との間に直列に接続されている。抵抗Ｒ１の両端は演算増幅器ＯＰ１の出力端子と反転入力端子との間に接続されている。抵抗Ｒ２の両端は演算増幅器ＯＰ１の反転入力端子と演算増幅器ＯＰ２の出力端子との間に接続されている。抵抗Ｒ３の両端は演算増幅器ＯＰ２の出力端子と反転入力端子との間に接続されている。抵抗Ｒ４の両端は演算増幅器ＯＰ２の反転入力端子と電源線７との間に接続されている。演算増幅器ＯＰ１の出力端子と電源線７との間の電圧が差動増幅回路３の出力電圧となる。
【００１７】
差動増幅回路３の出力電圧は、ローパスフィルタ４に入力される。ローパスフィルタ４は、スイッチトキャパシタフィルタ（以下、ＳＣＦと称す）８、分周回路９および発振回路１０から構成されている。分周回路９は、発振回路１０から与えられる基準クロックに基づいて、第１相クロックパルスφ１と、その反転信号である／φ１と、第２相クロックパルスφ２と、その反転信号である／φ２とを生成する。また、分周回路９は、基板電位切替信号φ３と、その反転信号である／φ３も生成する。ＳＣＦ８は、各クロックパルスφ１、／φ１、φ２、／φ２と、基板電位切替信号φ３、／φ３とに基づいてフィルタ動作を行う。なお、図中では、クロックパルス／φ１は、φ１の上に−（バー）を付して示している。クロックパルス／φ２、／φ３についても／φ１と同様に示している。
【００１８】
図１は、ＳＣＦの電気的構成を示している。図１に示すように、ＳＣＦ８は、演算増幅器１１、第１、第２、第３のキャパシタＣs1、Ｃs2、Ｃf1、第１〜第６のアナログスイッチＳＷ１〜ＳＷ６、電圧源１２および基板電位切替回路１３から構成されている。第１〜第６のアナログスイッチＳＷ１〜ＳＷ６は、それぞれ入出力端子間にＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとが並列接続された構成となっている。第１〜第３のアナログスイッチＳＷ１〜ＳＷ３は、２相クロックパルスφ１、φ２のうち第１相クロックパルスφ１がＨレベル（アクティブレベル）の期間中のみ導通し、第４〜第６のアナログスイッチＳＷ４〜ＳＷ６は、第２相クロックパルスφ２がＨレベル（アクティブレベル）の期間中のみ導通する。
【００１９】
演算増幅器１１は、単一の正の電源電圧Ｖcc（ＳＣＦ８での高電位側電源電位）により動作し、その非反転入力端子は、ノードＮｒに接続されている。ノードＮｒには電圧源１２により生成される基準電圧Ｖrefが印加されている。基準電圧Ｖrefは、ＳＣＦ８を構成する各キャパシタＣs1、Ｃs2、Ｃf1の充放電動作時の基準電位（ＳＣＦ８での基準電位）であり、例えば電源電圧Ｖccの約１／２としている。このような基準電圧Ｖrefを印加するのは、演算増幅器１１を単一電源で動作させるためである。また、接地電位ＧＮＤ（ＳＣＦ８での低電位側電源電位）は例えば０Ｖであり、これら電源電圧Ｖcc、基準電圧Ｖrefおよび接地電位ＧＮＤの関係は下記（１）式に示すとおりである。
Ｖcc＞Ｖref＞ＧＮＤ            …（１）
なお、演算増幅器１１を正、負の２電源で動作させる場合には、基準電圧Ｖrefを例えば０Ｖにすればよい。
【００２０】
第１のアナログスイッチＳＷ１は、信号入力端子１４とノードＮ１（第１相互接続ノードに相当）との間に接続されている。第４のアナログスイッチＳＷ４は、ノードＮ１とノードＮｒとの間に接続されている。第１のキャパシタＣs1は、ノードＮ１とノードＮ２（第２相互接続ノードに相当）との間に接続されている。第２のアナログスイッチＳＷ２は、ノードＮ２とノードＮｒとの間に接続されている。第５のアナログスイッチＳＷ５は、ノードＮ２と演算増幅器１１の反転入力端子との間に接続されている。第２のキャパシタＣs2は、ノードＮ２とノードＮ３（第３相互接続ノードに相当）との間に接続されている。第３のキャパシタＣf1は、演算増幅器１１の反転入力端子と演算増幅器１１の出力端子との間に接続されている。第３のアナログスイッチＳＷ３は、ノードＮ３とノードＮｒとの間に接続されている。第６のアナログスイッチＳＷ６は、ノードＮ３と演算増幅器１１の出力端子との間に接続されている。演算増幅器１１の出力端子は、信号出力端子１５に接続されている。
【００２１】
第１〜第４のアナログスイッチＳＷ１〜ＳＷ４および第６のアナログスイッチＳＷ６を構成する各ＮチャネルＭＯＳトランジスタのバックゲート（基板）は接地電位に固定され、各ＰチャネルＭＯＳトランジスタのバックゲートは電源電圧Ｖccに固定されている。これに対し、第５のアナログスイッチＳＷ５のバックゲート電位（基板電位）は、基板電位切替信号φ３、／φ３に基づいて動作する基板電位切替回路１３により切り替え可能に構成されている。なお、図１では、第５のアナログスイッチＳＷ５の基板電位を基準電圧Ｖrefに固定した状態を示している。
【００２２】
図２は、基板電位切替回路の具体的構成例を示している。図２に示すように、基板電位切替回路１３は、ＣＭＯＳ構成のアナログスイッチからなるスイッチ２１〜２４により構成されている。スイッチ２１および２４は、基板電位切替信号φ３がＨレベル（アクティブレベル）の期間にのみ導通状態となる。スイッチ２２および２３は、基板電位切替信号φ３がＬレベル（インアクティブレベル）の期間にのみ導通状態となる。
【００２３】
スイッチ２１は、電源電圧Ｖccを供給する電源線２５と第５のアナログスイッチＳＷ５を構成するＰチャネルＭＯＳトランジスタＱp5のバックゲートとの間に接続されている。スイッチ２２は、基準電圧Ｖrefを供給する電源線２６とＰチャネルＭＯＳトランジスタＱp5のバックゲートとの間に接続されている。スイッチ２３は、電源線２６と第５のアナログスイッチＳＷ５を構成するＮチャネルＭＯＳトランジスタＱn5のバックゲートとの間に接続されている。スイッチ２４は、接地電位（０Ｖ）に固定されたグランド線２７とＮチャネルＭＯＳトランジスタＱn5のバックゲートとの間に接続されている。
【００２４】
このような構成の基板電位切替回路１３は、基板電位切替信号φ３がＬレベルの期間中にあっては、ＮチャネルＭＯＳトランジスタＱn5の基板電位とＰチャネルＭＯＳトランジスタＱp5の基板電位とをいずれも基準電圧Ｖrefに固定する（第１の基板電位固定状態）。また、基板電位切替回路１３は、基板電位切替信号φ３がＨレベルの期間中にあっては、ＮチャネルＭＯＳトランジスタＱn5の基板電位を接地電位に固定するとともにＰチャネルＭＯＳトランジスタＱp5の基板電位を電源電圧Ｖccに固定する（第２の基板電位固定状態）。
【００２５】
図４は、第１〜第４および第６のアナログスイッチの構成を示す縦断側面図であり、図５は、第５のアナログスイッチの構成を示す縦断側面図である。図４および図５に示すように、アナログスイッチＳＷ１〜ＳＷ６は、半導体基板３１として、シリコン基板３２の上に埋め込みシリコン酸化膜３３（誘電体に相当）を介して薄膜シリコン層３４が形成されたＳＯＩ基板を用いている。薄膜シリコン層３４においてトレンチ３５が埋め込みシリコン酸化膜３３に達するように形成され、このトレンチ３５内にシリコン酸化膜３６（誘電体に相当）が充填されている。このトレンチ３５（シリコン酸化膜３６）により、ＮチャネルＭＯＳトランジスタを形成する第１領域３７とＰチャネルＭＯＳトランジスタを形成する第２領域３８とが区画形成されている。
【００２６】
第１領域３７においてＰウエル層（基板電位が印加される領域）が形成され、その表層部にＮ型領域３９、４０が互いに離間して形成されるとともにＰ型コンタクト領域４１が形成されている。Ｎ型領域３９、４０間におけるＰウエル層の上にはゲート酸化膜（図示せず）を介してゲート電極４２が形成されている。同様に、第２領域３８においてＮウエル層（基板電位が印加される領域）が形成され、その表層部にＰ型領域４３、４４が互いに離間して形成されるとともにＮ型コンタクト領域４５が形成されている。Ｐ型領域４３、４４間におけるＮウエル層の上にはゲート酸化膜（図示せず）を介してゲート電極４６が形成されている。Ｎ型領域３９とＰ型領域４３とはアナログスイッチの一方の入出力端子４７に接続され、Ｎ型領域４０とＰ型領域４４とは他方の入出力端子４８に接続される。
【００２７】
図４に示すように、第１〜第４および第６のアナログスイッチＳＷ１〜ＳＷ４およびＳＷ６においては、Ｎ型コンタクト領域４５には電源電圧Ｖccが印加され、Ｐ型コンタクト領域４１は接地電位（ＧＮＤ）に固定されている。図５に示すように、第５のアナログスイッチＳＷ５においては、前述した基板電位切替回路１３の動作に応じて、Ｎ型コンタクト領域４５には電源電圧Ｖccまたは基準電圧Ｖrefが印加されるようになっている。また、Ｐ型コンタクト領域４１は、接地電位に固定されるか、または基準電圧Ｖrefが印加されるようになっている。
【００２８】
次に、本実施形態の作用について図６〜図１０も参照しながら説明する。
図６は、各部の電圧波形および信号波形を示すタイミングチャートである。上から順に第５のアナログスイッチの入出力端子間電圧、２相クロックパルスφ１、φ２、基板電位切替信号φ３を示している。本実施形態では、ローパスフィルタ４のカットオフ周波数ｆｃを１Ｈｚという低い周波数に設定するため、２相クロックパルスφ１、φ２の周波数ｆｓはいずれも例えば１．５ｋＨｚとしている。
【００２９】
図８は、ＳＣＦのフィルタ作用説明図である。図８においては、各アナログスイッチＳＷ１〜ＳＷ６を開閉スイッチのシンボルで表している。開閉スイッチが閉鎖された状態がアナログスイッチの導通状態（オン）に相当し、開放された状態がアナログスイッチの非導通状態（オフ）に相当する。また、図８においては、基板電位切替回路１３の図示を省略している。
【００３０】
図８において、（ａ）は第１相クロックパルスφ１がＨレベルであり且つ第２相クロックパルスφ２がＬレベルである図６の期間Ｓ１、（ｂ）は２相クロックパルスφ１、φ２がいずれもＬレベルである図６の期間Ｓ２、（ｃ）は第１相クロックパルスφ１がＬレベルであり且つ第２相クロックパルスφ２がＨレベルである図６の期間Ｓ３、（ｄ）は２相クロックパルスがいずれもＬレベルである図６の期間Ｓ４における回路状態を示している。
【００３１】
期間Ｓ１では、図８（ａ）に示すように、キャパシタＣs1には信号入力端子１４の入力電圧Ｖinと基準電圧Ｖrefとの差電圧（Ｖin−Ｖref）に応じた電荷が蓄積され、キャパシタＣs2は放電して充電電荷はゼロになる。また、キャパシタＣf1の電荷は変化しない（第１の状態）。期間Ｓ２では、図８（ｂ）に示すように、各キャパシタＣs1、Ｃs2、Ｃf1は、期間Ｓ１が終了する直前の電荷を維持（保持）する（第２の状態）。
【００３２】
期間Ｓ３では、図８（ｃ）に示すように、キャパシタＣs2、Ｃf1は並列接続された状態となり、電荷再分配によりキャパシタＣs1の電荷がキャパシタＣs2、Ｃf1に移動（転送）される（第３の状態）。期間Ｓ４では、図８（ｄ）に示すように、各キャパシタＣs1、Ｃs2、Ｃf1は、期間Ｓ３が終了する直前の電荷を維持する（第４の状態）。この第４の状態が終了した後は再び第１の状態に戻る。このような第１の状態〜第４の状態を順に繰り返すことにより、ローパスフィルタの作用が得られる。
【００３３】
第２の状態の期間Ｓ２（図６の時刻ｔ１とｔ３の間隔）、つまり第１相クロックパルスφ１とそれに続く第２相クロックパルスφ２との時間間隔（位相差）は、次のような理由から、第４の状態の期間Ｓ４（時刻ｔ５とｔ６の間隔）より短くなるように設定している。すなわち、期間Ｓ２および期間Ｓ４は、上述したとおり、各キャパシタＣs1、Ｃs2、Ｃf1が電荷を保持する期間である。これら期間が長くなるほど、アナログスイッチにおける漏れ電流によって失われる電荷に起因する出力誤差が大きくなってしまう。
【００３４】
この対策として、期間Ｓ２については、期間Ｓ４よりも短く設定することで漏れ電流を低減し、期間Ｓ４については、後述する基板電位を基準電圧Ｖrefに固定することにより漏れ電流を防止するようにしている。従って、期間Ｓ２は、第１相クロックパルスφ１により導通されるアナログスイッチＳＷ１〜ＳＷ３と第２相クロックパルスφ２により導通されるアナログスイッチＳＷ４〜ＳＷ６とが同時に導通する状態が生じない範囲でできるだけ狭めることが好ましい。
【００３５】
また、上記一連の動作において、アナログスイッチＳＷ５の基板電位は、以下のようにして切り替えられる。すなわち、期間Ｓ１（第１の状態）では、基板電位切替信号φ３はＬレベルであり、アナログスイッチＳＷ５の各ＭＯＳトランジスタの基板電位は基準電圧Ｖrefに固定される。続く期間Ｓ２（第２の状態）中における時刻ｔ２に、基板電位切替信号φ３はＬレベルからＨレベルに切り替わる（立ち上がる）。なお、この基板電位切替信号φ３を立ち上げる時刻ｔ２は、期間Ｓ２中であればよいが、期間Ｓ２が終了する直前に設定するのが好ましい。これにより、アナログスイッチＳＷ５のＮチャネルＭＯＳトランジスタＱn5の基板電位は接地電位に固定され、ＰチャネルＭＯＳトランジスタＱp5の基板電位は電源電圧Ｖccに固定される。
【００３６】
続く期間Ｓ３（第３の状態）中における時刻ｔ４に、基板電位切替信号φ３はＨレベルからＬレベルに切り替わる（立ち下がる）。なお、この基板電位切替信号φ３を立ち下げる時刻ｔ４は、第３の状態における電荷移動が終了した後であればよい。この電荷移動は、回路定数により定まる時定数に基づいて収束する。本実施形態では、電荷移動が収束するまでの時間を予め算出しておき、その時間に基づいて時刻ｔ４（予め定められた時点に相当）を定めている。これにより、アナログスイッチＳＷ５の各ＭＯＳトランジスタの基板電位は基準電圧Ｖrefに固定される。続く期間Ｓ４（第４の状態）中においては、基板電位切替信号φ３は変化せず、アナログスイッチＳＷ５の基板電位も変化しない。
【００３７】
このようにアナログスイッチＳＷ５の基板電位を切り替える理由について以下に述べる。入力電圧Ｖin＝出力電圧Ｖoutの場合、第３の状態において、キャパシタＣs1からキャパシタＣs2にのみ電荷移動が行われ、キャパシタＣf1に対する電荷移動は行われない。このため、アナログスイッチＳＷ５には、電荷移動に伴う電流は流れない。一方、入力電圧Ｖin≠出力電圧Ｖoutの場合、第３の状態において、キャパシタＣs1からキャパシタＣs2およびキャパシタＣf1に電荷移動が行われる。このため、アナログスイッチＳＷ５には、電荷移動に伴う電流が流れる。アナログスイッチＳＷ５は、導通状態であってもＭＯＳトランジスタのオン抵抗に相当する抵抗値を有する等価的な抵抗となるため、上記電流が流れることでその端子間に電位差が生じる（図６参照）。
【００３８】
また、ＳＣＦ８は、ローパスフィルタとして動作するため、入力電圧Ｖinが一定（直流）の場合やカットオフ周波数ｆｃよりも十分に低い周波数で変化する場合を除いて、入力電圧Ｖinと出力電圧Ｖoutとは一致しない。特に、大振幅であり且つ高スルーレートの電圧信号が入力された場合には、この入力電圧Ｖinと出力電圧Ｖoutの差が大きくなる。このようなことから生じるアナログスイッチＳＷ５の端子間の電位差がＰＮ接合の順方向電圧Ｖｆを超えた場合、基板電位が基準電圧Ｖrefに固定されたままの従来の構成では、バックゲートとノードＮ２間における漏れ電流が発生する。
【００３９】
すなわち、第３の状態では、演算増幅器１１は負帰還がかかっている状態のため、反転入力端子の電位は基準電圧Ｖrefに等しくなる。従って、アナログスイッチＳＷ５の一方の入出力端子（キャパシタＣf1側）の電位は基準電圧Ｖrefとなり、他方の入出力端子（ノードＮ２側）の電位は基準電圧Ｖrefよりも上記電位差だけ高いもしくは低い電位となる。このため、アナログスイッチＳＷ５を構成するＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタのバックゲート−ソース（ドレイン）間のＰＮ接合が順方向バイアスされ、これに伴い漏れ電流が流れる。そして、これにより失われる電荷が原因で出力電圧Ｖoutに誤差が生じてしまう。
【００４０】
これに対し、本実施形態のＳＣＦ８では、第３の状態においてアナログスイッチＳＷ５の端子間に電位差が生じる期間（図６の時刻ｔ３〜ｔ４）中には、アナログスイッチＳＷ５を構成するＮチャネルＭＯＳトランジスタＱn5の基板電位を接地電位に固定するとともにＰチャネルＭＯＳトランジスタＱp5の基板電位を電源電圧Ｖccに固定している。これにより、アナログスイッチＳＷ５を構成する各ＭＯＳトランジスタのバックゲート−ソース（ドレイン）間のＰＮ接合が順方向バイアスされることを抑制するため、上記漏れ電流の発生を防止できる。
【００４１】
上記漏れ電流は、期間Ｓ１（第１の状態）において、キャパシタＣs1の充電電流が流れるアナログスイッチＳＷ２でも同様に生じる。しかし、第１の状態は、ノードＮ２がアナログスイッチＳＷ２を介して低インピーダンスラインであるノードＮｒに接続され、キャパシタＣs1に電荷が蓄えられる状態である。このため、過渡的に発生する上記漏れ電流により電荷が失われたとしても、最終的にキャパシタＣs1には、入力電圧Ｖin−基準電圧Ｖrefに応じた電荷が蓄えられるため、出力電圧Ｖoutへの影響はない。
【００４２】
また、ＳＣＦ８は、アナログスイッチＳＷ５の端子間に電位差が生じない期間中には、アナログスイッチＳＷ５の基板電位を基準電圧Ｖrefに固定している。これにより、期間Ｓ４（第４の状態）において、アナログスイッチＳＷ５を構成するＭＯＳトランジスタのソース、ドレイン電極下の領域とバックゲートとの間に存在するＰＮ接合の逆方向漏れ電流（特許文献１の図１２および図１３参照）の発生を防止できる。
【００４３】
図９に示すように、アナログスイッチＳＷ５において、Ｐ型領域４３（ドレイン）およびＰ型領域４４（ソース）とＮ型コンタクト領域４５（バックゲート）との間にはそれぞれ寄生容量Ｃp1、Ｃp2が存在する。また、Ｎ型領域３９（ドレイン）およびＮ型領域４０（ソース）とＰ型コンタクト領域４１（バックゲート）との間にはそれぞれ寄生容量Ｃp3、Ｃp4が存在する。アナログスイッチＳＷ５の基板電位を切り替える際、例えば基板電位切替信号φ３をＬレベルからＨレベルに切り替える際、基板電位の変化に伴い寄生容量Ｃp1〜Ｃp4を通して余分な電荷が入出力端子４７、４８に注入される。
【００４４】
基板電位切替信号φ３をＨレベルからＬレベルに切り替える際についても、同様に電荷が注入される。寄生容量（接合容量）を通して注入された電荷は、キャパシタＣs1、Ｃs2またはＣf1に蓄えられた電荷に誤差を生じさせる要因、つまり出力電圧Ｖoutの誤差成分（フィードスルーノイズ）となるため、その影響を排除する必要がある。また、基板電位切替信号φ３の立ち上げ時と立ち下げ時にそれぞれ注入される電荷は、絶対値が同じであり、且つ極性が逆のものである。本実施形態では、アナログスイッチＳＷ５の両端（ノードＮ２および演算増幅器１１の反転入力端子）における電荷が保存される期間Ｓ２、Ｓ３中に、基板電位切替信号φ３の立ち上げ（図６の時刻ｔ２）および立ち下げ（図６の時刻ｔ４）を１回ずつ行う構成であるため、上記余分な電荷をほぼ完全にキャンセルすることができるようになっている。
【００４５】
なお、この基板電位切替信号φ３の立ち上げおよび立ち下げは、寄生容量を通して注入される電荷をキャンセル可能な期間中、つまりキャパシタＣs1、Ｃs2、Ｃf1の電荷が保存されている期間中に行えばよい。例えば、図７に示すように、期間Ｓ４中に基板電位切替信号φ３の立ち下げおよび立ち上げを行う構成でもよい。すなわち、期間Ｓ４の最初（図７の時刻ｔａ）に基板電位切替信号φ３を立ち下げた後、この期間Ｓ４の最後（図７の時刻ｔｂ）に基板電位切替信号φ３を立ち上げるようにしてもよい。
【００４６】
以上説明したとおり、本実施形態によれば次のような効果が得られる。
ＳＣＦ８を構成するアナログスイッチＳＷ５の基板電位を切り替え可能に構成した。そして、キャパシタＣf1への電荷転送に応じてアナログスイッチＳＷ５の両端に電位差が生じる期間中には、その基板電位を電源電圧Ｖccまたは接地電位に固定した。これにより、アナログスイッチＳＷ５両端の電位差がＰＮ接合の順方向電圧Ｖｆを超える場合であっても、バックゲート−ソース（ドレイン）間の漏れ電流の発生を防止できる。従って、漏れ電流の影響によって、ＳＣＦ８の入力電圧Ｖinの振幅やスルーレートが制限されてしまう事態を防止できる。
【００４７】
また、アナログスイッチＳＷ５の両端に電位差が生じない期間中には、基板電位を基準電圧Ｖrefに固定した。これにより、期間Ｓ４（第４の状態）における逆方向漏れ電流の発生を防止できる。従って、サンプリング周波数ｆｓを低く設定した場合であっても、高温下での動作時の出力誤差を低減することができる。
【００４８】
アナログスイッチＳＷ５を構成する各ＭＯＳトランジスタＱp5、Ｑn5を、いずれもトレンチ分離構造（誘電体分離構造）としたので、第１領域３７および第２領域３８のそれぞれの基板電位を容易に且つ任意に設定できる。
アナログスイッチＳＷ５の両端における電荷が保存される期間Ｓ２、Ｓ３中、または、キャパシタＣf1の電荷が保存される期間Ｓ４中に、基板電位切替信号φ３の立ち上げおよび立ち下げを１回ずつ行うようにした。これにより、基板電位の変化に伴い寄生容量Ｃp1〜Ｃp4蓄えられる余分な電荷をほぼ完全にキャンセルすることができる。
【００４９】
なお、本発明は上記し且つ図面に記載した実施形態に限定されるものではなく、次のような変形または拡張が可能である。
差動増幅回路３および演算増幅器１１の動作に問題がなければ、φ３＝Ｈレベルの時に接続されるアナログスイッチＳＷ５の基板電位Ｖｈ（図２の電源線２５に接続される電位）、Ｖｌ（図２のグランド線２７に接続される電位）は、それぞれ電源電圧Ｖcc、接地電位ＧＮＤである必要はなく、基準電圧Ｖrefとの関係において、下記（２）、（３）式を満たす範囲内において適宜変更可能である。
Ｖｈ−Ｖref＞ＳＷ５の両端に生じる電位差の最大値−Ｖｆ      …（２）
Ｖref−Ｖｌ＞ＳＷ５の両端に生じる電位差の最大値−Ｖｆ      …（３）
第１〜第４および第６のアナログスイッチＳＷ１〜ＳＷ４およびＳＷ６についても、第５のアナログスイッチＳＷ５と同様に、基板電位を切り替え可能な構成としてもよい。
アナログスイッチＳＷ１〜ＳＷ６は、トレンチ分離構造を有するものでなくてもよい。
本発明は、半導体圧力センサ装置に用いられるローパスフィルタに限らず、低いカットオフ周波数を必要とするローパスフィルタ全般に適用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態を示すスイッチトキャパシタフィルタの電気的構成図
【図２】基板電位切替回路の具体的構成例を示す図
【図３】半導体圧力センサ装置の電気的構成を示す図
【図４】第１〜第４および第６のアナログスイッチの縦断側面図
【図５】第５のアナログスイッチの縦断側面図
【図６】２相クロックパルスおよび基板電位切替信号の一例を示すタイミング図
【図７】２相クロックパルスおよび基板電位切替信号の他の例を示すタイミング図
【図８】スイッチキャパシタフィルタのフィルタ作用説明図
【図９】アナログスイッチにおける寄生容量を示す図５相当図
【符号の説明】
【００５１】
図面中、８はスイッチトキャパシタフィルタ、１１は演算増幅器、１４は信号入力端子、３１は半導体基板、３３、３６はシリコン酸化膜（誘電体）、３７は第１領域、３８は第２領域、４７、４８は入出力端子、Ｃs1は第１のキャパシタ、Ｃs2は第２のキャパシタ、Ｃf1は第３のキャパシタ、Ｎ１、Ｎ２、Ｎ３はノード（第１、第２、第３相互接続ノード）、Ｑn5はＮチャネルＭＯＳトランジスタ、Ｑp5はＰチャネルＭＯＳトランジスタ、ＳＷ１〜ＳＷ６は第１〜第６のアナログスイッチを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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