(57)【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜に形成された複数の配線層のうちの少なくとも１つの配線層に形成されたインダクタ配線を有するインダクタに用いられるインダクタ用シールドにおいて、
複数の配線層のうちの少なくとも２つの配線層の各々に半導体基板の上方から見てインダクタの周りを略一周回するように形成された周回配線を有し、
前記周回配線同士は、巻回方向が不変の一連のコイルを形成するようにビアによって直列に接続され、
当該コイルの両端は、ビアによって互いに接続されていることを特徴とするインダクタ用シールド。
【請求項２】
当該コイルは、一定電位の電源配線に一点で接続されている請求項１に記載のインダクタ用シールド。
【請求項３】
当該コイルは、半導体基板とインダクタとの間にインダクタに重畳するように形成された拡散層に接続されている請求項１または２に記載のインダクタ用シールド。
【請求項４】
請求項１乃至３のいずれか１つに記載のインダクタ用シールドと、前記インダクタとを有するシールド付きインダクタ。
【請求項５】
前記インダクタ配線は、その少なくとも一部が螺旋状に形成され、
前記インダクタの外周に位置する方の端部は、前記一定電位の電源配線に接続され、
前記インダクタは、その外周に位置する部分が追加的なシールドとして働く請求項４に記載のシールド付きインダクタ。
【請求項６】
前記インダクタは、前記インダクタ配線として、複数の配線層のうちの少なくとも２つの配線層の各々に少なくとも略一周回するように形成されたインダクタ配線を有し、
前記インダクタ配線同士は、巻回方向が不変の一連のコイルを形成するようにビアによって直列に接続され、
少なくとも１つの前記インダクタ配線は、それが形成されている配線層において螺旋状に形成され、
前記インダクタは、その外周に位置する部分が追加的なシールドとして働く請求項４または５に記載のシールド付きインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタ用シールドに関し、特に、半導体基板に搭載されたオンチップ型のインダクタ用シールドに関する。
【背景技術】
【０００２】
近年、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ、地上デジタルテレビ放送等の種々の高速なデジタル無線方式が実用化されている。また、デジタルの半導体集積回路のうち、特にＧＨｚ帯域以上の高速な動作をするものにおいては、無線回路と同様のアナログ技術を用いた発振回路が使用されている。
【０００３】
このような回路において、半導体基板上に形成されたオンチップインダクタが受動素子として使用される場合がある。オンチップインダクタは、半導体上のメタル配線を渦巻き状に巻いた形状を呈している。この種のインダクタは、大きくても数ｎＨ程度のインダクタンスしかないものの、ＧＨｚ帯域以上の周波数で動作する回路においては実用的なインダクタンス値である。
【０００４】
この種の発振回路においては、通常、複数素子のインダクタを集積する。この場合、インダクタ間の信号の伝播によるクロストークが問題となる。シリコン基板を用いた半導体集積回路においては低抵抗な基板を介した信号の伝播があるが、基板の電位をグランドなどの一定電位に接続することによって信号の伝播をある程度抑制することはできる。しかし、オンチップインダクタにおいては、インダクタ素子同士の磁気的な結合によってクロストークが発生する。このクロストークは、前述した基板の電位を固定する方法によっても抑制することはできない。
【０００５】
インダクタンタ間のクロストークを抑制するために、素子間の距離を広げることにより、インダクタ間の磁気的な結合を抑制する方策が考えられる。しかし、この方策は、半導体回路の面積増大を招来する。
【０００６】
インダクタ間の磁気的な結合を抑制する別の方策として、インダクタの周囲に単純な周回形状の導体をシールドパターンとして配置することも既に行われている。しかし、その効果は十分ではなかった。このような方策を図１４に示す。図１４を参照すると、メタルまたはＳｉ基板の拡散層で形成されたインダクタＬと同層上に、インダクタの周囲を一周回するメタルまたはＳｉ基板の拡散層で形成されたシールドＳが形成されている。
【０００７】
また、特許文献１には、複数の配線層に形成された周回配線を有し、これら複数の周回配線がビアを介して並列に接続された構造のシールドが開示されている。特許文献１に類似の構成を図１５に示す。図１５を参照すると、メタルまたはＳｉ基板の拡散層で形成されたインダクタＬと同層ならびに異なる層上に、インダクタＬの周囲を一周回するメタルまたはＳｉ基板の拡散層で形成された周回配線Ｗ１、Ｗ２を有し、これら複数の周回配線が複数のビアを介して並列に接続されたシールドが形成されている。
【０００８】
また、特許文献２には、インダクタに重畳すると共に一定電位に接続された付加シールドパターンを有し、付加シールドパターンがシリサイド層によって構成された構造が開示されている。特許文献３には、インダクタの周囲に配置された周回配線が開示されている。また、特許文献４には、複数の配線層に形成されたスパイラル状のインダクタ配線から成り、インダクタ配線同士がビアを介して接続されたインダクタが開示されている。
【０００９】
【特許文献１】特開２００３−０６８８６２号公報
【特許文献２】特開２０００−３２３６５１号公報
【特許文献３】特開２００５−２３６０３３号公報
【特許文献４】特開平０９−３３０８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に開示された構造では、並列に接続された複数の周回配線ならびに複数のビア内を電流が水平方向および垂直方向に無秩序に流れるため、インダクタ間の磁気的な結合を抑制してクロストークを抑制する効果は、必ずしも十分とは言えない。
【００１１】
それ故、本発明の課題は、占有面積が小さいけれども、インダクタ間の磁気的な結合を抑制してクロストークを抑制する効果に優れたインダクタ用シールドを提供することである。
【課題を解決するための手段】
【００１２】
本発明によれば、半導体基板上の絶縁膜に形成された複数の配線層のうちの少なくとも１つの配線層に形成されたインダクタ配線を有するインダクタに用いられるインダクタ用シールドにおいて、複数の配線層のうちの少なくとも２つの配線層の各々に半導体基板の上方から見てインダクタの周りを略一周回するように形成された周回配線を有し、前記周回配線同士は、巻回方向が不変の一連のコイルを形成するようにビアによって直列に接続され、当該コイルの両端は、ビアによって互いに接続されていることを特徴とするインダクタ用シールドが得られる。
【００１３】
尚、当該コイルは、一定電位の電源配線に一点で接続されてもよい。あるいは、当該コイルは、半導体基板とインダクタとの間にインダクタに重畳するように形成された拡散層に接続されてもよい。
【００１４】
本発明によればまた、前記インダクタと、前記インダクタ用シールドとを有するシールド付きインダクタが得られる。
【００１５】
尚、前記インダクタ配線の少なくとも一部が螺旋状に形成され、前記インダクタの外周に位置する方の端部が前記一定電位の電源配線に接続され、前記インダクタの外周に位置する部分が追加的なシールドとして働くものであってもよい。さらに、前記インダクタが前記インダクタ配線として複数の配線層のうちの少なくとも２つの配線層の各々に少なくとも略一周回するように形成されたインダクタ配線を有し、前記インダクタ配線が巻回方向が不変の一連のコイルを形成するようにビアによって直列に接続され、少なくとも１つの前記インダクタ配線がそれが形成されている配線層において螺旋状に形成され、前記インダクタの外周に位置する部分が追加的なシールドとして働くものであってもよい。
【発明の効果】
【００１６】
本発明によるシールドは、占有面積が小さいけれども、インダクタ素子間の磁気的な結合を抑制してクロストークを抑制する効果に優れている。
【発明を実施するための最良の形態】
【００１７】
本発明によるインダクタ用シールドは、半導体基板上の絶縁膜に形成された複数の配線層のうちの少なくとも１つの配線層に形成された配線（本発明において、便宜上、インダクタ配線とも呼ぶ）を有するオンチップ型のインダクタに用いられる。
【００１８】
本発明によるインダクタ用シールドは特に、複数の配線層のうちの少なくとも２つの配線層の各々に、半導体基板の上方から見てインダクタの周りを略一周回するように形成された周回配線を有している。そして、隣り合って積層する配線層各々に形成された周回配線同士は、巻回方向が不変の一連のコイルを形成するようにビアによって直列に接続されている。即ち、ビアによって接続された周回配線は、それらの中を流れる電流の向きが相互に同一である。さらに、この一連のコイルの両端は、ビアによって互いに接続されている。
【００１９】
尚、このコイルは、一定電位の電源配線に一点で接続されてもよい。
【００２０】
あるいは、このコイルは、半導体基板とインダクタとの間にインダクタに重畳するように形成された拡散層に接続されてもよい。
【００２１】
また、本発明によるシールド付きインダクタは、オンチップ型のインダクタと、インダクタ用シールドとを有している。
【００２２】
尚、インダクタ配線の少なくとも一部が螺旋状に形成され、さらに、インダクタの外周に位置する方の端部が一定電位の電源配線に接続されることにより、インダクタの外周に位置する部分が、追加的なシールドとして働くようにしてもよい。
【００２３】
さらに、このインダクタが、複数の配線層のうちの少なくとも２つの配線層の各々に少なくとも略一周回するように形成されたインダクタ配線を有し、また、隣り合って積層する配線層各々に形成されたインダクタ配線が、巻回方向が不変の一連のコイルを形成するようにビアによって直列に接続され、さらに、少なくとも１つのインダクタ配線がそれが形成されている配線層において螺旋状に形成されることにより、インダクタの外周に位置する部分が、追加的なシールドとして働くようにしてもよい。
【００２４】
さて、本発明によるインダクタ用シールドにおいては、複数の配線層における周回配線が各配線層毎に直列接続される構造となっている。図１の例では、上層から順に中配線層３、２、１の三層の配線層を使用し、これらの配線層にそれぞれ周回配線Ｗ１、Ｗ２、Ｗ３が形成されている。周回配線Ｗ１、Ｗ２、Ｗ３は、各配線層を一周回する毎に、ビアによって１つ上または１つ下の配線と接続されている。
【００２５】
多層の配線を直列に接続した本シールドとインダクタとの間の相互インダクタンスは、大きい。シールドは、相互インダクタンスによって流れるシールド内の電流により、インダクタとは逆向きの磁界を発生させる。本発明においては、多層のシールドが単層のシールドよりも多くの磁界を発生させるため、インダクタ外部の磁界を単層のシールドよりも弱めることができる。
【００２６】
図２は、本発明の効果を調べるための、オンチップ型のインダクタとインダクタ用シールドとの組み合わせ、換言すれば、シールド付きインダクタの形状である。９０ｎｍＣＭＯＳの６層配線構造を仮定する。図２において、３回巻きのインダクタ１の周囲にシールドを配置する。
【００２７】
インダクタには最上層のメタル配線を使用し、シールドには最上層の１つ下層のＭ５配線と、その下層のＭ４配線との二層の配線層を使用する。ここで、シールドとして（図中区別は無いが）、隣り合う二配線層における周回配線同士が直列接続された本発明と、二配線層における周回配線同士が図１５の従来例のごとく並列接続された比較例との二種の構造を仮定する。
【００２８】
この二種の構造に対し、電磁界シミュレータＨＦＳＳによりインダクタ１とシールドの間の結合係数を計算した結果を図３に示す。図３から明らかなように、本発明のシールドの方が、インダクタ１に対する結合係数を比較例よりも大きくできている。
【００２９】
さらに、図４は、本発明の効果を調べるためのもうひとつのシールド付きインダクタの形状である。図４において、インダクタ１の周囲にシールドを配置し、その外側に１回巻きのインダクタ２を配置する。図２と同様に、インダクタには最上層のメタル配線を使用し、シールドには最上層の１つ下層のＭ５配線と、その下層のＭ４配線とを使用する。ここで、シールドとして（図中区別は無いが）、隣り合う二配線層における周回配線同士が直列接続された本発明と、二配線層における周回配線同士が図１５の従来例のごとく並列接続された比較例との二種の構造を仮定する。
【００３０】
この二種の構造に対し、電磁界シミュレータＨＦＳＳによりインダクタ１とインダクタ２との間の結合係数を計算した結果を図５に示す。図５から明らかなように、本発明の方が、インダクタ１とインダクタ２との間の結合係数を比較例よりも小さくできており、シールド効果が高いことがわかる。この例では、２層のシールドについて効果を説明したが、シールドを多層とすることでより効果を高めることができる。
【００３１】
図６は、本発明の効果を調べるための他のインダクタの形状である。２つのインダクタ１とインダクタ２とを４０μｍ離して対称な位置に配置し、インダクタ１の端子ＰＯＲＴ１，ＰＯＲＴ２からインダクタ２の端子ＰＯＲＴ３，ＰＯＲＴ４への信号の伝達量（クロストーク）を、電磁界シミュレータＨＦＳＳにより計算した。この計算を、インダクタの周りにシールドを配置しない場合（比較例１）、図１５の従来例のごとく並列接続のシールド（比較例２）、そして本発明の直列接続のシールドの３種について行なった。
【００３２】
図７は、ＰＯＲＴ１−ＰＯＲＴ３間のクロストークＳ１３の上記３種での比較である。図７から明らかなように、低い周波数領域においては、本発明のシールドが最もクロストークＳ１３が小さく、シールド効果が高いことが分かる。
【００３３】
図８は、本発明の図６のＰＯＲＴ１−ＰＯＲＴ３間のクロストークＳ１３と、同じく本発明のＰＯＲＴ２−ＰＯＲＴ４間のクロストークＳ２４との比較である。ＰＯＲＴ１，ＰＯＲＴ３はインダクタの内周から引き出され、ＰＯＲＴ２，ＰＯＲＴ４はインダクタの外周から引き出されている。図８から明らかなように、本発明のシールドにおいては、内周から引き出す場合のクロストークＳ１３の方が、外周から引き出す場合のクロストークＳ２４よりも小さく、シールド効果が高いことが分かる。
【００３４】
これは、インダクタのインダクタ配線のうち、外周部のインダクタ配線自体が、内周部のインダクタ配線に対してシールドとして働くためである。そこで、図９の回路図のように、インダクタＬの片方の端子が電源やグラウンドに接続されるような回路に本発明を使用することで、シールド効果を高めることができる。よって、図６のインダクタ１の外周部から引き出されたＰｏｒｔ２を一定電圧である電源に接続し、信号が伝わるＯＵＴノードをＰｏｒｔ１側に接続することで、ＯＵＴノードが受けるクロストークをより効果的に低減できる。
【００３５】
以下、本発明の実施例を説明する。
【実施例１】
【００３６】
図１を参照すると、本発明の実施例１のインダクタ用シールドは、図示しない半導体基板上の絶縁膜に形成された最上配線層に形成されたインダクタＬに用いられるインダクタ用シールドであり、隣り合って積層する中配線層３、２、１の各々に半導体基板の上方から見てインダクタＬの周りを略一周回するように形成された周回配線Ｗ１、Ｗ２、Ｗ３を有している。これら周回配線Ｗ１〜Ｗ３同士は、巻回方向が不変の一連のコイルを形成するようにビアＢ、Ｃによって直列に接続されている。このコイルの両端（シールドの周回配線のうち、最上層と最下層にある周回配線Ｗ１とＷ３）は、ビアＡによって互いに接続されている。尚、ビアＡは、周回配線Ｗ１〜Ｗ３よりも外側に位置している。
【実施例２】
【００３７】
図１０を参照すると、本発明の実施例２のインダクタ用シールドは、実施例１のシールドと同様に、隣り合って積層する中配線層３、２、１の各々に半導体基板の上方から見てインダクタＬの周りを略一周回するように形成された周回配線Ｗ１、Ｗ２、Ｗ３を有している。これら周回配線Ｗ１〜Ｗ３同士は、巻回方向が不変の一連のコイルを形成するようにビアＢ、Ｃによって直列に接続されている。このコイルの両端（シールドの周回配線のうち、最上層と最下層にある周回配線Ｗ１とＷ３）は、ビアＡによって互いに接続されている。尚、ビアＡは、周回配線Ｗ１〜Ｗ３よりも外側に位置している。
【００３８】
実施例２においては特に、このコイルは、一定電位の電源配線にビアＡの箇所で一定電位のグラウンド配線に接続されている。これにより、周回配線は、逆磁界でインダクタの磁界を弱めるだけではなく、一定電位であることにより、インダクタから横方向に伸びる電界を遮断できるのでシールド効果を高めることができる。尚、本実施例においては、一定電位としてグラウンドを使用したが、電源配線を使用することも可能である。そして、このような結線は、図９のようにインダクタの片方の端子が電源やグラウンドに接続されるような回路に有効である。
【実施例３】
【００３９】
図１１を参照すると、本発明の実施例２のインダクタ用シールドは、実施例１のシールドと同様に、隣り合って積層する中配線層２、１、最下配線層の各々に半導体基板の上方から見てインダクタＬの周りを略一周回するように形成された周回配線Ｗ１、Ｗ２、Ｗ３を有している。これら周回配線Ｗ１〜Ｗ３同士は、巻回方向が不変の一連のコイルを形成するようにビアＢ、Ｃによって直列に接続されている。このコイルの両端（シールドの周回配線のうち、最上層と最下層にある周回配線Ｗ１とＷ３）は、ビアＡによって互いに接続されている。尚、ビアＡは、周回配線Ｗ１〜Ｗ３よりも外側に位置している。
【００４０】
実施例３においては特に、このコイルのうちの最下配線層における周回配線Ｗ３は、半導体基板とインダクタＬとの間にインダクタＬに重畳するように形成された拡散層に４箇所のコンタクトを介して接続されている。これにより、シールドとインダクタＬとの間の相互インダクタンスを増加させると共に、インダクタＬと基板との間の電界による結合を遮断でき、シールド効果を高めることができる。
【実施例４】
【００４１】
図１２を参照すると、本発明の実施例４のシールド付きインダクタは、オンチップ型のインダクタと、インダクタ用シールドとを有している。
【００４２】
インダクタ用シールドは、実施例２のシールドと同様に、隣り合って積層する中配線層３、２、１の各々に半導体基板の上方から見てインダクタＬの周りを略一周回するように形成された周回配線Ｗ１、Ｗ２、Ｗ３を有している。これら周回配線Ｗ１〜Ｗ３同士は、巻回方向が不変の一連のコイルを形成するようにビアＢ、Ｃによって直列に接続されている。このコイルの両端（シールドの周回配線のうち、最上層と最下層にある周回配線Ｗ１とＷ３）は、ビアＡによって互いに接続されている。尚、ビアＡは、周回配線Ｗ１〜Ｗ３よりも外側に位置している。さらに、このコイルは、一定電位の電源配線にビアＡの箇所で一定電位のグラウンド配線に接続されている。
【００４３】
実施例４においては特に、最上配線層において２．５周回する螺旋状に形成されたインダクタＬのインダクタ配線は、その外周に位置する方の端部ＰＯＲＴ２が、上記コイル（シールドの周回配線）と同じ一定電位のグラウンド配線に接続されている。これにより、インダクタの外周に位置する部分が、内周に位置する部分に対し、上記シールドに追加的なシールドとして働く。このため、ＰＯＲＴ１を含む内周に位置する部分の外部に対する磁気的結合を弱めることができる。尚、本実施例においては、一定電位としてグラウンドを使用したが、電源配線を使用することも可能である。そして、このような結線は、図９のようにインダクタの片方の端子が電源やグラウンドに接続されるような回路に有効である。
【実施例５】
【００４４】
図１３を参照すると、本発明の実施例５のシールド付きインダクタは、オンチップ型のインダクタと、インダクタ用シールドとを有している。
【００４５】
インダクタ用シールドは、実施例１のシールドと同様に、隣り合って積層する中配線層３、２、１の各々に半導体基板の上方から見てインダクタＬの周りを略一周回するように形成された周回配線Ｗ１、Ｗ２、Ｗ３を有している。これら周回配線Ｗ１〜Ｗ３同士は、巻回方向が不変の一連のコイルを形成するようにビアＢ、Ｃによって直列に接続されている。このコイルの両端（シールドの周回配線のうち、最上層と最下層にある周回配線Ｗ１とＷ３）は、ビアＡによって互いに接続されている。尚、ビアＡは、周回配線Ｗ１〜Ｗ３よりも外側に位置している。
【００４６】
実施例５においては特に、インダクタＬが、最上配線層において夫々一周回するインダクタ配線Ｌ１１、Ｌ１２と、中配線層３において２周回する螺旋状のインダクタ配線Ｌ２０を有している。これらインダクタ配線同士は、巻回方向が不変の一連のコイルを形成するようにビアによって直列に接続されている。具体的に信号の流れ出云うと、ＰＯＲＴ１が接続したＤ点より入った信号は最上配線層の内側周回（インダクタ配線Ｌ１１）を１周してからビアＥを経て中配線層３に移り、中配線層３の内側周回（インダクタ配線Ｌ２０の一部）を１周してから同じ中配線層３の外側周回に移り、中配線層３の外側周回（インダクタ配線Ｌ２０の残部）を１周してからビアＦを経て最上配線層に移り、最上配線層の外側周回（インダクタ配線Ｌ１２）を１周してからＧ点に接続されたＰＯＲＴ２より外部に出力される。このような構造により、インダクタＬの外周に位置する部分が、内周に位置する部分に対し、上記シールドに追加的なシールドとして働く。このため、ＰＯＲＴ１を含む内周に位置する部分の外部に対する磁気的結合を弱めることができる。
【産業上の利用可能性】
【００４７】
以上説明した実施例に限定されることなく、本発明は、当該特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。
【図面の簡単な説明】
【００４８】
【図１】本発明によるインダクタ用シールド、とりわけ実施例１によるインダクタ用シールドを示す概念的な平面図である。
【図２】本発明によるインダクタ用シールドの効果を調べるためのレイアウト図である。
【図３】シールドとインダクタの相互インダクタンスを示す図である。
【図４】本発明によるインダクタ用シールドの効果を調べるためのレイアウト図である。
【図５】内側のインダクタと外側のインダクタの相互インダクタンスを示す図である。
【図６】本発明によるインダクタ用シールドの効果を調べるためのレイアウト図である。
【図７】シールドの形状によるクロストークの差を示す図である。
【図８】インダクタの引出配線の位置によるクロストークの差を示す図である。
【図９】本発明によるインダクタ用シールドが適用される回路の例を示す回路図である。
【図１０】本発明の実施例２によるインダクタ用シールドを示す概念的な平面図である。
【図１１】本発明の実施例３によるインダクタ用シールドを示す概念的な平面図である。
【図１２】本発明の実施例４によるシールド付きインダクタを示す概念的な平面図である。
【図１３】本発明の実施例５によるシールド付きインダクタを示す概念的な平面図である。
【図１４】従来のインダクタ用シールドを示す概念的な平面図である。
【図１５】他の従来のインダクタ用シールドを示す概念的な平面図である。
【符号の説明】
【００４９】
Ａ、Ｂ、Ｃ、Ｅ、Ｆ    ビア
Ｌ    インダクタ
Ｌ１１、Ｌ１２、Ｌ２０    インダクタ配線
Ｗ１、Ｗ２、Ｗ３    周回配線
【図１】
0005177387.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0005177387.tif 000013
【図１３】
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【図１４】
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【図１５】
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