(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の主面上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板の前記第１の主面上及び前記トランジスタ上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記ゲート電極に達するコンタクトホールを形成する工程と、
前記コンタクトホール内及び前記第１の絶縁膜上に、プラズマＣＶＤ法により導電膜を形成する工程と、
前記第１の絶縁膜の表面が露出するまで前記導電膜を研磨し、前記コンタクトホール内に、前記導電膜を含む導体プラグを埋め込む工程とを有し、
前記トランジスタを形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記第１の主面の反対側の面である第２の主面に存在する第２の絶縁膜のうち、前記第２の主面の周縁部に存在する前記第２の絶縁膜をエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程では、前記第２の主面の前記周縁部をも覆うように前記第１の絶縁膜を形成し、前記第２の主面の前記周縁部に形成される前記第１の絶縁膜の膜厚は、前記第１の主面に形成される前記第１の絶縁膜の膜厚より薄く、且つ、前記第２の絶縁膜の膜厚より薄い
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記導体プラグを埋め込む工程の後に、前記導体プラグの上部を露出する溝が形成された第３の絶縁膜を、前記半導体基板の前記第１の主面側の前記第１の絶縁膜上に形成する工程と；前記半導体基板の前記第２の主面が前記第１の絶縁膜及び前記第２の絶縁膜により覆われている状態で、Ｃｕを含む配線を電気めっき法により前記溝内に埋め込む工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２の主面の前記周縁部に存在する前記第２の絶縁膜をエッチング除去する工程では、リング状に生成されたプラズマを用いて前記第２の主面の前記周縁部に存在する前記第２の絶縁膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に信頼性や製造歩留まりの向上を実現し得る半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時、配線抵抗を低減すべく、配線の材料としてＣｕを用いることが提案されている。
【０００３】
Ｃｕより成る配線は、配線を埋め込むための溝を層間絶縁膜に形成し、かかる層間絶縁膜上に電気めっき法によりＣｕ膜を形成し、層間絶縁膜の表面が露出するまでＣｕ膜を研磨することにより、溝内に埋め込まれる。
【０００４】
電気めっき法によりＣｕ膜を形成する際には、めっき浴中のＣｕが半導体基板の裏面（第２の主面）側から半導体基板内に拡散してしまうのを防止すべく、半導体基板の裏面側に絶縁膜を予め形成しておく。半導体基板内にＣｕが拡散した場合には、半導体基板内に拡散したＣｕに起因してトランジスタ等の電気的特性が劣化してしまう虞があるが、かかる絶縁膜を半導体基板の裏面側に形成しておけば、半導体基板内にＣｕが拡散するのを防止し得るため、トランジスタ等の電気的特性の劣化を防止することが可能となる。
【０００５】
なお、本願発明の背景技術としては、以下のようなものがある。
【特許文献１】特開２００５−９３６４６号公報
【特許文献２】特開２００２−３３４９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体基板の裏面側に絶縁膜を形成した場合には、半導体基板の表面（第１の主面）側にプラズマＣＶＤ法等により導電膜を形成する際に、トランジスタのゲート絶縁膜において絶縁破壊が生じる場合があり、信頼性や製造歩留まりが低くなってしまう場合があった。
【０００７】
本発明の目的は、信頼性や製造歩留まりを向上し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板の第１の主面上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、前記半導体基板の前記第１の主面上及び前記トランジスタ上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記ゲート電極に達するコンタクトホールを形成する工程と、前記コンタクトホール内及び前記第１の絶縁膜上に、プラズマＣＶＤ法により導電膜を形成する工程と、前記第１の絶縁膜の表面が露出するまで前記導電膜を研磨し、前記コンタクトホール内に、前記導電膜を含む導体プラグを埋め込む工程とを有し、前記トランジスタを形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記第１の主面の反対側の面である第２の主面に存在する第２の絶縁膜のうち、前記第２の主面の周縁部に存在する前記第２の絶縁膜をエッチング除去する工程を更に有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体基板の第２の主面の周縁部の第２の絶縁膜をエッチング除去する。このため、後工程でプラズマＣＶＤ法により導電膜を形成する際に、半導体基板の第２の主面の周縁部を介して、半導体基板内に電荷が供給される。このため、本発明によれば、プラズマＣＶＤ法により導電膜を形成する際にゲート電極に電荷が大量に蓄積された場合であっても、ゲート電極の電位が半導体基板の電位に対して著しく高くなってしまうのを防止することが可能となる。このため、本発明によれば、ゲート絶縁膜の絶縁破壊を防止することができ、製造歩留まりの向上を実現することが可能となる。
【発明を実施するための最良の形態】
【００１０】
［一実施形態］
本発明の一実施形態による半導体装置の製造方法を図１乃至図１３を用いて説明する。図１乃至図１１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１１】
まず、図１（ａ）に示すように、半導体基板（半導体ウェハ）１０を用意する。かかる半導体基板１０としては、例えばシリコン基板（シリコンウェハ）を用いる。
【００１２】
次に、全面に、例えば熱酸化法により、膜厚１０〜１５ｎｍのシリコン酸化膜１２を形成する。かかるシリコン酸化膜１２は、半導体基板１０の全面を覆うように形成される。即ち、シリコン酸化膜１２は、半導体基板１０の第１の主面（上面）、半導体基板１０の第２の主面（下面）、及び、半導体基板１０の外周を覆うように形成される。半導体基板１０の第１の主面は、後述するトランジスタ３３（図４（ｃ）参照）等が形成される側の面である。半導体基板１０の第２の主面は、第１の主面と反対側の面である。
【００１３】
次に、図１（ｂ）に示すように、例えば熱ＣＶＤ法により、膜厚８０〜９０ｎｍのシリコン窒化膜１４を形成する。かかるシリコン窒化膜１４は、半導体基板１０の全面を覆うように形成される。即ち、シリコン窒化膜１４は、半導体基板１０の第１の主面（上面）、半導体基板１０の第２の主面（下面）、及び、半導体基板１０の外周を覆うように形成される。
【００１４】
次に、図１（ｃ）に示すように、例えば熱ＣＶＤ法により、膜厚３００〜４００ｎｍのシリコン酸化膜１６を形成する。かかるシリコン酸化膜１６は、半導体基板１０の全面を覆うように形成される。即ち、シリコン酸化膜１６は、半導体基板１０の第１の主面（上面）、半導体基板１０の第２の主面（下面）、及び、半導体基板１０の外周を覆うように形成される。
【００１５】
次に、図２（ａ）に示すように、例えばウエットエッチングにより、半導体基板１０の第１の主面（上面）側のシリコン酸化膜１６をエッチング除去する。半導体基板１０の第１の主面側のシリコン酸化膜１６をエッチング除去する際には、シリコン窒化膜１４がエッチングストッパとして機能する。
【００１６】
次に、半導体基板１０の第１の主面（上面）上の全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００１７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、半導体基板１０に溝１７（図２（ｂ）参照）を形成するためのものである。
【００１８】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜１４をエッチングする。これにより、シリコン窒化膜１４より成るハードマスクが形成される。
【００１９】
次に、フォトレジスト膜及びシリコン窒化膜１４をマスクとして、シリコン酸化膜１２及び半導体基板１０をエッチングする。これにより、半導体基板１０内に、溝１７が形成される。かかる溝１７は、素子分離領域１８（図２（ｃ）参照）を形成するためのものである。溝１７の深さは、例えば３００ｎｍとする。
【００２０】
次に、全面に、プラズマＣＶＤ法により、シリコン酸化膜を形成する。シリコン酸化膜の膜厚は、例えば５００ｎｍとする。
【００２１】
次に、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜１４の表面が露出するまで、シリコン酸化膜を研磨する。これにより、溝１７内に、シリコン酸化膜より成る素子分離領域１８が形成される（図２（ｃ）参照）。
【００２２】
次に、例えばリン酸を用い、半導体基板１０の第１の主面（上面）側に存在しているシリコン窒化膜１４をエッチング除去する。この際、半導体基板１０の第２の主面（下面）側にはシリコン酸化膜１６が存在しているため、半導体基板１０の第２の主面側のシリコン窒化膜１４はエッチングされることなく残存する。
【００２３】
次に、例えばフッ酸を用い、半導体基板１０の第１の主面側に存在しているシリコン酸化膜１２をエッチング除去する。
【００２４】
こうして、素子領域２０を画定する素子分離領域１８が形成される（図３（ａ）参照）。
【００２５】
次に、半導体基板１０の第１の主面上にフォトレジスト膜（図示せず）を適宜形成し、かかるフォトレジスト膜をマスクとしてドーパント不純物を半導体基板１０内に導入することにより、ウェル（図示せず）を適宜形成する。
【００２６】
次に、例えば熱酸化法により、半導体基板１０の第１の主面上にゲート絶縁膜２２を形成する。ゲート絶縁膜２２の膜厚は、例えば２ｎｍとする。
【００２７】
次に、全面に、例えば熱ＣＶＤ法により、ポリシリコン膜２４を形成する。ポリシリコン膜２４の膜厚は、例えば１００ｎｍとする。かかるポリシリコン膜２４は、半導体基板１０の全面を覆うように形成される。即ち、ポリシリコン膜２４は、半導体基板１０の第１の主面（上面）、半導体基板１０の第２の主面（下面）、及び、半導体基板１０の外周を覆うように形成される。
【００２８】
次に、ウエットエッチングにより、半導体基板１０の第２の主面側に存在しているポリシリコン膜２４を除去する。
【００２９】
次に、ウエットエッチングにより、半導体基板１０の第２の主面側に存在しているシリコン酸化膜１６をエッチング除去する。
【００３０】
次に、フォトリソグラフィ技術を用い、半導体基板１０の第１の主面側に存在しているポリシリコン膜２４をパターニングする。これにより、ポリシリコンより成るゲート電極２４が形成される（図３（ｂ）参照）。
【００３１】
次に、ゲート電極２４をマスクとして半導体基板１０内にドーパント不純物を導入することにより、ゲート電極２４の両側の半導体基板１０内にエクステンションソース／ドレイン構造の浅い領域を構成するエクステンション領域２６を形成する（図３（ｃ）参照）。
【００３２】
次に、図４（ａ）に示すように、全面に、ＴＥＯＳ−ＣＶＤ法により、シリコン酸化膜２８を形成する。かかるシリコン酸化膜２８は、半導体基板１０の全面を覆うように形成される。即ち、シリコン酸化膜２８は、半導体基板１０の第１の主面（上面）、半導体基板１０の第２の主面（下面）、及び、半導体基板１０の周縁部を覆うように形成される。シリコン酸化膜２８は、サイドウォール絶縁膜（サイドウォールスペーサ）となるものである。
【００３３】
次に、図４（ｂ）に示すように、例えば枚葉式のプラズマエッチング装置を用い、シリコン酸化膜２８を異方性エッチングする。これにより、ゲート電極２４の側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜２８が形成される。半導体基板１０の第２の主面側のシリコン酸化膜２８は、エッチングされることなく残存する。
【００３４】
次に、サイドウォール絶縁膜２８が形成されたゲート電極２４をマスクとして、半導体基板１０内にドーパント不純物を導入することにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３２の深い領域を構成する不純物拡散領域３０を形成する。深い不純物拡散領域３０と浅い不純物拡散領域２６とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３２が形成される。
【００３５】
こうして、ゲート電極２４とソース／ドレイン拡散層３２とを有するトランジスタ３３が形成される。
【００３６】
次に、ベベルエッチング装置１００（図１２参照）を用い、半導体基板１０の第２の主面（下面）の周縁部のシリコン酸化膜２８、シリコン窒化膜１４及びシリコン酸化膜１２をエッチング除去する。
【００３７】
ベベルエッチング装置１００は、半導体ウェハの周縁部の絶縁膜等を選択的にエッチングするための装置である。ベベルエッチング装置１００としては、例えばラムリサーチ株式会社製のベベルエッチング装置（型番：２３００  Ｂｅｖｅｌ）等を用いることができる。
【００３８】
図１２は、ベベルエッチング装置を示す概略図である。
【００３９】
図１２に示すように、チャンバ１０１内には、半導体ウェハ１０を載置するための円盤状の載置台（電極）１０２が設けられている。かかる載置台１０２には、高周波電力（ＲＦパワー）が供給される。
【００４０】
載置台１０２の周縁には、絶縁部材１０４がリング状に設けられている。かかる絶縁部材１０４の材料としては、例えばセラミックが用いられている。
【００４１】
絶縁部材１０４により囲まれた載置台１０２の周縁には、第１の接地電極１０６がリング状に設けられている。かかる第１の接地電極１０６は、グラウンドに接続される。
【００４２】
載置台１０２の上方には、例えばセラミックより成るトッププレート１０８が設けられている。トッププレート１０８上には、第２の接地電極１１０が設けられている。
【００４３】
トッププレート１０８の周縁には、リング状の第３の接地電極１１２が設けられている。第３の接地電極１１２は、第２の接地電極１１０に接続されている。
【００４４】
第２の接地電極１１０及び第３の接地電極１１２は、グラウンドに接続される。
【００４５】
トッププレート１０８及び第２の接地電極１１０には、ガス注入口１１４が設けられている。プラズマを生成するためのガスが、ガス注入口１１４を介してチャンバ１０１内に導入される。
【００４６】
このようなベベルエッチング装置１００の載置台１０２に高周波電力を印加すると、図１２に示すように、プラズマ１１６が全体としてリング状に生成される。プラズマ１１６は、半導体基板１０と第１の接地電極１０６とが対向している部分、半導体基板１０と第３の接地電極１１２とが対向している部分、及び、第１の接地電極１０６と第３の接地電極１１２とが対向している部分に生成される。
【００４７】
ベベルエッチングを行う際の条件は、例えば以下の通りとする。半導体基板１０の第１の主面（上面）とトッププレート１０８の下面との間の距離ｔは、０．３〜０．５ｍｍとする。リング状の第１の接地電極１０６と半導体基板１０の第２の主面（下面）の周縁部とが重なり合う領域の幅Ｄ１は、例えば２ｍｍとする。リング状の第１の接地電極１０６と半導体基板１０の第２の主面（下面）の周縁部とが対向する領域の幅Ｄ１に応じて、半導体基板１０の第２の主面の周縁部において、シリコン酸化膜１２、シリコン窒化膜１４及びシリコン酸化膜２８がエッチングされる。リング状の第３の接地電極１１２と半導体基板１０の第１の主面（上面）の周縁部とが対向する領域の幅Ｄ２は、例えば０．５ｍｍとする。チャンバ１０１内の圧力は、例えば０．５Ｔｏｒｒ〜３Ｔｏｒｒとする。載置台１０２に印加する高周波電力は、例えば３００〜１０００Ｗとする。チャンバ１０１内に導入するＣＦ４ガスの流量は、５０〜２００ｓｃｃｍとする。チャンバ１０１内に導入するＮ２ガスの流量は、例えば５０〜２００ｓｃｃｍとする。エッチング時間は、例えば１０秒とする。１０秒というエッチング時間は、シリコン酸化膜のエッチング量に換算して、４００ｎｍ相当のエッチング時間である。
【００４８】
こうして、半導体基板１０の第２の主面の周縁部において、シリコン酸化膜２８、シリコン窒化膜１４及びシリコン酸化膜１２がエッチング除去される。半導体基板１０の第２の主面の周縁部においては、半導体基板１０の第２の主面が露出した状態となる。
【００４９】
なお、ここでは、リング状の第１の接地電極１０６と半導体基板１０の周縁部とが重なり合う領域の幅Ｄ１を２ｍｍとする場合を例に説明したが、リング状の第１の接地電極１０６と半導体基板１０の第２の主面（下面）の周縁部とが対向する領域の幅Ｄ１は２ｍｍに限定されるものではない。リング状の第１の接地電極１０６と半導体基板１０の第２の主面の周縁部とが対向する領域の幅Ｄ１は、例えば１〜３ｍｍとすることが好ましい。
【００５０】
リング状の第１の接地電極１０６と半導体基板１０の周縁部とが重なり合う領域の幅Ｄ１が１ｍｍより小さい場合には、半導体基板１０の周縁部においてエッチングされるシリコン酸化膜２８、シリコン窒化膜１４及びシリコン酸化膜１２の幅が極端に狭くなる。この場合には、後工程においてプラズマＣＶＤ法により導電膜４２等を形成する際に、半導体基板１０の第２の主面の周縁部を介して半導体基板１０に電荷を供給することが困難となる。この場合には、プラズマＣＶＤ法により導電膜４２等を形成する際にゲート電極２４に大量の電荷が帯電すると、ゲート電極２４の電位が半導体基板１０の電位に対して極端に高くなってしまうため、ゲート絶縁膜２２の絶縁破壊が生じてしまう虞がある
一方、リング状の第１の接地電極１１６と半導体基板１０の周縁部とが重なり合う領域の幅Ｄ１が３ｍｍより大きい場合には、半導体装置（半導体チップ）を製造するために用いることができる半導体基板１０の面積が小さくなってしまい、半導体装置の製造コストの上昇を招いてしまう。
【００５１】
このような理由により、リング状の第１の接地電極１１６と半導体基板１０の周縁部とが重なり合う領域の幅Ｄ１は、例えば１〜３ｍｍとすることが好ましい。
【００５２】
このようにして、ベベルエッチング装置１００を用いてエッチングを行うと、半導体基板１０の第２の主面の周縁部において、シリコン酸化膜２８、シリコン窒化膜１４及びシリコン酸化膜１２が所定の幅Ｄ１でエッチングされる（図５（ａ）参照）。半導体基板１０の第２の主面の周縁部を除く領域には、シリコン酸化膜１２、シリコン窒化膜１４及びシリコン酸化膜２８から成る積層膜２９が存在している状態となる。
【００５３】
次に、全面に、例えばスパッタリング法により、高融点金属膜を形成する。これにより、半導体基板１０の第１の主面に高融点金属膜が形成される。かかる高融点金属膜の材料としては、例えばニッケル膜を用いる。高融点金属膜の膜厚は、例えば２０ｎｍとする。
【００５４】
次に、熱処理を行うことにより、高融点金属膜中のＮｉ原子とシリコン基板１０中のＳｉ原子とを反応させ、ニッケルシリサイドより成る金属シリサイド膜３４ａを形成する。また、高融点金属膜中のＮｉ原子とゲート電極２４中のＳｉ原子とを反応させ、ニッケルシリサイドより成る金属シリサイド膜３４ｂを形成する。
【００５５】
次に、未反応の高融点金属膜をエッチング除去する。こうして、ソース／ドレイン拡散層３２上には、金属シリサイド膜より成るソース／ドレイン電極３４ａが形成される。また、ゲート電極２４上にも、金属シリサイド膜３４ｂが形成されることとなる（図５（ｂ）参照）。
【００５６】
次に、図５（ｃ）に示すように、全面に、例えばＣＶＤ法により、シリコン窒化膜３６を形成する。シリコン窒化膜３６は、層間絶縁膜３８にコンタクトホール４０を形成する際に、エッチングストッパ膜として機能するものである。シリコン窒化膜３６の膜厚は、例えば８０ｎｍとする。
【００５７】
次に、例えばＣＶＤ法により、例えばシリコン酸化膜より成る層間絶縁膜３８を形成する。かかる層間絶縁膜３８の膜厚は、例えば６００ｎｍとする。シリコン酸化膜３８は、半導体基板１０の第１の主面（上面）上に所望の厚さで形成されるのみならず、半導体基板１０の第２の主面（下面）の周縁部にも比較的薄い膜厚で形成される。こうして、半導体基板１０の第２の主面の周縁部には、例えば膜厚１００ｎｍ程度のシリコン酸化膜３８が形成されることとなる。半導体基板１０の第２の主面の周縁部に形成されるシリコン酸化膜３８の膜厚は、半導体基板１０の第２の主面の周縁部以外の領域に存在している積層膜２９の膜厚に対して十分に薄い。このため、後工程において、プラズマＣＶＤ法により導電膜４２を形成する際に、半導体基板１０の第２の主面の周縁部の比較的薄いシリコン酸化膜３８を介して半導体基板１０中に電荷が供給される。このため、本実施形態によれば、ゲート電極２４に大量の電荷が蓄積された場合であっても、半導体基板１０の電位に対してゲート電極２４の電位が極端に上昇するのを防止することが可能となる。
【００５８】
次に、ＣＭＰ法により、層間絶縁膜３８の表面を研磨することにより、層間絶縁膜３８の表面を平坦化する。研磨する層間絶縁膜３８の膜厚は、例えば３００ｎｍ程度とする。これにより、ゲート電極２４に起因して層間絶縁膜３８の表面に形成されていた段差が、解消されることとなる。
【００５９】
次に、例えばスピンコート法により、半導体基板１０の第１の主面（上面）上にフォトレジスト膜（図示せず）を形成する。
【００６０】
次に、フォトリソグラフィ技術を用い、コンタクトホール４０を形成するための開口部（図示せず）をフォトレジスト膜に形成する。
【００６１】
次に、フォトレジスト膜をマスクとし、シリコン窒化膜３６をエッチングストッパとして、コンタクトホール４０を形成する。
【００６２】
次に、コンタクトホール４０内に露出したシリコン窒化膜３６をエッチングする。こうして、ソース／ドレイン電極３４ａに達するコンタクトホール４０と、ゲート電極２４上のシリサイド膜３４ｂに達するコンタクトホール４０とが層間絶縁膜３８に形成される（図６（ｂ）参照）。
【００６３】
次に、半導体基板１０の第１の主面上に、例えばプラズマＣＶＤ法により、膜厚１０ｎｍのＴｉ膜を形成する。
【００６４】
次に、半導体基板１０の第１の主面上に、例えばプラズマＣＶＤ法により、膜厚１０ｎｍのＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜とから成るバリアメタル膜（導電膜）４２が、プラズマＣＶＤ法により形成される（図７（ａ）参照）。
【００６５】
半導体基板１０の第２の主面の周縁部に存在しているシリコン酸化膜３８の膜厚は、半導体基板１０の第２の主面の周縁部以外の領域に存在している積層膜（絶縁膜）２９の膜厚に対して十分に薄い。従って、プラズマＣＶＤ法によりバリアメタル膜（導電膜）４２を形成する際に、半導体基板１０の第２の主面の周縁部に存在するシリコン酸化膜３８を介して半導体基板１０内に電荷が供給される。このため、バリアメタル膜（導電膜）４２をプラズマＣＶＤ法により形成する際に、ゲート電極２４に電荷が大量に蓄積された場合であっても、半導体基板１０の電位に対してゲート電極２４の電位が極端に上昇するのを防止することが可能となり、ゲート絶縁膜２２の絶縁破壊を防止することが可能となる。
【００６６】
次に、図７（ｂ）に示すように、半導体基板１０の第１の主面（上面）上に、例えばプラズマＣＶＤ法により、タングステン膜４４を形成する。
【００６７】
上述したように、半導体基板１０の第２の主面の周縁部に存在しているシリコン酸化膜３８の膜厚は、半導体基板１０の第２の主面の周縁部以外の領域に存在している積層膜（絶縁膜）２９の膜厚に対して十分に薄い。従って、プラズマＣＶＤ法によりタングステン膜（導電膜）４４を形成する際にも、半導体基板１０の第２の主面の周縁部に存在するシリコン酸化膜３８を介して半導体基板１０内に電荷が供給される。このため、タングステン膜（導電膜）４４をプラズマＣＶＤ法により形成する際に、ゲート電極２４に電荷が大量に蓄積された場合であっても、半導体基板１０の電位に対してゲート電極２４の電位が極端に上昇するのを防止することが可能となり、ゲート絶縁膜２２の絶縁破壊を防止することが可能となる。
【００６８】
次に、例えばＣＭＰ法により、層間絶縁膜３８の表面が露出するまで、タングステン膜４４を研磨する。これにより、タングステンより成る導体プラグ４４がコンタクトホール４０内に埋め込まれる（図８（ａ）参照）。
【００６９】
次に、図８（ｂ）に示すように、導体プラグ４４が埋め込まれた層間絶縁膜３８上に、層間絶縁膜４６を形成する。かかる層間絶縁膜４６としては、例えばシリコン酸化膜を形成する。
【００７０】
次に、図９（ａ）に示すように、層間絶縁膜４６に、配線５６を埋め込むための溝４８を形成する。
【００７１】
次に、図９（ｂ）に示すように、全面に、例えばスパッタリング法により、例えばＴａより成るバリアメタル膜５０を形成する。
【００７２】
次に、図１０（ａ）に示すように、全面に、例えばスパッタリング法により、Ｃｕ又はＣｕ合金より成るシード膜５２を形成する。
【００７３】
次に、図１０（ｂ）に示すように、例えば電気めっき法により、Ｃｕ又はＣｕ合金より成る導電膜５４を形成する。半導体基板１０の第１の主面、半導体基板１０の第２の主面及び半導体基板１０の外周は、積層膜（絶縁膜）２９又は絶縁膜３８により覆われているため、電気めっき法によりＣｕ又はＣｕ合金より成る導電膜５４を形成する際に、Ｃｕ原子が半導体基板１０内に拡散してしまうことはなく、トランジスタ３３等の特性の電気的特性の劣化は生じない。
【００７４】
次に、図１１に示すように、例えばＣＭＰ法により、層間絶縁膜４６の表面が露出するまで、導電膜５４を研磨する。これにより、Ｃｕ又はＣｕ合金より成る配線５６が溝４８内に埋め込まれる。
【００７５】
この後、図示しない多層配線、電極パッド等を更に形成する。
【００７６】
こうして、本実施形態による半導体装置が製造される。
【００７７】
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果を図１３を用いて説明する。
【００７８】
図１３は、ゲートリーク電流密度の測定結果を示すグラフである。図１３における横軸は、ゲートリーク電流密度を示している。図１３における縦軸は、累積確率を示している。図１３において●印を用いて示すプロットは、比較例の場合、即ち、半導体基板１０の第２の主面の周縁部の積層膜２９をエッチングしなかった場合を示している。図１３において▲印を用いて示すプロットは、本実施形態の場合、即ち、半導体基板１０の第２の主面の周縁部の積層膜２９をエッチングした場合を示している。ゲートリーク電流密度を測定する際には、トランジスタのゲートの電位を１．８Ｖ、ソースの電位を０Ｖ、ドレインの電位を０Ｖ、基板の電位を０Ｖとした。
【００７９】
図１３から分かるように、比較例の場合には、ゲートリーク電流密度が２×１０−７Ａ／ｃｍ２以下であるトランジスタは、全体の５０％程度にすぎなかった。
【００８０】
これに対し、本実施形態の場合には、ほぼ１００％のトランジスタにおいて、ゲートリーク電流密度が２×１０−７Ａ／ｃｍ２以下となった。
【００８１】
これらのことから、本実施形態によれば、トランジスタの信頼性及び製造歩留まりを著しく向上し得ることが分かる。
【００８２】
また、トランジスタの寿命に関する試験を行ったところ、以下のような結果が得られた。なお、ここでは、多数形成したトランジスタのうち、０．１％のトランジスタが不良になるまでの時間を求めた。
【００８３】
比較例の場合には、全体の０．１％のトランジスタが不良になるまでの時間は、５．８×１０３時間であった。
【００８４】
これに対し、本実施形態の場合には、全体の０．１％のトランジスタが不良になるまでの時間は、１．４×１０４時間であった。
【００８５】
これらのことから、本実施形態によれば、トランジスタの寿命を十分に長くすることが可能になることがわかる。
【００８６】
このように、本実施形態によれば、半導体基板１０の第２の主面の周縁部の積層膜（絶縁膜）２９をエッチング除去する。このため、後工程でプラズマＣＶＤ法により導電膜（バリアメタル膜）４２等を形成する際に、半導体基板１０の第２の主面の周縁部を介して、半導体基板１０内に電荷が供給される。このため、本実施形態によれば、プラズマＣＶＤ法により導電膜４２等を形成する際にゲート電極２４に電荷が大量に蓄積された場合であっても、ゲート電極２４の電位が半導体基板１０の電位に対して著しく高くなってしまうのを防止することが可能となる。このため、本実施形態によれば、ゲート絶縁膜２２の絶縁破壊を防止することができ、製造歩留まりの向上を実現することが可能となる。
【００８７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００８８】
例えば、上記実施形態では、半導体基板１０の第２の主面にシリコン酸化膜１２シリコン窒化膜１４及びシリコン酸化膜２８より成る積層膜２９が形成される場合を例に説明したが、半導体基板１０の第２の主面に形成される絶縁膜は、このような構造の積層膜２９に限定されるものではない。本発明の原理は、半導体基板１０の第２の主面に絶縁膜を形成する場合に広く適用することが可能である。
【００８９】
以上詳述した通り、本発明の特徴をまとめると以下のようになる。
【００９０】
（付記１）
半導体基板の第１の主面上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板の前記第１の主面上及び前記トランジスタ上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記ゲート電極に達するコンタクトホールを形成する工程と、
前記コンタクトホール内及び前記第１の絶縁膜上に、プラズマＣＶＤ法により導電膜を形成する工程と、
前記第１の絶縁膜の表面が露出するまで前記導電膜を研磨し、前記コンタクトホール内に、前記導電膜を含む導体プラグを埋め込む工程とを有し、
前記導電膜を形成する工程の前に、前記第１の主面の反対側の面である第２の主面に存在する第２の絶縁膜のうち、前記第２の主面の周縁部に存在する前記第２の絶縁膜をエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００９１】
（付記２）
付記１記載の半導体装置の製造方法において、
前記トランジスタを形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記第２の主面の前記周縁部に存在する前記第２の絶縁膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。
【００９２】
（付記３）
付記２記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程では、前記第２の主面の前記周縁部をも覆うように前記第１の絶縁膜を形成し、前記第２の主面の前記周縁部に形成される前記第１の絶縁膜の膜厚は、前記第１の主面に形成される前記第１の絶縁膜の膜厚より薄く、且つ、前記第２の絶縁膜の膜厚より薄い
ことを特徴とする半導体装置の製造方法。
【００９３】
（付記４）
付記３記載の半導体装置の製造方法において、
前記導体プラグを埋め込む工程の後に、前記導体プラグの上部を露出する溝が形成された第３の絶縁膜を、前記半導体基板の前記第１の主面側の前記第１の絶縁膜上に形成する工程と；前記半導体基板の前記第２の主面が前記第１の絶縁膜及び前記第２の絶縁膜により覆われている状態で、Ｃｕを含む配線を電気めっき法により前記溝内に埋め込む工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【００９４】
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第２の主面の前記周縁部に存在する前記第２の絶縁膜をエッチング除去する工程では、リング状に生成されたプラズマを用いて前記第２の主面の前記周縁部に存在する前記第２の絶縁膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。
【００９５】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記半導体基板上に形成された第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成されたシリコン窒化膜とを含む
ことを特徴とする半導体装置の製造方法。
【００９６】
（付記７）
付記６記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記シリコン窒化膜上に形成された第２のシリコン酸化膜を更に含む
ことを特徴とする半導体装置の製造方法。
【００９７】
（付記８）
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記半導体基板の前記第２の主面の前記周縁部の幅は、１〜３ｍｍである
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００９８】
【図１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１２】ベベルエッチング装置を示す概略図である。
【図１３】ゲートリーク電流密度の測定結果を示すグラフである。
【符号の説明】
【００９９】
１０…半導体基板、半導体ウェハ
１２…シリコン酸化膜
１４…シリコン窒化膜
１６…シリコン酸化膜
１７…溝
１８…素子分離領域
２０…素子領域
２２…ゲート絶縁膜
２４…ゲート電極
２６…不純物拡散領域
２８…シリコン酸化膜
２９…積層膜、絶縁膜
３０…不純物拡散領域
３２…ソース／ドレイン拡散層
３３…トランジスタ
３４ａ…シリサイド膜、ソース／ドレイン電極
３４ｂ…シリサイド膜
３６…シリコン窒化膜、エッチングストッパ膜
３８…シリコン酸化膜、層間絶縁膜
４０…コンタクトホール
４２…バリアメタル膜
４４…タングステン膜、導体プラグ
４６…層間絶縁膜
４８…溝
５０…バリアメタル膜
５２…シード膜
５４…導電膜
５６…配線
１００…ベベルエッチング装置
１０１…チャンバ
１０２…載置台
１０４…絶縁部材
１０６…第１の接地電極
１０８…トッププレート
１１０…第２の接地電極
１１２…第３の接地電極
１１４…ガス注入口
１１６…プラズマ
【図１】
0005286804.tif 000002
【図２】
0005286804.tif 000003
【図３】
0005286804.tif 000004
【図４】
0005286804.tif 000005
【図５】
0005286804.tif 000006
【図６】
0005286804.tif 000007
【図７】
0005286804.tif 000008
【図８】
0005286804.tif 000009
【図９】
0005286804.tif 000010
【図１０】
0005286804.tif 000011
【図１１】
0005286804.tif 000012
【図１２】
0005286804.tif 000013
【図１３】
0005286804.tif 000014