(57)【特許請求の範囲】
【請求項１】
磁気メモリ素子を動作させる方法であって、前記磁気メモリ素子は、第１（３１；２０１）および第２（４９；２１７）のリードと、磁気抵抗多層構造（３７；２０７；２４７；２５５）であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層（８３；２４９；２５７）を含み、前記第１の状態と第２の状態との間に切り換えることが可能である、磁気抵抗多層構造と、前記多層構造を第１の状態と第２の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に前記強磁性層内の磁化困難軸に沿う磁界を制御して与える磁界源（３３；２０３）とを備え、前記方法は、
前記磁界源を用いて前記強磁性層内の磁化困難軸に沿う磁界をオンにし、
その後、時間Δｔ内に前記磁気抵抗多層構造の中に電流を流すことであり、ただし、Δｔ＜ｔｄａｍｐであり（但し、ｔｄａｍｐは減衰時間）、
前記強磁性層の異方性磁界の０．１から０．２の間の磁界が前記強磁性層内に生成されるようにされており、
前記多層構造の中を流れる電流の電流パルスの継続時間は、２ｎｓ以下である
磁気メモリ素子を動作させる方法。
【請求項２】
前記磁界をオンにした後０ｎｓから３ｎｓ以内に前記磁気抵抗多層構造の中に電流を流す、
ことを含む、請求項１記載の磁気メモリ素子を動作させる方法。
【請求項３】
前記磁界をオンにした後０ｎｓから２ｎｓ以内に前記磁気抵抗多層構造の中に電流を流す、
ことを含む、請求項１記載の磁気メモリ素子を動作させる方法。
【請求項４】
更に、前記磁界を取り除き、前記電流を取り除くステップを有する請求項１記載の磁気メモリを動作させる方法。
【請求項５】
前記磁界を取り除くのは、前記電流を取り除く前に行う、請求項４記載の磁気メモリ素子を動作させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気メモリ素子に関するものであって、特に、磁気ランダム・アクセス・メモリに関するものであるが、これに限られるわけではない。また本発明は磁気メモリ素子に書き込む方法に関する。
【背景技術】
【０００２】
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）の出現は長期および短期のデータ記憶装置の開発において有望なステップである。ＭＲＡＭの利点は、不揮発性であることと共に、フラッシュ・メモリに比べてエネルギー消費が少なくまた読取りおよび書込み速度が大きいことである。また、ＭＲＡＭは一般に用いられる揮発性メモリであるダイナミックＲＡＭ（ＤＲＡＭ）およびスタティックＲＡＭ（ＳＲＡＭ）よりエネルギー消費が少なく、またＤＲＡＭより読取りおよび書込み速度が大きい。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のＭＲＡＭセルは、非磁性層で分離された強磁性自由層および強磁性ピン層（ｐｉｎｎｅｄ  ｌａｙｅｒ）を有する磁気要素を含む。ピン層は比較的高い保磁力を有するので、書込み磁界が与えられたときその磁化は固定されたままである。自由層は比較的低い保磁力を有するので、書込み磁界が与えられたときその磁化は変化してよい。
ＭＲＡＭセルに書き込むには、書込み磁界を与えて、自由層の磁化をピン層に平行または逆平行になるように切り換える。自由層は磁化ヒステリシスを示すので、磁界を取り除いたときに磁化は変化しない。これにより不揮発性メモリが得られる。
ＭＲＡＭセルの状態を読み取るには、磁気要素の中に小さな電流を流す。磁気要素の磁気抵抗は、自由層およびピン層の磁化が平行のときより自由層およびピン層の磁化が逆平行のときの方が高い。したがって、磁気要素の状態はその抵抗を測定することにより決定することができる。
【０００４】
従来のＭＲＡＭについては、Ｓ．Ｔｅｈｒａｎｉ他の「磁気トンネル接合ＭＲＡＭの最近の発展（Ｒｅｃｅｎｔ  Ｄｅｖｅｌｏｐｍｅｎｔｓ  ｉｎ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ＭＲＡＭ）、２７５２−２７５７ページ、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｍａｇｎｅｔｉｃｓ、Ｖｏｌ．３６、Ｎｏ．５（２０００年９月）に述べられている。
かかる従来のＭＲＡＭの欠点は、ＭＲＡＭセルの寸法が小さくなるに従って自由層の磁化を切り換えるのに必要な磁界が大きくなることである。したがって、セルの寸法が小さくなるに従って素子の電力消費が大きくなる。
【０００５】
磁気要素に書き込むのに用いられる別の技術はスピン・トランスファ・トルク（ＳＴＴ）切換えである。ＳＴＴ切換えについては、Ｊ．Ｃ．Ｓｌｏｎｃｚｅｗｓｋｉの「磁気多層の電流駆動励磁（Ｃｕｒｒｅｎｔ−ｄｒｉｖｅｎ  Ｅｘｃｉｔａｔｉｏｎ  ｏｆ  Ｍａｇｎｅｔｉｃ  Ｍｕｌｔｉｌａｙｅｒｓ）」、９３５３ページ、Ｐｈｙｓ．Ｒｅｖ．Ｂ、Ｖｏｌ．５４（１９９６年）に述べられている。自由層の磁化を切り換えるのに、磁界を与えるのではなく、自由層およびピン層の平面に垂直に、電流を磁化要素に流す。これにより、電流を自由層からピン層に流すときは電子がピン層の中を流れることにより、または電流をピン層から自由層に流すときは電子がピン層８５から散乱することにより、スピン偏極された（ｓｐｉｎ−ｐｏｌａｒｉｓｅｄ）電子が自由層内に注入される。
【０００６】
スピン偏極された電子が自由層内に注入されると、そのスピン角運動量は自由層内の磁気モーメントと相互作用する。電子はその角運動量の一部を自由層に移転する。したがって、スピン偏極された電流が十分大きいとき自由層の磁化が切り換えられる。
ＳＴＴ切換えを用いるＭＲＡＭについては、Ｗ．Ｃ．Ｊｅｏｎｇ他の「磁界支援電流に誘導された切換えを用いる拡張性の高いＭＲＡＭ（Ｈｉｇｈｌｙ  ｓｃａｌａｂｌｅ  ＭＲＡＭ  ｕｓｉｎｇ  ｆｉｅｌｄ  ａｓｓｉｓｔｅｄ  ｃｕｒｒｅｎｔ  ｉｎｄｕｃｅｄ  ｓｗｉｔｃｈｉｎｇ）」、１８４ページ、２００５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、に記述されている。
【０００７】
ＳＴＴ切換えに必要な電流は、セルの寸法が小さくなるに従って小さくなる。したがって、ＳＴＴ切換えを用いると高密度ＭＲＡＭを実現することができる。ＤＣ電流では、ＳＴＴ切換えのしきい値電流密度は、飽和磁化、ギルバートの減衰係数、ピン層および自由層のスピン偏極などの材料定数に依存する。しかし、ナノ秒のパルスでは、必要な電流はＤＣしきい値電流よりはるかに大きい。ナノ秒領域で必要な電流は
【数１】
0005295513.tif 000002
で与えられることが分かっている。ただし、Ｃは定数、Ｉｃ０はＤＣしきい値電流である。上の式（１）によると、１ｎｓのパルスで磁化を切り換えるのに必要な電流はＤＣしきい値電流の４倍である。したがって、高速で書き込むことのできるＳＴＴ切換えＭＲＡＭは電力消費が大きい。
【０００８】
別のＭＲＡＭがＭ．Ｈｏｓｏｍｉ他の「スピン・トルク・トランスファ磁化切換えによる新規な不揮発性メモリ：  スピンＲＡＭ（Ａ  Ｎｏｖｅｌ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｓｐｉｎ  Ｔｏｒｑｕｅ  Ｔｒａｎｓｆｅｒ  Ｍａｇｎｅｔｉｚａｔｉｏｎ  Ｓｗｉｔｃｈｉｎｇ：  Ｓｐｉｎ−ＲＡＭ）」、１９．１ページ、ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  ２００５年、に述べられており、ＳＴＴ切換えに必要な電流がナノ秒領域で大幅に増えることを示している。
Ｔ．Ｄｅｖｏｌｄｅｒ他の「磁化困難軸磁界により支援されたサブナノ秒の電流パルスを用いるスピン・トルクによる磁化切換え（Ｍａｇｎｅｔｉｚａｔｉｏｎ  ｓｗｉｔｃｈｉｎｇ  ｂｙ  ｓｐｉｎ  ｔｏｒｑｕｅ  ｕｓｉｎｇ  ｓｕｂｎａｎｏｓｅｃｏｎｄ  ｃｕｒｒｅｎｔ  ｐｕｌｓｅｓ  ａｓｓｉｓｔｅｄ  ｂｙ  ｈａｒｄ  ａｘｉｓ  ｍａｇｎｅｔｉｃ  ｆｉｅｌｄｓ）」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，８８、ｐｐ．１５２５０２（２００６）は、柱形のスピン・バルブを用いて行った実験について述べている。この実験では、ナノ秒の電流パルスと固定の磁化困難軸磁界との組合せを用いたスピン移転により磁化切換えが誘導された。
【課題を解決するための手段】
【０００９】
本発明は磁気メモリ素子を動作させる、改善された方法を提供するものである。
本発明の第１の態様では磁気メモリ素子を提供する。この磁気メモリ素子は、第１および第２のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、電流が前記多層構造の各層を通って第１のリードから第２のリードに流れ、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する第１の強磁性層を含み、前記第１の状態と第２の状態との間に切り換えることが可能である、磁気抵抗多層構造とを備え、その特徴は、多層構造を第１の状態と第２の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源である。
【００１０】
かかる磁気メモリ素子では切換え電流を小さくすることができる。これにより所定の電流での書込み速度を高めることができる。
多層構造は磁気トンネル接合で構成してよく、磁気トンネル接合は、前記第１の強磁性層と、第２の領域と、第１の強磁性層と第２の領域とを分離する絶縁層とで構成する。これにより、比較的高い抵抗状態と比較的低い抵抗状態の磁気抵抗との比を大きくすることができる。
【００１１】
第１の強磁性層は比較的低い保磁力を有してよく、第２の領域は比較的高い保磁力を有する積層フェリ磁性（ＳＡＳ）層で構成してよい。ＳＡＦ層は、第１の強磁性副層と、第１の強磁性層の磁化と実質的に等しい大きさで逆平行の磁化を持つ第２の強磁性副層と、第１の強磁性副層と第２の強磁性副層とを分離する反強磁性結合副層とで構成し、また前記多層構造はＳＡＦ層の磁化をピン留めするための前記ＳＡＦ層に結合される反強磁性層を更に備え、ＳＡＦ層は絶縁層とピニング（ｐｉｎｎｉｎｇ）層とを分離する。
【００１２】
第１の強磁性層は比較的低い保磁力を有してよく、第２の領域は比較的高い保磁力を有する第２の強磁性層を備えてよい。
第２の強磁性層は第１の強磁性層より厚くてよい。
多層構造は第２の強磁性層の磁化をピン留めするための第２の強磁性層に結合される反強磁性層を更に備えてよく、第２の強磁性層は絶縁層と反強磁性層とを分離する。
【００１３】
多層構造は、第２の強磁性層から第１の強磁性層に電流が流れたときに電子をスピン偏極させるための、第１の強磁性層から間隔をあけた第３の強磁性層を更に備えてよい。
多層構造は直立の柱で形成してよい。柱は短軸および長軸を有する楕円形のベースを有してよく、第１の強磁性層の磁化困難軸は短軸に沿う方向でよい。軸の比は１：１．５から１：２．５の範囲でよい。軸の比は１：２でよい。
磁界源は第１の強磁性層の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成してよい。
細長い導体はワイヤでよい。細長い導体は金属で形成してよい。細長い導体は合金で形成してよい。細長い導体は１０ｎｍから１００ｎｍの間の厚さを有してよい。細長い導体は１０ｎｍから１００ｎｍの間の幅を有してよい。
【００１４】
細長い導体は第１の強磁性層から２００ｎｍより離れないところを通ってよい。細長い導体は第１の強磁性層から、２０ｎｍから１００ｎｍ離れたところを通ってよい。
導体は、導体に与えられた１Ｖ程度のバイアスに応じて電流が導体内を流れると第１の強磁性層の異方性磁界の０．１から０．２の間の磁界が第１の強磁性層内に生成されるように形成してよい。
導体は、導体に与えられた１Ｖ程度のバイアスに応じて電流が導体内を流れると少なくとも２０Ｏｅの磁界が第１の強磁性層内に生成されるように形成してよい。
導体は、導体に与えられた１Ｖ程度のバイアスに応じて電流が導体内を流れると２０Ｏｅから５０Ｏｅの間の磁界が第１の強磁性層内に生成されるように形成してよい。
【００１５】
本発明の第２の実施の形態では磁気ランダム・アクセス・メモリ（ＭＲＡＭ）を提供する。これは、磁気メモリ素子のアレイであって、各多層構造は前記第１のリードの１つを前記第２のリードの１つに接続する、磁気メモリ素子のアレイと、第３のリードの集合とを備え、各多層構造は前記第１または第２のリードの１つと前記第３のリードの集合の１つとによりアドレス指定することができる。
【００１６】
本発明の第３の態様ではＭＲＡＭを提供する。これは、第１、第２、および第３のリードの集合と、磁気抵抗多層構造のアレイであって、それぞれは前記第１のリードの集合の１つを前記第２のリードの集合の１つに接続して前記第１または第２のリードの集合の１つと前記第３のリードの集合の１つとにより各多層構造にアドレス指定できるようにし、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第１の状態と第２の状態との間に切り換えることが可能である、磁気抵抗多層構造のアレイとを備え、その特徴は、多層構造を第１の状態と第２の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に磁気抵抗多層構造の前記アレイの少なくとも１つの強磁性層内の磁化困難軸に沿う磁界をそれぞれ制御して与えるための複数の磁界源である。
【００１７】
各前記第１のリードおよび各前記第２のリードはアレイの列の間で共用してよい。各前記第３のリードはアレイの行の間で共用してよい。
ＭＲＡＭは絶縁トランジスタのアレイを更に備えてよい。各前記多層構造は前記第１のリードの１つまたは前記第２のリードの１つにより前記絶縁トランジスタの１つのソースまたはドレンに接続され、各前記第３のリードはアレイの行内の絶縁トランジスタのベースに接続される。
磁界源はアレイの列毎に設けてよく、各磁界源は強磁性層の磁化容易軸に平行に配置された長手方向軸を有する細長い導体で構成する。
【００１８】
本発明の第４の態様では磁気メモリ素子に書き込む方法を提供する。磁気メモリ素子は、第１および第２のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第１の状態と第２の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第１の状態と第２の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源とを備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界を与え、第１のリードと第２のリードとの間にバイアスを与えて磁気抵抗多層構造の中に電流を流し、前記磁界を取り除き、前記バイアスを取り除き、磁界を与えるのをバイアスを与えるステップの前に行う、ことを含む。
【００１９】
磁界を与えるのはバイアスを与えるより少なくとも１ｎｓ前に行ってよい。
磁界を取り除くのはバイアスを取り除く前に行ってよい。
バイアスを与えるのは磁界を与えてから２ｎｓ後に行ってよく、磁界を取り除くのは磁界を与えてから３ｎｓ後に行ってよく、前記バイアスを取り除くのは磁界を与えてから６ｎｓ後に行ってよい。
強磁性層内に与えられた磁界の大きさは第１の強磁性層の異方性磁界の０．１から０．２の間でよい。
【００２０】
本発明の第５の態様では磁気メモリ素子を動作させる方法を提供する。磁気メモリ素子は、第１および第２のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第１の状態と第２の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第１の状態と第２の状態との間に切り換えるのを支援するために多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与える電流源を備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界をオンにし、磁界をオンにした後０ｎｓから５ｎｓの間に磁気抵抗多層構造の中に電流を流すことを含む。
【００２１】
本発明の第６の態様では磁気メモリ素子を動作させる方法を提供する。磁気メモリ素子は、第１および第２のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含み、前記第１の状態と第２の状態との間に切り換えることが可能である、磁気抵抗多層構造と、多層構造を第１の状態と第２の状態との間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源とを備え、前記方法は、磁界源を用いて強磁性層内の磁化困難軸に沿う磁界をオンにし、時間Δｔ以内に磁気抵抗多層構造の中に電流を流すことである。ただし、Δｔ＜ｔｄａｍｐであり、
【数２】
0005295513.tif 000003
ただし、αは減衰係数、ｆは磁界をオンにすることにより生じる歳差運動の周波数である。
【００２２】
これにより、磁気抵抗多層構造の中を流れる一層低い切換え電流でも用いることができる。
この方法は、磁界をオンにした後０ｎｓから３ｎｓ以内に、または０ｎｓから２ｎｓの間に、磁気抵抗多層構造の中に電流を流すことを含んでよい。
【００２３】
本発明の第７の態様ではメモリを提供する。メモリは、磁気メモリ素子であって、第１および第２のリードと、磁気抵抗多層構造であって、前記リードの間に配置され、第１の比較的高い抵抗状態および第２の比較的低い抵抗状態を示し、磁化困難軸および磁化容易軸を有する強磁性層を含む、磁気抵抗多層構造と、多層構造を第１の状態と第２の状態の間に切り換えるのを支援するため多層構造の中を流れる電流とは無関係に強磁性層内の磁化困難軸に沿う磁界を制御して与えるための磁界源と、を備える磁気メモリ素子と、前記方法を実行するよう構成された磁気メモリ素子を制御するための回路とを備える。
【実施例】
【００２４】
従来のＭＲＡＭ
素子のレイアウト
図１は従来のＭＲＡＭアレイの略図を示す。ＭＲＡＭアレイは、複数のビット線３の１つとビット線３に垂直に配置された複数のディジット線５の１つとの各交点の間に磁気トンネル接合（ＭＴＪ）１を持つ交差点構造に配置される。したがって、アレイの各行はビット線３により定義され、アレイの各列はディジット線５により定義される。
ＭＴＪ１はビット線３と電気的に接触する。しかし、ＭＴＪ１はディジット線５から絶縁マトリクス１８により電気的に絶縁される。
【００２５】
ＭＴＪ１はＭＴＪ１の平面（ここではｘ−ｙ平面と定義する）内に磁化容易軸および磁化困難軸を有する。この例では、磁化容易軸はｘ軸に平行と定義し、磁化困難軸はｙ軸に平行と定義する。ビット線３はＭＴＪ１の磁化容易軸に平行に（すなわち、ｘ軸に平行に）整列する。ディジット線５はＭＴＪ１の磁化困難軸に平行に（すなわち、ｙ軸に平行に）整列する。
各ＭＴＪ１は底部電極７の上に設けられる。各底部電極７は絶縁トランジスタ９，９ａ，９ｂに接続される。各絶縁トランジスタ９，９ａ，９ｂはセンス線（図示せず）に接続される。ワード線１１がディジット線５に平行に（すなわち、ｙ軸に平行に）走る。各ワード線１１は１つの列内の全てのトランジスタ９，９ａ，９ｂのゲートに接続される。
【００２６】
図２は、ＭＲＡＭアレイの或る行の隣接する２つのメモリ・セルを通る、線Ａ−Ａ’に沿う断面図である。各メモリ・セル１３ａ，１３ｂは１つのトランジスタ９ａ，９ｂと１つのＭＴＪ１ａ，１ｂとで形成される。セルの面積をできるだけ小さくするために、各絶縁トランジスタ９ａ，９ｂのソース１５は隣接するセル１３ａ，１３ｂの間で共用される。センス線１７が絶縁トランジスタ９ａ，９ｂのソース１５に接続される。
上に述べたように、ＭＴＪ１ａ，１ｂは共にビット線３に接続される。各ＭＴＪ１ａ，１ｂはそれぞれの底部電極７ａ，７ｂを介してトランジスタ９ａ，９ｂのドレン１９ａ，１９ｂに接続される。ワード線１１ａ，１１ｂは各トランジスタ９ａ，９ｂのゲート２１ａ，２１ｂに接続される。ディジット線５ａ，５ｂは各ＭＴＪ１ａ，１ｂの下を走る。ディジット線５ａ，５ｂは底部電極７ａ，７ｂから絶縁マトリクス１８により分離される。
【００２７】
各ＭＴＪ１ａ，１ｂは、自由層２３と、ピン層２５と、自由層２３とピン層２５との間の薄い誘電障壁２７とを含む。ピニング層２９がピン層２５に結合される。自由層２３は比較的低い保磁力を有する強磁性層である。ピン層２５は比較的高い保磁力を有する強磁性層である。誘電障壁２７は電子がトンネリングできる厚さを有する。ピニング層２９は反強磁性層で、ピン層２５の磁化が切り換わるのを妨げる。
誘電障壁２７は酸化アルミニウム（ＡｌＯｘ）で構成し、約２０Åの厚さを有する。自由層２３およびピン層２５はニッケル鉄（ＮｉＦｅ）で形成される。ピニング層２９は鉄マンガン（ＦｅＭｎ）またはイリジウム・マンガン（ＩｒＭｎ）で形成してよい。
【００２８】
素子の動作
従来のメモリ・セルの読取りおよび書込みについて以下に説明する。
メモリ・セル１３ａに書き込むときは、ワード線１１ａにバイアスを与えない。したがって、トランジスタ９ａはオフであり、ＭＴＪ１ａの中を電流が流れない。次にビット線３に電流を流すと、ＭＴＪ１ａおよびＭＴＪ１ｂの両方の磁化困難軸に沿って磁界Ｈ１が発生する。また、ディジット線５ａに電流を流すと、ＭＴＪ１ａの磁化容易軸に沿って磁界Ｈ２が発生する。
【００２９】
ビット線３により生成される磁界Ｈ１は自由層２３の磁化を切換えるのに必要な磁界の約半分である。ディジット線５ａにより生成される磁界Ｈ２も自由層２３の磁化を切換えるのに必要な磁界の約半分である。２つの磁界Ｈ１とＨ２の和は自由層２３の切換えしきい値をちょうど超える。
したがって、ＭＴＪ１ｂの回りに生成される磁界は自由層２３を切り換えるには不十分であるが、ＭＴＪ１ａの回りに生成される磁界は自由層２３を切り換えるのに十分である。このように、ＭＴＪ１ａの行に対応するビット線３とＭＴＪ１ａの列に対応するディジット線５ａとに電流を流すことにより、１つのＭＴＪ１ａだけが切り換えられる。
磁界Ｈ１とＨ２の和はピン層２５を切り換えるには不十分である。
【００３０】
メモリ・セル１３ａを読み取るときは、ワード線１１ａにバイアスを与える。したがってトランジスタ９ａはオンになり、ＭＴＪ１ａの中を電流が流れる。また、電流はアレイの同じ列内の全てのＭＴＪの中を流れる。次にビット線３にもバイアスを与える。したがって、ワード線１１ａにより定義される列およびビット線３により定義される行の中のＭＴＪ１ａの中を電流が流れる。
【００３１】
ＭＴＪ１ａの磁気抵抗は自由層２３の磁化の方向に依存する。自由層２３の磁化がピン層２５の磁化に平行に配置されているときは、スピンアップ電子とスピンダウン電子について誘電障壁２７の両側の状態の密度は等しい。このため障壁２７をトンネリングする確率が高くなり、低い抵抗状態になる。自由層２３の磁化がピン層２５の磁化に逆平行に配置されているときは、スピンアップ電子とスピンダウン電子について誘電障壁２７の両側の状態の密度は等しくない。このため障壁２７をトンネリングする確率が低くなり、高い抵抗状態になる。
【００３２】
メモリ・セル１３ａの抵抗と関連する基準メモリ・セル（図示せず）の抵抗とをセンス回路（図示せず）で比較する。これにより、メモリ・セル１３ａの状態を決定することができる。
上に述べたメモリ・セル１３ａの寸法は利用可能な電力により制限される。その理由は、ＭＴＪの寸法が小さくなるに従って自由層２３の保磁力が大きくなるので、メモリ・セル１３ａを切り換えるためにビット線３およびディジット線５の中に流す必要のある電流が増えるからである。また、書き込むとき、半分選択されたＭＴＪ（すなわち、選択されたディジット線の列または選択されたビット線の行の中のＭＴＪ）の磁気逆エネルギー障壁は低い。このためその自由層の熱安定性が低下する。また、自由層の形が変わると、この書込み方法では書込み余裕が小さくなる。
【００３３】
上に述べたように、ＳＴＴ切換えＭＲＡＭは所定のセル寸法について必要な電力を減らすことができる。しかし、ナノ秒領域での書込みに必要な電流はＤＣしきい値電流より何倍も大きくなることがある。
【００３４】
第１の実施の形態
素子のレイアウト
図３Ａから３Ｄは本発明に係るメモリ・アレイの第１の実施の形態を示す。メモリ・アレイは磁気ランダム・アクセス・メモリ（ＭＲＡＭ）である。
特に図３Ａを参照すると、メモリ・アレイは、アレイの第１の次元（この例ではアレイの列）を定義する複数のワード線５３と、ワード線５３の上にあってこれに垂直な、アレイの第２の次元（この例ではアレイの行）を定義する複数のビット線３１から成る。スタック化された層を有する複数の磁気トンネル接合（ＭＴＪ）３７が各ビット線３１の下側の、ワード線５３の間の空間内に接続される。
【００３５】
ビット線３１は第１の方向（ここではｘ軸と定義する）に配置される。ワード線５３は第２の方向（ここではｙ軸と定義する）に配置される。
特に図３Ｂおよび３Ｃを参照すると、複数の支援電流線３３がｘ軸に平行に配置される。支援電流線３３はビット線３１の上にあり、ビット線３１から絶縁マトリクス３５により電気的に絶縁される。
【００３６】
図３Ａに示すように、各ＭＴＪ３７は側壁３８により定義される柱に形成され、短軸Ｌ１および長軸Ｌ２を有する楕円形ベースを有する。この例では、柱はその高さまで均一の断面（すなわち、ｘ−ｙ平面内で均一な断面）を有する。長軸Ｌ２と短軸Ｌ１の長さの差により磁気的形状異方性が形成される。この例では、短軸Ｌ１の長さと長軸Ｌ２の長さとの比は１：２である。したがって、各ＭＴＪ３７は長軸に平行な（すなわち、ｘ軸に平行な）磁化容易軸と、短軸に平行な（すなわち、ｙ軸に平行な）磁化困難軸とを有する。
【００３７】
特に図３Ｂを参照すると、各ＭＴＪ３７の上側はビット線３１の下側に接続される。支援電流線３３はビット線３１の上にある。したがって、ＭＴＪ３７は支援電流線３３から電気的に絶縁される。各ＭＴＪ３７の下側は底部電極３９に接続される。各底部電極３９を基板４５内の活動領域４３にビア（ｖｉａ）４１が接続する。活動領域４３は、基板４５内で電荷キャリアの拡散が起こり得る領域を定義する。
活動領域４３は浅い溝絶縁（ＳＴＩ）領域４７により基板４５内で互いに絶縁される。
【００３８】
特に図３Ｃを参照すると、各ビット線３１に平行にその下にセンス線４９が走る。センス線４９は、ビット線３１、底部電極３９、およびビア４１から絶縁マトリクス５０により分離される。各活動領域４３をその上のセンス線４９にビア（ｖｉａ）５１が接続する。
ワード線５３は基板４５上に設けられ、ゲート酸化物５３ａにより基板４５から絶縁される。ワード線５３は、ビット線３１、支援電流線３３、およびセンス線４９に垂直に配置される。ワード線５３はセンス線４９から絶縁マトリクス５５により分離される。
【００３９】
特に図３Ａを参照すると、アレイの各行で、ＭＴＪ３７はワード線５３の隣接する対の間に１つおきに設けられる。例えば、第１のビット線３１１では、第１のＭＴＪ３７１が第１のワード線（図示せず）と第２の隣接するワード線５３２との間に設けられ、第２のＭＴＪ３７２が第３のワード線５３３と第４のワード線５３４との間に設けられ、第３のＭＴＪ３７が第５のワード線５３５と第６のワード線５３６との間に設けられる。第２のビット線３１２（第１のビット線３１に隣接する）では、第４のＭＴＪ３７４が第２のワード線５３２と第３のワード線５３３との間に設けられ、第５のＭＴＪ３７５が第４のワード線５３４と第５のワード線５３５との間に設けられ、第６のＭＴＪ３７６が第６のワード線５３６と第７の隣接するワード線（図示せず）との間に設けられる。各ビット線３１上の隣接するＭＴＪ３７は、対５９で配置される。
【００４０】
特に図３Ｄを参照すると、ＭＴＪ５９の各対は２つのＭＴＪ３７ａ，３７ｂのそれぞれのビア４１１，４１２の間を走る活動領域４３１を有する。ＳＴＩ領域４７は各対５９の活動領域４３１を分離する。活動領域４３１をセンス線４９に接続するビア５１１が、対５９により定義される領域内にあるワード線５３２，５３３の間に設けられる。
更に図３Ｄを参照すると、底部電極３９を活動領域４３に接続する各ビア４１の下の活動領域４３内にソース領域６１が設けられる。センス線４９を活動領域４３に接続する各ビア５１１の下の活動領域４３内にドレン領域６３が設けられる。したがって、各活動領域４３は２つのソース領域６１と１つのドレン領域６３とを備える。各ソース領域６１とドレン領域６３との間の導通は前記領域の間のワード線５３を通して起こる。したがって、前記ワード線５３は絶縁トランジスタ８１のゲート６５として働き、ＭＴＪ３７毎に１つの絶縁トランジスタ８１が設けられる。
【００４１】
図３Ａおよび図３Ｄを参照すると、メモリ・セル６６は１つのＭＴＪ３７とそれぞれのトランジスタにより定義される。トランジスタのドレン領域６３は隣接するメモリ・セル６６の間で共用される。メモリ・セル６６の面積は８Ｆ２である。メモリ・アレイの特徴寸法Ｆ１００ｎｍ以下でよい。
ビット線３１と支援電流線３３との間の分離は２０ｎｍから１００ｎｍの範囲である。ビット線３１および支援電流線３３は銅またはタングステンなどの導電材料で作られる。絶縁マトリクス３５は二酸化珪素（ＳｉＯ２）である。
【００４２】
図４はＭＴＪ３７の層構造を示す。
ＭＴＪ３７は、キャッピング層８２、自由層８３、トンネル障壁層８４、ピン層８５、ピニング層８７、およびバッファ層８９を含む一連の層で構成する。この例では、キャッピング層８２が基板４５から最も遠く、バッファ層８９が基板４５に最も近い。
自由層８３は酸化マグネシウム（ＭｇＯ）で形成され、電子がトンネリングできるように十分薄い。
【００４３】
ピン層８５は合成反強磁性（ＳＡＦ）である。ＳＡＦ８５は、第１の磁化を有する第１の強磁性副層９１と、反強磁性層９５により分離された、第２の磁化を有する第２の強磁性副層９３とで構成する。第１の磁化と第２の磁化の大きさは等しくなく、互いに逆平行である。この例では、第２の強磁性副層９３は第１の強磁性副層９１より厚いので、第２の磁化の大きさは第１の磁化の大きさより大きい。
【００４４】
反強磁性層９５は第１の強磁性副層９１と第２の強磁性副層９３とを結合する。第１の磁化および第２の磁化はＭＴＪ３７の磁化容易軸に平行に（すなわち、ｘ軸に平行に）整列する。したがって、ＳＡＦはｘ方向に小さな正味の磁化を有する。ピン層８５は比較的高い保磁力を有する。
ピニング層８７は反強磁性材料で構成する。ピニング層８７はピン層８５の磁化をピン留めして、磁界または切換え電流を与えたときにピン層８５の磁化が切り換わるのを妨げる。
【００４５】
自由層８３の磁化がピン層８５の第１の強磁性副層９１の磁化に平行のとき、ＭＴＪ３７は比較的低い磁気抵抗を有する。自由層８３の磁化がピン層８５の第１の強磁性副層９１の磁化に逆平行のとき、ＭＴＪ３７は比較的高い磁気抵抗を有する。
この例では、キャッピング層８２は非磁性材料（例えば、銅（Ｃｕ）またはタンタル（Ｔａ））で形成され、約１０ｎｍの厚さを有する。別の例では、キャッピング層８２は、１０ｎｍの厚さを有する銅の層により分離されたそれぞれが５ｎｍの厚さを有するタンタルの２つの層で形成してよい。すなわち、Ｔａ（５ｎｍ）／Ｃｕ（１０ｎｍ）／Ｔａ（５ｎｍ）である。
【００４６】
この例では、自由層８３はコバルト鉄ホウ素（ＣｏＦｅＢ）で形成され、約３ｎｍの厚さを有する。
この例では、トンネル障壁層８４は酸化マグネシウム（ＭｇＯ）で形成される。しかし、他の誘電材料（酸化アルミニウム（ＡｌＯｘ）、二酸化珪素（ＳｉＯ２）、および窒化アルミニウム（ＡｌＮ）など）を用いてよい。この例では、トンネル障壁層８４は２ｎｍの厚さを有する。他の例では、トンネル障壁層８４の厚さは１ｎｍから２ｎｍの範囲でよい。
【００４７】
第１の強磁性副層９１はコバルト鉄ホウ素（ＣｏＦｅＢ）で形成され、約４ｎｍの厚さを有する。結合層９５はルテニウム（Ｒｕｔｈｅｎｉｕｍ）（Ｒｕ）で形成され、約０．８ｎｍの厚さを有する。第２の強磁性副層９３はコバルト鉄（ＣｏＦｅ）で形成され、約６ｎｍの厚さを有する。
この例では、ピニング層は白金マンガン（ＰｔＭｎ）で構成され、約１５ｎｍの厚さを有する。ＰｔＭｎが好ましい理由は、高いブロッキング温度（ｂｌｏｃｋｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ）と高い交換バイアシング・フィールド（ｅｘｃｈａｎｇｅ  ｂｉａｓｉｎｇ  ｆｉｅｌｄ）とを有して、ＭＴＪ３７の熱安定性を向上させるからである。しかし他の反強磁性材料（イリジウム・マンガン（ＩｒＭｎ）、ニッケル・マンガン（ＮｉＭｎ），およびパラジウム・マンガン（ＰｄＭｎ）など）を用いてよい。
【００４８】
バッファ層８９は少なくとも１つの非磁気伝導層で形成され、１０ｎｍから２０ｎｍの間の厚さを有する。例えば、バッファ層８９は１０ｎｍの厚さを有する銅の層で分離されたそれぞれが５ｎｍの厚さを有するタンタルの２つの層と、タンタル層の１つで銅の層から分離された５ｎｍの厚さを有するニッケル鉄の上側の層とで形成してよい。すなわち、Ｔａ（５ｎｍ）／Ｃｕ（１０ｎｍ）／Ｔａ（５ｎｍ）／ＮｉＦｅ（５ｎｍ）である。または、１０ｎｍの厚さを有する金の層で２つのタンタル層を分離してよい。すなわち、Ｔａ（５ｎｍ）／Ａｕ（１０ｎｍ）／Ｔａ（５ｎｍ）／ＮｉＦｅ（５ｎｍ）である。別の例では、バッファ層８９は５ｎｍの厚さを有するタンタルの層と５ｎｍの厚さを有するニッケル鉄の層とで形成してよい。すなわち、Ｔａ（５ｎｍ）／ＮｉＦｅ（５ｎｍ）である。上の例では、ニッケル鉄の層はピニング層８７のシード層である。
【００４９】
ｘ−ｙ平面内のＭＴＪ３７の楕円形断面の長軸および短軸はそれぞれ１００ｎｍおよび５０ｎｍの大きさを有する。
上に述べたＭＴＪ３７では、比較的高い抵抗状態と比較的低い抵抗状態の磁気抵抗の比は３：１に近くてよい。これにより高い信号対雑音比を有するＭＲＡＭが得られる。
【００５０】
支援電流線３３および自由層８３は、自由層８３の異方性磁界と支援電流線３３を流れる電流とに依存する距離だけ分離される。異方性磁界は、自由層８３の磁化困難軸に磁界を与えたときの自由層８３のヒステリシス・ループを測定することにより決定することができる。支援磁界の大きさは異方性磁界の１０分の１でよい。この例では、自由層８３の異方性磁界は一般に３００Ｏｅから４００Ｏｅである。したがって、支援磁界は３０Ｏｅから４０Ｏｅである。自由層８３内の支援磁界の大きさと支援電流線３３内の電流との関係は次式で表される。
【数３】
0005295513.tif 000004
ただし、ＨＡは支援磁界、ＩＡは支援電流線３３内の電流、ｒは支援電流線３３と自由層８３との距離である。一般に銅線により得られる最大電流密度は１０６Ａ／ｃｍ２程度である。したがって、厚さ５０ｎｍの銅線では、ＩＡは１０−１０Ａ程度である。上の式（２）を用いると、支援電流線３３とＭＴＪ３７との距離は１００ｎｍ程度である。
【００５１】
図５はメモリ・アレイの制御回路を示す。
メモリ・アレイの行毎に書込みドライバ６７およびセンス増幅器６８が設けられる。各ビット線３１は各書込みドライバ６７の第１の出力６９に接続される。各センス線４９は各書込みドライバ６７の第２の出力７０に接続される。各ビット線３１は各センス増幅器６８の第１の入出力ポート７１にも接続される。
センス増幅器６８の第２の出力と各書込みドライバ６７の第１の入力との間に接続７２が設けられる。
書込みドライバ６７は、書込み増幅器可能（ＷＡＥ）電圧を受けるための第２の入力７３を有する。
【００５２】
センス増幅器６８は、センス増幅器可能（ＳＡＥ）電圧を受けるための第２の入力７４を有する。センス増幅器６８はセンス増幅器入出力（ＳＡＩＯ）電圧を与えるための第３の入出力ポート７５を有する。
アレイの行毎に支援ドライバ７８が設けられる。各支援ドライバ７８は支援電流線３３に接続される第１の出力を有する。
単一のワード線ドライバ８０が設けられる。各ワード線５３はワード線ドライバ８０の各出力に接続される。
【００５３】
各ＭＴＪ３７は、単一の絶縁トランジスタ８１を介してビット線３１を同じ行内のセンス線４９に接続する。絶縁トランジスタ８１のベースは１本のワード線５３に接続される。ＭＴＪ３７の列を定義するワード線５３にバイアスを与え、かつＭＴＪ３７の行を定義するビット線３１またはセンス線４９にバイアスを与えると、ＭＴＪ３７の中を電流が流れる。このようにして、各ＭＴＪ３７は１本のワード線５３と１本のビット線３１またはセンス線４９とによりアドレス指定することができる。
【００５４】
素子の動作
図４，５，６を参照して、メモリ・アレイ内のメモリ・セル６６の読取りおよび書込みについて以下に説明する。
図６は読取りサイクル中にメモリ・アレイに与えられて測定されたバイアスを示す。
第１のプロット１０１はワード線バイアスを時間に対して示す。第２のプロット１０３はセンス増幅器６８の第２の入力７４に与えられるセンス増幅器可能（ＳＡＥ）バイアスを時間に対して示す。第３のプロット１０５１および第４のプロット１０５２は、自由層８３の磁化とピン層８５の磁化とが平行のときの、ビット線３１上の電圧応答を時間に対して、またセンス増幅器入出力（ＳＡＩＯ）バイアスを時間に対してそれぞれ示す。第５のプロット１０７１および第６のプロット１０７２は、自由層８３の磁化とピン層８５の磁化とが逆平行のときの、ビット線３１上の電圧応答を時間に対して、またＳＡＩＯバイアスを時間に対してそれぞれ示す。
【００５５】
第１のプロット１０１に示すように、時刻ｔＲ１に、ワード線ドライバ８０はメモリ・セル６６の列に対応するワード線（ＷＬ）５３にバイアスＶＷを与える。ＶＷは１Ｖから３Ｖの範囲でよい。これによりアレイのその列内の絶縁トランジスタ８１が開く。
第３のプロット１０５１および第５のプロット１０７１に示すように、時刻ｔＲ２に、書込みドライバ６７はメモリ・セルの行に対応するビット線（ＢＬ）３１にバイアスＶＢを与える。この例では、ＶＢは約０．４Ｖである。メモリ・セルのその行に対応するセンス線（ＳＬ）４９は接地に保たれる。時刻ｔＲ３に、バイアスＶＢは除かれる。
【００５６】
第３のプロット１０５１に示すように、この例ではビット線３１上の電圧応答は約１ｎｓで接地まで減少する。その理由は、自由層８３の磁化とピン層８５の磁化とが平行のときは、ＭＴＪ３７の磁気抵抗（したがって、測定された電圧応答）が比較的低いために、電圧応答が比較的速いからである。
第５のプロット１０７１に示すように、この例ではビット線３１上の電圧応答は約２ｎｓから３ｎｓで接地まで減少する。その理由は、自由層８３の磁化とピン層８５の磁化とが逆平行のときは、ＭＴＪ３７の磁気抵抗（したがって、測定された電圧応答）が比較的高いために、電圧応答が比較的遅いからである。
【００５７】
第２のプロット１０３に示すように、後の時刻ｔＲ４に、メモリ・セルのその行に対応するセンス増幅器６８にＳＡＥバイアスが与えられる。センス増幅器６８が可能になると、ビット線３１上の電圧応答が基準電圧Ｖｒｅｆより低いかどうか検知する。Ｖｒｅｆは約０．５ＶＢでよい。この例では、Ｖｒｅｆは０．２Ｖである。
第３のプロット１０５１に示すように、自由層８３の磁化とピン層８５の磁化とが平行のとき、時刻ｔＲ４までにビット線３１上の電圧応答はＶｒｅｆより低くなる。センス増幅器６８はこれを検知する。したがって、センス増幅器６８の第３の入出力ポート７５でのセンス増幅器入出力（ＳＡＩＯ）はローに設定される。
【００５８】
第５のプロット１０７１に示すように、自由層８３の磁化とピン層８５の磁化とが逆平行のとき、時刻ｔＲ４までにビット線３１上の電圧応答はＶｒｅｆより低くならない。センス増幅器６８はこれを検知する。したがって、センス増幅器６８の第３の入出力ポート７５でのＳＡＩＯはハイに設定される。
時刻ｔＲ５に、ＳＡＥバイアスは除かれる。時刻ｔＲ６に、ＷＬバイアスは除かれる。
この例では、ｔＲ１は１ｎｓ、ｔＲ２は２．５ｎｓ、ｔＲ３は３．５ｎｓ、ｔＲ４は７．５ｎｓ、ｔＲ５は９ｎｓ、ｔＲ６は１０ｎｓである。
【００５９】
このようにして、自由層８３の磁化の方向はセンス増幅器６８の第３の入出力ポート７５の出力を決定する。自由層８３がピン層８５に平行の場合は、センス増幅器６８の出力は「０」である。自由層８３がピン層８５に逆平行の場合は、センス増幅器６８の出力は「１」である。
【００６０】
図７は書込みサイクル中にメモリ・アレイに与えられるバイアスを示す。
第７のプロット１０９は支援電流線（ＡＬ）バイアスを時間に対して示す。第８のプロット１１１はワード線（ＷＬ）バイアスを時間に対して示す。第９のプロット１１３は書込み増幅器可能（ＷＡＥ）バイアスを時間に対して示す。第１０のプロット１１５および第１１のプロット１１７は、自由層８３の磁化をピン層８５の磁化に逆平行からピン層８５の磁化に平行に切り換えるとき（ＡＰからＰへの切換え）、メモリ・セル６６に与えられるＳＡＩＯバイアスを時間に対して、またビット線（ＢＬ）およびセンス線（ＳＬ）に与えられるバイアスを時間に対してそれぞれ示す。第１２のプロット１１９および第１３のプロット１２１は、自由層８３の磁化をピン層８５の磁化に平行からピン層８５の磁化に逆平行に切り換えるとき（ＰからＡＰへの切換え）、メモリ・セル６６に与えられるＳＡＩＯバイアスを時間に対して、またビット線（ＢＬ）およびセンス線（ＳＬ）に与えられるバイアスを時間に対してそれぞれ示す。
【００６１】
第７のプロット１０９を参照すると、メモリ・セル６６にデータを書き込むために、時刻ｔＷ１に、支援ドライバ７８はメモリ・セル６６の行に対応する支援電流線３３にＡＬ３３バイアスＶＡを与える。ＶＡの大きさは自由層８３内に必要な支援磁界を与えるよう選択する。ＶＡの値は日常の実験により見つけてよい。
第８のプロット１１１を参照すると、時刻ｔＷ２に、ワード線ドライバ８０はメモリ・セル６６の列に対応するワード線５３にＷＬバイアスＶＷを与える。ＶＷは１Ｖから３Ｖの範囲でよい。これにより、アレイのその列内の絶縁トランジスタ８１が開く。
【００６２】
時刻ｔＷ２に、メモリ・セル６６の行に対応するセンス増幅器６８の第３の入出力ポート７５にＳＡＩＯバイアスが与えられる。第１０のプロット１１５に示すように、ＡＰからＰへの切換えではＳＡＩＯバイアスは接地に保持される。第１２のプロット１１９に示すように、ＰからＡＰへの切換えではＳＡＩＯバイアスはＶＳに保持される。接続７２はこの信号をセンス増幅器６８の第２の出力から書込みドライバ６７の第１の入力に送る。
【００６３】
第９のプロット１１３を参照すると、時刻ｔＷ３に、メモリ・セル６６のその行に対応する書込みドライバ６７にＷＡＥバイアスが与えられる。これにより書込みドライバ６７は、センス増幅器６８の出力ＳＡＩＯに依存して、ビット線３１またはセンス線４９にバイアスを与えることができる。
第１１のプロット１１７を参照すると、ＳＡＩＯが接地に保持されているとき、時刻ｔＷ３に書込みドライバ６７はビット線３１にバイアスＶＢを与え、センス線４９は接地に保持される。したがって、書込みドライバ６７はセンス線４９からビット線３１に電流を流す。これにより自由層８３はＡＰからＰに切り換わる。
【００６４】
第１３のプロット１２１を参照すると、ＳＡＩＯがＶＳに保持されているとき、時刻ｔＷ３に書込みドライバ６７はセンス線４９にバイアスＶＢを与え、ビット線３１は接地に保持される。したがって、書込みドライバ６７はビット線３１からセンス線４９に電流を流す。これにより自由層８３はＰからＡＰに切り換わる。
ＶＢは１Ｖから１．５Ｖの範囲でよく、ＰからＡＰへの切換えでもＡＰからＰへの切換えでもほぼ同じ値を有する。
時刻ｔＷ４に、ＡＬバイアスが取り除かれる。時刻ｔＷ６に、ＢＬまたはＳＬバイアスが取り除かれる。時刻ｔＷ７に、ＷＬバイアスが取り除かれる。
この例では、ｔＷ１は１ｎｓ、ｔＷ２は２ｎｓ、ｔＷ３は３ｎｓ、ｔＷ４は４ｎｓ、ｔＷ５は８ｎｓ、ｔＷ６は９ｎｓ、ｔＷ７は１０ｎｓである。
【００６５】
図８Ａおよび８Ｂは、ＡＰからＰへの切換えおよびＰからＡＰへの切換えについて、書込みサイクルのときに支援電流線３３（図４）の中を流れる電流ＩＡおよびＭＴＪ３７（図４）の中を流れる電流ＩＭＴＪをそれぞれ示す。図９Ａおよび９Ｂは、ＡＰからＰへの切換えおよびＰからＡＰへの切換えについて、書込みサイクルのときの自由層８３の磁化Ｍ１，Ｍ２をそれぞれ示す。
【００６６】
図８Ａおよび図９Ａを参照すると、時刻ｔ＝０のとき、自由層８３の磁化Ｍ１とピン層８５の磁化Ｍ２とは逆平行であり、ＩＡおよびＩＭＴＪは０である。
時刻ｔ０とｔＷ１の間に、支援電流線３３内の電流ＩＡは大きさＩＡ１まで一定の割合で増加する（上昇する）。ＩＡ１は１００μＡ程度でよい。時刻ｔＷ１とｔＷ４の間は、支援電流線３３内の電流ＩＡはＩＡ１に保持される。
時刻ｔＷ１に、電流ＩＡ１は自由層８３内に支援磁界ＨＡを誘導する。磁界ＨＡは自由層８３の磁化困難軸に平行である。時刻ｔＷ２までに、磁界ＨＡを与えたことにより自由層８３の磁化Ｍ１は自由層８３の平面内で角度θだけ反時計回りに回転する。
時刻ｔＷ２とｔＷ３の間に、ＭＴＪ３７内の電流ＩＭＴＪは大きさＩＭＴＪ１まで一定の割合で増加する。時刻ｔＷ３とｔＷ６の間は、ＭＴＪ３７内の電流ＩＭＴＪはＩＭＴＪ１に保持される。
【００６７】
時刻ｔＷ３に、電流ＩＭＴＪは自由層８３からピン層８５に流れる。したがって、ピン層８５によりスピン偏極された電子は自由層８３内に注入される。これらの電子により移転されたスピンにより、自由層８３の磁化Ｍ１は歳差軸Ｐ１の回りに歳差運動を起こす。したがって、磁化Ｍ１は歳差軸Ｐ１の回りを回転する。歳差軸Ｐ１（したがって磁化Ｍ１の時間平均）は、自由層８３の平面内で更に反時計回りに回転する。この回転は磁界ＨＡにより支援される。
【００６８】
時刻ｔＷ４に、自由層８３の磁化Ｍ１は歳差軸Ｐ１の回りに回転を続ける。磁化Ｍ１の歳差軸Ｐ１は磁化Ｍ１の最初の方向に垂直である。すなわち、自由層８３の磁化困難軸および支援磁界ＨＡに平行である。時刻ｔＷ４とｔＷ５の間に、歳差軸Ｐ１の回りの磁化Ｍ１の角度は次第に増加し、歳差軸Ｐ１は急に更に反時計回りに回転する。
【００６９】
時刻ｔＷ４に、電流ＩＭＴＪにより歳差軸Ｐ１はまだ反時計回りに回転する。したがって、歳差軸Ｐ１が更に反時計回りに回転するのを妨げないようにするために支援電流ＩＡを取り除くのが好ましい。時刻ｔＷ４とｔＷ５の間に、支援電流線３３内の電流ＩＡは一定の割合で減少してゼロになる。
時刻ｔＷ５に、支援電流ＩＡはゼロなので支援磁界ＨＡはない。切換え電流ＩＭＴＪは残るので、自由層８３の磁化Ｍ１の歳差軸Ｐ１は更に反時計回りに回転する。
時刻ｔＷ６に、磁化Ｍ１の歳差運動はもうない。自由層８３の磁化Ｍ１はピン層８５の磁化Ｍ２に平行である。
時刻ｔＷ６とｔＷ７の間に、電流ＩＭＴＪは一定の割合で減少し（下がって）てゼロになる。
【００７０】
次に図８Ｂおよび図９Ｂを参照すると、時刻ｔ＝０のとき、自由層８３の磁化Ｍ１とピン層８５の磁化Ｍ２とは平行であり、ＩＡおよびＩＭＴＪは０である。
時刻ｔ０とｔＷ１の間に、支援電流線３３内の電流ＩＡは大きさＩＡ２まで一定の割合で増加する。電流ＩＡ２は電流ＩＡ１と同じ大きさを有するが方向は逆である。時刻ｔＷ１とｔＷ４の間は、支援電流線３３内の電流ＩＡはＩＡ２に保持される。
【００７１】
時刻ｔＷ１に、電流ＩＡは自由層８３内に支援磁界ＨＡを誘導する。磁界ＨＡは自由層８３の磁化困難軸に平行である。時刻ｔＷ２までに、磁界ＨＡを与えたことにより自由層８３の磁化Ｍ１は自由層８３の平面内で角度θだけ反時計回りに回転する。
時刻ｔＷ２とｔＷ３の間に、ＭＴＪ３７内の電流ＩＭＴＪは大きさＩＭＴＪ２まで一定の割合で増加する。時刻ｔＷ３とｔＷ６の間は、ＭＴＪ３７内の電流ＩＭＴＪはＩＭＴＪ２に保持される。ＩＭＴＪ２はＩＭＴＪ１とほぼ同じ大きさを有する。
【００７２】
時刻ｔＷ３に、電流ＩＭＴＪはピン層８５から自由層８３に流れる。したがって、スピン偏極された電子はピン層８５から散乱して自由層８３内に注入される。これらの電子により移転されたスピンにより、自由層８３の磁化Ｍ１は歳差運動を起こす。したがって、磁化Ｍ１は歳差軸の回りを回転する。歳差軸Ｐ１（したがって磁化Ｍ１の時間平均）は、自由層８３の平面内で更に反時計回りに回転する。この回転は磁界ＨＡにより支援される。
【００７３】
時刻ｔＷ４に、自由層８３の磁化Ｍ１は歳差軸Ｐ１の回りに回転を続ける。磁化Ｍ１の歳差軸Ｐ１は磁化Ｍ１の最初の方向に垂直である。すなわち、自由層８３の磁化困難軸および支援磁界ＨＡに平行である。時刻ｔＷ４とｔＷ５の間に、歳差軸Ｐ１の回りの磁化Ｍ１の角度は次第に増加し、歳差軸Ｐ１は急に更に反時計回りに回転する。
【００７４】
時刻ｔＷ４に、電流ＩＭＴＪにより歳差軸Ｐ１はまだ反時計回りに回転する。したがって、歳差軸Ｐ１が更に反時計回りに回転するのを妨げないようにするために支援電流ＩＡを取り除くのが好ましい。時刻ｔＷ４とｔＷ５の間に、支援電流線３３内の電流ＩＡは一定の割合で減少してゼロになる。
時刻ｔＷ５に、支援電流ＩＡはゼロなので支援磁界ＨＡはない。切換え電流ＩＭＴＪは残るので、自由層８３の磁化Ｍ１の歳差軸Ｐ１は更に反時計回りに回転する。
時刻ｔＷ６に、磁化Ｍ１の歳差運動はもうない。自由層８３の磁化Ｍ１はピン層８５の磁化Ｍ２に逆平行である。
時刻ｔＷ６とｔＷ７の間に、電流ＩＭＴＪは一定の割合で減少してゼロになる。
【００７５】
ＳＴＴ切換えを起こすのに必要な電流は、上に述べたように、電流パルスの継続時間と自由層８３の磁化の最初の方向とに関係する。上の式（１）の中の定数Ｃを拡張して、自由層８３内でＳＴＴ切換えを起こすのに必要な電流（ＩＳＴＴ）についての次の式を得ることができる。
【数４】
0005295513.tif 000005
ただし、ＩＣＯはＤＣしきい値電流、Ｃ’は定数、ｔｐは切換え時間、θ０は自由層８３の磁化と自由層８３の磁化容易軸との間の最初の角度である。したがって、上の式（３）によると、最初の磁化角度θ０が大きいほどＳＴＴ切換えを起こすのに必要な電流は小さい。したがって、支援電流ＩＡをＳＴＴ切換え電流ＩＭＴＪの前に与えて自由層の磁化を回転させ、これによりＳＴＴ切換え電流を下げることができる。言い換えると、この例では、支援電流線バイアスのリーディング・エッジすなわちライジング・エッジはビット線バイパスまたはセンス線バイアスのリーディング・エッジすなわちライジング・エッジの前に起こり、支援電流線バイアスのトレーリング・エッジすなわちフォーリング・エッジはビット線バイアスまたはセンス線バイアスのリーディング・エッジすなわちライジング・エッジの後に起こる。
【００７６】
しかし、支援電流ＩＡはＳＴＴ切換えプロセス中にオフにすることが好ましい。その理由は、ＳＴＴ切換えが終わった後に支援磁界ＨＡが存在すると自由層８３の領域構造が不安定になるからである。このためナノ秒領域内のＳＴＴ切換え電流の確率分布が増加し、ＳＴＴ書込みプロセスの電流余裕が狭くなる。したがって、この例では支援電流線バイアスのトレーリング・エッジすなわちフォーリング・エッジはビット線バイパスまたはセンス線バイアスのトレーリング・エッジすなわちフォーリング・エッジの前に起こる。
【００７７】
上の例に示したように、支援磁界ＨＡの方向は、切換え電流ＩＭＴＪの方向に依存して自由層８３の磁化困難軸に平行な２つの方向のどちらかに揃えてよい。切換え電流ＩＭＴＪは自由層８３内にアンペア・フィールドを誘導する。支援磁界ＨＡを揃えて自由層８３内のアンペア・フィールドをなくすことによりＳＴＴ切換えのための自由層８３内の領域構造をより優れた（すなわち、より安定な）ものにすることができる。したがって、ＡＰからＰへの切換えのための支援磁界ＨＡは、ＰからＡＰへの切換えのための支援磁界ＨＡと逆方向になるように配置してよい。しかし、アンペア・フィールドの影響は大きくないので、ＳＴＴ切換えのために支援磁界ＨＡは逆方向に（すなわちアンペア・フィールドを打ち消さない方向に）整列してよい。
後で更に詳細に説明するが、支援電流ＩＡをオンにする時刻と切換え電流ＩＭＴＪオンにする時刻との時間間隔Δｔが十分短い（例えば、Δｔ≦５ｎｓ）場合は、切換え電流を更に減らすことができる。
【００７８】
図１０Ａと図１０Ｂは、支援磁界がある場合とない場合のＳＴＴ切換えのそれぞれのシミュレーション結果を示す。シミュレーションは、０．５の偏りを有するスピン偏極された電流を用いて、温度３００ＫでＳＴＴ切換えを行った場合である。シミュレーション結果は、ＳＴＴ切換えに必要な正規化された電流Ｉ／ＩＣＯ−１をパルス継続時間の逆ｔｐ−１に対して示す。
【００７９】
特に図１０Ａを参照すると、ＡＰからＰへの切換えでは、所定のパルス継続時間について、大きさ８０Ｏｅの支援磁界パルスを用いたときの切換え電流１２７は支援磁界を用いないときの切換え電流１２９より最大で５０％少なくなる。
特に図１０Ｂを参照すると、ＰからＡＰへの切換えでは、所定のパルス継続時間について、大きさ８０Ｏｅの支援磁界パルスを用いたときの切換え電流１３１は支援磁界を用いないときの切換え電流１３３より最大で１００％少ない。
【００８０】
素子の製造
図１１Ａから１１Ｈを参照して、図３Ａから３Ｄに示すメモリ・アレイを製造する方法を以下に説明する。図１１Ａ，１１Ｃ，１１Ｅ，および１１Ｇは製造プロセスの各段階での図３Ａに示すメモリ・アレイの、線Ｂ−Ｂ’に沿う断面を示す。図１１Ｂ，１１Ｄ，１１Ｆ，および１１Ｈは製造プロセスの各段階での図３Ａに示すメモリ・アレイの、線Ｃ−Ｃ’に沿う断面を示す。
【００８１】
まず図１１Ａおよび１１Ｂでは、ＳＴＩエッチ・プロセスを用いてシリコン基板４５内に浅い溝４７を作り、これを誘電材料で充填する。ＳＴＩ領域を含まない基板の部分は活動領域４３を定義する。
ゲート絶縁層５３ａおよびワード線５３を順に積み重ねて、基板およびＳＴＩ領域上にゲート・スタックを形成する。ゲート・スタックの側壁上および頂部にゲート・スペーサ５３ｂを形成する。基板４５内に不純物イオンを注入して、絶縁トランジスタのソース領域６１およびドレン領域６３を形成する。
【００８２】
次に図１１Ｃおよび１１Ｄでは、基板の全表面上に第１の絶縁マトリクス５５を形成する。第１の絶縁マトリクス５５を順にパターン化し、エッチして、各ドレン領域６３の一部を露出させるビア５１を開く。次に基板上に１つ以上の導電層を形成してビア５１を充填する。次に、一般に平面化プロセスを用いて導電層の上部を取り除いて、ビア５１内に形成されたものを除いて全ての導電層を取り除き、第１の絶縁マトリクス５５の頂部表面を露出させる。
次に第１の絶縁マトリクス５５の上に別の導電層を形成する。この導電層をパターン化し、エッチして、センス線４９を形成する。センス線４９はワード線に垂直に走り、ビア５１内の導電層と接触する。次に基板上に第２の絶縁マトリクス５０を形成する。ビア５１に関して上に説明したのと同じ方法で、第１の絶縁マトリクスおよび第２の絶縁マトリクス内にビア４１を形成して各ソース領域６１の表面と接触させる。
【００８３】
次に図１１Ｅおよび１１Ｆでは、基板上に導電層を形成する。次にこの導電層をパターン化し、エッチして、ビア４１と接触する底部電極３９を形成する。
次に以下のステップに従ってＭＴＪ３７を製造する。
バッファ層８９および反強磁性のピニング層８７を順に堆積させる。加熱しかつ外部磁界を与えることによりピニング層８７の磁化をセットし、ピニング層８７の冷却中これを維持する。次にピニング層８７の上に、第１の強磁性副層９１、反強磁性結合層９５、第２の強磁性副層９３を連続して堆積させる。
【００８４】
次に障壁材料を堆積させる。これは、材料をｒ−ｆスパッタリングすることにより、またはマグネシウムを堆積させた後にプラズマ酸化などのプロセスを用いてマグネシウムを酸化させることにより行う。
次に強磁性自由層８３を堆積させる。強磁性自由層８３の上にキャッピング層８２を堆積させる。
次に、得られたスタックをパターン化してセルにしてＭＴＪ３７を形成する。パターン化は、保護キャッピング層の上にフォトレジストの層を堆積させ、フォトリソグラフィを用いてフォトレジストをパターン化し、保護されていない材料を取り除くことにより行う。
【００８５】
次に図１１Ｇおよび１１Ｈでは、ＭＴＪ３７を含む基板の上面の上に第３の絶縁マトリクス１２３を形成する。第３の絶縁マトリクス１２３をパターン化して、キャッピング層８２の表面を露出させるビット線接触穴１２５を形成する。次に基板上およびビット線接触穴１２５内に導電層を形成する。次にこの導電層をパターン化し、エッチして、ビット線３１を形成する。ビット線３１はビット線接触穴１２５を覆い、またセンス線４９に平行である。
【００８６】
基板の全表面上に第４の絶縁マトリクス３５を形成する。基板上に導電層を形成し、次にパターン化し、エッチして、ビット線３１の上に平行に支援電流線３３を形成する。
上に説明した製造プロセスでは、導電層は周知の方法（化学蒸着、物理蒸着、プラズマ強化化学蒸着、またはスパッタリングなど）を用いて形成してよい。
【００８７】
第２の実施の形態
素子のレイアウト
図１２Ａから１２Ｃは、本発明に係るメモリ・アレイの第２の実施の形態を示す。メモリ・アレイはＭＲＡＭである。
特に図１２Ａを参照すると、複数のビット線２０１が第１の方向（ここではｘ軸と定義する）に配置される。ビット線２０１はアレイの第１の次元（この例ではアレイの行）を定義する。支援電流線２０３が各ビット線２０１の上にあり、絶縁マトリクス２０５により各ビット線２０１から電気的に絶縁される。
【００８８】
複数のＭＴＪ２０７が設けられる。ＭＴＪ２０７は、第１の実施の形態に関して上に説明したＭＴＪ３７と同じ構造を有する。ＭＴＪ２０７は磁化容易軸がビット線２０１に平行に（すなわち、ｘ軸に平行に）なるように配置される。
特に図１２Ｂを参照すると、各ＭＴＪ２０７はビット線２０１の下側に接続される。したがって、ＭＴＪ２０７は支援電流線２０３から電気的に絶縁される。
特に図１２Ａを参照すると、各ＭＴＪは底部電極２０９に接続される。底部電極２０９は長辺および短辺を有するｘ−ｙ平面内の長方形である。底部電極２０９の長辺および短辺はＭＴＪ２０７の長辺および短辺とほぼ同じ寸法である。
【００８９】
特に図１２Ｂを参照すると、各底部電極２０９を基板２１５上の活動領域２１３にビア２１１が接続する。
活動領域２１３はＳＴＩ領域２１６により基板２１５上で互いに電気的に絶縁される。
特に図１２Ｂを参照すると、各ビット線２０１の下にセンス線２１７が走る。センス線２１７は、ビット線２０１、ＭＴＪ、または底部電極２０９と接触しない。センス線２１７を活動領域２１３にビア２１９が接続する。
【００９０】
特に図１２Ａを参照すると、各センス線２１７は長手方向軸の回りを端から端にジグザグに進む。長手方向軸はｘ軸に平行である。各活動領域２１３もｘ軸に平行な長手方向軸の回りを端から端にジグザグに進む。
センス線２１７のジグザグのピッチは活動領域２１３のジグザグのピッチと同じである。各ジグザグは位相が１８０°ずれていて、センス線２１７のジグザグと活動領域２１３のジグザグとはビア２１９で一致して接触する。
センス線２１７と活動領域２１３とが互いから最も離れたところに、底部電極２０９を活動領域２１３に接続するビア２１１が設けられる。したがって、センス線２１７は底部電極２０９を活動領域２１３に接続するビア２１１から間隔をあける。
【００９１】
特に図１２Ｃを参照すると、基板２１５上に複数のワード線２２１が設けられて、ゲート酸化物２２１ａにより基板２１５から絶縁される。ワード線２２１はビット線２０１に垂直である。ワード線２２１は第２の方向（ここではｙ軸と定義する）に配置される。ワード線２２１は絶縁マトリクス２２３によりセンス線２１７から絶縁される。各ワード線２２１は、センス線２１７を活動領域２１３に接続するビア２１９と、底部電極２０９を活動領域２１３に接続するビア２１１との間に設けられる。
ワード線２２１はアレイの第２の次元（この例では、アレイの列）を定義する。ＭＴＪ２０７毎に２本のワード線２２１が設けられる。したがって、アレイの各列はＭＴＪ２０７の列の両側の２本のワード線２２１により定義される。
【００９２】
特に図１２Ｃを参照すると、底部電極２０９を活動領域２１３に接続する各ビア２１１の下の活動領域２１３内にソース領域２２７が設けられる。センス線２１７を活動領域２１３に接続する各ビア２１９の下の活動領域２１３内にドレン領域２２９が設けられる。各ソース領域２２７とドレン領域２２９との間の伝導は前記領域の間のワード線２２１を通して起こる。したがって、前記ワード線２２１は絶縁トランジスタ２３３のゲート２３１として働く。
ＭＴＪ２０７毎に２つのトランジスタ２３３が設けられる。したがって、各メモリ・セル２３５は１つのＭＴＪ２０７と２つのトランジスタ２３３とにより定義される。各トランジスタ２３３のドレン領域２２９は隣接するメモリ・セル２３５の間で共用される。各メモリ・セル２３５の面積は８Ｆ２である。
メモリ・アレイの特徴寸法Ｆは５０ｎｍから１００ｎｍの間である。
【００９３】
図１３はメモリ・アレイの制御回路を示す。
メモリ・アレイの行毎に書込みドライバ２３６およびセンス増幅器２３７が設けられる。各ビット線２０１は各書込みドライバ２３６の第１の出力２３８に接続される。各センス線２１７は各書込みドライバ２３６の第２の出力２３９に接続される。各ビット線２０１は各センス増幅器２３７の第１の入出力ポート２４０にも接続される。
センス増幅器２３７の第２の出力と各書込みドライバ２３６の第１の入力との間に接続２４１が設けられる。
書込みドライバ２３６は書込み増幅器可能（ＷＡＥ）電圧を受けるための第２の入力２４２を有する。
【００９４】
センス増幅器２３７はセンス増幅器可能（ＳＡＥ）電圧を受けるための第２の入力２４３を有する。センス増幅器２３７はセンス増幅器入出力（ＳＡＩＯ）電圧を与えるための第３の入出力ポート２４４を有する。アレイの行毎に支援ドライバ２４６が設けられる。各支援ドライバ２４６は支援電流線２０３に接続される第１の出力を有する。
単一のワード線ドライバ２４５が設けられる。各ワード線２１１はワード線ドライバ２４５の各出力に接続される。
【００９５】
各ＭＴＪ２０７は、ＭＴＪ２０７の両側の２つの絶縁トランジスタ２３３の一方を通して、ビット線２０１を同じ行内のセンス線２１７に接続する。各絶縁トランジスタ２３３のベースは１本のワード線２２１に接続される。メモリ・セル２３５の列を定義するワード線２２１の両方にバイアスを与え、かつメモリ・セル２３５の行を定義するビット線２０１またはセンス線２０３にバイアスを与えると、ＭＴＪ２０７の中を電流が流れる。このようにして、各ＭＴＪ２０７は２本のワード線２２１と１本のビット線２０１またはセンス線２１７とによりアドレス指定することができる。
【００９６】
２本のワード線２２１を用いて各ＭＴＪ２０７をアドレス指定すると絶縁トランジスタ２３３の中を流れる電流が減少する。これは利点である。なぜなら、ＳＴＴ切換えに用いてよい電流の上限は絶縁トランジスタ２３３の最大通過電流により決まるからである。
【００９７】
素子の動作
図１２Ａから１２Ｃに示すメモリ・セルの読取りおよび書込みは、図３Ａから３Ｄに示すメモリ・セルに関して前に述べたものと同じである。
【００９８】
素子の製造
図１２Ａから１２Ｃに示すメモリ・セルの製造プロセスのステップは、図３Ａから３Ｄに示すメモリ・セルに関して前に述べたものと同じである。
【００９９】
代替的なＭＴＪ構造
図１４は代替的なＭＴＪ２４７のｘ−ｚ平面に沿う断面を示す。ＭＴＪ２４７は、第１の実施の形態のＭＴＪ３７または第２の実施の形態のＭＴＪ２０７の代わりに用いることができる。
ＭＴＪ２４７は、自由層２４９、トンネル障壁層２５１、およびピン層２５３を含む一連の層で構成する。この例では、自由層が基板から最も遠く、ピン層が基板に最も近い。
【０１００】
自由層２４９は強磁性材料で構成する。自由層２４９は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層２５１は酸化マグネシウム（ＭｇＯ）などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層２５３は強磁性材料で構成する。ピン層２５３は自由層２４９より厚い。このため、自由層２４９より高い保磁力を有する。したがって、自由層２４９は切換え電流および支援磁界を与えると切り換えることができるが、ピン層２５３は切換え電流および支援磁界を与えても切り換えることはできない。
【０１０１】
図１５は別の代替的なＭＴＪ２５５のｘ−ｚ平面に沿う断面を示す。ＭＴＪ２５５も、第１の実施の形態のＭＴＪ３７または第２の実施の形態のＭＴＪ２０７の代わりに用いることができる。
ＭＴＪ２５５は、自由層２５７、トンネル障壁層２５９、ピン層２６１、およびピニング層２６３を含む一連の層で構成する。この例では、自由層が基板から最も遠く、ピニング層が基板に最も近い。
【０１０２】
自由層２５７は強磁性材料で構成する。自由層２５７は比較的低い保磁力を有するので、切換え電流または磁界を与えると切り換えることができる。
トンネル障壁層２５９は酸化マグネシウム（ＭｇＯ）などの絶縁材料で形成され、電子がトンネリングできるように十分薄い。
ピン層２６１は強磁性材料で構成する。ピン層２６１は比較的高い保磁力を有するので、切換え電流または磁界を与えても切り換えることができない。
【０１０３】
ピニング層２６３は反強磁性材料で構成する。ピニング層２６３はピン層２６１の磁化をピン留めして、磁界または切換え電流を与えたときにピン層２６１の磁化が切り換わるのを妨げる。
代替的なＭＴＪ２４７，２５５の利点は、第１の実施の形態に用いられるＭＴＪ３７または第２の実施の形態に用いられるＭＴＪ２０７より構造が簡単であるということである。したがって、代替的なＭＴＪ２４７，２５５は一層簡単に製造することができる。しかし、代替的なＭＴＪ２４７，２５５はＭＴＪ３７およびＭＴＪ２０７ほど高い磁気抵抗比を示さない。
【０１０４】
強化された切換え
前に説明したように、支援磁界ＨＡを用いることにより、自由層８３（図９Ａおよび９Ｂ）内の磁化Ｍ１（図９Ａおよび９Ｂ）を切り換えるのに必要な電流ＩＭＴＪを下げることができる。
切換え電流をオンにするのと同時にまたはやや前（例えば、約５ｎｓを超えない前）に支援磁界ＨＡ（図９Ａおよび９Ｂ）をオンにした場合は切換え電流ＩＭＴＪを更に下げることができる。後でやや詳細に説明するが、適度の支援磁界（例えば、８０Ｏｅ以上）でも、支援磁界をオンにした後にすぐ電流をオンした場合は、切換え電流をＤＣしきい値電流ＩＣ０より下げることができる。
【０１０５】
以下の説明では、平行から逆平行（ＰからＡＰ）への切換えを説明する。しかし理解されるように、以下の説明は逆平行から平行（ＡＰからＰ）への切換えにも適用することができる。
図１６を参照すると、支援磁界ＨＡをオンにした後、自由層の磁化Ｍ１は軸２６５の回りに歳差運動を始める。軸２６５は磁化容易軸２６７に関して角度θ０だけ傾いている。ただし、θ０＝ａｒｃｓｉｎ（ＨＡ／Ｈｋ）で、ＨＡは支援磁界（または磁化困難軸に沿う磁界の成分）であり、Ｈｋは自由層８３の異方性磁界である。
【０１０６】
磁化Ｍ１が最初の数回転を行う最初の間は、磁化Ｍ１と自由層の磁化容易軸２６７との間の角度θは約２θ０に達する。しかし、磁化Ｍ１の動きは磁化Ｍ１が軸２６５と整列するまで減衰する。
歳差周期ｔｐｒｅｃｅｓｓは、式
【数５】
0005295513.tif 000006
を用いて得ることができる。ただし、ｇは回転磁気定数（２．２ｘ１０５ｍＡ−１ｓ−１）、ＨＡは外部磁界（すなわち、支援磁界）、Ｍｓは飽和磁化、μ０は自由空間内の透磁率である。この例では、ｔｐｒｅｃｅｓｓは約２５０ｐｓである。
【０１０７】
減衰時間ｔｄａｍｐは式
【数６】
0005295513.tif 000007
を用いて得ることができる。ただし、αは減衰係数、ｆは磁界をオンにすることにより生じる歳差運動の周波数（すなわち、ｆ＝ｆｐｒｅｃｅｓｓ）である。この例では、α〜０．０１、またｔｄａｍｐ〜４ｎｓである。
【０１０８】
ランドー（Ｌａｎｄａｕ）−リフシッツ（Ｌｉｆｓｈｉｔｚ）−ギルバートの減衰係数α（通常、単に「減衰係数」と呼ぶ）は日常の実験により見つけることができる。例えば、自由層を形成する材料の或るサンプルでは、マイクロ波を用いてサンプルを励磁し、磁界を与えて、例えば透過または反射したマイクロ波の強さを測定することにより、磁化率の共振曲線が得られる。固定磁界で周波数を掃引した場合は、周波数ω０で最大値を有しかつΔωの半値全幅（ＦＷＨＭ）を有する共振が観測され、減衰係数αはα＝Δω／２ω０から得られる。追加的にまたは代替的に、固定周波数で磁界を掃引した場合は、周波数Ｈ０で最大値を有しかつΔＨの半値全幅（ＦＷＨＭ）を有する共振が観測され、減衰係数αはα＝ΔＨ・γ／２ω０から得られる。ただし、ω０は共振周波数（前に見つけたもの）、γは磁気回転定数である。
【０１０９】
スピン・トランスファ・トルクはθと共に増加し、θ＝９０°で最大値を有する。したがって、支援磁界ＨＡをオンにした後の最初の間は、スピン・トランスファ・トルクは大きい。したがって、磁化Ｍ１の歳差運動が減衰する前のこの最初の期間（すなわち、Δｔ＜ｔｄａｍｐ）中にＳＴＴ切換え電流をオンにし、好ましくは最初の期間が終わる前にＳＴＴ切換え電流の上昇が終わるようにした場合は、スピン・トランスファ・トルクは非常に効果的である。
ＳＴＴ切換えプロセスの間（すなわち、ＳＴＴ切換え電流の上昇が終わった後）に、支援電流ＩＡをオフにしてＳＴＴ切換えの後の磁化Ｍ１の動きを安定させる。ＳＴＴ切換えプロセスが終わった後に、ＳＴＴ切換え電流もオフにする。
【０１１０】
一般に、ＳＴＴ切換え電流およびその分布は、支援磁界ＨＡを用いないときに比べて半分以下に減らすことができる。
このように、周波数１００ＭＨｚ、およびｔＷ１＝ｔＷ３＝１ｎｓ、ｔＷ２＝０、ｔＷ４＝３ｎｓ、ｔＷ６＝９ｎｓ、ｔＷ７＝１０ｎｓ、にプログラムした書込みプロセスを用いてよい。好ましくは、０≦ｔＷ２＜ｔＷ３＜５ｎｓ（ｏｒ  ｔｄａｍｐ）である。
認識されるように、歳差強化された切換えを達成するための時間間隔Δｔは、ｔｐｒｅｃｅｓｓおよびｔｄａｍｐの値に従って５ｎｓより小さくまたは大きくてよく、時間間隔は減衰時間にほぼ等しい（すなわち、Δｔ≒ｔｄａｍｐ＞ｔｐｒｅｃｅｓｓ）。
【０１１１】
支援電流と切換え電流とをオンにする時間間隔Δｔは支援電流および切換え電流の足（例えば、最大値の１０％と定義してよい）または肩（例えば、最大値の９０％と定義してよい）を用いて定義してよい。図８Ａおよび８Ｂに示すように、この実施の形態では、支援電流および切換え電流の足を用いて時間間隔Δｔを定義する。
理解されるように、ＡＰ状態からＰ状態に切り換える場合は、電流の方向は逆である。
【０１１２】
図１７は、自由層の磁化が絶対ゼロでまだ歳差運動をしている（すなわち、Δｔ＜ｔｄａｍｐ）ときに電流を与えたときの、異なる支援磁界（ＨＡ＝０，４０，６０，８０，１２０Ｏｅ）について平行から逆平行に切り換えるために必要な最小電流のシミュレーションのプロットを示す。
図１７に示すように、切換えに必要な電流Ｉｐｕｓｌｅは支援磁界ＨＡが増加するに従って減少する。ＨＡ＝１２０Ｏｅでの必要な電流ＩｐｕｓｌｅはＤＣの約半分であり、パルス継続時間τｐと無関係である（図８Ａおよび８Ｂ）。図１７に示す結果は、上の式１を得るのに用いた小さな振幅近似がこれらの条件（すなわち、Δｔ＜ｔｄａｍｐ）でのＳＴＴ切換えには利用できないことを示す。
【０１１３】
図１８は、自由層の磁化が歳差運動をしているとき（すなわち、Δｔ＜ｔｄａｍｐ）に切換え電流を与えたときと、磁化が安定した後（すなわち、Δｔ＞＞ｔｄａｍｐ）に切換え電流を与えたときの、平行から逆平行に切り換えるために必要な電流のシミュレーションのプロットを示す。
図１８に示すように、支援電流をオンにした後にすぐ切換え電流をオンにした場合（すなわち、Δｔが「小さい」、言い換えるとΔｔ＜ｔｄａｍｐ）は、切換え電流と支援電流とをオンにする間に長い遅れがある場合（すなわち、Δｔが「大きい」、言い換えるとΔｔ＞＞ｔｄａｍｐ）に比べて磁化を切り換えるのに必要な電流を減らすことができる。
【０１１４】
この例では、自由層の異方性磁界Ｈｋは約８００Ｏｅである。支援磁界ＨＡが異方性磁界Ｈｋの１０分の１であることに基づくと、数百μＡの支援電流ＩＡで、切換え電流をＩＣ０より低くするのに十分大きい約１００Ｏｅの支援磁界ＨＡを生成することができる。
支援磁界をオンにした後にすぐ切換え電流をオンにする書込みプロセスを用いれば、ＭＲＡＭ内の電力消費を更に減らすことができる。
【０１１５】
このプロセスはナノ秒領域内の切換えの確率分布を減らすのにも役に立つ。切換え電流に本質的な確率分布が存在する原因は、熱変動のために自由層の最初の磁化方向に分布があるからである。支援磁界は自由層の磁化の方向を固定するのに役立つ。したがって、支援磁界パルスを用いることにより、切換え電流の分布を小さくすることができる。これはＭＲＡＭ内の書込み電流余裕を広げるのに役立つ。
好ましくは、立ち上がり時間（例えば、ｔＷ１およびｔＷ３−ｔＷ２）はできるだけ短く（例えば、数百ピコ秒以下）なければならない。
【０１１６】
別の例（図示せず）では、ＭＴＪは自由層の上に追加の強磁性層を備える。追加の強磁性層は前記強磁性層から非磁性導体により分離される。追加の強磁性層により、電流がピン層から自由層に流れるときに自由層内に注入されるスピン偏極された電子の割合を増やすことができる。
更に別の例（図示せず）では、ＭＴＪの代わりにスピン・バルブが設けられる。スピン・バルブは、強磁性自由層と、非磁性導体により分離された強磁性ピン層とを含む一連の層で構成する。
【０１１７】
認識されるように、上に述べた実施の形態に多くの変更を行ってよい。例えば、支援電流パルスの強さおよび幅は自由層の磁気特性に従って調整してよい。更に、ビット線およびセンス線に関するＭＴＪの方向は変えてよい。しかし支援電流線はＭＴＪの磁化容易軸に平行でなければならない。
【図面の簡単な説明】
【０１１８】
例として添付の図面の図３Ａから１８を参照して本発明を説明する。
【図１】従来の磁気ランダム・アクセス・メモリ（ＭＲＡＭ）アレイの略図である。
【図２】２つの隣接する従来のＭＲＡＭセルの、線Ａ−Ａ’に沿う断面である。
【図３Ａ】本発明に係る磁気メモリ素子の或る実施の形態を含むメモリ・アレイの平面図である。
【図３Ｂ】図３Ａに示すメモリ・アレイの、線Ｂ−Ｂ’に沿う断面図である。
【図３Ｃ】図３Ａに示すメモリ・アレイの、線Ｃ−Ｃ’に沿う断面図である。
【図３Ｄ】図３Ａに示すメモリ・アレイの一部の側面図である。
【図４】図３Ａに示すメモリ・アレイに用いられる磁気トンネル接合の断面図である。
【図５】図３Ａに示すメモリ・アレイの制御回路を示す。
【図６】読取りサイクル中に図３Ａに示すメモリ・アレイに与えられるバイアスを示す。
【図７】書込みサイクル中に図３Ａに示すメモリ・アレイに与えられるバイアスを示す。
【図８Ａ】書込みサイクル中に図３Ａに示すメモリ・アレイの中を流れる電流を示す。
【図８Ｂ】書込みサイクル中に図３Ａに示すメモリ・アレイの中を流れる電流を示す。
【図９Ａ】書込みサイクルの種々の時刻での、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図９Ｂ】書込みサイクルの種々の時刻での、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図１０Ａ】ＳＴＴ切換え電流の、パルス継続時間に対するプロットである。
【図１０Ｂ】ＳＴＴ切換え電流の、パルス継続時間に対するプロットである。
【図１１Ａ】図３Ａに示す素子を製造する方法を示す。
【図１１Ｂ】図３Ａに示す素子を製造する方法を示す。
【図１１Ｃ】図３Ａに示す素子を製造する方法を示す。
【図１１Ｄ】図３Ａに示す素子を製造する方法を示す。
【図１１Ｅ】図３Ａに示す素子を製造する方法を示す。
【図１１Ｆ】図３Ａに示す素子を製造する方法を示す。
【図１１Ｇ】図３Ａに示す素子を製造する方法を示す。
【図１１Ｈ】図３Ａに示す素子を製造する方法を示す。
【図１２Ａ】本発明に係る磁気メモリ素子の或る実施の形態を含むメモリ・アレイの平面図である。
【図１２Ｂ】図１２Ａに示すメモリ・アレイの、線Ｄ−Ｄ’に沿う断面図である。
【図１２Ｃ】図１２Ａに示すメモリ・アレイの、線Ｅ−Ｅ’に沿う断面図である。
【図１３】図１２Ａに示すメモリ・アレイの制御回路を示す。
【図１４】本発明に係る別の磁気トンネル接合の断面図を示す。
【図１５】本発明に係る別の磁気トンネル接合の断面図を示す。
【図１６】支援磁界を与えた後、自由層の磁化が歳差運動をしているときに切換え電流を与えたときの、図３Ａに示すメモリ・アレイ内の自由層およびピン層の磁化の略図である。
【図１７】自由層の磁化が歳差運動をしているときに切換え電流を与えたときの、異なる支援磁界について平行から逆平行に切り換えるために必要な最小電流のプロットである。
【図１８】自由層の磁化が歳差運動をしているときに切換え電流を与えたときと、磁化が安定した後に切換え電流を与えたときの、平行から逆平行に切り換えるために必要な最小電流のプロットである。
【符号の説明】
【０１１９】
３１  ビット線
３３  支援電流線
３７  磁気トンネル接合
４９  センス線
８１  絶縁トランジスタ
【図１】
0005295513.tif 000008
【図２】
0005295513.tif 000009
【図３Ａ】
0005295513.tif 000010
【図３Ｂ】
0005295513.tif 000011
【図３Ｃ】
0005295513.tif 000012
【図３Ｄ】
0005295513.tif 000013
【図４】
0005295513.tif 000014
【図５】
0005295513.tif 000015
【図６】
0005295513.tif 000016
【図７】
0005295513.tif 000017
【図８Ａ】
0005295513.tif 000018
【図８Ｂ】
0005295513.tif 000019
【図９Ａ】
0005295513.tif 000020
【図９Ｂ】
0005295513.tif 000021
【図１０Ａ】
0005295513.tif 000022
【図１０Ｂ】
0005295513.tif 000023
【図１１Ａ】
0005295513.tif 000024
【図１１Ｂ】
0005295513.tif 000025
【図１１Ｃ】
0005295513.tif 000026
【図１１Ｄ】
0005295513.tif 000027
【図１１Ｅ】
0005295513.tif 000028
【図１１Ｆ】
0005295513.tif 000029
【図１１Ｇ】
0005295513.tif 000030
【図１１Ｈ】
0005295513.tif 000031
【図１２Ａ】
0005295513.tif 000032
【図１２Ｂ】
0005295513.tif 000033
【図１２Ｃ】
0005295513.tif 000034
【図１３】
0005295513.tif 000035
【図１４】
0005295513.tif 000036
【図１５】
0005295513.tif 000037
【図１６】
0005295513.tif 000038
【図１７】
0005295513.tif 000039
【図１８】
0005295513.tif 000040