(57)【特許請求の範囲】
【請求項１】
背景光を検出する光検出手段と、
光源から出射され対象物の表面において反射されたパルス光が入射する複数の画素からなる撮像領域と、
を備えた固体撮像装置であって、
個々の前記画素は、
半導体基板内に設けられた光感応領域と、
前記半導体基板内に設けられた一対の第１蓄積領域と、
前記光感応領域と一対の前記第１蓄積領域との間のポテンシャルが交互に傾斜するよう前記半導体基板上に設けられた一対の第１ゲート電極と、
前記半導体基板内に設けられたフローティング・ディフュージョン領域である一対の第２蓄積領域と、
前記第１蓄積領域と前記第２蓄積領域との間にそれぞれ介在する第１ポテンシャル障壁高さを制御するよう前記半導体基板上に設けられ、前記第２蓄積領域を電源電位に接続することで前記第２蓄積領域をフローティングレベルにした後、前記光検出手段によって検出される背景光の出力が高いほどキャリアに対する前記第１ポテンシャル障壁高さを高く設定して、前記第１蓄積領域から前記第２蓄積領域に流れ込むキャリア数を減少させる一対の第２ゲート電極と、
を備え、
前記光源は、一対の前記第１ゲート電極への印加電位に同期したパルス光を対象物に出射するものである、
ことを特徴とする固体撮像装置。
【請求項２】
前記半導体基板内に設けられた一対の第３蓄積領域と、
前記第２蓄積領域と前記第３蓄積領域との間にそれぞれ介在する第２ポテンシャル障壁高さを制御するよう前記半導体基板上に設けられた一対の第３ゲート電極と、
を備え、
キャリアに対する前記第２ポテンシャル障壁の高さを低下させることで、前記第２蓄積領域に蓄積されたキャリアを前記第３蓄積領域に転送した後、前記第２ポテンシャル障壁の高さを増加させ、第３蓄積領域にキャリアを保持した状態で、一対の前記第１蓄積領域に交互にキャリアが蓄積されるよう、前記第１、第２及び第３ゲート電極への印加電位を制御する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記光感応領域は前記光検出手段を兼用しており、
前記光感応領域の出力に応じて、前記第２ゲート電極への印加電位を出力する制御手段を更に備えることを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の固体撮像装置と、
一対の前記第１ゲート電極への印加電位に同期したパルス光を前記対象物に出射する前記光源と、
一対の前記第２蓄積領域から出力されたキャリアの電荷量に応じて前記対象物までの距離を演算する演算回路と、
を備えることを特徴とする距離画像測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及び距離画像測定装置に関する。
【背景技術】
【０００２】
下記特許文献１は、ＴＯＦ（Ｔｉｍｅ  Ｏｆ    Ｆｌｉｇｈｔ）型の距離画像測定装置を開示している。この距離画像測定装置は、所定のパルス幅を有するプローブ光を被写体に向けて繰り返し出射し、プローブ光の出射時刻から戻り時刻までの期間、すなわち、プローブ光の飛行時間を計測することで、被写体までの三次元距離画像を測定している。この装置では、プローブ光の出射時のパルスと戻り時のパルスの間の位相差を飛行時間として計測している。
【０００３】
飛行時間の計測手法には、各画素内に形成された複数の蓄積領域に蓄積された電荷量の比率を求めるものがある。特許文献２では、電荷蓄積領域における蓄積タイミングを異ならせている。１つの反射パルス光の入射によって各蓄積領域内で発生した電荷量の比率は、背景光成分を除けば、飛行時間に比例する。例えば、プロープ光のパルスの立ち上がり時刻から立ち下がり時刻までの期間に一致させて一方の蓄積領域における蓄積タイミングを設定し、立下り時刻から立ち上がり時刻までの期間に一致させて他方の蓄積領域における蓄積タイミングを設定する。この場合、飛行時間がゼロであれば、一方の蓄積領域内の蓄積電荷量を１００％とすると、他方の蓄積領域内の蓄積電荷量は０％となり、対象物までの距離がゼロということになる。飛行時間が長くなるにしたがって、他方の蓄積領域内の蓄積電荷量の比率が増加するため、電荷量の比率に応じて対象物までの距離が求められることとなる。
【特許文献１】米国特許６３７３５５７号明細書
【特許文献２】国際公開第ＷＯ２００６／０１０２８４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献２に記載の距離画像測定装置においては、個々の画素内における４つのポテンシャル深さを同時に制御し、全てのポテンシャルの井戸からキャリアが溢れた時点で、溢れたキャリアの電荷量の比率を演算しており、装置が複雑化するという問題がある。
【０００５】
本発明は、このような問題に鑑みてなされたものであり、簡易な構成で距離画像測定が可能な固体撮像装置及び距離画像測定装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明に係る固体撮像装置は、背景光を検出する光検出手段と、光源から出射され対象物の表面において反射されたパルス光が入射する複数の画素からなる撮像領域と、を備えた固体撮像装置であって、個々の画素は、半導体基板内に設けられた光感応領域と、半導体基板内に設けられた一対の第１蓄積領域と、光感応領域と一対の第１蓄積領域との間のポテンシャルが交互に傾斜するよう半導体基板上に設けられた一対の第１ゲート電極と、半導体基板内に設けられたフローティング・ディフュージョン領域である一対の第２蓄積領域と、第１蓄積領域と第２蓄積領域との間にそれぞれ介在する第１ポテンシャル障壁高さを制御するよう半導体基板上に設けられ、前記第２蓄積領域を電源電位に接続することで前記第２蓄積領域をフローティングレベルにした後、光検出手段によって検出される背景光の出力が高いほどキャリアに対する第１ポテンシャル障壁高さを高く設定して、前記第１蓄積領域から前記第２蓄積領域に流れ込むキャリア数を減少させる一対の第２ゲート電極とを備え、前記光源は、一対の前記第１ゲート電極への印加電位に同期したパルス光を対象物に出射するものであることを特徴とする。
【０００７】
なお、ポテンシャル障壁の高さは、キャリアが電子である場合には、電子の存在するポテンシャルに対して、ポテンシャルを低下させれば増加し、ポテンシャルを増加させれば減少する。また、キャリアが正孔である場合には、ポテンシャル障壁の高さは、正孔の存在するポテンシャルに対して、ポテンシャルを増加させれば増加し、ポテンシャルを減少させれば減少する。
【０００８】
対象物に距離検出用のパルス状のプローブ光を照射し、第１ゲート電極に上述のポテンシャル傾斜が交互に生じる電圧を印加すると、プローブ光の反射光の入射時の遅延に比例して、一方の第１蓄積領域に蓄積されるキャリアの電荷量が減少し、他方の第１蓄積領域に蓄積されるキャリアの電荷量が増加する。すなわち、これらの蓄積されたキャリアの電荷量の比率は、遅延時間、すなわち、ＴＯＦに依存することとなる。もちろん、第１蓄積領域の数が３以上の場合には、光感応領域から各第１蓄積領域に流れ込むキャリアの比率は、これらの間に介在するポテンシャル傾斜用の電極への印加電圧の位相に依存し、位相のずれている分だけキャリアの蓄積量が変化する。なお、第１蓄積領域に蓄積されたキャリアの電荷量は、背景光成分に呼応して発生したキャリア成分を含んでいるため、背景光成分に対応するキャリアを除去したキャリアの比率が距離を示すこととなる。また、プローブ光は、パルス状に限らず正弦波状でもよい。その際は、第１ゲート電極に印加する電圧も正弦波状とすることとなる。
【０００９】
ここで、光検出手段によって検出された背景光の出力が高い場合には、第２ゲート電極は、キャリアに対する第１ポテンシャル障壁を高くする。第１ポテンシャル障壁は、第１蓄積領域と第２蓄積領域との間に介在しており、背景光が高くなるほど、第１蓄積領域から第２蓄積領域に流れ込むキャリア数が減少する。すなわち、背景光の大きさに応じて、第２ゲート電極に印加する電圧を適当に制御することで、背景光相当分のキャリアを第１ポテンシャル障壁によって簡単に阻止し、第２蓄積領域に対象物からのプローブ光の反射光成分のみを流入させることが可能となる。
【００１０】
第１ポテンシャル障壁高さは、（１）背景光の検出後、今回の測定（第１蓄積領域内へのキャリアの蓄積期間）を行った後に、減少させてもよいし、（２）背景光の検出後、今回の測定（第１蓄積領域内へのキャリアの蓄積期間）の前に予め減少させていてもよい。
【００１１】
また、本発明に係る固体撮像装置は、半導体基板内に設けられた一対の第３蓄積領域と、第２蓄積領域と第３蓄積領域との間にそれぞれ介在する第２ポテンシャル障壁高さを制御するよう半導体基板上に設けられた一対の第３ゲート電極と、を備え、キャリアに対する第２ポテンシャル障壁の高さを低下させることで、第２蓄積領域に蓄積されたキャリアを第３蓄積領域に転送した後、第２ポテンシャル障壁の高さを増加させ、第３蓄積領域にキャリアを保持した状態で、一対の第１蓄積領域に交互にキャリアが蓄積されるよう、第１、第２及び第３ゲート電極への印加電位を制御することを特徴とする。
【００１２】
すなわち、第２蓄積領域内に前回の測定時のキャリアが蓄積している場合には、今回の測定において第１ゲート電極を駆動すると、キャリアが混合してしまう。しかしながら、第２ポテンシャル障壁高さを低下させて、第３蓄積領域にキャリアを転送した後、第２ポテンシャル障壁高さを増加させて、第２蓄積領域から第３蓄積領域へのキャリアの流入を阻止すれば、この段階で、第１ゲート電極を駆動して、光感応領域から第２蓄積領域内に今回の測定時に発生したキャリアを流入させることができる。これにより、測定時間を短縮することができる。
【００１３】
また、光感応領域は上記光検出手段を兼用しており、固体撮像装置は、光感応領域の出力に応じて、第２ゲート電極への印加電位を出力する制御手段を更に備えるが好ましい。すなわち、光感応領域において背景光を検出し、検出された背景光の出力が大きい場合には、第２ゲート電極への印加電位を第１ポテンシャル障壁高さが大きくなるように制御し、小さい場合には、第２ゲート電極への印加電位を第１ポテンシャル障壁高さが小さくなるように制御する。これにより、光検出手段を別途設ける必要がなくなるため、装置を小型化することが可能となる。
【００１４】
また、本発明に係る距離画像測定装置は、上述の固体撮像装置と、一対の第１ゲート電極への印加電位に同期したパルス光を対象物に出射する光源と、一対の第２蓄積領域から出力されたキャリアの電荷量に応じて対象物までの距離を演算する演算回路と、を備えることを特徴とする。
【００１５】
この距離画像測定装置では、キャリアの電荷量は対象物までの距離に応じているので、演算回路からは対象物の距離画像を出力することが可能となる。
【発明の効果】
【００１６】
本発明に係る固体撮像装置の構成は簡易であるが、背景光成分が除去された距離画像計測に適用することができ、距離画像測定装置は簡易であるにも拘らず、正確な距離画像を測定することができる。
【発明を実施するための最良の形態】
【００１７】
以下、実施の形態に係る固体撮像装置及び距離画像測定装置について説明する。同一要素には同一符号を用いることとし、重複する説明は省略する。
【００１８】
図１は、距離画像測定装置の概要を説明するための図である。
【００１９】
この距離画像測定装置は、車両ＶＧに搭載されており、車両前方に位置する物体Ｈを計測している。
【００２０】
距離画像測定装置は、固体撮像素子１、固体撮像素子１の駆動を制御する制御回路２、パルス光を出射する光源３、光源３の駆動回路４、及び固体撮像素子１の出力から物体Ｈまでの距離を演算する演算回路を内蔵した出力処理回路５を備えている。制御回路２は、固体撮像素子１に右側パルス信号ＳＲ、左側パルス信号ＳＬを入力しており、また、駆動回路４には投光用の駆動パルス信号ＳＰを入力している。駆動パルス信号ＳＰは出力処理回路５にも入力されており、固体撮像素子１から距離を演算する際に用いられる。
【００２１】
制御回路２から出力された駆動パルス信号ＳＰに同期して、駆動回路４から光源３に駆動電流が供給される。光源３からは、駆動パルス信号ＳＰと同一パルス幅のプローブ光が出射される。プローブ光は、投光用のレンズＬ１を介して物体Ｈに照射される。物体Ｈの表面において反射されたプローブ光は、結像用のレンズＬ２，Ｌ３を介して固体撮像素子１の撮像領域に入射する。したがって、固体撮像素子１の撮像領域には物体Ｈの像が結像することになる。
【００２２】
固体撮像素子１からは、物体Ｈの距離画像（の元データ）が出力されており、これらのデータは出力処理回路５によって処理され、カーナビゲーションシステムの表示器６に表示される。表示器６には、距離画像を独立に表示することができるが、これを輝度画像に重畳して表示することも可能である。なお、距離画像の示す物体Ｈが所定距離以内に存在する場合には、物体Ｈが存在する旨の警告表示を輝度画像に重畳して表示することもできる。
【００２３】
図２は、固体撮像素子１の斜視図である。
【００２４】
固体撮像素子１は、二次元状に配列した複数の画素Ｐ（１，１），Ｐ（１，２），・・・Ｐ（ｍ，ｎ），・・・Ｐ（Ｍ，Ｎ）からなる撮像領域１ＩＰを備えている。ｍ，ｎ，Ｍ，Ｎは自然数である。なお、説明の明確化のため、同図では実際よりも少ない数の画素を示している。撮像領域１ＩＰの画素列に平行に垂直シフトレジスタ１Ｖが配置されており、画素行に平行に背景光除去回路ＰＣＣ、及び水平シフトレジスタ１Ｈ２が配置されている。
【００２５】
垂直シフトレジスタ１Ｖは、列方向に配列した画素Ｐ（ｍ，ｎ）の出力を、列方向に沿って順次読み出すための垂直転送信号を各画素Ｐ（ｍ，ｎ）に順次印加する。各画素列において、一垂直方向に転送された画素出力は、距離情報読出回路Ｋ１、Ｋ２・・・Ｋｎ・・・ＫＮに入力される。距離情報読出回路Ｋ１、Ｋ２・・・Ｋｎ・・・ＫＮに入力された画素出力は、距離画像（の元データ）として、行方向に沿って順次読み出される。
【００２６】
すなわち、距離画像測定モードにおいては、１行目の画素Ｐ（１，１）、Ｐ（１，２）・・・Ｐ（１，ｎ）・・・Ｐ（１，Ｎ）の出力が、それぞれ、距離情報読出回路Ｋ１、Ｋ２・・・Ｋｎ・・・ＫＮに入力された場合、距離情報読出回路Ｋ１、Ｋ２・・・Ｋｎ・・・ＫＮは、入力された各画素出力毎に距離画像の元データを一旦保持し、保持された元データは水平方向に沿った順番で、出力バッファアンプ１Ｉを介して外部に順次読みされる。この水平方向の読み出しは、水平シフトレジスタ１Ｈ２から各距離情報読出回路Ｋ１、Ｋ２・・・Ｋｎ・・・ＫＮの出力スイッチをＯＮする信号を、水平方向に沿って当該出力スイッチに順次入力することで行う。
【００２７】
次に、２行目の画素Ｐ（２，１）、Ｐ（２，２）・・・Ｐ（２，ｎ）・・・Ｐ（２，Ｎ）の出力が、それぞれ、距離情報読出回路Ｋ１、Ｋ２・・・Ｋｎ・・・ＫＮに入力され、以後、上記と同じ操作が行われる。以後、３行目、４行目・・・Ｍ行目まで、上記と同じ操作が行われると、撮像領域１ＩＰ内の全ての画素が距離情報として読み出されることになる。
【００２８】
プローブ光の非照射時においては、撮像領域１ＩＰには、太陽や街灯などの外光が物体Ｈの表面で反射されて形成される輝度画像が投影されている。プロープ光の照射時においては、撮像領域１ＩＰには、かかる輝度画像（背景光）に重畳して、プローブ光の反射光から構成される、物体Ｈまでの距離取得用の画像が投影されている。距離取得用の画像は、距離画像を演算するための元データの集合である。
【００２９】
背景光除去回路ＰＣＣは、光検出素子（光検出手段）によって検出された背景光の出力の大きさに応じて、各画素から溢れる電荷量を規制するポテンシャル障壁高さを制御している。すなわち、各画素には、その読み出し部の前段にポテンシャル障壁が設けられており、背景光が大きい場合には、ポテンシャル障壁高さを増加させることで、各画素からの出力から背景光成分を除去する。ポテンシャル障壁は、半導体基板上に形成されたゲート電極に印加する電位を制御することによって調整される。
【００３０】
図３は、撮像領域１ＩＰに投影された距離取得用の画像から生成される距離画像を示す図である。Ｍ軸、Ｎ軸及びＤ軸からなる直交座標系を設定する。同図では、撮像領域１ＩＰ内の各画素出力が示す距離を結んだ線が網目状に示されている。この距離画像は出力処理回路５において演算される。撮像領域１ＩＰ内においては、各画素がＭ行、Ｎ列だけ配列しており、撮像領域１ＩＰに垂直な距離はＤ軸上に示される。物体Ｈの距離画像は、Ｄ軸上の距離（ｄとする）の情報の集合である。
【００３１】
図４は、物体Ｈまでの距離ｄの測定原理について説明するための図である。
【００３２】
駆動回路４は、電源４ａと光源３との間に介在するスイッチ４ｂを有しており、スイッチ４ｂに投光用の駆動パルス信号ＳＰを入力すると、駆動パルス信号ＳＰに同期した駆動電流が光源３に供給され、駆動パルス信号ＳＰに同期したプローブ光（パルス光）ＬＰが光源３から出射される。本例の光源３は、パルス光の立ち上がり及び立下りの急峻性に優れた発光ダイオード又はレーザダイオードからなることとするが、もちろん、他の種類の光源を用いることも可能である。なお、好適には、光源３は、赤外線発光ダイオードからなる。
【００３３】
プローブ光が、距離ｄの位置にある物体Ｈの表面に照射されると、プローブ光はこの表面で反射され、反射したプローブ光はパルス光ＬＤとして固体撮像素子１に入射する。固体撮像素子１に入射するパルス光をＬＤとし、パルス光が入射することによって画素から出力される検出パルス信号をＳＤとする。固体撮像素子１には、上述の距離情報読出回路Ｋが設けられており、距離情報読出回路Ｋには上述の右側パルス信号ＳＲと左側パルス信号ＳＬが入力される。
【００３４】
距離情報読出回路Ｋは、背景光を出力することも可能であり、背景光は対象物の輝度画像を示している。例えば、２つのポテンシャル井戸内に残留した背景光成分の電荷を読み出せば、これが輝度画像ｑ（ｍ，ｎ）となる。各画素Ｐ（ｍ，ｎ）から出力された輝度画像ｑ（ｍ，ｎ）は画像処理回路５ｂに入力される。
【００３５】
検出パルス信号ＳＤの入射に応じて、距離情報読出回路Ｋからは、距離画像の元データとしての距離情報ｄ’（ｍ，ｎ）が各画素Ｐ（ｍ，ｎ）に対応して読み出される。距離情報ｄ’（ｍ，ｎ）は、演算回路５ａに入力され、駆動パルス信号ＳＰを用いて距離画像ｄ（ｍ，ｎ）に変換される。距離情報ｄ’（ｍ，ｎ）は、物体Ｈまでのプローブ光の飛行時間に依存した値である。距離画像ｄ（ｍ，ｎ）は、必要に応じて輝度画像ｑ（ｍ，ｎ）と共に画像処理回路５ｂに入力される。画像処理回路５ｂでは、上述の重畳処理などを行うことができる。
【００３６】
図５は、駆動パルス信号ＳＰ、検出パルス信号ＳＤ、右側パルス信号ＳＲ、左側パルス信号ＳＬのタイミングチャートである。駆動パルス信号ＳＰのパルス幅をＴＰとする。
【００３７】
駆動パルス信号ＳＰの立ち上がり時刻ｔ１に同期して、右側パルス信号ＳＲが立ち上がる。駆動パルス信号ＳＰの立ち下り時刻ｔ３に同期して、右側パルス信号ＳＲが立ち下がる。すなわち、右側パルス信号ＳＲは駆動パルス信号ＳＰと同位相である。左側パルス信号ＳＬは、右側パルス信号ＳＲとは逆位相であり、時刻ｔ１において立ち下り、時刻ｔ３において立ち上がる。これらの右側パルス信号ＳＲと左側パルス信号ＳＬのパルス幅は共にＴＰである。
【００３８】
検出パルス光ＬＤが各画素に入射すると、各画素においてキャリアが発生する。検出パルス光ＬＤの入射に伴って発生するキャリアの電荷量の時間波形は検出パルス信号ＳＤに一致する。
【００３９】
右側パルス信号ＳＲがハイレベルの場合において、画素で発生したキャリアが一方の第１蓄積領域内に流れ込む。したがって、今回のパルス周期において、一方の第１蓄積領域内に実効的に蓄積されるキャリアの電荷量Ｑ１は、検出パルス信号ＳＤと右側パルス信号ＳＲとの重複期間ｔ２〜ｔ３に比例することになる。換言すれば、波高値が時間当たりの電荷量を示す検出パルス信号ＳＤと右側パルス信号ＳＲの積を、時刻ｔ２〜ｔ３の期間の間、積分した値が一方の第１蓄積領域内に蓄積される電荷量Ｑ１となる。また、次回のパルス周期において、検出パルス信号ＳＤと右側パルス信号ＳＲの積を、時刻ｔ６〜ｔ７の期間の間、積分した値が一方の第１蓄積領域内に蓄積される電荷量Ｑ１となる。
【００４０】
左側パルス信号ＳＬがハイレベルの場合において、画素で発生したキャリアが他方の第１蓄積領域内に流れ込む。したがって、今回のパルス周期において、他方の第１蓄積領域内に実効的に蓄積されるキャリアの電荷量Ｑ１は、検出パルス信号ＳＤと右側パルス信号ＳＲとの重複期間ｔ３〜ｔ４に比例することになる。換言すれば、波高値が時間当たりの電荷量を示す検出パルス信号ＳＤと左側パルス信号ＳＬの積を、時刻ｔ３〜ｔ４の期間の間、積分した値が他方の第１蓄積領域内に蓄積される電荷量Ｑ２となる。また、次回のパルス周期において、検出パルス信号ＳＤと左側パルス信号ＳＬの積を、時刻ｔ７〜ｔ８の期間の間、積分した値が他方の第２蓄積領域内に蓄積される電荷量Ｑ２となる。
【００４１】
電荷量Ｑ１と電荷量Ｑ２の比率は、ＴＯＦ（飛行時間）に比例する。すなわち、後者の電荷量Ｑ２が相対的に前者の電荷量Ｑ１よりも大きいほど、距離ｄは大きくなる。もちろん、１つのパルス周期内において蓄積された電荷量のみでなく、電荷量Ｑ１、Ｑ２の積算値ΣＱ１、ΣＱ２の比率もＴＯＦに比例することになる。なお、積算を行なった方が、電荷量が大きくなるため正確な距離を求めることが可能となる。
【００４２】
ここで、プローブ光は暗闇の中で出射されているものとすると、電荷量Ｑ１，Ｑ２の比率が距離を示すが、実際には背景光に対応する電荷成分が検出パルス信号ＳＤに含まれているため、背景光成分を除去する必要がある。
【００４３】
図６は、キャリアの蓄積原理を説明するための説明図である。
【００４４】
図６（Ａ）は、１つの画素Ｐ（ｍ，ｎ）の断面図である。
【００４５】
画素Ｐ（ｍ，ｎ）は、ｐ型（第１導電型）の半導体基板１００と、半導体基板１００上に形成された絶縁層１０１とを備えている。絶縁層１０１上には、遮光膜ＳＭが設けられている。遮光膜ＳＭは画素毎に光入射用の開口ＯＰを備えている。開口ＯＰの直下の絶縁層１０１上には、画素電極ＰＧが配置されている。半導体基板１００の画素電極ＰＧの直下の半導体基板１００内の表面領域を光感応領域ＳＡとする。画素電極ＰＧの両側には、絶縁層１０１上に一対の第１ゲート電極ＴＸ１，ＴＸ２が配置されている。第１ゲート電極ＴＸ１，ＴＸ２の外側には、半導体基板１００内に設けられた一対の第１蓄積領域ＡＲ，ＡＬが位置している。更に、第１蓄積領域ＡＲ，ＡＬの外側には、半導体基板１００内に設けられた一対の第２蓄積領域ＦＤＲ、ＦＤＬが位置している。第２蓄積領域ＦＤＲ、ＦＤＬはフローティング・ディフュージョン領域である。第１蓄積領域ＡＲ，ＡＬと、第２蓄積領域ＦＤＲ、ＦＤＬの間の領域の上方には、絶縁層１０１上にそれぞれ第２ゲート電極ＩＧＲ，ＩＧＬが位置している。
【００４６】
第１蓄積領域ＡＲ，ＡＬ及び第２蓄積領域ＦＤＲ、ＦＤＬは、それぞれｎ型の半導体領域からなる。ｎ型半導体では正にイオン化したドナーが存在し、ｐ型半導体では負にイオン化したアクセプターが存在する。半導体におけるポテンシャルは、ｐ型よりもｎ型の方が高くなる。換言すれば、エネルギーバンド図におけるポテンシャルは、下向きがポテンシャルの正方向となるため、ｎ型半導体におけるポテンシャルは、エネルギーバンド図においてはｐ型のポテンシャルよりも深くなり（高くなり）、エネルギー準位は低くなる。また、各電極に正電位を印加すると、電極直下の半導体領域のポテンシャルが深くなる（正方向に大きくなる）。各電極に印加される正電位の大きさを小さくすると、電極直下の半導体領域のポテンシャルが浅くなる（正方向に小さくなる）。
【００４７】
図６（Ｂ）は、右側の第１ゲート電極ＴＸ１に印加される右側パルス信号ＳＲがハイレベルの場合のポテンシャル図である。左側の第１ゲート電極ＴＸ２に印加される左側パルス信号ＳＬはローレベルである。なお、説明においてポテンシャル図は下向きを正とし、各電極に印加される電位φと、各電極直下の半導体領域のポテンシャルφは同一符号で示すものとする。
【００４８】
画素電極ＰＧには、若干の正電位φＰＧが印加され、右側の第１ゲート電極ＴＸ１にはφＰＧよりも大きな正電位φＴＸ１が印加されている。したがって、光感応領域ＳＡへの光の入射によって発生したキャリア（電子）は、φＰＧ、φＴＸ１によって形成されるポテンシャル勾配に導かれて、深い位置に存在する第１蓄積領域ＡＲのポテンシャルφＡＲの位置に流れ込む。
【００４９】
右側の第１蓄積領域ＡＲの隣には、一方の第２蓄積領域ＦＤＲが隣接している。第１蓄積領域ＡＲのポテンシャルφＡＲと、第２ゲート電極ＩＧＲの直下の半導体領域のポテンシャルφＩＧＲのポテンシャル差をφＢＧとする。この右側の第１ポテンシャル障壁φＢＧが大きい場合には、右側の第１蓄積領域ＡＲから第２蓄積領域ＦＤＲに流れ込むキャリアの電荷量は少なくなり、小さい場合には第１蓄積領域ＡＲから第２蓄積領域ＦＤＲに流れ込むキャリアの電荷量は多くなる。
【００５０】
背景光除去回路ＰＣＣからは、背景光の大きさに対応したポテンシャル制御電圧（φＩＧＲ、φＩＧＬ）が出力されている。このポテンシャル制御電圧は、一対の第２ゲート電極ＩＧＲ、ＩＧＬに印加される。なお、半導体基板１００の電位をグランドレベルとすれば、各電極への印加電圧と印加電位とは一致する。本例では、半導体基板１００の電位をグランドレベルとし、電位と電圧は同一符号を用いることとする。なお、背景光成分が各画素からの出力信号に残留している場合には、電荷量の比率によって求められるパルス位相差である距離が不正確になるため、背景光除去回路ＰＣＣは距離演算時の位相制御回路としても機能している。
【００５１】
背景光が大きい場合には、右側の第２ゲート電極ＩＧＲに印加される電位φＩＧＲを減少させ、右側の第１ポテンシャル障壁φＢＧを大きくする。背景光が小さい場合には、右側の第２ゲート電極ＩＧＲに印加される電位φＩＧＲを増加させ、右側の第１ポテンシャル障壁φＢＧを小さくする。すなわち、右側の第１ポテンシャル障壁φＢＧの大きさは、背景光に対応して発生するキャリアに相当する電圧に一致するように設定されている（図１２参照）。
【００５２】
これにより、ハイレベルの右側パルス信号ＳＲを第１ゲート電極ＴＸ１に印加したとき、プローブ光の反射光に対応するキャリアの電荷量Ｑ１が、第１ポテンシャル障壁φＢＧを越えて、第１蓄積領域ＡＲから第２蓄積領域ＦＤＲに流れ込み、右側の第１蓄積領域ＡＲ内には、背景光成分に対応するキャリアの電荷量ＱＢＧが残留することとなる。
【００５３】
なお、同図では、基本原理を簡単に説明するために、右側の第２ゲート電極ＩＧＲへの印加電位φＩＧＲをハイレベルとし、左側の第２ゲート電極ＩＧＬへの印加電位φＩＧＬをローレベルとしているが、これらは同相とすることで、配線数を減少させることができる。すなわち、φＩＧＲ＝φＩＧＬとすれば、共通配線を用いてポテンシャル障壁制御を行うことができる。もちろん、φＩＧＬをφＩＧＲと共にハイレベルとした場合においても、左側の第１ゲート電極ＴＸ２の印加電圧はローレベルとされているため、光感応領域ＳＡで発生したキャリアは左側の蓄積領域内には流れ込まず、問題なく動作する。
【００５４】
図６（Ｃ）は、左側の第１ゲート電極ＴＸ２に印加される左側パルス信号ＳＬがハイレベルの場合のポテンシャル図である。右側の第１ゲート電極ＴＸ１に印加される右側パルス信号ＳＲはローレベルである。
【００５５】
上記と同様に、画素電極ＰＧには、若干の正電位φＰＧが印加され、左側の第１ゲート電極ＴＸ２にはφＰＧよりも大きな正電位φＴＸ２が印加されている。したがって、光感応領域ＳＡへの光の入射によって発生したキャリア（電子）は、φＰＧ、φＴＸ２によって形成されるポテンシャル勾配に導かれて、深い位置に存在する第１蓄積領域ＡＬのポテンシャルφＡＬの位置に流れ込む。
【００５６】
左側の第１蓄積領域ＡＬの隣には、他方の第２蓄積領域ＦＤＬが隣接している。第１蓄積領域ＡＬのポテンシャルφＡＬと、第２ゲート電極ＩＧＬの直下の半導体領域のポテンシャルφＩＧＬのポテンシャル差もφＢＧである。この左側の第１ポテンシャル障壁φＢＧが大きい場合には、左側の第１蓄積領域ＡＬから第２蓄積領域ＦＤＬに流れ込むキャリアの電荷量は少なくなり、小さい場合には第１蓄積領域ＡＬから第２蓄積領域ＦＤＬに流れ込むキャリアの電荷量は多くなる。
【００５７】
上述のように、背景光除去回路ＰＣＣからは、背景光の大きさに対応したポテンシャル制御電圧（φＩＧＲ、φＩＧＬ：好適にはφＩＧＲ＝φＩＧＬ）が出力され、ポテンシャル制御電圧は、一対の第２ゲート電極ＩＧＲ、ＩＧＬに印加されている。
【００５８】
背景光が大きい場合には、左側の第２ゲート電極ＩＧＬに印加される電位φＩＧＬを減少させ、左側の第１ポテンシャル障壁φＢＧを大きくする。背景光が小さい場合には、左側の第２ゲート電極ＩＧＬに印加される電位φＩＧＬを増加させ、左側の第１ポテンシャル障壁φＢＧを小さくする。すなわち、左側の第１ポテンシャル障壁φＢＧの大きさは、背景光に対応して発生するキャリアに相当する電圧に一致するように設定されている（図１２参照）。
【００５９】
これにより、ハイレベルの左側パルス信号ＳＬを左側の第１ゲート電極ＴＸ２に印加したとき、プローブ光の反射光に対応するキャリアの電荷量Ｑ２が、左側の第１ポテンシャル障壁φＢＧを越えて、第１蓄積領域ＡＬから第２蓄積領域ＦＤＬに流れ込み、左側の第１蓄積領域ＡＬ内には、背景光成分に対応するキャリアの電荷量ＱＢＧが残留することとなる。
【００６０】
上述のように、本形態の画素Ｐ（ｍ，ｎ）は、光感応領域ＳＡと一対の第１蓄積領域ＡＲ，ＡＬとの間のポテンシャルφＴＸ１，φＴＸ２が交互に傾斜するよう半導体基板１００上に設けられた一対の第１ゲート電極ＩＧＲ，ＩＧＬと、第１蓄積領域ＡＲ，ＡＬと第２蓄積領域ＦＤＲ，ＦＤＬとの間にそれぞれ介在する第１ポテンシャル障壁φＢＧの高さを制御するよう半導体基板１００上に設けられ、上記光検出素子によって検出される背景光の出力が高いほどキャリアに対する第１ポテンシャル障壁φＢＧの高さを増加させる一対の第２ゲート電極ＩＧＲ，ＩＧＬとを備えている。
【００６１】
なお、ポテンシャル障壁φＢＧの高さは、キャリアが電子である場合には、電子の存在するポテンシャルに対して、ポテンシャルを低下させれば増加し、ポテンシャルを増加させれば減少する。また、キャリアが正孔である場合には、ポテンシャル障壁φＢＧの高さは、正孔の存在するポテンシャルに対して、ポテンシャルを増加させれば増加し、ポテンシャルを減少させれば減少する。すなわち、上記では半導体基板１００をｐ型半導体とし、各蓄積領域をｎ型としたが、これらの導電型を逆転させて、正孔をキャリアとすることも可能である。
【００６２】
なお、上記第２蓄積領域ＦＤＲ、ＦＤＬには、後述の配線が電気的に接続されており、これらはフローティング・ディフュージョン領域として機能している。
【００６３】
上述のように、物体Ｈに距離検出用のパルス状のプローブ光を照射し、第１ゲート電極ＴＸ１，ＴＸ２に上述のポテンシャル傾斜が交互に生じる電圧φＴＸ１，φＴＸ２を印加すると、プローブ光の反射光の入射時の遅延に比例して、一方の第１蓄積領域ＡＲに蓄積されるキャリアの電荷量が減少し、他方の第１蓄積領域ＡＬに蓄積されるキャリアの電荷量が増加する。すなわち、これらの蓄積されたキャリアの電荷量Ｑ１，Ｑ２の比率は、遅延時間、すなわち、ＴＯＦに依存することとなる。また、背景光の大きさに応じて、第２ゲート電極ＩＧＲ，ＩＧＬに印加する電圧を適当に制御することで、背景光相当分のキャリアを第１ポテンシャル障壁φＢＧによって簡単に阻止し、第２蓄積領域ＦＤＲ，ＦＤＬに物体Ｈからのプローブ光の反射光成分のみを流入させることが可能となる。
【００６４】
第１ポテンシャル障壁φＢＧの高さは、（１）背景光の検出後、今回の測定（第１蓄積領域ＡＲ，ＡＬ内へのキャリアの蓄積期間）を行った後に、減少させてもよいし、（２）背景光の検出後、今回の測定（第１蓄積領域ＡＲ，ＡＬ内へのキャリアの蓄積期間）の前に予め減少させていてもよい。
【００６５】
図７は、距離ｄの演算について説明するためのブロック図である。
【００６６】
上述のように、各画素Ｐ（ｍ，ｎ）には、検出パルス信号ＳＤ、右側パルス信号ＳＲ及び左側パルス信号ＳＬが入力されている。電荷量Ｑ１は検出パルス信号ＳＤと右側パルス信号ＳＲの積を、これらのパルスの重複期間ｔ２〜ｔ３の間、時間積分した値であり、電荷量Ｑ２は検出パルス信号ＳＤと左側パルス信号ＳＬの積を、これらのパルスの重複期間ｔ３〜ｔ４の間、時間積分した値である。各画素Ｐ（ｍ，ｎ）からは、電荷量Ｑ１，Ｑ２が出力される。
【００６７】
電荷量Ｑ１，Ｑ２は、駆動パルス信号ＳＰのパルス幅ＴＰと共に、後段の演算回路５ａに入力され、距離ｄを求める演算が行われる。上述のように、第２蓄積領域が２つの場合、ｄ＝（ｃ／２）×（ＴＰ×Ｑ２／（Ｑ１＋Ｑ２）で与えられる。なお、ｃは光速である。したがって、演算回路５ａからは、各画素Ｐ（ｍ，ｎ）毎の距離ｄ（ｍ，ｎ）が出力される。なお、画素列又は画素行毎にビニング動作を行っても良い。この場合には、ビニングによって積算される画素列又は画素行に入射した検出パルスが示す平均距離が得られることになる。
【００６８】
また、上記では１８０度の位相差で２つの第１ゲート電極を駆動した場合に、２つの第１蓄積領域に隣接する２つの第２蓄積領域を用いた例を説明した。これは、９０度毎の位相差で４つの第１ゲート電極を駆動した場合に、４つの第１蓄積領域に隣接する４つの第２蓄積領域を用いたものにも適用することができる。第２蓄積領域の数が３つ以上の場合、例えば４つで駆動信号が正弦波状の場合には、各第２蓄積領域に蓄積される電荷量をＱ１，Ｑ２，Ｑ３，Ｑ４とすると、ｄ＝Φ×ｃ／２×２πｆで与えられる。なお、ｆは駆動正弦波信号ＳＰの繰り返し周波数であり、位相Φ＝−ａｒｃｔａｎ（（Ｑ２−Ｑ４）／（Ｑ１−Ｑ３））で与えられる。
【００６９】
このように、第１、第２蓄積領域の数がそれぞれ３以上の場合には、光感応領域から各第１蓄積領域に流れ込むキャリアの比率は、これらの間に介在するポテンシャル傾斜用の電極への印加電圧の位相に依存し、位相のずれている分だけキャリアの蓄積量が変化する。なお、第１蓄積領域に蓄積されたキャリアの電荷量は、背景光成分に呼応して発生したキャリア成分を含んでいるため、背景光成分に対応するキャリアを除去したキャリアの比率が距離を示すこととなる。
【００７０】
上記距離画像測定装置は、上述の固体撮像装置と、一対の第１ゲート電極ＴＸ１，ＴＸ２（ＴＸ３，ＴＸ４）への印加電位に同期したパルス光を対象物としての物体Ｈに出射する光源３と、一対の第２蓄積領域から出力されたキャリアの電荷量Ｑ１，Ｑ２（Ｑ３，Ｑ４）に応じて物体Ｈまでの距離ｄを演算する演算回路５ａとを備えている。この距離画像測定装置では、キャリアの電荷量は物体Ｈまでの距離ｄに応じているので、演算回路５ａからは物体Ｈの距離画像を出力することが可能となる。
【００７１】
図８は、上述の固体撮像装置の詳細構成を説明するための固体撮像素子１の平面図である。
【００７２】
半導体基板１００上には、距離情報読出回路Ｋ１，Ｋ２，Ｋｎ，Ｋ４が設けられている。各距離情報読出回路Ｋｎは、水平シフトレジスタ１Ｈ２によりスイッチングされる読み出しスイッチ群ＳＷと、画素列毎に設けられた各サンプルホールド回路ＳＨｎを備えている。説明の簡略化のため、半導体基板１００上にはタイミング発生回路ＴＧＣも配置されているが、タイミング発生回路ＴＧＣは半導体基板１００とは別に設けることとしてもよい。
【００７３】
タイミング発生回路ＴＧＣは、入力された駆動信号に応じて各種のタイミング信号を生成する。水平シフトレジスタ１Ｈ２は、フリップフロップを接続してなるカウンタからなり、タイミング発生回路ＴＧＣから入力される制御信号に応じてスイッチ群ＳＷを各画素列毎にＯＮさせる。各画素Ｐ（ｍ，ｎ）からは上述の電荷量Ｑ１，Ｑ２が出力されている。スイッチ群ＳＷを構成する各スイッチは、電荷量Ｑ１の値を読み出すための右側水平ラインＨＬＲと、電荷量Ｑ２の値を読み出すための左側水平ラインＨＬＬとの間に介在しており、水平シフトレジスタ１Ｈ２によって、これらのスイッチをＯＮすることにより、サンプルホールド回路ＳＨｎに保持された電荷量Ｑ１の値が、右側水平ラインＨＬＲ及び出力バッファ１Ｉ１を介して外部に出力され、サンプルホールド回路ＳＨｎに保持された電荷量Ｑ２の値が、左側水平ラインＨＬＬ及び出力バッファ１Ｉ２を介して外部に出力される。
【００７４】
電荷量Ｑ１，Ｑ２の蓄積に先立って、背景光の検出が行われる。タイミング発生回路ＴＧＣは、入力されたトリガー信号に同期して、背景光検出信号ＴＮを生成する。背景光検出信号ＴＮは、背景光除去回路ＰＣＣに入力される。背景光除去回路ＰＣＣは、背景光検出信号ＴＮがＯＮの場合には、背景光の検出を行い、検出によって生じた値を保持し、しかる後、ポテンシャル制御電圧φＩＧ（＝φＩＧＲ、φＩＧＬ）を転送信号ＳＴとして、第２ゲート電極ＩＧ（ＩＧＲ，ＩＧＬ）に出力する。
【００７５】
図９は、上述の各画素Ｐ（ｍ，ｎ）の詳細構造を説明するための図であり、図９（Ａ）は画素Ｐ（ｍ，ｎ）の平面図、図９（Ｂ）は画素Ｐ（ｍ，ｎ）の縦断面図、図９（Ｃ）は縦断面図に対応した無バイアス時の半導体内のポテンシャル図である。
【００７６】
画素Ｐ（ｍ，ｎ）は、第１蓄積領域ＡＲ，ＡＬにそれぞれ隣接したキャリア排出領域ＤＥＸ１，ＤＥＸ２を備えている。すなわち、上述のように、第１蓄積領域ＡＲ，ＡＬには背景光成分に相当するキャリアが残留蓄積されるが、蓄積されたキャリアは、キャリア排出領域ＤＥＸ１，ＤＥＸ２を介して外部に排出される。キャリア排出領域ＤＥＸ１，ＤＥＸ２は、ｎ型の半導体からなる。
【００７７】
右側の第１蓄積領域ＡＲとキャリア排出領域ＤＥＸ１との間の半導体領域上方において、キャリア排出用のゲート電極ＥＸ１が絶縁層１０１上に位置しており、右側のゲート電極ＥＸ１に正電位を与えると、第１蓄積領域ＡＲ内に蓄積されたキャリアが、キャリア排出領域ＤＥＸ１に流れ込み、キャリア排出領域ＤＥＸ１に電気的に接続された配線を介して外部に出力される。
【００７８】
左側の第１蓄積領域ＡＬとキャリア排出領域ＤＥＸ２との間の半導体領域上方において、キャリア排出用のゲート電極ＥＸ２が絶縁層１０１上に位置しており、ゲート電極ＥＸ２に正電位を与えると、左側の第１蓄積領域ＡＬ内に蓄積されたキャリアが、キャリア排出領域ＤＥＸ２に流れ込み、キャリア排出領域ＤＥＸ２に電気的に接続された配線を介して外部に出力される。
【００７９】
図１０は、キャリアの蓄積と排出動作を説明するためのポテンシャル図である。
【００８０】
初期状態においては、ポテンシャルφＦＤＬ、φＡＬ、φＡＲ、φＦＤＲが高く（深く）、各ポテンシャル井戸にはキャリアは蓄積されていない。なお、φＰＧには必要に応じて若干の正電位を印加してもよい（図１０（Ａ））。
【００８１】
駆動パルスの前半の半周期の期間においては、ポテンシャルφＰＧ及び右側のポテンシャルφＴＸ１を深くし、右側の第１蓄積領域のポテンシャルφＡＲの井戸内にキャリアを転送する（図１０（Ｂ））。右側のポテンシャル井戸には電荷量ＱＲが蓄積されている。
【００８２】
駆動パルスの後半の半周期の期間においては、ポテンシャルφＰＧ及び左側のポテンシャルφＴＸ２を深くし、左側の第１蓄積領域のポテンシャルφＡＬの井戸内にキャリアを転送する（図１０（Ｃ））。左側のポテンシャル井戸には電荷量ＱＬが蓄積されている。
【００８３】
図１０（Ｂ）と図１０（Ｃ）からなる微少電荷蓄積工程をＭ回繰り返すと、各ポテンシャル井戸内に、Ｍ倍に積算された電荷量ΣＱＲ、ΣＱＬが蓄積される（図１０（Ｄ））。
【００８４】
しかる後、ポテンシャルφＩＧＲ，φＩＧＬを深くして（障壁高さを小さくして）、背景光成分に相当するキャリアの電荷量ＱＢＧを、それぞれのポテンシャルφＡＲ及びポテンシャルφＡＬの井戸内に残留させ、残りのパルス光成分に対応する電荷を溢れさせて第２蓄積領域のポテンシャルφＦＤＲ，φＦＤＬの井戸内に転送する。第２蓄積領域のポテンシャルφＦＤＲ，φＦＤＬの井戸内は、電荷量Ｑ１，Ｑ２のキャリアが蓄積される（図１０（Ｅ））。
【００８５】
次に、第１蓄積領域のポテンシャルφＡＲ、φＡＬの井戸内に残留した電荷量ＱＢＧのキャリアを、図９に示したゲート電極ＥＸ１，ＥＸ２に正電位を与えることによって、キャリア排出領域ＤＥＸ１，ＤＥＸ２に転送し、外部に排出する（図１０（Ｆ））。なお、排出されるキャリアの合計電荷量は、各画素の輝度に対応しているため、これを各画素毎に読み出せば輝度画像を得ることができる。
【００８６】
なお、仕様に応じて、図１０（Ｂ）及び図１０（Ｃ）のＭ回の繰り返し工程と、図１０（Ｄ）から図１０（Ｆ）の転送工程とからなる積算電荷蓄積工程を、図１０（Ｂ）の工程に戻って、Ｘ回繰り返す。この場合には、微少電荷のＭ×Ｘ倍のキャリアに含まれるパルス光の信号成分を第２蓄積領域内に蓄積することができる。
【００８７】
図１１は、背景光除去回路ＰＣＣの内部構成を示すブロック図である。
【００８８】
背景光除去回路ＰＣＣは、背景光サンプリング用の背景光検出信号ＴＮを受信し、背景光検出信号ＴＮがＯＮである場合には、モニタ用の光検出素子ＰＤにバイアス電圧を印加してアクティブとし、このとき発生した電荷を背景光成分としてサンプルホールド回路ＳＨに転送する。
【００８９】
なお、光検出素子ＰＤにおいて発生した電圧をサンプルホールド回路ＳＨに転送する構成としてもよい。この場合、光検出素子ＰＤとしてのフォトダイオードにリセット電圧をかけてチャージアップした状態で、これに光が入射するとフォトダイオードの両端間電圧が低下する。電圧の低下量が入射光量に線形に比例することとなる。
【００９０】
また、サンプルホールド回路ＳＨの代わりにＡ／Ｄ変換回路を用いてもよい。いずれにしても、ポテンシャル障壁φＢＧに相当する検出値（アナログ値又はデジタル値）βがサンプルホールド回路ＳＨ又はＡ／Ｄ変換回路に保持される。演算回路ＣＣは、検出値βをポテンシャル障壁φＢＧの大きさに変換する。制御電圧印加回路ＶＣは、演算されたポテンシャル障壁φＢＧに相当する電位φＩＧを第２ゲート電極ＩＧ（ＩＧＲ、ＩＧＬ）に入力する。なお、上述のゲート電極は、その両側の半導体領域と共に電界効果トランジスタを構成している。
【００９１】
図１２は、演算回路ＣＣにおける演算について説明するためのグラフである。横軸は上述の絶縁層と半導体基板との間の界面電界密度Ｑｉｎｖを示し、縦軸は受光部における半導体基板の表面電位φｓを示している。なお、グラフ中のφＦはフラットバンド電圧における表面電位を示す。表面電位φｓは、近似的にはφｓ＝ＶＧ−ＶＦＢ−（Ｑｉｎｖ／ＣＯＸ）で与えられる。なお、ＶＧはゲート電圧、ＣＯＸは絶縁層の容量、ＶＦＢはフラットバンド電圧を示す。
【００９２】
光感応領域で発生するキャリアの電荷量（界面電界密度Ｑｉｎｖ）が増加すると、表面電位φｓは線形に低下している。すなわち、発生したキャリアと電位との間には一次関数で近似される関係がある。したがって、発生したキャリアに相当する電位分だけポテンシャル障壁φＢＧを下げれば、背景光を除去できることになる。
【００９３】
もちろん、画素では絶縁層をゲート酸化膜とするＭＯＳ−ＦＥＴを構成しており、光検出素子ＰＤがｐｎ接合からなるフォトダイオードである場合には、双方の構造は異なるが、発生するキャリア量に応じて線形に電圧変化が生じるという性質は同一であるため、双方の出力は一定の相関を有する。
【００９４】
全く背景光がない場合のポテンシャル障壁φＢＧの高さをＶＢ（Ｖ）とする。背景光がない場合、すなわち、背景光成分がβ（Ｖ）（β＝０）に相当する場合には、第２ゲート電極にφＩＧ＝ＶＢ（Ｖ）を印加し、ポテンシャル障壁φＢＧを無くしてキャリアの転送を行う。背景光成分がβ（Ｖ）（β＝１）に相当する場合には、第２ゲート電極にφＩＧ＝（ＶＢ−β）（Ｖ）を印加し、背景光成分に相当するポテンシャル障壁φＢＧを維持して、キャリアの転送を行う。ＶＢ（Ｖ）は例えば５（Ｖ）である。実際には、第２ゲート電極には、φＩＧ＝（ＶＢ−β＋α）（Ｖ）を印加する。αは例えば０．２Ｖに設定する。ここでは、背景光が厳密に測定できない分のマージンをαとしている。演算回路ＣＣは、φＩＧとβとの関係を示すルックアップテーブル又は演算式を保持しており、入力されたβに応じてφＩＧを求める。
【００９５】
図１３は、各画素Ｐ（ｍ，ｎ）内の回路図である。
【００９６】
上述のように、各ゲート電極は電界効果トランジスタのゲート電極を構成している。ここでは、複数の符号を用いることによる図面の複雑化を避けて説明を明瞭化するため、各ゲート電極を有するトランジスタは、（）内に対応するゲート電極の符号を用いて表記することとする。また、キャリアの読み出し時にキャリアが流れ込む方をトランジスタのソースとし、流れ出す方をドレインとする。
【００９７】
画素電極ＰＧを含むトランジスタの一端は、ゲート電極ＴＸ１を含むＮＭＯＳトランジスタのソースに接続されており、ＮＭＯＳトランジスタ（ＴＸ１）のドレインは、第１蓄積領域ＡＲ、及びＮＭＯＳトランジスタ（ＩＧＲ）のソース、キャリア排出用トランジスタ（ＥＸ１）のソースに接続され、キャリア排出用のＮＭＯＳトランジスタ（ＥＸ１）のドレインは電源電位Ｖ＋に接続されている。第１蓄積領域ＡＲは、背景光成分除去用のＮＭＯＳトランジスタ（ＩＧＲ）のソースに接続されており、ＮＭＯＳトランジスタ（ＩＧＲ）のドレインは第２蓄積領域ＦＤＲ及びＮＭＯＳトランジスタＦＥＴ１のゲート電極に接続されている。
【００９８】
ＮＭＯＳトランジスタＦＥＴ１のソースは電源電位Ｖ＋に接続され、ドレインは出力選択用の右側のＮＭＯＳトランジスタＳＥＬに接続されている。また、トランジスタ（ＩＧＲ）のゲート電極ＩＧＲには共通ラインＷＬを介してキャリアの転送信号ＳＴ（＝φＩＧＲ）が入力される。トランジスタＳＥＬのドレインは、右側の垂直読み出しラインＲＲＬに接続されている。垂直読み出しラインＲＲＬには、第２蓄積領域ＦＤＲに蓄積される電荷量Ｑ１に対応する電流が流れ込む。なお、第２蓄積領域ＦＤＲに蓄積された電荷は、トランジスタ（ＩＧＲ）とトランジスタ（ＥＸ１）を共にＯＮすることによってリセットされる。トランジスタ（ＥＸ１）のゲート電極ＥＸ１には、排出信号ＳＥＸが印加される。なお、各電源電位Ｖ＋の大きさは設計に応じて互いに異なる。
【００９９】
画素電極ＰＧを含むトランジスタの他端は、ゲート電極ＴＸ２を含むＮＭＯＳトランジスタのソースに接続されており、ＮＭＯＳトランジスタ（ＴＸ２）のドレインは、第１蓄積領域ＡＬ、及びＮＭＯＳトランジスタ（ＩＧＬ）のソース、キャリア排出用トランジスタ（ＥＸ２）のソースに接続され、キャリア排出用のＮＭＯＳトランジスタ（ＥＸ２）のドレインは電源電位Ｖ＋に接続されている。第１蓄積領域ＡＬは、背景光成分除去用のＮＭＯＳトランジスタ（ＩＧＬ）のソースに接続されており、ＮＭＯＳトランジスタ（ＩＧＬ）のドレインは第２蓄積領域ＦＤＬ及びＰＭＯＳトランジスタＦＥＴ２のゲート電極に接続されている。
【０１００】
ＮＭＯＳトランジスタＦＥＴ２のソースは電源電位Ｖ＋に接続され、ドレインは出力選択用の左側のＮＭＯＳトランジスタＳＥＬに接続されている。また、トランジスタ（ＩＧＲ）のゲート電極ＩＧＲには共通ラインＷＬを介してキャリアの転送信号ＳＴ（＝φＩＧＲ）が入力される。トランジスタＳＥＬのドレインは、左側の垂直読み出しラインＬＲＬに接続されている。垂直読み出しラインＬＲＬには、第２蓄積領域ＦＤＬに蓄積される電荷量Ｑ２に対応する電流が流れ込む。なお、第２蓄積領域ＦＤＬに蓄積された電荷は、トランジスタ（ＩＧＬ）とトランジスタ（ＥＸ２）を共にＯＮすることによってリセットされる。トランジスタ（ＥＸ２）のゲート電極ＥＸ２には、排出信号ＳＥＸが印加される。
【０１０１】
また、電荷の振り分けを行うため、一対の第1ゲート電極ＴＸ１，ＴＸ２には、それぞれパルス信号を含む右側パルス信号ＳＲ，左側パルス信号ＳＬが入力される。
【０１０２】
背景光を検出した後、ゲート電極ＩＧＲ，ＩＧＬに転送信号ＳＴを同時に印加することで、ポテンシャル障壁φＢＧを上述のように低下させ、第２蓄積領域ＦＤＲ，ＦＤＬ内に反射光に対応するキャリアを蓄積させる。キャリアの流入前の時点において、第２蓄積領域ＦＤＲ，ＦＤＬは、フローティングレベルにあり、流れ込んだ負の電荷量Ｑ１，Ｑ２に比例して、トランジスタＦＥＴ１，ＦＥＴ２を流れる電流が決定される。垂直シフトレジスタから選択用のトランジスタＳＥＬをＯＮさせる信号を入力すると、ＦＥＴ１，ＦＥＴ２の入力ゲート電圧に応じて、各電荷量Ｑ１，Ｑ２に対応した電流が垂直読み出しラインＲＲＬ，ＬＲＬに流れることとなる。
【０１０３】
この検出の終了後、或いは、第２蓄積領域ＦＤＲ，ＦＤＬをフローティングレベルにする場合、トランジスタ（ＩＧＲ，ＩＧＬ）とトランジスタ（ＥＸ１，ＥＸ２）をＯＮし、
第２蓄積領域ＦＤＲ，ＦＤＬを電源電位Ｖ＋に接続し、しかる後、トランジスタ（ＩＧＲ，ＩＧＬ）とトランジスタ（ＥＸ１，ＥＸ２）をＯＦＦする。これにより、このフローティング・ディフュージョン領域のリセットを行う。このとき、各トランジスタ（ＩＧＲ，ＩＧＬ）とトランジスタ（ＥＸ１，ＥＸ２）のゲート電極に印加される電圧の大きさは、上記リセットが行われる程度に大きく設定する。
【０１０４】
図１４は、図１３に示した画素Ｐ（ｍ，ｎ）を配列してなる固体撮像素子１の回路図である。
【０１０５】
背景光除去回路ＰＣＣから出力された転送信号ＳＴ（φＩＧ）は、各画素行毎に設けられたスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を介して、各画素行毎の共通ラインＷＬに入力され、画素行毎に第２ゲート電極ＩＧＲ，ＩＧＬを同時にＯＮする。共通ラインＷＬは１つの画素行において共通である。
【０１０６】
なお、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を同時にＯＮした場合には、全ての画素において、第２蓄積領域にキャリアを同時に転送することができる。すなわち、１つの測定周期内において基準となる背景光成分が１つの場合、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は同時にＯＮすればよい。このようにスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を同時にＯＮすることで、又は、スイッチを設けないことで、距離画像の測定周期を短くすることができる。また、後述のように、自己参照型の背景光検出を行う場合には、例えば各画素行毎に検出された背景光成分から画素行毎の転送信号ＳＴを順次生成し、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を順番にＯＮすることで、生成された転送信号ＳＴを対応する画素行毎に入力すればよい。
【０１０７】
図１５は、図８に示したサンプルホールド回路ＳＨｎの回路図である。
【０１０８】
各画素列からは、順次、電荷量Ｑ１，Ｑ２に比例する電流が垂直読み出しラインＲＲＬ，ＬＲＬを介して流れ、図示しない負荷を介してグランドに流れ、垂直読み出しラインＲＲＬ，ＬＲＬの電位が電荷量Ｑ１，Ｑ２に比例することとなる。この電圧は、スイッチＳＷＲ１，ＳＷＬ１を同一の期間だけ同時にＯＮすることにより、キャパシタＣＲ，ＣＬに印加され、電圧に依存した電荷がそれぞれ蓄積される。すなわち、キャパシタＣＲ，ＣＬには電荷量Ｑ１、Ｑ２に比例した値の電荷が蓄積され、その両端には蓄積電荷量に比例した電圧が発生している。水平シフトレジスタを駆動して、キャパシタＣＲ，ＣＬの後段のスイッチＳＷＲ２，ＳＷＬ２をＯＮすると、キャパシタＣＲ，ＣＬに蓄積された電荷量に比例した電圧が、各水平ラインＨＬＲ，ＨＬＬから読み出されることとなる。
【０１０９】
図１６は、固体撮像装置のタイミングチャートである。
【０１１０】
まず、時刻ｔ１〜ｔ２の間は、駆動パルス信号ＳＰは光源には印加されず、光源は非発光状態である。時刻ｔ１〜ｔ２の間、背景光検出信号ＴＮをＯＮし、背景光の検出を行う。背景光の検出期間は、ＴＭ／２とする。これは、反射パルス検出における上述のＭ回の微少電荷蓄積を行う期間をＴＭとすると、その２分の１に相当する。光検出素子ＰＤと各画素Ｐ（ｍ，ｎ）で発生する時間当りのキャリア量が略等しいとすると、背景光検出期間ＴＭ／２において光検出素子ＰＤで発生したキャリアの電荷量（電圧β）が、反射パルス検出期間ＴＭにおいて含まれる背景光成分のキャリアの電荷量に略一致する。
【０１１１】
背景光の検出の間、右側パルス信号ＳＲ、左側パルス信号ＳＬは、ハイレベルのままである。これにより、第１蓄積領域内にキャリアが流れることになるが、キャリア排出用の信号ＳＥＸがハイレベル（トランジスタＯＮ）とされており、このキャリアは外部に排出されている。したがって、第１蓄積領域におけるポテンシャルφＡ（φＡＲ，φＡＬ）は一定のままであり、第２蓄積領域のポテンシャルφＦＤ（φＦＤＲ，φＦＤＬ）も一定である。このタイミングチャートでは、ポテンシャルは左右の一方のものを代表して示している。
【０１１２】
時刻ｔ３〜ｔ４の期間において、上述のＭ回の検出が行われる。この時、キャリア排出用の信号ＳＥＸはローレベル（トランジスタＯＦＦ）とされており、ポテンシャルφＡが時間の経過と共に低下していく。このポテンシャルφＡの低下量φ１は、反射パルス光と背景光の受光量に比例する。本例では、第１蓄積領域にキャリアを蓄積した後、背景光の光量に応じてポテンシャル障壁φＩＧを下げる。すなわち、時刻ｔ５〜ｔ６の期間、転送信号ＳＴをハイレベル（ポテンシャルφＩＧ）とし、第２蓄積領域へのキャリアの転送を行う。これにより、第１蓄積領域から第２蓄積領域に電子が流れ込み、電子の流れ出したポテンシャルφＡは高くなり、電子が流入したポテンシャルφＦＤは低くなる。
【０１１３】
時刻ｔ６において、キャリアが無い状態における第１蓄積領域のポテンシャルと、キャリアが残留したポテンシャルの差φ２が、背景光成分に対応するポテンシャル障壁φＧに一致する。また、キャリアが満たされた状態における第１蓄積領域の時刻ｔ５におけるポテンシャルと、時刻ｔ６においてキャリアが流出したときの第１蓄積領域のポテンシャルの差φ３が、第２蓄積領域に流れ込んだキャリアの電荷量、すなわち、反射パルス光（変調信号）の遅延量に一致する。
【０１１４】
以上の検出サイクル期間をＴＦ’とする。しかる後、時刻ｔ７〜ｔ８の期間、キャリア排出用の信号ＳＥＸをハイレベル（トランジスタＯＮ）とし、第１蓄積領域に残留したキャリアを排出しながら、次の検出サイクル期間に移行する。
【０１１５】
本例では、Ｘ回の検出サイクル期間ＴＦ’を実行した後、時刻ｔ１８において選択スイッチとしてのトランジスタＳＥＬ（図１３参照）をＯＮすることで、ポテンシャルφＦＤの検出を行い、時刻ｔ１９〜ｔ２０において上述のように残留した背景光成分の排出を行い、時刻ｔ２１〜ｔ２２において、ＳＴとＳＥＸを同時にハイレベル（トランジスタ（ＩＧＲ，ＩＧＬ，ＥＸ１，ＥＸ２）をＯＮする）とすることで、リセットを行い、１画素内の距離情報の測定が終了する。なお、検出サイクル期間ＴＦ’毎に、第２蓄積領域には電子が積算して蓄積され、そのポテンシャルφＦＤは順次低下していく。
【０１１６】
なお、上述の背景光除去回路ＰＣＣにおける光検出素子ＰＤは、撮像領域１ＩＰ内に配置することも可能である。以下では、光検出素子ＰＤを撮像領域１ＩＰ内に配置した例について説明する。また、以下の配置例は他の実施形態にも適用可能である。
【０１１７】
図１７は、上述の各画素Ｐと光検出素子ＰＤの配置例を示す撮像領域１ＩＰの平面図である。
【０１１８】
四角形の撮像領域１ＩＰ内には、複数の画素Ｐと光検出素子ＰＤが配置されている。画素Ｐは撮像領域１ＩＰの一辺に対して斜めに交差する方向に沿って配列しており、画素Ｐの間に光検出素子ＰＤが配置されている。同図では、１つの光検出素子ＰＤの周囲には４つの画素Ｐが配置されており、１つの画素Ｐの周囲には４つの光検出素子ＰＤが配置されている。複数の光検出素子ＰＤの出力は、撮像領域１ＩＰ内において全て合計して、又は、所定の領域内の出力を合計して、背景光除去回路ＰＣＣのサンプルホールド回路ＳＨ又はＡ／Ｄ変換回路に入力される。所定の領域は１つの光検出素子列を包含する領域を含む。
【０１１９】
図１８は、上述の各画素Ｐと光検出素子ＰＤの配置例を示す撮像領域１ＩＰの平面図である。
【０１２０】
四角形の撮像領域１ＩＰ内には、複数の画素Ｐと光検出素子ＰＤが配置されている。画素Ｐは撮像領域１ＩＰの一辺に対して平行に配列しており、隣接する複数の画素Ｐ内の一部領域を共有して光検出素子ＰＤが配置されている。本例では、互いに隣接する４つの画素Ｐの中央に光検出素子ＰＤが配置されている。複数の光検出素子ＰＤの出力は、撮像領域１ＩＰ内において全て合計して、又は、所定の領域内の出力を合計して、背景光除去回路ＰＣＣのサンプルホールド回路ＳＨ又はＡ／Ｄ変換回路に入力される。
【０１２１】
図１９は、上述の各画素Ｐと光検出素子ＰＤの配置例を示す撮像領域１ＩＰの平面図である。
【０１２２】
四角形の撮像領域１ＩＰ内には、複数の画素Ｐと光検出素子ＰＤが配置されている。画素Ｐは撮像領域１ＩＰの一辺に対して平行に配列しており、各画素Ｐ内の一部領域内にそれぞれ光検出素子ＰＤが配置されている。複数の光検出素子ＰＤの出力は、撮像領域１ＩＰ内において全て合計して、又は、所定の領域内の出力を合計して、或いは、個々の画素毎の出力として、背景光除去回路ＰＣＣのサンプルホールド回路ＳＨ又はＡ／Ｄ変換回路に入力される。
【０１２３】
図２０は、画素Ｐ（ｍ，ｎ）及びアンプの回路図である。
【０１２４】
垂直読み出しラインＲＲＬ，ＬＲＬは、それぞれチャージアンプＣＡＲ，ＣＡＬの反転入力端子に接続されている。
【０１２５】
チャージアンプＣＡＲは、オペアンプＱＰ１の反転入力端子と出力端子との間に接続されたキャパシタＣ１及びスイッチとしてのトランジスタＳ１を備えており、非反転入力端子は基準電位Ｖｒｅｆに接続されている。
【０１２６】
チャージアンプＣＡＬは、オペアンプＱＰ２の反転入力端子と出力端子との間に接続されたキャパシタＣ２及びスイッチとしてのトランジスタＳ２を備えており、非反転入力端子は基準電位Ｖｒｅｆに接続されている。
【０１２７】
トランジスタＳ１，Ｓ２をＯＮすると、キャパシタＣ１，Ｃ２は短絡される。トランジスタＳ１，Ｓ２をＯＦＦすると、キャパシタＣ１，Ｃ２に電荷が蓄積され、蓄積電荷に応じた電圧が出力される。
【０１２８】
このようにアンプを用いることで出力利得を大きくすることができる。
【０１２９】
図２１は、画素Ｐ（ｍ，ｎ）及びアンプの回路図である。
【０１３０】
このアンプは、図２０に示したチャージアンプＣＡＲ，ＣＡＬのキャパシタＣ１、Ｃ２を容量可変キャパシタＣ１’，Ｃ２’に置換し、容量可変キャパシタＣ１’，Ｃ２’の容量を、ヒステリシスコンパレータＨＳ１，ＨＳ２の出力で制御することとしたものである。コンパレータＨＳ１，ＨＳ２は、一方の入力端子が垂直読み出しラインＲＲＬ，ＬＲＬに接続されており、他方の入力端子には基準電位Ｖｒｅｆ２が入力されている。垂直読み出しラインＲＲＬ，ＬＲＬの電位が基準電位Ｖｒｅｆ２を超える場合には、キャパシタＣ１、Ｃ２の容量を大きくすることで検出範囲を大きくし、基準電位Ｖｒｅｆ２以下の場合には、キャパシタＣ１、Ｃ２の容量を小さくすることで検出感度を増加させることができる。このように利得可変とすることで、微弱光の検出にも対応することができる。なお、アンプの構成としては、ソースフォロア及びチャージアンプのいずれも適用可能である。
【０１３１】
次に、画素内の電極配列を変形した例について説明する。
【０１３２】
図２２は、電極配列を変形した画素を有する固体撮像素子１の平面図である。
【０１３３】
半導体基板１００上には、複数の画素Ｐ（ｍ，ｎ）からなる撮像領域１ＩＰと、距離情報読出回路Ｋ１，Ｋ２，Ｋｎ，Ｋ４等が設けられており、この固体撮像素子１は、画素Ｐ（ｍ，ｎ）内の構造とタイミング発生回路ＴＧＣから画素内電極に出力されるタイミング信号を除いて、図８に示した固体撮像素子１と同一である。
【０１３４】
タイミング発生回路ＴＧＣは、入力された駆動信号に応じて各種のタイミング信号を生成する。タイミング発生回路ＴＧＣで発生するタイミング信号は、垂直シフトレジスタ１Ｖによって、各画素毎の選択スイッチＳＥＬ（図２６参照）をＯＮすることで、画素内のフローティング・ディフュージョン領域（第３蓄積領域ＦＤＲ，ＦＤＬ（図２６参照））内に蓄積されたキャリアの電荷量の値を各画素行毎に読み出しながら、左右のトランジスタ（ＴＸ１，ＴＸ２（図２６参照））を交互にＯＮし、第１蓄積領域（ＡＲ，ＡＬ（図２６参照））内にキャリアを蓄積させる。
【０１３５】
水平シフトレジスタ１Ｈ２は、タイミング発生回路ＴＧＣから入力される制御信号に応じてスイッチ群ＳＷを各画素列毎にＯＮさせる。水平シフトレジスタ１Ｈ２によって、スイッチ群ＳＷを構成する各スイッチをＯＮすることにより、サンプルホールド回路ＳＨｎに保持された電荷量Ｑ１の値が、右側水平ラインＨＬＲ及び出力バッファ１Ｉ１を介して外部に出力され、サンプルホールド回路ＳＨｎに保持された電荷量Ｑ２の値が、左側水平ラインＨＬＬ及び出力バッファ１Ｉ２を介して外部に出力される。
【０１３６】
電荷量Ｑ１，Ｑ２の蓄積に先立って、背景光の検出が行われる。タイミング発生回路ＴＧＣは、入力されたトリガー信号に同期して、背景光検出信号ＴＮを生成する。背景光検出信号ＴＮは、背景光除去回路ＰＣＣに入力される。背景光除去回路ＰＣＣは、背景光検出信号ＴＮがＯＮの場合には、背景光の検出を行い、検出によって生じた値を保持し、しかる後、ポテンシャル制御電圧φＩＧ（＝φＩＧＲ、φＩＧＬ）を転送信号ＳＴとして、第２ゲート電極ＩＧ（ＩＧＲ，ＩＧＬ）に出力する。
【０１３７】
図２３は、図２２に示した画素Ｐ（ｍ，ｎ）の平面図（図２３（Ａ））、画素Ｐ（ｍ，ｎ）の縦断面図（図２３（Ｂ））、縦断面図における無バイアス時の半導体内のポテンシャル図（図２３（Ｃ））である。
【０１３８】
なお、図６においては、フローティング・ディフュージョン領域は第２蓄積領域と呼称したが、本例では第３蓄積領域と呼称することとする。
【０１３９】
画素Ｐ（ｍ，ｎ）は、ｐ型の半導体基板１００と、半導体基板１００上に形成された絶縁層１０１とを備えている。絶縁層１０１上には、遮光膜ＳＭが設けられている。遮光膜ＳＭは画素毎に光入射用の開口ＯＰを備えている。開口ＯＰの直下の絶縁層１０１上には、画素電極ＰＧが配置されている。半導体基板１００の画素電極ＰＧの直下の半導体基板１００内の表面領域を光感応領域ＳＡとする。画素電極ＰＧの両側には、絶縁層１０１上に一対の第１ゲート電極ＴＸ１，ＴＸ２が配置されている。第１ゲート電極ＴＸ１，ＴＸ２の外側には、半導体基板１００内に設けられた一対の第１蓄積領域ＡＲ，ＡＬが位置している。更に、第１蓄積領域ＡＲ，ＡＬの外側には、半導体基板１００内に設けられた一対の電荷退避領域（第２蓄積領域）ＢＲ、ＢＬが位置している。第１蓄積領域ＡＲ，ＡＬと、電荷退避領域ＢＲ、ＢＬの間の領域の上方には、絶縁層１０１上にそれぞれ第２ゲート電極ＩＧＲ，ＩＧＬが位置している。
【０１４０】
半導体基板１００内には、電荷退避領域ＢＲ，ＢＬの外側に、一対の第３蓄積領域ＦＤＲ，ＦＤＬが設けられている。第１蓄積領域ＡＲ，ＡＬ、電荷退避領域ＢＲ，ＢＬ及び第２蓄積領域ＦＤＲ、ＦＤＬは、それぞれｎ型の半導体領域からなる。
【０１４１】
電荷退避領域ＢＲ，ＢＬと第３蓄積領域ＦＤＲ，ＦＤＬとの間に半導体領域の上方には、絶縁層１０１上に一対の第３ゲート電極ＴＧＲ，ＴＧＬが配置されている。第３ゲート電極ＴＧＲ，ＴＧＬは、電荷退避領域ＢＲ，ＢＬと第３蓄積領域ＦＤＲ，ＦＤＬとの間にそれぞれ介在する第２ポテンシャル障壁φＧの高さを制御するよう半導体基板１００上に設けられている。第２ポテンシャル障壁φＧは、電荷退避領域ＢＲ，ＢＬのポテンシャルφＢＲ，φＢＬと、第３ゲート電極ＴＧＲ、ＴＧＬの直下の半導体のポテンシャルφＴＧＲ，φＴＧＬの差で与えられる。
【０１４２】
第１蓄積領域ＡＲ，ＡＬ、第２蓄積領域としての電荷退避領域ＢＲ，ＢＬへのキャリア蓄積の方法は、上述の通りであり、これらの間のポテンシャルφＩＧＲ，φＩＧＬを背景光強度に応じて調整することで、第２蓄積領域としての電荷退避領域ＢＲ，ＢＬ内に、プローブ光の反射光に起因するキャリア（電荷量Ｑ１，Ｑ２）を蓄積することができる。
【０１４３】
キャリアに対する第２ポテンシャル障壁φＧの高さを低下させることで、電荷退避領域ＢＲ，ＢＬに蓄積されたキャリアを第３蓄積領域ＦＤＲ，ＦＤＬに転送した後、第２ポテンシャル障壁φＧの高さを増加させ、第３蓄積領域ＦＤＲ，ＦＤＬにキャリアを保持した状態で、一対の第１蓄積領域ＡＲ，ＡＬに交互にキャリアが蓄積されるよう、第１ゲート電極ＴＸ１，ＴＸ２、第２ゲート電極ＩＧＲ，ＩＧＬ及び第３ゲート電極ＴＧＲ，ＴＧＬへの印加電位を制御する。ポテンシャルを高く（深く）するためには、各ゲート電極に与える電位を高くすればよい。
【０１４４】
また、図２３の平面図においては、第３蓄積領域ＦＤＲ，ＦＤＬ及びその外側の領域のキャリア転送方向に垂直な方向の幅は、第１蓄積領域ＡＲ，ＡＬ及び第２蓄積領域ＢＲ，ＢＬのキャリア転送方向に垂直な幅よりも狭くされており、第３蓄積領域ＦＤＲ，ＦＤＬにおける微少なキャリアの密度を向上させることができ、その容量を小さくすることで、変換ゲインを高めることができる。
【０１４５】
画素Ｐ（ｍ，ｎ）は、第１蓄積領域ＡＲ，ＡＬにそれぞれ隣接したキャリア排出領域ＤＥＸ１，ＤＥＸ２を備えている。すなわち、第１蓄積領域ＡＲ，ＡＬには背景光成分に相当するキャリアが残留蓄積されるが、蓄積されたキャリアは、キャリア排出領域ＤＥＸ１，ＤＥＸ２を介して外部に排出される。キャリア排出領域ＤＥＸ１，ＤＥＸ２は、ｎ型の半導体からなる。
【０１４６】
右側の第１蓄積領域ＡＲとキャリア排出領域ＤＥＸ１との間の半導体領域上方において、キャリア排出用のゲート電極ＥＸ１が絶縁層１０１上に位置しており、右側のゲート電極ＥＸ１に正電位を与えると、第１蓄積領域ＡＲ内に蓄積されたキャリアが、キャリア排出領域ＤＥＸ１に流れ込み、キャリア排出領域ＤＥＸ１に電気的に接続された配線を介して外部に出力される。
【０１４７】
左側の第１蓄積領域ＡＬとキャリア排出領域ＤＥＸ２との間の半導体領域上方において、キャリア排出用のゲート電極ＥＸ２が絶縁層１０１上に位置しており、ゲート電極ＥＸ２に正電位を与えると、左側の第１蓄積領域ＡＬ内に蓄積されたキャリアが、キャリア排出領域ＤＥＸ２に流れ込み、キャリア排出領域ＤＥＸ２に電気的に接続された配線を介して外部に出力される。
【０１４８】
第３蓄積領域ＦＤＲ，ＦＤＬの外側には、一対のｎ型半導体領域からなるリセットドレイン領域ＲＤＲ、ＲＤＬが設けられており、第３蓄積領域ＦＤＲ，ＦＤＬとリセットドレイン領域ＲＤＲ、ＲＤＬとの間の半導体領域の上方には、絶縁層１０１上にリセット用のゲート電極ＴＲＲ，ＴＲＬが設けられている。ゲート電極ＴＲＲ，ＴＲＬ直下の半導体領域のポテンシャルφＴＲＲ，φＴＲＬは、ゲート電極ＴＲＲ，ＴＲＬに正電位を印加することによって深くなり、第３蓄積領域ＦＤＲ，ＦＤＬとリセットドレイン領域ＲＤＲ，ＲＤＬが接続される。リセットドレイン領域ＲＤＲ、ＲＤＬは電源電位に接続されるものであるが、無バイアス時にはポテンシャルφＲＤＲ，φＲＤＬを有する。
【０１４９】
図２４は、キャリアの蓄積と排出動作を説明するためのポテンシャル図である。
【０１５０】
初期状態においては、ポテンシャルφＦＤＬ、φＢＬ、φＡＬ、φＡＲ、φＢＲ、φＦＤＲが高く（深く）、各ポテンシャル井戸にはキャリアは蓄積されていない。なお、φＰＧには必要に応じて若干の正電位を印加してもよい（図２４（Ａ））。
【０１５１】
駆動パルスの前半の半周期の期間においては、ポテンシャルφＰＧ及び右側のポテンシャルφＴＸ１を深くし、右側の第１蓄積領域のポテンシャルφＡＲの井戸内にキャリアを転送する（図２４（Ｂ））。右側のポテンシャル井戸には電荷量ＱＲが蓄積されている。
【０１５２】
駆動パルスの後半の半周期の期間においては、ポテンシャルφＰＧ及び左側のポテンシャルφＴＸ２を深くし、左側の第１蓄積領域のポテンシャルφＡＬの井戸内にキャリアを転送する（図２４（Ｃ））。左側のポテンシャル井戸には電荷量ＱＬが蓄積されている。
【０１５３】
図２４（Ｂ）と図２４（Ｃ）からなる微少電荷蓄積工程をＭ回繰り返すと、各ポテンシャル井戸内に、Ｍ倍に積算された電荷量ΣＱＲ、ΣＱＬが蓄積される（図２４（Ｄ））。
【０１５４】
しかる後、ポテンシャルφＩＧＲ，ＩＧＬを深くして（障壁高さを小さくして）、背景光成分に相当するキャリアの電荷量ＱＢＧを、それぞれのポテンシャルφＡＲ及びポテンシャルφＡＬの井戸内に残留させ、残りのパルス光成分に対応する電荷を溢れさせて電荷退避領域のポテンシャルφＢＲ，φＢＬの井戸内に転送する。電荷退避領域のポテンシャルφＢＲ，φＢＬの井戸内は、電荷量Ｑ１，Ｑ２のキャリアが蓄積される（図２４（Ｅ））。
【０１５５】
次に、第１蓄積領域のポテンシャルφＡＲ、φＡＬの井戸内に残留した電荷量ＱＢＧのキャリアを、図２３に示したゲート電極ＥＸ１，ＥＸ２に正電位を与えることによって、キャリア排出領域ＤＥＸ１，ＤＥＸ２に転送し、外部に排出する（図２４（Ｆ））。なお、排出されるキャリアの合計電荷量は、各画素の輝度に対応しているため、これを各画素毎に読み出せば輝度画像を得ることができる。
【０１５６】
なお、仕様に応じて、図２４（Ｂ）及び図２４（Ｃ）のＭ回の繰り返し工程と、図２４（Ｄ）から図２４（Ｆ）の転送工程とからなる積算電荷蓄積工程を、図２４（Ｂ）の工程に戻って、Ｘ回繰り返す。この場合には、微少電荷のＭ×Ｘ倍のキャリアに含まれるパルス光の信号成分を電荷退避領域のポテンシャルφＢＲ，φＢＬの井戸内に蓄積することができる。
【０１５７】
次に、ポテンシャルφＴＧＲ，φＴＧＬを深くして、キャリアに対するポテンシャル障壁φＧを小さくし、電荷退避領域のポテンシャルφＢＲ，φＢＬの井戸内に蓄積されたキャリアを、第３蓄積領域のポテンシャルφＦＤＲ，φＦＤＬの井戸に転送する（図２４（Ｇ））。このとき、キャリア拡散のみをキャリア転送力としてもよいが、ここでは第３蓄積領域のポテンシャルφＦＤＲ，φＦＤＬを電源電位等に接続しておき、予めポテンシャルを深くしておく。ここまでを１回目のキャリア蓄積工程とする。
【０１５８】
次に、２回目のキャリア蓄積工程を行う。なお、２回目のキャリア蓄積工程の実行期間内において、第３蓄積領域のポテンシャルφＦＤＲ，φＦＤＬの井戸に蓄積されたキャリアを順次読み出していく。
【０１５９】
２回目のキャリア蓄積工程では、上記と同様に、キャリアの転送後、ポテンシャルφＦＤＲ，φＦＤＬの井戸にキャリアを保持した状態で、図２４（Ｂ）と同様に、駆動パルスの前半の半周期の期間において、ポテンシャルφＰＧ及び右側のポテンシャルφＴＸ１を深くし、右側の第１蓄積領域のポテンシャルφＡＲの井戸内にキャリアを転送する（図２４（Ｈ））。左右の第２ポテンシャル障壁φＧの高さは元の位置まで増加させておく。右側のポテンシャル井戸には再び電荷量ＱＲが蓄積されている。
【０１６０】
ポテンシャルφＦＤＲ，φＦＤＬの井戸にキャリアを保持した状態で、駆動パルスの後半の半周期の期間において、ポテンシャルφＰＧ及び左側のポテンシャルφＴＸ２を深くし、左側の第１蓄積領域のポテンシャルφＡＬの井戸内にキャリアを転送する（図２４（Ｉ））。左側のポテンシャル井戸には電荷量ＱＬが蓄積されている。
【０１６１】
図２４（Ｈ）と図２４（Ｉ）からなる微少電荷蓄積工程をＭ回繰り返すと、各ポテンシャル井戸内に、Ｍ倍に積算された電荷量ΣＱＲ、ΣＱＬが蓄積される（なお、２回目のキャリア蓄積工程の実行期間内において、第３蓄積領域のポテンシャルφＦＤＲ，φＦＤＬの井戸に蓄積されたキャリアを順次読み出していくので、第３蓄積領域のキャリアは読み出されたものとして、以後は説明することとする。図２４（Ｄ）参照）。
【０１６２】
しかる後、ポテンシャルφＩＧＲ，ＩＧＬを深くして（障壁高さを小さくして）、背景光成分に相当するキャリアの電荷量ＱＢＧを、それぞれのポテンシャルφＡＲ及びポテンシャルφＡＬの井戸内に残留させ、残りのパルス光成分に対応する電荷を溢れさせて電荷退避領域のポテンシャルφＢＲ，φＢＬの井戸内に転送する。電荷退避領域のポテンシャルφＢＲ，φＢＬの井戸内は、電荷量Ｑ１，Ｑ２のキャリアが蓄積される（図２４（Ｅ）参照）。
【０１６３】
次に、第１蓄積領域のポテンシャルφＡＲ、φＡＬの井戸内に残留した電荷量ＱＢＧのキャリアを、図２３に示したゲート電極ＥＸ１，ＥＸ２に正電位を与えることによって、キャリア排出領域ＤＥＸ１，ＤＥＸ２に転送し、外部に排出する（図２４（Ｆ）参照）。
【０１６４】
なお、仕様に応じて、図２４（Ｈ）及び図２４（Ｉ）のＭ回の繰り返し工程と、図２４（Ｄ）から図２４（Ｆ）の転送工程とからなる積算電荷蓄積工程を、図２４（Ｈ）の工程に戻って、Ｘ回繰り返す。この場合には、微少電荷のＭ×Ｘ倍のキャリアに含まれるパルス光の信号成分を電荷退避領域のポテンシャルφＢＲ，φＢＬの井戸内に蓄積することができる。以後、同様に図２４（Ｇ）の工程を実行する。
【０１６５】
なお、上述の図１０に示した例では、第２蓄積領域内に前回の測定時のキャリアが蓄積している場合には、今回の測定において第１ゲート電極を駆動すると、キャリアが混合してしまう。しかしながら、本例では、第２ポテンシャル障壁φＧの高さを低下させて、第３蓄積領域ＦＤＲ，ＦＤＬにキャリアを転送した後（図２４（Ｇ））、第２ポテンシャル障壁φＧの高さを増加させて（図２４（Ｈ）、図２４（Ｉ））、その後の図２４（Ｈ）、（Ｉ）、（Ｄ）、（Ｅ）、（Ｆ）の工程が行われる際に、電荷退避領域φＢＲ，φＢＬから第３蓄積領域ＦＤＲ，ＦＤＬへのキャリアの流入を阻止されている。図２４（Ｈ）、図２４（Ｉ）に示すように、第１ゲート電極を駆動して、光感応領域から電荷退避領域φＢＲ，φＢＬに今回の測定時に発生したキャリアを流入させながら、或いは、図２４（Ｅ）の工程のようにキャリアを転送させながら、第３蓄積領域ＦＤＲ，ＦＤＬに蓄積されたキャリアを読み出すことが可能となる。これにより、測定時間を短縮することができる。
【０１６６】
図２５は、キャリア蓄積と読み出しの関係を示すタイムチャート図である。
【０１６７】
時刻ｔ１〜ｔ２までの期間、第１行目の画素行において、１回目のキャリア蓄積工程（ＡＣ１（１ｔ）が行われる。同様に、時刻ｔ１〜ｔ２までの期間、第２行目、第３行目、第４行目の画素行において、１回目のキャリア蓄積工程（ＡＣ２（１ｔ），ＡＣ３（１ｔ），ＡＣ４（１ｔ））が行われる。
【０１６８】
１回目のキャリア蓄積工程の終了後、時刻ｔ２〜ｔ６までの期間、各画素行において、２回目のキャリア蓄積工程（ＡＣ１（２ｔ），ＡＣ２（２ｔ），ＡＣ３（２ｔ），ＡＣ４（２ｔ））が行われる。
【０１６９】
ここで、時刻ｔ２〜ｔ３の期間においては、第１行目の画素行において、第３蓄積領域ＦＤＲ，ＦＤＬに蓄積されたキャリアの読み出し工程（ＲＤ１）が行われる。時刻ｔ３〜ｔ４の期間においては、第２行目の画素行において、第３蓄積領域ＦＤＲ，ＦＤＬに蓄積されたキャリアの読み出し工程（ＲＤ２）が行われる。時刻ｔ５〜ｔ６の期間においては、第３行目の画素行において、第３蓄積領域ＦＤＲ，ＦＤＬに蓄積されたキャリアの読み出し工程（ＲＤ３）が行われる。時刻ｔ５〜ｔ６の期間においては、第４行目の画素行において、第３蓄積領域ＦＤＲ，ＦＤＬに蓄積されたキャリアの読み出し工程（ＲＤ４）が行われる。
【０１７０】
以上のように、本例では、キャリア蓄積工程を実行しながら、キャリア読み出し工程を実行することができるため、測定時間を短縮することができる。
【０１７１】
図２６は、図２３に示した画素Ｐ（ｍ，ｎ）の回路図である。
【０１７２】
各ゲート電極を有するトランジスタは、（）内に対応するゲート電極の符号を用いて表記することとする。また、キャリアの読み出し時にキャリアが流れ込む方をトランジスタのソースとし、流れ出す方をドレインとする。
【０１７３】
図２６に示した回路と、図１３に示した回路の相違点は、電荷退避領域ＢＲ、ＢＬ、第３ゲート電極ＴＧＲ，ＴＧＬ、リセット用のトランジスタ（ＴＲＲ，ＴＲＬ）が付加された点であり、他の構成は同一である。以下、詳説する。
【０１７４】
画素電極ＰＧを含むトランジスタの一端は、ゲート電極ＴＸ１を含むＮＭＯＳトランジスタのソースに接続されており、ＮＭＯＳトランジスタ（ＴＸ１）のドレインは、第１蓄積領域ＡＲ、及びＮＭＯＳトランジスタ（ＩＧＲ）のソース、キャリア排出用トランジスタ（ＥＸ１）のソースに接続され、キャリア排出用のＮＭＯＳトランジスタ（ＥＸ１）のドレインは電源電位Ｖ＋に接続されている。第１蓄積領域ＡＲは、背景光成分除去用のＮＭＯＳトランジスタ（ＩＧＲ）のソースに接続されており、ＮＭＯＳトランジスタ（ＩＧＲ）のドレインは電荷退避領域ＢＲに接続されている。
【０１７５】
電荷退避領域ＢＲは、ＮＭＯＳトランジスタ（ＴＧＲ）のソースに接続されている。トランジスタ（ＴＧＲ）のドレインは、第３蓄積領域ＦＤＲ、リセット用のＮＭＯＳトランジスタ（ＴＲＲ）のソース、及びＰＭＯＳトランジスタＦＥＴ１のゲート電極に接続されている。トランジスタ（ＴＲＲ）のドレイン領域ＲＤＲは電源電位Ｖ＋に接続されている。また、ＰＭＯＳトランジスタＦＥＴ１のソースは電源電位Ｖ＋に接続され、ドレインは出力選択用の右側のＰＭＯＳトランジスタＳＥＬに接続されている。また、トランジスタ（ＩＧＲ）のゲート電極ＩＧＲには共通ラインＷＬを介してキャリアの転送信号ＳＴ（＝φＩＧＲ）が入力される。トランジスタＳＥＬのドレインは、右側の垂直読み出しラインＲＲＬに接続されている。垂直読み出しラインＲＲＬには、第３蓄積領域ＦＤＲに蓄積される電荷量Ｑ１に対応する電流が流れ込む。なお、第３蓄積領域ＦＤＲは、トランジスタ（ＴＲＲ）をＯＮすることによって電源電位Ｖ＋に接続され、蓄積された電荷はリセットされる。なお、トランジスタ（ＴＲＲ）のゲート電極ＴＲＲには、リセット信号ＳＴＲが印加される。また、電荷排出用のトランジスタ（ＥＸ１）のゲート電極ＥＸ１には、排出信号ＳＥＸが印加される。なお、各電源電位Ｖ＋の大きさは設計に応じて互いに異なる。
【０１７６】
画素電極ＰＧを含むトランジスタの他端は、ゲート電極ＴＸ２を含むＮＭＯＳトランジスタのソースに接続されており、ＮＭＯＳトランジスタ（ＴＸ２）のドレインは、第１蓄積領域ＡＬ、及びＮＭＯＳトランジスタ（ＩＧＬ）のソース、キャリア排出用トランジスタ（ＥＸ２）のソースに接続され、キャリア排出用のＮＭＯＳトランジスタ（ＥＸ２）のドレインは電源電位Ｖ＋に接続されている。第１蓄積領域ＡＬは、背景光成分除去用のＮＭＯＳトランジスタ（ＩＧＬ）のソースに接続されており、ＮＭＯＳトランジスタ（ＩＧＬ）のドレインは電荷退避領域ＢＬに接続されている。
【０１７７】
電荷退避領域ＢＬは、ＮＭＯＳトランジスタ（ＴＧＬ）のソースに接続されている。トランジスタ（ＴＧＬ）のドレインは、第３蓄積領域ＦＤＬ、リセット用のＮＭＯＳトランジスタ（ＴＲＬ）のソース、及びＰＭＯＳトランジスタＦＥＴ２のゲート電極に接続されている。トランジスタ（ＴＲＬ）のドレイン領域ＲＤＬは電源電位Ｖ＋に接続されている。また、ＰＭＯＳトランジスタＦＥＴ２のソースは電源電位Ｖ＋に接続され、ドレインは出力選択用の左側のＰＭＯＳトランジスタＳＥＬに接続されている。また、トランジスタ（ＩＧＬ）のゲート電極ＩＧＬには共通ラインＷＬを介してキャリアの転送信号ＳＴ（＝φＩＧＬ）が入力される。左側のトランジスタＳＥＬのドレインは、左側の垂直読み出しラインＬＲＬに接続されている。垂直読み出しラインＬＲＬには、第３蓄積領域ＦＤＬに蓄積される電荷量Ｑ２に対応する電流が流れ込む。なお、第３蓄積領域ＦＤＬは、トランジスタ（ＴＲＬ）をＯＮすることによって電源電位Ｖ＋に接続され、蓄積された電荷はリセットされる。なお、トランジスタ（ＴＲＬ）のゲート電極ＴＲＬには、リセット信号ＳＴＲが印加される。また、電荷排出用のトランジスタ（ＥＸ２）のゲート電極ＥＸ２には、排出信号ＳＥＸが印加される。なお、各電源電位Ｖ＋の大きさは設計に応じて互いに異なる。
【０１７８】
また、電荷の振り分けを行うため、一対の第1ゲート電極ＴＸ１，ＴＸ２には、それぞれ右側パルス信号ＳＲ及び左側パルス信号ＳＬが入力される。
【０１７９】
背景光を検出した後、ゲート電極ＩＧＲ，ＩＧＬに転送信号ＳＴを同時に印加することで、ポテンシャル障壁φＢＧを上述のように低下させ、電荷退避領域ＢＲ，ＢＬ内に反射光に対応するキャリアを蓄積させる。電荷退避領域ＢＲ，ＢＬに蓄積されたキャリアは、ハイレベルの転送信号ＳＴＧをゲート電極ＴＧＲ、ＴＧＬに同時に印加することで、第３蓄積領域ＦＤＲ，ＦＤＬ内に転送され、しかる後、転送信号ＳＴＧのレベルをローレベルとしてキャリアに対する上述のポテンシャル障壁φＧの高さを増加させ、第３蓄積領域ＦＤＲ，ＦＤＬ内に蓄積されたキャリアを電荷退避領域ＢＲ，ＢＬから隔離する。
【０１８０】
キャリアの転送時において、第３蓄積領域ＦＤＲ，ＦＤＬは、フローティングレベルにあり、流れ込んだ負の電荷量Ｑ１，Ｑ２に比例して、トランジスタＦＥＴ１，ＦＥＴ２を流れる電流が決定される。垂直シフトレジスタから選択用のトランジスタＳＥＬをＯＮさせる信号を入力すると、ＦＥＴ１，ＦＥＴ２の入力ゲート電圧に応じて、各電荷量Ｑ１，Ｑ２に対応した電流が垂直読み出しラインＲＲＬ，ＬＲＬに流れることとなる。
【０１８１】
第３蓄積領域ＦＤＲ，ＦＤＬをフローティングレベルとするには、リセット用のトランジスタ（ＴＲＲ，ＴＲＬ）をＯＮして第３蓄積領域ＦＤＲ，ＦＤＬを電源電位Ｖ＋に接続した後、ＯＦＦすればよい。
【０１８２】
図２７は、図２６に示した画素Ｐ（ｍ，ｎ）を配列してなる固体撮像素子１の回路図である。
【０１８３】
背景光除去回路ＰＣＣから出力された転送信号ＳＴ（φＩＧ）は、各画素行毎に設けられたスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を介して、各画素行毎の共通ラインＷＬに入力され、画素行毎に第２ゲート電極ＩＧＲ，ＩＧＬを同時にＯＮする（図２６参照）。共通ラインＷＬは１つの画素行において共通である。
【０１８４】
なお、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を同時にＯＮした場合には、全ての画素において、電荷退避領域に同時にキャリアを転送することができる。すなわち、１つの測定周期内において基準となる背景光成分が１つの場合、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は同時にＯＮすればよい。このようにスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を同時にＯＮすることで、又は、スイッチを設けないことで、距離画像の測定周期を短くすることができる。また、後述のように、自己参照型の背景光検出を行う場合には、例えば各画素行毎に検出された背景光成分から画素行毎の転送信号ＳＴを順次生成し、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を順番にＯＮすることで、生成された転送信号ＳＴを対応する画素行毎に入力すればよい。このように背景光除去のビニング動作を行うと、距離画像の測定周期を短くすることができる。
【０１８５】
図２８は、電荷退避領域を備えた固体撮像装置のタイミングチャートである。
【０１８６】
１つの画素における信号の測定期間ＴＦにおいて、ＳＴＲ，ＳＴＧ，φＢ、φＦＤを除く信号のタイミングは、図１６に示したものと同一であるので、必要に応じて説明を省略する。
【０１８７】
時刻ｔ１〜ｔ２における背景光検出の間、右側パルス信号ＳＲ、左側パルス信号ＳＬは、ハイレベルのままである。これにより、第１蓄積領域内にキャリアが流れることになるが、キャリア排出用の信号ＳＥＸがハイレベル（トランジスタＯＮ）とされており、このキャリアは外部に排出されている。したがって、第１蓄積領域におけるポテンシャルφＡ（φＡＲ，φＡＬ）は一定のままであり、電荷退避領域のポテンシャルφＢ（φＢＲ，φＢＬ）も一定である。このタイミングチャートでも、ポテンシャルは左右の一方のものを代表して示している。
【０１８８】
時刻ｔ３〜ｔ４の期間において、上述のＭ回の検出が行われる。この時、キャリア排出用の信号ＳＥＸはローレベル（トランジスタＯＦＦ）とされており、ポテンシャルφＡが時間の経過と共に低下していく。このポテンシャルφＡの低下量φ１は、反射パルス光と背景光の受光量に比例する。本例では、第１蓄積領域にキャリアを蓄積した後、背景光の光量に応じてポテンシャル障壁φＩＧを下げる。すなわち、時刻ｔ５〜ｔ６の期間、転送信号ＳＴをハイレベル（ポテンシャルφＩＧ）とし、電荷退避領域へのキャリアの転送を行う。これにより、第１蓄積領域から電荷退避領域に電子が流れ込み、電子の流れ出したポテンシャルφＡは高くなり、電子が流入したポテンシャルφＢは低くなる。
【０１８９】
時刻ｔ６において、キャリアが無い状態における第１蓄積領域のポテンシャルと、キャリアが残留したポテンシャルの差φ２が、背景光成分に対応するポテンシャル障壁φＧに一致する。また、キャリアが満たされた状態における第１蓄積領域の時刻ｔ５におけるポテンシャルと、時刻ｔ６においてキャリアが流出したときの第１蓄積領域のポテンシャルの差φ３が、電荷退避領域に流れ込んだキャリアの電荷量、すなわち、反射パルス光（変調信号）の遅延量に一致する。
【０１９０】
以上の検出サイクル期間をＴＦ’とする。しかる後、時刻ｔ７〜ｔ８の期間、キャリア排出用の信号ＳＥＸをハイレベル（トランジスタＯＮ）とし、第１蓄積領域に残留したキャリアを排出しながら、次の検出サイクル期間に移行する。なお、検出サイクル期間ＴＦ’毎に、電荷退避領域には電子が積算して蓄積され、そのポテンシャルφＢは順次低下していく。
【０１９１】
本例では、Ｘ回の検出サイクル期間ＴＦ’を実行した後、時刻ｔ２１〜ｔ２２において、フローティング・ディフュージョン領域としての第３蓄積領域ＦＤＲ，ＦＤＬにリセットをかける。すなわち、時刻ｔ２１〜ｔ２２の期間において、リセット信号ＳＴＲをハイレベルとすることで、図２６におけるリセット用のトランジスタ（ＴＲＲ，ＴＲＬ）をＯＮすることで、第３蓄積領域ＦＤＲ，ＦＤＬを電源電位に接続した後、トランジスタ（ＴＲＲ，ＴＲＬ）をＯＦＦする。
【０１９２】
しかる後、時刻ｔ２３〜ｔ２４の期間において、転送信号ＳＴＧをハイレベルとすることで、図２６における信号転送用のトランジスタ（ＴＧＲ，ＴＧＬ）をＯＮすることで、電荷退避領域ＢＲ，ＢＬに蓄積されたキャリアを、第３蓄積領域ＦＤＲ，ＦＤＬに転送し、トランジスタＦＥＴ１，ＦＥＴ２のゲート電極に蓄積電荷量に応じた電圧を印加する。
【０１９３】
次に、今回の測定期間ＴＦの終了後、又は次回の測定期間ＴＦの適当な時刻において、選択スイッチとしてのトランジスタＳＥＬ（図２６参照）をＯＮすることで、ポテンシャルφＦＤの検出を行う。
【０１９４】
上記では、１８０度の位相が異なる右側パルス信号ＳＲ及び左側パルス信号ＳＬを、一対のゲート電極にそれぞれ印加することで、距離画像の測定を行った。以下では、９０度ずつ位相が異なる（位相＝０度，９０度，１８０度，２７０度）４つのパルス信号を、４つのキャリア振り分け用のゲート電極に印加することで、距離画像の測定を行う例について説明する。
【０１９５】
図２９は、1画素当り４つのキャリア振り分け用のゲート電極を有する固体撮像素子１の平面図である。
【０１９６】
半導体基板１００上の一方の領域上には、距離情報読出回路Ｋ１，Ｋ２，Ｋｎ，Ｋ４が設けられている。各距離情報読出回路Ｋｎは、水平シフトレジスタ１Ｈ２によりスイッチングされる読み出しスイッチ群ＳＷと、画素列毎に設けられた各サンプルホールド回路ＳＨｎを備えている。
【０１９７】
半導体基板１００上の撮像領域１ＩＰを挟んで距離情報読出回路Ｋｎとは逆の領域上には、距離情報読出回路Ｋ１’，Ｋ２’，Ｋｎ’，Ｋ４’が設けられている。各距離情報読出回路Ｋｎ’は、水平シフトレジスタ１Ｈ２’によりスイッチングされる読み出しスイッチ群ＳＷ’と、画素列毎に設けられた各サンプルホールド回路ＳＨｎ’を備えている
【０１９８】
タイミング発生回路ＴＧＣは、入力された駆動信号に応じて各種のタイミング信号を生成する。説明の簡略化のため、半導体基板１００上にはタイミング発生回路ＴＧＣも配置されているが、タイミング発生回路ＴＧＣは半導体基板１００とは別に設けることとしてもよい。
【０１９９】
背景光除去回路ＰＣＣは、背景光検出信号ＴＮがＯＮの場合には、背景光の検出を行い、検出によって生じた値を保持し、しかる後、ポテンシャル制御電圧φＩＧ（＝φＩＧＲ、φＩＧＬ）を転送信号ＳＴ１として、画素内の左右一対の第２ゲート電極ＩＧ（ＩＧＲ，ＩＧＬ）に出力する。
【０２００】
背景光除去回路ＰＣＣ’は、背景光検出信号ＴＮがＯＮの場合には、背景光の検出を行い、検出によって生じた値を保持し、しかる後、ポテンシャル制御電圧φＩＧ（＝φＩＧＦ、φＩＧＢ）を転送信号ＳＴ２として、画素内の前後一対の第２ゲート電極ＩＧ（ＩＧＦ，ＩＧＢ）に出力する。
【０２０１】
水平シフトレジスタ１Ｈ２は、フリップフロップを接続してなるカウンタからなり、タイミング発生回路ＴＧＣから入力される制御信号に応じてスイッチ群ＳＷを各画素列毎にＯＮさせる。各画素Ｐ（ｍ，ｎ）からは、左右のゲート電極に対応して、上述の電荷量Ｑ１，Ｑ２が出力されている。スイッチ群ＳＷを構成する各スイッチは、電荷量Ｑ１の値を読み出すための右側水平ラインＨＬＲと、電荷量Ｑ２の値を読み出すための左側水平ラインＨＬＬとの間に介在しており、水平シフトレジスタ１Ｈ２によって、これらのスイッチをＯＮすることにより、サンプルホールド回路ＳＨｎに保持された電荷量Ｑ１の値が、右側水平ラインＨＬＲ及び出力バッファ１Ｉ１を介して外部に出力され、サンプルホールド回路ＳＨｎに保持された電荷量Ｑ２の値が、左側水平ラインＨＬＬ及び出力バッファ１Ｉ２を介して外部に出力される。
【０２０２】
水平シフトレジスタ１Ｈ２’は、フリップフロップを接続してなるカウンタからなり、タイミング発生回路ＴＧＣから入力される制御信号Ｈ１に応じてスイッチ群ＳＷ’を各画素列毎にＯＮさせる。各画素Ｐ（ｍ，ｎ）からは、前後のゲート電極に対応して、電荷量Ｑ３，Ｑ４が出力されている。スイッチ群ＳＷ’を構成する各スイッチは、電荷量Ｑ３の値を読み出すための右側水平ラインＨＬＲ’と、電荷量Ｑ４の値を読み出すための左側水平ラインＨＬＬ’との間に介在しており、水平シフトレジスタ１Ｈ２’によって、これらのスイッチをＯＮすることにより、サンプルホールド回路ＳＨｎ’に保持された電荷量Ｑ３の値が、右側水平ラインＨＬＲ’及び出力バッファ１Ｉ１’を介して外部に出力され、サンプルホールド回路ＳＨｎ’に保持された電荷量Ｑ４の値が、左側水平ラインＨＬＬ’及び出力バッファ１Ｉ２’を介して外部に出力される。
【０２０３】
電荷量Ｑ１，Ｑ２，Ｑ３，Ｑ４の蓄積に先立って、背景光の検出が行われる。タイミング発生回路ＴＧＣは、入力されたトリガー信号に同期して、背景光検出信号ＴＮを生成する。背景光検出信号ＴＮは、背景光除去回路ＰＣＣ及び背景光除去回路ＰＣＣ’に入力される。なお、背景光除去回路ＰＣＣと背景光除去回路ＰＣＣ’の構造は同一であり、１つの背景光除去回路でこれらを兼用することも可能である。
【０２０４】
図３０は、図２９に示した画素Ｐ（ｍ，ｎ）の平面図である。図３１は、図３０における３１Ａ−３１Ａ矢印断面図（図３１（Ａ））、図３１（Ａ）の断面図における無バイアス時の半導体内のポテンシャル図（図３１（Ｂ））、図３０における３１Ｃ−３１Ｃ矢印断面図（図３１（Ｃ））、図３１（Ｃ）の断面図における無バイアス時の半導体内のポテンシャル図（図３１（Ｄ））である。
【０２０５】
左右方向の縦断面図（図３１（Ａ））の構造及びポテンシャル図（図３１（Ｂ））は、図２３に示したものと同一であるため説明を省略する。なお、図３０の平面図においては、第３蓄積領域ＦＤＲ，ＦＤＬ及びその外側の領域の前後方向幅が、図２３に示したものよりも広くなっているが、これは図２３に示した構造と同一であってもよい。
【０２０６】
前後方向の縦断面図（図３１（Ｃ））の構造及びポテンシャル図（図３１（Ｄ））は、左右方向のものと同一であるが、要素の符号が異なるので、以下、説明する。なお、左右方向及び前後方向は、それぞれ半導体基板１００の露出表面に平行であって、半導体基板１００の厚み方向に垂直であり、左右方向と前後方向とは互いに直交している。
【０２０７】
画素電極ＰＧの両側には、絶縁層１０１上に一対の第１ゲート電極ＴＸ３，ＴＸ４が配置されている。第１ゲート電極ＴＸ３，ＴＸ４の外側には、半導体基板１００内に設けられた一対の第１蓄積領域ＡＦ，ＡＢが位置している。更に、第１蓄積領域ＡＦ，ＡＢの外側には、半導体基板１００内に設けられた一対の電荷退避領域（第２蓄積領域）ＢＦ、ＢＢが位置している。第１蓄積領域ＡＦ，ＡＢと、電荷退避領域ＢＦ、ＢＢの間の領域の上方には、絶縁層１０１上にそれぞれ第２ゲート電極ＩＧＦ，ＩＧＢが位置している。
【０２０８】
半導体基板１００内には、電荷退避領域ＢＦ，ＢＢの外側に、一対の第３蓄積領域ＦＤＦ，ＦＤＢが設けられている。第１蓄積領域ＡＦ，ＡＢ、電荷退避領域ＢＦ，ＢＢ及び第２蓄積領域ＦＤＦ、ＦＤＢは、それぞれｎ型の半導体領域からなる。
【０２０９】
電荷退避領域ＢＦ，ＢＢと第３蓄積領域ＦＤＦ，ＦＤＢとの間に半導体領域の上方には、絶縁層１０１上に一対の第３ゲート電極ＴＲＦ，ＴＲＢが配置されている。第３ゲート電極ＴＲＦ，ＴＲＢは、電荷退避領域ＢＦ，ＢＢと第３蓄積領域ＦＤＦ，ＦＤＢとの間にそれぞれ介在する第２ポテンシャル障壁φＧの高さを制御するよう半導体基板１００上に設けられている。第２ポテンシャル障壁φＧは、電荷退避領域ＢＦ，ＢＢのポテンシャルφＢＦ，φＢＢと、第３ゲート電極ＴＲＦ，ＴＲＢの直下の半導体のポテンシャルφＴＧＦ，φＴＧＢの差で与えられる。
【０２１０】
前後方向の第１蓄積領域ＡＦ，ＡＢ、第２蓄積領域としての電荷退避領域ＢＦ，ＢＢへのキャリア蓄積の方法は、左右方向の第１蓄積領域ＡＲ，ＡＬ及び電荷退避領域ＢＲ，ＢＬへのキャリア蓄積の方法と同じであり、これらの間のポテンシャルφＩＧＦ，φＩＧＢを背景光強度に応じて調整することで、第２蓄積領域としての電荷退避領域ＢＦ，ＢＢ内に、プローブ光の反射光に起因するキャリア（電荷量Ｑ３，Ｑ４）を蓄積することができる。
【０２１１】
キャリアに対する第２ポテンシャル障壁φＧの高さを低下させることで、電荷退避領域ＢＦ，ＢＢに蓄積されたキャリアを第３蓄積領域ＦＤＦ，ＦＤＢに転送した後、第２ポテンシャル障壁φＧの高さを増加させ、第３蓄積領域ＦＤＦ，ＦＤＢにキャリアを保持した状態で、一対の第１蓄積領域ＡＦ，ＡＢに交互にキャリアが蓄積されるよう、第１ゲート電極ＴＸ３，ＴＸ４、第２ゲート電極ＩＧＦ，ＩＧＢ及び第３ゲート電極ＴＲＦ，ＴＲＢへの印加電位を制御する。ポテンシャルを高く（深く）するためには、各ゲート電極に与える電位を高くすればよい。
【０２１２】
画素Ｐ（ｍ，ｎ）は、第１蓄積領域ＡＦ，ＡＢにそれぞれ隣接したキャリア排出領域ＤＥＸ３，ＤＥＸ４を備えている。すなわち、第１蓄積領域ＡＦ，ＡＢには背景光成分に相当するキャリアが残留蓄積されるが、蓄積されたキャリアは、キャリア排出領域ＤＥＸ３，ＤＥＸ４を介して外部に排出される。キャリア排出領域ＤＥＸ３，ＤＥＸ４は、ｎ型の半導体からなる。
【０２１３】
前側の第１蓄積領域ＡＦとキャリア排出領域ＤＥＸ３との間の半導体領域上方において、キャリア排出用のゲート電極ＥＸ３が絶縁層１０１上に位置しており、前側のゲート電極ＥＸ３に正電位を与えると、第１蓄積領域ＡＦ内に蓄積されたキャリアが、キャリア排出領域ＤＥＸ３に流れ込み、キャリア排出領域ＤＥＸ３に電気的に接続された配線を介して外部に出力される。
【０２１４】
後側の第１蓄積領域ＡＢとキャリア排出領域ＤＥＸ４との間の半導体領域上方において、キャリア排出用のゲート電極ＥＸ４が絶縁層１０１上に位置しており、ゲート電極ＥＸ４に正電位を与えると、第１蓄積領域ＡＢ内に蓄積されたキャリアが、キャリア排出領域ＤＥＸ４に流れ込み、キャリア排出領域ＤＥＸ４に電気的に接続された配線を介して外部に出力される。
【０２１５】
第３蓄積領域ＦＤＦ，ＦＤＢの外側には、一対のｎ型半導体領域からなるリセットドレイン領域ＲＤＦ、ＲＤＢが設けられており、第３蓄積領域ＦＤＦ，ＦＤＢとリセットドレイン領域ＲＤＦ、ＲＤＢとの間の半導体領域の上方には、絶縁層１０１上にリセット用のゲート電極ＴＲＦ，ＴＲＢが設けられている。ゲート電極ＴＲＦ，ＴＲＢ直下の半導体領域のポテンシャルφＴＲＦ，φＴＲＢは、ゲート電極ＴＲＦ，ＴＲＢに正電位を印加することによって深くなり、第３蓄積領域ＦＤＦ，ＦＤＢとリセットドレイン領域ＲＤＦ，ＲＤＢが接続される。リセットドレイン領域ＲＤＦ、ＲＤＢは電源電位に接続されるものであるが、無バイアス時にはポテンシャルφＲＤＦ，φＲＤＢを有する。
【０２１６】
図３２は、図３０に示した画素Ｐ（ｍ，ｎ）の回路図である。
【０２１７】
各ゲート電極を有するトランジスタは、（）内に対応するゲート電極の符号を用いて表記することとする。また、キャリアの読み出し時にキャリアが流れ込む方をトランジスタのソースとし、流れ出す方をドレインとする。
【０２１８】
図３２における上半分の回路構造ＵＰ及びその機能は、図２６に示したものと同一であるので、説明を省略する。下半分の回路構造ＤＮの構造及びその機能は、電荷振り分け時の位相を除いて、上半分の回路構造ＵＰ及びその機能と同一である。以下では、図３２の下半分の回路構造ＤＮについて説明する。
【０２１９】
画素電極ＰＧを含むトランジスタの一端は、ゲート電極ＴＸ３を含むＮＭＯＳトランジスタのソースに接続されており、ＮＭＯＳトランジスタ（ＴＸ３）のドレインは、第１蓄積領域ＡＦ、及びＮＭＯＳトランジスタ（ＩＧＦ）のソース、キャリア排出用トランジスタ（ＥＸ３）のソースに接続され、キャリア排出用のＮＭＯＳトランジスタ（ＥＸ３）のドレインは電源電位Ｖ＋に接続されている。第１蓄積領域ＡＦは、背景光成分除去用のＮＭＯＳトランジスタ（ＩＧＦ）のソースに接続されており、ＮＭＯＳトランジスタ（ＩＧＦ）のドレインは電荷退避領域ＢＦに接続されている。
【０２２０】
電荷退避領域ＢＦは、ＮＭＯＳトランジスタ（ＴＧＦ）のソースに接続されている。トランジスタ（ＴＧＦ）のドレインは、第３蓄積領域ＦＤＦ、リセット用のＮＭＯＳトランジスタ（ＴＲＦ）のソース、及びＰＭＯＳトランジスタＦＥＴ３のゲート電極に接続されている。トランジスタ（ＴＲＦ）のドレイン領域ＲＤＦは電源電位Ｖ＋に接続されている。また、ＰＭＯＳトランジスタＦＥＴ３のソースは電源電位Ｖ＋に接続され、ドレインは出力選択用の右側のＰＭＯＳトランジスタＳＥＬに接続されている。
【０２２１】
また、トランジスタ（ＩＧＦ）のゲート電極ＩＧＦには共通ラインＷＬ２を介してキャリアの転送信号ＳＴ２（＝φＩＧＦ）が入力される。なお、上半分の回路構造ＵＰでは、トランジスタ（ＩＧＲ）のゲート電極ＩＧＲには共通ラインＷＬを介してキャリアの転送信号ＳＴ１（＝φＩＧＲ）が入力されている。
【０２２２】
下半分の回路構造ＤＮの右側のトランジスタＳＥＬのドレインは、右側の垂直読み出しラインＲＲＬ２に接続されている。垂直読み出しラインＲＲＬ２には、第３蓄積領域ＦＤＦに蓄積される電荷量Ｑ３に対応する電流が流れ込む。なお、第３蓄積領域ＦＤＦは、トランジスタ（ＴＲＦ）をＯＮすることによって電源電位Ｖ＋に接続され、蓄積された電荷はリセットされる。なお、トランジスタ（ＴＲＦ）のゲート電極ＴＲＦには、リセット信号ＳＴＲが印加される。また、電荷排出用のトランジスタ（ＥＸ３）のゲート電極ＥＸ３には、排出信号ＳＥＸが印加される。なお、各電源電位Ｖ＋の大きさは設計に応じて互いに異なる。
【０２２３】
画素電極ＰＧを含むトランジスタの他端は、ゲート電極ＴＸ４を含むＮＭＯＳトランジスタのソースに接続されており、ＮＭＯＳトランジスタ（ＴＸ４）のドレインは、第１蓄積領域ＡＢ、及びＮＭＯＳトランジスタ（ＩＧＢ）のソース、キャリア排出用トランジスタ（ＥＸ４）のソースに接続され、キャリア排出用のＮＭＯＳトランジスタ（ＥＸ４）のドレインは電源電位Ｖ＋に接続されている。第１蓄積領域ＡＢは、背景光成分除去用のＮＭＯＳトランジスタ（ＩＧＢ）のソースに接続されており、ＮＭＯＳトランジスタ（ＩＧＢ）のドレインは電荷退避領域ＢＢに接続されている。
【０２２４】
電荷退避領域ＢＢは、ＮＭＯＳトランジスタ（ＴＧＢ）のソースに接続されている。トランジスタ（ＴＧＢ）のドレインは、第３蓄積領域ＦＤＢ、リセット用のＮＭＯＳトランジスタ（ＴＲＢ）のソース、及びＰＭＯＳトランジスタＦＥＴ４のゲート電極に接続されている。トランジスタ（ＴＲＢ）のドレイン領域ＲＤＢは電源電位Ｖ＋に接続されている。また、ＰＭＯＳトランジスタＦＥＴ４のソースは電源電位Ｖ＋に接続され、ドレインは出力選択用の左側のＰＭＯＳトランジスタＳＥＬに接続されている。
【０２２５】
また、トランジスタ（ＩＧＢ）のゲート電極ＩＧＢには共通ラインＷＬ２を介してキャリアの転送信号ＳＴ２（＝φＩＧＢ）が入力される。なお、上半分の回路構造ＵＰでは、トランジスタ（ＩＧＬ）のゲート電極ＩＧＬには共通ラインＷＬを介してキャリアの転送信号ＳＴ１（＝φＩＧＬ）が入力されている。転送信号ＳＴ１と転送信号ＳＴ２は、ハイレベルとなるタイミングが異なるが、その大きさは同じである。なお、転送信号ＳＴ１は上述の転送信号ＳＴと同一である。
【０２２６】
回路構造ＤＮにおける左側のトランジスタＳＥＬのドレインは、左側の垂直読み出しラインＬＲＬ２に接続されている。垂直読み出しラインＬＲＬ２には、第３蓄積領域ＦＤＢに蓄積される電荷量Ｑ４に対応する電流が流れ込む。なお、第３蓄積領域ＦＤＢは、トランジスタ（ＴＲＢ）をＯＮすることによって電源電位Ｖ＋に接続され、蓄積された電荷はリセットされる。なお、トランジスタ（ＴＲＢ）のゲート電極ＴＲＢには、リセット信号ＳＴＲが印加される。また、電荷排出用のトランジスタ（ＥＸ４）のゲート電極ＥＸ４には、排出信号ＳＥＸが印加される。なお、各電源電位Ｖ＋の大きさは設計に応じて互いに異なる。
【０２２７】
また、電荷の振り分けを行うため、一対の第1ゲート電極ＴＸ３，ＴＸ４には、それぞれ前側パルス信号ＳＦ及び後側パルス信号ＳＢが入力される。前側パルス信号ＳＦ及び後側パルス信号ＳＢは、第1ゲート電極ＴＸ３，ＴＸ４に印加されるタイミングを除いて、右側パルス信号ＳＲ及び左側パルス信号ＳＬとそれぞれ同一である。すなわち、第1ゲート電極ＴＸ３，ＴＸ４と前側パルス信号ＳＦ及び後側パルス信号ＳＢの関係は、第1ゲート電極ＴＸ１，ＴＸ２と右側パルス信号ＳＲ及び左側パルス信号ＳＬの関係に等しい。
【０２２８】
背景光を検出した後、ゲート電極ＩＧＦ，ＩＧＢに転送信号ＳＴ２を同時に印加することで、ポテンシャル障壁φＢＧを上述のように低下させ、電荷退避領域ＢＦ，ＢＢ内に反射光に対応するキャリアを蓄積させる。電荷退避領域ＢＦ，ＢＢに蓄積されたキャリアは、ハイレベルの転送信号ＳＴＧをゲート電極ＴＧＦ、ＴＧＢに同時に印加することで、第３蓄積領域ＦＤＦ，ＦＤＢ内に転送され、しかる後、転送信号ＳＴＧのレベルをローレベルとしてキャリアに対する上述のポテンシャル障壁φＧの高さを増加させ、第３蓄積領域ＦＤＦ，ＦＤＢ内に蓄積されたキャリアを電荷退避領域ＢＦ，ＢＢから隔離する。
【０２２９】
キャリアの転送時において、第３蓄積領域ＦＤＦ，ＦＤＢは、フローティングレベルにあり、それぞれに流れ込んだ負の電荷量Ｑ３，Ｑ４に比例して、トランジスタＦＥＴ３，ＦＥＴ４を流れる電流が決定される。垂直シフトレジスタから選択用のトランジスタＳＥＬをＯＮさせる信号を入力すると、ＦＥＴ３，ＦＥＴ４の入力ゲート電圧に応じて、各電荷量Ｑ３，Ｑ４に対応した電流が垂直読み出しラインＲＲＬ２，ＬＲＬ２に流れることとなる。
【０２３０】
第３蓄積領域ＦＤＦ，ＦＤＢをフローティングレベルとするには、リセット用のトランジスタ（ＴＲＦ，ＴＲＢ）をＯＮして第３蓄積領域ＦＤＦ，ＦＤＢを電源電位Ｖ＋に接続した後、ＯＦＦすればよい。
【０２３１】
図３３は、図３２に示した画素Ｐ（ｍ，ｎ）を配列してなる固体撮像素子１の回路図である。
【０２３２】
背景光除去回路ＰＣＣから出力された転送信号ＳＴ１（φＩＧ）は、各画素行毎に設けられたスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を介して、各画素行毎の共通ラインＷＬに入力され、画素行毎に第２ゲート電極ＩＧＲ，ＩＧＬを同時にＯＮする。共通ラインＷＬは１つの画素行において共通である。
【０２３３】
背景光除去回路ＰＣＣ’から出力された転送信号ＳＴ２（φＩＧ）は、各画素行毎に設けられたスイッチＳＷ１’，ＳＷ２’，ＳＷ３’，ＳＷ４’を介して、各画素行毎の共通ラインＷＬ２に入力され、画素行毎に第２ゲート電極ＩＧＦ，ＩＧＢを同時にＯＮする。共通ラインＷＬ２は１つの画素行において共通である。
【０２３４】
なお、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４（ＳＷ１’，ＳＷ２’，ＳＷ３’，ＳＷ４’）を同時にＯＮした場合には、全ての画素において、第２蓄積領域にキャリアを同時に転送することができる。すなわち、１つの測定周期内において基準となる背景光成分が１つの場合、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４（ＳＷ１’，ＳＷ２’，ＳＷ３’，ＳＷ４’）は同時にＯＮすればよい。このようにスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４（ＳＷ１’，ＳＷ２’，ＳＷ３’，ＳＷ４’）を同時にＯＮすることで、又は、スイッチを設けないことで、距離画像の測定周期を短くすることができる。また、後述のように、自己参照型の背景光検出を行う場合には、例えば各画素行毎に検出された背景光成分から画素行毎の転送信号ＳＴを順次生成し、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４（ＳＷ１’，ＳＷ２’，ＳＷ３’，ＳＷ４’）を順番にＯＮすることで、生成された転送信号ＳＴを対応する画素行毎に入力すればよい。
【０２３５】
図３４は、図２９に示したサンプルホールド回路ＳＨｎ’の回路図である。
【０２３６】
各画素列からは、順次、電荷量Ｑ３，Ｑ４に比例する電流が垂直読み出しラインＲＲＬ２，ＬＲＬ２を介して流れ、図示しない負荷を介してグランドに流れ、垂直読み出しラインＲＲＬ２，ＬＲＬ２の電位が電荷量Ｑ３，Ｑ４に比例することとなる。この電圧は、スイッチＳＷＲ１’，ＳＷＬ１’を同一の期間だけ同時にＯＮすることにより、キャパシタＣＲ’，ＣＬ’に印加され、電圧に依存した電荷がそれぞれ蓄積される。すなわち、キャパシタＣＲ’，ＣＬ’には電荷量Ｑ３、Ｑ４に比例した値の電荷が蓄積され、その両端には蓄積電荷量に比例した電圧が発生している。水平シフトレジスタを駆動して、キャパシタＣＲ’，ＣＬ’の後段のスイッチＳＷＲ２’，ＳＷＬ２’をＯＮすると、キャパシタＣＲ’，ＣＬ’に蓄積された電荷量に比例した電圧が、各水平ラインＨＬＲ’，ＨＬＬ’から読み出されることとなる。
【０２３７】
図３５は、固体撮像装置のタイミングチャートである。
【０２３８】
１つの画素における信号の測定期間ＴＦにおいて、ＳＦ，ＳＢ，ＳＴ２、ＳＥＸ２を除く信号のタイミングは、図２８に示したものと同一であるので、必要に応じて説明を省略する。なお、同図における信号ＳＴ１、ＳＥＸ１は、図２８においてはＳＴ、ＳＥＸとして示したものである。また、ポテンシャルφＡ、φＢ、φＦＤは、左右方向のポテンシャルφＡＲ，φＡＬ、φＢＲ，φＢＬ、φＦＤＲ，φＦＤＬを代表して示している。
【０２３９】
１つの画素内の左右方向のキャリアの振り分けの終了（時刻ｔ４）の後、時刻ｔ５〜ｔ６の間、転送信号ＳＴ１をＯＮして、その第１蓄積領域から信号退避領域に信号を転送する。なお、この時刻ｔ５〜ｔ６の間、前後方向のキャリアの振り分け用の背景光を検出する（ＴＮ＝ＯＮ）。また、この時刻ｔ５〜ｔ６の間、前側パルス信号ＳＦ、後側パルス信号ＳＢを共にハイレベルとし、光感応領域から第１蓄積領域内にキャリアを転送し、排出信号ＳＥＸ２をハイレベルとして、このキャリアを同時に排出する。
【０２４０】
時刻ｔ７〜ｔ９の期間において、前後方向のキャリア振り分けに関して、上述のＭ回の検出が行われる。この時、キャリア排出用の信号ＳＥＸ２はローレベル（トランジスタＯＦＦ）とされており、第１蓄積領域のポテンシャルφＡＦ，φＡＢ（図３１参照）が時間の経過と共に低下していく。なお、前後方向のパルス光の振り分け期間（時刻ｔ７〜ｔ９）中において、左右方向の排出信号ＳＥＸ１をＯＮし（時刻ｔ７〜ｔ８）、左右方向の第１蓄積領域内に残留した背景光成分のキャリアを外部に排出する。
【０２４１】
前後方向の第１蓄積領域にキャリアを蓄積した後、背景光の光量に応じてポテンシャル障壁φＩＧを下げる。すなわち、時刻ｔ１０〜ｔ１１の期間、転送信号ＳＴ２をハイレベル（ポテンシャルφＩＧ）とし、電荷退避領域へのキャリアの転送を行う。これにより、第１蓄積領域から電荷退避領域に電子が流れ込み、電子の流れ出したポテンシャルφＡＦ，φＡＢは高くなり、電子が流入したポテンシャルφＢＦ，φＢＢは低くなる（図３１参照）。
【０２４２】
時刻ｔ１〜時刻ｔ９までの検出サイクル期間をＴＦ’とする。時刻ｔ９の後、時刻ｔ１０〜ｔ１１の期間、左右方向のキャリア排出用の信号ＳＥＸ１をハイレベル（トランジスタＯＮ）とし、第１蓄積領域に残留したキャリアを排出しながら、次の検出サイクル期間に移行する。次の検出サイクルにおいて、左右方向のキャリア振り分けが行われている期間において、時刻ｔ１２〜ｔ１３の期間、前後方向のキャリア排出用の信号ＳＥＸ２をハイレベル（トランジスタＯＮ）とし、第１蓄積領域に残留したキャリアを排出しておく。なお、検出サイクル期間ＴＦ’毎に、電荷退避領域には電子が積算して蓄積され、そのポテンシャルφＢＲ，φＢＬ，φＢＦ，φＢＢは順次低下していく。
【０２４３】
本例では、Ｘ回の検出サイクル期間ＴＦ’を実行した後、時刻ｔ３２〜ｔ３３において、フローティング・ディフュージョン領域としての第３蓄積領域ＦＤＲ，ＦＤＬ，ＦＤＦ，ＦＤＢにリセットをかける。すなわち、時刻ｔ３２〜ｔ３３の期間において、リセット信号ＳＴＲをハイレベルとすることで、図３２におけるリセット用のトランジスタ（ＴＲＲ，ＴＲＬ，ＴＲＦ，ＴＲＢ）をＯＮすることで、第３蓄積領域ＦＤＲ，ＦＤＬ，ＦＤＦ，ＦＤＢを電源電位に接続した後、トランジスタ（ＴＲＲ，ＴＲＬ，ＴＲＦ，ＴＲＢ）をＯＦＦする。
【０２４４】
しかる後、時刻ｔ３４〜ｔ３５の期間において、転送信号ＳＴＧをハイレベルとすることで、図３２における信号転送用のトランジスタ（ＴＧＲ，ＴＧＬ，ＴＧＦ，ＴＧＢ）をＯＮすし、電荷退避領域ＢＲ，ＢＬ，ＢＦ，ＢＢに蓄積されたキャリアを、第３蓄積領域ＦＤＲ，ＦＤＬ，ＦＤＦ，ＦＤＢに転送し、トランジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ３，ＦＥＴ４のゲート電極に蓄積電荷量に応じた電圧を印加する。
【０２４５】
次に、今回の測定期間ＴＦの終了後、又は次回の測定期間ＴＦの適当な時刻において、選択スイッチとしてのトランジスタＳＥＬ（図３２参照）をＯＮすることで、ポテンシャルφＦＤＲ，φＦＤＬ，φＦＤＦ，φＦＤＢの検出を行う。
【０２４６】
なお、上記では、右側パルス信号ＳＲと左側パルス信号ＳＬとは１８０度、位相が異なり、前側パルス信号ＳＦと後側パルス信号ＳＢとは１８０度、位相が異なり、右側パルス信号ＳＲと前側パルス信号ＳＦとは９０度、位相が異なる。すなわち、ＳＲ、ＳＬ、ＳＦ、ＳＢの位相は、駆動パルス信号ＳＰを基準とすれば、それぞれ、０度，９０度，１８０度，２７０度である。
【０２４７】
図３６は、背景光除去回路ＰＣＣの変形例を示すブロック図である。
【０２４８】
水平ラインＨＬＲ，ＨＬＬ（又はＨＬＲ’，ＨＬＬ’）の出力は、パルス検出時には、それぞれ電荷量Ｑ１，Ｑ２（又はＱ３，Ｑ４）を示すものであるが、背景光検出時には、背景光成分に応じた電荷量を出力させることができる。したがって、検出された背景光成分を水平ラインＨＬＲ，ＨＬＬから演算回路ＣＣに入力しても、上述のように、演算回路ＣＣは、背景光成分の示す検出値βをポテンシャル障壁φＢＧの大きさに変換することができる。制御電圧印加回路ＶＣは、演算されたポテンシャル障壁φＢＧに相当する電位φＩＧを第２ゲート電極ＩＧ（ＩＧＲ、ＩＧＬ（及びＩＧＦ、ＩＧＢ））に入力する。
【０２４９】
この構成では、画素の各断面図に示される光感応領域ＳＡは、光検出素子ＰＤを兼用しており、この固体撮像装置は、光感応領域ＳＡの出力に応じて、第２ゲート電極ＩＧ（ＩＧＲ、ＩＧＬ（及びＩＧＦ、ＩＧＢ））への印加電位φＩＧを出力する背景光検出回路（制御手段）ＰＣＣを備えている。
【０２５０】
すなわち、光感応領域ＳＡにおいて背景光を検出し、検出された背景光の出力が大きい場合には、第２ゲート電極ＩＧ（ＩＧＲ、ＩＧＬ（及びＩＧＦ、ＩＧＢ））への印加電位φＩＧを第１ポテンシャル障壁φＢＧの高さが大きくなるように制御し、小さい場合には、第２ゲート電極ＩＧ（ＩＧＲ、ＩＧＬ（及びＩＧＦ、ＩＧＢ））への印加電位φＩＧを第１ポテンシャル障壁φＢＧの高さが小さくなるように制御する。これにより、光検出手段を別途設ける必要がなくなるため、装置を小型化することが可能となる。
【０２５１】
図３７は、このような自己参照型の背景光検出を行う場合の固体撮像装置のタイミングチャートである。一例として図９の構造の画素を駆動する場合について説明する。
【０２５２】
図３７における時刻ｔ７以降は、パルス光照射時のキャリアの振り分けと転送を行うパルス検出期間ＴＤＩＶＩＤＥであり、同図の時刻ｔ７以降のタイミングは、図１６のｔ１以降のタイミングと同一であるが、背景光検出信号ＴＮは、これより以前の背景光検出期間ＴＭＯＮＩＴＯＲに検出された背景光成分の値を読み込む又はサンプルホールドする或いは演算することを意味する。なお、図３７における時刻ｔ１〜ｔ６は、背景光検出期間ＴＭＯＮＩＴＯＲである。
【０２５３】
背景光検出期間ＴＭＯＮＩＴＯＲの時刻ｔ１〜ｔ２においては、右側パルス信号ＳＲ、左側パルス信号ＳＬ、背景光検出信号ＴＮを同時にハイレベルとし、光電変換によって発生した電子によって、第１蓄積領域のポテンシャルφＡを低下させる。時刻ｔ３〜時刻ｔ５では、第２ゲート電極ＩＧに、背景光成分の光量には依存しない通常の転送信号ＳＴを与え、第２蓄積領域にキャリアを転送し、第２蓄積領域のポテンシャルφＦＤを低下させる。しかる後、時刻ｔ５〜ｔ６においては、選択スイッチとしてのトランジスタＳＥＬを読み出し信号ＳＨによってＯＮさせて、第２蓄積領域のポテンシャルφＦＤを水平ラインＨＬＲ，ＨＬＬに読み出す。このときの読み出し信号ＳＨのパルス数が複数あるのは、垂直シフトレジスタの駆動によって時刻ｔ５〜ｔ６に読み出される画素数が複数であることを意味する。
【０２５４】
パルス検出期間ＴＤＩＶＩＤＥでは、得られた背景光成分に応じて、転送信号ＳＴのレベルを、上述のように演算された印加電位φＩＧに調整し、時刻ｔ１１〜時刻ｔ１２において、第２ゲート電極ＩＧ（ＩＧＲ、ＩＧＬ）に印加する。これにより、背景光成分が出力信号から除去される。この演算は時刻ｔ１１になるまでに行えばよいため、十分な演算時間を確保することができる。
【０２５５】
このように、自己参照型の背景光検出を行う場合には、各画素行毎に検出された背景光成分から画素行毎の転送信号ＳＴを順次生成し、図１４のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を順番にＯＮすることで、生成された転送信号ＳＴを対応する画素行毎に入力すればよい。このように背景光除去のビニング動作を行うと、距離画像の測定周期を短くすることができる。また、この自己参照型の背景光検出は他の実施形態にも適用できる。
【０２５６】
以上のように、上述の距離画像測定装置では、所定のパルス幅を有する光を繰り返し被写体に照射し、照射した光の飛行時間の位相差に基づいて被写体までの３次元距離像を計測するＴＯＦ型距離測定装置であって、１つの画素から所定タイミングで出力ラインを切り替えて２つの出力を得て、照射光の出射タイミングと反射光の受光タイミングにおける位相のズレを２つの出力の差と捉え、２出力に基づいて被写体までの距離を計測している。そして、その際に微弱な信号成分への背景光成分の影響を簡単に排除することができるため、画素数を増加させたり、装置価格を低下させることが可能となる。
【図面の簡単な説明】
【０２５７】
【図１】距離画像測定装置の概要を説明するための図である。
【図２】固体撮像素子１の斜視図である。
【図３】撮像領域１ＩＰに投影された距離取得用の画像から生成される距離画像を示す図である。
【図４】物体Ｈまでの距離ｄの測定原理について説明するための図である。
【図５】駆動パルス信号ＳＰ、検出パルス信号ＳＤ、右側パルス信号ＳＲ、左側パルス信号ＳＬのタイミングチャートである。
【図６】キャリアの蓄積原理を説明するための説明図である。
【図７】距離ｄの演算について説明するためのブロック図である。
【図８】固体撮像素子１の平面図である。
【図９】各画素Ｐ（ｍ，ｎ）の詳細構造を説明するための図である。
【図１０】キャリアの蓄積と排出動作を説明するためのポテンシャル図である。
【図１１】背景光除去回路ＰＣＣの内部構成を示すブロック図である。
【図１２】演算回路ＣＣにおける演算について説明するためのグラフである。
【図１３】各画素Ｐ（ｍ，ｎ）内の回路図である。
【図１４】図１３に示した画素Ｐ（ｍ，ｎ）を配列してなる固体撮像素子１の回路図である。
【図１５】図８に示したサンプルホールド回路ＳＨｎの回路図である。
【図１６】固体撮像装置のタイミングチャートである。
【図１７】各画素Ｐと光検出素子ＰＤの配置例を示す撮像領域１ＩＰの平面図である。
【図１８】各画素Ｐと光検出素子ＰＤの配置例を示す撮像領域１ＩＰの平面図である。
【図１９】各画素Ｐと光検出素子ＰＤの配置例を示す撮像領域１ＩＰの平面図である。
【図２０】画素Ｐ（ｍ，ｎ）及びアンプの回路図である。
【図２１】画素Ｐ（ｍ，ｎ）及びアンプの回路図である。
【図２２】電極配列を変形した画素を有する固体撮像素子１の平面図である。
【図２３】図２２に示した画素Ｐ（ｍ，ｎ）の平面図（図２３（Ａ））、画素Ｐ（ｍ，ｎ）の縦断面図（図２３（Ｂ））、縦断面図における無バイアス時の半導体内のポテンシャル図（図２３（Ｃ））である。
【図２４】キャリアの蓄積と排出動作を説明するためのポテンシャル図である。
【図２５】キャリア蓄積と読み出しの関係を示すタイムチャート図である。
【図２６】図２３に示した画素Ｐ（ｍ，ｎ）の回路図である。
【図２７】図２６に示した画素Ｐ（ｍ，ｎ）を配列してなる固体撮像素子１の回路図である。
【図２８】電荷退避領域を備えた固体撮像装置のタイミングチャートである。
【図２９】1画素当り４つのキャリア振り分け用のゲート電極を有する固体撮像素子１の平面図である。
【図３０】図２９に示した画素Ｐ（ｍ，ｎ）の平面図である。
【図３１】図３０における３１Ａ−３１Ａ矢印断面図（図３１（Ａ））、図３１（Ａ）の断面図における無バイアス時の半導体内のポテンシャル図（図３１（Ｂ））、図３０における３１Ｃ−３１Ｃ矢印断面図（図３１（Ｃ））、図３１（Ｃ）の断面図における無バイアス時の半導体内のポテンシャル図（図３１（Ｄ））である。
【図３２】図３０に示した画素Ｐ（ｍ，ｎ）の回路図である。
【図３３】図３２に示した画素Ｐ（ｍ，ｎ）を配列してなる固体撮像素子１の回路図である。
【図３４】図２９に示したサンプルホールド回路ＳＨｎ’の回路図である。
【図３５】固体撮像装置のタイミングチャートである。
【図３６】背景光除去回路ＰＣＣの変形例を示すブロック図である。
【図３７】自己参照型の背景光検出を行う場合の固体撮像装置のタイミングチャートである。
【符号の説明】
【０２５８】
１・・・固体撮像素子、１ＩＰ・・・撮像領域、１Ｉ１・・・出力バッファ、１Ｉ２・・・出力バッファ、１Ｖ・・・垂直シフトレジスタ、１Ｈ２・・・水平シフトレジスタ、２・・・制御回路、３・・・光源、４ｂ・・・スイッチ、４・・・駆動回路、４ａ・・・電源、５ａ・・・演算回路、５ｂ・・・画像処理回路、５・・・出力処理回路、６・・・表示器、１００・・・半導体基板、１０１・・・絶縁層、ＡＲ，ＡＬ・・・蓄積領域、ＡＦ，ＡＢ・・・蓄積領域、ＢＲ，ＢＬ・・・電荷退避領域、ＢＲ，ＢＬ・・・電荷退避領域、ＣＡＲ，ＣＡＬ・・・チャージアンプ、ＣＣ・・・演算回路、ＣＲ，ＣＬ・・・キャパシタ、ＤＥＸ１，ＤＥＸ２・・・キャリア排出領域、ＤＥＸ３，ＤＥＸ４・・・キャリア排出領域、ＥＸ１，ＥＸ２・・・ゲート電極、ＥＸ３，ＥＸ４・・・ゲート電極、ＦＥＴ１，ＦＥＴ２，ＦＥＴ３，ＦＥＴ４・・・トランジスタ、Ｈ・・・物体、ＨＬＬ・・・左側水平ライン、ＨＬＲ・・・右側水平ライン、ＨＳ１，ＨＳ２・・・ヒステリシスコンパレータ、ＩＧ・・・ゲート電極、Ｋ・・・距離情報読出回路、Ｌ１・・・レンズ、Ｌ２，Ｌ３・・・レンズ、ＯＰ・・・開口、Ｐ・・・画素、ＰＣＣ・・・背景光除去回路、ＰＤ・・・光検出素子、ＰＧ・・・画素電極、ＱＰ１・・・オペアンプ、ＱＰ２・・・オペアンプ、ＳＡ・・・光感応領域、ＳＨ・・・サンプルホールド回路、ＳＭ・・・遮光膜、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４・・・スイッチ、ＴＧＣ・・・タイミング発生回路、、ＴＸ１，ＴＸ２・・・第１ゲート電極、ＴＸ３，ＴＸ４・・・第１ゲート電極、ＶＣ・・・制御電圧印加回路、ＶＧ・・・車両、ＷＬ・・・共通ライン、ＷＬ２・・・共通ライン。
【図１】
0005171158.tif 000002
【図２】
0005171158.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005171158.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３１】
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