(57)【特許請求の範囲】
【請求項１】
同一基板上に形成され、チャネル層がＩｎ、Ｇａ、Ｚｎから選択される少なくとも１つの元素を含む酸化物半導体からなるインバータの作製方法であって、
前記インバータは複数の薄膜トランジスタを有するエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータであり、
前記チャネル層の膜厚が互いに異なる第１のトランジスタと第２のトランジスタと、を形成する工程と、
前記第１及び第２のトランジスタのチャネル層のうち、少なくとも１つを熱処理する熱処理工程と、
を含み、
前記熱処理工程は、前記第１のトランジスタのチャネル層と前記第２のトランジスタのチャネル層のいずれか一方に、他方より多くの熱量を与える工程であることを特徴とするインバータの作製方法。
【請求項２】
前記熱処理工程は、接触加熱又は電磁波の照射によってチャネル層の一部の領域を局所的に加熱する工程を含むことを特徴とする請求項１に記載のインバータの作製方法。
【請求項３】
前記インバータは、
前記第１のトランジスタのソース電極の構成材料と前記第２のトランジスタのソース電極の構成材料とが互いに異なる構成、
前記第１のトランジスタのドレイン電極の構成材料と前記第２のトランジスタのドレイン電極の構成材料とが互いに異なる構成、及び
前記第１のトランジスタのゲート電極の構成材料と前記第２のトランジスタのゲート電極の構成材料とが互いに異なる構成、
のうち、少なくともいずれか一種の構成を有し、
前記熱処理工程は、電磁波の照射による加熱工程を含むことを特徴とする請求項１に記載のインバータの作製方法。
【請求項４】
前記インバータは、
前記第１のトランジスタのソース電極の構成材料の物性と前記第２のトランジスタのソース電極の構成材料の物性とが互いに相違する構成、
前記第１のトランジスタのドレイン電極の構成材料の物性と前記第２のトランジスタのドレイン電極の構成材料の物性とが互いに相違する構成、及び
前記第１のトランジスタのゲート電極の構成材料の物性と前記第２のトランジスタのゲート電極の構成材料の物性とが互いに相違する構成、
のうち、少なくともいずれか一種の構成を有し、
前記物性が抵抗率、比熱、及び吸光係数から選択される少なくとも一種であることを特徴とする請求項３に記載のインバータの作製方法。
【請求項５】
前記第１及び第２のトランジスタのチャネル層の膜厚を異ならしめるべく、前記チャネル層をエッチングするエッチング工程を含むことを特徴とする、請求項１に記載のインバータの作製方法。
【請求項６】
前記第１及び第２のトランジスタのチャネル層の膜厚を異ならしめるべく、
前記第１のトランジスタのチャネル層を成膜する工程と第２のトランジスタのチャネル層を成膜する工程の回数又は時間を異ならしめること
を特徴とする、請求項１に記載のインバータの作製方法。
【請求項７】
同一基板上に形成され、チャネル層がＩｎ、Ｇａ、Ｚｎから選択される少なくとも１つの元素を含む酸化物半導体からなるインバータの作製方法であって、
前記インバータは複数の薄膜トランジスタを有するエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータであり、
第１のトランジスタのチャネル層と、第２のトランジスタのチャネル層となる共通の堆積膜を形成する工程と、
前記第１のトランジスタのチャネル層と前記第２のトランジスタのチャネル層と、のいずれか一方に、より多くの熱量を与えて熱処理する熱処理工程と、
を含むことを特徴とするインバータの作製方法。
【請求項８】
前記熱処理工程は、接触加熱又は電磁波の照射によってチャネル層の一部の領域を局所的に加熱する工程を含むことを特徴とする請求項７に記載のインバータの作製方法。
【請求項９】
前記インバータは、
前記第１のトランジスタのソース電極の構成材料と前記第２のトランジスタのソース電極の構成材料とが互いに異なる構成、
前記第１のトランジスタのドレイン電極の構成材料と前記第２のトランジスタのドレイン電極の構成材料とが互いに異なる構成、及び
前記第１のトランジスタのゲート電極の構成材料と前記第２のトランジスタのゲート電極の構成材料とが互いに異なる構成、
のうち、少なくともいずれか一種の構成を有し、
前記熱処理工程は、電磁波の照射による加熱工程を含むことを特徴とする請求項７に記載のインバータの作製方法。
【請求項１０】
前記インバータは、
前記第１のトランジスタのソース電極の構成材料の物性と前記第２のトランジスタのソース電極の構成材料の物性とが互いに相違する構成、
前記第１のトランジスタのドレイン電極の構成材料の物性と前記第２のトランジスタのドレイン電極の構成材料の物性とが互いに相違する構成、及び
前記第１のトランジスタのゲート電極の構成材料の物性と前記第２のトランジスタのゲート電極の構成材料の物性とが互いに相違する構成、
のうち、少なくともいずれか一種の構成を有し、
前記物性が抵抗率、比熱、及び吸光係数から選択される少なくとも一種であることを特徴とする請求項９に記載のインバータの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体層をチャネル層とする薄膜トランジスタからなるインバータに関する。また、本発明はそれを含む集積回路に関する。
【背景技術】
【０００２】
基板上にＴＦＴをアレイ状に配したＴＦＴバックプレーンは、液晶ディスプレイや有機電界発光ダイオード（ＯＬＥＤ）ディスプレイなどの各種アクティブマトリクスディスプレイの基幹部品である。アクティブマトリクスディスプレイにおいて、ＴＦＴは各画素に対応する電気光学素子を駆動し、所望の内容を表示する。このためのＴＦＴとして、低温多結晶シリコン（ＬＴＰＳ）ＴＦＴや、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）ＴＦＴが検討されている。
【０００３】
また、ＴＦＴバックプレーンと同一基板上に、機能の異なるＴＦＴを同時に製造する技術が検討されている。具体的には、各画素の電気光学素子を駆動するＴＦＴ（画素回路）と同時に、ＴＦＴで形成されたゲートドライバやソースドライバなどの周辺回路を同一基板上に作製する技術が検討されている。この場合、画素回路や周辺回路などの各回路ブロックごとにＴＦＴの機能が異なるため、回路ブロックごとにＴＦＴの閾値電圧を調節することが望ましい。たとえば、画素回路においては電気光学素子の反転閾値に合った大きな閾値電圧が、周辺回路においては消費電力抑制のために小さな閾値電圧が望ましい。このような背景から、エキシマレーザアニール（ＥＬＡ）を用いたＬＴＰＳ  ＴＦＴ回路において、回路ブロックごとにＴＦＴの閾値電圧を調節する方法が特許文献１に開示されている。
【０００４】
周辺回路にはシフトレジスタなどのデジタル回路が含まれる。デジタル回路をＴＦＴによって作製する場合、ＮＯＴ素子（インバータ）は次の（１）〜（４）の構成が考えられる。すなわち、（１）抵抗負荷、（２）エンハンスメント−エンハンスメント（Ｅ／Ｅ）、（３）エンハンスメント−ディプリーション（Ｅ／Ｄ）、（４）ＣＭＯＳ  の４通りである。省レイアウト面積と高速動作の観点からＥ／Ｄ構成またはＣＭＯＳ構成が多く用いられる。Ｅ／Ｄインバータを有効に動作させるために、ＴＦＴの閾値電圧を制御し、インバータを構成する２つのＴＦＴの閾値電圧の差を十分に大きくする必要がある。一方、ＣＭＯＳインバータにはｎチャネルＴＦＴとｐチャネルＴＦＴの両方が必要であり、これらのドーピング工程のためにフォトリソグラフィー工程が他の構成と比べて多くなる。
【０００５】
ところで、ＬＴＰＳ  ＴＦＴやａ−Ｓｉ：Ｈ  ＴＦＴに代わる高性能ＴＦＴの候補として、チャネル層に酸化物半導体を用いたＴＦＴ（酸化物ＴＦＴ）の研究開発が活発に行われている。チャネル層としてアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）のＲＦマグネトロンスパッタ薄膜を用いた酸化物ＴＦＴの作製法が非特許文献１に開示されている。アモルファスＩＧＺＯなどの高移動度酸化物半導体は多くがｎ型（電子）伝導であり、ドーピングによってもｐ型（ホール伝導）化しないことから、ＣＭＯＳ構成は利用できない。しかし、酸化物ＴＦＴには以下の２つの利点がある。（１）酸化物ＴＦＴはａ−Ｓｉ：Ｈ  ＴＦＴをはるかに凌ぐ高移動度を示す。このため、動作速度の点で不利な飽和負荷Ｅ／Ｅ構成インバータによってもａ−Ｓｉ：Ｈ  ＴＦＴインバータを上回る高速動作が可能であることが非特許文献４に開示されている。（２）チャネル層がスパッタ成膜可能である。これによりマザーガラス基板の大型化が可能であり、基板の大型化に伴う製造コストメリットが期待できる。
【０００６】
酸化物ＴＦＴにおいても閾値電圧の制御方法が下記文献に開示されている。まず特許文献２は、Ｉｎ、Ｇａ、Ｚｎ、Ｏを構成元素に含み、電子キャリア濃度が１０１８ｃｍ−３未満である透明アモルファス酸化物薄膜をチャネル層に利用したＴＦＴ及び該ＴＦＴを利用した集積回路を開示している。更に特許文献２は、ディプリーション（Ｄ）型ＴＦＴの利用について言及している。しかし、ＴＦＴにおける具体的なＶｔｈの制御法については言及していない。
【０００７】
特許文献３は、酸化亜鉛（ＺｎＯ）をチャネル層材料とするＴＦＴにおいて、チャネル層成膜雰囲気へのドーピングによりＶｔｈを制御する方法を開示している。
【０００８】
非特許文献２では、酸化亜鉛をチャネル層材料とするＴＦＴにおいて、チャネル層成膜膜厚によりＶｔｈを制御している。
【０００９】
非特許文献３では、酸化亜鉛インジウム（Ｚｎ−Ｉｎ−Ｏ）をチャネル層材料とするＴＦＴにおいて、熱処理温度によりＶｔｈを制御している。
【００１０】
上記の特許文献３及び非特許文献２及び３はいずれも、異なる基板上に異なる条件で作製されたＴＦＴの特性が互いに異なることを開示する。しかし、異なるＶｔｈを有するＴＦＴを同一基板上に作製する具体的な方法については開示がない。
【特許文献１】特開２００５−７２４６１号広報
【特許文献２】特開２００６−１６５５３２号公報
【特許文献３】特開２００５−３３１７２号公報
【非特許文献１】Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，８９，１１２１２３（２００６）．
【非特許文献２】Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ、３５２（９−２０）、ｐ．１７４９（２００６）
【非特許文献３】Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、９７、ｐ．０６４５０５（２００５）
【非特許文献４】ＩＥＥＥ  Ｅｌｅｃ．Ｄｅｖ．Ｌｅｔｔ．，２８，ｐ．２７３（２００７）．
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特許文献１に記載の方法では、下記２つの理由によりＴＦＴデジタル回路を安価に作製することは困難である。第１に、特許文献１で開示されているＴＦＴはＬＴＰＳ  ＴＦＴである。すなわち、マザーガラス基板を大型化してもＥＬＡ装置の大型化に伴うコスト増が伴うため、基板の大型化による製造コストメリットが小さい。第２に、特許文献１の方法で得られるＴＦＴ閾値電圧の変化量は小さく、Ｅ／Ｄインバータが有効に動作しない。このため特許文献１で開示されているインバータはＣＭＯＳ構成となり、他の構成と比べてフォトリソグラフィー工程が複雑で高コストになる。
【課題を解決するための手段】
【００１２】
本発明は上記課題を解決することを目的とするものである。その骨子は、同一基板上に形成され、チャネル層がＩｎ、Ｇａ、Ｚｎから選択される少なくとも１つの元素を含む酸化物半導体からなるインバータの作製方法であって、前記インバータは複数の薄膜トランジスタを有するエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータであり、前記チャネル層の膜厚が互いに異なる第１のトランジスタと第２のトランジスタと、を形成する工程と、前記第１及び第２のトランジスタのチャネル層のうち、少なくとも１つを熱処理する熱処理工程と、を含み、前記熱処理工程は、前記第１のトランジスタのチャネル層と前記第２のトランジスタのチャネル層のいずれか一方に、他方より多くの熱量を与える工程であることを特徴とするものである。
【００１３】
また本発明は、同一基板上に形成され、チャネル層がＩｎ、Ｇａ、Ｚｎから選択される少なくとも１つの元素を含む酸化物半導体からなるインバータの作製方法であって、前記インバータは複数の薄膜トランジスタを有するエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータであり、第１のトランジスタのチャネル層と、第２のトランジスタのチャネル層となる共通の堆積膜を形成する工程と、前記第１のトランジスタのチャネル層と前記第２のトランジスタのチャネル層と、のいずれか一方に、より多くの熱量を与えて熱処理する熱処理工程と、を含むことを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、同一基板上に閾値の異なる酸化物半導体薄膜トランジスタを、酸化物半導体薄膜トランジスタの特性を利用して比較的容易に作製することができる。例えばその特性とは、チャネル層膜厚の差によって閾値電圧に差が生じる特性と、チャネル層の加熱処理条件の差によって閾値電圧に差が生じる特性である。いずれの特性を利用しても、閾値電圧の差は十分に大きくすることができ、Ｅ／Ｄインバータが有効に動作する。
【発明を実施するための最良の形態】
【００１６】
本発明によって作製できるＥ／Ｄインバータの回路図を図１に示す。エンハンスメント型（Ｅ型）ＴＦＴとディプリーション型（Ｄ型）ＴＦＴが１つずつ用いられている。電源電圧はＶｄｄ−ＧＮＤ間電位差として外部より供給されている。Ｄ型ＴＦＴのソース電極とＥ型ＴＦＴのドレイン電極は互いに接続されており、Ｄ型ＴＦＴのゲート電極はＤ型ＴＦＴのソース電極と接続されている。また、Ｄ型ＴＦＴのドレイン電極を電源電圧Ｖｄｄに接続し、Ｅ型ＴＦＴのソース電極を接地し、Ｅ型ＴＦＴのゲート電極を入力、Ｅ型ＴＦＴのドレイン電極を出力とする。
【００１７】
Ｅ／Ｄインバータは、Ｈｉｇｈ出力時の出力電圧が原理的には電源電圧と同値まで上昇する。このため、出力電圧振幅が広いという特徴を有する。また、出力電圧の立ち上がりが速いという特徴を有する。
【００１８】
これに対して、負荷ＴＦＴと駆動ＴＦＴの両方をＥ型とした飽和負荷Ｅ／Ｅインバータの回路図を図２に示す。Ｅ／Ｄインバータと同様に電源電圧はＶｄｄ−ＧＮＤ間電位差として外部より供給されている。
【００１９】
この２種類の型のインバータを比較すると、Ｅ／Ｄインバータの方が負荷容量を高速に大振幅で駆動できる。
【００２０】
ＴＦＴにおいてドレイン−ソース電圧（Ｖｄｓ）がゲート−ソース電圧（Ｖｇｓ）より十分大きい場合、ＴＦＴは飽和領域で動作し、ドレイン−ソース電流（Ｉｄｓ）は下記式（１）で表される。
Ｉｄｓ＝（Ｗ・Ｃｉ・μ／２Ｌ）・（Ｖｇｓ−Ｖｔｈ）２    （１）
ここでＬはチャネル長（単位：μｍ）、Ｗはチャネル幅（μｍ）、Ｃｉはゲート絶縁膜容量（Ｆ／ｃｍ２）、μは電界効果移動度（ｃｍ２／Ｖｓ）、Ｖｔｈは閾値電圧（Ｖ）である。
【００２１】
μとＶｔｈの実験的な求め方にはいくつか方法があるが、一つの方法を下記に示す。ＴＦＴにおいて、Ｖｇｓを掃引しながら、Ｖｇｓよりも十分大きな一定値のＶｄｓを印加しながらその間のＩｄｓの平方根をＶｇｓの関数としてグラフ上にプロットする。このグラフ上で任意のＶｇｓにおいて引いた傾きと切片から、μとＶｔｈを求めることができる。接線は、先のプロットのＶｇｓに対する変化率が最大となる点で引くことも、ＴＦＴに実際に印加するＶｇｓにおいて引くこともできる。後者からは、そのＶｇｓ近傍における実効的なμとＶｔｈが得られると考えられる。
【００２２】
本発明におけるＥ型・Ｄ型ＴＦＴの１つの定義を、簡単のためにｎチャネルＴＦＴを例にとって説明する。Ｖｇｓ＝０においてＩｄｓが十分に小さく、ＴＦＴがオフ状態とみなせるＴＦＴをエンハンスメント型（Ｅ型）ＴＦＴと呼ぶ。逆に、ｎチャネルＴＦＴにおいてＶｇｓ＝０で有限のＩｄｓをもち、ＴＦＴをオフするために逆バイアスとして負のＶｇｓを印加しなければならないものをディプリーション型（Ｄ型）ＴＦＴと呼ぶ。このＥ型とＤ型の定義は、ＴＦＴオフ領域からＶｇｓを増加したときにＩｄｓが増加に転じるＶｇｓを立ち上がり電圧（Ｖｏｎ）とし、Ｖｏｎが正のＴＦＴと負のＴＦＴとをそれぞれＥ型・Ｄ型と定義することと同値である。また上記の定義の代わりに、Ｖｔｈが実質的に正のＴＦＴをＥ型、実質的に負のＴＦＴをＤ型とそれぞれ定義することもできる。
【００２３】
以上はｎチャネルＴＦＴを用いて説明したが、上記と同様に、ｐチャネルＴＦＴにおいてもＥ型・Ｄ型に関する種々の定義が考えられる。
【００２４】
以下では、Ｖｔｈが基本的に正のｎチャネルＴＦＴをＥ型・実質的に負のｎチャネルＴＦＴをＤ型とそれぞれ定義する。ただし、正のｎチャネルＴＦＴを２つ用いる場合も、両Ｖｔｈに大きな差がある場合は、片方のＴＦＴをＥ型ではなくＤ型として扱いインバータを構成することもできる。
【００２５】
（第１の実施形態）
本発明の第１の実施形態によるインバータの断面図の一部を図３に示す。
【００２６】
基板１００上に第１のＴＦＴ９０１及び第２のＴＦＴ９０２が作製されている。
【００２７】
第１のＴＦＴ９０１は第１のゲート電極２０１、絶縁膜３００、第１のチャネル層４０１、第１のドレイン電極５０１、第１のソース電極６０１を含む。
【００２８】
第２のＴＦＴ９０２は第２のゲート電極２０２、絶縁膜３００、第２のチャネル層４０２、第２のドレイン電極５０２、第２のソース電極６０２を含む。
【００２９】
ここでは、第１のＴＦＴ９０１及び第２のＴＦＴ９０２においてゲート絶縁膜３００を一体としたが、ＴＦＴごとに別なものであってもよい。
【００３０】
第１のソース電極６０１と第２のドレイン電極５０２は互いに接続されている。また第１のゲート電極２０１は、不図示の配線により第１のソース電極６０１と接続されている。
【００３１】
第１のドレイン電極５０１を電源電圧Ｖｄｄに接続し、第２のソース電極６０２を接地すると、第２のゲート電極２０２を入力、第２のドレイン電極５０２を出力とするＥ／Ｄインバータとなる。
【００３２】
つまり、一方のトランジスタである第１のトランジスタがＤ型となり、他方のトランジスタである第２のトランジスタがＥ型として動作する。
【００３３】
第１のチャネル層４０１は第２のチャネル層４０２よりも厚い。このように互いに厚さが異なるチャネル層を作製した後、任意の製造工程において全体を一括して加熱処理する。このプロセスの結果、第１のＴＦＴ９０１と第２のＴＦＴ９０２のＶｔｈが異なる値となる。
【００３４】
チャネル層４０１及び４０２の膜厚を調整するために、チャネル層４０１及びチャネル層４０２となる酸化物半導体からなる共通の堆積膜を形成した後に、ドライエッチング又はウェットエッチングを施せばよい。このようにエッチングを利用すれば、チャネル層の成膜が１回で済むので製造コストが低くなる。
【００３５】
また、リフトオフも利用できる。すなわち、第２のチャネル層４０２であるＥ型チャネル層に相当する厚さのチャネル層を全面にわたって作製した後、Ｅ型チャネル層上部にフォトレジストを塗布し、再びチャネル層の成膜を行うことでも膜厚制御が可能である。全体を有機溶媒で濯げば２種の厚さを有するチャネル層が基板上に得られる。この場合、チャネル層ごとの膜厚制御性が高く好ましい。
【００３６】
（第２の実施形態）
本発明の第２の実施形態である表示装置の断面図の一部を図４に示す。
【００３７】
基板１００上に第１のＴＦＴ９０１及び第２のＴＦＴ９０２が作製されている。
【００３８】
第１のＴＦＴ９０１は第１のゲート電極２０１、絶縁膜３００、第１のチャネル層４０１、第１のドレイン電極５０１、第１のソース電極６０１を含む。
【００３９】
第２のＴＦＴ９０２は第２のゲート電極２０２、絶縁膜３００、第２のチャネル層４０２、第２のドレイン電極５０２、第２のソース電極６０２を含む。
【００４０】
第１のソース電極６０１と第２のドレイン電極５０２は互いに接続されている。また第１のゲート電極２０１は、不図示の配線により第１のソース電極６０１と接続されている。
【００４１】
第１のドレイン電極５０１を電源電圧Ｖｄｄに接続し、第２のソース電極６０２を接地すると、第２のゲート電極２０２を入力、第２のドレイン電極５０２を出力とするＥ／Ｄインバータとなる。
【００４２】
つまり、一方のトランジスタである第１のトランジスタがＤ型となり、他方のトランジスタである第２のトランジスタがＥ型として動作する。
【００４３】
第１のチャネル層４０１と第２のチャネル層４０２は厚さがほぼ等しい。第２のＴＦＴのチャネル層４０２と比較して第１のＴＦＴのチャネル層４０１に選択的に加熱処理することにより、第１のＴＦＴ９０１と第２のＴＦＴ９０２のＶｔｈが異なる値となる。
【００４４】
本発明において選択的に加熱処理するということは、基板上の予め定めた特定の部分（領域ともいう）のみに局所的（選択的／集中的）に熱量を与えるように制御することである。例えば特定の部分のみを局所的に加熱する方法がある。但し、当該特定の部分に加熱処理を行った際に熱の一部が当該特定の部分以外の部分に伝播する場合もあるが、本発明においては伝播した熱の影響（膜質に与える影響等）が無視できる程度であれば、許容される。当該特定の部分に加熱処理を行った際に熱の一部が当該特定の部分以外の部分に伝播する影響を抑制するために必要に応じて冷却手段を設けることも有効である。第１のＴＦＴと第２のＴＦＴのそれぞれの酸化物半導体薄膜の組成や膜厚によって，各ＴＦＴを保持すべき温度および時間における最適値は変化する。
【００４５】
本発明者らの知見によれば、Ｉｎ：Ｇａ：Ｚｎ＝１：０．９：０．６なる酸化物半導体薄膜を後述のような条件で作製する場合の熱処理条件と効果について一例としては以下の関係にある。即ち、たとえば第２のＴＦＴを１２０℃以下に保ちながら，第１のＴＦＴを２００℃１０分間以上保持することで一定の効果が得られる。
【００４６】
第１のＴＦＴのみを選択的に加熱するためには、接触加熱や電磁波の照射による加熱（高周波照射、紫外光照射、レーザ光照射など）を利用したさまざまな局所的な加熱方法を用いることができる。
本発明において、上記電磁波とは、ラジオ波、マイクロ波等の高周波及び、紫外線、可視光線、赤外線、ｘ線、γ線などの光も含むものである。
本発明においては、各種材料における抵抗率や比熱、特定の波長における吸収係数の違いを利用する誘導加熱を行うことで、選択加熱を行うことが可能である。
【００４７】
誘導加熱を行う場合、材料の選び方によっては発熱量の差が大きくなるため、ＶｔｈをＴＦＴごとに効果的に制御できるので好ましい。
【００４８】
また、材料による吸光係数の差を利用すれば、フラッシュランプなどの一括加熱によっても特定のＴＦＴを選択的に加熱することが可能である。具体的には、特定のＴＦＴの電極の構成材料（ゲート電極、ソース／ドレイン電極など）に他のＴＦＴの対応する電極の構成材料と異なる物を用いる。このような構成とすることで、フラッシュランプなどを用いて一括光照射を行い特定のＴＦＴを選択的に加熱することが可能である。これは吸収係数の高い材料で形成された電極部分のみが選択的に光エネルギーを吸収して加熱されるためである。とくにフラッシュランプによる光照射は加熱装置が単純であり好ましい。
【００４９】
このとき、特定のＴＦＴの温度を制御するために、ＴＦＴ構成材料以外に光吸収又は光反射材料を補ってもよい。また、必要に応じて集光・投影・走査などの光学系を用いることもできる。さらに、選択加熱された部分の熱が隣接する部分に伝播して膜質等を変化させるおそれのある場合には、必要に応じて冷却手段を設けることもできる。
【００５０】
要するに、本発明の実施形態において、前記インバータは、下記Ａ乃至Ｃの少なくとも何れか一種の構成を有することが好ましい。
Ａ：前記第１のトランジスタのソース電極の構成材料と前記第２のトランジスタのソース電極の構成材料とが互いに異なる構成。
Ｂ：前記第１のトランジスタのドレイン電極の構成材料と前記第２のトランジスタのドレイン電極の構成材料とが互いに異なる構成。
Ｃ：前記第１のトランジスタのゲート電極の構成材料と前記第２のトランジスタのゲート電極の構成材料とが互いに異なる構成。
そして、熱処理工程は、電磁波の照射による加熱工程を含むことが好ましいものである。
また、本発明の実施形態においては、前記インバータは、下記Ｄ乃至Ｆの少なくとも何れか一種の構成を有することが好ましい。
Ｄ：前記第１のトランジスタのソース電極の構成材料の物性と前記第２のトランジスタのソース電極の構成材料の物性とが互いに相違する構成。
Ｅ：前記第１のトランジスタのドレイン電極の構成材料の物性と前記第２のトランジスタのドレイン電極の構成材料の物性とが互いに相違する構成。
Ｆ：前記第１のトランジスタのゲート電極の構成材料の物性と前記第２のトランジスタのゲート電極の構成材料の物性とが互いに相違する構成。
そして、前記物性が抵抗率、比熱、及び吸光係数から選択される少なくとも一種であることが好ましい。
【００５１】
（第３の実施形態）
第１の実施形態に示したように厚さが異なるチャネル層を作製した後、任意の製造工程において熱処理を施す際に、第２の実施形態に記載した方法のように第１のチャネル層と第２のチャネル層の加熱処理条件に違いを付ける。
【００５２】
この結果、第１のＴＦＴ９０１と第２のＴＦＴ９０２のＶｔｈが異なる値となる。
【００５３】
本発明によるＥ／Ｄインバータが有効に動作するために、２種類のトランジスタの閾値電圧の差として適切な範囲について説明する。図５は、飽和負荷Ｅ／Ｅインバータによる３１段リングオシレータの発振特性と、Ｅ／Ｄインバータによる３１段リングオシレータの発振特性をＳＰＩＣＥシミュレーションにより比較した結果である。図５左側に示す、形状ベータ比、移動度比、電源電圧（Ｖｄｄ）、Ｅ型駆動ＴＦＴのＶｔｈの各条件において、負荷ＴＦＴのＶｔｈを変化させたものを図５右側に示した。ここで、形状ベータ比とは、負荷ＴＦＴのＷ／Ｌ比に対する駆動ＴＦＴのＷ／Ｌ比の比である。また、移動度比とは、負荷ＴＦＴの移動度に対する駆動ＴＦＴの移動度の比である。なお、チャネル長は全てのＴＦＴにおいてＬ＝１０μｍとした。チャネル幅については負荷ＴＦＴにおいてＷ＝４０μｍ、駆動ＴＦＴについてはＷ＝４０×ベータ比（μｍ）とした。各ＴＦＴのゲートオーバラップ長を５μｍとし、寄生容量についてはこれによるもののみを考慮した。
【００５４】
図５によれば、インバータへの電源電圧Ｖｄｄに対して負荷ＴＦＴのＶｔｈが式（２）にて示す関係を満たす場合、リングオシレータの発振振幅又は発振周波数の少なくともどちらかにおいてＥ／Ｄ化の効果がある。すなわち、各Ｅ／Ｄインバータにおいては飽和負荷Ｅ／Ｅインバータと比較してスイッチング速度又はノイズマージンの少なくともどちらかの点で優れている。
０．７＜｜（Ｖｔｈ（Ｌｄ）−Ｖｔｈ（Ｄｒ））／Ｖｄｄ｜＜２・・・（２）
つまり、この式（２）は第１及び第２のトランジスタの閾値電圧の差が電源電圧の７０％以上２００％以下となるような電源電圧を供給されて動作することを示す。
【００５５】
上記評価条件において、上記不等式の外側ではＥ／Ｄ化の効果が小さい。具体的には、｜（Ｖｔｈ（Ｌｄ）−Ｖｔｈ（Ｄｒ））／Ｖｄｄ｜＜０．７の場合は負荷容量を充電するための駆動力が不足する、或いは不安定な発振が認められる場合がある。一方、｜（Ｖｔｈ（Ｌｄ）−Ｖｔｈ（Ｄｒ））／Ｖｄｄ｜＞２の場合は反転電圧が電源電圧に対し上がりすぎ、入出力電圧範囲が小さくなる。
【００５６】
さらに、本発明によるインバータに用いられるＴＦＴを構成する材料について詳しく説明する。
【００５７】
・チャネル層
チャネル層には酸化物半導体材料が用いられる。具体的には、ＺｎＯ、Ｉｎ２Ｏ３、Ｇａ２Ｏ３等、及びこれらの混晶や非晶質固溶体など（Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏなど）を用いることができる。つまり、Ｉｎ、Ｇａ、Ｚｎから選択される少なくとも１つの元素を含む酸化物半導体を用いることができる。
【００５８】
特に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜をスパッタリング法により、ＴＦＴのチャネル層として形成すれば、電界効果移動度が十分に大きなトランジスタを作製することができる。この場合、チャネル層となる材料の成膜温度が低いため、プラスチックなどの可撓性基板上に発光装置を作製することができる。
【００５９】
更に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜において、少なくとも一部を非晶質とすることが望ましい。これにより、エッチング加工性が向上する。
【００６０】
・ソース・ドレイン電極
ソース・ドレイン電極に用いられる材料は、チャネル層がｎ型半導体の場合、チャネル層に対する電子の注入障壁が十分小さいことが必要である。ｐ型半導体の場合にはホールの注入障壁が十分小さいことが必要である。例えば、Ａｌ・Ｃｒ・Ｗ・Ｔｉ・Ａｕなどの金属や、Ａｌ合金、ＷＳｉ等のシリサイドなどが利用可能である。また、透明導電性酸化物や、キャリア濃度が大きな透明酸化物半導体も用いることができる。酸化インジウム錫（ＩＴＯ）・酸化インジウム亜鉛（ＩＺＯ）や、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜などがこれにあたる。
【００６１】
また、ソース・ドレイン電極が複数の材料の接続により形成されていてもよい。また、複数の材料の多層膜であってもよい。
【００６２】
・ゲート電極
ゲート電極に用いられる材料は、上記ソース・ドレイン電極と同様の材料群から選択して用いられる。各種金属薄膜、導電性酸化物薄膜、導電性有機物薄膜などが利用できる。これらの各種材料における抵抗率や、比熱や、特定の波長における吸収係数などの物性の違いを利用して選択加熱に用いることができる。なお、ソース・ドレイン電極の材料によってもチャネル部の選択加熱が達成できる。
【００６３】
また、ゲート電極が複数の材料の接続により形成されていてもよく、複数の材料の多層膜であってもよい。
【００６４】
ゲート絶縁層には、平坦な膜が形成でき、導電性が小さい材料である必要がある。具体的には、ゲート−ソースリーク電流Ｉｇｓがドレイン−ソース電流Ｉｄｓに比べて実用上十分小さい必要がある。
【００６５】
化学気相蒸着（ＣＶＤ）成膜によるＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙや、ＲＦマグネトロンスパッタによるＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５等、及びこれらからなる多層膜の中から選ばれる。図３のように２つ以上のＴＦＴで共有されていても、ＴＦＴごとに区別された個別な膜でもよい。
【００６６】
なお、２種のＴＦＴでＥ／Ｄインバータを作製する時、２つのＶｔｈは、回路に組み込む際において必ずしもゼロをまたいでいる（一方がマイナスで他方がプラスの関係を有する）ことが必須ではない。２種のＴＦＴがともにＥ型若しくはともにＤ型であっても、互いのＶｔｈが互いに十分離れており、回路設計の見地から区別して利用できる場合には本発明が適用できる。
【００６７】
さらに、互いにＶｔｈが区別できる３種以上のＴＦＴを作製する場合においても同様に本発明が適用できる。
【００６８】
ＴＦＴのチャネル層として用いるアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜の物性を評価した。
【００６９】
被成膜基板としてはガラス基板（コーニング社製１７３７）を脱脂洗浄したものを用意した。ターゲット材料としては、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体（サイズ直径９８ｍｍ、厚さ５ｍｍ）を用いた。
【００７０】
この焼結体は出発原料として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ（各４Ｎ試薬）を湿式混合（溶媒：エタノール）し、仮焼結（１０００℃、２ｈ）乾式粉砕、本焼結（１５００℃、２ｈ）を経て作製した。
【００７１】
このターゲットの電気伝導度は０．２５（Ｓ／ｃｍ）であり、半絶縁体状態であった。
【００７２】
堆積室内の到達真空は、３×１０−４Ｐａであり、酸素が３．３体積％含まれる酸素−アルゴン混合気体により成膜中の全圧を０．５３Ｐａとした。
【００７３】
また、基板温度は特に制御せず、ターゲットと被成膜基板間の距離は８０（ｍｍ）であった。投入電力はＲＦ３００Ｗであり、成膜レートは、２（Å／ｓ）で行った。
【００７４】
６０ｎｍ積層した膜に対し、測定対象面に対して入射角０．５度でＸ線を入射させＸ線回折測定を薄膜法にて行った。その結果明瞭な回折ピークは認められなかったことから、作製したＩｎ−Ｇａ−Ｚｎ−Ｏ膜はアモルファスであると判断された。
【００７５】
蛍光Ｘ線（ＸＲＦ）分析の結果、薄膜の金属組成比はＩｎ：Ｇａ：Ｚｎ＝１：０．９：０．６であった。
【００７６】
また、チタンと金の積層蒸着膜を用いたコプラナー型電極パターンによる２端子Ｉ−Ｖ測定を行い、同薄膜の電気伝導度を測定したところ、約７×１０−５（Ｓ／ｃｍ）であった。電子移動度を約５（ｃｍ２／Ｖｓ）と仮定すると、電子キャリア濃度は約１０１４（ｃｍ−３）と推定される。
【００７７】
以上のことから、作製したＩｎ−Ｇａ−Ｚｎ−Ｏ系薄膜は、ＩｎとＧａとＺｎを含み、かつ少なくとも一部が非晶質の酸化物である事を確認した。
【００７８】
以下、作製するチャネル層を形成する物質はこのＩｎとＧａとＺｎを含み、かつ少なくとも一部が非晶質の酸化物である。
【００７９】
また、この金属組成比は上記のＩｎ：Ｇａ：Ｚｎ＝１：０．９：０．６でもなくても構わない。
【００８０】
そこで、以下の手順で、異なる４枚の基板上にそれぞれ複数のＴＦＴを作製し、試料１〜４とした。試料１〜４のそれぞれにおいて作製したＴＦＴの断面図を図６に示す。
【００８１】
清浄なガラス基板（コーニング社製１７３７）を基板１００とし、この上に電子ビーム蒸着法でチタンと金を合計５０ｎｍ蒸着し、リフトオフ法でパターニングすることで、ゲート電極２００を得た。次にＲＦマグネトロンスパッタにより、ゲート絶縁膜３００となるＳｉＯ２層を全面に成膜した（成膜ガスＡｒ、成膜圧力０．１Ｐａ、投入電力４００Ｗ、膜厚１００ｎｍ）。ゲート電極２００の上部にあるゲート絶縁層３００の一部（不図示）にエッチングで開口し、ゲート電極２００に接触するためのコンタクトホールを得た。続いてチャネル層４００としてアモルファスＩＧＺＯ層をＲＦマグネトロンスパッタにより成膜した（成膜ガスＯ２（３．３％）＋Ａｒ、成膜圧力０．５３Ｐａ、投入電力３００Ｗ）。膜厚は、試料１及び２においては３０ｎｍ、試料３及び４においては６０ｎｍとした。スパッタ成膜中には基板温度は特に制御しなかった。
【００８２】
続いてエッチングによりチャネル層４００を所定のチャネルサイズにパターニングした。
【００８３】
続いて、試料２及び４については全体を大気雰囲気中にて設定温度３００℃のホットプレート上で２０分間、均一的に加熱した。試料１及び３についてはこの加熱処理を行わなかった。
【００８４】
最後に、電子ビーム蒸着法で再びチタンと金を合計１００ｎｍ成膜し、リフトオフによってドレイン電極５００、ソース電極６００を形成した。各試料それぞれにおいてチャネル幅Ｗ＝４０μｍ、と２００μｍ又は８００μｍのＴＦＴを作製した。チャネル長ＬはいずれもＬ＝１０μｍとした。
【００８５】
これらの試料においてＶｄｓ＝＋１０Ｖにて測定したＩｄｓ−Ｖｇｓ特性を図７（ａ）から７（ｈ）に示す。いずれも明らかなｎチャネルＴＦＴ特性となっている。
【００８６】
μ（ｃｍ２／Ｖｓ）とＶｔｈ（Ｖ）を求めると次のようであった。
試料１（チャネル層厚ｄ＝３０ｎｍ、熱処理なし）
Ｗ＝４０μｍ：μ＝６．５、Ｖｔｈ＝＋３．５
Ｗ＝８００μｍ：μ＝２．０、Ｖｔｈ＝＋３．４
試料２（チャネル層厚ｄ＝３０ｎｍ、熱処理あり）
Ｗ＝４０μｍ：μ＝９．３、Ｖｔｈ＝−０．２３
Ｗ＝２００μｍ：μ＝７．８、Ｖｔｈ＝＋１．４
試料３（チャネル層厚ｄ＝６０ｎｍ、熱処理なし）
Ｗ＝４０μｍ：μ＝６．０、Ｖｔｈ＝＋２．１
Ｗ＝２００μｍ：μ＝４．２、Ｖｔｈ＝＋１．５
試料４（チャネル層厚ｄ＝６０ｎｍ、熱処理あり）
Ｗ＝４０μｍ：μ＝９．７、Ｖｔｈ＝−１０．１
Ｗ＝２００μｍ：μ＝１５、Ｖｔｈ＝−３．０
試料１及び３のＴＦＴはいずれもＥ型であり、試料４のＴＦＴはともにＤ型ＴＦＴである。
【００８７】
一方、試料２のＷ＝４０μｍなるＴＦＴにおいては厳密にはＶｔｈは負であるが、後に示すように、他のＴＦＴとの組み合わせによってはＥ型ＴＦＴとして動作することが期待できる。
【００８８】
また、特に記さなかったが，すべての試料において作製工程中に空気中での乾燥を複数回行っており（１２０℃１０分）、試料完成後においてもこれに準ずる条件での熱印加による電気特性の変化は無視できると考えられる。
【００８９】
上記の実験を元に、以下の各実施例のようなインバータを作製する。
【実施例１】
【００９０】
本実施例１は第１の実施形態を利用したものの一例である。図８に、実施例１における酸化物半導体薄膜トランジスタを用いたＥ／Ｄインバータの作製工程を示す。
【００９１】
清浄なガラス基板（コーニング社製１７３７）を基板１００とする。
【００９２】
この上に第１のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法でチタンと金を合計５０ｎｍ蒸着し、リフトオフ法でパターニングすることで、第１のゲート電極２０１及び第２のゲート電極２０２を得る。
【００９３】
次にＲＦマグネトロンスパッタにより、第１のＴＦＴ及び第２のＴＦＴに共通のゲート絶縁膜３００となるＳｉＯ２層を全面に成膜する（成膜ガスＡｒ、成膜圧力０．１Ｐａ、投入電力４００Ｗ、膜厚１００ｎｍ）。この上に第２のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、ゲート電極２０１及び２０２の上方にあるゲート絶縁層３００の一部をエッチングでパターニングし、コンタクトホール（不図示）を得る。
【００９４】
続いて酸化物半導体からなるチャネル層となるアモルファスＩＧＺＯ膜（共通の堆積膜）４００をＲＦマグネトロンスパッタ法により成膜する（成膜ガスＯ２（３．３体積％）＋Ａｒ、成膜圧力０．５３Ｐａ、投入電力３００Ｗ）。膜厚は、第１及び第２のＴＦＴの各チャネル層に相当する部分においてともに６０ｎｍ成膜する。スパッタ成膜中には基板温度は特に制御しない。
【００９５】
続いて、第１のＴＦＴが形成される領域８０１におけるアモルファスＩＧＺＯ膜４００の上部に第３のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成し、アモルファスＩＧＺＯ膜４００をドライエッチングする。エッチングは第２のＴＦＴが形成される領域８０２におけるアモルファスＩＧＺＯ膜４００の膜厚が３０ｎｍになるように時間及び強度を調節して行う。
【００９６】
第４のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後にアモルファスＩＧＺＯ膜４００をエッチングして各トランジスタ毎にチャネル層が独立するように当該アモルファスＩＧＺＯ膜を分断する。こうして、第１のチャネル層４０１及び第２のチャネル層４０２を得る。
【００９７】
続いて、全体を大気雰囲気中にて設定温度３００℃のホットプレート上で２０分間、均一的に加熱する。
【００９８】
最後に、第５のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法で再びチタンと金を合計１００ｎｍ成膜する。そして、リフトオフによって第１のドレイン電極５０１、第１のソース電極６０１、第２のドレイン電極５０２、第２のソース電極６０２を形成する。このとき、第１のソース電極６０１と第２のドレイン電極５０２は図８のように一体であり、電気的に接続されている。また、ソース・ドレイン電極と同時に上記コンタクトホールを介した層間配線（不図示）を形成することにより、第１のソース電極６０１を第１のゲート電極２０１と接続する。
【００９９】
以上により、第１のドレイン電極５０１を外部電源端子、第２のソース電極６０２を接地端子とするＥ／Ｄインバータが完成する。
【０１００】
フォトリソグラフィー工程は５回である。
【０１０１】
上記手順で作製されるＥ／Ｄインバータの動特性を見積もるため、試料４におけるＷ＝４０μｍのＴＦＴを負荷ＴＦＴ、試料２におけるＷ＝２００μｍのＴＦＴを駆動ＴＦＴとするＥ／Ｄインバータからなる５段リングオシレータの回路シミュレーションを行った。シミュレーションには、最も単純なＭＯＳモデルであるグラジュアルチャネルのＬｅｖｅｌ１（ｎチャネル型ＭＯＳ）モデルを用いた。その結果、外部電源電圧＋１０Ｖにおいて４７０ｋＨｚで発振した。遅延時間は０．２１μｓであった。振幅は８．０Ｖであり、出力電圧の最大値＋９．７Ｖは電源電圧＋１０Ｖに近い。出力波形を図９に示す。
【０１０２】
本実施例１では、比較例１−１に示す飽和負荷Ｅ／Ｅインバータの作製プロセスに対しフォトリソグラフィー工程が１回増えるだけで、Ｅ／Ｄインバータが簡便に構成できる。
【０１０３】
（比較例１−１）
実施例１と類似の作製法であるが、両チャネル層の膜厚を異なる膜厚に調整する工程を踏まず、同一基板上に２種類のＴＦＴ作製する。すなわち、両ＴＦＴのチャネルが３０ｎｍと同じ膜厚で、加熱処理条件も同じ作製法にて同一基板上に２種類のＴＦＴを作製する。すると飽和負荷Ｅ／Ｅインバータが作製できる。その工程を図１０に示す。
【０１０４】
清浄なガラス基板（コーニング社製１７３７）を基板１００とする。
【０１０５】
この上に第１のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法でチタンと金を合計５０ｎｍ蒸着しリフトオフ法でパターニングすることで、第１のゲート電極２０１及び第２のゲート電極２０２を得る。
【０１０６】
次にＲＦマグネトロンスパッタにより、第１のＴＦＴ及び第２のＴＦＴに共通のゲート絶縁膜３００となるＳｉＯ２層を全面に成膜する（成膜ガスＡｒ、成膜圧力０．１Ｐａ、投入電力４００Ｗ、膜厚１００ｎｍ）。この上に第２のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、ゲート絶縁層３００をエッチングでパターニングし、ゲート電極２０１及び２０２の上方にコンタクトホール（不図示）を得る。
【０１０７】
続いてチャネル層４００としてアモルファスＩＧＺＯ層をＲＦマグネトロンスパッタにより成膜する（成膜ガスＯ２（３．３％）＋Ａｒ、成膜圧力０．５３Ｐａ、投入電力３００Ｗ）。膜厚は、第１及び第２のＴＦＴの各チャネル層に相当する部分においてともに３０ｎｍ成膜する。スパッタ成膜中には基板温度は特に制御しない。
【０１０８】
第３のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後にチャネル層４００をエッチングし、第１のチャネル層４０１及び第２のチャネル層４０２を得る。
【０１０９】
続いて、全体を大気雰囲気中にて設定温度３００℃のホットプレート上で２０分間、均一的に加熱する。
【０１１０】
最後に、第４のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法で再びチタンと金を合計１００ｎｍ成膜する。そして、リフトオフによって第１のドレイン電極５０１、第１のソース電極６０１、第２のドレイン電極５０２、第２のソース電極６０２を形成する。同時に、上記コンタクトホールを介した層間配線（不図示）を形成することにより、第１のドレイン電極５０１を第１のゲート電極２０１と接続する。
【０１１１】
また、第１のソース電極６０１と第２のドレイン電極５０２は一体とする。
【０１１２】
以上により、第１のドレイン電極５０１を外部電源端子、第２のソース電極６０２を接地端子とする飽和負荷Ｅ／Ｅインバータが完成する。フォトリソグラフィー工程は４回である。
【０１１３】
上記手順で作製される飽和負荷Ｅ／Ｅインバータの動特性を見積もるため、以下の回路シミュレーションを行った。即ち、試料２におけるＷ＝４０μｍのＴＦＴを負荷ＴＦＴ、試料２におけるＷ＝２００μｍのＴＦＴを駆動ＴＦＴとする飽和負荷Ｅ／Ｅインバータからなる５段リングオシレータの回路シミュレーションを行った。出力波形を図１１に示す。外部電源電圧＋１０Ｖにおいて３５０ｋＨｚで発振した。１段あたりの遅延時間は０．２９μｓであり、実施例１よりも約４割長くなった。また、振幅は５．５Ｖであり、出力電圧の最大値は＋７．１Ｖであり、電源電圧の＋１０Ｖに対し約３Ｖ低下した。
【０１１４】
すなわち、実施例１のＥ／Ｄインバータのほうが本比較例の飽和負荷Ｅ／Ｅインバータよりも高速・大振幅動作しており、実施例１の作製法によれば比較例１−１よりも高性能なインバータが得られると期待できる。
【０１１５】
なお、試料２におけるＷ＝４０μｍのＴＦＴのＶｔｈは厳密にはゼロに対して若干負にある。しかし、試料２におけるＷ＝２００μｍのＴＦＴのＶｔｈと近い値であることが重要であり、この組み合わせでは試料２におけるＷ＝４０μｍの負荷ＴＦＴは実質Ｅ型とみなせる。
【０１１６】
また、試料４におけるＷ＝４０μｍのＴＦＴを負荷ＴＦＴ・試料４におけるＷ＝２００μｍのＴＦＴを駆動ＴＦＴとする５段リングオシレータの回路シミュレーションも行った。インバータがＥ／Ｄインバータの場合・飽和負荷Ｅ／Ｅインバータの場合のいずれにおいても発振しなかった。
【０１１７】
（比較例１−２）
特許文献２に開示されているチャネル層形成法をもとにした、上記実施例１と類似のＥ／Ｄインバータ作製法を考える。特許文献２に開示されている方法ではＶｔｈはＺｎＯ成膜雰囲気への一酸化窒素濃度によって制御される。２種類のＶｔｈを有するＴＦＴを同一基板上に作製する場合、第１のチャネル層と第２のチャネル層のそれぞれを得るためにはドーピング濃度の異なる別々なチャネル層成膜工程が必要である。
【０１１８】
比較例１−１と類似の以下の工程で、Ｅ／Ｄインバータを作製できる。図１２を用いて工程を説明する。
【０１１９】
清浄なガラス基板（コーニング社製１７３７）を基板１００とする。
【０１２０】
この上に第１のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法でチタンと金を合計５０ｎｍ蒸着しリフトオフ法でパターニングすることで、第１のゲート電極２０１及び第２のゲート電極２０２を得る。
【０１２１】
次にＲＦマグネトロンスパッタにより、第１のＴＦＴ及び第２のＴＦＴに共通のゲート絶縁膜３００となるＳｉＯ２  層を全面に成膜する（成膜ガスＡｒ、成膜圧力０．１Ｐａ、投入電力４００Ｗ、膜厚１００ｎｍ）。この上に第２のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、ゲート絶縁層３００をエッチングでパターニングし、ゲート電極２０１及び２０２の不図示領域の上方にコンタクトホール（不図示）を得る。
【０１２２】
続いて第１のチャネル層４０１となるＺｎＯ層をパルスレーザ堆積法により成膜する。第１のチャネル層４０１には意図的なドープを行わない。第３のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成しエッチングによりパターニングを行い、第１のチャネル層４０１を得る。さらに、同様の手順で第２のチャネル層４０２となるＺｎＯ層をパルスレーザ堆積法により成膜する。このときの成膜雰囲気を酸素と一酸化窒素の減圧混合気とすることで、第２のチャネル層４０２に窒素をドープする。第４のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成しエッチングによりパターニングを行い、第２のチャネル層４０２を得る。
【０１２３】
最後に、第５のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法で再びチタンと金を合計１００ｎｍ成膜する。次いで、リフトオフによって第１のドレイン電極５０１、第１のソース電極６０１、第２のドレイン電極５０２、第２のソース電極６０２を形成する。同時に、上記コンタクトホールを介した層間配線（不図示）を形成することにより、第１のソース電極６０１を第１のゲート電極２０１と接続する。
【０１２４】
また、第１のソース電極６０１と第２のドレイン電極５０２は一体とする。
【０１２５】
以上により、第１のドレイン電極５０１を外部電源端子、第２のソース電極６０２を接地端子とするＥ／Ｄインバータが完成する。なお、この上に引き続いて保護層を適宜成膜し、第１のトランジスタ９０１のＶｔｈと第２のトランジスタ９０２のＶｔｈとの間の差をさらに好ましく調節してもよい。
【０１２６】
上記手順でのフォトリソグラフィー工程は５回であり、実施例１と等しい。
【０１２７】
しかし、実際には上記手順でのインバータの作製は困難であり、フォトリソグラフィー工程は少なくとも６回必要であり、実施例１に対して１回増となる。
【０１２８】
その理由として次の２点があげられる。
【０１２９】
まず１点目は、第２のチャネル層４０２の成膜時に第１のチャネル層４０１も成膜チャンバに入る。上記の方法では第１のチャネル層４０１が第２のチャネル層４０２の成膜中に成膜雰囲気に晒されることは避けられない。この結果、第１のチャネル層４０１の電気特性が第２のチャネル層の成膜前後で変化するおそれがあり好ましくない。これを防ぐ為、第２のチャネル層の成膜雰囲気から第１のチャネル層４０１を保護するために、第１のチャネル層４０１の上に何らかの封止層（フォトレジストやＳｉＮｘスパッタ膜など）を設ける場合は更にフォトリソグラフィー工程が必要である。
【０１３０】
２点目は、第１のチャネル層４０１のパターニング後に第２のチャネル層４０２をエッチングでパターニングする場合、後者のエッチングによって前者が浸食されないためには前者に対する後者のエッチング選択比が重要となる。しかし、第１のチャネル層４０１と第２のチャネル層４０２の構成成分の差はドーパント含有量のみであり、エッチング選択比は１に近いと考えられる。従って、確実なパターニングのためには、第１のＴＦＴが形成される領域８０１の上にエッチング保護層などを設ける必要があり、この場合もさらにフォトリソグラフィー工程が必要である。
【０１３１】
よって、従来技術を応用したＥ／Ｄインバータ作製法よりも、本発明の作製法の方がプロセス回数も少ない簡便な方法でＥ／Ｄインバータを作製することができる。
【実施例２】
【０１３２】
実施例１におけるチャネル層形成部分にリフトオフ法を用いた場合を実施例２に示す。その工程を、再び図８を用いて説明する。
【０１３３】
実施例１と同様の方法でコンタクトホールを得た後、続いてチャネル層の一部となるアモルファスＩＧＺＯ膜４００をＲＦマグネトロンスパッタにより成膜する（成膜ガスＯ２（３．３体積％）＋Ａｒ、成膜圧力０．５３Ｐａ、投入電力３００Ｗ）。膜厚は、第１のＴＦＴ及び第２のＴＦＴの各チャネル層に相当する部分においてともに３０ｎｍと同じ膜厚分を成膜する。スパッタ成膜中には基板温度は特に制御しない。
【０１３４】
続いて、第２のＴＦＴが形成される領域８０２におけるアモルファスＩＧＺＯ膜４００の上部に第３のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成する。フォトレジストは適宜熱処理し、これに続く工程でのスパッタダメージに対する耐性を高めておくことが好ましい。このフォトレジストと、第１のＴＦＴが形成される領域８０１との上に、アモルファスＩＧＺＯ膜４００の残りとして再びアモルファスＩＧＺＯ膜を同様の条件でのＲＦマグネトロンスパッタにより３０ｎｍ成膜する。さらに、全体をフォトレジスト除去液でリンスし、フォトレジスト及びその上方に成膜されたアモルファスＩＧＺＯ膜を除去し、第１のＴＦＴのみにチャネル層を積層し、第１のＴＦＴのチャネル層を形成する。この時点で図８（ｄ）で示すように、２つのＴＦＴ毎に膜厚の異なるチャネル層が得られる。
【０１３５】
以降、実施例１と同様の手順でＥ／Ｄインバータが完成する。フォトリソグラフィー工程は５回である。
【０１３６】
この様にチャネル層形成時にリフトオフ法を用いる場合、実施例１と同様の効果を得られる。また、実施例１と比較して、チャネル層の膜厚制御性が高い。
【実施例３】
【０１３７】
本実施例３は第２の実施形態を利用したものの一例である。図１３に、実施例３における酸化物薄膜トランジスタを用いたＥ／Ｄインバータの作製工程を示す。
【０１３８】
清浄なガラス基板（コーニング社製１７３７）上に酸化インジウム錫（ＩＴＯ、導電率１×１０４Ｓ／ｃｍ）をＲＦマグネトロンスパッタによって膜厚２００ｎｍ成膜し、この上に第１のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成する。その後、エッチングでパターニングし、第１のゲート電極２０１を得る。
【０１３９】
続いて同基板に第２のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法でチタンと金を合計５０ｎｍ蒸着し、リフトオフ法でパターニングし、第２のゲート電極２０２を得る。
【０１４０】
次にＲＦマグネトロンスパッタにより、第１のＴＦＴ及び第２のＴＦＴに共通のゲート絶縁膜３００となるＳｉＯ２層を全面に成膜する（成膜ガスＡｒ、成膜圧力０．１Ｐａ、投入電力４００Ｗ、膜厚１００ｎｍ）。この上に第３のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、エッチングでパターニングし、コンタクトホール（不図示）を得る。
【０１４１】
続いてチャネル層となるアモルファスＩＧＺＯ膜４００をＲＦマグネトロンスパッタにより成膜する（成膜ガスＯ２（３．３体積％）＋Ａｒ、成膜圧力０．５３Ｐａ、投入電力３００Ｗ）。膜厚は、第１のＴＦＴ及び第２のＴＦＴの各チャネル層に相当する部分においてともに６０ｎｍ成膜する。スパッタ成膜中には基板温度は特に制御しない。アモルファスＩＧＺＯ膜４００をエッチングして、各トランジスタ毎にチャネル層が独立するように分断する。こうして、第１のチャネル層４０１及び第２のチャネル層４０２を得る。
【０１４２】
続いて、全体を誘導加熱する。ＩＴＯ電極の抵抗率は金の約５０倍なので第２のゲート電極２０２に比べて第１のゲート電極２０１が選択的に加熱される。交流印加磁場のパワー、周波数、印加時間は最適化されたものを用いる。また、必要に応じて誘導加熱用の交流磁場を断続的に印加することで、基板の熱伝導による加熱選択比の低下を防ぐ。ヒートシンク等の冷却手段を利用しゲート電極２０２に加わる熱を冷ますことも有効である。
【０１４３】
最後に、第５のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法で再びチタンと金を合計１００ｎｍ成膜する。その後、リフトオフによって第１のドレイン電極５０１、第１のソース電極６０１、第２のドレイン電極５０２、第２のソース電極６０２を形成する。同時に、上記コンタクトホールを介した層間配線（不図示）を形成することにより、第１のソース電極６０１を第１のゲート電極２０１と接続する。
【０１４４】
また、第１のソース電極６０１と第２のドレイン電極５０２は一体とする。
【０１４５】
以上により、第１のドレイン電極５０１を外部電源端子、第２のソース電極６０２を接地端子とするＥ／Ｄインバータが完成する。フォトリソグラフィー工程は５回である。
【０１４６】
Ｅ／Ｄインバータの動特性を見積もるため、試料４におけるＷ＝４０μｍのＴＦＴを負荷ＴＦＴ、試料３におけるＷ＝２００μｍのＴＦＴを駆動ＴＦＴとするＥ／Ｄインバータからなる５段リングオシレータの回路シミュレーションを行った。
【０１４７】
その結果、外部電源電圧＋１０Ｖにおいて３９０ｋＨｚで発振した。遅延時間は０．２６μｓであった。振幅は５．５Ｖ、１段あたりの出力電圧の最大値は＋９．０Ｖであり、電源電圧＋１０Ｖからは１．０Ｖ低下した。出力波形を図１４に示す。
【０１４８】
本実施例では、飽和負荷Ｅ／Ｅインバータの作製プロセス（比較例３−１）に対しフォトリソグラフィー工程が１回増えるだけで、Ｅ／Ｄインバータが簡便に構成できる。
【０１４９】
また、この２種類のＴＦＴにおいてソース・ドレイン・ゲートの電極を構成する材料に同じ材料を用いる。このような構成とすることにより、膜厚も同じチャネル層を形成した場合でも、チャネル層の加熱処理時に、接触加熱やレーザアニールにより第１のチャネル層４０１近傍のみを集中加熱しても、実施例３と同様の効果を得ることができる。
【０１５０】
この場合、フォトリソグラフィ−工程の数を１回減らすことができる。
【０１５１】
しかし、本実施例３のようにソース・ドレイン・ゲートの電極を構成する材料が異なるＴＦＴを作製し誘導加熱を行う、又は材料による吸光係数の差を利用してフラッシュランプ等で加熱すれば、装置を単純にでき制御性が向上する。
【０１５２】
そして、本実施例３では２種類のトランジスタにおいてゲート電極に異なる材料を用い、誘導加熱を行った。しかし、第１のトランジスタのソースやドレイン等のゲート以外の電極と、第２のトランジスタにて対応する電極に異なる材料を用い、誘導加熱を行っても本実施例３と同様の効果を得ることができる。
【０１５３】
（比較例３−１）
実施例３と類似の作製法であるが、両チャネル層の膜厚を６０ｎｍとし、第１のチャネル層４０１の選択的加熱を行わず、かつ両ＴＦＴのチャネルとも加熱処理工程を踏まず同一基板上に２種類のＴＦＴを作製する。すると、実施例１における比較例１−１と同様に、４回のフォトリソグラフィー工程を用いて飽和負荷Ｅ／Ｅインバータを作製することができる。
【０１５４】
飽和負荷Ｅ／Ｅインバータの動特性を見積もるため、試料３におけるＷ＝４０μｍのＴＦＴを負荷ＴＦＴ、試料３におけるＷ＝２００μｍのＴＦＴを駆動ＴＦＴとする飽和負荷Ｅ／Ｅインバータからなる５段リングオシレータの回路シミュレーションを行った。その結果、外部電源電圧＋１０Ｖにおいて１５０ｋＨｚで発振し、振幅は４．４Ｖであった。１段あたりの遅延時間は０．６６μｓであり、実施例２に対して２．５倍程度に長くなった。出力電圧の最大値は約＋６Ｖであり、実施例２と比較して大幅に低下した。すなわち、実施例３のＥ／Ｄインバータのほうが本比較例の飽和負荷Ｅ／Ｅインバータよりも高速・大振幅動作している。従って、実施例２の作製法によれば本比較例よりも高性能なインバータが得られると期待できる。出力波形を図１５に示す。
【実施例４】
【０１５５】
本実施例４は第３の実施形態を利用したものの一例である。図８に、本実施例４における酸化物半導体薄膜トランジスタを用いたＥ／Ｄインバータの作製工程を示す。
【０１５６】
清浄なガラス基板（コーニング社製１７３７）を基板１００とする。
【０１５７】
この上に第１のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法でチタンと金を合計５０ｎｍ蒸着しリフトオフ法でパターニングすることで、第１のゲート電極２０１及び第２のゲート電極２０２を得る。
【０１５８】
次にＲＦマグネトロンスパッタにより、第１及び第２のＴＦＴに共通のゲート絶縁膜３００となるＳｉＯ２層を全面に成膜する（成膜ガスＡｒ、成膜圧力０．１Ｐａ、投入電力４００Ｗ、膜厚１００ｎｍ）。この上に第２のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、第１のゲート電極２０１及び第２のゲート電極２０２の上方にあるゲート絶縁層３００の一部をエッチングでパターニングし、コンタクトホール（不図示）を得る。
【０１５９】
続いてチャネル層となるアモルファスＩＧＺＯ膜４００をＲＦマグネトロンスパッタにより成膜する（成膜ガスＯ２（３．３体積％）＋Ａｒ、成膜圧力０．５３Ｐａ、投入電力３００Ｗ）。膜厚は、第１のＴＦＴ、第２のＴＦＴの各チャネル層に相当する部分においてともに６０ｎｍ成膜する。スパッタ成膜中には基板温度は特に制御しない。
【０１６０】
続いて、第１のＴＦＴが形成される領域８０１におけるアモルファスＩＧＺＯ膜４００の上部に第３のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成し、アモルファスＩＧＺＯ膜４００をドライエッチングする。エッチングは第２のＴＦＴが形成される領域８０２におけるアモルファスＩＧＺＯ膜４００の膜厚が３０ｎｍになるように時間及び強度を調節して行う。
【０１６１】
第４のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後にアモルファスＩＧＺＯ膜４００をエッチングして、各トランジスタ毎にチャネル層が独立するように分断する。こうして、第１のチャネル層４０１及び第２のチャネル層４０２を得る。
【０１６２】
続いて、集光したレーザ光により、第１のチャネル層４０１近傍のみを集中加熱する。このとき第１のチャネル層４０１ほどではないが、基板の熱伝導により第２のチャネル層４０２も若干加熱される。
【０１６３】
しかし、図７（ａ）〜（ｈ）に示して確認したように、第２のチャネル層を用いるＴＦＴは第１のチャネル層を用いるＴＦＴに比べて加熱前後のＶｔｈの変化が小さいので、この４０２は加熱処理されていないものとして扱う。
【０１６４】
最後に、第５のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法で再びチタンと金を合計１００ｎｍ成膜する。その後、リフトオフによって第１のドレイン電極５０１、第１のソース電極６０１、第２のドレイン電極５０２、第２のソース電極６０２を形成する。このとき、第１のソース電極６０１と第２のドレイン電極５０２は図８（ｄ）のように一体であり、電気的に接続されている。また、ソース・ドレイン電極と同時に上記コンタクトホールを介した層間配線（不図示）を形成することにより、第１のソース電極６０１を第１のゲート電極２０１と接続する。
【０１６５】
以上により、第１のドレイン電極５０１を外部電源端子、第２のソース電極６０２を接地端子とするＥ／Ｄインバータが完成する。フォトリソグラフィー工程は５回である。
【０１６６】
上記手順で作製されるＥ／Ｄインバータの動特性を見積もるため、試料４におけるＷ＝４０μｍのＴＦＴを負荷ＴＦＴ、試料１におけるＷ＝８００μｍのＴＦＴを駆動ＴＦＴとするＥ／Ｄインバータからなる５段リングオシレータの回路シミュレーションを行った。
【０１６７】
その結果、外部電源電圧＋１０Ｖにおいて１１４ｋＨｚで発振した。遅延時間は０．８８μｓであった。振幅は７．８Ｖであり、出力電圧の最大値は電源電圧と等しい＋１０Ｖであった。出力波形を図１６に示す。
【０１６８】
本実施例４では、次の比較例に示すような飽和負荷Ｅ／Ｅインバータの作製プロセスに対しフォトリソグラフィー工程が同回数ないし１回増えるだけで、Ｅ／Ｄインバータが簡便に構成できる。
【０１６９】
また、膜厚差を設ける際にエッチングではなく、実施例２で示したようにリフトオフによる膜厚調節を行っても良い。この場合、膜厚制御性が良くなる。
【０１７０】
そして、加熱条件に差を設ける際にも、実施例３で示したようにソース・ドレイン・ゲートの電極を構成する材料において異なる材料で２種類のＴＦＴを作製し、誘導加熱又は光照射によって選択的に加熱を行っても良い。
【０１７１】
（比較例４−１）
実施例４と類似の作製法であるが、第１のチャネル層４０１の選択的加熱を行わず、両ＴＦＴのチャネルとも加熱処理工程を踏まず同一基板上に２種類のＴＦＴを作製する。すると飽和負荷Ｅ／Ｅインバータが作製できる。
【０１７２】
実施例４と同様に図８に示すように、エッチング又はリフトオフにより膜厚差を設けた、第１のチャネル４０１及び第２のチャネル４０２を得る。その後、第５のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成する。その後、電子ビーム蒸着法で再びチタンと金を合計１００ｎｍ成膜し、リフトオフによって第１のドレイン電極５０１、第１のソース電極６０１、第２のドレイン電極５０２、第２のソース電極６０２を形成する。
【０１７３】
これを不図示の外部配線によって、第２のゲート電極２０１は第１のソース電極６０１ではなく第１のドレイン電極５０１と接続する。このようにして、第１のドレイン電極５０１を外部電源端子、第２のソース電極６０２を接地端子とする飽和負荷Ｅ／Ｅインバータを作製できる。フォトリソグラフィー工程は５回である。
【０１７４】
上記手順で作製される飽和負荷Ｅ／Ｅインバータの動特性を見積もるため、以下回路シミュレーションを行った。即ち、試料３におけるＷ＝４０μｍのＴＦＴを負荷ＴＦＴ、試料１におけるＷ＝８００μｍのＴＦＴを駆動ＴＦＴとする飽和負荷Ｅ／Ｅインバータからなる５段リングオシレータの回路シミュレーションを行った。出力波形を図１７に示す。外部電源電圧＋１０Ｖにおいて３０ｋＨｚで発振した。１段あたりの遅延時間は３．４μｓであり、実施例４の３．８倍であった。また、振幅は５．６Ｖ、出力電圧の最大値は＋６．８Ｖであり、電源電圧の＋１０Ｖに対し約３．２Ｖも低下した。すなわち、本比較例３で作製した飽和負荷Ｅ／Ｅインバータと比較して、実施例４のＥ／Ｄインバータの方がより高速・大振幅動作しており、実施例４の作製法によれば比較例３よりも高性能なインバータが得られると期待できる。
【０１７５】
（比較例４−２）
実施例４と類似の作製法であるが、両チャネルを異なる膜厚に調製する工程を踏まず、両ＴＦＴのチャネルとも３０ｎｍと同じ膜厚で、加熱処理条件のみ違えて同一基板上に２種類のＴＦＴを作製する。すると飽和負荷Ｅ／Ｅインバータが作製できる。
【０１７６】
この作製工程を図１０に示す。
【０１７７】
清浄なガラス基板（コーニング社製１７３７）を基板１００とする。
【０１７８】
この上に第１のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法でチタンと金を合計５０ｎｍ蒸着しリフトオフ法でパターニングすることで、第１のゲート電極２０１及び第２のゲート電極２０２を得る。
【０１７９】
次にＲＦマグネトロンスパッタにより、第１のＴＦＴ及び第２のＴＦＴに共通のゲート絶縁膜３００となるＳｉＯ２層を全面に成膜する（成膜ガスＡｒ、成膜圧力０．１Ｐａ、投入電力４００Ｗ、膜厚１００ｎｍ）。この上に第２のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、ゲート絶縁層３００をエッチングでパターニングし、ゲート電極２０１、２０２の不図示領域の上方にコンタクトホール（不図示）を得る。
【０１８０】
続いてチャネル層４００としてアモルファスＩＧＺＯ層をＲＦマグネトロンスパッタにより成膜する（成膜ガスＯ２（３．３％）＋Ａｒ、成膜圧力０．５３Ｐａ、投入電力３００Ｗ）。膜厚は、第１のＴＦＴ及び第２のＴＦＴの各チャネル層に相当する部分においてともに３０ｎｍ成膜する。スパッタ成膜中には基板温度は特に制御しない。
【０１８１】
第３のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後にチャネル層４００をエッチングし、第１のチャネル層４０１及び第２のチャネル層４０２を得る。
【０１８２】
続いて、集光したレーザ光により、第２のチャネル層４０２近傍のみを局所的（選択的／集中的）に加熱する。
【０１８３】
最後に、第４のフォトリソグラフィー工程によりフォトレジスト（不図示）を形成した後、電子ビーム蒸着法で再びチタンと金を合計１００ｎｍ成膜する。その後、リフトオフによって第１のドレイン電極５０１、第１のソース電極６０１、第２のドレイン電極５０２、第２のソース電極６０２を形成する。同時に、上記コンタクトホールを介した層間配線（不図示）を形成することにより、第１のドレイン電極５０１を第１のゲート電極２０１と接続する。
【０１８４】
また、第１のソース電極６０１と第２のドレイン電極５０２は一体とする。
【０１８５】
以上により、第１のドレイン電極５０１を外部電源端子、第２のソース電極６０２を接地端子とする飽和負荷Ｅ／Ｅインバータが完成する。フォトリソグラフィー工程は４回である。
【０１８６】
上記手順で作製される飽和負荷Ｅ／Ｅインバータの動特性を見積もるため、以下の回路シミュレーションを行った。即ち、試料２におけるＷ＝４０μｍのＴＦＴを負荷ＴＦＴ、試料１におけるＷ＝８００μｍのＴＦＴを駆動ＴＦＴとする飽和負荷Ｅ／Ｅインバータからなる５段リングオシレータの回路シミュレーションを行った。出力波形を図１８に示す。外部電源電圧＋１０Ｖにおいて６８ｋＨｚで発振した。１段あたりの遅延時間は１．４８μｓであり、実施例１よりも約７割長くなった。また、振幅は６．３Ｖ、出力電圧の最大値は＋８．３Ｖであり、電源電圧の＋１０Ｖに対し約１．７Ｖ低下した。すなわち、本比較例４−２で作製した飽和負荷Ｅ／Ｅインバータと比較して、実施例４のＥ／Ｄインバータの方がより高速・大振幅動作している。従って、実施例４の作製法によれば比較例４よりも高性能なインバータが得られると期待できる。
【実施例５】
【０１８７】
実施例１〜４によって作製された酸化物ＴＦＴからなるインバータは、デジタル回路における任意の回路素子に応用できる。例えば、ＮＡＮＤ、ＮＯＲ、リングオシレータ、クロックトインバータ、フリップフロップ、シフトレジスタ、ＳＲＡＭ、ＮＯＲ型ＲＯＭ、ＮＡＮＤ型ＲＯＭなどに利用できる。
【０１８８】
デジタル回路の他、異なる閾値を有するＴＦＴを積極的に利用したアナログ回路の作製においても本発明が適用できる。例えば、差動増幅器の入力段などに利用できる。
【０１８９】
また、本発明は、インバータを含む上記回路素子を用いた任意の回路に適用できる。例えば、アクティブマトリクスディスプレイ、ＲＦＩＤタグなどに適用できる。
【図面の簡単な説明】
【０１９０】
【図１】Ｅ／Ｄインバータの回路図
【図２】飽和負荷Ｅ／Ｅインバータの回路図
【図３】第１の実施形態の説明図（断面）
【図４】第２の実施形態の説明図（断面）
【図５】Ｅ／Ｄインバータの有効な作製条件の検討（シミュレーション）結果
【図６】作製したＴＦＴの説明図（断面）
【図７】（ａ）〜（ｈ）作製したＴＦＴのＩｄｓ−Ｖｇｓ特性
【図８】実施例１、実施例４、比較例４−１におけるＥ／Ｄインバータの工程図（断面）
【図９】実施例１におけるＥ／Ｄインバータからなるリングオシレータの出力シミュレーション波形
【図１０】比較例１−１、比較例４−２における飽和負荷Ｅ／Ｅインバータの工程図（断面）
【図１１】比較例１−１における飽和負荷Ｅ／Ｅインバータからなるリングオシレータの出力シミュレーション波形
【図１２】比較例１−２における飽和負荷Ｅ／Ｅインバータの工程図（断面）
【図１３】実施例３におけるＥ／Ｄインバータの工程図（断面）
【図１４】実施例３におけるＥ／Ｄインバータからなるリングオシレータの出力シミュレーション波形
【図１５】比較例３−１におけるＥ／Ｄインバータの工程図（断面）
【図１６】実施例４におけるＥ／Ｄインバータからなるリングオシレータの出力シミュレーション波形
【図１７】比較例４−１における飽和負荷Ｅ／Ｅインバータからなるリングオシレータの出力シミュレーション波形
【図１８】比較例４−２における飽和負荷Ｅ／Ｅインバータからなるリングオシレータの出力シミュレーション波形
【符号の説明】
【０１９１】
１００  基板
２００  ゲート電極
２０１、２０２  第１及び第２のゲート電極
３００  ゲート絶縁膜
４００  チャネル層となるアモルファスＩＧＺＯ膜
４０１、４０２  第１及び第２のチャネル層
５００  ドレイン電極
５０１、５０２  第１及び第２のドレイン電極
６００  ソース電極
６０１、６０２  第１及び第２のソース電極
８０１、８０２  第１及び第２のＴＦＴが形成される領域
９００  ＴＦＴ
９０１、９０２  第１及び第２のＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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