(57)【特許請求の範囲】
【請求項１】
選択回路と、前記選択回路の入力に接続され、前記選択回路により選択されるバッファ
回路を有する並列回路と、前記並列回路の入力及び前記選択回路の出力に接続される制御
端子付インバータ回路とを有する周波数可変発振器と、
前記周波数可変発振器の出力に接続されるラッチ回路と
を具備し、
前記並列回路はインバータチェーンを有するバッファ回路と短絡との並列であることを特徴とする乱数生成回路。
【請求項２】
選択回路と、前記選択回路の入力に接続され、前記選択回路により選択されるバッファ
回路を有する並列回路と、前記並列回路の入力及び前記選択回路の出力に接続される制御
端子付インバータ回路とを有する周波数可変発振器と、
前記周波数可変発振器の出力に接続されるラッチ回路と
を具備し、
前記並列回路は段数がそれぞれ異なるインバータチェーンを有するバッファ回路の並列であることを特徴とする乱数生成回路。
【請求項３】
選択回路と、前記選択回路の入力に接続され、前記選択回路により選択されるバッファ
回路を有する並列回路と、前記並列回路の入力及び前記選択回路の出力に接続される制御
端子付インバータ回路とを有する周波数可変発振器と、
前記周波数可変発振器の出力に接続されるラッチ回路と
を具備し、
前記並列回路はCSB(Current Starved Buffer) と短絡との並列であることを特徴とする乱数生成回路。
【請求項４】
前記選択回路はマルチプレクサであることを特徴とする請求項１乃至３のいずれかに記載の乱数生成回路。
【請求項５】
前記選択回路はトランスミッションゲートであることを特徴とする請求項１乃至３のいずれかに記載の乱数生成回路。
【請求項６】
前記制御端子付インバータ回路はＸＯＲであることを特徴とする請求項１乃至３のいずれかに記載の乱数生成回路。
【請求項７】
前記インバータチェーンを構成するインバータはトランジスタから構成され、それぞれ
のインバータチェーンのトランジスタのチャネル長はそれぞれ異なることを特徴とする請
求項１および２に記載の乱数生成回路。
【請求項８】
前記インバータチェーンを構成するインバータのファンアウトはそれぞれ異なることを
特徴とする請求項1および２に記載の乱数生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は乱数生成回路に関し、特にデジタル論理回路により構成される乱数生成回路に関する。
【背景技術】
【０００２】
情報通信技術の進展、普及に伴い、高品質な乱数に対する要求が高まっている。なぜなら情報セキュリティの強度は乱数の予測困難性に依存しているからである。また、科学技術計算の分野でも、より正確な計算のために高品質乱数を必要としている。以上の理由から高品質な乱数を高速に生成する乱数生成回路に対する需要が増大している。
【０００３】
乱数生成回路として、デジタル回路と発振器とを組み合わせた回路がある。発振信号に周囲の熱雑音の影響が加わることにより乱数を生成するものである。デジタル回路と発振器とを組み合わせた乱数生成回路の例としては、特許文献１にあるようなリングオシレータに熱雑音源となる付加回路を加えた回路とラッチ回路を用いた例が知られている。特許文献１の乱数生成回路は、リングオシレータの発振に熱雑音を加えることによって、リングオシレータの発振周波数に揺らぎを加え、ラッチ回路のラッチタイミングにおける振動の位相を変化させ、乱数を生成する。
【特許文献１】特開２００１−１６６９２０公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されているような、デジタル回路と発振器とを組み合わせた回路においては、発振器の発振周波数につき、ラッチのしやすさと振動の位相の変化しやすさという二つの要素を考慮する必要がある。
【０００５】
具体的には、フリップフロップが入力に与えられた数値をラッチするためには、フリップフロップのクロックの立ち上がりセットアップ時間前に値を確定し、ホールド時間後まで値を保持しておかねばならない。そのため、フリップフロップのデータ入力やクロック入力に与えられるリングオシレータの出力信号は、セットアップ時間とホールド時間とを確保できるように、ある程度低周波にする必要がある。一方、雑音によるリングオシレータの出力信号の位相の変化は、出力信号が高周波である方が容易に起こる。
【０００６】
以上のように発振器の発振周波数は、フリップフロップによるラッチを考えると小さいほうが望ましく、雑音による位相の変化を考えると大きいほうが望ましい。発振器の設計はこのような二律背反の中でバランスをとる必要があった。
【０００７】
本発明の目的は上記問題点を解決するため、雑音による位相変化が容易であり、かつラッチ回路によるラッチが容易である、デジタル回路と発振器を組み合わせた乱数生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため本発明の乱数生成回路は、選択回路と、前記選択回路の入力に接続され、前記選択回路により選択されるバッファ回路を有する並列回路と、前記並列回路の入力及び前記選択回路の出力に接続される制御端子付インバータ回路とを有する周波数可変発振器と、前記周波数可変発振器の出力に接続されるラッチ回路とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、雑音による振動位相の変化が容易であるという長所を有する高周波振動と、ラッチ回路によるラッチが容易であるという長所を有する低周波振動との間で周波数を可変とすることができる周波数可変発振器を有することにより、雑音による位相変化が容易であり、かつラッチ回路によるラッチが容易である乱数発生回路を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ本発明を実施するための最良の形態について説明する。
【００１１】
図１は、本発明の乱数発生回路のブロック図を示す。本発明の乱数発生回路は周波数可変発振器１とラッチ回路２とからなる。
【００１２】
周波数可変発振器１は、図１に示すように選択回路１０１、選択回路１０１の出力が入力される制御端子付インバータ回路１０２、選択回路１０１によって選択される少なくとも１つのバッファ回路１０３１〜１０３ｎから構成される。選択回路１０１は発振周波数選択端子（ＦＳ）の値によってバッファ回路１０３１〜１０３ｎからの入力のいずれかを出力する回路である。具体例としてマルチプレクサが挙げられる。
【００１３】
制御端子付インバータ回路１０２は、制御端子OCに特定の値を与えたときのみ、入力に与えた信号を反転して出力する回路である。具体例としては、XOR回路、NOR回路、NAND回路が挙げられる。
【００１４】
バッファ回路１０３１〜１０３ｎは、入力をそのまま出力する回路である。具体例は、偶数個のインバータを直列接続した回路でもよいし、短絡でも構わない。ここでインバータを直列接続したものをインバータチェーンと呼ぶこととする。また、バッファ回路１０３１〜１０３ｎの一部をインバータ回路に置き換えても構わない。インバータ回路は、入力を反転して出力する回路である。具体例として、奇数個のインバータチェーンが挙げられる。選択回路、制御端子付インバータ回路、バッファ回路、インバータ回路は、上記の説明と同様の動作を行う回路であれば、複数のロジックゲートを組み合わせて構成しても構わない。
【００１５】
ラッチ回路２は、クロック端子CKに入力されるLAT信号の立ち上がりまたは立下りのタイミングにおいて、入力Dに与えられた値をQに出力し、Qの値をLAT信号が特定の変化をするまで保持する回路である。具体例は、ディレイタイプフリップフロップやディレイタイプラッチである。
【００１６】
周波数可変発振器１の周波数変化の機構について説明する。選択回路１０１のＦＳに与える値によって、選択回路１０１の入力に接続されたバッファ回路１０３１〜１０３ｎまたはインバータ回路のいずれか一つと、選択回路１０１と制御端子付インバータ回路１０２がループを構成する。ループを構成する回路がバッファ回路の場合、ループはリングオシレータになり、周波数可変発振器１の出力端子であるDINには、例えば図４に示すような振動波形が出力される。バッファ回路１０３１〜１０３ｎは例えばインバータチェーンの段数（直列接続されたインバータの個数）を変えて回路構成を変えることで、入力に値を与えてから信号が出力されるまでの遅延を変化させることが出来る。そのため、ループを構成するバッファ回路１０３１〜１０３ｎを変えることで、発振周波数を変化させることができる。
【００１７】
逆にループを構成する回路をインバータ回路にすると、ループは双安定回路になり、例えば図８に示すようにDINは一定値になる。選択回路のFSに与える値によってバッファ回路１０３１〜１０３ｎを選択することにより、ループを構成するバッファ回路もしくはインバータ回路の回路構成を変えることができる。この制御によって、周波数可変発振器１の発振周波数や、発振のON／OFFを制御することができる。
【００１８】
周波数可変発振器１の発振周波数を制御することで、周囲の雑音の影響を受けて振動の位相が変化しやすいという高周波振動の長所と、ラッチが容易であるという低周波振動の長所を兼ね備えた乱数生成回路が構成できる。周囲の雑音の具体例としては、通常のトランジスタや抵抗の熱雑音、周辺回路が動作する際に発する雑音が挙げられる。
【００１９】
本発明の乱数生成回路における好適な発振周波数について、図２を用いてさらに詳しく説明する。ノイズの影響により位相を変化させることを主眼とする振動の周波数は、大きいほど望ましい。ただし、高周波振動が、周囲の他の回路にとってノイズ源となる恐れがある場合は、適宜周波数を小さくしてもよい。
【００２０】
本発明の乱数生成回路においては、ラッチ回路２でラッチする時点における発振周波数は、セットアップ時間ＴＬとホールド時間ＴＨを確保できる分だけ小さくする必要がある。具体的には、ラッチする時点の発振において、信号がHIＧＨの時間をTH、Lowの時間をTLとすると、セットアップ時間TSETとホールド時間THOLDは以下の関係を満たさなければならない。
【数１】
0005171315.tif 000002
【００２１】
また、ラッチする直前の発振周波数が変化するタイミングからラッチのタイミングまでの時間ΔTLatは、以下の関係を満たさなければならない。
【数２】
0005171315.tif 000003
【００２２】
本発明において、周波数可変発振器の発振周波数は、次第に小さくしていくのが最も好ましい。それは、高周波振動の方が、ノイズの影響によって振動の位相が変化しやすいためである。また、途中で周波数を大きくするような制御を行っても構わない。例えば、発振が周囲の他の回路にとってノイズ源となる恐れが有る場合に、一時的に発振を止めるという制御が考えられる。
【００２３】
バッファ回路およびインバータ回路を構成するロジックゲートのゲート遅延は、その回路に切り替える直前の発振に追随できるように、バッファ回路やインバータ回路の構成、FSに与える信号の制御を設計する必要がある。ロジックゲートの入力に、追随できないほど変化の速い信号を入力すると、そのロジックゲートは定値を出力する。即ち、バッファ回路およびインバータ回路中に、発振に追随できないロジックゲートが存在すると、その回路からの出力は定値になっている。この状態で、ループを構成する回路を、振動に追随できていないバッファ回路またはインバータ回路に切り替えると、遅延の大きい回路は直前の振動に無関係に振動を開始して、発振器全体の振動を支配してしまう可能性がある。このような動作では、高周波振動中にノイズの影響で位相が変化しても、切り替えた後の振動にその位相の情報が伝達されずに消えてしまう。
【００２４】
（実施例１）
図3に本発明の具体例を示す。選択回路として2入力のマルチプレクサ２０１、制御端子付インバータ回路としてXOR２０２、バッファ回路として短絡と１２個のインバータチェーンとの並列回路２０３を用いた。ここではインバータチェーンの数を１２個としたが、偶数個のインバータから構成されるインバータチェーンで、発振が数式(1)の関係を満たせば、数は任意である。
【００２５】
この回路では、OCを“H”にすると、XOR２０２、並列回路２０３、マルチプレクサ２０１から構成されるリングオシレータが発振する。ループを構成するバッファ回路が短絡の場合は高周波振動し、12個のインバータチェーンの場合は低周波振動になる。この回路におけるFSとDINの関係を表すシミュレーション波形を図4 に示す。FSが“L”の時はDINは高周波振動波形を示し、“H”の時は低周波振動波形を示す。このような制御を行うことで、周囲の雑音の影響を受けて振動の位相が変化しやすいという高周波振動の長所と、ラッチが容易であるという低周波振動の長所を兼ね備えた乱数生成回路になる。
【００２６】
図３の回路を用いたときのタイミングチャートの一例を図５に示す。ここで、LAT・FS・OCは外部から与えられ、それぞれラッチ回路２、マルチプレクサ２０１、ＸＯＲ２０２の制御信号である。またDIN・RNはそれぞれラッチ回路２の入力、出力信号を示す。時刻t1でOCが立ち上がると回路が発振し始める。時刻t2でFSが“L”から“H”になると、発振周波数が小さくなる。時刻t3でLATが立ち上がるとラッチ回路２がDINをラッチしてRNに出力する。この動作を単に繰り返すだけだと、RNの出力は周期的なものになり、乱数にはならない。しかし、DINの発振中にノイズが加わって、振動の位相が変化すると、予測不可能な値を出力する。ここでは、時刻t4において、ノイズの影響から予測不可能な値を出力している。この動作例では、FSとLATを同一周期・逆位相の波形にした。そのため、回路の制御が容易である。また、発振回路を連続的に発振させてデータを取得しているので、データの取得効率が高い。ただし、高周波の発振時間が短いため、ノイズが少ない環境では、予測不可能な数値の出力効率が低くなってしまう可能性がある。図５の乱数生成回路の一動作例は、ノイズが多い環境で効率よくデータを得たい場合や、乱数生成回路の制御を簡便にしたい場合に有効である。
【００２７】
図３の回路のもう一つの動作例を図6に示す。図5ではLATとFSが逆位相のため、高周波振動している時間と低周波振動している時間は等しかった。図6の動作例では、高周波振動の振動時間を低周波振動している時間よりも長くした。長時間高周波振動させることにより、周囲のノイズの影響を受けやすくすることができる。このような動作は、周囲のノイズが比較的少なく、高周波振動をより長時間させたい場合に有効である。また、図５は発振回路を連続して発振させたが、図６は断続的に発振させている。このラッチした後は振動させる必要は無いので発振を止めるという制御により、連続発振に比べて消費電力を少なくすることができる。この図６の動作例においては、ノイズが全く無ければRNの出力は定値になるが、ノイズの影響により振動の位相が変化すると予測不可能な値を出力する。
【００２８】
（実施例２）
図7に本発明の第二の実施例を示す。図3との違いは、インバータ12個により構成されていたバッファ回路を、インバータ一個から構成されるインバータ回路に置き換えた点である。ここでは、仮にインバータの数を1個としたが、奇数個のインバータから構成されるインバータチェーンであれば、数は任意である。インバータ回路と選択回路と制御端子付インバータ回路とでループを構成した場合、周波数可変発振機は双安定ループになる。図8に、図7の回路のFSとDINの関係を表すシミュレーション波形を示す。DINは、FSがLのときは高周波振動し、Hのときは双安定状態となり定値になる。図7の回路も、周囲の雑音の影響を受けて振動の位相が変化しやすいという高周波振動の長所と、ラッチが容易であるという定値出力の長所を兼ね備えた回路である。
【００２９】
図9 は図1の具体例の一つである。図3と異なるのは、二つのバッファ回路とも、偶数個のインバータチェーンを用いている点である。ここでは、図中下側のインバータチェーンの段数の方が、図中上側のインバータチェーンの段数よりも少ないとする。このような回路構成にしても、図3と同様の波形を得ることが可能である。周囲の回路への影響を考えて、非常に高周波の発振機を回路中に置きたくないことがあり得る。そのような場合、図9のような回路にすることで、高周波の発振周波数を落とすことができる。
【００３０】
図10は図1の具体例の一つである。4つのバッファ回路を用いており、それぞれ短絡、インバータ2個直列、インバータ4個直列、インバータ12個直列になっている。この周波数可変発振機は、4個の発振周波数を持つ。このような回路にすることで、回路の製造後に、発振周波数を選択することが可能になる。例えば、短絡を使ったループによる振動が、周囲の回路に対するノイズ源となってしまった場合は、インバータ2個のループを使うことで、周囲の回路への影響を少なくすることができる。また、インバータ4個のバッファ回路では(1)式を満たすことができなかった場合、インバータ12個のバッファ回路を使うことで(1)を満たすようにすることができる。このような調整を製造後に行えるようにすることで、製造ばらつきや周囲のノイズの大きさに対応して、乱数回路を調整することが可能になる。
【００３１】
図11は図1の具体例の一つである。図10との違いは、DINを取る位置である。ここに示すように、DINは可変周波数発振機のどこから取っても構わない。これは、選択回路で選択されていないバッファ回路やインバータ回路も、周波数可変発振機と同じ発振周波数で振動するからである。
【００３２】
図12は図1の具体例の一つである。ここでは、バッファ回路としてチャネル長の異なるトランジスタから構成されるインバータを用いている。チャネル長を長くすることによって、インバータのゲート遅延が増大し、発振周波数を小さくすることができる。
【００３３】
図13は図1の具体例の一つである。ここでは、バッファ回路としてファンアウトの異なるインバータを用いている。ファンアウトを小さくすることによって、インバータのゲート遅延が増大し、発振周波数を小さくすることができる。
【００３４】
図14は図1の具体例の一つである。ここでは、バッファ回路としてCurrent Starved Buffer (CSB) を用いた。CSBの回路図は図15に示す。Controlに与える電圧によって、INからOUTへの信号の伝達遅延を変化させることができるようになっている。この回路を用いると、回路を製造した後に発振周波数を変化させたり、低周波で発信中に発振周波数を変化させたりすることが可能になる。製造ばらつきや周囲の回路への影響を考慮した制御が可能になる。
【００３５】
図16は図1の具体例の一つである。ここでは、バッファ回路は一つであり、選択回路としてトランスミッションゲートを使っている。この回路の発振波形は図8と同様になる。
【００３６】
図17は図1の具体例の一つである。ここでは、バッファ回路は一つであり、選択回路としてXORを使っている。この回路の発振波形は図8と同様になる。
【００３７】
（実施例３）
本発明においては、電流や電圧ノイズを比べて意図的に大きくした素子（ノイズ素子）を回路の構成要素とすることで、雑音源が熱雑音のみの場合よりも、乱数生成効率を向上させたり生成される乱数の質を高めたりすることができる。即ち、本発明はいわゆる物理乱数回路として使うことも可能である。ノイズ素子とは、例えば図１８に示すような、ナノスケールの微細な電子チャネル１０と、電子チャネル１０の近傍に配設された、ノイズ信号を発生させる電子トラップとを備えた素子を指す。
【００３８】
ノイズ素子は例えば微細なチャネル長、チャネル幅を持つFETである。電子チャネル１０はソース領域とドレイン領域との間のチャネルであり、電子トラップはゲート絶縁膜中の電子トラップである。電子トラップ に電子（ｅ）が捕獲されると、電子が作るクーロン場により電子チャネルを通過する電子が影響を受け、電子チャネル１０の伝導度が変化する。電子トラップにおいて電子の捕獲又は放出は、電子チャネル１０と電子トラップとの間に存在するエネルギ障壁を介して、電子チャネル１０との間において行われる。電子の捕獲又は放出は熱的にランダムに発生するので、電子チャネル１０の伝導度はランダムに揺らぐことになる。結果的に、電子チャネル１０に一定電流又は一定電圧を供給しても、電子チャネル１０において電流値又は電圧値がランダムに揺らいだノイズ信号を生成することができる。
【００３９】
（実施例４）  
また、図１９ に示すように、ノイズ素子は、電極間にはさまれた、擬似破壊された絶縁膜により構成することもできる。このノイズ素子は、例えばコンデンサである。コンデンサにおいては、絶縁膜に電気的ストレスを加えると、絶縁膜の伝導度が若干増加した状態になる。このとき、絶縁膜に 一定電流又は一定電圧を供給すると、電圧の降伏現象（ブレークダウン）が発生し、絶縁膜中の電子トラップ間をトンネル現象により電子ｅ がランダムに移動し、大きく揺らいだ電流値又は電圧値が得られる。この電流値又は電圧値の揺らぎにより、ノイズ信号を生成することができる。
【００４０】
電極は、単結晶シリコン、多結晶シリコン、非晶質シリコン、金属等の導電性材料で形成される。絶縁膜には、シリコン酸化膜、シリコン窒化膜等の単層膜、ハフニウムやアルミニウムを含む高誘電率酸化物（いわゆるhigh-k絶縁膜）、またそれらを積層した複合膜等の絶縁性材料が用いられる。
【００４１】
（実施例５）
図２０は図１のラッチ回路２の全体またはその一部を、ノイズ素子を用いて構成した回路である。この回路は、ラッチするタイミングがノイズ素子の影響により揺らぐため、予測不可能な値を出力することができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００４２】
（実施例６）
図２１は図１の制御端子付インバータ回路１０２の全体またはその一部を、ノイズ素子を用いて構成した回路である。この回路は、発振周波数がノイズ素子の影響によって揺らぐため、予測不可能な値を出力することができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００４３】
（実施例７）
図２２は図１のバッファ回路１０３１〜１０３ｎの全体または一部を、ノイズ素子を用いて構成した回路である。この回路は、発振周波数がノイズ素子の影響によって揺らぐため、予測不可能な値を出力することができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。図中では、ノイズ素子バッファ回路は一つであるが、複数あっても構わない。
【００４４】
（実施例８）
図２３は選択回路の全体または一部を、ノイズ素子を用いて構成した回路である。この回路は、発振周波数や周波数変更のタイミングがノイズ素子の影響によって揺らぐため、予測不可能な値を出力することができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００４５】
（実施例９）
ノイズ素子をブロック間や制御端子に接続することも、予測不可能な値を得るために有効である。
【００４６】
図２４は制御端子ＦＳにノイズ素子１０４を接続した例である。この回路では、発振周波数の変更のタイミングがノイズ素子１０４の影響により揺らぐため、予測不可能な値を出力することができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００４７】
図２５は制御端子ＯＣにノイズ素子１０４を接続した例である。この回路でも、発振開始のタイミングがノイズ素子１０４の影響で揺らぐため、予測不可能な値を出力することができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００４８】
図２６は図１のラッチ回路２の入力にノイズ素子１０４を接続した例である。この場合、ラッチへの入力が揺らぐため、予測不可能な値を出力することができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００４９】
図２７は図１のラッチ回路２のクロック入力にノイズ素子１０４を接続した例である。この回路でもラッチのタイミングが揺らぐため、予測不可能な値を得ることができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００５０】
図２８は図１の選択回路１０１と制御端子付インバータ回路１０２との間にノイズ素子１０４を接続した例である。この回路でも、ノイズ素子の影響により発振周波数が揺らぐため、予測不可能な値を得ることができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００５１】
図２９は図１のバッファ回路１０３ｎと選択回路１０１の間にノイズ素子１０４を接続した例である。この例では、発振周波数が揺らぐため予測不可能な値を得ることができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００５２】
図３０は図１の制御端子付インバータ回路１０２とバッファ回路１０３１〜１０３ｎの間にノイズ素子を入れた例である。この例では、発振周波数が揺らぐため予測不可能な値を得ることができ、乱数生成効率の向上や生成される乱数の質が向上する効果を奏する事が可能である。
【００５３】
また、ノイズ素子を電源に入れて、各回路の電源電圧に揺らぎを加えることでも、予測不可能な値を得ることができる。図３１、図３２にそれぞれ、各回路のＶddとＶssにノイズを混入させる回路を示す。ノイズ素子を図３１、３２に示すように結線することで、素子に加わる電源電圧に揺らぎを与えることができる。素子に加わる電圧が揺らぐことで、発振周波数、ラッチタイミング、周波数切替タイミング、発振開始タイミング等に揺らぎが生じ、予測不可能な値がRNに出力される。
【００５４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明の代表的な乱数発生回路のブロック図である。
【図２】本発明の乱数生成回路における好適な発振周波数について説明するためのタイミングチャートである。
【図３】本発明の実施例１の乱数発生回路のブロック図である。
【図４】XOR２０２、バッファ回路２０３、マルチプレクサ２０１から構成されるリングオシレータが発振する場合のFSとDINの関係を表すシミュレーション波形である。
【図５】図３の回路を用いたときのタイミングチャートの一例である。
【図６】図３の回路のもう一つの動作例を示すタイミングチャートである。
【図７】本発明の実施例２の乱数発生回路のブロック図である。
【図８】ＸＯＲ２０２、インバータ回路、マルチプレクサ２０１から構成されるリングオシレータが発振する場合のFSとDINの関係を表すシミュレーション波形である。
【図９】本発明の実施例２の乱数発生回路のブロック図である。
【図１０】本発明の実施例２の乱数発生回路のブロック図である。
【図１１】本発明の実施例２の乱数発生回路のブロック図である。
【図１２】本発明の実施例２の乱数発生回路のブロック図である。
【図１３】本発明の実施例２の乱数発生回路のブロック図である。
【図１４】本発明の実施例２の乱数発生回路のブロック図である。
【図１５】本発明の実施例２の乱数発生回路のブロック図である。
【図１６】本発明の実施例２の乱数発生回路のブロック図である。
【図１７】本発明の実施例２の乱数発生回路のブロック図である。
【図１８】ノイズ素子を説明する図である。
【図１９】ノイズ素子を説明する図である。
【図２０】本発明の実施例５の乱数発生回路のブロック図である。
【図２１】本発明の実施例６の乱数発生回路のブロック図である。
【図２２】本発明の実施例７の乱数発生回路のブロック図である。
【図２３】本発明の実施例８の乱数発生回路のブロック図である。
【図２４】本発明の実施例９の乱数発生回路のブロック図である。
【図２５】本発明の実施例９の乱数発生回路のブロック図である。
【図２６】本発明の実施例９の乱数発生回路のブロック図である。
【図２７】本発明の実施例９の乱数発生回路のブロック図である。
【図２８】本発明の実施例９の乱数発生回路のブロック図である。
【図２９】本発明の実施例９の乱数発生回路のブロック図である。
【図３０】本発明の実施例９の乱数発生回路のブロック図である。
【図３１】各回路のＶssにノイズを混入させる回路の回路図である。
【図３２】各回路のＶddにノイズを混入させる回路の回路図である。
【符号の説明】
【００５６】
１０１、２０１、３０１、４０１、５０１  …  選択回路
１０２、２０２、３０２、４０２、５０２  …  制御端子付インバータ回路
１０３１〜１０３ｎ  …  バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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