(57)【特許請求の範囲】
【請求項１】
第１導電型の第１炭化珪素層と、
前記第１炭化珪素層上に形成され、前記第１炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型の第２炭化珪素層と、
前記第２炭化珪素層の表面上の一部に形成され、前記第２炭化珪素層との界面でヘテロ接合を形成するシリコン層と、
前記第１炭化珪素層の裏面に形成された裏面電極とを備え、
前記第２炭化珪素層の表面又は表面近傍には、平面的に見て前記シリコン層の端部の全部又は一部を含むように環状に第２導電型不純物領域が形成され、
前記第２導電型不純物領域で囲まれた領域の全部又は一部における、前記第２炭化珪素層の表面を除く表面近傍には、前記第２炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型不純物領域が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型不純物領域は、最も浅い部分の深さが前記第２導電型不純物領域の最も深い部分の深さよりも浅くなるように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第２炭化珪素層の厚さは、３μｍ〜２０μｍの範囲内にあることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記第２炭化珪素層は、前記第２炭化珪素層よりも高濃度かつ前記第１炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型の低抵抗炭化珪素層を介して、前記第１炭化珪素層上に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれかに記載の半導体装置において、
前記第２炭化珪素層の前記第１炭化珪素層と接する側の面における前記第１導電型不純物領域に対向する領域には、前記第２炭化珪素層よりも高濃度かつ前記第１炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型の低抵抗炭化珪素領域が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置において、
前記シリコン層は、ポリシリコンからなることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記シリコン層は、第１導電型又は第２導電型の不純物が導入されていることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第２炭化珪素層の表面上に多数の前記シリコン層が形成され、
前記第２導電型不純物領域は、前記シリコン層の配置にあわせて前記第２炭化珪素層の表面に格子状に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、ヘテロ接合を有する半導体装置に関する。
【背景技術】
【０００２】
炭化珪素を半導体材料として用いた半導体装置は、高耐圧、低損失、低リーク電流、高温動作可能、高速動作可能などの優れた特徴を有する。従来、このような半導体装置において、ショットキー接合やｐｎ接合に代えてヘテロ接合を有する半導体装置が知られている（例えば、特許文献１参照。）。図１３は、従来の半導体装置９０１を説明するために示す図である。図１３（ａ）は半導体装置９０１の平面図であり、図１３（ｂ）は図１３（ａ）におけるＡ−Ａ断面図である。
【０００３】
従来の半導体装置９０１は、図１３に示すように、ｎ＋型炭化珪素単結晶基板９０２及びｎ＋型炭化珪素単結晶基板９０２よりも低濃度のｎ型不純物を含有するｎ−型炭化珪素エピタキシャル層９０４を有する炭化珪素半導体基体９００と、ｎ−型炭化珪素エピタキシャル層９０４の表面上の一部に形成され、ｎ−型炭化珪素エピタキシャル層９０４との界面でヘテロ接合を形成するポリシリコン層９０６と、ｎ＋型炭化珪素単結晶基板９０２の裏面に形成された裏面電極９１０とを備え、ｎ−型炭化珪素エピタキシャル層９０４の表面に、平面的に見てポリシリコン層９０６の端部を含むようにｐ型不純物領域９０８が形成された半導体装置である。従来の半導体装置９０１は、ヘテロ接合ダイオードである。ｎ−型炭化珪素エピタキシャル層９０４は、ｎ＋型炭化珪素単結晶基板９０２上に形成されている。
【０００４】
従来の半導体装置９０１によれば、ｎ＋型炭化珪素単結晶基板９０２を接地して、ポリシリコン層９０６に正電位を印加した場合には、ダイオードの順方向特性を得ることができ、逆にポリシリコン層９０６に負電位を印加した場合には、ダイオードの逆方向特性を得ることができる。そして、従来の半導体装置９０１によれば、ポリシリコン層９０６の不純物濃度や導電型を変えることにより、任意の順方向特性及び逆方向特性を得ることができる。なお、この特徴は、バリアメタルの選択の自由度が狭いため任意の順方向特性及び逆方向特性を得ることが容易ではないという特徴を有する、ショットキー接合を有する半導体装置の場合と比較して大きな利点となる。
【０００５】
ところで、通常のヘテロ接合を有する半導体装置においては、逆バイアス時には、ｎ−型炭化珪素エピタキシャル層の表面におけるポリシリコン層の端部近傍に高電界強度部分が形成されるため、高い逆方向耐圧を得ることができない。これに対して、従来の半導体装置（ヘテロ接合を有する半導体装置）９０１によれば、ｎ−型炭化珪素エピタキシャル層９０４の表面にはポリシリコン層９０６の端部に接するようにｐ型不純物領域９０８が形成されているため、逆バイアス時には、ｐ型不純物領域９０８の内部が空乏化される結果、ｎ−型炭化珪素エピタキシャル層９０４の表面におけるポリシリコン層９０６の端部近傍に形成される高電界強度部分の電解強度を低くすることが可能となり、高い逆方向耐圧を得ることができる。
【０００６】
【特許文献１】特開２００３−３１８４１３号公報（図１７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、このような半導体装置（ヘテロ接合を有する半導体装置）においても、ｐｎ接合やショットキー接合を有する半導体装置の場合と同様に、高い逆方向耐圧を維持しつつ順方向サージ破壊耐量を高くすることが求められている。
【０００８】
そこで、本発明は、このような事情に鑑みてなされたもので、高い逆方向耐圧を維持しつつ順方向サージ破壊耐量を高くすることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明の半導体装置は、第１導電型の第１炭化珪素層と、前記第１炭化珪素層上に形成され、前記第１炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型の第２炭化珪素層と、前記第２炭化珪素層の表面上の一部に形成され、前記第２炭化珪素層との界面でヘテロ接合を形成するシリコン層と、前記第１炭化珪素層の裏面に形成された裏面電極とを備え、前記第２炭化珪素層の表面又は表面近傍には、平面的に見て前記シリコン層の端部の全部又は一部を含むように第２導電型不純物領域が形成され、少なくとも前記第２導電型不純物領域で囲まれた領域の全部又は一部における、前記第２炭化珪素層の表面近傍には、前記第２炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型不純物領域が形成されていることを特徴とする。
【００１０】
このため、本発明の半導体装置によれば、第２炭化珪素層の表面又は表面近傍には、平面的に見てシリコン層の端部の全部又は一部を含むように第２導電型不純物領域が形成されているため、逆バイアス時には、第２導電型不純物領域の内部が空乏化される結果、第２炭化珪素層の表面におけるシリコン層の端部近傍に形成される高電界強度部分の電界強度を低くすることが可能となり、高い逆方向耐圧を得ることができる。
【００１１】
また、本発明の半導体装置によれば、少なくとも第２導電型不純物領域で囲まれた領域の全部又は一部における、第２炭化珪素層の表面近傍には、第２炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型不純物領域が形成されているため、逆バイアス時に、ヘテロ接合界面近傍における電界強度を、従来の半導体装置９０１の場合よりも低くすることが可能となり、結果として、従来の半導体装置９０１の場合よりも高い逆方向耐圧を得ることができる。
【００１２】
このため、本発明の半導体装置によれば、いわゆるドリフト層としての第２炭化珪素層の厚さを薄くしても所望の逆方向耐圧を得ることが可能となる。その結果、本発明の半導体装置によれば、第２炭化珪素層の厚さを薄くして第２炭化珪素層の抵抗を低くすることが可能となるため、第２炭化珪素層における順方向サージ電圧又は順方向サージ電流によるジュール熱の発生を抑制することが可能となる。従って、本発明の半導体装置は、高い逆方向耐圧を維持しつつ順方向サージ破壊耐量を高くすることが可能な半導体装置となる。
【００１３】
また、本発明の半導体装置によれば、第１導電型不純物領域が、第２炭化珪素層の表面ではなく第２炭化珪素層の表面近傍に形成されているため、第１導電型不純物領域が第２炭化珪素層の表面に形成されている場合と比較すると、第２炭化珪素層の表面における第１導電型不純物の濃度を高くすることが可能となり、その結果、逆回復時間ｔｒｒを短くすることが可能となる。
【００１４】
また、本発明の半導体装置によれば、第２炭化珪素層の表面近傍に第１導電型不純物領域を形成する際には、第２炭化珪素層の表面に第１導電型不純物領域を形成する場合と比較して、より高いエネルギーで第２導電型不純物イオンを打ち込む工程を行うこととなるため、第２炭化珪素層に打ち込まれずに無駄となってしまう第２導電型不純物イオンの量を低減することが可能となり、その結果、第２炭化珪素層に打ち込まれずに無駄となってしまう第２導電型不純物イオンに起因する汚染を低減することが可能となる。
【００１５】
（２）本発明の半導体装置においては、前記第１導電型不純物領域は、最も浅い部分の深さが前記第２導電型不純物領域の最も深い部分の深さよりも浅くなるように形成されていることが好ましい。
【００１６】
このように構成することにより、逆バイアス時に、ヘテロ接合界面近傍における電界強度を十分に低くすることが可能となるため、順方向サージ破壊耐量を十分に高くすることが可能となる。
【００１７】
（３）本発明の半導体装置においては、前記第２炭化珪素層の厚さは、３μｍ〜２０μｍの範囲内にあることが好ましい。
【００１８】
このように第２炭化珪素層の厚さを薄くすることにより、第２炭化珪素層の抵抗を低くすることが可能となるため、第２炭化珪素層における順方向サージ電圧又は順方向サージ電流によるジュール熱の発生を十分に抑制することが可能となる。
【００１９】
（４）本発明の半導体装置においては、前記第２炭化珪素層は、前記第２炭化珪素層よりも高濃度かつ前記第１炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型の低抵抗炭化珪素層を介して、前記第１炭化珪素層上に形成されていることが好ましい。
【００２０】
このように構成することにより、第２炭化珪素層と低抵抗炭化珪素層とでドリフト層を構成することが可能となるため、第２炭化珪素層単独でドリフト層を構成する場合と比較して、ドリフト層の抵抗を低くすることが可能となる。このため、ドリフト層における順方向サージ電圧又は順方向サージ電流によるジュール熱の発生を抑制することが可能となるため、結果として高い逆方向耐圧を維持しつつ順方向サージ破壊耐量をさらに高くすることが可能となる。
【００２１】
（５）本発明の半導体装置においては、前記第２炭化珪素層の前記第１炭化珪素層と接する側の面における前記第１導電型不純物領域に対向する領域には、前記第２炭化珪素層よりも高濃度かつ前記第１炭化珪素層よりも低濃度の第１導電型不純物を含有する第１導電型の低抵抗炭化珪素領域が形成されていることが好ましい。
【００２２】
このように構成することにより、第２炭化珪素層と低抵抗炭化珪素領域とでドリフト層を構成することが可能となるため、第２炭化珪素層単独でドリフト層を構成する場合と比較して、ドリフト層の抵抗を低くすることが可能となる。このため、ドリフト層における順方向サージ電圧又は順方向サージ電流によるジュール熱の発生を抑制することが可能となるため、結果として高い逆方向耐圧を維持しつつ順方向サージ破壊耐量をさらに高くすることが可能となる。
【００２３】
（６）本発明の半導体装置においては、前記シリコン層は、ポリシリコンからなることが好ましい。
【００２４】
このように構成することにより、比較的簡単なプロセスでシリコン層を形成することが可能となり、ひいては比較的簡単なプロセスでヘテロ接合を有する半導体装置を製造することが可能となる。
【００２５】
（７）本発明の半導体装置においては、前記シリコン層は、第１導電型又は第２導電型の不純物が導入されていることが好ましい。
【００２６】
このように構成することにより、導入する不純物の種類や濃度を変えることにより、任意の順方向特性及び逆方向特性を得ることが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の半導体装置について、図に示す実施の形態に基づいて説明する。
【００２８】
［実施形態１］
１．実施形態１に係る半導体装置１の構成
図１は、実施形態１に係る半導体装置１を説明するために示す図である。図１（ａ）は半導体装置１の平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ断面図である。
【００２９】
実施形態１に係る半導体装置１は、従来の半導体装置９０１の場合と同様に、図１に示すように、ｎ＋型炭化珪素単結晶基板（第１炭化珪素層）１０２及びｎ＋型炭化珪素単結晶基板１０２よりも低濃度のｎ型不純物（第１導電型不純物）を含有するｎ−型炭化珪素エピタキシャル層（第２炭化珪素層）１０４を有する炭化珪素半導体基体１００と、ｎ−型炭化珪素エピタキシャル層１０４の表面上の一部に形成され、ｎ−型炭化珪素エピタキシャル層１０４との界面でヘテロ接合を形成するポリシリコン層（シリコン層）１０６と、ｎ＋型炭化珪素単結晶基板１０２の裏面に形成された裏面電極１１０とを備え、ｎ−型炭化珪素エピタキシャル層１０４の表面には、平面的に見てポリシリコン層１０６の端部を含むようにｐ型不純物領域（第２導電型不純物領域）１０８が形成された半導体装置（ヘテロ接合ダイオード）である。
【００３０】
ｎ−型炭化珪素エピタキシャル層１０４は、ｎ＋型炭化珪素単結晶基板１０２上に形成されている。また、少なくともｐ型不純物領域１０８で囲まれた領域における、ｎ−型炭化珪素エピタキシャル層１０４の表面近傍（実際の表面よりも少し下の位置）には、ｎ−型炭化珪素エピタキシャル層１０４よりも低濃度のｎ型不純物を含有するｎ−−型不純物領域（第１導電型不純物領域）１１２が形成されている。ｎ−−型不純物領域１１２は、最も浅い部分（ｎ−−型不純物領域１１２におけるｎ−型領域１０４ａと接する部分）の深さが、ｐ型不純物領域１０８の最も深い部分の深さよりも浅くなるように形成されている。
【００３１】
ｎ＋型炭化珪素単結晶基板１０２としては、ｎ型不純物濃度が例えば５×１０１７ｃｍ−３〜５×１０１９ｃｍ−３程度、厚さが例えば３０μｍ〜４００μｍ程度のものを用いることができる。また、ｎ＋型炭化珪素単結晶基板１０２の結晶多形としては例えば４Ｈのものを用いることができる。
【００３２】
ｎ−型炭化珪素エピタキシャル層１０４としては、ｎ型不純物濃度が例えば１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３程度、厚さが例えば３μｍ〜２０μｍ程度のものを用いることができる。
【００３３】
ポリシリコン層１０６としては、例えばｎ型不純物を含有するポリシリコン層を用いることができる。ポリシリコン層１０６をそのままアノード電極として用いてもよいし、ポリシリコン層１０６とオーミック接続可能な金属膜（例えば、チタン及びアルミニウムが積層された積層膜、又はニッケル膜。）をアノード電極として用いてもよい。
【００３４】
裏面電極１１０としては、例えばチタン、ニッケル及び銀が積層された積層膜からなるものを用いることができる。裏面電極１１０はカソード電極となる。
【００３５】
ｐ型不純物領域１０８は、深さが例えば０．２μｍ〜１．０μｍ程度であり、ｐ型不純物濃度が例えば１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３程度である。ｐ型不純物領域１０８は、ｎ−型炭化珪素エピタキシャル層１０４の表面に環状に形成されている（図１（ａ）参照。）。
【００３６】
ｎ−−型不純物領域１１２は、最も浅い部分の深さが例えば０．２μｍ〜０．５μｍ程度であり、最も深い部分の深さが例えば０．４μｍ〜１．０μｍ程度であり、ｎ型不純物濃度が例えば１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３程度である。
【００３７】
２．実施形態１に係る半導体装置１を製造する方法
図２及び図３は、半導体装置１を製造する方法を説明するために示す図である。図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）は各工程図である。
【００３８】
実施形態１に係る半導体装置１は、図２及び図３に示すように、以下の工程（Ｓ１）〜工程（Ｓ６）を行うことによって製造することができる。
【００３９】
（Ｓ１）半導体基体準備工程
ｎ＋型炭化珪素単結晶基板１０２（厚さ：４００μｍ、不純物濃度：１×１０１９ｃｍ−３）の上面にｎ−型炭化珪素エピタキシャル層１０４（厚さ：１０μｍ、不純物濃度：１×１０１６ｃｍ−３）が形成された炭化珪素半導体基体１００を準備する（図２（ａ）参照。）。
【００４０】
（Ｓ２）第１のｐ型不純物導入工程
まず、炭化珪素半導体基体１００の表面を清浄化する。その後、炭化珪素半導体基体１００の表面に、ｐ型不純物領域１０８に対応する部分に開口を有するマスクＭ１を形成する。その後、当該マスクＭ１を介して、ｎ−型炭化珪素エピタキシャル層１０４の所定部位１０７にｐ型不純物としてのボロンイオンを比較的多量打ち込む（図２（ｂ）参照。）。なお、第１のｐ型不純物導入工程においては、マスクＭ１の開口に薄いシリコン酸化膜などが存在する条件下でボロンイオンの打ち込みを行ってもよい。
【００４１】
（Ｓ３）第２のｐ型不純物導入工程
まず、マスクＭ１を除去する。その後、炭化珪素半導体基体１００の表面に、ｎ−−型不純物領域１１２に対応する部分に開口を有するマスクＭ２を形成する。その後、当該マスクＭ２を介してｎ−型炭化珪素エピタキシャル層１０４の所定部位１１１にｐ型不純物としてのボロンイオンを、第１のｐ型不純物導入工程のときよりも高エネルギーで、比較的少量打ち込む（図２（ｃ）参照。）。これにより、ｎ−型炭化珪素エピタキシャル層１０４の所定部位１１１よりも浅い部分（図２（ｃ）の符号Ｒで示す部分）にはボロンイオンが含れない領域が形成される。なお、第２のｐ型不純物導入工程においては、マスクＭ２の開口に薄いシリコン酸化膜などが存在する条件下でボロンイオンの打ち込みを行ってもよい。
【００４２】
（Ｓ４）不純物活性化工程
まず、マスクＭ２を除去する。その後、炭化珪素半導体基体１００の表面及び裏面に保護レジスト層（図示せず。）を形成した後、当該保護レジスト層を炭化してグラファイトマスクＭ３，Ｍ４を形成する（図３（ａ）参照。）。その後、炭化珪素半導体基体１００を１６００℃以上の温度に加熱することによりｐ型不純物の活性化を行い、ｐ型不純物領域１０８（深さ：０．５μｍ、表面ｐ型不純物濃度：１．０×１０１７ｃｍ−３）及びｎ−−型不純物領域１１２（深さ：０．２５μｍ〜０．７５μｍ、深さ０．２５μｍにおけるｎ型不純物濃度：１．０×１０１５ｃｍ−３）を形成する（図３（ａ）参照。）。ｎ−−型不純物領域１１２よりも浅い部分には、ｎ−型領域１０４ａが形成される。
【００４３】
（Ｓ５）ポリシリコン層形成工程
まず、グラファイトマスクＭ３，Ｍ４を除去する。その後、炭化珪素半導体基体１００の表面の一部に、ｎ型不純物を含有するポリシリコン層１０６を形成する（図３（ｂ）参照。）。
【００４４】
（Ｓ６）裏面電極形成工程
炭化珪素半導体基体１００の裏面にチタン、ニッケル及び銀が積層された積層膜からなる裏面電極１１０を形成する（図３（ｃ）参照。）。
【００４５】
以上の工程を行うことによって、実施形態１に係る半導体装置１を製造することができる。
【００４６】
３．実施形態１に係る半導体装置１の効果
実施形態１に係る半導体装置１によれば、ｎ−型炭化珪素エピタキシャル層１０４の表面には、平面的に見てポリシリコン層１０６の端部を含むようにｐ型不純物領域１０８が形成されているため、逆バイアス時には、ｐ型不純物領域１０８の内部が空乏化される結果、ｎ−型炭化珪素エピタキシャル層１０４の表面におけるポリシリコン層１０６の端部近傍に形成される高電界強度部分の電界強度を低くすることが可能となり、高い逆方向耐圧を得ることができる。
【００４７】
また、実施形態１に係る半導体装置１によれば、ｐ型不純物領域１０８で囲まれた領域における、ｎ−型炭化珪素エピタキシャル層１０４の表面近傍には、ｎ−型炭化珪素エピタキシャル層１０４よりも低濃度のｎ型不純物を含有するｎ−−型不純物領域１１２が形成されているため、逆バイアス時に、ヘテロ接合界面における電界強度を、従来の半導体装置９０１の場合よりも低くすることが可能となり、結果として、従来の半導体装置９０１の場合よりも高い逆方向耐圧を得ることができる。
【００４８】
このため、実施形態１に係る半導体装置１によれば、いわゆるドリフト層としてのｎ−型炭化珪素エピタキシャル層１０４の厚さを薄くしても所望の逆方向耐圧を得ることが可能となる。その結果、実施形態１に係る半導体装置１によれば、ｎ−型炭化珪素エピタキシャル層１０４の厚さを薄くしてｎ−型炭化珪素エピタキシャル層１０４の抵抗を低くすることが可能となるため、ｎ−型炭化珪素エピタキシャル層１０４における順方向サージ電圧又は順方向サージ電流によるジュール熱の発生を抑制することが可能となる。従って、実施形態１に係る半導体装置１は、高い逆方向耐圧を維持しつつ順方向サージ破壊耐量を高くすることが可能な半導体装置となる。
【００４９】
また、実施形態１に係る半導体装置１によれば、ｎ−−型不純物領域１１２が、ｎ−型炭化珪素エピタキシャル層１０４の表面ではなくｎ−型炭化珪素エピタキシャル層１０４の表面近傍に形成されているため、ｎ−−型不純物領域がｎ−型炭化珪素エピタキシャル層１０４の表面に形成されている場合と比較すると、ｎ−型炭化珪素エピタキシャル層１０４の表面におけるｎ型不純物の濃度を高くすることが可能となり、その結果、逆回復時間ｔｒｒを短くすることが可能となる。
【００５０】
また、実施形態１に係る半導体装置１によれば、ｎ−型炭化珪素エピタキシャル層１０４の表面近傍にｎ−−型不純物領域１１２を形成する際には、ｎ−型炭化珪素エピタキシャル層１０４の表面にｎ−−型不純物領域を形成する場合と比較して、より高いエネルギーでｐ型不純物イオンを打ち込む工程を行うこととなるため、ｎ−型炭化珪素エピタキシャル層１０４に打ち込まれずに無駄となってしまうｐ型不純物イオンの量を低減することが可能となり、その結果、ｎ−型炭化珪素エピタキシャル層１０４に打ち込まれずに無駄となってしまうｐ型不純物イオンに起因する汚染を低減することが可能となる。
【００５１】
また、実施形態１に係る半導体装置１によれば、ｎ−−型不純物領域１１２は、最も浅い部分の深さがｐ型不純物領域１０８の最も深い部分の深さよりも浅くなるように形成されているため、逆バイアス時に、ヘテロ接合界面近傍における電界強度を十分に低くすることが可能となるため、順方向サージ破壊耐量を十分に高くすることが可能となる。
【００５２】
実施形態１に係る半導体装置１によれば、ｎ−型炭化珪素エピタキシャル層１０４の厚さは、３μｍ〜２０μｍの範囲内にあるため、ｎ−型炭化珪素エピタキシャル層１０４の抵抗を低くすることが可能となり、ｎ−型炭化珪素エピタキシャル層１０４における順方向サージ電圧又は順方向サージ電流によるジュール熱の発生を十分に抑制することが可能となる。
【００５３】
実施形態１に係る半導体装置１によれば、シリコン層（ポリシリコン層１０６）は、ポリシリコンからなるため、比較的簡単なプロセスでシリコン層を形成することが可能となり、ひいては比較的簡単なプロセスで半導体装置（ヘテロ接合を有する半導体装置）を製造することが可能となる。
【００５４】
［実施形態２］
図４は、実施形態２に係る半導体装置２の断面図である。
実施形態２に係る半導体装置２は、基本的には実施形態１に係る半導体装置１と同様の構成を有するが、用いる炭化珪素半導体基体の構造が実施形態１に係る半導体装置１の場合とは異なる。すなわち、実施形態２に係る半導体装置２においては、図４に示すように、ｎ−型炭化珪素エピタキシャル層１０４がｎ型低抵抗炭化珪素層１１４を介してｎ＋型炭化珪素単結晶基板１０２上に形成された炭化珪素半導体基体１００ａを用いている。ｎ型低抵抗炭化珪素層１１４は、ｎ−型炭化珪素エピタキシャル層１０４よりも高濃度かつｎ＋型炭化珪素単結晶基板１０２よりも低濃度のｎ型不純物を含有する。なお、炭化珪素半導体基体１００ａは、ｎ＋型炭化珪素単結晶基板１０２上に、ｎ型低抵抗炭化珪素層１１４とｎ−型炭化珪素エピタキシャル層１０４とを連続してエピタキシャル成長することにより形成することができる。
【００５５】
このように、実施形態２に係る半導体装置２は、用いる炭化珪素半導体基体の構造が実施形態１に係る半導体装置１の場合とは異なるが、実施形態１に係る半導体装置１の場合と同様に、ｐ型不純物領域１０８で囲まれた領域における、ｎ−型炭化珪素エピタキシャル層１０４の表面近傍には、ｎ−型炭化珪素エピタキシャル層１０４よりも低濃度のｎ型不純物を含有するｎ−−型不純物領域１１２が形成されているため、実施形態１に係る半導体装置１の場合と同様に、高い逆方向耐圧を維持しつつ順方向サージ破壊耐量を高くすることが可能な半導体装置となる。
【００５６】
また、実施形態２に係る半導体装置２によれば、ｎ−型炭化珪素エピタキシャル層１０４とｎ型低抵抗炭化珪素層１１４とでドリフト層を構成することが可能となるため、ｎ−型炭化珪素エピタキシャル層１０４単独でドリフト層を構成する場合と比較して、ドリフト層の抵抗を低くすることが可能となる。このため、ドリフト層における順方向サージ電圧又は順方向サージ電流によるジュール熱の発生を抑制することが可能となるため、結果として高い逆方向耐圧を維持しつつ順方向サージ破壊耐量をさらに高くすることが可能となる。
【００５７】
なお、実施形態２に係る半導体装置２は、用いる炭化珪素半導体基体の構造以外の点については、実施形態１に係る半導体装置１と同様の構成を有するため、実施形態１に係る半導体装置１が有する効果のうち該当する効果を有する。
【００５８】
［実施形態３］
図５は、実施形態３に係る半導体装置３の断面図である。
実施形態３に係る半導体装置３は、基本的には実施形態１に係る半導体装置１と同様の構成を有するが、用いる炭化珪素半導体基体の構造が実施形態１に係る半導体装置１の場合とは異なる。すなわち、実施形態３に係る半導体装置３においては、図５に示すように、ｎ−型炭化珪素エピタキシャル層１０４の裏面（ｎ＋型炭化珪素単結晶基板１０２と接する側の面）におけるｎ−−型不純物領域１１２に対向する領域に、ｎ−型炭化珪素エピタキシャル層１０４よりも高濃度かつｎ＋型炭化珪素単結晶基板１０２よりも低濃度のｎ型不純物を含有するｎ型低抵抗炭化珪素領域１１６が形成された炭化珪素半導体基体１００ｂを用いている。なお、炭化珪素半導体基体１００ｂは、ｎ＋型炭化珪素単結晶基板１０２上に、ｎ型低抵抗炭化珪素領域１１６とｎ−型炭化珪素エピタキシャル層１０４とを選択的にエピタキシャル成長することにより形成することができる。
【００５９】
このように、実施形態３に係る半導体装置３は、用いる炭化珪素半導体基体の構造が実施形態１に係る半導体装置１の場合とは異なるが、実施形態１に係る半導体装置１の場合と同様に、ｐ型不純物領域１０８で囲まれた領域における、ｎ−型炭化珪素エピタキシャル層１０４の表面近傍には、ｎ−型炭化珪素エピタキシャル層１０４よりも低濃度のｎ型不純物を含有するｎ−−型不純物領域１１２が形成されているため、実施形態１に係る半導体装置１の場合と同様に、高い逆方向耐圧を維持しつつ順方向サージ破壊耐量を高くすることが可能な半導体装置となる。
【００６０】
また、実施形態３に係る半導体装置３によれば、ｎ−型炭化珪素エピタキシャル層１０４とｎ型低抵抗炭化珪素領域１１６とでドリフト層を構成することが可能となるため、ｎ−型炭化珪素エピタキシャル層１０４単独でドリフト層を構成する場合と比較して、ドリフト層の抵抗を低くすることが可能となる。このため、ドリフト層における順方向サージ電圧又は順方向サージ電流によるジュール熱の発生を抑制することが可能となるため、結果として高い逆方向耐圧を維持しつつ順方向サージ破壊耐量をさらに高くすることが可能となる。
【００６１】
なお、実施形態３に係る半導体装置３は、用いる炭化珪素半導体基体の構造以外の点については、実施形態１に係る半導体装置１と同様の構成を有するため、実施形態１に係る半導体装置１が有する効果のうち該当する効果を有する。
【００６２】
［実施形態４］
図６は、実施形態４に係る半導体装置４を説明するために示す図である。図６（ａ）は半導体装置４の平面図であり、図６（ｂ）は図６（ａ）におけるＡ−Ａ断面図である。
実施形態４に係る半導体装置４は、基本的には実施形態１に係る半導体装置１と同様の構成を有するが、チップ上に多数のポリシリコン層が形成された点が実施形態１に係る半導体装置１の場合とは異なる。すなわち、実施形態４に係る半導体装置４においては、図６に示すように、チップ上に多数（図６では９個。）のポリシリコン層１０６が形成されている。また、ｐ型不純物領域１０８は、ポリシリコン層１０６の配置にあわせて、ｎ−型炭化珪素エピタキシャル層１０４の表面に格子状に形成されている（図６（ａ）参照。）。
【００６３】
このように、実施形態４に係る半導体装置４は、チップ上に多数のポリシリコン層が形成された点が実施形態１に係る半導体装置１の場合とは異なるが、実施形態１に係る半導体装置１の場合と同様に、ｐ型不純物領域１０８で囲まれた領域における、ｎ−型炭化珪素エピタキシャル層１０４の表面近傍には、ｎ−型炭化珪素エピタキシャル層１０４よりも低濃度のｎ型不純物を含有するｎ−−型不純物領域１１２が形成されているため、実施形態１に係る半導体装置１の場合と同様に、高い逆方向耐圧を維持しつつ順方向サージ破壊耐量を高くすることが可能な半導体装置となる。
【００６４】
なお、実施形態４に係る半導体装置４は、チップ上に多数のポリシリコン層が形成された点以外の点については、実施形態１に係る半導体装置１と同様の構成を有するため、実施形態１に係る半導体装置１が有する効果のうち該当する効果を有する。
【００６５】
以上、本発明の半導体装置を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。 
【００６６】
（１）上記した各実施形態においては、ｎ−−型不純物領域１１２における最も深い部分の深さをｐ型不純物領域１０８の深さよりも深くしているが、本発明はこれに限定されるものではない。図７は、変形例１に係る半導体装置５の断面図である。図８は、変形例２に係る半導体装置６の断面図である。図７に示すように、ｎ−−型不純物領域１１２ａにおける最も深い部分の深さをｐ型不純物領域１０８の深さと同じ深さに形成してもよいし、図８に示すように、ｎ−−型不純物領域１１２ｂにおける最も深い部分の深さをｐ型不純物領域１０８の深さよりも浅く形成してもよい。
【００６７】
（２）上記した各実施形態においては、ｐ型不純物領域１０８に囲まれた領域全体にわたってｎ−−型不純物領域１１２を形成しているが、本発明はこれに限定されるものではない。図９は、変形例３に係る半導体装置７の断面図である。図９に示すように、ｐ型不純物領域１０８で囲まれた領域の一部にｎ−−型不純物領域１１２ｃを形成してもよい。
【００６８】
（３）上記した各実施形態においては、ｎ−型炭化珪素エピタキシャル層１０４の表面にｐ型不純物領域１０８を形成しているが、本発明はこれに限定されるものではない。図１０は、変形例４に係る半導体装置８の断面図である。図１０に示すように、ｎ−型炭化珪素エピタキシャル層１０４の表面近傍（実際の表面よりも少し下の位置）にｐ型不純物領域１０８ａを形成してもよい。また、ｎ−型炭化珪素エピタキシャル層１０４の表面にｐ型不純物領域１０８が形成されている領域と、ｎ−型炭化珪素エピタキシャル層１０４の表面近傍にｐ型不純物領域１０８が形成されている領域とが混在していてもよい。
【００６９】
（４）上記した各実施形態においては、ｐ型不純物領域１０８は、ｎ−−型不純物領域１１２の周囲をすべて囲むようにして（言い換えれば、平面的に見てポリシリコン層１０６の端部の全部を含むように）、ｎ−型炭化珪素エピタキシャル層１０４の表面に環状又は格子状に形成されていたが、本発明はこれに限定されるものではない。図１１は、変形例５に係る半導体装置９の平面図である。図１２は変形例６に係る半導体装置１０の平面図である。なお、図１１及び図１２においては、ｎ−−型不純物領域１１２ｄ，１１２ｅの平面形状を破線で図示している。図１１及び図１２に示すように、環の一部が途切れるようにして（言い換えれば、平面的に見てポリシリコン層１０６の端部の一部を含むように）、ｐ型不純物領域１０８ｂ，１０８ｃが形成されていてもよい。なお、この場合、ｎ−型炭化珪素エピタキシャル層１０４の表面に形成されるｎ−−型不純物領域１１２ｄ，１１２ｅは、図１１及び図１２に示すように、ｐ型不純物領域１０８ｂ，１０８ｃで囲まれた領域外の部分まで及ぶように形成されてもよい。すなわち、ｎ−−型不純物領域１１２ｄ，１１２ｅは、ｎ−型炭化珪素エピタキシャル層１０４の表面における少なくともｐ型不純物領域１０８ｂ，１０８ｃで囲まれた領域の全部又は一部に形成されていてもよい。
【００７０】
（５）上記した各実施形態においては、ｎ−−型不純物領域１１２はｎ−型炭化珪素エピタキシャル層１０４の表面には形成されていないが、本発明はこれに限定されるものではない。例えば、ｎ−−型不純物領域１１２がｎ−型炭化珪素エピタキシャル層１０４の表面に形成されている部分が存在してもよい。
【００７１】
（６）上記した各実施形態においては、シリコン層として、ｎ型不純物が導入されたポリシリコン層１０６を用いたが、本発明はこれに限定されるものではない。シリコン層として、ｐ型不純物が導入されたポリシリコン層又はノンドープのポリシリコン層を用いることもできる。また、ポリシリコン層に代えて単結晶シリコン層を用いることもできる。
【００７２】
（７）上記した各実施形態においては、第１導電型をｎ型とし第２導電型をｐ型として、本発明のヘテロ接合を有する炭化珪素半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし第２導電型をｎ型としてもよい。
【００７３】
（８）上記各実施形態においては、ｎ＋型炭化珪素単結晶基板として結晶多形が４Ｈであるものを用いたが、本発明はこれに限定されるものではない。例えば、ｎ＋型炭化珪素単結晶基板として結晶多形が６Ｈ又は３Ｃであるものを用いることもできる。
【００７４】
（９）上記各実施形態においては、ダイオードを例にとって本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、ヘテロ接合から少数キャリアを注入するＩＧＢＴに本発明を適用することもできる。
【図面の簡単な説明】
【００７５】
【図１】実施形態１に係る半導体装置１を説明するために示す図である。
【図２】実施形態１に係る半導体装置１を製造する方法を説明するために示す図である。
【図３】実施形態１に係る半導体装置１を製造する方法を説明するために示す図である。
【図４】実施形態２に係る半導体装置２の断面図である。
【図５】実施形態３に係る半導体装置３の断面図である。
【図６】実施形態４に係る半導体装置４を説明するために示す図である。
【図７】変形例１に係る半導体装置５の断面図である。
【図８】変形例２に係る半導体装置６の断面図である。
【図９】変形例３に係る半導体装置７の断面図である。
【図１０】変形例４に係る半導体装置８の断面図である。
【図１１】変形例５に係る半導体装置９の平面図である。
【図１２】変形例６に係る半導体装置１０の平面図である。
【図１３】従来の半導体装置９０１を説明するために示す図である。
【符号の説明】
【００７６】
１，２，３，４，５，６，７，８，９，１０，９０１…半導体装置、１００，１００ａ，１００ｂ，９００…炭化珪素半導体基体、１０２，９０２…ｎ＋型炭化珪素単結晶基板、１０４，９０４…ｎ−型炭化珪素エピタキシャル層、１０４ａ…ｎ−型領域、１０６，９０６…ポリシリコン層、１０７，１１１…（ｎ−型炭化珪素エピタキシャル層の）所定部位、１０８，１０８ａ，１０８ｂ，１０８ｃ，９０８…ｐ型不純物領域、１１０，９１０…裏面電極、１１２，１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ…ｎ−−型不純物領域、１１４…ｎ型低抵抗炭化珪素層、１１６…ｎ型低抵抗炭化珪素領域、Ｍ１，Ｍ２…マスク、Ｍ３，Ｍ４…グラファイトマスク
【図１】
0005368722.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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