(57)【特許請求の範囲】
【請求項１】
画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成され、
前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、
前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはソース電極およびドレイン電極が形成されている表示装置の製造方法であって、
前記ｐｏｌｙ−Ｓｉ層は第２のａ−Ｓｉ層の一部をレーザ照射によって第２のｐｏｌｙ−Ｓｉ層に変換し、前記第２のａ−Ｓｉ層と前記第２のｐｏｌｙ−Ｓｉ層を同時にエッチングすることによって形成されていることを特徴とする表示装置の製造方法。
【請求項２】
前記第２のａ−Ｓｉ層の一部をレーザ照射によって第２のｐｏｌｙ−Ｓｉ層に変換する際、前記第２のｐｏｌｙ−Ｓｉ層の表面に酸化膜を形成し、前記第２のａ−Ｓｉ層と表面に酸化膜が形成された前記第２のｐｏｌｙ−Ｓｉ層を同時にエッチングすることによって形成されていることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記表示装置は液晶表示装置であることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項４】
前記表示装置は有機ＥＬ表示装置であることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項５】
画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、
前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはソース電極およびドレイン電極が形成されており、
前記ｐｏｌｙ−Ｓｉ層の表面はエッチングされた面であり、
前記ｐｏｌｙ−Ｓｉ層の側部は前記ａ−Ｓｉ層によって覆われていることを特徴とする表示装置。
【請求項６】
前記表示装置は液晶表示装置であることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記表示装置は有機ＥＬ表示装置であることを特徴とする請求項５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に表示領域の周辺に駆動回路を形成し、薄膜トランジスタのアクティブ領域が表示領域と周辺回路部で異なるタイプの液晶表示に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等がマトリクス状に形成されたＴＦＴ基板に画素電極と対応する場所にカラーフィルタ等が形成されたカラーフィルタ基板が対向し、ＴＦＴ基板とカラーフィルタ基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
ＴＦＴ基板には、縦方向に延在し、横方向に配列したデータ線と、横方向に延在して縦方向に配列した走査線とが存在し、データ線と走査線とで囲まれた領域に画素が形成される。画素は主として画素電極とスイッチング素子である薄膜トランジスタ（ＴＦＴ）で構成される。このようにマトリクス状に形成された多くの画素によって表示領域が形成される。
【０００４】
表示領域の外側には走査線を駆動する走査線駆動回路、データ線を駆動するデータ線駆動回路が設置される。従来は走査線駆動回路、データ線駆動回路はＩＣドライバが外付けされていた。このＩＣドライバはテープキャリア等によってＴＦＴ基板に接続される場合もあるし、ＩＣドライバが直接ＴＦＴ基板にチップオンされる場合もある。
【０００５】
一方、表示領域を確保したまま、表示装置全体を小さくしたいという要求等から、表示領域周辺にＴＦＴによって駆動回路を形成する技術が開発されている。このような表示装置では、表示領域に形成されるＴＦＴはａ−Ｓｉをチャンネル部に使用し、駆動回路部に形成されるＴＦＴはｐｏｌｙ−Ｓｉをチャンネル部に使用する。すなわち、表示領域ではリーク電流の小さいａ−Ｓｉを使用し、駆動回路部では電子の移動度が大きいｐｏｌｙ−Ｓｉを使用している。
【０００６】
一般にはａ−Ｓｉを用いたＴＦＴではボトムゲートの構造が用いられ、ｐｏｌｙ−Ｓｉを用いたＴＦＴではトップゲートの構造がもちいられている。したがって、１枚の基板に構造の異なるＴＦＴを形成することになって、製造プロセスが複雑になる。
「特許文献１」には、プロセスが複雑になるのを防止するために、ｐｏｌｙ−Ｓｉを用いたＴＦＴにおいてもボトムゲートを用いる構成が記載されている。この構成はゲート電極の上に形成されたゲート絶縁膜の上に、先ず、チャンネルとなるｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉ層を形成する。ａ−Ｓｉの上にはｎ＋Ｓｉ層のコンタクト層が形成され、その上にソース／ドレイン電極（ＳＤ電極）が形成される。ｐｏｌｙ−Ｓｉをチャンネルに用いたＴＦＴをこのような構成とすることによって、ａ−Ｓｉをチャンネルに用いたＴＦＴとで共通のプロセスが多くなり、プロセスが単純化する。
【０００７】
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
「特許文献１」に記載のＴＦＴの構成を図２７に示す。図２７には基板上に２種類のＴＦＴが形成されている。右側のＴＦＴは画素部に用いられているＴＦＴであり、左側のＴＦＴは駆動回路部に用いられているＴＦＴである。右側のＴＦＴはボトムゲートでチャネル部にａ−Ｓｉ層１０８が用いられている通常のＴＦＴである。
【０００９】
左側のＴＦＴはボトムゲートで、チャネル部にはｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８が設けられている。ただし、ＴＦＴがＯＮのときの電子は主としてｐｏｌｙ−Ｓｉ層１０７を通過するので、ＴＦＴがＯＮの時の移動度は大きく、駆動回路のＴＦＴとして使用することが出来る。
【００１０】
図２７に示す構造は、チャネルがａ−Ｓｉである画素部のＴＦＴも、チャネルがｐｏｌｙ−Ｓｉである駆動回路部のＴＦＴもボトムゲートの構造であり、プロセスの整合性が良いことが特徴である。しかし、従来の製造方法では、ｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８を別々にフォトリソグラフィによって加工する必要があるので、製造工程のコスト低減に限界があるという問題点を有している。
【００１１】
図２８〜図３４に、特にｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８部分についての従来の製造方法を示す。図２７〜図３３では、図を単純化して見やすくするために、ゲート電極１０３とゲート絶縁膜１０４を省略している。図２８において、ＴＦＴ基板１０１はＳｉＮによる下地膜１０２で覆われている。下地膜１０２の上にａ−Ｓｉ層１０８をＣＶＤによって堆積し、必要な部分のみに、固体レーザ１０６によってレーザ１０６１を照射してアニールし、ａ−Ｓｉをｐｏｌｙ−Ｓｉに変換する。
【００１２】
その後、図２９に示すように、ｐｏｌｙ−Ｓｉ層１０７の必要部分にフォトリソグラフィによってレジスト３００を形成する。そして、図３０に示すように、プラズマ２００によってドライエッチングをしてａ−Ｓｉ層１０８および不用なｐｏｌｙ−Ｓｉ層１０７を除去する。レジスト３００を除去した後、図３１に示すように、ａ−Ｓｉ層１０８およびｎ＋Ｓｉ層１０９を被着する。
【００１３】
その後、図３２に示すように、フォトリソグラフィによって必要な部分にレジスト３００を形成し、図３３に示すように、プラズマ２００によってドライエッチングをすることによって、ｎ＋Ｓｉ層１０９およびａ−Ｓｉ層１０８を連続してパターニングする。その後、レジスト３００を除去すると、図３４に示すように、ｐｏｌｙ−Ｓｉ層１０７、ａ−Ｓｉ層１０８、ｎ＋Ｓｉ層１０９の積層膜が形成される。
【００１４】
以上のプロセスでは、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８をパターニングするために、２回のフォトリソグラフィを必要とし、ＴＦＴおよびＴＦＴを用いた表示装置の製造コストが嵩む。本発明の課題は、フォトリソグラフィの回数を減らすことによって製造コストの低減を図ることである。
【課題を解決するための手段】
【００１５】
本発明は上記課題を克服するものであり、ａ−Ｓｉ層を堆積後、必要部分にレーザを照射し、ｐｏｌｙ−Ｓｉ層に変換する。そうするとレーザを照射した部分のみｐｏｌｙ−Ｓｉ層で、他の部分はａ−Ｓｉ層となっている。この状態でドライエッチングするとａ−Ｓｉ層のほうがｐｏｌｙ−Ｓｉ層よりもエッチング速度が速いために、特定時間を経過すると、ｐｏｌｙ−Ｓｉ層の部分のみ残留する。したがって、フォトリソグラフィのプロセスを経なくともｐｏｌｙ−Ｓｉ層のみを残留させることが出来る。
【００１６】
本発明の他の面は、ａ−Ｓｉ層を堆積後、必要部分に酸化雰囲気中でレーザを照射する。そうすると、ａ−Ｓｉ層はｐｏｌｙ−Ｓｉ層に変換されると同時に、ｐｏｌｙ−Ｓｉ層の表面には酸化シリコン膜が形成される。したがって、レーザを照射した部分のみ表面に酸化シリコン膜が形成されたｐｏｌｙ−Ｓｉ層が存在し、他の部分はａ−Ｓｉ層となっている。この状態でドライエッチングするとａ−Ｓｉ層の方が酸化シリコン膜を表面に持つｐｏｌｙ−Ｓｉ層よりもエッチング速度が速いために、特定時間を経過すると、ｐｏｌｙ−Ｓｉ層の部分のみ残留する。したがって、フォトリソグラフィのプロセスを経なくともｐｏｌｙ−Ｓｉ層のみを残留させることが出来る。
【００１７】
具体的な手段は下記のとおりである。
【００１８】
（１）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成され、前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはＳＤ電極が形成されている表示装置の製造方法であって、前記ｐｏｌｙ−Ｓｉ層は第２のａ−Ｓｉ層の一部をレーザ照射によって第２のｐｏｌｙ−Ｓｉ層に変換し、前記第２のａ−Ｓｉ層と前記第２のｐｏｌｙ−Ｓｉ層を同時にエッチングすることによって形成されていることを特徴とする表示装置の製造方法。
【００１９】
（２）前記第２のａ−Ｓｉ層の一部をレーザ照射によって第２のｐｏｌｙ−Ｓｉ層に変換する際、前記第２のｐｏｌｙ−Ｓｉ層の表面に酸化膜を形成し、前記第２のａ−Ｓｉ層と表面に酸化膜が形成された前記第２のｐｏｌｙ−Ｓｉ層を同時にエッチングすることによって形成されていることを特徴とする（１）に記載の表示装置の製造方法。
【００２０】
（３）前記表示装置は液晶表示装置であることを特徴とする（１）に記載の表示装置の製造方法。
【００２１】
（４）前記表示装置は有機ＥＬ表示装置であることを特徴とする（１）に記載の表示装置の製造方法。
【００２２】
（５）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはＳＤ電極が形成されており、前記ｐｏｌｙ−Ｓｉ層の表面はエッチングされた面であることを特徴とする表示装置。
【００２３】
（６）前記ｐｏｌｙ−Ｓｉ層の側部は前記ａ−Ｓｉ層によって覆われていることを特徴とする（５）に記載の表示装置。
【００２４】
（７）前記ｐｏｌｙ−Ｓｉ層は側部において、前記ｎ＋Ｓｉ層と接触していることを特徴とする（５）に記載の表示装置。
【００２５】
（８）前記表示装置は液晶表示装置であることを特徴とする（５）に記載の表示装置。
【００２６】
（９）前記表示装置は有機ＥＬ表示装置であることを特徴とする（５）に記載の表示装置。
【発明の効果】
【００２７】
本発明では、ｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層が積層されたボトムゲートタイプのＴＦＴの製造工程において、ｐｏｌｙ−Ｓｉ層のパターニングを、フォトリソグラフィ工程を使用せずに、レーザ照射とドライエッチングによって行うことが出来るので製造コストの低減が可能である。したがって、表示部にａ−Ｓｉ層をチャネルとするＴＦＴを有し、駆動回路部にｐｏｌｙ−Ｓｉ層をチャネルとするＴＦＴを有する駆動回路内蔵型の表示装置の製造コストを低減することが出来る。
【発明を実施するための最良の形態】
【００２８】
実施例にしたがって、本発明の詳細な内容を開示する。
【実施例１】
【００２９】
図１は本発明によって製造されたＴＦＴの構成を示す断面模式図である。図１において、左側のＴＦＴはｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８が積層された駆動回路部に使用されるＴＦＴである。右側のＴＦＴは画素部に使用されるＴＦＴである。画素部のＴＦＴのさらに右側には端子部が形成されている。図１においては、対比し易くするために駆動部ＴＦＴ、画素部ＴＦＴ、端子部が隣りあって記載されているが、実際の表示装置では各素子は離れた場所に形成されている。
【００３０】
図１において、ＴＦＴ基板１０１上には下地膜１０２が形成される。本実施例では下地膜１０２はＳｉＮ膜１層であるが、ＳｉＮおよびＳｉＯ２の２層膜で形成される場合もある。下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。図１における左側の駆動回路部用のＴＦＴでは、ゲート絶縁膜１０４の上にｐｏｌｙ−Ｓｉ層１０７が形成される。このｐｏｌｙ−Ｓｉ層１０７がＴＦＴのチャネル部になる。ｐｏｌｙ−Ｓｉ層１０７の膜厚は５０ｎｍ程度である。ｐｏｌｙ−Ｓｉ層１０７を覆ってａ−Ｓｉ層１０８が形成される。ａ−Ｓｉ層１０８の膜厚は１５０ｎｍ程度である。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が形成され、ｎ＋Ｓｉ層１０９はＳＤ電極１１３とコンタクトする。
【００３１】
ＳＤ電極１１３はＭｏによるバリアメタル１１０、Ａｌ層１１１、Ｍｏによるキャップメタル１１２から構成されている。ＴＦＴ全体をＳｉＮによるパッシベーション膜１１６によって保護する。パッシベーション膜１１６の上には有機膜による平坦化膜１１７が形成され、画素電極が形成される部分を平坦化する。
【００３２】
図１において、駆動回路部用のＴＦＴの右側には画素部に使用されるＴＦＴが記載されている。画素部のＴＦＴはチャネル部にｐｏｌｙ−Ｓｉ層１０７が形成されていない他は駆動回路部用ＴＦＴと同じ構造である。駆動回路部用のＴＦＴは高速動作が必要なために、電子移動度の大きいｐｏｌｙ−Ｓｉをチャネル部に使用している。一方、画素部は駆動回路部ほどの高速動作は必要としないので、ａ−Ｓｉがチャネル部に用いられている。
【００３３】
画素部のＴＦＴのＳＤ電極１１３は画素電極と導通しており、データ信号を画素部に供給する。すなわち、画素部ＴＦＴを覆うパッシベーション膜１１６および平坦化膜１１７による平坦化膜１１７にスルーホールを形成し、このスルーホールを通して画素電極とＳＤ電極１１３が導通する。画素電極は透明導電膜であるＩＴＯ１１９によって形成される。
【００３４】
図１において、画素部用ＴＦＴのさらに右側には端子部が記載されている。図１における端子部配線１３０はゲート電極１０３と同層で形成される。すなわち、ゲート電極１０３と同じ材料でゲート電極１０３と同時に形成される。端子部配線１３０はパッシベーション膜１１６、および平坦化膜１１７によって保護されている。端子部においては、外部の回路と接続するためにパッシベーション膜および平坦化膜１１７に端子部コンタクトホール１１８が形成されている。
【００３５】
端子部配線１３０は金属で形成されているので、外部環境によって腐蝕しやすい。端子部配線１３０の腐蝕を防止するために、透明導電膜であるＩＴＯ１１９によって端子部を覆う。ＩＴＯ１１９は金属酸化物なので、化学的に安定である。端子部のＩＴＯは画素電極のＩＴＯ１１９と同時に形成される。
【００３６】
図２〜図１２は本実施例における、図１に示す駆動回路部用ＴＦＴのＰｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の製造プロセスを示すものである。図２〜図１２では、図を簡単化して見やすくするためにゲート電極１０３およびゲート絶縁膜１０４は省略されている。図２において、ＴＦＴ基板１０１の上にはＳｉＮからなる下地膜１０２が形成されている。下地膜１０２の上にはａ−Ｓｉ層１０８がＣＶＤによって堆積される。
【００３７】
図３および図４に示すように、ａ−Ｓｉ層１０８の必要な部分に固体レーザ１０６によって、レーザ１０６１を照射し、ａ−Ｓｉ層１０８をｐｏｌｙ−Ｓｉ層１０７に変換する。このとき、レーザ１０６１の照射条件によって、通常のｐｏｌｙ−Ｓｉ層１０７を形成することもできるし、レーザ１０６１の走査方向に結晶の長く成長したいわゆるＳＥＬＡＸを形成することも出来る。
【００３８】
このようにして、ある部分にはｐｏｌｙ−Ｓｉ層１０７が形成され、他の部分はａ−Ｓｉ層１０８のままである半導体層に対して、フッ素を含有するガスを用いて生成したプラズマ２００によってドライエッチングをする。プラズマ２００によってａ−Ｓｉ層１０８、ｐｏｌｙ−Ｓｉ層１０７ともにエッチングされるが、図６に示すように、ａ−Ｓｉ層１０８のほうがｐｏｌｙ−Ｓｉ層１０７よりもエッチング速度が速い。
【００３９】
ドライエッチングを進め、図７に示すように、ａ−Ｓｉ層１０８がエッチングによって消失すると、ｐｏｌｙ−Ｓｉ層１０７のみが選択的に残留する。したがって、フォトリソグラフィを用いなくともｐｏｌｙ−Ｓｉ層１０７をパンターニングすることが出来る。図８は本実施例のドライエッチングのように、エッチングガスに六フッ化硫黄（ＳＦ６）と酸素の混合ガスを用いてエッチングした場合のａ−Ｓｉ層１０８とｐｏｌｙ−Ｓｉ層１０７のエッチング量の比較である。
【００４０】
図８において、縦軸はドライエッチングによるエッチング量、横軸はエッチング時間である。図８からわかるように、最終的に残したいｐｏｌｙ−Ｓｉ層１０７の膜厚にしたがって、当初のａ−Ｓｉ層１０８の膜厚を決めておけばよい。なお、ｐｏｌｙ−Ｓｉ層１０７の最終的な膜厚はエッチング時間によって制御される。
【００４１】
その後、図９に示すように、ｐｏｌｙ−Ｓｉ層１０７を覆って再びａ−Ｓｉ層１０８を堆積し、その上にリンをドープしたｎ＋Ｓｉ層１０９を堆積する。図１０に示すように、ｎ＋Ｓｉ層１０９の上にフォトリソグラフィによってレジスト３００をパターニングする。その後、図１１に示すように、レジスト３００をマスクとしてフッ素を含有したガスを用いて生成したプラズマ２００によってドライエッチングをする。
【００４２】
その後レジスト３００を除去することによって、ｐｏｌｙ−Ｓｉ層１０７、ａ−Ｓｉ層１０８、ｎ＋Ｓｉ層１０９の積層構造が形成される。その後、ｎ＋Ｓｉ層１０９の上にバリアメタル層１１０、Ａｌ層１１１、キャップメタル層１１２からなるＳＤ電極１１３を形成し、このＳＤ電極１１３をマスクとしてチャネルエチングを行う。そしてＴＦＴ全体をパッシベーション膜１１６で覆い、その上を平坦化膜１１７で覆う。以上説明したように、本発明においては、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の積層構造は一回のフォトリソグラフィ工程によって形成することが出来、製造コストを低減することが出来る。
【実施例２】
【００４３】
図１３〜図１６は本実施例における、図１に示す駆動回路部用ＴＦＴのＰｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の実施例１とは異なる製造プロセスを示すものである。図１３〜図１６では、図を簡単化して見やすくするためにゲート電極１０３およびゲート絶縁膜１０４は省略されている。図１３において、実施例１と同様、ＴＦＴ基板１０１の上にはＳｉＮからなる下地膜１０２が形成されている。図１３に示すように、固体レーザ１０６によるレーザ１０６１をａ−Ｓｉ層１０８に照射することによってａ−Ｓｉ層１０８の一部をｐｏｌｙ−Ｓｉ層１０７に転換する。この時、レーザ照射を酸素雰囲気中で行うことによって、ｐｏｌｙ−Ｓｉ層１０７の表面に酸化膜１０７１を形成する。
【００４４】
その後、図１４に示すように、フッ素を含有したガスを用いて生成したプラズマ２００によって、ａ−Ｓｉ層１０８および表面に酸化膜１０７１が形成されたｐｏｌｙ−Ｓｉ層１０７をドライエッチングする。酸化膜１０７１はａ−Ｓｉ層１０８に比べてエッチング速度が極端に遅いために、ｐｏｌｙ−Ｓｉ層１０７のエッチングが開始されるタイミングが遅れる。図１５は、エッチングガスに六フッ化硫黄（ＳＦ６）と酸素の混合ガスを用いた場合のａ−Ｓｉ層１０８とｐｏｌｙ−Ｓｉ層１０７のエッチング速度の差を示すものである。
【００４５】
図１５において、縦軸はエッチング量、横軸はエッチング時間である。図１５において、ｐｏｌｙ−Ｓｉ層１０７のエッチングはａ−Ｓｉ層１０８のエッチングよりも時間ｔだけ遅れて開始する。これはｐｏｌｙ−Ｓｉ層１０７の表面に酸化膜１０７１が形成されており、この酸化膜１０７１がエッチングによって除去されるまで、ｐｏｌｙ−Ｓｉ層１０７にエッチングが開始されないからである。
【００４６】
図１６はこのようなドライエッチングによってａ−Ｓｉ層１０８が除去されてｐｏｌｙ−Ｓｉ層１０７のみが残留した状態を示す。このように、本実施例によれば、フォトリソグラフィを行わなくとも、ｐｏｌｙ−Ｓｉ層１０７をパターニングすることが出来る。また、本実施例によれば、実施例１の場合よりもｐｏｌｙ−Ｓｉ層１０７をより厚く残留させることが出来る。
【実施例３】
【００４７】
実施例１および実施例２は図１に示す駆動回路用ＴＦＴの、特にｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８付近の形成方法を示すものである。ところで、図１の構成は、ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極のバリアメタル層１１０が直接コンタクトする構成となっている。この場合は、バリアメタル層１１０とｐｏｌｙ−Ｓｉ層１０７との間にｐ−ｎ接合が形成されていない。このために、ゲート電極１０３に負の電圧を印加してＴＦＴをＯＦＦさせようとしたときに、逆電流が流れ、ＴＦＴがＯＦＦしない現象が観察されることがある。
【００４８】
これは次のように考えられる。すなわち、ゲート電極１０３に負の電圧を印加するとチャネルであるｐｏｌｙ−Ｓｉ層１０７に正電荷であるホールが誘起される。このホールがドレイン電圧によって流れようとしても、ｐ−ｎ接合が存在すれば、ｐ−ｎ接合によってブロックされ、流れることが出来ない。しかし、ｐｏｌｙ−Ｓｉ層１０７とバリアメタル層１１０との間のように、ｐ−ｎ接合が形成されていないとホールはｐｏｌｙ−Ｓｉ層１０７からバリアメタル層１１０に向かって流れ、大きなリーク電流が流れてＴＦＴがＯＦＦしなくなる。
【００４９】
図１７はこの現象を防止し、リーク電流を小さく抑える構成を示す。図１７において、左側の駆動回路用ＴＦＴの構成の他は図１と同様である。１７の駆動用ＴＦＴにおいて、ｐｏｌｙ−Ｓｉ層１０７はその上部のみでなく、側部もａ−Ｓｉ層１０８によって覆われている。このような構成で、ゲート電圧に負の電圧を印加した場合、チャネルであるｐｏｌｙ−Ｓｉ層１０７には正電荷であるホールが誘起する。ドレイン電圧によってホールが移動しようとした場合、ホールはａ−Ｓｉ層１０８を通過しなければならない。ところが、ａ−Ｓｉ層１０８にはホールはほとんど存在することが出来ないために、チャネル層に誘起したホールはＳＤ電極のバリアメタル層１１０に到達することが出来ない。したがって、ＴＦＴのリーク電流は小さくおさえられ、ＴＦＴをＯＦＦさせることが出来る。
【００５０】
図１７のような構成のＴＦＴも本発明のプロセスによって製造することが出来る。図１８〜図２０は本発明によって図１７のＴＦＴを製造する場合のプロセス図である。図１８〜図２０では、図を簡単化して見やすくするためにゲート電極１０３およびゲート絶縁膜１０４は省略されている。図１８において、実施例１または実施例２の方法によってｐｏｌｙ−Ｓｉ層１０７が島状に形成されている。
【００５１】
ｐｏｌｙ−Ｓｉ層１０７を覆って、ａ−Ｓｉ層１０８をＣＶＤによって堆積し、その上にｎ＋Ｓｉ層１０９を堆積する。その後、図１８に示すように、ｐｏｌｙ−Ｓｉ層１０７よりも大きな面積のレジスト３００をフォトリソグラフィによってパターニングする。その後、図１９に示すように、フッ素ガスを含有したガスによって生成したプラズマ２００によってドライエッチングする。エッチング後、レジスト３００を除去することによって図２０に示すように、ｐｏｌｙ−Ｓｉ層１０７の上部および側部をａ−Ｓｉ層１０８で覆った構成を得ることが出来る。また、この方法によれば、ｎ＋Ｓｉ層１０９をａ−Ｓｉ層１０８の上方に形成することが出来る。
【００５２】
このように、本実施例によれば、一回のフォトリソグラフィによって、ｐｏｌｙ−Ｓｉ層１０７、ａ−Ｓｉ層１０８、ｎ＋Ｓｉ層１０９のパターニングを行うことが出来る。本実施例によれば、リーク電流の小さい、ｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８とが積層されたボトムゲートのＴＦＴを、製造コストを抑えて実現することが出来る。
【実施例４】
【００５３】
図２１は実施例３で述べた、ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極のバリアメタル層１１０が接触することによってリーク電流が増大し、ＴＦＴがＯＦＦしなくなる現象を対策する他の方法である。図２１において、左側の駆動回路用ＴＦＴの構成の他は図１と同様である。図２１の駆動用ＴＦＴにおいて、図１と異なるところは、ｎ＋Ｓｉ層１０９がａ−Ｓｉ層１０８の上のみでなく、ａ−Ｓｉ層１０８の側部、ｐｏｌｙ−Ｓｉ層１０７の側部にも形成されていることである。したがって、ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極のバリアメタル層１１０とは直接接触していない。
【００５４】
ｐｏｌｙ−Ｓｉ層１０７の側部では、ｐｏｌｙ−Ｓｉ層１０７とｎ＋Ｓｉ層１０９が接触しているが、この部分にはｐ−ｎ接合が形成されている。この場合、ゲート電極１０３に負の電圧を印加してｐｏｌｙ−Ｓｉ層１０７に正電荷であるホールが誘起されたとする。このホールがドレイン電圧によってＳＤ電極のバリアメタル層１１０に移動しようとしてもｐｏｌｙ−Ｓｉ層１０７とｎ＋Ｓｉ層１０９との間に形成された空乏層にブロックされてＳＤ電極１１３に到達することが出来ない。したがって、リーク電流は抑えられ、ＴＦＴをＯＦＦさせることが出来る。
【００５５】
図２１のような構成のＴＦＴも本発明のプロセスによって製造することが出来る。図２２〜図２６は本発明によって図２１のＴＦＴを製造する場合のプロセス図である。図２２〜図２６では、図を簡単化して見やすくするためにゲート電極１０３およびゲート絶縁膜１０４は省略されている。図２２において、実施例１または実施例２の方法によってｐｏｌｙ−Ｓｉ層１０７が島状に形成されている。島状のｐｏｌｙ−Ｓｉ層１０７の上にａ−Ｓｉ層１０８がＣＶＤによって堆積されている。
【００５６】
図２３に示すように、ａ−Ｓｉ層１０８の上に、フォトリソグラフィによってレジスト３００をパターニングする。その後、図２４に示すように、フッ素ガスを含有したガスによって生成したプラズマ２００によってドライエッチングする。エッチング後、レジスト３００を除去したあと、図２５に示すように、ａ−Ｓｉ層１０８の上部のみでなく、ａ−Ｓｉ層１０８の側部およびｐｏｌｙ−Ｓｉ層１０７の側部を含む全面にｎ＋Ｓｉ層１０９を被着する。その後、その後、バリアメタル層１１０、Ａｌ層１１１、キャップメタル層１１２を成膜し、パターニングすることによってＳＤ電極１１３を形成する。
【００５７】
ＳＤ電極１１３をマスクとして、ｎ＋Ｓｉ層１０９をドライエッチングすると図２６に示すように、ＳＤ電極１１３の下部にｎ＋Ｓｉ層１０９が形成される。ｎ＋Ｓｉ層１０９はｐｏｌｙ−Ｓｉ層１０７の側部においても形成されるために、ｐｏｌｙ−Ｓｉ層１０７とｎ＋Ｓｉ層１０９とでｐ−ｎ接合を形成することが出来る。このｐ−ｎ接合によって、ホールはブロックされ、リーク電流を抑制することが出来る。
【００５８】
以上のように、本実施例によって、一回のフォトリソグラフィによって、ｐｏｌｙ−Ｓｉ層１０７、ａ−Ｓｉ層１０８のパターニングを行うことが出来る。そして、本実施例によれば、リーク電流の小さい、ｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８とが積層されたボトムゲートのＴＦＴを、製造コストを抑えて実現することが出来る。
【００５９】
以上は液晶表示装置を例にとって説明した。しかし、表示領域の画素用ＴＦＴと表示領域の周辺に形成された駆動回路用のＴＦＴをボトムゲートで製作することによってプロセスを簡略化して、駆動回路を内蔵した表示装置を実現したいという要求は液晶表示装置に限らない。例えば、有機ＥＬ表示装置でも画素部のＴＦＴと周辺回路部のＴＦＴをボトムゲートで製造することによってＴＦＴの製造プロセスを簡略化することが出来る。そして、駆動回路用ＴＦＴに対して本発明を適用することが出来ることは言うまでもない。
【００６０】
ここで、有機ＥＬ表示装置では液晶表示装置の場合の画素電極に対応するものとして、複数層から成る有機ＥＬ層が対応し、有機ＥＬ層を駆動するためのＴＦＴは画素部に複数形成されている。この画素部のＴＦＴをａ−Ｓｉ層１０８をチャネルとしたＴＦＴによって形成することが出来る。一方、表示領域の周辺に形成された駆動回路用のＴＦＴに対しては、実施例１から実施例４に説明したような、チャネル部にｐｏｌｙ−Ｓｉ層１０７を用いるボトムゲート型のＴＦＴを用いることが出来る。
【図面の簡単な説明】
【００６１】
【図１】実施例１の表示装置の断面図である。
【図２】ｐｏｌｙ−Ｓｉに変換前のａ−Ｓｉを被着した断面図である。
【図３】ａ−Ｓｉ層にレーザ照射をしている模式図である。
【図４】ａ−Ｓｉ層にレーザ照射をしている他の模式図である。
【図５】半導体層をドライエッチングする模式図である。
【図６】ドライエッチングが進行している模式図である。
【図７】ドライエッチングが終了した図である。
【図８】ａ−Ｓｉ層とｐｏｌｙ−Ｓｉ層のエッチング時間の比較図である。
【図９】ａ−Ｓｉ層とｎ＋Ｓｉ層を被着した図である。
【図１０】ｎ＋Ｓｉ層にレジストを形成した図である。
【図１１】ドライエッチングによってパターニングをした模式図である。
【図１２】レジストを除去した図である。
【図１３】実施例２によるａ−Ｓｉをｐｏｌｙ−Ｓｉに変換する模式図である。
【図１４】実施例２による半導体層のエッチングの模式図である。
【図１５】ａ−Ｓｉ層とｐｏｌｙ−Ｓｉ層のエッチング時間の比較図である。
【図１６】実施例２によって形成されたｐｏｌｙ−Ｓｉ層である。
【図１７】実施例３の表示装置の断面図である。
【図１８】実施例３のａ−Ｓｉ層のレジストのパターニングである。
【図１９】実施例３のａ−Ｓｉ層のドライエッチングの模式図である。
【図２０】実施例３のａ−Ｓｉ層のパターニング終了図である。
【図２１】実施例４の表示装置の断面図である。
【図２２】ｐｏｌｙ−Ｓｉ層にａ−Ｓｉ層を被着した図である。
【図２３】ａ−Ｓｉ層上にレジストを形成した図である。
【図２４】ａ−Ｓｉ層をエッチングした模式図である。
【図２５】ａ−Ｓｉ層とｐｏｌｙ−Ｓｉ層にｎ＋Ｓｉ層を被着した図である。
【図２６】ｎ＋Ｓｉ層の上にＳＤ電極を形成した図である。
【図２７】従来例による製造方法によるＴＦＴの断面図である。
【図２８】従来プロセスによるｐｏｌｙ−Ｓｉ層形成の例である。
【図２９】図２８に続く工程である。
【図３０】図２９に続く工程である。
【図３１】図３０に続く工程である。
【図３２】図３１に続く工程である。
【図３３】図３２に続く工程である。
【図３４】図３３に続く工程である。
【符号の説明】
【００６２】
１０１…ＴＦＴ基板、  １０２…下地膜、  １０３…ゲート電極、  １０４…ゲート絶縁膜、  １０６…固体レーザ、  １０７…ｐｏｌｙ−Ｓｉ層、  １０８…ａ−Ｓｉ層、  １０９…ｎ＋Ｓｉ層、  １１０…バリアメタル層、  １１１…Ａｌ層、  １１２…キャップメタル層、  １１３…ＳＤ電極、  １１６…パッシベーション膜、  １１７…平坦化膜、  １１８…端子部コンタクトホール、  １１９…ＩＴＯ、  １３０…端子部配線、  ２００…プラズマ、  ３００…レジスト、  １０６１…レーザ、  １０７１…酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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