(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、半導体材料と、容量素子と、発光素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記半導体材料は、前記発光素子と電気的に接続される領域と、前記第２のトランジスタのソース又はドレインの他方と電気的に接続される領域と、を有し、
前記容量素子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１の配線は、信号線としての機能を有し、
前記第２の配線は、走査線としての機能を有し、
前記第３の配線は、電源線としての機能を有することを特徴とする表示装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、抵抗素子と、容量素子と、発光素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、信号線と電気的に接続され、
前記第１のトランジスタのゲートは、走査線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記抵抗素子の第１の端子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記抵抗素子の第２の端子は、前記発光素子と電気的に接続され、
前記容量素子の第１の端子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続されることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。また、表示装置を表示部に有する電子機器に関する。
【背景技術】
【０００２】
近年アクティブマトリクス型のエレクトロルミネセンス表示装置（以下ＥＬ表示装置という）などの表示装置は、１フレーム期間の間、輝度を保持する表示方法、所謂ホールド表示が行われている（例えば特許文献１）
【０００３】
ホールド表示は、画像の一部分が動いている場合では動いているものが尾を引いたように見えたり、画像全体で動いている場合では全体がぼやけて見えたりする問題（動画ボケ：Ｍｏｔｉｏｎ  Ｂｌｕｒ）が生じやすいため、動画表示を行うためには、ＣＲＴディスプレイなどの表示装置のように、１フレーム期間に画素の発光素子が一度発光し、その後は輝度が減衰する所謂インパルス表示が適しているといわれている。
【０００４】
しかし、ＥＬ表示装置などに用いられる現状の発光素子は、ＣＲＴディスプレイなどの表示装置に用いられる蛍光体より発光時間が短い。そのため発光素子を用いたＥＬ表示装置では、例えばＣＲＴディスプレイなどの表示装置と同等の発光時間でインパルス表示を行うことは困難である。一般にＣＲＴディスプレイに用いられる蛍光体の発光時間は約１ｍｓｅｃであるのに対し、ＥＬ表示装置に用いられる発光素子の発光時間は数μｓｅｃ程度である。
【０００５】
上記のようなＥＬ表示装置などの発光素子を有する表示装置において、発光時間を長くするために、別途容量素子を設けるなどの方法が提案されている。（例えば特許文献１）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−５４８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら上記ＥＬ表示装置などの発光素子を有する表示装置において、インパルス表示を行うのに必要な発光時間を得るためには、静電容量の大きな容量素子が必要となり、それに伴って容量素子の電極面積が増大し、そのような容量素子を用いて表示装置を作製すれば開口率は低下する。さらに、容量素子に電荷を蓄積するのに要する時間も長くなり、書き込み期間内に所定の電荷量を容量素子に蓄積できないといった問題が生じる。容量素子に十分な電荷が蓄積されないと、発光素子に印加される電圧が所定の電圧よりも低下するため、発光輝度も所定の輝度より低下する。書き込み時間内に所定の電荷量を容量素子に蓄積できないという問題は、表示装置のパネルサイズが大きくなると、画素ピッチ及び配線抵抗なども大きくなるため、より顕著になる。
【０００８】
上記問題を鑑み、動画表示に適したインパルス表示を行うために必要な発光時間を得ることを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、走査線と、信号線と、電源線と、画素と、を有し、画素は、抵抗素子と、第１端子及び第２端子を含む容量素子と、ゲート端子が走査線に電気的に接続され、ソース端子またはドレイン端子の一方が信号線に電気的に接続された第１のトランジスタと、ゲート端子が第１のトランジスタのソース端子またはドレイン端子の他方に接続され、ソース端子またはドレイン端子の一方が電源線に電気的に接続され、ソース端子またはドレイン端子の他方が容量素子の第１端子に電気的に接続された第２のトランジスタと、第１端子及び第２端子を含み、第１端子が容量素子の第１端子に抵抗素子を介して電気的に接続された発光素子と、を有する表示装置である。
【００１０】
本発明の一態様は、走査線と、信号線と、電源線と、画素と、を有し、画素は、抵抗素子と、第１端子及び第２端子を含む容量素子と、ゲート端子が走査線に電気的に接続され、ソース端子またはドレイン端子の一方が信号線に電気的に接続された第１のトランジスタと、ゲート端子が第１のトランジスタのソース端子またはドレイン端子の他方に接続され、ソース端子またはドレイン端子の一方が電源線に電気的に接続され、ソース端子またはドレイン端子の他方が容量素子の第１端子に電気的に接続された第２のトランジスタと、ゲート端子が第１のトランジスタのソース端子またはドレイン端子の他方に接続され、ソース端子またはドレイン端子の一方が電源線に電気的に接続され、ソース端子またはドレイン端子の他方が容量素子の第１端子に抵抗素子を介して電気的に接続された第３のトランジスタと、第１端子及び第２端子を含み、第１端子が第３のトランジスタのソース端子またはドレイン端子の他方に電気的に接続された発光素子と、を有する表示装置である。
【００１１】
なお、第２のトランジスタ及び第３のトランジスタは、互いに同じ導電型とすることもできる。
【００１２】
本発明の一態様は、走査線と、信号線と、電源線と、画素と、を有し、画素は、抵抗素子と、第１端子及び第２端子を含む容量素子と、ゲート端子が走査線に電気的に接続され、ソース端子またはドレイン端子の一方が信号線に電気的に接続されたトランジスタと、第１端子及び第２端子を含み、第１端子が抵抗素子を介して容量素子の第１端子及びトランジスタのソース端子及びドレイン端子の他方に電気的に接続された発光素子と、を有する表示装置である。
【００１３】
本発明の一態様は、走査線と、信号線と、電源線と、画素と、を有し、画素は、抵抗素子と、第１端子及び第２端子を含む容量素子と、第１端子及び第２端子を含む発光素子と、ゲート端子が走査線に電気的に接続され、ソース端子またはドレイン端子の一方が信号線に電気的に接続された第１のトランジスタと、ゲート端子が第１のトランジスタのソース端子またはドレイン端子の他方に電気的に接続され、ソース端子またはドレイン端子の一方が電源線に電気的に接続され、ソース端子またはドレイン端子の他方が発光素子の第１端子に電気的に接続された第２のトランジスタと、ゲート端子が走査線に電気的に接続され、ソース端子またはドレイン端子の一方が第１のトランジスタのソース端子またはドレイン端子の他方、及び容量素子の第１端子に抵抗素子を介して電気的に接続され、ソース端子またはドレイン端子の他方が容量素子の第２端子に電気的に接続された第３のトランジスタと、を有する表示装置である。
【００１４】
なお、第１のトランジスタ及び第３のトランジスタは、互いに異なる導電型とすることもできる。
【００１５】
また、第１のトランジスタ及び第２のトランジスタは互いに同じ導電型とすることもできる。
【００１６】
また、容量素子の第２端子に接地電位が与えられる構成とすることもできる。
【００１７】
また、画素が有するトランジスタは、微結晶半導体層を含む構成とすることもできる。
【００１８】
また、容量素子における電荷の蓄積時間は、１水平期間より短くすることもできる。
【００１９】
また、容量素子は、第１の電極と、第２の電極と、第１の電極及び第２の電極に挟持された誘電体層を有し、誘電体層に用いられる材料は、比誘電率が８以上の材料である構成とすることもできる。
【００２０】
また、発光素子の発光時間は、１フレーム期間より短くすることもできる。
【００２１】
また、抵抗素子は、半導体材料を用いて構成することもできる。
【００２２】
また、発光素子は、第１の電極と、第２の電極と、第１の電極及び第２の電極間に電界発光層と、を有し、電界発光層は、ＺｎＯ、ＭｇｘＺ１―ＸＯ、ＺｎＳ、ＺｎＴｅ、またはＣｄＳを含む構成とすることもできる。
【００２３】
本発明の一態様は、上記記載の表示装置を表示部に有する電子機器である。
【００２４】
なお、本書類（明細書、特許請求の範囲または図面など）において、トランジスタは、ゲート端子、ソース端子、及びドレイン端子の少なくとも３つの端子を有し、ゲート端子とは、ゲート電極の部分（ゲートとなる領域、導電層、及び配線などを含む）または、ゲート電極と電気的に接続されている部分の一部のことを言う。また、ソース端子とは、ソース電極の部分（ソースとなる領域、導電層、及び配線などを含む）や、ソース電極と電気的に接続されている部分の一部のことを言う。また、ドレイン端子とは、ドレイン電極の部分（ドレインとなる領域、導電層、及び配線などを含む）や、ドレイン電極と電気的に接続されている部分の一部のことを言う。
【００２５】
また、本書類（明細書、特許請求の範囲または図面など）において、トランジスタのソース端子とドレイン端子は、トランジスタの構造や動作条件などによって変わるため、いずれがソース端子またはドレイン端子であるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲または図面など）においては、ソース端子及びドレイン端子から任意に選択した一方の端子をソース端子またはドレイン端子の一方と表記し、他方の端子をソース端子またはドレイン端子の他方と表記する。
【００２６】
また、本書類（明細書、特許請求の範囲または図面など）において、容量素子は、少なくとも第１の電極と第２の電極と、第１の電極及び第２の電極に挟持された誘電体層を有し、第１の電極の一部または全部を一方の端子と表記し、第２の電極の一部または全部を他方の端子と表記する。但し上記構成に限定されず、他の構成であっても適用することができる。
【００２７】
また、本書類（明細書、特許請求の範囲または図面などを含む）において、発光素子は、少なくとも第１の電極と、第２の電極と、第１の電極及び第２の電極に挟持された電界発光層と、を有し、第１の電極の一部または全部を一方の端子と表記し、第２の電極の一部または全部を他方の端子と表記する。但し上記構成に限定されず、他の構成であっても適用することができる。
【発明の効果】
【００２８】
本発明の一態様を適用することにより、動画表示に適したインパルス表示を行うために必要な発光時間を得ることができる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１における画素の構成を示す図である。
【図２】実施の形態１における画素の動作を示すタイミングチャート図である。
【図３】実施の形態２における画素の構成を示す図である。
【図４】実施の形態３における画素の構成を示す図である。
【図５】実施の形態４における画素の構成を示す図である。
【図６】実施の形態５における画素に適用可能なトランジスタの構成を示す図である。
【図７】実施の形態５における画素に適用可能なトランジスタの作製方法を示す図である。
【図８】実施の形態５における画素に適用可能なトランジスタの作製方法を示す図である。
【図９】実施の形態５における画素に適用可能なトランジスタの作製方法を示す図である。
【図１０】実施の形態６における表示装置の構成を示すブロック図である。
【図１１】実施の形態６における表示装置の駆動回路の構成を示すブロック図である。
【図１２】実施の形態７における表示装置を表示部に有する電子機器の例を示す図である。
【図１３】実施の形態７における表示装置を表示部に有する電子機器の例を示す図である。
【発明を実施するための形態】
【００３０】
各実施の形態について、図面を用いて以下に説明する。但し、実施の形態は以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００３１】
（実施の形態１）
本実施の形態では本発明の一形態である表示装置について説明する。
【００３２】
本発明の一形態である表示装置は、走査線と、信号線と、電源線と、画素と、を有する。具体的な構成について以下に説明する。
【００３３】
まず本実施の形態の表示装置における画素の構成について図１を用いて説明する。図１は、本実施の形態の表示装置における画素の構成を示す回路図である。
【００３４】
図１に示すように、本実施の形態の表示装置における画素は、第１のトランジスタ１００と、第２のトランジスタ１０１と、容量素子１０２と、抵抗素子１０３と、発光素子１０４と、を有する。
【００３５】
第１のトランジスタ１００は、ゲート端子が走査線１０５に電気的に接続され、ソース端子またはドレイン端子の一方が信号線１０６に電気的に接続される。第１のトランジスタ１００は、スイッチングトランジスタとしての機能を有し、走査線１０５から信号が入力されることにより決まるゲート端子の電位と、ソース端子の電位との電位差、すなわちゲート端子及びソース端子の間に印加される電圧（以下Ｖｇｓという）がトランジスタの有する閾値電圧（以下Ｖｔｈという）より高いか低いかによってオン状態またはオフ状態となる。第１のトランジスタ１００がオン状態となった場合には第１のトランジスタ１００を介して信号線１０６の信号電位が第２のトランジスタ１０１のゲート端子に与えられる。
【００３６】
第２のトランジスタ１０１は、ゲート端子が第１のトランジスタ１００のソース端子またはドレイン端子の他方に接続され、ソース端子またはドレイン端子の一方が電源線１０７に電気的に接続される。第２のトランジスタ１０１は、駆動トランジスタとして発光素子１０４を制御する機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態になる。第２のトランジスタ１０１がオン状態の場合には、発光素子１０４に一定の値の電位を与えることができるため、輝度の低下やばらつきを抑制することができる。よって例えば５インチ以上のパネルサイズの表示装置においても、本実施の形態の表示装置における画素構成を適用することが容易になる。
【００３７】
なお、第１のトランジスタ１００及び第２のトランジスタ１０１としては、例えばボトムゲート型及びトップゲート型のトランジスタのいずれかを適用することができる。また、ｎ型トランジスタまたはｐ型トランジスタを適用することもできる。さらに、第１のトランジスタ１００として複数のゲート端子を有するマルチゲート型のトランジスタを用いることもできる。マルチゲート型のトランジスタを用いることによりオフ電流を低減することができる。また、マルチゲート型のトランジスタに限定されず、複数のトランジスタによって構成するなど、他の構成においても適用することができる。
【００３８】
容量素子１０２は、一方の端子が第２のトランジスタ１０１のソース端子またはドレイン端子の他方に電気的に接続される。容量素子１０２は、画素における発光素子１０４の発光時間を調整するための補助容量としての機能を有し、電源線１０７から発光素子１０４に与えられる電位に応じて蓄積された電荷を一時的に保持する機能を有する。第２のトランジスタ１０１がオン状態であるとき、第２のトランジスタ１０１を介して電源線１０７から所定の値の電位が容量素子１０２の一方の端子に与えられ、容量素子１０２の一方の端子と他方の端子の間に印加される電位の差に応じた電荷が容量素子１０２に蓄積される。また、容量素子１０２の他方の端子は、第１の電位供給端子１０８に電気的に接続され、第１の電位供給端子１０８を介して、接地電位または所定の値の電位が与えられる。
【００３９】
このとき容量素子１０２の容量値は、所定のデータの書き込み時間内に電荷を蓄積できる値であることが望ましい。容量素子１０２としては、２つの電極間に誘電体層を有する構成などを適用することができ、誘電体層としては、例えばＳｉＯＮなどのＳｉの酸化膜などを用いることができる。また、誘電体層としては、比誘電率が８以上である材料を用いて形成することもでき、例えばＨｆ系材料（ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＲｕ、ＨｆＬａＯ、またはＨｆＡｌＯＮなど）、Ｙ系材料（Ｙ２Ｏ３、Ｙ４Ａｌ２Ｏ９、Ｙ４Ａｌ２Ｏ９、Ｙ３Ａｌ５Ｏ１２、またはＹＡｌＯなど）、Ｚｒ系材料（ＺｒＯ２など）、またはＬａ系材料（Ｌａ２Ｏ３など）などを用いることができる。比誘電率の高い材料を誘電体層に用いることにより容量素子１０２の容量を大きくすることができるため、容量素子１０２の電極面積をより小さくすることができる。
【００４０】
抵抗素子１０３は、発光素子１０４における発光時間を調整する機能を有する。抵抗素子１０３を加えることでインパルス表示に必要な容量素子の容量を小さくすることができる。抵抗素子１０３としては、例えば半導体材料を用いた構成などが挙げられるが、これに限定されず他の構成であっても適用することができる。このとき、抵抗素子１０３の抵抗値と容量素子１０２の容量値は、それらの値を掛けて得られる電荷緩和時間がインパルス表示を行うために必要な発光時間になるように設定することが望ましい。
【００４１】
発光素子１０４は、一方の端子が抵抗素子１０３を介して容量素子１０２の一方の端子に電気的に接続され、他方の端子が第２の電位供給端子１０９に電気的に接続され、第２の電位供給端子１０９を介して、接地電位または所定の値の電位が与えられる。発光素子１０４は、第２のトランジスタ１０１がオン状態であるとき、第２のトランジスタ１０１を介して電源線１０７から発光素子１０４の一方の端子に所定の値の電位が与えられ、一方の端子と他方の端子の間の電位差に応じて電流が流れることにより発光する機能を有する。発光素子１０４における輝度は、発光素子１０４に流れる電流量によって変化する。
【００４２】
なお、発光素子１０４としては、例えば２つの電極間に電界発光層を有する構成などを適用することができ、電界発光層としては、例えばアントラセンなどの有機材料、若しくはＺｎＯ、ＭｇｘＺ１―ＸＯ、ＺｎＳ、ＺｎＴｅ、またはＣｄＳなどの無機材料などを適用することができる。
【００４３】
次に本実施の形態の表示装置における画素の表示動作について説明する。なお、本実施の形態では、一例として画素を電流駆動で動作させる場合について説明する。
【００４４】
所定の画素において表示を行う場合、表示動作は、画素に表示データを書き込む１水平期間と、データ書き込み後においても発光素子の発光が持続する電荷緩和期間から構成される。まず１水平期間では、画素に表示データを書き込むために選択された走査線１０５を介して第１のトランジスタ１００のゲート端子に走査信号（電位）が入力され、第１のトランジスタ１００のゲート端子の与えられた電位に従って第１のトランジスタ１００がオン状態になることにより、第１のトランジスタ１００を介して、データ信号（電位）が信号線１０６から第２のトランジスタ１０１のゲート端子に入力される。
【００４５】
そして、第２のトランジスタ１０１のゲート端子の電位に従って第２のトランジスタ１０１はオン状態になり、第２のトランジスタ１０１を介して電源線１０７から容量素子１０２の一方の端子及び発光素子１０４の一方の端子に所定の値の電位（ここでは電源電位とする）が与えられ、容量素子１０２には、一方の端子及び他方の端子の間に印加された電圧に対応する電荷が蓄積され、発光素子１０４には、一方の端子及び他方の端子の間に印加された電圧に応じた電流が流れる。発光素子１０４は、流れる電流の量に応じた輝度で発光し、表示状態になる。このとき、容量素子１０２の他方の端子及び発光素子１０４の他方の端子の電位は接地電位である。
【００４６】
以上のように表示データの書き込みが終了し、さらに次の画素に表示データを書き込むために次の行または次の画素に電気的に接続された走査線が選択され、上記表示動作を行った画素の第１のトランジスタ１００はオフ状態になり、合わせて第２のトランジスタ１０１もオフ状態になり電荷緩和期間に入る。
【００４７】
このとき容量素子１０２に蓄積されていた電荷が発光素子１０４に放電され、発光素子１０４は容量素子１０２に蓄積されていた電荷が緩和する間だけ発光し、表示状態が維持される。
【００４８】
ここで第２のトランジスタ１０１がオン状態になってから、第２のトランジスタ１０１がオフ状態になって容量素子１０２に蓄積されていた電荷が発光素子１０４に放電されるまでの時間を発光時間ＴＬとすると、ＴＬは、１水平期間（線順次駆動としたときの１行あたりのデータ書き込み時間）と電荷緩和時間τ（トランジスタ（ここでは第２のトランジスタ１０１）がオフ状態になって容量素子（ここでは容量素子１０２）に蓄積されていた電荷が発光素子（ここでは発光素子１０４）に放電されるまでの時間）との和、即ちＴＬ＝１水平期間＋τで表すことができ、さらにτは、容量素子１０２の容量をＣａとし、発光素子１０４の抵抗値をＲＥＬとし、抵抗素子１０３の抵抗値をｒとすると、τ＝Ｃａ×（ＲＥＬ＋ｒ）（以下数式１という）で表すことができる。これに対して第２のトランジスタ１０１がオン状態になったとき容量素子に電荷を蓄えるのに必要な時間、これをτａとすれば、τａはオン状態のトランジスタの抵抗をＲｔとして、τａ＝Ｃａ×Ｒｔ（以下数式２という）で表すことができる。この式からわかるように、電荷緩和時間を長くするために容量素子１０２の容量Ｃａを大きくすると容量素子に電荷を蓄積させるために必要な時間も長くなってしまう。よって容量素子の容量は所定の書き込み時間内で電荷を蓄積させることができる値であることが望ましい。
【００４９】
上記数式１からわかるように、第２のトランジスタ１０１のソース端子またはドレイン端子の他方を容量素子に電気的に接続させ、且つ抵抗素子１０３を介して第２のトランジスタ１０１のソース端子またはドレイン端子の他方を発光素子１０４に電気的に接続させた構成とすることにより、容量素子１０２の容量値が小さくても抵抗素子１０３の抵抗値ｒを大きくすることで緩和時間τを長くすることができる。従って、容量素子１０２の電荷の蓄積時間を低減することができ、所定の書き込み時間内に表示データを画素に書き込むことができる。また、第２のトランジスタ１０１がオン状態である水平期間において、抵抗素子１０３を介さず容量素子１０２の一方の端子に電源電位を与えることができるため、抵抗素子１０３に起因する発光素子１０４の電圧降下を抑制することができる。よって抵抗素子１０３を付加することにより、容量素子１０２の電極面積を必要最小限に抑えることで表示装置の開口率を上げることができ、また、インパルス表示を行うために必要な発光時間を得ることができる。
【００５０】
また、このとき電源線１０７の電位は、抵抗素子１０３の抵抗値による電圧降下を考慮し、発光素子１０４の一方の端子に与えられる電位より大きな値に設定することが好ましい。発光素子１０４の一方の端子に与えられる電位に加算する電位Ｖａの値は、容量素子１０２から電荷が放電されることで発光素子１０４に流れる電流をＩＥＬとすると、Ｖａ＝ＩＥＬ×ｒ（以下数式３という）により求めることができる。発光素子１０４の一方の端子に与えられる所定の電位にＶａを加えた値を電源線１０７の電位の値として設定することにより、抵抗素子１０３で電圧降下が起こった場合においても、所望の輝度で発光素子１０４を発光させて表示を行うことができる。
【００５１】
また、容量素子１０２に電荷を蓄積する時間は、１水平期間より短いことが望ましい。１水平期間内で電荷を蓄積することにより、発光素子を所望の輝度で発光させることができる。
【００５２】
さらに本実施の形態の画素の動作について、図２を用いて説明する。図２は、本実施の形態の画素の駆動におけるタイミングチャート図である。なお、図２におけるタイミングチャート図は、第２のトランジスタ１０１をＰ型トランジスタとし、信号線１０６の信号電位が負のときに第２のトランジスタ１０１はオン状態になるものとして説明する。
【００５３】
図２において、Ｖｓｉｇは信号線１０６の信号電位を表し、ＩＥＬは発光素子１０４に流れる電流を表し、Ｔｗはデータ書き込み時間を表す。容量素子１０２が無い場合には発光素子１０４は書き込み時間Ｔｗだけしか発光しないが、図２に示すように、容量素子１０２を付加することで電流が発光素子１０４に流れる時間が延長され、発光時間を長くすることができる。
【００５４】
以上のように、動画表示に適したインパルス表示を行うために必要な発光時間を得ることができる。よって、残像の少ない動画表示を行うことができる。
【００５５】
（実施の形態２）
本実施の形態では表示装置における画素の他の構成について説明する。
【００５６】
まず本実施の形態の表示装置における画素の構成について図３を用いて説明する。図３は、本実施の形態の表示装置における画素の構成を示す回路図である。
【００５７】
図３に示すように、本実施の形態の表示装置における画素は、第１のトランジスタ２００と、第２のトランジスタ２０１と、第３のトランジスタ２０２と、容量素子２０３と、抵抗素子２０４と、発光素子２０５と、を有する。
【００５８】
第１のトランジスタ２００は、ゲート端子が表示装置に設けられた走査線２０６に電気的に接続され、ソース端子またはドレイン端子の一方が表示装置に設けられた信号線２０７に電気的に接続される。第１のトランジスタ２００は、スイッチングトランジスタとしての機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態となる。第１のトランジスタ２００がオン状態であるとき、第１のトランジスタ２００を介して信号線２０７の信号電位が第２のトランジスタ２０１及び第３のトランジスタ２０２のゲート端子に与えられる。
【００５９】
第２のトランジスタ２０１は、ゲート端子が第１のトランジスタ２００のソース端子またはドレイン端子の他方に接続され、ソース端子及びドレイン端子の一方が表示装置に設けられた電源線２０８に電気的に接続される。第２のトランジスタ２０１は、容量素子２０３の一方の端子に電荷を与えるか否かを選択する機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態になる。
【００６０】
第３のトランジスタ２０２は、ゲート端子が第１のトランジスタ２００のソース端子またはドレイン端子の他方に接続され、ソース端子及びドレイン端子の一方が電源線２０８に電気的に接続される。第３のトランジスタ２０２は、発光素子２０５を制御する機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態になる。
【００６１】
なお、第２のトランジスタ２０１のソース端子またはドレイン端子の一方、及び第３のトランジスタ２０２のソース端子またはドレイン端子の一方を電源線２０８に電気的に接続させることにより、電源線２０８を介して第２のトランジスタ２０１のソース端子またはドレイン端子の一方、及び第３のトランジスタ２０２のソース端子またはドレイン端子の一方を所定の値の電位とし、発光素子２０５に一定の値の電位を与えることができるため、輝度の低下やばらつきを抑制することができる。よって例えば５インチ以上のパネルサイズである表示装置においても本実施の形態の表示装置における画素構成を適用することが容易になる。
【００６２】
また、第２のトランジスタ２０１及び第３のトランジスタ２０２は互いに同じ導電型（ｐ型またはｎ型）であることが望ましい。互いに同じ導電型とすることにより、同期させてそれぞれのトランジスタをオン状態またはオフ状態にすることができる。
【００６３】
また、第１のトランジスタ２００乃至第３のトランジスタ２０２としては、例えば上記実施の形態１における第１のトランジスタ１００及び第２のトランジスタ１０１に適用可能なトランジスタを用いることができる。
【００６４】
容量素子２０３は、一方の端子が第２のトランジスタ２０１のソース端子またはドレイン端子の他方に電気的に接続され、他方の端子が第１の電位供給端子２０９に電気的に接続され、第１の電位供給端子２０９を介して接地電位または所定の値の電位が与えられる。容量素子２０３は、画素における発光素子２０５の発光時間を調整するための補助容量としての機能を有する。第２のトランジスタ２０１がオン状態となり、第２のトランジスタ２０１を介して電源線２０８から所定の値の電位が容量素子２０３の一方の端子に与えられることにより、容量素子２０３には一方の端子と他方の端子との間に印加される電位の差分に応じた電荷が蓄積される。
【００６５】
このとき容量素子２０３の容量値は、表示データを画素に書き込む時間内に電荷を蓄積することができる値であることが望ましい。容量素子２０３としては、例えば上記実施の形態１において、容量素子１０２に適用可能な構成及び材料などを適用することができる。
【００６６】
抵抗素子２０４は、発光素子２０５における発光時間を調整する機能を有する。抵抗素子を加えることでインパルス表示を行うために必要な容量素子２０３の容量を小さくすることができる。抵抗素子２０４としては、例えば上記実施の形態１の抵抗素子１０３に適用可能な構成及び材料などを適用することができる。このときの抵抗素子２０４の抵抗値と容量素子２０３の容量値は、それらの値を掛けて得られる電荷緩和時間がインパルス表示を行うために必要な発光時間になるように設定することが望ましい。
【００６７】
発光素子２０５は、一方の端子が容量素子２０３の一方の端子に抵抗素子２０４を介して電気的に接続され、且つ第３のトランジスタ２０２のソース端子またはドレイン端子の他方方に電気的に接続され、他方の端子が第２の電位供給端子２１０に電気的に接続され、第２の電位供給端子２１０を介して接地電位または所定の値の電位が与えられる。発光素子２０５は、第２のトランジスタ２０１がオン状態であるとき、第２のトランジスタ２０１を介して電源線２０８から発光素子２０５の一方の端子に所定の値の電位が与えられ、一方の端子と他方の端子の間に電圧が印加され、印加された電圧分の電流が流れることにより発光する機能を有する。発光素子２０５における輝度は、発光素子２０５に流れる電流量によって変化する。なお、発光素子２０５としては、例えば上記実施の形態１の発光素子１０４に適用可能な構成及び材料などを適用することができる。
【００６８】
次に本実施の形態の表示装置における画素の表示動作について説明する。
【００６９】
所定の画素において表示を行う場合、画素に表示データを書き込むために選択された走査線２０６を介して第１のトランジスタ２００のゲート端子に走査信号（電位）が入力され、第１のトランジスタ２００のゲート端子に与えられた電位に従って第１のトランジスタ２００がオン状態になることにより、第１のトランジスタ２００を介してデータ信号（電位）が信号線２０７から第２のトランジスタ２０１のゲート端子及び第３のトランジスタ２０２のゲート端子に入力される。
【００７０】
そして、ゲート端子の電位に従って第２のトランジスタ２０１及び第３のトランジスタ２０２はオン状態になり、第２のトランジスタ２０１を介して電源線２０８から容量素子２０３の一方の端子及び発光素子２０５の一方の端子に所定の値の電位（ここでは正の電源電位とする）が与えられ、第３のトランジスタ２０２を介して発光素子２０５の一方の端子に電源電位が与えられる。このとき容量素子２０３の他方の端子には、抵抗素子２０４に起因する発光素子２０５の電圧降下分を考慮した負電位を与えることが望ましい。容量素子２０３他方の端子に抵抗素子２０４に起因する発光素子２０５の電圧降下分の負電位を与えることにより、トランジスタ２０１及びトランジスタ２０２がオフ状態の電荷緩和時に生じる抵抗素子２０４による発光素子２０５に印加される電圧の降下を補うことができる。容量素子２０３には、一方の端子及び他方の端子の間に印加された電位の差分に応じた電荷が蓄積され、発光素子２０５には、一方の端子及び他方の端子の間に印加された電位の差分に応じた電流が流れる。発光素子２０５は、流れる電流の量に応じた輝度で発光し、表示状態になる。このとき発光素子２０５の他方の端子は接地電位である。
【００７１】
以上のように表示データの書き込みが終了し、さらに次の画素に表示データを書き込むために選択される走査線が次の行または次の画素に移ると、上記表示動作を行った画素の第１のトランジスタ２００はオフ状態になり、合わせて第２のトランジスタ２０１及び第３のトランジスタ２０２もオフ状態になる。
【００７２】
このとき容量素子２０３に蓄積されていた電荷が抵抗素子２０４を介して発光素子２０５に放電される。発光素子２０５には、容量素子２０３に印加された電圧から抵抗素子２０４による電圧降下分を引いた電圧が印加され、電荷緩和時間だけ発光が維持される。
【００７３】
なお、このときの発光素子２０５の電荷緩和時間τは、上記実施の形態１で示した数式１を用いることにより表すことができる。
【００７４】
このように、第２のトランジスタ２０１のソース端子またはドレイン端子の他方に容量素子を電気的に接続させ、第３のトランジスタ２０２のソース端子またはドレイン端子の他方に容量素子２０３を抵抗素子２０４を介して電気的に接続させ、且つ第３のトランジスタ２０２のソース端子またはドレイン端子の他方に発光素子の一方の端子を電気的に接続させることにより、容量素子２０３の容量が小さくても抵抗素子２０４の抵抗値ｒを大きくすることで電荷緩和時間τを長くすることができる。よって抵抗素子２０４を付加することにより、容量素子２０３の電極面積を必要最小限に抑えることで表示装置の開口率を上げることができ、また、インパルス表示を行うために必要な発光時間を得ることができる。
【００７５】
また、図１の回路構成と比較して、図３の回路構成では第３のトランジスタ２０２がオン状態のとき、抵抗素子２０４を介さずに発光素子２０５に電源電位を与えることができるため、図１の回路構成のように電源線の電位を抵抗素子の電圧降下分高くする必要がない。
【００７６】
さらに容量素子２０３に電荷を蓄積する時間は１水平期間より短いことが望ましい。１水平期間内で電荷を蓄積することにより、発光素子を所望の輝度で発光させることができる。
【００７７】
以上のように、動画表示に適したインパルス表示を行うために必要な発光時間を得ることができる。よって、残像の少ない動画表示を行うことができる。
【００７８】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００７９】
（実施の形態３）
本実施の形態では、表示装置における画素の他の構成について説明する。
【００８０】
本実施の形態の表示装置における画素について図４を用いて説明する。図４は、本実施の形態の表示装置における画素の構成を示す回路図である。
【００８１】
図４に示すように、本実施の形態の表示装置における画素は、トランジスタ３００と、容量素子３０１と、抵抗素子３０２と、トランジスタ３００に電気的に接続された発光素子３０３と、を有する。
【００８２】
トランジスタ３００は、ゲート端子が表示装置に設けられた走査線３０４に電気的に接続され、ソース端子またはドレイン端子の一方が表示装置に設けられた信号線３０５に電気的に接続される。トランジスタ３００は、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態となる。トランジスタ３００がオン状態であるとき、トランジスタ３００を介して信号線３０５の信号電位が容量素子３０１の一方の端子と、さらに抵抗素子３０２を介して発光素子３０３の一方の端子とに与えられる。
【００８３】
なお、トランジスタ３００としては、例えば上記実施の形態１における第１のトランジスタ１００及び第２のトランジスタ１０１に適用可能なトランジスタを用いることができる。
【００８４】
容量素子３０１は、一方の端子がトランジスタ３００のソース端子またはドレイン端子の他方に電気的に接続され、他方の端子が第１の電位供給端子３０６に電気的に接続され、第１の電位供給端子３０６を介して接地電位または所定の値の電位が与えられる。容量素子３０１は、画素における発光素子３０３の発光時間を調整するための補助容量としての機能を有し、発光素子３０３の一方の端子に与えられる電位と他方の端子に与えられる電位との差に応じた電荷を一時的に蓄積する機能を有する。容量素子３０１は、トランジスタ３００がオン状態となることにより、信号線３０５からデータ信号が与えられ、容量素子３０１の一方の端子と他方の端子との間に印加される電位の差に応じた電荷が蓄積される。
【００８５】
このとき容量素子３０１の容量値は、表示データを画素に書き込む時間内に電荷を蓄積することができる値であることが望ましい。容量素子３０１としては、例えば上記実施の形態１において、容量素子１０２に適用可能な構成及び材料などを用いることができる。
【００８６】
抵抗素子３０２は、発光素子３０３における発光時間を調整する機能を有する。抵抗素子を加えることでインパルス表示を行うために必要な容量素子３０１の容量を小さくすることができる。抵抗素子３０２としては、例えば上記実施の形態１の抵抗素子１０３に適用可能な構成及び材料などを適用することができる。このときの抵抗素子３０２の抵抗値と容量素子３０１の容量値は、それらの値を掛けて得られる電荷緩和時間がインパルス表示を行うために必要な発光時間になるように設定することが望ましい。
【００８７】
発光素子３０３は、一方の端子が抵抗素子３０２を介して容量素子３０１の一方の端子に電気的に接続され、他方の端子が第２の電位供給端子３０７に電気的に接続され、第２の電位供給端子３０７を介して接地電位または所定の値の電位が与えられる。発光素子３０３は、トランジスタ３００がオン状態であるとき、トランジスタ３００を介して信号線３０５から一方の端子にデータ信号（電位）が与えられ、一方の端子と他方の端子との間に印加される電圧に応じて電流が流れることにより発光する機能を有する。発光素子３０３における輝度は、発光素子３０３に流れる電流量によって変化する。なお、発光素子３０３としては、例えば上記実施の形態１の発光素子１０４に適用可能な構成及び材料などを適用することができる。
【００８８】
次に本実施の形態の表示装置における画素の表示動作について説明する。
【００８９】
所定の画素において表示を行う場合、水平期間では、画素に表示データを書き込むために選択された走査線３０４を介してトランジスタ３００のゲート端子に走査信号（電位）が入力され、トランジスタ３００のゲート端子に与えられた電位に従ってトランジスタ３００がオン状態になることにより、トランジスタ３００を介して、信号線３０５から容量素子３０１の一方の端子及び発光素子３０３の一方の端子にデータ信号（電位）が与えられ、容量素子３０１には、一方の端子及び他方の端子の間に印加された電圧に応じた電荷が蓄積され、発光素子３０３には、一方の端子及び他方の端子の間に印加された電圧に応じた電流が流れる。発光素子３０３は、流れる電流の量に応じた輝度で発光し、表示状態になる。
【００９０】
以上のように表示データの書き込みが終了し、さらに次の画素に表示データを書き込むために選択される走査線が次の行または次の画素に移った後、上記表示データの書き込みを行った画素のトランジスタ３００はオフ状態になり電荷緩和期間に入る。
【００９１】
このとき容量素子３０１に蓄積されていた電荷が発光素子３０３に放電され、発光素子３０３は容量素子３０１に蓄積されていた電荷が放出される電荷緩和時間だけ発光し、表示状態を維持する。
【００９２】
このときの発光素子３０３の電荷緩和時間τは、上記実施の形態１で示した数式１により表すことができる。
【００９３】
このように、トランジスタ３００のソース端子またはドレイン端子の他方に発光素子３０３の一方の端子を抵抗素子３０２を介して電気的に接続させ、且つトランジスタ３００のソース端子またはドレイン端子の他方に容量素子３０１を電気的に接続させることにより、容量素子３０１の容量値が小さくても抵抗素子３０２の抵抗値ｒを大きくすることで電荷緩和時間τを長くすることができる。よって抵抗素子３０２を付加することにより、容量素子３０１の電極面積を必要最小限に抑えることで表示装置の開口率を上げることができ、またインパルス表示を行うために必要な発光時間を得ることができる。
【００９４】
さらに本実施の形態の表示装置では、画素においてトランジスタを１つのみを設けた構成であるため、他の実施の形態と比べてさらに開口率を上げることができる。
【００９５】
さらに容量素子３０１に電荷を蓄積する時間は１水平期間より短いことが望ましい。１水平期間内で電荷を蓄積することにより、発光素子を所望の輝度で発光させることができる。
【００９６】
以上のように、動画表示に適したインパルス表示を行うために必要な発光時間を得ることができる。よって、残像の少ない動画表示を行うことができる。
【００９７】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００９８】
（実施の形態４）
本実施の形態では、表示装置における画素の他の構成について説明する。
【００９９】
本実施の形態の表示装置における画素について図５を用いて説明する。図５は、本実施の形態の表示装置における画素の構成を示す回路図である。
【０１００】
図５に示すように、本実施の形態の表示装置における画素は、第１のトランジスタ４００と、第２のトランジスタ４０１と、容量素子４０２と、抵抗素子４０３と、第３のトランジスタ４０４と、発光素子４０５と、を有する。
【０１０１】
第１のトランジスタ４００は、ゲート端子が表示装置に設けられた走査線４０６に電気的に接続され、ソース端子またはドレイン端子の一方が表示装置に設けられた信号線４０７に電気的に接続される。第１のトランジスタ４００は、スイッチングトランジスタとしての機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態となる。第１のトランジスタ４００がオン状態であるとき、第１のトランジスタ４００を介して信号線４０７の信号電位が第２のトランジスタ４０１のゲート端子に与えられる。
【０１０２】
第２のトランジスタ４０１は、ゲート端子が第１のトランジスタ４００のソース端子またはドレイン端子の他方に電気的に接続され、第２のトランジスタ４０１のソース端子またはドレイン端子の一方が表示装置に設けられた電源線４０８に電気的に接続される。第２のトランジスタ４０１は、発光素子４０５を制御する機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態になる。
【０１０３】
なお、電源線４０８を介して第２のトランジスタ４０１のソース端子またはドレイン端子の他方を所定の値の電位とすることにより、発光素子４０５の一方の端子に一定の値の電位を与えることができるため、輝度の低下やばらつきを抑制することができる。よって例えば５インチ以上のパネルサイズである表示装置においても本実施の形態の表示装置における画素構成を適用することが容易になる。
【０１０４】
容量素子４０２は、一方の端子が第１のトランジスタ４００のソース端子またはドレイン端子の他方に電気的に接続され、他方の端子が第１の電位供給端子４０９に電気的に接続され、第１の電位供給端子４０９を介して接地電位または所定の値の電位が与えられる。容量素子４０２は、画素における発光素子４０５の発光時間を調整するための補助容量としての機能を有する。第１のトランジスタ４００がオン状態となり、第１のトランジスタ４００を介して信号線４０７から所定の値の電位が容量素子４０２の一方の端子に与えられることにより、容量素子４０２には、一方の端子と他方の端子との間に印加される電位の差に応じた電荷が蓄積される。
【０１０５】
このとき容量素子４０２の容量値は、表示データを画素に書き込む時間内に電荷を蓄積することができる値であることが望ましい。容量素子４０２としては、例えば上記実施の形態１において、容量素子１０２に適用可能な構成及び材料などを用いることができる。
【０１０６】
抵抗素子４０３は、発光素子４０５における発光時間を調整する機能を有する。抵抗素子を加えることで容量素子４０２の容量を小さくすることができる。抵抗素子４０３としては、例えば上記実施の形態１の抵抗素子１０３に適用可能な構成及び材料などを適用することができる。このときの抵抗素子４０３の抵抗値と容量素子４０２の容量値は、それらの値を掛けて得られる電荷緩和時間がインパルス表示を行うために必要な発光時間になるような値に設定することが望ましい。
【０１０７】
第３のトランジスタ４０４は、ゲート端子が走査線４０６に電気的に接続され、ソース端子またはドレイン端子の一方が抵抗素子４０３を介して第１のトランジスタ４００のソース端子またはドレイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が容量素子４０２の他方の端子に電気的に接続される。第３のトランジスタ４０４は、スイッチング素子として容量素子４０２に蓄積された電荷を放電するか否かを制御する機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態になる。また、第３のトランジスタ４０４のソース端子及びドレイン端子の他方の端子は、第１の電位供給端子４０９に電気的に接続され、第１の電位供給端子４０９を介して接地電位または所定の値の電位が与えられる。
【０１０８】
なお、第１のトランジスタ４００及び第３のトランジスタ４０４は異なる導電型（ｐ型またはｎ型）であることが望ましい。異なる導電型とすることにより、第１のトランジスタ４００及び第３のトランジスタ４０４のうち、一方のトランジスタがオン状態の場合には他方のトランジスタをオフ状態とし、一方のトランジスタがオフ状態の場合には他方のトランジスタをオン状態にすることが容易にできる。
【０１０９】
また、第１のトランジスタ４００乃至第３のトランジスタ４０４としては、例えば上記実施の形態１における第１のトランジスタ１００及び第２のトランジスタ１０１に適用可能なトランジスタを用いることができる。
【０１１０】
発光素子４０５は、一方の端子が第２のトランジスタ４０１のソース端子またはドレイン端子の他方に電気的に接続され、他方の端子が第２の電位供給端子４１０に電気的に接続され、第２の電位供給端子４１０を介して接地電位または所定の値の電位が与えられる。発光素子４０５は、第２のトランジスタ４０１がオン状態であるとき、第２のトランジスタ４０１を介して電源線４０８から発光素子４０５の一方の端子に電源電位が与えられ、一方の端子と他方の端子の間に電圧が印加され、印加された電圧に応じた電流が流れることにより発光する機能を有する。発光素子４０５における輝度は、流れる電流量によって変化する。なお、発光素子４０５としては、例えば上記実施の形態１の発光素子１０４に適用可能な構成及び材料などを適用することができる。
【０１１１】
次に本実施の形態の表示装置における画素の表示動作について説明する。
【０１１２】
所定の画素において表示を行う場合、画素に表示データを書き込むために選択された走査線４０６を介して第１のトランジスタ４００のゲート端子に走査信号が入力され、第１のトランジスタ４００のゲート端子の電位に従って第１のトランジスタ４００がオン状態になることにより、第１のトランジスタ４００を介してデータ信号（電位）が信号線４０７から第２のトランジスタ４０１のゲート端子に入力される。また、容量素子４０２の一方の端子には、第１のトランジスタ４００を介してデータ信号（電位）が信号線４０７から入力され、データ信号に応じた電位が与えられ、一方の端子及び他方の端子の間の電位差に応じた電荷が蓄積される。このとき容量素子４０２の他方の端子は、接地電位である。
【０１１３】
さらにゲート端子の電位に従って第２のトランジスタ４０１はオン状態になり、第２のトランジスタ４０１を介して電源線４０８から発光素子４０５の一方の端子に所定の値の電位（ここでは電源電位とする）が与えられることにより、発光素子４０５の一方の端子及び他方の端子の間に電圧が印加される。さらに発光素子４０５は、印加された電圧に応じて電流が流れ、流れる電流の量に応じた輝度で発光し、表示状態になる。このとき発光素子４０５の他方の端子は、接地電位である。
【０１１４】
以上のように、表示データの書き込みが終了し、さらに次の画素に表示データを書き込むために選択される走査線が次の行または次の画素に移ると、上記表示動作を行った画素の第１のトランジスタ４００はオフ状態になり、第３のトランジスタ４０４は、オン状態になる。
【０１１５】
このとき容量素子４０２に蓄積されていた電荷が抵抗素子４０３を介して放電される。放電により、第２のトランジスタ４０１のゲート端子の電位が低下し、オン状態からオフ状態に変化する。第２のトランジスタ４０１は、オフ状態になるに従って抵抗値が大きくなり、発光素子４０５に印加される電圧は低下し、発光輝度が減衰する。発光素子４０５の発光時間は、インパルス表示を行うために必要な発光時間になるように調整する。容量素子４０２から電荷が放出される緩和時間τｆが発光時間に相当し、緩和時間τｆは、容量素子４０２の容量値をＣｓとし、抵抗素子４０３の抵抗値をｒとすると、τｆ＝Ｃｓ×ｒで表される。
【０１１６】
このように、抵抗素子４０３を介して第１のトランジスタ４００のソース端子またはドレイン端子の他方に容量素子４０２を電気的に接続させることにより、従来のホールド表示型の表示装置を用いて駆動させる発光素子４０５の発光時間を１フレーム期間よりも短くすることができる。さらに、容量素子４０２の電極面積を必要最小限に抑えることで開口率を上げることができ、またインパルス表示を行うために必要な発光時間を得ることができる。
【０１１７】
また、上記実施の形態１における図１及び実施の形態２における図３の回路構成と比較して、本実施の形態における図５の回路構成では、電源線の電位を抵抗素子の電圧降下分高くする必要がない。また、図３の回路構成と比較して、図５の回路構成では、容量素子の他方の端子に負電位を与える必要がない。
【０１１８】
さらに容量素子４０２に電荷を蓄積する時間は、１水平期間より短いことが望ましい。１水平期間内で電荷を蓄積することにより、発光素子４０５を所望の輝度で発光させることができる。
【０１１９】
以上のように、動画表示に適したインパルス表示を行うために必要な発光時間を得ることができる。よって、残像の少ない動画表示を行うことができる。
【０１２０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１２１】
（実施の形態５）
本実施の形態では、表示装置における画素に用いることができるトランジスタの構成について説明する。
【０１２２】
上記実施の形態１乃至実施の形態４のいずれかにおいて、画素に用いられるトランジスタとしては、以下の構成にすることができる。表示装置の画素に用いることができるトランジスタの構成について、図６を用いて説明する。図６は、本実施の形態におけるトランジスタの構成例を示す模式図である。
【０１２３】
図６に示すように、本実施の形態における表示装置の画素に用いることのできるトランジスタは、第１のトランジスタ５００、第２のトランジスタ５０１、第３のトランジスタ５０２、第４のトランジスタ５０３、第５のトランジスタ５０４、または第６のトランジスタ５０５などの構成のトランジスタを適宜選択して適用することができる。各トランジスタは、それぞれ基板５０６と、基板５０６上に設けられた下地膜５０７と、下地膜５０７上に設けられた、不純物領域５１０を有する半導体層５０８と、半導体層５０８を覆うように設けられたゲート絶縁膜５１１と、ゲート絶縁膜５１１の一部の上に設けられたゲート電極５１２Ａ、ゲート電極５１２Ｂ、ゲート電極５１２Ｃ、ゲート電極５１２Ｄ、ゲート電極５１２Ｅ、及びゲート電極５１２Ｆのいずれか一つと、ゲート電極５１２Ａ乃至ゲート電極５１２Ｆのいずれか一つと、及びゲート絶縁膜５１１を介して半導体層５０８を覆うように設けられた第１の絶縁膜５１３と、第１の絶縁膜５１３上に設けられた第２の絶縁膜５１４と、第２の絶縁膜５１４及び第１の絶縁膜５１３及びゲート絶縁膜５１１を介して半導体層５０８における不純物領域５１０に接するように設けられた配線５１６と、を有する。
【０１２４】
半導体層５０８は、一部に不純物領域５１０と、ゲート電極５１２Ａ乃至ゲート電極５１２Ｆのそれぞれの下に位置する領域にチャネル領域とを有する。このとき不純物領域５１０はソース領域又はドレイン領域として機能する。なお、図６においては、便宜のため、複数の異なる構造を有するトランジスタを並置して示しているが、トランジスタが実際に並置されている必要はなく、必要に応じて作り分けることができる。
【０１２５】
次に図６における各トランジスタの構成について説明する。
【０１２６】
第１のトランジスタ５００は、シングルドレイン型のトランジスタであり、簡便な方法で製造できるため、製造コストが低く、歩留まりを高くできる利点がある。また、第１のトランジスタ５００の半導体層５０８に添加する不純物の量を制御することにより、半導体層５０８の抵抗率を制御することができる。また、半導体層５０８と配線５１６との電気的な接続状態を、オーミック接続に近づけることができる。なお、不純物量の異なる半導体層を作り分ける方法としては、ゲート電極５１２Ａをマスクとして半導体層５０８に不純物をドーピングする方法を用いることができる。
【０１２７】
第２のトランジスタ５０１は、ゲート電極５１２Ｂに一定以上のテーパ角を有するトランジスタであり、信頼性が高く簡便な方法で製造することができる。そのため製造コストを抑え、歩留まりを高くできる利点がある。また、第２のトランジスタ５０１の半導体層は不純物領域５１０とチャネル領域との間に低濃度不純物領域５０９を有する。不純物領域５１０、チャネル領域、低濃度不純物領域５０９の不純物濃度はそれぞれ異なる。ゲート電極５１２Ｂの下部に設けられた低濃度不純物領域５０９は、低濃度ドレイン（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：ＬＤＤ）領域として用いる。ＬＤＤ領域を有するため、ドレイン端の電界の強さを抑えることができ、ホットキャリアによる素子の劣化を抑制することができる。なお、不純物の量の異なる領域を有する半導体層を作り分ける方法としては、ゲート電極５１２Ｂをマスクとして半導体層５０８に不純物をドーピングする方法を用いることができる。トランジスタ５０１においては、ゲート電極５１２Ｂが一定以上のテーパ角を有しているため、ゲート電極５１２Ｂを通過して半導体層５０８にドーピングされる不純物の濃度に勾配を持たせることができ、フォトマスクを用いることなく、ＬＤＤ領域を形成することができる。
【０１２８】
第３のトランジスタ５０２は、ゲート電極５１２Ｃが少なくとも２層で構成され、下層のゲート電極が上層のゲート電極よりも長い形状を有するトランジスタである。本明細書中においては、上層のゲート電極及び下層のゲート電極の形状を、帽子型（Ｈａｔ−ｓｈａｐｅ  ｔｙｐｅ）と呼ぶ。ゲート電極の形状が帽子型であることによって、フォトマスクを追加することなく、ＬＤＤ領域を形成することができる。なお、第３のトランジスタ５０２のように、ＬＤＤ領域がゲート電極と重なっている構造を、特にＧＯＬＤ構造（Ｇａｔｅ  ＯｖｅｒＬａｐｐｅｄ  Ｄｒａｉｎ）と呼ぶ。なお、ゲート電極の形状を帽子型とする方法としては、以下のような方法を用いて形成することができる。
【０１２９】
まず、ゲート電極５１２Ｃをパターニングする際に、ドライエッチングにより、下層のゲート電極及び上層のゲート電極をそれらの電極のエッチング速度の違いを用いてエッチングすることで側面に傾斜（テーパ）のある形状に形成する。続いて、異方性エッチングにより上層のゲート電極の傾斜が垂直に近くなるように加工する。これにより、断面形状が帽子型のゲート電極が形成される。その後、不純物元素をドーピングすることによって、チャネル領域、ＬＤＤ領域として用いる低濃度不純物領域５０９、ソース電極及びドレイン電極として用いる不純物領域５１０が形成される。
【０１３０】
なお、ゲート電極と重なっているＬＤＤ領域をＬｏｖ領域、ゲート電極と重なっていないＬＤＤ領域をＬｏｆｆ領域と呼ぶことにする。ここで、Ｌｏｆｆ領域はオフ電流を抑える効果は高いが、ドレイン端の電界を緩和してホットキャリアによるオン電流の低下を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン端の電界を緩和し、オン電流の低下の防止には有効であるが、オフ電流を抑える効果は低い。よって、種々の回路毎に、求められる特性に応じた構造のトランジスタを適用することが好ましい。表示装置の各回路に用いるトランジスタのうち、画素部に用いるトランジスタは、オフ電流を抑えるために、Ｌｏｆｆ領域を有するトランジスタを用いることが好適である。
【０１３１】
第４のトランジスタ５０３は、ゲート電極５１２Ｄの側面に接して設けられた側壁（サイドウォール５１５という）を有するトランジスタである。サイドウォール５１５を設けることによって、サイドウォール５１５と重なる半導体領域をＬＤＤ領域とすることができる。
【０１３２】
第５のトランジスタ５０４は、半導体層５０８にフォトマスクを用いて不純物元素をドーピングすることにより設けられたＬＤＤ（Ｌｏｆｆ）領域を有するトランジスタである。こうすることにより、確実にＬＤＤ領域を設けることができ、トランジスタのオフ電流を低減することができる。
【０１３３】
第６のトランジスタ５０５は、半導体層５０８にフォトマスクを用いてドーピングすることにより設けられたＬＤＤ（Ｌｏｖ）領域を有するトランジスタである。この構成により、確実にＬＤＤ領域を設けることができ、トランジスタのドレイン端の電界を緩和し、オン電流の低下を低減することができる。
【０１３４】
次に、各トランジスタを構成する各材料について説明する。
【０１３５】
基板５０６としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板又はステンレスを含む金属基板等を用いることができる。他にも、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック又はアクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。可撓性を有する基板を用いることによって、折り曲げが可能である半導体装置を作製することが可能となる。可撓性を有す基板であれば、基板の面積及び基板の形状に大きな制限はないため、基板５０６として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。
【０１３６】
下地膜５０７は、基板５０６からＮａなどのアルカリ金属またはアルカリ土類金属が、半導体素子の特性に悪影響を及ぼすのを防ぐ機能を有する。下地膜５０７としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素又は窒素を有する絶縁膜の単層構造若しくはこれらの積層構造で設けることができる。例えば、下地膜５０７を２層構造で設ける場合、第１の下地膜として窒化酸化珪素膜を設け、第２の下地膜として酸化窒化珪素膜を設けるとよい。別の例として、下地膜５０７を３層構造で設ける場合、第１の下地膜として酸化窒化珪素膜を設け、第２の下地膜として窒化酸化珪素膜を設け、第３の下地膜として酸化窒化珪素膜を設けるとよい。
【０１３７】
半導体層５０８としては、非晶質（アモルファス）半導体、微結晶（マイクロクリスタル）半導体、または多結晶半導体層を用いても良い。微結晶は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５以上２０ｎｍ以下の結晶領域を観測することができ、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。未結合手（ダングリングボンド）の補償するものとして水素又はハロゲンを少なくとも１原子％又はそれ以上含ませている。微結晶は、材料ガスをグロー放電分解（プラズマＣＶＤ）して形成する。材料ガスとしては、ＳｉＨ４、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることが可能である。あるいは、ＧｅＦ４を混合させても良い。この材料ガスをＨ２、あるいは、Ｈ２とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種又は複数種の希ガス元素で希釈してもよい。希釈率は２以上１０００倍以下の範囲。圧力は０．１Ｐａ以上１３３Ｐａ以下の範囲、電源周波数は１ＭＨｚ以上１２０ＭＨｚ以下、好ましくは１３ＭＨｚ以上６０ＭＨｚ以下の範囲であり、基板加熱温度は３００℃以下でよい。膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は濃度を１×１０２０ｃｍ−３以下とすることが望ましく、特に、酸素濃度は５×１０１９ｃｍ−３以下、好ましくは１×１０１９ｃｍ−３以下とする。ここでは、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコンを主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）で非晶質半導体層を形成し、当該非晶質半導体層をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させる。
【０１３８】
ゲート絶縁膜５１１は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素又は窒素を有する絶縁膜の単層構造、若しくはこれらの積層構造で設けることができる。
【０１３９】
ゲート電極５１２Ａ乃至ゲート電極５１２Ｆは、単層の導電膜、又は２層、３層の導電膜の積層構造とすることができる。ゲート電極５１２Ａ乃至ゲート電極５１２Ｆの材料としては、導電膜を用いることができる。たとえば、タンタル、チタン、モリブデン、タングステン、クロム、シリコンなどの元素の単体膜、あるいは、元素の窒化膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、あるいは、元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、あるいは、元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）などを用いることができる。なお、上述した単体膜、窒化膜、合金膜、シリサイド膜などは、単層で用いてもよいし、積層して用いてもよい。
【０１４０】
第１の絶縁膜５１３は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜の単層構造、若しくはこれらの積層構造で設けることができる。
【０１４１】
第２の絶縁膜５１４は、シロキサン樹脂、あるいは、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、あるいは、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料、からなる単層若しくは積層構造で設けることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。あるいは、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。なお、第１の絶縁膜５１３を設けずにゲート電極５１２Ａ〜５１２Ｆを覆うように直接第２の絶縁膜５１４を設けることも可能である。
【０１４２】
配線５１６は、アルミニウム、ニッケル、炭素、タングステン、モリブデン、チタン、白金、銅、タンタル、金、またはマンガンなどの元素の単体膜、あるいは、元素の窒化膜、あるいは、元素を組み合わせた合金膜、あるいは、元素のシリサイド膜などを用いることができる。例えば、元素を複数含む合金として、炭素及びチタンを含有したアルミニウム合金、ニッケルを含有したアルミニウム合金、炭素及びニッケルを含有したアルミニウム合金、炭素及びマンガンを含有したアルミニウム合金等を用いることができる。例えば、積層構造で設ける場合、アルミニウムをモリブデン又はチタンなどで挟み込んだ構造とすることができる。こうすることで、アルミニウムにおける、熱や化学反応に対する耐性を向上することができる。
【０１４３】
次に、トランジスタの作製方法の例について図７を用いて説明する。図７は、トランジスタの作製方法を示す模式図である。なお、トランジスタの作製方法は、図７に示すものに限定されず、様々な作製方法を用いることができる。
【０１４４】
まず図７（Ａ）に示すように基板５０６上に下地膜５０７を形成する。次に下地膜５０７表面にプラズマ処理を用いて酸化又は窒化を行うことにより、酸化又は窒化させる。なお、このプラズマ処理は、本作製方法の他の層を形成した後においても行うことができる。このように、プラズマ処理を用いて半導体層又は絶縁膜を酸化又は窒化することによって、当該半導体層又は当該絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
【０１４５】
次に図７（Ｂ）に示すように、酸化又は窒化された下地膜５０７の一部の上に半導体層５０８を形成する。さらにレジストマスクなどを用いて半導体層５０８の一部に不純物領域５１０を形成する。
【０１４６】
次に図７（Ｃ）に示すように半導体層５０８及び下地膜５０７を覆うようにゲート絶縁膜５１１を形成する。
【０１４７】
次に図７（Ｄ）に示すように、ゲート絶縁膜５１１を介して半導体層５０８の一部の上にゲート電極５１２Ａ乃至ゲート電極５１２Ｆを形成する。また、一部のゲート電極５１２（ゲート電極５１２Ｄ）にはサイドウォール５１５を形成する。なお、サイドウォール５１５としては、酸化珪素又は窒化珪素を用いることができる。サイドウォール５１５をゲート電極５１２Ｄの側面に形成する方法としては、例えば、ゲート電極５１２Ｄを形成し、酸化珪素膜又は窒化珪素膜を成膜した後に、異方性エッチングによって酸化珪素膜又は窒化珪素膜をエッチングする方法を用いることができる。こうすることで、ゲート電極５１２Ｄの側面にのみ酸化珪素又は窒化珪素膜を残すことができるので、ゲート電極５１２Ｄの側面にサイドウォール５１５を形成することができる。さらに一部の半導体層５０８には、ゲート電極及び別途レジストマスクなどを用いて低濃度不純物領域５０９を形成する。
【０１４８】
次に図７（Ｅ）に示すように、ゲート絶縁膜５１１及びゲート電極５１２Ａ乃至ゲート電極５１２Ｆを覆うように第１の絶縁膜５１３を形成する。なお、第１の絶縁膜５１３は、スパッタ法又はプラズマＣＶＤ法等によって、形成することができる。その後第２の絶縁膜５１４及び配線５１６を形成することにより、図６に示すような各構成のトランジスタが形成される。
【０１４９】
以上のように、用途に合わせてトランジスタの構成を適宜選択することにより、より正確な表示動作を行うことができる。
【０１５０】
さらに、トランジスタの基板として、半導体基板を用いた例について説明する。半導体基板を用いて製造されたトランジスタは、移動度が高いため低い駆動電圧で大きなオン電流を得ることができる。その結果、トランジスタサイズを小さくすることができ、単位面積当たりのトランジスタ数を増やす（集積度を上げる）ことができる。同一の回路構成ではトランジスタの集積度が高いほど基板サイズを小さくすることができるため、製造コストを低減できる。さらに、同一の基板サイズでは集積度が高いほど回路規模を大きくすることができるため、製造コストはほぼ同等のままで、より高い機能を持たせることが可能となる。その上、特性のばらつきが少ないため、製造の歩留まりも高くすることができる。さらに、トランジスタの移動度が高いため集積回路の駆動電圧が小さく、消費電力を低減することができる。さらに集積回路の高速駆動が可能である。
【０１５１】
半導体基板を用いて製造されたトランジスタを集積して構成された回路は、たとえば、表示パネル（表示部）に用いることができる。より詳細には、ＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｏｎ  Ｓｉｌｉｃｏｎ）等の反射型液晶パネル、微小ミラーを集積したＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）素子、ＥＬパネル等に用いることができる。これらの表示パネル（表示部）を、半導体基板を用いて製造することで、消費電力が小さく、高速動作が可能な表示パネル（表示部）を、低コストで歩留まり良く製造することができる。なお、表示パネル（表示部）には、大規模集積回路（ＬＳＩ）など、表示パネル（表示部）の駆動以外の機能を持ったものも含む。
【０１５２】
次に半導体基板を用いてトランジスタを作製する方法について図８及び図９を用いて説明する。図８及び図９は、半導体基板を用いたトランジスタの作製方法を示す図である。
【０１５３】
まず図８（Ａ）に示すように、半導体基板６００に第１の絶縁膜６０１（フィールド酸化膜ともいう）を設け、の第１の絶縁膜６０１により第１の素子領域６０３及び第２の素子領域６０４と素子毎に分離された領域を形成する。また、第２の素子領域６０４の半導体基板６００の一部にはｐウェル６０２が形成される。
【０１５４】
半導体基板６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１５５】
次に図８（Ｂ）に示すように、第１の素子領域６０３の半導体基板６００上に第２の絶縁膜６０５を形成し、第２の素子領域６０４の半導体基板６００上に第３の絶縁膜６０６を形成する。
【０１５６】
第２の絶縁膜６０５及び第３の絶縁膜６０６は、例えば、熱処理を行い半導体基板６００に設けられた第１の素子領域６０３及び第２の素子領域６０４の表面を酸化させることにより形成された酸化珪素膜を第２の絶縁膜６０５及び第３の絶縁膜６０６として用いることができる。
【０１５７】
次に図８（Ｃ）に示すように、半導体基板６００及び第１の絶縁膜６０１上に第１の導電膜６０７及び第２の導電膜６０８を形成する。
【０１５８】
第１の導電膜６０７及び第２の導電膜６０８としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、及びニオブ等のいずれかから選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。あるいは、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素、金属材料を導入したシリサイド等に代表される半導体材料により形成することもできる。
【０１５９】
次に図９（Ａ）に示すように、第２の絶縁膜６０５及び第３の絶縁膜６０６の一部の上に第１のゲート電極６０９及び第２のゲート電極６１０を形成する。さらに図９（Ｂ）に示すように、第１の素子領域６１１において第１のゲート電極６０９、第１の絶縁膜６０１、及び第２の絶縁膜６０５を覆うようにレジストマスク６１３を形成し、不純物を添加し、不純物領域６１４を形成する。また、第２のゲート電極６１０の下に位置する半導体基板６００の部分をチャネル領域６１５とする。
【０１６０】
次に図９（Ｃ）に示すように、第２の素子領域６１２において、第２のゲート電極６１０、第１の絶縁膜６０１、及び第３の絶縁膜６０６上にレジストマスク６１６を形成し、不純物を添加し、不純物領域６１７を形成する。また、第１のゲート電極６０９の下に位置する半導体基板６００の部分をチャネル領域６１８とする。
【０１６１】
次に図９（Ｄ）に示すように、第１のゲート電極６０９及び第２のゲート電極６１０、第１の絶縁膜６０１、第２の絶縁膜６０５、第３の絶縁膜６０６を覆うように第４の絶縁膜６１９を形成し、第４の絶縁膜６１９、第２の絶縁膜６０５、及び第３の絶縁膜６０６を介して不純物領域６１４または不純物領域６１７に接するように配線６２０を形成する。
【０１６２】
第４の絶縁膜６１９は、ＣＶＤ法やスパッタ法等により、酸化珪素、窒化珪素（ＳｉＮｘ）、酸化窒化珪素、窒化酸化珪素等の酸素または窒素を有する絶縁膜や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料などのいずれかの材料を単層または積層構造にすることにより設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１６３】
配線６２０は、ＣＶＤ法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、シリコンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線６２０は、例えば、第１のバリア膜とアルミニウムシリコン膜と第２のバリア膜の積層構造、第１のバリア膜とアルミニウムシリコン膜と窒化チタン膜と第２のバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線６２０を形成する材料として最適である。例えば、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。例えば、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元する。その結果、配線６２０は、結晶質半導体膜と、電気的及び物理的に良好に接続することができる。
【０１６４】
なお、トランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１６５】
ここまで、トランジスタの構造及びトランジスタの作製方法について説明した。ここで、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、アルミニウム、タンタル、チタン、モリブデン、タングステン、ネオジム、クロム、ニッケル、白金、金、銀、銅、マグネシウム、スカンジウム、コバルト、亜鉛、ニオブ、シリコン、リン、ボロン、ヒ素、ガリウム、インジウム、または錫で構成された群から選ばれた一つもしくは複数の元素、または、群から選ばれた一つもしくは複数の元素を成分とする化合物、合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、酸化錫、酸化錫カドミウム、アルミニウムネオジム、マグネシウム銀、モリブデンニオブなど）で形成されることが望ましい。または、配線、電極、導電層、導電膜、端子などは、これらの化合物を組み合わせた物質などを有して形成されることが望ましい。もしくは、群から選ばれた一つもしくは複数の元素とシリコンの化合物（シリサイド）（例えば、アルミニウムシリコン、モリブデンシリコン、ニッケルシリサイドなど）、群から選ばれた一つもしくは複数の元素と窒素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成されることが望ましい。
【０１６６】
なお、シリコンには、ｎ型不純物（リンなど）またはｐ型不純物（ボロンなど）を含んでいてもよい。シリコンが不純物を含むことにより、導電率の向上、又は通常の導体と同様な振る舞いをすることが可能となる。従って、配線、電極などとして利用しやすくなる。
【０１６７】
なお、シリコンは、単結晶、多結晶（ポリシリコン）、微結晶（マイクロクリスタルシリコン）など、様々な結晶性を有するシリコンを用いることができる。あるいは、シリコンは非晶質（アモルファスシリコン）などの結晶性を有さないシリコンを用いることができる。単結晶シリコンまたは多結晶シリコンを用いることにより、配線、電極、導電層、導電膜、端子などの抵抗を小さくすることができる。非晶質シリコンまたは微結晶シリコンを用いることにより、簡単な工程で配線などを形成することができる。
【０１６８】
なお、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、酸化亜鉛、シリコン、酸化錫、酸化錫カドミウムは、透光性を有しているため、光を透過させる部分に用いることができる。たとえば、画素電極や共通電極として用いることができる。
【０１６９】
なお、ＩＺＯは、エッチングしやすく、加工しやすいため、望ましい。ＩＺＯは、エッチングしたときに残渣が残ってしまうということも起こりにくい。したがって、画素電極としてＩＺＯを用いると、液晶素子や発光素子に不具合（ショート、配向乱れなど）をもたらすことを低減できる。
【０１７０】
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、単層構造でもよいし、多層構造になっていてもよい。単層構造にすることにより、配線、電極、導電層、導電膜、端子などの製造工程を簡略化することができ、工程日数を少なくでき、コストを低減することができる。あるいは、多層構造にすることにより、それぞれの材料のメリットを生かしつつ、デメリットを低減させ、性能の良い配線、電極などを形成することができる。たとえば、低抵抗材料（アルミニウムなど）を多層構造の中に含むことにより、配線の低抵抗化を図ることができる。別の例として、低耐熱性の材料を、高耐熱性の材料で挟む積層構造にすることにより、低耐熱性の材料の持つメリットを生かしつつ、配線、電極などの耐熱性を高くすることができる。例えば、アルミニウムを含む層を、モリブデン、チタン、ネオジムなどを含む層で挟む積層構造にすると望ましい。
【０１７１】
ここで、配線、電極など同士が直接接する場合、お互いに悪影響を及ぼすことがある。例えば、一方の配線、電極などの材料が他方の配線、電極など材料の中に入っていって、性質を変えてしまい、本来の目的を果たせなくなる。別の例として、高抵抗な部分を形成又は製造するときに、問題が生じて、正常に動作するように製造できなくなったりすることがある。そのような場合、積層構造により反応しやすい材料を、反応しにくい材料で挟んだり、覆ったりするとよい。例えば、ＩＴＯとアルミニウムとを接続させる場合は、ＩＴＯとアルミニウムとの間に、チタン、モリブデン、ネオジム合金を挟むことが望ましい。別の例として、シリコンとアルミニウムとを接続させる場合は、シリコンとアルミニウムとの間に、チタン、モリブデン、ネオジム合金を挟むことが望ましい。
【０１７２】
なお、配線とは、導電体が配置されているものを言う。配線の形状は、線状でもよいし、線状ではなくてもよい。したがって、電極は、配線に含まれている。
【０１７３】
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどとして、カーボンナノチューブを用いても良い。さらに、カーボンナノチューブは、透光性を有しているため、光を透過させる部分に用いることができる。たとえば、画素電極や共通電極として用いることができる。
【０１７４】
以上のように、個々の回路の特性に応じた構造のトランジスタを選択することにより、より正確な表示動作を行うことができる。
【０１７５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１７６】
（実施の形態６）
本実施の形態では、本発明の表示装置について説明する。
【０１７７】
まず本実施の形態における表示装置の構成について図１０を用いて説明する。図１０は、本実施の形態における表示装置の構成を示すブロック図である。
【０１７８】
図１０に示すように、本実施の形態における表示装置は、複数の画素７００を有する画素部７０１と、走査線７０２と、信号線７０３と、電源線７０４と、走査線７０２に電気的に接続された走査線駆動回路７０５と、信号線７０３に電気的に接続された信号線駆動回路７０６と、電源線７０４に電気的に接続された電源回路７０８と、走査線駆動回路７０５、信号線駆動回路７０６、及び電源回路７０８に電気的に接続された制御回路７０７と、を有する。
【０１７９】
画素部７０１に設けられた複数の画素７００は、信号線７０３と走査線７０２との交差領域にマトリクス状に配置され、画素毎にデータ信号を独立して入力することができる。なお、画素部７０１に設けられた複数の画素７００には、図１乃至図４に示した画素のいずれかの構成を適用することができ、走査線７０２、信号線７０３、及び電源線７０４は、図１における走査線１０５、信号線１０６、及び電源線１０７、並びに図３における走査線２０６、信号線２０７、及び電源線２０８に相当する。また、図４における画素を適用する場合には、走査線７０２、信号線７０３は、走査線３０４、及び信号線３０５に相当し、図１０における電源線７０４、及び電源回路７０８は省略することができる。
【０１８０】
制御回路７０７は、入力された映像信号に応じて走査線駆動回路７０５、信号線駆動回路７０６、及び電源回路７０８を制御する機能を有する。具体的には、制御回路７０７は、走査線駆動回路７０５及び信号線駆動回路７０６にそれぞれ制御信号を出力する。
【０１８１】
走査線駆動回路７０５は、制御回路７０７から入力された制御信号に応じて走査信号を走査線７０２を介して画素７００に出力する機能を有する。
【０１８２】
信号線駆動回路７０６は、制御回路７０７から入力された制御信号に応じてデータ信号を信号線７０３を介して画素７００に出力する機能を有する。
【０１８３】
電源回路７０８は、電源線７０４を介して画素７００に電源電位を与える機能を有する。
【０１８４】
次に本実施の形態における表示装置の走査線駆動回路及び信号線駆動回路の構成の一例について説明する。
【０１８５】
まず走査線駆動回路の構成の一例について図１１（Ａ）を用いて説明する。図１１（Ａ）は、本実施の形態のおける表示装置の走査線駆動回路の構成の一例を示すブロック図である。
【０１８６】
図１１（Ａ）に示すように図１０における走査線駆動回路７０５は、シフトレジスタ８００、レベルシフタ８０１、バッファ８０２と、を有する。
【０１８７】
シフトレジスタ８００にはゲートスタートパルス（ＧＳＰ）、ゲートクロック信号（ＧＣＫ）等の信号が入力される。
【０１８８】
次に信号線駆動回路の構成の一例について図１１（Ｂ）を用いて説明する。図１１（Ｂ）は本実施の形態における表示装置の信号線駆動回路の構成の一例を示す断面図である。
【０１８９】
図１１（Ｂ）に示すように図１０における信号線駆動回路７０６は、シフトレジスタ８０３、第１のラッチ回路８０４、第２のラッチ回路８０５、レベルシフタ８０６、バッファ８０７と、を有する。
【０１９０】
バッファ８０７は、信号を増幅させる機能を有し、オペアンプ等を有する。シフトレジスタ８０３には、スタートパルス（ＳＳＰ）等の信号が、第１のラッチ回路８０４にはビデオ信号等のデータ（ＤＡＴＡ）が入力される。第２のラッチ回路８０５にはラッチ（ＬＡＴ）信号を一時保持することができ、保持されたラッチ信号を一斉に図１０における画素部７０１に出力させる。これを線順次駆動と呼ぶ。そのため、線順次駆動ではなく、点順次駆動を行う画素であれば、第２のラッチ回路８０５は不要とすることができる。
【０１９１】
次に本実施の形態における表示装置の動作について説明する。
【０１９２】
制御回路７０７から制御信号が走査線駆動回路７０５及び信号線駆動回路７０６に出力されることにより、走査線駆動回路７０５は、走査線７０２を介して走査信号を選択された画素に出力する。また信号線駆動回路７０６は、信号線７０３を介してデータ信号を選択された画素７００に出力する。選択された画素は、入力された走査信号及びデータ信号に従って上記実施の形態１乃至実施の形態３に示した画素のいずれかから選択した画素の表示動作を行う。
【０１９３】
以上により、各画素においてインパルス表示を行うことにより、残像の少ない動画を画素部において表示することができる。
【０１９４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１９５】
（実施の形態７）
本実施の形態では、本発明の表示装置を表示部に用いた電子機器について説明する。
【０１９６】
本発明の表示装置は様々な電子機器の表示部に用いることができる。本発明の表示装置を適用することが可能な電子機器の例として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、ノート型パーソナルコンピュータ、ゲーム機器、携帯電話、携帯型情報端末（モバイルコンピュータ、携帯型音楽プレーヤー、携帯型ゲーム機、電子書籍、またはコンピュータを内蔵し、複数のデータ処理を行うことにより、複数の機能を有するものも含む）、または記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）などの記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例について図１２及び図１３を用いて説明する。図１２及び図１３は、本実施の形態における電子機器の構成を示す図である。
【０１９７】
図１２（Ａ）はディスプレイ装置であり、筐体９０１、支持台９０２、表示部９０３、スピーカー部９０４、ビデオ入力端子９０５などを含む。本発明の表示装置は、表示部９０３に用いることができる。なお、ディスプレイ装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全てのディスプレイ装置が含まれる。
【０１９８】
図１２（Ｂ）はデジタルスチルカメラであり、本体９１１、表示部９１２、受像部９１３、操作キー９１４、外部接続ポート９１５、シャッターボタン９１６などを含む。本発明の表示装置は、表示部９１２に用いることができる。
【０１９９】
図１２（Ｃ）はノート型パーソナルコンピュータであり、本体９２１、筐体９２２、表示部９２３、キーボード９２４、外部接続ポート９２５、ポインティングデバイス９２６などを含む。本発明の表示装置は、表示部９２３に用いることができる。
【０２００】
図１２（Ｄ）はモバイルコンピュータであり、本体９３１、表示部９３２、スイッチ９３３、操作キー９３４、赤外線ポート９３５などを含む。本発明の表示装置は、表示部９３２に用いることができる。
【０２０１】
図１２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体９４１、筐体９４２、表示部Ａ９４３、表示部Ｂ９４４、記録媒体（ＤＶＤなど）読込部９４５、操作キー９４６、スピーカー部９４７などを含む。表示部Ａ９４３は主として画像情報を表示し、表示部Ｂ９４４は主として文字情報を表示するが、本発明の表示装置は、これら表示部Ａ９４３、表示部Ｂ９４４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２０２】
図１２（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体９５１、表示部９５２、アーム部９５３を含む。本発明の表示装置は、表示部９５２に用いることができる。
【０２０３】
図１２（Ｇ）はビデオカメラであり、本体９６１、表示部９６２、筐体９６３、外部接続ポート９６４、リモコン受信部９６５、受像部９６６、バッテリー９６７、音声入力部９６８、操作キー９６９などを含む。本発明の表示装置は、表示部９６２に用いることができる。
【０２０４】
図１２（Ｈ）は携帯電話であり、本体９７１、筐体９７２、表示部９７３、音声入力部９７４、音声出力部９７５、操作キー９７６、外部接続ポート９７７、アンテナ９７８などを含む。本発明の表示装置は、表示部９７３に用いることができる。なお、表示部９７３は黒色の背景に白色の文字を表示することにより携帯電話の消費電流を抑えることができる。
【０２０５】
図１３は、複数の機能を有する携帯型情報端末の一例であり、図１３（Ａ）が携帯型情報端末の正面図、図１３（Ｂ）が携帯型情報端末の背面図、図１３（Ｃ）が携帯型情報端末の展開図である。図１３を一例とした携帯型情報端末は、複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様々なデータ処理機能を備えることもできる。
【０２０６】
図１３に示す携帯型情報端末は、筐体９８０及び筐体９８１の二つの筐体で構成されている。筐体９８０には、表示部９８２、スピーカー９８３、マイクロフォン９８４、操作キー９８５、ポインティングデバイス９８６、カメラ用レンズ９８７、外部接続端子９８８、イヤホン端子９８９などを備え、筐体９８１には、キーボード９９０、外部メモリスロット９９１、カメラ用レンズ９９２、ライト９９３などを備えている。また、アンテナは筐体９８１内部に内蔵されている。
【０２０７】
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
【０２０８】
本発明の表示装置は、表示部９８２に用いることができ、使用形態に応じて表示の方向が適宜変化する。また、表示部９８２と同一面上にカメラ用レンズ９８７を備えているため、テレビ電話が可能である。また、表示部９８２をファインダーとしカメラ用レンズ９９２及びライト９９３で静止画及び動画の撮影が可能である。スピーカー９８３及びマイクロフォン９８４は音声通話に限らず、テレビ電話、録音、再生などが可能である。操作キー９８５では、電話の発着信、電子メールなどの簡単な情報入力、画面のスクロール、カーソル移動などが可能である。さらに、重なり合った筐体９８０と筐体９８１（図１３（Ａ））はスライドし、図１３（Ｃ）のように展開し、携帯情報端末として使用できる。この場合、キーボード９９０、ポインティングデバイス９８６を用いて円滑な操作が可能である。外部接続端子９８８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット９９１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２０９】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２１０】
以上のように、本発明の表示装置は、上記のような様々な電子機器の表示部として適用することができる。本発明の表示装置を表示部として用いることにより、回路面積が小さく、消費電力の小さい電子機器を提供することができる。
【０２１１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【実施例１】
【０２１２】
本実施例では、実際の表示装置の仕様に従ったインパルス表示を行うための表示装置の一例について説明する。なお、本実施例における表示装置の画素構成は、例として上記実施の形態１の図１に示した画素構成を適用する。ただし本実施例において用いられる表示装置の仕様は、一例であり、これに限定されるものではない。
【０２１３】
本実施例の表示装置において、上記実施の形態１における画素構成を適用した場合、容量素子の容量値Ｃａは、約１．３×１０−１１Ｆである。また、本実施例の表示装置において、抵抗素子の抵抗値ｒの値は、約２．５×１０７Ωである。本実施例において、上記容量素子の容量Ｃａと、抵抗素子の抵抗値ｒの値は、以下のように算出した。
【０２１４】
ＣＲＴディスプレイと同等のインパルス表示を行うために必要な発光時間は、１水平期間＋τ（τ≧１ｍｓｅｃ）である。このときτを１ｍｓｅｃと仮定して、τ＝１ｍｓｅｃのときの容量素子の容量Ｃａの値を算出した。
【０２１５】
本実施例の表示装置をパネルサイズがＶＧＡ（６４０×４８０ｐｉｘｅｌ）であって、画素の電極の大きさを５０×１５０μｍとし、さらに発光素子の特性を考慮し画素電極に１０Ｖの電圧を印加したときに０．２μＡ程度の電流が流れると仮定すると、１つの発光素子の抵抗ＲＥＬは、ＲＥＬ＝１０Ｖ／（０．２×１０−６Ａ）＝５×１０７Ωとなる。このとき上記実施の形態１に示した数式１を用いてＣａを算出すると、Ｃａ＝１×１０−３ｓｅｃ／（ＲＥＬ＋ｒ）（以下数式４という）となる。
【０２１６】
上記実施の形態１に示した数式３を用いて、発光素子に流れる電流ＩＥＬを０．２μＡとし、Ｖａ＝５Ｖと仮定すると、ｒ＝５Ｖ／（０．２×１０−６Ａ）＝２．５×１０７Ωとなる。
【０２１７】
さらに本実施例の表示装置において、抵抗素子を半導体材料を用いて作製した場合、抵抗層の抵抗率をρとし、抵抗層の長さをｌとし、抵抗層の幅をｗとし、抵抗層の膜厚をｘとすると、抵抗素子の抵抗値ｒは、ｒ＝ρ（ｌ／（ｗ×ｘ））と表される。例えばρ＝５０Ωｃｍとし、ｌ＝１０μｍとし、ｗ＝４μｍとし、ｘ＝５０ｎｍとすれば、上記で設定した抵抗素子の抵抗と同じ値ｒ＝２．５×１０７Ωが得られる。
【０２１８】
このときのＲＥＬ及びｒの値を上記数式４に代入すると、Ｃａ＝１×１０−３ｓｅｃ／（５×１０−７Ω＋２．５×１０７Ω）＝１．３×１０−１１Ｆとなる。
【０２１９】
また、本実施例の表示装置において、容量素子が１．３×１０−１１Ｆの大きさを持つために必要な電極面積は、約３．７×１０−９ｍ２程度である。本実施例の表示装置において、容量素子の電極面積は、以下のように算出した。
【０２２０】
容量素子を構成する電極間絶縁層を膜厚１０ｎｍのＳｉＯＮ膜（比誘電率４）であると仮定し、真空の誘電率をε０とし、εを電極間絶縁層の比誘電率をεとし、電極間絶縁層の膜厚をｔｏｘとすると、Ｃａ＝ε０×ε×Ｓ／ｔｏｘとなり、これより電極面積Ｓを算出すると、１．３×１０−１１Ｆ＝８．８５４×１０−１２Ｆ／ｍ×４×Ｓ／（１０×１０−９ｍ）であるからＳ＝３．７×１０−９ｍ２となる。
【０２２１】
以上のように、本実施例における表示装置の仕様に合わせて容量素子の容量及び電極面積を上記の値にすることにより、インパルス表示を行うために必要な容量値を得ることができる。
【０２２２】
また、本実施例の表示装置において、容量素子の容量値が上記で求めた値のとき、駆動トランジスタがオン状態のときに容量素子に電荷を蓄積するために必要な時間は、約０．１２μｓｅｃ程度である。本実施例の表示装置において、駆動トランジスタがオン状態のときに容量素子に電荷を蓄積するために必要な時間は、以下のように算出した。
【０２２３】
本実施例の表示装置のフレーム周波数を６０Ｈｚとし、駆動方法を線順次駆動とし、ＶＧＡのパネルサイズである表示装置と仮定すると、１フレーム期間は１／６０ｓｅｃ≒１７ｍｓｅｃとなる。また１水平期間は１／６０／４８０≒３５μｓｅｃとなる。本発明の表示装置の場合には、容量素子に電荷を蓄積する時間を１水平期間より短くする必要がある。この容量素子に電荷を蓄積する時間は、駆動トランジスタの抵抗値に依存する。
【０２２４】
このとき駆動トランジスタのチャネル抵抗Ｒｃｈは、約９．５×１０３Ωである。本実施例の表示装置において、駆動トランジスタのチャネル抵抗は、以下のように算出した。
【０２２５】
書き込み時において駆動トランジスタを線形領域で動作させると仮定すると、駆動トランジスタのチャネル長をＬとし、駆動トランジスタのチャネル幅をＷとし、駆動トランジスタの移動度をμとし、単位面積当たりのゲート容量をＣｏｘとすると、駆動トランジスタのチャネル抵抗Ｒｃｈは、Ｒｃｈ＝１／β（Ｖｇｓ−Ｖｔｈ）（β＝（Ｌ／Ｗ）×μ×Ｃｏｘ）（以下数式５という）で表される。
【０２２６】
上記数式５を基に半導体層にポリシリコンを用いたＮチャネル型の駆動トランジスタのパラメータを一例として用いて、Ｌ／Ｗを１０／１０μｍとし、μを３００ｃｍ２／Ｖｓとし、Ｃｏｘを７．４×１０−４Ｆ／ｍ２（膜厚５０ｎｍのＳｉＯＮに相当）とし、Ｖｇｓを１６Ｖとし、Ｖｔｈを１Ｖと仮定すると、駆動トランジスタのチャネル抵抗は、９．５×１０３Ωと算出される。
【０２２７】
駆動トランジスタのチャネル抵抗を用いて容量素子の電荷蓄積時間を算出すると、τ＝Ｃａ×Ｒｃｈ＝１．３×１０−１１Ｆ／ｍ２×９．５×１０３Ω＝１．２×１０−７ｓｅｃ＝０．１２μｓｅｃとなる。
【０２２８】
よって本実施例における表示装置において、容量素子の電荷蓄積時間を１水平期間（約３５μｓｅｃ）の１００分の１以下とすることができ、問題なく１水平期間内に容量素子にインパルス表示を行うために必要な電荷を蓄積させることができる。
【０２２９】
また、本実施例の表示装置において、取りうる容量素子の容量値の最大値は１水平期間と電荷の蓄積時間が同じになる条件から与えられ、上記数式２により、３５μｓｅｃ＝Ｃａ×９．５×１０３Ωとなり、これより、容量素子の取りうる最大の容量値Ｃａは、約３．０×１０−９Ｆである。
【０２３０】
以上のように、一例としてある一つの表示装置の仕様、及びトランジスタの特性をもとに容量素子及び抵抗素子の仕様を上記の値に設定することで、動画表示に適したインパルス表示を行うために必要な発光時間を得ることができる。
【符号の説明】
【０２３１】
１００    第１のトランジスタ
１０１    第２のトランジスタ
１０２    容量素子
１０３    抵抗素子
１０４    発光素子
１０５    走査線
１０６    信号線
１０７    電源線
１０８    第１の電位供給端子
１０９    第２の電位供給端子
１００    トランジスタ
１０１    トランジスタ
１０２    容量素子
１０２      容量素子
１０３    抵抗素子
１０３      抵抗素子
１０４    発光素子
１０４      発光素子
１０５    走査線
１０６    信号線
１０７    電源線
１０８    電位供給端子
１０９    電位供給端子
２００    トランジスタ
２０１    トランジスタ
２０２    トランジスタ
２０３    容量素子
２０４    抵抗素子
２０５    発光素子
２０６    走査線
２０７    信号線
２０８    電源線
２０９    電位供給端子
２１０    電位供給端子
３００    トランジスタ
３０１    容量素子
３０２    抵抗素子
３０３    発光素子
３０４    走査線
３０５    信号線
３０６    電位供給端子
３０７    電位供給端子
４００    トランジスタ
４０１    トランジスタ
４０２    容量素子
４０３    抵抗素子
４０４    トランジスタ
４０５    発光素子
４０６    走査線
４０７    信号線
４０８    電源線
４０９    電位供給端子
４１０    電位供給端子
５００    トランジスタ
５０１    トランジスタ
５０２    トランジスタ
５０３    トランジスタ
５０４    トランジスタ
５０５    トランジスタ
５０６    基板
５０７    下地膜
５０８    半導体層
５０９    低濃度不純物領域
５１０    不純物領域
５１１    ゲート絶縁膜
５１２    ゲート電極
５１２Ａ    ゲート電極
５１２Ｂ    ゲート電極
５１２Ｃ    ゲート電極
５１２Ｄ    ゲート電極
５１２Ｅ    ゲート電極
５１２Ｆ    ゲート電極
５１３    絶縁膜
５１４    絶縁膜
５１５    サイドウォール
５１６    配線
６００    半導体基板
６０１    絶縁膜
６０２    ｐウェル
６０３    素子領域
６０４    素子領域
６０５    絶縁膜
６０６    絶縁膜
６０７    導電膜
６０８    導電膜
６０９    ゲート電極
６１０    ゲート電極
６１１    素子領域
６１２    素子領域
６１３    レジストマスク
６１４    不純物領域
６１５    チャネル領域
６１６    レジストマスク
６１７    不純物領域
６１８    チャネル領域
６１９    絶縁膜
６２０    配線
７００    画素
７０１    画素部
７０２    走査線
７０３    信号線
７０４    電源線
７０５    走査線駆動回路
７０６    信号線駆動回路
７０７    制御回路
７０８    電源回路
８００    シフトレジスタ
８０１    レベルシフタ
８０２    バッファ
８０３    シフトレジスタ
８０４    ラッチ回路
８０５    ラッチ回路
８０６    レベルシフタ
８０７    バッファ
９０１    筐体
９０２    支持台
９０３    表示部
９０４    スピーカー部
９０５    ビデオ入力端子
９１１    本体
９１２    表示部
９１３    受像部
９１４    操作キー
９１５    外部接続ポート
９１６    シャッターボタン
９２１    本体
９２２    筐体
９２３    表示部
９２４    キーボード
９２５    外部接続ポート
９２６    ポインティングデバイス
９３１    本体
９３２    表示部
９３３    スイッチ
９３４    操作キー
９３５    赤外線ポート
９４１    本体
９４２    筐体
９４３    表示部Ａ
９４４    表示部Ｂ
９４５    読込部
９４６    操作キー
９４７    スピーカー部
９５１    本体
９５２    表示部
９５３    アーム部
９６１    本体
９６２    表示部
９６３    筐体
９６４    外部接続ポート
９６５    リモコン受信部
９６６    受像部
９６７    バッテリー
９６８    音声入力部
９６９    操作キー
９７１    本体
９７２    筐体
９７３    表示部
９７４    音声入力部
９７５    音声出力部
９７６    操作キー
９７７    外部接続ポート
９７８    アンテナ
９８０    筐体
９８１    筐体
９８２    表示部
９８３    スピーカー
９８４    マイクロフォン
９８５    操作キー
９８６    ポインティングデバイス
９８７    カメラ用レンズ
９８８    外部接続端子
９８９    イヤホン端子
９９０    キーボード
９９１    外部メモリスロット
９９２    カメラ用レンズ
９９３    ライト
【図１】
0005300498.tif 000002
【図２】
0005300498.tif 000003
【図３】
0005300498.tif 000004
【図４】
0005300498.tif 000005
【図５】
0005300498.tif 000006
【図６】
0005300498.tif 000007
【図７】
0005300498.tif 000008
【図８】
0005300498.tif 000009
【図９】
0005300498.tif 000010
【図１０】
0005300498.tif 000011
【図１１】
0005300498.tif 000012
【図１２】
0005300498.tif 000013
【図１３】
0005300498.tif 000014