(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面に形成された第２導電型の半導体層と、前記半導体層の中に形成された前記半導体層より高濃度の埋め込み層と、前記埋め込み層に電気的に接続されたドレイン電極を備える半導体装置の製造方法において、
前記半導体層の表面を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチングし、さらに、前記半導体層をエッチングすることにより前記半導体層の表面から前記埋め込み層に到達するドレイン引き上げ用トレンチを形成する工程と、
前記ドレイン引き上げ用トレンチの側壁及び底部を覆う酸化膜を形成する工程と、
前記酸化膜が形成された前記ドレイン引き上げ用トレンチの側壁及び底部を覆う内壁絶縁膜を形成する工程と、
前記ドレイン引き上げ用トレンチの底部の前記内壁絶縁膜及び前記酸化膜を除去し、前記埋め込み層を露出する工程と、
前記内壁絶縁膜及び露出された前記埋め込み層と接するドレイン電極を形成する工程と、を備え、
前記酸化膜によって、前記絶縁膜と前記ドレイン引き上げ用トレンチの側壁を構成する前記半導体層との段差を埋めることを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板の表面に形成された第２導電型の半導体層と、前記半導体層の中に形成された前記半導体層より高濃度の埋め込み層と、前記埋め込み層に電気的に接続されたドレイン電極を備える半導体装置の製造方法において、
前記半導体層の表面を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチングし、さらに、前記半導体層をエッチングすることにより前記半導体層の表面から前記埋め込み層に到達するドレイン引き上げ用トレンチを形成する工程と、
前記ドレイン引き上げ用トレンチの形成後に、前記絶縁膜に対してスパッタエッチングを行い、前記ドレイン引き上げ用トレンチと前記絶縁膜との境界部を平滑化する工程と、
前記ドレイン引き上げ用トレンチの側壁及び底部を覆う内壁絶縁膜を形成する工程と、
前記ドレイン引き上げ用トレンチの底部の前記内壁絶縁膜を除去し、前記埋め込み層を露出する工程と、
前記内壁絶縁膜及び露出された前記埋め込み層と接するドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記スパッタエッチングは、アルゴンを用いて行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ドレイン引き上げ用トレンチを形成する工程の後に、
エッチングされた前記絶縁膜をマスクとして、前記ドレイン引き上げ用トレンチの側壁を構成する前記半導体層をウェットエッチングすることにより、前記絶縁膜との境界部にアンダーカット部を形成する工程を含み、
前記酸化膜によって前記アンダーカット部を埋めることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記酸化膜は、熱酸化膜であることを特徴とする請求項１又は請求項４に記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板の表面に形成された第２導電型の半導体層と、前記半導体層の中に形成された前記半導体層より高濃度の埋め込み層と、前記半導体層の表面を覆う絶縁膜と、前記絶縁膜から前記埋め込み層に到達するドレイン引き上げ用トレンチと、前記埋め込み層に電気的に接続されたドレイン電極とを備え、
前記ドレイン引き上げ用トレンチの側壁において、前記絶縁膜と前記半導体層との境界に段差が形成され、前記ドレイン引き上げ用トレンチの側壁を構成する前記半導体層を覆って前記段差を埋めるように酸化膜が形成されていることを特徴とする半導体装置。
【請求項７】
前記ドレイン引き上げ用トレンチの側壁を構成する前記半導体層のうち、前記絶縁膜との境界部にアンダーカット部が形成され、前記ドレイン引き上げ用トレンチの側壁を覆って、前記アンダーカット部を埋めるように前記酸化膜が形成されていることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲート型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳトランジスタは、二重拡散されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。ＤＭＯＳトランジスタの一種として、トレンチゲート型トランジスタが知られている。トレンチゲート型トランジスタは、半導体基板の表面に形成された半導体層に形成される。その半導体層はドレイン引き上げ用トレンチを有し、ドレイン引き上げ用トレンチ内にはドレイン電極が形成されている。
【０００３】
なお、トレンチゲート型トランジスタについては、特許文献１、２、３に記載されている。
【特許文献１】特開２００３−３０３９５９号公報
【特許文献２】特開２００３−３０３９６０号公報
【特許文献３】特開２００４−０６４０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来例によるトレンチゲート型トランジスタでは、ドレイン引き上げ用トレンチ内のドレイン電極の絶縁不良が生じる場合があった。この絶縁不良は、ドレイン引き上げ用トレンチの形成工程で生じた段差を反映して、ドレイン引き上げ用トレンチの側壁に形成される内壁絶縁膜の被覆性が局所的に劣化することにより生じる。この絶縁不良により、トレンチゲート型トランジスタの性能の劣化や歩留まりの低下が生じていた。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の製造方法は、第１導電型の半導体基板の表面に形成された第２導電型の半導体層と、半導体層の中に形成された半導体層より高濃度の埋め込み層と、埋め込み層に電気的に接続されたドレイン電極を備える半導体装置の製造方法において、半導体層の表面を覆う絶縁膜を形成する工程と、絶縁膜をエッチングし、さらに、半導体層をエッチングすることにより半導体層の表面から埋め込み層に到達するドレイン引き上げ用トレンチを形成する工程と、ドレイン引き上げ用トレンチの側壁及び底部を覆う酸化膜を形成する工程と、酸化膜が形成されたドレイン引き上げ用トレンチの側壁及び底部を覆う内壁絶縁膜を形成する工程と、ドレイン引き上げ用トレンチの底部の内壁絶縁膜及び酸化膜を除去し、埋め込み層を露出する工程と、内壁絶縁膜及び露出された埋め込み層と接するドレイン電極を形成する工程と、を備え、酸化膜によって、絶縁膜とドレイン引き上げ用トレンチの側壁を構成する半導体層との段差を埋めることを特徴とする。
【０００６】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板の表面に形成された第２導電型の半導体層と、半導体層の中に形成された半導体層より高濃度の埋め込み層と、埋め込み層に電気的に接続されたドレイン電極を備える半導体装置の製造方法において、半導体層の表面を覆う絶縁膜を形成する工程と、絶縁膜をエッチングし、さらに、半導体層をエッチングすることにより半導体層の表面から埋め込み層に到達するドレイン引き上げ用トレンチを形成する工程と、ドレイン引き上げ用トレンチの形成後に、絶縁膜に対してスパッタエッチングを行い、ドレイン引き上げ用トレンチと絶縁膜との境界部を平滑化する工程と、ドレイン引き上げ用トレンチの側壁及び底部を覆う内壁絶縁膜を形成する工程と、ドレイン引き上げ用トレンチの底部の内壁絶縁膜を除去し、埋め込み層を露出する工程と、内壁絶縁膜及び露出された埋め込み層と接するドレイン電極を形成する工程と、を備えることを特徴とする。
【０００７】
また、本発明の半導体装置の製造方法は、上述した最初の発明において、ドレイン引き上げ用トレンチを形成する工程の後に、エッチングされた絶縁膜をマスクとして、ドレイン引き上げ用トレンチの側壁を構成する半導体層をウェットエッチングすることにより、絶縁膜との境界部にアンダーカット部を形成する工程を含み、酸化膜によってアンダーカット部を埋めることを特徴とする。
【０００８】
また、本発明の半導体装置は、第１導電型の半導体基板の表面に形成された第２導電型の半導体層と、半導体層の中に形成された半導体層より高濃度の埋め込み層と、半導体層の表面を覆う絶縁膜と、絶縁膜から埋め込み層に到達するドレイン引き上げ用トレンチと、埋め込み層に電気的に接続されたドレイン電極とを備え、ドレイン引き上げ用トレンチの側壁において、絶縁膜と半導体層との境界に段差が形成され、ドレイン引き上げ用トレンチの側壁を構成する半導体層を覆って段差を埋めるように酸化膜が形成されていることを特徴とする。
【０００９】
また、本発明の半導体装置は、上記構成において、ドレイン引き上げ用トレンチの側壁を構成する半導体層のうち、絶縁膜との境界部にアンダーカット部が形成され、ドレイン引き上げ用トレンチの側壁を覆って、アンダーカット部を埋めるように酸化膜が形成されていることを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置及びその製造方法によれば、ドレイン引き上げ用トレンチ内におけるドレイン電極の絶縁不良を抑止することができる。
【発明を実施するための最良の形態】
【００１１】
［第１の実施形態］
以下に、本発明の第１の実施形態について図面を参照して説明する。図１乃至図１３は、本実施形態による半導体装置、即ちトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【００１２】
図１に示すように、まず、Ｐ−型の単結晶シリコンからなる半導体基板１０の表面に、熱酸化処理を行うことよってシリコン酸化膜１１を形成し、そのシリコン酸化膜１１上に、Ｎ＋型の埋め込み層１２を形成する領域に開口部を有したレジスト層Ｒ１を形成する。次に、レジスト層Ｒ１をマスクとして、半導体基板１０の厚さ方向の途中まで、Ｎ型不純物、例えばリン（Ｐ）をイオン注入して拡散することにより、埋め込み層１２を形成する。レジスト層Ｒ１は、このイオン注入の後に除去される。
【００１３】
次に、図２に示すように、シリコン酸化膜１１上に、素子分離層を形成する領域に開口部を有したレジスト層Ｒ２を形成する。そして、レジスト層Ｒ２をマスクとして、半導体基板１０の厚さ方向の途中まで、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、第１の素子分離層１３Ａを形成する。レジスト層Ｒ２及びシリコン酸化膜１１は、このイオン注入の後に除去される。
【００１４】
次に、図３に示すように、埋め込み層１２を含む半導体基板１０の表面に、単結晶シリコンからなるＮ−型の半導体層１４をエピタキシャル成長させる。この時、埋め込み層１２は、半導体層１４の中に拡散される。その後、熱酸化処理を行うことによって半導体層１４の表面に、シリコン酸化膜１５を形成する。次に、シリコン酸化膜１５上に、第２の素子分離層１３Ｂを形成する領域に開口部を有したレジスト層Ｒ３を形成する。そして、レジスト層Ｒ３をマスクとして、半導体層１４の厚さ方向の途中まで、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、第２の素子分離層１３Ｂを形成する。レジスト層Ｒ３は、このイオン注入の後に除去される。
【００１５】
次に、図４に示すように、シリコン酸化膜１５上に、Ｐ−型のボディ層１６を形成する領域に開口部を有したレジスト層Ｒ４を形成する。そして、レジスト層Ｒ４をマスクとして、半導体層１４の厚さ方向の途中まで、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入して、かつ拡散することにより、Ｐ−型のボディ層１６を形成する。このとき、第２の素子分離層１３Ｂも同時に拡散され、第１の素子分離層１３Ａ及び第２の素子分離層１３Ｂは互いに接続されて素子分離層１３となる。レジスト層Ｒ４は、このイオン注入の後に除去される。
【００１６】
次に、図５に示すように、シリコン酸化膜１５上に、Ｎ＋型のソース層１７を形成する領域に開口部を有したレジスト層Ｒ５を形成する。そして、レジスト層Ｒ５をマスクとして、ボディ層１６の厚さ方向の途中まで、Ｎ型不純物、例えばリン（Ｐ）をイオン注入することにより、Ｎ＋型のソース層１７を形成する。これにより、ボディ層１６とソース層１７との二重拡散構造が得られる。レジスト層Ｒ５は、このイオン注入の後に除去される。
【００１７】
次に、図６に示すように、ソース層１７の表面からボディ層１６を通って半導体層１４の厚さ方向の途中に到達する第１のトレンチ１８を形成する。この第１のトレンチ１８は、開口部を有した不図示のレジスト層をマスクとして、ソース層１７、ボディ層、及び半導体層１４の一部をエッチングすることにより形成される。その後、熱酸化処理を行うことによって、第１のトレンチ１８内を含む半導体層１４、ボディ層１６、ソース層１７の各表面に、シリコン酸化膜１９を形成する。以降、これより前の工程で形成されたシリコン酸化膜１５と本工程で形成されたシリコン酸化膜１９を合わせて、１つのシリコン酸化膜１９とする。なお、シリコン酸化膜１５は第１のトレンチ形成前に除去されることもある。
【００１８】
その後、図７に示すように、シリコン酸化膜１９に覆われた第１のトレンチ１８内に、例えばポリシリコンからなるトレンチゲート２０を形成する。即ち第１のトレンチ１８は、ゲート用トレンチである。
【００１９】
次に、図８に示すように、半導体層１４、ボディ層１６、ソース層１７を覆うようにして、例えばＣＶＤ法によって成膜されたシリコン酸化膜からなる層間絶縁膜２１を形成する。本工程で形成された層間絶縁膜２１の膜厚は、例えば約５００ｎｍ〜６００ｎｍである。以降、半導体層１４、ボディ層１６、ソース層１７の各表面上の構成については、これより前の工程で形成されたシリコン酸化膜１９と本工程で形成された層間絶縁膜２１を合わせて、１つの層間絶縁膜２１（本発明の「絶縁膜」の一例）とする。
【００２０】
次に、図９に示すように、層間絶縁膜２１上に、ボディ層１６と素子分離層の間の領域に開口部を有したレジスト層Ｒ６を形成する。そして、レジスト層Ｒ６をマスクとして、層間絶縁膜２１をエッチングして開口部２１Ａを形成すると共に、半導体層１４、又は半導体層１４及び埋め込み層１２をエッチングして、半導体層１４の表面から埋め込み層１２に到達する第２のトレンチ２２を形成する。この第２のトレンチ２２は、ドレイン引き上げ用トレンチである。その後、レジスト層Ｒ６は除去される。
【００２１】
このエッチングでは、エッチングガスとして、例えばＯ２及びＳＦ６を用いることができる。この場合、Ｏ２及びＳＦ６のガス流量は、それぞれ、約１００ｓｃｃｍ、約７０ｓｃｃｍである。また、エッチング時の圧力は約５０ｍＴｏｒｒ、ＲＦパワーは約５００Ｗ、であることが好ましい。
【００２２】
上記エッチングの結果、第２のトレンチ２２の側壁の半導体層１４は、エッチングされた層間絶縁膜２１の下端、即ち開口部２１Ａの下端から、例えば約１０ｎｍ後退する。
【００２３】
このような第２のトレンチ２２の側壁の後退は、エッチングガスの種類や条件によらず、普遍的にある程度は生じるものである。言い換えれば、層間絶縁膜２１の開口部２１Ａの下端に、突起部２１Ｎが形成される。
【００２４】
次に、図１０に示すように、第２のトレンチ２２の側壁及び底部に、熱酸化処理を行うことによってシリコン酸化膜２３を形成する。このシリコン酸化膜２３は、層間絶縁膜２１の下端、即ち開口部２１Ａの下端と、その下端から後退した第２のトレンチ２２の側壁の半導体層１４との間に生じる段差を埋めるように形成される。言い換えれば、シリコン酸化膜２３は、層間絶縁膜２１の開口部２１Ａの端における突起部２１Ｎと、第２のトレンチ２２の側壁の半導体層１４との段差を埋めるように形成される。この場合、シリコン酸化膜２３の膜厚は、層間絶縁膜２１の突起部２１Ｎの幅と同様に約１０ｎｍである。この熱酸化処理は、例えば、約８００℃の温度下で行われる。
【００２５】
次に、図１１に示すように、層間絶縁膜２１上と第２のトレンチ２２内に、例えばシリコン酸化膜からなる内壁絶縁膜２４を、例えばＣＶＤ法によって形成する。その後、図１２に示すように、マスクを用いずに、層間絶縁膜２１の表面上の内壁絶縁膜２４、第２のトレンチ２２の底部の内壁絶縁膜２４及びシリコン酸化膜２３をエッチングして除去する。これにより、第２のトレンチ２２の側壁に内壁絶縁膜２４が残存すると共に、第２のトレンチ２２の底部で埋め込み層１２が露出する。ここで、層間絶縁膜２１上の内壁絶縁膜２４は、図の例では完全に除去されているものとしたが、必ずしも完全に除去されなくともよい。
【００２６】
このエッチングでは、内壁絶縁膜２４がシリコン酸化膜である場合、エッチングガスとして、例えばＣＨＦ３、Ａｒ（アルゴン）、及びＣＦ４を用いることができる。この場合、ＣＨＦ３、Ａｒ、及びＣＦ４のガス流量は、それぞれ、約３０ｓｃｃｍ、約５０ｓｃｃｍ、約３０ｓｃｃｍである。また、エッチング時の圧力は約４０ｍＴｏｒｒ、ＲＦパワーは約７００Ｗ、磁場は約３０Ｇ（ｇａｕｓｓ）であることが好ましい。
【００２７】
次に、図１３に示すように、第２のトレンチ２２を通して、露出された埋め込み層１２と接続され、層間絶縁膜２１上に延びるドレイン電極２５を形成する。ドレイン電極２５は、例えばタングステンを含む材料からなり、例えばＣＶＤ法によって形成される。
【００２８】
こうして完成したトレンチゲート型トランジスタでは、第２のトレンチ２２、即ちドレイン引き上げ用トレンチ内において、ドレイン電極２５の絶縁不良が抑止される。これは、第２のトレンチ２２内では、シリコン酸化膜２３によって、層間絶縁膜２１の突起部２１Ｎと、半導体層１４との段差が埋められているため、第２のトレンチ２２の側壁が平滑化され、それを覆う内壁絶縁膜２４の被覆性が確実に向上するためである。その結果として、トレンチゲート型トランジスタの性能の劣化や歩留まりの低下を抑止することができる。
【００２９】
仮に、図１４に示すように、層間絶縁膜２１の突起部２１Ｎと、第２のトレンチ２２の側壁の半導体層１４との段差がシリコン酸化膜２３によって埋められずに残存すると、図１５に示すように、第２のトレンチ２２の底部の内壁絶縁膜２４を除去するエッチング工程の後では、第２のトレンチ２２の側壁を覆う内壁絶縁膜２４は、上記段差を反映して薄く形成されてしまい、被覆性が局所的に劣化する。これにより、その後に形成されるドレイン電極２５と半導体層１４との絶縁不良を招くことになり、結果として、トレンチゲート型トランジスタの性能の劣化や歩留まりの低下が生じてしまう。
【００３０】
また、上記のトレンチゲート型トランジスタによれば、ドレイン電極２５は第２のトレンチ２２を介して、Ｎ＋型の埋め込み層１２に直接接続されているので、ドレイン抵抗を小さくして大電流を出力することができる。
【００３１】
［第２の実施形態］
以下に、本発明の第２の実施形態について図面を参照して説明する。図１６乃至図１９は、本実施形態による半導体装置、即ちトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。なお、以下の説明では、第２のトレンチ２２を形成するまでの工程は、第１の実施形態の図１乃至図９の工程と共通であるため、その説明を省略する。
【００３２】
図１６に示すように、層間絶縁膜２１の開口部２１Ａ近傍に対して、例えばアルゴンを用いたスパッタエッチングを行うことにより、層間絶縁膜２１の端、即ち開口部２１Ａの端を後退させる。言い換えれば、図９における層間絶縁膜２１の突起部２１Ｎが除去される。これにより、第２のトレンチ２２の側壁と層間絶縁膜２１との境界部２１Ｃが平滑化される。
【００３３】
このスパッタエッチングでは、不活性ガスとして、例えばＡｒを用いる。この場合、Ａｒのガス流量は約５ｓｃｃｍである。また、スパッタエッチング時の圧力は約０．５ｍＴｏｒｒ、ＲＦパワーは約３００Ｗである。
【００３４】
次に、図１７に示すように、層間絶縁膜２１上と第２のトレンチ２２内に、例えばシリコン酸化膜からなる内壁絶縁膜３４を、例えばＣＶＤ法によって形成する。その後、図１８に示すように、マスクを用いずに、層間絶縁膜２１の表面上の内壁絶縁膜３４、及び第２のトレンチ２２の底部の内壁絶縁膜３４をエッチングして除去する。これにより、第２のトレンチ２２の側壁に内壁絶縁膜３４が残存すると共に、第２のトレンチ２２の底部で埋め込み層１２が露出する。このエッチングは、第１の実施形態における内壁絶縁膜２４に対するエッチングと同様の条件により行われる。ここで、層間絶縁膜２１上の内壁絶縁膜３４は、図の例では完全に除去されているものとしたが、必ずしも完全に除去されなくともよい。
【００３５】
次に、図１９に示すように、第２のトレンチ２２を通して、露出された埋め込み層１２と接続され、層間絶縁膜２１上に延びるドレイン電極２５を形成する。ドレイン電極２５は、第１の実施形態と同様の材料及び方法によって形成される。
【００３６】
こうして完成したトレンチゲート型トランジスタにおいても、内壁絶縁膜３４の被覆性が確実に向上するため、第１の実施形態と同様に、第２のトレンチ２２、即ちドレイン引き上げ用トレンチ内において、ドレイン電極２５の絶縁不良が抑止される。
【００３７】
［第３の実施形態］
以下、本発明の第３の実施形態について図面を参照して説明する。図２０乃至図２４は、本実施形態による半導体装置、即ちトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。なお、以下の説明では、第２のトレンチ２２を形成するまでの工程は、第１の実施形態の図１乃至図９の工程と共通であるため、その説明を省略する。
【００３８】
図２０に示すように、エッチングされて開口部２１Ａが形成された層間絶縁膜２１をマスクとして、第２のトレンチ２２の上端の半導体層１４をウェットエッチングすることにより、層間絶縁膜２１の端の下に、アンダーカット部１４Ｃを形成する。アンダーカット部１４Ｃは、第２のトレンチ２２内の側壁である半導体層１４よりも、例えば約２０ｎｍ後退するように形成される。
【００３９】
次に、図２１に示すように、第２のトレンチ２２の側壁及び底部に、熱酸化処理を行うことによってシリコン酸化膜４３を形成する。このシリコン酸化膜４３は、層間絶縁膜２１の端、即ち開口部２１Ａの端と、アンダーカット部１４Ｃと、第２のトレンチ２２の側壁の半導体層１４との間に生じる段差を埋めるように形成される。言い換えれば、シリコン酸化膜４３は、アンダーカット部１４Ｃを埋めると共に、図９の層間絶縁膜２１の突起部２１Ｎと第２のトレンチ２２の側壁の半導体層１４との段差を埋めるように形成される。この熱酸化処理は、例えば、約８００℃の温度下で行われる。
【００４０】
次に、図２２に示すように、層間絶縁膜２１上と第２のトレンチ２２内に、例えばシリコン酸化膜からなる内壁絶縁膜４４を、例えばＣＶＤ法によって形成する。その後、図２３に示すように、マスクを用いずに、層間絶縁膜２１の表面上の内壁絶縁膜４４、及び第２のトレンチ２２の底部の内壁絶縁膜４４及びシリコン酸化膜４３をエッチングして除去する。これにより、第２のトレンチ２２の側壁に内壁絶縁膜４４が残存すると共に、第２のトレンチ２２の底部で埋め込み層１２が露出する。このエッチングは、第１の実施形態における内壁絶縁膜２４に対するエッチングと同様の条件により行われる。ここで、層間絶縁膜２１上の内壁絶縁膜４４は、図の例では完全に除去されているものとしたが、必ずしも完全に除去されなくともよい。
【００４１】
次に、図２４に示すように、第２のトレンチ２２を通して、露出された埋め込み層１２と接続され、層間絶縁膜２１上に延びるドレイン電極２５を形成する。ドレイン電極２５は、第１の実施形態と同様の材料及び方法によって形成される。
【００４２】
こうして完成したトレンチゲート型トランジスタにおいても、内壁絶縁膜４４の被覆性が確実に向上するため、第１の実施形態と同様に、第２のトレンチ２２、即ちドレイン引き上げ用トレンチ内において、ドレイン電極２５の絶縁不良が抑止される。
【００４３】
さらに、本実施形態では、第２のトレンチ２２内において、層間絶縁膜２１と半導体層１４の境界部にアンダーカット部１４Ｃが形成されているため、その境界部の半導体層１４に対する電界集中を緩和することができる。これにより、トレンチゲート型トランジスタの信頼性を向上させることがきる。
【００４４】
なお、本発明は、上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、半導体基板１０、埋め込み層１２、半導体層１４、ボディ層１６、ソース層１７の各導電型を逆導電型に変更してもよい。また、本発明は、トレンチゲート型のＩＧＢＴなどデバイスにも適用することができる。さらに、実施形態においては、半導体基板１０は単結晶シリコン基板であり、半導体層１４も単結晶シリコンで形成されているが、第２のトレンチ２２の形成時に、その側壁の後退が生じるものである限り、半導体基板１０、半導体層１４が他の半導体材料である場合にも、本発明は適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図４】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図５】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図６】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図７】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図８】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図９】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１２】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１３】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１４】参考例によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１５】参考例によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１６】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１７】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１８】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１９】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２０】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２１】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２２】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２３】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２４】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【符号の説明】
【００４６】
１０  半導体基板                
１１，１５，１９，２３，４３  シリコン酸化膜
１２  埋め込み層                    １３  素子分離層
１３Ａ  第１の素子分離層            １３Ｂ  第２の素子分離層
１４  半導体層                      １４Ｃ  アンダーカット部
１６  ボディ層                      １７  ソース層
１８  第１のトレンチ                ２０  トレンチゲート  
２１  層間絶縁膜                    ２２  第２のトレンチ
２４，３４，４４  内壁絶縁膜        ２５  ドレイン電極
Ｒ１〜Ｒ６  レジスト層
【図１】
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【図２】
0005236985.tif 000003
【図３】
0005236985.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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