(57)【特許請求の範囲】
【請求項１】
素子分離領域により分離された第１および第２のトランジスタ領域を有する半導体基板と、
前記第１のトランジスタ領域において、前記半導体基板上に形成された第１の不純物拡散抑制層と、
前記第２のトランジスタ領域において、前記半導体基板上に形成され、前記第１の不純物拡散抑制層よりも厚さの厚い第２の不純物拡散抑制層と、
前記第１の不純物拡散抑制層上に形成された第１の結晶層と、
前記第２の不純物拡散抑制層上に形成された第２の結晶層と、
前記第１の結晶層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第２の結晶層上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第１のトランジスタ領域において、前記半導体基板、前記第１の不純物拡散抑制層および前記第１の結晶層中の前記第１のゲート電極下の領域に形成され、第１のＰ型不純物を含む第１のチャネル領域と、
前記第２のトランジスタ領域において、前記半導体基板、前記第２の不純物拡散抑制層および前記第２の結晶層中の前記第２のゲート電極下の領域に形成され、第２のＰ型不純物を含む第２のチャネル領域と、
前記第１のチャネル領域の両側に形成された第１のソース・ドレイン領域と、
前記第２のチャネル領域の両側に形成された第２のソース・ドレイン領域と、
を有し、
前記第１のＰ型不純物は、前記第１のチャネル領域の前記第１の結晶層中の領域における濃度が、前記第１のチャネル領域の前記半導体基板中の領域における濃度よりも低く、
前記第２のＰ型不純物は、前記第２のチャネル領域の前記第２の結晶層中の領域における濃度が、前記第２のチャネル領域の前記半導体基板中の領域における濃度よりも低い、
ことを特徴とする半導体装置。
【請求項２】
前記第１および第２のＰ型不純物はＢを含み、
前記第１および第２の不純物拡散抑制層はＳｉ：Ｃ結晶、ＳｉＧｅ結晶、またはＳｉＧｅ：Ｃ結晶からなる、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
素子分離領域により分離された第１および第２のトランジスタ領域を有する半導体基板と、
前記第１のトランジスタ領域において、前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第２のトランジスタ領域において、前記半導体基板上に形成された不純物拡散抑制層と、
前記不純物拡散抑制層上に形成された結晶層と、
前記結晶層上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第１のトランジスタ領域において、前記半導体基板中の前記第１のゲート電極下の領域に形成され、Ｐ型不純物を含む第１のチャネル領域と、
前記第２のトランジスタ領域において、前記半導体基板、前記不純物拡散抑制層および前記結晶層中の前記第２のゲート電極下の領域に形成され、前記Ｐ型不純物を含む第２のチャネル領域と、
前記第１のチャネル領域の両側に形成された第１のソース・ドレイン領域と、
前記第２のチャネル領域の両側に形成された第２のソース・ドレイン領域と、
を有し、
前記Ｐ型不純物は、前記第２のチャネル領域の前記結晶層中の領域における濃度が、前記第２のチャネル領域の前記半導体基板中の領域における濃度よりも低く、
前記第２のチャネル領域の前記半導体基板中の領域における前記Ｐ型不純物は、前記第１のチャネル領域の前記Ｐ型不純物よりも高い濃度を有する、
ことを特徴とする半導体装置。
【請求項４】
前記第２のゲート絶縁膜は高誘電率膜からなり、
前記第２のゲート電極は金属または金属化合物からなる層を含み、
前記第１のゲート電極はＳｉ系多結晶からなる、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記Ｐ型不純物はＢを含み、
前記不純物拡散抑制層はＳｉ：Ｃ結晶、ＳｉＧｅ結晶、またはＳｉＧｅ：Ｃ結晶からなる、
ことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来のトランジスタの構造として、チャネル不純物としてのＢ（ホウ素）を拡散させた領域上に、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ等からなる層を形成し、その上に意図的に不純物を注入しないＳｉ層を形成したものが知られている（例えば、非特許文献１、２）。
【０００３】
非特許文献１、２に記載のトランジスタによれば、Ｓｉ：Ｃ層中においてＢの拡散が抑制されるため、チャネル領域におけるＳｉ層へのＢの拡散を抑制し、急峻な不純物濃度分布を有するチャネル領域を形成することができる。
【非特許文献１】Hong-Jyh Li et al., “Mat. Res. Soc. Symp. Proc.”, vol. 737, p. 643, 2003.
【非特許文献２】F. Ducroquet et al., “2004 IEDM Technical Digest.”, p. 437.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、同一基板上に複数のトランジスタを備え、各トランジスタの動作特性を劣化させることなく、各々に適切な閾値電圧を設定することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、素子分離領域により分離された第１および第２のトランジスタ領域を有する半導体基板と、前記第１のトランジスタ領域において、前記半導体基板上に形成された第１の不純物拡散抑制層と、前記第２のトランジスタ領域において、前記半導体基板上に形成され、前記第１の不純物拡散抑制層よりも厚さの薄い第２の不純物拡散抑制層と、前記第１の不純物拡散抑制層上に形成された第１の結晶層と、前記第２の不純物拡散抑制層上に形成された第２の結晶層と、前記第１の結晶層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の結晶層上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第１のトランジスタ領域において、前記半導体基板、前記第１の不純物拡散抑制層および前記第１の結晶層中の前記第１のゲート電極下の領域に形成され、第１の導電型不純物を含む第１のチャネル領域と、前記第２のトランジスタ領域において、前記半導体基板、前記第２の不純物拡散抑制層および前記第２の結晶層中の前記第２のゲート電極下の領域に形成され、第２の導電型不純物を含む第２のチャネル領域と、前記第１のチャネル領域の両側に形成された第１のソース・ドレイン領域と、前記第２のチャネル領域の両側に形成された第２のソース・ドレイン領域と、を有し、前記第１の導電型不純物は、前記第１のチャネル領域の前記第１の結晶層中の領域における濃度が、前記第１のチャネル領域の前記半導体基板中の領域における濃度よりも低く、前記第２の導電型不純物は、前記第２のチャネル領域の前記第２の結晶層中の領域における濃度が、前記第２のチャネル領域の前記半導体基板中の領域における濃度よりも低い、ことを特徴とする半導体装置を提供する。
【０００６】
また、本発明の他の一態様は、素子分離領域により分離された第１および第２のトランジスタ領域を有する半導体基板と、前記第１のトランジスタ領域において、前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２のトランジスタ領域において、前記半導体基板上に形成された不純物拡散抑制層と、前記不純物拡散抑制層上に形成された結晶層と、前記結晶層上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第１のトランジスタ領域において、前記半導体基板中の前記第１のゲート電極下の領域に形成され、第１の導電型不純物を含む第１のチャネル領域と、前記第２のトランジスタ領域において、前記半導体基板、前記不純物拡散抑制層および前記結晶層中の前記第２のゲート電極下の領域に形成され、第２の導電型不純物を含む第２のチャネル領域と、前記第１のチャネル領域の両側に形成された第１のソース・ドレイン領域と、前記第２のチャネル領域の両側に形成された第２のソース・ドレイン領域と、を有し、前記第２の導電型不純物は、前記第２のチャネル領域の前記結晶層中の領域における濃度が、前記第２のチャネル領域の前記半導体基板中の領域における濃度よりも低く、前記第２のチャネル領域の前記半導体基板中の領域における前記第２の導電型不純物は、前記第１のチャネル領域の前記第１の導電型不純物よりも高い濃度を有する、ことを特徴とする半導体装置を提供する。
【発明の効果】
【０００７】
本発明によれば、同一基板上に複数のトランジスタを備え、各トランジスタの動作特性を劣化させることなく、各々に適切な閾値電圧を設定することのできる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【０００９】
本実施の形態に係る半導体装置は、半導体基板１上に、素子分離領域２によって電気的に分離された第１および第２のトランジスタ領域１０、２０を有する。なお、第１および第２のトランジスタ領域１０、２０は、ｎ型であっても、ｐ型であってもよい。
【００１０】
第１のトランジスタ領域１０には、半導体基板１上に形成された不純物拡散抑制層１２と、不純物拡散抑制層１２上に形成されたエピタキシャル結晶層１３と、エピタキシャル結晶層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、ゲート電極１５の側面に形成されたゲート側壁１６と、半導体基板１、不純物拡散抑制層１２およびエピタキシャル結晶層１３中のゲート電極１５下の領域に形成されたチャネル領域１１と、チャネル領域１１の両側に形成されたソース・ドレイン領域１７と、が含まれる。
【００１１】
第２のトランジスタ領域２０には、半導体基板１上に形成された不純物拡散抑制層２２と、不純物拡散抑制層２２上に形成されたエピタキシャル結晶層２３と、エピタキシャル結晶層２３上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極１５の側面に形成されたゲート側壁２６と、半導体基板１、不純物拡散抑制層２２およびエピタキシャル結晶層２３中のゲート電極２５下の領域に形成されたチャネル領域２１と、チャネル領域２１の両側に形成されたソース・ドレイン領域２７と、が含まれる。
【００１２】
半導体基板１には、Ｓｉ基板等のＳｉ系基板が用いられる。
【００１３】
素子分離領域２は、ＳｉＯ２等の絶縁材料からなり、例えば、深さ２００〜３００ｎｍのＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１４】
チャネル領域１１、２１は、それぞれ閾値電圧の調整等を目的として注入されたＢ等の導電型不純物を含む。
【００１５】
不純物拡散抑制層１２、２２は、それぞれの内部においてチャネル領域１１、２１に含まれる導電型不純物が拡散しにくいという性質を有する。例えば、チャネル領域１１、２１に含まれる導電型不純物がＢである場合は、その内部においてＢが拡散しにくい性質を有するＳｉ：Ｃ、ＳｉＧｅ、またはＳｉＧｅ：Ｃ等が不純物拡散抑制層１２、２２の材料として用いられる。また、不純物拡散抑制層２２の厚さは、不純物拡散抑制層１２の厚さよりも厚い。また、不純物拡散抑制層１２は、例えば、２〜１４ｎｍの厚さを有し、不純物拡散抑制層２２は、例えば、３〜１５ｎｍの厚さを有する。
【００１６】
なお、不純物拡散抑制層１２、２２をＳｉ：Ｃ結晶により形成する場合、Ｃの濃度は０．０５〜３原子％であることが好ましい。Ｓｉ：Ｃ結晶のＣ濃度が０．０５原子％未満の場合は、Ｂの拡散を抑制する機能が不十分となり、３原子％を超える場合は、トランジスタの動作特性が劣化するおそれがある。これは、Ｃの濃度が大きくなるほど、Ｓｉ：Ｃの格子間距離が大きくなるため、上層のエピタキシャル結晶層１３、２３と不純物拡散抑制層１２、２２との格子定数の違いによりエピタキシャル結晶層１３、２３に発生する応力が、トランジスタの動作特性に悪影響を及ぼす程度の大きさになるおそれがあるためである。
【００１７】
エピタキシャル結晶層１３、２３は、それぞれ不純物拡散層１２、２２を下地としてエピタキシャル結晶成長法により形成されたＳｉ結晶等のＳｉ系結晶からなる。また、エピタキシャル結晶層１３、２３は、例えば、５〜２０ｎｍの厚さを有する。
【００１８】
ゲート絶縁膜１４、２４は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料からなる。また、ゲート絶縁膜１４、２４は、例えば、０．５〜６ｎｍの厚さを有する。
【００１９】
ゲート電極１５、２５は、例えば、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。これらの導電型不純物には、ｎ型不純物として、Ａｓ、Ｐ等が用いられ、ｐ型不純物として、Ｂ、ＢＦ２等が用いられる。また、ゲート電極１５、２５の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含むシリサイド層が形成されてもよい。また、ゲート電極１５、２５は、例えば、５０〜２００ｎｍの厚さを有する。
【００２０】
ゲート側壁１６、２６は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２１】
ソース・ドレイン領域１７、２７は、導電型不純物を含む領域である。これらの導電型不純物には、ｎ型不純物として、Ａｓ、Ｐ等が用いられ、ｐ型不純物として、Ｂ、ＢＦ２等が用いられる。また、ソース・ドレイン領域１７は、例えば、第１のトランジスタ領域１０において、半導体基板１、不純物拡散抑制層１２およびエピタキシャル結晶層１３中に形成される。また、ソース・ドレイン領域２７は、例えば、第２のトランジスタ領域２０において、半導体基板１、不純物拡散抑制層２２およびエピタキシャル結晶層２３中に形成される。また、ソース・ドレイン領域１７、２７の形成されたエピタキシャル結晶層１３、２３の上面にはＮｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含むシリサイド層が形成されてもよい。
【００２２】
図２（ａ）、（ｂ）は、それぞれ第１および第２のトランジスタ領域におけるチャネル領域周辺の部分断面図である。なお、図２（ａ）、（ｂ）においては、ゲート絶縁膜１４、２４、ゲート電極１５、２５およびゲート側壁１６、２６の図示を省略する。
【００２３】
チャネル領域１１は、不純物拡散抑制層１２上の領域である第１の領域１１ａと、不純物拡散抑制層１２下の領域である第２の領域１１ｂとを含む。また、チャネル領域２１は、不純物拡散抑制層２２上の領域である第１の領域２１ａと、不純物拡散抑制層２２下の領域である第２の領域２１ｂとを含む。
【００２４】
ここで、第２の領域１１ｂ、２２ｂは、その製造工程において、閾値電圧の調整等を目的とした導電型不純物が直接注入される領域である。一方、第１の領域１１ａ、２２ａは、製造工程において、この導電型不純物が直接注入されない領域であり、第１の領域１１ａ、２２ａに含まれる導電型不純物は、第２の領域１１ｂ、２２ｂから拡散移動したものである。
【００２５】
ところで、不純物拡散抑制層１２、２２は、それぞれの内部においてチャネル領域１１、２１に含まれる導電型不純物が拡散しにくいという性質を有する。そのため、この導電型不純物の第２の領域１１ｂ、２２ｂから第１の領域１１ａ、２２ａへの拡散移動は、不純物拡散抑制層１２、２２により抑制される。そのため、第１の領域１１ａに含まれる導電型不純物の濃度は、第２の領域１１ｂに含まれる導電型不純物の濃度よりも低く、第１の領域２１ａに含まれる導電型不純物の濃度は、第２の領域２１ｂに含まれる導電型不純物の濃度よりも低い。第１の領域１１ａ、２２ａの不純物濃度を第２の領域１１ｂ、２２ｂの不純物濃度よりも十分に小さくすることにより、チャネル領域１１、２１の不純物濃度分布を急峻にすることができる。
【００２６】
また、不純物拡散抑制層２２の厚さは、不純物拡散抑制層１２の厚さよりも厚いため、より効果的に導電型不純物の拡散を抑制することができる。このため、第１の領域２１に含まれる導電型不純物の濃度を第１の領域１１に含まれる導電型不純物の濃度よりも低くすることができる。第１の領域１１ａ、２１ａは、トランジスタ動作時の主な電流経路となるため、これらの領域の導電型不純物の濃度を下げることにより、トランジスタの閾値電圧を低く設定することができる。従って、第２のトランジスタ領域２０のトランジスタの閾値電圧を第１のトランジスタ領域１０のトランジスタの閾値電圧よりも低くすることができる。
【００２７】
図３は、実験により求めた不純物拡散抑制層と閾値電圧の関係を表すグラフである。本実験では、不純物拡散抑制層としてＳｉ：Ｃ結晶、エピタキシャル結晶層としてＳｉ、チャネル領域に含まれる導電型不純物としてＢを用いている。図３中の左側の測定点の集合は、Ｓｉ：Ｃ結晶およびＳｉ結晶の厚さがそれぞれ１０ｎｍ、１０ｎｍである場合の測定結果であり、右側の測定点の集合は、Ｓｉ：Ｃ結晶およびＳｉ結晶の厚さがそれぞれ５ｎｍ、１０ｎｍである場合の測定結果である。
【００２８】
図３は、不純物拡散抑制層としてのＳｉ：Ｃ結晶の厚さが厚い方が、閾値電圧が低くなるという結果を示している。それぞれの閾値電圧の大きさは、トランジスタ各部のサイズや材料により変化するが、Ｓｉ：Ｃ結晶の厚さに対する閾値電圧の大小関係は変わらない。
【００２９】
また、不純物拡散抑制層の厚さを厚くするほど、チャネル領域周辺の固定電荷の量が増えるという現象も、第２のトランジスタ領域２０のトランジスタの閾値電圧が第１のトランジスタ領域１０のトランジスタの閾値電圧よりも低くなることに寄与するものと考えられる。なお、固定電荷が発生することによる損失よりも、チャネル領域１１、２１の不純物濃度分布が急峻になることによる利点のほうが大きいことが確認されている。
【００３０】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００３１】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｅ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３２】
まず、図４Ａ（ａ）に示すように、半導体基板１内に埋め込み素子分離法により素子分離領域２を形成し、第１のトランジスタ領域１０と第２のトランジスタ領域２０を分離する。続いて、厚さ１０ｎｍ以下の自然酸化膜（図示しない）を形成した後、イオン注入法により導電型不純物を半導体基板１表面に注入し、ウェル（図示しない）および第２の領域１１ｂ、２１ｂを形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェルおよび第２の領域１１ｂ、２１ｂ内の導電型不純物を活性化させる。
【００３３】
ここで、例えば、Ｂを用いてｐ型ウェルを形成する場合は、注入エネルギー２６０ｋｅＶ、注入量２．０×１０１３ｃｍ−２の条件でイオン注入を行う。また、Ｂを用いて第２の領域１１ｂ、２１ｂ（ｐ型チャネル）を形成する場合は、注入エネルギー１０ｋｅＶ、注入量２．０×１０１２〜１．５×１０１３ｃｍ−２の条件でイオン注入を行う。
【００３４】
なお、本実施の形態においては、トランジスタの動作時にチャネル領域１１、２１の第１の領域１１ａ、２１ａにおいてのみ空乏層が形成されることが好ましい。そのため、第２の領域１１ｂ、２１ｂにまで空乏層が拡がることを抑制するため、チャネル濃度（第２の領域１１ｂ、２１ｂの不純物濃度）を調整することが重要である。
【００３５】
次に、図４Ａ（ｂ）に示すように、第２のトランジスタ領域２０の第２の領域２１ｂ上にマスク材３ａを形成し、マスク材３ａの形成されていない第１のトランジスタ領域１０の第２の領域１１ｂ上に不純物拡散抑制層１２およびエピタキシャル結晶層１３を形成する。なお、不純物拡散抑制層１２を形成する前に、希フッ酸等を用いて半導体基板１の第２の領域１１ｂが形成された領域上の自然酸化膜（図示しない）を除去する。
【００３６】
ここで、マスク材３ａは、半導体基板１上の全面にＳｉＯ２、ＳｉＮ等からなる絶縁膜を形成し、希フッ酸または１７０℃程度に加熱した熱リン酸を用いて、この絶縁膜の第１のトランジスタ領域１０上の部分を除去することにより形成される。
【００３７】
また、不純物拡散抑制層１２は、第２の領域１１ｂが形成された部分の半導体基板１を下地として、エピタキシャル結晶成長法により形成される。また、エピタキシャル結晶層１３は、不純物拡散抑制層１２を下地として、エピタキシャル結晶成長法により形成される。なお、これらのエピタキシャル結晶成長は、例えば、７００℃以上の高温下で、水素雰囲気中において行われる。
【００３８】
例えば、不純物拡散抑制層１２としてＳｉ：Ｃ結晶をエピタキシャル成長させる場合、例えば、モノシラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）等のＳｉの原料となるガス、アセチレン（Ｃ２Ｈ２）、モノメチルシラン（ＳｉＨ３ＣＨ３）等のＣの原料となるガス、および塩化水素（ＨＣｌ）ガスを反応ガスとして用いる。なお、Ｓｉ：Ｃ結晶は、Ｓｉ結晶を形成した後に、イオン注入法等によりＣを注入することにより形成されてもよい。
【００３９】
また、エピタキシャル結晶層１３としてＳｉ結晶をエピタキシャル成長させる場合、例えば、上記のＳｉの原料となるガス、および塩化水素（ＨＣｌ）ガスを反応ガスとして用いる。
【００４０】
次に、図４Ａ（ｃ）に示すように、マスク材３ａを除去した後、第１のトランジスタ領域１０のエピタキシャル結晶層１３上にマスク材３ｂを形成し、マスク材３ｂの形成されていない第２のトランジスタ領域２０の第２の領域２１ｂ上に不純物拡散抑制層２２およびエピタキシャル結晶層２３を形成する。なお、不純物拡散抑制層２２を形成する前に、希フッ酸等を用いて半導体基板１の第２の領域２１ｂが形成された領域上の自然酸化膜（図示しない）を除去する。
【００４１】
ここで、マスク材３ｂは、半導体基板１上の全面にＳｉＯ２、ＳｉＮ等からなる絶縁膜を形成し、希フッ酸または１７０℃程度に加熱した熱リン酸を用いて、この絶縁膜の第２のトランジスタ領域２０上の部分を除去することにより形成される。
【００４２】
また、不純物拡散抑制層２２は、第２の領域２１ｂが形成された部分の半導体基板１を下地として、エピタキシャル結晶成長法により、不純物拡散抑制層１２よりも厚く形成される。また、エピタキシャル結晶層２３は、不純物拡散抑制層２２を下地として、エピタキシャル結晶成長法により形成される。なお、これらのエピタキシャル結晶成長の条件および用いられる反応ガスは、不純物拡散抑制層１２およびエピタキシャル結晶層１３を形成する場合と同様である。
【００４３】
次に、図４Ｂ（ｄ）に示すように、マスク材３ｂを除去した後、エピタキシャル結晶層１３上にゲート絶縁膜１４およびゲート電極１５、エピタキシャル結晶層２３上にゲート絶縁膜２４およびゲート電極２５を形成する。
【００４４】
ここで、ゲート絶縁膜１４、２４およびゲート電極１５、２５は、例えば、以下のような方法により形成される。まず、熱酸化法、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等によりＳｉＯ２膜等のゲート絶縁膜１４、２４の材料膜を半導体基板１の全面に形成し、その上にＬＰＣＶＤ法により多結晶Ｓｉ膜等のゲート電極１５、２５の材料膜を形成する。次に、光リソグラフィ法、Ｘ線リソグラフィ法、電子ビームリソグラフィ法等によりゲート電極１５、２５の材料膜をパターニングし、さらにＲＩＥ（Reactive Ion Etching）法等によりゲート絶縁膜１４、２４の材料膜をパターニングすることにより、ゲート絶縁膜１４、２４およびゲート電極１５、２５を得る。
【００４５】
次に、図４Ｂ（ｅ）に示すように、ゲート電極１５、２５の側面にゲート側壁１６、２６をそれぞれ形成し、第１のトランジスタ領域１０の半導体基板１、不純物拡散抑制層１２およびエピタキシャル結晶層１３中にソース・ドレイン領域１７を形成し、第２のトランジスタ領域２０の半導体基板１、不純物拡散抑制層２２およびエピタキシャル結晶層２３中にソース・ドレイン領域２７を形成する。ここで、エピタキシャル結晶層１３、２３中のソース・ドレイン領域１７、２７に挟まれた領域は、チャネル領域１１、２１の第１の領域１１ａ、１１ｂとなる。以上の工程を行うことにより、図１に示した半導体装置を得る。
【００４６】
ここで、ゲート側壁１６、２６およびソース・ドレイン領域１７、２７は、例えば、以下のような方法により形成される。まず、熱酸化法等によりＳｉＯ２膜（図示しない）を１〜２ｎｍの厚さに形成した後、その上にＬＰＣＶＤ法等によりＳｉＯ２膜等のオフセットスペーサの材料膜（図示しない）を３〜１２ｎｍの厚さに形成する。次に、形成したオフセットスペーサの材料膜およびＳｉＯ２膜をＲＩＥ法等によりオフセットスペーサ（図示しない）に加工する。
【００４７】
次に、オフセットスペーサおよびゲート電極１５、２５をマスクとして、イオン注入法等により半導体基板１上の全面に導電型不純物を注入し、ソース・ドレイン領域１７、２７の浅い領域（エクステンション領域）を形成する。具体的には、例えば、ｎ型のソース・ドレイン領域１７、２７を形成する場合、ＢＦ２を注入エネルギー２０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０〜６０°（半導体基板１の表面に垂直な方向を基準とした角度）の条件で注入することによりハロー領域を形成し、続いて、Ａｓを注入エネルギー１〜１．５ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域１７、２７の浅い領域を形成し、活性化のためにＲＴＡ（Rapid Thermal Annealing）等の熱処理を行う。
【００４８】
次に、ＬＰＣＶＤ法等によりＳｉＯ２等のゲート側壁１６、２６の材料膜を形成し、ＲＩＥ法等によりこれをゲート側壁１６、２６に加工する。
【００４９】
次に、ゲート側壁１６、２６およびゲート電極１５、２５をマスクとして、イオン注入法等により半導体基板１上の全面に導電型不純物を注入し、ソース・ドレイン領域１７、２７の深い高濃度領域を形成する。具体的には、例えば、ｎ型のソース・ドレイン領域１７、２７を形成する場合、Ａｓを注入エネルギー５〜２５ｋｅＶ、注入量１．０×１０１５〜５．０×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域１７、２７の深い高濃度領域を形成し、活性化のためにＲＴＡ等の熱処理を行う。
【００５０】
なお、ソース・ドレイン領域１７、２７の深い高濃度領域を形成する前後において、エピタキシャル結晶層１３、２３上にＳｉ結晶、ＳｉＧｅ結晶等をエピタキシャル成長させる工程を行ってもよい。
【００５１】
なお、この後、ゲート電極１５、２５の上面、およびエピタキシャル結晶層１３、２３の上面の露出部分にシリサイド層を形成してもよい。具体的には、例えば、シリサイド層としてＮｉシリサイド層を形成する場合、以下のような方法により形成される。まず、スパッタ法等により半導体基板１上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理によりＮｉ膜と、ゲート電極１５、２５およびエピタキシャル結晶層１３、２３とをシリサイド反応させ、シリサイド層を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いて未反応のＮｉを除去する。
【００５２】
なお、Ｎｉシリサイド層を形成する場合、Ｎｉ膜を形成した後に、その上にＴｉＮ膜を形成する工程や、Ｎｉ膜を形成し、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために４００〜５５０℃のＲＴＡを行う工程（２ステップアニール）を行ってもよい。
【００５３】
さらに、図示しないが、図１に示した半導体装置を得た後、半導体基板１上の全面にＴＥＯＳ（Tetraethoxysilane）、ＢＰＳＧ（Ｂ、Ｐを添加したＳｉＯ２）、ＳｉＮ等からなる絶縁膜を堆積させ、ＣＭＰ（Chemical Mechanical Polishing）法等により平坦化し、層間絶縁膜を形成する。続いて、例えば、フォトリソグラフィ法およびＲＩＥ法によりコンタクトホールを形成し、このコンタクトホール内を埋めるようにＴｉ、ＴｉＮ等のバリアメタルの材料膜およびＷ等のコンタクトプラグの材料膜を形成し、ＣＭＰ等を施してこれをコンタクトプラグに加工する。続いて、金属膜を層間絶縁膜およびコンタクトプラグ上に形成し、例えば、フォトリソグラフィ法およびＲＩＥ法によりこの金属膜を配線に加工する。
【００５４】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、不純物拡散抑制層１２、２２を異なる厚さに形成することにより、第１および第２のトランジスタ領域１０、２０におけるそれぞれのトランジスタの閾値電圧を各々に適切な値に設定することができる。
【００５５】
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体装置の一部の製造工程が第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００５６】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００５７】
（半導体装置の製造）
図５（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００５８】
まず、図４Ａ（ａ）に示したウェル（図示しない）および第２の領域１１ｂ、２１ｂを形成し、活性化するまでの工程を第１の実施の形態と同様に行う。
【００５９】
次に、図５（ａ）に示すように、トランジスタ領域１０、２０の第２の領域１１ｂ、２１ｂ上に不純物拡散抑制層１２、２２をそれぞれ形成する。ここで、不純物拡散抑制層１２、２２は同じ工程で同時に形成されるため、この段階においてほぼ同じ厚さを有する。なお、不純物拡散抑制層１２、２２を形成する前に、希フッ酸等を用いて半導体基板１の第２の領域１１ｂ、２１ｂの形成された領域上の自然酸化膜（図示しない）を除去する。
【００６０】
次に、図５（ｂ）に示すように、第２のトランジスタ領域２０の不純物拡散抑制層２２上にマスク材３ａを形成し、マスク材３ａの形成されていない第１のトランジスタ領域１０の不純物拡散抑制層１２をＲＩＥ法等によりエッチバックする。これにより、不純物拡散抑制層１２の厚さは、不純物拡散抑制層２２の厚さよりも薄くなる。なお、エッチバックにより不純物拡散抑制層１２の表面に生じたダメージ層を除去するために、Ｏ２ＲＩＥにより不純物拡散抑制層１２の表面を酸化して酸化膜を形成し、希フッ酸等を用いてこの酸化膜を除去する等の工程を行う。
【００６１】
次に、図５（ｃ）に示すように、マスク材３ａを除去した後、不純物拡散抑制層１２、２２上にエピタキシャル結晶層１３、２３をそれぞれ形成する。
【００６２】
その後、図４Ｂ（ｄ）に示したゲート絶縁膜１４、２４およびゲート電極１５、２５を形成する工程以降の工程を第１の実施の形態と同様に行う。
【００６３】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と異なる方法により不純物拡散抑制層１２、２２を異なる厚さに形成することができる。
【００６４】
〔第３の実施の形態〕
本発明の第３の実施の形態は、一方のトランジスタ領域にのみ不純物拡散抑制層が形成される点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００６５】
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置の断面図である。また、図７（ａ）、（ｂ）は、それぞれ第１および第２のトランジスタ領域におけるチャネル領域周辺の部分断面図である。なお、図７（ａ）、（ｂ）においては、ゲート絶縁膜１４、２４、ゲート電極１５、２５およびゲート側壁１６、２６の図示を省略する。
【００６６】
第１のトランジスタ領域１０には、半導体基板１上にゲート絶縁膜１４を介して形成されたゲート電極１５と、ゲート電極１５の側面に形成されたゲート側壁１６と、半導体基板１中のゲート電極１５下の領域に形成されたチャネル領域１１と、チャネル領域１１の両側に形成されたソース・ドレイン領域１７と、が含まれる。
【００６７】
第２のトランジスタ領域２０には、半導体基板１上に形成された不純物拡散抑制層２２と、不純物拡散抑制層２２上に形成されたエピタキシャル結晶層２３と、エピタキシャル結晶層２３上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極１５の側面に形成されたゲート側壁２６と、半導体基板１、不純物拡散抑制層２２およびエピタキシャル結晶層２３中のゲート電極２５下の領域に形成されたチャネル領域２１と、チャネル領域２１の両側に形成されたソース・ドレイン領域２７と、が含まれる。
【００６８】
本実施の形態に係る半導体装置においては、第１のトランジスタ領域１０には不純物拡散抑制層が形成されず、第２のトランジスタ領域２０には不純物拡散抑制層２１が形成される。このため、第１のトランジスタ領域１０のチャネル領域１１よりも第２のトランジスタ領域２０のチャネル領域２１の方が、不純物濃度分布が急峻になる。
【００６９】
ここで、不純物濃度分布が均一なチャネル領域を有するトランジスタと、不純物濃度分布が急峻なチャネル領域を有するトランジスタを比較した場合、２つのトランジスタの閾値電圧が同じ場合、不純物濃度分布が急峻なチャネル領域を有するトランジスタの方が、空乏層膜厚を薄くできることが知られている（Ran-Hong Yan et al., “TRANSACTIONS ON DEVICES”, vol. 39, no. 7, P. 1704, July 1992. 等参照）。
【００７０】
また、空乏層膜厚が薄いほど、バイアス電圧の大きさに対する閾値電圧の変化量が大きくなることが知られている（H. KOURA et al., “Jpn. J. Appl. Phys.”, vol. 39, p. 2312, 2000. 等参照）。
【００７１】
従って、不純物濃度分布が急峻なチャネル領域２１を有する第２のトランジスタ領域２０のトランジスタの方が、第１のトランジスタ領域１０のトランジスタよりも、バイアス電圧の大きさに対する閾値電圧の変化量が大きくなる。すなわち、バイアス電圧を印加した場合に閾値電圧を大きく変化させるトランジスタと、ほとんど変化させないトランジスタを同一基板上の第２のトランジスタ領域２０と第１のトランジスタ領域１０に形成することができる。
【００７２】
また、第１のトランジスタ領域１０のチャネル領域１１の不純物濃度が、第２のトランジスタ領域２０のチャネル領域２１の第２の領域２１ｂの不純物濃度よりも低いことが好ましい。これは、不純物濃度分布が急峻でないチャネル領域１１の不純物濃度を高くすると、閾値電圧が高くなりすぎるおそれがあるためである。一方、不純物濃度分布が急峻なチャネル領域２１は、第２の領域２１ｂの不純物濃度を高くすることにより、空乏層が第２の領域２１ｂまで拡がることを抑制できる。なお、第２の領域２１ｂの不純物濃度を高くしても、不純物拡散抑制層２２により第１の領域２１ｂの不純物濃度を低く抑えることができるため、閾値電圧が高くなりすぎるおそれがない。
【００７３】
以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。
【００７４】
（半導体装置の製造）
図８（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００７５】
まず、図８（ａ）に示すように、図４Ａ（ａ）に示したウェル（図示しない）および第２の領域１１ｂ、２１ｂを形成し、活性化するまでの工程を第１の実施の形態と同様に行う。このとき、マスク材等を用いて第２の領域２１ｂの導電型不純物の濃度を第２の領域１１ｂの導電型不純物の濃度よりも高くすることが好ましい。
【００７６】
次に、図８（ｂ）に示すように、第１のトランジスタ領域１０のエピタキシャル結晶層１３上にマスク材３ｂを形成し、マスク材３ｂの形成されていない第２のトランジスタ領域２０の第２の領域２１ｂ上に不純物拡散抑制層２２およびエピタキシャル結晶層２３を形成する。なお、不純物拡散抑制層２２を形成する前に、希フッ酸等を用いて半導体基板１の第２の領域２１ｂが形成された領域上の自然酸化膜（図示しない）を除去する。
【００７７】
次に、図８（ｃ）に示すように、マスク材３ｂを除去した後、半導体基板１の第２の領域１１ｂが形成された領域上にゲート絶縁膜１４およびゲート電極１５、エピタキシャル結晶層２３上にゲート絶縁膜２４およびゲート電極２５を形成する。
【００７８】
その後、図４Ｂ（ｅ）に示したゲート側壁１６、２６、およびソース・ドレイン領域１７、２７を形成する工程以降の工程を第１の実施の形態と同様に行う。
【００７９】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、第１のトランジスタ領域１０に不純物拡散抑制層を形成せず、第２のトランジスタ領域２０に不純物拡散抑制層２１を形成することにより、バイアス電圧を印加した場合に閾値電圧を大きく変化させるトランジスタと、ほとんど変化させないトランジスタを同一基板上に形成することができる。
【００８０】
〔第４の実施の形態〕
本発明の第４の実施の形態は、不純物拡散抑制層が形成されるトランジスタのゲート電極が金属層を有する点において第３の実施の形態と異なる。なお、第３の実施の形態と同様の点については、説明を省略または簡略化する。
【００８１】
（半導体装置の構成）
図９は、本発明の第４の実施の形態に係る半導体装置の断面図である。
【００８２】
本実施の形態に係る半導体装置においては、第１のトランジスタ領域１０には不純物拡散抑制層が形成されず、第２のトランジスタ領域２０には不純物拡散抑制層２１が形成される。このため、第１のトランジスタ領域１０のチャネル領域１１よりも第２のトランジスタ領域２０のチャネル領域２１の方が、不純物濃度分布が急峻になる。
【００８３】
また、第１のトランジスタ領域１０のチャネル領域１１の不純物濃度が、第２のトランジスタ領域２０のチャネル領域２１の第２の領域２１ｂの不純物濃度よりも低いことが好ましい。
【００８４】
第１のトランジスタ領域１０のゲート電極１５は、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。
【００８５】
ゲート絶縁膜１４は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料からなる。
【００８６】
ゲート絶縁膜２４は、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００８７】
第２のトランジスタ領域２０のゲート電極２５は、ゲート絶縁膜２４上に形成された金属層２５ａと、金属層２５ａ上に形成された半導体層２５ｂを有する。ここで、金属層２５ａは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなり、半導体層２５ｂは、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。なお、ゲート電極２５は、金属層２５ａのみで構成されてもよいし、全体をシリサイド化したフルシリサイドゲート電極であってもよい。
【００８８】
一般に、高誘電材料からなるゲート絶縁膜と、メタルゲート電極を有するトランジスタは、フェルミレベル・ピニングの発生等により、閾値電圧を低く設定することが困難である。ここで、フェルミレベル・ピニングとは、ゲート電極のフェルミレベルがＳｉのミッドギャップ付近に固定される現象をいう。
【００８９】
この問題を解決するために、従来はチャネル領域の不純物濃度を低下させる方法が用いられてきたが、この方法では不純物濃度の低下量に限界があり、閾値電圧を十分に下げることができないという問題があった。また、高誘電材料からなるゲート絶縁膜とメタルゲート電極との間にＬａ等の金属からなる膜を形成して、フェルミレベル・ピニングを緩和する方法が知られているが、この方法には電荷の移動度が低下してしまうという欠点がある。
【００９０】
一方、本実施の形態に係る半導体装置は、第２のトランジスタ領域２０において不純物拡散抑制層２２を形成することにより、上記各実施の形態と同様に、チャネル領域２１の不純物濃度分布を急峻にし、トランジスタの閾値電圧を低く設定することができる。これにより、高誘電材料からなるゲート絶縁膜２４と、金属層２５ａを含むゲート電極２５が形成される第２のトランジスタ領域２０において、電荷の移動度を低下させることなく、閾値電圧を低い好ましい値に設定することができる。
【００９１】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、高誘電材料からなるゲート絶縁膜２４と金属層２５ａを含むゲート電極２５が形成され、フェルミレベル・ピニング等の閾値電圧の低下を困難にする現象が発生する第２のトランジスタ領域２０と、閾値電圧の調整が比較的容易である第１のトランジスタ領域１０が同一基板上に形成される場合であっても、第２のトランジスタ領域２０に不純物拡散抑制層２２を形成することにより、電荷の移動度を低下させることなく、各トランジスタの閾値電圧を低い好ましい値に設定することができる。
【００９２】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００９３】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】（ａ）、（ｂ）は、それぞれ第１および第２のトランジスタ領域におけるチャネル領域周辺の部分断面図。
【図３】実験により求めた不純物拡散抑制層と閾値電圧の関係を表すグラフ。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｄ）〜（ｅ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第３の実施の形態に係る半導体装置の断面図。
【図７】（ａ）、（ｂ）は、それぞれ第１および第２のトランジスタ領域におけるチャネル領域周辺の部分断面図。
【図８】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図９】本発明の第４の実施の形態に係る半導体装置の断面図。
【符号の説明】
【００９５】
１  半導体基板。２  素子分離領域。１０  第１のトランジスタ領域。２０  第２のトランジスタ領域。１１、２１  チャネル領域。１１ａ、２１ａ  第１の領域。１１ｂ、２１ｂ  第２の領域。１２、２２  不純物拡散抑制層。１３、２３  エピタキシャル結晶層。１４、２４  ゲート絶縁膜。１５、２５  ゲート電極。２５ａ  金属層。２５ｂ  半導体層。１７、２７  ソース・ドレイン領域。
【図１】
0005173582.tif 000002
【図２】
0005173582.tif 000003
【図３】
0005173582.tif 000004
【図４Ａ】
0005173582.tif 000005
【図４Ｂ】
0005173582.tif 000006
【図５】
0005173582.tif 000007
【図６】
0005173582.tif 000008
【図７】
0005173582.tif 000009
【図８】
0005173582.tif 000010
【図９】
0005173582.tif 000011