(57)【特許請求の範囲】
【請求項１】
ビット線及びワード線と、
前記ビット線と前記ワード線との間に設けられた磁気抵抗効果素子と、
前記ビット線の一端に接続された第一の可変抵抗素子と、
前記ビット線の他端に接続された第二の可変抵抗素子と、
前記磁気抵抗効果素子とワード線との間に設けられた第三の可変抵抗素子と、
前記第一の可変抵抗素子に電圧を印加する第一の電圧印加手段と、
前記第二の可変抵抗素子に電圧を印加する第二の電圧印加手段と、
前記第三の可変抵抗素子に電圧を印加する第三の電圧印加手段と、
前記第一の可変抵抗素子の抵抗の値を制御する第一の抵抗制御手段と、
前記第二の可変抵抗素子の抵抗の値を制御する、前記第一の抵抗制御手段と独立に設けられた第二の抵抗制御手段と
を備え、
前記磁気抵抗効果素子は、磁化方向が可変である第一の強磁性層と、磁化方向が固定されている第二の強磁性層と、前記第一の強磁性層と前記第二の強磁性層との間に形成された中間層とを有し、
前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界の方向と、前記第二の強磁性層の固定されている磁化方向とが、略平行であり、
書込み動作時には、オフセット磁界をキャンセルするように、予め定められた前記第一、第二、第三の可変抵抗素子の抵抗値に基づいて、前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界を、前記磁気抵抗効果素子に印加し、前記ビット線と前記第三の電圧印加手段との間に電流を流すことで生じるスピントルクを用いて第一の強磁性層の磁化を反転させることを特徴とするスピンメモリ。
【請求項２】
前記第一の電圧印加手段により、前記第一の可変抵抗素子の抵抗を変化させ、
前記第二の電圧印加手段により、前記第二の可変抵抗素子の抵抗を変化させ、
前記第三の電圧印加手段により、前記第三の可変抵抗素子の抵抗を変化させることを特徴とする請求項１記載のスピンメモリ。
【請求項３】
前記第一の電圧印加手段と前記第二の電圧印加手段との間を流れる電流値は、可変であることを特徴とする請求項１記載のスピンメモリ。
【請求項４】
前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界の方向と、前記第一の強磁性層の磁化容易軸とが、略平行であることを特徴とする請求項１記載のスピンメモリ。
【請求項５】
前記書き込み動作時において、スピントルク磁化反転により、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と平行にする場合、前記第一の強磁性層から前記第二の強磁性層の方向に電流を流し、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と反平行にする場合、前記第二の強磁性層から前記第一の強磁性層の方向に電流を流すことを特徴とする請求項１記載のスピンメモリ。
【請求項６】
前記第一の強磁性層が前記ビット線側に配置され、前記第二の強磁性層が前記ワード線側に配置される磁気抵抗効果素子であり、
前記書込み動作時において、前記第一の電圧印加手段に印加する電圧をＶ１、前記第二の電圧印加手段に印加する電圧をＶ２、第三の電圧印加手段に印加する電圧をＶ３とするとき、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と平行にする場合、Ｖ２＞Ｖ１且つＶ２＞Ｖ３とし、前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と反平行にする場合、Ｖ２＞Ｖ１且つＶ２＞Ｖ３＞Ｖ１とすることを特徴とする請求項１記載のスピンメモリ。
【請求項７】
前記第一の強磁性層が前記ワード線側に配置され、前記第二の強磁性層が前記ビット線側に配置される磁気抵抗効果素子であり、
前記書込み動作時において、前記第一の電圧印加手段に印加する電圧をＶ１、前記第二の電圧印加手段に印加する電圧をＶ２、第三の電圧印加手段に印加する電圧をＶ３とするとき、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と平行にする場合、Ｖ２＞Ｖ１且つＶ２＞Ｖ３＞Ｖ１とし、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と反平行にする場合、Ｖ２＞Ｖ１且つＶ２＞Ｖ３とすることを特徴とする請求項１記載のスピンメモリ。
【請求項８】
更に、前記Ｖ１及びＶ２が予め記録されている記録部を備え、
前記書込み動作時には、前記記録部を参照してＶ１及びＶ２を選択することを特徴とする請求項６記載のスピンメモリ。
【請求項９】
更に、前記Ｖ１及びＶ２が予め記録されている記録部を備え、
前記書込み動作時には、前記記録部を参照してＶ１及びＶ２を選択することを特徴とする請求項７記載のスピンメモリ。
【請求項１０】
前記可変抵抗素子は、CMOSであることを特徴とする請求項１記載のスピンメモリ。
【請求項１１】
前記電圧印加手段は、電極であることを特徴とする請求項１記載のスピンメモリ。
【請求項１２】
前記第一の強磁性層は、中間層を介して互いに反平行磁化状態に結合した強磁性膜で構
成されていることを特徴とする請求項１記載のスピンメモリ。
【請求項１３】
スピントルク磁化反転により情報を書き込むスピンメモリにおけるオフセット磁界補正方法であり、
前記スピンメモリは、ビット線及びワード線と、前記ビット線と前記ワード線との間に設けられた磁気抵抗効果素子と、前記ビット線の一端に接続された第一の可変抵抗素子と、前記ビット線の他端に接続された第二の可変抵抗素子と、前記磁気抵抗効果素子とワード線との間に設けられた第三の可変抵抗素子と、前記第一の可変抵抗素子に電圧を印加する第一の電圧印加手段と、前記第二の可変抵抗素子に電圧を印加する第二の電圧印加手段と、前記第三の可変抵抗素子に電圧を印加する第三の電圧印加手段と、前記第一の可変抵抗素子の抵抗の値を制御する第一の抵抗制御手段と、前記第二の可変抵抗素子の抵抗の値を制御する前記第一の抵抗制御手段と独立に設けられた第二の抵抗制御手段とを備え、
前記磁気抵抗効果素子は、磁化方向が可変である第一の強磁性層と、磁化方向が固定されている第二の強磁性層と、前記第一の強磁性層と前記第二の強磁性層との間に形成された中間層とを有し、前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界の方向と、前記第二の強磁性層の固定されている磁化方向とが、略平行であり、
オフセット磁界をキャンセルするように、予め定められた前記第一、第二、第三の可変抵抗素子の抵抗値に基づいて、前記ビット線と前記第三の電圧印加手段との間に電流を流すことで生じるスピントルクを用いて第一の強磁性層の磁化を反転させる書込み動作時に、前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流し、前記第一の強磁性層に、前記第一の電圧印加手段と前記第二の電圧印加手段との間に流した電流により生じる磁界を印加することを特徴とするオフセット磁界補正方法。
【請求項１４】
前記第一の電圧印加手段により、前記第一の可変抵抗素子の抵抗を変化させ、
前記第二の電圧印加手段により、前記第二の可変抵抗素子の抵抗を変化させ、
前記第三の電圧印加手段により、前記第三の可変抵抗素子の抵抗を変化させることを特徴とする請求項１３記載のオフセット磁界補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントルク磁化反転を応用した磁気ランダムアクセスメモリに関するものである。
【背景技術】
【０００２】
近年、磁気ランダム・アクセスメモリ（ＭＲＡＭ）が注目されている。従来のＭＲＡＭでは、例えば特許文献１に記載されるように、磁性膜/非磁性絶縁膜/磁性膜の多層構造を有するトンネル磁気抵抗効果（ＴＭＲ）素子の一方の磁化を、前記ＴＭＲ素子の上下に互いに直交する方向に設けられた２つの金属配線に流れる電流が作る合成磁界を用いて反転させることにより記録を行う方式が採用されている。
【０００３】
しかしながら、ＭＲＡＭにおいても、大容量化のためにＴＭＲ素子のサイズを小さくすると、磁化反転に要する磁界の大きさが大きくなる。このため、ＭＲＡＭ中の金属配線に沢山の電流を流すことが必要となり、消費電力の増加、ひいては配線の破壊を招いてしまうという課題が指摘されている。
【０００４】
磁界を用いずに磁化反転させる方法として、例えば非特許文献１には、磁気再生ヘッドで用いられる巨大磁気抵抗効果（GMR）膜やトンネル磁気抵抗効果（TMR）膜に、一定以上の電流を流すだけで磁化反転が可能であることが記載されている。
【０００５】
その後、非特許文献２には、二つのＣｕの電極の間にＣｏ/Ｃｕ/Ｃｏの多層膜（ＧＭＲ膜）を含む直径130nmのピラーを形成し、前記ピラーに電流を流し、流れる電流のスピンからＣｏ層の磁化に与えられるスピントルクを用いて、Ｃｏ層の磁化を反転する記録方式の実験例が記載されている。
【０００６】
さらに、近年では、非特許文献３には、ＴＭＲ膜を用いたナノピラーを用いて、スピントルク磁化反転の実証が記載されている。特にＴＭＲ膜を用いたスピントルク磁化反転では、従来のＭＲＡＭと同等以上の出力が得られるため、大いに注目を集めている。
【０００７】
【特許文献１】米国特許5734605号
【非特許文献１】Journal of. Magnetism and Magnetic Materials, 159, L1-6 (1996)
【非特許文献２】Physical Review Letters, Vol.84, No.14, pp.3149-3152(2000)
【非特許文献３】Applied Physics Letters, Vol. 84, pp.3118-3120(2004)
【非特許文献４】Applied Physics Letters, Vol. 87, pp.232502 (2005)
【非特許文献５】Applied Physics Letters, Vol. 77, 23, pp.3809-3811
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のスピントルク磁化反転を応用したＴＭＲ型のＭＲＡＭには以下のような問題がある。一般に、ＴＭＲ膜では、絶縁膜として1nm程度の膜厚が用いられる。このようなＴＭＲを用いた場合、磁化が固定されている固定層の磁化と、磁化が電流方向によって変化せしめられる自由層の磁化が反平行の場合、両者が静磁気的に結合しやすく安定化する。
【０００９】
このため、たとえば非特許文献４に記載されているように、磁界に対する磁化方向の変化を計測した場合、固定層、自由層の磁化反転が、いずれも磁界が負の領域で起こるようになる。このとき、外部磁界の大きさがゼロの状態ではスピントルク磁化反転が起こらず、磁界-磁化のヒステリシス曲線の中心磁界（以下、磁界オフセット量と称する。）の値に相当する磁界を外部から与えて、初めて磁化反転を実現することができる。
【００１０】
また、該磁界オフセット量は、ＴＭＲピラーの作製条件に敏感に依存するため、同一のウエーハ内に作製したＴＭＲピラー同士の間でもばらつきが生じやすい。これはＭＲＡＭの歩留りに大きな影響を与える。
【課題を解決するための手段】
【００１１】
上述の目的を達成するために、本発明に係るスピントルク磁気メモリは、ビット線及びワード線と、前記ビット線と前記ワード線との間に設けられた磁気抵抗効果素子と、前記ビット線の一端に接続された第一の可変抵抗素子と、前記ビット線の他端に接続された第二の可変抵抗素子と、前記磁気抵抗効果素子とワード線との間に設けられた第三の可変抵抗素子と、前記第一の可変抵抗素子に電圧を印加する第一の電圧印加手段と、前記第二の可変抵抗素子に電圧を印加する第二の電圧印加手段と、前記第三の可変抵抗素子に電圧を印加する第三の電圧印加手段とを備え、前記磁気抵抗効果素子は、磁化方向が可変である第一の強磁性層と、磁化方向が固定されている第二の強磁性層と、前記第一の強磁性層と前記第二の強磁性層との間に形成された中間層とを有し、書込み動作時には、予め定められた抵抗値に基づいて前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流し、前記ビット線と前記第三の電圧印加手段との間に電流を流すことで生じるスピントルクを用いて第一の強磁性層の磁化を反転させることを特徴とする。
【００１２】
また、前記第一の電圧印加手段と前記第二の電圧印加手段との間流れる電流値は、可変であることが望ましい。
【００１３】
また、前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界の方向と、前記第二の強磁性層の固定されている磁化方向とが、略平行であることが好ましい。
【００１４】
また、前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界の方向と、前記第一の強磁性層の磁化容易軸とが、略平行であることが好ましい。
【発明の効果】
【００１５】
本発明によれば、書込み電流しきい値が補正され、歩留まりの高いスピントルク磁化反転を用いた磁気ランダムアクセスメモリー及びメモリアレイが提供できる。即ち、歩留まりの高いスピントルク磁化反転磁気ランダムアクセスメモリを実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を適用したスピントルク磁気メモリについて、詳細に説明する。
【００１７】
本発明を適用したスピントルク磁気メモリは、要するに、ゲート電極によって伝導を制御されたスイッチング素子と、それに電気的に接続された第１の磁性層、非磁性絶縁層、第２の磁性層からなる多層膜を含むトンネル磁気抵抗効果素子において、多層膜の磁性層を、一方の磁性層の磁化を固定し、他方の磁性層の磁化が該多層膜の膜面に垂直に流れる電流により磁化の方向を変えることによって記録を行う膜とし、前記トンネル磁気抵抗効果型素子を前記スイッチング素子と反対側の一端でビット線に接続し、前記磁化方向が変化せしめられる磁性層の磁化容易軸を前記ビット線と垂直とし、前記ビット線の両端に抵抗を変化せしめることが可能な抵抗素子を設置し、それらを介してビット線両端を所定の電圧V1と電圧V2にバイアスする手段を備え、電圧V2が電圧V1よりつねに大きくなるように制御する手段を備え、前記ゲート電極によって伝導を制御されたスイッチング素子の、磁気抵抗効果素子に接続された端と反対側の一端に、電圧V3を印加せしめる手段を備えている。
【００１８】
さらに、前記磁化が固定された磁性層の磁化の向きと、ビット線に流れる電流がビット線の回りに作る電流磁界の方向とを略同一方向とする。さらにまた、前記トンネル磁気抵抗効果型素子を構成する多層膜のうち、該多層膜の膜面に⊥に流れる電流によってその磁化方向を反転せしめられる層を、中間層を介して互いに反平行磁化状態に結合した強磁性膜で構成する。
【００１９】
さらに、磁気メモリを、全体の容量より小さいサブアレイで構成し、各サブアレイごとに前記の可変抵抗素子の抵抗値、および電圧V1、V2、V3の値を調整する手段を備えている。
【００２０】
以下、図面を用いて詳細に説明する。
【００２１】
＜実施例１＞
図３に、セルアレイの構成例を示す。破線で囲まれた領域31が単位セルである。セルアレイは、磁気抵抗効果型素子32と、CMOSトランジスタ33と、CMOSトランジスタ33のゲート電極に電圧を供給するワード線34と、CMOSトランジスタ33に電圧を供給するソース線35と、ビット線６に流れる電流を制御する可変抵抗素子36、37とを備える。ここで、可変抵抗素子36、37として、例えばCMOSトランジスタを用いることができる。また、CMOSトランジスタ36、37のゲートに電圧を供給してCMOSトランジスタ36、37の抵抗の値を制御するための特別のワード線38、39を備える。ビット線６の一端は、磁気抵抗効果素子の抵抗変化を検出するセンスアンプに接続されており、ビット線６およびソース線３５の両端は、書込みドライバに接続されている。ワード線34は別の書込みドライバに接続されており、ワード線36、37は抵抗制御用のドライバに接続されている。
【００２２】
図１は、スピントルク磁気メモリの素子部の構成図である。ここで、図１(a)は、反平行（AP）状態から平行（P）状態へのスイッチングを行う場合、図１(b)は、平行（P）状態から反平行（AP）状態へのスイッチングを行う場合を示している。
【００２３】
スピントルク磁気メモリの素子部では、積層膜（図３における磁気抵抗効果型素子32に相当）が、ビット線（BL）６に電気的に接続されている。この積層膜は、第１の強磁性膜（固定層）１と第２の強磁性層（自由層）３との間に非磁性の中間層２を備える。
【００２４】
スピントルク磁気メモリの素子部には、スイッチング素子４（図３におけるCMOSトランジスタ33に相当）が、積層膜のビット線側とは反対側に設けられ、積層膜と電気的に接続されている。また、可変抵抗素子５(図３の可変抵抗素子36に相当)、１０（図３の可変抵抗素子37に相当）が、ビット線６の両端に設けられている。
【００２５】
なお、積層膜とビット線（BL）６との間には、電流が流れる材料を用いた層（例えば非磁性の金属層等）を介在させてもよい。また、積層膜とスイッチング素子４との間には、電流が流れる材料を用いた層（例えば非磁性の金属層等）を介在させてもよい。
【００２６】
第１の強磁性膜（固定層）１は、磁化方向が固定されている。固定層１の磁化方向を固定する手法としては、たとえば反強磁性膜からの交換結合力等が用いられる。非磁性の中間層２は、非磁性の中間層でトンネル磁気抵抗効果素子の場合は絶縁膜が用いられる。自由層３は、磁化方向が固定されておらず、反平行状態のときは固定層１の磁化方向とは反平行である磁化方向を有し、平行状態のときは固定層１の磁化方向と平行である磁化方向を有している。
【００２７】
室温で安定な状態で自由層３の磁化が向いている方向を磁化容易軸と呼ぶ。例えば図１の場合、磁化容易軸はビット線に概略垂直な方向を向いている。実際は室温においては、磁化の方向は熱運動のためある分布をもっており、その分布の大きさθは数１に示される式（１）であらわされる。ここで、ｋはボルツマン係数、Ｔは絶対温度、μ0は真空の透磁率、Msは自由層の残留磁化、Hkは自由層の異方性磁界、Ｖは自由層の体積である。なお、通常室温では、この角度θは６〜８度であるが、実際はこの程度の大きさで磁化容易軸が傾いていても差支えない。
【００２８】
（数１）
θ  ＝  [kT/(μ0MsHkV)]1/2                (1)
固定層１、非磁性の中間層２および自由層３を含む積層膜は、磁気異方性を発現するようにするため、通常楕円形や一方の辺が長い六角形に加工されていてもよい。スイッチング素子４は、積層膜に電流８を流す手段であり、例えばCMOSトランジスタが用いられる。可変抵抗素子５、１０は、ビット線６に流れる電流７の大きさを調節する機能を持つ。電流７により、ビット線６の周りには、磁界９が生じる。
【００２９】
次にこのメモリの動作について説明する。図７は、このメモリに使われる磁気抵抗効果素子の磁界−抵抗ヒステリシスの代表例を模式的に表したものである。(a)は、ヒステリシスの中心が磁界のマイナス側にずれている場合。(b)は、ヒステリシスの中心が磁界ゼロに対してほぼ対称の場合。(c)は、ヒステリシスの中心が磁界のプラス側にずれている場合。ここで、図７の(a)、(c)に示したヒステリシスの中心の磁界のずれを、オフセット磁界(Hoff)と称する。
【００３０】
図２は、図１に示す積層体として、例えばトンネル磁気抵抗効果素子を適用した場合の、ヒステリシスの測定値の一例である。図２の(a)は磁界-抵抗特性、図２の(b)は電流密度-抵抗特性を示している。このスピントルク磁気メモリの素子では、図２に示されるように抵抗が高い磁化反平行（AP）状態の方が安定である。このため、メモリ動作に用いる磁化方向が双安定な状態は、磁界を-20Oe程度印加しないと実現できない。すなわち、オフセット磁界は-20Oeである。このため、このトンネル磁気抵抗効果素子でスピントルク磁化反転を行うためには、図2（ｂ）のように、−20Oe程度の磁界の印加が不可欠である。−20Oe程度の磁界印加が必要となる現象は、薄い絶縁層２を有するトンネル磁気抵抗効果素子で、一般的に見られる現象である。
【００３１】
そこで本発明では、ビット線を流れる電流の作る磁界によって、Hoffをキャンセルする方法を提案する。まず、反平行（AP）磁界状態から平行（P）状態への磁化反転の場合は、図１(a)のように、書込みを行うセルがつながっているビット線に対し、対応する書込みドライバから可変抵抗素子10を介し電圧V2を印加し、また他端の書込みドライバから可変抵抗素子５を介して電圧V1を印加し、また同時にワード線の書込みドライバをONにしてワード線を昇圧し、スイッチング素子４をONにし、そのスイッチング素子４の積層膜（例えばトンネル磁気抵抗効果素子）とは反対側の一端に、電圧V3に印加する。この場合、ビット線６の左から右に電流７が流れ（電流７の矢印方向）、かつトンネル磁気抵抗効果素子の自由層３から固定層１に電流が流れるように、V1＜V2、V2＞V3となるように電圧の値を調節する。
【００３２】
次に、平行（P）状態から反平行（AP)状態への磁化反転の場合は、図１(b)のように、ビット線６の左から右に電流７が流れる（電流７の矢印方向）ようにV1＜V2とし、スイッチング素子４の積層膜（例えばトンネル磁気抵抗効果素子）とは反対側の一端にかける電圧V3の値をV2＞V3＞V1とする。
【００３３】
なお、印加する電圧（V1,V2,V3の全て）の値は、積層膜の抵抗、可変抵抗素子５、１０の抵抗、スイッチング素子４のON抵抗、スピントルク磁化反転のしきい電流値、およびHoffの値によって変化する。
【００３４】
図２に示される磁界―抵抗ヒステリシスを備えるトンネル磁気抵抗効果素子について、設定電圧値の一例を示す。この素子の形状が50×100nmの楕円形の場合、しきい電流密度はI-=-90A/cm2、I+=150 A/cm2となる。また-20OeのHoffを補正するには、自由層３がビット線６より30nmはなれた場所に設置する場合、ビット線６に流すべき電流７は約0.3mAとなる。またトンネル磁気抵抗効果素子のP状態の抵抗は0.6ｋΩ、AP状態の抵抗は1.0ｋΩである。
【００３５】
したがって、スイッチング素子４のON抵抗が1.1ｋΩであり、電圧V1を接地する（V1=0）場合を考えると、トンネル磁気抵抗効果素子に-0.2ｍAの電流を流してAP状態からP状態にスイッチングする場合には、V2-V3=0.44＋0.5R2、V2=0.3R1+0.5R2（R1は可変抵抗素子5の抵抗、R2は可変抵抗素子10の抵抗）となる。仮にV3=0V、すなわちスイッチング素子４の一端を接地する場合には、R2=1kΩ、R1=3.1ｋΩ、V2=1.43Vとすればよい。逆に＋0.2mAの電流を流しP状態からAP状態にスイッチングする場合は、V2=0.3R1+0.5R2、V3=0.44+0.3R1となる。前期AP状態からP状態へのスイッチングの場合と同様にR2=1kΩ、R1=3.1ｋΩとした場合、V2＝1.43V、V3＝1.37Vとすればよい。
【００３６】
以上は図１のように、磁気抵抗素子を構成する膜の積層順がスイッチング素子の側から、固定層、中間層、自由層の順に積層されている場合の例である。
【００３７】
次に、図８に、磁気抵抗素子を構成する膜の積層順が、スイッチング素子の側から、自由層３、中間層２、固定層１の順に積層されている場合を示す。ここで、図８(a)は、反平行（AP）状態から平行（P）状態へのスイッチングを行う場合、図８(b)は、平行（P）状態から反平行（AP）状態へのスイッチングを行う場合を示している。図１の場合と比較して、電流８の向きが反対になっていることに注意されたい。この場合のメモリの動作は、おおむね図１の場合と同じである。一方、電流の向きが反対になっているので、電圧の大小関係は、図１の場合とは異なる。図８のメモリ素子に関する電圧の大小関係について、以下に説明する。
【００３８】
まず、反平行（AP）磁界状態から平行（P）状態への磁化反転の場合は、図８(a)のように、書込みを行うセルがつながっているビット線に対し、対応する書込みドライバから可変抵抗素子10を介し電圧V2を印加し、また他端の書込みドライバから可変抵抗素子５を介して電圧V1を印加し、また同時にワード線の書込みドライバをONにしてワード線を昇圧し、スイッチング素子４をONにし、そのスイッチング素子４の積層膜（例えばトンネル磁気抵抗効果素子）とは反対側の一端に、電圧V3に印加する。この場合、ビット線６の左から右に電流７が流れ（電流７の矢印方向）、かつトンネル磁気抵抗効果素子の自由層３から固定層１に電流が流れるように、V1＜V2、V2＞V3＞V1となるように電圧の値を調節する。
【００３９】
次に、平行（P）状態から反平行（AP)状態への磁化反転の場合は、図１(b)のように、ビット線６の左から右に電流７が流れる（電流７の矢印方向）ようにV1＜V2とし、スイッチング素子４の積層膜（例えばトンネル磁気抵抗効果素子）とは反対側の一端にかける電圧V3の値をV2＞V3とする。
【００４０】
以上いずれの場合も、電圧の値V1、V2、V3および抵抗の値R1、R2は、積層膜のAP状態/P状態の抵抗の値、スイッチング用CMOSのON抵抗の値、およびHoffに応じて設定する必要ある。これらの値は、各セルごとに数％程度のばらつきを持っている。このため、メモリ全体で、電圧の値および抵抗をどのように設定するかが、重要である。
【００４１】
以下、図３のセルアレイにおける電圧の値V1、V2、V3、および抵抗R1、R2の値の設定方法を示す。これらの値は、メモリアレイ全体が分割されたサブアレイ毎に設定する。通常、磁気抵抗効果型素子のAP状態、P状態の抵抗の値、スイッチング用CMOSのON抵抗の値、およびHoffの値は、メモリを生産するときに用いるウエーハ内の場所によって少しずつ変化するので、小さな面積を占めるサブアレイ毎にこれらの値を設定すれば十分である。
【００４２】
図９は、メモリ全体の構成を示す概念図である。101はメモリを構成するサブアレイで、通常1〜64kb程度のセルから成る。102は情報が記録されるサブアレイの外側にある記憶領域であり、103は外部のコントローラの指令に基づき、サブアレイへの情報の入力と記憶領域への情報の書込みを制御するI/Oコントローラである。
【００４３】
具体的な手順は以下に示すとおりである。外部コントローラからの指定されたアドレス情報により、コントローラ103が書込みを行うセルとそれが属するサブアレイを選択する。コントローラ103を介し、以下の操作を行う。まず指定されたセルに対し、V1をグランド、すなわちV1=0とする。これは書込みドライバの構成を簡単にする効果がある。具体的には、セル書込みドライバー回路の一端をただ接地する、グランドに落とすと、余分なオフセット回路等が不要になり、回路構成を簡易にすることができる。
【００４４】
AP状態からP状態に書き込む場合、まず、ソース線を接地する（V3=0）。次に、抵抗制御ドライバを起動してビット線38、39を電圧V4、V5に昇圧し、さらにV2に電圧を供給してAP状態からP状態への書込みを行う。V2、V4、V5は、あらかじめ設計した値に設定する。書き込みが終了した後、各セルの抵抗を読み出して書込みの成功確率を求める。これをV5を変えながら繰り返し、書込み確率が最大となるV5の値を決定し、メモリ外部に備えられた記録領域（記録部）102に記録する。これにより、最適なR2の値が設定される。書込み確率が十分でない場合は、書込み確率が最大となるV5の値を固定し、V4を変化させながら再び書込みの成功確率が最大となるR5を探し、その値を記録領域に記録する。これにより、最適なR1の値が設定される。さらに必要ならば、V4、V5を上記方法で決定された値に固定し、V2を変化させながら書込みの成功確率が最大となる値を求め、記録領域102に記録する。
【００４５】
P状態からAP状態に書き込む場合、まずV1=0に設定し、すでにAP状態からP状態への書込みの際に用いたV2、V4、V5の値を用い、ソース線35の電圧の電圧V3を変えながら、書込み成功確率が例えば最大となるV3を求め、各サブアレイ101ごとの情報を記録領域102に記録しておく。
【００４６】
このように、例えば初期検査時にこれらの値をメモリアレイ外部の記録領域（記録部）102に記録しておくことで、初期検査以降の書込み動作では、記録領域に記録されたV1、V2、V3、 および抵抗R1、R2を参照して適切な大きさのオフセット磁界を素子に印加できるので、信頼性の高い書込み動作が可能なメモリアレイを実現できる。
【００４７】
以上の手続きにより、各サブセル毎に磁気抵抗効果型素子の抵抗、可変抵抗素子５、10（図３の可変抵抗素子36,37)の抵抗、スイッチング素子4（図３のCMOSトランジスタ33）のON抵抗、スピントルク磁化反転のしきい電流値、およびHoffの値のばらつきが補正されたメモリアレイを構成することができる。
【００４８】
図４に、積層膜として適用可能な磁気抵抗効果素子の積層構造を示す。図４(a)に示される磁気抵抗効果型素子は、下地層41、反強磁性層42、反強磁性層42からの交換結合力で磁化方向を一方向に固定された固定層43、絶縁障壁層44、磁化方向がスピントルク磁化反転により書き換えられる自由層45、およびキャップ層46からなる最も基本的な構成のトンネル磁気抵抗効果膜である。この膜構成の場合、固定層43と自由層45の磁化の方向が反対向き（反平行状態）の場合が安定になりやすいため、図７(a)のようなHoffが発生しやすく、本発明はメモリの歩留まり向上にたいへん有効である。
【００４９】
図４(b)に示される磁気抵抗効果型膜は、固定層が中間膜48を隔てて、お互いに反強磁性結合している二つの層47、49からなる例である。この場合二つの強磁性層47、49の磁化は互いに反対向きであるため、強磁性層49と自由層45の静磁界結合は弱くなり、図７(a)のようなHoffの値は小さめになる。しかし、多少のHoffが発生するため、本発明はメモリの歩留まり向上に有効である。
【００５０】
図4(c)に示される磁気抵抗効果型膜は、図4(b)の自由層がさらに中間層51をはさんでお互いに反強磁性結合している二つの層50、52からなる例である。この場合強磁性層49と50の間の静磁気結合は極めて弱くなり、図７(b)のように磁場をかけずにスピントルク磁化反転が可能となる。図５は、図4(c)の構造の自由層を用いたトンネル磁気抵抗効果膜を用いたメモリセルにおける電流-抵抗ヒステリシスの例である。磁場ゼロでスピントルク磁化反転が実現できていることがわかる。
【図面の簡単な説明】
【００５１】
【図１】実施例１のスピントルク磁気メモリの素子部の構成図。
【図２】積層体がトンネル磁気抵抗効果素子であるときのヒステリシス特性図。
【図３】磁気メモリーアレーの一例を示す構成図。
【図４】磁気抵抗効果型素子の一例を示す構成図。
【図５】図４（ｃ）に示すトンネル磁気抵抗効果型素子の、電流-抵抗特性の特性図。
【図６】図４（ｃ）に示すトンネル磁気抵抗効果型素子の、容易軸方向磁界-しきい電流の関係を表す特性図。
【図７】磁気抵抗効果素子の磁界−抵抗ヒステリシスの模式図
【図８】実施例１のスピントルク磁気メモリの素子部の別の構成図
【図９】メモリ全体の構成図
【符号の説明】
【００５２】
１、２…固定層…絶縁膜、３…自由層、４…スイッチング素子、５、１０…可変抵抗素子、６…ビット線、７…ビット線を流れる電流、８…トンネル磁気抵抗効果型素子を流れる電流、９…磁界、３１…単位セル、３２…磁気抵抗効果型素子、３３…CMOSトランジスタ、３４…ソース線、３５…ワード線、３６、３７…可変抵抗素子、３８、３９…ワード線、４１…下地層、４２…反磁性層、４３…固定層、４４…絶縁障壁層、４５…自由層、４６…キャップ層、４７、４９、５０、５２…強磁性層、４８、５１…中間層、７１…ビット線を流れる電流、７２…磁界。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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