(57)【特許請求の範囲】
【請求項１】
炭化ケイ素よりなる半導体膜を備え、
前記半導体膜はその表面に、周期方向において互いに隣接するライザ表面およびテラス表面が設けられたマクロステップを有し、
前記周期方向に沿った断面による断面視において、前記マクロステップのライザ表面の全体に形成された第１導電型の不純物領域と、前記マクロステップのテラス表面の全体に形成された、第２導電型の他の不純物領域とをさらに備え、
前記不純物領域は窒素原子およびホウ素原子の少なくとも一方を含む、半導体装置。
【請求項２】
前記マクロステップは複数であり、かつ互いに等しい周期であり、前記不純物領域は複数の前記マクロステップの各々のライザ表面に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記複数のマクロステップの各々のテラス表面に形成され、かつ前記不純物領域と隣接する第２導電型の他の不純物領域をさらに備える、請求項２に記載の半導体装置。
【請求項４】
前記半導体膜の前記表面側に形成されたショットキー電極と、
前記半導体膜の前記表面とは反対側に形成されたオーミック電極とをさらに備え、
前記ショットキー電極から前記オーミック電極へ流れる電流が前記ショットキー電極と前記オーミック電極との電位差によって制御される、請求項３に記載の半導体装置。
【請求項５】
前記半導体膜の前記表面側に形成されたソース電極およびゲート電極と、
前記半導体膜の裏面側に形成されたドレイン電極とをさらに備え、
前記ドレイン電極から前記ソース電極へ流れる電流が前記ゲート電極に印加される電圧によって制御される、請求項３に記載の半導体装置。
【請求項６】
前記半導体膜表面上に形成されたソース電極、ゲート電極、およびドレイン電極をさらに備え、
前記ドレイン電極から前記ソース電極へ流れる電流が前記ゲート電極に印加される電圧によって制御され、
前記半導体膜表面に形成され、かつ前記ドレイン電極に接触する第１導電型のドレイン領域をさらに備え、
前記不純物領域は前記ドレイン領域に隣接して形成され、かつ前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する、請求項１に記載の半導体装置。
【請求項７】
前記半導体膜表面に形成されたソース電極、ゲート電極、およびドレイン電極をさらに備え、
前記ドレイン電極から前記ソース電極へ流れる電流が前記ゲート電極に印加される電圧によって制御され、
前記ドレイン電極と前記半導体膜とは前記不純物領域を通じて電気的に接続される、請求項１に記載の半導体装置。
【請求項８】
炭化ケイ素よりなる半導体膜を形成する工程と、
前記半導体膜表面に溝を形成する工程と、
前記溝を形成する工程の後で、前記半導体膜を熱処理することで前記半導体膜の表面に、周期方向において互いに隣接するライザ表面およびテラス表面が設けられたマクロステップを形成する工程とを備え、
前記半導体膜表面にケイ素と、窒素およびホウ素のうち少なくともいずれか一方の不純物とを供給した状態で前記半導体膜が熱処理されることによって、前記周期方向に沿った断面による断面視において前記テラス表面に比してより高い前記不純物の濃度を有する第１導電型の不純物領域が前記ライザ表面に形成される、半導体装置の製造方法。
【請求項９】
前記半導体膜を熱処理する工程は、ケイ素を主な構成要素とする被覆膜を前記半導体膜の表面に形成する工程と、前記被覆膜を形成する工程の後で、窒素およびホウ素のうち少なくともいずれか一方を含む雰囲気で前記半導体膜を熱処理する工程とを含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
炭化ケイ素よりなる半導体膜を形成する工程と、
前記半導体膜表面に溝を形成する工程と、
前記溝を形成する工程の後で、前記半導体膜を熱処理することで前記半導体膜の表面に、周期方向において互いに隣接するライザ表面およびテラス表面が設けられたマクロステップを形成する工程と、
前記半導体膜を熱処理する工程の後で、前記半導体膜表面に窒素およびホウ素のうち少なくともいずれか一方を注入することによって、前記周期方向に沿った断面による断面視において前記テラス表面に比してより高い前記不純物の濃度を有する第１導電型の不純物領域を前記ライザ表面に形成する工程とを備えた、半導体装置の製造方法。
【請求項１１】
前記溝を形成する工程において、前記半導体膜表面に３つ以上の溝を互いに等しい周期で形成する、請求項８〜１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、炭化ケイ素（ＳｉＣ）よりなる半導体膜を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳｉＣは、バンドギャップが広く、また最大絶縁電界がケイ素（Ｓｉ）と比較して約一桁大きいことから、次世代の電力用半導体素子への応用が期待されている材料である。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応用されつつあり、特に高温、大電力用素子に適すると考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層した形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置が試作されている。最近では電力用素子としてショットキーダイオード、ＭＯＳＦＥＴ（metal  oxide  semiconductor  field-effect  transistor）、サイリスタなどが試作され、その特性から従来のＳｉ半導体装置と比較して非常に特性が良好なことが確認されている。
【０００３】
ＳｉＣを用いた半導体装置において、特にＳｉＣ基板の表面にチャネルが形成される構造のＭＯＳＦＥＴでは、従来、高温アニールによって形成された表面がチャネルとして用いられてきた。しかしながら、高温アニールすることによって得られるＳｉＣ基板の表面には不規則な凹凸が存在している。このため、界面準位の密度が増加することにより、キャリアの移動度が低下し、半導体装置の特性が劣化するという問題があった。
【０００４】
この問題を解決し得る技術が、たとえば特開２００６−３４４９４２号公報（特許文献１）に開示されている。上記特許文献１では、ＳｉＣ膜の表面に２つのトレンチを形成し、続いてＳｉＣ膜の表面にＳｉを供給した状態でＳｉＣ膜を熱処理する。これにより、一周期の長さが１００ｎｍ以上のファセット（マクロステップ）がトレンチの間の位置に形成される。次に、マクロステップ上に所定形状の絶縁膜を形成し、この絶縁膜をマスクとしてマクロステップに不純物イオンを注入し、絶縁膜を除去する。これにより、ソースコンタクト領域およびドレインコンタクト領域がマクロステップのテラスを挟むように形成される。その結果、マクロステップのテラスがＭＯＳＦＥＴのチャネルとされる。
【特許文献１】特開２００６−３４４９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の特許文献１の技術においては、不純物イオンを注入する際に絶縁膜をマスク層としている。このように、従来において不純物領域を所望の位置に形成するためには、マスク層を形成する必要があり、不純物領域の精度がマスク層の精度に依存していた。このため、所望の領域に不純物領域を精度よく形成することが困難であった。この問題は、ＳｉＣ基板の表面にチャネルが形成されるに限られるものではなく、半導体装置全般において生じうる問題である。
【０００６】
従って、本発明の目的は、所望の位置に不純物領域を精度よく形成することのできる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明における半導体装置は、ＳｉＣよりなる半導体膜を備えている。半導体膜はその表面に、周期方向において互いに隣接するライザ表面およびテラス表面が設けられたマクロステップを有している。この半導体装置は、周期方向に沿った断面による断面視において、マクロステップのライザ表面の全体に形成された第１導電型の不純物領域と、マクロステップのテラス表面の全体に形成された、第２導電型の他の不純物領域とをさらに備えている。不純物領域は窒素原子およびホウ素原子の少なくとも一方を含んでいる。
【０００８】
本発明の一の局面に従う半導体装置の製造方法は、ＳｉＣよりなる半導体膜を形成する工程と、半導体膜表面に溝を形成する工程と、溝を形成する工程の後で、半導体膜を熱処理することで半導体膜の表面に、周期方向において互いに隣接するライザ表面およびテラス表面が設けられたマクロステップを形成する工程とを備えている。半導体膜表面にＳｉと、窒素およびホウ素のうち少なくともいずれか一方の不純物とを供給した状態で半導体膜が熱処理されることによって、周期方向に沿った断面による断面視においてテラス表面に比してより高い不純物の濃度を有する第１導電型の不純物領域がライザ表面に形成される。
【０００９】
本発明の半導体装置および一の局面に従う半導体装置の製造方法によれば、ＳｉＣよりなる半導体膜表面にＳｉを供給した状態で半導体膜を熱処理することにより、半導体膜をエネルギ的に安定な表面状態に再構成させることができる。その結果、半導体膜表面における溝を形成した位置に、一周期が１００ｎｍ以上のマクロステップが得られ、マクロステップの平坦部分の長さを従来に比べて長くすることができる。
【００１０】
加えて、熱処理の際に窒素またはホウ素がＳｉを介して半導体膜に侵入し、ＳｉＣ結晶を構成する炭素（Ｃ）原子と置き換わり、不純物領域を形成する。ここで、マクロステップのライザはテラスに比べて不安定な面であるので、ライザにはテラスに比べてより多くの窒素またはホウ素が侵入する。その結果、ライザにはテラスよりも高濃度の不純物領域が形成される。その結果、所望の位置をライザとすることにより、所望の位置に不純物領域を精度よく形成することができる。
【００１１】
本発明の半導体装置において好ましくは、マクロステップは複数であり、かつ互いに等しい周期である。不純物領域は複数のマクロステップの各々のライザ表面に形成されている。これにより、周期的な不純物領域を精度よく形成することができる。
【００１２】
本発明の半導体装置において好ましくは、複数のマクロステップの各々のテラス表面に形成され、かつ不純物領域と隣接する第２導電型の他の不純物領域をさらに備える。これにより、不純物領域と他の不純物領域とでｐｎ接合を形成することができる。
【００１３】
本発明の半導体装置において好ましくは、半導体膜の表面側に形成されたショットキー電極と、半導体膜の表面とは反対側に形成されたオーミック電極とをさらに備えている。ショットキー電極からオーミック電極へ流れる電流がショットキー電極とオーミック電極との電位差によって制御される。
【００１４】
これにより、半導体装置がショットキーダイオードとして機能し、不純物領域と他の不純物領域とで構成されるｐｎ接合によってショットキーダイオードの耐圧を向上することができる。
【００１５】
本発明の半導体装置において好ましくは、半導体膜の表面側に形成されたソース電極およびゲート電極と、半導体膜の裏面側に形成されたドレイン電極とをさらに備えている。ドレイン電極からソース電極へ流れる電流がゲート電極に印加される電圧によって制御される。
【００１６】
これにより、半導体装置が縦型ＭＯＳＦＥＴとして機能し、不純物領域と他の不純物領域とで構成されるｐｎ接合によって縦型ＭＯＳＦＥＴの耐圧を向上することができる。
【００１７】
本発明の半導体装置において好ましくは、半導体膜表面上に形成されたソース電極、ゲート電極、およびドレイン電極をさらに備えている。ドレイン電極からソース電極へ流れる電流がゲート電極に印加される電圧によって制御される。半導体装置は、半導体膜表面に形成され、かつドレイン電極に接触する第１導電型のドレイン領域をさらに備えている。不純物領域はドレイン領域に隣接して形成されており、かつドレイン領域の不純物濃度よりも低い不純物濃度を有している。
【００１８】
これにより、不純物領域が横型ＭＯＳＦＥＴのＬＤＤ（Lightly  Doped  Drain）領域としての役割を果たし、ホットキャリアの発生を抑えることができる。
【００１９】
本発明の半導体装置において好ましくは、半導体膜表面に形成されたソース電極、ゲート電極、およびドレイン電極をさらに備えている。ドレイン電極からソース電極へ流れる電流がゲート電極に印加される電圧によって制御される。ドレイン電極と半導体膜とは不純物領域を通じて電気的に接続される。
【００２０】
これにより、半導体膜にチャネルが形成される際に、不純物領域から半導体膜へ少数キャリアが供給される。その結果、横型ＭＯＳＦＥＴの閾値電圧を低下することができる。
【００２１】
上記製造方法において好ましくは、半導体膜を熱処理する工程は、ケイ素を主な構成元素とする被覆膜を半導体膜の表面に形成する工程と、被覆膜を形成する工程の後で、窒素およびホウ素のうち少なくともいずれか一方を含む雰囲気で半導体膜を熱処理する工程とを含んでいる。
【００２２】
これにより、ＳｉＣよりなる半導体膜の表面にＳｉを供給した状態を、上記被覆膜によって実現することができる。半導体膜における被覆膜が形成された箇所では、テラス面に対して垂直な方向の成長が抑制されるので、テラス面に沿った半導体膜の再構成を促進することができる。
【００２３】
本発明の他の局面に従う半導体装置の製造方法は、ＳｉＣよりなる半導体膜を形成する工程と、半導体膜表面に溝を形成する工程と、溝を形成する工程の後で、半導体膜を熱処理することで半導体膜の表面に、周期方向において互いに隣接するライザ表面およびテラス表面が設けられたマクロステップを形成する工程と、半導体膜を熱処理する工程の後で、半導体膜表面に窒素およびホウ素のうち少なくともいずれか一方を注入することによって、周期方向に沿った断面による断面視においてテラス表面に比してより高い前記不純物の濃度を有する第１導電型の不純物領域をライザ表面に形成する工程とを備えている。
【００２４】
本発明の他の局面に従う半導体装置の製造方法によれば、ＳｉＣよりなる半導体膜表面にケイ素を供給した状態で半導体膜を熱処理することにより、半導体膜をエネルギ的に安定な表面状態に再構成させることができる。その結果、半導体膜表面における溝を形成した位置に、一周期が１００ｎｍ以上のマクロステップが得られ、マクロステップの平坦部分の長さを従来に比べて長くすることができる。
【００２５】
加えて、窒素およびホウ素のうち少なくともいずれか一方を注入する際に、窒素またはホウ素がケイ素を介して半導体膜に侵入し、ＳｉＣ結晶を構成する炭素原子と置き換わり、不純物領域を形成する。ここで、マクロステップのライザはテラスに比べて不安定な面であるので、ライザにはテラスに比べてより多くの窒素またはホウ素が侵入する。その結果、ライザにはテラスよりも高濃度の不純物領域が形成される。その結果、所望の位置をライザとすることにより、所望の位置に不純物領域を精度よく形成することができる。
【００２６】
上記製造方法において好ましくは、溝を形成する工程において、半導体膜表面に３つ以上の溝を互いに等しい周期で形成する。これにより、複数の同じ周期のマクロステップを得ることができる。
【００２７】
なお、本発明において、マクロステップのテラスとは{０００１}面を意味しており、マクロステップのライザとは{０００１}面以外の面を意味している。
【発明の効果】
【００２８】
本発明の半導体装置およびその製造方法によれば、所望の位置に不純物領域を容易に形成することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について、図面に基づいて説明する。
(実施の形態１）
図１は、本発明の実施の形態１におけるショットキーバリアダイオード（ＳＢＤ）の構成を示す断面図である。図１を参照して、本実施の形態における半導体装置としてのＳＢＤ１１０は、ｎ型ＳｉＣ基板９と、半導体膜としてのｎ型ＳｉＣ層１０と、ｎ型エピタキシャル層１２と、不純物領域としてのｎ型不純物領域１１ａ〜１１ｃと、他の不純物領域としてのｐ型不純物領域２１ａ〜２１ｃと、ショットキー電極４１と、オーミック電極４２とを備えている。ｎ型ＳｉＣ基板９上にはｎ型ＳｉＣ層１０が形成されており、ｎ型ＳｉＣ層１０上にはｎ型エピタキシャル層１２が形成されている。ｎ型ＳｉＣ層１０とｎ型エピタキシャル層１２との境界面、言い換えればｎ型ＳｉＣ層１０の表面１０ａには、ｎ型不純物領域１１ａ〜１１ｃおよびｐ型不純物領域２１ａ〜２１ｃが形成されている。ｎ型ＳｉＣ層１０の表面１０ａ側であるｎ型エピタキシャル層１２上にはショットキー電極４１が形成されており、ｎ型ＳｉＣ層１０の裏面１０ｂ側であるｎ型ＳｉＣ基板９の裏面４６にはオーミック電極４２が形成されている。
【００３０】
ｎ型ＳｉＣ基板９を構成するＳｉＣ結晶は、たとえば（０００１）面または（０００−１）が［１−１００］方向に−３０°〜＋３０°の範囲で傾斜するように（つまり、−３０°〜＋３０°の範囲のオフ角を有するように）形成されている。または、ｎ型ＳｉＣ基板９の面方位は、（０００１）面または（０００−１）面に対して０．５°以上５６°以下傾斜している。
【００３１】
ｎ型ＳｉＣ層１０は、ｎ型ＳｉＣ基板９上にホモエピタキシャル成長した層であり、ｎ型ＳｉＣ基板９の結晶構造を引き継いでいる。ｎ型ＳｉＣ層１０はその表面１０ａに複数のマクロステップ１を有している。図２は、図１のｎ型ＳｉＣ層における２つのマクロステップを拡大して示す斜視図である。図２を参照して、ミクロな視点で見ると、ｎ型ＳｉＣ層１０の表面１０ａは平らではなく凹凸があり、複数のマクロステップ１が一定の周期で形成されている。マクロステップ１の各々は結晶面（ライザ）２と、結晶面２よりも広い結晶面である結晶面３（テラス）とにより構成されている。結晶面３はたとえば｛０００１｝面であり、図２中横方向に対する結晶面３の傾斜角度がＳｉＣ層１０のオフ角αとなっている。結晶面２は｛０００１｝面以外の任意の面で構成されている。マクロステップ１の各々の長さ（一周期の長さ）Ｌはたとえば１００ｎｍ以上であり、結晶面３の長さはたとえば２μｍである。
【００３２】
ここで、マクロステップの一周期の長さとは、マクロな視点で見た場合のｎ型ＳｉＣ層１０の表面に沿った方向（図２中横方向）におけるマクロステップ１の長さである。同様に、結晶面の長さとは、マクロな視点で見た場合のｎ型ＳｉＣ層１０の表面に沿った方向における結晶面の長さである。
【００３３】
結晶面２の表面にはｎ型不純物領域１１ａ〜１１ｃの各々が形成されており、結晶面３の表面にはｐ型不純物領域２１ａ〜２１ｃの各々が形成されている。ｎ型不純物領域１１ａ〜１１ｃの各々とｐ型不純物領域２１ａ〜２１ｃの各々とは隣接しており、マクロステップ１の表面に沿って交互に形成されている。ｎ型不純物領域１１ａ〜１１ｃの各々は、不純物として窒素原子を含んでいる。ｎ型不純物領域１１ａ〜１１ｃの各々に含まれるｎ型不純物原子（窒素原子）の濃度と、ｐ型不純物領域２１ａ〜２１ｃの各々に含まれるｐ型不純物原子の濃度との関係は、一方が他方の１０分の１以上かつ１０倍以下であることが好ましい。また、ｎ型不純物領域１１ａ〜１１ｃの各々の幅（図２中横方向の長さ）と、ｐ型不純物領域２１ａ〜２１ｃの各々の幅（図２中横方向の長さ）との関係は、一方が他方の１０分の１以上かつ１０倍以下であることが好ましい。
【００３４】
図１を参照して、ｎ型エピタキシャル層１２は、たとえばＳｉＣよりなっており、ｎ型ＳｉＣ層１０の表面１０ａを覆うように形成されている。ここで、ＳｉＣ層１０とｎ型エピタキシャル層１２とは互いに異なる工程で形成されるため、ＳｉＣ結晶は、ｎ型ＳｉＣ層１０とｎ型エピタキシャル層１２との境界面（ｎ型ＳｉＣ層１０の表面１０ａ）において不連続となっている。このＳｉＣ結晶の不連続性に基づいて、ｎ型ＳｉＣ層１０の表面１０ａを特定することができる。
【００３５】
ショットキー電極４１は、ｎ型エピタキシャル層１２とショットキー接触する材料よりなっており、たとえばクロム（Ｃｒ）、鉄（Ｆｅ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、またはタングステン（Ｗ）などよりなっている。オーミック電極４２はＳｉＣ基板９とオーミック接触する材料よりなっており、たとえばニッケル（Ｎｉ）よりなっている。
【００３６】
図３は、本発明の実施の形態１におけるＳＢＤの動作を説明するための図である。図３を参照して、ＳＢＤ１１０においては、ショットキー電極４１からオーミック電極４２へ流れる電流がショットキー電極４１とオーミック電極４２との電位差によって制御される。具体的には、ショットキー電極４１の電位がオーミック電極４２の電位よりも高いと（順方向電圧が印加されると）、ショットキー電極４１とオーミック電極４２との間に電流Ｉ１１０が流れる。このとき、電流Ｉ１１０はｎ型エピタキシャル層１２、ｎ型不純物領域１１ａ〜１１ｃ、ｎ型ＳｉＣ層１０、およびｎ型ＳｉＣ基板９を通って流れる。
【００３７】
一方、ショットキー電極４１の電位がオーミック電極４２の電位よりも低いと（逆方向電圧が印加されると）、ショットキー電極４１とｎ型エピタキシャル層１２との境界部からｎ型エピタキシャル層１２の内部に空乏層Ｄ４１が延びる。同時に、ｐ型不純物領域２１ａ〜２１ｃの各々からｎ型不純物領域１１ａ〜１１ｃの各々の内部に空乏層Ｄａ〜Ｄｃが延び、空乏層Ｄａ〜Ｄｃが一体化する。その結果、空乏層Ｄ４１およびＤａ〜Ｄｃによって電流Ｉ１１０の経路が遮断され、ショットキー電極４１とオーミック電極４２との間には電流は流れない。つまり、空乏層Ｄ４１とともに空乏層Ｄａ〜Ｄｃが逆方向電流を遮断する機能を果たすので、耐圧が向上される。
【００３８】
なお、図１に示すＳＢＤ１１０の構造は一例であり、ＳｉＣよりなる半導体膜の表面側に形成されたショットキー電極と、半導体膜の表面とは反対側に形成されたオーミック電極との電位差によって、ショットキー電極からオーミック電極へ流れる電流が制御される構造であれば、ＳＢＤは他の構造であってもよい。
【００３９】
続いて、本実施の形態におけるＳＢＤの製造方法について、図４〜図１１を用いて説明する。始めに図４を参照して、ＳｉＣよりなるｎ型ＳｉＣ基板９を準備する。そして、ｎ型ＳｉＣ基板９上にｎ型ＳｉＣ層１０をエピタキシャル成長させる。ｎ型ＳｉＣ層１０の成長は、たとえばＣＶＤ（Chemical  Vapor  Deposition）法によって行なわれ、原料ガスとしてＳｉＨ4とＣ3Ｈ8とを用い、不純物ガスとして窒素ガスを用いて行なわれる。このとき、ｎ型ＳｉＣ層１０の表面１０ａには不規則な凹凸（ステップ）が数多く存在している。
【００４０】
続いて、所定形状を有するレジストＲ１をｎ型ＳｉＣ層１０上に形成し、レジストＲ１をマスクとしてｎ型ＳｉＣ層１０をエッチングする。これにより、ｎ型ＳｉＣ層１０の表面１０ａに同じ深さを有するトレンチ３０（溝）の各々が互いに等しい周期で形成され、トレンチ３０同士の間にメサ部分３１が形成される。トレンチ３０は３つ以上形成されることが好ましい。その後、レジストＲ１を除去する。
【００４１】
次に図５を参照して、ｎ型ＳｉＣ層１０を覆うようにケイ素よりなる被覆膜３２を形成する。被覆膜３２はトレンチ３０を埋めるように、たとえば０．１μｍの厚さで形成される。次に、窒素雰囲気において、たとえば約１５００℃の温度でｎ型ＳｉＣ層１０を熱処理する。これによって、ケイ素と窒素とをｎ型ＳｉＣ層１０の表面１０ａに供給した状態でｎ型ＳｉＣ層１０が熱処理される。その結果、ｎ型ＳｉＣ層１０の表面１０ａ（被覆膜３２とｎ型ＳｉＣ層１０との境界面）が再構成され、図１０に示すように、ｎ型ＳｉＣ層１０の表面１０ａには複数の同じ長さのマクロステップ１が形成される。同時に、マクロステップ１の各々の結晶面２にｎ型不純物領域１１ａ〜１１ｃが形成される。
【００４２】
なお、本実施の形態ではケイ素よりなる被覆膜３２を形成する場合について示したが、被覆膜３２を形成する代わりに、Ｓｉ（ケイ素）系のガスをＳｉＣ層１０の表面に導入することで、ＳｉＣ層１０の表面にケイ素を供給してもよい。また、ケイ素を含む液体をＳｉＣ層１０の表面に塗布することで、ＳｉＣ層１０の表面にケイ素を供給してもよい。また、本実施の形態では窒素雰囲気でｎ型ＳｉＣ層１０を熱処理する場合について示したが、少なくともｎ型ＳｉＣ層１０の表面１０ａに窒素を供給した状態でｎ型ＳｉＣ層１０を熱処理すればよい。
【００４３】
ここで、熱処理によってＳｉＣ層１０の表面にマクロステップ１およびｎ型不純物領域１１ａ〜１１ｃが形成される様子を、図６〜図９を用いて説明する。なお、図６〜図９は図５のＡ部を拡大して示した図である。図６を参照して、熱処理前のｎ型ＳｉＣ層１０の表面には、多数のバンチングステップ１ａが存在している。バンチングステップ１ａの各々は、結晶面２ａと結晶面３ａとにより構成されている。結晶面３ａは結晶面２ａよりも長い平坦部分を有しており、たとえば{０００１}面である。結晶面３ａはバンチングステップ１ａのテラスとなっている。結晶面２ａは{０００１}面以外の面方位を有している。バンチングステップ１ａにおける結晶面３ａの図中横方向の長さＰ１は１０ｎｍ程度である。
【００４４】
ｎ型ＳｉＣ層１０の表面にケイ素を供給した状態でｎ型ＳｉＣ層１０を熱処理すると、ｎ型ＳｉＣ層１０は、結晶面３ａに垂直な方向へは成長せず、図６中実線矢印で示すように、結晶面２ａを起点として結晶面３ａに沿う方向へ成長する。同時に、図６中点線矢印で示すように、メサ部分３１の上面のケイ素原子および炭素原子がトレンチ３０の底面に拡散する。その結果、バンチングステップ１ａの各々が集束し、図７に示すように、バンチングステップ１ａの結晶面３ａよりも広い結晶面３ｂを有するマクロステップ１ｂとなり、またトレンチ３０の底面とメサ部分３１の上面との高低差（トレンチ２０の深さ）が小さくなる。
【００４５】
マクロステップ１ｂは、結晶面２ｂを起点として結晶面３ｂに沿う方向へさらに成長する。また、メサ部分３１の上面のケイ素原子および炭素原子がトレンチ３０の底面に拡散する。その結果、マクロステップ１ｂの各々が集束し、図８に示すように、マクロステップ１ｂの結晶面３ｂよりも広い結晶面３ｃを有するマクロステップ１ｃとなり、またトレンチ３０が消滅する。
【００４６】
マクロステップ１ｃは、結晶面２ｃを起点として結晶面３ｃに沿う方向へさらに成長する。その結果、マクロステップ１ｃの各々が集束し、図９に示すように、マクロステップ１ｃの結晶面３ｃよりも広い結晶面３を有するマクロステップ１が最終的に得られる。トレンチ３０の各々は等間隔で形成されるので、得られるマクロステップ１の各々は同じ長さ（一周期の長さ）を有している。
【００４７】
一方、図６〜図９において一点鎖線で示したように、熱処理によって窒素雰囲気中の窒素は被覆膜３２を介してｎ型ＳｉＣ層１０に取りこまれ、ｎ型ＳｉＣ層１０の結晶面２にｎ型不純物領域１１ａ〜１１ｃを形成する。すなわち、被覆膜３２を構成するケイ素結晶は窒素を取り込みやすい性質を有しているので、窒素雰囲気中の窒素は始めに被覆膜３２中に取り込まれる。これによって、ｎ型ＳｉＣ層１０の表面１０ａに窒素が供給された状態になる。そして、窒素の原子サイズは炭素の原子サイズに近いので、窒素はＳｉＣ結晶における炭素のサイトを置き換える。加えてＳｉＣ結晶において結晶面２ａ、２ｂ、２ｃ（すなわち結晶面２）は結晶面３ａ、３ｂ、３ｃ（すなわち結晶面３）に比べて不安定な面である。このため、被覆膜３２中の窒素は結晶面２ａ、２ｂ、２ｃからさらにｎ型ＳｉＣ層１０に取り込まれる。その結果、ｎ型ＳｉＣ層１０の結晶面２に窒素が偏在し、ｎ型不純物領域１１ａ〜１１ｃが形成される。
【００４８】
なお、上記においては１５００℃でｎ型ＳｉＣ層１０を熱処理する場合について示したが、ｎ型ＳｉＣ層１０の熱処理温度は以下の範囲であることが好ましい。ＳｉＣが昇華して完全に分解することを抑止するためには、２５４５℃以下であることが好ましい。またＳｉＣ2、Ｓｉ、またはＳｉ2Ｃなどの状態でＳｉＣが昇華することをある程度抑止するためには、２０００℃以下であることが好ましい。またＳｉＣ2、Ｓｉ、またはＳｉ2Ｃなどの状態でＳｉＣが昇華することを十分抑止し、ｎ型ＳｉＣ層１０の表面モフォロジの制御を容易にするためには、１８００℃以下であることが好ましい。さらにｎ型ＳｉＣ層１０の表面モフォロジを良好にするためには、１６００℃以下であることが好ましい。一方、ＳｉＣを成長させマクロステップの形成を促進するためには、１３００℃以上であることが好ましい。またｎ型ＳｉＣ層１０の表面モフォロジを良好にするためには、１４００℃以上であることが好ましい。
【００４９】
また、ｎ型ＳｉＣ層１０の熱処理時間は０より長い時間であればよく、以下の範囲であることが好ましい。比較的大きいマクロステップを形成するためには、１０分以上であることが好ましい。また一周期の長さが０．５μｍ以上のマクロステップを形成するためには、３０分以上であることが好ましい。一方、半導体装置の生産性を考慮すると、４時間以下であることが好ましい。また一周期の長さが１．０μｍ以上のマクロステップを効率よく形成するためには、２時間以下であることが好ましい。なお、「熱処理時間」とはＳｉＣよりなる半導体膜を所定の温度に保持する時間を意味しており、「熱処理時間」に昇温時間および降温時間は含まれない。
【００５０】
さらに、上記においては、ＳｉＣよりなる半導体膜表面にケイ素と窒素とを供給した状態で半導体膜を熱処理し、ｎ型不純物領域を形成する場合について示した。しかし、本発明においては、半導体膜表面にケイ素とホウ素とを供給した状態で半導体膜を熱処理し、ｐ型不純物領域を形成してもよい。ホウ素の原子サイズは炭素の原子サイズに近いので、半導体膜表面にホウ素を供給した状態で半導体膜を熱処理すると、ホウ素はＳｉＣ結晶における炭素のサイトを置き換える。加えて半導体膜のマクロステップにおけるライザはテラスに比べて不安定な面である。このため、ホウ素は、窒素と同様に半導体膜に取り込まれ、マクロステップのライザに偏在する。その結果、ライザにｐ型不純物領域が形成される。
【００５１】
次に図１１（ａ）を参照して、ｎ型ＳｉＣ層１０の表面１０ａ全面にたとえばＡｌ（アルミニウム）などの不純物イオンを注入する。これにより、結晶面３にｐ型不純物領域２１ａ〜２１ｃが形成される。このとき、ｎ型不純物領域１１ａ〜１１ｃの窒素原子の濃度よりもｐ型不純物領域２１ａ〜２１ｃのｐ型不純物の濃度を低く調節すれば、不純物イオンを注後もｎ型不純物領域１１ａ〜１１ｃはｎ型の領域として維持される。その後、ｎ型ＳｉＣ層１０をアニールしてｐ型不純物領域２１ａ〜２１ｃを活性化する。
【００５２】
また、図１１（ａ）に示す工程の代わりに、図１１（ｂ）に示す工程を行なってもよい。図１１（ｂ）を参照して、ｎ型不純物領域１１ａ〜１１ｃの各々を覆うようにレジストＲ２を形成し、レジストＲ２をマスクとしてたとえばＡｌなどの不純物イオンを注入する。その後、レジストＲ２を除去し、ｎ型ＳｉＣ層１０をアニールしてｐ型不純物領域２１ａ〜２１ｃを活性化する。この方法によれば、結晶面３にのみｐ型の不純物イオンを注入することができる。
【００５３】
次に図１を参照して、ｎ型ＳｉＣ層１０の表面１０ａ上にｎ型エピタキシャル層１２を形成する。その後、たとえば蒸着法などを用いて、ｎ型エピタキシャル層１２上にショットキー電極４１を形成し、ｎ型ＳｉＣ基板９の裏面４６にオーミック電極４２を形成する。以上の工程により、本実施の形態におけるＳＢＤ１１０が完成する。
【００５４】
本実施の形態におけるＳＢＤ１１０およびその製造方法によれば、ｎ型ＳｉＣ層１０の表面１０ａにケイ素を供給した状態でｎ型ＳｉＣ層１０を熱処理することにより、ｎ型ＳｉＣ層１０をエネルギ的に安定な表面状態に再構成させることができる。その結果、ｎ型ＳｉＣ層１０の表面１０ａにおけるトレンチ３０を形成した位置に、一周期が１００ｎｍ以上のマクロステップ１が得られ、マクロステップ１の平坦部分の長さを従来に比べて長くすることができる。
【００５５】
加えて、熱処理の際に窒素がケイ素を介してｎ型ＳｉＣ層１０に侵入し、ＳｉＣ結晶を構成する炭素と置き換わり、不純物領域を形成する。ここで、マクロステップ１のライザである結晶面２はテラスである結晶面３に比べて不安定な面であるので、結晶面３には結晶面２に比べてより多くの窒素が侵入する。その結果、結晶面２には結晶面３よりも高濃度のｎ型不純物領域１１ａ〜１１ｃが形成される。その結果、所望の位置をライザとすることにより、所望の位置にｎ型不純物領域を精度よく形成することができる。
【００５６】
また、複数のマクロステップ１を互いに等しい周期で形成し、かつｎ型不純物領域１１ａ〜１１ｃの各々を複数のマクロステップ１の各々の結晶面２に形成することにより、周期的なｎ型不純物領域を精度よく形成することができる。
【００５７】
また、複数のマクロステップ１の各々の結晶面３に形成され、かつｎ型不純物領域１１ａ〜１１ｃの各々と隣接するｐ型不純物領域２１ａ〜２１ｃをＳＢＤ１１０がさらに備えることにより、ｎ型不純物領域１１ａ〜１１ｃの各々とｐ型不純物領域２１ａ〜２１ｃの各々とでｐｎ接合を形成することができる。
【００５８】
また、ｎ型ＳｉＣ層１０の表面１０ａ側に形成されたショットキー電極４１と、ｎ型ＳｉＣ層１０の裏面１０ｂ側に形成されたオーミック電極４２とをＳＢＤ１１０が備え、ショットキー電極４１からオーミック電極４２へ流れる電流Ｉ１１０がショットキー電極４１とオーミック電極４２との電位差によって制御される。これにより、ｎ型不純物領域１１ａ〜１１ｃの各々とｐ型不純物領域２１ａ〜２１ｃの各々とで構成されるｐｎ接合によってＳＢＤ１１０の耐圧を向上することができる。
【００５９】
また、本実施の形態の製造方法において、ｎ型ＳｉＣ層１０を熱処理する工程は、ケイ素よりなる被覆膜３２をｎ型ＳｉＣ層１０の表面１０ａに形成する工程と、被覆膜３２を形成する工程の後で、窒素を含む雰囲気でｎ型ＳｉＣ層を熱処理する工程とを含んでいる。これにより、ｎ型ＳｉＣ層１０の表面１０ａにケイ素を供給した状態を、被覆膜３２によって実現することができる。ｎ型ＳｉＣ層１０における被覆膜３２が形成された箇所では、テラス面に対して垂直な方向の成長が抑制されるので、テラス面に沿った半導体膜の再構成を促進することができる。
【００６０】
さらに、本実施の形態の製造方法においては、ｎ型ＳｉＣ層１０の表面１０ａに３つ以上のトレンチ３０を互いに等しい周期で形成する。これにより、複数の同じ周期のマクロステップ１を得ることができる。
【００６１】
（実施の形態２）
図１２は、本発明の実施の形態２における縦型ＭＯＳＦＥＴの構成を示す断面図である。図１２を参照して、本実施の形態における半導体装置としての縦型ＭＯＳＦＥＴ１２０は、実施の形態１におけるＳＢＤと以下の点において異なっている。ｎ型エピタキシャル層１２の表面には、ｐ型不純物領域２４ａ、２４ｂと、ｎ型不純物領域１６ａ、１６ｂと、ｐ-不純物領域２３ａ、２３ｂとが形成されている。ｎ型エピタキシャル層１２の両端部にはｐ-不純物領域２３ａ、２３ｂの各々が形成されており、ｐ-不純物領域２３ａ、２３ｂの各々の内部にはｐ型不純物領域２４ａ、２４ｂと、ｎ型不純物領域１６ａ、１６ｂとが形成されている。ｐ型不純物領域２４ａ、２４ｂの各々は、ｎ型不純物領域１６ａ、１６ｂの各々よりも図中外側に形成されている。ｎ型エピタキシャル層１２上にはソース電極Ｓ１およびＳ２と、ゲート絶縁層４４とが形成されている。ソース電極Ｓ１は、図中左側に形成されており、ｐ型不純物領域２４ａおよびｎ型不純物領域１６ａと接触している。ソース電極Ｓ２は、図中右側に形成されており、ｐ型不純物領域２４ｂおよびｎ型不純物領域１６ｂと接触している。ゲート絶縁層４４は、ソース電極Ｓ１とソース電極Ｓ２との間に形成されており、ゲート絶縁層４４上にはゲート電極Ｇが形成されている。ゲート電極Ｇは、ゲート絶縁層４４を挟んでｐ-不純物領域２３ａ、２３ｂおよびｎ型エピタキシャル層１２と対向している。ｎ型ＳｉＣ基板９の裏面４６にはドレイン電極Ｄが形成されている。
【００６２】
なお、これ以外の縦型ＭＯＳＦＥＴの構成は、実施の形態１におけるＳＢＤの構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００６３】
図１３は、本発明の実施の形態２における縦型ＭＯＳＦＥＴの動作を説明するための図である。図１３を参照して、縦型ＭＯＳＦＥＴ１２０においては、ドレイン電極Ｄからソース電極Ｓ１およびＳ２へ流れる電流がゲート電極Ｇに印加される電圧によって制御される。具体的には、ゲート電極Ｇに閾値電圧以上の電圧が印加されると、ｐ-不純物領域２３ａ、２３ｂの表面に少数キャリアによるチャネルが形成され、このチャネルを通じてドレイン電極Ｄからソース電極Ｓ１およびＳ２へ電流Ｉ１２０が流れる。電流Ｉ１２０はｎ型ＳｉＣ基板９、ｎ型ＳｉＣ層１０、ｎ型不純物領域１１ａ〜１１ｃ、ｎ型エピタキシャル層１２、ｐ-不純物領域２３ａ、２３ｂ、およびｎ型不純物領域１６ａ、１６ｂを通って流れる。一方、ゲート電極Ｇに印加される電圧が閾値電圧を下回ると、ｐ-不純物領域２３ａ、２３ｂにチャネルは形成されなくなり、電流Ｉ１２０は遮断される。同時に、ｐ型不純物領域２１ａ〜２１ｃの各々からｎ型不純物領域１１ａ〜１１ｃの各々の内部に空乏層Ｄａ〜Ｄｃが延び、空乏層Ｄａ〜Ｄｃが一体化する。その結果、空乏層Ｄａ〜Ｄｃとによって電流Ｉ１２０の経路が遮断される。つまり、空乏層Ｄａ〜Ｄｃが逆方向電流を遮断する機能を果たすので、耐圧が向上される。
【００６４】
なお、図１２に示す縦型ＭＯＳＦＥＴの構造は一例であり、ＳｉＣよりなる半導体膜の裏面側に形成されたドレイン電極から半導体膜の表面側に形成されたソース電極へ流れる電流が、半導体膜の表面側に形成されたゲート電極に印加される電圧によって制御される構造であれば、縦型ＭＯＳＦＥＴは他の構造であってもよい。
【００６５】
続いて、本実施の形態における縦型ＭＯＳＦＥＴの製造方法について説明する。始めに、図４〜図１１に示す実施の形態１の製造工程と同様の製造工程を経る。続いて、ｎ型ＳｉＣ層１０の表面１０ａ上にｎ型エピタキシャル層１２を形成する。次に、イオン注入法などを用いてｐ-不純物領域２３ａ、２３ｂ、ｐ型不純物領域２４ａ、２４ｂ、およびｎ型不純物領域１６ａ、１６ｂを形成する。その後、ソース電極Ｓ１、Ｓ２、ゲート絶縁層４４、ゲート電極Ｇ、およびドレイン電極Ｄを形成し、本実施の形態における縦型ＭＯＳＦＥＴ１２０が完成する。
【００６６】
本実施の形態における縦型ＭＯＳＦＥＴ１２０およびその製造方法によれば、実施の形態１と同様の効果を得ることができる。加えて、ｎ型ＳｉＣ層１０の表面１０ａ側に形成されたソース電極Ｓ１、Ｓ２およびゲート電極Ｇと、ｎ型ＳｉＣ層１０の裏面側に形成されたドレイン電極とをＭＯＳＦＥＴ１２０が備え、ドレイン電極Ｄからソース電極Ｓ１、Ｓ２へ流れる電流Ｉ１２０がゲート電極Ｇに印加される電圧によって制御される。これにより、ｎ型不純物領域１１ａ〜１１ｃの各々とｐ型不純物領域２１ａ〜２１ｃの各々とで構成されるｐｎ接合によって縦型ＭＯＳＦＥＴ１２０の耐圧を向上することができる。
【００６７】
（実施の形態３）
図１４〜図１６は、本発明の実施の形態３における横型ＭＯＳＦＥＴの構成を示す図である。図１４は上面斜視図であり、図１５は図１４のＸＶ−ＸＶ線に沿った断面図であり、図１６は図１４のＸＶＩ−ＸＶＩ線に沿った断面図である。図１４〜図１６を参照して、本実施の形態における半導体装置としての横型ＭＯＳＦＥＴ１３０は、ｐ型ＳｉＣ基板９と、半導体膜としてのｐ型ＳｉＣ層１０と、ドレイン領域としてのｎ+不純物領域１３と、不純物領域としてのｎ型不純物領域１４と、ｎ型不純物領域１５と、ゲート絶縁層４４と、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極Ｄとを備えている。
【００６８】
ｐ型ＳｉＣ基板９上にはｐ型ＳｉＣ層１０が形成されており、ｐ型ＳｉＣ層１０の表面１０ａ上にはソース電極Ｓ、ゲート絶縁層４４、およびドレイン電極Ｄが形成されている。特に図１４を参照して、ソース電極Ｓ、ゲート絶縁層４４、およびドレイン電極Ｄの各々は、図１４中手前側から奥側に向かってこの順序で横方向に延在している。ゲート絶縁層４４上にはゲート電極Ｇが形成されている。ゲート電極Ｇは、ゲート絶縁層４４の一部を覆うように図１４中横方向に延在している。
【００６９】
ｐ型ＳｉＣ層１０は、実施の形態１におけるｎ型ＳｉＣ層と逆の導電型を有している以外は、ｎ型ＳｉＣ層１０と同様の構成を有している。ｐ型ＳｉＣ層１０の表面１０ａには複数のマクロステップ１が一定の周期で形成されており、マクロステップ１の各々は結晶面２と結晶面３とにより構成されている。ｎ型不純物領域１４は、ゲート電極Ｇとソース電極Ｓとの間における結晶面２に周期的に形成されている。
【００７０】
ｐ型ＳｉＣ層１０の表面１０ａにはｎ+不純物領域１３、ｎ型不純物領域１４、およびｎ型不純物領域１５が形成されている。ｎ+不純物領域１３はソース電極Ｓの真下において図１４中横方向に延在しており、ソース電極Ｓと接触している。ｎ型不純物領域１５はドレイン電極Ｄの真下において図１４中横方向に延在しており、ドレイン電極Ｄと接触している。ｎ型不純物領域１４はｎ+不純物領域１３に隣接しており、かつｎ+不純物領域１３の不純物濃度よりも低い不純物濃度を有している。
【００７１】
なお、これ以外の横型ＭＯＳＦＥＴの構成は、実施の形態１におけるＳＢＤの構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００７２】
図１５を参照して、ＭＯＳＦＥＴ１３０においては、ゲート電極Ｇに閾値電圧以上の電圧が印加されると、ｐ型ＳｉＣ層１０の表面１０ａに少数キャリアによるチャネル（反転層）が形成され、このチャネルを通じてドレイン電極Ｄからソース電極Ｓへ電流Ｉ１３０が流れる。チャネルの厚みはゲート電極Ｇに印加される電圧に比例して増加するため、ゲート電極Ｇに印加される電圧の増加に従ってドレイン電極Ｄからソース電極Ｓへ流れる電流は増加する。一方、ゲート電極Ｇに印加される電圧が閾値電圧を下回ると、ｐ型ＳｉＣ層１０にチャネルは形成されなくなり、電流Ｉ１３０は遮断される。これによって、電流Ｉ１３０がゲート電極Ｇに印加される電圧によって制御される。
【００７３】
ここで、ドレイン電極Ｄからソース電極Ｓへ電流が流れる際に、ｐ型ＳｉＣ層１０中には、大きなエネルギを得た電子や正孔（ホットエレクトロン）が発生しやすく、このホットエレクトロンは、ゲート絶縁層４４に入り込み、閾値電圧などを変化させるなど特性の不安定要因となる。そこで、低濃度の不純物領域であるｎ型不純物領域１４を結晶面２に形成することにより、このｎ型不純物領域１４が横型ＭＯＳＦＥＴ１３０のＬＤＤ領域としての役割を果たす。
【００７４】
なお、図１３に示す横型ＭＯＳＦＥＴ１３０の構造は一例であり、他の構造であってもよい。
【００７５】
続いて、本実施の形態におけるＭＯＳＦＥＴの製造方法について説明する。始めに、図４および図５に示す実施の形態１とほぼ同様の製造方法を用いて、ｐ型ＳｉＣ基板９上にｐ型ＳｉＣ層１０を形成し、ｐ型ＳｉＣ層１０の表面１０ａにトレンチ３０およびメサ部分３１を形成する。ｐ型ＳｉＣ層１０の成長の際の不純物ガスとしては、窒素ガスの代わりにホウ素ガスなどを用いる。そして、ｐ型ＳｉＣ層１０を覆うように被覆膜３２を形成する。次に、たとえば約１５００℃の温度でｐ型ＳｉＣ層１０を熱処理する。これによって、ケイ素をｐ型ＳｉＣ層１０の表面１０ａに供給した状態でｎ型ＳｉＣ層１０が熱処理される。その結果、図１０に示すように、ｐ型ＳｉＣ層１０の表面１０ａには複数の同じ長さのマクロステップ１が形成される。なお、本実施の形態においては窒素雰囲気で熱処理していないので、ｎ型不純物領域１１ａ〜１１ｃは形成されない。
【００７６】
次に図１７および図１８を参照して、ｐ型ＳｉＣ層１０上にレジストＲ３を形成する。レジストＲ３は、図１７に示すように、結晶面２に沿った断面（図１４におけるＸＶ−ＸＶ線に沿った断面）で見た場合にｎ型不純物領域１４を形成する領域以外の領域を覆っている。また、図１８に示すように、結晶面３に沿った断面（図１４におけるＸＶＩ−ＸＶＩ線に沿った断面）で見た場合にｎ型不純物領域１４に対応する領域（図１４においてｎ型不純物領域１４から横方向に延在する領域）以外の領域を覆っている。そして、レジストＲ３をマスクとしてｐ型ＳｉＣ層１０に窒素イオンを注入する。その結果、実施の形態１において説明した原理と同様の原理により、ｐ型ＳｉＣ層１０の結晶面２に窒素が偏在し、ｎ型不純物領域１４が形成される。その後、レジストＲ３を除去する。
【００７７】
次に図１５を参照して、所定の位置にｎ型の不純物イオンを注入する。これにより、ｎ+不純物領域１３およびｎ型不純物領域１５が形成される。その後、ソース電極Ｓ、ドレイン電極Ｄ、ゲート絶縁層４４、およびゲート電極Ｇを形成し、本実施の形態における横型ＭＯＳＦＥＴ１３０が完成する。
【００７８】
本実施の形態における横型ＭＯＳＦＥＴ１３０およびその製造方法によれば、実施の形態１と同様の効果を得ることができる。加えて、ｐ型ＳｉＣ層１０の表面１０ａにケイ素を供給した状態でｐ型ＳｉＣ層１０を熱処理することにより、ｐ型ＳｉＣ層１０をエネルギ的に安定な表面状態に再構成させることができる。その結果、ｐ型ＳｉＣ層１０の表面１０ａにおけるトレンチ３０を形成した位置に、一周期が１００ｎｍ以上のマクロステップ１が得られ、マクロステップ１の平坦部分の長さを従来に比べて長くすることができる。
【００７９】
加えて、窒素を注入する際に、窒素がケイ素を介してｐ型ＳｉＣ層１０に侵入し、ＳｉＣ結晶を構成する炭素原子と置き換わり、ｎ型不純物領域１４を形成する。ここで、マクロステップ１のライザである結晶面２はテラスである結晶面３に比べて不安定な面であるので、結晶面２には結晶面３に比べてより多くの窒素またはホウ素が侵入する。その結果、結晶面２には結晶面３よりも高濃度のｎ型不純物領域１４が形成される。その結果、所望の位置をライザとすることにより、所望の位置に不純物領域を精度よく形成することができる。
【００８０】
また、横型ＭＯＳＦＥＴ１３０は、ｐ型ＳｉＣ層１０の表面１０ａ上に形成されたソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極Ｄを備えている。ドレイン電極Ｄからソース電極Ｓへ流れる電流Ｉ１３０がゲート電極Ｇに印加される電圧によって制御される。横型ＭＯＳＦＥＴ１３０は、ｐ型ＳｉＣ層１０の表面１０ａに形成され、かつドレイン電極Ｄに接触するｎ+不純物領域１３をさらに備えている。ｎ型不純物領域１４はドレイン電極Ｄに隣接して形成されており、かつｎ+不純物領域１３の不純物濃度よりも低い不純物濃度を有している。これにより、ｎ型不純物領域１４が横型ＭＯＳＦＥＴ１３０のＬＤＤ領域としての役割を果たし、ホットキャリアの発生を抑えることができる。
【００８１】
（実施の形態４）
図１９〜図２１は、本発明の実施の形態４における横型ＭＯＳＦＥＴの構成を示す図である。図１９は上面斜視図であり、図２０は図１９のＸＸ−ＸＸ線に沿った断面図であり、図２１は図１９のＸＸＩ−ＸＸＩ線に沿った断面図である。図１９〜図２１を参照して、本実施の形態における横型ＭＯＳＦＥＴ１４０は、ｐ型ＳｉＣ基板９と、半導体膜としてのｐ型ＳｉＣ層１０と、ｎ型不純物領域１７と、ｎ型不純物領域１８と、不純物領域としてのｐ型不純物領域２５と、ゲート絶縁層４４と、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極Ｄとを備えている。
【００８２】
ｐ型ＳｉＣ基板９上にはｐ型ＳｉＣ層１０が形成されており、ｐ型ＳｉＣ層１０の表面１０ａ上にはソース電極Ｓ、ゲート絶縁層４４、およびドレイン電極Ｄが形成されている。特に図１９を参照して、ソース電極Ｓ、ゲート絶縁層４４、およびドレイン電極Ｄの各々は、図１９中手前側から奥側に向かってこの順序で横方向に延在している。ゲート絶縁層４４上にはゲート電極Ｇが形成されおり、図１９中横方向に延在している。
【００８３】
ｐ型ＳｉＣ層１０の表面１０ａには複数のマクロステップ１が一定の周期で形成されており、マクロステップ１の各々は結晶面２と結晶面３とにより構成されている。ｐ型不純物領域２５は、図２０に示すように、結晶面２の各々におけるソース電極Ｓの真下からゲート電極Ｇの真下までの領域に形成されている。またｐ型不純物領域２５は、図２１に示すように、結晶面３におけるソース電極Ｓの真下の領域の一部にも形成されており、これによって、各結晶面２のｐ型不純物領域２５は電気的に接続されており、一体化している。ｎ型不純物領域１７は結晶面３におけるｐ型ＳｉＣ層１０の表面１０ａに形成されており、ソース電極Ｓに接触している。ｎ型不純物領域１８はドレイン領域の真下におけるｐ型ＳｉＣ層１０の表面１０ａに形成されており、ドレイン電極Ｄに接触している。型不純物領域１８は、ドレイン電極Ｄとともに図１４中横方向に延在している。
【００８４】
なお、これ以外の横型ＭＯＳＦＥＴの構成は、実施の形態１におけるＳＢＤの構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００８５】
本実施の形態における横型ＭＯＳＦＥＴ１４０は、実施の形態３における横型ＭＯＳＦＥＴと同様に動作し、ドレイン電極Ｄからソース電極Ｓへ流れる電流Ｉ１４０がゲート電極Ｇに印加される電圧によって制御される。ここで、横型ＭＯＳＦＥＴ１４０においては、ドレイン電極Ｄとｐ型ＳｉＣ層１０とがｐ型不純物領域２５を通じて電気的に接続されている。このため、ゲート電極Ｇに閾値電圧以上の電圧が印加されると、ドレイン電極Ｄからｐ型ＳｉＣ層１０の表面１０ａに少数キャリアが供給される。これにより、チャネルが形成されやすくなり、閾値電圧を低下することができる。
【００８６】
なお、図１０〜図２１に示す横型ＭＯＳＦＥＴ１４０の構造は一例であり、他の構造であってもよい。
【００８７】
続いて、本実施の形態におけるＭＯＳＦＥＴの製造方法について説明する。始めに、図４および図５に示す実施の形態１とほぼ同様の製造方法を用いて、ｐ型ＳｉＣ基板９上にｐ型ＳｉＣ層１０を形成し、ｐ型ＳｉＣ層１０の表面１０ａにトレンチ３０およびメサ部分３１を形成する。そして、ｐ型ＳｉＣ層１０を覆うように被覆膜３２を形成する。次に、たとえば約１５００℃の温度でｐ型ＳｉＣ層１０を熱処理する。これによって、ケイ素をｐ型ＳｉＣ層１０の表面１０ａに供給した状態でｎ型ＳｉＣ層１０が熱処理される。その結果、ｐ型ＳｉＣ層１０の表面１０ａには複数の同じ長さのマクロステップ１が形成される。一方、本実施の形態においては窒素雰囲気で熱処理していないので、ｎ型不純物領域は形成されない。
【００８８】
次に図２２および図２３を参照して、ｐ型ＳｉＣ層１０上にレジストＲ４を形成する。レジストＲ４は、図２２に示すように、結晶面２に沿った断面（図１９におけるＸＸ−ＸＸ線に沿った断面）で見た場合にｐ型不純物領域２５を形成する領域以外の領域を覆っている。また、図２３に示すように、結晶面３に沿った断面（図１９におけるＸＸＩ−ＸＸＩ線に沿った断面）で見た場合にｐ型不純物領域２５に対応する領域以外の領域を覆っている。そして、レジストＲ３をマスクとしてｐ型ＳｉＣ層１０にホウ素イオンを注入する。その結果、実施の形態１において説明した原理と同様の原理により、ｐ型ＳｉＣ層１０の結晶面２にホウ素が偏在し、ｐ型不純物領域２５ａが形成される。その後、レジストＲ４を除去する。
【００８９】
次に図２０を参照して、結晶面３の所定の位置にホウ素イオンを注入する。これにより、結晶面２の各々に形成されたｐ型不純物領域同士が一体化し、ｐ型不純物領域２５が形成される。その後、ｎ型不純物領域１７、ｎ型不純物領域１８、ソース電極Ｓ、ドレイン電極Ｄ、ゲート絶縁層４４、およびゲート電極Ｇを形成し、本実施の形態における横型ＭＯＳＦＥＴ１４０が完成する。
【００９０】
本実施の形態における横型ＭＯＳＦＥＴ１４０およびその製造方法によれば、実施の形態１と同様の効果を得ることができる。加えて、横型ＭＯＳＦＥＴ１４０は、ｐ型ＳｉＣ層１０の表面１０ａに形成されたソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極Ｄをさらに備えている。ドレイン電極Ｄからソース電極Ｓへ流れる電流Ｉ１４０がゲート電極Ｇに印加される電圧によって制御される。ドレイン電極Ｄとｐ型ＳｉＣ層１０とはｐ型不純物領域２５を通じて電気的に接続される。これにより、ｐ型ＳｉＣ層１０にチャネルが形成される際に、ｐ型不純物領域２５からｐ型ＳｉＣ層１０へ少数キャリアが供給される。その結果、横型ＭＯＳＦＥＴ１４０の閾値電圧を低下することができる。
【００９１】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【００９２】
本発明は、ＳｉＣよりなる半導体膜を備えた半導体装置およびその製造方法に適している。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態１におけるＳＢＤの構成を示す断面図である。
【図２】図１のｎ型ＳｉＣ層における２つのマクロステップを拡大して示す斜視図である。
【図３】本発明の実施の形態１におけるＳＢＤの動作を説明するための図である。
【図４】本発明の実施の形態１におけるＳＢＤの製造方法の第１工程を示す図である。
【図５】本発明の実施の形態１におけるＳＢＤの製造方法の第２工程を示す図である。
【図６】図５のＡ部拡大図であって、ＳｉＣ膜の表面にマクロステップが形成される第１状態を示す断面図である。
【図７】図５のＡ部拡大図であって、ＳｉＣ膜の表面にマクロステップが形成される第２状態を示す断面図である。
【図８】図５のＡ部拡大図であって、ＳｉＣ膜の表面にマクロステップが形成される第３状態を示す断面図である。
【図９】図５のＡ部拡大図であって、ＳｉＣ膜の表面にマクロステップが形成される第４状態を示す断面図である。
【図１０】本発明の実施の形態１におけるＳＢＤの製造方法の第３工程を示す図である。
【図１１】（ａ）本発明の実施の形態１におけるＳＢＤの製造方法の第４工程を示す図である。（ｂ）本発明の実施の形態１におけるＳＢＤの製造方法の第４工程の変形例を示す図である。
【図１２】本発明の実施の形態２における縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図１３】本発明の実施の形態２における縦型ＭＯＳＦＥＴの動作を説明するための図である。
【図１４】本発明の実施の形態３における横型ＭＯＳＦＥＴの構成を示す上面斜視図である。
【図１５】図１４のＸＶ−ＸＶ線に沿った断面図である。
【図１６】図１４のＸＶＩ−ＸＶＩ線に沿った断面図である。
【図１７】本発明の実施の形態３における横型ＭＯＳＦＥＴの製造方法を説明するための、図１４のＸＶ−ＸＶ線に沿った断面図である。
【図１８】本発明の実施の形態３における横型ＭＯＳＦＥＴの製造方法を説明するための、図１４のＸＶＩ−ＸＶＩ線に沿った断面図である。
【図１９】本発明の実施の形態４における横型ＭＯＳＦＥＴの構成を示す上面斜視図である。
【図２０】図１９のＸＸ−ＸＸ線に沿った断面図である。
【図２１】図１９のＸＸＩ−ＸＸＩ線に沿った断面図である。
【図２２】本発明の実施の形態４における横型ＭＯＳＦＥＴの製造方法を説明するための、図１９のＸＸ−ＸＸ線に沿った断面図である。
【図２３】本発明の実施の形態４における横型ＭＯＳＦＥＴの製造方法を説明するための、図１９のＸＸＩ−ＸＸＩ線に沿った断面図である。
【符号の説明】
【００９４】
１，１ｂ，１ｃ  マクロステップ、１ａ  バンチングステップ、２，２ａ〜２ｃ，３，３ａ〜３ｃ  結晶面、９  ＳｉＣ基板、１０  ＳｉＣ層、１０ａ  ＳｉＣ層表面、１０ｂ  ＳｉＣ層裏面、１１ａ〜１１ｃ，１４，１５，１６ａ，１６ｂ，１７，１８  ｎ型不純物領域、１２  ｎ型エピタキシャル層、１３  ｎ+不純物領域、２０  トレンチ、２１  メサ部分、２１ａ〜２１ｃ，２４ａ，２４ｂ，２５，２５ａ  ｐ型不純物領域、２３ａ，２３ｂ  ｐ-不純物領域、３０  トレンチ、３１  メサ部分、３２  被覆膜、４１  ショットキー電極、４２  オーミック電極、４４  ゲート絶縁層、４６  ＳｉＣ基板裏面、１１０  ＳＢＤ、１２０  縦型ＭＯＳＦＥＴ、１３０，１４０  横型ＭＯＳＦＥＴ、Ｄ  ドレイン電極、Ｄ４１  空乏層、Ｄａ〜Ｄｃ  空乏層、Ｇ  ゲート電極、Ｉ１１０，Ｉ１２０，Ｉ１３０，Ｉ１４０  電流、Ｒ１〜Ｒ４  レジスト、Ｓ，Ｓ１，Ｓ２  ソース電極、α  オフ角。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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