(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、平面形状が矩形状のデバイス領域にデバイスパターンを形成すると供に、前記デバイス領域を囲むシールリングと、該シールリングよりも外側であって、スクライブラインよりも内側の空き領域に位置するプロセスパターンと、少なくとも前記プロセスパターンと前記スクライブラインとの間に位置し、前記プロセスパターンをダイサーから保護するガイドパターンとを形成する工程とを有し、
前記プロセスパターンを、前記デバイス領域の隣接する二辺の近傍のみに形成し、残りの二辺の近傍には形成せず、
前記プロセスパターンは、前記シールリングと前記ガイドパターンとの間の閉じた領域に位置することを特徴とする半導体装置の製造方法。
【請求項２】
前記スクライブラインで画定された平面形状が矩形状のチップ領域の一つの隅に前記デバイス領域を寄せることにより、前記プロセスパターンが形成される部分の前記空き領域の幅を、前記プロセスパターンが形成されない部分の前記空き領域の幅よりも広くすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
スクライブラインを有する半導体基板の上方において、平面形状が矩形状のデバイス領域に形成されたデバイスパターンと、
前記デバイスパターンを囲むシールリングと、
前記シールリングよりも外側であって、前記スクライブラインよりも内側の空き領域に形成された導電性のプロセスパターンと、
少なくとも一部が前記プロセスパターンと前記スクライブラインとの間に位置し、前記プロセスパターンをダイサーから保護するガイドパターンとを有し、
前記プロセスパターンは、前記シールリングと前記ガイドパターンとの間の閉じた領域に位置し、
前記プロセスパターンが、前記デバイス領域の隣接する二辺の近傍のみに形成され、残りの二辺の近傍には形成されていないことを特徴とする半導体装置。
【請求項４】
前記スクライブラインで画定された平面形状が矩形状のチップ領域の一つの隅に前記デバイス領域が寄せられ、前記プロセスパターンが形成された部分の前記空き領域の幅が、前記プロセスパターンが形成されていない部分の前記空き領域の幅よりも広くされたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ガイドパターンは、層間絶縁膜のホール内に形成された導電性プラグを積層してなることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記プロセスパターンは、前記シールリング及び前記ガイドパターンに囲まれることを特徴とする請求項３に記載の半導体装置。
【請求項７】
透明基板と、
デバイス領域における前記透明基板上に形成されたデバイス用マスクパターンと、
前記デバイス領域を囲むシールリング用マスクパターンと、
前記シールリング用マスクパターンよりも外側であって、スクライブラインよりも内側の空き領域における前記透明基板上に形成されたプロセス用マスクパターンと、
前記プロセス用マスクパターンと前記スクライブラインとの間に位置するガイドパターン用マスクパターンとを有し、
前記プロセス用マスクパターンが、前記シールリング用マスクパターンと前記ガイドパターン用マスクパターンとの間の閉じた領域に位置し、
前記プロセス用マスクパターンが、前記デバイス領域の隣接する二辺の近傍のみに形成され、残りの二辺の近傍には形成されていないことを特徴とする露光用マスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法、及び露光用マスクに関する。
【背景技術】
【０００２】
LSI等の半導体装置の製造工程では、配線や絶縁膜等の様々な膜が半導体基板の上に積層される。これらの膜をパターニングするときに、ステッパ等の露光装置と半導体基板とが位置ずれしていると、上下の膜のパターンがずれてしまい、半導体装置が不良となってしまう。そのため、各膜には、露光装置との位置合わせを行うための位置合わせマークが形成され、その位置合わせマークを目印に露光装置との位置合わせが行われる。
【０００３】
また、半導体装置を構成する真のデバイスパターンの他に、ビアコンタクトチェーンのような検査パターンを各膜に設け、ホール未開口といったプロセス中に発生する不具合を検査パターンで発見することも行われる。
【０００４】
これら位置合わせマークや検査パターン等のプロセスパターンは、特許文献１に開示されるように、デバイス領域の周りのスクライブ領域に設けられることが多い。
【０００５】
ところが、このプロセスパターンが導電性の膜から構成される場合には、スクライブ領域に沿ってダイシングを行う際に、プロセスパターンがダイサーに引っかかってその破片が半導体チップのパッドに付着し、パッド間で電気的なショートを引き起こすという問題がある。また、ダイサーによってプロセスマークが剥離し、この際に半導体基板にひびが入ることもある。
【０００６】
これらの点に鑑み、特許文献１では、レチクルにおけるスクライブラインの中心線よりも外側にプロセスマークを配するようにし、ウエハ上においてデバイス領域とプロセスマークとを離すようにしている。
【０００７】
図１は、この手法を適用したウエハ１の拡大平面図である。
【０００８】
これに示されるように、プロセスマーク３がデバイス領域２から離れて形成されるので、隣接するデバイス領域２の間に、プロセスマーク３に触れないように二本のスクライブライン４を設けることができる。
【０００９】
しかし、これでは隣接するデバイス領域２の間に一本のスクライブライン４を設ける通常の製品と比較してダイシングの回数が二倍となり、ダイサーの寿命が短くなるうえ、ダイシング工程に長時間を要してしまう。
【００１０】
これに対し、特許文献２では、スクライブラインよりも内側のチップ領域にプロセスパターンを設けるようにしている。
【００１１】
しかし、これではプロセスパターンの分だけチップサイズが大きくなり、一つの半導体基板から得られるチップの数が減少するという別の問題を引き起こす。
【００１２】
その他に、本発明に関連する技術が特許文献３、４にも開示されている。
【特許文献１】特開２０００−１９４１１９号公報
【特許文献２】特開平７−２２１４１４号公報
【特許文献３】特開２００４−７９５９６号公報
【特許文献４】特開平６−１７７２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、ダイシング時にプロセスマークが飛散するのを防止できる半導体装置とその製造方法、及び露光用マスクを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、半導体基板の上方に導電膜を形成する工程と、前記導電膜をパターニングすることにより、平面形状が矩形状のデバイス領域にデバイスパターンを形成すると供に、前記デバイス領域を囲むシールリングと、該シールリングよりも外側であって、スクライブラインよりも内側の空き領域に位置するプロセスパターンと、少なくとも前記プロセスパターンと前記スクライブラインとの間に位置し、前記プロセスパターンをダイサーから保護するガイドパターンとを形成する工程とを有し、前記プロセスパターンを、前記デバイス領域の隣接する二辺の近傍のみに形成し、残りの二辺の近傍には形成せず、前記プロセスパターンは、前記シールリングと前記ガイドパターンとの間の閉じた領域に位置する半導体装置の製造方法が提供される。
【００１５】
また、本発明の別の観点によれば、スクライブラインを有する半導体基板の上方において、平面形状が矩形状のデバイス領域に形成されたデバイスパターンと、前記デバイスパターンを囲むシールリングと、前記シールリングよりも外側であって、前記スクライブラインよりも内側の空き領域に形成された導電性のプロセスパターンと、少なくとも一部が前記プロセスパターンと前記スクライブラインとの間に位置し、前記プロセスパターンをダイサーから保護するガイドパターンとを有し、前記プロセスパターンは、前記シールリングと前記ガイドパターンとの間の閉じた領域に位置し、前記プロセスパターンが、前記デバイス領域の隣接する二辺の近傍のみに形成され、残りの二辺の近傍には形成されていない半導体装置が提供される。
【００１６】
更に、本発明の他の観点によれば、透明基板と、デバイス領域における前記透明基板上に形成されたデバイス用マスクパターンと、前記デバイス領域を囲むシールリング用マスクパターンと、前記シールリング用マスクパターンよりも外側であって、スクライブラインよりも内側の空き領域における前記透明基板上に形成されたプロセス用マスクパターンと、前記プロセス用マスクパターンと前記スクライブラインとの間に位置するガイドパターン用マスクパターンとを有し、前記プロセス用マスクパターンが、前記シールリング用マスクパターンと前記ガイドパターン用マスクパターンとの間の閉じた領域に位置し、前記プロセス用マスクパターンが、前記デバイス領域の隣接する二辺の近傍のみに形成され、残りの二辺の近傍には形成されていない露光用マスクが提供される。
【発明の効果】
【００１７】
本発明によれば、デバイス領域よりも外側であって、スクライブラインよりも内側の空き領域に導電性のプロセスパターンを形成するので、ダイシング時にダイサーがプロセスパターンに触れず、ダイサーとの接触でプロセスパターンが飛散するのを防止することができる。その結果、導電性のプロセスパターンの破片によってパッド同士が電気的にショートする等の問題を回避でき、半導体装置の歩留まりを向上させることができる。
【００１８】
また、矩形状のデバイス領域の隣接する二辺の近傍のみにプロセスパターンを形成し、残りの二辺の近傍にはプロセスパターンを形成しないので、チップ領域の一隅にデバイス領域を寄せることで、プロセスパターンの形成領域を確保できる。したがって、スクライブラインで画定されるチップ領域を大きくしなくてもプロセスパターンを余裕をもって配することができ、チップサイズの拡大化を防止できる。
【発明を実施するための最良の形態】
【００１９】
（１）第１実施形態
図２は、本実施形態に係る半導体ウエハ構造の拡大平面図である。
【００２０】
この半導体ウエハ構造１０は、平面形状が矩形状のデバイス領域１３の内側のシリコン基板１１上に、トランジスタや配線等のデバイスパターン１４を有する。また、デバイス領域１３の外側には、ダイサーが通る四本のスクライブライン１５が設けられる。そのスクライブライン１５は、実質的にはダイサーと同じ幅を有しており、例えば９０μm〜１２０μm程度の幅を有する。
【００２１】
上記のデバイス領域１３よりも外側であって、各スクライブライン１５よりも内側の空き領域Ｅ1には導電性のプロセスパターン１２が設けられる。
【００２２】
このプロセスパターン１２は、例えば、ステッパ等の露光装置とシリコン基板１１との位置合わせに使用される位置合わせマークである。この他に、ビアコンタクトチェーン等の検査パターンをプロセスパターン１２として設けてもよい。
【００２３】
そして、プロセスパターン１２は、デバイス領域１３の隣接する二辺L1、L2の近傍のみに形成され、残りの二辺L3、L4の近傍には形成されない。
【００２４】
また、四本のスクライブ領域１５で囲まれた領域は、ダイシング時の個片化の単位となるチップ領域となる。
【００２５】
本実施形態では、上記のデバイス領域１３をチップ領域の一つの隅１８に寄せることにより、プロセスパターン１２が形成される部分の空き領域E1の幅を、プロセスパターン１２が形成されない部分の空き領域E2の幅よりも広くし、空き領域E1に余裕を持ってプロセスパターン１２を配するようにしている。
【００２６】
なお、プロセスパターン１２の配置の仕方はこれに限定されない。
【００２７】
図３（ａ）〜（ｄ）は、プロセスパターン１２の配置の仕方について示す平面図である。これらの図に示されるように、プロセスパターン１２は、デバイス領域１３の隣接する二辺の近傍のみに配置されるのであれば、どこに配置しても構わない。
【００２８】
図４は、ダイシング時の半導体ウエハ構造の拡大平面図である。
【００２９】
ダイシングに際しては、ダイサー１７を用いてスクライブライン１５から半導体ウエハ構造１０を個々の半導体装置に切り分ける。
【００３０】
本実施形態では、スクライブライン１５とデバイス領域１３との間にプロセスパターン１２を設けるので、ダイサー１７がプロセスパターン１２に触れない。したがって、ダイシングによりプロセスパターン１２の破片が飛散するのが防がれ、その破片によって半導体装置のパッド同士が電気的にショートする等の問題を回避することができ、半導体装置の歩留まりを向上させることができる。
【００３１】
しかも、チップ領域の一隅にデバイス領域１３を寄せることでプロセスパターン１２の形成領域を確保しているので、スクライブライン１５で画定されるチップ領域を大きくしなくてもプロセスパターン１２を余裕をもって配することができ、チップサイズの拡大化を防止できる。
【００３２】
更に、本実施形態では隣接するデバイス領域１３の間にスクライブライン１５が一本しか存在しないので、デバイス領域１３の間で特許文献１のようにダイシングを二回行う必要がない。
【００３３】
更に、隣接するスクライブライン１５が等間隔に配置されるので、ダイシングを等間隔に行うことができ、特許文献１のようにダイシングの度に間隔を変える手間が不要となる。
【００３４】
図５は、ダイシングにより得られた半導体装置２０の平面図である。
【００３５】
同図では、デバイス領域１３、空き領域E1、及び半導体装置２０のそれぞれの幅をLd、Ls、Lcで表している。
【００３６】
このうち、デバイス領域１３の幅Ldは、製品の仕様によって決められており、典型的には１２５０μm程度である。また、空き領域Eの幅Lsは、プロセスパターン１２が収まるのに十分な広さが必要である。典型的なプロセスパターン１２の幅は９０μmであるから、空き領域Eの幅Lsも９０μm程度とすればよい。
【００３７】
半導体装置２０の幅Lcは、デバイス領域１３と空き領域Eのそれぞれの幅Ld、Lsを合わせた値以上となるが（Lc≧Ld＋Ls）、チップサイズを小さくするために、この条件を満たす範囲内でなるべく狭くするのが好ましい。
【００３８】
また、この半導体装置２０では、既述のようにデバイス領域１３の隣接する二辺の近傍にのみプロセスパターン１２を配するので、デバイス領域１３の一辺に平行な任意のG-G線に沿う断面から見ると、デバイス領域１３の片側の空き領域E1にのみプロセスパターン１２が現れ、もう片方の空き領域E2にはプロセスパターン１２は現れない。
【００３９】
図６は、本実施形態で使用されるレチクルの全体平面図である。
【００４０】
このレチクル３０は、石英等の透明基板３１の上に、クロム等の遮光膜よりなるプロセス用マスクパターン３２、デバイス用マスクパターン３４、及び遮光パターン３６を有する。
【００４１】
このうち、プロセス用マスクパターン３２とデバイス用マスクパターン３４は、図２で説明したプロセスパターン１２とデバイスパターン１４に対応するものであって、これらのマスクパターン３２、３４の平面レイアウトも各パターン１２、１４と同じ特徴を有する。
【００４２】
また、このレチクル３０におけるスクライブライン３５は、ウエハ上でのスクライブライン１５（図２参照）に対応するものであって、この例では複数のスクライブライン３５によって９個のチップ領域が画定されている。そのチップ領域の各々にはデバイス領域３３が画定されており、該デバイス領域３３の隣接する二辺の近傍にプロセス用マスクパターン３２が配される。
【００４３】
露光に際しては、このレチクル３０を用いて９個のチップ領域を一括してウエハ上のフォトレジストに露光し、次いで３チップの幅だけウエハを横に移動させて同じように一括露光を行う。このような露光方式はステップ・アンド・リピート方式と呼ばれる。
【００４４】
この方式では、ウエハの露光領域の一部が重なるように各回の露光が行われ、重なる部分のフォトレジストは二重露光される。このように二重露光がされる部分のレチクル３０には遮光パターン３６が形成されているので、図６の左端のプロセス用マスクパターン３２に相当するフォトレジストの潜像は、次の露光では遮光パターン３６の影で隠され、その潜像が感光して潰れてしまうのが防止される。
【００４５】
次に、このレチクル３０の設計方法について説明する。
【００４６】
図７は、本実施形態に係るレチクルの設計方法について示すフローチャートである。
【００４７】
最初のステップP1では、ステッパの投影レンズの画角とチップサイズとに基づいて、一つのレチクル３０に収まるチップ領域の数を定める。図６の例では、そのチップ領域の数は９である。
【００４８】
次いで、ステップP2に移り、デバイス領域３３の隣接する二辺の近傍に、プロセス用マスクパターン３２を配置するための空き領域を設ける。
【００４９】
次に、ステップP3に移り、ステップP2で設けた空き領域にプロセス用マスクパターン３２を配置する。これにより、プロセス用マスクパターン３２は、デバイス領域３３の隣接する二辺の近傍にのみ配置されることになる。
【００５０】
続いて、ステップP4に移り、半導体装置を製造するのに必要な全てのプロセス用マスクパターン３２を配置できたかどうかを判断する。
【００５１】
ここで、配置できた（YES）と判断された場合には、レチクル３０の設計を終了する。
【００５２】
一方、配置できない（NO）と判断された場合には、レチクル３０内の一つのチップ領域をプロセス用マスクパターン３２の専用のチップ領域とし、空き領域に配置しきれなかったプロセス用マスクパターン３２をそのチップ領域に配置する。
【００５３】
以上により、レチクル３０の設計を終了する。
【００５４】
次に、本実施形態の変形例について説明する。
【００５５】
・第１変形例
図８は、第１変形例に係る半導体ウエハ構造の拡大平面図である。
【００５６】
本例では、スクライブライン１５とプロセスパターン１２との間に、プロセスパターン１２をダイサーから保護するガイドパターン４２を設ける。ガイドパターン４２により、ダイシング時にプロセスパターン１２がダイサーに直接触れるのが防がれ、ダイサーによってプロセスパターン１２が飛散するのを防止できる。
【００５７】
また、デバイス領域１３を画定すると供にデバイスパターン１４を外部雰囲気の水分等から保護するためのシールリング４１を、平面形状が閉じるようにデバイス領域１３の周縁に設ける。
【００５８】
図９（ａ）は、シールリング４１の断面図である。
【００５９】
これに示されるように、シリコン基板１１の表層にはコバルトシリサイドやニッケルシリサイド等よりなる高融点金属シリサイド層５５が形成されている。そして、この高融点金属シリサイド層５５の上に、酸化シリコンよりなる第１〜第３層間絶縁膜５６、６１、６５が積層される。
【００６０】
これらの層間絶縁膜５６、６１、６５には、第１〜第３ホール５６ａ、６１ａ、６５ａが図示のように形成されており、これらの内部には窒化チタン膜等のグルー膜とタングステン膜とをこの順に形成してなる第１〜第３導電性プラグ５８、６２、６７が埋め込まれる。
【００６１】
シールリング４１は、導電性プラグ５８、６２、６７と、これらの導電性プラグの上に形成された第１〜第３金属パッド６０ｂ、６３ｂ、６８ｂとで構成される。なお、これらの金属パッドは、例えば、窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に積層してなる金属積層膜よりなる。
【００６２】
このように、シールリング４１を金属材料から構成することで、外部雰囲気中に含まれる水分をシールリング４１で阻止し易くなり、デバイスの耐湿性を向上させることが可能となる。
【００６３】
図９（ｂ）は、ガイドパターン４２の断面図である。
【００６４】
このガイドパターン４２は、先の第１〜第３導電性プラグ５８、６２、６７を積層し、更にその上にキャップ導電膜６８ｄを形成してなる。そのキャップ導電膜６８ｄは、第３金属パッド６８ｂと同様に、窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に積層してなる金属積層膜よりなる。
【００６５】
先のシールリング４１で形成した金属パッド６０ｂ、６３ｂはガイドパターン４２には形成しない。このようにすることで、ガイドパターン４２を構成する部材の数がシールリング４１におけるよりも減るので、各部材間の接合点の数が減り、ガイドパターン４２の剛性と機械的強度とを高めることができる。
【００６６】
これにより、仮にダイサーがガイドパターン４２に触れても、ガイドパターン４２が周囲の絶縁膜５８、６２、６７から剥離し難くなる。
【００６７】
但し、高い機械的強度を望まない場合には、シールリング４１と同様にガイドパターン４２に金属パッド６０ｂ、６３ｂを形成してもよい。このようにしても、ガイドパターン４２全体の大きさはプロセスパターン１２よりも大きいので、ダイサーとの接触によって剥離する危険性はプロセスパターン１２よりも低い。
【００６８】
また、ガイドパターン４２を構成する最上層の導電性プラグ６７の上にキャップ導電膜６８ｄを形成することで、酸化され易いタングステンを主にして構成される導電性プラグ６７が実使用下において酸化するのを防止でき、デバイスの信頼性を向上させることができる。
【００６９】
特に、窒化チタン膜は酸素バリア性に優れているので、上記のように窒化チタン膜を含む金属積層膜でキャップ導電膜６８ｄを構成することで、導電性プラグ６７の酸化を効果的に防止することができる。
【００７０】
図１０は、ガイドパターン４２を上から見た拡大平面図である。
【００７１】
これに示されるように、キャップ導電膜６８ｄと導電性プラグ６７はいずれも帯状の平面形状を有する。
【００７２】
そして、キャップ導電膜６８ｄの幅d1は、その下の導電性プラグ６７の幅d2よりも広い。このようにすることで、製造時にキャップ導電膜６８ｄと導電性プラグ６７とが位置ずれした場合であっても、導電性プラグ６７がキャップ導電膜６８ｄからはみ出し難くなり、導電性プラグ６７の酸化をキャップ導電膜６８ｄで確実に防止できるようになる。
【００７３】
・第２変形例
図１１は、第２変形例に係る半導体ウエハ構造の拡大断面図である。
【００７４】
本例では、ガイドパターン４２の平面形状を、プロセスマーク１２とシールリング４１とを囲むような閉じた形状とする。
【００７５】
このようにすることで、プロセスマーク１２やシールリング４１を四方向から保護することができ、ダイシング時におけるプロセスマーク１２が飛散するのを効果的に防止できる。
【００７６】
更に、ダイシング時にダイサーによってガイドパターン４２がダメージを受けても、その内側のシールリング４１にまでダメージは及ばないので、シールリング４１によりデバイスの耐湿性を維持することが可能となる。
【００７７】
（２）第２実施形態
本実施形態では、第１実施形態で説明した半導体装置の製造方法について説明する。
【００７８】
特に、以下では、図８及び図１１で説明したシールリング４１とガイドパターン４２を備えた半導体装置の製造方法について説明する。
【００７９】
図１２〜図２３は、本実施形態に係る半導体装置の製造途中の断面図である。これらの断面図では、図２で説明した空き領域E1、E2とデバイス領域１３とを併記してある。
【００８０】
最初に、図１２に示す断面構造を得るまでの工程について説明する。
【００８１】
まず、シリコン基板１１の表面を熱酸化することにより、デバイス領域１３に熱酸化膜よりなる素子分離絶縁膜４９をLOCOS(Local Oxidation of Silicon)法により形成する。なお、素子分離構造はこれに限定されず、STI(Shallow Trench Isolation)により素子分離を行ってもよい。
【００８２】
次いで、デバイス領域１３においてこの素子分離絶縁膜４９により画定された活性領域にp型不純物をイオン注入してpウェル５０を形成した後、シリコン基板１１の全面に熱酸化膜よりなるゲート絶縁膜５１を形成する。
【００８３】
更に、ゲート絶縁膜５１の上にポリシリコン膜を形成し、それをパターニングしてデバイス領域１３にゲート電極５２を形成する。
【００８４】
幅が広い空き領域E1では、このパターニングによりポリシリコン膜が導電性のプロセスマーク１２として残される。
【００８５】
そのプロセスマーク１２は、例えば露光工程において、ステッパ等の露光装置とシリコン基板１１との位置合わせに使用される位置合わせマークである。この他に、ビアコンタクトチェーン等の検査マークを構成する導電パターンをプロセスマーク１２として形成してもよい。これについては、後の工程においてプロセスマーク１２よりも上の層に形成されるプロセスマークでも同様である。
【００８６】
なお、幅が狭い空き領域E2にはこのプロセスマーク１２を形成しない。
【００８７】
続いて、シリコン基板１１の上側全面にCVD法により絶縁膜を形成した後、それをエッチバックしてプロセスマーク１２とゲート電極５２の横に絶縁性サイドウォール５４として残す。その絶縁膜として、例えば酸化シリコン膜を形成する。
【００８８】
更に、ゲート電極５２と絶縁性サイドウォール５４とをマスクに用いながら、デバイス領域５２にn型不純物をイオン注入する。これにより、ゲート電極５２の横のシリコン基板１１にn型ソース／ドレイン領域５３が形成される。
【００８９】
そして、シリコン基板の上側全面にコバルトやニッケル等よりなる高融点金属層をスパッタ法で形成した後、その高融点金属層をアニールしてシリコンと反応させ、n型ソース／ドレイン領域５３上に高融点金属シリサイド層５５を形成する。その後に、素子分離絶縁膜４９の上等で未反応となっている高融点金属層をウエットエッチングにより除去する。
【００９０】
ここまでの工程により、デバイス領域１３には、ゲート電極５２、ゲート絶縁膜５１、及びn型ソース／ドレイン領域５３等で構成されるMOSトランジスタTRの基本構造が完成する。
【００９１】
その後、シリコン基板１１の上側全面に第１層間絶縁膜５６としてCVD法により酸化シリコン膜を厚さ約６００nmに形成する。ゲート電極５２等を反映して第１層間絶縁膜５６の上面に形成された凹凸は、CMP法による研磨で平坦化される。なお、第１層間絶縁膜５６として厚さが約２００nmのSiON膜と厚さが約６００nmの酸化シリコン膜とをこの順に形成してもよい。
【００９２】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【００９３】
まず、フォトリソグラフィにより第１層間絶縁膜５６をパターニングして第１ホール５６ａを形成する。
【００９４】
次いで、第１ホール５６ａの内面と第１層間絶縁膜５６の上面に、スパッタ法でグルー膜として厚さが約１０nmのチタン膜と厚さが約５０nmの窒化チタン膜とをこの順に形成する。更に、このグルー膜の上にCVD法でタングステン膜を形成し、そのタングステン膜で第１ホール５６ａを完全に埋め込む。
【００９５】
その後に、第１層間絶縁膜５６の上の余分なグルー膜とタングステン膜をCMP法により研磨し、これらの膜を第１ホール５６ａ内にのみ第１導電性プラグ５８として残す。
【００９６】
第１導電性プラグ５８のうち、デバイス領域１３に形成されたものは、n型ソース／ドレイン領域５３やゲート電極５２と電気的に接続される。
【００９７】
一方、空き領域E1、E2に形成された第１導電性プラグ５８は、高融点金属シリサイド層５５を介してシリコン基板１１と機械的に接続される。
【００９８】
続いて、図１４に示すように、第１層間絶縁膜５６と第１導電性プラグ５８の上にスパッタ法で金属積層膜（導電膜）を形成し、それをパターニングすることでデバイス領域１３に一層目金属配線６０ａを形成すると供に、空き領域E1に金属パッド６０ｂとプロセスマーク１２を形成する。その金属積層膜は、例えば、下から順に厚さ約１５０nmの窒化チタン膜、厚さ約３００nmの銅含有アルミニウム膜、及び厚さ約１５０nmの窒化チタン膜である。
【００９９】
空き領域E1に形成されたプロセスマーク１２は、例えば、後の露光工程でステッパとの位置合わせに使用される。
【０１００】
なお、図１４の空き領域E1、E2に形成された第１導電性プラグ５８のうち、スクライブライン１５寄りのものには、上記の金属パッド６０ｂは形成しない。
【０１０１】
次いで、図１５に示すように、シリコン基板１１の上側全面に第２層間絶縁膜６１としてCVD法により酸化シリコン膜を厚さ約２５００nmに形成する。その後、この第２層間絶縁膜６１の上面をCMP法により研磨して平坦化する。
【０１０２】
次に、図１６に示すように、フォトリソグラフィにより第２層間絶縁膜６１をパターニングし、第２層間絶縁膜６１に第２ホール６１ａを形成する。
【０１０３】
そして、第１導電性プラグ５８と同じ形成方法を用いて、その第２ホール６１ａ内に第２導電性プラグ６２を形成する。
【０１０４】
次いで、図１７に示すように、窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に積層してなる金属積層膜（導電膜）をスパッタ法により第２層間絶縁膜６１上に形成し、その金属積層膜をパターニングする。なお、この金属積層膜を構成する各膜の膜厚は、一層目金属配線６０ａにおけるのと同様である。
【０１０５】
これにより、デバイス領域１３では、第２導電性プラグ６２の上に二層目金属配線６３ａが形成される。一方、空き領域E1では、この金属積層膜よりなるプロセスマーク１２と金属パッド６３ｂが形成される。
【０１０６】
なお、幅の狭い空き領域E2では、金属パッド６３ｂのみが形成され、プロセスマーク１２は形成されない。
【０１０７】
次いで、図１８に示すように、シリコン基板１１の上側全面にCVD法により酸化シリコン膜を厚さ約２５００nmに形成し、その酸化シリコン膜を第３層間絶縁膜６５とする。二層目金属配線６３ａや金属パッド６３ｂを反映して第３層間絶縁膜６５の表面に形成された凹凸はCMPによる研磨で平坦化される。
【０１０８】
そして、フォトリソグラフィによるパターニングで第３層間絶縁膜６５に第３ホール６５ａを形成した後、第１、第２導電性プラグ５８、６２と同様にして、第３ホール６５ａ内に第３導電性プラグ６７を形成する。
【０１０９】
次に、図１９に示す断面構造を得るまでの工程について説明する。
【０１１０】
まず、第３層間絶縁膜６５と第３導電性プラグ６７のそれぞれの上に、スパッタ法で金属積層膜（導電膜）を形成する。その金属積層膜は、一層目金属配線６０ａと同様に、下から窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に積層してなる。
【０１１１】
そして、この金属積層膜をパターニングすることにより、デバイス領域１３に三層目金属配線６８ａとボンディングパッド６８ｃとを形成する。このうち、ボンディングパッド６８ｃには、後の工程で金線等のボンディングワイヤが接合される。
【０１１２】
また、空き領域E1には、上記の金属積層膜よりなるキャップ導電膜６８ｄ、プロセスマーク１２、及び金属パッド６８ｂが形成される。
【０１１３】
このうち、キャップ導電膜６８ｂは、その下の第１〜第３導電性プラグ５８、６２、６７と供に、ダイサーからプロセスマーク１２を保護するガイドパターン４２を構成する。
【０１１４】
一方、金属パッド６８ｄは、第１〜第３導電性プラグ５８、６２、６７及び金属パッド６０ｂ、６３ｂと供にシールリング４１を構成する。第１実施形態で説明したように、シールリング４１は、デバイス領域１３に形成されたゲート電極５２や配線６８ａ等のデバイスパターンを外部雰囲気中の水分から保護する役割を担う。
【０１１５】
この後に、シリコン基板１１の上側全面に第１パッシベーション膜７０としてCVD法により酸化シリコン膜を約２０００nmの厚さに形成する。そして、この第１パッシベーション膜７０の上面を研磨することにより、該上面に三層目金属配線６８ａ等を反映して形成された凹凸を平坦化する。なお、場合によっては、このような研磨による平坦化処理を省いてもよい。
【０１１６】
次に、図２０に示すように、第１パッシベーション膜７０の上に、耐水性に優れた窒化シリコン膜を厚さ約５００nmに形成し、この窒化シリコン膜を第２パッシベーション膜７１とする。この第２パッシベーション膜７１は、第１パッシベーション膜７０と協働して水分の浸入を阻止し、デバイスの耐湿性を高めるように機能する。
【０１１７】
続いて、図２１に示すように、第２パッシベーション膜７１の上にフォトレジストを塗布し、それを露光、現像して第１レジストパターン７３を形成する。
【０１１８】
そして、この第１レジストパターン７３をマスクにして第１、第２パッシベーション膜７０、７１をエッチングすることにより、ボンディングパッド６８ｃの上のこれらの膜に第１窓７１ａを形成する。
【０１１９】
この後に、第１レジストパターン７３は除去される。
【０１２０】
次いで、図２２に示すように、第２パッシベーション膜７１の上にポリイミドよりなる保護膜７４を形成する。感光性ポリイミドで保護膜７４を構成する場合には、露光、現像によってボンディングパッド６８ｃの上の保護膜７４に第２窓７４ａを形成する。一方、非感光性ポリイミドで保護膜７４を構成する場合には、エッチングにより第２窓７４ａを形成する。
【０１２１】
保護膜７４は外部の機械的衝撃からデバイスを保護するものであるが、機械的衝撃が問題にならない場合には保護膜７４は省いてもよい。
【０１２２】
その後に、図２３に示すように、スクライブライン１５に沿ってダイシングをすることにより、半導体装置毎に個片化する。
【０１２３】
その半導体装置の平面レイアウトは、例えば既述の図８又は図１１のようになる。
【０１２４】
以上により、本実施形態に係る半導体装置の製造方法の主要工程を終了する。
【０１２５】
本実施形態によれば、第１実施形態で説明したように、スクライブライン１５とプロセスマーク１２が重ならないように、空き領域E1にプロセスマーク１２を配するようにしたので、図２３の工程でダイサーが導電性のプロセスマーク１２に触れない。そのため、ダイサーとの接触に起因したプロセスマーク１２の破片が発生せず、該破片によって二つのボンディングパッド６８ｃ同士が電気的にショートする等の不具合を防止でき、半導体装置の歩留まりを向上させることが可能となる。
【０１２６】
更に、スクライブライン１５とプロセスマーク１２との間にガイドパターン４２を設けたので、ダイサーとプロセスマーク１２との接触をガイドパターン４２により効果的に防止できる。
【０１２７】
（３）第３実施形態
次に、本発明の第３実施形態に係る半導体装置の製造方法について説明する。図２４〜図３０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１、第２実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１２８】
本実施形態に係る半導体装置を製造するには、まず、第２実施形態で説明した図１２〜図１９の工程を行うことにより、図２４に示す断面構造を得る。
【０１２９】
但し、本実施形態では、第１実施形態で形成したキャップ導電膜６８ｄ（図１９参照）を省き、第１〜第３導電性プラグ５８、６２、６７のみでガイドパターン４２を構成する。
【０１３０】
次に、図２５に示すように、第１パッシベーション膜７０の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン７５を形成する。
【０１３１】
次いで、図２６に示すように、第２レジストパターン７５をマスクにして第１パッシベーション膜７０をエッチングすることにより、ガイドパターン４２の上に第１パッシベーション膜７０を除去し、ガイドパターン４２を構成する最上層の第３導電性プラグ６７の上面を露出させる。
【０１３２】
この後に、第２レジストパターン７５は除去される。
【０１３３】
続いて、図２７に示すように、第３導電性プラグ６７と第１パッシベーション膜７０のそれぞれの上に、窒化シリコンよりなる第２パッシベーション膜７１を形成する。
【０１３４】
次に、図２８に示す断面構造を得るまでの工程について説明する。
【０１３５】
まず、第２パッシベーション膜７１の上にフォトレジストを塗布する。そして、このフォトレジストを露光、現像して第３レジストパターン７６を形成する。
【０１３６】
その後、この第３レジストパターン７６をマスクにして第１、第２レジストパターン７０、７１をエッチングすることにより、ボンディングパッド６８ｃの上のこれらの膜に第１窓７１ａを形成すると供に、スクライブライン１５における第２キャップ絶縁膜７１を除去する。
【０１３７】
なお、このエッチングでは、ボンディングパッド６８ｃの上に第１パッシベーション膜７０の残渣を残さないようにオーバーエッチングが行われる。そのため、スクライブライン１５における第３層間絶縁膜６５もこの工程で途中の深さまでエッチングされることになる。
【０１３８】
この後に、第３レジストパターン７６は除去される。
【０１３９】
次いで、図２９に示すように、第２実施形態の図２２で説明した工程を行うことにより、第２パッシベーション膜７１の上にポリイミドよりなる保護膜７４を形成する。
【０１４０】
この後に、図３０に示すように、スクライブライン１５に沿ってダイシングをすることにより、半導体装置毎に個片化し、本実施形態に係る半導体装置の製造方法の主要工程を終了する。
【０１４１】
以上説明した本実施形態によれば、第１〜第３導電性プラグ５８、６２、６７のみでガイドパターン４２を構成し、第２実施形態のようなキャップ導電膜６８ｄを形成しない。その結果、ガイドパターン４２を構成する部材の数が第２実施形態よりも減るので、各部材間の接合点の数が減り、ガイドパターン４２の機械的強度を高めることができる。
【０１４２】
しかも、ガイドパターン４２を構成する最上層の導電性プラグ６７の上に、耐水性に優れた窒化シリコンよりなる第２パッシベーション膜７１を直接形成するようにしたので、酸化され易いタングステンを主にして構成される導電性プラグ６７が実使用下において酸化するのを防止できる。
【０１４３】
更に、本実施形態では、ダイシングを行うときに、スクライブライン１５に第１、第２パッシベーション膜７０、７１が存在しないので、ダイサーの力や振動がこれらの膜７０、７１を通じてデバイス領域１３に及ぶのが抑制され、デバイス領域１３におけるゲート電極等のデバイスパターン５２がダイサーの振動等によって破壊される危険性を低減することができる。
【０１４４】
（４）第４実施形態
次に、本発明の第４実施形態に係る半導体装置の製造方法について説明する。
【０１４５】
図３１〜図３３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１４６】
本実施形態に係る半導体装置を製造するには、まず、第２実施形態で説明した図１２〜図２１の工程を行うことにより、図３１に示す断面構造を得る。
【０１４７】
但し、本実施形態では、第１レジストパターン７３をスクライブライン１５に形成せず、第１レジストパターン７３をマスクにするエッチングで第１窓７１ａを形成する際、オーバーエッチングを進めてスクライブライン１５の第１、第２パッシベーション膜７０、７１を完全に除去すると供に、その下の最上層の第３層間絶縁膜６５も途中の深さまでエッチングする。
【０１４８】
この後に、第１レジストパターン７３は除去される。
【０１４９】
次に、図３２に示すように、第２実施形態と同様にしてポリイミドよりなる保護膜７４を第２パッシベーション膜７１の上に形成する。
【０１５０】
その後に、図３３に示すように、スクライブライン１５に沿ってダイシングを行うことにより、半導体装置毎に個片化する。図３１の工程でスクライブライン１５における第３層間絶縁膜６５を途中の深さまでエッチングしてあるので、このエッチングを反映した段差Ａがダイシングの後にも第３層間絶縁膜６５に残る。また、第１、第２パッシベーション膜７０、７１の側面S1から離れてダイサーが通るので、ダイシングの終了時には、該側面S1がシリコン基板１０の外周側面S2から後退した構造が得られる。
【０１５１】
以上により、本実施形態に係る半導体装置の製造方法の主要工程を終了する。
【０１５２】
上記した本実施形態によれば、図３１に示したように、エッチングにより第１、第２パッシベーション膜７０、７１に第１窓７１ａを形成するときに、オーバーエッチングによりスクライブライン１５における最上層の層間絶縁膜６５を途中の深さまでエッチングした。
【０１５３】
したがって、図３３の工程でダイシングを行うときに、ダイサーが切断すべき膜の厚さが少なくて済むので、ダイサーの力や振動が第１〜第３層間絶縁膜５６、６１、６５を通じてデバイス領域１３に及び難くなり、デバイス領域１３におけるゲート電極５２ａ等のデバイスパターンがダイサーの振動等によって破壊され難くなる。
【０１５４】
（５）第５実施形態
次に、本発明の第５実施形態に係る半導体装置の製造方法について説明する。
【０１５５】
図３４〜図３６は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１〜第４実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１５６】
本実施形態に係る半導体装置を製造するには、まず、第４実施形態で説明した図３１の工程を行う。
【０１５７】
その後、図３４に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第４レジストパターン８０を形成する。
【０１５８】
次に、この第４レジストパターン８０をマスクにして、スクライブライン１５における最上層の層間絶縁膜６５から最下層の層間絶縁膜５８までをエッチングし、スクライブ領域１５に高融点金属シリサイド層５５を表出させる。
【０１５９】
この後に、第４レジストパターン８０を除去する。
【０１６０】
次いで、図３５に示すように、第２実施形態で説明したポリイミドよりなる保護膜７４を第２パッシベーション膜７１の上に形成する。
【０１６１】
そして、図３６に示すように、スクライブラインに沿ってダイシングを行い、半導体装置毎に個片化する。
【０１６２】
このダイシングの際、ダイサーは、第１〜第３層間絶縁膜５６、６１、６５の側面S3からわずかな間隔をおいてシリコン基板１１のみを切断する。そのため、ダイシング終了後には、第１〜第３層間絶縁膜５６、６１、６５のそれぞれの側面S3が、シリコン基板１１の外周側面S2から後退した構造となる。
【０１６３】
以上により、本実施形態に係る半導体装置の製造方法の主要工程を終了する。
【０１６４】
本実施形態によれば、図３６の工程でダイシングを行う際、ダイシングライン１５に第１〜第３層間絶縁膜５６、６１、６５が存在しない。したがって、ダイサーの力や振動が第１〜第３層間絶縁膜５６、６１、６５を通じてデバイス領域１３に伝わらないので、デバイス領域１３に形成されたゲート電極５２等のデバイスパターンがダイサーの振動等によって破壊される危険性を第４実施形態よりも更に低減することができる。
【０１６５】
以上、本発明の実施形態について詳細に説明したが、本発明は上記各実施形態に限定されない。
【０１６６】
例えば、第１〜第５実施形態ではいずれも半導体基板としてシリコン基板を用いたが、GaAs基板のような化合物半導体基板を用いてもよい。GaAs基板は、シリコン基板と比較してプロセスマークからひびが入り易い。したがって、GaAs基板を用いた化合物半導体装置に第１〜第５実施形態を適用することで、化合物半導体装置の歩留まりを向上させることができる。
【０１６７】
以下に、本発明の特徴を付記する。
【０１６８】
（付記１）  半導体基板の上方に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、平面形状が矩形状のデバイス領域にデバイスパターンを形成すると供に、該デバイス領域よりも外側であって、スクライブラインよりも内側の空き領域にプロセスパターンを形成する工程とを有し、
前記プロセスパターンを、前記デバイス領域の隣接する二辺の近傍のみに形成し、残りの二辺の近傍には形成しないことを特徴とする半導体装置の製造方法。
【０１６９】
（付記２）  前記スクライブラインで画定された平面形状が矩形状のチップ領域の一つの隅に前記デバイス領域を寄せることにより、前記プロセスパターンが形成される部分の前記空き領域の幅を、前記プロセスパターンが形成されない部分の前記空き領域の幅よりも広くすることを特徴とする付記１に記載の半導体装置の製造方法。
【０１７０】
（付記３）  前記スクライブラインと前記プロセスパターンとの間に、前記プロセスパターンをダイサーから保護するガイドパターンを形成する工程とを更に有することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
【０１７１】
（付記４）  前記ガイドパターンは、導電性プラグを積層してなることを特徴とする付記３に記載の半導体装置の製造方法。
【０１７２】
（付記５）  最上層の前記導電性プラグの上に、窒化チタン膜を含む金属積層膜よりなるキャップ導電膜を形成する工程を更に有することを特徴とする付記４に記載の半導体装置の製造方法。
【０１７３】
（付記６）  前記キャップ導電膜の幅を、前記導電性プラグの幅よりも広くすることを特徴とする付記５に記載の半導体装置の製造方法。
【０１７４】
（付記７）  最上層の前記導電性プラグの上に、窒化シリコンよりなるパッシベーション膜を形成する工程を更に有することを特徴とする付記４に記載の半導体装置の製造方法。
【０１７５】
（付記８）  複数層の層間絶縁膜を形成する工程と、
最上層の前記層間絶縁膜の上にパッドを形成する工程と、
前記パッドの上にパッシベーション膜を形成する工程と、
前記パッシベーション膜を選択的にエッチングすることにより、前記パッドの上の該パッシベーション膜に窓を形成すると供に、前記スクライブラインにおける前記パッシベーション膜を除去して、オーバーエッチングによりその下の最上層の前記層間絶縁膜をエッチングする工程と、
最上層の前記層間絶縁膜をエッチングした後、前記スクライブラインに沿ってダイシングを行う工程とを更に有することを特徴とする付記１〜付記７のいずれかに記載の半導体装置の製造方法。
【０１７６】
（付記９）  複数層の層間絶縁膜を形成する工程と、
前記スクライブラインにおける最上層の前記層間絶縁膜から最下層の該層間絶縁膜をエッチングする工程と、
前記エッチングの後、前記スクライブラインに沿って前記半導体基板をダイシングする工程とを更に有することを特徴とする付記１〜付記７のいずれかに記載の半導体装置の製造方法。
【０１７７】
（付記１０）  前記プロセスパターンとして、位置合わせマーク又は検査パターンを形成することを特徴とする付記１〜付記９のいずれかに記載の半導体装置の製造方法。
【０１７８】
（付記１１）  半導体基板の上方において、平面形状が矩形状のデバイス領域に形成されたデバイスパターンと、
前記デバイス領域よりも外側であって、スクライブラインよりも内側の空き領域に形成された導電性のプロセスパターンとを有し、
前記プロセスパターンが、前記デバイス領域の隣接する二辺の近傍のみに形成され、残りの二辺の近傍には形成されていないことを特徴とする半導体装置。
【０１７９】
（付記１２）  前記スクライブラインで画定された平面形状が矩形状のチップ領域の一つの隅に前記デバイス領域が寄せられ、前記プロセスパターンが形成された部分の前記空き領域の幅が、前記プロセスパターンが形成されていない部分の前記空き領域の幅よりも広くされたことを特徴とする付記１１に記載の半導体装置。
【０１８０】
（付記１３）  前記スクライブラインと前記プロセスパターンとの間に、前記プロセスパターンをダイサーから保護するガイドパターンが形成されたことを特徴とする付記１１又は付記１２に記載の半導体装置。
【０１８１】
（付記１４）  前記ガイドパターンは、層間絶縁膜のホール内に形成された導電性プラグを積層してなることを特徴とする付記１３に記載の半導体装置。
【０１８２】
（付記１５）  最上層の前記導電性プラグの上に、窒化チタン膜を含む金属積層膜よりなるキャップ導電膜が形成されたことを特徴とする付記１４に記載の半導体装置。
【０１８３】
（付記１６）  最上層の前記導電性プラグの上に、窒化シリコンよりなるパッシベーション膜が形成されたことを特徴とする付記１４に記載の半導体装置。
【０１８４】
（付記１７）  複数層の層間絶縁膜と、
最上層の前記層間絶縁膜上に形成され、前記半導体基板の外周側面から後退した側面を備えたパッシベーション膜とを更に有し、
前記パッシベーション膜の前記側面の下の最上層の前記層間絶縁膜に段差が形成されたことを特徴とする付記１１〜付記１６のいずれかに記載の半導体装置。
【０１８５】
（付記１８）  複数層の層間絶縁膜を更に有し、
前記層間絶縁膜のそれぞれの側面が、前記半導体基板の外周側面から後退していることを特徴とする付記１１〜付記１６のいずれかに記載の半導体装置。
【０１８６】
（付記１９）  前記プロセスパターンは、位置合わせマーク又は検査パターンであることを特徴とする付記１１〜付記１８のいずれかに記載の半導体装置。
【０１８７】
（付記２０）  透明基板と、
デバイス領域における前記透明基板上に形成されたデバイス用マスクパターンと、
前記デバイス領域よりも外側であって、スクライブラインよりも内側の空き領域における前記透明基板上に形成されたプロセス用マスクパターンとを有し、
前記プロセス用マスクパターンが、前記デバイス領域の隣接する二辺の近傍のみに形成され、残りの二辺の近傍には形成されていないことを特徴とする露光用マスク。
【図面の簡単な説明】
【０１８８】
【図１】図１は、従来例に係るウエハの拡大平面図である。
【図２】図２は、本発明の第１実施形態に係る半導体ウエハ構造の拡大平面図である。
【図３】図３（ａ）〜（ｄ）は、プロセスパターンの配置の仕方について示す平面図である。
【図４】図４は、本発明の第１実施形態に係る半導体ウエハ構造のダイシング時の拡大平面図である。
【図５】図５は、本発明の第１実施形態において、ダイシングにより得られた半導体装置の平面図である。
【図６】図６は、本発明の第１実施形態で使用されるレチクルの全体平面図である。
【図７】図７は、本発明の第１実施形態で使用されるレチクルの設計方法について示すフローチャートである。
【図８】図８は、本発明の第１実施形態の第１変形例に係る半導体ウエハ構造の拡大平面図である。
【図９】図９（ａ）はシールリングの断面図であり、図９（ｂ）はガイドパターンの断面図である。
【図１０】図１０は、ガイドパターンを上から見た拡大平面図である。
【図１１】図１１は、本発明の第１実施形態の第２変形例に係る半導体ウエハ構造の拡大平面図である。
【図１２】図１２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１３】図１３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１４】図１４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１５】図１５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１６】図１６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１７】図１７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１８】図１８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１９】図１９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図２０】図２０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図２１】図２１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図２２】図２２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図２３】図２３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図２４】図２４は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２５】図２５は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２６】図２６は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２７】図２７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２８】図２８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２９】図２９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３０】図３０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図３１】図３１は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３２】図３２は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３３】図３３は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３４】図３４は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３５】図３５は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３６】図３６は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その３）である。
【符号の説明】
【０１８９】
１…ウエハ、２…デバイス領域、３…プロセスマーク、４…スクライブライン、１０…半導体ウエハ構造、１１…シリコン基板、１２…プロセスマーク、１３…デバイス領域、１４…デバイスパターン、１５…スクライブライン、１７…ダイサー、１８…チップ領域の隅、２０…半導体装置、３０…レチクル、３１…石英基板、３２…プロセス用マスクパターン、３３…デバイス領域、３４…デバイス用マスクパターン、３５…スクライブライン、３６…遮光パターン、４１…シールリング、４２…ガイドパターン、４９…素子分離絶縁膜、５０…pウェル、５１…ゲート絶縁膜、５２…ゲート電極、５３…n型ソース／ドレイン領域、５４…絶縁性サイドウォール、５５…高融点金属シリサイド層、５６…第１層間絶縁膜、５６ａ…第１ホール、５８…第１導電性プラグ、６０ａ…一層目金属配線、６０ｂ…金属パッド、６１…第２層間絶縁膜、６１ａ…第２ホール、６２…第２導電性プラグ、６３ａ…二層目金属配線、６３ｂ…金属パッド、６５…第３層間絶縁膜、６５ａ…第３ホール、６７…第３導電性プラグ、６８ａ…三層目金属配線、６８ｂ…キャップ導電膜、６８ｃ…ボンディングパッド、６８ｄ…キャップ導電膜、７０…第１パッシベーション膜、７１…第２パッシベーション膜、７１ａ…第１窓、７３…第１レジストパターン、７４…保護膜、７４ａ…第２窓、７５…第２レジストパターン、７６…第３レジストパターン、８０…第４レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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