(57)【特許請求の範囲】
【請求項１】
２つ以上の単相インバータが直列に接続され、前記２つ以上の単相インバータからの合成された交流出力を負荷に供給する電力変換装置において、前記２つ以上の単相インバータのうちの前記負荷に接続されているアームを有する単相インバータは、前記負荷に対する該単相インバータの出力極性が切り替わるときにスイッチングを行う１パルスアームと常時ＰＷＭスイッチングを行うＰＷＭアームとで構成され、ＰＷＭ制御がなされるＰＷＭインバータであり、前記ＰＷＭアームは前記負荷に接続され、前記1パルスアームは前記ＰＷＭインバータ以外の単相インバータに接続されることを特徴とする電力変換装置。
【請求項２】
前記2つ以上の単相インバータのうちの１つの単相インバータは、直流電源電圧を昇降圧する昇降圧コンバータに接続され、前記昇降圧コンバータおよびコンデンサにて直流母線電圧を確保し、前記昇降圧コンバータに接続された単相インバータ以外の単相インバータは、直流電源及びコンデンサにて直流母線電圧を確保し、前記昇降圧コンバータに接続された単相インバータ以外の単相インバータの直流母線電圧は、前記昇降圧コンバータに接続された単相インバータの直流母線電圧以下に設定されたことを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記１パルスアームの半導体スイッチング素子に接続されるゲート抵抗は、PWMアームの半導体スイッチング素子に接続されるゲート抵抗より大きい値に設定されたことを特徴とする請求項１または２に記載の電力変換装置。
【請求項４】
前記PWMインバータは、前記１パルスアームの半導体スイッチング素子のスイッチング速度を決定するゲート抵抗を有する第1のゲート駆動回路と、前記PWMアームの半導体スイッチング素子のスイッチング速度を、前記PWMアームの半導体スイッチング素子のターンオン、ターンオフそれぞれに対して個別に設定する第2のゲート駆動回路とを備えたことを特徴とする請求項１または２に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のMOSFETやIGBT等の半導体スイッチング素子を用いて直流電力を交流電力に変換する電力変換装置に関するものである。
【背景技術】
【０００２】
従来のこの種電力変換装置は、入力の直流電源電圧をチョッパ回路で昇圧した直流電圧を直流電源とし、所定の期間のみパルス波形を出力する第１の単相インバータと、パルス幅変調方式（以下PWMと称する）にて出力する第２、第３の単相インバータとの交流側を直列接続し、上記複数の単相インバータの中から選択された所定の組み合わせによる各発生電圧の総和により出力電圧を得るように電力変換装置を構成し、ＰＷＭ出力するインバータの母線電圧を低くすることで、スイッチングロスを低下させ、変換効率の向上を図るようにしたものがある（例えば特許文献１参照）。
【０００３】
【特許文献１】国際公開ＷＯ２００６／０９０６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記特許文献１に示すような従来の電力変換装置に用いられる複数台の単相インバータはフルブリッジインバータであり、その単相インバータのうち、PWMにて出力する単相インバータを構成する２つのアームは、それぞれ高いスイッチング周波数にてスイッチングしていた。半導体スイッチング素子を用いて構成される電力変換装置では、半導体スイッチング素子のスイッチングの際にサージ電圧が発生する。スイッチングする際に電流が変化率di/dtで変化する場合、配線自身が持つ浮遊インダクタンスLに対して誘導電圧（L・di/dt）がスパイク状に発生する。
【０００５】
近年の技術の進歩により半導体スイッチング素子のスイッチング速度の高速化が進んでいるが、これにより電流変化率が高くなるため、発生するサージ電圧が高くなり破壊に至るケースがある。電力変換装置の電力変換効率が高くなるためには上記スイッチングを速くし、スイッチング損失を減らす必要があるが、スイッチングが速いためサージ電圧は高くなり、インバータを構成する全ての半導体スイッチング素子に対してスナバ回路を付加する必要が生じたり、高耐圧品が必要になるといった問題があった。しかし、それを行うとスナバ損失が増加し、オン抵抗による導通損失が増加することになり電力変換効率の低下に繋がったり、コストが高くなる問題があった。
【０００６】
また、パルス波形を出力する単相インバータとPWM出力する単相インバータはインバータの交流出力端子で直列接続されているため、その端子の電位は同電位であるため、PWM出力する単相インバータのスイッチングに伴う電位変動は、パルス波形を出力する単相インバータの電位を変動させることにもなり、その単相インバータの直流母線の電圧変動が大きくなることによりノイズを多く発生したり、浮遊を含む静電容量成分による充放電損失が増加するといった問題があった。
【０００７】
この発明は、このような問題を解決するためになされたもので、単相インバータの直流母線の電圧変動を抑えると共に、スイッチング速度を遅くしてサージ電圧を抑えることができ、損失の低下、コストの低減を図ることができる電力変換装置を実現することを目的とする。
【課題を解決するための手段】
【０００８】
この発明になる電力変換装置は、２つ以上の単相インバータが直列に接続され、前記２つ以上の単相インバータからの合成された交流出力を負荷に供給する電力変換装置において、前記２つ以上の単相インバータのうちの前記負荷に接続されているアームを有する単相インバータは、前記負荷に対する該単相インバータの出力極性が切り替わるときにスイッチングを行う１パルスアームと常時ＰＷＭスイッチングを行うＰＷＭアームとで構成され、ＰＷＭ制御がなされるＰＷＭインバータであり、前記ＰＷＭアームは前記負荷に接続され、前記1パルスアームは前記ＰＷＭインバータ以外の単相インバータに接続されることを特徴とするものである。
【発明の効果】
【０００９】
出力交流波形の１周期中でのスイッチング数が極めて少ない１パルスアームの交流側出力端子とパルス波形を出力する単相インバータの交流側出力端子を接続することにより、パルス波形を出力する単相インバータの直流母線の電圧変動を抑えることが出来る。またスイッチング回数の少ない１パルススイッチング側のスイッチング損失は電力変換効率に与える影響が少ないため、スイッチング速度を遅くしてサージ電圧を抑えることができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１.
以下、この発明の実施の形態１による電力変換装置について、図に従って説明する。図１は、この発明の実施の形態１による電力変換装置の構成を示す回路図である。図１において、１は直流電源、２は昇降圧コンバータ、３は後で説明する第１の単相インバータの入力コンデンサ、４は同じく後で説明する第２の単相インバータの入力コンデンサ、５は第２の単相インバータ用直流電源、６は第１の単相インバータ、７は第２の単相インバータ、８はフィルタリアクトル、９はフィルタコンデンサ、１０は負荷、１１は制御装置で、第１の単相インバータの制御信号１２、第２の単相インバータの制御信号１３、昇降圧コンバータの制御信号１４を出力している。なお、第２の単相インバータ７は、負荷１０に接続されているアームを有するものであり、その出力極性が切り替わるときのみスイッチングする１パルスアーム１５と、常時ＰＷＭでスイッチングするＰＷＭアーム１６で構成されているＰＷＭインバータである。ＰＷＭアーム１６は負荷１０に接続され、１パルスアーム１５はＰＷＭインバータ以外の単相インバータである第１の単相インバータ６に接続されている。また、第２の単相インバータ７は、昇降圧コンバータ２に接続された単相インバータ以外の単相インバータである。
【００１１】
図１に示すように、昇降圧コンバータ２により直流電源１で得られた直流電圧を所定の電圧まで昇圧あるいは降圧し、第１の直流電源となる第１の単相インバータの入力コンデンサ３に充電して、第１の単相インバータ６の直流母線電圧が得られる。また、第１の単相インバータの入力コンデンサ３の直流電力を入力とする第１の単相インバータ６の交流側出力端子の一方は、第２の単相インバータ７の１パルスアーム１５の交流側出力端子と接続し、他方の交流側出力端子はフィルタリアクトル８に接続されており、２個の単相インバータ６、７の直列多重にてインバータ部を構成している。
【００１２】
各単相インバータ６、７は、ダイオードを逆並列に接続した（もしくは自己消弧型半導体スイッチング素子の寄生のダイオードでもよい）複数個のMOS-FET、IGBT等の自己消弧型半導体スイッチング素子Ｑ１〜Ｑ４、Ｑ５〜Ｑ８で構成され、これらの発生電圧を組み合わせた総和をインバータ部として出力する。図８にMOS-FETの簡略拡大図を示しており、ドレーンＤ、ソースＳ並びにゲートＧ電極を有し、Ｄ−Ｓ間に逆並列に接続したダイオード２０を有する周知の構成である。
【００１３】
第２の単相インバータ７は第２の単相インバータ用直流電源５及び第２の単相インバータの入力コンデンサ４にて直流母線電圧を確保し、その母線電圧は第１の単相インバータ６の直流母線電圧以下とする。なお、第２の単相インバータ用直流電源５の代わりに、第１の単相インバータの入力コンデンサ３を入力とするDC/DCコンバータを用いて第２の単相インバータの入力コンデンサ４に所定の電圧を充電することも可能である。各単相インバータ部６、７からの出力交流電圧及び電流はフィルタリアクトル８およびフィルタコンデンサ９により平滑され負荷１０に供給される。
【００１４】
上述の各単相インバータ６、７及び昇降圧コンバータ２は制御装置１１が出力する各制御信号１２〜１４（詳細は後述する）により制御される。この制御装置１１は例えば、ＣＰＵ(Central Processing Unit)やＤＳＰ（Digital Signal Processor）あるいはＰＬＤ(programmable Logic Device)やＦＰＧＡ(Field Programmable Gate Array)等周知の回路で構成される。
【００１５】
次に図２の各部動作波形を参照しながらその動作について説明する。
第１の単相インバータ６の出力は、図から明らかなように、出力交流電圧の絶対値が所定の電圧以上の高さとなる期間だけ電圧をパルス出力し、第２の単相インバータ７の出力は、目標の出力電圧と上記第１の単相インバータ６の出力電圧との差分を補うようにＰＷＭ制御により出力される。インバータ出力としてはそれらの合成波形が負荷１０に出力される。第１の単相インバータ６の出力電圧が０である期間では、第１の単相インバータ６の半導体スイッチング素子のうち各アームの低圧ブリッジ側（Ｎ側）であるQ2及びQ4の２個の半導体スイッチング素子をオンさせ第１の単相インバータ６は出力的にスルーさせている。
【００１６】
第２の単相インバータ７は、目標の出力電圧と第１の単相インバータ６の出力電圧との差分を出力する必要があるため、交流側出力には正負各極性の電圧を適宜出力する。本実施の形態１では、第２の単相インバータ７は、正負の出力極性が切り替わるときのみスイッチングする１パルスアーム１５と常時ＰＷＭスイッチングし出力を調整するＰＷＭアーム１６に役割を完全に分けている。
【００１７】
例えば、第２の単相インバータ７が正電圧を出力する場合Q6をオンさせ、Q7及びQ8をＰＷＭにてスイッチングし所定の電圧を出力する。同様に負電圧を出力する場合Q5をオンさせ、Q7及びQ8をＰＷＭにてスイッチングし所定の電圧を出力する。これにより第２の単相インバータ７は正、0、負の電圧を出力する。
【００１８】
図３は、本実施の形態での電力変換装置の制御方法について、図１に示している各単相インバータ６、７を構成する半導体スイッチング素子を制御する各単相インバータの制御信号１２、１３を簡略的に示した波形例である。図中、各半導体スイッチング素子Ｑ１〜Ｑ４、Ｑ５〜Ｑ８に対応する第１の単相インバータの制御信号１２、第２の単相インバータの制御信号１３の内容を示している。
【００１９】
本実施の形態では、第２の単相インバータ７は、１パルスアーム１５が正負の出力極性が切り替わるときのみスイッチングを行う制御を用いてＰＷＭ出力しているため、その１パルスアーム１５の交流側出力端子の電位の変動は少ないので、その端子を第１の単相インバータ６の交流側出力端子と接続することで、第１の単相インバータの入力コンデンサ３のP側もしくはN側の電位を安定化可能であるため、電圧リプルを低減する効果がある。
【００２０】
また第２の単相インバータ７の１パルスアーム１５のスイッチング回数は、交流出力正弦波１周期中にオン・オフ各５回である。ＰＷＭアーム１６のＰＷＭスイッチングの周波数を仮に２０kHz、出力交流の周波数を５０Hzとすると両者のスイッチング回数の比は、
[数式1]1パルスアームのスイッチング回数：ＰＷＭアームのスイッチング回数＝1：80
であり、１パルスアーム１５を構成している２個の半導体スイッチング素子Ｑ５、Ｑ６で生じるスイッチングロスが第２の単相インバータ７で生じる全スイッチングロスに占める割合は1.25％と極わずかであるので、スイッチング速度を遅くしても、電力変換装置の電力変換効率に与える影響は非常に小さい。
【００２１】
図４に第２の単相インバータとそのゲート抵抗を示す回路図を示す。半導体スイッチング素子のスイッチング速度はゲート抵抗を変更し、ゲートの充電速度を調整することで変化させることができる。このスイッチング速度により電流の変化率（di/dt）が変化するため、スイッチング速度を遅くしてやれば半導体スイッチング素子に発生するサージ電圧を低減することが可能である。
従って、図４に示している１パルスアーム１５の半導体スイッチング素子のゲート駆動部のゲート抵抗１７をＰＷＭアーム１６のゲート抵抗１８より大きくしてやれば、電力変換効率に影響を与えず、１パルスアーム１５の半導体スイッチング素子Ｑ５及びＱ６に発生するサージ電圧を、ＰＷＭアーム１６の半導体スイッチング素子Ｑ７及びＱ８に発生するサージ電圧よりも低減できる。
【００２２】
以上のように、１パルスアームの半導体スイッチング素子のスイッチング損失が電力変換効率に与える影響が非常に小さいため、１パルスアームの半導体スイッチング素子のスイッチング速度をＰＷＭアームのスイッチング速度よりも遅くすることで、１パルスアームの半導体スイッチング素子のスイッチングの際に生じるサージ電圧を抑制し、且つそれにより、サージ抑制に用いられるスナバ回路を無くしたり、もしくは容量を小さくすることが可能であること、耐圧の低い半導体スイッチング素子を使用可能になることといった優位性が生まれ、損失の低下、コストの低減が期待できる。
【００２３】
スナバ回路を無くすことにより、スナバで生じる損失を無くしたり、回路部品が減るといった優位性が生じ、電力変換効率の高効率化、コストの低減、回路の小型化が期待できる。また本実施の形態で用いている半導体スイッチング素子であるMOSFETは、特殊な場合を除いて耐圧が低いほどオン時の抵抗成分が小さくなる傾向であるため、電力変換装置に低耐圧な素子を使用することにより導通損失が減少し電力変換効率は高効率となる。
【００２４】
図９は半導体スイッチング素子Ｑの基本的な駆動回路を示している。図中、２１はゲート駆動用電源、２２はフォトカプラもしくはトランジスタ、２３はゲート抵抗、２４はMOSFETのゲートソース間容量、２５はゲート制御部である。ゲート抵抗２３が大きければ、ゲートの充電電流のピーク値が低下するため、ゲート駆動用電源２１の供給を制御しているフォトカプラもしくはトランジスタ２２等のゲート制御部２５の素子を選択する際、定格電流の低い素子を選択することが可能である。
【００２５】
実施の形態２.
本実施の形態２における電力変換装置は、実施の形態１の図１に示した電力変換装置において、第２の単相インバータ７のゲート駆動部を更に改良したものである。本実施の形態で用いる第２の単相インバータ７とゲート駆動部１９を図５に示す。第１のゲート駆動回路であるゲート抵抗１７にて１パルスアーム１５の半導体スイッチング素子Q5,Q6のスイッチング速度を決定し、第２のゲート駆動回路であるゲート駆動部１９にてＰＷＭアーム１６の半導体スイッチング素子Q7,Q8のスイッチング速度を決定している。ゲート駆動部１９では、ＰＷＭアーム１６の半導体スイッチング素子のスイッチング速度を、ＰＷＭアーム１６の半導体スイッチング素子のターンオン、ターンオフそれぞれに対して個別に設定している。
【００２６】
ゲート駆動部１９は、抵抗Ｒ１と並列にダイオードD1を図５に示す向きに挿入し、それを低抵抗Ｒ２と直列接続した回路であり、半導体スイッチング素子Ｑ７、Ｑ８のスイッチング速度について、オンするときとオフするときの速度を各々選定できる。本回路ではオンするときは抵抗R1とR2の合計値でゲートの充電電流が決定し、オフするときは抵抗R2の値でゲートからの放電電流が決定する。抵抗値が高いほどスイッチングは遅くなる。
【００２７】
ここで、この第２の単相インバータ７で発生するサージ電圧について説明する。第２の単相インバータ７が正電圧を出力する場合、半導体スイッチング素子Ｑ６をオンさせ、半導体スイッチング素子Ｑ７とＱ８をＰＷＭにてスイッチングし所定の電圧を出力する。同様に負電圧を出力する場合半導体スイッチング素子Ｑ５をオンさせ、Ｑ７とＱ８をＰＷＭにてスイッチングし所定の電圧を出力する。この動作にて上記インバータは直流電力を交流電力に変換している。正極性の交流を出力する場合、半導体スイッチング素子Q7がオフしている間は半導体スイッチング素子Q8もしくは逆並列に接続されているフリーホイールダイオード（以下FWD）とオン状態である半導体スイッチング素子Q6を通り還流モードで電流が流れる。ブリッジされているアームの２個の半導体スイッチング素子間にはスイッチングの際、短絡が生じないようデッドタイムと呼ばれる短絡防止期間が設けられており、そのアームの両素子は共にオフしているため、半導体スイッチング素子Q7がオンする前には必ずFWDを電流が流れている。
【００２８】
よって半導体スイッチング素子Q8のFWDにはダイオードリカバリが発生し、そのリカバリ電流は直流母線を半導体スイッチング素子Q7とダイオードで短絡する経路で流れる短絡電流となる。半導体スイッチング素子Q8のドレイン・ソース端子間には図６に示されるようなサージ電圧Vsg1が発生し、このサージ電圧は非常に高い電圧変化率（dV/dt）及びピーク値であることが多い。半導体スイッチング素子Q7では図７のような自己のスイッチング速度により発生するターンオフサージVsg2が発生する。
【００２９】
同様にインバータが負極性の交流を出力する場合、半導体スイッチング素子Q8がオフしている間は半導体スイッチング素子Q7もしくはFWDと半導体スイッチング素子Q5を通り還流モードで電流が流れる。よって半導体スイッチング素子Q7には図６のようなダイオードリカバリによるサージ電圧が、半導体スイッチング素子Q8には図７のような自己のスイッチング速度により発生するターンオフサージが発生する。
【００３０】
図６に示されたダイオードリカバリにより発生するサージ電圧Vsg1は次の式で求められる。
[数式２]Vsg1＝L・d(irr)/dt
図７に示されたターンオフサージ電圧Vsg2は次の式で求められる。
[数式３]Vsg2＝L・−d(ioff)/dt
なお、上式中のLはインバータ回路配線の持つ浮遊インダクタンスの値、irrはリカバリ電流、ioffはターンオフ電流である。
【００３１】
本実施の形態では非常に高い電圧変化率（dV/dt）及びピーク値を持つダイオードリカバリによるサージ電圧を抑えるため、ＰＷＭアーム１６の半導体スイッチング素子のオン速度を遅くすることにより対処している。仮にQ7のオンによりQ8でダイオードリカバリが発生した場合、Q7のスイッチング速度が遅ければ、母線を短絡する経路での抵抗成分は大きくなるのでリカバリ電流の電流変化率（d(irr)/dt）は下がり、数式２で表されるようにサージ電圧Vsg1を低下させることができる。これによりスイッチングする半導体スイッチング素子のターンオンロスは増加するが、ダイオードリカバリによるリカバリ損失は減少するので電力変換装置の電力変換効率に与える影響は少ない。
【００３２】
以上のように、この発明の第２の実施の形態では、１パルスアーム側はオン・オフ両方のスイッチング速度を遅くして発生するサージを抑えることでゲート回路部の部品数を増やさず、またＰＷＭアームは過大なサージ電圧となるダイオードリカバリによるサージ電圧を、半導体スイッチング素子のオン速度を遅くすることで低減し、サージ抑制に用いられるスナバ回路を無くし、もしくは容量を小さくすることが可能であること、耐圧の低い素子を使用可能になることといった優位性が生まれ、コストの低減が期待できる。またターンオフの速度を保つことができ、ターンオンに関しては、ターンオン損失は増加するもののリカバリ損失が減少するためスイッチングロスの増加を抑えることが可能である。
【００３３】
なお、すべての実施の形態において、スイッチング素子としてSi（シリコン）のMOSFETを用いてもよいが、Si（シリコン）のMOSFETよりもオン抵抗の小さいSiC（炭化珪素）のMOSFETを用いてもよい。SiCのMOSFETをスイッチング素子として用いることにより，通電損失も低減されるため、低損失化と回路の小型化を実現することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１による電力変換装置の全体回路構成図である。
【図２】本発明の実施の形態１〜２による電力変換装置のインバータ総和及び各単相            インバータの出力波形である。
【図３】実施の形態１で示した本発明適用前の制御方法を示す各半導体スイッチング            素子を駆動する制御信号である。
【図４】実施の形態１で示した第２の単相インバータとそのゲート抵抗を示す回路図            である。
【図５】実施の形態２で示した第２の単相インバータとそのゲート駆動部を示す回路            図である。
【図６】ダイオードのリカバリ時に発生するサージ電圧とリカバリ電流の関係を示す            波形図である。
【図７】半導体スイッチング素子のターンオフ時の電圧と電流の関係を示す波形図で            ある。
【図８】本発明の実施の形態１〜２における半導体スイッチング素子MOSFETの端子説              明図である。
【図９】半導体スイッチング素子の基本的な駆動回路を示している。
【符号の説明】
【００３５】
１  直流電源、２  昇降圧コンバータ、３  第１の単相インバータの入力コンデンサ、４  第２の単相インバータの入力コンデンサ、５  第２の単相インバータ用直流電源、６  第１の単相インバータ、７  第２の単相インバータ、８  フィルタリアクトル、９  フィルタコンデンサ、１０  負荷、１１  制御装置、１２  第１の単相インバータの制御信号、１３  第２の単相インバータの制御信号、１４  昇降圧コンバータの制御信号、１５  1パルスアーム、１６  ＰＷＭアーム、１７  1パルスアームのゲート抵抗、１８  ＰＷＭアームのゲート抵抗、１９  ゲート駆動部、２０  ダイオード、２１  ゲート駆動用電源、２２  トランジスタ、２３  ゲート抵抗、２４  MOSFETのゲートソース間容量、２５  ゲート制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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