(57)【特許請求の範囲】
【請求項１】
複数のセンスアンプと、
複数のビット線から選択されたビット線が接続され、メモリセルアレイにおけるメモリセルのデータが読み出される前記センスアンプに接続された複数のデータ線と、
前記センスアンプに接続されており、レファレンスセルのデータが読み出されるレファレンス線と、
前記複数のデータ線と前記レファレンス線との各々に設けられ、前記複数のデータ線と前記レファレンス線とを充電する第１プリチャージ回路と、
一本の共通線と、
当該共通線を充電する第２プリチャージ回路と、
前記データ線の各々と前記共通線の間との間に設けられた第１トランジスタと、
前記レファレンス線と前記共通線との間に設けられた第２トランジスタと
を有し、
前記第１トランジスタ及び第２トランジスタをオン状態とし、前記センスアンプに接続された全ての前記データ線及び前記レファレンス線を、同時に共通の電圧とする充電及びイコライズを前記第２プリチャージ回路により実行するとともに、前記第１プリチャージ回路により前記データ線及び前記レファレンス線を充電させ、前記第１トランジスタ及び前記第２トランジスタをオフ状態として前記第２プリチャージ回路による充電及びイコライズを終了させた後、所定の時間後に前記第１プリチャージ回路による充電を終了させる
ことを特徴とする不揮発性メモリ。
【請求項２】
前記所定の時間が、前記第１トランジスタ及び第２トランジスタをオフ状態とした際、前記データ線及び前記レファレンス線がカップリングノイズにより受ける電圧の落ち込みをリカバリする時間である
ことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
外部から供給される第１信号を、電源電圧と前記第１トランジスタ及び第２トランジスタをオフする前記電源電圧より低い電圧である一定電圧との間で変化する信号に、変換するレベル変換回路を
さらに有することを特徴とする請求項１または請求項２に記載の不揮発性メモリ。
【請求項４】
前記第１トランジスタ及び第２トランジスタがしきい値が略ゼロボルトであることを特徴とする請求項１から請求項３のいずれか一項に記載の不揮発性メモリ。
【請求項５】
前記プリチャージ回路を、前記データ線および前記レファレンス線の長さ方向中央部近傍に配置したことを特徴とする請求項１から請求項４のいずれか一項に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出しスピードの高速化を図った不揮発性メモリに関する。
【背景技術】
【０００２】
図９は従来のフラッシュメモリ（不揮発性メモリ）のセンスアンプの構成例を示す回路図である。この図において、Ｐチャネル（以下、Ｐｃｈと言う）トランジスタ１ａおよび２ａでプリチャージ回路１０１ａが構成され、Ｐｃｈトランジスタ３ａおよび４ａで負荷回路１０２ａが構成されている。Ｐｃｈトランジスタ１ａ、３ａはスイッチングトランジスタであり、２ａおよび４ａが負荷トランジスタとなる。トランジスタ２ａは急速充電用であり、トランジスタのゲート幅は２ａ＞４ａに設定される。また、トランジスタ５ａはゲートに略1.0Ｖ程度のバイアス信号ＢＩＡＳ１が入力された、しきい値が略ゼロボルトのＮチャネル（以下、Ｎｃｈと言う）トランジスタ、６ａはカラムアドレスにより選択されるカラムゲート信号ＣＧが入力されるＮｃｈトランジスタ、７ａはゲートにローアドレスにより選択されるワード線WLが入力されるメモリセルである。これと同じく、トランジスタ１ｂ〜６ｂおよびレファレンスセル７ｂで構成される回路が対称に作られている。この場合、レファレンスセル７ｂは、メモリセル７ａと比較するためのメモリセルであり、ゲートにはレファレンス電圧ＲｅｆＷＬが入力される。また、Ｎｃｈトランジスタ６ｂ及びレファレンスセル７ｂで構成される回路をＲＥＦＣＥＬＬ１とする。
【０００３】
これらの回路の出力ＳＡＩＮ、ＲＥＦＩＮは、Ｐｃｈトランジスタ８、９、１０およびＮｃｈトランジスタ１１、１２で構成される差動増幅回路１０４に入力される。１３は差動出力ＳＡＯＵＴを一定期間基準電圧に固定しておく放電用のＮｃｈトランジスタ、１０３は差動出力ＳＡＯＵＴを増幅するバッファ用インバータである。また、カラムゲートトランジスタ６ａとバイアストランジスタ５ａとの接続点は、データ線ＨＯＮ１に接続される。このデータ線ＨＯＮ１には、図示しないカラムデコーダにより選択される複数のカラムゲート６ａを介して複数のメモリセル７ａからデータが読み出される。同様に、トランジスタ５ｂとトランジスタ６ｂとの接続点はレファレンス線ＲＥＦ１に接続される。
【０００４】
このように、ページモード機能の無い一般的なセンスアンプでは、容量バランスをとるためにメモリセル側の回路とレファレンス側の回路を差動増幅回路１０４に対して1対１で設けている。
【０００５】
また、図１０は上記の回路に、データ線ＨＯＮ１とレファレンス線ＲＥＦ１とをイコライズするためのＮｃｈトランジスタ３００１を設けた回路であり、プリチャージのタイミングにおいてトランジスタ３００１をオンとしてイコライズをかけ、これにより、読み出し時の動作の均一化および高速化を図っている。
【０００６】
ところで、近年、システムの高機能化に伴い、使用されるメモリの高速化の要求が強くなってきている。そこで、フラッシュメモリにおいては、連続的に大量のデータを読み出すために、ページモード或いはバーストモード等の機能が付加されるようになってきている。ところが、ページモード機能等を採用した場合には、例えば８ワードのページ機能を採用すると、通常はワード読み出しで16個しかないセンスアンプが、１６×８ページ＝１２８個必要となり上述のレファレンス側の回路（１０１ｂ、１０２ｂ、５ｂ、ＲＥＦＣＥＬＬ１）も１２８個必要となりセンスアンプの面積が大変大きくなってしまう。このため、図１１のように、ＲＥＦＣＥＬＬ１はセンスアンプ４個に対して１個とし、センスアンプ１〜４に基準電流を供給する構成の面積を縮小する手法が取られてきた。
【０００７】
次に、図１１に示す回路の動作を説明する。図１２に各部の波形を示す。プリチャージ信号／ＰＲＥおよび活性化信号／ＳＥＮがＬｏｗになるとプリチャージが始まり、ＳＡＩＮ、ＲＥＦＩＮが充電される。トランジスタ１ａ、１ｂは急速充電用なので、ＳＡＩＮ、ＲＥＦＩＮは速やかにＶcc−Ｖthpのレベルまで充電される。また、データ線ＨＯＮ１〜ＨＯＮ４、ＲＥＦ１はバイアス用トランジスタ５ａ、５ｂを介して略ＢＩＡＳ１のレベルに充電される。ここで、プリチャージが終了すると、／ＰＲＥがＨｉｇｈになり、スイッチングトランジスタ１ａ、１ｂがオフし、ＳＡＩＮ、ＨＯＮ１およびＲＥＦＩＮ、ＲＥＦ１は負荷トランジスタ４ａとメモリセル７ａあるいは、負荷トランジスタ４ｂとレファレンスセル７ｂとで決まる電位となる。
【０００８】
図１２において、メモリセル７ａがオンの状態(“１”)のとき、ＳＡＩＮ(”１”)、ＨＯＮ１(”１”)とし、メモリセル７ａがオフの状態(“０”)のとき、ＳＡＩＮ(”０”)、ＨＯＮ１(”０”)とし、レファレンスセル7bは中間の電流が流れるように設定されているので、図１２のような波形となる。丁度プリチャージが終了したときに、放電用トランジスタ１３のゲート電圧ＳＥＮａがＬｏｗとなり、差動増幅回路１０４の出力ＳＡＯＵＴが出力される。差動出力ＳＡＯＵＴはインバータ１０３によって増幅され、ＢＵＦＯＵＴ信号が出力される。プリチャージ時間をｔ１と、プリチャージが終了してからＢＵＦＯＵＴが出力されるまでの時間ｔ２がこのセンスアンプの読み出しスピードとなる。なお、ＳＡＩＮ、ＲＥＦＩＮがプリチャージ終了直後持ち上がるのは、トランジスタ１ａ、１ｂがオフするときのカップリングノイズである。
【０００９】
上述した構成によれば、ＲＥＦＣＥＬＬ１（符号６ｂ、７ｂ）をメモリセル対応で設ける場合に比較しチップ面積を小さくすることができる。なお、上記の構成において、ある程度の容量バランス及び差動出力ＳＡＯＵＴの高速化を図るために差動増幅回路１０４の入力側トランジスタ９、１１と、レファレンス側トランジスタ１０、１２の大きさを３：１程度に設定している。
なお、従来技術の文献として特許文献１が知られている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−２８５２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述した図１１の回路には次の問題がある。
（１） メモリセル側とレファレンスセル側をアンバランスに構成しているため、図１０の回路のようなイコライズ方式を採用できない。このため、ビット線をプリチャージするのに、データ線ＨＯＮ１、レファレンス線ＲＥＦ１の充電速度にばらつきが生じ、差動増幅回路１０４の入力ＳＡＩＮ、ＲＥＦＩＮにもばらつきが生じる。このため、プリチャージが終了しセンス開始時点でＨＯＮ１とＲＥＦ１、ＳＡＩＮとＲＥＦＩＮに差が生じ、この差が縮まるのを待つ必要があるため、読み出し時間ｔ２が遅くなる。
【００１２】
（２） データ線ＨＯＮ１、レファレンス線ＲＥＦ１を充電するのに、プリチャージ回路１０１ａあるいは１０１ｂからバイアストランジスタ５ａあるいは５ｂを介して充電されるので、プリチャージ時間を短縮しようとすると、プリチャージ回路１０１ａ、１０１ｂ及びバイアストランジスタ５ａ、５ｂを大きくする必要があるが、この場合、複雑なレイアウトのセンスアンプ内に大きなトランジスタを入れなければならず、センスアンプ面積が大きくなり、配線距離も長くなるため特性的にも悪くなる。
【００１３】
本発明は上記事情を考慮してなされたもので、その目的は、レファレンス側のチップ面積を小さくすることができ、しかも、高速読み出しを行うことができる不揮発性メモリを提供することにある。 
【課題を解決するための手段】
【００１４】
この発明は上述した課題を解決するためになされたもので、本発明の不揮発性メモリは、複数のセンスアンプと、複数のビット線から選択されたビット線が接続され、メモリセルアレイにおけるメモリセルのデータが読み出される前記センスアンプに接続された複数のデータ線と、前記センスアンプに接続されており、レファレンスセルのデータが読み出されるレファレンス線と、前記複数のデータ線と前記レファレンス線との各々に設けられ、前記複数のデータ線と前記レファレンス線とを充電する第１プリチャージ回路と、一本の共通線と、当該共通線を充電する第２プリチャージ回路と、前記データ線の各々と前記共通線の間との間に設けられた第１トランジスタと、前記レファレンス線と前記共通線との間に設けられた第２トランジスタとを有し、前記第１トランジスタ及び第２トランジスタをオン状態とし、前記センスアンプに接続された全ての前記データ線及び前記レファレンス線を、同時に共通の電圧とする充電及びイコライズを前記第２プリチャージ回路により実行するとともに、前記第１プリチャージ回路により前記データ線及び前記レファレンス線を充電させ、前記第１トランジスタ及び前記第２トランジスタをオフ状態として前記第２プリチャージ回路による充電及びイコライズを終了させた後、所定の時間後に前記第１プリチャージ回路による充電を終了させることを特徴とする。
【００１５】
本発明の不揮発性メモリは、前記所定の時間が、前記第１トランジスタ及び第２トランジスタをオフ状態とした際、前記データ線及び前記レファレンス線がカップリングノイズにより受ける電圧の落ち込みをリカバリする時間であることを特徴とする。
本発明の不揮発性メモリは、外部から供給される第１信号を、電源電圧と前記第１トランジスタ及び第２トランジスタをオフする前記電源電圧より低い電圧である一定電圧との間で変化する信号に、変換するレベル変換回路をさらに有することを特徴とする。
【００１６】
本発明の不揮発性メモリは、前記第１トランジスタ及び第２トランジスタがしきい値が略ゼロボルトであることを特徴とする。
本発明の不揮発性メモリは、前記プリチャージ回路を、前記データ線および前記レファレンス線の長さ方向中央部近傍に配置したことを特徴とする。
【発明の効果】
【００１７】
この発明によれば、イコライズおよび充電用の充電回路を設け、メモリセルのデータを読み出す直前においてデータ線およびレファレンス線のイコライズおよび充電を行うので、全データ線とレファレンス線が同時にイコライズされると共に充電され、これにより、メモリセル側とレファレンス側とにアンバランスがある場合においても高速かつ安定した動作を達成することができる。この結果、レファレンス側の回路数を少なくしてチップ面積を最小限に抑え、しかも、高速且つ安定した読み出しが達成でき、これにより、高速で動作マージンのあるセンスアンプを実現することができる。
【図面の簡単な説明】
【００１８】
【図１】この発明の第１の実施形態による不揮発性メモリにおいて用いられる充電回路の構成を示すブロック図である。
【図２】同充電回路の動作を説明するための波形図である。
【図３】同充電回路の動作を説明するための波形図である。
【図４】この発明の第２の実施形態による不揮発性メモリにおいて用いられる充電回路の要部の構成を示すブロック図である。
【図５】この発明の第３の実施形態による不揮発性メモリにおいて用いられる充電回路の構成を示すブロック図である。
【図６】同充電回路の動作を説明するための波形図である。
【図７】この発明の第４の実施形態による不揮発性メモリにおいて用いられる充電回路の構成を示すブロック図である。
【図８】この発明の第１〜第４の実施形態による不揮発性メモリの部品配置図である。
【図９】従来の不揮発性メモリのセンスアンプの構成例を示す回路図である。
【図１０】従来の不揮発性メモリのセンスアンプの他の構成例を示す回路図である。
【図１１】従来の不揮発性メモリのセンスアンプのさらに他の構成例を示す回路図である。
【図１２】図１１に示すセンスアンプの動作を説明するための波形図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しこの発明の第１の実施の形態について説明する。この実施形態によるフラッシュメモリ（不揮発性メモリ）は、前述した図１１に示すセンスアンプ１と同じセンスアンプが１２８回路設けられ、また、ＲＥＦＣＥＬＬ１（図１１の符号６ｂ、７ｂ）と同じＲＥＦＣＥＬＬが４センスアンプにつき１回路、合計３２回路設けられている。
図１はこのフラッシュメモリに設けられる充電回路１１の構成を示すブロック図であり、この図において、データ線ＨＯＮ１、ＨＯＮ２、・・・、ＨＯＮ１２８、レファレンス線ＲＥＦ１、ＲＥＦ２、・・・、ＲＥＦ３２はそれぞれ、上述した１２８のセンスアンプおよび３２のＲＥＦＣＥＬＬに接続された線である。なお、ここまでの構成は従来のものと同じである。
【００２０】
図において、符号２０１〜３２８およびＲ２０１〜Ｒ２３２はイコライズ用Ｎｃｈトランジスタ（ＦＥＴ）であり、トランジスタ２０１〜３２８の各ドレインが各々データ線ＨＯＮ１〜ＨＯＮ１２８に接続され、トランジスタＲ２０１〜Ｒ２３２の各ドレインが各々レファレンス線ＲＥＦ１〜ＲＥＦ３２に接続されている。そして、トランジスタ２０１〜３２８およびＲ２０１〜Ｒ２３２の各ソースが共通線ＣＯＭに接続され、この共通線ＣＯＭがプリチャージ回路４０１のトランジスタＥＱ２０２のソースに接続されている。また、トランジスタ２０１〜３２８およびＲ２０１〜Ｒ２３２の各ゲートは共通接続され、この共通接続点へ外部から信号ＥＱが加えられるようになっている。
【００２１】
プリチャージ回路４０１は、ＰｃｈトランジスタＥＱ２０１と上記のＮｃｈトランジスタＥＱ２０２から構成され、トランジスタＥＱ２０１のドレインが正電源端子（電圧：Ｖｃｃ）に接続され、ソースがトランジスタＥＱ２０２のドレインに接続されている。トランジスタＥＱ２０１のゲートは接地され、これにより、トランジスタＥＱ２０１は負荷抵抗として機能する。また、トランジスタＥＱ２０２はしきい値がゼロボルトのトランジスタであり、そのゲートにはバイアス電圧ＢＩＡＳ１（図１１参照）が加えられる。
【００２２】
図２に上記充電回路１１の各部の動作波形を示す。／ＰＲＥ、／ＳＥＮ、ＳＥＮaは図１２と同様であるが、プリチャージ期間ｔ１１は図１２のプリチャージ期間ｔ１より短く設定される。信号ＥＱは、プリチャージ開始と同時に立ち上がり、プリチャージ信号／ＰＲＥより短い期間ｔ３３で終了する。データ線ＨＯＮ１、ＨＯＮ２、・・・、ＨＯＮ１２８、レファレンス線ＲＥＦ１、ＲＥＦ２、・・・、ＲＥＦ３２は、図１１に示すプリチャージ回路１０１ａ、１０１ｂに加え、図１の充電回路１１の共通線ＣＯＭを介してプリチャージ回路４０１から急速充電される。また、トランジスタ２０１〜３２８およびＲ２０１〜Ｒ２３２を介して共通接続されることによりイコライズされるため、期間ｔ１１で十分に充電され、且つ、データ線ＨＯＮとレファレンス線ＲＥＦが均等に充電される。なお、図１２から明らかなように、従来のものはデータ線ＨＯＮとレファレンス線ＲＥＦが均等に充電されず、充電時間にばらつきが生じ、このため、プリチャージに多くの時間がかっていた。
【００２３】
また、各データ線ＨＯＮ１、ＨＯＮ２、・・・、ＨＯＮ１２８およびレファレンス線ＲＥＦ１、ＲＥＦ２、・・・、ＲＥＦ３２が均等に、且つ、高速に充電されることから、センスアンプ入力信号ＳＡＩＮ，ＲＥＦＩＮ（図１１）も高速かつ安定して充電され、この結果、プリチャージ終了後の読み出し期間ｔ２２（図２）も従来の読み出し期間ｔ２（図１２）より短い時間で高速に読み出される。
【００２４】
ここで、ｔ３３＜ｔ１１に設定する理由について、図３の拡大図を参照して説明する。図３において、イコライズおよび急速充電が終了して信号ＥＱがローになると、トランジスタ２０１〜３２８、Ｒ２０１〜Ｒ２３２の各ゲートとのカップリングによりデータ線ＨＯＮ１、ＨＯＮ２、・・・、ＨＯＮ１２８、レファレンス線ＲＥＦ１、ＲＥＦ２、・・・、ＲＥＦ３２がカップリングノイズを受け、ΔV１＝０．０１Ｖ程度の落ち込みが生じる。この落ち込みをリカバリーするために多少の時間を設けている。
【００２５】
次に、この発明の第２の実施形態について図４を参照して説明する。この第２の実施形態は上述したカップリングノイズの軽減を図ったものである。
この第２の実施形態は、図１における信号ＥＱを直接トランジスタ２０１〜３２８、Ｒ２０１〜Ｒ２３２の各ゲートへ加えるのではなく、図４に示すＥＱ信号発生回路１２を介してトランジスタ２０１〜３２８、Ｒ２０１〜Ｒ２３２の各ゲートへ加えるものである。
【００２６】
図４において、ＥＱ信号発生回路１２として、Ｐｃｈトランジスタ５０１とＮｃｈトランジスタ５０２とで構成されるインバータの接地側にそれぞれゲートが自身のドレインに接続されたＮｃｈトランジスタ５０３、５０４が直列に接続されている。Ｎｃｈトランジスタ５０５は、必要に応じて、図示しないリセット回路から出力されるリセット信号ＲＥＳＥＴがゲートへ加えられるトランジスタである。インバータ６０１は、信号ＥＱを反転してトランジスタ５０１、５０２の各ゲートへ出力する。
【００２７】
上記の構成において、信号ＥＱは電源電圧Ｖｃｃ（たとえば３．０Ｖ）とＧＮＤ（０Ｖ）との間を振幅している。このため、図１の構成の場合は、カップリングノイズとして３．０Ｖのノイズが印加されるが、この第２の実施形態では、ハイレベルはＶｃｃ（３．０Ｖ）であるがローレベルは２×ＶｔｈＮ（ＶｔｈＮはＮｃｈトランジスタのしきい値）であり、ＶｔｈＮ＝０．７Ｖとすると約１．４Ｖとなる。この結果、ＥＱ信号発生回路１２から出力される信号ＥＱ２は３．０Ｖと１．４Ｖの間を振幅する信号となり、カップリングノイズも約半分に軽減される。
【００２８】
ここで、データ線ＨＯＮはメモリセルの保護（信頼性）及び高速充電のためにプリチャージレベルは約１Ｖに抑えられている。すなわち、バイアス信号ＢＩＡＳ１（図１、図１１）のレベルが約１Ｖに設定されており、データ線ＨＯＮの“１”レベルと“０”レベルの差が約０．１Ｖなので、イコライズ及び急速充電終了後に信号ＥＱ２が１．４Ｖになるとイコライズ用トランジスタ２０１〜３２８、Ｒ２０１〜Ｒ２３２はカットオフし、したがって、上記のＥＱ信号発生回路１２を挿入しても動作上問題はない。
【００２９】
次に、この発明の第３の実施形態について図５、図６を参照して説明する。この実施形態はさらにカップリングノイズを軽減したものである。
図５において、符号１３は本実施形態によるフラッシュメモリにおいて用いられる充電回路の構成を示す回路図である。図に示すように、共通線ＣＯＭと各データ線ＨＯＮ1、ＨＯＮ2、・・・、ＨＯＮ１２８、レファレンス線ＲＥＦ1、ＲＥＦ2、・・・、ＲＥＦ３２との間にしきい値が略ゼロボルトであるＮｃｈトランジスタ７０１，７０２、・・・、８２８、Ｒ７０１，Ｒ７０２，・・・、Ｒ７３２が設けられている。また、これらのトランジスタのゲートにはバイアス信号ＢＩＡＳ２が加えられ、共通線ＣＯＭには充電用の負荷トランジスタ９０１が接続されている。
【００３０】
符号１００１は、バイアス信号ＢＩＡＳ２を発生するバイアス発生回路を示し、１００２はバイアス信号ＢＩＡＳ１を発生するバイアス発生回路を示す。これらのバイアス発生回路１００１、１００２は同一構成である。バイアス発生回路１００２は、従来のものと同じであり、約１Ｖのバイアス信号ＢＩＡＳ１を発生し、各センスアンプへ出力する（図１１）。バイアス発生回路１００１の出力側には、ドレインが同出力に接続され、ソースがＧＮＤに、ゲートに信号ＣＵＴが入力されるＮｃｈトランジスタ１００３が設けられており、このバイアス発生回路１００１の出力がＢＩＡＳ２としてトランジスタ７０１〜８２８およびＲ７０１〜Ｒ７３２の各ゲートへ加えられる。なお、Ｎｃｈトランジスタ１００３は非常に小さく（オン抵抗が大きく）設定される。
【００３１】
上述した回路の各部の波形を図６に示す。プリチャージ時間はｔ１１１であり、ｔ３３３≦ｔ１１１なる期間ｔ３３３においてＣＵＴ信号がローレベルとなり、トランジスタ１００３がオフし、バイアス信号ＢＩＡＳ２がバイアス信号ＢＩＡＳ１と同レベルとなる。これにより、トランジスタ７０１〜８２８およびＲ７０１〜Ｒ７３２がオンし、データ線ＨＯＮ１〜ＨＯＮ１２８、レファレンス線ＲＥＦ１〜ＲＥＦ３２のイコライズおよびプリチャージが行われる。次に、信号ＣＵＴがハイレベルとなると、トランジスタ１００３がオンとなり、バイアス信号ＢＩＡＳ２のレベルを下げるが、トランジスタ１００３は非常に小さく設定されているので、バイアス発生回路１００１の能力がまさり、レベルの低下分ΔＶ２が約０．１Ｖ程度となる。
【００３２】
プリチャージが完了した時点では、データ線ＨＯＮ１、ＨＯＮ２、・・・、ＨＯＮ１２８、レファレンス線ＲＥＦ１、ＲＥＦ２、・・・、ＲＥＦ３２のレベルは約１．０Ｖになっており、データ線ＨＯＮのゼロレベルが約０．９Ｖとなるので、トランジスタ７０１〜８２８およびＲ７０１〜Ｒ７３２はカットオフする。この場合、トランジスタ７０１〜８２８およびＲ７０１〜Ｒ７３２のカップリングノイズはほとんど影響がない程度に微小であり、本実施形態を用いれば、カップリングノイズの影響を受けずに高速化が実現できる。
【００３３】
次に、この発明の第４の実施形態について図７を参照して説明する。
図において、充電回路１４は図５に示す充電回路３と同一構成である。但し、トランジスタ７０１〜８２８およびＲ７０１〜Ｒ７３２の各ゲートへはバイアス信号ＢＩＡＳ３が加えられるようになっている。２００１は従来のバイアス信号ＢＩＡＳ１を出力するバイアス回路である。また、２００２は、バイアス信号ＢＩＡＳ１より少しレベルの低いバイアス信号ＢＩＡＳ３（ＢＩＡＳ３＜ＢＩＡＳ１）を出力するバイアス回路である。例えば、ＢＩＡＳ１＝１．０Ｖ，ＢＩＡＳ３＝０．９Ｖに設定される。
【００３４】
この実施形態は、トランジスタ７０１〜８２８およびＲ７０１〜Ｒ７３２を介して充電が進み、データ線ＨＯＮおよびレファレンス線ＲＥＦが約０．９Ｖまで充電されると、自動的にトランジスタ７０１〜８２８およびＲ７０１〜Ｒ７３２がカットオフするため、カップリングノイズが発生することなく、急速充電が可能となる。
次に、この発明のさらに他の実施形態について説明する。
【００３５】
これまで説明した第１〜第４の実施形態では、図１１のごとく、メモリセル側とレファレンス側とが差動増幅回路１０４の左右の入力でアンバランスのケースについて説明してきたが、もちろん、通常の左右が同一の構成である、バランス型の場合でも本発明は有効である。すなわち、図９に示すセンスアンプのデータ線ＨＯＮおよびレファレンス線ＲＥＦに図１、図５、図７の各充電回路１１、１３、１４を接続してもデータ線ＨＯＮ及びレファレンス線ＲＥＦにイコライズをかけながら急速に充電することが出来る。
【００３６】
また、図１０に示すイコライズ用のＮｃｈトランジスタ３００１を設けたセンスアンプによるフラッシュメモリにも上記の充電回路１１、１３、１４を適用することができる。この場合、図１の回路と組み合わせても良いが、むしろ図５の回路の方が面積が小さく出来るので好ましい。
【００３７】
本発明の主旨は、データ線ＨＯＮとレファレンス線ＲＥＦに直接急速充電を行う回路を設けること、あるいは、これらのデータ線ＨＯＮとレファレンス線ＲＥＦにまとめてイコライズをかける回路を設けることでプリチャージ回路の面積を縮小し、且つ、高速化を図るものであり、この趣旨の範囲内で、各実施形態の組み合わせは可能である。
【００３８】
図８は上記各実施形態によるフラッシュメモリの各回路ブロックの最適配置図である。メモリセルアレイ内から図示しないビット線をカラムゲートで選択してデータ線ＨＯＮ１〜ＨＯＮ１２８に接続する。また、同時に、図示しないレファレンス回路から読み出されるレファレンスデータがレファレンス線ＲＥＦ１〜ＲＥＦ３２に接続される。このデータ線ＨＯＮ１〜ＨＯＮ１２８とレファレンス線ＲＥＦ１〜ＲＥＦ３２はセンスアンプ１〜１２８に入力される。センスアンプは１〜６４がチップ左側に、６５〜１２８がチップ右側に均等に配置される。上記各実施形態による充電回路１１、１３、１４は、データ線の配線抵抗等を考慮し、出来るだけ左右均等になるように、中央付近に配置する。
【００３９】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【産業上の利用可能性】
【００４０】
この発明は、主としてフラッシュメモリに用いられる。
【００４１】
本発明は、メモリセルのデータが読み出されるデータ線と、レファレンスセルのデータが読み出されるレファレンス線とを具備し、複数の前記データ線に対してひとつの共通したレファレンス線を有する不揮発性メモリにおいて、前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設け、前記充電回路は、一つの共通線と、該共通線と複数の前記データ線の各々とを接続する複数の第１バイアストランジスタと、前記共通線と前記レファレンス線とを接続する第２バイアストランジスタと、前記共通線の容量を充電するプリチャージ回路と、外部から供給される第１の信号を、電源電圧と、前記第１バイアストランジスタ及び前記第２バイアストランジスタをオフする、前記電源電圧より低いレベルである一定電圧との間で変化する信号に変換するレベル変換回路とを具備し、前記第１バイアストランジスタ及び前記第２バイアストランジスタを前記第１の信号によってオンとすることにより、前記データ線と前記共通線とを接続し、前記レファレンス線と前記共通線とを接続し、前記データ線及び前記レファレンス線とをイコライズし、かつ前記データ線および前記レファレンス線の容量を充電することを特徴とする不揮発性メモリ。
【００４２】
本発明は、メモリセルのデータが読み出されるデータ線と、レファレンスセルのデータが読み出されるレファレンス線とを具備し、複数の前記データ線に対してひとつの共通したレファレンス線を有する不揮発性メモリにおいて、前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設け、前記充電回路は、一つの共通線と、該共通線と複数の前記データ線の各々とを接続する複数の第１バイアストランジスタと、前記共通線と前記レファレンス線とを接続する第２バイアストランジスタと、前記共通線の容量を充電するプリチャージ回路と  を具備し、前記第１バイアストランジスタ及び前記第２バイアストランジスタを外部から供給される第１の信号によってオンとすることにより、前記データ線と前記共通線とを接続し、前記レファレンス線と前記共通線とを接続し、前記データ線及び前記レファレンス線とをイコライズし、かつ前記データ線および前記レファレンス線の容量を充電し、前記第１バイアストランジスタ及び前記第２バイアストランジスタのしきい値が略ゼロボルトであり、前記共通線と電源との間に挿入された負荷素子と、前記第１バイアストランジスタ及び第２バイアストランジスタのゲートへバイアス電圧を加えるバイアス回路と、をさらに具備し、前記バイアス回路は、前記共通線が充電前の時、前記第１バイアストランジスタ及び前記第２バイアストランジスタをオンとし、前記共通線の容量が充電された時、前記第１バイアストランジスタ及び前記第２バイアストランジスタをオフとするバイアス電圧を、前記第１バイアストランジスタ及び前記第２バイアストランジスタのゲートへ加えることを特徴とする。
【００４３】
本発明は、前記充電回路を、前記データ線および前記レファレンス線の長さ方向中央部近傍に配置したことを特徴とする。
【００４４】
本発明は、前記データ線と前記リファレンス線との電圧を比較することによってメモリセルのデータを読み出す差動増幅回路と有することを特徴とする。
【符号の説明】
【００４５】
１１、１３、１４…充電回路
１２…ＥＱ信号発生回路
２０１〜３２８、Ｒ２０１〜Ｒ２３２、５０２〜５０５、１００３…Ｎｃｈトランジスタ
４０１…プリチャージ回路
６０１…インバータ
５０１、９０１、ＥＱ２０１…Ｐｃｈトランジスタ
７０１〜８２８、Ｒ７０１〜Ｒ７３２、ＥＱ２０２…バイアス電圧が０のＮｃｈトランジスタ
１００１、１００２、２００１、２００２…バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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