(57)【特許請求の範囲】
【請求項１】
ゲート酸化プロセスで成長させた酸化物層の頂部に配置される、電荷を累積するためのフローティングポリシリコンゲートと、
前記ポリシリコンゲートの第１の部分および前記酸化物層の第１の部分であるゲートを有するＭＯＳＦＥＴトランジスタと、
頂板と、底板と、そして接触とを有するＭＯＳ制御キャパシタと、
前記制御キャパシタの頂板は前記ポリシリコンゲートの第２の部分および前記酸化物層の第２の部分であり、
前記制御キャパシタの底板は、前記制御キャパシタの低不純物濃度ドープ領域と、前記制御キャパシタの第１のドープ領域と、そして前記制御キャパシタの第２のドープ領域とを含み、前記制御キャパシタの各ドープ領域は前記制御キャパシタの前記頂板の下にあり、且つ前記他の２つのドープ領域に隣接し、前記制御キャパシタの第１のドープ領域と低不純物濃度ドープ領域は等価なドーピング型の種を有し、且つ前記制御キャパシタの第２のドープ領域と低不純物濃度ドープ領域は反対のドーピング型の種を有し、前記制御キャパシタの接触は、前記制御キャパシタの底板に接続されかつ第１の電圧を受容するように動作可能であり、前記第１の電圧は前記制御キャパシタをバイアスし、
頂板と、底板と、そして接触とを有するＭＯＳトンネルキャパシタと、
前記トンネルキャパシタの頂板は前記ポリシリコンゲートの第３の部分および前記酸化物層の第３の部分であり、
前記トンネルキャパシタの底板は、前記トンネルキャパシタの低不純物濃度ドープ領域と、前記トンネルキャパシタの第３のドープ領域と、そして前記トンネルキャパシタの第４のドープ領域とを含み、前記トンネルキャパシタの各ドープ領域は前記トンネルキャパシタの前記頂板の下にあり、前記トンネルキャパシタの低不純物濃度ドープ領域は前記トンネルキャパシタの前記第３と第４のドープ領域の両方に隣接し、前記トンネルキャパシタの接触は、前記トンネルキャパシタの底板に接続されかつ第２電圧を受容するように動作可能であり、前記第２の電圧は前記トンネルキャパシタをバイアスする、
を含む単一ポリメモリセル。
【請求項２】
前記トンネルキャパシタの各ドープ領域は前記トンネルキャパシタの他の２つのドープ領域に隣接し、
前記トンネルキャパシタの第３のドープ領域と前記トンネルキャパシタの前記低不純物濃度ドープ領域とが等価なドーピング型の種を有し、且つ前記トンネルキャパシタの第４のドープ領域と前記トンネルキャパシタの前記低不純物濃度ドープ領域は反対型のドーピング種を有する、請求項１に記載の単一ポリメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの分野に関する。詳しくは、本発明は、標準のＣＭＯＳプロセスフローで製造される単一ポリメモリセルに関する。
【背景技術】
【０００２】
米国政府の権利
米国政府は、エネルギー省によって取得された契約番号ＤＥ−ＦＣ２６−０３ＮＴ４１８３４にしたがって本発明において一定の権利を有する。
【０００３】
関連技術の説明
電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）セルの最近の技術的成果のうちの一つは、制御キャパシタと、トンネルキャパシタと、そしてＥＥＰＲＯＭ電界効果トランジスタとの間でリンクを形成するための単一ポリシリコン堆積法の使用である。単一ポリ層に対する直接的な電気的接続は存在しないので、それは「フローティングゲート」と呼ばれる。フローティングゲートは、ＥＥＰＲＯＭ  ＦＥＴのゲートも形成する。単一ポリ層を使用する前は、ＥＥＰＲＯＭセルは、典型的には、２つのポリ層から製造された。前記二重ポリＥＥＰＲＯＭセル１００ａは、図１ａに例示してある。二重ポリＥＥＰＲＯＭセルの目的は、トンネルキャパシタ１０２を通過させてフローティングゲート１１２上へ電子をトンネルすることにある。静電結合として、電位１１０は、制御キャパシタ１０８の頂板接続１０６に印加され、そして、この印加電圧は、トンネルキャパシタ１０２およびＰＥＴゲートキャパシタンス１０４全体で実現される。印加電位は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングによって、トンネルキャパシタ１０２を通過させてフローティングゲート１１２上へと電子をトンネルさせる。電子は、トンネルキャパシタ１０２に逆の電位を印加しても同様な様式で移動される。
【０００４】
図１ｂは、図１ａの断面図に例示されている制御キャパシタ１０８、トンネルキャパシタ１０２、およびＦＥＴゲートキャパシタ１０４の概略図である。有意量の印加電圧がトンネルキャパシタ１０２全体に分配されるために、制御キャパシタ１０８のキャパシタンスは、トンネルキャパシタ１０２とＦＥＴゲートキャパシタ１０４との合計に比べて、はるかに大きいキャパシタンスであるべきである。トンネルキャパシタ全体の出力電圧は：
【０００５】
【数１】
0005255190.tif 000002
【０００６】
から算出され、
Ｃｃ＞＞（ＣＴ＋ＣＧ）であるとき、上記式は：
【０００７】
【数２】
0005255190.tif 000003
【０００８】
へと単純化され、そして、制御キャパシタ１０８全体で実質的にほとんど印加電圧は失われない。
【０００９】
単一ポリメモリセルの目的は、二重ポリＥＥＰＲＯＭセルと同様な様式で動作することであるが、標準ＣＭＯＳ処理のプロセスフロー以外の追加の処理工程は減らすことにある。しかしながら、今までのところ、この目的は、完全に実現できていない。例えば、図２は、典型的な単一ポリＥＥＰＲＯＭセル２００の横断面図である。二重多結晶シリコンスタックは除去されていて、単一ポリ層２１２は、トンネリング１０２、ＦＥＴゲート１０４、および制御キャパシタ２０８と接続している。更に、制御キャパシタ２０８は、ｎ＋ウェル２１４から製造され、そして薄い酸化物層がウェル上で成長される。この例では、単一ポリＥＥＰＲＯＭセル２００は、標準的なＣＭＯＳ処理でより容易に製造される。なぜならば、一つだけの多結晶シリコン堆積工程および少ない全製造工程で製造できるからである。しかしながら、この特有な単一ポリＥＥＰＲＯＭは、制御キャパシタ２０８の部分を形成するｎ＋拡散２１４の上部に酸化物を担持させるための追加の製造工程が必要であるという点で、標準的なＣＭＯＳプロセスフローでは完全に製造できない。
【００１０】
上記の例では、ｎ−拡散２１４は、制御キャパシタ２０８の底板に対する接触を提供し、また、制御キャパシタの電位依存性を排除する。典型的には、制御キャパシタ酸化物は、良好な電気絶縁を提供する高品質酸化物を確実に得るためにｎ＋拡散２１４から成長される。すなわち、制御キャパシタ酸化物は、単一ポリ２１２層上に貯蔵された電荷を容易にリークしない。単一ポリ層に接続された他のキャパシタのキャパシタンスに比べてはるかに大きい制御キャパシタンスを有することが望ましいので、制御キャパシタの酸化物の厚さは、通常、トンネルキャパシタまたはＦＥＴキャパシタの酸化物の厚さに比べて薄いかまたは等しい。高不純物濃度（ｎ＋）領域上に成長される薄い酸化物の必要性は、標準ＣＭＯＳプロセスの範囲を逸脱する追加の処理を暗に示している。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って、本出願の１つの目的は、標準のＣＭＯＳ処理フローにおいて製造可能な単一ポリ記憶デバイスを提供することにある。
【課題を解決するための手段】
【００１２】
ＥＥＰＲＯＭメモリセルを説明する。ＥＥＰＲＯＭメモリセルは、ほとんどまたはまったく追加の非標準処理を有しない標準ＣＭＯＳプロセスで製造可能である。ＥＥＰＲＯＭメモリセルでは、単一の多結晶シリコン処理が使用される。更に、ＥＥＰＲＯＭメモリセルでは、各キャパシタの酸化物の下に低不純物濃度領域を有するトンネルキャパシタおよび制御キャパシタが使用される。トンネルキャパシタおよび制御キャパシタを使用して、ポリシリコンフローティングゲート上に、またそこから離れるように電子を移動させる。
【００１３】
キャパシタの様々な配置を本出願で開示する。ＥＥＰＲＯＭメモリセルは、１つ以上のトンネルキャパシタならびに１つ以上の制御キャパシタで製造できる。複数のトンネルキャパシタによって、選択的トンネル経路が得られる。更に、複数の制御キャパシタを平行に動作させると、反転でまたは反転周辺でバイアスをかけたときに、キャパシタンスの変化を低減できる。
【００１４】
反転によるキャパシタンスの変化を低減する他の方法も本出願で開示する。これらの方法は、非対称ＭＯＳキャパシタを実装することを含む。
【００１５】
ＭＯＳキャパシタ内に非対称ドープ領域をレイアウトする方法も開示する。ＥＥＰＲＯＭメモリセル内のキャパシタの底板にバイアスを印加する方法も開示する。この方法は、大きいバイアス電圧の必要性を減らすことができ、また、ＰＥＴゲートキャパシタの酸化物を通過して電子がトンネルするのを防止する。更に、この方法は、ＭＯＳＦＥＴのゲート酸化物で起こり得る損傷も減らす。この損傷は、通常、ＭＯＳＦＥＴトランジスタの導電特性を変え得る。
【００１６】
添付の図面に対する適当な参照と共に、以下の詳細な説明を読み込むことによって、本発明のこれらのならびに他の面および利点が当業者には明らかとなるであろう。本発明の態様を以下の図面に基づいて説明する。
【発明を実施するための最良の形態】
【００１７】
標準ＣＭＯＳプロセスで製造可能なＥＥＰＲＯＭメモリセルを提示する。ＭＯＳキャパシタは、単一ポリシリコンラインを介して互いに接続される。各キャパシタは、典型的には、ＦＥＴトランジスタのゲート酸化物の厚さの酸化物層を有する。酸化物層の下には、低不純物濃度領域がある。低不純物濃度領域は、標準プロセスで、例えば標準のウェル注入で製造することができ、または、半導体基板のバックグラウンドドーピングで製造することもできる。すべてのこれらの処理法は、特に、組み合わせたときに、標準ＣＭＯＳプロセスでＥＥＰＲＯＭセルを作り出すことができる。
【００１８】
標準ＣＭＯＳプロセスでＥＥＰＲＯＭセルを製造する１つの利点は、特有の特定用途向け集積回路（ＡＳＩＣ）およびＥＥＰＲＯＭメモリセルアレイのために、回路設計者は、同じ半導体処理工程を使用できる点にある。これによって、プロセスフローを変えずに、２つのデバイスを並べて製造できると考えられる。プロセスフローを変えることは、ＥＥＰＲＯＭセルの製造コストを有意に上げ得る追加のプロセス工程を増やすことを含む。また、プロセスフローを変えることは、工程の変化を誘導する場合があり、また、統計的プロセス管理（ＳＰＣ）における偏差を生じさせる場合もある。処理における変化および偏差は、歩留りの減少ならびに回線信頼度の低下を引き起こし得る。
【００１９】
従来のＣＭＯＳプロセスで製造できるＥＥＰＲＯＭセルを導入することに加えて、典型的ＭＯＳキャパシタに比べて代替構造を有するＭＯＳキャパシタを有するＥＥＰＲＯＭセルも導入する。ＥＥＰＲＯＭセルを動作させるのための様々な方法も開示する。これらの方法は、例えばバイアスレベルの低減、カスタマイズされたトンネル経路および酸化物の損傷のような利点を提供する。
【００２０】
図を参照する。図３ａは、ＣＭＯＳ互換性単一ポリＥＥＰＲＯＭメモリセル３００の一つの態様である。このデバイスは、トンネルキャパシタ３０２、ＭＯＳＦＥＴゲートキャパシタ３０４、および制御キャパシタ３０８を含む。標準ＣＭＯＳ処理に適合させるために、各キャパシタは、典型的にはゲート酸化工程中に成長させた酸化物層３１６を含む。この酸化物は、トンネルキャパシタ３０２、ＭＯＳＦＥＴゲートキャパシタ３０４および制御キャパシタ３０８の誘電体を形成する。しかしながら、各キャパシタは、例えば設計パラメータにしたがって異なる酸化物または酸化物の厚さを含むことができる。
【００２１】
この態様および更なる態様では、底板は、ＥＥＰＲＯＭメモリセル対して電気的接続を提供できる。底板は、ＭＯＳキャパシタの酸化物の下にかつ／または前記酸化物に隣接してシリコン層を含む。また、底板は、キャパシタ対して充分なボディー連絡を提供するために、ＭＯＳキャパシタの酸化物の下にある低不純物濃度領域に隣接させて（または下に）、高不純物濃度（図示せず）を含むこともできる。また、高不純物濃度（ボディー連絡）領域は、低不純物濃度領域の極めて近くに配置することもできる。ボディー連絡の位置は最適化することができ、また、低不純物濃度領域の直ぐ隣に存在することに限定されない。底板のボディー連絡の配置は、図６ａで更に検討する。
【００２２】
図３ａに戻る。図３ａの態様の各キャパシタは、２つの高不純物濃度領域の間に低不純物濃度領域３１８を有する対称ウェルＭＯＳデバイスから製造される。低不純物濃度領域のドーピング密度は、隣接しているより高い不純物濃度の領域に比べて低い。高不純物濃度領域は、およそ１０２２原子／ｃｍ３オーダーのドーピング密度を有することができ、また、低不純物濃度領域は、およそ１０１８原子／ｃｍ３オーダーのドーピング密度を有することができる。または、別の例では、低不純物濃度領域は、真性ドーピングレベルを有することができる。
【００２３】
３つすべてのキャパシタの頂板は、フローティングゲートと呼ばれる連続ポリライン３１２を介して接続される。各キャパシタは、浅いトレンチアイソレーション（ＳＴＩ）３１３、ＬＯＣＯＳ、または他の従来の電気的分離手段によって、互いに分離される。図３ａの態様では、シリコンオンインシュレータ（ＳＯＩ）基板３１７が使用される。
【００２４】
しかしながら、ＥＥＰＲＯＭセル３００は、ＳＯＩ基板に限定されない。メモリセル３００を使用して、電荷の形態でデータを記憶することができる。電荷を累積するために、「書き込み」動作が行われる。一方、「読み出し」動作を使用して、累積された電荷の存在および極性を測定する。図３ｂは、メモリセル３００で行われる「書き込み」動作の例を図示している。制御キャパシタ３０８の底板を基準として、トンネルキャパシタ３０２の底板に負バイアス３２２を印加する。この負の印加バイアスによって、電子３２０は、トンネルキャパシタ３０２のトンネル酸化物３１６を通過してトンネルできる。電子３２０は、フローティングゲート３１２上で電荷を形成し、その電荷は、ＭＯＳＦＥＴ３０４を使用する「読み出し」動作で検出できる。典型的には、「読み出し」動作は、メモリセル３００のＪ−Ｖ特性シフト（すなわち、ＭＯＳＦＥＴ  ３０４における閾値電圧（Ｖｔ）シフト）を測定する。
【００２５】
上記したように、図３ａ〜ｃに示した態様に代わるものとして、ｎ型低不純物濃度領域または真性ドープ領域さえも含むＭＯＳキャパシタを使用してもよい。例えば、トンネルキャパシタ３０２および制御キャパシタ３０８は、極めて低い不純物濃度の領域を使用して製造できる。更に、バイアス３２２は、別の手段、例えば一般的なプロセッサで制御でき、そしてそれはユーザーによって制御できる。而して、ユーザーによる入力にしたがって、電荷は、メモリセル３００上に累積できる。
【００２６】
トンネル酸化物３１６の下にある領域の不純物濃度が低いことの１つの利点は、トンネルキャパシタおよび制御キャパシタのための酸化物がゲート酸化工程で成長される場合に、酸化物の成長速度が増強されないという点である。典型的には、高温プロセス（例えばゲート酸化炉）では、高不純物濃度領域は、低不純物濃度領域に比べて（同じ炉中時間で）より厚い酸化物を成長させる。例えば、ゲートキャパシタ３０４上で成長されるゲート酸化物は、約７０〜２００Åの厚さとなり得る。高不純物濃度領域は、ゲート酸化工程の間に、低不純物濃度領域に比べて約１．２〜５倍速く酸化物を成長させることができる。低不純物濃度領域は厚い酸化物を成長させないので、ゲート酸化工程で典型的に成長されるであろう厚い酸化物は、例えば、その後にエッチングされ、そして再成長または再堆積させる必要はない。而して、処理工程数は減少する。
【００２７】
余分の処理工程を減らすことに加えて、トンネルキャパシタおよび制御キャパシタの酸化物を薄く保つことによって、電子のトンネリング機構をＦＮにすることができる。より薄い酸化物を用いると、より低い印加電流および印加電圧によってデバイスを機能させることができる。薄い酸化物を用いても、高い電圧または電流を印加する場合は、電子はＨＥトンネリングによってトンネルすることができ、そのＨＥトンネリングは、ＦＮトンネリングに比べて酸化物層をより多く損傷する。本出願の開示態様では、ＥＥＰＲＯＭメモリセルに「書き込む」ために使用される主要なトンネリング機構は、ＦＮトンネリングである。しかしながら、ＨＥトンネリング機構が、ＦＮトンネリング機構の代わりにまたはＦＮトンネリング機構と組み合わせて使用されるように、大きな電圧および／または電流を使用してもよい。
【００２８】
ＦＮトンネリングによってフローティングゲート３１２から除去される電子電荷の例示は図３ｃに示してある。これも「書き込み」動作である。制御キャパシタ３０８の底板を基準として、トンネルキャパシタ３０２の底板に正バイアス３２４を印加する。印加された正の３２４バイアスによって、電子３２０は、トンネルキャパシタ３０２のトンネル酸化物３１６を通過してトンネルできる。正電荷３２６は、ゲートキャパシタ３０４上に先に累積された負電荷を打ち消す。「読み出し」動作は、メモリセル３００のＩ−Ｖ特性におけるシフト（すなわち、ＶＩシフト）を検出する。更に、ゲートキャパシタ３０４上へと本来トンネルされる電子よりも更に多くの電子３２０が除去される場合、正電荷を累積できる。これによってもＩ−Ｖ特性におけるシフトが発生する。
【００２９】
トンネルキャパシタを通過するトンネリングが起こることが予期されるが、ＭＯＳＦＥＴのゲートキャパシタを通過してトンネルすることもできる。１つのそのような例示は図４ａに示してある。印加バイアスＶｐ４２２の負極性を、ＭＯＳゲートキャパシタ４０４およびトンネルキャパシタ４０２の底板に印加する。印加バイアス４２２の異極性を、制御キャパシタ４０８に印加する。印加バイアス４２２は、ゲートキャパシタ４０４およびトンネルキャパシタ４０２双方の酸化物を通過するトンネリングを引き起こすのに充分である。そのことは、フローティングゲート４１２の電圧レベルの制御が低下し、またゲートキャパシタ４０４の酸化物４１６に損傷を引き起こす場合があるので、問題であり得る。この損傷は、ゲート酸化物の下に／の中に捕獲電荷を生じさせることによってゲートキャパシタ４０４を含むＭＯＳＦＥＴトランジスタ４１３の導電特性（Ｉ−Ｖ特性曲線）に影響を及ぼすことがある。ＥＥＰＲＯＭセルは、累積電荷の変化を測定しているので、追加のトラップは、望ましくない効果である。而して、ＭＯＳＦＥＴトランジスタ４１３のゲート酸化物を通過するＦＮトンネリングを防止して、メモリセルのより良好な動作／歩留りを確保することができる。
【００３０】
図４ｂには、ゲートキャパシタ４０４上へのＦＮトンネリングを防止する１つの方法が例示してある。印加電圧４２２を半分（または印加電圧４２２の総量と等しい少なくとも２つの成分）に分割し、そして、トンネルキャパシタ４０２の底板に対して１つの電圧成分４３０および制御キャパシタ４０８の底板に対してもう１つの電圧成分４３２を分配することによって、ゲートキャパシタ４０４上へのＦＮトンネルは、低減または防止される（ＦＮトンネリングのために必要な電圧の１／２であるからである）。これは、ゲートキャパシタ４０４の底板が、電圧成分４３０および４３２を連結しているノードに結合されていることから起こる。従って、図４ａの構成において印加される電圧に比べて、より低い電圧が、ゲートキャパシタ４０４の底板に印加される。図３ｂと同様に、「書き込み」動作は、ゲートキャパシタ４０４上へのトンネル電子４２０によって行われる。図４ｃは、図３ｃに例示してあるのと類似の方式で、電圧成分４３０および４３２の極性を逆転させることによって、ゲートキャパシタ４０４から電子４２０を除去することを例示している。
【００３１】
印加バイアスを成分に分割することは、プロセス技術によって課される限界を管理するのにも役立つ。この利点は、ゲートキャパシタ４０４を通過するＦＮトンネリングを防止することに匹敵するかまたはそれよりも更に重要であり得る。図４ａに示してあるように、トンネルキャパシタ４０２に印加される単一の印加電圧を使用して、トンネリングを制御しかつ開始することができる。しかしながら、すべての電圧をただ１つのポイントに印加する場合には、電圧を大きくし、かつ両方の極性も大きくする必要がある（いくつかの技術では±１５〜２０Ｖであり得る）。いくつかのＣＭＯＳ技術では、大きな電圧を制御できない場合がある。しかしながら、電圧を２つの成分に分割すると、異なる端子で印加される電圧によって、印加電圧は、より管理可能になり得る。更に、ＳＯＩは、そのデバイス分離によって、例えば双極電圧の使用に特に適し得る。対照的に、バルクプロセスでは、双極電圧を維持しかつ管理するためにトリプルウェル技術を使用する必要があり得る。
【００３２】
ＥＥＰＲＯＭメモリセルが含んでいるＭＯＳキャパシタの構造を変えることによって、ＥＥＰＲＯＭメモリセルを改良することもできる。典型的なＭＯＳキャパシタ５００は、図５ａ〜ｂに例示してある。図５ａは、典型的なＭＯＳキャパシタ５００が反転状態で動作されるときに発生する反転モードキャパシタンスを例示している。通常、ＭＯＳキャパシタを反転（例えば、ｐ−ＭＯＳキャパシタに関する正の（ゲートからボディ）バイアスおよびｎ−ＭＯＳキャパシタに関する負のバイアス）状態で動作されるとき、すべてのキャパシタンスの減少が誘導される（但し低周波の場合は除く）。この減少は、図５ｃのグラフに例示してある。キャパシタンスの減少は、ゲート酸化物５１６の下にある小領域５３４で捕集される少数キャリアに起因している。充分な少数キャリアが捕集されて、バンドギャップのフェルミエネルギーレベルが逆のドーピングタイプのそれよりも上昇する。これを反転と呼ぶ。本質的に、キャパシタンスの減少は、直列５３６で動作される２つのキャパシタを反転領域が発生させることに起因して起こる。これは、回路設計者にとっては問題となることがある。なぜならば、標準動作中に最小キャパシタを保証するために（例えば、トンネルキャパシタおよびゲートキャパシタと制御キャパシタとの間の保証比率）、ＭＯＳキャパシタの領域とＥＥＰＲＯＭセル領域とはしばしば大きくする必要があるからである。ＥＥＰＲＯＭセル領域を大きくすることは、集積回路上の設計領域がしばしば非常に制限されることから、回路設計者にとっては必ずしも現実的なオプションでない。
【００３３】
累積状態でＭＯＳキャパシタ５００を動作させると、同じ問題は起こらない。図５ｂでは、ＭＯＳキャパシタ５００は、累積状態で動作されていることを示している。その用語が示唆しているように、累積は、多数キャリアがゲート酸化物５１６の下にある小領域５３６で累積するときに生じる。多数キャリアは、完全な低不純物濃度の領域内から移動する。キャパシタのドーピングにしたがって、この動きは、半導体材料の価電子帯または導帯のより近くにフェルミエネルギーを移動させる。その結果、酸化物の下にある低不純物濃度領域では、印加されるバイアス５４０とは無関係に一定のキャパシタンスが維持される。
【００３４】
而して、回路設計者は、ＭＯＳキャパシタと、そして次に、累積状態で動作されるときに、単一キャパシタ５４２を含むＥＥＰＲＯＭセルを構成するキャパシタとを検討する。累積状態で動作することの利点にもかかわらず、ＥＥＰＲＯＭセルのすべての動作にわたってＭＯＳキャパシタを累積モードに維持することはしばし不可能である。しばしば、集積回路では、電圧を一定の周波数で印加し、そして上下の値でサイクルさせる。而して、ＭＯＳキャパシタは、しばしば累積状態または反転状態にある。故に、累積モードでキャパシタンスが安定であるという利点にもかかわらず、ＭＯＳキャパシタが反転状態で動作されるとき、キャパシタンス損失を補償または低減することが重要である。
【００３５】
図５ａのＭＯＳキャパシタ５００で観察されるようなキャパシタンスの減少という問題は、ＭＯＳキャパシタの酸化物の下にある領域を取り囲む高不純物濃度ウェルを設計することによって、低減または潜在的に排除できる。それは、非対称ウェル構造６４４を利用している図６ａに例示してある。非対称ウェル構造は、多数キャリアならびに少数キャリアの供給源として機能する。すなわち、ＭＯＳキャパシタ６００が反転状態で動作されるとき、酸化物６１６の下にある領域のドーピングタイプと同等のドーピングタイプのウェルは、少数キャリアと本質的に再結合する多数キャリアを供給する。これにより、領域６３４における少数キャリアの累積が抑制され、かつ、ＭＯＳキャパシタの反転のオーダーが低下する。この効果は、図６ｃに図示してある。キャパシタンス変化の全体的な減少は、図５ｃの反転において観察されるキャパシタンスと比較して理解される。
【００３６】
而して、ＭＯＳキャパシタ６００は、反転状態で動作されるとき、より適切には、単一キャパシタ６４６と見なすことができる。ＭＯＳキャパシタ６００の非対称の性質により、集積回路上において、他のデバイスのためにより多くの領域が得られる。例えば、図６ａでは、ｐ＋ドーピング６４５は、（低不純物濃度または真性の領域に対する有効な接触を可能にするために）ＭＯＳキャパシタ６００の底板接続のボディー連絡として使用できる。また、ｎ＋ドーピングは、酸化物６１６の下にある低不純物濃度領域に対する少数キャリーの供給源として役立つことができる。対称ＭＯＳキャパシタにおけるｎ＋ドーピングのために通常使用される領域は、ｐ＋ボディー連絡によって効率的に置換された。
而して、全キャパシタ領域は、ＭＯＳキャパシタ６００内でボディー連絡を移動させることによって縮小される。
【００３７】
図６ｂは、非対称ウェル構造が、ＭＯＳキャパシタ６００を累積状態で単一キャパシタ６４２として動作させ続けることを例示している。ＭＯＳキャパシタの非対称設計に固有の累積状態で起こるキャパシタンスの減少は無い。ＥＥＰＲＯＭセルのトンネルキャパシタおよび制御キャパシタはＭＯＳトランジスタとして使用されないので、非対称方式でＭＯＳキャパシタを設計しても、ＥＥＰＲＯＭセルの機能性は低下し得ないことに留意することも重要である。
【００３８】
非対称ＭＯＳキャパシタ６００は、図３ａ〜ｃおよび図４ａ〜ｃの態様に組み込むことができる。図７ａは、図６ａ〜ｂの非対称ウェル構造７４４を実装しているＥＥＰＲＯＭメモリセル７００を例示している。先の実施例と同様に、（ＭＯＳＦＥＴトランジスタの）ＦＥＴキャパシタ７０４は、対称ウェル構造を実装している。しかしながら、トンネルキャパシタ７０２および制御キャパシタ７０８は、非対称ウェル構造を使用する。先の態様の他の特徴のすべて、例えば、各キャパシタ７１８の酸化物の下にある低不純物濃度領域、各キャパシタ７１２を接続している連続ポリライン、浅いトレンチアイソレーション７１３およびＳＯＩ基板上の構造（例示せず）は、この態様で維持できる。
【００３９】
図７ｂは、ＥＥＰＲＯＭセル７００のトンネルキャパシタ７０２または制御キャパシタ７０８の１つのレイアウトに関する断面図を示している。低不純物濃度シリコンの初期ウェル７４８を形成し（例えば、従来の方式またはウェル７４８のバックグラウンドドーピングレベルに固有なドーピングによって）、酸化物７５０を成長させ（例えば、従来のゲート酸化物プロセスで）、そして、酸化物領域７５０の両側に非対称ドーパント領域７５２を製造する（例えば、イオン注入法のような任意の公知のドーピング法でドーピングすることによって）。非対称のドープ領域は、浅いトレンチアイソレーション７１３によって電気的に絶縁できる。
【００４０】
または、非対称ドープ領域は、互いに隣接させて配置してもよい。図７ｃは、図７ｂの他のレイアウトを例示している。この態様では、ドーパント種７５４の交互領域が互いに隣接して製造される。それにより、ＭＯＳキャパシタおよびＥＥＰＲＯＭセルの更なる領域最適化が可能になる。交互ドーパント種７５４は、酸化物７５０の下にある反転領域または累積領域のための多数キャリアおよび少数キャリアの供給源として役立つ。交互ドーピング種７５４のｐ＋成分は、ＭＯＳキャパシタの底板接続のためのボディー連絡として使用することもできる。または、ウェル７４８がｎ型であるように設計される場合、ｎ＋成分はボディー連絡として使用できる。
【００４１】
ＥＥＰＲＯＭメモリセルは、複数のトンネルキャパシタまたは制御キャパシタを使用して製造することによって、最適化させることもできる。例えば、図１ｂの概略図で例示した制御キャパシタ１０８を考える。これは、２つの制御キャパシタで表すことができる。２つの制御キャパシタのうちの１つはｐ型低不純物濃度領域を有することができ、もう１つはｎ型低不純物濃度領域を有することができる。これを例示している概略図は、図８ａに示してある。ｐ−ＭＯＳ非対称のキャパシタ８５６およびｎ−ＭＯＳ非対称キャパシタ８５８が平行に接続されている。これらのキャパシタのどちらも単一の制御キャパシタ８０４を含む。図１ｂと同様に、出力電圧は以下に示すように、制御キャパシタ、トンネルキャパシタおよび入力電圧によって算出できる：
【００４２】
【数３】
0005255190.tif 000004
【００４３】
また、Ｃｐ＋Ｃｎ＞＞ＣＴ＋ＣＧである場合：
【００４４】
【数４】
0005255190.tif 000005
【００４５】
と単純化できる。
キャパシタ８５６および８５８を並列にして動作させると、１つのキャパシタは常に累積状態である。累積状態のキャパシタは、もう１つのキャパシタが反転状態であることに起因するキャパシタンスの全体的な変化を減じる。キャパシタ８５６および８５８のキャパシタンスは、図８ｂに示してある。キャパシタンスの変化は、動作電圧の範囲にわたって低減される。図８ｃは、例えば、並列のｐ−ＭＯＳおよびｎ−ＭＯＳキャパシタ８５６および８５８を実装しているＥＥＰＲＯＭセルの設計を例示している。
【００４６】
２つの制御キャパシタを有することに加えて、２つのトンネルキャパシタを使用することができる。図９ａは、トンネルキャパシタを含んでいるｐ−ＭＯＳおよびｎ−ＭＯＳ非対称キャパシタ９６０および９６２を実装しているメモリセル９００の態様を例示している。２つのトンネルキャパシタを用いる利点は累積状態でのみ動作させ、而してキャパシタンスの電圧依存性変動を防止するようにキャパシタを設計することができ、また、プロセス技術にしたがって、フローティングゲート９１２上へのかつフローティングゲート９１２から離れる電子のためのトンネル経路をカスタマイズする機会も得られる点である。例えば、回路設計者は、ゲートキャパシタ上へトンネル電子をトンネルさせるためにトンネルキャパシタを最適化したい場合がある。トンネルキャパシタをただ１つ使用する場合、ゲートキャパシタ上への改良トンネリングのためのいかなる設計の変更も、ゲートキャパシタから電子をトンネルさせることに関して、直接的で、おそらく悪い効果を及ぼし得る。しかしながら、２つのトンネルキャパシタ、すなわちＣＴ−９６０およびＣＴ＋９６２を使用することによって、設計者は、フローティングゲート９１２上へのおよびフローティングゲート９１２から離れるトンネリングに直接的に影響を及ぼさずに、どちらのキャパシタも改修できる。
【００４７】
「書き込み」動作を実行し、メモリセル９００上へ電子をトンネルさせるために、負電位９６４を、ｐ−ＭＯＳトンネルキャパシタ９６０の底板に印加する。正電位９６６ａは、ｎ−ＭＯＳ制御キャパシタ９５８に印加する。キャパシタ９６０および９５８両方にバイアスをかけて累積状態にし、それによって、キャパシタンスの変化を防止する。この態様では、非対称のｐ−ＭＯＳキャパシタおよびｎ−ＭＯＳキャパシタ９５６および９５８を、制御キャパシタとして別々にまたは一緒に使用できる。例えば、正電位９６６ｂ（または９６６ａ）もｐ−ＭＯＳ制御キャパシタ９５６の底板に印加する場合、正電位９６６ｂ（または９６６ａ）は、ｎ−ＭＯＳ制御キャパシタ９５８と並列である。キャパシタ９５６が反転状態で動作するとしても、そのキャパシタンスは、制御キャパシタを可能な限り大きくすることによって役立てることができる。
【００４８】
図９ｂにおいて、フローティングゲート９１２から電荷をトンネルさせて離すことによって「書き込み」動作も行われる。これは、正電位９６８をｎ−ＭＯＳトンネルキャパシタ９６２に印加し、また、負電位９７０ａをｐ−ＭＯＳ制御キャパシタ９５６の底板に印加することによって行われる。また、両方のキャパシタは、累積状態で動作される。
更に、同じ負電位９７０ｂを、ｎ−ＭＯＳキャパシタ９５８に印加することができる。
全体的な結果としては、フローティングゲート９１２上の正電荷を置換するかまたは正味の正電荷を増加させる正電荷９２６である。
【００４９】
図１０には、４つのＥＥＰＲＯＭメモリセル９００から成る２ビットのメモリセル１０００が例示してある。電位は、ラインＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、ＧおよびＨに印加ができる。表１には、各ＥＥＰＲＯＭセル９００のフローティングゲートに電子を加えるかまたは除去する印加電圧が例示してある。「書き込み」が起こるとき、電子は、フローティングゲート９１２に加えられるかまたはフローティングゲートから除去される。Ｖｌシフトは、電位１０７４によって示される。例えば、正電位ＶｐはラインＡおよびＣに配置でき、負電位−ＶｐはラインＦに配置できる。これによって、これらのセルのそれぞれのフローティングゲート９１２上へと電子が移動することによって、セルに（０，０）および（０，１）を「書き込む」と考えられる。負電位−ＶｐをラインＢおよびＤに印加し、正電位ＶｐをラインＥに印加することによって、電子をセルから移動させることができると考えられる。メモリセル１０００は、例えば、追加のＥＥＰＲＯＭメモリセル９００を加えることによって、回路設計者が望むのと同オーダーに大きくまたは小さく製造することができる。
【００５０】
【表１】
0005255190.tif 000006
【００５１】
上記態様は、ＥＥＰＲＯＭメモリセル／アレイを製造するための標準ＣＭＯＳプロセスの多結晶シリコン、ゲート酸化物、およびシリコン層の設計および使用法を説明している。フローティングゲート上で電荷を保持できるＥＥＰＲＯＭメモリセルを製造する実際的な能力は、単一ポリフローティングゲートの周囲およびその上部で成長されるまたは堆積される酸化物のタイプと強い相関があり；また、この酸化物は、前記フローティングゲートへのおよび前記フローティングゲートからの電荷漏れ経路の多くを決めることを了解すべきである。上記態様は、フローティングゲート上において最適な電荷量を保持するために、種々の酸化物成長プロセスまたは堆積プロセスと組み合わせることができる。
【産業上の利用可能性】
【００５２】
上で開示した構造および方法によって、ＥＥＰＲＯＭメモリセルを、典型的なＣＭＯＳプロセスフローで製造できる。これは、低不純物濃度ウェル領域、ゲート酸化物プロセスにおいて成長されるキャパシタ酸化物、および／または単一多結晶シリコン堆積工程によって達成できる。例えば２つ以上の制御キャパシタまたはトンネルキャパシタのような様々なアレイによっても、回路設計者には、メモリセルに関するレイアウトの選択の幅が広がる。更に、非対称ＭＯＳキャパシタは、レイアウト領域の縮小という追加の利点も提供できる。
【００５３】
例えば、制御キャパシタおよびトンネルキャパシタへと分配される成分へと電圧バイアスを分割するというような電圧を印加する様々な方法によっても、ＭＯＳＦＥＴの酸化物を通過するトンネリングおよびプロセス電圧破壊限界のような有害効果と関連のある問題を低減できる。例示した態様はただの例であって、本発明の範囲を限定するものと考えるべきではないことを了解すべきである。例えば、ＥＥＰＲＯＭメモリセルは、開示したトンネルキャパシタと制御キャパシタとの任意の組み合わせによって製造できる。設計にしたがって、複数の制御キャパシタおよびトンネルキャパシタを実装して、ＥＥＰＲＯＭメモリセルを最適化し得る。また、様々な処理法を使用して、開示したＥＥＰＲＯＭセルを製造できることも了解される。特許請求の範囲は、特にその効果について述べていない場合は、記載した順序または要素に限定されないと読むべきである。而して、クレームの範囲および精神のうちにあるすべての態様と、その等価物は、本発明として請求される。
【図面の簡単な説明】
【００５４】
【図１ａ】二重ポリＥＥＰＲＯＭセルの横断面図である。
【図１ｂ】図１ａに例示されている制御キャパシタ、トンネルキャパシタおよびＦＥＴゲートキャパシタの回路表現の概略図の一つの態様である。
【図２】単一ポリＥＥＰＲＯＭセルの横断面図である。
【図３ａ】は、本発明の一つの態様にしたがう単一ポリＥＥＰＲＯＭセルの横断面図である。
【図３ｂ】フローティングゲート上への電子配置を示している本発明の一つの態様にしたがう単一ポリＥＥＰＲＯＭセルの横断面図である。
【図３ｃ】フローティングゲートからの電子除去を示している本発明の一つの態様にしたがう単一ポリＥＥＰＲＯＭセルの横断面図である。
【図４ａ】非差動方式で動作された本発明の一つの態様にしたがう単一ポリＥＥＰＲＯＭセルの横断面図である。
【図４ｂ】電子電荷をフローティングゲート上に配置する差動方式で動作された本発明の一つの態様にしたがう単一ポリＥＥＰＲＯＭセルの横断面図である。
【図４ｃ】フローティングゲートから電子電荷を除去する差動方式で動作された本発明の一つの態様にしたがう単一ポリＥＥＰＲＯＭセルの横断面図である。
【図５ａ】従来の方式で製造されかつ反転状態で動作している例示ＭＯＳキャパシタの横断面図である。
【図５ｂ】従来の方式で製造されかつ累積状態で動作している例示ＭＯＳキャパシタの横断面図である。
【図５ｃ】従来の方式で製造されたＭＯＳキャパシタに対応する反転状態でのキャパシタンス損失を示している例示のグラフである。
【図６ａ】本発明の一つの態様にしたがって非対称方式で製造されかつ反転状態で動作しているＭＯＳキャパシタの横断面図である。
【図６ｂ】本発明の一つの態様にしたがって非対称方式で製造されかつ累積状態で動作しているＭＯＳキャパシタの横断面図である。
【図６ｃ】本発明の一つの態様にしたがって非対称方法で製造されたＭＯＳキャパシタに対応する反転状態でのキャパシタンスの増加を示しているグラフである。
【図７ａ】本発明の一つの態様にしたがって非対称のトンネルおよび制御ＭＯＳキャパシタを実装している単一ポリＥＥＰＲＯＭセルの横断面図である。
【図７ｂ】本発明の一つの態様にしたがってゲート酸化物の反対側に配置されたｎ＋およびｐ＋ドープ領域を有する非対称ＭＯＳキャパシタの平面図である。
【図７ｃ】本発明の一つの態様にしたがって領域最適化のために互いに隣接させて配置されたｎ＋およびｐ＋ドープ領域を有する非対称ＭＯＳキャパシタの平面図である。
【図８ａ】ｎ型チャネルドーピングを有するキャパシタとｐ型チャネルドーピングを有するキャパシタとを含む例示の制御キャパシタの概略図である。
【図８ｂ】ｎ型チャネルおよびｐ型チャネルの閾値電圧周辺でのキャパシタンス変化の減少を示している例示のグラフである。
【図８ｃ】本発明の一つの態様にしたがってｎ型チャネルドーピングを有するキャパシタとｐ型チャネルドーピングを有するキャパシタとを含む制御キャパシタを実装している単一ポリＥＥＰＲＯＭセルの横断面図である。
【図９ａ】本発明の一つの態様にしたがって２つの制御キャパシタと２つのトンネルキャパシタとを実装している単一ポリＥＥＰＲＯＭセルのフローティングゲート上への電子配置の横断面図である。
【図９ｂ】本発明の一つの態様にしたがって２つの制御キャパシタと２つのトンネルキャパシタとを実装している単一ポリＥＥＰＲＯＭセルのフローティングゲートからの電子除去の横断面図である。
【図１０】本発明の一つの態様にしたがう、４つの単一ポリＥＥＰＲＯＭセルと、単一ポリＥＥＰＲＯＭセルへの書き込み、消去、読み出しを実装するための構成とに関する概略図である。
【図１ａ】
0005255190.tif 000007
【図１ｂ】
0005255190.tif 000008
【図２】
0005255190.tif 000009
【図３ａ】
0005255190.tif 000010
【図３ｂ】
0005255190.tif 000011
【図３ｃ】
0005255190.tif 000012
【図４ａ】
0005255190.tif 000013
【図４ｂ】
0005255190.tif 000014
【図４ｃ】
0005255190.tif 000015
【図５ａ】
0005255190.tif 000016
【図５ｂ】
0005255190.tif 000017
【図５ｃ】
0005255190.tif 000018
【図６ａ】
0005255190.tif 000019
【図６ｂ】
0005255190.tif 000020
【図６ｃ】
0005255190.tif 000021
【図７ａ】
0005255190.tif 000022
【図７ｂ】
0005255190.tif 000023
【図７ｃ】
0005255190.tif 000024
【図８ａ】
0005255190.tif 000025
【図８ｂ】
0005255190.tif 000026
【図８ｃ】
0005255190.tif 000027
【図９ａ】
0005255190.tif 000028
【図９ｂ】
0005255190.tif 000029
【図１０】
0005255190.tif 000030