(57)【特許請求の範囲】
【請求項１】
マルチレベルメモリセルの少なくとも一つ以上のしきい電圧分布で表現される少なくとも一つ以上のデータ状態によってプログラム電圧増加値を設定するステップと、
プログラムパス／フェイル情報に応答して、ループクロック信号と前記プログラム電圧増加値とに対応する増加型ステップパルスプログラミング（ＩＳＰＰ）クロック信号を発生させるステップと、
前記ループクロック信号に応答して、前記プログラム電圧増加値に達するまで第１カウント動作して、デフォルトレベルイネーブル信号を発生させるステップと、
前記ＩＳＰＰクロック信号に応答して、前記プログラム電圧増加値に達するまで第２カウント動作して、追加レベルイネーブル信号を発生させるステップと、
前記デフォルトレベルイネーブル信号に応答して、プログラム電圧を第１増加値ずつ増加させるステップと、
前記追加レベルイネーブル信号に応答して、前記プログラム電圧を第２増加値ずつ増加させるステップと、を含むことを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項２】
各データ状態は、前記マルチレベルメモリセルを有する前記フラッシュメモリ装置のテスト結果から得られることを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項３】
前記追加レベルイネーブル信号に応答して増加する前記プログラム電圧の前記第２増加値は、前記第１増加値より小さいことを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項４】
前記フラッシュメモリ装置のプログラム方法は、
前記プログラム電圧を分配するステップと、
前記分配されたプログラム電圧と基準電圧とを比較し、比較結果によってポンピングクロック信号を発生させるステップと、
前記ポンピングクロック信号に応答して前記プログラム電圧を発生させるステップと、をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項５】
プログラムパス／フェイル情報に応答して、ループクロック信号と増加型ステップパルスプログラミング（ＩＳＰＰ）情報信号とを発生させるプログラム制御ロジック部と、
前記ループクロック信号と前記ＩＳＰＰ情報信号とに応答して、デフォルトレベルイネーブル信号と追加レベルイネーブル信号とを発生させるＩＳＰＰ制御ロジック部と、
前記デフォルトレベルイネーブル信号と前記追加レベルイネーブル信号とに応答して、プログラム電圧を可変的に増加させ、前記プログラム電圧を分配して基準電圧と比較し、比較結果によってポンピングクロック信号を発生させるプログラム電圧レギュレータと、
前記ポンピングクロック信号に応答して前記プログラム電圧を発生させる電荷ポンプ部と、を備え、
前記ＩＳＰＰ制御ロジック部は、
前記ループクロック信号と前記ＩＳＰＰ情報信号とを入力して、ＩＳＰＰクロック信号を発生させるクロック発生部と、
前記ループクロック信号に応答してカウント動作を行い、その出力値が目標となったプログラム電圧増加値に達したとき、これに対応する前記デフォルトレベルイネーブル信号を発生させる第１カウンタと、
前記ＩＳＰＰクロック信号に応答してカウント動作を行い、その出力値が目標となったプログラム電圧増加値に達したとき、これに対応する前記追加レベルイネーブル信号を発生させる第２カウンタと、を備えることを特徴とするフラッシュメモリ装置。
【請求項６】
前記ＩＳＰＰ情報信号は、
前記フラッシュメモリ装置のテスト結果から得られるマルチレベルメモリセルのデータ状態別のしきい電圧分布から設定される各データ状態別のプログラム電圧増加値についての情報であることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記プログラム電圧レギュレータは、
前記プログラム電圧と前記分配されたプログラム電圧との間に直列連結される複数の第１群及び第２群の抵抗と、
前記デフォルトレベルイネーブル信号に応答して、前記第１群の抵抗を選択的に短絡させる第１レベル制御部と、
前記追加レベルイネーブル信号に応答して、前記第２群の抵抗を選択的に短絡させる第２レベル制御部と、
発振信号を入力し、前記分配されたプログラム電圧と前記基準電圧とを比較し、比較結果によって前記発振信号を前記ポンピングクロック信号として発生させるレベル検出及びポンピングクロック制御部と、を備えることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項８】
前記第１レベル制御部は、
前記デフォルトレベルイネーブル信号に応答して高電圧を伝達する複数のスイッチと、
前記スイッチの出力に応答して、前記第１群の抵抗を選択的に短絡させる高電圧ＮＭＯＳトランジスタと、を備えることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記第２レベル制御部は、
前記追加レベルイネーブル信号に応答して高電圧を伝達する複数のスイッチと、
前記スイッチの出力に応答して、前記第２群の抵抗を選択的に短絡させる高電圧ＮＭＯＳトランジスタと、を備えることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１０】
前記レベル検出及びポンピングクロック制御部は、
前記分配されたプログラム電圧と前記基準電圧とを比較する比較器と、
前記比較器の出力及び前記発振信号を入力するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を入力して、前記ポンピングクロック信号として出力するインバータと、を備えることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１１】
プログラムパス／フェイル情報に応答して、ループクロック信号、増加型ステップパルスプログラミング（ＩＳＰＰ）情報信号、ディスチャージイネーブル信号及びレギュレータイネーブル信号を発生させるプログラム制御ロジック部と、
前記ループクロック信号と前記ＩＳＰＰ情報信号とに応答して、デフォルトレベルイネーブル信号と追加レベルイネーブル信号とを発生させるＩＳＰＰ制御ロジック部と、
前記ディスチャージイネーブル信号、前記デフォルトレベルイネーブル信号、前記追加レベルイネーブル信号、及び前記レギュレータイネーブル信号に応答して、プログラム電圧を可変的に増加させ、前記プログラム電圧を分配して第１電圧を発生させ、前記第１電圧と基準電圧とを比較して、ポンピングクロック信号を発生させるプログラム電圧レギュレータと、
前記ポンピングクロック信号に応答して、前記プログラム電圧を発生させる電荷ポンプ部と、を備え、
前記ＩＳＰＰ制御ロジック部は、
前記ループクロック信号と前記ＩＳＰＰ情報信号とを入力して、ＩＳＰＰクロック信号を発生させるクロック発生部と、
前記ループクロック信号に応答してカウント動作を行い、その出力値が目標となったプログラム電圧増加値に達したとき、これに対応する前記デフォルトレベルイネーブル信号を発生させる第１カウンタと、
前記ＩＳＰＰクロック信号に応答してカウント動作を行い、その出力値が目標となったプログラム電圧増加値に達したとき、これに対応する前記追加レベルイネーブル信号を発生させる第２カウンタとを有することを特徴とするフラッシュメモリ装置。
【請求項１２】
前記ＩＳＰＰ情報信号は、
前記フラッシュメモリ装置のテスト結果から得られるマルチレベルメモリセルのデータ状態別のしきい電圧分布から設定される各データ状態別のプログラム電圧増加値についての情報であることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記プログラム電圧レギュレータは、
ディスチャージイネーブル信号に応答して、前記プログラム電圧を電源電圧にディスチャージさせるディスチャージ部と、
前記プログラム電圧と第２電圧との間に直列連結される複数の第１抵抗を含み、前記デフォルトレベルイネーブル信号に応答して前記第１抵抗を選択的に短絡させる第１レベル制御部と、
前記第２電圧と前記第１電圧との間に直列連結される複数の第２抵抗を含み、前記追加レベルイネーブル信号に応答して前記第２抵抗を選択的に短絡させる第２レベル制御部と、
発振信号を入力し、前記第１電圧と前記基準電圧とを比較し、比較結果によって前記発振信号を前記ポンピングクロック信号として発生させるレベル検出及びポンピングクロック制御部と、を備えることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１４】
前記ディスチャージ部は、
前記電源電圧と前記プログラム電圧との間に直列連結されるＰＭＯＳトランジスタと高電圧用デプリションＮＭＯＳトランジスタとを具備して、前記ＰＭＯＳトランジスタのゲートには、前記ディスチャージイネーブル信号が連結され、前記高電圧用デプリションＮＭＯＳトランジスタのゲートには、前記電源電圧が連結されることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１５】
前記第１レベル制御部は、
前記第１抵抗と、
前記デフォルトレベルイネーブル信号に応答して高電圧を伝達する複数のスイッチと、
前記スイッチの出力に応答して前記第１抵抗を選択的に短絡させる高電圧ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１６】
前記第２レベル制御部は、
前記第２抵抗と、
前記追加レベルイネーブル信号に応答して高電圧を伝達する複数のスイッチと、
前記スイッチの出力に応答して前記第２抵抗を選択的に短絡させる高電圧ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１７】
前記レギュレータイネーブル回路部は、
前記第１電圧と接地電圧との間に直列連結される抵抗及びＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタのゲートは、前記レギュレータイネーブル信号に連結されることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１８】
前記レベル検出及びポンピングクロック制御部は、
前記第１電圧と前記基準電圧とを比較する比較器と、
前記比較器の出力及び前記発振信号を入力するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を入力して、前記ポンピングクロック信号として出力するインバータと、を備えることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、特に、プログラム電圧を可変的に制御できるフラッシュメモリ装置及びそのプログラミング方法に関する。
【背景技術】
【０００２】
半導体メモリ装置の開発において、主要な課題のうち一つが、単位面積当たりの保存可能なデータビットの数を表すデータ保存容量を極大化することである。最大限小さい面積にできる限り多量のデータを保存できるメモリチップに対する要求が大きくなっている。このような要求によって、一つのメモリセルに複数のデータビットを保存できるマルチレベルメモリチップが開発されている。
【０００３】
フラッシュメモリ装置は、トンネリング現象を利用して、データをプログラムし、かつ消去する。フラッシュメモリ装置は、優秀なデータ保存性、低い消費電力、及び外部衝撃に強い耐久性によって、携帯用機器の補助記憶装置に適している。一定個数のメモリセルが直列に連結されたＮＡＮＤフラッシュメモリ装置は、メモリセルが並列に連結されたＮＯＲフラッシュメモリ装置に比べて、メモリセルのサイズが相対的に小さいため、集積度が優秀で大容量の補助記憶装置としてさらに有用である。
【０００４】
マルチレベルセルを有するＮＡＮＤフラッシュメモリ装置は、シングルレベルセルと異なり、１個のセルに２ビットを保存するが、図１に示したように、４状態を有する。４状態のしきい電圧分布を参照すれば、ＰＶ１とＰＶ１’との間の分布、ＰＶ２とＰＶ２’との間の分布、及びＰＶ３とＰＶ３’との間の分布を有する。しかしながら、ＰＶ１とＰＶ１’との間の分布、ＰＶ２とＰＶ２’との間の分布、及びＰＶ３とＰＶ３’との間の分布が広くなれば、ＰＶ１’とＰＶ２との間隔及びＰＶ２’とＰＶ３との間隔が狭くなる。このようになれば、読み出し電圧ＶＲ１,ＶＲ２,ＶＲ３の設定が難しくなって、セル動作の信頼性に悪い影響を及ぼす。したがって、プログラムされたセルのしきい電圧分布を減少させる方案が要求される。
【０００５】
一方、ＮＡＮＤフラッシュメモリ装置のしきい電圧分布を正確に制御するために、増加型ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：以下“ＩＳＰＰ”と称す）方式が使われている。ＩＳＰＰ方式によれば、プログラム電圧は、プログラムサイクルのプログラムループが反復するにつれて段階的に増加する。プログラム電圧は、所定の増加値だけ増加する。プログラム動作が進められるにつれて、プログラムされるセルのしきい電圧は、各プログラムループで所定の増加値だけ増加する。このような理由から、最終的にプログラムされたセルのしきい電圧分布の幅を狭めようとすれば、プログラム電圧の増加値が小さく設定されねばならない。しかしながら、プログラム電圧の増加値が小さければ小さいほど、プログラムループ数は増加して、プログラム特性が悪くなるという問題点がある。
【０００６】
したがって、プログラム電圧増加値を可変させてプログラムループ数を減らしつつ、最適のしきい電圧分布が得られるフラッシュメモリ装置のプログラム方法が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、プログラム電圧増加値を可変させるフラッシュメモリ装置のプログラム方法を提供することである。
本発明の他の目的は、前記プログラム方法を具現するフラッシュメモリ装置を提供することである。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明の一面によるフラッシュメモリ装置のプログラム方法は、マルチレベルメモリセルを有するフラッシュメモリ装置のテスト結果から得られるマルチレベルメモリセルのデータ状態別のしきい電圧分布から各データ状態別のプログラム電圧増加値を設定するステップと、プログラムパス／フェイル情報に応答してループクロック信号とプログラム電圧増加値とに対応する増加型ステップパルスプログラミング（ＩＳＰＰ）クロック信号を発生させるステップと、ループクロック信号に応答してプログラム電圧増加値が到達するまでカウント動作してデフォルトレベルイネーブル信号を発生させるステップと、ＩＳＰＰクロック信号に応答してプログラム電圧増加値が達するまでカウント動作して追加レベルイネーブル信号を発生させるステップと、デフォルトレベルイネーブル信号に応答してプログラム電圧を第１増加値ずつ増加させるステップと、追加レベルイネーブル信号に応答してプログラム電圧を第１増加値より小さい第２増加値ずつ増加させるステップと、を含む。
【０００９】
本発明の実施例によって、フラッシュメモリ装置のプログラム方法は、プログラム電圧を分配するステップ、分配されたプログラム電圧と基準電圧とを比較し、比較結果によってポンピングクロック信号を発生させるステップと、ポンピングクロック信号に応答してプログラム電圧を発生させるステップと、をさらに含みうる。
【００１０】
前記他の目的を達成するために、本発明の他の面によるフラッシュメモリ装置は、プログラムパス／フェイル情報に応答してループクロック信号と増加型ステップパルスプログラミング（ＩＳＰＰ）情報信号とを発生させるプログラム制御ロジック部と、ループクロック信号とＩＳＰＰ情報信号とに応答して、デフォルトレベルイネーブル信号と追加レベルイネーブル信号とを発生させるＩＳＰＰ制御ロジック部と、デフォルトレベルイネーブル信号と追加レベルイネーブル信号とに応答して、プログラム電圧を可変的に増加させ、プログラム電圧を分配して基準電圧と比較し、比較結果によってポンピングクロック信号を発生させるプログラム電圧レギュレータと、ポンピングクロック信号に応答してプログラム電圧を発生させる電荷ポンプ部と、を備える。
【００１１】
本発明の実施例によって、ＩＳＰＰ情報信号は、フラッシュメモリ装置のテスト結果から得られるマルチレベルメモリセルのデータ状態別のしきい電圧分布から設定される各データ状態別のプログラム電圧増加値についての情報でありうる。
【００１２】
本発明の実施例によって、ＩＳＰＰ制御ロジック部は、ループクロック信号とＩＳＰＰ情報信号とを入力してＩＳＰＰクロック信号を発生させるクロック発生部と、ループクロック信号に応答してカウント動作を行い、その出力値が目標となったプログラム電圧増加値に達したとき、これに対応するデフォルトレベルイネーブル信号を発生させる第１カウンタと、ＩＳＰＰクロック信号に応答してカウント動作を行い、その出力値が目標となったプログラム電圧増加値に達したとき、これに対応する追加レベルイネーブル信号を発生させる第２カウンタと、を備えうる。
【００１３】
本発明の実施例によって、プログラム電圧レギュレータは、プログラム電圧と分配されたプログラム電圧との間に直列連結される複数の第１群及び第２群の抵抗と、デフォルトレベルイネーブル信号に応答して第１群の抵抗を選択的に短絡させる第１レベル制御部と、追加レベルイネーブル信号に応答して第２群の抵抗を選択的に短絡させる第２レベル制御部と、発振信号を入力して分配されたプログラム電圧と基準電圧とを比較し、比較結果によって発振信号をポンピングクロック信号として発生させるレベル検出及びポンピングクロック制御部と、を備えうる。
本発明の実施例によって、第１レベル制御部は、デフォルトレベルイネーブル信号に応答して高電圧を伝達する複数のスイッチと、スイッチの出力に応答して第１群の抵抗を選択的に短絡させる高電圧ＮＭＯＳトランジスタと、を備えうる。
【００１４】
本発明の実施例によって、第２レベル制御部は、追加レベルイネーブル信号に応答して高電圧を伝達する複数のスイッチと、スイッチの出力に応答して第２群の抵抗を選択的に短絡させる高電圧ＮＭＯＳトランジスタと、を備えうる。
【００１５】
本発明の実施例によって、レベル検出及びポンピングクロック制御部は、分配されたプログラム電圧と基準電圧とを比較する比較器と、比較器の出力及び発振信号を入力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力を入力してポンピングクロック信号として出力するインバータと、を備えうる。
【００１６】
前記他の目的を達成するために、本発明のさらに他の面によるフラッシュメモリ装置は、プログラムパス／フェイル情報に応答してループクロック信号、増加型ステップパルスプログラミング（ＩＳＰＰ）情報信号、ディスチャージイネーブル信号及びレギュレータイネーブル信号を発生させるプログラム制御ロジック部と、ループクロック信号及びＩＳＰＰ情報信号に応答してデフォルトレベルイネーブル信号及び追加レベルイネーブル信号を発生させるＩＳＰＰ制御ロジック部と、ディスチャージイネーブル信号、デフォルトレベルイネーブル信号、追加レベルイネーブル信号、及びレギュレータイネーブル信号に応答して、プログラム電圧を可変的に増加させ、プログラム電圧を分配して第１電圧を発生させ、第１電圧と基準電圧とを比較し、ポンピングクロック信号を発生させるプログラム電圧レギュレータと、ポンピングクロック信号に応答してプログラム電圧を発生させる電荷ポンプ部と、を備える。
【００１７】
本発明の実施例によって、プログラム電圧レギュレータは、ディスチャージイネーブル信号に応答してプログラム電圧を電源電圧にディスチャージさせるディスチャージ部と、プログラム電圧と第２電圧との間に直列連結される複数の第１抵抗を含み、デフォルトレベルイネーブル信号に応答して第１抵抗を選択的に短絡させる第１レベル制御部と、第２電圧と第１電圧との間に直列連結される複数の第２抵抗を含み、追加レベルイネーブル信号に応答して第２抵抗を選択的に短絡させる第２レベル制御部と、発振信号を入力して第１電圧と基準電圧とを比較し、比較結果によって発振信号をポンピングクロックとして発生させるレベル検出及びポンピングクロック制御部と、を備えうる。
【００１８】
本発明の実施例によって、ディスチャージ部は、電源電圧とプログラム電圧との間に直列連結されるＰＭＯＳトランジスタと高電圧用デプリションＮＭＯＳトランジスタとを含み、ＰＭＯＳトランジスタのゲートには、ディスチャージイネーブル信号が連結され、高電圧用デプリションＮＭＯＳトランジスタのゲートには、電源電圧が連結されうる。
本発明の実施例によって、レギュレータイネーブル回路部は、第１電圧と接地電圧との間に直列連結される抵抗及びＮＭＯＳトランジスタを含み、ＮＭＯＳトランジスタのゲートは、レギュレータイネーブル信号に連結されうる。
【発明の効果】
【００１９】
本発明のフラッシュメモリ装置のプログラム方法によれば、テスト結果から得られるマルチレベルメモリセルの状態別のしきい電圧分布から、最終的にプログラムされたセルのしきい電圧分布が狭いプログラム特性を有するように各状態別のプログラム電圧増加値を設定する。これにより、プログラムステップ別に可変的に増加するプログラム電圧によって、プログラムされたセルの状態別のしきい電圧分布間の間隔が広くなって、セル動作の信頼性が向上する。
【発明を実施するための最良の形態】
【００２０】
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して、本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表す。
【００２１】
図１に示したマルチレベルセルのプログラム方法を説明する。メモリセルプログラミング時に、まず、ＬＳＢデータがプログラミングされ、次いで、ＭＳＢデータがプログラミングされる。ここで、ＭＳＢデータまたはＬＳＢデータを構成するプログラミングデータが“１”である場合、プログラミング動作によってメモリセルのしきい電圧は変わらず、メモリセルのデータは変化しない。すなわち、データのプログラミングが行われない。ＭＳＢデータまたはＬＳＢデータを構成するプログラミングデータが“０”である場合、プログラミング動作によってメモリセルのしきい電圧は変化し、これに伴って、メモリセルのデータも変化する。すなわち、データのプログラミングが行われる。
【００２２】
まず、消去状態のメモリセルのデータは、“１１”状態になっている。第１のプログラムステップ（ＰＧＭ１）でＬＳＢデータがメモリセルにプログラミングされて“１０”状態となる。第２のプログラムステップ（ＰＧＭ２）では、メモリセルの状態を判読して、メモリセルが“１１”状態であるか、または“１０”状態であるかを判別した後、ＭＳＢデータをプログラムする。
【００２３】
図２は、図１のマルチレベルセルのしきい電圧分布を得るための本発明のＩＳＰＰ可変制御方法を概念的に説明する図である。図２を参照すれば、図１の“１１”状態から“１０”状態へのプログラムステップ（ＰＧＭ１）で、プログラム電圧Ｖｐｇｍの増加値が△ＩＳＰＰ１に設定され、“１０”状態から“００”状態へのプログラムステップ（ＰＧＭ２ａ）で、プログラム電圧Ｖｐｇｍの増加値が△ＩＳＰＰ２に設定され、“１１”状態から“０１”状態へのプログラムステップ（ＰＧＭ２ｂ）で、プログラム電圧Ｖｐｇｍの増加値が△ＩＳＰＰ３に設定される。例えば、△ＩＳＰＰ１は０.３Ｖに、△ＩＳＰＰ２は０.４Ｖに、そして、△ＩＳＰＰ３は０.５Ｖに設定される。
【００２４】
プログラム時間は、ＬＳＢデータをプログラムする時よりＭＳＢデータをプログラムする時にさらにかかる。このようなマルチレベルセルのプログラム時間を決定するのは、ＭＳＢデータをプログラムする時間である。プログラム電圧Ｖｐｇｍの増加値が増加すれば、プログラムループ数を減少させうる。例えば、△ＩＳＰＰ２が０.４Ｖであるプログラムステップ（ＰＧＭ２ａ）のプログラムループ数が△ＩＳＰＰ１が０.３Ｖであるプログラムステップ（ＰＧＭ１）のプログラムループ数より小さい。そして、△ＩＳＰＰ３が０.５Ｖであるプログラムステップ（ＰＧＭ２ｂ）のプログラムループ数が△ＩＳＰＰ２が０.４Ｖであるプログラムステップ（ＰＧＭ２ａ）のプログラムループ数より小さい。例示的に、△ＩＳＰＰ１は０.３Ｖに、△ＩＳＰＰ２は０.４Ｖに、そして、△ＩＳＰＰ３は０.５Ｖに設定したのは、フラッシュメモリ装置のテスト結果から得られるマルチレベルメモリセルの状態別のしきい電圧分布から、最終的にプログラムされたセルのしきい電圧分布が狭くなるようにプログラム特性を最大に高めるレベルに決定されたということである。これにより、図１のＰＶ１’とＰＶ２との間隔及びＰＶ２’とＰＶ３との間隔が広くなってセル動作の信頼性が向上する。
【００２５】
図３は、図２のＩＳＰＰ可変制御方法を具現するフラッシュメモリ装置を説明する図である。図３を参照すれば、フラッシュメモリ装置３００は、プログラム制御ロジック部３１０、ＩＳＰＰ制御ロジック部３２０、プログラム電圧レギュレータ３３０、そして、電荷ポンプ部３４０を備える。
【００２６】
プログラム制御ロジック部３１０は、パス／フェイル情報に応答してループクロック信号ＬＣＳ、ＩＳＰＰ情報信号ＩＩＳ、ディスチャージイネーブル信号ＤＥＳ、及びレギュレータイネーブル信号ＲＥＳを発生させる。パス／フェイル情報は、プログラム／消去検証動作時にフラッシュメモリ装置内の感知増幅及びラッチ回路（図示せず）から出力されるデータ値が同じデータ（例えば、パスデータ値）を有するか否かの判別結果として提供される。プログラム制御ロジック部３１０は、現在のプログラムループがプログラムフェイルとして判別されるとき、ループクロック信号ＬＣＳをパルスとして活性化される。ＩＳＰＰ情報信号ＩＩＳは、フラッシュメモリ装置のテスト結果から得られるマルチレベルメモリセルの状態別のしきい電圧分布から設定されるプログラム電圧増加値△ＩＳＰＰ１,△ＩＳＰＰ２,△ＩＳＰＰ３についての情報を表す。ディスチャージイネーブル信号ＤＥＳは、高電圧のプログラム電圧Ｖｐｇｍを電源電圧ＶＤＤとして放電させる。レギュレータイネーブル信号ＲＥＳは、プログラム電圧レギュレータ３３０の動作をイネーブルさせる。
【００２７】
ＩＳＰＰ制御ロジック部３２０は、ループクロック信号ＬＣＳとＩＳＰＰ情報信号ＩＩＳとに応答して、デフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］と追加レベルイネーブル信号ＡＬＥ［ｎ：０］とを発生させる。ＩＳＰＰ制御ロジック部３２０は、クロック発生部３２２及び第１及び第２カウンタ３２４,３２６を備える。クロック発生部３２２は、ループクロック信号ＬＣＳとＩＳＰＰ情報信号ＩＩＳとを入力してＩＳＰＰクロック信号ＩＣＳを発生させる。
【００２８】
第１カウンタ３２４は、ループクロック信号ＬＣＳに応答してカウント動作を行い、第１カウンタ３２４の出力値がプログラム電圧増加値△ＩＳＰＰ１,△ＩＳＰＰ２,△ＩＳＰＰ３に対応する目標値に達したとき、これに対応するデフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］を発生させる。第１カウンタ３２４の初期値は、フラッシュメモリ装置のテスト結果から得られ、プログラム回路（図示せず）によって設定される。プログラム回路（図示せず）は、第１カウンタ３２４の初期値を保存するようにプログラムされるヒューズ回路またはレジスタで具現される。
【００２９】
第２カウンタ３２６は、ＩＳＰＰクロック信号ＩＣＳに応答してカウント動作を行い、第２カウンタ３２６の出力値がプログラム電圧増加値△ＩＳＰＰ１,△ＩＳＰＰ２,△ＩＳＰＰ３に対応する目標値に達したとき、これに対応する追加レベルイネーブル信号ＡＬＥ［ｎ：０］を発生させる。第２カウンタ３２６の初期値もプログラム回路（図示せず）によって設定される。
【００３０】
プログラム電圧レギュレータ３３０は、ディスチャージイネーブル信号ＤＥＳ、デフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］、追加レベルイネーブル信号ＡＬＥ［ｎ：０］、及びレギュレータイネーブル信号ＲＥＳに応答してプログラム電圧Ｖｐｇｍを発生させる。プログラム電圧レギュレータ３３０は、ディスチャージ回路部３３１、第１レベル制御部３３３、第２レベル制御部３３５、レギュレータイネーブル回路部３３７、及びレベル検出及びポンピングクロック制御部３３９を備える。プログラム電圧レギュレータ３３０は、具体的に図４に示される。
【００３１】
図４を参照すれば、ディスチャージ回路部３３１は、電源電圧ＶＤＤとプログラム電圧Ｖｐｇｍとの間に直列連結されるＰＭＯＳトランジスタ４０１と高電圧用デプリションＮＭＯＳトランジスタ４０２とを備える。ＰＭＯＳトランジスタ４０１のゲートには、ディスチャージイネーブル信号ＤＥＳが連結され、高電圧用デプリションＮＭＯＳトランジスタのゲートには、電源電圧ＶＤＤが連結される。ディスチャージ回路部３３１は、ロジックローレベルのディスチャージイネーブル信号ＤＥＳに応答して、プログラム電圧Ｖｐｇｍを電源電圧ＶＤＤにディスチャージさせる。
【００３２】
第１レベル制御部３３３は、デフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］に応答して、高電圧ＶＰＰを伝達する複数の高電圧スイッチ４１１〜４１３、プログラム電圧Ｖｐｇｍと第２電圧Ｖ２との間に直列連結される複数の抵抗４３１〜４３３、及び高電圧スイッチ４１１〜４１３の出力に応答して、抵抗４３１〜４３３を選択的に短絡させる複数の高電圧用ＮＭＯＳトランジスタ４２１〜４２３を備える。
【００３３】
第２レベル制御部３３５は、追加レベルイネーブル信号ＡＬＥ［ｎ：０］に応答して高電圧ＶＰＰを伝達する複数の高電圧スイッチ４４１〜４４３、第２電圧Ｖ２と第１電圧Ｖ１との間に直列連結される複数の抵抗４６１〜４６３、及び高電圧スイッチ４４１〜４４３の出力に応答して抵抗４６１〜４６３を選択的に短絡させる複数の高電圧用ＮＭＯＳトランジスタ４５１〜４５３を備える。
【００３４】
プログラム電圧Ｖｐｇｍは、第１レベル制御部３３３で選択的に短絡される抵抗４３１〜４３３と第２レベル制御部３３３で選択的に短絡される抵抗４６１〜４６３とによって決定される抵抗値によって決定される。例えば、デフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］のコーディング値を＋１増加させることによって選択的に短絡された抵抗４３１〜４３３の抵抗値が増加し、その増加した抵抗値によってプログラム電圧Ｖｐｇｍが０.３Ｖずつデフォルトとして増加すると仮定する。追加レベルイネーブル信号ＡＬＥ［ｎ：０］のコーディング値を＋１増加させることによって選択的に短絡された抵抗４６１〜４６３の抵抗値が増加し、その増加した抵抗値によってプログラム電圧Ｖｐｇｍが５０ｍＶずつ増加すると仮定する。もし、追加レベルイネーブル信号ＡＬＥ［ｎ：０］のコーディング値を＋２増加させれば、プログラム電圧Ｖｐｇｍは、０.１Ｖ増加する。ＩＳＰＰ情報信号ＩＩＳによってプログラム電圧Ｖｐｇｍの増加値が０.４Ｖに設定された場合、デフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］のコーディング値を＋１増加させ、追加レベルイネーブル信号ＡＬＥ［ｎ：０］のコーディング値を＋２増加させ、プログラム電圧Ｖｐｇｍを０.４Ｖ増加させうる。
【００３５】
レギュレータイネーブル回路部３３７は、第１電圧Ｖ１と接地電圧ＶＳＳとの間に直列連結される抵抗４７１とＮＭＯＳトランジスタ４７２とを備える。ＮＭＯＳトランジスタ４７２のゲートは、レギュレータイネーブル信号ＲＥＳに連結される。レギュレータイネーブル回路部３３７は、ロジックハイレベルのレギュレータイネーブル信号ＲＥＳに応答して所定の電流Ｉが流れる。
【００３６】
第１電圧Ｖ１とプログラム電圧Ｖｐｇｍとの関係を参照すれば、次の通りである。レギュレータイネーブル回路部３３７の抵抗４７１の抵抗値をＲ１とし、第１レベル制御部３３３の抵抗値と第２レベル制御部３３５の抵抗値とを合せた抵抗値をＲ２とすれば、数式１のように表現される。
【００３７】
【数１】
0005294308.tif 000002
【００３８】
また、図３に示したように、レベル検出及びポンピングクロック制御部３３９は、第１電圧Ｖ１と基準電圧Ｖｒｅｆとを比較し、その比較結果によって発振器（図示せず）からの発振信号ＯＳＣをポンピングクロック信号ＰＣＳとして出力する。レベル検出及びポンピングクロック制御部３３９は、図５に示したように、第１電圧Ｖ１と基準電圧とを比較する比較器５０２、比較器５０２の出力及び発振信号ＯＳＣを入力するＮＡＮＤゲート５０４、及びＮＡＮＤゲート５０４の出力を入力してポンピングクロック信号ＰＣＳとして出力するインバータ５０６を備える。比較器５０２は、第１電圧Ｖ１が基準電圧Ｖｒｅｆより低ければ、その出力信号がロジックハイレベルとなり、第１電圧Ｖ１が基準電圧Ｖｒｅｆより高ければ、その出力信号がロジックローレベルとなる。比較器５０２の出力がロジックハイレベルであるとき、発振信号ＯＳＣがポンピングクロック信号ＰＣＳとして出力される。比較器５０２の出力がロジックローレベルであれば、ポンピングクロック信号ＰＣＳは発生しない。
【００３９】
図３で、電荷ポンプ部３４０は、ポンピングクロック信号ＰＣＳに応答してプログラム電圧Ｖｐｇｍを発生させる。
数式１によって決定される第１電圧Ｖ１と基準電圧Ｖｒｅｆとの関係からプログラム電圧Ｖｐｇｍを誘導すれば、数式２のように表現される。
【００４０】
【数２】
0005294308.tif 000003
【００４１】
数式２から分かるように、プログラム電圧Ｖｐｇｍの増加値は、Ｒ１抵抗値が固定値であるので、Ｒ２抵抗値の変化率に比例する。すなわち、Ｒ２抵抗値が大きくなるほどプログラム電圧Ｖｐｇｍの増加値が大きくなる。言い換えれば、ループクロック信号ＬＣＳによるデフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］のコーディング値とＩＳＰＰクロック信号ＩＣＳによる追加レベルイネーブル信号ＡＬＥ［ｎ：０］のコーディング値とが増加することによって、Ｒ２抵抗値が増加する。これは、プログラム電圧Ｖｐｇｍが増加値だけ段階的に増加することを意味する。
【００４２】
図２で前述されたプログラム電圧増加値△ＩＳＰＰ１,△ＩＳＰＰ２,△ＩＳＰＰ３とループクロック信号ＬＣＳ及びＩＳＰＰクロック信号ＩＣＳとの関係は、図６Ａないし図６Ｃで説明される。図６Ａは、△ＩＳＰＰ１が０.３Ｖである場合、デフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］のコーディング値を＋１増加させるループクロック信号ＬＣＳが１パルスとして発生する。ＩＳＰＰクロック信号ＩＣＳは、発生しない。図６Ｂは、△ＩＳＰＰ１が０.４Ｖである場合、デフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］のコーディング値を＋１増加させるループクロック信号ＬＣＳが１回パルスとして発生し、追加レベルイネーブル信号ＡＬＥ［ｎ：０］のコーディング値を＋２増加させるＩＳＰＰクロック信号ＩＣＳが２回パルスとして発生する。図６Ｃは、△ＩＳＰＰ１が０.５Ｖである場合、デフォルトレベルイネーブル信号ＤＬＥ［ｍ：０］のコーディング値を＋１増加させるループクロック信号ＬＣＳが１回パルスとして発生し、追加レベルイネーブル信号ＡＬＥ［ｎ：０］のコーディング値を＋４増加させるＩＳＰＰクロック信号ＩＣＳが４回パルスとして発生する。
【００４３】
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００４４】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４５】
【図１】フラッシュメモリ装置のマルチレベルメモリセルの状態別のしきい電圧分布を説明する図である。
【図２】図１のマルチレベルセルのしきい電圧分布を得るための本発明のＩＳＰＰ可変制御方法を概念的に説明する図である。
【図３】図２のＩＳＰＰ可変制御方法を具現するフラッシュメモリ装置を説明する図である。Ｒ
【図４】図３のプログラム電圧レギュレータを説明する図である。
【図５】図３のレベル検出及びポンピングクロック制御部を説明する図である。
【図６Ａ】図２のＩＳＰＰ可変制御方法でプログラム電圧増加値、ループクロック信号及びＩＳＰＰクロック信号との関係を説明する図である。
【図６Ｂ】図２のＩＳＰＰ可変制御方法でプログラム電圧増加値、ループクロック信号及びＩＳＰＰクロック信号との関係を説明する図である。
【図６Ｃ】図２のＩＳＰＰ可変制御方法でプログラム電圧増加値、ループクロック信号及びＩＳＰＰクロック信号との関係を説明する図である。
【符号の説明】
【００４６】
３１０    プログラム制御ロジック部
３２０    ＩＳＳＰ制御ロジック部
３２２    クロック発生部
３２４    第１カウンタ
３２６    第２カウンタ
３３０    プログラム電圧レギュレータ
３３１    ディスチャージ回路部
３３３    第１レベル制御部
３３５    第２レベル制御部
３３７    レギュレータイネーブル回路部
３３９    レベル検出及びポンプクロック制御部
３４０    電荷ポンプ部
【図１】
0005294308.tif 000004
【図２】
0005294308.tif 000005
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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