(57)【特許請求の範囲】
【請求項１】
メイン電流を流すメインセル部（ＭＣ）と前記メイン電流よりも小さく該メイン電流に比例するセンス電流を流すセンスセル部（ＳＣ）とを有してなる半導体装置であって、
前記メインセル部（ＭＣ）と前記センスセル部（ＳＣ）には共に、
第１もしくは第２導電型の半導体基板（１）と、
前記半導体基板（１）上に形成された第１導電型のドリフト層（２）と、
前記ドリフト層（２）の表層部に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）内に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のエミッタ領域（４）と、
前記ベース領域（３）のうち前記エミッタ領域（４）と前記ドリフト層（２）の間に挟まれた部分の表面をチャネル領域として、前記ベース領域（３）のうち少なくとも前記エミッタ領域（４）よりも前記チャネル領域から離れる側に配置された第２導電型のボディ層（５）と、
前記ベース領域（３）のうち前記チャネル領域が設定される表面上に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜（６）の表面に形成されたゲート電極（７）と、
前記エミッタ領域（４）および前記ボディ層（５）に電気的に接続されるエミッタ電極（９）と、
前記半導体基板（１）の裏面に形成されたコレクタ電極（１０）とを備えた半導体素子を有し、
前記メインセル部（ＭＣ）における前記ボディ層（５）は、前記エミッタ領域（４）内で終端するように形成されており、
前記センスセル部（ＳＣ）における前記ボディ層（５）は、前記チャネル領域側内で終端するように形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体素子は、プレーナ型のトランジスタであり、前記ベース領域（３）は、前記ドリフト層（２）の表面で終端するように形成されていると共に、前記チャネル領域が基板平面と水平方向に設定されるようになっており、
前記センスセル部（ＳＣ）における前記ボディ層（５）は、前記基板平面と水平方向において、前記チャネル領域内で終端するように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、トレンチゲート型のトランジスタであり、前記ベース領域（３）を貫通して前記ドリフト層（２）まで達するトレンチ（３０）を有し、該トレンチ（３０）内に前記ゲート絶縁膜（６）および前記ゲート電極（７）が形成されることで、前記トレンチ（３０）の側面における前記ベース領域（３）の表面に前記チャネル領域が設定されるようになっており、
前記センスセル部（ＳＣ）における前記ボディ層（５）は、前記エミッタ領域（４）よりも前記半導体基板（１）側において前記トレンチ（３０）の側面と接するように配置されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴやＭＯＳＦＥＴ等の半導体素子が形成されたメインセル部とセンスセル部とを有し、メインセル部に流れるメイン電流に対して比例する微小なセンス電流をセンスセル部に対して流すことにより、メイン電流の検出を行う半導体装置に関するものである。
【背景技術】
【０００２】
従来より、メインセル部に流れるメイン電流に対して比例する微小なセンス電流をセンスセル部に対して流すことにより、メイン電流の検出を行う半導体装置がある。図８は、半導体素子としてＩＧＢＴを形成した半導体装置の断面構造である。
【０００３】
この図に示されるように、メインセル部ＭＣとセンスセル部ＳＣそれぞれに同じ構造のＩＧＢＴが形成される。具体的には、ｐ+型基板１０１を用いてＩＧＢＴが形成されており、ｐ+型基板１０１の主表面上にｎ-型ドリフト層１０２が形成され、このｎ-型ドリフト層１０２の表層部にｐ型ベース領域１０３が形成されている。さらに、ｐ型ベース領域１０３の表層部に、ｎ-型ドリフト層１０２から所定距離離間するようにｎ+型エミッタ領域１０４が形成されており、ｐ型ベース領域１０３の表面のうちｎ+型エミッタ領域１０４とｎ-型ドリフト層１０２との間に配置された部分にチャネル領域が設定される構造とされている。
【０００４】
また、ｐ型ベース領域１０３の表層部には、ｎ+型エミッタ領域１０４におけるチャネル領域側の端部よりもチャネル領域から離れる方向において終端するように、ｐ+型ボディ層１０５が配置されている。そして、チャネル領域となるｐ型ベース領域１０３の表面にゲート絶縁膜１０６を介してゲート電極１０７が形成されていると共に、ゲート電極１０７を覆うように形成された層間絶縁膜１０８を介してエミッタ電極１０９が形成されている。
【０００５】
エミッタ電極１０９は、層間絶縁膜１０８に形成されたコンタクトホール１０８ａを通じてｎ+型エミッタ領域１０４およびｐ+型ボディ層１０５と電気的に接続された構造とされ、メインセル部ＭＣのメインエミッタ電極１０９ａとセンスセル部ＳＣのセンスエミッタ電極１０９ｂとに分離されている。ｐ+型基板１０１の裏面に形成された共通のコレクタ電極１１０を通じて電流が流れると、センスエミッタ電極１０９ｂに分岐してセンス電流が流れる。このセンス電流を検出することで、メインエミッタ電極１０９ａに流れるメイン電流を検出できるようになっている。
【０００６】
このような構造において、ラッチアップによる破壊耐量低下を防ぐため、および、ＭＯＳ構造により形成される寄生バイポーラトランジスタのベース抵抗を下げるために、ｐ+型ベース領域１０３よりも高濃度のｐ+型ボディ層１０５を深く形成している。これにより、寄生バイポーラトランジスタが作動しにくくなり、破壊耐量を挙げることが可能となる。
【特許文献１】特開平９−２９３８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のような構造の場合、ｐ+型ボディ層１０５を深くかつ幅広く形成するほど、寄生バイポーラトランジスタのベース抵抗を下げることができ、耐量を高くすることが可能となる。しかしながら、ｐ+型ボディ層１０５を過剰に幅広く形成すると、ｎ+型エミッタ領域１０４の端部よりもチャネル領域側に入り込み、閾値電圧Ｖｔに影響を及ぼすことになるため、閾値電圧Ｖｔがコントロールし難くなり、バラツキ易くなるという問題がある。これにより、例えば負荷駆動システムにおける負荷への電力供給制御を行う駆動素子としてＩＧＢＴを用いた場合にシステム動作の制御性が悪くなるし、それに加えて、メインセル部ＭＣとセンスセル部ＳＣを並列接続した状態でＩＧＢＴを動作させると、メインセル部ＭＣに電流が流されるときに、電流の偏りが生じ、サージ、破壊耐量が悪化する。
【０００８】
このため、図８に示したように、閾値電圧Ｖｔに影響を及ぼさない場所、つまり、ｎ+型エミッタ領域１０４におけるチャネル領域側の端部よりもチャネル領域から離れる方向において終端するように、ｐ+型ボディ層１０５が形成される。このような構成とされると、ｐ+型ボディ層１０５の形成位置が多少ばらついたとしても、メインセル部ＭＣ内で閾値電圧Ｖｔはばらつかない。
【０００９】
ところが、ｐ+型ボディ層１０５の幅のバラツキは、結局破壊耐量のばらつきに影響するという結果がでている。図９（ａ）はｐ+型ボディ層１０５の形成位置ズレに相当するｎ+型エミッタ領域１０４とｐ+型ボディ層１０５の両端部間の距離Ｘを示した断面図、図９（ｂ）は距離Ｘと閾値電圧Ｖｔおよび破壊耐量との関係を示した図である。この図に示すように、ｎ+型エミッタ領域１０４の端部よりもｐ+型ボディ層１０５の端部がチャネル領域から離れた位置になる場合に距離Ｘをマイナスで表し、ｎ+型エミッタ領域１０４の端部よりもｐ+型ボディ層１０５の端部がチャネル領域側になる場合に距離Ｘをプラスで表すと、距離Ｘがマイナスの場合には閾値電圧Ｖｔにあまり変化が無いが、距離Ｘがプラスの場合には閾値電圧Ｖｔが大きく変化する。このため、上述したように距離Ｘがマイナスとなるようにｎ+型エミッタ領域１０４とｐ+型ボディ層１０５の形成位置が決められるが、距離Ｘがマイナスとなっても破壊耐量は変化している。
【００１０】
このようなｐ+型ボディ層１０５の幅のバラツキは、マスクプロセスとイオン注入とアニール拡散のバラツキにより生じる。例えば、マスクプロセスにおいて、レジスト現像線幅にバラツキが生じると、ｐ+型ボディ層１０５の幅にバラツキが生じる。
【００１１】
また、ｎ+型エミッタ領域１０４とｐ+型ボディ層１０５の位置に関しても製造バラツキが生じる。例えば、ドープトＰｏｌｙ−Ｓｉをパターニングしてゲート電極１０７を形成したあとに、ゲート電極１０７をマスクとしたイオン注入および熱拡散によりｐ型ベース領域１０３を形成したのち、さらにゲート電極１０７を覆うように配置したマスクを用いてイオン注入および熱拡散を行うことによりｐ+型ボディ層１０５を形成する。そして、ｐ+型ボディ層１０５の中央位置などをマスクで覆ってイオン注入および熱拡散を行うことでｎ+型エミッタ領域１０４を形成している。
【００１２】
これらの各工程の様々なバラツキ要因により、ｎ+型エミッタ領域１０４とｐ+型ボディ層１０５の位置の製造バラツキが生じる。すなわち、ゲート電極１０７を形成する際には、マスクの線幅バラツキ（レジスト厚さ、露光量、現像、アライメントズレ）とドープトＰｏｌｙ−Ｓｉのエッチングバラツキが生じる。このため、ゲート電極１０７をマスクとして形成するｐ型ベース領域１０３の形成位置がゲート電極１０７の位置ズレによってばらつくし、熱拡散時のアニール温度のバラツキによってもばらつく。また、ｐ+型ボディ層１０５を形成する際にも、マスクの線幅バラツキ（レジスト厚さ、露光量、現像、アライメントズレ）と熱拡散時のアニール温度のバラツキによってｐ+型ボディ層１０５の形成位置がばらつく。さらに、ｎ+型エミッタ領域１０４を形成する際にも、エミッタ領域１０４のうちチャネル領域側の端部の位置はゲート電極１０７にて規定されるが、もう一方のチャネル領域から離れる側の端部の位置はマスクにて規定されるため、マスクの線幅バラツキや熱拡散時に加えて、アニール温度のバラツキによっても形成位置がばらつく。
【００１３】
一方、上記のようなセンスセル部ＳＣは、センスセル部ＳＣに流れるセンス電流を検出することにより、メインセル部ＭＣに流れるメイン電流を検出するために用いられる。これは、素子の耐破壊電流に至る前に過電流を検知することにより、破壊耐量限界以上に電流が掛からないように保護機能を働かせるためである。メイン電流に対するセンス電流の電流比は、センスセル部ＳＣとメインセル部ＭＣとの面積比によって決まり、例えばセンス電流がメイン電流の１／１００００程度の大きさとされる。
【００１４】
このため、素子の製造バラツキを考慮した破壊耐量限界が例えば１０００Ａの場合において、あるマージンを差し引いた値（例えば８００Ａ）のところで過電流検出を掛けたいときには、上記面積比が１／１００００の大きさであれば、センス電流が８０ｍＡになったときに過電流検出を掛けることになる。このようにセンス電流はメイン電流に比べて十分に小さな値となるが、過電流検出を行う電流値（以下、過電流検出値という）が低すぎると、正常動作時にまで保護機能を誤作動させてしまうという恐れがある。このため、正常動作時にまで保護機能を誤作動させないように過電流検出値を設定することが好ましい。
【００１５】
しかしながら、従来の構造では、メインセル部ＭＣのＩＧＢＴとセンスセル部ＳＣのＩＧＢＴとが同じ構造とされているため、過電流検出値を一律にしか設定できない。このため、上記した様々な製造バラツキによって生じる破壊耐量のバラツキの最悪値（最もバラツキが大きい時の値）に対して過電流検出値を設定しているが、その電流値があまりに低いために、センスセル部ＳＣで保護機能を誤作動させる可能性を高くしてしまう。
【００１６】
本発明は上記点に鑑みて、製造バラツキによる破壊耐量のバラツキによって過電流検出値を設定できるようにし、製造バラツキにより破壊耐量が低いものに対しては過電流検出値を低く設定することで過電流保護機能が優先されるようにでき、逆に、製造バラツキにより破壊耐量が高いものに対しては過電流検出値を高く設定することで過電流保護機能よりも誤作動防止が優先されるようにできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、請求項１に記載の発明では、メインセル部（ＭＣ）におけるボディ層（５）は、エミッタ領域（４）内で終端するように形成されており、センスセル部（ＳＣ）におけるボディ層（５）は、チャネル領域内で終端するように形成されていることを特徴としている。
【００１８】
このような構造とすれば、製造バラツキによる破壊耐量のバラツキによって過電流検出値を設定できるようにできる。すなわち、製造バラツキにより破壊耐量が低いものに対しては過電流検出値を低く設定することで過電流保護機能が優先されるようにでき、逆に、製造バラツキにより破壊耐量が高いものに対しては過電流検出値を高く設定することで過電流保護機能よりも誤作動防止が優先されるようにできる。
【００１９】
例えば、請求項２に記載の発明のように、半導体素子がプレーナ型のトランジスタである場合には、ベース領域（３）がドリフト層（２）の表面で終端するように形成され、チャネル領域が基板平面と水平方向に設定されるため、センスセル部（ＳＣ）におけるボディ層（５）は、基板平面と水平方向において、エミッタ領域（４）内で終端するように形成される。
【００２０】
また、請求項３に記載の発明のように、半導体素子がトレンチゲート型のトランジスタである場合には、ベース領域（３）を貫通してドリフト層（２）まで達するトレンチ（３０）が形成され、該トレンチ（３０）内にゲート絶縁膜（６）およびゲート電極（７）が形成される構造となるため、トレンチ（３０）の側面におけるベース領域（３）の表面にチャネル領域が設定され、センスセル部（ＳＣ）におけるボディ層（５）は、エミッタ領域（４）よりも半導体基板（１）側においてトレンチ（３０）の側面と接するように配置される。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２３】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、半導体素子としてＩＧＢＴが備えられた半導体装置に本発明の一実施形態を適用した場合について説明する。図１は、本実施形態にかかるＩＧＢＴを有する半導体装置の断面図である。図２は、図１の領域Ｒ１の拡大断面図、図３は、図１の領域Ｒ２の拡大断面図である。
【００２４】
図１に示す半導体装置には、メインセル部ＭＣとセンスセル部ＳＣとを有し、それぞれにＩＧＢＴが備えられることで半導体装置が構成されており、センスセル部ＳＣに対してセンス電流を流すことにより、メインセル部ＭＣに流れるメイン電流の検出を行うようになっている。
【００２５】
図１に示されるように、メインセル部ＭＣとセンスセル部ＳＣそれぞれに基本構造が同じプレーナ型のＩＧＢＴが形成されている。具体的には、高不純物濃度とされたｐ+型基板１を用いてＩＧＢＴが形成されており、ｐ+型基板１の主表面上に低不純物濃度とされたｎ-型ドリフト層２が形成され、このｎ-型ドリフト層２の表層部にｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３の表層部に、ｎ-型ドリフト層２から所定距離離間するようにｎ-型ドリフト層２よりも高不純物濃度とされたｎ+型エミッタ領域４が形成されており、ｐ型ベース領域３の表面のうちｎ+型エミッタ領域４とｎ-型ドリフト層２との間に配置された部分にチャネル領域が設定される構造とされている。
【００２６】
また、ｐ型ベース領域３の表層部には、ｐ+型ボディ層５が配置されている。ｐ+型ボディ層５は、メインセル部ＭＣにおいては、図２に示すように、ｎ+型エミッタ領域４におけるチャネル領域側の端部よりもチャネル領域から離れる方向において終端するように、ｐ+型ボディ層５が配置されており、センスセル部ＳＣにおいては、図３に示すように、ｎ+型エミッタ領域４におけるチャネル領域側の端部よりもチャネル領域側において終端するように、ｐ+型ボディ層５が配置されている。このため、メインセル部ＭＣのＩＧＢＴとセンスセル部ＳＣのＩＧＢＴでは、閾値電圧Ｖｔおよび破壊耐量が異なった値となっている。
【００２７】
また、チャネル領域となるｐ型ベース領域３の表面およびｎ-型ドリフト層２のうちｐ型ベース領域３が形成されていない部分の表面に、熱酸化等によるゲート絶縁膜６が形成されていると共に、このゲート絶縁膜６を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極７が形成されている。ゲート電極７は層間絶縁膜８によって覆われており、この層間絶縁膜８上にエミッタ電極９が形成されている。エミッタ電極９は、層間絶縁膜８に形成されたコンタクトホール８ａを通じてｎ+型エミッタ領域４およびｐ+型ボディ層５に電気的に接続された構造とされ、メインセル部ＭＣのメインエミッタ電極９ａとセンスセル部ＳＣのセンスエミッタ電極９ｂとに分離されている。このため、ｐ+型基板１の裏面に形成された共通のコレクタ電極１０を通じて電流が流れると、センスエミッタ電極９ｂに分岐して流れるセンス電流を検出することで、メインエミッタ電極９ａに流れるメイン電流を検出できるようになっている。
【００２８】
そして、ｐ+型基板１の裏面側にはコレクタ電極１０が形成されることで、図１に示すＩＧＢＴを備えた半導体装置が構成されている。なお、ここでは図示していないが、層間絶縁膜８には図１とは別断面においてゲート電極７を露出させるコンタクトホールも形成されており、そのコンタクトホールを通じて図示しないゲート配線と電気的に接続され、ゲート電極７に対してゲート電圧を印加できる構造とされている。
【００２９】
次に、本実施形態にかかるＩＧＢＴを有する半導体装置の製造方法について説明する。図４は、図１に示す半導体装置の製造工程を示した断面図である。ただし、図４では、ｎ-型ドリフト層２よりも上の部分のみを図示し、ｐ+型基板１に関しては省略してある。
【００３０】
まず、図４（ａ）に示す工程では、ｐ+型基板１の表面にｎ-型ドリフト層２をエピタキシャル成長させたものを用意する。そして、ｎ-型ドリフト層２の上に熱酸化等によりゲート絶縁膜６を形成したのち、ゲート絶縁膜６の表面にドープトＰｏｌｙ−Ｓｉを成膜し、このドープトＰｏｌｙ−Ｓｉをパターニングすることにより、ゲート電極７を形成する。次に、ゲート電極７およびｎ-型ドリフト層２のうちｐ型ベース領域３の形成予定領域以外の部分をマスク２０で覆ったのち、ゲート電極７およびマスク２０の上方からｐ型不純物をイオン注入したのち熱拡散を行うことでｐ型ベース領域３を形成する。
【００３１】
次に、図４（ｂ）に示す工程では、マスク２０を除去した後、再びｐ+型ボディ層５の形成予定領域が開口するマスク２１を配置する。このとき用いるマスク２１としては、ｐ+型ボディ層５の幅と対応するように、メインセル部ＭＣのｐ+型ボディ層５の形成予定位置と対応する開口部２１ａよりもセンスセル部ＳＣのｐ+型ボディ層５の形成予定位置と対応する開口部２１ｂの方が寸法が大きくなるようにしている。そして、マスク２１の上方からｐ型不純物をイオン注入したのち熱拡散を行うことでｐ+型ボディ層５を形成する。
【００３２】
続いて、図４（ｃ）に示す工程では、マスク２１を除去した後、もう一度マスク２２を配置する。このとき使用するマスク２２は、ｎ+型エミッタ領域４の形成予定位置においてｐ+型ボディ層５およびｐ型ベース領域３を露出させるように、ｐ+型ボディ層５の中央位置やメインセル部ＭＣとセンスセル部ＳＣとの境界部におけるｎ-型ドリフト層２を覆うように配置される。そして、このマスク２２の上方からｎ型不純物をイオン注入したのち熱拡散を行うことでｎ+型エミッタ領域４を形成する。
【００３３】
なお、ここではｐ型ベース領域３、ｐ+型ボディ層５およびｎ+型エミッタ領域４の形成のためのイオン注入後に順次熱拡散を行うようにしたが、各熱拡散工程を同時に行うようにしても構わない。また、ｐ型ベース領域３、ｐ+型ボディ層５およびｎ+型エミッタ領域４の形成順序に関しても、ここに示した順番に限るものではなく、どれを最初に形成しても構わない。
【００３４】
この後の工程に関しては図示しないが、マスク２２を除去した後、層間絶縁膜８の形成工程、エミッタ電極９の形成工程およびコレクタ電極１０の形成工程などを経て、図１に示す半導体装置が完成する。
【００３５】
このように構成された半導体装置では、上述した図９（ａ）に示したｐ+型ボディ層５の形成位置ズレに相当するｎ+型エミッタ領域４とｐ+型ボディ層５の両端部間の距離Ｘは、メインセル部ＭＣではマイナスとなり、センスセル部ＳＣではプラスとなる。つまり、メインセル部ＭＣでは、ＩＧＢＴがｐ+型ボディ層５がｎ+型エミッタ領域４よりもチャネル領域から離れる側で終端する構造とされており、センスセル部ＳＣでは、ＩＧＢＴがｐ+型ボディ層５がｎ+型エミッタ領域４よりもチャネル領域側で終端する構造とされている。
【００３６】
図５は、図３のＡ−Ａ線上における不純物濃度プロファイルを示したグラフである。この図に示されるように、センスセル部ＳＣでは、ｐ+型ボディ層５がｎ+型エミッタ領域４から離れるよりもチャネル内で終端する構造とされているため、ｐ+型ボディ層５がチャネル領域まで入り込み、チャネル領域のｐ型不純物濃度に影響を与えているため、ｐ+型ボディ層５の形成位置のバラツキ等によって図中破線で示したように不純物濃度プロファイルがばらつき、閾値電圧Ｖｔに影響を与えることが判る。逆に、メインセル部ＭＣでは、ＩＧＢＴがｐ+型ボディ層５がチャネル領域から離れてｎ+型エミッタ領域４内で終端する構造とされているため、チャネル領域のｐ型不純物濃度に影響はなく、閾値電圧Ｖｔに影響を与えない。
【００３７】
このため、上述した図９（ｂ）に示したように、ｐ+型ボディ層５およびｎ+型エミッタ領域４の形成位置のバラツキにより、メインセル部ＭＣのＩＧＢＴは閾値電圧Ｖｔは変化しないが破壊耐量が変化し、センスセル部ＳＣのＩＧＢＴは閾値電圧Ｖｔも破壊耐量も変化する。したがって、ｐ+型ボディ層５およびｎ+型エミッタ領域４の形成位置のバラツキが生じた場合に、製造バラツキによる破壊耐量のバラツキによって過電流検出値を設定することが可能となり、距離Ｘがマイナスとなるような破壊耐量が低いものに対しては過電流検出値を低く設定することで過電流保護機能が優先されるようにでき、逆に、破壊耐量が高いものに対しては過電流検出値を高く設定することで過電流保護機能よりも誤作動防止が優先されるようにすることが可能となる。これについて、具体的な構造例と製造過程における寸法例を挙げて説明する。
【００３８】
メインセル部ＭＣの設計中心（ズレが無い場合）のｐ+型ボディ層５の端部からｎ+型エミッタ領域４の端部の距離Ｘを−０．２μｍ、センスセル部ＳＣの設計中心のｐ+型ボディ層５の端部からｎ+型エミッタ領域４の端部の距離Ｘを＋０．２μｍとする場合の製造過程での寸法例は以下のようになる。
【００３９】
メインセル部ＭＣにおいて隣り合うゲート電極７の間隔を設計中心値５μｍ、ゲート電極７の幅の設計中心値を５μｍ、熱拡散時におけるゲート電極７の端部からのｐ型ベース領域３の横方向拡散の設計中心値を２μｍ、熱拡散時におけるゲート電極７の端部からのｎ+型エミッタ領域４の横方向拡散の設計中心値を０．３μｍ、ｐ+型ボディ層５のマスク２１の開口部２１ａ、２１ｂの開口端からの横方向拡散の設計中心値を１．０μｍとする。また、メインセル部ＭＣのｐ+型ボディ層５のマスク２１の開口部２１ａの開口寸法を３．２μｍ、センスセル部ＳＣのｐ+型ボディ層５のマスク２１の開口部２１ｂの開口寸法を４．０μｍとする。
【００４０】
このように設計されたものは、製造バラツキがないと仮定した場合、メインセル部ＭＣのｐ+型ボディ層５の端部からｎ+型エミッタ領域４の端部までの距離Ｘは−０．２μｍ、センスセル部ＳＣのｐ+型ボディ層５の端部からｎ+型エミッタ領域４の端部までの距離Ｘは＋０．２μｍとなる。そして、このような構造を実際に製造した場合、以下のような製造バラツキが生じることになる。
【００４１】
例えば、ゲート電極７を形成する際のマスク（図示せず）の開口部がエッチングバラツキの影響で設計中心に対して０．１μｍ広くなったのに加え、ｐ+型ボディ層５のマスク２１の開口部２１ａ、２１ｂの開口寸法が設計中心に対して現像バラツキの影響で０．１μｍ狭くなった場合を想定する。この場合、メインセル部ＭＣのｐ+型ボディ層５の端部からｎ+型エミッタ領域４の端部までの距離Ｘは−０．３μｍとなり、センスセル部ＳＣのｐ+型ボディ層５の端部からｎ+型エミッタ領域４の端部までの距離Ｘは＋０．１μｍとなる。
【００４２】
このような製造バラツキが生じた場合、図９中の（１）側にバラツキが生じたことになり、製造バラツキが生じていない場合と比較して破壊耐量が低くなる。
【００４３】
逆に、ゲート電極７を形成する際のマスク（図示せず）の開口部がエッチングバラツキの影響で設計中心に対して０．１μｍ狭くなったのに加え、ｐ+型ボディ層５のマスク２１の開口部２１ａ、２１ｂの開口寸法が設計中心に対して現像バラツキの影響で０．１μｍ広くなった場合を想定する。この場合、メインセル部ＭＣのｐ+型ボディ層５の端部からｎ+型エミッタ領域４の端部までの距離Ｘは−０．１μｍとなり、センスセル部ＳＣのｐ+型ボディ層５の端部からｎ+型エミッタ領域４の端部までの距離Ｘは＋０．３μｍとなる。
【００４４】
このような製造バラツキが生じたい場合、図９中の（２）側にバラツキが生じたことになり、製造バラツキが生じていない場合と比較して破壊耐量が高くなる。
【００４５】
図６は、メインセル部ＭＣとセンスセル部ＳＣのセンスセル部ＳＣのメイン電流に対するセンス電流の比（以下、出力比という）、メインセル部ＭＣの保護電流値、および破壊耐量の関係を示した図である。
【００４６】
この図に示すように、出力比は、メインセル部ＭＣに対するセンスセル部ＳＣのＩＧＢＴの閾値電圧Ｖｔの比が大きくなればなるほど高くなる。したがって、出力比は、図９中の（１）側にバラツキが生じた場合と、設計中心および図９中の（２）側にバラツキが生じた場合を比較して、（１）側のバラツキ＞設計中心＞（２）側のバラツキとなる。
【００４７】
また、出力比が高いほど検出スピードが早く、早い段階（低い過電流検出値）で過電流保護を掛けることになる。したがって、過電流検出値は、（２）側のバラツキ＞設計中心＞（１）側のバラツキとなる。
【００４８】
これらのことから、図９中の（１）側にバラツキが生じた場合、つまり破壊耐量が小さなものについては過電流検出値が低くなり、過電流保護機能が優先されるようにできる。逆に、図９中の（２）側にバラツキが生じた場合、つまり破壊耐量が大きなものについては過電流検出値が高くなり、過電流保護機能よりも誤作動防止が優先されるようにできる。
【００４９】
以上説明したように、本実施形態では、メインセル部ＭＣでは、ＩＧＢＴがｐ+型ボディ層５がｎ+型エミッタ領域４内で終端する構造とされ、センスセル部ＳＣでは、ＩＧＢＴがｐ+型ボディ層５がチャネル領域内で終端する構造とされるようにしている。
【００５０】
このため、製造バラツキによる破壊耐量のバラツキによって過電流検出値を設定できるようにし、製造バラツキにより破壊耐量が低いものに対しては過電流検出値を低く設定することで過電流保護機能が優先されるようにでき、逆に、製造バラツキにより破壊耐量が高いものに対しては過電流検出値を高く設定することで過電流保護機能よりも誤作動防止が優先されるようにできる。また、メインセル部ＭＣについては、閾値電圧Ｖｔを制御性良く一定値にすることができるようにしつつ、センスセル部ＳＣでは閾値電圧Ｖｔが小さくなり過ぎないようにして過電流保護機能よりも誤作動防止が優先されるようにできる。
【００５１】
さらに、センスセル部ＳＣの方がメインセル部ＭＣと比べてｐ+型ボディ層５が大きくなるため、センスセル部ＳＣの方がメインセル部ＭＣよりも破壊耐量が大きくなる。したがって、センスセル部ＳＣ側が先に破壊されてしまうことはなく、過電流検出時に確実にメインセル部ＭＣに流れるメイン電流を制限したり遮断したりすることが可能となるため、より信頼性の高い半導体装置とすることが可能となる。
【００５２】
（他の実施形態）
上記第１実施形態では、チャネル領域が基板平面と水平方向に設定されるプレーナ型のＩＧＢＴを有する半導体装置を例に挙げて説明したが、トレンチゲート型のＩＧＢＴを有する半導体装置に関しても、上記と同様の構造を採用することができる。
【００５３】
図７は、トレンチゲート構造のＩＧＢＴを備えた半導体装置の断面図である。この図に示されるように、ｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するようにトレンチ３０が形成されており、このトレンチ３０内にゲート絶縁膜６およびゲート電極７が形成されている。また、ｎ+型エミッタ領域４がトレンチ３０の側面に接するように形成されており、隣り合うトレンチ３０の間に配置された各ｎ+型エミッタ領域４の間にｐ+型ボディ層５が配置された構造とされる。そして、このｐ+型ボディ層５は、メインセル部ＭＣでは、ｎ+型エミッタ領域４内で終端してトレンチ３０に接しないような構造とされているのに対し、センスセル部ＳＣでは、ｎ+型エミッタ領域４よりもｐ+型基板１側においてトレンチ３０の側面、すなわちチャネル領域内で終端するような構造とされている。
【００５４】
このような構造とされる場合においても、第１実施形態と同様に、製造バラツキによる破壊耐量のバラツキによって過電流検出値を設定でき、第１実施形態と同様の効果を得ることが可能となる。
【００５５】
また、上記実施形態では、ＭＯＳ構造のトランジスタとしてＩＧＢＴを例に挙げて説明したが、ＩＧＢＴに対して基板の導電型をＰＮ反転させたパワーＭＯＳＦＥＴを有する半導体装置に関しても本発明を適用することが可能である。
【００５６】
さらに、上記第１実施形態では、第１導電型をｐ型、第２導電型をｎ型とするｎチャネルタイプのＩＧＢＴを例に挙げたが、各部の導電型が逆になるｐチャネル型のＩＧＢＴに対しても本発明を適用できる。勿論、ＭＯＳＦＥＴに関しても、ｎチャネルタイプとｐチャネルタイプの双方に対して本発明を適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態にかかるＩＧＢＴを有する半導体装置の断面図である。
【図２】図１の領域Ｒ１の拡大断面図である。
【図３】図１の領域Ｒ２の拡大断面図である。
【図４】図１に示す半導体装置の製造工程を示した断面図である。
【図５】図３のＡ−Ａ線上における不純物濃度プロファイルを示したグラフである。
【図６】出力比、メインセル部ＭＣの保護電流値、および破壊耐量の関係を示した図である。
【図７】他の実施形態にかかるトレンチゲート構造のＩＧＢＴを備えた半導体装置の断面図である。
【図８】ＩＧＢＴを有する半導体装置の断面図である。
【図９】（ａ）はｐ+型ボディ層１０５の形成位置ズレに相当するｎ+型エミッタ領域とｐ+型ボディ層の両端部間の距離Ｘを示した断面図、（ｂ）は距離Ｘと閾値電圧Ｖｔおよび破壊耐量との関係を示した図である。
【符号の説明】
【００５８】
１    ｐ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型エミッタ領域
５    ｐ+型ボディ層
６    ゲート絶縁膜
７    ゲート電極
８    層間絶縁膜
８ａ  コンタクトホール
９    エミッタ電極
９ａ  メインエミッタ電極
９ｂ  センスエミッタ電極
１０  コレクタ電極
ＭＣ  メインセル部
ＳＣ  センスセル部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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