(57)【特許請求の範囲】
【請求項１】
半導体チップに割り当てられた外部入出力回路領域に外部から供給される外部電源電圧に基づいて内部電源電圧を生成するレギュレータを有する半導体集積回路であって、
前記レギュレータは、負帰還制御によって前記外部電源電圧から前記内部電源電圧を出力する出力トランジスタと、前記外部電源電圧が投入されたとき、前記負帰還制御が活性化される前の前記出力トランジスタの出力電流を漸増するための電圧を形成するチャージポンプ回路とを有し、
複数の前記出力トランジスタに１個の前記チャージポンプ回路が割り当てられている半導体集積回路。
【請求項２】
半導体チップの外部接続電極に接続される回路が形成された入出力回路領域を有する半導体集積回路であって、
前記入出力回路領域は、外部から供給される外部電源電圧に基づいて内部電源電圧を形成するレギュレータを有し、
前記レギュレータは駆動回路と起動回路を有し、
前記駆動回路は、負帰還制御によって前記外部電源電圧から前記内部電源電圧を出力する出力トランジスタを有し、
前記起動回路は、前記外部電源電圧が投入されたとき、前記負帰還制御が活性化される前の前記出力トランジスタの出力電流を漸増するための電圧を形成するチャージポンプ回路を有し、
１個の前記起動回路に複数個の前記駆動回路が共通接続された半導体集積回路。
【請求項３】
半導体チップの外周部に設けられた複数個の外部接続電極と、
前記外部接続電極に接続される回路が形成された入出力回路領域と、
前記入出力回路領域の内側に配置されたコア回路領域とを有する半導体集積回路であって、
前記外部接続電極に割り当てられた外部電源端子から供給される外部電源電圧に基づいて前記コア回路を動作させるための内部電源電圧を形成するレギュレータを前記入出力回路領域に有し、
前記レギュレータは駆動回路と起動回路を有し、
前記駆動回路は、負帰還制御によって相互コンダクタンスが制御されることにより前記外部電源電圧から前記内部電源電圧を出力する出力トランジスタを有し、
前記起動回路は、前記外部電源電圧が投入されたとき、所定期間、前記負帰還制御に代えて、前記出力トランジスタの出力電流を漸増するための電圧を前記外部電源電圧に基づいて形成するチャージポンプ回路を有し、
１個の前記起動回路に複数個の前記駆動回路が共通接続された半導体集積回路。
【請求項４】
前記駆動回路は、内部電源電圧の安定化容量の接続に割り当てられた前記外部接続電極の近傍に配置された請求項３記載の半導体集積回路。
【請求項５】
前記起動回路は、前記入出力回路領域の内、前記半導体チップの四隅に位置する領域に配置された請求項３又は４記載の半導体集積回路。
【請求項６】
前記起動回路は、前記駆動回路の近傍に配置された請求項３又は４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電源電圧を降圧するレギュレータが配置された半導体集積回路に関し、特に、レギュレータの配置に係り、例えば、高集積化の要求されるマイクロコンピュータのデータ処理用の半導体集積回路等に適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータのように低電圧動作を行う半導体集積回路等において、例えば、外部電源電圧を降圧して内部電源電圧を形成するレギュレータが利用される。特許文献１では、半導体チップに外部との接続に利用される外部端子が配置される外部接続領域と、外部接続領域の隣に信号や電源の入出力に関係するバッファ及び保護素子を配置する入出力回路領域と、入出力回路領域から出力される内部電源電圧で動作するコア回路を有するコア領域とを有する半導体集積回路について記載されている。この半導体集積回路において、外部接続領域の外部電源電圧からこれよりも低い内部電源電圧に降圧するレギュレータは入出力回路領域に配置されている。
【０００３】
【特許文献１】特開２００２−０８３８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体チップにレギュレータを単に追加すると、その分だけ半導体チップの面積が拡大する。そこで、半導体チップの面積の拡大を抑えるために、特許文献１に示されるように、入出力回路領域のバッファが配置されていない空き領域にレギュレータを配置することができる。
【０００５】
また、未だ公知ではないが本出願人による先の出願において、出力トランジスタと、所定の出力電流を出力トランジスタに出力させる起動回路とを有するレギュレータが提案されている。このレギュレータは、外部電源の投入の初期期間に、時間変化に対して出力トランジスタからの出力電流を漸増させるように起動回路が制御することによって突入電流を抑制することができる。出力電流を漸増させる回路には、外部電源電圧投入直後に外部電源電圧端子からの入力電圧を徐々に昇圧するチャージポンプ回路等が利用される。チャージポンプ回路は、容量に逐次電圧を蓄積して昇圧動作を行う回路形式を有し、比較的大きな容量素子を複数個必要とする。
【０００６】
しかしながら、チャージポンプ回路を形成するための容量素子は比較的大きな面積を占有するため、そのようなレギュレータは、特許文献１における入出力回路領域の空き領域に収まらず、結局、半導体チップの面積を拡げる要因に繋がってしまう。
【０００７】
本発明の目的は、外部電源電圧を降圧するレギュレータにおいて、半導体チップの面積の拡大を抑制し、かつ突入電流の発生を防止する半導体集積回路を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本発明のレギュレータは、負帰還制御によって外部電源電圧から内部電源電圧を出力する出力トランジスタと、外部電源電圧が投入されたとき負帰還制御が活性化される前の前記出力トランジスタの出力電流を漸増するための電圧を形成するチャージポンプ回路とを有する。また、本発明のレギュレータは半導体チップに割り当てられた外部入出力回路領域に配置され、複数の出力トランジスタに１個のチャージポンプ回路が割り当てられている。これにより、複数の出力トランジスタに夫々固有のチャージポンプ回路を設けなくても良いから、半導体チップの面積の拡大を抑制しつつ突入電流の発生を防止することができる。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、外部電源電圧を降圧するレギュレータにおいて、半導体チップの面積の拡大を抑制しつつ突入電流の発生を防止することができる。
【発明を実施するための最良の形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路は、半導体チップ（１）に割り当てられた外部入出力回路領域（２）に外部から供給される外部電源電圧（ＶＣＣ）から内部電源電圧（ＶＤＤ）を生成するレギュレータ（２０）を有する。前記レギュレータは、負帰還制御によって前記外部電源電圧から前記内部電源電圧を出力する出力トランジスタと、前記外部電源電圧が投入されたとき前記負帰還制御が活性化される前の前記出力トランジスタの出力電流を漸増するための電圧を形成するチャージポンプ回路とを有する。また、前記レギュレータは、複数の前記出力トランジスタに１個の前記チャージポンプ回路が割り当てられている。従って、半導体チップの面積を抑制しつつ突入電流の発生を防止することができる。
【００１５】
本発明の別の観点による半導体集積回路は、半導体チップの外部接続電極（１０）に接続される回路が形成された入出力回路領域を有する。前記外部入出力回路領域は外部から供給される外部電源電圧に基づいて内部電源電圧を形成するレギュレータを有する。前記レギュレータは、駆動回路（２０Ｄ＿１〜２０Ｄ＿４）と起動回路（２０Ａ又は２０Ｂ）とを有し、前記駆動回路は負帰還制御によって前記外部電源電圧から前記内部電源電圧を出力する出力トランジスタを有する。前記起動回路は前記外部電源電圧が投入されたとき前記負帰還制御が活性化される前の前記出力トランジスタの出力電流を漸増するための電圧を形成するチャージポンプ回路を有する。また、１個の起動回路に複数個の前記駆動回路が共通接続される。
【００１６】
本発明の更に別の観点による半導体集積回路は、半導体チップの外周部に設けられた複数個の外部接続電極と、前記外部接続電極に接続される回路が形成された入出力回路領域と、前記入出力回路領域の内側に配置されたコア回路領域（３）とを有する。前記入出力回路領域には、前記外部電源端子から供給される外部電源電圧に基づいて前記コア回路を動作させるための内部電源電圧を形成するレギュレータを有する。前記レギュレータは、駆動回路と起動回路とを有し、前記駆動回路は負帰還制御によって相互コンダクタンスが制御されることにより前記外部電源電圧から前記内部電源電圧を出力する出力トランジスタを有する。前記起動回路は、前記外部電源電圧が投入されたとき、所定時間、前記負帰還制御に代えて、前記出力トランジスタの出力電流を漸増するための電圧を前記外部電源電圧に基づいて形成するチャージポンプ回路を有する。また、１個の起動回路に複数個の前記駆動回路が共通接続される。
【００１７】
一つの具体的な形態として、前記駆動回路は、内部電源電圧の安定化容量の接続に割り当てられた前記外部接続電極（１０＿Ｓ）の近傍に配置される。これによれば、前記外部接続電極と前記駆動回路を接続する配線による不所望な電圧降下を低減することができる。この不所望な電圧降下は、安定化容量の充電レベル低下を招く。この場合に、前記起動回路による制御を終了して専ら前記出力トランジスタによる電力供給で回路動作を開始したとき、内部電源電圧が低くなって、突入電流を生ずる虞がある。
【００１８】
別の具体的な形態として、前記起動回路は、前記入出力回路領域の内、前記半導体チップの四隅に位置する領域に配置される。従って、通常、トランジスタ等が配置されない無効領域（２Ｂ）とされる半導体チップの四隅に前記起動回路を配置することによって、半導体チップの面積の拡大を効率良く抑制することができる。また、コア回路の動作が起動する前であるため、前記駆動回路と前記起動回路を接続する配線が長くても、前記入出力回路領域内の電源配線と交差されていても支障はない。
【００１９】
更に別の具体的な形態として、前記起動回路は、前記駆動回路の近傍に配置される。従って、前記無効領域に静電破壊保護のためのＭＯＳトランジスタを挿入する必要がある場合に、前記入出力回路領域の内の四隅に対応する部分を除く領域に配置可能となる。但し、半導体チップの面積は上記半導体チップの面積よりも大きくなる。
【００２０】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２１】
図１には本発明に係る半導体集積回路の一例であるデータプロセッサの構成図が示される。本発明に係る前記データプロセッサは、半導体チップ１に、例えば、最も外側に外部接続端子領域１＿ａ、その内側に入出力回路領域２及び中央部分のコア回路領域３を有する。
【００２２】
前記外部接続端子領域１＿ａに外部と接続される複数の外部接続端子１０が配置される。前記入出力回路領域２には外部端子に接続される入力バッファ、出力バッファ及び入出力バッファ（それらを以下単にバッファとも記す）等が配置される。前記コア回路領域３は、バッファを介して入力した情報に基づく処理やその処理結果を外部に出力する各種処理回路を備える。ここでは、フェッチした命令を解読して実行する中央処理装置（ＣＰＵ）３０、前記中央処理装置３０のワーク領域等に用いられるランダム・アクセス・メモリ（ＲＡＭ）３１、前記中央処理装置３０の動作プログラム等を格納するリード・オンリ・メモリ（ＲＯＭ）３２、及びシステムコントローラ（ＳＹＳＣＯＮＴ）３３が前記コア回路領域３に代表的に示される。前記システムコントローラ３３は外部からリセット信号／ＲＥＳ（記号／はローイネーブル信号であることを意味する）及びモード信号などが供給され、それに従って前記データプロセッサ内部のリセット制御及びモード制御等を行う。
【００２３】
前記データプロセッサは前記外部接続端子１０の一部に割り当てられた外部電源端子１０＿Ｖから供給された外部電源電圧ＶＣＣを降圧して、前記中央処理装置３０、前記ランダム・アクセス・メモリ３１、前記リード・オンリ・メモリ３２等の各種処理回路の動作電源とされる内部電源電圧ＶＤＤを生成するレギュレータを有する。図１においてレギュレータは、特に制限されないが、１個の起動回路（ＡＣＴ）２０Ａと４個の駆動回路（ＤＲＶ）２０Ｄ＿１〜２０Ｄ＿４によって構成される。前記データプロセッサ上における前記起動回路２０Ａと前記駆動回路２０Ｄ＿１〜２０Ｄ＿４の配置関係を説明する前に、図２に基づいてレギュレータの回路構成を先に説明する。
【００２４】
図２において、１個の前記起動回路２０Ａと４個の前記駆動回路２０Ｄ＿１〜２０Ｄ＿４を総称してレギュレータ２０と称する。前記駆動回路２０Ｄ＿１は、外部電源電圧ＶＣＣの端子から内部電源電圧ＶＤＤの端子に向けて電流を供給可能なｐチャンネル型のＭＯＳトランジスタ（以下ＰＭＯＳトランジスタとも記す）から成る駆動ＰＭＯＳトランジスタＭ１を有する。前記駆動ＰＭＯＳトランジスタＭ１のゲートは選択スイッチＤＳＷ１を介して差動アンプ２１又は前記起動回路２０Ａの出力に接続される。前記差動アンプ２１は、反転入力端子（−）に前記内部電源電圧ＶＤＤの目的電圧である例えば１．５Ｖの基準電圧ＳＶが供給され、非反転入力端子（＋）に前記内部電源電圧ＶＤＤが供給される。前記差動アンプ２１によって出力される信号Ａは、前記内部電源電圧ＶＤＤと前記基準電圧ＳＶが等しくなるように負荷電流を調整する電圧値となる。前記選択スイッチＤＳＷ１によって前記駆動ＰＭＯＳトランジスタＭ１のゲートに前記差動アンプ２１の出力が接続されたとき、前記駆動ＰＭＯＳトランジスタＭ１は前記差動アンプ２１の出力によって負帰還制御され、前記内部電源電圧ＶＤＤは前記基準電圧ＳＶに等しくされようとする。前記選択スイッチＤＳＷ１は制御回路ＤＣＯＮＴによってスイッチ制御される。
【００２５】
前記制御回路ＤＣＯＮＴは、前記リセット信号／ＲＥＳがローレベルにされ且つ前記内部電源電圧ＶＤＤが前記基準電圧ＳＶの電位よりも低いことを検出して前記駆動ＰＭＯＳトランジスタＭ１のゲートを前記起動回路２０Ａの出力に接続する。その後、前記制御回路ＤＣＯＮＴは、前記内部電源電圧ＶＤＤが前記基準電圧ＳＶの電位以上になったことを一度検出すると、前記差動アンプ２１の出力を常時前記駆動ＰＭＯＳトランジスタＭ１のゲートに接続するように前記選択スイッチＤＳＷ１を制御する。前記駆動回路２０Ｄ＿２〜２０Ｄ＿４についても前記駆動回路２０Ｄ＿１と同様の動作が行われる。
【００２６】
前記起動回路２０Ａは、外部電源電圧ＶＣＣとグランドＧＮＤとの間にＰＭＯＳトランジスタＭ２と抵抗Ｒの直列回路を有する。前記起動ＰＭＯＳトランジスタＭ２のゲートは差動アンプ２２の出力に接続される。前記差動アンプ２２の反転入力端子（−）にチャージポンプ回路の出力電圧Ｎ１が供給され、その非反転入力端子（＋）には前記起動ＰＭＯＳトランジスタＭ２と前記抵抗Ｒの結合ノードの電圧が帰還入力される。前記チャージポンプ回路は相補的にスイッチ動作されるスイッチ回路ＡＳＷ１、ＡＳＷ２のペアが複数組直列に配置され、各スイッチ回路の結合点とグランド電位ＧＮＤとの間に蓄積容量Ｃ１〜Ｃｎが接続される。前記スイッチ回路の直列経路の一端は外部電源電圧ＶＣＣに、他端は前記差動アンプ２２の反転入出力端子（−）に結合される。図においては、一対の前記スイッチ回路ＡＳＷ１、ＡＳＷ２が例示されているが、実際には複数組配置されている。各ペアのスイッチは１８０°位相がずれたクロック信号ＣＫＰ、／ＣＫＰによって相補的にスイッチ制御される。前記クロック信号ＣＫＰはオシレータＯＳＣの出力を反転させて生成される。また、前記クロック信号／ＣＫＰは前記クロック信号ＣＫＰを反転させて生成される。前記オシレータＯＳＣは制御回路ＡＣＯＮＴによって発振動作が制御される。
【００２７】
前記制御回路ＡＣＯＮＴは、前記リセット信号／ＲＥＳがローレベルにされ且つ前記内部電源電圧ＶＤＤが前記基準電圧ＳＶの電位よりも低いこと（前記信号Ａのローレベル）を検出して、前記オシレータＯＳＣに発振動作を開始させる。その後、前記制御回路ＡＣＯＮＴは、前記内部電源電圧ＶＤＤの電圧レベルが前記基準電圧ＳＶの電位以上になったことを一度検出すると、前記オシレータＯＳＣによる発振動作を終了させる。前記オシレータＯＳＣによる発振動作が開始されると前記チャージポンプ回路は、前記クロック信号ＣＫＰ、／ＣＫＰに同期して、オン状態の前段スイッチから電荷を次段の蓄積容量に供給して蓄積し、蓄積された電荷をオン状態の後段スイッチを通して更に後段に転送する。これにより、電荷が終段に転送されたとき、前記差動アンプ２２の反転入力端子（−）には終段に蓄積された電荷に応ずる電圧が印加される。前記差動アンプ２２の反転入力端子（−）の電圧が高くなるに従って、前記起動ＰＭＯＳトランジスタＭ２の相互コンダクタンスが大きくなり、電流Ｉ１は徐々に大きくなる。前記起動ＰＭＯＳトランジスタＭ２のゲートと前記駆動ＰＭＯＳトランジスタＭ１のゲートが接続された状態において、前記駆動ＰＭＯＳトランジスタＭ１は前記起動ＰＭＯＳトランジスタＭ２に流れた電流Ｉ１に比例した電流Ｉ２が流れる。これにより、前記チャージポンプ回路の昇圧動作によって、前記駆動ＰＭＯＳトランジスタＭ１に流れる電流Ｉ２が増え、前記内部電源電圧ＶＤＤが前記基準電圧ＳＶに近づいていく。前記内部電源電圧ＶＤＤが前記基準電圧ＳＶになると、前記制御回路ＡＣＯＮＴは前記オシレータＯＳＣによる発振動作を停止させる。
【００２８】
以上に説明した様に、前記リセット信号／ＲＥＳによりリセット状態が指示されると前記内部電源電圧ＶＤＤの生成動作が起動される。そして、前記内部電源電圧ＶＤＤが前記基準電圧ＳＶ以上の電位に到達したことを前記制御回路ＤＣＯＮＴ及びＡＣＯＮＴが検出すると、前記駆動ＰＭＯＳトランジスタＭ１のゲートが前記起動回路２０Ａの出力に接続され、前記起動回路２０Ａの昇圧動作に従って電流Ｉ１が増加する。これによって前記内部電源電圧ＶＤＤが前記基準電圧ＳＶに達したとき、前記駆動ＰＭＯＳトランジスタＭ１は前記差動アンプ２１による負帰還制御に切り替えられる。従って、外部電源電圧ＶＣＣ投入時の突入電流の発生を防止することが可能となる。
【００２９】
図３には前記レギュレータ２０の動作タイミングチャートが例示される。時刻０〜Ｘ（μｓ）間では、前記起動回路２０Ａの制御によって前記電流Ｉ２が徐々に増加し、それに伴って前記内部電源電圧ＶＤＤは徐々に上昇される。前記内部電源電圧ＶＤＤが前記基準電圧ＳＶに達すると（時刻Ｘ（μｓ））、前記駆動ＰＭＯＳトランジスタＭ１のゲートへの接続は前記起動回路２０Ａによる出力から前記差動アンプ２１の出力に切り替えられる。そして、前記差動アンプ２１を用いた負帰還制御によって、前記内部電源電圧ＶＤＤが一定電圧になるように制御される。その後、前記リセット信号／ＲＥＳがハイレベルにされて、リセット解除が指示されると、前記中央処理装置３０による命令実行動作が開始される。この段階では、前記内部電源電圧ＶＤＤが前記基準圧ＳＶに一定になるように制御されているため、電源投入時の突入電流の発生が防止される。
【００３０】
次に前記起動回路２０Ａと前記駆動回路２０Ｄ＿１〜２０Ｄ＿４の配置について説明する。図１に示される前記駆動回路２０Ｄ＿１〜２０Ｄ＿４は、前記入出力回路領域２の内、前記半導体チップ１の四隅に対応する部分を除く位置に配置される（以下この領域を単に有効領域２Ａと記す）。また、前記起動回路２０Ａは、前記入出力回路領域２の内、前記半導体チップ１の四隅に対応する位置に配置される（以下この領域を単に無効領域２Ｂと記す）。容量の大きいチャージポンプ回路を備えた１個の前記起動回路２０Ａは、４個の前記駆動回路２０Ｄ＿１〜２０Ｄ＿４に共通に接続される。従って、起動回路と駆動回路を１組とするレギュレータを前記入出力回路領域２の各辺に計４組を配置する場合よりも、前記有効領域２Ａにおけるレギュレータが占有する面積を縮小することができる。前記駆動回路２０Ｄ＿１〜２０Ｄ＿４は前記有効領域２Ａの中でも前記バッファ等の配置に割り当てられていない領域の内、特に、安定化容量の接続に割り当てられた前記外部接続端子１０＿Ｓの近傍に配置される。これによって、前記外部接続端子１０＿Ｓと前記駆動回路２０Ｄ＿１〜２０Ｄ＿４とを接続する夫々の配線が短くて済むため、配線による不所望な電圧降下を低減することができる。即ち、この配線が長くなると安定化容量の充電レベルが低下してしまうため、前記起動回路２０Ａの出力を終了して前記差動アンプ２１による出力で回路動作を開始したときに前記内部電源電圧ＶＤＤの低下によって突入電流を生じてしまう。また、前記起動回路２０Ａは前記無効領域２Ｂに配置され、前記駆動回路２０Ｄ＿１〜２０Ｄ＿４に共通に接続される。従って、本来使用されない前記半導体チップ１の前記無効領域２Ｂを活用することによって、前記有効領域２Ａにおけるレギュレータが占有する面積の拡大を最小限に抑えることが可能となる。
【００３１】
前記入出力回路領域２には、前記起動回路２０Ａと前記駆動回路２０Ｄ＿１〜２０Ｄ＿４を接続する配線及び電源配線２３が設置される。また同図には示さないが、前記入出力回路領域２には、前記バッファ等を介して、前記外部接続端子領域１−ａと前記コア回路領域３とを接続する信号配線も前記電源配線２３と交差して設置されている。前記起動回路２０Ａの差動アンプ２２の出力は前記配線２３の内の一部に割り当てられた信号配線２３＿Ｓ（図２参照）を介して前記駆動回路２０Ｄ＿１〜２０Ｄ＿４に接続される。そのような前記信号配線２３＿Ｓは、上記同様に、他の信号配線等と交差するように設置されている。前記起動回路２０Ａは、前記リセット信号／ＲＥＳがローレベルにされている期間中に動作し、前記リセット信号／ＲＥＳのハイレベルによってリセット解除された後の動作は停止される。従って、リセット期間中の前記信号配線２３＿Ｓは他の信号配線による影響を受けず、またリセット解除後の前記信号配線２３＿Ｓは前記バッファ等の信号配線に影響を与えない。
【００３２】
図４には、本発明に係る半導体集積回路の別の一例であるデータプロセッサの構成図が示される。前記起動回路２０Ｂは前記有効領域２Ａに配置され、例えば、前記駆動回路２０Ｄ＿１に隣接して配置される。また、その他の構成は図１と同様に配置される。従って、前記有効領域２Ａにおけるレギュレータが占有する面積の拡大を抑制することが可能となる。但し、前記起動回路２０Ａを前記無効領域２Ｂに配置する図１の場合よりも、レギュレータが占有する面積が拡大してしまう。
【００３３】
図５には前記有効領域２Ａにおけるレギュレータの占有率が例示される。同図には、起動回路と駆動回路を１組としたレギュレータを各辺に１組ずつ配置したレギュレータによる半導体チップの占有率ＲＧ＿Ｐと、１個の前記起動回路２０Ｂに４個の前記駆動回路２０Ｄ＿１〜２０Ｄ＿４を共通接続して前記入出力回路領域２の前記有効領域２Ａに配置した前記レギュレータ２０による半導体チップの占有率ＲＧ＿Ｊとが示される。また、１個の前記起動回路２０Ａに４個の前記駆動回路２０Ｄ＿１〜２０Ｄ＿４を共通接続して、前記入出力回路領域２の前記有効領域２Ａに４個の前記駆動回路２０Ｄ＿１〜２０Ｄ＿４を配置し、前記無効領域２Ｂに前記起動回路２０Ａを配置した前記レギュレータ２０による半導体チップの占有率ＲＧ＿Ｃが示される。前記半導体チップ１における夫々のレギュレータが占有する面積は、前記占有率ＲＧ＿Ｐに比べ、前記占有率ＲＧ＿Ｊは５５％に縮小でき、また前記占有率ＲＧ＿Ｃは７３％に縮小することができる。従って、１個の起動回路に共通に４個の駆動回路を接続して夫々を前記有効領域２Ａに配置すること、更には前記無効領域２Ｂに１個の起動回路を配置して前記有効領域２Ａに配置される４個の駆動回路に共通接続することによって、半導体チップの面積の拡大を最小限に抑制することが可能となる。
【００３４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３５】
１個の起動回路に４個の駆動回路を共通に接続したレギュレータについて上記に説明したが、共通される駆動回路の数は特に限定されず適宜変更可能であり、例えば、１個の起動回路に２個の駆動回路を共通に接続したレギュレータを２組使用する場合、２箇所の無効領域に起動回路をそれぞれ設置してもよい。また、起動回路は半導体チップの四隅のどの位置に配置してもよい。レギュレータの詳細な回路構成は上記の説明に限定されず適宜変更可能である。
【００３６】
レギュレータの動作制御は、リセット信号だけを用いる場合に限定されず、スタンバイ信号を用いても良い。例えば、スタンバイ信号がローレベルでスタンバイ状態にされるとすると、この後、スタンバイ信号がハイレベルにされることによってリングオシレータを発振開始させてレギュレータを起動する。レギュレータによって生成される内部電源電圧ＶＤＤが規定の電圧に到達した後のタイミングでリセット信号によるリセット指示状態が解除されればよい。本発明の半導体集積回路は、上記に説明したような、半導体チップの外周部に外部接続電極を有し、その内側に入出力回路領域を有する半導体集積回路に限定されない。例えば、半導体チップの中央部に外部接続電極を有し、その周辺に入出力回路領域を有する半導体集積回路であってもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る半導体集積回路の一例であるデータプロセッサの構成を示すブロック図である。
【図２】本発明に係るレギュレータの回路図である。
【図３】レギュレータ２０の動作タイミングチャートである。
【図４】本発明に係る半導体集積回路の別の一例であるデータプロセッサの構成を示すブロック図である。
【図５】半導体チップの有効領域におけるレギュレータの面積の占有率を表した比較説明図である。
【符号の説明】
【００３８】
１  半導体チップ
２  入出力回路領域
３  コア回路領域
１０  外部接続端子
２０  レギュレータ
２１  駆動回路用差動アンプ
２２  起動回路用差動アンプ
２３  配線
３０  中央処理装置
３１  ランダム・アクセス・メモリ
３２  リード・オンリ・メモリ
３３  システムコントローラ
１＿ａ  外部接続端子領域
２Ａ  有効領域
２Ｂ  無効領域
１０＿Ｓ  安定化容量に割り当てられた外部接続端子
１０＿Ｖ  外部電源電圧
２０Ａ  起動回路
２０Ｂ  起動回路
２０Ｄ＿１〜２０Ｄ＿４  駆動回路
２３＿Ｓ  信号配線
【図１】
0005173310.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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