(57)【特許請求の範囲】
【請求項１】
基準信号の周波数に1以上の任意の整数Xを乗じて得られる出力周波数を有する、前記基準信号に位相が同期した出力信号を得るための位相同期回路であって、
前記基準信号を生成する基準信号源と、
制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する、電圧制御発振器と、
前記基準信号の周期毎に、前記第1信号の電圧を標本化し、標本化電圧を取得する位相比較器と、
前記標本化電圧に応じた電流信号を生成する、第1チャージポンプと、
電流信号を平滑化して、前記電圧制御発振器に与える制御電圧を生成するループフィルタと、
オン状態とオフ状態の相互間を切り替え可能であり、前記オン状態のとき前記第1チャージポンプで生成された前記電流信号を前記ループフィルタに供給し、前記オフ状態のとき前記ループフィルタへの前記電流信号の供給を遮断するスイッチと、
前記第2信号のサイクル数をカウントするカウンタと、
前記カウンタを用いて前記基準信号の1周期期間に含まれる前記第2信号のサイクル数を計算する手段と、
一定の値の第1電流信号と、前記第1電流信号と反対符号の一定の値の第2電流信号を前記ループフィルタに供給可能であり、前記第1電流信号を供給する第1状態、前記第2電流信号を供給する第2状態、および前記第1電流信号および第2電流信号の何れも供給しない第3状態のいずれかの状態を選択的に有する、第2チャージポンプと、
前記手段で計算された前記第2信号のサイクル数と、前記Xの値との比較に基づき、前記スイッチおよび前記第2チャージポンプを制御する制御回路と、
を備えた位相比較回路。
【請求項２】
前記制御回路は、
（A）前記サイクル数が前記Xの値より大きくかつ前記第2チャージポンプが前記第1状態にあるときは、前記第2チャージポンプを第3状態に制御し、前記スイッチをオン状態に制御し、
（B）前記サイクル数が前記Xの値より大きくかつ前記第2チャージポンプが前記第2状態にあるとき、前記第2チャージポンプを前記第2状態に制御し、前記スイッチをオフ状態に制御し、
（C）前記サイクル数が前記Xの値より大きくかつ前記第2チャージポンプが前記第3状態にあるときは、前記第2チャージポンプを前記第2状態に制御し、前記スイッチをオフ状態に制御し、
（D）前記サイクル数が前記Xの値より小さくかつ前記第2チャージポンプが前記第1状態にあるとき、前記第2チャージポンプを前記第1状態に制御し、前記スイッチをオフ状態に制御し、
（E）前記サイクル数が前記Xの値より小さくかつ前記第2チャージポンプが前記第2状態にあるときは、前記第2チャージポンプを第3状態に制御し、前記スイッチをオン状態に制御し、
（F）前記サイクル数が前記Xの値より小さくかつ前記第2チャージポンプが前記第3状態にあるときは、前記第2チャージポンプを前記第1状態に制御し、前記スイッチをオフ状態に制御し、
（G）前記サイクル数が前記Xの値に等しく、前記第2チャージポンプが前記第1状態にあるときは、前記第2チャージポンプを前記第1状態に制御し、前記スイッチをオフ状態に制御し、
（H）前記サイクル数が前記Xの値に等しく、前記第2チャージポンプが前記第2状態にあるときは、前記第2チャージポンプを前記第2状態に制御し、前記スイッチをオフ状態に制御し、
（I）前記サイクル数が前記Xの値に等しく、前記第2チャージポンプが前記第3状態にあるときは、前記第2チャージポンプを前記第3状態に制御し、前記スイッチをオン状態に制御する
ことを特徴とする請求項1に記載の位相比較回路。
【請求項３】
前記電圧制御発振器は、前記第1信号にπ／2だけ位相が遅れた第3信号、第2信号にπ／2だけ位相が遅れた第4信号をさらに生成し、
前記制御回路は、
前記第1信号、前記第2信号、前記第3信号、前記第4信号の電圧を標本化し、
前記第1および前記第2信号間の標本化電圧の大小関係と、前記第3および前記第4信号間の標本化電圧の大小関係に基づき、前記第1信号と前記基準信号との位相差を、
前記第1信号の位相が前記基準信号に対しπ／2より大または以上、かつπ以下で進んでいる第1区間、
前記第1信号の位相が前記基準信号に対しπ／2より大または以上、かつπ以下で遅れている第2区間
前記第1信号の位相が前記基準信号に対し0以上π／2以下または未満で遅れている、または0以上π／2以下または未満で進んでいる第3区間
のいずれかに区分し、
前記サイクル数および前記第2チャージポンプの状態が前記（A）、（E）、（I）に示される条件のいずれかを満たし、かつ前記位相差が前記第1区間に属するときは、前記第2チャージポンプを前記第2状態に制御し、前記スイッチをオフ状態に制御し、
前記サイクル数および前記第2チャージポンプの状態が前記（A）、（E）、（I）に示される条件のいずれかを満たし、かつ前記位相差が前記第2区間に属するときは、前記第2チャージポンプを前記第1状態に制御し、前記スイッチをオフ状態に制御し、
前記サイクル数および前記第2チャージポンプの状態が前記（A）、（E）、（I）に示される条件のいずれかを満たし、かつ前記位相差が前記第3区間に属するときは、前記第2チャージポンプを前記第3状態に制御し、前記スイッチをオン状態に制御する
ことを特徴とする請求項2に記載の位相比較回路。
【請求項４】
前記制御回路は、前記第1および前記第2信号間の標本化電圧の大小関係と、前記第3および前記第4信号間の標本化電圧の大小関係とに代えて、前記第1〜第４信号の各標本電圧の符号を用いることを特徴とする請求項３に記載の位相比較回路。
【請求項５】
高周波信号を受信してアナログ受信信号を生成するアンテナと、
前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するRFユニットと、
クロックを生成するクロック生成回路と、
前記クロック生成回路により生成されるクロックを用いて、前記ベースバンド信号をディジタル信号に変換するアナログ・ディジタル変換処理を行う、アナログ・ディジタル変換器と、
前記ディジタル信号に対してディジタル信号処理を施してデータを再生するデータ信号処理部と、を備え、
前記クロック生成回路は、請求項1〜4のいずれか一項の位相同期回路である、
ことを特徴とする無線受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、位相同期回路に関し、たとえばPLL（Phase-Locked Loop）方式による信号生成技術に関する。
【背景技術】
【０００２】
従来、分周器を用いないサブサンプリングPLL方式が知られている。この方式では、位相比較器が、電圧制御発振器（VCO：Voltage-Controlled Oscillator）の出力を直接、基準信号でサブサンプリングすることで、位相同期を実現する。このように基準信号とVCO出力との位相差を直接、電圧に変換することで高い利得を実現し、PLLの帯域内雑音を抑制できる利点がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】X. Gao, et al.., ”A Low Noise Sub-Sampling PLL in Which Divider Noise is Eliminated and PD/CP Noise Not Multiplied by N2”, IEEE J. Solid-State Circuits, vol. 44, No. 12, pp.3253-3263, Dec. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の方式では、位相差-電流特性が、周期2πで正負が反転する特性となる。このため、正の電流を出力すべき位相差（たとえば位相遅れ）のときに負の電流を出力したり、逆に、負の電流を出力すべき位相差（たとえば位相進み）のときに正の電流を出力したりする。この場合、サイクルスリップ現象が発生し、ロックアップに時間がかかる。
【０００５】
本発明は、高速にロックアップすることを可能とした位相同期回路を提供する。
【課題を解決するための手段】
【０００６】
本実施形態は、基準信号の周波数に1以上の任意の整数Xを乗じて得られる出力周波数を有し、前記基準信号に位相が同期した出力信号を得るための位相同期回路を提供する。
【０００７】
前記位相同期回路は、基準信号源と、電圧制御発振器と、位相比較器と、第1チャージポンプと、ループフィルタと、カウンタと、第2チャージポンプと、制御回路とを備える。
【０００８】
前記基準信号源は基準信号を生成する。
【０００９】
前記電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。
【００１０】
前記位相比較回路は、前記基準信号の周期毎に、前記第1信号を標本化し、標本化電圧を取得する。
【００１１】
前記ループフィルタは  電流信号を平滑化して、前記電圧制御発振器に与える制御電圧を生成する。
【００１２】
前記スイッチは、オン状態とオフ状態の相互間を切り替え可能であり、前記オン状態のとき前記第1チャージポンプで生成された前記電流信号を前記ループフィルタに供給し、前記オフ状態のとき前記ループフィルタへの前記電流信号の供給を遮断する。
【００１３】
前記カウンタは、前記基準信号の1周期期間に含まれる、前記第2信号のサイクル数をカウントする。
【００１４】
前記第2チャージポンプは、一定の値の第1電流信号と、前記第1電流信号と反対符号の一定の値の第2電流信号を前記ループフィルタに供給可能であり、前記第1電流信号を供給する第1状態、前記第2電流信号を供給する第2状態、前記第1電流信号および第2電流信号の何れも供給しない第3状態のいずれかの状態を選択的に有する。
【００１５】
前記制御回路は、前記カウンタでカウントされた前記第2信号のサイクル数と、前記Xの値との比較に基づき、前記スイッチおよび前記第2チャージポンプを制御する。
【図面の簡単な説明】
【００１６】
【図１】第1実施形態に関わる位相同期回路の構成を示す。
【図２】位相比較器の後段に配置されたチャージポンプの位相差−電流特性の一例を示す。
【図３】第1実施形態で実現される位相差−電流特性を示す。
【図４】第1実施形態に関わる論理回路の動作を詳細に示すフローチャートである。
【図５】第1信号、第2信号、基準信号、微分器出力信号、UP信号、DN信号のタイムチャートの例を示す。
【図６】第2実施形態に関わる位相同期回路の構成を示す。
【図７】基準信号との位相差と、各信号の標本化電圧の関係と、デコーダ出力との関係を示す。
【図８】第2実施形態で実現される位相差―電流特性を示す。
【図９】第2実施形態における論理回路の動作を詳細に示すフローチャートである。
【図１０】図9に続くフローチャートである。
【図１１】第3実施形態に関わる位相同期回路の構成を示す。
【図１２】基準信号との位相差と、各信号の標本化電圧と、コンパレータ出力との関係を示す。
【図１３】2つのサンプル＆ホールド回路で構成される位相比較器の動作を説明するための図である。
【図１４】標本化電圧と位相差との関係を示す。
【図１５】第4実施形態に関わる位相同期回路の構成を示す。
【図１６】基準信号との位相差に応じたDフリップフロップの出力を示す。
【図１７】第5実施形態に係る受信機の構成を示す。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら本実施形態について詳細に説明する。
【００１８】
（第1実施形態）
図1に第1実施形態に関わる位相同期回路（PLL: Phase-Locked Loop）の構成を示す。
【００１９】
この位相同期回路は、基準信号の周波数に1以上の任意の整数Xを乗じて得られる周波数を有し、かつ基準信号に位相が一致した出力信号を得ようとするものである。
【００２０】
図1のPLL100は、電圧制御発振器110、位相比較器（PD: Phase Detector）120、チャージポンプ（CP: Charge Pomp）130、スイッチ140、ループフィルタ（LF: Loop Filter）150、高速ロックアップ制御部（制御回路）160、チャージポンプ170、基準信号源180を備える。
【００２１】
基準信号源180は、所定の周波数を有する基準信号を生成する。基準信号源180は、生成した基準信号を位相比較器120および高速ロックアップ制御部160に出力する。
【００２２】
電圧制御発振器110は、与えられる制御電圧に応じて周波数が制御される2×N個の多相信号を生成および出力する。制御電圧はループフィルタ150から与えられる。Nは1以上の任意の整数である。
【００２３】
本実施形態ではN=1とし、電圧制御発振器110は、2相の信号を生成する。すなわち、第1信号と、第1信号より位相がπだけ遅れた第2信号を生成する。第1信号と第2信号とは逆相の関係にある。第1信号は位相比較器120に入力され、第2信号は、高速ロックアップ制御部160に入力される。第1、第2信号は、方形波状でもよいし、正弦波状でもよい。
【００２４】
電圧制御発振器110の構成は、2×N個の多相信号を生成できるものであれば、任意でよい。たとえば、電圧制御発振器110は、N段の差動増幅器によって構成されることができる。
【００２５】
本実施形態では電圧制御発振器110では制御電圧の値が大きいほど高い周波数の多相信号を生成し、制御電圧が低いほど、低い周波数の多相信号を生成する。ただし、これと逆の動作を行うようにしてもよい。
【００２６】
電圧制御発振器110で生成された第1信号および第2信号の少なくとも一方は、出力信号として出力される。たとえば第1信号が、図示しない後段の回路で、動作クロックとして用いられる。
【００２７】
位相比較器120は、基準信号源180により生成される基準信号と、電圧制御発振器110から入力される第1信号との位相差Δφを、直接、電圧に変換する。すなわち基準信号の周期毎で、第1信号の電圧を標本化する。本実施形態では基準信号の立ち上がりエッジで標本化するとする。なお第1信号のみならず、第2信号も標本化してもよく、この場合の構成は後述する第3実施形態で説明する。
【００２８】
ここで位相差Δφとは基準信号の位相(φref)からみた第1信号の位相(φvco)であり、Δφ=φref−φvcoとする。Δφが負のときは、第1信号の方が、基準信号よりも位相が進んでおり、Δφが正のときは、第1信号の方が、基準信号よりも位相が遅れている。
【００２９】
ただし、この定義は一例であり、位相差を、これと逆に定義することも可能である。すなわち位相差を、第1信号の位相から見た基準信号の位相と定義してもよい。
【００３０】
チャージポンプ（第1チャージポンプ）130は、位相比較器120によって検出された標本化電圧に応じて電流信号を生成する。
【００３１】
位相比較器120の位相差−電流特性の一例を図2に示す。横軸が位相差、縦軸が電流を示す。
【００３２】
位相比較器120では位相のみの比較を行うため（周波数の比較を行うことができないため）、図示のような2πの周期を有する特性となる。このため、位相差がπを超えると、正の電流を出力すべきにもかかわらず、負の電流を出力してしまう。また、逆に位相差が−πより小さくなると、負の電流を出力すべきにもかかわらず、正の電流を出力してしまう。
【００３３】
本実施形態は、後述する高速ロックアップ制御部160とチャージポンプ170の導入により、第1信号が基準信号よりも位相が遅れているときは常に正の電流を出力し、第1信号が基準信号よりも位相が進んでいるときは常に負の電流を出力するような特性を実現する。これにより高速なロックアップを可能とする。
【００３４】
スイッチ140は、チャージポンプ130とループフィルタ150間の電気的接続を切り換える。スイッチ140のON(オン)およびOFF(オフ)は、高速ロックアップ制御部160からのSW信号により制御される。
【００３５】
初期状態ではスイッチ140はONであり、チャージポンプ130により生成された電流信号は、スイッチ140を介して、ループフィルタ150に供給される。
【００３６】
ループフィルタ150は、与えられる電流信号を平滑化して、電圧制御発振器110に与える制御電圧を生成する。スイッチ140がONのときはチャージポンプ130から供給され電流信号を平滑化し、スイッチ140がOFFのときは、後述するチャージポンプ170から供給される電流信号を平滑化する。
【００３７】
高速ロックアップ制御部160は、カウンタ161、微分器162、減算器163、論理回路164を備える。
【００３８】
カウンタ161は、電圧制御発振器110から入力される第2信号の立ち上がりエッジ（後述する図4参照）の個数をカウントする。カウンタ161は、カウント値を一時的に記憶するレジスタを含む。
【００３９】
カウンタ161は、第2信号の立ち上がりエッジが入力されるごとに、レジスタの値を1ずつインクリメントする。カウンタ161は、基準信号の立ち上がりエッジが入力されると、そのときのレジスタ内のカウント値を出力する。すなわち基準信号の周期毎に、レジスタ内の値を出力する。
【００４０】
微分器162は、基準信号の立ち上がりエッジ毎（基準信号の周期毎）に、カウンタ161から出力されるカウンタ値を読み出し、読み出したカウンタ値から、前回読み出したカウンタ値を引き算する。
【００４１】
これにより、微分器162は、基準信号の一周期期間に含まれる、第2信号の立ち上がりエッジの個数（第2信号のサイクル数）Aを計算する（後述する図4参照）。
【００４２】
微分器162は、サイクル数Aを減算器163に出力する。微分器162は、読み出した値を一時的に記憶するレジスタを含む。
【００４３】
減算器163は、前述したX（基準周波数の何倍の周波数の出力信号を得るかを示した値）を指定したディジタル周波数制御コードFCWを、図示しない記憶部（レジスタ等）から読み出す。
【００４４】
たとえば基準信号の位相に同期した出力信号を、当該基準信号の周波数の2倍の周波数で得たいときは、Xは2に設定される。本実施形態では、Xが2である例を示す。
【００４５】
当該記憶部に記憶されたディジタル周波数制御FCWは、書き換え手段によって書き換え可能であってもよい。
【００４６】
減算器163は、微分器162の出力（基準信号の一周期期間に含まれる第2信号の立ち上がりエッジ数（サイクル数））Aを受けると、当該サイクル数Aから、ディジタル周波数制御コードFCWの値（＝2）を減算して、差分値Bを得る（B=A-X）。減算器163は、差分値（出力値）Bを論理回路164に与える。
【００４７】
論理回路164は、差分値Bに基づき、基準信号と、第1信号との位相差Δφが、−π以上π以下（−π≦Δφ≦π）、−π未満（Δφ＜−π）、πより大（Δφ＞π）のいずれの区間に属するかを判定し、判定結果に応じて、UP信号、DN信号、SW信号の値を制御する。
【００４８】
Δφ＜−πは、第1信号が、基準信号よりπより大きな値で、位相が進んでいることを意味する。Δφ＞πは、第1信号が、基準信号よりもπより大きな値で、位相が遅れていることを意味する。−π≦Δφ≦πは、基準信号に対する第1信号の位相進みまたは位相遅れが、−π以上かつπ以下であることを意味する。
【００４９】
ここでUP信号およびDN信号は、それぞれチャージポンプ170に対する電流生成指示信号である。SW信号はスイッチ140のOFFまたはONを指示する信号である。
【００５０】
より詳細に、UP信号は、アップ電流信号の生成を指示する（ループフィルタに一定の電流を流し込む）。本例ではアップ電流信号は、図2において位相差Δφ＝0のときの電流を0とすると、正の一定電流である。
【００５１】
DN信号は、ダウン電流信号の生成を指示する（ループフィルタから一定の電流で電荷を引き抜く）。本例ではダウン電流信号は、図2において位相差Δφ＝0のときの電流を0とすると、負の一定電流である。ダウン電流信号はアップ電流信号と反対の符号を有する。
【００５２】
アップ電流信号は、第1電流信号、およびダウン電流信号は第2電流信号にそれぞれ対応する。電圧制御発振器110およびループフィルタ150の構成によっては、ダウン電流信号が、第1電流信号、およびアップ電流信号が第2電流信号にそれぞれ対応してもよい。たとえば大きい電流信号を出力するほど、電圧制御発振器110の発信周波数が低下し、小さい電流信号を出力するほど、発信周波数が上昇する構成を採用する場合がこれに相当する。
【００５３】
UP信号およびDN信号は、それぞれハイレベル（“1”）またはローレベル（“0”）の形態を有する。本例では“1”は有効、“0”は無効を示す。
【００５４】
チャージポンプ（第2チャージポンプ）170は、UP信号が“1”であり、DN信号が“0”のときはアップ電流信号を生成し、生成したアップ電流信号をループフィルタ150に与える（第1状態）。
【００５５】
チャージポンプ170は、UP信号が“0”であり、DN信号が“1”のときはダウン電流信号を生成し、生成したダウン電流信号をループフィルタ150に与える（第2状態）。
【００５６】
チャージポンプ170は、UP信号およびDN信号がともに“0”のときは電流信号を生成しない（第3状態）。
【００５７】
このように、チャージポンプ170は、アップ電流信号を供給する第1状態、ダウン電流信号を供給する第2状態、アップ電流信号およびダウン電流信号のいずれも供給しない第3状態のいずれかの状態を選択的に有する。
【００５８】
論理回路164の基本的な動作としては、差分値Bに基づき、位相差Δφが−πより大きい値から小さい値への変化、またはこれと逆へ変化、πより小さい値から大きい値への変化、またはこれと逆への変化を検知する。そして、これらの検知に応じて、DN信号、UP信号、SW信号を制御する。
【００５９】
論理回路164は、位相差Δφが−π≦Δφ≦πにあるときは、DN信号＝0、UP信号＝0、SW信号＝ON（第3状態）とする。
【００６０】
位相差Δφ＜−πにあるときは、DN信号＝1、UP信号＝0、SW信号＝OFF（第2状態）とする。
【００６１】
位相差Δφ＞πにあるときは、DN信号＝0、UP信号＝1、SW信号＝OFF（第1状態）とする。
【００６２】
したがって、UP信号およびDN信号が0、SW信号がONのときは（第3状態のとき）、チャージポンプ130の出力電流が、ループフィルタ150に与えられる。
【００６３】
DN信号が1で、UP信号が0、SW信号がOFFのときは（第2状態のとき）、ループフィルタ150にダウン電流信号が与えられる。
【００６４】
UP信号が1、DN信号が0、SW信号がOFFのときは（第1状態のとき）、ループフィルタ150にアップ電流信号が与えられる。
【００６５】
このようにして本実施形態では、図3に示すような位相差−電流特性を実現する。
【００６６】
破線は図2に示した位相比較器120の特性である。実線が、本実施形態により実現される特性である。
【００６７】
本実施形態では、位相差がπより大のときは常に正の電流信号が生成される。同様に、位相差がπ未満のときは常に負の電流信号が生成される。よって、高速なロックアップが達成される。
【００６８】
図4は論理回路164の動作を詳細に示すフローチャートである。
【００６９】
論理回路164は、減算回路163から差分値Bが入力されると、差分値Bが負であるか否か（サイクル数A＜FCWであるか否か）を検査する（S101）。
【００７０】
差分値Bが負であるときは、DN信号=1であるか否かを検査する（S102）。
【００７１】
DN信号=1でないときは、UP信号＝0であるか否かを検査する（S103）。
【００７２】
UP信号＝0であるときは、UP信号＝1とし、DN信号を現在値（＝0）とし、スイッチ140のSW信号＝OFFとする（S104）。すなわちチャージポンプ170を第1状態に制御し、スイッチ140をオフ状態に制御する。
【００７３】
なお、図の表記において、「DN=DN」は、DN信号の値を現在値（直前の値）に維持することを意味する。「UP=UP」は、UP信号の値を現在値に維持することを意味する。「SW=SW」は、SW信号の値を、現在値に維持することを意味する。
【００７４】
ステップS103において、UP信号＝0でないときは、UP信号を現在値（＝1）とし、DN信号も現在値（＝0）とし、SW信号を現在値（＝OFF)に維持する（S105）。すなわちチャージポンプ170を第1状態に制御し、スイッチ140をオフ状態に制御する。
【００７５】
ステップS102で、DN信号＝1のときは、DN信号＝0とし、UP信号は現在値（＝0）とし、SW信号＝ONとする（S106）。すなわちチャージポンプ170を第3状態に制御し、スイッチ140をオン状態に制御する。
【００７６】
ステップS101で差分値Bが負でないと判断されたときは、差分値Bが正であるか否か（サイクル数A＞FCWであるか否か）を、検査する（S107）。
【００７７】
差分値Bが正であるときは、UP信号＝1であるか否かを検査する（S109）。
【００７８】
UP信号＝1であるときは、UP信号＝0とし、DN信号を現在値（＝0）とし、SW信号＝ONとする（S110）。すなわちチャージポンプ170を第3状態に制御し、スイッチ140をオン状態に制御する。
【００７９】
ステップS109で、UP信号＝1でないときは、DN信号＝0であるか否かを検査する（S111）。
【００８０】
DN信号＝0であるときは、DN信号＝1とし、UP信号は現在値（＝0）とし、SW信号＝OFFにする（S112）。すなわちチャージポンプ170を第2状態に制御し、スイッチ140をオフ状態に制御する。
【００８１】
DN信号＝0でないときは、UP信号を現在値（＝0）とし、DN信号も現在値（＝1）とし、SW信号も現在値（＝OFF）に維持する（S113）。すなわちチャージポンプ170を第2状態に制御し、スイッチ140をオフ状態に制御する。
【００８２】
ステップS107で、差分値Bが正でないとき、すなわち、差分値Bが0であるときは、UP信号およびDN信号の値を現在値とし、SW信号の値も現在値とする（S108）。
【００８３】
すなわち、チャージポンプ170が第1状態にあるときは、チャージポンプ170を第1状態に制御し、スイッチ140をオフ状態に制御する。チャージポンプ170が第2状態にあるときは、チャージポンプ170を第2状態に制御し、スイッチ140をオフ状態に制御する。チャージポンプ170が第3状態にあるときは、チャージポンプ170を第3状態に制御し、140スイッチをオン状態に制御する。
【００８４】
なお上記の動作によれば、UP信号とDN信号が同時に1になることはなく、チャージポンプ170の誤動作は防止される。
【００８５】
上記のフローにおいてステップS110、S106は、位相差Δφが−π≦Δφ≦πにあると判断された場合に相当する。
【００８６】
ステップS112、S113は、位相差Δφが、Δφ＞πであると判断された場合に相当する。
【００８７】
ステップS104、S105は、位相差Δφが、Δφ＜−πであると判断された場合に相当する。
【００８８】
ステップS108は、位相差Δφが、前回と同じ区間に属すると判断された場合に相当する。
【００８９】
以下、高速ロックアップ回路の動作の具体例を示す。
【００９０】
図5は、ディジタル周波数制御コードFCWの値Xが2のときの、第1信号、第2信号、基準信号、サイクル数（微分器出力）A、UP信号、DN信号のタイムチャートの例を示す。
【００９１】
最初、UP信号およびDN信号はいずれも0であり、スイッチ140はONにされている。
【００９２】
図5に示すように、2番目の周期期間で、基準信号と第1信号の位相差Δφ1が−πより小さくなり、サイクル数Aが2から3に変化する（図4のS101のNO、S107のYES）。
【００９３】
現在、UP信号は0であり（S109のNO）、DN信号も0である（S111のYES）ため、DN信号を1、UP信号を現在値（＝0）とする（S112）。またSW信号をOFFにする（S112）。
【００９４】
これによりスイッチ140はOFFにされ、チャージポンプ170にはハイレベルのDN信号が入力される。チャージポンプ170は、電圧制御発振器110の出力周波数を低下させるダウン電流信号を生成して、ループフィルタ150に与える。つまり、次の3番目の周期期間では、ループフィルタ150にダウン電流信号が与えられる。
【００９５】
なお、チャージポンプ130では、スイッチがオフのときも、位相比較器120からの入力に応じて電流信号を生成するが、生成された電流信号はスイッチ140で遮断され、ループフィルタ150は入力されない。
【００９６】
3〜8番目の周期期間では、サイクル数Aは2であり、この値は、ディジタル周波数制御コードFCWの値に等しい。したがって、差分値B＝0である（S101のNO、S107のNO）。
【００９７】
よって、4〜9番目の周期期間まで、UP信号＝0、DN信号＝1、SW信号＝OFFが、維持される（S108）。すなわち4〜9番目の周期期間の間、ダウン電流信号がループフィルタ150に与えられる。
【００９８】
9番目の周期期間では、サイクル数Aが1（差分値B＝−1）となる（S101のYES）。これは位相差Δφ2が−π未満から、−π以上になった（−π≦Δφ≦πの区間に入った）ことを意味する。DN信号の値は1であるため（S102のYES）、DN信号＝0とし、UP信号は現在の値（＝0）とする。また、SW信号＝ONにする（S106）。
【００９９】
これによりチャージポンプ170からループフィルタ150へのダウン電流信号は停止される。また、スイッチ140がONにされ、チャージポンプ130の出力がループフィルタ150に与えられる。
【０１００】
図5のタイムチャート例では、位相差Δφが−πの前後で変化する場合を示したが、位相差Δφがπの前後で変化する場合も同様にして、図4のフローチャートに従って、適正な制御が行われる。
【０１０１】
以上、本実施形態によれば、位相差Δφがπより大きいときは、スイッチ140をオフにして、正の電流信号をループフィルタに供給し、位相差Δφが−π未満のときは、スイッチ140をオフにして、負の電流信号をループフィルタに供給する。
【０１０２】
したがって、位相差Δφが正のときに、出力周波数が遅くなる負の電流信号を流したり、位相差Δφが負のときに出力周波数を速くする正の電流信号を流したりすることはない。
【０１０３】
これにより、サブサンプリングPLL による帯域内雑音耐性を維持しつつも、ロックアップタイムを高速化することが可能となる。
【０１０４】
本実施形態では第1信号により基準信号とのロックアップを図り、高速ロックアップ制御部160では、基準信号の一周期期間内に含まれる第2信号の立ち上がりエッジ数（第2信号のサイクル数）をカウントした。
【０１０５】
別の手法として、第2信号により基準信号とのロックアップを図ることも可能である。この場合、高速ロックアップ制御部160では、基準信号の一周期期間内に含まれる第1信号の立ち下がりエッジ数（第1信号のサイクル数）をカウントすればよい。
【０１０６】
なお、第1信号と、第2信号とは互いに逆相の関係にあればよく、本発明の実施において、第1信号および第2信号のどちらが位相0で、どちらが位相πとしてもかまわない。
【０１０７】
（第2実施形態）  
図6に第2実施形態に関わるPLL200の構成を示す。以下、第1実施形態との差分を中心に説明し、第1実施形態と重複する説明は省略する。
【０１０８】
PLL200は電圧制御発振器210、位相比較器220、チャージポンプ230、スイッチ240、ループフィルタ250、高速ロックアップ制御部260、チャージポンプ270、基準信号源280を備える。
【０１０９】
位相比較器220、チャージポンプ230、スイッチ240、ループフィルタ250、チャージポンプ270、基準信号源280は、第1実施形態の位相比較器120、チャージポンプ130、スイッチ140、ループフィルタ150、チャージポンプ170、基準信号源180と同様の機能を有する。
【０１１０】
電圧制御発振器210は、第1実施形態と同様、N段の差動増幅器によって構成され、2×N個の多相信号を生成する。本実施形態ではN=2とし、第1信号、第2信号、第3信号および第4信号を生成する。第1〜第4信号は、方形波でもよいし、正弦波状でもよい。
【０１１１】
第2信号は、第1信号の差動信号であり、第1信号より位相がπ遅れている。第3信号は、第1信号から位相が＋π/2遅れた信号である。第4信号は、第2信号から位相が＋π/2遅れている。
【０１１２】
要するに第1信号の位相を0（0°）とすると、第2信号の位相はπ（180°）、第3信号の位相はπ／2（90°）、第4信号の位相は3／2π（270°）となる。
【０１１３】
高速ロックアップ制御部260は、カウンタ261、微分器262、減算器263、論理回路264、位相比較器265を具備する。カウンタ261、微分器262、減算器263は第1実施形態におけるカウンタ161、微分器162、減算器163と同様である。
【０１１４】
位相比較器265は、サンプル＆ホールド（S＆H）回路群266（266a、266b、266c、266d）と、デコーダ267を含む。
【０１１５】
サンプル＆ホールド回路266aは、第1信号と、基準信号が入力される。
【０１１６】
サンプル＆ホールド回路266bは、第2信号と、基準信号が入力される。
【０１１７】
サンプル＆ホールド回路266cは、第3信号と、基準信号が入力される。
【０１１８】
サンプル＆ホールド回路266dは、第4信号と、基準信号が入力される。
【０１１９】
サンプル＆ホールド回路266a〜266dは、基準信号の立ち上がりエッジ毎（基準信号の周期毎）に、第1信号、第2信号、第3信号、第4信号のそれぞれの信号を標本化し、標本化された電圧を保持および出力する。
【０１２０】
デコーダ264は、サンプル＆ホールド回路266a〜266dの標本化電圧を用いて、第1信号および基準信号間の位相関係を、π／2の分解能で検出する。より詳細に、
（1）−π≦Δφ＜−π／2
（2）−π／2≦Δφ＜0
（3）0≦Δφ≦π／2
（4）π／2＜Δφ≦πの4つのうちいずれの区間に、第1信号および基準信号間の位相差が属するかを判定する。デコーダ264は、判定した結果を示すディジタルデータを出力する。
【０１２１】
具体的に、区間（1）の場合は「1」を、区間（2）の場合は「2」を、区間（3）の場合は「3」を、区間（4）の場合は「4」を示すディジタルデータを、出力する。
【０１２２】
区間（2）と（3）とを1つにまとめた区間として扱い、同じディジタルデータを出力してもよい。
【０１２３】
なお、（1）および（2）の−π／2に関し、(1)の不等号を等号付き不等号に替え、（2）の等号付き不等号を不等号に替えてもよい。（3）および（4）のπ／2に関し、(3)の右側の等号付き不等号を、不等号に替え、（4）の不等号を等号付き不等号に替えてもよい。
【０１２４】
区間(1)は、たとえば本発明の第1区間、区間（4）は本発明の第2区間、区間(2),(3)は本発明の第3区間に対応する。
【０１２５】
図7に、基準信号と第1信号間に位相差Δφがあったとき、第1信号、第2信号、第3信号、第4信号のそれぞれの標本化電圧と、デコーダ264の出力とを示す。
【０１２６】
第1信号、第2信号、第3信号、第4信号の標本化電圧を用いることで、−π≦Δφ≦＋πの範囲において、位相差Δφをπ/2の分解能で検知できる。
【０１２７】
具体的に、第1信号の標本化電圧が第2信号の標本化電圧以下で、第3信号の標本化電圧が第4信号の標本化電圧より大のときは、区間(1)を検知する。
【０１２８】
第1信号の標本化電圧が第2信号の標本化電圧以上、第3信号の標本化電圧が第4信号の標本化電圧より大のときは、区間(4)を検知する。
【０１２９】
第1信号の標本化電圧が第2信号の標本化電圧未満、第3信号の標本化電圧が第4信号標本化電圧以下のときは、区間（2）を検知する。
【０１３０】
第1信号の標本化電圧が第2信号の標本化電圧以上、第3信号の標本化電圧が第4信号標本化電圧以下のときは、区間（3）を検知する。
【０１３１】
別の方法として各信号の電圧の符号を判定することで区分を行ってもよい。
【０１３２】
たとえば、第1信号が負もしくはゼロの電圧、第4信号が負の電圧で、第2信号が正もしくはゼロの電圧、第3信号が正の電圧であれば、区間（1）（−π≦Δφ＜−π／2）を検知できる。他の区間も同様にして検知できる。
【０１３３】
このようにデコーダ264の出力を利用することで、−π≦Δφ≦＋πの範囲において、位相差Δφが＋π/2より大、または−π/2未満を判定することが可能となる。これを利用して、図8に示す位相差−電流特性を実現する。図8の詳細は後述する。
【０１３４】
論理回路264は、デコーダ267の出力と、減算器263の出力である差分値Bとに基づき、判定を行う。
【０１３５】
まず減算器263の差分値Bに基づき、位相差Δφが−π≦Δφ≦＋πの範囲にあるか、Δφ＜−πまたはΔφ＞πの範囲にあるかを判定する。これは第1実施形態を利用することで可能である。
【０１３６】
Δφ＜−πまたはΔφ＞πの範囲にあるときは、第1実施形態と同様の処理により、DN信号、UP信号、SW信号を生成する。この場合、デコーダ267の出力を用いた処理は行わない。
【０１３７】
一方、−π≦Δφ≦＋πの範囲にあるときは、デコーダ267の出力に基づき、位相差Δφが上記した（1）〜（4）のどの区間に属するかを判定する。
【０１３８】
デコーダ267の出力が「1」のときは、区間（1）、出力が「2」のときは区間（2）、出力が「3」のときは区間（3）、出力が「4」のときは区間（4）を決定する。
【０１３９】
論理回路264は、位相差π／2＜Δφ≦π（（4））を決定したときは、UP信号を出力し、またSW信号をOFFにする。UP信号が入力されたチャージポンプ270では、アップ電流信号が生成され、ループフィルタ250に一定の電流が流し込まれる。
【０１４０】
−π≦Δφ＜−π／2（（1））を決定したときは、DN信号を出力し、またSW信号をOFFにする。DN信号が入力されたチャージポンプ270ではダウン電流信号が生成され、ループフィルタ250から一定の電流で電荷を引き抜かれる。
【０１４１】
−π／2≦Δφ＜0（（2））または0≦Δφ≦π／2（（3））を決定したときは、第1実施形態における−π≦Δφ≦πの場合と同様の処理を行う。すなわち、DN信号、UP信号をともに0とし、SW信号をONにして、チャージポンプ230の出力電流をループフィルタ250に入力する。
【０１４２】
図9および図10は本実施形態における論理回路264の動作を詳細に示すフローチャートである。
【０１４３】
これらのフローチャートは図4のフローを一部変更したものである。具体的に図4のフローで、−π≦Δφ≦πと判断される場合（SW＝ONとなる場合）の処理が、拡張されている。図4と同一のステップには同一の符号を付して、重複する説明は省略する。
【０１４４】
図9のステップS107のNOのとき、UP=0かつDN=0（すなわちSW＝ON）か否かを検査する（S1100）。UP=0かつDN=0（すなわちSW＝ON）でないときは、第1実施形態と同様にステップS108に進む。UP=0かつDN=0（すなわちSW＝ON）のときは、図10のステップS1102に進む。
【０１４５】
また同様に、図9のステップS109でYES、ステップS102でYESのときも、図10のステップS1102に進む。ステップS109のYES、ステップS102のYESは、いずれも図4から分かるように、SW＝ONとなるとき、すなわち−π≦Δφ≦πの場合に相当する。
【０１４６】
このように、−π≦Δφ≦πとなるときは、ステップS1102に進む。
【０１４７】
図10のステップS1102では、位相差Δφ＞π／2であるか、Δφ＜−π／2であるか、それ以外（−π／2≦Δφ≦π／2）かを判定する。
【０１４８】
Δφ＞π／2のときは、UP＝1、DN＝0，SW＝OFFとなるように制御する。
【０１４９】
より詳細には、DN＝1か否かを検査し（S1103）、DN＝1のときは、UP＝1、DN＝0、SW＝SWとする（S1107）。
【０１５０】
DN＝1でないときは、UP＝1か否かを検査し（S1104）、UP＝1のときは、UP＝UP、DN＝DN、SW＝SWとする（S1106）。
【０１５１】
UP＝1でないときは、UP＝1、DN＝DN、SW＝OFFとする（S1105）。
【０１５２】
ステップS1102でΔφ＜−π／2のときは、DN＝1，UP＝0、SW＝OFFとなるように制御する。
【０１５３】
より詳細には、UP＝1か否かを検査し（S1108）、UP＝1のときは、DN＝1、UP＝0、SW＝SWとする（S1112）。
【０１５４】
UP＝1でないときは、DN＝1か否かを検査し（S1109）、DN＝1のときは、DN＝DN、UP＝UP、SW＝SWとする（S1111）。
【０１５５】
DN＝1でないときは、DN＝1、UP＝UP、SW＝OFFとする（S1110）。
【０１５６】
ステップS1102で、それ以外（−π／2≦Δφ≦π／2）のときは、UP＝0、DN＝0、SW＝ONとなるように制御する。
【０１５７】
より詳細には、UP＝1か否かを検査し（S1113）、UP＝1のときは、UP＝0、DN＝DN、SW＝SWとする（S1117）。
【０１５８】
UP＝1でないときは、DN＝1か否かを検査し（S1114）、DN＝1のときは、UP＝UP、DN＝DN、SW＝ONとする（S1116）。
【０１５９】
DN＝1でないときは、DN＝DN、UP＝UP、SW＝SWとする（S1115）。
【０１６０】
ステップS1105,1106,1107は、チャージポンプ170を第1状態に制御し、スイッチ140をオフ状態に制御する場合に相当する。
【０１６１】
ステップS1110,1111,1112は、チャージポンプ170を第2状態に制御し、スイッチ140をオフ状態に制御する場合に相当する。
【０１６２】
ステップS1115,1116,1117は、チャージポンプ170を第3状態に制御し、スイッチ140をオン状態に制御する場合に相当する。
【０１６３】
なお上記の動作によれば、UP信号とDN信号が同時に1になることはなく、チャージポンプ170の誤動作は防止される。
【０１６４】
図8に本実施形態における位相差―電流特性を示す。
【０１６５】
位相差Δφがπ／2を超えた後、電流の値は、Δφ＝π／2のときの値から、上昇および維持され、電流の減少は阻止される。
【０１６６】
また、位相差Δφが−π／2より小さくなっても、電流の値は、Δφ＝−π／2のときの値から減少および維持され、電流値の上昇は阻止される。
【０１６７】
なお本実施形態では、位相差Δφが＋π/2より大、または−π/2より小を検知したときに第1アップまたはダウン電流信号を生成した。しかしながら、前述したように、位相差Δφが＋π/2以上、または−π/2以下を検知したときにアップまたはダウン電流信号を生成するようにしてもよい。このことは、以降に説明する他の実施形態でも同様である。
【０１６８】
このように本実施形態によれば、位相差Δφ＞π／2、もしくはΔφ＜−π／2の範囲における電流を第1実施形態よりも適切な値にできるため、より高速にロックアップすることが可能となる。
【０１６９】
（第3実施形態）
図11に第3実施形態に関わるPLL300の構成を示す。以下、第2実施形態との差分を中心に説明し、第2実施形態と重複する説明は省略する。
【０１７０】
PLL300は、電圧制御発振器310、チャージポンプ330、チャージポンプ370、スイッチ340、ループフィルタ350、高速ロックアップ制御部360、基準信号源380、反転増幅器381を備える。
【０１７１】
電圧制御発振器310、チャージポンプ330、チャージポンプ370、スイッチ340、ループフィルタ350、基準信号源380は、第2実施形態の電圧制御発振器210、チャージポンプ230、チャージポンプ270、スイッチ240、ループフィルタ250、基準信号源280と同様である。
【０１７２】
反転増幅器381は、基準信号源380により生成される基準信号を反転し、反転した基準信号を、カウンタ361および微分器362に出力する。また反転増幅器381は、反転した基準信号を、後述するサンプル＆ホールド回路366a〜366d内の後段スイッチに出力する。
【０１７３】
高速ロックアップ制御部360は、カウンタ361、微分器362、減算器363、論理回路364、位相比較器365を備える。
【０１７４】
カウンタ361、微分器361、減算器362は、第2実施形態におけるカウンタ261、微分器261、減算器262と同様である。ただし、カウンタ361および微分器362は、第2実施形態と異なり、反転基準信号の立ち上がりエッジ、すなわち基準信号の立ち下がりエッジで動作する。
【０１７５】
これは、後述するサンプル＆ホールド回路366a,366b,366c,366dでは、基準信号の立ち下がりエッジに同期する構成を採用しているため、カウンタ361および微分器362も、同期する立ち下がりエッジで動作させるようにしたものである。なお、第1実施形態で用いた図5では、電圧制御発振器と同期する基準信号のエッジは立ち上がりエッジである。
【０１７６】
位相比較器365は、サンプル＆ホールド回路366a,366b,366c,366dと、コンパレータ群367（367A、367B）とを備える。
【０１７７】
サンプル＆ホールド回路366aは、前段スイッチ、バッファ、後段スイッチ、コンデンサを含む。サンプル＆ホールド回路366b〜366dも、サンプル＆ホールド回路366aと同様の構成を有する。
【０１７８】
サンプル＆ホールド回路366a〜366dには、第1信号〜第4信号が入力される。また、サンプル＆ホールド回路366a〜366dの前段スイッチには、基準信号が入力され、また、サンプル＆ホールド回路366a〜366dの後段スイッチには、上述したように反転基準信号が入力される。
【０１７９】
各サンプル＆ホールド回路の前段スイッチは、基準信号がHighの間、オンされ、基準信号がLowの間、オフされる。
【０１８０】
各サンプル＆ホールド回路の後段スイッチは、反転基準信号がHighの間、オンされ、反転基準信号がLowの間、オフされる。
【０１８１】
前段スイッチおよび後段スイッチが交互にオンおよびオフされることで、対応する信号の標本化（サンプリング）およびホールド動作を行う。
【０１８２】
サンプル＆ホールド回路366a〜366dのうち、サンプル＆ホールド回路366a,366bは、基準信号と第1信号との位相差Δφを検出する位相比較器320を形成する。
【０１８３】
位相比較器320は、検出した位相差Δφに応じた信号を、チャージポンプ330に出力する。位相比較器320の詳細な動作は後述する。
【０１８４】
サンプル＆ホールド回路366a〜366dは、基準信号の周期毎に、第1信号、第2信号、第3信号、第4信号のそれぞれの信号を標本化し、標本化電圧を保持および出力する。標本化は、基準信号の立ち下がりエッジの電圧で行われる。
【０１８５】
コンパレータ360Aは、第1信号と第2信号の標本化電圧を互いに比較し、大小関係を出力する。コンパレータ360Bは、第3信号と第4信号の標本化電圧を互いに比較し、大小関係を出力する。
【０１８６】
より詳細に、コンパレータ360Aでは、第1信号の標本化電圧が高いときには1、第2信号の標本化電圧が高いときには0を出力する。
【０１８７】
コンパレータ360Bでは第3信号の標本化電圧が高いときには1、第4信号の標本化電圧が高いときには0をそれぞれ出力する。
【０１８８】
図12に、基準信号と第1信号間に位相差Δφがあったとき、第1信号、第2信号、第3信号、第4信号のそれぞれの標本化電圧と、コンパレータ360A、360Bの出力とを示す。
【０１８９】
このように第1信号、第2信号、第3信号、第4信号の標本化電圧を用いることで、−π≦Δφ≦＋πの範囲において、位相差Δφをπ/2の分解能で検知できる。
【０１９０】
よって、コンパレータ360A、360Bの出力を利用することで、−π≦Δφ≦＋πの範囲において、位相差Δφが＋π/2より大、または−π/2未満を判定することが可能となる。
【０１９１】
論理回路364は、コンパレータ367A、367Bの出力と、減算器363の出力である差分値Bとに基づき、UP信号、DN信号、SW信号の制御を行う。これは第2実施形態と同様、図9および図10のフローチャートの処理に従って行えばよい。
【０１９２】
この際、図10のステップS1102では、コンパレータ367A、367Bの出力に基づき、位相差Δφが前述した区間（1）〜（4）のいずれの区間に該当するかを、判定する。
【０１９３】
すなわち、コンパレータ367A，367Bの出力がそれぞれ「0」および「1」のときは、図12に示したように、区間（1）を決定する。同様に、コンパレータ367A，367Bの出力が「0」および「0」のときは、区間（2）、「1」および「0」のときは区間（3）、「1」および「1」のときは区間（4）を決定する。
【０１９４】
本実施形態におけるPLL300の位相―電流特性は第2実施形態と同様、図8のようになる。
【０１９５】
よって、位相差Δφ＞π／2、もしくはΔφ＜−π／2の区間で、電流の値を第1実施形態よりも適切な値にできるため、より高速にロックアップすることが可能となる。
【０１９６】
図13および図14は、サンプル＆ホールド回路366a、366bを含む位相比較器320の動作を説明するための図である。
【０１９７】
第1信号が入力されるサンプル＆ホールド回路366aのバッファの入力側電圧（標本化される電圧）をVsam1、保持される電圧をVhold1とする。同様に、第2信号が入力されるサンプル＆ホールド回路366bのバッファの入力側電圧をVsam2、保持される電圧をVhold2とする。
【０１９８】
サンプル＆ホールド回路366a、366bは、基準信号が1から0に変化する立ち下がりエッジの時点の電圧を、標本化および保持する。すなわち、電圧Vhold1、Vhold2は、基準信号の立ち下がりで変化する。
【０１９９】
位相差Δφ＝0のとき、すなわち第1信号と、基準信号とが同期しているときは、電圧Vhold1、Vhold2は、常に一定の電圧Vcmを出力する。
【０２００】
Δφ≠0のときは、サンプル＆ホールド回路366a、366bでホールドされた電圧は、位相差Δφに応じて、それぞれ、Vcm＋ΔV、Vcm−ΔVとなる。
【０２０１】
位相差Δφと、ΔVとの関係を図14に示す。これら2つの電圧がチャージポンプ330に出力される。
【０２０２】
チャージポンプ330では、これら2つの電圧の差を取ることで、位相差Δφに応じた電圧（＝2×ΔV）を検出する。チャージポンプ330は、検出した電圧に基づき、電流信号を生成する。
【０２０３】
以上、本実施形態によれば、位相差Δφが＋π/2より大、または−π/2未満を検知したときは、スイッチ340をオフにするとともに、アップまたはダウン電流信号をループフィルタに供給するため、第1実施形態よりも高速なロックアップが可能となる。
【０２０４】
（第4実施形態）
図15に第4実施形態に関わるPLL400の構成を示す。以下、第2または3実施形態との差分を中心に説明し、第2または第3実施形態と重複する説明は省略する。
【０２０５】
PLL400は電圧制御発振器410、位相比較器420、チャージポンプ430、チャージポンプ470、スイッチ440、ループフィルタ450、高速ロックアップ制御部460、基準信号源480を備える。
【０２０６】
電圧制御発振器410、位相比較器420、チャージポンプ430、チャージポンプ470、スイッチ440、スイッチ440、ループフィルタ450、基準信号源480は、第2実施形態における電圧制御発振器210、位相比較器220、チャージポンプ230、チャージポンプ270、スイッチ240、スイッチ240、ループフィルタ250、基準信号源280と同様である。
【０２０７】
高速ロックアップ制御部460はカウンタ461、微分器462、減算器463、論理回路464、位相比較器465を備える。
【０２０８】
カウンタ461、微分器462、減算器463は、第2実施形態におけるカウンタ261、微分器262、減算器263と同様である。
【０２０９】
位相比較器465は、Dフリップフロップ（DFF）466a〜466dと、デコーダ467とを備える。
【０２１０】
Dフリップフロップ466aは、第1信号と、基準信号が入力される。
【０２１１】
Dフリップフロップ466bは、第2信号と、基準信号が入力される。
【０２１２】
Dフリップフロップ466cは、第3信号と、基準信号が入力される。
【０２１３】
Dフリップフロップ466dは、第4信号と、基準信号が入力される。
【０２１４】
Dフリップフロップ466a〜466dは、基準信号の周期毎に、基準信号の立ち上がりエッジのときの第1〜第4信号の電圧に応じた値を出力する。
【０２１５】
より詳細には、Dフリップフロップ466a〜466dは、第1〜第4信号の電圧が正のときは1，0もしくは負のときは0を示すビットを出力する。
【０２１６】
図16に、基準信号と第1信号間の位相差Δφが変化したときのDフリップフロップ466a〜466dの出力を示す。
【０２１７】
第1信号に対応するDフリップフロップ466aの出力は、位相差Δφが−π以上で−π／2より小さいときは0、位相差Δφが−π／2以上で0以下のときは0、位相差Δφが0より大きくπ／2以下では1，位相差がπ／2より大きいときは1となる。
【０２１８】
第2〜第4信号に対応するDフリップフロップ466b〜466dの出力も同様に、図16の関係に従った値が出力される。
【０２１９】
デコーダ467は、Dフリップフロップ466a〜466dから出力される4ビットの出力信号を、2ビットに変換する。
【０２２０】
すなわち図16から理解されるようにDフリップフロップ466a〜466dからの出力パターンは4つ存在する。したがってこれら4つのパターンを2値（“11”、“10”、“01”、“00”）で表現可能である。デコーダ467は、変換した2ビットデータを論理回路464に出力する。
【０２２１】
論理回路464は、第3実施形態と同様、減算器463の出力である差分値Bと、位相比較器465の出力（2ビットデータ）に基づき、UP信号、DN信号およびSW信号を生成する。これにより、チャージポンプ470とスイッチ440を制御する。
【０２２２】
論理回路464は、第2または第3実施形態と同様、図9および図10に示したフローの動作を行う。論理回路464は、上記2ビットデータで表現される “11”、“10”、“01”、“00”のそれぞれと、−π≦Δφ≦πの範囲をπ／2で4分割した各区間（1）〜（4）とを対応づけた情報を保持している。
【０２２３】
論理回路464は、この情報に基づき、−π≦Δφ≦πの範囲内で、π／2分解能で、位相差Δφを取得し、図10の動作を行う。
【０２２４】
本実施形態における位相―電流特性は第2実施形態と同様、図8のようになる。
【０２２５】
以上、本実施形態によれば、位相差Δφがπ/2より大、または−π/2未満を検知したときは、スイッチ440をオフにするとともに、アップまたはダウン電流信号をループフィルタに供給することにより、第1実施形態よりも高速なロックアップが可能となる。
【０２２６】
（第5実施形態）
図17に、第5実施形態に係る受信機の構成を示す。
【０２２７】
この受信機は、アンテナ501、デュプレクサ（DUP：Duplexer）502、低雑音増幅器（LNA:Low Noise Amplifier）503、ローカル発振器(local oscillator)506、π／2（90度）移相器505、ディジタル信号処理部511、ミキサ504、ローパスフィルタ (LPF：Low Pass Filter)507、自動利得制御（AGC;automatic gain control）回路508、アナログ−ディジタル変換器（ADC：Analog-Digital Converter）509、ミキサ512、LPF513、AGC514、ADC515及びクロック生成回路510を備える。ミキサ504、512は、直交振幅変調器（Quadrature Demodulator）である。
【０２２８】
アンテナ501は、無線（RF：Radio Frequency）信号を受信し、当該RF信号をデュプレクサ502に入力する。
【０２２９】
デュプレクサ502は、上記RF信号から不要波を除去し、LNA503に渡す。
【０２３０】
LNA503は、デュプレクサ502からのRF信号を増幅し、ミキサ504及びミキサ512に入力する。
【０２３１】
ローカル発振器506は、RF信号をダウンコンバートするためのローカル信号を生成し、ローカル信号を、ミキサ504及び90度移相器505に入力する。
【０２３２】
90度移相器505は、ローカル発振器506からのローカル信号を90度位相シフトさせて、ミキサ512に入力する。
【０２３３】
ミキサ504は、LNA503からのRF信号と、ローカル発振器506からのローカル信号との乗算を行って、I信号を生成する。
【０２３４】
ミキサ512は、上記RF信号と、90度移相器505において位相シフトされたローカル信号との乗算を行って、Q信号を生成する。
【０２３５】
ミキサ504，512，90度移相器505およびローカル発振器506は、RFユニットをなす。
【０２３６】
ミキサ504によって生成されたI信号、およびミキサ512によって生成されたQ信号は、LPF507、513によって高周波成分がそれぞれ除去される。
【０２３７】
AGC508、514は、LPF507、513を通過した信号のレベルをそれぞれ調整する。
【０２３８】
クロック生成回路510は、前述した第1〜第4実施形態のいずれかに係る位相同期回路で構成されている。
【０２３９】
クロック生成回路510は、ADC509,515で用いるサンプリングクロックを生成する。
【０２４０】
サンプリングクロックは、位相同期回路の電圧制御発振器で生成される第1〜第4信号のうちの1つである。たとえば、サンプリングクロックは、第1信号である。
【０２４１】
ADC509、515は、クロック生成回路510によって生成されるサンプリングクロックに応じて、上記I信号およびQ信号をサンプリングして、ディジタルデータに変換し、ディジタルデータをディジタル信号処理部511に入力する。
【０２４２】
ディジタル信号処理部511は、例えばDSP（ディジタル・シグナル・プロセッサ）で構成される。ディジタル信号処理部511は、上記ADC509及び515からのディジタルI信号およびQ信号を処理し、データの復号・再生を行う。
【０２４３】
以上、本実施形態によれば、I信号およびQ信号を変換するADCのサンプリングクロックを生成するクロック生成回路を、前述した第1〜第4実施形態のいずれかの位相同期回路を用いて構成する。従って、従来に比べて小面積かつ低消費電力なクロック生成回路にとすることができるとともに、高精度かつ低ジッタ(jitter)なサンプリングクロックを生成できる。
【０２４４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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