(57)【特許請求の範囲】
【請求項１】
ＤＤＲ型のＳＤＲＡＭにアクセスするメモリアクセス回路であって、
指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第１判別手段、
前記第１判別手段によって指定カラムアドレスのアドレス値が奇数値であると判別したとき前記指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更手段、
前記アドレス変更手段による変更量に対応して指定アクセスサイズのサイズ値を変更する第１サイズ変更手段、
前記指定アクセスサイズのサイズ値が奇数値であるか否かを前記第１判別手段の判別処理の後に判別する第２判別手段、および
前記第２判別手段によって前記指定アクセスサイズのサイズ値が奇数値であると判別したとき前記サイズ値を偶数値に変更する第２サイズ変更手段を備える、メモリアクセス回路。
【請求項２】
前記アドレス変更手段は前記アドレス値から奇数の第１既定値を減算し、
前記第１サイズ変更手段は前記サイズ値に前記第１既定値を加算する、請求項１記載のメモリアクセス回路。
【請求項３】
前記第１既定値は“１”である、請求項２記載のメモリアクセス回路。
【請求項４】
前記第２サイズ変更手段は前記サイズ値に奇数の第２既定値を加算する、請求項１ないし３のいずれかに記載のメモリアクセス回路。
【請求項５】
前記第２既定値は“１”である、請求項４記載のメモリアクセス回路。
【請求項６】
前記指定カラムアドレスおよび前記指定アクセスサイズに従って前記ＳＤＲＡＭから読み出されるデータのうち無効データを識別する識別情報を要求元に出力する出力手段をさらに備える、請求項１ないし５のいずれかに記載のメモリアクセス回路。
【請求項７】
前記指定カラムアドレスおよび前記指定アクセスサイズに従って前記ＳＤＲＡＭに書き込まれるデータのうち無効データをマスクするマスク手段をさらに備える、請求項１ないし６のいずれかに記載のメモリアクセス回路。
【請求項８】
請求項１ないし７のいずれかに記載のメモリアクセス回路を備える、データ処理装置。
【請求項９】
ＤＤＲ型のＳＤＲＡＭにアクセスするメモリアクセス回路のアクセス制御方法であって、
指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第１判別ステップ、
前記第１判別ステップにおいて指定カラムアドレスのアドレス値が奇数値であると判別したとき前記指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更ステップ、
前記アドレス変更ステップによる変更量に対応して指定アクセスサイズのサイズ値を変更する第１サイズ変更ステップ、
前記指定アクセスサイズのサイズ値が奇数値であるか否かを前記第１判別ステップの判別処理の後に判別する第２判別ステップ、および
前記第２判別ステップにおいて前記指定アクセスサイズのサイズ値が奇数値であると判別したとき前記サイズ値を偶数値に変更する第２サイズ変更ステップを含む、アクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリアクセス回路に関し、特にたとえばＤＤＲ(Double Data Rate)型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)にアクセスする、メモリアクセス回路に関する。
【背景技術】
【０００２】
ＤＤＲ型のＳＤＲＡＭでは、クロックの立ち上がりおよび立ち下がりの各々で１ワードのデータアクセスが実行される。また、ＤＤＲ型のＳＤＲＡＭに設定されるバースト長は、“２”，“４”，“８”などの偶数値である。さらに、データ読み出しを停止するために必要なバーストストップコマンドは、クロックの立ち上がりタイミングで発行する必要がある。
【特許文献１】特開平８−１４７２１４号公報［G06F 12/06］
【発明の開示】
【発明が解決しようとする課題】
【０００３】
バースト長を上回るサイズのデータの読み出し／書き込みを奇数のカラムアドレスから開始すると、１回目のバーストアクセスの末尾で不要なデータ読み出しまたはデータ書き込みが発生する。また、指定されたアクセスサイズがクロックの立ち下がりタイミングに対応する場合、バーストストップコマンドを発行できない。このように、ＤＤＲ型のＳＤＲＡＭへのデータアクセスには、様々な制限が課せられる。
【０００４】
それゆえに、この発明の主たる目的は、読み出し／書き込みデータの連続性を確保でき、かつデータ読み出しに関連してバーストストップコマンドを的確に発行することができる、メモリアクセス回路を提供することである。
【課題を解決するための手段】
【０００５】
請求項１の発明に従うメモリアクセス回路(22：実施例で相当する参照符号。以下同じ)は、ＤＤＲ型のＳＤＲＡＭ(24)にアクセスするメモリアクセス回路(22)であって、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第１判別手段(S5)、第１判別手段によって指定カラムアドレスのアドレス値が奇数値であると判別したとき指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更手段(S7)、アドレス変更手段による変更量に対応して指定アクセスサイズのサイズ値を変更する第１サイズ変更手段(S9)、指定アクセスサイズのサイズ値が奇数値であるか否かを第１判別手段の判別処理の後に判別する第２判別手段(S11)、および第２判別手段によって変指定アクセスサイズのサイズ値が奇数値であると判別したときサイズ値を偶数値に変更する第２サイズ変更手段(S13)を備えることを特徴とする。
【０００６】
第１判別手段は、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する。第１判別手段の判別結果が肯定的であれば、指定カラムアドレスのアドレス値がアドレス変更手段によって偶数値に変更される。指定アクセスサイズのサイズ値は、アドレス変更手段による変更量に対応して、第１サイズ変更手段によって変更される。
【０００７】
第２判別手段は、指定アクセスサイズのサイズ値が奇数値であるか否かを第１判別手段の判別処理の後に判別する。第１判別手段によってアドレス値が奇数値であると判別したときは、結果的に、第２判別手段は、第１サイズ変更手段が変更したサイズ値が奇数値かどうか判別することになる。そして、第２判別手段の判別結果が肯定的であれば、指定アクセスサイズのサイズ値が第２サイズ変更手段によって偶数値に変更される。
【０００８】
したがって、指定カラムアドレスのアドレス値および指定アクセスサイズのサイズ値は、いずれも偶数値を示す。ＤＤＲ型のＳＤＲＡＭは、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し／書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。
【０００９】
請求項２の発明に従うメモリアクセス回路は、請求項１に従属し、アドレス変更手段はアドレス値から奇数の第１既定値を減算し、第１サイズ変更手段はサイズ値に第１既定値を加算する。指定カラムアドレスのアドレス値に減算処理を施し、かつ指定アクセスサイズのサイズ値に第１既定値を加算することで、アクセスデータの欠落が回避される。
【００１０】
請求項３の発明に従うメモリアクセス回路は、請求項２に従属し、第１既定値は“１”である。これによって、無効のアクセス動作が最小限に抑えられる。
【００１１】
請求項４の発明に従うメモリアクセス回路は、請求項１ないし３のいずれかに従属し、第２サイズ変更手段はサイズ値に奇数の第２既定値を加算する。加算処理を実行することで、アクセスデータの欠落が回避される。
【００１２】
請求項５の発明に従うメモリアクセス回路は、請求項４に従属し、第２既定値は“１”である。これによって、無効のアクセス動作が最小限に抑えられる。
【００１３】
請求項６の発明に従うメモリアクセス回路は、請求項１ないし５のいずれかに従属し、指定カラムアドレスおよび指定アクセスサイズに従ってＳＤＲＡＭから読み出されるデータのうち無効データを識別する識別情報を要求元に出力する出力手段(S17)をさらに備える。読み出されたデータは、的確に処理される。
【００１４】
請求項７の発明に従うメモリアクセス回路は、請求項１ないし６のいずれかに従属し、指定カラムアドレスおよび指定アクセスサイズに従ってＳＤＲＡＭに書き込まれるデータのうち無効データをマスクするマスク手段(S19)をさらに備える。データは的確にＳＤＲＡＭに書き込まれる。
【００１５】
請求項８の発明に従うデータ処理装置(10)は、請求項１ないし７のいずれかに記載のメモリアクセス回路を備える。
【００１６】
請求項９の発明に従うアクセス制御方法は、ＤＤＲ型のＳＤＲＡＭ(24)にアクセスするメモリアクセス回路(22)のアクセス制御方法であって、指定カラムアドレスのアドレス値が奇数値であるか否かを判別する第１判別ステップ(S5)、第１判別ステップにおいて指定カラムアドレスのアドレス値が奇数値であると判別したとき指定カラムアドレスのアドレス値を偶数値に変更するアドレス変更ステップ(S7)、アドレス変更ステップによる変更量に対応して指定アクセスサイズのサイズ値を変更する第１サイズ変更ステップ(S9)、指定アクセスサイズのサイズ値が奇数値であるか否かを第１判別ステップの判別処理の後に判別する第２判別ステップ(S11)、および第２判別ステップにおいて指定アクセスサイズのサイズ値が奇数値であると判別したときサイズ値を偶数値に変更する第２サイズ変更ステップ(S13)を備える。
【００１７】
請求項１の発明と同様、的確なデータアクセスが実現される。
【発明の効果】
【００１８】
この発明によれば、指定カラムアドレスのアドレス値および指定アクセスサイズのサイズ値は、いずれも偶数値を示す。ＤＤＲ型のＳＤＲＡＭは、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し／書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。
【００１９】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００２０】
図１を参照して、この実施例のディジタルカメラ１０は、光学レンズ１２を含む。被写界の光学像は、光学レンズ１２を経てイメージセンサ１４の撮像面に照射される。撮像面では、光電変換によって被写界の光学像に対応する電荷つまり生画像信号が生成される。
【００２１】
電源が投入されると、スルー画像処理つまり被写界のリアルタイム動画像をＬＣＤモニタ３０に表示する処理が実行される。ＣＰＵ３８はまず、露光処理および読み出し処理の繰り返しをＴＧ／ＳＧ１８に命令する。ＴＧ／ＳＧ１８は、イメージセンサ１４の露光とこれによって生成された生画像信号の読み出しとを繰り返し実行する。露光処理および読み出し処理は、１／３０秒毎に発生する垂直同期信号に応答して実行される。これによって、被写界の光学像に対応する生画像信号が、３０ｆｐｓのフレームレートでイメージセンサ１４から出力される。
【００２２】
出力された各フレームの生画像信号は、カメラ処理回路１６によって所定のカメラ処理を施され、これによってＹＵＶ形式の画像データが生成される。生成された各フレームの画像データは、バッファ回路２０のメモリエリア２０ｍに一時的に蓄積される。
【００２３】
バッファ回路２０は、こうしてメモリエリア２０ｍに蓄積される画像データをＳＤＲＡＭ２４に書き込むべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２から承認信号ＡＣＫが返送されると、バッファ回路２０は、メモリエリア２０ｍに蓄積された画像データの一部をメモリ制御回路２２に向けて出力する。出力された画像データは、メモリ制御回路２２によってＳＤＲＡＭ２４に書き込まれる。
【００２４】
なお、ＳＤＲＡＭ２４はＤＤＲ型であり、クロックの立ち上がりおよび立ち下がりの各々で１ワードのデータアクセスが実行される。
【００２５】
バッファ回路２６は、スルー画像をＬＣＤモニタ３０に表示するべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２は、このリクエスト情報を承認したとき、承認信号ＡＣＫをバッファ回路２６に返送し、かつＳＤＲＡＭ２４に格納された画像データの一部を読み出す。バッファ回路２６は、承認信号ＡＣＫに続いてメモリ制御回路２２から出力された画像データをメモリエリア２６ｍに蓄積する。
【００２６】
ビデオエンコーダ２８は、こうしてメモリエリア２６ｍに蓄積された画像データを読み出し、読み出された画像データをコンポジットビデオ信号に変換する。変換されたコンポジットビデオ信号はＬＣＤモニタ３０に与えられ、この結果、３０ｆｐｓのフレームレートを有するスルー画像が画面に表示される。
【００２７】
キー入力装置４０によって記録操作が実行されると、ＣＰＵ３８は、１回の本露光と１回の全画素読み出しとをＴＧ／ＳＧ１８に命令する。ＴＧ／ＳＧ１８は、イメージセンサ１４の本露光とこれによって生成された生画像信号の全画素読み出しとを１回ずつ実行する。これによって、被写界の光学像に対応する高解像度の生画像信号がイメージセンサ１４から出力される。出力された生画像信号は、カメラ処理回路１６によってＹＵＶ形式の静止画像データに変換される。変換された静止画像データは、上述と同様、バッファ回路２０およびメモリ制御回路２２を経てＳＤＲＡＭ２４に書き込まれる。
【００２８】
ＣＰＵ３８はまた、ＪＰＥＧエンコーダ３４およびＩ／Ｆ４２を起動する。バッファ回路３２は、静止画像データをＪＰＥＧエンコーダ３４に与えるべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２は、このリクエスト情報を承認したとき、承認信号ＡＣＫをバッファ回路３２に返送し、かつＳＤＲＡＭ２４に格納された静止画像データの一部を読み出す。バッファ回路３２は、承認信号ＡＣＫに続いてメモリ制御回路２２から出力された静止画像データをメモリエリア３２ｍに蓄積する。
【００２９】
ＪＰＥＧエンコーダ３４は、メモリエリア３２ｍに蓄積された静止画像データを読み出し、読み出された静止画像データをＪＰＥＧ方式で圧縮し、そして圧縮静止画像データをバッファ回路３６のメモリエリア３６ｍに書き込む。
【００３０】
バッファ回路３６は、メモリエリア３６ｍに蓄積された圧縮静止画像データをＳＤＲＡＭ２４に書き込むべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２から承認信号ＡＣＫが返送されると、バッファ回路３６は、メモリエリア３６ｍに蓄積された圧縮静止画像データの一部をメモリ制御回路２２に向けて出力する。出力された圧縮静止画像データは、メモリ制御回路２２によってＳＤＲＡＭ２４に書き込まれる。
【００３１】
Ｉ／Ｆ４２は、圧縮静止画像データを記録媒体４４に記録するべく、リクエスト情報をメモリ制御回路２２に向けて周期的に発行する。メモリ制御回路２２は、このリクエスト情報を承認したとき、承認信号ＡＣＫをＩ／Ｆ４２に返送し、かつＳＤＲＡＭ２４に格納された圧縮静止画像データの一部を読み出す。Ｉ／Ｆ４２は、承認信号ＡＣＫに続いてメモリ制御回路２２から出力された圧縮静止画像データをメモリエリア４２ｍに蓄積する。蓄積された静止画像データはその後、記録媒体４４に記録される。
【００３２】
メモリ制御回路２２は、図２に示すように構成される。バッファ回路２０，２６，３２，３６およびＩ／Ｆ４２の各々から出力されるリクエスト情報は、“データ書き込み”または“データ読み出し”を示すアクセス態様情報および出力元を識別する識別情報が記述されたＲＥＱ情報と、ＸＹ座標系の仮想開始アドレス値（Ｘｓ，Ｙｓ）が記述されたアドレス情報と、書き込みデータまたは読み出しデータのサイズを示すサイズ値ＳＺが記述されたサイズ情報とを含む。ＲＥＱ情報は調停回路２２ｃに与えられ、アドレス情報はアドレス選択回路２２ｅに与えられ、そしてサイズ情報はサイズ選択回路２２ｆに与えられる。なお、サイズ値ＳＺはワード数で表現される。
【００３３】
調停回路２２ｃは、与えられたＲＥＱ情報の中から優先度が最も高いＲＥＱ情報を選択し、選択されたＲＥＱ情報の出力元に承認信号ＡＣＫを返送する。調停回路２２ｃはまた、選択されたＲＥＱ情報に対応するアドレス情報の選択をアドレス選択回路２２ｅに命令し、選択されたＲＥＱ情報に対応するサイズ情報の選択をサイズ選択回路２２ｆに命令し、そして選択されたＲＥＱ情報に記述されたアクセス態様情報に従うアクセス動作をメモリアクセス回路２２ｄおよびアドレス変換／出力回路２２ｇに命令する。
【００３４】
アドレス選択回路２２ｅは、与えられたアドレス情報の中から命令に従うアドレス情報を選択し、選択されたアドレス情報をアドレス変換／出力回路２２ｇに与える。同様に、サイズ選択回路２２ｆは、与えられたサイズ情報の中から命令に従うサイズ情報を選択し、選択されたサイズ情報をアドレス変換／出力回路２２ｇに与える。
【００３５】
アドレス変換／出力回路２２ｇは、与えられたアドレス情報が示す仮想開始アドレス値（Ｘｓ，Ｙｓ）を所定の演算式を用いて実開始アドレス値（Ｒｓ，Ｃｓ）に変換する。“Ｒｓ”はアクセスを開始するロウアドレスのアドレス値を示し、“Ｃｓ”はアクセスを開始するカラムアドレスのアドレス値を示す。
【００３６】
アドレス変換／出力回路２２ｇは、算出されたカラムアドレス値Ｃｓが奇数値を示すとき、このカラムアドレス値Ｃｓを“Ｃｓ−１”つまり偶数値に変更する。アドレス変換／出力回路２２ｇはさらに、カラムアドレス値Ｃｓの変更に対応して、サイズ情報が示すサイズ値ＳＺを“ＳＺ＋１”に変更する。サイズ値ＳＺは、カラムアドレス値Ｃｓの減少量に相当する数値だけ増大される。アドレス変換／出力回路２２ｇはまた、サイズ値ＳＺが奇数値を示すとき、このサイズ値ＳＺを“ＳＺ＋１”つまり偶数値に変更する。
【００３７】
データ読み出し時は、カラムアドレス値Ｃｓおよび／またはサイズ値ＳＺの変更に起因して、ＳＤＲＡＭ２４から読み出されるデータに所望のデータと異なる無効データが含まれる。また、データ書き込み時は、カラムアドレス値Ｃｓおよび／またはサイズ値ＳＺの変更に起因して、ＳＤＲＡＭ２４への無効データの書き込みが指示される。かかる事態を踏まえて、アドレス変換／出力回路２２ｇは、データ読み出し時に無効データを識別する無効データ識別情報を読み出し要求元の回路に出力し、データ書き込み時に無効データをマスクするデータマスク信号をＳＤＲＡＭ２４に出力する。
【００３８】
ＳＤＲＡＭ２４に設定されたバースト長は“８”である。カラムアドレス値Ｃｓは、“Ｃｓ”→“Ｃｓ＋８”→“Ｃｓ＋１６”→…の要領で８ワードアクセス毎に更新される。ロウアドレス値Ｒｓは、同じ値を維持する。アドレス変換／出力回路２２ｇは、かかるアドレス値を有するロウアドレスおよびカラムアドレスをＳＤＲＡＭ２４に向けて出力する。まずロウアドレスが出力され、続いてカラムアドレスが８ワードアクセス毎に出力される。
【００３９】
メモリアクセス回路２２ｄは、アドレス変換／出力回路２２ｇからロウアドレスが出力されるタイミングでＲＡＳ(Row Address Strobe)信号とアクティブコマンドとを出力し、アドレス変換／出力回路２２ｇからカラムアドレスが出力されるタイミングでＣＡＳ(Column Address Strobe)信号と書き込み／読み出しコマンドを出力する。
【００４０】
メモリアクセス回路２２ｄはまた、アクセス態様がデータ読み出しのとき、サイズ値ＳＺに相当する期間が経過した時点でバーストストップコマンドを出力する。バーストストップコマンドは、データ読み出しを停止するためのコマンドであり、クロックの立ち上がりタイミングで発行される。
【００４１】
メモリアクセス回路２２ｄはさらに、データ書き込みを行うとき３ステートバッファ２２ａを能動化し、データ読み出しを行うとき３ステートバッファ２２ｂを能動化する。
【００４２】
この結果、データ読み出し時は、実開始アドレス値（Ｒｓ，Ｃｓ）を基準として連続する複数のアドレスから、サイズ値ＳＺに相当する画像データが読み出される。読み出された画像データは、３ステートバッファ２２ｂを介してバッファ回路２６，３２またはＩ／Ｆ４２に与えられる。無効データ識別情報は、アドレス変換／出力回路２２ｇからバッファ回路２６，３２またはＩ／Ｆ４２に出力される。画像データの読み出しを要求したバッファ回路２６，３２またはＩ／Ｆ４２は、読み出された画像データを無効データ識別情報に基づいて的確に処理する。
【００４３】
データ書き込みのためにバッファ回路２０または３６から出力された画像データは、３ステートバッファ２２ａを介してＳＤＲＡＭ２４に与えられ、実開始アドレス値（Ｒｓ，Ｃｓ）を基準として連続する複数のアドレスに書き込まれる。無効データをマスクするデータマスク信号は、上述のようにアドレス変換／出力回路２２ｇからＳＤＲＡＭ２４に出力される。この結果、画像データは所望のアドレスに的確に書き込まれる。
【００４４】
なお、メモリアクセス回路２２ｄは、アドレス変換／出力回路２２ｇとの間で同期を確立するために、後述するデータ先頭フラグおよびリード範囲情報を出力する。リード範囲情報は、データ読み出しを行うときだけ出力される。
【００４５】
アドレス変換／出力回路２２ｇは、具体的には図３に示す動作を行う。まずステップＳ１で、仮想開始アドレス値（Ｘｓ，Ｙｓ）およびサイズ値ＳＺをアドレス選択回路２２ｅおよびサイズ選択回路２２ｆから取り込む。ステップＳ３では、取り込まれた仮想開始アドレス値（Ｘｓ，Ｙｓ）を所定の演算式に従って実開始アドレス値（Ｒｓ，Ｃｓ）に変換する。
【００４６】
ステップＳ５では、カラムアドレス値Ｃｓが奇数値であるか否かを判別する。ＮＯであれば、そのままステップＳ１１に進む。ＹＥＳであれば、ステップＳ７でカラムアドレス値Ｃｓから“１”を引き算し、ステップＳ９でサイズ値ＳＺに“１”を加算し、その後にステップＳ１１に進む。ステップＳ１１では、サイズ値ＳＺが奇数値であるか否かを判別し、ＮＯであればそのままステップＳ１５に進む一方、ＹＥＳであればステップＳ１３でサイズ値ＳＺに“１”を加算してからステップＳ１５に進む。
【００４７】
ステップＳ１５では、今回のアクセス態様が“データ書き込み”であるか否かを判別する。今回のアクセス態様が“データ読み出し”であればステップＳ１７に進み、今回のアクセス要求が“データ書き込み”であればステップＳ１９に進む。ステップＳ１７では、ステップＳ７，Ｓ９またはＳ１３の処理を踏まえた無効データ識別情報を作成し、作成された無効データ識別情報を読み出し要求元の回路に出力する。ステップＳ１９では、ステップＳ７，Ｓ９またはＳ１３の処理を踏まえたデータマスク信号を作成し、作成されたデータマスク信号をＳＤＲＡＭ２４に出力する。
【００４８】
ステップＳ１７またはＳ１９の処理が完了すると、ステップＳ２１でアドレス生成処理を実行する。ロウアドレス値Ｒｓは同じ値を維持する一方、カラムアドレス値Ｃｓは“Ｃｓ”→“Ｃｓ＋８”→“Ｃｓ＋１６”→…の要領で８ワードアクセス毎に更新される。
【００４９】
ステップＳ１で取得したサイズ値ＳＺが“１４”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“１”である場合、データ読み出し動作は図４（Ａ）〜図４（Ｄ）に示す要領で実行される。カラムアドレス値ＣｓはステップＳ７の処理によって“０”に変更され、サイズ値ＳＺはステップＳ９およびＳ１３の処理によって“１６”に変更される。
【００５０】
カラムアドレス“０”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が読み出しコマンドとともに出力される。カラムアドレス“０”の出力から１６ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“０”〜“１５”に格納された１６ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“０”および“１５”からのデータ読み出しに対応してアクティブとなる。
【００５１】
ステップＳ１で取得したサイズ値ＳＺが“１３”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“１”である場合、データ読み出し動作は図５（Ａ）〜図５（Ｄ）に示す要領で実行される。カラムアドレス値ＣｓはステップＳ７の処理によって“０”に変更され、サイズ値ＳＺはステップＳ９の処理によって“１４”に変更される。
【００５２】
カラムアドレス“０”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が読み出しコマンドとともに出力される。カラムアドレス“０”の出力から１４ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“０”〜“１３”に格納された１４ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“０”からのデータ読み出しに対応してアクティブとなる。
【００５３】
ステップＳ１で取得したサイズ値ＳＺが“１４”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“０”である場合、データ読み出し動作は図６（Ａ）〜図６（Ｄ）に示す要領で実行される。このとき、カラムアドレス値Ｃｓおよびサイズ値ＳＺの変更処理は省略される。
【００５４】
カラムアドレス“０”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が読み出しコマンドとともに出力される。カラムアドレス“０”の出力から１４ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“０”〜“１３”に格納された１４ワードの画像データが読み出される。このときに作成される無効データ識別情報は、ネガティブを維持する。
【００５５】
ステップＳ１で取得したサイズ値ＳＺが“１３”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“０”である場合、データ読み出し動作は図７（Ａ）〜図７（Ｄ）に示す要領で実行される。カラムアドレス値Ｃｓの変更処理は省略される一方、サイズ値ＳＺはステップＳ１３の処理によって“１４”に変更される。
【００５６】
カラムアドレス“０”は、クロックの立ち上がりに応答して、読み出しコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が読み出しコマンドとともに出力される。カラムアドレス“０”の出力から１４ワードアクセスに相当する期間が経過すると、バーストストップコマンドが出力される。これによって、カラムアドレス“０”〜“１３”に格納された１４ワードの画像データが読み出される。このときに作成される無効データ識別情報は、カラムアドレス“１３”からのデータ読み出しに対応してアクティブとなる。
【００５７】
ステップＳ１で取得したサイズ値ＳＺが“１４”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“１”である場合、データ書き込み動作は図８（Ａ）〜図８（Ｅ）に示す要領で実行される。カラムアドレス値ＣｓはステップＳ７の処理によって“０”に変更され、サイズ値ＳＺはステップＳ９およびＳ１３の処理によって“１６”に変更される。
【００５８】
カラムアドレス“０”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“０”および“１５”へのデータ書き込みに対応してアクティブとなる。これによって、１４ワードの画像データがカラムアドレス“１”〜“１４”に書き込まれる。
【００５９】
ステップＳ１で取得したサイズ値ＳＺが“１３”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“１”である場合、データ書き込み動作は図９（Ａ）〜図９（Ｅ）に示す要領で実行される。カラムアドレス値ＣｓはステップＳ７の処理によって“０”に変更され、サイズ値ＳＺはステップＳ９の処理によって“１４”に変更される。
【００６０】
カラムアドレス“０”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“０”へのデータ書き込みに対応してアクティブとなる。これによって、１３ワードの画像データがカラムアドレス“１”〜“１３”に書き込まれる。
【００６１】
ステップＳ１で取得したサイズ値ＳＺが“１４”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“０”である場合、データ書き込み動作は図１０（Ａ）〜図１０（Ｅ）に示す要領で実行される。このとき、カラムアドレス値Ｃｓおよびサイズ値ＳＺの変更処理は省略される。
【００６２】
カラムアドレス“０”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が書き込みコマンドとともに出力される。このとき、データマスク信号は、カラムアドレス“０”〜“１３”のいずれへのデータ書き込みに対してもネガティブを維持する。これによって、１４ワードの画像データがカラムアドレス“０”〜“１３”に書き込まれる。
【００６３】
ステップＳ１で取得したサイズ値ＳＺが“１３”で、ステップＳ３で求められたカラムアドレス値Ｃｓが“０”である場合、データ書き込み動作は図１１（Ａ）〜図１１（Ｅ）に示す要領で実行される。カラムアドレス値Ｃｓの変更処理は省略される一方、サイズ値ＳＺはステップＳ１３の処理によって“１４”に変更される。
【００６４】
カラムアドレス“０”は、クロックの立ち上がりに応答して、書き込みコマンドとともに出力される。カラムアドレス“０”の出力から８ワードアクセスに相当する期間が経過すると、カラムアドレス“８”が書き込みコマンドとともに出力される。データマスク信号は、カラムアドレス“１３”へのデータ書き込みに対応してアクティブとなる。これによって、１３ワードの画像データがカラムアドレス“０”〜“１２”に書き込まれる。
【００６５】
以上の説明から分かるように、アドレス変換／出力回路２２ｇは、指定されたカラムアドレスのアドレス値Ｃｓが奇数値であるか否かを判別する(S5)。この判別結果が肯定的であれば、指定されたカラムアドレスのアドレス値Ｃｓが偶数値に変更される(S7)。指定されたアクセスサイズのサイズ値ＳＺは、アドレス値Ｃｓの変更量に対応して変更される(S9)。指定されたアクセスサイズのサイズ値ＳＺが奇数値であるか否かは、アドレス値Ｃｓの判別処理の後に判別される(S11)。この判別結果が肯定的であれば、指定されたアクセスサイズのサイズ値ＳＺが偶数値に変更される(S13)。
【００６６】
したがって、指定カラムアドレスのアドレス値Ｃｓおよび指定アクセスサイズのサイズ値ＳＺは、いずれも偶数値を示す。ＤＤＲ型のＳＤＲＡＭ２４は、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。これによって、読み出し／書き込みデータの連続性を確保でき、さらにデータ読み出しに関連してバーストストップコマンドを的確に発行することができる。
【００６７】
また、アドレス値Ｃｓおよび／またはサイズ値ＳＺの変更に起因して、無効データが読み出され、あるいは無効データの書き込み指示が発生することを考慮して、データ読み出し時には無効データ識別情報がアドレス変換／出力回路２２ｇから読み出し要求元の回路に出力され、データ書き込み時には無効データをマスクするデータマスク信号がＳＤＲＡＭ２４に与えられる。
【００６８】
この結果、要求元の回路は、読み出されたデータに対して的確な処理を実行することができる。また、ＳＤＲＡＭ２４は、所望のデータを的確に書き込むことができる。
【００６９】
なお、この実施例では、アドレス値Ｃｓまたはサイズ値ＳＺを奇数値から偶数値に変更するために“１”を減算または加算するようにしているが、“１”に代えて“３”または“５”のような奇数値を減算または加算するようにしてもよい。
【００７０】
図２に示すアドレス変換／出力回路２２ｇは、詳しくは図１２〜図１４に示すように構成される。
【００７１】
図１２を参照して、仮想開始アドレス値（Ｘｓ，Ｙｓ）は、変換器５０によって実開始アドレス値（Ｒｓ，Ｃｓ）に変換される。実開始アドレス値（Ｒｓ，Ｃｓ）は２３ビットで表現され、ロウアドレス値Ｒｓは上位１３ビットに割り当てられる一方、カラムアドレス値Ｃｓは下位１０ビットに割り当てられる。この２３ビットデータは、“１”を減算する減算器５２を経てセレクタ５４の第１入力端に与えられるとともに、そのままセレクタ５４の第２入力端に与えられる。セレクタ５４の制御端子には、２３ビットデータの最下位ビットが与えられる。
【００７２】
セレクタ５４は、最下位ビットが“１”を示すときカラムアドレス値Ｃｓが奇数であるとみなして第１入力端を選択し、最下位ビットが“０”を示すときカラムアドレス値Ｃｓが偶数であるとみなして第２入力端を選択する。こうして、カラムアドレス値Ｃｓが偶数値に変更される。セレクタ５４から出力された２３ビットデータは、分配器５６によって上位１３ビットデータ（ロウアドレス値Ｒｓ）と下位１０ビットデータ（カラムアドレス値Ｃｓ）とに分割される。上位１３ビットデータはセレクタ７２の第１入力端に与えられ、下位１０ビットデータはセレクタ６２の第１入力端に与えられる。
【００７３】
セレクタ６２から出力された１０ビットデータは、直列接続されたＦ／Ｆ回路６４，６６および６８を経てセレクタ７０の第１入力端に与えられ、Ｆ／Ｆ回路６４および６６を経てセレクタ７０の第２入力端に与えられ、Ｆ／Ｆ回路６４を経てセレクタ７０の第３入力端に与えられ、そしてそのままセレクタ７０の第４入力端に与えられる。セレクタ７０から出力された１０ビットデータは、セレクタ７２の第２入力端に与えられる。セレクタ６２から出力された１０ビットデータはまた、セレクタ７０の制御端子および加算器５８に与えられる。加算器５８は、与えられた１０ビットデータに“２”を加算し、加算された１０ビットデータをＦ／Ｆ回路６０を経てセレクタ６２の第２入力端に与える。
【００７４】
なお、Ｆ／Ｆ回路６０および６４〜６８はいずれも、入力データを１クロック期間遅延させて出力する遅延回路として機能する。
【００７５】
図２に示すメモリアクセス回路２２ｄから出力されるデータ先頭フラグは、最初のコマンドを発生する１クロック期間にＨレベルとなる。セレクタ６２は、データ先頭フラグがＨレベルを示すときに第１入力端を選択する一方、データ先頭フラグがＬレベルを示すときに第２入力端を選択する。したがって、セレクタ６２から出力される１０ビットデータ値は、１クロック毎に“２”だけ増加する。
【００７６】
セレクタ７０は、最初のカラムアドレス値Ｃｓを示す１０ビットデータを最初の（８×Ｎ−Ｃｓ）／２クロック期間に選択し、続く４クロック期間に“８×Ｎ”を示す１０ビットデータを選択する。ここで、“８×Ｎ”は、最初のカラムアドレス値Ｃｓを上回る８の倍数のうち最小の値である。セレクタ７０はその後、４クロック期間毎にＮをインクリメントし、“８×Ｎ”を示す１０ビットデータを選択する。したがって、Ｃｓ＝２の場合、セレクタ７０から出力される１０ビットデータ値は、２，２，２，８，８，８，８，１６，１６，１６，１６，２４，２４，…の要領で更新される。
【００７７】
セレクタ７２は、ロウアドレス値Ｒｓを示す１３ビットデータを最初に選択した後は、セレクタ７０から出力される１０ビットデータを継続的に選択する。これによって、バーストアクセスが実現される。
【００７８】
サイズ値ＳＺは、“１”を加算する加算器７６を経てセレクタ７８の第１入力端に与えられるとともに、そのままセレクタ７８の第２入力端に与えられる。セレクタ７８の制御端子には、変換器５０から出力された２３ビットデータの最下位ビットが与えられる。セレクタ７８は、最下位ビットが“１”を示すときカラムアドレス値Ｃｓが奇数であるとみなして第１入力端を選択し、最下位ビットが“０”を示すときカラムアドレス値Ｃｓが偶数であるとみなして第２入力端を選択する。このように、セレクタ７８の選択動作はセレクタ５４の選択動作と一致する。
【００７９】
セレクタ７８から出力されたサイズ値ＳＺは、“１”を加算する加算器８０を経てセレクタ８２の第１入力端に与えられるとともに、そのままセレクタ８２の第２入力端に与えられる。セレクタ８２の制御端子には、セレクタ７８から出力されたサイズ値の最下位ビットが与えられる。セレクタ７８は、最下位ビットが“１”を示すときサイズ値ＳＺが奇数であるとみなして第１入力端を選択し、最下位ビットが“０”を示すときサイズ値ＳＺが偶数であるとみなして第２入力端を選択する。
【００８０】
カウンタ７４は、データ先頭フラグの立ち上がりに応答してリセットされ、クロックの立ち上がりまたは立ち下がりに応答してインクリメントされる。比較器８４は、カウンタ７４から出力されるカウント値がセレクタ８２から出力されるサイズ値ＳＺと一致する１クロック期間にＨレベルとなるデータ末尾フラグを出力する。
【００８１】
図１３に示す回路は、無効データ識別情報を作成するための回路であり、データ読み出し時にのみ有効化される。メモリアクセス回路２２ｄから与えられたリード範囲情報は、直列接続されたＦ／Ｆ回路８６，８８，９０，９２，９４，９６および９８を経て、ＡＮＤゲート１０２の第１入力端に与えられる。Ｆ／Ｆ回路９６の出力は、そのままＯＲゲート１０４の第１入力端に与えられるとともに、インバータ１００を経てＡＮＤゲート１０２の第２入力端およびＡＮＤゲート１０６の第１入力端に与えられる。Ｆ／Ｆ回路９４の出力は、ＡＮＤゲート１０６の第２入力端に与えられる。
【００８２】
また、図１２に示す変換器５０の出力の最下位ビットはＡＮＤゲート１０２の第３入力端に与えられ、セレクタ７８の出力の最下位ビットはＡＮＤゲート１０６の第３入力端に与えられる。ＡＮＤゲート１０２の出力はＯＲゲート１０４の第２入力端に与えられる。ＯＲゲート１０４の出力およびＡＮＤゲート１０６の出力は、ＯＲゲート１０８の第１入力端および第２入力端にそれぞれ与えられる。ＯＲゲート１０８の出力は、Ｆ／Ｆ回路１１０を経て無効データ識別情報として出力される。
【００８３】
なお、Ｆ／Ｆ回路８６〜９８および１１０は、入力データを半クロック期間だけ遅延させる遅延回路として機能する。
【００８４】
図１４に示す回路は、データマスク信号を作成するための回路であり、データ書き込み時にのみ有効化される。ＡＮＤゲート１１４の第１入力端，第２入力端および第３入力端には、データ先頭フラグ，インバータ１１２の出力および変換器５０の出力の最下位ビットがそれぞれ与えられる。ＡＮＤゲート１１４の出力は、直列接続されたＦ／Ｆ回路１１６，１１８および１２０を経てＯＲゲート１５０の第１入力端に与えられる。また、Ｆ／Ｆ回路１１６の出力は、インバータ１１２に与えられる。
【００８５】
ＡＮＤゲート１２４の第１入力端，第２入力端および第３入力端には、セレクタ７８の出力の最下位ビット，インバータ１２２の出力およびデータ末尾フラグがそれぞれ与えられる。ＡＮＤゲート１２４の出力は、直列接続されたＦ／Ｆ回路１２６，１２８，１３０および１３２を経てＯＲゲート１５０の第２入力端に与えられる。また、Ｆ／Ｆ回路１２６の出力は、インバータ１２２に与えられる。
【００８６】
データ末尾フラグはまた、直列接続されたＦ／Ｆ回路１３４，１３６，１３８および１４０を経てＯＲゲート１４２の第１入力端に与えられ、Ｆ／Ｆ回路１３４，１３６および１３８を経てＯＲゲート１４２の第２入力端に与えられ、Ｆ／Ｆ回路１３４および１３６を経てＯＲゲート１４２の第３入力端に与えられ、Ｆ／Ｆ回路１３４を経てＯＲゲート１４２の第４入力端に与えられる。ＯＲゲート１４２の出力は、直列接続されたＦ／Ｆ回路１４４，１４６および１４８を経て、ＯＲゲート１５０の第３入力端に与えられる。ＯＲゲート１５０の出力がデータマスク信号となる。
【００８７】
なお、Ｆ／Ｆ回路１１６〜１２０，１２６〜１３２および１４４〜１４８は、入力データを半クロック期間だけ遅延させる遅延回路として機能する。また、Ｆ／Ｆ回路１３４〜１４０は、入力データを１クロック期間だけ遅延させる遅延回路として機能する。
【００８８】
データ読み出し時の動作を図１５（Ａ）〜図１５（Ｊ）を参照して説明する。ここで、図１５（Ａ）〜図１５（Ｄ）はそれぞれ、図４（Ａ）〜図４（Ｄ）と同じである。図１５（Ｂ）および図１５（Ｅ）から分かるように、リード範囲情報は、最初のコマンドの出力タイミングから１６ワード期間にＬレベルを示すアクティブＬの情報である。このようなリード範囲情報とカラムアドレス値Ｃｓおよびサイズ値ＳＺとに基づいて、Ｆ／Ｆ回路９４の出力は図１５（Ｆ）に示す波形を描き、Ｆ／Ｆ回路９６の出力は図１５（Ｇ）に示す波形を描き、Ｆ／Ｆ回路９８の出力は図１５（Ｈ）に示す波形を描く。さらに、ＯＲゲート１０８の出力は図１５（Ｉ）に示す波形を描き、無効データ識別情報は図１５（Ｊ）に示す波形を描く。
【００８９】
データ書き込み時の動作を図１６（Ａ）〜図１６（Ｏ）を参照して説明する。ここで、図１６（Ａ）〜図１６（Ｅ）はそれぞれ、図８（Ａ）〜図８（Ｅ）と同じである。図１６（Ｂ）および図１６（Ｆ）から分かるように、データ先頭フラグは最初のコマンドが出力される１クロック期間にＨレベルを示すアクティブＨのフラグである。このようなデータ先頭フラグとカラムアドレス値Ｃｓおよびサイズ値ＳＺとに基づいて、ＡＮＤゲート１１４の出力は図１６（Ｇ）に示す波形を描き、Ｆ／Ｆ回路１１６の出力は図１６（Ｈ）に示す波形を描き、Ｆ／Ｆ回路１２０の出力は図１６（Ｉ）に示す波形を描き、データ末尾フラグは図１６（Ｊ）に示す波形を描く。さらに、ＡＮＤゲート１２４の出力は図１６（Ｋ）に示す波形を描き、Ｆ／Ｆ回路１２６の出力は図１６（Ｌ）に示す波形を描き、Ｆ／Ｆ回路１３２の出力は図１６（Ｍ）に示す波形を描き、ＯＲゲート１４２の出力は図１６（Ｎ）に示す波形を描き、Ｆ／Ｆ回路１４８の出力は図１６（Ｏ）に示す波形を描く。この結果、図１６（Ｄ）に示すデータマスク信号が得られる。
【図面の簡単な説明】
【００９０】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】図１実施例に適用されるメモリ制御回路の構成の一例を示すブロック図である。
【図３】図２実施例に適用されるアドレス変換／出力回路の動作の一部を示すフロー図である。
【図４】（Ａ）はクロックの発生動作の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作の一例を示すタイミング図である。
【図５】（Ａ）はクロックの発生動作の他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の他の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作の他の一例を示すタイミング図である。
【図６】（Ａ）はクロックの発生動作のその他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作のその他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作のその他の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作のその他の一例を示すタイミング図である。
【図７】（Ａ）はクロックの発生動作のさらにその他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作のさらにその他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作のさらにその他の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作のさらにその他の一例を示すタイミング図である。
【図８】（Ａ）はクロックの発生動作の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作の一例を示すタイミング図である。
【図９】（Ａ）はクロックの発生動作の他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の他の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作の他の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作の他の一例を示すタイミング図である。
【図１０】（Ａ）はクロックの発生動作のその他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作のその他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作のその他の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作のその他の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作のその他の一例を示すタイミング図である。
【図１１】（Ａ）はクロックの発生動作のさらにその他の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作のさらにその他の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作のさらにその他の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作のさらにその他の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作のさらにその他の一例を示すタイミング図である。
【図１２】図２に示すアドレス変換／出力回路の構成の一部を示すブロック図である。
【図１３】図２に示すアドレス変換／出力回路の構成の他の一部を示すブロック図である。
【図１４】図２に示すアドレス変換／出力回路の構成のその他の一部を示すブロック図である。
【図１５】（Ａ）はクロックの発生動作の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の一例を示すタイミング図であり、（Ｄ）はデータの読み出し動作の一例を示すタイミング図であり、（Ｅ）はリード範囲情報の発生動作の一例を示すタイミング図であり、（Ｆ）はＦ／Ｆ回路９４の出力動作の一例を示すタイミング図であり、（Ｇ）はＦ／Ｆ回路９６の出力動作の一例を示すタイミング図であり、（Ｈ）はＦ／Ｆ回路９８の出力動作の一例を示すタイミング図であり、（Ｉ）はＯＲ回路１０８の出力動作の一例を示すタイミング図であり、（Ｊ）は無効データ識別情報の発生動作の一例を示すタイミング図である。
【図１６】（Ａ）はクロックの発生動作の一例を示すタイミング図であり、（Ｂ）はコマンドの発生動作の一例を示すタイミング図であり、（Ｃ）はカラムアドレスの発生動作の一例を示すタイミング図であり、（Ｄ）はマスク信号の発生動作の一例を示すタイミング図であり、（Ｅ）はデータの書き込み動作の一例を示すタイミング図であり、（Ｆ）はデータ先頭フラグの発生動作の一例を示すタイミング図であり、（Ｇ）はＡＮＤ回路１１４の出力動作の一例を示すタイミング図であり、（Ｈ）はＦ／Ｆ回路１１６の出力動作の一例を示すタイミング図であり、（Ｉ）はＦ／Ｆ回路１２０の出力動作の一例を示すタイミング図であり、（Ｊ）はデータ末尾フラグの発生動作の一例を示すタイミング図であり、（Ｋ）はＡＮＤ回路１２４の出力動作の一例を示すタイミング図であり、（Ｌ）はＦ／Ｆ回路１２６の出力動作の一例を示すタイミング図であり、（Ｍ）はＦ／Ｆ回路１３２の出力動作の一例を示すタイミング図であり、（Ｎ）はＯＲ回路１４２の出力動作の一例を示すタイミング図であり、（Ｏ）はＦ／Ｆ回路１４８の出力動作の一例を示すタイミング図である。
【符号の説明】
【００９１】
１０  …ディジタルカメラ
１６  …カメラ処理回路
２０，２６，３２，３６  …バッファ回路
２２  …メモリ制御回路
２４  …ＤＤＲ型ＳＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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