(57)【特許請求の範囲】
【請求項１】
基板上に遷移金属酸化膜及び漏洩制御膜を積層してバリスタ膜を形成する工程を有し、
前記遷移金属酸化膜はその安定した状態に比べて過剰な遷移金属を含み、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、及びＺｒＯ膜からなる一群から選択された一つで形成される、あるいはＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ、及びＣｏからなる一群から選択された一つが添加された物質膜で形成される
ことを特徴とする半導体素子の製造方法。
【請求項２】
前記バリスタ膜の下端に電気的に接続される下部配線を形成する工程と、
前記バリスタ膜の上端に電気的に接続される中間配線を形成する工程と、
を更に有することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記バリスタ膜と前記中間配線との間にデータ保存要素を形成する工程を更に有することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記下部配線と前記バリスタ膜との間に第１電極を形成する工程と、
前記バリスタ膜と前記データ保存要素との間に第２電極を形成する工程と、
を更に有することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１電極は、Ｉｒ膜、Ｐｔ膜、Ｎｉ膜、Ｒｕ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜、Ｃｕ膜、及びＣｏ膜からなる一群から選択された一つで形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第２電極は、Ｉｒ膜、Ｐｔ膜、Ｎｉ膜、Ｒｕ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜、Ｃｕ膜、及びＣｏ膜からなる一群から選択された一つで形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記第１電極及び前記第２電極は、同一物質膜で形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項８】
前記データ保存要素は、可変抵抗膜、相転移物質膜、ポリマーパターン、磁気トンネル接合体（ＭＴＪ）、及び強誘電パターンからなる一群から選択された一つで形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項９】
前記可変抵抗膜は、前記バリスタ膜と異なる組成比を有する遷移金属酸化膜で形成されることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記中間配線上に上部バリスタ膜を形成する工程と、
前記上部バリスタ膜上に上部データ保存要素を形成する工程と、
前記上部データ保存要素上に上部配線を形成する工程と、
を更に有することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項１１】
前記上部バリスタ膜を形成する工程は、
前記中間配線上に前記遷移金属酸化膜及び前記漏洩制御膜を互い違いに１回乃至２０回積層する工程を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記漏洩制御膜は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜、及びＮｂ膜からなる一群から選択された一つで形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１３】
前記バリスタ膜は、前記遷移金属酸化膜及び前記漏洩制御膜を互い違いに１回ないし２０回積層して形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１４】
基板と、
前記基板上に配置されて遷移金属酸化パターン及び漏洩制御パターンを有するバリスタと、を備え、
前記遷移金属酸化パターンはその安定した状態に比べて過剰な遷移金属を含み、
ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、及びＺｒＯ膜からなる一群から選択された一つであるか、あるいは、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ及びＣｏからなる一群から選択された一つが添加された物質膜である
ことを特徴とする半導体素子。
【請求項１５】
前記バリスタの下端に電気的に接続される下部配線と、
前記下部配線を横切って前記バリスタの上端に電気的に接続される中間配線と、
を更に備えることを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
前記バリスタと前記中間配線との間に配置されたデータ保存要素を更に備えることを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
前記下部配線と前記バリスタとの間に配置された第１電極と、
前記バリスタと前記データ保存要素との間に配置された第２電極と、
を更に備えることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記第１電極及び前記第２電極は、同一物質膜であることを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記データ保存要素は、可変抵抗膜、相転移物質膜、ポリマーパターン、磁気トンネル接合体（ＭＴＪ）、及び強誘電パターンからなる一群から選択された一つであることを特徴とする請求項１６に記載の半導体素子。
【請求項２０】
前記中間配線上を横切る上部配線と、
前記中間配線と前記上部配線との間に配置された上部バリスタと、
前記上部バリスタと前記上部配線との間に配置された上部データ保存要素と、
を更に備えることを特徴とする請求項１６に記載の半導体素子。
【請求項２１】
前記上部バリスタは、前記遷移金属酸化パターン及び前記漏洩制御パターンが互い違いに１回ないし２０回積層されて形成されることを特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記中間配線と前記上部バリスタとの間に配置された第３電極と、
前記上部バリスタと前記上部データ保存要素との間に配置された第４電極と、
を更に備えることを特徴とする請求項２０に記載の半導体素子。
【請求項２３】
前記第３電極及び前記第４電極は、同一物質膜であることを特徴とする請求項２２に記載の半導体素子。
【請求項２４】
前記漏洩制御パターンは、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜、及びＮｂ膜からなる一群から選択された一つであることを特徴とする請求項１４に記載の半導体素子。
【請求項２５】
前記バリスタは、前記遷移金属酸化パターン及び前記漏洩制御パターンが互い違いに１回ないし２０回積層されて形成されることを特徴とする請求項１４に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳細には、転移金属酸化膜を用いてバリスタ（ｖａｒｉｓｔｏｒ）を形成したスイッチング素子を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
メモリ装置の高集積化のために多くの研究が進められている。メモリ装置は複数のワードライン、複数のビットライン及び複数のメモリセルを備える。メモリ装置はメモリセルに保存されたデータの特性に従って揮発性メモリ素子及び不揮発性メモリ素子に分類される。不揮発性メモリ素子は電源がオフされてもメモリセルのデータを保存する特性を有する。
【０００３】
不揮発性メモリ素子には、フラッシュメモリ、マグネチックラム（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体ラム（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦＲＡＭ）、相転移ラム（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＰＲＡＭ）、抵抗ラム（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＲＡＭ）などがある。
【０００４】
メモリ装置を実現するために、ワードラインを互いに平行に配列し、ビットラインも互いに平行に配列し、ビットラインはワードラインを横切るように配置する技術が広く用いられている。メモリセルのそれぞれはワードラインとビットラインとの交差点に配置される。ワードラインのうち選択された一つとビットラインのうち選択された一つに電気信号を印加してメモリセルのうち選択された一つにデータを書き込んで読み出しすることができる。
【０００５】
ところが、ワードラインのそれぞれは複数のメモリセルと電気的に接続される。同様に、ビットラインのそれぞれは複数のメモリセルと電気的に接続される。この場合、選択されたビットライン又は選択されたワードラインに接続された選択されないメモリセルによって通称スネーク電流（ｓｎａｋｅ  ｃｕｒｒｅｎｔ）、即ちリーク電流が発生する。スネーク電流はメモリセルの誤作動を誘発する。
【０００６】
メモリ装置の高集積化のために、メモリセルを３次元的に積層する技術が試みられている。この場合、スネーク電流はますます増加するという問題点がある。
【０００７】
例えば、メモリセルを３次元的に積層する技術は、特許文献１の「直列接続されたダイオードを有する３次元メモリアレイ（Ｔｈｒｅｅ  ｄｉｍｅｎｓｉｏｎａｌ  ｍｅｍｏｒｙ  ａｒｒａｙ  ｉｎｃｏｒｐｏｒａｔｉｎｇ  ｓｅｒｉａｌ  ｃｈａｉｎ  ｄｉｏｄｅ  ｓｔａｃｋ）」という名称で、クリブランド（Ｋｌｅｖｅｌａｎｄ）によって開示されている。
【特許文献１】米国特許第６、６３１、０８５Ｂ２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、スネーク電流を防止することができるスイッチング素子を有する半導体素子の製造方法を提供することにある。
【０００９】
本発明の他の目的は、スネーク電流を防止することができるスイッチング素子を採用する半導体素子を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するためになされた本発明の半導体素子の製造方法は、基板上に遷移金属酸化膜及び漏洩制御膜を積層してバリスタ膜を形成する工程を有し、前記遷移金属酸化膜はその安定した状態に比べて過剰な遷移金属（ｅｘｃｅｓｓｉｖｅ  ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ）を含み、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、及びＺｒＯ膜からなる一群から選択された一つで形成される、あるいはＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ、及びＣｏからなる一群から選択された一つが添加された物質膜で形成される
ことを特徴とする。
【００１１】
本発明の一実施形態において、前記バリスタ膜の下端に電気的に接続される下部配線を形成することができる。前記バリスタ膜の上端に電気的に接続される中間配線を形成することができる。また、前記バリスタ膜と前記中間配線との間にデータ保存要素を形成することができる。前記データ保存要素は、可変抵抗膜、相転移物質膜、ポリマーパターン、磁気トンネル接合体（ＭＴＪ）及び強誘電パターンからなる一群から選択された一つで形成することができる。
【００１２】
他の実施形態において、前記下部配線と前記バリスタ膜との間に第１電極を形成することができる。前記バリスタ膜と前記データ保存要素との間に第２電極を形成することができる。前記第１電極は、Ｉｒ膜、Ｐｔ膜、Ｎｉ膜、Ｒｕ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜、Ｃｕ膜及びＣｏ膜からなる一群から選択された一つで形成することができる。前記第２電極は、Ｉｒ膜、Ｐｔ膜、Ｎｉ膜、Ｒｕ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜、Ｃｕ膜及びＣｏ膜からなる一群から選択された一つで形成することができる。
【００１３】
更に他の実施形態において、前記第１電極及び前記第２電極は同一物質膜で形成することができる。
【００１４】
更に他の実施形態において、前記可変抵抗膜は前記バリスタ膜と異なる組成比を有する転移金属酸化膜で形成することができる。
【００１５】
更に他の実施形態において、前記中間配線上に上部バリスタ膜を形成することができる。前記上部バリスタ膜上に上部データ保存要素（ｕｐｐｅｒ  ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を形成することができる。前記上部データ保存要素上に上部配線を形成することができる。前記上部バリスタ膜は、前記中間配線上に前記転移金属酸化膜及び前記漏洩制御膜を互い違いに１回〜２０回積層して形成することができる。
【００１８】
更に他の実施形態において、前記漏洩制御膜は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群（ｃｏｎｄｕｃｔｉｖｅ  ｃａｒｂｏｎ  ｇｒｏｕｐ）膜及びＮｂ膜からなる一群から選択された一つで形成することができる。
【００１９】
更に他の実施形態において、前記バリスタ膜は、前記転移金属酸化膜及び前記漏洩制御膜を互い違いに１回〜２０回積層して形成することができる。
【００２０】
上記他の目的を達成するためになされた本発明の半導体素子は、基板及び前記基板上に配置されたバリスタを備えることを特徴とする。前記バリスタは遷移金属酸化パターン及び漏洩制御パターンを有する。前記遷移金属酸化パターンはその安定した状態に比べて過剰な遷移金属（ｅｘｃｅｓｓｉｖｅ  ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ）を含み、
ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、及びＺｒＯ膜からなる一群から選択された一つであるあるいは、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ及びＣｏからなる一群から選択された一つが添加された物質膜である。
【００２１】
本発明の一実施形態において、前記バリスタの下端に電気的に接続される下部配線を備えることができる。前記下部配線を横切って前記バリスタの上端に電気的に接続される中間配線を備えることができる。また、前記バリスタと前記中間配線との間にデータ保存要素を配置することができる。前記下部配線と前記バリスタとの間に第１電極を配置することができる。前記バリスタと前記データ保存要素との間に第２電極を配置することができる。前記第１電極及び前記第２電極は同一物質膜とすることができる。前記データ保存要素は、可変抵抗膜、相転移物質膜、ポリマーパターン、磁気トンネル接合体（ＭＴＪ）及び強誘電パターンからなる一群から選択された一つとすることができる。
【００２２】
他の実施形態において、前記中間配線上を横切る上部配線を備えることができる。前記中間配線と前記上部配線との間に上部バリスタを配置することができる。前記上部バリスタと前記上部配線との間に上部データ保存要素を配置することができる。前記上部バリスタは、前記転移金属酸化パターン及び前記漏洩制御パターンが互い違いに１回〜２０回積層されたものとすることができる。
【００２３】
更に他の実施形態において、前記中間配線と前記上部バリスタとの間に第３電極を配置することができる。前記上部バリスタと前記上部データ保存要素との間に第４電極を配置することができる。前記第３電極及び前記第４電極は同一物質膜とすることができる。
【００２６】
更に他の実施形態において、前記漏洩制御パターンは、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜及びＮｂ膜からなる一群から選択された一つとすることができる。
【００２７】
更に他の実施形態において、前記バリスタは、前記転移金属酸化パターン及び前記漏洩制御パターンが互い違いに１回〜２０回積層されたものとすることができる。
【発明の効果】
【００２８】
本発明は、基板上に転移金属酸化膜及び漏洩制御膜を互い違いに１回〜２０回積層してバリスタを形成する。漏洩制御膜は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜及びＮｂ膜からなる一群から選択された一つとすることができる。本発明によれば、漏洩制御膜はバリスタのオフ状態において漏洩電流を減少させる役割をする。即ち、バリスタはオフ状態において漏洩電流を発生しないスイッチング素子の役割をする。結果的に、スネーク電流を防止することができるスイッチング素子を採用する不揮発性メモリ素子を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の半導体素子の製造方法及びその素子を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。従って、ここで開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００３０】
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層又は基板（ｓｕｂｓｔｒａｔｅ）の「上」にあると記載した場合、これは他の層又は基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３１】
図１は、本発明の一実施形態による抵抗ラム（ＲＲＡＭ）のセルアレイ領域を示す等価回路図であり、図２は、本発明の一実施形態による抵抗ラム（ＲＲＡＭ）を説明するための図１に対応する斜視図である。
【００３２】
図１及び図２に示すように、本発明の一実施形態による抵抗ラム（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＲＡＭ）は、下部配線Ｌ１１、Ｌ１２、Ｌ１３、中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４及び上部配線Ｈ３１、Ｈ３２、Ｈ３３を備えることができる。下部配線Ｌ１１、Ｌ１２、Ｌ１３は、基板５１上に互いに平行に形成することができる。基板５１と下部配線Ｌ１１、Ｌ１２、Ｌ１３との間に第１絶縁膜５３を提供することができる。第１絶縁膜５３上の下部配線Ｌ１１、Ｌ１２、Ｌ１３間に第２絶縁膜５５を提供することができる。中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４は、下部配線Ｌ１１、Ｌ１２、Ｌ１３上を横切って互いに平行に形成することができる。上部配線Ｈ３１、Ｈ３２、Ｈ３３は、中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４上を横切って互いに平行に形成することができる。
【００３３】
下部配線Ｌ１１、Ｌ１２、Ｌ１３と中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４との交差点に下部抵抗メモリセル（ｌｏｗｅｒ  ｒｅｓｉｓｔａｎｃｅ  ｍｅｍｏｒｙ  ｃｅｌｌｓ）Ｃ１を形成することができる。下部抵抗メモリセルＣ１のそれぞれは、直列連結された下部可変抵抗パターン（ｌｏｗｅｒ  ｖａｒｉａｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｐａｔｔｅｒｎ）Ｒ１及び下部バリスタ（ｌｏｗｅｒ  ｖａｒｉｓｔｏｒ）Ｖ１を備えることができる。下部バリスタＶ１の一端は、下部配線Ｌ１１、Ｌ１２、Ｌ１３に電気的に接続することができる。下部可変抵抗パターンＲ１の一端は、中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４に電気的に接続することができる。
【００３４】
同様に、中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４と上部配線Ｈ３１、Ｈ３２、Ｈ３３との交差点に、上部抵抗メモリセル（ｕｐｐｅｒ  ｒｅｓｉｓｔａｎｃｅ  ｍｅｍｏｒｙ  ｃｅｌｌｓ）Ｃ２を形成することができる。上部抵抗メモリセルＣ２のそれぞれは、直列連結された上部可変抵抗パターン（ｕｐｐｅｒ  ｖａｒｉａｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｐａｔｔｅｒｎ）Ｒ２及び上部バリスタＶ２を備えることができる。上部バリスタＶ２の一端は中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４に電気的に接続することができる。上部可変抵抗パターンＲ２の一端は、上部配線Ｈ３１、Ｈ３２、Ｈ３３に電気的に接続することができる。
【００３５】
バリスタＶ１、Ｖ２は、両方向ダイオードの特性を有するスイッチング素子の役割をすることができる。可変抵抗パターンＲ１、Ｒ２はデータ保存要素の役割をすることができる。
【００３６】
図３乃至図１０は、本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【００３７】
図２及び図３に示すように、基板５１上に第１絶縁膜５３を形成することができる。基板５１はシリコンウエハのような半導体基板とすることができる。第１絶縁膜５３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又はこれらの組み合わせ膜で形成することができる。第１絶縁膜５３は基板５１を覆うように形成することができる。
【００３８】
第１絶縁膜５３上に互いに平行な第１及び第２下部配線Ｌ１１、Ｌ１２を形成することができる。下部配線Ｌ１１、Ｌ１２間に第２絶縁膜５５を形成することができる。第２絶縁膜５５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又はこれらの組み合わせ膜で形成することができる。下部配線Ｌ１１、Ｌ１２及び第２絶縁膜５５は平坦化することができる。この場合、下部配線Ｌ１１、Ｌ１２及び第２絶縁膜５５の上部表面は同一レベルで形成することができる。下部配線Ｌ１１、Ｌ１２は、金属膜、金属シリサイド膜、ポリシリコン膜、不純物添加単結晶シリコン膜、又はこれらの組み合わせ膜のような導電膜で形成することができる。
【００３９】
他の実施形態において、第２絶縁膜５５は、下部配線Ｌ１１、Ｌ１２を形成する前に第１絶縁膜５３上に形成することができる。
【００４０】
更に他の実施形態において、下部配線Ｌ１１、Ｌ１２は基板５１内に形成することもできる。
【００４１】
図２及び図４に示すように、基板５１上に第１電極膜６１を形成することができる。第１電極膜６１は、下部配線Ｌ１１、Ｌ１２及び第２絶縁膜５５を覆うように形成することができる。第１電極膜６１は、Ｉｒ膜、Ｐｔ膜、Ｎｉ膜、Ｒｕ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜、Ｃｕ膜及びＣｏ膜からなる一群から選択された一つで形成することができる。
【００４２】
第１電極膜６１上に第１漏洩制御膜（ｆｉｒｓｔ  ｌｅａｋａｇｅ  ｃｏｎｔｒｏｌ  ｌａｙｅｒ：ｆｉｒｓｔ  ＬＣＬ）６３を形成することができる。第１漏洩制御膜６３は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜及びＮｂ膜からなる一群から選択された一つで形成することができる。第１漏洩制御膜６３は０．１ｎｍ〜１ｎｍ厚さで形成することができる。しかし、第１漏洩制御膜６３は省略することもできる。
【００４３】
図２及び図５に示すように、第１漏洩制御膜６３上に第１転移金属酸化膜６４を形成することができる。
【００４４】
詳しくは、第１転移金属酸化膜６４を形成する工程は、第１漏洩制御膜６３上に転移金属膜を蒸着した後、転移金属膜を酸化させる工程を含むことができる。転移金属膜の酸化は、ラジカル酸化（ｒａｄｉｃａｌ  ｏｘｉｄａｔｉｏｎ）工程又はプラズマ酸化（ｐｌａｓｍａ  ｏｘｉｄａｔｉｏｎ）工程を用いて遂行することができる。ここで、転移金属膜を酸化する工程は、その安定した状態に比べて１０％〜２０％不足する酸化（ｕｎｄｅｒ  ｏｘｉｄａｔｉｏｎ）を誘発する条件であることが好ましい。即ち、第１転移金属酸化膜６４は、その安定した状態に比べて過剰な転移金属（ｅｘｃｅｓｓｉｖｅ  ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ）を含むように形成することができる。この場合、第１転移金属酸化膜６４は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つで形成することができる。第１転移金属酸化膜６４は、０．５ｎｍ〜２ｎｍ厚さで形成することができる。
【００４５】
他の実施形態において、第１転移金属酸化膜６４は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ及びＣｏからなる一群から選択された一つが１ｗｔ％〜２０ｗｔ％添加された物質膜で形成することができる。
【００４６】
第１転移金属酸化膜６４上に第２漏洩制御膜６５を形成することができる。第２漏洩制御膜６５は第１漏洩制御膜６３と同様な方法で形成することができる。第２漏洩制御膜６５は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜及びＮｂ膜からなる一群から選択された一つで形成することができる。第２漏洩制御膜６５は０．１ｎｍ〜１ｎｍ厚さで形成することができる。
【００４７】
図２及び図６に示すように、第２漏洩制御膜６５上に第２転移金属酸化膜６６を形成することができる。第２転移金属酸化膜６６は第１転移金属酸化膜６４と同一の方法で形成することができる。
【００４８】
第２転移金属酸化膜６６は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つで形成することができる。第２転移金属酸化膜６６は０．５ｎｍ〜２ｎｍ厚さで形成することができる。他の実施形態において、第２転移金属酸化膜６６は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ及びＣｏからなる一群から選択された一つが１ｗｔ％〜２０ｗｔ％添加された物質膜で形成することができる。
【００４９】
第２転移金属酸化膜６６上に第３漏洩制御膜６７を形成することができる。第３漏洩制御膜６７は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜及びＮｂ膜からなる一群から選択された一つで形成することができる。第３漏洩制御膜６７は０．１ｎｍ〜１ｎｍ厚さで形成することができる。
【００５０】
第３漏洩制御膜６７上に第３転移金属酸化膜６８を形成することができる。第３転移金属酸化膜６８は第２転移金属酸化膜６６と同一の方法で形成することができる。
【００５１】
第３転移金属酸化膜６８は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つで形成することができる。第３転移金属酸化膜６８は０．５ｎｍ〜２ｎｍ厚さで形成することができる。他の実施形態において、第３転移金属酸化膜６８は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ及びＣｏからなる一群から選択された一つが１ｗｔ％〜２０ｗｔ％添加された物質膜で形成することができる。
【００５２】
第３転移金属酸化膜６８上に第４漏洩制御膜６９を形成することができる。第４漏洩制御膜６９は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜及びＮｂ膜からなる一群から選択された一つで形成することができる。第４漏洩制御膜６９は０．１ｎｍ〜１ｎｍ厚さで形成することができる。
【００５３】
順に積層された第１漏洩制御膜６３、第１転移金属酸化膜６４、第２漏洩制御膜６５、第２転移金属酸化膜６６、第３漏洩制御膜６７、第３転移金属酸化膜６８及び第４漏洩制御膜６９は、下部バリスタ膜（ｌｏｗｅｒ  ｖａｒｉｓｔｏｒ  ｌａｙｅｒ）７０を構成することができる。ここで、第１漏洩制御膜６３は省略することができる。また、第４漏洩制御膜６９も省略することができる。更に、下部バリスタ膜７０は第１転移金属酸化膜６４及び第２漏洩制御膜６５で形成することができる。また、下部バリスタ膜７０は、第１転移金属酸化膜６４、第２漏洩制御膜６５及び第２転移金属酸化膜６６で形成することもできる。
【００５４】
下部バリスタ膜７０上に第２電極膜７１を形成することができる。第２電極膜７１は第４漏洩制御膜６９を覆うように形成することができる。第２電極膜７１は第１電極膜６１と同一の物質膜で形成することができる。第２電極膜７１は、Ｉｒ膜、Ｐｔ膜、Ｎｉ膜、Ｒｕ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜、Ｃｕ膜及びＣｏ膜からなる一群から選択された一つで形成することができる。しかし、第２電極膜７１は第１電極膜６１と互いに異なる物質膜で形成することもできる。
【００５５】
図２及び図７に示すように、第２電極膜７１上に下部可変抵抗膜（ｌｏｗｅｒ  ｖａｒｉａｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｌａｙｅｒ）７５を形成することができる。下部可変抵抗膜７５は転移金属酸化膜で形成することができる。例えば、下部可変抵抗膜７５は、ニッケル酸化膜ＮｉＯ、コバルト酸化膜ＣｏＯ、亜鉛酸化膜ＺｎＯ、銅酸化膜ＣｕＯ、ハフニウム酸化膜ＨｆＯ、ジルコニウム酸化膜ＺｒＯ、チタン酸化膜ＴｉＯ、クロム酸化膜ＣｒＯ、鉄酸化膜ＦｅＯ、ニオビウム酸化膜ＮｂＯ及びこれらの組み合わせ膜からなる一群から選択された一つで形成することができる。下部可変抵抗膜７５は下部バリスタ膜７０と異なる膜で形成することができる。
【００５６】
下部可変抵抗膜７５上に第３電極膜７７を形成することができる。第３電極膜７７は、Ｉｒ膜、Ｐｔ膜、Ｎｉ膜、Ｒｕ膜、Ｐｄ膜及びＣｏ膜からなる一群から選択された一つで形成することができる。しかし、第３電極膜７７は省略することもできる。
【００５７】
図２及び図８に示すように、第３電極膜７７、下部可変抵抗膜７５、第２電極膜７１、下部バリスタ膜７０及び第１電極膜６１を連続的にパターニングして下部配線Ｌ１１、Ｌ１２上に第１電極６１’、下部バリスタ７０’、第２電極７１’、下部可変抵抗パターン７５’及び第３電極７７’を形成することができる。
【００５８】
第１電極６１’は下部配線Ｌ１１、Ｌ１２に接触することができる。第１電極６１’は互いに離隔するように形成することができる。下部バリスタ７０’のそれぞれは、順に積層された第１漏洩制御パターン６３’、第１転移金属酸化パターン６４’、第２漏洩制御パターン６５’、第２転移金属酸化パターン６６’、第３漏洩制御パターン６７’、第３転移金属酸化パターン６８’及び第４漏洩制御パターン６９’を含むことができる。
【００５９】
図２及び図９に示すように、基板５１上に第３絶縁膜７９を形成することができる。第３絶縁膜７９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又はこれらの組み合わせ膜で形成することができる。
【００６０】
第３絶縁膜７９は下部バリスタ７０’及び下部可変抵抗パターン７５’を覆うように形成することができる。第３絶縁膜７９を平坦化して第３電極７７’を露出することができる。第３絶縁膜７９の平坦化には化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程又はエッチバック（ｅｔｃｈ  ｂａｃｋ）工程を適用することができる。
【００６１】
第３絶縁膜７９上に、第３電極７７’に接触する中間配線Ｍ２１を形成することができる。中間配線Ｍ２１は、金属膜、金属シリサイド膜、ポリシリコン膜又はこれらの組み合わせ膜のような導電膜で形成することができる。中間配線Ｍ２１は下部配線Ｌ１１、Ｌ１２上を横切るように形成することができる。
【００６２】
図２及び図１０に示すように、中間配線Ｍ２１上に、図４乃至図９を参照して説明した方法と同一の方法により第４電極２６１、上部バリスタ２７０、第５電極２７１、上部可変抵抗パターン２７５及び第６電極２７７を形成することができる。
【００６３】
第４電極２６１は中間配線Ｍ２１に接触することができる。第４電極２６１は互いに離隔するように形成することができる。上部バリスタ２７０のそれぞれは、順に積層された第５漏洩制御パターン２６３、第４転移金属酸化パターン２６４、第６漏洩制御パターン２６５、第５転移金属酸化パターン２６６、第７漏洩制御パターン２６７、第６転移金属酸化パターン２６８及び第８漏洩制御パターン２６９を含むことができる。
【００６４】
基板５１上に第４絶縁膜２７９を形成することができる。第４絶縁膜２７９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又はこれらの組み合わせ膜で形成することができる。
【００６５】
第４絶縁膜２７９は上部バリスタ２７０及び上部可変抵抗パターン２７５を覆うように形成することができる。第４絶縁膜２７９を平坦化して第６電極２７７を露出することができる。第４絶縁膜２７９の平坦化には化学機械的研磨（ＣＭＰ）工程又はエッチバック工程を適用することができる。
【００６６】
第４絶縁膜２７９上に、第６電極２７７に接触する上部配線Ｈ３１、Ｈ３２を形成することができる。上部配線Ｈ３１、Ｈ３２は、金属膜、金属シリサイド膜、ポリシリコン膜又はこれらの組み合わせ膜のような導電膜で形成することができる。上部配線Ｈ３１、Ｈ３２は中間配線Ｍ２１上を横切って互いに平行に形成することができる。
【００６７】
図１１は、本発明の第２実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【００６８】
図２及び図１１に示すように、下部バリスタ７０’のそれぞれは、第１漏洩制御パターン６３’、第１転移金属酸化パターン６４’、第２漏洩制御パターン６５’、第２転移金属酸化パターン６６’、第３漏洩制御パターン６７’、第３転移金属酸化パターン６８’、第４漏洩制御パターン６９’及び複数の他の転移金属酸化パターン（図示せず）で形成することができる。更に、下部バリスタ７０’のそれぞれは複数の他の漏洩制御パターン（図示せず）を更に含むように形成することができる。
【００６９】
同様に、上部バリスタ２７０のそれぞれは、第５漏洩制御パターン２６３、第４転移金属酸化パターン２６４、第６漏洩制御パターン２６５、第５転移金属酸化パターン２６６、第７漏洩制御パターン２６７、第６転移金属酸化パターン２６８、第８漏洩制御パターン２６９及び複数の他の転移金属酸化パターン（図示せず）で形成することができる。更に、上部バリスタ２７０のそれぞれは複数の他の漏洩制御パターン（図示せず）を更に含むように形成することができる。
【００７０】
図１２及び図１３は、本発明による転移金属酸化膜を有するバリスタ膜の製造方法の実施例を説明するための工程図である。
【００７１】
図１２に示すように、本発明の一実施例によるバリスタ膜の形成方法は、第１漏洩制御膜（ｆｉｒｓｔ  ＬＣＬ）を形成し（ステップＶＳ１２）、転移金属膜を蒸着し（ステップＶＳ１３）、転移金属膜を酸化させ（ステップＶＳ１５）、第２漏洩制御膜（ｓｅｃｏｎｄ  ＬＣＬ）を形成し（ステップＶＳ１７）、薄膜の累積厚さＴｔｏｔが所望する厚さＴｓに等しいかそれより大きくなるまで、転移金属膜を蒸着する工程（ステップＶＳ１３）から第２漏洩制御膜（ｓｅｃｏｎｄ  ＬＣＬ）を形成する工程（ステップＶＳ１７）までを繰り返して行うこと（ステップＶＳ１９）を含む。
【００７２】
図１３に示すように、本発明の他の実施例によるバリスタ膜の形成方法は、転移金属膜を蒸着し（ステップＶＳ１３）、転移金属膜を酸化させ（ステップＶＳ１５）、漏洩制御膜を形成し（ステップＶＳ１７）、薄膜の累積厚さＴｔｏｔが所望する厚さＴｓに等しいかそれより大きくなるまで、転移金属膜を蒸着する工程（ステップＶＳ１３）から漏洩制御膜を形成する工程（ステップＶＳ１７）までを繰り返して行うこと（ステップＶＳ１９）を含む。
【００７３】
次に、図４乃至図６、図１１及び図１２を参照して下部バリスタ膜７０の製造方法を詳しく説明する。
【００７４】
図４乃至図６、図１１及び図１２に示すように、第１電極膜６１を有する基板５１上に第１漏洩制御膜６３を形成することができる（ステップＶＳ１２）。第１漏洩制御膜６３は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜及びＮｂ膜からなる一群から選択された一つで形成することができる。第１漏洩制御膜６３は０．１ｎｍ〜１ｎｍ厚さで形成することができる。しかし、第１漏洩制御膜６３を形成する工程（ＶＳ１２）は省略することもできる。
【００７５】
第１漏洩制御膜６３上に転移金属膜を蒸着することができる（ステップＶＳ１３）。転移金属膜は、Ｔｉ膜、Ｎｂ膜、Ｎｉ膜、Ｚｎ膜、Ｈｆ膜、Ｙ膜、Ｖ膜、Ｃｒ膜、Ｍｏ膜、Ｗ膜及びＺｒ膜からなる一群から選択された一つで形成することができる。また、転移金属膜は、Ｔｉ膜、Ｎｂ膜、Ｎｉ膜、Ｚｎ膜、Ｈｆ膜、Ｙ膜、Ｖ膜、Ｃｒ膜、Ｍｏ膜、Ｗ膜及びＺｒ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ及びＣｏからなる一群から選択された一つが添加された物質膜で形成することができる。転移金属膜はスパッタリング技術を用いて形成することができる。
【００７６】
転移金属膜の酸化工程（ステップＶＳ１５）を用いて第１転移金属酸化膜６４を形成することができる。この場合、第１転移金属酸化膜６４は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つで形成することができる。また、第１転移金属酸化膜６４は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ及びＣｏからなる一群から選択された一つが１ｗｔ％〜２０ｗｔ％添加された物質膜で形成することができる。第１転移金属酸化膜６４は０．５ｎｍ〜２ｎｍ厚さで形成することができる。
【００７７】
転移金属膜の酸化工程（ステップＶＳ１５）は、ラジカル酸化工程又はプラズマ酸化工程を含むことができる。転移金属膜の酸化工程（ステップＶＳ１５）は、真空ブレーキ（ｖａｃｕｕｍ  ｂｒｅａｋ）なしにインシチュ（ｉｎ−ｓｉｔｕ）工程を用いて実行することができる。第１転移金属酸化膜６４の酸素組成比は、転移金属膜を酸化する工程（ステップＶＳ１５）の工程条件によって変化する。例えば、第１転移金属酸化膜６４の酸素組成比は酸素プラズマ処理時間、酸素の流量（ｆｌｏｗ  ｒａｔｅ）及び／又は酸素プラズマを発生させるための電力などによって決定される。ここで、転移金属膜の酸化工程（ステップＶＳ１５）はその安定した状態に比べて１０％〜２０％不足する酸化を誘発する条件であることが好ましい。即ち、第１転移金属酸化膜６４はその安定した状態に比べて過剰な転移金属を含むように形成される。
【００７８】
ここで、第１転移金属酸化膜６４は、酸素反応スパッタリング技術（Ｏ２ｒｅａｃｔｉｖｅ  ｓｐｕｔｔｅｒｉｎｇ  ｔｅｃｈｎｉｑｕｅ）、化学気象蒸着技術、又は原子層蒸着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）技術を用いて形成することができる。
【００７９】
第１転移金属酸化膜６４上に、第２漏洩制御膜６５を形成することができる（ステップＶＳ１７）。第２漏洩制御膜６５は第１漏洩制御膜６３と同一の方法で形成することができる。
【００８０】
続いて、第１漏洩制御膜６３、第１転移金属酸化膜６４及び第２漏洩制御膜６５の累積厚さＴｔｏｔが所望する厚さＴｓに等しいかそれより大きくなるまで、転移金属膜を蒸着する工程（ステップＶＳ１３）から第２漏洩制御膜を形成する工程（ステップＶＳ１７）までを繰り返して行うことができる。例えば、転移金属膜を蒸着する工程（ステップＶＳ１３）から第２漏洩制御膜を形成する工程（ステップＶＳ１７）までを２回〜２０回繰り返して下部バリスタ膜７０を形成することができる。
【００８１】
次に、図１、図２、図１０及び図１１を参照して本発明の一実施形態による抵抗ラム（ＲＲＡＭ）の動作について簡単に説明する。
【００８２】
まず、下部抵抗メモリセルＣ１のうちのいずれか一つに対して選択的に所望するデータを保存する方法は、中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４から選択された一つとこれに対応する下部配線Ｌ１１、Ｌ１２、Ｌ１３から選択された一つに書き込み電圧を印加することにより行うことができる。同様に、上部抵抗メモリセルＣ２のうちのいずれか一つに対して選択的に所望するデータを保存する方法は、中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４から選択された一つとこれに対応する上部配線Ｈ３１、Ｈ３２、Ｈ３３から選択された一つに書き込み電圧を印加することにより行うことができる。
【００８３】
例えば、第１中間配線Ｍ２１に、書き込み電圧の０．５倍に相当する第１書き込みパルスを印加し、第１下部配線Ｌ１１に書き込み電圧の０．５倍に相当する第２書き込みパルスを印加することができる。第１書き込みパルス及び第２書き込みパルスは互いに反対の電位差を有するものとすることができる。即ち、第１書き込みパルスは、正（＋）の電位差を有するものとすることができ、第２書き込みパルスは負（−）の電位差を有するものとすることができる。これによって、第１中間配線Ｍ２１及び第１下部配線Ｌ１１の交差点に接続された下部抵抗メモリセルＣ１のうちの一つに書き込み電圧を印加することができる。書き込み電圧によって下部バリスタＶ１は、ターンオンし、下部可変抵抗パターンＲ１に所望するデータを保存することができる。
【００８４】
また、第１中間配線Ｍ２１に書き込み電圧の０．５倍に相当する第１書き込みパルスを印加し、第１上部配線Ｈ３１に書き込み電圧の０．５倍に相当する第３書き込みパルスを印加することができる。第１書き込みパルス及び第３書き込みパルスは互いに反対の電位差を有するものとすることができる。即ち、第１書き込みパルスは正（＋）の電位差を有するものとすることができ、第３書き込みパルスは負（−）の電位差を有するものとすることができる。これによって、第１中間配線Ｍ２１と第１上部配線Ｈ３１との交差点に接続された上部抵抗メモリセルＣ２のうちの一つに書き込み電圧を印加することができる。書き込み電圧によって上部バリスタＶ２はターンオンし、上部可変抵抗パターンＲ２に所望するデータを保存することができる。
【００８５】
下部抵抗メモリセルＣ１内に保存されたデータを読み出しするための動作は、中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４から選択された一つとこれに対応する下部配線Ｌ１１、Ｌ１２、Ｌ１３から選択された一つに読み出し電圧を印加することにより行うことができる。同様に、上部抵抗メモリセルＣ２内に保存されたデータを読み出しするための動作は、中間配線Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４から選択された一つとこれに対応する上部配線Ｈ３１、Ｈ３２、Ｈ３３から選択された一つに読み出し電圧を印加することにより行うことができる。
【００８６】
例えば、第１中間配線Ｍ２１に読み出し電圧の０．５倍に相当する第１読み出しパルスを印加し、第１下部配線Ｌ１１に読み出し電圧の０．５倍に相当する第２読み出しパルスを印加することができる。第１読み出しパルス及び第２読み出しパルスは互いに反対の電位差を有するものとすることができる。これによって、第１中間配線Ｍ２１と第１下部配線Ｌ１１との交差点に接続された下部抵抗メモリセルＣ１のうちの一つに読み出し電圧を印加することができる。読み出し電圧によって下部バリスタＶ１はターンオンし、下部可変抵抗パターンＲ１に保存されたデータを読み出すことができる。
【００８７】
また、第１中間配線Ｍ２１に読み出し電圧の０．５倍に相当する第１読み出しパルスを印加し、第１上部配線Ｈ３１に読み出し電圧の０．５倍に相当する第３読み出しパルスを印加することができる。第１読み出しパルス及び第３読み出しパルスは互いに反対の電位差を有するものとすることができる。これによって、第１中間配線Ｍ２１と第１上部配線Ｈ３１の交差点に接続された上部抵抗メモリセルＣ２のうちの一つに読み出し電圧を印加することができる。読み出し電圧によって上部バリスタＶ２はターンオンし、上部可変抵抗パターンＲ２に保存されたデータを読み出すことができる。
【００８８】
一方、第１中間配線Ｍ２１には複数の下部抵抗メモリセルＣ１及び複数の上部抵抗メモリセルＣ２を接続することができる。この場合、第１中間配線Ｍ２１に接続された下部抵抗メモリセルＣ１及び上部抵抗メモリセルＣ２にはすべて第１読み出しパルス又は第１書き込みパルスが印加される。バリスタＶ１、Ｖ２が第１読み出しパルス又は第１書き込みパルスによって漏洩電流が発生した場合、抵抗メモリセルＣ１、Ｃ２は誤作動する可能性がある。即ち、バリスタＶ１、Ｖ２はオフ状態において漏洩電流があってはいけない。
【００８９】
本発明の一実施形態によれば、バリスタＶ１、Ｖ２は、第１〜第６転移金属酸化パターン６４’、６６’、６８’、２６４、２６６、２６８及び第１〜第８漏洩制御パターン６３’、６５’、６７’、６９’、２６３、２６５、２６７、２６９を備えることができる。第１〜第８漏洩制御パターン６３’、６５’、６７’、６９’、２６３、２６５、２６７、２６９は、Ｍｇ膜、Ｔａ膜、Ａｌ膜、Ｚｒ膜、Ｈｆ膜、ポリシリコン膜、導電性炭素群膜及びＮｂ膜からなる一群から選択された一つとすることができる。第１〜第８漏洩制御パターン６３’、６５’、６７’、６９’、２６３、２６５、２６７、２６９はバリスタＶ１、Ｖ２のオフ状態における漏洩電流を減少する役割をする。
【００９０】
また、バリスタＶ１、Ｖ２は、ターンオンの状態で電流駆動能力が大きいものが有利である。第１〜第６転移金属酸化パターン６４’、６６’、６８’、２６４、２６６、２６８は、ＴｉＯ膜、ＮｂＯ膜、ＮｉＯ膜、ＺｎＯ膜、ＨｆＯ膜、ＹＯ膜、ＶＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜及びＺｒＯ膜からなる一群から選択された一つに、Ｉｒ、Ｐｔ、Ｒｕ、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ及びＣｏからなる一群から選択された一つが１ｗｔ％〜２０ｗｔ％添加された物質膜とすることができる。この場合、バリスタＶ１、Ｖ２のターンオンの状態での電流駆動能力を増加させることができる。
【００９１】
［実験例］
図１４は、本発明の一実施形態によって製作されたバリスタの特性を示すグラフである。
【００９２】
図１４に示すように、水平軸はバリスタの両端に印加された電圧を表し単位はボルト（Ｖ）であり、垂直軸はバリスタを介して流れる電流を表し単位はアンペア（Ａ）である。バリスタは第１及び第２電極、第１〜第１０転移金属酸化パターン、第１〜第１０漏洩制御パターンを備えるように形成した。第１及び第２電極はＩｒ膜で形成し、転移金属酸化パターンのそれぞれはＩｒが添加されたＴｉＯ膜１．５ｎｍ厚さで形成し、漏洩制御パターンのそれぞれは０．５ｎｍ厚さのＭｇ膜で形成した。
【００９３】
図１４の曲線１４２はバリスタの電流−電圧特性を示す。曲線１４２に示すように、バリスタは−０．５Ｖ〜＋０．５Ｖのバイアス区間において０に近い電流特性を示し、＋１．０Ｖ以上又は−１．０Ｖ以下のバイアスが印加された場合、相当量の電流が流れる両方向ダイオードの特性を有することがわかった。即ち、バリスタはオフ状態の場合に漏洩電流を発生しないことがわかった。
【００９４】
図１５は、本発明の一実施形態によって製作されたバリスタにおける酸化時間による漏洩電流特性を示すグラフである。
【００９５】
図１５に示すように、水平軸はバリスタの両端に印加された電圧を表し単位はボルト（Ｖ）であり、垂直軸はバリスタを介して流れる電流を表し単位はアンペア（Ａ）である。バリスタは、第１及び第２電極、第１〜第７転移金属酸化パターン、第１〜第７漏洩制御パターンを備えるように形成した。第１及び第２電極はＩｒ膜で形成し、漏洩制御パターンのそれぞれは０．５ｎｍ厚さのＭｇ膜で形成した。
【００９６】
転移金属酸化パターンのそれぞれは１．０ｎｍ厚さのＴｉ膜を蒸着した後にラジカル酸化工程を用いて１２０秒〜２００秒間処理し、Ｉｒを添加した。
【００９７】
図１５の曲線１５２、１５４、１５６、１５８及び１５９のそれぞれはラジカル酸化工程を１２０秒、１４０秒、１６０秒、１８０秒及び２００秒間行った時のバリスタの電流−電圧特性を示す。曲線１５２、１５４、１５６、１５８及び１５９に示すように、バリスタの漏洩電流は酸化時間により制御することができることがわかった。例えば、バリスタの漏洩電流は酸化時間が短いほど増加するものとして解釈することができる。
【００９８】
図１６は、本発明の一実施形態によって製作されたバリスタにおける積層回数による漏洩電流特性を示すグラフである。
【００９９】
図１６において、水平軸はバリスタの両端に印加された電圧を表し単位はボルト（Ｖ）であり、垂直軸はバリスタを介して流れる電流を表し単位はアンペア（Ａ）である。バリスタは、第１及び第２電極、複数の転移金属酸化パターン、複数の漏洩制御パターンを備えるように形成した。第１及び第２電極はＩｒ膜で形成し、転移金属酸化パターンのそれぞれはＩｒ添加されたＴｉＯ膜１．５ｎｍ厚さで形成し、漏洩制御パターンのそれぞれは０．５ｎｍ厚さのＭｇ膜で形成した。転移金属酸化パターンのそれぞれはＴｉ膜を蒸着した後にラジカル酸化工程を用いて１６０秒間処理した。
【０１００】
図１６の曲線１６７は７層の転移金属酸化パターン及び７層の漏洩制御パターンを互い違いに繰り返して積層した場合に示されるバリスタの電流−電圧特性である。また、曲線１６９は１０層の転移金属酸化パターン及び１０層の漏洩制御パターンを互い違いに繰り返して積層した場合に示されるバリスタの電流−電圧特性である。曲線１６７及び曲線１６９は転移金属酸化パターン及び漏洩制御パターンの積層回数増加によりバリスタの漏洩電流が減少するものとして解釈することができる。
【０１０１】
図１７は、本発明の一実施形態によって製作されたバリスタにおける漏洩制御膜の漏洩電流減少特性を示すグラフである。
【０１０２】
図１７に示すように、水平軸はバリスタの両端に印加された電圧を表し単位はボルト（Ｖ）であり、垂直軸はバリスタを介して流れる電流を表し単位はアンペア（Ａ）である。バリスタは、第１及び第２電極、複数の転移金属酸化パターン、複数の漏洩制御パターンを備えるように形成した。第１及び第２電極はＩｒ膜で形成し、転移金属酸化パターンのそれぞれはＩｒ添加されたＴｉＯ膜１．５ｎｍ厚さで形成し、漏洩制御パターンのそれぞれは０．５ｎｍ厚さのＭｇ膜で形成した。転移金属酸化パターンのそれぞれはＴｉ膜を蒸着した後にラジカル酸化工程を用いて１６０秒間処理した。
【０１０３】
図１７の曲線１７Ｌは、７層の転移金属酸化パターン及び７層の漏洩制御パターンを互い違いに繰り返して積層した場合に示されるバリスタの電流−電圧特性である。また、曲線１７０は７層の転移金属酸化パターンのみを積層した場合に示されるバリスタの電流−電圧特性である。曲線１７Ｌにおけるバリスタに０．５Ｖのバイアスを印加した場合に１０μＡの電流が流れることがわかり、曲線１７０におけるバリスタに０．５Ｖのバイアスを印加した場合に６０μＡの電流が流れることがわかる。即ち、漏洩制御パターンはバリスタの漏洩電流を減少させる役割するものとして解釈することができる。
【０１０４】
図１８は、本発明の一実施形態によって製作されたバリスタにおける漏洩制御膜の厚さ別の漏洩電流差を示すグラフである。
【０１０５】
図１８に示すように、水平軸は漏洩制御パターンの厚さを表し単位はオングストローム（Å）であり、垂直軸はバリスタを介して流れる電流を表し単位はマイクロアンペア（μＡ）である。バリスタは第１及び第２電極、７層の転移金属酸化パターン及び７層の漏洩制御パターンを備えるように形成した。第１及び第２電極はＩｒ膜で形成し、転移金属酸化パターンのそれぞれはＩｒ添加されたＴｉＯ膜１．５ｎｍ厚さで形成し、漏洩制御パターンのそれぞれはＭｇ膜で形成した。転移金属酸化パターンのそれぞれはＴｉ膜を蒸着した後にラジカル酸化工程を用いて１６０秒間処理した。
【０１０６】
図１８における曲線１８３は、バリスタに０．３Ｖのバイアスを印加した場合に示される電流特性曲線であり、曲線１８５はバリスタに０．５Ｖのバイアスを印加した場合に示される電流特性曲線である。曲線１８３及び曲線１８５により漏洩制御パターンの厚さが厚いほどバリスタの漏洩電流は減少するものとして解釈することができる。
【０１０７】
本発明は、上述の実施形態に限定されず、本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更することができる。例えば、可変抵抗パターンＲ１、Ｒ２は、相転移物質膜、ポリマーパターン、磁気トンネル接合体（ＭＴＪ）及び強誘電パターンからなる一群から選択された一つと代替することができる。即ち、本発明は相転移ラム（ＰＲＡＭ）、ポリマーラム（Ｐｏｌｙｍｅｒ  ＲＡＭ）、マグネチックラム（ＭＲＡＭ）、強誘電体ラム（ＦＲＡＭ）及び抵抗ラム（ＲＲＡＭ）のような不揮発性メモリ素子及びその製造方法で多様に適用することができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一実施形態による抵抗ラム（ＲＲＡＭ）のセルアレイ領域を示す等価回路図である。
【図２】本発明の一実施形態による抵抗ラム（ＲＲＡＭ）を説明するための図１に対応する斜視図である。
【図３】本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図４】本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図５】本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図６】本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図７】本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図８】本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図９】本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図１０】本発明の第１実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図１１】本発明の第２実施例による抵抗ラム（ＲＲＡＭ）の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。
【図１２】本発明の一実施例による転移金属酸化膜を有するバリスタ膜の製造方法を説明するための工程図である。
【図１３】本発明の他の実施例による転移金属酸化膜を有するバリスタ膜の製造方法を説明するための工程図である。
【図１４】本発明の一実施形態によって製作されたバリスタの特性を示すグラフである。
【図１５】本発明の一実施形態によって製作されたバリスタにおける酸化時間による漏洩電流特性を示すグラフである。
【図１６】本発明の一実施形態によって製作されたバリスタにおける積層回数による漏洩電流特性を示すグラフである。
【図１７】本発明の一実施形態によって製作されたバリスタにおける漏洩制御膜の漏洩電流減少特性を示すグラフである。
【図１８】本発明の一実施形態によって製作されたバリスタにおける漏洩制御膜の厚さ別の漏洩電流差を示すグラフである。
【符号の説明】
【０１０９】
５１    基板
５３、５５、７９、２７９    第１〜第４絶縁膜
６１、７１、７７    第１〜第３電極膜
６１’、７１’、７７’、２６１、２７１、２７７    第１〜第６電極
７０    下部バリスタ膜
７０’（Ｖ１）    下部バリスタ
６３、６５、６７、６９    第１〜第４漏洩制御膜
６３’、６５’、６７’、６９’、２６３、２６５、２６７、２６９    第１〜第８漏洩制御パターン
６４、６６、６８    第１〜第３転移金属酸化膜
６４’、６６’、６８’、２６４、２６６、２６８    第１〜第６転移金属酸化パターン
７５    下部可変抵抗膜
７５’（Ｒ１）    下部可変抵抗パターン
２７０（Ｖ２）    上部バリスタ
２７５（Ｒ２）    上部可変抵抗パターン
Ｃ１    下部抵抗メモリセル
Ｃ２    上部抵抗メモリセル
Ｈ３１、Ｈ３２、Ｈ３３    上部配線
Ｌ１１、Ｌ１２、Ｌ１３    下部配線
Ｍ２１、Ｍ２２、Ｍ２３    中間配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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