(57)【特許請求の範囲】
【請求項１】
配線基板の各配線の信号伝播の遅延時間を調整するための遅延回路であって、
該遅延回路は、配線基板の各配線の入力端に接続される、任意の遅延時間にプログラム可能な遅延素子を備え、
各前記遅延素子は、
計測モード時において、遅延時間を設定すべき配線基板の配線に向けて、伝播時間計測用信号を送信する信号生成器と、
前記計測モード時において、前記遅延時間を設定すべき配線基板の配線において反射した前記伝播時間計測用信号を受信する受信手段と、
計測モード時において、前記受信手段が前記伝播時間計測用信号を受信した時刻と、前記信号生成器が前記伝播時間計測用信号を送信した時刻と、の時間差を計測し、その時間差の半分の時間を、前記遅延時間を設定すべき配線基板の配線についての信号伝播時間とする計測手段と、
前記配線基板の各前記配線について計測された信号伝播時間のうち最大の信号伝播時間と、前記遅延時間を設定すべき配線基板の配線について計測された信号伝播時間と、の時間差を、前記遅延時間を設定すべき配線基板の配線の遅延時間として確定する確定手段と、
前記確定された遅延時間を当該遅延素子の遅延時間としてプログラミングする計算手段と、を有することを特徴とする遅延回路。
【請求項２】
各前記遅延素子は、前記計測モード時において受信した前記伝播時間計測用信号を反射する信号反射手段を有し、
前記計測モード時においては、前記遅延時間を設定すべき配線基板の配線の入力端子に接続された前記遅延素子内の前記信号生成器から発信された伝播時間計測用信号を、前記配線の出力端子に接続された信号反射手段によって反射させる請求項１に記載の遅延回路。
【請求項３】
配線基板の各配線の信号伝播の遅延時間を調整するための遅延回路であって、
該遅延回路は、
配線基板の各配線についてその入力端、出力端または入力端および出力端のそれぞれに接続される、任意の遅延時間にプログラム可能な遅延素子と、
遅延時間を設定すべき配線基板上に設けられた計測用基準配線の信号伝播時間を計測する計測素子と、
を備え、
前記計測素子は、
計測モード時において、前記計測素子に接続された前記計測用基準配線に向けて、伝播時間計測用信号を送信する信号生成器と、
前記計測モード時において、前記計測用基準配線において反射した前記伝播時間計測用信号を受信する受信手段と、
計測モード時において、前記受信手段が前記伝播時間計測用信号を受信した時刻と、前記信号生成器が前記伝播時間計測用信号を送信した時刻と、の時間差を計測し、その時間差の半分の時間を、前記計測用基準配線についての信号伝播時間とする計測手段と、
遅延時間を設定すべき配線基板の配線の設計長さと前記計測用基準配線の長さとの比から前記計測用基準配線についての信号伝播時間を用いて推定された前記配線基板の各前記配線についての信号伝播時間のうちの最大の信号伝播時間と、前記遅延時間を設定すべき配線基板の配線について推定された信号伝播時間と、の時間差を、前記遅延時間を設定すべき配線基板の配線の遅延時間として当該遅延素子をプログラムする計算手段と、を有することを特徴とする遅延回路。
【請求項４】
前記遅延回路は、遅延時間を設定すべき配線基板の配線の設計長さと前記計測用基準配線の長さとの比から前記計測用基準配線についての信号伝播時間を用いて推定された前記配線基板の各前記配線についての信号伝播時間のうちの最大の信号伝播時間と、前記遅延時間を設定すべき配線基板の配線について推定された信号伝播時間と、の時間差を、前記遅延時間を設定すべき配線基板の配線の遅延時間として確定する確定手段をさらに備える請求項３に記載の遅延回路。
【請求項５】
前記確定手段によって確定された遅延時間を規定するパラメータは、記憶素子に記憶される請求項１または４に記載の遅延回路。
【請求項６】
前記計測手段によって計測された前記配線基板の各配線についての前記信号伝播時間は、インタフェースを介して外部に読み出し可能である請求項１に記載の遅延回路。
【請求項７】
前記計測手段によって計測された前記計測用基準配線についての前記信号伝播時間は、インタフェースを介して外部に読み出し可能である請求項３に記載の遅延回路。
【請求項８】
前記インタフェースは、ＪＴＡＧインタフェースである請求項６又は７のいずれか一項に記載の遅延回路。
【請求項９】
前記配線基板は、複数の半導体パッケージが搭載された実装基板であり、
前記配線基板の各配線は、前記半導体パッケージ間を接続する、前記実装基板の各配線である請求項１〜８のいずれか一項に記載の遅延回路。
【請求項１０】
前記配線基板は、複数の半導体チップが搭載された半導体パッケージであり、
前記配線基板の各配線は、前記半導体チップ間を接続する、前記半導体パッケージの各配線である請求項１〜８のいずれか一項に記載の遅延回路。
【請求項１１】
配線基板の各配線の信号伝播の遅延時間を調整する遅延時間調整方法であって、
計測モード時において、遅延時間を設定すべき配線基板の配線の、遅延回路が接続されるべき端子から、前記遅延時間を設定すべき配線基板の配線に向けて、伝播時間計測用信号を送信する送信ステップと、
前記計測モード時において、前記遅延時間を設定すべき配線基板の配線において反射した前記伝播時間計測用信号を受信する受信ステップと、
計測モード時において、前記受信ステップで前記伝播時間計測用信号を受信した時刻と、前記送信ステップで前記伝播時間計測用信号を送信した時刻と、の時間差を算出し、その時間差の半分の時間を、前記遅延時間を設定すべき配線基板の配線についての信号伝播時間として計測する計測ステップと、
前記配線基板の各前記配線について計測された信号伝播時間のうち最大の信号伝播時間と、前記遅延時間を設定すべき配線基板の配線について計測された信号伝播時間と、の前記時間差を、前記遅延時間を設定すべき配線基板の配線の遅延時間として確定する計算ステップと、
前記配線基板の配線に接続される前記遅延回路として設けられた、任意の遅延時間にプログラム可能な遅延素子に、前記遅延時間をプログラムする設定ステップと、
を備えることを特徴とする遅延時間調整方法。
【請求項１２】
配線基板の各配線の信号伝播の遅延時間を調整する遅延時間調整方法であって、
計測モード時において、遅延時間を設定すべき配線基板上に設けられた計測用端子から、前記計測用端子に接続された計測用基準配線に向けて、伝播時間計測用信号を送信する送信ステップと、
前記計測モード時において、前記計測用基準配線において反射した前記伝播時間計測用信号を受信する受信ステップと、
計測モード時において、前記受信ステップで前記伝播時間計測用信号を受信した時刻と、前記送信ステップで前記伝播時間計測用信号を送信した時刻と、の時間差を計測し、その時間差の半分の時間を、前記計測用基準配線についての信号伝播時間として計測する計測ステップと、
前記遅延時間を設定すべき配線基板の配線の設計長さと前記計測用基準配線の長さとの比から前記計測用基準配線についての信号伝播時間を用いて推定された前記配線基板の各前記配線についての信号伝播時間のうちの最大の信号伝播時間と、前記遅延時間を設定すべき配線基板の配線について推定された信号伝播時間と、の時間差を、前記遅延時間を設定すべき配線基板の配線の遅延時間として確定する計算ステップと、
前記配線基板の配線に接続される遅延回路として設けられた、任意の遅延時間にプログラム可能な遅延素子に、前記遅延時間をプログラムする設定ステップと、
を備えることを特徴とする遅延時間調整方法。
【請求項１３】
前記計測用基準配線を、遅延時間を設定すべき配線が設けられた配線基板上に形成する形成ステップをさらに備える請求項１２に記載の遅延時間調整方法。
【請求項１４】
前記計測用基準配線は、その一端は前記計測用端子に接続され、他の一端は抵抗を介して接地される請求項１３に記載の遅延時間調整方法。
【請求項１５】
前記計測用基準配線は、その一端は前記計測用端子に接続され、他の一端は開放される請求項１３に記載の遅延時間調整方法。
【請求項１６】
前記配線基板は、複数の半導体パッケージが搭載された実装基板であり、
前記配線基板の各配線は、前記半導体パッケージ間を接続する、前記実装基板の各配線である請求項１１又は１２に記載の遅延時間調整方法。
【請求項１７】
前記配線基板は、複数の半導体チップが搭載された半導体パッケージであり、
前記配線基板の各配線は、前記半導体チップ間を接続する、前記半導体パッケージの各配線である請求項１１又は１２に記載の遅延時間調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装基板や半導体パッケージなどの配線基板の各配線の信号伝播の遅延時間を調整するための遅延回路および遅延時間調整方法に関する。
【背景技術】
【０００２】
実装基板や半導体パッケージなどに用いられる配線基板の各配線において、送信側で信号を同時に送信したにもかかわらず、配線間の負荷の種類やパターンの長さの違いなどによって、受信側に信号がばらついて到着してしまう「スキュー」が発生する。このようなスキューを解消するための、信号伝播の遅延時間を調整する種々の手段が開発されている。例えば、最長の配線パターンの配線長に合わせるため、ミアンダパターンを挿入することによって他の配線パターンの配線長を調整する方法がある。
【０００３】
また例えば、半導体集積回路を収容する半導体集積回路パッケージにおいて、半導体集積回路の入出力ピンと、この入出力ピンと接続される半導体集積回路パッケージのピンとの間に、電気的な遅延時間を有する遅延素子を着脱可能に収容するための遅延素子収容部を設け、必要な遅延時間を有する遅延素子を遅延素子収容部へ実装し、これにより遅延時間を調整する方法がある（例えば、特許文献１参照）。
【０００４】
また例えば、半導体集積回路チップの入出力バッファ上に絶縁材を充填しその上部に放熱用リード線を配置した構造の半導体集積回路パッケージが提案されている（例えば、特許文献２参照）。これによれば、放熱用リード線からの放熱量を調節することにより遅延時間を調整している。
【０００５】
また例えば、配線パターンに適当な容量性負荷を与え、必要とする遅延時間を得る方法が提案されている（例えば、特許文献３および４参照）。
【０００６】
また例えば、配線パターン周囲の絶縁体の誘電率を変えることにより遅延時間を調整する方法が提案されている（例えば、特許文献５参照）。
【０００７】
また例えば、固定抵抗による遅延時間調整方法が提案されている（例えば、特許文献６参照）。
【０００８】
【特許文献１】特開平５−１７５４１５号公報
【特許文献２】特開平８−１２５０７３号公報
【特許文献３】特開平５−６３３１５号公報
【特許文献４】特許第３４１５８３０号明細書
【特許文献５】特開２００４−３５６２５１号公報
【特許文献６】特開平１１−１３５９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ミアンダパターンを挿入して遅延時間を調整する方法は、ミアンダパターンが基板上に大きなスペースを必要とすることから高密度実装の半導体集積回路には不利である。
【００１０】
また、上記特許文献１（すなわち特開平５−１７５４１５号公報）に記載された技術によれば、遅延時間ごとの遅延素子を準備しておく必要がある。また、遅延素子を遅延素子収容部に装着して半導体集積回路パッケージ内部に内蔵してしまうと、その後、遅延時間を変更することができない。また、遅延素子を遅延素子収容部に装着する構造ゆえ、半導体集積回路パッケージを小型化することも困難である。さらには、遅延素子を遅延素子収容部に装着するために２箇所の電気的接点が存在し、この電気的接点が接触不良を起こす可能性もある。
【００１１】
また、上記特許文献２（すなわち特開平８−１２５０７３号公報）に記載された技術によれば、設定した遅延時間を一定に保つためには、放熱用リード線からの放熱量を一定にする必要があるが、このため半導体集積回路パッケージ周辺の温度を一定に保つ機構が必要となり、したがって、この技術を小型機器に適用するのは難しい。また、半導体集積回路チップの動作状況によりチップの発熱量が大幅に変化する用途への適用も困難を伴う。
【００１２】
また、上記特許文献３（すなわち特開平５−６３３１５号公報）に記載された技術によれば、遅延パッドの削除は容易であるものの付加は難しいので、一旦設定された遅延時間を減らすことはできても増やすことは難しい。また、容量性負荷が基板内に収まるよう設計しなければならず、そのための工程管理にコストがかかる。また、高密度実装の半導体集積回路には不向きである。
【００１３】
また、上記特許文献４（すなわち特許第３４１５８３０号明細書）によれば、遅延時間を調整するために容量性負荷をレーザ切断により分離するため、一旦設定された遅延時間を減らすことはできても増やすことは不可能である。また、遅延時間を測定するための設備および容量性負荷を外部から切断するためのレーザ装置も必要である。
【００１４】
また、上記特許文献５（すなわち特開２００４−３５６２５１号公報）に記載された技術によれば、所望の遅延時間を得るために絶縁材料を選択しなければならず、また、所望の遅延時間を得るための工程管理にコストがかかる。また、製造後は遅延時間を変更もしくは調整することができない。
【００１５】
また、上記特許文献６（すなわち特開平１１−１３５９２０号公報）に記載された技術によれば、波形観測端子とクロック入力回路がスタブ構造となるため、このスタブ構造により信号の反射が発生して信号品質が悪化する。また、クロック出力回路の出力インピーダンスとクロック経路の特性インピーダンスとをマッチングさせることが不可能であるので、高周波信号伝送には不向きである。
【００１６】
したがって本発明の目的は、上記問題に鑑み、実装基板や半導体パッケージなどの配線基板の各配線の信号伝播の遅延時間を容易に調整および変更することができ、なおかつ配線基板の小型化および高密度実装にも対応可能な遅延回路および遅延時間調整方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を実現するために、本発明による遅延時間調整方法によれば、遅延時間を設定すべき配線基板の各配線について予め計測された信号伝播時間に基づいて、配線基板の各配線の入力端および出力端のそれぞれに遅延回路として設けられた任意の遅延時間にプログラム可能な遅延素子に対し、その遅延時間をプログラムすることで、配線基板の各配線の信号伝播の遅延時間を調整する。
【００１８】
より詳しくは、本発明の第１の態様による遅延時間調整方法は、計測モード時において、遅延時間を設定すべき配線基板の各配線の、遅延回路が接続されるべき端子から、遅延時間を設定すべき配線基板の配線に向けて、伝播時間計測用信号を送信する送信ステップと、計測モード時において、遅延時間を設定すべき配線基板の配線において反射した伝播時間計測用信号を受信する受信ステップと、計測モード時において、受信手段が伝播時間計測用信号を受信した時刻と、信号生成器が伝播時間計測用信号を送信した時刻と、の時間差を算出し、その時間差の半分の時間を、遅延時間を設定すべき配線基板の配線についての信号伝播時間として計測する計測ステップと、配線基板の各配線について計測された信号伝播時間のうち最大の信号伝播時間と、遅延時間を設定すべき配線基板の配線について計測された信号伝播時間と、の時間差を、遅延時間を設定すべき配線基板の配線の遅延時間として確定する計算ステップと、配線基板の当該配線に接続される遅延回路として設けられた、任意の遅延時間にプログラム可能な遅延素子に、計算ステップによって確定された遅延時間をプログラムする設定ステップと、を備える。
【００１９】
本発明の第２の態様による遅延時間調整方法は、計測モード時において、遅延時間を設定すべき配線基板上に設けられた計測用端子から、計測用端子に接続された計測用基準配線に向けて、伝播時間計測用信号を送信する送信ステップと、計測モード時において、計測用基準配線において反射した伝播時間計測用信号を受信する受信ステップと、計測モード時において、受信ステップで伝播時間計測用信号を受信した時刻と、送信ステップで伝播時間計測用信号を送信した時刻と、の時間差を計測し、その時間差の半分の時間を、計測用基準配線についての信号伝播時間として計測する計測ステップと、遅延時間を設定すべき配線基板の配線の設計長さと計測用基準配線の長さとの比から計測用基準配線についての信号伝播時間を用いて推定された配線基板の各配線についての信号伝播時間のうちの最大の信号伝播時間と、遅延時間を設定すべき配線基板の配線について推定された信号伝播時間と、の時間差を、遅延時間を設定すべき配線基板の配線の遅延時間として確定する計算ステップと、配線基板の配線に接続される遅延回路として設けられた、任意の遅延時間にプログラム可能な遅延素子に、遅延時間をプログラムする設定ステップと、を備える。
【００２０】
また、本発明によれば、配線基板の各配線の信号伝播の遅延時間を調整するための遅延回路は、遅延時間の設定を指示するインタフェースと、任意の遅延時間にプログラム可能な遅延素子と、を備え、遅延素子の遅延時間が、インタフェースから指示により設定される。このインタフェースは、例えば  ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）インタフェースである。ＪＴＡＧインタフェースについては後述する。
【００２１】
より詳しくは、本発明の第１の態様による遅延回路は、配線基板の各配線についてその入力端および出力端のそれぞれに接続される、任意の遅延時間にプログラム可能な遅延素子を備える。そして、各遅延素子は、計測モード時において、遅延時間を設定すべき配線基板の配線に向けて、伝播時間計測用信号を送信する信号生成器と、計測モード時において、遅延時間を設定すべき配線基板の配線において反射した伝播時間計測用信号を受信する受信手段と、計測モード時において、受信手段が伝播時間計測用信号を受信した時刻と、信号生成器が伝播時間計測用信号を送信した時刻と、の時間差を計測し、その時間差の半分の時間を、遅延時間を設定すべき配線基板の配線についての信号伝播時間とする計測手段と、配線基板の各配線について計測された信号伝播時間のうち最大の信号伝播時間と、遅延時間を設定すべき配線基板の配線について計測された信号伝播時間と、の時間差を、遅延時間を設定すべき配線基板の配線の遅延時間として当該遅延素子をプログラムする計算手段と、を有する。
【００２２】
本発明の第１の態様による遅延回路は、遅延時間を設定すべき配線を実装した配線基板上に設けられる。そして、本発明の第１の態様による遅延回路が設けられた配線基板と、これと同様に本発明の第１の態様による遅延回路が設けられた配線基板とを、各遅延回路を介して互いに接続することで、一方の配線基板の配線についての信号伝播時間を計測し、この計測した信号伝播時間を用いて適切な遅延時間を設定する。
【００２３】
本発明の第２の態様による遅延回路は、配線基板の各配線についてその入力端および出力端のそれぞれに接続される、任意の遅延時間にプログラム可能な遅延素子と、遅延時間を設定すべき配線基板上に設けられた計測用基準配線の信号伝播時間を計測する計測素子と、を備える。そして、計測素子は、計測モード時において、計測素子に接続された計測用基準配線に向けて、伝播時間計測用信号を送信する信号生成器と、計測モード時において、計測用基準配線において反射した伝播時間計測用信号を受信する受信手段と、計測モード時において、受信手段が伝播時間計測用信号を受信した時刻と、信号生成器が伝播時間計測用信号を送信した時刻と、の時間差を計測し、その時間差の半分の時間を、計測用基準配線についての信号伝播時間とする計測手段と、遅延時間を設定すべき配線基板の配線の設計長さと計測用基準配線の長さとの比から計測用基準配線についての信号伝播時間を用いて推定された配線基板の各配線についての信号伝播時間のうちの最大の信号伝播時間と、遅延時間を設定すべき配線基板の配線について推定された信号伝播時間と、の時間差を、遅延時間を設定すべき配線基板の配線の遅延時間として当該遅延素子をプログラムする計算手段と、を有する。
【００２４】
本発明の第２の態様による遅延回路は、遅延時間を設定すべき配線を実装した配線基板上に設けられる。その上で、本発明の第２の態様による遅延回路が設けられた配線基板上には、計測用基準配線をさらに設ける。そして、計測用基準配線についての信号伝播時間を計測し、この計測した信号伝播時間を用いて適切な遅延時間を設定する。
【００２５】
上述の本発明の第１および第２の態様においては、配線基板が、例えば複数の半導体パッケージが搭載された実装基板である場合には、上記配線基板の各配線は、半導体パッケージ間を接続する、実装基板の各配線が相当する。なお、この場合、各半導体パッケージには半導体チップが搭載されるので、上記配線基板の各配線は、結局のところ、半導体チップ間を接続する、実装基板の各配線が相当することになる。
【００２６】
また別の例として、配線基板が、複数の半導体チップが搭載された半導体パッケージである場合には、上記配線基板の各配線は、半導体チップ間を接続する、半導体パッケージの各配線が相当する。
【発明の効果】
【００２７】
本発明によれば、配線基板の各配線の信号伝播の遅延時間を電気的な手法により設定することができるので、遅延時間を容易に調整することができるとともに何度も変更することができる。また、本発明によれば、配線基板のスキューを簡単に計測することができ、その計測結果に基づいて、高精度の遅延回路を容易に構成することができる。またさらに、配線基板の小型化および高密度実装にも対応可能な遅延回路を実現することができる。
【００２８】
また、本発明によれば、遅延回路の遅延時間を調整および変更する処理の実行を指示する回路を配線基板上に設けてこれを遅延回路内のＪＴＡＧインタフェースに接続すれば、ＪＴＡＧインタフェースを介して遅延回路の遅延時間を容易に設定もしくは変更することができる。
【００２９】
本発明によれば、上記特許文献１（すなわち特開平５−１７５４１５号公報）に記載された技術のように遅延時間ごとに遅延素子を準備しておく必要はなく、また、遅延素子を遅延素子収容部に装着するための電気的接点も存在しないので接点不良を起こす心配がない。
【００３０】
また、本発明によれば、上記特許文献２（すなわち特開平８−１２５０７３号公報）に記載された技術のように遅延時間の調整を放熱用リード線の放熱量を調整することによって行っていないので、配線基板周辺の温度を一定に保つ機構は不要であり、周囲の温度変化の影響も受けにくい。
【００３１】
また、本発明によれば、上記特許文献３（すなわち特開平５−６３３１５号公報）および上記特許文献４（すなわち特許第３４１５８３０号明細書）に記載された技術のような容量性負荷やミアンダパターンなどの受動素子を配線基板上に実装する必要がなくなるので、配線スペースを有効利用することができ、高密度実装の配線基板にも適用できる。
【００３２】
また、本発明の第１の態様によれば、遅延回路が設けられた配線基板と、これと同様に遅延回路が設けられた配線基板とを、各遅延回路を介して互いに接続することで、一方の配線基板の配線についての信号伝播時間を計測し、この計測した信号伝播時間を用いて適切な遅延時間を設定するので、遅延時間を調整もしくは変更するための特別な治具や測定装置を外部に必要としない。
【００３３】
また、本発明の第２の態様によれば、遅延時間を設定すべき配線を実装した配線基板上に遅延回路と計測用基準配線が設けられるので、本発明の第１の態様のように遅延回路が設けられた配線基板同士を各遅延回路を介して互いに接続する必要はなく、配線基板の遅延時間をさらに容易に調整することができる。また、配線基板上における配線の信号伝播時間は周囲の熱により変動するが、本発明の第２の態様によれば、計測用基準配線が、遅延時間を設定すべき配線を実装した配線基板上に設けられるので、計測用基準配線の信号伝播時間と遅延時間を設定すべき配線の信号伝播時間との間では、熱による変動率はほぼ同じであると言え、したがって、周囲の熱の変化の影響を受けにくい遅延時間の設定が可能である。
【発明を実施するための最良の形態】
【００３４】
上述のように、本発明においては、配線基板が、例えば複数の半導体パッケージが搭載された実装基板である場合には、配線基板に設けられた遅延時間を設定すべき各配線は、半導体パッケージ間を接続する、実装基板の各配線が相当する。この場合、各半導体パッケージには半導体チップが搭載されるので、上記配線基板の各配線は、結局のところ、半導体チップ間を接続する、実装基板の各配線が相当することになる。また、配線基板が、例えば複数の半導体チップが搭載された半導体パッケージである場合には、配線基板に設けられた遅延時間を設定すべき各配線は、半導体チップ間を接続する、半導体パッケージの各配線が相当する。つまり、遅延時間を設定すべき配線基板の各配線は、配線基板が実装基板であっても半導体パッケージであっても、半導体チップ間を接続する各配線を意味する。
【００３５】
以降、異なる図面において同じ参照符号が付されたものは同じ機能を有する構成要素であることを意味するものとする。
【００３６】
図１は、本発明の第１の実施例による遅延回路の、配線基板上における実装例を示す図である。以下、図１〜３については、配線基板に設けられた遅延時間を設定すべき各配線を、配線基板上における半導体チップ間を接続する各配線としてまとめて説明する。
【００３７】
本発明の第１の実施例による遅延回路１は、遅延時間の設定を指示するインタフェース１１と、任意の遅延時間にプログラム可能な遅延素子１２と、を備え、遅延素子１２の遅延時間が、インタフェース１１から指示により設定される。インタフェース１１は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）インタフェースである。ＪＴＡＧは、ＩＣチップの検査方式の１つであるバウンダリスキャンテスト（Ｂｏｕｎｄａｒｙ  Ｓｃａｎ  Ｔｅｓｔ：境界走査試験）の標準方式である。ＪＴＡＧにおけるバウンダリスキャンテストでは、検査対象のＩＣのＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）端子をデイジーチェーン接続し、複数のＩＣを順番に読み出して検査することができる。
【００３８】
遅延素子１２は、ＪＴＡＧチェーンで直列に接続される。遅延回路の遅延時間を調整および変更する処理の実行を指示する回路を配線基板上に設けてこれを遅延回路１内のＪＴＡＧインタフェース１１に接続すれば、ＪＴＡＧインタフェース１１を介して遅延回路１内の遅延素子１２の遅延時間を容易に設定もしくは変更することができる。遅延素子１２は、配線基板１００上における半導体チップ２間を接続する各配線についてその入力端および出力端のそれぞれに接続される。図示の例では、配線基板１００上に半導体チップ２が実装され、その入力端子を参照符号１２２、出力端子を参照符号１２４で表す。遅延素子１２は、半導体チップ２の入力バッファ１２１と入力端子１２２との間、半導体チップ２の出力ドライバ１２３と出力端子１２４との間に、それぞれ設けられる。
【００３９】
図２は、本発明の第１の実施例による遅延回路を示す基本ブロック図である。なお、図２では、図１で示したような半導体チップとの接続線については表していない。
【００４０】
図２に示すように、遅延回路１は、遅延時間の設定を指示するＪＴＡＧインタフェース１１と、任意の時間にプログラム可能な遅延素子１２と、遅延時間を規定するパラメータを記憶する記憶素子１３と、遅延回路１の動作を統括制御する制御回路１４と、インタフェース１５と、切替器１６と、を備える。
【００４１】
図１を参照して説明したように、遅延素子１２はＪＴＡＧチェーンで直列に接続され、また、各遅延素子１２は、半導体チップの各配線ごとに設けられている。なお、図示された遅延素子の個数は本発明を限定するものではなく、その他の個数であってもよい。
【００４２】
記憶素子１３には、遅延素子１２ごとの遅延時間を規定するパラメータが記憶されている。遅延時間を規定するパラメータの取得処理については後述する。配線基板に電源が投入されると、遅延回路１にも電源が供給され、制御回路１４は、ＪＴＡＧインタフェースを介して記憶素子１３から遅延素子１２ごとの遅延時間を規定するパラメータを読み出し、各遅延素子１２の遅延時間を設定する。
【００４３】
ここで、半導体チップ間の各配線の信号伝播時間を計測する計測モード時における遅延時間を規定するパラメータの取得処理について説明する。複数の半導体チップを配線基板に実装する場合、関連する半導体チップ間を接続する配線の配線長の違いによりスキューが発生する。通常、スキューについては、配線基板の設計作業において計算して求めることが可能であり、その計算結果に基づいて遅延時間が設定される。これに対し、本発明では、遅延素子内に設けた計測手段を用いてスキューを実際に計測し、その計測結果に基づいて遅延時間を設定する。図３は、図２に示す本発明の第１の実施例による遅延回路内の遅延素子を示す基本ブロック図である。なお、図３では、図１で示したような半導体チップとの接続線については表していない。
【００４４】
半導体チップ間を接続する各配線の信号伝播時間を計測する計測モード時においても、本発明の第１の実施例による遅延回路内の遅延素子１２は、配線基板上における半導体チップ間を接続する各配線についてその入力端および出力端のそれぞれに接続される。
【００４５】
まず、遅延時間を設定すべき半導体チップ間の配線の「一方の」端子（以下、便宜上「第１の端子」と称する。）側に接続された遅延素子１２内の出力切替器２４を、遅延素子１２内の制御回路２１の制御により、遅延タップ切替器２５側から信号生成器２２側へ切り替える。これにより、遅延時間を設定すべき半導体チップ間の配線の第１の端子に接続された遅延素子１２の出力端子からは、信号生成器２２が生成する伝播時間計測用信号が出力されることになる。
【００４６】
一方、遅延時間を設定すべき半導体チップ間の配線の「もう一方の」端子（以下、便宜上「第２の端子」と称する。）側に接続された遅延素子１２については、この遅延素子１２内の入力切替器２３を、遅延素子１２内の制御回路２１の制御により、抵抗Ｒを経由してグランドへ接続される側へ切り替える。ここで、抵抗Ｒの抵抗値は、配線基板上の配線パターンの特定インピーダンスに対して十分に高い値とする。これにより、遅延時間を設定すべき半導体チップ間の配線の第２の端子に接続された遅延素子１２に入力された信号については該信号を反射する信号反射手段の機能が構成されることになる。
【００４７】
遅延時間を設定すべき半導体チップ間の配線の第１の端子側に接続された遅延素子１２内の出力切替器２４、および、遅延時間を設定すべき半導体チップ間の配線の第２の端子側に接続された遅延素子１２内の入力切替器２３、を上述のようにそれぞれ切り替えた状態において、遅延時間を設定すべき半導体チップ間の配線の第１の端子側に接続された遅延素子１２内の制御回路２１は、信号生成器２２に対し、伝播時間計測用信号を生成するよう制御する。伝播時間計測用信号は例えばパルス信号である。同時にこのタイミングにおいて、制御回路２１は、遅延時間計測器２７に対し、伝播時間計測信号が生成されたことを通知する。この通知を受け、遅延時間計測器２７はタイムカウントを開始する。
【００４８】
第１の端子側に接続された遅延素子１２内の信号生成器２２が生成した伝播時間計測用信号は、第１の端子を経由して、遅延時間を設定すべき半導体チップ間の配線上を伝播し、第２の端子を経由した後、該第２の端子側に接続された遅延素子１２に到達する。すると、第２の端子側に接続された遅延素子１２に入力された伝播時間計測用信号は上記信号反射手段で反射され、遅延時間を設定すべき半導体チップ間の配線上を再び伝播し、第１の端子を経由した後、該第１の端子側に接続された遅延素子１２に到達する。
【００４９】
第１の端子側に接続された遅延素子１２は、半導体チップ間の配線を経由して第２の端子側に接続された遅延素子１２内の信号反射手段によって反射されて戻ってきた伝播時間計測用信号を、遅延時間計測器２７において受信する。遅延時間計測器２７は、受信したタイミングでタイムカウントを停止する。これにより、遅延時間計測器２７が伝播時間計測用信号を受信した時刻と、信号生成器２２が伝播時間計測用信号を送信した時刻と、の時間差が計測されたことになる。この計測データは、制御回路２１へ送付される。制御回路２１は、受信した計測データを計測データレジスタ３２へ書き込む。
【００５０】
上記処理は、半導体チップ間を接続する関連する各配線について実行される。各配線ごとの計測データが、対応する遅延素子内の計測データの取得に係る構成要素によって取得され、それぞれ遅延素子内の計測データレジスタ３２へ書き込まれる。各遅延素子１２内の計測データレジスタ３２に書き込まれた各計測データは、図２を参照して説明したＪＴＡＧインタフェース１１によって制御レジスタ３１を利用しながら図３における「ＤＡＴＡ出力」線を経由して読み出される。
【００５１】
読み出された計測データは、上述のように遅延時間計測器２７が伝播時間計測用信号を受信した時刻と、信号生成器２２が伝播時間計測用信号を送信した時刻と、の時間差を示すものであるが、この時間差の半分の時間が、遅延時間を設定すべき半導体チップ間の配線についての信号伝播時間ということになる。図１の制御回路１４は、インタフェース１５を介して得られた半導体チップ間の各配線について計測された信号伝播時間のうち最大の信号伝播時間を把握する。そして、図２の制御回路１４は、この最大の信号伝播時間と、遅延時間を設定すべき半導体チップ間の配線について計測された信号伝播時間と、の時間差を、遅延時間を設定すべき配線の遅延時間として確定する。
【００５２】
半導体チップ間を接続する各配線について確定された遅延時間を規定する各パラメータは、遅延回路１内の記憶素子１３に記憶され、以上で計測モードが完了する。
【００５３】
計測モード完了後は通常モードへ戻る。通常モード時においては、配線基板に電源が投入されると、遅延回路１にも電源が供給され、制御回路１４は、記憶素子１３から遅延素子１２ごとの遅延時間を規定するパラメータを読み出し、各遅延素子１２の遅延時間を設定する。以下に通常モードの処理について説明する。
【００５４】
通常モード時においては、各遅延素子１２において、制御回路２１の制御により入力切替器２３は、抵抗Ｒを経由してグランドへ接続される側から、遅延要素２６および遅延タップ切替器２５が接続される側へ接続を切り替える。また同じく、制御回路２１の制御により出力切替器２４は、信号生成器２２側から遅延タップ切替器２５側へ接続を切り替える。
【００５５】
また、図１のＪＴＡＧインタフェース１１からの指示により、記憶素子１３に記憶された各遅延素子１２の遅延時間に関するパラメータが読み出されて、切替器１６およびインタフェース１５を介してＤＡＴＡ線を経由して、対応の遅延素子１２へ送付される。各遅延素子１２においては、制御回路２１は、受信した遅延時間に関するパラメータに基づいて、遅延タップ切替器２５を制御するが、必要な遅延時間を得ることができる個数だけの遅延要素２６が選択されるよう遅延タップ切替器２５のタップを切り替える。なお、各遅延要素２６は、そのそれぞれが所定の遅延量を電気的に生成するものであり、一例を挙げるとＬＣ受動素子などがある。なお、図示された遅延要素の個数は本発明を限定するものではなく、その他の個数であってもよい。ここの遅延要素２６が生成する遅延量の値を小さくした上でこの遅延要素２６の個数を多くすれば、遅延時間をより高精度に設定することができる。
【００５６】
以上の一連の処理により、配線基板上における遅延時間を設定すべき配線である半導体チップ間の各配線について計測された信号伝播時間に基づいて、半導体チップ間の各配線の入力端および出力端のそれぞれに遅延回路として設けられた各遅延素子について、それぞれに最適な遅延時間がプログラムされた（設定された）ことになる。
【００５７】
なお、ＪＴＡＧインタフェース１１の入力ピンを適宜利用して、計測された半導体チップ間の各配線についての信号伝播時間や、設定された半導体チップ間の各配線についての遅延時間を、ＪＴＡＧインタフェース１１を介して外部に読み出すことも可能である。
【００５８】
次に、本発明の第１の実施例による遅延回路の配線基板への実装について説明する。ここでは、一例として、半導体基板（シリコン）上にＬＣ受動素子からなる遅延要素を含む遅延回路が形成された半導体チップの形式で遅延回路チップが設けられるものとする。なお、本発明の第１の実施例による遅延回路を、半導体チップ内に設けてもよい。
【００５９】
図４は、本発明の第１の実施例による遅延回路の配線基板への実装の第１の例を例示する断面図である。図示の例では、半導体パッケージ３００の一方の面に本発明の第１の実施例による遅延回路チップ１が実装され、もう一方の面には半導体チップ２が実装される。遅延回路チップ１および半導体チップ２の入出力端子は、各チップのバンプ４２の１つで構成される。また、半導体パッケージ３００の入出力端子は、ランド４０上のはんだボール４１で構成される。半導体チップ２が実装された半導体パッケージ３００における半導体チップ２からの電気的配線５０は、遅延回路チップ１を介してはんだボール４１に接続されており、図中破線で示される。なお、この図において、参照符号４３は封止樹脂を示し、参照符号４４はパッドを示す。
【００６０】
図５は、本発明の第１の実施例による遅延回路の配線基板への実装の第２の例を例示する断面図である。図示の例では、本発明の第１の実施例による遅延回路チップ１が、半導体チップ２が実装された半導体パッケージ３００の内部に実装されており、すなわち半導体パッケージである配線基板内部に埋め込まれている。その他の構成は図４を参照して説明した遅延回路の配線基板への実装の第１の例と同様である。すなわち、遅延回路チップ１および半導体チップ２の入出力端子は、遅延回路チップ１の電極４５、および半導体チップのバンプ４２の１つで構成される。また、半導体パッケージ３００の入出力端子は、ランド４０上のはんだボール４１で構成される。半導体チップ２が実装された半導体パッケージ３００における半導体チップ２からの電気的配線５０は、遅延回路チップ１を介してはんだボール４１に接続されており、図中破線で示される。なお、この図において、参照符号４３は封止樹脂を示し、参照符号４４はパッドを示す。
【００６１】
図６は、本発明の第１の実施例による遅延回路の配線基板への実装の第３の例を例示する断面図である。図示の例は、本発明の第１の実施例による遅延回路チップをパッケージオンパッケージで実装したものである。すなわち、本発明の第１の実施例による遅延回路チップ１が半導体パッケージ３００Ｄ上に実装され、半導体チップ２が半導体パッケージ３００Ｃ上に実装される。半導体パッケージ３００Ｃと半導体パッケージ３００Ｄとは、それらの入出力端子として構成されるランド４０上のはんだボール４１を介して接続される。その他の構成は図４を参照して説明した遅延回路の配線基板への実装の第１の例と同様である。すなわち、半導体チップ２が実装された半導体パッケージ３００Ｃにおける半導体チップ２からの電気的配線５０は、図中破線で示され、半導体パッケージ３００Ｃ、３００Ｄ間を接続するはんだボール４１、半導体パッケージ３００Ｄの電気的配線５０、および遅延回路チップ１を介してランド４０上のはんだボール４１へ繋がる。なお、この図において、参照符号４３は封止樹脂を示し、参照符号４４はパッドを示す。
【００６２】
図７は、本発明の第１の実施例による遅延回路の配線基板への実装の第４の例を例示する断面図である。図示の例は、半導体パッケージ３００に複数の半導体チップを実装したものである。半導体パッケージ３００に半導体チップ２Ａおよび２Ｂが実装される。本発明の第１の実施例による遅延回路チップ１Ａおよび１Ｂは、それぞれ半導体チップ２Ａおよび２Ｂの入出力端に設けられるが、図示の例では、半導体パッケージ３００の半導体チップ２Ａおよび２Ｂが実装された側とは反対側の面に本発明の第１の実施例による遅延回路チップ１Ａおよび１Ｂが実装される。遅延回路チップ１Ａおよび１Ｂならびに半導体チップ２Ａおよび２Ｂの入出力端子は、各チップのバンプ４２の１つで構成される。また、半導体パッケージ３００の入出力端子は、ランド４０上のはんだボール４１で構成される。半導体チップ２が実装された半導体パッケージ３００における半導体チップ２からの電気的配線５０は、遅延回路チップ１を介して、図中破線で示される。なお、この図において、参照符号４３は封止樹脂を示し、参照符号４４はパッドを示す。配線５０ａは、半導体チップ２Ａおよび２Ｂ間を接続する、半導体パッケージ３００の配線であり、遅延回路チップ１Ａおよび１Ｂを介して、半導体チップ２Ａおよび２Ｂの入出力端子間を接続している。遅延回路チップ１Ａおよび１Ｂにより、配線５０ａの信号伝播の遅延時間が調整される。配線５０ｂは、半導体パッケージ３００と他の半導体パッケージとを接続するための、半導体パッケージ３００の配線であり、実装基板上の配線を介して、他の半導体パッケージに接続されるものである。この配線５０ｂは図４の配線５０に相当する。また、遅延回路チップ１Ａおよび１Ｂを介して、半導体チップ２Ａおよび２Ｂの入出力端子と、半導体パッケージの入出力端子であるはんだボール４１と、が接続される。
【００６３】
次に、配線基板が、複数の半導体パッケージが搭載された実装基板である場合について図８および９を参照して説明する。ここでは、一例として、本発明の第１の実施例による遅延回路を遅延回路チップとする。図８は、本発明の第１の実施例による遅延回路が、複数の半導体パッケージが搭載された実装基板に実装され、半導体パッケージ間を接続する各配線の遅延時間を調整する場合を例示する模式図である。
【００６４】
ここでは、一例として、半導体パッケージ３００Ａおよび半導体パッケージ３００Ｂが実装基板２００に実装され、半導体パッケージ３００Ａには半導体チップ２Ａが実装され、半導体パッケージ３００Ｂには半導体チップ２Ｂが実装される場合を考える。なお、図示した実装基板２００に実装される半導体パッケージの個数および半導体チップの個数は、本発明を限定するものではなく、その他の個数であってもよい。
【００６５】
半導体パッケージ３００Ａ上の半導体チップ２Ａと半導体パッケージ３００Ｂ上の半導体チップ２Ｂとは、実装基板２００に設けられた配線５１および５２によって電気的に接続される。これらの配線５１および５２の間では、配線長の違いによりスキューが発生する。したがって、遅延時間を調整するために、半導体パッケージ３００Ａ上の半導体チップ２Ａの入力端および出力端には、本発明の第１の実施例による遅延回路チップ１Ａが設けられ、半導体パッケージ３００Ｂ上の半導体チップ２Ｂの入力端および出力端には、本発明の第１の実施例による遅延回路チップ１Ｂが設けられる。
【００６６】
本発明の第１の実施例では、計測モード時において、遅延回路チップ１Ａおよび１Ｂ内のそれぞれの遅延素子（図示せず）内に設けた計測手段（図示せず）を用いて既に説明したようにスキューを実際に計測し、その計測結果に基づいて遅延時間を設定する。図８の例では、半導体パッケージ３００Ａ上の遅延回路チップ１Ａの出力端子から出力された伝播時間計測用信号は、実装基板２００に設けられた配線５１を通り、半導体パッケージ３００Ｂ上の遅延回路チップ１Ｂの入力端子に到達する。すると、この伝播時間計測用信号は、遅延回路チップ１Ｂの入力端子で反射し、実装基板２００に設けられた配線５１を通って遅延回路チップ１Ａの出力端子に到達する。これにより、遅延時間を設定すべき配線５１の信号伝播時間が計測される。一方、半導体パッケージ３００Ｂ上の遅延回路チップ１Ｂの出力端子から出力された伝播時間計測用信号は、実装基板２００に設けられた配線５２を通り、半導体パッケージ３００Ａ上の遅延回路チップ１Ａの入力端子に到達する。すると、この伝播時間計測用信号は、遅延回路チップ１Ａの入力端子で反射し、実装基板２００に設けられた配線５２を通って遅延回路チップ１Ｂの出力端子に到達する。これにより、遅延時間を設定すべき配線５２の信号伝播時間が計測される。計測されたこれら遅延時間を設定すべき配線５１および５２の信号伝播時間に基づいて、既に説明したような手法に従って、実装基板２００の配線５１および５２の遅延時間が設定される。なお、計測されたこれら配線５１および５２の信号伝播時間には、それぞれ半導体パッケージ３００Ａおよび３００Ｂの入出力端子から遅延回路チップ１Ａおよび１Ｂまでの配線の伝播時間が含まれる。しかしながらこの伝播時間は、半導体パッケージ３００Ａおよび３００Ｂ内の遅延回路チップ１Ａおよび１Ｂまでの配線長は、それぞれ実装基板２００に設けられた配線５１および５２の配線長よりも極端に短いので、無視することができる。
【００６７】
図９は、図８に模式的に示された遅延回路の実装の例を例示する断面図である。実装基板２００には半導体パッケージ３００Ａおよび半導体パッケージ３００Ｂが実装される。図示の例では、図４を参照して説明した手法により、本発明の第１の実施例による遅延回路チップ１Ａおよび１Ｂが実装される。すなわち、半導体パッケージ３００Ａの一方の面に本発明の第１の実施例による遅延回路チップ１Ａが実装され、もう一方の面には半導体チップ２Ａが実装される。また、半導体パッケージ３００Ｂの一方の面に本発明の第１の実施例による遅延回路チップ１Ｂが実装され、もう一方の面には半導体チップ２Ｂが実装される。遅延回路チップ１Ａおよび１Ｂの入力端子はそれぞれバンプ４６ｉｎで構成され、遅延回路チップ１Ａおよび１Ｂの出力端子はそれぞれバンプ４６ｏｕｔで構成される。また、半導体チップ２Ａおよび２Ｂの入力端子はそれぞれバンプ４２ｉｎで構成され、半導体チップ２Ａおよび２Ｂの出力端子はそれぞれバンプ４２ｏｕｔで構成される。図８に示された配線５１および５２はそれぞれ図９においては破線で示される。なお、この図において、参照符号４３は封止樹脂を示し、参照符号４４はパッドを示す。図９に示した例では、図４を参照して説明した手法により、本発明の第１の実施例による遅延回路チップ１Ａおよび１Ｂが実装されたが、この代替例として、図５もしくは６を参照した手法により、遅延回路チップ１Ａおよび１Ｂが実装されてもよい。
【００６８】
次に、配線基板が、複数の半導体チップが搭載された半導体パッケージである場合について図１０を参照して説明する。一例として、本発明の第１の実施例による遅延回路を遅延回路チップとする。図１０は、本発明の第１の実施例による遅延回路が、複数の半導体チップが搭載された半導体パッケージに実装され、半導体チップ間を接続する半導体パッケージの各配線の遅延時間を調整する場合を例示する模式図である。
【００６９】
ここでは、一例として、半導体チップ２Ａおよび半導体チップ２Ｂが半導体パッケージ３００に実装される場合を考える。なお、図示した半導体パッケージ３００に実装される半導体パッケージの個数および半導体チップの個数は、本発明を限定するものではなく、その他の個数であってもよい。
【００７０】
半導体チップ２Ａと半導体チップ２Ｂとは、半導体パッケージ３００に設けられた配線５１および５２によって電気的に接続される。なお、この実装には、例えば図７を参照して説明した手法を適用すればよい。この場合、図７の配線５０ａが、図１０の配線５１、５２に相当する。これらの配線５１および５２の間では、配線長の違いによりスキューが発生する。したがって、遅延時間を調整するために、半導体パッケージ３００上の半導体チップ２Ａの入力端および出力端には、本発明の第１の実施例による遅延回路チップ１Ａが設けられ、半導体チップ２Ｂの入力端および出力端には、本発明の第１の実施例による遅延回路チップ１Ｂが設けられる。
【００７１】
本発明の第１の実施例では、計測モード時において、遅延回路チップ１Ａおよび１Ｂ内のそれぞれの遅延素子（図示せず）内に設けた計測手段（図示せず）を用いて既に説明したようにスキューを実際に計測し、その計測結果に基づいて遅延時間を設定する。図１０の例では、半導体パッケージ３００上の遅延回路チップ１Ａの出力端子から出力された伝播時間計測用信号は、半導体パッケージ３００に設けられた配線５１を通り、遅延回路チップ１Ｂの入力端子に到達する。すると、この伝播時間計測用信号は、遅延回路チップ１Ｂの入力端子で反射し、半導体パッケージ３００に設けられた配線５１を通って遅延回路チップ１Ａの出力端子に到達する。これにより、遅延時間を設定すべき配線５１の信号伝播時間が計測される。一方、遅延回路チップ１Ｂの出力端子から出力された伝播時間計測用信号は、半導体パッケージ３００に設けられた配線５２を通り、遅延回路チップ１Ａの入力端子に到達する。すると、この伝播時間計測用信号は、遅延回路チップ１Ａの入力端子で反射し、半導体パッケージ３００に設けられた配線５２を通って遅延回路チップ１Ｂの出力端子に到達する。これにより、遅延時間を設定すべき配線５２の信号伝播時間が計測される。計測されたこれら遅延時間を設定すべき配線５１および５２の信号伝播時間に基づいて、既に説明したような手法に従って、半導体パッケージ３００の配線５１および５２の遅延時間が設定される。
【００７２】
次に、配線基板が、実装基板であり、この実装基板上に複数の半導体パッケージが実装され、そのうちの１つの半導体パッケージに複数の半導体チップが実装される場合について図１１を参照して説明する。一例として、本発明の第１の実施例による遅延回路を遅延回路チップとする。図１１は、本発明の第１の実施例による遅延回路が、複数の半導体パッケージが実装され、そのうちの１つの半導体パッケージに複数の半導体チップが実装されている実装基板に実装され、半導体チップ間を接続する各配線の遅延時間を調整する場合を例示する模式図である。
【００７３】
ここでは、一例として、実装基板２００に、半導体チップ２Ａが実装された半導体パッケージ３００Ａ、半導体チップ２Ｂが実装された半導体パッケージ３００Ｂ、ならびに、半導体チップ２Ｃおよび２Ｄが実装された半導体パッケージ３００Ｃ、が実装される場合を考える。なお、図示した実装基板２００に実装される半導体パッケージの個数および半導体チップの個数は、本発明を限定するものではなく、その他の個数であってもよい。
【００７４】
半導体パッケージ３００Ｃ上の半導体チップ２Ｃと半導体チップ２Ｄとは、半導体パッケージ３００Ｃに設けられた配線５１および５２によって電気的に接続される。なお、この実装には、例えば図７を参照して説明した手法を適用すればよい。この場合、図７の配線５０ａが配線５１または５２に相当する。また、図７の配線５０ｂが、実装基板２００の配線５３、５４、５５、５６に接続される、半導体パッケージ３００Ｃの配線に相当する。また、半導体パッケージ３００Ａ上の半導体チップ２Ａは、実装基板２００に設けられた配線５３および５４によって半導体パッケージ３００Ｃ上の半導体チップ２Ｃに電気的に接続される。また、半導体パッケージ３００Ｂ上の半導体チップ２Ｂは、実装基板２００に設けられた配線５５および５６によって半導体パッケージ３００Ｃ上の半導体チップ２Ｄに電気的に接続される。
【００７５】
配線５１と配線５２の間、配線５３と配線５４の間、配線５５と配線５６の間、では、配線長の違いによりスキューが発生する。したがって、遅延時間を調整するために、半導体チップ２Ａ、２Ｂ、２Ｃおよび２Ｄの入力端および出力端には、図示のように、それぞれ本発明の第１の実施例による遅延回路チップ１Ａ、１Ｂ、１Ｃおよび１Ｄが設けられる。本発明では、計測モード時において、遅延回路チップ１Ａ、１Ｂ、１Ｃおよび１Ｄ内のそれぞれの遅延素子（図示せず）内に設けた計測手段（図示せず）を用いてスキューを実際に計測し、その計測結果に基づいて遅延時間を設定するが、その手法については既に説明した通りである。
【００７６】
本発明の第２の実施例では、配線基板上に設けられた計測用基準配線の信号伝播時間を実際に計測し、その計測結果に基づいて遅延時間を設定する。図１２は、本発明の第２の実施例による遅延回路の、配線基板上における実装例を示す図である。以下、図１２〜１４については、配線基板に設けられた遅延時間を設定すべき各配線を、配線基板上における半導体チップ間を接続する各配線としてまとめて説明する。
【００７７】
本発明の第２の実施例による遅延回路１は、遅延時間の設定を指示するインタフェース１１と、任意の遅延時間にプログラム可能な入力遅延素子１２−１および出力遅延素子１２−２と、遅延時間を設定すべき配線基板上に設けられた計測用基準配線の信号伝播時間を計測する計測素子１７と、を備える。
【００７８】
上述の発明の第１の実施例と同様、入力遅延素子１２−１および出力遅延素子１２−２の遅延時間が、インタフェース１１から指示により設定される。インタフェース１１は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）インタフェースである。また、ＪＴＡＧインフェース１１を介して、詳細については後述する計測素子１７が計測したデータ（この場合、計測用基準配線の信号伝播時間）を読み出すこともできる。入力遅延素子１２−１、出力遅延素子１２−２および計測素子１７は、ＪＴＡＧチェーンで直列に接続される。
【００７９】
入力遅延素子１２−１および出力遅延素子１２−２は、配線基板１００上における半導体チップ２間を接続する各配線についてその入力端および出力端のそれぞれに接続される。図示の例では、配線基板１００上に半導体チップ２が実装され、その入力端子を参照符号１２２、出力端子を参照符号１２４で表す。入力遅延素子１２−１は半導体チップ２の入力バッファ１２１と入力端子１２２との間に設けられ、出力遅延素子１２−２は半導体チップ２の出力ドライバ１２３と出力端子１２４との間に設けられる。
【００８０】
遅延時間を設定すべき配線が実装される配線基板には、マイクロストリップラインおよびストリップラインを計測用基準線１２６として予め設けておく。したがって、設計者等は、計測用基準配線の長さをその設計時において予め把握しておくことができる。同様に、設計者等は、ＣＡＤシステムを用いて配線基板の配線を設計するので、遅延時間を設定すべき配線基板の配線の設計長さについても、予め把握しておくことができる。
【００８１】
計測素子１７は、計測用端子１２５を介して計測用基準配線１２６に接続される。図示の例では、入力バッファおよび出力ドライバの各配線のためにそれぞれ計測素子１７が独立して設けられる。計測素子１７は、マイクロストリップライン用およびストリップライン用に少なくとも２個設けるが、必要に応じてその数を増減させてもよい。
【００８２】
計測用基準配線１２６は、その一端が計測用端子１２５に接続されるとともに他の一端が抵抗Ｒを介して接地される。抵抗Ｒの抵抗値は、配線基板上の配線パターンの特定インピーダンスに対して十分に高い値とする。これにより、計測用端子１２５を介して計測用基準配線１２６へ向けて出力された信号は、反射された後、再び計測用端子１２５を介して計測素子１７へ戻ってくることになる。なお、この代替例として、計測用基準配線１２６を、その一端が計測用端子１２５に接続されるとともに他の一端は開放（オープン）されるように構成してもよい。
【００８３】
図１３は、本発明の第２の実施例による遅延回路を示す基本ブロック図である。図１３に示すように、遅延回路１は、遅延時間の設定を指示するＪＴＡＧインタフェース１１と、任意の時間にプログラム可能な入力遅延素子１２−１および出力遅延素子１２−２と、遅延時間を規定するパラメータを記憶する記憶素子１３と、遅延回路１の動作を統括制御する制御回路１４と、インタフェース１５と、切替器１６と、計測素子１７を備える。
【００８４】
入力遅延素子１２−１、出力遅延素子１２−２および計測素子１７はＪＴＡＧチェーンで直列に接続される。また、入力遅延素子１２−１は、半導体チップの入力バッファへの配線ごとに設けられて各入力バッファに接続されている。また、出力遅延素子１２−２は、半導体チップの出力ドライバへの配線ごとに設けられて各出力ドライバへ接続されている。なお、図示された遅延素子の個数は本発明を限定するものではなく、その他の個数であってもよい。
【００８５】
本発明の第２の実施例では、上述の本発明の第１の実施例と同様、記憶素子１３には、遅延素子１２ごとの遅延時間を規定するパラメータが記憶されている。配線基板に電源が投入されると、遅延回路１にも電源が供給され、制御回路１４は、ＪＴＡＧインタフェースを介して記憶素子１３から入力遅延素子１２−１および出力遅延素子１２−２それぞれごとの遅延時間を規定するパラメータを読み出し、各入力遅延素子１２−１および出力遅延素子１２−２の遅延時間を設定する。
【００８６】
本発明の第２の実施例における、半導体チップ間の各配線の信号伝播時間を計測する計測モード時における遅延時間を規定するパラメータの取得処理は次のとおりである。
【００８７】
図１４は、図１３に示す本発明の第２の実施例による遅延回路内の計測素子を示す基本ブロック図である。なお、図１４では、図１２で示したような半導体チップとの接続線については表していない。
【００８８】
配線基板の各配線の信号伝播時間を計測する計測モード時において、遅延時間を設定すべき配線基板上に設けられた計測素子１７内の制御回路２１は、信号生成器２２に対し、伝播時間計測用信号を生成するよう制御する。これにより、計測素子１７の計測用端子に接続された計測用基準配線に向けて、伝播時間計測用信号が送信される。伝播時間計測用信号は例えばパルス信号である。同時にこのタイミングにおいて、制御回路２１は、遅延時間計測器２７に対し、伝播時間計測信号が生成されたことを通知する。この通知を受け、遅延時間計測器２７はタイムカウントを開始する。
【００８９】
上述のように計測用基準配線は、計測用端子に接続された一端とは反対側の他の一端に、配線基板上の配線パターンの特定インピーダンスに対して十分に高い抵抗値を有する抵抗Ｒを有するので、信号生成器２２が生成した伝播時間計測用信号は、計測用基準配線上を伝播した後、反射され、計測用基準配線上を再び伝播し、計測用端子を経由した後、該計測用端子に接続された計測素子１７に到達する。
【００９０】
計測素子１７は、計測用基準配線で反射されて戻ってきた伝播時間計測用信号を、遅延時間計測器２７において受信する。遅延時間計測器２７は、受信したタイミングでタイムカウントを停止する。これにより、遅延時間計測器２７が伝播時間計測用信号を受信した時刻と、信号生成器２２が伝播時間計測用信号を送信した時刻と、の時間差が計測されたことになる。この計測データは、制御回路２１へ送付される。制御回路２１は、受信した計測データを計測データレジスタ３２へ書き込む。
【００９１】
上述のように、計測素子は、本発明の第２の実施例では、入力バッファ用および出力ドライブ用にそれぞれに設けられるが、上記処理は、入力バッファ用および出力ドライブ用にそれぞれに設けられた計測用基準配線について実行される。各計測用基準配線ごとの計測データが、対応する計測素子１７によって取得され、それぞれ計測素子１７内の計測データレジスタ３２へ書き込まれる。各計測素子１７内の計測データレジスタ３２に書き込まれた各計測データは、図２もしくは図１３を参照して説明したＪＴＡＧインタフェース１１によって制御レジスタ３１を利用しながら図１４における「ＤＡＴＡ出力」線を経由して読み出される。
【００９２】
読み出された計測データは、上述のように遅延時間計測器２７が伝播時間計測用信号を受信した時刻と、信号生成器２２が伝播時間計測用信号を送信した時刻と、の時間差を示すものであるが、この時間差の半分の時間が、計測用基準配線についての信号伝播時間ということになる。
【００９３】
上述のように、計測用基準配線は、設計者等が、遅延時間を設定すべき配線が実装された配線基板上に予め形成しておく。したがって、設計者等は、計測用基準配線の長さをその設計時において把握しておくことができる。一方、設計者等は、ＣＡＤシステムを用いて配線基板の配線を設計するので、遅延時間を設定すべき配線基板の配線の設計長さについても、把握することもできる。
【００９４】
したがって、計測用基準配線の信号伝播時間と長さとから、計測用基準配線の単位長さ当たりの信号伝播時間を算出することができるので、この計測用基準配線の単位長さ当たりの信号伝播時間と遅延時間を設定すべき配線基板の配線の設計長さとから、遅延時間を設定すべき配線基板の配線の遅延時間を、計算により推定することができる。本発明の第２の実施例では、ＪＴＡＧインタフェース１１が接続されたコンピュータに、計測用基準配線の長さと遅延時間を設定すべき配線基板の配線の設計長さとを予め入力しておき、当該コンピュータにより、上記のような計算を実行させることで、遅延時間を設定すべき配線基板の配線の遅延時間を推定する。
【００９５】
上述のようにして遅延時間を設定すべき配線基板の配線の設計長さと計測用基準配線の長さとの比から計測用基準配線についての信号伝播時間を用いて推定された配線基板の各配線についての信号伝播時間のうちの、最大の信号伝播時間が、図１３の制御回路１４によって、インタフェース１５を介して把握される。そして、図１３の制御回路１４は、この最大の信号伝播時間と、遅延時間を設定すべき配線について推定された信号伝播時間と、の時間差を、遅延時間を設定すべき配線の遅延時間として確定する。
【００９６】
各配線について確定された遅延時間を規定する各パラメータは、遅延回路１内の記憶素子１３に記憶され、以上で計測モードが完了する。本発明の第２の実施例においても、第１の実施例と同様、計測モード完了後は通常モードへ戻る。
【００９７】
図１５は、図１３に示す本発明の第２の実施例による遅延回路内の入力遅延素子を示す基本ブロック図である。また、図１６は、図１３に示す本発明の第２の実施例による遅延回路内の出力遅延素子を示す基本ブロック図である。なお、図１５および１６では、図１２で示したような半導体チップとの接続線については表していない。
【００９８】
通常モード時においては、配線基板に電源が投入されると、遅延回路１にも電源が供給され、制御回路１４は、記憶素子１３から入力遅延素子１２−１および出力遅延素子１２−２ごとの遅延時間を規定するパラメータを読み出し、各入力遅延素子１２−１および出力遅延素子１２−２の遅延時間を設定する。
【００９９】
図１３のＪＴＡＧインタフェース１１からの指示により、記憶素子１３に記憶された入力遅延素子１２−１の遅延時間に関するパラメータが読み出されて、インタフェース１５を介してＤＡＴＡ線を経由して、入力遅延素子１２−１へ送付される。
【０１００】
図１５の入力遅延素子１２−１においては、制御回路２１は、受信した遅延時間に関するパラメータに基づいて、遅延タップ切替器２５を制御するが、必要な遅延時間を得ることができる個数だけの遅延要素２６が選択されるよう遅延タップ切替器２５のタップを切り替える。
【０１０１】
図１３のＪＴＡＧインタフェース１１からの指示により、記憶素子１３に記憶された出力遅延素子１２−２の遅延時間に関するパラメータが読み出されて、インタフェース１５を介してＤＡＴＡ線を経由して、出力遅延素子１２−２へ送付される。
【０１０２】
図１６の出力遅延素子１２−２においては、制御回路２１は、受信した遅延時間に関するパラメータに基づいて、遅延タップ切替器２５を制御するが、必要な遅延時間を得ることができる個数だけの遅延要素２６が選択されるよう遅延タップ切替器２５のタップを切り替える。
【０１０３】
なお、各遅延要素２６は、第１の実施例の場合と同様、そのそれぞれが所定の遅延量を電気的に生成するものであり、一例を挙げるとＬＣ受動素子などがある。なお、図示された遅延要素の個数は本発明を限定するものではなく、その他の個数であってもよい。ここの遅延要素２６が生成する遅延量の値を小さくした上でこの遅延要素２６の個数を多くすれば、遅延時間をより高精度に設定することができる。
【０１０４】
以上の一連の処理により、本発明の第２の実施例では、配線基板上に設けられた計測用基準配線について計測された信号伝播時間に基づいて、半導体チップ間の各配線の入力端および出力端のそれぞれに遅延回路として設けられた入力遅延素子および出力遅延素子について、それぞれに最適な遅延時間がプログラムされた（設定された）ことになる。
【０１０５】
なお、ＪＴＡＧインタフェース１１の入力ピンを適宜利用して、計測用基準配線についての信号伝播時間や、設定された半導体チップ間の各配線についての遅延時間を、ＪＴＡＧインタフェース１１を介して外部に読み出すことも可能である。
【０１０６】
次に、本発明の第２の実施例による遅延回路の配線基板への実装について説明する。ここでは、配線基板が、複数の半導体パッケージが搭載された実装基板である場合について図１７および１８を参照して説明する。ここでは、一例として、本発明の第２の実施例による遅延回路を遅延回路チップとする。
【０１０７】
図１７は、本発明の第２の実施例による遅延回路が、複数の半導体パッケージが搭載された実装基板に実装され、半導体パッケージ間を接続する各配線の遅延時間を調整する場合を例示する模式図である。
【０１０８】
ここでは、一例として、半導体パッケージ３００Ａおよび半導体パッケージ３００Ｂが実装基板２００に実装され、半導体パッケージ３００Ａには半導体チップ２Ａが実装され、半導体パッケージ３００Ｂには半導体チップ２Ｂが実装される場合を考える。なお、図示した実装基板２００に実装される半導体パッケージの個数および半導体チップの個数は、本発明を限定するものではなく、その他の個数であってもよい。
【０１０９】
半導体パッケージ３００Ａ上の半導体チップ２Ａと半導体パッケージ３００Ｂ上の半導体チップ２Ｂとは、実装基板２００に設けられた配線５１および５２によって電気的に接続される。これらの配線５１および５２の間では、配線長の違いによりスキューが発生する。したがって、遅延時間を調整するために、半導体パッケージ３００Ａ上の半導体チップ２Ａの入力端および出力端には、本発明の第２の実施例による遅延回路チップ１Ａが設けられる。一方、本発明の第２の実施例では、第１の実施例の場合とは異なり、半導体パッケージ３００Ｂ上には遅延回路チップを設ける必要はない。
【０１１０】
本発明の第２の実施例では、実装基板２００上に計測用基準配線１２６が設けられ、遅延回路チップ１Ａの計測用端子（図示せず）に接続される。そして、計測モード時において、遅延回路チップ１Ａ内の計測素子（図示せず）を用いて既に説明したように計測用基準配線１２６の信号伝播時間を実際に計測し、その計測結果に基づいて遅延時間を設定する。
【０１１１】
具体的には、図１７の例では、半導体パッケージ３００Ａ上の遅延回路チップ１Ａの出力端子から出力された伝播時間計測用信号は、計測用基準配線１２６を伝播する。すると、この伝播時間計測用信号は、反射した後、遅延回路チップ１Ａの計測素子（図示せず）に到達する。そして、遅延時間を設定すべき配線５１および５２の信号伝播時間が推定される。推定されたこれら信号伝播時間に基づいて、既に説明したような手法に従って、実装基板２００の配線５１および５２の遅延時間が設定される。
【０１１２】
図１８は、図１７に模式的に示された遅延回路の実装の例を例示する断面図である。実装基板２００には半導体パッケージ３００Ａおよび半導体パッケージ３００Ｂが実装される。図示の例では、半導体パッケージ３００Ａの一方の面に本発明の第１の実施例による遅延回路チップ１Ａが実装され、もう一方の面には半導体チップ２Ａが実装される。また、半導体パッケージ３００Ｂの一方の面に半導体チップ２Ｂが実装される。また、計測用基準配線１２６が実装基板２００上に設けられる。計測用基準配線１２６と遅延回路チップ１Ａ内の計測素子（図示せず）に接続される計測用端子はバンプ４７で構成される。遅延回路チップ１Ａの入力端子はバンプ４６ｉｎで構成され、遅延回路チップ１Ａの出力端子はバンプ４６ｏｕｔで構成される。また、半導体チップ２Ａおよび２Ｂの入力端子はそれぞれバンプ４２ｉｎで構成され、半導体チップ２Ａおよび２Ｂの出力端子はそれぞれバンプ４２ｏｕｔで構成される。図１７に示された配線５１および５２はそれぞれ図１８においては破線で示される。なお、この図において、参照符号４３は封止樹脂を示し、参照符号４４はパッドを示す。
【０１１３】
次に、配線基板が、複数の半導体チップが搭載された半導体パッケージである場合について図１９を参照して説明する。一例として、本発明の第２の実施例による遅延回路を遅延回路チップとする。図１９は、本発明の第２の実施例による遅延回路が、複数の半導体チップが搭載された半導体パッケージのうちの１つに実装され、半導体チップ間を接続する半導体パッケージの各配線の遅延時間を調整する場合を例示する模式図である。
【０１１４】
ここでは、一例として、半導体チップ２Ａおよび半導体チップ２Ｂが半導体パッケージ３００に実装される場合を考える。なお、図示した半導体パッケージ３００に実装される半導体チップの個数は、本発明を限定するものではなく、その他の個数であってもよい。
【０１１５】
半導体チップ２Ａと半導体チップ２Ｂとは、半導体パッケージ３００に設けられた配線５１および５２によって電気的に接続される。これらの配線５１および５２の間では、配線長の違いによりスキューが発生する。したがって、遅延時間を調整するために、半導体パッケージ３００上の半導体チップ２Ａの入力端および出力端には、本発明の第２の実施例による遅延回路チップ１Ａが設けられる。半導体パッケージ３００上に計測用基準配線１２６が設けられ、遅延回路チップ１Ａの計測用端子（図示せず）に接続される。そして、計測モード時において、遅延回路チップ１Ａ内の計測素子（図示せず）を用いて既に説明したように計測用基準配線１２６の信号伝播時間を実際に計測し、その計測結果に基づいて遅延時間を設定する。
【０１１６】
図１９の例では、半導体パッケージ３００上の遅延回路チップ１Ａの出力端子から出力された伝播時間計測用信号は、計測用基準配線１２６を伝播する。すると、この伝播時間計測用信号は、反射した後、遅延回路チップ１Ａの計測素子（図示せず）に到達する。そして、遅延時間を設定すべき配線５１および５２の信号伝播時間が推定される。推定されたこれら信号伝播時間に基づいて、既に説明したような手法に従って、半導体パッケージ３００の配線５１および５２の遅延時間が設定される。
【０１１７】
図２０は、図１９に模式的に示された遅延回路の実装の例を例示する断面図である。図示の例では、半導体パッケージ３００の一方の面に、半導体チップ２Ａ、本発明の第２の実施例による遅延回路チップ１Ａ、および半導体チップ２Ｂが実装される。また、計測用基準配線１２６が半導体パッケージ３００上に設けられる。計測用基準配線１２６と遅延回路チップ１Ａ内の計測素子（図示せず）に接続される計測用端子はバンプ４７で構成される。遅延回路チップ１Ａの入力端子はバンプ４６ｉｎで構成され、遅延回路チップ１Ａの出力端子はバンプ４６ｏｕｔで構成される。また、半導体チップ２Ａおよび２Ｂの入力端子はそれぞれバンプ４２ｉｎで構成され、半導体チップ２Ａおよび２Ｂの出力端子はそれぞれバンプ４２ｏｕｔで構成される。図１９に示された配線５１および５２はそれぞれ図２０においては破線で示される。なお、この図において、参照符号４３は封止樹脂を示し、参照符号４４はパッドを示す。
【０１１８】
次に、配線基板が、実装基板であり、この実装基板上に複数の半導体パッケージが実装され、そのうちの１つの半導体パッケージに複数の半導体チップが実装される場合について図２１を参照して説明する。一例として、本発明の第２の実施例による遅延回路を遅延回路チップとする。図２１は、複数の半導体パッケージが実装され、本発明の第２の実施例による遅延回路がそのうちの１つの半導体パッケージに複数の半導体チップが実装されている実装基板に実装され、半導体チップ間を接続する各配線の遅延時間を調整する場合を例示する模式図である。
【０１１９】
ここでは、一例として、実装基板２００に、半導体チップ２Ａが実装された半導体パッケージ３００Ａ、ならびに、半導体チップ２Ｃおよび２Ｄが実装された半導体パッケージ３００Ｃ、が実装される場合を考える。なお、図示した実装基板２００に実装される半導体パッケージの個数および半導体チップの個数は、本発明を限定するものではなく、その他の個数であってもよい。
【０１２０】
半導体パッケージ３００Ｃ上の半導体チップ２Ｃと半導体チップ２Ｄとは、半導体パッケージ３００Ｃに設けられた配線５１および５２によって電気的に接続される。また、半導体パッケージ３００Ａ上の半導体チップ２Ａは、実装基板２００に設けられた配線５３および５４によって半導体パッケージ３００Ｃ上の半導体チップ２Ｃに電気的に接続される。
【０１２１】
配線５１と配線５２の間、および、配線５３と配線５４の間では、配線長の違いによりスキューがそれぞれ発生する。したがって、遅延時間を調整するために、半導体チップ２Ｃの入力端および出力端には、図示のように、本発明の第２の実施例による遅延回路チップ１Ｃが設けられる。そしてさらに、半導体パッケージ３００Ｃ上には、配線５１および５２の遅延時間を設定するための計測用基準配線１２６Ｃが配線５１および５２に隣接して設けられ、遅延回路チップ１Ｃの計測用端子（図示せず）に接続される。同様に、半導体パッケージ３００Ｃの一部および実装基板２００上には、配線５３および５４の遅延時間を設定するための計測用基準配線１２６Ｃが配線５３および５４に隣接して設けられ、遅延回路チップ１Ａの計測用端子（図示せず）に接続される。そして、計測モード時において、遅延回路チップ１Ａ内の計測素子（図示せず）を用いて既に説明したように計測用基準配線１２６Ｃの信号伝播時間を実際に計測し、その計測結果に基づいて各配線５１、５２、５３および５４の遅延時間を設定する。
【０１２２】
図２２は、本発明の第２の実施例による遅延回路における遅延時間の調整についての動作フローを示すフローチャートである。
【０１２３】
ステップＳ１０１は、計測モード時において、遅延時間を設定すべき配線基板上に設けられた計測素子１７内の制御回路２１は、信号生成器２２に対し、伝播時間計測用信号を生成するよう制御する。これにより、信号生成器２２から、計測素子１７の計測用端子１２５に接続された計測用基準配線１２６に向けて、伝播時間計測用信号が送信される。同時にこのタイミングにおいて、制御回路２１は、遅延時間計測器２７に対し、伝播時間計測信号が生成されたことを通知する。この通知を受け、遅延時間計測器２７はタイムカウントを開始する。
【０１２４】
信号生成器２２が生成した伝播時間計測用信号は、計測用基準配線１２６上を伝播した後、反射され、計測用基準配線１２６上を再び伝播し、計測用端子１２５を経由した後、計測素子１７に到達する。
【０１２５】
次いで、ステップＳ１０２において、計測素子１７は、計測用基準配線１２６で反射されて戻ってきた伝播時間計測用信号を、遅延時間計測器２７において受信する。遅延時間計測器２７は、受信したタイミングでタイムカウントを停止する。これにより、遅延時間計測器２７が伝播時間計測用信号を受信した時刻と、信号生成器２２が伝播時間計測用信号を送信した時刻と、の時間差が計測されたことになる。この計測データは、制御回路２１へ送付される。制御回路２１は、受信した計測データを計測データレジスタ３２へ書き込む。各計測用基準配線ごとの計測データは、対応する計測素子１７によって取得され、それぞれ計測素子１７内の計測データレジスタ３２へ書き込まれる。各計測素子１７内の計測データレジスタ３２に書き込まれた各計測データは、ＪＴＡＧインタフェース１１によって制御レジスタ３１を利用しながらＤＡＴＡ出力線を経由して読み出される。
【０１２６】
次いで、ステップＳ１０３において、コンピュータは、ＪＴＡＧインタフェース１１を介して読み出された計測データに基づき、遅延時間計測器２７が伝播時間計測用信号を受信した時刻と、信号生成器２２が伝播時間計測用信号を送信した時刻と、の時間差の半分の時間を、計測用基準配線１２６についての信号伝播時間として算出する。
【０１２７】
次いで、ステップＳ１０４において、コンピュータは、計測用基準配線１２６の信号伝播時間と長さとから、計測用基準配線１２６の単位長さ当たりの信号伝播時間を算出することができるので、この計測用基準配線１２６の単位長さ当たりの信号伝播時間と遅延時間を設定すべき配線基板の配線の設計長さとから、遅延時間を設定すべき配線基板の配線の遅延時間を、計算により推定する。
【０１２８】
コンピュータは、上述のようにして推定された配線基板の各配線についての信号伝播時間の中から最大の信号伝播時間を探索する。この最大の信号伝播時間は、図１３の制御回路１４によって、インタフェース１５を介して把握される。ステップＳ１０５では、図１３の制御回路１４は、この最大の信号伝播時間と、遅延時間を設定すべき配線について推定された信号伝播時間と、の時間差を、遅延時間を設定すべき配線の遅延時間として確定する。
【０１２９】
そして、ステップＳ１０６において、通常モード時に、各入力遅延素子および各出力遅延素子に対して、それぞれ最適な遅延時間がプログラム（設定）される。
【産業上の利用可能性】
【０１３０】
本発明は、配線基板の各配線の信号伝播の遅延時間を調整するための回路に適用することができる。本発明の第１および第２のの実施例によれば、配線基板の各配線の信号伝播の遅延時間を電気的な手法により設定することができるので、遅延時間を容易に調整することができるとともに何度も変更することができる。また、本発明の第１および第２のの実施例によれば、配線基板のスキューを簡単に計測することができ、その計測結果に基づいて遅延時間を設定するので、従来のような設計作業時における計算に基づく遅延時間の設定に比べて高精度である。またさらに、配線基板の小型化および高密度実装にも対応可能な遅延回路を実現することができる。また、本発明の第１の実施例によれば遅延時間を調整もしくは変更するための特別な治具や測定装置を外部に必要としない。また、本発明の第２の実施例によれば、周囲の熱の変化の影響を受けにくい遅延時間の設定が可能である。
【図面の簡単な説明】
【０１３１】
【図１】本発明の第１の実施例による遅延回路の、配線基板上における実装例を示す図である。
【図２】本発明の第１の実施例による遅延回路を示す基本ブロック図である。
【図３】図２に示す本発明の第１の実施例による遅延回路内の遅延素子を示す基本ブロック図である。
【図４】本発明の第１の実施例による遅延回路の配線基板への実装の第１の例を例示する断面図である。
【図５】本発明の第１の実施例による遅延回路の配線基板への実装の第２の例を例示する断面図である。
【図６】本発明の第１の実施例による遅延回路の配線基板への実装の第３の例を例示する断面図である。
【図７】本発明の第１の実施例による遅延回路の配線基板への実装の第４の例を例示する断面図である。
【図８】本発明の第１の実施例による遅延回路が、複数の半導体パッケージが搭載された実装基板に実装され、半導体パッケージ間を接続する各配線の遅延時間を調整する場合を例示する模式図である。
【図９】図８に模式的に示された遅延回路の実装の例を例示する断面図である。
【図１０】本発明の第１の実施例による遅延回路が、複数の半導体チップが搭載された半導体パッケージに実装され、半導体チップ間を接続する半導体パッケージの各配線の遅延時間を調整する場合を例示する模式図である。
【図１１】本発明の第１の実施例による遅延回路が、複数の半導体パッケージが実装され、そのうちの１つの半導体パッケージに複数の半導体チップが実装されている実装基板に実装され、半導体チップ間を接続する各配線の遅延時間を調整する場合を例示する模式図である。
【図１２】本発明の第２の実施例による遅延回路の、配線基板上における実装例を示す図である。
【図１３】本発明の第２の実施例による遅延回路を示す基本ブロック図である。
【図１４】図１３に示す本発明の第２の実施例による遅延回路内の計測素子を示す基本ブロック図である。
【図１５】図１３に示す本発明の第２の実施例による遅延回路内の入力遅延素子を示す基本ブロック図である。
【図１６】図１３に示す本発明の第２の実施例による遅延回路内の出力遅延素子を示す基本ブロック図である。
【図１７】本発明の第２の実施例による遅延回路が、複数の半導体パッケージが搭載された実装基板に実装され、半導体パッケージ間を接続する各配線の遅延時間を調整する場合を例示する模式図である。
【図１８】図１７に模式的に示された遅延回路の実装の例を例示する断面図である。
【図１９】本発明の第２の実施例による遅延回路が、複数の半導体チップが搭載された半導体パッケージのうちの１つに実装され、半導体チップ間を接続する半導体パッケージの各配線の遅延時間を調整する場合を例示する模式図である。
【図２０】図１９に模式的に示された遅延回路の実装の例を例示する断面図である。
【図２１】複数の半導体パッケージが実装され、本発明の第２の実施例による遅延回路がそのうちの１つの半導体パッケージに複数の半導体チップが実装されている実装基板に実装され、半導体チップ間を接続する各配線の遅延時間を調整する場合を例示する模式図である。
【図２２】本発明の第２の実施例による遅延回路における遅延時間の調整についての動作フローを示すフローチャートである。
【符号の説明】
【０１３２】
１、１Ａ、１Ｂ    遅延回路
２、２Ａ、２Ｂ    半導体チップ
１１    ＪＴＡＧインタフェース
１２    遅延素子
１３    記憶素子
１４    制御回路
１５    インタフェース
１６    切替器
１７    計測素子
２１    制御回路
２２    信号生成器
２３    入力切替器
２４    出力切替器
２５    遅延タップ切替器
２６    遅延要素
２７    遅延時間計測器
３１    制御レジスタ
３２    計測データレジスタ
４０    ランド
４１    はんだボール
４２、４２ｉｎ、４２ｏｕｔ、４６ｉｎ、４６ｏｕｔ    バンプ
４３    封止樹脂
４４    パッド
５０、５１、５２、５３、５４、５５、５６    配線
１００    配線基板
１２１    入力バッファ
１２２    入力端子
１２３    出力ドライバ
１２４    出力端子
１２５    計測用端子
１２６    計測用基準配線
２００    実装基板
３００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ    半導体パッケージ
【図１】
0005173402.tif 000002
【図２】
0005173402.tif 000003
【図３】
0005173402.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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