(57)【特許請求の範囲】
【請求項１】
ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層と、
前記チャネル層上に設けられ、少なくとも一層のｐ型層を含むＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層と、
前記ｐ型層を介して前記チャネル層に対向するとともに前記キャリア供給層上に設けられたソース電極、ドレイン電極およびゲート電極と、を有し、
前記チャネル層内に二次元電子ガスが生成され、
前記キャリア供給層の前記ゲート電極との界面におけるＡｌ組成比ｘaと前記チャネル層との界面におけるＡｌ組成比ｘ1が、
ｘａ＜ｘ１
であるとともに、
前記Ａｌ組成比ｘa、前記ｐ型層の厚さｔ、不純物濃度ＮAおよび活性化率ηが、
【数３】
0005223670.tif 000033
を満たす電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
【数４】
0005223670.tif 000034
を満たす電界効果トランジスタ。
【請求項３】
請求項１又は２に記載の電界効果トランジスタにおいて、
前記ゲート電極が、前記ソース電極および前記ドレイン電極と同一平面内に設けられた電界効果トランジスタ。
【請求項４】
ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層と、
前記チャネル層上に設けられ、少なくとも一層のｐ型層を含むＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層と、
前記ｐ型層を介して前記チャネル層に対向するとともに前記キャリア供給層上に設けられたソース電極、ドレイン電極、およびゲート電極と、を有し、
前記ゲート電極が、前記キャリア供給層の一部を除去して形成されたリセス部に接触して形成される電界効果トランジスタであって、
前記リセス部と前記チャネル層の間における前記ｐ型層の厚さｔ、不純物濃度ＮAおよび活性化率ηが、
５．６×１０11ｘ＜ＮA×η×ｔ［ｃｍ-2］＜５．６×１０13ｘ
を満たす電界効果トランジスタ。
【請求項５】
ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層と、
前記チャネル層上に設けられ、少なくとも一層のｐ型層を含むＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層と、
前記ｐ型層を介して前記チャネル層に対向するとともに前記キャリア供給層上に設けられたソース電極、ドレイン電極、およびゲート電極と、を有し、
前記ゲート電極が、前記キャリア供給層の一部を除去して形成されたリセス部に接触して形成された電界効果トランジスタであって、
前記キャリア供給層の前記ゲート電極との界面におけるＡｌ組成比ｘaが、前記チャネル層との界面におけるＡｌ組成比ｘ1より小さいとともに、前記Ａｌ組成比ｘa、前記Ａｌ組成比ｘ1、前記リセス部と前記チャネル層の間における前記ｐ型層の厚さｔ、不純物濃度ＮAおよび活性化率ηが、
５．６×１０11ｘ1＜ＮA×η×ｔ［ｃｍ-2］＋５．６×１０13（ｘ1−ｘa）＜５．６×１０13ｘ1
を満たす電界効果トランジスタ。
【請求項６】
請求項１乃至５いずれかに記載の電界効果トランジスタにおいて、
閾値電圧が負である電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に、ＩＩＩ族窒化物半導体を材料として含むヘテロ接合電界効果トランジスタ（Hetero Junction Field Effect Transistor：ＨＪＦＥＴ）に関する。
【背景技術】
【０００２】
従来のヘテロ接合電界効果トランジスタ（Hetero Junction Field Effect Transistor：ＨＪＦＥＴ）として、従来、非特許文献１および特許文献１に記載のものがある。【０００３】
図１５は、非特許文献１に記載のＨＪＦＥＴの構成を示す断面図である。
図１５に示したＨＪＦＥＴにおいては、サファイア基板２００上に、バッファ層２０１、窒化ガリウム（ＧａＮ）からなるチャネル層２０２、窒化アルミニウム・ガリウム（ＡｌＧａＮ）からなるキャリア供給層２０３がこの順に積層されている。【０００４】
また、このＨＪＦＥＴにおいては、ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層２０２のキャリア供給層２０３との界面近傍に、二次元電子ガス２０４が形成される。【０００５】
また、キャリア供給層２０３上に、ソース電極２０５Ｓおよびドレイン電極２０５Ｄが形成され、オーム性接触がとられている。ＡｌＧａＮキャリア供給層２０３上のソース電極２０５Ｓとドレイン電極２０５Ｄに挟まれた領域に、ゲート電極２０７が形成され、キャリア供給層２０３との界面２０３Ａにてショットキー性接触がとられている。【０００６】
また、キャリア供給層２０３およびゲート電極２０７上には、窒化珪素（ＳｉＮ）からなる表面保護膜２０８が設けられている。【０００７】
また、特許文献１には、ノンドープＧａＮ層からなるチャネル層とチャネル層上に接して設けられたＡｌＧａＮからなるバリア層を有するノーマリオフのＨＪＦＥＴが記載されている。また、本来ノーマリオンであるＨＪＦＥＴにおいてノーマリオフを実現するために、ゲート電極下のバリア層内にｐ型不純物を含むｐ型半導体層を設けることが記載されている。
【非特許文献１】安藤（Ｙ．Ａｎｄｏ）ら、テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイス・ミーティング（Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ）、第３８１頁、２００１年
【特許文献１】特開２００４−２７３４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＧａＮ、ＡｌＧａＮ等のＩＩＩ族窒化物半導体のショットキー界面においては、フェルミレベルのピニングの影響が小さいため、障壁高さが金属の仕事関数と半導体の電子親和力の差で決定されることが知られている。このため、たとえばＡｌ組成比０．２のＡｌＧａＮにおけるショットキー障壁高さは、電極金属に若干依存するものの、０．８〜１．０ｅＶ程度と比較的低くなる。これにより、図１５を参照して前述したＨＪＦＥＴのように、キャリア供給層としてＡｌＧａＮを用いたＩＩＩ族窒化物系ＨＪＦＥＴでは、ゲートリーク電流密度が高く、動作ドレイン電圧が制限されるという課題があった。【０００９】
また、背景技術の項で前述した特許文献１においては、ノーマリオフ構造つまり閾値電圧が正であるため、ゲート電極の直下の領域以外の領域にｐ型半導体層が形成されていると、その形成領域のチャネル濃度が減少してしまい、電流が流れにくくなってしまう構成となっていた。【００１０】
また、ゲート電極の直下の領域近傍にのみｐ型不純物を導入するため、製造工程が煩雑であった。
【課題を解決するための手段】
【００１１】
本発明によれば、
ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層と、
前記チャネル層上に設けられ、少なくとも一層のｐ型層を含むＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層と、
前記ｐ型層を介して前記チャネル層に対向するとともに前記キャリア供給層上に設けられたソース電極、ドレイン電極およびゲート電極と、
を有し、
前記キャリア供給層のＡｌ組成比ｘ、前記ｐ型層の厚さｔ、不純物濃度ＮAおよび活性化率ηが、【００１２】
【数１】
0005223670.tif 000002
【００１３】
を満たす電界効果トランジスタが提供される。【００１４】
また、本発明によれば、
ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層と、
前記チャネル層上に設けられ、少なくとも一層のｐ型層を含むＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層と、
前記ｐ型層を介して前記チャネル層に対向するとともに前記キャリア供給層上に設けられたソース電極、ドレイン電極およびゲート電極と、
を有し、
前記チャネル層内に二次元電子ガスが生成され、
前記キャリア供給層の前記ゲート電極との界面におけるＡｌ組成比ｘaと前記チャネル層との界面におけるＡｌ組成比ｘ1とが、
ｘａ＜ｘ１
であるとともに、
前記Ａｌ組成比ｘa、前記ｐ型層の厚さｔ、不純物濃度ＮAおよび活性化率ηが、【００１５】
【数２】
0005223670.tif 000003
【００１６】
を満たす電界効果トランジスタが提供される。【００１７】
本発明においては、ゲート電極下の電子に対するポテンシャル障壁が厚くなり、ゲートリーク電流を減少させることができる。また、ｐ型不純物をドーピングしない場合と比較して、最大ドレイン電流の低下が規定値以内に抑制される。【００１８】
また、本発明においては、後述するように、電界効果トランジスタの閾値電圧が負である。閾値電圧が正であった背景技術の項で前述した特許文献１に記載のＨＪＦＥＴに対し、本発明によれば、ｐ型層上にソース電極およびドレイン電極を設けた構成とした場合にも、キャリア供給層全体で二次元電子ガスが効率よく発生し、電流を安定的に供給することができる。【００１９】
さらに、本発明では、表面電荷の影響を受けやすいソース−ゲート間、ゲート−ドレイン間にもｐ型層が存在する。このため、ｐ型層により表面電荷の影響を部分的に遮蔽でき、電流−電圧特性が表面状態に対して安定になる。たとえば、ゲート電極に大振幅の電圧を入力した時にドレイン電流の振幅が低下する現象、いわゆる電流コラプス現象が抑制される。【００２０】
本発明において、前記ゲート電極の一部が前記キャリア供給層に埋設されていてもよい。また、本発明において、ｐ型層の一部がエッチング除去された埋め込みゲート構造であってもよい。この場合にも、ゲート電極が接するリセス部とチャネル層の間に存在するｐ型層のシート不純物濃度とが上述した関係を満たす構成とすることにより、同様の効果が得られる。【００２１】
すなわち、本発明によれば、
ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層と、
前記チャネル層上に設けられ、少なくとも一層のｐ型層を含むＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層と、
前記ｐ型層を介して前記チャネル層に対向するとともに前記キャリア供給層上に設けられたソース電極、ドレイン電極、およびゲート電極と、を有し、
前記ゲート電極が、前記キャリア供給層の一部を除去して形成されたリセス部に接触して形成される電界効果トランジスタであって、
前記リセス部と前記チャネル層の間における前記ｐ型層の厚さｔ、不純物濃度ＮAおよび活性化率ηが、
５．６×１０11ｘ＜ＮA×η×ｔ［ｃｍ-2］＜５．６×１０13ｘ
を満たす電界効果トランジスタが提供される。【００２２】
また、本発明によれば、
ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層と、
前記チャネル層上に設けられ、少なくとも一層のｐ型層を含むＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層と、
前記ｐ型層を介して前記チャネル層に対向するとともに前記キャリア供給層上に設けられたソース電極、ドレイン電極、およびゲート電極と、を有し、
前記ゲート電極が、前記キャリア供給層の一部を除去して形成されたリセス部に接触して形成された電界効果トランジスタであって、
前記キャリア供給層の前記ゲート電極との界面におけるＡｌ組成比ｘaが、前記チャネル層との界面におけるＡｌ組成比ｘ1より小さいとともに、前記Ａｌ組成比ｘa、前記Ａｌ組成比ｘ1、前記リセス部と前記チャネル層の間における前記ｐ型層の厚さｔ、不純物濃度ＮAおよび活性化率ηが、
５．６×１０11ｘ1＜ＮA×η×ｔ［ｃｍ-2］＋５．６×１０１３（ｘ1−ｘa）＜５．６×１０13ｘ1
を満たす電界効果トランジスタが提供される。【００２３】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【発明の効果】
【００２４】
以上説明したように本発明によれば、ＩＩＩ族窒化物系ＨＪＦＥＴのゲートリーク電流を減少させることができる。
【図面の簡単な説明】
【００２５】
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。【００２６】
【図１】実施携帯におけるＨＪＦＥＴの断面構造を示す断面図である。
【図２】実施例におけるＨＪＦＥＴのポテンシャル分布を示す図である。
【図３】実施例におけるＨＪＦＥＴのゲート電流のｐ型不純物濃度依存性を示す図である。
【図４】実施例におけるＨＪＦＥＴの最大ドレイン電流のｐ型不純物濃度依存性を示す図である。
【図５】実施例におけるＨＪＦＥＴの閾値電圧のｐ型不純物濃度依存性を示す図である。
【図６】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図７】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図８】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図９】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図１０】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図１１】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図１２】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図１３】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図１４】実施例におけるＨＪＦＥＴの断面構造を示す断面図である。
【図１５】従来のＨＪＦＥＴの断面構造を示す断面図である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。【００２８】
まず、本発明の理解を容易にするために、本発明の概要について説明する。【００２９】
図１は、本実施形態におけるＨＪＦＥＴの構成を示す断面図である。図１に示したＨＪＦＥＴ１１０において、炭化珪素（ＳｉＣ）からなる基板１０上に、窒化アルミニウム（ＡｌＮ）層からなるバッファ層１１、ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層１２およびＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層１３がこの順に接して設けられている。【００３０】
本実施形態では、チャネル層１２が、アンドープＧａＮ層からなる。【００３１】
また、キャリア供給層１３は、チャネル層１２上に設けられ、少なくとも一層のｐ型層を含む。本実施形態では、キャリア供給層１３が、ｐ型ＡｌxＧａ1-xＮからなる。このｐ型ＡｌxＧａ1-xＮ層は、チャネル層１２に接するとともにソース／ドレイン間の領域全体にわたって設けられている。【００３２】
ＨＪＦＥＴ１１０においては、ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層１２のキャリア供給層１３との界面近傍に、二次元電子ガス１４が形成される。ＨＪＦＥＴ１１０は、ゲート電極に電圧を印加しない状態で、ソース電極とゲート電極との間の領域およびゲート電極とドレイン電極との間の領域において、チャネル層内に二次元電子ガスが生成する構成となっている。つまり、ＨＪＦＥＴ１１０の閾値電圧は負である。【００３３】
また、ソース電極１５Ｓ、ドレイン電極１５Ｄおよびゲート電極１７は、上記ｐ型層を介してチャネル層１２に対向するとともにキャリア供給層１３上に設けられている。
具体的には、ｐ型ＡｌＧａＮからなるキャリア供給層１３上には、ソース電極１５Ｓおよびドレイン電極１５Ｄが形成され、それぞれ、キャリア供給層１３に対してオーム性接触がとられている。ゲート電極１７は、ソース電極１５Ｓおよびドレイン電極１５Ｄと同一平面内に設けられており、ゲート電極１７の底面がソース電極１５Ｓおよびドレイン電極１５Ｄの底面と同一水準に位置する。【００３４】
また、キャリア供給層１３上のソース電極１５Ｓとドレイン電極１５Ｄで挟まれた部位には、ゲート電極１７が設けられ、界面１３Ａにてキャリア供給層１３とショットキー性接触がとられている。ゲート電極１７の電位を調整して二次元電子ガス１４の濃度を変調することにより、トランジスタとして動作する。【００３５】
また、ソース電極１５Ｓの上面からドレイン電極１５Ｄの上面にわたって、ゲート電極１７が形成されたキャリア供給層１３上にＳｉＮからなる表面保護膜１８が設けられ、ソース電極１５Ｓとドレイン電極１５Ｄとの間の領域を被覆している。【００３６】
また、ＨＪＦＥＴ１１０において、ｐ型ＡｌＧａＮからなるキャリア供給層１３のＡｌ組成比ｘ、ｐ型ＡｌＧａＮからなるキャリア供給層１３の厚さｔ、ｐ型ＡｌＧａＮ中の不純物濃度ＮAおよび活性化率ηが、
【数３】
0005223670.tif 000004
を満たす。
以下、この点について説明する。【００３７】
まず、ＡｌＧａＮ／ＧａＮへテロ界面には、ＩＩＩ族原子とＮ原子間の自発性分極およびＡｌＧａＮとＧａＮの間の格子定数差に基づくピエゾ分極に伴い、固定電荷が発生する。この分極電荷の面密度σPは、ＡｌＧａＮ層のＡｌ組成比ｘの関数として下記式（１）により近似できることが知られている。【００３８】
【数４】
0005223670.tif 000005
【００３９】
上記式（１）において、ｑ（＝１．６×１０-19Ｃ）は素電荷、ａ（＝５．６×１０13ｃｍ-2）は比例係数である。分極電荷の符号は、通常のＧａ面成長の場合、ＧａＮ上のＡｌＧａＮ界面が正、ＡｌＧａＮ上のＧａＮ界面が負である。一方、ｐ型ＡｌＧａＮ層の厚さをｔ、ｐ型不純物の濃度をＮA、活性化率をηとすると、イオン化不純物電荷の面密度σAは下記式（２）によって表わされる。【００４０】
【数５】
0005223670.tif 000006
【００４１】
なお、ｐ型ＡｌＧａＮ層の厚さｔとは、ゲート電極１７との接触部におけるキャリア供給層１３の厚さのことである。図１に示したＨＪＦＥＴ１１０では、ゲート電極１７が、ソース電極１５Ｓおよびドレイン電極１５Ｄと同一平面内に設けられており、ゲート電極１７との接触部を含むソース電極１５Ｓとドレイン電極１５Ｄとの間の領域の全体において、一様な厚さのキャリア供給層１３が設けられている。また、後述するように、ゲート電極が、キャリア供給層の一部を除去して形成された構成、つまりいわゆるゲートリセス構造である場合、ｐ型ＡｌＧａＮ層の厚さｔは、リセス部に接触して形成されたゲート電極との接触面におけるキャリア供給層１３の厚さである。【００４２】
ここで、ＨＪＦＥＴ１１０の閾値電圧は負であるため、ゲート電極１７に電圧を印加しない状態で、チャネル層１２のキャリア供給層１３との界面近傍に、二次元電子ガス１４が発生している。【００４３】
この場合、イオン化不純物電荷密度σA（符号：負）の絶対値が分極電荷密度σP（符号：正）の絶対値より低ければ、すなわち、下記式（３）を満たす構成であれば、ＧａＮからなるチャネル層１２のＡｌＧａＮからなるキャリア供給層１３との界面近傍に、二次元電子ガス１４が生成する。【００４４】
【数６】
0005223670.tif 000007
【００４５】
また、この条件を上記式（１）および（２）を用いて書き直すと下記式（３'）のようになる。【００４６】
【数７】
0005223670.tif 000008
【００４７】
また、ＡｌＧａＮからなるキャリア供給層１３にｐ型不純物をドーピングすることにより、上に凸の伝導帯プロファイルが得られる。このため、電子に対するエネルギー障壁が厚くなってゲートトンネル電流が抑制できることが期待される。しかし、ｐ型不純物濃度が低すぎる場合には、エネルギー障壁の厚さが不充分でゲートリーク電流の抑制効果が得られない可能性がある。一方、ｐ型不純物濃度が高過ぎる場合には、二次元電子ガス１４が形成されない可能性があるが、上記式（３）または（３'）を満たす構成とすることにより、二次元電子ガスを生成させることができる。【００４８】
そこで、素子構造パラメータと素子特性の関係を数値計算によって明らかにすることにより、ゲートトンネル電流が低減されるｐ型不純物濃度条件を設計した。【００４９】
まず、ポアッソン方程式を解くことにより、伝導帯エネルギー分布を計算した。図２は計算された基板に垂直な方向の伝導帯エネルギー分布の一例を示す図である。図２は、キャリア供給層１３のゲート電極１７との界面（距離＝０）からの距離を示し、距離が長いほどゲート電極１７から遠ざかる。【００５０】
図２においては、ＡｌＧａＮからなるキャリア供給層１３における実効的な不純物濃度、つまり、ｐ型不純物濃度と活性化率の積であるＮA×ηが、０ｃｍ-3、５×１０17ｃｍ-3および１×１０18ｃｍ-3の三通りの計算結果を示した。ここで、ＡｌＧａＮ層のＡｌ組成比ｘは２０％と仮定した。【００５１】
また、図２において、ＮA×η＝０ｃｍ-3の結果は、図１５に示した従来の構成の場合に対応している。図２に示したように、ＮA×η＝０ｃｍ-3の場合、ＡｌＧａＮ層内で直線状の伝導帯エネルギー分布が得られる。このため、ゲート界面における電子のトンネル障壁が薄くなり、トンネル電流が増大する。【００５２】
一方、ＮA×η＝５×１０17ｃｍ-3の場合には、負のイオン化不純物電荷に起因して、上に凸の伝導帯エネルギー分布が得られる。このため、ゲート界面における電子のトンネル障壁が厚くなり、トンネル電流が減少する。ＮA×η＝１×１０18ｃｍ-3の場合には、ゲート界面における電子のトンネル障壁がさらに厚くなり、トンネル電流がさらに減少すると期待される。【００５３】
次に、伝導帯エネルギー分布の計算結果に基づいて、ＡｌＧａＮからなるキャリア供給層１３を介して流れるトンネル電流密度を計算した。【００５４】
図３は、トンネル電流密度から見積もられたゲートリーク電流のＮA×η依存性である。Ａｌ組成比ｘは１５％、２０％、２５％の三通りの結果を示した。ここで、ｐ型ＡｌＧａＮ層の厚さはｔ＝２０ｎｍと仮定した。【００５５】
図３より、図中黒丸（●）により表示した点を境界として、高濃度側で逆方向ゲートリーク電流が急激に減少することが示された。そこで、この点をもってＮA×ηの下限とする。この点は、上記式（１）および式（２）より、 
｜σA｜＝｜σP｜／１００
となる条件である。これよりＮA×ηが高濃度側で逆方向ゲート電流が急激に減少する。これより、ゲートリーク電流を効果的に低減させる条件として、下記式（４）または（４'）が得られる。なお、下記式（４）および（４'）は、上記式（１）および（２）より互いに書き直すことができる。【００５６】
【数８】
0005223670.tif 000009
【００５７】
【数９】
0005223670.tif 000010
【００５８】
上記式（３'）と（４'）を組み合わせることにより、チャネル内に二次元電子ガスを形成できるとともに、ゲート電流抑制効果が得られる条件は以下のようになる。
５．６×１０11ｘ＜ＮA×η×ｔ［ｃｍ-2］＜５．６×１０13ｘ 【００５９】
また、ゲートリーク電流をより一層減少させるためには、下記式（５）を満たす構成とすればよい。この場合には、逆方向ゲート電流がアンドープの場合の１／１０倍程度にまで減少する。また、下記式（５）を上記式（１）および（２）を用いて書き直すと下記式（５'）のようになる。【００６０】
【数１０】
0005223670.tif 000011
【００６１】
【数１１】
0005223670.tif 000012
【００６２】
次に、最大ドレイン電流ＩmaxのＮA×η依存性を計算した。
図４は計算されたＩmaxのＮA×η依存性である。図４においては、Ａｌ組成比ｘが１５％、２０％および２５％の三通りの結果を示した。また、キャリア供給層１３であるｐ型ＡｌＧａＮ層の厚さはｔ＝２０ｎｍと仮定した。【００６３】
図４より、ＮA×ηの増加とともにＩmaxは減少する。しかしながら、図４中では、白丸（○）により表示した条件、つまり｜σA｜＝｜σP｜／２となる条件を境界として、それより低濃度であればＩmaxの減少率は５０％以内に抑制されることが示された。本条件をもってＮA×ηの上限とすれば、Ｉmax減少量を５０％以内とすることができるので、電流駆動能力の著しい低下をさらに確実に抑制することができる。この条件は、下記式（６）または（６'）に示される。なお、これらの式は、上記式（１）および（２）を用いて互いに書き直すことができる。【００６４】
【数１２】
0005223670.tif 000013
【００６５】
【数１３】
0005223670.tif 000014
【００６６】
Ｉmax減少量をさらに小さくする観点では、下記式（７）または（７'）に示される条件とすることが好ましい。この場合には、Ｉmaxの減少率は２０％以内に抑制されることが示された。【００６７】
【数１４】
0005223670.tif 000015
【００６８】
【数１５】
0005223670.tif 000016
【００６９】
最後に、閾値電圧ＶthのＮA×η依存性を計算した。
図５は計算されたＶthのＮA×η依存性である。図５においては、Ａｌ組成比ｘが１５％、２０％および２５％の三通りの結果を示した。また、ｐ型ＡｌＧａＮ層の厚さはｔ＝２０ｎｍと仮定した。【００７０】
図５より、ＮA×ηの増加とともに、Ｖthは正側に移動する。図５中に、式（４）の臨界点、つまり 
｜σA｜＝｜σP｜／１００ 
となる条件を黒丸で示した。また、式（６）の臨界点、つまり 
｜σA｜＝｜σP｜／２ 
となる条件を白丸で示した。【００７１】
また、図５より、式（４）かつ（６）を満たす範囲、つまり 
｜σP｜／１００＜｜σA｜＜｜σP｜／２ 
を満たす範囲では、Ｖthは負となることがわかる。【００７２】
Ｖthが負となる条件においては、ゲート電極１７に正電荷を印加しなくても二次元電子ガス１４が生成されるため、ゲート電極１７下のみならず、ソース電極１５Ｓとゲート電極１７の間のチャネル層１２内にも二次元電子ガス１４が生成される。同様に、ゲート電極１７とドレイン電極１５Ｄの間のチャネル層１２内にも二次元電子ガス１４が生成される。【００７３】
本実施形態では、背景技術の項で前述した特許文献１の場合と異なり、閾値電圧が負であるため、ゲート電極１７下のみに選択的にｐ型不純物をドーピングしなくてもトランジスタとして動作するため、プロセスが簡略になり、素子作製のコスト低下、歩留り向上に繋がる。【００７４】
さらに、本実施形態では、表面電荷の影響を受けやすいソース−ゲート間、ゲート−ドレイン間にもｐ型層が存在する。このため、ｐ型層により表面電荷の影響を部分的に遮蔽でき、電流−電圧特性が表面状態に対して安定になる。たとえば、電流コラプス現象が抑制される。【００７５】
以上の考察より、上記式（４）または（４'）を満たす構成とすることにより、ゲートリーク電流を効果的に抑制できることがわかる。さらに、ゲートリーク電流を抑制するとともに、Ｉmaxの低減をさらに抑制するためのＮA×ηの範囲は、下記式（８）または（８'）で表される。【００７６】
【数１６】
0005223670.tif 000017
【００７７】
【数１７】
0005223670.tif 000018
【００７８】
上記式（８）または（８'）を満たす構成とすることにより、ゲート電極１７下の電子に対するポテンシャル障壁を厚くし、ゲートリーク電流を減少させるとともに、所定の最大ドレイン電流および閾値電圧を有するＩＩＩ族窒化物系ＨＪＦＥＴが得られる。これにより、ＨＪＦＥＴの高周波性能、電力性能をさらに向上させることができる。なお、図５を参照して前述したように、下記式（８）または（８'）を満たす構成において、閾値電圧Ｖthは負である。【００７９】
さらに、ＮA×ηのより一層好ましい範囲は、下記式（９）または（９'）で表される。【００８０】
【数１８】
0005223670.tif 000019
【００８１】
【数１９】
0005223670.tif 000020
【００８２】
以上においては、ＡｌＧａＮ層からなるキャリア供給層１３内のｐ型不純部濃度が実質的に均一である場合について説明した。【００８３】
ＡｌＧａＮ層からなるキャリア供給層の内部におけるＮＡおよびηが不均一な場合には、上記式（８'）および（９'）において、それぞれ、ＮA×η×ｔの部分を下記式に読み替えて、より一般化した式（８''）および（９''）を用いることにより、同様に計算できる。【００８４】
【数２０】
0005223670.tif 000021
【００８５】
【数２１】
0005223670.tif 000022
【００８６】
【数２２】
0005223670.tif 000023
【００８７】
ここで、ＮA（ｙ）は不純物濃度分布、η（ｙ）は活性化率分布で、積分は基板に垂直な方向に行う。積分範囲はＡｌＧａＮキャリア供給層１３のチャネル層１２との界面からゲート電極１７との界面までとする。なお、図１のＨＪＦＥＴ１１０では、ＮA（ｙ）およびη（ｙ）がそれぞれ一定値ＮAおよびηであるため、上記積分値がＮA×η×ｔとなる。【００８８】
図１では、ｐ型層中のＡｌ組成比が、積層方向において一定である構成を示した。次に、図６を参照して、ｐ型層中のＡｌ組成比が、積層方向において一定でない場合について説明する。
図６は、本実施形態におけるＨＪＦＥＴの別の構成を示す断面図である。図６に示したＨＪＦＥＴ１２０は、図１に示したＨＪＦＥＴ１１０において、ｐ型ＡｌＧａＮ層からなるキャリア供給層１３をｐ型傾斜組成ＡｌＧａＮ層からなるキャリア供給層２３で置き換えたものである。【００８９】
ここで、ＡｌＧａＮ層からなるキャリア供給層２３のＡｌ組成比ｘは、チャネル界面（ｘ＝ｘ1）から表面（ｘ＝ｘ2）に向かって連続的に減少している（ｘ1＞ｘ2）。なお、図６等において、ＡｌＧａＮ層のＡｌ組成比ｘについて、チャネル界面（ｘ＝ｘ1）から表面（ｘ＝ｘ2）に向かって連続的に減少していることを、「ｘ＝ｘ１→ｘ２」とも表す。【００９０】
また、ＨＪＦＥＴ１２０はプレーナ構造である。つまり、ゲート電極１７が、ソース電極１５Ｓおよびドレイン電極１５Ｄと同一平面内に設けられており、ゲート電極１７の底面がソース電極１５Ｓおよびドレイン電極１５Ｄの底面と同一水準に位置する。このため、ＡｌＧａＮ層からなるキャリア供給層２３のゲート電極１７との界面２３ＡにおけるＡｌ組成比ｘaはｘ2に等しい。【００９１】
上記式（１）より、ＡｌＧａＮ層からなるキャリア供給層２３のＧａＮ層からなるチャネル層１２との界面に発生する分極電荷の面密度σPは下記式（１０）によって表される。【００９２】
【数２３】
0005223670.tif 000024
【００９３】
ＡｌＧａＮ層上にＧａＮ層を積層した場合には、ヘテロ界面に負の分極電荷が離散的に発生する。したがって、ＡｌＧａＮかららなるキャリア供給層２３内でＡｌ組成比を連続的に減少させてやれば、ＡｌＧａＮ層内に連続的な負の分極電荷が発生する。上記式（１）より、ゲート下のＡｌＧａＮ層内部に発生するこの分極電荷の面密度（σG）は下記式（１１）によって表される。【００９４】
【数２４】
0005223670.tif 000025
【００９５】
この分極電荷は不純物のイオン化による電荷と電気的には等価に作用するので、キャリア供給層２３内に発生する全固定電荷密度はイオン化電荷密度σAと分極電荷密度σGの和になる。【００９６】
上記式（３）より、ＧａＮチャネル層１２のＡｌＧａＮキャリア供給層２３との界面近傍に二次元電子ガス１４が形成されるための条件は、下記式（１２）のようになる。【００９７】
【数２５】
0005223670.tif 000026
【００９８】
この条件を上記式（２）、（１０）および（１１）を用いて書き直すと、以下のようになる。【００９９】
【数２６】
0005223670.tif 000027
【０１００】
こうすることにより、チャネル内に二次元電子ガス１４が生成する。【０１０１】
また、上記式（４）より、ゲートリーク電流抑制効果が得られる条件は以下のようになる。
｜σA｜＋｜σG｜＞｜σP｜／１００ 
この条件を上記式（２）、（１０）および（１１）を用いて書き直すと、以下のようになる。
ＮA×η×ｔ［ｃｍ-2］＋５．６×１０13（ｘ1−ｘa）＞５．６×１０11ｘ1 【０１０２】
上記式（１２'）と組み合わせることにより、チャネル内に二次元電子ガスが形成できるとともに、ゲート電流抑制効果が得られる条件は以下のようになる。
５．６×１０11ｘ1＜ＮA×η×ｔ［ｃｍ-2］＋５．６×１０13（ｘ1−ｘa）＜５．６×１０13ｘ1 【０１０３】
また、上記式（８）より、ゲートリーク電流抑制効果が得られるとともに、Ｉmax、Ｖthがより好ましい範囲であるためのＮA×ηの範囲は下記式（１３）または（１３'）で表される。これらは、上記式（２）、（１０）および（１１）を用いて書き直すことができる。【０１０４】
【数２７】
0005223670.tif 000028
【０１０５】
【数２８】
0005223670.tif 000029
【０１０６】
上記式（９）より、さらに好ましいＮA×ηの範囲は下記式（１４）または（１４'）で表される。これらは、上記式（２）、（１０）および（１１）を用いて書き直すことができる。【０１０７】
【数２９】
0005223670.tif 000030
【０１０８】
【数３０】
0005223670.tif 000031
【０１０９】
なお、ＡｌＧａＮ層からなるキャリア供給層２３の内部でＮAおよびηが不均一な場合には、上記式（１３'）および（１４'）において、ＮA×η×ｔの部分を下記式に読み替える。【０１１０】
【数３１】
0005223670.tif 000032
【０１１１】
ここで、ＮA（ｙ）は不純物濃度分布、η（ｙ）は活性化率分布で、積分は基板に垂直な方向に行う。積分範囲はＡｌＧａＮからなるキャリア供給層２３のチャネル層１２との界面からゲート電極１７との界面までとする。【０１１２】
次に、本発明の実施例について図面を参照して説明する。【０１１３】
（第一の実施例）
図１は、本実施例のＨＪＦＥＴの構成を示す断面図である。このようなＨＪＦＥＴは、以下のようにして作製される。【０１１４】
まず、（０００１）ＳｉＣ基板１０上に、たとえば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：  ＭＯＣＶＤと略する）法により、以下の層を順次成長させる。
アンドープＡｌＮからなるバッファ層１１：２０ｎｍ 
アンドープＧａＮからなるチャネル層１２：２μｍ 
ｐ型ＡｌxＧａ1-xＮからなるキャリア供給層１３（ｘ＝０．２）：２０ｎｍ 【０１１５】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、ｐ型ＡｌＧａＮからなるキャリア供給層１３の膜厚２０ｎｍは転位発生の臨界膜厚以下である。ｐ型不純物としては、たとえば、マグネシウム（Ｍｇ）または亜鉛（Ｚｎ）などを用いる。【０１１６】
キャリア供給層１３上には、たとえば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニオビウム（Ｎｂ）／金（Ａｕ）などの金属を蒸着、アロイ処理することにより、ソース電極１５Ｓ、ドレイン電極１５Ｄをそれぞれ形成し、オーム性接触をとる。次に、キャリア供給層１３上つまりＡｌＧａＮ層表面のソース電極１５Ｓとドレイン電極１５Ｄに挟まれた部位には、たとえば、ニッケル（Ｎｉ）／Ａｕなどの金属を蒸着、リフトオフによりゲート電極１７を形成する。こうして、キャリア供給層１３との界面１３Ａにてショットキー接触をとる。最後に、たとえば、プラズマ気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）法を用いてＳｉＮからなる表面保護膜１８をたとえば１００ｎｍ程度成長する。このようにして、図１のような半導体装置が作製される。【０１１７】
キャリア供給層１３として機能するＡｌＧａＮ層１３のｐ型不純物の濃度ＮAおよび活性化率ηは、上記式（８'）を満たす組合せとする。【０１１８】
このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲートリーク電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに好ましい範囲内になる。一例として、ＮA＝１×１０18ｃｍ-3、η＝０．５に設定した場合、実効的な不純物濃度は５×１０17ｃｍ-3となる。このとき、ゲートリーク電流は従来技術つまりキャリア供給層がアンドープＡｌ0.2Ｇａ0.8Ｎからなる場合の約１２％にまで抑制される。また、従来技術と比較したＩmax減少幅は約９％であり、かつ、Ｖthは約−２．３Ｖとなる。【０１１９】
（第二の実施例）
図６は、本発明によるＨＪＦＥＴの第二の実施例の断面構造を示す図である。本実施例は、図１に示した第一の実施例において、ｐ型ＡｌＧａＮ層からなるキャリア供給層１３を下記のようなｐ型傾斜組成ＡｌＧａＮからなるキャリア供給層２３で置き換えたものである。
ｐ型傾斜組成ＡｌxＧａ1-xＮからなるキャリア供給層２３（０．１７５≦ｘ≦０．２）：２０ｎｍ 【０１２０】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、ｐ型傾斜組成ＡｌＧａＮ層の膜厚２０ｎｍは転位発生の臨界膜厚以下である。【０１２１】
ｐ型不純物としては、たとえば、ＭｇまたはＺｎなどを用いる。ｐ型傾斜組成ＡｌxＧａ1-xＮ層つまりキャリア供給層２３のＡｌ組成比は、チャネル層１２との界面（ｘ1＝０．２）から表面（ｘ2＝０．１７５）に向かって連続的に減少している（ｘ＝０．２→０．１７５）。【０１２２】
本実施例はプレーナ構造であり、キャリア供給層２３のゲート電極１７との界面２３ＡにおけるＡｌ組成比ｘaはｘ2＝０．１７５に等しい。【０１２３】
また、キャリア供給層２３を形成する際には、ＭＯＣＶＤ装置のガス導入管からのトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ3）ガスの供給量を調整し、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ3）の供給量を一定に保つとともに、トリメチルガリウム（ＴＭＧ）の供給量を徐々に増加させる。【０１２４】
キャリア供給層２３のｐ型不純物の濃度ＮA、活性化率ηは、上記式（１３'）を満たす組合せとする。このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲート電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに好ましい範囲内になる。【０１２５】
一例として、ＮA＝５×１０17ｃｍ-3、η＝０．６に設定した場合、実効的な不純物濃度は３×１０17ｃｍ-3となる。このとき、ゲートリーク電流は、キャリア供給層がアンドープＡｌ0.2Ｇａ0.8Ｎの一様組成である構成の約４％にまで抑制される。また、この構成と比較したＩmax減少幅は約１８％であり、かつ、Ｖthは約−２．２Ｖとなる。【０１２６】
本実施例ではｐ型のキャリア供給層２３として傾斜組成ＡｌＧａＮを用いるため、一様組成ＡｌＧａＮを用いた第一の実施例より低い不純物濃度にてゲート電流抑制効果が得られる。不純物濃度が低いほど活性化率が改善する傾向があるため、エピタキシャル成長の制御性が向上し、素子特性の歩留り、再現性がさらに改善される。【０１２７】
なお、本実施例ではｐ型ＡｌＧａＮからなるキャリア供給層２３を、Ａｌ組成比が連続的に減少する傾斜組成ＡｌＧａＮ層で構成したが、これに限らず、階段状にＡｌ組成が減少する構成を採用してもよく、二層ないしは三層以上の階段組成ＡｌＧａＮ層とすることもできる。【０１２８】
（第三の実施例）
図７は、本実施例のＨＪＦＥＴの構成を示す断面図である。【０１２９】
図７において、ＳｉＣからなる基板３０上に、アンドープＡｌＮからなるバッファ層３１、アンドープＧａＮからなるチャネル層３２およびｐ型ＡｌＧａＮからなるキャリア供給層３３が順次積層されている。ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層３２のキャリア供給層３３との界面近傍には、二次元電子ガス３４が形成される。【０１３０】
ＡｌＧａＮからなるキャリア供給層３３上には、ソース電極３５Ｓ、ドレイン電極３５Ｄが形成され、オーム性接触がとられている。ＡｌＧａＮキャリア供給層３３上にはＳｉＮからなる表面保護膜３６を形成する。表面保護膜３６とキャリア供給層３３の一部をエッチング除去して形成したリセス部上に、ゲート電極３７が形成され、界面３３Ａにてキャリア供給層３３とのショットキー性接触がとられている。ゲート電極３７の一部がキャリア供給層３３に埋設されている。 【０１３１】
ここで、ゲート電極３７はドレイン電極３５Ｄ側に向かって張り出した庇部３７Ｆを有し、庇部にてゲート電極３７は表面保護膜３６に接している。【０１３２】
このような半導体装置は以下のようにして作製される。（０００１）ＳｉＣ基板３０上に、たとえばＭＯＣＶＤ法により、以下の層を順次成長させる。
アンドープＡｌＮからなるバッファ層３１：２０ｎｍ
アンドープＧａＮからなるチャネル層３２：２μｍ
ｐ型ＡｌxＧａ1-xＮからなるキャリア供給層３３（ｘ＝０．２）：４０ｎｍ【０１３３】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、キャリア供給層３３として機能するｐ型ＡｌxＧａ1-xＮ層の膜厚４０ｎｍは転位発生の臨界膜厚以下である。ｐ型不純物としては、たとえば、ＭｇまたはＺｎなどを用いる。ＡｌＧａＮ層上には、たとえば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕなどの金属を蒸着、アロイ処理することにより、ソース電極３５Ｓ、ドレイン電極３５Ｄをそれぞれ形成し、オーム性接触をとる。【０１３４】
次に、たとえば、ＰＥＣＶＤ法を用いてＳｉＮからなる表面保護膜３６をたとえば１００ｎｍ程度成長する。表面保護膜３６のソース電極３５Ｓとドレイン電極３５Ｄに挟まれた部位には、エッチング除去により開口部を形成する。【０１３５】
次に、表面保護膜３６をマスクとして、たとえば、塩素（Ｃｌ2）系ガスを用いたドライエッチング装置を用いてキャリア供給層３３の一部をエッチング除去することによりリセス部を形成する。リセス部上には、Ｎｉ／Ａｕなどの金属を蒸着、リフトオフにより庇部３７Ｆを有するゲート電極３７を形成する。こうして、ＡｌＧａＮ層との界面３３Ａにてショットキー接触をとる。以上の手順により、図７に示したＨＪＦＥＴが作製される。【０１３６】
本実施例においても、キャリア供給層３３のｐ型不純物の濃度ＮA、活性化率ηは上記式（８'）を満たす組合せとする。本実施例では、ゲート電極３７が、キャリア供給層３３の一部を除去して形成されたリセス部に接触して形成されており、上記式（８'）におけるｐ型ＡｌＧａＮ層厚ｔとは、ゲート界面３３Ａとチャネル層３２で挟まれた部分に存在するｐ型層の厚さ、つまりリセス部とチャネル層３２との間におけるｐ型層の厚さである。本実施例の場合、たとえば、ｔ＝２０ｎｍとする。【０１３７】
このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲートリーク電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに所望の範囲内になる。一例として、Ａｌ組成比ｘを０．２、ｐ型不純物濃度ＮAを１×１０18ｃｍ-3、活性化率ηを０．５に設定した場合（実効的な不純物濃度は５×１０17ｃｍ-3）には、ゲートリーク電流は従来技術（アンドープＡｌＧａＮ）の約１２％にまで抑制される。また、従来技術と比較したＩmax減少幅は約９％であり、かつ、Ｖthは約−２．３Ｖとなる。【０１３８】
また、本実施例では、キャリア供給層３３の一部をエッチング除去したリセス部にゲート電極３７が形成されている。このため、二次元電子ガス層３４とゲート電極３７の距離を小さくして相互コンダクタンスを高く保ったままで、二次元電子ガス層３４とＡｌＧａＮ表面の距離を大きくでき、プレーナ構造の第一の実施例と比較して、電流コラプスのような表面トラップに起因した不安定性を抑制できる。【０１３９】
さらに、ゲート電極３７がＳｉＮからなる表面保護膜３６に接した庇部３７Ｆを有する。この庇部３７Ｆはいわゆるフィールドプレート電極として機能する。すなわち、庇部３７Ｆ下に空乏層が形成され、ゲート−ドレイン間の電界強度が低減され、庇部を具備しない第一の実施例と比較して、ゲート耐圧が改善される。【０１４０】
（第四の実施例）
図８は、本実施例のＨＪＦＥＴの構成を示す断面図である。本実施例は、図７に示した第三の実施例において、ｐ型ＡｌＧａＮからなるキャリア供給層３３を、以下に示すｐ型傾斜組成ＡｌＧａＮ層からなるキャリア供給層４３で置き換えたものである。
ｐ型傾斜組成ＡｌxＧａ1-xＮからなるキャリア供給層４３（０．１５≦ｘ≦０．２）：４０ｎｍ【０１４１】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、キャリア供給層４３を構成するｐ型傾斜組成ＡｌＧａＮ層の膜厚４０ｎｍは転位発生の臨界膜厚以下である。ｐ型不純物としては、たとえば、ＭｇまたはＺｎなどを用いる。【０１４２】
キャリア供給層４３として機能するｐ型傾斜組成ＡｌxＧａ1-xＮ層のＡｌ組成比は、ＧａＮからなるチャネル層３２との界面（ｘ1＝０．２）から表面（ｘ2＝０．１５）に向かって連続的に減少している（ｘ＝０．２→０．１５）。【０１４３】
本実施例では、リセス構造を採用しているため、ゲート界面４３ＡにおけるＡｌ組成比ｘaが、ｘ1とｘ2の間の値、たとえば、ｘa＝０．１７５になる。ＡｌＧａＮ層のｐ型不純物の濃度ＮA、活性化率ηは上記式（１３'）を満たす組合せとする。本実施例においては、ゲート電極３７が、キャリア供給層４３の一部を除去して形成されたリセス部に接触して形成されており、上記式（１３'）におけるｐ型ＡｌＧａＮ層厚ｔとは、ゲート界面４３Ａとチャネル層３２で挟まれた部分に存在するｐ型層の厚さ、つまりリセス部とチャネル層３２との間におけるｐ型層の厚さである。本実施例の場合、たとえば、ｔ＝２０ｎｍとする。【０１４４】
このようなＨＪＦＥＴにおいては、上述した原理に基づいて、ゲートリーク電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに所望の範囲内になる。一例として、ＮA＝５×１０17ｃｍ-3、η＝０．６に設定した場合（実効的な不純物濃度は３×１０17ｃｍ-３）には、ゲートリーク電流は従来技術（アンドープ一様組成Ａｌ0.2Ｇａ0.8Ｎ）の約４％にまで抑制される。また、従来技術と比較したＩmax減少幅は約１８％であり、かつ、Ｖthは約−２．２Ｖとなる。【０１４５】
また、本実施例では、ｐ型キャリア供給層として傾斜組成ＡｌＧａＮを用いるため、一様組成ＡｌＧａＮを用いた第三の実施例より低いｐ型不純物濃度にてゲート電流抑制効果が得られる。不純物濃度が低いほど活性化率が改善する傾向があるため、エピタキシャル成長の制御性が向上し、素子特性の歩留り、再現性がさらに改善される。【０１４６】
なお、本実施例ではｐ型のキャリア供給層４３を傾斜組成ＡｌＧａＮ層で構成したが、もちろん、二層ないしは三層以上の階段組成ＡｌＧａＮ層で構成してもよい。【０１４７】
（第五の実施例）
図９は、本実施例のＨＪＦＥＴの構成を示す断面図である。【０１４８】
図９において、ＳｉＣ基板５０上に、アンドープＡｌＮからなるバッファ層５１、アンドープＧａＮからなるチャネル層５２、ｐ型ＡｌxＧａ1-xＮ層５３１、アンドープＡｌxＧａ1-xＮ層５３２が順次積層されている。【０１４９】
ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層５２のｐ型ＡｌxＧａ1-xＮ層５３１との界面近傍には、二次元電子ガス５４が形成される。【０１５０】
アンドープＡｌＧａＮ層５３２上には、ソース電極５５Ｓ、ドレイン電極５５Ｄが形成され、オーム性接触がとられている。アンドープＡｌＧａＮ層５３２上にはＳｉＮからなる表面保護膜５６を形成する。【０１５１】
表面保護膜５６とアンドープＡｌＧａＮ層５３２の一部をエッチング除去して形成したリセス部上には、ゲート電極５７が形成され、界面５３ＡにてＡｌＧａＮ層５３２とのショットキー性接触がとられている。ここで、ゲート電極５７はドレイン電極５５Ｄ側に向かって張り出した庇部５７Ｆを有し、庇部にてゲート電極５７は表面保護膜５６に接している。【０１５２】
このようなＨＪＦＥＴは、以下のようにして作製される。
まず、（０００１）ＳｉＣ基板５０上に、たとえばＭＯＣＶＤ法により、下記に示す順および膜厚で順次成長させる。
アンドープＡｌＮからなるバッファ層５１：２０ｎｍ
アンドープＧａＮからなるチャネル層５２：２μｍ
ｐ型ＡｌxＧａ1-xＮ層５３１（ｘ＝０．２）：２０ｎｍ
アンドープＡｌxＧａ1-xＮ層５３２（ｘ＝０．２）：２０ｎｍ【０１５３】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、ｐ型ＡｌxＧａ1-xＮ層５３１とアンドープＡｌxＧａ1-xＮ層５３２との膜厚の和４０ｎｍは転位発生の臨界膜厚以下である。ｐ型不純物としては、たとえば、ＭｇまたはＺｎなどを用いる。【０１５４】
アンドープＡｌxＧａ1-xＮ層５３２上には、たとえば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕなどの金属を蒸着、アロイ処理することにより、ソース電極５５Ｓ、ドレイン電極５５Ｄをそれぞれ形成し、オーム性接触をとる。【０１５５】
次に、たとえば、ＰＥＣＶＤ法を用いて絶縁保護膜５６として機能するＳｉＮ膜をたとえば１００ｎｍ程度成長する。ＳｉＮ膜のソース電極５５Ｓとドレイン電極５５Ｄに挟まれた部位には、エッチング除去により開口部を形成する。【０１５６】
次に、たとえば、ＳｉＮ膜をマスクとして、Ｃｌ2系ガスを用いたドライエッチング法により、ソース電極５５Ｓとドレイン電極５５Ｄとの間の所定の領域において、アンドープＡｌＧａＮ層５３２の一部を選択的にエッチング除去することにより、アンドープＡｌＧａＮ層５３２にリセス部を形成する。【０１５７】
リセス部上には、Ｎｉ／Ａｕなどの金属を蒸着、リフトオフにより庇部５７Ｆを有するゲート電極５７を形成する。こうして、ＡｌＧａＮ層との界面５３Ａにてショットキー接触をとる。このようにして、図９に示した半導体装置が作製される。【０１５８】
本実施例において、ｐ型ＡｌxＧａ1-xＮ層５３１中のｐ型不純物の濃度ＮA、活性化率ηは上記式（８'）を満たす組合せとする。ここで、上記式（８'）におけるｐ型ＡｌＧａＮ層厚ｔとは、ゲート界面５３Ａとチャネル層５２で挟まれた部分に存在するｐ型層の厚さであり、本実施例の場合、ｔ＝２０ｎｍである。【０１５９】
このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲートリーク電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに所望の範囲内になる。一例として、ｐ型不純物濃度ＮAを１×１０18ｃｍ-3、活性化率ηを０．５に設定した場合（実効的な不純物濃度は５×１０17ｃｍ-3）には、ゲートリーク電流は従来技術（アンドープＡｌ0.2Ｇａ0.8Ｎ）の約１２％にまで抑制される。また、従来技術と比較したＩmax減少幅は約９％となる。【０１６０】
また、本実施例では、アンドープＡｌxＧａ1-xＮ層５３２の一部をエッチング除去したリセス部にゲート電極５７が形成されている。このため、リセス深さが若干変動してもゲート下のｐ型不純物のイオン化電荷密度σAは変化しない。このため、ｐ型ＡｌxＧａ1-xＮ層５３１内部にリセス部を形成する第三の実施例と比較して、プロセス余裕度が改善し、素子特性の面内均一性が改善される。【０１６１】
（第六の実施例）
図１０は、本実施例のＨＪＦＥＴの構成を示す断面図である。本実施例は、図９に示した第五の実施例において、ｐ型ＡｌxＧａ1-xＮ層５３１およびアンドープＡｌxＧａ1-xＮ層５３２を、それぞれ、以下のＡｌＧａＮ層構造で置き換えたものである。
ｐ型傾斜組成ＡｌxＧａ1-xＮ層６３１（０．１７５≦ｘ≦０．２）：２０ｎｍ
アンドープＡｌxＧａ1-xＮ層６３２（ｘ＝０．１７５）：２０ｎｍ【０１６２】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、ｐ型傾斜組成ＡｌxＧａ1-xＮ層６３１とアンドープＡｌxＧａ1-xＮ層６３２との膜厚の和４０ｎｍは、転位発生の臨界膜厚以下である。【０１６３】
ｐ型傾斜組成ＡｌxＧａ1-xＮ層６３１中のｐ型不純物は、たとえば、ＭｇまたはＺｎとする。ｐ型傾斜組成ＡｌxＧａ1-xＮ層６３１のＡｌ組成比は、チャネル層５２との界面（ｘ1＝０．２）からアンドープＡｌxＧａ1-xＮ層６３２との界面（ｘ2＝０．１７５）に向かって連続的に減少している（ｘ＝０．２→０．１７５）。【０１６４】
リセス部はアンドープＡｌxＧａ1-xＮ層６３２の一部をエッチング除去して形成されるので、ゲート電極５７との界面６３ＡにおけるＡｌ組成比ｘaはｘ2＝０．１７５に等しい。【０１６５】
ＡｌＧａＮ層６３１のｐ型不純物の濃度ＮA、活性化率ηは上記式（１３'）を満たす組合せとする。ここで、上記式（１３'）におけるｐ型ＡｌＧａＮ層厚ｔとは、ゲート界面６３Ａとチャネル層５２で挟まれた部分に存在するｐ型層の厚さであり、本実施例の場合、ｔ＝２０ｎｍである。【０１６６】
このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲート電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに所望の範囲内になる。一例として、ＮA＝５×１０17ｃｍ-3、η＝０．６に設定した場合（実効的な不純物濃度は３×１０17ｃｍ-3）には、ゲートリーク電流は従来技術（アンドープ一様組成Ａｌ0.2Ｇａ0.8N）の約４％にまで抑制される。また、従来技術と比較したＩmax減少幅は約１８％となる。【０１６７】
また、本実施例では、ｐ型のキャリア供給層として傾斜組成ＡｌＧａＮを用いるため、一様組成のＡｌＧａＮを用いた第五の実施例より低いｐ型不純物濃度にてゲート電流抑制効果が得られる。不純物濃度が低いほど活性化率が改善する傾向があるため、エピタキシャル成長の制御性が向上し、素子特性の歩留り、再現性が改善される。【０１６８】
なお、本実施例ではｐ型キャリア供給層をｐ型傾斜組成ＡｌＧａＮ層６３１で構成したが、もちろん、二層ないしは三層以上の階段組成ＡｌＧａＮ層で構成してもよい。【０１６９】
（第七の実施例）【０１７０】
図１１は、本実施例のＨＪＦＥＴの構成を示す断面図である。【０１７１】
図１１において、ＳｉＣからなる基板７０上に、アンドープからなるＡｌＮバッファ層７１、アンドープＧａＮからなるチャネル層７２、ｐ型ＡｌxＧａ1-xＮ層７３１、アンドープＡｌxＧａ1-xＮ層７３２およびｎ型ＡｌxＧａ1-xＮ層７３３がこの順に積層されている。ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層７２として機能するＧａＮ層のｐ型ＡｌxＧａ1-xＮ層７３１との界面近傍には、二次元電子ガス７４が形成される。【０１７２】
ｎ型ＡｌxＧａ1-xＮ層７３３上には、ソース電極７５Ｓおよびドレイン電極７５Ｄが形成され、オーム性接触がとられている。ｎ型ＡｌxＧａ1-xＮ層７３３上には、ＳｉＮ膜からなる絶縁性の表面保護膜７６を形成する。ＳｉＮ膜およびｎ型ＡｌxＧａ1-xＮ層７３３と、アンドープＡｌxＧａ1-xＮ層７３２の一部とをエッチング除去して形成したリセス部上に、ゲート電極７７が形成され、界面７３ＡにてＡｌxＧａ1-xＮ層７３２とのショットキー性接触がとられている。ここで、ゲート電極７７はドレイン電極７５Ｄ側に向かって張り出した庇部７７Ｆを有し、庇部にてゲート電極７７は表面保護膜７６に接している。【０１７３】
このようなＨＪＦＥＴは、以下のようにして作製される。
まず、（０００１）ＳｉＣ基板７０上に、たとえばＭＯＣＶＤ法により、以下の層を順次形成する。
アンドープＡｌＮからなるバッファ層７１：２０ｎｍ
アンドープＧａＮからなるチャネル層７２：２μｍ
ｐ型ＡｌxＧａ1-xＮ層７３１（ｘ＝０．２）：２０ｎｍ
アンドープＡｌxＧａ1-xＮ層７３２（ｘ＝０．２）：１０ｎｍ
ｎ型ＡｌxＧａ1-xＮ層７３３（ｘ＝０．２）：１０ｎｍ【０１７４】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、ＡｌＧａＮ層（ｐ型ＡｌxＧａ1-xＮ層７３１、アンドープＡｌxＧａ1-xＮ層７３２およびｎ型ＡｌxＧａ1-xＮ層７３３）の膜厚の和４０ｎｍは転位発生の臨界膜厚以下である。【０１７５】
ｐ型ＡｌxＧａ1-xＮ層７３１中のｐ型不純物としては、たとえば、ＭｇまたはＺｎなどを用い、ｎ型ＡｌxＧａ1-xＮ層７３３中のｎ型不純物としてはたとえば、珪素（Ｓｉ）を用いる。【０１７６】
ｎ型ＡｌxＧａ1-xＮ層７３３上には、たとえば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕなどの金属を蒸着、アロイ処理することにより、ソース電極７５Ｓ、ドレイン電極７５Ｄをそれぞれ形成し、オーム性接触をとる。【０１７７】
次に、たとえば、ＰＥＣＶＤ法を用いて表面保護膜７６として機能するＳｉＮ膜をたとえば１００ｎｍ程度成長する。ＳｉＮ膜のソース電極７５Ｓとドレイン電極７５Ｄに挟まれた部位には、エッチング除去により開口部を形成する。次に、ＳｉＮ膜をマスクとして、たとえば、Ｃｌ2系ガスを用いたドライエッチング装置を用いてｎ型ＡｌxＧａ1-xＮ層７３３とアンドープＡｌxＧａ1-xＮ層７３２の一部とをエッチング除去することによりリセス部を形成する。リセス部上に、Ｎｉ／Ａｕなどの金属を蒸着し、リフトオフにより庇部７７Ｆを有するゲート電極７７を形成する。こうして、ゲート電極７７のアンドープＡｌxＧａ1-xＮ層７３２との界面７３Ａにてショットキー接触をとる。このようにして、図１１のようなＨＪＦＥＴが作製される。【０１７８】
ｐ型ＡｌxＧａ1-xＮ層７３１のｐ型不純物の濃度ＮA、活性化率ηは上記式（８'）を満たす組合せとする。ここで、上記式（８'）におけるｐ型ＡｌＧａＮ層厚ｔとは、ゲート界面７３Ａとチャネル層７２で挟まれた部分に存在するｐ型層の厚さであり、本実施例の場合、ｔ＝２０ｎｍである。【０１７９】
このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲートリーク電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに所望の範囲内になる。一例として、ｐ型不純物濃度ＮAを１×１０18ｃｍ-3、活性化率ηを０．５に設定した場合（実効的な不純物濃度は５×１０17ｃｍ-3）には、ゲートリーク電流は従来技術（アンドープＡｌ0.2Ｇａ0.8Ｎ）の約１２％にまで抑制される。また、従来技術と比較したＩmax減少幅は約９％となる。【０１８０】
また、本実施例では、ｎ型ＡｌＧａＮ層７３３内に、正のイオン化不純物電荷が発生する。このため、オーミック電極（ソース電極７５Ｓおよびドレイン電極７５Ｄ）下のＡｌxＧａ1-xＮ層７３１内の負の分極電荷が打ち消されて空乏層が縮小し、電子に対するポテンシャル障壁が低下して、オーミック接触抵抗が低減される。【０１８１】
（第八の実施例）
図１２は、本実施例のＨＪＦＥＴの構成を示す断面図である。本実施例は、図１１に示した第七の実施例において、ＡｌＧａＮ層（ｐ型ＡｌxＧａ1-xＮ層７３１、アンドープＡｌxＧａ1-xＮ層７３２およびｎ型ＡｌxＧａ1-xＮ層７３３）を下記のようなＡｌＧａＮ層構造で置き換えたものである。
ｐ型傾斜組成ＡｌxＧａ1-xＮ層８３１（０．１７５≦ｘ≦０．２）：２０ｎｍ
アンドープＡｌxＧａ1-xＮ層８３２（ｘ＝０．１７５）：１０ｎｍ
ｎ型傾斜組成ＡｌxＧａ1-xＮ層８３３（０．１７５≦ｘ≦０．２）：１０ｎｍ【０１８２】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、ＡｌＧａＮ層（ｐ型傾斜組成ＡｌxＧａ1-xＮ層８３１、アンドープＡｌxＧａ1-xＮ層８３２、ｎ型傾斜組成ＡｌxＧａ1-xＮ層８３３）の膜厚の和４０ｎｍは転位発生の臨界膜厚以下である。【０１８３】
ｐ型傾斜組成ＡｌxＧａ1-xＮ層８３１中のｐ型不純物としては、たとえば、ＭｇまたはＺｎなどを用い、ｎ型傾斜組成ＡｌxＧａ1-xＮ層８３３中のｎ型不純物としてはたとえば、Ｓｉを用いる。【０１８４】
ｐ型傾斜組成ＡｌxＧａ1-xＮ層８３１のＡｌ組成比は、チャネル層７２との界面（ｘ1＝０．２）からアンドープＡｌxＧａ1-xＮ層８３２との界面（ｘ2＝０．１７５）に向かって連続的に減少させる（ｘ＝０．２→０．１７５）。ｎ型傾斜組成ＡｌxＧａ1-xＮ層８３３のＡｌ組成比は、アンドープＡｌxＧａ1-xＮ層８３２との界面（ｘ2＝０．１７５）から表面（ｘ3＝０．２）に向かって連続的に増加させる（ｘ＝０．１７５→０．２）。【０１８５】
リセス部はｎ型傾斜組成ＡｌxＧａ1-xＮ層８３３とアンドープＡｌxＧａ1-xＮ層８３２の一部とをエッチング除去して形成するので、ゲート電極７７との界面８３ＡにおけるＡｌ組成比ｘaはｘ2＝０．１７５に等しい。ｐ型傾斜組成ＡｌxＧａ1-xＮ層８３１のｐ型不純物の濃度ＮA、活性化率ηは上記式（１３'）を満たす組合せとする。ここで、上記式（１３'）におけるｐ型ＡｌＧａＮ層厚ｔとは、ゲート界面８３Ａとチャネル層７２で挟まれた部分に存在するｐ型層の厚さであり、本実施例の場合、ｔ＝２０ｎｍである。【０１８６】
このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲートリーク電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに所望の範囲内になる。一例として、ＮA＝５×１０17ｃｍ-3、η＝０．６に設定した場合（実効的な不純物濃度は３×１０17ｃｍ-3）には、ゲートリーク電流は従来技術（アンドープ一様組成Ａｌ0.2Ｇａ0.8Ｎ）の約４％にまで抑制される。また、従来技術と比較したＩmax減少幅は約１８％となる。【０１８７】
また、本実施例ではｐ型のキャリア供給層としてｐ型傾斜組成ＡｌxＧａ1-xＮ層８３１を用いるため、一様組成ＡｌＧａＮを用いた第七の実施例より低いｐ型不純物濃度にてゲートリーク電流の抑制効果が得られる。不純物濃度が低いほど活性化率が改善する傾向があるため、エピタキシャル成長の制御性が向上し、素子特性の歩留り、再現性が改善される。【０１８８】
なお、本実施例では、ｐ型のキャリア供給層をｐ型傾斜組成ＡｌxＧａ1-xＮ層８３１で構成したが、もちろん、二層ないしは三層以上の階段組成ＡｌＧａＮ層で構成してもよい。【０１８９】
（第九の実施例）
図１３は、本実施例のＨＪＦＥＴの構成を示す断面図である。【０１９０】
図１３において、ＳｉＣからなる基板９０上に、アンドープＡｌＮからなるバッファ層９１、アンドープＧａＮからなるチャネル層９２、ｐ型ＡｌxＧａ1-xＮ層９３１およびアンドープＡｌxＧａ1-xＮ層９３２がこの順に積層されている。ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層９２のｐ型ＡｌxＧａ1-xＮ層９３１との界面近傍には、二次元電子ガス９４が形成される。【０１９１】
アンドープＡｌxＧａ1-xＮ層９３２上にはソース電極９５Ｓ、ドレイン電極９５Ｄが形成され、オーム性接触がとられている。アンドープＡｌxＧａ1-xＮ層９３２上にはＳｉＮからなる表面保護膜９６が設けられている。表面保護膜９６とアンドープＡｌxＧａ1-xＮ層９３２の一部をエッチング除去して形成したリセス部上に、ゲート電極９７が形成されており、界面９３ＡにてアンドープＡｌxＧａ1-xＮ層９３２とのショットキー性接触がとられている。【０１９２】
ここで、ゲート電極９７は、ドレイン電極９５Ｄ側に向かって張り出した庇部９７Ｆを有し、庇部にてゲート電極９７は表面保護膜９６に接している。さらに本実施例では、表面保護膜９６上のゲート電極９７とドレイン電極９５Ｄによって挟まれた部位にはショットキー電極９９が形成されている。【０１９３】
このようなＨＪＦＥＴは、以下のようにして作製される。
まず、（０００１）ＳｉＣ基板９０上に、たとえばＭＯＣＶＤ法により、以下に示す順および膜厚で順次成長させる。
アンドープＡｌＮからなるバッファ層９１：２０ｎｍ
アンドープＧａＮからなるチャネル層９２：２μｍ
ｐ型ＡｌxＧａ1-xＮ層９３１（ｘ＝０．２）：２０ｎｍ
アンドープＡｌxＧａ1-xＮ層９３２（ｘ＝０．２）：２０ｎｍ【０１９４】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、ＡｌＧａＮ層（ｐ型ＡｌxＧａ1-xＮ層９３１、アンドープＡｌxＧａ1-xＮ層９３２）の膜厚の和４０ｎｍは転位発生の臨界膜厚以下である。【０１９５】
ｐ型ＡｌxＧａ1-xＮ層９３１中のｐ型不純物としては、たとえば、ＭｇまたはＺｎなどを用いる。アンドープＡｌxＧａ1-xＮ層９３２上には、たとえば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕなどの金属を蒸着、アロイ処理することにより、ソース電極９５Ｓ、ドレイン電極９５Ｄをそれぞれ形成し、オーム性接触をとる。【０１９６】
次に、たとえば、ＰＥＣＶＤ法を用いて表面保護膜９６として機能するＳｉＮ膜をたとえば１００ｎｍ程度成長する。ＳｉＮ膜のソース電極９５Ｓとドレイン電極９５Ｄに挟まれた部位には、エッチング除去により開口部を形成する。次に、ＳｉＮ膜をマスクとして、たとえば、Ｃｌ2系ガスを用いたドライエッチング装置を用いてアンドープＡｌxＧａ1-xＮ層９３２の一部をエッチング除去することによりリセス部を形成する。【０１９７】
リセス部上には、Ｎｉ／Ａｕなどの金属を蒸着、リフトオフにより庇部９７Ｆを有するゲート電極９７を形成する。こうして、ＡｌＧａＮ層との界面９３Ａにてショットキー接触をとる。表面保護膜９６上のゲート電極９７とドレイン電極９５Ｄによって挟まれた部位にはたとえばＴｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着、リフトオフによりショットキー電極９９を形成する。このようにして、図１３に示したＨＪＦＥＴが作製される。【０１９８】
ＡｌxＧａ1-xＮ層９３１のｐ型不純物の濃度ＮA、活性化率ηは、上記式（８'）を満たす組合せとする。ここで、上記式（８'）におけるｐ型ＡｌＧａＮ層厚ｔとは、ゲート界面９３Ａとチャネル層９２で挟まれた部分に存在するｐ型層の厚さであり、本実施例の場合、ｔ＝２０ｎｍである。【０１９９】
このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲートリーク電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに所望の範囲内になる。一例として、ｐ型不純物濃度ＮAを３×１０18ｃｍ-3、活性化率ηを０．３３に設定した場合（実効的な不純物濃度は１×１０18ｃｍ-3）には、ゲートリーク電流は従来技術（アンドープＡｌ0.2Ｇａ0.8Ｎ）の約１％にまで抑制される。また、従来技術と比較したＩmax減少幅は約１８％となる。【０２００】
また、本実施例では、ショットキー電極９９をソースに接続することにより、いわゆるファラデーシールドとして機能する。すなわち、ゲート−ドレイン間電気的結合が遮蔽され、ゲート−ドレイン間容量が低減、利得およびアイソレーション特性が向上する。ショットキー電極９９はゲートに接続してもよい。この場合は、いわゆるフィールドプレートとして機能し、ゲート耐圧がさらに改善される。【０２０１】
（第十の実施例）
図１４は、本実施例のＨＪＦＥＴの構成を示す断面図である。【０２０２】
図１４において、ＳｉＣからなる基板１００上に、アンドープＡｌＮからなるバッファ層１０１、アンドープＧａＮからなるチャネル層１０２、ｐ型ＡｌxＧａ1-xＮ層１０３１およびアンドープＡｌxＧａ1-xＮ層１０３２が順次積層されている。ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層１０２のｐ型ＡｌxＧａ1-xＮ層１０３１との界面近傍には、二次元電子ガス１０４が形成される。【０２０３】
アンドープＡｌxＧａ1-xＮ層１０３２上にはソース電極１０５Ｓ、ドレイン電極１０５Ｄが形成され、オーム性接触がとられている。アンドープＡｌxＧａ1-xＮ層１０３２上に、第一表面保護膜１０６として機能するＳｉＮ膜を形成する。第一表面保護膜１０６とアンドープＡｌxＧａ1-xＮ層１０３２の一部をエッチング除去して形成したリセス部上にはゲート電極１０７が形成され、界面１０３ＡにてアンドープＡｌxＧａ1-xＮ層１０３２とのショットキー性接触がとられている。【０２０４】
ここで、ゲート電極１０７はドレイン電極１０５Ｄ側に向かって張り出した庇部１０７Ｆを有し、庇部にてゲート電極１０７は第一表面保護膜１０６に接している。さらに、本実施例では、ソース電極１０５Ｓとドレイン電極１０５Ｄとの間の領域において、第一表面保護膜１０６とゲート電極１０７の上面の被覆する第二表面保護膜１０８が設けられている。第二表面保護膜は、ＳｉＮ膜であり、第二表面保護膜１０８上のゲート電極１０７とドレイン電極１０５Ｄで挟まれた部位にはショットキー電極１０９が形成されている。【０２０５】
このようなＨＪＦＥＴは、以下のようにして作製される。
まず、（０００１）ＳｉＣからなる基板１００上に、たとえばＭＯＣＶＤ法により、以下の層を順次形成する。
アンドープＡｌＮからなるバッファ層１０１：２０ｎｍ
アンドープＧａＮからなるチャネル層１０２：２μｍ
ｐ型ＡｌxＧａ1-xＮ層１０３１（ｘ＝０．２）：２０ｎｍ
アンドープＡｌxＧａ1-xＮ層１０３２（ｘ＝０．２）：２０ｎｍ【０２０６】
ここで、ＡｌＧａＮとＧａＮは格子定数が異なるが、ＡｌＧａＮ層（ｐ型ＡｌxＧａ1-xＮ層１０３１、アンドープＡｌxＧａ1-xＮ層１０３２）の膜厚の和４０ｎｍは転位発生の臨界膜厚以下である。【０２０７】
ｐ型ＡｌxＧａ1-xＮ層１０３１中のｐ型不純物としては、たとえば、ＭｇまたはＺｎなどを用いる。アンドープＡｌxＧａ1-xＮ層１０３２上には、たとえば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕなどの金属を蒸着、アロイ処理することにより、ソース電極１０５Ｓ、ドレイン電極１０５Ｄをそれぞれ形成し、オーム性接触をとる。【０２０８】
次に、たとえば、ＰＥＣＶＤ法を用いて第一表面保護膜１０６として機能するＳｉＮ膜をたとえば１００ｎｍ程度成長する。ＳｉＮ膜のソース電極１０５Ｓとドレイン電極１０５Ｄに挟まれた部位には、エッチング除去により開口部を形成する。次に、第一表面保護膜１０６をマスクとして、たとえば、Ｃｌ2系ガスを用いたドライエッチング装置を用いてアンドープＡｌxＧａ1-xＮ層１０３２の一部をエッチング除去することによりリセス部を形成する。リセス部上には、Ｎｉ／Ａｕなどの金属を蒸着、リフトオフにより庇部１０７Ｆを有するゲート電極１０７を形成する。こうして、ＡｌxＧａ1-xＮ層１０３２との界面１０３Ａにてショットキー接触をとる。【０２０９】
次に、たとえば、ＰＥＣＶＤ法を用いて第二表面保護膜として機能するＳｉＮ膜１０８をたとえば２００ｎｍ程度成長する。第二表面保護膜１０８上のゲート電極１０７とドレイン電極１０５Ｄで挟まれた部位には、たとえばＴｉ／Ｐｔ／Ａｕなどの金属を蒸着し、リフトオフによりショットキー電極１０９を形成する。このようにして、図１４に示したＨＪＦＥＴが作製される。【０２１０】
ＡｌＧａＮ層１０３１のｐ型不純物の濃度ＮA、活性化率ηは上記式（８'）を満たす組合せとする。ここで、上記式（８'）におけるｐ型ＡｌＧａＮ層厚ｔとは、ゲート界面１０３Ａとチャネル層１０２で挟まれた部分に存在するｐ型層の厚さであり、本実施例の場合、ｔ＝２０ｎｍである。【０２１１】
このようなＨＪＦＥＴにおいては、上述した原理に基づいてゲート電流抑制効果が得られるとともに、Ｉmax、Ｖthがさらに所望の範囲内になる。一例として、ｐ型不純物濃度ＮAを３×１０18ｃｍ-3、活性化率ηを０．３３に設定した場合（実効的な不純物濃度は１×１０18ｃｍ-3）には、ゲートリーク電流は従来技術（アンドープＡｌ0.2Ｇａ0.8Ｎ）の約１％にまで抑制される。また、従来技術と比較したＩmax減少幅は約１８％となる。【０２１２】
また、本実施例では、ゲート電極１０７とショットキー電極１０９の間に第二表面保護膜１０８を挟んだ構成になっている。このため、ショットキー電極１０９が第二表面保護膜１０８を介してゲート電極１０７の少なくとも一部を取り囲む形態にできる。したがって、ショットキー電極１０９をソースに接続した場合には、ゲート−ドレイン間の遮蔽効果が大幅に改善し、利得およびアイソレーション特性がさらに向上する。【０２１３】
以上、本発明を上記実施例に即して説明したが、本発明は上記態様にのみ限定されず、本発明の原理に準ずる各種態様を含むことはもちろんである。【０２１４】
たとえば、以上の実施例においては、キャリア供給層の材料として、ＡｌＧａＮを用いたが、他のＩＩＩ族窒化物半導体を用いてもよい。たとえば、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＡｌＮ、ＧａＮを用いてもよい。また、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＡｌＮ、ＩｎＮのうち、少なくとも２種類の異なる半導体材料からなる超格子層としてもよい。【０２１５】
また、以上の実施例においては、ｐ型ＡｌＧａＮからなるキャリア供給層をＧａＮチャネル層に接して形成したが、ＧａＮ層とｐ型ＡｌＧａＮ層の間にアンドープＡｌＧａＮスペーサ層を挿入してもよい。また、ＡｌＧａＮキャリア供給層の一部にＳｉ等のｎ型不純物をドーピングしてもよい。【０２１６】
また、以上の実施例においては、チャネル材料としてＧａＮを用いたが、チャネル材料は、キャリア供給層よりバンドギャップの小さい他のＩＩＩ族窒化物半導体であってもよい。たとえば、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを用いてもよい。また、チャネル層をアンドープとしたが、チャネル層の一部または全体にＳｉ等のｎ型不純物をドーピングしてもよい。【０２１７】
また、以上の実施例においては、絶縁保護膜を構成する誘電体膜としてＳｉＮを用いたが、絶縁保護膜の材料は、他の誘電体であってもよい。たとえば、ＳｉＯ2またはＳｉＯＮを用いてもよい。【０２１８】
さらに、以上の実施例においては、基板材料としてＳｉＣを用いたが、他の基板を用いてもよい。たとえば、サファイア、Ｓｉ、ＧａＮを用いてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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