(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に、第１のサイドウォールを形成する工程と、
前記ゲート電極及び前記第１のサイドウォールをマスクとして、前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に半導体層を形成する工程と、
前記半導体層を形成した後、前記第１のサイドウォールを除去する工程と、
前記第１のサイドウォールを除去する工程の後、前記ゲート電極の側壁および前記半導体層上に応力膜を形成する工程と、
前記応力膜をエッチングして、前記半導体層上の前記応力膜を除去するとともに、前記ゲート電極の前記側壁に前記応力膜を残存させる第２のサイドウォールを形成する工程と、
前記第２のサイドウォール上に第３のサイドウォールを形成する工程と
を含み、
前記半導体層は、前記第３のサイドウォールを介して前記第２のサイドウォールと離間していることを特徴とする半導体装置の製造方法。
【請求項２】
前記応力膜は膨張性を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体層は、ＳｉＣからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪み印加により動作速度を向上させた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時における、いわゆる９０ｎｍノード以降のＬＳＩでは、更なる微細化が要請されており、これに伴いトランジスタの能力向上が困難となってきている。これは、ゲート長の短縮化に伴いスタンバイオフリーク電流が増大することから、オフリーク電流を一定に抑えようとすると、電流駆動能力の向上が極めて困難となることに起因する。そのため、トランジスタの能力向上を図るための新しいアプローチが探索されている。
【０００３】
その一つの試みとして、ストレインドシリコン（strained silicon）技術がある。これは、チャネル領域へストレスを印加することで、バンド構造を変化させ、キャリアの有効質量を軽減し、キャリア移動度を向上することによる電流駆動能力の向上技術である。
ｎチャネルＭＯＳトランジスタでは、チャネル領域のチャネル長方向に一軸性の引張応力を印加することでキャリアの移動度が向上することが知られている。チャネル領域に引張応力を印加する具体例として、シリコン基板のソース／ドレイン領域上に引張応力を印加する膜を形成してなるトランジスタ（特許文献１を参照）や、更に確実に引張応力を印加すべく、シリコン基板のソース／ドレイン領域にＳｉＣ層を埋め込み形成してなるトランジスタ（特許文献２を参照）が提案されている。
【０００４】
【特許文献１】特開２００６−２３７２６３号公報
【特許文献２】特開２００６−２６１２８３号公報
【特許文献３】特開２００６−２５３３１３号公報
【特許文献４】特開２００５−２９４７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ｎチャネルＭＯＳトランジスタにおいて、ソース／ドレイン領域にＳｉＣ層を埋め込み形成する構成の一例を図２１に示す。ここでは、側面にサイドウォール１０２の形成されたゲート電極１０１の両側において、ソース／ドレイン領域１０３にＳｉＣ層１０４が埋め込み形成されている。
ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタにおいて、各トランジスタ特性を向上させるためのチャネル領域に印加される応力の方向感度を図２２（ｂ）に示す。ここで、図２２（ａ）に示すように、チャネル領域におけるチャネル長方向の歪みをεxx、チャネル領域の鉛直方向の歪みをεyy、チャネル幅方向の歪みをεzzとする。
【０００６】
ｎチャネルＭＯＳトランジスタにおけるトランジスタ特性の向上のための応力の方向感度は、εxxについては引張方向、εyyについては圧縮方向、εzzについては引張方向が望ましい。しかしながら、図２１に示すように、ＳｉＣはＳｉよりも格子定数が小さいため、母結晶であるＳｉに平面方向（In-plane）の格子を整合させると、ＳｉＣ層１０４自身が収縮しようとすることにより、平面的な応力（矢印Ａで示す。）が隣接するＳｉに印加される。従って、現実のトランジスタ構造では、チャネル領域のチャネル幅方向には常に圧縮応力（矢印Ｂで示す。）が印加されることになる。
【０００７】
更に、狭いチャネル領域を有するトランジスタ構造では、素子分離構造（例えば、ＳＴＩ素子分離構造）の影響が強くなり、ＳｉＣ層１０４によるチャネル領域のチャネル幅方向における圧縮応力をより増加させる。図２３は、チャネル領域の中央部位を原点としたチャネル幅方向の歪みを示す特性図である。このように、素子分離構造に近い程、チャネル幅方向の圧縮歪みが急激に増加することが判る。そのため、ｎチャネルＭＯＳトランジスタのトランジスタ特性を更に劣化させることになる。
【０００８】
また、図２１のｎチャネルＭＯＳトランジスタでは、チャネル領域の鉛直方向の圧縮歪みについても十分であるとは言えず、この圧縮歪みを更に増加させる工夫も必要とされている。
【０００９】
また、トランジスタ特性のより一層の改善のためには、ソース／ドレイン領域へ埋め込む半導体層（上記の例ではＳｉＣ層）の応力を向上させることも要求される。しかしながら、特にＳｉＣ層の場合、Ｃの安定した導入量は高々２％〜３％と微量であり、しかも熱安定性に乏しいことから、Ｃの導入量を更に増加させてトランジスタ特性の向上を図ることは困難である。
【００１０】
この点、特許文献３には、ｐチャネルＭＯＳトランジスタにおけるトランジスタ特性を向上させるべく、ソース／ドレイン領域にＳｉＧｅ層を埋め込み形成し、ゲート電極及びサイドウォールを覆うように基板上に引張応力膜を形成する構成が開示されている。しかしながら、ｐチャネルＭＯＳトランジスタでは、ＳｉＧｅ層（及び素子分離構造）のチャネル領域に対するチャネル幅方向の歪み作用はｎチャネルＭＯＳトランジスタとは異なる。従って、特許文献３の構成部材をｎチャネルＭＯＳトランジスタ用に適宜置換しても、特許文献３の構成ではｎチャネルＭＯＳトランジスタの上記の問題を解決するのは困難である。
【００１１】
本発明は、上記の課題に鑑みてなされたものであり、チャネル領域における歪みを適正に増大させ、キャリア注入速度を向上させて、近時における更なる狭チャネル化にも対応したトランジスタ特性の大幅な向上を可能とする信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に、第１のサイドウォールを形成する工程と、前記ゲート電極及び前記第１のサイドウォールをマスクとして、前記半導体基板をエッチングして凹部を形成する工程と、前記凹部に半導体層を形成する工程と、前記半導体層を形成した後、前記第１のサイドウォールを除去する工程と、前記第１のサイドウォールを除去する工程の後、前記ゲート電極の側壁および前記半導体層上に応力膜を形成する工程と、前記応力膜をエッチングして、前記半導体層上の前記応力膜を除去するとともに、前記ゲート電極の前記側壁に前記応力膜を残存させる第２のサイドウォールを形成する工程と、前記第２のサイドウォール上に第３のサイドウォールを形成する工程とを含み、前記半導体層は、前記第３のサイドウォールを介して前記第２のサイドウォールと離間している。
【発明の効果】
【００１５】
本発明によれば、チャネル領域における歪みを適正に増大させ、キャリア注入速度を向上させることが可能となる。この構成により、近時における更なる狭チャネル化にも対応したトランジスタ特性の大幅な向上が実現する。
【発明を実施するための最良の形態】
【００１６】
―本発明の基本骨子―
先ず、本発明のｎチャネルＭＯＳトランジスタのチャネル領域におけるチャネル幅方向における歪み作用について説明する。
図２１に示したように、ソース／ドレイン領域１０３に埋め込み形成されたＳｉＣ層１０４により、チャネル領域のチャネル幅方向には常に圧縮応力（矢印Ｂで示す。）が印加される。
【００１７】
図１は、本発明によるｎチャネルＭＯＳトランジスタの歪み作用を示す模式図であり、（ａ）が平面図、（ｂ）が断面図である。図１では便宜上、図２１と共通する構成部材等については同符号を付す。
本発明では、典型的には、シリコン基板１００のソース／ドレイン領域に半導体層、例えばＳｉＣ層１０４が形成され、シリコン基板１００上でゲート絶縁膜１０５を介して設けられたゲート電極１０１の側面に、自身は膨張性を有する応力膜からなる第１のサイドウォール１１１と、第１のサイドウォール１１１上にこれに比して応力の小さい膜からなる第２のサイドウォール１１２とが形成されており、ＳｉＣ層１０４が第２のサイドウォール１１２により第１のサイドウォール１１１から離間する構成を採る。
【００１８】
チャネル幅方向では、図１に示すように、チャネル領域１００ａのチャネル幅方向に印加される圧縮応力（矢印Ｂで示す。）に対して、第１のサイドウォール１１１がその下地の部分（チャネル領域の一部）を拡大し、当該下地に引張応力（矢印Ｃで示す。）が印加される。この引張応力により当該圧縮応力が打ち消される。ここで、第１のサイドウォール１１１をその真性応力を大きく、例えば絶対値で２．５ＧＰａ〜４．０ＧＰａ程度となるように形成することにより、チャネル領域１００ａのチャネル幅方向について、ＳｉＣ層１０４のもたらす圧縮応力よりも第１のサイドウォール１１１のもたらす引張応力の方が大きくなり、結果としてチャネル領域１００ａのチャネル幅方向に引張歪みが与えられる。これにより、ｎチャネルＭＯＳトランジスタのトランジスタ特性が大幅に向上することになる。
【００１９】
図２は、本発明のｎチャネルＭＯＳトランジスタにおいて、図２３との比較に基づき、チャネル領域の中央部位を原点としたチャネル幅方向の歪みを示す特性図である。
このように、全体的に圧縮応力が減殺されており、素子分離構造に近い部分でも圧縮方向の歪みの増加が見られない。これは、ｎチャネルＭＯＳトランジスタのトランジスタ特性が大幅に向上することを意味する。
【００２０】
続いて、チャネル領域におけるチャネル長方向及び鉛直方向における歪み作用について説明する。
チャネル領域１００ａのチャネル長方向では、自身が膨張性を有する第１のサイドウォール１１１がその下地の部分（チャネル領域１００ａの一部）を拡大しようとする力と、ＳｉＣ層１０４が隣接面を平面的に拡大しようとする力との合力がチャネル領域１００ａのチャネル長方向に対して働く。この合力は、チャネル領域１００ａのチャネル長方向に対して引張応力として印加され、実効的に引張方向の歪みが大きくなる。
【００２１】
図３は、本発明によるｎチャネルＭＯＳトランジスタの歪み作用を示す断面図である。図４は、図３に対応した応力を説明するための模式図である。
図３及び図４では便宜上、図２１と共通する構成部材等については同符号を付す。
チャネル領域の鉛直方向では、第１のサイドウォール１１１の直下部分（基板のＳｉの一部）は、第１のサイドウォール１１１の基板に対する熱膨張係数が小さいため、常温ではＳｉの格子を拡大する方向に作用する。この場合、当該直下部分は実効的に鉛直方向（深さ方向）に圧縮応力を受ける。
【００２２】
また、ＳｉＣ層１０４は、基板のＳｉに対して格子整合しながらエピタキシャル成長する。元々のＳｉＣの格子定数はＳｉのそれより小さいので、ＳｉＣの格子は鉛直方向（深さ方向）に収縮し、ＳｉＣ層１０４と側面で接する部分のＳｉ（１１０）の格子を圧縮する状態になる。即ち、チャネル領域１００ａにおいて鉛直方向に作用する応力は、第１のサイドウォール１１１による圧縮応力と、ＳｉＣ層１０４による圧縮応力との合力となり、実効的に圧縮方向の歪みが大きくなる。トランジスタの動作機構を考えた場合、ゲート長が短い部分ではチャネルキャリアは準弾道輸送状態にあり、ソース端部でのキャリア注入速度（ポテンシャル差と有効質量に関係、有効質量は歪に強い正の相関）を改善することがトランジスタ特性の向上をもたらす。この場合、特に第１のサイドウォール１１１の直下における作用が大きいため、ソース端部におけるキャリア注入効果の改善がより大きくなる。
【００２３】
図５は、本発明のｎチャネルＭＯＳトランジスタにおいて、図２１の従来構成との比較に基づき、チャネル領域の中央部位を原点としたチャネル長方向及び鉛直方向の歪みを示す特性図である。
このように、チャネル長方向では引張応力が、鉛直方向では圧縮応力がそれぞれ大幅に増加していることが判る。これは、ｎチャネルＭＯＳトランジスタのトランジスタ特性が大幅に向上することを意味する。
【００２４】
上記したように、本発明では、ｎチャネルＭＯＳトランジスタにおいて、チャネル領域１００ａのチャネル長方向では引張応力が、チャネル幅方向では引張応力が、鉛直方向（深さ方向）では圧縮応力が、それぞれ十分に印加される。本発明では、ＳｉＣ層１０４が第２のサイドウォール１１２により第１のサイドウォール１１１から離間する構成を採る。ここで仮に、第２のサイドウォール１１２を形成することなく、応力の比較的大きい第１のサイドウォール１１１をＳｉＣ層１０４と接するように形成した場合には、特にＳｉＣがＳｉよりも硬いこととも相俟って（逆にＳｉＧｅはＳｉよりも軟らかい。）、ＳｉＣ層１０４に格子欠陥が生じる。本発明では、ＳｉＣ層１０４に対して、第１のサイドウォール１１１に比して応力の小さい膜からなる第２のサイドウォール１１２を介して第１のサイドウォール１１１が設けられるため、第１のサイドウォール１１１の応力はＳｉＣ層１０４ではなく当該第１のサイドウォール１１１の直下部分におけるシリコン基板１００のＳｉに直接的に作用する。この場合、ＳｉＣ層１０４に対して応力の小さい第２のサイドウォール１１２が言わば緩衝部材として機能し、ＳｉＣ層１０４における結晶欠陥の発生が抑止される。
【００２５】
以上説明したように、ソース／ドレイン領域にＳｉＣ層１０４を埋め込み形成するとともに、ゲート電極１０１の側面に自身が膨張性を有する第１のサイドウォールを設け、ＳｉＣ層を第１のサイドウォールから離間する構成を採ることにより、ＳｉＣ層にダメージを及ぼすことなくチャネル領域１００ａにおける歪みを適正に増大させ、キャリア注入速度を向上させることが可能となる。この構成により、近時における更なる狭チャネル化にも対応したトランジスタ特性の大幅な向上が実現する。
なお、第１のサイドウォールは、熱処理に起因する応力低下を防止し、その圧縮応力をトランジスタ作製後に保持するため、ＳｉＣ層を形成した後に形成することが望ましい。
【００２６】
ここで、特許文献４には、ゲート電極に引張応力を有するサイドウォールを形成し、チャネル領域の圧縮応力を緩和する旨が開示されている。しかしながらこの場合、ソース／ドレイン領域にＳｉＣ層のような半導体層を有さず、従って当然のことながら、本発明の主要な発明特定事項の一つである半導体層のサイドウォールとの位置的関係の考慮は全くなされていない。
【００２７】
―本発明を適用した好適な諸実施形態―
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。なお、以下の諸実施形態では半導体装置としてｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを備えたＣＭＯＳトランジスタについて例示するが、本発明はこれに限定されるものではなく、ゲート電極を有する他の半導体装置にも適用可能である。
【００２８】
（第１の実施形態）
以下、本実施形態によるＣＭＯＳトランジスタの構成について、その製造方法と共に説明する。
図６〜図１５は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００２９】
先ず、図６（ａ）に示すように、シリコン基板１上に、シリコン酸化膜２及びシリコン窒化膜３を順次形成する。
詳細には、先ず、例えばドライ酸化法により、シリコン基板１上に９００℃で例えば膜厚１０ｎｍ程度のシリコン酸化膜２を形成する。
次に、例えばＣＶＤ法により、例えばＳｉＨ2Ｃｌ2・ＮＨ3をソースガスに用いて、７５０℃でシリコン酸化膜２上に例えば膜厚１１２ｎｍ程度のシリコン窒化膜３を形成する。
【００３０】
続いて、図６（ｂ）に示すように、シリコン窒化膜３及びシリコン酸化膜２に開口４を形成する。
詳細には、シリコン窒化膜３及びシリコン酸化膜２でシリコン基板１の素子分離領域上に相当する部分をリソグラフィー及びドライエッチングにより加工し、シリコン窒化膜３及びシリコン酸化膜２に開口４を形成する。
【００３１】
続いて、図６（ｃ）に示すように、シリコン基板１に分離溝１ａを形成する。
詳細には、開口４が形成されたシリコン酸化膜２及びシリコン窒化膜３をマスクとして、シリコン基板１をドライエッチングし、シリコン基板１の開口４から露出する部分に分離溝１ａを形成する。
【００３２】
続いて、図７（ａ）に示すように、開口４内及び分離溝１ａ内を埋め込むようにシリコン酸化膜５を堆積する。
詳細には、開口４から露出する、開口４内及び分離溝１ａ内を埋め込むように絶縁物、ここでは例えばプラズマＣＶＤ法によりシリコン酸化膜５を堆積する。
【００３３】
続いて、図７（ｂ）に示すように、ＳＴＩ素子分離構造６を形成する。
詳細には、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により、シリコン窒化膜３の表面が露出するまでシリコン酸化膜５を研磨して平坦化する。その後、シリコン酸化膜５をウェットエッチングにより除去し、更に露出するシリコン酸化膜２をフッ化水素酸を用いたウェットエッチングによりにより除去する。
これにより、シリコン基板１上で活性領域、ここではｎＭＯＳ領域１１及びｐＭＯＳ領域１２を画定するＳＴＩ（Shallow Trench Isolation）素子分離構造６が形成される。
【００３４】
続いて、図８（ａ）に示すように、ｐウェル７、ｎウェル８、ゲート絶縁膜９、及び多結晶シリコン膜１０をそれぞれ形成する。
詳細には、先ず、ｐＭＯＳ領域１２を覆うレジストマスク（不図示）を形成し、このレジストマスクを用いてｎＭＯＳ領域１１のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１５０ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
【００３５】
次に、レジストマスクを灰化処理等により除去した後、ｎＭＯＳ領域１１を覆うレジストマスク（不図示）を形成し、このレジストマスクを用いてｐＭＯＳ領域１２のみにｎ型不純物、ここではリン（Ｐ+）を加速エネルギー３００ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
次に、レジストマスクを灰化処理等により除去した後、活性化アニールを行う。これにより、ＳＴＩ素子分離構造６の一部を取り囲むように、ｎＭＯＳ領域１１にはｐウェル７が、ｐＭＯＳ領域１２にはｎウェル８がそれぞれ形成される。
【００３６】
次に、ｎＭＯＳ領域１１及びｐＭＯＳ領域１２の表面をドライ酸化し、例えば膜厚１．５ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜９を形成する。
次に、ゲート絶縁膜９上に、ＣＶＤ法等により多結晶シリコン膜１０を例えば膜厚１００ｎｍ程度に堆積する。
【００３７】
続いて、図８（ｂ）に示すように、多結晶シリコン膜１０のｐＭＯＳ領域１２に相当する部位にｐ型不純物を導入する。
詳細には、ｎＭＯＳ領域１１を覆うレジストマスク１３を形成し、このレジストマスク１３を用いて多結晶シリコン膜１０のｐＭＯＳ領域１２に相当する部分のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー５ｋｅＶ、ドーズ量６×１０15／ｃｍ2の条件でイオン注入する。その後、レジストマスク１３を灰化処理等により除去する。
【００３８】
続いて、図９（ａ）に示すように、多結晶シリコン膜１０のｎＭＯＳ領域１１に相当する部位にｎ型不純物を導入する。
詳細には、ｐＭＯＳ領域１２を覆うレジストマスク１４を形成し、このレジストマスク１４を用いて多結晶シリコン膜１０のｎＭＯＳ領域１１に相当する部分のみにｎ型不純物、ここではリン（Ｐ+）を加速エネルギー８ｋｅＶ、ドーズ量８×１０15／ｃｍ2の条件でイオン注入する。その後、レジストマスク１４を灰化処理等により除去する。
【００３９】
続いて、図９（ｂ）に示すように、ゲート電極１５を形成する。
詳細には、多結晶シリコン膜１０及びゲート絶縁膜９をリソグラフィー及びドライエッチングにより加工する。これにより、ｎＭＯＳ領域１１及びｐＭＯＳ領域１２において、シリコン基板１上でゲート絶縁膜９を介してなるゲート電極１５が形成される。
【００４０】
続いて、図１０（ａ）に示すように、ｐＭＯＳ領域１２にｐエクステンション領域１７及びをポケット領域を順次形成する。
詳細には、ｎＭＯＳ領域１１を覆うレジストマスク２１を形成し、このレジストマスク２２を用いてｐＭＯＳ領域１２のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー０．５ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。これにより、ｐＭＯＳ領域１２では、ゲート電極１５の両側におけるシリコン基板１の表層にｐエクステンション領域１７が形成される。
次に、不図示のポケット領域を形成するため、レジストマスク２１を用いてｐＭＯＳ領域１２のみにｎ型不純物、ここでは砒素（Ａｓ+）を加速エネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2の条件でイオン注入する。
その後、レジストマスク２１を灰化処理等により除去する。
【００４１】
続いて、図１０（ｂ）に示すように、ｎＭＯＳ領域１１にｎエクステンション領域１６及びポケット領域を順次形成する。
詳細には、ｐＭＯＳ領域１２を覆うレジストマスク２２を形成し、このレジストマスク２１を用いてｎＭＯＳ領域１１のみにｎ型不純物、ここでは砒素（Ａｓ+）を加速エネルギー３ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。これにより、ｎＭＯＳ領域１１では、ゲート電極１５の両側におけるシリコン基板１の表層にｎエクステンション領域１６が形成される。
【００４２】
次に、不図示のポケット領域を形成するため、レジストマスク２２を用いてｎＭＯＳ領域１１のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１０ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
その後、レジストマスク２２を灰化処理等により除去する。
【００４３】
なお、上記の各イオン注入において、後述するアニール処理により不純物が活性化されて各エクステンション領域１６，１７（及び各ポケット領域）が形成されるが、図示では便宜上エクステンション領域１６，１７とし、その旨を記載する。
【００４４】
続いて、図１１（ａ）に示すように、シリコン基板１の全面にシリコン酸化膜１８及びシリコン窒化膜１９を順次形成する。
詳細には、先ず、ＣＶＤ法等により、５００℃以上６００℃未満の処理温度でシリコン基板１の全面にシリコン酸化膜１８を例えば膜厚５ｎｍ程度に形成する。
次に、ＣＶＤ法等により、５００℃以上６００℃未満の処理温度でシリコン酸化膜１９上にシリコン窒化膜１９を例えば膜厚３０ｎｍ程度に形成する。
【００４５】
続いて、図１１（ｂ）に示すように、各ゲート電極１５の側面にサイドウォール２３を形成する。
詳細には、シリコン窒化膜１９及びシリコン酸化膜１８の全面を異方性ドライエッチング（エッチバック）して各ゲート電極１５の側面のみにシリコン酸化膜１８及びシリコン窒化膜１８を残す。これにより、各ゲート電極１５の側面にサイドウォール２３が形成される。
【００４６】
続いて、図１２（ａ）に示すように、ｐＭＯＳ領域１２を覆う酸化膜マスク２４を形成する。
詳細には、シリコン基板１の全面に、ＣＶＤ法等により低温（４００℃〜５５０℃程度）でシリコン酸化膜（不図示）を膜厚３０ｎｍ程度に堆積する。そして、このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、ｐＭＯＳ領域１２を覆いｎＭＯＳ領域１１を露出させる酸化膜マスク２４が形成される。
【００４７】
続いて、図１２（ｂ）に示すように、ｎＭＯＳ領域１１に凹部２５を形成する。
詳細には、酸化膜マスク２４から露出するｎＭＯＳ領域１１のシリコン基板１の表面を例えば深さ３０ｎｍ程度にドライエッチングする。このときｎＭＯＳ領域１１では、ゲート電極１５及びサイドウォール２３がマスクとなり、ゲート電極１５及びサイドウォール２３の両側におけるシリコン基板１の表面に凹部２５が形成される。
【００４８】
次に、シリコン基板１の表面を例えばＨＦを用いて表面処理する。このときのエッチング量は、熱酸化膜（シリコン酸化膜）を２ｎｍエッチングする程度とする。
【００４９】
続いて、図１３（ａ）に示すように、凹部２５を埋め込むＳｉＣ層２６を形成する。
詳細には、選択エキタキシャル成長法により、ソースガスとしてＳｉＨ3ＣＨ3及びＰ2Ｈ6／ＳｉＨ4・Ｈ2／ＨＣｌ、又はＳｉＨ3ＣＨ3及びＰ2Ｈ6・Ｓｉ2Ｈ6・Ｈ2／ＨＣｌの混合ガスを用い、成長温度を６００℃以下として、シリコン面が露出する凹部２５にＳｉＣ、Ｓｉ1-xＣxとして例えば０．０１≦ｘ≦０．０３、（Ｃの含有率が１〜３％）ここではＳｉ0.98Ｃ0.02（ｘ＝０．０２：Ｃを２％含有する。）を選択成長させる。ＳｉＣは他の元素を含むこともある。これにより、凹部２５を埋め込むように例えば膜厚３０ｎｍ程度にＳｉＣ層２６が形成される。このとき、ＳｉＣ層２６へのリン（Ｐ）のドーピング量は抵抗率換算で例えば１ｍΩ・ｃｍ程度となり、ＳｉＣ層２６がｎチャネルＭＯＳトランジスタのソース／ドレイン領域として機能することになる。
【００５０】
ここで、上記の選択エキタキシャル成長において、ＨＣｌを除いた混合ガスをソースガスとして用いてＳｉ0.98Ｃ0.02をシリコン基板１の全面に成長させた後、凹部２５上以外に堆積されたＳｉ0.98Ｃ0.02（多結晶状態又は核状態）を、Anmonium HydroPeroxide（アンモニアと過酸化水素）を主成分とするウェットエッチングにより除去するプロセスを繰り返し行い、ＳｉＣ層２６を形成するようにしても良い。また同様に全面にＳｉ0.98Ｃ0.02堆積させた後に、Ｃｌ元素を含むエッチングガスにより絶縁膜上の多結晶もしくは核状態を繰り返しあるいは、一括で除去しSiC層２６を形成してもよい。
【００５１】
続いて、図１３（ｂ）に示すように、ｐＭＯＳ領域１２にソース／ドレイン領域２７を形成した後、サリサイドプロセスを行う。
詳細には、先ず、酸化膜マスク２４を除去する。酸化膜マスク２４は、その形成時には膜厚が３０ｎｍ程度であったのに対して、上記のＨＦを用いた表面処理により、膜厚が例えば１０ｎｍ程度になっている。この酸化膜マスク２４を例えばＨＦを用いたウェットエッチングにより除去する。
【００５２】
次に、ｎＭＯＳ領域１１を覆うレジストマスク（不図示）を形成し、このレジストマスクを用いてｐＭＯＳ領域１２のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー０．５ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。
そして、シリコン基板１に、最高温度９５０℃で極短時間のアニール処理、例えばスパイクアニール処理を施し、イオン注入された不純物を活性化する。これにより、ｐＭＯＳ領域１２では、サイドウォール２３に隣接するようにシリコン基板１の表層でｐエクステンション領域１７と一部重畳されてなるｐソース／ドレイン領域２７が形成される。このアニール処理により、前工程でイオン注入された各種の不純物（エクステンション領域１６，１７の不純物、及び各ポケット領域の不純物）も同時に活性化させる。
その後、レジストマスクを灰化処理等により除去する。
【００５３】
次に、各種処理によりサイドウォール２３が薄膜化しているため、サイドウォール２３に絶縁膜を補充形成する。
具体的には、シリコン基板１の全面にＣＶＤ法等により例えばシリコン窒化膜（不図示）を膜厚２０ｎｍ程度に堆積し、このシリコン窒化膜の全面を異方性ドライエッチング（エッチバック）してサイドウォール２３上にシリコン窒化膜を残す。
【００５４】
次に、シリコン基板１の全面にシリサイド化する金属、ここではＮｉ合金（不図示）をスパッタ法等により例えば膜厚１０ｎｍ程度に堆積する。そして、シリコン基板１を例えば３００℃前後でＲＴＰ処理してＮｉ合金をシリコンと反応させる。その後、未反応のＮｉ合金を例えば過硫酸処理により除去する。更にシリサイドの低抵抗化を促進するため、例えば４００℃〜５００℃の温度で追加の熱処理を実行する。これにより、ゲート電極１５の上面部、ＳｉＣ層２６の上面部、及びｐソース／ドレイン領域２７の上面部にそれぞれシリサイド層２８が形成される。
【００５５】
続いて、図１４（ａ）に示すように、サイドウォール２３を除去した後、シリコン窒化膜２９を形成する。
詳細には、先ず、ＣＦ4／Ｏ2を主成分とするエッチングガスを利用したドライエッチングにより、サイドウォール２３を除去する。
次に、シリコン基板１の全面に膨張性を有する絶縁膜、ここではシリコン窒化膜２９を、例えばプラズマＣＶＤ法により、ＳｉＨ4/ＮＨ3をソースガスとして、パワー１００Ｗ〜３００Ｗ、基板温度４００℃〜５００℃の条件で、膜厚１０〜２０ｎｍ、例えば膜厚１０ｎｍ程度に堆積する。
【００５６】
続いて、図１４（ｂ）に示すように、ゲート電極１５の側面に第１のサイドウォール３１を形成する。
詳細には、シリコン窒化膜２９の全面を異方性ドライエッチング（エッチバック）して各ゲート電極１５の側面のみにシリコン窒化膜２９を残す。これにより、各ゲート電極１５の側面に自身が膨張性を有する第１のサイドウォール３１が形成される。第１のサイドウォール３１は、例えば膜厚１０ｎｍ〜２０ｎｍ程度、ここでは１５ｎｍ程度であり、その真性応力が絶対値で２．５ＧＰａ〜４．０ＧＰａ程度、ここでは３．０ＧＰａ程度となるように形成される。
【００５７】
続いて、図１５に示すように、第２のサイドウォール３２を形成する。
詳細には、シリコン基板１の全面に、第１のサイドウォール３１のシリコン窒化膜２９に比べて応力の小さい絶縁膜、ここではシリコン酸化膜（不図示）を例えばプラズマＣＶＤ法により膜厚２０ｎｍ〜４０ｎｍ、例えば３０ｎｍ程度に堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）して各第１のサイドウォール３１上のみにシリコン酸化膜を残す。これにより、各第１のサイドウォール３１上に第２のサイドウォール３２が形成される。第２のサイドウォール３２は、第１のサイドウォール３１とＳｉＣ層２６とを離間させる要請も考慮して、例えば膜厚２０ｎｍ〜４０ｎｍ程度、ここでは３０ｎｍ程度に形成される。このとき、第１のサイドウォール３１及び第２のサイドウォール３２からサイドウォール３３が構成される。
【００５８】
しかる後、層間絶縁膜、コンタクト孔、及び配線の形成等を経て、本実施形態のＣＭＯＳトランジスタを完成させる。
【００５９】
本実施形態では、ｎＭＯＳ領域１１に形成されるｎチャネルＭＯＳトランジスタにおいて、シリコン基板１のソース／ドレイン領域にＳｉＣ層２６が形成され、シリコン基板１上でゲート絶縁膜９を介して設けられたゲート電極１５の側面に、自身が膨張性を有する膜からなる第１のサイドウォール３１と、第１のサイドウォール３１上にこれに比して応力の小さい膜からなる第２のサイドウォール３２とが形成されており、ＳｉＣ層２６が第２のサイドウォール３２により第１のサイドウォール３１から離間する構成を採る。
【００６０】
ｎＭＯＳ領域１１に形成されるｎチャネルＭＯＳトランジスタにおいて、チャネル領域のチャネル長方向では引張応力が、チャネル幅方向では引張応力が、鉛直方向（深さ方向）では圧縮応力が、それぞれ十分に印加される。本実施形態では、ＳｉＣ層２６に対して、第１のサイドウォール３１に比して応力の小さい膜からなる第２のサイドウォール３２を介して第１のサイドウォール３１が設けられるため、第１のサイドウォール３１の応力はＳｉＣ層２６ではなく当該第１のサイドウォール３１の直下部分におけるシリコン基板１のＳｉに直接的に作用する。この場合、ＳｉＣ層２６に対して応力の小さい第２のサイドウォール３２が言わば緩衝部材として機能し、ＳｉＣ層２６における結晶欠陥の発生が抑止される。
【００６１】
なお、本実施形態では、応力膜からなる第１のサイドウォ−ル３１を、シリサイド工程が終了してから形成する実施形態を説明した。これは、シリサイド工程において熱が第１ビサイドウォールにかかると、応力状態が変化してしまう可能性があるためである。従って、熱処理の温度等の条件によっては、他の工程で応力膜からなるサイドウォールを形成しても良い。例えば基板にＳｉＣを成長させる溝を形成する前の工程において応力膜からなるサイドウォールを形成し、ＳｉＣ層のエピタキシャル成長工程の後、そのサイドウォール膜を除去することなく、本実施形態における第１のサイドウォール膜の代わりとしても良い。
【００６２】
以上説明したように、本実施形態によれば、ＳｉＣ層２６にダメージを及ぼすことなく、ｎチャネルＭＯＳトランジスタのチャネル領域における歪みを適正に増大させ、キャリア注入速度を向上させることが可能となる。この構成により、近時における更なる狭チャネル化にも対応したトランジスタ特性の大幅な向上が実現する。
【００６３】
（第２の実施形態）
以下、本実施形態によるＣＭＯＳトランジスタの構成について、その製造方法と共に説明する。
図１６〜図２０は、第２の実施形態によるＣＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【００６４】
先ず、第１の実施形態と同様に、図６（ａ）〜図１１（ｂ）の各工程を経る。
続いて、図１６（ａ）に示すように、ｎＭＯＳ領域１１を覆う酸化膜マスク４１を形成する。
詳細には、シリコン基板１の全面に、ＣＶＤ法等により低温（４００℃〜５５０℃程度）でシリコン酸化膜（不図示）を膜厚３０ｎｍ程度に堆積する。そして、このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、ｎＭＯＳ領域１１を覆いｐＭＯＳ領域１２を露出させる酸化膜マスク４１が形成される。
【００６５】
続いて、図１６（ｂ）に示すように、ｐＭＯＳ領域１２に凹部４２を形成する。
詳細には、酸化膜マスク４１から露出するｐＭＯＳ領域１２のシリコン基板１の表面を例えば深さ４０ｎｍ程度にドライエッチングする。このときｐＭＯＳ領域１２では、ゲート電極１５及びサイドウォール２３がマスクとなり、ゲート電極１５及びサイドウォール２３の両側におけるシリコン基板１の表面に凹部４２が形成される。
【００６６】
続いて、図１７（ａ）に示すように、凹部４２を埋め込むＳｉＧｅ層４３を形成する。
詳細には、選択エキタキシャル成長法により、ソースガスとしてＳｉＨ4／ＧｅＨ4／Ｈ2／ＨＣｌ／Ｂ2Ｈ6の混合ガスを用い、成長温度を５５０℃〜６００℃以下として、シリコン面が露出する凹部４２にＳｉＧｅ、Ｓｉ1-yＧｅyとして例えば０．１５≦ｙ≦０．２５、ここではＳｉ0.80Ｇｅ0.20（ｙ＝０．２０：Ｇｅを２０％含有する。）を選択成長させる。これにより、凹部４２を埋め込むように例えば膜厚４０ｎｍ程度にＳｉＧｅ４３が形成される。このＳｉＧｅ４３がｐチャネルＭＯＳトランジスタのソース／ドレイン領域として機能することになる。ここで、ＳｉＧｅはさらにＣを含むＳｉＧｅＣであっても良い。
【００６７】
続いて、図１７（ｂ）に示すように、酸化膜マスク４２を除去し、ｐＭＯＳ領域１２を覆う酸化膜マスク４４を形成する。
詳細には、先ず、酸化膜マスク４２を例えばＨＦを用いたウェットエッチングにより除去する。
次に、シリコン基板１の全面に、ＣＶＤ法等により低温（４００℃〜５５０℃程度）でシリコン酸化膜（不図示）を膜厚４０ｎｍ程度に堆積する。そして、このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、ｐＭＯＳ領域１２を覆いｎＭＯＳ領域１１を露出させる酸化膜マスク４４が形成される。
【００６８】
続いて、図１８（ａ）に示すように、ｎＭＯＳ領域１１に凹部４５を形成する。
詳細には、酸化膜マスク４４から露出するｎＭＯＳ領域１１のシリコン基板１の表面を例えば深さ３０ｎｍ程度にドライエッチングする。このときｎＭＯＳ領域１１では、ゲート電極１５及びサイドウォール２３がマスクとなり、ゲート電極１５及びサイドウォール２３の両側におけるシリコン基板１の表面に凹部４５が形成される。
【００６９】
次に、シリコン基板１の表面を例えばＨＦを用いて表面処理する。このときのエッチング量は、熱酸化膜（シリコン酸化膜）を２ｎｍエッチングする程度とする。
【００７０】
続いて、図１８（ｂ）に示すように、凹部４５を埋め込むＳｉＣ層４６を形成する。
詳細には、選択エキタキシャル成長法により、ソースガスとしてＳｉＨ3ＣＨ3及びＰ2Ｈ6／ＳｉＨ4・Ｈ2／ＨＣｌ、又はＳｉＨ3ＣＨ3及びＰ2Ｈ6・Ｓｉ2Ｈ6・Ｈ2／ＨＣｌの混合ガスを用い、成長温度を６００℃以下として、シリコン面が露出する凹部４５にＳｉＣ、Ｓｉ1-xＣxとして例えば０．０１≦ｘ≦０．０３、ここではＳｉ0.98Ｃ0.02（ｘ＝０．０２：Ｃを２％含有する。）を選択成長させる。これにより、凹部４５を埋め込むように例えば膜厚３０ｎｍ程度にＳｉＣ層４６が形成される。このとき、ＳｉＣ層４６へのリン（Ｐ）のドーピング量は抵抗率換算で例えば１ｍΩ・ｃｍ程度となり、ＳｉＣ層４６がｎチャネルＭＯＳトランジスタのソース／ドレイン領域として機能することになる。
【００７１】
ここで、上記の選択エキタキシャル成長において、ＨＣｌを除いた混合ガスをソースガスとして用いてＳｉ0.98Ｃ0.2をシリコン基板１の全面に成長させた後、凹部４５上以外に堆積されたＳｉ0.98Ｃ0.2（多結晶状態又は核状態）を、ＨＣｌを用いたウェットエッチングにより除去するプロセスを繰り返し行い、ＳｉＣ層４６を形成するようにしても良い。
【００７２】
続いて、図１９（ａ）に示すように、酸化膜マスク４４を除去し、サリサイドプロセスを行う。
詳細には、先ず、酸化膜マスク４４を例えばＨＦを用いたウェットエッチングにより除去する。
【００７３】
次に、各種処理によりサイドウォール２３が薄膜化しているため、サイドウォール２３に絶縁膜を補充形成する。
具体的には、シリコン基板１の全面にＣＶＤ法等により例えばシリコン窒化膜（不図示）を膜厚２０ｎｍ程度に堆積し、このシリコン窒化膜の全面を異方性ドライエッチング（エッチバック）してサイドウォール２３上にシリコン窒化膜を残す。
【００７４】
次に、シリコン基板１の全面にシリサイド化する金属、ここではＮｉ合金（不図示）をスパッタ法等により例えば膜厚１０ｎｍ程度に堆積する。そして、シリコン基板１を例えば３００℃前後でＲＴＰ処理してＮｉ合金をシリコンと反応させる。その後、未反応のＮｉ合金を例えば過硫酸処理により除去する。更にシリサイドの低抵抗化を促進するため、例えば４００℃〜５００℃の温度で追加の熱処理を実行する。これにより、ゲート電極１５の上面部、ＳｉＣ層４６の上面部、及びＳｉＧｅ層４３の上面部にそれぞれシリサイド層４７が形成される。
【００７５】
続いて、図１９（ｂ）に示すように、サイドウォール２３を除去した後、シリコン窒化膜４８を形成する。
詳細には、先ず、ＣＦ4／Ｏ2を主成分とするエッチングガスを利用したドライエッチングにより、サイドウォール２３を除去する。
次に、シリコン基板１の全面に膨張性を有する絶縁膜、ここではシリコン窒化膜４８を、例えばプラズマＣＶＤ法により、ＳｉＨ4／ＮＨ3をソースガスとして、パワー１００Ｗ〜３００Ｗ、基板温度４００℃〜５００℃の条件で膜厚１０ｎｍ〜２０ｎｍ、例えば膜厚１０ｎｍ程度に堆積する。
【００７６】
続いて、図２０（ａ）に示すように、ゲート電極１５の側面に第１のサイドウォール４９を形成する。
詳細には、シリコン窒化膜４８の全面を異方性ドライエッチング（エッチバック）して各ゲート電極１５の側面のみにシリコン窒化膜４８を残す。これにより、各ゲート電極１５の側面に自身が膨張性を有する第１のサイドウォール４９が形成される。第１のサイドウォール４９は、例えば膜厚１０ｎｍ〜２０ｎｍ程度、ここでは１５ｎｍ程度であり、その真性応力が絶対値で２．５ＧＰａ〜４．０ＧＰａ程度、ここでは３．０ＧＰａ程度となるように形成される。
【００７７】
続いて、図２０（ｂ）に示すように、第２のサイドウォール５１を形成する。
詳細には、シリコン基板１の全面に、第１のサイドウォール４９のシリコン窒化膜４８に比べて応力の小さい絶縁膜、ここではシリコン酸化膜（不図示）を例えばプラズマＣＶＤ法により膜厚３０ｎｍ程度に堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）して各第１のサイドウォール４８上のみにシリコン酸化膜を残す。これにより、各第１のサイドウォール４８上に第２のサイドウォール５１が形成される。第２のサイドウォール５１は、第１のサイドウォール４９とＳｉＣ層４６とを離間させる要請も考慮して、例えば膜厚２０ｎｍ〜４０ｎｍ程度、ここでは３０ｎｍ程度に形成される。このとき、第１のサイドウォール４９及び第２のサイドウォール５１からサイドウォール５２が構成される。
【００７８】
しかる後、層間絶縁膜、コンタクト孔、及び配線の形成等を経て、本実施形態のＣＭＯＳトランジスタを完成させる。
【００７９】
本実施形態では、ｎＭＯＳ領域１１に形成されるｎチャネルＭＯＳトランジスタにおいて、チャネル領域のチャネル長方向では引張応力が、チャネル幅方向では引張応力が、鉛直方向（深さ方向）では圧縮応力が、それぞれ十分に印加される。本実施形態では、ＳｉＣ層４６に対して、第１のサイドウォール４９に比して応力の小さい膜からなる第２のサイドウォール５１を介して第１のサイドウォール４９が設けられるため、第１のサイドウォール４９の応力はＳｉＣ層４６ではなく当該第１のサイドウォール４９の直下部分におけるシリコン基板１のＳｉに直接的に作用する。この場合、ＳｉＣ層４６に対して応力の小さい第２のサイドウォール５１が言わば緩衝部材として機能し、ＳｉＣ層４６における結晶欠陥の発生が抑止される。
【００８０】
一方、ｐＭＯＳ領域１１に形成されるｐチャネルＭＯＳトランジスタにおいて、シリコン基板１のソース／ドレイン領域にＳｉＧｅ層４３が形成され、シリコン基板１上でゲート絶縁膜９を介して設けられたゲート電極１５の側面に、自身が膨張性を有する膜からなる第１のサイドウォール４９と、第１のサイドウォール４９上にこれに比して応力の小さい膜からなる第２のサイドウォール５１とが形成されており、ＳｉＧｅ層４３が第２のサイドウォール５１により第１のサイドウォール４９から離間する構成を採る。
【００８１】
ｐＭＯＳ領域１１に形成されるｐチャネルＭＯＳトランジスタにおいて、チャネル領域のチャネル幅方向では引張応力が十分に印加される。ここで、チャネル領域のチャネル長方向については、ＳｉＧｅ層４３及びＳＴＩ素子分離構造６の作用により、圧縮応力が確保される。また、チャネル領域の鉛直方向（深さ方向）についても同様に、引張応力が確保される。本実施形態では、ＳｉＣ層４６に対して、第１のサイドウォール４９に比して応力の小さい膜からなる第２のサイドウォール５１を介して第１のサイドウォール４９が設けられるため、第１のサイドウォール４９の応力はＳｉＣ層４６ではなく当該第１のサイドウォール４９の直下部分におけるシリコン基板１のＳｉに直接的に作用する。この場合、ＳｉＣ層４６に対して応力の小さい第２のサイドウォール５１が言わば緩衝部材として機能し、ＳｉＣ層４６における結晶欠陥の発生が抑止される。
【００８２】
以上説明したように、本実施形態によれば、ＳｉＣ層４６にダメージを及ぼすことなく、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタの各チャネル領域における歪みを適正に増大させ、キャリア注入速度を向上させることが可能となる。この構成により、近時における更なる狭チャネル化にも対応したトランジスタ特性の大幅な向上が実現する。
【００８３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８４】
（付記１）半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成された、応力膜からなる第１のサイドウォールと、
前記半導体基板上に形成された半導体層と
を含み、
前記半導体層は、前記第１のサイドウォールから離間していることを特徴とする半導体装置。
【００８５】
（付記２）前記半導体層は、前記半導体基板に形成された凹部に形成されることを特徴とする付記１に記載の半導体装置。
【００８６】
（付記３）前記第１のサイドウォールは膨張性を有することを特徴とする付記１又は２に記載の半導体装置。
【００８７】
（付記４）前記第１のサイドウォールの真性応力値は、絶対値で２．５ＧＰａ以上４．０ＧＰａ以下であることを特徴とする付記３に記載の半導体装置。
【００８８】
（付記５）前記半導体層は、ＳｉＣを含むことを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００８９】
（付記６）前記半導体層中のＣ含有量が１％〜３％であることを特徴とする付記５に記載の半導体装置。
【００９０】
（付記７）前記第１のサイドウォール上に形成された第２のサイドウォールを更に含み、
前記第２のサイドウォールを介して、前記半導体層と前記第１のサイドウォールとが離間していることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００９１】
（付記８）前記第２のサイドウォールは、前記第１のサイドウォールに比して応力の小さい膜からなることを特徴とする付記７に記載の半導体装置。
【００９２】
（付記９）前記半導体装置はｎチャネルＭＯＳトランジスタであることを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
【００９３】
（付記１０）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に、応力膜からなる第１のサイドウォールを形成する工程と、
前記第１のサイドウォール上に第２のサイドウォールを形成する工程と、
前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして、前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００９４】
（付記１１）前記半導体層を、前記第２のサイドウォールを介して前記第１のサイドウォールと離間するように形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【００９５】
（付記１２）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に、第１のサイドウォールを形成する工程と、
前記ゲート電極及び前記第１のサイドウォールをマスクとして、前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に半導体層を形成する工程と、
前記第１のサイドウォールを除去する工程と、
前記ゲート電極の側面に応力膜からなる第２のサイドウォールを形成する工程と、
前記第２のサイドウォール上に第３のサイドウォールを形成する工程と
を含み、
前記半導体層は、前記第３のサイドウォールを介して前記第２のサイドウォールと離間していることを特徴とする半導体装置の製造方法。
【００９６】
（付記１３）前記応力膜は膨張性を有することを特徴とする付記１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【００９７】
（付記１４）前記応力膜の真性応力値は、絶対値で２．５ＧＰａ以上（４．０  ）ＧＰａ以下であることを特徴とする付記１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【００９８】
（付記１５）前記半導体層は、ＳｉＣからなることを特徴とする付記１０〜１４のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記１６）前記半導体層中のＣ含有量は１％〜３％であることを特徴とする付記１３に記載の半導体装置の製造方法。
【０１００】
（付記１７）前記第２のサイドウォールは、前記第１のサイドウォールに比して応力の小さい膜からなることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１０１】
（付記１８）前記第３のサイドウォールは、前記第２のサイドウォールに比して応力の小さい膜からなることを特徴とする付記１２に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１０２】
【図１】本発明によるｎチャネルＭＯＳトランジスタの歪み作用を示す模式図である。
【図２】本発明のｎチャネルＭＯＳトランジスタにおいて、図２３との比較に基づき、チャネル領域の中央部位を原点としたチャネル幅方向の歪みを示す特性図である。
【図３】本発明によるｎチャネルＭＯＳトランジスタの歪み作用を示す断面図である。
【図４】図３に対応した応力を説明するための模式図である。
【図５】本発明のｎチャネルＭＯＳトランジスタにおいて、図２１の従来構成との比較に基づき、チャネル領域の中央部位を原点としたチャネル長方向及び鉛直方向の歪みを示す特性図である。
【図６】第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１６】第２の実施形態によるＣＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【図２１】ｎチャネルＭＯＳトランジスタにおいて、ソース／ドレイン領域にＳｉＣ層を埋め込み形成する構成の一例を示す平面図である。
【図２２】ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタにおいて、各トランジスタ特性を向上させるためのチャネル領域に印加される応力の方向感度を説明するための図である。
【図２３】チャネル領域の中央部位を原点としたチャネル幅方向の歪みを示す特性図である。
【符号の説明】
【０１０３】
１，１００  シリコン基板
１ａ  分離溝
２，５  シリコン酸化膜
３，２９，４８  シリコン窒化膜
４  開口
６  ＳＴＩ素子分離構造
７  ｐウェル
８  ｎウェル
９，１０５  ゲート絶縁膜
１０  多結晶シリコン膜
１１  ｎＭＯＳ領域
１２  ｐＭＯＳ領域
１３，１４，２１，２２  レジストマスク
１５，１０１  ゲート電極
１６  ｎエクステンション領域
１７  ｐエクステンション領域
２３，３３，５２，１０２  サイドウォール
２４，４１，４４  酸化膜マスク
２５，４２，４５  凹部
２６，４６，１０４  ＳｉＣ層
２７  ｐソース／ドレイン領域
２８，４７  シリサイド層
３１，４９，１１１  第１のサイドウォール
３２，５１，１１２  第２のサイドウォール
４３  ＳｉＧｅ層
１００ａ  チャネル領域
１０３  ソース／ドレイン領域
【図１】
0005223285.tif 000002
【図２】
0005223285.tif 000003
【図３】
0005223285.tif 000004
【図４】
0005223285.tif 000005
【図５】
0005223285.tif 000006
【図６】
0005223285.tif 000007
【図７】
0005223285.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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