(57)【特許請求の範囲】
【請求項１】
第１の電圧が供給される第１の電源配線と、
第２の電圧が供給され、前記第１の電源配線と平行に配線された第２の電源配線と、
前記第１の電源配線と前記第２の電源配線の一部を２辺とする略矩形の領域にそれぞれ設けられた複数のスタンダードセルと、少なくとも１つのトランジスタ抵抗領域とを備えた半導体集積回路であって、
前記スタンダードセルが、それぞれ、
前記第１の電源配線に沿って一定の高さに設けられた第１の第１導電型ウェルと、
前記第２の電源配線に沿って前記第２の電源配線と前記第１の第１導電型のウェルとの間に一定の高さに設けられた第１の第２導電型ウェルと、
前記第１の第１導電型ウェルの中に設けられた第２導電型ＭＯＳトランジスタと、
前記第１の第２導電型ウェルの中に設けられた第１導電型ＭＯＳトランジスタと、
を含み、
前記トランジスタ抵抗領域が、
前記第１の電源配線と前記第２の電源配線との一部を２辺とする略矩形の第２の第１または第２導電型ウェルと、
前記第２の第１または第２導電型ウェルの中に設けられた該導電型ウェルと逆導電型である複数のＭＯＳトランジスタ抵抗と、
を含み、
前記複数のＭＯＳトランジスタ抵抗のうち、任意の数のトランジスタ抵抗を前記第１導電型ＭＯＳトランジスタのドレインと前記第２導電型ＭＯＳトランジスタのドレインとの間に直列形態、並列形態あるいは直列並列組み合わせた形態で配線可能となるように構成することを特徴とする半導体集積回路装置。
【請求項２】
前記任意の数のトランジスタ抵抗をコンタクト及び／または配線のマスクオプションによって配線可能とすることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記スタンダードセルにおいて、
前記第２導電型ＭＯＳトランジスタのソースを前記第１の電源配線に接続し、前記第１導電型ＭＯＳトランジスタのソースを前記第２の電源配線に接続し、前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタのゲートを共通に接続して入力端とし、前記第１または第２導電型ＭＯＳトランジスタのドレインを出力端とすることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
第１導電型である前記複数のＭＯＳトランジスタ抵抗は、それぞれのゲートが前記第１の電源配線に接続されたトランジスタ抵抗であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
第２導電型である前記複数のＭＯＳトランジスタ抵抗は、それぞれのゲートが前記第２の電源配線に接続されたトランジスタ抵抗であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記複数のＭＯＳトランジスタ抵抗は、それぞれトランジスタサイズの異なる複数種類のトランジスタ抵抗を含むことを特徴とする請求項１、４、５のいずれか一に記載の半導体集積回路装置。
【請求項７】
前記スタンダードセルと前記トランジスタ抵抗領域とを隣接して配置し、前記第１および第２の第１導電型ウェルを共通のウェル領域とするか、または前記第１および第２の第２導電型ウェルを共通のウェル領域とすることを特徴とする請求項１記載の半導体集積回路装置。
【請求項８】
前記マスクオプションに係る配線領域は、配線ルールの最小間隔の整数倍で配置される配線を含み、前記マスクオプションに係る配線間の未配線部にダミー用の配線を配置可能とすることを特徴とする請求項２記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に遅延調整を行う回路をレイアウトした半導体集積回路装置に関する。
【背景技術】
【０００２】
ＤＤＲ（Double Data Rate）システム等を設計する場合、信号の立ち上がりと立ち下がりの両エッジを使用している。このようなシステムにあっては、信号波形のデューティ比が５０％からずれるに従い、例えば入力側のフリップフロップ等におけるセットアップ時間やホールド時間を守ることが徐々に困難になる。また、高速のクロック伝送を行うシステムでは、信号波形のデューティ比が５０％からずれると、アイ開口率が低下し、受信側におけるエラーが増大する。したがって、このようなシステムでは、出力される信号のデューティ比が５０％となるように調整する機能を有することが望まれる。
【０００３】
そこで、特許文献１には、出力端子に充電電流を供給して出力端子の電位レベルを高位に引き上げるプルアップ回路と出力端子から放電電流を引き出して出力端子の電位レベルをプルダウンする回路とを含む出力バッファ回路を有する半導体集積回路装置が開示されている。この半導体集積回路装置において、プルアップ回路の出力端と出力端子との間およびプルダウン回路の出力端と出力端子との間の少なくとも一方に、少なくとも一個以上の抵抗が直列に接続され、それぞれの抵抗は、抵抗体の両端間が短絡された抵抗および抵抗体の両端間が開放された抵抗のいずれかである。このような半導体集積回路装置によれば、立ち上がり側と立ち下がり側の駆動能力にアンバランスがあって、ディジタル信号波形のデューティ比がアンバランスになる場合にも、立ち上がり波形と立ち下がり波形とを別々に調整してデューティ比を調整することができる。
【０００４】
また、特許文献２には、スタンダードセルの高さを変えずに、特定の遷移方向を高速化したレイアウトが開示されている。このレイアウトは、セル中のトランジスタのうち、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのいずれか一方のしきい値電圧を下げることにより、スタンダードセルの形を変えずに特定の遷移方向を高速化することができる。例えばｎＭＯＳトランジスタのチャネル領域への不純物のイオン注入量を変えることにより、ｎＭＯＳトランジスタのしきい値電圧を下げる。
【０００５】
さらに、特許文献２には、スタンダードセルの高さを維持したまま、セル中のトランジスタの部分のみ、ウェル境界を変え、セルの両端でウェル境界の整合をとることによって、一方の遷移方向に高速化するレイアウトが開示されている。しきい値電圧を一方だけ変える手法で適用できない場合、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ共にしきい値電圧を限界まで下げていた場合にも、セルの幅が数〜数十％大きくなるが、セル高さを変えずに、特定の遷移方向を高速化することができる。
【０００６】
【特許文献１】特開平５−１０２８２６号公報
【特許文献２】特開２００３−３３０９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明において与えられる。
【０００８】
特許文献１には、プルアップ回路の出力端と出力端子との間およびプルダウン回路の出力端と出力端子との間の少なくとも一方に、少なくとも一個以上の抵抗が直列に接続され、デューティ比を調整する回路が開示されている。しかしながら、このような回路をスタンダードセルに適用する場合のセルのレイアウトに関しては、何ら記載されていない。
【０００９】
これに対し、特許文献２には、チャネル領域への不純物のイオン注入量の変更あるいはウェル境界の変更によるセルのレイアウトが記載されている。このような構成の半導体集積回路装置では、ディジタル信号波形のデューティ比を調整する設計変更に際し、設計工程の前半におけるトランジスタ構造などの下地の変更が必要である。したがって、半導体集積回路装置の設計工数を短縮することができず設計コストが増大する虞が生じる。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、第１の電圧が供給される第１の電源配線と、第２の電圧が供給され、第１の電源配線と平行に配線された第２の電源配線と、第１の電源配線と第２の電源配線の一部を２辺とする略矩形の領域にそれぞれ設けられた複数のスタンダードセルと、少なくとも１つのトランジスタ抵抗領域とを備えた半導体集積回路であって、スタンダードセルが、それぞれ、第１の電源配線に沿って一定の高さに設けられた第１の第１導電型ウェルと、第２の電源配線に沿って第２の電源配線と第１の第１導電型のウェルとの間に一定の高さに設けられた第１の第２導電型ウェルと、第１の第１導電型ウェルの中に設けられた第２導電型ＭＯＳトランジスタと、第１の第２導電型ウェルの中に設けられた第１導電型ＭＯＳトランジスタと、を含み、トランジスタ抵抗領域が、第１の電源配線と第２の電源配線との一部を２辺とする略矩形の第２の第１または第２導電型ウェルと、第２の第１または第２導電型ウェルの中に設けられた該導電型ウェルと逆導電型である複数のＭＯＳトランジスタ抵抗と、を含み、複数のＭＯＳトランジスタ抵抗のうち、任意の数のトランジスタ抵抗を第１導電型ＭＯＳトランジスタのドレインと第２導電型ＭＯＳトランジスタのドレインとの間に直列形態、並列形態あるいは直列並列組み合わせた形態で配線可能となるように構成する。
【発明の効果】
【００１１】
本発明によれば、予めトランジスタ抵抗領域をレイアウトし、トランジスタ抵抗領域中のトランジスタ抵抗を配線可能となるように構成するので、デューティ比を調整する際にトランジスタ構造などの下地を変更する必要がなく、設計工数を短縮することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係る半導体集積回路装置は、ＧＮＤ配線と、ＧＮＤ配線と平行に配線されたＶＤＤ配線と、ＧＮＤ配線とＶＤＤ配線の一部を２辺とする略矩形の領域にそれぞれ設けられた複数のスタンダードセルと、少なくとも１つのトランジスタ抵抗領域とを備える。スタンダードセルのそれぞれが、ＧＮＤ配線に沿って一定の高さに設けられた第１のＰウェルと、ＶＤＤ配線に沿ってＰウェルとの間に一定の高さに設けられた第１のＮウェルと、第１のＰウェルの中に設けられたＮＭＯＳトランジスタと、第１のＮウェルの中に設けられたＰＭＯＳトランジスタと、を含む。また、トランジスタ抵抗領域が、ＧＮＤ配線とＶＤＤ配線との一部を２辺とする略矩形の第２のＰウェルと、第２のＰウェルの中に設けられた複数のＮＭＯＳトランジスタ抵抗と、を含み、複数のＮＭＯＳトランジスタ抵抗のうち、任意の数のトランジスタ抵抗をＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとの間に直列形態、並列形態あるいは直列並列組み合わせた形態で配線可能となるように構成する。
【００１３】
上記トランジスタ抵抗領域が、ＧＮＤ配線とＶＤＤ配線との一部を２辺とする略矩形の第２のＮウェルと、第２のＮウェルの中に設けられた複数のＰＭＯＳトランジスタ抵抗と、を含み、複数のＰＭＯＳトランジスタ抵抗のうち、任意の数のトランジスタ抵抗をＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとの間に直列形態、並列形態あるいは直列並列組み合わせた形態で配線可能となるように構成してもよい。
【００１４】
本発明の半導体集積回路装置において、任意の数のトランジスタ抵抗をコンタクト及び／または配線のマスクオプションによって配線可能とするようにしてもよい。
【００１５】
本発明の半導体集積回路装置において、スタンダードセルにおいて、ＮＭＯＳトランジスタのソースをＧＮＤ配線に接続し、ＰＭＯＳトランジスタのソースをＶＤＤ配線に接続し、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートを共通に接続して入力端とし、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのドレインを出力端としてもよい。
【００１６】
本発明の半導体集積回路装置において、複数のＮＭＯＳトランジスタ抵抗は、それぞれのゲートがＶＤＤ配線に接続されたトランジスタ抵抗であってもよい。
【００１７】
本発明の半導体集積回路装置において、複数のＰＭＯＳトランジスタ抵抗は、それぞれのゲートがＧＮＤ配線に接続されたトランジスタ抵抗であってもよい。
【００１８】
本発明の半導体集積回路装置において、複数のＮＭＯＳトランジスタ抵抗は、それぞれトランジスタサイズの異なる複数種類のトランジスタ抵抗を含んでいてもよい。
【００１９】
本発明の半導体集積回路装置において、複数のＰＭＯＳトランジスタ抵抗は、それぞれトランジスタサイズの異なる複数種類のトランジスタ抵抗を含んでいてもよい。
【００２０】
本発明の半導体集積回路装置において、スタンダードセルとトランジスタ抵抗領域とを隣接して配置し、第１および第２のＰウェルを共通のウェル領域とするか、または第１および第２のＮウェルを共通のウェル領域としてもよい。
【００２１】
本発明の半導体集積回路装置において、マスクオプションに係る配線領域は、配線ルールの最小間隔の整数倍で配置される配線を含み、マスクオプションに係る配線間の未配線部にダミー用の配線を配置可能としてもよい。
【００２２】
スタンダードセルを設計する際、設計コストを抑えるために、各種セルは、可能な限り同じような条件で設計されることが好ましい。そこで、本発明の半導体集積回路装置は、セルの高さを同一とし、ウェルへの不純物のイオン注入量およびウェルの高さも可能な限り揃えることで、設計を容易にすると共に均一な品質を保証する。そして、遅延調整を要する回路では、トランジスタ構造などの下地をそのままとし、必要に応じてコンタクト及び／またはメタル配線のマスクオプションによってトランジスタ抵抗の接続を変更する。このような構成とすることで、遅延調整に係る設計変更に際しマスクオプションの設計を行う設計工程の後半で対応することができ、設計工数を短縮することができる。
【００２３】
すなわち、このような半導体集積回路装置によれば、コンタクト及び／または配線パターンの追加、削除のみで遅延あるいはバランスの微調整が可能であり、且つチップ配線に影響なく変更が可能である。したがって、タイミング調整を短いターンアランドタイム（ＴＡＴ）で実現可能である。
【００２４】
また、本発明の半導体集積回路装置は、トランジスタ抵抗領域へ予め立ち上がり／立ち下がり遅延調整用のトランジスタ抵抗、及び遅延調整用の抵抗値を可変するための配線パターンを埋め込んである。したがって、立ち上がり／立ち下がりのバランス調整前後でセルサイズ、トランジスタ形状、入力端子容量を変更することなく構成され、半導体集積回路装置における、セルサイズの増加、入力端子容量の増加、歩留まりの低下、配線リペアの増加等を防止することができる。
【００２５】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２６】
図１は、本発明の第１の実施例に係る半導体集積回路装置の基本レイアウトを示す図である。図１において、半導体集積回路装置は、ＧＮＤ配線１１とＧＮＤ配線１１に平行に配線されたＶＤＤ配線１２との間に矩形状の機能セルエリア２０を有する。機能セルエリア２０には、トランジスタ抵抗領域１３と基本バッファ回路１４とが隣接して存在する。
【００２７】
トランジスタ抵抗領域１３は、ＧＮＤ配線１１とＶＤＤ配線１２との一部を２辺とする略矩形のＰウェル２１と、Ｐウェル２１の中に設けられたＮＭＯＳトランジスタ抵抗ＭＲ１〜ＭＲ６と、を含む。図１において、ＮＭＯＳトランジスタ抵抗ＭＲ１〜ＭＲ６は、トランジスタ配置領域中のＮ＋拡散領域におけるトランジスタによって作り出される抵抗を意味する。ここで、トランジスタ抵抗領域１３中のトランジスタのゲートは、一定のＬ長と間隔とを有する。また、Ｎ＋拡散層に関し、左右端をそれぞれ上下のトランジスタ抵抗、たとえばＭＲ１及びＭＲ４同士で一致させると共に矩形の構造を有し、Ｗサイズを変えることで多種の抵抗値を形成しうる構造としてもよい。
【００２８】
ここでは、ＮＭＯＳトランジスタ抵抗ＭＲ１〜ＭＲ６は、それぞれゲート幅がＷ１、Ｗ１、Ｗ１、Ｗ２、Ｗ３、Ｗ４であって、それぞれのゲートをＶＤＤ配線１２に接続した場合におけるトランジスタの抵抗値がそれぞれ５０ＫΩ、５０ＫΩ、５０ＫΩ、３０ＫΩ、２０ＫΩ、１０ＫΩであるとする。また、ＮＭＯＳトランジスタ抵抗ＭＲ１、ＭＲ４のゲート、ＮＭＯＳトランジスタ抵抗ＭＲ２、ＭＲ５のゲート、ＮＭＯＳトランジスタ抵抗ＭＲ３、ＭＲ６のゲートは、それぞれ共通に接続され、ＮＭＯＳトランジスタ抵抗ＭＲ１〜ＭＲ６は、ゲート以外において何れにも接続パスを持っていない。
【００２９】
以上のような構成のトランジスタ抵抗領域１３において、歩留りを悪化させない為に、トランジスタ抵抗を同一のＬ長かつ等間隔で構成し、拡散層のデッドスペースにもトランジスタを形成して粗密を無くし、各素子のばらつきを抑制するマスクパターン構造としている。さらに、セルサイズを抑えるために、トランジスタ抵抗領域１３において、ウェル曲げによって構成するＰウェル２１に１本のゲートに対して上下へ複数の同一導電型のトランジスタを形成することで効率よく抵抗成分を埋め込んだマスクパターン構造としている。
【００３０】
なお、セルの高さ方向のサイズが許す限り、トランジスタ抵抗領域１３において、１つのゲートに対して上下方向に３個以上のトランジスタ抵抗を形成しても構わない。
【００３１】
基本バッファ回路１４は、ＧＮＤ配線１１とＧＮＤ配線１１に平行に配線されたＶＤＤ配線１２との間に矩形状の領域に配置され、初段インバータ１５と初段インバータ１５に接続される出力インバータ１６とを備えるスタンダードセルである。基本バッファ回路１４は、ＧＮＤ配線に沿って一定の高さに設けられたＰウェル２１と、ＶＤＤ配線に沿ってＰウェル２１との間に一定の高さに設けられたＮウェル２２と、Ｐウェル２１の中に設けられたＮＭＯＳトランジスタＭＮ１、ＭＮ２と、Ｎウェル２２の中に設けられたＰＭＯＳトランジスタＭＰ１、ＭＰ２と、を含む。なお、トランジスタ抵抗領域１３のＰウェルと基本バッファ回路１４におけるＰウェルとは、共通のＰウェル２１として配置される。
【００３２】
初段インバータ１５は、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１を備える。ＮＭＯＳトランジスタＭＮ１は、ソースをＧＮＤ配線１１に接続し、ドレインをＰＭＯＳトランジスタＭＰ１のドレインと共通に接続して初段インバータ１５の出力端とし、ゲートをＰＭＯＳトランジスタＭＰ１のゲートと共通に接続して初段インバータ１５の入力端ＩＮとする。ＰＭＯＳトランジスタＭＰ１は、ソースをＶＤＤ配線１２に接続する。
【００３３】
出力インバータ１６は、ＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２を備える。ＮＭＯＳトランジスタＭＮ２は、ソースをＧＮＤ配線１１に接続し、ドレインをＰＭＯＳトランジスタＭＰ２のドレインと共通に接続して出力インバータ１６の出力端ＯＵＴとし、ゲートをＰＭＯＳトランジスタＭＰ２のゲートと共通に接続して初段インバータ１５の出力端に接続する。ＰＭＯＳトランジスタＭＰ２は、ソースをＶＤＤ配線１２に接続する。
【００３４】
以上のような構成の基本バッファ回路１４は、入力端ＩＮの信号波形のデューティ比を変化することなく出力端ＯＵＴに出力するようなバッファである。
【００３５】
次に、ＮＭＯＳトランジスタ抵抗ＭＲ１〜ＭＲ６に対してコンタクト及び／またはメタル配線のマスクオプションによって配線して遅延調整を行う場合の構成例について説明する。以下の例では、トランジスタ抵抗領域１３におけるトランジスタ構造（下地）をそのままとし、コンタクト及び／またはメタル配線のマスクオプションによってトランジスタ抵抗の接続を変更している。また、必要に応じてＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレインにおける配線を変更している。なお、以下のレイアウトを示す図において、図１と同一の符号は同一物を表し、説明を省略する。また、Ｐウェル２１、Ｎウェル２２は、図示の煩雑さを減らすため図示を省略してある。
【００３６】
図２は、本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第１の例を示す図である。図２において、ＮＭＯＳトランジスタ抵抗ＭＲ１、ＭＲ４のゲートは、コンタクトＣ２２を介してＶＤＤ配線１２に接続される。また、ＮＭＯＳトランジスタ抵抗ＭＲ２、ＭＲ５のゲートは、コンタクトＣ２１を介してＶＤＤ配線１２に接続される。ＮＭＯＳトランジスタ抵抗ＭＲ３、ＭＲ６のゲートは、コンタクトＣ２０を介してＶＤＤ配線１２に接続される。以下の説明において、トランジスタ抵抗領域１３のＮＭＯＳトランジスタ抵抗のゲートは、全てこのように接続されているものとする。
【００３７】
配線３１は、ＮＭＯＳトランジスタ抵抗ＭＲ３の一端へのコンタクトＣ００の設置位置、ＮＭＯＳトランジスタ抵抗ＭＲ６の一端へのコンタクトＣ１０の設置位置、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２のゲート、ＮＭＯＳトランジスタ抵抗ＭＲ１の一端へのコンタクトＣ０５の設置位置、ＮＭＯＳトランジスタ抵抗ＭＲ４の一端へのコンタクトＣ１５の設置位置を接続する。配線３２は、ＮＭＯＳトランジスタ抵抗ＭＲ３の他端へのコンタクトＣ０１の設置位置、ＮＭＯＳトランジスタ抵抗ＭＲ６の他端へのコンタクトＣ１１の設置位置、ＮＭＯＳトランジスタ抵抗ＭＲ２の一端へのコンタクトＣ０２の設置位置、ＮＭＯＳトランジスタ抵抗ＭＲ５の一端へのコンタクトＣ１２の設置位置を接続する。配線３３は、ＮＭＯＳトランジスタ抵抗ＭＲ２の他端へのコンタクトＣ０３の設置位置、ＮＭＯＳトランジスタ抵抗ＭＲ５の他端へのコンタクトＣ１３の設置位置、ＮＭＯＳトランジスタ抵抗ＭＲ１の他端へのコンタクトＣ０４の設置位置、ＮＭＯＳトランジスタ抵抗ＭＲ４の他端へのコンタクトＣ１４の設置位置を接続する。なお、ここで、コンタクトＣ００〜Ｃ０５、Ｃ１０〜Ｃ１５そのものは存在していない。
【００３８】
なお、トランジスタ抵抗領域１３上の配線３１、３２、３３のようなメタル配線自身およびそれぞれ同士は、メタル配線の最小間隔を保ち、自動配線ツールによる配線の入る余地を無くしている。
【００３９】
以上のようなレイアウトにおける回路構成は、図１と同じであって、図３に示すような回路図となる。すなわち、トランジスタ抵抗領域１３のＮＭＯＳトランジスタ抵抗は、他に接続されていない（無抵抗）状態にある。
【００４０】
図４は、本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第２の例を示す図である。図４において、配線３４は、コンタクトＣ００〜Ｃ０３、Ｃ１０〜Ｃ１４のそれぞれの設置位置、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２のゲート、コンタクトＣ０４を介してＮＭＯＳトランジスタ抵抗ＭＲ１の他端、をそれぞれ接続する。配線３５は、コンタクトＣ１５の設置位置、ＮＭＯＳトランジスタＭＮ１のドレイン、コンタクトＣ０５を介してＮＭＯＳトランジスタ抵抗ＭＲ１の一端を接続する。
【００４１】
配線３４は、図２の配線３１に対し、配線３５相当を切り離し、図２の配線３２、３３を接続している。この場合、配線３２、３３に相当する部分では、最小間隔を保って配置されており、図２に対してメタル配線のマスクパターン形状が大きく変化することはない。つまり、本発明のマスクパターン構造では、メタル配線に変更が無いのと等価なマスクパターンで立ち上がり／立ち下がりの遅延差を調整すると共に、自動配線ツールによるチップ内配線侵入による影響を考慮せずにデューティ比の調整が可能となる。
【００４２】
以上のようなレイアウトにおける回路構成は、図５に示すような回路図となる。すなわち、ＮＭＯＳトランジスタ抵抗ＭＲ１（抵抗値５０ＫΩ）がＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレイン間に接続されている。
【００４３】
図６は、本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第３の例を示す図である。図６において、配線３６は、コンタクトＣ１０の設置位置、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２のゲート、コンタクトＣ００を介してＮＭＯＳトランジスタ抵抗ＭＲ３の一端、をそれぞれ接続する。配線３７は、コンタクトＣ１１〜Ｃ１４、Ｃ０２、Ｃ０３のそれぞれの設置位置、コンタクトＣ０１を介してＮＭＯＳトランジスタ抵抗ＭＲ３の他端、コンタクトＣ０４を介してＮＭＯＳトランジスタ抵抗ＭＲ１の他端を接続する。配線３５は、図４と同一である。
【００４４】
以上のようなレイアウトにおける回路構成は、図７に示すような回路図となる。すなわち、直列接続されたＮＭＯＳトランジスタ抵抗ＭＲ１、ＭＲ３（抵抗値１００ＫΩ）が、ＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレイン間に接続されている。
【００４５】
図８は、本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第４の例を示す図である。図８において、配線３５、３６は、図６と同一である。配線３９は、コンタクトＣ１１、Ｃ１２の設置位置、コンタクトＣ０１を介してＮＭＯＳトランジスタ抵抗ＭＲ３の他端、コンタクトＣ０２を介してＮＭＯＳトランジスタ抵抗ＭＲ２の一端をそれぞれ接続する。配線４０は、コンタクトＣ１３、Ｃ１４の設置位置、コンタクトＣ０３を介してＮＭＯＳトランジスタ抵抗ＭＲ２の他端、コンタクトＣ０４を介してＮＭＯＳトランジスタ抵抗ＭＲ１の他端をそれぞれ接続する。
【００４６】
以上のようなレイアウトにおける回路構成は、図９に示すような回路図となる。すなわち、直列接続されたＮＭＯＳトランジスタ抵抗ＭＲ１、ＭＲ２、ＭＲ３（抵抗値１５０ＫΩ）が、ＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレイン間に接続されている。
【００４７】
図１０は、本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第５の例を示す図である。図１０において、配線４１は、コンタクトＣ００を介してＮＭＯＳトランジスタ抵抗ＭＲ３の一端、コンタクトＣ１０を介してＮＭＯＳトランジスタ抵抗ＭＲ６の一端、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２のゲートをそれぞれ接続する。配線４２は、コンタクトＣ０１を介してＮＭＯＳトランジスタ抵抗ＭＲ３の他端、コンタクトＣ１１を介してＮＭＯＳトランジスタ抵抗ＭＲ６の他端、コンタクトＣ０２を介してＮＭＯＳトランジスタ抵抗ＭＲ２の一端、コンタクトＣ１２を介してＮＭＯＳトランジスタ抵抗ＭＲ５の一端、をそれぞれ接続する。配線４３は、コンタクトＣ０３を介してＮＭＯＳトランジスタ抵抗ＭＲ２の他端、コンタクトＣ１３を介してＮＭＯＳトランジスタ抵抗ＭＲ５の他端、コンタクトＣ０４を介してＮＭＯＳトランジスタ抵抗ＭＲ１の他端、コンタクトＣ１４を介してＮＭＯＳトランジスタ抵抗ＭＲ４の他端、をそれぞれ接続する。配線４４は、ＮＭＯＳトランジスタＭＮ１のドレイン、コンタクトＣ０５を介してＮＭＯＳトランジスタ抵抗ＭＲ１の一端、コンタクトＣ１５を介してＮＭＯＳトランジスタ抵抗ＭＲ４の一端を接続する。
【００４８】
以上のようなレイアウトにおける回路構成は、図１１に示すような回路図となる。すなわち、並列接続されたＮＭＯＳトランジスタ抵抗ＭＲ１、ＭＲ４と、並列接続されたＮＭＯＳトランジスタ抵抗ＭＲ２、ＭＲ５と、並列接続されたＮＭＯＳトランジスタ抵抗ＭＲ３、ＭＲ６と、が直列接続され（抵抗値４１ＫΩ）、ＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレイン間に接続されている。
【００４９】
図１２は、本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第６の例を示す図である。図１２において、配線４５は、コンタクトＣ００の設置位置、コンタクトＣ１０を介してＮＭＯＳトランジスタ抵抗ＭＲ６の一端、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２のゲートをそれぞれ接続する。配線４６は、コンタクトＣ０１、Ｃ０２の設置位置、コンタクトＣ１１を介してＮＭＯＳトランジスタ抵抗ＭＲ６の他端、コンタクトＣ１２を介してＮＭＯＳトランジスタ抵抗ＭＲ５の一端、をそれぞれ接続する。配線４７は、コンタクトＣ０３、Ｃ０４の設置位置、コンタクトＣ１３を介してＮＭＯＳトランジスタ抵抗ＭＲ５の他端、コンタクトＣ１４を介してＮＭＯＳトランジスタ抵抗ＭＲ４の他端、をそれぞれ接続する。配線４８は、ＮＭＯＳトランジスタＭＮ１のドレイン、コンタクトＣ０５の設置位置、コンタクトＣ１５を介してＮＭＯＳトランジスタ抵抗ＭＲ４の一端を接続する。
【００５０】
以上のようなレイアウトにおける回路構成は、図１３に示すような回路図となる。すなわち、直列接続されたＮＭＯＳトランジスタ抵抗ＭＲ４、ＭＲ５、ＭＲ６（抵抗値６０ＫΩ）が、ＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレイン間に接続されている。
【００５１】
図１４は、本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第７の例を示す図である。図１４において、配線５１は、コンタクトＣ００を介してＮＭＯＳトランジスタ抵抗ＭＲ３の一端、コンタクトＣ１０を介してＮＭＯＳトランジスタ抵抗ＭＲ６の一端、を接続する。配線５２は、コンタクトＣ０１を介してＮＭＯＳトランジスタ抵抗ＭＲ３の他端、コンタクトＣ０２を介してＮＭＯＳトランジスタ抵抗ＭＲ２の一端、を接続する。配線５３は、コンタクトＣ０３を介してＮＭＯＳトランジスタ抵抗ＭＲ２の他端、コンタクトＣ０４を介してＮＭＯＳトランジスタ抵抗ＭＲ１の他端、を接続する。配線５４は、コンタクトＣ０５を介してＮＭＯＳトランジスタ抵抗ＭＲ１の一端、ＮＭＯＳトランジスタＭＮ１のドレイン、を接続する。配線５５は、コンタクトＣ１１を介してＮＭＯＳトランジスタ抵抗ＭＲ６の他端、コンタクトＣ１２を介してＮＭＯＳトランジスタ抵抗ＭＲ５の一端、を接続する。配線５６は、コンタクトＣ１３を介してＮＭＯＳトランジスタ抵抗ＭＲ５の他端、コンタクトＣ１４を介してＮＭＯＳトランジスタ抵抗ＭＲ４の他端、を接続する。配線５７は、コンタクトＣ１５を介してＮＭＯＳトランジスタ抵抗ＭＲ４の一端、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２のゲートをそれぞれ接続する。
【００５２】
以上のようなレイアウトにおける回路構成は、図１５に示すような回路図となる。すなわち、直列接続されたＮＭＯＳトランジスタ抵抗ＭＲ１〜ＭＲ６（抵抗値２１０ＫΩ）が、ＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレイン間に接続されている。
【００５３】
なお、図１４において、配線５８は、配線５２、５３と配線５５、５６との間に配置され、自動配線ツールによるチップ配線が入り込むのを防ぐ目的で周囲のメタルとは最小間隔を保った、どこにも接続されないダミー配線である。また、配線５１は、配線５５、５６とコンタクトＣ２０、２１、２２との間にも配置され、ＰＭＯＳトランジスタＭＰ１の上部まで延在され、同様にチップ配線が入り込むのを防いでいる。
【００５４】
なお、上記で説明したレイアウトの他にも、メタル配線のパターン変更、コンタクトの有無によるトランジスタ抵抗の組み合わせ方次第で、様々なバリエーションの合成抵抗を構成することができることは言うまでもない。
【００５５】
また、以上の説明では、２段のインバータ回路による基本バッファ回路１４に関して説明したが、これに限定されること無く他の機能セルであっても同様の手法が適用可能である。さらに、上記では立ち上がり側の出力の遅延を大きく取りたい場合の例で説明しているが、立ち下がり側の出力の遅延を大きく取りたい場合も同様に実現可能である。
【００５６】
以上説明したように本発明の第１の実施例に係る半導体集積回路装置によれば、セルサイズを変更することなく、トランジスタ抵抗の接続形態を変更することで必要なデューティ比を得るように構成することが可能である。この場合、複数のトランジスタ抵抗を用意しておき、ＮＭＯＳトランジスタＭＮ１のドレイン側に所望のトランジスタ抵抗を接続することによって様々な遅延パス毎に異なるデューティ比を持ったセルを構成できるため、個別にセルを設計する必要が無い。また、様々な遅延パス毎に異なるデューティ比を持ったセルは、いずれも同一セルサイズ、且つメタル間隔を最小に保つ事でメタル構造が等価であるため、置き換える場合にもレイアウト設計を最初から行う必要が無い。
【００５７】
また、本発明の第１の実施例に係る半導体集積回路装置によれば、トランジスタ抵抗領域１３において、拡散層やゲートの粗密が発生することがなく、ＤＦＭ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ）の観点で好ましいマスクパターン構造であり、ライブラリ精度向上も期待でき、タイミング調整時の精度確保も可能となる。ここで、ＤＦＭとは、ＤＦＴ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ）やＤＦＹ（Ｄｅｓｉｇｎ  ＦＯＲ  Ｙｉｅｌｄ）、ＤＦＲ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｒｅｌｉａｂｉｌｉｔｙ）、ＤＦＤ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｄｉａｇｎｏｓｔｉｃ）を内包しており、チップ製造時の製造性を考慮した設計全般のことを指している。拡散層やゲートの粗密があると、リソグラフィにおいて、トランジスタ形成時のばらつきが大きくなり、歩留まりが悪化することが一般的に知られている。従って、トランジスタの粗密の少ないマスクパターン構造によってＤＦＭの観点で好ましい構成とすることできる。
【実施例２】
【００５８】
図１６は、本発明の第２の実施例に係る半導体集積回路装置の基本レイアウトを示す図である。図１６において、図１と同一の符号は、同一物を示し、その説明を省略する。図１６において、半導体集積回路装置は、ＧＮＤ配線１１とＧＮＤ配線１１に平行に配線されたＶＤＤ配線１２との間に矩形状の機能セルエリア２０ａを有する。機能セルエリア２０ａには、トランジスタ抵抗領域１３ａと基本バッファ回路１４とが隣接して存在する。
【００５９】
トランジスタ抵抗領域１３ａは、ＧＮＤ配線１１とＶＤＤ配線１２との一部を２辺とする略矩形のＮウェルと、このＮウェルの中に設けられたＰＭＯＳトランジスタ抵抗ＭＲ１１〜ＭＲ１６と、を含む。なお、図１６において、図１のＮウェル２２に相当する領域とトランジスタ抵抗領域１３ａのＮウェルとが一つの領域としてＮウェル２２ａとして図示される。ＮＭＯＳトランジスタ抵抗ＭＲ１１〜ＭＲ１６は、トランジスタ配置領域中のＰ＋拡散領域におけるトランジスタによって作り出される抵抗を意味する。ＰＭＯＳトランジスタ抵抗ＭＲ１１〜ＭＲ１６は、それぞれゲート幅がＷ１、Ｗ１、Ｗ１、Ｗ２、Ｗ３、Ｗ４であって、トランジスタの抵抗値がそれぞれ５０ＫΩ、５０ＫΩ、５０ＫΩ、３０ＫΩ、２０ＫΩ、１０ＫΩであるとする。また、ＰＭＯＳトランジスタ抵抗ＭＲ１１、ＭＲ１４のゲート、ＰＭＯＳトランジスタ抵抗ＭＲ１２、ＭＲ１５のゲート、ＰＭＯＳトランジスタ抵抗ＭＲ１３、ＭＲ１６のゲートは、それぞれ共通に接続され、ＰＭＯＳトランジスタ抵抗ＭＲ１１〜ＭＲ１６は、ゲート以外において何れにも接続パスを持っていない。
【００６０】
次に、ＰＭＯＳトランジスタ抵抗ＭＲ１１〜ＭＲ１６に対してコンタクト及び／または配線のマスクオプションによって配線して遅延調整を行う場合の構成例について説明する。以下の例では、トランジスタ抵抗領域１３ａにおけるトランジスタ構造（下地）をそのままとし、コンタクト及び／または配線のマスクオプションによってトランジスタ抵抗の接続を変更している。また、必要に応じてＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレインにおける配線を変更している。なお、以下のレイアウトを示す図において、図１６と同一の符号は同一物を表し、説明を省略する。
【００６１】
図１７は、本発明の第２の実施例に係る半導体集積回路装置のレイアウトの例を示す図である。図１７において、ＰＭＯＳトランジスタ抵抗ＭＲ１１、ＭＲ１４のゲートは、コンタクトＣ２５を介してＧＮＤ配線１１に接続される。また、ＰＭＯＳトランジスタ抵抗ＭＲ１２、ＭＲ１５のゲートは、コンタクトＣ２４を介してＧＮＤ配線１１に接続される。ＰＭＯＳトランジスタ抵抗ＭＲ１３、ＭＲ１６のゲートは、コンタクトＣ２３を介してＧＮＤ配線１１に接続される。
【００６２】
配線６１は、コンタクトＣ００〜Ｃ０３、Ｃ１０〜Ｃ１４のそれぞれの設置位置、ＰＭＯＳトランジスタＭＰ１のドレイン、コンタクトＣ０４を介してＰＭＯＳトランジスタ抵抗ＭＲ１１の他端、をそれぞれ接続する。配線６２は、コンタクトＣ１５の設置位置、ＮＭＯＳトランジスタＭＮ１のドレイン、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２のゲート、コンタクトＣ０５を介してＰＭＯＳトランジスタ抵抗ＭＲ１１の一端を接続する。
【００６３】
以上のようなレイアウトにおける回路構成は、図１８に示すような回路図となる。すなわち、ＰＭＯＳトランジスタ抵抗ＭＲ１１（抵抗値５０ＫΩ）がＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１のドレイン間に接続されている。
【００６４】
第２の実施例に係る半導体集積回路装置における第１の実施例との違いは、トランジスタ抵抗をＰｃｈトランジスタで形成している点であり、トランジスタ抵抗による抵抗調整方法は、第１の実施例で説明したＮｃｈトランジスタで形成した場合と同様である。
【００６５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施例に係る半導体集積回路装置の基本レイアウトを示す図である。
【図２】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第１の例を示す図である。
【図３】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第１の例における回路図である。
【図４】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第２の例を示す図である。
【図５】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第２の例における回路図である。
【図６】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第３の例を示す図である。
【図７】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第３の例における回路図である。
【図８】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第４の例を示す図である。
【図９】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第４の例における回路図である。
【図１０】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第５の例を示す図である。
【図１１】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第５の例における回路図である。
【図１２】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第６の例を示す図である。
【図１３】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第６の例における回路図である。
【図１４】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第７の例を示す図である。
【図１５】本発明の第１の実施例に係る半導体集積回路装置のレイアウトの第７の例における回路図である。
【図１６】本発明の第２の実施例に係る半導体集積回路装置の基本レイアウトを示す図である。
【図１７】本発明の第２の実施例に係る半導体集積回路装置のレイアウトの例を示す図である。
【図１８】本発明の第２の実施例に係る半導体集積回路装置のレイアウトの例における回路図である。
【符号の説明】
【００６７】
１１  ＧＮＤ配線
１２  ＶＤＤ配線
１３、１３ａ  トランジスタ抵抗領域
１４  基本バッファ回路
１５  初段インバータ
１６  出力インバータ
２０、２０ａ  機能セルエリア
２１、２１ａ  Ｐウェル
２２、２２ａ  Ｎウェル
３１〜３７、３９〜４８、５１〜５７、６１、６２  配線
Ｃ００〜Ｃ０５、Ｃ１０〜Ｃ１５、Ｃ２０〜Ｃ２２、Ｃ２３〜Ｃ２５  コンタクト
ＩＮ  入力端
ＭＮ１、ＮＭ２  ＮＭＯＳトランジスタ
ＭＰ１、ＮＰ２  ＰＭＯＳトランジスタ
ＭＲ１〜ＭＲ６  ＮＭＯＳトランジスタ抵抗
ＭＲ１１〜ＭＲ１６  ＰＭＯＳトランジスタ抵抗
ＯＵＴ  出力端
【図１】
0005236300.tif 000002
【図２】
0005236300.tif 000003
【図３】
0005236300.tif 000004
【図４】
0005236300.tif 000005
【図５】
0005236300.tif 000006
【図６】
0005236300.tif 000007
【図７】
0005236300.tif 000008
【図８】
0005236300.tif 000009
【図９】
0005236300.tif 000010
【図１０】
0005236300.tif 000011
【図１１】
0005236300.tif 000012
【図１２】
0005236300.tif 000013
【図１３】
0005236300.tif 000014
【図１４】
0005236300.tif 000015
【図１５】
0005236300.tif 000016
【図１６】
0005236300.tif 000017
【図１７】
0005236300.tif 000018
【図１８】
0005236300.tif 000019