(57)【特許請求の範囲】
【請求項１】
第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる堆積可能なアッド‐オン層形成方法。
【請求項２】
第一ドーピング層が露出するように第一ドーピング層を配置した側に対向する取り外し層の側の第一基板の一部を除去することから更になる請求項１の方法。
【請求項３】
第一ドーピング層の露出部分上に第三の電導性ブランケット層を形成することから更になる請求項２の方法。
【請求項４】
第三の電導性ブランケット層の一部をエッチングし、これにより下にある多くのドーピング領域の表面を露出させ、第三の電導性ブランケット層の非エッチング部分によりマスクされない多くのドーピング層の露出部分をエッチングし、これにより多くの個別ドープされたスタック構造を形成し、そして個別ドープされたスタック構造によりマスクされない第一電導性ブランケット層の部分を露出することから更になる請求項３の方法。
【請求項５】
誘電材料の第一層が第三のドープされたスタック層、及び各個別ドープされたスタックの中間ドーピング層の一部を取り囲むように、そして中間ドーピング層の最低一部が露出されるように個別ドープされたスタック構造の間に誘電材料の第一層を配置し、多くの個別ドープされたスタック構造の最低一つの露出中間ドーピング層へ電気的に接続される最低一つの電導ラインを形成することから更になる請求項４の方法。
【請求項６】
第一層の誘電材料上に第二層の誘電材料を配置することから更になる請求項５の方法。
【請求項７】
最低一つのドープされたスタック構造の最低一部の周りにゲート誘電層を形成し、そしてゲート誘電層の最低一部に隣接してゲート電極を形成することから更になる、請求項４の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に三次元集積回路(ＩＣ)構造に用いる、アッド‐オン層形成方法に関する。
【背景技術】
【０００２】
図１に示す如く、従来技術の三次元ＩＣはハイブリッドＩＣと称する。従来のハイブリッドＩＣの実施方法は一般に以下を含む。即ちベース半導体基板２０１及び誘電層２０２から構成される第一ＩＣの提供、またベース半導体基板２０３及び誘電層２０４から構成される第二ＩＣの提供、これらのＩＣ又は個別チップの堆積及び結合、及び半導体基板を貫通する米国特許６、６００、１７３に示すような深いビア２５５の実施又は米国特許６、３５５、５０１に示すような微小段差の提供である。
【０００３】
なお図１に関して、堆積される半導体基板２０３の装置は基板２０３上に配置される誘電層２０４の相互接続ラインにより通常接続される。同様に堆積基板２０３の下に配置される誘電層２０２の相互接続ラインはベース基板２０１の装置と接続するために使用される。堆積基板２０３の装置は下部電極を有せず、むしろ上部側からの接点を有する。
【０００４】
従来の実施で結合するためのウエハーはチップの位置決め印を必要とする。ウエハーの位置決め印は写真処理に使用される位置決め印とは異なる。従って三次元ＩＣで使用される「ハイブリッドＩＣ技術」は別型の多チップパッケージ（ＭＣＰ）と考えられる。「ハイブリッドＩＣ技術」の主目的は高速の装置作動を容易にするため、パッケージ相互接続で使用される相互接続を減少させることである。
【０００５】
また図１に関して、従来技術の三次元ＩＣの実施は一般に以下のようなことを特徴とする、即ち各ＩＣ層は分離処理により実施され、各ＩＣは三次元ＩＣになるため結合及び堆積される、各ＩＣ層は半導体基板（例えば２０１、２０３）を有し、それぞれ装置（例えば２１１、２１２）を保持している。また一般に装置は電気的共通基板２４１、２４２又はウエル２４３を共有する。ＳＯＩを使用する従来の実施は電気的共通基板を有していないが、このような実施は物理的に共通の半導体基板を有する。更に従来実施の堆積ＩＣは各堆積ＩＣにおいて装置上にだけ誘電層、相互接続ライン及びビアを有する。
【０００６】
別の従来の試みは、例えばレーザーを使用して誘電層上に配置される溶融多結晶又はアモルファス半導体層により形成される。装置は次に多結晶またはアモルファス層から形成された単結晶半導体層を使用して形成される。また別の従来の試みでは、単結晶エピタキシャル層は、誘電層が下にある単結晶層へそれを通して一部露出した孔を有する誘電層上に成長する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし上に述べたレーザー再結晶およびエピタキシャル処理は共に多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点を有し、そして更にこの方法で形成された単結晶半導体層は多くの欠点を有し、従ってこれらの方法は広くは使用されない。
【課題を解決するための手段】
【０００８】
簡単には、多くの垂直方向の半導体装置は電気装置そしてまたは相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は互いに物理的に分離し、従って同一半導体本体内又は半導体基板内には配置されない。
【０００９】
この発明の一つの側面において、多くの垂直方向の半導体装置は、基板への取り付けに続いて個別のドープされたスタック構造を生成するためにエッチングされるいくつかのドープされた半導体領域を含む薄い層として分離して作られた基板へ付加される。この発明の他の実施例では、多くの垂直方向の半導体装置が分離して作られた基板への取り付けに先立ち製作される。
【００１０】
この発明の別の側面では、ドープされたスタック構造は、これに限定しないがダイオード、キャパシタ、ｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタを含む広い範囲の半導体装置のベースを形成する。
【００１１】
この発明の別の側面では、強誘電体メモリー装置、強磁性体メモリー装置、カルコニゲド位相変更装置、及び同様の構造が分離して作られる基板と結合して使用されるため堆積できるアッド‐オン層に形成される。
【００１２】
この発明のまだ更なる側面で、堆積できるアッド‐オン層は最低一層の電気的相互接続ラインを含む。
【図面の簡単な説明】
【００１３】
【図１】従来技術による三次元集積回路と呼ばれる堆積集積回路の断面図である。
【図２】ベース半導体基板を含むこの発明の実施例の断面図である。
【図３】ベース半導体の無いこの発明の実施例の断面図である。
【図４】この発明によるＳＯＩ層を使用して３次元ＩＣ構造を形成する処理の流れを図解する。
【図５】この発明によるＳＯＩ層を使用して３次元ＩＣ構造を形成する処理の流れを図解する。
【図６】この発明によるＳＯＩ層を使用して３次元ＩＣ構造を形成する処理の流れを図解する。
【図７】この発明によるＳＯＩ層を使用して３次元ＩＣ構造を形成する処理の流れを図解する。
【図８】ＳＯＩ層の下部は直接接続される電極を有しないこの発明の実施例の断面図である。
【図９】多堆積ＳＯＩ層を含むこの発明の実施例の断面図である。
【図１０】ＳＯＩ層に組み込まれた垂直方向よりもむしろ水平方向の装置を有するこの発明の実施例の断面図である。
【図１１】ＳＯＩ層に組み込まれた垂直方向よりもむしろ水平方向の装置を有するこの発明の実施例の断面図である。
【図１２】直接接続された下部電極を有するそれらの装置とＳＯＩ層に組み込まれた垂直方向装置を生成するこの発明による処理の流れを図解する。
【図１３】直接接続された下部電極を有するそれらの装置とＳＯＩ層に組み込まれた垂直方向装置を生成するこの発明による処理の流れを図解する。
【図１４】直接接続された下部電極を有するそれらの装置とＳＯＩ層に組み込まれた垂直方向装置を生成するこの発明による処理の流れを図解する。
【図１５】平坦な中間電極を持った垂直装置を有するこの発明の実施例の断面図である。
【図１６】スペーサー中間電極を持った垂直装置を有するこの発明の実施例の断面図である。
【図１７】隣接するダミー垂直装置へ延びるスペーサー中間電極を持った垂直装置を有するこの発明の実施例の断面図である。
【図１８】垂直装置の上部へ延びる中間電極を持った垂直装置を有するこの発明の実施例の断面図である。
【図１９】図１８に示す構造の上面図である。
【図２０】上部接点電極のための平坦なエッチ停止層を持った垂直装置を有するこの発明の実施例の断面図である。
【図２１】上部接点電極のためのスペーサーエッチング停止層を持った垂直装置を有するこの発明の実施例の断面図である。
【図２２】垂直方向のｐ‐ｎ接合ダイオードを有するこの発明の実施例の断面図である。
【図２３】垂直方向ショットキーダイオードを有するこの発明の実施例の断面図である。
【図２４】中間電極に配置されたショットキー接点を持った垂直方向ショットキーダイオードを有するこの発明の実施例の断面図である。
【図２５】空乏層領域により形成された垂直方向キャパシタを有するこの発明の実施例の断面図である。
【図２６】電極間の誘電層により形成された垂直方向キャパシタを有するこの発明の実施例の断面図である。
【図２７】垂直方向バイポーラトランジスタを有するこの発明の実施例の断面図である。
【図２８】多ビット作動用の８個のゲート又は可変ゲート幅を持ったＭＯＳＦＥＴを形成する垂直装置を有するこの発明の実施例の上面図である。
【図２９】多ビット作動用の４個の異なる寸法のゲート又は可変ゲート幅を持ったＭＯＳＦＥＴを形成する垂直装置を有するこの発明の実施例の断面図である。
【図３０】垂直方向インバータを有するこの発明の実施例の断面図である。
【図３１】この発明によるＳＲＡＭセルの上部及び下部レイアウトを図解する。
【図３２】この発明によるＳＲＡＭセルの上部及び下部レイアウトを図解する。
【図３３】ＳＲＡＭセルの一部として垂直方向サイリスタを有するこの発明の実施例の断面図である。
【図３４】ＳＯＩ層に垂直に配置されたそして直列接続されたサイリすタおよびＭＯＳＦＥＴの両方を有するこの発明の実施例の断面図である。
【図３５】ＳＯＩ層の空乏層キャパシタ及びＭＯＳＦＥＴの垂直接続を持った垂直ＤＲＡＭセルを有するこの発明の実施例の断面図である。
【図３６】ＳＯＩ層の誘電体キャパシタ及びＭＯＳＦＥＴの垂直接続を持った垂直ＤＲＡＭセルを有するこの発明の実施例の断面図である。
【図３７】ＳＯＩ層の浮遊ゲート及び制御ゲートを含む垂直不揮発性メモリー（ＮＶＭ）セルを有するこの発明の実施例の断面図である。
【図３８】ＳＯＩ層のチャネル領域を一部カバーする浮遊ゲート、及びＳＯＩ層のチャネル領域の浮遊ゲート及び残りをカバーする制御ゲートを含む垂直ＮＶＭを有するこの発明の実施例の断面図である。
【図３９】ＳＯＩ層の浮遊ゲート、制御ゲート、及び消去ゲートを持った垂直ＮＶＭセルを有するこの発明の実施例の断面図である。
【図４０】ＳＯＩ層の酸化物‐窒化物‐酸化物（ＯＮＯ）ゲートを持った垂直ＮＶＭを有するこの発明の実施例の断面図である。
【図４１】ＳＯＩ層に全て配置された浮遊ゲート、制御ゲート、及びバルク接点を持った垂直ＮＶＭを有するこの発明の実施例の断面図である。
【図４２】ＳＯＩ層に8個のゲートをもった図３７の構造の上面図である。
【図４３】異なる型の装置を含む多くのブロックを有するＳＯＩ層レイアウトを図解する。
【図４４】異なる型の装置を含む多くのブロックを有するＳＯＩ層レイアウトを図解する。
【図４５】ＳＯＩ層に共に配置された強誘電材料を使用するキャパシタに直列接続されたＭＯＳＦＥＴを含む垂直ＮＶＭセルを有するこの発明の実施例の断面図である。
【図４６】図４５に図解された装置で形成された標準的なメモリー回路を図解する。
【図４７】図４５に図解された装置で形成された別の標準的なメモリー回路を図解する。
【図４８】図４５に図解された構造を含む垂直ＮＶＭセルを有するこの発明の実施例の断面図である。
【図４９】図４８に示す構造から形成された標準的なメモリー回路を図解する。
【図５０】ＳＯＩ層にＭＯＳＦＥＴを持った垂直ＮＶＭを含み、そしてゲート及びゲート誘電層の間に強誘電材料を使用するこの発明の実施例の断面図である。
【図５１】ＳＯＩ層にＭＯＳＦＥＴを持った垂直ＮＶＭを含み、そして浮遊ゲート及び制御ゲートの間に強誘電材料を使用するこの発明の実施例の断面図である。
【図５２】ＭＯＳＦＥＴの下部で強誘電材料へ直列接続されたＳＯＩ層にＭＯＳＦＥＴを有する垂直方向ＮＶＭを含むこの発明の実施例の断面図である。
【図５３】ＭＯＳＦＥＴ上部の強磁性材料へ直列接続されたＳＯＩ層のＭＯＳＦＥＴを有する垂直方向ＮＶＭを含むこの発明の実施例の断面図である。
【図５４】カルコゲニ材料から形成された抵抗に直列接続されたＳＯＩ層に配置されたＭＯＳＦＥＴを有する垂直方向ＮＶＭセルを含むこの発明の実施例の断面図である。
【図５５】使用される材料により融合又は反融合のいずれかとして機能する構造に直列接続されたＳＯＩ層に配置されたＭＯＳＦＥＴを有する垂直方向ＮＶＭを含むこの発明の実施例の断面図である。
【図５６】本体接点なしにＳＯＩ層にＭＯＳＦＥＴを有する垂直揮発性メモリーセルを含むこの発明の実施例の断面図である。
【図５７】図３７に示すそれのような浮遊ゲートトランジスタと直列接続されたＭＯＳＦＥＴを有する垂直方向ＮＶＭセルを含むこの発明の実施例の断面図である。
【図５８】図５７に示す構造のための等価回路の概略図である。
【図５９】ＳＯＩ層に配置された高電圧ＭＯＳＦＥＴを含むこの発明の実施例の断面図である。
【図６０】低ドーピングチャネル領域を有するＳＯＩ層に配置された高電圧ＭＯＳＦＥＴを含むこの発明の実施例の断面図である。
【発明を実施するための形態】
【００１４】
この発明による三次元ＩＣを図２に示す。この発明の実施例は装置集積技術を提供する。
【００１５】
ここで「一つの実施例」、「実施例」又は同様の語句への言及は実施例に関連して述べられる特別な特徴、構造、動作、又は特徴がこの発明の最低一つの実施例に含まれることを意味する。こうしてここでこのような慣用句又は語句の出現は全てが必ずしも同じ実施例に言及している訳ではない。さらに色々な特別の特徴、構造、動作、又は特徴は一つ以上の実施例で適切な方法で結合される。
【００１６】
（専門用語）
「ＡＳＩＣ」は「特殊な集積回路の応用」を意味する。「ＳｏＣ」は「チップ上のシステム」を意味し、「ＳｏＣｓ」はＳｏＣの複数形を意味する。ＳｏＣはＡＳＩＣであってもよいが、必ずしもそうである必要はない。ＡＳＩＣはＳｏＣであってもよいが、必ずしもそうである必要はない。
【００１７】
ここで使用される「バックバイアス」という表現は、電界効果トランジスタ（ＦＥＴ）の基板、又は本体へ加えられる電圧を意味する。バックバイアスは代わって基板バイアス又は逆バイアスを意味する。
【００１８】
「電導型」という表現は半導体製造業界ではよく知られている。電導型は一般にｎ型及びｐ型を意味する。ドナー型不純物をドープされる半導体領域はｎ型領域を形成する。アクセプタ型不純物をドープされる半導体領域はｐ型領域を形成する。
【００１９】
チップ、半導体装置、集積回路、ＬＳＩ装置、モノリシック集積回路、ＡＳＩＣ、ＳｏＣ、マイクロエレクトロニック装置と云う言葉、及び同様の表現はこの業界では時々同じ意味で使用される。マイクロエレクトロニック装置はその他を包含し、最も広い言葉と考えられる。これらのマイクロエレクトロニック装置に関し、信号は一般に物理的な電導接続を経由してこれらと他の回路素子の間で結合される。接続点は時には入力、出力、端子、ライン、ピン、パッド、ポート、インターフェース、又は同様の変形体又は結合体と呼ぶ。
【００２０】
ここで使用される「装置」と言う言葉は、電圧が異なる特徴を有する一つ以上の回路素子を云う。「装置」はこれに限定されないが、ＦＥＴ（ｎ型及びｐ型）ダイオード及びバラクターを含む。
【００２１】
「垂直方向装置」という表現は、それらの装置を通って流れる電流がベース基板へほぼ垂直であるようなベース基板に対しての方向を有する装置を意味する。
【００２２】
ここで使用されるＦＥＴは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を意味する。これらのトランジスタは絶縁ゲート電界効果トランジスタ （ＩＧＦＥＴ）としても知られる。ＦＥＴは一般にゲート、ソース、ドレーンを有する３端子装置として記述される。ＦＥＴは更に、ＦＥＴ本体を考慮する場合、４端子装置として記述される。
【００２３】
ソース及びドレーン端子はＦＥＴの端子を意味し、その間に導通がゲート端子へ加えられる電圧から発生する電界の影響下での半導体表面の反転に続き、電界の影響下で起こる。
【００２４】
頭文字「ＳＯＩ」は一般に「絶縁体上珪素」を意味する。この分野の専門家が認識するように、ＳＯＩ層は色々な方法で形成することができる。他の記述がなければ、「ＳＯＩ層」はここでは三次元スタックがＳＯＩ層および先に作られたウエハー又は同様の型の基板から形成されるように、別の先に作られたウエハー又は同様の型の基板へ壁開し、そして結合することができる半導体ウエハーの比較的薄い単結晶部分を意味する。この文脈でＳＯＩ層はそれ自身が最低装置そして／または相互接続を含み、そして既に装置そして／又は相互接続を含む半導体基板への接合に適する、取り付け層又は堆積可能なアッド‐オン構造として考えられる。堆積可能なアッド‐オン層として、単結晶層は互いに垂直に隣り合った一つ以上のドープ領域を有するようにドープされる。この開示目的のため、ドープされた領域は、ｐ型およびｎ型領域は勿論のこと固有領域を含む。個別の半導体構造はそれらの構造を電気的に絶縁するためドープされたスタックの一部を通してエッチングすることにより形成される。このような個別構造の間のスペースは、そこにギャップまたは間隔を持たずに層を再形成するように誘電材料にて充填し、これにより機械的安定性を提供し、そして付加的な堆積層を支持する。
【００２５】
ここで使用される三次元ＩＣという表現は、装置そして／またはその上に作られる相互接続構造を有する半導体基板、及び又装置そして／又は相互接続を有する最低一つの
ＳＯＩ層を含み、ここで半導体基板及びＳＯＩ層は堆積され、そして互いに接合されるところの三次元集積回路を意味する。
【００２６】
米国特許６、６００、１７３、米国特許５、５６３、０８４、及び米国特許６、３５５、５０１の開示は、堆積する個別に作動するＩＣを含む圧縮技術としての三次元ＩＣの形成を示す。しかしこの発明の実施例は個別に作動するＩＣを使用せず、むしろ図２に示すように層転移の前の装置形成なしに、接合ＳＯＩ技術及び薄い単結晶半導体層１２４を使用して、装置組み立て技術を提供する。単結晶半導体層１２４はＳＯＩ技術により形成されるため、それはここでは単にＳＯＩを意味する。
【００２７】
図３の半導体層１０４を含む薄いフィルムの意味はｐ型、ｎ型又はｉ（固有）型のような拡散層、及び誘電層又は金属層のような物理的に区分できる層を含む薄膜単結晶半導体層である。図５の「非多装置形成」半導体層１２４の意味も、ＳＯＩの薄い層１２４は、絶縁構造、金属パターン、多装置用相互接続を有しないし、個別装置用分離不純物領域も有しないことである。
【００２８】
図２に示すように、この発明による装置１１１、１１２、１１３は隔離１３５により分離され、そして充填された誘電材料１３３に浮遊構造を有する。ここで使用されるように、装置１１１、１１２、１１３は浮遊装置（ＦＬＤ）を意味する。このような浮遊装置は代わってドープされたスタック構造又は垂直方向の半導体装置を意味する。
【００２９】
この発明の実施例は、電気的共通領域が設置される共有ウエル１４２又は基板１４３を有する従来の接合ＩＣと異なる。更にこの発明の実施例は一つのＩＣ層の全ての装置が下部酸化物の下の基板により支持される従来のＳＯＩＩＣ基板に見出される物理的支持層を有していない。この発明の図解実施例において、ＦＬＤ１１２，１１３を含む第二ＩＣ層はＦＬＤＩＣ層１０２と呼ばれ、そしてＦＬＤ１１３を含む第一ＩＣ層はＦＬＤＩＣ層１０１と呼ばれる。ＦＬＤＩＣ層１０１の上下に配置される中間層の誘電（ＩＬＤ）層は相互接続ライン１３２及びビア又は接点１３１を有する。相互接続ライン１３２及びビア１３１は、ＦＬＤを直接又は間接的にＦＬＤＩＣ層内で接続させ、又は装置をＦＬＤＩＣ層から別のＦＬＤＩＣ層へ又はベース基板１０３へ接続される。
【００３０】
図２に示すように、下部誘電層１５１へ接合される基板はベース基板１０３と呼ばれ、ベース基板１０３上の第一ＦＬＤＩＣ層は第一ＦＬＤ層１０１と呼ばれ、そして次のＦＬＤＩＣ層は第二ＦＬＤＩＣ層１０２と呼ばれる。
【００３１】
図２は多ＦＬＤＩＣ層１０１、１０２及び一つのベース半導体基板１０３を示す。破線１３４は二つのＩＬＤ層の境界又はインターフェースを示す。第一ＩＬＤ層１５１は相互接続ライン及びビアを有し、そしてベース半導体基板１０３は第一ＦＬＤＩＣ層１０１とのこれらの相互接続ライン及びビアを共有する。ビアのいくつかは第一ＩＬＤ層１５１から第二ＦＬＤＩＣ層１０２へ直接接続される。第二ＩＬＤ層１５２の相互接続ライン及びバイアスも第一及び第二ＦＬＤＩＣ層１０１、１０２により共有される。相互接続ライン及びビアのこの共有の仕組みはこの発明の実施例の利点である。
【００３２】
また図２に関して浮遊装置１１１、１１２、１１３に対する電極形成は各浮遊装置１１１、１１２、１１３の上部及び下部への直接接続による。又この発明の色々な実施例において、垂直分離型の単一又は複数の中間電極１２３を有する浮遊装置が構築される。これらの電極はＦＬＤ層の上部そして／または下部上に配置されるＩＬＤ層内の相互接続ラインへ接続することができる。
【００３３】
図２において、もし論理ＩＣがベース半導体基板１０３で実施され、メモリー装置が第一ＦＬＤＩＣ層１０１で実施され、そして画像検出器が第二ＦＬＤＩＣ層１０２で実施されるならば、一つの半導体基板は、難しくそして高価なＳｏＣ構造又は半導体処理を使用せずに、異なる型の個別に最適化された装置を集積化できる。
【００３４】
図３は取り付けベース基板のないＦＬＤＩＣ層を有する三次元ＩＣ構造を示す。図３の構造を得る一つの方法において、第一にＩＬＤ層１５３はベース基板の上部上に配置され、次にＳＯＩ層１２４はＩＬＤ層１５３上に形成され、次に装置はＳＯＩ層１２４を使用して実施され、次に相互接続ライン１３２及びビア１３１を含む別のＩＬＤ層１５４が単結晶半導体装置１０４の上部上に配置され、次にベース基板がＩＬＤ層１５３から取り外される。ベース基板（表示なし）は、プラスチック、セラミック、ガラス、金属、又は半導体材料のような平坦な表面の平坦な基板である。ベース基板は２５０〜６５０℃の範囲の処理温度に耐えられるべきであり、この範囲は「非高温半導体処理温度」と考えられる。
【００３５】
また図３に関して、本発明の実施例は第一ＩＤＬ層１５３の下部そして／または第二ＩＬＤ層１５４の上部に配置されたパッケージ（表示なし）に接続されるパッドを有する。下部パッド１４６は例えばはんだを利用してパッケージへ接続できる。上部パッド１４５は例えばワイヤーを使用してパッケージへ接続できる。この発明によるこのようなパッド構造はパッケージの金型領域及び集積度を下げる。
【００３６】
この発明の色々な実施例は浮遊装置のための物理的支持基板を必要としない。又ベース基板なしに色々な実施例が相互接続ライン、ビア及びＦＬＤと共に存在する。
【００３７】
この発明の色々な実施例は誘電体隔離領域により分離される浮遊装置を提供する。これらの電気的に分離された構造は従来技術の試みに一般的に見出される寄生装置を有していない。
【００３８】
この発明の色々な実施例は直接又は間接的に接続される浮遊装置を提供する。
【００３９】
この発明の色々な実施例において、ＳＯＩ層を半導体基板と組み合わせることには、フォトリソグラフィ処理で使用されるような同型のウエハー位置決め構造を必要とせず、むしろウエハー位置決め構造はウエハー位置決め印又は段差型位置決め構造として実施される。代わってウエハー位置決め構造なしに、ＳＯＩ層は転移ＳＯＩ層が水平分割される隔離構造又は相互接続ラインのような多装置用構造を有していないので、簡単なノッチ位置決めで転移できる。転移ＳＯＩ層は垂直に分割される数個の層を有するだけである。
【００４０】
この発明の色々な実施例はＦＬＤの上下両方の浮遊装置の相互接続を提供する。
【００４１】
従来技術は一般に水平方向のＭＯＳＦＥＴを使用する。従来の垂直ＭＯＳＦＥＴの場合に、接点及び相互接続の実施は困難で、そして処理は垂直及び水平ＭＯＳＦＥＴの間で互換性がない。しかしこの発明の実施例はＭＯＳＦＥＴを含む垂直装置を容易に実施することができ、そして従来の試みに比べ相互接続及び接点を低接触抵抗で実施することは容易である。
【００４２】
従来方法で論理装置を実施するために、個別装置は接続の必要がある。しかしこの発明のいくつかの実施例においてＦＬＤ論理装置は、この発明の実施例がＳＯＩ装置の形を含み、そしてウエルは必要でないので、相互接続ラインなしで垂直接続された個別装置を使用して形成できる。
【００４３】
この発明の色々な実施例においてＦＬＤは上部、下部、及び中間部領域で直接接触の金属電極を有することができる。金属電極領域は隔離エッチングにより形成されるＦＬＤの単結晶半導体の上部及び下部寸法と同一である。従って装置の電圧降下は少なくすることができる。
【００４４】
図４〜７は図３で示すそれのような三次元ＩＣ製作の処理流れを説明する。基板１８０上のマスク位置決め印（表示なし）の形成の後、単又は多ＩＬＤ層１３３が誘電層１５３、及び電導材料が形成される相互接続ライン１３２及びビア１３１に形成される。ここで誘電層１５３からなる各ＩＬＤ層１３３の境界線を破線１３４として示す。ベース基板１８０は２５０℃〜６５０℃の範囲で半導体処理温度に耐えるべきである。電圧／電流を伝え、そしてアルミ及び銅、耐熱金属、珪素、又は高ドーピングした低抵抗多結晶／アモルファス半導体材料のような金属である低電気抵抗材料の伝導体が形成される。一旦直接又は間接でＦＬＤへ接続されたビア１３１が誘電層１５３に形成されると、ＦＬＤの下部電極１２１として使用される金属層が配置され、そして必要ならば、中間接合層１２０である別の金属層を実施することができる。中間接合層１２０用に使用される金属は、一般に誘電層１５３上の金属層より低い融点を有する。金属１２０はＳＯＩ基板１９０接合処理における表面の微細粗度による間隔を防ぐため表面平坦化のための低温における望ましいリフロー特性を有することが要求される。もし誘電層１５３の相互接続ライン１３２がアルミならば、中間接合層１２０の金属は、アルミの融点６６０℃より下の２５０℃〜６５０℃の範囲の融点を有する必要がある。ここに中間接合層となれる金属の表及び融点があり、アルミ合金２０４℃〜６７４℃、亜鉛４２０℃、亜鉛合金３７７℃〜４８４℃、鉛３２８℃、タリウム３０４℃、テルリウム４４５℃、はんだ２６８℃〜５７９℃、及びスズ合金２２３℃〜４２２℃である。
【００４５】
図５はＳＯＩ基板１９０を示す。ＦＬＤを実施するため、ドーピング層が単結晶半導体層１２４に形成され、ここでドーピング層が、限定されないが、イオン注入又は単結晶半導体層１２４形成のためのエピタキシャル層成長の間の不純物混合を含む適当な方法により形成される。金属層１２１は単結晶半導体層１２４上に形成され、そして中間接合層１２０が金属層１２１上に形成される。この発明の標準的な実施例において、金属層１２１及び接合層１２０は全表面上に形成されるブランケット層として形成される。ＳＯＩ基板１９０は単結晶半導体基板であり、そしてＦＬＤ単結晶半導体層１２４のための材料である。ＳＯＩ基板１９０は、珪素及びゲルマニウムのような単ソース半導体か又はＳｉＧｅ、ＧａＡｓ、ＧａＰ、及びＩｎＰのような複合半導体である。又ＳＯＩ基板１９０は単ソース半導体及び化合物半導体の組み合わせである。接合前に、ＳＯＩ基板が、表面粗度を除去するため低温融点で高リフロー率を有する中間接合層を有することがよりよい。
【００４６】
ＳＯＩ基板１９０は、例えばスマートカット（Ｓｍａｒｔ Ｃｕｔ）（米国特許５、８８２、９８７）、エルトラン（ＥＬＴＲＡＮ）（米国特許５、３７１、０３７）又はＳｉＧｅｎ技術を使用したある所望深さに多孔性の又は変形層である取り外し層１９１を有する。取り外し層１９１は半導体格子における欠陥領域で、そして誘電層１５３と接合の後、ＳＯＩ基板１９０はＦＬＤを形成する単結晶層１２４を除いて除去される。
【００４７】
図６は図４の誘電層１５３及び図５のＳＯＩ基板の接合の断面図である。図５に示すＳＯＩ基板１９０は上下が逆で、そして図４の誘電層１５３上に接合される。接合処理の間に、接合強度を増加させそして接合接触面の間の間隙を除去するため熱処理と共に圧力が加えられる。代わって、金による共晶接合又は軟質金属薄膜による熱圧着接合は中間層接合処理として使用できる。接合処理で使用される中間接合層１２０を含む金属層１２１はＦＬＤの下部電極として使用される。
【００４８】
図７に関して、ＳＯＩ基板１９０は、ＦＬＤが実装される場所で誘電層１５３上にＳＯＩ層１２４を除去した後に取り外され、次に隔離構造１３５がＦＬＤ層の全面又は一部で実施される。ＳＯＩ基板１９０は取り外し層１９１を使用して取り外され、そしてウエハージェットがＳＯＩ基板取り外しのために使用される。取り外し層１９１なしに、ボンド・エッチバック法（米国特許５、０１３、６８１）を使用して、浮遊装置が実施される場所でＳＯＩ層１２４が取り外される。このＳＯＩ層も堆積可能なアッド‐オン層と称する。ＳＯＩ基板１９０はエッチング又は研磨にて除去できる。又取り扱い基板を使用してＳＯＩ基板１９０を取り扱い基板と接合し、ＳＯＩ基板１９０は取り扱い基板から取り外され、そしてＳＯＩ層１２４を除去し、次にＳＯＩ層は取り扱い基板から誘電層へ転移される。取り扱い基板はベース基板に使用されるものと同種の基板である。又取り扱い基板はＳＯＩ基板からの単結晶半導体層を一時的に保持するため真空を使用し、次にＳＯＩ層の誘電層への転移が真空を開放することにより容易に行える。真空表面はＳＯＩ層を保護する厚い誘電層を有するのがよりよい。取り扱い基板の役割は損傷なくＳＯＩ層をＳＯＩ基板から誘電層へ転移することである。又米国特許６、３５５、５０１で説明するようにＳＯＩ基板及び取り扱い基板はポリアミドを使用して接合できる。一旦ＳＯＩ基板が分離されると、化学機械研磨（ＣＭＰ）が転移されたＳＯＩ層の表面粗度を下げるために使用される。
【００４９】
一旦単結晶半導体層（即ちＳＯＩ層）が転移されると、個別浮遊装置を作るための隔離が実施される。隔離形成のためトレンチ技術が使用される。又同時にケガキ線上部の上のＳＯＩ層は、これが続く金型切断操作を容易にするため除去されることになる。ＦＬＤの下部電極１２１はトレンチ隔離処理の間に自動的に実施される。下部電極１２１の形成方法は図１２〜１４に関連して下に説明する。一旦ＳＯＩ層が転送されると、マスク位置決め印がマスク位置決め印上のＳＯＩ層を除去することによりベース基板１８０上に露出し、次に露出したマスク位置決め印を使用して、マスク上のＦＬＤパターン及び１３１により誘電層上のパターンは位置決めすることができる。電流が垂直方向に流れる垂直ＦＬＤは中間電極を有する。上部電極及び相互接続ラインと接続する相互接続ライン及び接点は従来の半導体処理方法により形成される。
【００５０】
上で説明した方法を使用して、多ＦＬＤは堆積でき、従ってＩＣ集積度を増加することができる。本発明の色々な実施例は、従って単結晶半導体層を有するＳＯＩ基板及び相互接続ライン及びビアを有する誘電層の接合時にはウエハー又はチップ位置決め印又はウエハー位置決めのための微細段差を必要としない。本発明の色々な実施例は従来の写真処理で使用されるマスク位置決め印により実施することができる。隔離構造は誘電材料及び中間電極材料により充填される。隔離構造における誘電及び中間電極の形成方法は図１５〜１８で説明される。図４〜７の処理の後、従来の半導体処理に従い、ＩＬＤ、相互接続ライン及びビアが実施され、そしてベース基板は取り外され、次にそれは図３に示す構造になる。
【００５１】
図４〜７で、ＳＯＩ基板１９０の上部にあるｎ+層は直接金属層１２１へ接続される。しかし図８に見る如く、別の誘電体１８９がＳＯＩ基板１９０の上部及び金属層１２１の間に形成され、次に誘電層１５３へ転送される。この場合下部電極１２１はゲート誘電体１８９を有するゲート電極として使用できる。又別の下部電極１２１ｃがＦＬＤの下部電極を接続するために使用される。
【００５２】
ＦＬＤＩＣ層は一つ以上のＳＯＩ層を有する。図３及び５に示すＦＬＤＩＣ層は単一ＳＯＩ層を有する。図９は一つのＦＬＤＩＣ層１０５を構成する多ＳＯＩ層１２４、１２８を示す。図９に示すように、ＳＯＩ層１２４とＳＯＩ層１２８の間にはビアはない。もしビアが図２に示すように多ＳＯＩ層の間に存在すれば、一つのＦＬＤＩＣ層１０１及びもう一つのＦＬＤＩＣ層１０２は分離し区分できる。多ＳＯＩ層は順次に既に転移されたＳＯＩ層１２４上に別のＳＯＩ層１２８を付加することにより実施される。図９に示す多ＳＯＩ層１２４、１２８は多ＳＯＩ層１２４、１２８を電気的に分離する誘電層１３８を有する。従って多ＳＯＩ層１２４、１２８は各ＳＯＩ層で電気的に分離した、異なる型の装置を有する。例えば一つのＳＯＩ層はｐ型ＭＯＳＦＥＴを有し、そしてもう一つのＳＯＩ層はメモリー装置になる。
【００５３】
ＦＬＤは従来の半導体装置である。ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオード、キャパシタ、及び抵抗、画像検出器（例えば電荷結合装置（ＣＣＤ）又は能動画素検出器（ＡＰＳ））、又はマイクロエレクトロメカニカルシステム（ＭＥＭＳ）などである。ＦＬＤは円形柱の形（図２８参照）、長方形柱（図２９参照）、又は多角形柱、又は円筒柱である。もしＦＬＤの幅が狭くなれば、柱構造の縦横比が増加し、そしてぐらつき又は接合された誘電層から取り外される。このような現象を防止するためＦＬＤは上部は狭い幅で下部は広い幅の台形型である。
【００５４】
ＦＬＤは、製造過程で使用される温度に応じて高温装置（ＨＴ）と低温装置（ＬＴ）に分割できる。同様に装置作動方向によりＦＬＤは垂直装置（Ｖ）と水平装置（Ｈ）に分割でき、ここで「Ｖ」及び「Ｈ」は主な装置の電流方向が「垂直」及び「水平」方向を意味する。
【００５５】
ＦＬＤ処理温度は８００℃より上の高温及び６５０℃より下の低温に分割できる。この開示で我々は高温処理で製造した装置をＨＴ−ＦＬＤと呼び、そして低温処理で製造された装置をＬＴ‐ＦＬＤと呼び、又は単にＦＬＤと呼ぶ、何故ならばこの発明による利点は低い処理温度で三次元ＩＣの実施だからである。ＨＦ−ＦＬＤは注入イオンの熱的活性化のため高温で処理でき、そして垂直又は水平装置となる。ＨＴ−ＦＬＤを実施するため図４〜７に示す誘電層１５３の相互接続１３２及びビア１３１は銅又はタンタル、モリブデン又はタングステンのような耐熱金属であるべきである。又ＨＦ−ＦＬＤで使用されるベース基板は８００℃以上に耐えるべきである。
【００５６】
ＬＴ−ＦＬＤ又はＦＬＤは装置作動に必要な不純物層が誘電層への転移の前にＳＯＩ基板に形成されているため、イオン注入、イオン注入のための熱処理及び写真処理は必要でない。もし高温がＦＬＤ処理の間に必要であれば、他の層上に存在する装置の特徴が変化する。変化の早期予想に基づく装置工程制御は大変難しい。従って本発明の実施例は工程変更のない装置を有するベース半導体基板の上部の上に実施することができる。この発明の利点は低コストの工程がイオン注入及び写真処理が必要でないため得られることである。又本発明の色々な実施例は、高温処理、耐熱金属、アルミを必要とせず、低融点でそして半導体で広く使用されるアルミが使えることである。又ＬＴ‐ＦＬＤは従来の製造工程より容易に金属ゲート及び高ｋ誘電材料を使用できる。
【００５７】
ＬＴ−ＦＬＤの標準的な形は垂直不純物接合は既にＳＯＩ基板に形成されており、そして下部電極を実施することは容易であるため、ＶＦＬＤ（垂直ＦＬＤ）である。しかし低温でＨＦＬＤ（水平ＦＬＤ）はイオン注入なしで実施できる。ＨＦＬＤ（水平ＦＬＤ）はＭＥＳＦＥＴ、ＭＯＳＦＥＴ、ダイオード又は水平バイポーラトランジスタの形である。図１０に示すように、一旦ＳＯＩ層の一部がＰＲ（フォトレジスト）又はハードマスク１７１を使用してエッチングされれば、図１０は形成される。図１１はショットキーダイオードを形成する金属ゲートを持ったＭＥＳＦＥＴ型ＨＦＬＤを示す。又下部電極１２１はゲート電極として使用できる。図１１は図２のＦＬＤ１１３である。もしゲート１７２がその下に誘電層を有するならば、ＦＬＤはＭＯＳＦＥＴとなる。もし図１１のゲート１７２が抵抗接点を有し、そしてｎ型領域がｐ型領域に切り替えられればそれは水平バイポーラトランジスタとなる。もしｎ＋領域が陽極でそしてｐ型領域が陰極であれば、それは水平バイポーラトランジスタから水平ダイオードになる。又ゲートなしに、ＦＬＤはｎ型領域のみを使用して抵抗になることができる。
【００５８】
ＶＦＬＤ（又はＬＴ−ＦＬＤ）はＭＥＳＦＥＴ、ＭＯＳＦＥＴ、ダイオード、キャパシタ、抵抗、バイポーラ、サイリスタの形か、又は単一装置に代わって回路を実施するＦＬＤ装置の異なる型の垂直接続の形をとる。ベース半導体基板の最適水平装置及び最適ＶＦＬＤ、ＳｏＣの組み合わせは性能及び価格の面で最適である。
【００５９】
図１に示す従来技術の垂直装置２１２とは異なり、ＶＦＬＤに電極、接点、及び相互接続ラインの形成及び接続を実施することは容易である。この開示で「電極」はゲート誘電材料にて装置又はゲートへ直接接続される電気部品を意味する。「接点」は通常垂直形の電極及び相互接続ラインの間の接続部品を意味する。米国特許５、４１４、２８８、米国特許６、０２７、９７５、米国特許６、３３７、２４７、及び米国特許６、４４９、１８６における垂直装置は、ソース／ドレーン及び接点形成のための空間を提供するために使用される水平に延びたドーピング領域を有するべきである。従って従来技術では延びたソース／ドレーン領域は抵抗及び寄生キャパシタを増加させる。図２に示すように、電極はＦＬＤ１１１の上部１２２及び下部１２１に形成される。ＶＦＬＤの場合、中間電極１２３はＦＬＤの上部及び下部において相互接続ラインへ接続される。更に中間電極は部分相互接続として使用される。三次元ＩＣに対するこの非常に柔軟な相互接続の仕組みは三次元ＩＣを形成するための従来の試みでは可能でない。
【００６０】
ＦＬＤの下部はＩＬＤ層１５１のビア１３１へも直接接続される金属層１２１へ接続される。従ってＦＬＤの下部は既に予め形成される電極及び接点を有する。ＦＬＤ１１１の下部電極１２１を誘電層１５１のビア１３１を経由して接続するため、それらは位置決めが必要である。この技術で使用される位置決めの仕組みは従来の写真位置決め印（表示なし）により行われる。しかし写真処理は不整合余裕を有し、そして下部電極１２１及びビア１３１は整合余裕内で位置決めされるべきである。一般に図２に示すように相互接続ラインをＩＬＤ層の異なるレベルでビア１３１を通して接続するため、相互接続ラインの幅はビア１３１の寸法より広い必要がある。写真マスク及びエッチング処理による写真処理は相互接続ライン１３２及びビア１３１の形成のため必要である。
【００６１】
図１２及び１３に関して、ＦＬＤの下部部分１２４ｚ及びビア１３１の間の位置決めに使用される下部電極１２１の形成は自己位置決め技術を使用し、従って処理の写真マスク型を必要としない。ＳＯＩ基板接合処理で使用される金属層の一部はＦＬＤの下部部分の延長であり、そして金属層の他の部分は下部電極１２１になる。図１２に示すようにエッチングマスク１７３を使用して破線により表示される層１２２及び１２４の部分はエッチングで除かれる。図１３は下部電極１２１をビア１３１より広くすることを可能にするスペーサー型エッチングマスクを示す。もしエッチングマスクがＦＬＤより高く配置され、そして例えば乾式エッチング処理よりエッチングされるならば下部電極１２１の幅は例えばＦＬＤの高さの二倍以上になる。下部電極１２１の幅は、ハードマスクの厚さ、ＦＬＤの高さ、ＦＬＤの幅、及びスペーサー１８２のエッチング量により制御される。もしＦＬＤの幅が写真処理余裕より大きい場合は、より広い下部電極１２１は必要でない。
【００６２】
図１５〜１８に関して、この発明による中間電極は以下のように実施できる。最初に平坦な中間電極法又は平坦な電極方法がある。電極材料配置及び平坦化のためのＣＭＰ操作の後、乾式エッチングが、図１５に示す平坦な電極１２３を提供するために行われる。平坦な電極１２３のパターン形成は乾式エッチング処理の前後で実施される。設置される電極材料はＶＦＬＤの高さより厚い。又処理のこの点でエッチング停止層１２２はＳＯＩ層１２４の損傷を防ぐためＦＬＤの上部の上に必要である。エッチング停止１２２は一般に多酸化物、窒化物又は金属層の組み合わせである。図１５で、誘電材料１３３ａは平坦電極１２３の形成に似た方法で配置され、平坦化されそして乾式エッチングがされる。誘電材料１３３ａは下部電極１２１及び平坦電極１２３の間の寄生キャパシタンスを低下させる。
【００６３】
第二は図１６に示すようなスペーサー１２３を使用する方法である。もしスペーサー中間電極又はスペーサー電極の幅が広い場合、スペーサー電極との電気的接触を得ることは容易である。しかし高集積度を達成することは困難である。もし幅が狭ければ、スペーサー法は写真又はＣＰＭ処理を必要としない。
【００６４】
第三の方法はダミーＦＬＤ（即ち、装置として作動しないＦＬＤ）を使用するスペーサー法である。図１７に示すように、ダミーＦＬＤ１２４ａはＦＬＤに接近して設置され、そして中間電極１２３のために使用されるスペーサーの幅を増加させる。中間電極１２３へ接続される接点１２３ａはダミーＦＬＤ１２４ａの上部の上に設置されるため、接点形成のための余裕は増加する。図１７に示すように、ＦＬＤ及びダミーＦＬＤ１２４ａの間のスペースはスペーサー膜の厚さの二倍より小さくあるべきである。
【００６５】
第四の方法は図１８に示すように中間電極１２３をＦＬＤの上部へ延長する薄いスペーサー法である。中間上の接点形成領域をカバーし、そして残りの領域をエッチングし、中間電極材料の配置の後、我々は図１８の構造を得る。この方法は薄いスペーサー厚によい。上部電極と中間のそれの間の寄生キャパシタンスを減らすため、厚い誘電層が上部電極上に使用される。
【００６６】
中間電極はＶＦＬＤの中間領域の全体又は一部を取り囲む。又多中間電極は一つのＦＬＤに形成できる。
【００６７】
ＳＯＩ層がＳＯＩ基板から転送された後、電極材料１２２はＳＯＩ層へ配置され、そしてＦＬＤにパターンをつけた後、上部電極は図１２に示す如く実施される。接点１２２ａの寸法が上部電極１２２の寸法より小さい場合、従来の半導体写真／エッチング技術が図１８に示すように使用できる。しかしもしＦＬＤ幅が接点１２２ａの形成のための写真処理のずれ余裕より小さい場合、又は接点１２２ａの寸法がＦＬＤ領域より大きい場合、接点１２２ａのための写真／エッチング処理は中間電極への短絡を起こす。従ってこの開示は、接点１２２ａ形成の間に写真／エッチングのための処理エラー余裕を増加させるこの発明によるいくつかの構造を記述する。第一にエッチング処理余裕を提供するため上部電極形成材料の厚さを増加させることである。第二に図２０に示すように平坦化技術でエッチング停止層１８４を使用することである。第三に図２１に示すようにスペーサー技術でエッチング停止層１８４を使用することであり、ここでエッチング停止層１８４は接点１２２ａ形成の間に誘電層１３３ｃに比べ遅いエッチング率を有する。例えば、もし誘電層１３３ｃが酸化物膜であれば、エッチング停止層１８４は窒化物である。
【００６８】
この開示で我々は低温で実施され、そして垂直操作を有するＶＦＬＤに以下のような注釈を付ける。即ち
ＭＯＳＦＥＴ ＶＭＦＬＤ、ＭＥＳＦＥＴ ＶＭＥＦＬＤ、ダイオードＶＤＦＬＤ、抵抗ＶＲＦＬＤ、キャパシタＶＣＦＬＤ、バイポーラＶＢＦＬＤ及びサイリスタＶＴＦＬＤである。
【００６９】
ＶＤＦＬＤは図２２に示すように垂直ｐ−ｎ又はｐ−ｉ−ｎ接合ダイオードとして実施される。又図２３は上部電極１２２及びＳＯＩ１２４の間のショットキー接合を有する垂直ショットキー接合を有する垂直ショットキーダイオードを示す。又図２４に示すように金属中間電極１２３は三次元ショットキーダイオードのために使用される。図２２に示すＶＤＦＬＤは、電流は中間電極１２３の陽極から上部及び下部電極の陰極へ進むので、図２３の電流駆動能力に比べ二倍の能力を有する。
【００７０】
ＶＣＦＬＤには二つの型がある。一つは単結晶半導体に形成される空乏層領域を使用するＭＯＳキャパシタ型又は空乏層キャパシタであり、そしてもう一つ又は誘電キャパシタは空乏層領域なしで誘電接触面に電荷を蓄積する。もし半導体のドーピング濃度が低ければ、空乏層が半導体領域に存在する。もしドーピング濃度が高ければ半導体領域に存在する。もしドーピング濃度が高ければそれは誘電キャパシタ、空乏層のないＶＣＦＬＤになる。ＶＣＦＬＤは図２５及び２６に示す。図２５において、ｎ型単結晶を取り囲むゲート誘電体半導体及びｎ型半導体を接続する電極がある。一般に全キャパシタンスは電極領域に比例するので、取り囲みゲート１２３ｂはＶＣＦＬＤの全キャパシタンスを増加させる。ゲート誘電層なしに、ショットキーダイオードを形成する金属ゲートは逆バイアスを持ったキャパシタとして使用できる。
【００７１】
半導体が柱構造を有する場合、ＶＣＦＬＤのキャパシタンスは増加した半導体及びゲート接触面領域のため増加する。又図２６に示すようにゲート１２３ｂ、１２３ｃ及びゲート誘電層はＶＣＦＬＤ上に繰り返し堆積され、そして堆積キャパシタ及びＶＣＦＬＤは並列に接続され次にキャパシタンスは増加する。この型のキャパシタはＤＲＡＭで使用される堆積キャパシタと同一構造を有する。図２６の接点１２１ａは堆積キャパシタのゲートと下部電極１２１を接続する。
【００７２】
バイポーラ型ＶＢＦＬＤを図２７に示す。コレクタ１２４ｃ、１２４ｄ、ベース１２４ｂ、及びエミッタ１２４ａから構成される不純物領域はＳＯＩ基板に実施され、次に転移される。エミッタ１２４ａ及びコレクター１２４ｄを構成する電極は下部１２１及び上部１２２に形成され、そしてベース１２４ｂ電極１２３はＦＬＤの中間に形成される。エミッター１２４ａはＶＢＦＬＤの上部又は下部に配置されても、エミッターは図解実施例でＶＢＦＬＤの下部にある。この場合、エミッターは単結晶半導体１２４ａ〜１２４ｄが転移される前に、ＳＯＩ基板の上部に実施される。従って正確な接合制御は、エミッター１２４ａ及びベース１２４ｂ領域が形成される時可能となる。又ＳｉＧｅヘテロ接合ベースは可能で、そして多結晶半導体がエミッター領域の一部として使用できる。更にエミッターは、ＶＢＦＬＤの下部に配置されるため、エミッターはＳＯＩ層転移処理の後平坦化処理の間に厚さ変動を避けることができる。もし取り扱い基板がＳＯＩ層転移に使用されるならば、エミッターはＦＬＤの上部に配置される。
【００７３】
この発明によると、低いコレクター直列抵抗を得るために、ＶＢＦＬＤは、コレクター接点と埋設層を接続する埋没層及び高ドーピングコレクター領域を必要としない。この発明の色々な実施例は従来の試みに比べ、より低いコレクター直列抵抗を提供する。又ベース直列抵抗はＶＢＦＬＤの中間に形成された取り囲みベース電極１２３はベース領域に広い接触表面を有するため、高ドーピング固有ベース領域なしに低くすることができる。更にＶＢＦＬＤは高速作動を防ぐ寄生キャパシタを有しない。更にＶＢＦＬＤは基板を有していないため、ベースコレクター基板の寄生バイポーラトランジスタはこの発明の実施例に存在しない。従来の実施は深くそして浅いトレンチ隔離が必要な一方、ＶＢＦＬＤは一つの隔離構造１３５を必要とするだけである。図２５において、もしベース中間電極１２３がベース領域からコレクター領域へ延びているならば、低ドーピングのコレクター領域１２４CはＶＢＦＬＤの高速作動を可能にするベース電極を持ったショットキーダイオードを形成する。
【００７４】
ＭＯＳＦＥＴ型ＶＭＦＬＤは図１５〜１８及び図２０〜２１に示す。垂直ＭＯＳＦＥＴは小さい空間で高集積度を有する。この発明によるＭＯＳＦＥＴのチャネル長は写真及びエッチング処理限界により限定されるのではなく、むしろドーピング層の厚さにより決定される。又ＶＭＦＬＤは、チャネル幅が同一チャネル長を有する従来構造に比べ取り囲みゲートで容易に増加できるため、高い駆動電流を有することができる。
【００７５】
しかし従来技術の垂直ＭＯＳＦＥＴは、欠点が多いため使用されない。米国特許５、４１４、２８８、及び米国特許６、０２７、９７５に示す垂直トランジスタは露出単結晶領域のエピタキシャル成長により形成される。この技術はエピタキシャル成長のための困難な製造技術及び高温操作を必要とするため低温半導体処理にはよくない。
【００７６】
米国特許６、３３７、２４７、及び米国特許６、４４９、１８６に示す柱型取り囲みゲートトランジスタ（ＳＧＴ）は最適水平装置と共存することは困難で、そして柱型トランジスタによるイオン注入の間にシャドウ効果を起こす。またＳＧＴは、それがソース／ドレーン及びゲート領域での電極形成に問題があるので、高集積密度を有していない。従ってこれらの試みはＳｏＣ形成に適していない。
【００７７】
ＶＭＦＬＤは、電圧降下及び寄生抵抗による電流減少を減らす直接接続された下部電極を有する。又ＶＭＦＬＤはＦＬＤ幅の制御で容易に完全又は部分的空乏層モードになり、ここで空乏層モードも操作電圧及びゲート誘電体定数により制御できる。ＳＯＩ基板より取り外された表面は高ドーピングのソース／ドレーン領域となるため、従来技術の水平装置とは異なり、小さな表面欠陥があっても、ゲート酸化物品質、装置動作、及び製造には僅かしか影響はない。
【００７８】
ＶＭＦＬＤはチャネル領域に不純物分布の傾斜を有し、そして電界は段階的不純物によるチャネル領域に形成され、ここで誘導された電界は電流の流れを加速し、そして段階的不純物が短チャネル効果（ＳＥＣ）を削減する。段階的不純物はイオン注入またはエピタキシャル処理により容易に形成できる訳ではない。ソース側からドレーン側へのチャネル領域における不純物濃度の増加は非対称動作を行う。更にＬＤＤ（低ドーピングドレーン）がドレーン側のみで選択的に形成できる。高傾斜イオン注入及び装置配置での困難のため、従来技術での水平ＭＯＳＦＥＴの段階的チャネルの実施は困難である。
【００７９】
ＭＯＳＦＥＴ型ＶＦＬＤ又はＶＭＦＬＤは米国特許５、３３０、９３５、及び米国特許５、４４３、８６３に示すように６５０℃より下で実施されるゲート誘電層を有する。誘電層は熱酸化物、堆積酸化物、酸化窒化物、又はＯＮＯ及びＮＯ（窒素酸化物）のような酸化物及び窒化物の組み合わせである。適当な誘電材料は６５０℃以上を要求する高温処理膜を除いて使用できる。この発明の実施例の別の利点は、限定しないが、ゲート誘電層にＡｌ2Ｏ3，ＺｒＯ2，ＨｆＯ2，Ｙ2Ｏ3，Ｌａ2Ｏ3，Ｔａ2Ｏ5，ＴｉＯ2及びＢＳＴのようなの高誘電定数（高ｋ）を使用することにより容易であることである。.ＭＯＳＦＥＴの従来の製造において、高温熱活性操作はソース／ドレーンイオン注入の後に必要である。この時点で高ｋ材料の特性は変更できる。しかしＶＭＦＬＤ処理は高温処理を必要とせず、それで高ｋ材料は安定状態で使用できる。またもしＡＬＤ（原子層配置）がゲート誘電層を提供するために使用されると、ほぼ一様な層が得られる。
【００８０】
この発明によると、閾電圧はゲートの誘電体の厚さそして／またはＦＬＤの幅を変化させることにより制御できる。もし異なるゲートの誘電体厚さが使用されるか又は異なる誘電定数材料がＶＭＦＬＤで使用されるならば、多くの操作電圧及び閾電圧が同じＳＯＩ層で実施でき、そしてそれはＳｏＣに有効である。又ＶＭＦＬＤは低温で製造され、そして取り囲みゲートが使用されるので、従来技術による製造の試みに比べ金属ゲートを使用することは容易である。
【００８１】
従来技術において、デジタル応用に対し、ＭＯＳＦＥＴは電圧又は電流状態により「オフ」又は「オン」状態のどちらかにある。図２８に示すＶＭＦＬＤは多くのゲートが一つのソース／ドレーンを共有し、多くの状態を有する多レベル（ＭＬ）ＶＭＦＬＤである。ＶＭＦＬＤの電流駆動能力はゲート領域に比例する。従って同じゲート寸法の単なる多ゲートは電流の漸増のために使用される。又ＶＭＦＬＤの同じゲート寸法の多くのゲートがＭＬ−ＶＭＦＬＤに使用される。図２９は二つの「Ｗ」寸法のゲート及び二つの「３Ｗ」寸法のゲートを有するＭＬ−ＶＭＦＬＤを示し、ここで「Ｗ」は定数でそして「３Ｗ」は「Ｗ」値の三倍を意味する。これらの四つの異なるゲートの組み合わせの使用して、ＭＬ−ＶＭＦＬＤは「０」から「８」の９個の異なる電流値を有することができる。もし同じ寸法のゲートがＭＬ−ＶＭＦＬＤに使用されると、８個のゲートは図２８に示すように９個の異なる値が必要である。ＭＬ−ＦＬＤは記憶装置又はデジタル論理装置への応用に使用される。多レベル用中間電極はベース電極としてバイポーラトランジスタに使用される。
【００８２】
ＦＬＤを含む三次元ＩＣはＭＯＳＦＥＴ又はバイポーラトランジスタのような単一装置の形を有するだけでなく、単一ＦＬＤ層に形成された多くの装置を有する。図３０は単一インバータ型ＶＦＬＤを示す。インバータを構成する。ｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥＴは異なるウエルを必要とせず、従ってこのインバータは高集積度を有する。ｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥＴのゲートを共に接続する接点１２３ｆはインバータの入力端子となる。Ｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥＴのドレーンは共に接続されそして電極１２３ｇ及び接点１２３ｈへ接続される。図３０でｐ+-ｐ-ｐ+型ｐ−ＭＯＳＦＥＴは空乏層モードのＭＯＳＦＥＴである。またｐ-ＭＯＳＦＥＴはｐ+-ｎ-ｐ+型でありそしてこの場合ｎ領域は基準電圧を必要とする。図３０に示すように、ＦＬＤ隔離構造に使用される誘電層を貫通する接点はＦＬＤ層の上又は下の相互接続ラインへ接続される。
【００８３】
一つだけのＳＯＩ層を使用する図３０に示すＦＬＤインバータへ加え、ＦＬＤインバータが図９に示すように二つのＳＯＩ層を使用して実施することができる。この場合一つのＳＯＩ層はｎ−ＭＯＳＦＥＴを有し、そして他方のＳＯＩ層はｐ−ＭＯＳＦＥＴを有する。
【００８４】
この発明によるとメモリー装置は多くのＦＬＤを使用して実施することができる。
【００８５】
ベース半導体基板上の二つのインバータ及び二つのパストランジスタを使用して、６−トランジスタＳＲＡＭセルが図３２に示すように実施できる。二つのインバータはＶＦＬＤで、そしてワードライン及びビットラインを有する二つのトランジスタはベース半導体基板上にある。図３１及び図３２は夫々上部及び下部接点の相互接続ラインを示す。二つのＦＬＤインバータは各インバータの入力を出力へ接続してラッチされる。一つのインバータ接点１２２ａ、１２３ｈ、１２３ｆ、１３１の相手は下線付き１２２ａ、１２３ｈ、１２３ｆ、１３１で示す。従ってこの様なＳＲＡＭセルは高集積度を有する。特にベース半導体基板はＳＲＡＭセルにおけるｐ−ＭＯＳＦＥＴのためのｎ-ウエルを必要としないので、ベース半導体基板の集積度は高い。もし４個のパストランジスタが使用される場合、２ポートＳＲＡＭが実施できる。
【００８６】
この発明によるＳＲＡＭを実施するためには多くの方法がある。第一の方法はベース半導体基板上の４個のｎ−ＭＯＳＦＥＴ及び２個のｐ−ＭＯＳＦＥＴ型ＦＬＤの使用による。第二の方法はベース半導体基板上の２個のｐ−ＭＯＳＦＥＴ、及び４個のｎ−ＭＯＳＦＥＴ型ＦＬＤの配置による。第三の方法は２個のｐ−ＭＯＳＦＥＴ型ＦＬＤをＳＯＩ層上に及び４個のｎ−ＭＯＳＦＥＴ型ＦＬＤを別のＳＯＩ基板上に配置することによる。第四の方法はベース半導体基板上の４個のｎ−ＭＯＳＦＥＴ型ＦＬＤ又は４個のｎ−ＭＯＳＦＥＴのいずれかを有する。４トランジスタＳＲＡＭセルの使用により、そして抵抗がＦＬＤ層上に形成されるか、又は多結晶半導体抵抗が使用される。
【００８７】
サイリスタを使用する従来技術のＳＲＡＭセルは同じ半導体基板上に垂直サイリスタ及び水平ＭＯＳＦＥＴを有する複雑な構造を有する。従ってこのＳＲＡＭは他の装置とのプロセス非互換性を有し、そしてそれはＳｏＣ応用にはよくない。図３３はこの発明によるゲート１２３ｊを有するＶＴＦＬＤＳＲＡＭセルを示す。中間電極ゲート１２３ｊはワードライン２に使用され、そして上部電極は基準電圧へ接続される。ＶＴＦＬＤはベース半導体基板上の水平アクセストランジスタへ接続され、従って各装置は最適化され、そして高集積度がＳｏＣ応用へ提供される。アクセストランジスタのゲートはワードラインに使用される。図３４は図３３に示す別構造のＳＲＡＭセルを示し、これが垂直にアクセストランジスタ１６１ｃ及びサイリスタを接続し、そして最終的にＶＦＬＤＳＲＡＭセルを形成する。サイリスタゲート１２３ｊ及びアクセストランジスタゲート１２３ｉは全て中間電極である。図３３のＶＴＦＬＤは米国特許６、２２５、１６５Ｂ、及び米国特許６、１７２、８９９に示すＳＲＡＭセルと同じである。この発明によるダイナミックランダムアクセスメモリー（ＤＲＡＭ）セルは一つのトランジスタ及び一つのキャパシタを有し、ここでトランジスタはベース半導体基板上か又はＦＬＤＩＣ層上のＶＭＦＬＤであり、トランジスタの浮遊ソースは別ＦＬＤＩＣ層上のＶＣＦＬＤへ接続される。ＶＣＦＬＤは図２５〜２６に示す。また一つのＦＬＤＩＣ層を構成する多ＳＯＩ層から、トランジスタを有する一つのＳＯＩ層及びキャパシタを有するもう一つのＳＯＩ層は接続されＤＲＡＭ構成を形成する。別のＶＦＬＤＤＲＡＭ構造はＳＯＩ層内でトランジスタ及びキャパシタの直列接続を有する。図３５はそれと直列接続されるｎ型ＭＯＳＦＥＴ及び空乏層キャパシタを有するＤＲＡＭ構造を示す。上部電極１２２はビットラインへ接続され、そして中間電極１２３はワードラインへ接続される。図３５において、下部電極１２１へ接続される浮遊ｎ＋ソース１２４ｅ及びｐ領域１２４ｆの間に形成される空乏層領域はｎ型ＭＯＳＦＥＴより広い幅を有し、ここでより広い半導体領域は図１２〜１４に示すような付加的写真処理操作無しにスペーサー技術を使用し実施することができる。図３６で浮遊ソース及び誘電キャパシタを有するＭＯＳＦＥＴは並列に接続され、ここで浮遊ソースｐ領域は基準電圧ソース（表示なし）へ接続される。図３６で下部電極１２１はビットラインへ接続され、そして中間電極１２３はワードラインへ接続される。
【００８８】
この発明による不揮発性ＦＬＤメモリー構造を図３７〜４２に示す。図３７は二つのゲートを有し、ここで一つの浮遊ゲートはゲート誘電層１８３ｂでｐ型チャネル領域を囲み、そしてビアへ接続される制御ゲート１２３は別ゲートの誘電層１８３ｃで浮遊ゲート１２３ｋを取り囲む。図３８は分割ゲートの不揮発性メモリー装置を示し、ここで浮遊ゲート１２３ｋはｐ型チャネル領域の一部を含み、そしてチャネル領域の残り及び浮遊ゲート１２３ｋは制御ゲート１２３により取り囲まれる。図３９は浮遊ゲート１２３ｋ、制御ゲート１２３、及びデータ消去のために設計される消去ゲート３２３の３個のゲートを有する。図４０はＯＮＯゲートの誘電層１８３を有する浮遊ゲートのない不揮発性メモリー装置ＶＦＬＤを示し、ここで情報は電流の流れにより異なる場所３０にストアーされる。図４１はｐ型バルク領域１２４上のバルク接点１２２ｃを持ったフラッシュメモリーＦＬＤ構造を示す。ＶＭＦＬＤは一方の側にはゲート誘電層のないバルク接点及び他方の側にはゲート誘電層のあるゲート接点を有する。
【００８９】
この発明の実施例の利点の一つは、不揮発性メモリーはＦＬＤ内に多ビット情報をストアーするＭＬ‐ＶＭＦＬＤである。図４２に示すように、一つのソース／ドレーンを有するＦＬＤは８個の分離ゲートを有し、次に一つのＦＬＤは８個の多ビットメモリ−セルを有する。図４２はバルク接点１２２ｃを有し、そして残りの接点はＦＬＤを形成するＳＯＩ層のソース／ドレーンへ接続される。図４１では、点線‘‘７５６‘‘が上部ＦＬＤからむき出しになったＦＬＤバルク領域の境界線を示す。ＳＯＩ領域１２４上の残りの接点１２２ａはソース／ドレーンへ接続される。もし図３７から１８ｃの不揮発性メモリー、ソース及びドレーンが異なるドーピング濃度を有すれば、多ビット不揮発性メモリーはＥＴＯＸに似た装置操作により達成できる。
【００９０】
この発明の一つの実施例で、ＦＬＤメモリー装置は同じ又は異なるＦＬＤＩＣ層上に冗長性を有する
【００９１】
この発明の一つの実施例は図４３〜４４に示すようにＦＬＤＩＣにブロック領域を有し、ここで各ブロックは異なる型のＦＬＤを有する。図４３及び４４はＦＬＤＩＣの上面図で、そして各チップ４４１はケガキ線により区分される。たとえば一つのＦＬＤＩＣ層は４個のブロック４１３a〜４１３ｄを有し、ここで第一ブロックはプログラマブルＦＰＧＡを有し、第二ブロックはフラッシュメモリーを有し、第三ブロックはバイポーラ装置を有し、そして第四ブロックはＳＲＡＭを有する。各ブロックは異なる装置型には異なる不純物接合を要求し、ここで不純物接合はＬＴ-ＦＬＤの場合、ＳＯＩ層転移処理の前に形成されるべきである。ブロックＦＬＤ形成にはＳＯＩ基板及びベース基板にウエハー位置決め印が必要である。この場合ウエハーのずれを考慮してオーバーレイエラー補正領域（ＯＥＣＡ）４１２を有することがよりよく、ここでＯＥＣＡは数ミクロンから数百ミクロンの隔たりを有する。
【００９２】
図４５は、強誘電膜７１０を使用したキャパシタを持った不揮発性メモリーセル７００及びキャパシタへ直列接続されるＶＭＦＬＤを示す。強誘電膜７００を使用した不揮発性メモリーはＦＲＡＭ（強誘電ランダムアクセスメモリー）と呼ばれる.従来の強誘電体は（ＰｂＺｒ）ＴｉＯ３（ＰＺＴと称す）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴと称す）及びＹＭｎＯ３である。もし電界がこのような強誘電体に加えられると強誘電体は分極特性を有する。図４５でＦＲＡＭセル７００は強誘電キャパシタとＶＭＦＬＤを直接接続する。ＶＭＦＬＤのゲート１２３はワードライン（ＷＬ）で、そしてドレーンはビットライン（ＢＬ）であり、そしてソースは強誘電キャパシタへ接続され、そしてもう一つの電極１２２ａは駆動ライン（ＤＬ又はプレートライン）へ接続される。
【００９３】
図４６はＦＲＡＭメモリーセル７００の等価回路を示し、ここでセンスアンプ７７０用論理装置は一般にベース基板上で実施され、そしてＶＭＦＬＤを含むＦＲＡＭセル７００はＳＯＩ層内で実施される。
【００９４】
図４７は図４５に示す二つのＦＲＡＭセルを使用した一つのメモリービットを示し、ここでセンスアンプ７００用論理装置は一般にベース基板１０３上で実施され、そしてＶＭＦＬＤを含むＦＲＡＭセル７００がＳＯＩ層内で実施される。
【００９５】
図４８は強誘電膜７１０及びキャパシタへ並列接続されたＶＭＦＬＤを使用したキャパシタを持った不発性メモリーセル７３０を示す。並列接続ＦＲＡＭはより速い速度で作動し、そして直列接続されたＦＲＡＭセルに比べより低い電力消費を有する。一つの中間電極１２３はＷＬである。もう一つの中間電極１２３ａは加えられた基準電圧を有し、そして強誘電キャパシタ及びＶＦＬＤを並列接続するため定電流状態を保持する。
【００９６】
図４９はＦＲＡＭセル７３０の等価回路である。ＦＲＡＭセル７３０は連結しバイトを形成する。
【００９７】
強誘電膜７１０を使用したキャパシタは図４５及び４６のＶＦＬＤの上部に設置される。しかし強誘電膜７１０を使用したキャパシタはＶＦＬＤの下部に設置できる。又ＶＦＬＤはＭＯＳＦＥＴ、バイポーラ、又は他の型のトランジスタでもよい、
【００９８】
図５０及び５１はＶＦＬＤ構造の一部としての強誘電膜７１０を有する不揮発性ＶＭＦＬＤ７５０を示す。図５０においてＦＲＡＭはゲート誘電層１８３及びゲート電極１２３の間に設定された強誘電膜７１０を有する.これは金属強誘電絶縁珪素（ＭＦＩＳ）と呼ばれる。ゲート誘電層１８３は標準的ＭＯＳＦＥＴゲート誘電層でそして例えば二酸化珪素又は酸化窒素化合物で形成することができる。もし図５０にゲート誘電層１８３がなく、そして強誘電膜７１０がゲート誘電層として使用されるならば、装置は金属強誘電珪素（ＭＦＭＩＳ）型ＦＲＡＭとなる。
【００９９】
図５１で、強誘電膜７１０はＶＭＦＬＤの浮遊ゲート１２３ｋ及び制御ゲート１２３の間に配置され、そしてそれは金属強誘電金属絶縁珪素（ＭＦＭＩＳ）型ＦＲＡＭ７６０ＦＬＤを形成する。
【０１００】
図４５〜５１の図解実施例で使用される強誘電膜７１０は低温ＦＬＤのため６６０℃より下で実施すべきである。
【０１０１】
図５２は、ＶＭＦＬＤ及び直列接続されたＭＪＴ磁気トンネル接合スタック８１０を使用した、不揮発性ＭＲＡＭ磁気抵抗性ランダムアクセスメモリー８００セル構造を示す。図５２でＭＪＴ８１０はＩＬＤ１３３及びＦＬＤ１２４の下に形成され設置される。
【０１０２】
図５３もＭＪＴ８１０を使用したＭＲＡＭセル８５０を示す。ＭＪＴ８１０はＦＬＤ１２４より上に形成され設置される。
【０１０３】
ＭＪＴ８１０は印加磁界により色々な電気抵抗特性を有し、ここで電気抵抗はＭＪＴ８１０の分極により変化する。ＭＪＴ８１０は多くの薄膜層から構成される。一般に一つの磁気ファイルは印加磁界により分極される自由層である。もう一方の磁気膜はピン層であり、そして一般に反強磁性層である交換層と共に使用される。ピン層は印加磁界により分極される。従って膜スタックは磁気トンネル接合スタック（ＭＪＴ）と呼ばれる。ＭＪＴは二つの磁気膜及び誘電膜を有する構造に限定されない。ＭＪＴは異なる薄い層の組み合わせを有する。ＭＪＴは堆積層により二つの型に分類され、一つは非磁性材料を使用した巨大磁気抵抗（ＧＭＲ）で、そしてもう一つは酸化層のような誘電層を使用したトンネル磁気抵抗（ＴＭＲ）である。図５２及び５３に示すＶＦＬＤはＭＯＳＦＥＴ、バイポーラ、又はＭＥＳＦＥＴである。
【０１０４】
図５４は反転構造の位相変更膜（ＲＳＰＣＦ）９１０及び直列接続ＶＦＬＤを使用したオボニック統合メモリー（ＯＵＭ）９００セル構造を示す。図５４でＲＳＰＣＦ９１０はＦＬＤ１２４形成後に実施され、そしてＦＬＤ１２４より上に配置される。又ＲＳＰＣＦ９１０はＦＬＤ１２４の形成前に実施され、そしてＦＬＤ１２４（表示無し）より下へ設置される。ＲＳＰＣＦ９１０は、電流量及び時間、言換えればＲＳＰＣＦへ加えられる温度によるアモルファス又は多結晶層を有し、ここで多結晶は低い電気抵抗を有する。
【０１０５】
ＲＳＰＣＦ９１０はカルコゲニド及び周期律表のＶI元素の合金である。従ってＲＳＰＣＦ９１０はＧｅ‐Ｓｂ‐Ｔｅ、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｂＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）又はＴｅ８１Ｇｅ１５Ｓｂ２Ｓ２の合金である。ＲＳＰＣＦ９１０へ接続される電極９１０ａは６５０℃で安定なＴｉＡＩＮ又はＴｉＷである。図５４に示すＶＦＬＤはＭＯＳＦＥＴ、バイポーラ装置又はＭＥＳＦＥＴである。
【０１０６】
図５５は融合又は反融合層３１０及び直列接続ＶＦＬＤを使用したプログラマブルリードオンリーメモリー（ＰＲＯＭ）セル構造を示す。図５５で融合又は反融合層３１０はＦＬＤ形成後にＦＬＤ１２４上に形成される。又融合又は反融合層３１０はＦＬＤ形成前にＦＬＤ１２４の下に形成される。反融合層３１０は高い電気抵抗を有する。しかしもし高いプログラミング電圧／電流が反融合層へ加えられれば、それは低い電気抵抗になる。ＰＲＯＭは一般に再プログラム可能ではない。
【０１０７】
ＰＲＯＭはアプリケーション‐スぺシフィック集積回路（ＡＳＩＣ）フィールドプログラマブルゲートアレー（ＦＰＧＡ）、又はプログラマブルロジックアレー（ＰＬＡ）で使用される。
【０１０８】
反融合層はＯＮＯ層、金属酸化物層、カルコゲニド層、又は非ドーピングアモルファス珪素層から形成されるが、しかしこれらの材料に限定されない。融合層はニクロム又は多結晶珪素から形成されるが、しかしこれらの材料に限定されない。融合又は反融合のための電極３０１ａ、３０１ｂは高温で安定なＴｉＷから形成される。
【０１０９】
図５５でＶＦＬＤはＭＯＳＦＥＴ、バイポーラトランジスタ、ＭＥＳＦＥＴ又はダイオードである。
【０１１０】
図５６はＶＦＬＤ１２４だけを有するＤＲＡＭ４００セル構造を示す．ＳＯＩ層を使用したＶＭＦＬＤ１２４は、印加バイアスなしで図５６に示すように浮遊体ｐ領域を有し、そして電荷は短時間（即ち更新時間）浮遊体に蓄積される。電荷は読み取り可能又は書き込み可能データとなる。
【０１１１】
図５７はＶＭＦＬＤ及び直列接続された不揮発性ＶＦＬＤメモリーを有する電気的消去可プログラム読取専用メモリー（ＥＥＰＲＯＭ）５００セル構造を示す。不揮発性メモリーは浮遊ゲート及び制御ゲートの二つのゲートを有する。しかしこれは珪素酸化物窒素酸化物（ＳＯＮＯＳ）型不揮発性メモリーである。図５７に示すような選択ラインに接続されるＭＯＳＦＥＴが不揮発性メモリーの上に配置される。しかしこれらの装置の位置は反転できる。
【０１１２】
図５８は一つのＥＥＰＲＯＭセルの等価回路である。
【０１１３】
図５９は高電圧で作動する出力ＶＭＦＬＤ６００である。従来の低出力ＶＭＦＬＤに比べ出力ＶＭＦＬＤは数μｍから数百μｍの範囲のＳＯＩ層厚さを有し、そしてゲート誘電層の厚さは１０分の１ｎｍから数千ｎｍの範囲を有する。作動電圧は７Ｖから１０００Ｖの範囲である。又ＦＬＤは空乏層領域の延長と電界の減少に役立つ台形を有し、従って作動電圧を増加させる
【０１１４】
電力ＶＭＦＬＤ６００は水平ＭＯＳＦＥＴについて多くの利点を有する。従来の水平ＭＯＳＦＥＴは作動電圧を増加させるために長いチャネル長を有する必要がある。しかしそれは低い集積度のため高価になる。しかし電力ＶＭＦＬＤ６００のチャネル長はチャネル長がＳＯＩ層の垂直高さにより決定されるため、集積度を変化させない。又電力ＶＭＦＬＤは取り囲みゲートを有するため、それは抵抗が低くそしてその電流駆動能力は従来の水平ＭＯＳＦＥＴの二倍以上である。従って図５９の電力ＶＭＦＬＤは外側二重拡散ＭＯＳ（ＬＤＭＯＳ）及びトレンチＭＯＳのような他の従来の電力装置を置換する。又ベース基板の低電圧装置と電力ＶＭＦＬＤを一つのチップに組み合わせることにより、アナログ及びデジタル信号を一つのチップで扱うスマートパワー又はスマートＭＯＳを達成できる。
【０１１５】
もし図５９の電力ＶＭＦＬＤが二重拡散ドレーンを有するれば、それは図６０に示すような装置になる。二重拡散領域は高ドーピングドレーン領域への空乏層領域拡大を防ぎ、そして高電圧で装置が作動できるようにする。
【０１１６】
図５９及び図６０は、もしゲート誘電層が低温熱酸化物、高ｋ誘電体及びＣＶＤ誘電体の組み合わせを有する場合、装置の信頼性は増加し、そして半導体１２４とゲート誘電層１８３の間の接触面のトラップは減少する。又電流駆動能力は増加しそしてオンレジスタンスは減少する。
【０１１７】
この発明は上に記述した実施例に限定されるのではなく、しかし追加の請求項の範囲内でのいずれか及び全ての実施例を包含することは理解すべきである。
【符号の説明】
【０１１８】
１０１、１０２、１０５：ＦＬＤＩＣ層
１０３：ベース基板
１０４：単結晶半導体装置
１１１、１１２、１１３：ＦＬＤ
１２０：中間接合層
１２１、１２２：下部電極
１２２、１２２ａ：上部電極
１２３：中間電極
１２４、１２８：ＳＯＩ層
１２３ａ、１２３ｆ、１２３ｈ、１３１：接点
１２３ａ、１２３ｆ、１２３ｈ、１３１：接点（上記の相手）
１２３ｂ：エッチング停止
１２３ｃ：ゲート
１２３ｊ：サイリスタ電極
１２３ｉ：トランジスタ電極
１２４ａ：エミッター
１２４ｂ：ベース
１２４ｃ、１２４ｄ：コレクター
１２４ｅ：浮遊ソース
１３１：接点／バイアス
１３２：相互接続ライン
１３３、１３３ａ：誘電材料
１３４：境界
１３５：隔離
１３８、１３３ｃ：誘電層
１４２：共有ウエル
１４３：基板
１４５：上パッド
１４６：下パッド
１５１、１５２、１５３：ＩＬＤ層
１６１ｃ：トランジスタ
１７１：ハードマスク
１７２：ゲート
１７３：エッチングマスク
１８０：ベース基板
１８２：スペーサー
１８３、１８３ｂ、１８３ｃ、１８９：誘電層
１８４：エッチング停止層
１９０：ＳＯＩ基板
１９１：取り外し層
２０１、２０３：ベース半導体基板
２０２、２０４、２４１、２４２：誘電層
２１１、２１２：保持装置
２４３：ウエル
２５５：ビア
３０１ａ、３０１ｂ：溶融／反溶融電極
３１０：溶融／反溶融層
３２３：消去ゲート
４００：ＤＲＡＭ
４１２：補正領域（ＯＥＣＡ）
４１３ａ、４１３ｂ、４１３ｃ、４１３ｄ：ブロックＦＬＤＩＣ層
４４１：チップ
５００：ＥＥＰＲＯＭ
６００：ＶＭＦＬＤ
７００、７１０：強誘電膜
７３０：ＦＲＡＭセル
７６０：絶縁体珪素型ＦＲＡＭ（ＭＦＭＩＳ）
７７０：センスアンプ
８００：セル構造
８１０：ＭＪＴ
８５０：ＭＲＡＭセル
９１０：ＲＳＰＣＦ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0005294517.tif 000029
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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