(57)【特許請求の範囲】
【請求項１】
第１シリコン膜、シリコン酸化膜、及び第２シリコン膜が順次に積層されたＳＯＩ（シリコン−オン−インシュレータ）基板上に形成された第１不純物濃度を有する第１Ｎ型不純物領域、及び該第１Ｎ型不純物領域と水平的に離隔される第１Ｐ型不純物領域と、
前記第１不純物領域が形成されない部分に第２不純物濃度を有して前記第１Ｐ型不純物領域と接する第１水平部、及び前記第１Ｎ型不純物領域の上部に前記第１及び第２不純物濃度より大きい第３不純物濃度を有する第２水平部を含むドリフト領域と、
前記ドリフト領域上の前記第１水平部と前記第２水平部との間の境界上部に形成されたフィールド酸化膜構造物と、
前記第２水平部のうちの前記フィールド酸化構造物でカバーされない部分に形成された前記第３不純物濃度より大きい第４不純物濃度を有する追加Ｎ型ドリフト部と、
前記第１水平部上で前記フィールド酸化構造物から所定の長さまで延長されて形成されたゲート絶縁膜パターン、及び該ゲート絶縁膜パターン及び前記フィールド酸化膜構造物の一部上に形成されたゲート電極を含むゲート構造物と、
前記第１水平部のうちの前記ゲート構造物でカバーされない部分に形成された前記第１Ｐ型不純物領域と接する第２Ｐ型不純物領域と、
前記第２Ｐ型不純物領域の露出した表面のうちのゲート構造物と隣接する部分に形成されたＮ型ソース領域、及び該Ｎ型ソース領域と隣接する部分に形成された第３Ｐ型不純物領域を含むソースと、
前記追加Ｎ型ドリフト部の露出した表面に形成されたＰ型ドレイン領域を含むドレインと、を有することを特徴とする半導体装置。
【請求項２】
前記第３不純物濃度は、前記第２不純物濃度より少なくとも２倍以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２及び第３不純物は、それぞれＮ型不純物であることを特徴とする請求項１記載の半導体装置。
【請求項４】
シリコン膜に該シリコン膜の表面から所定の深さまで延長して第１不純物濃度を有する第１Ｎ型不純物領域を形成する段階と、
前記シリコン膜の内部に前記第１Ｎ型不純物領域と水平的に離隔される第１Ｐ型不純物領域を形成する段階と、
前記シリコン膜の全表面にＮ型不純物を注入し、前記シリコン膜のうち前記第１不純物領域が形成されない部分に第２不純物濃度を有して前記第１Ｐ型不純物領域と接する第１水平部、及び前記第１Ｎ型不純物領域の上部に前記第１及び第２不純物濃度より大きい第３不純物濃度を有する第２水平部を含むドリフト領域を形成する段階と、
前記シリコン膜の表面中の前記第１水平部及び前記第２水平部が接する部分にフィールド酸化構造物を形成する段階と、
前記第２水平部のうち、前記フィールド酸化構造物でカバーされない部分に前記第３不純物濃度より大きい第４不純物濃度を有する追加Ｎ型ドリフト部を形成する段階と、
前記第１水平部上で前記フィールド酸化構造物から所定の長さまで延長されるゲート絶縁膜パターン、及び該ゲート絶縁膜パターン及び前記フィールド酸化構造物上に形成されるゲート電極を含むゲート構造物を形成する段階と、
前記第１水平部のうち、前記ゲート構造物でカバーされない部分に前記第１Ｐ型不純物領域と接する第２Ｐ型不純物領域を形成する段階と、
前記第２Ｐ型不純物領域の露出した表面のうち、ゲート構造物と隣接した部分にＮ型ソース領域を形成する段階と、
前記第２Ｐ型不純物領域の露出した表面のうち、前記Ｎ型ソース領域と隣接する部分及び前記追加Ｎ型ドリフト部の露出した表面にそれぞれ第３Ｐ型不純物領域及びＰ型ドレイン領域を形成する段階と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、より詳細には、スイッチング機能を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図１は、従来の半導体装置を説明するための断面図である。
【０００３】
図１を参照すると、従来の半導体装置１０は、第１Ｎ型不純物領域１、第２Ｎ型不純物領域８、第３Ｎ型不純物領域６、第１Ｐ型不純物領域５、第２Ｐ型不純物領域７、第３Ｐ型不純物領域９、フィールド酸化膜２、ゲート絶縁膜パターン３、及びゲート電極４を含む。
【０００４】
第１Ｎ型不純物領域１、第２Ｎ型不純物領域８、及び第３Ｎ型不純物領域６は、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、又はビスマス（Ｂｉ）等のように電子を提供するＮ型不純物を含む。そして、第１Ｐ型不純物領域５、第２Ｐ型不純物領域７、及び第３Ｐ型不純物領域９は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のように正孔を提供するＰ型不純物を含む。
【０００５】
第１Ｎ型不純物領域１の表面にフィールド酸化膜２が形成される。第１Ｎ型不純物領域１上には、フィールド酸化膜２から第１方向に沿って所定の長さまで延長されるゲート絶縁膜パターン３が形成される。ゲート絶縁膜パターン３は、シリコン酸化物を含むことができる。ゲート絶縁膜パターン３及びフィールド酸化膜２上にはゲート電極４が形成される。ゲート電極４は、ドープポリシリコンのような導電性物質を含むことができる。
【０００６】
第１Ｎ型不純物領域１の上部には、ゲート絶縁膜パターン３から上記第１方向に沿って延長される第１Ｐ型不純物領域５が形成される。第１Ｐ型不純物領域５は、ゲート絶縁膜パターン３と部分的にオーバーラップする。
【０００７】
第１Ｐ型不純物領域５の表面には、互いに接する第３Ｎ型不純物領域６及び第２Ｐ型不純物領域７が形成される。具体的に、第３Ｎ型不純物領域６及び第２Ｐ型不純物領域７は、上記第１方向に沿って順次に形成される。そして、第３Ｎ型不純物領域６は、ゲート絶縁膜パターン３と部分的にオーバーラップすることができる。
【０００８】
ここで、第３Ｎ型不純物領域６及び第２Ｐ型不純物領域７は、第１Ｐ型不純物領域５によって囲まれる。従って、第１Ｎ型不純物領域１及び第３Ｎ型不純物領域６は、第１Ｐ型不純物領域５によって互いに水平的に離隔される。
【０００９】
第１Ｎ型不純物領域１の上部には、フィールド酸化膜２から上記第１方向と実質的に逆である第２方向に延長される第２Ｎ型不純物領域８が形成される。そして、第２Ｎ型不純物領域８の表面には第３Ｐ型不純物領域９が形成される。具体的に、第３Ｐ型不純物領域９は、第２Ｎ型不純物領域８によって囲まれる。
【００１０】
ここで、第１Ｎ型不純物領域１は第１不純物濃度を有し、第２Ｎ型不純物領域８は第１不純物濃度より実質的に高い第２不純物濃度を有する。そして、第３Ｎ型不純物領域６及び第２Ｐ型不純物領域７はソースとして使用され、第３Ｐ型不純物領域９はドレインとして使用される。
【００１１】
図２は、従来の半導体装置１０に含まれるゲート絶縁膜パターン３及びフィールド酸化膜２の下でのＮ型不純物の濃度を示すグラフである。
【００１２】
図２を参照すると、フィールド酸化膜２の下で実質的に第１Ｎ型不純物の濃度が一定に維持されることがわかる。
【００１３】
図３は、図１に示した半導体装置１０のソースとドレインとの間及びゲート電極４とソースとの間に電圧を印加した場合、半導体装置１０でイオン衝突によって発生するホールが集中する領域を示す断面図である。
【００１４】
図３を参照すると、シミュレーション結果、フィールド酸化膜２の下に位置する「Ａ」部分でホールが相対的に多く発生することがわかる。相対的に多い量のホールが発生する理由は、フィールド酸化膜２の下で実質的にＮ型不純物の濃度が一定に維持されたためであると思われる。
【００１５】
ソースとドレインとの間及びゲート電極４とソースとの間に電圧を印加した場合、ゲート酸化膜下で生成されるチャンネルによってフィールド酸化膜２の下で電流が流れることになる。この際、電子と原子間の衝突によって電子とホールが発生することになる。衝突によって発生したホールは、第１Ｐ型不純物領域５を通過して第２Ｐ型不純物領域７に移動した後、第２Ｐ型不純物領域７を通じて除去される。
【００１６】
第１Ｐ型不純物領域５の内部は抵抗を有するので、相対的に多い量のホールが第２Ｐ型不純物領域７まで移動する過程で追加電流を発生させる。追加電流の量は、ホールの量と実質的に比例する。従って、相対的に多い量のホールの発生によって追加電流の量が増加する場合、半導体装置１０の駆動能力が低下するという問題点があった。
【００１７】
具体的に、半導体装置１０は、第１Ｐ型不純物領域５、第１及び第２Ｎ型不純物領域１、８、及び第３Ｐ型不純物領域９で構成されたＰ−Ｎ−Ｐトランジスタを使用して駆動されることになる。しかし、追加電流が発生する場合、第３Ｎ型不純物領域６、第１Ｐ型不純物領域５、及び第１Ｎ型不純物領域１で構成されるＮ−Ｐ−Ｎトランジスタが動作する。
【００１８】
Ｎ−Ｐ−Ｎトランジスタの動作は、第１Ｐ型不純物領域５、第１及び第２Ｎ型不純物領域１、８、及び第３Ｐ型不純物領域９で構成されたＰ−Ｎ−Ｐトランジスタの電流を急速に増加させて半導体装置１０の破壊電圧を減少させる。従って、追加電流が相対的に多く発生する場合、半導体装置１０の駆動能力が低下するという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
そこで、本発明は上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明の第１目的は、相対的に高い破壊電圧を有する半導体装置を提供することにある。
【００２０】
本発明の第２目的は、この半導体装置を製造する方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記第１目的を達成するためになされた本発明の一特徴による半導体装置は、第１シリコン膜、シリコン酸化膜、及び第２シリコン膜が順次に積層されたＳＯＩ（シリコン−オン−インシュレータ）基板上に形成された第１不純物濃度を有する第１Ｎ型不純物領域、及び該第１Ｎ型不純物領域と水平的に離隔される第１Ｐ型不純物領域と、前記第１不純物領域が形成されない部分に第２不純物濃度を有して前記第１Ｐ型不純物領域と接する第１水平部、及び前記第１Ｎ型不純物領域の上部に前記第１及び第２不純物濃度より大きい第３不純物濃度を有する第２水平部を含むドリフト領域と、前記ドリフト領域上の前記第１水平部と前記第２水平部との間の境界上部に形成されたフィールド酸化膜構造物と、前記第２水平部のうちの前記フィールド酸化構造物でカバーされない部分に形成された前記第３不純物濃度より大きい第４不純物濃度を有する追加Ｎ型ドリフト部と、前記第１水平部上で前記フィールド酸化構造物から所定の長さまで延長されて形成されたゲート絶縁膜パターン、及び該ゲート絶縁膜パターン及び前記フィールド酸化膜構造物の一部上に形成されたゲート電極を含むゲート構造物と、前記第１水平部のうちの前記ゲート構造物でカバーされない部分に形成された前記第１Ｐ型不純物領域と接する第２Ｐ型不純物領域と、前記第２Ｐ型不純物領域の露出した表面のうちのゲート構造物と隣接する部分に形成されたＮ型ソース領域、及び該Ｎ型ソース領域と隣接する部分に形成された第３Ｐ型不純物領域を含むソースと、前記追加Ｎ型ドリフト部の露出した表面に形成されたＰ型ドレイン領域を含むドレインと、を有する。
【００２２】
前記第３不純物濃度は、前記第２不純物濃度より少なくとも２倍以上であり得る。前記第３及び第４不純物は、それぞれＮ型不純物であり得る。
【００３４】
上記第２目的を達成するためになされた本発明の他の特徴による半導体装置の製造方法は、シリコン膜に該シリコン膜の表面から所定の深さまで延長して第１不純物濃度を有する第１Ｎ型不純物領域を形成する段階と、前記シリコン膜の内部に前記第１Ｎ型不純物領域と水平的に離隔される第１Ｐ型不純物領域を形成する段階と、前記シリコン膜の全表面にＮ型不純物を注入し、前記シリコン膜のうち前記第１不純物領域が形成されない部分に第２不純物濃度を有して前記第１Ｐ型不純物領域と接する第１水平部、及び前記第１Ｎ型不純物領域の上部に前記第１及び第２不純物濃度より大きい第３不純物濃度を有する第２水平部を含むドリフト領域を形成する段階と、前記シリコン膜の表面中の前記第１水平部及び前記第２水平部が接する部分にフィールド酸化構造物を形成する段階と、前記第２水平部のうち前記フィールド酸化構造物でカバーされない部分に前記第３不純物濃度より大きい第４不純物濃度を有する追加Ｎ型ドリフト部を形成する段階と、前記第１水平部上で前記フィールド酸化構造物から所定の長さまで延長されるゲート絶縁膜パターン、及び該ゲート絶縁膜パターン及び前記フィールド酸化構造物上に形成されるゲート電極を含むゲート構造物を形成する段階と、前記第１水平部のうち、前記ゲート構造物でカバーされない部分に前記第１Ｐ型不純物領域と接する第２Ｐ型不純物領域を形成する段階と、前記第２Ｐ型不純物領域の露出した表面のうち、ゲート構造物と隣接した部分にＮ型ソース領域を形成する段階と、前記第２Ｐ型不純物領域の露出した表面のうち、前記Ｎ型ソース領域と隣接する部分及び前記追加Ｎ型ドリフト部の露出した表面にそれぞれ第３Ｐ型不純物領域及びＰ型ドレイン領域を形成する段階と、を有する。
【発明の効果】
【００３６】
本発明の半導体装置によれば、半導体装置が駆動される時、フィールド酸化構造物の下で原子と電子の衝突によって発生するホールの量が相対的に小さい。従って、衝突によって発生したホールがソースを通じて除去される時の追加電流が殆ど発生しない。追加電流が殆ど発生しないので、破壊電圧が増加して半導体装置の駆動能力が向上する。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の半導体装置及びその製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。
【００３８】
図４は、本発明の一実施例による半導体装置を説明するための断面図である。
【００３９】
図４を参照すると、半導体装置１００は、第１Ｎ型不純物領域１０３、ドリフト領域、Ｎ型ソース領域１１５、第１Ｐ型不純物領域１０９、第２Ｐ型不純物領域１１４、第３Ｐ型不純物領域１１６、Ｐ型ドレイン領域１１７、フィールド酸化構造物１１０、ゲート絶縁膜パターン１１２、及びゲート電極１１３を含む。ドリフト領域は、第１水平部１０７、第２水平部１０８、及び追加Ｎ型ドリフト部１１１で構成される。
【００４０】
第１Ｎ型不純物領域１０３、第１水平部１０７、第２水平部１０８、追加Ｎ型ドリフト部１１１、及びＮ型ソース領域１１５は、第１シリコン膜１０１ａ、シリコン酸化膜１０１ｂ、及び第２シリコン膜１０１ｃが積層されたシリコン−オン−インシュレータ（ＳＯＩ）基板１０１のうち、第２シリコン膜１０１ｃに窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、又はビスマス（Ｂｉ）等のように電子を提供するＮ型不純物をドーピングして形成することができる。ここで、第１シリコン膜１０１ａは、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のように正孔を提供するＰ型不純物で予めドーピングされ得る。又、第２シリコン膜１０１ｃもＰ型不純物で予めドーピングされ得る。
【００４１】
これに対し、第１Ｐ型不純物領域１０９、第２Ｐ型不純物領域１１４、第３Ｐ型不純物領域１１６、及びＰ型ドレイン領域１１７は、第２シリコン膜１０１ｃにＰ型不純物をドーピングして形成することができる。
【００４２】
第１水平部１０７及び第２水平部１０８は、第２シリコン膜１０１ｃの表面から実質的に同じ深さまで延長される。そして、第１水平部１０７の第１側部１０７ａは第２水平部１０８と水平的に接する。
【００４３】
第２シリコン膜１０１ｃの表面のうち、第１水平部１０７及び第２水平部１０８が接する部分にフィールド酸化構造物１１０が形成される。フィールド酸化構造物１１０は、シリコン酸化物を含むことができる。
【００４４】
第１水平部１０７上にフィールド酸化構造物１１０から所定の長さだけ延長されるゲート絶縁膜パターン１１２が提供される。ゲート絶縁膜パターン１１２はシリコン酸化物を含むことができる。
【００４５】
ゲート絶縁膜パターン１１２及びフィールド酸化構造物１１０上で第１水平部１０７の上方に位置するゲート電極１１３が提供される。ゲート電極１１３は、ドープポリシリコンのような導電性物質を含むことができる。
【００４６】
第２水平部１０８の上部のうち、フィールド酸化構造物１１０が形成されない部分に追加Ｎ型ドリフト部１１１が形成される。ここで、追加Ｎ型ドリフト部１１１は、第２水平部１０８によって囲むことができる。
【００４７】
第１Ｎ型不純物領域１０３は、第２水平部１０８の下に第２水平部１０８と接するように位置する。第１Ｎ型不純物領域１０３及び追加Ｎ型ドリフト部１１１は、第２水平部１０８によって互いに垂直的に離隔される。
【００４８】
第１Ｎ型不純物領域１０３、第１水平部１０７、第２水平部１０８、及び追加Ｎ型ドリフト部１１１は、それぞれ第１不純物濃度、第２不純物濃度、第３不純物濃度、及び第４不純物濃度を有する。ここで、第３不純物濃度は、第１及び第２不純物濃度より実質的に大きい。そして、第４不純物領域の濃度は、第３不純物領域の濃度より実質的に大きい。
【００４９】
例えば、第４不純物濃度は、第３不純物濃度より少なくとも２倍以上大きくできる。第３不純物濃度は、第２不純物濃度より少なくとも２倍以上大きくできる。第２不純物濃度は、第１不純物濃度より少なくとも２倍以上大きくできる。
【００５０】
第１水平部１０７、第２水平部１０８、及び追加Ｎ型ドリフト部１１１は、チャンネルが形成されるドリフト領域である。第３不純物濃度が第２不純物濃度より大きく、第４不純物濃度が第３不純物濃度より大きいため、ドリフト領域で不純物濃度は、第１水平部１０７から追加Ｎ型ドリフト部１１１に行くに従い２回段階的に増加する。
【００５１】
第２シリコン膜１０１ｃの内部には、第１Ｐ型不純物領域１０９が形成される。第１Ｐ型不純物領域１０９は、第１水平部１０７の第１側部１０７ａと反対側に位置する第２側部１０７ｂと接する。
【００５２】
ここで、第１Ｐ型不純物領域１０９の下面は、第１水平部１０７の下面より実質的に低く位置することができる。そして、第１Ｐ型不純物領域１０９の上面は、第１水平部１０７の下面より実質的に高く位置することができる。
【００５３】
第１水平部１０７の第２側部１０７ｂ及び第１Ｐ型不純物領域１０９と接する第２Ｐ型不純物領域１１４を第１Ｐ型不純物領域１０９の上側に形成することができる。ここで、第２Ｐ型不純物領域１１４は、ゲート絶縁膜パターン１１２と部分的にオーバーラップすることができる。
【００５４】
第２Ｐ型不純物領域１１４の表面に互いに接するＮ型ソース領域１１５及び第３Ｐ型不純物領域１１６が形成される。Ｎ型ソース領域１１５は、ゲート絶縁膜パターン１１２と部分的にオーバーラップすることができる。ここで、ゲート絶縁膜パターン１１２から離れる方向にＮ型ソース領域１１５及び第３Ｐ型不純物領域１１６が順次に位置する。そして、Ｎ型ソース領域１１５及び第３Ｐ型不純物領域１１６は、第２Ｐ型不純物領域１１４によって囲むことができる。
【００５５】
ゲート絶縁膜パターン１１２及びゲート電極１１３は、第２Ｐ型不純物領域１１４の一部の上部まで延長形成することができる。これと異なり、本発明の他の実施例によると、ゲート絶縁膜パターン１１２及びゲート電極１１３は、第２Ｐ型不純物領域の上部及びＮ型ソース領域１１５の一部の上部まで延長形成することができる（図１４参照）。
【００５６】
Ｎ型ソース領域１１５及び第１水平部１０７は、第２Ｐ型不純物領域１１４によって互いに水平的に離隔される。そして、Ｎ型ソース領域１１５及び第１Ｐ型不純物領域１０９は、第２Ｐ型不純物領域１１４によって互いに垂直的に離隔される。第３Ｐ型不純物領域１１６及び第１Ｐ型不純物領域１０９は、第２Ｐ型不純物領域１１４によって互いに垂直的に離隔される。
【００５７】
そして、追加Ｎ型ドリフト部１１１の表面にはＰ型ドレイン領域１１７が形成される。具体的にＰ型ドレイン領域１１７は、追加Ｎ型ドリフト部１１１によって囲まれる。Ｎ型ソース領域１１５及び第３Ｐ型不純物領域１１６はソースとして使用される。そして、Ｐ型ドレイン領域１１７はドレインとして使用される。
【００５８】
以下、図４に示した半導体装置１００を製造する方法を説明する。
【００５９】
図５乃至図１１は、図４に示した半導体装置を製造する方法を説明するための断面図である。
【００６０】
まず、図５に示す様に、シリコン−オン−インシュレータ基板１０１を準備する。具体的に、シリコン−オン−インシュレータ基板１０１は、順次に積層された第１シリコン膜１０１ａ、シリコン酸化膜１０１ｂ、及び第２シリコン膜１０１ｃを有する。ここで、第１シリコン膜１０１ａは、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のように正孔を提供するＰ型不純物で予めドーピングされ得る。又、第２シリコン膜１０１ｃもＰ型不純物で予めドーピングされ得る。
【００６１】
図６を参照すると、第２シリコン膜１０１ｃに窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、又はビスマス（Ｂｉ）等のように電子を提供するＮ型不純物がドーピングされて第１Ｎ型不純物領域１０３が形成される。ここで、第１Ｎ型不純物領域１０３は、第２シリコン膜１０１ｃの表面から所定の深さまで形成され、第１不純物濃度を有する。
【００６２】
Ｐ型不純物を相対的に高いエネルギーを利用するイオン注入工程を通じて第２シリコン膜１０１ｃにドーピングして第２シリコン膜１０１ｃの内部に予備第１Ｐ型不純物領域１０４を形成する。ここで、予備第１Ｐ型不純物領域１０４は第１Ｎ型不純物領域１０３と水平的に離隔される。
【００６３】
図７を参照すると、第２シリコン膜１０１ｃの表面にＮ型不純物が注入される。従って、第２シリコン膜１０１ｃのうち、第１Ｎ型不純物領域が形成されない部分の表面には予備第１水平部１０５が形成され、第１Ｎ型不純物領域の表面には予備第２水平部１０６が形成される。
【００６４】
図８を参照すると、予備第１水平部１０５、予備第２水平部１０６、及び予備第１Ｐ型不純物領域１０４が形成された第２シリコン膜１０１ｃに熱処理工程が行なわれる。
【００６５】
従って、予備第１及び第２水平部１０５、１０６は、予備第１及び第２水平部１０５、１０６より深い深さを有する第１及び第２水平部１０７、１０８に変化する。そして、予備第１Ｐ型不純物領域１０４は、予備第１Ｐ型不純物領域１０４より実質的に広い第１Ｐ型不純物領域１０９に変化する。そして、第１水平部１０７及び第１Ｐ型不純物領域１０９は互いに接することになる。
【００６６】
第１水平部１０７及び第２水平部１０８は、それぞれ第２不純物濃度及び第３不純物濃度を有する。ここで、イオン注入工程が２回行われた予備第２水平部１０６が拡張され第２水平部１０８が形成されるので、第３不純物濃度は第２不純物濃度より実質的に大きい（例えば、約２倍以上）。又、第３不純物濃度は、第１不純物濃度より実質的に大きい。
【００６７】
第２シリコン膜１０１ｃの表面のうち、第１水平部１０７及び第２水平部１０８が接する部分上にフィールド酸化構造物１１０を形成する。例えば、フィールド酸化構造物１１０は熱酸化工程によって形成することができる。
【００６８】
その後、フィールド酸化構造物１１０でカバーされない第２水平部１０８の部分にＮ型不純物をドーピングして第２水平部１０８の上部に追加Ｎ型ドリフト部１１１を形成する。ここで、追加Ｎ型ドリフト部１１１は、第２水平部１０８によって第１水平部１０７から水平的に離隔される。
【００６９】
追加Ｎ型ドリフト部１１１は、第４不純物濃度を有する。第４不純物濃度は、イオン注入工程を３回行って形成されるので、第３不純物濃度より実質的に高い（例えば、約２倍以上）。
【００７０】
ここで、第１水平部１０７、第２水平部１０８、及び追加Ｎ型ドリフト部１１１は、チャンネルが形成されるドリフト領域である。第３不純物濃度が第２不純物濃度より大きく、第４不純物濃度が第３不純物濃度より大きいため、ドリフト領域で不純物濃度は第１水平部１０７から追加Ｎ型ドリフト部１１１に行くに従い２回段階的に増加する。
【００７１】
図９を参照すると、露出した第１水平部１０７及び追加Ｎ型ドリフト部１１１上にゲート絶縁膜（図示せず）が形成される。例えば、ゲート絶縁膜は熱酸化工程によって形成することができる。
【００７２】
その後、ゲート絶縁膜及びフィールド酸化構造物上にゲート電極膜を形成する。例えば、ゲート電極膜は、ポリシリコンのような導電性物質を使用して形成することができる。
【００７３】
その後、ゲート電極膜及びゲート絶縁膜を順次にエッチングしてゲート電極１１３及びゲート絶縁膜パターン１１２を形成する。従って、ゲート絶縁膜パターン１１２及びゲート電極１１３が順次に積層されたゲート構造物が形成される。具体的に、ゲート絶縁膜パターン１１２は、フィールド酸化構造物１１０から所定の長さだけ延長されて第１水平部１０７上に位置する。ゲート電極１１３は、ゲート絶縁膜パターン１１２及びフィールド酸化構造物１１０上で第１水平部１０７の上側に位置する。
【００７４】
図１０を参照すると、ゲート絶縁膜パターン１１２でカバーされない第１水平部１０７にＰ型不純物がドーピングされて第２Ｐ型不純物領域１１４が形成される。ここで、第２Ｐ型不純物領域１１４は、熱処理工程によって拡張することができる。この場合、第２Ｐ型不純物領域１１４は、第１Ｐ型不純物領域１０９と接することができる。又、第２Ｐ型不純物領域１１４は、ゲート絶縁膜パターン１１２と部分的にオーバーラップする。
【００７５】
図１１を参照すると、第２Ｐ型不純物領域１１４のうち、ゲート絶縁膜パターン１１２と隣接した部分にＮ型不純物がドーピングされて第２Ｐ型不純物領域１１４の表面にＮ型ソース領域１１５が形成される。Ｎ型ソース領域１１５は、ゲート絶縁膜パターン１１２と部分的にオーバーラップすることができる。しかし、Ｎ型ソース領域１１５は第１水平部１０７とは離隔する。即ち、Ｎ型ソース領域１１５と第１水平部１０７は、第２Ｐ型不純物領域１１４によって互いに離隔される。
【００７６】
その後、第２Ｐ型不純物領域１１４のうち、Ｎ型ソース領域１１５が形成されない部分及び追加Ｎ型ドリフト部１１１にＰ型不純物をドーピングする。従って、第２Ｐ型不純物領域１１４の表面及び追加Ｎ型ドリフト部１１１の表面にはそれぞれ第３Ｐ型不純物領域１１６及びＰ型ドレイン領域１１７が形成される。ここで、第３Ｐ型不純物領域１１６はＮ型ソース領域１１５と接する。
【００７７】
第３Ｐ型不純物領域１１６及びＰ型ドレイン領域１１７を形成することにより、半導体装置１００が完成する。半導体装置１００でＮ型ソース領域１１５及び第３Ｐ型不純物領域１１６はソースとして使用される。そして、Ｐ型ドレイン領域１１７はドレインとして使用される。
【００７８】
図１２は、図４及び図１１に示した半導体装置１００に含まれるゲート絶縁膜パターン１１２及びフィールド酸化構造物１１０の下でのＮ型不純物の濃度を示すグラフである。
【００７９】
図１２を参照すると、Ｎ型ソース領域（グラフでは、「第５型不純物領域」と標記）でのＮ型不純物濃度は比較的高く始まる。次に、第２Ｐ型不純物領域（グラフでは、「第２Ｐ型不純物領域」と表記）でのＮ型不純物濃度は低く落ちる。
【００８０】
以後、フィールド酸化構造物２の下では、不純物の濃度が漸次増加することがわかる。具体的に、第１水平部１０７（グラフでは、「第２Ｎ型不純物領域」と標記）から第２水平部１０８（グラフでは、「第３Ｎ型不純物領域」と標記）に行くに従い不純物濃度が増加し、追加Ｎ型ドリフト部１１１（グラフでは、「第４Ｎ型不純物領域」と標記）ではより増加することがわかる。第２水平部１０８の第３不純物濃度は、第１水平部１０７の第２不純物濃度より実質的に大きい。そして、追加Ｎ型ドリフト部１１１の第４不純物濃度は、第２水平部１０８の第３不純物濃度より実質的に大きい。
【００８１】
図１３は、図４及び図１１に示した半導体装置１００のソースとドレインとの間及びゲート電極１１３とソースとの間に電圧を印加した後、半導体装置１００でイオン衝突によって発生するホールが減少する領域を示す断面図である。
【００８２】
図１３を参照すると、フィールド酸化構造物１１０の下に位置する「Ｂ」部分でホールが相対的に少なく発生することがわかる。これは、ゲート絶縁膜パターン１１２及びフィールド酸化構造物１１０の下でゲート絶縁膜パターン１１２からフィールド酸化構造物１１０に向かう方向にＮ型不純物の濃度が漸次増加するためである。
【００８３】
「Ｂ」部分で相対的に少ない量のホールが発生するので、ホールが第３Ｐ型不純物領域１１６に移動した後、第３Ｐ型不純物領域１１６を通じて除去される時に発生する電流の量が相対的に小さい。従って、半導体装置１００の破壊電圧を増加させて半導体装置１００の駆動能力を向上させることができる。
【００８４】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００８５】
【図１】従来の半導体装置を説明するための断面図である。
【図２】図１に示した従来の半導体装置に含まれるゲート絶縁膜パターン及びフィールド酸化膜下でのＮ型不純物の濃度を示すグラフである。
【図３】図１に示した半導体装置のソースとドレイン間及びゲート電極とソースとの間に電圧を印加する場合、半導体装置でイオン衝突によって発生するホールが集中される領域を示す断面図である。
【図４】本発明の一実施例による半導体装置を製造する方法を説明するための断面図である。
【図５】図４に示した半導体装置を製造する方法を説明するための断面図である。
【図６】図４に示した半導体装置を製造する方法を説明するための断面図である。
【図７】図４に示した半導体装置を製造する方法を説明するための断面図である。
【図８】図４に示した半導体装置を製造する方法を説明するための断面図である。
【図９】図４に示した半導体装置を製造する方法を説明するための断面図である。
【図１０】図４に示した半導体装置を製造する方法を説明するための断面図である。
【図１１】図４に示した半導体装置を製造する方法を説明するための断面図である。
【図１２】図４及び図１１に示した半導体装置に含まれるゲート絶縁膜パターン及びフィールド酸化膜下でのＮ型不純物の濃度を示すグラフである。
【図１３】図４及び図１１に示した半導体装置のソースとドレインとの間及びゲート電極とソースとの間に電圧を印加した後、半導体装置でイオン衝突によって発生するホールが減少する領域を示す断面図である。
【図１４】本発明の他の実施例による半導体装置を示す断面図である。
【符号の説明】
【００８６】
１、１０３    第１Ｎ型不純物領域
２    フィールド酸化膜
３、１１２    ゲート絶縁膜パターン
４、１１３    ゲート電極
５、１０９    第１Ｐ型不純物領域
６    第３Ｎ型不純物領域
７、１１４    第２Ｐ型不純物領域
８    第２Ｎ型不純物領域
９、１１６    第３Ｐ型不純物領域
１０、１００    半導体装置
１０１    シリコン−オン−インシュレータ基板
１０１ａ    第１シリコン膜
１０１ｂ    シリコン酸化膜
１０１ｃ    第２シリコン膜
１０４    予備第１Ｐ型不純物領域
１０５    予備第１水平部
１０６    予備第２水平部
１０７    第１水平部
１０７ａ    第１側部
１０７ｂ    第２側部
１０８    第２水平部
１１０    フィールド酸化構造物
１１１    追加Ｎ型ドリフト部
１１５    Ｎ型ソース領域
１１７    Ｐ型ドレイン領域
【図１】
0005294192.tif 000002
【図２】
0005294192.tif 000003
【図３】
0005294192.tif 000004
【図４】
0005294192.tif 000005
【図５】
0005294192.tif 000006
【図６】
0005294192.tif 000007
【図７】
0005294192.tif 000008
【図８】
0005294192.tif 000009
【図９】
0005294192.tif 000010
【図１０】
0005294192.tif 000011
【図１１】
0005294192.tif 000012
【図１２】
0005294192.tif 000013
【図１３】
0005294192.tif 000014
【図１４】
0005294192.tif 000015