(57)【特許請求の範囲】
【請求項１】
基板の上方にゲート電極を形成し、
前記ゲート電極の近傍に第１充填材層を形成し、
前記第１充填材層に連なり、かつ、前記ゲート電極を覆う第２充填材層を形成し、
前記第１充填材層、前記第２充填材層、前記ゲート電極を覆う保護膜を形成し、
前記保護膜を部分的に除去して、前記基板に垂直な方向に延びる第１のホールを、前記第１充填材層が前記第１のホールの側面に露出するように形成し、
前記第１のホールを介して前記第１充填材層及び前記第２充填材層を除去し、高さが低い部分と高さが高い部分とを有する階段状の空間を前記ゲート電極の周囲に形成することを特徴とする半導体装置の製造方法。
【請求項２】
更に、前記保護膜に、前記ゲート電極に接する第２のホールを形成し、
前記第２のホール内に金属膜を形成することを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のホールとして、前記ゲート電極に接するコンタクトホールを形成し、
前記高さが低い部分と前記第１のホールとが接している部分の開口が封止され、かつ、前記ゲート電極に接続されるように、前記コンタクトホールに金属膜を形成することを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項４】
基板の上方に設けられたゲート電極と、
高さが低い部分と高さが高い部分とを有する階段状の空間を前記ゲート電極の周囲に有する保護膜と、
前記基板に垂直な方向に延び、かつ、前記高さが低い部分が側面に接続されるように、前記保護膜を部分的に除去して形成されたホールとを備えることを特徴とする半導体装置。
【請求項５】
前記空間の高さが低い部分を封止する封止膜を備えることを特徴とする、請求項４記載の半導体装置。
【請求項６】
前記ホールが、前記ゲート電極に接するコンタクトホールであり、
前記封止膜が、前記コンタクトホールに形成された金属膜であることを特徴とする、請求項４又は５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば化合物半導体からなるＨＥＭＴ(High Electron Mobility Transistor；高電子移動度トランジスタ)に用いて好適の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＨＥＭＴは、優れた高速特性を有するため、光通信システムの信号処理回路、その他の高速デジタル回路などに応用されている。特に、優れた低雑音特性を有するため、マイクロ波やミリ波帯での増幅器への応用も期待されている。
一方、ＨＥＭＴの高周波特性を向上させるために、トランジスタの電流利得に関する増幅動作の周波数の上限である電流利得の遮断周波数（増幅限界周波数）ｆＴの値をより大きくすることが必要である。このために、素子の増幅率に関連する素子パラメータである相互コンダクタンスｇｍの値をより大きくすること、及び、ゲート長を短縮してゲート・ソース間の容量を低減することが必要である。
【０００３】
特に、例えば集積化（例えばＭＭＩＣ化）した場合にも高周波特性が悪くならないように、ゲート電極の周囲にある層間絶縁膜（保護膜）による寄生容量を低減することが必要である。
この寄生容量を低減するには、ゲート電極の周囲にある層間絶縁膜を除去することが効果的である。
【０００４】
例えば、以下のようにして、ゲート電極の周囲にある層間絶縁膜を除去している。
つまり、まず、ゲート電極の周囲に充填材層を形成した後、全面を覆うように層間絶縁膜を形成する。
次に、充填材層の端部が露出するように層間絶縁膜にホールを形成する。
そして、充填材層を溶解し、ホールを介して除去する。
【０００５】
このようにして、ゲート電極の周囲が空洞になるように層間絶縁膜が形成される。
【特許文献１】特開２００４−９５６３７号公報
【特許文献２】特開２００６−２１０４９９号公報
【特許文献３】特開平５−３３５３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、空洞とホールの境界部分の開口、即ち、充填材層を除去するために用いられた開口（抜き穴）を完全に封止することができないと、その後の工程で空洞内に液体等が浸入し、特性劣化につながるおそれがある。
しかしながら、空洞とホールの境界部分の開口の大きさが大きすぎると、ホール内に金属層を堆積させても、開口を封止できない場合がある。このため、歩留まりが良くない。
【０００７】
また、空洞を形成するための上記充填材層の端部がテーパ状になっていると、このテーパ状部分にホールを形成した場合、ホールを形成する位置によって、空洞とホールの境界部分の開口の高さが異なってしまうことになる。
このように、空洞とホールの境界部分の開口の高さが場所によって異なってしまうと、開口の高さに対して金属層の厚さが十分でない場所ができてしまい、開口を完全に封止できない場合がある。
【０００８】
また、開口の高さに対して金属層の厚さが十分に確保されるようにしなくてはならないが、このためには、ホールを形成する位置及び金属層の厚さを正確に制御しなければならない。しかしながら、このような制御を正確に行なうのは難しい。
そこで、ゲート電極の周囲に形成される空洞（空間）と保護膜（例えば層間絶縁膜）に形成されるホールとの境界部分の開口を封止しやすい構造を実現し、これにより、簡易な制御で、封止された空間を、ゲート電極の周囲に、歩留まり良く形成できるようにしたい。
【課題を解決するための手段】
【０００９】
このため、本半導体装置の製造方法は、基板の上方にゲート電極を形成し、ゲート電極の近傍に第１充填材層を形成し、第１充填材層に連なり、かつ、ゲート電極を覆う第２充填材層を形成し、第１充填材層、第２充填材層、ゲート電極を覆う保護膜を形成し、保護膜を部分的に除去して、基板に垂直な方向に延びる第１のホールを、第１充填材層が第１のホールの側面に露出するように形成し、第１のホールを介して第１充填材層及び第２充填材層を除去し、高さが低い部分と高さが高い部分とを有する階段状の空間をゲート電極の周囲に形成することを要件とする。
【００１０】
本半導体装置は、基板の上方に設けられたゲート電極と、高さが低い部分と高さが高い部分とを有する階段状の空間をゲート電極の周囲に有する保護膜と、基板に垂直な方向に延び、かつ、高さが低い部分が側面に接続されるように、保護膜を部分的に除去して形成されたホールとを備えることを要件とする。
【発明の効果】
【００１１】
したがって、本半導体装置及びその製造方法によれば、ゲート電極の周囲に形成される空間と保護膜に形成されるホールとの境界部分の開口を封止しやすい構造を実現できるという利点がある。これにより、簡易な制御で、封止された空間を、ゲート電極の周囲に、歩留まり良く形成できるという利点がある。
【発明を実施するための最良の形態】
【００１２】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について説明する。
［第１実施形態］
まず、本発明の第１実施形態にかかる半導体装置及びその製造方法について、図１〜図９を参照しながら説明する。
【００１３】
本実施形態にかかる半導体装置の構成及びその製造方法について、図１を参照しながら説明する。
まず、本半導体装置は、図１（Ａ），（Ｂ）に示すように、半導体基板１上に形成され、複数の半導体層（化合物半導体層）を積層してなる半導体積層構造からなる活性領域２と、活性領域２上に形成されたゲート電極３と、ゲート電極３の周囲に空間（空洞）６が形成されるように表面を覆う保護膜（絶縁膜；ここでは樹脂膜）４と、保護膜４に形成されたホール５とを備える。
【００１４】
ここで、ホール５は、ゲート電極３の周囲に空間（空洞）を形成するための充填材を溶出させるための充填材溶出用ホール（封じ込め用ホール；第１のホール）である。
このホール５は、図１（Ａ），（Ｂ）に示すように、ゲート電極３の上方の領域以外の領域に形成されている。ここでは、ゲート電極３の長さ方向の延長線上の領域に、ゲート電極３の周囲に形成される空間６に横方向（水平方向）から接続されるように形成されている。
【００１５】
特に、本実施形態では、図１（Ｂ）に示すように、ゲート電極３の周囲に形成される空間６は、ゲート電極３と保護膜４との間に形成されており、高さが低い部分［図１（Ｂ）中、ｄ１；狭い空間］６Ａと高さが高い部分［図１（Ｂ）中、ｄ２；ｄ１＜ｄ２；広い空間］６Ｂとを有する階段状の空間になっている。
ここで、ゲート電極３の周囲に形成される空間６がこのような構造になっているのは、以下の理由による。
【００１６】
通常、ゲート電極３の周囲に空間（本実施形態の高さが高い部分６Ｂに相当する）を形成するためにゲート電極３を覆うように設けられる充填材は、ゲート電極３があるため、厚さが厚くなってしまう。このため、ゲート電極３の周囲に形成される空間の高さも高くなる。
このように厚さが厚い充填材に充填材溶出用ホールを形成すると、充填材を溶出させてゲート電極３の周囲に形成される空間と充填材溶出用ホールとの境界部分の開口（溶出口）の高さが高くなってしまう。このような溶出口を封止するのは難しい。
【００１７】
そこで、図１（Ｂ）に示すように、ゲート電極３の周囲に形成される空間６を、高さが低い部分６Ａを有するものとし、この高さが低い部分６Ａに接するように、保護膜４に充填材溶出用ホール５を形成して、ゲート電極３の周囲に形成される空間６（ここでは高さが低い部分６Ａ）と保護膜４に形成されるホール５との境界部分の開口（溶出口）１０を封止しやすい構造にしている。
【００１８】
また、本実施形態では、図１（Ｂ）に示すように、ホール５の側面及び底面を覆うように封止膜（絶縁膜又は金属膜）７が形成されている。この封止膜７の厚さ［図１（Ｂ）中、ｄ３］は、階段状の空間６の高さが低い部分６Ａの高さよりも厚くなっている（ｄ３＞ｄ１）。これにより、ゲート電極３の周囲に形成される空間６（ここでは高さが低い部分６Ａ）と保護膜４に形成されるホール５との境界部分の開口１０が完全に閉じられ、ゲート電極３の周囲に形成される空間６が完全に封止されて閉空間となるようにしている。
【００１９】
なお、図１（Ｂ）中、符号８はコンタクトホールを示しており、符号９は引き出し電極（配線金属）を示している。また、図１（Ａ）では、説明を分かりやすくするために、引き出し電極９や封止膜７は図示を省略している。
このように構成される本半導体装置は、以下のような製造方法によって製造することができる。
【００２０】
まず、半導体基板１上に、複数の半導体層（化合物半導体層）を積層してなる半導体積層構造からなる活性領域２を形成する［図１（Ａ），（Ｂ）参照］。
次いで、活性領域２上に、ゲート電極３を形成する［図１（Ａ），（Ｂ）参照］。
次に、ゲート電極３の近傍に所望の厚さの第１充填材層を形成する。ここでは、ゲート電極３の長さ方向の延長線上の領域に第１充填材層を形成する［例えば図５（Ｂ），（ｂ）参照］。
【００２１】
次いで、第１充填材層に連なり、かつ、ゲート電極３が覆われるように第２充填材層を形成する［例えば図６（Ａ），（ａ）参照］。
そして、第１充填材層、第２充填材層、ゲート電極３が覆われるように保護膜（ここでは樹脂膜）４を形成する［例えば図６（Ｂ），（ｂ）参照］。
次いで、保護膜４に第１充填材層に接するようにホール５を形成する［例えば図７（Ａ），（ａ）参照］。
【００２２】
その後、ホール５を介して第１充填材層及び第２充填材層を除去することによって、高さが低い部分６Ａ［図１（Ｂ）中、ｄ１］と高さが高い部分６Ｂ［図１（Ｂ）中、ｄ２；ｄ１＜ｄ２］とを有する階段状の空間６をゲート電極３の周囲に形成する［図１（Ｂ）参照］。
このようにして、ゲート電極３の周囲に空間６を形成した後、この空間６（ここではこの空間の高さが低い部分６Ａ）が封止されるように封止膜７（例えば絶縁膜、金属膜など）を堆積させる［図１（Ｂ）参照］。なお、封止膜７を金属膜とする場合、ゲート電極やソース・ドレイン電極の配線の一部として機能させることもできる。
【００２３】
ここでは、封止膜７は、階段状の空間６の高さが低い部分６Ａの高さ［図１（Ｂ）中、ｄ１］よりも厚くなるように形成する［図１（Ｂ）参照］。これは、ゲート電極３の周囲に形成される空間６と保護膜４に形成されるホール５との境界部分の開口１０を、ホール５の底面に堆積する封止膜７によって封止するためである。つまり、ホール５の側面に付着する封止膜７によって封止しようとすると、開口１０を封止しきれない場合があるため、ホール５の底面に堆積する封止膜７によって封止することで、開口１０を確実に封止できるようにしている。
【００２４】
このように、本実施形態では、開口（溶出口）１０の大きさを小さくし、さらに、開口１０を、ホール５の底面に堆積する封止膜７によって封止するようにして、ゲート電極３の周囲に形成される空間６を、簡易、かつ、確実に封止できるようにしている。この結果、開口１０は封止膜７によって完全に閉じられ、ゲート電極３の周囲に形成される空間６が完全に封止されることになる。
【００２５】
以下、本発明を、例えば集積回路（例えばＭＭＩＣ）に備えられ、化合物半導体からなるＨＥＭＴ（電界効果型半導体装置；高周波素子）に適用した場合、より具体的には、ＩｎＰ基板上に形成されるＨＥＭＴ（ＩｎＰ−ＨＥＭＴ）の製造方法を例に挙げて説明する。
まず、図２（Ａ），（ａ）に示すように、ＩｎＰ基板１１（半導体基板）上に、下から順に、ｉ−ＩｎＡｌＡｓバッファ層１２（例えば厚さ３００ｎｍ）、ｉ−ＩｎＧａＡｓチャネル層１３（電子走行層；キャリア走行層；例えば厚さ１５ｎｍ）、プレーナドープしたｎ−ＩｎＡｌＡｓ電子供給層１４（キャリア供給層）、ｉ−ＩｎＰストッパ層１５（エッチング停止層；例えば厚さ５ｎｍ）、ｎ−ＩｎＧａＡｓキャップ層１６（コンタクト層；例えば、不純物濃度１×１０１９ｃｍ−３，厚さ５０ｎｍ)を、例えばＭＯＣＶＤ法（有機金属化学気相成長法）によって積層させて半導体積層構造を形成する。
【００２６】
なお、プレーナドープしたｎ−ＩｎＡｌＡｓ電子供給層１４（即ち、Ｓｉをδドープしてｎ型導電性を付与したｎ−ＩｎＡｌＡｓ電子供給層）に代えて、下から順に、ｉ−ＩｎＡｌＡｓスペーサ層（例えば厚さ３ｎｍ）、Ｓｉをδドープしてｎ型導電性を付与したｎ−ＩｎＡｌＡｓにより形成されるδドープ層（プレーナドープ層，電子供給層；例えば不純物濃度５×１０１２ｃｍ−２）、ｉ−ＩｎＡｌＡｓバリヤ層（例えば厚さ６ｎｍ）を積層させたものとして構成しても良い。
【００２７】
次に、図２（Ｂ），（ｂ）に示すように、例えばフォトリソグラフィ技術によって素子分離領域を規定する。
まず、レジスト膜（図示せず）を設けた後、例えばリン酸，過酸化水素水，水の混合液（リン酸系のエッチャント）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層１６を除去する。このとき、エッチングはｉ−ＩｎＰストッパ層１５の上面（表面）で停止する。次いで、ｉ−ＩｎＰストッパ層１５を例えば塩酸とリン酸の混合液で選択的に除去する。次に、ｎ−ＩｎＡｌＡｓ電子供給層１４からｉ−ＩｎＧａＡｓチャネル層１３までを、ｎ−ＩｎＧａＡｓキャップ層１６と同様に、例えばリン酸系のエッチャントでエッチングして、ｉ−ＩｎＡｌＡｓバッファ層１２を露出させた後、レジスト膜を除去する。このようにして、メサエッチングにより素子間分離が行なわれる。これにより、素子動作領域（活性領域）のメサ構造（半導体積層構造）が形成される。
【００２８】
次に、例えばフォトリソグラフィ技術によってソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、ｎ−ＩｎＧａＡｓキャップ層１６上に、ソース電極及びドレイン電極の大きさに対応する開口部を有する新たなレジスト膜（図示せず）を設ける。
そして、全面に、Ｔｉ(厚さ１０ｎｍ)，Ｐｔ(厚さ３０ｎｍ)，Ａｕ(厚さ３００ｎｍ)を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図３（Ａ），（ａ）に示すように、ｎ−ＩｎＧａＡｓキャップ１６上に、Ｔｉ／Ｐｔ／Ａｕの３層構造のソース電極１７及びドレイン電極１８を形成する。
【００２９】
次に、図３（Ｂ），（ｂ）に示すように、例えばプラズマＣＶＤ法によって、全面に、例えばＳｉＮ膜１９（絶縁膜；保護膜）を例えば２０〜１００ｎｍ程度堆積させる。
次いで、図４（Ａ），（ａ）に示すように、例えばフォトリソグラフィ技術あるいはＥＢリソグラフィ（電子ビーム露光法）を用いてリセス（リセス領域；リセス部）２０を形成する。
【００３０】
まず、ＳｉＮ膜１９に形成されるリセス形成用開口部に対応する開口部を有する新たなレジスト膜を設けた後、例えばＳＦ６あるいはＣＦ４を用いたドライエッチングでＳｉＮ膜１９を除去して、ＳｉＮ膜１９に、所望の長さのリセス２０を形成しうる大きさのリセス形成用開口部を形成する。
次いで、このリセス形成用開口部を介して、例えばリン酸，過酸化水素水，水の混合液（エッチング液）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層１６を除去し、所望のリセス長のリセス２０を形成する。このとき、エッチング液はｉ−ＩｎＰストッパ層１５をほとんどエッチングしないため、ｉ−ＩｎＰストッパ層１５の表面でエッチングが停止する。つまり、ｉ−ＩｎＰストッパ層１５に対してｎ−ＩｎＧａＡｓキャップ層１６が選択エッチングされる。これにより、ｉ−ＩｎＰストッパ層１５の表面が露出し、このｉ−ＩｎＰストッパ層１５の表面によってリセス２０の底面（ＩｎＰリセス面）が構成されることになる。
【００３１】
次に、レジスト膜を除去した後、例えば電子ビーム露光法を用いて（即ち、例えば電子線レジスト及び電子線を用いて）、Ｔ型の断面形状を有するＴ型ゲート電極領域を規定すべく、図４（Ｂ），（ｂ）に示すように、Ｔ型ゲート電極の軸部のサイズに対応する開口部（ゲート開口；例えば０．１μｍ程度）２１を有する新たなレジスト膜２２を設ける。
この際、ゲート開口２１を介して、例えばクエン酸、過酸化水素水、水の混合液を用いてｉ−ＩｎＧａＡｓチャネル層１３を選択エッチングしてエアギャップ２３を形成する。
【００３２】
そして、全面に、Ｔｉ（厚さ１０ｎｍ），Ｐｔ（厚さ３０ｎｍ），Ａｕ（厚さ５００ｎｍ）を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜２２とともにレジスト膜２２上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図５（Ａ），（ａ）に示すように、リセス２０内に、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極３０を形成する。これにより、リセス２０の底面を構成するｉ−ＩｎＰストッパ層１５上に、Ｔ型断面形状のゲート電極３０が形成される。ここでは、ゲート電極３０の端面とｉ−ＩｎＰストッパ層１５とはショットキー接触するようになっている。
【００３３】
次に、図５（Ｂ），（ｂ）に示すように、ゲート電極３０の近傍に所望の厚さのＰＭＭＡ樹脂層（第１充填材層）２４を形成する。
ここでは、ゲート電極３０の長さ方向の延長線上の所望の領域にＰＭＭＡ樹脂層２４が形成される。なお、ＰＭＭＡ樹脂層２４は、ゲート電極３０から離れた位置に設けているが、ゲート電極３０に接する位置に設けても良い。
【００３４】
具体的には、まず、全面に、ＰＭＭＡ樹脂（第１充填材）を、例えば５０ｎｍ〜２００ｎｍ程度の厚さになるように塗布し、例えば２００℃でベーキングする。
なお、後の工程で、保護膜（層間絶縁膜）４で覆われているＰＭＭＡ樹脂が溶出することによって形成される横穴６Ａの高さは、ＰＭＭＡ樹脂の厚さによって規定されるため、ＰＭＭＡ樹脂の厚さは、厚さが薄い封止膜７で横穴６Ａを封止できる程度の厚さに設定すれば良い。
【００３５】
次に、例えばフォトリソグラフィ技術を用いて、ＰＭＭＡ樹脂層（第１充填材層）２４を形成する領域を規定すべく、新たなレジスト膜を設ける。
次いで、例えば酸素を含むガスを用いたドライエッチングで余分なＰＭＭＡ樹脂を除去し、ＰＭＭＡ樹脂層２４を形成する。
次に、図６（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）に連なり、かつ、ゲート電極３０が覆われるようにＰＭＧＩ樹脂層２５（第２充填材層）を形成する。この場合、ＰＭＧＩ樹脂層２５は、ゲート電極３０があるため、厚さが厚くなる。ここでは、ＰＭＧＩ樹脂層２５の厚さは、ＰＭＭＡ樹脂層２４の厚さよりも厚くなる。
【００３６】
なお、本実施形態では、第１充填材層としてＰＭＭＡ樹脂層２４を用い、第２充填材層としてＰＭＧＩ層２５を用いているが、これに限られるものではない。第１充填材層及び第２充填材層は、少なくとも、（１）第１充填材及び第２充填材が同じ有機溶剤に溶けること、（２）第２充填材層を形成するための加工を行なう際に第１充填材層が加工されないこと、（３）第１充填材及び第２充填材がその後のプロセス温度に耐えるものであること、という条件を満たす材料を用いて形成すれば良い。
【００３７】
具体的には、まず、レジスト膜を除去した後、全面に、例えばＰＭＧＩ樹脂（第２充填材）を、例えば０．５μｍ〜１．５μｍ程度の厚さになるように塗布し、例えば２００℃でベーキングする。なお、ＰＭＧＩ樹脂の厚さは、ゲート電極３０を埋め込める程度の厚さに設定すれば良い。
次に、例えばフォトリソグラフィ技術を用いて、ＰＭＧＩ樹脂層２５（第２充填材層）を形成する領域を規定すべく、新たなレジスト膜を設ける。
【００３８】
次いで、例えばアルカリ系の液を用いたウェットエッチングで余分なＰＭＧＩ樹脂を除去し、ＰＭＧＩ樹脂層２５（第２充填材層）を形成する。この際、ＰＭＭＡ樹脂層２４はアルカリ耐性があるため、エッチングされない。
次に、図６（Ｂ），（ｂ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）、ＰＭＧＩ樹脂層２５（第２充填材層）、ゲート電極３０を含む全面が覆われるように、保護膜（絶縁膜；層間膜；ここでは樹脂膜）４を形成する。
【００３９】
具体的には、レジスト膜を除去した後、全面に、例えばボリイミド樹脂やＢＣＢ樹脂などの樹脂材を、例えば１．５〜２．５μｍ程度塗布し、例えば２００℃〜３００℃で硬化させて、樹脂膜４を形成する。
次に、図７（Ａ），（ａ）に示すように、ソース電極１７、ドレイン電極１８、ゲート電極３０上に形成された樹脂膜４に、それぞれ、コンタクトホール８（引き出し用ホール；第２のホール）を形成するとともに、ＰＭＭＡ樹脂層（第１充填材層）２４に接するように充填材溶出用ホール５を形成する。
【００４０】
具体的には、まず、例えばフォトリソグラフィ技術によってコンタクトホール形成領域及び充填材溶出用ホール形成領域を規定すべく、各電極１７，１８，３０、及び、ＰＭＭＡ樹脂層（第１充填材層）２４の端部の上方に、各ホール８，５の大きさに対応する開口部（レジスト開口）を有する新たなレジスト膜を設ける。ここで、コンタクトホール８及び充填材溶出用ホール５の径は、例えば０．５〜２．０μｍ程度である。
【００４１】
次に、例えば酸素を含むガスを用いたドライエッチングで、樹脂膜４の余分な部分を除去し、コンタクトホール８及び充填材溶出用ホール５を形成する。このエッチングによって、図７（ａ）に示すように、ＰＭＭＡ樹脂層（第１充填材層）２４の一部も除去され、充填材溶出用ホール５の底部側面にＰＭＭＡ樹脂層２４が露出する。つまり、ＰＭＭＡ樹脂層２４によって充填材溶出用ホール５の側面の一部が構成されることになる。
【００４２】
なお、充填材溶出用ホール５の側面の一部を構成するＰＭＭＡ樹脂層２４の厚さによって、ゲート電極３０の周囲に形成される空間６と保護膜４に形成される充填材溶出用ホール５との境界部分の開口（溶出口）１０の大きさ（高さ）が規定されることになる［図７（ｂ）参照］。
また、図７（Ａ），（ａ）に示すように、充填材溶出用ホール５は、ゲート電極３０の上方の領域以外の領域に形成されるため、後の工程で、充填材溶出用ホール５を封止するための封止材がゲート電極３０に付着し、特性が悪くなってしまうのを防止することができる。
【００４３】
次に、図７（Ｂ），（ｂ）に示すように、例えば酸素プラズマ等によってレジスト膜を除去した後、例えばＮ−メチル−２−ピロリドン（ＮＭＰ）などの有機溶剤を用いて、ＰＭＭＡ樹脂層２４（第１充填材層）及びＰＭＧＩ樹脂層２５（第２充填材層）を溶解させ、ゲート電極３０の周囲に階段状の空間６を形成する。
ここでは、充填材溶出用ホール５を介して有機溶剤を注入してＰＭＭＡ樹脂層２４及びＰＭＧＩ樹脂層２５を溶解させ、溶解したＰＭＭＡ樹脂及びＰＭＧＩ樹脂を、充填材溶出用ホール５を介して溶出させて、ゲート電極３０の周囲に階段状の空間６を形成する。つまり、最初にＰＭＭＡ樹脂層２４の樹脂膜４によって覆われている部分が溶解して充填材溶出用ホール５を介して溶出することによって充填材溶出用ホール５に連通する横穴（溶出穴；これは階段状の空間６の高さが低い部分６Ａとなる）が形成され、この横穴６Ａ及び充填材溶出用ホール５を介して、溶解したＰＭＭＡ樹脂及びＰＭＧＩ樹脂を溶出させて、ゲート電極３０の周囲に階段状の空間６を形成する。
【００４４】
次いで、図８（Ａ），（ａ）に示すように、例えばスパッタリング法によって、各ホール５，８内を含む全面に、例えばＴｉＷ（１００ｎｍ）／Ａｕ（１５０ｎｍ）のような金属膜（スパッタ膜）７０を形成する。
ここで、スパッタ膜７０の厚さは、ＰＭＭＡ樹脂（第１充填材）の厚さ（横穴の高さ；ゲート電極３０の周囲に形成される空間６の高さが低い部分６Ａの高さ）よりも厚くなるようにする。これにより、ゲート電極３０の周囲に形成される空間６が封じ込められる。このように、充填材溶出用ホール５に形成される金属膜７０は、封止膜として機能し、配線としては機能しない。一方、コンタクトホール８に形成される金属膜７０は、シードメタルとして機能する。
【００４５】
本実施形態では、上述の横穴６Ａの高さは、充填材溶出用ホール５の側面の一部を構成するＰＭＭＡ樹脂層２４の厚さによって規定される。ＰＭＭＡ樹脂層２４の厚さは任意に設定でき、その厚さを薄くすることができるため、横穴６Ａの高さも低くすることができる。このため、金属膜７０によって横穴６Ａを完全にふさぐことができ、これにより、ゲート電極３０の周囲に形成される空間６を完全に封止することができる。この結果、ゲート電極３０の周囲が閉空間になっている構造が完成する。
【００４６】
その後、例えばフォトリソグラフィ技術によって配線領域を規定すべく、金属膜７０上に、所望の配線に対応する開口部を有する新たなレジスト膜を設ける。そして、図９（Ａ），（ａＸ），（ａＹ）に示すように、例えばＡｕめっきによって配線（配線金属）９０を形成する。次いで、レジスト除去後に、余分なＴｉＷ／Ａｕスパッタ膜７０を除去する。なお、本実施形態では、充填材溶出用ホール５の部分にも配線金属９０が形成されることになるが、配線としては機能しない。
【００４７】
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、ゲート電極３（３０）の周囲に形成される空間６と保護膜４に形成されるホール５との境界部分の開口１０を封止しやすい構造を実現できるという利点がある。これにより、簡易な制御で、封止された空間（閉空間）６を、ゲート電極３（３０）の周囲に、歩留まり良く（安定して）形成できるという利点がある。
【００４８】
特に、ゲート電極３（３０）の周囲にある保護膜（層間絶縁膜）４による寄生容量を増加させることなく、配線を行なって集積化（ＭＭＩＣ化）することができる。これにより、ゲート・ソース間、ゲート・ドレイン間の余分な寄生容量が生じないため、高周波特性の向上が見込まれる。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法について、図１０〜図１３を参照しながら説明する。
【００４９】
本実施形態にかかる半導体装置及びその製造方法は、上述の第１実施形態が本発明をＩｎＰ−ＨＥＭＴに適用した場合の構成例であるのに対し、本発明をＧａＮ−ＨＥＭＴに適用した場合の構成例である点が異なる。
つまり、本実施形態にかかる半導体装置は、例えば集積回路（例えばＭＭＩＣ）に備えられ、化合物半導体からなるＨＥＭＴ［ここではＧａＮ系材料を用いたＨＥＭＴ（ＧａＮ−ＨＥＭＴ）］に本発明を適用したものである。
【００５０】
以下、本ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、図１０（Ａ），（ａ）に示すように、ＳｉＣ基板（半導体基板）３１上に、例えばＭＯＶＰＥ法（organometallic vapor phase epitaxy；有機金属気相成長法）によって、ｉ−ＧａＮチャネル層３２（電子走行層；例えば厚さ３μｍ）、ｉ−ＡｌＧａＮスペーサ層３３（例えば厚さ５ｎｍ）、ｎ−ＡｌＧａＮ電子供給層３４（例えば厚さ３０ｎｍ；Ｓｉドーピング濃度５×１０１８ｃｍ−３）、ｎ−ＧａＮキャップ層３５（例えば厚さ１０ｎｍ；Ｓｉドーピング濃度５×１０１８ｃｍ−３）を順に積層させて半導体積層構造を形成する。
【００５１】
次に、図１０（Ｂ），（ｂ）に示すように、例えば酸素のイオン注入によって素子間分離を行なって素子分離注入領域３６を形成する。このため、上述の各実施形態のＩｎＰ−ＨＥＭＴのようなメサ構造による段差は生じない。
その後、例えばフォトリソグラフィ技術によってソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、半導体積層構造上に、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有する新たなレジスト膜を設ける。
【００５２】
次に、図１１（Ａ），（ａ）に示すように、ｎ−ＡｌＧａＮ電子供給層３４上に、ソース電極３７及びドレイン電極３８を形成する。
具体的には、まず、図１１（Ａ）に示すように、フォトリソグラフィ技術によって、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有するレジスト膜を設け、例えば塩素系ガスを用いたドライエッチングによって、ソース電極形成予定領域及びドレイン電極形成予定領域のｎ−ＧａＮキャップ層３５を除去する。なお、ｎ−ＧａＮキャップ層３５が少し残されるようにしても良いし、ｎ−ＡｌＧａＮ電子供給層３４が少し削られるようにしても良い。
【００５３】
そして、全面に、Ｔｉ／Ａｌを堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ａｌを除去することによって（即ち、リフトオフ法によって）、ソース電極形成予定領域及びドレイン電極形成予定領域のｎ−ＡｌＧａＮ電子供給層３４上にＴｉ／Ａｌ層を形成する。
そして、例えば、窒素雰囲気中で、４００℃〜１０００℃の温度（例えば６００℃）で熱処理を行なって、オーミック特性を確立する。
【００５４】
このようにして、図１１（Ａ）に示すように、Ｔｉ／Ａｌの２層構造のソース電極３７及びドレイン電極３８を形成する。
次に、図１１（Ｂ），（ｂ）に示すように、ｎ−ＧａＮキャップ層３５上にゲート電極３９を形成する。
具体的には、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極領域を規定すべく、ゲート電極形成予定領域に開口部を有する新たなレジスト膜を設ける。
【００５５】
そして、全面に、Ｎｉ，Ａｕを順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＮｉ／Ａｕを除去することによって（即ち、リフトオフ法によって）、ｎ−ＧａＮキャップ層３５上にＮｉ／Ａｕの２層構造のゲート電極３９を形成する。
その後の工程は、上述の第１実施形態のゲート電極を形成した後の工程と同様である［図５（Ｂ），（ｂ）〜図９（Ａ），（ａＸ），（ａＹ）参照］。
【００５６】
つまり、まず、図１２（Ａ），（ａ）に示すように、ゲート電極３９の近傍に所望の厚さのＰＭＭＡ樹脂層（第１充填材層）２４を形成する。
ここでは、ゲート電極３９の長さ方向の延長線上の所望の領域にＰＭＭＡ樹脂層２４が形成される。なお、ＰＭＭＡ樹脂層２４は、ゲート電極３９に接する位置に設けているが、ゲート電極３９から離れた位置に設けても良い。
【００５７】
次いで、図１２（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）に連なり、かつ、ゲート電極３９が覆われるようにＰＭＧＩ樹脂層２５（第２充填材層）を形成する。
次に、図１２（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）、ＰＭＧＩ樹脂層２５（第２充填材層）、ゲート電極３９を含む全面が覆われるように、保護膜（絶縁膜；層間膜；ここでは樹脂膜）４を形成する。
【００５８】
次に、図１２（Ａ），（ａ）に示すように、ソース電極３７、ドレイン電極３８、ゲート電極３９上に形成された樹脂膜４に、それぞれ、コンタクトホール８（引き出し用ホール；第２のホール）を形成するとともに、ＰＭＭＡ樹脂層（第１充填材層）２４に接するように充填材溶出用ホール（第１のホール）５を形成する。
次に、図１２（Ｂ），（ｂ）に示すように、例えば酸素プラズマ等によってレジスト膜を除去した後、例えばＮ−メチル−２−ピロリドン（ＮＭＰ）などの有機溶剤を用いて、ＰＭＭＡ樹脂層２４（第１充填材層）及びＰＭＧＩ樹脂層２５（第２充填材層）を溶解させ、ゲート電極３９の周囲に階段状の空間６を形成する。
【００５９】
次いで、図１３（Ａ），（ａＸ），（ａＹ）に示すように、例えばスパッタリング法によって、各ホール５，８内を含む全面に、例えばＴｉＷ（１００ｎｍ）／Ａｕ（１５０ｎｍ）のような金属膜（スパッタ膜）７０を形成する。
本実施形態では、上述の横穴６Ａの高さは、充填材溶出用ホール５の側面の一部を構成するＰＭＭＡ樹脂層２４の厚さによって規定される。ＰＭＭＡ樹脂層２４の厚さは任意に設定でき、その厚さを薄くすることができるため、横穴６Ａの高さも低くすることができる。このため、金属膜７０によって横穴６Ａを完全にふさぐことができ、これにより、ゲート電極３０の周囲に形成される空間６を完全に封止することができる。この結果、ゲート電極３０の周囲が閉空間になっている構造が完成する。
【００６０】
その後、例えばフォトリソグラフィ技術によって配線領域を規定すべく、金属膜７０上に、所望の配線に対応する開口部を有する新たなレジスト膜を設ける。そして、図１３（Ａ），（ａＸ），（ａＹ）に示すように、例えばＡｕめっきによって配線（配線金属）９０を形成する。次いで、レジスト除去後に、余分なＴｉＷ／Ａｕスパッタ膜７０を除去する。なお、図１３（Ａ）では、ソース電極３７及びドレイン電極３８の引き出し配線は省略している。
【００６１】
このようにして、図１３（Ａ），（ａＸ），（ａＹ）に示すような構造の本半導体装置（ＧａＮ−ＨＥＭＴ）が完成する。
なお、その他の詳細は、上述の第１実施形態のものと同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態のものと同様に、ゲート電極３９の周囲に形成される空間６と保護膜４に形成されるホール５との境界部分の開口１０を封止しやすい構造を実現できるという利点がある。これにより、簡易な制御で、封止された空間（閉空間）６を、ゲート電極３９の周囲に、歩留まり良く（安定して）形成できるという利点がある。
【００６２】
特に、ゲート電極３９の周囲にある保護膜（層間絶縁膜）４による寄生容量を増加させることなく、配線を行なって集積化（ＭＭＩＣ化）することができる。これにより、ゲート・ソース間、ゲート・ドレイン間の余分な寄生容量が生じないため、高周波特性の向上が見込まれる。
［第３実施形態］
次に、第３実施形態にかかる半導体装置及びその製造方法について、図１４〜図１７を参照しながら説明する。
【００６３】
本実施形態にかかる半導体装置及びその製造方法は、上述の第１実施形態が本発明をＩｎＰ−ＨＥＭＴに適用した場合の構成例であるのに対し、本発明をＧａＡｓ−ＨＥＭＴに適用した場合の構成例である点が異なる。
つまり、本実施形態にかかる半導体装置は、例えば集積回路（例えばＭＭＩＣ）に備えられ、化合物半導体からなるＨＥＭＴ［ここではＧａＡｓ系材料を用いたＨＥＭＴ（ＧａＡｓ−ＨＥＭＴ）］に本発明を適用したものである。
【００６４】
以下、本ＧａＡｓ−ＨＥＭＴの製造方法について説明する。
まず、図１４（Ａ），（ａ）に示すように、半絶縁性ＧａＡｓ基板（半導体基板）４１上に、例えばＭＯＣＶＤ法（有機金属化学気相成長法）によって、ｉ−ＧａＡｓバッファ層４２（例えば厚さ８００ｎｍ）、ｉ−ＩｎＧａＡｓチャネル層４３（電子走行層；例えば厚さ１５ｎｍ）、ｉ−ＡｌＧａＡｓスペーサ層４４（例えば厚さ３ｎｍ）、ｎ−ＡｌＧａＡｓ供給層４５（例えば厚さ２５ｎｍ；Ｓｉドーピング濃度２×１０１８ｃｍ−３）、ｎ−ＧａＡｓキャップ層４６（例えば厚さ５０ｎｍ；Ｓｉドーピング濃度２×１０１８ｃｍ−３）を順に積層させて半導体積層構造を形成する。
【００６５】
なお、ｉ−ＩｎＧａＡｓチャネル層に代えて、ｉ−ＧａＡｓチャネル層を用いても良い。
次に、図１４（Ｂ），（ｂ）に示すように、例えば酸素、ホウ素、ヘリウム等のイオン注入によって素子間分離を行なって素子分離注入領域４７を形成する。このため、上述の第１実施形態のＩｎＰ−ＨＥＭＴのようなメサ構造による段差は生じない。
【００６６】
次に、図１５（Ａ），（ａ）に示すように、ｎ−ＧａＡｓキャップ層４６上に、ソース電極４８及びドレイン電極４９を形成する。
具体的には、まず、例えばフォトリソグラフィ技術によってソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、ｎ−ＧａＡｓキャップ層４６上に、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有する新たなレジスト膜を設ける。
【００６７】
そして、全面に、ＡｕＧｅ，Ｎｉ，Ａｕを順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＡｕＧｅ／Ｎｉ／Ａｕを除去することによって（即ち、リフトオフ法によって）、ＡｕＧｅ／Ｎｉ／Ａｕの３層構造のソース電極４８及びドレイン電極４９（オーミック電極）を形成する。
ここでは、例えば、窒素雰囲気中で、３５０℃〜４５０℃の温度（例えば４００℃）で熱処理を行なって、オーミック特性を確立する。
【００６８】
次に、図１５（Ｂ），（ｂ）に示すように、例えばフォトリソグラフィ技術を用いてリセス領域（リセス部）を規定し、例えばＳｉＣｌ４とＳＦ６混合ガスのドライエッチングを用いてｎ−ＧａＡｓキャップ層４６を除去し、リセス５０を形成する。このとき、エッチング液はｎ−ＡｌＧａＡｓ供給層４５をほとんどエッチングしないため、ｎ−ＡｌＧａＡｓ供給層４５の表面でエッチングが停止する。つまり、ｎ−ＡｌＧａＡｓ供給層４５に対してｎ−ＧａＡｓキャップ層４６が選択エッチングされる。これにより、ｎ−ＡｌＧａＡｓ供給層４５の表面が露出し、このｎ−ＡｌＧａＡｓ供給層４５の表面によってリセス５０の底面（ＡｌＧａＡｓリセス面）が構成されることになる。
【００６９】
次に、図１５（Ｃ），（ｃ）に示すように、ｎ−ＡｌＧａＡｓ供給層４５上にゲート電極５１を形成する
具体的には、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極領域を規定すべく、ゲート電極形成予定領域に開口部を有する新たなレジスト膜を設ける。
そして、全面に、Ａｌを堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＡｌを除去することによって（即ち、リフトオフ法によって）、ｎ−ＡｌＧａＡｓ供給層４５上にＡｌからなるゲート電極５１を形成する。
【００７０】
その後の工程は、上述の第１実施形態のゲート電極を形成した後の工程と同様である［図５（Ｂ），（ｂ）〜図９（Ａ），（ａＸ），（ａＹ）参照］。
つまり、まず、図１６（Ａ），（ａ）に示すように、ゲート電極５１の近傍に所望の厚さのＰＭＭＡ樹脂層（第１充填材層）２４を形成する。
ここでは、ゲート電極５１の長さ方向の延長線上の所望の領域にＰＭＭＡ樹脂層２４が形成される。なお、ＰＭＭＡ樹脂層２４は、ゲート電極５１に接する位置に設けているが、ゲート電極５１から離れた位置に設けても良い。
【００７１】
次いで、図１６（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）に連なり、かつ、ゲート電極５１が覆われるようにＰＭＧＩ樹脂層２５（第２充填材層）を形成する。
次に、図１６（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）、ＰＭＧＩ樹脂層２５（第２充填材層）、ゲート電極５１を含む全面が覆われるように、保護膜（絶縁膜；層間膜；ここでは樹脂膜）４を形成する。
【００７２】
次に、図１６（Ｂ），（ｂ）に示すように、ソース電極４８、ドレイン電極４９、ゲート電極５１上に形成された樹脂膜４に、それぞれ、コンタクトホール８（引き出し用ホール；第２のホール）を形成するとともに、ＰＭＭＡ樹脂層（第１充填材層）２４に接するように充填材溶出用ホール（第１のホール）５を形成する。
次に、図１６（Ｂ），（ｂ）に示すように、例えば酸素プラズマ等によってレジスト膜を除去した後、例えばＮ−メチル−２−ピロリドン（ＮＭＰ）などの有機溶剤を用いて、ＰＭＭＡ樹脂層２４（第１充填材層）及びＰＭＧＩ樹脂層２５（第２充填材層）を溶解させ、ゲート電極５１の周囲に階段状の空間６を形成する。
【００７３】
次いで、図１７（Ａ），（ａＸ），（ａＹ）に示すように、例えばスパッタリング法によって、各ホール５，８内を含む全面に、例えばＴｉＷ（１００ｎｍ）／Ａｕ（１５０ｎｍ）のような金属膜（スパッタ膜）７０を形成する。
本実施形態では、上述の横穴６Ａの高さは、充填材溶出用ホール５の側面の一部を構成するＰＭＭＡ樹脂層２４の厚さによって規定される。ＰＭＭＡ樹脂層２４の厚さは任意に設定でき、その厚さを薄くすることができるため、横穴６Ａの高さも低くすることができる。このため、金属膜７０によって横穴６Ａを完全にふさぐことができ、これにより、ゲート電極５１の周囲に形成される空間６を完全に封止することができる。この結果、ゲート電極５１の周囲が閉空間になっている構造が完成する。
【００７４】
その後、例えばフォトリソグラフィ技術によって配線領域を規定すべく、金属膜７０上に、所望の配線に対応する開口部を有する新たなレジスト膜を設ける。そして、図１７（Ａ），（ａＸ），（ａＹ）に示すように、例えばＡｕめっきによって配線（配線金属）９０を形成する。次いで、レジスト除去後に、余分なＴｉＷ／Ａｕスパッタ膜７０を除去する。なお、図１７（Ａ）では、ソース電極４８及びドレイン電極４９の引き出し配線は省略している。
【００７５】
このようにして、図１７（Ａ），（ａＸ），（ａＹ）に示すような構造の本半導体装置（ＧａＡｓ−ＨＥＭＴ）が完成する。
なお、その他の詳細は、上述の第１実施形態のものと同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態のものと同様に、ゲート電極５１の周囲に形成される空間６と保護膜４に形成されるホール５との境界部分の開口１０を封止しやすい構造を実現できるという利点がある。これにより、簡易な制御で、封止された空間（閉空間）１０を、ゲート電極５１の周囲に、歩留まり良く（安定して）形成できるという利点がある。
【００７６】
特に、ゲート電極５１の周囲にある保護膜（層間絶縁膜）４による寄生容量を増加させることなく、配線を行なって集積化（ＭＭＩＣ化）することができる。これにより、ゲート・ソース間、ゲート・ドレイン間の余分な寄生容量が生じないため、高周波特性の向上が見込まれる。
なお、上述の実施形態において、ｉ−ＡｌＧａＡｓスペーサ層４４及びｎ−ＡｌＧａＡｓ供給層４５に代えて、例えば図１８に示すように、ｎ−ＩｎＧａＰ供給層４５Ｂ（例えば厚さ２５ｎｍ；Ｓｉドーピング濃度２×１０１８ｃｍ−３）を設けて構成することもできる。
［その他］
［１］なお、上述の第１実施形態の構成において、図１９（Ａ），（Ｂ）に示すように、ゲート電極３０及びエアギャップ２３を保護するための保護膜（絶縁膜；ここではＳｉＮ膜）６０を設けても良い。
【００７７】
この場合、上述の第１実施形態の製造方法において、ゲート電極３０を形成した後に、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）６０を例えば厚さ１０〜５０ｎｍ堆積させれば良い。
これにより、ゲート電極３０及びエアギャップ２３を保護するための保護膜（絶縁膜）６０を形成することができる。
【００７８】
この場合、ＩｎＰ−ＨＥＭＴの構造は、図２０（Ａ），（Ｂ）に示すような構造になる。
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
［２］また、上述の第１実施形態の構成において、図２１に示すように、さらに、上述のＳｉＮ膜（絶縁膜；保護膜）６０の下側に、リセス表面を覆うＳｉＮ膜（絶縁膜；保護膜）６１を設けるようにしても良い。
【００７９】
この場合、上述の第１実施形態の製造方法において、リセス２０を形成した後に［図４（Ａ），（ａ）参照］、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）６１を例えば厚さ１０〜５０ｎｍ堆積させれば良い。これにより、リセス表面を保護するための保護膜（絶縁膜）６１を形成することができる。また、この場合、ゲート電極３０を形成する前に、ＳｉＮ膜６１の一部を、例えばＦ系ガスを用いてドライエッチングして、ゲート電極３０を形成するための開口部を形成する必要がある。
【００８０】
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
例えば、上述の第２実施形態のものに適用する場合、上述の第２実施形態の構成において、さらに、ソース電極３７、ドレイン電極３８、ｎ−ＧａＮキャップ層３５の表面を覆うＳｉＮ膜（絶縁膜；保護膜）を設ければ良い。この場合、上述の実施形態の製造方法において、ソース電極３７及びドレイン電極３８を形成した後に［図１１（Ａ），（ａ）参照］、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）を例えば厚さ５〜５００ｎｍ（例えば１００ｎｍ）堆積させれば良い。これにより、ソース電極３７、ドレイン電極３８、ｎ−ＧａＮキャップ層３５の表面を保護するための保護膜（絶縁膜）を形成することができる。また、この場合、ゲート電極３９を形成する前に、ＳｉＮ膜の一部を、例えばＦ系ガスを用いてドライエッチングして、ゲート電極を形成するための開口部を形成する必要がある。
【００８１】
また、例えば、上述の第３実施形態のものに適用する場合、上述の第３実施形態の構成において、さらに、ソース電極４８、ドレイン電極４９、ｎ−ＧａＡｓキャップ層４６、リセス５０の表面を覆うＳｉＮ膜（絶縁膜；保護膜）を設けるようにしても良い。この場合、上述の実施形態の製造方法において、リセス５０を形成した後に［図１５（Ｂ），（ｂ）参照］、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）を堆積させれば良い。これにより、ソース電極４８、ドレイン電極４９、ｎ−ＧａＡｓキャップ層４６、リセス５０の表面を保護するための保護膜（絶縁膜）を形成することができる。また、この場合、ゲート電極５１を形成する前に、ＳｉＮ膜の一部を、例えばＦ系ガスを用いてドライエッチングして、ゲート電極５１を形成するための開口部を形成する必要がある。
［３］また、上述の第１実施形態では、充填材溶出用ホール５を１つだけ設けているが、これに限られるものではなく、例えば図２２（Ａ），（ａ）に示すように、複数（ここでは２つ）の充填材溶出用ホール５を設け、ゲート電極３０の周囲に形成される空間６が高さが低い部分６Ａを複数個所（ここでは２箇所）有するものとしても良い。ここでは、ゲート電極３０のためのコンタクトホール８を、一方の充填材溶出用ホール５として用いている。
【００８２】
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
［４］また、上述の第１実施形態では、コンタクトホール８とは別に充填材溶出用ホール５を設けているが、これに限られるものではなく、例えば図２３（Ａ），（ａ）に示すように、ゲート電極３０と配線金属９０とを接続するために設けられるコンタクトホール８と充填材溶出用ホール５とを兼用するようにしても良い。
【００８３】
この場合、ゲート電極３０のためのコンタクトホール８は、ゲート電極３０に接するように形成されているため、コンタクトホール８としても機能する充填材溶出用ホール５は、ゲート電極３０に接するように形成されることになる。例えば図２３（ａ）に示すように、コンタクトホール８としても機能する充填材溶出用ホール５は、ゲート電極３０のパッド部３０Ａの上面に接するように形成される。このため、第１充填材層２４を、ゲート電極３０のパッド部３０Ａの上面に接するように形成することで、ゲート電極３０の周囲に形成される空間６の高さの低い部分６Ａがゲート電極３０のパッド部３０Ａの上面に接するように形成されるようにする。これにより、ゲート電極３０の周囲に形成される空間６の高さが低い部分６Ａ（横穴）は、ゲート電極３０のパッド部３０Ａの上面に接するように形成されることになる。
【００８４】
また、封止膜７は、金属膜７０とする。つまり、封止膜７と、ゲート電極３０からの引出配線を構成する金属膜７０とを兼用することになる。この場合、ゲート電極３０の周囲に形成される空間６の高さが低い部分６Ａと充填材溶出用ホール５とが接している部分の開口１０（横穴）が封止され、かつ、ゲート電極３０に接続される引出配線（ここではシードメタル）となるように、封止膜７としての金属膜７０を形成すれば良い。つまり、ゲート電極３０の周囲に形成される空間６を封じ込める工程と、ゲート電極３０からの引出配線（ここではシードメタル）を形成する工程とが同時に行なわれることになる。
【００８５】
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
［５］また、上述の第１実施形態では、階段状の空間６を、高さが２段階で変化する２段の階段状空間にしているが、これに限られるものではなく、少なくとも高さが低い部分と高い部分とを有するものであれば良く、例えば図２４（Ａ），（ａ）に示すように、高さが２段階以上変化する複数段の階段状空間であっても良い。
【００８６】
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
［６］なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【図面の簡単な説明】
【００８７】
【図１】（Ａ），（Ｂ）は、本発明の第１実施形態にかかる半導体装置の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図２】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第１実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は平面図であり、（ａ），（ｂ）は（Ａ），（Ｂ）のＸ−Ｘ´線に沿う断面図である。
【図３】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第１実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は平面図であり、（ａ），（ｂ）は（Ａ），（Ｂ）のＸ−Ｘ´線に沿う断面図である。
【図４】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第１実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は平面図であり、（ａ），（ｂ）は（Ａ），（Ｂ）のＸ−Ｘ´線に沿う断面図である。
【図５】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第１実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は平面図であり、（ａ），（ｂ）は（Ａ），（Ｂ）のＸ−Ｘ´線に沿う断面図である。
【図６】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第１実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は平面図であり、（ａ），（ｂ）は（Ａ），（Ｂ）のＸ−Ｘ´線に沿う断面図である。
【図７】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第１実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は平面図であり、（ａ），（ｂ）は（Ａ），（Ｂ）のＸ−Ｘ´線に沿う断面図である。
【図８】（Ａ），（ａ）は、本発明の第１実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）は平面図であり、（ａ）は（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図９】（Ａ），（ａＸ），（ａＹ）は、本発明の第１実施形態にかかる半導体装置の構成及びその製造方法を説明するための模式図であって、（Ａ）は平面図であり、（ａＸ）は（Ａ）のＸ−Ｘ´線に沿う断面図であり、（ａＹ）は（Ａ）のＹ−Ｙ´線に沿う断面図である。
【図１０】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第２実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は図１３（Ａ）のＹ−Ｙ´線に沿う断面図であり、（ａ），（ｂ）は図１３（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図１１】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第２実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は図１３（Ａ）のＹ−Ｙ´線に沿う断面図であり、（ａ），（ｂ）は図１３（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図１２】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第２実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は図１３（Ａ）のＹ−Ｙ´線に沿う断面図であり、（ａ），（ｂ）は図１３（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図１３】（Ａ），（ａＸ），（ａＹ）は、本発明の第２実施形態にかかる半導体装置の構成及びその製造方法を説明するための模式図であって、（Ａ）は平面図であり、（ａＸ）は（Ａ）のＸ−Ｘ´線に沿う断面図であり、（ａＹ）は（Ａ）のＹ−Ｙ´線に沿う断面図である。
【図１４】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第３実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は図１７（Ａ）のＹ−Ｙ´線に沿う断面図であり、（ａ），（ｂ）は図１７（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図１５】（Ａ），（ａ），（Ｂ），（ｂ），（Ｃ），（ｃ）は、本発明の第３実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ），（Ｃ）は図１７（Ａ）のＹ−Ｙ´線に沿う断面図であり、（ａ），（ｂ），（ｃ）は図１７（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図１６】（Ａ），（ａ），（Ｂ），（ｂ）は、本発明の第３実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ），（Ｂ）は図１７（Ａ）のＹ−Ｙ´線に沿う断面図であり、（ａ），（ｂ）は図１７（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図１７】（Ａ），（ａＸ），（ａＹ）は、本発明の第３実施形態にかかる半導体装置の構成及びその製造方法を説明するための模式図であって、（Ａ）は平面図であり、（ａＸ）は（Ａ）のＸ−Ｘ´線に沿う断面図であり、（ａＹ）は（Ａ）のＹ−Ｙ´線に沿う断面図である。
【図１８】本発明の第３実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。
【図１９】（Ａ），（Ｂ）は、本発明の第１実施形態の第１変形例にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図２０】（Ａ），（Ｂ）は、本発明の第１実施形態の第１変形例にかかる半導体装置の構成及びその製造方法を説明するための模式図であって、（Ａ）は図９（Ａ）のＸ−Ｘ´線に沿う断面図であり、（Ｂ）は図９（Ａ）のＹ−Ｙ´線に沿う断面図である。
【図２１】本発明の第１実施形態の第２変形例にかかる半導体装置の構成を示す模式的断面図である。
【図２２】（Ａ），（ａ）は、本発明の第１実施形態の第３変形例にかかる半導体装置の構成を説明するための模式図であって、（Ａ）は平面図であり、（ａ）は（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図２３】（Ａ），（ａ）は、本発明の第１実施形態の第４変形例にかかる半導体装置の構成を説明するための模式図であって、（Ａ）は平面図であり、（ａ）は（Ａ）のＸ−Ｘ´線に沿う断面図である。
【図２４】（Ａ），（ａ）は、本発明の第１実施形態の第５変形例にかかる半導体装置の構成を説明するための模式図であって、（Ａ）は平面図であり、（ａ）は（Ａ）のＸ−Ｘ´線に沿う断面図である。
【符号の説明】
【００８８】
１  半導体基板
２  活性領域
３  ゲート電極
４  保護膜（絶縁膜；樹脂膜）
５  ホール
６  空間（空洞）
６Ａ  高さが低い部分
６Ｂ  高さが高い部分
７  封止膜
８  コンタクトホール
９  引き出し電極（配線金属）
１０  開口（溶出口）
１１  ＩｎＰ基板
１２  ｉ−ＩｎＡｌＡｓバッファ層
１３  ｉ−ＩｎＧａＡｓチャネル層
１４  ｎ−ＩｎＡｌＡｓ電子供給層
１５  ｉ−ＩｎＰストッパ層
１６  ｎ−ＩｎＧａＡｓキャップ層
１７  ソース電極
１８  ドレイン電極
１９  ＳｉＮ膜
２０  リセス
２１  ゲート開口
２２  レジスト膜
２３  エアギャップ
２４  ＰＭＭＡ樹脂層（第１充填材層）
２５  ＰＭＧＩ樹脂層（第２充填材層）
３０  ゲート電極
３０Ａ  ゲート電極のパッド部
３１  ＳｉＣ基板
３２  ｉ−ＧａＮチャネル層
３３  ｉ−ＡｌＧａＮスペーサ層
３４  ｎ−ＡｌＧａＮ電子供給層
３５  ｎ−ＧａＮキャップ層
３６  素子分離注入領域
３７  ソース電極
３８  ドレイン電極
３９  ゲート電極
４１  半絶縁性ＧａＡｓ基板
４２  ｉ−ＧａＡｓバッファ層
４３  ｉ−ＩｎＧａＡｓチャネル層
４４  ｉ−ＡｌＧａＡｓスペーサ層
４５  ｎ−ＡｌＧａＡｓ供給層
４５Ｂ  ｎ−ＩｎＧａＰ供給層
４６  ｎ−ＧａＡｓキャップ層
４７  素子分離注入領域
４８  ソース電極
４９  ドレイン電極
５０  リセス
５１  ゲート電極
６０  ＳｉＮ膜
６１  ＳｉＮ膜
７０  金属膜（スパッタ膜）
９０  配線（配線金属）
【図１】
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【図２】
0005365062.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0005365062.tif 000007
【図７】
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【図８】
0005365062.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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