(57)【特許請求の範囲】
【請求項１】
少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと前記少なくとも１つの不揮発性記憶セルを制御するための少なくとも１つの第２のトランジスタとを有する半導体装置の製造方法であって、
前記少なくとも１つの第１のトランジスタの第１の半導体層を準備すること、
前記第１の半導体層の上に前記少なくとも１つの第１のトランジスタの第１の絶縁層を形成すること、
前記第１の絶縁層の上に前記少なくとも１つの第１のトランジスタの電荷蓄積層を形成すること、
前記電荷蓄積層の上に前記少なくとも１つの第１のトランジスタの第２の絶縁層を形成すること、
前記第２の絶縁層の上に前記少なくとも１つの第１のトランジスタの第１の導電層を形成すること、
前記第１の導電層の一部をエッチングして、前記第１の導電層の前記一部の下に形成された前記第２の絶縁層の一部を露呈し、かつ前記第１の導電層の残部を前記少なくとも１つの第１のトランジスタの第１のゲート導電層として形成すること、
前記少なくとも１つの第２のトランジスタの第２の半導体層を準備すること、
前記第２の半導体層の上に前記少なくとも１つの第２のトランジスタの第３の絶縁層を形成すること、
前記第３の絶縁層の上に前記少なくとも１つの第２のトランジスタの第２の導電層を形成すること、
前記第２の導電層の一部をエッチングして、前記第２の導電層の前記一部の下に形成された前記第３の絶縁層の一部を露呈し、かつ前記第２の導電層の残部を前記少なくとも１つの第２のトランジスタの第２のゲート導電層として形成すること、
前記第２の絶縁層の前記一部、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、および前記第２のゲート導電層の上に第１のレジストを塗布すること、
前記第３の絶縁層の前記一部および前記第２のゲート導電層の上に塗布された前記第１のレジストの一部を現像除去して、前記第３の絶縁層の前記一部を露呈する前記第１のレジストの残部を形成すること、
前記第１のレジストの前記残部をマスクとして使用し、前記第２の半導体層の一部に前記少なくとも１つの第２のトランジスタの第１のソースドレイン領域を形成すること、
前記第１のレジストの前記残部を洗浄除去すること、
前記第１のレジストの前記残部の前記洗浄除去によって、前記少なくとも１つの第１のトランジスタの絶縁複合層であって、前記第２の絶縁層の前記一部、前記第２の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部、および前記電荷蓄積層の前記一部の下に形成された前記第１の絶縁層の一部を有する絶縁複合層を部分的に除去して、第１の残留絶縁複合層を形成すること、および、
少なくとも前記第１のレジストの前記残部の前記洗浄除去の後に、前記第１の残留絶縁複合層が形成される前の前記絶縁複合層の下に位置していた前記第１の半導体層の一部に、前記少なくとも１つの第１のトランジスタの第２のソースドレイン領域を形成すること、
を含む半導体装置の製造方法。
【請求項２】
請求項１において、
前記半導体装置は、前記少なくとも１つの不揮発性記憶セルを制御するための少なくとも１つの第３のトランジスタを有し、
前記少なくとも１つの第３のトランジスタの第３の半導体層を準備すること、
前記第３の半導体層の上に前記少なくとも１つの第３のトランジスタの第４の絶縁層を形成すること、
前記第４の絶縁層の上に前記少なくとも１つの第３のトランジスタの第３の導電層を形成すること、
前記第３の導電層の一部をエッチングして、前記第３の導電層の前記一部の下に形成された前記第４の絶縁層の一部を露呈し、かつ前記第３の導電層の残部を前記少なくとも１つの第３のトランジスタの第３のゲート導電層として形成すること、
前記第１の残留絶縁複合層、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、前記第２のゲート導電層、前記前記第４の絶縁層の前記一部、および前記第３のゲート導電層の上に第２のレジストを塗布すること、
前記第４の絶縁層の前記一部および前記第３のゲート導電層の上に塗布された前記第２のレジストの一部を現像除去して、前記第４の絶縁層の前記一部を露呈する前記第２のレジストの残部を形成すること、
前記第２のレジストの前記残部をマスクとして使用し、前記第３の半導体層の一部に前記少なくとも１つの第３のトランジスタの第３のソースドレイン領域を形成すること、
前記第２のレジストの前記残部を洗浄除去すること、および
前記第２のレジストの前記残部の前記洗浄除去によって、前記第１の残留絶縁複合層を部分的に除去して、第２の残留絶縁複合層を形成すること、
を含み、
前記少なくとも１つの第１のトランジスタの前記第２のソースドレイン領域の前記形成は、少なくとも、前記第１のレジストの前記残部の前記洗浄除去および前記第２のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項３】
請求項２において、
前記少なくとも１つの第２のトランジスタおよび前記少なくとも１つの第３のトランジスタの一方は、Ｎ型トランジスタであり、
前記少なくとも１つの第２のトランジスタおよび前記少なくとも１つの第３のトランジスタの他方は、Ｐ型トランジスタである、半導体装置の製造方法。
【請求項４】
請求項２または３において、
前記半導体装置は、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第４のトランジスタを有し、
前記少なくとも１つの第４のトランジスタの第４の半導体層を準備すること、
前記第４の半導体層の上に前記少なくとも１つの第４のトランジスタの第５の絶縁層を形成すること、
前記第５の絶縁層の上に前記少なくとも１つの第４のトランジスタの第４の導電層を形成すること、
前記第４の導電層の一部をエッチングして、前記第４の導電層の前記一部の下に形成された前記第５の絶縁層の一部を露呈し、かつ前記第４の導電層の残部を前記少なくとも１つの第４のトランジスタの第４のゲート導電層として形成すること、
前記第２の残留絶縁複合層、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、前記第２のゲート導電層、前記前記第４の絶縁層の前記一部、前記第３のゲート導電層、前記前記第５の絶縁層の前記一部、および前記第４のゲート導電層の上に第３のレジストを塗布すること、
前記第５の絶縁層の前記一部および前記第４のゲート導電層の上に塗布された前記第３のレジストの一部を現像除去して、前記第５の絶縁層の前記一部を露呈する前記第３のレジストの残部を形成すること、
前記第３のレジストの前記残部をマスクとして使用し、前記第４の半導体層の一部に前記少なくとも１つの第４のトランジスタの第４のソースドレイン領域を形成すること、
前記第３のレジストの前記残部を洗浄除去すること、および
前記第３のレジストの前記残部の前記洗浄除去によって、前記第２の残留絶縁複合層を部分的に除去して、第３の残留絶縁複合層を形成すること、
を含み、
前記少なくとも１つの第１のトランジスタの前記第２のソースドレイン領域の前記形成は、少なくとも、前記第１のレジストの前記残部の前記洗浄除去、前記第２のレジストの前記残部の前記洗浄除去、および前記第３のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項５】
請求項４において、
前記半導体装置は、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第５のトランジスタを有し、
前記少なくとも１つの第５のトランジスタの第５の半導体層を準備すること、
前記第５の半導体層の上に前記少なくとも１つの第５のトランジスタの第６の絶縁層を形成すること、
前記第６の絶縁層の上に前記少なくとも１つの第５のトランジスタの第５の導電層を形成すること、
前記第５の導電層の一部をエッチングして、前記第５の導電層の前記一部の下に形成された前記第６の絶縁層の一部を露呈し、かつ前記第５の導電層の残部を前記少なくとも１つの第５のトランジスタの第５のゲート導電層として形成すること、
前記第３の残留絶縁複合層、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、前記第２のゲート導電層、前記前記第４の絶縁層の前記一部、前記第３のゲート導電層、前記前記第５の絶縁層の前記一部、前記第４のゲート導電層、前記前記第６の絶縁層の前記一部、および前記第５のゲート導電層の上に第４のレジストを塗布すること、
前記第６の絶縁層の前記一部および前記第５のゲート導電層の上に塗布された前記第４のレジストの一部を現像除去して、前記第６の絶縁層の前記一部を露呈する前記第４のレジストの残部を形成すること、
前記第４のレジストの前記残部をマスクとして使用し、前記第５の半導体層の一部に前記少なくとも１つの第５のトランジスタの第５のソースドレイン領域を形成すること、
前記第４のレジストの前記残部を洗浄除去すること、および
前記第４のレジストの前記残部の前記洗浄除去によって、前記第３の残留絶縁複合層を部分的に除去して、第４の残留絶縁複合層を形成すること、
を含み、
前記少なくとも１つの第１のトランジスタの前記第２のソースドレイン領域の前記形成は、少なくとも、前記第１のレジストの前記残部の前記洗浄除去、前記第２のレジストの前記残部の前記洗浄除去、前記第３のレジストの前記残部の前記洗浄除去、および前記第４のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項６】
請求項４において、
前記半導体装置は、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第５のトランジスタを有し、
前記少なくとも１つの第５のトランジスタの第５の半導体層を準備すること、
前記第５の半導体層の上に前記少なくとも１つの第５のトランジスタの第６の絶縁層を形成すること、
前記第６の絶縁層の上に前記少なくとも１つの第５のトランジスタの第５の導電層を形成すること、
前記第５の導電層の一部をエッチングして、前記第５の導電層の前記一部の下に形成された前記第６の絶縁層の一部を露呈し、かつ前記第５の導電層の残部を前記少なくとも１つの第５のトランジスタの第５のゲート導電層として形成すること、
前記第３の残留絶縁複合層、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、前記第２のゲート導電層、前記前記第４の絶縁層の前記一部、前記第３のゲート導電層、前記前記第５の絶縁層の前記一部、前記第４のゲート導電層、前記前記第６の絶縁層
の前記一部、および前記第５のゲート導電層の上に第４のレジストを塗布すること、
前記第６の絶縁層の前記一部および前記第５のゲート導電層の上に塗布された前記第４のレジストの一部を現像除去して、前記第６の絶縁層の前記一部を露呈する前記第４のレジストの残部を形成すること、
前記第４のレジストの前記残部をマスクとして使用し、前記第５の半導体層の一部に前記少なくとも１つの第５のトランジスタの第５のソースドレイン領域を形成すること、
前記第４のレジストの前記残部を洗浄除去すること、および
前記第４のレジストの前記残部の前記洗浄除去によって、前記第３の残留絶縁複合層を完全に除去すること、
を含み、
前記少なくとも１つの第１のトランジスタの前記第２のソースドレイン領域の前記形成は、少なくとも、前記第１のレジストの前記残部の前記洗浄除去、前記第２のレジストの前記残部の前記洗浄除去、前記第３のレジストの前記残部の前記洗浄除去、および前記第４のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項７】
請求項５または６において、
前記少なくとも１つの第４のトランジスタおよび前記少なくとも１つの第５のトランジスタの一方は、Ｎ型トランジスタであり、
前記少なくとも１つの第４のトランジスタおよび前記少なくとも１つの第５のトランジスタの他方は、Ｐ型トランジスタである、半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１の絶縁層は、酸化シリコン層であり、
前記電荷蓄積層は、窒化シリコン層であり、
前記第２の絶縁層は、酸化シリコン層であり、
前記電荷蓄積層の前記形成は、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない前記第１の絶縁層の上に、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によって実施される、半導体装置の製造方法。
【請求項９】
請求項８において、
前記第２の絶縁層の前記形成は、ＣＶＤ法によって実施され、その後の熱処理を用いないで実施される、半導体装置の製造方法。
【請求項１０】
請求項１において、
前記第１の絶縁層の前記形成の前に、前記第１の半導体層の上に前記少なくとも１つの第１のトランジスタの第１の酸化層を形成すること、
前記第３の絶縁層の前記形成の前に、前記第２の半導体層の上に前記少なくとも１つの第２のトランジスタの第２の酸化層を形成すること、
前記第１の酸化層および前記第２の酸化層の上に第２のレジストを塗布すること、
前記第２の酸化層の上に塗布された前記第２のレジストの一部を現像除去して、前記第２の酸化層を露呈する前記第２のレジストの残部を形成すること、
前記第２のレジストの前記残部をマスクとして使用し、前記第２の酸化層を介して、前記第２の半導体に前記少なくとも１つの第２のトランジスタの閾値を調整するための第１のドーパントを注入すること、
前記第２のレジストの前記残部を洗浄除去すること、
前記第１の酸化層および前記第２の酸化層の上に第３のレジストを塗布すること、
前記第１の酸化層の上に塗布された前記第３のレジストの一部を現像除去して、前記第１の酸化層を露呈する前記第３のレジストの残部を形成すること、
前記第３のレジストの前記残部をマスクとして使用し、前記第１の酸化層をエッチング除去し、前記第１の半導体層を露呈すること、および
前記第３のレジストの前記残部をマスクとして使用し、露呈される前記第１の半導体層に前記少なくとも１つの第１のトランジスタの閾値を調整するための第２のドーパントを注入すること、
を含み、
前記第１の絶縁層の前記形成は、前記第２のドーパントの前記注入の後に実施される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法等に関する。
【背景技術】
【０００２】
半導体装置に含まれる不揮発性記憶装置は、たとえば、平板型のＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とスプリットゲート（Ｓｐｌｉｔ−Ｇａｔｅ）型のＭＯＮＯＳとを含む。ＭＯＮＯＳは、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれることもある。現在、製造プロセスの簡易化およびチップサイズの縮小化に繋がるため、平板型のＭＯＮＯＳは、スプリットゲート型のＭＯＮＯＳよりも注目されている。平板型のＭＯＮＯＳは、概して、ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）電流を制御して電荷を書き込み・消去を行なうものと、ホットキャリア（Ｈｏｔ  Ｃａｒｒｉｅｒ）を用いてエネルギーの大きな電子を制御し、書き込み・消去状態を実現するものとに分類される。ホットキャリアを用いるＭＯＮＯＳは、ＦＮ電流を利用するＭＯＮＯＳと比べて、高いバイアスを必要としないという利点を有する。さらに、ホットキャリアを用いるＭＯＮＯＳは、等価酸化膜厚（ＥＯＴ、Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）が比較的薄く設定されることから、読み出しの電流値を高く設定でき、扱いやすいという利点を有する。
不揮発性記憶装置（不揮発性記憶領域）を含む半導体装置は、たとえば、特許文献１に開示されている。
なお、半導体装置は、不揮発性記憶装置（不揮発性記憶領域）だけでなく、たとえば、周辺回路装置（周辺回路領域）を含む。周辺回路装置は、不揮発性記憶装置を駆動する高耐圧トランジスタと、高耐圧トランジスタを制御する低耐圧トランジスタと、を有する。
【特許文献１】特開２００４−２９６６８３号公報
【特許文献２】特開２００４−０３９８６６号公報
【特許文献３】特開２００４−０４７８８９号公報
【特許文献４】特開２００３−２１８２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
（ソースドレイン領域）
特許文献１（特開２００４−２９６６８３号公報）の図５および段落［００８２］、［００８３］は、メモリ領域１０００の積層体２２（ＯＮＯ膜）の上の導電層１４をパターニングしてゲート導電層１４ａを形成するときに、積層体２２が半導体層１０の上に残ることを開示する。したがって、特許文献１の図６〜図９、段落［００８４］〜［００８８］に開示されるように、メモリ領域１０００に対応する半導体層１０に第１、第２および第３の不純物領域１７、１８、１９を半導体層１０に形成するとき、不純物は、積層体２２を介して導入される。このような不純物の導入処理は、デバイスの能力を左右する重要な処理である。しかしながら、積層体２２の厚さにばらつきがあるので、このような不純物の導入処理は、高精度に不純物の濃度を調整できないという問題を有する。また、このような不純物の導入処理は、半導体層１０に不純物を浅く導入できないという問題も有する。
【０００４】
特許文献２（特開２００４−０３９８６６号公報）の図３および段落［００２８］は、セルアレイ領域（ＭＯＮＯＳセル）のゲート電極２５を加工するときに、ゲート絶縁膜２０が残ることを開示する。また、特許文献３（特開２００４−０４７８８９号公報）の図６（Ｂ）および段落［００３６］は、メモリ形成トランジスタ領域１０ｃのメモリゲート電極２５を加工するときに、ＯＮＯ膜１４が残ることを開示する。したがって、特許文献２および特許文献３におけるその後の不純物の導入処理は、特許文献１と同様な問題を有する。
【０００５】
特許文献４（特開２００３−２１８２４５号公報）の図５（ｋ）および段落［００４３］は、メモリトランジスタ形成領域のゲート電極３０ａを加工するときに、残っていた第１、第２および第３の誘電体膜２１ａ，２２ａ，２３ａの一部をＲＩＥ等で除去することを開示する。しかしながら、特許文献４は、このようなドライエッチング処理の目的を開示していない。なお、特許文献４の段落［００３８］は、第１の誘電体膜２１の表面を熱窒化処理（アンモニア雰囲気で８００℃〜１０００℃に加熱）した後に、第２の誘電体膜２２をＣＶＤ法によって形成すること、および、第３の誘電体膜２３を熱酸化法によって形成することを開示する。第１の誘電体膜２１の表面は、熱窒化処理によって変質されており、第３の誘電体膜２３は、熱酸化法によって形成されているので、本発明者は、図５（ｋ）の工程では、ドライエッチングを用いる必要があると考える。さらに、段落［００３８］および［００４６］は、第２の誘電体膜２２をＣＶＤ法によって形成するとき、周辺回路トランジスタ領域への影響を防ぐために、第１の誘電体膜２１の表面を熱窒化処理し、窒化阻止膜４１’を形成することを開示する。このような観点から、本発明者は、第１の誘電体膜２１の表面は変質させる必要があると考える。
【０００６】
また、特許文献４の図４（ｇ）および図５（ｊ）は、メモリトランジスタ形成領域のゲート電極３０ａと周辺回路トランジスタ領域のゲート電極３０ａ’とを個々に形成することを開示する。したがって、このようなゲート電極の加工処理は、製造コストを増加させるという問題を有する。
【０００７】
（チャネル領域）
特許文献３（特開２００４−０４７８８９号公報）の図３（Ｂ）および段落［００３０］は、Ｐウェル１３を形成することを開示する。Ｐウェル１３は、図３（Ｂ）に示されないメモリ形成トランジスタ領域１０ｃに対応する保護膜１２であって、半導体基板１０の上に形成される保護膜１２を介して、Ｐ型の不純物イオンをイオン注入することによって、形成される。また、特許文献３の段落［００３０］は、必要に応じて、Ｐウェル１３に、メモリトランジスタの閾値を調整するためのイオン注入を行うことを開示する。しかしながら、このような閾値調整用のイオン注入は、保護膜１２を介して実施される。したがって、このようなイオン注入処理は、高精度に閾値を調整できないという問題を有する。
【課題を解決するための手段】
【０００８】
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
【０００９】
本発明の第１の態様は、少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと前記少なくとも１つの不揮発性記憶セルを制御するための少なくとも１つの第２のトランジスタとを有する半導体装置の製造方法であって、
前記少なくとも１つの第１のトランジスタの第１の半導体層を準備すること、
前記第１の半導体層の上に前記少なくとも１つの第１のトランジスタの第１の絶縁層を形成すること、
前記第１の絶縁層の上に前記少なくとも１つの第１のトランジスタの電荷蓄積層を形成すること、
前記電荷蓄積層の上に前記少なくとも１つの第１のトランジスタの第２の絶縁層を形成すること、
前記第２の絶縁層の上に前記少なくとも１つの第１のトランジスタの第１の導電層を形成すること、
前記第１の導電層の一部をエッチングして、前記第１の導電層の前記一部の下に形成された前記第２の絶縁層の一部を露呈し、かつ前記第１の導電層の残部を前記少なくとも１つの第１のトランジスタの第１のゲート導電層として形成すること、
前記少なくとも１つの第２のトランジスタの第２の半導体層を準備すること、
前記第２の半導体層の上に前記少なくとも１つの第２のトランジスタの第３の絶縁層を形成すること、
前記第３の絶縁層の上に前記少なくとも１つの第２のトランジスタの第２の導電層を形成すること、
前記第２の導電層の一部をエッチングして、前記第２の導電層の前記一部の下に形成された前記第３の絶縁層の一部を露呈し、かつ前記第２の導電層の残部を前記少なくとも１つの第２のトランジスタの第２のゲート導電層として形成すること、
前記第２の絶縁層の前記一部、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、および前記第２のゲート導電層の上に第１のレジストを塗布すること、
前記第３の絶縁層の前記一部および前記第２のゲート導電層の上に塗布された前記第１のレジストの一部を現像除去して、前記第３の絶縁層の前記一部を露呈する前記第１のレジストの残部を形成すること、
前記第１のレジストの前記残部をマスクとして使用し、前記第２の半導体層の一部に前記少なくとも１つの第２のトランジスタの第１のソースドレイン領域を形成すること、
前記第１のレジストの前記残部を洗浄除去すること、
前記第１のレジストの前記残部の前記洗浄除去によって、前記少なくとも１つの第１のトランジスタの絶縁複合層であって、前記第２の絶縁層の前記一部、前記第２の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部、および前記電荷蓄積層の前記一部の下に形成された前記第１の絶縁層の一部を有する絶縁複合層を部分的に除去して、第１の残留絶縁複合層を形成すること、および、
少なくとも前記第１のレジストの前記残部の前記洗浄除去の後に、前記第１の残留絶縁複合層が形成される前の前記絶縁複合層の下に位置していた前記第１の半導体層の一部に、前記少なくとも１つの第１のトランジスタの第２のソースドレイン領域を形成すること、
を含む半導体装置の製造方法に関係する。
本発明の第１の態様によれば、高い性能を有する半導体装置を提供することが可能となる。
【００１０】
本発明の第１の態様では、前記半導体装置は、前記少なくとも１つの不揮発性記憶セルを制御するための少なくとも１つの第３のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも１つの第３のトランジスタの第３の半導体層を準備すること、
前記第３の半導体層の上に前記少なくとも１つの第３のトランジスタの第４の絶縁層を形成すること、
前記第４の絶縁層の上に前記少なくとも１つの第３のトランジスタの第３の導電層を形成すること、
前記第３の導電層の一部をエッチングして、前記第３の導電層の前記一部の下に形成された前記第４の絶縁層の一部を露呈し、かつ前記第３の導電層の残部を前記少なくとも１つの第３のトランジスタの第３のゲート導電層として形成すること、
前記第１の残留絶縁複合層、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、前記第２のゲート導電層、前記前記第４の絶縁層の前記一部、および前記第３のゲート導電層の上に第２のレジストを塗布すること、
前記第４の絶縁層の前記一部および前記第３のゲート導電層の上に塗布された前記第２のレジストの一部を現像除去して、前記第４の絶縁層の前記一部を露呈する前記第２のレジストの残部を形成すること、
前記第２のレジストの前記残部をマスクとして使用し、前記第３の半導体層の一部に前記少なくとも１つの第３のトランジスタの第３のソースドレイン領域を形成すること、
前記第２のレジストの前記残部を洗浄除去すること、および
前記第２のレジストの前記残部の前記洗浄除去によって、前記第１の残留絶縁複合層を部分的に除去して、第２の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも１つの第１のトランジスタの前記第２のソースドレイン領域の前記形成は、少なくとも、前記第１のレジストの前記残部の前記洗浄除去および前記第２のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【００１１】
本発明の第１の態様では、前記少なくとも１つの第２のトランジスタおよび前記少なくとも１つの第３のトランジスタの一方は、Ｎ型トランジスタでもよく、
前記少なくとも１つの第２のトランジスタおよび前記少なくとも１つの第３のトランジスタの他方は、Ｐ型トランジスタでもよい。
【００１２】
本発明の第１の態様では、前記半導体装置は、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第４のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも１つの第４のトランジスタの第４の半導体層１０を準備すること、
前記第４の半導体層の上に前記少なくとも１つの第４のトランジスタの第５の絶縁層を形成すること、
前記第５の絶縁層の上に前記少なくとも１つの第４のトランジスタの第４の導電層を形成すること、
前記第４の導電層の一部をエッチングして、前記第４の導電層の前記一部の下に形成された前記第５の絶縁層の一部を露呈し、かつ前記第４の導電層の残部を前記少なくとも１つの第４のトランジスタの第４のゲート導電層として形成すること、
前記第２の残留絶縁複合層、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、前記第２のゲート導電層、前記前記第４の絶縁層の前記一部、前記第３のゲート導電層、前記前記第５の絶縁層の前記一部、および前記第４のゲート導電層の上に第３のレジストを塗布すること、
前記第５の絶縁層の前記一部および前記第４のゲート導電層の上に塗布された前記第３のレジストの一部を現像除去して、前記第５の絶縁層の前記一部を露呈する前記第３のレジストの残部を形成すること、
前記第３のレジストの前記残部をマスクとして使用し、前記第４の半導体層の一部に前記少なくとも１つの第４のトランジスタの第４のソースドレイン領域を形成すること、
前記第３のレジストの前記残部を洗浄除去すること、および
前記第３のレジストの前記残部の前記洗浄除去によって、前記第２の残留絶縁複合層を部分的に除去して、第３の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも１つの第１のトランジスタの前記第２のソースドレイン領域の前記形成は、少なくとも、前記第１のレジストの前記残部の前記洗浄除去、前記第２のレジストの前記残部の前記洗浄除去、および前記第３のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【００１３】
本発明の第１の態様では、前記半導体装置は、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第５のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも１つの第５のトランジスタの第５の半導体層を準備すること、
前記第５の半導体層１０の上に前記少なくとも１つの第５のトランジスタの第６の絶縁層を形成すること、
前記第６の絶縁層の上に前記少なくとも１つの第５のトランジスタの第５の導電層を形成すること、
前記第５の導電層の一部をエッチングして、前記第５の導電層の前記一部の下に形成された前記第６の絶縁層の一部を露呈し、かつ前記第５の導電層の残部を前記少なくとも１つの第５のトランジスタの第５のゲート導電層として形成すること、
前記第３の残留絶縁複合層、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、前記第２のゲート導電層、前記前記第４の絶縁層の前記一部、前記第３のゲート導電層、前記前記第５の絶縁層の前記一部、前記第４のゲート導電層、前記前記第６の絶縁層の前記一部、および前記第５のゲート導電層の上に第４のレジストを塗布すること、
前記第６の絶縁層の前記一部および前記第５のゲート導電層の上に塗布された前記第４のレジストの一部を現像除去して、前記第６の絶縁層の前記一部を露呈する前記第４のレジストの残部を形成すること、
前記第４のレジストの前記残部をマスクとして使用し、前記第５の半導体層の一部に前記少なくとも１つの第５のトランジスタの第５のソースドレイン領域を形成すること、
前記第４のレジストの前記残部を洗浄除去すること、および
前記第４のレジストの前記残部の前記洗浄除去によって、前記第３の残留絶縁複合層を部分的に除去して、第４の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも１つの第１のトランジスタの前記第２のソースドレイン領域の前記形成は、少なくとも、前記第１のレジストの前記残部の前記洗浄除去、前記第２のレジストの前記残部の前記洗浄除去、前記第３のレジストの前記残部の前記洗浄除去、および前記第４のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【００１４】
本発明の第１の態様では、前記半導体装置は、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第５のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも１つの第５のトランジスタの第５の半導体層を準備すること、
前記第５の半導体層の上に前記少なくとも１つの第５のトランジスタの第６の絶縁層を形成すること、
前記第６の絶縁層の上に前記少なくとも１つの第５のトランジスタの第５の導電層を形成すること、
前記第５の導電層の一部をエッチングして、前記第５の導電層の前記一部の下に形成された前記第６の絶縁層の一部を露呈し、かつ前記第５の導電層の残部を前記少なくとも１つの第５のトランジスタの第５のゲート導電層として形成すること、
前記第３の残留絶縁複合層、前記第１のゲート導電層、前記前記第３の絶縁層の前記一部、前記第２のゲート導電層、前記前記第４の絶縁層の前記一部、前記第３のゲート導電層、前記前記第５の絶縁層の前記一部、前記第４のゲート導電層、前記前記第６の絶縁層の前記一部、および前記第５のゲート導電層の上に第４のレジストを塗布すること、
前記第６の絶縁層の前記一部および前記第５のゲート導電層の上に塗布された前記第４のレジストの一部を現像除去して、前記第６の絶縁層の前記一部を露呈する前記第４のレジストの残部を形成すること、
前記第４のレジストの前記残部をマスクとして使用し、前記第５の半導体層の一部に前記少なくとも１つの第５のトランジスタの第５のソースドレイン領域を形成すること、
前記第４のレジストの前記残部を洗浄除去すること、および
前記第４のレジストの前記残部の前記洗浄除去によって、前記第３の残留絶縁複合層を完全に除去すること、
を含んでもよく、
前記少なくとも１つの第１のトランジスタの前記第２のソースドレイン領域の前記形成は、少なくとも、前記第１のレジストの前記残部の前記洗浄除去、前記第２のレジストの前記残部の前記洗浄除去、前記第３のレジストの前記残部の前記洗浄除去、および前記第４のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【００１５】
本発明の第１の態様では、前記少なくとも１つの第４のトランジスタおよび前記少なくとも１つの第５のトランジスタの一方は、Ｎ型トランジスタでもよく、
前記少なくとも１つの第４のトランジスタおよび前記少なくとも１つの第５のトランジスタの他方は、Ｐ型トランジスタでもよい。
【００１６】
本発明の第１の態様では、前記第１の絶縁層２２ａは、酸化シリコン層でもよく、
前記電荷蓄積層は、窒化シリコン層でもよく、
前記第２の絶縁層は、酸化シリコン層でもよく、
前記電荷蓄積層の前記形成は、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない前記第１の絶縁層の上に、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によって実施されてもよい。
【００１７】
本発明の第１の態様では、前記第２の絶縁層の前記形成は、ＣＶＤ法によって実施され、その後の熱処理を用いないで実施されてもよい。
【００１８】
本発明の第１の態様では、半導体装置の製造方法は、前記第１の絶縁層の前記形成の前に、前記第１の半導体層の上に前記少なくとも１つの第１のトランジスタの第１の酸化層を形成すること、
前記第３の絶縁層の前記形成の前に、前記第２の半導体層の上に前記少なくとも１つの第２のトランジスタの第２の酸化層を形成すること、
前記第１の酸化層および前記第２の酸化層の上に第２のレジストを塗布すること、
前記第２の酸化層の上に塗布された前記第２のレジストの一部を現像除去して、前記第２の酸化層を露呈する前記第２のレジストの残部を形成すること、
前記第２のレジストの前記残部をマスクとして使用し、前記第２の酸化層を介して、前記第２の半導体層に前記少なくとも１つの第２のトランジスタの閾値を調整するための第１のドーパントを注入すること、
前記第２のレジストの前記残部を洗浄除去すること、
前記第１の酸化層および前記第２の酸化層の上に第３のレジストを塗布すること、
前記第１の酸化層の上に塗布された前記第３のレジストの一部を現像除去して、前記第１の酸化層を露呈する前記第３のレジストの残部を形成すること、
前記第３のレジストの前記残部をマスクとして使用し、前記第１の酸化層をエッチング除去し、前記第１の半導体層を露呈すること、および
前記第３のレジストの前記残部をマスクとして使用し、露呈される前記第１の半導体層に前記少なくとも１つの第１のトランジスタの閾値を調整するための第２のドーパントを注入すること、
を含んでもよく、
前記第１の絶縁層の前記形成は、前記第２のドーパントの前記注入の後に実施されてもよい。
【００１９】
本発明の第２の態様は、少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと前記少なくとも１つの不揮発性記憶セルを制御するための少なくとも１つの第２のトランジスタとを有する半導体装置の半導体装置の製造方法であって、
前記少なくとも１つの第１のトランジスタの第１の半導体層を準備すること、
前記少なくとも１つの第２のトランジスタの第２の半導体層を準備すること、
記第１の半導体層の上に前記少なくとも１つの第１のトランジスタの第１の酸化層を形成すること、
前記第２の半導体層の上に前記少なくとも１つの第２のトランジスタの第２の酸化層を形成すること、
前記第１の酸化層および前記第２の酸化層の上に第１のレジストを塗布すること、
前記第２の酸化層の上に塗布された前記第１のレジストの一部を現像除去して、前記第２の酸化層を露呈する前記第１のレジストの残部を形成すること、
前記第１のレジストの前記残部をマスクとして使用し、前記第２の酸化層を介して、前記第２の半導体層に前記少なくとも１つの第２のトランジスタの閾値を調整するための第１のドーパントを注入すること、
前記第１のレジストの前記残部を洗浄除去すること、
前記第１の酸化層および前記第２の酸化層の上に第２のレジストを塗布すること、
前記第１の酸化層の上に塗布された前記第２のレジストの一部を現像除去して、前記第１の酸化層を露呈する前記第２のレジストの残部を形成すること、
前記第２のレジストの前記残部をマスクとして使用し、前記第１の酸化層をエッチング除去し、前記第１の半導体層を露呈すること、および
前記第２のレジストの前記残部をマスクとして使用し、露呈される前記第１の半導体層に前記少なくとも１つの第１のトランジスタの閾値を調整するための第２のドーパントを注入すること、
を含む半導体装置の製造方法に関係する。
【００２０】
本発明の第２の態様は、本発明の第１の態様に適用してもよい。
【００２１】
本発明の第３の態様は、半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、
前記少なくとも１つの不揮発性記憶セルを駆動または制御するための少なくとも１つの第２のトランジスタと、
を含み、
前記少なくとも１つの第１のトランジスタは、
第１の半導体層と、
前記第１の半導体層の一部の上に形成された第１のゲート絶縁層であって、前記第１の半導体層の一部の上に形成された下層と、前記下層の一部である中心部の上に形成された上層とを有する第１のゲート絶縁層と、
前記第１のゲート絶縁層の前記上層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、
前記ゲート電荷蓄積層の上に形成された第２のゲート絶縁層と、
前記第２のゲート絶縁層の上に形成された第１のゲート導電層と、
前記第１のゲート導電層の一方の側面、前記第２のゲート絶縁層の一方の側面、前記ゲート電荷蓄積層の一方の側面、および前記第１のゲート絶縁層の前記上層の一方の側面に接する第１の絶縁層であって、前記第１のゲート絶縁層の前記下層の前記中央部の一方の側に位置する前記下層の一方の側部の上に形成され、且つ前記第１のゲート導電層の前記一方の側面の頂部から前記第１のゲート絶縁層の前記下層の一端への曲部を有する第１の絶縁層１６（６４）と、
前記第１のゲート導電層の他方の側面、前記第２のゲート絶縁層の他方の側面、前記ゲート電荷蓄積層の他方の側面、および前記第１のゲート絶縁層の前記上層の他方の側面に接する第２の絶縁層であって、前記第１のゲート絶縁層の前記下層の前記中央部の他方の側に位置する前記下層の他方の側部の上に形成され、且つ前記第１のゲート導電層の前記他方の側面の頂部から前記第１のゲート絶縁層の前記下層の他端への曲部を有する第２の絶縁層と、
を有し、
前記第１の半導体層は、少なくとも、前記第１のゲート絶縁層の前記下層の前記一方の側部および前記他方の側部の下に位置する第１のソースドレイン領域を有し、
前記少なくとも１つの第２のトランジスタは、
第２の半導体層と、
前記第２の半導体層１０の一部の上に形成された第３のゲート絶縁層と、
前記第３のゲート絶縁層の上に形成された第２のゲート導電層と、
前記第２のゲート導電層の一方の側面に接する第３の絶縁層と、
前記第２のゲート導電層の他方の側面に接する第４の絶縁層と、
を有し、
前記第２の半導体層は、少なくとも、前記第３の絶縁層および前記第４の絶縁層の下方に位置する第２のソースドレイン領域を有する、半導体装置に関係する。
【００２２】
本発明の第３の態様では、前記第１のゲート絶縁層は、前記第２のソースドレイン領域を形成するために用いられたレジストを洗浄除去するときに、前記下層と前記上層とに区別されてもよい。
【００２３】
本発明の第３の態様では、前記第１のゲート絶縁層は、熱酸化法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法または陽極酸化法によって生成された酸化シリコン層であって、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない酸化シリコン層でもよく、
前記ゲート電荷蓄積層は、ＣＶＤ法によって生成された窒化シリコン層でもよく、
前記第２のゲート絶縁層は、ＣＶＤ法によって生成された酸化シリコン層であって、熱処理が実施されていない酸化シリコン層でもよい。
【００２４】
当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様に加えることができる。代替的に、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様を構成する少なくとも１つの要素に組み替えることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２６】
１．半導体装置の構造
図１は、本実施形態の半導体装置の構造の概略図を示す。
図１は、１つの不揮発性記憶セルの１つの第１のトランジスタ、少なくとも１つの不揮発性記憶セルを制御するための少なくとも１つの第２のトランジスタ、および少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第３のトランジスタを図示する。少なくとも１つの第２のトランジスタは、少なくとも１つの第３のトランジスタを制御する。
本実施形態は、図１の構造に限定されるものではない。すなわち、本実施形態は、複数の第１、第２および／または第３のトランジスタを採用することができる。また、本実施形態は、各不揮発性記憶セルが１つの第１のトランジスタまたは複数の第１のトランジスタで構成される複数の不揮発性記憶セルを採用することができる。図１において、半導体装置は、第１のトランジスタ（不揮発性記憶領域１００）と、第２のトランジスタ（低耐圧トランジスタ領域２００）と、第３のトランジスタ（高耐圧トランジスタ領域３００）とを含む。
【００２７】
図１において、第１のトランジスタは、第１の半導体層１０（６０、６１；６２、６３）と、第１のゲート絶縁層２２ａ’（６３）と、ゲート電荷蓄積層２２ｂ’（６１）と、第２のゲート絶縁層２２ｃ’（６１）と、第１のゲート導電層１４’（６１）と、第１の絶縁層１６（６４）と、第２の絶縁層１７（６５）とを含む。第１の絶縁層１６（６４）および第２の絶縁層１７（６５）（サイドウォール）の各々の断面は、ゲート導電層１４’側の一方の側面であって第１の半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第１の半導体層１０の頂面に対して平行な底面とを有する。第１の半導体層１０（６０、６１；６２、６３）は、第１のゲート導電層１４’（６１）の下方に位置する第１の半導体層１０のチャネル領域を第１のゲート導電層１４’（６１）のゲート長方向に挟む第１のソースドレイン領域１２、１３、１８、１９を有する。第１のソースドレイン領域１２、１３、１８、１９は、第１の半導体層１０の上層に浅く形成されているソースドレインエクステンション領域１２、１３と、第１の半導体層１０の上層に深く形成されているソースドレインコンタクト領域１８、１９とに分けて呼ばれることもある。第１のトランジスタは、第１のトランジスタ自身を他の素子と分離するために、素子分離領域１５を有することができる。
【００２８】
第２のトランジスタは、第２の半導体層１０（７０、７１；７２、７３）と、第３のゲート絶縁層２２ｄ’（７１）と、第２のゲート導電層１４’（７１）と、第３の絶縁層１６（７４）と、第４の絶縁層１７（７５）とを含む。第３の絶縁層１６（７４）および第４の絶縁層１７（７５）（サイドウォール）の各々の断面は、ゲート導電層１４’側の一方の側面であって第２の半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第２の半導体層１０の頂面に対して平行な底面とを有する。第２の半導体層１０（７０、７１；７２、７３）は、第２のゲート導電層１４’（７１）の下方に位置する第２の半導体層１０のチャネル領域を第２のゲート導電層１４’（７１）のゲート長方向に挟む第２のソースドレイン領域１２、１３、１８、１９を有する。第２のソースドレイン領域１２、１３、１８、１９は、第２の半導体層１０の上層に浅く形成されているソースドレインエクステンション領域１２、１３と、第２の半導体層１０の上層に深く形成されているソースドレインコンタクト領域１８、１９とに分けて呼ばれることもある。第２のトランジスタは、第２のトランジスタ自身を他の素子と分離するために、素子分離領域１５を有することができる。
【００２９】
第３のトランジスタは、第３の半導体層１０（８０、８１；８２、８３）と、第４のゲート絶縁層２２ｅ’（８３）と、第３のゲート導電層１４’（８１）と、第５の絶縁層１６（８４）と、第６の絶縁層１７（８５）とを含む。第５の絶縁層１６（８４）および第６の絶縁層１７（８５）（サイドウォール）の各々の断面は、ゲート導電層１４’側の一方の側面であって第３の半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第３の半導体層１０の頂面に対して平行な底面とを有する。第３の半導体層１０（８０、８１；８２、８３）は、第３のゲート導電層１４’（８１）の下方に位置する第３の半導体層１０のチャネル領域を第３のゲート導電層１４’（８１）のゲート長方向に挟む第３のソースドレイン領域１２、１３、１８、１９を有する。第３のソースドレイン領域１２、１３、１８、１９は、第３の半導体層１０の上層に浅く形成されているソースドレインエクステンション領域１２、１３と、第３の半導体層１０の上層に深く形成されているソースドレインコンタクト領域１８、１９とに分けて呼ばれることもある。第３のトランジスタは、第３のトランジスタ自身を他の素子と分離するために、素子分離領域１５を有することができる。第３のトランジスタに求められる性能に依存して、ソースドレインエクステンション領域１２、１３を省略してもよい。
【００３０】
第３のトランジスタの第４のゲート絶縁層２２ｅ’（８３）の厚さの第１の等価酸化膜の厚さは、第２のトランジスタの第３のゲート絶縁層２２ｄ’（７１）の厚さの第２の等価酸化膜の厚さよりも厚い。したがって、第２のトランジスタは、第３のトランジスタと比べて、低耐圧のトランジスタでる。言い換えれば、第３のトランジスタは、第２のトランジスタと比べて、高耐圧のトランジスタである。
【００３１】
第１のトランジスタの第１のゲート絶縁層２２ａ’（６３）は、第１の半導体層１０の一部（６３）の上に形成されている。第１のゲート絶縁層２２ａ’（６３）は、第１の半導体層１０の一部（６３）の上に形成された下層（６３）と、下層（６３）の一部である中心部（６１）の上に形成された上層（６１）とを有する。ゲート電荷蓄積層２２ｂ’（６１）は、第１のゲート絶縁層２２ａ’の上層（６１）の上に形成されている。第２のゲート絶縁層２２ｃ’（６１）は、ゲート電荷蓄積層２２ｂ’（６１）の上に形成されている。第１のゲート導電層１４’（６１）は、第２のゲート絶縁層２２ｃ’（６１）の上に形成されている。
第１の絶縁層１６（６４）は、第１のゲート導電層１４’の一方の側面、第２のゲート絶縁層２２ｃ’の一方の側面、ゲート電荷蓄積層２２ｂ’の一方の側面、および第１のゲート絶縁層２２ａ’の上層（６１）の一方の側面に接する。第１の絶縁層１６（６４）は、第１のゲート絶縁層２２ａ’の下層の一方の側部（６４）の上に形成され、下層の一方の側部（６４）は、下層の中央部（６１）の一方の側に位置する。第１の絶縁層１６（６４）は、第１のゲート導電層１４’の一方の側面の頂部（６６）から第１のゲート絶縁層２２ａ’の下層の一端（６７）への曲部を有する。
第２の絶縁層１７（６５）は、第１のゲート導電層１４’の他方の側面、第２のゲート絶縁層２２ｃ’の他方の側面、ゲート電荷蓄積層２２ｂ’の他方の側面、および第１のゲート絶縁層２２ａ’の上層の他方の側面に接する。第２の絶縁層１７（６５）は、第１のゲート絶縁層２２ａ’の下層の他方の側部（６５）の上に形成され、下層の他方の側部（６５）は、下層の中央部（６１）の他方の側に位置する。第２の絶縁層１７（６５）は、は、第１のゲート導電層１４’の他方の側面の頂部（６８）から第１のゲート絶縁層２２ａ’の下層の他端（６９）への曲部を有する。
【００３２】
第１の半導体層１０は、少なくとも、第１のゲート絶縁層２２ａ’の下層の一方の側部（６４）および他方の側部（６５）の下に位置する第１のソースドレイン領域１２、１３（６４、６５）を有する。第１のソースドレイン領域１２（６４）と第１の絶縁層１６（６４）との間、および、第１のソースドレイン領域１３（６５）と第２の絶縁層１７（６５）との間に、ゲート電荷蓄積層２２ｂ’（６３）および第２のゲート絶縁層２２ｃ’（６３）が存在しない。言い換えれば、第１のゲート絶縁層２２ａ’の下層の厚さは、第１のゲート絶縁層２２ａ’（６３）、ゲート電荷蓄積層２２ｂ’（６３）および第２のゲート絶縁層２２ｃ’（６３）からなるゲート絶縁複合層２２ｃ、２２ｂ、２２ｃ（６３）の厚さより薄い。したがって、第１のソースドレイン領域１２、１３において、高精度にドーパントのドーズ量（不純物の濃度）を調整できる。また、第１のソースドレイン領域１２、１３を浅く形成できる。このように、本実施形態では、半導体装置（不揮発性記憶装置の第１のトランジスタ）の能力を高めることができる。
【００３３】
第１のゲート絶縁層２２ａ’は、第２のトランジスタの第２のソースドレイン領域１２、１３（７４、７５）および／または第３のトランジスタの第３のソースドレイン領域１２、１３（８４、８５）を形成するために用いられたレジストを洗浄除去するときに、１のゲート絶縁層２２ａ’の下層（６３）と上層（６１）とに区別された。レジストの洗浄処理は、必要な処理であり、追加的な独立した処理ではない。したがって、本実施形態では、製造コストが増加することを回避できる。
【００３４】
第２のトランジスタの第２のゲート導電層１４’および第３のトランジスタの第３のゲート導電層１４’は、第１のトランジスタの第１のゲート導電層１４’と同時に形成される。このように、本実施形態では、製造コストを下げることができる。
【００３５】
第２のトランジスタの第３のゲート絶縁層２２ｄ’（７１）は、第２の半導体層１０の一部（７１）の上に形成されている。第２のゲート導電層１４’（７１）は、第３のゲート絶縁層２２ｄ’（７１）の上に形成されている。第３の絶縁層１６（７４）は、第３のゲート絶縁層２２ｄ’（７１）の一方の側面に接する。第３の絶縁層１６（７４）は、第２のソースドレインエクステンション領域１２の上に形成されている。第３の絶縁層１６（７４）は、第２のゲート導電層１４’の一方の側面の頂部（７６）から第２のソースドレインエクステンション領域１２の一端（７７）への曲部を有する。第４の絶縁層１７（７５）は、第３のゲート絶縁層２２ｄ’（７１）の他方の側面に接する。第４の絶縁層１７（７５）は、第２のソースドレインエクステンション領域１３の上に形成されている。第４の絶縁層１７（７５）は、第２のゲート導電層１４’の他方の側面の頂部（７８）から第２のソースドレインエクステンション領域１３の一端（７９）への曲部を有する。第２の半導体層１０は、少なくとも、第３の絶縁層１６（７４）および第４の絶縁層１７（７５）の下に位置する第２のソースドレイン領域１２、１３（７４、７５）を有する。
【００３６】
第３のトランジスタの第４のゲート絶縁層２２ｅ’（８３）は、第３の半導体層１０の一部（８３）の上に形成されている。第４のゲート絶縁層２２ｅ’（８３）は、第３の半導体層１０の一部（８３）の上に形成された下層（８３）と、下層（８３）の一部である中心部（８１）の上に形成された上層（８１）とを有する。第３のゲート導電層１４’（８１）は、第４のゲート絶縁層２２ｅ’の上層（８１）の上に形成されている。
第５の絶縁層１６（８４）は、第３のゲート導電層１４’の一方の側面、および第４のゲート絶縁層２２ｅ’の上層（８１）の一方の側面に接する。第５の絶縁層１６（８４）は、第４のゲート絶縁層２２ｅ’の下層の一方の側部（８４）の上に形成され、下層の一方の側部（８４）は、下層の中央部（８１）の一方の側に位置する。第５の絶縁層１６（８４）は、第３のゲート導電層１４’の一方の側面の頂部（８６）から第４のゲート絶縁層２２ｅ’の下層の一端（８７）への曲部を有する。
第６の絶縁層１７（８５）は、第３のゲート導電層１４’の他方の側面、および第４のゲート絶縁層２２ｅ’の上層（８１）の他方の側面に接する。第６の絶縁層１７（８５）は、第４のゲート絶縁層２２ｅ’の下層の他方の側部（８５）の上に形成され、下層の他方の側部（８５）は、下層の中央部（８１）の他方の側に位置する。第６の絶縁層１７（８５）は、第３のゲート導電層１４’の他方の側面の頂部（８８）から第４のゲート絶縁層２２ｅ’の下層の他端（８９）への曲部を有する。
【００３７】
第３の半導体層１０は、少なくとも、第４のゲート絶縁層２２ｅ’の下層の一方の側部（８４）および他方の側部（８５）の下に位置する第３のソースドレイン領域１２、１３（８４、８５）を有する。言い換えれば、第３の半導体層１０は、少なくとも、第５の絶縁層１６（８４）および第６の絶縁層１７（８５）の下に位置する第３のソースドレイン領域１２、１３（８４、８５）を有する。
【００３８】
２．半導体装置の製造方法
（ＳＴＩ形成）
図２は、図１に示す半導体装置の製造方法の概略を説明するための図である。
まず、半導体層１０（たとえば、（Ｐ型の）シリコン基板）を準備する。その後、半導体層１０の自然酸化膜（図示せず）をフッ化水素酸（ＨＦ）水溶液で除去する。その後、隣接する複数の素子を互いに分離するための素子分離領域１５をたとえばＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）によって半導体層１０に形成する。ＳＴＩは、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｓｉｌｉｃｏｎ）に変更してもよい。その後、半導体層１０を洗浄（たとえば、ＲＣＡ洗浄）する。ＲＣＡ洗浄は、アンモニア・過酸化水素水洗浄と塩酸・過酸化水素水洗浄とを組み合わせたウェット洗浄である。
【００３９】
（Ｐｒｅ−Ｏｘ形成）
図３は、図１に示す半導体装置の製造方法の概略を説明するためのもう１つの図である。
その後、半導体層１０（および素子分離領域１５）の上に第１の酸化膜２１を形成する。第１の酸化膜２１の厚さは、たとえば、１００［Å］である。
【００４０】
（ＷＥＬＬ形成）
図４は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々において、半導体層１０にウェル領域１１を形成する。なお、図４において、各領域１００、２００、３００において、１つのウェル領域１１が示されているが、実際には、各領域１００、２００、３００において、複数のウェル領域が形成されている場合が多い。各領域１００、２００、３００において、１つのウェル領域１１は、Ｐ型のウェルでもよいし、Ｎ型のウェルでもよい。言い換えれば、図１において、各領域１００、２００、３００において、１つのトランジスタが示されているが、実際には、各領域１００、２００、３００において、複数のトランジスタが形成されてもよい。各領域１００、２００、３００において、１つのウェル領域１１は、Ｎ型のトランジスタでもよいし、Ｐ型のトランジスタでもよい。
【００４１】
（Ｖｔｈ調整）
図５は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々において、半導体層１０（ウェル領域１１）にドーパントを注入する。具体的には、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々において、トランジスタの型に応じた型のドーパント（不純物）をトランジスタの特性（閾値）に応じたドーズ量で半導体層１０（ウェル領域１１）にイオン注入を実施する。このとき、たとえば、メモリ領域１００にドーパントを注入する場合、第１の酸化膜２１の表面全体にレジスト（図示せず）を塗布し、メモリ領域１００の第１の酸化膜２１を露呈するように、塗布されたレジストの一部（図示せず）を現像除去する。図５に示されるように、メモリ領域１００の第１の酸化膜２１を露呈する露呈部を有するレジストＲ１を高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の第１の酸化膜２１の上に形成する。露呈部を有するレジストＲ１をマスクとして使用し、露呈されるメモリ領域１００にドーパントを注入する。その後、レジストＲ１を洗浄除去する。
【００４２】
低耐圧トランジスタ領域２００にドーパントを注入する場合、第１の酸化膜２１の表面全体にレジスト（図示せず）を塗布し、低耐圧トランジスタ領域２００の第１の酸化膜２１を露呈するように、塗布されたレジストの一部（図示せず）を現像除去する。低耐圧トランジスタ領域２００の第１の酸化膜２１を露呈する露呈部を有するレジスト（図示せず）をメモリ領域１００および高耐圧トランジスタ領域３００の第１の酸化膜２１の上に形成する。露呈部を有するレジスト（図示せず）をマスクとして使用し、露呈される低耐圧トランジスタ領域２００にドーパントを注入する。
【００４３】
高耐圧トランジスタ領域３００にドーパントを注入する場合、第１の酸化膜２１の表面全体にレジスト（図示せず）を塗布し、高耐圧トランジスタ領域３００の第１の酸化膜２１を露呈するように、塗布されたレジストの一部（図示せず）を現像除去する。高耐圧トランジスタ領域３００の第１の酸化膜２１を露呈する露呈部を有するレジスト（図示せず）をメモリ領域１００および低耐圧トランジスタ領域２００の第１の酸化膜２１の上に形成する。露呈部を有するレジスト（図示せず）をマスクとして使用し、露呈される高耐圧トランジスタ領域３００にドーパントを注入する。
【００４４】
このように、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々において、トランジスタの型に応じたレジスト処理を個々に実施する。なお、ドーパントを注入する領域１００、２００、３００の順番は、変更してもよい。たとえば、高耐圧トランジスタ領域３００にドーパントを注入し、その後、低耐圧トランジスタ領域２００にドーパントを注入し、その後、メモリ領域１００にドーパントを注入してもよい。
【００４５】
（Ｐｒｅ−Ｏｘ除去）
図６は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、第１の酸化膜２１の表面全体にレジスト（図示せず）を塗布し、メモリ領域１００の第１の酸化膜２１を露呈するように、塗布されたレジストの一部（図示せず）を現像除去する。メモリ領域１００の第１の酸化膜２１を露呈する露呈部を有するレジスト（図示せず）を低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００に形成する。露呈部を有するレジストをマスクとして使用し、露呈されるメモリ領域１００の第１の酸化膜２１を例えばウェットエッチング（たとえば、ＢＨＦ（フッ酸・フッ化アンモニウム・水溶液）エッチング））する。エッチングにより、図６に示されるように、メモリ領域１００では、半導体層１０（ウェル領域１１）（および素子分離領域１５）が露呈する。その後、低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００に対応する第１の酸化膜２１の上のレジスト（図示せず）を除去する。
なお、メモリ領域１００は、不揮発性記憶領域と呼ぶこともできる。高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００をトランジスタ領域または周辺回路領域と呼ぶこともできる。
【００４６】
（ＯＮＯ膜堆積）
図７は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域１００の半導体層１０（ウェル領域１１）（および素子分離領域１５）の上に第１の絶縁層２２ａを形成する。第１の絶縁層２２ａは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。具体的には、第１の絶縁層２２ａは、メモリ領域１００の半導体層１０の表面を熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄｉｚａｔｉｏｎ）することによって、メモリ領域１００の半導体層１０の上に形成される。熱酸化処理は、たとえば、酸化ガスとしての乾燥酸素（Ｏ２）を用いるドライ酸化処理と、水蒸気（Ｈ２Ｏ）および水蒸気を含んだ酸素または窒素（Ｎ２）を用いる水蒸気酸化とを含む。熱酸化処理の温度範囲は、たとえば、６５０℃〜９００℃である。
なお、実際には、メモリ領域１００の半導体層１０の表面を熱酸化するとき、低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００の第１の酸化膜２１の厚さは、少しだけ増加する。
【００４７】
その後、第１の絶縁層２２ａ（および第１の酸化膜２１）の上に電荷蓄積層２２ｂを形成する。電荷蓄積層２２ｂは、たとえば、窒化シリコン層（たとえば、Ｓｉ３Ｎ４層）である。Ｓｉ３Ｎ４層は、たとえば、反応ガスとしてのアンモニア（ＮＨ３）およびジクロロシラン（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ（ＤＣＳ）、ＳｉＨ２Ｃｌ２）を用いるＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）処理によって形成される。好ましくは、第１の絶縁層２２ａの上に電荷蓄積層２２ｂを形成する前に、第１の絶縁層２２ａをアンモニア雰囲気で、たとえば、８００℃〜１０００℃で熱処理（アニール）しない。これにより、第１の絶縁層２２ａの表面は、変質しない。ジクロロシランは、たとえば、ヘキサクロロジシラン（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｎｅ（ＨＣＤ）、Ｓｉ２Ｃｌ６）に変更してもよい。具体的には、Ｓｉ３Ｎ４層は、反応ガスとしてのアンモニアおよびヘキサクロロジシランを用いるＣＶＤ処理によって形成されてもよい。また、Ｓｉ３Ｎ４層の一部（たとえば、下層）は、アンモニアおよびジクロロシランを用いる第１のＣＶＤ処理によって形成し、その後、Ｓｉ３Ｎ４層の残部（たとえば、上層）は、アンモニアおよびヘキサクロロジシランを用いる第２のＣＶＤ処理によって形成してもよい。
【００４８】
その後、電荷蓄積層２２ｂの上に第２の絶縁層２２ｃを形成する。第２の絶縁層２２ｃは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。ＳｉＯ２層は、たとえば、反応ガスとしてのジクロロシランおよび一酸化窒素（ＮＯ）を用いるＣＶＤ処理によって形成される。高温下でＣＶＤ処理によって形成されるＳｉＯ２層は、ＨＴＯ（ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）層と呼ばれることもある。ジクロロシランは、たとえば、ヘキサクロロジシランに変更してもよい。一酸化窒素は、たとえば、二酸化窒素（ＮＯ２）に変更してもよい。好ましくは、第２の絶縁層２２ｃを形成後、第２の絶縁層２２ｃを酸素雰囲気あるいは窒素雰囲気で、たとえば、８００℃〜１０００℃で熱処理（アニール）しない。このような熱処理のないＣＶＤ処理によって形成されるＳｉＯ２層は、熱酸化処理によって形成される熱酸化層と比べて、密度の低い層のままとなる。
【００４９】
第１の絶縁層２２ａの厚さ、電荷蓄積層２２ｂの厚さおよび第２の絶縁層２２ｃの厚さ合計の厚さの範囲は、たとえば、１００［Å］〜１３０［Å］である。なお、メモリ領域１００の電荷蓄積層２２ｂに電荷が適切に書き込まれる（消去される）のであれば、第１の絶縁層２２ａの厚さ、電荷蓄積層２２ｂの厚さおよび第２の絶縁層２２ｃの厚さの合計の厚さの範囲は、１００［Å］〜１３０［Å］に限定されるものではない。メモリ領域１００において、第１の絶縁層２２ａ、電荷蓄積層２２ｂおよび第２の絶縁層２２ｃが、それぞれ酸化シリコン層、窒化シリコン層および酸化シリコン層である場合、第１の絶縁層２２ａ、電荷蓄積層２２ｂおよび第２の絶縁層２２ｃは、ＯＮＯ層と呼ばれることもある。
【００５０】
（ＯＮＯ膜選択除去）
図８は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、第２の絶縁層２２ｃの表面全体にレジスト（図示せず）を塗布し、低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００の第２の絶縁層２２ｃを露呈するように、塗布されたレジストの一部（図示せず）を除去する。低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００の第２の絶縁層２２ｃを露呈する露呈部を有するレジストＲ２をメモリ領域１００の第２の絶縁層２２ｃの上に形成する。露呈部を有するレジストＲ２をマスクとして使用して、低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００の露呈される第２の絶縁層２２ｃをエッチングする。露呈部の下に位置していた第２の絶縁層２２ｃがエッチングされると、露呈部の下方に位置していた電荷蓄積層２２ｂが露呈し、露呈部を有するレジストＲ２をマスクとして使用し、露呈される電荷蓄積層２２ｂをエッチングする。露呈部の下方に位置していた電荷蓄積層２２ｂがエッチングされると、露呈部の下方に位置していた第１の酸化膜２１が露呈し、露呈部を有するレジストＲ２をマスクとして使用し、露呈される第１の酸化膜２１をエッチングする。たとえば、低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００の第２の絶縁層２２ｃおよび電荷蓄積層２２ｂは、ＣＤＥ（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ）により除去する。たとえば、低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００の第１の酸化膜２１は、ウェットエッチング（たとえば、ＢＨＦエッチング））により除去する。エッチングにより、低耐圧トランジスタ領域２００および高耐圧トランジスタ領域３００では、半導体層１０（ウェル領域、チャネル領域）（および素子分離領域１５）が露呈する。
【００５１】
（高耐圧トランジスタ用の酸化膜形成）
図９は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域１００の第２の絶縁層２２ｃの上のレジストＲ２を洗浄除去する。
その後、メモリ領域１００の第２の絶縁層２２ｃ、高耐圧トランジスタ領域３００の半導体層１０（ウェル領域１１）（および素子分離領域１５）、および低耐圧トランジスタ領域２００の半導体層１０（ウェル領域１１）（および素子分離領域１５）の上にレジスト（図示せず）を塗布する。その後、高耐圧トランジスタ領域３００の半導体層１０（ウェル領域１１）（および素子分離領域１５）を露呈するように、塗布されたレジストの一部（図示せず）を現像除去する。これにより、露呈部を有するレジスト（図示せず）が、メモリ領域１００の第２の絶縁層２２ｃおよび低耐圧トランジスタ領域２００の半導体層１０（ウェル領域１１）（および素子分離領域１５）の上に形成される。
その後、露呈部を有するレジスト（図示せず）をマスクとして使用し、高耐圧トランジスタ領域３００の半導体層１０（ウェル領域１１）（および素子分離領域１５）の上に第４の絶縁層２２ｅをたとえば熱酸化処理によって形成する。第４の絶縁層２２ｅは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。ＳｉＯ２層の厚さは、たとえば、１００［Å］である。
その後、メモリ領域１００の第２の絶縁層２２ｃおよび低耐圧トランジスタ領域２００の半導体層１０（ウェル領域１１）（および素子分離領域１５）の上にレジスト（図示せず）を洗浄除去する。
【００５２】
（低耐圧トランジスタ用の酸化膜形成）
図１０は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、低耐圧トランジスタ領域２００の半導体層１０（ウェル領域１１）（および素子分離領域１５）の上に第３の絶縁層２２ｄをたとえば熱酸化処理によって形成する。第３の絶縁層２２ｄは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。ＳｉＯ２層の厚さは、たとえば、３０［Å］である。実際には、低耐圧トランジスタ領域２００の半導体層１０の表面を熱酸化するとき、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅは、少しだけ増加し、メモリ領域１００の第２の絶縁層２２ｃ（第２の絶縁層２２ｃを形成後、第２の絶縁層２２ｃは、酸素雰囲気あるいは窒素雰囲気で、たとえば、８００℃〜１０００℃で熱処理（アニール）されていない）の厚さは、ほとんど増加しない。
なお、図９および図１０において、高耐圧トランジスタ用の酸化膜形成処理の後に、低耐圧トランジスタ用の酸化膜形成処理を実施したが、低耐圧トランジスタ用の酸化膜形成処理の後に、高耐圧トランジスタ用の酸化膜形成処理を実施してもよい。
【００５３】
（ＰＬＹ−Ｓｉ堆積）
図１１は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域１００の第２の絶縁層２２ｃ、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅ、および低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの上に導電層１４を形成する。導電層１４は、たとえば、ポリシリコン層（たとえば、ノンドープポリシリコン層）である。ノンドープポリシリコン層は、たとえば、反応ガスとしてのシラン（ＳｉＨ４）を用いるＣＶＤ処理によって形成される。その後、ドープトポリシリコン層を形成するために必要なドーパント（たとえば、ヒ素）をノンドープポリシリコン層にイオン注入する。
なお、導電層１４は、ドープトポリシリコン層として、反応ガスとしてのシラン（ＳｉＨ４）およびホスフィン（ＰＨ３）を用いるＣＶＤ処理によって第２の絶縁層２２ｃの上に形成してもよい。
【００５４】
（Ｇａｔｅ電極加工）
図１２は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、導電層１４の表面全体にレジスト（図示せず）を塗布し、メモリ領域１００の導電層１４の一部（６０）、高耐圧トランジスタ領域３００の導電層１４の一部（８０）、および低耐圧トランジスタ領域２００の導電層１４の一部（７０）を露呈するように、塗布されたレジストの一部（図示せず）を現像除去する。これにより、メモリ領域１００の導電層１４の残部（６１）、高耐圧トランジスタ領域３００の導電層１４の残部（８１）、および低耐圧トランジスタ領域２００の導電層１４の残部（７１）の上に、露呈部を有するレジスト（図示せず）が形成される。その後、露呈部を有するレジストをマスクとして使用し、メモリ領域１００の導電層１４の一部（６０）、高耐圧トランジスタ領域３００の導電層１４の一部（８０）、および低耐圧トランジスタ領域２００の導電層１４の一部（７０）をドライエッチングする。たとえば、低耐圧トランジスタ領域２００の導電層１４の一部（７０）の下に形成された第３の絶縁層２２ｄの一部（７０）が露呈したときに、ドライエッチングを終了する。ドライエッチングにより、図１２に示されるように、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々において、ゲート導電層１４’が形成される。
【００５５】
（高耐圧トランジスタ用のソースドレイン領域形成）
図１３は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、高耐圧トランジスタ領域３００の半導体層１０（ウェル領域１１）に、ソースドレイン領域１２、１３を形成する。すなわち、高耐圧トランジスタ領域３００にソースドレイン領域１２、１３を形成するために必要なドーパント（たとえば、ヒ素、リン等）を半導体層１０（ウェル領域１１）にイオン注入する。
具体的には、まず、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）およびゲート導電層１４’（６１）と、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部（８０）およびゲート導電層１４’（８１）と、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの一部（７０）およびゲート導電層１４’（７１）との上に、レジスト（図示せず）を塗布する。その後、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部（８０）およびゲート導電層１４’（８１）を露呈するように、塗布されたレジストの一部（図示せず）（８０、８１）を現像除去する。これにより、露呈部を有するレジストが、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）およびゲート導電層１４’（６１）と、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの一部（７０）およびゲート導電層１４’（７１）との上に形成される。その後、露呈部（８０、８１）を有するレジストをマスクとして使用し、高耐圧トランジスタ領域３００の半導体層１０（ウェル領域１１）（８０）に、必要なドーパントのイオン注入を実施する。
【００５６】
なお、高耐圧トランジスタ領域３００が複数のトランジスタ（図示せず）、すなわちＮ型のトランジスタおよびＰ型のトランジスタを有する場合、Ｎ型のドーパントが高耐圧トランジスタ領域３００の半導体層１０（ウェル領域１１）にイオン注入されるとき、Ｐ型のドーパントが必要なトランジスタ領域の半導体層１０の上の第４の絶縁層２２ｅの上にも、塗布されたレジスト（図示せず）が現像除去されないで、残す必要がある。
高耐圧トランジスタ領域３００において注入されるドーパントの型（たとえば、Ｎ型）は、その高耐圧トランジスタ領域３００に対応するトランジスタの型に応じて決定される。また、その高耐圧トランジスタ領域３００において注入されるドーパントのドーズ量は、その高耐圧トランジスタ領域３００に対応するトランジスタの特性に応じて決定される。
【００５７】
高耐圧トランジスタ領域３００のソースドレイン領域１２、１３を形成するために必要なドーパント（たとえば、ヒ素、リン等）を半導体層１０（ウェル領域１１）にイオン注入し終えた後に、イオン注入時に用いていた露呈部を有するレジスト（図示せず）は、洗浄処理によって除去される。レジストの洗浄処理は、たとえば、ウェット洗浄、アッシング洗浄等が含まれる。ウェット洗浄は、たとえば、ＲＣＡ洗浄であり、ＲＣＡ洗浄の中のアンモニア・過酸化水素水洗浄（ＳＣ１）だけでもよい。アッシング洗浄は、オゾン、酸素などのガスとレジストの化学反応によりレジストを剥離する光励起アッシング洗浄でもよく、酸素ガスを高周波などによりプラズマ化させ、そのプラズマを利用してレジストを剥離するプラズマアッシング洗浄でもよい。好ましくは、レジストの洗浄処理は、ウェット洗浄とアッシング洗浄との組み合わせである。具体的には、たとえば、アッシング洗浄を実施し、その後に、ウェット洗浄を実施する。レジストの洗浄処理は、ウェット洗浄だけでもよい。
【００５８】
図１３に示されるように、レジストの洗浄処理によって、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの一部（ゲート導電層１４’の下に位置しない第３の絶縁層２２ｄの部分（７０）、洗浄処理に曝される第３の絶縁層２２ｄの部分）が除去（たとえば、ＳＣ１洗浄で溶解除去）される。また、レジストの洗浄処理によって、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部（８０）も除去される。また、レジストの洗浄処理によって、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）が除去される。なお、本発明者は、第２の絶縁層２２ｃが密度の低い層である場合、独立したドライエッチング処理ではなく、レジストの洗浄処理であっても、第２の絶縁層２２ｃの一部（６０）を除去できることをＳＴＥＭ（ｓｃａｎｎｉｎｇ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ）によって観察した。
【００５９】
高耐圧トランジスタ領域３００が複数のトランジスタ、すなわちＮ型のトランジスタおよびＰ型のトランジスタを有する場合、Ｎ型のドーパントのイオン注入によるＮ型のソースドレイン領域１２、１３の形成処理と、Ｐ型のドーパントのイオン注入によるＰ型のソースドレイン領域１２、１３の形成処理とは、個々に実施される。言い換えれば、ソースドレイン領域形成工程において、２回のレジスト洗浄処理が実施される。この場合、２回目のレジスト洗浄処理によって、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの一部がさらに除去され、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部がさらに除去され、メモリ領域１００の第２の絶縁層２２ｃの一部さらに除去される。なお、第２の絶縁層２２ｃの厚さによっては、メモリ領域１００の第２の絶縁層２２ｃの一部が完全に除去され、メモリ領域１００の電荷蓄積層２２ｂの一部が除去される。代替的に、第２の絶縁層２２ｃの厚さによっては、メモリ領域１００の第２の絶縁層２２ｃの一部および電荷蓄積層２２ｂの一部が完全に除去され、メモリ領域１００の第１の絶縁層２２ａが除去される。
【００６０】
（低耐圧トランジスタ用のソースドレイン領域形成）
図１４は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、低耐圧トランジスタ領域２００の半導体層１０（ウェル領域１１）に、ソースドレイン領域１２、１３を形成する。すなわち、低耐圧トランジスタ領域２００のソースドレイン領域１２、１３を形成するために必要なドーパント（たとえば、ヒ素、リン等）を半導体層１０（ウェル領域１１）にイオン注入する。
具体的には、まず、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）（場合によっては、電荷蓄積層２２ｂの一部（６０）または第１の絶縁層２２ａの一部（６０））およびゲート導電層１４’（６１）と、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部（８０）およびゲート導電層１４’（８１）と、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの一部（７０）およびゲート導電層１４’（７１）との上に、レジスト（図示せず）を塗布する。その後、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄ（７０）を露呈するように、塗布されたレジストの一部（図示せず）（７０）およびゲート導電層１４’（７１）を現像除去する。これにより、露呈部を有するレジストが、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）およびゲート導電層１４’（６１）と、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部（８０）およびゲート導電層１４’（８１）との上に形成される。その後、露呈部（７０、７１）を有するレジストをマスクとして使用し、低耐圧トランジスタ領域２００の半導体層１０（ウェル領域１１）（７０）に、必要なドーパントのイオン注入を実施する。
【００６１】
低耐圧トランジスタ領域２００が複数のトランジスタ（図示せず）、すなわちＮ型のトランジスタおよびＰ型のトランジスタを有する場合、Ｎ型のドーパントが低耐圧トランジスタ領域２００の半導体層１０（ウェル領域１１）にイオン注入されるとき、Ｐ型のドーパントが必要なトランジスタ領域の半導体層１０（ウェル領域１１）の上の第３の絶縁層２２ｄの上にも、塗布されたレジスト（図示せず）が現像除去されないで、残す必要がある。
低耐圧トランジスタ領域２００において注入されるドーパントの型（たとえば、Ｎ型）は、その低耐圧トランジスタ領域２００に対応するトランジスタの型に応じて決定される。また、その低耐圧トランジスタ領域２００において注入されるドーパントのドーズ量は、その低耐圧トランジスタ領域２００に対応するトランジスタの特性に応じて決定される。
【００６２】
低耐圧トランジスタ領域２００のソースドレイン領域１２、１３を形成するために必要なドーパント（たとえば、ヒ素、リン等）を半導体層１０（ウェル領域１１）にイオン注入し終えた後に、イオン注入時に用いていた露呈部を有するレジスト（図示せず）は、洗浄処理によって除去される。レジストの洗浄処理は、たとえば、ウェット洗浄、アッシング洗浄等が含まれる。ウェット洗浄は、たとえば、ＲＣＡ洗浄であり、ＲＣＡ洗浄の中のアンモニア・過酸化水素水洗浄（ＳＣ１）だけでもよい。
【００６３】
低耐圧トランジスタ領域２００が複数のトランジスタ、すなわちＮ型のトランジスタおよびＰ型のトランジスタを有する場合、Ｎ型のドーパントのイオン注入によるＮ型のソースドレイン領域１２、１３の形成処理と、Ｐ型のドーパントのイオン注入によるＰ型のソースドレイン領域１２、１３の形成処理とは、個々に実施される。言い換えれば、ソースドレイン領域形成工程において、２回のレジスト洗浄処理が実施される。
【００６４】
図１４に示されるように、レジストの洗浄処理によって、たとえば、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの一部（ゲート導電層１４’の下に位置しない第３の絶縁層２２ｄの部分（７０））が完全に除去されて、低耐圧トランジスタ領域２００の半導体層１０の一部（７１）の上にゲート絶縁層２２ｄ’が形成される。レジストの洗浄処理によって、たとえば、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部は完全に除去されない。レジストの洗浄処理によって、たとえば、メモリ領域１００の第２の絶縁層２２ｃの一部、および電荷蓄積層２２ｂの一部は完全に除去され、メモリ領域１００の第１の絶縁層２２ａの一部が完全に除去されない。メモリ領域１００の半導体層１０の一部（６１）の上に第２のゲート絶縁層２２ｃ’および電荷蓄積層２２ｂ’が形成される。なお、本発明者は、第１の絶縁層２２ａの表面が変質していない場合、独立したドライエッチング処理ではなく、レジストの洗浄処理であっても、電荷蓄積層２２ｂ’の一部（６０）（および第１の絶縁層２２ａの一部（６０）の表面）を除去できることをＳＴＥＭによって観察した。
【００６５】
たとえば、レジストが除去されたにも拘わらず、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）、および電荷蓄積層２２ｂの一部（６０）が完全に除去されない場合もある。この場合、レジストの洗浄処理に要する時間を調整する（延ばす）ことで、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）、および電荷蓄積層２２ｂの一部（６０）を完全に除去することができる。代替的に、レジストの洗浄処理に要する時間を調整しなくてもよく、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）、または電荷蓄積層２２ｂの一部（６０）が部分的に除去されてもよい。言い換えれば、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）、電荷蓄積層２２ｂの一部（６０）、および第１の絶縁層２２ａの一部（６０）を有する絶縁複合層２２ｃ、２２ｂ、２２ａ（６０）が部分的に除去されてもよい。
【００６６】
図１３および図１４において、高耐圧トランジスタ用のソースドレイン領域形成処理の後に、低耐圧トランジスタ用のソースドレイン領域形成処理を実施したが、低耐圧トランジスタ用のソースドレイン領域形成処理の後に、高耐圧トランジスタ用のソースドレイン領域形成処理を実施してもよい。
【００６７】
（メモリ用のソースドレイン領域形成）
図１５および図１６は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域１００の第２の第１の絶縁層２２ａの一部（６０）およびゲート導電層１４’（６１）と、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部（８０）およびゲート導電層１４’（８１）と、低耐圧トランジスタ領域２００の半導体層１０（ソースドレイン領域１２、１３）（および素子分離領域１５）およびゲート導電層１４’（７１）との上に、レジスト（図示せず）を塗布する。その後、メモリ領域１００の第２の第１の絶縁層２２ａの一部（６０）およびゲート導電層１４’（６１）を露呈するように、塗布されたレジストの一部（図示せず）（６０、６１）を現像除去する。
【００６８】
これにより、図１５に示されるように、露呈部を有するレジストＲ３が、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部（８０）およびゲート導電層１４’（８１）と、低耐圧トランジスタ領域２００の半導体層１０（ソースドレイン領域１２、１３）（および素子分離領域１５）およびゲート導電層１４’（７１）との上に形成される。
その後、図１５に示されるように、露呈部（６０、６１）を有するレジストＲ３をマスクとして使用し、メモリ領域１００の半導体層１０（ウェル領域１１）（６０）に、必要なドーパント（たとえば、ヒ素、リン等）のイオン注入を実施する。これにより、図１６に示されるように、メモリ領域１００の第１の絶縁層２２ａの一部（６０）の下に位置する半導体層１０にソースドレイン領域１２、１３が形成される。本実施形態において、ゲート電荷蓄積層２２ｂ’にホットキャリアを注入するために、メモリ領域１００のソースドレイン領域１２、１３におけるドーパントのドーズ量の範囲は、たとえば、７×１０１４個／ｃｍ２以上である。
【００６９】
図１５に示されるように、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）、および電荷蓄積層２２ｂの一部（６０）が完全に除去され、メモリ領域１００の第１の絶縁層２２ａの一部が部分的に除去されている。したがって、メモリ領域１００のソースドレイン領域１２、１３を形成するために必要なドーパントをイオン注入するとき、高精度にドーパントのドーズ量（不純物の濃度）を調整できる。また、第２の絶縁層２２ｃおよび電荷蓄積層２２ｂの障害がなく、第１の絶縁層２２ａの障害が少ないので、ドーパントのイオンエネルギーを調整し（低下させ）、メモリ領域１００の半導体層１０（ウェル領域）にドーパント（不純物）を浅く導入できる。
なお、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）、または電荷蓄積層２２ｂの一部（６０）が完全に除去されず、部分的に除去されてもよい。代替的に、メモリ領域１００の第１の絶縁層２２ａの一部（６０）が完全に除去されてもよい。このような場合であっても、ドーパントがイオン注入されるメモリ領域１００の絶縁複合層（６０）（メモリ領域１００の第２の絶縁層２２ｃの一部（６０）、電荷蓄積層２２ｂの一部（６０）、および第１の絶縁層２２ａの一部（６０））の厚さが薄くなっている。あるいは、ドーパントがメモリ領域１００の半導体層１０に直接にイオン注入される。したがって、メモリ領域１００の半導体層１０内のドーパントのドーズ量（不純物の濃度）を高精度に調整できる。また、半導体層１０（ウェル領域１１）にドーパントを浅く導入できる。
【００７０】
図１３に示されるように、レジストの洗浄処理は、メモリ領域１００の第２の絶縁層２２ｃの一部（６０）、および電荷蓄積層２２ｂの一部（６０）を完全に除去し、メモリ領域１００の第１の絶縁層２２ａの一部（６０）を部分的に除去する。レジストの洗浄処理は、必要な処理であり、追加的な独立した処理ではない。したがって、このようなレジストの洗浄処理は、製造コストが増加することを回避できる。
【００７１】
（サイドウォール形成）
図１７は、図１に示す半導体装置の製造方法の概略を説明するための他の図である。
図１７に示すように、その後、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々において、ゲート導電層１４’の両方の側部にサイドウォール１６、１７（６４、６５、７４、７５、８４、８５）を形成する。サイドウォール１６、１７は、たとえば、窒化シリコン層（たとえば、ＳｉＮ層）である。
具体的には、ＳｉＮ層は、たとえば、ＣＶＤ処理によって、メモリ領域１００の第２の第１の絶縁層２２ａの一部（６０）およびゲート導電層１４’（６１）と、高耐圧トランジスタ領域３００の第４の絶縁層２２ｅの一部（８０）およびゲート導電層１４’（８１）と、低耐圧トランジスタ領域２００の半導体層１０（ソースドレイン領域１２、１３）（および素子分離領域１５）およびゲート導電層１４’（７１）との上に形成される。その後、ＳｉＮ層の全面にレジスト（図示せず）を塗布する。その後、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々におけるゲート導電層１４’（６１、７１、８１）の上方に塗布されたレジストの一部（図示せず）を除くレジストの残部（図示せず）（６０、７０、８０）を現像除去する。レジストの一部をマスクとして利用し、レジストの残部（図示せず）（６０、７０、８０）の下に形成されたＳｉＮ層の一部（６０、７０、８０）に異方性エッチング処置を実施し、サイドウォール１６、１７を形成する。
【００７２】
（コンタクト層形成）
図１に示すように、その後、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々において、ソースドレイン領域１２、１３および半導体層１０にコンタクト領域１８、１９（６０、７０、８０）を形成する。コンタクト領域１８、１９は、たとえば、ソースドレイン領域１２、１３および半導体層１０（ウェル領域）に、コンタクト領域１８、１９に隣接のソースドレイン領域１２、１３のドーズ量と同程度のドーズ量で、コンタクト領域１８、１９に隣接のソースドレイン領域１２、１３のドーパントと同じ型のドーパントを深くイオン注入する。コンタクト領域１８、１９は、好ましくは、表面にシリサイド層（図示せず）（たとえば、ＣｏＳｉ２層）を有する。ＣｏＳｉ２層は、たとえば、レジスト処理およびスパッタ処理によって形成することができる。
【００７３】
図１に示されないが、周知の手法にて、メモリ領域１００のゲート導電層１４’にワード線を接続し、ソースドレインコンタクト領域１８、１９の一方にビット線を接続し、ソースドレインコンタクト領域１８、１９の他方にソース線を接続して、１つのメモリセルとして製造できる。メモリ領域１００に複数のトランジスタを形成し、複数の複数のメモリセルを製造できる。複数のメモリセルの各々は、対応する１つのワード線、対応する１つのビット線および対応する１つのソース線を介して周辺回路（高耐圧トランジスタ領域３００のトランジスタ）にて駆動され、複数のメモリセルは、全体として、たとえばＮＯＲ型のメモリーデバイスとして機能する。
高耐圧トランジスタ領域３００のトランジスタに関して、高耐圧トランジスタ領域３００のゲート導電層１４’にゲート電極を接続し、ソースドレインコンタクト領域１８、１９の一方にドレイン電極を接続し、ソースドレインコンタクト領域１８、１９の他方にソース電極を接続する。高耐圧トランジスタ領域３００のトランジスタは、周辺回路（低耐圧トランジスタ領域２００（ロジック領域）のトランジスタ）に基づいて駆動される。
低耐圧トランジスタ領域２００のトランジスタに関して、低耐圧トランジスタ領域２００のゲート導電層１４’にゲート電極を接続し、ソースドレインコンタクト領域１８、１９の一方にドレイン電極を接続し、ソースドレインコンタクト領域の他方１８、１９にソース電極を接続する。
【００７４】
３．変形例
図１８は、図１に示す半導体装置のもう１つの製造方法の概略を説明するための図である。
上述した半導体装置の製造方法の概略では、図５において、メモリ領域１００の半導体層１０（ウェル領域１１）に第１の酸化膜２１を介して、ドーパント（不純物）を半導体層１０（ウェル領域１１）にイオン注入していた。半導体装置のもう１つの製造方法の概略では、図５の工程におけるドーパントのイオン注入は、実施しない。半導体装置のもう１つの製造方法の概略では、図６の工程において実施されるメモリ領域１００の第１の酸化膜２１の除去工程を利用する。図６では、メモリ領域１００の第１の酸化膜２１を除去するために、メモリ領域１００の第１の酸化膜２１を露呈するレジストが、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の第１の酸化膜２１の上に形成されていた。言い換えれば、図１８に示されるように、図６の工程において実施されるメモリ領域１００の第１の酸化膜２１の除去工程の後、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の第１の酸化膜２１の上にレジストＲ４が、残っている。
図１８では、残っている第１の酸化膜２１の上のレジストＲ４をマスクとして使用し、メモリ領域１００の半導体層１０（ウェル領域１１）にドーパントを注入する。メモリ領域１００の第１の酸化膜２１が除去されているので、メモリ領域１００の半導体層１０（ウェル領域１１）において高精度にドーパントのドーズ量（不純物の濃度）を調整できる。なお、ドーズ量は、メモリ領域１００のトランジスタの閾値に応じて調整される。また、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００に残っている第１の酸化膜２１の上のレジストＲ４をマスクとして使用するので、メモリ領域１００のチャネル領域１１’用のフォトマスクが不要となり、したがって、製造コストが下げることができる。
その後の工程は、上述した半導体装置の製造方法の概略と同様である。
【００７５】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびその変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【００７６】
【図１】本実施形態の半導体装置の構造の概略図。
【図２】図１に示す半導体装置の製造方法の概略を説明するための図。
【図３】図１に示す半導体装置の製造方法の概略を説明するためのもう１つの図。
【図４】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図５】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図６】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図７】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図８】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図９】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１０】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１１】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１２】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１３】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１４】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１５】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１６】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１７】図１に示す半導体装置の製造方法の概略を説明するための他の図。
【図１８】図１に示す半導体装置のもう１つの製造方法の概略を説明するための図。
【符号の説明】
【００７７】
１０  半導体層、１２、１３、１８、１９  ソースドレイン領域、１４  導電層、
１５  素子分離領域、１６、１７、２２ａ、２２ｃ、２２ｄ、２２ｅ  絶縁層、
２１  第１の酸化膜、２２ｂ  電荷蓄積層、１００  メモリ領域、
２００  低耐圧トランジスタ領域、３００  高耐圧トランジスタ領域、Ｒ  レジスト
【図１】
0005365054.tif 000002
【図２】
0005365054.tif 000003
【図３】
0005365054.tif 000004
【図４】
0005365054.tif 000005
【図５】
0005365054.tif 000006
【図６】
0005365054.tif 000007
【図７】
0005365054.tif 000008
【図８】
0005365054.tif 000009
【図９】
0005365054.tif 000010
【図１０】
0005365054.tif 000011
【図１１】
0005365054.tif 000012
【図１２】
0005365054.tif 000013
【図１３】
0005365054.tif 000014
【図１４】
0005365054.tif 000015
【図１５】
0005365054.tif 000016
【図１６】
0005365054.tif 000017
【図１７】
0005365054.tif 000018
【図１８】
0005365054.tif 000019