(57)【特許請求の範囲】
【請求項１】
入力端に印加される差動入力信号を増幅する差動入力段と、
前記差動入力段の第１の出力端に結合され、前記第１の出力端と同相の信号を出力する第１の単相出力段と、
前記第１の出力端から出力される信号と逆相の信号を出力する前記差動入力段の第２の出力端に結合され、前記第２の出力端と同相の信号を出力する第２の単相出力段と、
前記第１の出力端と前記第１の単相出力段の出力との間を結合する第１の容量と、
前記第２の出力端と前記第２の単相出力段の出力との間を結合する第２の容量と、
前記第１の出力端と前記第２の単相出力段の出力との間を結合する第３の容量と、
前記第２の出力端と前記第１の単相出力段の出力との間を結合する第４の容量と
を含み、前記第１の容量と前記第３の容量とが前記第１の出力端に対する帰還容量であり、前記第２の容量と前記第４の容量とが前記第２の出力端に対する帰還容量であることを特徴とする差動増幅回路。
【請求項２】
前記第１乃至第４の容量の値が可変に構成されることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記第１の単相出力段の出力と前記第２の単相出力段の出力とを帰還容量を介して前記差動入力段の前記入力端に負帰還する経路を更に含み、前記帰還容量の値に応じて前記第１乃至第４の容量の値を変化させることを特徴とする請求項２記載の差動増幅回路。
【請求項４】
入力端に印加される差動入力信号を増幅する差動入力段と、
前記差動入力段の第１の出力端に結合され、前記第１の出力端と同相の信号を出力する第１の単相出力段と、
前記第１の出力端から出力される信号と逆相の信号を出力する前記差動入力段の第２の出力端に結合され、前記第２の出力端と同相の信号を出力する第２の単相出力段と、
切り替え信号に応じて容量結合による帰還経路の接続を切り替える帰還回路と
を含み、前記帰還回路は、前記切り替え信号の第１の状態において前記第１の出力端と前記第１の単相出力段の出力との間及び前記第２の出力端と前記第２の単相出力段の出力との間をそれぞれの容量を介して結合し、前記切り替え信号の第２の状態において前記第１の出力端と前記第２の単相出力段の出力との間及び前記第２の出力端と前記第１の単相出力段の出力との間を前記それぞれの容量を介して結合し、前記それぞれの容量は前記第１の出力端及び前記第２の出力端に対する帰還容量であることを特徴とする差動増幅回路。
【請求項５】
前記帰還回路とは別に設けられ、第２の切り替え信号に応じて容量結合による第２の帰還経路の接続を切り替える第２の帰還回路を更に含み、前記第２の帰還回路は、前記第２の切り替え信号の第１の状態において前記第１の出力端と前記第１の単相出力段の出力との間及び前記第２の出力端と前記第２の単相出力段の出力との間をそれぞれ容量を介して結合し、前記第２の切り替え信号の第２の状態において前記第１の出力端と前記第２の単相出力段の出力との間及び前記第２の出力端と前記第１の単相出力段の出力との間をそれぞれ容量を介して結合することを特徴とする請求項４記載の差動増幅回路。
【請求項６】
前記第１の単相出力段の出力と前記第２の単相出力段の出力とを帰還容量を介して前記差動入力段の前記入力端に負帰還する経路を更に含み、前記帰還容量の値に応じて前記切り替え信号を制御することを特徴とする請求項５記載の差動増幅回路。
【請求項７】
前記第１の出力端と前記第１の単相出力段の出力との間を固定的に結合する容量と、
前記第２の出力端と前記第２の単相出力段の出力との間を固定的に結合する容量と
を更に含むことを特徴とする請求項４乃至６の何れか一項に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の開示は、一般に増幅回路に関し、詳しくは差動増幅回路に関する。
【背景技術】
【０００２】
全差動型オペアンプにおいては、同相信号を出力から入力へフィードバックすることによりコモンモード電圧を制御する。また差動の入力段と出力段の間に帰還容量を設けることにより、同相信号と差動信号との両方に対して位相補償を行なっている。
【０００３】
図１は、全差動型オペアンプに対するコモンモードフィードバックの構成の一例を示す図である。オペアンプ１０の差動信号出力をそれぞれ抵抗Ｒ１及びＲ２を介して入力に負帰還することにより、入力端子側の抵抗Ｒ５及びＲ６の抵抗値と抵抗Ｒ１及びＲ２の抵抗値とで増幅率が定まる増幅器を構成している。またオペアンプ１０の第１の差動信号出力（＋側）は、並列接続された容量Ｃ１及び抵抗Ｒ５を介して比較器１１の反転入力に供給される。更にオペアンプ１０の第２の差動信号出力（−側）は、並列接続された容量Ｃ２及び抵抗Ｒ６を介して比較器１１の反転入力に供給される。抵抗Ｒ５と抵抗Ｒ６との抵抗値は等しく、第１の差動信号出力の電位と第２の差動信号出力の電位との中間電位が比較器１１の反転入力に印加される。また容量Ｃ１及び容量Ｃ２により、オペアンプ１０の差動信号出力電流の高い周波数での変動を吸収することにより、比較器１１の反転入力には、第１の差動信号出力の電位と第２の差動信号出力の電位との中間電位の時間平均が印加されることになる。比較器１１は、この平均化された中間電位と参照電位ＶＲＥＦとを比較し、比較結果を示す電圧信号をオペアンプ１０にコモンモードフィードバックとして供給する。
【０００４】
図２は、オペアンプ１０の構成の一例を示す図である。図２に示すオペアンプ１０は、ＰＭＯＳトランジスタ２１乃至２５、ＮＭＯＳトランジスタ２６乃至２９、抵抗Ｒ７、抵抗Ｒ８、容量Ｃ３、及び容量Ｃ４を含む。ＰＭＯＳトランジスタ２１及び２３のゲートにはバイパス電圧ＢＰが印加され、ＰＭＯＳトランジスタ２２のゲートにはバイパスコモン電圧ＢＰＣが印加される。ＰＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ２４及び２５、及びＮＭＯＳトランジスタ２８及び２９が、オペアンプ１０の差動入力段を構成する。ＮＭＯＳトランジスタ２８及び２９のゲートに共通に印加されるコモンフィードバック信号ＣＭは、図１に示す比較器１１の出力信号である。比較器１１によりコモンフィードバック信号ＣＭを調整することにより、オペアンプ１０の第１の差動信号出力ＯＵＴ＿ＰＬＵＳの平均電圧と第２の差動信号出力ＯＵＴ＿ＭＩＮＵＳの平均電圧との中間の電位が基準電位ＶＲＥＦに等しくなるように制御される。
【０００５】
差動入力段のＰＭＯＳトランジスタ２５のゲートには第１の差動信号入力ＩＮ＿ＰＬＵＳが印加される。また差動入力段のＰＭＯＳトランジスタ２４のゲートには第２の差動信号入力ＩＮ＿ＭＩＮＵＳが印加される。ＰＭＯＳトランジスタ２４及び２５のドレイン端が差動入力段の出力であり、それぞれＮＭＯＳトランジスタ２６及び２７のゲートに印加される。
【０００６】
ＮＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２３とが、オペアンプ１０の第１の単相出力段を構成する。ＮＭＯＳトランジスタ２７のドレイン端が第１の単相出力段の出力即ちオペアンプ１０の第１の差動信号出力となる。即ち、ＮＭＯＳトランジスタ２７のドレイン端からは、第１の差動信号ＯＵＴ＿ＰＬＵＳが出力される。
【０００７】
ＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ２１とが、オペアンプ１０の第２の単相出力段を構成する。ＮＭＯＳトランジスタ２６のドレイン端が第２の単相出力段の出力即ちオペアンプ１０の第２の差動信号出力となる。即ち、ＮＭＯＳトランジスタ２６のドレイン端からは、第２の差動信号ＯＵＴ＿ＭＩＮＵＳが出力される。
【０００８】
オペアンプ１０においては、同相信号と差動信号との位相補償のために帰還容量Ｃ３及びＣ４を設けている。具体的には、直列接続された容量Ｃ４と抵抗Ｒ８とにより、第１の単相出力段の出力と入力との間を接続している。即ち、ＮＭＯＳトランジスタ２７のドレイン端とゲート端とを、直列接続された容量Ｃ４と抵抗Ｒ８とにより接続している。また直列接続された容量Ｃ３と抵抗Ｒ７とにより、第２の単相出力段の出力と入力との間を接続している。即ち、ＮＭＯＳトランジスタ２６のドレイン端とゲート端とを、直列接続された容量Ｃ３と抵抗Ｒ７とにより接続している。
【０００９】
この帰還容量Ｃ４及びＣ３により、第１及び第２の単相出力段の高周波領域におけるゲインを下げる。これにより位相補償を行い、図１に示されるように同相信号と差動信号との双方に対して負帰還をかけた構成において、発振のない安定した動作を実現することができる。
【００１０】
一般に、オペアンプが差動信号に対し高速に動作することが望ましい。高速に動作させるためには、高周波領域でのゲインを高くする必要があり、差動信号に対するユニティゲイン周波数（利得が１である周波数）が高くなるように位相補償容量を調整することになる。しかし図２の位相補償容量Ｃ３及びＣ４を小さくして差動信号に対するユニティゲイン周波数を高くしようとすると、同相信号に対するユニティゲイン周波数も高くなってしまい、同相信号に対する十分な位相余裕を確保できなくなるという問題がある。逆に、同相信号に対して十分な位相余裕を確保できるように位相補償容量を調整すると、差動信号に対するユニティゲイン周波数が低くなり、高速な動作が実現できない。
【特許文献１】特開２０００−１５１３０５号公報
【特許文献２】特開２０００−２０１０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上を鑑みて、同相信号に対して十分な位相余裕を確保しながら差動信号に対する高速動作を実現可能な差動増幅回路が望まれる。
【課題を解決するための手段】
【００１２】
第１の構成による差動増幅回路は、入力端に印加される差動入力信号を増幅する差動入力段と、前記差動入力段の第１の出力端に結合され、前記第１の出力端と同相の信号を出力する第１の単相出力段と、前記第１の出力端から出力される信号と逆相の信号を出力する前記差動入力段の第２の出力端に結合され、前記第２の出力端と同相の信号を出力する第２の単相出力段と、前記第１の出力端と前記第１の単相出力段の出力との間を結合する第１の容量と、前記第２の出力端と前記第２の単相出力段の出力との間を結合する第２の容量と、前記第１の出力端と前記第２の単相出力段の出力との間を結合する第３の容量と、前記第２の出力端と前記第１の単相出力段の出力との間を結合する第４の容量とを含み、前記第１の容量と前記第３の容量とが前記第１の出力端に対する帰還容量であり、前記第２の容量と前記第４の容量とが前記第２の出力端に対する帰還容量であることを特徴とする。
【００１３】
また第２の構成による差動増幅回路は、入力端に印加される差動入力信号を増幅する差動入力段と、前記差動入力段の第１の出力端に結合され、前記第１の出力端と同相の信号を出力する第１の単相出力段と、前記第１の出力端から出力される信号と逆相の信号を出力する前記差動入力段の第２の出力端に結合され、前記第２の出力端と同相の信号を出力する第２の単相出力段と、切り替え信号に応じて容量結合による帰還経路の接続を切り替える帰還回路とを含み、前記帰還回路は、前記切り替え信号の第１の状態において前記第１の出力端と前記第１の単相出力段の出力との間及び前記第２の出力端と前記第２の単相出力段の出力との間をそれぞれの容量を介して結合し、前記切り替え信号の第２の状態において前記第１の出力端と前記第２の単相出力段の出力との間及び前記第２の出力端と前記第１の単相出力段の出力との間を前記それぞれの容量を介して結合し、前記それぞれの容量は前記第１の出力端及び前記第２の出力端に対する帰還容量であることを特徴とする。
【発明の効果】
【００１４】
第１の単相出力段については、第１の容量と第４の容量との和が同相信号に対するフィードバック容量となり、第１の容量と第４の容量との差が差動信号に対するフィードバック容量となる。また同様に、第２の単相出力段については、第２の容量と第３の容量との和が同相信号に対するフィードバック容量となり、第２の容量と第３の容量との差が差動信号に対するフィードバック容量となる。このようにして、差動信号に対するフィードバック容量を削減して差動信号の動作速度を高めながら、同相信号に対するフィードバック容量を増加して同相信号の位相余裕を十分に確保することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１６】
図３は、オペアンプ３０の構成の一例を示す図である。図３に示すオペアンプ３０は、図２のオペアンプ１０と同様に、図１に示されるように同相信号と差動信号との双方に対して負帰還をかけた構成において用いることができる。
【００１７】
ＰＭＯＳトランジスタ３１乃至３５、ＮＭＯＳトランジスタ３６乃至３９、抵抗Ｒ１０乃至Ｒ１３、及び容量Ｃ１０乃至Ｃ１３を含む。ＰＭＯＳトランジスタ３１及び３３のゲートにはバイパス電圧ＢＰが印加され、ＰＭＯＳトランジスタ３２のゲートにはバイパスコモン電圧ＢＰＣが印加される。ＰＭＯＳトランジスタ３２、ＰＭＯＳトランジスタ３４及び３５、及びＮＭＯＳトランジスタ３８及び３９が、オペアンプ３０の差動入力段を構成する。ＮＭＯＳトランジスタ３８及び３９のゲートに共通に印加されるコモンフィードバック信号ＣＭは、例えば図１に示す構成においてオペアンプ１０をオペアンプ３０で置き換えた場合の比較器１１の出力信号である。比較器１１によりコモンフィードバック信号ＣＭを調整することにより、オペアンプ３０の第１の差動信号出力ＯＵＴ＿ＰＬＵＳの平均電圧と第２の差動信号出力ＯＵＴ＿ＭＩＮＵＳの平均電圧との中間の電位が基準電位ＶＲＥＦに等しくなるように制御される。
【００１８】
差動入力段のＰＭＯＳトランジスタ３５のゲートには第１の差動信号入力ＩＮ＿ＰＬＵＳが印加される。また差動入力段のＰＭＯＳトランジスタ３４のゲートには第２の差動信号入力ＩＮ＿ＭＩＮＵＳが印加される。ＰＭＯＳトランジスタ３４及び３５のドレイン端が差動入力段の出力であり、それぞれＮＭＯＳトランジスタ３６及び３７のゲートに印加される。
【００１９】
ＮＭＯＳトランジスタ３７とＰＭＯＳトランジスタ３３とが、オペアンプ３０の第１の単相出力段を構成する。ＮＭＯＳトランジスタ３７のドレイン端が第１の単相出力段の出力即ちオペアンプ３０の第１の差動信号出力となる。即ち、ＮＭＯＳトランジスタ３７のドレイン端からは、第１の差動信号ＯＵＴ＿ＰＬＵＳが出力される。
【００２０】
ＮＭＯＳトランジスタ３６とＰＭＯＳトランジスタ３１とが、オペアンプ３０の第２の単相出力段を構成する。ＮＭＯＳトランジスタ３６のドレイン端が第２の単相出力段の出力即ちオペアンプ３０の第２の差動信号出力となる。即ち、ＮＭＯＳトランジスタ３６のドレイン端からは、第２の差動信号ＯＵＴ＿ＭＩＮＵＳが出力される。
【００２１】
このようにして、差動入力段は、入力端（ＰＭＯＳトランジスタ３５及び３４のゲート端）に印加される差動入力信号（ＩＮ＿ＰＬＵＳ及びＩＮ＿ＭＩＮＵＳ）を増幅し、第１の出力端及び第２の出力端から増幅後の信号を出力する。差動入力段の第１の出力端であるＰＭＯＳトランジスタ３５のドレインには、ＮＭＯＳトランジスタ３７とＰＭＯＳトランジスタ３３を含む第１の単相出力段が結合されている。また差動入力段の第２の出力端であるＰＭＯＳトランジスタ３４のドレインには、ＮＭＯＳトランジスタ３６とＰＭＯＳトランジスタ３１を含む第２の単相出力段が結合されている。
【００２２】
オペアンプ３０においては、同相信号と差動信号との位相補償のために帰還容量Ｃ１０及びＣ１１を設けている。具体的には、直列接続された容量Ｃ１１と抵抗Ｒ１１とにより、第１の単相出力段の出力と入力との間を接続している。即ち、ＮＭＯＳトランジスタ３７のドレイン端とゲート端とを、直列接続された容量Ｃ１１と抵抗Ｒ１１とにより接続している。また直列接続された容量Ｃ１０と抵抗Ｒ１０とにより、第２の単相出力段の出力と入力との間を接続している。即ち、ＮＭＯＳトランジスタ３６のドレイン端とゲート端とを、直列接続された容量Ｃ１０と抵抗Ｒ１０とにより接続している。
【００２３】
また更にオペアンプ３０においては、差動信号に対する動作速度を増大しながら同相信号の位相余裕を補償するために、帰還容量Ｃ１２及びＣ１３を設けている。具体的には、直列接続された容量Ｃ１３と抵抗Ｒ１３とにより、第１の単相出力段の出力と差動入力段の第２の出力との間を接続している。即ち、ＮＭＯＳトランジスタ３７のドレイン端とＰＭＯＳトランジスタ３４のドレイン端とを、直列接続された容量Ｃ１３と抵抗Ｒ１３とにより接続している。また直列接続された容量Ｃ１２と抵抗Ｒ１２とにより、第２の単相出力段の出力と差動入力段の第１の出力との間を接続している。即ち、ＮＭＯＳトランジスタ３６のドレイン端とＰＭＯＳトランジスタ３５のドレイン端とを、直列接続された容量Ｃ１２と抵抗Ｒ１２とにより接続している。
【００２４】
このようにして、第１の容量Ｃ１１が第１の出力端（ＰＭＯＳトランジスタ３５のドレイン端）と第１の単相出力段の出力（ＮＭＯＳトランジスタ３７のドレイン端）との間を結合する。また第２の容量Ｃ１０が第２の出力端（ＰＭＯＳトランジスタ３４のドレイン端）と第２の単相出力段の出力（ＮＭＯＳトランジスタ３６のドレイン端）との間を結合する。また第３の容量Ｃ１２が第１の出力端（ＰＭＯＳトランジスタ３５のドレイン端）と第２の単相出力段の出力（ＮＭＯＳトランジスタ３６のドレイン端）との間を結合する。また更に第４の容量Ｃ１３が第２の出力端（ＰＭＯＳトランジスタ３４のドレイン端）と第１の単相出力段の出力（ＮＭＯＳトランジスタ３７のドレイン端）との間を結合する。
【００２５】
図４は、図３の差動増幅回路における同相信号成分のフィードバックについて説明するための図である。図４において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２６】
電圧波形４１は、ＮＭＯＳトランジスタ３７のゲート端に印加される電圧の同相信号成分を示す。電圧波形４２は、ＮＭＯＳトランジスタ３６のゲート端に印加される電圧の同相信号成分を示す。また電圧波形４３は、ＮＭＯＳトランジスタ３７のドレイン端に現れるオペアンプ出力電圧ＯＵＴ＿ＰＬＵＳの同相信号成分を示す。更に電圧波形４４は、ＮＭＯＳトランジスタ３６のドレイン端に現れるオペアンプ出力電圧ＯＵＴ＿ＭＩＮＵＳの同相信号成分を示す。同相信号成分について示しているので、正側と負側とで各電圧波形は同相の同一波形となる。
【００２７】
容量Ｃ１１によりＮＭＯＳトランジスタ３７のドレイン端からゲート端へフィードバックされる電流が電流Ｉ１として示されている。また容量Ｃ１２によりＮＭＯＳトランジスタ３６のドレイン端からＮＭＯＳトランジスタ３７のゲート端へフィードバックされる電流が電流Ｉ２として示されている。電流Ｉ１の波形は電流波形４５のようになり、電流Ｉ２の波形は電流波形４６のようになる。電流波形４７は、電流波形４５と電流波形４６とを加算したものであり、電流Ｉ１と電流Ｉ２との和を示すものである。ここで、出力電圧ＯＵＴ＿ＰＬＵＳの同相信号成分と出力電圧ＯＵＴ＿ＭＩＮＵＳの同相信号成分とを電圧Ｖ０とすると、
Ｉ１＝Ｖ０・ｊωＣ１１
Ｉ２＝Ｖ０・ｊωＣ１２
であると考えることができる。この場合Ｉ１とＩ２との和は、
Ｉ１＋Ｉ２＝Ｖ０・ｊω（Ｃ１１＋Ｃ１２）
となる。即ち、Ｃ１１の容量値とＣ１２の容量値との和Ｃ１１＋Ｃ１２が、同相信号に対するフィードバック容量となる。
【００２８】
図５は、図３の差動増幅回路における差動信号成分のフィードバックについて説明するための図である。図５において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２９】
電圧波形５１は、ＮＭＯＳトランジスタ３７のゲート端に印加される電圧の差動信号成分を示す。電圧波形５２は、ＮＭＯＳトランジスタ３６のゲート端に印加される電圧の差動信号成分を示す。また電圧波形５３は、ＮＭＯＳトランジスタ３７のドレイン端に現れるオペアンプ出力電圧ＯＵＴ＿ＰＬＵＳの差動信号成分を示す。更に電圧波形５４は、ＮＭＯＳトランジスタ３６のドレイン端に現れるオペアンプ出力電圧ＯＵＴ＿ＭＩＮＵＳの差動信号成分を示す。差動信号成分について示しているので、正側と負側とで各電圧波形は同一形状で逆相の波形となる。
【００３０】
容量Ｃ１１によりＮＭＯＳトランジスタ３７のドレイン端からゲート端へフィードバックされる電流が電流Ｉ１として示されている。また容量Ｃ１２によりＮＭＯＳトランジスタ３６のドレイン端からＮＭＯＳトランジスタ３７のゲート端へフィードバックされる電流が電流Ｉ２として示されている。電流Ｉ１の波形は電流波形５５のようになり、電流Ｉ２の波形は電流波形５６のようになる。電流波形５７は、電流波形５５と電流波形５６とを加算したものであり、電流Ｉ１と電流Ｉ２との和を示すものである。ここで、出力電圧ＯＵＴ＿ＰＬＵＳの差動信号成分を電圧Ｖ０とし、出力電圧ＯＵＴ＿ＭＩＮＵＳの差動信号成分を電圧−Ｖ０とすると、
Ｉ１＝Ｖ０・ｊωＣ１１
Ｉ２＝−Ｖ０・ｊωＣ１２
であると考えることができる。この場合Ｉ１とＩ２との和は、
Ｉ１＋Ｉ２＝Ｖ０・ｊω（Ｃ１１−Ｃ１２）
となる。即ち、Ｃ１１の容量値とＣ１２の容量値との差Ｃ１１−Ｃ１２が、差動信号に対するフィードバック容量となる。
【００３１】
上記説明したように、第１の単相出力段については、Ｃ１１＋Ｃ１２が同相信号に対するフィードバック容量となり、Ｃ１１−Ｃ１２が差動信号に対するフィードバック容量となる。また同様に、第２の単相出力段については、Ｃ１０＋Ｃ１３が同相信号に対するフィードバック容量となり、Ｃ１０−Ｃ１３が差動信号に対するフィードバック容量となる。このように容量Ｃ１２及びＣ１３を帰還容量として設けることにより、差動信号に対するフィードバック容量を削減して差動信号の動作速度を高めながら、同相信号に対するフィードバック容量を増加して同相信号の位相余裕を十分に確保することができる。
【００３２】
図６は、全差動型オペアンプを用いたローパスフィルタの構成の一例を示す図である。オペアンプ３０Ａの差動信号出力をそれぞれ抵抗値Ｒ２である抵抗８３及び８４を介して入力に負帰還することにより、入力端子側の抵抗８１及び８２の抵抗値Ｒ１と負帰還の抵抗値Ｒ２とで増幅率が定まる増幅器を構成している。また抵抗８３に並列に可変容量６０を接続することにより、可変容量６０を介した負帰還経路を設けてある。更に抵抗８４に並列に可変容量７０を接続することにより、可変容量７０を介した負帰還経路を設けてある。これら帰還容量により、ローパスフィルタ特性を実現している。
【００３３】
可変容量６０は、容量６１乃至６３及びスイッチ６４及び６５を含む。容量６１、６２、６３の容量値はそれぞれＣｆｃ０、Ｃｆｃ１、Ｃｆｃ２である。またスイッチ６４及び６５はそれぞれ制御信号ＦＣ＿ＳＷ１及びＦＣ＿ＳＷ２により制御される。各スイッチは制御信号が１のときに導通し、制御信号が０のときに非導通となる。同様に可変容量７０は、容量７１乃至７３及びスイッチ７４及び７５を含む。容量７１、７２、７３の容量値はそれぞれＣｆｃ０、Ｃｆｃ１、Ｃｆｃ２である。またスイッチ７４及び７５はそれぞれ制御信号ＦＣ＿ＳＷ１及びＦＣ＿ＳＷ２により制御される。各スイッチは制御信号が１のときに導通し、制御信号が０のときに非導通となる。可変容量６０と可変容量７０とで各容量値は同一であり且つ同一の制御信号を用いる構成となっており、可変容量６０の可変容量値と可変容量７０の可変容量値とは同一となる。
【００３４】
またオペアンプ３０Ａの第１の差動信号出力（＋側）は、並列接続された容量８７及び抵抗８５を介して比較器９０の反転入力に供給される。更にオペアンプ３０Ａの第２の差動信号出力（−側）は、並列接続された容量８８及び抵抗８６を介して比較器９０の反転入力に供給される。抵抗８５と抵抗８６との抵抗値は等しく、第１の差動信号出力の電位と第２の差動信号出力の電位との中間電位が比較器９０の反転入力に印加される。また容量８７及び容量８８により、オペアンプ３０Ａの差動信号出力電流の高い周波数での変動を吸収することにより、比較器９０の反転入力には、第１の差動信号出力の電位と第２の差動信号出力の電位との中間電位の時間平均が印加されることになる。比較器９０は、この平均化された中間電位と参照電位ＶＲＥＦとを比較し、比較結果を示す電圧信号をオペアンプ３０Ａにコモンモードフィードバックとして供給する。
【００３５】
図６に示すローパスフィルタでは、可変容量６０及び７０の容量値（カットオフ容量）を大きくすることにより、カットオフ周波数を低くするよう調整することができる。また可変容量６０及び７０の容量値（カットオフ容量）を小さくすることにより、カットオフ周波数を高くするよう調整することができる。この際、カットオフ周波数が高い場合には、差動信号に対してオペアンプ３０Ａのユニティゲイン周波数を高くする必要がある。またカットオフ周波数が低い場合には、差動信号に対してオペアンプ３０Ａのユニティゲイン周波数は低くてよい。従って、可変容量６０及び７０の容量値の制御に連動してオペアンプ３０Ａの内部帰還容量を制御することが必要になる。
【００３６】
図７は、図６のオペアンプ３０Ａの構成の一例を示す図である。図７において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３７】
図７のオペアンプ３０Ａでは、図３のオペアンプ３０に対して、容量Ｃ１０乃至Ｃ１３及び抵抗Ｒ１０乃至Ｒ１３の代わりに、容量１０１乃至１０６及び抵抗１１１乃至１１６が設けられている。またスイッチ１２１乃至１２４が設けられている。
【００３８】
直列接続された容量１０６と抵抗１１６とにより、第１の単相出力段の出力と入力との間を固定的に接続している。即ち、ＮＭＯＳトランジスタ３７のドレイン端とゲート端とを、直列接続された容量１０６と抵抗１１６とにより接続している。また直列接続された容量１０５と抵抗１１５とにより、第２の単相出力段の出力と入力との間を固定的に接続している。即ち、ＮＭＯＳトランジスタ３６のドレイン端とゲート端とを、直列接続された容量１０５と抵抗１１５とにより接続している。ここで容量１０５及び１０６の各々の容量値はＣ３とする。
【００３９】
また直列接続された容量１０２、抵抗１１２、及びスイッチ１２２により、第１の単相出力段の出力と差動入力段の第１又は第２の出力との間を切り替え可能に接続する。スイッチ１２２の接続状態は、切り替え信号ＳＷ１により制御する。切り替え信号ＳＷ１が０のときには、ＮＭＯＳトランジスタ３７のドレイン端とＰＭＯＳトランジスタ３５のドレイン端とを、容量１０２と抵抗１１２とを介して接続する。また切り替え信号ＳＷ１が１のときには、ＮＭＯＳトランジスタ３７のドレイン端とＰＭＯＳトランジスタ３４のドレイン端とを、容量１０２と抵抗１１２とを介して接続する。ここで容量１０２の容量値はＣ１とする。
【００４０】
更に、直列接続された容量１０１、抵抗１１１、及びスイッチ１２１により、第２の単相出力段の出力と差動入力段の第１又は第２の出力との間を切り替え可能に接続する。スイッチ１２１の接続状態は、スイッチ１２２と同様に切り替え信号ＳＷ１により制御する。切り替え信号ＳＷ１が０のときには、ＮＭＯＳトランジスタ３６のドレイン端とＰＭＯＳトランジスタ３４のドレイン端とを、容量１０１と抵抗１１１とを介して接続する。また切り替え信号ＳＷ１が１のときには、ＮＭＯＳトランジスタ３６のドレイン端とＰＭＯＳトランジスタ３５のドレイン端とを、容量１０１と抵抗１１１とを介して接続する。ここで容量１０１の容量値はＣ１とする。
【００４１】
また直列接続された容量１０４、抵抗１１４、及びスイッチ１２４により、第１の単相出力段の出力と差動入力段の第１又は第２の出力との間を切り替え可能に接続する。スイッチ１２４の接続状態は、切り替え信号ＳＷ２により制御する。切り替え信号ＳＷ２が０のときには、ＮＭＯＳトランジスタ３７のドレイン端とＰＭＯＳトランジスタ３５のドレイン端とを、容量１０４と抵抗１１４とを介して接続する。また切り替え信号ＳＷ２が１のときには、ＮＭＯＳトランジスタ３７のドレイン端とＰＭＯＳトランジスタ３４のドレイン端とを、容量１０４と抵抗１１４とを介して接続する。ここで容量１０４の容量値はＣ２とする。
【００４２】
更に、直列接続された容量１０３、抵抗１１３、及びスイッチ１２３により、第２の単相出力段の出力と差動入力段の第１又は第２の出力との間を切り替え可能に接続する。スイッチ１２３の接続状態は、スイッチ１２４と同様に切り替え信号ＳＷ２により制御する。切り替え信号ＳＷ２が０のときには、ＮＭＯＳトランジスタ３６のドレイン端とＰＭＯＳトランジスタ３４のドレイン端とを、容量１０３と抵抗１１３とを介して接続する。また切り替え信号ＳＷ２が１のときには、ＮＭＯＳトランジスタ３６のドレイン端とＰＭＯＳトランジスタ３５のドレイン端とを、容量１０３と抵抗１１３とを介して接続する。ここで容量１０３の容量値はＣ２とする。
【００４３】
図８は、図６及び図７に示す回路におけるカットオフ容量の容量値、差動容量値、及び同相容量値の関係を示す表である。図６に示す制御信号ＦＣ＿ＳＷ１及びＦＣ＿ＳＷ２をともに０にした場合、可変容量６０と可変容量７０との各々の容量値（カットオフ容量）はＣｆｃ０となる。この状態が、図８の表中のｆｃ１として示す行に示される。ここでｆｃ１はカットオフ周波数を意味しており、ｆｃ１＝１／（２π・Ｒ２・Ｃｆｃ０）となる。この場合、カットオフ周波数が高・中・低のうちの高に該当するので、差動信号に対する帰還容量である差動容量値を十分に小さくして、差動信号に対する高速動作を実現する必要がある。図８に示す例では、カットオフ周波数ｆｃ１に対して、図７に示す切り替え信号ＳＷ１及びＳＷ２をそれぞれ０及び１に設定している。これにより差動容量値はＣ１−Ｃ２＋Ｃ３＝Ｃｏとなる。なおＣｏを基本容量値として、Ｃ１＝Ｃｏ、Ｃ２＝Ｃ３＝２Ｃｏとなるように設計してあるものとする。
【００４４】
また図６に示す制御信号ＦＣ＿ＳＷ１及びＦＣ＿ＳＷ２をそれぞれ１及び０にした場合、可変容量６０と可変容量７０との各々の容量値（カットオフ容量）はＣｆｃ０＋Ｃｆｃ１となる。この状態が、図８の表中のｆｃ２として示す行に示される。ここでｆｃ２はカットオフ周波数を意味しており、ｆｃ２＝１／（２π・Ｒ２・（Ｃｆｃ０＋Ｃｆｃ１））となる。この場合、カットオフ周波数が高・中・低のうちの中に該当するので、差動信号に対する帰還容量である差動容量値をある程度小さくして、差動信号に対する高速動作を実現する必要がある。図８に示す例では、カットオフ周波数ｆｃ２に対して、図７に示す切り替え信号ＳＷ１及びＳＷ２をそれぞれ１及び０に設定している。これにより差動容量値は−Ｃ１＋Ｃ２＋Ｃ３＝３Ｃｏとなる。
【００４５】
また図６に示す制御信号ＦＣ＿ＳＷ１及びＦＣ＿ＳＷ２をともに１にした場合、可変容量６０と可変容量７０との各々の容量値（カットオフ容量）はＣｆｃ０＋Ｃｆｃ１＋Ｃｆｃ２となる。この状態が、図８の表中のｆｃ３として示す行に示される。ここでｆｃ３はカットオフ周波数を意味しており、ｆｃ３＝１／（２π・Ｒ２・（Ｃｆｃ０＋Ｃｆｃ１＋Ｃｆｃ２））となる。この場合、カットオフ周波数が高・中・低のうちの低に該当するので、差動信号に対する高速動作は特に要求されていないが、カットオフ容量が大きいため高周波帯での位相の遅れが大きくなり位相余裕が足りなくなる。そのため、位相余裕を確保するために差動容量値を大きくする必要がある。図８に示す例では、カットオフ周波数ｆｃ３に対して、図７に示す切り替え信号ＳＷ１及びＳＷ２をともに０に設定している。これにより差動容量値はＣ１＋Ｃ２＋Ｃ３＝５Ｃｏとなる。
【００４６】
上記のように図６のローパスフィルタにおけるカットオフ周波数の高、中、低に対して、それぞれ差動容量値（差動信号に対する帰還容量の値）をＣｏ、３Ｃｏ、及び５Ｃｏとすることができる。即ち、差動信号に対する高速動作が要求される度合いに応じて、差動信号に対する帰還容量の値を調整することができる。なお図８から分かるように、カットオフ周波数の値に関わらず、同相容量値（同相信号に対する帰還容量の値）は５Ｃｏで一定となっている。従って、差動信号に対する帰還容量の値を調整しても、同相信号に対しては常に一定且つ十分な位相余裕を確保することができる。
【００４７】
図７に示す構成では、差動入力段の第１の出力端（ＰＭＯＳトランジスタ３５のドレイン端）と第１の単相出力段の出力（ＮＭＯＳトランジスタ３７のドレイン端）との間を固定的に容量結合している。また差動入力段の第２の出力端（ＰＭＯＳトランジスタ３４のドレイン端）と第２の単相出力段の出力（ＮＭＯＳトランジスタ３６のドレイン端）との間を固定的に容量結合している。これら固定の容量結合に加えて、切り替え信号ＳＷ１に応じて容量結合による帰還経路の接続を切り替える帰還回路を設けている。この帰還回路は、切り替え信号ＳＷ１の第１の状態（０）において、上記第１の出力端と第１の単相出力段の出力との間及び上記第２の出力端と第２の単相出力段の出力との間をそれぞれ容量１０２及び容量１０１を介して結合する。また切り替え信号ＳＷ１の第２の状態（１）において、第１の出力端と第２の単相出力段の出力との間及び第２の出力端と第１の単相出力段の出力との間をそれぞれ容量１０１及び容量１０２を介して結合する。またこの帰還回路とは別に更に、第２の切り替え信号ＳＷ２に応じて容量結合による帰還経路の接続を切り替える第２の帰還回路を設けている。この第２の帰還回路は、切り替え信号ＳＷ２の第１の状態（０）において、上記第１の出力端と第１の単相出力段の出力との間及び上記第２の出力端と第２の単相出力段の出力との間をそれぞれ容量１０４及び容量１０３を介して結合する。また切り替え信号ＳＷ２の第２の状態（１）において、第１の出力端と第２の単相出力段の出力との間及び第２の出力端と第１の単相出力段の出力との間をそれぞれ容量１０３及び容量１０４を介して結合する。
【００４８】
上記構成において、第１の帰還回路及び第２の帰還回路の両方を設ける必要はなく、何れか一方のみを設けてもよい。また更に第３の帰還回路等、１つ又は複数の帰還回路を追加で設けてもよい。また容量１０５及び１０６による固定的な容量結合による帰還経路についても同様にスイッチ切り替え可能な構成としてもよい。
【００４９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００５０】
【図１】全差動型オペアンプに対するコモンモードフィードバックの構成の一例を示す図である。
【図２】オペアンプの構成の一例を示す図である。
【図３】オペアンプの構成の一例を示す図である。
【図４】図３の差動増幅回路における同相信号成分のフィードバックについて説明するための図である。
【図５】図３の差動増幅回路における差動信号成分のフィードバックについて説明するための図である。
【図６】全差動型オペアンプを用いたローパスフィルタの構成の一例を示す図である。
【図７】図６のオペアンプの構成の一例を示す図である。
【図８】図６及び図７に示す回路におけるカットオフ容量の容量値、差動容量値、及び同相容量値の関係を示す表である。
【符号の説明】
【００５１】
３１〜３５  ＰＭＯＳトランジスタ
３６〜３９  ＮＭＯＳトランジスタ
Ｒ１０〜Ｒ１３  抵抗
Ｃ１０〜Ｃ１３  容量
【図１】
0005332316.tif 000002
【図２】
0005332316.tif 000003
【図３】
0005332316.tif 000004
【図４】
0005332316.tif 000005
【図５】
0005332316.tif 000006
【図６】
0005332316.tif 000007
【図７】
0005332316.tif 000008
【図８】
0005332316.tif 000009