(57)【特許請求の範囲】
【請求項１】
少なくとも第一の電極および第二の電極を有し、リセット期間を有するサブフィールドを用いて表示を行うプラズマディスプレイ装置において、
前記第一の電極に電圧波形を印加する第一の駆動回路と、
前記第二の電極に電圧波形を印加する第二の駆動回路と、
前記第一及び第二の駆動回路を制御して前記第一及び第二の電極に印加される電圧波形を制御する制御回路と、を備え、
前記第一の駆動回路は、前記リセット期間において、前記第一の電極に第一の電圧まで時間の経過に伴って上昇する上昇傾斜波形を印加する上昇波形生成回路と、前記第一の電圧よりも低い第二の電圧となるまで時間の経過に伴って下降する下降傾斜波形を印加する下降波形生成回路と、前記上昇傾斜波形と前記下降傾斜波形の間に、前記第一の電圧よりも低く前記第二の電圧よりも高い第三の電圧まで時間の経過に伴って下降する立下り波形を生成する第一のクランプ回路を備え、
前記立下り波形の単位時間当たりの電圧変化は前記下降傾斜波形の単位時間当たりの電圧変化よりも大きく、
前記第二の駆動回路は、前記リセット期間において、前記上昇傾斜波形を前記第一の電極に印加する期間に、前記第二の電極に第一の直流電圧を印加する回路と、前記下降傾斜波形を前記第一の電極に印加する期間に、前記第二の電極に前記第一の直流電圧の電圧値よりも高い第二の直流電圧を印加する回路と、前記立下り波形を前記第一の電極に印加する期間に、前記第二の電極に前記第一の直流電圧の電圧値から前記第二の直流電圧の電圧値まで時間の経過に伴って上昇する立上り波形を生成する第二のクランプ回路を備えることを特徴とするプラズマディスプレイ装置。
【請求項２】
前記第一のクランプ回路は、プラズマディスプレイパネルとグラウンドとの間に直列に接続された少なくとも２つのスイッチ素子で構成され、前記プラズマディスプレイパネル側の前記スイッチ素子のゲート部にゲート帰還回路を接続することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記第二のクランプ回路は、少なくとも1つのスイッチ素子で構成され、前記スイッチ素子のゲート部にゲート帰還回路を接続することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項４】
前記ゲート帰還回路は、コンデンサを、前記スイッチ素子の高電圧側と、ゲート抵抗の制御信号の入力側に接続し、更に、並列に接続した抵抗とダイオードを、ゲート抵抗と、制御信号の入力間に接続し、前記ダイオードはゲート信号に向けて順方向に接続した構成とすることを特徴とする請求項２または３に記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル(ＰＤＰ)の駆動回路及びそれを用いた表示装置(プラズマディスプレイ装置、又はＰＤＰモジュール、以下、ＰＤＰ装置という)の技術に関し、特に、駆動波形を制御する駆動回路に関する。
【背景技術】
【０００２】
ＰＤＰは放電を利用して表示を行う表示デバイスであり、一般的に数十万から数百万の画素で構成されている。一般的なＡＣ型のＰＤＰの表示では、１／６０秒の画面が１フィールドとなり、各フィールドは明るさの重み付けが異なる複数のサブフィールドで構成されている。各サブフィールドは、例えば、リセット期間、アドレス期間、サステイン期間で構成されている。
【０００３】
リセット期間は全てのセルで放電を発生させ電荷を蓄積させ、続くアドレス期間での放電を円滑に行うために、セル内の電荷量を調整する期間である。アドレス期間は、表示領域における点灯対象セルを選択するアドレス放電を走査電極とアドレス電極に対する選択パルス印加により行い、電荷を生成する期間である。なお、このような点灯対象セルで放電を起こす方式(書き込みアドレス方式)とは逆に、消灯対象セルで放電を起こしてセル内の電荷を減少させる方式(消去アドレス方式)もある。サステイン期間は、実際に点灯による表示を行う期間であり、直前のアドレス期間において選択放電されたセルで、走査電極(Ｙ)と維持電極(Ｘ)の間(Ｙ−Ｘ間)でパルスを交互に印加することにより繰り返しの放電(サステイン放電)が行われ、その回数で階調の表現を行っている。
【０００４】
リセット期間において電荷を形成するために、従来は走査電極に徐々に電圧が上昇する波形（上昇傾斜波形）を印加し、続いて徐々に電圧が下降する波形（下降傾斜波形）を印加していた。このようなリセット波形においては波形の傾きが小さいほど精細な制御を行うことができ、安定した放電及び電荷の生成を行うことができる。その応用として、上昇傾斜波形及び下降傾斜波形において、各々の波形において、それらを傾きの異なる第１と第２の２つの波形に分け、第１傾斜を急峻にし、第２傾斜を緩やかに行うことで、傾きが小さい第２傾斜波形によって精細な制御を行い、安定した放電及び電荷の生成を行うことを可能にしたものがある。（特許文献１）また、リセット波形において、鈍った波形も使用されている。（特許文献２）
【特許文献１】特開２００４−６２２０７号公報
【特許文献２】特開２０００−７５８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＡＣ型、カラー表示のＰＤＰ装置の駆動方式のリセット期間において、上昇傾斜波形と下降傾斜波形の切り替え時において、上記特許文献１においては、上昇傾斜波形を到達電位まで上昇させた後、ＧＮＤ、またはＧＮＤ付近まで急峻に下降させ、続く下降傾斜波形を印加していた。これはその間の所要時間を可能な限り短縮して、各サブフィールド内のリセット期間の時間を可能な限り短縮し、その分を続くアドレス期間、サステイン期間に短縮した時間を割り当てることを目的としている。
【０００６】
しかし切り替え時にパネルを通して維持電極(Ｘ)に電流ノイズが発生し、これによる不要輻射の増大や、その経路に存在するＦＥＴ等の素子に大きなストレスがかかるなどの課題点があった。
また、上記特許文献２においても、上記の課題点に対応した解決策および回路構成は示されていない。
【０００７】
本発明は、以上のような課題に鑑みてなされたものであり、その目的はＰＤＰ装置の技術において、ＰＤＰ装置のリセット期間、さらに言えば、上昇傾斜波形から下降傾斜波形に変化する際、維持電極(Ｘ)に発生する電流ノイズを軽減する技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に開示される発明のうち、代表的な解決手段の概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、ＰＤＰ、駆動回路、及び制御回路等を備えるＰＤＰ装置の技術であって、以下に示す技術的手段を備えることを特徴とする。
【０００９】
本発明のＰＤＰ装置では、駆動回路は、リセット期間において上昇傾斜波形を印加する回路と下降傾斜波形を印加する回路と、上昇傾斜波形と下降傾斜波形の間に鈍った立下り波形を生成するクランプ回路を備える構成とする。また、上昇傾斜波形から下降傾斜波形に切り替わりに対応して、他の電極においても波形を鈍らせるクランプ回路を備える構成とする。
【００１０】
クランプ回路は、２つのＦＥＴを有する双方向スイッチで構成され、パネル側のＦＥＴのゲート部にゲート帰還回路を接続する構成とする。
また、ゲート帰還回路は、コンデンサを、パネル側のＦＥＴのドレイン側と、ゲート抵抗の制御信号の入力側に接続し、更に、並列に接続した抵抗とダイオードを、ゲート抵抗と、制御信号の入力間に接続し、前記ダイオードはゲート信号に向けて順方向に接続した構成とする。
【発明の効果】
【００１１】
本発明によれば、ＰＤＰ装置の技術において、ＰＤＰ装置のリセット期間の維持電極に発生するノイズが低減される効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００１３】
図１〜図７を参照しながら、本発明の実施例１を説明する。実施例１の特徴は、特に図５〜７に示され、ＰＤＰの走査電極に対するリセット波形を出力する駆動回路を示している。
<ＰＤＰ装置>
まず、図１において、本実施の形態のＰＤＰ装置(ＰＤＰモジュール)１００の全体の構成を説明する。本ＰＤＰ装置は、主に、ＡＣ型のＰＤＰ１０と、その駆動及び制御のための回路部とを備える構成である。ＰＤＰモジュールは、図示しないシャーシ部に対して、ＰＤＰ１０が貼り付けられて保持され、回路部がＩＣ等で構成され、ＰＤＰ１０と回路部とが電気的に接続される構成である。
ＰＤＰ１０の維持電極(Ｘ)１１、走査電極(Ｙ)１２、アドレス電極(Ａ)１５は、それぞれ対応する、Ｘ(維持)駆動回路１０１、Ｙ(走査)駆動回路１０２、アドレス駆動回路１０５に対して接続されており、対応する駆動信号の電圧波形によって駆動される。各駆動回路（１０１，１０２，１０５）は、制御回路１０１に接続され制御信号により制御される。制御回路１１０は、ＰＤＰ装置１００の全体を制御するものであり、入力される表示データ(映像信号)をもとに、ＰＤＰ１０の駆動のための制御信号や表示データ等を生成し、各駆動回路へ出力する。また、電源回路１１１は、制御回路１１０等の各回路に対し電源供給する。
＜ＰＤＰ＞
次に、図２において、ＰＤＰ１０の構造の一例を説明する。ＰＤＰ１０は、主にガラス製の前面基板１側の背面部２０１と背面基板２側の前面部２０２とが組み合わされて構成される。背面部２０１において、前面基板１には繰り返し放電を行うための複数の維持電極(Ｘ)１１、走査電極(Ｙ)１２が所定の間隔で第１方向(横方向)に平行に伸びて、第２方向(縦方向)に交互に繰り返して配置されている。これらの電極群(１１，１２)は、第１の誘電体層１３に覆われており、更に第１の誘電体層１３の放電空間に向かう表面は、ＭｇＯ等による保護層１４に覆われている。保護層１４は、第１の誘電体層１３の保護の役割を持つ、二次電子を多く放出する材料である。維持電極(Ｘ)１１及び走査電極(Ｙ)１２は、例えば、それぞれ、直線状で金属製のバス電極と、バス電極に電気的に接続され隣接電極間で放電ギャップを形成する透明電極とから構成されている。
【００１４】
前面部２０２において、背面基板２には、維持電極(Ｘ)１１、走査電極(Ｙ)１２とほぼ垂直方向にアドレス電極１５が配置されており、さらに誘電体層１６に覆われている。アドレス電極１５の両側には隔壁１７が配置され、列方向のセルを区分けしている。さらにアドレス電極１５上の誘電体層１６上及び隔壁１７の側面には紫外線により励起されて赤（Ｒ），緑（Ｇ），青（Ｂ）の可視光を発生する各種の蛍光体１８，１９，２０が列ごとに区別して塗布されている。この前面基板１側の背面部２０１と背面基板２の前面２０２とを、保護層１４と隔壁１７上面部が接するように貼り合わせて、放電空間にＮｅ−Ｘｅ等の放電ガスを封入することにより、ＰＤＰ１０が構成される。
【００１５】
各電極(１１，１２)は、それぞれ第２方向で片側に隣接する他種の電極(１２，１１)と対を成して(Ｘ，Ｙ)による行を形成して、その各セルの放電ギャップで放電が行われる。行に対し更にアドレス電極１５が交差して隔壁１７で区切られる領域に対応してセルが構成される。Ｒ，Ｇ，Ｂのセルのセットで画素が構成される。
【００１６】
ＰＤＰ１０は、上記例の他にも駆動方式に応じて各種構成が可能であり、本発明及び実施の形態の特徴は、これら各種構成に対しても適用可能である。ＰＤＰの他の構成例として、例えば、縦リブに加え列方向のセルを区分けする横リブも設けたボックス状リブ構成がある。また、表示のための各電極(１１，１２)が、第２方向で両側に隣接する他種の電極(１２，１１)とそれぞれ対を成して行を形成して、それらの各セルで放電が可能な構成(いわゆるＡＬＩＳ構成)もある。また、放電が行われないスリットの側で、維持電極１１同士及び走査電極１２同士が隣接して配置される構造、即ち各電極(１１，１２)が(Ｘ，Ｙ)，(Ｙ，Ｘ)，・・・・といったように反転繰り返しで配置される構造などもある。
【００１７】
次に、図３において、ＰＤＰ１０の表示領域の画像(フィールド)の表示における構成及び駆動方式を説明する。１つのフィールド２０は１／６０秒で表示される。１つのフィールド２０は分割された複数（本例では「＃１」〜「＃１０」個）のサブフィールド(ＳＦ)３０により構成される。各サブフィールドはリセット期間ＴＲ３１とアドレス期間ＴＡ３２とサステイン期間ＴＳ３３とからなる。フィールド２０の各ＳＦ３０は、ＴＳ３３の長さ(維持放電回数)による重み付けが与えられており、各ＳＦ３０の点灯オン/オフの組み合わせによって、階調が表現される。図３に示す方式は、「アドレス・表示分離方式」の一例である。即ちＴＡ３２のアドレス動作の放電でＳＦ３０内の点灯オン/オフのセルを選択し、そのセルを次のＴＳ３３のサステイン動作の放電で点灯オン/オフすることにより表示する方式である。
【００１８】
ＴＲ３１では、その直前のＴＳ３３で形成された電荷を消去すると共に、続くＴＡ３２での放電(アドレス放電)を援助・準備する目的でセル内の電荷の再配置・調整の動作(リセット動作)を行う。ＴＡ３２では、ＳＦ３０における発光させるセル(点灯対象セル)を選択決定する放電(アドレス放電)を行う。続くＴＳ３３では、直線のＴＡ３２で選択されたセルにおいて走査電極(Ｙ)１２と維持電極(Ｘ)１１との間(Ｙ−Ｘ)で繰り返し放電を発生させることにより当該セルを発光させる。
＜電圧波形＞
次に、図４において、ＰＤＰ１０の駆動の電圧波形の一例を説明する。図４(a)，(b)，(d)は、それぞれ、ＳＦ３０のＴＲ３１からＴＳ３３における、維持電極(Ｘ)１１、走査電極(Ｙ)１２、及びアドレス電極(Ａ)１５に印加する電圧波形(Ｖｘ,Ｖｙ,Ｖａ)、図４(ｃ)は、その際の放電発光(Ｐ)を示している。ＴＲ３１は、さらに分ければ、例えば第１期間３１１と第２期間３１２で構成される。
【００１９】
まず、ＴＲ３１において、(ｂ)のＶｙでは、第１期間３１１に、Ｖｙで全セルに電荷を形成するための波形として、上昇傾斜波形(ｔｒｐ１)５１が印加される。更に続いて、第２期間３１２に、Ｖｙでセル内に形成された電荷を必要量残して消去するための波形として、下降傾斜波形(ｔｒｎ１)５２が印加される。(ａ)のＶｘでは、(Ｘ-Ｙ)で放電が起こるように、上昇傾斜波形(ｔｒｐ１)５１、下降傾斜波形(ｔｒｎ１)５２のそれぞれと電位差を大きくするための波形４１，４２が印加される。
【００２０】
次のＴＡ３２において、(ａ)のＶｘ，(ｂ)のＶｙにおいて、行方向の表示するセルを決める放電(アドレス放電)を発生させるための波形として、例えば、任意の第Ｎ行目の走査パルス５３、及び、本放電により壁電荷を形成するためのＸ電圧４３が印加される。この走査パルス５３は、行(走査ライン)毎にタイミングをずらして順に印加される。
【００２１】
また、ＴＡ３２では、(ｄ)のＶａにおいて、放電させたいセルでは、走査パルス５３に合わせてアドレスパルス６０が印加されることにより、走査電極(Ｙ)１２とアドレス電極(Ａ)１５の間(Ｙ−Ａ)において放電(アドレス放電)が生じ、対応する維持電極(Ｘ)１１との間(Ｙ−Ｘ)での壁電荷の形成に発展する。
【００２２】
続いて、ＴＳ３３において、(ａ)のＶｘ，(ｂ)のＶｙにおいて、サステインパルス(４４〜４７，５４〜５７)が印加される。例えば、まずＶｘの第１の負極性のサステインパルス４４とＶｙの第１の正極性のサステインパルス５４とが印加され、続いて、Ｖｘの第２の正極製のサステインパルス４５とＶｙの第２の正極性のサステインパルス５５とが印加され、以後同様に、繰り返しの波形が、極性を交互に反転させながらＳＦ２０の重み付けに応じた回数分繰り返し印加される。(ｃ)のＰは（Ｖｘ，Ｖｙ，Ｖａ）によって放電したセルの発光を示している。
【００２３】
ＴＲ３１の第１期間３１１では、Ｖｙの上昇傾斜波形(ｔｒｐ１)５１により、微弱な書き込み放電８１が発生する。また、第２期間３１２では下降傾斜波形(ｔｒｎ１)５２により、やはり、微弱な放電８２が発生する。これらの波形(５１，５２)のように電圧が徐々に変化する波形では微弱な放電(８１，８２)になり、発光量も少ない。続くＴＡ３２では走査パルス５３とアドレスパルス６０により、アドレス放電８３が発生する。更にＴＳ３３では、前記サステインパルスにより、各サステイン放電(８４〜８７)が発生する。
【００２４】
図４では明確には図示していないが、走査電極に印加される上昇傾斜波形(ｔｒｐ１)５１、下降傾斜波形(ｔｒｎ１)５２の間の立ち下がり波形５８、および維持電極に印加される波形４１，４２の間の立ち上がり波形５９は鈍り波形が用いられる。また、ＴＡ３２からＴＳ３３への切り替わり時の操作電極に印加される波形も鈍り波形が用いられる。鈍り波形を用いる理由は、(e)のＩｘ(１)は維持電極(Ｘ)１１に流れる電流波形を示すが、Ｖｙの上昇傾斜波形と下降傾斜波形の切り替え時の立下り時と、アドレス期間ＴＡ３２からサステイン期間ＴＳ３３への切り替わり時に、鈍り波形を用いずに、急峻な波形を用いると、図１０のＸ駆動回路のＳＷ２４に発生する電流ノイズが大きくなるからである。それぞれの電流ノイズは維持電極(Ｘ)と走査電極(Ｙ)に印加する電圧の電位差が大きいために発生する。この電流ノイズの発生が不要輻射の増大や、ＦＥＴ等の素子にかかるストレスが大きくなる原因であった。
＜動作＞
次に、図５，図６において、本実施の実施例を示す。
まずＹ駆動回路１０２の構成を説明する。図５のＹ駆動回路１０２において、回路ブロックとして、上昇傾斜波形出力回路３００、下降傾斜波形出力回路３０１、ＧＮＤクランプ回路３０２、走査ドライバ３０３などを有する。電流経路２００，２０１，２０２は、回路内のスイッチの切り替えに応じた経路を示し、電流経路２００は上昇傾斜波形の出力を、電流経路２０１は下降傾斜波形の出力を、電流経路２０２は上昇傾斜波形から下降傾斜波形へ切り替わるときの出力を示す。
上昇傾斜波形出力回路３００は図４のＴＲ３１の上昇傾斜波形(ｔｒｐ１)５１を出力し、到達電位はＶｓ＋Ｖ１である。スイッチＳＷ５の開放によってトランジスタのベースに電流が流れ込むことによりコレクタとエミッタに電流が流れ、上昇傾斜波形を出力するものであり、トランジスタのベースに流れ込む電流の大きさによって上昇傾斜波形の傾きが変化する。スイッチＳＷ５のオン/オフを間欠的に行い、そのオン/オフ期間を変更することによって、傾きを制御する。
【００２５】
下降傾斜波形出力回路３０１は抵抗Ｒ３が接続されており、それに対し、スイッチＳＷ８が設けられており、抵抗値によって流れる電流が変化し、波形の傾きを制御する。一般的にこの抵抗値が大きいほどこの傾斜は緩やかになり、小さいほど急峻になる。この回路は図４のＴＲ３１の下降傾斜波形(ｔｒｎ１)５２を出力し、到達電位は電源電圧Ｖ２である。
【００２６】
ＧＮＤクランプ回路３０２はスイッチＳＷ６，ＳＷ７を同時にオンすることで点Ａの電位をＧＮＤ電位に下げる。点Ａの電位は上昇傾斜波形を出力するときはプラス側、下降傾斜波形を出力するときはマイナス側にふれるため、点Ａの電位がＧＮＤに貫通しないために、ＧＮＤクランプ回路３０２は双方向スイッチで構成される。この回路は図４のＴＲ３１の上昇傾斜波形(ｔｒｐ１)５１と下降傾斜波形(ｔｒｎ１)５２の切り替え時の立下りを出力する。
【００２７】
走査ドライバ３０３は、１つの走査電極１２に走査パルスを印加する回路であり、集積化された回路の１ビット(一本の走査電極１２)を駆動する回路部分を示している。ＴＡ３２では、スイッチＳＷ１のオンによって、走査パルス電圧Ｖｓｃが走査電極１２に印加され、このとき図４のＴＡ３２の波形が出力され、
走査パルス５３は電源電圧Ｖ２と同電位である。スイッチＳＷ２のオンは主にそれ以外の期間に用い、走査ドライバ３０３に印加した電圧がそのまま走査電極１２に出力され、このとき図４のＴＳ３３の波形が出力され、サステインパルス５４，５６は電源電圧Ｖｓ、サステインパルス５５，５７は電源電圧Ｖ２である。
【００２８】
Ｙ駆動回路１０２では、電源電圧Ｖ１をスイッチＳＷ５で，電源電圧Ｖ２をスイッチＳＷ８で、グランド(ＧＮＤ)をＳＷ６，ＳＷ７で切り替えることにより、Ａ点の電位Ｖ３を決定している。コンデンサＣ１はＳＷ１０とＳＷ６，ＳＷ７によりＶｓにチャージされている。Ａ点の電位Ｖ３からコンデンサＣ１を介すことにより、Ｂ点には(Ｖ３＋Ｖｓ)の電圧が生じ、Ａ点の電位Ｖ３は、スイッチＳＷ４をオンすることにより、走査ドライバ３０３に出力され、(Ｖ３+Ｖｓ)電圧は、スイッチＳＷ３をオンすることで走査ドライバ３０３に出力される。Ｖｓは、サステイン電圧であり、スイッチＳＷ１０をオンしたときに出力される。スイッチＳＷ１０によって制御されるＶｓの極性はプラスであり、スイッチＳＷ８によって制御されるＶ２は下降傾斜波形の出力電圧であるのでマイナスであり、それぞれ、同時にオンしないように制御する。
【００２９】
ＴＲ３１でのリセット波形における傾斜波形を出力する回路には、スイッチＳＷ５の開放により動作を行う上昇傾斜波形出力回路３００と、内部スイッチをオンすることにより動作を行う下降傾斜波形出力回路３０１と、上昇傾斜波形と下降傾斜波形の切り替え時にＳＷ６，ＳＷ７をオンすることによりＧＮＤにショートさせるＧＮＤクランプ回路３０２とを有し、各傾斜波形出力回路(３００，３０１)にて電流を制御することにより、傾斜波形の傾きを変化させる。図４に示すようなＴＲ３１の上昇傾斜波形(ｔｒｐ１)５１は、上昇傾斜波形出力回路３００のスイッチＳＷ５の開放によって電流経路２００を通り出力を行い、同ＴＲ３１の上昇傾斜波形(ｔｒｐ１)５１と下降傾斜波形(ｔｒｎ１)５２の切り替え時の立下り波形５８はＧＮＤクランプ回路のスイッチをオンすることで電流経路２０２を通り出力し、下降傾斜波形(ｔｒｎ１)５２は、下降傾斜波形出力回路３０１の内部スイッチのオンによって電流経路２０１を通り出力される。
【００３０】
ＧＮＤクランプ回路３０２において、抵抗Ｒ５，Ｒ６はゲート抵抗である。スイッチＳＷ６，ＳＷ７はＦＥＴ(電界効果トランジスタ)を使用しており、このＦＥＴのゲート部に本発明の特徴である、コンデンサＣ５，抵抗Ｒ４，ダイオードＤ５で構成されるゲート帰還回路を接続する。回路構成を示すと、Ｃ５はＦＥＴのドレイン側と、Ｒ５の制御信号の入力側に接続し、更に並列に接続したＲ４とＤ５を、Ｒ５と制御信号の入力側に接続する。Ｃ５，Ｒ４はＣＲ回路であるので、Ｃ５，Ｒ４による時定数：Τの分だけゲートの立上り波形が鈍ることになる。例えば、Ｒ４が５００Ω、Ｃ５が１０００ｐＦのとき、Τ＝Ｒ４×Ｃ５＝５００ｎ秒分だけゲートの立上り波形が鈍る。ＦＥＴはゲートに印加するゲート電圧が、ある一定の電圧に達したときにオン状態となりドレイン−ソース間が導通される。この印加されるゲート電圧を鈍らせることで、ＦＥＴがオン状態になる時間が１００ｎｓ〜1μｓになる。このオン状態になる時間の設定について、１００ｎｓ以下だと電流ノイズが軽減されず、1μｓ以上だとリセット期間ＴＲ３１が長くなる問題があるので、このように制御する。
【００３１】
Ｄ５は、ゲートの立上りだけ鈍らせ、立下りは鈍らせないためのものであり、アノード(＋)をゲート側、カソード(−)を制御信号側に接続する。ＦＥＴのオン時、ゲート電圧は、Ｄ５をかわしてＲ４からＲ５を通り、このときＣ５で充電する分遅れてゲート部に印加される。また、Ｒ４からＤ５へ電流が流れないようにＲ４＞Ｒ５である。ＦＥＴのオフ時は、ゲート電圧はＲ５から、ＣＲ回路は介せずにＤ５を通り、出力される。
【００３２】
次に図６において、維持電極(Ｘ)１１のためのＸ駆動回路１０１の構成を説明する。電流経路４００〜４０２は、回路内のスイッチの切り替えに応じた経路を示している。
【００３３】
Ｘ駆動回路１０１では、Ｇ点はＧＮＤに接続されており、コンデンサＣ２１，２２を介すことにより、Ｖｓの電圧、及び−Ｖｓの電圧が生じ、Ｖｓ電圧はスイッチＳＷ２２をオンすることにより出力され、−Ｖｓ電圧はスイッチＳＷ２３をオンすることにより出力される。Ｖｓ，−Ｖｓはサステイン電源であり、それぞれ、スイッチＳＷ２０，ＳＷ２１をオンして、それぞれ、電流経路４００，４０１を通り出力される。図４のサステインパルス４５，４７はＶｓ、サステインパルス４４，４６は−Ｖｓである。ＴＲ３１での、上昇傾斜波形(ｔｒｐ１)５１に対する、マイナスのパルスである図４の波形４１はスイッチＳＷ２３をオンして、電流経路４０１を通り出力する。下降傾斜波形(ｔｒｎ１)５２に対する、プラス側にふれる図４の波形４２は回路５００の電源電圧Ｖ５からスイッチＳＷ２４をオンして、電流経路４０２を通り出力する。このとき、スイッチＳＷ２２，２３はオフになる。
【００３４】
回路５００において、Ｒ１５はゲート抵抗である。スイッチ２４はＦＥＴを使用しており、このＦＥＴのゲート部に、コンデンサＣ１５、抵抗Ｒ１４、ダイオードＤ１５で構成されるゲート帰還回路を接続する。回路構成と動作はＧＮＤクランプ回路３０２と同様であり、ゲートの立上りのみ鈍らせ、ＦＥＴがオン状態になる時間が１００ｎｓ〜1μｓになる。
【００３５】
ここで、繰り返しになるが、ＴＲ３１の電圧波形に対するＸ，Ｙ駆動回路の電流経路について説明する。Ｘ，Ｙ駆動回路の出力部はパネルを通してお互い接続している。まず、ＴＲ３１の３１１では、図５のＹ駆動回路の電流経路２００からパネルを介し、図６のＸ駆動回路の電流経路４０１を通り出力し、ＴＲ３１の３１２に切り替わるとき、電流経路２０２を通り、その後電流経路２０１に移行する。このとき、Ｘ駆動回路は電流経路４０２を通り出力するが、３１１と３１２の切り替え時において、維持電極(Ｘ)１１と走査電極(Ｙ)１２に印加する電圧の電位差が大きいために、電流経路４０２の出力を制御するスイッチＳＷ２４に電流ノイズが発生する。
【００３６】
図７においてＰＤＰ１０の電極に発生する電流ノイズについて説明する。図７(ａ)，(ｂ)は、それぞれ、ＳＦ３０のＴＲ３１における、維持電極(Ｘ)１１、走査電極(Ｙ)１２に印加する電圧波形(Ｖｘ，Ｖｙ)である。(ａ)のVｘにおいて、回路５００にゲート帰還回路を接続したときの、波形４１と波形４２の切り替え時の立上り波形を５９に示す。回路(ｂ)のＶｙにおいて、ＧＮＤクランプ回路３０２にゲート帰還回路を接続したときの、上昇傾斜波形と下降傾斜波形の切り替え時の立下り波形を５８に示す。(ｃ)のＩｘ(１)は本発明であるゲート帰還回路を接続する前の維持電極(Ｘ)１１に流れる電流波形であり、Ｖｙの上昇傾斜波形と下降傾斜波形の切り替え時の立下りに、図６のＸ駆動回路のＳＷ２４に発生する。(ｄ)のＩｘ(２)はゲート帰還回路を接続したときの、維持電極(Ｘ)１１に流れる電流波形であり、Ｖｙの上昇傾斜波形と下降傾斜波形の切り替え時の立下りに、ＳＷ２４に発生する電流ノイズ９１を示す。Ｖｘの立上りとＶｙの立下りを鈍らせたことで、両電極間の電圧変動が緩和され、(ｃ)のＩｘ(１)の電流ノイズ９０より低減されている。
【実施例２】
【００３７】
次に、図８を参照して、本発明の実施例２を説明する。図８に示すように、スイッチＳＷ６，７のそれぞれにゲート帰還回路を接続する。図９(ａ)，(ｂ)は、それぞれ、ＳＦ３０のＴＡ３２，ＴＳ３３における、維持電極(Ｘ) 、走査電極(Ｙ)１２に印加する電圧波形(Ｖｘ，Ｖｙ)であり、図４(ａ)，(ｂ)と同じである。図９(ｃ)のＩｘ(１)はスイッチＳＷ６にゲート帰還回路を接続する前の維持電極(Ｘ)１１に流れる電流波形であり、ＴＡ３２からＴＳ３３への切り替わり時に、図６のＸ駆動回路のＳＷ２４に生じる電流ノイズ９５を示す。(ｄ)のＩｘ(２)はスイッチＳＷ６にゲート帰還回路を接続したときの、維持電極(Ｘ)１１に流れる電流波形であり、Ａ３２からＴＳ３３への切り替わり期間に生じる電流ノイズ９６は、(ｃ)のＩｘ(１)の電流ノイズ９５より低減されている。
【実施例３】
【００３８】
次に、図１０を参照して、本発明の実施例３を説明する。図１０の実施例３のＹ駆動回路１０２において、図５の実施例１のＹ駆動回路と同様に、回路ブロックとして、上昇傾斜波形出力回路３００、下降傾斜波形出力回路３０１、ＧＮＤクランプ回路３０２、走査ドライバ３０３などを有する。Ｖｓ，−Ｖｓはサステイン電圧である。電流経路２１０，２１１，２１２は、回路内のスイッチの切り替えに応じた経路を示し、電流経路２１０は、上昇傾斜波形の出力を、電流経路２１１は、下降傾斜波形の出力を、電流経路２１２は上昇傾斜波形から下降傾斜波形へ切り替わるときの出力を示す。
【００３９】
図１０のＹ駆動回路１０２は、図５のＹ駆動回路１０２と同様に、電源電圧Ｖ１をスイッチＳＷ１５、電源電圧Ｖ２をスイッチＳＷ１８、グランド(ＧＮＤ)をＳＷ１６とＳＷ１７で切り替えることにより、本回路の点Ａ’の電位を決定している。コンデンサＣ１１，１２はＳＷ１０，ＳＷ１１，ＳＷ１６，１７によりあらかじめＶｓにチャージされており、点Ａ’からコンデンサＣ１１，１２を介すことにより、(Ｖ３−Ｖｓ)の電圧、及び(Ｖ３＋Ｖｓ)の電圧を生じさせることができる。つまり(Ｖ３−Ｖｓ)電圧はスイッチＳＷ１４をオンすることにより、走査ドライバ３０３に出力され、(Ｖ３＋Ｖｓ)電圧はスイッチＳＷ１３をオンすることで走査ドライバ３０３に出力される。走査ドライバ３０３は図５の走査ドライバ３０３と同様の制御を行う。
【００４０】
ＴＲ３１でのリセット波形における傾斜波形を出力する回路は図５と同様に、上昇傾斜波形出力回路３００と、下降傾斜波形出力回路３０１と、ＧＮＤクランプ回路３０２とを用い、各傾斜波形出力回路(３００，３０１)にて、実施例１と同様の制御方法によって各傾斜波形を出力させる。図４に示すようなＴＲ３１の上昇傾斜波形(ｔｒｐ１)５１は、上昇傾斜波形出力回路３００によって電流経路２１０を通り出力を行い、上昇傾斜波形(ｔｒｐ１)５１と下降傾斜波形(ｔｒｎ１)５２の切り替え時の立下り波形５８は電流経路２１２を通り出力し、下降傾斜波形(ｔｒｎ１)５２は、下降傾斜波形出力回路３０１によって電流経路２１１を通り出力される。図１０のＧＮＤクランプ回路３０２において、図５のＧＮＤクランプ回路３０２と同様に、ゲート帰還回路を接続することで、電流ノイズの軽減をはかる。
【実施例４】
【００４１】
図１１は走査電極(Ｙ)１２に印加する電圧波形(Ｖｙ)の、ＴＲ３１におけるバリエーションを示している。図１１の波形は全て図５、図１０のＹ駆動回路１０２で出力できる。図１１の(ａ)では、上昇傾斜波形(ｔｒｐ１)５１と下降傾斜波形(ｔｒｎ１)５２の切り替え時の立下りを、０Ｖより高い電位(例えば５０Ｖ程度)まで一旦引き下げた後に、下降傾斜波形(ｔｒｎ１)５２を印加するようにしている。図１１の(ｂ)では、上昇傾斜波形(ｔｒｐ１)５１と下降傾斜波形(ｔｒｎ１)５２の切り替え時の立下りを、０Ｖまで一旦引き下げた後に、下降傾斜波形(ｔｒｎ１)５２を印加するようにしている。図１１の(ｃ)は上昇傾斜波形(ｔｒｐ１)５１と下降傾斜波形(ｔｒｎ１)５２の切り替え時の立下りの途中で、電源電圧Ｖｓを供給することにより一旦Ｖｓまで降下させ、その後、下降傾斜波形(ｔｒｎ１)５２を出力する。このようにすることにより、さらに電極間の電圧変動の差が緩和され、電流ノイズを軽減することができる。
【００４２】
以上説明したように、本実施の形態によれば、ＰＤＰ装置１００及びＰＤＰ１０のＴＲ３１のリセット波形の上昇傾斜波形と下降傾斜波形の切り替え時の立下りをゲート帰還回路によって、維持電極(Ｘ)１１に発生する電流ノイズを軽減し、不要輻射の増大や、ＦＥＴなどの素子にかかるストレスが大きいなどの課題点を解決することができる。
【００４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００４４】
本発明は、ＰＤＰ装置の技術に利用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施の形態のＰＤＰ装置における全体の構成を示す図である。
【図２】本発明の一実施の形態のＰＤＰ装置における、パネル(ＰＤＰ)の構成の一例を示す分解斜視図である。
【図３】本発明の一実施の形態のＰＤＰ装置における、フィールドの構成を模式的に示す図である。
【図４】本発明の一実施の形態のＰＤＰ装置における、電圧波形の構成の一例を示す図である。
【図５】本発明の実施例１のＰＤＰ装置における、走査駆動回路の概略的な構成を示す図である。
【図６】本発明の実施例１のＰＤＰ装置における、維持駆動回路の概略的な構成を示す図である。
【図７】本発明の実施例１のＰＤＰ装置における、電圧波形と電流波形の構成を示す図である。
【図８】本発明の実施例２のＰＤＰ装置における、走査駆動回路の概略的な構成を示す図である。
【図９】本発明の実施例２のＰＤＰ装置における、電圧波形と電流波形の構成を示す図である。
【図１０】本発明の実施例３のＰＤＰ装置における、走査駆動回路の概略的な構成を示す図である。
【図１１】本発明の実施例４のＰＤＰ装置における、電圧波形の構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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