(57)【特許請求の範囲】
【請求項１】
２ｇ／ｃｃより小さい密度を有する層中で組合された酸素、２５ないし３５原子パーセントシリコン、５ないし１５原子パーセント水素及び炭素を含む絶縁体材料であって、
前記絶縁体材料は、空孔間の平均間隔が断面空孔幅より一桁より大きくないように、材料体積に渡って空孔の連続した分布を有する
絶縁体材料。
【請求項２】
１００Ｈｚにおいて４．０より小さい自由空間に対する誘電率を更に特徴とする請求項１記載の材料。
【請求項３】
６３３ｎｍないし６７３ｎｍの波長を有する光に対し、１．４５００より小さい屈折率を更に特徴とする請求項１記載の材料。
【請求項４】
６３３ｎｍないし６７３ｎｍ間の波長を有する光に対し、１．４００ないし１．４５の範囲の屈折率を更に特徴とする請求項１記載の材料。
【請求項５】
上部表面を有する半導体材料の層；
上部表面に沿って形成されたデバイス；
デバイスへの電気的接触を作り、複数の金属レベルを含み、各レベルは導電性要素を含む相互接続構造；及び
導電性要素の部分間を電気的に分離するよう配置され、酸素；少なくとも２５原子パーセントのシリコン；５ないし１５原子パーセントの水素；及び炭素を含み、６３３ｎｍないし６７３ｎｍの波長の光に対し、１．４５より小さい屈折率を特徴とする少なくとも１つの誘電体層を含み、
前記少なくとも一つの誘電体層は、空孔間の平均間隔が断面空孔幅より一桁より大きくないように、層体積に渡って空孔の連続した分布を有する
半導体構造。
【請求項６】
半導体層上に形成された少なくとも１つの導電性要素を有する相互接続の第１の上部レベル；
半導体層と第１の上部レベルの間に形成された少なくとも１つの導電性要素を有する相互接続の少なくとも１つの下部レベル；
多孔質層内で組合された酸素；少なくとも２５パーセントのシリコン及び少なくとも５原子パーセントの水素；及び炭素を含み、２ｇ／ｃｃより小さい密度を有し、下部レベルの導電性要素から第１の上部レベルの導電性要素を電気的に分離するよう配置された第１の絶縁性材料を含み、
前記第１の絶縁性材料は、空孔間の平均間隔が断面空孔幅より一桁より大きくないように、材料体積に渡って空孔の連続した分布を有する
半導体構造。
【請求項７】
半導体層上に形成された導電性要素の上部相互接続レベル；
半導体層及び第１の上部相互接続レベル間に形成された導電性要素を有する少なくとも１つの下部相互接続レベル；及び
少なくとも２５パーセントのシリコン；少なくとも５０原子パーセントの酸素；５ないし１５パーセントの水素；及び炭素を含み、希釈ＨＦを含むエッチャント中で４：１ないし２０：１の熱成長二酸化シリコンに対する湿式エッチング比を特徴とする第１の絶縁性材料を含み、
前記第１の絶縁性材料は下部レベルの導電性要素から上部レベルの導電性要素を絶縁するよう配置され、
前記第１の絶縁性材料は、空孔間の平均間隔が断面空孔幅より一桁より大きくないように、材料体積に渡って空孔の連続した分布を有する
半導体構造。
【請求項８】
半導体層上に形成された相互接続部の上部レベル；
半導体層と第１の上部レベルの間に形成された相互接続部の少なくとも１つの下部レベル；
酸素；少なくとも２５原子パーセントのシリコン；５ないし１５原子パーセントの水素；及び炭素を含み、４５ＧＰａより小さいヤングモジュラスを持ち、下部レベルの部分から第１の上部レベルの部分を電気的に絶縁するよう配置された絶縁性材料の多孔質層を含み、
前記絶縁性材料の多孔質層は、空孔間の平均間隔が断面空孔幅より一桁より大きくないように、材料体積に渡って空孔の連続した分布を有する
半導体構造。
【請求項９】
半導体層上に形成された相互接続部の上部レベル；
半導体層及び第１の上部レベル間に形成された相互接続部の少なくとも１つの下部レベル；及び
酸素、少なくとも２５原子パーセントのシリコン、５ないし１５パーセントの水素及び炭素を含む絶縁体材料の層を含み、
前記絶縁性材料の層は、空孔間の平均間隔が断面空孔幅より一桁より大きくないように、材料体積に渡って空孔の連続した分布を有する
半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造用に改善された誘電体及び機械的特性を有する絶縁体材料を供することに関する。より具体的には、本発明は半導体電気製品の製造において、そのような材料を供給するための新しい材料及び方法に関する。
【背景技術】
【０００２】
半導体集積の密度が増加し続けるとともに、複雑な回路上の多レベル相互接続の集合度及びコンパクトさも進みつつある。形状寸法及び間隔がより小さくなるとともに、半導体デバイスの速度は個々のトランジスタのスイッチング速度にはあまり依存しなくなり、相互接続構造の電気的特性に、より依存するようになる。具体的には、相互接続回路上を伝搬する信号の速度は、線抵抗及び容量とは逆に変化するため、半導体相互接続の要件は、超大規模集積（ＵＬＳＩ）の努力の最も必要な点の１つと、現在考えられる。すなわち、より低い抵抗をもつ導電体は、電流密度を増すために求められ、より低い誘電率をもつ絶縁体材料は、回路容量を減すため望まれる。
【０００３】
従って、より複雑なデバイスがより小さな形状で製造されるにつれ、Ａｌ相互接続の代りにＣｕメタライゼーション方式を使用する動きがあり、シリコン酸化物絶縁体の代りを見い出す努力がなされてきた。半導体デバイス中で用いられる最も一般的な絶縁体材料の中で、シリコン酸化物は３．９かそれ以上（自由空間に対して）の誘電率を持ち、その値は一部水分の含有量に依存することに、注意する必要がある。
【０００４】
電気的動作特性を維持し、改善するために、より低誘電率を有する新しい絶縁体材料の開発が必要になってきている。特に、抵抗−容量（ＲＣ）時間遅れと容量性結合を減す努力により、いわゆる“低Ｋ”誘電体、すなわちシリコン酸化物に比べ相対的に低い誘電率を特徴とする絶縁体材料が、より広く使われるようになった。
【０００５】
形状が０．２５ミクロンルール以下になり、０．１ミクロンに向うにつれ、低Ｋ誘電体の熱的及び機械的な特性は、現在の製造プロセス、たとえば化学−機械研磨（ＣＭＰ）との両立性に限界が生じた。たとえば、誘電率を下るのに役立つ所望の多孔性により、半導体構造上にそれらの材料を形成すると、ＣＭＰにはあまり適さない機械的特性を生じた。すなわち、典型的な場合、スピン−オン（ポリマの場合）又は堆積（無機誘電体の場合）される絶縁体材料は比較的軟いか薄い材料であることが知られ、研磨工程中、十分な制御ができない。
【０００６】
軟く薄い低Ｋ誘電体を量産に適合させるためには、確立されたプロセス装置を用いるため、低Ｋ材料上により堅固なキャップ誘電体材料を堆積させることが含まれる。たとえば、シルセキオケン水素（自由空間に対して約Ｋ＝３）は二酸化シリコンに代る強い候補であり、高い熱安定性、優れた間隙充填特性及び低漏れ電流をもつ。それにもかかわらず、この材料は標準的なＣＭＰに適さないため、量産はＣＭＰ操作の前に、プラズマ促進化学気相堆積（ＰＥＣＶＤ）により形成されたシリコン酸化物被膜を必要とし、研磨はこのキャップ層に限られている。キャップ材料の使用により、ＣＭＰプロセスは可能になったが、これは高動作回路に対しては、最適とは言えない。すなわち、著しく高い誘電率を持つため、キャップ酸化物は電気的回路特性に影響を及ぼす可能性がある。他方、キャップ酸化物を必要としない低Ｋ誘電材料が提供できれば、半導体デバイスの製造はより簡単なプロセスになり、低価格で回路動作の改善も可能になる。
【０００７】
０．２ミクロン以下のプロセスで低Ｋ材料を用いて成功するための最も重要な２つの特性は、（異なる材料への）固着性と機械的堅固さ（ＣＭＰに対し）である。ある種の形のシルセキオケン水素は、空孔体積を制御することにより、約１．５の誘電率を示すことができる。それらは金属ボンドパッド及び異なる誘電材料のような他の材料に対し、比較的良好な固着性を示す。もちろんこれらの好ましい結果は、たとえば上に誘電体を形成する前に、表面を十分洗浄するといった最適化されたプロセス条件に大きく依存することがあるが、これらの特性は量産雰囲気中で得られる。動作の進歩及び材料の両立性に対し、低Ｋ誘電体の機械的特性を適合させる製造可能な解は、一般的に酸化物キャップ研磨層を供給することに制限されてきた。上に高い誘電率をもつ比較的硬いキャップ層を必要としない低Ｋ誘電材料は、製造をより簡単にし、多レベル相互接続の特性を改善するであろう。
【０００８】
［本発明の要約］
一般に、先に述べた問題の解は、低誘電率及びＣＭＰ操作に適した機械的特性の両方を持つ材料により、与えられる。本発明は回路構造の相互接続間に、低誘電率を有する絶縁性材料を、比較的簡単かつ価格的に効率良く置くことを可能にする。本発明の一実施例に従うと、多孔質絶縁性材料は酸素、２５ないし３５原子パーセントのシリコンと、５ないし１５原子パーセントの水素を含み、２ｇ／ｃｃより小さい密度をもつ。あるいは、上述の範囲で酸素、シリコン及び水素を有する層は、６３３ないし６７３ｎｍ間の波長に対し、１．４５より小さい屈折率をもつ。
【０００９】
別の実施例において、デバイスはトランジスタデバイスへの電気的接触を作る相互接続構造を有する半導体層の表面に沿って形成される。相互接続構造は第１及び第２の導電性要素と、導電性要素の部分間を分離するよう配置された誘電体層を含む。誘電体層は酸素、少なくとも２５原子パーセントのシリコン及び５ないし１５原子パーセントの水素を含み、６３３ないし６７３ｎｍ間の波長における光に対し、１．４５より小さい屈折率を有する。本発明の別の形において、上述の組成範囲で酸素、シリコン及び水素を有する誘電体層は、希釈ＨＦから成るエッチャント中で、熱的に成長させた二酸化シリコンに対し、４：１ないし２０：１の範囲で湿式エッチング比をもつ。
【００１０】
また、半導体層上に形成された相互接続部の第１の上部レベル、半導体層と第１の上部レベル間に形成された少なくとも１つの下部レベルの相互接続部、酸素、少なくとも２５原子パーセントのシリコン、５ないし１５原子パーセントの水素を含む絶縁材料の多孔質層を含む半導体構造についての別の実施例も示されている。多孔質層は４５ＧＰａより小さいヤングモジュラスを特徴とし、第１の上部レベルを下部レベルの部分から電気的に分離するために配置されている。あるいは、多孔質層は２ｇ／ｃｃより小さい密度を特徴とする。
【００１１】
半導体デバイスの作製方法の一実施例に従うと、半導体層は上部表面を有し、多レベルの相互接続が半導体層上に形成され、各レベルは少なくとも１つの導電性部分を含む。ＴＥＯＳの分解により部分間に２ｇ／ｃｃより小さい密度の誘電層を形成することにより、部分は他の部分から、電気的に分離される。
【００１２】
本発明に従うと、絶縁材料の多孔質層が、半導体構造上の相互接続部の２つのレベル間に形成される。層は酸素、少なくとも２５原子パーセントのシリコン及び５ないし１５原子パーセントの水素を含む。１つの形において、層は層体積のほとんどにおいて、空孔の均一な分布を含む。
【００１３】
［詳細な記述］
添付図面に従う詳細な記述から、本発明はより完全に理解されるであろう。図面において：
図及び説明を通じて、同様の数字は同様の要素をさす。図面に示された各部は、実際とは比率が異なる。
【００１４】
ここで用いるメタライゼーション又はメタライゼーション構造という用語は、１ないし複数の回路機能を果たすのを支持するような構成の複数の導電体要素又は相互接続部を意味する。複雑な回路の設計において、メタライゼーション構造は順次形成された層のレベル又は段を含み、それから導電性要素が生じ、相互に分離されている。１つの層の導電性要素は、回路機能を果すため、貫通コンタクト又は導電性プラグを通して、１ないし複数の他の層の導電性要素に、共通に接続されている。
【００１５】
ここで用いるメタライゼーションという用語は、たとえば要素の回路網を作るためのフォトリソグラフィ及び付随したエッチング技術といったプロセスの同じ工程中に形成される複数の導電体要素又は相互接続部分を意味し、それらのいくつかは相互に電気的に分離されている。導電性要素はポリシリコン、Ａｌ，Ｃｕ又は他の材料から成ってよく、合金でも良く、シート抵抗を減すため、シリサイドを含んでよい。一般に、要素はたとえばトランジスタ電極及び電圧源といった導電性領域間の電気的接続を作るが、要素は同じメタライゼーションレベル上に形成された空間的に離れた形状間の接続をしてもよい。従って、多レベル相互接続構造は、メタライゼーションの多レベルを含むメタライゼーション構造である。そのような要素のアセンブリは、時にはワイヤリング又は相互接続システムと呼ばれる。
【００１６】
本発明は個別のトランジスタ機能、パワー動作又は低パワー機能を果たすものを含む広範囲の半導体設計に、適用できる。好ましい実施例において、本発明は４つ又はそれ以上のメタライゼーションレベルを有する集積回路に、適用される。
【００１７】
説明を簡単にするため、示された実施例はメタライゼーションの４つのレベルを示すが、以下に示す指針から、同じ原理はメタライゼーションの５，６，７及びそれ以上のレベルに容易に適用できることが、明らかになるであろう。
【００１８】
多レベル相互接続レベル中で相互に導電体を電気的に分離するシリコン酸化物を形成するために、多くの方法が一般に使える。テトラエチルオルト珪酸エステル又はＴＥＯＳ、Ｓｉ（ＯＣ２Ｈ５）４はそのような用途に対し、シリコン酸化物を形成する際の広く用いられているプリカーサである。シリコン酸化物を形成するための気化した液体ＴＥＯＳの分解は、６５０Ｃないし７５０Ｃ間の低圧（サブトール）化学気相堆積（ＣＶＤ）により、典型的な場合起る。そのようなＴＥＯＳを基本とする堆積は、良好な均一性と段差被覆をすることが知られている。一般に、堆積した薄膜は、しばしば二酸化シリコンと呼ばれるが、シリコンの非化学量論的組成の酸化物であると理解されている。たとえば、１０％までの反応性酸素といったオゾン（Ｏ３）を含む酸素過剰な雰囲気において、より低い温度で良好な適合性、低粘着性及び改善された間隙充填特性が得られる。典型的な反応雰囲気は４００Ｃ、３００Ｔｏｒｒで、４毎分標準リットル（ｓｌｍ）の酸素（酸素は６パーセントのオゾンを含む）、１．５ｓｌｍＨｅ及び３００毎分標準立方センチメートル（ｓｃｃｍ）ＴＥＯＳを含む。これらの条件下で、堆積速度は５０Å／秒（５ｎｍ／秒）ないし１２０Å／秒（１２ｎｍ／秒）の範囲である。ＴＥＯＳは液相又は気相で供給してよい。一般にＴＥＯＳはＨｅ流中に注入され、次に反応チャンバの近くでＯ３／Ｏ２と混合される。堆積した誘電体は少なくとも２．２ｇ／ｃｃから上の密度、１００Ｈｚにおいて（自由空間に対し）約４．３の誘電率をもつ。間隙充填特性はメタライゼーションの同じレベル上の近接して分離された部分間の領域に対して、適している。
【００１９】
本発明についてここでは一般的に多孔質絶縁体をとりあげ、好ましい実施例においては、シリコン酸化物層と呼ぶ。本発明は従来のメタライゼーション後の間隙充填、すなわち各金属層を形成した後に、絶縁層の形成用に上述の反応を評価している間に発見した原理に基く。実験を通して、オゾン反応ＴＥＯＳの特性は、得られる酸化物層の特性とともに、堆積条件を変えることにより、顕著に変えられることが決定づけられた。堆積表面に沿ってあるいは付近の変化する物理的又は電気的特性は、ＴＥＯＳ−堆積薄膜の堆積速度と密度の両方を減しうると信じられる。一般的にある種の要因がＴＥＯＳ反応生成物が従来の比較的高密度の薄膜が、堆積表面に沿って堆積できる程度を、制限しうることが明らかである。従来そのような要因は、問題となる可能性があるとみなされてきたが、現在これらの同じ要因が堆積した薄膜中の空孔の形成を容易にするために制御でき、それによって比較的多孔質で、低密度のシリコン酸化物薄膜が生成できると認識されている。多孔質ということで、堆積した材料は空孔を含み、それによって気体状の拡散が可能になる可能性があるが、必ずそうなるわけではない。空孔は本質的に多孔質であるのが好ましい。
【００２０】
また、低密度で多孔質であるため、酸化物材料のこの薄膜は、先に述べた従来のＴＥＯＳ堆積薄膜とともに、多くの他のシリコン酸化物薄膜に比べ、比較的低誘電率を持つと信じられている。そして、他の低Ｋ誘電体材料と異なり、このＴＥＯＳ堆積多孔質絶縁体は、ＣＭＰに適した機械的特性をもつ。
【００２１】
例として、シリコン酸化物表面上に低ＫＴＥＯＳ堆積薄膜を形成するための適切な堆積条件は、以下の通りである。（１）シリコン酸化物堆積表面を、たとえばシリコン窒化物の単原子層のような薄い層で、不活性化する。（２）オゾンの（酸素に対する）濃度を１０パーセントかそれ以上、好ましくは約１２パーセントかそれ以上増すことによって、従来の反応雰囲気を修正する。
【００２２】
最初に図８ないし１６を参照すると、本発明の原理を取り入れた回路構成の２つの例が、部分的な断面図で示されている。図８は金属削除エッチングプロセスで形成したほぼ完成に近い多レベル相互接続構造（１００）を示す。図１６はデュアルダマシンプロセスで形成されたほぼ完成に近い多レベル相互接続構造（２００）を示す。以下の図面及びプロセスの説明は、ＴＥＯＳ堆積低Ｋ誘電体の具体的な応用を示すが、実施例は単なる例である。本発明はここで述べるように、複雑なＣＭＯＳ構造に特に有用であるが、ＭＯＳデバイス又はシリコン構造にすら、全く限定されることはない。バイポーラ、ＢＩＣＭＯＳ及び多レベルの回路相互接続を有する化合物半導体構造は、同じ概念を取り入れることができる。同様に、相互接続構造は、特定の型又は材料の組合せに限定されない。Ａｌ及びＣｕ合金はシリサイド上で好ましいが、これらの材料及び他の材料の組合せも、具体的な回路用途に対し、適切なレベルのコンダクタンスを与える。
【００２３】
図１を参照すると、集積回路構造（１０）が図８の構造（１００）を形成する出発点として、また図１６の構造（２００）を形成する出発点として示されている。構造（１０）はシリコン層（２２）の表面（２０）に沿ったｎ形領域（１６）及びＰ形領域（１８）中に従来通り形成されたＣＭＯＳトランジスタデバイス（１４）を含む。浅いトレンチ分離領域（２４）が、シリコン層（２２）上に形成されている。
【００２４】
例として示したデバイス（１４）は金属−酸化物−シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）で、詳細には述べない。そのような構造に精通した人は、デバイス（１４）はゲート領域とともに、従来のソース、チャネル及びドレイン領域を含むことを、容易に認識するであろう。ＭＯＳゲート領域は典型的な場合、周囲に形成された側壁誘電体フィラメントを有する誘電体層上のポリシリコン層である。構造（１００）を形成するために、トランジスタデバイス（１４）上に化学気相堆積（ＣＶＤ）により、シリコン酸化物層（２８）を堆積させる。特に、各種のトランジスタ領域及び後に形成される第１のレベルのメタライゼーション間の接続をするために、接触（３０）をその中に従来通り形成する。接触は最初４００Ｃで約６００Å（６０ｎｍ）のＴｉ障壁層を貫通孔中に堆積させ、続いて約７５０Å（７５ｎｍ）のＴｉＮを（やはり４００Ｃで）堆積させることにより形成される。次に、４０００Å（４００ｎｍ）のＷを４２５Ｃで堆積させ、シリコン酸化物層（２８）上からＷを除去し、第１のレベルのメタライゼーションの形成前に、十分平坦にするのに必要なため、構造を研磨する。
【００２５】
金属削除エッチングプロセスに従う構造（１００）（図８）の形成について、図２−８に示されている。第１のレベルの相互接続についての以下の記述は、その後の各レベルの相互接続に適用される。従って、その後のメタライゼーションの形成については、詳細に述べない。下の接触（３０）の組を規定した後、第１のメタライゼーションレベル（５０）が一般によく知られた工程で、形成される。たとえば、Ｔｉ／ＴｉＮ積層構造（たとえば３７ｎｍのＴｉ，６０ｎｍのＴｉＮ）を形成するために、４００Ｃで連続的にスパッタし、アニールが続き、次に４００ないし７００ｎｍのＡｌ／Ｃｕ合金及び２５ｎｍのＴｉＮを堆積させる。標準的なパターン形成及びエッチングプロセスにより、一群の相互接続部（４０）を規定し、図２中に示されたメタライゼーションレベル（５０）を形成する。相互接続レベル（５０）上及びその後形成されるレベル（６０，７０）及び（８０）上に、１レベルの多孔質絶縁体を堆積させる。本発明の好ましい実施例に従うと、一度メタライゼーションレベルが規定されたら、メタライゼーションレベル上に絶縁層を形成するプロセスが、シリコン酸化物薄膜中に多孔質特性を生成する表面層を堆積させることから始る。シリコン窒化物又はシリコンオキシナイトライド［ＳｉＯｘＮｙ（Ｈ２）］を堆積させるために、ＮＨ３又はＨ２Ｏプラズマ処理をすることにより、適切な表面層が生じる。たとえば、Ｓｉ３Ｎ４又はＳｉＯｘＮｙの薄い本質的に単原子の層（５０）を、絶縁体レベル（２８）の露出された部分上に堆積させる。プラズマ処理は１０Ｔｏｒｒ、１００ｓｃｃｍのＮＨ３又はＨ２０流量、１００ないし１０００ワットにおける１３．５６ＭＨｚ  ＲＦパワー、２００ないし４００Ｃの温度で、約１ないし２ｓｌｍのＮ２又はＨ２希釈ガス流で行ってよい。層（５６）は図３に示されている。
【００２６】
次に、第１のいつくかの多孔質シリコン酸化物層（１４０）（１４０ａと印されている）を、本発明に従って堆積させる。シリコン酸化物層（１４０）（やはり図８参照）は、ＴＥＯＳとともにＯ３／Ｏ２の熱ＣＶＤ反応により、形成してよい。多孔質酸化物を生じるＴＥＯＳ堆積の例は、４００Ｃ、６００Ｔｏｒｒ、１．５ｓｌｍ  Ｈｅ、１０パーセントのＯ３を含むｓｌｍ酸素及び３００ｓｃｃｍ  ＴＥＯＳで行われる。図４を参照のこと。これらの条件下で、酸化物は約６０Å／分の速度で堆積するであろう。次に、堆積した層（１４０ａ）を従来の方式で研磨すると、図５の構造が得られる。
【００２７】
次に、完成したメタライゼーションレベルと次のメタライゼーションレベル間を、電気的に接続するために、多孔質低Ｋ誘電体層（１４０ａ）中に、第２のレベルの接触（３０）を形成する。第１のレベルの接触について述べたように、最初にＴｉ障壁層を堆積させ、次にＴｉＮの堆積及びＷの堆積をして、第２のレベルの接触を形成する。次に、接触（３０）を完全に規定するために、堆積させた金属を研磨する。図６を参照のこと。
【００２８】
追加されたメタライゼーションレベル（６０，７０）及び（８０）のそれぞれが形成される時、図２−６に示されたような上述の一連のプロセス工程をくり返す。たとえば、図７を参照のこと。この図は多孔質層（１４０ａ）上に形成され、下の接触（３０）と電気的に接触するメタライゼーションの第２のレベル（６０）（相互接続部（４０）を含む）を示す。図８に示された構造（１０）はそれぞれ多孔質酸化物層（１４０ａ，１４０ｂ，１４０ｃ又は１４０ｄ）の１つで被覆された４つのメタライゼーションのレベルを含む。最上部のメタライゼーションレベル（８０）を形成し、付随した接触が完成すると、構造は２００ｎｍないし１ミクロンの最終的な不活性化材料（典型的な場合、従来のＳｉ３Ｎ４）で被覆され、更に外部への接続のため、接触が作られる。
【００２９】
ダマシンプロセスに従う構造（２００）（図１９）の形成が、図９−１８に示されている。第１のレベルの相互接続についての以下の説明は、相互接続のその後の各レベルに適用される。従って、その後のメタライゼーションレベルの形成については、詳細に述べない。下の接触（３０）の組が規定された後、メタライゼーション上への絶縁層形成のプロセスが、多孔質酸化物薄膜を生成させる表面層の形成で始る。それらはＮＨ３又はＨ２Ｏプラズマ処理で形成してよい。たとえば、Ｓｉ３Ｎ４の薄い本質的に単原子の層（２３６）を、絶縁体レベル（２８）の露出された部分上に堆積させる。層（５６）（図３）について上で述べたプロセスの詳細が適用される。図９を参照のこと。
【００３０】
次に、第１の複数の多孔質シリコン酸化物誘電体層（２４０）（２４０ａと印されている）を、本発明に従って堆積させる。図１０を参照のこと。シリコン酸化物層（２４０）（やはり図１９参照）は、Ｏ３／Ｏ２とＴＥＯＳの熱ＣＶＤ反応により、形成される。多孔質酸化物を生じるＴＥＯＳ堆積の例は、４００Ｃ、６００Ｔｏｒｒ、１．５ｓｌｍ  Ｈｅ、６ｓｌｍ酸素（１０パーセントのＯ３を含む）及び３００ｓｃｃｍ  ＴＥＯＳで行われる。これらの条件下で、酸化物は約６０Å／分の速度で堆積することが知られている。
【００３１】
次に、シリコン酸化物層の堆積から始り、第１の最下層レベルのメタライゼーション（２６０）が、多孔質低Ｋ誘電体層（２４０ａ）中に形成される。シリコン酸化物層がパターン形成及びエッチングされ、多孔質層（２４０ａ）を貫きＳｉ３Ｎ４層（２３６）まで下方に開口を形成するため、標準的なエッチング工程用に、ハードマスク（２６２）が形成される。メタライゼーションレベル（２６０）の相互接続部（４０）が、最初ＴａＮをスパッタし、次に銅を電解メッキすることにより、開口中に形成される。あるいは、ＴａＮ層をＴａ層上に堆積させることができる。次に、銅を研磨すると、図１１に示された構造が形成される。次に、所定の場所に残ったハードマスク（２６２）を用いて、Ｓｉ３Ｎ４層をその上に堆積させ、再び多孔質シリコン酸化物薄膜を生成させる表面層を堆積させる。上述のように、そのような層はＮ２Ｏプラズマ処理で形成してもよいが、図に示された実施例の場合は、Ｓｉ３Ｎ４の薄い本質的に単原子の層（２６４）を堆積させる。プロセスの詳細は、層（２３６）について上で述べたとうりである。図１２を参照のこと。
【００３２】
たとえば層（２４０ａ）について上で述べたように、ＴＥＯＳからシリコン酸化物を化学気相堆積により堆積させることにより、別の多孔質シリコン誘電体層（２４０ｂ）を、本発明に従って堆積させる。次に、多孔質層（２４０ｂ）上に、（層（２６４）について述べたように）Ｓｉ３Ｎ４層（２６６）を堆積させる。層（２６６）により、多孔質シリコン酸化物を生成させる堆積表面の存在が確実になり（図１４を参照）、層（２４０ａ）及び（２４０ｂ）について述べたのと同じ方式で、多孔質シリコン誘電体層（２４０Ｃ）を堆積させる。図１５は層（２４０Ｃ）を示す。デュアルダマシンメタライゼーションレベル（２７０）の規定を始めるために、（層（２６２）について述べたように）シリコン酸化物ハードマスク層（２６８）を次に堆積し、パターン形成する。最初、層（２４０Ｃ）、層（２６６）及び層（２４０ｂ）を貫いて貫通孔（２７２）をエッチングし、Ｓｉ３Ｎ４層（２６４）で止める。図１６を参照のこと。次に、ハードマスク層（２６８）の一部を除去するために、追加されたフォトマスクパターン形成でメタライゼーショントレンチ（２７４）をエッチングする。エッチャントはＳｉ３Ｎ４層（２６４）を貫いて浸透し、第１のメタライゼーションレベル（２６０）中の銅で止る。図１７を参照のこと。ＴａＮを貫通孔（２７２）及びトレンチ（２７４）中に堆積させ、続いて銅メッキとＣＭＰをすると、図１８に示された完成したメタライゼーションレベル（２７０）が生じる。
【００３３】
たとえば、レベル（２８０）及び最上部レベル（２９０）のような追加されたメタライゼーションレベルが形成され、図１９の構造が生じるまで、図１２−１８を参照して述べたプロセス工程をくり返す。図示されていないが、より複雑な構造のためには、多孔質酸化物層（２４０）を組込んだより多くのメタライゼーションレベルが考えられる。メタライゼーションレベル（２６０，２７０，２８０）及び（２９０）を生成させるためのエッチング化学及び金属の形成に関する詳細は、良く知られている。詳細の例は、審査中の米国特許出願第０９／４６４，８１１号及び０９／４８８，８１０号に述べられている。また、ジェイ・エル・イェ（Ｊ．Ｌ．Ｙｅｈ）ら、“逆ピラープロセス：Ｉ．ＶＬＳＪ中の相互接続の新しい方式”，エイティーアンドティー・テクニカルメランダム、５２１６８−８７１２０４−３０ＴＭ，１９８７；シー・ダヴリュ・カアンタ（Ｃ．Ｗ．Ｋａａｎｔａ）ら、“デュアルダマシン：ＵＬＳＩワイヤ技術”、１９９１、アイイーイーイー・ＶＬＳＩ多レベル相互接続コンファレンス，１４４頁、及びイー・バース（Ｅ．Ｂａｒｔｈ）ら、“０．１８μｍ相互接続のための銅及びフッ化シリケートガラスの集積”，２０００国際相互接続技術コンファレンス、２１９頁を参照のこと。メタライゼーションレベルを形成したら、完成したデュアルダマシン構造はシリコン窒化物最終不活性化層で被覆され、外部への接続のため更に接触が作られる。
【００３４】
たとえば層（１４０）及び（２４０）のような先に述べた多孔質シリコン酸化物層は、従来のＴＥＯＳ堆積組成及びオゾン化ＴＥＯＳ堆積層とは区別される。表１及び表２を参照のこと。
【表１】
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【表２】
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【００３５】
本発明に従って堆積させた多孔質シリコン酸化物層の屈折率及び密度は、（一部は多孔質の度合いに依存して）変ると予想されるが、６３３ｎｍ及び６７３ｎｍの間の波長に対する屈折率の具体的な値は１．４２ないし１．４５と信じられ、プラズマ堆積ＴＥＯＳ（ｎ＝１．４５９）及びプラズマ堆積オゾン化ＴＥＯＳ（ｎ＝１．４５４）とともに、波長６３３ｎｍないし６７３ｎｍ間の波長に対する熱成長二酸化シリコン（ｎ＝１．４６２）の典型的な値より、下の範囲にある。
【００３６】
本発明のいくつかの実施例は、ＴＥＯＳ堆積低Ｋ薄膜中に多孔質特性を生じると確信されるたとえば層（５６）及び（２６６）のような堆積表面層の堆積を含むが、そのような表面層の形成は層（１４０）又は層（２４０）のような多孔質層の堆積に、常に必要であることは知られていない。たとえば、図１５に示される間にはさまれた窒化物層（２６６）なしでも、層（２４０ｂ）上に多孔質層（２４０ｃ）を堆積させることは可能である。
【００３７】
多孔質絶縁体材料の堆積機構には、いくつかある。多孔質層の形成を助けるたとえばシリコン窒化物のような特定の表面材料を形成する場合、ある種の表面相互作用特性が広がり、ＴＥＯＳ成分との相互作用を妨げ、５００ないし７００ｎｍ／秒という比較的低い堆積速度から明らかなように、吸着を妨害する可能性がある。
【００３８】
オリゴマが表面上に吸着される割合は、少なくとも一部反応雰囲気が電気的に負である程度に依存することがわかる。比較的高濃度の酸素イオンがオゾン過剰の気体混合物から生じ、ＴＥＯＳと反応し、電気的に負の気体オリゴマが形成される。堆積表面も電気的に負である。オゾン濃度を増すか、フッ素を添加することによっても、混合物はより電気的に負になり、更に、堆積速度は下る。従って、電気的に負の基板による電気的に負のプリカーサの反発が増すことによって、シリコン酸化物の多孔性は増す可能性がある。
【００３９】
ＴＥＯＳの分解による水の副生成物も、オゾンの濃度とともに増加する。堆積表面付近の水の量が増すことにより、シリコン酸化物母体を形成するために表面で反応しなければならない疎水ＴＥＯＳオリゴマの相互作用が妨げられる。
【００４０】
本発明の多くの実施例において、たとえば層（１４０）のようなＴＥＯＳ堆積シリコン酸化物層は、層体積の大部分に渡って空孔の連続した分布をもつ。連続した分布ということは、多孔質層中の孔又は空孔間の平均間隔が断面空孔幅より平均して１桁より大きくないことを意味する。断面空孔幅は層を貫く平面に沿ってとった断面に沿って観測した時の空孔の幅である。平均断面空孔幅は、多孔質層の全体又は一部を貫く平面に沿って１ないし複数の各断面をとって観測した時、観測される空孔の多く又は全部の幅を測定することによって決められる空孔の平均の幅である。本発明の多くの実施例において、孔又は空孔の平均間隔は、平均断面空孔幅より、本質的に小さくできると確信される。
【００４１】
断面空孔組成というのは、本発明に従って形成された多孔質層の全体又は一部を貫く平面に沿ってとった固体材料が占める断面積の割合を意味する。断面空孔幅は付随した作製条件に必要な機械的な完全性の限界を越えるべきでない。ここで示した用途の場合、ヤングモジュラスは少なくとも５ＧＰａあることが望ましい。本発明の多くの実施例において、２ｎｍないし１２ｎｍの最大断面空孔幅の範囲の空孔の連続した分布があり、平均断面幅は４ｎｍないし５ｎｍである。しかし、空孔は０．５ｎｍより小さい幅を持ってよい。
【００４２】
多孔質絶縁体の好ましい実施例の成分及び特性は多くあるが、他の成分とＳｉとの組合せも、表２に示したものと同様の範囲の特性をもつ多孔質材料を作ると予想される。具体的には、酸素が主成分である必要はなく、多孔質絶縁体は酸素とともに窒素を含んでよい。
【００４３】
本発明はマイクロプロセッサ、ディジタル信号プロセッサ又はいわなるチップオンシステムのような４ないしそれ以上のレベルの相互接続を有する複雑な半導体構造中で、最も有用である。そのようなデバイスは、たとえば．２５ミクロン及びそれ以下の形状で、ＵＬＳＩプロセスにより作製された時、本発明で得られる低Ｋ特性を必要とする回路密度と電気的特性要件を持つであろう。
【００４４】
低電圧集積回路中の絶縁体に、低Ｋ−誘電特性を与えるのに加え、多孔質絶縁体材料は他の半導体用途にも適用できる。たとえば、パワー用製品中で多孔質絶縁体は過電圧入射時に、エネルギー分散路を作ることができる。すなわち、絶縁体材料の多孔質領域は高電圧下における漏れ電流路の一部となる。そのような導電路は、たとえば４０Ｖないし８０Ｖ範囲でサージを抑える効果を持つであろう。多孔質絶縁体の特性は、たとえばＮａのような可動イオン又はＨ２Ｏを含めることにより、多孔質領域を貫くか沿って、導電性を増すように修正できる。
【００４５】
本発明について、具体的な実施例をあげて述べてきたが、それらは例であって、ここで述べた原理は各種の回路構造に対し、各種の方法で本発明を実施する基礎となるものである。ここで述べた実施例の場合、Ｃｕ又はＡｌは相互接続の基本的な要素と理解されるが、他の相互接続材料も考えられる。それらには、他の元素金属、合金及び導電性化合物が含まれ、選択は用途に必要な具体的な電気的、熱的及び他の物理的特性に依存する。示した実施例はシリコン構造を示しているが、本発明は化合物半導体材料を含む半導体デバイスでも実施できる。それらはＳｉＧｅ、ＧａＡｓおよびＩｎＧａＡｓが含まれるが、それらには限定されない。ここでは述べないがなお他の構成も、本発明の視野から離れない。それらは特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００４６】
【図１】本発明を金属削除エッチングプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図２】本発明を金属削除エッチングプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図３】本発明を金属削除エッチングプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図４】本発明を金属削除エッチングプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図５】本発明を金属削除エッチングプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図６】本発明を金属削除エッチングプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図７】本発明を金属削除エッチングプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図８】本発明を金属削除エッチングプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図９】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１０】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１１】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１２】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１３】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１４】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１５】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１６】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１７】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１８】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【図１９】本発明をデュアルダマシンプロセスに適用した作製の中間段階における半導体回路構造の一部を断面で示した図である。
【符号の説明】
【００４７】
１０  集積回路構造，構造
１４  デバイス
１６  ｎ形領域
１８  ｐ形領域
２０  表面
２２  シリコン層
２４  トレンチ領離領域
２８  シリコン酸化物層，絶縁体レベル
３０  接触
４０  相互接続部
５０  メタライゼーションレベル，相互接続レベル，層
５６  層
６０，７０，８０  レベル，メタライゼーションレベル
１００  多レベル相互接続構造，構造
１４０  シリコン酸化物層，層
１４０ａ，１４０ｂ，１４０ｃ，１４０ｄ  酸化物層
２００  多レベル相互接続構造，構造
２３６  層
２４０  酸化物層，層
２４０ａ  多孔質層
２４０ｂ  多孔質層，層
２４０ｃ  誘電体層，層
２６０  メタライゼーションレベル
２６２  ハードマスク
２６４，２６６  層
２６８  ハードマスク層
２７０  メタライゼーションレベル
２７２  貫通孔
２７４  トレンチ
２８０，２９０  メタライゼーションレベル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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