(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第２主面のすべてには、第２導電型の不純物領域部であるゲート領域を有し、前記メサ溝部は、すべて前記第１主面から前記ゲート領域まで達する深さを有し、前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第２主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス分野におけるスイッチング素子、特に用途としてゲート・カソード間耐圧が必要なサイリスタに関するものである。
【背景技術】
【０００２】
従来この種のサイリスタの構造は、カソード電極とゲート電極を同一面に形成する構造を有していた。（特許文献１参照）。
【０００３】
しかしながら、このように形成される従来のサイリスタにおいては、ゲート・カソード間耐圧を高く確保するためには、ゲート領域とカソード領域間接合をその間隔幅が少ないために高耐圧接合即ち低不純物濃度化接合及び空乏層幅を確保することが難しくゲート・カソード間耐圧を確保することが困難であった。
【特許文献１】特開平８−３２０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、従来技術の問題点に注目して、ゲート・カソード間耐圧を、ゲート・カソード間の構造を第１主面と第２主面に分離することで、ゲート・カソード間耐圧を飛躍的に高く確保できるサイリスタ構造を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明によるサイリスタによれば、第１導電型の半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第２主面のすべてには、第２導電型の不純物領域部であるゲート領域を有し、前記メサ溝部は、すべて前記第１主面から前記ゲート領域まで達する深さを有し、前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第２主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタを提供するものである。
【発明の効果】
【０００６】
本発明によるサイリスタによれば、半導体基板の第１主面にアノード領域とカソード領域、第２主面にゲート領域を構成することにより、ゲート・カソード間距離を確保し、結果としてゲート・カソード間耐圧を高く確保できる。
【実施例】
【０００７】
以下、本発明の実施例に基づいて説明する。図１、図２、図３は、本発明の一実施例の構成を示す図であって、図１はサイリスタの図３におけるＡ−Ａ’線断面図、図２はサイリスタの上面図、図３は底面図である。図４Ａ−４Ｐは、図１、図２、３の実施例のサイリスタの製造ステップを示す工程図である。
【０００８】
本発明の実施例のサイリスタによれば、第１図及び第２図に示されるように、第１導電型（Ｎ−）の半導体基板２の第１主面の中央部には、該半導体基板２より高濃度の第１導電型（Ｎ＋）のカソード領域４が形成されており、このカソード領域４をメサ溝部６を介して取り囲むように高濃度第２導電型（Ｐ＋）の不純物領域であるアノード領域３が形成される。また、半導体基板２の第１主面とは反対側には、高濃度第２導電型（Ｐ＋）のゲート領域５が設けられており、前記メサ溝部６は、前記ゲート領域５にまで到達して形成されている。
【０００９】
図１、図２に示すように、第１主面において、カソード領域４及びアノード領域３の表面には、金属蒸着法或いはメッキ法にてカソード金属電極８及びアノード電極９が形成され、第１主面上のカソード金属電極８及びアノード金属電極９以外のメサ溝部６を含む表面には、シリコン酸化膜乃至ガラス保護膜等のパッシべーション膜７が形成される。
【００１０】
図１、図３に示すように、第２主面において、金属蒸着法或いはメッキ法にてゲート金属電極１０を形成する。
【００１１】
本発明の図１、図２、図３に示した実施例のサイリスタの製造工程について、図４Ａから図４Ｐに基づいて説明する。
第１導電型（Ｎ−）の半導体基板２を用意し（図４Ａ）、第１主面および第２主面に熱酸化法等により酸化膜１１を形成する（図４Ｂ）。次に、写真工程で、レジスト塗布、露光、現像および酸化膜エッチングを行い、半導体基板２の第１主面のアノード領域部の酸化膜１１を除去する（図４Ｃ）。ここに、第２導電型不純物のボロン等をデポジションして、第２導電型不純物領域であるアノード領域３を形成する（図４Ｄ）。次に、また酸化膜１１を形成し（図４Ｅ）、写真工程により、カソード領域部の酸化膜１１を除去し（図４Ｆ）、ここに、第１導電型（Ｎ＋）不純物のリン等のデポジションを行い、カソード領域４を形成する（図４Ｇ）。
【００１２】
次に、熱拡散工程によって、アノード部およびカソード部の熱拡散処理に兼ねて酸化膜１１も形成する（図４Ｈ）。写真工程にて第１主面ではアノード部、第２主面では、ゲート部の酸化膜１１を除去する（図４Ｉ）。ここに、第２導電型不純物のボロン等のデポジションを行い、熱拡散処理を行い、アノード領域部の高濃度オーミック部１２およびゲート領域部５を形成する（図４Ｊ）。
【００１３】
次に、第１主面のメサ溝形成部の酸化膜１１を写真工程で除去し（図４Ｋ）、シリコンエッチング工程でメサ溝部６を形成する（図４Ｌ）。次にガラス等のパッシべーション膜７を第１主面に形成し（図４Ｍ）、写真工程で電極コンタクト窓部のパッシべーション膜７および酸化膜１１の除去を行い（図４Ｎ）、次に第１主面に金属蒸着法等により金属膜が形成され、写真工程によりアノード金属電極部９およびカソード金属電極部８が形成され（図４Ｏ）、第２主面にも金属蒸着法等により、ゲート金属電極部１０を形成する（図４Ｐ）。
【００１４】
図５Ａ−５Ｐの工程で形成した図１、図２、図３のサイリスタの実施例によれば、従来構造例に比較し、カソードを第１主面、ゲートを第２主面に配することにより、ゲート・カソード間距離を飛躍的に増加させ、ゲート・カソード間耐圧を高くすることを可能とする。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例サイリスタの図３のＡ−Ａ’線断面図。
【図２】図１の上面図。
【図３】図１の底面図。
【図４Ａ】本発明のサイリスタの製造工程図。
【図４Ｂ】本発明のサイリスタの製造工程図。
【図４Ｃ】本発明のサイリスタの製造工程図。
【図４Ｄ】本発明のサイリスタの製造工程図。
【図４Ｅ】本発明のサイリスタの製造工程図。
【図４Ｆ】本発明のサイリスタの製造工程図。
【図４Ｇ】本発明のサイリスタの製造工程図。
【図４Ｈ】本発明のサイリスタの製造工程図。
【図４Ｉ】本発明のサイリスタの製造工程図。
【図４Ｊ】本発明のサイリスタの製造工程図。
【図４Ｋ】本発明のサイリスタの製造工程図。
【図４Ｌ】本発明のサイリスタの製造工程図。
【図４Ｍ】本発明のサイリスタの製造工程図。
【図４Ｎ】本発明のサイリスタの製造工程図。
【図４Ｏ】本発明のサイリスタの製造工程図。
【図４Ｐ】本発明のサイリスタの製造工程図。
【符号の説明】
【００１６】
１  半導体チップ
２  第１導電型の半導体基板
３  アノード領域
４  カソード領域
５  ゲート領域
６  メサ溝部
７  パッシべーション膜
８  カソード金属電極
９  アノード金属電極
１０  ゲート金属電極
１１  酸化膜
１２  アノード領域の高濃度オーミック部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図４Ｎ】
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【図４Ｏ】
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【図４Ｐ】
0005300120.tif 000020