(57)【特許請求の範囲】
【請求項１】
第１のラッチ回路と、
前記第１のラッチ回路の出力を保持する第２のラッチ回路と、
前記第１のラッチ回路と前記第２のラッチ回路との間に設けられた第１のスイッチ素子と、
前記第２のラッチ回路が保持するデータを前記第１のラッチ回路に供給するフィードバック線と、
前記フィードバック線に設けられた第２のスイッチ素子と、
前記第１のラッチ回路の入力線に設けられた第３のスイッチ素子と、
前記第1のスイッチ素子がオンしている期間において前記第３のスイッチ素子がオフし、前記第１のスイッチ素子がオンしている期間の少なくとも一部において前記第２のスイッチ素子がオンするように、前記第１のスイッチ素子、前記第２のスイッチ素子、及び前記第３のスイッチ素子を制御する複数のクロック信号を生成するクロック生成回路と
を有することを特徴とする半導体装置。
【請求項２】
前記第２のスイッチ素子は、前記第１のスイッチ素子に対して同じオン／オフ動作を行うことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３のスイッチ素子は、前記第２のスイッチ素子に対して逆のオン／オフ動作を行うことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１のラッチ回路及び前記第２のラッチ回路は、複数のインバータを含むループ回路を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ソフトエラーとは回路の特定箇所が永久的に破壊されるハードエラーと異なり、半導体チップ中にランダムに発生する動作再生可能な一過性の誤動作のことである。二次宇宙線の中性子線やＬＳＩ材料からのアルファ線などがＬＳＩに入射するのが原因である。
【０００３】
現在、ソフトエラーに対して様々な対策方法が考案されている。最も効果的で一般的な対策として、エラーが発生してもシステムに影響しない回路構成を採用する方法がある。例えば、ＥＣＣ（Error Correction Code）回路は比較的容易にエラー修正することが可能である。しかし、これらの対策方法は面積増加を伴う上、ロジック回路には適用できない。したがって、ソフトエラー率が高集積化とともに増加するならば、これまで以上にソフトエラーの問題が深刻になる可能性が高い。
【０００４】
一般的なソフトエラー回避手段として、下記の特許文献１がある。図１２に示すように、インバータ１２０１及び１２０２から構成されるラッチ回路のデータ保持ノードに容量１２０３を付加して、放射線による電荷発生によるデータ反転を防ぐ。しかし、この場合、セットアップ時間及び遅延時間等において、性能劣化が伴う。
【０００５】
また、下記の特許文献２には、データの入力制御を行う第１のスイッチング素子と、複数の半導体素子と前記第１のスイッチング素子を通して入力された入力データの保持を制御する第２、第３のスイッチング素子とで形成されたマスタ側閉ループ回路と、前記複数の半導体素子の一部の素子を含む複数の半導体素子と前記入力データの保持を制御する第４のスイッチング素子とで形成されたスレーブ側閉ループ回路とを、備えたことを特徴とするマスタスレーブ型フリップフロップ回路が記載されている。
【０００６】
また、下記の特許文献３には、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番に接続された構造を有するインバータにおいて、前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタの内の少なくとも１個のＭＯＳトランジスタに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有することを特徴とするインバータが記載されている。
【０００７】
【特許文献１】特開２００５−１９１４５４号公報
【特許文献２】特開昭６３−２１１９１４号公報
【特許文献３】特開２００４−４８１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ラッチ回路の回路性能を維持したまま、ソフトエラー率を下げ、ラッチ回路の信頼性を向上させることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、第１のラッチ回路と、前記第１のラッチ回路の出力を保持する第２のラッチ回路と、前記第１のラッチ回路と前記第２のラッチ回路との間に設けられた第１のスイッチ素子と、前記第２のラッチ回路が保持するデータを前記第１のラッチ回路に供給するフィードバック線と、前記フィードバック線に設けられた第２のスイッチ素子と、前記第１のラッチ回路の入力線に設けられた第３のスイッチ素子と、前記第1のスイッチ素子がオンしている期間において前記第３のスイッチ素子がオフし、前記第１のスイッチ素子がオンしている期間の少なくとも一部において前記第２のスイッチ素子がオンするように、前記第１のスイッチ素子、前記第２のスイッチ素子、及び前記第３のスイッチ素子を制御する複数のクロック信号を生成するクロック生成回路とを有することを特徴とする。
【発明の効果】
【００１０】
第１のスイッチ素子及び第２のスイッチ素子がオンになると、第１のラッチ回路及び第２のラッチ回路のフィードバック回路が形成され、第１のラッチ回路のデータ保持が第２のラッチ回路により補われ、ソフトエラーを防止することができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
図１（Ａ）は、本発明の第１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２は、スイッチ素子ＳＷ１を構成する。ｐチャネルトランジスタ１０１は、ゲートがクロック信号ｃｌｋに接続され、ソース及びドレインがデータ入力端子Ｄｉｎ及びデータ保持ノードＮＡに接続される。ｎチャネルトランジスタ１０２は、ゲートがクロック信号ｘｃｌｋに接続され、ソース及びドレインがデータ入力端子Ｄｉｎ及びデータ保持ノードＮＡに接続される。クロック信号ｃｌｋ及びｘｃｌｋは、相互に反転した信号である。
【００１２】
インバータ１０３は、入力端子がデータ保持ノードＮＡに接続され、出力端子がデータ保持ノードＮＢに接続される。インバータ１０４は、入力端子がデータ保持ノードＮＢに接続され、出力端子がデータ保持ノードＮＡに接続される。インバータ１０３及び１０４は、マスタラッチ回路を構成する。マスタラッチ回路のデータ保持ノードＮＡは、インバータ１０３の入力端子及びインバータ１０４の出力端子の相互接続ノードである。マスタラッチ回路のデータ保持ノードＮＢは、インバータ１０３の出力端子及びインバータ１０４の入力端子の相互接続ノードである。
【００１３】
ｐチャネルトランジスタ１０５及びｎチャネルトランジスタ１０６は、スイッチ素子ＳＷ２を構成する。ｐチャネルトランジスタ１０５は、ゲートがクロック信号ｘｃｌｋに接続され、ソース及びドレインがデータ保持ノードＮＢ及びＮＣに接続される。ｎチャネルトランジスタ１０６は、ゲートがクロック信号ｃｌｋに接続され、ソース及びドレインがデータ保持ノードＮＢ及びＮＣに接続される。スイッチ素子ＳＷ１及びＳＷ２は、オン／オフ動作が逆である。
【００１４】
インバータ１０７は、入力端子がデータ保持ノードＮＣに接続され、出力端子がデータ保持ノードＮＤに接続される。インバータ１０８は、入力端子がデータ保持ノードＮＤに接続され、出力端子がデータ保持ノードＮＣに接続される。インバータ１０７及び１０８は、スレーブラッチ回路を構成する。スレーブラッチ回路のデータ保持ノードＮＣは、インバータ１０７の入力端子及びインバータ１０８の出力端子の相互接続ノードである。スレーブラッチ回路のデータ保持ノードＮＤは、インバータ１０７の出力端子及びインバータ１０８の入力端子の相互接続ノードである。
【００１５】
スイッチ素子ＳＷ３は、データ保持ノードＮＡ及びＮＤ間に接続される。インバータ１０９は、入力端子がデータ保持ノードＮＤに接続され、出力端子がデータ出力端子Ｄｏｕｔに接続される。
【００１６】
図１（Ｂ）は、図１（Ａ）のスイッチ素子ＳＷ３の構成例を示す回路図である。スイッチ素子ＳＷ３は、トランジスタ１１１及び１１２（トランスミッションゲート）からなる。ｐチャネルトランジスタ１１１のソース及びドレインは、データ保持ノードＮＡ及びＮＤに接続される。ｎチャネルトランジスタ１１２のドレイン及びソースは、データ保持ノードＮＡ及びＮＤに接続される。トランジスタ１１１及び１１２のゲート電圧を制御することにより、スイッチ素子ＳＷ３のオン／オフ動作を制御することができる。
【００１７】
図１（Ｃ）は、図１（Ａ）のスイッチ素子ＳＷ３の他の構成例を示す回路図である。スイッチ素子ＳＷ３は、トランジスタ１２１からなる。ｎチャネルトランジスタ１２１のドレイン及びソースは、データ保持ノードＮＡ及びＮＤに接続される。トランジスタ１２１のゲート電圧を制御することにより、スイッチ素子ＳＷ３のオン／オフ動作を制御することができる。
【００１８】
図１（Ｄ）は、図１（Ａ）のスイッチ素子ＳＷ３の他の構成例を示す回路図である。スイッチ素子ＳＷ３は、クロックゲート１３１からなる。クロックゲート１３１は、クロック端子がクロック信号ｃｌｋ及びｘｃｌｋに接続される。その詳細は、後に図２（Ａ）を参照しながら説明する。
【００１９】
図１（Ｅ）は、図１（Ｄ）のクロックゲート１３１の構成例を示す回路図である。ｐチャネルトランジスタ１４１は、ソースが電源電圧に接続され、ゲートが入力端子ＩＮに接続され、ドレインがｐチャネルトランジスタ１４２のソースに接続される。ｐチャネルトランジスタ１４２は、ゲートがクロック信号ｘｃｌｋに接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネルトランジスタ１４３は、ドレインが出力端子ＯＵＴに接続され、ゲートがクロック信号ｃｌｋに接続され、ソースがｎチャネルトランジスタ１４４のドレインに接続される。ｎチャネルトランジスタ１４４は、ゲートが入力端子ＩＮに接続され、ソースが基準電位（グランド電位）に接続される。
本実施形態の具体的構成例及び動作については、後の実施形態において説明する。
【００２０】
（第２の実施形態）
図２（Ａ）は本発明の第２の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図であり、図２（Ｂ）はクロック生成回路の構成例を示す回路図であり、図２（Ｃ）は図２（Ａ）及び（Ｂ）の回路の動作を示すタイミングチャートである。本実施形態の半導体装置は、図２（Ａ）及び図２（Ｂ）の回路を有する。
【００２１】
図２（Ａ）は、図１（Ａ）のスイッチ素子ＳＷ３として図１（Ｄ）のクロックゲート１３１を適用した半導体装置を示す。以下、図２（Ａ）が図１（Ａ）と異なる点を説明する。クロックゲート１３１は、スイッチ素子ＳＷ３に対応し、入力端子ＩＮ（図１（Ｅ））がデータ出力端子Ｄｏｕｔに接続され、出力端子ＯＵＴ（図１（Ｅ））がデータ保持ノードＮＡに接続される。
【００２２】
図２（Ｂ）において、クロック生成回路は、インバータ２０１〜２０４を有する。インバータ２０１は、基準クロック信号ＣＬＯＣＫを反転したクロック信号ｘｃｌｋを出力する。インバータ２０２は、クロック信号ｘｃｌｋを反転したクロック信号ｃｌｋを出力する。クロック信号ｃｌｋ及びｘｃｌｋは、相互に反転した信号である。
【００２３】
インバータ２０３は、クロック信号ｃｌｋを反転及び遅延したクロック信号ｘｄｃｌｋを出力する。インバータ２０４は、クロック信号ｘｄｃｌｋを反転したクロック信号ｄｃｌｋを出力する。クロック信号ｄｃｌｋ及びｘｄｃｌｋは、相互に反転した信号であり、クロック信号ｃｌｋ及びｘｃｌｋに対して遅延した信号である。
【００２４】
クロック信号ｘｃｌｋがハイレベル、クロック信号ｃｌｋがローレベルになると、スイッチ素子ＳＷ１がオン（トランジスタ１０１及び１０２がオン）し、スイッチ素子ＳＷ２がオフ（トランジスタ１０５及び１０６がオフ）し、クロックゲート１３１がオフする。すなわち、クロックゲート１３１は、図１（Ｅ）のトランジスタ１４２及び１４３がオフし、出力端子ＯＵＴに対してハイインピーダンス状態になる。この状態がデータ書き込み期間である。
【００２５】
逆に、クロック信号ｘｃｌｋがローレベル、クロック信号ｃｌｋがハイレベルになると、スイッチ素子ＳＷ１がオフ（トランジスタ１０１及び１０２がオフ）し、スイッチ素子ＳＷ２がオン（トランジスタ１０５及び１０６がオン）し、クロックゲート１３１がオンする。すなわち、クロックゲート１３１は、図１（Ｅ）のトランジスタ１４２及び１４３がオンし、トランジスタ１４１及び１４４がインバータを構成する。その場合、クロックゲート１３１は、入力端子ＩＮのデータを反転し、その反転したデータを出力端子ＯＵＴに出力する。この状態がデータ保持期間である。
【００２６】
クロック信号ｘｃｌｋがハイレベルになると、スイッチ素子ＳＷ１がオンし、データ入力端子Ｄｉｎ及びデータ保持ノードＮＡが接続される。すると、データ保持ノードＮＡのデータは、データ入力端子Ｄｉｎのデータと同じになる。スイッチ素子ＳＷ２はオフになるのでデータ保持ノードＮＢ及びＮＣ間は切断され、クロックゲート１３１はオフになるのでデータ保持ノードＮＡ及びデータ出力端子Ｄｏｕｔ間は切断される。
【００２７】
クロック信号ｘｃｌｋがローレベルになると、スイッチ素子ＳＷ１がオフし、データ入力端子Ｄｉｎ及びデータ保持ノードＮＡ間が切断される。これにより、データ入力端子Ｄｉｎのデータが変化しても、データ保持ノードＮＡのデータは保持される。インバータ１０３は、データ保持ノードＮＡのデータを反転し、その反転したデータをデータ保持ノードＮＢに出力する。インバータ１０４は、データ保持ノードＮＢのデータを反転し、その反転したデータをデータ保持ノードＮＡに出力する。インバータ１０３及び１０４はマスタラッチ回路を構成し、データ保持ノードＮＡ及びＮＢのデータは保持される。
【００２８】
また、クロック信号ｘｃｌｋがローレベルの時、スイッチ素子ＳＷ２がオンし、データ保持ノードＮＢ及びＮＣが接続される。すると、データ保持ノードＮＣのデータは、データ保持ノードＮＢのデータと同じになる。インバータ１０７は、データ保持ノードＮＣのデータを反転し、その反転したデータをデータ保持ノードＮＤに出力する。インバータ１０８は、データ保持ノードＮＤのデータを反転し、その反転したデータをデータ保持ノードＮＣに出力する。インバータ１０７及び１０８はスレーブラッチ回路を構成し、データ保持ノードＮＣ及びＮＤのデータは保持される。
【００２９】
インバータ１０９は、データ保持ノードＮＤのデータを反転し、その反転したデータをデータ出力端子Ｄｏｕｔに出力する。データ出力端子Ｄｏｕｔのデータは、データ保持ノードＮＡのデータに対して反転している。
【００３０】
また、クロック信号ｘｃｌｋがローレベルの時、クロックゲート１３１はオンする。クロックゲート１３１は、データ出力端子Ｄｏｕｔのデータを反転してデータ保持ノードＮＡに出力する。これにより、データ保持ノードＡのデータ保持は、クロックゲート１３１の出力により補われ、ソフトエラーを防止することができる。
【００３１】
なお、クロックゲート１３１のクロック端子には、クロック信号ｃｌｋ及びｘｃｌｋの代わりに遅延されたクロック信号ｄｃｌｋ及びｘｄｃｌｋを入力してもよい。クロック信号ｄｃｌｋ及びｘｄｃｌｋは、クロック信号ｃｌｋ及びｘｃｌｋに対して遅延時間ｔｄ遅延した信号である。遅延時間Ｔｄは、０以上かつ（サイクルタイム／２）以下の値が好ましい。スイッチ素子ＳＷ３は、スイッチ素子ＳＷ２がオンしている期間の少なくとも一部においてオンする。これにより、スイッチ素子ＳＷ２がオフからオンに変化した後、マスタラッチ回路のデータがスレーブラッチ回路のデータを書き換える時間の遅延時間Ｔｄを待ってから、スイッチ素子ＳＷ３をオフからオンに切り換えることができ、動作を安定させることができる。
【００３２】
以上のように、マスタラッチ回路のデータ書き込み期間（クロック信号ｘｃｌｋがハイレベルの期間）では、マスタラッチ回路のデータ保持ノードＮＡに接続されたクロックゲート１３１がオフになることにより、マスタラッチ回路のデータ保持ノードＮＡとデータ出力端子Ｄｏｕｔとは電気的に接続されない。したがって、データ書き込み期間において、ラッチ回路の性能（セットアップ時間）の低下はほとんどない。
【００３３】
また、マスタラッチ回路のデータ保持時間（クロック信号ｘｃｌｋがローレベルの期間）では、マスタラッチ回路のデータ保持ノードＮＡに接続されたクロックゲート１３１がオンになることにより、マスタラッチ回路のデータ保持ノードＮＡとデータ出力端子Ｄｏｕｔとは電気的に接続される。マスタラッチ回路のデータ保持ノードＮＡは、クロックゲート１３１及びデータ出力端子Ｄｏｕｔから、電気信号が供給される。このことにより、α線等の放射線により、一時的にマスタラッチ回路のデータ保持ノードＮＡの電位が変化しても、データ出力端子Ｄｏｕｔ及びクロックゲート１３１からの電気信号により、正しいデータに書き換え直され、ソフトエラーを防止することができる。
【００３４】
（第３の実施形態）
図３は、本発明の第３の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図であり、図１（Ａ）のスイッチ素子ＳＷ３として図１（Ｂ）のトランジスタ１１１及び１１２（トランスミッションゲート）を適用した半導体装置を示す。以下、図３が図１（Ａ）と異なる点を説明する。トランジスタ１１１及び１１２は、スイッチ素子ＳＷ３に対応する。ｐチャネルトランジスタ１１１は、ゲートがクロック信号ｘｃｌｋに接続され、ソース及びドレインがデータ保持ノードＮＡ及びＮＤに接続される。ｎチャネルトランジスタ１１２は、ゲートがクロック信号ｃｌｋに接続され、ドレイン及びソースがデータ保持ノードＮＡ及びＮＤに接続される。
【００３５】
本実施形態は、第２の実施形態と同様の動作を行う。以下、本実施形態が第２の実施形態と異なる点を説明する。トランジスタ１１１及び１１２からなるスイッチ素子ＳＷ３は、データ反転機能を有さないため、データ出力端子Ｄｏｕｔではなく、データ保持ノードＮＤに接続される。スイッチ素子ＳＷ３は、クロック信号ｘｃｌｋがハイレベルであるデータ書き込み期間ではオフし、クロック信号ｘｃｌｋがローレベルであるデータ保持期間ではオンする。データ保持期間では、スイッチ素子ＳＷ３はオンし、データ保持ノードＮＤのデータをデータ保持ノードＮＡに出力する。データ保持ノードＮＡ及びＮＤは同じ論理データを保持しているので、データ保持ノードＮＡのデータはデータ保持ノードＮＤから供給される電気信号により補われ、ソフトエラーを防止することができる。本実施形態は、スイッチ素子ＳＷ３としてトランジスタ１１１及び１１２を使用するので、第２の実施形態のクロックゲート１３１の場合に比べ、面積を小さくすることができる。
【００３６】
（第４の実施形態）
図４は、本発明の第４の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。以下、図４が図３と異なる点を説明する。スイッチ素子ＳＷ３は、データ保持ノードＮＢ及びデータ出力端子Ｄｏｕｔ間に接続される。すなわち、トランジスタ１１１及び１１２のソース及びドレインは、データ保持ノードＮＢ及びデータ出力端子Ｄｏｕｔに接続される。データ保持期間では、スイッチ素子ＳＷ３がオンし、データ保持ノードＮＢ及びデータ出力端子Ｄｏｕｔ間が接続される。データ保持ノードＮＢは、データ出力端子Ｄｏｕｔから電気信号が供給されるので、ソフトエラーを防止することができる。
【００３７】
（第５の実施形態）
図５は、本発明の第５の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。以下、図５が図２（Ａ）と異なる点を説明する。クロックゲート１３１は、入力端子がデータ保持ノードＮＣに接続され、出力端子がデータ保持ノードＮＡに接続される。データ保持期間では、クロックゲート１３１はオンし、データ保持ノードＮＣのデータを反転してデータ保持ノードＮＡに出力する。データ保持ノードＮＡは、データ保持ノードＮＣ及びクロックゲート１３１から電気信号が供給されるので、ソフトエラーを防止することができる。クロックゲート１３１は、トランジスタ１１１及び１１２のスイッチ素子ＳＷ３に比べ、増幅機能を有するので、ソフトエラー防止効果を高くすることができる。
【００３８】
（第６の実施形態）
図６は、本発明の第６の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。以下、図６が図５と異なる点を説明する。クロックゲート１３１は、入力端子がデータ保持ノードＮＤに接続され、出力端子がデータ保持ノードＮＢに接続される。データ保持期間では、クロックゲート１３１はオンし、データ保持ノードＮＤのデータを反転してデータ保持ノードＮＢに出力する。データ保持ノードＮＢは、データ保持ノードＮＤ及びクロックゲート１３１から電気信号が供給されるので、ソフトエラーを防止することができる。
【００３９】
（第７の実施形態）
図７は、本発明の第７の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。以下、図７が図６と異なる点を説明する。クロックゲート７０１は、図６のスイッチ素子ＳＷ２に対応し、入力端子がデータ保持ノードＮＢに接続され、出力端子がデータ保持ノードＮＣに接続される。クロックゲート１３１は、スイッチ素子ＳＷ３に対応し、入力端子がデータ保持ノードＮＤに接続され、出力端子がデータ保持ノードＮＡに接続される。データ保持期間では、クロックゲート７０１がオンし、データ保持ノードＮＢのデータを反転してデータ保持ノードＮＣに出力する。また、クロックゲート１３１がオンし、データ保持ノードＮＤのデータを反転してデータ保持ノードＮＡに出力する。データ保持ノードＮＡは、データ保持ノードＮＤ及びクロックゲート１３１から電気信号が供給されるので、ソフトエラーを防止することができる。
【００４０】
（第８の実施形態）
図８は、本発明の第８の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。以下、図８が図７と異なる点を説明する。クロックゲート１３１は、入力端子がデータ出力端子Ｄｏｕｔに接続され、出力端子がデータ保持ノードＮＢに接続される。データ保持期間では、クロックゲート１３１はオンし、データ出力端子Ｄｏｕｔのデータを反転してデータ保持ノードＮＢに出力する。データ保持ノードＮＢは、データ出力端子Ｄｏｕｔ及びクロックゲート１３１から電気信号が供給されるので、ソフトエラーを防止することができる。
【００４１】
（第９の実施形態）
図９は、本発明の第９の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。以下、図９が図７と異なる点を説明する。クロックゲート１３１は、入力端子がデータ保持ノードＮＣに接続され、出力端子がデータ保持ノードＮＢに接続される。データ保持期間では、クロックゲート１３１はオンし、データ保持ノードＮＣのデータを反転してデータ保持ノードＮＢに出力する。データ保持ノードＮＢは、データ保持ノードＮＣ及びクロックゲート１３１から電気信号が供給されるので、ソフトエラーを防止することができる。
【００４２】
（第１０の実施形態）
図１０は、本発明の第１０の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。以下、図１０が図７と異なる点を説明する。トランジスタ１１１及び１１２は、スイッチ素子ＳＷ３に対応し、図７のクロックゲート１３１の代わりに設けられる。スイッチ素子ＳＷ３は、データ保持ノードＮＡ及びデータ出力端子Ｄｏｕｔ間に接続される。すなわち、ｐチャネルトランジスタ１１１は、ゲートがクロック信号ｘｃｌｋに接続され、ソース及びドレインがデータ保持ノードＮＡ及びデータ出力端子Ｄｏｕｔに接続される。ｎチャネルトランジスタ１１２は、ゲートがクロック信号ｃｌｋに接続され、ドレイン及びソースがデータ保持ノードＮＡ及びデータ出力端子Ｄｏｕｔに接続される。データ保持期間では、スイッチ素子ＳＷ３はオンし、データ出力端子Ｄｏｕｔのデータをデータ保持ノードＮＡに出力する。データ保持ノードＮＡは、データ出力端子Ｄｏｕｔから電気信号が供給されるので、ソフトエラーを防止することができる。
【００４３】
（第１１の実施形態）
図１１は、本発明の第１１の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。以下、図１１が図１０と異なる点を説明する。スイッチ素子ＳＷ３は、データ保持ノードＮＢ及びＮＤ間に接続される。すなわち、トランジスタ１１１及び１１２のソース及びドレインは、データ保持ノードＮＢ及びＮＤに接続される。データ保持期間では、スイッチ素子ＳＷ３はオンし、データ保持ノードＮＤのデータをデータ保持ノードＮＢに出力する。データ保持ノードＮＢは、データ保持ノードＮＤから電気信号が供給されるので、ソフトエラーを防止することができる。
【００４４】
以上のように、第１〜第１１の実施形態の半導体装置は、第１のラッチ回路（マスタラッチ回路）１０３，１０４と、前記第１のラッチ回路１０３，１０４の出力を保持する第２のラッチ回路（スレーブラッチ回路）１０７，１０８と、前記第１のラッチ回路１０３，１０４と前記第２のラッチ回路１０７，１０８との間に設けられた第１のスイッチ素子ＳＷ２と、前記第２のラッチ回路１０７，１０８が保持するデータを前記第１のラッチ回路１０３，１０４に供給するフィードバック線と、前記フィードバック線に設けられた第２のスイッチ素子ＳＷ３とを有する。
【００４５】
第３のスイッチ素子ＳＷ１は、前記第１のラッチ回路１０３，１０４の入力線に設けられる。図２（Ｂ）のクロック生成回路は、前記第１のスイッチ素子ＳＷ２、前記第２のスイッチ素子ＳＷ３、及び前記第３のスイッチ素子ＳＷ１を制御する。
【００４６】
前記第２のスイッチ素子は、前記第３のスイッチ素子ＳＷ１がオフしている期間の少なくとも一部においてオンする。例えば、図２（Ｂ）のクロック信号ｄｃｌｋ及びｘｄｃｌｋを図２（Ａ）のクロックゲート１３１のクロック端子に入力することができる。また、前記第２のスイッチ素子ＳＷ３は、前記第１のスイッチ素子ＳＷ２がオンしている期間の少なくとも一部においてオンする。
【００４７】
また、前記第２のスイッチ素子ＳＷ３は、前記第１のスイッチ素子ＳＷ２に対して同じオン／オフ動作を行う。また、前記第３のスイッチ素子ＳＷ１は、前記第２のスイッチ素子ＳＷ３に対して逆のオン／オフ動作を行う。
【００４８】
前記第１のラッチ回路は、複数のインバータ１０３及び１０４を含むループ回路を有する。前記第２のラッチ回路は、複数のインバータ１０７及び１０８を含むループ回路を有する。
【００４９】
以上のように、第１のスイッチ素子ＳＷ２及び第２のスイッチ素子ＳＷ３がオンになると、第１のラッチ回路１０３，１０４及び第２のラッチ回路１０７，１０８のフィードバック回路が形成され、第１のラッチ回路１０３，１０４のデータ保持が第２のラッチ回路１０７，１０８により補われ、ソフトエラーを防止することができる。
【００５０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００５１】
【図１】図１（Ａ）〜（Ｅ）は本発明の第１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。
【図２】図２（Ａ）〜（Ｃ）は本発明の第２の実施形態によるラッチ回路を含む半導体装置を説明するための図である。
【図３】本発明の第３の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図４】本発明の第４の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図５】本発明の第５の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図６】本発明の第６の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図７】本発明の第７の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図８】本発明の第８の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図９】本発明の第９の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図１０】本発明の第１０の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図１１】本発明の第１１の実施形態によるラッチ回路を含む半導体装置の構成例を示す回路図である。
【図１２】ラッチ回路の構成例を示す回路図である。
【符号の説明】
【００５２】
１０１，１０５  ｐチャネルトランジスタ
１０２，１０６  ｎチャネルトランジスタ
１０３，１０４，１０７，１０８，１０９  インバータ
ＳＷ１，ＳＷ２，ＳＷ３  スイッチ素子
ＮＡ，ＮＢ，ＮＣ，ＮＤ  データ保持ノード
Ｄｉｎ  データ入力端子
Ｄｏｕｔ  データ出力端子
ｃｌｋ，ｘｃｌｋ  クロック信号
【図１】
0005223302.tif 000002
【図２】
0005223302.tif 000003
【図３】
0005223302.tif 000004
【図４】
0005223302.tif 000005
【図５】
0005223302.tif 000006
【図６】
0005223302.tif 000007
【図７】
0005223302.tif 000008
【図８】
0005223302.tif 000009
【図９】
0005223302.tif 000010
【図１０】
0005223302.tif 000011
【図１１】
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【図１２】
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