(57)【特許請求の範囲】
【請求項１】
一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを有する磁気トンネル素子であって、
単一の前記磁気トンネル素子が、
第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能と、
前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能と、
を有し、前記第２機能は、前記磁気トンネル素子に対する電流制限下での一定電圧の印加または過電流の印加により不可逆的に発現することを特徴とする磁気トンネル素子。
【請求項２】
前記第１の抵抗状態と第２の抵抗状態は、前記一対の強磁性層の磁化の方向によって決まることを特徴とする請求項１に記載の磁気トンネル素子。
【請求項３】
基板上の第１の領域に形成され、第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能の磁気トンネル素子を有する第１機能ブロックと、
前記基板上の前記第１の領域と異なる第２の領域に前記第１機能の磁気トンネル素子と同一プロセス、同一構成で形成され、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能の磁気トンネル素子を有する第２機能ブロックと
を備え、前記第２機能は前記第１機能に対して不可逆的に発現することを特徴とする半導体装置。
【請求項４】
前記第１機能ブロックの前記磁気トンネル素子は、メモリ素子として機能することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２機能ブロックの前記磁気トンネル素子は、スイッチ手段として機能することを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含み、磁化の方向に応じて第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能を有する磁気トンネル素子を作製し、
前記磁気トンネル素子に電流制限下での一定電圧、または過電流を印加して、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能を不可逆的に発現させる
工程を含むことを特徴とする半導体装置の製造方法。
【請求項７】
各々が一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含み、磁化の方向に応じて第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能を有する複数の磁気トンネル素子を作製し、
前記複数の磁気トンネル素子の少なくとも一部に選択的に電流制限下での一定電圧、または過電流を印加して、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能を不可逆的に発現させて、前記第２機能を有する素子群を形成する
工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気トンネル接合素子（ＭＴＪ）とこれを用いた半導体装置に関し、特にＭＴＪ素子をメモリ手段としての機能と、スイッチ手段としての機能とに使い分けて、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のプログラマブルロジックに適用する半導体技術に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（programmable logic device：ＰＬＤ）は、製造後にユーザの手許で内部論理回路を定義・変更できる集積回路である。初期のＰＬＤは、事前にプログラミングを行って実際の用途に供し、動作中には回路を変更しないものが大半であったが、近年は、動作中にも回路を定義し直すことができるものもある。このようなデバイスは、特にコンフィギュアブルデバイスと呼ばれている。
【０００３】
プログラマブルロジックデバイスは、製造側の回路開発コストや設備を低減することができ、ユーザ側で、何度でも回路を書き直し再利用できるため、現在では幅広く流通している。用途としては、ＡＳＩＣの動作確認のための試作や次世代移動通信の基地局など、将来的に仕様の変更が見込まれる製品、規格の策定途中でハードウェア完成後に仕様変更の可能性がある製品、論理設計技術の習得用の実験回路などがある。
【０００４】
ＰＬＤは、論理ブロック、配線、およびプログラム素子を半導体基板にあらかじめ形成しておき、その後のプログラム工程時に、プログラム素子を用いて所定の論理ブロック間を接続することにより、所定の論理回路を構成する。代表的なプログラム素子としては、ＳＲＡＭセル、アンチヒューズ、ＥＰＲＯＭトランジスタがある。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、広義のＰＬＤの一種である。
【０００５】
図１に示すように、ＦＰＧＡは、間接型ＦＰＧＡと直接型ＦＰＧＡに大別される。間接型ＦＰＧＡでは、プログラム素子として揮発性のＳＲＡＭが用いられ、プログラム情報（セルや配線の接続状態）は、別途不揮発性メモリに記憶される。直接型ＦＰＧＡでは、セルや配線の接続情報の記憶に直接プログラム素子を使用する。
【０００６】
図１（ａ）の例では、パッケージ１００Ａ内に、ＳＲＡＭ方式の間接型ＦＰＧＡ１０１Ａと、不揮発性メモリ（ＰＲＯＭ、フラッシュメモリ等）１０７が配置されている。ＦＰＧＡ１０１Ａは、複数の論理ブロック１０２と、これらの論理ブロック１０２の間に配置されるスイッチブロック１０５と、論理ブロック１０２間を接続する結線情報（プログラム情報またはコンフィギュレーション情報）を記憶するＳＲＡＭブロック１０６を含む。スイッチブロック１０５は、記憶された結線情報に基づいてオン、オフされるが、ＳＲＡＭは揮発性メモリなので、電源をオンにするたびに不揮発性メモリ１０７から結線情報をロードする。
【０００７】
図１（ｂ）の例では、パッケージ１００Ｂ内に、一回書き込み型のアンチヒューズＦＰＧＡ１０１Ｂが配置される。アンチヒューズ方式は、絶縁状態にあるプログラム素子に高電圧を印加して導通状態とすることによりプログラムする不揮発性の方式である。オン抵抗や寄生容量が小さく、高速回転に適している。また、接続スイッチが占有する面積が小さいという特徴がある。アンチヒューズをフラッシュ素子に置き換えた直接型ＦＰＧＡも製品化されている。
【０００８】
ＦＰＧＡ等のプログラマブルロジックの機能を多様化し、電子機器等への適用を拡大するためには、論理回路間を相互接続する接続スイッチが、（１）素子面積が小さく、（２）オン抵抗が小さくオフ抵抗が大きく、（３）寄生容量が小さく、（４）不揮発かつ書換えが可能であり、（５）追加プロセスが少なく歩留まりがよい、ことが求められる。
【０００９】
ＳＲＡＭスイッチは書き換え可能であるが揮発性でサイズが大きい。アンチヒューズは不揮発で素子面積が小さいが、再書き込みができない。フラッシュ素子は、不揮発かつ書き換え可能であるが、一部の変更であっても全データを消去して書き換える必要がある。
【００１０】
上記の要件を満たすスイッチ素子として、酸化タンタルを含むイオン伝導層を一対の電極層で挟んだ構成が提案されている（たとえば、特許文献１参照）。このスイッチ素子は、イオン伝導層が低抵抗状態と高抵抗状態の２つの状態をとることでスイッチング動作する不揮発素子である。また、論理回路に入力される論理信号電圧Ｖｄｄに対しては安定であり、Ｖｄｄよりも高いスイッチング電圧で動作する。
【００１１】
一方、高集積化が可能な不揮発性メモリ素子として、ＭＲＡＭ（Magnetoresistive Random Access Memory）が注目されている。ＭＲＡＭは構成が簡単であり、磁気モメントの回転を利用して記憶作用を生じさせるので、書き換え可能回数が極めて高い。ＭＲＡＭ素子のＭＲ比を高める構成として、一対の強磁性層と、それらの間に位置するバリア層から成るＴＭＲ素子において、バリア層を単結晶ＭｇＯで構成し、少なくとも一方の強磁性層において、バリア層との界面をアモルファス状態とする構造が提案されている（たとえば、特許文献２参照）。
【特許文献１】特開２００６−３１９０２８号公報
【特許文献２】特開２００６−８０１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
プログラマブルロジックを構成するプログラム素子群の中の任意の素子を、材料や構成を変えずにスイッチ手段やＲＯＭとして機能させることができるならば、ＰＬＤの機能と付加価値が飛躍的に高まる。
【００１３】
一方、高速動作が可能な微細な不揮発性素子である磁気トンネル素子（ＭＴＪ：Magnetic Tunnel Junction）で構成されるプログラマブルロジックが、ＳＲＡＭ−ＦＰＧＡに置き換わる可能性が高い。
【００１４】
そこで、本発明は、メモリ素子としてもスイッチング素子としても機能し、かつそれらの機能の切り替えを簡単に行うことのできるＭＴＪ素子とその動作方法、およびこれを利用した半導体装置（たとえばプログラマブルロジックデバイス）を提供することを課題とする。
【課題を解決するための手段】
【００１５】
本件特許出願の発明者は、第１の抵抗状態としてのスピン平行状態（Ｒp）と、第２の抵抗状態としてのスピン反平行状態（Ｒap）の２つの状態間を遷移する磁気トンネル素子（ＭＴＪ）に、制限電流を設けた状態で一定の電圧を印加することにより、第一の抵抗状態よりも低い第３の抵抗状態が、また、一定の過電流を印加することによって、第２の抵抗状態よりも高い第４の抵抗状態が実現できること、さらに第３の抵抗状態と第４の抵抗状態の間で遷移可能になることを見出した。
【００１６】
たとえば第４の抵抗状態を高抵抗状態だとすると、この抵抗値はスピン反平行状態の第２の抵抗値と比較して、数桁大きい抵抗値を取る。第３の抵抗状態を低抵抗状態だとすると、この抵抗値はスピン平行状態の第１の抵抗値よりも小さい値をとる。
【００１７】
このようなＭＴＪ素子を、論理ブロック間を相互に結線するスイッチとして用いた場合は、サイズが小さくオン抵抗が小さく、書き換え可能な不揮発性スイッチが実現される。また、同じＭＴＪ素子を、論理ブロックを構成するプログラム素子として用いた場合、新たなプロセスを追加することなく、高速動作が可能なロジックを形成することができる。
【００１８】
本発明の第１の側面では、一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含む磁気トンネル素子を提供する。この磁気トンネル素子は、
第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能と、
前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能と、
を有する。
【００１９】
良好な構成例では、前記第１の抵抗状態と第２の抵抗状態は、前記一対の強磁性層の磁化の方向によって決まる。或いは、前記第２機能は、前記トンネル素子に対する電流制限下での一定電圧、または過電流の印加により発現する。
【００２０】
本発明の第２の側面では、上述の磁気トンネル素子を利用した半導体装置を提供する。半導体装置は、
第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する磁気トンネル素子で構成される第１ブロックと、
前記磁気トンネル素子と同一プロセス、同一構成で形成される磁気トンネル素子で構成され、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２ブロックと
を備える。
【００２１】
たとえば、前記第１ブロックの前記磁気トンネル素子は、メモリ素子として機能する。別の例では、前記第２ブロックの前記磁気トンネル素子はスイッチ手段として機能する。
【００２２】
第３の側面では、半導体装置の製造方法を提供する。この方法は、
一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含み、磁化の方向に応じて第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能を有する磁気トンネル素子を作製し、
前記磁気トンネル素子に電流制限下での一定電圧、または過電流を印加して、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能を発現させ、該磁気トンネル素子をスイッチ素子とする
工程を含む。
【００２３】
第４の側面では、また別の半導体装置の製造方法を提供する。この方法は、
各々が一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含み、磁化の方向に応じて第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する複数の磁気トンネル素子を作製し、
前記複数の磁気トンネル素子の少なくとも一部に選択的に電流制限下での一定電圧、または過電流を印加して、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する素子群を形成する
工程を含む。
【発明の効果】
【００２４】
微細でオン抵抗が低い書き換え可能な不揮発性スイッチが実現する。
【００２５】
磁気トンネル素子をメモリ素子として機能させることも、スイッチ手段として機能させることもできる。
【００２６】
材料や構造を変えずに、所望の素子を不揮発メモリとして用い、所望の素子をスイッチ手段とすることができるので、追加のマスクやプロセスが不要になり、回路設計や作製が容易になる。
【発明を実施するための最良の形態】
【００２７】
以下、添付図面を参照して、本発明の良好な実施形態を説明する。
【００２８】
図２は、本発明の原理を説明するための図である。図２（ａ）の磁気トンネル素子（ＭＴＪ）１において、第１の強磁性層（たとえばＣｏＦｅＢ層）２は、その磁化方向が、図示しない反強磁性層との交換結合によって一方向に固定された磁化固定（ピンド）層２である。ピンド層２の上には、単結晶ＭｇＯのバリア層３を介して、第２の強磁性層（たとえばＣｏＦｅＢ層）４が配置されている。第２の強磁性層４は、スピン電流の注入方向によって磁化の方向が変化するフリー層４である。
【００２９】
Ｊc以上の電流パルスをフリー層４からピンド層２の方向へ流すと、フリー層４のスピンがピンド層２のスピンの方向と平行（parallel）になり、抵抗の低い状態になる（ＲAPからＲPへ遷移）。このスピン平行状態での抵抗値を「第１の抵抗値」とする。逆に、Ｊc以上の電流パルスを、ピンド層２からフリー層４の方向へ流すと、フリー層のスピンの方向がピンド層２のスピンの方向と反平行（anti-parallel）になり、抵抗の高い状態になる（ＲPからＲAPへ遷移）。このスピン反平行状態での抵抗値を、「第２の抵抗値」とする。スピンの方向で決まる２つの状態を遷移（磁気抵抗変化）する動作を、便宜上、「ＭＲＡＭ動作」と称する。
【００３０】
一方、ＭＲＡＭ動作をするＭＴＪ素子１に、電流制限を設けた状態で一定の電圧を印加するか、あるいは、一定の過電流を印加することにより、ＭＲＡＭ動作での２つの抵抗値と異なる状態、すなわち第３の抵抗状態（たとえばセット状態）と第４の抵抗状態（たとえばリセット状態）の間で、遷移可能になる。
【００３１】
図２（ｂ）に示すように、リセット状態を高抵抗状態、セット状態を低抵抗状態とすると、過電流の印加でリセット状態になったＭＴＪ素子１に、一定のセット電圧（バイアス電圧）を印加すると、電気抵抗が急激に低下してセット状態になる。これをリセット状態に戻すときは、所定の電流パルスまたは電圧パルスを印加する。このリセット／セット動作は、その後繰り返して切り換え可能である。これを便宜上、「ＲｅＲＡＭ動作」と称する。
【００３２】
このように、ＭＴＪ素子１に電流制限を設けた状態で一定の電圧を印加するか、あるいは、一定の過電流を印加することよって、２つの異なる状態遷移機能を持たせることができる。ただし、いったん過電流を印加すると、不可逆的にＲｅＲＡＭ動作状態に移行し、その後は、磁気的な抵抗変化（ＭＲＡＭ動作）は示さない。
【００３３】
なお、スピン電流の注入による平行／反平行状態の遷移の他に、配線電流が生じさせる磁場によって平行／反平行状態を切り換える場合にも、過電流の印加によってリセット／セット状態遷移可能なＲｅＲＡＭ動作へ移行させることができる。
【００３４】
図３は、図２の模式図の動作を実現するためのＭＴＪ素子の具体的な構成例を示す図である。ＭＴＪ構造１０は、一対の強磁性層（たとえばＣｏＦｅＢ層）１５、１７とこれらの間に挟まれるトンネルバリア層（たとえば単結晶ＭｇＯ層）１６で構成されるＭＴＪ素子２０を含む。より具体的には、たとえばシリコン（Ｓｉ）基板上に、図示しない下部電極（たとえばＴａ電極）、ＮｉＦｅ下地層１１、ＰｔＭｎ反強磁性層１２、ＣｏＦｅ強磁性層１３、Ｒｕ非磁性層１４、ＣｏＦｅＢ強磁性層１５、ＭｇＯバリア層１６、ＣｏＦｅＢ強磁性層１７をこの順で積層し、さらに、ＣｏＦｅＢ強磁性層１７上に、Ｒｕ層１８とＴａ層１９で構成されるキャップ層兼上部電極層２１を配置する。
【００３５】
この例では、ＰｔＭｎ反強磁性層１２の上に配置されるＣｏＦｅ強磁性層１３、Ｒｕ非磁性層１４、およびＣｏＦｅＢ強磁性層１５で、積層フェリ構造の磁化固定層２２を構成する。ＰｔＭｎ反強磁性層１２とＣｏＦｅ強磁性層１３の界面に働く交換結合により、磁化固定層２２の磁化の方向が固定される。磁化固定層２２の少なくとも一部、たとえば、ＣｏＦｅＢ強磁性層１５は、ＭＴＪ素子２０を構成する固定磁化のピンド層１５となる。ＭｇＯバリア層１６は、ＭＴＪ素子２０のトンネルバリアとなる。ＭｇＯバリア層１６を挟んで上層に位置するＣｏＦｅＢ強磁性層１７は、スピン電流の注入方向によってその磁化の方向が変化するフリー層１７である。ＭＴＪ構造１０の各層の膜厚は適宜選択することができるが、たとえば、ＰｔＭｎ反強磁性層１２の膜厚は、１５ｎｍ、ＣｏＦｅ強磁性層１３の膜厚は１．７ｎｍ、Ｒｕ非磁性層１４の膜厚は０．６８ｎｍ、ＣｏＦｅＢピンド層１５の膜厚は２．３ｎｍ、ＭｇＯバリア層１６の膜厚は１．２ｎｍ、ＣｏＦｅＢフリー層１７の膜厚は２ｎｍである。
【００３６】
こうしてＳｉ基板上に積層した磁性多層膜を、０．１５μｍ×０．３μｍのサイズにＥＢ露光とＲＩＥ用いて加工し、ＭＴＪ構造１０のサンプルを作製した。なお、ＭＴＪ素子２０のトンネルバリア層１６は、実施例では単結晶ＭｇＯを用いるが、これ以外に、ＡｌＯx、ＴｉＯx、ＨｆＯx等の遷移金属酸化物を用いてもよい。トンネルバリア層１６を挟むＣｏＦｅＢ強磁性層１５、１７の少なくとも一方は、アモルファス合金であるのが望ましい。また、磁化固定層２２全体をＭＴＪ素子２０のピンド層２２とみなしてもよい。
【００３７】
図４（ａ）は、図３の構造を有するサンプルを、スピン注入型ＭＲＡＭとして動作させたときのＭＴＪ素子２０の電流電圧特性を示すグラフである。スピン電流の注入方向によってＭＴＪ素子２０の状態は、平行（Ｐ）状態と反平行（ＡＰ）状態に変化する。このサンプルでは破線で示す反平行（ＡＰ）状態のときのオフ抵抗は約６００Ω、平行（Ｐ）状態のときのオン抵抗は約３００Ωである。
【００３８】
このサンプルに、電流制限下で一定の電圧を印加するか、あるいは、約２０ｍＡの過電流を印加すると、平行／反平行間の状態遷移（ＭＲＡＭ動作）から、リセット／セット間の状態遷移（ＲｅＲＡＭ動作）へと移行する。
【００３９】
図４（ｂ）は、ＲｅＲＡＭ動作するＭＴＪ素子２０の電流電圧特性のグラフである。この例では、１０-2Ａで電流制限を設定して、−３Ｖの電圧パルスを印加する。電圧パルスを印加する前の状態は、過電流の印加により高抵抗状態（リセット状態）となっている。印加電圧が上昇して−２Ｖに近づくと、突然急峻にＩＶプロファイルが変化して低抵抗状態（セット状態）に遷移する（点線の矢印（１））。このとき、電流制限が設定されているので、低抵抗状態への遷移は一定のレベルに制御される（点線の矢印（２））。その後、電圧パルスを印加しなくても、低抵抗状態は維持される（点線の矢印（３））。
【００４０】
リセット状態に書き込むには、電流制限を解除して、−１Ｖ程度の電圧パルスを印加するか、あるいは１０ｍＡ〜２０ｍＡ程度の電流パルスを印加する。そうすると、いったん電流制限値を超えてから徐々に抵抗が上がり（実線の矢印（４））、その後一気に高抵抗状態へと遷移する（実線の矢印（５））。
【００４１】
このサンプルのＲｅＲＡＭ動作時のオン抵抗は約５０Ω、オフ抵抗は約１ＭΩである。このオフ抵抗値は、ＭＲＡＭ動作時のオフ抵抗値よりも４桁大きく、オン抵抗値は、ＭＲＡＭ動作時のオン抵抗値よりも１桁小さい。つまり、ＲｅＲＡＭ動作状態のＭＴＪ素子２０は、ＭＲＡＭ動作のために印加される電圧パルスや電流パルスに対しては安定であり、過電流印加後のＭＴＪ素子２０をスイッチ手段として使用することができる。
【００４２】
このＭＴＪスイッチは、ヒューズ／アンチヒューズと異なり、再書込みが可能である。さらに、ＭＲＡＭプロセスと同時に形成することができるので、ＭＴＪスイッチを作るための追加マスクやプロセスを必要としない。
【００４３】
たとえば、図１のＦＰＧＡ１００Ａ又は１００Ｂにおいて、論理ブロック１０２とスイッチブロック１０５の双方を、本実施例のＭＴＪ素子２０で同時に形成し、所望の素子群を選択して過電流を印加することで、選択された素子だけをスイッチブロックとして動作させることができる。そうすると、ＦＰＧＡの製造工程が著しく簡略化され、ユーザの側での書き換えやスイッチング動作を安定して行うことができる。
【００４４】
図５は、ＭＴＪ素子２０を、ＦＰＧＡを構成するプログラム素子のうち、特にメモリ素子に適用するときの概略断面図である。この例では、セル選択用のトランジスタＴｒとＭＴＪ素子２０が直列に接続される１Ｔｒ−１ＭＴＪ構造を採用する。
【００４５】
半導体基板３１の素子分離領域３２で区画された領域内に、トランジスタＴｒが配置される。トランジスタＴｒのゲート電極３５は、ワード線（不図示）に接続される。トランジスタＴｒの一方のソース・ドレイン拡散層（ソース領域）３３は、層間絶縁膜３６、４１に形成されたコンタクトプラグ３７、４０及び中継配線３９を介して、下部電極４９に接続される。下部電極４９上には、反強磁性層１２を介してＭＴＪ素子２０が配置され、ＭＴＪ素子２０は上部電極５１を介して、層間絶縁膜５３上に形成されたビット線５５に接続される。トランジスタＴｒの他方のソース・ドレイン拡散層（ドレイン領域）３３は、コンタクトプラグ３７を介してソース線（又はセンス線）３８に接続される。この例では、２つの選択トランジスタＴｒがドレイン領域３３に共通に接続され、ソース線３８は２つのメモリセルに共通に用いられる。
【００４６】
図６（ａ）は、ＭＴＪ素子２０を、ＦＰＧＡを構成するプログラム素子のうち、特にスイッチングブロックを構成するＭＴＪスイッチに適用するときの概略断面図、図６（ｂ）はＭＴＪスイッチ６５の等価回路図である。この例では、スイッチセル選択用として用いるためと、制限電流を設けてスイッチングさせるために、１Ｔｒ−１ＭＴＪ構造を採用する。選択トランジスタＴｒのゲート電極３５は図示しないワード線に接続され、後述のように、ワード線を介して制限電圧（駆動電圧）が供給される。トランジスタＴｒの一方のソース・ドレイン拡散層３３は、層間絶縁膜３６、４１に形成されたコンタクトプラグ３７、４０および中継配線３９を介して、一対の電極４９及び５１に挟まれたＭＴＪ素子２０に接続される。ＭＴＪ素子２０はビット線５５に接続される。トランジスタＴｒの他方のソース・ドレイン拡散層３３は、コンタクトプラグ３７を介してソース線３８に接続される。
【００４７】
図５および図６（ａ）において、半導体基板３１上にトランジスタＴｒを形成し、層間絶縁膜３６にコンタクトプラグ３７を形成し、配線３８、３９をパターニングした後、層間絶縁膜４１を堆積してコンタクトプラグ４０を形成し、平坦化するところまでは、通常のＭＯＳＦＥＴ及び多層配線工程と同様であり、その詳細は省略する。
【００４８】
図７Ａ〜７Ｆは、ＭＴＪ工程を示す概略断面図である。図７Ａにおいて、図５および図６（ａ）の層間絶縁膜４１上に、下部電極膜４２、反強磁性膜３２、磁化固定層４４を構成する各膜（図３参照）、トンネルバリア膜４５、自由層を構成する強磁性膜４６、上部電極膜４７を順次形成し、レジストマスク４８を形成する。
【００４９】
次に、図７Ｂに示すように、ハロゲン系ガスを用いたエッチングにより、上部電極膜４７を所定の形状に加工して、上部電極５１を形成する。次に、図７Ｃに示すように、レジストマスク４８を除去し、上部電極５１をハードマスクとして、磁性材料の積層部、すなわち、強磁性層４６、トンネルバリア層４５、固定層４４、反強磁性層４３を順次エッチング加工し、フリー層１７、トンネルバリア層１６、ピンド層１５（又は磁化固定層２２）、反強磁性層１２をＣＯとＮＨ３の混合ガスを用いてエッチングする。フリー層１７、トンネルバリア層１６、およびピンド層１５（又は磁化固定層２２）で、ＭＴＪ素子２０を構成する。
【００５０】
次に図７Ｄに示すように、ＭＴＪ素子２０を覆う所定の形状のレジストマスク５２を形成する。このレジストマスク５２は、下部電極層４２のエッチング用のマスクである。図７Ｅに示すように、エッチングにより下部電極４９を形成し、レジストマスク５２を除去して、全面に層間絶縁膜５３を堆積する。その後、上部電極５１の表面が露出するまで表面を研磨して平坦化する。最後に図７Ｆに示すように、層間絶縁膜５３上に所定の形状のビット線５５を形成する。
【００５１】
図８は素子機能に応じた書き込みパルスの例を示す図である。図８（ａ）はＭＲＡＭ動作するＭＴＪメモリ素子への書き込みパルスの例を、図８（ｂ）はＲｅＲＡＭ動作するＭＴＪスイッチへの書き込みパルスの例を示す。
【００５２】
図８（ａ）において、たとえばスピン平行状態ＲPにすることによって情報"１"を書き込む場合、振幅＋３．６ｍＡ、パルス幅５０ｎｓの電流パルスを印加する。スピン反平行状態ＲAPにして情報"０"を書き込む場合、逆方向のスピン電流、すなわち、振幅−３．６ｍＡ、パルス幅５０ｎｓの電流パルスを印加する。パルス幅をより短くする場合は、振幅の絶対値を大きくする。電流パルスの振幅は、ＭＴＪのサイズが小さいほど、小さくなる。また、磁性膜質・構造を改造することで、減少することが期待できる。
【００５３】
読み出し時は、たとえば正の読み出し電流を印加してＭＴＪ素子２０に流れる電流を検出し、読み出し用の参照セルに流れる参照電流との差電流を検出することによって、情報"１"、"０"を判断する。
【００５４】
図８（ｂ）のＲｅＲＡＭ動作によるスイッチングでは、たとえば、高抵抗から低抵抗への切り換えるときの書き込みを「セット」、低抵抗から高抵抗へ切り換えるときの書き込みを「リセット」とする。また、ＭＴＪ素子２０の高抵抗状態の抵抗をＲH、低抵抗状態の抵抗をＲLとする。
【００５５】
セット（高抵抗から低抵抗への書き込み）時には、図６（ア）の選択トランジスタＴｒに所定の駆動電圧Ｖgを印加してオン状態にする。このとき、選択トランジスタのゲートに印加する駆動電圧Ｖgは、選択トランジスタＴｒのチャネル抵抗Ｒtrが、ＭＴＪ素子２０の高抵抗値ＲHに対して十分に小さく、ＭＴＪ素子２０の低抵抗値ＲLに対して十分に大きくなるように設定する（ＲL<<Ｒtr<<ＲH）。
【００５６】
ビット線５５に電圧Ｖbを印加し、ＭＴＪ素子２０をセットするのに要する電圧、或いはこれよりやや大きいバイアス電圧を印加する。図８（ｂ）の例では、約２Ｖのバイアス電圧を１０ｎｓ〜１ｍｓのパルス幅で印加する。このとき、選択トランジスタＴｒのチャネル抵抗Ｒtrは、ＭＴＪ素子２０の高抵抗値RHに対して十分に小さくなるように制御されているため、ビット線５５から印加した電圧Ｖbのほとんどが、高抵抗状態のＭＴＪ素子２０に印加される。また、ＶbはＭＴＪ素子２０のセット電圧Ｖset以上の値に設定されているため、ＭＴＪ素子２０は高抵抗状態から低抵抗状態にセットされる。
【００５７】
セット動作時の選択トランジスタＴｒのチャネル抵抗Ｒtrを高めに制御しておくことにより、ＭＴＪ素子が高抵抗状態から低抵抗状態にセットした直後に、ビット線の電圧Ｖｂのほとんどが選択トランジスタに印加されることとなり、ＭＴＪ素子２０及び選択トランジスタＴｒを流れる電流は、選択トランジスタＴｒの素子抵抗によって制限される。すなわち、選択トランジスタＴｒを電流制限素子として用いることができる。
【００５８】
リセット（低抵抗から高抵抗への書込み）時には、まず、選択トランジスタＴｒのゲート電極３５に所定の駆動電圧を印加してオン状態にする。このときは、選択トランジスタＴｒのチャネル抵抗ＲtrがＭＴＪ素子２０の低抵抗値ＲLよりも十分に小さくなるように、選択トランジスタＴｒのゲート電圧を調整しておく。
【００５９】
次いで、ビット線５５に、ＭＴＪ素子２０をリセットするのに要する電圧、或いはこれよりやや大きいバイアス電圧Ｖbを印加する。図８（ｂ）の例では、約１．５Ｖのバイアス電圧を印加する。印加したバイアス電圧は、ＭＴＪ素子２０の低抵抗値ＲL及び選択トランジスタＴｒのチャネル抵抗Ｒtrに応じてそれぞれに分配される。このとき、選択トランジスタＴｒのチャネル抵抗Ｒtrは、ＭＴＫ素子の低抵抗値ＲLよりも十分に小さいため、印加したバイアス電圧のほとんどはＭＴＪ素子２０に印加される。これにより、ＭＴＪ素子２０は、低抵抗状態から高抵抗状態に遷移する。（電圧パルスに代えて、電流パルスを印加してリセットしてもよい。）
リセット過程ではＭＴＪ素子２０が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧がＭＴＪ素子２０と選択トランジスタＴｒに配分されるため、このバイアス電圧によってＭＴＪ素子が再度セットされることを防止する必要がある。このため、ビット線５５に供給するリセット用のバイアス電圧は、セット用のバイアス電圧よりも小さくしなければならない。すなわち、リセット過程では、選択トランジスタＴｒのチャネル抵抗Ｒtrが低抵抗値ＲLよりも十分に小さくなるように、選択トランジスタＴｒのゲート電圧を調整するとともに、ビット線５５に印加するバイアス電圧Ｖｂを、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
【００６０】
リセット過程では、電圧パルスだけでなく電流パルスを印加して、ＭＴＪ素子をリセット状態に切り換えることができる。このときの電流パルスは、図８（ｂ）の例では、約２０ｍＡの振幅とした。リセット後に再セットするのを防ぐため、約１．５Ｖの電圧以下に制限しておく必要がある。
【００６１】
図９は、上述したＭＴＪ素子２０が適用されるアレイスタイルＦＰＧＡ６０の構成例を示す概略平面図である。ＦＰＧＡ６０は、格子状に並べた論理ブロック６１と、論理ブロック６１同士をつなぐ配線領域とを含む。スイッチブロック６３は、縦横の配線が交差する点に位置し、配線同士を接続する役割を果たす。コネクションブロック６２は、スイッチブロック６３の間に位置し、論理ブロック６１の入出力ピン（不図示）と配線を接続する役割を果たす。論理ブロック６１へは、入出力（Ｉ／Ｏ）ブロック６４から結線（コンフィギュレーション）情報が入力される。
【００６２】
論理ブロック６１は、入力数以下の任意の論理関数を実現するブロックであり、特に図示はしないが、たとえば、不揮発性メモリベースのルックアップテーブル、Ｄ型フリップフロップ、セレクタ、レジスタ等を含む。不揮発性メモリベースのルックアップテーブルは、図５に示すＭＴＪプログラム素子で構成され、入力される結線情報を保持する。
【００６３】
図１０（ａ）と図１０（ｂ）は、図９に示すスイッチブロック６３とコネクションブロック６２の構成例をそれぞれ示す図である。図１０（ａ）において、配線チャネルは４本のトラックから構成されており、同じトラックには６つのスイッチが配置される。これらのスイッチは、図６に示すＭＴＪスイッチ６３である。図１０（ｂ）において、配線チャネルから論理ブロック６１への接続はマルチプレクサ６６により行われ、論理ブロック６１から配線チャネルへの接続は、ＭＴＪスイッチ６５を介していずれかのトラックを選択することができる。
【００６４】
このようなＦＰＧＡ６０を作製するときは、基板上に、論理ブロック６１に含まれるＭＴＪ素子２０と、スイッチブロック６３およびコネクションブロック６２に含まれるＭＴＪ素子２０を、同じ工程で同時に形成する。そして、スイッチ手段として機能するＭＴＪ素子のみに選択的に、電流制限を設けた状態で一定の電圧を印加するか、あるいは過電流を印加することにより、リセット／セット間を遷移するＭＴＪスイッチとして使用する。一定電圧あるいは過電流を印加しないＭＴＪ素子は、スピン平行／反平行状態を遷移するＭＴＪメモリ素子として使用する。このとき、図４を参照して説明したように、ＭＴＪスイッチのオフ抵抗はＭＴＪメモリ素子のオフ抵抗よりも数桁大きいので、安定したスイッチングを行うことができる。
【００６５】
図１１（ａ）は、実施形態のＭＴＪスイッチの効果を、従来のＳＲＡＭ及びパストランジスタで構成したスイッチと比較する表、図１１（ｂ）は、実施形態のＭＴＪスイッチとその他の方式のスイッチとを比較した表である。図１１（ａ）に示すように、ＳＲＡＭとパストランジスタでスイッチを構成した場合、１２０Ｆ2の面積を要し、接続抵抗（オン抵抗）は２ｋΩと高い。また、必ずトランジスタ層と配線層が必要である。これに対し、ＭＴＪスイッチは、占有面積はわずか８Ｆ2と非常に微細である。ＭＴＪの抵抗は５０Ωと低いが、接続トランジスタの抵抗に依存している。  
図１１（ｂ）に示すように、不揮発性という特性と微細化という観点からは、アンチヒューズやフラッシュ素子も実施形態のＭＴＪスイッチと同様の効果を有する。しかし、アンチヒューズは、１回書き込みのみに有効であり、消去や再書き込みをすることはできない。フラッシュは消去および再書き込み可能であるが、オン抵抗がきわめて高く、寄生容量も大きい。
【００６６】
以上述べたように、実施形態のＭＴＪ素子は、従来のスピン平行／反平行状態の２値に加えて、リセット／セット状態の別の２値での書き込みが可能である。リセット／セット状態間を遷移するＭＴＪ素子をＭＴＪスイッチとして用いる場合は、スイッチング素子に要求される性能、すなわち、素子面積の微細さ、小さなオン抵抗と大きなオフ抵抗、低い寄生容量、不揮発性、書き換え可能という条件をすべて満たす。加えて、標準プロセスに沿って高歩留まりで製造可能という効果も有する。
【００６７】
特に、実施形態では、プログラムロジックのメモリ素子と、スイッチ素子を同時に同じ構成のＭＴＪ素子として作製可能であり、所望のＭＴＪ素子を選択して、一定電圧、または過電流を印加することで、特定のＭＴＪ素子をＭＴＪスイッチとして機能させることが可能になる。
【００６８】
以上、特定の実施形態に基づいて本発明を説明したが、これらの例に限定されるものではない。たとえば、ＭＴＪ素子をメモリ素子として用いる場合、スピン電流注入型だけではなく、配線書き込み方式のＭＲＡＭにも応用することができる。この場合、書き込みワード線とビット線に同時に電流を流し、電流が発生する磁場によってフリー層のスピンの無機を反転させる。磁場の向きはビット線電流の方向の変更に応じて変化する。たとえば±２００［Ｏｅ］の磁場を印加してＭＲＡＭメモリとして機能するＭＴＪ素子に、一定電圧、または過電流を印加することで、リセット／セット状態変化するＭＴＪスイッチとして機能させることが可能である。
【００６９】
さらに、いったん過電流の印加によりリセット／セット遷移可能状態になった後は、スピン平行／反平行状態へは戻らないという観点からは、ＭＴＪ素子をヒューズまたはアンチヒューズとして機能させることも可能である。この場合は、不正コピー防止用のライトワンスメモリに適用することも可能である。
【図面の簡単な説明】
【００７０】
【図１】一般的なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の構成例を示す図である。
【図２】本発明の原理を説明するための図である。
【図３】本発明の実施形態のＭＴＪ構造を示す概略図である。
【図４】図３の構造のＭＴＪ構造をＭＲＡＭとして用いるときのＩＶ特性と、ＭＴＪスイッチとして用いるときのＩＶ特性を示すグラフである。
【図５】ＭＴＪを用いたプログラム素子の一例を示す概略構成図である。
【図６】ＭＴＪを用いたスイッチ手段を示す一例を示す概略構成図である。
【図７Ａ】本発明の一実施形態のＭＴＪ素子の作製工程図である。
【図７Ｂ】本発明の一実施形態のＭＴＪ素子の作製工程図である。
【図７Ｃ】本発明の一実施形態のＭＴＪ素子の作製工程図である。
【図７Ｄ】本発明の一実施形態のＭＴＪ素子の作製工程図である。
【図７Ｅ】本発明の一実施形態のＭＴＪ素子の作製工程図である。
【図７Ｆ】本発明の一実施形態のＭＴＪ素子の作製工程図である。
【図８】実施形態のＭＴＪ素子の素子機能に応じた書き込みパルスを示す図である。
【図９】実施形態のＭＴＪ素子を適用したＦＰＧＡの概略平面図である。
【図１０】図９のＦＰＧＡで用いられるスイッチングブロックとコネクションブロックの例を示す図である。
【図１１】実施形態のＭＴＪ素子の効果を示す表である。
【符号の説明】
【００７１】
１０  ＭＴＪ構造
１２  反強磁性層
１５  強磁性層（ピンド層）
１６  トンネルバリア層
１７  強磁性層（フリー層）
２０  ＭＴＪ素子
２２  磁化固定層
２１  キャップ層兼上部電極
４９  下部電極
５１  上部電極
５５  ビット線
６０  ＦＰＧＡ（半導体装置又はプログラマブルロジックデバイス）
６１  論理ブロック
６２  コネクションブロック
６３  スイッチブロック
６５  ＭＴＪスイッチ
Ｔｒ  選択トランジスタ
【図１】
0005326242.tif 000002
【図２】
0005326242.tif 000003
【図３】
0005326242.tif 000004
【図４】
0005326242.tif 000005
【図５】
0005326242.tif 000006
【図６】
0005326242.tif 000007
【図７Ａ】
0005326242.tif 000008
【図７Ｂ】
0005326242.tif 000009
【図７Ｃ】
0005326242.tif 000010
【図７Ｄ】
0005326242.tif 000011
【図７Ｅ】
0005326242.tif 000012
【図７Ｆ】
0005326242.tif 000013
【図８】
0005326242.tif 000014
【図１０】
0005326242.tif 000015
【図１１】
0005326242.tif 000016
【図９】
0005326242.tif 000017