(57)【特許請求の範囲】
【請求項１】
制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する電気的に書き換え可能な不揮発性半導体記憶装置の製造方法であって、
前記複数のメモリ素子が形成された後、最終配線工程が完了した前記不揮発性半導体記憶装置のウェハ上に形成された、全ての前記メモリ素子、若しくは、複数の前記メモリ素子で構成される一又は複数のメモリブロック内の前記メモリ素子に対して、一時に消去電圧を印加するための所定のテスト電圧を印加する第１工程と、
前記第１工程終了後、前記ウェハ全面に対し電磁波を照射することで前記浮遊ゲート内を電気的に中性な状態にする第２工程と、
前記第２工程終了後、前記ウェハ上面に前記電磁波に対する透過性を有しない保護膜を成膜する第３工程と、
前記第３工程終了後、ウェハテストによる前記メモリ素子に対する書き込み電圧の印加を伴う良否判定を行う第４工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１工程において、前記浮遊ゲート下のゲート酸化膜にかかる電圧が時間経過とともに段階的に上昇するように前記テスト電圧の電圧値を段階的に増加させることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１工程における前記テスト電圧は、前記ゲート酸化膜にかかる電界が当該ゲート酸化膜の絶縁耐力を超えない範囲内で、時間経過とともに電圧値を段階的に上昇させることを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１工程、及び前記第４工程が、何れも前記ウェハ上面に針を接触させることで、前記針を介して電圧印加を行うことを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記電磁波が紫外光であることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
図７は、本発明の対象である、制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置１の一般的な構造を示す平面図であり、Ｘ方向に複数延伸する制御ゲート（ワードライン）２０と、その上方にＹ方向に複数延伸する配線層（ビットライン）６０を備える。又、配線層６０と、図７上では図示していないドレインとがドレインコンタクト４０によって電気的に接続されている。尚、図７上では、一部のドレインコンタクト４０とワードライン２０の間に導電性異物２２が形成されている状態が図示されている。この導電性異物２２についての説明は後述する。図７では、導電性異物２２を表示するために、便宜的に一部のビットライン６０を透過して図示している。
【０００３】
図８は、図７上におけるａ−ｂ線断面図である。図８に示すように、半導体基板４上にＰウェル５、ソース・ドレイン２６、ゲート酸化膜６、浮遊ゲート１０、ＯＮＯ膜１７、制御ゲート２０、サイドウォール絶縁膜２５、２７、ドレインコンタクト４０、層間絶縁膜４１、及び配線層６０を備える。ゲート酸化膜６、浮遊ゲート１０、ＯＮＯ膜１７、及び制御ゲート２０の積層膜が、ソース・ドレイン２６に挟まれた活性領域（Ｐウェル５）上に形成されており、ドレインコンタクト４０を介してドレイン２６と配線層６０とが電気的に接続される。
【０００４】
図９は、図７に示す不揮発性半導体記憶装置１の等価回路図である。メモリ素子がマトリクス状に複数配列されており、同一行に存在するメモリ素子の制御ゲートが電気的に接続されてワードライン２０を構成する。又、同一列に存在するメモリ素子のドレインが電気的に接続されてビットライン６０を構成する。尚、各メモリ素子のソースも電気的に接続され、ソースライン７０を構成している。ビットライン６０はカラムデコーダ７１に接続され、ワードライン２０はロウデコーダ７２に接続されている。
【０００５】
近年の微細化技術の進展に伴い、ゲート（制御ゲート２０、浮遊ゲート１０）とドレインコンタクト４０の離間距離が縮まっており、これらの間において短絡の発生する蓋然性がある。又、場合によっては製造プロセス時において導電性の異物が装置内部に混入することがあり、かかる異物を介して短絡が発生する蓋然性がある。
【０００６】
図１０は、図７上におけるａ−ｃ線断面図であり、前記導電性異物が内在している場合を示している。このような導電性異物２２の存在によってドレインコンタクト４０と制御ゲート２０とが短絡すると、制御ゲート２０の電位が制御できずメモリ素子に不良状態を招来する。
【０００７】
図１１は、図９に示す不揮発性半導体記憶装置１の等価回路図において、一領域に導電性異物２２が存在することでドレインコンタクト４０と制御ゲート２０が短絡している場合について図示したものである。
【０００８】
図１１に示すように、導電性異物２２によってドレインコンタクト４０と制御ゲート２０が短絡すると、当該導電性異物２２を介して所定のビットライン６０とワードライン２０が短絡する。この結果、同一ワードライン２０上に存在する全メモリ素子、即ち同一行に位置する全メモリ素子が不良となる。
【０００９】
又、サイドウォール絶縁膜２５、２７が存在することで、図１０に示すように導電性異物２２が存在していたとしても、ドレインコンタクト４０と制御ゲート２０とが完全には短絡せず、この結果、出荷選別時には不良状態を認識できず、最終製品使用者が製品を使用中に前記短絡が発生して不具合が初めて顕在化するという事態が起こり得る。
【００１０】
又、前述したように、導電性異物以外においても、設計の微細化に伴ってドレインコンタクト４０と制御ゲート２０間の距離は非常に接近してきているため、コンタクト径、並びにドレインコンタクト４０と制御ゲート２０のアライメントずれのマージンが減少している。この結果、プロセス時のバラツキによって、ドレインコンタクト４０と制御ゲート２０間の距離が短絡寸前の状況になりやすくなってきている。かかる場合においても、出荷選別時には不良状態を認識できず、最終製品使用者による製品使用中に初めて短絡が発生して不具合が顕在化する可能性が考えられる。
【００１１】
このような不具合を有する製品が市場に流出するのを防止するために、従来、図１２に示すフローチャートに基づくスクリーニングが行われている
【００１２】
まず、ウェハ上に複数のメモリ素子を形成した後、最終配線工程を完了させる（ステップ＃９０）。次に、紫外光に対する透過性を有しない材料の保護膜を表面に形成し、端子部分を開口した後（ステップ＃９１）、ウェハテストを行う（ステップ＃９２）。ウェハテストによって、不良品にマーキングを行ったり、電子的な良品マップ情報を得る。
【００１３】
次に、ウェハをチップ毎に分割し、ウェハテストで良品判定されたチップのみパッケージ組み立てを行う（ステップ＃９３）。その後、パッケージ組み立て工程時の不具合の選別のため、プリテストを行って不良チップを取り除く（ステップ＃９４）。
【００１４】
次に、劣化モードの不良を選別するために、高温・高電界で加速したバーンインを実施する（ステップ＃９５）。
【００１５】
バーンイン実施後、バーンイン装置を用いて全メモリブロックに順次、テスト電圧を印加する（ステップ＃９６）。このとき、前記テスト電圧の印加方法としては、ワードライン２０に負電圧Vcg、ウェル５に正電圧Vwellを印加することで行う。この時メモリ素子のドレイン２６を開放状態とすると、ウェル５とドレイン２６で構成されるＰＮ接合は順方向であるため、ドレイン２６には、ウェル電圧VwellよりもＰＮ接合のビルトインポテンシャル（拡散電位）分の０．３〜０．６Ｖ程度低い電位がかかり、これによって、ワードライン２０とドレインコンタクト４０の間には、VwellとVcgの電位差からドレイン２６とウェル５とのＰＮ接合ビルトインポテンシャル分を引いた電圧のストレスが印加される。このとき、制御ゲート２０とドレイン２６間に極薄い絶縁膜があった場合には、このストレスにより絶縁破壊が発生する。これによって、その後の出荷テスト（ステップ＃９７）において不良状態が顕在化するため、市場に流出する前に不良品であることが認識され、市場への不良品の流出を防ぐことが可能となる。そして、出荷テストにおいて良品と判定された製品のみが市場に出荷される（ステップ＃９８）。
【００１６】
一般に、フラッシュメモリの場合、複数のメモリセルに対して一括に消去電圧の印加が可能に構成されている。このため、テスト電圧の印加時間を短縮化すべく、テスト電圧として消去電圧を印加することが通常である。このとき、該消去電圧の印加により、浮遊ゲート１０内の電子がウェル５側に抜き取られ、メモリ素子の閾値が低下する（消去状態）。
【００１７】
ここで、図９に等価回路として示されるようなフラッシュメモリの場合、消去電圧が過剰に与えられることでメモリ素子の閾値が低くなりすぎると、ドレイン−ソース間が導通してしまう。このような状態の下で書き込みを行うべく書き込み電圧を印加した場合、ドレイン−ソース間に電圧が掛からなくなるために書き込みが不可能となり、ビットライン６０全体が不良となる。そこで、消去電圧ストレスを印加する場合、過剰消去とならない短い消去電圧ストレス時間で印加した後に再度書き込み処理を行い、メモリ素子の閾値を上げることで過剰消去状態とならないように常に管理する必要がある。即ち、上記ステップ＃９６においては、消去電圧ストレスの印加と書き込み動作を繰り返し行う必要がある。
【００１８】
フラッシュメモリに対して書き込みを行うに際しては、ソースを０Ｖ（グランド電位）とし、ドレインに高電圧を印加することで、ドレイン近傍にホットエレクトロンを発生させ、同時に、制御ゲート２０に正電圧を印加することで、発生したホットエレクトロンを浮遊ゲート１０内に注入することによって行う。この際、必要な電流値が多くなるため、多くのメモリ素子に一時に書き込むのが困難である。従って、同時に書き込み可能なメモリ素子の数が限定されることから、消去電圧ストレス印加後に過剰消去を防ぐ為の書き込みを行う手法では、スクリーニングに膨大な時間を必要とする。
【００１９】
スクリーニング時間を短縮化するため、ストレス印加を効率的に行うべく、従来、同時に複数チップのバーンインが可能なチップバーンイン装置が用いられる。しかし、チップバーンイン装置を使用するには、パッケージ組み立て工程を完了している必要がある。このため、スクリーニングによって良否判定が行われた結果、不良であると判定されたチップは、既にパッケージ組み立て工程が完了したチップであり、それまでに掛かったテストコストやパッケージ組み立てコストが無駄となるため、製造コストロスが増大する要因となる。
【００２０】
又、過剰消去状態から回復させる方法として、紫外光を照射する方法があるが、保護膜として、ポリイミド膜やシリコン窒化膜などの紫外光非透過性の膜を用いた場合、紫外光がメモリ素子の浮遊ゲート２０まで到達しないため、かかる状況下で紫外光を照射しても過剰消去状態から回復させることができない。特に、最近では、同一パッケージに複数チップを重ねて、単一チップとほぼ同じ大きさになるように組み立てる、いわゆるマルチチップパッケージ（ＭＣＰ）が多用される傾向にある。このパッケージングを行うに際しては、積層によるキズ防止用の保護膜として、紫外光非透過材料であるポリイミド膜を最上層に膜厚１〜２μｍ程度形成することが通常行われる。このため、このようなマルチチップパッケージに対しては、紫外光照射によりメモリセルの過剰消去状態からの回復を行う方法を利用することができない。
【００２１】
その他の従来例として、回路の工夫により、過剰消去の発生に対してウェルに負のバイアス電圧を印加して、メモリセルの閾値を高くした後に、過剰消去セルに書き込みを実施する手法がある（下記特許文献１、２参照）。しかし、この技術を用いても同時に多くのセルに書き込みを行うことはできないため、スクリーニングに要する時間を短縮化させることはできない。
【００２２】
【特許文献１】特開平８−８７８９２号公報
【特許文献２】特開平９−２１３９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
以上のように、従来のテスト方法の場合、過剰消去状態に陥ると以後の書き込み動作にエラーを生じることから、所定のメモリセル単位（ブロック単位）で過剰消去がされていないかを確認しながら行う必要があり、多大な時間を要していた。又、多くのメモリセルに対して一時に紫外光照射を行うことで、短時間で過剰消去状態から復帰させる方法があるが、既に紫外光透過性を有しない保護膜が形成されている状況の下では紫外光照射による過剰状態からの復帰処理を行うことができないという問題があった。
【００２４】
本発明は上記の問題点に鑑み、短時間且つ低コストでの実施が可能なスクリーニング方法を提供し、かかるスクリーニング方法を用いた不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する電気的に書き換え可能な不揮発性半導体記憶装置の製造方法であって、前記複数のメモリ素子が形成された後、最終配線工程が完了した前記不揮発性半導体記憶装置のウェハ上に形成された、全ての前記メモリ素子、若しくは、複数の前記メモリ素子で構成される一又は複数のメモリブロック内の前記メモリ素子に対して、一時に消去電圧を印加するための所定のテスト電圧を印加する第１工程と、前記第１工程終了後、前記ウェハ全面に対し電磁波を照射することで前記浮遊ゲート内を電気的に中性な状態にする第２工程と、前記第２工程終了後、前記ウェハ上面に前記電磁波に対する透過性を有しない保護膜を成膜する第３工程と、前記第３工程終了後、ウェハテストによる前記メモリ素子に対する書き込み電圧の印加を伴う良否判定を行う第４工程と、を有することを第１の特徴とする。
【００２６】
本発明に係る不揮発性半導体記憶装置の製造方法の上記第１の特徴によれば、ウェハテストの実施前の段階で既にテスト電圧の印加処理が完了している。このため、ウェハテスト実施前の段階において、テスト電圧印加によって顕在化する不良状態が確認可能となる。つまり、ウェハテスト段階において、テスト電圧が印加されたことに起因した良否判定を行うことができる。
【００２７】
このため、ウェハテスト段階で良品と判定されたウェハのみをチップ毎に分割し、パッケージ組み立てを行うことで、パッケージ組み立て完了後に不良品と判定される不良チップ数を減少させることができる。即ち、パッケージ組み立て後に不良状態が顕在化するチップ数が減少し、パッケージ組み立てコストの無駄を防ぐことが可能となる。
【００２８】
又、保護膜を成膜する前に電磁波を照射する構成であるため、テスト電圧が印加されたウェハ上の各メモリ素子の浮遊ゲート内を、一時に電気的に中性な状態にすることができる。このため、特にテスト電圧として消去電圧を用いた場合には、過剰消去状態からの復帰処理を短時間で実施することができるため、全体の処理時間の短縮化が図られる。
【００２９】
更に、電磁波が照射されることで、消去電圧の印加によって過剰消去状態となったメモリ素子が複数存在していた場合においても、一括で電気的に中性状態に遷移させて過剰消去状態を解消させることができる。このため、個々に過剰消去状態を管理しながら消去電圧の印加を行う必要がなく、全体の処理時間の短縮化が図られる。
【００３０】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記第１工程において、前記浮遊ゲート下のゲート酸化膜にかかる電圧が時間経過とともに段階的に上昇するように前記テスト電圧の電圧値を段階的に増加させることを第２の特徴とする。
【００３１】
本発明に係る不揮発性半導体記憶装置の上記第２の特徴によれば、ゲート酸化膜にかかる電界の急激な上昇を防止しながらテスト電圧を印加することができる。これによって、ゲート酸化膜の劣化を防止し、且つ、テスト電圧印加ステップに要する時間の短縮化を図りながら不揮発性半導体記憶装置の不良状態を顕在化させることができる。
【００３２】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第２の特徴に加えて、前記第１工程における前記テスト電圧は、前記ゲート酸化膜にかかる電界が当該ゲート酸化膜の絶縁耐力を超えない範囲内で時間経過とともに電圧値を段階的に上昇させることを第３の特徴とする。
【００３３】
本発明に係る不揮発性半導体記憶装置の上記第３の特徴によれば、不揮発性半導体記憶装置の信頼性を維持しながら、不揮発性半導体記憶装置の不良状態を顕在化させることができる。
【００３４】
本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１〜第３の何れか一の特徴に加えて、前記第１工程、及び前記第４工程が、何れも前記ウェハ上面に針を接触させることで、前記針を介して電圧印加を行うことを第４の特徴とする。
【００３５】
本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１〜第４の何れか一の特徴に加えて、前記電磁波が紫外光であることを第５の特徴とする。
【発明の効果】
【００３６】
本発明によれば、ウェハテストの実施前の段階で既にテスト電圧の印加処理が完了しているため、ウェハテスト実施前の段階において、テスト電圧印加によって顕在化する不良状態が確認可能となる。このため、ウェハテスト段階で良品と判定されたウェハのみをチップ毎に分割し、パッケージ組み立てを行うことで、パッケージ組み立て完了後に不良品と判定される不良チップ数を減少させることができる。即ち、パッケージ組み立て後に不良状態が顕在化するチップ数が減少し、パッケージ組み立てコストの無駄を防ぐことが可能となる。
【００３７】
加えて、保護膜を成膜する前に電磁波を照射する構成であるため、テスト電圧が印加されたウェハ上の各メモリ素子の浮遊ゲート内を、一時に電気的に中性な状態にすることができる。このため、特にテスト電圧として消去電圧を用いた場合には、過剰消去状態からの復帰処理を短時間で実施することができるため、全体の処理時間の短縮化が図られる。
【発明を実施するための最良の形態】
【００３８】
以下において、本発明に係る不揮発性半導体記憶装置の製造方法（以下、適宜「本発明方法」という）の各実施形態について図面を参照して説明する。尚、本発明方法は、制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置を製造するに際し、最終配線工程の完了後、市場に出荷するまでの間に行われる良否判定のためのテスト方法に特徴を有するものである。即ち、対象となる不揮発性半導体記憶装置の平面図及び断面図は上述した図７及び図８と同様であり、以下でも同一の構成要素については同一の符号を付して説明する。
【００３９】
［第１実施形態］
本発明方法の第１実施形態（以下、適宜「本実施形態」という）について説明する。図１は、本実施形態に係る本発明方法の手順を示すフローチャートである。まず、ウェハ上に複数のメモリ素子を形成した後、最終配線工程を完了させる（ステップ＃１）。その後、保護膜を形成する前の状態下でテスト電圧を印加する（ステップ＃２）。具体的には、テスト電圧として前記消去電圧を印加する。テスト電圧を印加できるよう、設計上の工夫により、接地用端子、制御ゲート２０への電圧印加端子、ウェル５への電圧印加端子、印加電圧モード設定端子等の少数の端子からの入力のみでチップ内の全メモリブロックに消去電圧ストレスを印加可能なモードを設けることで、ウェハ状態でも効率的に複数チップへのストレス印加が可能となる。又、この消去電圧印加によって、制御ゲート２０とドレインコンタクト４０の間の短絡状態を顕在化させることができる。
【００４０】
尚、ステップ＃２におけるテスト電圧（消去電圧）ストレスの印加方法としては、ワードライン２０に負電圧、ウェル５又はドレイン２６（ドレインコンタクト４０）に正電圧を夫々印加することで行うものとすることができる。正電圧をウェル５に印加する方法の方が、チップ全体にストレス印加を行うための回路設計が容易となるという観点からは好ましいが、本発明方法は、ステップ＃２に係るストレス印加方法に限定されるものではない。
【００４１】
尚、ステップ＃２に係る電圧ストレス印加は、後述するステップ＃４に係る保護膜形成前に行われるため、例えば保護膜形成前のパッド上面に針を接触させた状態で行われる。
【００４２】
テスト電圧（消去電圧）ストレス印加後、ウェハ状態で紫外光照射を行う（ステップ＃３）。消去電圧の印加によって、メモリ素子に対して過剰消去状態が招来している可能性があるが、ウェハ状態で紫外光照射を行うことで、全てのメモリセルの浮遊ゲート１０内を電気的に中性な状態（初期状態）に戻すことができ、過剰消去状態が解消できる。尚、本ステップ＃３は、照射することで浮遊ゲート１０内を電気的に中性にすることのできる電磁波であれば紫外光以外の照射処理でも構わない。
【００４３】
その後、ポリイミド膜等の紫外光透過性を有しない保護膜を形成した後、接続端子部をフォトレジスト塗布、露光、現像、ドライエッチ、ウェットエッチなどの既知の方法を用いて開口する（ステップ＃４）。
【００４４】
その後、ウェハテストを行い良品を選別する（ステップ＃５）。このとき、ステップ＃２に係るテスト電圧印加によって制御ゲート２０−ドレインコンタクト４０間に短絡が生じているか否かについても判定され、良否選別が行われる。ステップ＃５に係るウェハテストは、例えば保護膜が形成された後のパッド上面に針を接触させた状態で行われる。この場合、保護膜形成前後に夫々パッド上面に針を接触させた状態で電圧印加が行われることとなる。
【００４５】
次に、ウェハをチップ毎に分割し、ステップ＃５に係るウェハテストにおいて良品と判定されたウェハのチップのみパッケージ組み立てを行う（ステップ＃６）。
【００４６】
次に、パッケージ組み立て工程の不具合選別の為、バーンイン前にプリテストを実施し、不良チップを取り除く（ステップ＃７）。その後、劣化モードの不良を選別する為に、高温、高電界で加速したバーンインを実施する（ステップ＃８）。バーンイン後に出荷テストを行って良否判定を行い（ステップ＃９）、良品のみを出荷する（ステップ＃１０）。
【００４７】
本実施形態では、ステップ＃５に係るウェハテストの段階で制御ゲート２０−ドレインコンタクト４０間の短絡モード不良の選別が既に完了しているため、ステップ＃９に係る出荷テストでの不良チップ数は減少する。即ち、ステップ＃６に係るパッケージ組み立ては、あくまでステップ＃５において短絡モード不良が生じていないチップのみについてパッケージ組み立てを行う構成であるため、図１２に示す従来方法と比較して、パッケージ組み立て後に不良状態が顕在化するチップ数が減少し、パッケージ組み立てコストの無駄を防ぐことが可能となる。
【００４８】
又、本実施形態の方法では、保護膜を形成する前に紫外光照射を行う構成であるため、ウェハ全体のメモリセルに対して過剰消去状態からの復帰を一時に行うことができる。このため、所定のメモリセル単位又はブロック単位毎に書き込み動作を行いながら過剰消去状態でないことの確認をする方法と比較して、処理時間を大きく短縮化することができる。
【００４９】
［第２実施形態］
本発明方法の第２実施形態（以下、適宜「本実施形態」という）について説明する。なお、本実施形態は、第１実施形態におけるテスト電圧印加（ステップ＃２）の方法に特徴を有するものであって、他のステップ（ステップ＃３〜＃１０）については第１実施形態と同一である。以下では、第１実施形態と異なる部分のみ説明する。
【００５０】
テスト電圧（消去電圧）印加ステップ（ステップ＃２）は、特に制御ゲート２０とドレインコンタクト４０の間の短絡状態を顕在化させることを目的としている。しかしながら、その印加方法によっては、ゲート酸化膜６に過剰なストレスがかかり、当該ゲート酸化膜６を劣化させる場合も考えられる。ゲート酸化膜６の劣化はメモリセル（フラッシュセル）の信頼性の低下を引き起こすため、ゲート酸化膜６を劣化させないような条件下でテスト電圧を印加することが望ましい。
【００５１】
一方でゲート酸化膜６の劣化を回避するべく、テスト電圧の電圧値を下げると、短絡状態を顕在化させるというステップ＃２の目的を達成させるためには、長い印加時間が必要とされる。この結果、ステップ＃１終了後、ステップ＃１０まで終了させるのに必要な時間が長くなってしまう。このことを図２を参照して説明する。
【００５２】
図２は、テスト電圧の印加時間〔ｓｅｃ〕とフラッシュメモリセルの閾値電圧Ｖｔ〔ｍＶ〕との関係を示すグラフである。テスト電圧の印加方法は、ワードライン（制御ゲート）２０に負電圧、ウェル５に正電圧をかけることで行う。これによって、浮遊ゲート１０とウェル４間に電位差を生じさせ、ゲート酸化膜６を介して浮遊ゲート１０からウェル４に電子が引き抜かれる。
【００５３】
ここで、図２では、制御ゲート２０とウェル５間の電位差Vcg_sub毎に、テスト電圧の印加時間とフラッシュメモリセルの閾値電圧Ｖｔとの関係を示している。これによると、一定のVcg_subの下では、印加時間が長くなるにつれ、閾値電圧Ｖｔが低下していくことが分かる。また、Vcg_subを上げると、同一印加時間の下では閾値電圧Ｖｔが低くなり、このことは、消去速度が速いことを表している。なお、Vcg_subを上げると、制御ゲート２０とドレインコンタクト４０間の電位差が大きくなる。このとき、制御ゲート２０とドレインコンタクト４０間に不良状態が存在したときは絶縁破壊を生じさせやすく、これによって不良状態を顕在化させることができ、スクリーニングの効果が上がる。
【００５４】
しかしながら、Vcg_subを上げると、ゲート酸化膜６にかかる電界Ｅｏｘが高くなる。このことを図３を参照して説明する。
【００５５】
図３は閾値電圧と電界Ｅｏｘの関係を、制御ゲート２０とウェル５間の電位差Vcg_sub毎に示したグラフである。図３によれば、Ｖｔ＝３０００〔ｍＶ〕の状態でVcg_subとして１６．５Ｖを印加すると、ゲート酸化膜６にかかる電界Ｅｏｘが、ゲート酸化膜の絶縁耐力を示す約１２ＭＶ/ｃｍを超えてしまう。電界Ｅｏｘが高いと、その電気的ストレスによりトンネル酸化膜中や界面に電荷トラップ準位が発生し、その電荷トラップ準位を介してフローティングゲートから電子がリークする事により電荷保持特性が劣化し易くなりフラッシュセルの信頼性を低下させる。
【００５６】
逆にVcg_subをさげると、ゲート酸化膜６にかかる電界Ｅｏｘを低くすることはできるが、セルの制御ゲート２０とドレインコンタクト４０間の電位差も小さくなるので、絶縁破壊を生じさせるのに長い時間がかかる。
【００５７】
本実施形態では、ステップ＃２において、電圧値を段階的に上げながらテスト電圧を印加する点に特徴がある。一例としては、まず第１段階として制御ゲート２０とウェル５間に１３．５Ｖのテスト電圧を２０秒間印加し、次に第２段階として１４．５Ｖのテスト電圧を２０秒間印加する。その後さらに、第３段階として１５．５Ｖのテスト電圧を２０秒間印加し、その後第４段階として１５．５Ｖのテスト電圧を２０秒間印加する。このような方法でテスト電圧を印加したときの印加時間と閾値電圧の関係を図４に、閾値電圧と電界Ｅｏｘの関係を図５に示す。
【００５８】
このような方法でテスト電圧を印加したとき、閾値電圧Ｖｔは、図４内における矢印に示されるように減少する。このとき、ゲート酸化膜６にかかる電界Ｅｏｘは、図５内における矢印にそって変化する。
【００５９】
図４及び図５を参照すれば、ゲート酸化膜６にかかる電界Ｅｏｘを１０．２ＭＶ／ｃｍ以下に確保しながら、閾値電圧Ｖｔを負電圧の範囲まで低下させることができる。すなわち、ステップ＃２において、初期においては制御ゲート２０とウェル５間の印加電圧を低電圧とし、段階的にこの電圧値を上昇させることで、ゲート酸化膜６にかかる電界Ｅｏｘの急激な上昇を防止しながらテスト電圧を印加することができる。これによって、ゲート酸化膜６の劣化を防止し、且つ、テスト電圧印加ステップに要する時間の短縮化を図りながら、制御ゲート２０とドレインコンタクト４０間の不良状態を顕在化させることができる。
【００６０】
なお、ステップ＃３以後の各ステップについては、第１実施形態と共通するため説明を省略する。
【００６１】
［第３実施形態］
本発明方法の第３実施形態（以下、適宜「本実施形態」という）について説明する。図６は、本実施形態に係る本発明方法の手順を示すフローチャートである。尚、図１と同一の処理を行う工程においては、同一のステップ番号を付して詳細な説明を割愛する。
【００６２】
尚、本実施形態は、書き込みパターンに依存して発生する不良を顕在化させ、良品のみを選別する場合を想定したものである。
【００６３】
本実施形態では、最終配線工程の完了後（ステップ＃１）、所定の第１書き込みパターンを示す書き込み電圧を印加する（ステップ＃１１）。第１書き込みパターンとしては、例えば「１０１０１０１０」を採用する。このステップ＃１１によって、パターン「１０１０１０１０」が書き込まれることで発生する不良が顕在化する。具体的には、例えばビットライン６０に書き込み用の正電圧を１ラインおきに印加することで、同一ワードライン２０上のメモリセルに対して１メモリセルおきに「０」書き込みを行うことで、前記第１書き込みパターンの書き込みが行われる。同様の書き込みをワードライン２０に対して１ラインおきに行うことで、１ラインおきに「１０１０１０１０」の書き込みが行われる。このとき、「１０１０１０１０」のパターンに依存した不良が存在する場合には、当該不良が顕在化する。
【００６４】
次に、ウェハ全体に紫外光照射を行う（ステップ＃１２）。この紫外光照射によって、書き込まれた情報（上記例では「１０１０１０１０」）が消去される。その後、保護膜の形成を行った後（ステップ＃４）、ウェハテストを行って良品選別を行う（ステップ＃５）。このウェハテストでは、第１書き込みパターンとは異なる第２書き込みパターンを示す書き込み電圧を印加するテストについても行われる（ステップ＃１３）。例えば、第２書き込みパターンとしては「０１０１０１０１」を採用する。具体的には、ステップ＃１１において書き込まれなかったメモリセルに対して書き込みを行うように電圧印加を行う。ステップ＃１３によって、パターン「１０１０１０１０」が書き込まれることで発生する不良が顕在化するため、ステップ＃５に係るウェハテストでは、第１及び第２書き込みパターンで顕在化した不良品を検出し、良品のみを選別することができる。即ち、ステップ＃１１及び＃１３において、ワードライン２０と近接するビットライン６０間の短絡、隣接ワードライン２０同士の短絡、隣接ビットライン６０同士の短絡等の不良が顕在化するため、かかる不良状態が顕在化された製品については、ステップ＃５において不良品と判断される結果、市場に供給されることがない。
【００６５】
その後は、第１実施形態と同様、パッケージ組み立て（ステップ＃６）、プリテスト（ステップ＃７）、バーンイン（ステップ＃８）、出荷テスト（ステップ＃９）の各工程を経て、出荷を行う（ステップ＃１０）。
【００６６】
異なる複数の書き込みパターンに対する書き込みテストを行うに際しては、一の書き込みパターンの書き込みを行った後に消去処理を行って、異なる他の書き込みパターンの書き込みを行う必要がある。本実施形態では、第１書き込みパターンを書き込んだ後、紫外光照射で全メモリセルに対して一時に消去処理を行ってから第２書き込みパターンの書き込みを行うため、消去処理に要する時間を短縮化でき、全体のテスト時間の短縮化が図れる。本実施形態に係る本発明方法において、第１及び第２書き込みパターンそのものに影響を受けないことは自明である。
【００６７】
尚、第１実施形態におけるステップ＃１〜＃３の各工程の後、ステップ＃１１〜＃１３を行う構成としても良い。これにより、制御ゲート２０−ドレインコンタクト４０間の短絡モード不良の選別と、第１及び第２書き込みパターンに依存した書き込み不良の選別とを行うことができる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態に係る手順を示すフローチャート
【図２】テスト電圧の印加時間と閾値電圧の関係を示すグラフ
【図３】閾値電圧とゲート酸化膜にかかる電界の関係を示すグラフ
【図４】第２実施形態の方法を用いてテスト電圧を印加したときのテスト電圧の印加時間と閾値電圧の関係を示すグラフ
【図５】第２実施形態の方法を用いたときの閾値電圧とゲート酸化膜にかかる電界の関係の関係を示すグラフ
【図６】本発明に係る不揮発性半導体記憶装置の製造方法の第３実施形態に係る手順を示すフローチャート
【図７】制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置の一般的な構造を示す平面図
【図８】制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置の断面図
【図９】制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置の等価回路図
【図１０】制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置において導電性異物が存在する場合における断面図
【図１１】制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置において導電性異物が存在する場合における等価回路図
【図１２】従来のスクリーニング方法を示すフローチャート
【符号の説明】
【００６９】
１：    不揮発性半導体記憶装置
５：    Ｐウェル
６：    ゲート酸化膜
１０：    浮遊ゲート
１７：    ＯＮＯ膜
２０：    制御ゲート（ワードライン）
２２：    導電性異物
２５：    サイドウォール絶縁膜
２６：    ソース・ドレイン
２７：    サイドウォール絶縁膜
４０：    ドレインコンタクト
４１：    層間絶縁膜
６０：    配線層（ビットライン）
７０：    ソースライン
７１：    カラムデコーダ
７２：    ロウデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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