(57)【特許請求の範囲】
【請求項１】
第１導電型高濃度半導体層と、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層とを前記第１導電型高濃度半導体層上に備える半導体素子において、
前記第１導電型高濃度半導体層と前記第１導電型半導体領域の間に、前記第１導電型半導体領域との接合面から前記第１導電型高濃度半導体層との接合面に向かって不純物濃度が高くなるような濃度勾配を有する第１導電型濃度勾配領域を備え、
前記並列ｐｎ層はドリフト領域であり、
前記第１導電型半導体領域の不純物濃度は均一であることを特徴とする半導体素子。
【請求項２】
前記第１導電型濃度勾配領域の濃度勾配が５×１０18ｃｍ-4以下であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１導電型濃度勾配領域の濃度勾配が５×１０18ｃｍ-4の領域では、前記第１導電型半導体領域と第２導電型半導体領域とのチャージバランス条件に相当する前記第１導電型半導体領域の濃度に５×１０14ｃｍ-3を加えた濃度以下であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第２導電型半導体領域に接する第２導電型ベース領域と、
前記第２導電型ベース領域内に選択的に設けられた第１導電型ソース領域と、
前記第２導電型ベース領域の、前記第１導電型ソース領域と前記第１導電型半導体領域に挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、
前記第１導電型ソース領域および前記第２導電型ベース領域に接するソース電極と、
前記第１導電型高濃度半導体層に接するドレイン電極と、
をさらに備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子。
【請求項５】
前記２導電型半導体領域にオーミック接触し、かつ前記第１導電型半導体領域にショットキー接合するアノード電極と、
前記第１導電型高濃度半導体層に接するカソード電極と、
をさらに備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子。
【請求項６】
前記第２導電型半導体領域の、前記第１導電型高濃度半導体層側に対して反対側の表面に、該表面に向かって濃度が高くなる第２導電型濃度勾配領域を備え、
前記第２導電型半導体領域の、前記第１導電型高濃度半導体層側の不純物濃度は均一であることを特徴とする請求項１〜５のいずれか一つに記載の半導体素子。
【請求項７】
前記第２導電型半導体領域の不純物濃度は均一であることを特徴とする請求項１〜５のいずれか一つに記載の半導体素子。
【請求項８】
前記第２導電型半導体領域が前記第１導電型高濃度半導体層に接することを特徴とする請求項１〜７のいずれか一つに記載の半導体素子。
【請求項９】
前記第２導電型半導体領域が前記第１導電型高濃度半導体層および前記第１導電型濃度勾配領域から離れていることを特徴とする請求項１〜７のいずれか一つに記載の半導体素子。
【請求項１０】
前記第２導電型半導体領域が前記第１導電型高濃度半導体層から離れ、かつ前記第１導電型濃度勾配領域に接することを特徴とする請求項１〜７のいずれか一つに記載の半導体素子。
【請求項１１】
第１導電型高濃度半導体層の表面に、前記第１導電型高濃度半導体層よりも濃度の低い第１導電型中間濃度半導体領域をエピタキシャル成長させる工程と、
前記第１導電型中間濃度半導体領域の表面に、前記第１導電型中間濃度半導体領域よりも濃度が低く、かつ濃度が均一な第１導電型低濃度半導体領域をエピタキシャル成長させる工程と、
高温熱処理を行って前記第１導電型中間濃度半導体領域を、前記第１導電型低濃度半導体領域との接合面から前記第１導電型高濃度半導体層との接合面に向かって不純物濃度が高くなるような濃度勾配を有する第１導電型濃度勾配領域とする工程と、
前記第１導電型低濃度半導体領域の表面から所定の間隔おきにトレンチを形成する工程と、
第２導電型半導体をエピタキシャル成長させて前記トレンチを第２導電型半導体領域で埋めることにより、前記第１導電型低濃度半導体領域と前記第２導電型半導体領域とを交互に配置した並列ｐｎ層からなるドリフト領域を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
不純物を含むガス濃度を連続的に変化させながらエピタキシャル成長を行って第１導電型高濃度半導体層の表面に、前記第１導電型高濃度半導体層から遠ざかるのに連れて不純物濃度が低くなるような濃度勾配を有する第１導電型濃度勾配領域を積層する工程と、
前記第１導電型濃度勾配領域の表面に、該表面における前記第１導電型濃度勾配領域の濃度以下で、かつ濃度が均一な第１導電型低濃度半導体領域をエピタキシャル成長させる工程と、
前記第１導電型低濃度半導体領域の表面から所定の間隔おきにトレンチを形成する工程と、
第２導電型半導体をエピタキシャル成長させて前記トレンチを第２導電型半導体領域で埋めることにより、前記第１導電型低濃度半導体領域と前記第２導電型半導体領域とを交互に配置した並列ｐｎ層からなるドリフト領域を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ｐ型の領域とｎ型の領域とが交互に配置された並列ｐｎ層を備える半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
以下の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。超接合半導体素子とは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト部を備える半導体素子のことである。
【０００３】
図１５は、従来の超接合半導体素子の構成を示す断面図である。図１５に示す超接合半導体素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。図１５に示すように、ｎ+基板１の一方の主面上に、ｎ領域３およびｐ領域４からなる並列ｐｎ層が設けられている。ｐ領域４は、ｎ+基板１に達している。ｐ領域４の上部には、ｐベース領域５が設けられている。ｐベース領域５には、ｎ+ソース領域６が選択的に設けられている。
【０００４】
ｐベース領域５の、ｎ+ソース領域６とｎ領域３に挟まれた領域上には、ゲート酸化膜７を介してゲート電極８が設けられている。ソース電極９は、ｐベース領域５およびｎ+ソース領域６に接している。ドレイン電極１０は、ｎ+基板１の他方の主面に接している。ゲート電極８とソース電極９は、層間絶縁膜１１により絶縁されている。
【０００５】
超接合ＭＯＳＦＥＴでは、ｎ領域３およびｐ領域４が比較的高濃度でも、縦方向に延びるｐｎ接合から横方向へ空乏層が伸びる２次元効果により、両側から伸びる空乏層が繋がり、ドリフト部全体が空乏化し易い。そのため、オン抵抗を小さくしつつ、耐圧を高くすることができるので、いわゆるオン抵抗と耐圧のトレードオフを改善することができる。
【０００６】
図１６は、従来の超接合半導体素子の他の構成を示す断面図である。図１６に示す超接合半導体素子は、ダイオードである。図１６に示すように、ｐベース領域の代わりに、ｐアノード領域１６が素子表面の全体に設けられている。ｎ+ソース領域、ゲート酸化膜、ゲート電極および層間絶縁膜は設けられていない。ソース電極の代わりに、アノード電極１７が設けられている。ドレイン電極の代わりに、カソード電極１８が設けられている。
【０００７】
図１６に示すダイオードと図１５に示すＭＯＳＦＥＴは、超接合の耐圧構造という点で同じである。従って、超接合半導体素子の耐圧に関して、説明を簡単にするため、図１６に示す超接合ダイオードを用いて説明する。
【０００８】
図１７は、図１６のＸ−Ｘ'線およびＹ−Ｙ'線に沿った電界強度分布を示す模式図である。図１７において、２１はｎ領域３の中央を通るＸ−Ｘ'線に沿った電界分布であり、２２はｐ領域４の中央を通るＹ−Ｙ'線に沿った電界分布である。また、ｘ１およびｘ２は、それぞれ、ｐアノード領域１６とｎ領域３との接合位置、およびｎ領域３とｎ+基板１との接合位置である。ｙ１およびｙ２は、それぞれ、ｐアノード領域１６とｐ領域４との接合位置、およびｐ領域４とｎ+基板１との接合位置である。ｎ領域３の電界分布２１およびｐ領域４の電界分布２２のいずれも、逆バイアス時のアバランシェ電流が流れ始める直前の状態を示している。
【０００９】
図１７に示すように、ｎ領域３の濃度およびｐ領域４の濃度がチャージバランス条件を満たす場合には、接合部近傍を除いてほぼ均一な電界分布となる。チャージバランス条件では、ｎ領域３およびｐ領域４のいずれも、不純物濃度と領域の幅の積が２×１０12／ｃｍ2〜４×１０12／ｃｍ2程度である。例えば領域の幅が１０μｍである場合、不純物濃度は２×１０15／ｃｍ3〜４×１０15／ｃｍ3程度である。ＭＯＳＦＥＴなどに適用した場合に領域の幅と不純物濃度を調整することで、領域の幅を小さくすればするほどオン抵抗を低減することができる。
【００１０】
電圧は、電界強度を距離で積分した値である。従って、均一な電界分布にすることにより最大電界強度の上昇を抑え、衝突電離によるアバランシェ増倍を抑えることにより、短い距離で高い耐圧を保持することが可能である。特に、ＭＯＳＦＥＴやショットキーダイオードなどのユニポーラデバイスでは、伝導度変調による低オン抵抗化を図ることができないので、超接合構造を適用することは有効である。ドリフト領域が単一の導電型領域で構成された通常のＭＯＳＦＥＴ等のユニポーラデバイスでは、オン抵抗は耐圧のほぼ２．４乗に比例する。それに対して、超接合半導体素子のオン抵抗は耐圧のほぼ１乗に比例するので、超接合半導体素子は、高耐圧素子に有効であり、耐圧２５０Ｖ以上の素子に多く適用されつつある。
【００１１】
ところで、従来、超接合構造を有する半導体素子において、並列ｐｎ層に不純物濃度分布を設けることが提案されている。例えば、下記特許文献１に開示された半導体素子は、第１と第２の主面と、主面に設けられた二つの主電極と、第１と第２の主面間に低抵抗層と、オフ状態で空乏化する第１導電型ドリフト領域と第２導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、少なくとも並列ｐｎ層の一部において、厚さ方向で不純物濃度が異なることを特徴とする。また、下記特許文献２に開示された半導体素子は、第１導電型の第１の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第１の半導体層内に形成され、横方向に周期的に配置され、縦方向における不純物量の分布が前記第１の半導体層内の縦方向における不純物量の分布とは異なる第２導電型の第２の半導体層と、前記第１の半導体層および第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面に選択的に形成された第１導電型の第４の半導体層と、前記第３の半導体層および前記第４の半導体層の表面に接合するように形成された第２の主電極と、前記第１の半導体層、第３の半導体層および第４の半導体層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、前記第１の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が大きくなる分布を有し、前記第２の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が小さくなる分布を有することを特徴とする。また、下記特許文献３に開示された半導体素子は、第１と第２の主面と、第１と第２の主面にそれぞれ設けられた主電極と、第１と第２の主面間に第１導電型低抵抗層と、第１導電型領域と第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、第１主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より高く、第２主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より低いことを特徴とする。
【００１２】
【特許文献１】特開２００２−１３４７４８号公報（請求項１４）
【特許文献２】特許第３６３４８３０号公報（請求項１）
【特許文献３】特開２００４−７２０６８号公報（請求項１）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１５に示すＭＯＳＦＥＴでは、ｐｎ接合に逆バイアスが印加されてアバランシェによる電流が多く流れると負性抵抗が発生する。そのため、素子が破壊され易く、Ｌ負荷でターンオフする場合などに必要なアバランシェ耐量が低いという課題がある。この課題について、以下に詳細に説明する。
【００１４】
図１８は、図１６のＸ−Ｘ'線に沿った電界分布のアバランシェ電流依存性および不純物濃度分布を示す模式図である。図１８において、２３、２４および２５は、それぞれ、衝突電離によりアバランシェ電流が流れる直前の電界分布、アバランシェ電流が少ないときの電界分布およびアバランシェ電流が多いときの電界分布であり、２６は不純物濃度分布である。図１８に示すように、不純物濃度分布２６は、位置ｘ１と位置ｘ２の間、すなわち図１６のｎ領域３において均一である。ｐ領域における電界分布のアバランシェ電流依存性については、電子と正孔のイオン化率の違いや飽和速度の違いなどで若干異なるが、基本的にはｎ領域の場合と同様である。
【００１５】
図１８に示すように、アバランシェ電流が流れる直前の状態では、２３の電界分布のように、位置ｘ１と位置ｘ２の間で電界分布は均一となる。アバランシェ電流が少ない状態では、２４の電界分布のように、位置ｘ２付近の電界強度が増加する。その理由は、以下の通りである。図１８の２３のような電界分布にあるときに、最大電界強度を有する位置ｘ１付近でアバランシェが起こると、衝突電離により発生した正孔はＸ方向、すなわちアノード電極へ向かって、また電子はＸ'方向、すなわちカソード電極へ向かって、高い電界により高速で移動する。電子および正孔の飽和速度は１０7ｃｍ／ｓ程度と大きく、少ないキャリアで大きな電流を流すことができる。
【００１６】
従って、アバランシェ電流がある程度よりも少ない場合には、キャリアの電荷による影響を無視することができる。しかし、アバランシェ電流がある程度よりも多くなると、キャリアの電荷による影響を無視することができなくなる。電荷密度と電界強度の関係は、次の（１）式のポアソン方程式により決定される。（１）式において、ｑは素電荷であり、ｐは正孔濃度であり、ｎは電子濃度であり、Ｎｄはドナー濃度であり、εは誘電率である。
ｄＥ／ｄｘ＝−ｑ（ｐ−ｎ＋Ｎｄ）／ε  ・・・（１）
【００１７】
位置ｘ１近傍よりＸ'側、すなわちカソード電極側では、上記（１）式の電子濃度ｎが増加するので、ｄＥ／ｄｘの値が大きくなる。なお、図１８の２３のような電界分布の場合には、位置ｘ１近傍のみで衝突電離による電子・正孔対の生成が起こるので、位置ｘ１近傍よりもＸ'側では、正孔濃度ｐは無視できるほどに小さい。また、ｐｎ接合構造が通常の１次元の構造である場合には、ドナー濃度Ｎｄが有限の値であるときにｄＥ／ｄｘは負の値となる。それに対して、超接合構造の場合には、上述した２次元効果により、ドナー濃度Ｎｄが有限の値であるときにｄＥ／ｄｘが０になる。
【００１８】
アバランシェ電流が増加してｄＥ／ｄｘが正の大きな値になると、図１８の２４のような電界分布になり、位置ｘ２付近の電界強度が増加する。それによって、位置ｘ２付近でも衝突電離が発生するようになる。その衝突電離により発生した電子がＸ'方向へ高速で移動するので、位置ｘ２よりもＸ'側では、さらに電子濃度ｎが増加し、ｄＥ／ｄｘがさらに大きくなる。一方、位置ｘ２よりもＸ側、すなわちアノード電極側では、位置ｘ２近傍での衝突電離により生成された正孔がＸ方向へ高速で移動する。それによって、正孔濃度ｐが増加するので、ｄＥ／ｄｘの値は小さくなる。このような過程を経て、図１８の２５の電界分布のように、ｎ領域の中央部で低く両端で高い略Ｍ字状の分布となる。
【００１９】
衝突電離による電子・正孔対の生成確率は、電界に非常に大きく依存する。図１８の略Ｍ字状の電界分布２５では、両端の電界強度の高い部分の電界は、電流が増加してもわずかしか増加しない。換言すれば、両端の電界強度が高い部分の電界強度を少し増加させるだけで、大きなアバランシェ電流を流すことができる。このため、略Ｍ字状の電界分布２５になると、アバランシェ電流が少ないときの電界分布２４に比較して、電圧が小さくなる。すなわち、図１８においてＳ１で示す電界強度積分値減少分（左下がりのハッチング領域）と、Ｓ２で示す電界強度積分値増加分（右下がりのハッチング領域）の関係がＳ１＞Ｓ２となる場合には、電流が増加すると電圧が減少するという、いわゆる負性抵抗となる。この様子を図１９に示す。
【００２０】
図１９は、図１６のＸ−Ｘ'線に沿った部分のＩ−Ｖ特性を示す模式図である。図１９のＩ−Ｖ特性曲線２７において、２３'、２４'および２５'は、それぞれ、アバランシェにより電流が流れ始める点、位置ｘ２で衝突電離が発生し始めて負性抵抗が現われ始める点、アバランシェ電流が増加して電圧が低下した点であり、図１８の２３、２４および２５の電界分布に対応している。負性抵抗が現われると、電流の集中箇所にさらに電流が集中するという正帰還が発生する。そのため、素子の破壊が容易に起こる。
【００２１】
このように、アバランシェ電流が流れる直前の電圧状態のときに均一に近い電界分布を有する素子では、アバランシェ電流密度が低い段階で負性抵抗になるため、通常の縦型ＭＯＳＦＥＴよりもアバランシェ電流を多く流すことができない。このことが、超接合半導体素子の適用分野を制限する原因となっている。これを改善するため、ｎ領域の濃度をチャージバランス条件よりも高くすることが考えられる。
【００２２】
図２０は、ｎ領域の濃度をチャージバランス条件よりも高くした場合の図１６のＸ−Ｘ'線に沿った電界分布のアバランシェ電流依存性を示す模式図である。図２０において、２８、２９、３０および３１は、それぞれ、衝突電離によりアバランシェ電流が流れる直前の電界分布、アバランシェ電流が少ないときの電界分布、それよりも少しアバランシェ電流が増えたときの電界分布およびアバランシェ電流が多いときの電界分布である。図２０に示すように、アバランシェ電流が流れる直前の電界分布２８は、図１８のアバランシェ電流が流れる直前の電界分布２３と比較して位置ｘ１よりもＸ'側でｄＥ／ｄｘが負になっている。
【００２３】
この場合、電圧は、図１８の電界分布よりも低くなる。Ｘ'側の電界強度分布は、アバランシェ電流が流れてｄＥ／ｄｘが増加すると、ある時点で図１８の２３の電界分布のような均一な電界分布２９となる。アバランシェ電流が増加すると、図１８の２４の電界分布に相当する電界分布３０となる。さらにアバランシェ電流が増加すると、図１８の２５の電界分布に相当する略Ｍ字状の電界分布３１となる。このため、図１８の電界分布と比較して高いアバランシェ電流まで負性抵抗が現われない。従って、アバランシェ電流が流れる直前の電圧状態のときに負のｄＥ／ｄｘを有する素子は、高いアバランシェ耐量を有することになる。この様子を図２１に示す。
【００２４】
図２１は、ｎ領域の濃度をチャージバランス条件よりも高くした場合の図１６のＸ−Ｘ'線に沿った部分のＩ−Ｖ特性を示す模式図である。図２１において、実線のＩ−Ｖ特性曲線３２は、ｎ領域の濃度がチャージバランス条件よりも高い場合のものである。一点鎖線のＩ−Ｖ特性曲線２７は、ｎ領域の濃度がチャージバランス条件にある場合のものであり、図１９のＩ−Ｖ特性曲線と同じである。Ｉ−Ｖ特性曲線３２の３０'およびＩ−Ｖ特性曲線２７の２４'は、負性抵抗が現われ始める点であり、それぞれ、図２０の３０の電界分布および図１８の２４の電界分布に対応している。
【００２５】
図２１に示すように、ｎ領域の濃度がチャージバランス条件よりも高い場合（Ｉ−Ｖ特性曲線３２）、ｎ領域の濃度がチャージバランス条件にある場合（Ｉ−Ｖ特性曲線２７）と比較して、初期アバランシェ耐圧は低いが、負性抵抗が現われる電流が大きくなっている。つまり、ｎ領域の濃度をチャージバランス条件よりも高くすると、アバランシェ耐量が増加する。しかし、ｎ領域の濃度を高くし過ぎると、並列ｐｎ層において横方向の空乏層の広がりが不十分となり、空乏層が繋がらずに耐圧が急激に低下するおそれがある。
【００２６】
このため、ｎ領域を高濃度化するのにも限界があり、アバランシェ耐量を大幅に改善するのは困難である。また、実際にはｎ領域の濃度にばらつきがあり、ｎ領域において濃度の高い部分では耐圧が大きく低下し、濃度の低い部分では負性抵抗によりアバランシェ耐量が低下してしまうため、安定に製品を作ることが困難である。図１６のｎ+基板１とｎ領域３の間に、ｎ領域３よりも高い一定濃度の中間濃度領域を挿入することによって、負性抵抗が現われる電流を大きくすることができる。
【００２７】
図２２は、中間濃度領域を挿入した場合の図１６のＸ−Ｘ'線に沿った電界分布のアバランシェ電流依存性および不純物濃度分布を示す模式図である。図２２において、３３、３４および３５は、それぞれ、アバランシェ電流が流れる直前の電界分布、アバランシェ電流が少ないときの電界分布およびアバランシェ電流が多いときの電界分布であり、３６は不純物濃度分布である。また、ｘ１、ｘ３およびｘ４は、それぞれ、ｐアノード領域とｎ領域との接合位置、ｎ領域と中間濃度領域との接合位置、および中間濃度領域とｎ+基板との接合位置である。図２２に示すように、不純物濃度分布３６において、位置ｘ１と位置ｘ３の間（ｎ領域）の濃度、および位置ｘ３と位置ｘ４の間（中間濃度領域）の濃度は、ともに均一である。また、位置ｘ３と位置ｘ４の間（中間濃度領域）の濃度の方が位置ｘ１と位置ｘ３の間の濃度よりも高い。
【００２８】
図２３は、中間濃度領域を挿入した場合の図１６のＸ−Ｘ'線に沿った部分のＩ−Ｖ特性を示す模式図である。図２３において、実線のＩ−Ｖ特性曲線３７は、中間濃度領域がある場合のものである。一点鎖線のＩ−Ｖ特性曲線２７は、中間濃度領域がない場合のものであり、図１９のＩ−Ｖ特性曲線と同じである。図２３に示すように、中間濃度領域がある場合（Ｉ−Ｖ特性曲線３７）、一定のアバランシェ電流までは正の大きな抵抗を有するので、中間濃度領域がない場合（Ｉ−Ｖ特性曲線２７）と比較して、負性抵抗が現われる電流密度が増加する。しかし、中間濃度領域がある場合（Ｉ−Ｖ特性曲線３７）、一旦、負性抵抗が現われると、電圧が大きく減少し、素子の破壊が発生しやすくなる。
【００２９】
この発明は、上述した従来技術による問題点を解消するため、アバランシェ耐量の高い半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子は、第１導電型高濃度半導体層と、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層とを前記第１導電型高濃度半導体層上に備える半導体素子において、前記第１導電型高濃度半導体層と前記第１導電型半導体領域の間に、前記第１導電型半導体領域との接合面から前記第１導電型高濃度半導体層との接合面に向かって不純物濃度が高くなるような濃度勾配を有する第１導電型濃度勾配領域を備え、前記並列ｐｎ層はドリフト領域であり、前記第１導電型半導体領域の不純物濃度は均一であることを特徴とする。
【００３１】
また、この発明にかかる半導体素子は、上述した発明において、前記第１導電型濃度勾配領域の濃度勾配が５×１０18ｃｍ-4以下であることを特徴とする。
【００３２】
また、この発明にかかる半導体素子は、上述した発明において、前記第１導電型濃度勾配領域の濃度勾配が５×１０18ｃｍ-4の領域では、前記第１導電型半導体領域と第２導電型半導体領域とのチャージバランス条件に相当する前記第１導電型半導体領域の濃度に５×１０14ｃｍ-3を加えた濃度以下であることを特徴とする。
【００３３】
また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型半導体領域に接する第２導電型ベース領域と、前記第２導電型ベース領域内に選択的に設けられた第１導電型ソース領域と、前記第２導電型ベース領域の、前記第１導電型ソース領域と前記第１導電型半導体領域に挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ソース領域および前記第２導電型ベース領域に接するソース電極と、前記第１導電型高濃度半導体層に接するドレイン電極と、をさらに備えることを特徴とする。
【００３４】
また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型半導体領域にオーミック接触し、かつ前記第１導電型半導体領域にショットキー接合するアノード電極と、前記第１導電型高濃度半導体層に接するカソード電極と、をさらに備えることを特徴とする。
【００３５】
また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型半導体領域の、前記第１導電型高濃度半導体層側に対して反対側の表面に、該表面に向かって濃度が高くなる第２導電型濃度勾配領域を備え、前記第２導電型半導体領域の、前記第１導電型高濃度半導体層側の不純物濃度は均一であることを特徴とする。
【００３６】
また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型半導体領域の不純物濃度は均一であることを特徴とする。また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型半導体領域が前記第１導電型高濃度半導体層に接することを特徴とする。
【００３７】
また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型半導体領域が前記第１導電型高濃度半導体層および前記第１導電型濃度勾配領域から離れていることを特徴とする。
【００３８】
また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型半導体領域が前記第１導電型高濃度半導体層から離れ、かつ前記第１導電型濃度勾配領域に接することを特徴とする。
【００３９】
また、この発明にかかる半導体素子の製造方法は、第１導電型高濃度半導体層の表面に、前記第１導電型高濃度半導体層よりも濃度の低い第１導電型中間濃度半導体領域をエピタキシャル成長させる工程と、前記第１導電型中間濃度半導体領域の表面に、前記第１導電型中間濃度半導体領域よりも濃度が低く、かつ濃度が均一な第１導電型低濃度半導体領域をエピタキシャル成長させる工程と、高温熱処理を行って前記第１導電型中間濃度半導体領域を、前記第１導電型低濃度半導体領域との接合面から前記第１導電型高濃度半導体層との接合面に向かって不純物濃度が高くなるような濃度勾配を有する第１導電型濃度勾配領域とする工程と、前記第１導電型低濃度半導体領域の表面から所定の間隔おきにトレンチを形成する工程と、第２導電型半導体をエピタキシャル成長させて前記トレンチを第２導電型半導体領域で埋めることにより、前記第１導電型低濃度半導体領域と前記第２導電型半導体領域とを交互に配置した並列ｐｎ層からなるドリフト領域を形成する工程と、を含むことを特徴とする。
【００４０】
また、この発明にかかる半導体素子の製造方法は、不純物を含むガス濃度を連続的に変化させながらエピタキシャル成長を行って第１導電型高濃度半導体層の表面に、前記第１導電型高濃度半導体層から遠ざかるのに連れて不純物濃度が低くなるような濃度勾配を有する第１導電型濃度勾配領域を積層する工程と、前記第１導電型濃度勾配領域の表面に、該表面における前記第１導電型濃度勾配領域の濃度以下で、かつ濃度が均一な第１導電型低濃度半導体領域をエピタキシャル成長させる工程と、前記第１導電型低濃度半導体領域の表面から所定の間隔おきにトレンチを形成する工程と、第２導電型半導体をエピタキシャル成長させて前記トレンチを第２導電型半導体領域で埋めることにより、前記第１導電型低濃度半導体領域と前記第２導電型半導体領域とを交互に配置した並列ｐｎ層からなるドリフト領域を形成する工程と、を含むことを特徴とする。
【００４１】
この発明によれば、第１導電型高濃度半導体層と並列ｐｎ層の第２導電型半導体領域の間に逆バイアス電圧が印加された場合、空乏層端が、アバランシェ開始電圧付近で第１導電型濃度勾配領域に到達し、アバランシェ電流の増加に伴って第１導電型濃度勾配領域の高濃度側に広がる。それによって、アバランシェ電流の増加による強電界領域中央部の電界強度の低下が補償されるので、負性抵抗が現われるのを防ぐことができる。
【発明の効果】
【００４２】
本発明にかかる半導体素子およびその製造方法によれば、アバランシェ耐量を高くすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００４３】
以下に添付図面を参照して、この発明にかかる半導体素子およびその製造方法の好適な実施の形態を詳細に説明する。
【００４４】
実施の形態１．
図１は、本発明の実施の形態１にかかる超接合半導体素子の構成を示す断面図である。図１に示すように、実施の形態１の超接合半導体素子はＭＯＳＦＥＴであり、ｎ+基板（高濃度半導体層）１と並列ｐｎ層のｎ領域３の間にｎ濃度勾配領域２が設けられている。ｎ濃度勾配領域２の不純物濃度は、ｎ領域３との接合面からｎ+基板１との接合面に向かって緩やかに増加する。
【００４５】
並列ｐｎ層のｐ領域４は、ｎ+基板１に達している。ｐ領域４の形状は、図１の奥行き方向に延びるストライプ状であってもよいし、方形状または格子状であってもよい。ｐ領域４がストライプ状である場合には、ｐベース領域５は、ｐ領域４に沿ってｐ領域４の上部に設けられていてもよいし、ｐ領域４の延びる方向と異なる斜め方向または直交方向にストライプ状に延びるように形成されていてもよい。その他の構成は、図１５に示す従来のＭＯＳＦＥＴと同じであるので、説明を省略する。実施の形態１のＭＯＳＦＥＴを含め、本発明を適用した超接合半導体素子の耐圧については、簡単のため、実施の形態２において説明する。
【００４６】
実施の形態２．
図２は、本発明の実施の形態２にかかる超接合半導体素子の構成を示す断面図である。図２に示すように、実施の形態２の超接合半導体素子はダイオードであり、並列ｐｎ層のｎ領域３およびｐ領域４とｎ+基板１との間に、実施の形態１と同様のｎ濃度勾配領域２が設けられている。ｐ領域４は、ｎ濃度勾配領域２に達しているが、ｎ+基板１には達していない。その他の構成は、図１６に示す従来のダイオードと同じであるので、説明を省略する。
【００４７】
図３は、図２のｎ領域３の中央を通るＸ−Ｘ'線に沿った電界分布のアバランシェ電流依存性および不純物濃度分布を示す模式図である。図３において、ｘ１、ｘ５、ｘ６およびｘ７は、それぞれ、ｐアノード領域とｎ領域との接合位置、ｎ領域とｎ濃度勾配領域との接合位置、ｎ濃度勾配領域の中間位置、およびｎ濃度勾配領域とｎ+基板との接合位置である。また、４１および４２は、それぞれ、アバランシェ電流が流れる直前の電界分布およびアバランシェ電流が多いときの電界分布であり、４３は不純物濃度分布である。図３に示すように、不純物濃度分布４３において、位置ｘ１と位置ｘ５の間（ｎ領域）の濃度は均一である。位置ｘ５と位置ｘ７の間（ｎ濃度勾配領域）の濃度は、位置ｘ５から位置ｘ７に向かって緩やかに増加する。
【００４８】
図３に示すように、アバランシェ電流が流れる直前の状態では、４１の電界分布のように、位置ｘ１と位置ｘ５の間で電界分布は均一となる。アバランシェ電流が増加すると、図３の４２の電界分布のように、略Ｍ字状の分布となる。しかし、ｎ濃度勾配領域があることによって、電流の増加により空乏層端（強電界領域端）がＸ'側（カソード電極側）に伸びるので、電圧が増加し、負性抵抗が現われない。これは、電界強度が低下する領域において、電界強度積分値減少分Ｓ１と電界強度積分値増加分Ｓ２の関係がＳ２＞Ｓ１である場合に相当する。正確には、位置ｘ１近傍よりＸ側（アノード電極側）の電界強度も変化するが、簡単のため、ここでは省略する。
【００４９】
このように、アバランシェ電流の増加に対して常にＳ２＞Ｓ１が満足される条件であれば、負性抵抗が現われない。従って、図３の４３のような不純物濃度分布を有する素子では、負性抵抗による電流集中が起こらないので、アバランシェ電流を多く流しても、容易に破壊することなく、高いアバランシェ耐量を有する。また、並列ｐｎ層のｎ領域にある程度の濃度のばらつきがある場合でも、アバランシェ電流の増加に対して電圧が増加する。従って、図２０および図２１を参照しながら説明した素子では、濃度絶対値のばらつきによって耐圧が大きく低下したり、アバランシェ耐量が低下することがあるが、本発明を適用した素子では、そのようなことがない。
【００５０】
次に、空乏層端がＸ'側に伸びる理由について説明する。位置ｘ５よりもＸ'側では、ほとんどが電子電流である。従って、前記（１）式において、正孔濃度ｐを０に近似すると、ｄＥ／ｄｘが０となる点は、電子濃度ｎとドナー濃度Ｎｄが等しくなる点である。アバランシェ電流が増加するのに伴って電子電流が増加すると、電子濃度ｎが増加する。そのため、ｄＥ／ｄｘが０となる点は、ドナー濃度Ｎｄが高くなる方へ移動することになる。これに伴って、空乏層端がＸ'側に移動する。実際には、上述した２次元効果により、ｄＥ／ｄｘが０となる点では、電子濃度ｎがドナー濃度Ｎｄよりも小さくなるが、電子濃度ｎの増加に伴ってｄＥ／ｄｘが０となる点がＸ'側に移動するという点においては、同様である。
【００５１】
このように空乏層端が移動することによって負性抵抗が現れない条件は、２５０Ｖ耐圧素子においてｎ濃度勾配領域の濃度勾配が５×１０18ｃｍ-4程度である。耐圧が高くなると空乏層幅が増加し、アバランシェ電流の増加に伴って電界強度が低下する中央部分の幅（電界強度積分値減少分Ｓ１）が増加するので、ｎ濃度勾配領域の濃度勾配はより緩やかである必要がある。従って、ｎ濃度勾配領域の濃度勾配は、５×１０18ｃｍ-4以下であるのが適当である。濃度勾配領域の濃度勾配が緩いほど負性抵抗になりにくいが、その分、低濃度領域の幅が増えるため、オン電圧が上昇してしまう。従って、低濃度勾配のｎ濃度勾配領域の幅を短くすることが好ましい。このｎ濃度勾配領域に必要な幅は、アバランシェ耐量の要求電流密度によって決まる。
【００５２】
アバランシェ耐量の要求電流密度の値は、耐圧により異なり、耐圧が高いほど低い。これは、耐圧が高いとオン抵抗が高くなるため、損失との関係で定格電流密度が低くなるからである。用途によっても異なるが、通常、アバランシェ耐量が必要とされる用途において、例えば２５０Ｖ付近の耐圧素子におけるアバランシェ耐量の要求電流密度の値は、３００〜８００Ａ／ｃｍ2程度である。電流密度Ｊにおける電子濃度ｎは、次の（２）式で与えられる。（２）式において、Ｊは電流密度（Ａ／ｃｍ2）であり、ｑは電子の素電荷であり、Ｖｓは電子の飽和速度である。
ｎ＝Ｊ／ｑＶｓ  ・・・（２）
【００５３】
例えば、電流密度Ｊが８００Ａ／ｃｍ2である場合には、電子濃度ｎは５×１０14ｃｍ-3となる。ｐｎ接合構造が通常の１次元の構造である場合には、前記（１）式よりＸ'側の空乏層端付近のｄＥ／ｄｘが０となる点は、ドナー濃度Ｎｄが５×１０14ｃｍ-3となる点である。しかし、本発明を適用した超接合半導体素子では、上述した２次元効果により、さらにチャージバランス条件に相当する濃度分高い濃度でｄＥ／ｄｘがほぼ０となる。
【００５４】
例えば、並列ｐｎ層におけるｎ領域の幅が１０μｍである場合、ドナー濃度Ｎｄが３×１０15ｃｍ-3程度であるときにチャージバランス条件となる。従って、次の（３）式より、実際には３．５×１０15ｃｍ-3付近までの濃度領域において濃度勾配が緩やかなｎ濃度勾配領域である必要がある。
３×１０15ｃｍ-3＋５×１０14ｃｍ-3＝３．５×１０15ｃｍ-3  ・・・（３）
【００５５】
実施の形態３．
図４は、本発明の実施の形態３にかかる超接合半導体素子の構成を示す断面図である。図４に示すように、実施の形態３の超接合半導体素子はＭＯＳＦＥＴであり、ｐ領域４がｎ濃度勾配領域２には達しているが、ｎ+基板１に達していない点で、図１に示すＭＯＳＦＥＴとは異なる。その他の構成は、図１に示すＭＯＳＦＥＴと同じであるので、説明を省略する。
【００５６】
図５は、図４のｐ領域４の中央を通るＹ−Ｙ'線に沿った電界分布のアバランシェ電流依存性および不純物濃度分布を示す模式図である。図５において、ｙ１、ｙ３およびｙ４は、それぞれ、ｐベース領域とｐ領域との接合位置、p領域とｎ濃度勾配領域との接合位置、およびｎ濃度勾配領域とｎ+基板との接合位置である。また、５１および５２は、それぞれ、アバランシェ電流が流れる直前の電界分布およびアバランシェ電流が多いときの電界分布であり、５３は不純物濃度分布である。図５の５２の電界分布のように、アバランシェ電流が増加すると、ｐ領域とｎ濃度勾配領域の接合付近で空乏層がＹ'側（ドレイン電極側）に広がるので、ｐ領域で負性抵抗が現われるのを抑制することができる。実施の形態３は、特に大きなアバランシェ耐量が要求され、ｐ領域での負性抵抗が問題になる場合に有効である。
【００５７】
実施の形態４．
図６は、本発明の実施の形態４にかかる超接合半導体素子の構成を示す断面図である。図６に示すように、実施の形態４の超接合半導体素子はＭＯＳＦＥＴであり、ｐ領域４がｎ濃度勾配領域２には達していない点で、図４に示すＭＯＳＦＥＴとは異なる。その他の構成は、図４に示すＭＯＳＦＥＴと同じであるので、説明を省略する。実施の形態４でも実施の形態３と同様の効果が得られる。しかし、ｐ領域４とｎ濃度勾配領域２の間の距離を大きくすると、ｎ領域３のうち、ｐ領域４のない深さの部分が等価的に高濃度となり、負性抵抗が現われる可能性があるため、注意が必要である。
【００５８】
実施の形態５．
図７は、本発明の実施の形態５にかかる超接合半導体素子の構成を示す断面図である。図７に示すように、実施の形態５の超接合半導体素子はＭＯＳＦＥＴであり、ｐ領域４とｐベース領域５の間にｐ濃度勾配領域１９が設けられている点で、図１に示すＭＯＳＦＥＴとは異なる。ｐ濃度勾配領域１９は、ｐ領域４からｐベース領域５へ向かって濃度が高くなる。その他の構成は、図１に示すＭＯＳＦＥＴと同じであるので、説明を省略する。実施の形態５は、特に大きなアバランシェ耐量が要求され、ｐ領域での負性抵抗が問題になる場合に有効である。ｐ領域４は、ｎ+基板１に達していてもよいし（図７）、図４のようにｎ濃度勾配領域２には達しているが、ｎ+基板１には達していなくてもよいし、図６のようにｎ濃度勾配領域２に達していなくてもよい。また、ダイオードなどのＭＯＳＦＥＴ以外の素子においても、ｐ濃度勾配領域１９を設けることができる。
【００５９】
実施の形態６．
図８は、本発明の実施の形態６にかかる超接合半導体素子の構成を示す断面図である。図８に示すように、実施の形態６の超接合半導体素子はショットキーバリアダイオードである。アノード電極１７は、ｎ領域３に対してショットキー接合となり、ｐ領域４に対してオーミック接触する。ｐ領域４は、ｎ濃度勾配領域２には達しているが、ｎ+基板１には達していなくてもよいし（図８）、図１のようにｎ+基板１に達していてもよいし、図６のようにｎ濃度勾配領域２に達していなくてもよい。
【００６０】
実施の形態７．
図９〜図１２は、本発明の実施の形態７にかかる超接合半導体素子の製造方法を説明する断面図である。まず、図９に示すように、高濃度（低抵抗）のｎ+基板１を用意し、その一方の主面に、ｎ+基板１よりも濃度の低い中間濃度のｎ領域６１、および中間濃度のｎ領域６１よりも濃度の低い低濃度のｎ領域６２を順次エピタキシャル成長させる。中間濃度のｎ領域６１と低濃度のｎ領域６２は、同一のチャンバー内で、不純物を含むガス濃度を変化させるだけで、連続して成長させることができる。
【００６１】
次いで、高温熱処理によりｎ+基板１からｎ領域６１への拡散を行い、中間濃度のｎ領域６１をｎ濃度勾配領域２とする。そして、その後図１０に示すように、低濃度のｎ領域６２の表面から例えばｎ濃度勾配領域２に達するように、所定の幅のトレンチ６３を所定の間隔おきに形成する。低濃度のｎ領域６２の残った部分が並列ｐｎ層のｎ領域３となる。次いで、図１１に示すように、ｐ領域６４をエピタキシャル成長させてトレンチ６３を埋める。
【００６２】
次いで、図１２に示すように、エピタキシャル成長層（ｐ領域６４）のｎ領域３の表面よりも上の部分を研磨により取り除き、ｎ領域３の表面を露出させる。トレンチ内に埋め込まれたｐ領域６４が並列ｐｎ層のｐ領域４となる。これ以降は、通常のＭＯＳＦＥＴやダイオードを形成する場合と同様である。なお、トレンチエッチングの時間を調整することにより、トレンチ６３をｎ+基板１に達するように形成することもできるし、ｎ濃度勾配領域２に達しないように形成することもできる。
【００６３】
実施の形態８．
図１３および図１４は、本発明の実施の形態８にかかる超接合半導体素子の製造方法を説明する断面図である。まず、図１３に示すように、高濃度（低抵抗）のｎ+基板１を用意し、不純物を含むガス濃度を連続的に変化させながらエピタキシャル成長を行うことにより、ｎ+基板１の一方の主面に、不純物濃度が連続的に変化するｎ濃度勾配領域２を積層する。次いで、図１４に示すように、ｎ濃度勾配領域２の上に低濃度のｎ領域６２をエピタキシャル成長させる。ｎ濃度勾配領域２と低濃度のｎ領域６２は、同一のチャンバー内で、不純物を含むガス濃度を変化させるだけで、連続して成長させることができる。次いで、図１０に示すように、トレンチ６３を形成する。これ以降は、実施の形態７と同じである。
【００６４】
ここで、エピタキシャル成長工程やその後のＭＯＳＦＥＴの形成工程での熱処理によっても、ｎ+基板１とｎ領域３の間に濃度勾配を有する領域を形成することはできる。しかし、それらの工程における温度条件では、上述したような所望の効果が得られるような緩やかな濃度勾配にならない。また、それらの工程における温度条件を高くすると、ｎ領域３とｐ領域４の間で相互拡散が起こり、ｎ領域３およびｐ領域４の両方とも濃度が低下してしまうため、耐圧とオン抵抗のトレードオフを改善することができない。従って、実施の形態７や実施の形態８の方法により、ｎ濃度勾配領域２を形成する必要がある。
【００６５】
以上説明したように、各実施の形態によれば、ｎ+基板１とｐ領域４の間に逆バイアス電圧が印加された場合、空乏層端が、アバランシェ開始電圧付近でｎ濃度勾配領域２に到達し、アバランシェ電流の増加に伴ってｎ濃度勾配領域２の高濃度側に広がる。それによって、アバランシェ電流の増加による強電界領域中央部の電界強度の低下を補償することができるので、負性抵抗が現れるのを防ぐことができる。従って、オン抵抗と耐圧のトレードオフを悪化させることなく、アバランシェ耐量を改善することができる。
【００６６】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、Ｓｉデバイスでは移動度の大きいｎ領域をドリフト領域として用いるのが一般的であるので、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ｎ+基板１をｐ+基板またはｐ+層としたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）においても同様である。
【産業上の利用可能性】
【００６７】
以上のように、本発明にかかる半導体素子およびその製造方法は、高耐圧かつ大電流容量のＭＯＳＦＥＴ、ダイオードおよびＩＧＢＴ等の超接合半導体素子に有用であり、特に、スイッチング電源などに使用される低オン抵抗のパワースイッチング素子に適している。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態１にかかる超接合ＭＯＳＦＥＴの構成を示す断面図である。
【図２】本発明の実施の形態２にかかる超接合ダイオードの構成を示す断面図である。
【図３】図２のＸ−Ｘ'線に沿った電界分布のアバランシェ電流依存性および不純物濃度分布を示す模式図である。
【図４】本発明の実施の形態３にかかる超接合ＭＯＳＦＥＴの構成を示す断面図である。
【図５】図４のＹ−Ｙ'線に沿った電界分布のアバランシェ電流依存性および不純物濃度分布を示す模式図である。
【図６】本発明の実施の形態４にかかる超接合ＭＯＳＦＥＴの構成を示す断面図である。
【図７】本発明の実施の形態５にかかる超接合ＭＯＳＦＥＴの構成を示す断面図である。
【図８】本発明の実施の形態６にかかる超接合ダイオードの構成を示す断面図である。
【図９】本発明の実施の形態７にかかる超接合半導体素子の製造方法を説明する断面図である。
【図１０】本発明の実施の形態７にかかる超接合半導体素子の製造方法を説明する断面図である。
【図１１】本発明の実施の形態７にかかる超接合半導体素子の製造方法を説明する断面図である。
【図１２】本発明の実施の形態７にかかる超接合半導体素子の製造方法を説明する断面図である。
【図１３】本発明の実施の形態８にかかる超接合半導体素子の製造方法を説明する断面図である。
【図１４】本発明の実施の形態８にかかる超接合半導体素子の製造方法を説明する断面図である。
【図１５】従来の超接合ＭＯＳＦＥＴの構成を示す断面図である。
【図１６】従来の超接合ダイオードの構成を示す断面図である。
【図１７】図１６のＸ−Ｘ'線およびＹ−Ｙ'線に沿った電界強度分布を示す模式図である。
【図１８】図１６のＸ−Ｘ'線に沿った電界分布のアバランシェ電流依存性および不純物濃度分布を示す模式図である。
【図１９】図１６のＸ−Ｘ'線に沿った部分のＩ−Ｖ特性を示す模式図である。
【図２０】図１６のＸ−Ｘ'線に沿った電界分布のアバランシェ電流依存性を示す模式図である。
【図２１】図１６のＸ−Ｘ'線に沿った部分のＩ−Ｖ特性を示す模式図である。
【図２２】図１６のＸ−Ｘ'線に沿った電界分布のアバランシェ電流依存性および不純物濃度分布を示す模式図である。
【図２３】図１６のＸ−Ｘ'線に沿った部分のＩ−Ｖ特性を示す模式図である。
【符号の説明】
【００６９】
１  ｎ+基板
２  ｎ濃度勾配領域
３  ｎ領域
４，６４  ｐ領域
５  ｐベース領域
６  ｎ+ソース領域
７  ゲート酸化膜
８  ゲート電極
９  ソース電極
１０  ドレイン電極
１７  アノード電極
１８  カソード電極
１９  ｐ濃度勾配領域
６１  中間濃度のｎ領域
６２  低濃度のｎ領域
６３  トレンチ
【図１】
0005365016.tif 000002
【図２】
0005365016.tif 000003
【図３】
0005365016.tif 000004
【図４】
0005365016.tif 000005
【図５】
0005365016.tif 000006
【図６】
0005365016.tif 000007
【図７】
0005365016.tif 000008
【図８】
0005365016.tif 000009
【図９】
0005365016.tif 000010
【図１０】
0005365016.tif 000011
【図１１】
0005365016.tif 000012
【図１２】
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【図１３】
0005365016.tif 000014
【図１４】
0005365016.tif 000015
【図１５】
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【図１６】
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【図１７】
0005365016.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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