(57)【特許請求の範囲】
【請求項１】
予め定められた周期毎に、１ライン分の表示データに含まれるｎ（ｎ：２以上の整数）個の画素データに応じて、それぞれがパネル電極を駆動するｎ個の駆動信号をｎ個の表示出力端子に出力する表示駆動装置であって、
前記ｎ個の画素データ及び前記ｎ個の表示出力端子に一対一で対応し、対応する画素データの電圧レベルをシフトすることにより、第１電位又は第２電位を出力するｎ個のレベルシフト手段と、
前記第１電位と前記第２電位との間のステップ電位を供給するステップ電位供給手段と、
前記ｎ個の画素データのそれぞれが、直前の周期の画素データから変化したか否かを判定する変化判定手段と、
前記周期に同期する水平同期信号に基づき、前記ｎ個の表示出力端子と一対一で対応し、それぞれ変化のタイミングが異なるｎ個のタイミング信号を生成する遅延手段と、
前記変化判定手段により変化したと判定された画素データに対応する表示出力端子に対して、前記各周期に含まれる第１期間の間、前記ステップ電位供給手段により供給されるステップ電位を供給し、当該周期に含まれ、かつ前記第１期間の後であり、かつ対応する前記タイミング信号の変化のタイミングに基づく前記表示出力端子間でそれぞれ異なる第２期間の間、対応する前記レベルシフト手段により出力される第１電位又は第２電位を供給するように制御する制御手段とを備える
ことを特徴とする表示駆動装置。
【請求項２】
前記表示駆動装置は、さらに、
前記ｎ個の画素データに一対一で対応し、対応する画素データを、前記水平同期信号に基づくタイミングで保持し、保持した画素データを出力するｎ個のラッチ手段と、
前記ｎ個の画素データ、ｎ個のレベルシフト手段及び前記ｎ個の表示出力端子と一対一で対応し、対応する前記レベルシフト手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第１スイッチと、
前記ｎ個の画素データ、前記ｎ個の第１スイッチ及び前記ｎ個の表示出力端子と一対一で対応し、前記ステップ電位供給手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第２スイッチとを備え、
前記制御手段は、前記変化判定手段により変化したと判定された画素データに対応する前記第１スイッチ及び前記第２スイッチに対して、前記第１期間の間、当該第１スイッチをオフし、かつ当該第２スイッチをオンし、対応する前記タイミング信号の変化のタイミングに基づく前記第２期間の間、当該第２スイッチをオフし、かつ当該第１スイッチをオンする
ことを特徴とする請求項１記載の表示駆動装置。
【請求項３】
前記遅延手段は、前記水平同期信号にそれぞれ異なる遅延を与えることで前記ｎ個のタイミング信号を生成し、
前記制御手段は、前記ｎ個のタイミング信号の変化のタイミングに基づくそれぞれ異なる前記第１期間の間、前記ｎ個の第１スイッチをオフし、かつ前記ｎ個の第２スイッチをオンする
ことを特徴とする請求項２記載の表示駆動装置。
【請求項４】
前記制御手段は、前記水平同期信号の前記変化のタイミングに基づく同一の前記第１期間の間、前記ｎ個の第１スイッチをオフし、かつ前記ｎ個の第２スイッチをオンする
ことを特徴とする請求項２記載の表示駆動装置。
【請求項５】
前記制御手段は、
前記水平同期信号に基づき、第１信号と、前記ｎ個の第２スイッチをオン又はオフさせる第２信号とを生成し、当該第２信号を用いて同一の前記第１期間の間、前記ｎ個の第２スイッチをオンする第１制御手段を含み、
前記遅延手段は、前記第１信号にそれぞれ異なる遅延を与えることで、それぞれ変化のタイミングが異なる前記ｎ個のタイミング信号を生成し、
前記制御手段は、さらに、
前記ｎ個の第３信号に基づき、それぞれ異なる時刻から始まるそれぞれ異なる前記第２期間の間、前記第１スイッチをオンする第２制御手段とを備える
ことを特徴とする請求項４記載の表示駆動装置。
【請求項６】
前記制御手段は、前記変化判定手段により対応する前記ラッチ手段に保持される画素データが変化しないと判定された場合、前記第１期間及び前記第２期間の間、対応する前記第２スイッチをオフ、かつ対応する前記第１スイッチをオンする
ことを特徴とする請求項２〜５のいずれか１項に記載の表示駆動装置。
【請求項７】
前記ステップ電位は、前記第１電位と前記第２電位との中心の電位である
ことを特徴とする請求項２〜６のいずれか１項に記載の表示駆動装置。
【請求項８】
前記遅延手段は、直列に接続されたｎ−１個の遅延素子を含み、
前記ｎ個のタイミング信号は、前記ｎ−１個の遅延素子のそれぞれにより出力されるｎ−１個の信号を含む
ことを特徴とする請求項２〜７のいずれか１項に記載の表示駆動装置。
【請求項９】
前記遅延手段は、前記表示出力端子の並びの順に遅延が増加するように、前記ｎ個の表示出力端子に対応する前記ｎ個のタイミング信号を生成する
ことを特徴とする請求項８記載の表示駆動装置。
【請求項１０】
前記遅延手段は、ツリー構造型に接続された複数の遅延素子を含む
ことを特徴とする請求項２〜７のいずれか１項に記載の表示駆動装置。
【請求項１１】
前記制御手段は、対応する前記第１スイッチ及び前記第２スイッチとを同時にオンしない
ことを特徴とする請求項２〜１０のいずれか１項に記載の表示駆動装置。
【請求項１２】
前記制御手段は、前記第１スイッチをオンする際、常に当該第１スイッチに対応する前記第２スイッチのオフした後、当該第１スイッチをオンし、前記第２スイッチをオンする際、常に当該第２スイッチに対応する前記第１スイッチをオフした後、当該第２スイッチをオンする
ことを特徴とする請求項１１記載の表示駆動装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の表示駆動装置を備える
ことを特徴とする表示モジュールパッケージ。
【請求項１４】
請求項１３に記載の表示モジュールパッケージを備える
ことを特徴とする表示パネルモジュール。
【請求項１５】
請求項１４に記載の表示パネルモジュールを備える
ことを特徴とするテレビセット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットに関し、特に、予め定められた周期毎に、ｎ個の画素データを含む１ライン分の表示データに応じて、それぞれがパネル電極を駆動するｎ個の駆動信号をｎ個の表示出力端子に出力する表示駆動装置に関する。
【背景技術】
【０００２】
近年、ＰＤＰ（プラズマディスプレイパネル）は、薄型、大画面、かつ高精細の表示パネルとして注目されている。ＰＤＰは、マトリックス状に配置された複数の放電セルを画素として備える。ＰＤＰは、放電セルの放電の際に生じる発光を利用して画像を表示する。
【０００３】
一般的なＡＣ型ＰＤＰは、平行に配置された複数の表示電極と、これらの表示電極に直交するように配置された複数のデータ電極とを有している。ＰＤＰの表示駆動装置は、これらのデータ電極を駆動する、つまり容量性負荷を駆動対象とする。
【０００４】
ＰＤＰの大画面化、高精細化、及び高輝度化が進んできており、それに伴い、ＰＤＰを駆動する表示駆動装置も多出力化、低ＥＭＩ化、及び低電力化が必要となってきている。このため、データ電極を駆動する際の電力消費、駆動に伴う発熱の抑制、及びデータ変化に伴うＥＭＩノイズの低減が重要になってきている。
【０００５】
２つのデータ電極間に異なる電位が与えられると、電極間が１つの容量として作用する。すなわち、容量性負荷が発生する。表示駆動装置は、容量性負荷を駆動する際に多くの電力を消費する。これに対して、表示駆動装置の電力消費を低減する従来技術として、特許文献１記載の表示駆動装置が知られている。
【０００６】
特許文献１記載の表示駆動装置は、表示データを所定の電圧レベルに変換して、データ電極に接続された表示出力端子に出力する。特許文献１記載の表示駆動装置は、２ステップの電圧駆動方法を用いることで、駆動電力を低減できる。
【０００７】
特許文献１記載の表示駆動装置は、複数の表示出力端子に、選択スイッチを介してワイヤードＯＲ接続された、フローティング状態の共通フローティング電位線を備える。
【０００８】
特許文献１記載の表示駆動装置は、表示データの切り替わり前後での電圧レベルの変化を検出する。特許文献１記載の表示駆動装置は、電圧レベルが変化する表示出力端子を、所定のタイミング（表示データの切り替えのためのパネル非表示の期間内）において一時的にハイ・インピーダンス（Ｈｉ−Ｚ）に制御すると同時に、当該表示出力端子がフローティング電位線に接続されるように選択スイッチを制御する。この制御により、表示データの切り替わりによりデータが変化する全ての表示出力端子は、一時的に表示出力が遮断され、共通フローティング電位線に接続される。
【０００９】
よって、電圧レベルが変化する表示出力端子が短絡された状態になるので、直前にＨ（＝Ｈｉｇｈ）レベル、又はＬ（＝Ｌｏｗ）レベルが出力されていた表示出力端子間で蓄積された容量電荷の移動が行われる。これにより、Ｈレベルの表示出力端子とＬレベルの表示出力端子との数のバランスによって、フローティング状態の共通フローティング電位線はある電位に落ち着く。
【００１０】
例えば、電圧レベルが変化する複数の表示出力端子において、Ｈレベルの表示出力端子とＬレベルの表示出力端子との数が同じ場合は、理想的には共通フローティング電位線は、ＶＤＤ／２となる（ＶＤＤは表示出力端子のＨレベル電位）。よって、表示駆動装置は、ＶＤＤ／２からＧＮＤ又はＶＤＤまで駆動すればよい。これにより、特許文献１記載の表示駆動装置は、駆動電力を低減できる。
【００１１】
また、表示データが変化をする際のＥＭＩを低減する従来技術として、特許文献２記載の技術がある。
【００１２】
特許文献２の技術は、１ライン分の画素データを表示する複数のデータ電極を複数のデータ電極群に分割し、分割したデータ電極群の間で表示出力のタイミングを順次にずらす。これにより、特許文献２の技術は、データが同時に変化する数を群単位に分割できるので、ピーク電流を低減できる。これにより、特許文献２の技術は、発生するＥＭＩを抑制できる。
【特許文献１】米国特許第７１１６１３７号明細書
【特許文献２】特許第２９５３３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１の表示駆動装置では、共通フローティング電位線の電位は、表示データのパターンにより変動する。例えば、表示データの切り替わり時において全出力端子がＨレベルからＬレベルに変化する場合は、特許文献１の表示駆動装置は、消費電力を削減できない。つまり、特許文献１の表示駆動装置は、表示データのパターンに依存し、消費電力を十分に削減できない場合がある。
【００１４】
また、特許文献２の表示駆動装置は、ピーク電流を低減することにより、ＥＭＩを抑制できるものの消費電力の削減効果はない。また、特許文献２の表示駆動装置より、さらにＥＭＩを抑制することが好ましい。
【００１５】
そこで、本発明は、消費電力を低減でき、かつＥＭＩを抑制できる表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る表示駆動装置は、予め定められた周期毎に、１ライン分の表示データに含まれるｎ（ｎ：２以上の整数）個の画素データに応じて、それぞれがパネル電極を駆動するｎ個の駆動信号をｎ個の表示出力端子に出力する表示駆動装置であって、前記ｎ個の画素データ及び前記ｎ個の表示出力端子に一対一で対応し、対応する画素データの電圧レベルをシフトすることにより、第１電位又は第２電位を出力するｎ個のレベルシフト手段と、前記第１電位と前記第２電位との間のステップ電位を供給するステップ電位供給手段と、前記ｎ個の画素データのそれぞれが、直前の周期の画素データから変化したか否かを判定する変化判定手段と、前記周期に同期する水平同期信号に基づき、前記ｎ個の表示出力端子と一対一で対応し、それぞれ変化のタイミングが異なるｎ個のタイミング信号を生成する遅延手段と、前記変化判定手段により変化したと判定された画素データに対応する表示出力端子に対して、前記各周期に含まれる第１期間の間、前記ステップ電位供給手段により供給されるステップ電位を供給し、当該周期に含まれ、かつ前記第１期間の後であり、かつ対応する前記タイミング信号の変化のタイミングに基づく前記表示出力端子間でそれぞれ異なる第２期間の間、対応する前記レベルシフト手段により出力される第１電位又は第２電位を供給するように制御する制御手段とを備える。
【００１７】
この構成によれば、本発明に係る表示駆動装置は、表示出力端子を一旦ステップ電位に駆動した後、第１電位又は第２電位（Ｈレベル又はＬレベル）に駆動する２ステップの電圧駆動を行う。これにより、本発明に係る表示駆動装置は、消費電力を低減できる。
【００１８】
さらに、本発明に係る表示駆動装置では、ステップ電位供給手段によりステップ電位が供給されるので、第１期間において、表示データのパターンに依存せずに、常に同一の電位が表示出力端子に供給される。これにより、特許文献１記載の技術に比べ、さらに消費電力を低減できる。
【００１９】
さらに、本発明に係る表示駆動装置は、ｎ個の表示出力端子を、それぞれ異なるタイミングで駆動する。これにより、本発明に係る表示駆動装置は、ピーク電流を低減できるので、ＥＭＩを抑制できる。
【００２０】
また、前記表示駆動装置は、さらに、前記ｎ個の画素データに一対一で対応し、対応する画素データを、前記水平同期信号に基づくタイミングで保持し、保持した画素データを出力するｎ個のラッチ手段と、前記ｎ個の画素データ、ｎ個のレベルシフト手段及び前記ｎ個の表示出力端子と一対一で対応し、対応する前記レベルシフト手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第１スイッチと、前記ｎ個の画素データ、前記ｎ個の第１スイッチ及び前記ｎ個の表示出力端子と一対一で対応し、前記ステップ電位供給手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第２スイッチとを備え、前記制御手段は、前記変化判定手段により変化したと判定された画素データに対応する前記第１スイッチ及び前記第２スイッチに対して、前記第１期間の間、当該第１スイッチをオフし、かつ当該第２スイッチをオンし、対応する前記タイミング信号の変化のタイミングに基づく前記第２期間の間、当該第２スイッチをオフし、かつ当該第１スイッチをオンしてもよい。
【００２１】
また、前記遅延手段は、前記水平同期信号にそれぞれ異なる遅延を与えることで前記ｎ個のタイミング信号を生成し、前記制御手段は、前記ｎ個のタイミング信号の変化のタイミングに基づくそれぞれ異なる前記第１期間の間、前記ｎ個の第１スイッチをオフし、かつ前記ｎ個の第２スイッチをオンしてもよい。
【００２２】
この構成によれば、本発明に係る表示駆動装置は、ｎ個の表示出力端子を、それぞれ異なるタイミングで第１電位又は第２電位からステップ電位に駆動し、かつ、それぞれ異なるタイミングでステップ電位から第１電位又は第２電位に駆動する。これにより、本発明に係る表示駆動装置は、ステップ電位への駆動時、及びステップ電位から第１電位又は第２電位への駆動時のピーク電流を共に低減できるので、さらにＥＭＩを抑制できる。
【００２３】
また、前記制御手段は、前記水平同期信号の前記変化のタイミングに基づく同一の前記第１期間の間、前記ｎ個の第１スイッチをオフし、かつ前記ｎ個の第２スイッチをオンしてもよい。
【００２４】
また、前記制御手段は、前記水平同期信号に基づき、第１信号と、前記ｎ個の第２スイッチをオン又はオフさせる第２信号とを生成し、当該第２信号を用いて同一の前記第１期間の間、前記ｎ個の第２スイッチをオンする前記第１制御手段を含み、前記遅延手段は、前記第１信号にそれぞれ異なる遅延を与えることで、それぞれ変化のタイミングが異なる前記ｎ個のタイミング信号を生成し、前記制御手段は、さらに、前記ｎ個の第３信号に基づき、それぞれ異なる時刻から始まるそれぞれ異なる前記第２期間の間、前記第１スイッチをオンする第２制御手段とを備えてもよい。
【００２５】
この構成によれば、本発明に係る表示駆動装置は、ステップ電位を供給する第１期間を制御する第１制御手段を、ｎ個の表示出力端子に対して共用できる。これにより、本発明に係る表示駆動装置は、回路規模を削減できる。
【００２６】
また、前記制御手段は、前記変化判定手段により対応する前記ラッチ手段に保持される画素データが変化しないと判定された場合、前記第１期間及び前記第２期間の間、対応する前記第１スイッチをオン、かつ対応する前記第２スイッチをオフしてもよい。
【００２７】
この構成によれば、画素データが変化する表示出力端子に対してのみ、２ステップの電圧駆動を行う。これにより、本発明に係る表示駆動装置は、消費電力を効率的に削減できる。
【００２８】
また、前記ステップ電位は、前記第１電位と前記第２電位との中心の電位であってもよい。
【００２９】
この構成によれば、ステップ電位を第１電位と第２電位との中心の電位とすることで、最も効果的に消費電力を削減できる。
【００３０】
また、前記遅延手段は、直列に接続されたｎ−１個の遅延素子を含み、前記ｎ個のタイミング信号は、前記ｎ−１個の遅延素子のそれぞれにより出力されるｎ−１個の信号を含んでもよい。
【００３１】
この構成によれば、それぞれ変化のタイミングが異なるｎ個のタイミング信号を容易に生成できる。
【００３２】
また、前記遅延手段は、前記表示出力端子の並びの順に遅延が増加するように、前記ｎ個の表示出力端子に対応する前記ｎ個のタイミング信号を生成してもよい。
【００３３】
この構成によれば、複数の遅延素子を接続する配線の面積を小さくできる。
【００３４】
また、前記遅延手段は、ツリー構造型に接続された複数の遅延素子を含んでもよい。
【００３５】
この構成によれば、入力から出力までに経由する遅延素子の段数を減少できる。これにより、遅延手段は、ｎ個のタイミング信号の累積遅延時間（最大の遅延時間）を小さくできる。
【００３６】
また、前記制御手段は、対応する前記第１スイッチ及び前記第２スイッチとを同時にオンしなくてもよい。
【００３７】
この構成によれば、本発明に係る表示駆動装置は、瞬間的なデータの衝突を確実に回避できる。これにより、本発明に係る表示駆動装置は、確実に、ＥＭＩを低減できる。
【００３８】
また、前記制御手段は、前記第１スイッチをオンする際、常に当該第１スイッチに対応する前記第２スイッチのオフした後、当該第１スイッチをオンし、前記第２スイッチをオンする際、常に当該第２スイッチに対応する前記第１スイッチをオフした後、当該第２スイッチをオンしてもよい。
【００３９】
なお、本発明は、このような表示駆動装置として実現できるだけでなく、表示駆動装置に含まれる特徴的な手段をステップとする表示駆動方法として実現できる。また、本発明は、このような表示駆動装置を備える表示モジュールパッケージ、表示パネルモジュール及びテレビセットとしても実現できる。
【発明の効果】
【００４０】
以上より、本発明は、消費電力を低減でき、かつＥＭＩを抑制できる表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットを提供できる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明に係る表示駆動装置の実施の形態について、図面を参照しながら詳細に説明する。
【００４２】
（実施の形態１）
本発明の実施の形態１に係る表示駆動装置は、複数の表示出力端子に対し、それぞれ異なるタイミングで、２ステップの電圧駆動を行う。さらに、本発明の実施の形態１に係る表示駆動装置は、ステップ電位を供給するステップ電位供給回路を備える。これにより、本発明の実施の形態１に係る表示駆動装置は、消費電力を低減でき、かつＥＭＩを抑制できる。
【００４３】
まず、本発明の実施の形態１に係る表示駆動装置の構成を説明する。
【００４４】
図１は、本発明の実施の形態１に係る表示駆動装置の構成を示すブロック図である。
【００４５】
図１に示す表示駆動装置１００は、予め定められた周期毎に、１水平ライン分のシリアル表示データ２０２に含まれるｎ（ｎ：２以上の整数、例えば１９２又は３８８等。）個の画素データを取り込み、取り込んだｎ個の画素データに応じて、それぞれがＰＤＰのパネル電極（データ電極）を駆動するｎ個の駆動信号をｎ個の表示出力端子１９０に出力する。
【００４６】
表示駆動装置１００は、シフトレジスタ１１０と、遅延回路１２０と、ｎ個の第１ラッチ回路１３０と、ｎ個の変化判定回路１４０と、ｎ個のステップ制御回路１５０と、ｎ個のレベルシフト回路１６０と、ｎ個の第１スイッチ１７０と、ｎ個の第２スイッチ１７１と、ステップ電位供給回路１８０と、ｎ個の表示出力端子１９０とを備える。
【００４７】
また、表示駆動装置１００には、外部から水平同期信号２０１と、シリアル表示データ２０２と、画素クロック２０３とが入力される。
【００４８】
シフトレジスタ１１０は、画素クロック２０３を用いて１水平ライン分のシリアル表示データ２０２を取り込み、取り込んだシリアル表示データ２０２を並列に出力する。
【００４９】
シリアル表示データ２０２は、ＰＤＰのデータ電極を駆動するために外部からシリアルに入力される表示データ信号である。シリアル表示データ２０２は、画素ごとのデータであるｎ個の画素データ２０４を含む。
【００５０】
シフトレジスタ１１０は、ｎ個のレジスタ１１１を含む。ｎ個のレジスタ１１１は、直列に接続される。ｎ個のレジスタ１１１は、ｎ個の画素データ２０４をそれぞれ格納及び出力する。
【００５１】
画素クロック２０３は、シリアル表示データ２０２に同期して入力されるクロックである。画素クロック２０３は、シリアルに入力される画素データ２０４をレジスタ１１１に取り込み、レジスタ１１１に取り込んだ画素データ２０４を順次次段のレジスタ１１１にシフトさせるためのクロックである。つまり、画素クロック２０３は、１水平ライン分のシリアル表示データ２０２をシフトレジスタ１１０に格納するためのクロックである。
【００５２】
シフトレジスタ１１０は、シリアル表示データ２０２を、画素クロック２０３毎に取り込み、かつ取り込んだ画素データ２０４を順次シフトして１水平ライン分のシリアル表示データ２０２を格納する。
【００５３】
遅延回路１２０は、水平同期信号２０１に遅延を与えることで、それぞれ変化のタイミングが異なるｎ個のラッチ制御信号２０５を生成する。
【００５４】
水平同期信号２０１は、外部から入力されるシリアル表示データ２０２のラインデータの切り替わり周期（以下、単に「周期」とも記す。）毎に入力される同期信号である。
【００５５】
遅延回路１２０は、ｎ−１個の遅延素子１２１を含む。ｎ−１個の遅延素子１２１は、直列に接続され、水平同期信号２０１と、直列に接続された各遅延素子１２１により出力されるｎ−１個の信号がｎ個のラッチ制御信号２０５となる。また、ｎ−１個の遅延素子１２１の遅延量は、それぞれ等しく、例えば１つの遅延素子１２１の遅延量は、０．２ｎ秒程度である。なお、ｎ−１個の遅延素子１２１の遅延量のうち１以上が異なってもよい。
【００５６】
また、複数の遅延素子１２１は、表示出力端子１９０の並びの順（例えば図１における上から下に向かう方向）に遅延が増加するように、ｎ個のラッチ制御信号２０５に遅延を与える。
【００５７】
なお、図１に示すように、１つの表示出力端子１９０に、それぞれ１つのレジスタ１１１、ラッチ制御信号２０５、ラッチ回路１３０、変化判定回路１４０、ステップ制御回路１５０、レベルシフト回路１６０、第１スイッチ１７０及び第２スイッチ１７１が対応する。以下において、特別の記載がないかぎり、対応する各構成要素に対する動作を示すものとする。また、各表示出力端子１９０に対応する各構成要素の構成は、同様なので、以下、代表して１つの表示出力端子１９０に対応する構成要素を説明する。
【００５８】
ラッチ回路１３０は、レジスタ１１１に格納される画素データ２０４を、ラッチ制御信号２０５が変化するタイミングで取り込んだうえ保持し、保持する画素データ２０６を出力する。
【００５９】
変化判定回路１４０は、ラッチ回路１３０に保持される画素データ２０６が、直前の周期で保持されていた画素データ２０６から変化したか否かを判定する。変化判定回路１４０は、ラッチ回路１４１と、排他的論理和回路１４２とを備える。
【００６０】
ラッチ回路１４１は、直前の周期においてラッチ回路１３０に保持されていた画素データ２０７を保持する。ラッチ回路１４１は、ラッチ回路１３０により出力される画素データ２０６を、ラッチ制御信号２０５が変化するタイミングで取り込んだうえ保持し、保持する画素データ２０７を出力する。なお、ラッチ回路１４１は、ラッチ回路１３０に入力されるラッチ制御信号２０５と、同じ又は早いタイミングで変化する信号を用いて画素データ２０６を保持すればよい。
【００６１】
排他的論理和回路１４２は、ラッチ回路１３０に保持される画素データ２０６と、ラッチ回路１４１に保持される画素データ２０７とが同一であるか否かを判定し、判定結果を示す判定信号２０８を出力する。つまり、排他的論理和回路１４２は、ラッチ回路１３０に保持される画素データ２０６が、ラインデータの切り替わりにより変化したか否かを判定する。具体的には、排他的論理和回路１４２は、画素データ２０６と画素データ２０７とが同一である場合、ラインデータの切り替わりにより画素データ２０６が変化しないと判定し、画素データ２０６と画素データ２０７とが異なる場合、ラインデータの切り替わりにより画素データ２０６が変化したと判定する。
【００６２】
ステップ制御回路１５０は、ラッチ制御信号２０５に基づき、第１スイッチ１７０をオン／オフさせる第１スイッチ制御信号２０９と、第２スイッチ１７１をオン／オフさせる第２スイッチ制御信号２１０とを生成する。
【００６３】
レベルシフト回路１６０は、レベルシフタ１６１、１６２及び１６３を備える。
【００６４】
レベルシフタ１６１、１６２及び１６３は、入力された信号の電圧レベルを変換し、変換した電圧レベルの信号を出力する。例えば、シフトレジスタ１１０、遅延回路１２０、ラッチ回路１３０、変化判定回路１４０及びステップ制御回路１５０は、電源電圧３Ｖで動作し（Ｌレベルが０Ｖ、Ｈレベルが３Ｖ）、レベルシフタ１６１、１６２及び１６３は、画素データ２０６の論理（Ｌレベル又はＨレベル）の電圧レベルをシフトすることにより、Ｌレベルが０Ｖ、Ｈレベルが８５Ｖの信号を出力する。
【００６５】
レベルシフタ１６１は、ラッチ回路１３０に保持される画素データ２０６の電圧レベルをシフトすることにより、画素データ２１１を出力する。レベルシフタ１６２は、第１スイッチ制御信号２０９の電圧レベルをシフトすることにより、第１スイッチ制御信号２１２を出力する。レベルシフタ１６３は、第２スイッチ制御信号２１０の電圧レベルをシフトすることにより、第２スイッチ制御信号２１３を出力する。
【００６６】
ステップ電位供給回路１８０は、ＶＤＤ／２のステップ電位２１４を供給する。ここで、ＶＤＤは、レベルシフト回路１６０により変換された後のＨレベルの電位（例えば８５Ｖ）である。
【００６７】
第１スイッチ１７０は、レベルシフタ１６１の出力端子と、表示出力端子１９０との間に接続される。
【００６８】
第２スイッチ１７１は、ステップ電位供給回路１８０によりステップ電位２１４が供給される共通線と、表示出力端子１９０との間に接続される。ここで、ステップ電位供給回路１８０によりステップ電位２１４が供給される共通線は、ｎ個の第２スイッチ１７１の全てに接続される。
【００６９】
例えば、第１スイッチ１７０及び第２スイッチ１７１は、それぞれＰチャンネルＭＯＳＦＥＴである。
【００７０】
ステップ制御回路１５０は、変化判定回路１４０により、画素データ２０６が変化したと判定された場合、表示出力端子１９０間でそれぞれ異なる第１期間の間、ステップ電位供給回路１８０により供給されるステップ電位２１４を表示出力端子１９０に供給するように制御する。ステップ制御回路１５０は、第１期間の後の、表示出力端子１９０間でそれぞれ異なる第２期間の間、レベルシフタ１６１により出力されるＨレベル又はＬレベルの電位を表示出力端子１９０に供給するように制御する。
【００７１】
具体的には、ステップ制御回路１５０は、ｎ個のラッチ制御信号２０５の変化のタイミングに基づくそれぞれ異なる第１期間の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。その後、ｎ個のラッチ制御信号２０５の変化のタイミングに基づくそれぞれ異なる第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
【００７２】
これにより、表示出力端子１９０には、一旦ステップ電位供給回路１８０によりステップ電位２１４が供給される。その後、表示出力端子１９０は、レベルシフタ１６１によりＨレベル又はＬレベルの電位まで駆動される。
【００７３】
また、ステップ制御回路１５０は、変化判定回路１４０により、画素データ２０６が変化しないと判定された場合、第１期間及び第２期間の間、表示出力端子１９０にレベルシフタ１６１により出力されるＨレベル又はＬレベルの電位を表示出力端子１９０に供給するように制御する。
【００７４】
具体的には、ステップ制御回路１５０は、第１期間及び第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
【００７５】
これにより、画素データ２０６が変化しない場合には、表示出力端子１９０には、ステップ電位２１４は供給されず、レベルシフタ１６１によりＨレベル又はＬレベルの電位が供給される。
【００７６】
また、ステップ制御回路１５０は、ｎ個の第１スイッチ１７０及び第２スイッチ１７１の組に対して、それぞれ異なる第１期間の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンし、それぞれ異なる第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
【００７７】
図２は、ステップ電位供給回路１８０の回路構成を示す図である。
【００７８】
図２に示す回路構成において、トランジスタＴ１のゲートにクロック信号φ１を入力し、トランジスタＴ２のゲートにクロック信号φ１と同周期かつ位相が１８０度ずれたクロック信号φ２を入力し、トランジスタＴ３のゲートにクロックφ２に対して２倍の周期を有する信号の反転信号であるクロック信号φ３を入力し、トランジスタＴ４のゲートにクロック信号φ１の反転信号であるクロック信号φ４を入力することで、ＶＤＤ／２のステップ電位２１４が生成される。
【００７９】
また、図２に示す回路構成のステップ電位供給回路１８０を用いることで、少ない消費電力で、ＶＤＤ／２を供給できる。
【００８０】
次に、表示駆動装置１００の動作の概略を説明する。
【００８１】
図３は、表示駆動装置１００の動作の流れを示すフローチャートである。
【００８２】
まず、シフトレジスタ１１０にシリアル表示データ２０２が格納される。
【００８３】
次に、ラッチ制御信号２０５の変化のタイミングで、ラッチ回路１３０は、レジスタ１１１に保持される画素データ２０４を画素データ２０６として保持する（Ｓ１０１）。
【００８４】
変化判定回路１４０は、ラッチ回路１３０により保持される画素データ２０６が変化したか否かを判定する（Ｓ１０２）。
【００８５】
画素データ２０６が変化した場合（Ｓ１０２でＹｅｓ）、ステップ制御回路１５０は、第１スイッチ１７０をオフし、かつ第２スイッチをオンすることで、表示出力端子１９０にステップ電位２１４を供給する。ここで、ｎ個のステップ制御回路１５０は、それぞれ異なるタイミングで変化するラッチ制御信号２０５に基づき、それぞれ異なるタイミングで表示出力端子１９０へのステップ電位２１４の供給を開始する（Ｓ１０３）。
【００８６】
次に、ステップ制御回路１５０は、表示出力端子１９０の電位がステップ電位２１４になった後、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンすることで、表示出力端子１９０にＨレベル又はＬレベルの電位に駆動する。ここで、ｎ個のステップ制御回路１５０は、それぞれ異なるタイミングで変化するラッチ制御信号２０５に基づき、それぞれ異なるタイミングで表示出力端子１９０のＨレベル又はＬレベルへの駆動を開始する（Ｓ１０４）。
【００８７】
一方、画素データ２０６が変化しない場合（Ｓ１０２でＮｏ）、ステップ制御回路１５０は、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンすることで、表示出力端子１９０にＨレベル又はＬレベルの電位に駆動する（Ｓ１０５）。
【００８８】
なお、図３に示す処理は、各表示出力端子１９０に対応する構成要素ごとに行われる。
【００８９】
以下、表示駆動装置１００の具体的な動作例を説明する。
【００９０】
図４は、表示駆動装置１００の動作を示すタイミングチャートである。
【００９１】
ラインデータの切り替わり周期Ｔ０において、ラッチ回路１３０にはＨレベルの画素データ２０６が保持されており、表示出力端子１９０にはＨレベルの電位が出力されている。
【００９２】
周期Ｔ１において、画素データ２０４はＨレベルであり、ラッチ回路１３０に保持される画素データ２０６は変化しない。よって、ステップ制御回路１５０は、第１期間ｔ０及び第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、表示出力端子１９０は、レベルシフタ１６１により供給されるＨレベル（ＶＤＤ）を維持する。
【００９３】
周期Ｔ２において、画素データ２０４はＬレベルであり、ラッチ回路１３０に保持される画素データ２０６は、ＨレベルからＬレベルに変化する。
【００９４】
よって、ステップ制御回路１５０は、第１期間ｔ０において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。これにより、第１期間ｔ０において、表示出力端子１９０に、ステップ電位供給回路１８０によりステップ電位２１４（ＶＤＤ／２）が供給されることにより、表示出力端子１９０の電位は、Ｈレベル（ＶＤＤ）からステップ電位２１４（ＶＤＤ／２）に変化する。
【００９５】
また、ステップ制御回路１５０は、第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、第２期間ｔ１において、表示出力端子１９０に、レベルシフタ１６１によりＬレベル（０Ｖ）が供給されることにより、表示出力端子１９０の電位は、ステップ電位２１４（ＶＤＤ／２）からＬレベル（０Ｖ）に変化する。
【００９６】
周期Ｔ３において、画素データ２０４はＬレベルであり、ラッチ回路１３０に保持される画素データ２０６は変化しない。よって、ステップ制御回路１５０は、第１期間ｔ０及び第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、表示出力端子１９０は、レベルシフタ１６１により供給されるＬレベル（０Ｖ）を維持する。
【００９７】
周期Ｔ４において、画素データ２０４はＨレベルであり、ラッチ回路１３０に保持される画素データ２０６は、ＬレベルからＨレベルに変化する。
【００９８】
よって、ステップ制御回路１５０は、第１期間ｔ０において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。これにより、第１期間ｔ０において、表示出力端子１９０に、ステップ電位供給回路１８０によりステップ電位２１４（ＶＤＤ／２）が供給されることにより、表示出力端子１９０の電位は、Ｌレベル（０Ｖ）からステップ電位２１４（ＶＤＤ／２）に変化する。
【００９９】
また、ステップ制御回路１５０は、第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、第２期間ｔ１において、表示出力端子１９０に、レベルシフタ１６１によりＨレベル（ＶＤＤ）が供給されることにより、表示出力端子１９０の電位は、ステップ電位２１４（ＶＤＤ／２）からＨレベル（ＶＤＤ）に変化する。
【０１００】
このように、本発明の実施の形態１に係る表示駆動装置１００は、画素データ２０６に変化がある場合は、表示出力端子１９０を２ステップで駆動する。これにより、表示駆動装置１００は、消費電力を削減できる。
【０１０１】
以下、２ステップでの駆動により消費電力が削減される原理を説明する。
【０１０２】
消費電力は（動作周波数）×（駆動負荷容量）×（駆動電圧）2に比例することは一般的に知られている。ここで動作周波数（データ遷移サイクル変化時間）を一定とすると、消費電力は（駆動負荷容量）×（駆動電圧）2に比例する。
【０１０３】
任意の駆動端子における消費電力をＰｍ、総負荷容量をＣｍ、駆動電圧振幅をＶｍとすると、２ステップで駆動しない場合の消費電力はＰｍ  ∝  Ｃｍ×Ｖｍ2である。
【０１０４】
一方、２ステップ（２分割）で駆動した場合の消費電力は、ステップ電位をＶｍの１／２の電位とすると下記式（１）で示される。
【０１０５】
Ｐｍ  ∝  Ｃｍ×（Ｖｍ/２）2 ×２（分割駆動回数）
＝  １／２×Ｃｍ×（Ｖｍ）2              ・・・式（１）
【０１０６】
このように、２ステップで駆動することにより、消費電力を１／２に低減できる。
【０１０７】
さらに、３ステップ（３分割）で駆動した場合の消費電力は、ステップ電位をＶｍの１／３の電位及び２／３の電位とすると下記式（２）で示される。
【０１０８】
Ｐｍ  ∝  Ｃｍ×（Ｖｍ/３）2×３
＝  １／３×Ｃｍ×（Ｖｍ）2              ・・・式（２）
【０１０９】
同様に考えると、ｎ（ｎは２以上の整数）ステップ（ｎ分割）で駆動した場合の消費電力は、ステップ電位を、Ｖｍをｎ等分した電位とすると下記式（３）で示される。
【０１１０】
Ｐｍ  ∝  １／ｎ×Ｃｍ×（Ｖｍ）2                  ・・・式（３）
【０１１１】
このように、上記式（３）に示すように分割駆動のステップを多くすることによって消費電力は低減できる。
【０１１２】
また、同じ２ステップでの駆動であっても、ステップ電位をＶｍの中間電位（Ｖｍ／２）にした場合と、中間電位にしなかった場合とでは式（１）に示すように、ステップ電位をＶｍの中間電位にしたほうが消費電力は低減できることがわかる。
【０１１３】
さらに、本発明の実施の形態１に係る表示駆動装置１００では、ステップ電位供給回路１８０によりステップ電位２１４が表示出力端子１９０に供給されるので、シリアル表示データ２０２のパターンに依存せずに、画素データ２０６が変化する表示出力端子１９０は、第１期間ｔ０において、常にＶＤＤ／２となる。つまり、本発明の実施の形態１に係る表示駆動装置１００は、最も効率よく消費電力を削減できるステップ電位２１４をシリアル表示データ２０２のパターンに依存せずに常に供給できる。よって、本発明の実施の形態１に係る表示駆動装置１００は、特許文献１記載の表示駆動装置のように、シリアル表示データ２０２のパターンにステップ電位が依存する場合に比べて、消費電流をより確実に削減できる。
【０１１４】
また、図４において、他の表示出力端子１９０に対応するラッチ制御信号２０５、画素データ２０６、判定信号２０８、第１スイッチ制御信号２０９、第２スイッチ制御信号２１０及び表示出力端子１９０の電位を点線で示す。
【０１１５】
図４に示すように、他の表示出力端子１９０に対応するラッチ制御信号２０５は、遅延回路１２０で与えられた遅延時間ｔ４、実線で示す信号に対して変化のタイミングが遅れる。これにより、画素データ２０６、判定信号２０８、第１スイッチ制御信号２０９、第２スイッチ制御信号２１０及び表示出力端子１９０の電位の変化のタイミングもそれぞれ遅延時間ｔ４分遅れる。
【０１１６】
つまり、ステップ制御回路１５０は、第１期間ｔ０より遅延時間ｔ４分遅れた第１期間ｔ２において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。また、ステップ制御回路１５０は、第２期間ｔ１より遅延時間ｔ４分遅れた第２期間ｔ３において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
【０１１７】
また、ｎ個のラッチ制御信号２０５には、それぞれ異なる遅延時間ｔ４が遅延回路１２０により与えられる。
【０１１８】
つまり、表示駆動装置１００は、ｎ個のラッチ制御信号２０５の変化のタイミングに基づくそれぞれ異なる時刻から始まる第１期間ｔ０及びｔ２の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。さらに、表示駆動装置１００は、ｎ個のラッチ制御信号２０５の変化のタイミングに基づくそれぞれ異なる時刻から始まる第２期間ｔ１及びｔ３の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。よって、ステップ電位供給回路１８０及びレベルシフタ１６１により表示出力端子１９０が駆動されるタイミングはそれぞれ異なる。
【０１１９】
これにより、本発明の実施の形態１に係る表示駆動装置１００は、ピーク電流を削減できるので、シリアル表示データ２０２が変化をする際のＥＭＩを低減できる。
【０１２０】
また、ｎ個の表示出力端子１９０ごとに駆動タイミングが異なるので、特許文献２記載の表示駆動装置と比べ、より効果的にＥＭＩを低減できる。
【０１２１】
以下、ステップ制御回路１５０の詳細な構成を説明する。
【０１２２】
図５は、ステップ制御回路１５０の回路構成を示す図である。ステップ制御回路１５０は、タイミング生成部１５１と、変化制御部１５２とを含む。
【０１２３】
なお、図５において、レベルシフタ１６２及び１６３は省略している。
【０１２４】
タイミング生成部１５１は、ラッチ制御信号２０５を用いて信号２２６及び信号２２９を生成する。信号２２６及び信号２２９は、それぞれ第１スイッチ制御信号２１２及び第２スイッチ制御信号２１３の元となる信号である。
【０１２５】
変化制御部１５２は、画素データ２０６がラインデータの切り替わりにより変化したと判定された場合（判定信号２０８がＬレベルの場合）、信号２２６及び信号２２９の論理によらず、常に第１スイッチ制御信号２１２をＬレベルにし、第２スイッチ制御信号２１３をＨレベルにする。つまり、第１スイッチ１７０がオンされ、第２スイッチ１７１がオフされる。
【０１２６】
図６は、タイミング生成部１５１の１周期分の動作を示すタイミングチャートである。
【０１２７】
図６に示す時間ｔ５は遅延素子ＤＬＹ１、ＤＬＹ２及びＤＬＹ３の遅延時間の和であり、時間ｔ６は遅延素子ＤＬＹ１及びＤＬＹ２の遅延時間の和であり、時間ｔ７は遅延素子ＤＬＹ１の遅延時間であり、時間ｔ８は遅延素子ＤＬＹ０の遅延時間である。また、遅延素子ＤＬＹ０及びＤＬＹ１の遅延時間は、それぞれ遅延素子ＤＬＹ２の遅延時間より小さい。
【０１２８】
また、信号２２６は、第１スイッチ制御信号２１２のもとになる信号であり、信号２２６がＨレベルの場合、第１スイッチ１７０がオフし、信号２２６がＬレベルの場合、第１スイッチ１７０がオンする。信号２２９は、第２スイッチ制御信号２１３のもとになる信号であり、信号２２９がＨレベルの場合、第２スイッチ１７１がオンし、信号２２９がＬレベルの場合、第２スイッチ１７１がオフする。
【０１２９】
図６に示すように、第１スイッチ１７０がオンかつ第２スイッチ１７１がオフの状態から、第１スイッチ１７０がオフかつ第２スイッチ１７１がオンの状態に切り換わる際には、まず時刻ｔ９において第１スイッチ１７０がオフした後、時刻ｔ１０において第２スイッチ１７１がオンする。つまり、時刻ｔ９〜ｔ１０の間、第１スイッチ１７０及び第２スイッチ１７１は共にオフする。
【０１３０】
また、第１スイッチ１７０がオフかつ第２スイッチ１７１がオンの状態から、第１スイッチ１７０がオンかつ第２スイッチ１７１がオフの状態に切り換わる際には、まず時刻１１において第２スイッチ１７１がオフした後、時刻ｔ１２において第１スイッチ１７０がオンする。つまり、時刻ｔ１１〜ｔ１２の間、第１スイッチ１７０及び第２スイッチ１７１は共にオフする。
【０１３１】
すなわち、タイミング生成部１５１は、第１スイッチ１７０をオンする際、常に第２スイッチ１７１をオフした後、第１スイッチ１７０をオンする。また、タイミング生成部１５１は、第２スイッチ１７１をオンする際、常に第１スイッチ１７０をオフした後、第２スイッチ１７１をオンする。言い換えると、タイミング生成部１５１は、第１スイッチ１７０及び第２スイッチ１７１とを同時にオンしない。
【０１３２】
これにより、本発明の実施の形態１に係る表示駆動装置１００では、第１スイッチ１７０及び第２スイッチ１７１が同時にオンしないので、瞬間的なデータの衝突を確実に回避できる。これにより、表示駆動装置１００は、確実に、ＥＭＩを低減できる。
【０１３３】
以上より、本発明の実施の形態１に係る表示駆動装置１００は、複数の表示出力端子１９０に出力される画素データ２０６は、それぞれ異なるタイミングで駆動が開始される。これにより、表示駆動装置１００は、ピーク電流を低減できるので表示駆動に伴うＥＭＩノイズを低減できる。
【０１３４】
また、表示駆動装置１００は、画素データ２０６が変化する際には、一旦、表示出力端子１９０の電位を、ステップ電位供給回路１８０から供給されるステップ電位２１４に駆動した後、ＶＤＤ又はＧＮＤに駆動する。つまり、表示駆動装置１００は、ステップ状の２段の電位を用いて、表示出力端子１９０を２分割で駆動する。ここで、消費電力は駆動する電位量の２乗に比例する。つまり、２分割で表示出力端子１９０を駆動することにより、表示出力端子１９０をＧＮＤからＶＤＤ、又はＶＤＤからＧＮＤに駆動する場合に比べて、消費電力を低減できる。
【０１３５】
なお、ステップ電位供給回路１８０から供給されるステップ電位２１４は、ＶＤＤとＧＮＤの中心の電位（ＶＤＤ／２）に限定されるものではなく、ＶＤＤとＧＮＤとの間の電位であればよい。なお、消費電力の削減効果を考慮すると、ステップ電位２１４をＶＤＤ／２にすることが好ましい。
【０１３６】
さらに、表示駆動装置１００では、複数の表示出力端子１９０に対する画素データ２０６の遷移関係が逆電位の関係、例えば、ある表示出力端子１９０の電位がＬレベルからＨレベルへの遷移し、別の表示出力端子１９０の電位がＨレベルからＬレベルへ遷移する場合、ステップ電位供給回路１８０からステップ電位２１４が供給される共通線を介して表示出力端子１９０間に蓄積している電荷の共有が行われる。これにより、ステップ電位供給回路１８０の電力消費を低減できる。
【０１３７】
このように、表示駆動装置１００は、低電力化及び低ＥＭＩ化を両立できる。
【０１３８】
さらに、表示駆動装置１００では、複数の表示出力端子１９０をステップ電位２１４に駆動するタイミングが異なるので、ステップ電位供給回路１８０に対する負荷の最大を低減できる。
【０１３９】
（実施の形態２）
本発明の実施の形態２に係る表示駆動装置は、上記実施の形態１に係る表示駆動装置１００の変形例である。本発明の実施の形態２に係る表示駆動装置は、複数の表示出力端子１９０を、同一のタイミングでステップ電位まで駆動した後、異なるタイミングでＬレベル又はＨレベルまで駆動する。
【０１４０】
まず、本発明の実施の形態２に係る表示駆動装置の構成を説明する。
【０１４１】
図７は、本発明の実施の形態２に係る表示駆動装置の構成を示すブロック図である。なお、図１と同様の要素には同一の符号を付しており、説明は省略する。
【０１４２】
図７に示す表示駆動装置１０１は、実施の形態１に係る表示駆動装置１００に対して、ステップ制御回路１５０の代わりに、第１ステップ制御回路３５０及び第２ステップ制御回路３５１を備える点と、ｎ個のラッチ回路１３０及びｎ個のラッチ回路１４１が、水平同期信号２０１の変化のタイミングで画素データ２０４及び２０６を取り込む点と、遅延回路１２０の接続位置とが異なる。
【０１４３】
なお、各表示出力端子１９０に対応する各構成要素の構成は、同様なので、以下、代表して１つの表示出力端子１９０に対応する構成要素を説明する。
【０１４４】
ラッチ回路１３０は、レジスタ１１１に格納される画素データ２０４を、水平同期信号２０１が変化するタイミングで取り込んだうえ保持し、保持する画素データ２０６を出力する。
【０１４５】
変化判定回路１４０は、ラッチ回路１３０に保持される画素データ２０６が、直前の周期で保持されていた画素データ２０６から変化したか否かを判定する。変化判定回路１４０は、ラッチ回路１４１と、排他的論理和回路１４２とを備える。
【０１４６】
ラッチ回路１４１は、直前の周期においてラッチ回路１３０に保持されていた画素データ２０７を保持する。ラッチ回路１４１は、ラッチ回路１３０により出力される画素データ２０６を、水平同期信号２０１が変化するタイミングで取り込んだうえ保持し、保持する画素データ２０７を出力する。なお、ラッチ回路１４１は、ラッチ回路１３０に入力される水平同期信号２０１と、同じ又は早いタイミングで変化する信号を用いて画素データ２０６を保持すればよい。
【０１４７】
第１ステップ制御回路３５０及び第２ステップ制御回路３５１は、水平同期信号２０１に基づき、第１スイッチをオン／オフさせる第１スイッチ制御信号２０９と、第２スイッチをオン／オフさせる第２スイッチ制御信号２１０とを生成する。
【０１４８】
第１ステップ制御回路３５０及び第２ステップ制御回路３５１は、同一の第１期間の間、ｎ個の第１スイッチ１７０をオフし、かつｎ個の第２スイッチ１７１をオンしたのち、それぞれ異なる第２期間の間、ｎ個の第２スイッチ１７１をオフし、かつｎ個の第１スイッチ１７０をオンする。
【０１４９】
第１ステップ制御回路３５０は、ｎ個の画素データ２０６（表示出力端子１９０）に対して共通に用いられる信号を生成する。第２ステップ制御回路３５１は、ｎ個の画素データ２０６（表示出力端子１９０）に対して、それぞれ形成される。
【０１５０】
第１ステップ制御回路３５０は、水平同期信号２０１に基づき、第１タイミング信号４０１と、第２タイミング信号４０２とを生成する。第２タイミング信号４０２は、画素データ２０６に変化がある場合に、ｎ個の第２スイッチ１７１をオン又はオフさせるタイミングを示す信号である。つまり、第１ステップ制御回路３５０は、第２タイミング信号４０２により、同一の第１期間の間、ｎ個の第２スイッチ１７１をオンする。
【０１５１】
遅延回路１２０は、第１タイミング信号４０１に遅延を与えることで、それぞれ変化のタイミングが異なるｎ個の第３タイミング信号４０３を生成する。ｎ個の第３タイミング信号４０３は、画素データ２０６に変化がある場合に、ｎ個の第１スイッチをオンさせるタイミングを示す信号である。
【０１５２】
遅延回路１２０は、ｎ−１個の遅延素子１２１を含む。ｎ−１個の遅延素子１２１は、直列に接続され、第１タイミング信号４０１と、直列に接続された各遅延素子１２１により出力されるｎ−１個の信号がｎ個の第３タイミング信号４０３となる。
【０１５３】
第２ステップ制御回路３５１は、第３タイミング信号４０３に基づき、第１スイッチ制御信号２０９を生成し、第２タイミング信号４０２に基づき、第２スイッチ制御信号２１０を生成する。
【０１５４】
第２ステップ制御回路３５１は、変化判定回路１４０により、画素データ２０６が変化したと判定された場合、表示出力端子１９０間で同一の第１期間の間、ステップ電位供給回路１８０により供給されるステップ電位２１４を表示出力端子１９０に供給するように制御する。第２ステップ制御回路３５１は、第１期間の後のそれぞれ異なる第２期間の間、レベルシフタ１６１により出力されるＨレベル又はＬレベルの電位を表示出力端子１９０に供給するように制御する。
【０１５５】
具体的には、第２ステップ制御回路３５１は、同一の第１期間の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。その後、第２ステップ制御回路３５１は、第３タイミング信号４０３に基づき、それぞれ異なる時刻から始まるそれぞれ異なる第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、表示出力端子１９０は、一旦ステップ電位供給回路１８０によりステップ電位２１４まで駆動される。その後、表示出力端子１９０は、レベルシフタ１６１によりＨレベル又はＬレベルの電位まで駆動される。
【０１５６】
また、第２ステップ制御回路３５１は、変化判定回路１４０により、画素データ２０６が変化しないと判定された場合、第１期間及び第２期間の間、表示出力端子１９０にレベルシフタ１６１により出力されるＨレベル又はＬレベルの電位を表示出力端子１９０に供給するように制御する。
【０１５７】
具体的には、第２ステップ制御回路３５１は、第１期間及び第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、画素データ２０６が変化しない場合には、表示出力端子１９０には、ステップ電位２１４は供給されず、レベルシフタ１６１によりＨレベル又はＬレベルの電位が供給される。
【０１５８】
次に、表示駆動装置１０１の動作の概略を説明する。
【０１５９】
図８は、表示駆動装置１０１の動作の流れを示すフローチャートである。
【０１６０】
まず、シフトレジスタ１１０にシリアル表示データ２０２が格納される。
【０１６１】
次に、水平同期信号２０１の変化のタイミングで、ラッチ回路１３０は、レジスタ１１１に保持される画素データ２０４を画素データ２０６として保持する（Ｓ２０１）。
【０１６２】
変化判定回路１４０は、ラッチ回路１３０により保持される画素データ２０６が変化したか否かを判定する（Ｓ２０２）。
【０１６３】
画素データ２０６が変化した場合（Ｓ２０２でＹｅｓ）、第２ステップ制御回路３５１は、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンすることで、表示出力端子１９０にステップ電位２１４を供給する。ここで、ｎ個の第２ステップ制御回路３５１は、同一の第２タイミング信号に基づき、同一のタイミングで表示出力端子１９０へのステップ電位２１４の供給を開始する（Ｓ２０３）。
【０１６４】
次に、表示出力端子１９０の電位がステップ電位２１４になった後、第２ステップ制御回路３５１は、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンすることで、表示出力端子１９０にＨレベル又はＬレベルの電位に駆動する。ここで、ｎ個の第２ステップ制御回路３５１は、それぞれ異なるタイミングで変化する第３タイミング信号４０３に基づき、それぞれ異なるタイミングで表示出力端子１９０のＨレベル又はＬレベルへの駆動を開始する（Ｓ２０４）。
【０１６５】
一方、画素データ２０６が変化しない場合（Ｓ２０２でＮｏ）、第２ステップ制御回路３５１は、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンすることで、表示出力端子１９０にＨレベル又はＬレベルの電位に駆動する（Ｓ２０５）。
【０１６６】
なお、図８に示す処理は、各表示出力端子１９０に対応する構成要素ごとに行われる。
【０１６７】
以下、表示駆動装置１０１の具体的な動作例を説明する。
【０１６８】
図９は、表示駆動装置１０１の動作を示すタイミングチャートである。
【０１６９】
図９に示すように、本発明の実施の形態２に係る表示駆動装置１０１は、実施の形態１に係る表示駆動装置１００と同様に、画素データ２０６に変化がある場合は、表示出力端子１９０を２ステップで駆動する。これにより、表示駆動装置１００は、消費電力を削減できる。
【０１７０】
また、図９において、他の表示出力端子１９０に対応する第３タイミング信号４０３、第１スイッチ制御信号２０９及び表示出力端子１９０の電位を点線で示す。
【０１７１】
図９に示すように、他の表示出力端子１９０に対応する第３タイミング信号４０３は、遅延回路１２０で与えられた遅延時間ｔ４、実線で示す信号に対して変化のタイミングが遅れる。これにより、第１スイッチ制御信号２０９の立ち下がり（第１スイッチ１７０がオフからオンに変化するタイミング）が遅延時間ｔ４分遅れる。つまり、第２ステップ制御回路３５１は、第２期間ｔ１より開始時刻より遅延時間ｔ４分遅れた時刻から、第１スイッチ１７０をオンする。
【０１７２】
また、第１スイッチ制御信号２０９立ち上がり（第１スイッチ１７０がオンからオフに変化するタイミング）はｎ個の第１スイッチ制御信号２０９において同じであり、第２スイッチ制御信号２１０の変化のタイミングは、ｎ個の第２スイッチ制御信号２１０において同じである。
【０１７３】
また、ｎ個の第３タイミング信号４０３には、それぞれ異なる遅延時間ｔ４が遅延回路１２０により与えられる。
【０１７４】
よって、表示駆動装置１０１は、水平同期信号２０１の変化のタイミングに基づく同一の時刻から始まり、かつそれぞれ異なる時刻で終わる第１期間ｔ０及び期間ｔ２の間、第１スイッチ１７０をオフする。また、表示駆動装置１００は、水平同期信号２０１の変化のタイミングに基づく同一の第１期間ｔ０の間、第２スイッチをオンする。これにより、同一のタイミングで、複数の表示出力端子１９０がステップ電位２１４まで駆動される。
【０１７５】
さらに、表示駆動装置１０１は、水平同期信号２０１の変化のタイミングに基づくそれぞれことなる時刻から始まり、かつ同一の時刻で終わる第２期間ｔ１及び第２期間ｔ３の間、第１スイッチ１７０をオンする。また、表示駆動装置１００は、水平同期信号２０１の変化のタイミングに基づく同一の第２期間ｔ１の間、第２スイッチをオフする。これにより、それぞれ異なるタイミングで、複数の表示出力端子１９０がステップ電位２１４からＨレベル又はＬレベルに駆動される。
【０１７６】
このように、本発明の実施の形態２に係る表示駆動装置１０１は、ピーク電流を削減できるので、シリアル表示データ２０２が変化をする際のＥＭＩを低減できる。
【０１７７】
以下、第１ステップ制御回路３５０及び第２ステップ制御回路３５１の詳細な構成を説明する。
【０１７８】
図１０は、第１ステップ制御回路３５０及び第２ステップ制御回路３５１の回路構成を示す図である。
【０１７９】
なお、図１０において、レベルシフタ１６２及び１６３は省略している。
【０１８０】
第１ステップ制御回路３５０の構成は、図５に示すタイミング生成部１５１と同様である。第１ステップ制御回路３５０は、水平同期信号２０１を用いて第１タイミング信号４０１及び第２タイミング信号４０２を生成する。
【０１８１】
第２ステップ制御回路３５１は、図５に示す変化制御部１５２の回路構成に加え、遅延制御部３５２を含む。
【０１８２】
第２ステップ制御回路３５１は、画素データ２０６がラインデータの切り替わりにより変化したと判定された場合（判定信号２０８がＬレベルの場合）、信号２２６及び信号２２９の論理によらず、常に第１スイッチ制御信号２１２をＬレベルにし、第２スイッチ制御信号２１３をＨレベルにする。つまり、第１スイッチ１７０がオンされ、第２スイッチ１７１がオフされる。
【０１８３】
遅延制御部３５２は、第３タイミング信号４０３に基づき、第１スイッチ１７０をオンするタイミングを制御する。つまり、ｎ個の遅延制御部３５２は、それぞれ異なるタイミングで変化する第３タイミング信号４０３の変化のタイミングに基づき、それぞれ異なるタイミングで第１スイッチ１７０をオンする。
【０１８４】
図１１は、タイミング生成部１５１の１周期分の動作を示すタイミングチャートである。なお、図６と同様の要素には同一の符号を付しており説明は省略する。
【０１８５】
図１１に示す時間ｔ１３は、遅延素子１２１の遅延時間である。
【０１８６】
また、第１タイミング信号４０１、第３タイミング信号４０３、第１スイッチ制御信号２１２がＨレベルの場合、第１スイッチ１７０がオフし、Ｌレベルの場合、第１スイッチ１７０がオンする。第２タイミング信号４０２がＨレベルの場合、第２スイッチ１７１がオンし、Ｌレベルの場合、第２スイッチ１７１がオフする。
【０１８７】
図１１に示すように、実施の形態１に係る表示駆動装置１００と同様に、第１スイッチ１７０がオンかつ第２スイッチ１７１がオフの状態から、第１スイッチ１７０がオフかつ第２スイッチ１７１がオンの状態に切り換わる際には、まず時刻ｔ９において第１スイッチ１７０がオフした後、時刻ｔ１０において第２スイッチ１７１がオンする。
【０１８８】
また、第１スイッチ１７０がオフかつ第２スイッチ１７１がオンの状態から、第１スイッチ１７０がオンかつ第２スイッチ１７１がオフの状態に切り換わる際には、まず時刻１１において第２スイッチ１７１がオフした後、時刻ｔ１２において第１スイッチ１７０がオンする。
【０１８９】
つまり、第１ステップ制御回路３５０及び第２ステップ制御回路３５１は、第１スイッチ１７０をオンする際、常に第２スイッチ１７１をオフした後、第１スイッチ１７０をオンする。また、第１ステップ制御回路３５０及び第２ステップ制御回路３５１は、第２スイッチ１７１をオンする際、常に第１スイッチ１７０をオフした後、第２スイッチ１７１をオンする。言い換えると、タイミング生成部１５１は、第１スイッチ１７０及び第２スイッチ１７１とを同時にオンしない。
【０１９０】
これにより、本発明の実施の形態２に係る表示駆動装置１０１では、第１スイッチ１７０及び第２スイッチ１７１が同時にオンしないので、瞬間的なデータの衝突を確実に回避できる。これにより、表示駆動装置１０１は、確実に、ＥＭＩを低減できる。
【０１９１】
以上より、本発明の実施の形態２に係る表示駆動装置１０１は、実施の形態１に係る表示駆動装置１００と同様に、低電力化及び低ＥＭＩ化を両立できる。
【０１９２】
また、実施の形態２に係る表示駆動装置１０１は、ｎ個の画素データ２０６（表示出力端子１９０）に対して、単一の第１ステップ制御回路３５０を共通に用いる。これにより、実施の形態２に係る表示駆動装置１０１は、実施の形態１に係る表示駆動装置１００に比べ、回路規模を縮小できるので、表示駆動装置１０１の小型化及び低コスト化を実現できる。
【０１９３】
なお、実施の形態１に係る表示駆動装置１００は、複数の表示出力端子１９０を異なるタイミングでステップ電位２１４に駆動するので、実施の形態２に係る表示駆動装置１０１に比べ、ＥＭＩをより低減できる。
【０１９４】
また、上記実施の形態１及び実施の形態２の説明において、遅延回路１２０は、直列に接続されたｎ−１個の遅延素子１２１を含むとしたが、直列に接続されたｎ個の遅延素子を含んでもよい。この場合、直列に接続された各遅延素子１２１により出力されるｎ個の信号がｎ個のラッチ制御信号２０５又は第３タイミング信号４０３となる。
【０１９５】
また、上記実施の形態１及び実施の形態２の説明において、複数の遅延素子１２１は、ｎ個のラッチ制御信号２０５及び第３タイミング信号４０３に対して、表示出力端子１９０の並びの順（図１及び図１１における上から下に向かう方向）に遅延が増加するように遅延を与えるとしたが、遅延が増加する順番は、表示出力端子１９０の並びの順と無関係でもよい。
【０１９６】
また、遅延回路１２０は、ツリー構造型に接続された複数の遅延素子１２１を含んでもよい。図１２は、遅延回路１２０の変形例の構成を示す図である。
【０１９７】
図１２に示す遅延回路１２０ａは、複数の１２１ａ及び遅延素子１２１ｂを含む。複数の１２１ａ及び遅延素子１２１ｂは、表示出力端子１９０の並びの順序の中央付近から配線を分岐させながらツリー状に配置される。ここで、遅延素子１２１ａと遅延素子１２１ｂとは、遅延量が異なる。例えば、遅延素子１２１ｂの遅延量は、遅延素子１２１ａの遅延量の１／２である。なお、遅延回路１２０ａは、２以上の遅延素子１２１ｂを備えてもよいし、遅延素子１２１ａ及び１２１ｂと遅延量が異なる遅延素子を備えてもよい。
【０１９８】
これにより、ｎ個のラッチ制御信号（第３タイミング信号４０３）は、それぞれ異なるタイミングで変化する。
【０１９９】
また、図１２に示すは遅延回路１２０ａと、上述した遅延回路１２０では、使用する遅延素子１２１の数は変わらないが、遅延回路１２０ａでは、入力から出力までに経由する遅延素子１２１ａ及び１２１ｂの段数を減少できる。これにより、遅延回路１２０ａは、遅延回路１２０に比べ、累積遅延時間（最大の遅延時間）を小さくできる。
【０２００】
なお、初段の分岐は二股だけに限定するものではなく三股以上であってもよい。この場合、遅延回路１２０ａは、初段の分岐数に応じて、遅延素子１２１ａ及び遅延素子１２１ｂと遅延量の異なる遅延素子を備えればよい。
【０２０１】
（実施の形態３）
本発明の実施の形態３では、上述した実施の形態１又は実施の形態２に係る表示駆動装置１００又は１０１を備える表示モジュールパッケージ、表示パネルモジュール、及びテレビセットについて説明する。
【０２０２】
図１３は、本発明に係る表示駆動装置１００又は１０１を用いた表示モジュールパッケージの構成を示す平面図である。
【０２０３】
図１３に示す表示モジュールパッケージ６００は、表示入力信号接合端子部６０１と、ＦＰＣ（フレキシブル・プリント基板）６０２と、表示出力接合端子部６０３は、データドライバ６０４とを備える。
【０２０４】
データドライバ６０４は、上述した本発明に係る表示駆動装置１００又は１０１である。
【０２０５】
表示入力信号接合端子部６０１は、データドライバ６０４の信号入力端子（水平同期信号２０１、シリアル表示データ２０２及び画素クロック２０３等が入力される端子）に、ＦＰＣ６０２を介して接続される。
【０２０６】
表示出力接合端子部６０３は、データドライバ６０４の複数の表示出力端子１９０に接続される。
【０２０７】
図１４は、表示モジュールパッケージ６００を備えるパネルモジュールの構成を示す平面図である。
【０２０８】
図１４に示す表示パネルモジュール７００は、複数の表示モジュールパッケージ６００と、ＰＤＰパネル７０１と、表示入力共通基板７０２と、パネルＬＳＩ７０３とを備える。
【０２０９】
複数の表示モジュールパッケージ６００の表示出力接合端子部６０３がＰＤＰパネル７０１に接続される。
【０２１０】
パネルＬＳＩ７０３は、ＰＤＰパネル７０１の表示駆動を制御する信号（水平同期信号２０１、シリアル表示データ２０２及び画素クロック２０３等）を生成し、生成した信号を、表示入力共通基板７０２を介して、複数の表示モジュールパッケージ６００の表示入力信号接合端子部６０１に出力する。
【０２１１】
このように、ＰＤＰパネル７０１の複数分割列の各々に対して１個の表示モジュールパッケージ６００が用いられる。これにより、個々のデータドライバ６０４における消費電力の低減が表示パネルモジュール７００全体の消費電力低減に大きく寄与する。
【０２１２】
図１５は、表示パネルモジュール７００を備えるＰＤＰテレビセットの構成を示すブロック図である。
【０２１３】
図１５に示すテレビセット８００は、映像信号入力部８０１と、信号処理ＬＳＩ８０２と、画質ＬＳＩ８０３と、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）トランスミッタ（ＬＶＤＳ−Ｔｘ）８０４と、パネルブロック８１０とを備える。パネルブロック８１０は、ＬＶＤＳレシーバ（ＬＶＤＳ−Ｒｘ）８１１と、放電制御部８１２と、スキャンドライバ８１３と、サステインドライバ８１４と、表示パネルモジュール７００とを備える。
【０２１４】
映像信号入力部８０１は、ＰＤＰパネル７０１に表示される画像データが入力される。
【０２１５】
信号処理ＬＳＩ８０２及び画質ＬＳＩ８０３は、映像信号入力部８０１に入力された画像データに対して、画質調整等の信号処理を行う。
【０２１６】
ＬＶＤＳトランスミッタ８０４は、信号処理ＬＳＩ８０２により信号処理された画像データを２つの差動信号に変換する。
【０２１７】
ＬＶＤＳレシーバ８１１は、ＬＶＤＳトランスミッタ８０４により変換された差動信号を通常の信号に復元する。ＬＶＤＳを用いることにより消費電力を低減できる。
【０２１８】
パネルＬＳＩ７０３は、ＬＶＤＳレシーバ８１１により復元された画像データ（表示データ）に基づき、シリアル表示データ２０２、水平同期信号２０１及び垂直同期信号等を生成する。
【０２１９】
データドライバ６０４は、パネルＬＳＩ７０３により生成されたシリアル表示データ２０２に応じて、ＰＤＰパネル７０１のデータ電極を駆動する。
【０２２０】
放電制御部８１２は、サブフィールド制御、予備放電制御、及び表示データの階調制御等を行う。放電制御部８１２は、水平同期信号２０１及び垂直同期信号に基づき、スキャンドライバ８１３及びサステインドライバ８１４を制御する制御信号を生成する。
【０２２１】
スキャンドライバ８１３及びサステインドライバ８１４は、放電制御部８１２により生成された制御信号に基づき、それぞれＰＤＰパネル７０１のスキャン電極及びサステイン電極を駆動する。
【０２２２】
このように、本発明に係る表示駆動装置１００及び１０１は、ＰＤＰ等の表示パネルを備えるテレビセット８００等の映像表示システムに容易に組み込むことができる。
【産業上の利用可能性】
【０２２３】
本発明は、表示駆動装置に適用でき、特に、ＰＤＰ又はＥＬ（エレクトロルミネッセンス）パネル等の容量性の負荷を有する表示パネルのドライバに適用できる。
【図面の簡単な説明】
【０２２４】
【図１】本発明の実施の形態１に係る表示駆動装置の構成を示す図である。
【図２】本発明の実施の形態１に係るステップ電位供給回路の構成を示す回路図である。
【図３】本発明の実施の形態１に係る表示駆動装置の動作の流れを示すフローチャートである。
【図４】本発明の実施の形態１に係る表示駆動装置の動作を示すタイミングチャートである。
【図５】本発明の実施の形態１に係るステップ制御回路の構成を示す回路図である。
【図６】本発明の実施の形態１に係るステップ制御回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態２に係る表示駆動装置の構成を示す図である。
【図８】本発明の実施の形態２に係る表示駆動装置の動作の流れを示すフローチャートである。
【図９】本発明の実施の形態２に係る表示駆動装置の動作を示すタイミングチャートである。
【図１０】本発明の実施の形態２に係る第１ステップ制御回路及び第２ステップ制御回路の構成を示す回路図である。
【図１１】本発明の実施の形態２に係る第１ステップ制御回路及び第２ステップ制御回路の動作を示すタイミングチャートである。
【図１２】本発明に係る遅延回路の変形例の構成を示す図である。
【図１３】本発明の実施の形態３に係るモジュールパッケージの構成を示す平面図である。
【図１４】本発明の実施の形態３に係るパネルモジュールの構成を示す平面図である。
【図１５】本発明の実施の形態３に係るテレビセットの構成を示すブロック図である。
【符号の説明】
【０２２５】
１００、１０１  表示駆動装置
１１０  シフトレジスタ
１１１  レジスタ
１２０、１２０ａ  遅延回路
１２１、１２１ａ、１２１ｂ  遅延素子
１３０、１４１  ラッチ回路
１４０  変化判定回路
１４２  排他的論理和回路
１５０  ステップ制御回路
１５１  タイミング生成部
１５２  変化制御部
１６０  レベルシフト回路
１６１、１６２、１６３  レベルシフタ
１７０  第１スイッチ
１７１  第２スイッチ
１８０  ステップ電位供給回路
１９０  表示出力端子
２０１  水平同期信号
２０２  シリアル表示データ
２０３  画素クロック
２０４、２０６、２０７、２１１  画素データ
２０５  ラッチ制御信号
２０８  判定信号
２０９、２１２  第１スイッチ制御信号
２１０、２１３  第２スイッチ制御信号
２１４  ステップ電位
３５０  第１ステップ制御回路
３５１  第２ステップ制御回路
３５２  遅延制御部
４０１  第１タイミング信号
４０２  第２タイミング信号
４０３  第３タイミング信号
６００  表示モジュールパッケージ
６０１  表示入力信号接合端子部
６０２  ＦＰＣ
６０３  表示出力接合端子部
６０４  データドライバ
７００  表示パネルモジュール
７０１  ＰＤＰパネル
７０２  表示入力共通基板
７０３  パネルＬＳＩ
８００  テレビセット
８０１  映像信号入力部
８０２  信号処理ＬＳＩ
８０３  画質ＬＳＩ
８０４  ＬＶＤＳトランスミッタ
８１０  パネルブロック
８１１  ＬＶＤＳレシーバ
８１２  放電制御部
８１３  スキャンドライバ
８１４  サステインドライバ
【図１】
0005260141.tif 000002
【図２】
0005260141.tif 000003
【図３】
0005260141.tif 000004
【図４】
0005260141.tif 000005
【図５】
0005260141.tif 000006
【図６】
0005260141.tif 000007
【図７】
0005260141.tif 000008
【図８】
0005260141.tif 000009
【図９】
0005260141.tif 000010
【図１０】
0005260141.tif 000011
【図１１】
0005260141.tif 000012
【図１２】
0005260141.tif 000013
【図１３】
0005260141.tif 000014
【図１４】
0005260141.tif 000015
【図１５】
0005260141.tif 000016