(57)【特許請求の範囲】
【請求項１】
基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に、第１の強誘電体膜を、有機金属気相成長法又は有機金属分解法により形成する工程と、
前記第１の強誘電体膜上に、スパッタリング法又はゾルゲル法により前記第１の強誘電体膜よりも膜厚が大きいアモルファス状の第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜の一部を結晶化する工程と、
前記一部を結晶化した第２の強誘電体膜上に、第３の強誘電体膜をスパッタリング法又はゾルゲル法により形成する工程と、
前記第３の強誘電体膜上に、導電膜を形成する工程と、
前記導電膜を形成した後に、前記第２の強誘電体膜及び第３の強誘電体膜を結晶化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の強誘電体膜の厚さを２ｎｍ乃至２０ｎｍとすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の強誘電体膜を形成する工程は、
第１の酸化物強誘電体膜を形成する工程と、
前記第１の酸化物強誘電体膜上に、前記第１の酸化物強誘電体膜よりも酸素濃度が高い第２の酸化物強誘電体膜を形成する工程と、
を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。
【０００５】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。そして、強誘電体メモリを備えたロジック混載チップ（ＳｏＣ：System on Chip）のＩＣカード等への使用が検討されている。
【０００６】
なお、強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられる。ＰＺＴ系の材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）そのもの、並びにＰＺＴ膜にＬａ、Ｃａ、Ｓｒ及び／又はＳｉがドープされたもの等が挙げられる。Ｂｉ層状構造化合物としては、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、及びＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等が挙げられる。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタリング法等によってアモルファス状態又は微細な等軸晶（微結晶）の状態で形成された後、熱処理によって柱状晶化されている。また、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により下部電極上に、柱状晶化した状態で形成されることもある。
【０００７】
また、電極の材料としては、酸化しにくい金属又は導電性酸化物が用いられる。例えば、白金、イリジウム、酸化イリジウム等が挙げられる。つまり、主に、白金族系金属又はその酸化物が用いられている。また、配線の材料としては、アルミニウムが主に用いられている。
【０００８】
しかしながら、ゾルゲル法又はスパッタリング法により強誘電体膜を形成する場合、その配向を高めたり、リーク電流を抑制するためには、下部電極の構造を複雑なものとする必要がある。特にゾルゲル法の場合には、十分なスイッチング電荷量を得ることが困難なこともある。また、ＭＯＣＶＤ法により強誘電体膜を形成する場合には、その表面に凹凸が生じやすく、十分なスイッチング電荷量を得ることが困難であり、また、工程劣化が生じることもある。
【０００９】
【特許文献１】特開平１１−２９２６２６号公報
【特許文献２】特開２００１−１２７２６２号公報
【特許文献３】特開２０００−９１２７０号公報
【特許文献４】特開２００２−２４６５６４号公報
【特許文献５】特開２００５−１８３８４２号公報
【特許文献６】特開２００６−７３６４８号公報
【特許文献７】特開２００１−２３７３９２号公報
【特許文献８】特開２００３−２１８３２５号公報
【特許文献９】特開２００４−１５３００６号公報
【特許文献１０】特開２００４−２９６７３５号公報
【特許文献１１】特開２００４−２１４５６９号公報
【特許文献１２】特開平９−２６０６１２号公報
【特許文献１３】特開平５−３４７３９１号公報
【特許文献１４】特開２０００−８２７９２号公報
【特許文献１５】特開２０００−３１４０３号公報
【特許文献１６】特開２００６−２１６８３７号公報
【特許文献１７】特開２００２−５７２９７号公報
【特許文献１８】特開２００６−２７８５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、主としてスパッタリング法を採用する場合でも、下部電極の構造を複雑な構造にすることなく、強誘電体膜を良好に配向させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１２】
半導体装置の製造方法の一態様では、基板の上方に下部電極膜を形成し、その後、前記下部電極膜上に、第１の強誘電体膜を、有機金属気相成長法又は有機金属分解法により形成する。次に、前記第１の強誘電体膜上に、スパッタリング法又はゾルゲル法により前記第１の強誘電体膜よりも膜厚が大きいアモルファス状の第２の強誘電体膜を形成する。次に、前記第２の強誘電体膜の一部を結晶化し、前記一部を結晶化した第２の強誘電体膜上に、第３の強誘電体膜をスパッタリング法又はゾルゲル法により形成する。次に、前記第３の強誘電体膜上に、導電膜を形成する。そして、前記導電膜を形成した後に、前記第２の強誘電体膜及び第３の強誘電体膜を結晶化する。
【発明の効果】
【００１３】
本発明によれば、容量絶縁膜を少なくとも２層からなるものとし、それらの形成方法を適切に規定しているため、下部電極膜の構造を複雑なものとせずとも、容量絶縁膜の配向を良好なものとすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
【００１５】
（第１の参考例）
先ず、第１の参考例について説明する。図１Ａ乃至図１Ｓは、第１の参考例に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００１６】
第１の参考例では、先ず、図１Ａに示すように、ｎ型又はｐ型の半導体基板３１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜３２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。
【００１７】
次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜３４を形成する。続いて、半導体基板３１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極３５を形成する。このとき、ｐウェル３３上に、２つのゲート電極３５を互いに平行に配置する。これらのゲート電極３５は、メモリのワード線の一部として機能する。
【００１８】
次いで、ゲート電極３５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層３６をゲート電極３５の両脇に形成する。その後、半導体基板３１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極３５の横に絶縁性のサイドウォール３８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。
【００１９】
続いて、サイドウォール３８及びゲート電極３５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層３７をゲート電極３５の両脇に形成する。２組のエクステンション層３６及び不純物拡散層３７から、ＭＯＳトランジスタのソース及びドレインが構成される。
【００２０】
次に、半導体基板３１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極３５上に高融点金属のシリサイド層３９が形成され、不純物拡散層３７上に高融点金属のシリサイド層４０が形成される。そして、素子分離絶縁膜３２上等にある未反応の高融点金属層をウェットエッチングにより除去する。
【００２１】
次に、例えば、プラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸窒化膜４１を半導体基板３１の上側全面に形成する。次いで、シリコン酸窒化膜４１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが約１０００ｎｍのシリコン酸化膜４２を形成する。その後、シリコン酸化膜４２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜４２の厚さを、半導体基板３１の上面上から約７００ｎｍとする。
【００２２】
次に、フォトリソグラフィ技術によりシリコン酸化膜４２及びシリコン酸窒化膜４１をパターニングすることにより、シリサイド層４０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４３を形成する。その後、コンタクトホール内及びシリコン酸化膜４２上にタングステン膜（Ｗ膜）４４を形成する。Ｗ膜４４の厚さは、シリコン酸化膜４２の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４３及びＷ膜４４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜４２上のグルー膜４３及びＷ膜４４を完全に除去する。
【００２３】
次に、例えば、プラズマＣＶＤ法により厚さが約１３０ｎｍのシリコン酸窒化膜４５を酸化防止膜としてシリコン酸化膜４２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜４５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜４６を形成する。なお、酸化防止膜として、シリコン酸窒化膜４５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。
【００２４】
次いで、図１Ｂに示すように、フォトリソグラフィ技術によりシリコン酸化膜４６及びシリコン酸窒化膜４５をパターニングすることにより、シリサイド層４０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４７を形成する。その後、コンタクトホール内及びシリコン酸化膜４６上にタングステン膜（Ｗ膜）４８を形成する。Ｗ膜４８の厚さは、シリコン酸化膜４６の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４７及びＷ膜４８を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜４６上のグルー膜４７及びＷ膜４８を完全に除去する。また、スラリとしては、例えば、Cabot Microelectronics Corporation社製のSSW2000を使用する。
【００２５】
次に、シリコン酸化膜４６の表面に対してＮＨ3プラズマ処理を行うことにより、シリコン酸化膜４６の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、半導体基板３１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、半導体基板３１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。
【００２６】
次いで、シリコン酸化膜４６及びコンタクトプラグ上に厚さが約２０ｎｍのＴｉ膜を形成する。このＴｉ膜の形成では、例えば、半導体基板３１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板３１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを５秒間供給する。本参考例では、Ｔｉ膜の形成前に、シリコン酸化膜４６の表面にＮＨ3プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜４６の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中で６５０℃、６０秒間のＲＴＡ（Rapid Thermal Annealing）を行うことにより、図１Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。
【００２７】
続いて、ＴｉＮ膜５１上に、例えば反応性スパッタ法により厚さが約１００ｎｍのＴｉＡｌＮ膜５２を酸素拡散バリア膜として形成する。このとき、例えば、Ｔｉ及びＡｌを合金化したターゲットを使用する。また、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２５３．３Ｐａとし、チャンバ内に、Ａｒを４０ｓｃｃｍの流量で供給すると共に、Ｎ2を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１．０ｋＷとする。
【００２８】
次に、ＴｉＡｌＮ膜５２上に、例えばスパッタ法により厚さが６０ｎｍ〜１００ｎｍのＩｒ膜５３を形成する。このとき、半導体基板３１の設定温度を４５０℃とし、チャンバ内圧力を０．２Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．３ｋＷとする。なお、Ｉｒ膜５３はＴｉＮ膜５１の配向を引き継ぐため、（１１１）面に配向する。また、Ｉｒ膜５３の代わりに、白金族に属する金属（Ｒｕ、Ｒｈ又はＰｄ等）の膜を形成してもよい。
【００２９】
次いで、Ａｒ等の不活性ガスの雰囲気中で６５０℃〜７５０℃、６０秒間のＲＴＡを行うことにより、Ｉｒ膜５３の結晶性を向上させる。また、このＲＴＡにより、ＴｉＮ膜５１、ＴｉＡｌＮ膜５２及びＩｒ膜５３間の密着性が向上する。
【００３０】
その後、図１Ｄに示すように、Ｉｒ膜５３上に、例えばスパッタ法により厚さが５〜５０ｎｍ（例えば２５ｎｍ）のＩｒ酸化膜５４を形成する。なお、Ｉｒ酸化膜５４の酸化度は化学量論組成よりも低くしておく。また、Ｉｒ酸化膜５４としては、アモルファス膜を形成するか、又は微細な等軸晶からなる膜を形成する。なお、Ｉｒ酸化膜５４はＩｒ膜５３の配向を引き継ぐため、（１１１）面に配向する。このようなＩｒ酸化膜５４の形成に当たっては、例えば、半導体基板３１の設定温度を２０℃〜３００℃とし、チャンバ内圧力を０．１１Ｐａとし、チャンバ内雰囲気をＡｒと酸素との混合雰囲気とする。また、スパッタパワは、例えば１ｋＷとし、スパッタガス中のＯ2ガスの割合を２％乃至３０％とする。
【００３１】
続いて、Ｉｒ酸化膜５４等が形成された半導体基板３１を、ＭＯＣＶＤ（有機金属化学気相成長）装置のチャンバ内のステージ上に載置する。次に、例えば２０００ｓｃｃｍのＯ2ガスをチャンバ内に供給しながら、半導体基板３１を６２０℃まで昇温する。この昇温の間に、Ｉｒ酸化膜５４がほぼ均一に更に酸化され、柱状晶化する。
【００３２】
半導体基板３１の温度が６２０℃に達したら、チャンバ内に供給するガスの流量を変化させる。例えば、Ａｒガスの流量を１３７５ｓｃｃｍとし、Ｏ2ガスの流量を６２５ｓｃｃｍとする。
【００３３】
次いで、チャンバ内にＰｂ、Ｚｒ及びＴｉの原料を、チャンバ内のＯ2ガスの量がＰＺＴ（Ｐｂ［Ｚｒ，Ｔｉ］Ｏ3）膜の形成に当たり不足するように多めに供給する。例えば、チャンバ内のＯ2の量がＰＺＴ膜の形成に必要とされる量の０．３３倍となるようにＰｂ、Ｚｒ及びＴｉの原料を多めにチャンバ内に供給する。また、チャンバ内圧力を６６５Ｐａとする。
【００３４】
本参考例では、例えば次のような３種類の液体原料を準備しておく。第一に、テトラキスジメチルへプタンジオネート鉛（Ｐｂ（ＤＭＨＤ）2）を酢酸ブチルに０．２ｍｏｌ／Ｌの濃度で溶解させたＰｂ用液体原料を準備しておく。第二に、テトラキスジメチルへプタンジオネートジルコニウム（Ｚｒ（ＤＭＨＤ）4）を酢酸ブチルに０．１ｍｏｌ／Ｌの濃度で溶解させたＺｒ用液体原料を準備しておく。第三に、ビスイソプロポキシビスジピバロイルメタネートチタン（Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2）を酢酸ブチルに０．１ｍｏｌ／Ｌの濃度で溶解させたＴｉ用液体原料を準備しておく。そして、これらの液体原料を酢酸ブチル溶媒と共にＭＯＣＶＤ装置の気化器に、総流量が１．２ｍＬ／分となるように供給する。
【００３５】
このような条件下でＰｂ、Ｚｒ及びＴｉの原料をチャンバ内に供給すると、Ｏ2ガスに対して過剰なＰｂ、Ｚｒ及びＴｉがＩｒ酸化膜５４中の酸素と結合し始める。この結果、図１Ｅに示すように、Ｉｒ酸化膜５４が還元され、その全体が柱状晶からなるＩｒ膜５４ａに変化する。なお、Ｉｒ膜５４ａを構成する結晶はＩｒ膜５３を構成する結晶よりも小さなものとなる。また、この変化と並行して、酸素が化学量論組成よりも少ない初期ＰＺＴ膜５５ａがＭＯＣＶＤ法によりＩｒ膜５４ａ上に形成される。Ｉｒ膜５４ａはＩｒ酸化膜５４と同様に（１１１）面に配向しており、初期ＰＺＴ膜５５ａも（１１１）面に配向する。初期ＰＺＴ膜５５ａの厚さは、例えば２．５ｎｍ〜１０ｎｍとする。
【００３６】
厚さが２．５ｎｍ未満の初期ＰＺＴ膜５５ａを形成しようとすると、Ｉｒ酸化膜５４を十分に還元するための時間を確保しにくい。このため、初期ＰＺＴ膜５５ａの配向が不足することがあり得る。一方、初期ＰＺＴ膜５５ａの厚さが１０ｎｍを超えると、酸素欠損等の影響が大きくなり、十分なスイッチング電荷量を確保しにくくなる可能性がある。
【００３７】
所定の厚さの初期ＰＺＴ膜５５ａを形成した後には、Ｐｂ、Ｚｒ及びＴｉの原料の供給を停止すると共に、チャンバ内に供給するガスの流量を変化させる。例えば、Ａｒガスの供給も停止し、Ｏ2ガスの流量を４５００ｓｃｃｍとする。
【００３８】
次いで、チャンバ内にＰｂ、Ｚｒ及びＴｉの原料を、初期ＰＺＴ膜５５ａの形成時と同じ流量で供給する。また、半導体基板３１の設定温度を６２０℃のままとし、チャンバ内圧力も６６５Ｐａのままとする。但し、Ｏ2ガスの流量が４５００ｓｃｃｍであるため、初期ＰＺＴ膜５５ａの形成時とは異なり、チャンバ内のＯ2の量がＰＺＴ膜の形成に必要とされる量よりも過剰（例えば、６．７７倍）となる。
【００３９】
このような条件下でＰｂ、Ｚｒ及びＴｉの原料をチャンバ内に供給すると、図１Ｆに示すように、十分な酸素を含む中間ＰＺＴ膜５５ｂがＭＯＣＶＤ法により初期ＰＺＴ膜５５ａ上に形成される。中間ＰＺＴ膜５５ｂは初期ＰＺＴ膜５５ａの配向を引き継ぐため、（１１１）面に配向する。中間ＰＺＴ膜５５ｂの厚さは、例えば７．５ｎｍ〜１０ｎｍとし、初期ＰＺＴ膜５５ａ及び中間ＰＺＴ膜５５ｂの総厚を２０ｎｍ程度とする。初期ＰＺＴ膜５５ａ及び中間ＰＺＴ膜５５ｂを有機金属分解（ＭＯＤ：Metal Organic Decomposition）法により形成してもよい。
【００４０】
なお、中間ＰＺＴ膜５５ｂの形成速度は初期ＰＺＴ膜５５ａの形成速度よりも速くする。例えば、初期ＰＺＴ膜５５ａの形成速度は、０．１ｎｍ／秒以下とすることが好ましく、０．０５ｎｍ／秒以下とすることがより好ましく、０．０４ｎｍ／秒以下とすることがより一層好ましい。一方、中間ＰＺＴ膜５５ｂの形成速度は、０．１７ｎｍ／秒とすることが好ましい。初期ＰＺＴ膜５５ａの形成速度が０．１ｎｍ／秒を超えると、中間ＰＺＴ膜５５ｂの表面が荒れやすくなり、強誘電体キャパシタのスイッチング電荷量が低くなることがある。例えば、初期ＰＺＴ膜５５ａを０．１ｎｍ／秒以下の速度で形成した場合には、４０μＣ／ｃｍ2のスイッチング電荷量が得られるのに対し、初期ＰＺＴ膜５５ａを０．１７ｎｍ／秒の速度で形成した場合には、スイッチング電荷量３２μＣ／ｃｍ2となることがある。
【００４１】
なお、初期ＰＺＴ膜５５ａ及び中間ＰＺＴ膜５５ｂの形成速度に関し、これらを形成する際の酢酸ブチル溶媒及び各液体原料の流量は、ＰＺＴ膜の形成速度に応じて調整することが好ましい。例えば、０．０４ｎｍ／秒の速度で形成する場合には、酢酸ブチル溶媒の流量を０．９５ｍＬ／分とし、Ｐｂ用液体原料の流量を０．１ｍＬ／分とし、Ｚｒ用液体原料の流量を０．０７ｍＬ／分とし、Ｔｉ用液体原料の流量を０．０８ｍＬ／分とする。また、例えば、０．１７ｎｍ／秒の速度で形成する場合には、酢酸ブチル溶媒の流量を０．３０ｍＬ／分とし、Ｐｂ用液体原料の流量を０．２６ｍＬ／分とし、Ｚｒ用液体原料の流量を０．３４ｍＬ／分とし、Ｔｉ用液体原料の流量を０．３０ｍＬ／分とする。
【００４２】
所定の厚さの中間ＰＺＴ膜５５ｂを形成した後には、図１Ｆに示すように、アモルファス状の強誘電体膜５５ｃをスパッタリング法により形成する。この場合、例えば、半導体基板３１の温度を５０℃、スパッタパワを１ｋＷとし、アルゴン雰囲気のＲＦスパッタ装置のチャンバ内の圧力を１．０Ｐａとする。この際に、アルゴンガスの流量を制御することにより、強誘電体膜５５ｃの成分（例えばＰＺＴのＰｂ量）を調整することができる。強誘電体膜５５ｃの材料は特に限定されず、例えば、ＡＢＯ3型ペロブスカイト構造（Ａ＝Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｃｒから選ばれた少なくとも１種）の強誘電体材料が用いられる。特に、例えばＣａが５ｍｏｌ％、Ｌａが２ｍｏｌ％、Ｓｒが２．５ｍｏｌ％添加されたＰＺＴ（ＣＳＰＬＺＴ）が好ましい。これらの材料の結晶構造は、１単位としてみればＡＢＯ3型ペロブスカイト構造に該当する。なお、１単位のペロブスカイト構造には複数のＡ原子が存在しているが、それらは各単位で全て同一である必要はない。これは、Ｂ原子についても同様である。また、強誘電体膜５５ｃの厚さは、７０ｎｍ〜２５０ｎｍ（例えば、１００ｎｍ）とする。初期ＰＺＴ膜５５ａ、中間ＰＺＴ膜５５ｂ及び強誘電体膜５５ｃから容量絶縁膜５５が構成される。なお、強誘電体材料に代えて、酸化Ｚｒ、Ｐｂ系材料等の高誘電体材料を用いてもよい。
【００４３】
次いで、酸素の雰囲気中又は不活性ガスを含む酸素雰囲気中で、常圧下の急速熱処理（ＲＴＡ：Rapid Thermal Annealing）を行うことにより、容量絶縁膜５５の全体を柱状晶にする。このＲＴＡでは、半導体基板３１を、容量絶縁膜５５の結晶化温度よりも１５℃〜６０℃高い温度（例えば、５７０℃）まで上昇させることが好ましい。この温度の上限は、例えば６２０℃である。また、例えば、Ａｒガスの流量を１９８０ｓｃｃｍとし、Ｏ2ガスの流量を２５ｓｃｃｍとし、時間を９０秒間とする。容量絶縁膜５５の結晶化はＩｒ膜５３との界面から生じるため、容量絶縁膜５５はＩｒ膜５３の配向を引き継ぐ。なお、この温度が低すぎると、容量絶縁膜５５の結晶化が不十分となり、十分な配向が得られないことがある。一方、この温度が高すぎると、容量絶縁膜５５の表面が早期に結晶化し始めることがあり、配向に乱れが生じやすい。また、このＲＴＡ時の昇温速度は、４０℃／分〜１５０℃／分（例えば、１２５℃）とする。
【００４４】
なお、ＲＴＡを減圧下で行ってもよい。この場合には、半導体基板３１を、容量絶縁膜５５の結晶化温度よりも５℃低い温度から結晶化温度よりも５０℃高い温度までの範囲まで上昇させることが好ましい。
【００４５】
次いで、図１Ｇに示すように、容量絶縁膜５５上に、例えばスパッタ法により厚さが５０ｎｍのＩｒ酸化膜５６を形成する。このとき、半導体基板３１の設定温度を３００℃とし、チャンバ内に、Ａｒを１４０ｓｃｃｍの流量で供給すると共に、Ｏ2を６０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１ｋＷ〜２ｋＷ程度とする。なお、Ｉｒ酸化膜５６の代わりに、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成してもよい。また、ＳｒＲｕＯ3膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。
【００４６】
次に、チャンバ内に、Ｏ2を２０ｓｃｃｍの流量で供給すると共に、Ａｒを２０００ｓｃｍの流量で供給しながら、７２５℃、６０秒間のＲＴＡを行うことにより、容量絶縁膜５５の全体を柱状晶にする。また、このＲＴＡにより、Ｉｒ酸化膜５６のプラズマダメージが回復され、容量絶縁膜５５中の酸素欠損が補われる。
【００４７】
その後、Ｉｒ酸化膜５６上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒ酸化膜５７を形成する。チャンバ内雰囲気をＡｒ及びＯ2の混合雰囲気とし、チャンバ内圧力を０．８Ｐａとし、スパッタパワを１．０ｋＷとした場合、４５秒間程度で、Ｉｒ酸化膜５７の厚さは１２５ｎｍ程度となる。なお、Ｉｒ酸化膜５７の組成はＩｒ酸化膜５６の組成よりもＩｒＯ2の化学量論組成に近い組成とすることが好ましい。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、容量絶縁膜５５が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。また、Ｉｒ酸化膜５７を形成する際の半導体基板３１の温度は１００℃以下とすることが好ましい。Ｉｒ酸化膜５７の異常成長を抑制するためである。また、Ｉｒ酸化膜５７の代わりに、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成してもよい。また、ＳｒＲｕＯ3膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。
【００４８】
次に、図１Ｈに示すように、Ｉｒ酸化膜５７上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒ膜５８を、水素の拡散の抑制及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をＡｒ雰囲気とし、チャンバ内圧力を１Ｐａとし、スパッタパワを１．０ｋＷとする。なお、Ｉｒ膜５８の代わりに、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜又はＰｄ膜等の貴金属膜を形成してもよい。また、ＴｉＮｉ膜、ＴｉＡｌ膜又はＴａＡｌ膜等の合金膜を形成してもよい。
【００４９】
その後、半導体基板３１の背面に付着したＰＺＴ膜の材料等を除去するために背面洗浄を行う。続いて、図１Ｉに示すように、Ｉｒ膜５８上に窒化チタン膜（ＴｉＮ膜）６１及びシリコン酸化膜６２を順次形成する。ＴｉＮ膜６１は、例えばスパッタ法により形成する。シリコン酸化膜６２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成する。ＴｉＮ膜６１に代えて、ＴｉＡｌＮ膜を形成してもよい。
【００５０】
次いで、図１Ｊに示すように、シリコン酸化膜６２を島状にパターニングする。
【００５１】
次に、図１Ｋに示すように、シリコン酸化膜６２をマスクとして用いて、ＴｉＮ膜６１をエッチングする。この結果、島状のＴｉＮ膜６１及びシリコン酸化膜６２からなるハードマスクが形成される。
【００５２】
次に、ＴｉＮ膜６１及びシリコン酸化膜６２をマスクとして用いて、ＨＢｒ、Ｏ2、Ａｒ、及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングを、Ｉｒ膜５８、Ｉｒ酸化膜５７、Ｉｒ酸化膜５６、容量絶縁膜５５、Ｉｒ膜５４ａ及びＩｒ膜５３に対して行う。この結果、上部電極６３が形成される。
【００５３】
続いて、図１Ｌに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜６２を除去する。
【００５４】
次に、図１Ｍに示すように、Ｉｒ膜５８等をマスクとして用いて、ドライエッチングを行うことにより、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１をパターニングする。本参考例では、Ｉｒ膜５４ａ、Ｉｒ膜５３、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１から下部電極６０が構成される。なお、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１をバリアメタル膜とみなすことも可能である。
【００５５】
次いで、図１Ｎに示すように、強誘電体キャパシタを覆う保護膜６５をシリコン酸化膜４６上に形成する。保護膜６５としては、例えばスパッタ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。保護膜６５として、ＭＯＣＶＤ法により厚さ２ｎｍ〜５ｎｍのアルミニウム酸化膜を形成してもよい。
【００５６】
その後、図１Ｏに示すように、強誘電体膜のダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えば半導体基板３１の設定温度を５５０℃〜７００℃とする。特に、本参考例のような容量絶縁膜５５が形成されている場合には、酸素雰囲気中で６００℃、６０分間の回復アニールを行う。
【００５７】
その後、図１Ｐに示すように、保護膜６５上に新たな保護膜６６を形成する。保護膜６６としては、例えばＣＶＤ法により厚さが３０ｎｍ〜４０ｎｍのアルミニウム酸化膜を形成する。
【００５８】
次に、図１Ｑに示すように、保護膜６６上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが約１５００ｎｍのシリコン酸化膜６７を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化膜６７の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。
【００５９】
続いて、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化膜６７中の水分が除去されると共に、シリコン酸化膜６７の膜質が変化し、シリコン酸化膜６７中に水分が入りにくくなる。
【００６０】
その後、シリコン酸化膜６７上に、例えばスパッタ法又はＣＶＤ法により、保護膜（バリア膜）６８を形成する。保護膜６８としては、例えば厚さが２０ｎｍ〜１００ｎｍのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化膜６７上に保護膜６８が形成されるため、保護膜６８も平坦となる。
【００６１】
次に、保護膜６８上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが３００ｎｍ〜５００ｎｍのシリコン酸化膜６９を層間絶縁膜として形成する。その後、シリコン酸化膜６９の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。
【００６２】
次いで、図１Ｒに示すように、フォトリソグラフィ技術により、シリコン酸化膜６９、保護膜６８及びシリコン酸化膜６７をパターニングすることにより、上部電極６３を露出するコンタクトホールを形成する。その後、５５０℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際に容量絶縁膜５５に生じた酸素欠損を回復させる。続いて、このコンタクトホール内に埋込材を形成し、フォトリソグラフィ技術により、シリコン酸化膜６９、保護膜６８、シリコン酸化膜６７、保護膜６６、保護膜６５、シリコン酸化膜４６及びシリコン酸窒化膜４５をパターニングすることにより、グルー膜４３及びＷ膜４４からなるコンタクトプラグを露出するコンタクトホールを形成する。
【００６３】
次いで、埋込材を除去し、各コンタクトホールの底部及び側部に、Ｔｉ膜及びＴｉＮ膜を順次形成することにより、グルー膜（密着膜）７０を形成する。このとき、例えば、Ｔｉ膜をスパッタ法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。但し、ＴｉＮ膜をＭＯＣＶＤ法により形成する場合には、ＴｉＮ膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本参考例では、上部電極６３の最表面がＩｒ膜５８となっているため、このプラズマ処理が行われても、上部電極６３は還元されない。また、グルー膜７０として、ＴｉＮ膜のみを形成してもよい。
【００６４】
その後、コンタクトホール内及びシリコン酸化膜６９上にタングステン膜（Ｗ膜）７１を形成する。Ｗ膜７１の厚さは、シリコン酸化膜６９の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜７０及びＷ膜７１を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜６９上のグルー膜７０及びＷ膜７１を完全に除去する。
【００６５】
続いて、図１Ｓに示すように、シリコン酸化膜６９及びコンタクトプラグ上に、Ｔｉ膜７２、ＴｉＮ膜７３、ＡｌＣｕ膜７４、ＴｉＮ膜７５及びＴｉ膜７６からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
【００６６】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００６７】
第１の参考例によれば、簡易な構造で容易に形成することができる下部電極６０上に薄い初期ＰＺＴ膜５５ａを形成しているので、その上にスパッタリング法により厚い強誘電体膜５５ｃを形成しても容量絶縁膜５５の配向が良好なものとなる。つまり、初期ＰＺＴ膜５５ａがＩｒ膜５３及び５４ａの配向を引き継いでいるので、良好な配向の容量絶縁膜５５が得られる。また、Ｉｒ膜５４ａとスパッタリング法により形成された強誘電体膜５５ｃとが互いに接触すると、Ｉｒの拡散に伴ってリーク電流が増大するが、本参考例では、初期ＰＺＴ膜５５ａがＭＯＣＶＤ法により形成されているため、リーク電流が抑制される。更に、このリーク電流の抑制の効果は、中間ＰＺＴ膜５５ｂによって一層強固なものとなっている。更に、容量絶縁膜５５の大部分をスパッタリング法により形成された強誘電体膜５５ｃが占めているので、その表面の凹凸が抑制される。
【００６８】
ここで、第１の参考例における強誘電体キャパシタの形成工程のフローチャートを図６に示す。このような第１の参考例に対し、実施形態では、図７（ａ）に示すように、アニール後にスパッタリング法又はゾルゲル法により、もう一層の強誘電体膜を形成する。この強誘電体膜の組成は、例えば強誘電体膜５５ｃと同様のものとする。また、その厚さは、１０ｎｍ〜４０ｎｍ程度（例えば、２０ｎｍ〜３０ｎｍ）とする。この強誘電体膜が厚すぎると、その後の結晶化が不十分となりやすく、低電圧動作が困難になる場合があり、また、スイッチング電荷量が低下する可能性もある。このような強誘電体膜を設けることにより、上部電極との間の界面をより安定したものとすることができる。
【００６９】
また、図７（ｂ）に示すように、第１の参考例中の中間ＰＺＴ膜５５ｂの形成を省略してもよい。
【００７０】
また、図８（ａ）に示すように、図７（ａ）に示す例に対し、強誘電体膜５５ｃのアニール後に、６２０℃程度の温度でＭＯＣＶＤ法により、もう一層の強誘電体膜を形成してもよい。この強誘電体膜の厚さは、例えば７０ｎｍ〜１２０ｎｍ程度とする。このような強誘電体膜を設けることにより、表面の凹凸がより一層抑制される。この後には、最後のスパッタリング法による強誘電体膜の形成の前に、酸素を含む雰囲気中で６２０℃〜６４０℃での熱処理を行うことが好ましい。この熱処理により、ＭＯＣＶＤ法により形成された強誘電体膜の表面に大気中から付着した水分及び不純物が離脱し、電気的特性が向上する。
【００７１】
また、図８（ｂ）に示すように、図８（ａ）に示す例中の中間ＰＺＴ膜５５ｂの形成を省略してもよい。但し、中間ＰＺＴ膜５５ｂは、上述のように省略されていてもよいが、Ｉｒの拡散をより確実に抑制するためには、厚さが５ｎｍ〜１５ｎｍの中間ＰＺＴ膜５５ｂを設けることが好ましい。そして、中間ＰＺＴ膜５５ｂの有無に拘わらず、初期ＰＺＴ膜５５ａ及び中間ＰＺＴ膜５５ｂの総厚は、２ｎｍ〜２０ｎｍとすることが好ましい。
【００７２】
（第２の参考例）
次に、第２の参考例について説明する。図２Ａ乃至図２Ｃは、第２の参考例に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００７３】
第２の参考例では、先ず、第１の参考例と同様に、シリコン酸化膜４６の表面に対するＮＨ3プラズマ処理までの処理を行う。但し、グルー膜４７及びＷ膜４８からなるコンタクトプラグの形成に当たっては、図２Ａに示すように、コンタクトプラグの表面にリセス８０が形成されることがある。リセス８０の深さは、例えば２０ｎｍ〜５０ｎｍ程度である。
【００７４】
このようなリセス８０が存在したままで第１の参考例と同様の処理を行うと、ＴｉＮ膜５１等の表面に、リセス８０を反映した凹部が形成され、容量絶縁膜５５の配向が低下することがある。そこで、第２の参考例では、図２Ｂに示すように、シリコン酸化膜４６及びコンタクトプラグ上に厚さが約１００ｎｍのＴｉ膜８１を形成する。このＴｉ膜８１の形成では、例えば、半導体基板３１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板３１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを３５秒間供給する。本参考例でも、Ｔｉ膜８１の形成前に、シリコン酸化膜４６の表面にＮＨ3プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜４６の表面を自在に移動することができる。この結果、Ｔｉ膜８１は自己組織化され、その表面が（００２）面に強く配向したものとなる。
【００７５】
その後、例えばＣＭＰ法によりＴｉ膜８１の表面を平坦化する。平坦化後のＴｉ膜８１の厚さは、例えばシリコン酸化膜４６の表面から５０ｎｍ〜１００ｎｍとする。この厚さの制御は、例えば時間制御により行う。
【００７６】
続いて、Ｔｉ膜８１の表面をＮＨ3プラズマにさらす。Ｔｉ膜８１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。
【００７７】
次に、Ｔｉ膜８１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１の参考例と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図２Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。
【００７８】
その後、第１の参考例と同様に、ＴｉＡｌＮ膜５２の形成以降の処理を行う。
【００７９】
このような第２の参考例によれば、リセス８０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。
【００８０】
（第３の参考例）
次に、第３の参考例について説明する。図３Ａ及び図３Ｂは、第３の参考例に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００８１】
第３の参考例では、先ず、第２の参考例と同様に、Ｔｉ膜８１の形成までの処理を行う。その後、図３Ａに示すように、例えばＣＭＰ法により、シリコン酸化膜４６の表面が露出するまでＴｉ膜８１の表面を平坦化する。つまり、第２の参考例とは異なり、シリコン酸化膜４６上のＴｉ膜８１を完全に除去する。
【００８２】
続いて、第２の参考例と同様に、Ｔｉ膜８１の表面をＮＨ3プラズマにさらす。Ｔｉ膜８１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。
【００８３】
次に、Ｔｉ膜８１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１及び第２の参考例と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図３Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。
【００８４】
その後、第１及び第２の参考例と同様に、ＴｉＡｌＮ膜５２の形成以降の処理を行う。
【００８５】
このような第３の参考例によっても、第２の参考例と同様の効果が得られる。
【００８６】
（第４の参考例）
次に、第４の参考例について説明する。図４Ａ乃至図４Ｃは、第４の参考例に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００８７】
第４の参考例では、先ず、図４Ａに示すように、第１の参考例と同様に、グルー膜４３及びＷ膜４４からなるコンタクトプラグの形成までの処理を行う。但し、グルー膜４３及びＷ膜４４からなるコンタクトプラグは、２つのＭＯＳトランジスタに共有されているシリサイド層４０上には形成しない。
【００８８】
次に、シリコン酸化膜４２の表面に対してＮＨ3プラズマ処理を行うことにより、シリコン酸化膜４２の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、半導体基板３１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、半導体基板３１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。
【００８９】
次いで、図４Ｂに示すように、ＴｉＮ膜５１をシリコン酸化膜４２及びコンタクトプラグ上に形成する。ＴｉＮ膜５１の形成方法は、第１の参考例と同様である。その後、ＴｉＡｌＮ膜５２の形成から保護膜６６の形成までの処理を行う。
【００９０】
その後、図４Ｃに示すように、第１の参考例と同様にして、シリコン酸化膜６７の形成及び平坦化を行う。次に、２つのＭＯＳトランジスタに共有されているシリサイド層４０まで到達するコンタクトホールを、シリコン酸化膜６７、保護膜６６、保護膜６５、シリコン酸化膜４２及びシリコン酸窒化膜４１に形成する。そして、このコンタクトホール内に、グルー膜７０及びＷ膜７１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極６３を露出する孔を形成する。
【００９１】
続いて、シリコン酸化膜６７上、コンタクトプラグ上及び孔内に、Ｔｉ膜７２、ＴｉＮ膜７３、ＡｌＣｕ膜７４、ＴｉＮ膜７５及びＴｉ膜７６からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
【００９２】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００９３】
このような第４の参考例によれば、第１の参考例よりも少ない工程で強誘電体キャパシタを完成させることができる。
【００９４】
なお、いずれの実施形態及び参考例においても、強誘電体膜５５ｃをゾルゲル法により形成してもよい。また、初期ＰＺＴ膜５５ａ及び中間ＰＺＴ膜５５ｂの材料としては、例えば、ＡＢＯ3型ペロブスカイト構造（Ａ＝Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ、Ｚｒ、Ｎｂ、Ｔａから選ばれた少なくとも１種）の強誘電体材料が用いられる。また、各強誘電体膜中の不純物の含有量は、元素毎に５ｍｏｌ％以下であることが好ましく、全体として１２ｍｏｌ％以下であることが好ましい。
【００９５】
次に、本願発明者が実際に行った実験の結果について説明する。この実験では、初期ＰＺＴ膜５５ａ及び中間ＰＺＴ膜５５ｂの厚さを異ならせた試料を第１の参考例に倣って作製した。各試料の初期ＰＺＴ膜５５ａ及び中間ＰＺＴ膜５５ｂの厚さを表１に示す。
【００９６】
【表１】
0005326256.tif 000002
【００９７】
そして、中間ＰＺＴ膜５５ｂの上に、スパッタリング法により厚さが９０ｎｍの強誘電体膜５５ｃを形成した。次いで、チャンバ内にＡｒガスを１９８０ｓｃｃｍの流量で供給し、Ｏ2ガスを２５ｓｃｃｍの流量で供給し、５７０℃で９０秒間のＲＴＡを行った。その後、図７（ａ）に示す例のように、スパッタリング法により厚さが２０ｎｍの強誘電体膜をもう一層形成した。続いて、上部電極を構成するＩｒ酸化膜を形成し、熱処理を行った。そして、容量絶縁膜全体の結晶構造をＸ線回折法により分析した。この分析は、半導体基板３１のオリエンテーションフラットを下端に位置させたときの中央部及び右端部の３箇所について行った。この結果を図５Ａ〜図５Ｄに示す。図５Ａは、（１００）面への配向の積分強度を示し、図５Ｂは、（１０１）面への配向の積分強度を示し、図５Ｃは、（１１１）面への配向の積分強度を示し、図５Ｄは、（２２２）面の配向率を示している。
【００９８】
図５Ａ〜図５Ｄに示すように、いずれの試料においても、（１００）及び（１０１）への配向が低く、（１１１）への配向が強かった。このため、（２２２）への配向率が９７％以上と良好であった。この結果から、初期ＰＺＴ膜５５ａの厚さが５ｎｍ〜１０ｎｍであれば良好な結果が得られ、特に２ｎｍ〜１２ｎｍがより好ましいといえる。なお、初期ＰＺＴ膜５５ａが厚すぎる場合、初期ＰＺＴ膜５５ａ中には比較的酸素欠損が多いので、高いスイッチング電荷量を得にくくなる。一方、初期ＰＺＴ膜５５ａが薄すぎると、強誘電体膜５５ｃの配向を安定させにくくなる。
【００９９】
なお、特許文献１１には、ＭＯＣＶＤ法によるＰＺＴ膜の形成の後に、スパッタリング法によりペロブスカイト型の結晶化したＰＺＴ膜を形成することが記載されている。しかしながら、本願発明者が、この方法で試料を作製し、ＳＥＭを用いてこれらの試料の表面を観察したところ、図９Ａに示すように、ＰＺＴ膜の表面に多数の凹凸が生じていた。更に、ＴＥＭを用いて凸部近傍の断面を観察したところ、図９Ｂに示すように、ＰＺＴ膜を構成する結晶が（１１１）面へは配向していなかった。このような現象は、特にウェハの周辺部で顕著であった。この主な原因は、結晶化したＰＺＴ膜をスパッタリング法により形成しているためであると考えられる。
【図面の簡単な説明】
【０１００】
【図１Ａ】第１の参考例に係る強誘電体メモリの製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｊ】図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｋ】図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｌ】図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｍ】図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｎ】図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｏ】図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｐ】図１Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｑ】図１Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｒ】図１Ｑに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｓ】図１Ｒに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ａ】第２の参考例に係る強誘電体メモリの製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図３Ａ】第３の参考例に係る強誘電体メモリの製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ａ】第４の参考例に係る強誘電体メモリの製造方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ｃ】図４Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図５Ａ】（１００）面への配向の積分強度を示すグラフである。
【図５Ｂ】（１０１）面への配向の積分強度を示すグラフである。
【図５Ｃ】（１１１）面への配向の積分強度を示すグラフである。
【図５Ｄ】（２２２）面の配向率を示すグラフである。
【図６】参考例の概要を示すフローチャートである。
【図７】本発明の実施形態の概要を示すフローチャートである。
【図８】参考例の変形例の概要を示すフローチャートである。
【図９Ａ】従来の方法により製造された試料のＳＥＭ写真を示す図である。
【図９Ｂ】従来の方法により製造された試料の他のＳＥＭ写真を示す図である。
【符号の説明】
【０１０１】
５５：容量絶縁膜
５５ａ：初期ＰＺＴ膜
５５ｂ：中間ＰＺＴ膜
５５ｃ：強誘電体膜
【図１Ａ】
0005326256.tif 000003
【図１Ｂ】
0005326256.tif 000004
【図１Ｃ】
0005326256.tif 000005
【図１Ｄ】
0005326256.tif 000006
【図１Ｅ】
0005326256.tif 000007
【図１Ｆ】
0005326256.tif 000008
【図１Ｇ】
0005326256.tif 000009
【図１Ｈ】
0005326256.tif 000010
【図１Ｉ】
0005326256.tif 000011
【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図１Ｍ】
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【図１Ｎ】
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【図１Ｏ】
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【図１Ｐ】
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【図１Ｑ】
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【図１Ｒ】
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【図１Ｓ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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