(57)【特許請求の範囲】
【請求項１】
複数の光源を有するバックライトユニットと、
転送クロック信号に基づいて映像信号に対応するデジタルデータを一定期間毎に取り込んで保持するシフトレジスタと、
前記転送クロック信号を分周して第１のクロック信号を生成する第１の分周回路と、
前記第１のクロック信号のクロック数をカウントし、該カウント値をデコードして前記デジタルデータを取り込むタイミングを設定するカウンタ／デコード回路と、
前記シフトレジスタに保持されたデジタルデータを、前記カウンタ／デコード回路により設定されるタイミングで各々保持する複数のデータレジスタと、
前記転送クロック信号を分周して第２のクロック信号を生成する第２の分周回路と、
前記複数のデータレジスタに保持された各デジタルデータに応じて前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第２のクロック信号に基づいて各々生成する複数の制御信号生成回路と、
を備えることを特徴とするバックライト制御回路。
【請求項２】
前記シフトレジスタは、１フレーム分の前記デジタルデータを取り込んで前記複数のデータレジスタに対して並行して転送し、
前記複数のデータレジスタは、１フレーム分の前記デジタルデータを各々分割して保持し、
前記複数の制御信号生成回路は、前記複数のデータレジスタに保持された各デジタルデータに応じて、前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第２のクロック信号に基づいて各々生成することを特徴とする請求項１に記載のバックライト制御回路。
【請求項３】
前記複数の制御信号生成回路は、前記保持されたデジタルデータに応じた変調パルス信号を前記第２のクロック信号に基づいて各々生成することを特徴とする請求項１又は２に記載のバックライト制御回路。
【請求項４】
前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに入力する複数の外部配線を接続したことを特徴とする請求項１乃至３の何れか１項に記載のバックライト制御回路。
【請求項５】
複数の光源を有するバックライトユニットを備えるバックライト装置において、
複数の請求項１に記載のバックライト制御回路を備え、
前記複数のバックライト制御回路は、前記複数の光源の輝度を局所的に制御する局所輝度制御を実行することを特徴とするバックライト装置。
【請求項６】
前記複数のバックライト制御回路の間は、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに転送する外部配線により接続したことを特徴とする請求項５に記載のバックライト装置。
【請求項７】
複数のゲートラインと、
前記複数のゲートラインと直交する複数のデータラインと、
前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、
前記スイッチング素子に接続された液晶素子と、
複数の光源を有するバックライトユニットと、を備え、
所定の画像を表示する液晶表示パネルを有する液晶表示装置において、
請求項１に記載のバックライト制御回路を備えることを特徴とする液晶表示装置。
【請求項８】
複数のゲートラインと、
前記複数のゲートラインと直交する複数のデータラインと、
前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、
前記スイッチング素子に接続された液晶素子と、を備え、
所定の画像を表示する液晶表示パネルを有する液晶表示装置において、
請求項５に記載のバックライト装置を備えることを特徴とする液晶表示装置。
【請求項９】
液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、
複数の光源を有するバックライトユニットと、
複数の放電管を有するバックライトアセンブリと、前記バックライトアセンブリが収納される収納容器と、
前記液晶表示パネルの損傷を防止するためのトップシャーシと、
を備え、前記液晶表示パネルと前記バックライトアセンブリとの間に少なくとも１枚の光学シートが配置される液晶表示装置であって、
請求項１に記載のバックライト制御回路を備えることを特徴とする液晶表示装置。
【請求項１０】
液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、
複数の光源を有するバックライトユニットと、前記バックライトユニットが収納される収納容器と、
前記液晶表示パネルの損傷を防止するためのトップシャーシと、
を備え、前記液晶表示パネルと前記バックライトユニットとの間に少なくとも１枚の光学シートが配置される液晶表示装置であって、
請求項５に記載のバックライト装置を備えることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の光源に使用するバックライトを制御するバックライト制御回路、該回路を備えたバックライト装置及びそれを用いた液晶表示装置に関する。
【背景技術】
【０００２】
従来、液晶表示装置(ＬＣＤ)は、軽量、薄型、低消費電力駆動等の機能が求められてきた。液晶表示装置は、自発光表示装置ではないため光源が必要になる。光源としては冷陰極管やＬＥＤ等を用いたバックライトユニットが使用されている。
【０００３】
図１は、従来の液晶表示装置１の概略構成例を示すブロック図である。液晶表示装置１は、タイミング制御回路３及び制御ロジック回路４を有する制御部２と、バックライト制御ユニット５と、バックライトユニット６と、ＬＣＤパネル７と、を備える。
【０００４】
タイミング制御回路３は、外部から入力される映像信号に対応したデジタルデータを後段の回路に転送する転送タイミング等を制御する。制御ロジック回路４は、タイミング制御回路３により設定される転送タイミングにより、映像信号に対応したデジタルデータｄａｔａを生成してバックライト制御ユニット５及びＬＣＤパネル７に転送するとともに、後述する図２に示す垂直同期信号ｖ．ｓｙｎｃ、水平同期信号ｈ．ｓｙｎｃ、クロック信号ｃｌｏｃｋ、データ取込タイミング制御信号ｌｏａｄ等を生成してバックライト制御ユニット５に出力する。バックライト制御ユニット５は、制御ロジック回路４から入力される垂直同期信号ｖ．ｓｙｎｃ、水平同期信号ｈ．ｓｙｎｃ、クロック信号ｃｌｏｃｋ、データ取込タイミング制御信号ｌｏａｄに基づいて、バックライトユニット６内部の複数の光源の輝度を局所的に制御するためのＰＷＭパルス信号を生成する。バックライトユニット６は、複数の光源として複数のＬＥＤ等を有し、バックライト制御ユニット５から入力されるＰＷＭパルス信号により複数の光源の輝度が局所的に制御される。ＬＣＤパネル７は、マトリクス状のＴＦＴ液晶パネル等であり、制御ロジック回路４から入力されるデジタル映像データに応じた映像を表示する。
【０００５】
図２は、制御ロジック回路４とバックライト制御ユニット５との接続関係を示す図である。図２に示すように、制御ロジック回路４とバックライト制御ユニット５の間は、垂直同期信号ｖ．ｓｙｎｃ、水平同期信号ｈ．ｓｙｎｃ、シリアル転送クロック信号ｃｌｏｃｋ、デジタル映像データｄａｔａ、データ取込タイミング制御信号ｌｏａｄを各々シリアル転送する５本の外部配線により接続されている。なお、バックライト制御ユニット５内には、複数のバックライト制御回路５ａ〜５ｊ（図４参照）が含まれる。
【０００６】
図３は、バックライト制御回路５ａ内部の回路構成の一例を示す図である。バックライト制御回路５ａは、シフトレジスタ５１と、バッファレジスタ５２と、複数のデータレジスタ５３ａ〜５３ｆと、複数のＰＷＭジェネレータ５４ａ〜５４ｆと、カウンタ／デコーダ５５と、発振器５６と、を備える。
【０００７】
シフトレジスタ５１は、シリアル転送クロック信号ｃｌｏｋに基づく所定のタイミングでデジタルデータｄａｔａを取り込んで保持する。バッファレジスタ５２は、データ取込タイミング制御信号ｌｏａｄにより設定されるデータ取込タイミングでシフトレジスタ５１に保持されたデジタルデータｄａｔａをデータレジスタ５３ａ〜５３ｆにパラレルに転送する。カウンタ／デコーダ５５は、水平同期信号ｈ．ｓｙｎｃのパルス数をカウントし、そのカウント値をデコードしてデコード信号ｌｄを各データレジスタ５３ａ〜５３ｆに転送する。なお、カウンタ／デコーダ５５は、垂直同期信号ｖ．ｓｙｎｃをリセットパルスｒｓｔとして受信してカウント値を初期化する。発振器５６は、データレジスタ５３ａ〜５３ｆに取り込まれたデジタルデータｄａｔａの値に対応するＰＷＭパルス信号を生成するための基準クロック信号ｃｌｋを発生して、ＰＷＭジェネレータ５４ａ〜５４ｆに供給する。データレジスタ５３ａ〜５３ｆは、カウンタ／デコーダ５５から転送されるデコード信号ｌｄのタイミングでバッファレジスタ５２からデジタルデータｄａｔａを各々取り込んで保持する。ＰＷＭジェネレータ５４ａ〜５４ｆは、データレジスタ５３ａ〜５３ｆに保持された各デジタルデータｄａｔａの各値に対応するＰＷＭパルス信号ＰＷＭ０〜ＰＷＭ５を、発振器５６から入力される基準クロック信号ｃｌｋに基づいて生成する。
【０００８】
図４は、図３に示したバックライト制御回路５ａを含むバックライト制御ユニット５内の構成例を示す図である。図４に示すように、バックライト制御ユニット５は、複数のバックライト制御回路５ａ〜５ｊを備える。各バックライト制御回路５ｂ〜５ｊは、図３に示した回路構成と同様である。このバックライト制御ユニット５は、バックライトユニット６内の複数の光源を横１０縦８の局所ブロックとして、各局所ブロックの輝度を制御する場合の構成を示すものである。バックライト制御ユニット５は、各バックライト制御回路５ａ〜５ｊがＰＷＭパルス信号を出力する出力ラインを８本有し、バックライト制御回路同士は５本の信号ライン（クロック信号ｃｌｏｃｋ、デジタル映像データｄａｔａ、データ取込タイミング制御信号ｌｏａｄ、垂直同期信号ｖ．ｓｙｎｃ、水平同期信号ｈ．ｓｙｎｃ、）により接続されている。バックライト制御ユニット５は、各バックライト制御回路５ａ〜５ｊが８本のＰＷＭパルス信号を出力することにより、バックライトユニット６内の複数の光源を横１０縦８の局所ブロックとして点灯・消灯を制御して、バックライトユニット６内の複数の光源を局所ブロック毎に輝度を制御する局所輝度制御（Local dimming）を実現している。
【０００９】
また、液晶表示装置１では、１フレーム毎（例えば、１６．７ｍｓ〜８．３ｍｓ）に映像信号に応じた１０ｂｉｔ長のデジタルデータｄａｔａを１００個前後転送する必要がある。したがって、上記図２に示した制御ロジック回路４とバックライト制御ユニット５の間では、１フレーム毎に１０ｂｉｔ長のデジタルデータｄａｔａを１００個前後シリアル転送することになる。また、制御ロジック回路４とバックライト制御ユニット５は、構造上別のプリント基板に配置されるため、基板間を接続する外部配線が必要になるが、その外部配線数を削減するためにシリアル転送が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記バックライト制御ユニット５では、映像信号に応じてバックライトユニット６内の複数の光源を局所ブロック毎に輝度制御するため、映像信号に応じたデジタルデータｄａｔａの値に対応するＰＷＭパルス信号を、各バックライト制御回路内に設けた発振器５６から発生する基準器ロック信号ｃｌｋに基づいて生成している。この発振器５６により発生される基準器クロック信号ｃｌｋは、映像信号を転送する垂直同期信号ｖ．ｓｙｎｃとは異なるため、映像を表示制御するタイミングと、バックライトユニットの輝度を制御するタイミングが非同期になる虞がある。このような非同期状態が発生すると、ＬＣＤパネル７に表示する映像の品質を低下させる画面妨害となる可能性がある。この非同期状態を回避するためには、各バックライト制御回路内にＰＬＬ（Phase Locked Loop ）回路等を更に設けて、基準器クロック信号ｃｌｋの同期ずれを補正する必要がある。したがって、上記従来のバックライト制御ユニット５では、各バックライト制御回路内に発振器に加えてＰＬＬ回路も設けることになり、バックライト制御ユニットのコストを増加させる。また、上記図２に示した制御ロジック回路４とバックライト制御ユニット５の間では、デジタル映像データｄａｔａをシリアル転送するため、５本の外部配線が接続されているが、更に外部配線数を削減することが望ましい。
【００１１】
本発明の目的は、バックライトユニット内の複数の光源を局所ブロック毎に輝度制御するバックライト制御回路において、構成要素とバックライト制御回路に接続する外部配線数とを共に削減することを可能にするバックライト制御回路、バックライト装置及びそれを用いた液晶表示装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施形態に係るバックライト制御回路によれば、複数の光源を有するバックライトユニットと、転送クロック信号に基づいて映像信号に対応するデジタルデータを一定期間毎に取り込んで保持するシフトレジスタと、前記転送クロック信号を分周して第１のクロック信号を生成する第１の分周回路と、前記第１のクロック信号のクロック数をカウントし、該カウント値をデコードして前記デジタルデータを取り込むタイミングを設定するカウンタ／デコード回路と、前記シフトレジスタに保持されたデジタルデータを、前記カウンタ／デコード回路により設定されるタイミングで各々保持する複数のデータレジスタと、前記転送クロック信号を分周して第２のクロック信号を生成する第２の分周回路と、前記複数のデータレジスタに保持された各デジタルデータに応じて前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第２のクロック信号に基づいて各々生成する複数の制御信号生成回路と、を備えたことを特徴とする。
【００１３】
また、前記シフトレジスタは、１フレーム分の前記デジタルデータを取り込んで前記複数のデータレジスタに対して並行して転送し、前記複数のデータレジスタは、１フレーム分の前記デジタルデータを各々分割して保持し、前記複数の制御信号生成回路は、前記複数のデータレジスタに保持された各デジタルデータに応じて、前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第２のクロック信号に基づいて各々生成してもよい。
【００１４】
また、前記複数の制御信号生成回路は、前記保持されたデジタルデータに応じた変調パルス信号を前記第２のクロック信号に基づいて各々生成してもよい。
【００１５】
また、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに入力する複数の外部配線を接続してもよい。
【００１６】
また、本発明の一実施形態に係るバックライト装置によれば、複数の光源を有するバックライトユニットを備えるバックライト装置において、複数の請求項１に記載のバックライト制御回路を備え、前記複数のバックライト制御回路は、前記複数の光源の輝度を局所的に制御する局所輝度制御を実行することを特徴とする。
【００１７】
また、前記複数のバックライト制御回路の間は、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに転送する外部配線により接続してもよい。
【００１８】
また、本発明の一実施形態に係る液晶表示装置によれば、複数のゲートラインと、前記複数のゲートラインと直交する複数のデータラインと、前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、前記スイッチング素子に接続された液晶素子と、複数の光源を有するバックライトユニットと、を備え、所定の画像を表示する液晶表示パネルを有する液晶表示装置において、請求項１に記載のバックライト制御回路を備えたことを特徴とする。
【００１９】
また、本発明の一実施形態に係る液晶表示装置によれば、複数のゲートラインと、前記複数のゲートラインと直交する複数のデータラインと、前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、前記スイッチング素子に接続された液晶素子と、を備え、所定の画像を表示する液晶表示パネルを有する液晶表示装置において、請求項５に記載のバックライト装置を備えたことを特徴とする。
【００２０】
また、本発明の一実施形態に係る液晶表示装置によれば、液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、複数の光源を有するバックライトユニットと、複数の放電管を有するバックライトアセンブリと、前記バックライトアセンブリが収納される収納容器と、前記液晶表示パネルの損傷を防止するためのトップシャーシと、を備え、前記液晶表示パネルと前記バックライトアセンブリとの間に少なくとも１枚の光学シートが配置される液晶表示装置であって、請求項１に記載のバックライト制御回路を備えたことを特徴とする。
【００２１】
また、本発明の一実施形態に係る液晶表示装置によれば、液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、複数の光源を有するバックライトユニットと、前記バックライトユニットが収納される収納容器と、前記液晶表示パネルの損傷を防止するためのトップシャーシと、を備え、前記液晶表示パネルと前記バックライトユニットとの間に少なくとも１枚の光学シートが配置される液晶表示装置であって、請求項５に記載のバックライト装置を備えたことを特徴とする。
【発明の効果】
【００２２】
本発明の一実施形態に係るバックライト制御回路、バックライト装置及びそれを用いた液晶表示装置によれば、バックライトユニット内の複数の光源を局所ブロック毎に輝度制御するバックライト制御回路において、構成要素とバックライト制御回路に接続する外部配線数とを共に削減することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態について、以下、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
【００２４】
以下、本発明の実施の形態に係るバックライト制御回路を適用した液晶表示装置について、図面を参照しながら詳細に説明する。
【００２５】
図５は、本発明の実施の形態におけるバックライト制御回路を備えた液晶表示装置の概略構成を示す図である。なお、図５において、上記図１に示した液晶表示装置１と同一の構成部分には同一符号を付して、その構成説明を省略する。図５に示す液晶表示装置１０は、タイミング制御回路３及び制御ロジック回路４を有する制御部２と、バックライト制御ユニット１００と、バックライトユニット６と、ＬＣＤパネル７と、を備える。
【００２６】
図６は、制御ロジック回路４とバックライト制御ユニット１００との接続関係を示す図である。図６に示すように、制御ロジック回路４とバックライト制御ユニット１００の間は、垂直同期信号ｖ．ｓｙｎｃ、シリアル転送クロック信号ｃｌｏｃｋ、デジタルデータｄａｔａを各々シリアル転送する３本の外部配線により接続されている。なお、バックライト制御ユニット１００内には、複数のバックライト制御回路１００ａ〜１００ｊ（図８参照）が含まれる。
【００２７】
図７は、バックライト制御ユニット１００内に含まれる複数のバックライト制御回路１００ａ〜１００ｊのうち、バックライト制御回路１００ａ内部の回路構成の一例を示す図である。なお、図７において、上記図３に示したバックライト制御回路５ａと同一の構成部分には同一符号を付している。
【００２８】
図７において、バックライト制御回路１００ａは、シフトレジスタ５１と、データレジスタ５３ａ〜５３ｆと、ＰＷＭジェネレータ５４ａ〜５４ｆと、分周回路１０２，１０３と、カウンタ／デコーダ１０２と、を備える。
【００２９】
シフトレジスタ５１は、制御ロジック回路４から入力されるシリアル転送クロック信号ｃｌｏｋに基づく所定のタイミングで、制御ロジック回路４から１０ｂｉｔ長のデジタルデータｄａｔａを取り込んで保持する。また、シフトレジスタ５１は、デジタルデータｄａｔａのバックライト制御回路１００ａ〜１００ｊ間のシリアル転送出力を指示する内部ロードパルス信号ｄａｔａ．０（後述する図１０に示すＳＴＨに相当）を生成して次段のバックライト制御回路１００ｂに出力する。この内部ロードパルス信号ｄａｔａ．０は、他のバックライト制御回路１００ｂ〜１００ｄ，１００ｆ〜１００ｉ内のシフトレジスタ５１においても各々後段のバックライト制御回路１００ｃ〜１００ｅ，１００ｇ〜１００ｊに出力される。
【００３０】
分周回路１０１は、制御ロジック回路４から入力されるシリアル転送クロック信号ｃｌｏｋを分周して、カウンタ／デコーダ１０２において生成されるデコード信号ｌｄの基となる第１のクロック信号ｃｌｋ１を生成する。
【００３１】
分周回路１０３は、制御ロジック回路４から入力されるシリアル転送クロック信号ｃｌｏｋを分周して、ＰＷＭジェネレータ５４ａ〜５４ｆにおいて生成されるＰＷＭパルス信号の基となる第２のクロック信号ｃｌｋ２を生成する。
【００３２】
カウンタ／デコーダ１０２は、分周回路１０１から入力される第１のクロック信号ｃｌｋ１のパルス数をカウントし、そのカウント値をデコードしてデジタルデータｄａｔａの取り込みタイミングを設定するためのデコード信号ｌｄを生成して各データレジスタ５３ａ〜５３ｆに転送する。また、カウンタ／デコーダ１０２は、制御ロジック回路４から入力される垂直同期信号ｖ．ｓｙｎｃをリセットパルスｒｓｔとして受信してカウント値を初期化する。
【００３３】
データレジスタ５３ａ〜５３ｆは、カウンタ／デコーダ１０２から転送されるデコード信号ｌｄのタイミングでシフトレジスタ５１に保持された１０ｂｉｔ長のデジタルデータｄａｔａを各々順次取り込んで保持する。
【００３４】
ＰＷＭジェネレータ５４ａ〜５４ｆは、データレジスタ５３ａ〜５３ｆに保持された各デジタルデータｄａｔａの値に対応するＰＷＭパルス信号ＰＷＭ０〜ＰＷＭ５を、分周回路１０３から入力される第２のクロック信号ｃｌｋ２に基づいて生成する。
【００３５】
以上のように、図６に示したバックライト制御回路１００ａでは、シリアル転送クロック信号ｃｌｏｋを分周してデコード信号ｌｄの基となる第１のクロック信号ｃｌｋ１を生成する分周回路１０１と、シリアル転送クロック信号ｃｌｏｋを分周してＰＷＭパルス信号の基となる第２のクロック信号ｃｌｋ２を生成する分周回路１０３と、を設けた。このように構成することにより、上記従来の図３に示したバックライト制御回路５ｂのように発振器５６を設ける必要がなくなるとともに、同期ずれを補正するためのＰＬＬ回路等も設ける必要がなくなる。また、分周回路１０１，１０３は、共にシリアル転送クロック信号ｃｌｏｋを分周して第１のクロック信号ｃｌｋ１と第２のクロック信号ｃｌｋ２を生成しているため、デジタルデータｄａｔａを転送する際の同期ずれを回避することが可能になる。
【００３６】
図７に示すバックライト制御回路１００ａでは、ＰＷＭパルス信号ＰＷＭ０〜ＰＷＭ５を生成するものとして、データレジスタ５３ａ〜５３ｆ及びＰＷＭジェネレータ５４ａ〜５４ｆを６回路分有する例を示している。しかし、後述する図８に示すバックライト制御回路１００ａ〜１００ｊの構成では、各バックライト制御回路が８本分のＰＷＭパルス信号を出力する構成を取るため、図７のバックライト制御回路１００ａでは、実際には、８回路分のデータレジスタ及びＰＷＭジェネレータを有するものとする。すなわち、図７に示すバックライト制御回路１００ａでは、２回路分のデータレジスタ及びＰＷＭジェネレータの図示は省略している。
【００３７】
図８は、図７に示したバックライト制御回路１００ａを含むバックライト制御ユニット１００内の構成例を示す図である。図８に示すように、バックライト制御ユニット１００は、複数のバックライト制御回路１００ａ〜１００ｊを備える。各バックライト制御回路１００ｂ〜１００ｊは、図７に示した回路構成と同様である。このバックライト制御ユニット１００は、バックライトユニット６内の複数の光源を横１０縦８の局所ブロックとして、各局所ブロックの輝度を制御する場合の構成を示すものである。
【００３８】
バックライト制御ユニット１００は、各バックライト制御回路１００ａ〜１００ｊがＰＷＭパルス信号を出力する出力ラインを８本有し、バックライト制御回路同士は３本の信号ライン（シリアル転送クロック信号ｃｌｏｃｋ、デジタル映像データｄａｔａ、垂直同期信号ｖ．ｓｙｎｃ）により接続されている。バックライト制御ユニット１００は、バックライト制御回路１００ａ〜１００ｊを１０回路として構成することにより、バックライトユニット６内の複数の光源を横１０縦８の局所ブロックとして点灯・消灯を制御して、バックライトユニット６内の局所ブロック毎に輝度を制御する局所輝度制御を実現する。
【００３９】
また、バックライト制御回路１００ａ〜１００ｊから各々出力される８本分のＰＷＭパルス信号は、図８に示すように、ＰＷＭパルス信号ＰＷＭ［０．．７］、ＰＷＭパルス信号ＰＷＭ［８．．１５］、ＰＷＭパルス信号ＰＷＭ［１６．．２３］、ＰＷＭパルス信号ＰＷＭ［２４．．３１］、ＰＷＭパルス信号ＰＷＭ［３２．．３９］、ＰＷＭパルス信号ＰＷＭ［４０．．４７］、ＰＷＭパルス信号ＰＷＭ［４８．．５５］、ＰＷＭパルス信号ＰＷＭ［５６．．６３］、ＰＷＭパルス信号ＰＷＭ［６４．．７１］、ＰＷＭパルス信号ＰＷＭ［７２．．７９］であるものとする。したがって、各バックライト制御回路１００ａ〜１００ｊは、バックライトユニット６内の複数の光源に対してＲｏｗ方向に８本分のＰＷＭパルス信号を各々出力することにより、横１０縦８の局所ブロック毎に輝度制御を行うものとする。
【００４０】
次に、バックライト制御ユニット１００の動作例について、図９及び図１０に示すタイミングチャートを参照して説明する。図９において、（ａ）及び（ｄ）はシリアル転送クロック信号ｃｌｏｃｋの波形を示す図、（ｂ）は垂直同期信号ｖ．ｓｙｎｃ／リセット信号ｒｓｔの波形を示す図、（ｃ）及び（ｅ）はデジタルデータｄａｔａの波形を示す図、（ｆ）は内部ロードパルス信号ｌｄ（ＳＴＨ：図１０参照）の波形を示す図である。
【００４１】
図１０において、（ａ）は各バックライト制御回路１００ａ〜１００ｊにおいて１０ｂｉｔ長のデジタルデータｄａｔａが１フレーム分転送される状態を模式的に示す図、（ｂ）は１フレーム分の１００ｂｉｔ長のデジタルデータｄａｔａが転送される状態を模式的に示す図である。
【００４２】
なお、図９及び図１０では、バックライトユニット６内の複数の光源を横１０縦８に分割した局所ブロック毎に輝度制御を実行することを前提とした場合のバックライト制御ユニット１００内の主な概略動作を示している。以下の動作では、各バックライト制御回路１００ａ〜１００ｊは、各々８回路分のデータレジスタ５３ａ〜５３ｈ及びＰＷＭジェネレータ５４ａ〜５４ｈを備えるものとして説明する。
【００４３】
また、各バックライト制御回路１００ａ〜１００ｊでは、１フレーム毎に１０ｂｉｔ長のデジタルデータｄａｔａを１０個ずつシリアル転送する際に、シリアル転送クロック信号ｃｌｏｃｋを１２８クロックｃｌｋ分用いて転送するものとする。このため、図９に示すタイミングチャートでは、（ｃ）及び（ｅ）に示す１０ｂｉｔ×１０個分のデジタルデータｄａｔａをシリアル転送する前に、２８ｂｉｔ長のダミーデータｄｕｍｍｙを挿入する例を示す。
【００４４】
まず、バックライト制御ユニット１００には、制御ロジック回路４から図９（ａ）〜（ｃ）に示すシリアル転送クロック信号ｃｌｏｃｋ、垂直同期信号ｖ．ｓｙｎｃ／リセット信号ｒｓｔが入力されるとともに、２８ｂｉｔのダミーデータｄｕｍｍｙと１０ｂｉｔ×１０個分のデジタルデータｄａｔａが順次入力される。この２８ｂｉｔのダミーデータｄｕｍｍｙと１０ｂｉｔ×１０個分のデジタルデータｄａｔａは、１フレーム分の映像信号に対応するシリアル転送データであるものとする。
【００４５】
各バックライト制御回路１００ａ〜１００ｊでは、シリアル転送クロック信号ｃｌｏｃｋに基づく所定のタイミングでシフトレジスタ５１によりダミーデータｄｕｍｍｙを含む１０ｂｉｔ×１０個分のデジタルデータｄａｔａが順次取り込まれて保持される。図９（ｃ）及び（ｅ）では、デジタルデータｄａｔａとして、２８ｂｉｔ長のダミーデータｄｕｍｍｙ（２８ｃｌｋ）と、実際の１０ｂｉｔ長×１０個分のデジタルデータＲ０Ｃ９（１０ｃｌｋ）〜Ｒ０Ｃ０（１０ｃｌｋ）が処理される場合を示している。
【００４６】
各バックライト制御回路１００ａ〜１００ｊでは、分周回路１０１によりシリアル転送クロック信号ｃｌｏｃｋが分周されて第１のクロック信号ｃｌｋ１が生成されるとともに、分周回路１０３によりシリアル転送クロック信号ｃｌｏｃｋが分周されて第２のクロック信号ｃｌｋ２が生成される。第１のクロック信号ｃｌｋ１は、カウンタ／デコーダ１０２によりクロック数（１０ｃｌｋ）がカウントされ、このカウント値がデコードされてデコード信号ｌｄが複数のデータレジスタに転送される。また、各バックライト制御回路１００ａ〜１００ｊでは、シフトレジスタ５１により１フレームに相当するクロック数として１２８ｃｌｋ毎に図９（ｆ）に示す内部ロードパルス信号ｄａｔａ．０（ＳＴＨ）が出力される。
【００４７】
次いで、各バックライト制御回路１００ａ〜１００ｊのデータレジスタ５３ａ〜５３ｈでは、カウンタ／デコーダ１０２から転送されるデコード信号ｌｄのタイミングでシフトレジスタ５１に保持された１０ｂｉｔ×１０個分のデジタルデータｄａｔａが１０ｂｉｔずつ順次取り込まれて保持される。
【００４８】
次いで、各バックライト制御回路１００ａ〜１００ｊのＰＷＭジェネレータ５４ａ〜５４ｈでは、データレジスタ５３ａ〜５３ｈに順次保持される１０ｂｉｔ長の各デジタルデータｄａｔａの値に対応する各ＰＷＭパルス信号が、分周回路１０３から入力される第２のクロック信号ｃｌｋ２に基づいて順次生成される。すなわち、図８に示したように、各バックライト制御回路１００ａ〜１００ｊからは、各々８本分のＰＷＭパルス信号ＰＷＭ［０．．７］、ＰＷＭパルス信号ＰＷＭ［８．．１５］、ＰＷＭパルス信号ＰＷＭ［１６．．２３］、ＰＷＭパルス信号ＰＷＭ［２４．．３１］、ＰＷＭパルス信号ＰＷＭ［３２．．３９］、ＰＷＭパルス信号ＰＷＭ［４０．．４７］、ＰＷＭパルス信号ＰＷＭ［４８．．５５］、ＰＷＭパルス信号ＰＷＭ［５６．．６３］、ＰＷＭパルス信号ＰＷＭ［６４．．７１］、ＰＷＭパルス信号ＰＷＭ［７２．．７９］が出力される。
【００４９】
次に、バックライト制御ユニット１００全体の動作例について、図１０に示すタイミングチャートを参照して説明する。図１０（ａ）に示すように、各バックライト制御回路１００ａ〜１００ｊのシフトレジスタ５１では、１フレーム分の映像信号に対応する１０ｂｉｔ長×１０個分のデジタルデータｄａｔａが保持される。そして、各バックライト制御回路１００ａ〜１００ｊ内では、上記図９において説明したデータレジスタ５３ａ〜５３ｈ及びＰＷＭジェネレータ５４ａ〜５４ｈの各動作により、図１０（ａ）に示すＲｏｗ０〜Ｒｏｗ７方向に１０ｂｉｔ長のデジタルデータｄａｔａ（図中の「００」〜「７９」）がパラレルに順次保持されて、その各デジタルデータｄａｔａの値に応じたＰＷＭパルス信号が生成される。
【００５０】
次いで、各バックライト制御回路１００ａ〜１００ｊでは、図１０（ａ）に示す１００ｂｉｔ分のデジタルデータｄａｔａ、すなわち、１フレーム分の映像信号に対応する局所輝度制御が終了するタイミングで、内部ロードパルス信号ｄａｔａ．０として、ＳＴＨ＝０〜７が各々出力される。この内部ロードパルス信号ｄａｔａ．０であるＳＴＨ＝０〜７により、１フレーム単位にデジタルデータｄａｔａが処理される際の動作例を図１０（ｂ）に示す。
【００５１】
以上のように、バックライト制御ユニット１００において、１フレーム分の映像信号に応じた各１０ｂｉｔ長のデジタルデータｄａｔａの値に応じたＰＷＭパルス信号を生成することにより、１フレーム分の映像信号を表示する際に、バックライトユニット６内の複数の光源を横１０縦８の局所ブロックに分割して、局所ブロック毎に表示される映像に応じた最適な輝度制御が可能になる。
【００５２】
以上のように、本実施の形態に係る液晶表示装置１０内のバックライト制御ユニット１００では、内蔵するバックライト制御回路１００ａ〜１００ｊ毎にシリアル転送クロック信号ｃｌｏｋを分周してデコード信号ｌｄの基となる第１のクロック信号ｃｌｋ１を生成する分周回路１０１と、シリアル転送クロック信号ｃｌｏｋを分周してＰＷＭパルス信号の基となる第２のクロック信号ｃｌｋ２を生成する分周回路１０３と、を設けた。このように構成することにより、上記従来の図３に示したバックライト制御回路５ｂのように発振器５６を設ける必要がなくなるとともに、同期ずれを補正するためのＰＬＬ回路等も設ける必要がなくなる。その結果、バックライト制御ユニット１００を構成する要素を削減でき、コストを低減することが可能になる。
【００５３】
また、分周回路１０１，１０３は、共にシリアル転送クロック信号ｃｌｏｋを分周して第１のクロック信号ｃｌｋ１と第２のクロック信号ｃｌｋ２を生成しているため、デジタルデータｄａｔａを転送する際の同期ずれを回避することが可能になる。
【００５４】
さらに、本実施の形態に係る液晶表示装置１０内のバックライト制御ユニット１００では、上記局所輝度制御に関してバックライト制御ユニット１００の内外でシリアル転送する信号は垂直同期信号ｖ．ｓｙｎｃ、シリアル転送クロック信号ｃｌｏｃｋ、デジタルデータｄａｔａだけである。このため、バックライト制御ユニット１００の内外で接続する外部配線の数を３本に削減することが可能になった。
【００５５】
次に、上記図８に示したバックライト制御ユニット１００を含む液晶表示装置について図１１に示すブロック図を参照して説明する。図１１に示すように、液晶表示装置４００は、ＡＣ／ＤＣ電源装置４１０と、ＬＣＤモジュール部４２０と、バックライト制御ユニット５０１と、バックライトユニット５０１と、を備える。
【００５６】
ＡＣ／ＤＣ電源装置４１０は、コンセント４１１、ＡＣ／ＤＣ整流部４１２、及びＤＣ／ＤＣコンバータ４１３から構成され、外部の商用交流電源電圧１００Ｖ又は２４０Ｖを直流電源電圧に変換してＬＣＤモジュール部４２０に出力する。
【００５７】
ＬＣＤモジュール部４２０は、ＤＣ／ＤＣコンバータ４２１、共通電極電圧発生部（Ｖｃｏｍ発生部）４２２、γ電圧発生部４２３、ＬＣＤパネル部４２４、及びバックライト装置５００から構成され、外部のグラフィックコントローラ（図示せず）から入力される画像データに応じた画像を表示する。
【００５８】
共通電極電圧発生部４２２は、ＤＣ／ＤＣコンバータ４２１においてレベル変換されて供給される直流電圧に基づいて共通電極電圧Ｖｃｏｍを発生してＬＣＤパネル部４２４に出力する。
【００５９】
γ電圧発生部４２３は、ＤＣ／ＤＣコンバータ４２１においてレベル変換された直流電圧に基づいてγ電圧Ｖｄｄを発生してＬＣＤパネル部４２４に供給する。図１１では、共通電極電圧発生部４２２とγ電圧発生部４２３がＬＣＤパネル部４２４から分離されている例を示したが、これらをＬＣＤパネル部４２４に含ませて構成することもできる。
【００６０】
バックライト装置５００は、バックライト制御ユニット５０１及びバックライトユニット５０２から構成される。バックライト制御ユニット５０１には、上記図８に示したバックライト制御回路１００ａ〜１００ｊが含まれる。バックライトユニット５０２には、複数のＬＥＤ等の複数の光源が含まれる。
【００６１】
液晶表示装置４００は、バックライト制御ユニット５０１内のバックライト制御回路１００ａ〜１００ｊ毎に上述したシフトレジスタ５１、データレジスタ５３ａ〜５３ｈ、ＰＷＭジェネレータ５４ａ〜５４ｈ、分周回路１０１，１０３、及びカウンタ／デコーダ１０２を備えることにより、上述したＰＷＭパルス信号をバックライトユニット５０２に出力して、バックライトユニット５０２内の複数の光源を局所ブロック毎に輝度制御を実行する。なお、ＡＣ／ＤＣ電源装置４１０をＬＣＤモジュール部４２０に内蔵させてもよい。
【００６２】
図１２は、本実施の形態に係る液晶表示装置の構造を示す分解斜視図である。図１２は、液晶表示装置の回路構成ではなく、機構を図示したものである。図１２に示すように、液晶表示装置７００は、バックライトアセンブリ７１０、ディスプレイユニット７７０及び収納容器７８０を備える。バックライトアセンブリ７１０には、複数のＬＥＤ等の複数の光源が含まれる。
【００６３】
ディスプレイユニット７７０は、映像を表示する液晶表示パネル７７１、液晶表示パネル７７１を駆動するための駆動信号を出力するデータ印刷回路７７２及びゲート印刷回路７７３を含む。データ印刷回路７７２及びゲート印刷回路７７３は、それぞれデータテープキャリアパッケージ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ、以下、ＴＣＰという）７７４及びゲートＴＣＰ７７５を通じて液晶表示パネル７７１と電気的に連結される。
【００６４】
液晶表示パネル７７１は、薄膜トランジスタ（以下、ＴＦＴという）基板７７６、ＴＦＴ基板７７６に対向して結合されるカラーフィルタ基板７７７及び両基板７７６、７７７の間に介在されて液晶７７８を含む。
【００６５】
ＴＦＴ基板７７６は、例えば、スイッチング素子であるＴＦＴ（図示せず）がマトリクス状に形成された透明なガラス基板である。ＴＦＴのソース及びゲート端子には、それぞれデータ及びゲートラインが接続され、ドレイン端子には透明な導電性材質からなる共通電極（図示せず）が形成される。
【００６６】
カラーフィルタ基板７７７は、例えば、色画素であるＲＧＢ画素（図示せず）が薄膜工程によって形成された基板である。カラーフィルタ基板７７７は、透明な導電性材質からなる共通電極（図示せず）が形成される。
【００６７】
収容容器７８０は、底面７８１及び底面７８１のエッジ部に収納空間を形成するために形成された側壁７８２により構成される。収容容器７８０は、バックライトアセンブリ７１０及び液晶表示パネル７７１が移動しないように固定する。
【００６８】
底面７８１は、バックライトアセンブリ７１０が装着されるのに十分な底面面積を有し、バックライトアセンブリ７１０と同じ構成を有することが好ましい。この例では、底面７８１及びバックライトアセンブリ７１０は、四角いプレート形状を有する。側壁７８２は、バックライトアセンブリ７１０が外部に離脱することのないように底面７８１のエッジ部から略垂直に延長される。
【００６９】
この例における液晶表示装置７００は、バックライト制御ユニット７６０及びトップシャーシ７９０をさらに含む。
【００７０】
バックライト制御ユニット７６０は、収容容器７８０の外部に配置され、バックライトアセンブリ７１０を駆動するためのＰＷＭパルス信号を発生させる。インバータ７６０から発生されたＰＷＭパルス信号は、第１電源印加線７６３及び第２電源印加線７６４を通じてバックライトアセンブリ７１０に印加される。第１電源印加線７６３及び第２電源印加線７６４は、バックライトアセンブリ７１０の両側部に形成された第１電極７４０ａ及び第２電極７４０ｂに直接接続してもよいし、別の部材（図示せず）を利用して第１電極７４０ａ及び第２電極７４０ｂに接続してもよい。また、上述のバックライト制御回路１００ａ〜１００ｊは、バックライト制御ユニット７６０に内蔵される。
【００７１】
トップシャーシ７９０は、液晶表示パネル７７１のエッジ部を囲みながら収容容器７８０に結合される。トップシャーシ７９０を設けることにより、外部からの衝撃に対する液晶表示パネル７７１の破損を防止し、液晶表示パネル７７１が収容容器７８０から離脱することを防止することができる。
【００７２】
この液晶表示装置７００は、バックライトアセンブリ７１０から出射される光の特性を向上させるための少なくとも一枚の光学シート７９５をさらに含んでもよい。光学シート７９５は、光を拡散するための拡散シート又は光を集光するためのプリズムシートを含んでもよい。
【００７３】
なお、上記実施の形態に示した液晶表示装置では、バックライトユニット６は、複数の光源としてＬＥＤを用いた場合を示したが、ＰＷＭパルス信号により制御可能な光源であれば本発明のバックライト制御ユニットは適用可能であり、ＬＥＤに限定するものではない。
【図面の簡単な説明】
【００７４】
【図１】従来の液晶表示装置の概略構成例を示す図である。
【図２】従来の制御ロジック回路とバックライト制御ユニットとの接続関係を示す図である。
【図３】従来のバックライト制御回路の回路構成を示す図である。
【図４】従来のバックライト制御ユニットの回路構成を示す図である。
【図５】本発明の一実施の形態に係る液晶表示装置の概略構成を示す図である。
【図６】本発明の一実施の形態に係る図５の制御ロジック回路とバックライト制御ユニットとの接続関係を示す図である。
【図７】本発明の一実施の形態に係るバックライト制御回路の回路構成を示す図である。
【図８】本発明の一実施の形態に係るバックライト制御ユニットの回路構成を示す図である。
【図９】本発明の一実施の形態に係る（ａ）及び（ｄ）はシリアル転送クロック信号ｃｌｏｃｋの波形を示す図、（ｂ）は垂直同期信号ｖ．ｓｙｎｃ／リセット信号ｒｓｔの波形を示す図、（ｃ）及び（ｅ）はデジタルデータｄａｔａの波形を示す図、（ｆ）は内部ロードパルス信号ｄａｔａ．０の波形を示す図である。
【図１０】本発明の一実施の形態に係る（ａ）は各バックライト制御回路において１０ｂｉｔ長のデジタルデータｄａｔａが１フレーム分転送される状態を模式的に示す図、（ｂ）は１フレーム分の１００ｂｉｔ長のデジタルデータｄａｔａが転送される状態を模式的に示す図である。
【図１１】本発明の一実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図１２】本発明の一実施の形態に係る液晶表示装置の構造を示す分解斜視図である。
【符号の説明】
【００７５】
１０、４００、７００    液晶表示装置
４    制御ロジック回路
５、５０１、７６０    バックライト制御ユニット
６、５０２    バックライトユニット
７    ＬＣＤパネル
５３ａ〜５３ｈ    データレジスタ
５４ａ〜５４ｈ    ＰＷＭジェネレータ
１０１、１０３    分周回路
１０２    カウンタ／デコーダ
７１０    バックライトアセンブリ
７７０    ディスプレイユニット
７７１    液晶表示パネル
７７２    データ印刷回路
７７３    ゲート印刷回路
７８０    収容容器
７９０    トップシャーシ
【図１】
0005260986.tif 000002
【図２】
0005260986.tif 000003
【図３】
0005260986.tif 000004
【図４】
0005260986.tif 000005
【図５】
0005260986.tif 000006
【図６】
0005260986.tif 000007
【図７】
0005260986.tif 000008
【図８】
0005260986.tif 000009
【図９】
0005260986.tif 000010
【図１０】
0005260986.tif 000011
【図１１】
0005260986.tif 000012
【図１２】
0005260986.tif 000013