(57)【特許請求の範囲】
【請求項１】
半導体基板上に半導体素子を形成する工程と、
前記半導体素子の上部に複数の配線を形成する工程と、
前記複数の配線中の最上層の配線を覆う絶縁膜を形成する工程と、
前記絶縁膜に、当該半導体基板に関する情報を表示する上部ＩＤを形成する工程と
を含み、
前記最上層の配線は、第１配線パターンと、前記第１配線パターンとは非接続状態の第１パターンとを有しており、
前記上部ＩＤは、前記第１パターン上に位置する前記絶縁膜に設けられ、
前記第１パターンは、前記半導体基板の周縁領域に設けられており、前記上部ＩＤが包含されるように、当該包含部分が前記半導体基板の周縁へ向かって突出した形状となるように形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体素子を形成する工程の前に、前記半導体基板の表面に当該半導体基板に関する情報を表示する下部ＩＤを形成する工程を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の第１領域にトランジスタ及び第１配線を形成する工程と、
前記トランジスタ及び第１配線が形成された前記第１領域と、半導体基板の第２領域と、を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電膜を形成する工程と、
前記第１領域上に存在する前記導電膜をパターニングすることによって第２配線を形成するとともに、前記第２領域上の前記導電膜を残存させる工程と、
前記第２配線と、前記第２領域上に残存する前記導電膜と、を覆う第２絶縁膜を形成する工程と、
前記第２領域において、前記第２絶縁膜と前記導電膜と前記第１絶縁膜とを貫通する開口部を形成し、前記半導体基板に関する情報を表示するＩＤを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
表面に形成された半導体素子と、
前記半導体素子の上部に形成された複数の配線と、
前記複数の配線中の最上層の配線を覆う絶縁膜と、
前記絶縁膜に形成された、当該半導体基板に関する情報を表示する上部ＩＤと
を含み、
前記最上層の配線は、第１配線パターンと、前記第１配線パターンとは非接続状態の第１パターンとを有しており、
前記上部ＩＤは、前記第１パターン上に位置する前記絶縁膜に設けられ、
前記第１パターンは、前記半導体基板の周縁領域に設けられており、前記上部ＩＤが包含されるように、当該包含部分が前記半導体基板の周縁へ向かって突出した形状となるように形成されていることを特徴とする半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、表面に当該半導体基板に関する情報を表示するＩＤが刻印された半導体基板（半導体ウェーハ）及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体基板の管理方法としては、例えば半導体装置を製造する半導体製造メーカにおいて、半導体装置の製造工程前半に半導体ウェーハ表面にウェーハＩＤをマーキングし、そのウェーハＩＤをウェーハ試験や組み立て工程において読み取り、管理する方法がある。ウェーハＩＤは、例えばレーザビームにより半導体基板の表面に複数のドットを例えば数字や文字等を表すように形成する。
また、半導体基板の他の管理方法として、ウェーハメーカにより半導体ウェーハに形成されたウェーハＩＤであるベンダーマークを用いて管理する方法がある。
【０００３】
【特許文献１】特開２００５−１６６８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば前者の管理方法では、ウェーハＩＤのドットの深さが数μｍ程度と浅いため、各層が積層されるにつれて判別が困難となる。特に近時では、配線層の多層化技術が開発され、例えばダマシン法等のＣｕ配線技術を導入した半導体装置が製造されており、このＣｕ配線技術の導入により、半導体装置の製造工程の終盤やウェーハ試験工程においてウェーハＩＤを自動読み取り装置や目視において適宜に読み取ることができないという問題がある。
【０００５】
一方、後者の管理方法では、ウェーハＩＤのドットの深さが数十μｍ程度と深いため、半導体装置の製造工程の終盤やウェーハ試験工程においても適宜の読み取りが可能であるが、半導体装置の製造工程中にドットの溝部に堆積した膜が剥離し、歩留りの低下を来たすという問題がある。
【０００６】
また、特許文献１には、ウェーハメーカで形成される凸部のないベンダーマークが形成された半導体基板上に半導体回路を形成し、半導体回路の形成後に、レーザビームで凸部を有する第２のウェーハＩＤを形成し、この第２のウェーハＩＤを検査や組み立てで使用する旨が開示されている。しかしながらこの場合、ベンダーマークが形成された半導体基板に半導体回路を形成している点、ウェーハＩＤの形成領域における下地材料や下地形成の方法に全く言及していない点で問題がある。
【０００７】
本件は、上記の課題を解決するものであり、半導体チップの配線構成が複雑な多層構造を採る場合でも、当該半導体基板に関する情報を表示するＩＤを自動読み取り装置により確実に読み取ることができ、またユーザの目視でも容易且つ確実な視認を可能として、半導体基板の信頼性の高い管理を実現する半導体基板及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本件の半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、前記半導体素子の上部に複数の配線を形成する工程と、前記複数の配線中の最上層の配線を覆う絶縁膜を形成する工程と、前記絶縁膜に、当該半導体基板に関する情報を表示する上部ＩＤを形成する工程とを含み、前記最上層の配線は、第１配線パターンと、前記第１配線パターンとは非接続状態の第１パターンとを有しており、前記上部ＩＤは、前記第１パターン上に位置する前記絶縁膜に設けられ、前記第１パターンは、前記半導体基板の周縁領域に設けられており、前記上部ＩＤが包含されるように、当該包含部分が前記半導体基板の周縁へ向かって突出した形状となるように形成される。
本件の半導体装置の製造方法は、半導体基板の第１領域にトランジスタ及び第１配線を形成する工程と、前記トランジスタ及び第１配線が形成された前記第１領域と、半導体基板の第２領域と、を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜上に導電膜を形成する工程と、前記第１領域上に存在する前記導電膜をパターニングすることによって第２配線を形成するとともに、前記第２領域上の前記導電膜を残存させる工程と、前記第２配線と、前記第２領域上に残存する前記導電膜と、を覆う第２絶縁膜を形成する工程と、前記第２領域において、前記第２絶縁膜と前記導電膜と前記第１絶縁膜とを貫通する開口部を形成し、前記半導体基板に関する情報を表示するＩＤを形成する工程とを含む。
【０００９】
本件の半導体基板は、表面に形成された半導体素子と、前記半導体素子の上部に形成された複数の配線と、前記複数の配線中の最上層の配線を覆う絶縁膜と、前記絶縁膜に形成された、当該半導体基板に関する情報を表示する上部ＩＤとを含み、前記最上層の配線は、第１配線パターンと、前記第１配線パターンとは非接続状態の第１パターンとを有しており、前記上部ＩＤは、前記第１パターン上に位置する前記絶縁膜に設けられ、前記第１パターンは、前記半導体基板の周縁領域に設けられており、前記上部ＩＤが包含されるように、当該包含部分が前記半導体基板の周縁へ向かって突出した形状となるように形成されている。
【発明の効果】
【００１０】
本件によれば、半導体チップの配線構成が複雑な多層構造を採る場合でも、当該半導体基板に関する情報を表示するＩＤを自動読み取り装置により確実に読み取ることができ、またユーザの目視でも容易且つ確実な視認が可能となり、半導体基板の信頼性の高い管理が実現される。
【発明を実施するための最良の形態】
【００１１】
―本発明の基本骨子―
本発明では、半導体基板に関する情報を表示するＩＤを、複数の配線のうちで最上層の配線の材料が存在する部分の上方に上部ＩＤとして形成する。この場合、最上層の配線材料は可視光を透過しないものであり、従って配線材料よりも下層からの光が当該配線材料により遮断される。そのため、半導体チップの配線構成が複雑な多層構造を採るものであり、上部ＩＤが比較的浅いものであっても、容易且つ確実に当該上部ＩＤを確認することができる。
【００１２】
ここで、上部ＩＤは、最上層の配線材料からなり最上層の配線とは非接続に設けられた配線材料層上に形成することが好適である。配線材料層を設けることにより、最上層の配線等に影響を及ぼすことなく、最上層の配線等とは独立に、上記した容易且つ確実な確認を可能とする上部ＩＤを形成することができる。
【００１３】
更に、上記した配線材料層を半導体基板の周縁領域上に設ける場合には、配線材料層を、上部ＩＤが包含されるように、当該包含部分が半導体基板の周縁へ向かって突出した形状となるように形成することが望ましい。半導体基板の周縁領域は有用な素子構造が存在しないためにＩＤの形成位置として好適である。しかしながら、上部ＩＤが形成される配線材料層を半導体基板の周縁領域上に設ける場合、最上層の配線を形成する際に半導体基板の外周部(ウェーハエッジから数ｍｍ)の配線層を除去する場合があり、配線材料層の周縁側の端部には配線材料の残存が不十分となることが懸念される。そこで、配線材料層に上記のような突出部を形成することにより、下方に配線材料層が確実に存在する部分に上部ＩＤを形成することができる。これにより、上記した遮光効果を確実に奏することができ、上部ＩＤのより確実な確認が実現する。
【００１４】
更に本発明では、上部ＩＤに加えて、半導体素子を形成する前に、半導体基板の表面に当該半導体基板に関する情報を表示する下部ＩＤを形成しても良い。この下部ＩＤは、ウェーハメーカにより半導体基板に形成されるベンダーマークのように深いものではないため、膜剥離等を惹起することなく、上部ＩＤと共に当該半導体基板のＩＤをより容易且つ確実に確認することができる。
【００１５】
―本発明を適用した好適な諸実施形態―
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。なお、以下の諸実施形態では、説明の便宜上、半導体基板の構成を半導体装置の製造方法と共に説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態による半導体装置の製造方法を工程順に示すフロー図である。図２及び図３は、第１の実施形態による半導体装置の製造方法の主要工程における半導体基板の様子を示す概略断面図である。
【００１７】
先ず、図２（ａ）に示すように、例えばシリコンウェーハである半導体基板１上に、半導体素子として例えばＭＯＳトランジスタを形成する（ステップＳ１）。
詳細には、先ず、半導体基板１における素子分離領域に分離溝を形成し、この分離溝を埋め込むように絶縁膜、ここではシリコン酸化膜を形成する。そして、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法によりシリコン酸化膜を平坦化する。以上により、分離溝をシリコン酸化物で充填するＳＴＩ（Shallow Trench Isolation）素子分離構造２が形成され、素子分離構造２により半導体基板１上で活性領域が画定される。
【００１８】
次に、半導体基板１の活性領域上に薄いシリコン酸化膜を形成する。そして、シリコン酸化膜上にＣＶＤ法等により多結晶シリコン膜を堆積する。その後、多結晶シリコン膜及びシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。以上により、半導体基板１上でゲート絶縁膜３を介してなるゲート電極４が形成される。
【００１９】
次に、活性領域に導電性の不純物、例えばｎ型不純物であればリン（Ｐ+）又は砒素（Ａｓ+）等を、ｐ型不純物であればホウ素（Ｂ+）等を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、活性領域におけるゲート電極４の両側にエクステンション領域５が形成される。
【００２０】
次に、ゲート電極４を覆うように半導体基板１の全面に絶縁膜、ここではシリコン酸化膜をＣＶＤ法等により堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、ゲート絶縁膜３及びゲート電極４の両側面のみにシリコン酸化物を残す。以上により、サイドウォール絶縁膜６が形成される。
【００２１】
次に、活性領域に導電性の不純物、例えばｎ型不純物であればリン（Ｐ+）又は砒素（Ａｓ+）等を、ｐ型不純物であればホウ素（Ｂ+）等を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、活性領域におけるサイドウォール絶縁膜６の両側に、エクステンション領域５と一部重畳されたソース／ドレイン領域６が形成される。
なお、半導体基板１に適宜にアニール処理を施してイオン注入された不純物を活性化する。
【００２２】
続いて、図２（ｂ）に示すように、ＭＯＳトランジスタ上に配線構造を形成する（ステップＳ２）。
詳細には、先ず、ゲート電極４を覆うように、シリコン基板１の全面にＣＶＤ法等により絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜８を形成する。
次に、層間絶縁膜８をリソグラフィー及びドライエッチングにより加工し、ソース／ドレイン領域５（及びゲート電極４：不図示）の表面の一部を露出させるコンタクト孔を形成する。そして、コンタクト孔の内壁面を覆うように、スパッタ法によりＴｉＮ等を堆積し、密着層となるグルー膜を形成する。
その後、グルー膜を介してコンタクト孔を埋め込むように、層間絶縁膜８上にＣＶＤ法等によりタングステン（Ｗ）を堆積し、堆積されたＷの表面をＣＭＰ法により研磨して平坦化する。以上により、グルー膜を介してコンタクト孔を充填してなるＷプラグ９が形成される。
【００２３】
次に、Ｗプラグ９の上面を覆うように、全面にＣＶＤ法等により絶縁膜、ここではシリコン酸化膜を堆積して層間絶縁膜１１を形成した後、ダマシン法、ここではシングルダマシン法によりこの層間絶縁膜１１にＣｕ配線１２を形成する。
即ち、層間絶縁膜１１をエッチングし、Ｗプラグ９の表面を露出させる配線溝を形成する。その後、配線溝の内壁面を覆うように、密着層となるグルー膜としてＴｉＮ膜、Ｔａ膜又はＴａＮ膜をスパッタ法により成膜し、グルー膜上にメッキ電極膜（不図示）を形成する。その後、電界メッキ法によりＣｕ膜（Ｃｕ又はその合金膜。以下同じ）を成膜した後、ＣＭＰ法によりＣｕ膜及びグルー膜を研磨する。以上により、配線溝内にグルー膜を介してＣｕ（Ｃｕ又はその合金。以下同じ）で充填され、Ｗプラグ９と電気的に接続されてなるＣｕ配線１２が形成される。
【００２４】
次に、Ｃｕ配線１２の上面を覆うように、全面にＣＶＤ法等により絶縁膜、ここではシリコン酸化膜１３ａ，シリコン窒化膜１３ｂ，シリコン酸化膜１３ｃを順次堆積し、層間絶縁膜１３を形成して、ダマシン法、ここではデュアルダマシン法によりこの層間絶縁膜１３にＣｕ配線１４を形成する。
即ち、シリコン酸化膜１３ｃには配線溝を、シリコン窒化膜１３ｂ及びシリコン酸化膜１３ａには配線溝と一体となるビア孔を形成する。そして、上記したＣｕ配線１２の形成時と同様に、これら配線溝及びビア孔に密着層となるグルー膜、メッキ電極膜、及び電界メッキ法によるＣｕ膜を順次形成し、ＣＭＰ法によりＣｕ膜及びグルー膜を研磨する。以上により、配線溝及びビア孔内にグルー膜を介してＣｕで充填され、Ｃｕ配線１２と電気的に接続されてなるＣｕ配線１４が形成される。
なお本実施形態では、Ｃｕ配線１４として１層のみを示すが、このＣｕ配線１４を複数層に積層形成しても良い。
【００２５】
次に、Ｃｕ配線１４の上面を覆うように、ＣＶＤ法等により絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜１５を形成する。
次に、層間絶縁膜１５をリソグラフィー及びドライエッチングにより加工し、Ｃｕ配線１４の表面の一部を露出させるビア孔を形成する。そして、ビア孔の内壁面を覆うように、スパッタ法によりＴｉＮ等を堆積し、密着層となるグルー膜を形成する。
その後、グルー膜を介してビア孔を埋め込むように、層間絶縁膜１５上にＣＶＤ法等によりタングステン（Ｗ）を堆積し、堆積されたＷの表面をＣＭＰ法により研磨して平坦化する。以上により、グルー膜を介してビア孔を充填してなるＷプラグ１６が形成される。
【００２６】
次に、層間絶縁膜１５上に、スパッタ法等により、密着層となるＴｉＮやＴｉ等のグルー膜２１、可視光に対して非透過な導電材料、ここではＡｌ又はＡｌ合金を材料とするＡｌ膜２２、及び密着層となるＴｉＮやＴｉ等のグルー膜２３を形成する。
なお、最上層の配線材料として適用できるものであり、可視光に対して非透過であるという条件を満たすものとして、Ａｌ又はＡｌ合金以外に例えば（AlCu, AlCuTi, AlSi
）がある。
【００２７】
次に、グルー膜２３、Ａｌ膜２２、及びグルー膜２１をリソグラフィー及びドライエッチングにより加工する。ここでは、半導体チップの構成部材であるＭＯＳトランジスタの上方では最上層配線となるように、後述する上部ＩＤの形成部位である半導体基板１の上部領域（Ａｌ膜２２の上部に位置する領域であり、半導体基板１の周縁付近の領域（周縁領域）の一部）では、当該上部領域を含む配線材料層となるように、Ａｌ膜２２を残す。この加工により、前者では上部配線２０が、後者では図４（ａ）（及び図３（ａ））のように周辺Ａｌ層２０ａが形成される。ここで、上部配線２０と周辺Ａｌ層２０ａとは非接続状態で独立に形成される。
【００２８】
周辺Ａｌ層２０ａは、ここでは半導体基板１の周縁領域で上部領域を含む島状に形成すれば良いが、例えば周縁領域で輪帯状に形成しても良い。周辺Ａｌ層２０ａは、図４（ａ）に示すように、上部領域の下方にＡｌ膜２２が確実に存在するように、上部領域を包含し、当該包含部分が半導体基板１の周縁へ向かってＡｌ非形成領域１ａへ張り出す突出部２０ｂを有するように加工形成されている。
次に、上部配線２０及び周辺Ａｌ層２０ａを覆うように、ＣＶＤ法等により絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜１７を形成する。
【００２９】
続いて、図４（ｂ）に示すように、上部領域に上部ＩＤ３０を形成する（ステップＳ３）。
詳細には、半導体基板１の上部領域に、例えば図３（ａ）のようにレーザビームを照射して、例えば層間絶縁膜１７、周辺Ａｌ層２０ａ、層間絶縁膜１５，１３，１１，８を開口するドット２４を適宜形成し、複数のドット２４から所定の数字や英字等の文字を刻印（マーキング）する。これにより、上部領域に複数のドット２４からなる上部ＩＤ３０が形成される。ドット２４は、例えば深さ３．０μｍ程度に形成される。
【００３０】
図５に、半導体基板１の平面図を示す。半導体基板１の表面には、複数の半導体チップ３２が行列状に複数設けられてチップ領域３１が形成されており、各半導体チップ３２は上記したＭＯＳトランジスタや配線構造が形成されて構成される。半導体基板１上でチップ領域３１の外周部分に例えば図示のように上記の上部領域が設けられ、この上部領域に上部ＩＤ３０が形成される。
ここで、複数のドット２４を形成する際に発生したパーティクルを除去するため、半導体基板１の表面に例えばブラシスクラバー処理を施しても良い。
【００３１】
上部ＩＤ３０は、図４（ｂ）のように、周辺Ａｌ層２０ａの突出部２０ｂの上方に形成される。半導体基板１の周縁領域は有用な素子構造が存在しないためにＩＤの形成位置として好適である。
しかしながら、上部ＩＤ３０が形成される周辺Ａｌ層２０ａを半導体基板１の周縁領域上に設ける場合、最上層の配線を形成する際に半導体基板の外周部(ウェーハエッジから数ｍｍ)の配線層を除去する場合があり、周辺Ａｌ層２０ａの周縁側の端部にはＡｌ膜の残存が不十分となることが懸念される。この場合、上部ＩＤ３０を形成すると、例えば図４（ｃ）に示すように、上部ＩＤ３０の一部がＡｌ非形成領域１ａにかかり、上部ＩＤ３０の下方にＡｌ膜の存在しない部分が生じる可能性がある。
そこで、上記のように周辺Ａｌ膜２０ａを上部領域を包含した突出部２０ｂを有するように形成することにより、周辺Ａｌ膜２０ａが確実に存在する部分に上部ＩＤ３０を形成することができる。
【００３２】
続いて、図３（ｂ）に示すように、層間絶縁膜１７上にポリイミド等の可視光を透過する（目視により視認できる）絶縁樹脂からなる保護膜１８を形成する（ステップＳ４）。
【００３３】
続いて、上部ＩＤ３０を読み取る（ステップＳ５）。
詳細には、半導体製造工程のラインに設置されている製造装置の自動読み取り装置を用いて、或いはユーザによる目視で上部ＩＤ３０を保護膜１８上から読み取る。
この読み取り時において、上部ＩＤ３０の下部に存する周辺Ａｌ膜２０ａは可視光に対して非透過であるため、周辺Ａｌ膜２０ａの存在により当該周辺Ａｌ膜２０ａよりも下層からの光が遮断される。このとき、周辺Ａｌ膜２０ａは上部配線２０とは非接触で独立に形成されており、この周辺Ａｌ膜２０ａの上方に上部ＩＤ３０が形成されているため、上部配線２０等に影響を及ぼすことなく読み取りができる。このように上部ＩＤ３０を設けることにより、半導体チップ３２の配線構成が複雑な多層構造を採り、しかも比較的浅い上部ＩＤ３０でも、容易且つ確実に当該上部ＩＤ３０を確認することができる。
更に、周辺Ａｌ膜２０ａの突出部２０ｂの存在により、Ａｌ膜が確実に存在する部分に上部ＩＤ３０が形成されているため、上記した遮光効果を確実に奏することができ、上部ＩＤ３０のより確実な確認が実現する。
【００３４】
続いて、半導体基板１を所定の検査装置（プローバ）を用いて、各半導体チップ３２のＭＯＳトランジスタや配線構造等の電気的特性を試験する（ステップＳ６）。
【００３５】
続いて、ステップＳ６の検査結果に基づき、当該半導体基板１における各半導体チップ３２が良品であるか不良品であるかを選別し、所定の登録部（不図示）にこの品質情報を上部ＩＤ３０の情報と関連付けて登録する（ステップＳ７）。
【００３６】
続いて、ステップＳ５と同様にして再び読み取り、ステップＳ７で良品と判断された半導体チップ３２のみの組み立てを行う（ステップＳ８）。
半導体チップ３２の組み立て工程は、関連会社や顧客先で行われる場合もあり、自動読み取り装置の機種は様々である。配線構造が多層になっても、配線工程後に形成した上部ＩＤ３０を用いれば、読み取りエラーが生じることなく、確実な工程管理を行うことができる。
【００３７】
以上説明したように、本実施形態によれば、半導体チップ３２の配線構成が複雑な多層構造を採る場合でも、半導体基板１に関する情報を表示するＩＤを自動読み取り装置により確実に読み取ることができ、またユーザの目視でも容易且つ確実な視認が可能となり、半導体基板１の信頼性の高い管理が実現される。
【００３８】
（変形例）
ここで、第１の実施形態の変形例について説明する。
図６は、第１の実施形態の変形例による半導体装置の製造方法を工程順に示すフロー図である。図７は、第１の実施形態の変形例による半導体装置の製造方法の主要工程における半導体基板の様子を示す概略断面図である。
なお、第１の実施形態で説明した構成部材や製造工程等については、同符号を付して詳しい説明を省略する。
【００３９】
本例では、第１の実施形態とほぼ同様に半導体装置を製造するが、保護膜を形成した後に上部ＩＤを形成する点で相違する。
即ち本例では、図６に示すように、第１の実施形態の図１と同様にステップＳ１，Ｓ２を経た後、ステップＳ４を実行し、図７（ａ）に示すように、層間絶縁膜１７上にポリイミド等の可視光を透過する（目視により視認できる）絶縁樹脂からなる保護膜１８を形成する。
【００４０】
続いて、ステップＳ３を実行し、上部領域に上部ＩＤ３０を形成する。
詳細には、半導体基板１の上部領域に、例えば図７（ｂ）に示すようにレーザビームを照射して、例えば保護膜１８、層間絶縁膜１７、周辺Ａｌ層２０ａ、層間絶縁膜１５，１３，１１，８を開口するドット２５を適宜形成し、複数のドット２５から所定の数字や英字等の文字を刻印（マーキング）する。これにより、上部領域に複数のドット２５からなる上部ＩＤ３０が形成される。
【００４１】
しかる後、第１の実施形態の図１と同様にステップＳ５〜Ｓ８を実行する。
本例によれば、半導体チップ３２の配線構成が複雑な多層構造を採る場合でも、半導体基板１に関する情報を表示するＩＤを自動読み取り装置により確実に読み取ることができ、またユーザの目視でも容易且つ確実な視認が可能となり、半導体基板１の信頼性の高い管理が実現される。
【００４２】
（第２の実施形態）
図８は、第２の実施形態による半導体装置の製造方法を工程順に示すフロー図である。図９は、第２の実施形態による半導体装置の製造方法で下部ＩＤの形成工程における半導体基板の様子を示す概略断面図である。
なお、第１の実施形態で説明した構成部材や製造工程等については、同符号を付して詳しい説明を省略する。
【００４３】
本実施形態では、第１の実施形態とほぼ同様に半導体装置を製造するが、ＭＯＳトランジスタを形成する前に、半導体基板に下部ＩＤを形成する点で相違する。
即ち本例では、図８に示すように、先ず半導体基板１に下部ＩＤを形成する（ステップＳ１１）。
【００４４】
ここでは、図１０に示すように、半導体基板１の下部領域（半導体基板１の周縁領域において、上部ＩＤ３０下に相当する部分とは異なる半導体基板１上の領域）に下部ＩＤ４０を形成する。
詳細には、図９に示すように、半導体基板１の下部領域に、例えばレーザビームを照射して、例えば深さ２．０μｍ〜６．０μｍ程度、ここでは３μｍ程度のドット４１を適宜形成し、複数のドット４１から所定の数字や英字等の文字を刻印（マーキング）する。これにより、半導体基板１の下部領域に複数のドット４１からなる下部ＩＤ４０が形成される。ここでドット４１は、２．０μｍよりも浅いと上部ＩＤ３０として十分な識別機能が果たせず、２５μｍよりも深いと膜剥離等の発生が懸念される。従って上記の範囲が適切である。
【００４５】
続いて、第１の実施形態の図１のステップＳ１，Ｓ２と同様のステップＳ１２，Ｓ１３を実行し、ＭＯＳトランジスタ及び配線構造を形成する。ここで、当該各製造工程において、下部ＩＤ４０によりトレーサビリティを追うことができる。
【００４６】
続いて、半導体基板１の下部ＩＤ４０を読み取る（ステップＳ１４）。
詳細には、半導体製造工程のラインに設置されている製造装置の自動読み取り装置を用いて、或いはユーザによる目視で下部ＩＤ４０を読み取る。
【００４７】
続いて、第１の実施形態の図１のステップＳ３と同様のステップＳ１５を実行し、下部ＩＤ４０と同様の内容、或いは下部ＩＤ４０の内容と適宜関連付けのある上部ＩＤ３０を形成する。上部ＩＤ３０は、図１０のように、第１の実施形態の図５と同様の部位に形成されるが、上部ＩＤ３０及び下部ＩＤ４０の形成部位は半導体基板１の周縁領域で適宜定めることができ、図１０に限定されるものではない。
【００４８】
しかる後、第１の実施形態の図１のステップＳ４〜Ｓ８と同様のステップＳ１６〜２０を実行する。
【００４９】
本実施形態によれば、半導体チップ３２の配線構成が複雑な多層構造を採る場合でも、半導体基板１に関する情報を表示するＩＤを自動読み取り装置により確実に読み取ることができ、またユーザの目視でも容易且つ確実な視認が可能となり、半導体基板１の信頼性の高い管理が実現される。
更に本実施形態では、下部ＩＤ４０は、ウェーハメーカにより半導体基板に形成されるベンダーマークのように深いものではないため、膜剥離等を惹起することなく、上部ＩＤ３０と共に当該半導体基板１のＩＤをより容易且つ確実に確認することができる。
【００５０】
（変形例）
ここで、第２の実施形態の変形例について説明する。
図１１は、第２の実施形態の変形例による半導体装置の製造方法を工程順に示すフロー図である。
なお、第２の実施形態で説明した構成部材や製造工程等については、同符号を付して詳しい説明を省略する。
【００５１】
本例では、第２の実施形態とほぼ同様に半導体装置を製造するが、保護膜を形成した後に上部ＩＤを形成する点で相違する。
即ち本例では、図１１に示すように、第２の実施形態の図８と同様にステップＳ１１〜Ｓ１４を経た後、ステップＳ１６を実行し、図７（ａ）と同様に、層間絶縁膜１７上にポリイミド等の可視光を透過する（目視により視認できる）絶縁樹脂からなる保護膜１８を形成する。
【００５２】
続いて、ステップＳ１５，Ｓ１７〜Ｓ２０を実行する。
本例によれば、半導体チップ３２の配線構成が複雑な多層構造を採る場合でも、半導体基板１に関する情報を表示するＩＤを自動読み取り装置により確実に読み取ることができ、またユーザの目視でも容易且つ確実な視認が可能となり、半導体基板１の信頼性の高い管理が実現される。
更に本例では、下部ＩＤ４０は、ウェーハメーカにより半導体基板に形成されるベンダーマークのように深いものではないため、膜剥離等を惹起することなく、上部ＩＤ３０と共に当該半導体基板１のＩＤをより容易且つ確実に確認することができる。
【００５３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５４】
（付記１）半導体基板上に半導体素子を形成する工程と、
前記半導体素子の上部に複数の配線を形成する工程と、
前記複数の配線上に絶縁膜を形成する工程と、
前記複数の配線のうちで最上層の配線の材料が存在する部分の上方に位置する前記絶縁膜に、当該半導体基板に関する情報を表示する上部ＩＤを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００５５】
（付記２）前記上部ＩＤをレーザビームを用いて形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００５６】
（付記３）前記半導体素子を形成する工程の前に、前記半導体基板の表面に当該半導体基板に関する情報を表示する下部ＩＤを形成する工程を更に含むことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００５７】
（付記４）前記下部ＩＤをレーザビームを用いて形成することを特徴とする付記３に記載の半導体装置の製造方法。
【００５８】
（付記５）前記最上層の配線の材料は、アルミニウム又はその合金であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記６）前記複数の配線を形成した後、絶縁樹脂からなる保護膜を形成する工程を更に含み、
前記保護膜を形成する前に、前記上部ＩＤを形成することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００６０】
（付記７）前記複数の配線を形成した後、前記上部領域上を含むように絶縁樹脂からなる保護膜を形成する工程を更に含み、
前記保護膜を形成した後に、前記上部ＩＤを形成することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００６１】
（付記８）表面に形成された半導体素子と、
前記半導体素子の上部に形成された複数の配線と、
前記複数の配線上に形成された絶縁層と、
前記複数の配線のうちで最上層の配線の材料が存在する部分の上方に位置する前記絶縁層に形成された、当該半導体基板に関する情報を表示する上部ＩＤと
を含むことを特徴とする半導体基板。
【００６２】
（付記９）前記表面に形成された、当該半導体基板に関する情報を表示する下部ＩＤを更に含むことを特徴とする付記８に記載の半導体基板。
【００６３】
（付記１０）前記上部領域上を含むように形成された、前記複数の配線を覆う絶縁樹脂からなる保護膜を更に含み、
前記保護膜に前記上部ＩＤが形成されていることを特徴とする付記８又は９に記載の半導体基板。
【００６４】
（付記１１）前記上部ＩＤは、前記最上層の配線の材料により前記最上層の配線と独立して形成された配線材料層の上方に設けられることを特徴とする付記８〜１０のいずれか１項に記載の半導体基板。
【００６５】
（付記１２）前記配線材料層は、前記半導体基板の周縁領域に設けられており、前記上部ＩＤが包含されるように、当該包含部分が前記半導体基板の周縁へ向かって突出した形状となるように形成されていることを特徴とする付記１１に記載の半導体基板。
【図面の簡単な説明】
【００６６】
【図１】第１の実施形態による半導体装置の製造方法を工程順に示すフロー図である。
【図２】第１の実施形態による半導体装置の製造方法の主要工程における半導体基板の様子を示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による半導体装置の製造方法の主要工程における半導体基板の様子を示す概略断面図である。
【図４】第１の実施形態による半導体基板の周縁領域を比較例と共に一部拡大して示す概略平面図である。
【図５】第１の実施形態による半導体基板を示す概略平面図である。
【図６】第１の実施形態の変形例による半導体装置の製造方法を工程順に示すフロー図である。
【図７】第１の実施形態の変形例による半導体装置の製造方法の主要工程における半導体基板の様子を示す概略断面図である。
【図８】第２の実施形態による半導体装置の製造方法を工程順に示すフロー図である。
【図９】第２の実施形態による半導体装置の製造方法で下部ＩＤの形成工程における半導体基板の様子を示す概略断面図である。
【図１０】第２の実施形態による半導体基板を示す概略平面図である。
【図１１】第２の実施形態の変形例による半導体装置の製造方法を工程順に示すフロー図である。
【符号の説明】
【００６７】
１  半導体基板
１ａ  Ａｌ非形成領域
２  素子分離構造
３  ゲート絶縁膜
４  ゲート電極
５  エクステンション領域
６  サイドウォール絶縁膜
７  ソース／ドレイン領域
８，１１，１３，１５，１７  層間絶縁膜
９，１６  Ｗプラグ
１２，１４  Ｃｕ配線
１８  保護膜
２０  上部配線
２０ａ  周辺Ａｌ層
２０ｂ  突出部
２１，２３  グルー膜
２２  Ａｌ膜
２４，２５，４１  ドット
３０  上部ＩＤ
３１  半導体チップ
３２チップ領域
４０  下部ＩＤ
【図１】
0005365022.tif 000002
【図２】
0005365022.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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