(57)【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面の第１の領域に設けられたＣＭＯＳ集積回路部；
（ｃ）前記半導体基板の前記第１の主面の第２の領域に設けられたショットキ・バリア・ダイオード部、
ここで、前記ショットキ・バリア・ダイオード部は以下を含む：
（ｃ１）前記第２の領域の前記第１の主面に設けられた第１のＮ型半導体領域；
（ｃ２）前記第１のＮ型半導体領域の前記第１の主面に設けられた開口を有する第１のフィールド絶縁膜領域；
（ｃ３）前記第１のフィールド絶縁膜領域の前記開口内の前記第１の主面に、前記第１のフィールド絶縁膜領域の内周に接して、それに沿うように設けられたＰ型ガードリング領域；
（ｃ４）前記Ｐ型ガードリング領域の内側において、前記第１のＮ型半導体領域が前記第１の主面に露出したショットキ接合カソード部；
（ｃ５）前記第１のフィールド絶縁膜領域の前記開口上の前記第１の主面に設けられたシリサイド膜；
（ｃ６）前記第１のフィールド絶縁膜領域の前記開口上の前記シリサイド膜上に設けられたアノード・コンタクト電極、
ここで、前記アノード・コンタクト電極は、前記Ｐ型ガードリング領域の上方に設けられており、
前記半導体基板はＰ型シリコン系基板であり、
前記ショットキ接合カソード部の中央部に前記Ｐ型ガードリング領域と間隔を置いて設けられた前記第１のＮ型半導体領域よりも高濃度であってショットキ接合を形成する濃度を有し、前記第１のＮ型半導体領域よりも浅い第２のＮ型半導体領域が設けられており、
前記第１のＮ型半導体領域と、前記半導体基板固有のＰ型不純物領域との間には、他のＰ型不純物領域が介在しないことを特徴とする。
【請求項２】
請求項１の半導体集積回路装置において、前記アノード・コンタクト電極は、前記ショットキ接合カソード部の上方には、設けられていない。
【請求項３】
請求項１の半導体集積回路装置において、前記Ｐ型ガードリング領域は、その全外周部において、前記第１のフィールド絶縁膜領域の前記内周と接している。
【請求項４】
請求項１の半導体集積回路装置において、前記Ｐ型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第１のＰ型不純物領域に囲まれている。
【請求項５】
請求項１の半導体集積回路装置において、前記アノード・コンタクト電極は、一体的に形成されている。
【請求項６】
請求項１の半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成している。
【請求項７】
請求項１の半導体集積回路装置において、前記Ｐ型ガードリング領域は、その内部開口の数が２以上の２次元多重連結形状を有する。
【請求項８】
請求項１の半導体集積回路装置において、前記Ｐ型ガードリング領域は、その内部開口の数が４以上の２次元多重連結形状を有する。
【請求項９】
請求項１の半導体集積回路装置において、前記アノード・コンタクト電極の形成は、前記シリサイド膜上面をスパッタ・エッチした直後に行われる。
【請求項１０】
請求項１の半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成しており、前記前記Ｐ型ガードリング領域に沿って、複数列配置されている。
【請求項１１】
請求項１の半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成しており、前記アノード・コンタクト電極列と前記Ｐ型ガードリング領域の内周との距離は、前記アノード・コンタクト電極列と前記Ｐ型ガードリング領域の外周との距離よりも、大きくされている。
【請求項１２】
請求項１の半導体集積回路装置において、
（ｉ）前記Ｐ型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第１のＰ型不純物領域に囲まれており、更に
（ｉｉ）前記第１のＮ型半導体領域と、前記半導体基板固有のＰ型不純物領域との間には、他のＰ型不純物領域が介在しない。
【請求項１３】
請求項１の半導体集積回路装置において、前記ショットキ・バリア・ダイオード部の前記第１のＮ型半導体領域は、リング状のＰ型アイソレーション領域によって、前記ＣＭＯＳ集積回路部から電気的に分離されている。
【請求項１４】
請求項１の半導体集積回路装置において、前記第１のフィールド絶縁膜領域の外周部の前記第１の主面は、
（ｉ）前記ショットキ・バリア・ダイオード部の前記第１のＮ型半導体領域は、リング状のＰ型アイソレーション領域によって、前記ＣＭＯＳ集積回路部から電気的に分離されており、
（ｉｉ）前記第１のフィールド絶縁膜領域の外周部の前記第１の主面は、前記Ｐ型アイソレーション領域よりも高濃度のリング状のＰ型アイソレーション・コンタクト領域により囲まれている。
【請求項１５】
請求項１の半導体集積回路装置において、前記第１のフィールド絶縁膜領域の前記開口と異なる開口に、前記第１のＮ型半導体領域よりも高濃度のＮ型カソード・コンタクト領域が設けられている。
【請求項１６】
請求項１の半導体集積回路装置において、前記アノード・コンタクト電極がない部分における前記シリサイド膜の厚さは、２０ｎｍから３０ｎｍである。
【請求項１７】
請求項１の半導体集積回路装置は、ＬＣＤドライバである。
【請求項１８】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面の第１の領域に設けられたＣＭＯＳ集積回路部；
（ｃ）前記半導体基板の前記第１の主面の第２の領域に設けられたショットキ・バリア・ダイオード部、
ここで、前記ショットキ・バリア・ダイオード部は以下を含む：
（ｃ１）前記第２の領域の前記第１の主面に設けられた第１のＮ型半導体領域；
（ｃ２）前記第１のＮ型半導体領域の前記第１の主面に設けられた開口を有する第１のフィールド絶縁膜領域；
（ｃ３）前記第１のフィールド絶縁膜領域の前記開口内の前記第１の主面に、前記第１のフィールド絶縁膜領域の内周に接して、それに沿うように設けられたＰ型ガードリング領域、ここで、前記Ｐ型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第１のＰ型不純物領域に囲まれている；
（ｃ４）前記Ｐ型ガードリング領域の内側において、前記第１のＮ型半導体領域が前記第１の主面に露出したショットキ接合カソード部；
（ｃ５）前記第１のフィールド絶縁膜領域の前記開口上の前記第１の主面に設けられたシリサイド膜；
（ｃ６）前記第１のフィールド絶縁膜領域の前記開口上の前記シリサイド膜上に設けられたアノード・コンタクト電極、
ここで、前記アノード・コンタクト電極は、前記Ｐ型ガードリング領域の上方に設けられており、
前記半導体基板はＰ型シリコン系基板であり、
前記ショットキ接合カソード部の中央部に前記Ｐ型ガードリング領域と間隔を置いて設けられた前記第１のＮ型半導体領域よりも高濃度であってショットキ接合を形成する濃度を有し、前記第１のＮ型半導体領域よりも浅い第２のＮ型半導体領域が設けられており、
前記第１のＮ型半導体領域と、前記半導体基板固有のＰ型不純物領域との間には、他のＰ型不純物領域が介在しておらず、
前記半導体集積回路装置の製造方法は以下の工程を含む：
（ｘ）前記半導体基板の前記第１の主面にＰ型不純物を導入することによって、前記ＣＭＯＳ集積回路部のＮ型ＭＯＳＦＥＴが形成されるＰ型ウエル領域と、前記ショットキ・バリア・ダイオード部の前記第１のＰ型不純物領域を同時に形成する工程。
【請求項１９】
請求項１８の半導体集積回路装置の製造方法において、前記半導体集積回路装置はＬＣＤドライバである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）または半導体集積回路装置（または半導体装置）の製造方法におけるダイオード組み込み技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００６−３１０５５５号公報（特許文献１）または米国特許公開２００６−０２４４０５０号公報（特許文献２）には、半導体集積回路装置に組み込まれたショットキー・バリア・ダイオードに関して、Ｐ型ガードリングの上部にのみ電極を形成する技術が開示されている。ここでは、素子分離領域の欠陥による耐圧の低下を避けるために、Ｐ型ガードリングと素子分離領域のフィールド絶縁膜との間に間隔を置いている。
【０００３】
日本特開２００１−２１０８３９号公報（特許文献３）または米国特許第６８０３６４４号公報（特許文献４）には、半導体集積回路装置に組み込まれたツェナー・ダイオードに関して、ＰＮ接合が形成された領域を避け、周辺の深い不純物領域の上部にのみ電極を形成する技術が開示されている。
【０００４】
【特許文献１】特開２００６−３１０５５５号公報
【特許文献２】米国特開２００６−０２４４０５０号公報
【特許文献３】特開２００１−２１０８３９号公報
【特許文献４】米国特許第６８０３６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
表示用装置として広く実用化されている液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）などは、更なる高精細化、長寿命化などに向けて開発が進められている。ＬＣＤの動作制御には、ＬＣＤ駆動用集積回路（ＬＣＤドライバ）と称される半導体装置が用いられる。
【０００６】
ＬＣＤドライバのみならず、電源に近い箇所で用いる駆動用集積回路においては、例えば電源印加時の電圧逆転により主要装置内に導入される逆方向電流が、特に寄生素子などにおいて異常な発熱を引き起こす、所謂ラッチアップ現象の原因となり得る。このようなラッチアップ現象を防止するためのデバイスとして、各種ドライバには、その主要部への逆方向電流を整流するダイオードが内蔵されている。特に、本発明者らが検討したＬＣＤドライバでは、ショットキー・バリア・ダイオード（Schottky Barrier Diode）が適用されている。
【０００７】
従来、ディスクリート製品として製造されたショットキー・バリア・ダイオードでラッチアップ防止用の回路を構成し、外付けの形でＬＣＤドライバに搭載していた。これに対し、本発明者らの検討によれば、近年のＬＣＤの需要動向として、移動通信端末などへの搭載が急速に増加していることなどから、ＬＣＤドライバ自体の小型チップ化、低消費電力化の要求などがなされており、ショットキー・バリア・ダイオードをＬＣＤドライバに内蔵させる技術が考案されている。特に、ＬＣＤドライバを形成するチップ内にショットキー・バリア・ダイオードを作り込むことで、省スペースで低消費電力であるＬＣＤドライバを、低コストで実現することが望まれている。
【０００８】
このような場合、一般に電流量確保のため、ショットキー接合領域上に多数のコンタクト電極（たとえば、ＴｉＮ等のバリア・メタル層を有するタングステン・プラグ）をマトリクス状に密集配置することが行われている。このバリア・メタル層を堆積する前に、コンタクトホールの底のシリサイド層（たとえばコバルト・シリサイド）の表面をスパッタ・エッチング処理することが広く行われている。
【０００９】
ところが、本願発明者らが検討したところにより、このようにショットキー接合領域上に電極を配置した構造（「接合上電極型」と言う）では、このスパッタ・エッチング量の変化により、ショットキー・バリア・ダイオードの逆方向リーク電流が変動することが明らかにされた。このような一見、比較的関係の薄い処理パラメータの変動により、デバイス・パラメータが変化することは、そのデバイスの特性管理上、見過ごせない問題となる。本願発明は、このような問題を解決するためになされたものである。
【００１０】
本発明の目的は、特性ばらつきの少ないショットキー・バリア・ダイオード（以下「ＳＢＤ」という）の半導体集積回路装置への組み込み技術を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、本願発明は、周辺の素子分離領域に接したガードリング上に、コンタクト電極を配置したショットキー・バリア・ダイオード（以下「ガードリング上電極型」と言う）を有する半導体集積回路装置である。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、半導体集積回路装置への組み込み型ショットキー・バリア・ダイオードのコンタクト電極を周辺の素子分離領域に接したガードリング上に集めることによって、他のプロセス・パラメータからのデバイス特性への影響を低減することができる。
【発明を実施するための最良の形態】
【００１６】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１７】
１．以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面の第１の領域に設けられたＣＭＯＳ集積回路部；
（ｃ）前記半導体基板の前記第１の主面の第２の領域に設けられたショットキ・バリア・ダイオード部、
ここで、前記ショットキ・バリア・ダイオード部は以下を含む：
（ｃ１）前記第２の領域の前記第１の主面に設けられた第１のＮ型半導体領域；
（ｃ２）前記第１のＮ型半導体領域の前記第１の主面に設けられた開口を有する第１のフィールド絶縁膜領域；
（ｃ３）前記第１のフィールド絶縁膜領域の前記開口内の前記第１の主面に、前記第１のフィールド絶縁膜領域の内周に接して、それに沿うように設けられたＰ型ガードリング領域；
（ｃ４）前記Ｐ型ガードリング領域の内側において、前記第１のＮ型半導体領域が前記第１の主面に露出したショットキ接合カソード部；
（ｃ５）前記第１のフィールド絶縁膜領域の前記開口上の前記第１の主面に設けられたシリサイド膜；
（ｃ６）前記第１のフィールド絶縁膜領域の前記開口上の前記シリサイド膜上に設けられたアノード・コンタクト電極、
ここで、前記アノード・コンタクト電極は、主に前記Ｐ型ガードリング領域の上方に設けられている。
【００１８】
２．前記１項の半導体集積回路装置において、前記アノード・コンタクト電極は、前記ショットキ接合カソード部の上方には、設けられていない。
【００１９】
３．前記１または２項の半導体集積回路装置において、前記Ｐ型ガードリング領域は、その全外周部において、前記第１のフィールド絶縁膜領域の前記内周と接している。
【００２０】
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記Ｐ型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第１のＰ型不純物領域に囲まれている。
【００２１】
５．前記１から４項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極は、一体的に形成されている。
【００２２】
６．前記１から４項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成している。
【００２３】
７．前記１から６項のいずれか一つの半導体集積回路装置において、前記Ｐ型ガードリング領域は、その内部開口の数が２以上の２次元多重連結形状を有する。
【００２４】
８．前記１から６項のいずれか一つの半導体集積回路装置において、前記Ｐ型ガードリング領域は、その内部開口の数が４以上の２次元多重連結形状を有する。
【００２５】
９．前記１から８項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極の形成は、前記シリサイド膜上面をスパッタ・エッチした直後に行われる。
【００２６】
１０．前記１から４および６から９項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成しており、前記前記Ｐ型ガードリング領域に沿って、複数列配置されている。
【００２７】
１１．前記１から４および６から１０項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成しており、前記アノード・コンタクト電極列と前記Ｐ型ガードリング領域の内周との距離は、前記アノード・コンタクト電極列と前記Ｐ型ガードリング領域の外周との距離よりも、大きくされている。
【００２８】
１２．前記１から１１項のいずれか一つの半導体集積回路装置において、前記ショットキ接合カソード部の中央部に前記Ｐ型ガードリング領域と間隔を置いて設けられた前記第１のＮ型半導体領域よりも高濃度であってショットキ接合を形成する濃度を有し、前記第１のＮ型半導体領域よりも浅い第２のＮ型半導体領域が設けられている。
【００２９】
１３．前記１から１２項のいずれか一つの半導体集積回路装置において、前記半導体基板はＰ型シリコン系基板である。
【００３０】
１４．前記１から１３項のいずれか一つの半導体集積回路装置において、
（ｉ）前記半導体基板はＰ型シリコン系基板であり、
（ｉｉ）前記Ｐ型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第１のＰ型不純物領域に囲まれており、更に
（ｉｉｉ）前記第１のＮ型半導体領域と、前記半導体基板固有のＰ型不純物領域との間には、他のＰ型不純物領域が介在しない。
【００３１】
１５．前記１から１４項のいずれか一つの半導体集積回路装置において、
（ｉ）前記半導体基板はＰ型シリコン系基板であり、
（ｉｉ）前記ショットキ接合カソード部の中央部に前記Ｐ型ガードリング領域と間隔を置いて設けられた前記第１のＮ型半導体領域よりも高濃度であってショットキ接合を形成する濃度を有し、前記第１のＮ型半導体領域よりも浅い第２のＮ型半導体領域が設けられており、更に
（ｉｉｉ）前記第１のＮ型半導体領域と、前記半導体基板固有のＰ型不純物領域との間には、他のＰ型不純物領域が介在しない。
【００３２】
１６．前記１から１５項のいずれか一つの半導体集積回路装置において、前記ショットキ・バリア・ダイオード部の前記第１のＮ型半導体領域は、リング状のＰ型アイソレーション領域によって、前記ＣＭＯＳ集積回路部から電気的に分離されている。
【００３３】
１７．前記１から１６項のいずれか一つの半導体集積回路装置において、前記第１のフィールド絶縁膜領域の外周部の前記第１の主面は、
（ｉ）前記ショットキ・バリア・ダイオード部の前記第１のＮ型半導体領域は、リング状のＰ型アイソレーション領域によって、前記ＣＭＯＳ集積回路部から電気的に分離されており、
（ｉｉ）前記第１のフィールド絶縁膜領域の外周部の前記第１の主面は、前記Ｐ型アイソレーション領域よりも高濃度のリング状のＰ型アイソレーション・コンタクト領域により囲まれている。
【００３４】
１８．前記１から１７項のいずれか一つの半導体集積回路装置において、前記第１のフィールド絶縁膜領域の前記開口と異なる開口に、前記第１のＮ型半導体領域よりも高濃度のＮ型カソード・コンタクト領域が設けられている。
【００３５】
１９．前記１から１８項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極がない部分における前記シリサイド膜の厚さは、２０ｎｍから３０ｎｍである。
【００３６】
２０．前記１から１９項のいずれか一つの半導体集積回路装置において、前記シリサイド膜はコバルト・シリサイドを主要な成分とする膜である。
【００３７】
２１．前記１から１９項のいずれか一つの半導体集積回路装置において、前記シリサイド膜はニッケル・シリサイドを主要な成分とする膜である。
【００３８】
２２．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面の第１の領域に設けられたＣＭＯＳ集積回路部；
（ｃ）前記半導体基板の前記第１の主面の第２の領域に設けられたショットキ・バリア・ダイオード部、
ここで、前記ショットキ・バリア・ダイオード部は以下を含む：
（ｃ１）前記第２の領域の前記第１の主面に設けられた第１のＮ型半導体領域；
（ｃ２）前記第１のＮ型半導体領域の前記第１の主面に設けられた開口を有する第１のフィールド絶縁膜領域；
（ｃ３）前記第１のフィールド絶縁膜領域の前記開口内の前記第１の主面に、前記第１のフィールド絶縁膜領域の内周に接して、それに沿うように設けられたＰ型ガードリング領域、ここで、前記Ｐ型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第１のＰ型不純物領域に囲まれている；
（ｃ４）前記Ｐ型ガードリング領域の内側において、前記第１のＮ型半導体領域が前記第１の主面に露出したショットキ接合カソード部；
（ｃ５）前記第１のフィールド絶縁膜領域の前記開口上の前記第１の主面に設けられたシリサイド膜；
（ｃ６）前記第１のフィールド絶縁膜領域の前記開口上の前記シリサイド膜上に設けられたアノード・コンタクト電極、
ここで、前記アノード・コンタクト電極は、主に前記Ｐ型ガードリング領域の上方に設けられており、
前記半導体集積回路装置の製造方法は以下の工程を含む：
（ｘ）前記半導体基板の前記第１の主面にＰ型不純物を導入することによって、前記ＣＭＯＳ集積回路部のＮ型ＭＯＳＦＥＴが形成されるＰ型ウエル領域と、前記ショットキ・バリア・ダイオード部の前記第１のＰ型不純物領域をほぼ同時に形成する工程。
【００３９】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン系部材」または「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４１】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４２】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４３】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４４】
６．「ＭＯＳ」とは、語源的には「Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ」の意味であり、具体的にシリコン系半導体に例をとれば、ポリシリコン（ポリサイド、ポリメタルその他のメタル電極）、シリコン酸化膜（ゲート酸化膜またはゲート絶縁膜）、及びシリコン系半導体（ＧａＡｓその他の半導体）等からなる構造をさすが、一般に、広義に「ＭＩＳ」すなわち、「Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ」の意味で使用されているので、本願もそれに従う。したがって、ゲート絶縁膜がシリコン・ナイトライドその他のＨｉ−ｋ絶縁膜の場合も、当然に含まれる。
【００４５】
７．「リング状の領域」は、本願においては、その内部に比較的大きな開口部を少なくとも一つ有する２次元多重重連結領域に対応する。すなわち、実質的に開口を有さない２次元単連結領域（なお、ここでは、領域に差し渡しに比較して、あまりに小さな開口は開口とはみなさない）ではないことを表す。従って、「リング」といっても、その外部輪郭形状は円形や楕円形に限定されず、正方形、長方形、その他の形状も含むことは言うまでもない。
【００４６】
７．プロセスの説明において、「同時に」とは、言うまでもないことであるが、文脈より、そうでないことが明らかである場合を除き、「同一の単位ステップまたはステップの単位セットにより」という意味であり、「時間的に厳密に同時に」ということではない。
【００４７】
８．添付図面中のいわゆる拡散領域（不純物ドープ領域または不純物領域）の表示は、主に製造プロセス中のイオン注入のためのマスク呼称を用いて示した。すなわち、
ＰＳＤ：主にＰ型ＭＯＳＦＥＴの高濃度ソース・ドレイン領域、
ＰＷ：主に直接Ｐ型ＭＯＳＦＥＴを形成するＰ型ウエル領域（Ｐ型内部ウエル）、
ＰＶ：主に電界緩和用のＰ型中間濃度領域、
ＰｉＳＯ：主にＰ型アイソレーション領域、
ＮＳＤ：主にＮ型ＭＯＳＦＥＴの高濃度ソース・ドレイン領域、
ＮＷ：主に直接Ｎ型ＭＯＳＦＥＴを形成するＮ型ウエル領域（Ｎ型内部ウエル）、
ＮＶ：主に電界緩和用のＮ型中間濃度領域、
ＤＮＷ：主に２重ウエルの低濃度Ｎウエル、埋め込みＮ型領域等のである。ここで、一般的濃度関係の概略は、それぞれＰＳＤ＞ＰＷ＞ＰＶ＞ＰｉＳＯ＞Ｐ−Ｓｕｂ(Ｐ型基板の固有のＰ型不純物濃度)、ＮＳＤ＞ＮＷ＞ＮＶ＞ＤＮＷである。
【００４８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４９】
また、本願の各実施の形態では、上述のＬＣＤドライバにショットキー・バリア・ダイオードを内蔵した場合を例示している。すなわち、ショットキー・バリア・ダイオードを、液晶ディスプレイを駆動させるための各集積回路（低耐圧ＭＯＳＦＥＴ、中耐圧ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴ）と同一チップ上に形成した場合を例示している。しかし、本願で例示するショットキー・バリア・ダイオードは、特にＬＣＤドライバに内蔵したものに限られるものではなく、ショットキー・バリア・ダイオードを内蔵する他の集積回路に適用することができる。
【００５０】
１ａ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ａ、すなわち「基本構造」）等の説明(主に図１から図４）
図１は接合上電極型ショットキー・バリア・ダイオードの逆方向リーク電流のコンタクト・バリア・メタル成膜前スパッタ・エッチ量依存性を示す統計データである。すなわち、コバルト・シリサイド膜をスパッタ・エッチした厚さによって、ショットキー・バリア・ダイオードの逆方向リーク電流（印加電圧１２ボルト、温度摂氏２５度）がどのように分布するかをそれぞれのサンプル集合（スパッタ・エッチ量で分類された）の逆方向リーク電流の標準偏差（σ）で規格化して示したものである。回帰直線（または回帰直線）が立っているほど、ばらつきが少ないといえる。これによると、スパッタ・エッチ量によっては、逆方向リーク電流が大きくばらつく結果となることがわかる。
【００５１】
この原因は、シリコン基板（基板の上部Ｎ型部分）とコバルト・シリサイド膜との間で、ショットキー接合を形成しているため、スパッタ・エッチによりコバルト・シリサイド膜（アノード）が薄くなると、直上の接続電極の影響を直接受けるためと考えられる。
【００５２】
図２は本願の一実施の形態である半導体集積回路装置に組み込まれたガードリング上電極型のショットキー・バリア・ダイオード（デバイス構造１）の断面構造図である。図３は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ａ）の要部領域１２の拡大断面構造図である。図４は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ａ）のＸ−Ｘ’断面が図２に対応する上面構造図（ショットキー・バリア・ダイオード部３７）である。半導体基板１の第１の主面１ｆ上の第１の領域３６および第２の領域３８には、ＣＭＯＳデバイス等が集積されたＣＭＯＳ集積回路部３５（第１の領域３６）と、ここで説明するショットキー・バリア・ダイオード部３７（以下に説明する他のショットキー・バリア・ダイオード部が設けられる部分を含めて第２の領域３８とする）がある。これらに基づいて、前記デバイス構造１（主にデバイス構造１ａ）の説明を行う。
【００５３】
図２から図４に示すように、前記実施の形態のショットキー・バリア・ダイオードは、一般にＰ型シリコン単結晶基板１（Ｐ型シリコン系基板）の上面（すなわち第１の主面１ｆ、一方、下面は裏面すなわち第２の主面１ｒ）及びその近傍を含むＮ型半導体領域２（カソード）に作られる。このＮ型半導体領域２は周辺を囲むＰ型素子分離領域４と下方のＰ型埋め込み領域３（以下に説明するようにＳＢＤ部の下部のＰ型埋め込み領域３は必要に応じて、省略したり、Ｎ型埋め込み領域ＤＮＷ等で置き換えることができる）によって、その他の領域から素子分離されている。基板１の上面には多数の開口を有するＳＴＩ（Shallow Trench Isolation）型のフィールド絶縁膜５がほぼ全面に設けられている。このフィールド絶縁膜５で覆われた領域は、図４においては、実線の矢印（境界は太い点線で示す）で示されている。また、フィールド絶縁膜５で覆われた領域の端部を太い点線で明示した（その他の上面図においても同じ）。図４において、たとえば領域２ｂはＮ型半導体領域２（第１のＮ型半導体領域）上でフィールド絶縁膜５で覆われた領域である。フィールド絶縁膜５の内、矢印４０で示された部分が第１のフィールド絶縁膜領域４０である。一方、矢印４１で表された部分が、その外側のフィールド絶縁膜領域である。この第１のフィールド絶縁膜領域４０の正方形又は長方形（その他の形状であってもよい）の開口、すなわちショットキー接合用開口３１（ショットキ・ダイオード主要部に対応する）の周辺部にはフィールド絶縁膜５に接して、高濃度のＰ型ガードリング領域９が設けられている（ショットキ・ダイオード主要部３１からＰ型ガードリング領域９を除いた部分はショットキ接合カソード部３９である）。その外側には、Ｎ型ボディ・コンタクト用開口領域３２が設けられている。開口領域３２には高濃度のＮ型ボディ・コンタクト領域７（すなわちＮ型カソード・コンタクト領域）が設けられており、その下部には、それよりも不純物濃度が若干薄いＮ型半導体領域８が電界緩和領域として設けられている。さらに、その外側のＰ型素子分離領域４（Ｐ型アイソレーション領域）上には、環状のＰ型ボディ・コンタクト用開口領域３３（すなわち、Ｐ型アイソレーション・コンタクト領域）が設けられている（フィールド絶縁膜５の内、Ｐ型ボディ・コンタクト用開口領域３３の内側の部分が、第１のフィールド絶縁膜領域４０にあたる。一方、Ｐ型ボディ・コンタクト用開口領域３３の反対側は外部分フィールド絶縁膜領域４１である。）。この開口領域３３には、高濃度のＰ型ボディ・コンタクト領域１３が設けられている。これらの開口領域３１，３２，３３の半導体基板表面部には、それぞれコバルト・シリサイド膜１０が形成されている。そして、これらの開口領域３１，３２，３３のそれぞれのコバルト・シリサイド膜１０上には、コンタクト電極１１，１４，１５がそれぞれ設けられている。ここで、開口領域３１においては、Ｎ型半導体領域２が表面に出ている部分２ａ（図４）には、原則として、アノード・コンタクト電極１１を設けず、Ｐ型ガードリング領域９が設けられている部分の上部に、アノード・コンタクト電極１１を集中配置している。これは、先に説明したように、ショットキー接合を形成する部分の上部にアノード・コンタクト電極１１を設けると、コバルト・シリサイド膜１０のスパッタ・エッチ量の変動により、ショットキー・バリア・ダイオードの特性が変動することを防止するためである。ここで、アノード・コンタクト電極１１の位置は、合わせずれによって、Ｐ型ガードリング領域９からはみ出さないように、Ｐ型ガードリング領域９の内側端部から十分に距離を取ることが望ましい。すなわち、アノード・コンタクト電極列（より正確にはその内端）とＰ型ガードリング領域９の内周との距離は、アノード・コンタクト電極列（より正確にはその外端）とＰ型ガードリング領域９の外周との距離よりも、大きくされている。
【００５４】
このＳＢＤ構造の長所は、Ｐ型ガードリング領域９が第１のフィールド絶縁膜領域４０のショットキー接合用開口３１の外周、すなわち、第１のフィールド絶縁膜領域４０の内周と接して形成されているので、ＳＢＤの耐圧等の動作特性がフィールド端部の影響を受けにくいことである。また、アノード・コンタクト電極１１が多数のドット状電極に分かれているので、リソグラフィの最適化が容易に行えるメリットがある。
【００５５】
１ｂ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｂ、すなわち「２列配置」）等の説明（主に図２及び図５から図６）
この例は、前記セクション１ａの例の平面レイアウト上の変形例であり、異なる部分のみを説明する。
【００５６】
図５は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｂ）の要部領域１２の拡大断面構造図である。図６は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｂ）のＸ−Ｘ’断面が図２に対応する上面構造図である。これらに基づいて、前記デバイス構造１ｂの説明を行う。
【００５７】
この例では、図５及び図６に示すように、電流容量を確保するために、Ｐ型ガードリング領域９の上方にコンタクト電極１１を２列（複数列）に配置している。
【００５８】
このＳＢＤ構造の特徴は、アノード・コンタクト電極列が複数列形成されているので、一列の場合と比較して、高い順方向電流容量を確保できるメリットがある点にある。他の長所は、先と同様に、Ｐ型ガードリング領域９が第１のフィールド絶縁膜領域４０のショットキー接合用開口３１の外周、すなわち、第１のフィールド絶縁膜領域４０の内周と接して形成されているので、ＳＢＤの耐圧等の動作特性がフィールド端部の影響を受けにくいことである。また、アノード・コンタクト電極１１が多数のドット状電極に分かれているので、リソグラフィの最適化が容易に行えるメリットがある。
【００５９】
１ｃ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｃ、すなわち「格子状配置」）等の説明（主に図２及び図７から図８）
この例は、前記セクション１ａから１ｂの例の平面レイアウト上のその他の変形例であり、異なる部分のみを説明する。
【００６０】
図７は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｃ）の要部領域１２の拡大断面構造図である。図８は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｃ）のＸ−Ｘ’断面が図２に対応する上面構造図である。これらに基づいて、前記デバイス構造１ｃの説明を行う。
【００６１】
この例では、図８に示すように、電流容量を確保するとともに、Ｎ型半導体領域２内での電流分布の均一化のために、Ｐ型ガードリング領域９自体の平面形状（上面形状）を格子状または内部開口の数が２以上の２次元多重連結体としている。この場合、内部開口の数を４以上とすると特に好適である。
【００６２】
このＳＢＤ構造の特徴は、Ｐ型ガードリング領域９が２次元５重連結構造（３重連結、４重連結でも効果がある）であるので、電流パスが広く取れるので、コバルト・シリサイド層の寄生抵抗を低減できるメリットがある点にある。他の長所は、先と同様に、Ｐ型ガードリング領域９が第１のフィールド絶縁膜領域４０のショットキー接合用開口３１の外周、すなわち、第１のフィールド絶縁膜領域４０の内周と接して形成されているので、ＳＢＤの耐圧等の動作特性がフィールド端部の影響を受けにくいことである。また、アノード・コンタクト電極１１が多数のドット状電極に分かれているので、リソグラフィの最適化が容易に行えるメリットがある。また、アノード・コンタクト電極１１を配置できる面積が増えるメリットもある。この場合は、電極がドット状でも、一体型でも同じである。
【００６３】
１ｄ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｄ、すなわち「連続体電極」）等の説明（主に図２及び図９）
この例は、前記セクション１ａから１ｃの例の平面レイアウト上の更にその他の変形例であり、異なる部分のみを説明する。
【００６４】
図９は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｄ）のＸ−Ｘ’断面が図２に対応する上面構造図である。これに基づいて、前記デバイス構造１ｄの説明を行う。
【００６５】
この例では、図９に示すように、電流容量を確保するために、Ｐ型ガードリング領域９の上方に環状連続体のコンタクト電極１１を配置している。この方式は、フォトリソグラフィ上の条件設定上の困難はあるものの、コンタクト面積を十分に確保する上で有効である。レイアウト上は、先に説明したように、コンタクト電極１１が、合わせずれにより、Ｎ型半導体領域２が表面に出ている部分２ａにはみ出さないように、Ｐ型ガードリング領域９の内側端部から十分に距離を取ることが望ましい。一方、Ｐ型ガードリング領域９の外側端部から若干はみだしても、電流容量は若干減少するものの、特性上、特に問題は起きない。
【００６６】
このＳＢＤ構造の特徴は、アノード・コンタクト電極１１が一体的に形成されているので、面積の割には電流容量が高く取れるメリットがある点にある。他の長所は、先と同様に、Ｐ型ガードリング領域９が第１のフィールド絶縁膜領域４０のショットキー接合用開口３１の外周、すなわち、第１のフィールド絶縁膜領域４０の内周と接して形成されているので、ＳＢＤの耐圧等の動作特性がフィールド端部の影響を受けにくいことである。
【００６７】
２ａ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ａ、すなわち「中央高濃度領域」）等の説明(主に図１０から図１２）
この例は、前記セクション１ａから１ｄの例の縦構造上の変形例であり、異なる部分のみを説明する。
【００６８】
図１０は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２）の断面構造図である。図１１は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ａ）の要部領域１２の拡大断面構造図である。図１２は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ａ）のＸ−Ｘ’断面が図１０に対応する上面構造図である。これらに基づいて、前記デバイス構造２（主にデバイス構造２ａ）の説明を行う。
【００６９】
この例では、図１０から図１２に示すように、逆方向耐圧を改善するために、Ｎ型半導体領域２１（前記例の第１のＮ型半導体領域に対応）の濃度を落としている。これによって、耐圧は向上するが、順方向電流特性は、悪くなるので、ショットキー接合用開口３１の中央部表面に、Ｎ型半導体領域２１よりも不純物濃度の濃いＮ型半導体領域１７（すなわち、第２のＮ型半導体領域）を設けることにより、順方向電流特性の向上を図ったものである。この場合は、パンチスルーの防止のために、Ｎ型半導体領域１７の下部にはＰ型埋め込み領域３を設けないことが望ましい。ただし、パンチスルーの問題が発生しないか又はほとんど問題とならない場合には、Ｐ型埋め込み領域３を設けてもよいことは言うまでもない。
【００７０】
２ｂ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ｂ、すなわち「中央高濃度領域＋２列配置」）等の説明（主に図１０及び図１３から図１４）
この例は、前記セクション１ａから１ｄの例を基礎としたセクション２ａの例の縦構造上の変形例であり、それらと異なる部分のみを説明する。
【００７１】
図１３は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ｂ）の要部領域１２の拡大断面構造図である。図１４は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ｂ）のＸ−Ｘ’断面が図１０に対応する上面構造図である。これらに基づいて、前記デバイス構造２ｂの説明を行う。
【００７２】
この例では、図１３及び図１４に示すように、順方向電流の増加に対応して、セクション２と同様に、Ｐ型ガードリング領域９の上方にコンタクト電極１１を２列（複数列）に配置している。
【００７３】
３ａ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ａ、すなわち「ガードリング緩和領域」）等の説明(主に図１５から図１７）
この例は、前記セクション１ａから１ｄの例を基礎とした２ａ及び２ｂの例の縦構造上のその他の変形例であり、異なる部分のみを説明する。
【００７４】
図１５は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ａ）の断面構造図である。図１６は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ａ）の要部領域１２の拡大断面構造図である。図１７は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ａ）のＸ−Ｘ’断面が図１５に対応する上面構造図である。これらに基づいて、前記デバイス構造３ａの説明を行う。
【００７５】
この例では、図１５および図１６に示すように、高濃度のＰ型ガードリング領域９の周辺に、それよりも不純物濃度が低濃度のＰ型半導体領域１８（すなわち第１のＰ型不純物領域）を設けることにより、逆方向耐圧の向上を図ったものである。ここで、図２のようにＮ型半導体領域２の下部にＰ型埋め込み領域３があると、パンチスルーを生じやすいので、たとえば、Ｎ型半導体領域２よりも不純物濃度が低濃度のＮ型埋め込み半導体領域２２等とすることが望ましい。
【００７６】
このＳＢＤ構造の特徴は、高濃度のＰ型ガードリング領域９の周辺に、それよりも不純物濃度が低濃度のＰ型半導体領域１８（電界緩和領域）が設けられているので、逆方向耐圧を改善することができる点にある。また、Ｎ型半導体領域２の下部にＰ型埋め込み領域３ではなく、Ｎ型半導体領域２よりも不純物濃度が低濃度のＮ型埋め込み半導体領域２２となっているので、順方向電流の経路抵抗を低減できるメリットがある。
【００７７】
３ｂ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｂ、すなわち「ガードリング緩和領域＋２列配置」）等の説明(主に図１５及び図１８から図１９）
この例は、前記セクション１ａから１ｄ及び２ａ及び２ｂの例を基礎とした３ａの例の縦構造上のその他の変形例であり、異なる部分のみを説明する。
【００７８】
図１８は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｂ）の要部領域１２の拡大断面構造図である。図１９は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｂ）のＸ−Ｘ’断面が図１５に対応する上面構造図である。
【００７９】
この例では、図１８および図１９に示すように、セクション１ｂまたは２ｂの例と同様に、電流容量を確保するために、Ｐ型ガードリング領域９の上方にコンタクト電極１１を２列（複数列）に配置している。
【００８０】
３ｃ．本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｃ、すなわち「ガードリング緩和領域＋格子状配置」）等の説明(主に図１５及び図２０から図２１）
この例は、前記セクション１ａから１ｄ及び２ａ及び２ｂの例を基礎とした３ａ及び３ｂの例の縦構造上のその他の変形例であり、異なる部分のみを説明する。
【００８１】
図２０は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｃ）の要部領域１２とその周辺の拡大断面構造図である。図２１は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｃ）のＸ−Ｘ’断面が図１５に対応する上面構造図である。
【００８２】
この例では、図２０および図２１に示すように、セクション１ｃの例と同様に、電流容量を確保するとともに、Ｎ型半導体領域２内での電流分布の均一化のために、緩和領域１８を伴ったＰ型ガードリング領域９自体の平面形状（上面形状）を格子状または内部開口の数が２以上の２次元多重連結体としている。この場合、内部開口の数を４以上とすると特に好適である。
【００８３】
４．本願の一実施の形態の半導体集積回路装置の製造方法の説明（主に図２２から図３８、図３９から図５２、図５３から図６５、図６６から図７６、図７７から図８６及び図８７）
これまでのセクションで説明した組み込み型ショットキー・バリア・ダイオードを有する半導体集積回路装置の製造方法をデバイス構造１ａ、２ａ、及び３ａの場合を例にとり説明する。図８７は以下に説明するデバイス断面フロー図の相互関係を説明する対応関係説明図表である。この表において、第１列（No.列を除く、以下同じ）は、プロセスの単位ステップ（ａ，ｂ，ｃ等）であり、各単位ステップは一般に複数のサブ・ステップ（要素ステップ）を含む。第２列は低耐圧ＣＭＯＳ  ＦＥＴおよび中耐圧ＣＭＯＳ  ＦＥＴ部分の説明図である（中耐圧ＣＭＯＳ  ＦＥＴ部分はＰＭＯＳ  ＦＥＴ部分を例示）。第３列は高耐圧ＣＭＯＳ  ＦＥＴ部分の説明図である（ＮＭＯＳ  ＦＥＴ部分を例示）。第４列、第５列及び第６列は、それぞれデバイス構造１，２および３に対応するＳＢＤ部分の説明図である。ここで、これら第２列から第６列の部分は、同一のウエハの同一のチップ領域（必ずしもすべてのタイプのＳＢＤが同一のウエハ上または同一のチップ領域内にある必要はない）にあるとして、説明している。すなわち、半導体集積回路装置の製造工程特にウエハ工程は、基本的にウエハ単位または複数のウエハを含むバッチ単位で行われるので、同一のウエハ上の各部分は同時に処理されると見ることができる。たとえば、露光は一般にショット単位で行われるが、そのウエハに対する露光工程を一括してみれば、同一の工程において、実質的に同時に行われるといえる。また、同一の名称の要素ステップが異なる列（第２列から第６列）に対して行われたときは、それは実質的に同時に行われていることを示す。以下ステップ順に説明する。
【００８４】
（１）ステップａ（素子分離溝形成）：
図２２は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部（ＰＭＯＳ  ＦＥＴ部分のみを例示、以下同じ）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップａ）である。
【００８５】
図２２に示すように、先ず、Ｐ型単結晶シリコン基板１（ここでは、たとえば３００ファイ・ウエハとするが、４５０φでも３００φ未満のウエハでもよい）のデバイス主面（第１の主面）上の熱酸化膜上に、ＣＶＤによる窒化シリコン５１を通常のリソグラフィにより、アクティブ領域（主に素子が形成される領域）上の窒化シリコン５１が残るようにパターニングする。このパターニングされた窒化シリコン５１をマスクとして、基板１の第１の主面にドライエッチングによりＳＴＩ用素子分離溝５２を形成する。
【００８６】
次に、高耐圧部について説明する。この高耐圧部と上に説明した低耐圧部および中耐圧部とで、ＣＭＯＳ集積回路部３５を構成する。このＣＭＯＳ集積回路部３５が設けられる第１の主面１ｆ上の領域が、第１領域３６である。
【００８７】
図３９は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部（ＮＭＯＳ  ＦＥＴ部分のみを例示、以下同じ）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップａ）である。
【００８８】
図３９に示すように、ＳＴＩ用素子分離溝５２の形成と同時に埋め込みゲート絶縁膜用溝８２を形成する。
【００８９】
次に、ＳＢＤ部（デバイス構造１）について説明する。この部分（以下のＳＢＤ部も含む）がショットキ・バリア・ダイオード部３７を構成する。このショットキ・バリア・ダイオード部３７が設けられる第１の主面１ｆ上の領域が、第２領域３８である。
【００９０】
図５３は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップａ）である。
【００９１】
図５３に示すように、図２２と同様に、ＳＢＤ部のアノード部９１の周縁にＳＴＩ用素子分離溝５２を形成する。
【００９２】
次に、ＳＢＤ部（デバイス構造２および３）については前記ＳＢＤ部（デバイス構造１）と実質的に同一であり、説明は繰り返さない。
（２）ステップｂ（素子分離溝埋め込み）：
図２３は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｂ）である。
【００９３】
図２３に示すように、全面にＣＶＤシリコン酸化膜５５を形成した後、ＳＴＩ溝エッチングの白黒反転レジストパターンによって、後のＣＭＰのためのリバース・パターン・エッチングを行う。窒化シリコン５１上には薄い熱酸化膜５６が残る。
【００９４】
次に、高耐圧部について説明する。図４０は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｂ）である。
【００９５】
図４０に示すように、この部分に対しても、同様にリバース・パターン・エッチングを行う。
【００９６】
次に、ＳＢＤ部（デバイス構造１）について説明する。図５４は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｂ）である。
【００９７】
図５４に示すように、図２３と同様に、ＳＢＤ部においても、ＣＶＤシリコン酸化膜５５を形成した後、ＳＴＩ溝エッチングの白黒反転レジストパターンによって、後のＣＭＰのためのリバース・パターン・エッチングを行う。窒化シリコン５１上には薄い熱酸化膜５６が残る。
【００９８】
次に、ＳＢＤ部（デバイス構造２および３）については前記ＳＢＤ部（デバイス構造１）と実質的に同一であり、説明は繰り返さない。
（３）ステップｃ（Ｎ型ディープ・ウェル形成）：
図２４は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｃ）である。
【００９９】
図２４に示すように、ＣＭＰ処理により、第１の主面１ａを平坦化し、溝の中にフィールド絶縁膜５を残す。その後、Ｎ型不純物をイオン注入して比較的不純物濃度の低いＮ型ディープ・ウェル領域ＤＮＷを所定の部分に形成する。
【０１００】
次に、高耐圧部について説明する。図４１は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｃ）である。
【０１０１】
図４１に示すように、Ｎ型ディープ・ウェルＤＮＷのイオン注入の前に、Ｐ型不純物をイオン注入して比較的不純物濃度の低いＰ型ディープ・ウェル領域ＰｉＳＯ（場所により「Ｐ型アイソレーション領域」とも言う）を高耐圧部の所定の部分に形成する。前記平坦化処理により埋め込みゲート絶縁膜用溝８２内に埋め込みゲート絶縁膜５ａ，５ｂが形成される。
【０１０２】
次に、ＳＢＤ部（デバイス構造１）について説明する。図５５は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｃ）である。
【０１０３】
図５５に示すように、高耐圧部についての図４１に示した処理と同時に、ＳＢＤ部のアイソレーション領域となるＰ型ディープ・ウェル領域ＰｉＳＯを導入する。
【０１０４】
次に、ＳＢＤ部（デバイス構造２）について説明する。図６６は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｃ）である。
【０１０５】
図６６に示すように、高耐圧部についての図４１に示した処理と同時に、ＳＢＤ部のアイソレーション領域となるＰ型ディープ・ウェル領域ＰｉＳＯを導入する。
【０１０６】
次に、ＳＢＤ部（デバイス構造３）については前記ＳＢＤ部（デバイス構造２）と実質的に同一であり、説明は繰り返さない。
【０１０７】
（４）ステップｄ（Ｎ型内部ウェル形成）：
図２５は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【０１０８】
図２５に示すように、Ｎ型不純物をイオン注入してＮ型ディープ・ウェルＤＮＷよりも不純物濃度が高い内部ウェル領域ＮＶを中耐圧部に形成する。
【０１０９】
次に、高耐圧部について説明する。図４２は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【０１１０】
図４２に示すように、前記Ｎ型不純物のイオン注入と同時に、中耐圧部の内部ウェル領域ＮＶは高耐圧部にも作られるが、こちらはソース・ドレイン領域となる。
【０１１１】
次に、ＳＢＤ部（デバイス構造１）について説明する。図５６は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【０１１２】
図５６に示すように、中耐圧部の内部ウェル領域ＮＶを形成すると同時に、ＳＢＤ部のカソード領域となるＮ型不純物領域ＮＶを形成する。更に、高耐圧部のＰ型ＭＯＳＦＥＴのソース・ドレイン領域となるＰ型不純物領域ＰＶのイオン注入と同時に、ＳＢＤ部の周辺アイソレーション領域となるＰ型不純物領域ＰＶを導入する。
【０１１３】
次に、ＳＢＤ部（デバイス構造２）について説明する。図６７は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【０１１４】
図６７に示すように、中耐圧部の内部ウェル領域ＮＶを形成すると同時に、ＳＢＤ部のカソード領域となるＮ型不純物領域ＮＶを形成する。更に、高耐圧部のＰ型ＭＯＳＦＥＴのソース・ドレイン領域となるＰ型不純物領域ＰＶのイオン注入と同時に、ＳＢＤ部の周辺アイソレーション領域となるＰ型不純物領域ＰＶを導入する。
【０１１５】
次に、ＳＢＤ部（デバイス構造３）について説明する。図７７は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【０１１６】
図７７に示すように、中耐圧部の内部ウェル領域ＮＶを形成すると同時に、ＳＢＤ部の主要カソード領域となるＮ型不純物領域ＤＮＷと比較して高濃度のＮ型不純物領域ＮＶを形成する。更に、高耐圧部のＰ型ＭＯＳＦＥＴのソース・ドレイン領域となるＰ型不純物領域ＰＶのイオン注入と同時に、ＳＢＤ部の周辺アイソレーション領域となるＰ型不純物領域ＰＶを導入する。
【０１１７】
（５）ステップｅ（高耐圧ゲート絶縁膜形成）：
図２６は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【０１１８】
図２６に示すように、ここは高耐圧部のゲート絶縁膜形成工程であるが、同時に低耐圧部および中耐圧部のアクティブ領域にも熱酸化膜が形成される。
【０１１９】
次に、高耐圧部について説明する。図４３は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【０１２０】
図４３に示すように、高耐圧部のゲート酸化膜（絶縁膜）８３を形成する。高耐圧部のゲート酸化膜は下層の熱酸化膜等（１５ｎｍ程度）と上層のＣＶＤシリコン酸化膜の２層よりなり、このＣＶＤシリコン酸化膜等は、高耐圧部以外の部分では、すぐに除去される。
【０１２１】
次に、ＳＢＤ部（デバイス構造１）について説明する。図５７は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【０１２２】
図５７に示すように、高耐圧部のゲート酸化膜としての上層のＣＶＤシリコン酸化膜はこの部分では、上記のごとく、堆積後、すぐに除去される。
【０１２３】
次に、ＳＢＤ部（デバイス構造２）について説明する。図６８は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【０１２４】
図６８に示すように、高耐圧部のゲート酸化膜としての上層のＣＶＤシリコン酸化膜はこの部分では、上記のごとく、堆積後、すぐに除去される。ＳＢＤ部（デバイス構造３）についても同様である。
【０１２５】
（６）ステップｆ（6V MOS FETチャネル注入）：
図２７は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｆ）である。
【０１２６】
図２７に示すように、主に中耐圧ＭＯＳ  ＦＥＴ部のＶｔｈ制御のため、全面に不純物がイオン注入（主要な制御領域Ｅ）される（いわゆるチャネル注入である。以下同様）。
【０１２７】
次に、ＳＢＤ部（デバイス構造１）について説明する。図５８は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｆ）である。
【０１２８】
図５８に示すように、中耐圧ＭＯＳ  ＦＥＴ部のＶｔｈ制御のために全面に不純物がイオン注入されるため、この部分の表面にも自動的に不純物が注入される（注入領域は煩雑になるので特に必要な場合以外表示しない。以下同じ）。
【０１２９】
次に、ＳＢＤ部（デバイス構造２）について説明する。図６９は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｆ）である。
【０１３０】
図６９に示すように、中耐圧ＭＯＳ  ＦＥＴ部のＶｔｈ制御のために全面に不純物がイオン注入されるため、この部分の表面にも自動的に不純物が注入される。ＳＢＤ部（デバイス構造３）についても同様である。
【０１３１】
（７）ステップｇ（ウェル形成）：
図２８は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｇ）である。
【０１３２】
図２８に示すように、PMOS FETの領域にＮウェルＮＷを、NMOS FETの領域にＰウェルＰＷをそれぞれ形成するとともに、それぞれのイオン注入のためのレジストパターンを利用して、PMOS FETの領域およびNMOS FETの領域にＶｔｈ制御のための不純物をそれぞれイオン注入（注入領域ＰＥ，ＮＥ）する。その後、不要になったレジストパターンを除去する。
【０１３３】
次に、ＳＢＤ部（デバイス構造１）について説明する。図５９は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｇ）である。
【０１３４】
図５９に示すように、PMOS FETの領域にＮウェルＮＷを形成する際に、ＳＢＤ部のカソード・コンタクト部にＮ型不純物領域ＮＷをイオン注入により形成する。
【０１３５】
次に、ＳＢＤ部（デバイス構造２）について説明する。図７０は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｇ）である。
【０１３６】
図７０に示すように、低耐圧部のPMOS FETの領域にＮウェルＮＷをイオン注入により形成する際に、同時に、ＳＢＤ部のカソード・コンタクト部にＮ型不純物領域ＮＷをイオン注入により形成する。また、低耐圧部のNMOS FETの領域にＰウェルＰＷをイオン注入により形成する際に、同時に、ＳＢＤ部のガードリングが形成される部分に低濃度Ｐ型ガードリング領域ＰＷをイオン注入により形成する。
【０１３７】
次に、ＳＢＤ部（デバイス構造３）について説明する。図８０は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｇ）である。
【０１３８】
図８０に示すように、低耐圧部のPMOS FETの領域にＮウェルＮＷをイオン注入により形成する際に、同時に、ＳＢＤ部のカソード・コンタクト部にＮ型不純物領域ＮＷをイオン注入により形成する。
【０１３９】
（８）ステップｈ（ゲート電極膜形成）：
図２９は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【０１４０】
図２９に示すように、高耐圧部および中耐圧部の最終的なゲート熱酸化膜（ゲート絶縁膜）形成のための熱酸化処理を実行する。その後、通常のリソグラフィにより、低耐圧部の熱酸化膜を除去する。その後、低耐圧部のゲート酸化膜（ゲート絶縁膜）形成のための熱酸化処理（酸窒化処理等を含む）を実行する。このようにすることにより、中耐圧部のゲート酸化膜６１は、低耐圧部のそれよりも若干厚くなる。次に、全面に２５０ｎｍ程度のＣＶＤポリ・シリコン膜を成膜して、そのＮ型デバイス部分（ＳＢＤはこの場合はＮ型デバイス部分）およびＰ型デバイス部分にそれぞれＮ型およびＰ型の不純物をイオン注入により、ドープして、Ｎ型ポリ・シリコン膜ＤＧＮおよびＰ型ポリ・シリコン膜ＤＧＰを形成する。
【０１４１】
次に、高耐圧部について説明する。図４４は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【０１４２】
図４４に示すように、高耐圧部にも同様にＮ型ポリ・シリコン膜ＤＧＮが形成される。
【０１４３】
次に、ＳＢＤ部（デバイス構造１）について説明する。図６０は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【０１４４】
図６０に示すように、高耐圧部および中耐圧部におけるＮ型ポリ・シリコン膜ＤＧＮの形成と同時に、ＳＢＤ部にも、Ｎ型ポリ・シリコン膜ＤＧＮが形成される。
【０１４５】
次に、ＳＢＤ部（デバイス構造２）について説明する。図７１は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【０１４６】
図７１に示すように、高耐圧部および中耐圧部におけるＮ型ポリ・シリコン膜ＤＧＮの形成と同時に、ＳＢＤ部にも、Ｎ型ポリ・シリコン膜ＤＧＮが形成される。ＳＢＤ部（デバイス構造３）についても同様である。
【０１４７】
（９）ステップｉ（ゲート電極パターニング）：
図３０は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【０１４８】
図３０に示すように、通常のリソグラフィにより、ゲート電極６２，６３，６４をパターニングする。その後、ゲート・パターニング用のレジスト・パターンを除去する。続いて、ゲート電極の再酸化処理を実行する。新たなレジスト・パターンをイオン注入のマスクとして用いて、中耐圧部のＰＭＯＳ  ＦＥＴのＬＤＤ構造のＰ型エクステンション領域ＭＰＬＤを形成するためのイオン注入を行う。更に、同じレジスト・パターンを用いて、中耐圧部のＰＭＯＳ  ＦＥＴのＮ型ハロー（Halo）領域ＭＮＨを形成するためのイオン注入を行う。
【０１４９】
次に、高耐圧部について説明する。図４５は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【０１５０】
図４５に示すように、高耐圧部においても同時に、ゲート電極８６をパターニングする。
【０１５１】
次に、ＳＢＤ部（デバイス構造１）について説明する。図６１は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【０１５２】
図６１に示すように、低耐圧部および中耐圧部等のゲート電極のパターニングの結果として、ＳＢＤ部のＮ型ポリ・シリコン膜ＤＧＮは全部除去される。
【０１５３】
次に、ＳＢＤ部（デバイス構造２）について説明する。図７２は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【０１５４】
図７２に示すように、低耐圧部および中耐圧部等のゲート電極のパターニングの結果として、ＳＢＤ部のＮ型ポリ・シリコン膜ＤＧＮは全部除去される。ＳＢＤ部（デバイス構造３）についても同様である。
【０１５５】
（１０）ステップｊ（LDD注入）：
図３１は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｊ）である。
【０１５６】
図３１に示すように、新たなレジスト・パターンをイオン注入のマスクとして用いて、低耐圧部のＰＭＯＳ  ＦＥＴのＬＤＤ構造のＰ型エクステンション領域ＰＬＤを形成するためのイオン注入を行う。更に、同じレジスト・パターンを用いて、低耐圧部のＰＭＯＳ  ＦＥＴのＮ型ハロー（Halo）領域ＮＨを形成するためのイオン注入を行う。ここで一旦レジスト・パターンを除去する。その後、新たなレジスト・パターンをイオン注入のマスクとして用いて、低耐圧部のＮＭＯＳ  ＦＥＴのＬＤＤ構造のＮ型エクステンション領域ＮＬＤを形成するためのイオン注入を行う。更に、同じレジスト・パターンを用いて、低耐圧部のＮＭＯＳ  ＦＥＴのＰ型ハロー（Halo）領域ＰＨを形成するためのイオン注入を行う。その後、不要になったレジストパターンを除去する。
【０１５７】
（１１）ステップｋ（サイド・ウォール絶縁膜堆積）：
図３２は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【０１５８】
図３２に示すように、ウエハ１の第１の主面の全面に１００ｎｍ程度の厚さのＣＶＤシリコン酸化膜６５を堆積する。
【０１５９】
次に、高耐圧部について説明する。図４６は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【０１６０】
図４６に示すように、ＣＶＤシリコン酸化膜６５は高耐圧部にも堆積される。
【０１６１】
次に、ＳＢＤ部（デバイス構造１）について説明する。図６２は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【０１６２】
図６２に示すように、ＣＶＤシリコン酸化膜６５はＳＢＤ部にも堆積される。
【０１６３】
次に、ＳＢＤ部（デバイス構造２）について説明する。図７３は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【０１６４】
図７３に示すように、ＣＶＤシリコン酸化膜６５はＳＢＤ部にも同様に堆積される。ＳＢＤ部（デバイス構造３）についても同様である。
【０１６５】
（１２）ステップｌ（SD注入）：
図３３は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【０１６６】
図３３に示すように、ドライエッチングによって、ＣＶＤシリコン酸化膜６５を加工して、サイド・ウォール６５とする。次に、新たなレジスト・パターンをイオン注入のマスクとして用いて、低耐圧部のＮＭＯＳ  ＦＥＴの高濃度Ｎ型ソース・ドレイン領域ＮＳＤを形成するためのイオン注入を行う。ここで一旦レジスト・パターンを除去する。その後、新たなレジスト・パターンをイオン注入のマスクとして用いて、低耐圧部のＰＭＯＳ  ＦＥＴの高濃度Ｐ型ソース・ドレイン領域ＰＳＤを形成するためのイオン注入を行う。その後、不要になったレジストパターンを除去する。
【０１６７】
次に、高耐圧部について説明する。図４７は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【０１６８】
図４７に示すように、高耐圧部にも同時にサイド・ウォール６５が形成される。更に、低耐圧部のＮＭＯＳ  ＦＥＴの高濃度Ｎ型ソース・ドレイン領域ＮＳＤを形成するためのイオン注入を行う際に、同時に高耐圧部のＮＭＯＳ  ＦＥＴのＮ型エクステンション領域ＮＶ内に高濃度Ｎ型ソース・ドレイン領域ＮＳＤを形成する。
【０１６９】
次に、ＳＢＤ部（デバイス構造１）について説明する。図６３は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【０１７０】
図６３に示すように、低耐圧部のＮＭＯＳ  ＦＥＴの高濃度Ｎ型ソース・ドレイン領域ＮＳＤを形成するためのイオン注入の際に、同時にＳＢＤ部のカソード・コンタクト部半導体基板表面部に高濃度Ｎ型半導体領域ＮＳＤを導入する。その後、低耐圧部のＰＭＯＳ  ＦＥＴの高濃度Ｐ型ソース・ドレイン領域ＰＳＤを形成するためのイオン注入の際に、同時にＳＢＤ部の半導体基板表面部にＰ型ガードリングＰＳＤを、周辺のアイソレーション領域の半導体基板表面部に高濃度Ｐ型不純物領域ＰＳＤを形成する。
【０１７１】
次に、ＳＢＤ部（デバイス構造２）について説明する。図７４は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【０１７２】
図７４に示すように、低耐圧部のＮＭＯＳ  ＦＥＴの高濃度Ｎ型ソース・ドレイン領域ＮＳＤを形成するためのイオン注入の際に、同時にＳＢＤ部のカソード・コンタクト部半導体基板表面部に高濃度Ｎ型半導体領域ＮＳＤを導入する。その後、低耐圧部のＰＭＯＳ  ＦＥＴの高濃度Ｐ型ソース・ドレイン領域ＰＳＤを形成するためのイオン注入の際に、同時にＳＢＤ部の半導体基板表面部の低濃度Ｐ型ガードリングＰＷの内部に高濃度Ｐ型ガードリングＰＳＤを、周辺のアイソレーション領域の半導体基板表面部に高濃度Ｐ型不純物領域ＰＳＤをそれぞれ形成する。
【０１７３】
次に、ＳＢＤ部（デバイス構造３）について説明する。図８４は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【０１７４】
図８４に示すように、低耐圧部のＮＭＯＳ  ＦＥＴの高濃度Ｎ型ソース・ドレイン領域ＮＳＤを形成するためのイオン注入の際に、同時にＳＢＤ部のカソード・コンタクト部半導体基板表面部に高濃度Ｎ型半導体領域ＮＳＤを導入する。その後、低耐圧部のＰＭＯＳ  ＦＥＴの高濃度Ｐ型ソース・ドレイン領域ＰＳＤを形成するためのイオン注入の際に、同時にＳＢＤ部の低濃度Ｎ型ディープ・ウエル領域ＤＮＷの表面部に高濃度Ｐ型ガードリングＰＳＤを、周辺のアイソレーション領域の半導体基板表面部に高濃度Ｐ型不純物領域ＰＳＤをそれぞれ形成する。
【０１７５】
（１３）ステップｍ（コバルト膜形成）：
図３４は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【０１７６】
図３４に示すように、ソース・ドレイン領域および高耐圧部を除くゲート電極上等にコバルト・シリサイド層１０を形成する。
【０１７７】
次に、高耐圧部について説明する。図４８は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【０１７８】
図４８に示すように、高耐圧部のソース・ドレイン領域ＮＳＤ上にも同時にコバルト・シリサイド層１０を形成する。
【０１７９】
次に、ＳＢＤ部（デバイス構造１）について説明する。図６４は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【０１８０】
図６４に示すように、低耐圧部および中耐圧部に関するコバルト・シリサイド層１０（出来上がり厚さはコンタクト電極のない部分で、中心値２５ｎｍ、最も好適な範囲２０ｎｍから３０ｎｍ）を形成するのと同時に、ＳＢＤ部においても、ショットキ接合の現実のアノード側メタル部となるコバルト・シリサイド層１０を形成する。このとき、カソード・コンタクト部、周辺アイソレーション・コンタクト部にもコバルト・シリサイド層１０を形成する。
【０１８１】
次に、ＳＢＤ部（デバイス構造２）について説明する。図７５は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【０１８２】
図７５に示すように、低耐圧部および中耐圧部に関するコバルト・シリサイド層１０を形成するのと同時に、ＳＢＤ部においても、ショットキ接合の現実のアノード側メタル部となるコバルト・シリサイド層１０を形成する。このとき、カソード・コンタクト部、周辺アイソレーション・コンタクト部にもコバルト・シリサイド層１０を形成する。ＳＢＤ部（デバイス構造３）についても同様である。
【０１８３】
（１４）ステップｏ（コンタクト）：
図３５は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｏ）である。
【０１８４】
図３５に示すように、ウエハ１の第１の主面の全面に５０ｎｍ程度の厚さのプラズマＣＶＤシリコン・ナイトライド膜６８を堆積する。その上に、プラズマＣＶＤシリコン酸化膜６９（最終的な厚さは５００ｎｍ程度）を堆積する。このプラズマＣＶＤシリコン酸化膜６９をＣＭＰにより平坦化する。平坦化されたプラズマＣＶＤシリコン酸化膜６９にコンタクト・ホール開口用のレジスト・パターンを形成する。このレジスト・パターンをマスクとして、ドライエッチングにより、コンタクト・ホール開口を形成する。その後、不要になったレジストパターンを除去する。その後、コンタクト・ホール開口内の下地を若干エッチング除去（たとえば１０ｎｍ程度）するために、アルゴン雰囲気下でスパッタ・エッチする（この工程の変動の影響を避けることが本実施例のようなＳＢＤ構造の変更が必要とされる一つの要因である）。このスパッタ・エッチは、たとえば枚葉装置を用いてアルゴンガス流量２０ｓｃｃｍ、ＲＦパワー５００Ｗ（６０ＭＨｚ）、圧力０．５Ｐａ程度の条件下で行われる。
【０１８５】
続けて、バリアメタルの一部として、チタンをたとえば１０ｎｍ程度、スパッタリングにより成膜する。更に、続けて、バリアメタルの一部として、チタン・ナイトライドを３０ｎｍ程度、スパッタリングおよびＣＶＤにより成膜する。その後、コンタクト・ホール開口が埋まるように、ＣＶＤによりタングステン層を形成する。このタングステン層の不要な部分をＣＭＰにより除去することで、プラグ７０とする。更に、第１層配線となるアルミニウム系配線層Ｍ１（たとえば下からTi/TiN/Alを主要な成分とする銅その他の添加物を数％以下程度含むアルミ合金/Ti/TiNからなる多層構造体；厚さは、たとえば10nm/30nm/300nm/10nm/20nm）をスパッタ成膜する。これを通常のリソグラフィにより、パターニングする。その後、不要になったレジストパターンを除去する。
【０１８６】
次に、高耐圧部について説明する。図４９は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｏ）である。
【０１８７】
図４９に示すように、低耐圧部および中耐圧部におけるプラズマＣＶＤシリコン・ナイトライド膜６８およびプラズマＣＶＤシリコン酸化膜６９の形成、平坦化、コンタクト工程、アルミニウム系配線層Ｍ１形成までの配線工程のそれぞれと同時に、高耐圧部にも同様の処理が行われる。
【０１８８】
次に、ＳＢＤ部（デバイス構造１）について説明する。図６５は本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｏ）である。
【０１８９】
図６５に示すように、低耐圧部および中耐圧部に対する処理と平行して、ＳＢＤ部に対して以下のように処理が進められる。すなわち、ウエハ１の第１の主面の全面に５０ｎｍ程度の厚さのプラズマＣＶＤシリコン・ナイトライド膜６８を堆積する。その上に、プラズマＣＶＤシリコン酸化膜６９を堆積する。このプラズマＣＶＤシリコン酸化膜６９をＣＭＰにより平坦化する。平坦化されたプラズマＣＶＤシリコン酸化膜６９にコンタクト・ホール開口用のレジスト・パターンを形成する。このレジスト・パターンをマスクとして、ドライエッチングにより、コンタクト・ホール開口を形成する。その後、不要になったレジストパターンを除去する。その後、コンタクト・ホール開口内の下地を若干エッチング除去するために、アルゴン雰囲気下でスパッタ・エッチする。続けて、バリアメタルの一部として、チタンをたとえば１０ｎｍ程度、スパッタリングにより成膜する。更に、続けて、バリアメタルの一部として、チタン・ナイトライドを３０ｎｍ程度、スパッタリングおよびＣＶＤにより成膜する。その後、コンタクト・ホール開口が埋まるように、ＣＶＤによりタングステン層を形成する。このタングステン層の不要な部分をＣＭＰにより除去することで、プラグ７０およびＳＢＤ部のアノード・コンタクト・プラグ１１とする。更に、第１層配線となるアルミニウム系配線層Ｍ１をスパッタ成膜する。これを通常のリソグラフィにより、パターニングする。その後、不要になったレジストパターンを除去する。
【０１９０】
ＳＢＤ部（デバイス構造２、３）については、それぞれ図７６および図８６に示されているが、ＳＢＤ部（デバイス構造１）と同じであり、説明は繰り返さない。
【０１９１】
（１５）ステップｐ（下層配線）：
図３６は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｐ）である。
【０１９２】
図３６に示すように、層間絶縁膜７３（最終的な厚さは５００ｎｍ程度）を堆積して、適宜平坦化を行い、先と同様にタングステン・プラグ７１および第２層配線Ｍ２を形成する。この第２層配線Ｍ２の構造も主要厚さも第１層配線Ｍ１とほぼ同じであるが、アルミニウム合金層の厚さは３５０nm程度である。この後、これらとまったく同様に、層間絶縁膜７４（最終的な厚さは５００ｎｍ程度）を堆積して、適宜平坦化を行い、先と同様にタングステン・プラグ７２および第３層配線Ｍ３を形成する。
【０１９３】
次に、高耐圧部について説明する。図５０は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｐ）である。
【０１９４】
図５０に示すように、低耐圧部および中耐圧部に対するアルミニウム系配線層Ｍ２，Ｍ３の形成と同時に、高耐圧部についても、アルミニウム系配線層Ｍ２，Ｍ３の形成が行われる。
【０１９５】
以降のＳＢＤ部（デバイス構造１から３）への処理は、各種の耐圧のＣＭＯＳ  ＦＥＴ部と基本的に同じプロセスになるので説明を繰り返さない。
【０１９６】
（１６）ステップｑ（上層配線）：
図３７は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｑ）である。
【０１９７】
図３７に示すように、層間絶縁膜７５（最終的な厚さは５００ｎｍ程度）を堆積して、適宜平坦化を行い、先と同様にタングステン・プラグ７６および第４層配線Ｍ４（たとえば下からTi/TiN/Alを主要な成分とする銅その他の添加物を数％以下程度含むアルミ合金/TiNからなる多層構造体；厚さは、たとえば10nm/30nm/1000nm/70nm）を形成する。
【０１９８】
次に、高耐圧部について説明する。図５１は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｑ）である。
【０１９９】
図５１に示すように、低耐圧部および中耐圧部に対するアルミニウム系配線層Ｍ４の形成と同時に、高耐圧部についても、アルミニウム系配線層Ｍ４の形成が行われる。
【０２００】
（１７）ステップｒ（バンプパッド形成）：
図３８は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｒ）である。
【０２０１】
図３８に示すように、ファイナル・パッシベーション膜７７を堆積する。最後にバンプ・パット開口７８を形成する。この開口部に露出した第４層配線Ｍ４の上層ＴｉＮ膜は必要に応じて、除去する。
【０２０２】
次に、高耐圧部について説明する。図５２は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｒ）である。
【０２０３】
図５２に示すように、高耐圧部についても、ファイナル・パッシベーション膜７７の堆積、および、バンプ・パット開口７８の形成が行われる。その後、特に図示はしないが、バンプ・パッド開口７８内の第４層配線Ｍ４上に、金等の導電膜からなるバンプ電極を形成する。
【０２０４】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２０５】
例えば、前記実施の形態では、Ｐ型シリコン系基板（その他エピタキシャル基板、ＳＯＩ基板等）のＮ型表面と金属シリサイド（その他金属、合金を含む）間でショットキ接合を形成する具体例を中心に説明したが、本願発明はそれに限定されることなく、Ｐ型およびＮ型を相互に反転した構造にも適用できることは、言うまでもない（一般に半導体側をＮ型とする方が電気特性がよいと考えられている）。また、Ｐ型シリコン系基板ではなく、Ｎ型シリコン系基板やその他の半導体基板（絶縁膜基板上の基体半導体層を含む）上に形成してもよい。
【０２０６】
また、前記実施の形態では、コバルト・シリサイドを使用したプロセスおよびデバイスについて、具体的に説明したが、本願発明はそれに限定されることなく、ニッケル・シリサイド、チタン・シリサイド、またはその他のシリサイドを用いたプロセスおよびデバイスにも適用できることは言うまでもない。
【図面の簡単な説明】
【０２０７】
【図１】接合上電極型ショットキー・バリア・ダイオードの逆方向リーク電流のコンタクト・バリア・メタル成膜前スパッタ・エッチ量依存性を示す統計データである。
【図２】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１）の断面構造図である。
【図３】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ａ）の要部領域１２の拡大断面構造図である。
【図４】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ａ）のＸ−Ｘ’断面が図２に対応する上面構造図である。
【図５】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｂ）の要部領域１２の拡大断面構造図である。
【図６】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｂ）のＸ−Ｘ’断面が図２に対応する上面構造図である。
【図７】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｃ）の要部領域１２の拡大断面構造図である。
【図８】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｃ）のＸ−Ｘ’断面が図２に対応する上面構造図である。
【図９】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造１ｄ）のＸ−Ｘ’断面が図２に対応する上面構造図である。
【図１０】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２）の断面構造図である。
【図１１】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ａ）の要部領域１２の拡大断面構造図である。
【図１２】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ａ）のＸ−Ｘ’断面が図10に対応する上面構造図である。
【図１３】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ｂ）の要部領域１２の拡大断面構造図である。
【図１４】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造２ｂ）のＸ−Ｘ’断面が図10に対応する上面構造図である。
【図１５】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３）の断面構造図である。
【図１６】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ａ）の要部領域１２の拡大断面構造図である。
【図１７】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ａ）のＸ−Ｘ’断面が図15に対応する上面構造図である。
【図１８】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｂ）の要部領域１２の拡大断面構造図である。
【図１９】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｂ）のＸ−Ｘ’断面が図15に対応する上面構造図である。
【図２０】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｃ）の要部領域１２とその周辺の拡大断面構造図である。
【図２１】本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード（デバイス構造３ｂ）のＸ−Ｘ’断面が図15に対応する上面構造図である。
【図２２】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部（ＰＭＯＳ  ＦＥＴ部分のみを例示、以下同じ）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップａ）である。
【図２３】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｂ）である。
【図２４】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｃ）である。
【図２５】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【図２６】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【図２７】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｆ）である。
【図２８】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｇ）である。
【図２９】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【図３０】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【図３１】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｊ）である。
【図３２】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【図３３】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【図３４】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【図３５】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｏ）である。
【図３６】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｐ）である。
【図３７】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｑ）である。
【図３８】本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｒ）である。
【図３９】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部（ＮＭＯＳ  ＦＥＴ部分のみを例示、以下同じ）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップａ）である。
【図４０】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｂ）である。
【図４１】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｃ）である。
【図４２】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【図４３】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【図４４】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【図４５】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【図４６】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【図４７】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【図４８】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【図４９】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｏ）である。
【図５０】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｐ）である。
【図５１】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｑ）である。
【図５２】本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｒ）である。
【図５３】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップａ）である。
【図５４】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｂ）である。
【図５５】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｃ）である。
【図５６】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【図５７】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【図５８】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｆ）である。
【図５９】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｇ）である。
【図６０】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【図６１】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【図６２】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【図６３】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【図６４】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【図６５】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造１）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｏ）である。
【図６６】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｃ）である。
【図６７】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【図６８】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【図６９】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｆ）である。
【図７０】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｇ）である。
【図７１】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【図７２】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【図７３】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【図７４】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【図７５】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【図７６】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造２）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｏ）である。
【図７７】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｄ）である。
【図７８】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｅ）である。
【図７９】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｆ）である。
【図８０】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｇ）である。
【図８１】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｈ）である。
【図８２】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｉ）である。
【図８３】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｋ）である。
【図８４】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｌ）である。
【図８５】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｍ）である。
【図８６】本願の一実施の形態の半導体集積回路装置の製造方法の内、ＳＢＤ部（デバイス構造３）に関するプロセス・フローを説明するデバイス断面図（プロセス・ステップｏ）である。
【図８７】前記デバイス断面図２２から図８６の相互関係を説明する対応関係説明図表である。
【符号の説明】
【０２０８】
１  半導体基板（半導体チップ）
１ｆ  （半導体基板の）第１の主面（上表面）
１ｒ  （半導体基板の）第２の主面（裏面）
２  第１のＮ型半導体領域
９  Ｐ型ガードリング領域
１０  シリサイド膜
１１  アノード・コンタクト電極
３１  （第１のフィールド絶縁膜領域の主要な）開口
３５  ＣＭＯＳ集積回路部
３６  （半導体基板の第１の主面上の）第１の領域
３７  ショットキ・バリア・ダイオード部
３８  （半導体基板の第１の主面上の）第２の領域
３９  ショットキ接合カソード部
４０  第１のフィールド絶縁膜領域
【図１】
0005255305.tif 000002
【図２】
0005255305.tif 000003
【図３】
0005255305.tif 000004
【図４】
0005255305.tif 000005
【図５】
0005255305.tif 000006
【図６】
0005255305.tif 000007
【図７】
0005255305.tif 000008
【図８】
0005255305.tif 000009
【図９】
0005255305.tif 000010
【図１０】
0005255305.tif 000011
【図１１】
0005255305.tif 000012
【図１２】
0005255305.tif 000013
【図１３】
0005255305.tif 000014
【図１４】
0005255305.tif 000015
【図１５】
0005255305.tif 000016
【図１６】
0005255305.tif 000017
【図１７】
0005255305.tif 000018
【図１８】
0005255305.tif 000019
【図１９】
0005255305.tif 000020
【図２０】
0005255305.tif 000021
【図２１】
0005255305.tif 000022
【図２２】
0005255305.tif 000023
【図２３】
0005255305.tif 000024
【図２４】
0005255305.tif 000025
【図２５】
0005255305.tif 000026
【図２６】
0005255305.tif 000027
【図２７】
0005255305.tif 000028
【図２８】
0005255305.tif 000029
【図２９】
0005255305.tif 000030
【図３０】
0005255305.tif 000031
【図３１】
0005255305.tif 000032
【図３２】
0005255305.tif 000033
【図３３】
0005255305.tif 000034
【図３４】
0005255305.tif 000035
【図３５】
0005255305.tif 000036
【図３６】
0005255305.tif 000037
【図３７】
0005255305.tif 000038
【図３８】
0005255305.tif 000039
【図３９】
0005255305.tif 000040
【図４０】
0005255305.tif 000041
【図４１】
0005255305.tif 000042
【図４２】
0005255305.tif 000043
【図４３】
0005255305.tif 000044
【図４４】
0005255305.tif 000045
【図４５】
0005255305.tif 000046
【図４６】
0005255305.tif 000047
【図４７】
0005255305.tif 000048
【図４８】
0005255305.tif 000049
【図４９】
0005255305.tif 000050
【図５０】
0005255305.tif 000051
【図５１】
0005255305.tif 000052
【図５２】
0005255305.tif 000053
【図５３】
0005255305.tif 000054
【図５４】
0005255305.tif 000055
【図５５】
0005255305.tif 000056
【図５６】
0005255305.tif 000057
【図５７】
0005255305.tif 000058
【図５８】
0005255305.tif 000059
【図５９】
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【図６０】
0005255305.tif 000061
【図６１】
0005255305.tif 000062
【図６２】
0005255305.tif 000063
【図６３】
0005255305.tif 000064
【図６４】
0005255305.tif 000065
【図６５】
0005255305.tif 000066
【図６６】
0005255305.tif 000067
【図６７】
0005255305.tif 000068
【図６８】
0005255305.tif 000069
【図６９】
0005255305.tif 000070
【図７０】
0005255305.tif 000071
【図７１】
0005255305.tif 000072
【図７２】
0005255305.tif 000073
【図７３】
0005255305.tif 000074
【図７４】
0005255305.tif 000075
【図７５】
0005255305.tif 000076
【図７６】
0005255305.tif 000077
【図７７】
0005255305.tif 000078
【図７８】
0005255305.tif 000079
【図７９】
0005255305.tif 000080
【図８０】
0005255305.tif 000081
【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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