(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１表面上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極、およびオーム性電極層と、
前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記オーム性電極層上に配置され、前記ゲート端子電極と接続するゲートパッド電極と、
前記オーム性電極層と前記基板との界面に形成された反応層を覆うように前記基板内に形成された第１導電型半導体層と、
前記第１導電型半導体層を覆うように、前記基板内に形成された第１導電型と反対導電型の第２導電型半導体層と
を備え、
前記基板の前記第１表面と対向する第２表面上には、前記ソース電極に接続された裏面金属電極を備え、
前記第１導電型半導体層と前記第２導電型半導体層は、前記オーム性電極層の直下の前記基板内に形成され、
かつ前記第１導電型はｐ型、前記第２導電型はｎ型であることを特徴とする半導体装置。
【請求項２】
前記第１導電型半導体層と前記第２導電型半導体層は、ｐｎ接合を形成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート端子電極、前記ソース端子電極および前記ドレイン端子電極は、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記基板上に配置されたことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ（Gallium Nitride）などの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有し、マイクロ波／ミリ波／サブミリ波帯で動作する半導体装置として広く実用化されている。
【０００３】
従来の半導体装置の模式的平面パターン構成は、例えば、基板と、基板上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極、基板上に配置され、ゲート電極、ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、ソース端子電極に対してそれぞれ形成されたＶＩＡホールとを備える。
【０００４】
ＶＩＡホールを形成した一般的な半導体装置およびその製造方法については、既に開示されている（例えば、特許文献１参照。）。
【０００５】
一方、ＧａＡｓなどの化合物半導体を用いたＦＥＴも、優れた高周波特性を有し、マイクロ波帯で動作する半導体装置として広く実用化されている。従来のマイクロ波帯で用いられているＦＥＴは、半絶縁性半導体基板上にソース電極、ドレイン電極及びゲート電極が配置されている。これら各電極及び半導体表面を保護するために、絶縁膜が堆積されている。一般に、これらＦＥＴの能力を引き出すために、ＦＥＴおよび合成回路を組み合わせ、パッケージに組み込まれている。ＦＥＴのそれぞれゲート電極およびドレイン電極と合成回路素子を金線を用いたワイヤでボンディング接続する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０８−７８４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の技術では、例えばゲートパッド電極を形成する金属がアルミニウム（Ａｌ）などの場合、ＡｌとＧａＡｓ基板との密着性が良くないため、ボンディング強度を強めると、ゲートパッド電極が剥がれてしまうといった問題点があった。
【０００８】
そのため、ゲートパッド電極の下にオーミック金属電極を敷き、オーミック金属電極とＧａＡｓを反応させて密着性を高めることが行われることがある。
【０００９】
しかしながら、反応させたオーミック金属電極とＦＥＴ裏面金属電極の間において、ゲート電極側にマイナス電位、裏面金属電極のソース電極にプラス電位を印加すると、ゲート電極−裏面金属電極間に余剰な電流が流れてしまい、ＦＥＴの性能を低下させたり、信頼性を低下させたりすることに繋がっていた。
【課題を解決するための手段】
【００１０】
本実施形態による半導体装置は、基板と、基板の第１表面上に配置され、それぞれ複数のフィンガーを有するゲート電極・ソース電極およびドレイン電極・およびオーム性電極層とを備える。また、ゲート電極・ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極・ソース端子電極およびドレイン端子電極を備える。また、オーム性電極層上に配置され、ゲート端子電極と接続するゲートパッド電極を備える。また、オーム性電極層と基板との界面に形成された反応層を覆うように基板内に形成された第１導電型半導体層を備える。また、第１導電型半導体層を覆うように、基板内に形成された第１導電型と反対導電型の第２導電型半導体層を備える。基板の第１表面と対向する第２表面上には、ソース電極に接続された裏面金属電極を備え、第１導電型半導体層と第２導電型半導体層は、オーム性電極層の直下の基板内に形成され、かつ第１導電型はｐ型、第２導電型はｎ型である。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】比較例に係る半導体装置のＩ−Ｉ線に沿う模式的断面構造図。
【図４】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【発明を実施するための形態】
【００１２】
実施の形態に係る半導体装置１の模式的平面パターン構成は、図１に示すように表される。また、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表される。
【００１３】
実施の形態に係る半導体装置１は、図１〜図２に示すように、半絶縁性ＧａＡｓ基板１０と、半絶縁性ＧａＡｓ基板１０の第１表面上に配置され、それぞれ複数のフィンガーを有するゲート電極２４・ソース電極２０およびドレイン電極２２、およびオーム性電極層１８と、半絶縁性ＧａＡｓ基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、オーム性電極層１８上に配置され、オーム性電極層１８とゲート端子電極ＧＥ１〜ＧＥ３間を接続するゲートパッド電極（ＧＰ）３０と、オーム性電極層１８と半絶縁性ＧａＡｓ基板１０との界面に形成された反応層１２を覆うように半絶縁性ＧａＡｓ基板１０内に形成された第１導電型半導体層（ｐ型層）１６と、さらに、第１導電型半導体層（ｐ型層）１６を覆うように、半絶縁性ＧａＡｓ基板１０内に形成された第１導電型と反対導電型の第２導電型半導体層（ｎ型層）１４とを備える。
【００１４】
ここで、反応層１２は、合金化（アロイ）処理において、半絶縁性ＧａＡｓ基板１０とオーム性電極層１８とが反応した層である。例えば、オーム性電極層１８を、例えば、Ｐｔ／ＡｕＧｅで形成するとき、数１００℃の熱処理によって、アロイ処理を行うため、ＧａＡｓとＡｕＧｅが反応して、オーム性合金層が形成される。このオーム性合金層は、反応層１２である。
【００１５】
第１導電型半導体層（ｐ型層）１６と第２導電型半導体層（ｎ型層）１４は、ｐｎ接合を形成する。
【００１６】
また、第１導電型半導体層（ｐ型層）１６と第２導電型半導体層（ｎ型層）１４は、オーム性電極層１８の直下の半絶縁性ＧａＡｓ基板１０内に形成されている。
【００１７】
また、ゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥは、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の半絶縁性ＧａＡｓ基板１０上に配置されていても良い。
【００１８】
半絶縁性ＧａＡｓ基板１０の第１表面と対向する第２表面上には、裏面金属電極１５を備える。
【００１９】
実施の形態に係る半導体装置１においては、図２に示すように、半絶縁性ＧａＡｓ基板１０上には、ゲートパッド電極３０の下部に、例えば、Ｐｔ／ＡｕＧｅからなるオーム性電極層１８が形成されている。ゲートパッド電極３０の下部にオーム性電極層１８を配置することによって、ボンディング強度を高めることができる。
【００２０】
ゲートパッド電極３０は、例えばＴｉ／Ｐｔ／Ａｕから構成される。
【００２１】
また、半絶縁性ＧａＡｓ基板１０の第１表面上には、絶縁層３４が形成されており、第１表面上のゲート電極２４、ソース電極２０、ドレイン電極２２、ゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４、ドレイン端子電極ＤＥ、およびオーム性電極層１８を互いに絶縁している。絶縁層３４は、例えば、シリコン窒化膜、シリコン酸化膜などを適用することができる。
【００２２】
また、実施の形態に係る半導体装置１の裏面側には、接地をとるために、Ａｕ／Ｔｉからなる裏面金属電極１５が配置されている。裏面金属電極１５は、例えば、バリア金属層と、バリア金属層上に配置された接地用金属層を備える。バリア金属層は、例えば、Ｔｉ層若しくはＴｉ／Ｐｔ層からなり、接地用金属層は、例えば、Ａｕ層からなる。
【００２３】
したがって、裏面金属電極１５は、Ａｕ層、Ｔｉ／Ａｕ層、Ｔｉ／Ｗ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層の内、いずれかの構成を備えていても良い。裏面金属電極１５の厚さは、例えば、約５μｍ〜３０μｍ程度である。
【００２４】
ソース電極２０およびドレイン電極２２は、例えば、Ｐｔ／ＡｕＧｅなどで形成される。
【００２５】
ゲート電極２４は、例えばＴｉ／Ａｕなどで形成することができる。
【００２６】
なお、実施の形態に係る半導体装置において、ゲート電極２４、ソース電極２０およびドレイン電極２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００２７】
また、ソース電極２０の幅は、例えば、約１０μｍ程度であり、ソース端子電極ＳＥ１〜ＳＥ４の幅は、例えば、約１００μｍ程度である。また、ゲート端子電極ＧＥ１〜ＧＥ３の幅は、例えば、約５μｍである。
【００２８】
また、オーム性電極層１８の幅Ｗ１は、例えば、約１００μｍであり、長さＷ２は、例えば、約数１００μｍ〜数１ｍｍである。
【００２９】
オーム性電極層１８の直下には、第１導電型半導体層（ｐ型層）１６がイオン注入技術等により形成され、さらに、その第１導電型半導体層（ｐ型層）１６を覆うように、第１導電型と反対導電型の第２導電型半導体層（ｎ型層）１４が形成されている。
【００３０】
ここで、第１導電型半導体層（ｐ型層）１６を形成するためのイオン種としては、例えば、炭素（Ｃ）、ベリリウム（Ｂｅ）などを適用することができる。第２導電型半導体層（ｎ型層）１４を形成するためのイオン種としては、例えば、シリコン（Ｓｉ）などを適用することができる。
【００３１】
このように、ｐｎ接合の構成にすることにより、実施の形態に係る半導体装置１のゲート・ソース間に逆バイアス電圧、例えば、ゲートパッド電極３０にマイナス電位、ソース端子電極ＳＥにプラスの電位が印加された状態で、オーム性電極層１８と第１導電型半導体層（ｐ型層）１６との間に生じるポテンシャル障壁により、従来生じていたゲート電極−裏面電極間に余剰な電流が流れること防止することができる。これにより、実施の形態に係る半導体装置１の性能を高性能に保ったまま、信頼性を向上させることができる。
【００３２】
以上述べたように、実施の形態に係る半導体装置によれば、ゲートパッド電極３０と裏面金属電極１５間の半絶縁性ＧａＡｓ基板１０において、オーム性電極層１８と半絶縁性ＧａＡｓ基板１０との間に形成される反応層１２を覆うように第１導電型半導体層（ｐ型層）１６を形成し、さらに第１導電型半導体層（ｐ型層）１６を覆うように第１導電型と反対導電型の第２導電型半導体層（ｎ型層）１４を形成することで、金属（３０、１８）−ｐ（１６）−ｎ（１４）構造を形成し、第１導電型半導体層と、第２導電型半導体層により、ｐｎ接合バリア障壁が形成される。このため、ゲートパッド電極３０と裏面金属電極１５間にリーク電流が流れることを防止でき、ボンディング強度を向上させ、かつ高性能化、高信頼化を図ることができる。
【００３３】
ここで、反応層１２の深さＸ１は、例えば、約０．１μｍであり、第１導電型半導体層（ｐ型層）１６の接合深さは、例えば、約０．２μｍであり、第２導電型半導体層（ｎ型層）１４の接合深さは、例えば、約０．３μｍである。
【００３４】
（比較例）
比較例に係る半導体装置のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。比較例に係る半導体装置においては、ゲートパッド電極３０と裏面金属電極１５間の半絶縁性ＧａＡｓ基板１０において、オーム性電極層１８と半絶縁性ＧａＡｓ基板１０との間に形成される反応層１２を覆う第１導電型半導体層（ｐ型層）１６・第１導電型半導体層（ｐ型層）１６を覆う第２導電型半導体層（ｎ型層）１４を備えていない。このため、ｐｎ接合に比較して、金属（Ｍ）―半導体基板間の低いショットキーバリア障壁しか形成されていない。このため、金属（３０、１８）−基板（１０）―裏面金属電極１５間に逆バイアスリーク電流が流れ、高信頼性を図ることが難しい。
【００３５】
図１のＩＩ−ＩＩ線に沿う模式的断面構成は、図４に示すように、半絶縁性ＧａＡｓ基板１０と、半絶縁性ＧａＡｓ基板１０上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，半絶縁性ＧａＡｓ基板１０上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２とを備える。半絶縁性ＧａＡｓ基板１０とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。また、ソース領域２６およびドレイン領域２８間の半絶縁性ＧａＡｓ基板１０表面には、イオン注入技術などを用いて、電流導通チャネルを形成する。図４に示す構成例では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。裏面金属電極１５は、図４においては、図示を省略している。
【００３６】
実施の形態に係る半導体装置によれば、第１導電型半導体層と、第１導電型と反対導電型の第２導電型半導体層により、ｐｎ接合バリア障壁が形成されるため、ゲートパッド電極と裏面金属電極間のリーク電流を抑制し、ボンディング強度を向上させ、高性能化・高信頼化を図ることができる。
【００３７】
[その他の実施の形態]
いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３８】
１…半導体装置
１０…半絶縁性ＧａＡｓ基板
１２…反応層
１４…第２導電型半導体層（ｎ型層）
１５…裏面金属電極
１６…第１導電型半導体層（ｐ型層）
１８…オーム性電極層
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
２８…ドレイン領域
３０…ゲートパッド電極
３２、ＧＥ１，ＧＥ２，ＧＥ３…ゲート端子電極
３４…絶縁層
ＳＥ１，ＳＥ２，ＳＥ３，ＳＥ４，ＳＥ５…ソース端子電極
ＤＥ…ドレイン端子電極
【図１】
0005318051.tif 000002
【図２】
0005318051.tif 000003
【図３】
0005318051.tif 000004
【図４】
0005318051.tif 000005