(57)【特許請求の範囲】
【請求項１】
導体−誘電体相互接続構造を製造するための方法であって、
パターン形成された凹部をその内部に有する誘電体層を含む構造を用意するステップと、
前記パターン形成された凹部内の前記誘電体層の表面にＲｕまたはＩｒあるいはその両方を含むめっきシード層を付着するステップと、
前記パターン形成された凹部内の前記めっきシード層の表面にＣｕまたはＣｕ合金を含む犠牲シード層を付着するステップと、
前記犠牲シード層の厚さをめっき浴中での逆めっきによって元の厚さの少なくとも５０％まで低減させるステップと、
前記パターン形成された凹部内の厚さが減少された前記犠牲シード層の表面に前記めっき浴中でＣｕ、Ａｌ、Ａｇ、Ａｕ、Ｗおよびこれらの合金からなるグループから選択される導電材料をめっきするステップと、
を含む方法。
【請求項２】
前記構造の前記パターン形成された凹部が、シングル・ダマシン構造またはデュアル・ダマシン構造あるいはその両方を含む、請求項１に記載の方法。
【請求項３】
前記めっきシード層が、ＲｕとＴａもしくはＲｕとＴａＮ、またはＲｕとＴａとＴａＮ、あるいはＩｒとＴａもしくはＩｒとＴａＮ、またはＩｒとＴａとＴａＮ、あるいはＲｕとＴｉＳｉＮ、あるいはＩｒとＴｉＳｉＮを含む、請求項１に記載の方法。
【請求項４】
前記犠牲シード層の厚さが３ｎｍから１００ｎｍである、請求項１に記載の方法。
【請求項５】
前記犠牲シード層の厚さを低減させるステップは、前記犠牲シード層の厚さを低減させて不連続な犠牲シード層を形成することを含む、請求項１に記載の方法。
【請求項６】
前記導電材料を平坦化するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記めっきシード層が、化学蒸着（ＣＶＤ）または原子層付着（ＡＬＤ）技法によって付着される、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、導体−誘電体構造およびこの導体−誘電体構造を作成するための方法に関する。詳細には本開示は、ＢＥＯＬ（Back End of the Line）相互接続構造を作成するための方法に関する。本開示は一般に、メタライゼーション内のボイディング（voiding）、シーム（seam）などの不連続部の発生を低減させる新規のプロセスに関する。本開示によれば、犠牲シード層を使用して、その下のめっきシード層の酸化を防ぐ。
【背景技術】
【０００２】
半導体技術の製造中には、シリコン基板などの半導体基板上に様々な材料の膜が順番に付着され、パターン形成される。バック−エンド−オブ−ライン（ＢＥＯＬ）処理について言えば、これらの材料には、相互接続構造のためのメタライゼーション・レベル、絶縁およびキャッピング（capping）のために使用される誘電体レベル、ならびに相互接続の拡散および酸化を防ぐための障壁層が含まれる。相互接続メタライゼーション向けには現在、デュアル・ダマシン法で製作された銅メタライゼーションが選択されている。誘電体材料には、シラン（ＳｉＨ４）またはオルトケイ酸テトラエチル（ＴＥＯＳ）前駆物質を使用したプラズマ化学蒸着（ＰＥＣＶＤ）によって付着させた酸化シリコン、あるいは、化学蒸着（ＣＶＤ）によって付着させた、高性能相互接続応用向けの有機ケイ酸塩ガラス（organosilicateglass）またはホウリンケイ酸塩ガラス（borophosphosilicate glass：ＢＰＳＧ）が含まれる。有機ケイ酸塩ガラスは、高密度の形態または微細孔を含む形態として付着させることができる。
【０００３】
障壁層の選択肢には、タンタル、窒化タンタル、窒化タングステン、ルテニウム、イリジウムおよびチタン、ならびにこれらの金属の合金が含まれる。
【０００４】
クリティカル・ディメンジョン（critical dimension：ＣＤ）が低下するにつれ、拡散障壁およびＣｕめっきシードの付着に関し、物理蒸着（ＰＶＤ）技法に起因する共形性および被覆率の問題はいっそう深刻になる。これらの問題は、図９に示すような中心および縁のボイドなど、めっき中の充填の問題を引き起こし、この充填の問題は、信頼性に対する懸念および歩留りの低下を引き起こす。この問題を回避する１つの方法は、ＰＶＤ材料の全厚を低減させ、拡散障壁とめっきシードの両方の役目を果たす単一のライナ材料層を利用する方法である。前述の問題を克服する他の方法は、従来のＰＶＤ技法に比べて良好なステップ・カバレージおよび共形性を提供する化学蒸着（ＣＶＤ）または原子層付着（ＡＬＤ）を使用する方法である。
【０００５】
このような材料の一例がルテニウムである（O. Chyan et al.,"Electrodeposition of Coper Thin Film on Ruthenium: A Potential DiffusionBarrier for Copper Interconnects," J. Electrochem. Soc., 150(5), p. C347,2003）。しかし、Ｒｕの表面にＣｕをめっきすることの問題は、Ｒｕ表面が、空気にさらされると酸化しやすいことであり、表面が酸化すると導電率（およびおそらくは付着力）が低下し、その結果めっきが不良となる。パターン形成された構造の極めて不良な充填とは別に、表面酸化物へのＣｕの不十分な付着力は、エレクトロマイグレーションおよび応力信頼性の懸念を引き起こす。めっき前にフォーミング・ガスおよび水素プラズマに暴露してこの表面酸化物を還元するなどのプロセスの使用によって、この問題に対処することが提案されている。これらの技法の欠点は、１）表面酸化物が再び成長する前に還元されたウェハをめっきしなければならない時間枠（キュー・タイム（Queuetime））が存在すること、ならびに２）還元プロセスに必要な機械類による製造コストの増大および未処理の（raw）プロセス時間の増大などである。
【特許文献１】米国特許出願公開 2004/178078 A1
【特許文献２】米国特許 No. 5,486,282
【特許文献３】米国特許出願 No. 09/348,632
【特許文献４】米国特許 No. 6,331,237 B1
【非特許文献１】O. Chyan et al.,"Electrodeposition of Coper Thin Film on Ruthenium: A Potential DiffusionBarrier for Copper Interconnects," J. Electrochem. Soc., 150(5), p. C347,2003
【発明の開示】
【発明が解決しようとする課題】
【０００６】
相互接続内のめっきボイドを排除しまたは少なくとも最小限に抑えることができ、現在のめっきツールおよびめっきプロセスと両立する方法が望ましい。
【課題を解決するための手段】
【０００７】
本開示は、相互接続フィーチャ内のめっきボイドを少なくとも最小限に抑えることを可能にする。
【０００８】
具体的には本開示の一態様は相互接続構造を作成するための方法に関し、この方法は、パターン形成されたフィーチャをその内部に有する誘電体層を含む構造を用意するステップと、パターン形成されたフィーチャ内またはバイア内の誘電体層の表面にめっきシード層を付着させるステップと、パターン形成されたフィーチャ内またはバイア内のめっきシード層の表面に犠牲シード層を付着させるステップと、犠牲シード層の厚さを逆めっき（reverse plating）によって低減させるステップと、パターン形成されたフィーチャ内の犠牲シード層の表面に導電性金属をめっきするステップとを含む。
【０００９】
本開示の他の態様は構造に関し、この構造は、パターン形成されたフィーチャをその内部に有する誘電体層と、パターン形成されたフィーチャ内の誘電体層の表面のめっきシード層と、パターン形成されたフィーチャ内のめっきシード層の表面に位置する不連続な犠牲シード層とを含む。
【００１０】
企図される最良の形態を例示することによって好ましい実施形態だけを示し説明した以下の詳細な説明を読めば、本開示の他の目的および利点が当業者には明白となろう。この開示は他の異なる実施形態を収容することができ、そのいくつか詳細は、この開示から逸脱することなく、明白な様々な点の変更を収容することができることを理解されたい。したがって以下の説明は単に例示を目的としたものあって、限定を意図したものではない。
【００１１】
新規の特徴であると考えられる本開示の諸特徴および本開示を特徴付ける諸要素は、添付の請求項に詳細に記載されている。図面は単に例示を目的にしたものである。しかし本開示は、その構成と機能方法の両方に関して、添付図面に関する以下の詳細な説明を参照することによって最もよく理解されることができる。
【発明を実施するための最良の形態】
【００１２】
本開示の理解を容易にするために図面を参照する。
【００１３】
従来技術の上記の問題および欠陥に留意し、本開示は、メタライゼーション内のボイディング、シームなどの不連続部の発生を低減することを可能にする構造を提供する。
【００１４】
図１に、層間誘電体１６、誘電体１６のトラフ（trough）の中に位置する障壁層１８、および障壁層１８の上に位置する導電層１７を含む構造を示す。符号１０および２０はそれぞれ、層間誘電体材料１４の中に位置するシングル・ダマシン・エッチング断面およびデュアル・ダマシン・エッチング断面を表す。符号１１は、シングル・ダマシン・エッチング断面１０内のトレンチを表す。符号１２は、デュアル・ダマシン・エッチング断面２０内のトレンチを表し、符号１３はバイアを表す。層間誘電体１６の表面、障壁層１８の上および導電層１７の一部分の上にはキャッピング層１５がある。
【００１５】
一般的な絶縁または誘電体材料１４および１６は、二酸化シリコン（ＳｉＯ２）、リンケイ酸塩ガラス（ＰＳＧ）、ホウ素ドープ（boron doped）ＰＳＧ（ＢＤＰＳＧ）またはオルトケイ酸テトラエチル（ＴＥＯＳ）を含み、より一般的には誘電率３．９未満の低ｋ誘電体、例えばＳＩＬＫ（ダウ・ケミカル（DowChemical）社から入手可能）、ＳｉＣＨ（ＢＬＯＫの商品名でＡＭＡＴ社から入手可能）、ＳｉＣＯＨ（Ｃｏｒａｌの商品名でＮｏｖｅｌｌｕｓ社から、Ｂｌａｃｋ  Ｄｉａｍｏｎｄの商品名でＡＭＡＴ社から、Ａｕｏｒａの商品名でＡＳＭ社から入手可能）、ＳｉＣＨＮ（Ｎ  Ｂｌｏｋの商品名でＩＢＭ社から入手可能）、ＣＶＤ炭素ドープ酸化物、多孔質ＣＶＤ炭素ドープ酸化物、多孔質および無孔有機ケイ酸塩、多孔質および無孔有機スピンオン・ポリマーを含む。
【００１６】
一般的なキャッピング層の例は、ＳｉＣＯＨ、Ｂｌｏｋ、ＳｉＯ２、ＮＢｌｏｋ、Ｓｉ３Ｎ４およびスピンオン・シルセスキオキサンである。キャッピング層の厚さは約１０ｎｍから約６０ｎｍである。キャッピング層１５の機能は、誘電体層１４中への相互接続材料１７の拡散を防ぐことである。
【００１７】
障壁層１８の例は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、ルテニウム、レニウム、コバルト、モリブデン、クロム、イリジウム、白金、シリコン、炭素、ジルコニウム、ニオブ、ロジウム、パラジウム、これらの混合物およびこれらの合金である。上記の金属の合金は、Ｏ、Ｓ、Ｎ、Ｂ、Ｐなどの様々な合金材料を含むことができる。ただし合金材料はこれらに限定されるわけではない。障壁層１８はまた、同じ組成の複数の層または異なる組成の複数の層、あるいはその両方を含むことができる。
【００１８】
より一般的な障壁層は、タングステン、チタン、タンタル、これらの窒化物、Ｒｕ、およびこれらの合金である。障壁層１８は一般に、化学蒸着（ＣＶＤ）によって、または物理蒸着（ＰＶＤ）、イオン化物理蒸着（ＩＰＶＤ）などのスパッタリングによって付着される。
【００１９】
障壁層の厚さは一般に約８ｎｍから８０ｎｍである。
【００２０】
導電材料は一般に、Ｃｕ、Ｃｕ合金、Ａｌ、Ａｌ合金、Ａｇ、Ａｇ合金、Ａｕ、Ａｕ合金、ＷまたはＷ合金であり、より一般的にはＣｕを含む導電材料（例えばＣｕおよびＣｕ合金）である。ＣｕおよびＣｕ合金用の一般的なめっき浴は、その開示が参照によって本明細書で組み込まれる米国特許出願公開2004/178078 A1に開示されている。
【００２１】
図２を参照する。この図では、構造の表面に、層間誘電体（ＩＬＤ）１４および導電層１７の露出部分を覆う拡散障壁／めっきシード層２１が付着されている。拡散障壁／めっきシード層２１は一般にルテニウムまたはイリジウムあるいはその両方を含む。層２１は複数の層、例えばＲｕとＴａもしくはＲｕとＴａＮ、またはＲｕとＴａとＴａＮ、ＩｒとＴａもしくはＩｒとＴａＮ、またはＩｒとＴａとＴａＮ、ＲｕとＴｉＳｉＮ、ＩｒとＴｉＳｉＮなどの複数の層を含むこともできる。
【００２２】
Ｒｕ、ＩｒおよびＴａＮに関して層２１は一般にＣＶＤまたはＡＬＤによって付着される。とはいえＲｕ、ＩｒおよびＴａＮの付着についてはＰＶＤ付着技術も使用可能である。
【００２３】
層２１の厚さは一般に約２ｎｍから８０ｎｍ、より一般的には約４ｎｍから２０ｎｍである。
【００２４】
次に、めっきシード層２１の上に、図３に示すような比較的に厚い犠牲シード層３１を付着させる。犠牲シード層３１は一般にＣｕまたはＣｕ合金であり、一般にＰＶＤによって付着される。
【００２５】
層３１を付着させるのは、層２１の酸化を防ぎまたは少なくとも最小限に抑えるためである。犠牲シード層３１は、めっきシード層２１と同じ真空中で操作されるプラットホームで付着され、そのためこれらの２つの膜の付着と付着の間に空気への暴露は起こらず、付着された層２１の表面は酸素を含まない。プラットホームはいくつかの付着チャンバを含み、これらのチャンバとチャンバの間のウェハの輸送は真空で実施され、その間に空気への暴露は生じない。
【００２６】
犠牲シード層３１の厚さは一般に約３ｎｍから約１００ｎｍ、より一般的には約５ｎｍから約５０ｎｍである。この層は、下層２１を酸化の危険にさらす可能性がある不連続部またはピン・ホールあるいはその両方の可能性を最小限に抑えるため十分に厚い必要がある。
【００２７】
単一のプラットホーム内で層２１および３１を付着させた後、犠牲層３１の厚さ低減プロセス（thickness thinning process）およびパターン形成されたフィーチャ内への導電材料の付着のため、ウェハを別のプラットホームに移す。この厚さ低減プロセスおよび導電材料付着プロセスの間、ウェハはその全体がめっき浴の中に完全に浸される。
【００２８】
図４に示すように、逆めっきプロセスを使用することによって犠牲シード３１の厚さを低減させ、薄くされた層４１を作成する。この逆めっきプロセスは電気めっき浴中の電流を反転させることを含む。一般的な逆めっきプロセスは、本出願の譲受人であるＩＢＭ社（International Business Machines Corporation）に譲渡された、ダッタ（Datta）の米国特許No.5,486,282に記載されている。この厚さ低減プロセスは化学エッチングを含み、一例では第二銅イオンが銅と反応して第一銅イオンを形成する化学エッチングを含む。犠牲シード層３１の厚さ低減プロセスと導電層７１の付着プロセスは同じめっき浴中で実施され、これらのプロセスの間、ウェハはめっき浴中に完全に浸されるので、その下の層２１が空気にさらされることは完全に防止される。
【００２９】
薄くされた犠牲層の厚さは一般に層３１の厚さの５０％未満、より一般的には層３１の厚さの２０％未満である。
【００３０】
よりいっそう一般的なプロセスでは、この逆めっきプロセスを継続して図５に示すような不連続な犠牲シード層５１を作成する。この不連続な犠牲シード層５１の厚さは一般に１ｎｍから約１０ｎｍであり、この層はその下の層２１の少なくとも約３０％を覆う。
【００３１】
所望の厚さの層４１が得られたときを決定するため、図６に示すように、この逆めっきプロセスの間、ウェハの抵抗率を監視することができる。
【００３２】
次に、図７に示すように、一般に無電解めっきまたは電気めっきによって、導電性相互接続７１をブランケット付着させて、開口１１、１２および１３を埋める。一般的な相互接続材料７１は、Ｃｕ、ＣｕＡｌなどのＣｕ合金、Ａｌ、ＡｌＣｕなどのＡｌ合金、Ａｇ、Ａｇ合金、Ａｕ、Ａｕ合金、ＷおよびＷ合金であり、ＣｕおよびＣｕ合金がより一般的である。適当な無電解めっき浴および電気めっき浴は知られており、本明細書で説明する必要はない（とはいえ可能ならば何らかの文献を参照されたい）。一般的な技法は、米国特許出願No. 09/348,632およびアンドリカコス（Andricacos）他の米国特許No. 6,331,237 B1に開示されている。犠牲シード層３１の厚さ低減プロセスと導電層７１の付着プロセスは同じめっき浴中で実施され、これらのプロセスの間、ウェハはめっき浴中に完全に浸されるので、その下の層２１が空気にさらされることは完全に防止される。
【００３３】
次いで、図８に示すように、この構造を化学機械研磨（ＣＭＰ）などによって平坦化して、過剰な相互接続材料７１を除去する。ＣＭＰ用の一般的なスラリは、アルミナ、シリカ、セリア、ジルコニア、二酸化チタンなどの研磨粒子、および硝酸第二鉄、ヨウ素酸カリウム、硝酸アンモニウムセリウム、フェリシアン化カリウム、硝酸銀、次亜塩素酸ナトリウム、過塩素酸カリウム、過マンガン酸カリウム、過酸化水素などの酸化剤を含む。
【００３４】
以上の記述は本開示を示し説明したものである。さらに、本開示は好ましい実施形態だけを示し説明したものであるが、前述のとおり本開示は、他の様々な組合せ、変更および環境での使用を収容することができ、上記の教示または関連技術の技能もしくは知識あるいはその両方に対応する、本明細書に表現された本発明のコンセプトの範囲内の変更または修正を収容することができる。さらに、本明細書に説明した実施形態は、出願人が知る最良の形態を説明すること、ならびに、このような実施形態または他の実施形態において、およびその特定の応用または使用が要求する様々な修正を加えて、当業者が本開示を利用することができるようにすることを意図したものである。したがって以上の記述は、本明細書に開示された形態に本発明を限定することを意図したものではない。または、添付の請求項は代替の実施形態を含むものと解釈されたい。
【００３５】
本明細書に引用された出版物および特許出願はすべて、あたかもこれらが参照によって本明細書に組み込まれると個別かつ明確に示されたかのように、あらゆる目的のため参照によって本明細書に組み込まれる。
【図面の簡単な説明】
【００３６】
【図１】本開示の製造プロセスの一段階における構造の概略断面図である。
【図２】本開示の製造プロセスの一段階における構造の概略断面図である。
【図３】本開示の製造プロセスの一段階における構造の概略断面図である。
【図４】本開示の製造プロセスの一段階における構造の概略断面図である。
【図５】本開示の製造プロセスの一段階における構造の概略断面図である。
【図６】抵抗率のｉｎ−ｓｉｔｕ監視を示すグラフである。
【図７】本開示の製造プロセスの一段階における構造の概略断面図である。
【図８】本開示の製造プロセスの一段階における構造の概略断面図である。
【図９】将来のノードにおけるＣＤの低下に起因するボイドを示す概略断面図である。
【符号の説明】
【００３７】
１０  シングル・ダマシン・エッチング断面
１１  トレンチ
１２  トレンチ
１３  バイア
１４  層間誘電体
１５  キャッピング層
１６  層間誘電体
１７  導電層
１８  障壁層
２０  デュアル・ダマシン・エッチング断面
２１  めっきシード層
３１  犠牲シード層
４１  薄くされた層
５１  不連続な犠牲シード層
７１  導電層
【図１】
0005255198.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005255198.tif 000007
【図７】
0005255198.tif 000008
【図８】
0005255198.tif 000009
【図９】
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