(57)【特許請求の範囲】
【請求項１】
センサであって、
真性アモルファス・シリコン層と、
前記真性アモルファス・シリコン層の第１面に結合した、ｐドープ・シリコン層と、
前記ｐドープ・シリコン層に結合した透明な第１電極と、
前記真性アモルファス・シリコン層の第２面に結合した、少なくとも１つの非金属のバック接点とを含み、
前記バック接点が、前記真性アモルファス・シリコン層の１つの領域から電荷を集め、集めた電荷を検出電子装置に与えるようになっており、
前記バック接点が、底部導電性セグメント、２つの直立導電性セグメント、及び少なくとも１つの延長部セグメントを含み、各直立導電性セグメントの第１端部は前記底部導電性セグメントの対応する端部に結合し、各直立導電性セグメントは前記底部導電性セグメントに対して直角な向きとなっており、前記延長部セグメントは１つの直立導電性セグメントの第２端部に結合しており、
前記非金属のバック接点は、ドープ・ポリＳｉＣ製である、
ことを特徴とする、前記センサ。
【請求項２】
さらに、
前記非金属のバック接点を隣接する非金属のバック接点から分離する、不動態化層、
を含む、請求項１に記載のセンサ。
【請求項３】
さらに、
前記バック接点の接点に結合した、薄膜トランジスタ、
を含む、請求項１に記載のセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連続センサ層を備えた高フィルファクタ画像アレイの構造およびその製造方法に関する。一層詳しくは、本発明は、接点注入電流を減らすことによって垂直方向漏洩電流を減らす高フィルファクタ画像アレイに関する。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
普通の画像アレイでの１つ問題は、材料欠陥により生じる漏洩電流である。漏洩電流としては、隣り合ったマッシュルーム接点間の側方漏洩電流と垂直方向すなわち固有の漏洩電流とがある。側方漏洩電流は、画像解像度を低下させる。ＰIＮセンサの代表的な６０×６０平方マイクロメートルは、最高０．３ピコアンペア（ｐＡ）の側方漏洩電流を含む可能性がある。
【０００３】
垂直方向漏洩電流も、ノイズを導入することによって画質を劣化させる。導入されたノイズは、画像コントラストおよび／またはグレイスケールを低下させる。ＰIＮセンサの代表的な６０×６０平方マイクロメートルは、５ボルト接点電圧で約２０フェムトアンペア（ｆＡ）の固有漏洩電流を含む可能性がある。
【０００４】
したがって、垂直方向漏洩電流を減らす方法および装置が必要である。
【０００５】
高フィルファクタ画像アレイでの１つ問題は、垂直方向漏洩電流が画像コントラストを低下させ、画像出力の品質を劣化させるということである。垂直方向漏洩電流の１つ原因は、金属が真性アモルファス・シリコンと接触したときに生じる接点注入電流である。
【課題を解決するための手段】
【０００６】
代表的なバック接点の製作中、単一のマスクが使用されて、金属バック接点と、金属接点を覆うＮ＋ドープ・アモルファス・シリコン層の両方を形成する。しかしながら、Ｎ＋ドープ・アモルファス・シリコン層および金属バック接点の両方に単一マスクを使用することにより、金属の縁が真性アモルファス・シリコンにさらされることになる。露出面積が小さいにもかかわらず、或る種の逆バイアス条件下では、大量の垂直方向漏洩電流を発生させてしまうことがわかった。垂直方向漏洩電流を回避するために、本発明の一実施例では、広い幅の広いＮ＋アモルファス・シリコン層を発生する第２のマスクを使用するが、これがバック接点の金属部分をシールし、真性アモルファス・シリコン層と金属バック接点とのすべての直接的な接点を防ぐ。本発明の別の実施例では、金属バック接点およびＮ＋アモルファス・シリコン層の両方をＮ＋ドープ・ポリシリコン接点のような単一の代替材料と交換する。また、本発明の第３実施例では、Ｎ＋アモルファス・シリコン層を保持し、金属バック接点のみを別の導電材料と交換し、これが、真性アモルファス・シリコンと接触させられたときに重要な注入電流を発生させない。
【図面の簡単な説明】
【０００７】
【図１】Nドープ・アモルファス・シリコン層を拡張させて真性アモルファス・シリコン層と金属バック接点との直接的な接触を排除した高フィルファクタ・センサの概略横断面図である。
【図２】ｐ−ｉ−ｎドープ・アモルファス・シリコンおよび金属インターフェイスを横切るＦｅｒｍｉレベルを示すエネルギ・バンド線図である。
【図３】ｐ−ｉアモルファス・シリコンおよび金属インターフェイスを横切るＦｅｒｍｉレベルを示すエネルギ・バンド線図である。
【図４】ショットキー接合を横切って印加された電圧の関数としての接点注入電流を示すグラフである。
【図５】Ｎ＋アモルファス・シリコン層および金属バック接点を単一のＮ＋ドープ・ポリシリコン層と交換したフルフィル・ファクタ・センサの概略横断面図である。
【図６】レーザ露光の機能としてのNドープ・アモルファス・シリコンの１セクションの面積抵抗の変化を示すグラフである。
【図７】Ｎ＋アモルファス・シリコン層を保持しているが、金属バック接点を非金属フィルムと交換したフルフィル・ファクタ・センサの概略横断面図である。
【図８】従来技術ＰIＮ感光性要素の概略横断面図である。
【発明を実施するための形態】
【０００８】
図１は、Ｎ＋ドープ・アモルファス・シリコン層が金属バック接点、真性アモルファス・シリコン層間の接触を完全に除いているセンサ構造を示している。ここで使用している「バック接点」という用語は、電荷収集面の表面積を増大させることによってセンサ媒体、たとえば、アモルファス・シリコンからの電荷収集量を増大させるように設計したセンサ接点を意味する。代表的には、このようなバック接点は、「マッシュルーム形状」であり、センサ媒体にさらされる側により大きな表面積を設け、より小さい接触点表面積が収集された電荷を検出電子装置に送るようになっている。マッシュルーム形状の中心部は、代表的には、Ｕの字を形成しており、Ｕの字の底部が接触点を形成し、Ｕの字の頂部からの延長部が電荷を集める付加的な表面積を与える。延長部は、代表的には、Ｕの字の頂部に対して直角、収集面に対して平行の向きとなっている。このような構造が、図１に示してあり、以下に説明する。
【０００９】
図１において、Ｐ＋ドープ・アモルファス・シリコン層５２、真性シリコン層５０およびＮ＋ドープ・アモルファス・シリコン層４８が、一緒になってＰIＮ構造を形成している。透明な導電性ＩＴＯ上方層５４および金属バック接点４６は、ＰIＮ構造をバイアスする。光子は、透明導電性ＩＴＯ層を通過し、真性アモルファス・シリコン層５０に自由電子および正孔を発生させる。接点に印加された電圧は、電子を金属バック接点４６へ移動させる電界を発生させる。図示実施例において、金属バック接点４６はマッシュルーム形状であり、金属マッシュルーム接点を形成する。
【００１０】
ここで使用しているマッシュルーム形状の接点は、代表的には、導電性底部セグメント６５と、２つの導電性直立セグメント６７、６９とを包含するＵ字形部分を包含する。各直立セグメント６７、６９の第１端部は、底部セグメント６５の対応する端部に連結している。各直立セグメント６７、６９は、底部セグメント６５に対してほぼ直角な向きとなっている。各直立導電性セグメント６７、６９の第２端部は、対応する導電性延長セグメント７１、７３の端部に接続している。各延長部セグメント７１、７３は、底部セグメント６５に対してほぼ平行、直立導電性セグメント６７、６９に対してほぼ直角な向きとなっている。
【００１１】
先に説明したように、各マッシュルーム接点は、延長部セグメント７１、７３によって創り出されるより大きい電荷収集面４９を包含する。電荷収集面４９は、センサ媒体から電荷を受け取る。接触点５１は、マッシュルーム接点から集めた電荷をライン１０４を経て下層の電子装置に転送する。ライン１０４は、電荷を支持または読み出し電子装置に送る。図示実施例において、ライン１０４は、薄膜トランジスタすなわちＴＦＴトランジスタ１０８のゲートに接続するデータ・ラインである。
【００１２】
ＴＦＴトランジスタ１０８は、多くの異なった方法を使用して形成することができる。ＴＦＴトランジスタ１０８を含む検出または像形成電子装置とセンサを統合する１つの方法は、ＴＦＴトランジスタを相補形金属酸化膜構造（ＣＭＯＳ）から形成し、このＣＭＯＳ電子装置を覆って直接的にアモルファス・シリコン層５０を含むセンサ媒体を形成することである。センサで使用するためのＣＭＯＳ構造の形成を記載している参考文献としては、「the Amorphous and Microcrystalline Silicon Technology 1998 Symposium held in San Francisco on April 14-17, 1988」の会議論文の３２７〜３３８ページに示されるBohm, M.等の共著、「Image Sensors in TFA Technology- Status and Future Trends」がある。
【００１３】
従来技術金属マッシュルーム接点においてマッシュルーム構造を形成することは、金属バック接点４６およびドープＮ＋層４８を形成するためにただ１つのマスクを使用するので、便利であった。しかしながら、単一のマスクを使用しての形成では、金属バック接点４６の縁１１２、１１６を真性アモルファス・シリコン層と直接接触させたままである。逆バイアス条件下では、接点注入から生じる漏洩電流が、真性アモルファス・シリコン層と金属バック接点４６の縁１１２、１１６とのインターフェイスに生じる。漏洩電流の量は、注入バリア高さおよび印加されたバイアス電圧から電界に依存する。漏洩電流に影響する漏洩電流およびファクタについての理由を、以下、添付図面の図２、図３、図４を参照しながら説明する。
【００１４】
垂直方向漏洩電流を減らすために、本発明の一実施例では、金属バック接点を形成するために第１マスクを使用し、Ｎ＋アモルファス・シリコン層を形成するために第２マスクを使用する。Ｎ＋アモルファス・シリコン層の面積は、金属バック接点の面積よりやや大きくて、金属バック接点４６の縁１１２、１１６をカバーするＮ＋アモルファス・シリコンのオーバーハング領域１２０を作る。このオーバーハング領域１２０は、真性アモルファス・シリコンからバック接点の金属部分をシールして遮断することによって、金属と真性アモルファス・シリコン間の直接的な接触を排除する。
【００１５】
ショットキー接点を除去する利点を理解して貰うために、図２は逆バイアスされたＰIＮアモルファス・シリコンの金属インターフェイスに対するＦｅｒｍｉレベルを示し、図３はＰIアモルファス・シリコンの金属ショットキー・インタフェースに対するＦｅｒｍｉレベルを示している。ＰIＮアモルファス・シリコン・センサにおいて、暗（ダーク）逆バイアス電流は、１）内部発生、２）接点注入および３）縁漏洩から生じる。暗逆バイアス電流の接点注入部分は、金属電極とアモルファス・シリコンの間の接合バリアを横切ったキャリア注入から生じる。接点注入電流は、I＝Iinit exp(−ｑΦ/ｋＴ)として表すことができる。ここで、Φは、接合バリア高さであり、ｋは、ボルツマン定数であり、Ｔは温度であり、Iinitは、電流プリファクタであり、ｑは、電子電荷である。
【００１６】
図２に示すように、Ｎ＋層でのドーピングが非常に高く、ＰIＮダイオードが逆バイアスされているとき、Ｆｅｒｍｉレベル２００のエネルギ・バンド分布は、比較的平坦である。正孔生成のためのバリア高さ２２０、Φは、Ｎ＋層におけるＦｅｒｍｉレベル２００とＮ＋層における価電子帯２０４の間のインタフェース２０８付近の電位差である。I＝Iinit exp(−ｑΦ/ｋＴ)関係により、比較的大きい値のΦが比較的小さい注入電流を生じさせる。
【００１７】
図３は、真性アモルファス・シリコンが金属と接触しているショットキー・ダイオードを示している。ショットキー・ダイオードにおいては、真性アモルファス・シリコン層におけるＦｅｒｍｉレベル３０４は、僅かに広がるが、シリコン対金属のインターフェイス３１２付近のバンドギャップ３０８の中心では普通現状に留められる。正孔生成のための接合バリア高さ、Φは、シリコン対金属のインターフェイス３１２付近におけるＦｅｒｍｉレベル３０４、価電子帯３１６間の電位差である。図３および図２は、一緒になって、濃くドープ処理したＮ＋層が金属と接しているとき、ショットキー・ダイオード・バリア高さ３２０がバリア高さ２２０よりかなりより小さいことを示している。バリア高さが小さければ小さいほど、注入電流が大きくなる。
【００１８】
図４は、印加バイアス電圧の関数としての、ショットキー・ダイオードの注入電流密度をプロットしている。電流密度が、縦軸４０８に沿ってプロットしてあり、バイアス電圧が横軸４０４に沿ってプロットしてある。各曲線４１２、４１６、４２０、４２４は、異なった種類の金属についての電流密度対バイアス電圧をプロットしている。
【００１９】
縁接触注入電流を避け、その上、マッシュルーム接点を作るために、金属を図１で除去し、マッシュルーム形態で堆積したＮ＋アモルファス層だけを残す。しかしながら、Nドープ・アモルファス・シリコンのシート抵抗は高い。代表的には、一平方あたり６メガオームのオーダーにある。高いシート抵抗は、読み出し時間を遅くする。
【００２０】
合理的読み出し時間を維持するために、図５は、図１の金属バック接点４６およびNドープ・シリコン層４８の両方を単一のNドープ・ポリシリコン・バック接点５０４と取り替えた本発明の一実施例を示している。ポリシリコン・バック接点５０４は、電荷を収集し、ライン１０４に移送する良好な導体として役立つ。ポリシリコン・バック接点５０４のNドーピングは、また、所望のＰIＮ構造を提供する。図示のように、ポリシリコン・バック接点５０４は、また、マッシュルーム形状を維持する。
【００２１】
種々の方法を使用して、ドープ・ポリシリコン・バック接点を形成することができる。１つの形成方法としては、マッシュルーム形態にＮドープ・アモルファス・シリコン層を堆積させる方法がある。レーザ結晶化が、Nドープ・アモルファス・シリコン層をＮドープ・ポリシリコン層に変換する。レーザ結晶化中、ＴＦＴ１０８および金属ライン１０４を保護するために、Nドープ・アモルファス・シリコンを完全に溶解させない選択的レーザ・プロセスを使用するとよい。図６のグラフに示すように、アモルファス・シリコンの完全な溶解は、所望に応じて低抵抗を達成するのに必要ない。不動態化層５６は、ＴＦＴ１０８をさらに保護するバッファ層としても役立つ。
【００２２】
図６は、レーザ露光の関数として、蛍光体原子でドープ処理したアモルファス・シリコンの１００ナノメートル・セクションの面積抵抗における変化を示すグラフである。面積抵抗が縦軸６０４に沿ってプロットしてあり、レーザ・エネルギ密度が横軸６０８に沿ってプロットしてある。図６に示すように、約２００ｍＪ／ｃｍ2の適度なレーザ・エネルギが、一平方当たり１キロオームより低いシート抵抗を達成するのに充分である。
【００２３】
ドープ・ポリシリコン・バック接点を形成する第２方法は、真性アモルファス・シリコンを堆積させることである。イオン注入またはレーザ・ドーピングが、真性アモルファス・シリコンにＮ＋イオンを堆積させるのに使用される。イオン注入またはレーザ・ドーピングの後のレーザ・アニールが、アモルファス・シリコンをポリシリコンに変換する。ポリシリコン・バック接点５０４をプラスマ水素化処理に数分さらしてから真性アモルファス・シリコンの堆積を行い、ポリシリコンと真性アモルファス・シリコンの間に高品質ｎ−ｉ接合５０８を確保してもよい。
【００２４】
ポリシリコンの他の代替材料を使用して、図１の金属バック接点４６およびＮ＋ドープ・アモルファス・シリコン層４８の組み合わせと交換してもよい。このような材料の１つの例としては、ドープ・マイクロ結晶性シリコンがある。ＰＥＣＶＤ（Plasma Enhance Chemical Vapor Deposition）プロセスを使用して、水素希釈シランおよびホスフィンでドープ・マイクロ結晶性シリコンを堆積させてもよい。別の適切な材料としては、ドープ・ポリＳｉＣ（ポリシリコン・カーバイド）がある。ポリＳｉＣを使用することの１つの利点は、ポリＳｉＣの広いエネルギ・バンドギャップが高い電位バリアを与え、これが正孔注入を減らし、接点電流を最小限に抑えるということである。
【００２５】
図７は、図１のＮ＋アモルファス・シリコン層４８を含めて、マッシュルーム接点のために２つの層を利用し続ける本発明の別の実施例を示している。図７において、金属マッシュルーム接点１１２だけが、代替の材料７００で取り替えてある。適当な代替材料は、大量の接点電流を発生させることのなく真性アモルファス・シリコン層と直接的に接触することのできる低シート抵抗（一平方当たり１００キロオーム未満）を持つ半導体導体でなければならない。適当な代替材料としては、ドープ・ポリシリコン、ドープＳｉＣ、ドープＳｉＧｅ、ドープ・Ｇｅのフィルムがある。Ｎ＋層および代替材料の二重構造は、電荷を導き、接点注入電流を最小限に抑えるのに代替材料を利用しながらアモルファス・シリコンＰIＮ接合の性質を維持する。真性アモルファス・シリコンとの或る程度の接触を許すため、Nドープ・アモルファス・シリコン層およびバック接点の代替材料の両方を製造するのに、単一のマスクが使用される。
【符号の説明】
【００２６】
４６  金属バック接点
４８  Ｎ＋ドープ・アモルファス・シリコン層
５０  真性シリコン層
５１  接触点
５２  Ｐ＋ドープ・アモルファス・シリコン層
５４  透明導電性IＴＯ上方層
６５  導線性底部セグメント
６７  導電性直立セグメント
６９  導電性直立セグメント
７１  導電性延長セグメント
７３  導電性延長セグメント
１０８  薄膜トランジスタ（ＴＦＴトランジスタ）
１１２  金属バック接点の縁
１１６  金属バック接点の縁
１２０  オーバーハング領域
２００  Ｆｅｒｍｉレベル
２０４  価電子帯
２２０  バリア高さ
３０４  Ｆｅｒｍｉレベル
３０８  バンドギャップ
３１２  シリコン対金属のインターフェイス
５０４  Ｎドープ・ポリシリコン・バック接点
【図１】
0005280564.tif 000002
【図２】
0005280564.tif 000003
【図３】
0005280564.tif 000004
【図４】
0005280564.tif 000005
【図５】
0005280564.tif 000006
【図６】
0005280564.tif 000007
【図７】
0005280564.tif 000008
【図８】
0005280564.tif 000009