(57)【特許請求の範囲】
【請求項１】
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部の信号電荷の蓄積、転送および出力を行うように駆動可能な画素駆動部と、
上記画素部から画素の信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部の画素回路は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、を含み、
上記画素駆動部は、
上記画素部の１行分の各画素回路を選択して読み出し可能な一の行選択期間において、上記駆動信号により上記転送素子をオフさせて出力ノードの信号を出力する第１の読み出し駆動と、
上記一の行選択期間と異なる、上記画素部の１行分の各画素回路を選択して読み出し可能な他の行選択期間において、上記駆動信号により上記転送素子をオンさせて信号電荷を上記出力ノードに転送させて出力ノードの信号を出力する第２の読み出し駆動と、を行うことが可能で、
上記画素信号読み出し部は、
上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する機能を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のアップダウンカウンタと、を含む
固体撮像素子。
【請求項２】
上記複数のアップダウンカウンタは、
上記第１の読み出し駆動時には、ダウンカウントまたはアップカウントを行い、
上記第２の読み出し駆動時には、アップカウントまたはダウンカウントを行う
請求項１記載の固体撮像素子。
【請求項３】
モード切替信号により第１モードと第２モードの切り替えが可能で、
上記第１モード時には、
上記画素駆動部は、
上記第２の読み出し駆動のみを行い、
上記画素信号読み出し部は、
上記第２の読み出し駆動で読み出した信号を出力し、
上記第２モード時は、
上記画素駆動部は、
上記第１の読み出し駆動および第２の読み出し駆動を行い、
上記画素信号読み出し部は、
上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する
請求項１または２記載の固体撮像素子。
【請求項４】
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部のリセット、信号電荷の蓄積および出力を行うように駆動可能な画素駆動部と、
上記画素部から画素の信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部の画素回路は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
リセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、
駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、を含み、
上記画素駆動部は、
上記画素部の１行分の各画素回路を選択して読み出し可能な一の行選択期間において、上記リセット信号により上記リセット素子をオンさせて出力ノードの信号を出力するリセット読み出し駆動と、上記駆動信号により上記転送素子をオフさせて出力ノードの信号を出力する非転送読み出し駆動とを行う第１の読み出し駆動と、
上記一の行選択期間と異なる、上記画素部の１行分の各画素回路を選択して読み出し可能な他の行選択期間において、上記リセット信号により上記リセット素子をオンさせて出力ノードの信号を出力するリセット読み出し駆動と、上記駆動信号により上記転送素子をオンさせて信号電荷を上記出力ノードに転送させて出力ノードの信号を出力する転送読み出し駆動とを行う第２の読み出し駆動と、を行うことが可能で、
上記画素信号読み出し部は、
上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する機能を有する
固体撮像素子。
【請求項５】
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のアップダウンカウンタと、を含む
請求項４記載の固体撮像素子。
【請求項６】
上記複数のアップダウンカウンタは、
上記第１の読み出し駆動時には、
上記リセット読み出し駆動においてアップカウントまたはダウンカウントを行い、
上記非転送読み出し駆動においてダウンカウントまたはアップカウントを行い、
上記第２の読み出し駆動時には、
上記リセット読み出し駆動においてダウンカウントまたはアップカウントを行い、
上記転送読み出し駆動においてアップカウントまたはダウンカウントを行う
請求項５記載の固体撮像素子。
【請求項７】
上記複数のアップダウンカウンタは、
上記第１の読み出し駆動時には、
上記非転送読み出し駆動においてダウンカウントまたはアップカウントを行い、
上記第２の読み出し駆動時には、
上記転送読み出し駆動においてアップカウントまたはダウンカウントを行う
請求項５載の固体撮像素子。
【請求項８】
モード切替信号により第１モードと第２モードの切り替えが可能で、
上記第１モード時には、
上記画素駆動部は、
上記第２の読み出し駆動のみを行い、
上記画素信号読み出し部は、
上記第２の読み出し駆動で読み出した信号を出力し、
上記第２モード時は、
上記画素駆動部は、
上記第１の読み出し駆動および第２の読み出し駆動を行い、
上記画素信号読み出し部は、
上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する
請求項４から７のいずれか一に記載の固体撮像素子。
【請求項９】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部の信号電荷の蓄積、転送および出力を行うように駆動可能な画素駆動部と、
上記画素部から画素の信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部の画素回路は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、を含み、
上記画素駆動部は、
上記画素部の１行分の各画素回路を選択して読み出し可能な一の行選択期間において、上記駆動信号により上記転送素子をオフさせて出力ノードの信号を出力する第１の読み出し駆動と、
上記一の行選択期間と異なる、上記画素部の１行分の各画素回路を選択して読み出し可能な他の行選択期間において、上記駆動信号により上記転送素子をオンさせて信号電荷を上記出力ノードに転送させて出力ノードの信号を出力する第２の読み出し駆動と、を行うことが可能で、
上記画素信号読み出し部は、
上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する機能を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のアップダウンカウンタと、を含む
カメラシステム。
【請求項１０】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部のリセット、信号電荷の蓄積および出力を行うように駆動可能な画素駆動部と、
上記画素部から画素の信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部の画素回路は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
リセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、
駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、を含み、
上記画素駆動部は、
上記画素部の１行分の各画素回路を選択して読み出し可能な一の行選択期間において、上記リセット信号により上記リセット素子をオンさせて出力ノードの信号を出力するリセット読み出し駆動と、上記駆動信号により上記転送素子をオフさせて出力ノードの信号を出力する非転送読み出し駆動とを行う第１の読み出し駆動と、
上記一の行選択期間と異なる、上記画素部の１行分の各画素回路を選択して読み出し可能な他の行選択期間において、上記リセット信号により上記リセット素子をオンさせて出力ノードの信号を出力するリセット読み出し駆動と、上記駆動信号により上記転送素子をオンさせて信号電荷を上記出力ノードに転送させて出力ノードの信号を出力する転送読み出し駆動とを行う第２の読み出し駆動と、を行うことが可能で、
上記画素信号読み出し部は、
上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する機能を有する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合に、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
以下に、一般的なＣＭＯＳイメージセンサについて説明する。
【０００６】
ＣＭＯＳイメージセンサにおいて、最初にリセット電圧（Pre‐Charge相:以降Ｐ相とする）を読み出し、その後リセット電圧と信号電圧の加算電圧（Data相:以降Ｄ相とする）を読み出し、加算電圧からリセット電圧を減算した信号を出力する。
ＣＭＯＳイメージセンサにおいては、このような相関２重サンプリング処理(ＣＤＳ: Correlated Double Sampling)が一般に行われている（たとえば特許文献１参照）。
【０００７】
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
【０００８】
この画素１は、たとえばフォトダイオードからなる光電変換素子１１を有し、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。
【０００９】
光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤ(Floating Difusion)との間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられる。これにより、転送トランジスタ１２は、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００１０】
リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。これにより、リセットトランジスタ１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１１】
フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（セレクト信号）ＳＥＬが選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンする。
選択トランジスタ１５がオンすると増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
【００１２】
この画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
【００１３】
一方読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ１５を通じて出力信号線１６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
【００１４】
図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【００１５】
図２のＣＭＯＳイメージセンサ２０は、図１に示した画素回路を２次元アレイ状に配置した画素アレイ部２１、行選択回路（画素駆動回路または垂直駆動回路）２２、およびカラム回路（列処理回路）２３により構成されている。
【００１６】
画素駆動回路２２は、各行の画素の転送トランジスタ１２、リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。
【００１７】
カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。
【００１８】
図３は、図１および図２に示したＣＭＯＳイメージセンサの画素データ読み出し動作のタイミングチャートを示す図である。
【００１９】
図１に示すような画素をｍ行ｎ列配列した画素アレイ部において、図３に示すようにｘ行目の画素を選択する期間(１Ｈ期間)での、ｙ列の垂直信号線１６の電位ＶＳＬの変化をＶＳＬｙとする(1≦x≦m, 1≦y≦n)。
ｘ行目のセレクト信号ＳＥＬｘがハイレベルになることでｘ行が選択され、リセット信号ＲＳＴｘ信号がハイレベルになると、ｘ行ｙ列の画素のフローティングディフュージョンＦＤがハイレベルとなり、ＶＳＬｙはＰ相と呼ばれるリセットレベルになる。
その後、駆動信号ＴＧｘがハイレベルになると、画素内の電荷がフローティングディフュージョンＦＤに移動し、フローティングディフュージョンＦＤの電位が下がることで信号線１６の電位ＶＳＬｙは降下する。
そのときの信号線１６の電位ＶＳＬｙのレベルをＤ相とする。
前述したと同様に、このＤ相とＰ相の差分を出力することで画素、ＶＳＬの製造ばらつきをキャンセルしたノイズの少ないセンサ出力が得られる。
【特許文献１】特開２００１‐６９４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述したＣＭＯＳイメージセンサにおいては、センサの出力には本来出力すべき画素信号以外の成分が含まれている。
【００２１】
図３のように、リセット信号ＲＳＴｘがハイレベルとなった後、あるいは駆動信号ＴＧｘがハイレベルとなった後、一定電位を保つことが理想ではある。
しかし実際には、図４に示すように、ＦＤの電位がリーク電流により降下すること等が原因で出力信号線１６の電位ＶＳＬは降下している。
このときのセンサの出力は、本来出力すべき画素信号にプラスしてＶＳＬの電位降下分も含まれていることになる。
【００２２】
この電位降下が大きいと、センサの出力画像はＦＤ白点（ＴＧ・ＯＦＦ白点）と呼ばれる白点や縦筋、シェーディング等が発生し、特に低照度での画質の劣化が起こる。
また近年、画素の微細化の追及でＦＤ部分を数画素で共有化させた共有画素が使用されており、特に共有画素の場合、ＦＤ白点は共有している画素数にまたがった欠陥となるため画質の劣化が著しい。
【００２３】
本発明は、読み出し期間の信号線の電位降下分をキャンセルでき、ノイズを削減でき、ひいては高画質化を図ることが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２４】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部の信号電荷の蓄積、転送および出力を行うように駆動可能な画素駆動部と、上記画素部から画素の信号の読み出しを行う画素信号読み出し部と、を有し、上記画素部の画素回路は、出力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、を含み、上記画素駆動部は、上記画素部の１行分の各画素回路を選択して読み出し可能な一の行選択期間において、上記駆動信号により上記転送素子をオフさせて出力ノードの信号を出力する第１の読み出し駆動と、上記一の行選択期間と異なる、上記画素部の１行分の各画素回路を選択して読み出し可能な他の行選択期間において、上記駆動信号により上記転送素子をオンさせて信号電荷を上記出力ノードに転送させて出力ノードの信号を出力する第２の読み出し駆動と、を行うことが可能で、上記画素信号読み出し部は、上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する機能を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のアップダウンカウンタと、を含む。
【００２５】
本発明の第２の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部のリセット、信号電荷の蓄積および出力を行うように駆動可能な画素駆動部と、上記画素部から画素の信号の読み出しを行う画素信号読み出し部と、を有し、上記画素部の画素回路は、出力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、リセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、を含み、上記画素駆動部は、上記画素部の１行分の各画素回路を選択して読み出し可能な一の行選択期間において、上記リセット信号により上記リセット素子をオンさせて出力ノードの信号を出力するリセット読み出し駆動と、上記駆動信号により上記転送素子をオフさせて出力ノードの信号を出力する非転送読み出し駆動とを行う第１の読み出し駆動と、上記一の行選択期間と異なる、上記画素部の１行分の各画素回路を選択して読み出し可能な他の行選択期間において、上記リセット信号により上記リセット素子をオンさせて出力ノードの信号を出力するリセット読み出し駆動と、上記駆動信号により上記転送素子をオンさせて信号電荷を上記出力ノードに転送させて出力ノードの信号を出力する転送読み出し駆動とを行う第２の読み出し駆動と、を行うことが可能で、上記画素信号読み出し部は、上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する機能を有する。
【００２７】
好適には、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のアップダウンカウンタと、を含む。
【００２８】
好適には、上記複数のアップダウンカウンタは、上記第１の読み出し駆動時には、ダウンカウントまたはアップカウントを行い、上記第２の読み出し駆動時には、アップカウントまたはダウンカウントを行う。
【００２９】
好適には、上記複数のアップダウンカウンタは、上記第１の読み出し駆動時には、上記リセット読み出し駆動においてアップカウントまたはダウンカウントを行い、上記非転送読み出し駆動においてダウンカウントまたはアップカウントを行い、上記第２の読み出し駆動時には、上記リセット読み出し駆動においてダウンカウントまたはアップカウントを行い、上記転送読み出し駆動においてアップカウントまたはダウンカウントを行う。
【００３０】
好適には、上記複数のアップダウンカウンタは、上記第１の読み出し駆動時には、上記非転送読み出し駆動においてダウンカウントまたはアップカウントを行い、上記第２の読み出し駆動時には、上記転送読む出し駆動においてアップカウントまたはダウンカウントを行う。
【００３１】
好適には、モード切替信号により第１モードと第２モードの切り替えが可能で、上記第１モード時には、上記画素駆動部は、上記第２の読み出し駆動のみを行い、上記画素信号読み出し回路は、上記第２の読み出し駆動で読み出した信号を出力し、上記第２モード時は、上記画素駆動部は、上記第１の読み出し駆動および第２の読み出し駆動を行い、上記画素信号読み出し回路は、上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する。
【００３２】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部の信号電荷の蓄積、転送および出力を行うように駆動可能な画素駆動部と、上記画素部から画素の信号の読み出しを行う画素信号読み出し部と、を有し、上記画素部の画素回路は、出力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、を含み、上記画素駆動部は、上記画素部の１行分の各画素回路を選択して読み出し可能な一の行選択期間において、上記駆動信号により上記転送素子をオフさせて出力ノードの信号を出力する第１の読み出し駆動と、上記一の行選択期間と異なる、上記画素部の１行分の各画素回路を選択して読み出し可能な他の行選択期間において、上記駆動信号により上記転送素子をオンさせて信号電荷を上記出力ノードに転送させて出力ノードの信号を出力する第２の読み出し駆動と、を行うことが可能で、上記画素信号読み出し部は、上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する機能を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のアップダウンカウンタと、を含む。
【００３３】
本発明の第４の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部のリセット、信号電荷の蓄積および出力を行うように駆動可能な画素駆動部と、上記画素部から画素の信号の読み出しを行う画素信号読み出し部と、を有し、上記画素部の画素回路は、出力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、リセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、を含み、上記画素駆動部は、上記画素部の１行分の各画素回路を選択して読み出し可能な一の行選択期間において、上記リセット信号により上記リセット素子をオンさせて出力ノードの信号を出力するリセット読み出し駆動と、上記駆動信号により上記転送素子をオフさせて出力ノードの信号を出力する非転送読み出し駆動とを行う第１の読み出し駆動と、上記一の行選択期間と異なる、上記画素部の１行分の各画素回路を選択して読み出し可能な他の行選択期間において、上記リセット信号により上記リセット素子をオンさせて出力ノードの信号を出力するリセット読み出し駆動と、上記駆動信号により上記転送素子をオンさせて信号電荷を上記出力ノードに転送させて出力ノードの信号を出力する転送読み出し駆動とを行う第２の読み出し駆動と、を行うことが可能で、上記画素信号読み出し部は、上記第２の読み出し駆動で読み出された信号と上記第１の読み出し駆動で読み出された信号との差分に応じた信号を出力する機能を有する。
【００３４】
本発明によれば、画素駆動部においては、駆動信号により転送素子をオフさせて出力ノードの信号を出力する第１の読み出し駆動と、駆動信号により転送素子をオンさせて信号電荷を出力ノードに転送させて出力ノードの信号を出力する第２の読み出し駆動が行われる。
第１の読み出し駆動の読み出し信号と、第２の読み出し駆動の読み出し信号は、画素信号読み出し部に供給される。
そして、画素信号読み出し部においては、第２の読み出し駆動で読み出された信号と第１の読み出し駆動で読み出された信号との差分がとられ、この差分に応じた信号が出力される。
【発明の効果】
【００３５】
本発明によれば、読み出し期間の信号線の電位降下分をキャンセルでき、ノイズを削減でき、ひいては高画質化を図ることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００３７】
＜第１実施形態＞
図５は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００３８】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１０１、画素駆動部としての行選択回路（垂直駆動回路）１０２、カラム読み出し回路（列処理回路）１０３、ｋ行分のラインメモリ１０４、アンプ回路１０５、および転送線１０６を有する。
これらに構成要素のうちカラム読み出し回路１０３、ラインメモリ１０４、アンプ回路１０５、および転送線１０６により画素信号読み出し部が形成される。
【００３９】
画素アレイ部１０１は、複数の画素回路がｍ行ｎ列の２次元状（マトリクス状）に配列されている。
【００４０】
図６は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００４１】
この画素回路１０１Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００４２】
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００４３】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００４４】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出カする。信号線１１６を通じて、各画素から出力された電圧は、カラム回路１０３に出カされる。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００４５】
画素アレイ部１０１に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての行選択回路１０２により駆動される。
【００４６】
行選択回路１０２は、各リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが接続される制御線にリセット信号ＲＳＴや駆動信号ＴＧを出力する、たとえば複数のシフトレジスタを有する。
【００４７】
行選択回路１０２は、図示しない制御系による制御信号ＣＴＬに応じた制御の下、いわゆるＰ相読み出しおよびＤ相読み出しを行う際に、このＰ相およびＤ相読み出しを複数回（本実施形態では２回）行うように制御される。
行選択回路１０２は、第１のＰ相およびＤ相読み出し駆動時には、転送トランジスタ１１２の駆動信号ＴＧをローレベルにしたままでＤ相のサンプリングを行うように、駆動信号ＴＧの出力制御を行う。第１のＰ相読み出しはリセット読み出し動作に相当し、第１のＤ相読み出しは非転送読み出し動作に相当する。
行選択回路１０２は、第２のＰ相およびＤ相読み出し駆動時には、転送トランジスタ１１２の駆動信号ＴＧをハイレベルにしたままでＤ相のサンプリングを行うように、駆動信号ＴＧの出力制御を行う。第２のＰ相読み出しはリセット読み出し動作に相当し、第２のＤ相読み出しは転送読み出し動作に相当する。
【００４８】
この駆動信号ＴＧをローレベルにして転送トランジスタ１１２をオフしたままでＤ相のサンプリングを行う処理をＴＧ・ＯＦＦ信号処理という。
この駆動信号ＴＧをハイレベルにして転送トランジスタ１１２をオンにしてＤ相のサンプリングを行う処理をＴＧ・ＯＮ信号処理という。
【００４９】
カラム読み出し回路１０３は、画素駆動回路１０２により読み出し制御された画素行のデータを受け取り、転送線１０６、アンプ回路１０５を通して後段の信号処理回路に転送する。
【００５０】
ラインメモリ１０４は、ＴＧ・ＯＦＦ信号処理のＴＧ・ＯＦＦ信号を保存する。
【００５１】
本実施形態のＣＭＯＳイメージセンサ１００は、「ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号」のデータセンサ出力とすることにより、Ｐ相〜Ｄ相期間の信号線１１６の電位ＶＳＬの降下をキャンセルする機能を有する。
本実施形態のＣＭＯＳイメージセンサ１００は、画素の１行分を読み出す期間に、第１の読み出し駆動および第２の読み出し駆動、並びに、第２の読み出し駆動で読み出された信号と第１の読み出し駆動で読み出された信号との差分に応じた信号の出力を行う。
【００５２】
以下に、本実施形態のＣＭＯＳイメージセンサ１００は、「ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号」のデータをセンサ出力とする処理について図７（Ａ），（Ｂ）に関連付けて説明する。
【００５３】
図７（Ａ），（Ｂ）は、本実施形態に係るＰ相およびＤ相読み出しを説明するためのタイミングチャートである。
図７（Ａ）がＴＧ・ＯＦＦ信号処理のタイミングチャートを示し、図７（Ｂ）がＴＧ・ＯＮ信号処理のタイミングチャートを示している。
【００５４】
図５に示すような画素をｍ行ｎ列配列した画素アレイ部１０１において、図７（Ａ），（Ｂ）に示すようにｘ行目の画素を選択する期間(１Ｈ期間)での、ｙ列の垂直信号線１１６の電位ＶＳＬの変化をＶＳＬｙとする(1≦x≦m, 1≦y≦n)。
ＴＧ・ＯＦＦ信号処理において、ｘ行目のセレクト信号ＳＥＬｘがハイレベルになることでｘ行が選択され、リセット信号ＲＳＴｘ信号がハイレベルになると、ｘ行ｙ列の画素のフローティングディフュージョンＦＤがハイレベルとなり、ＶＳＬｙはＰ相と呼ばれるリセットレベルになる。
ＴＧ・ＯＦＦ信号処理において、その後、駆動信号ＴＧｘがローレベルに保持されて転送トランジスタ１１２がオフのままに保持される。
このときのセンサの出力がＴＧ・ＯＦＦ信号であり、Ｐ相〜Ｄ相期間の信号線１１６の電位ＶＳＬの降下分を出力していることになる。
このＴＧ・ＯＦＦ信号はカラム読み出し回路１０３を介してラインメモリ１０４に保存される。
【００５５】
ＴＧ・ＯＮ信号処理において、ｘ行目のセレクト信号ＳＥＬｘがハイレベルになることでｘ行が選択され、リセット信号ＲＳＴｘ信号がハイレベルになると、ｘ行ｙ列の画素のフローティングディフュージョンＦＤがハイレベルとなり、ＶＳＬｙはＰ相と呼ばれるリセットレベルになる。
ＴＧ・ＯＮ信号処理において、その後、駆動信号ＴＧｘがハイレベルに保持されて転送トランジスタ１１２がオンとなり、画素内の電荷がフローティングディフュージョンＦＤに移動する。そして、フローティングディフュージョンＦＤの電位が下がることで信号線１１６の電位ＶＳＬｙは降下する。
そのときの信号線１１６の電位ＶＳＬｙのレベルをＤ相とする。
【００５６】
そして、このＴＧ・ＯＮ信号からラインメモリ１０４に保存されているＴＧ・ＯＦＦ信号を減じる（ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号）ことにより、Ｐ相〜Ｄ相期間の信号線１１６の電位ＶＳＬの降下分がキャンセルされた信号がアンプ回路１０５から出力される。
【００５７】
以上のように、一般のＣＭＯＳイメージセンサにおいては、通常、Ｄ相読み出しでは、駆動信号ＴＧをハイレベルにして画素データを読み出す。
これに対して、本実施形態においては、第１のＰ相およびＤ相読み出しにおいて、駆動信号ＴＧをローレベルに保持したまま、Ｄ相のサンプリングを行う。
本実施形態においては、このときのセンサの出力をＴＧ・ＯＦＦ信号と呼び、Ｐ相〜Ｄ相期間の信号線１１６の電位ＶＳＬの降下分を出力していることになる。
次いで、第２のＰ相およびＤ相読み出しにおいて、駆動信号ＴＧをハイレベルにして、Ｄ相のサンプリングを行う。
【００５８】
そして、本実施形態においては、たとえばｋ行（1≦k≦m）ごとに、図７（Ａ）に示すような、ＴＧ・ＯＦＦ信号を読み出し、ｋ行のラインメモリ１０４に保存する。
その後、図７（Ｂ）に示すようなＴＧ・ＯＮ信号を読み出し、同じ行のＴＧ・ＯＮ信号とＴＧ・ＯＦＦ信号の差分を出力する。
【００５９】
一般には、ｋの値は１行、またはｍ行になることが多い。
ｋ=１の時は、ｘ行ＴＧ・ＯＦＦ信号→ｘ行ＴＧ・ＯＮ信号→ｘ+1行ＴＧ・ＯＦＦ信号→ｘ+1行ＴＧ・ＯＮ信号→…を繰り返すことになる。
【００６０】
ｋ=ｍの時は、ＴＧ・ＯＦＦ信号を１フレーム読み出し、フレームメモリに保管した後、ＴＧ・ＯＮ信号を読み出すことになる。
なお、ＴＧ・ＯＦＦ信号は温度変化が無い限りは変動が少ないと考えられるため、１フレームのＴＧ・ＯＦＦ信号をフレームメモリに保管した後、その後、数フレームのＴＧ・ＯＮ信号に対して同じフレームのＴＧ・ＯＦＦ信号で差分を取ることでフレームレートを上げることも可能である。
【００６１】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
一般的なＣＭＯＳイメージセンサにおいては、［センサ出力（ＴＧ・ＯＮ信号） ＝ 画素信号 ＋ ＶＳＬ電位降下］となっていた。
これに対して、本実施形態のＣＭＯＳイメージセンサ１００においては、［センサ出力 ＝ ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号 ＝ 画素信号 ＋ ＶＳＬ電位降下−ＶＳＬ電位降下 ＝ 画素信号］となり、既存ＣＭＯＳイメージセンサではキャンセルできなかった、信号線ＶＳＬの電位降下をキャンセルしたノイズの少ないセンサ出力を得ることができる。
【００６２】
なお、本実施形態では、各行に関してＴＧ・ＯＮ信号、ＴＧ・ＯＦＦ信号どちらも必要となるため、ＴＧ・ＯＮ出力しか行わない一般的なＣＭＯＳイメージセンサと比較し、フレームレートを上げにくくなるおそれがある。
ただし、Ｐ相〜Ｄ相間のＶＳＬ電位降下（ＦＤ白点など）が画的に大きな影響を与えるのは、画素データの出力が小さい低照度時である。
一般に、低照度時はフレームレートを下げた長時間露光により信号量を確保することが多い。
【００６３】
そのため、図８に示すように、センサとして、ＴＧ・ＯＮ信号を出力する通常モードとしての第１モードＭＯＤＥ１、および主に低照度撮影時に上述した実施形態の「ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号」を出力する第２モードＭＯＤＥ２を持つようにする。
そして、モード切替信号ＭＳＷにより被写体に応じたモードに切り替えるようにすれば、被写体ごとに最適な駆動を行うことができる。
【００６４】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００６５】
図９は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００６６】
この固体撮像素子２００は、図９に示すように、撮像部としての画素部２１０、画素駆動部としての行選択回路２２０、内部クロック（ＣＬＫ）発生回路２３０、ランプ（ＲＡＭＰ）波形発生回路２４０、画素信号読み出し部としての複数のＡＤＣ（アナログ−デジタル（ＡＤ）変換装置）が並列に配置されたＡＤＣ群２５０、アンプ回路（Ｓ／Ａ）２６０、および転送線２７０を有する。
【００６７】
画素部２１０は、フォトダイオードと画素内アンプとを含む、たとえば図６に示すような構成を有する画素２１１がｍ行ｎ列のマトリックス状（行列状）に配置されて構成される。
【００６８】
ＡＤＣ群２５０は、基本的に、ランプ波形発生回路２４０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号電位ＶＳＬとを比較する比較器２５１と、比較時間をカウントするカウンタ、カウント結果を保持するたとえばＮビットのメモリを含むラッチを有するアップダウンカウンタ２５２とからなるＡＤＣが複数列配列されている。
ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチの出力は、たとえば２ｎビット幅の転送線２７０に接続されている。
そして、転送線２７０に対応したアンプ回路２６０が配置される。
【００６９】
基本的に、ＡＤＣ群２５０においては、垂直信号線に読み出されたアナログ画素信号Ｖｓｉｇ（電位ＶＳＬ）は列毎に配置された比較器（コンパレータ）２５１で参照電圧としてのスロープ波形であるランプ波形ＲＡＭＰと比較される。
このとき、比較器２５１と同様に列毎に配置されたアップダウンカウンタ２５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５１の出力が反転し、アップダウンカウンタ２５２の入力クロックを停止し、または、入力を停止していたクロックをアップダウンカウンタ２５２に入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、ラッチに保持されたデータが、転送線２７０に転送され、アンプ回路２６０を経て図示しない信号処理回路に入力され、所定の信号処理により２次元画像が生成される。
【００７０】
このように、［ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号］出力を実現する回路構成として、各列にアップダウンカウンタを用いたカラムＡＤＣ回路に適用することにより、ラインメモリを必要としない［ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号］出力が実現できる。
この構成は、［ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号］出力に最も有効な回路の一つである。
【００７１】
上述したように、各列の信号電位ＶＳＬはランプ波形ＲＡＭＰと比較され、比較器２５１の出力が反転するまでのクロックＣＬＫの数をカウントすることにより、各カラムでアナログからデジタル変換されたセンサ出力を得ることができる。
また、Ｐ相時にダウンカウント、Ｄ相時にアップカウントをすることで、Ｄ相-Ｐ相のＣＤＳを各カラムで行うことができる。
【００７２】
図１０は、図９のＣＭＯＳイメージセンサにおける［ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号］出力を実現する１Ｈ期間の読み出し方法を示すタイミングチャートである。
【００７３】
この場合、１Ｈ期間にＴＧ・ＯＮ読み出し期間とＴＧ・ＯＦＦ読み出し区間を２つの期間が含まれる。この順序はどちらでもよいが、図１０においてはＴＧ・ＯＦＦ読み出し期間を先に行った例を示している。
【００７４】
ＴＧ・ＯＦＦ読み出し期間においては、リセット信号ＲＳＴｘをハイレベルにした後、Ｐ相１の値をアップダウンカウンタ２５２でアップカウントする。
その後、駆動信号ＴＧをローレベルのままで、Ｄ相１をアップダウンカウンタ２５２でダウンカウントする。
【００７５】
ＴＧ・ＯＮ読み出し期間においては、リセット信号ＲＳＴｘをハイレベルにした後、Ｐ相２の値をアップダウンカウンタ２５２でダウンカウントする。
その後、駆動信号ＴＧをハイレベルにして、Ｄ相２をアップダウンカウンタ２５２でアップカウントする。
【００７６】
ＴＧ・ＯＦＦ読み出し期間とＴＧ・ＯＮ読み出し期間とのＶＳＬの挙動の違いは、Ｄ相時の駆動信号ＴＧが、ＴＧ・ＯＦＦ読み出し期間でローレベル（ＴＧ=Ｌｏｗ）、ＴＧ・ＯＮ読み出し期間でハイレベル（ＴＧ=Ｈｉｇｈ）となっていることである。
【００７７】
結局、図１０に示す読み出し方法により、センサ出力は、［センサ出力 ＝ ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号 ＝ Ｄ相２ − Ｐ相２ − （Ｄ相１ − Ｐ相１） ＝ Ｄ相１ − Ｐ相１ − Ｐ相２ ＋ Ｄ相２］となる。
このように、アップダウンカウンタを使用したカラムＡＤＣにより、特別なラインメモリを必要とせず［ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号］出力を実現することができる。
【００７８】
なお、Ｐ相１とＰ相２は基本的に同じ電位となるはずであることから、図１１に示すように、ＴＧ・ＯＦＦ出力をダウンカウント（Ｐ相）、ＴＧ・ＯＮ出力をアップカウント(Ｄ相)することで、ランプ波形ＲＡＭＰとカウンタの動作を簡略化することが可能となる。
これにより、より低消費電力化、高速化が可能である。
【００７９】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
Ｐ相〜Ｄ相間の信号電位ＶＳＬの電位降下起因のＴＧ・ＯＦＦ白点、縦筋、シェーディング等をキャンセルしたノイズの少ない（ＴＧ・ＯＦＦキャンセル出力）画像が得られる。
アップダウンカウンタを用いたカラムＡＤＣ回路に適用することで、ラインメモリ無しで、ノイズの少ない、ＴＧ・ＯＦＦキャンセル出力の画像が得られる。
通常は高フレームレートで撮像を行い、ＴＧ・ＯＦＦ白点等が目立つ低照度の時は、ＴＧ・ＯＦＦキャンセル出力モードに切り替えることで被写体ごとに最適な画像を得ることができる。
【００８０】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８１】
図１２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８２】
本カメラシステム３００は、図１２に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００８３】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００８４】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８５】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００，２００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【図面の簡単な説明】
【００８６】
【図１】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
【図２】図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【図３】一般的なＣＭＯＳイメージセンサにおけるＰ相およびＤ相読み出しを説明するためのタイミングチャートである。
【図４】一般的なＣＭＯＳイメージセンサにおけるＰ相およびＤ相読み出しの課題を説明するための図である。
【図５】本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図６】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図７】本実施形態に係るＰ相およびＤ相読み出しを説明するためのタイミングチャートである。
【図８】複数のモードを切り替え可能な固体撮像素子（ＣＭＯＳイメージセンサ）を説明するための図である。
【図９】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１０】図９のＣＭＯＳイメージセンサにおける［ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号］出力を実現する１Ｈ期間の読み出し方法を示すタイミングチャートである。
【図１１】図９のＣＭＯＳイメージセンサにおける［ＴＧ・ＯＮ信号−ＴＧ・ＯＦＦ信号］出力を実現する１Ｈ期間の他の読み出し方法を示すタイミングチャートである。
【図１２】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【００８７】
１００・・・固体撮像素子（ＣＭＯＳイメージセンサ）、１０１・・・画素アレイ部、１０２・・・行選択回路（垂直駆動回路）、１０３・・・カラム読み出し回路（列処理回路）、１０４・・・ラインメモリ、１０５・・・アンプ回路、１０６・・・転送線、１０１Ａ・・・画素、１０２・・・画素駆動回路、１０３・・・シフトクロック発生回路、１０４・・・カラム回路、１１０・・・リセット回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、２００・・・固体撮像素子（ＣＭＯＳイメージセンサ）、２１０・・・画素部、２２０・・・行選択回路、２３０・・・内部クロック（ＣＬＫ）発生回路、２４０・・・ランプ（ＲＡＭＰ）波形発生回路、２５０・・・ＡＤＣ群、２６０・・・アンプ回路、２７０・・・転送線、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。
【図１】
0005332314.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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