(57)【特許請求の範囲】
【請求項１】
電極を有する第１スイッチング素子と、前記第１スイッチング素子に積層されるとともに、前記第１スイッチング素子の電極と接合材を介して接合された電極を有する第１整流素子とを有する第１素子群と、
電極を有する第２スイッチング素子と、前記第２スイッチング素子に積層されるとともに、前記第２スイッチング素子の電極と接合材を介して接合された電極を有する第２整流素子とを有する第２素子群を備え、
前記第１素子群と前記第２素子群は、接合材を介して電気的に接続された状態で積層されていることを特徴とするパワーモジュール。
【請求項２】
前記第１素子群が複数並列接続されるとともに、
電極を有する第２スイッチング素子と、前記第２スイッチング素子に積層されるとともに、前記第２スイッチング素子の電極と接合材を介して接合された電極を有する第２整流素子とを備えた複数の第２素子群が並列接続されていることを特徴とする請求項１に記載のパワーモジュール。
【請求項３】
電極を有する第１スイッチング素子と、前記第１スイッチング素子に積層されるとともに、前記第１スイッチング素子の電極と接合材を介して接合された電極を有する第１整流素子とを有する第１素子群を備えた、
前記第１素子群が接合材を介して電気的に接続される金属配線と、
前記金属配線上に形成されるとともに、前記第１素子群が配置される領域に開口部が形成された絶縁膜とを備え、
前記絶縁膜の厚みが、前記第１素子群と前記金属配線とを接合する前記接合材の厚みよりも大きく、
前記絶縁膜により、前記第１素子と前記金属配線の間の接合材料を全て覆っていることを特徴とするパワーモジュール。
【請求項４】
前記第１スイッチング素子および前記第２スイッチング素子の矩形状に形成されたソース電極の端部に、前記第１整流素子および前記第２整流素子が接続されていることを特徴とする請求項３に記載のパワーモジュール。
【請求項５】
前記第１素子群が複数並列接続されるとともに、
電極を有する第２スイッチング素子と、前記第２スイッチング素子に積層されるとともに、前記第２スイッチング素子の電極と接合材を介して接合された電極を有する第２整流素子とを備えた複数の第２素子群が並列接続され、
前記第１スイッチング素子、前記第２スイッチング素子、前記第１整流素子および前記第２整流素子は、ＳｉＣからなる半導体素子で構成されていることを特徴とする請求項３または請求項４に記載のパワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インテリジェントパワーモジュール等のパワーモジュールに関する。
【背景技術】
【０００２】
従来、スイッチング素子や整流素子を備えたインテリジェントパワーモジュール等のパワーモジュールが知られている。
【０００３】
例えば、特許文献１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えたインテリジェントパワーモジュール（以下、ＩＰＭ）が開示されている。このようなＩＰＭの場合、ＩＧＢＴに電流が逆流することを防止するために、転流ダイオードが各ＩＧＢＴにワイヤーを介して接続されることが多い。
【特許文献１】特開２００５−１４２２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したＩＰＭでは、ＩＧＢＴと転流ダイオードとを同じ基板の異なる位置に配置するため、ＩＰＭの平面積が大きくなるといった課題があった。
【０００５】
また、上述したＩＰＭでは、ワイヤを介してＩＧＢＴと転流ダイオードとを接続するため、寄生インダクタンスが発生するといった課題があった。
【０００６】
本発明は、上述した課題を解決するために創案されたものであり、平面積を小さくするとともに、不要なインダクタンスを低減することができるパワーモジュールを提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１に記載の発明は、電極を有する第１スイッチング素子と、前記第１スイッチング素子に積層されるとともに、前記第１スイッチング素子の電極と接合材を介して接合された電極を有する第１整流素子とを有する第１素子群と、電極を有する第２スイッチング素子と、前記第２スイッチング素子に積層されるとともに、前記第２スイッチング素子の電極と接合材を介して接合された電極を有する第２整流素子とを有する第２素子群を備え、前記第１素子群と前記第２素子群は、接合材を介して電気的に接続された状態で積層されていることを特徴とするパワーモジュールである。
【０００８】
また、請求項２に記載の発明は、前記第１素子群が複数並列接続されるとともに、電極を有する第２スイッチング素子と、前記第２スイッチング素子に積層されるとともに、前記第２スイッチング素子の電極と接合材を介して接合された電極を有する第２整流素子とを備えた複数の第２素子群が並列接続されていることを特徴とする請求項１に記載のパワーモジュールである。
【０００９】
また、請求項３に記載の発明は、電極を有する第１スイッチング素子と、前記第１スイッチング素子に積層されるとともに、前記第１スイッチング素子の電極と接合材を介して接合された電極を有する第１整流素子とを有する第１素子群を備えた、前記第１素子群が接合材を介して電気的に接続される金属配線と、前記金属配線上に形成されるとともに、前記第１素子群が配置される領域に開口部が形成された絶縁膜とを備え、前記絶縁膜の厚みが、前記第１素子群と前記金属配線とを接合する前記接合材の厚みよりも大きく、前記絶縁膜により、前記第１素子と前記金属配線の間の接合材料を全て覆っていることを特徴とするパワーモジュールである。
【００１０】
また、請求項４に記載の発明は、前記第１スイッチング素子および前記第２スイッチング素子の矩形状に形成されたソース電極の端部に、前記第１整流素子および前記第２整流素子が接続されていることを特徴とする請求項３に記載のパワーモジュールである。
【００１１】
また、請求項５に記載の発明は、前記第１素子群が複数並列接続されるとともに、電極を有する第２スイッチング素子と、前記第２スイッチング素子に積層されるとともに、前記第２スイッチング素子の電極と接合材を介して接合された電極を有する第２整流素子とを備えた複数の第２素子群が並列接続され、前記第１スイッチング素子、前記第２スイッチング素子、前記第１整流素子および前記第２整流素子は、ＳｉＣからなる半導体素子で構成されていることを特徴とする請求項３または請求項４に記載のパワーモジュールである。
【発明の効果】
【００１２】
本発明によれば、スイッチング素子と整流素子とを接合材を介して積層することにより平面積を小さくすることができるとともに、寄生インダクタンスを低減できる。
【発明を実施するための最良の形態】
【００１３】
（第１実施形態）
以下、図面を参照して本発明を三相式のインテリジェントパワーモジュール（以下、ＩＰＭ）に適用した第１実施形態を説明する。図１は、第１実施形態によるＩＰＭの平面図である。図２は、第１実施形態によるＩＰＭの回路図である。図３は、高圧部の側面図である。図４は、スイッチング素子の平面図である。図５は、図４のＶ−Ｖ線に沿った、ＭＯＳＦＥＴセルの断面図である。図６は、電極を省略したＭＯＳＦＥＴセルの平面図である。図７は、整流素子の平面図である。図８は、図７におけるＶＩＩＩ−ＶＩＩＩ線に沿った、整流素子の断面図である。尚、図７は、図８における矢印ＶＩＩ方向から見た平面図である。
【００１４】
図１及び図２に示すように、ＩＰＭ１は、Ｕ相出力部２と、Ｖ相出力部３と、Ｗ相出力部４と、ゲートドライブ部５と、基板６と、放熱板７と、ケース８と、複数のＡｌワイヤ９とを備えている。尚、Ｕ相出力部２、Ｖ相出力部３及びＷ相出力部４は、それぞれ異なる位相の電圧を出力するものであり、互いに並列接続されている。
【００１５】
Ｕ相出力部２は、Ｐ側電力供給部６１から正の電圧を有する電力が供給される高圧部１１と、Ｎ側電力供給部６２から負の電圧を有する電力が供給される低圧部１２とを備えている。
【００１６】
図１及び図３に示すように、高圧部１１は、Ａｌ配線（請求項の金属配線に相当）２１と、絶縁膜（請求項の絶縁膜に相当）２２と、スイッチング素子２３と、整流素子２４とを備えている。尚、スイッチング素子２３と整流素子２４とが請求項の第１素子群に相当する。
【００１７】
Ａｌ配線２１は、基板６上に形成されている。Ａｌ配線２１の端部は、絶縁膜２２から露出されている。Ａｌ配線２１の端部は、正の電圧を有するＰ側電力を供給するＰ側電力供給部６１に接続されている。
【００１８】
絶縁膜２２は、ＳｉＯ２やＳｉ３Ｎ４等からなる。絶縁膜２２の中央部には、スイッチング素子２３が配置される領域に、Ａｌ配線２１の一部を露出させるための開口部２２ａが形成されている。絶縁膜２２の開口部２２ａには、接合材２５を介してスイッチング素子２３が設置される。これにより、スイッチング素子２３とＡｌ配線２１とが接続される。ここで、開口部２２ａの深さは、スイッチング素子２３の位置ズレを抑制するために、接合材２５の厚みよりも大きい方が好ましい。
【００１９】
図４に示すように、スイッチング素子２３は、複数のＭＯＳＦＥＴセル４１を含む。尚、スイッチング素子２３としてＩＧＢＴ等の他の半導体素子を適用してもよい。
【００２０】
図５及び図６に示すように、ＭＯＳＦＥＴセル４１は、ｎ＋型ＳｉＣからなる基板４３と、基板４３上に成長させたｎ−型ＳｉＣからなる半導体素子層４４と、ソース電極４５と、ゲート電極４６と、ドレイン電極４７と、絶縁層４８とを備えている。半導体素子層４４の上面には、正方形状のｐ−型ｗｅｌｌ領域４４ａと、ｎ＋型領域４４ｂと、ｐ＋型領域４４ｃとが形成されている。ｎ＋型領域４４ｂ上には、金属層からなるソース電極４５が形成されている。ｐ−型ｗｅｌｌ領域４４ａ上には、絶縁層４８及び金属層からなるゲート電極４６が順に積層されている。尚、ゲート電極４６の一端部４６ａは絶縁層４８から露出している。ソース電極４５とゲート電極４６は、絶縁層４８により絶縁されている。ドレイン電極４７は、基板４３の裏面側に形成された金属層からなる。図３に示すように、ドレイン電極４７は、絶縁膜２２の開口部２２ａから露出されたＡｌ配線２１に半田からなる接合材２５を介して電気的に接続されている。
【００２１】
整流素子２４は、スイッチング素子２３に逆方向の電流が流れるのを防ぐためのものである。整流素子２４は、転流ダイオードからなる。図７及び図８に示すように、整流素子２４は、ｎ＋型ＳｉＣからなる基板５１と、基板５１上に成長させたｎ−型ＳｉＣからなる半導体素子層５２と、アノード電極５３と、カソード電極５４と、絶縁層５５とを備えている。半導体素子層５２には、ｐ型領域５２ａが形成されている。半導体素子層５２の下面には、一部がｐ型領域５２ａと重なるように金属層からなるアノード電極５３が形成されている。アノード電極５３の外周を囲むように絶縁層５５が形成されている。基板５１の裏面には、金属層からなるカソード電極５４が形成されている。カソード電極５４は、Ａｌ配線３１を介してＰ側電力供給部６１に接続されている。
【００２２】
図３に示すように、スイッチング素子２３のソース電極４５と整流素子２４のアノード電極５３は、導電性の半田からなる接合材２５により接合されている。即ち、整流素子２４は、スイッチング素子２３上に積層されている。スイッチング素子２３のソース電極４５は、低圧部１２のＡｌ配線３１を介してＵ相出力線６３に接続されている。
【００２３】
低圧部１２は、Ａｌ配線３１と、開口部３２ａが形成された絶縁膜３２と、スイッチング素子３３と、整流素子３４とを備えている。低圧部１２の構成３１〜３４は、高圧部１１の構成２１〜２４と同じであるので説明を省略する。尚、スイッチング素子３３及び整流素子３４の内部の構成に関しては、スイッチング素子２３及び整流素子２４と同じ符号を付与する。低圧部１２のスイッチング素子３３と整流素子３４とが請求項の第２素子群に相当する。
【００２４】
低圧部１２のＡｌ配線３１は、Ａｌワイヤ９によりＵ相出力線６３に接続されている。スイッチング素子３３のソース電極４５は、Ａｌワイヤ９によりＮ側電力供給部６２に接続されている。整流素子３４のカソード電極５４は、Ａｌ配線３１に接続されている。
【００２５】
Ｖ相出力部３及びＷ相出力部４は、Ａｌ配線３１がＶ相出力線６４及びＷ相出力線６５に接続される以外はＵ相出力部２と同じ構成であるので説明を省略する。尚、上述したように各出力部２〜４は、互いに並列接続されている。即ち、各出力部２〜４に設けられたスイッチング素子２３及び整流素子２４（第１素子群）を有する高圧部１１は、互いに並列接続されている。また、同様に、各出力部２〜４に設けられたスイッチング素子３３及び整流素子３４（第２素子群）を有する低圧部１２は、互いに並列接続されている。
【００２６】
ゲートドライブ部５は、各スイッチング素子２３、３３のゲート電極４６を制御するためのゲートドライブ（図示略）を備えている。
【００２７】
基板６は、絶縁性のＡｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４またはＳｉＯ２からなる。基板６は、出力部２〜４の全てに共通して使用されている。尚、ＩＰＭ１では、基板６上にＡｌ配線２１、３１を形成するＤＢＡ（Direct Brazed Aluminum）構造を採用したが、Ａｌ配線２１、３１の代わりにＣｕ配線を形成するＤＢＣ（Direct Bonding Copper）構造を採用してもよい。
【００２８】
放熱板７は、ＡｌやＣｕ等の熱伝導性の高い材料からなる。放熱板７は、基板６の裏面側に絶縁性の接着剤１４を介して接着されている。また、放熱板７の外周部は、ケース８に接着されている。尚、熱に弱いゲートドライブ部５が配置された方向とは異なる方向に熱を伝導可能な熱伝導異方性材料により放熱板７を構成してもよい。尚、熱伝導異方性材料として、長さ方向が揃えられた炭素繊維をアルミニウムに埋設させたもの等を適用することができる。
【００２９】
ケース８は、合成樹脂からなる。ケース８は、平面視において、中央部が開口された長方形の枠状に形成されている。
【００３０】
次に、上述したＩＰＭ１の動作説明を行う。
【００３１】
ＩＰＭ１では、ゲートドライブ部５により各スイッチング素子２３、３３のゲート電極４６が、制御されつつ、Ｐ側電力供給部６１及びＮ側電力供給部６２から電力が供給されると、各相の出力部２〜４により異なる位相を有する三相の交流電力が出力される。
【００３２】
次に、上述したＩＰＭ１の組立工程について説明する。
【００３３】
まず、基板６上に、フォトリソグラフィー技術及びリフトオフ法等の技術によりパターニングされたＡｌ配線２１、３１を形成する。その後、開口部２２ａ、３２ａが形成された絶縁膜２２、３２をＡｌ配線２１、３１上に形成する次に、接合材２５を介して開口部２２ａ、３２ａ内にスイッチング素子２３、３３を設置する。その後、スイッチング素子２３、３３上に接合材２５を介して整流素子２４、３４を設置する。
【００３４】
次に、リフロー工程を行うことによって、接合材２５によりＡｌ配線２１、３１、スイッチング素子２３、３３及び整流素子２４、３４を接合する。その後、放熱板７を基板６の裏面に取り付けた後、放熱板７をケース８に接着する。最後に、Ａｌワイヤ９をボンディングしてＩＰＭ１が完成する。
【００３５】
上述したように、ＩＰＭ１では、スイッチング素子２３、３３と整流素子２４、３４とを接合材２５を介して接合している。これにより、平面視において、スイッチング素子２３、３３と整流素子２４、３４とが同じ位置に配置されることになるので、ＩＰＭ１の平面積を小さくすることができる。
【００３６】
また、ＩＰＭ１では、スイッチング素子２３、３３と整流素子２４、３４とをワイヤではなく接合材２５により接合することにより、寄生インダクタンスを抑制することができる。
【００３７】
また、ＩＰＭ１では、スイッチング素子２３、３３の設置位置に対応させて絶縁膜２２、３２に開口部２２ａ、３２ａを形成している。これにより、絶縁膜２２、３２から露出したＡｌ配線２１、３１上に、スイッチング素子２３、３３を容易に位置決めすることができる。また、接合後の、スイッチング素子２３、３３の位置ズレを抑制することができる。
【００３８】
（第２実施形態）
次に、第１実施形態の一部を変更した第２実施形態について説明する。尚、第１実施形態と同じ構成には、同じ符号をつけて説明を省略する。図９は、第２実施形態による高圧部の側面図である。図１０は、スイッチング素子の平面図である。図１１は、電極を省略したＭＯＳＦＥＴセルの平面図である。
【００３９】
図９に示すように、第２実施形態によるＩＰＭの高圧部１１Ａでは、整流素子２４は、スイッチング素子２３Ａの一端部に接合されている。ここで、図１０に示すように、スイッチング素子２３Ａのソース電極４５Ａ及びゲート電極４６Ａの一部はストライプ状に形成されている。尚、図１１に示すように、各ＭＯＳＦＥＴセル４１Ａでは、ｐ−ｗｅｌｌ領域４４Ａａ、ｎ＋領域４４Ａｂ及びｐ＋領域４４Ａｃがストライプ状に形成されている。整流素子２４は、ソース電極４５Ａの櫛歯状に形成されている部分ではなく、矩形状に形成されたソース電極４５Ａの端部４５Ａａに接続されている。尚、低圧部を同様に構成してもよい。
【００４０】
（第３実施形態）
次に、第１実施形態の一部を変更した第３実施形態について説明する。尚、第１実施形態と同じ構成には、同じ符号をつけて説明を省略する。図１２は、第３実施形態による高圧部及び低圧部の側面図である。
【００４１】
図１２に示す第３実施形態のＩＰＭでは、高圧部１１Ｂのスイッチング素子２３と低圧部１２Ｂのスイッチング素子３３とが接合材２５を介して電気的に接続されている。これにより、高圧部１１Ｂの素子２３、２４と低圧部１２Ｂの素子３３、３４とが積層されている。このように構成することによって、平面積をより小さくすることができる。
【００４２】
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。
【００４３】
例えば、上述した数値、材料、形状等は適宜変更可能である。
【００４４】
また、上述した実施形態では、三相式のパワーモジュール（ＩＰＭ）に本発明を適用した例を示したが、二相式、または、四相式以上のパワーモジュール（ＩＰＭ）に本発明を適用してもよい。更に、ゲートドライブ部を備えていない、パワーモジュールに本発明を適用してもよい。
【００４５】
また、上述した実施形態では、基板側からスイッチング素子、整流素子の順で積層したが、基板側から整流素子、スイッチング素子の順に積層してもよい。
【図面の簡単な説明】
【００４６】
【図１】第１実施形態によるＩＰＭの平面図である。
【図２】第１実施形態によるＩＰＭの回路図である。
【図３】高圧部の側面図である。
【図４】スイッチング素子の平面図である。
【図５】図４のＶ−Ｖ線に沿った、ＭＯＳＦＥＴセルの断面図である。
【図６】電極を省略したＭＯＳＦＥＴセルの平面図である。
【図７】整流素子の平面図である。
【図８】図７におけるＶＩＩＩ−ＶＩＩＩ線に沿った、整流素子の断面図である。
【図９】第２実施形態による高圧部の側面図である。
【図１０】スイッチング素子の平面図である。
【図１１】電極を省略したＭＯＳＦＥＴセルの平面図である。
【図１２】第３実施形態による高圧部及び低圧部の側面図である。
【符号の説明】
【００４７】
１     ＩＰＭ
２     Ｕ相出力部
３     Ｖ相出力部
４     Ｗ相出力部
５     ゲートドライブ部
６     基板
１１、１１Ａ、１１Ｂ 高圧部
１２、１２Ｂ  低圧部
２１   Ａｌ配線
２２   絶縁膜
２２ａ 開口部
２３、２３Ａ  スイッチング素子
２４   整流素子
２５   接合材
３１   Ａｌ配線
３２   絶縁膜
３２ａ 開口部
３３   スイッチング素子
３４   整流素子
４１、４１Ａ  ＭＯＳＦＥＴセル
４３   基板
４４   半導体素子層
４４ａ、４４Ａａ     ｐ−型ｗｅｌｌ領域
４４ｂ、４４Ａｂ     ｎ＋型型領域
４４ｃ、４４Ａｃ     ｐ＋型領域
４５、４５Ａ  ソース電極
４６、４６Ａ  ゲート電極
４７   ドレイン電極
４８   絶縁層
５１   基板
５２   半導体素子層
５２ａ ｐ型領域
５３   アノード電極
５４   カソード電極
５５   絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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