(57)【特許請求の範囲】
【請求項１】
補強基板の一面側にテープ部材を配設する第１の工程と、
前記補強基板にチップ部品を収納する貫通開口を形成し、該貫通開口から前記テープ部材を露出させる第２の工程と、
前記チップ部品を前記貫通開口内に挿入し、前記テープ部材上に配設する第３の工程と、
前記チップ部品を樹脂により封止すると共に、前記補強基板の他面側を前記樹脂で覆う第４の工程と、
前記テープ部材を除去すると共に、該テープ部材が除去された面に、絶縁層と配線層が積層されたビルドアップ層を形成する第５の工程と、
をその順に有する配線基板の製造方法。
【請求項２】
前記補強基板は、前記チップ部品と熱膨張率が等しい材料よりなる請求項１記載の配線基板の製造方法。
【請求項３】
前記補強基板及び前記チップ部品は、シリコンよりなる請求項１又は２記載の配線基板の製造方法。
【請求項４】
第４の工程では、トランスファーモールド法を用いて前記樹脂を形成する請求項１乃至３のいずれか一項に記載の配線基板の製造方法。
【請求項５】
前記樹脂の弾性率が100MPa以上、3000MPa以下である請求項１乃至４のいずれか一項に記載の配線基板の製造方法。
【請求項６】
前記第５の工程が終了した後、前記補強基板をダイシングする第６の工程を実施する請求項１乃至５のいずれか一項に記載の配線基板の製造方法。
【請求項７】
前記第２の工程において、前記補強基板に貫通開口と共に貫通孔を形成し、
かつ、前記第２の工程の終了後、前記第３の工程の実施前に、前記貫通孔内に貫通電極を形成する貫通電極形成工程を有する請求項１乃至６のいずれか一項に記載の配線基板の製造方法。
【請求項８】
前記貫通電極形成工程は、
前記貫通開口及び前記貫通孔が形成された補強基板に銅板を配設する工程と、
該銅板を用いて給電することにより、前記貫通開口及び前記貫通孔内に電解メッキにより銅層を形成する工程と、
前記銅板を除去する工程と、
前記貫通開口内に形成された銅層を除去する工程とを有する請求項７記載の配線基板の製造方法。
【請求項９】
前記第１の工程において、前記テープ部材を補強基板の片面に貼り付ける工程の実施前に、前記補強基板に貫通孔を形成すると共に、前記貫通孔内に貫通電極を形成する貫通電極形成工程を有する請求項１乃至６のいずれか一項に記載の配線基板の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線基板の製造方法に係り、特にチップ部品を内蔵する構造の配線基板の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器に対する高性能化及び小型化などの要求に伴い、電子機器に組み込まれる電子部品の高密度実装化が急速に進んでいる。従来では、基板と半導体チップを別箇の工程により製造し、この個別製造された基板に半導体チップをフリップチップ実装する方法が採られていた。
【０００３】
しかしながらこの方法では十分な高密度化及び小型を図ることが困難であるため、基板の製造過程において、基板コア部にチップ部品を搭載した後、基板コア部上にビルドアップ配線層を積層した、いわゆるチップ内蔵基板も提案されている。
【０００４】
このチップ内蔵基板によれば、小型化を図ることができる。しかしながら、ビルドアップ配線層のパッドとチップ部品との電気的接続は、バンプを用いて行われていたため、このバンプの高さ分だけ基板が厚くなってしまう。また、バンプを用いてチップ部品とビルドアップ配線層のパッドとを接続する構成では、この接続部分におけるインダクタンスが高くなり、特に高いクロック周波数における動作が不安定になるという問題点が生じる。
【０００５】
このため、チップ部品に設けられたパッドと基板に設けられた電極を直接接続する方法として、特許文献１に開示された技術や、或いはＢＢＵＬ(Bumpless Build-Up Layer)と称せられるパッケージ技術が提案されている。
【０００６】
図１及び図２は、ＢＢＵＬを用いた配線基板の製造方法の一例を示している。
【０００７】
ＢＢＵＬを用いて配線基板を製造するには、図１（Ａ）に示すように、表面に粘着材４が配設されたテープ基材３を用意する。そして、このテープ基材３の上部に半導体チップ１（チップ部品）を配設する。
【０００８】
半導体チップ１は、予めパッド２が形成されており、このパッド２がフェイスダウンとなるよう向き調整が行われ、半導体チップ１は粘着材４に貼着される。この際、隣接する半導体チップ１のピッチは、最終的に個片化される半導体装置９（図２（Ｄ）参照）のピッチＰ１（図中、矢印で示す）となるよう設定される。
【０００９】
続いて、半導体チップ１が配設されたテープ基材３をモールド金型に装填し、加熱加圧環境下でモールド樹脂５を形成する。これにより、半導体チップ１は、モールド樹脂５により封止された構成となる。
【００１０】
モールド樹脂５が形成されると、図１（Ｃ）に示すように、テープ基材３を半導体チップ１及びモールド樹脂５から剥離する。この状態で、パッド２はモールド樹脂５から露出した状態となる。続いて、図２（Ａ）に示すように、周知のセミアディティブ法を用いてモールド樹脂５上に第１配線層６を形成する。この際、第１配線層６はパッド２と直接電気的に接続される。
【００１１】
第１配線層６が形成されると、ビルドアップ法を用いてモールド樹脂５の上部に絶縁層と配線層を交互に積層すると共に層間接合用のビアを形成し、図２（Ｂ）に示すように、第１配線層６を含むビルドアップ配線層７を形成する。これにより、半導体チップ１を内蔵した配線基板９が製造される。
【００１２】
次に、図２（Ｃ）に示すように、ビルドアップ配線層７の最上層に形成された絶縁層に形成された開口にボール８を配設する。その後、配線基板９にダイシング処理を行うことにより個片化を行い、図２（Ｄ）に示すように半導体チップ１が内蔵された半導体装置９Ａが製造される
【特許文献１】特開２００２−１７０８４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１及び図２に示したＢＢＵＬを用いた配線基板の製造方法では、半導体チップ１をモールド樹脂５の内部に埋め込むため、モールド樹脂５の形成時における熱収縮により半導体チップ１の配設位置にずれが発生する可能性がある。これにより、図１（Ａ）に示すテープ基材３への配設時には正規であった半導体チップ１のピッチＰ１が、モールド樹脂５の形成後にはずれてＰ２（Ｐ１≠Ｐ２）となるおそれがある。この場合、半導体チップ１のパッド２と第１配線層６との接続不良が発生するおそれがある。
【００１４】
また、図１及び図２に示したＢＢＵＬを用いた配線基板の製造方法では、モールド樹脂５の上面に第１配線層６を含むビルドアップ配線層７を形成する。この際、モールド樹脂５の上面は粗度が大きいため、ビルドアップ配線層７を高精度に形成することができず、微細配線の形成が困難となる。
【００１５】
本発明は上記の点に鑑みてなされたものであり、微細配線の形成を可能とすると共に接続不良の発生を抑制し信頼性の向上を図った配線基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題は、本発明の第１の観点からは、補強基板の一面側にテープ部材を配設する第１の工程と、前記補強基板にチップ部品を収納する貫通開口を形成し、該貫通開口から前記テープ部材を露出させる第２の工程と、前記チップ部品を前記貫通開口内に挿入し、前記テープ部材上に配設する第３の工程と、前記チップ部品を樹脂により封止すると共に、前記補強基板の他面側を前記樹脂で覆う第４の工程と、前記テープ部材を除去すると共に、該テープ部材が除去された面に、絶縁層と配線層が積層されたビルドアップ層を形成する第５の工程とをその順に有する配線基板の製造方法により解決することができる。
【００１７】
また上記発明において、前記補強基板は前記チップ部品と熱膨張率が等しい材料とすることが望ましい。この際、前記補強基板及び前記チップ部品の材料をシリコンとすることがより好ましい。
【００１８】
また上記発明において、第４の工程ではトランスファーモールド法を用いて前記樹脂を形成することが望ましい。また、前記樹脂の弾性率が100MPa以上、3000MPa以下であることが望ましい。
【００１９】
また上記発明において、前記第５の工程が終了した後、前記補強基板をダイシングする工程（第６の工程）を実施してもよい。
【００２０】
また、前記第２の工程において、前記補強基板に貫通開口と共に貫通孔を形成し、かつ、前記第２の工程の終了後、前記第３の工程の実施前に、前記貫通孔内に貫通電極を形成する貫通電極形成工程を実施してもよい。
【００２１】
この際、前記貫通電極形成工程は、前記貫通開口及び前記貫通孔が形成された補強基板に銅板を配設する工程と、該銅板を用いて給電することにより、前記貫通開口及び前記貫通孔内に電解メッキにより銅層を形成する工程と、前記銅板を除去する工程と、前記貫通開口内に形成された銅層を除去する工程とを有することが望ましい。
【００２２】
また、前記第１の工程において、前記テープ部材を補強基板の片面に貼り付ける工程の実施前に、前記補強基板に貫通孔を形成すると共に、前記貫通孔内に貫通電極を形成する貫通電極形成工程を実施してもよい。
【発明の効果】
【００２３】
本発明によれば、チップ部品は補強基板に形成された貫通開口内に配設されるため、チップ部品を補強基板に固定するための樹脂は貫通開口内に形成されるチップ部品と補強基板との間のクリアランス部分にのみ配設される。よって、樹脂の硬化時に収縮が発生しても、これがチップ部品に与える影響は小さく、チップ部品と配線（ビルドアップ層）とを確実に電気的に接続することが可能となる。また、ビルドアップ層は主に補強基板及びチップ部品の上面に形成され、この上面の表面粗度は従来の樹脂の表面粗度よりも低いため、微細配線の形成が可能となる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２５】
図３乃至図９は、本発明の第１の実施形態である配線基板の製造方法を製造手順に沿って示す図である。尚、以下の説明においては、配線基板の内部に配設される（内蔵される）チップ部品として半導体チップ２０（シリコンよりなる）を用いた例について説明するものとする。
【００２６】
配線基板を製造するには、先ず図３（Ａ）に示すスティフナー用基板３０（請求項に記載の補強基板に相当する）を用意する。このスティフナー用基板３０は、本実施形態ではシリコンウェハを用いている。
【００２７】
尚、スティフナー用基板３０の材質はシリコンに限定されるものではなく、製造される配線基板６０を構成するビルドアップ配線層４８を支持（補強）でき、かつ搭載される半導体チップ２０との熱膨張差が小さいものであれば、他の材質（樹脂、金属、これらの複合材）を用いることも可能である。また、スティフナー用基板３０は必ずしもウェハである必要はなく、ウェハ以外の形状（例えば短冊状等）のものをスティフナー用基板３０として用いてもよい。
【００２８】
スティフナー用基板３０には、続いて所定の厚さＬ１となるよう研磨処理が実施される。このスティフナー用基板３０の厚さＬ１は、ビルドアップ配線層４８を支持（補強）でき、かつ内部に半導体チップ２０を配設できる厚さとなるよう設定される。本実施形態では、スティフナー用基板３０の厚さＬ１は、200〜725μｍの範囲で設定されている。
【００２９】
続いて、研磨処理が終了したスティフナー用基板３０の片面（図における下面）に、図３（Ｂ）に示すように、粘着材３２を介して第１のテープ基材３１を配設する（請求項に記載の第１の工程に相当する）。粘着材３２は、本実施形態では紫外線（ＵＶ）の照射により硬化するＵＶ硬化性樹脂を用いている。しかしながら、例えば熱やＸ線等の照射により硬化する樹脂（熱硬化性樹脂、Ｘ線硬化性樹脂等）を用いることも可能である。
【００３０】
また、第１のテープ基材３１の材質としては、例えばポリエチレンテレフタレート（PET：PolyEthilene Terephthalate）を用いることができる。尚、第１のテープ基材３１の厚さは約100μｍであり、粘着材３２の厚さは約20μｍである。
【００３１】
次に、スティフナー用基板３０の上部にレジスト３３を形成すると共に、図５（Ｃ）に示すように、このレジスト３３に開口パターン３４をパターン形成する。この開口パターン３４の形成位置は、半導体チップ１の配設位置に対応しており、またその大きさは半導体チップ２０の形状よりも若干大きく設定されている（これについては後述する）。
【００３２】
また、レジスト３３としては、フォトレジストを用いることができ、ポジ型或いはネガ型のいずれのタイプを用いることも可能である。また、レジスト１１のパターニングに用いる光源としては、紫外光を用いることができる。
【００３３】
続いて、レジスト１１を加熱して固化した後、これをマスクとしてスティフナー用基板３０に対してドライエッチング処理を実施する。このドライエッチング法に用いるエッチングガスとしては、例えば四フッ化炭素（ＣＦ４）を用いることができる。また、エッチング方法としては、プラズマエッチ或いは反応性イオンエッチ(RIE)を用いることができる。
【００３４】
このドライエッチング処理を実施することにより、スティフナー用基板３０にはキャビティ３５が形成される（請求項に記載の第２の工程に相当する）。図３（Ｄ）は、スティフナー用基板３０にキャビティ３５が形成された状態を示している。このキャビティ３５はスティフナー用基板３０を貫通して形成されており、よってキャビティ３５の底部には第１のテープ基材３１が露出した状態となっている。
【００３５】
スティフナー用基板３０に形成されるキャビティ３５は、その内部に半導体チップ１を収納する機能を奏する。このため、キャビティ３５の大きさは、半導体チップ１がキャビティ３５内に確実に収納できる大きさに設定されている。
【００３６】
しかしながら、スティフナー用基板３０は補強材として機能するものであり、開口パターン３４の形状が大きくなると機械的な強度が低下する。更に、後述するようにキャビティ３５内には封止樹脂３７が配設される。このため、キャビティ３５の大きさは、半導体チップ２０を装着した状態で、半導体チップ２０の外壁とキャビティ３５の内壁との間に5〜10μｍ程度のクリアランス（図５（Ａ）に矢印で示すΔＷ）が形成される大きさに設定されている。
【００３８】
このようにスティフナー用基板３０にキャビティ３５が形成されると、図４に示すように、アッシング等によりレジスト３３が除去される。尚、図４（Ａ）はスティフナー用基板３０の平面図であり、図４（Ｂ）はスティフナー用基板３０のキャビティ３５の形成位置での断面図である。尚、このアッシング処理は、例えは酸素プラズマを用いたプラズマアッシング装置を用いることができる。
【００３９】
続いて、半導体チップ２０をスティフナー用基板３０に形成されたキャビティ３５に挿入し、図５（Ａ）に示すように、粘着材３２を介して第１のテープ基材３１に貼着する（請求項に記載の第３の工程に相当する）。
【００４０】
この際、半導体チップ２０は、フェイスダウンでキャビティ３５内に装着される。よって、半導体チップ２０の主面に形成されたパッド２２が第１のテープ基材３１と対峙するよう、半導体チップ２０は第１のテープ基材３１に貼着される。
【００４１】
この際、前記のようにキャビティ３５の大きさは半導体チップ２０よりも若干大きな形状に設定されている。よって、半導体チップ２０のキャビティ３５内への装着を容易に行うことができる。また、キャビティ３５の形成位置以上に半導体チップ２０の配設位置に位置ずれが発生することを抑制できる。
【００４２】
上記のように、半導体チップ２０をキャビティ３５内に配設したした状態で、半導体チップ２０の外壁とキャビティ３５の内壁との間には図６（Ａ）に矢印ΔＷで示すクリアランスが形成される。また、スティフナー用基板３０に形成されたキャビティ３５のピッチは、製造しようとする配線基板６０Ａのピッチで形成されている。更に、キャビティ３５内に配設される半導体チップ２０の配設位置も、製造しようとする配線基板６０Ａのピッチに対応するよう設定されている。
【００４３】
上記のように半導体チップ２０がキャビティ３５内に配設されると、第１のテープ基材３１に貼着された状態のスティフナー用基板３０及び半導体チップ２０は、モールド金型に装着される。そして、加熱加圧環境下で、封止樹脂３７をモールド成型する（請求項に記載の第４の工程に相当する）。この封止樹脂３７はキャビティ３５内に配設されると共に、半導体チップ２０及びスティフナー用基板３０の上面を覆うように形成される。本実施形態では、封止樹脂３７は半導体チップ２０及びスティフナー用基板３０の上面に対し、約5〜50μｍの厚さ（図５（Ｂ）に矢印ΔＨで示す）を有するよう形成される。
【００４４】
図５（Ｂ）は、封止樹脂３７が形成された状態を示している。封止樹脂３７を形成することにより、半導体チップ２０及びスティフナー用基板３０は、封止樹脂３７の内部に封止された状態となる。また、この封止樹脂３７により、半導体チップ２０とスティフナー用基板３０は封止樹脂３７介して固定された状態となる。即ち、封止樹脂３７は、半導体チップ２０とスティフナー用基板３０とを固定する接着剤としても機能する。
【００４５】
ところで、封止樹脂３７を形成する際、封止樹脂３７には熱収縮が発生することは前述した通りである。しかしながら本実施形態では、半導体チップ２０はスティフナー用基板３０に形成されたキャビティ３５内に配設され、かつ封止樹脂３７の配設位置は半導体チップ２０の外壁とキャビティ３５の内壁との間の僅かなクリアランス内である。このように本実施形態では、封止樹脂３７の配設領域は少ないため、封止樹脂３７の熱収縮による影響は小さく、半導体チップ２０の配設位置が大きくずれるようなことはない。
【００４６】
また、半導体チップ２０はスティフナー用基板３０に形成されたキャビティ３５内に配設されるため、半導体チップ２０はスティフナー用基板３０により保護される。また、半導体チップ２０とスティフナー用基板３０は同一材質であるシリコンにより形成されている。よって、加熱が行われたとしても半導体チップ２０とスティフナー用基板３０との間での熱膨張差は発生せず、半導体チップ２０とスティフナー用基板３０との間に応力が発生するようなこともない。
【００４７】
また、本実施形態では、封止樹脂３７の材質として弾性率が100MPa以上、3000MPa以下のものを用いている。これにより、仮に半導体チップ２０，スティフナー用基板３０，及び第１のテープ基材３１との間に応力が発生したとしても、封止樹脂３７が弾性変形することによりこの応力を緩衝させることができる。ここで、封止樹脂３７の弾性率が100MPa以上、3000MPa以下に設定したのは、弾性率が100MPa未満になると弾性が低すぎて上記した応力を有効に緩和させることができなくなるからである。また、弾性率が3000MPaを超えた場合には、弾性が高くなりすぎ、キャビティ３５内で半導体チップ２０が封止樹脂３７の弾性変形により変位し、返って位置ずれが発生するおそれが生じるからである。
【００４８】
更に、本実施形態では、半導体チップ２０を封止樹脂３７で封止するのに、樹脂シートやポッティング法を用いることなく、トランスファーモールド法を用いている。この方法によれば、半導体チップ２０の外壁とキャビティ３５の内壁との間に僅かなクリアランスしか存在しない場合でも、このクリアランス内に確実に封止樹脂３７を充填することができる。
【００４９】
尚、封止樹脂３７の具体的な材質としては、本実施形態ではエポキシ系樹脂を用いているが、封止樹脂３７の材質はこれに限定されるものではなはなく、上記した条件を満たすことができる材料であれば、他の材料（例えば、ポリイミド系樹脂）を選定することも可能である。
【００５０】
上記のように封止樹脂３７が形成されると、紫外光を照射することにより粘着材３２を硬化させて粘着力を低下させる。そして、粘着力が低下した時点で、第１のテープ基材３１を半導体チップ２０及びスティフナー用基板３０から剥離する。
【００５１】
図６（Ａ），（Ｂ）は、第１のテープ基材３１を剥離した状態を示している。尚、図６（Ａ）はスティフナー用基板３０の平面図であり、図６（Ｂ）はスティフナー用基板３０の半導体チップ２０の配設位置での断面図である。
【００５２】
上記のように本実施形態では、トランスファーモールド法を用いて封止樹脂３７を形成することにより、半導体チップ２０の外壁とキャビティ３５の内壁との間に僅かなクリアランス内に確実に封止樹脂３７を充填した構成としている。このため、第１のテープ基材３１を剥離した際、この第１のテープ基材３１を剥離した面（以下、テープ剥離面という）は凹凸の存在しない平滑面とすることができる。
【００５３】
続いて、図７（Ａ）に示すように、周知のセミアディティブ法を用いてテープ剥離面上にCuよりなる第１配線層４５を形成する。具体的には、テープ剥離面上（半導体チップ２０，スティフナー用基板３０，及び封止樹脂３７の図中上面）に触媒処理を行い、続いて無電解Cuメッキを行うことによりシード層を形成する。この際、半導体チップ２０に形成されたパッド２２と第１配線層４５は、バンプ等を介することなく、直接的に接続された状態となる。
【００５４】
次に、テープ剥離面上に第１配線層４５の形状に対応した開口パターンを有するレジストを形成する。そして、前記シード層を給電層として電解Cuメッキを実施し、開口パターン内に第１配線層４５を形成する。
【００５５】
このようにして第１配線層４５が形成されると、レジストの剥離及び不要なシード層の除去が行われ、これにより図７（Ａ）に示す第１配線層４５が形成される。尚、上記の触媒、シード層、レジストの図示は省略している。
【００５６】
第１配線層４５が形成されると、ビルドアップ法を用いて第１絶縁層３８の上部に絶縁層と配線層を交互に積層すると共に層間接合用のビアを形成し、第１配線層４５を含むビルドアップ配線層４８を形成する（請求項に記載の第５の工程に相当する）。図７（Ｂ）は、ビルドアップ配線層４８が形成された状態を示している。
【００５７】
ビルドアップ配線層４８の具体的な形成方法としては、第１配線層４５が形成された第１絶縁層３８の上部に第２絶縁層３９（ビルドアップ絶縁シート）を配設し、レーザ加工等でビア４７の形成位置にビア孔を形成した後、再び上記したと同様のセミアディティブ法を用いて第２配線層４６を形成する。この際、ビア孔内にもCuは析出し、ビア４７が形成される。
【００５８】
上記のビルドアップ配線層４８の形成工程において、各絶縁層３８，３９及び各配線層４５，４６を形成する際、封止樹脂３７により一体化された半導体チップ２０及びスティフナー用基板３０は、支持材として機能する。このため、各絶縁層３８，３９及び各配線層４５，４６を精度よく形成することができ、ビルドアップ配線層４８を高精度に形成することができる。
【００５９】
また、上記のように本実施形態では封止樹脂３７の形成にトランスファーモールド法を用いることにより、テープ剥離面は凹凸の存在しない平滑面となっている。よって、ビルドアップ配線層４８を構成する各絶縁層３８，３９及び各配線層４５，４６を形成する際、レジストのパターン形成時における露光ずれの発生やレーザ光の照射位置の位置ずれの発生を抑制することできる。従って、高精度にビルドアップ配線層４８を形成することが可能となる。
【００６０】
尚、封止樹脂３７の形成はトランスファーモールド法に限定されるものではなく、樹脂シートの貼付や、スピンコート法で封止樹脂３７を形成してもよい。
【００６１】
また、本実施形態では２層の絶縁層３８，３９と２層の配線層４５，４６とにより構成されるビルドアップ配線層４８を例として示したが、ビルドアップ配線層４８の層数はこれに限定されるものではなく、任意に設定することができるものである。また、図示しないが、ビルドアップ配線層４８が形成された後、ビルドアップ配線層４８の上部にソルダーレジストを形成することとしてもよい。
【００６２】
続いて、ビルドアップ配線層４８の最上層に形成された開口部４４にボール５０が配設される。このボール５０は外部接続端子として機能するものであり、例えばはんだボールを用いることができる。図８（Ａ），（Ｂ）は、ボール５０が配設された状態を示している。尚、図８（Ａ）はスティフナー用基板３０の平面図であり、図８（Ｂ）はスティフナー用基板３０の半導体チップ２０の配設位置での断面図である。
【００６３】
ボール５０が形成されると、続いて図９（Ａ），（Ｂ）に示すように、スティフナー用基板３０は個々の配線基板６０Ａの単位で個片化される。この個片化処理は、ダイシングソーを用いダイシングライン５３を切断することにより行われる。このダイシング処理を実施することにより、スティフナー用基板３０の内部に半導体チップ２０が封止樹脂３７により固定され、かつ半導体チップ２０と接続したビルドアップ配線層４８を有する、いわゆるチップ内蔵型の配線基板６０Ａが製造される。
【００６４】
上記のように本実施形態によれば、半導体チップ２０はスティフナー用基板３０に形成されたキャビティ３５内に配設される。このため、半導体チップ２０をスティフナー用基板３０に固定するための封止樹脂３７は、半導体チップ２０の外壁とキャビティ３５の内壁との間の僅かなクリアランス内のみ配設される。
【００６５】
よって、封止樹脂３７の硬化時に収縮が発生しても、これが半導体チップ２０に与える影響は小さく、半導体チップ２０と第１配線層４５（ビルドアップ配線層４８）とを確実に電気的に接続することが可能となる。
【００６６】
また、ビルドアップ配線層４８は主にスティフナー用基板３０及び半導体チップ２０の上面（テープ剥離面）に形成されるため、従来のようにモールド樹脂５上にビルドアップ配線層７形成する構成（図２参照）に比べ、テープ剥離面の表面粗度は低い。このため、ビルドアップ配線層４８を形成する際、ビルドアップ配線層４８の形成される面の凹凸に起因した露光ずれや位置ずれの発生は抑制され、よって高精度にビルドアップ配線層４８を形成することが可能となる。
【００６７】
続いて、本発明の第２の実施形態について説明する。
【００６８】
図１０乃至図１８は、第２の実施形態である配線基板の製造方法を示している。尚、図１０乃至図１８において、図３乃至図９に示した構成と対応する構成については、同一符号を付して示し、その説明は省略するものとする。
【００６９】
第２の実施形態において配線基板を製造する場合も、先ず図１０（Ａ）に示すように、シリコンウェハよりなるスティフナー用基板３０を用意する。本実施形態においても、スティフナー用基板３０の材質はシリコンに限定されるものではなく、ビルドアップ配線層４８を支持（補強）でき、かつ搭載される半導体チップ２０との熱膨張差が小さいものであれば、他の材質を用いることが可能である。また、必ずしもウェハである必要はなく、ウェハ以外の形状のものを用いることも可能である。
【００７０】
次に、研磨処理が実施され、スティフナー用基板３０は所定の厚さＬ１とされる。本実施形態においても、スティフナー用基板３０の厚さＬ１は200〜725μｍの範囲で設定されている。続いて、研磨処理が終了したスティフナー用基板３０の片面（図における下面）に、図１０（Ｂ）に示すように、粘着材３２を介して第１のテープ基材３１を配設する（請求項に記載の第１の工程に相当する）。
【００７１】
次に、スティフナー用基板３０の上部にレジスト３３を形成すると共に、図１０（Ｃ）に示すように、このレジスト３３に開口パターン３４，４０をパターン形成する。この開口パターン３４の形成位置は、半導体チップ２０の配設位置に対応しており、またその大きさは半導体チップ２０の形状よりも若干大きく設定されている。また、開口パターン４０の直径は、後述する貫通電極６８の直径に対応するよう設定されている。この貫通電極６８の直径は、例えば約50〜100μｍである。
【００７２】
続いて、レジスト３３を加熱して固化した後、これをマスクとしてスティフナー用基板３０に対してドライエッチング処理を実施する。このドライエッチング処理を実施することにより、スティフナー用基板３０にはキャビティ３５及び貫通孔４１が形成される（請求項に記載の第２の工程に相当する）。図１０（Ｄ）は、スティフナー用基板３０にキャビティ３５及び貫通孔４１が形成された状態を示している。このキャビティ３５及び貫通孔４１はスティフナー用基板３０を貫通して形成されており、よってキャビティ３５及び貫通孔４１の底部には第１のテープ基材３１が露出した状態となっている。
【００７３】
上記のドライエッチング法に用いるエッチングガスとしては、例えば四フッ化炭素（ＣＦ４）を用いることができる。また、エッチング方法としては、プラズマエッチ或いは反応性イオンエッチ(RIE)を用いることができるが、本実施形態では小径の貫通孔４１を形成するため、RIEを用いることが望ましい。
【００７４】
スティフナー用基板３０に形成されるキャビティ３５は、その内部に半導体チップ２０を収納する機能を奏する。このため、キャビティ３５の大きさは、半導体チップ２０がキャビティ３５内に確実に収納できる大きさに設定されている。尚、本実施形態においても、前記した第１の工程と第２の工程は、順序を入れ替えてもよい。
【００７５】
このようにスティフナー用基板３０にキャビティ３５及び貫通孔４１が形成されると、図１０（Ｅ）に示すように、アッシング等によりレジスト３３が除去される。続いて、紫外光を照射することにより、粘着材３２を硬化させて粘着力を低下させる。そして、粘着力が低下した時点で、第１のテープ基材３１をスティフナー用基板３０から剥離する。
【００７６】
図１１は、スティフナー用基板３０から第１のテープ基材３１が除去された状態を示している。尚、図１１（Ａ）はスティフナー用基板３０の平面図であり、図１１（Ｂ）はスティフナー用基板３０のキャビティ３５及び貫通孔４１の形成位置での断面図である。
【００７７】
上記のように、スティフナー用基板３０に対するキャビティ３５及び貫通孔４１の形成が終了すると、続いて貫通孔４１内に貫通電極６８（図１４（Ｄ）参照）を形成する処理（請求項に記載の貫通電極形成工程に相当する）が実施される。以下、図１２乃至図１４を用いて貫通電極６８の形成処理について説明する。
【００７８】
貫通電極６８を形成するには、先ずキャビティ３５及び貫通孔４１が形成されたスティフナー用基板３０の表面に酸化膜５４を形成する。この酸化膜５４はシリコン酸化膜（SiO2）であり、スティフナー用基板３０を熱酸化炉に装着して加熱処理することにより形成することができる。
【００７９】
スティフナー用基板３０の表面に酸化膜５４が形成されると、続いて図１２（Ａ）に示すように、キャビティ３５及び貫通孔４１が形成されたスティフナー用基板３０の片面（本実施形態では、図中下面）に接着剤５６が塗布されたCu板５５を貼着する。接着剤５６は、例えば樹脂系の接着剤であり、Cu（金属）よりなるCu板５５とシリコンよりなるスティフナー用基板３０の双方に対して接着性が高い材質が選定されている。
【００８０】
このように、Cu板５５がスティフナー用基板３０に貼着されると、続いてキャビティ３５及び貫通孔４１に露出した接着剤５６に対してアッシング処理が実施される。これにより、図１２（Ｂ）に示すように、キャビティ３５及び貫通孔４１の形成位置においては、Cu板５５が露出した状態となる。尚、このアッシング処理も、例えば酸素プラズマを用いたプラズマアッシング装置を用いることができる。
【００８１】
次に、Cu板５５をシード電極として電解Cuめっき処理が実施される。これにより、キャビティ３５及び貫通孔４１の内部、及びスティフナー用基板３０の上部には電解Cuめっき層６５が形成される。図１２（Ｃ）は、電解Cuめっき層６５が形成された状態を示している。
【００８２】
次に、図１２（Ｄ）に示すように、形成された電解Cuめっき層６５の上面（Cu板５５が配設された側と反対側の面）に第２のテープ基材６６を貼着する。尚、図示していないが、第２のテープ基材６６には接着剤（ＵＶ硬化性樹脂よりなる）が予め塗布されている。
【００８３】
続いて、Cu板５５を除去する処理が実施される。本実施形態では、Cu板５５をウエットエッチング法により除去する方法が採られている。このウエットエッチングに用いるエッチング液としては、例えば塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等の使用が考えられる。
【００８４】
図１３（Ａ）は、ウエットエッチングによりCu板５５が除去された状態を示している。Cu板５５が除去されることにより、接着剤５６及び電解Cuめっき層６５の一部が外部に露出した状態となる。次に、アッシング処理を実施することにより、接着剤５６を除去する処理が行われる。
【００８５】
図１３（Ｂ）は、接着剤５６が除去された状態を示している。同図に示すように、接着剤５６が除去されることにより、スティフナー用基板３０の図中下面には凹凸が形成された状態となっている。このため、続いてスティフナー用基板３０の図中下面を平坦化するため、ＣＭＰ(Chemical Mechanical Polishing)が実施される。これにより、図１３（Ｃ）に示すように、スティフナー用基板３０の図中下面は平坦化される。これにより、スティフナー用基板３０の下面と、電解Cuめっき層６５の下面は、凹凸のない高精度に平滑化された面となる。
【００８６】
次に、第２のテープ基材６６に対して紫外光を照射し、図示しないＵＶ硬化性樹脂よりなる接着剤を硬化させて接着力を低下させる。続いて、第２のテープ基材６６をスティフナー用基板３０から剥離する。図１３（Ｄ）は、第２のテープ基材６６が剥離された状態を示している。
【００８７】
この第２のテープ基材６６が剥離された状態では、スティフナー用基板３０は電解Cuめっき層６５に覆われた状態となっている。このため、スティフナー用基板３０を露出させるため、第２のテープ基材６６が剥離されたCuが露出した面（以下、Cu露出面という）に対してＣＭＰを実施する。このＣＭＰは、スティフナー用基板３０が露出するまで実施される。
【００８８】
図１３（Ｅ）は、ＣＭＰによりスティフナー用基板３０が露出した状態を示している。このように、スティフナー用基板３０が露出することにより、キャビティ３５内の電解Cuめっき層６５と貫通孔４１内の電解Cuめっき層６５は電気的に独立した状態となる。即ち、第１絶縁層３８内には、貫通電極６８が形成された状態となる。以下、第１絶縁層３８内に形成されている電解Cuめっき層６５を貫通電極６８という。
を示している。
【００８９】
上記のように貫通電極６８が形成されると、スティフナー用基板３０、電解Cuめっき層６５、及び貫通電極６８の上面にレジスト６９を形成すると共に、貫通電極６８の上端部がこのレジスト６９により覆われるようにパターニングを行う。図１４（Ａ）は、貫通電極６８の上端部を覆うレジスト６９が形成された状態を示している。
【００９０】
続いて、スティフナー用基板３０のレジスト６９が配設された面と反対側の面（図中の下面）に第３のテープ基材７０を貼着する。この第３のテープ基材７０も表面に図示しないＵＶ硬化性の接着剤が塗布されており、この接着剤により第３のテープ基材７０はスティフナー用基板３０に貼着される。
【００９１】
また、第３のテープ基材７０の材質としては、後述するエッチング処理において使用されるエッチング液に対する耐性の高い材質が選定されている。図１４（Ｂ）は、第３のテープ基材７０がスティフナー用基板３０の下面に貼着された状態を示している。
【００９２】
続いて、電解Cuめっき層６５を除去する処理が実施される。本実施形態では、電解Cuめっき層６５をウエットエッチング法により除去する方法が採られている。このウエットエッチングに用いるエッチング液としては、例えば塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等の使用が考えられる。
【００９３】
図１４（Ｃ）は、電解Cuめっき層６５が除去された状態を示している。電解Cuめっき層６５が除去されることにより、スティフナー用基板３０には再びキャビティ３５が形成された状態となる。また、貫通電極６８はCuよりなるが、上端部がレジスト６９に覆われ、また下端部が第３のテープ基材７０に覆われているため、上記のようにウエットエッチングを実施しても侵食されるようなことない。
【００９４】
このようにしてキャビティ３５が再び形成されると、図１４（Ｄ）に示すように、レジスト６９がアッシングにより除去される。以上の処理を実施することにより、貫通孔４１内に貫通電極６８を形成する処理（貫通電極形成工程）が終了する。
【００９５】
この貫通電極形成工程が終了すると、続いて半導体チップ２０をスティフナー用基板３０に形成されたキャビティ３５に挿入し、図１５（Ａ）に示すように、第３のテープ基材７０に貼着する（請求項に記載の第３の工程に相当する）。
【００９６】
本実施形態においても、半導体チップ２０はフェイスダウンでキャビティ３５内に装着される。よって、半導体チップ２０の主面に形成されたパッド２２は、第３のテープ基材７０と対峙した状態となる。
【００９７】
本実施形態においても、キャビティ３５の大きさは半導体チップ２０よりも若干大きな形状に設定されている。よって、半導体チップ２０のキャビティ３５内への装着を容易に行うことができる。また、キャビティ３５の形成位置以上に半導体チップ２０の配設位置に位置ずれが発生することを抑制できる。
【００９８】
上記のように半導体チップ２０がキャビティ３５内に配設されると、第３のテープ基材７０に貼着された状態のスティフナー用基板３０及び半導体チップ２０は、モールド金型に装着される。そして、加熱加圧環境下で、封止樹脂３７をモールド成型する（請求項に記載の第４の工程に相当する）。
【００９９】
この封止樹脂３７はキャビティ３５内に配設されると共に、半導体チップ２０及びスティフナー用基板３０の上面を覆うように形成される。図１５（Ｂ）は、封止樹脂３７が形成された状態を示している。封止樹脂３７を形成することにより、半導体チップ２０及びスティフナー用基板３０は、封止樹脂３７の内部に封止された状態となる。また、この封止樹脂３７により、半導体チップ２０とスティフナー用基板３０は封止樹脂３７介して固定された状態となる。即ち、封止樹脂３７は、半導体チップ２０とスティフナー用基板３０とを固定する接着剤としても機能する。
【０１００】
ところで、封止樹脂３７を形成する際、封止樹脂３７には熱収縮が発生することは前述した通りである。しかしながら本実施形態においも、第１実施形態と同様に、半導体チップ２０はスティフナー用基板３０に形成されたキャビティ３５内に配設され、かつ封止樹脂３７の配設位置は半導体チップ２０の外壁とキャビティ３５の内壁との間の僅かなクリアランス内である。このため、封止樹脂３７の熱収縮による影響は小さく、半導体チップ２０の配設位置が大きくずれるようなことはない。
【０１０１】
また、半導体チップ２０はスティフナー用基板３０に形成されたキャビティ３５内に配設されるため、半導体チップ２０はスティフナー用基板３０により保護される。また、半導体チップ２０とスティフナー用基板３０は共に同一材質のシリコンにより形成されているため、熱膨張差は発生せず半導体チップ２０とスティフナー用基板３０との間に応力が発生するようなこともない。
【０１０２】
また本実施形態においても、封止樹脂３７の材質として弾性率が100MPa以上、3000MPa以下のものを用いているため、配線基板内に応力が発生しても、この応力を封止樹脂３７で緩衝させることができる。
【０１０３】
更に、封止樹脂３７の形成方法として、トランスファーモールド法を用いているため、半導体チップ２０の外壁とキャビティ３５の内壁との間の僅かなクリアランスに対しても封止樹脂３７を確実に充填することができる。よって、後述するテープ剥離面に凹凸が発生することを抑制でき、その上部に形成されるビルドアップ配線層４８の精度を向上させることができる。
【０１０４】
上記のように封止樹脂３７が形成されると、この封止樹脂３７の貫通電極６８と対向する位置に開口部７１が形成される。この開口部７１は、レーザ加工により形成しても、またレジストを配設した後にパターニングし、これをマスクとしてアッシングを行うことにより形成してもよい。図１５（ｃ）は、封止樹脂３７に開口部７１が形成された状態を示している。
【０１０５】
続いて、開口部７１が形成された封止樹脂３７上に、Cuよりなる背面配線層７２を形成する。この背面配線層７２の形成は、セミアディティブ法を用いて形成される。具体的には、開口部７１内も含めて封止樹脂３７上に触媒処理を行い、続いて無電解Cuメッキを行うことによりシード層を形成する。
【０１０６】
次に、封止樹脂３７上に背面配線層７２の形状に対応した開口パターンを有するレジストを形成する。そして、前記シード層を給電層として電解Cuメッキを実施し、開口パターン内に背面配線層７２を形成する。電解Cuメッキは開口部７１内にも行われるため、背面配線層７２は貫通電極６８と電気的に接続された状態となる。図１５（Ｄ）は、背面配線層７２が形成された状態を示す図である。
【０１０７】
背面配線層７２が形成されると、背面配線層７２が形成された封止樹脂３７の表面上にパッシベーション膜７３を形成する。図１６（Ａ）は、パッシベーション膜７３が形成された状態を示している。このパッシベーション膜７３は、背面配線層７２と対向する位置に開口部７４が形成されている。よって背面配線層７２の一部は、パッシベーション膜７３に形成された開口部７４から露出した構成となっている。
【０１０８】
尚、パッシベーション膜７３の形成方法としては、ＣＶＤ法を用いてシリコン酸化膜又はシリコン窒化膜を形成した後開口部７４を形成する方法が考えられる。また、パッシベーション膜７３に代えて、樹脂製のソルダーレジストを用いることも可能である。
【０１０９】
上記のようにパッシベーション膜７３が形成されると、加熱処理を行うことにより第３のテープ基材７０に塗布された粘着材を硬化させて粘着力を低下させる。そして、粘着力が低下した時点で、第３のテープ基材７０を半導体チップ２０及びスティフナー用基板３０から剥離する。図１６（Ｂ）は、第３のテープ基材７０を剥離した状態を示している。
【０１１０】
この剥離の際、本実施形態においても、トランスファーモールド法を用いて封止樹脂３７を形成しているため、封止樹脂３７は半導体チップ２０の外壁とキャビティ３５の内壁との間の僅かなクリアランス内に確実に充填されている。このため、第３のテープ基材７０を剥離した際、テープ剥離面を凹凸の存在しない平滑面とすることができる。
【０１１１】
続いて、図１６（Ｃ）に示すようにスティフナー用基板３０の上下を反転させることにより半導体チップ２０のパッド２２を上部に位置させ、このパッド２２上に第１配線層４５を形成する。この第１配線層４５の形成は、セミアディティブ法を用いて実施する。
【０１１２】
具体的には、テープ剥離面上（半導体チップ２０，スティフナー用基板３０，及び封止樹脂３７の図中上面）に触媒処理を行い、続いて無電解Cuメッキを行うことによりシード層を形成する。
【０１１３】
次に、テープ剥離面上に第１配線層４５の形状に対応した開口パターンを有するレジストを形成する。そして、前記シード層を給電層として電解Cuメッキを実施し、開口パターン内に第１配線層４５を形成する。この際、半導体チップ２０のパッド２２と第１配線層４５は、バンプ等を介することなく直接的に接合される。
【０１１４】
このようにして第１配線層４５が形成されると、レジストの剥離及び不要なシード層の除去が行われ、これにより図１６（Ｃ）に示す第１配線層４５が形成される。尚、上記の触媒、シード層、レジストの図示は省略している。
【０１１５】
第１配線層４５が形成されると、ビルドアップ法を用いて第１絶縁層３８の上部に絶縁層と配線層を交互に積層すると共に層間接合用のビアを形成し、第１配線層４５を含むビルドアップ配線層４８を形成する（請求項に記載の第５の工程に相当する）。図１６（Ｄ）は、ビルドアップ配線層４８が形成された状態を示している。本実施形態のビルドアップ配線層４８は、第１実施形態と同様に、第１絶縁層３８、第２絶縁層３９、第１配線層４５、及び第２配線層４６により構成されている。
【０１１６】
上記のビルドアップ配線層４８の形成工程において、各絶縁層３８，３９及び各配線層４５，４６を形成する際、スティフナー用基板３０等は支持材として機能する。このため、各絶縁層３８，３９及び各配線層４５，４６を精度よく形成することができ、ビルドアップ配線層４８を高精度に形成することができる。
【０１１７】
また、封止樹脂３７の形成にトランスファーモールド法を用いているため、テープ剥離面は凹凸の存在しない平滑面となっている。よって、第１実施例と同様に、高精度にビルドアップ配線層４８を形成することができる。
【０１１８】
尚、本実施形態では２層の絶縁層３８，３９と２層の配線層４５，４６とにより構成されるビルドアップ配線層４８を例として示したが、ビルドアップ配線層４８の層数はこれに限定されるものではなく、任意に設定することができるものである。また、図示しないが、ビルドアップ配線層４８が形成された後、ビルドアップ配線層４８の上部にソルダーレジストを形成することとしてもよい。
【０１１９】
続いて、ビルドアップ配線層４８の最上層に形成された開口部４４にボール５０が配設されると共に、下面に形成されたパッシベーション膜７３から背面配線層７２に対してボール５１が配設される。
【０１２０】
このボール５０，５１は外部接続端子として機能するものであり、例えばはんだボールを用いることができる。図１７（Ａ），（Ｂ）は、ボール５０，５１が配設された状態を示している。尚、図１７（Ａ）はスティフナー用基板３０の平面図であり、図１７（Ｂ）はスティフナー用基板３０の半導体チップ２０の配設位置での断面図である。
【０１２１】
ボール５０，５１が形成されると、続いて図１８（Ａ），（Ｂ）に示すように、スティフナー用基板３０は個々の配線基板６０Ｂの単位で個片化される。この個片化処理は、ダイシングソーを用いダイシングライン５３を切断することにより行われる。このダイシング処理を実施することにより、いわゆるチップ内蔵型の配線基板６０Ｂが製造される。
【０１２２】
上記のように本実施形態においても半導体チップ２０はスティフナー用基板３０に形成されたキャビティ３５内に配設される。よって、封止樹脂３７の硬化時に収縮が発生しても、これが半導体チップ２０に与える影響は小さく、半導体チップ２０と第１配線層４５（ビルドアップ配線層４８）とを確実に電気的に接続することが可能となる。また、ビルドアップ配線層４８は表面粗度が低いテープ剥離面上に形成されるため、高精度にビルドアップ配線層４８を形成することが可能となる。
【０１２３】
更に本実施形態により製造される配線基板６０Ｂは、スティフナー用基板３０に貫通電極６８が形成される。このため、図１９に示すように、複数の配線基板６０Ｂを容易に積層することができ、より高密度な電子装置８０を容易に実現することができる。
【０１２４】
尚、上記した第２の本実施形態では、キャビティ３５と貫通孔４１を同時に形成する方法を例に挙げて説明したが、貫通孔４１のみが予め形成されたスティフナー用基板３０を用意しておき、この貫通孔４１に貫通電極６８を形成した後に、改めてスティフナー用基板３０をエッチングしキャビティ３５を形成する方法としてもよい。
以上、本発明の好ましい実施例について詳述したが、本発明は上記した特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能なものである。
【図面の簡単な説明】
【０１２５】
【図１】図１は、従来の配線基板の製造方法の一例を説明するための図である（その１）。
【図２】図２は、従来の配線基板の製造方法の一例を説明するための図である（その２）。
【図３】図３は、本発明の第１の実施形態である配線基板の製造方法を説明するための図である（その１）。
【図４】図４は、本発明の第１の実施形態である配線基板の製造方法を説明するための図である（その２）。
【図５】図５は、本発明の第１の実施形態である配線基板の製造方法を説明するための図である（その３）。
【図６】図６は、本発明の第１の実施形態である配線基板の製造方法を説明するための図である（その４）。
【図７】図７は、本発明の第１の実施形態である配線基板の製造方法を説明するための図である（その５）。
【図８】図８は、本発明の第１の実施形態である配線基板の製造方法を説明するための図である（その６）。
【図９】図９は、本発明の第１の実施形態である配線基板の製造方法を説明するための図である（その７）。
【図１０】図１０は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その１）。
【図１１】図１１は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その２）。
【図１２】図１２は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その３）。
【図１３】図１３は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その４）。
【図１４】図１４は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その５）。
【図１５】図１５は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その６）。
【図１６】図１６は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その７）。
【図１７】図１７は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その８）。
【図１８】図１８は、本発明の第２の実施形態である配線基板の製造方法を説明するための図である（その９）。
【図１９】図１９は、第２の実施形態である配線基板の製造方法で製造された配線基板を積層した電子装置を示す図である。
【符号の説明】
【０１２６】
２０  半導体チップ
２２  パッド
３０  スティフナー用基板
３１  第１のテープ基材
３２  粘着材
３３，４０，６９  レジスト
３５  キャビティ
３７，６３  封止樹脂
３８  第１絶縁層
３９  第２絶縁層
４３  ソルダーレジスト
４８  ビルドアップ配線層
５０，５１  ボール
６０Ａ，６０Ｂ  配線基板
５３  ダイシングライン
５４  酸化膜
５５  Cu板
６５  電解Cuめっき層
６６  第２のテープ基材
６８  貫通電極
７０  第３のテープ基材
７２  背面配線層
８０  電子装置
【図１】
0005280079.tif 000002
【図２】
0005280079.tif 000003
【図３】
0005280079.tif 000004
【図４】
0005280079.tif 000005
【図５】
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【図６】
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【図７】
0005280079.tif 000008
【図８】
0005280079.tif 000009
【図９】
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【図１０】
0005280079.tif 000011
【図１１】
0005280079.tif 000012
【図１２】
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【図１３】
0005280079.tif 000014
【図１４】
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【図１５】
0005280079.tif 000016
【図１６】
0005280079.tif 000017
【図１７】
0005280079.tif 000018
【図１８】
0005280079.tif 000019
【図１９】
0005280079.tif 000020