(57)【特許請求の範囲】
【請求項１】
ゲート酸化膜厚が第１のゲート酸化膜厚であり、ゲート長が第１のゲート長であるコアトランジスタと、
ゲート酸化膜厚が前記第１のゲート酸化膜厚よりも厚い第２のゲート酸化膜厚であり、ゲート長が前記第１のゲート長よりも長い第２のゲート長であるＩ／Ｏトランジスタと、
第１導電型の第１の負荷トランジスタと第２導電型の第１の不揮発性記憶トランジスタとを含む第１のインバータと、第１導電型の第２の負荷トランジスタと第２導電型の第２の不揮発性記憶トランジスタとを含む第２のインバータとを、フリップフロップ構成に接続した不揮発性半導体記憶素子とを有し、
前記第１及び第２の不揮発性記憶トランジスタは、ゲート長、ドレイン近傍の接合耐圧、ドレイン近傍の電位勾配、ドレイン近傍のＬＤＤエクステンションの有無、チャンネル領域の不純物濃度、チャンネル領域のドレイン近傍の濃度の濃い不純物領域が形成されているか否か、ＬＤＤエクステンションよりも濃度の薄い不純物領域が形成されているか否か及びポリシリコンで構成されるゲート電極の導電型からなる構造の組合せが、前記コアトランジスタの構造の組合せ及び前記Ｉ／Ｏトランジスタの構造の組合せのいずれとも相違しており、
前記第１及び第２の不揮発性記憶トランジスタのゲート長が、前記Ｉ／Ｏトランジスタのゲート長よりも長く形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記第１及び第２の不揮発性記憶トランジスタのドレイン近傍の接合耐圧が、前記Ｉ／Ｏトランジスタのドレイン近傍の接合耐圧よりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域におけるドレイン近傍の電位勾配が、前記コアトランジスタのそれよりも急峻であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、
前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域の前記ドレイン側近傍にＬＤＤエクステンションが形成されていないことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、
前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域の不純物濃度が、前記コアトランジスタのチャンネル領域の不純物濃度と同様またはそれよりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域の前記ドレイン側近傍に、前記チャンネル領域と同じ導電型でより濃度の濃い不純物領域が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶装置において、
前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域の前記ドレイン側近傍に、前記チャンネル領域と逆の導電型で、前記コアトランジスタのＬＤＤエクステンションよりも濃度の薄い不純物領域が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置において、
前記第１及び第２の不揮発性記憶トランジスタのポリシリコンで構成されるゲート電極の導電型を、チャンネル領域の導電型と同じにしたことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置において、
前記第１及び第２の不揮発性記憶トランジスタのゲート絶縁膜厚が、前記Ｉ／Ｏトランジスタの絶縁膜厚と同じであることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、標準ＣＭＯＳプロセスで製造できる不揮発性記憶素子の需要が高まっている。たとえば、システムＬＳＩにシリアル番号を付したり、素子のリダンダンシ（冗長化）情報を記憶するためである。このような情報の記憶は、数十バイト〜数キロバイト程度の容量があれば十分であるため、コストアップにつながる追加のマスクプロセスを用いることなく、標準ＣＭＯＳプロセスでチップ上に形成できることが望まれている。
【０００３】
一方、最先端の標準ＣＭＯＳプロセスで形成されるゲート絶縁膜は、膜厚が３ｎｍ程度と極めて薄いため容易に電荷が通過してしまい、いわゆるフローティングゲート型の不揮発性記憶トランジスタを製造することが困難である。このため、サイドスペーサに電荷を蓄積してデータを記憶する記憶素子が提案されている（たとえば特許文献１、特許文献２）。
【０００４】
【特許文献１】米国特許ＵＳ６５１８６１４Ｂ１公報
【特許文献２】特開平２００６−１９１１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、サイドスペーサへの電荷を注入、除去は、効率が悪いうえ動作の安定性に欠けるため、この構造の不揮発性記憶トランジスタを単独で記憶素子として用いることは難しい。そこで、上記特許文献２のように回路をフリップフロップ構成にして、不揮発性記憶素子の不安定動作を補償して安定化させている。
【０００６】
しかし、標準ＣＭＯＳプロセスでコアトランジスタと同じように形成された不揮発性記憶トランジスタは、その不揮発性動作（書込み、消去動作）時に通常の電圧よりも高い電圧を必要とする。従って不揮発性動作を実行する際に標準ＣＭＯＳトランジスタに想定以上の高電圧を印加することになる。このような高電圧での動作を長時間行なうと標準ＣＭＯＳトランジスタを著しく劣化させ、場合によっては破壊してしまう可能性がある。これを避けるため、標準ＣＭＯＳプロセスで形成可能で、且つ不揮発性動作電圧を低減する、即ちより低電圧で効率的なキャリアの注入が可能な不揮発性記憶トランジスタの実現が望まれている。
【０００７】
この発明は、標準ＣＭＯＳプロセスを用いて効率的なキャリア注入が可能な不揮発性記憶トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１の発明は、ゲート酸化膜厚が第１のゲート酸化膜厚であり、ゲート長が第１のゲート長であるコアトランジスタと、ゲート酸化膜厚が前記第１のゲート酸化膜厚よりも厚い第２のゲート酸化膜厚であり、ゲート長が前記第１のゲート長よりも長い第２のゲート長であるＩ／Ｏトランジスタと、第１導電型の第１の負荷トランジスタと第２導電型の第１の不揮発性記憶トランジスタとを含む第１のインバータと、第１導電型の第２の負荷トランジスタと第２導電型の第２の不揮発性記憶トランジスタとを含む第２のインバータとを、フリップフロップ構成に接続した不揮発性半導体記憶素子とを有し、前記第１及び第２の不揮発性記憶トランジスタは、ゲート長、ドレイン近傍の接合耐圧、ドレイン近傍の電位勾配、ドレイン近傍のＬＤＤエクステンションの有無、チャンネル領域の不純物濃度、チャンネル領域のドレイン近傍の濃度の濃い不純物領域が形成されているか否か、ＬＤＤエクステンションよりも濃度の薄い不純物領域が形成されているか否か及びポリシリコンで構成されるゲート電極の導電型からなる構造の組合せが、前記コアトランジスタの構造の組合せ及び前記Ｉ／Ｏトランジスタの構造の組合せのいずれとも相違しており、第１及び第２の不揮発性記憶トランジスタのゲート長が、Ｉ／Ｏトランジスタのゲート長よりも長く形成されていることを特徴とする不揮発性半導体記憶装置であることを特徴とする。
【０００９】
請求項２の発明は、請求項１記載の不揮発性半導体記憶装置において、前記第１及び第２の不揮発性記憶トランジスタのドレイン近傍の接合耐圧が、前記Ｉ／Ｏトランジスタのドレイン近傍の接合耐圧よりも低いことを特徴とする。
【００１０】
請求項３の発明は、請求項１記載の不揮発性半導体記憶装置において、前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域におけるドレイン近傍の電位勾配が、前記コアトランジスタのそれよりも急峻であることを特徴とする。
【００１１】
請求項４の発明は、請求項１記載の不揮発性半導体記憶装置において、前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域の前記ドレイン側近傍にＬＤＤエクステンションが形成されていないことを特徴とする。
【００１２】
請求項５の発明は、請求項１記載の不揮発性半導体記憶装置において、前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域の不純物濃度が、前記コアトランジスタのチャンネル領域の不純物濃度と同様またはそれよりも高いことを特徴とする。
【００１３】
請求項６の発明は、請求項１記載の不揮発性半導体記憶装置において、前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域の前記ドレイン側近傍に、前記チャンネル領域と同じ導電型でより濃度の濃い不純物領域が形成されていることを特徴とする。
【００１４】
請求項７の発明は、請求項１記載の不揮発性半導体記憶装置において、前記第１及び第２の不揮発性記憶トランジスタのチャンネル領域の前記ドレイン側近傍に、前記チャンネル領域と逆の導電型で、前記コアトランジスタのＬＤＤエクステンションよりも濃度の薄い不純物領域が形成されていることを特徴とする。
【００１５】
請求項８の発明は、請求項１記載の不揮発性半導体記憶装置において、前記第１及び第２の不揮発性記憶トランジスタのポリシリコンで構成されるゲート電極の導電型を、チャンネル領域の導電型と同じにしたことを特徴とする。
【００１７】
請求項１０の発明は、請求項１記載の不揮発性半導体記憶装置において、前記第１及び第２の不揮発性記憶トランジスタのゲート絶縁膜厚が、前記Ｉ／Ｏトランジスタの絶縁膜厚と同じであることを特徴とする。
【発明の効果】
【００２１】
この発明によれば、標準ＣＭＯＳプロセスを用いて、低電圧で効率的にホットキャリアを発生させ、書き込みおよび消去を行うことができる不揮発性記憶トランジスタを構成することができる。
【発明を実施するための最良の形態】
【００２２】
図面を参照してこの発明の実施形態について説明する。
図１は、この発明の実施形態である不揮発性記憶トランジスタを構造を説明する図である。この図は、５つのトランジスタを図示している。同図（Ａ）がこの発明の実施形態である不揮発性メモリトランジスタである。この不揮発性メモリトランジスタは、ＮチャンネルＭＯＳトランジスタである。同図（Ｂ）が、ＮチャンネルのＩ／Ｏトランジスタ、同図（Ｃ）が、Ｎチャンネルのコア（Ｖｃｃ）トランジスタの構造図である。また、同図（Ｄ）が、Ｐチャンネルのコア（Ｖｃｃ）トランジスタ、同図（Ｅ）が、ＰチャンネルのＩ／Ｏトランジスタの構造図である。なお、図３、図４のトランジスタの配列も図１と同じである。さらに、および図５〜図２０もトランジスタの区切りおよび（Ａ）〜（Ｅ）の符号は省略するが、トランジスタの配列は図１と同様である。
【００２３】
コアトランジスタは、このＩＣチップにおいて、記憶、演算を実行するトランジスタであり、一般的に、このＩＣを製造する製造装置の最小スケールで製造される。Ｉ／Ｏトランジスタは、このＩＣチップの電源電圧（コアトランジスタの電源電圧：Ｖｃｃ）よりも高い電圧で動作する外部回路とのインタフェースをとるためのトランジスタであり、前記Ｖｃｃよりも高い電圧で動作する。すなわち、最先端のＩＣでコアトランジスタの動作電圧が低い場合、動作電圧の高い他のチップとデータをやり取りするためにＶｃｃよりも高い電圧で動作するＩ／ＯトランジスタをＩＣ内部に形成する場合がある。
【００２４】
このため、Ｉ／Ｏトランジスタは、コアトランジスタと比較して、図２に示すような相違点を有している。すなわち、Ｉ／Ｏトランジスタは、コアトランジスタよりもゲート長が長く、ゲート絶縁膜が厚く、活性領域（チャンネル領域）の不純物濃度が低い。したがって、コアトランジスタのＩ／Ｏトランジスタに対する特徴はその逆である。
【００２５】
この実施形態の不揮発性記憶トランジスタは、ゲートのドレイン側に形成されているサイドスペーサに電荷を注入・中和することによってしきい値を上下させ、これによってデータを書き込む不揮発性記憶トランジスタである。効率よくホットキャリアを発生させて、的確にサイドスペーサに注入することができるように、この不揮発性記憶トランジスタは、コアトランジスタとＩ／Ｏトランジスタの両方の構造上の特徴や形成プロセスを適宜利用して構成されている。すなわち、この実施形態の不揮発性記憶トランジスタは、データが書き込まれる側であるドレイン側の電位勾配を急峻にしつつ、動作させやすい特性を維持するために上記特徴をこれら組み合わせている。
【００２６】
なお、図１にはＮチャンネルの不揮発性記憶トランジスタのみを示しているが、Ｐチャンネルのトランジスタでもほぼ同様の不揮発性記憶トランジスタを構成することが可能である。
【００２７】
図１に示す不揮発性記憶トランジスタは、以下のような構造上の特徴を有している。
【００２８】
特徴１：ゲート長がＩ／Ｏトランジスタよりも（コアトランジスタよりも）長い。ゲート電極への不純物の注入、ソース・ドレイン接合への注入を非対称に行う等の加工がしやすいように、且つ、ソース・ドレイン間に高電圧を印加してもパンチスルーしないようにチャンネル長を長くしている。特徴１は、本出願の請求項１の発明に対応している。
【００２９】
特徴２：ゲート絶縁膜の膜厚はＩ／Ｏトランジスタのゲート絶縁膜の膜厚と同じである。不揮発性記憶トランジスタは、データの書き込み・消去時にゲートに高電圧を印加するため、ゲート絶縁膜は厚いほうがよい。そこで、ゲート耐圧を高くするため、ゲート絶縁膜としてＩ／Ｏトランジスタのゲート絶縁膜を用いている。すなわち、Ｉ／Ｏトランジスタのゲート絶縁膜形成プロセス時にこの不揮発性記憶トランジスタのゲート絶縁膜を一緒に形成するようにしている。特徴２は、本出願の請求項１０の発明に対応している。
【００３０】
特徴３：チャンネル領域の不純物濃度はコアトランジスタと同じ、または、それよりも濃い。チャンネル領域の不純物濃度を高くしてドレイン近傍の電界を急峻にしている。同じトランジスタ（ＮチャンネルコアトランジスタまたはＮチャンネルＩ／Ｏトランジスタ）が異なるしきい値電圧（Ｖｔｈ＝Ｈｉｇｈ，Ｍｉｄ，Ｌｏｗ）で複数種類形成される場合があるが、その全てのトランジスタに対するチャネルへの注入工程をこの濃度の高い領域の形成に利用することができる。なお、不純物濃度が高くなるとしきい値電圧が高くなるが、ゲート電極の導電型をチャンネル領域と同じにすることにより（特徴６）、しきい値電圧を低下させている。特徴３は、本出願の請求項５の発明に対応している。
【００３１】
特徴４：ドレイン側にＬＤＤエクステンションが形成されていない。ドレインのチャンネル領域への接合部の電界が緩和されずに急峻であるため、ホットキャリアが発生しやすくなり、サイドスペーサ部への効率的なキャリア注入、すなわち、効率的な書き込み・消去が可能になる。特徴４は、本出願の請求項４の発明に対応している。
【００３２】
特徴５：ドレイン側のＬＤＤ領域に、チャンネル領域と同じ導電型のより濃度の濃い領域（Ｐ型領域）が形成されている。
ＬＤＤエクステンションに代えて、ドレインのチャンネル領域への接合部の不純物濃度の高い領域を形成したことにより、接合部の電界がさらに急峻となり、ホットキャリアがより発生しやすくなり、サイドスペーサ部への効率的なキャリア注入、すなわち、効率的な書き込み・消去が可能になる。
【００３３】
この領域の形成は、ＰチャンネルＭＯＳトランジスタのＬＤＤエクステンション形成の工程を利用して形成すればよい。すなわち、Ｐチャンネルのコアトランジスタ、ＰチャンネルのＩ／ＯトランジスタのＬＤＤエクステンション注入工程の両方または一方を利用することができる。
【００３４】
この領域の実効不純物濃度を調整する場合には、上記Ｐチャンネルトランジスタと同様に複数種類形成されるＮチャンネルトランジスタのＬＤＤエクステンション注入工程を利用して実効不純物濃度を調整すればよい。特徴５は、本出願の請求項６の発明に対応している。
【００３５】
特徴６：ゲート電極用ポリシリコンがチャンネル領域と同じ導電型（Ｐ型）である。チャンネル領域の不純物濃度を濃くし、ゲート絶縁膜の膜厚を厚くすると、しきい値電圧Ｖｔｈが上昇するが、ゲート電極をチャンネル領域と同じ導電型にすることにより、しきい値電圧を低下させることができ、上記しきい値電圧の上昇をキャンセルすることができる。特徴６は、本出願の請求項８の発明に対応している。
【００３６】
上記構造上の特徴は、コアトランジスタの形成プロセスとＩ／Ｏトランジスタの形成プロセスで全て実現することができるため、上記不揮発性記憶トランジスタは、コアトランジスタとＩ／Ｏトランジスタの２種類のトランジスタをＩＣチップ上に形成する標準ＣＭＯＳプロセスのみで製造することが可能である。
【００３７】
図３は、図１の構造からドレイン近傍のＰ型領域（特徴５）を省略した構成である。この構成でも、図１の構成に近いドレイン近傍の電界の急峻さを得ることができる。
【００３８】
図４は、図１の構造のドレイン近傍のＰ型領域（特徴５）に代えて、特徴７：ドレイン近傍に極めて薄いＬＤＤエクステンションが形成された、構造を示す図である。すなわち、図１、図３に示したようなＬＤＤ省略構造とせずに、非常に薄いｎ−領域をＬＤＤエクステンションとして形成する。
特徴７は、本出願の請求項７の発明に対応している。
【００３９】
濃度が薄いため、ドレイン近傍の電界の急峻さは維持することができ、ホットキャリアが効率的に生成される。さらに、その濃度によって、ホットキャリア発生位置を適当な位置に調整することができる。すなわち、ホットキャリアの注入位置の調整（最適化）が可能になる。すなわち、ＬＤＤエクステンションが全くないと、ゲート端から遠い位置にホットキャリアが注入されるため、キャリア注入の効果が減少し、ホットキャリアの注入によるしきい値電圧の変動が小さくなる。
【００４０】
なお、この特徴７の薄いＬＤＤエクステンションを形成する工程には、マスクを１枚追加すればよい。最先端のロジックＩＣの場合、４０以上のマスク工程が必要となる。したがって、不揮発性記憶トランジスタの形成のために、１マスク工程が追加されても、それほどコストに影響しない。また、特徴５のドレイン近傍に、Ｐ型領域を形成する工程も追加のマスク工程で行うようにしてもよい。
【００４１】
なお、不揮発性記憶トランジスタに上記特徴１〜７のどの特徴を持たせるかは、自由に選択することができる。全ての特徴を備えた（特徴４，５，７は択一）トランジスタを形成してもよく、その一部を備えたトランジスタを形成してもよい。
【００４２】
ここで、図５〜図１３を参照して、上述した標準ＣＭＯＳプロセスで不揮発性記憶トランジスタを形成する方法の概要を図面を参照して説明する。このプロセスは、いわゆる標準ＣＭＯＳの一種であり、コアトランジスタとＩ／Ｏトランジスタを１チップ上に形成するプロセスである。そして、この図のプロセスでは、図２に示したドレイン側のＬＤＤエクステンションを省略した構成の不揮発性記憶トランジスタを形成する。
なお、図５〜図１３では、上記標準ＣＭＯＳプロセスを工程１〜工程１８の工程に分けて説明している。
【００４３】
工程１では、シリコン基板１００上にフォトレジスト３０１を形成し、トランジスタを分離するためのトレンチ１０１を形成する。このときメモリトランジスタを形成するための領域もトレンチで区切り・確保される。メモリトランジスタは、ゲート長が長いので、トレンチ間隔も長く形成される。
【００４４】
工程２では、トレンチ埋め込み用の厚い酸化膜２０１を堆積し、ＣＭＰ法等によって表面を研磨して平坦化する。
【００４５】
工程３では、Ｐチャンネル側をフォトレジスト３０２で覆い、ＮチャンネルＭＯＳトランジスタが形成される活性領域にボロンＢ（ＢＦ２）をイオン注入し、Ｐウェル１０２を形成する。このとき注入される不純物（ボロン）の濃度は、Ｉ／Ｏトランジスタに適した濃度である。このとき不揮発性記憶トランジスタの活性領域にもボロンが注入される。
【００４６】
工程４では、Ｎチャンネルのコアトランジスタのチャンネル領域のみ開口したフォトレジスト３０３を形成し、コアトランジスタの活性領域１０３に適した濃度まで追加でボロンを注入する。
【００４７】
工程５では、ＮチャンネルＭＯＳトランジスタ（不揮発性記憶トランジスタを含む）の領域をフォトレジスト３０４で覆い、ＰチャンネルＭＯＳトランジスタが形成される領域にリンＰをイオン注入し、Ｎウェル１０４を形成する。
【００４８】
工程６では、Ｐチャンネルのコアトランジスタのチャンネル領域のみ開口したフォトレジスト３０５を形成し、コアトランジスタの活性領域１０５に適した濃度まで追加でリンを注入する。
【００４９】
工程７では、シリコン基板の表面に熱酸化法で厚膜のゲート絶縁膜２０２を形成する。このゲート絶縁膜の膜厚はＩ／Ｏトランジスタ用の膜厚である。
【００５０】
工程８では、Ｐチャンネル、Ｎチャンネルのコアトランジスタのみ開口したレジスト３０６を施し、工程７で形成したＩ／Ｏトランジスタ用の厚膜のゲート絶縁膜を除去する。
【００５１】
工程９では、工程８で施したフォトレジストを用いてゲート絶縁膜を除去した領域、すなわち、コアトランジスタの領域に薄膜のゲート絶縁膜２０３を形成する。
【００５２】
工程１０では、ゲート絶縁膜のうえに多結晶シリコン（ポリシリコン）２０４を堆積し、ゲート電極のエリアのみを覆うフォトレジスト３０７を施してエッチングし、ゲート電極を形成する。ゲート電極の長さは、コアトランジスタのものは短く、Ｉ／Ｏトランジスタは長く、不揮発性記憶トランジスタのゲート電極の長さは、より長く形成される。
【００５３】
工程１１では、Ｎチャンネルのコアトランジスタの領域のみ開口したフォトレジスト３０８を形成し、Ｎチャンネルのコアトランジスタのソース／ドレイン近傍にＮ型不純物（リンＰまたはヒ素Ａｓ）を注入し、ＬＤＤエクステンションを形成する。
【００５４】
工程１２では、Ｐチャンネルのコアトランジスタの領域のみ開口したフォトレジスト３０９を形成し、Ｐチャンネルのコアトランジスタのソース／ドレインの近傍にボロンＢまたはＢＦ２を注入し、ＬＤＤエクステンションを形成する。
【００５５】
工程１１，１２において、ＬＤＤエクステンションは、ゲート電極とセルフアラインに形成される。
【００５６】
工程１３では、ＮチャンネルＩ／Ｏトランジスタのソース／ドレイン近傍にＮ型不純物（リンＰまたはヒ素Ａｓ）を注入し、ＬＤＤエクステンションを形成する。Ｉ／ＯトランジスタのＬＤＤエクステンションはコアトランジスタのそれよりも低濃度である。このとき同時に、不揮発性記憶トランジスタの一方の領域（ソース側領域）にもＮ型不純物を注入してＬＤＤエクステンションを形成する。したがって、このとき形成されるフォトレジスト３１０は、ＮチャンネルＩ／Ｏトランジスタおよび不揮発性記憶トランジスタのソース領域のみ開口したパターンのものである。ただし、不揮発性記憶トランジスタの他方の領域（ドレイン側領域）には、この注入を行わず、ＬＤＤ省略構造とする。
【００５７】
工程１４では、ＰチャンネルＩ／Ｏトランジスタの領域のみ開口したフォトレジスト３１１を形成し、ＰチャンネルのＩ／Ｏトランジスタのソース／ドレイン近傍にＰ型不純物を注入し、ＬＤＤエクステンションを形成する。
【００５８】
工程１５では、ゲート電極（ゲート絶縁膜）の両側にサイドスペーサ（側壁酸化膜）２０５を形成する。このサイドスペーサは、基板全体に酸化膜を堆積したのち異方性の強いドライエッチングで形成する。
【００５９】
工程１６では、Ｐチャンネルトランジスタの領域にフォトレジスト３１２を施して、Ｎチャンネルトランジスタの領域に砒素Ａｓを注入する。これによって、サイドウォールとセルフアラインにソース／ドレイン領域Ｎ＋を形成する。
【００６０】
工程１７では、Ｎチャンネルトランジスタの領域にフォトレジスト３１３を施して、Ｐチャンネルトランジスタの領域にボロンＢまたはＢＦ２を注入する。これによって、サイドウォールとセルフアラインにソース／ドレイン領域Ｐ＋を形成する。
【００６１】
こののち（シリサイド処理等をしたのち）、基板全体に厚い絶縁膜（酸化膜）２０６を形成して平坦化し（工程（１８））、そののちコンタクトプラグ形成および配線等の上部処理を行う。
【００６２】
上記標準ＣＭＯＳプロセスで形成される不揮発性記憶トランジスタは、ゲート長が長く（特徴１）、ゲート絶縁膜がＩ／Ｏトランジスタのゲート絶縁膜と同じ膜厚に形成され（特徴２）、かつ、ドレイン付近のＬＤＤエクステンションが省略された（特徴４）ものである。
【００６３】
不揮発性記憶トランジスタに、さらに特徴３のチャンネル領域全体のＰ型不純物濃度が高いという特徴を持たせるためには、図１４に示すように、工程４のコアトランジスタのチャンネル領域にボロンを打ち込む工程において、フォトレジスト３０３を不揮発性記憶トランジスタのチャンネル領域にも開口するパターンとし（３０３′）、不揮発性記憶トランジスタのチャンネル領域にもコアトランジスタのチャンネル領域と同様にボロンが打ち込まれるようにする。
【００６４】
なお、ＣＭＯＳプロセスがさらに多種類のトランジスタを形成するものであった場合、たとえば、コアトランジスタ、Ｉ／Ｏトランジスタとして複数種類のしきい値Ｖｔｈ（Ｌｏｗ，Ｍｉｄ，Ｈｉｇｈ等）を持つトランジスタがそれぞれ形成される場合、その各トランジスタのチャンネル領域への不純物注入工程のなかから適当な濃度の注入工程を１または複数選択して、不揮発性記憶トランジスタのチャンネル領域への注入を行うことができる。
【００６５】
また、図１５に示すように、Ｐチャンネルトランジスタのチャンネル領域のＶｔｈ調整注入種にＰ型不純物が用いられる場合があるが、この場合には、フォトレジスト３０５を不揮発性記憶トランジスタのチャンネル領域にも開口するパターンとし（３０５′）、そのＶｔｈの調整注入工程を不揮発性記憶トランジスタのチャンネル領域への注入に適用することも可能である。
【００６６】
不揮発性記憶トランジスタにさらに、ドレイン近傍にチャンネル領域と同じ導電型でより濃度の濃い領域が形成されている（特徴５）という特徴を持たせるためには、図１６、図１７に示すように、工程１２のＰチャンネルのコアトランジスタのＬＤＤエクステンション注入工程、または、工程１４のＰチャンネルのＩ／ＯトランジスタのＬＤＤエクステンション注入工程において、フォトレジスト３０９、３１１を不揮発性記憶トランジスタのドレイン近傍にも開口したパターンとし（３０９′、３１１′）、不揮発性記憶トランジスタのドレイン近傍にＰチャンネルトランジスタのＬＤＤエクステンションと同様のＰ型不純物を注入する。
【００６７】
なお、特徴５の領域の形成においても、上記特徴３のチャンネル領域への注入と同様に、複数種類のＰチャンネルトランジスタに対するＬＤＤエクステンション注入工程を適宜選択して用いることができる。
【００６８】
さらに、この領域の実効不純物濃度を調整する場合には、図１８に示すように、工程１３等において、フォトレジスト３１０を不揮発性記憶トランジスタのドレイン近傍にも開口したパターンとし（３１０′）、ＮチャンネルトランジスタのＬＤＤエクステンション注入工程を利用して濃くなりすぎたＰ型実効不純物濃度を低減すればよい。
【００６９】
図１９は、特徴６のＮチャンネルトランジスタである不揮発性記憶トランジスタにＰ型ポリシリコンを適用する場合のマスクプロセスを説明する図である。
工程１６では、Ｎチャンネルトランジスタのゲート電極に砒素を注入して、Ｎ型ポリシリコン化しているが、このとき、不揮発性記憶トランジスタのゲート上にはフォトレジストを形成して砒素が注入されないようにする。また、工程１７では、Ｐチャンネルのトランジスタのゲートにボロンを注入してＰ型ポリシリコン化しているが、このとき、不揮発性記憶トランジスタのゲート上にレジストが形成されないようにして、ボロンが打ち込まれるようにする。これによって、ＮチャンネルＭＯＳトランジスタである不揮発性記憶トランジスタのゲート電極をＰ型化している。これによって、しきい値を低下させることができる。
【００７０】
なお、ゲートに対して、ゲート電極形成後に完全にずれなくフォトレジストを重ね合わせることは困難であるため、若干の重ね合わせ余裕を持たせることができるようにゲート電極の長さを長くしている。若干のズレがあって、工程１６で砒素が注入されても、全体としてボロンが多く注入されれば、全体としてＰ型電極となる。
【００７１】
また、不揮発性記憶トランジスタのドレイン近傍に、特徴７の薄いＬＤＤエクステンションを注入する場合には、図２０に示すような追加工程を工程１４の後に挿入する。図２０の工程では、不揮発性記憶トランジスタのドレイン近傍のみ開口したレジストを施し、他のＮチャンネルトランジスタのＬＤＤエクステンションよりも薄い濃度でリンまたはヒ素を注入する。なお、この図２０に示すマスク工程で不揮発性記憶トランジスタのドレイン近傍にボロンを注入してもよい。
【００７２】
図２１は、上記の工程で形成されたＮ型不揮発性記憶トランジスタの書き込み（Ｐｒｏｇｒａｍ）、消去（Ｅｒａｓｅ）、読み出しの動作を示す図である。同図（Ａ）は書き込み動作を示す図である。ソースを接地した状態で、ゲート、ドレインに高電圧（６Ｖ）を印加することにより、チャンネル領域のドレイン接合部付近でチャンネルホットエレクトロンを発生させる。このチャンネルホットエレクトロンの一部がドレイン側のサイドスペーサに注入されることにより書き込みが行われる。
【００７３】
同図（Ｂ）は、消去動作を示す図である。ゲートおよびソースを接地した状態で（ソースはオープン（非接続）でもよい）、ドレインに高電圧（８Ｖ）を印加することにより、アバランシェホットホールがドレインからサイドスペーサに注入され、書き込み動作で注入されていた負電荷（エレクトロン）を中和することにより、消去が行われる。
【００７４】
同図（Ｃ）は、読み出し動作を示す図である。読み出しはリバースリードで行う。すなわち、ドレインを接地してソースにＶｃｃ（１．８Ｖ）を印加する。そして、ゲートにＶｃｃ（１．８Ｖ）を印加したときドレイン・ソース間が導通するか否かで書き込みが行われているか否かを判定する。
【００７５】
図２２はＮ型不揮発性記憶トランジスタの他の動作例を示す図である。この動作例では、図２１に示した動作例と書き込み動作のみが異なっている。この動作例では、書き込みをアバランシェホットエレクトロン注入で行っている。すなわち、ソースをオープン（非接続）にした状態で、ドレイン、ゲートに高電圧（それぞれ８Ｖ，６Ｖ）を印加することにより、アバランシェホットエレクトロンがドレインからサイドスペーサに注入されることにより書き込みが行われる。この書き込み方式は、図２１に示したチャンネルホットエレクトロン注入方式よりも少ない電流で書き込みを行うことができる。
【００７６】
図１〜図１９で示した構造および製造工程は、導電型を反転させることにより、Ｐチャンネルの不揮発性記憶トランジスタの構造および製造工程となる。
【００７７】
図２３は、この工程で形成されたＰ型不揮発性記憶トランジスタの書き込み（Ｐｒｏｇｒａｍ）、消去（Ｅｒａｓｅ）、読み出しの動作を示す図である。同図（Ａ）は書き込み動作を示す図である。ソースを接地した状態で、ゲート、ドレインに高電圧（−６Ｖ）を印加することにより、チャンネル領域のドレイン接合部付近でチャンネルホットホールを発生させる。このチャンネルホットホールの一部がドレイン側のサイドスペーサに注入されることにより書き込みが行われる。
【００７８】
同図（Ｂ）は、消去動作を示す図である。ゲートおよびソースを接地した状態で（ソースはオープン（非接続）でもよい）、ドレインに高電圧（−８Ｖ）を印加することにより、アバランシェホットエレクトロンがドレインからサイドスペーサに注入され、書き込み動作で注入されていた正電荷（ホール）を中和することにより、消去が行われる。
【００７９】
同図（Ｃ）は、読み出し動作を示す図である。読み出しはリバースリードで行う。すなわち、ドレインを接地してソースにＶｃｃ（−１．８Ｖ）を印加する。そして、ゲートにＶｃｃ（−１．８Ｖ）を印加したときドレイン・ソース間が導通するか否かで書き込みが行われているか否かを判定する。以上Ｐチャネルの不揮発性記憶トランジスタの動作条件においては、電位配置における相対的な電位差に意味があり、それぞれの端子に同じ電位を重畳しても動作に問題は無い。例えば読み出し動作において全ての端子にＶｃｃ（１．８Ｖ）を重畳する（ドレインに１．８Ｖ、ソースに０Ｖ、ゲートに０Ｖ、ウエルに１．８Ｖ）ことでも同じ動作が得られる。
【００８０】
図２４はＰ型不揮発性記憶トランジスタの他の動作例を示す図である。この動作例では、図２３に示した動作例と書き込み動作のみが異なっている。この動作例では、書き込みをアバランシェホットホール注入で行っている。すなわち、ソースをオープン（非接続）にした状態で、ドレイン、ゲートに高電圧（それぞれ−８Ｖ，−６Ｖ）を印加することにより、アバランシェホットホールがドレインからサイドスペーサに注入されることにより書き込みが行われる。この書き込み方式は、図２３に示したチャンネルホットホール注入方式よりも少ない電流で書き込みを行うことができる。
【００８１】
以上説明した不揮発性記憶トランジスタは、単独で（フラッシュメモリのように）不揮発性記憶素子として用いてもよいが、より記憶素子としてより安定した動作を実現するために、２つの不揮発性記憶トランジスタを用いてプリップフロップを構成し、一方をＴｒｕｅ状態を記憶する記憶トランジスタとして用い、他方をＢａｒ状態を記憶する記憶トランジスタとして用いることができる。このようなフリップフロップ構成の不揮発性半導体記憶素子の例を図２５〜図３１に示しておく。
【図面の簡単な説明】
【００８２】
【図１】この発明の実施形態である不揮発性記憶トランジスタの構成を示す図
【図２】標準ＣＭＯＳプロセスで形成されるコアトランジスタとＩ／Ｏトランジスタの特徴の対比図
【図３】この発明の他の実施形態である不揮発性記憶トランジスタの構成を示す図
【図４】この発明のさらに他の実施形態である不揮発性記憶トランジスタの構成を示す図
【図５】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図６】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図７】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図８】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図９】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図１０】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図１１】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図１２】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図１３】標準ＣＭＯＳプロセスおよび不揮発性記憶トランジスタの形成工程を説明する図
【図１４】前記標準ＣＭＯＳプロセスにおいて不揮発性記憶トランジスタのチャンネル領域全体の不純物濃度を高めるためのレジストパターンの変更を説明する図
【図１５】前記標準ＣＭＯＳプロセスにおいて不揮発性記憶トランジスタのチャンネル領域全体の不純物濃度を高めるためのレジストパターンの変更を説明する図
【図１６】前記標準ＣＭＯＳプロセスにおいて不揮発性記憶トランジスタのドレイン近傍に不純物を注入するためのレジストパターンの変更を説明する図
【図１７】前記標準ＣＭＯＳプロセスにおいて不揮発性記憶トランジスタのドレイン近傍に不純物を注入するためのレジストパターンの変更を説明する図
【図１８】前記標準ＣＭＯＳプロセスにおいて不揮発性記憶トランジスタのドレイン近傍の不純物濃度を調整するためのレジストパターンの変更を説明する図
【図１９】前記標準ＣＭＯＳプロセスにおいて不揮発性記憶トランジスタのゲート電極をチャンネル領域と同じ導電型にするためのレジストパターンの変更を説明する図
【図２０】不揮発性記憶トランジスタのドレイン近傍に不純物濃度を注入するために、前記標準ＣＭＯＳプロセスに追加する工程を説明する図
【図２１】Ｎチャンネル不揮発性記憶トランジスタの書き込み、消去、読み出しの動作を説明する図
【図２２】Ｎチャンネル不揮発性記憶トランジスタの書き込み、消去、読み出しの他の動作を説明する図
【図２３】Ｐチャンネル不揮発性記憶トランジスタの書き込み、消去、読み出しの動作を説明する図
【図２４】Ｐチャンネル不揮発性記憶トランジスタの書き込み、消去、読み出しの他の動作を説明する図
【図２５】前記不揮発性記憶トランジスタが適用されるプリップフロップ構成の不揮発性半導体記憶素子の構成を示す図
【図２６】前記不揮発性記憶トランジスタが適用されるプリップフロップ構成の不揮発性半導体記憶素子の構成を示す図
【図２７】前記不揮発性記憶トランジスタが適用されるプリップフロップ構成の不揮発性半導体記憶素子の構成を示す図
【図２８】前記不揮発性記憶トランジスタが適用されるプリップフロップ構成の不揮発性半導体記憶素子の構成を示す図
【図２９】前記不揮発性記憶トランジスタが適用されるプリップフロップ構成の不揮発性半導体記憶素子の構成を示す図
【図３０】前記不揮発性記憶トランジスタが適用されるプリップフロップ構成の不揮発性半導体記憶素子の構成を示す図
【図３１】前記不揮発性記憶トランジスタが適用されるプリップフロップ構成の不揮発性半導体記憶素子の構成を示す図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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