(57)【特許請求の範囲】
【請求項１】
基板側からソース領域、チャネル領域及びドレイン領域がこの順に形成された島状半導体と、
前記チャネル領域の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、
前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲートと、
前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備え、
前記浮遊ゲートと、前記制御ゲートの下面および内側面との間、および、前記浮遊ゲートと、前記制御ゲート線の下面との間には、それぞれ、インターポリ絶縁膜が介在配置されていることを特徴とする不揮発性半導体メモリトランジスタ。
【請求項２】
前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル酸化膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第１の絶縁膜をさらに備えていることを特徴とする請求項１に記載の不揮発性半導体メモリトランジスタ。
【請求項３】
島状半導体の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲートと、前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備え、前記浮遊ゲートと、前記制御ゲートの下面および内側面との間、および、前記浮遊ゲートと、前記制御ゲート線の下面との間には、それぞれ、前記インターポリ絶縁膜が介在配置されている不揮発性半導体メモリの製造方法であって、
基板の所定位置に形成されたソース線上に複数の前記島状半導体を形成する工程と、
隣接する前記島状半導体の間と前記ソース線上とに、絶縁膜を形成する工程と、
前記絶縁膜上に導電性材料を堆積することで、浮遊ゲート膜を形成する工程と、
前記浮遊ゲート膜上に、前記制御ゲート線が延びる所定方向に対して直交する方向に延びる溝を有するレジストを形成する工程と、
前記レジストを用い、前記浮遊ゲート膜を前記溝の下方領域かつ前記絶縁膜の上方にてエッチングによって分離し、前記島状半導体ごとに浮遊ゲートを形成する工程と、
隣接する前記島状半導体の２つの前記浮遊ゲートの上方に、前記島状半導体の外周を囲むように、前記島状半導体ごとに制御ゲートを形成する工程と、
隣接する前記島状半導体の前記制御ゲート同士を繋ぐ前記制御ゲート線を形成する工程と、を含む不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法に関する。
【背景技術】
【０００２】
制御ゲートと電荷蓄積層とを有し、ホットエレクトロンやFowler-Nordheim電流等を利用して電荷蓄積層への電荷の注入を行うフラッシュメモリが知られている。このメモリセルは、電荷蓄積層の電荷蓄積状態によってしきい値電圧が相違することを利用して、“１”または“０”の単位データを記録する。
【０００３】
電荷蓄積層への電子の注入と電荷蓄積層からの電子の放出、すなわち単位データの書き込みと消去を効率よく行うために、浮遊ゲートと制御ゲートとの間の容量結合の関係が重要である。浮遊ゲートと制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、これによって、書き込み、消去が容易になる。
【０００４】
浮遊ゲートと制御ゲート間の容量を大きくするために、図４６に示すTri-Control Gate Surrounding Gate Transistor (TCG-SGT) Flash Memory Cellが提案された（例えば、非特許文献１を参照）。このTCG-SGTフラッシュメモリセルの制御ゲートは、浮遊ゲートの側面に加えて、浮遊ゲートの上面、下面を覆う構造を持つため、浮遊ゲートと制御ゲート間の容量を大きくすることができ、書き込み、消去が容易になる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Takuya Ohba, Hiroki Nakamura, Hiroshi Sakuraba, Fujio Masuoka, “A novel tri-control gate surrounding gate transistor (TCG-SGT) nonvolatile memory cell for flash memory", Solid-State Electronics, Vol.50, No.6, pp.924-928, June 2006
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図４６に示されるTCG-SGTフラッシュメモリセルで浮遊ゲートと制御ゲート間の容量を大きくするためには、浮遊ゲートを厚くする必要がある。浮遊ゲート膜厚が薄くなると、浮遊ゲートと制御ゲート間の容量を大きくすることが難しくなる。
【０００７】
本発明は、上記の事情を鑑みてなされたものであり、浮遊ゲートと制御ゲート間の容量を大きくすることができる、島状半導体を用いた構造を持つ不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の観点の不揮発性半導体メモリトランジスタは、
基板側からソース領域、チャネル領域及びドレイン領域がこの順に形成された島状半導体と、
前記チャネル領域の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、
前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲートと、
前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備え、
前記浮遊ゲートと、前記制御ゲートの下面および内側面との間、および、前記浮遊ゲートと、前記制御ゲート線の下面との間には、それぞれ、インターポリ絶縁膜が介在配置されている、
ことを特徴とする。
【０００９】
前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル酸化膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第１の絶縁膜をさらに備えていることが好ましい。
【００１０】
また、上記目的を達成するために、本発明の第２の観点の不揮発性半導体メモリの製造方法は、
島状半導体の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲートと、前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備え、前記浮遊ゲートと、前記制御ゲートの下面および内側面との間、および、前記浮遊ゲートと、前記制御ゲート線の下面との間には、それぞれ、前記インターポリ絶縁膜が介在配置されている不揮発性半導体メモリの製造方法であって、
基板の所定位置に形成されたソース線上に複数の前記島状半導体を形成する工程と、
隣接する前記島状半導体の間と前記ソース線上とに、絶縁膜を形成する工程と、
前記絶縁膜上に導電性材料を堆積することで、浮遊ゲート膜を形成する工程と、
前記浮遊ゲート膜上に、前記制御ゲート線が延びる所定方向に対して直交する方向に延びる溝を有するレジストを形成する工程と、
前記レジストを用い、前記浮遊ゲート膜を前記溝の下方領域かつ前記絶縁膜の上方にてエッチングによって分離し、前記島状半導体ごとに浮遊ゲートを形成する工程と、
隣接する前記島状半導体の２つの前記浮遊ゲートの上方に、前記島状半導体の外周を囲むように、前記島状半導体ごとに制御ゲートを形成する工程と、
隣接する前記島状半導体の前記制御ゲート同士を繋ぐ前記制御ゲート線を形成する工程と、を含む、
ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、浮遊ゲートと制御ゲート間の容量を大きくすることができる、島状半導体を用いた構造を持つ不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る不揮発性半導体メモリトランジスタの要部を示す断面図である。
【図２】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図４】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図５】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図６】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図７】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図８】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図９】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１０】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１１】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１２】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１３】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１４】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１５】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１６】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１７】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１８】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図１９】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２０】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２１】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２２】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２３】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２４】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２５】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２６】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２７】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２８】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図２９】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３０】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３１】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３２】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３３】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３４】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３５】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３６】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３７】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３８】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図３９】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図４０】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図４１】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図４２】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図４３】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図４４】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図４５】（ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。
【図４６】従来例のＳＧＴフラッシュメモリの断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。
【００１４】
図１に、本発明の実施形態に係る不揮発性半導体メモリトランジスタの断面図を示す。
図１に示すように、この不揮発性半導体メモリトランジスタは、ソース領域３０３、チャネル領域３０４およびドレイン領域３０２が、基板側からこの順で形成されるとともに、円柱状の島状半導体３０１を構成している。さらに、不揮発性半導体メモリトランジスタは、チャネル領域３０４の外周を囲むように、トンネル絶縁膜３０５を間に介在させて配置された浮遊ゲート３０６と、浮遊ゲート３０６の外周を囲むように、インターポリ絶縁膜３０７を間に介在させて配置された制御ゲート３０８ａと、制御ゲート３０８ａに電気的に接続され、所定方向（図１の右方向）に延びる制御ゲート線３０８と、を備えている。
浮遊ゲート３０６と、制御ゲート３０８ａの下面および内側面との間、および、浮遊ゲート３０６と、制御ゲート線３０８の下面との間には、それぞれ、インターポリ絶縁膜３０７が介在配置されている。
【００１５】
図１に示すように、浮遊ゲート３０６は、制御ゲート３０８ａの下面と対向する第１浮遊ゲート部３０６ｂと、制御ゲート線３０８の下面と対向する第２浮遊ゲート部３０６ｃとを備えている。この第１浮遊ゲート部３０６ｂおよび第２浮遊ゲート部３０６ｃによって、浮遊ゲート３０６と制御ゲート３０８間の容量（静電容量）を大きくすることができる。
【００１６】
図２（ａ）、図２（ｂ）、図２（ｃ）に、それぞれ、本実施形態に係る不揮発性半導体メモリの平面図、図２（ａ）のＸ−Ｘ’断面図、図２（ａ）のＹ−Ｙ’断面図を示す。
【００１７】
図２（ａ）および図２（ｂ）に示すように、この不揮発性半導体メモリは、図１に示した構造を有する不揮発性半導体メモリトランジスタ２０１、２０２、２０３が複数個（同図では３個）、シリコン基板１０１上の行列方向における複数の行方向に、それぞれ、一直線状、且つ、略等角度間隔で整列配置されてなるものである。
【００１８】
図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリにおいて、シリコン基板１０１上の行列方向における列方向の１列目には、不揮発性半導体メモリトランジスタ２０１が配置されている。
【００１９】
図２（ａ）、図２（ｂ）、図２（ｃ）に示すように、この不揮発性半導体メモリトランジスタ２０１では、ソース領域１２１、チャネル領域１２４およびドレイン領域１５６が、シリコン基板１０１側からこの順で形成されるとともに、島状半導体１１３を構成している。
【００２０】
不揮発性半導体メモリトランジスタ２０１は、チャネル領域１２４の外周を囲むように、かつ、当該チャネル領域１２４との間にトンネル絶縁膜１３２を介在させて配置された浮遊ゲート１３９と、浮遊ゲート１３９の外周を囲むように、かつ、当該浮遊ゲート１３９との間にインターポリ絶縁膜１４２を介在させた状態で配置された制御ゲート１５３ａと、を備えている。そして、制御ゲート１５３ａには、不揮発性半導体メモリトランジスタ２０１、２０２の間にて所定方向（図２（ｂ）の左右方向）に延びる制御ゲート線１５３が電気的に接続されている（図２（ｂ）では、制御ゲート１５３ａと制御ゲート線１５３とを一体的に示す）。
【００２１】
図２（ｂ）に示すように、浮遊ゲート１３９は、制御ゲート１５３ａの下面と対向する部分（図１の第１浮遊ゲート部３０６ｂに相当）と、制御ゲート線１５３の下面と対向する部分（図１の第２浮遊ゲート部３０６ｃに相当）とを備えている。
【００２２】
不揮発性半導体メモリトランジスタ２０１において、浮遊ゲート１３９の下面には、トンネル酸化膜１３２およびインターポリ絶縁膜１４２の厚さより厚い酸化膜（第１の絶縁膜）１２８が配置されている。ここでは、酸化膜１２８の厚さは、トンネル酸化膜１３２およびインターポリ絶縁膜１４２のいずれの厚さより厚い。しかしこれに限られず、酸化膜１２８は、トンネル酸化膜１３２およびインターポリ絶縁膜１４２の少なくとも一方の厚さより厚くとも構わない。
【００２３】
図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリにおいて、シリコン基板１０１上の行列方向における列方向の２列目には、不揮発性半導体メモリトランジスタ２０２が配置されている。
【００２４】
図２（ａ）、図２（ｂ）、図２（ｃ）に示すように、この不揮発性半導体メモリトランジスタ２０２では、ソース領域１２２、チャネル領域１２５およびドレイン領域１５７が、シリコン基板１０１側からこの順で形成されるとともに、島状半導体１１４を構成している。
【００２５】
不揮発性半導体メモリトランジスタ２０２は、チャネル領域１２５の外周を囲むように、かつ、当該チャネル領域１２５との間にトンネル絶縁膜１３３を介在させて配置された浮遊ゲート１４０と、浮遊ゲート１４０の外周を囲むように、かつ、当該浮遊ゲート１４０との間にインターポリ絶縁膜１４２を介在させた状態で配置された制御ゲート１５３ｂと、を備えている。そして、制御ゲート１５３ａには、不揮発性半導体メモリトランジスタ２０２、２０３の間にて所定方向（図２（ｂ）の左右方向）に延びる制御ゲート線１５３が電気的に接続されている（図１では、制御ゲート１５３ｂと制御ゲート線１５３とを一体的に示す）。
【００２６】
図２（ｂ）に示すように、浮遊ゲート１４０は、制御ゲート１５３ｂの下面と対向する部分（図１の第１浮遊ゲート部３０６ｂに相当）と、制御ゲート線１５３の下面と対向する部分（図１の第２浮遊ゲート部３０６ｃに相当）とを備えている。
【００２７】
不揮発性半導体メモリトランジスタ２０２において、浮遊ゲート１４０の下面には、トンネル酸化膜１３３およびインターポリ絶縁膜１４２の厚さより厚い酸化膜（第１の絶縁膜）１２８が配置されている。ここでは、酸化膜１２８の厚さは、トンネル酸化膜１３３およびインターポリ絶縁膜１４２のいずれの厚さより厚い。しかしこれに限られず、酸化膜１２８は、トンネル酸化膜１３３およびインターポリ絶縁膜１４２の少なくとも一方の厚さより厚くとも構わない。
【００２８】
図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリにおいて、シリコン基板１０１上の行列方向における列方向の３列目には、不揮発性半導体メモリトランジスタ２０３が配置されている。
【００２９】
図２（ａ）、図２（ｂ）、図２（ｃ）に示すように、この不揮発性半導体メモリトランジスタ２０３では、ソース領域１２３、チャネル領域１２６およびドレイン領域１５８が、シリコン基板１０１側からこの順で形成されるとともに、島状半導体１１５を構成している。
【００３０】
不揮発性半導体メモリトランジスタ２０３は、チャネル領域１２６の外周を囲むように、かつ、当該チャネル領域１２６との間にトンネル絶縁膜１３４を介在させて配置された浮遊ゲート１４１と、浮遊ゲート１４１の外周を囲むように、かつ、当該浮遊ゲート１４１との間にインターポリ絶縁膜１４２を介在させた状態で配置された制御ゲート１５３ｃと、を備えている。そして、制御ゲート１５３ａには、所定方向（図２（ｂ）の左右方向）に延びる制御ゲート線１５３が電気的に接続されている（図１では、制御ゲート１５３ｃと制御ゲート線１５３とを一体的に示す）。
【００３１】
図２（ｂ）に示すように、浮遊ゲート１４１は、制御ゲート１５３ｃの下面と対向する部分（図１の第１浮遊ゲート部３０６ｂに相当）と、制御ゲート線１５３の下面と対向する部分（図１の第２浮遊ゲート部３０６ｃに相当）とを備えている。
【００３２】
不揮発性半導体メモリトランジスタ２０３において、浮遊ゲート１４１の下面には、トンネル酸化膜１３４およびインターポリ絶縁膜１４２の厚さより厚い酸化膜（第１の絶縁膜）１２８が配置されている。ここでは、酸化膜１２８の厚さは、トンネル酸化膜１３４およびインターポリ絶縁膜１４２のいずれの厚さより厚い。しかしこれに限られず、酸化膜１２８は、トンネル酸化膜１３４およびインターポリ絶縁膜１４２の少なくとも一方の厚さより厚くとも構わない。
【００３３】
図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリにおいて、不揮発性半導体メモリトランジスタ２０１、２０２、２０３のソース領域１２１、１２２、１２３は、それぞれ、不揮発性半導体メモリトランジスタ２０１、２０２、２０３の島状半導体１１３、１１４、１１５の下方部位に形成されるとともに、シリコン基板１０１上のソース線１２０に電気的に接続されている。また、不揮発性半導体メモリトランジスタ２０１、２０２、２０３のドレイン領域１５６、１５７、１５８は、コンタクト１７６、１７７、１７８を介して、ビット線１８３、１８４、１８５に接続されている。
【００３４】
図２（ａ）〜図２（ｃ）に示すにように、制御ゲート線１５３は、隣接する島状半導体１１３、１１４、１１５の制御ゲート１５３ａ、１５３ｂ、１５３ｃ同士を繋ぐように所定方向に延びている。
【００３５】
以下に、本発明の実施形態に係る不揮発性半導体メモリが備えるメモリセルアレイの構造を形成するための製造工程の一例を、図３〜図４５を参照して説明する。
【００３６】
図３（ａ）〜図３（ｃ）を参照して、シリコン基板１０１上に、酸化膜１０２を成膜する。その後、酸化膜１０２の上から窒化膜１０３を堆積する。
【００３７】
続いて、図４（ａ）〜図４（ｃ）を参照して、窒化膜１０３上の所定位置に、島状半導体１１３、１１４、１１５（図２（ａ）〜図２（ｃ）を参照）を形成するためのレジスト１０４、１０５、１０６を形成する。
【００３８】
続いて、図５（ａ）〜図５（ｃ）を参照して、反応性イオンエッチング（ＲＩＥ）により、レジスト１０４、１０５、１０６をマスクとして、窒化膜１０３、酸化膜１０２をエッチングする。これにより、シリコン基板１０１上に、窒化膜１０７および酸化膜１１０からなるハードマスク、窒化膜１０８および酸化膜１１１からなるハードマスク、窒化膜１０９および酸化膜１１２からなるハードマスク、をそれぞれ形成する。
【００３９】
続いて、図６（ａ）〜図６（ｃ）を参照して、さらに反応性イオンエッチングにより、レジスト１０４、１０５、１０６をマスクとして、シリコン基板１０１をエッチングし、島状半導体１１３、１１４、１１５を形成する。
【００４０】
続いて、図７（ａ）〜図７（ｃ）を参照して、レジスト１０４、１０５、１０６を剥離する。
【００４１】
続いて、図８（ａ）〜図８（ｃ）を参照して、島状半導体１１３、１１４、１１５の外周壁面および島状半導体１１３、１１４、１１５間の底面に、酸化膜１１６を堆積する。
【００４２】
続いて、図９（ａ）〜図９（ｃ）を参照して、酸化膜１１６をエッチングし、島状半導体１１３、１１４、１１５の外周壁面に、酸化膜サイドウォール１１７、１１８、１１９を形成する。
【００４３】
続いて、図１０（ａ）〜図１０（ｃ）を参照して、シリコン基板１０１にヒ素（矢印Ａｓ参照）を注入し、シリコン基板１０１表面に、ｎ型（第２導電型）半導体であるソース線１２０を形成するとともに、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の下方部位に、ソース線１２０といずれも電気的に接続されるように、ソース領域１２１、１２２、１２３を形成する。このとき、チャネル領域１２４、１２５、１２６が、それぞれ、ソース領域１２１、１２２、１２３と、窒化膜１０７および酸化膜１１０、窒化膜１０８および酸化膜１１１、窒化膜１０９および酸化膜１１２との間に形成される。
【００４４】
続いて、図１１（ａ）〜図１１（ｃ）を参照して、酸化膜サイドウォール１１７、１１８、１１９をエッチングにより除去する。
【００４５】
続いて、図１２（ａ）〜図１２（ｃ）を参照して、ソース線１２０上、および、窒化膜１０７、１０８、１０９上には厚さが厚くなるように、かつ、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の外周壁面には厚さが薄くなるように、酸化膜１２７を堆積する。
【００４６】
続いて、図１３（ａ）〜図１３（ｃ）を参照して、等方性エッチングにより、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の外周壁面に堆積した酸化膜１２７をエッチングする。これにより、島状半導体１１３、１１４、１１５の外周壁面の酸化膜１２７をエッチングにより除去した後も、隣接する島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の間とソース線１２０上に絶縁膜である酸化膜１２８が残存する。そして、窒化膜１０７、１０８、１０９上に、それぞれ、酸化膜１２９、１３０、１３１が円盤状に残存する。このように酸化膜１２７が酸化膜１２９、１３０、１３１として残存するのは、図１２（ａ）〜図１２（ｃ）を参照して、ソース線１２０上、および、窒化膜１０７、１０８、１０９上には厚さが厚くなるように酸化膜１２７を堆積するとともに、島状半導体１１３、１１４、１１５の外周壁面には厚さが薄くなるように酸化膜１２７を堆積するとともに、この酸化膜１２７をどの方向にも同じ速さでエッチングが進む等方性エッチングを用いたためである。そして、このソース線１２０上に残った酸化膜１２８は、得られる不揮発性半導体メモリトランジスタ２０１、２０２、２０３において、それぞれ、第１の絶縁膜１２８（図２（ｂ）〜図２（ｃ）参照）となり、浮遊ゲート１３９、１４０、１４１とソース線１２０との間の容量の低減に寄与するようになる。
【００４７】
続いて、図１４（ａ）〜図１４（ｃ）を参照して、ゲート酸化を行い、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の外周壁面に、トンネル絶縁膜１３２、１３３、１３４を形成する。
【００４８】
続いて、図１５（ａ）〜図１５（ｃ）を参照して、浮遊ゲートとなるポリシリコン１３５をポリシリコンなどの導電性材料を用いて堆積する。
【００４９】
続いて、図１６（ａ）〜図１６（ｃ）を参照して、互いに隣接する島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）をそれぞれ覆うように、レジスト１３６、１３７、１３８を形成する。レジスト１３６、１３７、１３８は、それぞれ、レジスト１３６、１３７、１３８の間に配置されるとともに、制御ゲート線１５３が延びる所定方向（図１６（ｂ）の左右方向）に対して直交する方向に延びる溝を備えている。制御ゲート線１５３は、隣接する島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の制御ゲート１５３ａ、１５３ｂ、１５３ｃ同士を繋ぐように所定方向に延びている（図２（ａ）〜図２（ｃ）を参照）。
【００５０】
続いて、図１７（ａ）〜図１７（ｃ）を参照して、レジスト１３６、１３７、１３８をマスクとして用い、ポリシリコン１３５をエッチングによって上記溝の下方領域であって酸化膜１２８上にて分離し、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）ごとに浮遊ゲート１３９、１４０、１４１を形成する。
【００５１】
続いて、図１８（ａ）〜図１８（ｃ）を参照して、レジスト１３６、１３７、１３８を剥離する。
【００５２】
続いて、図１９（ａ）〜図１９（ｃ）を参照して、ソース線１２０上の酸化膜１２８、浮遊ゲート１３９、１４０、１４１、および、酸化膜１２９、１３０、１３１上から、インターポリ絶縁膜１４２を形成する。その後、インターポリ絶縁膜１４２上にポリシリコン１４３を堆積し、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により平坦化を行い、酸化膜１２９、１３０、１３１の先端部を露出させる。ここで、インターポリ絶縁膜１４２は、酸化膜、酸化膜、窒化膜、酸化膜の積層構造、高誘電体膜のいずれから形成されていてもよい。
【００５３】
続いて、図２０（ａ）〜図２０（ｃ）を参照して、酸化膜１２９、１３０、１３１をエッチングにより除去する。
【００５４】
続いて、図２１（ａ）〜図２１（ｃ）を参照して、ポリシリコン１４３をエッチングして所定深さまでエッチバックする。
【００５５】
続いて、図２２（ａ）〜図２２（ｃ）を参照して、インターポリ絶縁膜１４２の露出している部分をエッチングにより除去する。
【００５６】
続いて、図２３（ａ）〜図２３（ｃ）を参照して、浮遊ゲート１３９、１４０、１４１の露出している部分と、ポリシリコン１４３の一部をエッチングにより除去する。このエッチングにより、得られる不揮発性半導体メモリトランジスタ２０１、２０２、２０３のゲート長が決定される。
【００５７】
続いて、図２４（ａ）〜図２４（ｃ）を参照して、酸化膜１４４を堆積する。その後、酸化膜１４４上から窒化膜１４５を堆積する。
【００５８】
続いて、図２５（ａ）〜図２５（ｃ）を参照して、異方性エッチングにより、窒化膜１４５、酸化膜１４４をエッチングする。そして、窒化膜１４５および酸化膜１４４（図２４（ａ）〜図２４（ｃ）を参照）を、島状半導体１１３、１１４、１１５、トンネル絶縁膜１３２、１３３、１３４、並びに、窒化膜１０７および酸化膜１１０、窒化膜１０８および酸化膜１１１、窒化膜１０９および酸化膜１１２の外周壁面に、サイドウォール状に残存させる。これにより、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）ごとに、それぞれ、窒化膜１４６および酸化膜１４９からなる絶縁膜サイドウォール５０１、窒化膜１４７および酸化膜１５０からなる絶縁膜サイドウォール５０２、窒化膜１４８および酸化膜１５１からなる絶縁膜サイドウォール５０３が形成される。
【００５９】
続いて、図２６（ａ）〜図２６（ｃ）を参照して、絶縁膜サイドウォール５０１、５０２、５０３、および、窒化膜１０７、１０８、１０９を覆うように、図２６（ａ）、図２６（ｂ）の左右方向に延びるように、制御ゲート線１５３を形成するためのレジスト１５２を形成する。
【００６０】
続いて、図２７（ａ）〜図２７（ｃ）を参照して、絶縁膜サイドウォール５０１、５０２、５０３、レジスト１５２をマスクとして用い、ポリシリコン１４３、インターポリ絶縁膜１４２、浮遊ゲート１３９、１４０、１４１をエッチングすることで、制御ゲート１５３ａ、１５３ｂ、１５３ｃ及び制御ゲート線１５３を形成する。すると、得られる不揮発性半導体メモリトランジスタ２０１、２０２、２０３において、浮遊ゲート１３９、１４０、１４１が、制御ゲート１５３ａ、１５３ｂ、１５３ｃの下面と対向する部分と、制御ゲート線１５３の下面と対向する部分とを備える構造が形成される。
【００６１】
続いて、図２８（ａ）〜図２８（ｃ）を参照して、酸化膜１２８の露出部分をエッチングし、第１の絶縁膜１２８を形成する。
【００６２】
続いて、図２９（ａ）〜図２９（ｃ）を参照して、レジスト１５２を剥離し、制御ゲート線１５３、浮遊ゲート１３９、１４０、１４１、ソース線１２０の各表層部の酸化を行い、制御ゲート１５３、浮遊ゲート１３９、１４０、１４１上に酸化膜１５４を、ソース線１２０上に酸化膜１５５を形成する。
【００６３】
続いて、図３０（ａ）〜図３０（ｃ）を参照して、窒化膜１０７、１０８、１０９、窒化膜１４６、１４７、１４８を剥離する。
【００６４】
続いて、図３１（ａ）〜図３２（ｃ）を参照して、酸化膜１１０、１１１、１１２、酸化膜１４９、１５０、１５１、酸化膜１５４、１５５、トンネル絶縁膜１３２、１３３、１３４を剥離し、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）のチャネル領域１２４、１２５、１２６を露出させる。
【００６５】
続いて、図３２（ａ）〜図３２（ｃ）を参照して、島状半導体１１３、１１４、１１５のチャネル領域１２４、１２５、１２６の上層部にヒ素（矢印Ａｓ参照）を注入し、ｎ型半導体であるドレイン領域１５６、１５７、１５８を形成する。
【００６６】
続いて、図３３（ａ）〜図３３（ｃ）を参照して、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）、および、ソース線１２０を覆うように、窒化膜１５９を堆積する。
【００６７】
続いて、図３４（ａ）〜図３４（ｃ）を参照して、窒化膜１５９をエッチングし、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の側壁と制御ゲート線１５３の側壁にサイドウォール状に残存させ、窒化膜サイドウォール１６０、１６１、１６２、１６３を形成する。
【００６８】
続いて、図３５（ａ）〜図３５（ｃ）を参照して、低抵抗化のため、金属材料を用いて島状半導体１１３、１１４、１１５、制御ゲート線１５３、ソース線１２０にシリサイド工程を施し、金属半導体化合物１６４、１６５、１６６、１６７、１６８、１６９を形成する。
【００６９】
続いて、図３６（ａ）〜図３６（ｃ）を参照して、島状半導体１１３、１１４、１１５及び窒化膜サイドウォール１６０、１６１、１６２、１６３を覆うように、絶縁性材料を用いてコンタクトストッパ１７０を堆積するとともに、さらにその上層に層間膜１７１を堆積した後、ＣＭＰにより平坦化する。
【００７０】
続いて、図３７（ａ）〜図３７（ｃ）を参照して、層間膜１７１上の所定位置に、コンタクト孔１７３、１７４、１７５（図３８（ａ）〜図３８（ｃ）参照）の形成のためのレジスト１７２を形成する。
【００７１】
続いて、図３８（ａ）〜図３８（ｃ）を参照して、レジスト１７２をマスクとして、層間膜１７１をエッチングし、コンタクト孔１７３、１７４、１７５を形成し、コンタクトストッパ１７０の表面を露出させる。
【００７２】
続いて、図３９（ａ）〜図３９（ｃ）を参照して、レジスト１７２を剥離する。
【００７３】
続いて、図４０（ａ）〜図４０（ｃ）を参照して、コンタクト孔１７３、１７４、１７５の底部に位置するコンタクトストッパ１７０をエッチングにより除去する。
【００７４】
続いて、図４１（ａ）〜図４１（ｃ）を参照して、コンタクト孔１７３、１７４、１７５内に、導電性物質を用いてコンタクト１７６、１７７、１７８を形成し、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）のドレイン領域１５６、１５７、１５８と電気的に接続する。
【００７５】
続いて、図４２（ａ）〜図４２（ｃ）を参照して、金属材料を用い、層間膜１７１、および、コンタクト１７６、１７７、１７８上にメタル１７９を堆積する。
【００７６】
続いて、図４３（ａ）〜図４３（ｃ）を参照して、メタル１７９上に、得られる不揮発性半導体メモリトランジスタ２０１、２０２、２０３のビット線１８３、１８４、１８５の形成のためのレジスト１８０、１８１、１８２を形成する。
【００７７】
続いて、図４４（ａ）〜図４４（ｃ）を参照して、レジスト１８０、１８２、１８３をマスクとして用い、メタル１７９をエッチングし、ビット線１８３、１８４、１８５を形成する。
【００７８】
続いて、図４５（ａ）〜図４５（ｃ）を参照して、レジスト１８０、１８１、１８２を剥離する。これにより、図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリが完成する。
【００７９】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【符号の説明】
【００８０】
１０１．シリコン基板
１０２．酸化膜
１０３．窒化膜
１０４．レジスト
１０５．レジスト
１０６．レジスト
１０７．窒化膜
１０８．窒化膜
１０９．窒化膜
１１０．酸化膜
１１１．酸化膜
１１２．酸化膜
１１３．島状半導体
１１４．島状半導体
１１５．島状半導体
１１６．酸化膜
１１７．酸化膜サイドウォール
１１８．酸化膜サイドウォール
１１９．酸化膜サイドウォール
１２０．ソース線
１２１．ソース領域
１２２．ソース領域
１２３．ソース領域
１２４．チャネル領域
１２５．チャネル領域
１２６．チャネル領域
１２７．酸化膜
１２８．第１の絶縁膜、酸化膜
１２９．酸化膜
１３０．酸化膜
１３１．酸化膜
１３２．トンネル絶縁膜
１３３．トンネル絶縁膜
１３４．トンネル絶縁膜
１３５．ポリシリコン
１３６．レジスト
１３７．レジスト
１３８．レジスト
１３９．浮遊ゲート
１４０．浮遊ゲート
１４１．浮遊ゲート
１４２．インターポリ絶縁膜
１４３．ポリシリコン
１４４．酸化膜
１４５．窒化膜
１４６．窒化膜
１４７．窒化膜
１４８．窒化膜
１４９．酸化膜
１５０．酸化膜
１５１．酸化膜
１５２．レジスト
１５３．制御ゲート線
１５３ａ．制御ゲート
１５３ｂ．制御ゲート
１５３ｃ．制御ゲート
１５４．酸化膜
１５５．酸化膜
１５６．ドレイン領域
１５７．ドレイン領域
１５８．ドレイン領域
１５９．窒化膜
１６０．窒化膜サイドウォール
１６１．窒化膜サイドウォール
１６２．窒化膜サイドウォール
１６３．窒化膜サイドウォール
１６４．金属半導体化合物
１６５．金属半導体化合物
１６６．金属半導体化合物
１６７．金属半導体化合物
１６８．金属半導体化合物
１６９．金属半導体化合物
１７０．コンタクトストッパ
１７１．層間膜
１７２．レジスト
１７３．コンタクト孔
１７４．コンタクト孔
１７５．コンタクト孔
１７６．コンタクト
１７７．コンタクト
１７８．コンタクト
１７９．メタル
１８０．レジスト
１８１．レジスト
１８２．レジスト
１８３．ビット線
１８４．ビット線
１８５．ビット線
２０１．不揮発性半導体メモリトランジスタ
２０２．不揮発性半導体メモリトランジスタ
２０３．不揮発性半導体メモリトランジスタ
３０１．島状半導体
３０２．ドレイン領域
３０３．ソース領域
３０４．チャネル領域
３０５．トンネル絶縁膜
３０６．浮遊ゲート
３０６ｂ．第１浮遊ゲート部
３０６ｃ．第２浮遊ゲート部
３０７．インターポリ絶縁膜
３０８．制御ゲート線
３０８ａ．制御ゲート
５０１．絶縁膜サイドウォール
５０２．絶縁膜サイドウォール
５０３．絶縁膜サイドウォール
【図１】
0005209674.tif 000002
【図２】
0005209674.tif 000003
【図３】
0005209674.tif 000004
【図４】
0005209674.tif 000005
【図５】
0005209674.tif 000006
【図６】
0005209674.tif 000007
【図７】
0005209674.tif 000008
【図８】
0005209674.tif 000009
【図９】
0005209674.tif 000010
【図１０】
0005209674.tif 000011
【図１１】
0005209674.tif 000012
【図１２】
0005209674.tif 000013
【図１３】
0005209674.tif 000014
【図１４】
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【図１５】
0005209674.tif 000016
【図１６】
0005209674.tif 000017
【図１７】
0005209674.tif 000018
【図１８】
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【図１９】
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【図２０】
0005209674.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0005209674.tif 000029
【図２９】
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【図３０】
0005209674.tif 000031
【図３１】
0005209674.tif 000032
【図３２】
0005209674.tif 000033
【図３３】
0005209674.tif 000034
【図３４】
0005209674.tif 000035
【図３５】
0005209674.tif 000036
【図３６】
0005209674.tif 000037
【図３７】
0005209674.tif 000038
【図３８】
0005209674.tif 000039
【図３９】
0005209674.tif 000040
【図４０】
0005209674.tif 000041
【図４１】
0005209674.tif 000042
【図４２】
0005209674.tif 000043
【図４３】
0005209674.tif 000044
【図４４】
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【図４５】
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【図４６】
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