(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタを備えた半導体装置に対し、前記強誘電体キャパシタの印加電圧と分極量との関係を示すヒステリシスループから得られる第１の特性値を第１の温度で取得する工程と、
第２の特性値を前記第１の温度とは異なる第２の温度で取得する工程と、
前記第１の温度及び前記第２の温度のうちの低い温度で前記ヒステリシスループの対称性指数を取得する工程と、
前記第１の特性値と前記第２の特性値との相違を数値化したものを前記対称性指数に基づいて補正し、予め定められているしきい値と比較することにより、前記半導体装置の合否判定を行う工程と、
を有することを特徴とする半導体装置の検査方法。
【請求項２】
前記第１及び第２の特性値は、残留分極量であることを特徴とする請求項１に記載の半導体装置の検査方法。
【請求項３】
前記第１及び第２の特性値は、残留分極量と飽和分極量との差であることを特徴とする請求項１に記載の半導体装置の検査方法。
【請求項４】
前記第１及び第２の特性値は、前記ヒステリシスループの対称性を反映する値であることを特徴とする請求項１に記載の半導体装置の検査方法。
【請求項５】
強誘電体キャパシタを備えた半導体装置に対し、前記強誘電体キャパシタの印加電圧と分極量との関係を示すヒステリシスループから得られる特性値を、前記印加電圧における最大の電圧値が第１の電圧になるような条件で取得する工程と、
前記特性値を、前記印加電圧における最大の電圧値が前記第１の電圧とは異なる第２の電圧になるような条件で取得する工程と、
前記第１の電圧で取得された特性値と前記第２の電圧で取得された特性値との相違に基づいて、前記半導体装置の合否判定を行う工程と、
を有し、
前記第１の電圧及び前記第２の電圧が前記強誘電体キャパシタの分極量を飽和させる電圧より低いことを特徴とする半導体装置の検査方法。
【請求項６】
前記特性値は、残留分極量であることを特徴とする請求項５に記載の半導体装置の検査方法。
【請求項７】
前記合否判定を行う工程は、前記相違を数値化したものを予め定められているしきい値と比較する工程を有することを特徴とする請求項５又は６に記載の半導体装置の検査方法。
【請求項８】
前記第１の電圧及び前記第２の電圧のうち低い電圧で前記特性値を取得する工程における第１の温度を、他方の電圧で前記特性値を取得する工程における第２の温度よりも高くし、前記合否判定を行う工程の前に、前記第１の温度及び前記第２の温度のうちの低い温度で前記ヒステリシスループの対称性指数を取得する工程を有し、
前記合否判定を行う工程は、前記相違を数値化したものを前記対称性指数に基づいて補正する工程を有することを特徴とする請求項７に記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置の検査方法に関する。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できる。強誘電体キャパシタを構成する強誘電体膜の材料としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。ＰＺＴの残留分極量は、１０〜３０μＣ／ｃｍ2程度である。
【０００３】
また、他の半導体装置と同様に、強誘電体メモリの製造後には、その検査が行われている。ここで、この検査の内容について説明する。図１５は、従来の検査の内容を示すフローチャートである。
【０００４】
従来の検査では、先ず、ウェハのダイシングの前に、９０℃程度で動作チェックを行う（ステップＳ１０１）。この動作チェックでは、電源電圧の変動及び動作タイミングの変動に対する動作確認等を行う。
【０００５】
次いで、チップ毎に全てのメモリセルに所定のデータを書き込む（ステップＳ１０２）。
【０００６】
その後、各チップに熱負荷をかける（ステップＳ１０３）。例えば、２００℃〜２５０℃で４時間の加熱を行う。
【０００７】
続いて、ステップＳ１０２において書き込んだデータの読み出しを９０℃程度で行う（ステップＳ１０４）。
【０００８】
次いで、ステップＳ１０２においてデータを書き込んだメモリセルに、所定のデータを９０℃程度で書き込む（ステップＳ１０５）。この所定のデータとしては、ステップＳ１０２において書き込んだデータを反転させたものを用いる。
【０００９】
その後、各チップに熱負荷をかける（ステップＳ１０６）。例えば、２００℃〜２５０℃で４時間の加熱を行う。
【００１０】
続いて、ステップＳ１０５において書き込んだデータの読み出しを９０℃程度で行う（ステップＳ１０７）。
【００１１】
次いで、反転データを９０℃程度で書き込み（ステップＳ１０８）、このデータが読み出すことにより、正確に書き込まれたか否かを検証する（ステップＳ１０９）。
【００１２】
そして、動作チェック（ステップＳ１０１）で動作不良が検出されたチップ、及びステップＳ１０４又はＳ１０７において正常な読み出しができなかったチップが不良チップであると判断される。なお、ステップＳ１０３及びＳ１０６において熱負荷をかけているのは、通常の動作温度において短時間で故障する可能性があるチップを検出するためである。つまり、従来の検査では加速試験が行われている。
【００１３】
このような検査によれば、製造後に正常な動作が行われないチップだけでなく、その後に短時間で正常な動作が行われないチップを排除することができる。
【００１４】
しかしながら、上述の検査のために正常な強誘電体キャパシタにダメージが生じて、その寿命が短くなっていることが判明した。また、強誘電体膜への印加電圧と分極量との関係をグラフ化すると、対称性の高いヒステリシスループが得られるが、上述の検査が行われると、ヒステリシスループが遷移して対称性が損なわれることがあることも判明した。このような現象はインプリントとよばれることがある。なお、ヒステリシスループが１度でも遷移してしまうと、元の位置に戻らない。
【００１５】
【特許文献１】特開２００２−２５２９５号公報
【特許文献２】特開平１１−１０２６００号公報
【特許文献３】特開２００６−１３９８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、強誘電体キャパシタの特性への影響を抑制することができる半導体装置の検査方法を提供することにある。
【課題を解決するための手段】
【００１７】
上述のようなダメージの原因として、熱減極が考えられる。熱減極とは、強誘電体が分極している状態で加熱されると、残留分極量が減少する現象である。ここで、熱減極について説明する。図１６は、強誘電体膜への印加電圧と分極量との関係を示すグラフである。
【００１８】
正常な強誘電体膜では、図１６に示すようなヒステリシスループが得られる。このような強誘電体膜に分極量が飽和する程度の電圧を印加すると、その後に印加電圧を０Ｖとしても、強誘電体膜は分極したままである（図１７のＡ）。従来の検査のステップＳ１０３及びＳ１０６では、このような状態で熱負荷がかけられている。そして、このような状態で熱負荷がかけられると、残留分極量が低下してしまう。例えば９０℃の加熱が行われると、分極量がＡからＢに低下し、２００℃の加熱が行われると、分極量がＡからＣに低下する。つまり、熱負荷が大きい程、残留分極量が大きく低下してしまう。
【００１９】
その後に強誘電体膜の分極の状態からデータを読み出すためには、強誘電体膜に所定の電圧を印加するため、その後に印加電圧を０Ｖとすると、図１８に示すように、残留分極量はＣからＤまで回復する。しかしながら、初期値（Ａ）まで回復させることはできない。これは、残留分極量がＡからＢまで低下した場合も同様である。このようにして残留分極量が低下してしまうのである。
【００２０】
また、上述のヒステリスループの遷移及び対称性の低下も熱負荷の影響であると考えられる。
【００２１】
従って、熱負荷はできるだけかけないことが好ましいと考えられる。しかし、本願発明者が従来の検査に変更を加えて熱負荷の温度を１５０℃としたところ、十分な検査を行うことができなかった。また、熱負荷の時間を１時間として場合にも、十分な検査を行うことができなかった。即ち、いずれの場合にも、使用開始から短時間で動作不良を起こすチップを、それまでの検査と同程度に検出することができなかった。
【００２２】
本願発明者は、更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００２３】
本発明に係る第１の半導体装置の検査方法では、強誘電体キャパシタを備えた半導体装置に対し、前記強誘電体キャパシタの印加電圧と分極量との関係を示すヒステリシスループから得られる第１の特性値を第１の温度で取得し、その後、第２の特性値を前記第１の温度とは異なる第２の温度で取得する。そして、前記第１の温度及び前記第２の温度のうちの低い温度で前記ヒステリシスループの対称性指数を取得し、前記第１の特性値と前記第２の特性値との相違を数値化したものを前記対称性指数に基づいて補正し、予め定められているしきい値と比較することにより、前記半導体装置の合否判定を行う。
【００２４】
本発明に係る第２の半導体装置の検査方法では、強誘電体キャパシタを備えた半導体装置に対し、前記強誘電体キャパシタの印加電圧と分極量との関係を示すヒステリシスループから得られる特性値を、前記印加電圧における最大の電圧値が第１の電圧になるような条件で取得し、その後、前記特性値を、前記印加電圧における最大の電圧値が前記第１の電圧とは異なる第２の電圧になるような条件で取得する。そして、前記第１の電圧で取得された特性値と前記第２の電圧で取得された特性値との相違に基づいて、前記半導体装置の合否判定を行う。前記第１の電圧及び前記第２の電圧が前記強誘電体キャパシタの分極量を飽和させる電圧より低い。
【発明の効果】
【００２５】
本発明によれば、強誘電体キャパシタに分極を生じさせた状態での熱負荷を行わずとも、信頼性の高い結果が得られる。従って、強誘電体キャパシタの特性への影響を抑制しながら、高精度の検査を行うことができる。
【発明を実施するための最良の形態】
【００２６】
（強誘電体メモリの製造方法）
先ず、強誘電体メモリの製造方法について説明する。ここでは、強誘電体メモリセル部、論理回路部、周辺回路部及びパッド部を備えた強誘電体メモリの製造方法について説明するが、以下の説明では、主に強誘電体メモリセル部について説明する。図１Ａ乃至図１Ｍは、強誘電体メモリの製造方法を工程順に示す断面図である。
【００２７】
先ず、図１Ａに示すように、シリコン等からなる半導体基板１０１の表面に素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２は、例えばＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法により形成する。次に、素子分離絶縁膜１０２により画定された素子領域の表面にＰ型不純物（例えば、Ｂ（ホウ素））のイオン注入を行うことにより、Ｐウェル１０３を形成する。次いで、Ｐウェル１０３上にゲート絶縁膜１０４及びゲート電極１０５を形成する。その後、Ｐウェル１０３の表面にＮ型不純物（例えば、Ｐ（リン））のイオン注入を行うことにより、浅い不純物拡散層１０６を形成する。続いて、ゲート電極１０５の側方にサイドウォール絶縁膜１０７を形成する。次に、Ｐウェル１０３の表面にＮ型不純物（例えば、Ａｓ（砒素））のイオン注入を行うことにより、深い不純物拡散層１０８を形成する。このようにして、トランジスタＴｒを形成する。トランジスタＴｒのチャネル長は特に限定されないが、例えば３６０μｍである。また、ゲート絶縁膜４は、例えば厚さが６ｎｍ〜７ｎｍのシリコン酸化膜であり、ゲート電極５は、例えば、厚さが５０ｎｍ程度のアモルファスシリコン層及びその上に形成された厚さが１５０ｎｍ程度のタングステンシリサイド層から構成される。なお、１個のトランジスタＴｒには、２個の不純物拡散層１０８が含まれているが、そのうちの一方は、他のトランジスタＴｒと共有されている。共有されている不純物拡散層１０８がドレインを構成し、共有されていない不純物拡散層１０８がソースを構成する。
【００２８】
次に、図１Ｂに示すように、トランジスタＴｒを覆うシリコン酸窒化膜１１１をプラズマＣＶＤ法等により形成し、その上に、ＴＥＯＳ（tetraethylorthosilicate）を用いたプラズマＣＶＤ法等によりＮＳＧ（non-doped silicate glass）膜１１２を形成する。シリコン酸窒化膜１１１の厚さは２００ｎｍ程度とし、ＮＳＧ膜１１２の厚さは６００ｎｍ程度とする。次いで、ＮＳＧ膜１１２の表面を２００ｎｍ程度研磨することにより、平坦化する。
【００２９】
その後、図１Ｃに示すように、ＮＳＧ膜１１２上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のＮＳＧ膜１１６を形成し、その脱水処理を行う。脱水処理では、例えば、半導体基板１０１の温度を６５０℃とし、処理時間を３０分間とし、窒素ガスの供給量を２ｌ（リットル）／分とする。次に、ＮＳＧ膜１１６上にＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜１１７を形成し、熱処理を行う。熱処理では、例えば、半導体基板１０１の温度を６５０℃とし、処理時間を６０秒間とし、酸素ガスの供給量を２ｌ（リットル）／分としたＲＴＡを行う。
【００３０】
次いで、図１Ｄに示すように、アルミニウム酸化膜１１７上にＰＶＤ法等により白金膜１１８、ＰＺＴ膜１１９及びイリジウム酸化膜１２０を順次形成する。例えば、白金膜１１８の厚さは１５５ｎｍとし、ＰＺＴ膜１１９の厚さは１５０ｎｍ〜２００ｎｍ程度とし、イリジウム酸化膜１２０の厚さは２５０ｎｍとする。但し、ＰＺＴ膜１１９の形成とイリジウム酸化膜１２０の形成との間に熱処理を行う。この熱処理では、半導体基板１０１の温度を５６３℃とし、処理時間を９０秒間とし、酸素ガスの供給量を０．０５５ｌ（リットル）／分とし、アルゴンガスの供給量を１．９５ｌ（リットル）／分としたＲＴＡを行う。また、イリジウム酸化膜１２０は２層構造とし、下側の層（厚さ：５０ｎｍ）を形成した後にも熱処理を行う。この熱処理では、半導体基板１０１の温度を７０８℃とし、処理時間を２０秒間とし、酸素ガスの供給量を０．０２ｌ（リットル）／分とし、アルゴンガスの供給量を２．００ｌ（リットル）／分としたＲＴＡを行う。
【００３１】
その後、図１Ｅに示すように、イリジウム酸化膜１２０をパターニングし、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１０１の温度を６５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。続いて、ＰＺＴ膜１１９をパターニングし、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１０１の温度を３５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。次に、全面に、ＰＶＤ法等により、厚さが５０ｎｍ程度のアルミニウム酸化膜１２１を形成し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１０１の温度を５５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。
【００３２】
次いで、図１Ｆに示すように、アルミニウム酸化膜１２１及び白金膜１１８をパターニングする。このようにして、強誘電体キャパシタＣを形成する。その後、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１０１の温度を６５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。また、全面に、ＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜１２２を形成し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１０１の温度を５５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。続いて、アルミニウム酸化膜１２２上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１５００ｎｍ程度のＮＳＧ膜１２３を形成し、その表面を平坦化する。
【００３３】
次に、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２３の表面を窒化する。このプラズマアニールでは、例えば、ＣＶＤ装置等を用いて、半導体基板１０１の温度を３５０℃とし、処理時間を２分間とし、Ｎ2Ｏプラズマを発生させる。次いで、図１Ｇに示すように、ＮＧＳ膜１２３上に、所定の位置に開口部を有するレジストパターン１９１を形成する。そして、レジストパターン１９１をマスクとしてＮＳＧ膜１２３等のエッチングを行うことにより、ソースまで達するコンタクトホール１１３ｓ及びドレインまで達するコンタクトホール１１３ｄを形成する。
【００３４】
続いて、図１Ｈに示すように、レジストパターン１９１を除去する。次に、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜１２３が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトホール１１３ｓ内にコンタクトプラグ１１４ｓが形成され、コンタクトホール１１３ｄ内にコンタクトプラグ１１３ｄが形成される。次いで、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２３の表面を窒化する。このプラズマアニールでは、例えば、ＣＶＤ装置等を用いて、半導体基板１０１の温度を３５０℃とし、処理時間を２分間とし、Ｎ2Ｏプラズマを発生させる。その後、プラズマＣＶＤ法等により、厚さが１００ｎｍ程度のシリコン酸窒化膜１１５を形成する。なお、シリコン酸窒化膜１１５の厚さは、５０ｎｍ〜２００ｎｍ程度であることが好ましい。シリコン酸窒化膜１５が厚すぎると、その後の加工が困難になる場合があり、薄すぎると、水分の透過を妨げるという効果が不足する場合がある。シリコン酸窒化膜１１５の代わりに、窒素を含有する他の膜を形成してもよい。
【００３５】
次いで、図１Ｉに示すように、シリコン酸窒化膜１１５上に、所定の位置に開口部を有するレジストパターン１９２を形成する。そして、レジストパターン１９２をマスクとしてＮＳＧ膜１１５等のエッチングを行うことにより、上部電極（イリジウム酸化膜１２０）まで達するコンタクトホール１２７ｔ及び下部電極（白金膜１１８）まで達するコンタクトホール１２７ｂを形成する。
【００３６】
その後、図１Ｊに示すように、レジストパターン１９２を除去し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１０１の温度を５００℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。
【００３７】
続いて、図１Ｋに示すように、エッチバックにより、シリコン酸窒化膜１１５を除去する。
【００３８】
次いで、図１Ｌに示すように、コンタクトプラグ１１４ｓ、コンタクトプラグ１１４ｄ、上部電極（イリジウム酸化膜１２０）並びに下部電極（白金膜１１８）に接する配線１３０を形成する。配線１３０の形成に当たっては、先ず、ＰＶＤ法等により、厚さが１５０ｎｍ程度のチタン窒化膜、厚さが５５０ｎｍ程度のＡｌＣｕ合金膜、厚さが５ｎｍ程度のチタン膜、及び厚さが１５０ｎｍ程度のチタン窒化膜を順次形成する。次に、これらの膜のパターニングを行う。その後、縦型炉を用い、半導体基板１０１の温度を３５０℃とし、処理時間を３０分間とし、窒素ガスの供給量を２０ｌ（リットル）／分とした熱処理を行う。次いで、全面に、ＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜１３１を形成する。
【００３９】
その後、図１Ｍに示すように、上層配線等を形成する。図１Ａ〜図１Ｌでは図示を省略しているが、強誘電体メモリセル部１８１だけでなく、論理回路部１８２、周辺回路部１８３及びパッド部１８４においても、トランジスタ及び配線等の形成を行っている。
【００４０】
（強誘電体キャパシタの特性）
次に、強誘電体キャパシタの特性について説明する。先ず、印加電圧と分極量との関係を示すヒステリシスループから得られる種々の値の定義について説明する。「（正の電圧を印加した場合の飽和分極量）−（負の残留分極量）」から求められる値をＰと定義する。「（正の電圧を印加した場合の飽和分極量）−（正の残留分極量）」から求められる値をＵと定義する。「（正の残留分極量）−（負の電圧を印加した場合の飽和分極量）」から求められる値をＤと定義する。「（負の残留分極量）−（負の電圧を印加した場合の飽和分極量）」から求められる値をＮと定義する。なお、ここでいう電圧は「（下部電極の電位）−（上部電極の電位）」から求められる電圧である。これらをまとめると、図２のようになる。
【００４１】
本願発明者は、従来の検査によって正常と判断される強誘電体キャパシタの特性と不良と判断される強誘電体キャパシタの特性とを比較したところ、種々の相違があることを見出した。
【００４２】
第一に、９０℃の熱負荷であっても、正常と判断される強誘電体キャパシタの残留分極量の低下量（減極量）ΔＱaは、不良と判断される強誘電体キャパシタの減極量ΔＱbよりも小さいという傾向がある。図３Ａは、正常と判断される強誘電体キャパシタの残留分極量の低下を示すグラフであり、図３Ｂは、不良と判断される強誘電体キャパシタの残留分極量の低下を示すグラフである。図３Ａ及び図３Ｂ中の実線は室温で測定されたヒステリシスループであり、破線は９０℃で測定されたヒステリシスループである。図３Ａ及び図３Ｂに示すように、減極量は、不良と判断される強誘電体キャパシタにおいて大きくなっている。従って、減極量の熱負荷前の残留分極量に対する割合（減極率）に対し、正常と不良とを区別するしきい値を設定しておけば、これと比較することにより、強誘電体キャパシタを劣化させる熱負荷をかけずに検査を行うことができるといえる。
【００４３】
第二に、９０℃の熱負荷であっても、正常と判断される強誘電体キャパシタの値Ｐの変化量ΔＰ0（図４Ａ中では「Ｐ0a−Ｐ1a」）は、不良と判断される強誘電体キャパシタの値Ｐの変化量ΔＰ1（図４Ｂ中では「Ｐ1a−Ｐ1b」）よりも小さいという傾向がある。図４Ａは、正常と判断される強誘電体キャパシタの値Ｐの変化を示すグラフであり、図４Ｂは、不良と判断される強誘電体キャパシタの値Ｐの変化を示すグラフである。図４Ａ及び図４Ｂに示すように、値Ｐの変化量は、不良と判断される強誘電体キャパシタにおいて大きくなっている。従って、値Ｐの変化量の熱負荷前の値Ｐに対する割合（変化率）に対し、正常と不良とを区別するしきい値を設定しておけば、これと比較することにより、強誘電体キャパシタを劣化させる熱負荷をかけずに検査を行うことができるといえる。この傾向は、値Ｕ、Ｄ及びＮについても同様である。従って、値Ｐの代わりにこれらの値を用いても、十分な検査を行うことができるといえる。
【００４４】
第三に、９０℃の熱負荷であっても、正常と判断される強誘電体キャパシタのヒステリシスループの遷移量ΔＨaは、不良と判断される強誘電体キャパシタのヒステリシスループの遷移量ΔＨbよりも小さいという傾向がある。図５Ａは、正常と判断される強誘電体キャパシタのヒステリシスループの遷移を示すグラフであり、図５Ｂは、不良と判断される強誘電体キャパシタのヒステリシスループの遷移を示すグラフである。図５Ａ及び図５Ｂに示すように、ヒステリシスループの遷移量は、不良と判断される強誘電体キャパシタにおいて大きくなっている。従って、ヒステリシスループの遷移量を規格化した値に対し、正常と不良とを区別するしきい値を設定しておけば、これと比較することにより、強誘電体キャパシタを劣化させる熱負荷をかけずに検査を行うことができるといえる。
【００４５】
第四に、室温であっても、所定の動作電圧よりも低い電圧を印加した場合の残留分極量Ｑｘに関し、正常と判断される強誘電体キャパシタの所定の動作電圧を印加した場合の残留分極量と残留分極量Ｑｘとの差ΔＱL0が、不良と判断される強誘電体キャパシタにおける差ΔＱL1よりも小さいという傾向がある。図６Ａは、正常と判断される強誘電体キャパシタにおける残留分極量の差を示すグラフであり、図６Ｂは、不良と判断される強誘電体キャパシタの残留分極量の差を示すグラフである。図６Ａ及び図６Ｂ中の実線は５Ｖの電圧が印加された場合のヒステリシスループであり、破線は３．３Ｖの電圧が印加された場合のヒステリシスループである。図６Ａ及び図６Ｂに示すように、残留分極量の差は、不良と判断される強誘電体キャパシタにおいて大きくなっている。従って、残留分極量の差の所定の動作電圧が印加された場合の残留分極量に対する割合（変化率）に対し、正常と不良とを区別するしきい値を設定しておけば、これと比較することにより、熱負荷をかけずに検査を行うことができるといえる。
【００４６】
以下の実施形態では、これらの傾向（自然現象）を利用する。
【００４７】
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。第１の実施形態では、図３Ａ及び図３Ｂに示す傾向を利用する。図７は、本発明の第１の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【００４８】
第１の実施形態では、先ず、ウェハのダイシングの前に、９０℃程度で動作チェックを行う（ステップＳ１１）。この動作チェックでは、電源電圧の変動及び動作タイミングの変動に対する動作確認等を行う。
【００４９】
次いで、正常と不良とを区別するしきい値として、予め求めておいた残留分極量の減極率を設定する（ステップＳ１２）。
【００５０】
その後、チップ毎に一部のメモリセルの残留分極量ＱSW0を室温で測定する（ステップＳ１３）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【００５１】
続いて、ステップＳ１３において残留分極量ＱSW0を測定したメモリセルの残留分極量ＱSW1を１５０℃で測定する（ステップＳ１４）。この測定でも、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【００５２】
次いで、下記数１から減極率を算出する（ステップＳ１５）。
【００５３】
【数１】
0005245360.tif 000002
【００５４】
その後、ステップＳ１２で設定したしきい値とステップＳ１５で求めた減極率とを比較し、減極率がしきい値以下のものを合格と判定し、それ以外のものを不良と判定する（ステップＳ１６）。
【００５５】
そして、不良と判定した強誘電体キャパシタに対して、それが不良チップであると記録する（ステップＳ１７〜Ｓ１８）。当該不良チップに不良チップであることを示す印を直接付してもよく、電子データとして当該不良チップの位置を記録してもよい。
【００５６】
このような検査が行われた後、ウェハからのチップのダイシングが行われ、各チップのパッケージング等が行われる。
【００５７】
このような第１の実施形態によれば、データが書き込まれた状態で熱負荷をかけずとも、データが書き込まれた状態で熱負荷をかけた場合と同様の検査結果を得ることができる。従って、従って、強誘電体キャパシタの熱負荷に伴う劣化を抑制しながら、信頼性の高い検査を行うことができる。
【００５８】
なお、ステップＳ１３の温度とステップＳ１４の温度との差は５０℃以上とすることが好ましい。残留分極量に十分な相違を生じさせるためである。また、ステップＳ１３の温度及びステップＳ１４の温度はいずれも２７０℃以下とすることが好ましい。強誘電体キャパシタの熱減極を抑制するためである。
【００５９】
また、正常と不良とを区別する減極率のしきい値は任意に設定することができる。
【００６０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、図４Ａ及び図４Ｂに示す傾向を利用する。図８は、本発明の第２の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【００６１】
第２の実施形態では、先ず、ウェハのダイシングの前に、９０℃程度で動作チェックを行う（ステップＳ２１）。この動作チェックでは、電源電圧の変動及び動作タイミングの変動に対する動作確認等を行う。
【００６２】
次いで、正常と不良とを区別するしきい値として、予め求めておいた値Ｐの変化率を設定する（ステップＳ２２）。
【００６３】
その後、チップ毎に一部のメモリセルの値Ｐ0を室温で測定する（ステップＳ２３）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【００６４】
続いて、ステップＳ２３において値Ｐ0を測定したメモリセルの値Ｐ1を１５０℃で測定する（ステップＳ２４）。この測定でも、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【００６５】
次いで、下記数２から値Ｐの変化率を算出する（ステップＳ２５）。
【００６６】
【数２】
0005245360.tif 000003
【００６７】
その後、ステップＳ２２で設定したしきい値とステップＳ２５で求めた変化率とを比較し、変化率がしきい値以下のものを合格と判定し、それ以外のものを不良と判定する（ステップＳ２６）。
【００６８】
そして、不良と判定した強誘電体キャパシタに対して、それが不良チップであると記録する（ステップＳ２７〜Ｓ２８）。当該不良チップに不良チップであることを示す印を直接付してもよく、電子データとして当該不良チップの位置を記録してもよい。
【００６９】
このような検査が行われた後、ウェハからのチップのダイシングが行われ、各チップのパッケージング等が行われる。
【００７０】
このような第２の実施形態によっても、データが書き込まれた状態で熱負荷をかけずとも、データが書き込まれた状態で熱負荷をかけた場合と同様の検査結果を得ることができる。従って、従って、強誘電体キャパシタの熱負荷に伴う劣化を抑制しながら、信頼性の高い検査を行うことができる。
【００７１】
なお、正常と不良とを区別する値Ｐの変化率のしきい値は任意に設定することができる。
【００７２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。正常な強誘電体キャパシタであっても、そのヒステリシスループが完全な対称となっていないこともある。そして、第２の実施形態では、ヒステリシスループが完全な対称となっていない場合には、正常な強誘電体キャパシタを備えているにもかかわらず、不良チップと判断される可能性もある。第３の実施形態は、このような誤判断の抑制を目的としている。図９は、本発明の第３の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【００７３】
第３の実施形態では、先ず、ウェハのダイシングの前に、９０℃程度で動作チェックを行う（ステップＳ３１）。この動作チェックでは、電源電圧の変動及び動作タイミングの変動に対する動作確認等を行う。
【００７４】
次いで、正常と不良とを区別するしきい値として、予め求めておいた値Ｐの変化率を設定する（ステップＳ３２）。
【００７５】
その後、値Ｐ及び値Ｄのずれ量を測定する（ステップＳ３３）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。このずれ量は、ヒステリシスループの対称性を示し、ヒステリシスループが完全に対称となっている場合、このずれ量は０となる。ここでいう対称とは、印加電圧及び分極量が０の点を対称の中心とする点対称をいい、ここでいう対称性とは、ヒステリシスループの上記点対称への類似の程度をいう。
【００７６】
続いて、チップ毎に一部のメモリセルの値Ｐ0を室温で測定する（ステップＳ３４）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【００７７】
次いで、ステップＳ３４において値Ｐ0を測定したメモリセルの値Ｐ1を１５０℃で測定する（ステップＳ３５）。この測定でも、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【００７８】
その後、上記数２から値Ｐの変化率を算出する（ステップＳ３６）。
【００７９】
続いて、ステップＳ３３で求めたずれ量を用いて、ステップＳ３６で求めた変化率を補正する（ステップＳ３７）。つまり、ステップＳ３６で求めた変化率を、ヒステリシスループが完全に対称であった場合に得られる値に補正する。
【００８０】
次いで、ステップＳ３２で設定したしきい値とステップＳ３７で補正した変化率とを比較し、変化率がしきい値以下のものを合格と判定し、それ以外のものを不良と判定する（ステップＳ３８）。
【００８１】
そして、不良と判定した強誘電体キャパシタに対して、それが不良チップであると記録する（ステップＳ３９〜Ｓ４０）。当該不良チップに不良チップであることを示す印を直接付してもよく、電子データとして当該不良チップの位置を記録してもよい。
【００８２】
このような検査が行われた後、ウェハからのチップのダイシングが行われ、各チップのパッケージング等が行われる。
【００８３】
このような第３の実施形態によれば、第２の実施形態と比較して、より信頼性の高い検査を行うことができる。
【００８４】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態では、図５Ａ及び図５Ｂに示す傾向を利用する。図１０は、本発明の第４の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【００８５】
第４の実施形態では、先ず、ウェハのダイシングの前に、９０℃程度で動作チェックを行う（ステップＳ４１）。この動作チェックでは、電源電圧の変動及び動作タイミングの変動に対する動作確認等を行う。
【００８６】
次いで、正常と不良とを区別するしきい値として、予め求めておいた対称性指数の変化率を設定する（ステップＳ４２）。対称性指数としては、ヒステリシスープの対称性を示す値を用いる。例えば下記数３から求められる値を用いることができる。
【００８７】
【数３】
0005245360.tif 000004
【００８８】
その後、チップ毎に一部のメモリセルの対称性指数Ｓ0を室温で測定する（ステップＳ４３）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【００８９】
続いて、ステップＳ４３において対称性指数Ｓ0を測定したメモリセルの対称性指数Ｓ1を１５０℃で測定する（ステップＳ４４）。この測定でも、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【００９０】
次いで、下記数４から対称性指数の変化率を算出する（ステップＳ４５）。
【００９１】
【数４】
0005245360.tif 000005
【００９２】
その後、ステップＳ４２で設定したしきい値とステップＳ４５で求めた変化率とを比較し、変化率がしきい値以下のものを合格と判定し、それ以外のものを不良と判定する（ステップＳ４６）。
【００９３】
そして、不良と判定した強誘電体キャパシタに対して、それが不良チップであると記録する（ステップＳ４７〜Ｓ４８）。当該不良チップに不良チップであることを示す印を直接付してもよく、電子データとして当該不良チップの位置を記録してもよい。
【００９４】
このような検査が行われた後、ウェハからのチップのダイシングが行われ、各チップのパッケージング等が行われる。
【００９５】
このような第４の実施形態によっても、データが書き込まれた状態で熱負荷をかけずとも、データが書き込まれた状態で熱負荷をかけた場合と同様の検査結果を得ることができる。従って、強誘電体キャパシタの熱負荷に伴う劣化を抑制しながら、信頼性の高い検査を行うことができる。
【００９６】
なお、正常と不良とを区別する対称性指数の変化率のしきい値は任意に設定することができる。
【００９７】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。第５の実施形態では、図６Ａ及び図６Ｂに示す傾向を利用する。図１１は、本発明の第５の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【００９８】
第５の実施形態では、先ず、ウェハのダイシングの前に、９０℃程度で動作チェックを行う（ステップＳ５１）。この動作チェックでは、電源電圧の変動及び動作タイミングの変動に対する動作確認等を行う。
【００９９】
次いで、正常と不良とを区別するしきい値として、予め求めておいた残留分極量の差の変化率を設定する（ステップＳ５２）。
【０１００】
その後、チップ毎に一部のメモリセルの残留分極量ＱL0を室温で測定する（ステップＳ５３）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを最大印加電圧とする。
【０１０１】
続いて、ステップＳ５３において残留分極量ＱL0を測定したメモリセルの残留分極量ＱL1を室温で測定する（ステップＳ５４）。この測定では、当該強誘電体メモリの通常の動作電圧よりも低い電圧、例えば２．７Ｖを最大印加電圧とする。
【０１０２】
次いで、下記数５から残留分極量の変化率を算出する（ステップＳ５５）。
【０１０３】
【数５】
0005245360.tif 000006
【０１０４】
その後、ステップＳ５２で設定したしきい値とステップＳ５５で求めた変化率とを比較し、変化率がしきい値以下のものを合格と判定し、それ以外のものを不良と判定する（ステップＳ５６）。
【０１０５】
そして、不良と判定した強誘電体キャパシタに対して、それが不良チップであると記録する（ステップＳ５７〜Ｓ５８）。当該不良チップに不良チップであることを示す印を直接付してもよく、電子データとして当該不良チップの位置を記録してもよい。
【０１０６】
このような検査が行われた後、ウェハからのチップのダイシングが行われ、各チップのパッケージング等が行われる。
【０１０７】
このような第５の実施形態によっても、データが書き込まれた状態で熱負荷をかけずとも、データが書き込まれた状態で熱負荷をかけた場合と同様の検査結果を得ることができる。従って、強誘電体キャパシタの熱負荷に伴う劣化を抑制しながら、信頼性の高い検査を行うことができる。
【０１０８】
なお、ステップＳ５３の最大印加電圧とステップＳ５４の最大印加電圧との差は、強誘電体キャパシタの定格電圧の１０％以上とすることが好ましい。残留分極量に十分な相違を生じさせるためである。また、ステップＳ５３の最大印加電圧及びステップＳ５４の最大印加電圧は、いずれも強誘電体キャパシタの定格電圧の７０％以上とすることが好ましい。誤判断が生じやすくなる可能性があるからである。例えば、強誘電体キャパシタの動作保証範囲が３．０Ｖ〜３．６Ｖで定格電圧が３．３Ｖの場合には、最大印加電圧の差を０．３３Ｖ以上とすることが好ましく、両最大印加電圧を２．３１Ｖ以上とすることが好ましい。
【０１０９】
また、正常と不良とを区別する残留分極量の変化率のしきい値は任意に設定することができる。
【０１１０】
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。第５の実施形態では、低電圧の印加を行う温度を室温としているため、ヒステリシスループの変化が不十分となることもある。第６の実施形態は、ヒステリシスループの変化を十分なものとすることを目的として、第５の実施形態に第１の実施形態を組み合わせている。図１２は、本発明の第６の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【０１１１】
第６の実施形態では、先ず、ウェハのダイシングの前に、９０℃程度で動作チェックを行う（ステップＳ６１）。この動作チェックでは、電源電圧の変動及び動作タイミングの変動に対する動作確認等を行う。
【０１１２】
次いで、正常と不良とを区別するしきい値として、予め求めておいた残留分極量の差の変化率を設定する（ステップＳ６２）。
【０１１３】
その後、チップ毎に一部のメモリセルの残留分極量ＱL0を室温で測定する（ステップＳ６３）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【０１１４】
続いて、ステップＳ６３において残留分極量ＱL0を測定したメモリセルの残留分極量ＱL1を１５０℃で測定する（ステップＳ６４）。この測定では、当該強誘電体メモリの通常の動作電圧よりも低い電圧、例えば２．９Ｖを印加する。
【０１１５】
次いで、上記数５から残留分極量の変化率を算出する（ステップＳ６５）。
【０１１６】
その後、ステップＳ６２で設定したしきい値とステップＳ６５で求めた変化率とを比較し、変化率がしきい値以下のものを合格と判定し、それ以外のものを不良と判定する（ステップＳ６６）。
【０１１７】
そして、不良と判定した強誘電体キャパシタに対して、それが不良チップであると記録する（ステップＳ６７〜Ｓ６８）。当該不良チップに不良チップであることを示す印を直接付してもよく、電子データとして当該不良チップの位置を記録してもよい。
【０１１８】
このような検査が行われた後、ウェハからのチップのダイシングが行われ、各チップのパッケージング等が行われる。
【０１１９】
このような第６の実施形態によっても、データが書き込まれた状態で熱負荷をかけずとも、データが書き込まれた状態で熱負荷をかけた場合と同様の検査結果を得ることができる。従って、強誘電体キャパシタの熱負荷に伴う劣化を抑制しながら、信頼性の高い検査を行うことができる。
【０１２０】
なお、正常と不良とを区別する残留分極量の変化率のしきい値は任意に設定することができる。
【０１２１】
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。第７の実施形態は、第６の実施形態に対し、信頼性の更なる向上を目的としている。図１３は、本発明の第７の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【０１２２】
第７の実施形態では、先ず、ウェハのダイシングの前に、９０℃程度で動作チェックを行う（ステップＳ７１）。この動作チェックでは、電源電圧の変動及び動作タイミングの変動に対する動作確認等を行う。
【０１２３】
次いで、正常と不良とを区別するしきい値として、予め求めておいた残留分極量の差の変化率を設定する（ステップＳ７２）。本実施形態では、２種類の変化率を設定する。
【０１２４】
その後、チップ毎に一部のメモリセルの残留分極量ＱL0を室温で測定する（ステップＳ７３）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。
【０１２５】
続いて、ステップＳ７３において残留分極量ＱL0を測定したメモリセルの残留分極量ＱL1を１００℃で測定する（ステップＳ７４）。この測定では、当該強誘電体メモリの通常の動作電圧よりも低い電圧、例えば２．７Ｖを印加する。
【０１２６】
次いで、ステップＳ７３において残留分極量ＱL0を測定したメモリセルの残留分極量ＱL2を１５０℃で測定する（ステップＳ７５）。この測定では、当該強誘電体メモリの通常の動作電圧よりも低く、ステップＳ７４で印加した電圧よりも高い電圧、例えば２．９Ｖを印加する。
【０１２７】
その後、上記数５から残留分極量の第１の変化率を算出し、また、下記数６から残留分極量の第２の変化率を算出する（ステップＳ７６）。
【０１２８】
【数６】
0005245360.tif 000007
【０１２９】
その後、ステップＳ６２で設定した２種類のしきい値とステップＳ７５及びＳ７６で求めた２種類の変化率とを比較し、両変化率がしきい値以下のものを合格と判定し、それ以外のものを不良と判定する（ステップＳ７７）。
【０１３０】
そして、不良と判定した強誘電体キャパシタに対して、それが不良チップであると記録する（ステップＳ７８〜Ｓ７９）。当該不良チップに不良チップであることを示す印を直接付してもよく、電子データとして当該不良チップの位置を記録してもよい。
【０１３１】
このような検査が行われた後、ウェハからのチップのダイシングが行われ、各チップのパッケージング等が行われる。
【０１３２】
このような第７の実施形態によれば、第６の実施形態と比較して、より信頼性の高い検査を行うことができる。
【０１３３】
なお、これらの実施形態では、各チップの一部のメモリセルについてのみ残留分極量等を測定することとしているが、時間の制約が緩い場合にはすべてのメモリセルについて測定してもよい。また、各実施形態において、残留分極量等の特性値の取得の順序は限定されず、高温での取得又は高電圧での取得を先に行ってもよい。また、第３の実施形態以外の実施形態でも、第３の実施形態と同様に、残留分極量から得られる特性値等の補正を行ってもよい。また、強誘電体キャパシタの特性への影響が少ない程度のものであれば、若干の熱負荷がかけられてもよい。
【０１３４】
（実験結果）
次に、本願発明者が実際に行った実験について説明する。この実験では、同一ロット内の複数のウェハに対して、従来の方法又は第１の実施形態に倣った方法による検査を行った。同一のウェハに対して２種類の方法で検査を行ったのではないが、同一ロット内のウェハを用いたので、同程度の信頼性の検査が行われているのであれば、結果に大きな相違は現れないといえる。この結果を図１４に示す。
【０１３５】
図１４に示すように、従来の方法と第１の実施形態に倣った方法とを比較すると、同程度の結果が得られた。このことは、第１の実施形態によっても従来の方法と同程度の信頼性の検査が行われたことを意味している。
【０１３６】
なお、上記の試験の後に加速試験を行ったところ、従来の方法と第１の実施形態に倣った方法との間で同程度の結果が得られた。このことからも、十分な検査が行われたといえる。仮に第１の実施形態に倣った方法では十分な検査が行われていなかったとすると、加速試験によって不良率が多くなるからである。
【０１３７】
なお、特許文献１に記載の試験方法では、１つのヒステリシス特性からインプリント寿命を求めているが、従来と同程度の信頼性の検査結果を得ることは困難である。
【０１３８】
また、特許文献２及び３に記載の試験方法では、データの書き込み及びその後の熱負荷が必要であるため、熱減極が生じる可能性が高い。
【０１３９】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１４０】
（付記１）
強誘電体キャパシタを備えた半導体装置に対し、前記強誘電体キャパシタの印加電圧と分極量との関係を示すヒステリシスループから得られる特性値を第１の温度で取得する工程と、
前記特性値を前記第１の温度とは異なる第２の温度で取得する工程と、
前記第１の温度で取得された特性値と前記第２の温度で取得された特性値との相違に基づいて、前記半導体装置の合否判定を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【０１４１】
（付記２）
前記第１の温度と前記第２の温度との差は、５０℃以上であることを特徴とする付記１に記載の半導体装置の製造方法。
【０１４２】
（付記３）
前記第１の温度及び前記第２の温度は、２７０℃以下であることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１４３】
（付記４）
前記合否判定を行う工程は、前記相違を数値化したものを予め定められているしきい値と比較する工程を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【０１４４】
（付記５）
前記合否判定を行う工程の前に、前記第１の温度及び前記第２の温度のうちの低い温度で前記ヒステリシスループの対称性を取得する工程を有し、
前記合否判定を行う工程は、前記相違を数値化したものを前記対称性に基づいて補正する工程を有することを特徴とする付記４に記載の半導体装置の製造方法。
【０１４５】
（付記６）
前記特性値は、残留分極量であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【０１４６】
（付記７）
前記特性値は、残留分極量と飽和分極量との差であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【０１４７】
（付記８）
前記残留分極量と前記飽和分極量の符号は相違していることを特徴とする付記７に記載の半導体装置の製造方法。
【０１４８】
（付記９）
前記残留分極量と前記飽和分極量の符号は一致していることを特徴とする付記７に記載の半導体装置の製造方法。
【０１４９】
（付記１０）
前記特性値は、前記ヒステリシスループの対称性を反映する値であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【０１５０】
（付記１１）
強誘電体キャパシタを備えた半導体装置に対し、前記強誘電体キャパシタの印加電圧と分極量との関係を示すヒステリシスループから得られる特性値を、前記印加電圧における最大の電圧値が第１の電圧になるような条件で取得する工程と、
前記特性値を、前記印加電圧における最大の電圧値が前記第１の電圧とは異なる第２の電圧になるような条件で取得する工程と、
前記第１の電圧で取得された特性値と前記第２の電圧で取得された特性値との相違に基づいて、前記半導体装置の合否判定を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【０１５１】
（付記１２）
前記第１の電圧で前記特性値を取得する工程における温度と、前記第２の電圧で前記特性値を取得する工程における温度とを一致させることを特徴とする付記１１に記載の半導体装置の製造方法。
【０１５２】
（付記１３）
前記第１の電圧及び前記第２の電圧のうちの低い電圧で前記特性値を取得する工程における温度を、他方の電圧で前記特性値を取得する工程における温度よりも高くすることを特徴とする付記１１に記載の半導体装置の製造方法。
【０１５３】
（付記１４）
前記第１の電圧と前記第２の電圧との差は、前記強誘電体キャパシタの定格電圧の１０％以上であることを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【０１５４】
（付記１５）
前記第１の電圧及び前記第２の電圧は、前記強誘電体キャパシタの定格電圧の７０％以上であることを特徴とする付記１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１５５】
（付記１６）
前記特性値を、前記印加電圧における最大の電圧値が前記第１の電圧及び前記第２の電圧とは異なる第３の電圧になるような条件で取得する工程と、
前記第１又は第２の電圧で取得された前記特性値と前記第３の電圧で取得された前記特性値との相違に基づいて、前記半導体装置の合否判定を行う工程と、
を有することを特徴とする付記１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【０１５６】
（付記１７）
前記特性値は、残留分極量であることを特徴とする付記１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
【０１５７】
（付記１８）
前記合否判定を行う工程は、前記相違を数値化したものを予め定められているしきい値と比較する工程を有することを特徴とする付記１１乃至１７のいずれか１項に記載の半導体装置の製造方法。
【０１５８】
（付記１９）
前記合否判定を行う工程の前に、前記第１の温度及び前記第２の温度のうちの低い温度で前記ヒステリシスループの対称性を取得する工程を有し、
前記合否判定を行う工程は、前記相違を数値化したものを前記対称性に基づいて補正する工程を有することを特徴とする付記１８に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１５９】
【図１Ａ】強誘電体メモリの製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｊ】図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｋ】図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｌ】図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｍ】図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２】ヒステリシスループから得られる種々の値を示す図である。
【図３Ａ】正常と判断される強誘電体キャパシタの残留分極量の低下を示すグラフである。
【図３Ｂ】不良と判断される強誘電体キャパシタの残留分極量の低下を示すグラフである。
【図４Ａ】正常と判断される強誘電体キャパシタの値Ｐの変化を示すグラフである。
【図４Ｂ】不良と判断される強誘電体キャパシタの値Ｐの変化を示すグラフである。
【図５Ａ】正常と判断される強誘電体キャパシタのヒステリシスループの遷移を示すグラフである。
【図５Ｂ】不良と判断される強誘電体キャパシタのヒステリシスループの遷移を示すグラフである。
【図６Ａ】正常と判断される強誘電体キャパシタにおける残留分極量の差を示すグラフである。
【図６Ｂ】不良と判断される強誘電体キャパシタの残留分極量の差を示すグラフである。
【図７】本発明の第１の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【図８】本発明の第２の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【図９】本発明の第３の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【図１０】本発明の第４の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【図１１】本発明の第５の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【図１２】本発明の第６の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【図１３】本発明の第７の実施形態に係る強誘電体キャパシタを備えた半導体装置の製造方法を示すフローチャートである。
【図１４】実験結果を示すグラフである。
【図１５】従来の検査の内容を示すフローチャートである。
【図１６】誘電体膜への印加電圧と分極量との関係を示すグラフである。
【図１７】熱減極を示すグラフである。
【図１８】熱減極の影響を示すグラフである。
【符号の説明】
【０１６０】
１０１：半導体基板
１１８：白金膜（下部電極）
１１９：ＰＺＴ膜（強誘電体膜）
１２０：イリジウム酸化膜（上部電極）
Ｃ：強誘電体キャパシタ
【図１Ａ】
0005245360.tif 000008
【図１Ｂ】
0005245360.tif 000009
【図１Ｃ】
0005245360.tif 000010
【図１Ｄ】
0005245360.tif 000011
【図１Ｅ】
0005245360.tif 000012
【図１Ｆ】
0005245360.tif 000013
【図１Ｇ】
0005245360.tif 000014
【図１Ｈ】
0005245360.tif 000015
【図１Ｉ】
0005245360.tif 000016
【図１Ｊ】
0005245360.tif 000017
【図１Ｋ】
0005245360.tif 000018
【図１Ｌ】
0005245360.tif 000019
【図１Ｍ】
0005245360.tif 000020
【図２】
0005245360.tif 000021
【図３Ａ】
0005245360.tif 000022
【図３Ｂ】
0005245360.tif 000023
【図４Ａ】
0005245360.tif 000024
【図４Ｂ】
0005245360.tif 000025
【図５Ａ】
0005245360.tif 000026
【図５Ｂ】
0005245360.tif 000027
【図６Ａ】
0005245360.tif 000028
【図６Ｂ】
0005245360.tif 000029
【図７】
0005245360.tif 000030
【図８】
0005245360.tif 000031
【図９】
0005245360.tif 000032
【図１０】
0005245360.tif 000033
【図１１】
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【図１２】
0005245360.tif 000035
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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