(57)【特許請求の範囲】
【請求項１】
第１のクロック信号に基づいて小さい入力信号を増幅する前置増幅器と、
上記前置増幅器に接続され、第２のクロック信号及び第３のクロック信号に基づいて、上記小さい入力信号に反応するメインセンスラッチと、
上記前置増幅器に接続された第１の入力ラインと、
上記前置増幅器に接続された第２の入力ラインとを備え、
上記前置増幅器は、
上記第１の入力ラインに接続されたドレインと、上記第２の入力ラインに接続されたゲートとを有する第１のＮＭＯＳトランジスタと、
上記第１のＮＭＯＳトランジスタにクロス接続され、上記第２の入力ラインに接続されたドレインと、上記第１の入力ラインに接続されたゲートと、上記第１のＮＭＯＳトランジスタのソースに接続されたソースとを有する第２のＮＭＯＳトランジスタとを備えた実質的に直流電力の消費がゼロであるダイナミックセンス増幅器であって、
上記第１の入力ライン及び第２の入力ラインをプリチャージする第１のプリチャージャを更に備え、該第１のプリチャージャは、
第１のビット線に接続されたドレインと、上記第１の入力ラインに接続されたソースとを有する第１のＰＭＯＳトランジスタと、
第２のビット線に接続されたドレインと、上記第２の入力ラインに接続されたソースと、上記第１のＰＭＯＳトランジスタのゲートに接続されたゲートとを有する第２のＰＭＯＳトランジスタとを備え、
当該ダイナミックセンス増幅器は、負荷素子として金属酸化膜半導体デバイスを用いず、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを飽和領域で作動させないことを特徴とするダイナミックセンス増幅器。
【請求項２】
上記メインセンスラッチは、読出データを保存し、上記前置増幅器は、該読出データがメインセンスラッチに保存された後に、次の読出動作に備えてシャットオフを行うことを特徴とする請求項１記載のダイナミックセンス増幅器。
【請求項３】
上記センス増幅器は、高速パイプライン設計を有するスタティックランダムアクセスメモリに用いられることを特徴とする請求項１記載のダイナミックセンス増幅器。
【請求項４】
上記前置増幅器は、上記第１のクロック信号に基づいて、第１の電流源がオンにされるとイネーブルにされることを特徴とする請求項１記載のダイナミックセンス増幅器。
【請求項５】
読出動作が完了した後に、上記第１の入力ラインを上記第２の入力ラインに接続し、該第１の入力ラインと第２の入力ラインの間の電位差を実質的になくす第１の等化器を更に備える請求項１記載のダイナミックセンス増幅器。
【請求項６】
当該ダイナミックセンス増幅器は、０．６ボルト以下の電源で作動することを特徴とする請求項１記載のダイナミックセンス増幅器。
【請求項７】
上記前置増幅器に接続された第１の出力ラインと、
上記前置増幅器に接続された第２の出力ラインとを更に備える請求項１記載のダイナミックセンス増幅器。
【請求項８】
上記第２の入力ラインに接続されたゲートと、上記第２の出力ラインに接続されたドレインとを有し、第１の速度でキャパシタンスをディスチャージする第３のＮＭＯＳトランジスタと、
上記第１の入力ラインに接続されたゲートと、上記第１の出力ラインに接続されたドレインと、上記第３のＮＭＯＳトランジスタのソースに接続されたソースとを有し、上記第１の速度とは異なる第２の速度でキャパシタンスをディスチャージする第４のＮＭＯＳトランジスタとを有する差動中継器対を更に備える請求項７記載のダイナミックセンス増幅器。
【請求項９】
上記第２の速度は、上記第１の速度とは異なり、差動電圧を大きくすることを特徴とする請求項８記載のダイナミックセンス増幅器。
【請求項１０】
上記メインセンスラッチは、第３のＰＭＯＳトランジスタと、該第３のＰＭＯＳトランジスタにクロス接続された第４のＰＭＯＳトランジスタと、該第４のＰＭＯＳトランジスタにクロス接続された第５のＮＭＯＳトランジスタと、該第５のＮＭＯＳトランジスタにクロス接続された第６のＮＭＯＳトランジスタとを備えることを特徴とする請求項８記載のダイナミックセンス増幅器。
【請求項１１】
上記第５のＮＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタは、それぞれ第２の電流源及び第３の電流源に接続されたソースを有し、上記第２の電流源は、第２のクロック信号によって制御され、上記第３の電流源は、第３のクロック信号によって制御されることを特徴とする請求項１０記載のダイナミックセンス増幅器。
【請求項１２】
上記第３の電流源は、上記第２の電流源より多くの電流を供給し、上記第１の出力ラインと上記第２の出力ラインとの分離を速めることを特徴とする請求項１１記載のダイナミックセンス増幅器。
【請求項１３】
上記第１の出力ライン及び第２の出力ラインに接続され、上記メインセンスラッチをプリチャージする第２のプリチャージャを更に備える請求項１０記載のダイナミックセンス増幅器。
【請求項１４】
読出動作が完了した後に、上記第１の出力ラインを第２の出力ラインに接続し、該第１の出力ラインと第２の出力ラインの間の電位差を実質的になくす第２の等化器を更に備える請求項１３記載のダイナミックセンス増幅器。
【請求項１５】
第１の入力ライン及び第２の入力ラインをプリチャージする第１のプリチャージャであって、第１のビット線に接続されたドレインと上記第１の入力ラインに接続されたソースとを有する第１のＰＭＯＳトランジスタと、第２のビット線に接続されたドレインと上記第２の入力ラインに接続されたソースと上記第１のＰＭＯＳトランジスタのゲートに接続されたゲートとを有する第２のＰＭＯＳトランジスタとを備えた第１のプリチャージャと、
上記第１のプリチャージャに接続された第１の等化器と、
上記第１の等化器に接続された第１の前置増幅器であって、上記第１の入力ライン及び第２の入力ラインに接続されており、上記第１の入力ラインに接続されたドレインと上記第２の入力ラインに接続されたゲートとを有する第１のＮＭＯＳトランジスタと、上記第１のＮＭＯＳトランジスタにクロス接続され、上記第２の入力ラインに接続されたドレインと上記第１の入力ラインに接続されたゲートと上記第１のＮＭＯＳトランジスタのソースに接続されたソースとを有する第２のＮＭＯＳトランジスタとを備えた前記第１の前置増幅器と、
上記第１の前置増幅器に接続された第２のプリチャージャと、
上記第２のプリチャージャに接続された第２の等化器と、
上記第２の等化器に接続されたメインセンスラッチとを備えたダイナミックセンス増幅器であって、
当該ダイナミックセンス増幅器は、負荷素子として金属酸化膜半導体デバイスを用いず、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを飽和領域で作動させないことを特徴とするダイナミックセンス増幅器。
【請求項１６】
上記第１のプリチャージャは、第１のビット線、第２のビット線、第１の入力ライン及び第２の入力ラインに接続され、
上記第１の等化器は、第１の入力ライン及び第２の入力ラインに接続され、
上記第１の前置増幅器は、第１の入力ライン、第２の入力ライン、第１の出力ライン及び第２の出力ラインに接続され、
上記第２のプリチャージャは、第１の出力ライン及び第２の出力ラインに接続され、
上記第２の等化器は、第１の出力ライン及び第２の出力ラインに接続され、
上記メインセンスラッチは、第１の出力ライン及び第２の出力ラインに接続されていることを特徴とする請求項１５記載のダイナミックセンス増幅器。
【請求項１７】
上記第１の等化器及び第２の等化器は、当該ダイナミックセンス増幅器が読出動作を開始する前に、当該ダイナミックセンス増幅器の内部ノードを電圧レベルＶｄｄにプレチャージすることを特徴とする請求項１５記載のダイナミックセンス増幅器。
【請求項１８】
上記第１のプリチャージャは、上記第１の等化器をプリチャージし、上記第２のプリチャージャは、上記第２の等化器をプリチャージすることを特徴とする請求項１７記載のダイナミックセンス増幅器。
【請求項１９】
読出動作が開始されると、上記第１の等化器は、オフにされ、上記前置増幅器は、上記第１のビット線及び第２のビット線の１つを緩やかにディスチャージし、上記プリチャージャは、スイッチとして動作し、上記第１の入力ラインと第２の入力ラインの間に僅かな差動電圧を生じさせることを特徴とする請求項１６記載のダイナミックセンス増幅器。
【請求項２０】
上記第１の前置増幅器に接続され、上記第１のクロックに基づいてオンにされる第１の電流源を更に備え、該第１の電流源がオンになると、上記第１の前置増幅器は、オンになり、異なる速度で上記第１の入力ライン及び第２の入力ラインのディスチャージを開始することを特徴とする請求項１６記載のダイナミックセンス増幅器。
【請求項２１】
上記メインセンスラッチに接続され、上記第２のクロックに基づいてオンにされる第２の電流源を更に備え、該第２の電流源は、上記第１の前置増幅器がディスチャージを行っている間、オンにされることを特徴とする請求項２０記載のダイナミックセンス増幅器。
【請求項２２】
上記メインセンスラッチに接続され、上記第３のクロックに基づいてオンにされる第３の電流源を更に備え、該第３の電流源は、上記第１の前置増幅器が上記第１の出力ライン及び第２の出力ラインの電圧を分離する間オンにされることを特徴とする請求項２１記載のダイナミックセンス増幅器。
【請求項２３】
上記第３の電流源は、第２の電流源より強く、上記第１の出力ライン及び第２の出力ラインの電圧がある程度分離されると、上記第３の電流源は、上記第１の出力ライン及び第２の出力ラインの電圧を高速に引き離すことを特徴とする請求項２２記載のダイナミックセンス増幅器。
【請求項２４】
上記第１の出力ライン及び第２の出力ラインに接続され、上記メインセンスラッチから出力データを受信するドライバセットと、
上記ドライバセットに接続され、上記出力データを保存するラッチセットとを更に備える請求項２３記載のダイナミックセンス増幅器。
【請求項２５】
ダイナミックセンス増幅器を備えるスタティックランダムアクセスメモリにおいて、
該ダイナミックセンス増幅器は、
第１のクロック信号に基づいて小さい入力信号を増幅する前置増幅器と、
上記前置増幅器に接続され、第２のクロック信号及び第３のクロック信号に基づいて、上記小さい入力信号に反応するメインセンスラッチと、
上記前置増幅器に接続された第１の入力ラインと、
上記前置増幅器に接続された第２の入力ラインとを備え、
上記前置増幅器は、
上記第１の入力ラインに接続されたドレインと、上記第２の入力ラインに接続されたゲートとを有する第１のＮＭＯＳトランジスタと、
上記第１のＮＭＯＳトランジスタにクロス接続され、上記第２の入力ラインに接続されたドレインと、上記第１の入力ラインに接続されたゲートと、上記第１のＮＭＯＳトランジスタのソースに接続されたソースとを有する第２のＮＭＯＳトランジスタとを備えた実質的に直流電力の消費がゼロであるスタティックランダムアクセスメモリであって、
上記第１の入力ライン及び第２の入力ラインをプリチャージする第１のプリチャージャを更に備え、該第１のプリチャージャは、
第１のビット線に接続されたドレインと、上記第１の入力ラインに接続されたソースとを有する第１のＰＭＯＳトランジスタと、
第２のビット線に接続されたドレインと、上記第２の入力ラインに接続されたソースと、上記第１のＰＭＯＳトランジスタのゲートに接続されたゲートとを有する第２のＰＭＯＳトランジスタとを備え、
当該ダイナミックセンス増幅器は、負荷素子として金属酸化膜半導体デバイスを用いず、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを飽和領域で作動させないことを特徴とするスタティックランダムアクセスメモリ。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、米国特許法第１１９条（ｅ）項に基づき、同じ発明者が発明し、本出願は、２００５年１０月２８日に、出願された米国仮特許出願番号第６０／７３１，３９６号、発明の名称「ＳＲＡＭのダイナミックセンス増幅器（DYNAMIC SENSE AMPLIFIER FOR SRAM）」の優先権を主張する。２００５年１０月２８日に、出願された米国仮特許出願番号第６０／７３１，３９６号、発明の名称「ＳＲＡＭのダイナミックセンス増幅器」の全体は、参照により本願に援用される。
【技術分野】
【０００２】
本発明は、スタティックランダムアクセスメモリ（static random access memory：ＳＲＡＭ）に関する。詳しくは、本発明は、ＳＲＡＭの消費電力の削減に関する。
【背景技術】
【０００３】
半導体デバイスは、行及び列として構成されたメモリセルの配列を含む。同じ行のメモリセルは、ワード線によってオン／オフに切り換えられる。同じ列のメモリセルは、ビット線の対を共有する。読出動作の間、ワード線がオンになった後、相補的なビット線は、小さな差動電圧（small differential voltage）を生じさせる。高密度メモリ設計では、セルサイズは小さい方が好ましく、通常、数百個のセルが同じビット線に接続されている。ディスチャージ電流を供給するために１ビット線あたり１つのセルだけがオンにされる。このディスチャージプロセスの遅さが、メモリ読出動作の速度に関する主な制約になっている。従来のスタティックセンス増幅器（static sense amplifier：センスアンプ）は、ビット線から供給されるあらゆる信号を増幅する。出力電圧がレールツーレール電圧レベルに達するまでに必要な時間は、センス増幅器の利得及び出力負荷による。
【０００４】
図１は、従来のセンス増幅器１０１の回路図である。センス増幅器１０１は、２つの正チャンネル金属酸化膜半導体（two positive channel metal oxide semiconductor：ＰＭＯＳ）デバイスＰ１、Ｐ２を備える。ＰＭＯＳトランジスタＰ１、Ｐ２は、それぞれ、電圧Ｖｄｄに接続されたソースと、相補的な出力ノードＯＵＴ、ＯＵＴＢの１つに接続されたドレインとを備える。ＰＭＯＳトランジスタＰ１のドレインは、出力ノードＯＵＴＢに接続されている。ＰＭＯＳトランジスタＰ２のドレインは、出力ノードＯＵＴに接続されている。ＰＭＯＳトランジスタＰ１、Ｐ２のゲートは、互いに接続され、及び接地されている。ＰＭＯＳトランジスタＰ１、Ｐ２は、それぞれ負荷素子のように振る舞う。センス増幅器１０１の入力端子は、２つの負チャンネル金属酸化膜半導体（negative channel metal oxide semiconductor：ＮＭＯＳ）デバイスＮ１、Ｎ２のゲートに接続されている。ＮＭＯＳトランジスタＮ１のゲートには、入力信号ＩＮが入力される。ＮＭＯＳトランジスタＮ２のゲートには、入力信号ＩＮＢが入力される。入力トランジスタＮ１、Ｎ２のドレインは、それぞれＰＭＯＳトランジスタＰ１、Ｐ２のドレインに接続されており、これにより出力ノードＯＵＴＢ、ＯＵＴが構成されている。ＮＭＯＳトランジスタＮ１、Ｎ２のソースは、互いに接続され、電流源ＣＳを介して接地されている。
【０００５】
入力信号ＩＮの電圧レベルが入力信号ＩＮＢの電圧レベルより高いと、トランジスタＰ１、Ｎ１のドレインを介して流れる電流Ｉ１は、トランジスタＰ２、Ｎ２のドレインを介して流れる電流Ｉ２より高くなる。ＰＭＯＳトランジスタＰ１、Ｐ２は、同じサイズであり、同じゲートバイアスを有する。したがって、ＰＭＯＳトランジスタＰ１、Ｐ２のインピーダンスは略々等しい。したがって、出力ノードＯＵＴの電圧レベルは、出力ノードＯＵＴＢの電圧レベルより高くなる。このセンス増幅器１０１は、電圧レベルＶｄｄで動作する必要があり、センス増幅器１０１を適切に機能させるためには、電圧レベルＶｄｄは、ＰＭＯＳ閾値電圧レベルＶｔｈｐにＮＭＯＳ閾値電圧レベルＶｔｈｎを加えた電圧レベルより大きくなくてはならない。また、センス増幅器１０１の入力は、ダイナミックセンス増幅器に比べて、容量性負荷が大きい。
【０００６】
ここで、従来のスタティック前置増幅器（プリアンプ）は、大きな直流（ＤＣ）電力を消費し、センス増幅器は、十分な入力分離を待機しなければならない。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明は、上述の課題を解決し、更に他の新たな特徴を有する改善された装置を提供する。包括的に言えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）用のダイナミックセンス増幅器を提供することによって上述の課題が解決される。なお、本発明は、方法、処理、装置、システム又はデバイス等の様々な形式で実現することができる。本発明の実施の形態を以下に説明する。
【０００８】
一実施の形態においては、ダイナミックセンス増幅器は、第１のクロック信号に基づいて小さい入力信号を増幅する前置増幅器と、前置増幅器に接続され、第２のクロック信号及び第３のクロック信号に基づいて、小さい入力信号に反応するメインセンスラッチとを備え、実質的に直流電力の消費がゼロである。
【０００９】
他の実施の形態においては、第１のプリチャージャと、第１のプリチャージャに接続された第１の等化器と、第１の等化器に接続された第１の前置増幅器と、第１の前置増幅器に接続された第２のプリチャージャと、第２のプリチャージャに接続された第２の等化器と、第２の等化器に接続されたメインセンスラッチとを備える。
【００１０】
更に他の実施の形態においては、スタティックランダムアクセスメモリは、ダイナミックセンス増幅器を備え、ダイナミックセンス増幅器は、第１のクロック信号に基づいて小さい入力信号を増幅する前置増幅器と、前置増幅器に接続され、第２のクロック信号及び第３のクロック信号に基づいて、小さい入力信号に反応するメインセンスラッチとを備え、実質的に直流電力の消費がゼロである。
【００１１】
本発明は、上述のように構成され、他の特徴及び代替物を含む他の実施の形態を包含する。
【発明を実施するための最良の形態】
【００１２】
以下、スタティックランダムアクセスメモリ（static random access memory：ＳＲＡＭ）のためのダイナミックセンス増幅器を説明する。ここでは、本発明を明瞭にするために、多くの具体的な詳細事項について説明する。なお、本発明は、他の具体的な詳細事項によっても実施できることは、当業者にとって明らかである。
【００１３】
ダイナミックセンス増幅器（Dynamic Sense Amplifier）の概要
ここでの重要な目的は、メモリセルから読み出されたデータ信号を増幅することである。このために、クロス接続された前置増幅器（プリアンプ）及び差動センスラッチ段（differential sense-latch stage）を含むダイナミックセンス増幅器を提供する。前置増幅器は、小さい入力信号を増幅する。センスラッチは、これらの信号に応答する。感知時間（sensing time）は、入力信号の分離が強いために、短くなる。センス増幅器は、ダイナミックな性質のために、直流電力を実質的に全く消費しない。クロック制御の３つの処理段によって、感知速度及び電力消費が改善される。
【００１４】
前置増幅器は、センス増幅器のセンスラッチ段と同時に入力を増幅する。入力電圧の差が大きくなると、出力分離が強くなり、この結果、感知プロセスが速くなる。読出データがラッチＬ１及びＬ２に保存された後に、前置増幅器はシャットオフされ、入力はプリチャージされ、これにより、センス増幅器の次の読出動作の準備が完了する。この複数クロック方式（multiple clocking scheme）によって、センス増幅器は、高速パイプライン設計を有するスタティックランダムアクセスメモリに特に好適に適用される。センス増幅器は、動的設計によって、直流電力を実質的に全く消費しない。このため、ビット幅が広いパラレルデータ出力アプリケーションにおいて、消費電力が大幅に削減される。
【００１５】
例示的な実施の形態
図２は、本発明の幾つかの実施の形態に基づく、ＳＲＡＭのダイナミックセンス増幅器２０１の回路図である。プリチャージャ段は、スイッチとして構成されたＰＭＯＳトランジスタＰ１、Ｐ２を含む。ＰＭＯＳトランジスタＰ１、Ｐ２の各ソースノードは、それぞれ入力ビット線ＩＮ、ＩＮＢに接続されている。また、ＰＭＯＳトランジスタＰ１、Ｐ２のゲートノードは、互いに接続され、プリチャージ信号入力ＰＳＡＩＮによって制御される。ＰＭＯＳトランジスタＰ１、Ｐ２のドレインノードは、それぞれセンス増幅器入力行ＳＡＩＮ、ＳＡＩＮＢに接続され、ＰＭＯＳトランジスタＰ１、Ｐ２を介して電圧Ｖｄｄにプリチャージされる。
【００１６】
等化器段は、ＰＭＯＳトランジスタＳＡＩＮＥＱＢ及びＮＭＯＳトランジスタＳＡＩＮＥＱを含む。等化器は、読出動作が完了した後に、２つのセンス増幅器入力行ＳＡＩＮ、ＳＡＩＮＢを接続するパスゲートＸｅｑを形成する。
【００１７】
前置増幅器段は、ＮＭＯＳトランジスタＮ１、Ｎ２を含む。クロス接続された２つのＮＭＯＳトランジスタＮ１、Ｎ２のゲート及びドレインは、センス増幅器入力ラインに接続されている。具体的には、ＮＭＯＳトランジスタＮ１のゲートは、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のゲートは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１、Ｎ２のソースは、互いに接続され、更に電流源ＮＣ１に接続されている。ＮＭＯＳトランジスタＮ１、Ｎ２を含む前置増幅器は、電流源ＮＣ１がオンになると、イネーブルになる。
【００１８】
ダイナミックセンス増幅器２０１は、ＭＯＳトランジスタを負荷素子として用いない。したがって、ＰＭＯＳトランジスタＰ１、Ｐ２は、ＭＯＳトランジスタの飽和領域で動作する必要はない。このため、ダイナミックセンス増幅器２０１は、好ましくは、約０．６Ｖ程度の極めて低いレベルの電圧で動作する。
【００１９】
差動中継器対（differential repeater pair）は、ＮＭＯＳトランジスタＮ３、Ｎ４を含む。差動中継器対を構成するＮＭＯＳトランジスタＮ３、Ｎ４の各ゲートは、それぞれセンス増幅器入力行ＳＡＩＮＢ、ＳＡＩＮに接続されている。なお、ＮＭＯＳトランジスタＮ３、Ｎ４は、ＰＭＯＳトランジスタＰ１、Ｐ２を含むＰＭＯＳ対を負荷素子として用いない。差動中継器対は、ＮＭＯＳトランジスタＮ３、Ｎ４のキャパシタンスを、それぞれ差動対の出力ラインＯＵＴＢ、ＯＵＴにディスチャージする。出力ラインＯＵＴＢ、ＯＵＴに対する異なる速度によるディスチャージによって、ダイナミックセンス増幅器２０１において、差動電圧が大きくなる。
【００２０】
メインセンスラッチ用のプリチャージャ及び等化器は、３個のＰＭＯＳトランジスタＰｅｑ１、Ｐｅｑ２、Ｐｅｑ３を含む。ＰＭＯＳトランジスタＰｅｑ１、Ｐｅｑ２の各ソースは、電圧Ｖｄｄに接続されており、各ドレインは、それぞれ出力ラインＯＵＴＢ、ＯＵＴに接続されている。ＰＭＯＳトランジスタＰｅｑ３のソースは、出力ラインＯＵＴに接続され、ドレインは、出力ラインＯＵＴＢに接続されている。ＰＭＯＳトランジスタＰｅｑ１、Ｐｅｑ２、Ｐｅｑ３のゲートは、共通のノードを介してクロス接続され、信号ＳＡＥＱＢによって制御される。等化モードの間、ＰＭＯＳトランジスタＰｅｑ３は、メインセンスラッチに対する等化器として機能する。ＰＭＯＳトランジスタＰｅｑ３は、等化器であり、読出動作の後に２つの相補的な出力線ＯＵＴ、ＯＵＴＢを接続し、出力ラインＯＵＴの電圧と出力ラインＯＵＴＢの電圧との間の電位差をなくす。
【００２１】
メインセンスラッチは、２つのクロス接続されたＰＭＯＳトランジスタＰ３、Ｐ４と、２つのクロス接続されたＮＭＯＳトランジスタＮ５、Ｎ６とを含む。ＰＭＯＳトランジスタＰ３、Ｐ４の各ソースは、それぞれ電圧Ｖｄｄに接続されている。一方のノードには、ＰＭＯＳトランジスタＰ３のドレイン、ＮＭＯＳトランジスタＮ５のドレイン、ＰＭＯＳトランジスタＰ４のゲート、ＮＭＯＳトランジスタＮ６のゲート、出力ラインＯＵＴＢ及び出力ドライバＤＲ１の入力端子が接続されている。他方のノードには、ＰＭＯＳトランジスタＰ４のドレイン、ＮＭＯＳトランジスタＮ６のドレイン、ＰＭＯＳトランジスタＰ３のゲート、ＮＭＯＳトランジスタＮ５のゲート、出力ラインＯＵＴ及び出力ドライバＤＲ２の入力端子が接続されている。ＮＭＯＳトランジスタＮ５、ＮＭＯＳトランジスタＮ６のソースは、互いに接続され、更に電流源ＮＣ２、ＮＣ３に接続されている。出力ラインＯＵＴにおける電圧を出力ラインＯＵＴＢにおける電圧から速やかに分離するために、電流源ＮＣ３は、好ましくは、電流源ＮＣ２より多くの電流を供給する。電流源ＮＣ１、ＮＣ２、ＮＣ３は、それぞれクロック信号ＳＡＥＮ１、ＳＡＥＮ２、ＳＡＥＮ３によって制御される。
【００２２】
例示的な実施の形態の更なる詳細
ダイナミックセンス増幅器２０１は、プリチャージャ、等化器、前置増幅器、電流源及びメインセンスラッチを含む複数の処理段又はブロックから構成される。これらのデバイスの接続関係については、図２を用いて先に説明した通りである。このセクションでは、これらのデバイスの動作を更に詳細に説明する。
【００２３】
ダイナミックセンス増幅器２０１が読出動作を開始する前に、プリチャージ／等化回路は、全ての内部ノードを電圧レベルＶｄｄにプリチャージする。ダイナミックセンス増幅器２０１のこのプリチャージ／等化回路は、ＰＭＯＳトランジスタＰ１、Ｐ２、ＰＭＯＳトランジスタＳＡＩＮＥＱＢ、ＮＭＯＳトランジスタＳＡＩＮＥＱ、ＰＭＯＳトランジスタＰｅｑ１、Ｐｅｑ２、Ｐｅｑ３を含む。
【００２４】
読出動作が開始すると、等化器トランジスタＳＡＩＮＥＱはオフになり、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４を含むメモリセルは、入力ビット線ＩＮ、ＩＮＢの電流を緩やかにディスチャージする。このディスチャージは、ＮＭＯＳトランジスタＮ３、Ｎ４を含む差動中継器を介して行われる。この処理段の間、ＰＭＯＳトランジスタ対Ｐ１、Ｐ２は、スイッチとして機能し、センス増幅器入力ＳＡＩＮ、ＳＡＩＮＢに僅かな差動電圧を生じさせる。クロック信号ＳＡＥＮ１は、ワード線がオンになってから少し遅延してオンに切り替わる。前置増幅器は、クロス接続されたＮＭＯＳトランジスタＮ１、Ｎ２の対を含む。したがって、一旦データがラッチされると、前置増幅器は、エラー状態から回復できない。このため、ＮＭＯＳトランジスタＮ１、Ｎ２を含む前置増幅器は、利用可能な最大の信号レベルを得るために、ワード線がオフになる直前にオンになる。
【００２５】
一旦、ＮＭＯＳトランジスタＮ１、Ｎ２を含む前置増幅器がオンになると、ＮＭＯＳトランジスタＮ１、Ｎ２は、異なる速度でセンス増幅器入力ＳＡＩＮ、ＳＡＩＮＢをディスチャージし始め、小さな差動電圧を生じさせる。このディスチャージプロセスの速度は、電流源ＮＣ１が供給する電流の大きさによって決定する。この電流源ＮＣ１は、幾つかの検査オプションによって調整することができる。ＮＭＯＳトランジスタＮ３、Ｎ４を含む差動中継器対のゲートには、より強いセンス増幅器入力分離が供給される。ＮＭＯＳトランジスタＮ３、Ｎ４は、ＮＭＯＳトランジスタＮ３、Ｎ４に供給された差動電圧に基づいて、出力ラインＯＵＴ、ＯＵＴＢにディスチャージされる。
【００２６】
そして、ＰＭＯＳトランジスタＰ３、Ｐ４及びＮＭＯＳトランジスタＮ５、Ｎ６を含むメインセンスラッチは、小さい電流源ＮＣ２によってオンになる。この電流源ＮＣ２は、クロック信号ＳＡＥＮ２によって制御される。このメインセンスラッチは、ノードのコモン電圧を更に下げ、出力ラインＯＵＴ、ＯＵＴＢにおける電圧レベルをより円滑に遷移させる。ＮＭＯＳトランジスタＮ３、Ｎ４を含む差動中継器対は、出力ラインＯＵＴＢ、ＯＵＴの電圧が電圧Ｖｄｄと閾値電圧Ｖｔｐの間の差（Ｖｄｄ−Ｖｔｐ）に等しくなるまで、大きな増幅を行うことなく、それぞれ出力ラインＯＵＴＢ、ＯＵＴに信号を供給する。
【００２７】
増幅の最後の段は、出力ラインＯＵＴ、ＯＵＴＢにおける電圧がある大きさまで分離された後に機能する。上述のように、出力ラインＯＵＴ、ＯＵＴＢにおけるこれらの電圧は、ＮＭＯＳトランジスタＮ３、Ｎ４を含む差動中継器対のために、差がある。より強いセンス増幅器入力ＳＡＩＮ、ＳＡＩＮＢは、分離され、ＮＭＯＳトランジスタＮ３、Ｎ４を含む差動中継器対のゲートに供給される。上述のように、ＮＭＯＳトランジスタＮ３、Ｎ４は、ＮＭＯＳトランジスタＮ３、Ｎ４が受信した差動電圧に基づいて、それぞれ出力ラインＯＵＴＢ、ＯＵＴにディスチャージされる。クロック信号ＳＡＥＮ３は、強い電流源ＮＣ３をオンにし、出力ラインＯＵＴ、ＯＵＴＢにおける出力電圧レベルを高速に引き離す。出力データは、ドライバＤＲ１、ＤＲ２に供給され、そして、ラッチＬ１、Ｌ２に保存される。そして、ＰＭＯＳトランジスタＰ４及びＰＭＯＳトランジスタＰ３のいずれのトランジスタがオンになっていたかに応じて、ＰＭＯＳトランジスタＰ４又はＰＭＯＳトランジスタＰ３がシャットオフされると、電流は、次第に弱まる。
【００２８】
クロック信号ＳＡＥＮ３がオンになった直後に、ＰＭＯＳトランジスタＰ１、Ｐ２は、シャットオフされる。ＰＭＯＳトランジスタＰ１、Ｐ２は、入力ビット線ＩＮ、ＩＮＢからセンス増幅器入力ＳＡＩＮ、ＳＡＩＮＢを分離する。したがって、入力ビット線ＩＮ、ＩＮＢは、センス増幅器の動作を妨げないで、より早くプリチャージ状態に戻ることができる。等化器ＳＡＩＮＥＱは、出力ラインＯＵＴ、ＯＵＴＢの出力が既にレールツーレールに分離されているため、等化を開始する。読出サイクルタイムを最小化するためには、前置増幅器の回復時間が重要である。入力ラインＳＡＩＮ、ＳＡＩＮＢに幾らかでも差が残ると、感知タイミングが遅延し、誤出力の原因となる虞がある。
【００２９】
そして、クロックＳＡＥＮ１は、シャットオフされ、ＮＭＯＳトランジスタＮ３、Ｎ４を含む差動中継器対への電力を断つ。次に、プリチャージ信号入力ＰＳＡＩＮは、開かれ、ＰＭＯＳトランジスタＰ１、Ｐ２によって、センス増幅器入力行ＳＡＩＮ、ＳＡＩＮＢを電圧Ｖｄｄのレベルにプリチャージする。そして、クロック信号ＳＡＥＮ２、ＳＡＥＮ３は、メインセンスラッチを切る。これにより、メインセンスラッチは、次の読出動作を準備する。
【００３０】
ダイナミックセンス増幅器２０１の制御信号は、クロック信号ＳＡＥＮ１によってトリガされる自己タイミング型のパルスによって生成することが好ましい。この自己タイミング型のパルスは、クロック信号ＳＡＥＮ２、ＳＡＥＮ３に連鎖反応的に機能し、異なるデコードパスに起因するクロックスキューを最小化することができる。このような、クロック信号ＳＡＥＮ１、ＳＡＥＮ２、ＳＡＥＮ３を含む３段のクロックは、読出動作が完了すると、不要な電流をシャットオフし、信号ラインをプリチャージする。ダイナミックセンス増幅器２０１は、リードサイクルタイムを最小化し、直流電力消費を大幅に削減し、略々ゼロにする。このように、ダイナミックセンス増幅器２０１は、ビット幅が広いパラレルデータ出力アプリケーションに用いて有益である。
【００３１】
以上、特定の実施の形態に基づいて本発明を説明した。なお、本発明のより広い精神及び範囲から逸脱することなく、この実施の形態を様々に修正及び変更できることは明らかである。したがって、この明細書及び図面は、限定的なものではなく、例示的なものであると解釈される。
【図面の簡単な説明】
【００３２】
【図１】従来のセンス増幅器の回路図である。
【図２】本発明の実施の形態に基づくＳＲＡＭのダイナミックセンス増幅器の回路図である。
【図１】
0005221023.tif 000002
【図２】
0005221023.tif 000003