(57)【特許請求の範囲】
【請求項１】
ＨＴＣＣまたはＬＴＣＣの絶縁性基板と、
前記絶縁性基板の上面に形成された配線層からなるスパイラルインダクタと、
前記絶縁性基板の下面に搭載され、前記スパイラルインダクタが含まれる受動回路と電気的に接続され、導電性基板を有する第１チップと、
前記絶縁性基板の上面または下面に設けられ前記絶縁性基板から突出し、前記受動回路または前記第１チップを外部と電気的に接続する第１嵩上げ部と、
前記第１チップの前記導電性基板より導電性が低い基板を有し、前記スパイラルインダクタの上方に他の絶縁性基板を介さず搭載されている第２チップと、
を具備することを特徴とする電子部品。
【請求項２】
前記スパイラルインダクタは、前記絶縁性基板上に設けられたスパイラル状の第１コイルと、前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を有することを特徴とする請求項１記載の電子部品。
【請求項３】
前記第１嵩上げ部は、絶縁性部材と、前記絶縁性部材の先端に設けられ前記受動回路または前記第１チップを外部と電気的に接続する第１電極と、を有することを特徴とする請求項１または２記載の電子部品。
【請求項４】
前記絶縁性部材は、前記絶縁性基板と一体として形成されていることを特徴とする請求項３記載の電子部品。
【請求項５】
前記第１嵩上げ部は、前記絶縁性基板とは分離しており、前記絶縁性基板と前記第１嵩上げ部とを接続する接続部を具備することを特徴とする請求項３記載の電子部品。
【請求項６】
ＨＴＣＣまたはＬＴＣＣの絶縁性基板と、
前記絶縁性基板の上面に形成された配線層からなるスパイラルインダクタと、
前記絶縁性基板の下面に搭載され、前記スパイラルインダクタが含まれる受動回路と電気的に接続され、導電性基板を有する第１チップと、
前記絶縁性基板の上面または下面に設けられ前記絶縁性基板から突出し、前記受動回路または前記第１チップを外部と電気的に接続する第１嵩上げ部と、
を具備し、
前記第１嵩上げ部は、前記第１チップまたは前記スパイラルインダクタを、前記第１チップまたは前記スパイラルインダクタが中空空間に露出されるように気密封止する第１蓋部を有することを特徴とする電子部品。
【請求項７】
前記第１嵩上げ部は、前記第１蓋部の外面に設けられ前記受動回路または前記第１チップを外部と電気的に接続する第１電極を有することを特徴とする請求項６記載の電子部品。
【請求項８】
前記第１蓋部はシールド電極を含むことを特徴とする請求項６記載の電子部品。
【請求項９】
前記絶縁性基板の上面に設けられ、前記スパイラルインダクタ上に前記第２チップを搭載する第２嵩上げ部を具備することを特徴とする請求項１記載の電子部品。
【請求項１０】
前記第２嵩上げ部および前記第２チップは、前記スパイラルインダクタを、前記スパイラルインダクタが中空空間に露出されるように気密封止していることを特徴とする請求項９記載の電子部品。
【請求項１１】
前記第２チップの封止された面には、ＳＡＷデバイス、ＦＢＡＲデバイスまたはＭＥＭＳデバイスが形成されており、
前記スパイラルインダクタは、前記絶縁性基板上に設けられたスパイラル状の第１コイルと、前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を有することを特徴とする請求項１０記載の電子部品。
【請求項１２】
ＨＴＣＣまたはＬＴＣＣの絶縁性基板と、
前記絶縁性基板の上面に形成された配線層からなるスパイラルインダクタと、
前記絶縁性基板の下面に搭載され、前記スパイラルインダクタが含まれる受動回路と電気的に接続され、導電性基板を有する第１チップと、
前記絶縁性基板の上面または下面に設けられ前記絶縁性基板から突出し、前記受動回路または前記第１チップを外部と電気的に接続する第１嵩上げ部と、
を具備し、
前記絶縁性基板の前記第１嵩上げ部が設けられた面とは反対の面に設けられ、前記第１チップまたは前記スパイラルインダクタを、前記第１チップまたは前記スパイラルインダクタが中空空間に露出されるように気密封止する第２蓋部を有する第２嵩上げ部を具備することを特徴とする電子部品。
【請求項１３】
前記第２蓋部の外面に搭載された第３チップを具備することを特徴とする請求項１２記載の電子部品。
【請求項１４】
前記第２嵩上げ部は前記絶縁性基板の上面に設けられ、
前記第２蓋部は、前記スパイラルインダクタと前記スパイラルインダクタ上に搭載された第２チップとを、前記スパイラルインダクタと前記第２チップとが中空空間に露出されるように気密封止することを特徴とする請求項１２または１３記載の電子部品。
【請求項１５】
前記第２チップには、ＳＡＷデバイス、ＦＢＡＲデバイスまたはＭＥＭＳデバイスが形成されており、
前記スパイラルインダクタは、前記絶縁性基板上に設けられたスパイラル状の第１コイルと、前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を有することを特徴とする請求項１４記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品に関し、特に絶縁性基板にスパイラルインダクタと導電性チップが設けられた電子部品に関する。
【背景技術】
【０００２】
例えば、移動通信端末やパーソナルコンピュータ等の情報処理装置においては、処理速度の高速化、装置の小型化、多機能化および省電力化などが進められている。これらの実現のため電子部品の高集積化や高性能化を図られている。その手段として半導体チップやインダクタ等の複数の素子を１つのモジュールとするマルチチップモジュールが開発されている（特許文献１および特許文献２）。
【０００３】
また、特許文献３および特許文献４には、絶縁性基板上にスパイラルインダクタが形成された電子部品が開示されている。
【特許文献１】特開平１０−２９４４２１号公報
【特許文献２】特開２０００−３６６５７号公報
【特許文献３】特開２００６−１５７７３８号公報
【特許文献４】特開２００７−６７２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体チップとインダクタとを集積化した電子部品において、インダクタの小型化および高Ｑ化のためには、特許文献３および特許文献４のように、絶縁性基板上の配線層でスパイラルインダクタを形成することが好ましい。しかしながら、配線層で形成されたスパイラルインダクタにより発生する磁界は大きい。一方、集積回路等の半導体チップは一般に導電性シリコン基板から形成されている。そこで、スパイラルインダクタにより発生した磁界内に導電性の半導体チップが設けられると、半導体チップ内に渦電流が発生し、半導体チップに形成された回路等が誤動作する可能性が高くなる。
【０００５】
本発明は、上記課題に鑑みなされたものであり、導電性のチップとスパイラルインダクタとを有する電子部品において、導電性のチップの誤動作を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ＨＴＣＣまたはＬＴＣＣの絶縁性基板と、前記絶縁性基板の上面に形成された配線層からなるスパイラルインダクタと、前記絶縁性基板の下面に搭載され、前記スパイラルインダクタが含まれる受動回路と電気的に接続され、導電性基板を有する第１チップと、前記絶縁性基板の上面または下面に設けられ前記絶縁性基板から突出し、前記受動回路または前記第１チップを外部と電気的に接続する第１嵩上げ部と、を具備することを特徴とする電子部品である。本発明によれば、スパイラルインダクタは絶縁性基板の上面に形成され、かつ導電性基板を有する第１チップは第１基板の下面に搭載されている。このため、スパイラルインダクタと第１チップとの間隔を広くすることができる。これにより、第１チップにおけるスパイラルインダクタに起因した磁束密度を小さくすることができる。よって、第１チップの誤動作を抑制することができる。また、スパイラルインダクタにおける第１チップに起因する渦電流損を抑制することができる。さらに、スパイタルインダクタと第１チップとを効率よく実装することができる。
【０００８】
上記構成において、前記第１チップの前記導電性基板より導電性が低い基板を有し、前記スパイラルインダクタの上方に他の絶縁性基板を介さず搭載されている第２チップを具備する構成とすることができる。この構成によれば、絶縁性基板に２つのチップを搭載する場合、より磁界の影響が大きな第１チップを絶縁性基板の下面に搭載することにより、第１チップの誤動作を抑制することができる。
【００１０】
上記構成において、前記スパイラルインダクタは、前記絶縁性基板上に設けられたスパイラル状の第１コイルと、前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を有する構成とすることができる。
【００１１】
上記構成において、前記第１嵩上げ部は、絶縁性部材と、前記絶縁性部材の先端に設けられ前記受動回路または前記第１チップを外部と電気的に接続する第１電極と、を有する構成とすることができる。
【００１２】
上記構成において、前記絶縁性部材は、前記絶縁性基板と一体として形成されている構成とすることができる。
【００１３】
上記構成において、前記第１嵩上げ部は、前記絶縁性基板とは分離しており、前記絶縁性基板と前記第１嵩上げ部とを接続する接続部を具備する構成とすることができる。この構成によれば、絶縁性基板表面へのパッド等の形成方法として印刷法等を用いることができ製造工程が容易となる。
【００１４】
上記構成において、前記第１嵩上げ部は、前記第１チップまたは前記スパイラルインダクタを、前記第１チップまたは前記スパイラルインダクタが中空空間に露出されるように気密封止する第１蓋部を有する構成とすることができる。
【００１５】
上記構成において、前記第１嵩上げ部は、前記第１蓋部の外面に設けられ前記受動回路または前記第１チップを外部と電気的に接続する第１電極を有する構成とすることができる。この構成によれば、多くの第１電極を形成することができる。
【００１６】
上記構成において、前記第１蓋部はシールド電極を含む構成とすることができる。この構成によれば、スパイラルインダクタの磁界が外部に影響することを抑制することができる。
【００１７】
上記構成において、前記絶縁性基板の上面に設けられ、前記スパイラルインダクタ上に前記第２チップを搭載する第２嵩上げ部を具備する構成とすることができる。
【００１８】
上記構成において、前記第２嵩上げ部および前記第２チップは、前記スパイラルインダクタを、前記スパイラルインダクタが中空空間に露出されるように気密封止している構成とすることができる。
【００１９】
上記構成において、前記第２チップの封止された面には、ＳＡＷデバイス、ＦＢＡＲデバイスまたはＭＥＭＳデバイスが形成されており、前記スパイラルインダクタは、前記絶縁性基板上に設けられたスパイラル状の第１コイルと、前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を有する構成とすることができる。この構成によれば、封止が求められているＳＡＷデバイス、ＦＢＡＲデバイスまたはＭＥＭＳデバイスとインダクタとを一度に封止することができる。
【００２０】
上記構成において、前記絶縁性基板の前記第１嵩上げ部が設けられた面とは反対の面に設けられ、前記第１チップまたは前記スパイラルインダクタを、前記第１チップまたは前記スパイラルインダクタが中空空間に露出されるように気密封止する第２蓋部を有する第２嵩上げ部を具備する構成とすることができる。
【００２１】
上記構成において、前記第２蓋部の外面に搭載された第３チップを具備する構成とすることができる。この構成によれば、実装密度を向上させることができる。
【００２２】
上記構成において、前記第２嵩上げ部は前記絶縁性基板の上面に設けられ、前記第２蓋部は、前記スパイラルインダクタと前記スパイラルインダクタ上に搭載された第２チップとを、前記スパイラルインダクタと前記第２チップとが中空空間に露出されるように気密封止する構成とすることができる。この構成によれば、スパイラルインダクタおよび第２チップを一度に封止することができる。
【００２３】
上記構成において、前記第２チップには、ＳＡＷデバイス、ＦＢＡＲデバイスまたはＭＥＭＳデバイスが形成されており、前記スパイラルインダクタは、前記絶縁性基板上に設けられたスパイラル状の第１コイルと、前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を有する構成とすることができる。この構成によれば、封止が求められているＳＡＷデバイス、ＦＢＡＲデバイスまたはＭＥＭＳデバイスとインダクタとを一度に封止することができる。
【００２４】
上記構成において、前記絶縁性基板はセラミック基板である構成とすることができる。
【発明の効果】
【００２５】
本発明によれば、スパイラルインダクタは絶縁性基板の上面に形成され、かつ導電性基板を有する第１チップは第１基板の下面に搭載されている。このため、スパイラルインダクタと第１チップとの間隔を広くすることができる。これにより、第１チップにおけるスパイラルインダクタに起因した磁束密度を小さくすることができる。よって、第１チップの誤動作を抑制することができる。また、スパイラルインダクタにおける第１チップに起因する渦電流損を抑制することができる。さらに、スパイタルインダクタと第１チップとを効率よく実装することができる。
【発明を実施するための最良の形態】
【００２６】
まず、本発明の原理を説明する。図１は本発明の原理を説明するための図であり、電子部品の断面図である。ＨＴＣＣ（high Temperature Co-fired Ceramics）やＬＴＣＣ（Low Temperature Co-fired Ceramics）等の絶縁性基板１０の上面にＣｕやＡｕ等の金属からなる配線層が形成されている。スパイラルインダクタ４０は、配線層からなる。スパイラルインダクタ４０は絶縁性基板１０の上面に直接形成されていてもよいし、酸化シリコン膜等の絶縁膜を介し形成されていてもよい。絶縁性基板１０の下面にはシリコン基板等の導電性基板を有する第１チップ２０が搭載されている。第１チップ２０は絶縁性基板１０にフリップチップ実装されていてもよいし、フェースアップ実装されていてもよい。第１チップ２０は、スパイラルインダクタ４０と絶縁性基板１０内の配線やその他の部材（例えば、後述する実施例における第２チップ、第３チップまたは表面実装部品）を介し電気的に接続されている。なお、第１チップ２０はスパイラルインダクタ４０が含まれる受動回路と接続されていればよい。受動回路とは、スパイラルインダクタ４０のみの回路、またはインダクタ４０以外にキャパシタ、抵抗および線路の少なくとも一つを含む回路である。また、複数のインダクタや複数のキャパシタを含んでもよい。
【００２７】
絶縁性基板１０の下面に第１嵩上げ部６０が設けられている。第１嵩上げ部６０は絶縁性基板１０から突き出しており、スパイラルインダクタ４０が含まれる受動回路または第１チップ２０を外部の実装基板等に電気的に接続するための部材である。図１では、第１嵩上げ部６０は絶縁性基板１０の下面に設けられているが絶縁性基板１０の上面に設けられてもよい。受動回路または第１チップ２０は、その他の部材（例えば、後述する実施例における第２チップ、第３チップまたは表面実装部品）を介し外部と電気的に接続されてもよい。
【００２８】
図１の構成によれば、第１チップ２０は、スパイラルインダクタ４０と重なるように搭載されるため電子部品を小型化することができる。また、スパイラルインダクタ４０は絶縁性基板１０の上面に形成され、かつ導電性の第１チップ２０は絶縁性基板１０の下面に搭載されている。このため、スパイラルインダクタ４０と第１チップ２０との間隔を広くすることができる。これにより、第１チップ２０におけるスパイラルインダクタ４０に起因した磁束密度を小さくすることができる。よって、第１チップ２０の誤動作を抑制することができる。また、スパイラルインダクタ４０における第１チップ２０に起因する渦電流損を抑制することができる。さらに、スパイタルインダクタ４０と第１チップ２０とを効率よく実装することができる。
【００２９】
以下、図面を参照に、本発明の実施例について説明する。
【実施例１】
【００３０】
図２（ａ）は、実施例１に係る電子部品の上面図、図２（ｂ）は、下面図、図２（ｃ）は図２（ａ）および図２（ｂ）のＡ−Ａ断面図である。図２（ａ）から図２（ｃ）を参照に、多層セラミック基板からなる絶縁性基板１０は例えば３層１０ａ、１０ｂおよび１０ｃから構成されている。絶縁性基板１０には、貫通電極１２、内部配線１４およびパッド電極１６が設けられている。絶縁性基板１０の上面にはスパイラルインダクタ４０およびＭＩＭ（Metal Insulator Metal）キャパシタ５０が形成されている。インダクタ４０とキャパシタ５０とは受動回路を構成する。絶縁性基板１０の上面は、インダクタ４０およびキャパシタ５０を囲むように第２嵩上げ部８０が設けられている。第２嵩上げ部８０は、例えばセラミック等の絶縁性キャビティウォール８１からなる。第２嵩上げ部８０上には第２チップ３０が搭載されている。第２嵩上げ部８０および第２チップ３０は封止材料９８で覆われている。これにより、第２嵩上げ部８０および第２チップ３０で囲まれた中空空間９０が気密封止される。封止材料９８としては、例えば絶縁性樹脂やガラスを主成分とする絶縁性材料や導体材料を含む半田材料を用いることができる。
【００３１】
インダクタ４０は第１コイル４１、第２コイル４２、および第１コイル４１と第２コイル４２とを接続する接続部４５から構成されている。また、キャパシタ５０は下部電極５１、誘電体層５２および上部電極５３から構成されている。インダクタ４０とキャパシタ５０とは配線４６および４７により接続されている。接続部５５は、第２チップ３０とインダクタまたは第１チップ２０とを電気的に接続している。
【００３２】
図３は、インダクタ４０の斜視図である。インダクタ４０は、絶縁性基板１０上に設けられたスパイラル状の第１コイル４１と、第１コイル４１上方に空隙を介し離間して設けられたスパイラル状の第２コイル４２と、を有している。第１コイル４１と第２コイル４２とは、最内周の端部で接続部４５により接続されている。また、それぞれ、最外周の端部で配線４６に接続されている。このようなインダクタ４０は、第１コイル４１と第２コイル４２との間を空隙とすることで、小型で高Ｑなインダクタを実現している。インダクタ４０が中空空間９０に設けられているため、第１コイル４１と第２コイル４２との間に空隙を保持することができる。
【００３３】
図２（ａ）から図２（ｃ）に戻り、絶縁性基板１０の上面には、半田等の接続部３５を介し、第３チップ３２および表面実装部品３４が搭載されている。表面実装部品３４は、例えばチップコンデンサやチップインダクタ等である。
【００３４】
絶縁性基板１０の下面には、半田等の接続部材２８を介し、導電性基板を有する第１チップ２０が搭載されている。第１チップ２０を囲うように第１嵩上げ部６０が設けられている。第１嵩上げ部６０はセラミック等の絶縁性キャビティウォール６１（絶縁性部材）、内部配線６２および第１電極６３を有している。第１電極６３は、キャビティウォール６１の先端に設けられており第１チップ２０またはインダクタ４０が含まれる受動回路を外部と電気的に接続するための電極である。また、第１チップ２０または受動回路に加え第２チップ３０（または後述する第３チップ）が第１嵩上げ部８０の先端に設けられた第１電極６３を介して外部と電気的に接続されていてもよい。第１チップ２０または受動回路は、その他の部品（例えば、キャパシタ５０や表面実装部品３４）を介して、第１電極６４と接続されていてもよい。さらに、キャビティウォール６１は、絶縁性基板１０と一体として形成されている。
【００３５】
インダクタ４０により発生する磁界の影響を小さくするためには、導電性の高い第１チップ２０を絶縁性基板１０の下面（つまりインダクタ４０が形成された面とは反対の面）に、第１チップ２０より導電性の低い基板を有する第２チップ３０および３２を絶縁性基板１０の上面（つまりインダクタ４０が形成された面）に、搭載することが好ましい。
【００３６】
また、第２チップ３０がインダクタ４０上方に搭載されている。これにより、電子部品を小型化することができる。第２嵩上げ部８０が絶縁性基板１０の上面に設けられていることにより、インダクタ４０上に第２チップ３０を容易に搭載することができる。
【００３７】
さらに、第２嵩上げ部８０および第２チップ３０は、インダクタ４０を気密封止している。例えば、第２チップ３０の封止された面に、ＳＡＷ（surface acoustic wave）デバイス、ＦＢＡＲ（Film Bulk Acoustic Resonator）デバイスまたはＭＥＭＳ（Micro Electro Mechanical Systems）デバイスが形成されている場合、これらのデバイスも封止される。これらのデバイスは封止することが求められている。一方、インダクタ４０のように、第１コイル４１と第１コイル４１とからなるインダクタ４０も第１コイル４１と第２コイル４２との間に空隙が存在するため、封止されることが求められる。実施例１によれば、インダクタ４０とこれらのデバイスを一度に封止することができる。
【００３８】
さらに、第１嵩上げ部６０が第１チップ２０より高く形成されている。これにより、例えば、外部の実装基板が平坦な場合も、実施例１に係る電子部品を容易に実装することができる。さらに、第２嵩上げ部８０はインダクタ４０およびキャパシタ５０の高さより高く形成されている。これにより、平坦な第２チップ３０を容易に搭載することができる。
【実施例２】
【００３９】
図４（ａ）は、実施例２に係る電子部品の上面図、図４（ｂ）は、下面図、図４（ｃ）は図４（ａ）および図４（ｂ）のＡ−Ａ断面図である。なお、図４（ｂ）の下面図は、第１蓋部を透視して図示している。図４（ａ）から図４（ｃ）を参照に、実施例２に係る電子部品は、実施例１と比較し、第１嵩上げ部６０は絶縁性のキャビティウォール６１と絶縁性の第１蓋部６５を有している。第１蓋部６５は半田や接着剤等の封止用リング６６でキャビティウォール６１に接着されている。これにより、中空空間７０が気密封止される。また、絶縁性基板１０の下面には、複数の第１チップ２０および２２、並びに表面実装部品２４が搭載されている。その他の構成は実施例１と同じであり説明を省略する。
【００４０】
実施例２のように、第１嵩上げ部６０は、第１チップ２０および２２を気密封止する第１蓋部６５を有してもよい。また、第１チップ２０および２２は複数でもよく、さらに、絶縁性基板１０の下面に表面実装部品２４が搭載されていてもよい。
【実施例３】
【００４１】
図５（ａ）は、実施例３に係る電子部品の上面図、図５（ｂ）は、下面図、図５（ｃ）は図５（ａ）および図５（ｂ）のＡ−Ａ断面図である。なお、図５（ｂ）の下面図は、第１蓋部を透視して図示している。図５（ａ）から図５（ｃ）を参照に、実施例３に係る電子部品は、実施例２と比較し、第２嵩上げ部８０が設けられておらず、インダクタ４０は封止されていない。その他の構成は実施例２と同じであり説明を省略する。
【実施例４】
【００４２】
図６（ａ）は、実施例４に係る電子部品の上面図、図６（ｂ）は、下面図、図６（ｃ）は図６（ａ）および図６（ｂ）のＡ−Ａ断面図である。なお、図６（ｂ）の下面図は、第１蓋部を透視して図示している。図６（ａ）から図６（ｃ）を参照に、実施例４に係る電子部品は、実施例３と比較し、第１蓋部６５が内部配線６９を有する多層基板である。キャビティウォール６１の先端に設けられた第１電極６３に加え、第１蓋部６５の外面にも第１電極６８が設けられている。第１電極６８は、第１電極６３と同様に、第１チップ２０またはインダクタ４０が含まれる受動回路を外部と電気的に接続するための電極である。その他の構成は、実施例３と同じであり説明を省略する。
【００４３】
実施例４によれば、第１蓋部６５の下面にも第１電極６８を形成できるため、ボールグリットアレイ等多くの第１電極６８を設けることができる。
【実施例５】
【００４４】
図７（ａ）は、実施例５に係る電子部品の上面図、図７（ｂ）は、下面図、図７（ｃ）は図７（ａ）および図７（ｂ）のＡ−Ａ断面図である。なお、図７（ｂ）の下面図は、第１蓋部を透視して図示している。図７（ａ）から図７（ｃ）を参照に、実施例５に係る電子部品は、実施例４と比較し、例えばセラミックからなる絶縁性のキャビティウォール６１と第１蓋部６５とが一体に形成されている。第１嵩上げ部６０は絶縁性基板１０と分離しており、半田や接着剤等の封止用リング７５と、絶縁性基板１０の内部配線１４と第２嵩上げ部の内部配線６２を電気的に接続する半田等の接続部と、により絶縁性基板１０に接続されている。その他の構成は実施例３と同じであり説明を省略する。
【００４５】
実施例５のように、第１嵩上げ部６０は、絶縁性基板１０とは分離しており、絶縁性基板１０と第１嵩上げ部６０とは接続部７４および７５で接続されていてもよい。これにより、絶縁性基板１０表面へのパッド電極１６等の形成方法として印刷法等を用いることができ製造工程が容易となる。
【実施例６】
【００４６】
実施例６は、第１嵩上げ部６０を絶縁性基板１０の上面に設けた例である。図８（ａ）は実施例６に係る電子部品の上面図、図８（ｂ）は下面図、図８（ｃ）は図８（ａ）および図８（ｂ）のＡ−Ａ断面図である。なお、図８（ａ）の上面図は、第１蓋部を透視して図示している。図８（ａ）から図８（ｃ）を参照に、実施例６に係る電子部品は、実施例５の第１嵩上げ部６０が絶縁性基板１０の上面に設けられている。第１嵩上げ部６０は、第２チップ３０、インダクタ４０、キャパシタ５０および表面実装部品３４を封止している。一方、絶縁性基板１０の下面に搭載された第１チップ２０は露出している。実施例６のように、第１嵩上げ部６０は絶縁性基板１０の上面に設けられてもよい。
【実施例７】
【００４７】
図９（ａ）は、実施例７に係る電子部品の上面図、図９（ｂ）は下面図、図９（ｃ）は図９（ａ）および図９（ｂ）のＡ−Ａ断面図である。なお、図９（ａ）の上面図は、第１蓋部を透視して図示している。図９（ａ）から図９（ｃ）を参照に、実施例７に係る電子部品は、実施例６と比較し、第１嵩上げ部６０が実施例２と同様に、キャビティウォール６１と第１蓋部６５とが分離しており、封止用リング６６で接着されている。その他の構成は実施例６と同じであり説明を省略する。
【実施例８】
【００４８】
図１０（ａ）は、実施例８に係る電子部品の上面図、図１０（ｂ）は下面図、図１０（ｃ）は図１０（ａ）および図１０（ｂ）のＡ−Ａ断面図である。なお、図１０（ａ）の上面図は、第１蓋部を透視して図示している。図１０（ａ）から図１０（ｃ）を参照に、実施例８に係る電子部品は、実施例６と比較し、第１嵩上げ部６０はキャビィウォール６１と第１蓋部６５が一体に形成され、第１蓋部６５は内部配線６９を有している。さらに、第１蓋部６５の上面には、第１電極６８が形成されている。その他の構成は実施例６と同じであり説明を省略する。
【実施例９】
【００４９】
図１１（ａ）は、実施例９に係る電子部品の上面図、図１１（ｂ）は下面図、図１１（ｃ）は図１１（ａ）および図１１（ｂ）のＡ−Ａ断面図である。図１１（ａ）から図１１（ｃ）を参照に、実施例９に係る電子部品は、実施例６と比較し、第１嵩上げ部６０は第１蓋部を有していない。その他の構成は実施例６と同じであり説明を省略する。
【実施例１０】
【００５０】
図１２（ａ）は、実施例１０に係る電子部品の上面図、図１２（ｂ）は下面図、図１２（ｃ）は図１２（ａ）および図１２（ｂ）のＡ−Ａ断面図である。図１２（ａ）から図１２（ｃ）を参照に、実施例１０に係る電子部品は、実施例９と比較し、第２チップ３０が第１嵩上げ部６０に搭載されている。第２嵩上げ部８０および第２チップ３０を覆う封止材料９８が形成されている。これにより、インダクタ４０およびキャパシタ５０が実施例１と同様に封止されている。その他の構成は実施例９と同じであり説明を省略する。
【実施例１１】
【００５１】
図１３（ａ）は、実施例１１に係る電子部品の上面図、図１３（ｂ）は下面図、図１３（ｃ）は図１３（ａ）および図１３（ｂ）のＡ−Ａ断面図である。図１３（ａ）から図１３（ｃ）を参照に、実施例１１に係る電子部品は、実施例７と比較し、絶縁性の第１蓋部６５内に金属からなるシールド電極７１が設けられている。これにより、インダクタ４０の磁界が外部に影響することを抑制することができる。その他の構成は実施例７と同じであり説明を省略する。
【実施例１２】
【００５２】
図１４（ａ）は、実施例１２に係る電子部品の上面図、図１４（ｂ）は下面図、図１４（ｃ）は図１４（ａ）および図１４（ｂ）のＡ−Ａ断面図である。図１４（ａ）から図１４（ｃ）を参照に、実施例１２に係る電子部品は、実施例１１と比較し、第１蓋部６５が金属からなる。このように、第１蓋部６５全体をシールド電極としてもよい。これにより、インダクタ４０の磁界が外部に影響することを抑制することができる。その他の構成は実施例１１と同じであり説明を省略する。
【実施例１３】
【００５３】
実施例１３は絶縁性基板１０の下面に第１嵩上げ部６０、絶縁性基板１０の上面に第２嵩上げ部８０が設けられた例である。図１５（ａ）は、実施例１３に係る電子部品の上面図、図１５（ｂ）は下面図、図１５（ｃ）は図１５（ａ）および図１５（ｂ）のＡ−Ａ断面図である。図１５（ａ）から図１５（ｃ）を参照に、実施例１３に係る電子部品は、実施例４と比較し、絶縁性基板１０上に第２嵩上げ部８０が設けられている。第２嵩上げ部８０は、キャビティウォール８１および第２蓋部８５がセラミック等の絶縁性部材で一体に形成されている。キャビティウォール８１および第２蓋部８５内にはそれぞれ内部配線８２および８９が設けられている。第２蓋部８５の外面には第２電極８８が設けられている。第２電極８８はインダクタ４０が含まれる受動回路、第１チップ２０または第２チップ３０と外部とを電気的に接続するための電極である。第２嵩上げ部８０は半田や接着剤からなる封止用リング９５で絶縁性基板１０に接着されている。絶縁性基板１０の内部配線１４とキャビティウォール８１の内部配線８２とは半田等の接続部９４で接続されている。その他の構成は実施例４と同じであり説明を省略する。
【００５４】
実施例１３によれば、第２嵩上げ部８０が絶縁性基板１０の上面（第１嵩上げ部６０が設けられた面とは反対の面）に設けられている。第２嵩上げ部８０は第２蓋部８５を有し、第２チップ３０およびインダクタを気密封止している。このように、インダクタ４０および第２チップ３０を一度に封止することもできる。
【実施例１４】
【００５５】
図１６（ａ）は、実施例１４に係る電子部品の上面図、図１６（ｂ）は下面図、図１６（ｃ）は図１６（ａ）および図１６（ｂ）のＡ−Ａ断面図である。図１６（ａ）から図１６（ｃ）を参照に、実施例１４に係る電子部品は、実施例１３と比較し、第３チップ１００が第２嵩上げ部８０の第２電極８３および８８に半田等のバンプ１０２を介し搭載されている。その他の構成は実施例１３と同じであり説明を省略する。
【００５６】
実施例１４のように第２蓋部８５の外面に第３チップ１００を搭載することもできる。これにより、実装密度を向上させることができる。
【実施例１５】
【００５７】
実施例１５は絶縁性基板１０の上面に第１嵩上げ部６０、絶縁性基板１０の下面に第２嵩上げ部８０が設けられた例である。図１７（ａ）は、実施例１５に係る電子部品の上面図、図１７（ｂ）は下面図、図１７（ｃ）は図１７（ａ）および図１７（ｂ）のＡ−Ａ断面図である。図１７（ａ）から図１７（ｃ）を参照に、実施例１５に係る電子部品は、実施例８と比較し、絶縁性基板１０の下面に第２嵩上げ部８０が設けられている。第２嵩上げ部８０は実施例４の第１嵩上げ部６０と同じ構造である。第３チップ１００が第２嵩上げ部８０の第２電極８３および８８に半田等のバンプ１０２を介し搭載されている。その他の構成は実施例８と同じであり説明を省略する。
【００５８】
実施例１５のように絶縁性基板１０の上面に第１嵩上げ部６０、絶縁性基板１０の下面に第２嵩上げ部８０が設けることもできる。
【実施例１６】
【００５９】
実施例１６は実施例１に係る電子部品の製造方法の例である。図１８（ａ）から図１９（ｃ）は、実施例１６の製造工程を示す断面図である。図１８(ａ)を参照に、絶縁性基板１０と第１嵩上げ部６０とが一体として形成されてＬＴＣＣウエハを作成する。図１８（ｂ）を参照に、絶縁性基板１０上にインダクタ４０、キャパシタ５０および接続部５５を形成する。インダクタ４０およびキャパシタ５０を形成方法は例えば特許文献３および４に記載の方法を用いることができる。絶縁性基板１０上に例えばセラミックからなる第２嵩上げ部８０や表面実装部品を実装するための半田等の接続部３５を形成する。図１８（ｃ）を参照に、接続部５５および第２嵩上げ部８０上に例えばＳＡＷデバイスを有する第２チップ３０をフリップチップ実装する。第２嵩上げ部８０および第２チップ３０を覆うように例えば感光性エポキシ樹脂（不図示）を塗布する。例えば１８０℃から２００℃で熱処理することにより、樹脂をキュアし硬化させる。
【００６０】
図１９（ａ）を参照に、絶縁性基板１０の上面に接続部３５を用い表面実装部品３４を搭載する。図１９（ｂ）を参照に、ＳＯＧ（Spin on Glass）等のコーティング膜（図では、感光性エポキシ樹脂とコーティング膜とで封止材料９８として図示している）を塗布し、例えば２００℃で熱処理することにより硬化させる。コーティング膜は水分が透過するのを防止する膜である。図１９（ｃ）を参照に、絶縁性基板１０の下面に、接続部１６を用い例えば第１チップ２０をフリップチップ実装する。以上により電子部品が完成する。
【実施例１７】
【００６１】
実施例１７は、実施例１２に係る電子部品の製造方法の例である。図２０（ａ）から図２１（ｂ）は、実施例１７の製造工程を示す断面図である。図２２（ａ）から図２３（ｂ）は、実施例１７の製造工程を示す斜視図である。図２２（ａ）、図２２（ｂ）および図２３（ｂ）は上面１２０から視た斜視図であり、図２２（ｃ）、図２２（ｄ）および図２３（ａ）は下面１２２から視た斜視図である。図２０（ａ）を参照に、多層セラミック基板からなる絶縁性基板１０を作成する。図２０（ｂ）を参照に、絶縁性基板１０の上面１２０に半田からなる接続部３５を印刷法を用い形成する。インダクタ４０、キャパシタ５０および接続部５５を例えば特許文献３および４の方法を用い形成する。図２０（ｃ）および図２２（ａ）を参照に、接続部５５上に第２チップ３０をフリップチップ実装する。図２０（ｄ）および図２２（ｂ）を参照に、接続部３５上に表面実装部品３４を搭載する。
【００６２】
図２２（ｃ）は絶縁性基板１０の下面１２２である。図２１（ａ）および図２２（ｄ）を参照に、絶縁性基板１０の下面１２２に、半田等の接続部材２８を用い第１チップ２０および表面実装部品２４をフリップチップ実装する。図２３（ａ）を参照に、絶縁性基板１０の上面１２０に第１嵩上げ部６０のキャビティウォール６１を半田等の接続部７４を用い搭載する。図２１（ｂ）および図２３（ｂ）を参照に、キャビティウォール６１にステンレス等の金属製の第１蓋部７６ａを搭載する。これにより、電子部品が完成する。図２４（ａ）は完成した電子部品の上面から視た斜視図であり、図２４（ｂ）は下面から視た斜視図である。
【００６３】
実施例１７によれば、絶縁性基板１０と第１嵩上げ部６０のキャビティウォール６１とが別々のセラミック基板で形成され、半田等により接続されている。これにより、図２０（ｂ）および図２２（ａ）の接続部３５を印刷法等により形成することができる。
【００６４】
実施例１から１７において、絶縁性基板１０として多層セラミック基板を例に説明した。絶縁性基板１０としては、ＨＴＣＣまたはＬＴＣＣ等のセラミック基板をウエハ状に加工したものが好ましい。これにより、絶縁性基板１０の強度を保つことができる。また、実施例１７の図２０（ｂ）において、インダクタ４０およびキャパシタ５０を半導体プロセスを用い形成することができる。絶縁性基板１０としては、貫通電極を有するガラス基板や、高抵抗の半導体ウエハを用いることもできる。さらに、絶縁性基板１０として樹脂からなる基板やプリント基板を用いることもできる。しかしながら、キャパシタ５０の誘電体層５２（図２（ｃ）参照）を形成する際は例えば３００℃以上の高温になる。よって、絶縁性基板１０は、耐熱性の高いセラミックス、半導体またはガラスからなることが好ましい。
【００６５】
第１嵩上げ部６０および第２嵩上げ部８０もＨＴＣＣまたはＬＴＣＣ等のセラミック基板をウエハ状に加工したものが好ましい。内部配線を有する樹脂基板を用いることもできる。第１蓋部および第２蓋部もＨＴＣＣまたはＬＴＣＣ等のセラミック基板をウエハ状に加工したものが好ましい。これにより、実施例４、８、１３、１４および１５のように、第１蓋部６５および第２蓋部８５に多層の内部配線を形成することができる。また、第１蓋部６５および第２蓋部８５の外面にそれぞれ第１電極６８および第２電極８８を形成することができる。第１電極６８および第２電極８８をグリッド状に形成することにより、多くの第１電極６８および第２電極８８を設けることができる。
【００６６】
また、第１嵩上げ部６０および第２嵩上げ部８０は、絶縁性基板１０のそれぞれ上面および下面を複数区画に分割していてもよい。この場合、それぞれの区画が中空空間が形成されていてもよい。
【００６７】
絶縁性基板１０または多層配線を有する第１蓋部６５および第２蓋部８５は内部配線１４、６９および８９により、抵抗、キャパシタ、インダクタ、分布定数線路（マイクロストリップおよびカップラ等）、分布定数共振器、集中定数フィルタおよび分布定数フィルタ等の全部や一部が形成されていてもよい。また、ＩＣチップ等のアクティブ素子を内蔵していてもよい。
【００６８】
絶縁性基板１０上に形成される受動素子として、インダクタ４０およびキャパシタ５０以外に、抵抗、分布定数線路（マイクロストリップまたはカップラ等）、分布定数共振器、集中定数フィルタおよび分布定数フィルタ等の全部や一部が形成されていてもよい。
【００６９】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００７０】
【図１】図１は本発明の原理を説明する図である。
【図２】図２（ａ）から図２（ｃ）は実施例１を示す図である。
【図３】図３はインダクタの斜視図である。
【図４】図４（ａ）から図４（ｃ）は実施例２を示す図である。
【図５】図５（ａ）から図５（ｃ）は実施例３を示す図である。
【図６】図６（ａ）から図６（ｃ）は実施例４を示す図である。
【図７】図７（ａ）から図７（ｃ）は実施例５を示す図である。
【図８】図８（ａ）から図８（ｃ）は実施例６を示す図である。
【図９】図９（ａ）から図９（ｃ）は実施例７を示す図である。
【図１０】図１０（ａ）から図１０（ｃ）は実施例８を示す図である。
【図１１】図１１（ａ）から図１１（ｃ）は実施例９を示す図である。
【図１２】図１２（ａ）から図１２（ｃ）は実施例１０を示す図である。
【図１３】図１３（ａ）から図１３（ｃ）は実施例１１を示す図である。
【図１４】図１４（ａ）から図１４（ｃ）は実施例１２を示す図である。
【図１５】図１５（ａ）から図１５（ｃ）は実施例１３を示す図である。
【図１６】図１６（ａ）から図１６（ｃ）は実施例１４を示す図である。
【図１７】図１７（ａ）から図１７（ｃ）は実施例１５を示す図である。
【図１８】図１８（ａ）から図１８（ｃ）は実施例１６を示す図（その１）である。
【図１９】図１９（ａ）から図１９（ｃ）は実施例１６を示す図（その２）である。
【図２０】図２０（ａ）から図２０（ｄ）は実施例１７を示す図（その１）である。
【図２１】図２１（ａ）および図２１（ｂ）は実施例１７を示す図（その２）である。
【図２２】図２２（ａ）から図２２（ｄ）は実施例１７を示す図（その３）である。
【図２３】図２３（ａ）図および２３（ｂ）は実施例１７を示す図（その４）である。
【図２４】図２４（ａ）図および２４（ｂ）は実施例１７を示す図（その５）である。
【符号の説明】
【００７１】
１０          絶縁性基板
２０          第１チップ
３０          第２チップ
４０          インダクタ
６０          第１嵩上げ部
８０          第２嵩上げ部
１００        第３チップ
【図１】
0005154262.tif 000002
【図２】
0005154262.tif 000003
【図３】
0005154262.tif 000004
【図４】
0005154262.tif 000005
【図５】
0005154262.tif 000006
【図６】
0005154262.tif 000007
【図７】
0005154262.tif 000008
【図８】
0005154262.tif 000009
【図９】
0005154262.tif 000010
【図１０】
0005154262.tif 000011
【図１１】
0005154262.tif 000012
【図１２】
0005154262.tif 000013
【図１３】
0005154262.tif 000014
【図１４】
0005154262.tif 000015
【図１５】
0005154262.tif 000016
【図１６】
0005154262.tif 000017
【図１７】
0005154262.tif 000018
【図１８】
0005154262.tif 000019
【図１９】
0005154262.tif 000020
【図２０】
0005154262.tif 000021
【図２１】
0005154262.tif 000022
【図２２】
0005154262.tif 000023
【図２３】
0005154262.tif 000024
【図２４】
0005154262.tif 000025