(57)【特許請求の範囲】
【請求項１】
層間コンタクト構造を有する半導体装置の製造方法において、
半導体基板上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上に、アルミナまたは酸化チタンからなる第１，第２の膜の間に層間膜が形成された積層構造を形成する工程と、
形成された前記第１，第２の膜と前記層間膜とを貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを形成する工程後に、アニール処理を行って前記層間膜の脱ガスを行う工程と、
前記脱ガスを行う工程後に、前記コンタクトホール内壁面の耐湿性を向上させる工程と、
前記耐湿性を向上させる工程後に、前記コンタクトホールにプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記耐湿性を向上させる工程は、前記コンタクトホール内壁面にラジカルを照射する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記耐湿性を向上させる工程は、前記コンタクトホール内壁面にプラズマを照射する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記耐湿性を向上させる工程は、前記コンタクトホール内壁面を窒化させる工程を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記耐湿性を向上させる工程は、前記コンタクトホール内壁面上に耐湿性の被膜を形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記耐湿性の被膜は、酸化物膜、窒化物膜または炭化物膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記脱ガスを行う工程は、不活性ガス雰囲気中または減圧雰囲気中で行うことを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１，第２の膜の間に前記層間膜が形成された前記積層構造を形成する工程の前であって前記強誘電体キャパシタを形成する工程の後に、
下層配線を形成する工程を有し、
前記第１，第２の膜の間に前記層間膜が形成された前記積層構造を形成する工程においては、
形成された前記下層配線の上層に前記積層構造を形成し、
前記第１，第２の膜と前記層間膜とを貫通する前記コンタクトホールを形成する工程においては、
前記コンタクトホールを前記第１，第２の膜と前記層間膜とを貫通して前記下層配線に達するように形成し、
前記コンタクトホールに前記プラグを形成する工程の後に、
形成された前記プラグ上に上層配線を形成する工程を有することを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、層間コンタクト構造を有する、強誘電体キャパシタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、キャパシタの誘電体膜としてチタン酸ジルコン酸鉛（ＰｂＺｒ1-xＴｉxＯ3，ＰＺＴ）等の強誘電体膜を用いることが注目されてきている。このような強誘電体キャパシタを用いた強誘電体メモリ（Ferro-electric Random Access Memory，ＦｅＲＡＭ）は、高速動作が可能である、低消費電力である、書き込み／読み出し耐久性に優れる、等の特徴を有する不揮発性メモリであり、今後、更なる発展が期待されている。【０００３】
ところで、強誘電体膜は、外部から侵入する水分や水素、あるいは層間膜やＦｅＲＡＭの形成過程で生じる水分や水素によって劣化しやすいという性質を有している。そのため、通常のＦｅＲＡＭでは、強誘電体キャパシタや配線層を酸化アルミニウム（アルミナ，Ａｌ2Ｏ3）膜で覆い、水分や水素の強誘電体キャパシタへの到達をブロックする構造が用いられている（例えば特許文献１参照）。【０００４】
さらに、最近では、強誘電体キャパシタや配線層の表面のほか、異なる配線層間に水分や水素のブロック膜として平坦なアルミナ膜を形成する構造も用いられるようになってきている。
【特許文献１】特開２００５−２６８６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、異なる配線層間に水分や水素のブロック膜としてのアルミナ膜を用いる場合には、次のような問題点があった。
図３０は層間コンタクト構造の一例の要部断面模式図、図３１は層間コンタクト構造の形成過程の要部断面模式図である。【０００６】
下層配線２００と上層配線２０１は、タングステン（Ｗ）プラグ２０２によって接続されている。下層配線２００は、例えば、アルミニウム（Ａｌ）膜２００ａ、チタン（Ｔｉ）膜２００ｂ、チタンナイトライド（ＴｉＮ）膜２００ｃの積層構造で構成され、下層配線２００の表面にはアルミナ膜２０３が形成されている。このアルミナ膜２０３上には層間絶縁膜２０４が形成されており、さらにアルミナ膜２０５を介して層間絶縁膜２０６が形成されている。そして、２層の層間絶縁膜２０４，２０６と２層のアルミナ膜２０３，２０５を貫通してＷプラグ２０２が形成され、その上に上層配線２０１が形成されている。【０００７】
このような層間コンタクト構造を形成する場合には、まず、図３１に示すように、下層配線２００およびアルミナ膜２０３の形成後、層間絶縁膜２０４、アルミナ膜２０５、層間絶縁膜２０６を順に形成し、それらを貫通して下層配線２００に達するコンタクトホールを形成する。そして、図２９に示したように、そのコンタクトホールをＣＶＤ（Chemical Vapor Deposition）法を用いてＷで埋め込んでＷプラグ２０２を形成し、その上に上層配線２０１を形成する。【０００８】
ところが、コンタクトホール形成後、Ｗプラグ２０２の形成前には、その間の処理環境によっては層間絶縁膜２０４，２０６が吸湿する場合があり、特にコンタクトホール形成後に洗浄を行う場合等にはそのような吸湿が起こりやすい（図中、層間絶縁膜２０４，２０６方向の矢印。）。また、層間絶縁膜成長時にシランガスやＴＥＯＳ（Tetra EthOxy Silane）等から生成した水分が膜中に取り込まれてしまう場合もある。【０００９】
従来のアルミナ膜を設けない構造あるいは配線層間にアルミナ膜を設けない構造の場合には、コンタクトホール形成後プラグ形成前に、窒素（Ｎ2）ガス雰囲気でアニール処理を行って層間絶縁膜の脱ガスを行い、それからコンタクトホールの埋め込みを行っていた。【００１０】
一方、層間絶縁膜２０４を挟んで２枚のアルミナ膜２０３，２０５を設けた上記のような構造の場合には、仮にコンタクトホール形成後Ｗプラグ形成前に従来と同じアニール処理を行ったとしても、層間膜からの脱ガスはコンタクトホールを介して行われるため、アルミナ膜２０３，２０５に挟まれた層間絶縁膜２０４の充分な脱ガスは行えない。その結果、残った水分等が、その後にＣＶＤ法等を用いてＷプラグ２０２を形成する際の加熱によってコンタクトホール内壁から脱ガスするようになる（図中、コンタクトホール方向の矢印。）。そのため、コンタクトホール内へのＷの埋め込み不良が発生し、コンタクト抵抗の増加等の問題が発生してしまうようになる。【００１１】
本発明はこのような点に鑑みてなされたものであり、良好な層間コンタクト構造を備える高耐湿性の半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、層間コンタクト構造を有する半導体装置の製造方法において、半導体基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの上に、アルミナまたは酸化チタンからなる第１，第２の膜の間に層間膜が形成された積層構造を形成する工程と、形成された前記第１，第２の膜と前記層間膜とを貫通するコンタクトホールを形成する工程と、前記コンタクトホールを形成する工程後に、アニール処理を行って前記層間膜の脱ガスを行う工程と、前記脱ガスを行う工程後に、前記コンタクトホール内壁面の耐湿性を向上させる工程と、前記耐湿性を向上させる工程後に、前記コンタクトホールにプラグを形成する工程と、を有する半導体装置の製造方法が提供される。
【００１５】
このような半導体装置の製造方法によれば、アルミナまたは酸化チタンからなる第１，第２の膜の間に層間膜が挟まれた積層構造にコンタクトホールを形成した後に、そのコンタクトホール内壁面の耐湿性を向上させる。それにより、その後のプラグ形成時にそのコンタクトホールからの脱ガスが抑制されるようになる。
【発明の効果】
【００１７】
開示の技術により、コンタクトホール形成後のプラグ形成時にそのコンタクトホールからの脱ガスを抑えてプラグ形成不良の発生を抑制することができ、低抵抗の層間コンタクト構造を有する半導体装置が実現可能になる。
【００１８】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１９】
【図１】半導体装置形成フローの一例を示す図である。
【図２】半導体装置の構成例を示す図である。
【図３】サンプルの構成を示す図である。
【図４】第１の適用例の第１工程の要部断面模式図である。
【図５】第１の適用例の第２工程の要部断面模式図である。
【図６】第１の適用例の第３工程の要部断面模式図である。
【図７】第１の適用例の第４工程の要部断面模式図である。
【図８】第１の適用例の第５工程の要部断面模式図である。
【図９】第１の適用例の第６工程の要部断面模式図である。
【図１０】第１の適用例の第７工程の要部断面模式図である。
【図１１】第１の適用例の第８工程の要部断面模式図である。
【図１２】第１の適用例の第９工程の要部断面模式図である。
【図１３】第１の適用例の第１０工程の要部断面模式図である。
【図１４】第１の適用例の第１１工程の要部断面模式図である。
【図１５】第１の適用例の第１２工程の要部断面模式図である。
【図１６】第１の適用例の第１３工程の要部断面模式図である。
【図１７】第１の適用例の第１４工程の要部断面模式図である。
【図１８】第１の適用例の第１５工程の要部断面模式図である。
【図１９】第１の適用例の第１６工程の要部断面模式図である。
【図２０】第１の適用例の第１７工程の要部断面模式図である。
【図２１】第１の適用例の第１８工程の要部断面模式図である。
【図２２】第１の適用例の第１９工程の要部断面模式図である。
【図２３】第１の適用例の第２０工程の要部断面模式図である。
【図２４】第１の適用例についての変形例を示す要部断面模式図（その１）である。
【図２５】第１の適用例についての変形例を示す要部断面模式図（その２）である。
【図２６】第１の適用例についての変形例を示す要部断面模式図（その３）である。
【図２７】第１の適用例についての変形例を示す要部断面模式図（その４）である。
【図２８】第２の適用例のＦｅＲＡＭの要部断面模式図である。
【図２９】Ｎ2Ｏガスを用いたプラズマ窒化処理の効果の説明図である。
【図３０】層間コンタクト構造の一例の要部断面模式図である。
【図３１】層間コンタクト構造の形成過程の要部断面模式図である。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を、強誘電体キャパシタを備えた半導体装置を例に、図面を参照して詳細に説明する。
図２は半導体装置の構成例を示す図である。【００２１】
図２に示す半導体装置１は、下部電極２ａと上部電極２ｂに強誘電体膜２ｃが挟まれた構成を有する強誘電体キャパシタ２を備えている。強誘電体キャパシタ２は、第１の層間絶縁膜３で覆われ、この第１の層間絶縁膜３を貫通してＷプラグ４ａ，４ｂ，４ｃが形成されている。Ｗプラグ４ａは、強誘電体キャパシタ２の上部電極２ｂに接続されるように形成され、Ｗプラグ４ｂは、強誘電体キャパシタ２の下部電極２ａに接続されるように形成されている。また、Ｗプラグ４ｃは、例えば、この強誘電体キャパシタ２の下層に形成されたトランジスタ部（図示せず。）に接続される。これらのＷプラグ４ａ，４ｂ，４ｃ上には、それぞれ第１の配線層５ａ，５ｂ，５ｃが形成されており、第１の配線層５ａ，５ｂ，５ｃ表面と露出する第１の層間絶縁膜３表面には、強誘電体キャパシタ２への水分や水素の侵入を抑制する第１のアルミナ膜６が形成されている。【００２２】
この構造上に第２の層間絶縁膜７、第２のアルミナ膜８および第３の層間絶縁膜９が形成され、これらを貫通して第１の配線層５ｃに接続されたＷプラグ１０が形成され、このＷプラグ１０上および第３の層間絶縁膜９上に第２の配線層１１ａ，１１ｂが形成されている。同様に、この上層には、第４の層間絶縁膜１２、第３のアルミナ膜１３および第５の層間絶縁膜１４、これらを貫通して第２の配線層１１ａ，１１ｂに接続されたＷプラグ１５ａ，１５ｂが形成され、このＷプラグ１５ａ，１５ｂに接続されるように第３の配線層１６ａ，１６ｂが形成されている。そして、その上層には、第３の配線層１６ｂをパッド用に一部露出させた状態で第６の層間絶縁膜１７および保護膜１８が形成されている。【００２３】
このように、半導体装置１は、第１の配線層５ａ，５ｂ，５ｃと第２の配線層１１ａ，１１ｂの間に平坦な第２のアルミナ膜８が形成され、第２の配線層１１ａ，１１ｂと第３の配線層１６ａ，１６ｂの間にも平坦な第３のアルミナ膜１３が形成された、いわゆるダブルフラットアルミナ構造を有している。半導体装置１では、第１の配線層５ａ，５ｂ，５ｃと第１の層間絶縁膜３の表面に形成された第１のアルミナ膜６と共に、これら第２，第３のアルミナ膜８，１３によって、強誘電体キャパシタ２への水分や水素の侵入が効果的に抑制されるようになっている。【００２４】
続いて、上記構成を有する半導体装置１の形成方法の概略について述べる。
図１は半導体装置形成フローの一例を示す図である。ただし、ここでは、上記半導体装置１の第２の配線層１１ａ，１１ｂ形成までのフローを中心に説明する。【００２５】
半導体装置１の形成に当たっては、まず、トランジスタ部とその上層の強誘電体キャパシタ２を形成する（ステップＳ１）。次いで、第１の層間絶縁膜３およびそれを貫通するコンタクトホールを形成してＷプラグ４ａ，４ｂ，４ｃをそれぞれ形成し、さらに第１の配線層５ａ，５ｂ，５ｃまで形成する（ステップＳ２）。【００２６】
第１の配線層５ａ，５ｂ，５ｃの形成後は、全面に第１のアルミナ膜６を形成する（ステップＳ３）。その上に第２の層間絶縁膜７を形成し（ステップＳ４）、第２のアルミナ膜８を形成し（ステップＳ５）、第３の層間絶縁膜９を形成する（ステップＳ６）。【００２７】
そして、第３の層間絶縁膜９、第２のアルミナ膜８、第２の層間絶縁膜７および第１のアルミナ膜６を貫通して第１の配線層５ｃに達するコンタクトホールを形成した後（ステップＳ７）、アニール処理を行う（ステップＳ８）。このアニール処理は、例えば、Ｎ2やアルゴン（Ａｒ）等の不活性ガス雰囲気中あるいは真空中、所定の時間、所定の温度で行う。このアニール処理の条件およびその効果については後述する。【００２８】
アニール処理後は、グルーレイヤの形成を行った後（ステップＳ９）、コンタクトホールをＷで埋め込み、そのＷをエッチバックしてＷプラグ１０を形成し（ステップＳ１０）、第２の配線層１１ａ，１１ｂを形成する（ステップＳ１１）。【００２９】
第２の配線層１１ａ，１１ｂの形成後は、上記ステップＳ４〜Ｓ１１の例に従い、第４の層間絶縁膜１２、第３のアルミナ膜１３、第５の層間絶縁膜１４およびＷプラグ１５ａ，１５ｂを形成して、第３の配線層１６ａ，１６ｂまで形成する。そして、最後に、第６の層間絶縁膜１７および保護膜１８を形成し、それらを一部除去して第３の配線層１６ｂを部分的に露出させ、パッド部を形成する。【００３０】
ここで、上記ステップＳ８のアニール処理についてより詳細に説明する。
第３の層間絶縁膜９、第２のアルミナ膜８、第２の層間絶縁膜７および第１のアルミナ膜６を貫通して第１の配線層５ｃに達するコンタクトホールの形成後でグルーレイヤの形成前に行うアニール処理は、上記のように、例えば、Ｎ2やＡｒ等の不活性ガス雰囲気中、所定の時間、所定の温度で行う。以下に、アニール処理条件について検討した結果について述べる。【００３１】
図３はサンプルの構成を示す図である。ただし、図３では、図２に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
アニール処理条件を検討するに当たり、ここではこの図３に示すような構造を有するサンプルを用いた。図３に示すサンプル２０は、上記ステップＳ２において第１の配線層５ａ，５ｂ，５ｃをそれぞれＡｌ膜２１、Ｔｉ膜２２、ＴｉＮ膜２３が積層された構造で形成し（第１の配線層５ｃのみ図示。）、上記ステップＳ３〜Ｓ６で述べたようにその上に第１のアルミナ膜６、第２の層間絶縁膜７、第２のアルミナ膜８および第３の層間絶縁膜９を形成し、上記ステップＳ７で述べたように第１の配線層５ｃに達するコンタクトホール１０ａを形成している。ただし、このサンプル２０では、図３に示したように、上記ステップＳ７で形成されるコンタクトホール１０ａを第１の配線層５ｃに対して意図的に位置ずれさせ、その後のステップＳ９〜Ｓ１１で形成されるＷプラグ１０に、より未形成部分が発生しやすい構造にしている。なお、サンプル２０には６インチウェハを用い、コンタクトホール１０ａの位置ずれ量は、その平均値を約１３０ｎｍとした。【００３２】
このようなサンプル２０を用い、コンタクトホール１０ａ形成後のアニール処理の時間と温度について検討した。結果を表１および表２に示す。【００３３】
【表１】
0005309988.tif 000002
【００３４】
【表２】
0005309988.tif 000003
表１には、Ｎ2雰囲気中、アニール処理温度が３５０℃で、アニール処理時間を６０分、１２０分、１８０分、２４０分としたときの、それぞれの条件でのＷプラグ１０の未形成部分の発生個数を示している。また、表２には、Ｎ2雰囲気中、アニール処理時間が１２０分で、アニール処理温度を３５０℃、３７５℃、４００℃としたときの、それぞれの条件でのＷプラグ１０の未形成部分の発生個数を示している。なお、Ｗプラグ１０の未形成部分の発生個数は、光学的欠陥検査装置を用いて測定した。【００３５】
表１より、アニール処理時間については、６０分、１２０分、１８０分、２４０分で、Ｗプラグ１０の未形成部分の発生個数がそれぞれ９２個、４９個、１個、１３個であった。サンプル２０がＷプラグ１０に未形成部分の発生しやすい構造であるにもかかわらず、アニール処理時間が１２０分、１８０分、２４０分ではその発生個数がそれぞれ４９個、１個、１３個で少ないことがわかる。このように、アニール処理温度が３５０℃である場合には、そのアニール処理時間を１２０分〜２４０分の範囲とすれば、Ｗプラグ１０の未形成部分の発生を抑制することができる。特に、アニール処理時間を１８０分〜２４０分の範囲としたときには、上記構造にもかかわらずＷプラグ１０の未形成部分の発生個数が非常に少なく、アニール処理時間を１８０分としたときには、Ｗプラグ１０の未形成部分の発生個数が最小になる。【００３６】
また、表２より、アニール処理温度については、３５０℃、３７５℃、４００℃で、Ｗプラグ１０の未形成部分の発生個数がそれぞれ２６個、０個、０個であった。サンプル２０がＷプラグ１０に未形成部分の発生しやすい構造であるにもかかわらず、アニール処理温度が３５０℃〜４００℃の範囲ではＷプラグ１０の未形成部分の発生個数が少ないことがわかる。このように、アニール処理時間が１２０分である場合には、そのアニール処理温度を３５０℃〜４００℃の範囲とすれば、Ｗプラグ１０の未形成部分の発生を抑制することができる。特に、アニール処理温度を３７５℃〜４００℃の範囲としたときには、上記構造にもかかわらずＷプラグ１０の未形成部分が発生せず、非常に有効である。【００３７】
この表２に示したような効果は、アニール処理温度が４００℃〜５００℃の範囲でも同様に確認された。それ以上の温度でもＷプラグ１０の未形成部分の発生を抑制することは可能であるが、コンタクトホール１０ａ下部の第１の配線層５ｃに上記のようにＡｌ膜２１を用いる場合には、Ａｌの融点が６６０℃程度であるため、アニール処理温度をそれ以下に設定する必要がある。【００３８】
また、表１および表２に示したような効果は、Ａｒ雰囲気や真空中でも同様に認められた。
以上の知見に基づいた条件でアニール処理を行い、その後Ｗプラグ１０を形成することにより、Ｗプラグ１０形成前のコンタクトホールに位置ずれがない場合は勿論のこと、仮に位置ずれがあったとしても、Ｗプラグ１０に未形成部分のない、あるいは極めて少ない、良好なＷプラグ１０の形成が可能であるということができる。【００３９】
このようなコンタクトホール１０ａ形成後に行うアニール処理の雰囲気は、上記のように不活性ガス雰囲気中や真空中で行うことが望ましい。強誘電体キャパシタ２を有する半導体装置１を形成する際には、必要に応じ適当な段階で、強誘電体キャパシタ２の劣化を回復するために、酸素（Ｏ2）等の酸化性ガスを含む雰囲気で回復アニール処理が行われることがある。しかしながら、このようにコンタクトホール１０ａ形成後に行うアニール処理を酸化性ガスを含む雰囲気で行うと、コンタクトホール１０ａの底に露出する第１の配線層５ｃのＴｉＮ膜２３等が酸化して配線抵抗が増大してしまうおそれがある。通常、アニール処理後のコンタクトホール１０ａにグルーレイヤおよびＷプラグ１０を形成する前には、Ａｒガス等を用いたスパッタエッチングが行われ、ある程度の酸化物は除去されるが、それでも第１の配線層５ｃの酸化による配線抵抗の増大は無視できない。そのため、前述のように、ここでのアニール処理は、不活性ガス雰囲気中や真空中で行うことが望ましい。【００４０】
なお、ここでは、第１の配線層５ｃに接続するＷプラグ１０の形成前に行うアニール処理を例にして述べたが、同様のアニール処理を第２の配線層１１ａ，１１ｂに接続するＷプラグ１５ａ，１５ｂの形成前に行うことも可能であり、その場合も上記同様の効果を得ることが可能である。【００４１】
ここでは、第１の配線層５ｃに接続するＷプラグ１０の形成前や、第２の配線層１１ａ，１１ｂに接続するＷプラグ１５ａ，１５ｂの形成前に、所定条件のアニール処理を行う場合について述べた。このほか、Ｗプラグ１０，１５ａ，１５ｂの形成不良を抑制するためには、Ｗプラグ１０，１５ａ，１５ｂの形成前に、それらを形成するコンタクトホールの内壁面に対し、例えばプラズマ窒化処理を行うようにしてもよい。このようなプラズマ窒化処理が行われると、コンタクトホール内壁面が窒化され、その耐湿性が向上するようになる。それにより、Ｗプラグ１０，１５ａ，１５ｂの形成時には、第２，第３，第４の層間絶縁膜７，９，１２からコンタクトホール内への脱ガスが抑えられるようになり、Ｗプラグ１０，１５ａ，１５ｂの形成不良が効果的に抑制されるようになる。【００４２】
なお、このようなコンタクトホール内壁面に対する表面処理は、プラズマ窒化処理に限定されるものではなく、コンタクトホール内壁面の耐湿性を向上させるものであれば、その他の表面処理方法を用いても構わない。【００４３】
コンタクトホール内壁面に対する表面処理としてプラズマ処理を行う場合には、一酸化二窒素（Ｎ2Ｏ），Ｎ2，Ｏ2等のガスを用いることができる。これらのガスのように、その組成にＮまたはＯの少なくとも一方の元素が含まれたガスは、コンタクトホール内壁面の耐湿性の向上に有効に働く。【００４４】
このようなガスを用いてプラズマ処理を行う場合、処理基板の層間絶縁膜へのコンタクトホール形成後、そのコンタクトホールへのＷプラグの形成前に、その処理基板を加熱しながらプラズマの照射を行うと、その処理効果をより向上させることが可能である。また、同時に、そのプラズマ照射時の処理基板の加熱によって、その層間絶縁膜からの脱ガスも起こるため、その処理効果はいっそう高いものとなる。プラズマ処理の場合、処理基板の加熱温度は、強誘電体キャパシタの劣化を考慮し、４００℃程度までとすることが好ましく、３５０℃程度かそれより低い温度とすることがより好ましい。【００４５】
プラズマ処理条件は、例えばＮ2Ｏガスを用いたプラズマ処理の場合、処理基板温度３５０℃、チャンバ内圧力３Ｔｏｒｒ、電力３００ワット、Ｎ2Ｏガス流量７００ｓｃｃｍ、Ｎ2ガス流量２００ｓｃｃｍの条件とすることができる。なお、流量単位ｓｃｃｍは、０℃，１０１．３ｋＰａでの流量ｍＬ／ｍｉｎの換算値である。また、１Ｔｏｒｒは、約１３３．３２２Ｐａである。【００４６】
ここで、図３に示したサンプル２０を用い、コンタクトホール１０ａの内壁面に対してＮ2Ｏガスを用いたプラズマ処理を行った場合の効果について説明する。
図２９はＮ2Ｏガスを用いたプラズマ処理の効果の説明図である。【００４７】
サンプル２０にＮ2Ｏガスを用いたプラズマ処理を適用するに際し、ここでは、コンタクトホール１０ａの形成後、まず、従来行われていたのと同じ条件のアニール処理を行ってから、コンタクトホール１０ａの内壁面に対し、プラズマ処理を行った。【００４８】
ここでは、そのプラズマ処理の条件として、上記条件（処理基板温度３５０℃、チャンバ内圧力３Ｔｏｒｒ、電力３００ワット、Ｎ2Ｏガス流量７００ｓｃｃｍ、Ｎ2ガス流量２００ｓｃｃｍ）を用い、そのときのプラズマ照射時間を、図２９に示したように、８分、４分、２分に設定した。なお、図２９中、０分は、プラズマ処理を行わなかった場合（従来のアニール処理のみ行った場合）を示している。【００４９】
サンプル２０に対するプラズマ処理の効果は、処理後のコンタクトホール１０ａにＷプラグ１０の形成を行い、そのコンタクト抵抗を測定することによって評価した。なお、コンタクトホール１０ａ内壁面に対するプラズマ処理後には、スパッタエッチングを行って第１の配線層５ｃ上の窒化物や酸化物を除去してその表面を露出させた後、グルーレイヤを形成し、Ｗプラグ１０を形成した。【００５０】
また、サンプル２０に対するプラズマ処理の効果は、Ｗプラグ１０の未形成部分の発生個数によっても評価した。なお、Ｗプラグ１０の未形成部分の発生個数は、光学的欠陥検査装置を用いて測定した。図２９中に示した個数（個）は、各プラズマ照射時間でのＷプラグ１０の未形成部分の発生個数である。【００５１】
図２９より、プラズマ照射時間が０分の場合、すなわちプラズマ処理を行わなかった場合には、複数のコンタクトホール１０ａについて、コンタクト抵抗値が大きくばらつき、Ｗプラグ１０の未形成部分の発生個数は、７０個であった。【００５２】
プラズマ照射時間を８分とすると、複数のコンタクトホール１０ａについて、コンタクト抵抗値が非常に安定し、Ｗプラグ１０の未形成部分の発生個数を２個と非常に少なくすることができた。【００５３】
プラズマ照射時間を４分としたときも同様、コンタクト抵抗値は非常に安定し、Ｗプラグ１０の未形成部分の発生個数は、２個であった。
また、プラズマ照射時間を２分としたときには、プラズマ処理を行わなかった場合に比べると効果は認められるものの、コンタクト抵抗値にばらつきが見られ、Ｗプラグ１０の未形成部分の発生個数は、２６個となった。【００５４】
この図２９に示した結果より、サンプル２０がＷプラグ１０に未形成部分の発生しやすい構造であるにもかかわらず、Ｎ2Ｏガスを用いたプラズマ処理が、コンタクトホール１０ａの内壁面の耐湿性向上に効果的であるということができ、特に、プラズマ照射時間を２分以上、好ましくは４分以上とすれば、充分な効果を得ることができる。また、このようなＮ2Ｏガスを用いたプラズマ処理では、長くても８分程度のプラズマ照射を行えば、コンタクトホール１０ａの内壁面の耐湿性向上に充分な効果を得ることができる。【００５５】
なお、耐湿性向上に有効なガスを用いたプラズマ処理では、そのガス種によらず、この図２９に示したのと同様の結果が得られ、いずれのガスを用いた場合にも、数分程度のプラズマ照射でコンタクトホール内壁面の耐湿性を向上させることが可能である。【００５６】
このように、上記のような最適条件のアニール処理と同様、ＮやＯを含有するプラズマを用いた処理によっても、Ｗプラグの形成不良の発生を効果的に抑制することができる。さらに、このようなプラズマ処理は、その処理自体は数分程度と非常に短時間で行うことが可能であり、効率的にＷプラグの形成不良の発生を抑制することができ、半導体製造プロセスのスループット向上に寄与できる。【００５７】
なお、コンタクトホール内壁面に対する表面処理としては、ここで述べたようなプラズマ処理のほか、ラジカルアッシング装置等を用い、ラジカルによってコンタクトホール内壁面を処理する方法も有効である。このようなラジカル処理は、例えば、Ｏ2ガスを用い、処理基板温度２７０℃、チャンバ内圧力１．５Ｔｏｒｒ、電力１７００ワット、Ｏ2ガス流量２５００ｓｃｃｍ、Ｎ2ガス流量４５０ｓｃｃｍの条件で行うことができる。ラジカルは方向性を持たないため、コンタクトホール内壁面に一様にラジカルが付着しやすく、効果的な表面処理を行うことが可能である。【００５８】
プラズマ処理、ラジカル処理のいずれについても、その表面処理を、層間絶縁膜に配線層に通じるコンタクトホールを形成した後に行った場合には、Ａｒガス等を用いたスパッタエッチングにより配線層上に生成された窒化物や酸化物を除去してその表面を露出させ、それから常法に従って、グルーレイヤおよびＷプラグの形成を行うようにする。【００５９】
また、コンタクトホール内壁面に対する表面処理としては、このようなプラズマ処理やラジカル処理のほかにも、コンタクトホール内壁面を耐湿性でかつ絶縁性を有する膜(アルミナ膜、酸化チタン（ＴｉＯ2）膜、窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜、窒化ホウ素（ＢＮ）膜、シリコンカーバイド（ＳｉＣ）膜、カーボン（Ｃ）膜等の酸化物膜、窒化物膜、炭化物膜等)で被覆することのできる種々の処理方法を用いることが可能である。例えば、コンタクトホール内壁面にＣＶＤ法を用いて薄いＳｉＮを成膜して耐湿性を向上させる等の方法を用いることもできる。なお、このような絶縁膜形成処理によってコンタクトホール内壁面と共にコンタクトホール底の配線層上に形成された絶縁膜は、その他の表面処理のときと同じく、グルーレイヤおよびＷプラグの形成前に、Ａｒガス等を用いたスパッタエッチングによりその配線層上から除去すればよい。【００６０】
なお、以上のような表面処理は、従来行われていたのと同じ条件のアニール処理後に行うことが可能である。
また、以上のような表面処理は、上記のような最適化した条件のアニール処理後に行うようにしてもよい。この場合、アニール処理によってコンタクトホール形成後の層間絶縁膜からの脱ガスを効果的に行うと共に、その後の表面処理によって層間絶縁膜内に残る水分等がＷプラグの形成時に脱ガスされるのを効果的に抑制することが可能になる。【００６１】
また、以上のような表面処理は、それらのアニール処理を経ずに、層間絶縁膜へのコンタクトホールの形成に続けて行うようにしてもよい。この場合、アニール処理工程を省略することができるため、製造の効率化を図ることが可能になる。【００６２】
以下に、上記のアニール処理あるいは表面処理を種々の形態の半導体装置形成に適用した例について、具体的に説明する。
まず、第１の適用例について説明する。ここでは、プレーナ型キャパシタ構造を有するＦｅＲＡＭを例に、その形成フローおよび構成の一例について述べる。【００６３】
図４は第１の適用例の第１工程の要部断面模式図である。
半導体基板として例えばシリコン（Ｓｉ）基板３０を用い、まず、その表層にＬＯＣＯＳ（LOCal Oxidation of Silicon）法で素子領域を画定するための素子分離領域３１を形成する。素子領域に所定導電型のウェル３２を形成した後、ゲート絶縁膜３３を介して、ゲート長約３６０ｎｍのゲート電極３４を形成する。【００６４】
ゲート絶縁膜３３は、例えば膜厚約６ｎｍ〜７ｎｍの酸化シリコン（ＳｉＯ2）膜で形成することができ、また、ゲート電極３４は、膜厚約５０ｎｍのアモルファスシリコン層上に膜厚約１５０ｎｍのタングステンシリサイド（ＷＳｉ）層を形成して構成することができる。【００６５】
そして、このようなゲート電極３４側壁に例えば膜厚約４５ｎｍのＳｉＯ2膜からなるサイドウォール絶縁膜３５を形成し、ゲート電極３４両側のＳｉ基板３０内にソース拡散層３６およびドレイン拡散層３７を形成する。このようにして、Ｓｉ基板３０を用いて４つのトランジスタ部３８を形成する。【００６６】
図５は第１の適用例の第２工程の要部断面模式図である。
トランジスタ部３８形成後の表面に層間絶縁膜として、ＣＶＤ法を用いて膜厚約２００ｎｍのＳｉＯＮ膜３９を形成する。さらに、このＳｉＯＮ膜３９上に、ＴＥＯＳを用いたＣＶＤ法により、膜厚約６００ｎｍのＮＳＧ（Non Silicate Glass）膜を形成し、それをＣＭＰ（Chemical Mechanical Polishing）処理によって約２００ｎｍ研磨し、表面を平坦化した膜厚約４００ｎｍのＴＥＯＳ−ＮＳＧ膜４０を形成する。【００６７】
図６は第１の適用例の第３工程の要部断面模式図である。
ＴＥＯＳ−ＮＳＧ膜４０の形成後は、さらにその上に、同様にして膜厚約１００ｎｍのＴＥＯＳ−ＮＳＧ膜４１を形成する。そして、ＴＥＯＳ−ＮＳＧ膜４０，４１の脱ガス処理のために、例えば、Ｎ2雰囲気中、約６５０℃で約３０分のアニール処理を行う。【００６８】
このアニール処理後、ＴＥＯＳ−ＮＳＧ膜４１上に、ＰＶＤ（Physical Vapor Deposition）法を用いて膜厚約２０ｎｍのアルミナ膜４２を形成する。その後、ＲＴＡ（Rapid Thermal Anneal）装置を用い、Ｏ2雰囲気中、約６５０℃で約６０秒のアニール処理を行う。【００６９】
図７は第１の適用例の第４工程の要部断面模式図である。
アニール処理後のアルミナ膜４２上に、ＰＶＤ法を用いて膜厚約１５５ｎｍの白金（Ｐｔ）膜４３を形成し、さらにこのＰｔ膜４３上に、ＰＶＤ法を用いて膜厚約１５０ｎｍ〜約２００ｎｍのＰＺＴ膜４４を形成する。ＰＺＴ膜４４の形成後は、例えば、ＲＴＡ装置を用い、Ｏ2雰囲気中（Ｏ2流量０．０２５Ｌ／ｍｉｎ）、約５８５℃で約９０秒のアニール処理を行う。【００７０】
次いで、そのＰＺＴ膜４４上に、ＰＶＤ法を用いて膜厚約５０ｎｍの酸化イリジウム（ＩｒＯ2）膜を形成し、再度、ＲＴＡ装置を用いて、Ｏ2雰囲気中（Ｏ2流量０．０２５Ｌ／ｍｉｎ）、約７２５℃で約２０秒のアニール処理を行う。そして、そのＩｒＯ2膜上に再度、ＰＶＤ法を用いてＩｒＯ2膜を形成することにより、合計膜厚約２５０ｎｍのＩｒＯ2膜４５を形成する。【００７１】
図８は第１の適用例の第５工程の要部断面模式図である。
ＩｒＯ2膜４５の形成後は、フォトレジストを形成し、ＩｒＯ2膜４５をエッチングする。これにより、ＩｒＯ2からなる上部電極４５ａを形成する。【００７２】
その後、ＰＺＴ膜４４の回復のために、縦型炉を用い、Ｏ2雰囲気中（Ｏ2流量２０Ｌ／ｍｉｎ）、約６５０℃で約６０分のアニール処理を行う。そして、フォトレジストを形成してＰＺＴ膜４４をエッチングした後、再度、縦型炉を用い、Ｏ2雰囲気中（Ｏ2流量２０Ｌ／ｍｉｎ）、約３５０℃で約６０分のアニール処理を行う。これにより、ＰＺＴからなる強誘電体膜４４ａを形成する。【００７３】
その後は、強誘電体膜４４ａの保護のため、ＰＶＤ法を用いて全面に膜厚約５０ｎｍのアルミナ膜を形成し（図示せず。）、さらに、縦型炉を用いて、Ｏ2雰囲気中（Ｏ2流量２０Ｌ／ｍｉｎ）、約５５０℃で約６０分程度のアニール処理を行う。【００７４】
図９は第１の適用例の第６工程の要部断面模式図である。
次いで、フォトレジストを形成してＰｔ膜４３をエッチングし、Ｐｔからなる下部電極４３ａを形成する。これにより、強誘電体膜４４ａが上部電極４５ａと下部電極４３ａによって挟まれた強誘電体キャパシタが構成される。【００７５】
その後は、強誘電体膜４４ａの回復のために、縦型炉を用いて、Ｏ2雰囲気中（Ｏ2流量２０Ｌ／ｍｉｎ）、約６５０℃で約６０分のアニール処理を行う。そして、強誘電体キャパシタの保護のため、ＰＶＤ法を用いて全面に膜厚約２０ｎｍのアルミナ膜を形成し（図示せず。）、さらに、縦型炉を用いて、Ｏ2雰囲気中（Ｏ2流量２０Ｌ／ｍｉｎ）、約５５０℃で約６０分のアニール処理を行う。【００７６】
その後、その強誘電体キャパシタを完全に覆うように、ＣＶＤ法を用いて膜厚約１５００ｎｍのＴＥＯＳ−ＮＳＧ膜４６を形成し、ＣＭＰ処理によってその表面を平坦化する。
図１０は第１の適用例の第７工程の要部断面模式図である。【００７７】
ＴＥＯＳ−ＮＳＧ膜４６の形成後は、その表面を窒化する（窒化膜は図示せず。）。窒化は、例えばＣＶＤ装置を用いてＮ2Ｏプラズマを約３５０℃で約２分間照射するプラズマアニールによって行うことができる。その後は、その窒化後の表面にフォトレジスト４７を形成してエッチングを行い、トランジスタ部３８の所定領域に達するコンタクトホール４８を形成する。【００７８】
図１１は第１の適用例の第８工程の要部断面模式図である。
コンタクトホール４８の形成後は、フォトレジスト４７を除去した後、ＰＶＤ法を用いて全面に膜厚約２０ｎｍのＴｉ膜および膜厚約５０ｎｍのＴｉＮ膜を順に形成し、バリアメタル膜を形成する（図示せず。）。【００７９】
バリアメタル膜の形成後、ＣＶＤ法を用いて全面に膜厚約５００ｎｍのＷ膜を形成し、コンタクトホール４８以外に形成されたＷ膜をＣＭＰ処理によって研磨する。これにより、コンタクトホール４８にＷが埋め込まれ、Ｗプラグ４９が形成される。【００８０】
研磨後、ＴＥＯＳ−ＮＳＧ膜４６表面を再度、Ｎ2Ｏプラズマを約３５０℃で約２分間照射するプラズマアニールによって窒化し（窒化膜は図示せず。）、その上に、ＣＶＤ法を用いて膜厚約１００ｎｍのＳｉＯＮ膜５０を形成する。【００８１】
図１２は第１の適用例の第９工程の要部断面模式図である。
ＳｉＯＮ膜５０上にレジストパターンを形成し（図示せず。）、それをマスクにして上部電極４５ａと下部電極４３ａに通じるコンタクトホール５１をエッチングにより形成する。その後は、強誘電体膜４４ａの回復アニール処理を、縦型炉を用い、Ｏ2雰囲気中（Ｏ2流量２０Ｌ／ｍｉｎ）、約５００℃で約６０分の条件で行う。【００８２】
コンタクトホール５１の形成後は、エッチング処理によってＳｉＯＮ膜５０を全面エッチバックする。
図１３は第１の適用例の第１０工程の要部断面模式図である。【００８３】
ＳｉＯＮ膜５０のエッチング処理後、コンタクトホール５１内、Ｗプラグ４９上およびＴＥＯＳ−ＮＳＧ膜４６上に、ＰＶＤ法を用いて膜厚約５５０ｎｍのアルミニウム銅（Ａｌ−Ｃｕ）膜、膜厚約５ｎｍのＴｉ膜、膜厚約１５０ｎｍのＴｉＮ膜を順に形成した積層膜５２を形成する。【００８４】
図１４は第１の適用例の第１１工程の要部断面模式図である。
積層膜５２の形成後、所定のレジストパターンを形成し、それをマスクにしてエッチングを行い、第１の配線層５２ａを形成する。また、同時に、最終的にパッド部が接続されるようになる領域の外側と内側にそれぞれパッド外耐湿リング５２ｂ、パッド内耐湿リング５２ｃを形成する。その後は、縦型炉を用いて、Ｎ2雰囲気中（Ｎ2流量２０Ｌ／ｍｉｎ）、約３５０℃で約３０分のアニール処理を行う。【００８５】
アニール処理後、第１の配線層５２ａおよびＴＥＯＳ−ＮＳＧ膜４６上に、ＰＶＤ法を用いて膜厚約２０ｎｍのアルミナ膜５３を形成する。
図１５は第１の適用例の第１２工程の要部断面模式図である。【００８６】
アルミナ膜５３上に、ＣＶＤ法を用いて膜厚約２６００ｎｍのＴＥＯＳ−ＮＳＧ膜５４を形成し、ＣＭＰ処理によってその平坦化を行う。その後、ＴＥＯＳ−ＮＳＧ膜５４表面を、Ｎ2Ｏプラズマを約３５０℃で約４分間照射するプラズマアニールによって窒化し（窒化膜は図示せず。）、続いて、ＣＶＤ法を用いて膜厚約１００ｎｍのＴＥＯＳ−ＮＳＧ膜５５を形成する。そして、このＴＥＯＳ−ＮＳＧ膜５５上に、ＰＶＤ法を用いて膜厚約５０ｎｍのアルミナ膜５６を形成する。【００８７】
このアルミナ膜５６上には、ＣＶＤ法を用いて膜厚約１００ｎｍのＴＥＯＳ−ＮＳＧ膜５７を形成し、その後、その表面は、Ｎ2Ｏプラズマを約３５０℃で約２分間照射するプラズマアニールによって窒化する（窒化膜は図示せず。）。【００８８】
図１６は第１の適用例の第１３工程の要部断面模式図である。
ＴＥＯＳ−ＮＳＧ膜５７表面の窒化後は、第１の配線層５２ａおよびパッド外耐湿リング５２ｂに通じるコンタクトホール５８を形成する。このコンタクトホール５８の形成の際は、まず、所定のレジストパターンを形成し、それをマスクにして、ＴＥＯＳ−ＮＳＧ膜５４，５５，５７およびアルミナ膜５３，５６をエッチングする。【００８９】
次いで、このようにしてコンタクトホール５８を形成した後に、所定条件のアニール処理を行う。このアニール処理は、上記の表１および表２の知見に基づき、その条件を設定する。すなわち、２枚のアルミナ膜５３，５６で挟まれたＴＥＯＳ−ＮＳＧ膜５４，５５から効果的に脱ガスが行われ、後にコンタクトホール５８をＷで埋め込んだときに、コンタクトホール５８内のＷプラグに未形成部分が多く発生しないような条件とする。【００９０】
図１７は第１の適用例の第１４工程の要部断面模式図である。
コンタクトホール５８の形成後、所定のアニール処理を行った後は、まず、ＰＶＤ法を用いて全面に膜厚約５０ｎｍのＴｉＮ膜をバリアメタル膜として形成し（図示せず。）、その上に、ＣＶＤ法を用いて膜厚約６５０ｎｍのＷ膜を形成する。そして、そのＷ膜を全面エッチバックする、あるいはＣＭＰ処理によって平坦化することにより、Ｗプラグ５９を形成する。【００９１】
図１８は第１の適用例の第１５工程の要部断面模式図である。
Ｗプラグ５９の形成後は、第１の配線層５２ａと同様にして２層目の配線層を形成する。まず、ＰＶＤ法を用いて膜厚約５５０ｎｍのＡｌ−Ｃｕ膜、膜厚約５ｎｍのＴｉ膜、膜厚約１５０ｎｍのＴｉＮ膜を順に形成した積層膜６０を形成する。【００９２】
図１９は第１の適用例の第１６工程の要部断面模式図である。
積層膜６０の形成後、所定のレジストパターンを形成してエッチングを行い、第２の配線層６０ａを形成する。また、同時に、最終的にパッド部が接続されるようになる領域の外側と内側にそれぞれパッド外耐湿リング６０ｂ、パッド内耐湿リング６０ｃを形成する。その後は、ＣＶＤ法を用いて全面に膜厚約２２００ｎｍのＴＥＯＳ−ＮＳＧ膜６１を形成し、ＣＭＰ処理によってその平坦化を行う。そして、ＴＥＯＳ−ＮＳＧ膜６１表面を、Ｎ2Ｏプラズマを約３５０℃で約４分間照射するプラズマアニールによって窒化した後（窒化膜は図示せず。）、ＣＶＤ法を用いて膜厚約１００ｎｍのＴＥＯＳ−ＮＳＧ膜６２を形成し、さらにその表面を、Ｎ2Ｏプラズマを約３５０℃で約２分間照射するプラズマアニールによって窒化する（窒化膜は図示せず。）。【００９３】
図２０は第１の適用例の第１７工程の要部断面模式図である。
ＴＥＯＳ−ＮＳＧ膜６２表面の窒化後は、第２の配線層６０ａ、パッド外耐湿リング６０ｂおよびパッド内耐湿リング６０ｃに通じるコンタクトホールを形成し、ＰＶＤ法を用いて全面に膜厚約５０ｎｍのＴｉＮ膜をバリアメタル膜として形成する（図示せず。）。そして、その上に、ＣＶＤ法を用いて膜厚約６５０ｎｍのＷ膜を形成し、それを全面エッチバックする、あるいはＣＭＰ処理によって平坦化することにより、Ｗプラグ６３を形成する。【００９４】
図２１は第１の適用例の第１８工程の要部断面模式図である。
Ｗプラグ６３の形成後は、同様にして３層目の配線層を形成する。まず、ＰＶＤ法を用いて膜厚約５００ｎｍのＡｌ−Ｃｕ膜、膜厚約１５０ｎｍのＴｉＮ膜を順に形成した積層膜６４を形成する。【００９５】
図２２は第１の適用例の第１９工程の要部断面模式図である。
積層膜６４の形成後、所定のレジストパターンを形成してエッチングを行い、第３の配線層６４ａを形成する。また、同時に、最終的にパッド部が接続されるようになる領域の外側と内側にそれぞれパッド外耐湿リング６４ｂ、パッド内耐湿リング６４ｃを形成する。その後は、ＣＶＤ法を用いて全面に膜厚約１００ｎｍのＴＥＯＳ−ＮＳＧ膜６５を形成し、ＣＭＰ処理によってその平坦化を行う。そして、ＴＥＯＳ−ＮＳＧ膜６５表面を、Ｎ2Ｏプラズマを約３５０℃で約２分間照射するプラズマアニールによって窒化した後（窒化膜は図示せず。）、ＣＶＤ法を用いて膜厚約３５０ｎｍのＳｉＮ膜６６を形成する。【００９６】
図２３は第１の適用例の第２０工程の要部断面模式図である。
まず、ＳｉＮ膜６６上にレジストパターンを形成し（図示せず。）、パッド部形成領域のＳｉＮ膜６６、ＴＥＯＳ−ＮＳＧ膜６５、および第３の配線層６４ａ上部のＴｉＮ膜をエッチングして、開口部を形成する。【００９７】
その後、その開口部を除く領域に膜厚約３μｍの感光性ポリイミドを塗布・パターニングする。なお、このとき感光性ポリイミドに代えて非感光性ポリイミドを用いる場合には、非感光性ポリイミドを塗布した後、その上にレジストパターンを形成し専用現像液を用いて非感光性ポリイミドを溶解する。ポリイミドのパターニング後は、横型炉を用い、Ｎ2雰囲気中（Ｎ2流量１００Ｌ／ｍｉｎ）、約３１０℃で約４０分のアニール処理を行い、そのポリイミドを硬化させて保護膜６７を形成する。【００９８】
これにより、パッド部６８、ＦｅＲＡＭセル部６９、ロジック回路部７０およびその他の周辺回路部７１で構成されるＦｅＲＡＭ８０が形成される。
このＦｅＲＡＭ８０は、第１の配線層５２ａ表面にアルミナ膜５３が形成され、その上にＴＥＯＳ−ＮＳＧ膜５４，５５を介して、もう１枚のアルミナ膜５６が形成された構造を有している。このような構造に対し、第１の配線層５２ａに通じるコンタクトホール５８を形成し、その後、上記の表１および表２の知見に基づいた所定条件のアニール処理を行う。これにより、Ｗプラグ５９の形成不良が効果的に抑制されたＦｅＲＡＭ８０を形成することができる。【００９９】
なお、Ｗプラグ５９の形成不良を抑制するためには、前述のように、このような所定条件のアニール処理に代えて、あるいは適当な条件のアニール処理（上記の所定条件のアニール処理、従来から行われている条件のアニール処理等。）の後に、Ｗプラグ５９形成前のコンタクトホール５８内壁面に対し、その耐湿性を向上させる表面処理、例えば、プラズマ窒化処理のようなプラズマ処理、ラジカル処理、絶縁膜形成処理等を行うようにしてもよい。【０１００】
また、水分や水素のブロック膜として機能するアルミナ膜の形成位置（形成層）は、上記の例に限定されるものはない。また、その形成位置に応じ、それらに挟まれる層間絶縁膜の脱ガスのためのアニール処理を行うタイミング、あるいはコンタクトホール内壁面の耐湿性向上のための表面処理を行うタイミングも変わってくる。水分や水素をブロックするためのアルミナ膜は、例えば、次の図２４から図２７に示すような位置に形成することも可能である。【０１０１】
図２４から図２７は第１の適用例についての変形例を示す要部断面模式図である。なお、図２４から図２７では、図４から図２３に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。【０１０２】
図２４には、上記の図２３に示したアルミナ膜５３に代えて、ＴＥＯＳ−ＮＳＧ膜５４，５５間にアルミナ膜５３ａを形成し、ＴＥＯＳ−ＮＳＧ膜５５上にもう１枚のアルミナ膜５６を形成した場合を示している。【０１０３】
この図２４に示すような構造を形成する場合には、第１の配線層５２ａの形成後に、ＴＥＯＳ−ＮＳＧ膜５４を形成し、アルミナ膜５３ａを形成し、ＴＥＯＳ−ＮＳＧ膜５５、アルミナ膜５６およびＴＥＯＳ−ＮＳＧ膜５７を形成する。そして、Ｗプラグ５９形成用のコンタクトホール５８の形成後に、所定条件のアニール処理を行う。それにより、ＴＥＯＳ−ＮＳＧ膜５５からそのコンタクトホール５８への脱ガスが充分になされ、Ｗプラグ５９の形成不良が効果的に抑制されるようになる。【０１０４】
あるいは、Ｗプラグ５９形成用のコンタクトホール５８の形成後に、所定の表面処理を行う。Ｗプラグ５９形成用のコンタクトホール５８の形成後、そのような表面処理を行う前には、適当な条件のアニール処理を行うようにしてもよい。このようにして表面処理を行うことにより、そのコンタクトホール５８内壁面の耐湿性が向上してＴＥＯＳ−ＮＳＧ膜５５からそのコンタクトホール５８への脱ガスが抑えられ、Ｗプラグ５９の形成不良が効果的に抑制されるようになる。【０１０５】
図２５には、上記の図２３に示したアルミナ膜５３，５６に代えて、第２の配線層６０ａおよびＴＥＯＳ−ＮＳＧ膜５７の表面と、ＴＥＯＳ−ＮＳＧ膜６２上に、それぞれアルミナ膜５３ｂ，５６ｂを形成した場合を示している。【０１０６】
この図２５に示すような構造を形成する場合には、第２の配線層６０ａの形成後に、アルミナ膜５３ｂを形成し、ＴＥＯＳ−ＮＳＧ膜６１，６２を形成し、さらにアルミナ膜５６ｂを形成する。そして、第２の配線層６０ａに通じるＷプラグ６３形成用のコンタクトホールの形成後に、所定条件のアニール処理を行う。それにより、ＴＥＯＳ−ＮＳＧ膜６１，６２からそのコンタクトホールへの脱ガスが充分になされ、Ｗプラグ６３の形成不良が効果的に抑制されるようになる。【０１０７】
あるいは、Ｗプラグ６３形成用のコンタクトホールの形成後に、所定の表面処理を行う。Ｗプラグ６３形成用のコンタクトホールの形成後、そのような表面処理を行う前には、適当な条件のアニール処理を行うようにしてもよい。このようにして表面処理を行うことにより、そのコンタクトホール内壁面の耐湿性が向上してＴＥＯＳ−ＮＳＧ膜６１，６２からそのコンタクトホールへの脱ガスが抑えられ、Ｗプラグ６３の形成不良が効果的に抑制されるようになる。【０１０８】
図２６には、上記の図２３に示したアルミナ膜５３，５６に代えて、強誘電体キャパシタ層のアルミナ膜５３ｃ（図２３では図示せず。）に加え、強誘電体キャパシタ層と第１の配線層５２ａの間のＴＥＯＳ−ＮＳＧ膜４６内にアルミナ膜５６ｃを形成した場合を示している。【０１０９】
この図２６に示すような構造を形成する場合には、下部電極４３ａ、強誘電体膜４４ａおよび上部電極４５ａの形成後、アルミナ膜５３ｃを形成し、さらに間にアルミナ膜５６ｃが挟まれるようにしてＴＥＯＳ−ＮＳＧ膜４６を形成する。その後、Ｗプラグ４９形成用のコンタクトホール４８の形成後と、その後に行われる上部電極４５ａと下部電極４３ａに通じるコンタクトホール５１の形成後に、それぞれ所定条件のアニール処理を行う。それにより、ＴＥＯＳ−ＮＳＧ膜４６からそのコンタクトホール４８，５１への脱ガスが充分になされ、Ｗプラグ４９および図１３の積層膜５２（第１の配線層５２ａ）の形成不良が効果的に抑制されるようになる。【０１１０】
あるいは、Ｗプラグ４９形成用のコンタクトホール４８の形成後と、上部電極４５ａと下部電極４３ａに通じるコンタクトホール５１の形成後に、それぞれ所定の表面処理を行う。Ｗプラグ４９形成用のコンタクトホール４８の形成後、そのような表面処理を行う前には、適当な条件のアニール処理を行うようにしてもよい。また、上部電極４５ａと下部電極４３ａに通じるコンタクトホール５１の形成後、そのような表面処理を行う前にも、適当な条件でアニール処理を行うようにしてもよい。このように表面処理を行うことにより、そのコンタクトホール４８，５１内壁面の耐湿性が向上してＴＥＯＳ−ＮＳＧ膜４６からそのコンタクトホール４８，５１への脱ガスが抑えられ、Ｗプラグ４９および図１３の積層膜５２（第１の配線層５２ａ）の形成不良が効果的に抑制されるようになる。【０１１１】
図２７には、上記の図２３に示したアルミナ膜４２をＳｉＯＮ膜やＳｉＮ膜等の別の絶縁膜４２ａに代えると共に、その上下層に、上記の図２３に示したアルミナ膜５３，５６に代えてアルミナ膜５３ｄ，５６ｄを形成した場合を示している。【０１１２】
この図２７に示すような構造を形成する場合には、ＴＥＯＳ−ＮＳＧ膜４１上にアルミナ膜５３ｄを形成した後、絶縁膜４２ａを形成し、その上にアルミナ膜５６ｄを形成する。そして、強誘電体キャパシタおよびＴＥＯＳ−ＮＳＧ膜４６を形成し、トランジスタ部３８に達するコンタクトホール４８の形成後に、所定条件のアニール処理を行う。トランジスタ層と強誘電体キャパシタ層の間に２層のアルミナ膜５３ｄ，５６ｄが形成されるため、絶縁膜４２ａからコンタクトホール４８への脱ガスが充分になされ、Ｗプラグ４９の形成不良が効果的に抑制されるようになる。【０１１３】
あるいは、トランジスタ部３８に達するコンタクトホール４８の形成後に所定の表面処理を行う。トランジスタ部３８に達するコンタクトホール４８の形成後、そのような表面処理を行う前には、適当な条件のアニール処理を行うようにしてもよい。このように表面処理を行うことにより、絶縁膜４２ａからそのコンタクトホール４８への脱ガスが抑えられ、Ｗプラグ４９の形成不良が効果的に抑制されるようになる。【０１１４】
次に、第２の適用例について説明する。ここでは、スタック型キャパシタ構造を有するＦｅＲＡＭを例にして述べる。
図２８は第２の適用例のＦｅＲＡＭの要部断面模式図である。【０１１５】
図２８に示すＦｅＲＡＭ９０は、Ｓｉ基板９１の素子分離領域９２で画定された素子領域にウェル９３が形成され、常法に従い、ゲート絶縁膜９４、ゲート電極９５、サイドウォール絶縁膜９６、ソース拡散層９７およびドレイン拡散層９８が形成されて、トランジスタ部９９が構成されている。【０１１６】
トランジスタ部９９は、ＣＶＤ法を用いて形成されたＳｉＯＮ膜１００で覆われ、その上には、同じくＣＶＤ法を用いて形成されたＳｉＯ2膜１０１が堆積されている。なお、ＳｉＯＮ膜１００は、コンタクトホールエッチングの際のストッパ膜としての機能と、耐湿性向上の機能を有している。【０１１７】
そして、ＳｉＯ2膜１０１およびＳｉＯＮ膜１００を貫通し、トランジスタ部９９のソース拡散層９７およびドレイン拡散層９８に達するコンタクトホールに、バリアメタル膜（図示せず。）を介してＷプラグ１０２が形成されている。バリアメタル膜は、コンタクトホール形成後にスパッタ法等を用いてＴｉ膜とＴｉＮ膜を積層して形成される。Ｗプラグ１０２は、全面にバリアメタル膜を堆積した後に、その上からＣＶＤ法等を用いてＷを堆積し、それらをＣＭＰ法を用いてＳｉＯ2膜１０１表面まで研磨することによって形成する。【０１１８】
トランジスタ部９９のソース拡散層９７に接続されたＷプラグ１０２の直上には、膜厚約２００ｎｍの下部電極１０３、膜厚約１２０ｎｍの強誘電体膜１０４、膜厚約２００ｎｍの上部電極１０５の積層体からなる強誘電体キャパシタが形成されている。例えば、下部電極１０３はＩｒ膜で、強誘電体膜１０４はＰＺＴ膜で、上部電極１０５はＩｒＯ2膜で、それぞれ構成される。その場合、Ｉｒ膜およびＩｒＯ2膜は、スパッタ法を用いて形成することができる。また、ＰＺＴ膜は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成する。なお、上部電極１０５の形成後には、通常、ＰＺＴ膜の回復アニールが行われる。【０１１９】
強誘電体キャパシタ表面とＳｉＯ2膜１０１上には、強誘電体キャパシタ保護のため、アルミナ膜１０６が形成されている。アルミナ膜１０６上には、ＳｉＯ2膜１０７が形成され、その上にはさらにアルミナ膜１０８が形成されている。その上には保護膜１０９が形成され、トランジスタ部９９のドレイン拡散層９８に接続されたＷプラグ１０２に接続されるように、バリアメタル膜（図示せず。）を介してＷプラグ１１０が形成されている。そして、このＷプラグ１１０上、および強誘電体キャパシタの上部電極１０５に通じるコンタクトホールに、それぞれ電極１１１ａ，１１１ｂ，１１１ｃが形成されている。なお、より多層の構造の場合には、これらの電極１１１ａ，１１１ｂ，１１１ｃに代えて、配線層を形成すればよい。【０１２０】
このような構成のＦｅＲＡＭ９０では、Ｗプラグ１１０形成用のコンタクトホールの形成後や、上部電極１０５に通じるコンタクトホールの形成後に、上記の表１および表２の知見に基づいた所定条件のアニール処理を行う。あるいは、コンタクトホール内壁面の耐湿性向上のために所定の表面処理を行う。Ｗプラグ１１０形成用のコンタクトホールの形成後や、上部電極１０５に通じるコンタクトホールの形成後、そのような表面処理を行う前には、適当な条件のアニール処理を行うようにしてもよい。このようにアニール処理あるいは表面処理を行うことにより、２枚のアルミナ膜１０６，１０８に挟まれたＳｉＯ2膜１０７からの脱ガスが充分になされ、Ｗプラグ１１０や電極１１１ｂ、１１１ｃの形成不良が効果的に抑制されるようになる。【０１２１】
なお、このＦｅＲＡＭ９０のようなスタック型キャパシタ構造の場合においても、その構造によっては、上記プレーナ型キャパシタ構造について図２４、図２５および図２７に例示したのと同様に、アルミナ膜の形成位置（形成層）を変更することが可能である。そのような場合も、その形成位置に応じ、適当なタイミングで脱ガスのためのアニール処理、あるいは耐湿性向上のための表面処理を所定条件にて行うようにすればよい。【０１２２】
以上説明したように、ここでは、層間絶縁膜がアルミナ膜に挟まれた構造に対してコンタクトホールを形成してそこにプラグ等を形成する際、コンタクトホール形成後でプラグ等の形成前に、所定条件のアニール処理、またはコンタクトホール内壁面に対する所定の表面処理を行うようにした。【０１２３】
アニール処理を行う場合、その条件としては、不活性ガス雰囲気中または真空中、温度３５０℃で時間１２０分〜２４０分の範囲、好ましくは、不活性ガス雰囲気中または真空中、温度３５０℃で時間１８０分〜２４０分、より好ましくは、不活性ガス雰囲気中または真空中、温度３５０℃で時間１８０分とする。あるいは、不活性ガス雰囲気中または真空中、温度３５０℃〜５００℃の範囲で時間１２０分、好ましくは、不活性ガス雰囲気中または真空中、温度３７５℃〜４００℃の範囲で時間１２０分とする。このようなアニール処理を行うことにより、アルミナ膜に挟まれた層間絶縁膜からコンタクトホールへの脱ガスを充分に行うことができ、プラグ等を形成する際の加熱に起因するプラグ等の形成不良の発生を効果的に抑制することができる。【０１２４】
また、表面処理を行う場合には、例えば、プラズマ処理、ラジカル処理、絶縁膜形成処理等を行う。このような表面処理を行うことにより、コンタクトホール内壁面の耐湿性を向上させ、プラグ等を形成する際の加熱時に、アルミナ膜に挟まれた層間絶縁膜からコンタクトホールへの脱ガスを抑えることができ、プラグ等の形成不良の発生を効果的に抑制することができる。【０１２５】
なお、以上の説明では、水分・水素ブロック膜としてアルミナ膜を用いる場合を例にして述べたが、アルミナ膜のほか、ＴｉＯ2膜等の酸化物膜、ＳｉＯＮ膜、ＳｉＮ膜、ＢＮ膜等の窒化物膜、ＳｉＣ膜、Ｃ膜等の炭化物膜、ポリイミド等の樹脂膜等も用いることができ、その場合にも上記所定のアニール処理や表面処理によって上記同様の効果を得ることが可能である。また、これらの中の異なる膜を用いて層間絶縁膜を挟んだ構造とした場合にも、上記所定のアニール処理や表面処理によって上記同様の効果を得ることが可能である。【０１２６】
また、以上の説明では、強誘電体膜としてＰＺＴ膜を用いる場合を例にして述べたが、ＰＺＴ膜のほか、ランタンドープチタン酸ジルコン酸鉛（Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3）、ニオブ酸タンタル酸ストロンチウムビスマス（ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9）、チタン酸ビスマス（Ｂｉ4Ｔｉ2Ｏ12）等も用いることが可能である。【０１２７】
また、以上の説明では、ＦｅＲＡＭを例にして述べたが、上記所定のアニール処理や表面処理は、アルミナ膜等の水分・水素ブロック膜や、エッチングストッパ膜等のその他の層間膜を用いた同様の層間コンタクト構造を有する種々の半導体装置の形成に広く適用可能である。【０１２８】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【０１２９】
１  半導体装置
２  強誘電体キャパシタ
２ａ，４３ａ，１０３  下部電極
２ｂ，４５ａ，１０５  上部電極
２ｃ，４４ａ，１０４  強誘電体膜
３  第１の層間絶縁膜
４ａ，４ｂ，４ｃ，１０，１５ａ，１５ｂ，４９，５９，６３，１０２，１１０  Ｗプラグ
５ａ，５ｂ，５ｃ，５２ａ  第１の配線層
６  第１のアルミナ膜
７  第２の層間絶縁膜
８  第２のアルミナ膜
９  第３の層間絶縁膜
１０ａ，４８，５１，５８  コンタクトホール
１１ａ，１１ｂ，６０ａ  第２の配線層
１２  第４の層間絶縁膜
１３  第３のアルミナ膜
１４  第５の層間絶縁膜
１６ａ，１６ｂ，６４ａ  第３の配線層
１７  第６の層間絶縁膜
１８，６７，１０９  保護膜
２０  サンプル
２１  Ａｌ膜
２２  Ｔｉ膜
２３  ＴｉＮ膜
３０，９１  Ｓｉ基板
３１，９２  素子分離領域
３２，９３  ウェル
３３，９４  ゲート絶縁膜
３４，９５  ゲート電極
３５，９６  サイドウォール絶縁膜
３６，９７  ソース拡散層
３７，９８  ドレイン拡散層
３８，９９  トランジスタ部
３９，５０，１００  ＳｉＯＮ膜
４０，４１，４６，５４，５５，５７，６１，６２，６５  ＴＥＯＳ−ＮＳＧ膜
４２，５３，５３ａ，５３ｂ，５３ｃ，５３ｄ，５６，５６ｂ，５６ｃ，５６ｄ，１０６，１０８  アルミナ膜
４２ａ  絶縁膜
４３  Ｐｔ膜
４４  ＰＺＴ膜
４５  ＩｒＯ2膜
４７  フォトレジスト
５２，６０，６４  積層膜
５２ｂ，６０ｂ，６４ｂ  パッド外耐湿リング
５２ｃ，６０ｃ，６４ｃ  パッド内耐湿リング
６６  ＳｉＮ膜
６８  パッド部
６９  ＦｅＲＡＭセル部
７０  ロジック回路部
７１  周辺回路部
８０，９０  ＦｅＲＡＭ
１０１，１０７  ＳｉＯ2膜
１１１ａ，１１１ｂ，１１１ｃ  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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