(57)【特許請求の範囲】
【請求項１】
一対の電極間に挟まれた抵抗変化層を有する抵抗変化素子を含む抵抗変化型メモリであって、
前記抵抗変化層は、多結晶酸化物膜と、前記多結晶酸化物膜よりも厚いアモルファス酸化物膜との積層を含み、
前記多結晶酸化物膜と、前記アモルファス酸化物膜の間に、前記多結晶酸化物膜よりも薄い界面膜が挿入されていることを特徴とする抵抗変化型メモリ。
【請求項２】
一対の電極間に挟まれた抵抗変化層を有する抵抗変化素子を含む抵抗変化型メモリであって、
前記抵抗変化層は、多結晶酸化物膜と、前記多結晶酸化物膜よりも厚いアモルファス酸化物膜との積層を含み、
前記多結晶酸化物膜の膜厚は１ｎｍ〜５ｎｍであることを特徴とする抵抗変化型メモリ。
【請求項３】
前記多結晶酸化物膜と、前記アモルファス酸化物膜は、ＮｉＯ、ＴｉＯ2、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＷＯ3、ＣｕＯ、Ｃｕ2Ｏ、ＳｉＯ2、ＣｏＯを含む二元金属酸化物から選択される同種又は異種の材料で形成されていることを特徴とする請求項１または２に記載の抵抗変化型メモリ。
【請求項４】
前記抵抗変化層は、電圧パルス又は電流パルスの印加により、高抵抗状態と低抵抗状態の間を遷移可能であることを特徴とする請求項１〜３のいずれかに記載の抵抗変化型メモリ。
【請求項５】
下部電極上に多結晶酸化物膜を形成し、
前記多結晶酸化物膜上に、前記多結晶酸化物膜よりも厚いアモルファス酸化物膜を形成し、
前記アモルファス酸化物膜上に、上部電極を形成する、
工程を含むことを特徴とする抵抗変化型メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリ（ＲｅＲＡＭ）に関し、特に、抵抗変化素子のフォーミング電圧を抑制した抵抗変化メモリとその作製方法に関する。
【背景技術】
【０００２】
現在、代表的な不揮発性メモリとしてフラッシュメモリが用いられているが、テクノロジノードで３２ｎｍ以降の微細化には、セル間のストローク、浮遊ゲート−制御ゲート間の容量結合の減少、トンネル酸化膜の信頼性等、物理的・本質的な限界が立ちはだかると予想されている。
【０００３】
そのような問題を解決するために、フラッシュメモリとは異なる原理で動作し、微細化が容易な新規なメモリの開発への機運が高まっている。
【０００４】
フラッシュメモリに替わる新しいメモリに必要な特性としては、大容量、低コスト、不揮発性といった条件が特に重要となる。これらを満たすメモリとして、抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）が注目されている。ＲｅＲＡＭは単純なＭＩＭ（Metal-Insulator-Metal）構造により動作が可能であり、必要とされるプロセス温度も低い。フラッシュメモリと比べて微細化が容易で、かつＣＭＯＳロジックへの混載に適している。
【０００５】
ＲｅＲＡＭ（又はResistive RAM）という言葉は、電圧パルス又は電流パルスにより膜の抵抗値が変化することでメモリ動作するデバイスの総称である。近年は、成膜プロセスが簡単で、より実用化に近いと考えられる二元系の遷移金属酸化物（ＴＭＯ：Transition Metal Oxide）を用いた素子の研究が盛んである。
【０００６】
二元系ＴＭＯ型のＲｅＲＡＭは、１９６０〜１９８０年にかけて初期の研究が行われていたが、２００４年にＮｉＯの特性が詳細に報告されてから、再び注目を集めた（たとえば、非特許文献１および２参照）。現在では、ＮｉＯの他、ＴｉＯ2（たとえば、非特許文献３参照）を中心に、多数の遷移金属酸化物でメモリ動作が報告されている。
【０００７】
ＴＭＯ型ＲｅＲＡＭのメモリ動作は、物質により異なるが、報告の多いＮｉＯやＴｉＯ2に関しては、抵抗変化機能を発現させるための初期動作として、フォーミングと呼ばれる動作が必要になる。フォーミングは、擬似絶縁破壊（Soft Breakdown）に似ており、金属酸化膜中に導電性のフィラメントが形成され得る状態にする動作である。電圧パルスの印加により、フィラメントの一部が高抵抗状態と低抵抗状態の間を遷移することで、メモリ動作が行われると考えられている。また、これらの二元系金属酸化物は、単極性又は無極性での動作が可能である点にも特徴がある。
【非特許文献１】S. Seo, et al., “Reproducible ResistanceSwitching in Polycrystalline NiO film”, Appl. Phys. Lett. 85, 5655 (2004)
【非特許文献２】I.G. Baek, et al,. “HighlyScalable Non-volatile Resistive Memory using Simple Binary Oxide Driven byAsymmetric Unipolar Voltage Pulse,” IEDM Tech. Dig., 2004, at.587
【非特許文献３】B. J. Choi, et al., “Resistive Switching Mechanism of TiO2 thin filmsgrown by atomic-layer deposition,” Appl. Phys. 98, 033715 (2005).
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、発明者がＴＭＯ型ＲｅＲＡＭに用いられるＮｉＯやＴｉＯ2についての研究、開発を行ったところ、以下の問題点が明らかになった。すなわち、
（１）素子特性のばらつきが大きい、
（２）素子面積を小さくすると、フォーミングに必要な電圧が大きくなる、
という問題である。たとえば多結晶ＮｉＯ膜では、図１（ａ）に示すようにフォーミング電圧が広い範囲でばらつき、図１（ｂ）に示すように、素子面積が小さくなると、４Ｖ以下の電圧でフォーミングされる素子の割合が激減する。
【０００９】
フォーミング電圧が大きくなるということは、昇圧回路の面積が増加するだけでなく、トランジスタ等の選択素子と組み合わせて使う場合に、ｐｎジャンクション或いはゲート絶縁膜の破壊を招く可能性が高くなる。また、フォーミング電圧が大きくなると、その際に放出されるパワーが大きくなり、抵抗変化材料自体が、擬似ではなく完全な絶縁破壊状態に至ってしまうことも多い。
【００１０】
フォーミング電圧を小さくするためには、素子を薄膜化することが有効であるが、極端な薄膜化は、繰り返し書き換え耐性を劣化させ、さらに電極材料の熱拡散による保持特性の悪化なども懸念される。フォーミング電圧の膜厚依存性は、絶縁破壊に必要な電界強度が一定と考えることで理解できる。一方、面積依存性については、物理的・本質的な問題というよりは、成膜直後の素子中に存在する「ウィークスポット」の程度と存在確率が変わるためと考えるのが妥当である。
【００１１】
本発明は、微細化された抵抗変化素子において、抵抗変化機能を発現させるためのフォーミング電圧を抑制する手法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を実現するために、抵抗変化素子の抵抗変化層を、非常に薄い多結晶膜（第１層）と、その上に成膜される比較的厚いアモルファス膜（第２層）で構成する。
【００１３】
より具体的には、第１の側面では、抵抗変化型メモリは、一対の電極間に挟まれた抵抗変化層を有する抵抗変化素子を含み、前記抵抗変化層は、多結晶酸化物膜と、前記多結晶酸化物膜よりも厚いアモルファス酸化物膜との積層を含む。
【００１４】
好ましい構成例では、前記多結晶酸化物膜と、前記アモルファス酸化物膜は、ＮｉＯ、ＴｉＯ2、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＷＯ3、ＣｕＯ、Ｃｕ2Ｏ、ＳｉＯ2、ＣｏＯを含む二元金属酸化物から選択される同種又は異種の材料で形成されている。
【００１５】
このような抵抗変化層は、電圧パルス又は電流パルスの印加により、高抵抗状態と低抵抗状態の間を遷移可能である。
【００１６】
第２の側面では、抵抗変化型メモリの製造方法を提供する。この方法は、
下部電極上に多結晶酸化物膜を形成し、
前記多結晶酸化物膜上に、前記多結晶酸化物膜よりも厚いアモルファス酸化物膜を形成し、
前記アモルファス酸化物膜上に、上部電極を形成する、
工程を含む。
【発明の効果】
【００１７】
上記の構成と方法によれば、抵抗変化素子を微細化しても、低いフォーミング電圧を維持することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して、本発明の良好な実施形態を説明する。図２（ａ）は、本発明の一実施形態に係る抵抗変化素子１０の概略構成図、図２（ｂ）は、本発明の基本的な考え方を説明するための図、図２（ｃ）は、図２（ａ）の構成の変形例である。
【００１９】
抵抗変化素子１０は、下部電極１１と、上部電極１５と、これらの電極間に配置される抵抗変化層１４を含む。抵抗変化層１４は、多結晶酸化物膜１２と、その上に積層されるアモルファス酸化物膜１３を含む。多結晶酸化物膜１２は、アモルファス酸化物膜１３よりも薄く、膜厚が１〜５ｎｍ程度である。この膜厚は、単層では絶縁性を保持するのが困難な程度の薄さである。この薄膜上に積層されるアモルファス酸化物膜１３の膜厚は、７〜２０ｎｍである。
【００２０】
多結晶酸化物膜１２の膜厚を薄くすることで、膜中に含まれるグレインサイズを小さく抑えて、微細な素子中においても、グレインバウンダリの数を多くする。グレインバウンダリには電界が集中しやすく、フォーミングを生じさせる起点となり得る。多結晶酸化物膜１２上にアモルファス酸化物膜１３を積層することで、抵抗変化層１４のトータルの膜厚を確保して絶縁性を確保するとともに、図２（ｂ）に示すように、フォーミングを行うことで、グレインバウンダリ１２ｂを起点とするフィラメント（伝導経路）１７が形成可能な状態にする。これにより、素子面積を微細化しても、フォーミング電圧を抑制することが可能になる。
【００２１】
フォーミング電圧を小さくするためには、素子を薄膜化することが有効であるが、多結晶膜を薄膜化した場合、非常に弱いグレインバウンダリが存在し、上下電極を短絡してしまう可能性がある。一方、アモルファス膜はグレインバウンダリがないので、素子間の短絡を懸念する必要はない。ただし、アモルファス酸化膜だけでは、フォーミングを生じさる起点が含まれないので、フォーミング電圧が高く、不均一になる。そこで、図２（ａ）及び図２（ｂ）の構成を採用し、多結晶酸化物膜１２のグレインバウンダリ１２ｂをフォーミングの起点として機能させ、その上にアモルファス酸化物膜１３を積層する。これにより、抵抗変化層１４と下部電極１１との境界近傍では、グレインバウンダリを増やしてフォーミングを容易にする一方で、抵抗変化層１４の主要部分においては、ウィークスポットやグレインバウンダリを低減して短絡を防止する。
【００２２】
多結晶酸化物膜１２は、たとえば、ＮｉＯ、ＴｉＯ2、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＷＯ3、Ｃｕ2Ｏ、ＳｉＯ2、ＣｏＯの中から選択される。アモルファス酸化物１３も、同様の酸化物から選択される。多結晶酸化物膜１２とアモルファス酸化物膜１３は、同一の種類であっても、異なる種類であってもよい。
【００２３】
また、図２（ｃ）に示すように、多結晶酸化物膜１２とアモルファス酸化物膜１３の間に、これらの層よりもさらに薄い界面層１６が挿入されてもよい界面層１６は、特に多結晶膜とアモルファス膜の材料が同じ場合に特に有効であり、例えばＮｉＯに対しては、界面に薄いアモルファス膜であるＴｉＯ２を挿入することでこの効果を得ることができる。この場合、抵抗変化層１４’は、多結晶酸化物膜１２、界面膜１６、及びアモルファス酸化物膜１３を含む。界面層１６は、下層の多結晶を上層へ引きずらないようにするための膜であり、その厚さは３ｎｍ以下である。界面膜１６を挿入して、多結晶酸化物膜１２とアモルファス酸化物膜１３の間で結晶の連続性を断つことで、素子を微細化しても、短絡を起こさずに低いフォーミング電圧でフォーミングを行えるという効果が得られる。
【００２４】
図３は、図２に示す抵抗変化素子１０を選択トランジスタとともにマトリクス状に配置したメモリアレイ構成を示す。この例では、直交するワード線（ＷＬ）とビット線（ＢＬ）が交わる領域に、１つのトランジスタと１つの抵抗変化素子（ＲｅＲＡＭ素子）が直列に接続されたメモリセル（１Ｔ−１Ｒセル）が形成される。トランジスタのゲートはワード線（ＷＬ）に接続され、ドレインは抵抗変化素子に接続され、ソースは共通接地線（ＧＬ）に接続される。抵抗変化素子はトランジスタと反対側でビット線（ＢＬ）に接続される。なお、選択素子として、トランジスタに代えてダイオードを用いる１Ｄ−１Ｒ型のメモリセル構成としてもよい。
【００２５】
図４は、図３の１Ｔ―１Ｒ型セルを有するＲｅＲＡＭ（抵抗変化型メモリ）２０の断面構成図である。シリコン基板２１上の素子分離２２で区画された領域に、通常のＣＭＯＳロジックプロセスにより、選択トランジスタＴｒが形成されている。選択トランジスタのソース（Ｓ）は、層間絶縁膜３３に形成されたコンタクトプラグ（たとえばタングステンプラグ）２４を介して接地線（ＧＮＤ）２６に接続され、ドレイン（Ｄ）は、コンタクトプラグ２３を介して中継配線２５に接続される。ゲート電極１９は、ワード線として作用する（図３参照）。中継配線２５はさらに、層間絶縁膜３５に形成されたコンタクトプラグ２８を介して、抵抗変化素子１０の下部電極１１に接続される。抵抗変化素子１０の上部電極１５は、層間絶縁膜３７に形成されたコンタクトプラグ３１を介して、ビット線３２に接続されている。
【００２６】
この例では第１配線層のＭ０レイヤに、接地線（ＧＮＤ）２６と、中継配線２５が形成され、中継配線２５の上方に抵抗変化素子１０が位置し、さらにその上層の配線層であるＭ１レイヤにビット線３２が形成されているが、選択トランジスタＴｒと抵抗変化素子１０との間の配線層の数は、たとえばＭ０〜Ｍ９の範囲で適宜選択することができる。
【００２７】
図５および図６は、抵抗変化素子１０の製造工程図である。抵抗変化素子１０の形成に先立つプロセスについては、説明を省略する。図５（ａ）において、コンタクトプラグ２８が形成された層間絶縁膜３５上に、下部電極膜４１を形成する。コンタクトプラグ２８は、タングステン（Ｗ）、銅（Ｃｕ）など適切な導電材料で形成され、ＣＭＰ法により表面が平坦化されている。下部電極膜４１は、たとえば、密着膜、バリア膜、電極膜の積層で形成する。具体的には、ＤＣスパッタ法により、５０℃、１ｋＷ、アルゴン（Ａｒ）の圧力０．５Ｐａの条件で、密着膜となるＴｉ膜を膜厚１０ｎｍに成膜する。続いて、３００℃、２ｋＷ、アルゴン（Ａｒ）と窒素（Ｎ2）の圧力がそれぞれ０．２５Ｐａの条件で、バリア膜となるＴｉＮ膜を膜厚１０ｎｍに成膜し、さらに、３００℃、１ｋＷ、アルゴン（Ａｒ）の圧力０．５Ｐａの条件で、白金（Ｐｔ）膜を５０ｎｍ成膜する。
【００２８】
次に、図５（ｂ）に示すように、全面に多結晶ＮｉＯ膜４２を形成する。多結晶ＮｉＯ膜４２は、ＲＦスパッタ法により、３８０℃、１ｋＷ、アルゴン（Ａｒ）と酸素（Ｏ2）の圧力をそれぞれ０．４５Ｐａと０．０５Ｐａの条件で、膜厚５ｎｍに成膜する。多結晶中の結晶のサイズや密度は成膜条件に依存するため、結晶サイズ及び／又は密度を調整したい場合は、適宜成膜温度やガス条件を変更すればよい。なお、多結晶酸化物膜４２をＮｉＯ膜とする場合は、ニッケル（Ｎｉ）ターゲットを用いたＡｒ／Ｏ2雰囲気中でのＤＣリアクティブスパッタ法を用いてもよいし、又は、ＮｉＯターゲットを用いたＡｒ／Ｏ2雰囲気中でのＲＦリアクティブスパッタ法を用いてもよい。
【００２９】
次に、図５（ｃ）に示すように、全面にアモルファスＮｉＯ膜４３を形成する。アモルファスＮｉＯ膜４３は、ＲＦスパッタ法により、５０℃、１ｋＷ、アルゴン（Ａｒ）と酸素（Ｏ2）の圧力をそれぞれ０．４５Ｐａと０．０５Ｐａの条件で、膜厚１０ｎｍに成膜する。成膜温度を５０℃と低温に設定すると、特に基板バイアスなどの特殊な条件を加えない限り、アモルファス状態のＮｉＯ膜４３が形成される。
【００３０】
次に、図６（ａ）に示すように、全面に上部電極膜４５を形成する。上部電極膜４５はたとえば白金（Ｐｔ）膜であり、ＤＣスパッタ法により、５０℃、１ｋＷ、アルゴン（Ａｒ）の圧力０．５Ｐａの条件で、膜厚５０ｎｍに形成する。
【００３１】
次に、図６（ｂ）に示すように、通常のリソグラフィプロセスにより、抵抗変化素子のサイズに合わせたレジストパターン４７を形成する。そして、図５（ｃ）に示すように、レジストパターン４７をマスクとして下部電極膜４１までドライエッチングする。これにより、層間絶縁膜３５上に、上部電極１５、アモルファスＮｉＯ膜１３、多結晶ＮｉＯ膜１２、下部電極１１で構成される抵抗変化素子１０が形成される。この例では、抵抗変化素子１０のサイズは、１０００ｎｍ×１０００ｎｍである。その後、レジストパターン４７を除去する。さらに、図３に示すように、全面に層間絶縁膜３７を形成し平坦化して、抵抗変化素子１０の上部電極１５に到達するコンタクトホール３１を形成し、表面平坦化してビット線３２を形成する。
【００３２】
図６（ａ）のアモルファス酸化物膜４３の形成ステップでは、ＮｉＯに代えて、ＴｉＯ2膜を形成してもよい。その場合は、ＲＦスパッタ法により５０℃の低温で、１ｋＷ、Ａｒ／Ｏ2の圧力が０．４５／０．０５Ｐａの条件で、アモルファス状態のＴｉＯ2膜を１０ｎｍ成膜する。Ｔｉターゲットを用いたＡｒ／Ｏ2雰囲気中でのＤＣリアクティブスパッタ法を用いてもよいし、ＴｉＯ2ターゲットを用いたＡｒ／Ｏ2雰囲気中でのＲＦリアクティブスパッタ法を用いてもよい。また、アモルファス酸化膜４３と多結晶酸化物膜（多結晶ＮｉＯ膜）４２との間に、膜厚３ｎｍ以下の界面層（図２（ｃ）参照）を形成してもよい。
【００３３】
さらに、抵抗変化材料としては、ＮｉＯやＴｉＯ2以外にも、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2、ＳｉＯ2など、電圧パルス又は電流パルスにより抵抗変化を示す任意の金属酸化物を使用することが可能である。
【００３４】
上述した方法で作製したＲｅＲＡＭをメモリとして機能させるには、抵抗変化層１４にフィラメントパスが形成可能な状態にするために、フォーミングを行う。いったんフォーミングがなされると、多結晶金属酸化物膜１２とアモルファス金属酸化物膜１３で構成される抵抗変化層１４は、電圧パルス又は電流パルスの印加により、低抵抗状態と高抵抗状態の間を容易に遷移（スイッチング）可能になる。たとえば、高抵抗状態をリセット状態とし、低抵抗状態をセット状態として、２つの状態をデータ“０”とデータ“１”に対応させることができる。抵抗変化スイッチングは、図２（ｂ）のフィラメント１７の一部、特に、電極１、１５に近い領域の伝導状態が、金属的な状態（低抵抗状態）と、絶縁体的な状態（高抵抗状態）の間を行き来することによって起きると考えられている。図５および図６の工程で作製される抵抗変化素子１０のフォーミング電圧は素子面積にも依存するが、約３Ｖである。
【００３５】
ＲｅＲＡＭの動作としては、高抵抗（リセット）から低抵抗（セット）に書き込みを行う場合は、図３及び図４に示す選択トランジスタＴｒに、所定の駆動電圧Ｖgを印加してオン状態にする。そして、ビット線（ＢＬ）３２に電圧Ｖbを印加し、抵抗変化素子１０をセットするのに要する電圧、或いはこれよりやや大きいバイアス電圧を印加する。図４及び図５のプロセスで作製した抵抗変化素子１０の例では、約２．５Ｖのバイアス電圧を５ｎｓ〜１ｍｓのパルス幅で印加する。このとき、選択トランジスタＴｒのチャネル抵抗Ｒtrを、抵抗変化素子１０の高抵抗値に対して十分に小さくなるように制御することによって、ビット線３２から印加する電圧Ｖbのほとんどを、高抵抗状態の抵抗変化素子１０に印加することができる。
【００３６】
リセット（低抵抗から高抵抗への書込み）時には、まず、選択トランジスタＴｒのゲート電極１９に所定の駆動電圧を印加してオン状態にする。次いで、ビット線３２に、抵抗変化素子１０をリセットするのに要する電圧、或いはこれよりやや大きいバイアス電圧Ｖbを印加する。リセット電圧は、抵抗変化素子１０が再セットされないように、セット電圧よりも低く設定される。図５および図６のプロセスで作製した抵抗変化素子１０の例では、約１．５Ｖのバイアス電圧を印加する。印加したバイアス電圧は、抵抗変化素子１０の低抵抗値と、これに直接に接続される選択トランジスタＴｒのチャネル抵抗に応じて、それぞれに分配される。選択トランジスタＴｒのチャネル抵抗を、抵抗変化素子の低抵抗値よりも十分に小さくしておくことにより、印加したバイアス電圧のほとんどは抵抗変化素子１０に印加される。これにより、抵抗変化素子１０は、低抵抗状態から高抵抗状態に遷移する。なお、電圧パルスに代えて、電流パルスを印加してリセットしてもよい。
【００３７】
図７は、実施形態の抵抗変化素子１０におけるフォーミング電圧抑制効果を示すグラフである。実施形態のサンプルとして、図７（Ａ）に示すように、下部電極１１と上部電極１５の間に、膜厚５ｎｍの多結晶ＮｉＯ膜１２と、膜厚１０ｎｍのアモルファスＮｉＯ膜１３を積層した抵抗変化層１４を挿入したもの作製した。比較例として、図７（Ｂ）に示すように、膜厚１５ｎｍのアモルファスＮｉＯ膜のみを抵抗変化層としたサンプル（比較例１）と、図７（Ｃ）に示すように、膜厚１５ｎｍの多結晶ＮｉＯ膜のみを抵抗変化層としたサンプル（比較例２）を作製し、同じくフォーミング電圧を測定した。素子の面積は共通である。また実験を簡単にするため、トランジスタを省略した単純なＭＩＭ構造にて測定をおこなった。この場合、フォーミング動作の電流制限は、外部測定装置（半導体パラメータアナライザ）の電流コンプライアンス機能を使用した。
【００３８】
グラフから明らかなように、実施形態の構成では、同じ膜厚のアモルファス単層膜に比べてフォーミング電圧を１．５Ｖも抑制することができる。また同じ膜厚の多結晶膜に比べても、フォーミング電圧はわずかに大きいだけである。なお図８に示すように、基準値以下の初期抵抗を持ち、短絡不良とみなされる素子の確率は多結晶単層膜（比較例２）で非常に大きく、一方でアモルファス膜（比較例１）と多結晶＋アモルファスの積層膜（実施例）では低く抑えられていることが分かる。このように、実施形態の構成では、初期短絡不良を防ぎつつ、フォーミング電圧を効果的に抑制できることが分かる。
【図面の簡単な説明】
【００３９】
【図１】解決すべき技術課題を示す図である。
【図２】本発明の実施形態による抵抗変化素子の構成を示す概略断面図である。
【図３】抵抗変化素子を用いたメモリアレイ配列の図である。
【図４】本発明の実施形態による１Ｔ−１Ｒ型ＲｅＲＡＭの断面構成図である。
【図５】本発明の実施形態による抵抗変化素子の作製工程図（その１）である。
【図６】本発明の実施形態による抵抗変化素子の作製工程図（その２）である。
【図７】実施形態の構成によるフォーミング電圧抑制効果を示すグラフである。
【図８】実施形態の構成による初期短絡不良抑制効果を示すグラフである。
【符号の説明】
【００４０】
１０  抵抗変化素子
１１  下部電極
１２  多結晶酸化物膜
１３  アモルファス酸化物膜
１４、１４’  抵抗変化層
１５  上部電極
１６  界面層
２０  ＲｅＲＡＭ（抵抗変化型メモリ）
３２  ビット線
Ｔｒ  選択トランジスタ
ＧＮＤ  接地線
【図１】
0005309615.tif 000002
【図２】
0005309615.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0005309615.tif 000007
【図７】
0005309615.tif 000008
【図８】
0005309615.tif 000009