(57)【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜を設ける工程と、
該トンネル酸化膜上に設けられ、フローティングゲートを形成するため第１の導電膜上に、サイズＷ１の第１の開口を持つ第１のマスクを形成する工程と、
前記第１のマスクの前記第１の開口から前記第１の導電膜の厚み方向の一部をエッチングする工程と、
シリコン窒化膜の第２のマスクを前記第１の導電膜上に形成する工程と、
前記エッチングされた前記第１の導電膜の残りを前記厚み方向に前記第２のマスクを用いてエッチングを行い、前記第１の導電膜の側壁にコントロールゲートの延在方向に交差し延在する段差を形成し、かつ前記第１の導電膜を分割する工程であって、半導体装置の表面全体を被覆するように形成されている前記第２のマスクと、前記第１の導電膜とが、一度のエッチング作業で除去される工程と、
前記第１のマスクを除去する工程と、
電子が前記フローティングゲート外に漏れ出ることのないように、量子力学的なエネルギー障壁として作用する誘電体膜を前記段差の上側および下側の双方の前記フローティングゲートの側壁に形成する工程と、
前記誘電体膜上に前記コントロールゲートとなる第２の導電膜を形成する工程と、
セルの周辺領域に成膜されている前記コントロールゲートとなる前記第２の導電膜、前記誘電体膜および前記フローティングゲートとなる前記第１の導電膜を除去する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記第１および前記第２のマスクは、ハードマスクである請求項１に記載の半導体装置の製造方法。
【請求項３】
前記誘電体膜を形成する工程の前に、前記第１の導電膜を熱酸化して該第１の導電膜の前記側壁に形成された前記段差の角部を丸める工程を備えている請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より詳細には、フラッシュメモリセルの動作特性を劣化させることなくその製品歩留まりを高めることを可能とする技術に関する。
【背景技術】
【０００２】
フラッシュメモリは電気的に書換えが可能なＲＯＭの一種であり、携帯電話やデジタルスチルカメラ、あるいは通信ネットワーク機器などに広く用いられている半導体記憶装置である。【０００３】
個々のフラッシュメモリセルは、トンネル酸化膜上に設けられたフローティングゲートと、このフローティングゲートにバイアスを印加するゲートであるコントロールゲートとを備えており、フローティングゲートに印加されるバイアスに応じて、トンネル酸化膜を介してフローティングゲート中に電子を注入したり抜き取ったりすることで情報の書き込み・消去が行われる。ここで、各セルが備えることとなるフローティングゲートの外周部には、注入された電子がフローティングゲート外に漏れ出ることのないように、量子力学的なエネルギ障壁として作用する誘電体膜が形成される。【０００４】
しかし、誘電体膜の薄膜化に伴って、熱励起などによりエネルギを得た電子がそのエネルギ障壁を飛び越えてフローティングゲート外へと漏れ出てしまう確率が高くなるため、この誘電体膜を高誘電率をもつＯＮＯ膜（酸化膜／窒化膜／酸化膜の３層積層膜）あるいはＯＮ膜（酸化膜／窒化膜の２層積層膜）で形成するのが一般的である（例えば、特許文献１など参照）。【０００５】
図１はフラッシュメモリの従来の製造プロセスの一部を説明するための単一メモリ近傍の断面概略図であり、図２はこれらの断面概略図を説明するための製造プロセス中のフラッシュメモリの一部の平面外略図で、図１には図２中のＡ−Ａのラインに沿う断面の概略が図示されている。【０００６】
これらの図中において、符号１００はシリコンなどの半導体基板、１０１はトンネル酸化膜、１０２はシャロートレンチ・アイソレーション（ＳＴＩ）、１０３はフローティングゲートとなるポリシリコン、１０４はエッチング用マスクとなるフォトレジスト、１０５はＯＮＯ膜であり、１０６は後述するＯＮＯ膜１０５のエッチング残渣である。また、符号１０７はコントロールゲートを形成する際のマスク（コントロールゲートマスク）、１０８はフローティングゲート、１０９はコントロールゲート、１１０は活性領域である。【０００７】
図２（ａ）に図示されているように、コントロールゲートマスク１０７の延在方向と垂直な方向にＳＴＩ（１０２）がストライプ状に延在して設けられており、２本のＳＴＩのストライプに挟まれた領域にフローティングゲートとなるポリシリコン１０３がＳＴＩストライプと同方向に延在している。【０００８】
図１を参照すると、半導体基板１００上に、例えば膜厚が７５〜１５０Åの薄いトンネル酸化膜１０１が形成され、各セルの活性化領域は半導体基板１００内に形成されたＳＴＩ（１０２）で素子分離されている。これらのトンネル酸化膜１０１とＳＴＩ（１０２）はフローティングゲートとなるポリシリコン１０３で被覆され、その上にポリシリコン１０３の一部をエッチングするためのマスクとなるフォトレジスト１０４が形成されている（図１（ａ））。なお、ポリシリコン１０３の膜厚は例えば３００〜１２００Åなどとされる。また、ポリシリコン１０３のエッチングは、隣接するセルのフローティングゲート１０８同士を分割するために行われるものである。【０００９】
フォトレジスト１０４をマスクとしてエッチングを施すと、ＳＴＩ（１０２）上のポリシリコン１０３の一部がエッチングされてＳＴＩ（１０２）の上面が部分的に露出されて隣接するセルのフローティングゲート１０８同士が分割される（図１（ｂ））。マスクとしては不要となったフォトレジスト１０４を除去した後に、ＯＮＯ膜１０５を基板面の全面に成膜する（図１（ｃ）。なお、このＯＮＯ膜１０５の膜厚は、その電気的特性を酸化膜換算したときに１００〜２５０Åとなるように制御される。【００１０】
これに続いて、コントロールゲート１０９となる領域以外の領域（セルの周辺領域）のポリシリコン１０３とＯＮＯ膜１０５をドライエッチングにより除去する。ところが、ポリシリコン１０３の側壁に成膜されたＯＮＯ膜１０５の高さ（図１（ｃ）中にＺ´で示した）が４００〜１５００Åと厚いために、ポリシリコン１０３側壁のＯＮＯ膜１０５が全て取りきれず、図２（ｂ）に点線で示したライン上にＯＮＯ膜１０５の残渣となって残ってしまう（図１（ｄ））。【００１１】
このように、従来の技術では、コントロールゲートを分離させるためにドライエッチングを実行すると、フローティングゲートの側壁に形成された誘電体膜（ＯＮＯ膜あるいはＯＮ膜）の全てを除去することができず、誘電体膜の一部が残渣となってしまう。【００１２】
このような誘電体膜の残渣はその後のフッ酸エッチング工程においてエッチング槽内でリフトオフされ、パーティクルとしてエッチング液中を浮遊して再付着し、半導体装置の製品歩留まりを低下させる原因となる。【００１３】
また、誘電体膜の側壁にフローティングゲートの一部がエッチング残部として残り、ビットライン方向に隣接するセルのフローティングゲートが短絡してしまう原因にもなる。
【特許文献１】特開２００４−１９３２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したような問題を解決するためには、コントロールゲートのエッチングによる形成プロセスに伴って必要となる誘電体膜のエッチング時間を制御することにより、誘電体膜の残渣の低減を図るという手段もとり得るが、フローティングゲートの材料と誘電体膜の材料に対するエッチング選択比は充分には高くない。このため、フローティングゲート材料のエッチングが進行しすぎてオーバーエッチされてトンネル酸化膜が損傷を受け、結果として素子特性を劣化させてしまうことになる。【００１５】
また、ＣＭＰプロセスにより、フローティングゲート側壁に形成される誘電体膜を除去するという方法もあり得るが、この方法ではゲートカップリングの程度が低下して素子の動作特性が劣化してしまう。【００１６】
本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、半導体記憶装置の動作特性を劣化させることなくその製品歩留まりを高めることを可能とする技術を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は、半導体基板と、この上にトンネル酸化膜とフローティングゲートと誘電体膜とコントロールゲートとが順次積層されて構成されたセル領域を備え、前記フローティングゲートの側壁には段差が設けられており、前記誘電体膜は前記フローティングゲートの側壁にも設けられている半導体装置である。前記段差は、前記フローティングゲートの側壁に複数設けられている構成とすることができる。前記段差の数をｎとし、前記フローティングゲートの側壁の高さをｈとしたときに、前記段差は、概ねｈ／（ｎ＋１）の間隔をもって設けられている構成とすることができる。前記フローティングゲートは、好ましくは、ポリシリコンもしくはアモルファスシリコンである。前記フローティングゲートは、リンドープされていることが好ましい。前記誘電体膜は、シリコン酸化膜とシリコン窒化膜とがこの順に積層されたＯＮ膜、またはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とがこの順に積層されたＯＮＯ膜を含む構成とすることができる。【００１８】
本発明はまた、半導体基板上にトンネル酸化膜を設ける工程と、前記トンネル酸化膜上に設けれ、フローティングゲートを形成するため導電膜上に、サイズＷ１の第１の開口を持つ第１のマスクを形成する工程と、前記第１のマスクの第１の開口から前記導電膜の厚み方向の一部をエッチングする工程と、前記第１のマスクを除去する工程と、前記第１の開口と中心を同じくし且つサイズＷ２（＜Ｗ１）の第２の開口を有する第２のマスクを前記導電膜上に形成する工程と、前記第２のマスクを用いて前記エッチングされた導電膜の残りを前記厚み方向にエッチングして、前記導電膜の側壁に段差を形成する第５のステップと、を備えている半導体装置の製造方法である。前記第１および第２のマスクは、シリコン窒化膜もしくはシリコン酸化膜のハードマスクとすることができる。また、前記第１および第２のマスクは、フォトレジストマスクであってもよい。前記導電膜を熱酸化して該導電膜の側壁に形成された段差の角部を丸める工程を備えていてもよい。
【発明の効果】
【００１９】
本発明では、ハードマスクまたはフォトレジストマスクを用いることによりフローティングゲートとなるポリシリコンの側壁の段差部を形成する。このような段差部を設けると、段差部から素子分離に用いるＳＴＩの上面までの高さを、従来の構造に比較して低くすることができるため、誘電体膜をエッチングした後の残渣発生の抑制を、素子の動作特性を劣化させることなく実現することが可能となる。【００２０】
また、フローティングゲートに段差を設けることで隣接ビットのカップリングノイズを軽減することが可能となり、読み取り時のエラー（データリードエラー）の発生を抑えることができる。【００２１】
すなわち、本発明によれば、半導体記憶装置の動作特性を劣化させることなくその製品歩留まりを高めることを可能とする技術を提供することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】図１（ａ）〜（ｄ）はフラッシュメモリの従来の製造プロセスの一部を説明するための単一メモリ近傍の断面概略図である。
【図２】図２（ａ）及び（ｂ）は図１（ａ）〜（ｄ）の断面概略図を説明するための製造プロセス中のフラッシュメモリの一部の平面外略図である。
【図３】図３（ａ）〜（ｇ）は本発明の半導体装置の製造方法の第１の例を説明するための図である。
【図４】図４（ａ）〜（ｃ）は本発明の半導体装置の製造方法の第２の例を説明するための図である。
【図５】図５（ａ）〜（ｃ）は本発明の半導体装置の製造方法の第３の例を説明するための図である。
【発明を実施するための最良の形態】
【００２３】
以下に、図面を参照して、本発明を実施するための形態について説明する。【００２４】
本発明においては、動作特性を劣化させることがなく且つウェットエッチング工程において誘電体膜の残渣を発生させないようにするために、ハードマスクまたはフォトレジストマスクを用いることによりフローティングゲートとなるポリシリコンの側壁の段差部を形成する。このような段差部を設けると、段差部から素子分離に用いるＳＴＩの上面までの高さ（これは、誘電体膜の端部の高さに等しい）を、従来の構造に比較して低くすることができる。フローティングゲート側壁に形成される誘電体膜の端部の高さを低くすることとすると、当該誘電体膜をエッチングした後の残渣の発生を抑制することが可能となる。【００２５】
また、フローティングゲートに段差を設けることで隣接ビットのカップリングノイズを軽減することが可能となり、読み取り時のエラー（データリードエラー）の発生を抑えることができる。【００２６】
さらに、必要に応じて、ポリシリコン側壁の段差部により形成されたフローティングゲートの角部を丸めるために熱酸化を行う。このようなフローティングゲートの角部の「丸め」により、当該部分への電界集中の回避と、フローティングゲート端（側壁）の高さを低くすることが同時に可能となる。【００２７】
以下に実施例により、本発明をより具体的に説明する。
【実施例１】
【００２８】
図３は、本発明の半導体装置を製造する方法の第１の例を説明するための図で、図中において、符号１０はシリコン基板、１１はトンネル酸化膜、１２はＳＴＩ、１３はフローティングゲートとなる例えばリンドープされたポリシリコン、１４は第１のハードマスクであるシリコン窒化膜、１５はフォトレジスト、１６は後述するエッチング工程において除去されるポリシリコン１３の一部領域、１７は第２のハードマスクであるシリコン窒化膜、１８はポリシリコン１３の段差部、１９は高誘電率膜であるＯＮＯ膜、２０はコントロールゲートとなるポリシリコンである。【００２９】
以下に図面を順次参照しながら本発明の半導体装置の製造方法を具体的に説明する。【００３０】
先ず、半導体基板１０の主面に、例えば膜厚が７５〜１５０Åの薄いトンネル酸化膜１１を形成し、各セルの活性化領域を半導体基板１０の表面近傍領域内部に形成されたＳＴＩ（１２）で素子分離する。そして、トンネル酸化膜１１とＳＴＩ（１２）をフローティングゲートとなるポリシリコン１３で被覆し、その上に第１のハードマスクとして用いるシリコン窒化膜１４およびこのシリコン窒化膜の一部をエッチングしてマスクとするためのパターン化されたフォトレジスト１５を成膜する（図３（ａ））。【００３１】
なお、フローティングゲートとなるポリシリコン１３の膜厚は例えば３００〜１２００Åなどとされ、第１のハードマスクであるシリコン窒化膜１４の膜厚は例えば３００〜８００Åとされる。【００３２】
フォトレジスト１５をマスクとして用いて、その開口部からシリコン窒化膜１４の所定箇所をドライエッチングし、図中にハッチングで示したポリシリコン１３の一部領域１６を次工程でエッチングするための第１のハードマスクを形成する。なお、このシリコン窒化膜１４の所定箇所のエッチング後には、当該エッチング用のマスクとして使用したフォトレジスト１５は除去される（図３（ｂ））。【００３３】
図３（ｂ）に図示したように開口されたシリコン窒化膜１４をマスクとして、ポリシリコン１３の一部領域１６をエッチングする（図３（ｃ））。このときのエッチング深さは、例えば１００〜１０００Åとされる。ここで、ポリシリコン１３のエッチング箇所（シリコン窒化膜１４の開口部の対応箇所）のポリシリコン１３の膜全部を除去せずに一部のみを除去するのは、シリコン窒化膜１７を第２のハードマスクとして用いて行う後工程でのエッチングにより、ポリシリコン１３のエッチング端部の形状を階段状の段差にするためである。【００３４】
これに続いて、第２のハードマスクであるシリコン窒化膜１７を膜厚３００〜１０００Åで全面に成膜し（図３（ｄ））、このシリコン窒化膜１７を完全に除去されるまでドライエッチングを施す。第１のハードマスクとして用いたシリコン窒化膜１４の側壁に形成されたシリコン窒化膜１７は相対的にエッチングレートが低いため、あたかもシリコン窒化物のサイドウォールが形成されているのと同様に作用し、当該部分のシリコン窒化膜１７がエッチングにより除去されるまでドライエッチングを継続すると、ポリシリコン１３が深さ方向にトレンチ状にエッチングされて隣接するセルのフローティングゲート同士が分割されるとともに、図３（ｅ）に図示したようなポリシリコン１３の段差部１８が形成される。【００３５】
このような段差部１８の形成の後に、第１のハードマスクとして用いたシリコン窒化膜１４の残存部分を除去し、エッチング端部に段差部１８を有するポリシリコン１３の全面のＯＮＯ膜１９を成膜する。そして、このＯＮＯ膜１９上にコントロールゲートとなるポリシリコン２０を成膜する（図３（ｆ））。なお、このＯＮＯ膜１９の膜厚は、その電気的特性を酸化膜換算したときに１００〜２５０Åとなるように制御される。【００３６】
この図に示したように、ポリシリコン１３の端部に段差部１８を設けたため、段差部１８からＳＴＩ（１２）上面までの高さ（Ｚ）は、従来の構造に比較してΔＺ分だけ低くなる。段差部１８からＳＴＩ（１２）上面までの高さＺおよびΔＺは素子の設計に応じて適宜変更が可能であるが、例えば、Ｚは２００〜７００Å、ΔＺは２００〜８００Åなどとされる。また、段差部１８のテラスの幅は例えば３００Å程度とされる。【００３７】
セルの周辺領域に成膜されているこれらの膜（フローティングゲートとなるポリシリコン１３、ＯＮＯ膜１９、およびコントロールゲートとなるポリシリコン２０）はエッチングで除去されることとなるが、このエッチング工程においては、ポリシリコン１３の側壁の段差部１８の上側（高さΔＺのＯＮＯ膜）と下側（高さＺのＯＮＯ膜）の２つの領域に別個にエッチング対象となるＯＮＯ膜１９が形成されているのと同等のエッチングが進行する。このため、個々のＯＮＯ膜は極めて速やかにエッチングされることなり、エッチング後にＯＮＯ膜１９の残渣が生じるようなことがなくなる（図３（ｇ））。【００３８】
なお、図３には、ポリシリコン１３の側壁に形成する段差部１８は１つのみ形成されている例が図示されているが、複数設けるようにしてもよいことは言うまでもない。その場合には、段差部を２つ設ける場合には第３のハードマスクを追加し、段差部を３つ設ける場合には第４のハードマスクをさらに追加する、といった具合に、設ける段差部の数に応じて必要とされるハードマスクを追加することとなる。【００３９】
また、段差部１８をポリシリコン１３の側壁のどの位置（高さ）に設けるかは適宜変更可能であるが、段差部１８の数をｎとし、ポリシリコン１３の側壁の高さをｈとしたときに、概ねｈ／（ｎ＋１）の間隔をもって設けるようにすると、各段差部１８で区切られるＯＮＯ膜の高さが概ね均等となってエッチングされる時間がほぼ等しくなるので好ましい。【００４０】
上述したようなフローティングゲートの段差は、隣接ビットのカップリングノイズを軽減するためにも有効である。デバイスの微細化の進行につれて、隣接ビット間のカップリングノイズ（隣接ビット間の容量）が問題となってきており、例えば、書き込み状態（フローティングゲートに電子が存在する状態）のビットと消去状態のビットとが隣接して存在する場合に、カップリングノイズにより消去状態のビットの閾値電圧が高く認識されてしまい書き込み状態にあるものとしてリードされてしまうことがあるが、本発明のようにフローティングゲートに段差を設けると、隣接するフローティングゲート側壁の面積低減が可能となって隣接ビットのフローティングゲート間の容量を減らすことができる。したがって、隣接ビットのカップリングノイズを小さくすることができ、これにより読み取り時のエラー（データリードエラー）の発生を抑えることができる。
【実施例２】
【００４１】
実施例１では、ポリシリコン１３の側壁に段差部１８を形成するに際してシリコン窒化膜からなるハードマスクを用いたが、このような段差部をフォトレジストマスクを用いる通常のフォトリソグラフィ技術により形成するようにしてもよい。【００４２】
図４は、本発明の半導体装置の製造方法の第２の例を説明するための図で、図中において、実施例１と同じ要素には同じ符号を用いて図示してある。【００４３】
先ず、半導体基板１０の主面に、例えば膜厚が７５〜１５０Åの薄いトンネル酸化膜１１を形成し、各セルの活性化領域を半導体基板１０の表面近傍領域内部に形成されたＳＴＩ（１２）で素子分離する。そして、トンネル酸化膜１１とＳＴＩ（１２）をフローティングゲートとなるポリシリコン１３で被覆し、その上にポリシリコンの一部をエッチングするためのパターン化されたフォトレジスト１５を成膜する（図４（ａ））。なお、フローティングゲートとなるポリシリコン１３の膜厚は例えば３００〜１２００Åなどとされる。【００４４】
フォトレジスト１５をマスクとして用いて、その開口部からポリシリコン１３の所定箇所をドライエッチングする。なお、このポリシリコン１３の所定箇所のエッチング後には、当該エッチング用のマスクとして使用したフォトレジスト１５は除去される（図４（ｂ））。【００４５】
これに続いて、図４（ａ）で用いたマスクよりもさらにスペースの狭いフォトレジスト１５´のマスクを形成し、このマスクの開口部からポリシリコン１３をエッチングして段差部を形成する（図４（ｃ））。【００４６】
以降のプロセスは、図３（ｅ）〜（ｇ）を用いて説明したのと同様であるので繰り返しての説明は省略する。【００４７】
フォトレジストマスクを用いた通常のフォトリソグラフィ技術によりポリシリコン１３の側壁に段差部を形成した場合においても、セルの周辺領域のエッチング工程においてはポリシリコン１３の側壁の段差部１８の上側（高さΔＺのＯＮＯ膜）と下側（高さＺのＯＮＯ膜）の２つの領域に別個にエッチング対象となるＯＮＯ膜１９が形成されているのと同等のエッチングが進行することとなるから、個々のＯＮＯ膜は極めて速やかにエッチングされることなり、エッチング後にＯＮＯ膜１９の残渣が生じるようなことがなくなる（図３（ｇ））。【００４８】
なお、図４には、フォトレジストのマスクを２つ用いて１つの段差部を形成する例が図示されているが、実施例１と同様に、段差部を複数設けるようにしてもよいことは言うまでもない。その場合にも、設ける段差部の数に応じて必要とされるフォトレジストマスクを追加することとなる。
【実施例３】
【００４９】
実施例１および２では、ポリシリコン１３の側壁に段差部１８を形成した後の段差部形状に特別な変更を加えるための処理は施していない。しかしながら、このようなポリシリコン１３の段差部１８にはその断面輪郭に鋭角な部分（角部）が含まれるため、これをセル領域のフローティングゲートとして用いた場合には当該角分に電界が集中してＯＮＯ膜１９が絶縁破壊を起こす原因となってしまう。このような絶縁破壊を回避するためには、段差部１８を形成した後に熱酸化を行って段差部１８の角部を丸めることが好ましい。【００５０】
図５は、熱酸化により段差部１８の角部を丸めるプロセスを説明するための工程図で、図５（ａ）は、図３（ｅ）の工程終了後に第１のハードマスクであるシリコン窒化膜１４を除去した状態を示している。この図に示されているように、シリコン窒化膜１４を除去した状態のポリシリコン１３側壁の段差部１８はこの段差部１８のテラスとトップの領域はその端部が鋭角な角部となっている。【００５１】
この状態のポリシリコン１３を熱酸化して酸化膜２１を形成する（図５（ｂ））。この酸化プロセスにおいては、ポリシリコン１３の表面領域のシリコン原子が酸素と反応して酸化膜となり、上記の角部は丸みを帯びた形状となる。このような「丸め」を行った後に形成された酸化膜２１をアンモニア加水などのエッチャントを用いたウェットエッチングやＲＩＥなどドライエッチングの手法でエッチングすると、段差部１８に角部をもたないポリシリコン１３が得られ（図５（ｃ））、セル領域のフローティングゲートとして用いた場合にも電界集中によりＯＮＯ膜１９の絶縁破壊を生じることのないポリシリコン１３の形状となる。この後の工程は図３（ｆ）以降の図を用いて既に説明したのと同様であるので説明は省略する。【００５２】
なお、これまでの説明では誘電体膜を高誘電率をもつＯＮＯ膜として説明してきたが、これに限らず、ＯＮ膜などの他の膜であってもよい。また、フローティングゲートはポリシリコンで形成する必要はなく、アモルファスシリコンであってもよい。さらに、ハードマスクとしては、シリコン窒化膜に替えてシリコン酸化膜を用いるようにしてもよい。【００５３】
以上説明したように、本発明によれば、半導体記憶装置の動作特性を劣化させることなくその製品歩留まりを高めることを可能とする技術を提供することができる。【００５４】
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
0005237554.tif 000002
【図２】
0005237554.tif 000003
【図３】
0005237554.tif 000004
【図４】
0005237554.tif 000005
【図５】
0005237554.tif 000006