(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に、活性領域を画定する素子分離領域を形成する工程と、
前記素子分離領域が形成された前記半導体基板上に、酸素を含む第１の絶縁膜を形成する工程と、
前記第１の絶縁膜が形成された前記半導体基板上に、窒素を含む第２の絶縁膜を形成する工程と、
前記活性領域と前記素子分離領域との境界を含む第１の領域に形成された前記第２の絶縁膜を、フルオロカーボン系のエッチングガスを用いたドライエッチングにより除去する工程と、
酸素を含む雰囲気に曝すことにより、前記ドライエッチングの際に前記第１の絶縁膜上に付着したフルオロカーボン膜を除去する工程と、
前記フルオロカーボン膜を除去した後、前記第１の領域に形成された前記第１の絶縁膜を、ウェットエッチングにより除去する工程と
を有し、
前記第２の絶縁膜に対する前記ドライエッチングのエッチングレートは、前記第１の絶縁膜に対する前記ドライエッチングのエッチングレートより高い
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記フルオロカーボン膜を除去する工程では、アルゴンガスと酸素ガスとを含む混合ガスを用いた反応性イオンエッチングにより、前記フルオロカーボン膜を除去する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記酸素ガスの流量は、プロセスガスの総流量に対して、０．５〜２５％である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３記載の半導体装置の製造方法において、
前記第２の絶縁膜を除去する工程と、前記フルオロカーボン膜を除去する工程は、同一の処理室内で連続して行う
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記フルオロカーボン膜を除去する工程では、ＣＦ４ガスと酸素ガスとを含む混合ガスを用いたケミカルドライエッチングにより、前記フルオロカーボン膜を除去する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記ＣＦ４ガスの流量は、プロセスガスの総流量に対して、０．０５〜１０％である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記素子分離領域を構成する第３の絶縁膜の上部をエッチングする工程を更に有し、
前記第１の絶縁膜の形成の際、前記活性領域と前記素子分離領域との前記境界近傍の前記素子分離領域に、前記活性領域の表面よりも窪んだ窪みが形成されている
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第１の領域とは異なる第２の領域内の活性領域に、前記第１の絶縁膜及び前記第２の絶縁膜を有する不揮発メモリトランジスタを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記第２の領域内の前記活性領域上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、前記第２の領域にフローティングゲートを形成する工程とを、
前記第１の絶縁膜を除去する工程の後に、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記フローティングゲート上にコントロールゲートを形成する工程を、更に有し、
前記フローティングゲートと前記コントロールゲートとを有するスタックゲート構造の前記不揮発メモリトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記第１の絶縁膜を除去する工程の後に、前記第１の絶縁膜及び前記第２の絶縁膜を介してコントロールゲートを形成する工程を更に有し、
前記第１の絶縁膜及び前記第２の絶縁膜を電荷蓄積層とする単層ゲート構造の前記不揮発メモリトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、不揮発性メモリを混載したロジック半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリを混載したロジック半導体装置は、ＣＰＬＤ（Complex Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）といった製品分野を形成し、そのプログラマブルという特徴により大きな市場を形成するに至っている。
【０００３】
不揮発性メモリを混載したロジック半導体装置では、フラッシュメモリセルのほか、フラッシュメモリ制御のための高電圧トランジスタや、高性能ロジック回路のための低電圧トランジスタが、同一半導体チップ上に集積される。ここで、フラッシュメモリセルは、高電圧トランジスタや低電圧トランジスタにおける単層構造のゲート電極とは異なり、フローティングゲートとコントロールゲートとが積層されてなるスタック構造のゲート電極を有する。
【０００４】
通常、スタックゲート構造からなるフラッシュメモリセルのゲート電極は、フローティングゲートを第１層目の導電膜により形成し、コントロールゲートを第２層目の導電膜により形成する。単層ゲート構造からなる周辺トランジスタのゲート電極は、第２層目の導電膜により形成する。また、フローティングゲートとコントロールゲートとの間には、これら電極間を絶縁して容量結合するためのゲート間絶縁膜が形成されている。このゲート間絶縁膜は、典型的にはシリコン酸化膜とシリコン窒化膜との積層膜（例えばＯＮＯ膜）により構成され、周辺トランジスタ領域には形成されない。このため、不揮発性メモリを混載したロジック半導体装置の製造プロセスでは、第２層目の導電膜の堆積前に、周辺トランジスタ形成領域のゲート間絶縁膜を除去する工程が必要である。
【０００５】
また、不揮発性メモリとしては、上記フラッシュメモリのほか、絶縁膜（例えば、ＯＮＯ膜）を電荷蓄積層とした単層ゲート構造の不揮発性メモリが知られている。この不揮発性メモリの場合にも、ゲート電極の形成前に、周辺トランジスタ形成領域の電荷蓄積層を除去する必要がある。不揮発性メモリの制御に用いられる高電圧トランジスタの形成は、上述のフラッシュメモリの場合と同様の製造プロセスにより行われていた。
【特許文献１】特開平０２−２４４６２８号公報
【特許文献２】M. Hayashi et al., "Desorption species from fluorocarbon film by Ar+ ion beam bombardment", J. Vac. Sci. Technol. A, VOl. 18, No. 4, Jul/Aug 2000, pp. 1881-1886
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、不揮発性メモリを混載したロジック半導体装置の製造プロセスについて本願発明者等が検討を行ったところ、上述のプロセスにより製造した半導体装置において、周辺トランジスタのゲート絶縁膜の絶縁耐圧が低下する不具合が生じることが判明した。
【０００７】
本発明の目的は、不揮発性メモリを混載したロジック半導体装置において、周辺トランジスタのゲート絶縁膜の絶縁耐圧低下を防止しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板の表面に、活性領域を画定する素子分離領域を形成する工程と、前記素子分離領域が形成された前記半導体基板上に、酸素を含む第１の絶縁膜を形成する工程と、前記第１の絶縁膜が形成された前記半導体基板上に、窒素を含む第２の絶縁膜を形成する工程と、前記活性領域と前記素子分離領域との境界を含む第１の領域に形成された前記第２の絶縁膜を、フルオロカーボン系のエッチングガスを用いたドライエッチングにより除去する工程と、酸素を含む雰囲気に曝すことにより、前記ドライエッチングの際に前記第１の絶縁膜上に付着したフルオロカーボン膜を除去する工程と、前記フルオロカーボン膜を除去した後、前記第１の領域に形成された前記第１の絶縁膜を、ウェットエッチングにより除去する工程とを有し、前記第２の絶縁膜に対する前記ドライエッチングのエッチングレートは、前記第１の絶縁膜に対する前記ドライエッチングのエッチングレートより高い半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、不揮発性メモリを混載したロジック半導体装置の製造方法において、周辺回路領域に形成されたゲート間絶縁膜又は電荷蓄積層を除去する過程において、上層部を除去した後、上層部除去の際に表面に付着したフルオロカーボン膜を除去し、その後に下層部を除去するので、素子分離膜縁部の窪みの形状が変化することを防止することができる。これにより、素子分離膜端部における電界集中が防止され、周辺トランジスタのゲート絶縁膜の絶縁耐圧劣化を防止することができる。これにより、半導体装置の製造歩留まりを向上することができ、ひいては製造コストを削減することができる。
【発明を実施するための最良の形態】
【００１０】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図３１を用いて説明する。
【００１１】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図２８は本実施形態による半導体装置の製造方法を示す工程断面図、図２９はＯＮＯ膜の除去過程におけるフルオロカーボン膜の影響を説明する図、図３０はフルオロカーボン膜を除去する工程を行っていない試料と行った試料とにおける素子分離膜端部の断面形状を示すＴＥＭ像、図３１は高電圧トランジスタのゲート電極に逆バイアスを印加したときのゲート絶縁膜耐圧を示すグラフである。
【００１２】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。図２（ａ）は図１のＡ−Ａ′線に沿った概略断面図であり、図２（ｂ）は図１のＢ−Ｂ′線に沿った概略断面図である。
【００１３】
本実施形態による半導体装置は、スタックゲート構造の不揮発メモリトランジスタを混載したロジック半導体装置である。図１に示すように、不揮発メモリトランジスタ（Ｆｌａｓｈ）がマトリクス状に形成されたメモリセル領域と、論理回路を構成するロジックトランジスタや不揮発メモリトランジスタの駆動用の高耐圧トランジスタなどの種々の周辺トランジスタが形成された周辺回路領域を有している。本実施形態では、周辺トランジスタとして、高速ロジック回路を構成する低電圧トランジスタ（ＬＶ−Ｔｒ）と、入出力回路を構成する中電圧トランジスタ（ＭＶ−Ｔｒ）と、不揮発メモリトランジスタを制御するための高電圧トランジスタ（ＨＶ−Ｔｒ）を有しているものとする。
【００１４】
不揮発メモリトランジスタ（Ｆｌａｓｈ）は、図１及び図２に示すように、シリコン基板１０上にトンネル絶縁膜３４を介して形成されたフローティングゲート６８と、フローティングゲート６８上にＯＮＯ膜４２を介して形成され、ワード線を兼ねるコントロールゲート７０と、コントロールゲート７０の両側のシリコン基板１０内に形成されたソース／ドレイン領域９８とを有している。
【００１５】
低電圧トランジスタ（ＬＶ−Ｔｒ）は、図１及び図２に示すように、シリコン基板１０上にゲート絶縁膜５４を介して形成されたゲート電極８４と、ゲート電極８４の両側のシリコン基板１０内に形成されたソース／ドレイン領域９６とを有している。
【００１６】
中電圧トランジスタ（ＭＶ−Ｔｒ）は、図１及び図２に示すように、シリコン基板１０上にゲート絶縁膜５６を介して形成されたゲート電極８４と、ゲート電極８４の両側のシリコン基板１０内に形成されたソース／ドレイン領域９６とを有している。
【００１７】
高電圧トランジスタ（ＨＶ−Ｔｒ）は、図１及び図２に示すように、シリコン基板１０上にゲート絶縁膜５８を介して形成されたゲート電極８４と、ゲート電極８４の両側のシリコン基板１０内に形成されたソース／ドレイン領域９６とを有している。
【００１８】
周辺トランジスタのゲート絶縁膜は、各トランジスタの耐圧に応じて、ゲート絶縁膜５４、ゲート絶縁膜５６、ゲート絶縁膜５８の順に厚くなっている。
【００１９】
なお、本実施形態では、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）をそれぞれ１つずつしか示していないが、実際には、それぞれに導電型の異なるＮ型及びＰ型のトランジスタが含まれる。また、閾値電圧の異なる複数のトランジスタを用いることもある。
【００２０】
次に、本実施形態による半導体装置の製造方法について図３乃至図２８を用いて説明する。各図面において、（ａ）は周辺回路領域の工程断面図（図１のＡ−Ａ′線断面に相当）であり、（ｂ）はメモリセル領域の工程断面図（図２のＢ−Ｂ′線断面に相当）である。
【００２１】
まず、例えば熱酸化法により、シリコン基板１０の表面を熱酸化し、例えば膜厚８〜１６ｎｍ程度のシリコン酸化膜１２を形成する。
【００２２】
次いで、シリコン酸化膜１２上に、例えば７００〜９００℃の温度の熱ＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚５５〜１３０ｎｍのシリコン窒化膜１４を形成する。
【００２３】
次いで、シリコン窒化膜１４上に、例えば５５０〜６８０℃の温度の熱ＣＶＤ法により、例えば膜厚６０〜１２０ｎｍのポリシリコン膜１６を形成する。
【００２４】
次いで、ポリシリコン膜１６上に、スピンコート法により、ＢＡＲＣ（Bottom Anti-Reflective Coating）膜１８とフォトレジスト膜２０とを形成する。
【００２５】
次いで、フォトリソグラフィにより、フォトレジスト膜２０に、素子分離膜の形成予定領域を露出する開口部を形成する（図３（ａ）、図３（ｂ））。
【００２６】
次いで、フォトレジスト膜２０をマスクとして、ドライエッチングにより、ＢＡＲＣ膜１８、ポリシリコン膜１６及びシリコン窒化膜１４をパターニングし、フォトレジスト膜２０のパターンをポリシリコン膜１６及びシリコン窒化膜１４に転写する（図４（ａ）、図４（ｂ））。
【００２７】
なお、ポリシリコン膜１６は、シリコン窒化膜１４をパターニングする際にハードマスクとして用いる膜である。シリコン窒化膜１４のパターニングをフォトレジスト膜２０だけで十分に行える場合には、必ずしもポリシリコン膜１６を形成する必要はない。
【００２８】
次いで、アッシング及びその後の後処理により、ポリシリコン膜１６上に残存するＢＡＲＣ膜１８及びフォトレジスト膜２０を除去する（図５（ａ）、図５（ｂ））。
【００２９】
次いで、パターニングしたポリシリコン膜１６及びシリコン窒化膜１４をマスクとして、シリコン酸化膜１２及びシリコン基板１０をエッチングし、シリコン基板１０に、素子分離用のトレンチ２２を形成する（図６（ａ）、図６（ｂ））。なお、ポリシリコン膜１６は、シリコン基板１０のエッチングとともに除去される。
【００３０】
次いで、必要に応じて適切な後処理を行い、半導体基板１０の表面に付着したエッチングによる副生成物を除去する。
【００３１】
次いで、例えば熱酸化法により、シリコン窒化膜１４をマスクとしてシリコン基板１０を熱酸化し、トレンチ２２の内面に、例えば膜厚１〜１８ｎｍのシリコン酸化膜２４を形成する。
【００３２】
次いで、全面に、例えば２５０〜６００℃の温度のＨＤＰ（High Density Plasma）ＣＶＤ法により、例えば膜厚２５０〜７５０ｎｍのシリコン酸化膜２６を形成する（図７（ａ）、図７（ｂ））。これにより、トレンチ２２内はシリコン酸化膜２６によって完全に埋め込まれる。
【００３３】
次いで、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１４の表面が露出するまでシリコン酸化膜２６の表面を研磨し、表面を平坦化する。これにより、シリコン酸化膜２４，２６よりなる素子分離膜２８を形成する（図８（ａ）、図８（ｂ））。これにより、シリコン基板１０の表面には、素子分離膜２８により画定された複数の活性領域が形成される。
【００３４】
次いで、適切な後処理により、ＣＭＰのスラリーを除去する。
【００３５】
次いで、窒素雰囲気中で、例えば８００〜１１００℃の温度で熱処理を行う。
【００３６】
次いで、全面に、スピンコート法によりフォトレジスト膜３０を形成した後、フォトリソグラフィによりフォトレジスト膜３０パターニングする。これにより、周辺回路領域を覆いメモリセル領域を露出するフォトレジスト膜３０を形成する。
【００３７】
次いで、フォトレジスト膜３０をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離膜２８の上面を例えば１０〜８０ｎｍ程度エッチングする（図９（ａ）、図９（ｂ））。
【００３８】
次いで、例えば純水により１０：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、シリコン窒化膜１４上の自然酸化膜（図示せず）を除去する。
【００３９】
次いで、例えば１３０℃の燐酸水溶液によりウェットエッチングを行い、シリコン窒化膜１４を除去する。
【００４０】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１２を除去する。
【００４１】
次いで、例えば熱酸化法により、シリコン基板１０の表面に、例えば膜厚８〜１６ｎｍのシリコン酸化膜を形成する。これにより、シリコン酸化膜よりなるイオン注入用の犠牲酸化膜３２を形成する（図１０（ａ）、図１０（ｂ））。
【００４２】
次いで、フォトリソグラフィ及びイオン注入により、メモリセル領域及び高電圧トランジスタ形成領域に所定のウェル（図示せず）を形成する。例えば、メモリセル領域及びＮ型高電圧トランジスタ形成領域にはＮ型ウェル内にＰ型ウェルが形成された二重ウェルを形成し、Ｐ型高電圧トランジスタ形成領域にはＮ型ウェルを形成する。Ｎ型ウェルは、例えば燐イオンを、加速エネルギーを例えば３００〜５００ｋｅＶ、ドーズ量を例えば１×１０１１〜１×１０１４ｃｍ−２の条件でイオン注入することにより形成する。Ｐ型ウェルは、例えばボロンイオンを、加速エネルギーを例えば１００〜３５０ｋｅＶ、ドーズ量を例えば１×１０１２〜１×１０１５ｃｍ−２の条件でイオン注入することにより形成する。二重ウェルの底部のＮ型埋め込み層は、例えば燐イオンを、加速エネルギーを例えば１．６〜２．６ＭｅＶ、ドーズ量を例えば２×１０１１〜２×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【００４３】
次いで、窒素雰囲気中で、例えば９００〜１２００℃の温度で１〜１５秒間の熱処理を行い、注入した不純物を活性化する。
【００４４】
次いで、例えば純水により１０：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、犠牲酸化膜３２を除去する。
【００４５】
なお、素子分離膜２８は、シリコン酸化膜１２や犠牲酸化膜３２の除去工程などにおいて徐々に膜減りする。これにより、犠牲酸化膜３２を除去した後には、素子分離膜２８と活性領域との境目に、活性領域表面より窪んだ窪みが形成されている。
【００４６】
次いで、シリコン基板１０の表面に、例えば膜厚３〜１５ｎｍのシリコン酸化膜よりなるトンネル絶縁膜３４を形成する（図１１（ａ）、図１１（ｂ））。トンネル絶縁膜３４は、例えば３００〜５５０℃の温度でのラジカル酸化、例えば８５０〜１１００℃の温度での熱酸化等により形成する。
【００４７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚が５０〜１００ｎｍであり、例えば０．２〜１０×１０１９ｃｍ−３の濃度で燐を含有したアモルファスシリコン膜３６を形成する（図１２（ａ）、図１２（ｂ））。アモルファスシリコン膜３６は、フローティングゲートとなる膜である。
【００４８】
次いで、アモルファスシリコン膜３６上に、スピンコート法により、ＢＡＲＣ（Bottom Anti-Reflective Coating）膜３８とフォトレジスト膜４０とを形成する。
【００４９】
次いで、フォトリソグラフィにより、フォトレジスト膜４０に、周辺回路領域と、メモリセル領域内の所定領域を露出する開口部を形成する（図１３（ａ）、図１３（ｂ））。メモリセル領域内の所定領域は、ワード線（コントロールゲート）の形成領域と素子分離領域とが重なる領域であり、ワード線の延在方向にフローティングゲートを分離するための領域に相当する。
【００５０】
次いで、フォトレジスト膜４０をマスクとして、例えば誘導結合型プラズマエッチング装置を用いた異方性エッチングにより、アモルファスシリコン膜３６をパターニングする（図１４（ａ）、図１４（ｂ））。
【００５１】
次いで、アッシング及びその後の後処理により、アモルファスシリコン膜３６上に残存するＢＡＲＣ膜３８及びフォトレジスト膜４０を除去する。
【００５２】
次いで、全面に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造よりなるＯＮＯ膜４２を形成する（図１５（ａ）、図１５（ｂ））。ＯＮＯ膜４２は、フローティングゲートとコントロールゲートとを絶縁し容量結合するための膜である。ＯＮＯ膜４２は、例えば５００〜９００℃の温度の熱ＣＶＤ法により例えば膜厚３〜５ｎｍのシリコン酸化膜（ボトム酸化膜）を形成し、例えば３００〜９００℃の温度の熱ＣＶＤ法により例えば膜厚５〜１０ｎｍのシリコン窒化膜を形成した後、例えば８００〜１１００℃の温度の熱酸化によりシリコン窒化膜を３〜８ｎｍ程度酸化してシリコン酸化膜（トップ酸化膜）を形成することにより、形成する。
【００５３】
次いで、フォトリソグラフィ及びイオン注入により、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域に所定のウェル（図示せず）を形成する。例えば、Ｎ型低電圧トランジスタ形成領域及びＮ型中電圧トランジスタ形成領域にＰ型ウェルを形成し、Ｐ型低電圧トランジスタ形成領域及びＰ型中電圧トランジスタ形成領域にＮ型ウェルを形成する。
【００５４】
次いで、全面に、スピンコート法によりフォトレジスト膜４４を形成した後、フォトリソグラフィによりフォトレジスト膜４４パターニングする。これにより、周辺回路領域を露出しメモリセル領域を覆うフォトレジスト膜４４を形成する。
【００５５】
次いで、フォトレジスト膜４４をマスクとして、例えばマグネトロン反応性イオンエッチング（ＲＩＥ）装置を用いたドライエッチングにより、ＯＮＯ膜４２のトップ酸化膜及び中間層のシリコン窒化膜をエッチングする。
【００５６】
ＯＮＯ膜４２を形成する各々の膜厚は、１０ｎｍ以下と極めて薄い。また、活性領域と素子分離膜との境目には窪みが形成されているため、窪み（傾斜部）に形成された膜を除去するために、オーバーエッチング量を程度３００％以上に増加する必要がある。このため、ＯＮＯ膜４２の各々の膜をエッチングする際には、下地に対する選択比を十分に確保する必要がある。
【００５７】
かかる観点から、トップ酸化膜のエッチングには、例えばエッチングガスにＣ４Ｆ８、Ｃ４Ｆ６、Ａｒ、Ｏ２のいずれかの組み合わせとなる混合ガスを用い、下地のシリコン窒化膜に対して選択比が６．０程度以上となる条件を用いる。また、中間層のシリコン窒化膜のエッチングには、ＣＨ３Ｆ、Ａｒ、Ｏ２のいずれかの組み合わせとなる混合ガスを用い、下地のボトム酸化膜に対して選択比が９．０程度以上となる条件を用いる。
【００５８】
フルオロカーボン系のエッチングガスを用いた上記エッチング条件では、エッチングに伴い、副生成物であるフルオロカーボン膜が、基板の表面に付着する。
【００５９】
次いで、基板の表面に付着したフルオロカーボン膜を、以下のいずれかの方法で除去する。
【００６０】
第１の方法は、マグネトロンＲＩＥ装置を用い、アルゴンガスと酸素ガスとの混合ガスのプラズマに基板を曝すことにより、フルオロカーボン膜を除去する方法である。エッチングの副生成物であるフルオロカーボンにアルゴンビームを照射すると、フッ素が抜けてカーボンリッチの膜となる。この膜に酸素が作用することで、フルオロカーボン膜を除去することができる。この方法は、ＯＮＯ膜４２のトップ酸化膜及びシリコン窒化膜のエッチングに引き続き、同一装置内で処理を行うことができるというメリットがある。
【００６１】
具体的な条件としては、例えば、ＲＦパワーが１００〜３００Ｗ、圧力が４０〜１００ＭＴｏｒｒ、プロセスガスの総流量が１００〜６００ｓｃｃｍ、ガスの混合比Ａｒ：Ｏ２が１００：１〜１００：１５、電極温度が５０℃、処理時間が１０〜６０秒である。
【００６２】
なお、酸素ガスの添加量は、プロセスガスの総流量に対して、０．５％〜２５％の範囲、好ましくは０．５％〜１０％程度の範囲に設定することが望ましい。酸素の添加量が０．５％よりも低いとフルオロカーボン膜の除去効果が十分に得られず、酸素の添加量が２５％を超えるとフォトレジスト膜４４のアッシングが顕著となるからである。フォトレジスト膜４４は、後述のボトム酸化膜を除去する際のウェットエッチング工程でもマスク膜として用いるため、フルオロカーボン膜の除去後もウェットエッチングに耐えうる膜厚が残っている必要がある。
【００６３】
第２の方法は、ダウンフローエッチング装置を用い、酸素ガス、ＣＦ４ガス及びフォーミングガス（水素３％と窒素９７％の混合ガス。以下、「ＦＧ」とも表現する。）の混合ガスを用いたケミカルドライエッチングにより、フルオロカーボン膜を除去する方法である。ＣＦ４ガスは、フルオロカーボン膜に対する酸素ラジカルの反応性を高め、フルオロカーボン膜のエッチングを促進する役割を担うものである。また、フォーミングガスは、酸素ラジカルの寿命を長くする役割を担うものである。
【００６４】
具体的な条件としては、例えば、マイクロ波パワーが８００〜１１００Ｗ、圧力が１５０〜３００Ｐａ、プロセスガスの総流量が１２００〜２０００ｓｃｃｍ、ガスの混合比Ｏ２：ＣＦ４：ＦＧが６１７：３７４：１〜６１：３８：１、処理時間が１０〜３３秒である。
【００６５】
なお、ＣＦ４ガスの添加量は、プロセスガスの総流量に対して、０．０５％〜３％の範囲、好ましくは０．１％〜１％程度に設定することが望ましい。ＣＦ４ガスの添加量が０．０５％よりも低いと酸素ラジカルの反応性が低すぎてフルオロカーボン膜の除去効果が十分に得られず、ＣＦ４ガスの添加量３％を超えると酸素ラジカルの反応性が高くなりすぎフォトレジスト膜４４のアッシングが顕著となるからである。
【００６６】
フルオロカーボン膜を除去する工程の目的及び効果については、後述する。
【００６７】
次いで、フォトレジスト膜４４をマスクとして、例えば純水により１００：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、ＯＮＯ膜４２のボトム酸化膜及びトンネル絶縁膜３４を除去する（図１６（ａ）、図１６（ｂ））。
【００６８】
次いで、アッシング及びその後の後処理により、フォトレジスト膜４４を除去する。
【００６９】
次いで、例えば熱酸化法により、周辺回路領域のシリコン基板１０の表面に、例えば膜厚３〜２０ｎｍのシリコン酸化膜４６を形成する（図１７（ａ）、図１７（ｂ））。
【００７０】
次いで、全面に、スピンコート法によりフォトレジスト膜４８を形成した後、フォトリソグラフィによりフォトレジスト膜４８パターニングする。これにより、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域を露出し、高電圧トランジスタ形成領域及びメモリセル領域を覆うフォトレジスト膜４８を形成する。
【００７１】
次いで、フォトレジスト膜４８をマスクとして、例えば純水により１００：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域のシリコン酸化膜４６を選択的に除去する（図１８（ａ）、図１８（ｂ））。
【００７２】
次いで、アッシング及びその後の後処理により、フォトレジスト膜４８を除去する。
【００７３】
次いで、シリコン基板１０を熱酸化し、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域に、例えば膜厚１〜１２ｎｍのシリコン酸化膜５０を形成する（図１９（ａ）、図１９（ｂ））。この際、シリコン酸化膜４６は、追加酸化されて膜厚が増加する。
【００７４】
次いで、全面に、スピンコート法によりフォトレジスト膜５２を形成した後、フォトリソグラフィによりフォトレジスト膜５２パターニングする。これにより、低電圧トランジスタ形成領域を露出し、中電圧トランジスタ形成領域、高電圧トランジスタ形成領域及びメモリセル領域を覆うフォトレジスト膜５２を形成する。
【００７５】
次いで、フォトレジスト膜５２をマスクとして、例えば純水により１００：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、低電圧トランジスタ形成領域のシリコン酸化膜５０を選択的に除去する（図２０（ａ）、図２０（ｂ））。
【００７６】
次いで、アッシング及びその後の後処理により、フォトレジスト膜５２を除去する。
【００７７】
次いで、シリコン基板１０を熱酸化し、低電圧トランジスタ形成領域に、例えば膜厚１〜３ｎｍのシリコン酸化膜よりなるゲート絶縁膜５４を形成する。この際、中電圧トランジスタ形成領域では、シリコン酸化膜５０が追加酸化され、例えば膜厚２〜１５ｎｍのシリコン酸化膜よりなるゲート絶縁膜５６が形成される。また、高電圧トランジスタ形成領域では、シリコン酸化膜４６が更に追加酸化され、例えば膜厚５〜３５ｎｍのシリコン酸化膜よりなるゲート絶縁膜５８が形成される。こうして、低電圧トランジスタ形成領域、中電圧トランジスタ形成領域及び高電圧トランジスタ形成領域に、互いに膜厚の異なる３種類のゲート絶縁膜５２，５４，５６を形成する（図２１（ａ）、図２１（ｂ））。
【００７８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１１０ｎｍのポリシリコン膜６０を形成する。
【００７９】
次いで、ポリシリコン膜６０上に、例えばＣＶＤ法により、例えば最表面に３ｎｍ以下の酸化膜が形成された膜厚１０〜４０ｎｍのシリコン窒化膜６２を形成する。
【００８０】
次いで、シリコン窒化膜６２上に、スピンコート法により、ＢＡＲＣ膜６４とフォトレジスト膜６６とを形成する。
【００８１】
次いで、フォトリソグラフィによりフォトレジスト膜６６をパターニングし、周辺回路領域及びメモリセル領域のコントロールゲート形成領域を覆うフォトレジスト膜６６を形成する（図２２（ａ）、図２２（ｂ））。
【００８２】
次いで、フォトレジスト膜６６をマスクとして、例えば誘導結合型プラズマエッチング装置を用いた異方性エッチングにより、ＢＡＲＣ膜６４、シリコン窒化膜６２、ポリシリコン膜６０、ＯＮＯ膜４２及びアモルファスシリコン膜３６をパターニングし、メモリセル領域に、アモルファスシリコン膜３６よりなるフローティングゲート６８と、ポリシリコン膜６０よりなるコントロールゲート７０とを形成する。
【００８３】
次いで、アッシング及びその後の後処理により、シリコン窒化膜６２上に残存するＢＡＲＣ膜６４及びフォトレジスト膜６６を除去する（図２３（ａ）、図２３（ｂ））。
【００８４】
次いで、熱酸化法により、フローティングゲート６８及びコントロールゲート７０の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜７２を形成する。
【００８５】
次いで、コントロールゲート７０をマスクとしてイオン注入を行い、コントロールゲート７０の両側のシリコン基板１０内に、不純物拡散領域７４を形成する。
【００８６】
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚３０〜１５０ｎｍのシリコン窒化膜７６を形成する（図２４（ａ）、図２４（ｂ））。
【００８７】
次いで、ドライエッチングにより、ポリシリコン膜６０及びコントロールゲート７０の上面が露出するまでシリコン窒化膜７６，６２を異方性エッチングし、側壁絶縁膜７２が形成されたフローティングゲート６８及びコントロールゲート７０の側壁部分に、シリコン窒化膜７６よりなる側壁絶縁膜７８を形成する（図２５（ａ）、図２５（ｂ））。
【００８８】
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚１５〜４０ｎｍのシリコン酸化膜８０を形成する。シリコン酸化膜８０は、後工程でポリシリコン膜６０のパターニングの際にハードマスクとして用いる膜である。
【００８９】
次いで、シリコン酸化膜８０上に、スピンコート法により、ＢＡＲＣ膜８２とフォトレジスト膜８４とを形成する。
【００９０】
次いで、フォトリソグラフィによりフォトレジスト膜８４をパターニングし、メモリセル領域及び周辺トランジスタ（低電圧トランジスタ、中電圧トランジスタ及び高電圧トランジスタ）のゲート電極形成領域を覆うフォトレジスト膜８４を形成する（図２６（ａ）、図２６（ｂ））。
【００９１】
次いで、フォトレジスト膜８４をマスクとして、例えば誘導結合型プラズマエッチング装置を用いた異方性エッチングにより、ＢＡＲＣ膜８２、シリコン酸化膜８０及びポリシリコン膜６０をパターニングし、周辺回路領域に、ポリシリコン膜６０よりなるゲート電極８６を形成する。
【００９２】
次いで、アッシング及びその後の後処理により、シリコン酸化膜８０上に残存するＢＡＲＣ膜８２及びフォトレジスト膜８４を除去する。
【００９３】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜８０を除去する。
【００９４】
次いで、ゲート電極８６をマスクとしてイオン注入を行い、ゲート電極８６の両側のシリコン基板１０内に、不純物拡散領域８８を形成する（図２７（ａ）、図２７（ｂ））。
【００９５】
次いで、例えば熱ＣＶＤ法により例えばシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、ゲート電極８６の側壁部分、及び側壁絶縁膜７８が形成されたフローティングゲート６８及びコントロールゲート７０の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜９０を形成する。
【００９６】
次いで、ゲート電極８６及び側壁絶縁膜９０をマスクとして、並びにコントロールゲート及び側壁絶縁膜７８，９０をマスクとしてイオン注入を行い、ゲート電極８６の両側のシリコン基板１０内に不純物拡散領域９２を形成し、コントロールゲート７０の両側のシリコン基板１０内に不純物拡散領域９４を形成する。
【００９７】
次いで、窒素雰囲気中で熱処理を行い、注入した不純物を活性化し、ゲート電極８６の両側のシリコン基板１０内に、不純物拡散領域８８，９２よりなるソース／ドレイン領域９６を形成し、コントロールゲート７０の両側のシリコン基板１０内に、不純物拡散領域７４，９４よりなるソース／ドレイン領域９８を形成する（図２８（ａ）、図２８（ｂ））。
【００９８】
こうして、メモリセル領域に形成され、トンネル絶縁膜３４を介してシリコン基板１０上に形成されたフローティングゲート６８と、ＯＮＯ膜４２を介してフローティングゲート６８上に形成されたコントロールゲート７０と、コントロールゲート７０の両側のシリコン基板１０内に形成されたソース／ドレイン領域９８とを有する不揮発メモリトランジスタと、低電圧トランジスタ形成領域に形成され、ゲート絶縁膜５４を介してシリコン基板１０上に形成されたゲート電極８６と、ゲート電極８６の両側のシリコン基板１０内に形成されたソース／ドレイン領域９６とを有する低電圧トランジスタと、中電圧トランジスタ形成領域に形成され、ゲート絶縁膜５６を介してシリコン基板１０上に形成されたゲート電極８６と、ゲート電極８６の両側のシリコン基板１０内に形成されたソース／ドレイン領域９６とを有する中電圧トランジスタと、高電圧トランジスタ形成領域に形成され、ゲート絶縁膜５８を介してシリコン基板１０上に形成されたゲート電極８６と、ゲート電極８６の両側のシリコン基板１０内に形成されたソース／ドレイン領域９６とを有する高電圧トランジスタとを完成する。
【００９９】
この後、サリサイドプロセスや、多層配線プロセスなどの所定のバックエンドプロセスを経て、半導体装置を完成する。
【０１００】
次に、上述の本実施形態による半導体装置の製造方法において、周辺回路領域のＯＮＯ膜４２の除去過程でフルオロカーボン膜を除去する工程を行う目的及び効果について図２９乃至図３１を用いて説明する。
【０１０１】
本実施形態による半導体装置の製造方法において、周辺回路領域のＯＮＯ膜４２の除去過程においてフルオロカーボン膜を除去しているのは、高電圧トランジスタのゲート絶縁膜の絶縁耐圧の低下に、フルオロカーボン膜が影響しているためである。
【０１０２】
前述のように、ＯＮＯ膜４２を除去する工程に至る過程で、素子分離膜２８と活性領域（シリコン基板１０）との境界には、窪み１００が形成されている。ＯＮＯ膜４２のトップ酸化膜及び中間層のシリコン窒化膜を除去するドライエッチングの過程では、窪み１００の内壁に、ドライエッチングの副生成物であるフルオロカーボン膜１０２が堆積される。フルオロカーボン膜１０２は、窪み１００の側壁器部分に堆積されやすいため、窪み１００の深部では膜厚が薄くなっているものと考えられる（図２９（ａ）参照）。
【０１０３】
この状態でボトム酸化膜１０４のエッチング工程を行うと、フルオロカーボン膜１０２の付着部分のエッチングレートは遅いため、窪み１００の深部におけるエッチングが優先して進行する（図２９（ｂ）参照）。
【０１０４】
この後、ボトム酸化膜１０４（トンネル絶縁膜３４を含む）のエッチングを更に進行すると、先にエッチングが完了した窪み１００の深部では素子分離膜２８もエッチングされ、窪み１００の深部における形状が急峻になる（図２９（ｃ）参照）。
【０１０５】
この窪み１００の急峻な形状は、その後の熱酸化によってゲート絶縁膜５８を形成した後も保存される。この結果、窪み１００内にゲート電極材料が形成されると電界集中が発生し、高電圧トランジスタのゲート絶縁膜５８の絶縁耐圧の低下を引き起こすものと考えられる。
【０１０６】
低電圧トランジスタ及び中電圧トランジスタのゲート絶縁膜５４，５６では、高電圧トランジスタのゲート絶縁膜５８で見られるような絶縁耐圧の低下は認められなかった。低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域では、シリコン酸化膜４６を除去した後に再酸化してゲート絶縁膜５４，５６を形成するため、窪み１００の形状が緩和されて電界集中が生じないものと考えられる。
【０１０７】
本実施形態のようにフルオロカーボン膜を除去する工程を行うことにより、ボトム酸化膜のエッチングが局所的に進行することが防止され、ボトム酸化膜の除去後の窪みの最深部に急峻な窪みが形成されるのを防止することができる。
【０１０８】
図３０はフルオロカーボン膜を除去する工程を行っていない試料と行った試料とにおける素子分離膜端部の断面形状を示すＴＥＭ像である。図３０（ａ）はフルオロカーボン膜を除去する工程を行っていない試料の断面ＴＥＭ像であり、図３０（ｂ）はフルオロカーボン膜を除去する工程を行った試料の断面ＴＥＭ像である。
【０１０９】
図示するように、フルオロカーボン膜を除去する工程を行った試料では、フルオロカーボン膜を除去する工程を行っていない試料と比較して、窪みの深部（図中、点線で囲った部分）における形状がなだらかになっている。
【０１１０】
図３１は、高電圧トランジスタのゲート電極に逆バイアス（シリコン基板に対して負電圧）を印加したときのゲート絶縁膜耐圧を累積確率分布に表したものである。図中、○印がフルオロカーボン膜を除去する工程を行っていない試料（比較例）、◇印が上述の第１の方法によりフルオロカーボン膜を除去する工程を行った試料（実施例１）、△印が上述の第２の方法によりフルオロカーボン膜を除去する工程を行った試料（実施例２）である。
【０１１１】
図示するように、フルオロカーボン膜を除去する工程を行っていない試料では、ゲート絶縁膜耐圧のばらつきが大きいのに対し、フルオロカーボン膜を除去する工程を行った試料では、第１の方法及び第２の方法のいずれを用いた場合にも、安定した高いゲート絶縁膜耐圧を得ることができた。
【０１１２】
このように、本実施形態によれば、周辺回路領域のＯＮＯ膜を除去する際に、トップ絶縁膜及び中間層を除去した後、表面に付着したフルオロカーボン膜を除去する工程を行うので、その後のボトム絶縁膜の除去過程において素子分離膜縁部の窪みの形状が変化することを防止することができる。これにより、素子分離膜端部における電界集中が防止され、周辺トランジスタのゲート絶縁膜の絶縁耐圧劣化を防止することができる。
【０１１３】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図３２乃至図３６を用いて説明する。図１乃至図２８に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１１４】
図３２は本実施形態による半導体装置の構造を示す平面図及び概略断面図、図３３乃至図３６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１５】
はじめに、本実施形態による半導体装置の構造について図３２を用いて説明する。図３２（ａ）は本実施形態による半導体装置の平面図であり、図３２（ｂ）は図３２（ａ）のＡ−Ａ′線に沿った概略断面図であり、図３２（ｃ）は図３２（ａ）のＢ−Ｂ′線に沿った概略断面図である。
【０１１６】
本実施形態による半導体装置は、ＯＮＯ膜を電荷蓄積層とした単層ゲートの不揮発メモリトランジスタを混載したロジック半導体装置である。本実施形態による半導体装置も、第１実施形態による半導体装置と同様、不揮発メモリトランジスタ（Ｆｌａｓｈ）がマトリクス状に形成されたメモリセル領域と、論理回路を構成するロジックトランジスタや不揮発メモリトランジスタの駆動用の高耐圧トランジスタなどの種々の周辺トランジスタが形成された周辺回路領域を有している。本実施形態による半導体装置、周辺トランジスタとして、例えば、高速ロジック回路を構成する低電圧トランジスタ（ＬＶ−Ｔｒ）と、入出力回路を構成する中電圧トランジスタ（ＭＶ−Ｔｒ）と、不揮発メモリトランジスタを制御するための高電圧トランジスタ（ＨＶ−Ｔｒ）を有している。
【０１１７】
図３２（ａ）に示すように、メモリセル領域のシリコン基板１０内には、不純物拡散層よりなる複数のビット線１０８がストライプ状に形成されている。ビット線１０８が形成されたシリコン基板１０上には、ビット線１０８に交差する方向に延在する複数のコントロールゲート７０がストライプ状に形成されている。シリコン基板１０とコントロールゲート７０との間には、ＯＮＯ膜４２（シリコン酸化膜４２ｃ／シリコン窒化膜４２ｂ／シリコン酸化膜４２ａ）よりなる電荷蓄積層が形成されている（図３２（ｂ）及び図３２（ｃ）を参照）。
【０１１８】
これにより、隣接するビット線１０８線間の領域とコントロールゲート７０との交差部にそれぞれ、コントロールゲート７０と、当該隣接するビット線１０８により構成されるソース／ドレイン領域とを有し、ＯＮＯ膜４２を電荷蓄積層とする不揮発メモリトランジスタが構成されている。コントロールゲート７０間の領域には、図３２（ｃ）に示すように、シリコン酸化膜８０よりなるライナー膜と、シリコン窒化膜７６が埋め込まれている。なお、図３２（ｂ）及び図３２（ｃ）では説明の便宜上、両端に素子分離膜２８を記載しているが、実際には、素子分離膜２８はメモリセル領域の周辺を囲うように形成される。
【０１１９】
周辺回路領域に形成された低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）は、第１実施形態による半導体装置の場合と同様であるので、ここでは説明を省略する。
【０１２０】
次に、本実施形態による半導体装置の製造方法について図３３乃至図３６を用いて説明する。図３３及び図３４は図３２のＡ−Ａ′線に沿った工程断面図であり、図３５及び図３６は図３２（ａ）のＢ−Ｂ′線に沿った工程断面図である。
【０１２１】
なお、周辺トランジスタの製造プロセスは第１実施形態による半導体装置の製造方法と基本的に同じであるため、ここでは不揮発メモリトランジスタの製造プロセスを中心に説明する。周辺トランジスタの製造プロセスについては、必要に応じて第１実施形態の図面を参照しながら説明する。
【０１２２】
まず、図３乃至図１０に示す第１実施形態による半導体装置の製造方法と同様にして、ＳＴＩ法により、活性領域を画定する素子分離膜２８を形成する。
【０１２３】
次いで、素子分離膜２８により画定されたシリコン基板１０の活性領域上に、例えば熱酸化法により、シリコン酸化膜よりなる犠牲酸化膜３２を形成する（図３３（ａ））。
【０１２４】
次いで、フォトリソグラフィ及びイオン注入により、メモリセル領域及び高電圧トランジスタ形成領域に所定のウェル（図示せず）を形成する。例えば、メモリセル領域及びＮ型高電圧トランジスタ形成領域にはＮ型ウェル内にＰ型ウェルが形成された二重ウェルを形成し、Ｐ型高電圧トランジスタ形成領域にはＮ型ウェルを形成する。
【０１２５】
次いで、窒素雰囲気中で、例えば９００〜１２００℃の温度で１〜１５秒間の熱処理を行い、注入した不純物を活性化する。
【０１２６】
次いで、例えば純水により１０：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、犠牲酸化膜３２を除去する。
【０１２７】
なお、素子分離膜２８は、シリコン酸化膜１２や犠牲酸化膜３２の除去工程などにおいて徐々に膜減りする。これにより、犠牲酸化膜３２を除去した後には、素子分離膜２８と活性領域との境目に、活性領域表面より窪んだ窪みが形成されている。
【０１２８】
次いで、シリコン基板１０の表面に、熱酸化法により、例えば膜厚５〜１４ｎｍのシリコン酸化膜４２ａを形成する。
【０１２９】
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚が５〜１４ｎｍのシリコン窒化膜４２ｂを形成する（図３３（ｂ））。
【０１３０】
次いで、シリコン窒化膜４２ｂ上に、フォトリソグラフィにより、周辺回路領域の全面を覆い、メモリセル領域のビット線形成領域を露出するフォトレジスト膜４０を形成する（図３３（ｃ））。
【０１３１】
次いで、フォトレジスト膜４０をマスクとしてイオン注入を行い、メモリセル領域内に、ビット線１０８となる不純物拡散領域１１０と、不純物拡散領域１１０の縁部に設けられたポケット領域としての不純物拡散領域１１２とを形成する（図３４（ａ））。
【０１３２】
次いで、アッシング及びその後の後処理により、シリコン窒化膜４２ｂ上のフォトレジスト膜４０を除去する。
【０１３３】
次いで、シリコン窒化膜４２ｂ上に、シリコン酸化膜４２ｃを形成する。シリコン酸化膜４２ｃは、例えば、熱酸化法によりシリコン窒化膜４２ｂを熱酸化した後、熱ＣＶＤ法により高温酸化（ＨＴＯ：High Temperature Oxide）膜を形成することにより、形成する。
【０１３４】
こうして、シリコン酸化膜４２ｃ／シリコン窒化膜４２ｂ／シリコン酸化膜４２ｂの積層膜を形成し、ＯＮＯ膜４２よりなる電荷蓄積層とする（図３４（ｂ））。このように形成したＯＮＯ膜４２は、第１実施形態の場合と同様、周辺回路領域にも形成される（図１５（ａ）参照）。
【０１３５】
次いで、フォトリソグラフィ及びイオン注入により、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域に所定のウェル（図示せず）を形成する。例えば、Ｎ型低電圧トランジスタ形成領域及びＮ型中電圧トランジスタ形成領域にＰ型ウェルを形成し、Ｐ型低電圧トランジスタ形成領域及びＰ型中電圧トランジスタ形成領域にＮ型ウェルを形成する。
【０１３６】
次いで、図１５（ａ）〜図１６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、周辺回路領域のＯＮＯ膜４２を除去する。本実施形態の場合にも、ＯＮＯ膜４２は、素子分離膜２８と活性領域との境目の窪み内にも形成されている。そこで、シリコン酸化膜４２ｃ及びシリコン窒化膜４２ｂを除去した後には、第１実施形態と同様のフルオロカーボン膜の除去工程を行い、高電圧トランジスタの絶縁耐圧劣化を防止する。
【０１３７】
具体的には、周辺回路領域を露出しメモリセル領域を覆うフォトレジスト膜４４を形成後、このフォトレジスト膜４４をマスクとして、例えばマグネトロン反応性イオンエッチング装置を用いたドライエッチングにより、シリコン酸化膜４２ｃ及びシリコン窒化膜４２ｂをエッチングする。次いで、シリコン酸化膜４２ｃ及びシリコン窒化膜４２ｂのエッチングに伴い基板の表面に付着したフルオロカーボン膜を、第１実施形態に記載の第１の方法又は第２の方法により、除去する。次いで、フォトレジスト膜４４をマスクとして、例えば純水により１００：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、シリコン酸化膜４２ａを除去する。次いで、アッシング及びその後の後処理により、フォトレジスト膜４４を除去する。
【０１３８】
このようにしてＯＮＯ膜４２を除去することにより、素子分離膜２８と活性領域との境目の窪みの形状が変化することを防止することができる。
【０１３９】
次いで、図１７（ａ）〜図２１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、低電圧トランジスタ形成領域、中電圧トランジスタ形成領域及び高電圧トランジスタ形成領域に、互いに膜厚の異なる３種類のゲート絶縁膜５２，５４，５６を形成する（図２１（ａ）参照）。
【０１４０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜２００ｎｍのポリシリコン膜６０を形成する。ポリシリコン膜６０は、不揮発メモリトランジスタのコントロールゲート７０及び周辺トランジスタのゲート電極８４となる膜である。
【０１４１】
次いで、ポリシリコン膜６０上に、例えばＣＶＤ法により、例えば膜厚１５〜４０ｎｍのシリコン酸化膜１１４を形成する（図３４（ｃ））。
【０１４２】
次いで、シリコン酸化膜１１４上に、スピンコート法により、ＢＡＲＣ膜６４とフォトレジスト膜６６とを形成する。
【０１４３】
次いで、フォトリソグラフィによりフォトレジスト膜６６をパターニングし、周辺回路領域の全面及びメモリセル領域のコントロールゲート形成領域を覆うフォトレジスト膜６６を形成する（図３５（ａ））。
【０１４４】
次いで、フォトレジスト膜６６をマスクとして、例えば誘導結合型プラズマエッチング装置を用いた異方性エッチングにより、ＢＡＲＣ膜６４、シリコン酸化膜１１４及びポリシリコン膜６０をパターニングし、メモリセル領域に、ポリシリコン膜６０よりなるコントロールゲート７０を形成する。
【０１４５】
次いで、アッシング及びその後の後処理により、ポリシリコン膜６０上に残存するシリコン酸化膜１１４、ＢＡＲＣ膜６４及びフォトレジスト膜６６を除去する（図３５（ｂ））。なお、周辺回路領域は、ポリシリコン膜６０によって全面が覆われたままの状態である（図２５（ａ）参照）。
【０１４６】
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚１〜２０ｎｍのシリコン酸化膜８０と、例えば膜厚５０〜１７０ｎｍのシリコン窒化膜７６とを形成する（図３６（ａ））。
【０１４７】
次いで、ドライエッチングにより、シリコン酸化膜８０の上面が露出するまでシリコン窒化膜７６を異方性エッチングし、コントロールゲート７０間の間隙を、シリコン酸化膜１１６及びシリコン窒化膜７６により埋め込む（図３６（ｂ））。こうして、本実施形態の不揮発メモリトランジスタを完成する。
【０１４８】
次いで、図２６乃至図２８に示す第１実施形態による半導体装置の製造方法と同様にして、周辺回路領域のポリシリコン膜６０をパターニングしてゲート電極８４を形成後、ソース／ドレイン領域９６を形成し、低電圧トランジスタ、中電圧トランジスタ及び高電圧トランジスタを完成する。
【０１４９】
この後、サリサイドプロセスや、多層配線プロセスなどの所定のバックエンドプロセスを経て、半導体装置を完成する。
【０１５０】
このように、本実施形態によれば、周辺回路領域のＯＮＯ膜を除去する際に、トップ絶縁膜及び中間層を除去した後、表面に付着したフルオロカーボン膜を除去する工程を行うので、その後のボトム絶縁膜の除去過程において素子分離膜縁部の窪みの形状が変化することを防止することができる。これにより、素子分離膜端部における電界集中が防止され、周辺トランジスタのゲート絶縁膜の絶縁耐圧劣化を防止することができる。
【０１５１】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図３７乃至図４０を用いて説明する。図１乃至図２８に示す第１実施形態による半導体装置及びその製造方法、並びに図３２乃至図３６に示す第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１５２】
図３７は本実施形態による半導体装置の構造を示す平面図及び概略断面図、図３８乃至図４０は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５３】
はじめに、本実施形態による半導体装置の構造について図３７を用いて説明する。図３７（ａ）は本実施形態による半導体装置の平面図であり、図３７（ｂ）は図３７（ａ）のＡ−Ａ′線に沿った概略断面図であり、図３７（ｃ）は図３７（ａ）のＢ−Ｂ′線に沿った概略断面図である。
【０１５４】
本実施形態による半導体装置は、ＯＮＯ膜を電荷蓄積層とした単層ゲートの不揮発メモリトランジスタを混載したロジック半導体装置である。本実施形態による半導体装置も、第１実施形態による半導体装置と同様、不揮発メモリトランジスタ（Ｆｌａｓｈ）がマトリクス状に形成されたメモリセル領域と、論理回路を構成するロジックトランジスタや不揮発メモリトランジスタの駆動用の高耐圧トランジスタなどの種々の周辺トランジスタが形成された周辺回路領域を有している。本実施形態による半導体装置、周辺トランジスタとして、例えば、高速ロジック回路を構成する低電圧トランジスタ（ＬＶ−Ｔｒ）と、入出力回路を構成する中電圧トランジスタ（ＭＶ−Ｔｒ）と、不揮発メモリトランジスタを制御するための高電圧トランジスタ（ＨＶ−Ｔｒ）を有している。
【０１５５】
図３７（ａ）に示すように、メモリセル領域のシリコン基板１０内には、複数の素子分離膜２８がストライプ状に形成されている。素子分離膜２８が形成されたシリコン基板１０上には、素子分離膜２８に交差する方向に延在する複数のコントロールゲート７０がストライプ状に形成されている。シリコン基板１０とコントロールゲート７０との間には、ＯＮＯ膜４２（シリコン酸化膜４２ｃ／シリコン窒化膜４２ｂ／シリコン酸化膜４２ａ）よりなる電荷蓄積層が形成されている。コントロールゲート７０間の領域のシリコン基板１０内には、ソース／ドレイン領域９８が形成されている。（図３７（ｂ）及び図３７（ｃ）を参照）。
【０１５６】
これにより、隣接する素子分離膜２８間の領域とコントロールゲート７０との交差部にそれぞれ、コントロールゲート７０と、コントロールゲート７０の両側のシリコン基板１０内に形成されたソース／ドレイン領域９８とを有し、ＯＮＯ膜４２を電荷蓄積層とする不揮発メモリトランジスタが構成されている。コントロールゲート７０間の領域には、図３７（ｃ）に示すように、シリコン酸化膜８０よりなるライナー膜と、シリコン窒化膜７６が埋め込まれている。
【０１５７】
周辺回路領域に形成された低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）は、第１実施形態による半導体装置の場合と同様であるので、ここでは説明を省略する。
【０１５８】
次に、本実施形態による半導体装置の製造方法について図３８乃至図４０を用いて説明する。図３８は図３７のＡ−Ａ′線に沿った工程断面図であり、図３９及び図４０は図３７（ａ）のＢ−Ｂ′線に沿った工程断面図である。
【０１５９】
なお、周辺トランジスタの製造プロセスは第１実施形態による半導体装置の製造方法と基本的に同じであるため、ここでは不揮発メモリトランジスタの製造プロセスを中心に説明する。周辺トランジスタの製造プロセスについては、必要に応じて第１実施形態の図面を参照しながら説明する。
【０１６０】
まず、図３乃至図１０に示す第１実施形態による半導体装置の製造方法と同様にして、ＳＴＩ法により、活性領域を画定する素子分離膜２８を形成する。
【０１６１】
次いで、素子分離膜２８により画定されたシリコン基板１０の活性領域上に、例えば熱酸化法により、シリコン酸化膜よりなる犠牲酸化膜３２を形成する（図３８（ａ））。
【０１６２】
次いで、フォトリソグラフィ及びイオン注入により、メモリセル領域及び高電圧トランジスタ形成領域に所定のウェル（図示せず）を形成する。例えば、メモリセル領域及びＮ型高電圧トランジスタ形成領域にはＮ型ウェル内にＰ型ウェルが形成された二重ウェルを形成し、Ｐ型高電圧トランジスタ形成領域にはＮ型ウェルを形成する。
【０１６３】
次いで、窒素雰囲気中で、例えば９００〜１２００℃の温度で１〜１５秒間の熱処理を行い、注入した不純物を活性化する。
【０１６４】
次いで、例えば純水により１０：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、犠牲酸化膜３２を除去する。
【０１６５】
なお、素子分離膜２８は、シリコン酸化膜１２や犠牲酸化膜３２の除去工程などにおいて徐々に膜減りする。これにより、犠牲酸化膜３２を除去した後には、素子分離膜２８と活性領域との境目に、活性領域表面より窪んだ窪みが形成されている。
【０１６６】
次いで、シリコン基板１０の表面に、熱酸化法により、例えば膜厚５〜１４ｎｍのシリコン酸化膜４２ａを形成する。
【０１６７】
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚が５〜１４ｎｍのシリコン窒化膜４２ｂを形成する（図３３（ｂ））。
【０１６８】
次いで、シリコン窒化膜４２ｂ上に、例えば熱酸化法により、例えば膜厚が３〜１５ｎｍのシリコン酸化膜４２ｃを形成する。
【０１６９】
こうして、シリコン酸化膜４２ｃ／シリコン窒化膜４２ｂ／シリコン酸化膜４２ｂの積層膜を形成し、ＯＮＯ膜４２よりなる電荷蓄積層とする（図３８（ｂ））。このように形成したＯＮＯ膜４２は、第１実施形態の場合と同様、周辺回路領域にも形成される（図１５（ａ）参照）。
【０１７０】
次いで、フォトリソグラフィ及びイオン注入により、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域に所定のウェル（図示せず）を形成する。例えば、Ｎ型低電圧トランジスタ形成領域及びＮ型中電圧トランジスタ形成領域にＰ型ウェルを形成し、Ｐ型低電圧トランジスタ形成領域及びＰ型中電圧トランジスタ形成領域にＮ型ウェルを形成する。
【０１７１】
次いで、図１５（ａ）〜図１６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、周辺回路領域のＯＮＯ膜４２を除去する。本実施形態の場合にも、ＯＮＯ膜４２は、素子分離膜２８と活性領域との境目の窪み内にも形成されている。そこで、シリコン酸化膜４２ｃ及びシリコン窒化膜４２ｂを除去した後には、第１実施形態と同様のフルオロカーボン膜の除去工程を行い、高電圧トランジスタの絶縁耐圧劣化を防止する。
【０１７２】
具体的には、周辺回路領域を露出しメモリセル領域を覆うフォトレジスト膜４４を形成後、このフォトレジスト膜４４をマスクとして、例えばマグネトロン反応性イオンエッチング装置を用いたドライエッチングにより、シリコン酸化膜４２ｃ及びシリコン窒化膜４２ｂをエッチングする。次いで、シリコン酸化膜４２ｃ及びシリコン窒化膜４２ｂのエッチングに伴い基板の表面に付着したフルオロカーボン膜を、第１実施形態に記載の第１の方法又は第２の方法により、除去する。次いで、フォトレジスト膜４４をマスクとして、例えば純水により１００：１〜２００：１程度に希釈された弗酸水溶液によりウェットエッチングを行い、シリコン酸化膜４２ａを除去する。次いで、アッシング及びその後の後処理により、フォトレジスト膜４４を除去する。
【０１７３】
このようにしてＯＮＯ膜４２を除去することにより、素子分離膜２８と活性領域との境目の窪みの形状が変化することを防止することができる。
【０１７４】
次いで、図１７（ａ）〜図２１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、低電圧トランジスタ形成領域、中電圧トランジスタ形成領域及び高電圧トランジスタ形成領域に、互いに膜厚の異なる３種類のゲート絶縁膜５２，５４，５６を形成する（図２１（ａ）参照）。
【０１７５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜２００ｎｍのポリシリコン膜６０を形成する。ポリシリコン膜６０は、不揮発メモリトランジスタのコントロールゲート７０及び周辺トランジスタのゲート電極８４となる膜である。
【０１７６】
次いで、ポリシリコン膜６０上に、例えばＣＶＤ法により、例えば膜厚１５〜４０ｎｍのシリコン酸化膜１１４を形成する（図３８（ｃ））。
【０１７７】
次いで、シリコン酸化膜１１４上に、スピンコート法により、ＢＡＲＣ膜６４とフォトレジスト膜６６とを形成する。
【０１７８】
次いで、フォトリソグラフィによりフォトレジスト膜６６をパターニングし、周辺回路領域の全面及びメモリセル領域のコントロールゲート形成領域を覆うフォトレジスト膜６６を形成する（図３９（ａ））。
【０１７９】
次いで、フォトレジスト膜６６をマスクとして、例えば誘導結合型プラズマエッチング装置を用いた異方性エッチングにより、ＢＡＲＣ膜６４、シリコン酸化膜１１４及びポリシリコン膜６０をパターニングし、メモリセル領域に、ポリシリコン膜６０よりなるコントロールゲート７０を形成する。
【０１８０】
次いで、フォトレジスト膜６６及びコントロールゲート７０をマスクとしてイオン注入を行い、コントロールゲート７０間の領域に、ソース／ドレイン領域９８となる不純物拡散領域７４を形成する。
【０１８１】
次いで、アッシング及びその後の後処理により、ポリシリコン膜６０上に残存するシリコン酸化膜１１４、ＢＡＲＣ膜６４及びフォトレジスト膜６６を除去する（図３９（ｂ））。なお、周辺回路領域は、ポリシリコン膜６０によって全面が覆われたままの状態である（図２５（ａ）参照）。
【０１８２】
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚１〜２０ｎｍのシリコン酸化膜８０と、例えば膜厚５０〜１７０ｎｍのシリコン窒化膜７６とを形成する（図４０（ａ））。
【０１８３】
次いで、ドライエッチングにより、シリコン酸化膜８０の上面が露出するまでシリコン窒化膜７６を異方性エッチングし、コントロールゲート７０間の間隙を、シリコン酸化膜１１６及びシリコン窒化膜７６により埋め込む（図４０（ｂ））。こうして、本実施形態の不揮発メモリトランジスタを完成する。
【０１８４】
次いで、図２６乃至図２８に示す第１実施形態による半導体装置の製造方法と同様にして、周辺回路領域のポリシリコン膜６０をパターニングしてゲート電極８４を形成後、ソース／ドレイン領域９６を形成し、低電圧トランジスタ、中電圧トランジスタ及び高電圧トランジスタを完成する。
【０１８５】
この後、サリサイドプロセスや、多層配線プロセスなどの所定のバックエンドプロセスを経て、半導体装置を完成する。
【０１８６】
このように、本実施形態によれば、周辺回路領域のＯＮＯ膜を除去する際に、トップ絶縁膜及び中間層を除去した後、表面に付着したフルオロカーボン膜を除去する工程を行うので、その後のボトム絶縁膜の除去過程において素子分離膜縁部の窪みの形状が変化することを防止することができる。これにより、素子分離膜端部における電界集中が防止され、周辺トランジスタのゲート絶縁膜の絶縁耐圧劣化を防止することができる。
【０１８７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１８８】
例えば、上記実施形態では、ゲート間絶縁膜又は電荷蓄積層としてのＯＮＯ膜を除去する際に本発明を適用した場合を説明したが、本発明の適用対象はＯＮＯ膜に限定されるものではない。本発明は、素子分離領域とエッチング特性の同等な下層絶縁膜と、この下層絶縁膜上に形成された上層絶縁膜を有し、上層絶縁膜のエッチングにフルオロカーボン系のガスを用いる製造プロセスを用いた半導体装置の製造方法に広く適用することができる。
【０１８９】
シリコン系の半導体デバイスでは、下層絶縁膜として、シリコン酸化物系の絶縁膜（シリコン酸化膜やシリコン窒化酸化膜）を適用することができる。また、上層絶縁膜としては、シリコン窒化膜の単層、シリコン窒化膜とシリコン酸化膜との積層膜や、アルミナ（Ａｌ２Ｏ３）膜やハフニア（ＨｆＯ２）膜等の高誘電率絶縁膜を含む膜等を適用することができる。
【０１９０】
また、上層絶縁膜のエッチングに用いるフルオロカーボン系のガスとしては、上記実施形態に記載のガスに限らず、ハイドロフルオロカーボン（ＨＦＣ）やフルオロカーボン（ＦＣ）などのフロン類のガスを用いることができる。
【０１９１】
また、上記実施形態に記載の半導体装置の構造やプロセス条件は、一例を示したものであり、必要に応じて適宜変更できるものである。
【０１９２】
また、上記実施形態では、不揮発メモリトランジスタを混載したロジック半導体装置の製造プロセスに適用した例を示したが、本発明は、不揮発メモリトランジスタを混載したロジック半導体装置への適用に限定されるものではない。
【０１９３】
上述のように本発明は、素子分離領域とエッチング特性の同等な下層絶縁膜と、この下層絶縁膜上に形成された上層絶縁膜を有し、上層絶縁膜のエッチングにフルオロカーボン系のガスを用いる製造プロセスを用いた半導体装置の製造方法に広く適用できるものである。特に、下層絶縁膜の下地が段差を有する場合に、本発明を適用する効果がある。
【０１９４】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０１９５】
（付記１）  半導体基板の表面に、活性領域を画定する素子分離領域を形成する工程と、
前記素子分離領域が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜が形成された前記半導体基板上に、前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜を形成する工程と、
少なくとも前記活性領域と前記素子分離領域との境界を含む第１の領域に形成された前記第２の絶縁膜を、フルオロカーボン系のエッチングガスを用いたドライエッチングにより除去する工程と、
酸素を含む雰囲気に曝すことにより、前記ドライエッチングの際に前記第１の絶縁膜上に付着したフルオロカーボン膜を除去する工程と、
前記第１の領域に形成された前記第１の絶縁膜を、ウェットエッチングにより除去する工程と
を有することを特徴とする半導体装置の製造方法。
【０１９６】
（付記２）  付記１記載の半導体装置の製造方法において、
前記フルオロカーボン膜を除去する工程では、アルゴンガスと酸素ガスとを含む混合ガスを用いた反応性イオンエッチングにより、前記フルオロカーボン膜を除去する
ことを特徴とする半導体装置の製造方法。
【０１９７】
（付記３）  付記２記載の半導体装置の製造方法において、
前記酸素ガスの流量は、プロセスガスの総流量に対して、０．５〜２５％である
ことを特徴とする半導体装置の製造方法。
【０１９８】
（付記４）  付記２又は３記載の半導体装置の製造方法において、
前記第２の絶縁膜を除去する工程と、前記フルオロカーボン膜を除去する工程は、同一の処理室内で連続して行う
ことを特徴とする半導体装置の製造方法。
【０１９９】
（付記５）  付記１記載の半導体装置の製造方法において、
前記フルオロカーボン膜を除去する工程では、ＣＦ４ガスと酸素ガスとを含む混合ガスを用いたケミカルドライエッチングにより、前記フルオロカーボン膜を除去する
ことを特徴とする半導体装置の製造方法。
【０２００】
（付記６）  付記５記載の半導体装置の製造方法において、
前記混合ガスは、フォーミングガスを更に含む
ことを特徴とする半導体装置の製造方法。
【０２０１】
（付記７）  付記５又は６記載の半導体装置の製造方法において、
前記ＣＦ４ガスの流量は、プロセスガスの総流量に対して、０．０５〜１０％である
ことを特徴とする半導体装置の製造方法。
【０２０２】
（付記８）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記素子分離領域を構成する第３の絶縁膜の上部をエッチングする工程を更に有し、
前記第１の絶縁膜の形成の際、前記活性領域と前記素子分離領域との前記境界近傍の前記素子分離領域に、前記活性領域の表面よりも窪んだ窪みが形成されている
ことを特徴とする半導体装置の製造方法。
【０２０３】
（付記９）  付記８記載の半導体装置の製造方法において、
前記第３の絶縁膜は、前記第１の絶縁膜と同等のエッチング特性を有する
ことを特徴とする半導体装置の製造方法。
【０２０４】
（付記１０）  付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜を除去する工程の後に、前記第１の領域内の前記活性領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを更に有し、
前記第１の領域内の前記活性領域に、前記ゲート絶縁膜及び前記ゲート電極を有するＭＩＳトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【０２０５】
（付記１１）  付記１０記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程では、前記第１の絶縁膜を除去することにより露出した前記半導体基板を熱酸化することにより形成した第４の絶縁膜を少なくとも含む前記ゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【０２０６】
（付記１２）  付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第１の領域とは異なる第２の領域内の活性領域に、前記第１の絶縁膜及び前記第２の絶縁膜を有する不揮発メモリトランジスタを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２０７】
（付記１３）  付記１２記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記第２の領域内の前記活性領域上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、前記第２の領域にフローティングゲートを形成する工程とを、
前記第１の絶縁膜を除去する工程の後に、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記フローティングゲート上にコントロールゲートを形成する工程を、更に有し、
前記フローティングゲートと前記コントロールゲートとを有するスタックゲート構造の前記不揮発メモリトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【０２０８】
（付記１４）  付記１２記載の半導体装置の製造方法において、
前記第１の絶縁膜を除去する工程の後に、前記第１の絶縁膜及び前記第２の絶縁膜を介してコントロールゲートを形成する工程を更に有し、
前記第１の絶縁膜及び前記第２の絶縁膜を電荷蓄積層とする単層ゲート構造の前記不揮発メモリトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【０２０９】
（付記１５）  付記１乃至１４のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程では、前記半導体基板に形成されたトレンチに絶縁膜を埋め込むことにより、前記素子分離領域を形成する
ことを特徴とする半導体装置の製造方法。
【０２１０】
（付記１６）  付記１乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【０２１１】
（付記１７）  付記１乃至１６のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０２１２】
（付記１８）  付記１乃至１６のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、シリコン窒化膜とシリコン酸化膜との積層膜である
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２１３】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【図２４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。
【図２５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２３）である。
【図２６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２４）である。
【図２７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２５）である。
【図２８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２６）である。
【図２９】ＯＮＯ膜の除去過程におけるフルオロカーボン膜の影響を説明する図である。
【図３０】フルオロカーボン膜を除去する工程を行っていない試料と行った試料とにおける素子分離膜端部の断面形状を示すＴＥＭ像である。
【図３１】高電圧トランジスタのゲート電極に逆バイアスを印加したときのゲート絶縁膜耐圧を示すグラフである。
【図３２】本発明の第２実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図３３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３７】本発明の第３実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図３８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【符号の説明】
【０２１４】
１０…シリコン基板
１２，２４，２６，４２ａ、４２ｃ，４６，５０，８０，１１４…シリコン酸化膜
１４，４２ｂ，６２，７６…シリコン窒化膜
１６，３６，６０…ポリシリコン膜
１８，３８，６４，８２…ＢＡＲＣ膜
２０，３０，４０，４４，４８，５２，６６，８４…フォトレジスト膜
２２…トレンチ
２８…素子分離膜
３２…犠牲酸化膜
３４…トンネル絶縁膜
４２…ＯＮＯ膜
５４，５６，５８…ゲート絶縁膜
６８…フローティングゲート
７０…コントロールゲート
７２，７８，９０…側壁絶縁膜
７４，８８，９２，９４，１１０，１１２…不純物拡散領域
８６…ゲート電極
９６，９８…ソース／ドレイン領域
１００…窪み
１０２…フルオロカーボン膜
１０４…ボトム酸化膜
１０８…ビット線
【図１】
0005309601.tif 000002
【図２】
0005309601.tif 000003
【図３】
0005309601.tif 000004
【図４】
0005309601.tif 000005
【図５】
0005309601.tif 000006
【図６】
0005309601.tif 000007
【図７】
0005309601.tif 000008
【図８】
0005309601.tif 000009
【図９】
0005309601.tif 000010
【図１０】
0005309601.tif 000011
【図１１】
0005309601.tif 000012
【図１２】
0005309601.tif 000013
【図１３】
0005309601.tif 000014
【図１４】
0005309601.tif 000015
【図１５】
0005309601.tif 000016
【図１６】
0005309601.tif 000017
【図１７】
0005309601.tif 000018
【図１８】
0005309601.tif 000019
【図１９】
0005309601.tif 000020
【図２０】
0005309601.tif 000021
【図２１】
0005309601.tif 000022
【図２２】
0005309601.tif 000023
【図２３】
0005309601.tif 000024
【図２４】
0005309601.tif 000025
【図２５】
0005309601.tif 000026
【図２６】
0005309601.tif 000027
【図２７】
0005309601.tif 000028
【図２８】
0005309601.tif 000029
【図２９】
0005309601.tif 000030
【図３１】
0005309601.tif 000031
【図３２】
0005309601.tif 000032
【図３３】
0005309601.tif 000033
【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図３０】
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