(57)【特許請求の範囲】
【請求項１】
電圧駆動素子の異常を検出するための電圧駆動素子の異常検出装置であって、
前記電圧駆動素子に抵抗を介してパルス状に印加された駆動用電圧の波形を前記抵抗の両側でそれぞれ検出するとともに、検出した波形に基づき、前記電圧駆動素子の異常を検出する異常検出手段を備えることを特徴とする電圧駆動素子の異常検出装置。
【請求項２】
請求項１記載の電圧駆動素子の異常検出装置であって、
前記異常検出手段が、検出した波形に基づき、前記抵抗への入力前に検出した前記駆動用電圧の波形に対する前記抵抗への入力後に検出した前記駆動用電圧の波形の遅延時間を検出するとともに、検出した遅延時間に基づいて、前記電圧駆動素子の異常を検出することを特徴とする電圧駆動素子の異常検出装置。
【請求項３】
請求項２記載の電圧駆動素子の異常検出装置であって、
前記異常検出手段が、前記遅延時間が所定値よりも小さい場合に、前記電圧駆動素子に異常があると判断することで、前記電圧駆動素子の異常を検出することを特徴とする電圧駆動素子の異常検出装置。
【請求項４】
請求項１から３いずれか１項記載の電圧駆動素子の異常検出装置であって、
前記駆動用電圧が矩形波を形成することを特徴とする電圧駆動素子の異常検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧駆動素子の異常状態検出装置に関する。
【背景技術】
【０００２】
ＭＯＳ−ＦＥＴ（電圧駆動素子に相当）は、その特性からスイッチング素子として広く利用されており、その利用範囲は例えばスイッチング電源のほかモータ制御やオーディオアンプなど多岐に亘っている。
図５はＭＯＳ−ＦＥＴの等価回路を示す図である。ＭＯＳ−ＦＥＴは各端子（Ｄｒａｉｎ端子、Ｇａｔｅ端子およびＳｏｕｒｃｅ端子）間に容量（Ｑｇｄ、ＱｇｓおよびＱｄｓ）を有しており、且つＳｏｕｒｃｅ−Ｄｒａｉｎ間にはボディダイオードを備えている。
【０００３】
従来、このＭＯＳ−ＦＥＴが正常であるか否かを確認するにあたっては、例えばボディダイオードによって発生する電圧Ｖｆを確認することで、ＭＯＳ−ＦＥＴの接続状態や破壊の有無を確認することがあった。また、Ｇａｔｅ−Ｓｏｕｒｃｅ間に電圧を加えてＭＯＳ−ＦＥＴを動作させ、Ｄｒａｉｎ−Ｓｏｕｒｃｅ間の電圧変化や抵抗値の変化を見ることで、ＭＯＳ−ＦＥＴが正常であるか否かを確認することがあった。
電圧駆動素子の異常検出に関し、本発明と関連性があると考えられる技術が例えば特許文献１で提案されている。
【０００４】
【特許文献１】特開２０００−７８７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＭＯＳ−ＦＥＴのＧａｔｅ端子は入力インピーダンスが高いため、Ｇａｔｅ端子の接続確認は単独では難しい。このため従来は、ＭＯＳ−ＦＥＴの全ての端子に電極を当てることで、ＭＯＳ−ＦＥＴのＧａｔｅ端子の接続を間接的に判断することになっていた。しなしながら、この方法ではＧａｔｅ端子が外れていた場合にＧａｔｅ端子が不定となり、破壊など素子そのものの異常によって動作不能となっているのか、単純な接続ミスによって動作不能になっているのかが判断できなかった。このためこの場合には、さらに通常の動作を行うことで素子が正常であるか否かを判断していたが、Ｇａｔｅ端子が外れている場合には、Ｇａｔｅ端子が不定となることでＳｏｕｒｃｅ−Ｄｒａｉｎ間に大電流が流れ、異常確認により素子を破壊してしまうという事態が起こっていた。
またＭＯＳ−ＦＥＴは静電気に弱い素子であり、この方法では不用意に素子に直接触れたりすることで、静電気により素子を破壊してしまうこともあった。
【０００６】
そこで本発明は上記の課題に鑑みてなされたものであり、電圧駆動素子の異常として、特にＧａｔｅ端子の接続状態の異常を好適に検出することができる電圧駆動素子の異常検出装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は電圧駆動素子の異常を検出するための電圧駆動素子の異常検出装置であって、前記電圧駆動素子に抵抗を介してパルス状に印加された駆動用電圧の波形を前記抵抗の両側でそれぞれ検出するとともに、検出した波形に基づき、前記電圧駆動素子の異常を検出する異常検出手段を備えることを特徴とする。
【０００８】
また本発明は具体的には前記異常検出手段が、検出した波形に基づき、前記抵抗への入力前に検出した前記駆動用電圧の波形に対する前記抵抗への入力後に検出した前記駆動用電圧の波形の遅延時間を検出するとともに、検出した遅延時間に基づいて、前記電圧駆動素子の異常を検出する構成であってもよい。
【０００９】
また本発明は具体的には前記異常検出手段が、前記遅延時間が所定値よりも小さい場合に、前記電圧駆動素子に異常があると判断することで、前記電圧駆動素子の異常を検出する構成であってもよい。
【００１０】
また本発明は前記駆動用電圧が矩形波を形成する構成であってもよい。
【発明の効果】
【００１１】
本発明によれば、電圧駆動素子の異常として、特に駆動用電圧が入力される端子の接続状態の異常を好適に検出することができる電圧駆動素子の異常検出装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【００１３】
図１は本実施例に係る電圧駆動素子の異常検出装置（以下、単に異常検出装置と称す）１をＭＯＳ−ＦＥＴ（電圧駆動素子）１０とともに模式的に示す図である。本実施例に係る異常検出装置１は検出用波形生成手段２と、抵抗３と、遅延検出信号生成手段４と、接続確認手段５とを有して構成されている。異常検出装置１はＣＰＵ、ＲＯＭ、ＲＡＭなどで構成される図示しないマイコンを含む制御装置として構成されている。
【００１４】
検出用波形生成手段２はゲート電圧（駆動用電圧）をパルス状に生成および印加するための構成である。検出用波形生成手段２は本実施例では具体的にはスイッチング回路で実現されており、検出用波形生成手段２には図示しない電源から直流電圧が印加されている。但しこれに限られず、検出用波形生成手段２は例えばクロックを発生させるように構成されたマイコン等によって実現されてもよい。検出用波形生成手段２はスイッチング動作によって印加された直流電圧からゲート電圧をパルス状に生成するとともに、抵抗３を介して生成したゲート電圧をパルス状に印加する。検出用波形生成手段２のスイッチング動作は例えば釦等の図示しない操作手段の入力やマイコン制御に基づき行われる。このようにして生成されたゲート電圧は矩形波を形成する。
【００１５】
なお、検出用波形生成手段２は制御装置に組み込む代わりに、制御装置とは別体の構成として備えることもできる。また本実施例では検出用波形生成手段２が検査用に電圧波形を生成しているが、通常の動作で利用する電圧の波形が検査用に用いられてもよい。
【００１６】
抵抗３は駆動用電圧が入力される端子であるＭＯＳ−ＦＥＴ１０のＧａｔｅ端子に直列接続されている。抵抗３には検出用波形生成手段２が生成したゲート電圧がパルス状に入力される。なお、抵抗３は制御装置に組み込む代わりに、制御装置とは別体の構成として備えることもできる。また抵抗３は回路に既設のものであってもよい。
【００１７】
遅延検出信号生成手段４は検出用波形生成手段２の作動に応じて、検出用波形生成手段２が印加したゲート電圧の波形を抵抗３の両側でそれぞれ検出するとともに、検出した波形に基づき、抵抗３への入力前に検出したゲート電圧の波形に対する抵抗３への入力後に検出したゲート電圧の波形の遅延時間を検出するための構成である。この点、遅延検出信号生成手段４は後述するように遅延検出信号を生成することによって、遅延時間を検出するように構成されている。
【００１８】
遅延検出信号生成手段４は本実施例ではマイコンで実現されている。すなわちＲＯＭに格納されたプログラムに基づきＣＰＵが処理を実行することで、遅延検出信号生成手段４がマイコンによって機能的に実現されている。但しこれに限られず、遅延検出信号生成手段４は回路など専用のハードウェアによって実現されてもよい。この場合、遅延検出信号生成手段４は制御装置に組み込む代わりに、制御装置とは別体の構成として備えることもできる。
【００１９】
接続確認手段５は遅延検出信号生成手段４が検出した波形に基づき、ＭＯＳ−ＦＥＴ１０の異常を検出するように構成されている。この点、接続確認手段５は具体的には検出した波形に基づいて遅延検出信号生成手段４が検出した遅延時間に基づき、ＭＯＳ−ＦＥＴ１０の異常を検出するように構成されている。また接続確認手段５はさらに具体的には、遅延時間が所定値αよりも小さい場合に、ＭＯＳ−ＦＥＴ１０に異常があると判断することで、ＭＯＳ−ＦＥＴ１０の異常を検出するように構成されている。なお、所定値αは例えばＭＯＳ−ＦＥＴ１０の動作状態（例えばＤｒａｉｎ端子に電位が発生しているか否かなど）によって異なる値が適用されてもよい。これは例えばＤｒａｉｎ端子に電位が発生しているか否かによって図５に示す容量Ｑｇｄが機能するか否かが変化し、これにより抵抗３後の波形の鈍り具合も変化するためである。
【００２０】
接続確認手段５がＭＯＳ−ＦＥＴ１０に異常があると判断した場合には、Ｇａｔｅ端子の接続状態に異常があることを検出することができる。またＧａｔｅ端子の接続状態の異常としては、具体的には例えばＧａｔｅ端子が外れていることを検出できる。但しこれに限られず、Ｇａｔｅ端子の接続状態の異常には、例えばＧａｔｅ端子を接続する半田にクラックが発生し、導通不良になっている状態なども含まれる。またＧａｔｅ端子の接続状態が正常である代わりに、例えばＳｏｕｒｃｅ端子の接続状態が異常である場合にも接続確認手段５は同様にＭＯＳ−ＦＥＴ１０に異常があると判断するが、Ｓｏｕｒｃｅ端子やＤｒａｉｎ端子の接続状態については従来技術等で判断することで、接続確認手段５でＧａｔｅ端子の接続状態を判断することができる。
【００２１】
接続確認手段５は本実施例ではマイコンで実現されている。すなわち、ＲＯＭに格納されたプログラムに基づきＣＰＵが処理を実行することで、接続確認手段５がマイコンによって機能的に実現されている。但しこれに限られず、接続確認手段５は回路など専用のハードウェアによって実現されてもよい。この場合、接続確認手段５は制御装置に組み込む代わりに、制御装置とは別体の構成として備えることもできる。本実施例では遅延検出信号生成手段４と接続確認手段５とで異常検出手段６が実現されている。
【００２２】
次にＧａｔｅ端子に印加する矩形波のゲート電圧の変化について図２を用いて詳述する。ゲート電圧は抵抗３に矩形波信号として入力される。この信号は抵抗３およびコンデンサＣ（ＭＯＳ−ＦＥＴ１０のＧａｔｅ容量に相当）によって、抵抗３への入力後に波形が大きく鈍る。このためＧａｔｅ端子が正常に接続されている場合には、信号の伝播に遅延が発生することになる。
【００２３】
次に遅延検出信号生成手段４が行う遅延検出信号の生成方法について図３を用いて詳述する。遅延検出信号生成手段４は、抵抗３の前後で検出した波形それぞれにつき、所定の電位（ここではＶ１）に対応する時間を読み取る。これにより、図示のような遅延検出信号を生成することができる。この遅延検出信号は遅延時間が大きいほど、パルス幅（時間幅）が大きくなる。したがってこのパルス幅を測定することで、遅延時間を検出することができる。また遅延時間は時間を読み取る際の電位によって時定数として検出できるものであることから、抵抗３の既知の抵抗値とともにＭＯＳ−ＦＥＴ１０のゲート容量を検出することもできるという相関関係を有するパラメータとなっている。このためこの遅延時間によってＭＯＳ−ＦＥＴ１０のＧａｔｅ端子が正常に接続されているか否かを判断することができる。
【００２４】
この異常検出装置１によれば、Ｇａｔｅ端子に接続することで、ＭＯＳ−ＦＥＴ１０を基板に搭載した状態で異常を判断することができる。このため昨今の製品小型化に伴い、製造時に半田状態を直接目視で確認できないような形状や構造のＭＯＳ−ＦＥＴについても、Ｇａｔｅ端子の接続状態の異常を容易に判断することができる。
またこの異常検出装置１によれば、マイコン制御で自動判断を行うこともできる。このためこの異常検出装置１は製造時の品質検査のほか、例えば起動前テストなど製品内部での自己診断機能に応用することもできる。次に起動前テストで自動判断を行う場合の制御の一例を図４にフローチャートを用いて詳述する。
【００２５】
ＣＰＵは異常検出装置１が組み込まれた製品の電源がＯＮになり、電源が供給されたときに、矩形波のゲート電圧を生成する処理を実行する（ステップＳ１１）。このときＣＰＵは具体的には検出用波形生成手段２をスイッチング動作させるための処理を実行する。これにより矩形波のゲート電圧が生成されるとともに、生成されたゲート電圧が抵抗３を介してＧａｔｅ端子に印加される。このときＣＰＵは抵抗３前後のゲート電圧の波形を検出する処理を実行するとともに（ステップＳ１２）、検出した波形に基づいて、遅延時間を検出する処理を実行する（ステップＳ１３）。
【００２６】
さらにＣＰＵは検出した遅延時間に基づいて、遅延時間が所定値αよりも小さいか否かを判定する処理を実行する（ステップＳ１４）。否定判定であれば、ＣＰＵはＭＯＳ−ＦＥＴ１０が正常であると判断する処理を実行し（ステップＳ１６）、本フローチャートの処理を終了する。一方、ステップＳ１４で肯定判定であれば、ＣＰＵはＭＯＳ−ＦＥＴ１０に異常があると判断する処理を実行し（ステップＳ１５）、本フローチャートの処理を終了する。これにより、Ｇａｔｅ端子の接続状態の異常を起動前テストで自動判断できる。
このように異常検出装置１はＭＯＳ−ＦＥＴ１０の異常として、特にＧａｔｅ端子の接続状態の異常を好適に検出することができる。
【００２７】
上述した実施例は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。例えば電圧駆動素子は駆動用電圧が入力される端子に容量を有するものであればよく、接合タイプのＦＥＴなどであってもよい。
【図面の簡単な説明】
【００２８】
【図１】異常検出装置１をＭＯＳ−ＦＥＴ１０とともに模式的に示す図である。
【図２】Ｇａｔｅ端子に印加する矩形波のゲート電圧の変化を説明するための説明図である。
【図３】遅延検出信号生成手段４が行う遅延検出信号の生成方法を模式的に説明する説明図である。
【図４】異常検出装置１を組み込んだ製品において、起動前テストで自動判断を行う場合の制御の一例を示す図である。
【図５】ＭＯＳ−ＦＥＴの等価回路を示す図である。
【符号の説明】
【００２９】
１  異常検出装置
２  検出用波形生成手段
３  抵抗
４  遅延検出信号生成手段
５  接続確認手段
６  異常検出手段
１０  ＭＯＳ−ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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