(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリ素子と、トランジスタと、第１の配線と、第２の配線とを有し、
前記複数の不揮発性メモリ素子と、トランジスタとは、前記第１の配線と前記第２の配線の間に電気的に直列に接続されたＮＡＮＤ型の不揮発性半導体記憶装置であって、
前記複数の不揮発性メモリ素子はそれぞれ、半導体と、第１の絶縁層と、浮遊ゲートと、第２の絶縁層と、制御ゲートとを有し、
前記半導体は、一対の不純物領域と、チャネル形成領域とを有し、
前記チャネル形成領域は、前記一対の不純物領域の間に設けられ、
前記第１の絶縁層、前記浮遊ゲート、前記第２の絶縁層、及び前記制御ゲートは、前記チャネル形成領域の上方に設けられ、
前記第１の絶縁層、前記浮遊ゲート、前記第２の絶縁層、及び前記制御ゲートは、前記チャネル形成領域と重なる領域を有し、
前記複数の不揮発性メモリ素子のうちのいずれかの不揮発性メモリ素子における記憶されたデータの消去は、第１の動作と、ベリファイに対応する第２の動作とを交互に繰り返すことによって行われ、
前記第１の動作は、
前記複数の不揮発性メモリ素子のうち選択された不揮発性メモリ素子の制御ゲートに第１の電位を入力し、
前記第１の配線及び前記第２の配線に前記第１の電位よりも高い第２の電位を入力し、
前記トランジスタのゲートには、前記第２の電位より高い電位を入力して前記トランジスタを導通状態とし、
前記複数の不揮発性メモリ素子のうち選択されなかった不揮発性メモリ素子の制御ゲートには、前記第２の電位より高い電位を入力して前記選択されなかった不揮発性メモリ素子を導通状態とし、
前記第２の動作は、
前記選択された不揮発性メモリ素子の制御ゲートには前記第２の電位より高い電位を入力し、
前記第２の配線に前記第２の電位を入力し、
前記トランジスタのゲートには、前記第２の電位より高い電位を入力して前記トランジスタを導通状態とし、
前記複数の不揮発性メモリ素子のうち選択されなかった不揮発性メモリ素子の制御ゲートには、前記第２の電位より高い電位を入力して前記選択されなかった不揮発性メモリ素子を導通状態とすることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体メモリには、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などがある。ＥＥＰＲＯＭは、ＤＡＰ（Ｄｉｇｉｔａｌ  Ａｕｄｉｏ  Ｐｌａｙｅｒ）などのモバイル製品に採用され、大容量化、高精細化、低消費電力化が重要となっている。
【０００３】
ＥＥＰＲＯＭでは、書き込み後または消去後の状態が所定の範囲内にあることを確かめる動作を含んだベリファイ書き込みまたはベリファイ消去を行うのが通常である。特に、低電圧で動作する不揮発性メモリでは、書き込み後または消去後の状態を高精度に制御する必要が有るために、このようなベリファイ動作は不可欠となっている。
【０００４】
ベリファイ書き込み／消去では、一定期間の書き込み／消去を行う動作期間と、書き込み／消去後の状態が所定の範囲内にあることを確かめる読み出し期間とが交互に行われる。
【０００５】
この様子を、図２および図３を用いて説明する。図２は簡単なブロック図であり、選択されたメモリセル２０３には読み出し回路２０２と書き込み／消去回路２０１とが接続されている。読み出し回路２０２からはベリファイ信号Ｓｖが出力され、書き込み／消去回路２０１に入力される。書き込み／消去回路２０１は、ベリファイ信号Ｓｖを参照して書き込み／消去を行う。ベリファイ書き込み／消去の手順を図３に示す。図３において、まず読み出し回路が動作し（ａｃｔｉｖｅと表示）、読み出しが行われる。この時、書き込み／消去回路は動作しない（ｎｏｔ  ａｃｔｉｖｅと表示）。読み出し回路から出力されるベリファイ信号Ｓｖは、読み出されたメモリセルの状態が目的とする状態と異なる場合にはＬｏｗとなり、読み出されたメモリセルの状態が目的とする状態である場合にはＨｉｇｈとなる。ベリファイ信号ＳｖがＬｏｗの場合には、読み出し動作が終了後に書き込み／消去回路が動作し（ａｃｔｉｖｅ）、一定期間の書き込み／消去が行われる。その後再び読み出しが行われ、メモリセルの状態と目的とする状態との比較が行われる。そして、同様にベリファイ信号ＳｖがＬｏｗであれば、再び一定期間の書き込み／消去が行われる。これらをくりかえし、ベリファイ信号ＳｖがＨｉｇｈとなった時点で、ベリファイ書き込み／消去が終了する。このようにして、ベリファイ動作が行なわれる。
【０００６】
一方、ＥＥＰＲＯＭは、メモリセルの構成及び駆動方法により、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型といった種類がある。
【０００７】
一般的にＮＡＮＤ型の方がＮＯＲ型よりも集積度を上げられる。これは１ビットの情報を格納するのに必要なメモリ素子とトランジスタの総数がＮＡＮＤ型の方が少なく出来ることによる。一方、ＮＡＮＤ型では、メモリ素子の閾値電圧をＮＯＲ型よりも精度良く制御する必要があり、この点からもベリファイ動作は不可欠となっている（非特許文献１）。
【非特許文献１】桝岡  富士雄著、「躍進するフラッシュメモリ（改訂新版）」、第１版、２００３年５月、Ｐ．１５０（図４．１１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図４に、メモリ素子単体の電気的特性を表す。２つの曲線はそれぞれデータ１が格納されている場合と０が格納されている場合を表している。データ０が格納されている場合の特性曲線から浮遊ゲートに電子を注入しデータ１が格納されている場合の特性曲線に遷移させることを書き込みといい、逆にデータ１が格納されている場合の特性曲線から浮遊ゲートから電子を引き抜きデータ０が格納されている場合の特性曲線に遷移させることを消去するという。ＮＡＮＤ型のメモリでは、読み出しの際、選択されたワード線にデータ０が格納されている場合の特性曲線に対してはＯＮ、つまり電流が十分流れ、かつ、データ１が格納されている場合の特性曲線に対してはＯＦＦ、つまり電流が流れないような電位（以下ＶＧＭとする）を供給し、同じＮＡＮＤセルに属するメモリ素子を制御するワード線で上記選択されたワード線以外のワード線に制御されたメモリ素子は格納されたデータに関わらず、両方の特性曲線に対してＯＮ、つまり電流が十分流れるような電位（ＶＧＨとする）を供給する。各メモリ素子の閾値電圧が広い分布をもつと、それだけＶＧＨなどの電位を高く設定する必要が生じ、消費電力が大きくなる。
【０００９】
上記問題を鑑み、本発明は低消費電力の不揮発性半導体記憶装置を提供することを課題とする。また前記不揮発性半導体記憶装置を具備する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一は、直列に接続された複数の不揮発性メモリ素子を有する不揮発性半導体記憶装置のベリファイ方法であって、前記不揮発性メモリ素子は互いに離間して形成された、一対の不純物領域の間にチャネル形成領域を有する半導体層と、前記チャネル形成領域と重なる上方に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートとを有し、前記不揮発性メモリ素子へのデータの書き込み、消去、第１の読み出し及びベリファイ機能における第２の読み出しは当該不揮発性メモリ素子の制御ゲートに印加される電圧を変化させることにより行われ、前記ベリファイ機能における第２の読み出しは前記複数の不揮発性メモリ素子のうち選択された前記不揮発性メモリ素子の制御ゲートの電位を変動することにより行われ、当該前記電位は第１の読み出し電位とは異なることを特徴とする。
【００１１】
上記構成において、前記浮遊ゲートは前記半導体層より小さいバンドギャップを有する半導体材料より形成されることを特徴とする。また、前記浮遊ゲートは、ゲルマニウム若しくはゲルマニウム化合物で形成されていることを特徴とする。
【００１２】
本発明の一は、直列に接続された複数の不揮発性メモリ素子を有する不揮発性半導体記憶装置のベリファイ方法であって、前記不揮発性メモリ素子は互いに離間して形成された、一対の不純物領域の間にチャネル形成領域を有する半導体層と、前記チャネル形成領域と重なる上方に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートとを有し、前記浮遊ゲートは、少なくとも第１の層と第２の層で形成され、前記不揮発性メモリ素子へのデータの書き込み、消去、第１の読み出し及びベリファイ機能における第２の読み出しは当該不揮発性メモリ素子の制御ゲートに印加される電圧を変化させることにより行われ、前記ベリファイ機能における第２の読み出しは前記複数の不揮発性メモリ素子のうち選択された前記不揮発性メモリ素子の制御ゲートの電位を変動することにより行われ、当該電位は前記第１の読み出し電位とは異なることを特徴とする。
【００１３】
上記構成において、前記第１の絶縁層に接する第１の層は、半導体材料で形成され、該半導体材料のバンドギャップは、前記半導体層のバンドギャップより小さいことを特徴とする。また、前記第１の層は、ゲルマニウム若しくはゲルマニウム化合物で形成されていることを特徴とする。
【００１４】
本発明の別の一形態においては、前記不揮発性半導体記憶装置が搭載されていることを特徴とする紙幣、硬貨、有価証券、証書、無記名債券、包装用容器、書籍、記録媒体、乗物、食品、衣類、保健用品、生活用品、薬品あるいは電子機器を提供することもできる。
【発明の効果】
【００１５】
本発明により消去する際のベリファイ動作におけるデータ読み出し及び消去は、書き換え可能な直列に接続された複数の不揮発性メモリ素子のうち、選択されたメモリ素子の制御ゲートの電位のみを変動させることで行うことができる。よって、消費電力を大幅に低減することが可能となる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を図面に基づいて以下に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において同一部分又は同様な機能を有する部分には同一の符号を付し、その説明は省略する。
【００１７】
（実施の形態１）
本実施の形態では、本発明の不揮発性半導体記憶装置（不揮発性メモリとも言う）の構成と動作について説明する。
【００１８】
図９に本発明の不揮発性半導体記憶装置のブロック図の一例を示す。不揮発性半導体記憶装置は、メモリセルアレイ９００、タイミングジェネレータ９０１、電源コントローラ９０２、ベリファイ回路９０３、カラムデコーダ９０４、Ｃセレクタ９０５、読み出し回路９０６、ロウデコーダ９０７、Ｒセレクタ９０８とを有する。
【００１９】
タイミングジェネレータ９０１には、ライトイネーブル信号（ＷＥ）、消去イネーブル信号（ＥＥ）、リードイネーブル信号（ＲＥ）、クロック信号（ＣＬＫ）が外部より入力される。また、ベリファイ回路より判定信号が入力される。このタイミングジェネレータ９０１により、電源コントローラ９０２、ベリファイ回路９０３、読み出し回路９０６、ロウデコーダ９０７に制御信号が入力される。なお、書き込み、消去または読み込みのいずれか一を実行するかによって異なる信号が供給される。
【００２０】
電源コントローラ９０２は、タイミングジェネレータ９０１から入力された制御信号に従って適切な電源をＣセレクタ９０５、読み出し回路９０６、Ｒセレクタ９０８に供給する。
【００２１】
カラムデコーダ９０４にはアドレスが入力され、アドレスに応じた列を選択する。Ｃセレクタ９０５は、カラムデコーダ９０４によって選択された列に対してビット線及びソース線に適切な電源を供給する。ロウデコーダ９０７にはアドレスが入力され、アドレスに応じた行を選択する。Ｒセレクタ９０８は、ロウデコーダ９０７によって選択された行に対して選択線及びワード線に適切な電源を供給する。
【００２２】
読み出し回路９０６は、リードイネーブル信号ＲＥがアサートされた時とベリファイ動作中に用いられる。選択されたメモリ素子のデータを読み出しその値を外部に出力、あるいはベリファイ回路に出力する。
【００２３】
読み出し動作はリードイネーブル信号がアサートされることで行われる。リードイネーブル信号がアサートされると、まず、アドレス信号が指定したメモリ素子が選択され、選択されたメモリ素子から読み出し回路を介してデータを読み取る。
【００２４】
書き込み動作は、ライトイネーブル信号がアサートされることで行われる。ライトイネーブル信号がアサートされると、まず、アドレス信号が指定したメモリ素子が選択され、選択されたメモリ素子にデータ１が書き込まれる。そしてデータ１が書き込まれた後、選択されたメモリ素子に格納されたデータと書き込むべきデータとの比較を行うことで、書き込み結果の確認を行う。両データが一致した場合には書き込み動作が正常に行われたと判定し、書き込み動作を終了する。両データが一致しなかった場合には、書き込みが不足していると判断して再度書き込みをおこない、もう一度選択されたメモリ素子に格納されたデータとデータ１との比較を行う。両データが一致したら繰り返しをやめ書き込動作を終了する。
【００２５】
消去動作は消去イネーブル信号がアサートされることで行われる。消去イネーブル信号がアサートされると、まず、アドレス信号が指定したメモリ素子が選択され、選択されたメモリ素子にデータ０が書き込まれる。そしてデータが消去された後、選択されたメモリ素子に格納されたデータと入力されるべきデータとの比較を行うことで、書き込み結果の確認を行う。両データが一致した場合には消去動作が正常に行われたと判定し、消去動作を終了する。両データが一致しなかった場合には、消去が不足していると判断して再度消去をおこない、もう一度選択されたメモリ素子に格納されたデータとデータ０との比較を行う。両データが一致したら繰り返しをやめ消去動作を終了する。
【００２６】
メモリセルアレイ９００は複数のメモリセルからなる。なお、ここではＮＡＮＤ型を用いた例を挙げ、図１１にＮＡＮＤ型のメモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子（Ｍ０〜Ｍ３１）を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫを構成している。なお、図１１で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線ＷＬが共通接続されている。
【００２７】
なお、不揮発性メモリ素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられている。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている。このような構造を有する所謂浮遊ゲート型の不揮発性メモリ素子は、制御ゲートに印加する電圧により、浮遊ゲートに電荷を注入もしくは抜き出す動作が行われる。すなわち浮遊ゲートに保持させる電荷の出し入れにより、データを記憶する仕組みになっている。なお、制御ゲートにはワード線が電気的に接続されている。
【００２８】
図１１では、選択トランジスタＳ１と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層３４で形成しても良い。これにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１の半導体層３６とＮＡＮＤセルの半導体層３８を分離して形成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の浮遊ゲートから電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層４０で形成しても良い。
【００２９】
なお、メモリセルアレイは上記に限定されず、例えば不揮発性メモリ素子Ｍ０とソース線ＳＬの間に選択用トランジスタＳ２を追加しても良い。なお、この選択用トランジスタＳ２のゲート電極に供給される電位は選択用トランジスタＳ１がＯＮされた時には同様にＯＮされる電位であれば良く、例えば選択用トランジスタＳ１のゲート電極に供給される電位、すなわち信号線ＳＧ１と同じにすれば良い。
【００３０】
次に、データの書き込み、消去及び読み出しの動作についてＮＡＮＤセルＮＳ１を用いて説明する。なお、ＮＡＮＤセルには、ビット線ＢＬ、ソース線ＳＬ、信号線ＳＧ１及びワード線ＷＬに接続されている。
【００３１】
図５は、不揮発性メモリ素子Ｍ３０からデータを読み出す場合の各制御線の電位の関係を示したものである。ここではワード線ＷＬ３０が選択されている例について述べる。選択されたワード線ＷＬ３０にはＶＧＭが供給され、ソース線ＳＬには、駆動回路低電位電源電位（ＶＳＳ＝０Ｖとする）が供給される。なお、選択されていないワード線にはＶＧＨが供給される。また、選択線ＳＧ１には駆動回路高電位電源電位（ＶＤＬとする）が供給される。これにより、トランジスタＳ１及び不揮発性メモリ素子Ｍ０乃至Ｍ２９及びＭ３１はＯＮとなる。ビット線ＢＬとソース線ＳＬが導通状態になるか否かは不揮発性メモリ素子に格納されたデータによる。非導通状態の場合にはビット線ＢＬの電位は変わらないが、導通状態の場合にはビット線ＢＬの電位が下がる。これを読み出し回路９０６で検知する。
【００３２】
図６は、浮遊ゲートに電子を注入する、すなわちデータ書き込みの場合の各制御線の電位の関係を示したものである。この例においてもワード線ＷＬ３０が選択された場合について述べる。ワード線ＷＬ３０には書き込み用高電位（ＶＷＨとする）が供給され、選択された列のビット線ＢＬ及びソース線ＳＬには、書き込み用低電位（ＶＷＬとする）が供給される。選択線ＳＧ１及び選択されていないワード線は各素子が導通状態となる電位であればよく、この例ではＶＳＳとする。これにより、トランジスタＳ１及び不揮発性メモリ素子Ｍ０乃至Ｍ２９及びＭ３１はＯＮとなり、不揮発性メモリ素子Ｍ３０の制御ゲートとソース、ドレイン端子の間にＶＷＨ−ＶＷＬの電圧がかかり、この不揮発性メモリ素子の特性をワード線ＷＬ３０の電位がデータ読み出し時に供給する電位ＶＧＭでもＯＮするようにシフトする。
【００３３】
図７は、浮遊ゲートの電子を引き抜く、すなわちデータを消去する場合の各制御線の電位の関係を示したものである。この例においても上記と同様ワード線ＷＬ３０が選択されている場合について述べる。ワード線ＷＬ３０には消去用低電位（ＶＥＬとする）が供給される。選択された列のビット線ＢＬ及びソース線ＳＬには、消去用高電位（ＶＥＨとする）が供給される。選択線ＳＧ１及び選択されていないワード線は各素子が導通状態となる電位であればよく、ここでは選択線ＳＧ１の電位をＶＥＨより駆動回路高電位電源電位（ＶＤＬとする）だけ高い電位（ＶＥＨ２）とし、選択されていないワード線の電位をＶＥＨよりＶＧＨだけ高い電位（ＶＥＨ３）とする。これにより、トランジスタＳ１及び不揮発性メモリ素子Ｍ０乃至Ｍ２９及びＭ３１はＯＮとなり、不揮発性メモリ素子Ｍ３０の制御ゲートとソース、ドレイン端子の間にＶＥＬ−ＶＥＨの電圧がかかり、この不揮発性メモリ素子の特性をワード線ＷＬ３０の電位がＶＧＭではＯＦＦであるが、ＶＧＨが供給された時にはＯＮするようにシフトする。
【００３４】
次に浮遊ゲートの電子を引き抜く、すなわち消去する際のベリファイ動作におけるデータ読み出しのための制御線の電位の関係について図８を用いて説明する。この例においてもワード線ＷＬ３０が選択されている場合について述べる。ワード線Ｗ３０にはＶＥＨよりＶＧＭだけ高い電位（ＶＥＨ４とする）が供給される。また、ソース線ＳＬには、消去用高電位ＶＥＨが供給される。選択線ＳＧ１には、ＶＥＨよりＶＤＬだけ高い電位であるＶＥＨ２、同じＮＡＮＤセルに属する不揮発性メモリ素子を制御するワード線で上記選択されたワード線以外のワード線、即ち選択されていないワード線にＶＥＨよりＶＧＨだけ高い電位であるＶＥＨ３を供給する。このようにして、選択されたビット線ＢＬからよみだされたデータが出力される。
【００３５】
データ読み出し時の電位、すなわち図５で示されたような電位を用いてベリファイ動作におけるデータの読み出しを行い、その後それに応じて図７に表されたような電位を用いて消去するにはソース線及び選択線及び同じＮＡＮＤセルに属する不揮発性メモリ素子を制御するワード線の電位を大きく変動させる必要がある。このような読み出しと消去を繰り返すベリファイ動作は消費電力の増大を招いてしまう。
【００３６】
しかしながら、本発明では図８に表された電位を利用してベリファイ動作における読み出しを行う。図１に消去にする際のベリファイ動作における各制御線の電位の変化について示す。本発明のように図８で示した電位を用いてベリファイ動作を行えば、図１に示すようにベリファイ動作において大きく電位を動かすのは選択されたワード線ＷＬ３０のみでよい。よって、本発明により大幅に電位を動かさなくてはならない制御線を少なくすることができる。
【００３７】
次に、読み出し回路９０６の一例を図１０示す。なお、図１０には、読み出し回路１０９に併せて電源コントローラ、タイミングジェネレータ、カラムデコーダ、メモリセルについても記載している。なお、これらは読み出し時に関与する一部分のみを抜粋し、それぞれ電源コントローラ１００、タイミングジェネレータ１２１、カラムデコーダ１０８、メモリセル１１９と表記している。読み出し回路１０９はレベルシフタ１１０および１１１、センスアンプ１１５、抵抗１１４、トランジスタ１１３、論理回路１１２、１１６，１１７，１２０を有する。また、電源コントローラ１００に読み出し高電位電源選択回路１０２を設ける。この回路は、消去イネーブル信号がアサートされているときには１０３の電位はＶＥＨ２になりそれ以外のときはＶＤＬとなる。トランジスタ１１３は、読み出し動作のときとベリファイ中に書き込まれたデータを確認のため読み出すときにＯＮとなる。読み出し時はメモリセル１１９に書き込まれたデータにしたがって１０７の電位よりも上あるいは下にこれをセンスアンプ１１５で検知することによってデータを読み出す。
【００３８】
このような回路を用いると消去イネーブル信号がアサートされているときのベリファイの動作は消去と書き込まれたデータを確認のため読み出しの繰り返しとなる。このとき本発明のような電位の制御を行うと選択されたワード線の電位をＶＥＬとＶＥＨ４で切り替えればよい。
【００３９】
よって、本発明を適用することによりベリファイ動作による消去を行う際に電位を変動させる制御線を選択されたワード線のみに減らすことが可能となる。よって、消費電力を大幅に低減することができる。なお、ＮＡＮＤセルが有する不揮発性メモリ素子の数及び各々の不揮発性メモリ素子の容量が多いほどその効果は顕著となる。
【００４０】
なお、ＮＡＮＤ型不揮発性メモリ素子の場合、不揮発性メモリ素子の閾値電圧をＮＯＲ型よりも精度良く制御する必要があるため、本発明によるベリファイ動作を行うことはさらに効果的である。なお、精度良く制御する必要そのためにベリファイ動作を行うが、ＳＯＩなど基板の電位が存在しないような場合には、周りの不揮発性メモリ素子の制御ゲートの電位を適切に制御して書き込み及び消去を行う必要があるため特に有効である。
【００４１】
なお、本実施の形態において、具体的な電圧を指定したが、通常の読み出し時とベリファイ動作における読み出し電圧が異なり、ベリファイ動作における読み出し操作による消費電力を低減することが可能であれば上記に限定されず、他の回路構成、電圧でも構わない。
【００４２】
なお、本実施の形態に示した構成において、書き込みや読み出しを行うビット幅に特に指定はない。１ビットずつのシリアル書き込みとシリアル読み出し、複数ビットの並列書き込みと並列読み出し、一行同時読み出しと一行同時書き込み、あるいは、一行同時読み出しとシリアル書き込みといった組み合わせであっても良い。
【００４３】
以上のような構成および書き込み動作を行うことで、本発明の不揮発性メモリは、消費電力を低減することが可能となる。
【００４４】
なお、本実施の形態は、本明細書中の実施の形態及び他の実施例と適宜組み合わせることが可能である。
【００４５】
（実施の形態２）
本実施形態では、本発明の不揮発性半導体記憶装置に搭載可能な不揮発性メモリ素子の一構成例について図面を用いて説明する。図１２に本実施形態における不揮発性メモリ素子の断面図について示す。この不揮発性メモリ素子は、絶縁表面を有する基板１０を用いて作製されている。絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁膜が形成された金属基板などを用いることができる。
【００４６】
この絶縁表面を有する基板１０上に半導体膜１４が形成されている。基板１０と半導体膜１４の間には、下地絶縁膜１２を設けても良い。この下地絶縁膜１２は、基板１０から半導体膜１４へアルカリ金属などの不純物が拡散して汚染することを防ぐものである。また下地絶縁膜１２は、ブロッキング層として適宜設けてもよい。
【００４７】
下地絶縁膜１２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、下地絶縁膜１２を２構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。
【００４８】
半導体膜１４は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板１０上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１０の全面に形成された半導体膜を結晶化させた後、選択的にエッチングして半導体膜１４を形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体膜を形成し、該半導体膜に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体膜を形成した所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いても良い。
【００４９】
このように、絶縁表面に形成された半導体膜を島状に分離形成することで、同一基板上にメモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
【００５０】
また、基板として単結晶シリコン基板（シリコンウエハー）を用いてもよく、その場合基板がｎ型で有る場合にはｐ型の不純物が注入されたｐウエルを形成する。このように形成されたｐウエルの上層を上述した半導体層として利用しても良い。
【００５１】
半導体膜１４にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート２６の下方と略一致する領域に形成されるものであり、半導体膜１４の一対の不純物領域１８（１８ａ、１８ｂ）の間に位置するものである。
【００５２】
一対の不純物領域１８は不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。一対の不純物領域１８はｎ型不純物であるリン若しくはヒ素を約１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で添加することで形成される。
【００５３】
半導体膜１４上には第１の絶縁膜１６、浮遊ゲート電極２０、第２の絶縁膜２２、制御ゲート電極２４が形成されるが、本明細書では、浮遊ゲート電極２０から制御ゲート電極２４まで積層構造をゲート２６と呼ぶことがある。
【００５４】
第１の絶縁膜１６は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第１の絶縁膜１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体膜（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁膜は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁膜１６は、浮遊ゲート電極２０に電荷を注入するためのトンネル絶縁膜として用いるので、このように丈夫であることが好ましい。この第１の絶縁膜１６は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁膜１６は３ｎｍ〜６ｎｍの厚さに形成することができる。
【００５５】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。５００℃以下の温度における固相酸化処理若しくは固相窒化処理において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
【００５６】
このプラズマ処理により半導体膜１４の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００５７】
図１３にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１０を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気するために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度制御部９０を設けることによって、基板１０の温度を制御することも可能である。
【００５８】
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体膜、絶縁膜、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すれば良い。
【００５９】
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は室温若しくは温度制御部９０により１００℃〜５５０℃に加熱する。なお、基板１０と誘電体板８２との間隔は、２０ｍｍ〜８０ｍｍ（好ましくは２０ｍｍから６０ｍｍ）程度である。次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入することによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化窒化を行うことができる。
【００６０】
図１２において、プラズマ処理により形成される好適な第１の絶縁膜１６の一例は、酸素雰囲気下のプラズマ処理により半導体膜１４上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層１６ｂを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層１４上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。
【００６１】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等の絶縁膜を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁膜として信頼性の高いトンネル絶縁膜を形成することができる。
【００６２】
浮遊ゲート電極２０は第１の絶縁膜１６上に形成される。浮遊ゲート電極２０は半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。
【００６３】
浮遊ゲート電極２０を形成する半導体材料のバンドギャップが、半導体膜１４のバンドギャップより小さいことが好ましい。例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体膜のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体膜１４の伝導帯の底のエネルギーレベルより、浮遊ゲート電極２０の伝導帯の底のエネルギーレベルを低くすることにより、電荷（電子）の注入性を向上させ、電荷保持特性を向上させるためである。
【００６４】
第１の浮遊ゲート電極２０を形成する半導体材料は、半導体膜１４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート電極２０を抵抗率の小さい半導体材料で形成することにより、制御ゲート電極と半導体層の間に電圧を印加したとき、浮遊ゲート電極によって印加電圧が分圧されずにすみ、電界を半導体層に有効に作用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で浮遊ゲート電極２０にｎ型不純物を添加しても良い。例えば、このように、半導体層１４と比較して、浮遊ゲート電極２０をバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
【００６５】
また、浮遊ゲート電極２０を形成する半導体材料は、第１の絶縁膜１６により形成される半導体膜１４の電子に対する障壁エネルギーに対し、第１の絶縁膜１６により形成される浮遊ゲート電極２０の電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体膜１４から浮遊ゲートへの電荷（電子）を注入しやすくし、浮遊ゲート電極２０から電荷が消失することを防ぐことができる。
【００６６】
また、浮遊ゲート電極２０は、図１４に示すように、第１の浮遊ゲート電極層２０ａと第２の浮遊ゲート電極層２０ｂにより形成されていてもよい。勿論、この二層構造に限定されず、複数の層を積層して設けても良い。しかしながら、第１の絶縁膜１６に接して形成される第１の浮遊ゲート電極層２０ａは半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。
【００６７】
第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップが、半導体膜１４のバンドギャップより小さいことが好ましい。例えば、第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップと、半導体膜１４のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体膜１４の伝導帯の底のエネルギーレベルより、浮遊ゲート電極２０ａの伝導帯の底のエネルギーレベルを低くすることにより、電荷（電子）の注入性を向上させ、電荷保持特性を向上させるためである。
【００６８】
第１の浮遊ゲート電極層２０ａを形成する半導体材料は、半導体膜１４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート電極層２０ａを抵抗率の小さい半導体材料で形成することにより、制御ゲート電極と半導体膜の間に電圧を印加したとき、浮遊ゲート電極によって印加電圧が分圧されずにすみ、電界を半導体膜に有効に作用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で第１の浮遊ゲート電極層２０ａにｎ型不純物元素を添加しても良い。例えば、このように半導体膜１４と比較して、第１の浮遊ゲート電極層２０ａをバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
【００６９】
また、第１の浮遊ゲート電極層２０ａを形成する半導体材料は、第１の絶縁膜１６により形成される半導体膜１４の電子に対する障壁エネルギーに対し、第１の絶縁膜１６により形成される第１の浮遊ゲート電極層２０ａの電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体膜１４から第１の浮遊ゲート電極層２０ａへの電荷（電子）を注入しやすくし、第１の浮遊ゲート電極２０ａから電荷が消失することを防ぐことができる。
【００７０】
図１２における浮遊ゲート電極２０または図１４における第１の浮遊ゲート電極層２０ａを形成する半導体材料の条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物が挙げられる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％以下であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
【００７１】
浮遊ゲート（以下、電荷蓄積層ともいう）は電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば他の半導体材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、ゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることもできる。
【００７２】
なお、図１４における第１の浮遊ゲート電極層２０ａに接して、第２の絶縁膜２２側に設けられた第２の浮遊ゲート電極層２０ｂは、シリコン若しくはシリコン化合物で形成される層を適用することが好ましい。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲルマニウムを１０原子％未満の濃度で含むシリコンゲルマニウム、金属窒化物、金属酸化物などを適用することができる。このように第２の浮遊ゲート電極層２０ｂを、第１の浮遊ゲート電極層２０ａよりもバンドギャップの大きな材料で形成することにより、浮遊ゲートに蓄積する電荷が第２の絶縁膜２２側にリークすることを防ぐことができる。また、第２の浮遊ゲート電極層２０ｂを形成するものとして、金属窒化物又は金属酸化物等を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化スズなどを用いることができる。
【００７３】
いずれにしても、図１４における上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物から形成される第２の浮遊ゲート電極層２０ｂは、ゲルマニウム若しくはゲルマニウム化合物で形成される第１の浮遊ゲート電極層２０ａの上層側に設けることにより、特に製造時における耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、浮遊ゲートの加工を容易なものとすることができる。
【００７４】
第２の浮遊ゲート電極層２０ｂ上に設けられた第２の絶縁膜２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化アルミニウム（ＡｌｘＯｙ）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁膜２２の厚さは１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化シリコン層２２ａを３ｎｍの厚さに堆積し、酸化シリコン層２２ｂの厚さを５ｎｍの厚さに堆積した絶縁膜を用いることができる。また、浮遊ゲート電極２０にプラズマ処理を行い、浮遊ゲート電極２０の表面を窒化処理した窒化膜（例えば、浮遊ゲート電極２０としてゲルマニウムを用いた場合には窒化ゲルマニウム）を形成してもよい。いずれにしても、第１の絶縁膜１６と第２の絶縁膜２２が、浮遊ゲート電極２０と接する側の一方又は双方を窒化膜若しくは窒化処理された層とすることで、浮遊ゲート電極２０の酸化を防ぐことができる。他にも、第２の絶縁膜２２として酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）等のＨｉｇｈ−ｋ材料を用いることもできる。
【００７５】
制御ゲート電極２４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート電極２４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、金属層２４ｂの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第１の絶縁膜１６の厚さを厚くすることができる。
【００７６】
図１２に示す不揮発性メモリ素子の動作メカニズムを、図１５に示すバンド図を参照して説明する。また図１４に示す不揮発性メモリ素子の動作メカニズムを、図１６に示すバンド図を参照して説明する。以下に示すバンド図において、図１２、図１５と同じ要素には同じ符号を付している。
【００７７】
図１５は半導体膜１４、第１の絶縁膜１６、浮遊ゲート電極２０、第２の絶縁膜２２、制御ゲート電極２４が積層された状態を示している。図１５は制御ゲート電極２４に電圧を印加していない場合であって、半導体膜１４のフェルミ準位Ｅｆと制御ゲート電極２４のフェルミ準位Ｅｆｍが等しい場合を示している。
【００７８】
第１の絶縁膜１６を挟んで、半導体膜１４と浮遊ゲート電極２０は異なる材料で形成している。半導体膜１４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と浮遊ゲート電極２０のバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４としてシリコン（１．１２ｅＶ）、浮遊ゲート電極２０をとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）を組み合わせることができる。ゲルマニウム又はシリコンゲルマニウムは水素化されていても良い。このときゲルマニウム又はシリコンゲルマニウムに対する水素の含有量は、１〜３０原子％であれば良い。第１の浮遊ゲート電極層２０ａを水素を含有するゲルマニウムで形成することで、第１の絶縁膜１６との界面における再結合中心の数を減少させることができる。
【００７９】
なお、真空準位を０ｅＶとすると、シリコンの伝導帯のエネルギーレベルは−４．０５ｅＶであり、ゲルマニウムの伝導帯のエネルギーレベルは−４．１ｅＶである。また酸化シリコンの伝導帯のエネルギーレベルは−０．９ｅＶである。従って、このような半導体膜１４と浮遊ゲート電極２０の組み合わせによって、第１の絶縁膜１６により形成される半導体膜１４の電子に対する障壁エネルギー（Ｂｅ１）に対し、第１の絶縁膜１６により形成される浮遊ゲート電極２０の電子に対する障壁エネルギー（Ｂｅ２）を高くすることができる。すなわち、電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。
【００８０】
また、図１６は半導体膜１４、第１の絶縁膜１６、浮遊ゲート電極２０、第２の絶縁膜２２、制御ゲート電極２４が積層された状態を示している。なお、浮遊ゲート電極２０は第１の浮遊ゲート電極２０ａと第２の浮遊ゲート電極２０ｂとが積層されている。図１６は制御ゲート電極２４に電圧を印加していない場合であって、半導体膜１４のフェルミ準位Ｅｆと制御ゲート電極２４のフェルミ準位Ｅｆｍが等しい場合を示している。
【００８１】
第１の絶縁膜１６を挟んで、半導体膜１４と浮遊ゲート電極２０の内少なくとも第１の浮遊ゲート電極層２０ａは異なる材料で形成している。半導体膜１４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と第１の浮遊ゲート電極層２０ａのバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４としてシリコン（１．１２ｅＶ）、第１の浮遊ゲート電極層２０ａとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）を組み合わせることができる。また、第２の浮遊ゲート電極層２０ｂとして多結晶シリコンを用いた場合には、第１の浮遊ゲート電極層２０ａよりもバンドギャップが大きくなる。このバンドギャップの差は、第１の絶縁膜１６を通して第１の浮遊ゲート電極層２０ａに注入されたキャリアに対する障壁となる。それにより、注入されたキャリアが第２の絶縁膜２２側にリークすることや、その界面にトラップされてしまうのを防ぐことができる。
【００８２】
なお、第１の絶縁膜１６は酸化シリコン層１６ａ（約８ｅＶ）と、当該酸化シリコンをプラズマ処理により窒化処理した窒素プラズマ処理層１６ｂ（約５ｅＶ）で示している。また、第２の絶縁膜２２も、浮遊ゲート電極２０側から、窒化シリコン層２２ａと酸化シリコン層２２ｂが積層した状態を示している。
【００８３】
第１の絶縁膜１６を挟んで、半導体層１４と第１の浮遊ゲート電極層２０ａは異なる材料で形成している。この場合、半導体層１４のバンドギャップと第１の浮遊ゲート電極層２０ａのバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体層１４をシリコン（１．１２ｅＶ）として、第１の浮遊ゲート電極層２０ａをゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．１ｅＶ）とすることができる。すなわち、半導体層１４としてシリコンのバンドギャップＥｇ１と、第１の浮遊ゲート電極層２０ａとしてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。半導体層１４と第１の浮遊ゲート電極層２０ａのそれぞれについて、第１の絶縁膜１６による電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。このような状況においては、半導体層１４と浮遊ゲート電極２０の伝導帯底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体層１４から浮遊ゲート電極２０に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。
【００８４】
比較のために、半導体膜と浮遊ゲート電極を同じ半導体材料で形成した場合のバンド図を図１７に示す。このバンド図は、半導体膜０１、第１の絶縁膜０２、浮遊ゲート電極０３、第２の絶縁膜０４、制御ゲート電極０５が順次積層された状態を示している。半導体膜０１と浮遊ゲート電極０３を同じシリコン材料で形成した場合でも、浮遊ゲート電極０３を薄く形成するとバンドギャップが異なってくる。図１７では、半導体膜０１のバンドギャップをＥｇ１、浮遊ゲート電極０３のバンドギャップをＥｇ２で示している。例えば、シリコンでは薄膜化すると、バンドギャップがバルクの１．１２ｅＶから１．４ｅＶ程度まで増大すると言われている。それにより、半導体膜０１と浮遊ゲート電極０３の間には、電子の注入を遮る方向に−ΔＥのエネルギー差が生じてしまう。このような状況では、半導体膜０１から浮遊ゲート電極０３に電子を注入するために高電圧が必要になってしまう。すなわち、書き込み電圧を下げるために、浮遊ゲート電極０３をバルクシリコン並に厚く形成するか、ｎ型不純物元素としてリンやヒ素を高濃度にドーピングする必要がある。このことは、従来の不揮発性メモリにおける欠点である。
【００８５】
ところで、浮遊ゲート電極２０に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネル電流を利用する方法がある。本実施の形態においてはＦ−Ｎ型トンネル電流を利用して浮遊ゲート電極２０に電子を注入する。Ｆ−Ｎ型トンネル電流を利用する場合、正の電圧を制御ゲート電極２４に印加して半導体膜１４からＦ−Ｎ型トンネル電流により浮遊ゲート電極２０に電子を注入する。
【００８６】
図１８（Ａ）はＦ−Ｎ型トンネル電流により浮遊ゲート電極２０に注入するときの印加電圧を示している。制御ゲート電極２４に正の高電圧（１０Ｖ〜２０Ｖ）を印加すると共に、ソース領域１８ａとドレイン領域１８ｂは０Ｖとしておく。このときのバンド図は図１９に示すようになる。高電界により半導体膜１４の電子は第１の絶縁膜１６を介して浮遊ゲート電極２０に注入され、Ｆ−Ｎ型トンネル電流が流れる。図１５及び図１６で説明したように、半導体膜１４のバンドギャップＥｇ１と、浮遊ゲート電極２０のバンドギャップＥｇ２の関係は、Ｅｇ１＞Ｅｇ２である。この差が自己バイアスとして、半導体膜１４のチャネル形成領域より注入された電子を浮遊ゲート電極の方に加速するように作用する。それにより、電子の注入性を向上させることができる。
【００８７】
浮遊ゲート電極２０の伝導帯の底のエネルギーレベルは、半導体膜１４の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にある。そのため電子が浮遊ゲート電極２０に注入されるに当たっては、このエネルギー差に起因する内部電界が作用する。これは、上記したような半導体膜１４と浮遊ゲート電極２０の組み合わせによって実現する。すなわち、半導体膜１４から浮遊ゲート電極２０へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は、熱電子を利用して浮遊ゲート電極２０に電子を注入する場合にも同様である。
【００８８】
浮遊ゲート電極２０に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”０”が書き込まれた状態とすることができる。図２０は、電荷保持状態のバンド図を示している。浮遊ゲート電極２０の電子は、第１の絶縁膜１６と第２の絶縁膜２２に挟まれていることにより、エネルギー的に閉じこめられた状態にある。浮遊ゲート電極２０に蓄積するキャリア（電子）によりポテンシャルは上がるが、障壁エネルギーを超えるエネルギーが電子に付与されない限り浮遊ゲート電極２０から電子は放出されないことになる。また、浮遊ゲート電極２０の伝導帯の底のエネルギーレベルは、半導体膜１４の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にあり、電子に対してエネルギー的な障壁が形成される。この障壁により、トンネル電流によって半導体膜１４に電子が流出してしまうのを防ぐことができる。すなわち、１５０℃の恒温放置による信頼性試験においても、電荷保持特性を保持することができる。
【００８９】
このデータ”０”の検出は、中間電位Ｖｒｅａｄを制御ゲート電極２４に供給したときに、トランジスタがオンにならないことを回路によって判別すれば良い。中間電位とは、データ”１”におけるしきい値電圧Ｖｔｈ１と、データ”０”におけるしきい値電圧Ｖｔｈ２の中間の電圧に相当する電位である（この場合、Ｖｔｈ１＜Ｖｒｅａｄ＜Ｖｔｈ２）。又は、図１８（Ｂ）に示すようにソース領域１８ａとドレイン領域１８ｂ間にバイアスを印加して、制御ゲート電極２４を０Ｖとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。
【００９０】
図２１（Ａ）は浮遊ゲート電極２０から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート電極２４に負のバイアスを印加して、半導体膜１４と浮遊ゲート電極２０の間にＦ−Ｎ型トンネル電流を流すことにより行う。或いは、図２１（Ｂ）に示すように、制御ゲート電極２４に負のバイアスを印加し、ソース領域１８ａに正の高電圧を印加することにより、Ｆ−Ｎ型トンネル電流を発生させ、ソース領域１８ａ側に電子を引き抜いても良い。
【００９１】
図２２は、この消去状態のバンド図を示している。消去動作では、第１の絶縁膜１６を薄く形成することができるので、Ｆ−Ｎ型トンネル電流により浮遊ゲート電極２０の電子を半導体膜１４側に放出させることができる。また、半導体層１４のチャネル形成領域から正孔がより注入されやすく、浮遊ゲート電極２０に注入することにより、実質的な消去動作をすることができる。
【００９２】
浮遊ゲート電極２０をゲルマニウム若しくはゲルマニウム化合物で形成することにより、第１の絶縁膜１６の厚さを薄くすることができる。それにより、トンネル電流によって第１の絶縁膜１６を介して電子を浮遊ゲート電極２０に注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。
【００９３】
本発明に係る不揮発性メモリでは、図１５、図１６、図１９で示すように、半導体膜１４と浮遊ゲート電極２０の間でＥｇ１＞Ｅｇ２として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体膜のチャネル形成領域から浮遊ゲート電極にキャリアを注入する際に、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に浮遊ゲート電極からキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。また、浮遊ゲート電極としてのゲルマニウム層にｎ型不純物をドーピングすることにより、伝導帯の底のエネルギーレベルをさらに下げることが出来、よりキャリアを浮遊ゲート電極に注入しやすくするように自己バイアスを作用させることができる。すなわち、書き込み電圧を下げ、不揮発性メモリ素子の記憶保持特性を向上させることができる。なお、浮遊ゲート電極２０が一層の不揮発性メモリ素子時を用いて説明したが、図１４に示す不揮発性メモリ素子であっても同様のことが言える。
【００９４】
以上説明したように、本発明に係る不揮発性メモリ素子は、半導体膜から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。
【００９５】
本実施形態は、実施の形態１と適宜組み合わせて行うことで、さらに消費電力を低減することが可能となる。また、実施の形態１以外の実施の形態及び実施例と適宜組み合わせることが可能である。
【００９６】
（実施の形態３）
本実施の形態では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。
【００９７】
本実施形態で示すメモリ部の等価回路図は、上記実施形態において示した図１１に示すように、選択トランジスタＳ１とソース線ＳＬの間に複数の不揮発性メモリ素子Ｍ０・・・Ｍ３０、Ｍ３１を有するＮＡＮＤセルＮＳ１が設けられている。図１１において、選択トランジスタＳ１とＮＡＮＤセルＮＳ１により一つのメモリセルが形成されている。
【００９８】
選択トランジスタＳ１のゲート電極は信号線ＳＧ１に接続され、ソース又はドレインの一方はソビット線ＢＬに接続され、他方は不揮発性メモリ素子Ｍ３１のソース又はドレインに接続されている。また、不揮発性メモリ素子Ｍ０〜Ｍ３１のゲート電極はそれぞれワード線ＷＬ０〜ＷＬ３１に接続される。不揮発性メモリ素子Ｍ０のソース又はドレインの一方はソース線ＳＬに接続され、他方は不揮発性メモリ素子Ｍ１のソース又はドレインに接続されている。
【００９９】
なお、第１の選択ゲート線ＳＧ１は、各メモリセルにおけるビット線との接続を選択する配線である。
【０１００】
なお、メモリ部に設けられる選択トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
【０１０１】
従って、本実施形態では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁膜を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁膜を形成する場合に関して、以下に図面を参照して説明する。なお、図２３〜図２５は上面図を示し、図２６〜図２９は図２３〜図２５におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられるトランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子及びトランジスタについてビット線の伸張する方向を示し、Ｇ−Ｈ間はメモリ部に設けられる不揮発性メモリ素子についてワード線の伸張する方向を示している。また、本実施の形態では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｅ−Ｆ間に設ける薄膜トランジスタをｎチャネル型である場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
【０１０２】
まず、基板１０００上に絶縁膜１００２を介して島状の半導体膜１００４、１００６、１００８を形成し、当該島状の半導体膜１００４、１００６、１００８を覆うように第１の絶縁膜１０１２、１０１４、１０１６をそれぞれ形成する。そして、第１の絶縁膜１０１２、１０１４、１０１６を覆うように不揮発性メモリ素子において浮遊ゲートとして機能する電荷蓄積層１０２０を形成する（図２６（Ａ）参照）。島状の半導体膜１００４、１００６、１００８は、基板１０００上にあらかじめ形成された絶縁膜１００２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。
【０１０３】
また、レーザー光の照射によって半導体膜の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
【０１０４】
基板１０００は、ガラス基板、石英基板、金属基板（例えばセラミック基板またはステンレス基板など）、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフィン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【０１０５】
絶縁膜１００２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１００２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜１００２を形成することによって、基板１０００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１０００として石英を用いるような場合には絶縁膜１００２を省略してもよい。
【０１０６】
なお、本実施形態における基板１０００上の島状の半導体膜を用いて形成するトランジスタは、薄膜トランジスタを形成するものとして説明するが本発明はこれに限定されない。例えば基板１０００は、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。そのため島状の半導体膜においても、単結晶シリコンを用いたトランジスタを形成することができる。
【０１０７】
なお単結晶Ｓｉ基板、化合物半導体基板、及びＳＯＩ基板を用いる際には、素子分離領域は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。また、半導体基板に形成されたｐウェルは、半導体基板にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１０８】
第１の絶縁膜１０１２、１０１４、１０１６は、半導体膜１００４、１００６、１００８に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体膜１００４、１００６、１００８に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜１００４、１００６、１００８上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁膜１０１２、１０１４、１０１６を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。
【０１０９】
例えば、半導体膜１００４、１００６、１００８としてＳｉを主成分とする半導体膜を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁膜１０１２、１０１４、１０１６として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により半導体膜１００４、１００６、１００８に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体膜１００４、１００６、１００８に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸素と窒素を有する膜（以下、「酸窒化シリコン膜」と記す）が形成され、第１の絶縁膜１０１２、１０１４、１０１６は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。
【０１１０】
ここでは、第１の絶縁膜１０１２、１０１４、１０１６を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体膜１００４、１００６、１００８に酸化処理を行い当該半導体膜１００４、１００６、１００８の表面に概略５ｎｍの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体層１４上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有したシリコン（酸窒化シリコン）が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
【０１１１】
なお、高密度プラズマ処理により半導体膜を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体膜を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。
【０１１２】
希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁膜１０１２、１０１４、１０１６は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁膜１０１２、１０１４、１０１６にＡｒが含まれている場合がある。
【０１１３】
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１０００上に形成された被処理物（ここでは、半導体膜１００４、１００６、１００８）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。
【０１１４】
本実施形態では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【０１１５】
また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０〜２０００ｓｃｃｍ、アルゴンを１００〜１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。
【０１１６】
本実施形態において、メモリ部に設けられた半導体膜１００８上に形成される第１の絶縁膜１０１６は、後に完成する不揮発性メモリ素子において、トンネル絶縁膜として機能する。従って、第１の絶縁膜１０１６の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁膜１０１６の膜厚が薄いほど、後に形成される浮遊ゲートに低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第１の絶縁膜１０１２、１０１４、１０１６は、膜厚を薄く形成することが好ましい。
【０１１７】
一般的に、半導体膜上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板１０００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第１の絶縁膜１０１２、１０１４、１０１６を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁膜を形成した場合には、半導体膜の端部の被覆が十分でなく、後に第１の絶縁膜１０１６上に形成される導電膜等と半導体膜とがショートする場合がある。従って、本実施形態で示すように、高密度プラズマ処理により第１の絶縁膜１０１２、１０１４、１０１６を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁膜より緻密な絶縁膜を形成することができ、また、半導体膜１００４、１００６、１００８の端部を第１の絶縁膜１０１２、１０１４、１０１６で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第１の絶縁膜１０１２、１０１４、１０１６を形成した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。
【０１１８】
電荷蓄積層１０２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等の膜で形成することができる。なお、本実施形態においては特に、電荷蓄積層１０２０をゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等のゲルマニウムを含む膜で形成することが好ましい。ここでは、電荷蓄積層１０２０として、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを主成分とする膜を１〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。なお、メモリ部に設けられた半導体膜１００８上に形成される電荷蓄積層１０２０は、後に完成する不揮発性メモリ素子において、浮遊ゲートとして機能する。上述したように、半導体膜としてＳｉを主成分とする材料を用いて形成し、当該半導体膜上にトンネル絶縁膜として機能する第１の絶縁膜を介してＳｉよりバンドギャップの小さいゲルマニウムを含む膜を電荷蓄積層として設けた場合、半導体膜の電荷に対する絶縁膜により形成される第１の障壁に対して電荷蓄積層の電荷に対する絶縁膜により形成される第２の障壁がエネルギー的に高くなる。その結果、半導体膜から電荷蓄積層へ電荷を注入しやすくすることができ、電荷蓄積層から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。
【０１１９】
また、電荷蓄積層１０２０として、窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムのうち、いずれか一層もしくは多層で形成してもよい。電荷蓄積層１０２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、絶縁膜でありながらも窒化膜内における複数のトラップ順位で半導体膜よりトンネル絶縁膜を介して注入される電荷をトラップ（捕獲するともいう）することができる。すなわち、電荷蓄積層１０２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、複数のトラップ順位で電荷をトラップすることができ、たとえトンネル絶縁膜の一部に欠陥があったとしても一部の蓄積電荷が消失するのみで電荷をトラップし続けることができる。そのため、トンネル絶縁膜の膜厚をさらに薄く形成することができ、また電荷の保持という点においても信頼性の高い不揮発性メモリ素子を得ることができるため好適である。さらには、電荷蓄積層１０２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、トンネル絶縁膜の膜厚を薄くすることができるため、不揮発性メモリ素子自体の微細化を容易にすることができるため好適である。
【０１２０】
次に、半導体膜１００４、１００６上に形成された、第１の絶縁膜１０１２、１０１４と電荷蓄積層１０２０を選択的に除去し、半導体膜１００８上に形成された第１の絶縁膜１０１６及び電荷蓄積層１０２０を残存させる。ここでは、メモリ部に設けられた半導体膜１００８、第１の絶縁膜１０１６、電荷蓄積層１０２０を選択的にレジストで覆い、半導体膜１００４、１００６上に形成された、第１の絶縁膜１０１２、１０１４と電荷蓄積層１０２０をエッチングすることによって選択的に除去する（図２６（Ｂ）参照）。
【０１２１】
次に、半導体膜１００４、１００６と、半導体膜１００８の上方に形成された電荷蓄積層１０２０の一部を覆うようにレジスト１０２２を形成し、当該レジスト１０２２に覆われていない電荷蓄積層１０２０をエッチングして選択的に除去することによって、電荷蓄積層１０２０の一部を残存させ、電荷蓄積層１０２１を形成する（図２６（Ｃ）、図２５参照）。
【０１２２】
次に、半導体膜１００４、１００６と、半導体膜１００８の上方に形成された第１の絶縁膜１０１６と電荷蓄積層１０２１を覆うように第２の絶縁膜１０２８を形成する（図２７（Ａ）参照）。
【０１２３】
第２の絶縁膜１０２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁膜１０２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５〜５０ｎｍの膜厚で形成する。また、第２の絶縁膜１０２８を３層構造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成し、第３層目の絶縁膜として酸化窒化シリコン膜を形成すれば良い。また、他にも第２の絶縁膜１０２８として、ゲルマニウムの酸化物又は窒化物や酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）を用いてもよい。
【０１２４】
なお、半導体膜１００８の上方に形成された第２の絶縁膜１０２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能する。
【０１２５】
次に、半導体膜１００８の上方に形成された第２の絶縁膜１０２８を覆うようにレジスト１０３０を選択的に形成し、半導体膜１００４、１００６上に形成された第２の絶縁膜１０２８を選択的に除去する（図２７（Ｂ）参照）。
【０１２６】
次に、半導体膜１００４、１００６を覆うように第３の絶縁膜１０３２、１０３４をそれぞれ形成する（図２８（Ａ）参照）。
【０１２７】
第３の絶縁膜１０３２、１０３４は、上記第１の絶縁膜１０１２、１０１４、１０１６の形成方法で示したいずれかの方法を用いて形成する。例えば、高密度プラズマ処理により半導体膜１００４、１００６に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜１００４、１００６上にそれぞれシリコンの酸化膜、窒化膜又は酸窒化膜となる第３の絶縁膜１０３２、１０３４を形成する。
【０１２８】
ここでは、第３の絶縁膜１０３２、１０３４を１〜２０ｎｍ、好ましくは１〜１０ｎｍで形成する。例えば、高密度プラズマ処理により半導体膜１００４、１００６に酸化処理を行い当該半導体膜１００４、１００６の表面に酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。また、この場合、半導体膜１００８の上方に形成された第２の絶縁膜１０２８の表面にも酸化処理又は窒化処理が行われ、酸化膜又は酸窒化膜が形成される。半導体膜１００４、１００６の上方に形成された第３の絶縁膜１０３２、１０３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１２９】
次に、半導体膜１００４、１００６の上方に形成された第３の絶縁膜１０３２、１０３４、半導体膜１００８の上方に形成された第２の絶縁膜１０２８を覆うように導電膜を形成する（図２８（Ｂ）参照）。ここでは、導電膜として、導電膜１０３６と導電膜１０３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１３０】
導電膜１０３６、１０３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１３１】
ここでは、導電膜１０３６として窒化タンタルを用いて形成し、その上に導電膜１０３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１０３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１０３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１３２】
次に、積層して設けられた導電膜１０３６、１０３８を選択的にエッチングして除去することによって、半導体膜１００４、１００６、１００８の上方の一部に導電膜１０３６、１０３８を残存させ、それぞれゲート電極として機能する導電膜１０４０、１０４２、１０４６を形成する（図２８（Ｃ）、図２４参照）。なお、メモリ部に設けられた半導体膜１００８の上方に形成される導電膜１０４４は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電膜１０４０、１０４２、１０４６は、後に完成するトランジスタにおいてゲート電極として機能する。
【０１３３】
次に、半導体膜１００４を覆うようにレジスト１０４８を選択的に形成し、当該レジスト１０４８、導電膜１０４２、１０４４、１０４６をマスクとして半導体膜１００６、１００８に不純物元素を導入することによって不純物領域を形成する（図２９（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０１３４】
図２９（Ａ）においては、不純物元素を導入することによって、半導体膜１００６にソース領域又はドレイン領域を形成する不純物領域１０５２とチャネル形成領域１０５０が形成される。また、半導体膜１００８には、ソース領域又はドレイン領域を形成する不純物領域１０５６とＬＤＤ領域を形成する低濃度不純物領域１０５８とチャネル形成領域１０５４が形成される。また、半導体膜１００８には、ソース領域又はドレイン領域を形成する不純物領域１０６２とチャネル形成領域１０６０が形成される。
【０１３５】
また、半導体膜１００８に形成される低濃度不純物領域１０５８は、図２９（Ａ）において導入された不純物元素が浮遊ゲートとして機能する電荷蓄積層１０２１を突き抜けることによって形成される。従って、半導体膜１００８において、導電膜１０４４及び電荷蓄積層１０２１の双方と重なる領域にチャネル形成領域１０５４が形成され、電荷蓄積層１０２１と重なり導電膜１０４４と重ならない領域に低濃度不純物領域１０５８が形成される。なお、電荷蓄積層１０２１及び導電膜１０４４の双方と重ならない領域に高濃度不純物領域１０５６が形成される。
【０１３６】
また、電荷蓄積層１０２１と導電膜１０４４の双方の大きさを異ならせること及び電荷蓄積層１０２１と導電膜１０４４の双方の設ける位置をずらして形成することも可能である。
そのため、不揮発性メモリ素子におけるｎ型を付与する不純物元素又はｐ型を付与する不純物元素の半導体膜への導入及び不純物元素の濃度を選択的に行うことができるため好適である。
【０１３７】
次に、半導体膜１００６、１００８を覆うようにレジスト１０６６を選択的に形成し、当該レジスト１０６６、導電膜１０４０をマスクとして半導体膜１００４に不純物元素を導入することによって不純物領域を形成する（図２９（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図２９（Ａ）で半導体膜１００６、１００８に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体膜１００４にソース領域又はドレイン領域を形成する不純物領域１０７０とチャネル形成領域１０６８を形成される。
【０１３８】
次に、第２の絶縁膜１０２８、第３の絶縁膜１０３２、１０３４、導電膜１０４０、１０４２、１０４４、１０４６を覆うように絶縁膜１０７２を形成し、当該絶縁膜１０７２上に半導体膜１００４、１００６、１００８にそれぞれ形成された不純物領域１０５２、１０６２、１０７０と電気的に接続する導電膜１０７４を形成する（図２９（Ｃ）、図２３参照）。なお、不純物領域１０６２と電気的に接続された導電膜１０７４はビット線ＢＬ０として機能する。
【０１３９】
絶縁膜１０７２は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１４０】
導電膜１０７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜１０７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１０７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１４１】
以上のようにして、ロジック部のトランジスタ、メモリ部に設けられるトランジスタ（ここでは選択トランジスタＳ１）及び不揮発性メモリ素子Ｍ０〜Ｍ３１が形成される。
【０１４２】
なお、本実施形態は、他の実施の形態及び実施例と適宜組み合わせることができる。
【実施例１】
【０１４３】
本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０１４４】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図３０（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０１４５】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明により、不揮発性半導体記憶装置の駆動電圧を低くすることも可能であるため、非接触でデータを交信できる距離をのばすことができる。
【０１４６】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１４７】
また、半導体装置８００は、各回路への電源電圧の供給について電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１４８】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図３０（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図３０（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０１４９】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図３１に示す。
【０１５０】
図３１（Ａ）、（Ｂ）は、デジタルカメラを示している。図３１（Ｂ）は、図３１（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ１２２５に適用することができる。
【０１５１】
また、図３１（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。
【０１５２】
また、図３１（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図３１（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１５３】
また、図３１（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１５４】
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【０１５５】
なお、本実施例は、本明細書中の実施の形態と適宜組み合わせることができる。
【図面の簡単な説明】
【０１５６】
【図１】消去にする際のベリファイ動作における各制御線の電位の変化を説明する図。
【図２】従来の不揮発性メモリのベリファイ動作を説明するブロック図。
【図３】従来の不揮発性メモリのベリファイ動作を説明するブロック図。
【図４】メモリ素子単体の電気的特性を説明する図。
【図５】不揮発性メモリ素子Ｍ３０からデータを読み出す場合の各制御線の電位の関係を示す図。
【図６】データ書き込みの場合の各制御線の電位の関係を示す図。
【図７】データを消去する場合の各制御線の電位の関係を示す図。
【図８】消去する際のベリファイ動作におけるデータ読み出しのための制御線の電位の関係を示す図。
【図９】本発明の不揮発性半導体記憶装置のブロック図の一例を示す図。
【図１０】読み出し回路の一例を示す図。
【図１１】ＮＡＮＤ型のメモリセルアレイの等価回路の一例を示す図。
【図１２】実施の形態２に示す不揮発性メモリ素子の断面図。
【図１３】プラズマ処理装置の構成を説明する図。
【図１４】実施の形態２に示す不揮発性メモリ素子の断面図。
【図１５】不揮発性メモリのバンド図。
【図１６】不揮発性メモリのバンド図。
【図１７】従来の不揮発性メモリのバンド図。
【図１８】不揮発性メモリの書き込み及び読み出し動作を説明する図。
【図１９】書き込み状態における不揮発性メモリのバンド図。
【図２０】電荷保持状態における不揮発性メモリのバンド図。
【図２１】不揮発性メモリの消去動作を説明する図。
【図２２】消去状態における不揮発性メモリのバンド図。
【図２３】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図２４】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図２５】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図２６】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２７】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２８】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２９】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３０】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図３１】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【符号の説明】
【０１５７】
Ｍ０１〜３１  不揮発性メモリ素子
Ｓ１  選択トランジスタ
ＷＬ  ワード線
ＢＬ  ビット線
ＳＬ  ソース線
ＮＳ１  ＮＡＮＤセル
２０１    書き込み／消去回路
２０２    読み出し回路
２０３    メモリセル
９００    メモリセルアレイ
９０１    タイミングジェネレータ
９０２    電源コントローラ
９０３    ベリファイ回路
９０４    カラムデコーダ
９０５    Ｃセレクタ
９０６    読み出し回路
９０７    ロウデコーダ
９０８    Ｒセレクタ
９１０    コード抽出回路
９２０    コード判定回路
９３０    ＣＲＣ判定回路
９４０    出力ユニット回路
１００    電源コントローラ
１０２    高電位電源選択回路
１０８    カラムデコーダ
１０９    読み出し回路
１１０    レベルシフタ
１１１    レベルシフタ
１１２    論理回路
１１３    トランジスタ
１１４    抵抗
１１５    センスアンプ
１１６    論理回路
１１７    論理回路
１１９    メモリセル
１２０    論理回路
１２１    タイミングジェネレータ
０１    半導体膜
０２    絶縁膜
０３    浮遊ゲート
０４    絶縁膜
０５    制御ゲート
１０    基板
１２    下地絶縁膜
１４    半導体膜
１６    絶縁膜
１８    不純物領域
２０    浮遊ゲート電極
２２    絶縁膜
２４    制御ゲート電極
２６    ゲート
３４    半導体層
３６    半導体層
３８    半導体層
４０    半導体層
８０    アンテナ
８２    誘電体板
８４    ガス供給部
８６    排気口
８８    支持台
９０    温度制御部
９２    マイクロ波供給部
９４    プラズマ
１６ａ    酸化シリコン層
１６ｂ    窒素プラズマ処理層
１８ａ    ソース領域
１８ｂ    ドレイン領域
２０ａ    浮遊ゲート電極
２０ｂ    浮遊ゲート電極
２２ａ    窒化シリコン層
２２ｂ    酸化シリコン層
２４ａ    金属窒化物層
２４ｂ    金属層
８００    半導体装置
８１０    高周波回路
８２０    電源回路
８３０    リセット回路
８４０    クロック発生回路
８５０    データ復調回路
８６０    データ変調回路
８７０    制御回路
８８０    記憶回路
８９０    アンテナ
【図１】
0005183946.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005183946.tif 000007
【図７】
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【図８】
0005183946.tif 000009
【図９】
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【図１０】
0005183946.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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