(57)【特許請求の範囲】
【請求項１】
演算増幅器と、
サンプルホールド回路の入力ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記サミングノードとの間に設けられ、トランスファーゲートにより構成される帰還用スイッチ素子とを含み、
前記帰還用スイッチ素子は、前記サミングノードのラインであるサミングノードラインがそのドレインに電気的に接続される帰還用Ｐ型トランジスタと、前記サミングノードラインがそのドレインに電気的に接続される帰還用Ｎ型トランジスタを含み、
前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのドレインコンタクトと、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのソースコンタクトとの間の領域に、シールドパターンが形成されると共に、前記シールドパターンは、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのゲートにオーバーラップし、且つ前記ドレインコンタクトと前記ゲートとの間に存在することを特徴とするサンプルホールド回路。
【請求項２】
請求項１において、
前記帰還用Ｐ型トランジスタのソースから前記帰還用Ｐ型トランジスタのドレインへと向かう方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、
前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのドレインコンタクトに接続されるドレイン接続ラインが、前記第２の方向に沿って配線され、
前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのソースコンタクトに接続されるソース接続ラインが、前記第２の方向に沿って配線され、
前記ドレイン接続ラインと前記ソース接続ラインとの間の領域において、前記シールパターンであるシールドラインが、前記第２の方向に沿って配線されることを特徴とするサンプルホールド回路。
【請求項３】
請求項２において、
前記シールドパターンは、前記ドレイン接続ラインと同層の金属層により形成されることを特徴とするサンプルホールド回路。
【請求項４】
請求項３において、
前記シールドパターンを形成する金属層よりも上層の金属層で形成される第２のシールドパターンが、前記シールドパターン及び前記ドレイン接続ラインにオーバーラップするように形成されることを特徴とするサンプルホールド回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
サンプルホールド回路の前記入力ノードと、前記サンプリング用キャパシタとの間に設けられたサンプリング用スイッチ素子と、
前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含むことを特徴とするサンプルホールド回路。
【請求項６】
請求項５において、
第１の方向に直交する方向を第２の方向とした場合に、前記サンプリング用キャパシタは、前記サンプリング用スイッチ素子、前記フリップアラウンド用スイッチ素子の前記第２の方向に配置され、
前記サンプリング用スイッチ素子及び前記フリップアラウンド用スイッチ素子は、前記演算増幅器及び前記帰還用スイッチ素子と、前記サンプリング用キャパシタとの間に配置されることを特徴とするサンプルホールド回路。
【請求項７】
請求項６において、
前記サミングノードラインが、前記サンプリング用スイッチ素子及び前記フリップアラウンド用スイッチ素子が形成されるスイッチ素子領域上を前記第２の方向に沿って配線されて、前記サンプリング用キャパシタの一端に接続されることを特徴とするサンプルホールド回路。
【請求項８】
請求項７において、
前記サミングノードラインのうちの前記スイッチ素子領域に配線されるラインは、前記サミングノードラインのうちの前記演算増幅器の領域に形成されるラインを形成する金属層よりも、上層の金属層で形成されることを特徴とするサンプルホールド回路。
【請求項９】
請求項８において、
前記サミングノードラインのうちの前記スイッチ素子領域に配線されるラインの下層には、スイッチ素子領域用シールドパターンが形成されることを特徴とするサンプルホールド回路。
【請求項１０】
請求項６乃至９のいずれかにおいて、
前記第２の方向の反対方向を第４の方向とした場合に、前記演算増幅器の第２の端子に設定されるアナログ基準電源電圧のラインであるアナログ基準電源電圧ラインが、前記サミングノードラインの前記第４の方向において前記第１の方向に沿って配線されることを特徴とするサンプルホールド回路。
【請求項１１】
請求項１０において、
前記演算増幅器にバイアス信号を供給するバイアス信号ラインが、前記アナログ基準電源電圧ラインの前記第４の方向において前記第１の方向に沿って配線されることを特徴とするサンプルホールド回路。
【請求項１２】
請求項５乃至１１のいずれかにおいて、
前記サンプリング用スイッチ素子として、サンプルホールド回路の第１の入力ノードと第１の接続ノードとの間に設けられた第１のサンプリング用スイッチ素子と、サンプルホールド回路の第２の入力ノードと第２の接続ノードとの間に設けられた第２のサンプリング用スイッチ素子とが設けられ、
前記サンプリング用キャパシタとして、前記第１の接続ノードと前記サミングノードとの間に設けられた第１のサンプリング用キャパシタと、前記第２の接続ノードと前記サミングノードとの間に設けられた第２のサンプリング用キャパシタとが設けられ、
前記フリップアラウンド用スイッチ素子として、前記第１の接続ノードと前記演算増幅器の前記出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、前記第２の接続ノードと前記演算増幅器の前記出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子とが設けられることを特徴とするサンプルホールド回路。
【請求項１３】
請求項１乃至１２のいずれかに記載のサンプルホールド回路を含むことを特徴とする集積回路装置。
【請求項１４】
請求項１３に記載の集積回路装置を含むことを特徴とする電気光学装置。
【請求項１５】
請求項１４に記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルホールド回路、集積回路装置、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、アナログの入力信号をサンプリングしてホールドするサンプルホールド回路が知られている。このサンプルホールド回路では、演算増幅器の出力端子と入力端子（例えば反転入力端子）との間に設けられた帰還用スイッチ素子を、サンプリング期間においてオンにし、入力信号の電圧に対応する電荷をサンプリング用キャパシタに蓄積する。そしてホールド期間において、帰還用スイッチ素子をオフにし、サンプリング用キャパシタに蓄積された電荷に対応する電圧を演算増幅器の出力端子に出力する。
【０００３】
このサンプルホールド回路では、帰還用スイッチ素子が、Ｐ型トランジスタとＮ型トランジスタからなるトランスファーゲートにより構成される。そしてこれらのＰ型トランジスタやＮ型トランジスタのゲート・ドレイン間容量等が原因となって、正しいサンプルホールド動作を実現できないという課題があることが判明した。このような課題を解決するために、スイッチング制御のタイミングを工夫したり、他の付加回路を設ける手法も考えられるが、これは回路の複雑化や大規模化を招く。
【０００４】
また、従来より、携帯電話機、テレビ、プロジェクタ（投写型表示装置）などの電子機器に用いられる電気光学パネルとして、単純マトリクス方式の液晶パネルや、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルなどが知られている。また近年はＥＬ（Electro Luminescence）などの発光素子を用いた電気光学パネルも脚光を浴びている。
【０００５】
そして、近年、電気光学パネルの画面サイズの拡大や画素数の増加により、電気光学パネルのデータ線（ソース線）の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、電気光学パネルを搭載する電子機器の低消費電力化、軽量小型化の要求により、データ線を駆動するデータドライバ（ソースドライバ）の低消費電力化やチップサイズの縮小化も要求されている。
【０００６】
例えば、特許文献１及び特許文献２には、データドライバのデータ線を駆動する出力回路のレール・ツー・レール（Rail-to-Rail）動作を可能にする一方で、高精度にデータ線に電圧を供給できる構成が開示されている。
【０００７】
しかしながら、特許文献１及び特許文献２に開示された技術では、各出力回路が補助回路を搭載することにより駆動能力を制御してレール・ツー・レール動作を実現させる。そのため、補助回路を付加回路として搭載する必要があり、データドライバの回路規模が大きくなるという問題があった。また、データ線に与える電圧のばらつきを抑えるためにトランジスタのサイズを大きくする必要があり、チップサイズが増加してしまうという課題があった。
【０００８】
また特許文献３には、データドライバブロックとメモリブロックを集積回路装置の長辺方向に沿って隣接配置することで、チップサイズを縮小化するレイアウト手法が開示されている。しかしながら、このレイアウト手法によっても、チップサイズの縮小化と表示特性の向上の両立という課題の達成が不十分であった。
【０００９】
また特許文献１〜３のいずれにおいても、ボルテージフォロワ接続の演算増幅器により電気光学パネルのデータ線を駆動している。このため演算増幅器のオフセット電圧が原因となって、表示ムラ等が発生し、表示特性が悪化するなどの課題があった。
【特許文献１】特開２００５−１７５８１１号公報
【特許文献２】特開２００５−１７５８１２号公報
【特許文献３】特開２００７−２４３１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の幾つかの態様によれば、回路の大規模化を抑えながら適正なサンプルホールド動作を実現できるサンプルホールド回路、集積回路装置、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【００１１】
本発明は、演算増幅器と、サンプルホールド回路の入力ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、前記演算増幅器の出力端子と前記サミングノードとの間に設けられ、トランスファーゲートにより構成される帰還用スイッチ素子とを含み、前記帰還用スイッチ素子は、前記サミングノードのラインであるサミングノードラインがそのドレインに電気的に接続される帰還用Ｐ型トランジスタと、前記サミングノードラインがそのドレインに電気的に接続される帰還用Ｎ型トランジスタを含み、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのドレインコンタクトと、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのソースコンタクトとの間の領域に、シールドパターンが形成されるサンプルホールド回路に関係する。
【００１２】
本発明によれば、帰還用スイッチ素子を構成する帰還用Ｐ型トランジスタと帰還用Ｎ型トランジスタのドレインに、サミングノードラインが接続される。そして帰還用Ｐ型トランジスタ、帰還用Ｎ型トランジスタのドレインに設けられたドレインコンタクトと、帰還用Ｐ型トランジスタ、帰還用Ｎ型トランジスタのソースに設けられたソースコンタクトとの間に、シールドパターンが形成される。このようにすれば、帰還用Ｐ型トランジスタ、帰還用Ｎ型トランジスタのドレインにドレインコンタクトを介して電気的に接続されるサミングノードラインに対する例えば平面方向での効果的なシールドが可能になる。従って、サミングノードラインと他の信号線との間の寄生容量を最小限にすることができ、回路の大規模化を抑えながら適正なサンプルホールド動作を実現できる。
【００１３】
また本発明では、前記帰還用Ｐ型トランジスタのソースから前記帰還用Ｐ型トランジスタのドレインへと向かう方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのドレインコンタクトに接続されるドレイン接続ラインが、前記第２の方向に沿って配線され、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのソースコンタクトに接続されるソース接続ラインが、前記第２の方向に沿って配線され、前記ドレイン接続ラインと前記ソース接続ラインとの間の領域において、前記シールパターンであるシールドラインが、前記第２の方向に沿って配線されてもよい。
【００１４】
このようにすれば、第２の方向に沿ってドレイン接続ラインと平行に配線されたシールドパターンにより、サミングノードラインであるドレイン接続ラインと他の信号線との間の寄生容量を最小限に抑えることが可能になる。
【００１５】
また本発明では、前記シールドパターンは、前記ドレイン接続ラインと同層の金属層により形成されてもよい。
【００１６】
このようにすれば、平面方向におけるシールドを、より確実なものにすることができる。
【００１７】
また本発明では、前記シールドパターンを形成する金属層よりも上層の金属層で形成される第２のシールドパターンが、前記シールドパターン及び前記ドレイン接続ラインにオーバーラップするように形成されてもよい。
【００１８】
このようにすれば、サミングノードラインに対する上方向での効果的なシールドが可能になる。
【００１９】
また本発明では、前記シールドパターンが、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのゲートにオーバーラップするように形成されてもよい。
【００２０】
このようにすれば、帰還用Ｐ型トランジスタ、帰還用Ｎ型トランジスタのゲートとサミングノードラインとの間の寄生容量の低減も図れる。
【００２１】
また本発明では、サンプルホールド回路の前記入力ノードと、前記サンプリング用キャパシタとの間に設けられたサンプリング用スイッチ素子と、前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含んでもよい。
【００２２】
このようにすれば、フリップアラウンド型のサンプルホールド回路を実現でき、いわゆるオフセットフリーを実現できる。
【００２３】
また本発明では、第１の方向に直交する方向を第２の方向とした場合に、前記サンプリング用キャパシタは、前記サンプリング用スイッチ素子、前記フリップアラウンド用スイッチ素子の前記第２の方向に配置され、前記サンプリング用スイッチ素子及び前記フリップアラウンド用スイッチ素子は、前記演算増幅器及び前記帰還用スイッチ素子と、前記サンプリング用キャパシタとの間に配置されてもよい。
【００２４】
このようにすれば、効率的なレイアウト配置を実現できるため、例えばサンプルホールド回路の第２の方向でのレイアウト幅を縮小できる。またサンプリング用キャパシタを、サンプリング用スイッチ素子や演算増幅器や帰還用スイッチ素子とは異なる領域に配置できるため、サンプリング用キャパシタの適正なキャパシタ特性を得ることが可能になる。
【００２５】
また本発明では、前記サミングノードラインが、前記サンプリング用スイッチ素子及び前記フリップアラウンド用スイッチ素子が形成されるスイッチ素子領域上を前記第２の方向に沿って配線されて、前記サンプリング用キャパシタの一端に接続されてもよい。
【００２６】
このようにサミングノードラインを配線すれば、演算増幅器やスイッチ素子の領域とは分離された領域に形成されたサンプリング用キャパシタの一端に、サミングノードラインを接続できるようになる。
【００２７】
また本発明では、前記サミングノードラインのうちの前記スイッチ素子領域に配線されるラインは、前記サミングノードラインのうちの前記演算増幅器の領域に形成されるラインを形成する金属層よりも、上層の金属層で形成されてもよい。
【００２８】
このようにすれば、演算増幅器の領域とキャパシタの領域の間にスイッチ素子領域を設けたレイアウト配置を採用した場合にも、サミングノードラインをサンプリング用キャパシタの一端に簡素な配線で接続することが可能になる。
【００２９】
また本発明では、前記サミングノードラインのうちの前記スイッチ素子領域に配線されるラインの下層には、スイッチ素子領域用シールドパターンが形成されてもよい。
【００３０】
このようにすれば、スイッチ素子領域においてサミングノードラインと他の信号線との間の寄生容量を最小限に抑えることができる。
【００３１】
また本発明では、前記第２の方向の反対方向を第４の方向とした場合に、前記演算増幅器の第２の端子に設定されるアナログ基準電源電圧のラインであるアナログ基準電源電圧ラインが、前記サミングノードラインの前記第４の方向において前記第１の方向に沿って配線されてもよい。
【００３２】
このようにすれば、アナログ基準電源電圧ラインを有効活用して、サミングノードラインの第４の方向側でのシールドを実現できる。
【００３３】
また本発明では、前記演算増幅器にバイアス信号を供給するバイアス信号ラインが、前記アナログ基準電源電圧ラインの前記第４の方向において前記第１の方向に沿って配線されてもよい。
【００３４】
このようにすれば、バイアス信号の電圧変動がサミングノードラインに伝達されるのを防止でき、適正なサンプリング動作を実現できる。
【００３５】
また本発明では、前記サンプリング用スイッチ素子として、サンプルホールド回路の第１の入力ノードと第１の接続ノードとの間に設けられた第１のサンプリング用スイッチ素子と、サンプルホールド回路の第２の入力ノードと第２の接続ノードとの間に設けられた第２のサンプリング用スイッチ素子とが設けられ、前記サンプリング用キャパシタとして、前記第１の接続ノードと前記サミングノードとの間に設けられた第１のサンプリング用キャパシタと、前記第２の接続ノードと前記サミングノードとの間に設けられた第２のサンプリング用キャパシタとが設けられ、前記フリップアラウンド用スイッチ素子として、前記第１の接続ノードと前記演算増幅器の前記出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、前記第２の接続ノードと前記演算増幅器の前記出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子とが設けられてもよい。
【００３６】
このようにすれば、第１、第２のサンプリング用キャパシタに蓄積される電荷の量を制御することで、例えば入力電圧とは異なる新たな電圧の生成等が可能になる。
【００３７】
また本発明は、上記のいずれかに記載のサンプルホールド回路を含む集積回路装置に関係する。
【００３８】
また本発明は、上記に記載の集積回路装置を含む電気光学装置に関係する。
【００３９】
また本発明は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４１】
１．サンプルホールド回路の構成
まず本実施形態のサンプルホールド回路の回路構成について説明する。本実施形態のサンプルホールド回路は、例えばサンプリング期間において、入力信号（入力電圧）のサンプリングを行い、ホールド期間において、サンプリングされた信号（電圧）をホールドする機能を有する。
【００４２】
図１（Ａ）に本実施形態のサンプルホールド回路の基本構成を示す。図１（Ａ）に示すように、このサンプルホールド回路は、演算増幅器ＯＰ１と、サンプリング用キャパシタＣＳと、帰還用スイッチ素子ＳＦを少なくとも含む。なおこれらの一部の構成要素を省略したり、これらの構成要素の接続関係を変更したり、他の構成要素を追加するなどの変形実施も可能である。例えば本実施形態のサンプルホールド回路は、図１（Ａ）に示す構成要素以外にも、サンプリング動作やホールド動作に必要な他の回路素子を含むことができ、例えば帰還用スイッチ素子以外のスイッチ素子（トランスファーゲート）や、サンプリング用キャパシタ以外のキャパシタなどを含んでもよい。
【００４３】
サンプリング用キャパシタＣＳは、サンプルホールド回路の入力ノードＮＩと、演算増幅器ＯＰ１の反転入力端子（広義には第１の入力端子）のノードであるサミングノードＮＥＧ（ネガティブノード、非反転入力端子ノード、基準ノード）との間に設けられる。そしてキャパシタＣＳには、サンプリング期間において、入力ノードＮＩの入力電圧ＶＩに応じた電荷が蓄積される。
【００４４】
帰還用スイッチ素子ＳＦは、演算増幅器ＯＰ１の出力端子とサミングノードＮＥＧとの間に設けられる。図１（Ｂ）に示すように、この帰還用スイッチ素子ＳＦは、トランスファーゲートにより構成され、このトランスファーゲートは、帰還用のＰ型トランジスタＴＦＰと、帰還用のＮ型トランジスタＴＦＮを含む。Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮは、そのドレインに、サミングノードＮＥＧのラインが電気的に接続される。また、そのソースに、演算増幅器ＯＰ１の出力端子のノードＮＱのラインが電気的に接続される。このように本実施形態では、トランジスタの２つの端子のうち、サミングノードＮＥＧのラインが接続される側の端子をトランジスタのドレインと呼ぶこととする。
【００４５】
帰還用スイッチ素子ＳＦは、例えばサンプリング期間においてオンになる。このようにすれば、サンプリング期間において演算増幅器ＯＰ１の出力がＯＰ１の反転入力端子のノードＮＥＧに帰還されるようになる。そして演算増幅器ＯＰ１の非反転入力端子（広義には第２の入力端子）には例えばアナログ基準電源電圧ＡＧＮＤが供給（設定）される。従って、演算増幅器ＯＰ１のイマジナリーショート機能により、キャパシタＣＳの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳには、入力電圧ＶＩに応じた電荷が蓄積されるようになる。また帰還用スイッチ素子ＳＦは、例えばホールド期間においてオフになる。従って、サミングノードＮＥＧは、サンプルホールド回路のサンプリング期間では、演算増幅器ＯＰ１のイマジナリーショート機能により例えばＡＧＮＤの電位に設定され、ホールド期間では、例えばフローティング状態（ハイインピーダンス状態）に設定される。
【００４６】
なおＡＧＮＤは、演算増幅器ＯＰ１の高電位側電源電圧と低電位側電源電圧の間（中間）の電圧に設定（調整）される。ここで高電位側電源電圧は、演算増幅器ＯＰ１が有する高電位側のＰ型トランジスタのソースに供給される電圧であり、低電位側電源電圧は、演算増幅器ＯＰ１が有する低電位側のＮ型トランジスタのソースに供給される電圧である。例えば高電位側電源電圧をＶＤＤＨＳとし、低電位側電源電圧ＶＳＳとすると、例えばＡＧＮＤ＝ＶＳＳ＋（ＶＤＤＨＳ＋ＶＳＳ）／ＭＬに設定される。そしてＶＳＳ＝０Ｖ、ＭＬ＝２とすると、ＡＧＮＤ＝（ＶＤＤＨＳ＋ＶＳＳ）／２になる。なお、係数ＭＬは必ずしもＭＬ＝２である必要はなく、適宜調整することができる。またＡＧＮＤを低電位側電源電圧（ＶＳＳ）に設定してもよい。
【００４７】
図２（Ａ）に本実施形態のサンプルホールド回路の具体例を示す。図２（Ａ）は、フリップアラウンド型のサンプルホールド回路の例である。ここでフリップアラウンド型のサンプルホールド回路は、例えば、サンプリング期間において、入力電圧ＶＩに応じた電荷をサンプリング用キャパシタＣＳにサンプリングし、ホールド期間において、このサンプリング用キャパシタＣＳのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。このフリップアラウンド型のサンプルホールド回路は、例えば後述するデータ線駆動回路の階調生成アンプや駆動アンプなどとして用いることができる。
【００４８】
図２（Ａ）のサンプルホールド回路では、図１（Ａ）の基本構成に加えて、サンプリング用スイッチ素子ＳＳとフリップアラウンド用スイッチ素子ＳＡが設けられている。
【００４９】
サンプリング用スイッチ素子ＳＳは、サンプルホールド回路の入力ノードＮＩと、サンプリング用キャパシタＣＳ（接続ノードＮＳ）との間に設けられる。帰還用スイッチ素子ＳＦは、演算増幅器ＯＰ１の出力端子とサミングノードＮＥＧとの間に設けられる。フリップアラウンド用スイッチ素子ＳＡは、サンプリング用スイッチ素子ＳＳとサンプリング用キャパシタＣＳの接続ノードＮＳと、演算増幅器ＯＰ１の出力端子との間に設けられる。
【００５０】
次に図３（Ａ）、図３（Ｂ）を用いて図２（Ａ）のサンプルホールド回路の動作を説明する。
【００５１】
サンプリング期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオンになると共に、フリップアラウンド用スイッチ素子ＳＡがオフになる。これにより、図３（Ａ）に示すように、演算増幅器ＯＰ１の出力がＯＰ１の反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）には、アナログ基準電源電圧であるＡＧＮＤが供給される。従って演算増幅器ＯＰ１のイマジナリーショート機能により、キャパシタＣＳの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳには、入力電圧ＶＩに応じた電荷が蓄積されるようになる。
【００５２】
一方、ホールド期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオフになると共に、フリップアラウンド用スイッチ素子ＳＡがオンになる。これにより、図３（Ｂ）に示すように、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、その出力ノードＮＱに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳの他端を、演算増幅器ＯＰ１の出力端子に接続するフリップアラウンド動作を行うことで、ＣＳに蓄積された電荷に応じた出力電圧ＶＱを出力する。
【００５３】
以上のようなフリップアラウンド型のサンプルホールド回路を用いれば、後に詳述するように、いわゆるオフセットフリーを実現できる。従って、例えば本実施形態のサンプルホールド回路をデータ線駆動回路に適用した場合には、データ線間での出力電圧のバラツキを最小限に抑えることができる。これにより、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、Ｄ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
【００５４】
なお、以下では、サンプルホールド回路として図２（Ａ）のフリップアラウンド型を主に例にとり説明するが、本実施形態のサンプルホールド回路はこれに限定されない。例えば図２（Ｂ）にサンプルホールド回路の他の構成例を示す。
【００５５】
図２（Ｂ）では、図２（Ａ）のフリップアラウンド用スイッチ素子ＳＡは設けられていない。またサンプリング用スイッチ素子ＳＳの一端は、サンプリング期間においては、入力ノードＮＩに接続され、ホールド期間においてはＡＧＮＤのノードに接続される。なおサミングノードＮＥＧと出力ノードＮＱの間に帰還用キャパシタを設けてもよい。
【００５６】
図２（Ｂ）のサンプルホールド回路では、サンプリング期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦが共にオンになる。これによりサンプリング用キャパシタＣＳには、入力電圧ＶＩに応じた電荷が蓄積される。一方、ホールド期間においては、サンプリング用スイッチ素子ＳＳにより、サンプリング用キャパシタＣＳの一端がＡＧＮＤに設定されると共に、帰還用スイッチ素子ＳＦがオフになる。
【００５７】
なお図２（Ａ）、図２（Ｂ）は、シングルエンド型の例であるが、図２（Ｃ）のような差動型の構成にしてもよい。図２（Ｃ）では、差動信号を構成する第１、第２の信号ＶＩＰ、ＶＩＮのそれぞれに対応して、サンプリング用スイッチＳＳＰ、ＳＳＮ、サンプリング用キャパシタＣＳＰ、ＣＳＮ、帰還用スイッチ素子ＳＦＰ、ＳＦＮが設けられている。また演算増幅器ＯＰＤは差動入力・差動出力型の増幅器になっている。
【００５８】
２．帰還用スイッチ素子のレイアウト配置
図１（Ｂ）に示すように、帰還用のＰ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのゲートと、サミングノードＮＥＧとの間には、各々、寄生容量ＣＰ５、ＣＰ６が存在する。またサンプルホールド回路の出力ノードＮＱとサミングノードＮＥＧとの間には、寄生容量ＣＰ７が存在する。
【００５９】
例えば帰還用のＰ型のトランジスタＴＦＰのゲートには、ホールド期間においてＬレベルになる負論理のホールド用制御信号が入力され、帰還用のＮ型のトランジスタＴＦＮのゲートには、ホールド期間においてＨレベルになる正論理のホールド用制御信号が入力される。従って、ＣＰ５とＣＰ６の間に寄生容量値差ＣＰ５−ＣＰ６が存在すると、ホールド用制御信号の電圧レベルが変化した時に、クロックフィードスルー、チャージインジェクションを原因として、蓄積電荷の誤差（アンバランス）が生じ、正しいサンプルホールド動作を実現できなくなるという問題がある。
【００６０】
このような問題を、例えば回路的な工夫により解決する手法も考えられる。しかしながら、この手法によると、新たな付加回路等が必要になり、回路が大規模化する。特に、後述するようにサンプルホールド回路をデータ線駆動回路の階調生成アンプや駆動アンプ等に用いた場合には、集積回路装置内に多数のサンプルホールド回路を設ける必要があるため、回路規模の増大は深刻な問題となる。
【００６１】
そこで本実施形態では、以下に説明するようなレイアウト配置手法を採用して、上記の問題を解決している。
【００６２】
例えば図４に、帰還用スイッチ素子ＳＦのレイアウト配置例を示す。この帰還用スイッチ素子ＳＦは、Ｐ型トランジスタＴＦＰとＮ型トランジスタＴＦＮにより構成される。そしてＰ型トランジスタＴＦＰのドレインＤＰと、Ｎ型トランジスタＴＦＮのドレインＤＮは、サミングノードＮＥＧのラインであるサミングノードラインＬＮＥＧに電気的に接続される。Ｐ型トランジスタＴＦＰのソースＳＰと、Ｎ型トランジスタＴＦＮのソースＳＮは、サンプルホールド回路の出力ノードＮＱのラインに電気的に接続される。Ｐ型トランジスタＴＦＰのゲートＧＰは、負論理のホールド用制御信号ラインに電気的に接続され、Ｎ型トランジスタＴＦＮのゲートＧＮは、正論理のホールド用制御信号ラインに電気的に接続される。
【００６３】
そして図４では、シールドパターンＳＬＡ１が形成されている。具体的には、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのドレインコンタクトＣＤＰ、ＣＤＮと、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのソースコンタクトＣＳＰ、ＣＳＮとの間の領域に、シールドパターンＳＬＡ１（シールドライン）が形成（配線）されている。
【００６４】
なお以下に説明する本実施形態のシールドパターン（シールド線）は、例えば低電位側電源電圧（ＶＳＳ）に設定される。
【００６５】
例えば図４において、Ｐ型トランジスタＴＦＰのソースＳＰからドレインＤＰへと向かう方向（ＴＦＮのソースＳＮからドレインＤＮへと向かう方向）を、Ｄ１方向（第１の方向）とし、Ｄ１方向に直交する方向をＤ２方向（第２の方向）としたとする。またＤ１方向の反対方向をＤ３方向（第３の方向）とし、Ｄ２方向の反対方向をＤ４方向（第４の方向）としたとする。
【００６６】
この場合に図４では、帰還用のＰ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのドレインコンタクトＣＤＰ、ＣＤＮに接続されるドレイン接続ラインＬＤＡ１が、Ｄ２方向に沿って配線される。即ちＬＤＡ１の長手方向がＤ２方向に沿うように配線される。またＰ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのソースコンタクトＣＳＰ、ＣＳＮに接続されるソース接続ラインＬＳＡ１が、Ｄ２方向に沿って配線される。即ちＬＳＡ１の長手方向がＤ２方向に沿うように配線される。
【００６７】
そして、これらのドレイン接続ラインＬＤＡ１とソース接続ラインＬＳＡ１との間の領域において、シールパターンＳＬＡ１であるシールドラインが、Ｄ２方向に沿って配線される。即ち、ドレイン接続ラインＬＤＡ１やソース接続ラインＬＳＡ１と、少なくともデザインルール上の最小間隔以上の距離を離して、ＬＤＡ１、ＬＳＡ１と平行に、その長手方向がＤ２方向に沿うように、シールパターンＳＬＡ１が配線される。このようにシールドパターンＳＬＡ１を配線することで、ＳＬＡ１によるシールドを、より確実なものにすることができる。
【００６８】
なお、ドレイン接続ラインＬＤＡ１、ソース接続ラインＬＳＡ１、シールパターンＳＬＡ１は、必ずしも直線のラインである必要はなく、その一部が屈曲していてもよい。
【００６９】
また図４では、サミングノードラインＬＮＥＧの両サイドにおいて、ＬＮＥＧを囲むようにシールドパターンＳＬＡ２、ＳＬＡ３が配線されている。このようにすれば、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３により、サミングノードラインＬＮＥＧを、その周囲を囲むようにシールドすることが可能になる。
【００７０】
また図４では、シールドパターンＳＬＡ１は、ドレイン接続ラインＬＤＡ１と同層の金属層により形成される。更に具体的には、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３は、第１の金属層Ｍ１により形成され、ドレイン接続ラインＬＤＡ１やソース接続ラインＬＳＡ１も第１の金属層Ｍ１により形成される。このように同層の金属層で形成することで、平面方向でのシールドを、より確実なものにすることができる。なお、これらのラインを、第１の金属層Ｍ１よりも上層の金属層で形成してもよい。
【００７１】
また図４では、シールドパターンＳＬＡ１が、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのゲートＧＰ、ＧＮにオーバーラップするように形成される。例えばゲートＧＰ、ＧＮは、その長手方向がＤ２方向に沿うように配線される。そして、これらのゲートＧＰ、ＧＮの少なくとも一部に、平面視においてオーバーラップするように、ゲートＧＰ、ＧＮのポリシリコン層よりも上層の第１の金属層Ｍ１で形成されるシールドパターンＳＬＡ１が配線される。
【００７２】
図５に、第１の金属層Ｍ１よりも上層の金属層Ｍ２、Ｍ３、Ｍ４の配線パターン例を示す。図５では、シールドパターンＳＬＡ１等を形成する金属層Ｍ１よりも上層の金属層Ｍ２で形成されるシールドパターンＳＬＡ４（第２のシールドパターン）が、配線されている。具体的には、このシールドパターンＳＬＡ４は、シールドパターンＳＬＡ１やドレイン接続ラインＬＤＡ１にオーバーラップするように形成される。即ちシールドパターンＳＬＡ１やドレイン接続ラインＬＤＡ１に対して平面視においてオーバーラップするように、ＳＬＡ１、ＬＤＡ１よりも上層の第２の金属層Ｍ２で形成されるシールドパターンＳＬＡ４が配線される。なおシールドパターンＳＬＡ４は、サミングノードラインＬＮＥＧや、ＬＮＥＧの両サイドに形成される第１の金属層のＭ１のシールドパターンＳＬＡ２、ＳＬＡ３に対しても、平面視においてオーバーラップするように形成されている。
【００７３】
以上の本実施形態のレイアウト手法によれば、サミングノードラインＬＮＥＧに対する平面方向（水平方向）での効果的なシールドが可能になる。即ち、図４に示すようにサミングノードラインＬＮＥＧの周囲にシールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３が形成されるため、他の信号線とＬＮＥＧとの間の寄生容量を最小限に抑えることができる。
【００７４】
例えばトランジスタＴＦＰ、ＴＦＮのゲートＧＰ、ＧＮに接続されるゲート接続ラインＬＧＰ、ＬＧＮは、サミングノードラインＬＮＥＧと同層の金属層Ｍ１で形成される。従って、シールドパターンＳＬＡ１が存在しないと、これらのゲート接続ラインＬＧＰ、ＬＧＮとサミングノードラインＬＮＥＧの間の寄生容量を無視できなくなる。従って、図１（Ｂ）の寄生容量値差ＣＰ５−ＣＰ６に配線パターン依存性が生じてしまう。この結果、ゲート接続ラインＬＧＰ、ＬＧＮに供給されるホールド用制御信号の電圧レベルが変化した時に、クロックフィードスルー、チャージインジェクションを原因として、蓄積電荷の誤差が生じ、正しいサンプルホールド動作を実現できなくなる。
【００７５】
この点、本実施形態のレイアウト手法によれば、ドレインコンタクトＣＤＰ、ＣＤＮとソースコンタクトＣＳＰ、ＣＳＮの間にシールドパターンＳＬＡ１が形成されるため、サミングノードラインＬＮＥＧとゲート接続ラインＬＧＰ、ＬＧＮとの間の寄生容量を最小限に抑えることができ、寄生容量の絶対値を小さくできる。従って、図１（Ｂ）の寄生容量値差ＣＰ５−ＣＰ６を小さくでき、寄生容量値差ＣＰ５−ＣＰ６の配線パターン依存性を無くすことができる。これにより、蓄積電荷の誤差の発生を防止でき、正しいサンプルホールド動作を実現できる。更に図５では、シールドパターンＳＬＡ４がトランジスタＴＦＰ、ＴＦＮのゲートＧＰ、ＧＮにオーバーラップするように形成されるため、これらのゲートＧＰ、ＧＮとサミングノードラインＬＮＥＧとの間の寄生容量の低減も図れる。
【００７６】
また本実施形態のレイアウト手法によれば、ゲートＧＰ、ＧＮとドレインコンタクトＣＤＰ、ＣＤＮとの間の距離を少しだけ離し、これにより生じたスペースにシールドパターンＳＬＡ１を配線するだけで良い。従って、例えば付加回路を設けて回路的工夫によりクロックフィードスルー等を防止する手法に比べて、回路の大規模化を最小限に抑えながら、適正なサンプルホールド動作を実現できるという利点がある。
【００７７】
また図５に示すように、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３やドレイン接続ラインＬＤＡ１やサミングノードラインＬＮＥＧの上層に更にシールドパターンＳＬＡ４を形成することで、ＬＮＥＧに対する上方向での効果的なシールドが可能になる。即ちサミングノードラインＬＮＥＧを、平面方向のみならず上方向においてもシールドすることができ、他の信号線とＬＮＥＧとの間の寄生容量を最小限に抑えることが可能になる。
【００７８】
なお本実施形態の帰還用スイッチ素子ＳＦのレイアウト手法は図４、図５に限定されず、種々の変形実施が可能である。例えば図６（Ａ）、図６（Ｂ）、図７に他のレイアウト配置例を示す。
【００７９】
図６（Ａ）においても、トランジスタＴＦＰ、ＴＦＮのドレインコンタクトＣＤＰ、ＣＤＮとソースコンタクトＣＳＰ、ＣＳＮとの間に、シールドパターンＳＬＢ１が形成されている。
【００８０】
またトランジスタＴＦＰ、ＴＦＮのドレインコンタクトＣＤＰ、ＣＤＮに接続されるドレイン接続ラインＬＤＢ１、ＬＤＢ２が、Ｄ２方向に沿って配線され、ソースコンタクトＣＳＰ、ＣＳＮに接続されるソース接続ラインＬＳＢ１、ＬＳＢ２が、Ｄ２方向に沿って配線される。そしてドレイン接続ラインＬＤＢ１、ＬＤＢ２とソース接続ラインＬＳＢ１、ＬＳＢ２との間に、シールパターンＳＬＢ１がＤ２方向に沿って配線される。更に、ドレイン接続ラインＬＤＢ１、ＬＤＢ２（ＣＤＰ、ＣＤＮ）のＤ１方向には、Ｄ２方向に沿ってシールドパターンＳＬＢ２が形成される。また、ソース接続ラインＬＳＢ１、ＬＳＢ２（ＣＳＰ、ＣＳＮ）のＤ３方向には、Ｄ２方向に沿ってシールドパターンＳＬＢ３が形成される。また図６（Ｂ）では、シールドパターンＳＬＢ４が、トランジスタＴＦＰ、ＴＦＮのゲートＧＰ、ＧＮにオーバーラップするように形成される。
【００８１】
また図６（Ａ）のシールドパターンＳＬＢ１は、ドレイン接続ラインＬＤＢ１、ＬＤＢ２と同層の金属層Ｍ１により形成される。そして図６（Ｂ）に示すように、シールドパターンＳＬＢ１を形成する金属層よりも上層の金属層Ｍ２で形成される第２のシールドパターンＳＬＢ４が、シールドパターンＳＬＢ１等にオーバーラップするように形成される。
【００８２】
なお図７に示すように、このレイアウト例では、金属層Ｍ１、Ｍ２よりも上層の金属層Ｍ３で形成されるドレイン接続ラインＬＤＢ３、ソース接続ラインＬＳＢ３がＤ２方向に沿って配線される。
【００８３】
金属層Ｍ３で形成されるドレイン接続ラインＬＤＢ３は、下層の金属層Ｍ１で形成される図６（Ａ）のドレイン接続ラインＬＤＢ１、ＬＤＢ２に、コンタクト（ビアコンタクト）を介して接続される。これによりＰ型トランジスタＴＦＰのドレインＤＰとＮ型トランジスタＴＦＮのドレインＤＮの電気的な接続が可能になる。
【００８４】
また金属層Ｍ３で形成されるソース接続ラインＬＳＢ３は、下層の金属層Ｍ１で形成される図６（Ａ）に示すソース接続ラインＬＳＢ１、ＬＳＢ２に、コンタクトを介して接続される。これによりＰ型トランジスタＴＦＰのソースＳＰとＮ型トランジスタＴＦＮのソースＳＮの電気的な接続が可能になる。
【００８５】
そして図７では、金属層Ｍ３で形成されるドレイン接続ラインＬＤＢ３とソース接続ラインＬＳＢ３の間の領域において、金属層Ｍ３で形成されるシールドパターンＳＬＢ５がＤ２方向に沿って配線される。またドレイン接続ラインＬＤＢ３のＤ１方向においてＤ２方向に沿って、金属層Ｍ３で形成されるシールドパターンＳＬＢ６が配線され、ソース接続ラインＬＳＢ３のＤ３方向においてＤ２方向に沿って、金属層Ｍ３で形成されるシールドパターンＳＬＢ７が配線される。このように配線することで、サミングノードラインＬＮＥＧとなるドレイン接続ラインＬＤＢ３に対する平面方向における効果的なシールドが可能になる。またシールドパターンＳＬＢ５、ＳＬＢ６、ＳＬＢ７は、ドレイン接続ラインＬＤＢ１、ＬＤＢ２やゲートＧＰ、ＧＮ等の上方向におけるシールドとしても機能するため、より効果の高いシールドが可能になる。
【００８６】
３．サンプルホールド回路の全体的なレイアウト配置
次に本実施形態のサンプルホールド回路の全体的なレイアウト配置について説明する。なお以下では、図２（Ａ）で説明したフリップアラウンド型のサンプルホールド回路を例にとり説明する。また帰還用スイッチ素子ＳＦ付近のレイアウトについては図４、図５に詳細に示されているため、例えば後述する図１０、図１２、図１８等では、帰還用スイッチ素子ＳＦ付近のレイアウトを簡略化して示している。
【００８７】
図８（Ａ）に、図２（Ａ）のサンプルホールド回路の更に詳細な構成例を示す。図８（Ａ）に示すようにサンプリング用スイッチ素子ＳＳは、サンプリング用のＰ型のトランジスタＴＳＰとサンプリング用のＮ型のトランジスタＴＳＮとからなるトランスファーゲートにより構成される。フリップアラウンド用スイッチ素子ＳＡは、フリップアラウンド用のＰ型のトランジスタＴＡＰとフリップアラウンド用のＮ型のトランジスタＴＡＮとからなるトランスファーゲートにより構成される。帰還用スイッチ素子ＳＦは、帰還用のＰ型のトランジスタＴＦＰと帰還用のＮ型のトランジスタＴＦＮとからなるトランスファーゲートにより構成される。
【００８８】
図８（Ｂ）に演算増幅器ＯＰ１の詳細な構成例を示す。この演算増幅器ＯＰ１は、差動部ＤＩＦ（差動段）と出力部ＱＱ（出力段）を含む。なお演算増幅器ＯＰ１は図８（Ｂ）の構成に限定されない。例えば図８（Ｂ）のようなＡ級動作の増幅器には限定されず、ＡＢ級動作の増幅器であってもよいし、例えばサンプリング期間においてはＡ級動作を行い、ホールド期間においてはＡＢ級動作を行う増幅器であってもよい。
【００８９】
演算増幅器ＯＰ１の差動部ＤＩＦは、カレントミラー回路を構成するＰ型（広義には第１導電型）のトランジスタＴＢ１、ＴＢ２と、差動対トランジスタを構成するＮ型（広義には第２導電側）のトランジスタＴＢ３、ＴＢ４と、電流源となるＮ型のトランジスタＴＢ５を含む。ここでトランジスタＴＢ１、ＴＢ２のゲートは、ノードＮＢ２に共通接続される。反転入力端子側のトランジスタＴＢ３のゲートには、サミングノードＮＥＧが接続され、非反転入力端子側のトランジスタＴＢ４のゲートには、アナログ基準電源電圧ＡＧＮＤが供給される。トランジスタＴＢ５のゲートには、図示しないバイアス回路からのバイアス信号ＢＳ１（バイアス電圧）が供給される。
【００９０】
演算増幅器ＯＰ１の出力部ＱＱは、直列接続されるＰ型のトランジスタＴＢ６とＮ型トランジスタＴＢ７を含む。駆動トランジスタとなるトランジスタＴＢ６のゲートには、差動部ＤＩＦの出力ノードＮＢ３が接続される。電流源となるトランジスタＴＢ７のゲートには、図示しないバイアス回路からのバイアス信号ＢＳ２（バイアス電圧）が供給される。
【００９１】
さて、図８（Ａ）に示すように、サンプリング用のＰ型トランジスタＴＳＰのゲート、Ｎ型トランジスタＴＳＮのゲートと、接続ノードＮＳとの間には、各々、寄生容量（ゲート・ドレイン間容量）ＣＰ１、ＣＰ２が存在する。またフリップアラウンド用のＰ型トランジスタＴＡＰのゲート、Ｎ型トランジスタＴＡＮのゲートと、接続ノードＮＳとの間には、各々、寄生容量ＣＰ３、ＣＰ４が存在する。また帰還用のＰ型トランジスタＴＦＰのゲート、Ｎ型トランジスタＴＦＮのゲートと、サミングノードＮＥＧとの間には、各々、寄生容量ＣＰ５、ＣＰ６が存在する。
【００９２】
例えばサンプリング用のＰ型のトランジスタＴＳＰのゲートには、負論理のサンプリング用制御信号が入力され、Ｎ型のトランジスタＴＳＮのゲートには、正論理のサンプリング用制御信号が入力される。従って、ＣＰ１とＣＰ２の間に寄生容量値差ＣＰ１−ＣＰ２が存在すると、サンプリング用制御信号の電圧レベルが変化した時に、クロックフィードスルー等を原因として、蓄積電荷の誤差（アンバランス）が生じ、正しいサンプルホールド動作を実現できなくなる。ＣＰ３とＣＰ４の間に寄生容量値差ＣＰ３−ＣＰ４が存在する場合や、前述のようにＣＰ５とＣＰ６の間に寄生容量値差ＣＰ５−ＣＰ６が存在する場合も同様である。従って、これらの寄生容量値差を所定値よりも小さくなるように、トランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮ等のレイアウト配置を行うことが望ましい。また出力ノードＮＱとサミングノードＮＥＧの間の寄生容量ＣＰ７の容量値が大きい場合にも、正しいサンプルホールド動作を実現できなくなるおそれがある。従って、この寄生容量値を所定値よりも小さくするようにレイアウト配置を行うことが望ましい。
【００９３】
そこで本実施形態では以下に説明するようなレイアウト配置手法を採用している。具体的には図９の集積回路装置の断面図において、図８（Ｂ）の演算増幅器ＯＰ１を構成するＮ型トランジスタＴＢ３、ＴＢ４、ＴＢ５、ＴＢ７は、第１のＰ型ウェルＰＷＬ１に形成される。また演算増幅器ＯＰ１を構成するＰ型トランジスタＴＢ１、ＴＢ２、ＴＢ６は、第１のＮ型ウェルＮＷＬ１に形成される。
【００９４】
またサンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡを構成するＮ型トランジスタＴＳＮ、ＴＡＮは、第２のＰ型ウェルＰＷＬ２に形成される。この第２のＰ型ウェルＰＷＬ２は、例えば第１のＰ型ウェルＰＷＬ１と分離されて形成されたウェルである。
【００９５】
またサンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡを構成するＰ型トランジスタＴＳＰ、ＴＡＰは、第２のＮ型ウェルＮＷＬ２に形成される。この第２のＮ型ウェルＮＷＬ２は、例えば第１のＮ型ウェルＮＷＬ１と分離されて形成されたウェルである。
【００９６】
具体的には図９に示すように、シリコン基板に高濃度のＮ型ウェルＤＮＷＬが形成される。そしてこのＮ型ウェルＤＮＷＬ上に、Ｐ型ウェルＰＷＬ１、Ｎ型ウェルＮＷＬ１、Ｐ型ウェルＰＷＬ２、Ｎ型ウェルＮＷＬ２が形成される。例えばＤ２方向に沿って、Ｐ型ウェルＰＷＬ１、Ｎ型ウェルＮＷＬ１、Ｐ型ウェルＰＷＬ２、Ｎ型ウェルＮＷＬ２が配置される。即ちＰ型ウェルＰＷＬ１のＤ２方向にＮ型ウェルＮＷＬ１が形成され、ＮＷＬ１のＤ２方向にＰ型ウェルＰＷＬ２が形成され、ＰＷＬ２のＤ２方向にＮ型ウェルＮＷＬ２が形成される。なおＰ型ウェルＰＷＬ１、ＰＷＬ２は、図示しないＰ＋の不純物層を介して低電位側電源電圧に設定され、Ｎ型ウェルＮＷＬ１、ＮＷＬ２は、図示しないＮ＋の不純物層を介して高電位側電源電圧に設定される。
【００９７】
図１０に本実施形態のサンプルホールド回路の平面レイアウト配置例を示す。なお本実施形態のレイアウト配置は図１０の配置に限定されず、種々の変形実施が可能である。
【００９８】
図１０に示すように演算増幅器ＯＰ１は演算増幅器領域ＯＰＲに形成され、サンプリング用スイッチ素子ＳＳ、フリップアラウンド用スイッチング素子ＳＡは、スイッチ素子領域ＳＷＲに形成される。そしてスイッチ素子領域ＳＷＲは演算増幅器領域ＯＰＲのＤ２方向に形成される。またサンプリング用スイッチ素子ＳＳとフリップアラウンド用スイッチ素子ＳＡは、スイッチ素子領域ＳＷＲにおいてＤ１方向に沿って配置される。
【００９９】
ここで、スイッチ素子ＳＳとＳＡは対称なレイアウト配置になっている。具体的には、スイッチ素子ＳＳとＳＡの真ん中を通るＤ２方向に沿った中心線を対称軸として、スイッチ素子ＳＳとＳＡとが線対称（ほぼ線対称の場合を含む）に配置される。同様にスイッチ素子ＳＳとＳＡの真ん中を通るＤ１方向に沿った中心線を対称軸として、スイッチ素子ＳＳとＳＡとが線対称に配置される。そして図１０のＨ１に示すように、サミングノードＮＥＧのラインであるサミングノードラインＬＮＥＧが、これらのスイッチ素子ＳＳとＳＡを避けるようにＤ２方向に沿って配線される。
【０１００】
図１０に示すように演算増幅器領域ＯＰＲには、図８（Ｂ）の演算増幅器ＯＰ１のＰ型のトランジスタＴＢ６、ＴＢ１、ＴＢ２がＤ１方向に沿って配置される。またＮ型のトランジスタＴＢ７、ＴＢ３、ＴＢ４が、Ｐ型のトランジスタＴＢ６、ＴＢ１、ＴＢ２のＤ４方向においてＤ１方向に沿って配置され、トランジスタＴＢ５が、ＴＢ７、ＴＢ３、ＴＢ４のＤ４方向に配置される。
【０１０１】
そして図１０では、演算増幅器ＯＰ１を構成するＮ型トランジスタＴＢ３、ＴＢ４、ＴＢ５、ＴＢ７は、第１のＰ型ウェルＰＷＬ１に形成され、演算増幅器ＯＰ１を構成するＰ型トランジスタＴＢ１、ＴＢ２、ＴＢ６は、第１のＮ型ウェルＮＷＬ１に形成される。なお帰還用スイッチ素子ＳＦを構成するＰ型のトランジスタＴＦＰとＮ型のトランジスタＴＦＮも、演算増幅器領域ＯＰＲに配置される。具体的には、トランジスタＴＦＰ、ＴＦＮは、演算増幅器ＯＰ１を構成するトランジスタＴＢ１〜ＴＢ７のＤ３方向に配置される。
【０１０２】
トランジスタＴＢ３のゲートノードに接続されるサミングノードラインＬＮＥＧは、Ｈ２に示すように、Ｄ１方向に沿った金属層（広義には導電層）の引き出しラインＬＤＲとして、演算増幅器領域ＯＰＲにおいて配線される。
【０１０３】
またサミングノードラインＬＮＥＧは、Ｈ３に示す場所において、コンタクト（ビアコンタクト）等を介して、引き出しラインＬＤＲの金属層（例えば第１又は第２の金属層Ｍ１、Ｍ２）よりも上層の金属層（例えば第４の金属層Ｍ４）で形成されるラインとして配線される。
【０１０４】
そしてこのサミングノードラインＬＮＥＧが、図１０のＨ１に示すように、スイッチ素子領域ＳＷＲにおいてスイッチ素子ＳＳ、ＳＡを避けるようにＤ２方向に沿って配線される。
【０１０５】
また図１０のＨ４では、演算増幅器ＯＰ１の出力ノードＮＱのラインと、サミングノードラインＬＮＥＧとが交差する。そして図８（Ａ）において、出力ノードＮＱとサミングノードＮＥＧとの間の寄生容量ＣＰ７の容量値はなるべく小さいことが望ましい。このため図１０のＨ４では、サミングノードラインＬＮＥＧの下層にシールドパターンＳＬＤ１（シールド線）が形成される。このシールドパターンＳＬＤ１は、サミングノードラインＬＮＥＧを形成する第４の金属層Ｍ４よりも下層の例えば第３の金属層Ｍ３で形成される。このようなシールドパターンＳＬＤ１を設けることで、図８（Ａ）の寄生容量ＣＰ７の容量値を最小限に抑えることができる。
【０１０６】
また図１０において、スイッチ素子領域ＳＷＲには、サンプリング用スイッチ素子ＳＳを構成するサンプリング用のＰ型トランジスタＴＳＰ、Ｎ型トランジスタＴＳＮと、フリップアラウンド用スイッチ素子ＳＡを構成するフリップアラウンド用のＰ型トランジスタＴＡＰ、Ｎ型トランジスタＴＡＮが配置される。例えばトランジスタＴＳＮのＤ２方向にトランジスタＴＳＰが配置され、トランジスタＴＡＮのＤ２方向にトランジスタＴＡＰが配置される。またトランジスタＴＳＰとＴＡＰはＤ１方向に沿って配置され、トランジスタＴＳＮとＴＡＮもＤ１方向に沿って配置される。このように図１０では、スイッチ素子を構成するトランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮが対称なレイアウト配置になっている。
【０１０７】
そして図１０では、サンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡを構成するＮ型のトランジスタＴＳＮ、ＴＡＮは、第２のＰ型ウェルＰＷＬ２に配置される。一方、サンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡを構成するＰ型のトランジスタＴＳＰ、ＴＡＰは、第２のＮ型ウェルＮＷＬ２に配置される。即ち、スイッチ素子を構成するトランジスタが、演算増幅器の配置領域とはウェルにより分離された領域に配置される。
【０１０８】
なお図１０のＨ５に示すように、スイッチ素子領域ＳＷＲ（Ｐ型ウェルＰＷＬ２及びＮ型ウェルＮＷＬ２）では、サミングノードラインＬＮＥＧの下層にシールドパターンＳＬＤ２（シールド線）が形成されている。このシールドパターンＳＬＤ２は、サミングノードラインＬＮＥＧを形成する第４の金属層Ｍ４よりも下層の例えば第３の金属層Ｍ３で形成される。このようなシールドパターンＳＬＤ２を設けることで、例えばゲート制御ライン等とサミングノードラインＬＮＥＧとの間に形成される寄生容量の容量値を最小限に抑えることができ、回路特性の悪化を防止できる。
【０１０９】
また本実施形態では図１０のＨ６に示すように、サンプリング用制御ラインＬＳＰ、ＬＳＮが、サミングノードラインＬＮＥＧ（引き出しラインＬＤＲを含む）のＤ３方向においてＤ２方向に配線される。また図１０のＨ７に示すように、フリップアラウンド用制御ラインＬＡＰ、ＬＡＮが、サミングノードラインＬＮＥＧのＤ１方向においてＤ２方向に沿って配線される。別の言い方をすれば、サンプリング用制御ラインＬＳＰ、ＬＳＮ、フリップアラウンド用制御ラインＬＡＰ、ＬＡＮがＤ２方向に沿って配線され、これらの制御ラインＬＳＰ、ＬＳＮと制御ラインＬＡＰ、ＬＡＮとの間の領域において、サミングノードラインＬＮＥＧがＤ２方向等に沿って配線される。
【０１１０】
ここで、サンプリング用制御ラインＬＳＰ、ＬＳＮは、サンプリング用スイッチ素子ＳＳのオン・オフを制御するサンプリング用制御信号を供給ためのラインである。このサンプリング用制御ラインＬＳＰ、ＬＳＮは、サミングノードラインＬＮＥＧと同層の金属層である例えば第４の金属層Ｍ４により形成される。
【０１１１】
一方、フリップアラウンド用制御ラインＬＡＰ、ＬＡＮは、フリップアラウンド用スイッチ素子ＳＡのオン・オフを制御するフリップアラウンド用制御信号を供給ためのラインである。このフリップアラウンド用制御ラインＬＡＰ、ＬＡＮは、サミングノードラインＬＮＥＧと同層の金属層である例えば第４の金属層Ｍ４により形成される。
【０１１２】
また、サンプリング用制御ラインＬＳＰ、ＬＳＮのうちのサンプリング用Ｐ側制御ラインＬＳＰは、負論理のサンプリング用制御信号を供給するためのラインである。即ち例えばＬレベルがアクティブとなる負論理のサンプリング用制御信号を供給する。
【０１１３】
図１０のＨ８に示すように、このサンプリング用Ｐ側制御ラインＬＳＰは、サンプリング用Ｐ側ゲート制御ラインＬＧＳＰに接続される。そして、このゲート制御ラインＬＧＳＰは、サンプリング用のＰ型トランジスタＴＳＰのゲートに電気的に接続される。従って、制御ラインＬＳＰがＬレベルになると、ゲート制御ラインＬＧＳＰがＬレベルになり、Ｐ型トランジスタＴＳＰがオンになる。
【０１１４】
一方、サンプリング用制御ラインＬＳＰ、ＬＳＮのうちのサンプリング用Ｎ側制御ラインＬＳＮは、正論理のサンプリング用制御信号を供給するためのラインである。即ち例えばＨレベルがアクティブとなる正論理のサンプリング用制御信号を供給する。従って、サンプリング用Ｐ側制御ラインＬＳＰがＬレベルの場合には、サンプリング用Ｎ側制御ラインＬＳＮがＨレベルになる。
【０１１５】
図１０のＨ９に示すように、このサンプリング用Ｎ側制御ラインＬＳＮは、サンプリング用Ｎ側ゲート制御ラインＬＧＳＮに接続される。そして、このゲート制御ラインＬＧＳＮは、サンプリング用のＮ型トランジスタＴＳＮのゲートに電気的に接続される。従って、制御ラインＬＳＮがＨレベルになると、ゲート制御ラインＬＧＳＮがＨレベルになり、Ｎ型トランジスタＴＳＮがオンになる。
【０１１６】
また、フリップアラウンド用制御ラインＬＡＰ、ＬＡＮのうちのフリップアラウンド用Ｐ側制御ラインＬＡＰは、負論理のフリップアラウンド用制御信号を供給するためのラインである。即ち例えばＬレベルがアクティブとなる負論理のフリップアラウンド用制御信号を供給する。
【０１１７】
図１０のＨ１０に示すように、このフリップアラウンド用Ｐ側制御ラインＬＡＰは、フリップアラウンド用Ｐ側ゲート制御ラインＬＧＡＰに接続される。そして、このゲート制御ラインＬＧＡＰは、フリップアラウンド用のＰ型トランジスタＴＡＰのゲートに電気的に接続される。従って、制御ラインＬＡＰがＬレベルになると、ゲート制御ラインＬＧＡＰがＬレベルになり、Ｐ型トランジスタＴＡＰがオンになる。
【０１１８】
一方、フリップアラウンド用制御ラインＬＡＰ、ＬＡＮのうちのフリップアラウンド用Ｎ側制御ラインＬＡＮは、正論理のフリップアラウンド用制御信号を供給するためのラインである。即ち例えばＨレベルがアクティブとなる正論理のフリップアラウンド用制御信号を供給する。従って、フリップアラウンド用Ｐ側制御ラインＬＡＰがＬレベルの場合には、フリップアラウンド用Ｎ側制御ラインＬＡＮがＨレベルになる。
【０１１９】
図１０のＨ１１に示すように、このフリップアラウンド用Ｎ側制御ラインＬＡＮは、フリップアラウンド用Ｎ側ゲート制御ラインＬＧＡＮに接続される。そして、このゲート制御ラインＬＧＡＮは、フリップアラウンド用のＮ型トランジスタＴＡＮのゲートに電気的に接続される。従って、制御ラインＬＡＮがＨレベルになると、ゲート制御ラインＬＧＡＮがＨレベルになり、Ｎ型トランジスタＴＡＮがオンになる。
【０１２０】
図１０の本実施形態のレイアウト配置によれば、サンプリング用制御ラインＬＳＰ、ＬＳＮと、フリップアラウンド用制御ラインＬＡＰ、ＬＡＮの間の領域に、サミングノードラインＬＮＥＧが配線される。従って、制御ラインＬＳＰ、ＬＳＮ、ＬＡＰ、ＬＡＮと、サミングノードラインＬＮＥＧ（ＬＤＲ）との間の寄生容量を最小限に抑えることができる。従って、サンプリング制御やフリップアラウンド制御のために、これらの制御ラインＬＳＰ、ＬＳＮ、ＬＡＰ、ＬＡＮの信号の電圧がフルスイングで変化した場合にも、この電圧変化がサミングノードラインＬＮＥＧに及ぼす悪影響を最小限に抑えることができる。これにより、ホールド動作時にフローティング状態になるサミングノードＮＥＧの電位安定化を図れ、回路特性の悪化を防止できる。
【０１２１】
また図１０のレイアウト配置によれば、制御ラインＬＳＰ、ＬＳＮと制御ラインＬＡＰ、ＬＡＮの対称性の高いレイアウト配線が可能になる。これにより制御ラインの寄生容量のアンバランスを低減でき、回路特性の向上を図れる。
【０１２２】
また図１０では、負論理のサンプリング用の制御ラインＬＳＰと正論理のサンプリング用の制御ラインＬＳＮがＤ２方向に沿って、近接して平行に配線される。従って、制御ラインＬＳＰに付加される寄生容量と、制御ラインＬＳＮに付加される寄生容量を同等にすることができ、寄生容量のアンバランスを低減できる。特に図１０のＨ１２に示すようなダミーラインを設けることで、寄生容量のアンバランスを更に低減できる。
【０１２３】
また図１０では、負論理のフリップアラウンド用の制御ラインＬＡＰと正論理のフリップアラウンド用の制御ラインＬＡＮがＤ２方向に沿って、近接して平行に配線される。従って、制御ラインＬＡＰに付加される寄生容量と、制御ラインＬＡＮに付加される寄生容量を同等にすることができ、寄生容量のアンバランスを低減できる。特に図１０のＨ１３に示すようなダミーラインを設けることで、寄生容量のアンバランスを更に低減できる。
【０１２４】
また図１０では、サンプリング用の制御ラインＬＳＰ、ＬＳＮのレイアウト配線と、フリップアラウンド用の制御ラインＬＡＰ、ＬＡＮのレイアウト配線が、対称なレイアウト配線になる。例えば制御ラインＬＳＰ、ＬＳＮと制御ラインＬＡＰ、ＬＡＮの真ん中を通るＤ２方向に沿った中心線を対称軸として、線対称なレイアウト配線になる。従って、制御ラインＬＳＰ及びＬＳＮに付加される寄生容量と、制御ラインＬＡＰ及びＬＡＮに付加される寄生容量とを同等にすることができ、これらの制御ライン間の寄生容量のアンバランスを低減して、回路特性の向上を図れる。
【０１２５】
また図１０の本実施形態のレイアウト配置によれば、演算増幅器ＯＰ１を構成するトランジスタと、サンプリング用、フリップアラウンド用のスイッチ素子ＳＳ、ＳＡを構成するトランジスタとが、別のウェルに形成される。従って、これらのトランジスタを同じウェルに形成する場合に比べて、レイアウトの自由度が格段に高まり、スイッチ素子ＳＳ、ＳＡを構成するトランジスタの対称性の高いレイアウト配置が可能になる。
【０１２６】
例えば本実施形態の比較例の手法として、演算増幅器領域ＯＰＲに、スイッチ素子ＳＳ、ＳＡを構成するトランジスタを配置する手法が考えられる。しかしながら、この比較例の手法によると、演算増幅器ＯＰ１のトランジスタやその配線が原因となって、スイッチ素子ＳＳ、ＳＡを構成するトランジスタのレイアウト配置の自由度が制限されてしまう。このため、これらのトランジスタの対称性の高いレイアウト配置を実現できない。
【０１２７】
この点、図１０のレイアウト配置では、演算増幅器ＯＰ１のトランジスタやその配線に制限されることなく、スイッチ素子ＳＳ、ＳＡを構成するトランジスタを自由に配置できるため、対称性の高いレイアウト配置が可能になる。そして、このようにレイアウト配置の対称性が高まると、図８（Ａ）の寄生容量ＣＰ１、ＣＰ２のアンバランスや、寄生容量ＣＰ３、ＣＰ４のアンバランスを低減できる。従って、寄生容量値差ＣＰ１−ＣＰ２や、寄生容量値差ＣＰ３−ＣＰ４を最小限にするレイアウトが可能になる。この結果、これらの容量値差に起因する蓄積電荷の誤差を最小限に抑えることができ、上述の比較例の手法に比べて回路特性を格段に向上できる。
【０１２８】
４．キャパシタのレイアウト配置
次にキャパシタのレイアウト配置例について説明する。図１１の集積回路装置の断面図や図１２の平面図において、図８（Ａ）のサンプリング用キャパシタＣＳは、サンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡのＤ２方向に配置される。そして、サンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡは、演算増幅器ＯＰ１及び帰還用スイッチ素子ＳＦと、サンプリング用キャパシタＣＳとの間に配置される。このように配置することで、サンプルホールド回路の例えばＤ２方向での幅を縮小できる。
【０１２９】
またサンプリング用キャパシタＣＳは、第３のＰ型ウェルＰＷＬ３に形成される。この第３のＰ型ウェルＰＷＬ３は、第１のＰ型ウェルＰＷＬ１及び第２のＰ型ウェルＰＷＬ２と分離されて形成されたウェルである。具体的には、第２のＰ型ウェルＰＷＬ２及び第２のＮ型ウェルＮＷＬ２は、第１のＰ型ウェルＰＷＬ１及び第１のＮ型ウェルＮＷＬ１と、第３のＰ型ウェルＰＷＬ３との間に配置される。
【０１３０】
図１１の断面構造に示すように、サンプリング用キャパシタＣＳ（或いは後述する補助キャパシタ、位相補償用キャパシタ）は、トランジスタのゲート容量を利用して形成される。
【０１３１】
具体的には、シリコン基板に高濃度のＮ型ウェルＤＮＷＬが形成され、このＮ型ウェルＤＮＷＬ上に、Ｐ型ウェルＰＷＬ３が形成される。そしてＰ型ウェルＰＷＬ３には、Ｐ＋の不純物層を介して低電位側電源電圧が供給される。
【０１３２】
またＰ型ウェルＰＷＬ３上には、Ｎ＋のクロスアンダ不純物層であるＮＣＵが形成される。またＮＣＵの上方にはトランジスタのゲートであるポリシリコン層が形成される。そしてこのポリシリコン層がキャパシタの上側電極になり、ＮＣＵの不純物層が下側電極になる。このようにＮＣＵを利用したキャパシタ構造にすれば、少ないレイアウト面積で大きな容量値を得ることが可能になる。
【０１３３】
そして図１１に示すように、サミングノードラインＬＮＥＧは、キャパシタのＮ＋の不純物層（ＮＣＵ）に電気的に接続される。即ちサンプリング用キャパシタＣＳの一端側の電極を形成する不純物層（拡散層）にサミングノードラインＬＮＥＧは電気的に接続される。また図１１、図１２に示すように、接続ノードＮＳのラインである接続ノードラインＬＮＳは、キャパシタＣＳの他端側の電極であるポリシリコン層に電気的に接続される。
【０１３４】
このように、ラインＬＮＥＧを、上側電極であるポリシリコン層ではなく、下側電極である不純物層に接続する理由は以下の通りである。
【０１３５】
即ちラインＬＮＥＧの電位は、演算増幅器ＯＰ１のイマジナリーショート機能によりＡＧＮＤの電位に固定されるが、ラインＬＮＳの電位は、ＡＧＮＤを中心にして上下に大きくスイングする。従って、不純物領域にラインＬＮＳを接続すると、キャパシタ特性に問題が生じる可能性がある。
【０１３６】
またラインＬＮＥＧを上側電極であるポリシリコン層に接続すると、ポリシリコン層の上層の金属配線との間の寄生容量が大きくなる。これに対して不純物層は、その上方にポリシリコン層が形成されるため、ラインＬＮＥＧを不純物層に接続すれば、上層の金属配線層との間の寄生容量を低減できる。
【０１３７】
またラインＬＮＥＧの電位変動は極力抑える必要があるが、ポリシリコン層の電位の方が不純物層の電位に比べて、変動のバラツキが生じ易い。
【０１３８】
またラインＬＮＥＧをポリシリコン層に接続すると、設計のターゲット値となる容量値に、不純物層である拡散領域の容量が付加されてしまい、容量値のバラツキが大きくなってしまう。
【０１３９】
図１１、図１２では、ラインＬＮＥＧを不純物層側に接続しているため、上述のような問題点を解決できる。
【０１４０】
図１２のＨ１に示すように、サミングノードラインＬＮＥＧは、サンプリング用スイッチ素子ＳＳ、フリップアラウンド用スイッチ素子ＳＳの領域であるスイッチ素子領域ＳＷＲ（第２のＰ型ウェルＰＷＬ２及び第２のＮ型ウェルＮＷＬ２）上を、Ｄ２方向に沿って配線される。そしてサミングノードラインＬＮＥＧは、サンプリング用キャパシタＣＳの一端に接続される。具体的には図１１で説明したように、サミングノードラインＬＮＥＧは、第３のＰ型ウェルＰＷＬ３に形成されるサンプリング用キャパシタＣＳの一端の電極を形成するＮ＋の不純物層に電気的に接続される。
【０１４１】
一方、接続ノードラインＬＮＳは、このサンプリング用キャパシタＣＳの他端に接続される。具体的には図１１で説明したように、接続ノードラインＬＮＳは、サンプリング用キャパシタＣＳの他端の電極を構成するポリシリコン層に電気的に接続される。そして、スイッチ素子ＳＳ、ＳＡを構成するトランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮのドレインは、この接続ノードラインＬＮＳに電気的に接続される。
【０１４２】
またサミングノードラインＬＮＥＧのうちの、スイッチ素子領域ＳＷＲに配線されるＨ１に示すラインは、サミングノードラインＬＮＥＧのうちの、演算増幅器領域ＯＰＲに形成されるＨ２に示すラインを形成する金属層よりも、上層の金属層で形成される。即ちサミングノードラインＬＮＥＧのうちのＨ１に示すラインは、例えば金属層Ｍ４で形成され、サミングノードラインＬＮＥＧのうちのＨ２に示すラインは、例えば金属層Ｍ１で形成される。
【０１４３】
またＨ５に示すように、サミングノードラインＬＮＥＧのうちのスイッチ素子領域ＳＷＲに配線されるＨ１のラインの下層には、スイッチ素子領域用のシールドパターンＳＬＤ２が形成される。即ちＨ１のラインは例えば金属層Ｍ４で形成され、シールドパターンＳＬＤ２は例えば金属層Ｍ３で形成される。
【０１４４】
図１２のようにサミングノードラインＬＮＥＧを配線すれば、演算増幅器ＯＰ１やスイッチ素子ＳＳ、ＳＡを構成するトランジスタの形成領域とは分離された領域に形成されたサンプリング用キャパシタＣＳの一端に、サミングノードラインＬＮＥＧを接続できる。従って、サンプリング用キャパシタＣＳを、分離したＰ型ウェルＰＷＬ３に形成することが可能になり、適正なキャパシタ特性を得ることが可能になる。
【０１４５】
そして、このようにサミングノードラインＬＮＥＧを、スイッチ素子領域ＳＷＲ（Ｐ型ウェルＰＷＬ２、Ｎ型ウェルＮＷＬ２）上に配線したとしても、Ｈ５に示すようにサミングノードラインＬＮＥＧの下層には、スイッチ素子領域用のシールドパターンＳＬＤ２が形成されている。このため、スイッチ素子領域の配線等の間の寄生容量も最小限に抑えることができ、回路特性の悪化を防止できる。
【０１４６】
また図１２のＨ２に示すように、演算増幅器領域ＯＰＲにおいては、サミングノードラインＬＮＥＧは下層の金属層Ｍ１で形成されて配線される。そしてサミングノードラインＬＮＥＧは、Ｈ３に示すようにコンタクトを介して配線層が変更され、Ｈ１に示すようにスイッチ素子領域ＳＷＲにおいては、上層の金属層Ｍ４で配線される。このようにすれば、図１２のように演算増幅器領域ＯＰＲとキャパシタ領域ＣＲの間にスイッチ素子領域ＳＷＲを設けたレイアウト配置を採用した場合にも、サミングノードラインＬＮＥＧをキャパシタＣＳの一端に簡素な配線の引き回しで接続することが可能になる。
【０１４７】
また、演算増幅器領域ＯＰＲにおいては、図４、図５で説明したようなシールドパターンＳＬＡ１〜ＳＬＡ４を形成することで、サミングノードラインＬＮＥＧと他の信号線との間の寄生容量を最小限に抑えている。一方、スイッチ素子領域ＳＷＲにおいては、上層の金属層Ｍ４に配線層が変更されたサミングノードラインＬＮＥＧの下層に、Ｈ５に示すようなシールドパターンＳＬＤ２を形成することで、ＬＮＥＧと他の信号線との間の寄生容量を最小限に抑えている。従って、本実施形態のレイアウト手法によれば、演算増幅器領域ＯＰＲとスイッチ素子領域ＳＷＲの両方の領域において、サミングノードラインＬＮＥＧと他の信号線との間の寄生容量を最小限に抑えることができる。この結果、サミングノードラインＬＮＥＧを、スイッチ素子領域ＳＷＲ上においてＤ２方向に沿って配線してキャパシタＣＳの一端に接続した場合にも、寄生容量による悪影響を最小限に抑えて、適正なサンプリング動作を実現できるようになる。
【０１４８】
５．サンプルホールド回路の第２の構成例
次に本実施形態のサンプルホールド回路の第２の構成例を説明する。この第２の構成例は、後述するような階調電圧の生成のために、サンプリング用キャパシタ、サンプリング用スイッチ素子、フリップアラウンド用スイッチ素子等が複数個設けられたサンプルホールド回路である。
【０１４９】
例えば図１３（Ａ）、図１３（Ｂ）において、第２の構成例のフリップアラウンド型のサンプルホールド回路（階調生成アンプ）は、演算増幅器ＯＰ１と、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２（複数のサンプリング用キャパシタ）を含む。
【０１５０】
サンプリング用キャパシタＣＳ１は、サンプルホールド回路の第１の入力ノードＮＩ１と、演算増幅器の反転入力端子（サミングノードＮＥＧ、第１の接続ノード）との間に設けられる。そして図１３（Ａ）に示すようにキャパシタＣＳ１には、サンプリング期間において入力ノードＮＩ１の入力電圧ＶＩ１に応じた電荷が蓄積される。
【０１５１】
サンプリング用キャパシタＣＳ２は、サンプルホールド回路の第２の入力ノードＮＩ２と演算増幅器ＯＰ１の反転入力端子（サミングノードＮＥＧ、第２の接続ノード）との間に設けられる。そしてキャパシタＣＳ２には、サンプリング期間において入力ノードＮＩ２の入力電圧ＶＩ２に応じた電荷が蓄積される。
【０１５２】
図１３（Ｂ）に示すようにホールド期間においては、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタＣＳ１、ＣＳ２に蓄積された電荷に応じた出力電圧ＶＱＧ（＝ＶＳ）を、その出力ノードＮＱＧに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳ１、ＣＳ２の他端を、演算増幅器ＯＰ１の出力端子に接続するフリップアラウンド動作を行うことで、ＣＳ１、ＣＳ２に蓄積された電荷に応じた出力電圧ＶＱＧを出力する。
【０１５３】
以上のようなフリップアラウンド型サンプルホールド回路を用いれば、いわゆるオフセットフリーを実現できる。
【０１５４】
例えば演算増幅器ＯＰ１の反転入力端子と非反転入力端子の間に発生するオフセット電圧をＶＯＦとし、説明を簡素化するためにＡＧＮＤを仮に０Ｖとし、サンプリング期間での入力電圧をＶＩ１＝ＶＩ２＝ＶＩとし、並列接続されるキャパシタＣＳ１、ＣＳ２の並列容量値をＣＳとする。すると、サンプリング期間において蓄積される電荷Ｑは下式のように表される。
【０１５５】
Ｑ＝（ＶＩ−ＶＯＦ）×ＣＳ            （１）
一方、ホールド期間でのノードＮＥＧの電圧をＶＸとし、出力電圧をＶＱＧとすると、ホールド期間において蓄積される電荷Ｑ’は下式のように表される。
【０１５６】
Ｑ’＝（ＶＱＧ−ＶＸ）×ＣＳ            （２）
また演算増幅器ＯＰ１の増幅率をＡとすると、ＶＱＧは下式のように表される。
【０１５７】
ＶＱＧ＝−Ａ×（ＶＸ−ＶＯＦ）          （３）
すると電荷保存の法則によりＱ＝Ｑ’となるため、下式が成立する。
【０１５８】
（ＶＩ−ＶＯＦ）×ＣＳ＝（ＶＱＧ−ＶＸ）×ＣＳ    （４）
従って上式（３）、（４）により、
ＶＱＧ＝ＶＩ−ＶＯＦ＋ＶＸ＝ＶＩ−ＶＯＦ＋ＶＯＦ−ＶＱＧ／Ａ
が成立する。従って、サンプルホールド回路の出力電圧ＶＱＧは下式のように表される。
【０１５９】
ＶＱＧ＝｛１／（１＋１／Ａ）｝×ＶＩ     （５）
上式（５）から明らかなように、サンプルホールド回路の出力電圧ＶＱＧは、オフセット電圧ＶＯＦに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。
【０１６０】
図１４（Ａ）、図１４（Ｂ）に第１の構成例のサンプルホールド回路（階調生成アンプ）の詳細例を示す。図１４（Ａ）、図１４（Ｂ）のサンプルホールド回路は、演算増幅器ＯＰ１と、第１、第２のサンプリング用スイッチ素子ＳＳ１、ＳＳ２と、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２と、帰還用スイッチ素子ＳＦＧと、第１、第２のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を含む。また出力用スイッチ素子ＳＱＧを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子ＳＳ１、ＳＳ２、ＳＡ１、ＳＡ２、ＳＦＧ、ＳＱＧは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。
【０１６１】
演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）にはＡＧＮＤが設定される。第１のサンプリング用スイッチ素子ＳＳ１は、サンプルホールド回路の第１の入力ノードＮＩ１と第１の接続ノードＮＳ１との間に設けられる。第２のサンプリング用スイッチ素子ＳＳ２は、サンプルホールド回路の第２の入力ノードＮＩ２と第２の接続ノードＮＳ２との間に設けられる。第１のサンプリング用キャパシタＣＳ１は、第１の接続ノードＮＳ１とサミングノードＮＥＧとの間に設けられる。第２のサンプリング用キャパシタＣＳ２は、第２の接続ノードＮＳ２とサミングノードＮＥＧとの間に設けられる。
【０１６２】
帰還用スイッチ素子ＳＦＧは、演算増幅器ＯＰ１の出力端子とＯＰ１の反転入力端子との間に設けられる。第１のフリップアラウンド用スイッチ素子ＳＡ１は、第１の接続ノードＮＳ１と演算増幅器ＯＰ１の出力端子との間に設けられる。第２のフリップアラウンド用スイッチ素子ＳＡ２は、第２の接続ノードＮＳ２と演算増幅器ＯＰ１の出力端子との間に設けられる。
【０１６３】
そして図１４（Ａ）に示すようにサンプリング期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及び帰還用スイッチ素子ＳＦＧがオンになると共に、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオフになる。
【０１６４】
一方、図１４（Ｂ）に示すようにホールド期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及び帰還用スイッチ素子ＳＦＧがオフになると共に、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオンになる。
【０１６５】
また出力用スイッチ素子ＳＱＧは、演算増幅器ＯＰ１の出力端子とサンプルホールド回路の出力ノードＮＱＧとの間に設けられる。そして図１４（Ａ）に示すようにサンプリング期間においては、出力用スイッチ素子ＳＱＧはオフになる。これにより、サンプルホールド回路の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。
【０１６６】
一方、図１４（Ｂ）に示すように、ホールド期間においては、出力用スイッチ素子ＳＱＧはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧ＶＱＧを出力できる。
【０１６７】
次に図１５を用いて、図１４（Ａ）、図１４（Ｂ）の回路動作を説明する。ノードＮＧ１には、データ線駆動回路が有するＤ／Ａ変換回路からの第１の階調電圧ＶＧ１が入力され、ノードＮＧ２には、ＶＧ１とは電圧レベルが異なる第２の階調電圧ＶＧ２が入力される。
【０１６８】
スイッチ回路５４のスイッチ素子ＳＷ１、ＳＷ２は、階調データＤＧに応じていずれか一方が排他的にオンになる。スイッチ素子ＳＷ３、ＳＷ４も、階調データＤＧに応じていずれか一方が排他的にオンになる。
【０１６９】
サンプリング期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２、帰還用スイッチ素子ＳＦＧに入力されるスイッチ制御信号がアクティブ（Ｈレベル）になるため、スイッチ素子ＳＳ１、ＳＳ２、ＳＦＧはオンになる。一方、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２、出力用スイッチ素子ＳＱＧに入力されるスイッチ制御信号が非アクティブ（Ｌレベル）になるため、スイッチ素子ＳＡ１、ＳＡ２、ＳＱＧはオフになる。
【０１７０】
ホールド期間においては、スイッチ素子ＳＳ１、ＳＳ２、ＳＦＧに入力されるスイッチ制御信号が非アクティブになるため、ＳＳ１、ＳＳ２、ＳＦＧはオフになる。一方、スイッチ素子ＳＡ１、ＳＡ２、ＳＱＧに入力されるスイッチ制御信号がアクティブになるため、ＳＡ１、ＳＡ２、ＳＱＧはオンになる。
【０１７１】
なお図１５のＡ１、Ａ２に示すように、サンプリング用スイッチ素子ＳＳ１、ＳＳ２は、帰還用スイッチ素子ＳＦＧがオフになった後にオフになる。このようにすれば、チャージインジェクションの悪影響を最小限に抑えることができる。そしてＡ３に示すように、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２、出力用スイッチ素子ＳＱＧは、サンプリング用スイッチ素子ＳＳ１、ＳＳ２がオフになった後にオンになる。
【０１７２】
例えば図１６（Ａ）に、スイッチ素子となるトランスファーゲートＴＧの例を示す。トランスファーゲートＴＧを構成するＮ型トランジスタＴＮ、Ｐ型トランジスタＴＰのゲートにはスイッチ制御信号ＣＮＮ、ＣＮＰが入力されている。そしてトランスファーゲートＴＧがオフになる時に、ゲート・ドレイン間やゲート・ソース間の寄生容量Ｃｇｄ、Ｃｇｓを原因とするクロックフィードスルーが発生する。またトランスファーゲートＴＧのオフ時に、チャネルの電荷がドレインやソースに流れ込み、チャージインジェクションが発生する。
【０１７３】
この点、本実施形態では、図１６（Ｂ）に示すように帰還用スイッチ素子ＳＦＧがオフになった後に、図１６（Ｃ）に示すようにサンプリング用スイッチ素子ＳＳ１、ＳＳ２がオフになるため、チャージインジェクションやクロックフィードスルーによる悪影響を低減できる。
【０１７４】
即ち図１６（Ｂ）のようにスイッチ素子ＳＳ１、ＳＳ２がオン状態の時にスイッチ素子ＳＦＧがオフになると、スイッチ素子ＳＦＧでのチャージインジェクションやクロックフィードスルーの影響は受けてしまう。しかしながら、図１６（Ｃ）に示すようにスイッチ素子ＳＳ１、ＳＳ２がオフになるタイミングでは、スイッチ素子ＳＦＧがオフになっておりノードＮＥＧがハイインピーダンス状態になっている。従って、ＳＳ１、ＳＳ２でのクロックフィードスルーやチャージインジェクションによる影響は受けないようになるため、チャージインジェクションやフィードスルーによる悪影響を低減できる。
【０１７５】
なお図１６（Ａ）のトランスファーゲートＴＧのトランジスタＴＮ、ＴＰのゲートには、ＶＤＤＨＳ〜ＶＳＳの振幅のスイッチ制御信号ＣＮＮ、ＣＮＰが入力される。従って、トランスファーゲートＴＧのドレイン又はソースの電位がＶＳＳやＶＤＤＨＳに設定されると、Ｎ型トランジスタＴＮからの電荷量とＰ型トランジスタＴＰからの電荷量にアンバランスが生じ、チャージインジェクションによる電荷が相殺されずに残るようになる。
【０１７６】
この点、図１６（Ｂ）のようにスイッチ素子ＳＦＧがオフになる直前では、演算増幅器ＯＰ１の非反転入力端子には、ＶＤＤＨＳとＶＳＳの中間電圧となるＡＧＮＤが設定され、演算増幅器ＯＰ１のイマジナリーショート機能により、ノードＮＥＧの電位はＡＧＮＤ＝（ＶＤＤＨＳ＋ＶＳＳ）／２に設定される。従って、スイッチ素子ＳＦＧがオフになる直前ではＳＦＧのソース及びドレインはＡＧＮＤに設定され、入力される階調電圧の依存性がないと共に、トランスファーゲートＴＧのＮ型トランジスタからの電荷量とＰ型トランジスタからの電荷量のアンバランスを低減できるため、スイッチ素子ＳＦＧがオフになることによるチャージインジェクションの悪影響を最小限に抑えることができる。
【０１７７】
図１７（Ａ）にサンプルホールド回路の第２の構成例の変形例を示す。図１７（Ａ）では、図１４（Ａ）、図１４（Ｂ）の構成に対して、補助キャパシタＣＡＸが追加されている。
【０１７８】
ここで補助キャパシタＣＡＸは、サミングノードＮＥＧにその一端が接続される。具体的には補助キャパシタＣＡＸは、演算増幅器ＯＰ１の反転入力端子（第１の入力端子）とアナログ基準電源電圧ＡＧＮＤとの間に設けられ、例えば補助キャパシタＣＡＸの一端はノードＮＥＧに接続され、他端はＡＧＮＤに接続される。
【０１７９】
このような補助キャパシタＣＡＸを設ければ、演算増幅器ＯＰ１の反転入力端子の電圧変動を抑えることができ、出力電圧ＶＱＧの一層の安定化を実現できる。
【０１８０】
具体的には図１４（Ａ）のサンプリング期間から図１４（Ｂ）のホールド期間に移行する瞬間に、ノードＮＥＧの電圧は変動する。この場合に補助キャパシタＣＡＸが設けられていないと、サンプリング期間が終了した時点でのノードＮＳ１、ＮＳ２とノードＮＱＧとの電位差の分だけノードＮＥＧの電圧が瞬間的に変動する。そして、この時のノードＮＥＧの電圧が、スイッチ素子ＳＦＧの基板電圧を超えてしまうと、キャパシタＣＳ１、ＣＳ２に蓄積されていた電荷が抜けてしまう。これを防止するために図１７（Ａ）では補助キャパシタＣＡＸを設けている。このようにすれば、ノードＮＱＧとＡＧＮＤのノードの間に、直列接続されたキャパシタＣＳ１又はＣＳ２とキャパシタＣＡＸとが設けられるようになり、ノードＮＥＧの電圧変動をＶＤＤＨＳ〜ＶＳＳの範囲に抑え、ＣＳ１、ＣＳ２の蓄積電荷が抜けてしまう事態を防止できる。
【０１８１】
また図１７（Ａ）の変形例では、演算増幅器ＯＰ１が位相補償用キャパシタＣＣＰを内蔵している。具体的には図１７（Ｂ）に示すように、この位相補償用キャパシタＣＣＰは、演算増幅器ＯＰ１の差動部ＤＩＦの出力ノードＮＢ３と、出力部ＱＱの出力ノードＮＢ４との間に設けられる。例えば位相補償用キャパシタＣＣＰの一端はノードＮＢ３に接続され、他端はノードＮＢ４に接続される。このような位相補償用キャパシタＣＣＰを設けることで、演算増幅器ＯＰ１の発振等を防止できる。
【０１８２】
６．サンプルホールド回路の詳細なレイアウト配置
図１８にサンプルホールド回路の更に詳細なレイアウト配置例を示す。図１８は、図１７（Ａ）、図１７（Ｂ）で説明した第２の構成例の変形例のレイアウト配置である。
【０１８３】
図１８のＩ１に示すようにキャパシタ領域ＣＲには、図１７（Ａ）、図１７（Ｂ）で説明した補助キャパシタＣＡＸが配置される。またＩ２に示すように位相補償用キャパシタＣＣＰも配置される。
【０１８４】
具体的にはＩ１に示すように、補助キャパシタＣＡＸは、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２のＤ２方向に配置される。別の言い方をすれば、補助キャパシタＣＡＸと演算増幅器ＯＰ１との間に、サンプリング用キャパシタＣＳ１、ＣＳ２が配置される。
【０１８５】
そしてＩ３に示すようにサミングノードラインＬＮＥＧは、ＣＳ１とＣＳ２のキャパシタ間領域において、演算増幅器ＯＰ１側から補助キャパシタＣＡＸ側に対してＤ２方向に沿って配線される。
【０１８６】
また図１８では、スイッチ素子領域ＳＷＲだけではなく、このキャパシタ領域ＣＲにおいても、サミングノードラインＬＮＥＧの下層にはシールドパターンＳＬＤ３（シールド線）が形成される。このシールドパターンＳＬＤ３は、サミングノードラインＬＮＥＧを形成する第４の金属層Ｍ４よりも下層の例えば第３の金属層Ｍ３で形成される。このようなＶＳＳのシールドパターンＳＬＤ３を設けることで、その下方に形成される回路素子や配線との間の寄生容量を低減できる。具体的には、キャパシタ領域ＣＲでは、Ｄ１方向に沿って図示しない他の信号線が配線されている。このような他の信号線としては、例えばリピータ回路用の信号線がある。具体的には、例えば複数のサンプルホールド回路をＤ１方向に沿って配置した場合に、複数のサンプルホールド回路毎に、図示しないロジック回路からの制御信号のバッファリングを行うリピータ回路を設ける。そして、このリピータ回路用の信号線を、キャパシタＣＳ１、ＣＳ２、ＣＡＸ等の上に配線する。即ちこのようなリピータ回路用の信号線を、演算増幅器領域ＯＰＲに配線すると、寄生容量を原因とする演算増幅器の誤動作を防止することが難しくなる。これに対してリピータ回路用の信号線をキャパシタ上に配線すれば、適正なシールドパターンを形成することで、このような誤動作を防止できる。そして図１８に示すようなシールドパターンＳＬＤ３を形成すれば、このようなリピータ回路用の信号線等の電圧レベルの変動がサンプルホールド回路に及ぼす悪影響を低減できる。
【０１８７】
またＩ２に示すように、位相補償用キャパシタＣＣＰは、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２と演算増幅器ＯＰ１との間に配置される。別の言い方をすれば、演算増幅器ＯＰ１のＤ２方向の場所であって、サンプリング用キャパシタＣＳ１、ＣＳ２のＤ４方向の場所に、位相補償用キャパシタＣＣＰが配置される。
【０１８８】
例えば、補助キャパシタＣＡＸは、電圧変動を抑えることを目的としているため、サンプリング用キャパシタＣＳ１、ＣＳ２に比べて、その容量値をそれほど精度良く形成する必要はない。
【０１８９】
また、位相補償用キャパシタＣＣＰも、演算増幅器ＯＰ１の発振を防止するためのキャパシタであるため、サンプリング用キャパシタＣＳ１、ＣＳ２に比べて、その容量値をそれほど精度良く形成する必要はない。
【０１９０】
このようなことを考慮して、図１８では、サンプリング用キャパシタＣＳ１、ＣＳ２が、補助キャパシタＣＡＸと位相補償用キャパシタＣＣＰとの間に配置されるようなレイアウト配置にしている。具体的にはサンプリング用キャパシタＣＳ１とＣＳ２はＤ１方向に沿って配置され、キャパシタＣＳ１、ＣＳ２のＤ２方向に補助キャパシタＣＡＸが配置され、ＣＳ１、ＣＳ２のＤ４方向に位相補償用キャパシタＣＣＰを配置している。
【０１９１】
そして、例えば図１８のレイアウト配置のサンプルホールド回路をＤ１方向に沿って複数個配置すれば、例えば図１８のサンプリング用キャパシタＣＳ１のＤ３方向には、左隣に配置されたサンプルホールド回路の第２のサンプリング用キャパシタＣＳ２が配置されるようになる。また図１８に示すようにサンプリング用キャパシタＣＳ１のＤ１方向には、サンプリング用キャパシタＣＳ２が配置される。またサンプリング用キャパシタＣＳ１のＤ２方向には補助キャパシタＣＡＸが配置され、Ｄ４方向には位相補償用キャパシタＣＣＰが配置される。即ち、キャパシタＣＳ１の四方に他のキャパシタが隣接配置されるようになる。従って、キャパシタＣＳ１のエッジと、隣接するキャパシタＣＳ２、ＣＡＸ、ＣＣＰのエッジとの間の隙間を、例えばほぼ同じエッチング速度で形成できるため、高精度にキャパシタＣＳ１を形成できる。サンプリング用キャパシタＣＳ２についても同様である。
【０１９２】
このように図１８では、サンプリング用キャパシタＣＳ１、ＣＳ２のＤ２方向の空き領域やＤ４方向の空き領域を有効活用して補助キャパシタＣＡＸ、位相補償用キャパシタＣＣＰを形成している。従って、レイアウト効率を向上できると共に、キャパシタＣＳ１、ＣＳ２の四方にキャパシタを配置することで、ＣＳ１、ＣＳ２の容量値の精度も向上できる。
【０１９３】
そして図１８では、サミングノードラインＬＮＥＧが、サンプリング用キャパシタＣＳ１、ＣＳ２の間の領域上をＤ２方向に沿って配線される。従って、演算増幅器ＯＰ１のサミングノードＮＥＧを、ＣＳ１、ＣＳ２のＤ２方向に配置される補助キャパシタＣＡＸに電気的に接続することが可能になる。これにより、ラインＬＮＥＧに対する寄生容量のアンバランスを最小限に抑えながら、キャパシタＣＳ１、ＣＳ２の加工精度も向上できるようになる。
【０１９４】
また図１８のＩ４に示すように、キャパシタ領域ＣＲと演算増幅器領域ＯＰＲの間には、スイッチ素子領域ＳＷＲが形成されている。
【０１９５】
このスイッチ素子領域ＳＷＲには、サンプリング用スイッチ素子ＳＳ１を構成するＰ型トランジスタＴＳＰ１及びＮ型トランジスタＴＳＮ１と、フリップアラウンド用スイッチ素子ＳＡ１を構成するＰ型トランジスタＴＡＰ１及びＮ型トランジスタＴＡＮ１が配置される。この場合に、トランジスタＴＳＰ１とＴＡＰ１のドレインが共通になり、トランジスタＴＳＮ１とＴＡＮ１のドレインが共通になっている。そしてこれらのドレインは、接続ノードラインＬＮＳ１を介して、サンプリング用キャパシタＣＳ１の他端に接続される。またフリップアラウンド用のトランジスタＴＡＰ１、ＴＡＮ１のソースは、出力ノードラインＬＮＱを介して、演算増幅器領域ＯＰＲに配置される演算増幅器ＯＰ１の出力ノードＮＱに接続される。
【０１９６】
またスイッチ素子領域ＳＷＲには、サンプリング用スイッチ素子ＳＳ２を構成するＰ型トランジスタＴＳＰ２及びＮ型トランジスタＴＳＮ２と、フリップアラウンド用スイッチ素子ＳＡ２を構成するＰ型トランジスタＴＡＰ２及びＮ型トランジスタＴＡＮ２が配置される。この場合に、トランジスタＴＳＰ２とＴＡＰ２のドレインが共通になり、トランジスタＴＳＮ２とＴＡＮ２のドレインが共通になっている。そしてこれらのドレインは、接続ノードラインＬＮＳ２を介して、サンプリング用キャパシタＣＳ２の他端に接続される。またフリップアラウンド用のトランジスタＴＡＰ２、ＴＡＮ２のソースは、出力ノードラインＬＮＱを介して、演算増幅器領域ＯＰＲに配置される演算増幅器ＯＰ１の出力ノードＮＱに接続される。
【０１９７】
図１８のＩ４に示すように本実施形態では、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及びフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を構成するＮ型トランジスタＴＳＮ１、ＴＡＮ１、ＴＳＮ２、ＴＡＮ２が、第２のＰ型ウェルＰＷＬ２においてＤ１方向に沿って配置される。またサンプリング用スイッチ素子ＳＳ１、ＳＳ２及びフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を構成するＰ型トランジスタＴＳＰ１、ＴＡＰ１、ＴＳＰ２、ＴＡＰ２が、第２のＮ型ウェルＮＷＬ２においてＤ１方向に沿って配置される。このようにすれば、これらのトランジスタの対称性の高いレイアウト配置が可能になり、寄生容量値差ＣＰ１−ＣＰ２、ＣＰ３−ＣＰ４を小さくでき、回路特性を向上できる。
【０１９８】
また図１８では、サンプリング用制御ラインＬＳＰ、ＬＳＮが、サミングノードラインＬＮＥＧのＤ３方向に配線され、フリップアラウンド用制御ラインＬＡＰ、ＬＡＮが、サミングノードラインＬＮＥＧのＤ１方向に配線される。そして、負論理のサンプリング用制御ラインＬＳＰは、スイッチ素子領域ＳＷＲのサンプリング用Ｐ側ゲート制御ラインＬＧＳＰに接続される。また正論理のサンプリング用制御ラインＬＳＮは、サンプリング用Ｎ側ゲート制御ラインＬＧＳＮに接続される。また負論理のフリップアラウンド用制御ラインＬＡＰは、スイッチ素子領域ＳＷＲのフリップアラウンド用Ｐ側ゲート制御ラインＬＧＡＰに接続される。また正論理のフリップアラウンド用制御ラインＬＡＮは、フリップアラウンド用Ｎ側ゲート制御ラインＬＧＡＮに接続される。
【０１９９】
なお、図１１で説明したように、サミングノードラインＬＮＥＧは、キャパシタのＮ＋の不純物層（ＮＣＵ）に電気的に接続される。例えばサンプリング用キャパシタＣＳ１の一端側の電極を形成する不純物層を第１の不純物層とし、サンプリング用キャパシタＣＳ２の一端側の電極を形成する不純物層を第２の不純物層とする。すると、サミングノードラインＬＮＥＧは、図１８のＩ５に示すようにキャパシタＣＳ１の第１の不純物層に電気的に接続されると共に、Ｉ６に示すようにキャパシタＣＳ２の第２の不純物層に電気的に接続される。
【０２００】
また図１８のＩ７、Ｉ８に示すように、ノードＮＳ１のラインＬＮＳ１は、キャパシタＣＳ１の他端側の電極であるポリシリコン層に電気的に接続され、ノードＮＳ２のラインＬＮＳ２は、キャパシタＣＳ２の他端側の電極であるポリシリコン層に電気的に接続される。
【０２０１】
また図１８のＩ９では、ラインＬＮＥＧの第１の引き出しラインＬＤＲ１がキャパシタＣＳ１の上をＤ１方向に沿って配線される。この引き出しラインＬＤＲ１は、ラインＬＮＥＧを、キャパシタＣＳ１の一端（不純物層）に接続するためのラインであって、ラインＬＮＥＧとは異なる金属層（広義には導電層）で形成される。具体的には引き出しラインＬＤＲ１は例えば第２の金属層Ｍ２で形成され、ラインＬＮＥＧは例えば第４の金属層Ｍ４で形成される。
【０２０２】
同様に図１８のＩ１０では、ラインＬＮＥＧの第２の引き出しラインＬＤＲ２がキャパシタＣＳ２の上をＤ１方向に沿って配線される。この引き出しラインＬＤＲ２は、ラインＬＮＥＧを、キャパシタＣＳ２の一端（不純物層）に接続するためのラインであって、ラインＬＮＥＧとは異なる金属層（導電層）で形成される。具体的には引き出しラインＬＤＲ２は例えば第２の金属層Ｍ２で形成される。
【０２０３】
このような引き出しラインＬＤＲ１を配線すれば、キャパシタＣＳ１の左側と右側の両側（両側の不純物層）において、キャパシタＣＳ１の一端側の電極にノードＮＥＧを電気的に接続できる。また引き出しラインＬＤＲ２を配線すれば、キャパシタＣＳ２の左側と右側の両側において、キャパシタＣＳ２の一端側の電極にノードＮＥＧを電気的に接続できる。これにより、ＣＳ１、ＣＳ２の容量値を安定化できる。
【０２０４】
また図１８のＩ１１では、キャパシタＣＳ１の他端に接続される第１のラインＬＮＳ１が、キャパシタＣＳ１上をＤ２方向に沿って配線される。またＩ１２では、キャパシタＣＳ２の他端に接続される第２のラインＬＮＳ２がキャパシタＣＳ２上をＤ２方向に沿って配線される。これらのラインＬＮＳ１、ＬＮＳ２は、引き出しラインＬＤＲ１、ＬＤＲ２の上層の金属層であり、例えばラインＬＮＥＧと同層の第４の金属層により形成される。
【０２０５】
そしてＩ３、Ｉ１１、Ｉ１２に示すように、ラインＬＮＥＧは、ラインＬＮＳ１とラインＬＮＳ２の間をＤ２方向に沿って配線される。
【０２０６】
このようにラインＬＮＥＧ、ＬＮＳ１、ＬＮＳ２を配線すれば、例えばこれらのライン間の寄生容量を最小限に抑えるレイアウトが可能になる。具体的には、ラインＬＮＥＧとＬＮＳ１との間にシールドパターン（シールド線）を形成（配線）したり、ラインＬＮＥＧとＬＮＳ２との間にシールドパターン（シールド線）を形成（配線）することで、ライン間の寄生容量を極小にできる。
【０２０７】
また図１８のＩ１３では、ＡＧＮＤのラインＬＡＧＮＤが、サミングノードラインＬＮＥＧのＤ４方向においてＤ１方向に沿って配線される。このラインＬＡＧＮＤは、演算増幅器ＯＰ１の非反転入力端子（第２の端子）に設定されるアナログ基準電源電圧ＡＧＮＤを供給するラインである。
【０２０８】
また図１８のＩ１４、Ｉ１５では、バイアス信号のラインＬＢＳ１、ＬＢＳ２が、ＡＧＮＤラインのＤ４方向においてＤ１方向に沿って配線される。このラインＬＢＳ１、ＬＢＳ２は、図１７（Ｂ）のバイアス信号ＢＳ１、ＢＳ２を演算増幅器ＯＰ１に供給するためのラインである。
【０２０９】
図１８のＩ１３に示すようにラインＬＡＧＮＤを配線すれば、このラインＬＡＧＮＤを有効活用して、サミングノードラインＬＮＥＧのＤ４方向側でのシールドを実現できる。即ちラインＬＡＧＮＤがシールドとなって、サミングノードラインＬＮＥＧのＤ４方向側に存在する他の信号線とＬＮＥＧとの間の寄生容量を低減できる。
【０２１０】
また図１７のＩ１４、Ｉ１５に示すように、ラインＬＡＧＮＤのＤ４方向にラインＬＢＳ１、ＬＢＳ２を配線すれば、バイアス信号のラインＬＢＳ１、ＬＢＳ２での電圧変動が、サミングノードラインＬＮＥＧに伝達されるのを、シールドパターンとして機能するＬＡＧＮＤにより防止できる。
【０２１１】
即ち、多数のデータ線を駆動するためにＤ１方向に沿って多数の演算増幅器を配置した場合に、これらの演算増幅器が同時に動作することで、図１７（Ｂ）のバイアス信号ＢＳ１、ＢＳ２の電圧が過渡的に大きく変動する。そしてこの電圧変動が、寄生容量を介してサミングノードラインＬＮＥＧに伝達されると、適正なサンプリング動作を実現できない事態が生じる。
【０２１２】
この点、図１８のＩ１３、Ｉ１４、Ｉ１５に示すように、ＡＧＮＤのラインＬＡＧＮＤ、バイアス信号のラインＬＢＳ１、ＬＢＳ２を配線すれば、バイアス信号の電圧変動がサミングノードラインＬＮＥＧに伝達されるのを防止でき、上記のような事態を効果的に防止できる。
【０２１３】
なお図１８では、ラインＬＡＧＮＤ、ＬＢＳ１、ＬＢＳ２の両サイドに、Ｄ１方向に沿ってシールドパターンＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４が配線されている。このようなシールドパターンＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４を配線することで、ＡＧＮＤやバイアス信号の電圧の変動の低減等を図れる。
【０２１４】
７．集積回路装置の回路構成
図１９に本実施形態のサンプルホールド回路を含む集積回路装置１０（ドライバ）の回路構成例を示す。本実施形態のサンプルホールド回路は、例えば集積回路装置１０のデータドライバ５０等に設けられる。
【０２１５】
なお本実施形態の集積回路装置１０は図１９の構成に限定されず、その構成要素の一部（例えば走査ドライバ、階調電圧生成回路、ロジック回路等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０２１６】
電気光学パネル４００（電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には液晶素子、ＥＬ素子等）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル（狭義には表示パネル）は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。
【０２１７】
メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。
【０２１８】
ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【０２１９】
制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。
【０２２０】
表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から電気光学パネル４００側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。
【０２２１】
データドライバ５０は、電気光学パネル４００（電気光学装置）のデータ線に供給するデータ信号（電圧、電流）を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線に出力する。
【０２２２】
走査ドライバ７０は電気光学パネル４００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として電気光学パネル４００の各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【０２２３】
電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。
【０２２４】
階調電圧生成回路１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。
【０２２５】
８．データドライバ
次にデータドライバの詳細な構成例について図２０を用いて説明する。図２０は、データドライバが有する複数のサブドライバブロックの各サブドライバブロックの構成例である。具体的にはデータドライバ（サブドライバブロック）は、Ｄ／Ａ変換回路５２、データ線駆動回路６０-1〜６０-Ｌを含む。そして図２０では、１つのＤ／Ａ変換回路５２が、複数のデータ線駆動回路６０-1〜６０-Ｌ（第１〜第Ｌのデータ線駆動回路）により共用される。なおデータ線駆動回路等を電気光学パネルの各データ線毎に設けてもよいし、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。またデータドライバ（集積回路装置）の一部又は全部を電気光学パネル上に一体に形成してもよい。
【０２２６】
Ｄ／Ａ変換回路５２（電圧生成回路）は、例えば図１９のメモリ２０から階調データＤＧ（画像データ、表示データ）を受ける。そして階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。
【０２２７】
具体的には、Ｄ／Ａ変換回路５２は、階調データを受け、階調データに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を、第１〜第Ｌのサンプリング期間の各サンプリング期間に時分割に出力する。
【０２２８】
データ線駆動回路６０-1〜６０-Ｌは階調生成アンプ６２-1〜６２-Ｌ（ＧＡ１〜ＧＡＬ）を含む。これらの階調生成アンプ６２-1〜６２-Ｌの各々は、第１〜第Ｌのサンプリング期間の各サンプリング期間においてＤ／Ａ変換回路５２から出力された第１、第２の階調電圧ＶＧ１、ＶＧ２をサンプリングし、ＶＧ１とＶＧ２の間の階調電圧を生成する。
【０２２９】
図２１にデータドライバ（サブドライバブロック）の第２の構成例を示す。図２１では、データ線駆動回路６０-1〜６０-Ｌは、階調生成アンプ６２-1〜６２-Ｌの後段に設けられた駆動アンプ６４-1〜６４-Ｌ（第１〜第Ｌの駆動アンプ）を更に含む。
【０２３０】
データ線駆動回路６０-1〜６０-Ｌが含む駆動アンプ６４-1〜６４-Ｌ（ＤＡ１〜ＤＡＬ）は、第１〜第Ｌのサンプリング期間の後の駆動アンプ用サンプリング期間において、階調生成アンプ６２-1〜６２-Ｌの出力電圧をサンプリングする。そして駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングされた出力電圧を出力する。
【０２３１】
例えば図２２に、６個のデータ線駆動回路ＧＡ１〜ＧＡ６によりＤ／Ａ変換回路５２が共用される場合の信号波形例を示す。データ線駆動回路ＧＡ１〜ＧＡ６はサンプリング期間ＴＳ１〜ＴＳ６（第１〜第Ｌのサンプリング期間）においてサンプリング動作を行い、その後のホールド期間ＴＨ１〜ＴＨ６（第１〜第Ｌのホールド期間）においてホールド動作を行う。
【０２３２】
そして駆動アンプＤＡ１〜ＤＡ６は、サンプリング期間ＴＳ１〜ＴＳ６の後の駆動アンプ用サンプリング期間ＴＤＳにおいて、サンプリング動作を行い、その後の駆動アンプ用ホールド期間ＴＤＨにおいて、ホールド動作を行う。
【０２３３】
図２０、図２１の構成によれば、データ線駆動回路毎にＤ／Ａ変換回路を設ける必要はなく、複数のデータ線駆動回路６０-1〜６０-Ｌに対して１つのＤ／Ａ変換回路５２を設ければ済む。従って、集積回路装置内でのＤ／Ａ変換回路５２の占有面積を削減でき、集積回路装置の小規模化を図れる。
【０２３４】
そしてこのように、Ｄ／Ａ変換回路５２が時分割に第１、第２の階調電圧ＶＧ１、ＶＧ２を出力したとしても、階調生成アンプ６２-1〜６２-Ｌのサンプリング機能により、第１〜第Ｌの各サンプリング期間での電圧の適正なサンプリングが可能になる。
【０２３５】
また、このようにＤ／Ａ変換回路５２を時分割に使用すると、図２２に示すようにサンプリング期間ＴＳ１〜ＴＳ６の総和時間が長くなってしまう。このため、例えば階調生成アンプＧＡ６のホールド期間ＴＨ６が短くなり、データ線の駆動時間に余裕が無くなってしまう。
【０２３６】
この点、図２１に示すように階調生成アンプＧＡ１〜ＧＡ６の後段に駆動アンプＤＡ１〜ＤＡ６を設ければ、図２２のＥ１５に示すように、サンプリング期間ＴＳ１〜ＴＳ６の間、駆動アンプＤＡ１〜ＤＡ６がホールド動作モードになってデータ線を駆動できる。従って、データ線の駆動時間を長くすることができ、データ線に高精度な電圧を供給できる。
【０２３７】
また、これまでのデータドライバでは、データ線に供給する電圧を高精度化するために、例えば駆動期間の後半にＤ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動を行っていた。このために、各データ線毎に同じ構成のＤ／Ａ変換回路を設ける必要があり、Ｄ／Ａ変換回路のレイアウト面積が原因となって集積回路装置の大規模化を招いていた。
【０２３８】
この点、階調生成アンプや駆動アンプにサンプルホールド機能を持たせて、例えばフリップアラウンド型サンプルホールド回路により構成すれば、いわゆるオフセットフリーを実現できる。従って、データ線への出力電圧のバラツキを最小限に抑えて、データ線に高精度な電圧を供給できるようになるため、上記のＤＡＣ駆動が不要になる。従って、各データ線毎に同じ構成のＤ／Ａ変換回路を設ける必要がなくなり、図２０、図２１に示すように、１つのＤ／Ａ変換回路を複数のデータ線駆動回路で共用できるようになる。従って、データ線の電圧の高精度化とデータドライバの小面積化を両立できる。
【０２３９】
また図２０、図２１の構成によれば、階調電圧線を、Ｒ用（赤）、Ｇ用（緑）、Ｂ用（青）に時分割に共用できるという利点もある。
【０２４０】
例えば図１９のメモリ２０とデータドライバ５０とを接続するデータ転送バス（階調データバス）が例えば１６ビットのバスであったとする。また、Ｒ、Ｇ、Ｂの各サブピクセルのビット数が８ビットであり、Ｒ、Ｇ、Ｂのサブピクセルから構成されるピクセルのビット数が８×３＝２４ビットであったとする。
【０２４１】
この場合に図２２のＥ１、Ｅ２では、第１の画素の８ビットのサブピクセル画像データＲ０（階調データ）と、第１の画素の隣の第２の画素の８ビットのサブピクセル画像データＲ１（階調データ）が、例えば１６ビットのデータ転送バス（階調データバス）を介して各メモリブロックから各データドライバブロックに転送される。
【０２４２】
そして図２２のＥ３ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＲ０に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ４に示すように階調生成アンプＧＡ１は、サンプリング期間ＴＳ１においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。
【０２４３】
またＥ５ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＲ１に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ６に示すように階調生成アンプＧＡ２は、サンプリング期間ＴＳ２においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。
【０２４４】
またＥ７、Ｅ８では、８ビットのサブピクセル画像データＧ０と、第２の画素の８ビットのサブピクセル画像データＧ１が、１６ビットのデータ転送バス（階調データバス）を介して各メモリブロックから各データドライバブロックに転送される。
【０２４５】
そしてＥ９ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＧ０に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ１０に示すように階調生成アンプＧＡ３は、サンプリング期間ＴＳ３においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。
【０２４６】
またＥ１１ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＧ１に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ１２に示すように階調生成アンプＧＡ４は、サンプリング期間ＴＳ４においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。なおＥ１３、Ｅ１４ではサブピクセル画像データＢ０、Ｂ１が転送され、上記の同様の処理が行われる。
【０２４７】
このようにすれば、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設けなくも済むようになり、１本の階調電圧線をＲ用、Ｇ用、Ｂ用の階調電圧の転送に時分割に使用できるようになる。例えば図２２のＥ１、Ｅ２では階調電圧線をＲ用に使用し、Ｅ７、Ｅ８では階調電圧線をＧ用に使用し、Ｅ１３、Ｅ１４では階調電圧線をＢ用に使用できる。
【０２４８】
例えば、Ｒ用、Ｇ用、Ｂ用に、各々、６４本の階調電圧線が必要な場合に、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設ける手法では、６４×３＝１９２本の階調電圧線が必要になる。
【０２４９】
この点、本実施形態では、１本の階調電圧線をＲ用、Ｇ用、Ｂ用に時分割に使用しているため、６４本の階調電圧線で済むようになり、階調電圧線の配線領域を大幅に削減でき、集積回路装置の小面積化を図れる。
【０２５０】
なお本実施形態では低消費電力化を実現するために、データ線の共通電位設定手法（イコライズ）を採用している。具体的には図２２のＥ１６に示すように、駆動アンプ用サンプリング期間ＴＤＳにおいて、駆動アンプＤＡ１〜ＤＡ６の出力線をコモン電圧ＶＣＯＭ等の共通電位に設定する。例えば共通電位であるコモン電圧ＶＣＯＭに設定する。なお共通電位はＶＣＯＭに限定されず、例えばＧＮＤの電位などであってもよい。
【０２５１】
このようにすれば、電気光学パネルに蓄積された電荷を再利用して、電気光学パネルのデータ線への電荷の充放電が行われるようになるため、より一層の低消費電力化を図れる。
【０２５２】
９．電子機器
図２３（Ａ）、図２３（Ｂ）に本実施形態の集積回路装置１０を含む電子機器や電気光学装置５００の構成例を示す。なお図２３（Ａ）、図２３（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、テレビ、プロジェクタ、或いは携帯型情報端末などであってもよい。
【０２５３】
図２３（Ａ）、図２３（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２３（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０２５４】
図２３（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネルを駆動する。一方、図２３（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、電気光学パネル４００を駆動する。
【０２５５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の入力端子、第２の入力端子等）と共に記載された用語（反転入力端子、非反転入力端子等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０２５６】
【図１】図１（Ａ）、図１（Ｂ）は本実施形態のサンプルホールド回路の基本構成。
【図２】図２（Ａ）〜図２（Ｃ）はサンプルホールド回路の具体例。
【図３】図３（Ａ）、図３（Ｂ）はサンプルホールド回路の動作説明図。
【図４】帰還用スイッチ素子のレイアウト配置例。
【図５】帰還用スイッチ素子のレイアウト配置例。
【図６】図６（Ａ）、図６（Ｂ）は帰還用スイッチ素子の他のレイアウト配置例。
【図７】帰還用スイッチ素子の他のレイアウト配置例。
【図８】図８（Ａ）、図８（Ｂ）はサンプルホールド回路、演算増幅器の詳細な構成例。
【図９】サンプルホールド回路のレイアウト配置を説明するための断面図。
【図１０】本実施形態のサンプルホールド回路のレイアウト配置例。
【図１１】キャパシタのレイアウト配置を説明するための断面図。
【図１２】キャパシタのレイアウト配置例。
【図１３】図１３（Ａ）、図１３（Ｂ）は第２の構成例のサンプルホールド回路の説明図。
【図１４】図１４（Ａ）、図１４（Ｂ）は第２の構成例のサンプルホールド回路の詳細例。
【図１５】サンプルホールド回路の回路動作の説明図。
【図１６】図１６（Ａ）〜図１６（Ｃ）は本実施形態のスイッチ制御手法の説明図。
【図１７】図１７（Ａ）、図１７（Ｂ）はサンプルホールド回路の第２の構成例の変形例の説明図。
【図１８】本実施形態のサンプルホールド回路の詳細なレイアウト配置例。
【図１９】本実施形態の集積回路装置の回路構成例。
【図２０】データドライバの構成例。
【図２１】データドライバの第２の構成例。
【図２２】データドライバの動作を説明するための信号波形例。
【図２３】図２３（Ａ）、図２３（Ｂ）は電子機器の構成例。
【符号の説明】
【０２５７】
ＳＦ  帰還用スイッチ素子、ＳＳ  サンプリング用スイッチ素子、
ＣＳ  サンプリング用キャパシタ、ＳＡ  フリップアラウンド用スイッチ素子、
ＯＰ１  演算増幅器、ＮＥＧ  サミングノード、ＬＮＥＧ  サミングノードライン、
ＴＦＰ  帰還用Ｐ型トランジスタ、ＴＦＮ  帰還用Ｎ型トランジスタ、
ＤＰ、ＤＮ  ドレイン、ＳＰ、ＳＮ  ソース、ＧＰ、ＧＮ  ゲート、
ＣＤＰ、ＣＤＮ  ドレインコンタクト、ＣＳＰ、ＣＳＮ  ソースコンタクト、
ＬＤＡ１、ＬＤＢ１、ＬＤＢ２、ＬＤＢ３  ドレイン接続ライン、
ＬＳＡ１、ＬＳＢ１、ＬＳＢ２、ＬＳＢ３  ソース接続ライン、
ＬＧＰ、ＬＧＮ  ゲート接続ライン、
ＳＬＡ１〜ＳＬＡ４、ＳＬＢ１〜ＳＬＢ７  シールドパターン、
ＯＰＲ  演算増幅器領域、ＣＲ  キャパシタ領域、ＳＷＲ  スイッチ素子領域、
ＣＳ１、ＣＳ２  サンプリング用キャパシタ、ＣＡＸ  補助キャパシタ、
ＣＣＰ  位相補償用キャパシタ、ＬＮＳ１、ＬＮＳ２  接続ノードライン、
１０  集積回路装置、２０  メモリ、２２  メモリセルアレイ、
２４  ローアドレスデコーダ、２６  カラムアドレスデコーダ、
２８  ライト／リード回路、４０  ロジック回路、４２  制御回路、
４４  表示タイミング制御回路、４６  ホストインターフェース回路、
４８  ＲＧＢインターフェース回路、５０  データドライバ、
５２  Ｄ／Ａ変換回路、５４  スイッチ回路、
６０  ６０-1〜６０-L  データ線駆動回路、６２、６２-1〜６２-L  階調生成アンプ、
６４  ６４-1〜６４-L  駆動アンプ、７０  走査ドライバ、９０  電源回路、
１１０  階調電圧生成回路、４００  電気光学パネル、４１０  ホストデバイス、
４２０  画像処理コントローラ、５００  電気光学装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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