(57)【特許請求の範囲】
【請求項１】
半導体を含んでパッケージ化されており、
チップ埋め込み用凹部が形成されたシリコン基板と、
能動素子が形成され、前記チップ埋め込み用凹部の底面上にマウントされた第１半導体チップと、
能動素子が形成され、前記第１半導体チップの上方に積層してマウントされた第２半導体チップと、
前記チップ埋め込み用凹部内を埋め込んで前記第１半導体チップの上層であって前記第２半導体チップの下層に形成された第１樹脂層と、前記第２半導体チップの上層に前記第２半導体チップを被覆して形成された第２樹脂層とを含む絶縁層と、
前記絶縁層中に埋め込まれて前記第１半導体チップ及び前記第２半導体チップに接続して形成された配線層と
を有し、
前記配線層が前記第１樹脂層と前記第２樹脂層の間において前記第２樹脂層に被覆された導電性ポストを含む
半導体装置。
【請求項２】
前記チップ埋め込み用凹部内において前記シリコン基板と前記第１半導体チップの間に誘電体層が形成されている
請求項１に記載の半導体装置。
【請求項３】
前記チップ埋め込み用凹部内において前記シリコン基板と前記第１半導体チップの間に導電層が形成されている
請求項１に記載の半導体装置。
【請求項４】
半導体を含んでパッケージ化された半導体装置を製造するために、
シリコン基板にチップ埋め込み用凹部を形成する工程と、
前記チップ埋め込み用凹部の底面上に、能動素子が形成された第１半導体チップをマウントする工程と、
前記第１半導体チップの上方に積層して、能動素子が形成された第２半導体チップをマウントする工程と、
前記チップ埋め込み用凹部内を埋め込んで前記第１半導体チップの上層であって前記第２半導体チップの下層に第１樹脂層を形成する工程と、前記第２半導体チップの上層に前記第２半導体チップを被覆して第２樹脂層を形成する工程とを含む絶縁層を形成する工程と、
前記絶縁層中に埋め込まれて前記第１半導体チップ及び前記第２半導体チップに接続して配線層を形成する工程を有し、
前記配線層を形成する工程が前記第１樹脂層と前記第２樹脂層の間に導電性ポストを形成する工程を含み、前記第２樹脂層を形成する工程において前記導電性ポストを被覆して形成する
半導体装置の製造方法。
【請求項５】
前記第１半導体チップをマウントする工程の前に前記チップ埋め込み用凹部内において誘電体層を形成する工程をさらに有し、
前記第１半導体チップをマウントする工程において前記誘電体層上にマウントする
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１半導体チップをマウントする工程の前に前記チップ埋め込み用凹部内において導電層を形成する工程をさらに有し、
前記第１半導体チップをマウントする工程において前記導電層上にマウントする
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に能動素子や受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
【０００５】
例えば、デジタルチップとデジタルチップ、デジタルチップとアナログチップ、アナログチップとアナログチップなど、能動素子を含むチップを２個以上含んで一体化する場合、有機基板の両側にアナログ、デジタルチップをそれぞれ実装する構成が知られている。
しかし、この構造では基板のスルーホールと片側に外部電極の形成が必要で全体の厚さが厚くなり薄型化は行えない。
【０００６】
そこで、上記のようなＳｉＰ形態の半導体装置として、上記のような能動素子を含むチップを２個以上含んで一体化した半導体装置が開発されており、例えば２つの半導体チップを同一平面に平置きした構造が取られる。
しかしながら、この構造ではサイズが大きくなり小型化の要求を満足しない。
【０００７】
そこで、２つの半導体チップをスタックして配置した構造の半導体装置が開発され、例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
【０００８】
図１５は上記のような２つの半導体チップをスタックしてパッケージ化したＳｉＰ形態の半導体装置である。
シリコン基板１００上に、例えば、酸化シリコンからなる下地絶縁膜１０１が形成され、能動素子が形成された第１半導体チップ１０２がマウントされている。第１半導体チップ１０２は、半導体本体部分１０２ａの回路面にパッド１０２ｂが形成され、パッド１０２ｂを除く領域は酸化シリコンなどの保護層１０２ｃで覆われた構成であり、ダイアタッチフィルム１０２ｄにより、パッド１０２ｂの形成面が基板１００と反対側を向くようにしてマウントされている。
【０００９】
例えば、第１半導体チップ１０２を被覆してポリイミド樹脂などからなる第１絶縁層１０３が形成され、第１半導体チップ１０２のパッド１０２ｂに達する開口部１０３ａが形成されており、開口部１０３ａ内に埋め込まれて、第１半導体チップ１０２のパッド１０２ｂに接続するプラグ部分と一体になって、第１絶縁層１０２上にＴｉＣｕなどのシード層１０４及び銅層１０５からなる第１配線が形成されている。
【００１０】
また、例えば、第１配線を被覆してポリイミド樹脂などからなる第２絶縁層１０６が形成され、第１配線に達する開口部１０６ａが形成されており、開口部１０６ａ内に埋め込まれて、第１配線に接続するプラグ部分と一体になって、第２絶縁層１０６上にＴｉＣｕなどのシード層１０７及び銅層１０８からなる第２配線が形成され、さらに第２配線上に導電性ポスト１０９が形成されている。
【００１１】
また、第１半導体チップ１０２の上方であって、第２絶縁層１０６の上層に、能動素子が形成された第２半導体チップ１１０がマウントされている。第２半導体チップ１１０は、半導体本体部分１１０ａの回路面にパッド１１０ｂが形成され、パッド１１０ｂを除く領域は酸化シリコンなどの保護層１１０ｃで覆われた構成であり、ダイアタッチフィルム１１０ｄにより、パッド１１０ｂの形成面が基板１００と反対側を向くようにしてマウントされている。
【００１２】
また、例えば、導電性ポスト１０９、第２配線及び第２半導体チップ１１０を被覆して、ポリイミド樹脂などからなる第３絶縁層１１１が形成され、導電性ポスト１０９及び第２半導体チップ１１０のパッド１１０ｂに達する開口部１１１ａが形成されており、開口部１１１ａ内に埋め込まれて、導電性ポスト１０９及び第２半導体チップ１１０のパッド１１０ｂに接続するプラグ部分と一体になって、第３絶縁層１１１上にＴｉＣｕなどのシード層１１２及び銅層１１３からなる第３配線が形成されている。
【００１３】
また、第３配線に接続して、銅などからなる導電性ポスト１１４が形成されており、導電性ポスト１１４の間隙における第３絶縁層１１１の上層に、ポリアミドイミド樹脂などからなる絶縁性のバッファ層１１５が形成され、バッファ層１１５の表面において導電性ポスト１１４に接続するようにバンプ（突起電極）１１６が形成されている。
【００１４】
上記の従来例に係る半導体装置において、チップ上とそれ以外部分での段差がチップ１つのみの場合に比べ２倍以上になる。従って、半導体チップ上に再配線層を形成してＳｉＰ形態の半導体装置とする場合、再配線層形成の形成工程におけるレジスト膜などのカバレージが悪くなってしまい、段切れを起こして再配線の形成が困難となる場合があり、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さがパッケージ位置で異なってしまうことに起因して応力緩和機能が不十分となるおそれがある。
【特許文献１】特開２００３−１２４２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする問題点は、ＳｉＰ形態の半導体装置において２個以上の半導体チップをスタック型に一体化する場合に、段切れを抑制し、実装基板に実装したときの実装基板との間に生じる応力を緩和する機能を確保することが困難である点である。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、チップ埋め込み用凹部が形成された基板と、能動素子が形成され、前記チップ埋め込み用凹部の底面上にマウントされた第１半導体チップと、能動素子が形成され、前記第１半導体チップの上方に積層してマウントされた第２半導体チップとを有する。
【００１７】
上記の本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、基板に形成されたチップ埋め込み用凹部の底面上に、能動素子が形成された第１半導体チップがマウントされており、また、能動素子が形成された第２半導体チップが第１半導体チップの上方に積層してマウントされている。
【００１８】
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、基板にチップ埋め込み用凹部を形成する工程と、前記チップ埋め込み用凹部の底面上に、能動素子が形成された第１半導体チップをマウントする工程と、前記第１半導体チップの上方に積層して、能動素子が形成された第２半導体チップをマウントする工程とを有する。
【００１９】
上記の本発明の半導体装置の製造方法は、半導体を含んでパッケージ化して半導体装置を製造する方法であって、基板にチップ埋め込み用凹部を形成し、チップ埋め込み用凹部の底面上に、能動素子が形成された第１半導体チップをマウントし、さらに、第１半導体チップの上方に積層して、能動素子が形成された第２半導体チップをマウントする。
【発明の効果】
【００２０】
本発明の半導体装置は、ＳｉＰ形態の半導体装置において、基板に形成されたチップ埋め込み用凹部の底面上に第１半導体チップがマウントされ、さらにその上方に積層して第２半導体チップがマウントされているので、絶縁層に生じる段差に対して第１半導体チップの分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【００２１】
本発明の半導体装置の製造方法は、ＳｉＰ形態の半導体装置において、基板に形成されたチップ埋め込み用凹部の底面上に第１半導体チップをマウントし、さらにその上方に積層して第２半導体チップをマウントするので、絶縁層に生じる段差に対して第１半導体チップの分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制して、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保して、半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００２３】
第１実施形態
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０にチップ埋め込み用凹部１０ａが形成されている。チップ埋め込み用凹部１０ａの深さは、埋め込む半導体チップの板厚とダイアタッチフィルムの膜厚を合わせた厚みに合わせることが好ましく、例えば数１０μｍ程度とする。また、チップ埋め込み用凹部１０ａの広さは、半導体チップを埋め込んだときの半導体チップの側面と凹部の内壁面の間隔が３０μｍ程度となるように、半導体チップの広さより若干広く形成されていることが好ましい。
また、チップ埋め込み用凹部１０ａ内壁を含んでシリコン基板上に酸化シリコンからなり、膜厚が３００ｎｍ程度の下地絶縁膜１２が形成されている。
【００２４】
チップ埋め込み用凹部１０ａの底面上に、例えば、能動素子が形成された回路面を有する第１半導体チップ１４がマウントされている。第１半導体チップ１４の板厚は、例えば２５〜５０μｍ程度である。第１半導体チップ１４は、半導体本体部分１４ａの回路面にパッド１４ｂが形成され、パッド１４ｂを除く領域は酸化シリコンなどの保護層１４ｃで覆われた構成であり、例えば１０μｍ程度の膜厚のダイアタッチフィルム１４ｄにより、フェースアップで、即ち、パッド１４ｂの形成面が上面を向くようにしてマウントされている。
また、例えば、チップ埋め込み用凹部１０ａの縁部近傍にＴｉＣｕ層がパターン形成されており、これは上記の第１半導体チップ１４をマウントするためのアライメントマーク１３である。
【００２５】
例えば、チップ埋め込み用凹部１０ａ内を埋め込み、第１半導体チップ１４を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１樹脂層１５が形成されている。
第１樹脂層１５には、第１半導体チップ１４のパッド１４ｂに達する開口部１５ａが形成されている。
上記の開口部１５ａ内に埋め込まれて、第１半導体チップ１４のパッド１４ｂに接続するプラグ部分と一体になって、第１樹脂層１５上にＴｉＣｕなどのシード層１６及び銅層１８からなる第１配線が形成されている。
【００２６】
また、例えば、第１半導体チップ１４の上方であって、第１樹脂層１５の上層あるいはその上層に形成された第１配線の上層に、能動素子が形成された回路面を有する第２半導体チップ２１がマウントされている。第２半導体チップ２１の板厚は、例えば２５〜５０μｍ程度である。第２半導体チップ２１は、半導体本体部分２１ａの回路面にパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンなどの保護層２１ｃで覆われている構成であり、ダイアタッチフィルム２１ｄにより、フェースアップで、即ち、パッド２１ｂの形成面が上面を向くようにしてマウントされている。
【００２７】
また、例えば、第１配線上には導電性ポスト２０が形成されている。導電性ポスト２０の高さは、例えば第２半導体チップ２１の表面の高さと同程度となっていることが好ましい。
【００２８】
また、例えば、導電性ポスト２０、第２半導体チップ２１、第１配線及び第１樹脂層を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第２樹脂層２２が形成されている。
第２樹脂層２２には、導電性ポスト２０の上面及び第２半導体チップ２１のパッド２１ｂに達する開口部２２ａが形成されている。
上記の開口部２２ａ内に埋め込まれて、導電性ポスト２０の上面及び第２半導体チップ２１のパッド２１ｂに接続するプラグ部分と一体になって、第２樹脂層２２上にＴｉＣｕなどのシード層２３及び銅層２５からなる第２配線が形成されている。
【００２９】
また、第２配線に接続して、銅などからなる導電性ポスト２７が形成されている。
導電性ポスト２７の間隙における第２樹脂層２２の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２８が形成されている。
さらに、バッファ層２８の表面において導電性ポスト２７に接続するようにバンプ（突起電極）２９が形成されている。
【００３０】
上記の本実施形態の半導体装置において、第１半導体チップ１４は、例えばデジタルチップであり、一方、第２半導体チップ２１は、例えばアナログチップである。
基板１０に第１樹脂層１５及び第２樹脂層２２などが積層して絶縁層が形成されており、上記の第１半導体チップ１４及び第２半導体チップ２１が絶縁層中に埋め込まれている。
【００３１】
上記の本実施形態の半導体装置は、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、基板に形成されたチップ埋め込み用凹部の底面上に第１半導体チップ１４がマウントされ、さらにその上方に積層して第２半導体チップ２１がマウントされているので、絶縁層に生じる段差に対して第１半導体チップ１４の分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【００３２】
第１半導体チップ１４及び第２半導体チップ２１が、上記と上下が逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様の効果が得られる。
【００３３】
次に、上記の本実施形態の半導体装置の製造方法について図２〜１２を参照して説明する。本実施形態においては、例えば図２〜１２に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０上に、スピン塗布などによりレジスト膜１１を形成し、フォトリソグラフィー工程により露光及び現像などを行って、チップ埋め込み用凹部形成領域を開口する。
【００３４】
次に、図２（ｂ）に示すように、例えば、レジスト膜１１をマスクとしてドライまたはウェットエッチングを行い、シリコン基板１０にチップ埋め込み用凹部１０ａを形成する。チップ埋め込み用凹部１０ａの深さは、埋め込む半導体チップの板厚とダイアタッチフィルムの膜厚を合わせた厚みに合わせることが好ましく、例えば数１０μｍ程度とする。また、チップ埋め込み用凹部１０ａの広さは、半導体チップのサイズより片側３０μｍ大きく形成する。これは後工程で樹脂を埋め込みときのボイドの発生を抑制するためである。
【００３５】
次に、図２（ｃ）に示すように、例えば、レジスト膜１１を除去した後、図２（ｄ）に示すように、例えば熱酸化法、ＣＶＤ（化学気相成長）法あるいはスパッタリング法などにより、３００ｎｍの膜厚の酸化シリコンからなる下地絶縁膜１２を形成する。
【００３６】
次に、図３（ａ）に示すように、例えば、チップ埋め込み用凹部１０ａ内を被覆して全面に、スパッタリング法によりＴｉＣｕ層１３ａを形成する。膜厚は、例えばＴｉを３００ｎｍ、Ｃｕを３００ｎｍとする。
【００３７】
次に、図３（ｂ）に示すように、例えば、スピン塗布などによりレジスト膜１３ｂを形成し、フォトリソグラフィー工程により露光及び現像などを行い、アライメントマークのパターンにパターニングする。例えば、半導体チップの１辺または２辺において形成され、チップ埋め込み用凹部１０ａの縁部近傍、例えば半導体チップのマウント位置のエッジから５０μｍ離れた場所におけるＬ字形状のパターンとする。
【００３８】
次に、図３（ｃ）に示すように、例えば、レジスト膜１３ｂをマスクとしてＴｉＣｕ層１３ａをＲＩＥなどのドライエッチングによりパターン加工し、ＴｉＣｕからなるアライメントマーク１３とする。
【００３９】
次に、図４（ａ）に示すように、レジスト膜１３ｂを除去した後、図４（ｂ）に示すように、例えば、チップ埋め込み用凹部１０ａの底面上において、予め別工程で形成された、半導体本体部分１４ａの能動素子が形成された回路面にパッド１４ｂが形成され、パッド１４ｂを除く領域は酸化シリコンなどの保護層１４ｃで覆われた構成の第１半導体チップ１４を、ダイアタッチフィルム１４ｄにより、フェースアップで、即ち、パッド１４ｂの形成面が上面を向くようにしてマウントする。
【００４０】
第１半導体チップ１４の製造方法においては、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム１４ｄを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。
また、例えば、チップ埋め込み用凹部１０ａが半導体チップのサイズより片側３０μｍずつ大きくなるように形成されており、上記のように半導体チップを搭載したときの半導体チップの側面と凹部の内壁面の間隔Ｗが３０μｍ程度となる。
【００４１】
上記の第１半導体チップの搭載においては、アライメントマーク１３と第１半導体チップ１４のパッド１４ｂを同時に認識して高精度に搭載を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム１４ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。
【００４２】
次に、図４（ｃ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、チップ埋め込み用凹部内１０ａを埋め込んで第１半導体チップ１４を被覆する第１樹脂層１５を形成する。第１樹脂層１５は硬化後に５０μｍ程度の膜厚となるようにする。
【００４３】
次に、図５（ａ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、第１半導体チップ１４のパッド１４ｂに達する開口部１５ａを第１樹脂層１５に形成する。開口部１５ａのサイズは、例えば直径５０μｍ程度である。
現像後、３００℃（６０分）のポストキュア処理を行って第１樹脂層１５を硬化させる。
【００４４】
次に、図５（ｂ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第１樹脂層１５の開口部１５ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層１６とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００４５】
次に、図５（ｃ）に示すように、例えば、第１樹脂層１５に形成した開口部１５ａと第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第１樹脂層１５の開口部１５ａと第１配線の形成領域を開口するパターンのレジスト膜１７を成膜する。
【００４６】
次に、図６（ａ）に示すように、例えば、レジスト膜１７をマスクとし、シード層１６を一方の電極とする電解メッキにより銅をメッキして、第１樹脂層１５に形成した開口部１５ａと第１配線の形成領域に銅層１８を形成する。
【００４７】
次に、図６（ｂ）に示すように、例えば、アッシング処理などによりレジスト膜１７を除去する。
【００４８】
次に、図６（ｃ）に示すように、例えば、レジスト塗布及び現像処理を行い、導電性ポストの形成領域を開口するパターンのレジスト膜１９を成膜する。
【００４９】
次に、図７（ａ）に示すように、例えば、シード層１６を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト２０を形成する。導電性ポスト２０は、例えば５０μｍ程度の高さとする。
【００５０】
次に、図７（ｂ）に示すように、例えば、レジスト膜１９を除去し、図７（ｃ）に示すように、導電性ポスト２０及び銅層１８をマスクとしてシード層１６をエッチング加工する。これにより、シード層１６及び銅層１８からなる第１配線が形成され、さらに第１配線上に導電性ポストが形成された構成とする。
【００５１】
次に、図８（ａ）に示すように、例えば、予め別工程で形成された、半導体本体部分２１ａの能動素子が形成された回路面にパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンなどの保護層２１ｃで覆われた構成の第２半導体チップ２１を、第１半導体チップ１４の上方であって、第１樹脂層１５及び第１配線の上層に、ダイアタッチフィルム２１ｄにより、フェースアップで、即ち、パッド２１ｂの形成面を上面にしてマウントする。
このとき、第１配線を形成するときなどにおいて予め形成したアライメントマークと第２半導体チップのパッドを同時に認識して高精度に搭載を行う。
【００５２】
第２半導体チップ２１の製造方法においては、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム２１ｄを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム２１ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。
【００５３】
次に、図８（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、第２樹脂層２２を形成する。例えば、硬化後に５０μｍの膜厚となるように形成する。
【００５４】
次に、図８（ｃ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、導電性ポスト２０の上面及び第２半導体チップ２１のパッド２１ｂに達する開口部２２ａを第２樹脂層２２に形成する。
現像後、３００℃（６０分）のポストキュア処理を行って第２樹脂層２２を硬化させる。
【００５５】
次に、図９（ａ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第２樹脂層２２の開口部２２ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層２３とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００５６】
次に、図９（ｂ）に示すように、例えば、第２樹脂層２２に形成した開口部２２ａと第２配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第２樹脂層２２の開口部２２ａと第２配線の形成領域を開口するパターンのレジスト膜２４を成膜する。
【００５７】
次に、図９（ｃ）に示すように、例えば、レジスト膜２４をマスクとし、シード層２３を一方の電極とする電解メッキにより銅をメッキして、第２樹脂層２２に形成した開口部２２ａと第２配線の形成領域に銅層２５を形成する。
【００５８】
次に、図１０（ａ）に示すように、例えば、アッシング処理などによりレジスト膜２４を除去する。
【００５９】
次に、図１０（ｂ）に示すように、例えば、レジスト膜２６を成膜あるいは感光性ドライフィルムを貼り合わせ、パターン露光及び現像して導電性ポスト用の開口部を形成する。
【００６０】
次に、図１０（ｃ）に示すように、例えば、シード層２３を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト２７を形成する。導電性ポスト２７は、例えば直径１８０〜３００μｍ、高さ８０〜１８０μｍとする。
【００６１】
次に、図１１（ａ）に示すように、例えば、レジスト膜２６あるいはドライフィルムを除去し、図１１（ｂ）に示すように、導電性ポスト２７及び銅層２５をマスクとしてシード層２３をエッチング加工する。これにより、シード層２３及び銅層２５からなる第２配線が形成される。
【００６２】
次に、図１１（ｃ）に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２７を完全に覆うような膜厚で絶縁性のバッファ層２８を形成する。
【００６３】
次に、図１２（ａ）に示すように、例えば、バッファ層２８の樹脂硬化後に、研削により導電性ポスト２７の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【００６４】
次に、図１２（ｂ）に示すように、例えば、導電性ポスト２７に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）２９を形成する。
【００６５】
次に、図１２（ｃ）に示すように、例えば、シリコン基板１０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板１０をダイシングして薄型個片化する。
【００６６】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置において、基板に形成されたチップ埋め込み用凹部の底面上に第１半導体チップをマウントし、さらにその上方に積層して第２半導体チップをマウントするので、絶縁層に生じる段差に対して第１半導体チップの分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制して、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保して、半導体装置を製造することができる。
【００６７】
上記の本実施形態に係る半導体装置に内蔵される半導体チップとしては、デジタル、デジタルチップの組み合わせ、アナログ、アナログチップの組み合わせ、デジタル、アナログチップの組み合わせにおいて相互干渉にないスタック型薄型構造が可能である。
また、１層目と２層目のチップサイズは、再配線構造のため大小関係の制約を受けない。いずれのチップもワイヤーボンディングでの接続がないので、ワイヤのループ高さの分絶縁膜の厚さを厚くする必要がなく、薄型化のスタック構造が実現する。
高熱放散性が必要な半導体チップを１層目に配置し、シリコン基板の高熱放散性を利用させることで低熱抵抗型のＳｉＰを構成することが可能である。
【００６８】
（変形例）
上記の実施形態においては、シリコン基板と第１半導体チップの間にノイズ遮蔽層は形成されていないが、チップ埋め込み用凹部１０ａ内において、シリコン基板１０と第１半導体チップ１４の間にノイズ遮蔽層となる誘電体層あるいは導電層が形成された構成とすることができる。
例えば、チップ埋め込み用凹部１０ａ内における底面上の所定の領域に、誘電体層あるいは導電層をパターン形成し、導電層の場合にはグラウンドなど一定電位に固定されるように電気的に接続して製造することができる。例えば、アライメントマークを形成するために成膜されたＴｉＣｕ層を、チップ埋め込み用凹部の底面上において、３０μｍ□のメッシュのパターンにエッチング加工し、これをグラウンド電位に固定することなどによりノイズ遮蔽層とすることができる。
このように、ノイズ遮蔽層となる誘電体層あるいはグランドパターンとなる導電層が設けられていると、チップ間のノイズをさらに抑制できる。
【００６９】
第２実施形態
図１３は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
実質的に第１実施形態の半導体装置と同様の構成であるが、シリコン基板１０に形成されたチップ埋め込み用凹部１０ａの底面が露出する程度にまで、シリコン基板１０の裏面側から研削された構成である。
第１実施形態の半導体装置よりもさらに薄型化を実現できる。
また、図１４は本実施形態に係るＳｉＰ形態の半導体装置の変形例の断面図である。
図１３の半導体装置よりもさらにシリコン基板１０裏面からの研削が進められ、第１半導体チップ１４の途中まで研削された構成である。
第１半導体チップ１４は回路面が上方を向いてマウントされているので、シリコン基板１０側から研削されても問題はなく、図１３の半導体装置よりもさらに薄型化を実現できる。
【００７０】
本発明は上記の説明に限定されない。
例えば、第１及び第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線及び第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
シリコン基板自体にも能動素子などを含む電子回路が形成されていてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７１】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【００７２】
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００７３】
【図１】図１は本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３は本発明の第２実施形態に係る半導体装置の断面図である。
【図１４】図１４は本発明の第２実施形態に係る半導体装置の変形例の断面図である。
【図１５】図１５は従来例に係る半導体装置の断面図である。
【符号の説明】
【００７４】
１０…シリコン基板、１１…レジスト膜、１２…下地絶縁膜、１３…アライメントマーク、１３ａ…ＴｉＣｕ層、１３ｂ…レジスト膜、１４…第１半導体チップ、１４ａ…半導体本体部分、１４ｂ…パッド、１４ｃ…保護層、１４ｄ…ダイアタッチフィルム、１５…第１樹脂層、１５ａ…開口部、１６…シード層、１７…レジスト膜、１８…銅層、１９…レジスト膜、２０…導電性ポスト、２１…第２半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２１ｄ…ダイアタッチフィルム、２２…第２樹脂層、２２ａ…開口部、２３…シード層、２４…レジスト膜、２５…銅層、２６…レジスト膜、２７…導電性ポスト、２８…バッファ層、２９…バンプ、Ｂ…ブレード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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