(57)【特許請求の範囲】
【請求項１】
基板上にＮＭＯＳトランジスタを形成する工程と、
前記ＮＭＯＳトランジスタ上に引張ストレスを有するライナ膜を形成する工程と、
前記ライナ膜上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を脱水素化する工程とを含み、
前記ＮＭＯＳトランジスタは、ゲート絶縁膜及びゲート電極を含み、前記ゲート絶縁膜、前記ゲート電極及び前記ライナ膜の総厚さをｔ１とし、前記ライナ膜及び前記第１層間絶縁膜の総厚さをｔ２とする時、ｔ２／ｔ１≧  １．１４であることを特徴とする半導体装置の製造方法。
【請求項２】
前記第1層間絶縁膜を脱水素化する工程は、前記第1層間絶縁膜のストレスを変化させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第1層間絶縁膜を脱水素化する工程は、前記第1層間絶縁膜を脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記脱水素化ガスは、N2、O2、O3、N2O、H2及び/またはD2と、これらの組合わせを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
脱水素化の後、前記第1層間絶縁膜は、少なくとも200MPaの引張ストレスを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第1層間絶縁膜は、O3-TEOS、NSG、PSG、BSG、BPSG、FSG、SOG及び/またはTOSZを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第1層間絶縁膜を形成した後、前記第1層間絶縁膜内に前記NMOSトランジスタと接続されるコンタクトを形成する工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第1層間絶縁膜を脱水素化した後、前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程をさらに含み、前記第2層間絶縁膜は前記第1層間絶縁膜のストレスより小さなストレスを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びそれによって製造された半導体装置に係り、より詳細には、動作特性が向上した半導体装置の製造方法及びそれによって製造された半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、MOSトランジスタのような個別素子(discrete device)をスイッチング素子として広く採択している。したがって、半導体装置の特性を改善させるためには高性能MOSトランジスタ(high performance MOS transistor)を実現することが必要である。
最近、高性能MOSトランジスタを実現するため、チャネル領域にチャネルストレスを提供してキャリアの移動度(mobility)を向上させる方法が研究されている(特許文献１，２、非特許文献１，２)。
【０００３】
NMOSトランジスタのチャネル領域には引張ストレス(tensile stress)を提供して初めて電子の移動度が向上するが、例えば、ソース/ドレイン領域に炭素(C)をイオン注入したり、NMOSトランジスタ上に引張ストレスを有するライナ膜(liner layer)を形成する方法などを使うことができる。また、PMOSトランジスタのチャネル領域には圧縮ストレス(compressive stress)を提供して初めて正孔の移動度が向上するが、例えば、ソース/ドレイン領域にゲルマニウム(Ge)をイオン注入したり、PMOSトランジスタ上に圧縮ストレスを有するライナ膜を形成する方法などを使うことができる。
【特許文献１】韓国特許第0459686号、
【特許文献２】第1999-001918号
【非特許文献１】J.Welserなどの"Strain dependence of the performance enhancement in strained-Si n-MOSFETs"IEDM Tech.Dig.1994、p.373
【非特許文献２】K.Rimなどの、"Enhanced hole mobilities in surface channel strained-Si p-MOSFETS"IEDM Tech.Dig.1995、p517
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、動作特性が向上した半導体装置の製造方法を提供することである。
【０００５】
本発明が解決しようとする他の技術的課題は、動作特性が向上した半導体装置を提供することである。
【０００６】
本発明の技術的課題は、前述した技術的課題に制限されず、言及していないさらなる技術的課題は、下記から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００７】
前記技術的課題を果たすための本発明の一実施形態による半導体装置の製造方法は、基板上にNMOSトランジスタを形成し、NMOSトランジスタ上に第1層間絶縁膜を形成し、第1層間絶縁膜を脱水素化することを含む。
【０００８】
前記技術的課題を果たすための本発明の他の実施形態による半導体装置の製造方法は、基板上にNMOSトランジスタを形成し、NMOSトランジスタ上に、引張ストレスを有するO3-TEOS膜を含む第1層間絶縁膜を形成し、第1層間絶縁膜を脱水素化することを含む。
【０００９】
前記他の技術的課題を果たすための本発明の一実施形態による半導体装置は、基板上にゲート絶縁膜及びゲート電極を含むNMOSトランジスタ、NMOSトランジスタ上のライナ膜であって、引張ストレスを有するライナ膜及びライナ膜上に、脱水素化されて引張ストレスが増加した脱水素化された第1層間絶縁膜を含み、NMOSトランジスタのゲート絶縁膜、ゲート電極及びライナ膜の総厚さをt1とし、ライナ膜及び脱水素化された第1層間絶縁膜の総厚さをt2とする時、t2/t1≧1.14である。
【００１０】
前記他の技術的課題を果たすための本発明の他の実施形態による半導体装置は、基板上に形成されたNMOSトランジスタ、NMOSトランジスタ上の第1層間絶縁膜であって、第1層間絶縁膜は第1層間絶縁膜の脱水素化によって引張ストレスを有し、第1層間絶縁膜上の第2層間絶縁膜であって、第2層間絶縁膜は第1層間絶縁膜のストレスより小さなストレスを有する。
【００１１】
前記他の技術的課題を果たすための本発明のまた他の実施形態による半導体装置は、半導体基板上に形成されたNMOSトランジスタ及びPMOSトランジスタ及びNMOS及びPMOSトランジスタ上の第1層間絶縁膜を含み、PMOSトランジスタ上の第1層間絶縁膜は窒素及び/またはゲルマニウムが第1層間絶縁膜の一部分にイオン注入される。
【発明の効果】
【００１２】
前記したような半導体装置の製造方法及びそれによって製造された半導体装置によれば、次のような効果が一つあるいはそれ以上ある。
【００１３】
第一に、NMOSトランジスタ上の第1層間絶縁膜を脱水素化して引張ストレスを増加させることによって、NMOSトランジスタの電子移動度及び電流駆動能力を向上させうる。
【００１４】
第二に、脱水素化によって第1層間絶縁膜内の水素イオンの濃度が低いために、熱電子注入(hot electron injection)効果が減る。NMOSトランジスタのゲート絶縁膜の信頼性が向上する。
【００１５】
第三に、脱水素化された第1層間絶縁膜の水素イオン濃度がまた高くならないように第1層間絶縁膜上にキャッピング層を形成することによって、水分及び/または外部イオンの第1層間絶縁膜以下レベルへの侵透を防止しうる。したがって、NMOSトランジスタの動作特性が向上する。
【００１６】
第四に、NMOS及びPMOSトランジスタを覆う第1層間絶縁膜内にコンタクトを形成した後、第1層間絶縁膜を脱水素化することによって、コンタクト形成時に、第1層間絶縁膜内の水分及び/または外部イオンの侵透を防止できる。
【００１７】
第五に、第1層間絶縁膜内にコンタクトを形成した後、脱水素化してインサイチュでキャッピング層を形成することで第1層間絶縁膜の吸湿をより効果的に遮断しうる。
【発明を実施するための最良の形態】
【００１８】
本発明の利点及び特徴、そしてそれらの達成方法は、添付図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で実現でき、単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供され、本発明は請求項の範ちゅうにより定義されるだけである。
【００１９】
以下、明細書全体にわたって同一参照符号は、同一構成要素を指称する。「及び/または」なる表現は、言及されたアイテムの各々及び一つ以上のすべての組合わせを含む。
【００２０】
本明細書で使われた用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数型は特別に言及しない限り複数型も含む。明細書で使われる「含む」は、言及された構成要素、段階、動作及び/または素子は一つ以上の他の構成要素、段階、動作及び/または素子の存在または追加を排除しない。
【００２１】
図１は、本発明の第1実施形態による半導体装置の製造方法を説明するためのフローチャートであり、図２Ａないし図２Ｄは、本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。
【００２２】
図１及び図２Ａを参照すれば、半導体基板１０上にNMOSトランジスタ１００とPMOSトランジスタ２００とを形成する(S10)。
【００２３】
具体的に説明すれば、まず半導体基板１０に素子分離領域２０を形成して第1及び第2アクチブ領域３０、４０を定義する。ここで、半導体基板１０は、シリコン基板、SOI(Silicon On Insulator)基板、ガリウム砒素基板、シリコンゲルマニウム基板、セラミックス基板、石英基板、またはディスプレイ用ガラス基板などになり、素子分離領域２０はLOCOS(LOCal Oxidation of Silicon)方法を利用したFOX(Field OXide)またはSTI(Shallow Trench Isolation)になりうる。
【００２４】
その後、第1アクチブ領域３０にP型不純物を注入してPウェル３２を形成し、第2アクチブ領域４０にN型不純物を注入してNウェル４２を形成する。
【００２５】
引き続き、第1及び第2アクチブ領域３０、４０上に絶縁膜、導電膜を順次的に積層した後、パターニングして第1及び第2ゲート絶縁膜１１０、２１０、第1及び第2ゲート電極１２０、２２０を形成する。ここで、第1及び第2ゲート絶縁膜１１０、２１０は、SiO2、SiON、Si3N4、GexOyNz、GexSiyOz、高誘電率物質及びこれらの積層膜を使用することができる。ここで、高誘電率物質は、HfO2、ZrO2、Al2O3、Ta2O5、ハフニウムシリケート、ジルコニウムシリケートなどになりうる。また、第1及び第2ゲート電極１２０、２２０は、第1及び第2ゲート絶縁膜１１０上に各々形成され、例えば、ポリシリコン(poly Si)、不純物がイオン注入されたポリシリコン、ポリシリコンより抵抗の低い金属などを使うことができ、図面には表示しなかったが第1及び第2ゲート電極１２０、２２０の動作特性を向上させるためにポリシリコン上に金属または金属シリサイドをさらに形成できる。
【００２６】
引き続き、スペーサ１３０、２３０を形成する。例えば、第1及び第2ゲート電極１２０、２２０を含む半導体基板１０の全面にスペーサ用絶縁膜を順次的に形成した後、エッチバック(etch back)のような全面エッチング工程を用いて、第1及び第2ゲート電極１２０、２２０の側壁に各々スペーサ１３０、２３０を形成する。
【００２７】
引き続き、N型及びP型ソース/ドレイン領域１６０、２６０を形成する。
【００２８】
具体的に、第2アクチブ領域４０をマスクで遮断し、NMOSトランジスタ１００の第1ゲート電極１２０、スペーサ１３０をイオン注入マスクとしてN型不純物、例えば砒素(As)を注入できる。第1アクチブ領域３０をマスクで遮断し、PMOSトランジスタ２００の第2ゲート電極２２０、スペーサ２３０をイオン注入マスクとしてP型不純物、例えば硼素(B)を注入できる。ここで、選択的に第1及び第2アクチブ領域３０、４０内に各々ハローイオン(halo ion)を注入できる。ハローイオンは、チャネル領域が短くなることによるパンチスルー現象を防止するためにゲート電極を形成した後、半導体基板のアクチブ領域の濃度を高めるために注入されるイオンを意味する。ハローイオンは、ソース/ドレイン領域を形成するために注入されるイオンと反対タイプのイオンとが主に使われる。したがって、第1アクチブ領域３０内にはP型不純物、例えば硼素(B)を注入し、第2アクチブ領域４０内にはN型不純物、例えば砒素(As)を注入できる。
【００２９】
本発明の第1実施形態によるNMOS及びPMOSトランジスタ１００、２００のソース/ドレイン領域１６０、２６０は多様な構造で変形可能であり、例えば、LDD(Lightly Diffused Drain)、DDD(Double Diffused Drain)、MIDDD(Mask Islanded Double Diffused Drain)、MLDD(Mask LDD)、LDMOS(Lateral Double-diffused MOS)構造などになりうる。
【００３０】
引き続き、イオン注入されたイオンを活性化させるか、格子損傷を回復させるために熱工程を実施できる。熱工程の方式は、RTP(Rapid Temperature Process)またはLSA(LaSer Annealing)などの方式を利用できる。
【００３１】
図１及び図２Ｂを参照すれば、NMOS及びPMOSトランジスタ１００、２００上に各々第1及び第2ライナ膜(liner layer)３１０、３１２を形成する(S20)。
【００３２】
具体的に、第1及び第2ライナ膜３１０、３１２は、例えば、SiN膜、SiON膜、LPCVD(Low Pressure Chemical Vapor Deposition)酸化膜、ALD(Atomic Layer Deposition)酸化膜、SOG(Spin On Glass)膜及びこれらの積層膜として、約50〜2000Åの厚さで形成することができる。
【００３３】
このような第1及び第2ライナ膜３１０、３１２は、半導体装置１の製造工程の中に反射防止膜またはエッチング停止膜としての役割もし、所定ストレスを有する第1及び第2ライナ膜３１０、３１２をNMOS及びPMOSトランジスタ１００、２００上に形成することでNMOS及びPMOSトランジスタ１００、２００の動作特性が向上する。
【００３４】
具体的に、NMOSトランジスタ１００上には所定の引張ストレスを有する第1ライナ膜３１０を形成し、PMOSトランジスタ２００上には所定の圧縮ストレスを有する第2ライナ膜３１２を形成できる。例えば、第1及び第2ライナ膜３１０、３１２としてSiN膜を用いる場合、SiN膜はN-HボンディングとSi-Hボンディングの比率によって引張ストレスを与えるか、圧縮ストレスを与えるかが決定される。すなわち、N-Hボンディング/Si-Hボンディングの比率が約1〜5であれば引張ストレスを与え、約5〜20であれば圧縮ストレスを与える。したがって、本発明の第1実施形態で、第1ライナ膜３１０はN-Hボンディング/Si-Hボンディングの比率が約1〜5であるSiN膜を使って、第2ライナ膜３１２はN-Hボンディング/Si-Hボンディングの比率が約5〜20であるSiN膜を使うことができる。
【００３５】
第1及び第2ライナ膜を形成する方法は、前述した方法に限定されず、例えばNMOS及びPMOSトランジスタ上に所定の引張ストレスを有するライナ膜を形成した後、PMOSトランジスタ上に形成されたライナ膜にはゲルマニウム及び/または窒素をイオン注入して引張ストレスを減少させることができる。
【００３６】
また、PMOSトランジスタ上に形成されたライナ膜にゲルマニウム及び/または窒素をイオン注入する工程を前述したように別途に進行せず、後述する工程(図６Ａ参照)で第１層間絶縁膜(図６Ａの320)にゲルマニウム及び/または窒素をイオン注入する工程で、ライナ膜と第1層間絶縁膜とを同時にイオン注入できる。
【００３７】
それだけでなく、NMOS及びPMOSトランジスタ上に形成されたライナ膜の引張ストレスがPMOSトランジスタの動作特性を大きく低下させない場合、別途のイオン注入工程をしないこともある。
【００３８】
図１及び図２Ｃを参照すれば、第1及び第2ライナ膜３１０、３１２上に所定のストレスを有する第1層間絶縁膜(ILD; Inter-Layer Dielectric)３２０を形成する(S30)。図面には表示しなかったが、第1層間絶縁膜３２０は半導体基板１０上に形成されたNMOS及びPMOSトランジスタ１００、２００をメタル配線と接続するためのコンタクト(contact)を含むことができる。したがって、層間絶縁膜はメタル配線とメタル配線とを絶縁するためのメタル間絶縁膜(IMD; Inter-Metallic Dielectric)とは区別される。
【００３９】
具体的に、第1層間絶縁膜３２０は、O3-TEOS(O3-Tetra Ethyl Ortho Silicate)、USG(Undoped Silicate Glass)、PSG(Phospho Silicate Glass)、BSG(Borosilicate Glass)、BPSG(Boro Phospho Silicate Glass)、FSG(Fluoride Silicate Glass)、SOG(Spin On Glass)、TOSZ(Tonen Sila Zene)またはこれらの組合わせを使うことができる。本発明の第1実施形態では、第1層間絶縁膜３２０として所定の引張ストレス(tensile stress)を有するO3-TEOSを使った場合を例として説明する。ここで、第1層間絶縁膜３２０は、CVD(Chemical Vapor Deposition)方式、スピンコーティング方式などを用いて形成できる。
【００４０】
引き続き、以後工程の容易性のために選択的に、第1層間絶縁膜３２０を平坦化することもできる。
【００４１】
図１及び図２Ｄを参照すれば、第1層間絶縁膜３２０を脱水素化してストレスを変化させる(S40)。
【００４２】
具体的に、第1層間絶縁膜３２０を脱水素化(水素イオンを除去(depletion))すれば、脱水素化された第1層間絶縁膜３２０内にボイド(void)が形成され、このようなボイドはストレスを変化させる。
【００４３】
第1層間絶縁膜３２０を脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理して脱水素化させることができる。図２Ｄでは、プラズマ処理４００した場合を例示的に図示した。脱水素化ガスとしては、N2、O2、O3、N2O、H2及び/またはD2を含みうる。O3プラズマ処理の場合を例とすれば、工程温度は常温(room temperature)〜700℃、工程圧力は約10mTorr〜720Torrであり、RFパワー(RF power)は約20〜10000Wで調節できる。N2プラズマ処理、 N2Oプラズマ処理も類似した工程条件で進行させることができる。また、O3熱処理の場合を例とすれば、工程温度が約200〜700℃で熱処理を進行することができる。このようにプラズマ処理によって脱水素化されることについては実験例1に基づいて詳しく後述する。
【００４４】
例えば、第1層間絶縁膜３２０としてO3-TEOSを使って脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理して脱水素化すれば、脱水素化された第1層間絶縁膜３２０内のSi-OHボンディングなどが減る。このように水素イオンが減れば、脱水素化された第1層間絶縁膜３２０内にボイドが形成され、このようなボイドは引張ストレスを増加させる。工程条件によって異なるが、脱水素化の前に、O3-TEOS膜の引張ストレスは約10〜100MPaであり、脱水素化の後にはO3-TEOS膜の引張ストレスは約200MPa以上になりうる。
【００４５】
また、脱水素化ガス雰囲気でのプラズマ処理、UV処理及び/または熱処理は多数回連続的に(sequentially)進行しうる。例えば、第1層間絶縁膜３２０をO3プラズマ処理し、引き続きN2プラズマ処理できる。また、第1層間絶縁膜３２０をO3プラズマ処理し、引き続きN2熱処理することもできる。
【００４６】
以下では、図２Ｄを参照して、本発明の第1実施形態による半導体装置を説明する。
【００４７】
本発明の第1実施形態による半導体装置１は、NMOSトランジスタ１００上に脱水素化された第１層間絶縁膜３２０が形成されているので、NMOSトランジスタの電流駆動能力が増加する。
【００４８】
具体的に、第1層間絶縁膜３２０の引張ストレスが増加すれば、第1層間絶縁膜３２０下部の第1ライナ膜と当接しているNMOSトランジスタ１００のソース/ドレイン領域１６０に圧縮ストレスが発生し、ソース/ドレイン領域１６０に隣接したチャネル領域１４６には引張ストレスが発生する。このようにチャネル領域１４６に引張ストレスが発生すれば、チャネル領域１４６で電子の有効質量が減少し、電子の移動度(mobility)が増加するのでNMOSトランジスタ１００の電流駆動能力が増加する。
【００４９】
例えば、第1層間絶縁膜３２０としてHDP(High Density Plasma)酸化膜を使う場合と、脱水素化されたO3-TEOS膜を使う場合とを比べて説明する。ここで、HDP膜は、ギャップフィル(gap-fill)特性に優れて第1ゲート電極１２０などによって発生した段差を易しく減らすことができ、従来の半導体装置で第1層間絶縁膜として主に使われた。HDP酸化膜は約-200MPaの圧縮ストレスを有し、脱水素化されたO3-TEOS膜は約200MPa以上の引張ストレスを有しうる。このようにストレス差がある場合、400MPaのストレス増加に比例してNMOSトランジスタ１００は電流駆動能力は約10%以上増加しうる。但し、このような電流駆動能力の増加量は、NMOSトランジスタ１００の特性(例えば、チャネルのサイズ、電子の濃度など)によって異なる。プラズマ処理によって引張ストレスが増加することについては実験例2に基づいて詳しく後述する。
【００５０】
一方、所定厚さ以上の脱水素化された第1層間絶縁膜３２０は、NMOSトランジスタ１００の電流駆動能力に影響を及ぼさない。
【００５１】
具体的に、NMOSトランジスタ１００の第1ゲート絶縁膜１１０、第1ゲート電極１２０及びライナ膜３１０の総厚さをt1とし、ライナ膜３１０及び脱水素化された第１層間絶縁膜３２０の総厚さをt2とする時、t2/t11.14区間では脱水素化された第1層間絶縁膜３２０の厚さが増加するにつれて電子の移動度が比例して増加するが、t2/t1≧1.14区間では脱水素化された第1層間絶縁膜３２０の厚さが増加しても電子の移動度はそれ以上増加しない(飽和(saturation)状態になる)。したがって、第1層間絶縁膜３２０を脱水素化させてNMOSトランジスタ１００の電流駆動能力を最大化させるためには、t2/t1≧1.14を満足しなければならない。このような結果については実験例3に基づいて詳しく後述する。
【００５２】
また、本発明の第1実施形態による半導体装置１は、脱水素化により第1層間絶縁膜３２０内に水素イオンの濃度が低いために、熱電子注入(hot electron injection)効果が減る。したがって、第1ゲート絶縁膜１１０の信頼性が向上する。
【００５３】
図３は、本発明の第2実施形態による半導体装置の製造方法を説明するための断面図である。図１ないし図２Ｃと実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【００５４】
図３を参照すれば、本発明の第2実施形態による半導体装置２は、第１層間絶縁膜３２０を脱水素化した後(図１のS40)、脱水素化された第1層間絶縁膜３２０上への水分及び/または外部イオンの侵入を防止するキャッピング層３３０をさらに形成できる。
【００５５】
具体的に、脱水素化して第1層間絶縁膜３２０の引張ストレスの大きさを増加させても、多層の配線及び多層のメタル間の絶縁膜(Inter Metallic Dielectric ;IMD)を形成する後続工程中に水分及び/または外部イオンが第1層間絶縁膜３２０に侵入すれば、引張ストレスがまた小さくなりうる。例えば、第1層間絶縁膜３２０として使われるO3-TEOSは、後続工程中に吸湿される特性が強い。
【００５６】
このような水分及び/または外部イオンは、第1ゲート絶縁膜１１０内に侵入してNMOSトランジスタ１００のスレショルド(threshold voltage)の電圧レベルを変化させてドレインオフ電流(drain off current)を増加させるなど動作特性を低下させる。したがって、水分及び/または外部イオンの第1層間絶縁膜３２０への侵入を防止するためのキャッピング層３３０を形成できる。
【００５７】
このようなキャッピング層３３０は、第１層間絶縁膜３２０を脱水素化した後、インサイチュ(in-situ)で進行して形成することがより効果的である。そして、キャッピング層３３０としては、HDP(High Density Plasma)酸化膜、PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)などを使うことができる。
【００５８】
図４は、本発明の第3実施形態による半導体装置の製造方法を説明するための断面図である。図１ないし図２Ｃと実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【００５９】
図４を参照して、本発明の第3実施形態による半導体装置３は、第１層間絶縁膜３２０を脱水素化した後(図１のS40)、脱水素化された第1層間絶縁膜３２０上に脱水素化された追加層間絶縁膜３４０をさらに形成できる。
【００６０】
具体的に、第1層階間絶縁膜３２０上に所定のストレスを有する追加層間絶縁膜３４０を形成し、追加層間絶縁膜３４０を脱水素化してストレスを変化させる。
【００６１】
追加層間絶縁膜３４０を脱水素化ガス雰囲気でプラズマ処理４００及び/または熱処理して脱水素化させうる。図４では、プラズマ処理４００した場合を例示的に図示した。追加層間絶縁膜３４０はO3-TEOS、USG、PSG、BSG、BPSG、FSG、SOG、TOSZなどが使用でき、例えば、CVD方式、スピンコーティング方式などを用いて形成できる。また、脱水素化ガスは例えば、N2、O2、O3、N2O、H2及び/またはD2を含みうる。脱水素化過程、例えば脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理は、多数回連続的に(sequentially)進行しうる。
【００６２】
このように脱水素化された追加層間絶縁膜３４０は、引張ストレスが増加するので、NMOSトランジスタの電流駆動能力が増加する。
【００６３】
また、図面には表示しなかったが、追加層間絶縁膜３４０を形成し、形成された追加層間絶縁膜３４０を脱水素化する一連の過程を多数回繰り返して、NMOSトランジスタ１００上に第１層間絶縁膜３２０と多層の追加層間絶縁膜３４０とを形成することができる。
【００６４】
所定厚さ以上の脱水素化された追加層間絶縁膜３４０は、NMOSトランジスタの電流駆動能力に影響を及ぼさない。
【００６５】
具体的に、NMOSトランジスタ１００の第1ゲート絶縁膜１１０、第1ゲート電極１２０及びライナ膜３１０の総厚さをt1とし、ライナ膜３１０及び脱水素化された第1及び追加層間絶縁膜３４０の総厚さをt3とする時、t3/t11.14区間では脱水素化された第1層間絶縁膜３２０の厚さが増加するにつれて電子の移動度が比例して増加するが、t3/t1≧1.14区間では脱水素化された追加層間絶縁膜３４０の厚さが増加したり、多層の追加層間絶縁膜３４０が形成されても電子の移動度はそれ以上増加しない。したがって、追加層間絶縁膜３４０を脱水素化させ、NMOSトランジスタ１００の電流駆動能力を最大化させるためには、t3/t1≧1.14を満足しなければならない。
【００６６】
図５は、本発明の第4実施形態による半導体装置の製造方法を説明するための断面図である。図１ないし図２Ｃと実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【００６７】
図５を参照すれば、本発明の第4実施形態による半導体装置４は、第１層間絶縁膜３２０を脱水素化した後(図１のS40)、脱水素化された第1層間絶縁膜３２０上に第１層間絶縁膜３２０より小さなストレスを有する第2層間絶縁膜３５０をさらに形成できる。
【００６８】
具体的に、半導体装置は、NMOSトランジスタ１００とメタルラインとの間のカップリングを防止するために層間絶縁膜を一定厚さ(t4)以上形成しなければならない。ところが、層間絶縁膜を一定厚さ(t4)以上形成した後、脱水素化して引張ストレスを増加させようとすれば、表面と近い層間絶縁膜の一部分は脱水素化が起きるが、ソース/ドレイン領域１６０と隣接した層間絶縁膜の一部分は脱水素化が起きないこともある。したがって、引張ストレスが十分に増加しないこともある。
【００６９】
したがって、NMOSトランジスタ１００の第1ゲート絶縁膜１１０、第1ゲート電極１２０及びライナ膜３１０の総厚さをt1とし、ライナ膜３１０及び脱水素化された第１層間絶縁膜３２０の総厚さをt2とする時、t2/t1≧1.14区間を満足し、ソース/ドレイン領域１６０と隣接した第１層間絶縁膜の一部分も脱水素化が起きることができる厚さで第1層間絶縁膜３２０を形成できる。その後、第1層間絶縁膜３２０を脱水素化して、引張ストレスを増加させる。
【００７０】
その後、第1層間絶縁膜３２０上に所定厚さ(t4-t2)を有する第2層間絶縁膜３５０を形成できる。ここで、第2層間絶縁膜３５０は、厚さ(t2)以上で形成されるのでNMOSトランジスタ１００の電流駆動能力に大きい影響を及ぼさないので、第2層間絶縁膜３５０が有するストレスの大きさに拘らず、層間絶縁膜を厚さ(t4)で形成できる。したがって、第2層間絶縁膜３５０は、第１層間絶縁膜３２０よりストレスの大きさが小さいことがある。すなわち、ストレスは、圧縮ストレスは負(-)の値であり、引張ストレスは正(+)であるので、第2層間絶縁膜３５０は第１層間絶縁膜３２０より小さな引張ストレスを有したり、圧縮ストレスを有してもよい。
【００７１】
図６Ａ及び図６Ｂは、本発明の第5及び第6実施形態による半導体装置の製造方法を説明するための断面図である。図１ないし図２Ｃと実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【００７２】
図６Ａ及び図６Ｂを参照すれば、PMOSトランジスタ２００のチャネル領域２４６には、圧縮ストレスを提供して初めて正孔移動度が向上する。ところが、本発明のように脱水素化された第1層間絶縁膜３２０は、PMOSトランジスタ２００のチャネル領域２４６に引張ストレスを提供するので、PMOSトランジスタ２００の電流駆動能力を落とすことがある。
【００７３】
本発明の第5実施形態による半導体装置５は、第１層間絶縁膜３２０を脱水素化した後(図１のS40参照)、図６ＡのようにNMOSトランジスタ１００をカバーするマスクパターン３５０を用いてPMOSトランジスタ２００上の脱水素化された第１層間絶縁膜３２０にゲルマニウム(Ge)及び/または窒素(N)をイオン注入４１０することによって、PMOSトランジスタ２００上の脱水素化された第１層間絶縁膜３２０の引張ストレスを減らすことができる。
【００７４】
本発明の第6実施形態による半導体装置６は、第１層間絶縁膜３２０を脱水素化する前に(図１のS40参照)、図６ＢのようにPMOSトランジスタ２００をカバーするマスクパターン３５２を先に形成する。その後、第1層間絶縁膜３２０を脱水素化(例えば、脱水素化ガス雰囲気でプラズマ処理４０４)して、NMOSトランジスタ１００上の第１層間絶縁膜３２０にのみ引張ストレスを与えることができる。
【００７５】
このような方式により、PMOSトランジスタ２００の電流駆動特性も維持できる。
【００７６】
以下、図７及び図８Ａないし図８Ｅを参照して、本発明の第7実施形態による半導体装置の製造方法を説明する。図７は、本発明の第7実施形態による半導体装置の製造方法を説明するためのフローチャートであり、図８Ａないし図８Ｅは、本発明の第7実施形態による半導体装置の製造方法を説明するための断面図である。
【００７７】
図８Ａないし図８Ｃによる本発明の第7実施形態による半導体装置の製造方法は、図２Ａないし図２Ｃと実質的に同一なので詳細な説明は省略する。
【００７８】
これにより、図７及び図８Ａないし図８Ｃによる半導体装置の製造方法を簡単に説明すれば、NMOS及びPMOSトランジスタ１００、２００を形成し(S100)、NMOS及びPMOSトランジスタ１００、２００上に各々第1及び第2ライナ膜３１０、３１２を形成する(S200)。そして、第1及び第2ライナ膜３１０、３１２上に所定のストレスを有する第1層間絶縁膜３２０を形成する(S300)。
【００７９】
以後、図７、図８Ｄ及び図８Ｅを参照して、第１層間絶縁膜３２０内にNMOS及びPMOSトランジスタ１００、２００をメタル配線と接続するためのコンタクト(contact)３２８を形成する(S400)。したがって、第1層間絶縁膜３２０は、メタル配線とメタル配線とを絶縁するためのメタル間絶縁膜(IMD; Inter-Metallic Dielectric)とは区別される。
【００８０】
より詳細に説明すれば、図８Ｄに図示されたように第1層間絶縁膜３２０上にコンタクトホール(contact hole)３２２を形成するためのフォトレジストパターン(図示せず)を形成する。以後、フォトレジストパターン(図示せず)をエッチングマスクとしてゲート電極１２０、２２０及びソース/ドレイン領域１６０、２６０が露出されるまで第１層間絶縁膜３２０を部分エッチングしてコンタクトホール３２２を形成する。すなわち、各コンタクトホール３２２によってゲート電極１２０、２２０及び/またはソース/ドレイン領域１６０、２６０の表面が露出される。
【００８１】
その後、図８Ｅに図示されたように、コンタクトホール３２２内に埋め込まれたコンタクト３２８を形成する。ここで、コンタクト３２８は、コンタクトホールに沿ってコンフォーマルに形成されたバリア膜３２４と金属膜３２６とからなる。
【００８２】
バリア膜(barrier layer)３２４は、コンタクトホール３２２内に埋め立てされる金属膜の接触性を向上させるためのオーミック膜(adhesion)と金属物質が拡散されてシリコンと反応することを防止する拡散防止膜(diffusion barrier)を形成して完成する。このとき、オーミック膜は、TiまたはTaなどのような高融点金属(refractory metal)をコンタクトホールの表面に沿ってコンフォーマルに蒸着して形成することができ、拡散防止膜はオーミック膜の表面に沿ってTiNまたはTaNなどを蒸着して形成できる。
【００８３】
以後、内壁にバリア膜３２４が形成されたコンタクトホール３２２内に金属物質を埋め込んでコンタクト３２８を完成する。ここで、コンタクト３２８は、コンタクトホール３２２内にW、CuまたはAlなどのような金属物質を蒸着して形成できる。
【００８４】
引き続き、第1層間絶縁膜３２０の表面が露出されるまでCMP(Chemical Mechanical Polishing)またはエッチバック(etch back)などのような平坦化工程を実施できる。
【００８５】
その後、図７及び図８Ｅを参照して、第１層間絶縁膜３２０を脱水素化させることでストレスを変化させる(S500)。
【００８６】
より詳細に説明すれば、第1層間絶縁膜３２０内の水素イオンを除去する脱水素化工程を行うことで第1層間絶縁膜３２０内にボイド(void)が形成され、ボイドがストレスを変化させる。
【００８７】
第1層間絶縁膜３２０を脱水素化する方法としては、脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理などの方法がある。そして、脱水素化ガスとしては、N2、O2、O3、N2O、H2及び/またはD2を含みうる。
【００８８】
例えば、第1層間絶縁膜３２０としてO3-TEOSを使って、脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理して脱水素化すれば、脱水素化された第1層間絶縁膜３２０内のSi-OHボンディングなどが減る。このように水素イオンが減れば、脱水素化された第1層間絶縁膜３２０内にボイドが形成され、このようなボイドは引張ストレスを増加させる。工程条件によって異なるが、脱水素化の前に、O3-TEOS膜の引張ストレスは約10〜100MPaであり、脱水素化の後にはO3-TEOS膜の引張ストレスは約200MPa以上になりうる。
【００８９】
また、脱水素化ガス雰囲気でのプラズマ処理、UV処理及び/または熱処理は多数回連続的に(sequentially)進行することができる。例えば、第1層間絶縁膜３２０をO3プラズマ処理し、引き続きN2プラズマ処理できる。また、第1層間絶縁膜３２０をO3プラズマ処理して引き続きN2熱処理することもできる。
【００９０】
このように、第1層間絶縁膜３２０内にコンタクト３２８を形成し、第１層間絶縁膜３２０を脱水素化させることによって、コンタクト形成時に、第1層間絶縁膜３２０のストレスが減少したり、第1層間絶縁膜３２０への水分の侵透を防止できる。
【００９１】
以下では、図８Ｅを参照して、本発明の第7実施形態による半導体装置について説明する。
【００９２】
本発明の第7実施形態による半導体装置７は、NMOSトランジスタ１００上に脱水素化された第１層間絶縁膜３２０が形成されているので、NMOSトランジスタの電流駆動能力が増加する。
【００９３】
具体的に、第1層間絶縁膜３２０の引張ストレスが増加すれば、第1層間絶縁膜３２０下部の第1ライナ膜と当接しているNMOSトランジスタ１００のソース/ドレイン領域１６０に圧縮ストレスが発生し、ソース/ドレイン領域１６０に隣接したチャネル領域１４６には引張ストレスが発生する。このようにチャネル領域１４６に引張ストレスが発生すれば、チャネル領域１４６での有効質量が減少して電子の移動度(mobility)が増加するのでNMOSトランジスタ１００の電流駆動能力が増加する。
【００９４】
以下、図９を参照して、本発明の第8実施形態による半導体装置について詳しく説明する。図９は、本発明の第8実施形態による半導体装置を説明するための断面図である。図８Ａないし図８Ｃと実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【００９５】
図９を参照すれば、本発明の第8実施形態による半導体装置８は、第１層間絶縁膜３２０内にコンタクト３２８を形成した後、第１層間絶縁膜３２０を脱水素化し、第１層間絶縁膜３２０上の水分及び/または外部イオンの侵入を防止するキャッピング層３３０をさらに形成できる。
【００９６】
具体的に、脱水素化して第1層間絶縁膜３２０の引張ストレスの大きさを増加させても、多層の配線及び多層のメタル間絶縁膜(Inter Metallic Dielectric; IMD)を形成する後続工程中に水分及び/または外部イオンが第1層間絶縁膜３２０に侵入すれば、引張ストレスが再び小さくなりうる。例えば、第1層間絶縁膜３２０として使われるO3-TEOSは、後続工程中に吸湿される特性が強い。
【００９７】
このような水分及び/または外部イオンは、第1ゲート絶縁膜１１０内に侵入してNMOSトランジスタ１００のスレショルド(threshold voltage)の電圧レベルを変化させてドレインオフ電流(drain off current)を増加させるなど動作特性を低下させうる。したがって、水分及び/または外部イオンの第1層間絶縁膜３２０への侵入を防止するためのキャッピング層３３０を形成できる。
【００９８】
このようなキャッピング層３３０は、第１層間絶縁膜３２０を脱水素化した後、インサイチュ(in-situ)で進行して形成することがより効果的である。このようなキャッピング層３３０としては、HDP(High Density Plasma)酸化膜、PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)またはSiN、SiONなどを使うことができる。
【００９９】
以上、添付された図面を参照して、本発明の実施形態を説明したが、当業者ならば本発明がその技術的思想や必須な特徴を変更せず、他の具体的な形態で実施されるということを理解できるであろう。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的ではないということを理解しなければならない。
【０１００】
本発明に関するより詳細な内容は、次の具体的な実験例を通じて説明し、ここに記載していない内容はこの技術分野で熟練された者なら十分に技術的に類推できるものなので説明を省略する。
【０１０１】
<実験例１>
NMOSトランジスタ上に所定引張ストレスを有するライナ膜を形成し、ライナ膜上に第1層間絶縁膜としてO3-TEOS膜を形成した後、第1層間絶縁膜をFT-IR(Fourier Transform-Infrared Spectrometers)を用いて成分を分析した。引き続き、NMOSトランジスタ上に形成された第1層間絶縁膜をO3プラズマ処理した後、第1層間絶縁膜のFT-IRを用いて成分を分析した。その結果が図１０に図示されている。
【０１０２】
図１０のx軸は波長(cm-1)であり、y軸は吸収度(absorbance)を表わす。FT-IRは、分子中に赤外線(infrared)を照射して分子内原子間の結合構造による固有な震動エネルギ領域の波長(約4000〜400cm-1の範囲)を吸収した後また放出するが、このような変化を測定して成分を分析する。図面符号aはO3プラズマ処理する前の結果であり、図面符号bはO3プラズマ処理した後の結果を表わす。aとbとを比べると、OH(H2O、Si-OH)と、Si-OHピーク(peak)が低くなったことが分かる。したがって、第1層間絶縁膜をO3プラズマ処理すれば、水素イオンの濃度が低くなることが分かる。
【０１０３】
<実験例２>
第1ないし第4NMOSトランジスタ上に所定引張ストレスを有するライナ膜を形成し、ライナ膜上に第1層間絶縁膜としてO3-TEOS膜を形成した後、第1層間絶縁膜のストレス大きさを各々測定した(As-Depo)。引き続き、第1ないし第4NMOSトランジスタ上に形成された第1層間絶縁膜を各々NH3プラズマ処理、O3プラズマ処理、N2プラズマ処理、O3プラズマ処理後、N2プラズマ処理して、第1層間絶縁膜のストレス大きさを各々測定した(Treatment)。その結果が、図１１にともに図示されている。
【０１０４】
図１１のx軸はプラズマ処理の種類を表わし、y軸は引張ストレスの大きさを表わす。NH3プラズマ処理は、第1層間絶縁膜内の水素イオンを除去するのに効果的ではないので、NH3プラズマ処理前後の引張ストレスの増加が微々たることが分かる。一方、O3プラズマ処理、N2プラズマ処理、O3プラズマ処理後、N2プラズマ処理した場合、処理の前には約10MPaであったが、処理後には各々約210MPa、330MPa、370MPaに増加したことが分かる。すなわち、O3プラズマ処理、N2プラズマ処理などは、第1層間絶縁膜内の水素イオンを除去するのに効果的であることが分かる。
【０１０５】
<実験例３>
シミュレーションプログラムにNMOSトランジスタ上に所定の引張ストレスを有するライナ膜を位置し、ライナ膜上に所定の引張ストレスを有した第1層間絶縁膜が位置するように設定した。その後、第1層間絶縁膜の厚さを変更させながら、それによる電子の移動度変化(mobility change)をシミュレーションした。その結果が、図１２に図示されている。
【０１０６】
図１２のx軸はt2/t1(但し、t1は、NMOSトランジスタのゲート絶縁膜、ゲート電極及びライナ膜の総厚さ、t2は、ライナ膜及び脱水素化された第1層間絶縁膜の総厚さ)であり、y軸は標準化された電子の移動度変化である。t2/t1≧1.14で電子の移動度がそれ以上増加しないことが分かる。したがって、第1層間絶縁膜を脱水素化させ、NMOSトランジスタの電流駆動能力を最大化させるためにはt2/t1≧1.14を満足しなければならないことが分かる。
【産業上の利用可能性】
【０１０７】
動作特性を向上させるための半導体装置及びその製造方法に適用されうる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の第1実施形態による半導体装置の製造方法を説明するためのフローチャートである。
【図２Ａ】本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。
【図２Ｂ】本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。
【図２Ｃ】本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。
【図２Ｄ】本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。
【図３】本発明の第2実施形態による半導体装置の製造方法を説明するための断面図である。
【図４】本発明の第3実施形態による半導体装置の製造方法を説明するための断面図である。
【図５】本発明の第4実施形態による半導体装置の製造方法を説明するための断面図である。
【図６Ａ】本発明の第5及び第6実施形態による半導体装置の製造方法を説明するための断面図である。
【図６Ｂ】本発明の第5及び第6実施形態による半導体装置の製造方法を説明するための断面図である。
【図７】本発明の第7実施形態による半導体装置の製造方法を説明するためのフローチャートである。
【図８Ａ】本発明の第7実施形態による半導体装置の製造方法を説明するための断面図である。
【図８Ｂ】本発明の第7実施形態による半導体装置の製造方法を説明するための断面図である。
【図８Ｃ】本発明の第7実施形態による半導体装置の製造方法を説明するための断面図である。
【図８Ｄ】本発明の第7実施形態による半導体装置の製造方法を説明するための断面図である。
【図８Ｅ】本発明の第7実施形態による半導体装置の製造方法を説明するための断面図である。
【図９】本発明の第8実施形態による半導体装置を説明するための断面図である。
【図１０】NMOSトランジスタ上にO3-TEOS膜を形成し、O3プラズマ処理前後のO3-TEOS膜成分変化をFT-IRを用いて分析した結果である。
【図１１】多数のNMOSトランジスタ上にO3-TEOS膜を形成し、NH3プラズマ処理、O3プラズマ処理、N2プラズマ処理、O3プラズマ処理後、N2プラズマ処理前後のO3-TEOS膜のストレス大きさを各々測定した結果である。
【図１２】NMOSトランジスタ上の第１層間絶縁膜の厚さによる電子の移動度変化をシミュレーションした結果である。
【符号の説明】
【０１０９】
１        半導体装置
１０      半導体基板
２０      素子分離領域
３０      第１アクチブ領域
３２      Ｐウェル
４０      第２アクチブ領域
４２      Ｎウェル
１００    ＮＭＯＳトランジスタ
１１０    第１ゲート絶縁膜
１２０    第１ゲート電極
１３０    スペーサ
１４６    チャネル領域
１６０    ソース／ドレイン領域
２００    ＰＭＯＳトランジスタ
２１０    第２ゲート絶縁膜
２２０    第２ゲート電極
２３０    スペーサ
２４６    チャネル領域
２６０    ソース／ドレイン領域
３１０    第１ライナ膜
３１２    第２ライナ膜
３２０    第１層間絶縁膜
４００    プラズマ処理
【図１】
0005209196.tif 000002
【図２Ａ】
0005209196.tif 000003
【図２Ｂ】
0005209196.tif 000004
【図２Ｃ】
0005209196.tif 000005
【図２Ｄ】
0005209196.tif 000006
【図３】
0005209196.tif 000007
【図４】
0005209196.tif 000008
【図５】
0005209196.tif 000009
【図６Ａ】
0005209196.tif 000010
【図６Ｂ】
0005209196.tif 000011
【図７】
0005209196.tif 000012
【図８Ａ】
0005209196.tif 000013
【図８Ｂ】
0005209196.tif 000014
【図８Ｃ】
0005209196.tif 000015
【図８Ｄ】
0005209196.tif 000016
【図８Ｅ】
0005209196.tif 000017
【図９】
0005209196.tif 000018
【図１０】
0005209196.tif 000019
【図１１】
0005209196.tif 000020
【図１２】
0005209196.tif 000021