(57)【特許請求の範囲】
【請求項１】
入力されるコマンド信号をデコードして読み出し動作又は書き込み動作を実行するためのコマンド判定信号を出力するコマンド判定回路と、
前記コマンド信号より前に供給されるアドレス信号の遷移を検出してアドレス遷移検出信号を出力するアドレス遷移検出回路と、
前記アドレス遷移検出信号に基づいて前記アドレス信号を入力して内部アドレス信号として出力するアドレス入力回路と、
不良を救済するための冗長メモリセルを使用するタイミングを示す冗長判定信号を前記コマンド判定信号に基づいて生成するとともに、前記コマンド判定信号が読み出しコマンドの場合の前記冗長判定信号の生成タイミングを、前記コマンド判定信号が書き込みコマンドの場合の前記冗長判定信号の生成タイミングより早くする冗長タイミング制御回路と、
前記内部アドレス信号と不良を示す冗長アドレス信号とを比較する比較回路と、
前記比較回路により比較されるアドレス信号が一致するときに、前記冗長判定信号に基づいて前記冗長メモリセルの使用を指示する冗長イネーブル信号を出力する冗長判定回路と
を備えることを特徴とする半導体メモリ。
【請求項２】
前記読み出しコマンドを示す前記コマンド判定信号は、
チップイネーブル信号が活性化され、かつ、アウトプットイネーブル信号が活性化された場合に出力されること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記冗長タイミング制御回路は、
前記書き込みコマンドを示す前記コマンド判定信号に基づいて前記冗長判定信号の出力を遅延させる遅延回路を有すること
を特徴とする請求項１または請求項２に記載の半導体メモリ。
【請求項４】
前記冗長タイミング制御回路は、前記コマンド判定信号が前記読み出しコマンドの場合に、前記遅延回路を通らない第１の経路を用いて前記冗長判定信号を生成し、前記コマンド判定信号が前記書き込みコマンドの場合に、前記遅延回路を通る第２の経路を用いて前記冗長判定信号を生成すること
を特徴とする請求項３に記載の半導体メモリ。
【請求項５】
コントローラと、
前記コントローラからのアドレス信号に基づいて読み出し動作又は書き込み動作を行う半導体メモリと、
を備え、
前記半導体メモリは、
入力されるコマンド信号をデコードして前記読み出し動作又は前記書き込み動作を実行するためのコマンド判定信号を出力するコマンド判定回路と、
前記コマンド信号より前に供給される前記アドレス信号の遷移を検出してアドレス遷移検出信号を出力するアドレス遷移検出回路と、
前記アドレス遷移検出信号に基づいて前記アドレス信号を入力して内部アドレス信号として出力するアドレス入力回路と、
不良を救済するための冗長メモリセルを使用するタイミングを示す冗長判定信号を前記コマンド判定信号に基づいて生成するとともに、前記コマンド判定信号が読み出しコマンドの場合の前記冗長判定信号の生成タイミングを、前記コマンド判定信号が書き込みコマンドの場合の前記冗長判定信号の生成タイミングより早くする冗長タイミング制御回路と、
前記内部アドレス信号と不良を示す冗長アドレス信号とを比較する比較回路と、
前記比較回路により比較されるアドレス信号が一致するときに、前記冗長判定信号に基づいて前記冗長メモリセルの使用を指示する冗長イネーブル信号を出力する冗長判定回路と
を備えることを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良を救済するための冗長メモリセルを有する半導体メモリ、およびこの半導体メモリとコントローラとを有するメモリシステムに関する。
【背景技術】
【０００２】
一般に、半導体メモリは、不良を救済し、歩留を向上するために冗長メモリセルを有している。半導体メモリは、アクセス要求とともに供給されるアドレス信号が不良アドレスに一致するか否かを判定し（冗長判定）、両アドレスが一致したときにリアルメモリセルの代わりに冗長メモリセルをアクセスする（例えば、特許文献１参照）。
【０００３】
読み出し動作において、読み出しデータを早く出力するためには、冗長判定を早く行う必要がある。例えば、チップイネーブル信号の活性化に応答してアドレス信号をラッチし、冗長判定を行う擬似ＳＲＡＭが提案されている（例えば、特許文献２参照）。ここで、擬似ＳＲＡＭは、ＤＲＡＭのメモリセルとＳＲＡＭのインタフェースを有し、チップ内部でメモリセルのリフレッシュ動作を自動的に実行する。さらに、リフレッシュ動作での冗長判定を1サイクル前に行うことで、アクセス効率を向上する半導体メモリが提案されている（例えば、特許文献３参照）。
【特許文献１】特開２００２−７４３４９号公報
【特許文献２】特開２００１−２４３７６４号公報
【特許文献３】特開２００３−６８０７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、コマンド信号の入力前に冗長判定を行う半導体メモリは提案されていない。冗長判定がコマンド信号の入力後に行われるため、コマンド信号の入力からメモリコアが動作するまでに時間が掛かる。この結果、読み出しデータが出力されるまでに時間が掛かる。
【０００５】
本発明の目的は、冗長判定を早く実施し、読み出しデータを早く出力することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、半導体メモリは、入力されるコマンド信号をデコードして読み出し動作又は書き込み動作を実行するためのコマンド判定信号を出力するコマンド判定回路と、コマンド信号より前に供給されるアドレス信号の遷移を検出してアドレス遷移検出信号を出力するアドレス遷移検出回路と、アドレス遷移検出信号に基づいてアドレス信号を入力して内部アドレス信号として出力するアドレス入力回路と、不良を救済するための冗長メモリセルを使用するタイミングを示す冗長判定信号をコマンド判定信号に基づいて生成するとともに、コマンド判定信号が読み出しコマンドの場合の冗長判定信号の生成タイミングを、コマンド判定信号が書き込みコマンドの場合の冗長判定信号の生成タイミングより早くする冗長タイミング制御回路と、内部アドレス信号と不良を示す冗長アドレス信号とを比較する比較回路と、比較回路により比較されるアドレス信号が一致するときに、冗長判定信号に基づいて冗長メモリセルの使用を指示する冗長イネーブル信号を出力する冗長判定回路とを備える。
【発明の効果】
【０００７】
アドレス信号の遷移に同期して予め冗長判定を行うことで、所定のコマンド信号の入力後に冗長判定を行うことなく、冗長判定結果を迅速に出力できる。この結果、読み出しデータを早く出力できる。
【発明を実施するための最良の形態】
【０００８】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を含む。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００９】
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロック非同期タイプであるが、クロック同期タイプに適用されてもよい。
【００１０】
メモリＭＥＭは、コマンド生成回路１０、リフレッシュ要求生成回路１２、スタータ回路ＳＴＴ、コア制御回路１４、先行冗長判定回路１６、冗長判定信号生成回路１８、リフレッシュアドレス生成回路２０、アドレス遷移検出（ＡＴＤ）回路２２、オア回路ＯＲ１、アドレスラッチ制御回路２４、アドレスラッチ回路２６、プログラム回路２８、比較回路３０、冗長判定回路３２、データ入出力回路３４およびメモリコア３６を有している。
【００１１】
コマンド生成回路１０（コマンド判定回路）は、外部端子に入力されるコマンド信号ＣＭＤをデコードして、メモリコア３６のアクセス動作（リード動作またはライト動作）を実行するためのコマンド判定信号（読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸ）を出力し、データ信号ＤＱの出力を禁止する期間を示す出力禁止信号ＯＤＲＰＸを出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥ等である。出力禁止信号ＯＤＲＰＸは、チップイネーブル信号／ＣＥ１が活性化された後、アウトプットイネーブル信号／ＯＥが活性化されるまでの間に活性化される。チップイネーブル信号Ｃ１ＢＺは、チップイネーブル信号／ＣＥ１を受ける図示しない入力バッファから出力され、チップイネーブル信号／ＣＥ１と同じ論理である。ライトイネーブル信号ＷＥＢＺは、ライトイネーブル信号／ＷＥを受ける図示しない入力バッファから出力され、ライトイネーブル信号／ＷＥと同じ論理である。アウトプットイネーブルＯＥＢＺは、／ＯＥ信号を受ける図示しない入力バッファから出力され、アウトプットイネーブル信号／ＯＥと同じ論理である。Ｃ１ＢＺ信号、ＷＥＢＺ信号、ＯＥＢＺ信号の”Ｂ”は、”／”と同様に負論理を示す。
【００１２】
なお、メモリＭＥＭが動作モードを設定するためのコンフィギュレーションレジスタあるいはモードレジスタを有するとき、コマンド生成回路１０は、コマンド信号ＣＭＤに応じて、レジスタを設定するためのレジスタ設定コマンド信号を出力する。コンフィギュレーションレジスタを設定するためのレジスタ設定コマンド信号は、読み出しコマンドまたは書き込みコマンドの供給順序と供給回数が予め決められた規則と同じであるときに出力される。そして、コンフィギュレーションレジスタは、レジスタ設定コマンド信号に同期して供給されるアドレス信号ＡＤに応じて設定される。モードレジスタを設定するためのレジスタ設定コマンド信号は、通常のアクセス動作では使用しない組み合わせのコマンド信号ＣＭＤを受けたときに出力される。そして、モードレジスタは、レジスタ設定コマンド信号に同期して供給されるアドレス信号ＡＤに応じて設定される。
【００１３】
リフレッシュ要求生成回路１２は、リフレッシュ動作を自動的に実行するために内部リフレッシュ要求ＲＲＥＱＺを周期的に生成する。スタータ回路ＳＴＴは、外部電源電圧ＶＤＤが規定の値より低いとき、高論理レベルのスタータ信号ＳＴＴＺを出力する。例えば、パワーオン時に生成されるスタータ信号ＳＴＴＺの高レベルパルスにより、初期化が必要な回路は初期化される。
【００１４】
コア制御回路１４は、読み出しコマンド信号ＲＤＰＸ、書き込みコマンド信号ＷＲＰＸまたはリフレッシュ要求信号ＲＲＥＱＺに応答して、メモリコア３６のアクセス動作（読み出し動作、書き込み動作）またはリフレッシュ動作を制御する制御信号を出力する。制御信号は、基本タイミング信号ＲＡＳＺ、ビット制御信号ＰＢＬＴＺ、ワード制御信号ＰＷＬＯＮＺ、センスアンプ制御信号ＰＳＡＯＮＺ、コラム制御信号ＰＣＬＺ、プリチャージ制御信号ＰＲＥＸおよびリフレッシュ制御信号ＲＥＦＺ、ＲＥＦＰＺを含む。
【００１５】
読み出し動作時および書き込み動作時に、基本タイミング信号ＲＡＳＺおよび制御信号ＰＢＬＴＺ、ＰＷＬＯＮＺ、ＰＳＡＯＮＺ、ＰＣＬＺ、ＰＲＥＸが生成される。リフレッシュ動作時に、基本タイミング信号ＲＡＳＺおよび制御信号ＰＢＬＴＺ、ＰＷＬＯＮＺ、ＰＳＡＯＮＺ、ＰＲＥＸ、ＲＥＦＺ、ＲＥＦＰＺが生成される。すなわち、リフレッシュ動作を実行するときに、コラム制御信号ＰＣＬＺは出力されない。コア制御回路１４は、外部アクセスコマンド（読み出しコマンドＲＤＰＸおよび書き込みコマンドＷＲＰＸ）とリフレッシュ要求ＲＲＥＱＺとの優先順を判定するアービタＡＲＢを有している。
【００１６】
先行冗長判定回路１６は、読み出しコマンドがメモリＭＥＭに供給されるときに、ＯＤＲＰＸ信号およびＯＥＢＺ信号の両方の活性化に応答して、先行判定信号ＯＤＲＯＭＬＺを活性化する。先行冗長判定回路１６の詳細は、図３に示す。
【００１７】
冗長判定信号生成回路１８は、読み出しコマンド信号ＲＤＰＸ、書き込みコマンド信号ＷＲＰＸまたはリフレッシュ制御信号ＲＥＦＰＺから所定の遅延時間後に冗長判定信号ＰＲＯＭＬＺを活性化し、あるいは、先行判定信号ＯＤＲＯＭＬＺの活性化に同期して冗長判定信号ＰＲＯＭＬＺを活性化する。冗長判定生成回路１８の詳細は、図４に示す。リフレッシュアドレス生成回路２０は、リフレッシュするメモリセルを示すリフレッシュアドレス信号ＲＦＡを生成する。
【００１８】
ＡＴＤ回路２２は、外部アドレス信号ＡＤの各ビットの論理レベルの遷移を検出し（アドレス検出）、アドレス遷移検出信号ＡＴＤＸとして出力する。例えば、外部アドレス信号ＡＤは、２４ビット（ＡＤ０−ＡＤ２３）であり、アドレス遷移検出信号ＡＴＤＸも２４ビット（ＡＴＤ０Ｘ−ＡＴＤ２３Ｘ）である。アドレス信号ＡＤ０−９はコラムアドレスとして供給され、アドレス信号ＡＤ１０−２３はロウアドレス信号として供給される。すなわち、メモリＭＥＭは、コラムアドレス信号とロウアドレス信号とを互いに異なる端子で同時に受けるアドレスノンマルチプレクス方式を採用している。コラムアドレス信号は、ビット線対ＢＬ、／ＢＬを選択するために供給される。ロウアドレス信号は、ワード線ＷＬを選択するために供給される。オア回路ＯＲ１は、アドレス遷移検出信号ＡＴＤ０Ｘ−ＡＴＤ２３Ｘのオア演算（負論理）を実施し、アドレス遷移検出信号ＡＴＤＯＲＸとして出力する。ＡＴＤ回路２４およびオア回路ＯＲ１の詳細は、図５に示す。
【００１９】
アドレスラッチ制御回路２４は、アドレス遷移検出信号ＡＴＤＯＲＸの活性化に同期して内部アドレスラッチ信号ＩＡＬＺを非活性化し、あるいは読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸの活性化に同期して内部アドレスラッチ信号ＩＡＬＺを非活性化する。また、アドレスラッチ制御回路２２は、アドレス遷移検出信号ＡＴＤＯＲＸ、読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸの非活性化中またはリフレッシュ制御信号ＲＥＦＰＺの活性化中に内部アドレスラッチ信号ＩＡＬＺを活性化する。後述するように、内部アドレスラッチ信号ＩＡＬＺの活性化中に、リフレッシュアドレス信号ＲＦＡがロウアドレス信号ＲＡＤとしてメモリコア３６に供給され、外部アドレス信号ＡＤがロウアドレス信号ＲＡＤとしてメモリコア３６に供給される。アドレスラッチ制御回路２４の詳細は、図６に示す。
【００２０】
アドレスラッチ回路２６（アドレス入力回路）は、アドレス遷移検出信号ＡＴＤＯＲＸ、読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸの活性化中に、アドレス信号ＡＤをロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤとして出力し、アドレス遷移検出信号ＡＴＤＯＲＸ、読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸの非活性化に同期してアドレス信号ＡＤをラッチする。また、アドレスラッチ回路２６は、内部アドレスラッチ信号ＩＡＬＺの活性化中に、リフレッシュアドレス信号ＲＦＡをロウアドレス信号ＲＡＤとして出力し、内部アドレスラッチ信号ＩＡＬＺの非活性化に同期してリフレッシュアドレス信号ＲＦＡをラッチする。アドレスラッチ回路２６の詳細は、図７に示す。
【００２１】
プログラム回路２８は、内蔵するヒューズのプログラムにより、不良のワード線ＷＬを示すロウアドレス信号ＲＡＤ１０−２３を記憶する。プログラム回路２８は、記憶しているロウアドレスＲＡＤ１０−２３をヒューズロウアドレス信号ＦＲＡ１０−２３（冗長アドレス信号、不良アドレス）として出力する。この実施形態では、メモリＭＥＭは、不良をワード線ＷＬ単位で救済するためのロウ冗長回路（図８に示す冗長メモリセルＲＭＣ、冗長ワード線ＲＷＬ等）を有する。しかし、不良をビット線対ＢＬ、／ＢＬ単位で救済するためのコラム冗長回路をメモリＭＥＭに設けてもよい。さらに、複数のワード線ＷＬを救済するために、複数のプログラム回路２８、複数の比較回路３０および複数の冗長判定回路３２をメモリＭＥＭに設けてもよい。なお、プログラム回路２８は、不揮発性メモリセル等を用いて形成されてもよい。
【００２２】
比較回路３０は、読み出しコマンドまたは書き込みコマンドとともに供給される入力アドレスＡＤ信号（ＲＡＤ１０−２３）と冗長アドレス信号（ヒューズロウアドレス信号ＦＲＡ１０−２３）とをビット毎に比較し、全てのビット値が一致するときに、ヒット信号ＨＩＴＺを活性化する。
【００２３】
冗長判定回路３２は、ヒット信号ＨＩＴＺが活性化されているときに、冗長判定信号ＰＲＯＭＬＺの活性化に同期して冗長イネーブル信号ＲＥＮＺ（冗長判定結果）を活性化し、ヒット信号ＨＩＴＺが非活性化されているときに冗長イネーブル信号ＲＥＮＺの非活性化状態を保持する。冗長イネーブル信号ＲＥＮＺの活性化により、リアルワード線ＷＬの活性化が禁止され、冗長ワード線ＲＷＬ（図８）の活性化が許可される。これにより、不良に対応するリアルワード線ＷＬが冗長ワード線ＲＷＬに置き換えられ、不良が救済される。すなわち、冗長判定回路３２は、比較回路３０による比較結果と冗長判定信号ＰＲＯＭＬＺとに基づいて冗長メモリセルＲＭＣを使用するか否かを判定する。
【００２４】
先行冗長判定回路１６、冗長判定信号生成回路１８、比較回路３０および冗長判定回路３２は、不良を救済するための冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号ＰＲＯＭＬＺに基づいて冗長判定を行う冗長制御回路として動作する。ここで、冗長判定とは、冗長ワード線ＲＷＬを使用するか否かの判定である。冗長判定は、比較回路３０によるロウアドレスの比較と、冗長判定回路３２による比較結果の判定に基づいて行われる。
【００２５】
データ入出力回路３４は、読み出し動作時に、メモリセルＭＣから読み出される読み出しデータを相補のデータバス線ＤＢ、／ＤＢを介して受信し、受信した読み出しデータをデータ端子ＤＱ（例えば、１６ビット）に出力する。データ入出力回路３４は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータ信号を受信し、受信したデータ信号をデータバス線ＤＢ、／ＤＢに出力する。
【００２６】
メモリコア３６は、例えば、一対のロウブロックＲＢＬＫ０−１、各ロウブロックＲＢＬＫ０−１に対応するロウデコーダＲＤＥＣ、ロウブロックＲＢＬＫ０−１の間に配置されたセンスアンプ領域ＳＡＡ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。なお、ロウブロックＲＢＬＫの数は、４個、８個あるいは１６個等でもよい。各ロウブロックＲＢＬＫ０−１は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。
【００２７】
コラムデコーダＣＤＥＣは、例えば、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤ０−９に応じてコラム選択信号ＣＳＬ（図８）のいずれかを高レベルに活性化する。リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷ（図８）を介して出力される相補の読み出しデータを増幅し、データバス線ＤＢ、／ＤＢに出力する。ライトアンプＷＡは、書き込み動作時に、データバス線ＤＢ、／ＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２８】
図２は、図１に示したコマンド生成回路１０の詳細を示している。出力禁止パルス信号ＰＯＤＰＸは、チップイネーブル信号／ＣＥの活性化から所定時間後にコマンド生成回路１０により生成されるコマンドラッチパルス信号ＣＭＤＬＰＺに同期して生成される。書き込みコマンドパルス信号ＰＷＲＰＸは、ライトイネーブル信号／ＷＥの活性化に同期して活性化される。読み出しコマンドパルス信号ＰＲＤＰＸは、アウトプットイネーブル信号／ＯＥの活性化に同期して活性化される。パルス信号ＰＷＲＰＸ、ＰＲＤＰＸの活性化期間は、遅延回路ＤＬＹ１の遅延時間とほぼ同じである。
【００２９】
出力禁止信号ＯＤＰＸ、ＯＤＲＰＸは、出力禁止パルス信号ＰＤＯＰＸの活性化に同期して活性化され、書き込みコマンドパルス信号ＰＷＲＰＸまたは読み出しコマンドパルス信号ＰＲＤＰＸの活性化に同期して非活性化される。但し、出力禁止信号ＯＤＲＰＸを生成するフリップフロップは、スタータ信号ＳＴＴＺの活性化中、テストモード信号ＴＭＤＳ１Ｚの活性化中、またはアウトプットイネーブル信号ＯＥＢＺ（＝／ＯＥ）とライトイネーブル信号ＷＥＢＺ（＝／ＷＥ）の両方の活性化中に、活性化が禁止される。
【００３０】
書き込みコマンド信号ＷＲＰＸは、書き込みコマンドパルス信号ＰＷＲＰＸの活性化に同期して活性化される。読み出しコマンド信号ＲＤＰＸは、読み出しコマンドパルス信号ＰＲＤＰＸの活性化に同期して活性化される。書き込みコマンド信号ＷＲＰＸおよび読み出しコマンド信号ＲＤＰＸの活性化期間は、遅延回路ＤＬＹ２の遅延時間とほぼ同じである。リフレッシュ制御信号ＲＥＦＺを受ける４つのＮＯＲゲートは、リフレッシュ動作中に書き込みコマンド信号ＷＲＰＸ、読み出しコマンド信号ＲＤＰＸおよび出力禁止信号ＯＤＰＸ、ＯＤＲＰＸの活性化を禁止する禁止回路として機能する。リフレッシュ制御信号ＲＥＦＺの高レベルは、リフレッシュ動作期間を示す。
【００３１】
図３は、図１に示した先行冗長判定回路１６の詳細を示している。先行冗長判定回路１６は、出力禁止信号ＯＤＲＰＸの活性化中に、アウトプットイネーブル信号ＯＥＢＺが活性化されたときに先行判定信号ＯＤＲＯＭＬＺ（第１の冗長判定信号）を活性化する。出力禁止信号ＯＤＲＰＸおよびアウトプットイネーブル信号ＯＥＢＺを受ける３入力のＮＯＲゲートは、出力禁止信号ＯＤＲＰＸおよびアウトプットイネーブル信号ＯＥＢＺがともに活性化されたことを示す第１のコマンド信号を検出する。
【００３２】
先行判定信号ＯＤＲＯＭＬＺの活性化により、冗長判定信号ＰＲＯＭＬＺが活性化される。すなわち、先行冗長判定回路１６は、コマンド信号／ＣＥ１の低レベルとコマンド信号／ＯＥの低レベルに基づいて冗長判定信号ＰＲＯＭＬＺの出力タイミングを制御する。
【００３３】
また、先行冗長判定回路１６は、スタータ信号ＳＴＴＺの活性化、チップイネーブル信号Ｃ１ＢＺ（＝／ＣＥ１）の活性化、または基本タイミング信号ＲＡＳＺの非活性化に同期して先行判定信号ＯＤＲＯＭＬＺを非活性化する。ライトイネーブル信号ＷＥＢＺを受ける２つのＮＡＮＤゲートは、書き込みコマンドが供給されたときに、先行判定信号ＯＤＲＯＭＬＺの活性化を禁止する禁止回路として機能する。
【００３４】
図４は、図１に示した冗長判定信号生成回路１８の詳細を示している。冗長判定信号生成回路１８は、読み出しコマンド信号ＲＤＰＸ、書き込みコマンド信号ＷＲＰＸまたはリフレッシュ制御信号ＲＥＦＰＺの活性化に同期して第２の冗長判定信号ＰＲＯＭＬ０Ｚ（第２のパルス信号）を活性化する。冗長判定信号生成回路１８は、第２の冗長判定信号ＰＲＯＭＬ０Ｚの活性化から遅延回路ＤＬＹ３の遅延時間後に冗長判定信号ＰＲＯＭＬＺを活性化し、または先行判定信号ＯＤＲＯＭＬＺ（第１の冗長判定信号、第１のパルス信号）の活性化に同期して冗長判定信号ＰＲＯＭＬＺを活性化する。換言すれば、冗長判定信号ＰＲＯＭＬＺは、書き込みコマンドに応答する書き込み動作時に書き込みコマンド信号ＷＲＰＸに同期して活性化され、リフレッシュ要求信号ＲＲＥＱＺに応答するリフレッシュ動作時に、リフレッシュ制御信号ＲＥＦＰＺに同期して活性化され、読み出しコマンドに応答する読み出し動作時に、先行判定信号ＯＤＲＯＭＬＺに同期して活性化される。但し、アウトプットイネーブル信号／ＯＥがチップイネーブル信号／ＣＥ１とほぼ同時に活性化されるとき、すなわち、後述するデータ出力禁止期間が存在せず先行判定信号ＯＤＲＯＭＬＺが活性化されないとき、冗長判定信号ＰＲＯＭＬＺは、読み出しコマンド信号ＲＤＰＸに同期して活性化される。
【００３５】
このように、遅延回路ＤＬＹ３は、書き込みコマンドまたはリフレッシュ要求信号ＲＲＥＱＺ（リフレッシュコマンド）の供給時に、冗長判定信号ＰＲＯＭＬＺを読み出し動作に比べて遅延させるために配置される。書き込み動作では、書き込みサイクル時間内に書き込みデータをリアルメモリセルＭＣまたは冗長メモリセルＲＭＣに書き込めばよい。このため、冗長判定は、書き込みコマンド信号ＷＲＰＸの活性化に応答して実施すればよい。リフレッシュ動作では、リードアンプＲＡ、ライトアンプＷＡおよびデータ入出力回路３４は動作しないため、メモリコア３６の動作は余裕を持っている。このため、冗長判定は、リフレッシュ要求信号ＲＲＥＱＺの活性化に応答して実施すればよい。
【００３６】
また、冗長判定信号生成回路１８は、プリチャージ信号ＰＲＥＸの活性化に同期して冗長判定信号ＰＲＯＭＬＺを非活性化する。リフレッシュ制御信号ＲＥＦＰＺは、リフレッシュ動作を開始するときに一時的に活性化される。イネーブル信号ＥＮＺは、ワード制御信号ＰＷＬＯＮＺまたは基本タイミング信号ＲＡＳＺの活性化中に活性化される。ＲＤＰＸ信号、ＷＲＰＸ信号またはＲＥＦＰＺ信号による冗長判定信号ＰＲＯＭＬＺの活性化は、イネーブル信号ＥＮＺの活性化中に許可される。
【００３７】
先行判定信号ＯＤＲＯＭＬＺに同期して冗長判定信号ＰＲＯＭＬＺを活性化することで、図１０に示すように、冗長判定信号ＰＲＯＭＬＺをアウトプットイネーブル信号／ＯＥの活性化とほぼ同時に活性化できる。これにより、冗長判定回路３２から冗長イネーブル信号ＲＥＮＺを従来に比べて早く活性化できる。リアルワード線ＷＬを使用するか冗長ワード線ＲＷＬを使用するかの判断を早くできるため、読み出し動作時のアクセス時間を短縮できる。特に、アウトプットイネーブル信号／ＯＥの活性化から読み出しデータが出力されるまでのアクセス時間ｔＯＥを短縮できる。
【００３８】
図５は、図１に示したＡＴＤ回路２４およびオア回路ＯＲ１の詳細を示している。ＡＴＤ回路２４は、アドレス信号ＡＤ０−２３の各ビットに対応するエッジ検出回路ＥＤＥＴを有している。各エッジ検出回路ＥＤＥＴは、アドレス信号ＡＤの遷移エッジ（立ち上がりエッジおよび立ち下がりエッジ）に同期して検出信号ＡＴＤＸ（ＡＴＤ０Ｘ−ＡＴＤ２３Ｘ）を一時的に活性化する。
【００３９】
オア回路ＯＲ１は、検出信号ＡＴＤＸ０Ｘ−ＡＴＤ２３Ｘのオア論理をアドレス遷移検出信号ＡＴＤＯＲＸとして出力する。すなわち、アドレス遷移検出信号ＡＴＤＯＲＸは、アドレス信号ＡＤ０−２３の少なくともいずれかの論理レベルが変化したときに、一時的に活性化される。
【００４０】
図６は、図１に示したアドレスラッチ制御回路２４の詳細を示している。アドレスラッチ制御回路２４は、チップイネーブル信号Ｃ１ＢＺの活性化中に、読み出しコマンド信号ＲＤＰＸ、書き込みコマンド信号ＷＲＰＸ、基本タイミング信号ＲＡＳＺまたはアドレス遷移検出信号ＡＴＤＯＲＸの活性化に同期して、内部アドレスラッチ信号ＩＡＬＺを非活性化する。なお、テストモード信号ＴＭＤＳ２Ｚの活性化中、アドレス遷移検出信号ＡＴＤＯＲＸによる内部アドレスラッチ信号ＩＡＬＺの非活性化が禁止される。
【００４１】
また、アドレスラッチ制御回路２４は、読み出しコマンド信号ＲＤＰＸ、書き込みコマンド信号ＷＲＰＸおよび基本タイミング信号ＲＡＳＺが非活性化されたときに、内部アドレスラッチ信号ＩＡＬＺを活性化する。さらに、アドレスラッチ制御回路２４は、リフレッシュ制御信号ＲＥＦＰＺの活性化中に、内部アドレスラッチ信号ＩＡＬＺを強制的に活性化する。
【００４２】
図７は、図１に示したアドレスラッチ回路２６の詳細を示している。なお、符号ＶＩＩは、外部電源電圧ＶＤＤを用いて生成される内部電源電圧である。内部電源電圧ＶＩＩは、図示しない内部電圧生成回路により生成され、外部電源電圧ＶＤＤより低い定電圧である。内部電源電圧ＶＩＩは、入力バッファや出力バッファを除く回路ブロックに供給される。アドレスラッチ回路２６は、アドレス信号ＡＤ（ＡＤ１１−２３）またはリフレッシュアドレス信号ＲＦＡ（ＲＦＡ１１−２３）をラッチするロウラッチ回路ＲＬＴと、アドレス信号ＡＤ（ＡＤ１−９）をラッチするコラムラッチ回路ＣＬＴとを有している。ロウラッチ回路ＲＬＴは、アドレス信号ＡＤ１０−２３（ロウアドレス信号）のビット毎に形成され、コラムラッチ回路ＣＬＴは、アドレス信号ＡＤ１−９（コラムアドレス信号）のビット毎に形成される。なお、アドレス遷移検出信号ＡＴＤＯＲＸ、読み出しコマンド信号ＲＤＰＸおよび書き込みコマンド信号ＷＲＰＸを受ける３入力のＮＡＮＤゲートは、ロウラッチ回路ＲＬＴおよびコラムラッチ回路ＣＬＴに共通に設けてもよい。
【００４３】
ロウラッチ回路ＲＬＴは、アドレス遷移検出信号ＡＴＤＯＲＸ、読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸの活性化中（低レベル）にオンする外部ロウスイッチＥＲＳＷと、アドレス遷移検出信号ＡＴＤＯＲＸ、読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸの非活性化中で、かつ内部アドレスラッチ信号ＩＡＬＺの活性化中（高レベル）にオンする内部ロウスイッチＩＲＳＷと、外部アドレス信号ＡＤまたはリフレッシュアドレス信号ＲＦＡをラッチするラッチＬＴ１とを有している。例えば、スイッチＥＲＳＷ、ＩＲＳＷは、ＣＭＯＳ伝達ゲートで構成されている。
【００４４】
スイッチＥＲＳＷを介して供給されるアドレス信号ＡＤ１０−２３およびスイッチＩＲＳＷを介して供給されるリフレッシュアドレス信号ＲＦＡ１０−２３は、ロウアドレス信号ＲＡＤ１０−２３として出力される。ラッチＬＴ１は、信号ＡＴＤＯＲＸ、ＲＤＰＸ、ＷＲＰＸまたはＩＡＬＺの非活性化に同期して、アドレス信号ＡＤ１０−２３またはリフレッシュアドレス信号ＲＦＡ１０−２３をラッチする。このように、ロウラッチ回路ＲＬＴは、外部アドレス信号ＡＤ（ＲＡＤ）とリフレッシュアドレス信号ＲＦＡのいずれかをロウデコーダＲＤＥＣに供給するためのアドレスセレクタとしても機能する。
【００４５】
コラムラッチ回路ＣＬＴは、アドレス遷移検出信号ＡＴＤＯＲＸ、読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸの活性化中（低レベル）にオンする外部コラムスイッチＥＣＳＷと、外部アドレス信号ＡＤ０−９をラッチするラッチＬＴ２とを有している。例えば、スイッチＥＣＳＷは、ＣＭＯＳ伝達ゲートで構成されている。スイッチＥＣＳＷを介して供給されるアドレス信号ＡＤ０−９は、コラムアドレス信号ＣＡＤ０−９として出力される。ラッチＬＴ２は、信号ＡＴＤＯＲＸ、ＲＤＰＸまたはＷＲＰＸの非活性化に同期して、アドレス信号ＡＤ０−９をラッチする。
【００４６】
図８は、図１に示したセンスアンプ領域ＳＡＡの詳細を示している。図は、例えば、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、データ端子ＤＱ毎に図３が構成される。センスアンプ領域ＳＡＡは、各ロウブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、ロウブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。
【００４７】
プリチャージ回路ＰＲＥを制御するプリチャージ制御信号ＢＲＳ０−１は、プリチャージ制御信号ＰＲＥＸに同期して生成される。接続スイッチＢＴは、各ロウブロックＲＢＬＫ０−１のビット線対ＢＬ、／ＢＬをセンスアンプＳＡに選択的に接続する。接続スイッチＢＴを制御する制御信号ＢＴ０−１は、ビット制御信号ＰＢＬＴＺに同期して生成される。
【００４８】
各コラムスイッチＣＳＷは、コラム選択信号ＣＳＬ０（またはＣＳＬ１−２）が高レベルのときにオンし、センスアンプＳＡおよびビット線対ＢＬ、／ＢＬをデータ線ＤＴ、／ＤＴに接続する。コラム選択信号ＣＳＬ０−２は、コラム制御信号ＰＣＬＺに同期して生成される。例えば、データ線ＤＴ、／ＤＴは、一対のロウブロックＲＢＬＫ０−１毎に配線され、データ端子ＤＱの各ビットに共通に配線される。センスアンプＳＡを制御するセンスアンプ活性化信号ＰＳＡ、ＮＳＡは、センスアンプ制御信号ＰＳＡＯＮＺに同期して生成される。
【００４９】
各ロウブロックＲＢＬＫ０−１において、リアルメモリセルＭＣは、リアルワード線ＷＬと、ビット線ＢＬまたは／ＢＬに接続される。冗長メモリセルＲＭＣは、冗長ワード線ＲＷＬと、ビット線ＢＬまたは／ＢＬに接続される。ワード線ＷＬ、ＲＷＬは、ワード制御信号ＰＷＬＯＮＺに同期して活性化される。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成のため、詳細な説明は省略する。
【００５０】
図９は、図１に示したメモリＭＥＭが搭載されるシステムＳＹＳ（メモリシステム）を示している。システムＳＹＳは、例えば、携帯電話等の携帯機器の一部を構成する。なお、後述する実施形態においても、図９と同じシステムが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップ（ＳｏＣ）を有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージ（ＰｏＰ）の形態で構成されてもよい。
【００５１】
ＳｉＰは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵは、メモリＭＥＭの読み出し動作を行うためにコマンド信号およびアドレス信号をメモリコントローラＭＣＮＴに出力し、読み出しデータ信号をメモリコントローラＭＣＮＴから受信し、メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号をメモリコントローラＭＣＮＴに出力する。また、ＣＰＵは、ＦＬＡＳＨのアクセス動作（読み出し動作、プログラム動作または消去動作）を行うために、コマンド信号、アドレス信号および書き込みデータ信号をメモリコントローラＦＣＮＴに出力し、あるいはメモリコントローラＦＣＮＴから読み出しデータ信号を受信する。
【００５２】
メモリコントローラＭＣＮＴは、ＣＰＵからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭからの読み出しデータ信号ＤＱをＣＰＵに出力する。メモリコントローラＦＣＮＴも同様である。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、メモリＭＥＭの読み出し動作および書き込み動作を行うためのコマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵからメモリＭＥＭに直接出力してもよい。
【００５３】
図１０は、図１に示したメモリＭＥＭの読み出し動作の例を示している。チップイネーブル信号／ＣＥ１、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥおよびアドレス信号ＡＤは、図９に示したメモリコントローラＭＣＮＴを介してＣＰＵから出力される。なお、ＣＰＵが、チップイネーブル信号／ＣＥ１、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥおよびアドレス信号ＡＤをメモリＭＥＭに直接出力してもよい。
【００５４】
この例では、チップイネーブル信号／ＣＥ１が活性化され、読み出し動作のためのアドレス信号ＡＤがメモリＭＥＭに供給され、アウトプットイネーブル信号／ＯＥが最後に活性化される（図１０（ａ、ｂ、ｃ））。チップイネーブル信号／ＣＥ１の低レベルとアウトプットイネーブル信号／ＯＥの低レベルにより、読み出しコマンドが認識される。なお、この実施形態では、アウトプットイネーブル信号／ＯＥの立ち下がりエッジに対するアドレス信号ＡＤのセットアップ時間ｔＡＳは、所定の時間（例えば、５ｎｓ）に決められている。ライトイネーブル信号／ＷＥは高レベルＨに保持される。アドレス信号ＡＤ中のロウアドレス信号ＲＡＤは、図１に示したプログラム回路２８に記憶された不良アドレスである。このため、リアルワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。
【００５５】
図２に示したコマンド生成回路１０は、チップイネーブル信号／ＣＥ１の活性化により生成されるコマンドラッチパルス信号ＣＭＤＬＰＺに同期して、出力禁止信号ＯＤＲＰＸを低レベルに活性化する（図１０（ｄ））。出力禁止信号ＯＤＲＰＸの低レベル期間は、チップイネーブル信号／ＣＥの活性化中において、データ信号ＤＱの出力が禁止される期間を示す。
【００５６】
図５に示したＡＴＤ回路２４は、アドレス信号ＡＤの変化に応じて検出信号ＡＴＤ０Ｘ−ＡＴＤ２３Ｘを所定の期間低レベルに活性化する（図１０（ｅ））。検出信号ＡＴＤ０Ｘ−ＡＴＤ２３Ｘの波形における複数の斜線は、アドレス信号ＡＤのスキューを示す。オア回路ＯＲ１は、検出信号ＡＴＤ０Ｘ−ＡＴＤ２３Ｘのいずれかの低レベル期間にアドレス遷移検出信号ＡＴＤＯＲＸを低レベルに活性化する（図１０（ｆ））。図６に示したアドレスラッチ制御回路２４は、アドレス遷移検出信号ＡＴＤＯＲＸの活性化に同期して内部アドレスラッチ信号ＩＡＬＺを非活性化する（図１０（ｇ））。
【００５７】
図７に示したアドレスラッチ回路２６は、アドレス遷移検出信号ＡＴＤＯＲＸを低レベル期間にアドレス信号ＡＤをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力し、アドレス遷移検出信号ＡＴＤＯＲＸの非活性化（立ち上がりエッジ）に同期してロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤをラッチする（図１０（ｈ））。図１に示した比較回路３０は、ロウアドレス信号ＲＡＤとヒューズロウアドレス信号ＦＲＡとの一致を検出し、ヒット信号ＨＩＴＺを活性化する（図１０（ｉ））。
【００５８】
一方、図３に示した先行冗長判定回路１６は、読み出しコマンド信号ＲＤＰＸが活性化される前に、アウトプットイネーブル信号／ＯＥの活性化に同期して先行判定信号ＯＤＲＯＭＬＺを活性化する（図１０（ｊ））。図４に示した冗長判定信号生成回路１８は、読み出しコマンド信号ＲＤＰＸが活性化される前に、先行判定信号ＯＤＲＯＭＬＺの活性化に同期して冗長判定信号ＰＲＯＭＬＺを活性化する（図１０（ｋ））。これにより、図１に示した冗長判定回路３２は、アウトプットイネーブル信号／ＯＥの活性化に同期して、冗長イネーブル信号ＲＥＮＺを活性化できる（図１０（ｌ））。
【００５９】
冗長イネーブル信号ＲＥＮＺの活性化後に、読み出しコマンド信号ＲＤＰＸが活性化され、出力禁止信号ＯＤＲＰＸが非活性化される（図１０（ｍ））。すなわち、データ出力禁止期間が終了する。コア制御回路１４は、読み出しコマンド信号ＲＤＰＸの活性化に応答して、ワード制御信号ＰＷＬＯＮＺ等の制御信号を順次に出力する（図１０（ｎ））。そして、メモリコア３６は読み出し動作を開始する。
【００６０】
この実施形態では、読み出しコマンド信号ＲＤＰＸが活性化される前に、冗長判定（比較回路３０および冗長判定回路３２の動作）を実施できる。換言すれば、アウトプットイネーブル信号／ＯＥの活性化後に冗長判定を実施する必要がない。このため、メモリコア３６の読み出し動作を早く開始でき、冗長メモリセルＲＭＣからの読み出しデータ信号ＲＤＯＵＴをデータ端子ＤＱに早く出力できる（図１０（ｏ））。この結果、アウトプットイネーブル信号／ＯＥの活性化から読み出しデータが出力されるまでのアクセス時間ｔＯＥを従来に比べて短縮できる。図中の冗長判定信号ＰＲＯＭＬＺ、冗長イネーブル信号ＲＥＮＺおよび読み出しデータ信号ＲＤＯＵＴに付けた破線は、従来のタイミングを示している。
【００６１】
アウトプットイネーブル信号／ＯＥの活性化から所定の時間後に、基本タイミング信号ＲＡＳＺが非活性化され、ワード制御信号ＰＷＬＯＮＺが非活性化され、プリチャージ制御信号ＰＲＥＸが一時的に活性化される（図１０（ｐ））。そして、ビット線ＢＬ、／ＢＬがプリチャージ電圧ＶＰＲにプリチャージされる。
【００６２】
先行冗長判定回路１６は、基本タイミング信号ＲＡＳＺの非活性化に同期して先行判定信号ＯＤＲＯＭＬＺを非活性化する（図１０（ｑ））。冗長判定信号生成回路１８は、プリチャージ制御信号ＰＲＥＸの活性化に同期して冗長判定信号ＰＲＯＭＬＺを非活性化する（図１０（ｒ））。アドレスラッチ制御回路２４は、基本タイミング信号ＲＡＳＺの非活性化に同期して内部アドレスラッチ信号ＩＡＬＺを活性化する（図１０（ｓ））。冗長判定回路３２は、冗長判定信号ＰＲＯＭＬＺの非活性化に同期して冗長イネーブル信号ＲＥＮＺを非活性化する（図１０（ｔ））。そして、アウトプットイネーブル信号／ＯＥが非活性化され（図１０（ｕ））、読み出しデータ信号ＲＤＯＵＴの出力が停止され（図１０（ｖ））、読み出し動作が完了する。なお、チップイネーブル信号／ＣＥの活性化中にアウトプットイネーブル信号／ＯＥが再び活性化されると、上述と同様に、次の読み出し動作が実行される。
【００６３】
図１１は、図１に示したメモリＭＥＭの書き込み動作の例を示している。図１０と同じ動作については詳細な説明を省略する。アドレス信号ＡＤ中のロウアドレス信号ＲＡＤは、プログラム回路２８に記憶された不良アドレスである。このため、図１０と同様にリアルワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。ヒット信号ＨＩＴＺが活性化されるまでの動作は、図１０と同じである。なお、後述する実施形態においても、書き込み動作は、図１１と同じである。
【００６４】
コマンド生成回路１０は、ライトイネーブル信号／ＷＥの活性化に同期して書き込みコマンド信号ＷＲＰＸを活性化する（図１１（ａ））。また、コマンド生成回路１０は、書き込みコマンド信号ＷＲＰＸの活性化に同期して出力禁止信号ＯＤＲＰＸを非活性化する（図１１（ｂ））。書き込みコマンド（第２のコマンド信号）に応答する書き込み動作では、先行判定信号ＯＤＲＯＭＬＺは活性化されない（図１１（ｃ））。このため、冗長判定信号生成回路１８は、書き込みコマンド信号ＷＲＰＸの活性化から所定時間後（ＤＬＹ３）に冗長判定信号ＰＲＯＭＬＺを活性化する（図１１（ｄ））。冗長判定回路３２は、冗長判定信号ＰＲＯＭＬＺの活性化に同期して冗長イネーブル信号ＲＥＮＺを活性化する（図１１（ｅ））。そして、冗長ワード線ＲＷＬが選択され、書き込み動作が実行される。例えば、書き込みデータ信号ＤＩＮは、ライトイネーブル信号／ＷＥの立ち上がりエッジに同期してメモリＭＥＭの外部から供給される（図１１（ｆ））。基本タイミング信号ＲＡＳＺの非活性化以降の動作は、図１０と同じである。
【００６５】
以上、この実施形態では、アドレス信号ＡＤの遷移に同期してラッチしたアドレス信号ＡＤを用いて、アウトプットイネーブル信号／ＯＥが活性化される前に冗長判定を行うことで、アウトプットイネーブル信号／ＯＥの活性化後に冗長判定を行うことなく、冗長イネーブル信号ＲＥＮＺ（冗長判定結果）を迅速に出力できる。この結果、アウトプットイネーブル信号／ＯＥの活性化から読み出しデータＤＱが出力されるまでのアクセス時間ｔＯＥを短くできる。すなわち、読み出しデータＤＱを早く出力できる。また、読み出しコマンドの供給間隔である読み出しサイクル時間を短縮できる。
【００６６】
図１２は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１のアドレスラッチ制御回路２４およびアドレスラッチ回路２６の代わりに、アドレスラッチ制御回路２４Ａおよびアドレスラッチ回路２６Ａが形成されている。その他の構成は、図１から図５、図８、図９と同じである。半導体メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。
【００６７】
この実施形態では、オア回路ＯＲ１は、アドレス遷移検出信号ＡＴＤＯＲＸをアドレスラッチ回路２６Ａのみに出力する。アドレスラッチ制御回路２４Ａは、冗長判定信号ＰＲＯＭＬＺを受け、アドレスラッチ信号ＡＴＡＬＸを出力することを除き、図１のアドレスラッチ制御回路２４と同じである。
【００６８】
図１３は、図１２に示したアドレスラッチ制御回路２４Ａの詳細を示している。アドレスラッチ制御回路２４Ａは、図１のアドレスラッチ制御回路２４にアドレスラッチ信号ＡＴＡＬＸを生成する論理を追加している。アドレスラッチ信号ＡＴＡＬＸは、アドレス遷移検出信号ＡＴＤＯＲＸの活性化に同期して活性化され、冗長判定信号ＰＲＯＭＬＺ、読み出しコマンド信号ＲＤＰＸまたは書き込みコマンド信号ＷＲＰＸの活性化に同期して非活性化される。但し、アドレス遷移検出信号ＡＴＤＯＲＸの活性化は、リフレッシュ制御信号ＲＥＦＰＺの活性化中に禁止される。
【００６９】
図１４は、図１２に示したアドレスラッチ回路２６Ａの詳細を示している。アドレスラッチ回路２６Ａは、アドレス遷移検出信号ＡＴＤＯＲＸの代わりにアドレスラッチ信号ＡＴＡＬＸを受けることを除き、アドレスラッチ回路２６（図７）と同じである。
【００７０】
図１５は、図１２に示したメモリＭＥＭの読み出し動作の例を示している。図１０と同じ動作については詳細な説明を省略する。アドレス信号ＡＤ中のロウアドレス信号ＲＡＤは、プログラム回路２８に記憶された不良アドレスである。このため、図１０と同様にリアルワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。この実施形態では、アドレスラッチ回路２６Ａは、アドレスラッチ信号ＡＴＡＬＸの立ち上がりエッジに同期してアドレス信号ＡＤ（ＲＡＤ１０−２３、ＣＡＤ０−９）をラッチする（図１５（ａ））。すなわち、図１０に比べて、アドレス信号ＡＤのラッチタイミングは遅くなる。アドレスラッチ回路２６Ａのラッチタイミングを除く動作は、図１０と同じである。
【００７１】
アドレスラッチ信号ＡＴＡＬＸの立ち上がりエッジでアドレス信号ＡＤ０−２３をラッチすることで、アドレス信号ＡＤ０−２３の変化からラッチされるまでのタイミングマージンを大きくできる。これに対して、図１０では、アドレス信号ＡＤ０−２３の変化に基づいて生成されるアドレス遷移検出信号ＡＴＤＯＲＸの立ち上がりエッジでアドレス信号ＡＤ０−２３をラッチしているため、アドレスラッチ回路２６のタイミングマージンは小さい。
【００７２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレスラッチ回路２６Ａのラッチタイミングのマージンを大きくできる。これにより、ＡＴＤ回路２４およびオア回路ＯＲ１等のアドレス信号ＡＤ０−２３を処理する回路を、上記マージンを考慮せずに設計できる。
【００７３】
図１６は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１の先行冗長判定回路１６の代わりに、先行冗長判定回路１６Ｂが形成されている。その他の構成は、図１、図２、図４から図９と同じである。半導体メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。
【００７４】
先行冗長判定回路１６Ｂは、アドレス信号ＡＤの変化中にアウトプットイネーブル信号／ＯＥが活性化されたときに、先行判定信号ＯＤＲＯＭＬＺの活性化を禁止する機能を有する。先行冗長判定回路１６Ｂは、アドレス信号ＡＤの変化タイミングをアドレス遷移検出信号ＡＴＤＯＲＸにより認識する。例えば、アドレス信号ＡＤが変化した直後にアウトプットイネーブル信号／ＯＥが活性化されると、比較回路３０がヒット信号ＨＩＴＺを出力する前に（すなわち、冗長判定が確定する前に）、冗長判定回路３２が動作するおそれがある。このとき、メモリコア３６は誤動作する。この実施形態では、アウトプットイネーブル信号／ＯＥの活性化タイミングがアドレス信号ＡＤの変化タイミングと重なるときに、冗長判定信号ＰＲＯＭＬＺを読み出しコマンド信号ＲＤＰＸに応答して生成することで、上記誤動作を防止する。
【００７５】
図１７は、図１６に示した先行冗長判定回路１６Ｂの詳細を示している。先行冗長判定回路１６Ｂは、先行判定信号ＯＤＲＯＭＬＺを生成するためのセット信号ＯＤＲＳＥＴＸの活性化を、アドレス遷移検出信号ＡＴＤＯＲＸの低レベル期間に禁止するマスク回路ＭＳＫを有している。マスク回路ＭＳＫは、アドレス遷移検出信号ＡＴＤＯＲＸが低レベルの間にマスク信号ＭＳＫＸを低レベルに活性化する。これにより、アドレス信号ＡＤ０−２３のいずれかが変化している間、アウトプットイネーブル信号／ＯＥの立ち下がりエッジに同期して先行判定信号ＯＤＲＯＭＬＺが活性化されることが禁止される。
【００７６】
図１８は、図１６に示したメモリＭＥＭの読み出し動作の例を示している。図１０と同じ動作については詳細な説明を省略する。アドレス信号ＡＤ中のロウアドレス信号ＲＡＤは、プログラム回路２８に記憶された不良アドレスである。このため、図１０と同様にリアルワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。
【００７７】
この例では、アウトプットイネーブル信号／ＯＥの立ち下がりエッジに対するアドレス信号ＡＤ０−２３のセットアップ時間ｔＡＳは、十分に大きい（例えば、５ｎｓ）。すなわち、アウトプットイネーブル信号／ＯＥの立ち下がりエッジは、アドレス信号ＡＤ０−２３の変化後に現れる（図１８（ａ））。マスク信号ＭＳＫＸは、アドレス遷移検出信号ＡＴＤＯＲＸの低レベルの間に活性化される（図１８（ｂ））。アウトプットイネーブル信号／ＯＥが活性化されるとき、マスク信号ＭＳＫＸは非活性化されている。このため、セット信号ＯＤＲＳＥＴＸは、アウトプットイネーブル信号／ＯＥの立ち下がりエッジに同期して活性化される（図１８（ｃ））。先行冗長判定回路１６Ｂは、セット信号ＯＤＲＳＥＴＸの活性化に同期して先行判定信号ＯＤＲＯＭＬＺを活性化する（図１８（ｄ））。冗長判定信号生成回路１８は、先行判定信号ＯＤＲＯＭＬＺの活性化に同期して冗長判定信号ＰＲＯＭＬＺを活性化する（図１８（ｅ））。そして、冗長判定回路３２は、アウトプットイネーブル信号／ＯＥの活性化に同期して、冗長イネーブル信号ＲＥＮＺを活性化する（図１８（ｆ））。すなわち、図１０と同じタイミングで読み出し動作が実行される。
【００７８】
図１９は、図１６に示したメモリＭＥＭの読み出し動作の別の例を示している。アドレス信号ＡＤ中のロウアドレス信号ＲＡＤは、プログラム回路２８に記憶された不良アドレスである。このため、リアルワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。この例では、アウトプットイネーブル信号／ＯＥは、アドレス信号ＡＤ０−２３の変化とほぼ同時に活性化される。例えば、アウトプットイネーブル信号／ＯＥの立ち下がりエッジに対するアドレス信号ＡＤ０−２３のセットアップ時間ｔＡＳは、０ｎｓである。
【００７９】
アウトプットイネーブル信号／ＯＥが活性化されるとき、マスク信号ＭＳＫＸは活性化されている（図１９（ａ））。このため、図１７に示したマスク回路ＭＳＫは、アウトプットイネーブル信号／ＯＥに応答するセット信号ＯＤＲＳＥＴＸの活性化を禁止する。すなわち、セット信号ＯＤＲＳＥＴＸは高レベルＨに保持される。これにより、先行判定信号ＯＤＲＯＭＬＺの活性化は禁止され（図１９（ｂ））、冗長判定信号ＰＲＯＭＬＺの活性化は禁止される（図１９（ｃ））。このように、アドレス遷移検出信号ＡＴＤＯＲＸ（マスク信号ＭＳＫＸ）の低レベル期間（アドレス信号ＡＤの遷移検出の開始とアドレス遷移検出の終了との間）に、第１のコマンド（／ＣＥ信号および／ＯＥ信号がともに活性化）が検出されたときに、先行判定信号ＯＤＲＯＭＬＺ（第１の冗長判定信号）の出力を中止する第１の処理が実施される。但し、アドレス信号ＡＤは、アドレス遷移検出信号ＡＴＤＯＲＸの活性化によりラッチされるため、比較回路３０は、ヒット信号ＨＩＴＺを活性化する（図１９（ｄ））。
【００８０】
一方、アウトプットイネーブル信号／ＯＥの活性化に同期して読み出しコマンド信号ＲＤＰＸが活性化される（図１９（ｅ））。冗長判定信号生成回路１８は、読み出しコマンド信号ＲＤＰＸの活性化から所定時間後（ＤＬＹ３）に冗長判定信号ＰＲＯＭＬＺを活性化する（図１９（ｆ））。すなわち、先行冗長判定回路１６Ｂにより、ＡＴＤ回路２２によるアドレス検出の開始と同時にアウトプットイネーブル信号ＯＥＢＺ（所定のコマンド信号）の活性化が検出されたときには、冗長判定信号生成回路１８は、先行冗長判定回路１６の経路（ＯＤＲＯＭＬＺ信号の経路）を用いることなく、読み出しコマンド信号ＲＤＰＸ（コマンド判定信号）から所定時間後（ＤＬＹ３）に冗長判定信号ＰＲＯＭＬＺを出力する。このとき、比較回路３０による比較動作は完了している。そして、冗長イネーブル信号ＲＥＮＺが活性化され（図１９（ｇ））、読み出し動作が実行される。
【００８１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレス信号ＡＤの変化に応答する先行判定信号ＯＤＲＯＭＬＺの活性化をマスクする機能を設けることにより、アウトプットイネーブル信号／ＯＥの立ち下がりエッジに対するアドレス信号ＡＤのセットアップ時間ｔＡＳを０ｎｓにできる。この結果、アドレス信号ＡＤの入力タイミングをより自由に設定でき、メモリＭＥＭの使い勝手を向上できる。
【００８２】
図２０は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１６のコア制御回路１４の代わりに、コア制御回路１４Ｃが形成されている。また、メモリＭＥＭは、キャンセル回路３８Ｃを有している。その他の構成は、図１６と同じである。半導体メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。
【００８３】
キャンセル回路３８Ｃは、図１７に示したマスク回路ＭＳＫにより先行判定信号ＯＤＲＯＭＬＺの生成を禁止できないときに、割り込み信号ＩＴＲＰＸを出力し、コア制御回路１４Ｃにキャンセル動作を実施させる。具体的には、アドレス信号ＡＤが、アウトプットイネーブル信号／ＯＥの活性化からビット制御信号ＰＢＬＴＺの活性化までの間に変化し、先行判定信号ＯＤＲＯＭＬＺおよび冗長判定信号ＰＲＯＭＬＺが誤って活性化されたときに、冗長判定信号ＰＲＯＭＬＺの活性化をキャンセルするために、プリチャージ制御信号ＰＲＥＸが活性化される。
【００８４】
図２１は、図２０に示したキャンセル回路３８Ｃの詳細を示している。キャンセル回路３８Ｃは、先行判定信号ＯＤＲＯＭＬＺの活性化を検出するフリップフロップＦＦ１と、割り込み信号ＩＴＲＰＸを活性化するフリップフロップＦＦ２と、割り込み信号ＩＴＲＰＸを非活性化するフリップフロップＦＦ３とを有している。
【００８５】
図２２は、図２０に示したメモリＭＥＭの読み出し動作の例を示している。図では、アウトプットイネーブル信号／ＯＥが活性化される前後の波形を拡大して示している。それ以外の範囲の波形は、図１０と同じである。アドレス信号ＡＤ中のロウアドレス信号ＲＡＤは、図１０と同様にプログラム回路２８に記憶された不良アドレスである。このため、リアルワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。この例では、アドレス信号ＡＤは、アウトプットイネーブル信号／ＯＥが活性化された後に変化する（図２２（ａ））。
【００８６】
図２１に示したフリップフロップＦＦ１は、先行判定信号ＯＤＲＯＭＬＺの活性化に同期して出力ノードＯＵＴ１１を低レベルにセットする（図２２（ｂ））。図２１に示したフリップフロップＦＦ２は、ビット制御信号ＰＢＬＴＺが活性化される前にアドレス遷移検出信号ＡＴＤＯＲＸの活性化を受け、出力ノードＯＵＴ２２を低レベルに設定する（図２２（ｃ））。フリップフロップＦＦ２の出力ノードＯＵＴ２１は、先行判定信号ＯＤＲＯＭＬＺの活性化により高レベルに設定されている（図２２（ｄ））。このため、割り込み信号ＩＴＲＰＸが活性化される（図２２（ｅ））。
【００８７】
コア制御回路１４Ｃは、割り込み信号ＩＴＲＰＸの活性化に応答して基本タイミング信号ＲＡＳＺを非活性化する（図２２（ｆ））。すなわち、キャンセル回路３８Ｃからの割り込み信号ＩＴＲＰＸによりアクセス動作がキャンセルされる。このように、ＡＴＤ回路２２によるアドレス遷移検出信号ＡＴＤＯＲＸの活性化前（アドレス遷移検出の開始前）に第１のコマンド（／ＣＥ信号および／ＯＥ信号がともに活性化）が検出されたときに、第１のコマンドに基づくメモリコア３６へのアクセスを禁止する第２の処理が実施される。
【００８８】
このとき、読み出しコマンド信号ＲＤＰＸは、まだ活性化されていない（図２２（ｇ））。基本タイミング信号ＲＡＳＺの非活性化に同期して、先行判定信号ＯＤＲＯＭＬＺが非活性化され（図２２（ｈ））、出力ノードＯＵＴ１１が高レベルにリセットされ（図２２（ｉ））、内部アドレスラッチ信号ＩＡＬＺが活性化される（図２２（ｊ））。アドレス信号ＡＤは、アドレス遷移検出信号ＡＴＤＯＲＸの活性化によりラッチされるため、比較回路３０は、ヒット信号ＨＩＴＺを活性化する（図２２（ｋ））。
【００８９】
基本タイミング信号ＲＡＳＺの非活性化により、ビット制御信号ＰＢＬＴＺが非活性化され、プリチャージ制御信号ＰＲＥＸが活性化される（図２２（ｌ、ｍ））。プリチャージ制御信号ＰＲＥＸの活性化により、冗長判定信号ＰＲＯＭＬＺが非活性化され、冗長イネーブル信号ＲＥＮＺが非活性化される（図２２（ｎ、ｏ））。すなわち、誤って活性化された先行判定信号ＯＤＲＯＭＬＺによる冗長判定動作（読み出し動作の一部）がキャンセルされる。
【００９０】
チップイネーブル信号／ＣＥ１が低レベルＬに活性化されているため、コア制御回路１４Ｃは、基本タイミング信号ＲＡＳＺを再び活性化する（図２２（ｐ））。この後、読み出しコマンド信号ＲＤＰＸが活性化される（図２２（ｑ））。冗長判定信号生成回路１９は、読み出しコマンド信号ＲＤＰＸに同期して冗長判定信号ＰＲＯＭＬＺを活性化する（図２２（ｒ））。
【００９１】
これにより、冗長イネーブル信号ＲＥＮＺが再び活性化され（図２２（ｓ））、読み出し動作が実行される。すなわち、アクセス動作は、キャンセル回路３８Ｃによるキャンセル後、読み出しコマンド信号ＲＤＰＸから所定時間後（ＤＬＹ３）に活性化される冗長判定信号ＰＲＯＭＬＺに基づいて開始される。このように、キャンセル回路３８Ｃにより、ＡＴＤ回路２２によるアドレス検出の開始前にアウトプットイネーブル信号／ＯＥ（所定のコマンド信号）の活性化が検出されたときには、冗長判定信号生成回路１８は、先行冗長判定回路１６の経路（ＯＤＲＯＭＬＺ信号の経路）を用いることなく、読み出しコマンド信号ＲＤＰＸ（コマンド判定信号）から所定時間後（ＤＬＹ３）に冗長判定信号ＰＲＯＭＬＺを出力する。なお、キャンセル回路３８Ｃは、先行冗長判定回路１６Ｂからの先行判定信号ＯＤＲＯＭＬＺの活性化によりアウトプットイネーブル信号／ＯＥの活性化を検出する。
【００９２】
図２３は、図２０に示したメモリＭＥＭが提案される前の読み出し動作の例を示している。このメモリＭＥＭは、図１７に示した先行冗長判定回路１６Ｂを有している。アウトプットイネーブル信号／ＯＥの活性化タイミングとアドレス信号ＡＤの変化タイミングの関係は、図２２と同じである。アドレス信号ＡＤ中のロウアドレス信号ＲＡＤは、プログラム回路２８に記憶された不良アドレスである。このため、リアルワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。
【００９３】
アウトプットイネーブル信号／ＯＥの立ち下がりエッジのタイミングがマスク信号ＭＳＫＸの低レベル期間からずれると、マスク回路ＭＳＫのマスク機能が働かない。これにより、セット信号ＯＤＲＳＥＴＸが活性化され（図２３（ａ））、冗長判定信号ＰＲＯＭＬＺは、アウトプットイネーブル信号／ＯＥの活性化に同期して活性化される（図２３（ｂ））。この結果、比較回路３０がヒット信号ＨＩＴＺを出力する前に（すなわち、冗長判定が確定する前に）、冗長判定回路３２が動作し、冗長イネーブル信号ＲＥＮＺが出力される（図２３（ｃ））。すなわち、メモリＭＥＭは誤動作する。この実施形態では、この誤動作を防止できる。
【００９４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アウトプットイネーブル信号／ＯＥの立ち下がりエッジに対するアドレス信号ＡＤのセットアップ時間ｔＡＳが０ｎｓより小さいときにも、冗長判定回路３２が誤動作することを防止でき、メモリＭＥＭが誤動作することを防止できる。すなわち、アドレス信号ＡＤの入力タイミングをより自由に設定でき、メモリＭＥＭの使い勝手を向上できる。
【００９５】
なお、上述した実施形態は、擬似ＳＲＡＭタイプのＦＣＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態を、ＳＤＲＡＭタイプのＦＣＲＡＭ、ＤＲＡＭ、ＳＲＡＭあるいは強誘電体メモリに適用してもよい。
【００９６】
上述した実施形態は、読み出し動作時に冗長判定信号ＰＲＯＭＬＺを早く活性化し、アクセス時間ｔＯＥを短縮する例について述べた。しかし、例えば、書き込み動作時に冗長判定信号ＰＲＯＭＬＺを早く活性化してもよい。これにより、書き込み動作時にメモリコア３６の動作を早く開始でき、書き込みコマンドの供給間隔である書き込みサイクル時間を短縮できる。さらに、読み出しコマンドまたは書き込みコマンドの供給間隔であるアクセスサイクル時間を短縮できる。
【００９７】
図１から図２３に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
アドレス信号の遷移を検出してアドレス遷移検出信号を出力するアドレス遷移検出回路と、
前記アドレス遷移検出信号に基づいて前記アドレス信号を入力するアドレス入力回路と、
入力されるコマンド信号をデコードしてアクセス動作を実行するためのコマンド判定信号を出力するコマンド判定回路と、
前記アドレス入力回路からの前記アドレス信号を用いて冗長判定を行い、不良を救済するための冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号に基づいて冗長判定結果を出力する冗長制御回路と、
を備え、
前記冗長制御回路は、
所定のコマンド信号に基づいて前記冗長判定信号の出力タイミングを制御する先行冗長判定回路を備えること
を特徴とする半導体メモリ。
（付記２）
前記所定のコマンド信号は、
チップイネーブル信号が活性化され、かつ、前記アウトプットイネーブル信号が活性化された場合であること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記冗長制御回路は、
前記アドレス信号と冗長アドレス信号とを比較する比較回路と、
前記比較結果と前記冗長判定信号とに基づいて前記冗長メモリセルを使用するか否かを判定する冗長判定回路と、
を備えることを特徴とする付記１又は付記２に記載の半導体メモリ。
（付記４）
前記冗長制御回路は、
前記コマンド判定信号に基づいて前記冗長判定信号の出力を遅延させる遅延回路を有すること
を特徴とする付記１ないし付記３のいずれか１項に記載の半導体メモリ。
（付記５）
前記冗長制御回路は、
前記コマンド信号が前記所定のコマンド信号ではない場合には、前記遅延回路を介して生成される冗長判定信号に基づいて冗長判定を行うこと
を特徴とする付記４に記載の半導体メモリ。
（付記６）
前記冗長制御回路は、
前記アドレス遷移検出回路によるアドレス遷移検出の開始とアドレス遷移検出の終了との間で前記所定のコマンドを検出した場合には、前記先行冗長判定回路の経路を用いることなく、前記コマンド判定信号から所定時間後に前記冗長判定信号を出力すること
を特徴とする付記１ないし付記５のいずれか１項に記載の半導体メモリ。
（付記７）
前記冗長制御回路は、
前記アドレス遷移検出回路によるアドレス遷移検出の開始前に前記所定のコマンド信号を検出した場合には、前記所定コマンドに基づく前記アクセス動作をキャンセルするキャンセル回路を備え、
前記アクセス動作は、前記キャンセル後、前記コマンド判定信号から所定時間後に出力される前記冗長判定信号に基づいて開始されること
を特徴とする付記１ないし付記６のいずれか１項に記載の半導体メモリ。
（付記８）
前記比較回路は、
外部アドレス信号と前記冗長アドレス信号とを比較すること
を特徴とする付記１ないし付記７のいずれか１項に記載の半導体メモリ。
（付記９）
アドレス遷移検出信号に基づいてアドレス信号をラッチするアドレスラッチ回路と、
第１のコマンド信号に基づいて第１の経路にて冗長判定を行う第１の冗長判定信号を生成し、第１のコマンド信号以外の第２のコマンド信号に基づいて、第２の経路にて第２の冗長判定信号を生成する冗長判定信号生成回路と、
前記アドレスラッチ回路にラッチされたアドレス信号と冗長アドレス信号とを比較した比較結果と、前記第１の冗長判定信号又は前記第２の冗長判定信号に基づいて、冗長判定を行う冗長判定回路とを備えること
を特徴とする半導体メモリ。
（付記１０）
前記第１のコマンド信号は、
チップイネーブル信号が活性化され、かつ、アウトプットイネーブル信号が活性化された場合であること
を特徴とする付記９に記載の半導体メモリ。
（付記１１）
前記第１の経路は、前記第１のコマンド信号を検出して第１のパルス信号を出力する回路を含み、
前記第２の経路は、前記第２のコマンド信号を検出して遅延させることで第２のパルス信号を出力する回路を含むこと
を特徴とする付記９又は付記１０に記載の半導体メモリ。
（付記１２）
アドレス遷移検出信号に基づいてアドレス信号をラッチし、
第１のコマンド信号を受信して、前記第１のコマンド信号に基づいて第１の冗長判定信号を生成し、
第１のコマンド信号とは異なる第２のコマンド信号を受信して前記コマンド信号を検出したときに、前記第２のコマンド信号を遅延させることで第２の冗長判定信号を生成し、
ラッチしたアドレス信号を用い、前記第１又は第２の冗長判定信号に基づいて、不良を救済するための冗長メモリセルの使用を判定すること
を特徴とする半導体メモリの動作方法。
（付記１３）
前記第１のコマンド信号は、
チップイネーブル信号が活性化され、かつ、前記アウトプットイネーブル信号が活性化された場合であること
を特徴とする付記１２に記載の半導体メモリの動作方法。
（付記１４）
前記第１の冗長判定信号の生成タイミングは、前記第２の冗長判定信号の生成タイミングよりも早いこと
を特徴とする付記１２又は付記１３に記載の半導体メモリの動作方法。
（付記１５）
前記アドレス信号と冗長アドレス信号とを比較し、
前記比較結果と、前記第１又は前記第２の冗長判定信号とに基づいて冗長メモリセルを使用するか否かを判定すること
を特徴とする付記１２ないし付記１４のいずれか１項に記載の半導体メモリの動作方法。
（付記１６）
前記第１の冗長判定信号に基づく誤動作を防止する第１の処理又は第２の処理の少なくとも何れか一つの処理を行い、
前記第１の処理は、アドレス遷移検出の開始とアドレス遷移検出の終了との間で前記第１のコマンドを検出した場合に前記第１の冗長判定信号の出力を中止する処理であり、
前記第２の処理は、前記アドレス遷移検出回路によるアドレス遷移検出の開始前に前記所定のコマンドを検出した場合には、前記第１のコマンドに基づくアクセス動作をキャンセルする処理であること
を特徴とする付記１２ないし付記１５のいずれか１項に記載の半導体メモリの動作方法。
（付記１７）
コントローラと、
前記コントローラからのアドレス信号に基づいて読み出し動作又は書き込み動作を行う半導体メモリと、
を備え、
前記半導体メモリは、
前記アドレス信号の遷移を検出してアドレス遷移検出信号を出力するアドレス遷移検出回路と、
前記アドレス遷移検出信号に基づいて前記アドレス信号を入力するアドレス入力回路と、
入力されるコマンド信号をデコードしてアクセス動作を実行するためのコマンド判定信号を出力するコマンド判定回路と、
前記アドレス入力回路からの前記アドレス信号を用いて冗長判定を行い、不良を救済するための冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号に基づいて冗長判定結果を出力する冗長制御回路と、
を備え、
前記冗長制御回路は、
所定のコマンド信号に基づいて前記冗長判定信号の出力タイミングを制御する先行冗長判定回路を備えること
を特徴とするメモリシステム。
（付記１８）
コントローラと、
前記コントローラからのコマンド信号に基づいて所定の動作を行う半導体メモリと、
を備え、
前記半導体メモリは、
アドレス遷移信号に基づいて、前記コントローラから供給されるアドレス信号をラッチするアドレスラッチ回路を備え、
第１のコマンド信号に基づいて第１の経路にて冗長判定を行う第１の冗長判定信号を生成し、第１のコマンド信号以外の第２のコマンド信号に基づいて、第２の経路にて第２の冗長判定信号を生成する冗長判定信号生成回路と、
前記アドレスラッチ回路にラッチされたアドレス信号と冗長アドレス信号とを比較した比較結果と、前記第１の冗長判定信号又は前記第２の冗長判定信号に基づいて、冗長判定を行う冗長判定回路とを備えること
を特徴とするメモリシステム。
（付記１９）
前記第１のコマンド信号は、
チップイネーブル信号が活性化され、かつ、前記アウトプットイネーブル信号が活性化された場合であること
を特徴とする付記１７又は付記１８に記載のメモリシステム。
【００９８】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【００９９】
【図１】一実施形態における半導体メモリを示している。
【図２】図１に示したコマンド生成回路の詳細を示している。
【図３】図１に示した先行冗長判定回路の詳細を示している。
【図４】図１に示した冗長判定信号生成回路の詳細を示している。
【図５】図１に示したＡＴＤ回路およびオア回路の詳細を示している。
【図６】図１に示したアドレスラッチ制御回路の詳細を示している。
【図７】図１に示したアドレスラッチ回路の詳細を示している。
【図８】図１に示したセンスアンプ領域の詳細を示している。
【図９】図１に示したメモリが搭載されるシステムを示している。
【図１０】図１に示したメモリの読み出し動作の例を示している。
【図１１】図１に示したメモリの書き込み動作の例を示している。
【図１２】別の実施形態を示している。
【図１３】図１２に示したアドレスラッチ制御回路の詳細を示している。
【図１４】図１２に示したアドレスラッチ回路の詳細を示している。
【図１５】図１２に示したメモリの読み出し動作の例を示している。
【図１６】別の実施形態を示している。
【図１７】図１６に示した先行冗長判定回路の詳細を示している。
【図１８】図１６に示したメモリの読み出し動作の例を示している。
【図１９】図１６に示したメモリの読み出し動作の別の例を示している。
【図２０】別の実施形態を示している。
【図２１】図２０に示したキャンセル回路の詳細を示している。
【図２２】図２０に示したメモリの読み出し動作の例を示している。
【図２３】図２０に示したメモリが提案される前の読み出し動作の例を示している。
【符号の説明】
【０１００】
１０‥コマンド生成回路；１２‥リフレッシュ要求生成回路；１４‥コア制御回路；１６、１６Ｂ‥先行冗長判定回路；１８‥冗長判定信号生成回路；２０‥リフレッシュアドレス生成回路；２２‥アドレス遷移検出回路；２４、２４Ａ‥アドレスラッチ制御回路；２６、２６Ａ‥アドレスラッチ回路；２８‥プログラム回路；３０‥比較回路；３２‥冗長判定回路；３４‥データ入出力回路；３６‥メモリコア；３８Ｃ‥キャンセル回路；ＤＬＹ１−３‥遅延回路；ＭＥＭ‥メモリ；ＯＲ１‥オア回路；ＳＴＴ‥スタータ回路
【図１】
0005205992.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0005205992.tif 000006
【図６】
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【図７】
0005205992.tif 000008
【図８】
0005205992.tif 000009
【図９】
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【図１０】
0005205992.tif 000011
【図１１】
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【図１２】
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【図１３】
0005205992.tif 000014
【図１４】
0005205992.tif 000015
【図１５】
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【図１６】
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【図１７】
0005205992.tif 000018
【図１８】
0005205992.tif 000019
【図１９】
0005205992.tif 000020
【図２０】
0005205992.tif 000021
【図２１】
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【図２２】
0005205992.tif 000023
【図２３】
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