(57)【特許請求の範囲】
【請求項１】
パケットベースの検査対象メモリにパケットアドレス及びデータ信号を提供するため、メモリテスタにおいて使用するためのパターン発生器であって、該パターン発生器が、
前記検査対象メモリ内の複数のアドレス可能なメモリ要素を表す外部パケットメモリアドレス信号を発生するアドレスソースと、
前記パケットメモリアドレス信号の少なくとも一部を受け取るため、前記アドレスソースに並列に配置され、前記アドレスソースの出力に結合された複数のデータ発生器であって、前記データ発生器は、各前記データ発生器は、前記パケットアドレスから内部アドレスを引き出すように作動するロジックを有し、前記内部アドレスは、前記検査対象メモリ内の前記複数のメモリ要素を有する個々のメモリ要素に対応する、複数のデータ発生器と、
前記データ発生器の出力に配置されたシーケンサであって、前記検査対象メモリへの印加のため前記データ発生器の出力をパケット波形で供給するシーケンサと、
内部アドレスデータのバーストシーケンスを決定するバーストアドレス制御回路と、
を備え、
前記バーストアドレス制御回路が、
シードアドレスを識別するシードアドレスセレクタと、
カウンタと、
信号をインターリーブするために前記パケット列アドレスにおいて所定の内部アドレスを再マッピングするバーストアドレス・ルックアップテーブルであって、該バーストアドレス・ルックアップテーブルが、前記シードアドレスとカウンタ値とに応答して前記内部アドレスのバーストシーケンスを識別する、バーストアドレス・ルックアップテーブルと、
を含む、パターン発生器。
【請求項２】
前記アドレスソースがアルゴリズムパターン発生器を備えた請求項１に記載のパターン発生器。
【請求項３】
前記複数のデータ発生器がパケット列アドレス信号を受け取るように前記アドレスソースの出力に結合され、
前記ロジックが前記パケットアドレスから前記内部アドレスを引き出すよう作動する、
請求項１に記載のパターン発生器。
【請求項４】
前記検査対象メモリが所定のスクランブル化シーケンスに従って列アドレス情報をマッピングするロジックを含み、
前記ロジックが前記所定のスクランブル化シーケンスに関する前記列アドレス情報を逆スクランブルするルックアップテーブルを含む、
請求項１に記載のパターン発生器。
【請求項５】
前記ルックアップテーブルがスクランブルＲＡＭを含む請求項４に記載のパターン発生器。
【請求項６】
前記バーストアドレス・ルックアップテーブルがＲＡＭを含む請求項１に記載のパターン発生器。
【請求項７】
前記シーケンサが前記バーストアドレス制御回路に応答して前記パケット内で前記データ発生器の出力の順序を変更する請求項１に記載のパターン発生器。
【請求項８】
前記データ発生器の各々が、更に、
パケット行アドレスを受け取る行アドレス入力と、
パケット列アドレスを受け取る列アドレス入力と、
パケットバンクアドレスを受け取るバンクアドレス入力と、
含む請求項１に記載のパターン発生器。
【請求項９】
ユーザワークステーションと、
前記ユーザワークステーションに応答するテスタ本体であって、テスト指令を発生する制御ロジックを含む、テスタ本体と、
検査対象メモリに印加するパケットアドレス及びデータ信号を発生するパターン発生器であって、該パターン発生器が、アドレスソース及び該アドレスソースに並列に結合された複数のデータ発生回路を含み、前記データ発生回路は、パケット化したアドレス信号の一部を受け取るロジックであって、前記パケット化したアドレスから前記検査対象メモリのそれぞれの内部アドレスを引き出すように作動するロジックと、前記データ発生回路の出力をパケット化した波形に分配するシーケンサとを有し、前記パターン発生器が、内部アドレスデータのバーストシーケンスを決定するバーストアドレス制御回路を更に含み、前記バーストアドレス制御回路が、シードアドレスを識別するシードアドレスセレクタと、カウンタと、信号をインターリーブするためにパケット列アドレスにおいて所定の内部アドレスを再マッピングするバーストアドレス・ルックアップテーブルを含み、該バーストアドレス・ルックアップテーブルが、前記シードアドレスとカウンタ値とに応答して前記内部アドレスのバーストシーケンスを識別する、パターン発生器と、
前記シーケンサの出力に配置され前記波形をフォーマット化する調整回路と、
前記検査対象メモリに結合し、前記検査対象メモリに信号を駆動し、該検査対象メモリからの信号を比較するように構成されたインタフェース回路と、
を備えた半導体メモリテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、一般に半導体デバイスを検査するための自動検査装置に関し、特にバーストあるいはパケットベース（packet-based）のメモリデバイスを検査するためにメモリテスタにおいて使用するパターン発生器に関する。
【０００２】
発明の背景
ランダムアクセスメモリ（ＲＡＭ）は半導体メモリ市場の最大分野である。多数の種類のＲＡＭメモリの中で、より支配的なメモリタイプの一つはダイナミックＲＡＭ（ＤＲＡＭ）である。ＤＲＡＭは高性能と低コスト特性とによってＰＣおよびワークステーションの主メモリでの大量使用に適するようになっている。
【０００３】
ＤＲＡＭメモリへの、およびそこからのデータ速度を改善しようとして、メモリのメーカはバーストあるいはパケットでメモリコアにおけるセルグループ（群）にアクセスする方法を考案した。例えばラムバスダイレクト（Rambus Direct）ＤＲＡＭ（ＤＲＲＡＭ）のようなこれらのメモリはバーストあるいはパケットベースメモリと称されることが多い。メモリ構造は一般に、デバイス（素子）に対して入力および出力側の双方として二重に作用する複数の入力／出力（Ｉ／Ｏ）ピンを含む。各I／Ｏピンは素子までの、あるいはそこからの所定のバースト長さのそれぞれのパケット信号を受け取ったり、送ったりする。
【０００４】
パケットは一般にデータビットを格納（記憶）するためにメモリにおける位置を指定するアドレスビットを包含したそれぞれの直列ビット波形を含む。各パケットはメモリコアからのセルグループを最初にアドレスするために検査対象デバイス（ＤＵＴ）カラム（列）とロー（行）位置とを識別する単一のパケットアドレスを含む。パケットにおける複数のデータビットは次いでＤＵＴマッピング技法に従って単一のパケットアドレスに関してコアから読み出されたり、あるいはそこに書き込まれる。
【０００５】
従来の1ビット幅のメモリ素子に対する従来のメモリテスタにおいては、テスタのデータ発生器がアドレス情報に従ってＤＵＴに印加すべきデータビットを発生させる。従来のデータ発生器は典型的に単一のビット出力を有し、入力としてデータがＤＵＴにおいてどこに加えるべきかを指示するセルアドレスを必要とする。アルゴリズムパターン発生器は一般に各データビットに対して行および列位置、すなわちアドレスを特定する。次いで、データビットはＤＵＴコアにおける特定されたアドレスに書き込まれ、その後、ＤＵＴから読み出され、予測されるデータと比較されて何らかの故障が発生したか否かを検出する。
【０００６】
1ビット幅を有する従来のメモリ素子に対して、データパターンは物理的なメモリアレイの行および列のアドレスに基づいて直截的な要領で素子に書き込まれる。更に、アドレスおよびデータビットの直列ビット速度は典型的にＤＵＴの作動周波数に対応している。しかしながら、現在では、殆どのＤＲＡＭは16ビット幅である。ラムバスダイレクトＤＲＡＭは８ワードのバースト長を備えた１８ビット幅の部分である、このことは一般的に、ＤＵＴの内部メモリアレイは一時に１４４ビットでアクセスされる（８＊１８＝１４４）ことを意味する。
【０００７】
メモリコアの内部セルを正確に検査するためには、ＤＵＴへの、あるいはそこからのデータの書き込みや読み取りは予測可能で、繰り返し可能な仕方で実行される必要がある。このように、各パケットに対する個々のデータビットはＤＵＴからの実際のものと、予測されるデータ値とを成功裡にテスタが追跡しうるようにするためにコアにおける特定のセルに対応するそれぞれのアドレスを有する必要がある。
【０００８】
パケットベースのメモリを検査するのに使用可能な一解決法はＤＵＴの周波数と適合するアドレス発生器を設けることを必要とする。1ギガヘルツしきい値を上回ると考えられるＲＡＭ素子では、そのようなアドレス発生器は実現が困難である。さらに、データ発生のために発生したアドレスの１つがＤＵＴのアドレスピンに印加したいとユーザが望むアドレスに対応しなければ、テスタは追加のアドレスを発生させる必要が生じる。
【０００９】
上記のように提案された単一の高速アドレス発生器に対する代替的な解決法としては各々がそれぞれアドレス発生器を有する複数のより遅いパターン発生器を並列で設けることである。この解決法に類似の提案がホウサコ他（Housako et al）への米国特許第５，７９６，７４８号に開示されている。周波数Ｌのパターン発生器で作動周波数Ｍを有するメモリを検査するために、Ｎパターン発生器がＭ＝Ｎ×Ｌの関係に従って並列に使用されている。
【００１０】
マルチパターン発生器による解決法は個々の速度が遅いので、実現はより容易であるのは明らかであるが、ハードウエアの量がＮ倍必要である。このことは集積回路におけるゲートの数や回路のサイズを最小化しようとする場合は全く望ましくないことである。更に、単一の高速アドレス発生器による方法と同様、データビットのアドレスの一つがＤＵＴに対して使用可能でなければ、テスタは例えば9番目のアドレスを発生させる必要がある。
【００１１】
前述した双方の方法に関わる別の問題は全てのデータビット・アドレスがＤＵＴに印加される際それらの同期化を保持するためにユーザがソフトウエアをプログラムすることが比較的困難なことである。例えば、ビット「０」に関連した所与のアドレスに対して、「１」から「Ｎ」までのビットに対して単に1個の正当なアドレスがあるのみである。そのようなプログラム化されたパターンをデバッグするのはかなり大変な仕事である。
【００１２】
従来手法の更に別の例が、米国特許第５，８３５，９６９号、欧州特許出願番号第EP-A-０８４７，０６０号および１９９７年1月刊行のTest and Measurement Worldの「Meet Synchronous Memory Test Challenges」という名称の論文に見出される。
【００１３】
必要なことであるが、従来は得られなかったことはパケットベースのメモリ素子の検査において前述したアドレス問題に対する最小のハードウエアによる解決法を提供するメモリテスタである。更に、従来のメモリテスタ構造に対する修正を殆ど行うことなくそのような能力を有するメモリテスタに対する要求がある。更に、ユーザに対して最大の動作上の便宜さを提供しながらパケットベースのメモリ素子を検査する必要性が存在している。本発明によるパケットベースのメモリテスタはこれらの必要性を満足させるものである。
【００１４】
発明の要約
本発明によるパケットベースのメモリテスタはＤＵＴパケットアドレスに関連しているＤＵＴの内部アドレスを識別することに対して最小のハードウエアベースの解決法を提供する独特のパターン発生器を提供する。この解決法は既存のハードウエア設計に対する最小の修正によりこのような能力を提供し、ユーザに対してテスタの動作上の便宜さを最大にする。
【００１５】
前述の利点を実現するために、本発明は、一形態においてパケットベースの検査対象メモリに対してパケットアドレスとデータ信号とを提供するようメモリテスタで使用するパターン発生器を備える。パターン発生器は外部のパケットメモリアドレス信号を発生させるためのアドレスソース（源）を含んでいる。外部パケットメモリアドレス信号は検査対象メモリにおける複数のアドレス可能なメモリ要素を示している。複数のデータ発生器が並列関係で配置され、アドレスソースに結合されてパケットメモリアドレス信号の少なくとも一部を受け取る。データ発生器の各々はパケットアドレスから内部アドレスを引き出すよう作動するロジックを有している。各内部アドレスは検査すべきメモリ内の個々のメモリ要素に対応する。検査すべきメモリに印加するようパケット波形でデータ発生器の出力を分配するようシーケンサがデータ発生器の出力側に配置されている。
【００１６】
本発明は、別の形態において、ユーザワークステーションと該ユーザワークステーションに応答するテスタ本体とを含む半導体メモリテスタからなる。テスタ本体はテスト指令を発生させる制御ロジックと、検査対象メモリに印加するようパケットアドレスとデータ信号とを発生させるパターン発生器とを含む。パターン発生器はアドレスソースと該アドレスソースに対して並列で結合された複数のデータ発生器とを含む。データ発生器はパケットアドレス信号の一部を受け取り、パケットアドレスから検査対象メモリのそれぞれの内部アドレスを引き出すよう動作するロジックを有している。パターン発生器は、更に、データ発生器の出力をパケット波形に分配するシーケンサを含む。波形を形成するためにテスタ本体のシーケンサの出力側に調整回路が配置されている。テストヘッドがテスタ本体に結合され、信号を検査中のメモリを駆動し、そこからの信号と比較するよう検査中のメモリに結合するようにされたインタフェース回路を含む。
【００１７】
更に別の形態において、本発明は、パケットベースのメモリデバイス（素子）を検査するようにされたパターン発生器において使用するデータ発生器を含む。データ発生器はパケットのロー（行）アドレスを受け取る行アドレス入力と、パケットのカラム（列）アドレスを受け取る列アドレス入力およびパケット列アドレスを受け取る入力を有するロジックとを含む。ロジックはパケットアドレスから複数の内部アドレスを引き出すよう作動する。
【００１８】
更に別の形態において、本発明はパケットベースのメモリ素子を検査するようにされたパターン発生器において使用するバーストアドレス制御回路を含む。バーストアドレス制御回路はシード（seed）アドレスを識別するためのシードアドレスセレクタと、カウンタと、信号をインターリーブするためにパケット列アドレスにおける所定の内部アドレスを再マッピングするためのバーストアドレス・ルックアップテーブルとを含む。バーストアドレス・ルックアップテーブルはシードアドレスとカウンタの値とに応答し内部アドレスのバーストシーケンスを識別する。
【図面の簡単な説明】
【００１９】
【図１】本発明のパターン発生器を採用した自動検査システムのブロック線図である。
【図２】本発明の一実施例によるパターン発生器のブロック線図である。
【図３】図２に示すパターン発生器のブロック線図である。
【図４】図３に示すデータ発生器のブロック線図である。
【図５】本発明の第２の実施例によるデータ発生器のブロック線図である。
【００２０】
発明の詳細な説明
本発明は、以下のより詳細な説明と添付図面とを参照すればより良く理解されるであろう。
【００２１】
バーストあるいはパケットメモリデバイスは「パケット」アドレスによりメモリアレイの1列をアドレスし、次いで外部アドレスラインに追加の内部列アドレスを設けることなく所定の仕方で追加の列を自動的にアドレスする能力を提供する。このことによって単一のアドレス信号により多数のメモリ要素を同時にアクセスできるようにし、素子の速度を驚異的に改善する。そのような素子のさらに完璧な説明が、例えば「同期バースト拡張データアウトＤＲＡＭ」（Synchronous Burst Extended Data Out DRAM）という名称の米国特許第５，８１２，４８８号に記載されている。
【００２２】
さて図１を参照すると、本発明の一形態による検査対象デバイス（ＤＵＴ）２９を検査するための自動検査システム１０はテスタ本体１４に結合されたコンピュータベースのユーザワークステーション１２を含む。テスタ本体は制御ロジック１６と、故障処理回路１８と、アドレスおよびデータ信号を発生させるパターン発生器３０とを含む複数のテスタサブシステムを収容している。パターン発生器の出力側に配置された調整回路２０はアドレスおよびデータ信号のタイミングとフォーマット化動作とを実行する。テスタ本体は更に、ＤＵＴに近接して位置したＤＵＴインタフェース２３を含む。ＤＵＴインタフェースはＤＵＴ２９のそれぞれの入力／出力（I／Ｏ）ピン２８への信号を駆動し、およびそこからの信号を検出するようドライバ（駆動）回路２４と比較回路２６とに接続されている。
【００２３】
更に図１を参照すると、本発明のパターン発生器３０はパケットで個々のデータビットに関連した内部アドレスを発生させる確実的なハードウエア解決法を提供する。このことはアドレスソース３２と、該アドレスソースに結合されパケットと関連したデータビットを発生させる複数のデータ発生回路７０とを採用することによって達成される。各データ発生回路はそれぞれのデータビットのためのそれぞれの内部アドレスを引き出すロジック７４（図２）を含む。
【００２４】
さて図２を参照すれば、アドレスソース３２はパケットアドレスをアルゴリズム的に生成し入力アドレスバス３４に沿ってそれを送るためのアルゴリズムパターン発生器（ＡＰＧ）を含む。パケットアドレスはＤＵＴ内の行（Ｘ）、列（Ｙ）およびバンク（Ｚ）位置に関してアルゴリズム的に規定される。アルゴリズムパターン発生器はパケットＸおよびＹのアドレス出力ＭＥＭＰＡＴ＿ＸＹおよびオプションとしてＭＥＭＰＡＴ＿ＤＡＴＡをデータ発生回路７０および故障ベクトルメモリ（ＦＶＭ）３６まで送るための３２ビットの出力を発生させる当該技術分野で周知のロジックを含む。
【００２５】
多くの場合において、パケットにおけるデータビットは種々のシーケンスで順番に配列することができる。パケット化したシーケンス制御（シーケンシング）における変動を許容するために、パターン発生器３０はデータビットの各種のマッピングがＹシードアドレスにおいて発生しうるようにするために（図２において点線で識別されている）バーストアドレス制御回路４０をオプションとして採用している。シードアドレスはパケットにおける最初のデータビットのアドレスである。バーストアドレス制御回路はアドレスソース３２に結合された３個の１６：１マルチプレクサ４４からＹアドレスのシードアドレスを受け取る１２８×６ＲＡＭ４２を含む。内部カウンタ４６がバーストアドレスを追跡するように設けられ、それぞれのリセット指令ライン５０および５２を介して制御装置４８に応答する。カウンタは１００MHzで作動している間に使用するよう「カウントバイツー」（count-by-two）回路５４から入力される「カウントバイツー」（count-by-two）モードを含む。５０ＭＨｚモード回路５６は５５で反転され、その後ＡＮＤゲート５７によって第１のリセット信号によってＡＮＤ処理される５０ＭＨｚモード信号を（選択されると）発生させる。ＡＮＤゲートの出力はＯＲゲート６１に接続されている。ＯＲゲートは第２の入力側として第２のＡＮＤゲート５９からの出力側を含む。第２のＡＮＤゲートはリセット０信号に応答する。ＡＮＤゲート５７および５９、インバータ５５およびＯＲゲート６１は集約してホールド（保持）回路を構成する。ＤＵＴ２９のモードに基づいて、バーストアドレス制御回路４０はＤＤＲインタリーブ処理のためにＹアドレスにおいて再マッピング情報を提供する６ビット出力のＢＡ＿ＲＡＭを発生させる。
【００２６】
更に図２を参照すれば、バーストアドレス制御回路出力およびマルチビットアドレスソース出力、ＭＥＭＰＡＴ＿ＸＹおよびＭＥＭＰＡＴ＿ＤＡＴＡは入力マルチプレクサアレイ６０に亘って分配される。前記アレイは数個のマルチプレクサグループ（群）Ｍ１−Ｍ８からなる。各マルチプレクサ群は、６群の信号ソースに結合された入力接続を個々に含む複数のマルチプレクサを含む。前記ソースはパターンメモリＸＹアドレス信号ＭＥＭＰＡＴ＿ＸＹ，パターンメモリデータ信号ＭＥＭＰＡＴ＿ＤＡＴＡ、バーストアドレス制御回路出力、制御装置４８からの制御出力信号ＳＶＭ＿ＩＮＭＵＸ＿ＣＴＲＬおよびロジック１およびロジック０のためのそれぞれの信号とを含む。入力マルチプレクサアレイは集合的にビットを分配し、いずれのビットがそれぞれの内部ＸおよびＹアドレスバス６２および６４に（Ｍ２群を介して）割り当てられるかを制御する。入力アレイマルチプレクサはまた、いずれのビットが（Ｍ１群を介して）ＤＹスクランブルＲＡＭ７６を、（Ｍ５群を介して）ＸスクランブルＲＡＭ１５０を、（Ｍ６群を介して）ＹクランブルＲＡＭ１５２を、（Ｍ３群を介して）データマルチプレクサＲＡＭ１４２を、（Ｍ４群を介して）指令ＲＡＭ１７１を、（Ｍ７群を介して）ポストトポロジー（ポストトポ：post topo）を、そして（Ｍ８群を介して）出力マルチプレクサＲＡＭ１７８をアドレスするかを選択する。個々のソースは各マルチプレクサに関連した予めプログラム化されたスタティック（静的）レジスタ（図示せず）によって選択される。
【００２７】
図２および図３を参照すれば、パターン発生器３０は４あるいは８のパケットバースト長に対して個々のデータビットを発生させるために４個（あるいはそれ以上）のデータ発生回路７０の並列構成を含む。各データ発生回路はデータ発生器７２と、パケットＸ，Ｙ，Ｚから発生したデータビットに対して内部Ｙアドレスを駆動するＤＹスクランブルＲＡＭ７６を含むロジック７４とを含む。データ発生器はＸアドレスバス６４から直接Ｘアドレス情報を受け取る。パービットバイパス（per-bit bypass）マルチプレクサ７８はＤＹスクランブルＲＡＭ７６の出力とＹアドレスバス６２からのパケットＹアドレスとを受け取る。マルチプレクサ７８の出力はパケットデータビット当り列アドレスを提供するようＤＹアドレスバス８０に沿って関連のデータ発生器７２まで送られる。
【００２８】
特に図４を参照すれば、各データ発生器７２は入ってくるＤＹアドレスバス８０とＸアドレスバス６２からのソース入力を受け取るロジック・ファンクション発生器（ＬＦＧ）８２を含む。一対の３２：１のマルチプレクサ８４および８６は入ってくるソース間で選択し、ＬＦＧのそれぞれＪおよびＫ入力（図示せず）に対するそれぞれの６ビットのスタティックレジスタ８８および９０を介して単一ビットの信号を配分する。ＬＦＧは制御装置４８に位置しているデータセットＲＡＭメモリ９６（図２）からのＬＦＧファンクション選択を介して選択可能な複数のモードに従って作動する。各データ発生器は各発生器がそのロジック・ファンクション、およびその他の発生器から独立した出力および反転を選択しうるようにするデータセットのＲＡＭにおいて独自のフィールドを有している。
【００２９】
ＬＦＧ８２の出力側において、データセットＲＡＭメモリ９６によって提供される制御信号ＤＳ＿ＭＥＭ＿ＤＧ０＿ＯＵＴＰＵＴ＿ＳＥＬに従ってデータビットソースを選択する４：１マルチプレクサ９８がある。ＬＦＧの他にマルチプレクサ９８への入力側におけるその他のソースは一致／パリティ信号およびそれぞれのロジック１およびロジック０ビットを含む。一致／パリティ信号はそれぞれの一致およびパリティ回路１００および１０２から発生し、スタティックレジスタ１０６に結合された一致／パリティマルチプレクサ１０４を介して選択される。マルチプレクサ９８の出力がデータセットＲＡＭメモリ９６からのプレトポインバートビット（pre-topo invert bit）ＤＳ＿ＭＥＭ＿ＤＧ０＿ＩＮＶＥＲＴによりＸＯＲゲート１０８によってＸＯＲされる。次いで、その後ＤＵＴ２９からの捕捉されたデータと比較するためにレジスタ１０９を介してＦＶＭメモリ９７（図２）の第２の部分まで送られる。
【００３０】
更に、図４を参照すると、各データ発生器７２は必要に応じて、トポロジカル（topological）反転ビットを提供するように（点線で示す）トポロジカル反転回路１１０を含む。多くのＤＲＡＭメモリのコア要素がコアにおける所定のメモリ要素に書き込まれたデータビットを反転するのでこのような特徴は重要である。トポロジカル反転回路は、ロジック１およびロジック０に関して検討するときユーザに対して一貫性を維持するためにＤＵＴによる何らかの反転を考慮している。
【００３１】
トポロジカル反転回路１１０はXアドレスＸ＿ＡＤＲ、ＤＹアドレスＤＧ０＿ＤＹ＿ＡＤＲ，およびロジック０並びにロジック１ビットを受け取る３４：１入力マルチプレクサ１１２を含む。マルチプレクサの出力は１０ビット信号をセレクタ１１４に提供し、該セレクタ１１４はまた入力としてトポ（topo）ＲＡＭアドレス発生器１１６からデータバスのトポＲＡＭアドレスを受け取る。ＰＧ＿ＢＵＳＹビットはセレクタ出力のソースを選択するよう作用する。セレクタの出力はマルチモードトポＲＡＭメモリ１２０も１０ビットのアドレス信号を提供するレジスタ１１８に結合されている。入力マルチプレクサからの11番目のビットはレジスタ１２３を介して結合されモード選択ロジック１２２用のモードビットとして機能する。モード選択ロジック１２２は反転セレクタ１２６への制御信号を提供するよう反転されたプログラム化されたモード信号２ＴＯＰＯ＿ＭＯＤＥによりモードビットをＡＮＤするＡＮＤゲート１２４を含む。
【００３２】
出力データビットパス１２８および１３０はマルチモードトポＲＡＭメモリ１２０に結合され、トポＲＡＭからのそれぞれの反転ビットにより使用可能な信号ＤＢ＿ＥＮＡを「ＡＮＤ」するそれぞれＡＮＤゲート１３２および１３４を含む。それぞれＸＯＲゲート１３６および１３８はＡＮＤした出力を受け取り、ＬＦＧ８２からのＸＯＲしたＤＧ＿ＤＡＴＡで反転ビットをＸＯＲするように作用する。それぞれのＸＯＲゲートの出力は特定のデータ発生器７２に対してトポＲＡＭモードに応じて1個あるいは2個のデータビットを提供する。その結果、各データ発生器からの1ビットが４のパケットバーストをサポートし、一方各発生器からの2ビットが８のパケットバーストをサポートする。
【００３３】
再び図２を参照すれば、それぞれのデータ発生器７２によって発生したデータビットはそれぞれのＤＧＤＡＴＡセレクタ１４０に送られる。セレクタはデータマルチプレックス（mux）制御バス１４４を介して１６X１２データマルチプレックスＲＡＭ１４２によって制御される。データマルチプレックスＲＡＭは可能な8個の入力の1個を選択するために3ビットを（各データ発生器に対して１セットで）4セットを発生させる。
【００３４】
従来のＸおよびＹアドレススクランブリングを提供するために、それぞれのＸおよびＹアドレススクランブリング回路１４６および１４８はパターン発生器の入力および出力マルチプレクサアレイ６０と出力インタフェース１６６との間に配置される。スクランブリング回路は、物理的および論理的なＸおよびＹアドレスの間のルックアップテーブルとして作用するそれぞれ２５６ＫＸおよびＹスクランブルＲＡＭS１５０および１５２を含む。スクランブルＲＡＭの出力はスクランブルされた信号をそれぞれＸおよびＹのスクランブルされたアドレスバス１５８および１６０に沿って分配するそれぞれのセレクタ１５４および１５６に接続されている。それぞれのバイパス接続１６２および１６４はスクランブルされていないＸおよびＹアドレス信号をセレクタ１５４および１５６に結合している。
【００３５】
ポスト・トポロジカル反転情報を提供するために、ポスト・トポ（post topo）回路１４１はパターン発生器３０に設けられる。ポスト・トポ回路は一対のＸＯＲゲート１４５に２ビットの出力を提供する８Ｋのポスト・トポＲＡＭ１４３を含む。ＸＯＲゲートはデータ信号ＭＥＭＰＡＴ＿ＤＡＴＡによりポスト・トポＲＡＭの出力に対するＸＯＲ機能を実行する。ＸＯＲした出力は次いで、代替のデータ信号ＡＬＴ＿ＤＡＴＡとして別のパターン発生器モジュールに送られる。
【００３６】
引き続き図２を参照すれば、パターン発生器３０は単一のアドレス（ＡＤＳ）バス１７４（判りやすくするために図２においては個別の８ビットおよび２４ビットバスとして示されている）およびテストヘッドバス１７６に沿って信号を分配する複数の出力アドレスマルチプレクサアレイ１６８、１７０および１７２からなる出力インタフェース１６６を含む。テストヘッドバスは、当該技術分野で周知の領域故障ラッチ（ＲＦＬ：region fail latch）に対して都合良く設けられる。テストヘッドセレクタアレイ１６８は、個々の入力としてそれぞれの交互のテストヘッド信号ＡＬＴ＿ＴＨ＿ＢＵＳ、ＤＧデータ信号、スクランブルされたＸおよびＹアドレス信号、ポスト・トポ信号、交互の反転信号、ロジック０およびロジック１信号を受け取る１６個の５８：１マルチプレクサの1群からなる。入力はテストヘッドバス１７６に対する１６ビットの出力を発生させるために予めプログラム化されたスタティックレジスタ（図示せず）によってテストヘッドセレクタアレイ１６８を通してシーケンス制御される。
【００３７】
ＡＤＳバス１７４に対して、テストヘッドセレクタアレイ１６８と類似の上側および下側のマルチプレクサアレイ１７０および１７２が各種の出力信号を分配するために採用されている。上側ＡＤＳマルチプレクサアレイ１７０は予めプログアム化されたスタティックレジスタ（図示せず）に従ってＡＤＳバスの上側８ビットを分配する。上側のマルチプレクサアレイへの入力側は交互のテストヘッド信号を除いてテストヘッドセレクタアレイにより識別したものと類似である。更に、上側および下側のマルチプレクサアレイはＡＤＳバス１７４に指令パケットデータを提供する指令ＲＡＭ１７１からの入力を含む。下側のＡＤＳセレクタアレイ１７２は他のセレクタアレイと類似であり、３２ビットのＡＤＳバスの下側の２４ビットを発生するよう２４個の５２：１マルチプレクサを採用している。上側のセレクタとは相違して、下側のＡＤＳセレクタは６４ディープ（深さ）出力マックスＲＡＭ１７８からのソースセレクトビットに応答する。マックスＲＡＭの出力は6ビットの２４セットに分解され、各ビットはＡＤＳバスの下側部分（最後の２４ビット）を選択するために1個の５２：１マルチプレクサまで進行する。ＡＤＳバスはＦＶＭ１７７の第３の部分に結合されている。
【００３８】
動作の前に、ＤＵＴ２９はＤＵＴインタフェース２３を介してテストヘッドドライバ２４と比較回路２６に接続される。検査されているＤＵＴのタイプに応じて、ＤＵＴの各ピンに対する所定の検査制御、アドレスおよびデータ信号からなる検査プログラムが制御ロジック１６にロードされ、ユーザワークステーション１２を介してモニタされる。
【００３９】
動作において、図１を参照すれば、制御ロジック１６はＤＵＴ２９に印加するためにアドレスおよびデータ信号を発生するようパターン発生器３０を起動させるためのプログラム化された指令のシーケンスを実行する。一般に、パターン発生器は数学的にアドレスソース３２を用いてパケットアドレスを生成する。次いで、パケットアドレスからの選択されたビットはデータ発生回路７２の並列構成を介して送られ、各パケットアドレスに関連した複数のデータビットを発生させる。
【００４０】
より詳細には、図２および図３を参照すると、パターン発生器３０は先ずアルゴリズム的に発生したパケットアドレスＭＥＭＰＡＴ＿ＸＹを入力マルチプレクサアレイ６０に亘って分配することによって作動する。パケットアドレスはまたシ−ドアドレスマルチプレクサ４４を介してＦＶＭ３６の第１の部分およびバーストアドレス制御回路４０まで送られる。
【００４１】
バーストアドレス制御回路４０はバーストアドレスＲＡＭ４２へ入力するためにパケットシードアドレスを識別する。カウンタ４６は一旦シードアドレスが検出されると計数を開始する。シードアドレスに関連した計数の処理はＤＵＴ２９の作動モードによって決定される。例えば、ＤＵＴは当該技術分野で周知のようにインターリーブモードあるいはリニアモードでよい。いずれの場合でも、バーストアドレス制御回路によってＹアドレスを再マッピングすることが必要とされる場合が多い。インターリーブモードにおいて、典型的なケースは検査中のＲＡＭが下記する表に示すように各内部アドレス場所（すなわち、フレーム）に対してインターリーブ計数によりシードアドレスにＸＯＲ処理される。
【００４２】
【表１】
0005209770.tif 000002
【００４３】
リニアモードのデバイスに対して、シードアドレスはパケットの開始アドレスを検出する。次いで、内部アドレスが以下の表に示すようにパケットの各ビットに対してインクリメント（増分）される。
【００４４】
【表２】
0005209770.tif 000003
【００４５】
バーストアドレス制御回路４０によって発生した再マッピングのパケットアドレス出力は次いで、入力マルチプレクサアレイ６０に亘るソース入力として分配される。
【００４６】
データ発生器７２に対する内部アドレスを識別するために、ロジック７４は第１のマルチプレクサ群Ｍ１の出力からパケットＸＹ情報を受け取る。ＸＹ情報はパケットアドレスに関連したＤＵＴの内部アドレスを出力するデータ発生スクランブルＲＡＭ７６をアドレス（アドレス指定）する。内部アドレスは予測されるＤＵＴマッピング技術と一致したＤＹＲＡＭを予めプログラム化することによって引き出される（誘導される）。パービットバイパスマルチプレクサ７８は、Ｙアドレスバス６２上のＹアドレス情報を用いて、ＤＹＲＡＭによって発生した誘導内部アドレスをシーケンス制御する。
【００４７】
ＤＹ内部アドレスは次いでロジック７４からＤＹアドレスバス８０（図４）を介してデータ発生器７２まで通される。ＸアドレスとＤＹアドレスとの信号はトポロジカル反転回路１１０およびロジックファンクション発生器８２に分配される。次いで、ロジックファンクション発生器は4ビットモードの選択信号ＤＳ＿ＭＥＭ＿ＤＧ０＿ＬＦＧ＿ＦＣＮ＿ＳＥＬによってセットされたファンクション（関数）に従ってアドレス情報を処理する。モード選択は１ビットのＪおよびＫ入力においてどのロジックファンクション（機能）が実行されるかを決定する。1ビットの結果は以下の表に基づいている。
【００４８】
【表３】
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【００４９】
ＬＦＧ出力は次いで、ソース選択マルチプレクサへの入力ソースとして使用され、プレトポ反転ビットＤＳ＿ＭＥＭ＿ＤＧ０＿ＩＮＶＥＲＴによりＸＯＲされる。その結果の出力は引き出されたＤＹアドレスへ印加するデータビットを含む。データビット出力は第２のＦＶＭ部分９７に記憶され、発生した反転ビットによってＸＯＲ処理すべくそれぞれのＸＯＲゲート１３６および１３８に分配される。
【００５０】
トポロジカル反転回路１１０は、また、ＸおよびＤＹアドレスを受け取り、それらを入力マルチプレクサ１１２を介してシーケンス制御する。順番に配列された（シーケンス制御された）アドレス情報はトポＲＡＭアドレス発生器１１６からのトポＲＡＭアドレス情報と対にされ、セレクタ１１４を介してアドレスレジスタ１１８に分配される。レジスタは次いで、マルチモードトポＲＡＭメモリ１２０への１０ビットのトポＲＡＭアドレスを生成し、マルチモードトポＲＡＭメモリ１２０はデータ発生器７２用の反転ビットを提供する。ＲＡＭはそれぞれのＹおよびＤＹアドレスバス６２および８０に基づく反転ビットを発生させるよう構成可能なルックアップテーブルとして作用する。トポＲＡＭ構成のモードをプログラミングすることはデータバス（図示せず）を介して達成される。プログラミングはＲＡＭが１個あるいは２個の反転ビットを生成するか否かを規定し、対応してＲＡＭを（２個の出力ビットに対して）１Ｋディープの、あるいは（１個の出力ビットに対して）２ＫディープとしてＲＡＭを構成する。
【００５１】
トポＲＡＭビットは、次いで、最終的にＸＯＲゲート１３６および１３８によってＬＦＧデータビットを用いてＸＯＲするようにそれぞれのデータパス１２８および１３０に沿って出力される。
【００５２】
図２を再び参照すれば、データビットはデータマルチプレックスＲＡＭ１４２によって決定されてパケットを出力マルチプレクサアレイ１６６に適正な順序で配列するようそれぞれのＤＧＤＡＴＡに送られる。データビットはテストヘッドセレクタアレイ１６８を介してテストヘッドバス１７６に、ＡＤＳセレクタ１７０および１７２によってＡＤＳバス１７４に分配される。
【００５３】
さて図１を参照すれば、パターン発生器３０によって発生したアドレスとデータ信号とは次いで、ＤＵＴ信号フォーマットと適合するようアドレスおよびデータ信号をフォーマット化し、かつ修正する調整回路２０に送られる。発生したアドレスおよびデータ信号は、また、後に同じアドレス位置におけるＤＵＴからの捕捉されたデータ信号と比較するためにＦＶＭ（図２）１７７に記憶される。
【００５４】
フォーマット化されたパケットアドレスとデータ信号とは次いで、ドライバ回路２４によってＤＵＴ２９の適切なメモリ要素に印加される。個々のメモリ要素はパケットアドレスとＤＵＴマッピング方法に従ってＤＵＴによってロードされる。当業者はＤＵＴマッピング技術に基づいて各パケットにおける個々のデータビットのための内部アドレスを引き出すことによって、テスタはＦＶＭ１７７における実際のメモリ要素の追跡を維持することができることを認識するであろう。
【００５５】
ＤＵＴに書き込まれたデータビットはＤＵＴからのそれぞれのパケットアドレスによって識別されたデータのパケットを捕捉している比較回路２６と比較されてＤＵＴからその後読み取られる。捕捉されたパケット信号は故障処理回路１８まで送られ、そこで前記信号はパターン発生器からの再発生したアドレスおよびデータ信号に比較される。もし捕捉されたデータ信号が予測される値と適合すれば、ＤＵＴの対応するメモリ要素が実行された特定の検査に対して許容されうるものと見なされる。
【００５６】
さて図５を参照すると、本発明の第２の実施例によるデータ発生器に使用するロジック回路２００は、パケットＹアドレスから内部Ｙアドレスを引き出すのに必要とされるメモリの量を最小とし、ロジック回路は６ビットの入力を比較的小型の６４ｘ１６ＲＡＭ２０４に発生させる６個の５０：１マルチプレクサ２０２の第１のアレイを含む。ＲＡＭは、内部Ｙアドレスを引き出すのに必要とされる情報の量を最小にするようＹアドレス不連続性に関する情報を記憶する。ＲＡＭの出力は、１６ビットの内部Ｙアドレスを出力する第２のマルチプレクサアレイ２０８の出力を用いてＸＯＲゲート２０６によってＸＯＲ処理される。
【００５７】
ＤＧＹアドレス出力を提供するＲＡＭを使用する第１の実施例に開示のロジック７４とは相違して、第２の実施例に採用されているＲＡＭは、所定の基準に基づいてＹアドレスを反転するときを単に指示するだけである。ＲＡＭの幅はＤＧＹアドレスの幅によって決められる。他方、ＲＡＭの深さはいかに多くの不連続があるかによって決められる。不連続性の例は以下のような場合を含む。
【００５８】
（１）アレイの半分が他の半分のミラー（対称形）であり、それ（その軸における最上位ビット）を記述するのに１ビット必要
（２）列のラインがアレイの半分下方へツイスト（ねじれ）し、それ（Ｘアドレスの最上位ビット）を記述するのに１ビット必要
（３）アレイの半分下方にツイストされた２列ビットで、それ（Ｘアドレスの最上位ビット）を記述するのに１ビット必要
（４）アレイを半分下方にツイストされた４列ビットで、それ（ＸアドレスのＭＳＢ及びＹアドレスの２ＬＳＢ）を記述するのに３ビット必要。
【００５９】
最後のケースは同じデータ発生器が全ての４ビットを書き込み、あるいは換言すれば、４ビットの中の１ビットのみがパケット毎に書き込まれる。もし４ビット全てが同じパケットに書き込まれるとすれば、１ビットのみが必要であり、４ビット位置のデータ発生器がアドレス指定されているビット位置を記述する２個の出力ビットが必要とされる。
【００６０】
当業者は本発明によって提供される多くの利益や利点を認識するであろう。そのうち顕著に重要なことはデータ発生器ロジックを使用することによりパケットアドレスから内部列アドレスを引き出すのに必要なハードウエアが最小であることである。このことは比較的少ない従来のアドレスソースの実行を可能とするのみならず、データ発生器構造に対する従来のテスタの何らかの必要な修正を最小とすることである。
【００６１】
本発明を好適実施例に関して特に示し、説明してきたが、当業者には本発明の精神や範囲から逸脱することなく形態および細部において各種の変更が可能なことが理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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