(57)【特許請求の範囲】
【請求項１】
受信機回路であって、
ゲートが共通接続され、入力信号を増幅するための複数の増幅トランジスタと、
複数の制御トランジスタであって、前記複数の制御トランジスタのそれぞれは、前記複数の増幅トランジスタの１つに接続され、各制御トランジスタは、前記制御トランジスタのゲートで独立した制御信号を受信し、かつ前記複数の増幅トランジスタのそれぞれの独立した動作を提供するように、前記複数の増幅トランジスタの１つに出力し、動作状態の前記複数の増幅トランジスタの数は、前記受信機回路のトランジスタ幅に対応する、複数の制御トランジスタと、
前記複数の増幅トランジスタおよび前記複数の制御トランジスタの動作を模擬する回路を含むバイアス生成回路であって、前記バイアス生成回路は、それぞれのゲートで前記独立した制御信号を受信する第１の組のトランジスタと、ＲＦ基準バイアス電流入力を受信し、かつ前記複数の増幅トランジスタへＲＦバイアス制御電圧を出力する第２の組のトランジスタとを含み、前記ＲＦバイアス制御電圧は、前記トランジスタ幅の値に対応し、前記第１の組のトランジスタは前記制御トランジスタと同数である、バイアス生成回路と、
を備え、
前記独立した制御信号および前記ＲＦ基準バイアス電流入力は、独立して調節可能である、受信機回路。
【請求項２】
前記複数の制御トランジスタのそれぞれのソースは、前記複数の増幅トランジスタの１つのドレインに接続される、請求項１に記載の受信機回路。
【請求項３】
前記複数の増幅トランジスタの出力信号をダウンコンバートするために、前記複数の増幅トランジスタの出力に結合されたミキサ回路をさらに備える、請求項１または２に記載の受信機回路。
【請求項４】
増幅されたＲＦ入力信号が、雑音指数および線形性要件を実質的に満たすかどうか決定するために、前記増幅されたＲＦ入力信号を評価するプロセッサをさらに備え、前記増幅されたＲＦ入力信号が、前記雑音指数および前記線形性要件を実質的に満たさないなら、前記プロセッサは、前記独立した制御信号または前記ＲＦ基準バイアス電流入力を再調整する、請求項１から３のいずれか一項に記載の受信機回路。
【請求項５】
前記複数の増幅トランジスタおよび前記複数の制御トランジスタを含む第１の誘導回路と、
第２の誘導回路であって、
ゲートが共通接続され、前記第１の複数の増幅トランジスタの出力を受信する第２の複数の増幅トランジスタと、
第２の複数の制御トランジスタであって、前記第２の複数の制御トランジスタのそれぞれは、前記第２の複数の増幅トランジスタの１つに接続され、各第２の制御トランジスタは、前記第２の制御トランジスタのゲートで独立した制御信号を受信し、かつ前記第２の複数の増幅トランジスタのそれぞれの独立した動作を提供するように、前記第２の複数の増幅トランジスタの１つに出力し、動作状態の前記第２の複数の増幅トランジスタの数は、前記受信機回路の前記トランジスタ幅に対応する、第２の複数の制御トランジスタと、
を含む、第２の誘導回路と、
をさらに備え、
前記第２の複数の増幅トランジスタの利得の調整は、前記第１の誘導回路および前記第２の誘導回路のインダクタンスを調整する、請求項１から４のいずれか一項に記載の受信機回路。
【請求項６】
前記複数の制御トランジスタおよび前記第２の複数の制御トランジスタは、同一の独立した制御信号を受信する、請求項５に記載の受信機回路。
【請求項７】
前記第１の誘導回路の入力インピーダンスの実数成分は、前記複数の増幅トランジスタの相互コンダクタンスの関数であり、かつ前記トランジスタ幅に基づき変化し、前記入力インピーダンスの虚数成分は、前記複数の増幅トランジスタと直列に接続されたインダクタを用いて消去される、請求項５または６に記載の受信機回路。
【請求項８】
前記入力インピーダンスは、前記第２の複数の増幅トランジスタの相互コンダクタンスを、前記複数の増幅トランジスタの相互コンダクタンスに実質的に一致するように調整することによって実質的に一定に維持される、請求項７に記載の受信機回路。
【請求項９】
前記入力インピーダンスは、前記複数の増幅トランジスタの前記トランジスタ幅の調整と同一の比率でソース縮退インダクタンスを調整することによって、実質的に一定に維持される、請求項７または８に記載の受信機回路。
【請求項１０】
受信機の動作特徴を調整する方法であって、
無線周波数（ＲＦ）入力信号を受信することと、
前記ＲＦ入力信号が雑音指数および線形性要件を実質的に満たすかどうか決定するために、前記ＲＦ入力信号の信号品質を評価することと、
前記ＲＦ入力信号の前記評価に基づき前記受信機の利得を調整することであって、前記受信機の利得の調整が、前記受信機の利得を制御するために前記受信機内の複数の増幅トランジスタのそれぞれの独立した動作を提供するよう、前記複数の増幅トランジスタの１つにそれぞれ出力する制御トランジスタのゲートで独立した制御信号を受信することを含み、動作状態の前記複数の増幅トランジスタの数は、前記受信機回路のトランジスタ幅に対応することと、
前記受信機回路の前記トランジスタ幅に基づき、かつ前記独立制御信号とは無関係にバイアス電流を調整することと、
調整された利得および調整されたバイアス電流値を使用して前記ＲＦ信号を増幅することと、
前記増幅されたＲＦ入力信号を出力することとを含み、
前記バイアス電流を調整することが、第１の組のトランジスタのそれぞれのゲートで前記独立した制御信号を受信することと、第２の組のトランジスタでＲＦ基準バイアス電流入力を受信することと、前記複数の増幅トランジスタへＲＦバイアス制御電圧を出力することとを含み、前記ＲＦバイアス制御電圧は、前記トランジスタ幅の値に対応し、前記第１の組のトランジスタは前記制御トランジスタと同数である、方法。
【請求項１１】
前記増幅されたＲＦ入力信号が、前記雑音指数および前記線形性要件を実質的に満たすかどうか決定するために、前記増幅されたＲＦ入力信号を評価することをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記増幅されたＲＦ入力信号が、前記雑音指数および前記線形性要件を実質的に満たさないなら、前記受信機の前記利得または前記バイアス電流を再調整することをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記増幅されたＲＦ入力信号をダウンコンバートすることをさらに含む、請求項１１または１２に記載の方法。
【請求項１４】
誘導縮退された低雑音信号増幅器であって、
第１の誘導回路であって、
ゲートが共通接続され、入力信号を増幅するための第１の複数の増幅トランジスタと、
第１の複数の制御トランジスタであって、前記第１の複数の制御トランジスタのそれぞれは、前記第１の複数の増幅トランジスタの１つに接続され、各第１の制御トランジスタは、前記第１の制御トランジスタのゲートで独立した制御信号を受信し、かつ前記第１の複数の増幅トランジスタのそれぞれの独立した動作を提供するように、前記第１の複数の増幅トランジスタの１つに出力し、動作状態の前記第１の複数の増幅トランジスタの数は、前記受信機回路の前記トランジスタ幅に対応する、第１の複数の制御トランジスタと、
を含む、第１の誘導回路と、
第２の誘導回路であって、
ゲートが共通接続され、前記第１の複数の増幅トランジスタの出力を受信する第２の複数の増幅トランジスタと、
第２の複数の制御トランジスタであって、前記第２の複数の制御トランジスタのそれぞれは、前記第２の複数の増幅トランジスタの１つに接続され、各第２の制御トランジスタは、前記第２の制御トランジスタのゲートで独立した制御信号を受信し、かつ前記第２の複数の増幅トランジスタのそれぞれの独立した動作を提供するように、前記第２の複数の増幅トランジスタの１つに出力し、動作状態の前記第２の複数の増幅トランジスタの数は、前記受信機回路の前記トランジスタ幅に対応する、第２の複数の制御トランジスタと、
を含む、第２の誘導回路と、
前記第１の複数の増幅トランジスタおよび前記第１の複数の制御トランジスタの動作を模擬する回路を含むバイアス生成回路であって、前記バイアス生成回路は、それぞれのゲートで前記独立した制御信号を受信する第１の組のトランジスタと、ＲＦ基準バイアス電流入力を受信し、かつ前記第１の複数の増幅トランジスタへＲＦバイアス制御電圧を出力する第２の組のトランジスタとを含み、前記ＲＦバイアス制御電圧は、前記トランジスタ幅の値に対応し、前記第１の組のトランジスタは前記第１の制御トランジスタと同数である、バイアス生成回路と、
を備え、
前記第２の複数の増幅トランジスタの利得の調整は、前記第１の誘導回路および前記第２の誘導回路のインダクタンスを調整する、誘導縮退された低雑音信号増幅器。
【請求項１５】
前記第１の複数の制御トランジスタおよび前記第２の複数の制御トランジスタは、同一の独立した制御信号を受信する、請求項１４に記載の誘導縮退された低雑音信号増幅器。
【請求項１６】
前記第１の誘導回路の入力インピーダンスの実数成分は、前記第１の複数の増幅トランジスタの相互コンダクタンスの関数であり、かつ前記トランジスタ幅に基づき変化し、前記入力インピーダンスの虚数成分は、前記第１の複数の増幅トランジスタと直列に接続されたインダクタを用いて消去される、請求項１４または１５に記載の誘導縮退された低雑音信号増幅器。
【請求項１７】
前記入力インピーダンスは、前記第２の複数のトランジスタの利得を、前記第１の複数の増幅トランジスタの利得に実質的に一致するように調整することによって実質的に一定に維持される、請求項１６に記載の誘導縮退された低雑音信号増幅器。
【請求項１８】
前記入力インピーダンスは、前記第１の複数の増幅トランジスタの相互コンダクタンスの調整と同一の比率でソース縮退インダクタンスを調整することによって、実質的に一定に維持される、請求項１６または１７に記載の誘導縮退された低雑音信号増幅器。
【請求項１９】
前記第１の複数の増幅トランジスタの相互コンダクタンスの調整は、前記第１の複数の増幅トランジスタのトランジスタ幅を調整することを含む、請求項１６、１７または１８に記載の誘導縮退された低雑音信号増幅器。
【請求項２０】
前記第１の誘導回路および前記第２の誘導回路の動作を模擬する回路を含むバイアス生成回路をさらに備え、前記バイアス生成回路は、前記独立した制御信号およびＲＦバイアス電流入力を受信し、かつ前記第１の複数の増幅トランジスタおよび前記第２の複数の増幅トランジスタへＲＦバイアス電圧を出力し、前記ＲＦバイアス電圧は、前記トランジスタ幅の値に対応する、請求項１５から１９のいずれかに記載の誘導縮退された低雑音信号増幅器。
【請求項２１】
前記バイアス電流を調整することは、前記受信機回路の前記トランジスタ幅を提供するために前記複数の増幅トランジスタおよび前記制御トランジスタの模擬動作を含む、請求項１０に記載の方法。
【請求項２２】
前記バイアス電流を調整することは、
第２の複数の増幅トランジスタのそれぞれの独立した動作を提供するよう、前記受信機内の前記第２の複数の増幅トランジスタの１つにそれぞれ出力する第２の制御トランジスタのゲートで前記独立した制御信号を受信することと、
前記第２の複数の増幅トランジスタでＲＦ基準電流を受信することと、
前記バイアス電流を前記第２の複数の増幅トランジスタから前記複数の増幅トランジスタへ出力することと、を含む、請求項１０に記載の方法。
【請求項２３】
前記バイアス電流を調整することは、前記受信機回路を模擬する模擬回路のトランジスタ幅に基づき前記バイアス電流を調整することを含む、請求項１０に記載の方法。
【請求項２４】
前記受信機の前記利得を調整することは、第１の誘導回路および第２の誘導回路のインダクタンスを調整することを含み、
前記第１の誘導回路は、前記複数の増幅トランジスタおよび前記複数の制御トランジスタを含み、
前記第２の誘導回路は、ゲートが共通接続され、前記第１の複数の増幅トランジスタの出力を受信する第２の複数の増幅トランジスタと、第２の複数の制御トランジスタであって、前記第２の複数の制御トランジスタのそれぞれは、前記第２の複数の増幅トランジスタの１つに接続され、各第２の制御トランジスタは、前記第２の制御トランジスタのゲートで独立した制御信号を受信し、かつ前記第２の複数の増幅トランジスタのそれぞれの独立した動作を提供するように、前記第２の複数の増幅トランジスタの１つに出力し、動作状態の前記第２の複数の増幅トランジスタの数は、前記受信機回路の前記トランジスタ幅に対応する、第２の複数の制御トランジスタと、を含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その内容の全てが参照によって本出願に組み込まれる、２００９年５月２７日に出願された出願番号１２２５／ＣＨＥ／２００９を有するインドにおいて出願された対応する特許出願に対する３５Ｕ．Ｓ．Ｃ．§１１９（ｄ）の下の優先権を主張する。
【背景技術】
【０００２】
無線通信は、広範囲にわたる可能な用途で、現代社会における日常生活に不可欠な側面になった。用途にかかわらず、無線送信機と無線受信機との間の明瞭な通信が望ましいことがある。どれだけ明瞭な無線通信であるかは、信号強度、装置の雑音、および干渉パワーを含む多数の要因に依存することがある。無線受信機は、受信信号強度、装置の雑音、および干渉パワーに関する最悪ケースのシナリオを満足するようにしばしば設計される。そのように、受信機構成要素の過剰な設計は、一般的であり、チャネル状態がより良好なときにパワーの消費を結果として生じる。これは、パワー最適化が改善され得る領域を提示する。
【０００３】
無線受信機回路設計において、高増幅器利得線形性および最小雑音指数も望ましいことがある。雑音は、電子装置および構成要素の望ましくない産物である。雑音指数に関する１つの測定基準は、雑音係数であり、雑音係数は、どれだけ多くの雑音が、増幅プロセスの間に増幅されるべき信号に導入されるかの尺度である。雑音係数は、入力信号の信号雑音比（ＳＮＲ）の、増幅された出力信号のＳＮＲに対する比であり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高線形性を有する無線受信機増幅器は、適用される利得を制御するための能力を示す。例えば、入力信号は、振幅を除いて信号を決して修正しないように線形方法で増幅され得る。理想的な増幅器は、完全に線形の装置であるが、現実の増幅器は、所定の実際の制限内でのみ線形である。増幅器に対する入力信号が増加するとき、増幅器のある部品が、飽和になりかつより大きい出力を生成できない点に到達するまで、増幅された出力信号も増加する。これは、一般的にクリッピングとして呼ばれ、歪みを結果として生じる。増幅器は、例えば過剰な歪みの代わりに利得における低減を発生させる制御された方法で、クリッピングを扱うように設計され得る。
【課題を解決するための手段】
【０００５】
一実施形態において、入力信号を増幅するために直列に接続された複数の増幅トランジスタを含む受信機回路が提供される。受信機回路は、複数の制御トランジスタも含み、各制御トランジスタは、複数の増幅トランジスタの１つに接続される。各制御トランジスタは、制御トランジスタのゲートで独立した制御信号を受信し、かつ各複数の増幅トランジスタの独立した動作を提供するように、増幅トランジスタの１つに出力する。動作状態の複数の増幅トランジスタの数は、受信機回路のトランジスタ幅に対応する。受信機回路は、複数の増幅トランジスタおよび複数の制御トランジスタの動作を模擬する回路を含むバイアス生成回路も含む。バイアス生成回路は、独立した制御信号およびＲＦバイアス電流入力を受信し、トランジスタ幅の値に対応する複数の増幅トランジスタへＲＦバイアス電圧を出力する。独立した制御信号およびＲＦバイアス電流入力は、独立して調節可能である。
【０００６】
他の実施形態において、無線周波数（ＲＦ）入力信号を受信し、ＲＦ入力信号が、雑音指数および線形性要件を実質的に満足するかどうかを決定するために、ＲＦ入力信号の信号品質を評価し、かつ受信機の利得を制御するために各複数の増幅トランジスタの独立した動作を提供するように、受信機内の複数の増幅トランジスタの１つにそれぞれ出力する制御トランジスタのゲートで独立した制御信号を受信することによって、ＲＦ入力信号の評価に基づき受信機の利得を調整する、受信機の動作特徴を調整する方法が提供される。動作における複数の増幅トランジスタの数は、受信機回路のトランジスタ幅に対応する。方法は、独立した制御信号とは無関係に受信機回路のトランジスタ幅に基づきバイアス電流を調整し、調整された利得および調整されたバイアス電流値を用いてＲＦ入力信号を増幅し、かつ増幅されたＲＦ入力信号を出力することも含む。
【０００７】
さらに他の実施形態において、第１の誘導回路および第２の誘導回路を含む誘導縮退された低雑音信号増幅器が提供される。第１の誘導回路は、直列に接続され、入力信号を増幅するための第１の複数の増幅トランジスタと、それぞれ第１の複数の増幅トランジスタの１つに接続される第１の複数の制御トランジスタとを含む。各第１の制御トランジスタは、第１の制御トランジスタのゲートで独立した制御信号を受信し、かつ各第１の増幅トランジスタの独立動作を提供するように第１の増幅トランジスタの１つに出力する。動作における第１の複数の増幅トランジスタの数は、受信機回路のトランジスタ幅に対応する。第２の誘導回路は、直列に接続され、第１の複数の増幅トランジスタの出力を受信する第２の複数の増幅トランジスタと、それぞれ第２の複数の増幅トランジスタの１つに接続される第２の複数の制御トランジスタとを含む。各第２の制御トランジスタは、第２の制御トランジスタのゲートで独立した制御信号を受信し、かつ各第２の複数の増幅トランジスタの独立動作を提供するように、第２の増幅トランジスタの１つに出力する。動作状態の第２の複数の増幅トランジスタの数は、受信機回路のトランジスタ幅に対応し、第２の複数の増幅トランジスタの利得を調整することにより、第１の誘導回路および第２の誘導回路のインダクタンスを調整する。
【０００８】
前述の概要は、例示するだけであり、いずれにも制限することを意図しない。例示態様、実施形態、および前述された特徴に加えて、さらなる態様、実施形態、および特徴が、図面および以下の詳細な記載を参照して明らかになる。
【図面の簡単な説明】
【０００９】
【図１】低雑音増幅器およびミキサを含む例示的回路のブロック図である。
【図２】抵抗入力整合および低供給電圧動作を有する、図１の例示的折り畳みカスコード低雑音増幅器およびミキサの概略図である。
【図３】図２に示されるなどの折り畳みカスコード低雑音増幅器回路との抵抗入力整合のための例示的バイアス生成回路の概略図である。
【図４】図１の回路で使用され得る例示的インピーダンス整合誘導縮退された低雑音増幅器回路の概略図である。
【図５】図１の回路でも使用され得るインピーダンス整合誘導縮退された低雑音増幅器のための例示的バイアス生成回路の概略図である。
【図６】図４に示されるなどの単純化されたインピーダンス整合回路の概略図である。
【図７】図１の回路を用いる受信機の動作特徴を調整するための例示的機能ステップを含む例示的フローチャートを示す。
【図８】ＲＦ入力信号を連続してまたは周期的に評価し、かつ図２に示されるなどの低雑音増幅器への制御入力を適合する例示的受信機回路を示す。
【図９】図７の方法を実施するように構成された例示的計算装置を示す。
【発明を実施するための形態】
【００１０】
以下の詳細な記載においては、本明細書の一部を形成する添付の図面を参照する。図において、内容が他の方法で指示されないなら、類似の符号は、一般的に類似の構成要素を同定する。詳細な記載、図面、および請求項において記載される例示的な実施形態は、制限することを意味するものではない。本明細書に提示される主題の趣旨または範囲から逸脱することなく、他の実施形態が使用されることができ、他の変更が行われることができる。本明細書に全体的に記載されかつ図に示されるように、本開示の態様は、異なる構成の様々な変形例で構成され、置き換えられ、組み合わせられ、分離され、かつ設計され、それらの全ては、本明細書において明確に意図されることは容易に理解される。
【００１１】
以下の実施形態は、変化するパワー消費の期間の間に、低雑音増幅器およびミキサの線形性および雑音指数の制御を可能にするシステムを提供することができる。システムは、回路のための２つの制御ノブを含み、一方の制御ノブは、トランジスタ幅を変更するために入力を受信し、かつ他方の制御ノブは、バイアス電流を変更するために入力を受信する。これらの２つの制御ノブは、独立した態様で雑音指数および線形性の２つの設計パラメータを設定することができる。
【００１２】
システムは、例えば、受信信号強度、装置の雑音、および干渉パワーに関する最悪の場合の仕様を常に満たすように構成されるよりむしろ、現在または存在する動作状態に従って構成され得る。受信信号パワーおよび干渉変化に関する信号状態の場合、システムは、例えばパワー消費を最小化することができる。
【００１３】
図１は、低雑音増幅器１０２およびミキサ１０４を有する例示的な受信機回路１００のブロック図を示す。この例示的実施形態の低雑音増幅器１０２は、入力Ａ０、Ａ１、Ａ２、およびＡ３と、電圧ＲＦ入力およびＲＦＢＩＡＳとを入力する。ＲＦ入力は、アンテナ（図示されず）を通してまたはアンテナを介して受信される無線周波数信号である。低雑音増幅器１０２は、本明細書でより詳細に議論されるように入力Ａ０−Ａ３に基づきＲＦ入力を選択的に増幅する。低雑音増幅器１０２によるＲＦ入力の選択的増幅の後で、ミキサ１０４は、信号を受信する。
【００１４】
概して、低雑音増幅器１０２は、受信信号に利得を適用するためにトランジスタを含む。利得を適用することによって、トランジスタは、ＲＦ入力信号の信号雑音比（ＳＮＲ）を改善する。この例示的な実施形態において、入力Ａ０−Ａ３は、ＲＦ信号を増幅するために使用されるトランジスタの数を決定し、従って、入力Ａ０−Ａ３は、ＲＦ入力のＳＮＲがどれだけ改善するかを効果的に制御する。ＲＦ入力信号が、かなりクリーンであり、多くの干渉を含まないなら、雑音指数要件を満たすために、より少ない数のトランジスタしか必要ではない。しかしながら、ＲＦ入力に雑音が多いなら、同一の雑音指数要件を満たすために、より多くの数のトランジスタが必要であり得る。典型的な雑音指数要件が、使用される受信機の種類に依存するが、ＺｉｇＢｅｅ受信機のＬＮＡに関する雑音指数要件の１つの特定の実施例は、典型的に約７〜８ｄＢの範囲にある。
【００１５】
図２は、本開示に従って、ミキサ１０４に結合される低雑音増幅器（ＬＮＡ）１０２を含む回路１００の概略図である。低雑音増幅器１０２は、折り畳みカスコードＬＮＡの構成にあり、回路２００は、雑音指数および線形性調整可能性を有する、抵抗入力整合および低供給電圧動作を含む。カスコード低雑音増幅器１０２は、ノード２４２および２４４と、コンデンサ２０３および２１４と、抵抗器２２４および２２６と、ｎ型トランジスタ２０４、２０６、２０８、２１０、２１６、２１８、２２０、および２２２とを含む。ミキサ１０４は、ノード２４２と、インダクタ２１２と、ｐ型トランジスタ２３０および２３２と、抵抗器２３８および２４０と、ｎ型トランジスタ２３４および２３６とを含む。
【００１６】
図２の低雑音増幅器１０２において、ｎ型トランジスタ２０４、２０６、２０８、および２１０のドレインは、共通ノード２４２を共有する。ノード２４２は、コンデンサ２０３によって接地に結合され、かつインダクタ２１２によって供給電圧に結合される。ｎ型トランジスタ２０４、２０６、２０８、および２１０のソースは、それぞれｎ型トランジスタ２１６、２１８、２２０、および２２２のドレインに結合される。ｎ型トランジスタ２１６、２１８、２２０、および２２２のソースは、それぞれ接地に結合される。ｎ型トランジスタ２０４、２０６、２０８、および２１０のゲートは、それぞれ制御入力Ａ０、Ａ１、Ａ２、およびＡ３を受信し、一方、ｎ型トランジスタ２１６、２１８、２２０、および２２２のゲートは、共通ノード２４４に結合される。共通ノード２４４は、抵抗器２２６によって無線周波数バイアス（ＲＦＢＩＡＳ）電圧、およびコンデンサ２１４によってＲＦ入力に結合される。ＲＦ入力は、抵抗器２２４によって接地に結合される。ｎ型トランジスタ２１６、２１８、２２０、および２２２は、低雑音増幅器１０２のＲＦ信号経路における増幅トランジスタを形成する。
【００１７】
ｎ型トランジスタ２１６、２１８、２２０、および２２２と対のｎ型トランジスタ２０４、２０６、２０８、および２１０は、低雑音増幅器１０２のトランジスタ幅調節可能な態様を提供する。制御入力Ａ０、Ａ１、Ａ２、およびＡ３は、個別の態様で、それぞれトランジスタ対２０４および２１６、２０６および２１８、２０８および２２０、ならびに２１０および２２２をオンまたはオフにする。例えば、制御入力Ａ０が論理１であるなら、ｎ型トランジスタ２０４はオフになり、ｎ型トランジスタ２０４は、ｎ型トランジスタ２１６もオフにする。従って、増幅ｎ型トランジスタ２１６、２１８、２２０、および２２２を通るＲＦ信号経路がより小さくなると、より小さい利得が適用される。ＲＦ信号経路における増幅トランジスタの全体のトランジスタ幅は、従って、オン状態であるｎ型トランジスタ２１６、２１８、２２０、および２２２の幅の合計である。そのように、制御入力Ａ０、Ａ１、Ａ２、およびＡ３は、トランジスタ幅を制御する入力である。
【００１８】
従って、任意のトランジスタ２０４、２０６、２０８、および２１０のゲート電圧Ｖｄｄは、それぞれトランジスタ２１６、２１８、２２０、および２２２の対応するセグメントをオンにし、一方、ゼロのゲート電圧は、トランジスタ２１６、２１８、２２０、および２２２の対応するセグメントをオフにする。ＲＦ信号経路における増幅トランジスタ２１６、２１８、２２０、および２２２の全体幅は、オンであるトランジスタ２１６、２１８、２２０、および２２２の幅の合計である。デジタル制御信号Ａ０−３は、例えば幅調節能力を実装する。
【００１９】
トランジスタ幅の制御に加えて、図２の例示的実施形態は、全体のバイアス電流を制御するために独立入力ＲＦＢＩＡＳを有する。ＲＦＢＩＡＳ電圧からトランジスタ２２６を横切って共通ノード２４４への電圧降下は、低雑音増幅器１０２を通って流れる全バイアス電流を制御する。従って、ＲＦＢＩＡＳ電圧は、バイアス電流を調節するための入力である。低雑音増幅器１０２の線形性および雑音は、入力Ａ０、Ａ１、Ａ２、およびＡ３を用いて所望のトランジスタ幅を調節することによって、および入力ＲＦＢＩＡＳを用いてバイアス電流を別個に調節することによって達成され得る。例えば、トランジスタ幅を調節することによって、多かれ少なかれ利得が適用され、利得は、高線形性のための利得および信号のＳＮＲを増加するために選択的な増幅信号の制御を可能にする。
【００２０】
図２の受信機回路２００のミキサ１０４の部分において、ｐ型トランジスタ２３０および２３２のソースは、ノード２４２を共有し、かつインダクタ２１２によって供給電圧に結合される。ｐ型トランジスタ２３０および２３２のドレインは、それぞれｎ型トランジスタ２３４および２３６のドレインに結合される。ｐ型トランジスタ２３４および２３６のソースは、接地に結合され、かつｎ型トランジスタ２３４および２３５のゲートは、互いに結合される。ｎ型トランジスタ２３４のドレインは、抵抗器２３８によってそのゲートに結合され、一方、ｎ型トランジスタ２３６のドレインは、抵抗器２４０によってそのゲートに結合される。図２におけるミキサ１０４の構成は、折り畳みミキサ回路を形成する。インダクタ２１２は、次にノード２４２を供給電圧に接続する。インダクタ２１２は、例えばＲＦ周波数で低ＤＣ低下および／または高インピーダンスを提供でき、一方、高利得および改善された帯域幅のための容量をノード２４２で維持する。代わりに、ノード２４２を供給電圧に接続するｎ型トランジスタが使用され得る。高インピーダンスのｎ型トランジスタは、高利得を達成するために使用されることができ、かつｎ型トランジスタを横切るトランジスタ飽和電圧より大きい電圧降下を有する。ｐ型トランジスタ２３０および２３２は、スイッチングトランジスタであり、一方、トランジスタ２３４および２３６ならびにトランジスタ２３８および２４０は、ミキサ１０４のための出力負荷を形成する。ミキサ１０４は、入力信号の周波数をダウンコンバートできる。ミキサ１０４は、ノード２４２で低雑音増幅器１０２から増幅された信号を受信する。ノード２４２で増幅された信号は、増幅された信号をダウンコンバートするために、トランジスタ２３０および２３２によって生成されたそれらのゲートで発振ＬＯ＋およびＬＯ−入力を有する方形波が掛け合わされる。周波数ダウンコンバートされた信号は、それぞれ中間周波数出力ＩＦ＋およびＩＦ−として、ｎ型トランジスタ２３４および２３６のドレインで出力される。
【００２１】
図３は、本開示に従ってＲＦＢＩＡＳ入力信号を提供するための例示的なバイアス生成回路３００の概略図である。回路３００は、図２に示される低雑音増幅器などの、雑音指数および線形性調整可能性を有する折り畳みカスケード低雑音増幅器回路との抵抗入力整合のために構成される。バイアス生成回路３００は、バイアス電流を制御するために低雑音増幅器への入力であるＲＦ  ＢＩＡＳを生成するために動作されることができる。
【００２２】
バイアス生成回路３００は、基準電流源３０２と、バッファ演算増幅器３２８と、ｐ型トランジスタ３０４および３０６と、ｎ型トランジスタ３０８、３１０、３１２、３１４、３１６、３１８、３２０、３２２、３２４、および３２６とを備える。ｐ型トランジスタ３０４および３０６のソースは、供給電圧に結合される。ｐ型トランジスタ３０４および３０６のゲート、ならびにｐ型トランジスタ３０４およびｎ型トランジスタ３１０のドレインは、共通ノードを共有し、かつＬＯ  ＢＩＡＳ出力を提供する。基準電流源３０２と、ｎ型トランジスタ３０８のドレインと、バッファ演算増幅器３２８の負入力と、ｎ型トランジスタ３０８および３１０のゲートは、全て共通ノードを共有する。バッファ演算増幅器３２８の正入力と、ｐ型トランジスタ３０６およびｎ型トランジスタ３１２、３１４、３１６、および３１８のドレインが、共通ノードを共有する。ｎ型トランジスタ３１２、３１４、３１６、および３１８のゲートは、それぞれ制御入力Ａ０、Ａ１、Ａ２、およびＡ３を受信する。制御入力Ａ０、Ａ１、Ａ２、およびＡ３は、図２に示される受信機回路２００を参照して議論されたように、同一の制御入力である。ｎ型トランジスタ３１２、３１４、３１６、および３１８のソースは、それぞれｎ型トランジスタ３２０、３２２、３２４、および３２６のドレインと結合され、一方、ｎ型トランジスタ３２０、３２２、３２４、および３２６のソースは、それぞれ接地に結合される。バッファ演算増幅器３２８の出力、ならびにｎ型トランジスタ３２０、３２２、３２４、および３２６のゲートは、ノードを共有し、かつＲＦＢＩＡＳ出力を提供する。
【００２３】
バイアス生成回路３００は、模擬回路３３０を含み、ｎ型トランジスタ３１２、３１４、３１６、３１８、３２０、３２２、３２４、および３２６の構成は、回路２００におけるｎ型トランジスタ２０４、２０６、２０８、２１０、２１６、２１８、２２０、および２２２の構成を模擬し、ｎ型トランジスタ３１２、３１４、３１６、および３１８のゲートが、ｎ型トランジスタ２０４、２０６、２０８、および２１０のゲートと同一のＡ０、Ａ１、Ａ２、およびＡ３入力を受信する。模擬回路３３０の構造は、パワー消費を低減するために寸法において小さくされ得る。図２における低雑音増幅器およびミキサ回路２００と、図３における模擬回路３３０との間のトランジスタ寸法の一貫性が、模擬回路から導出される電圧が実際の回路において有効であることを確実にできることに留意されたい。
【００２４】
トランジスタ幅およびバイアス電流調節は、互いに無関係である。入力トランジスタの有効幅は、（図２において参照されるように）デジタルビットＡ０−Ａ３によって制御される。ＬＮＡ構造を通るバイアス電流は、基準電流ＩＲＥＦ（例えば図３の要素３０２）  と、図３に示されるようにＰＭＯＳトランジスタ３０４および３０６によって形成される電流ミラーとによって制御される。
【００２５】
ｐ型トランジスタ３０４および３０６と、ｎ型トランジスタ３０８および３１０は、バイアス生成回路３００が回路２００に接続されたときに、模擬回路３３０を通って流れる電流を受信機回路２００に入る電流から分離するために、電流ミラー３３２を形成する。模擬回路３３０と電流ミラー３３２との組み合わせは、基準電流源３０２およびトランジスタ幅入力Ａ０−Ａ３からの所定のバイアス電流に対して適切なバイアス電圧ＲＦＢＩＡＳが受信機回路２００に提供されることを確実にする。
【００２６】
さらに、図２の回路２００におけるようにバイアス生成回路３００における回路の模擬を含むことによって、バイアス生成回路３００は、幅調節とは無関係にバイアス電流調節の制御を提供する。例えば、バイアス生成回路３００は、回路２００におけるセグメント化されたトランジスタの模擬を含むので（例えば、寸法が小さくされているが）、トランジスタの同一のセグメントが、回路２００におけるようにバイアス生成回路３００でオンおよびオフにされる。これは、例えばＩＲＥＦの任意の所定のバイアス電流およびＡ０−３の幅制御設定のための適切なバイアス電圧ＲＦＢＩＡＳを確実にする。
【００２７】
図４は、本開示に従った他の例示的低雑音増幅器４００の概略図である。低雑音増幅器４００は、雑音指数および線形性調整可能性を可能にするインピーダンス整合誘導源を有して構成される。回路４００は、図２に示された受信機回路２００の変形例であり、同様の方法で動作するが、回路２００内の抵抗終端より少ない雑音のために共通ソース誘導縮退を追加する。図２における低雑音増幅器２０１に類似して、低雑音増幅器４００は、制御入力Ａ０、Ａ１、Ａ２、およびＡ３、ならびに電圧入力ＲＦ入力およびＲＦＢＩＡＳを受信し、かつ処理のためにミキサ回路によってダウンコンバートされ得る増幅されたＲＦ信号を出力する。
【００２８】
低雑音増幅器回路４００は、コンデンサ４０２、４０８、４３２および４５４と、インダクタ４０６、４２６、および４３０と、抵抗器４０４、４２８、４３４、および４５２と、ｎ型トランジスタ４１０、４１２、４１４、４１６、４１８、４２０、４２２、４２４、４３６、４３８、４４０、４４２、４４４、４４６、４４８、および４５０を備える。ｎ型トランジスタ４１０、４１２、４１４、および４１６のドレインは、共通ノードを共有し、かつコンデンサ４０８によって接地に結合され、インダクタ４２６によって供給電圧に結合される。ｎ型トランジスタ４１０、４１２、４１４、および４１６のソースは、それぞれｎ型トランジスタ４１８、４２０、４２２、および４２４のドレインに結合される。入力電圧ＶＢＮは、直列に抵抗器４０４およびコンデンサ４０２によって接地に結合され、ｎ型トランジスタ４１８、４２０、４２２、および４２４のゲートは、インダクタ４０６によって抵抗器４０４およびコンデンサ４０２の両方に結合される。ｎ型トランジスタ４１８、４２０、４２２、および４２４のソース、ならびにｎ型トランジスタ４３６、４３８、４４０、および４４２のドレインは、全て共通ノードを共有し、共通ノードは、直列に抵抗器４５２およびコンデンサ４５４によって接地に結合され、かつ直列に抵抗器４２８、インダクタ４３０、およびコンデンサ４３２によって、ｎ型トランジスタ４４４、４４６、４４８、および４５０のゲートに結合される。ｎ型トランジスタ４３６、４３８、４４０、および４４２のソースは、それぞれｎ型トランジスタ４４４、４４６、４４８、および４５０のドレインに結合され、一方、ｎ型トランジスタ４４４、４４６、４４８、および４５０のソースは、接地に結合される。ｎ型トランジスタ４４４、４４６、４４８、および４５０のゲートは、抵抗器４３４によってバイアス生成回路５００からのバイアス電圧にも結合される。このバイアス電圧は、抵抗器４３４を通って流れるバイアス電流の結果である。各ｎ型トランジスタ対４１０および４３６と、４１２および４３８と、４１４および４４０と、４１６および４４２のゲートは、それぞれ制御入力Ａ０、Ａ１、Ａ２、およびＡ３を受信する。バイアス電流は、例えばバイアス生成回路３００によって提供されることができ、かつ入力電圧ＶＢＮによって調節されることもできる。
【００２９】
回路４００は、例えばインピーダンス整合を維持するために調節されるインダクタを用いる誘導縮退を含むことによって低雑音制限され得る。ｎ型トランジスタ４１０、４１２、４１４、４１６、４１８、４２０、４２２、および４２４は、第１の誘導回路４５６を備え、ｎ型トランジスタ４３６、４３８、４４０、４４２、４４４、４４６、４４８、および４５０は、第２の誘導回路を備える。トランジスタの利得の調整は、それぞれ第１の誘導回路４５６および第２の誘導回路４５８の入力インピーダンスに影響を及ぼす。
【００３０】
回路４００の出力は、インダクタ（Ｌ１）４２６およびコンデンサＣｔｕｎｅ４０８の頂部ノードにも接続される、ＮＭＯＳトランジスタ（４１０−４１６）のドレイン端子である。
【００３１】
図５は、他のバイアス生成回路５００の実施例の概略図である。バイアス生成回路５００は、インピーダンス整合誘導ソース縮退された低雑音増幅器のために構成される。バイアス生成回路５００は、バイアス生成回路３００の変形例であり、類似する方法で動作するが、低雑音増幅器回路４００の後にモデル化された模擬回路５４４を有する。
【００３２】
バイアス生成回路５００は、基準電流源５０２と、バッファ演算増幅器５２４と、ｐ型トランジスタ５０４および５０６と、ｎ型トランジスタ５０８、５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２６、５２８、５３０、５３２、５３４、５３６、５３８、および５４０とを備える。ｐ型トランジスタ５０４および５０６のソースは、供給電圧に結合される。ｐ型トランジスタ５０４および５０６のゲートは、ｐ型トランジスタ５０４のドレインおよび基準電流源５０２に結合される。ｐ型トランジスタ５０６のドレインと、バッファ演算増幅器５２４の正入力と、ｎ型トランジスタ５０８、５１０、５１２、および５１４のドレインは、同一のノードを共有する。ｎ型トランジスタ５０８、５１０、５１２、および５１４のソースは、それぞれｎ型トランジスタ５１６、５１８、５２０、および５２２のドレインに結合され、一方、ｎ型トランジスタ５１６、５１８、５２０、および５２２のソース、ならびにｎ型トランジスタ５２６、５２８、５３０、および５３２のドレインは、共通ノードを共有する。ｎ型トランジスタ５１６、５１８、５２０、および５２２のゲートは、入力電圧ＶＢＮを受信する。ｎ型トランジスタ５２６、５２８、５３０、および５３２のソースは、ｎ型トランジスタ５３４、５３６、５３８、および５４０のドレインに結合され、ｎ型トランジスタ５３４、５３６、５３８、および５４０のソースは、接地に結合される。ｎ型トランジスタ５３４、５３６、５３８、および５４０のゲートは、バッファ演算増幅器５２４の出力を受信する。ｎ型トランジスタ５０８および５２６と、５１０および５２８と、５１２および５３０と、５１４および５３２とのゲートは、それぞれ制御入力Ａ０、Ａ１、Ａ２、およびＡ３に結合される。
【００３３】
実施形態において、バイアス生成回路５００は、電流ミラー５４２および模擬回路５４４を備える。これら２つの部分の組み合わせは、電流源５０２からの所定のバイアス電流およびトランジスタ幅入力のために、適切なバイアス電圧を低雑音増幅器回路４００に提供されることを可能にする。バイアス生成回路３００の場合に類似して、模擬回路５４４の構造は、パワー消費を低減するためのその寸法が小さくされることもできる。
【００３４】
トランジスタ幅調節制御ビットに起因して変化しない任意の基準電圧は、演算増幅器５２４のＶＲＥＦ入力として使用され得る。例えば、帯域ギャップ電圧は、ＶＲＥＦとして使用され得る。ＶＲＥＦは、トランジスタ５１６、５１８、５２６、５２８、５３０、５３２、５３８、および５４０を飽和状態に維持するために十分に高く、かつトランジスタ５２２を飽和状態に保つために十分に低くあるべきである。
【００３５】
上記で議論されたように、低雑音増幅器回路４００は、図２に示されるカスコード低雑音増幅器１０２の変形例であるが、共通ソースの誘導縮退の追加を有する。示される実施形態において、低雑音増幅器の入力インピーダンスは、パワー伝達を、例えば最大化しかつ反射を最小化するために、５０Ωソースインピーダンスに整合しようとする。誘導縮退された低雑音増幅器４００において、入力インピーダンスの実数成分は、入力トランジスタ４１８、４２０、４２２、および４２４の相互コンダクタンスの関数であり、入力インピーダンスの虚数成分は、直列インダクタ４０６を用いて消去される。入力ｎ型トランジスタ４１８、４２０、４２２、および４２４の実効相互コンダクタンスは、トランジスタ選択およびバイアス電流入力に従って変化する。これは、ＬＮＡの入力インピーダンスの可変実数成分を結果として生じる。入力インピーダンスの実数成分を一定に保つために、縮退インダクタは、能動インダクタ構造として実施され得る。そのようなインダクタの実施例は、図６に示される。
【００３６】
図６は、例示的な簡略化された回路モデル６００を示し、図４の増幅器回路４００における抵抗器４２８、インダクタ４３０、およびｎ型トランジスタ４４４、４４６、４４８、および４５０に関する調整可能なインダクタ回路設計値をいかに獲得するかを示す。カスコードｎ型トランジスタ４３６、４３８、４４０、４４２、４４４、４４６、４４８、および４５０に見える実効インダクタンスは、カスコードｎ型トランジスタ４１０、４１２、４１４、４１６、４１８、４２０、４２２、および４２４の組み合わせに提供される利得に従って調整される必要がある。これは、ｎ型トランジスタ４４４、４４６、４４８、および４５０の利得を調整することによって達成され得る。
【００３７】
簡略化された回路モデル６００は、制御電流源６０２と、抵抗器６０４と、受動インダクタ６０６と、ゲートソース容量６１０と、トランジスタ６０８と、入力ノード６１８とを備える。トランジスタ６０８は、回路４００におけるｎ型トランジスタ４４４、４４６、４４８、および４５０の簡略化された表示である。従って、トランジスタ６０８は、トランジスタの中で（例えば、トランジスタ４４４、４４６、４４８、４５０の中で）スイッチオンされるトランジスタの有効トランジスタ幅をモデル化する。
【００３８】
能動インダクタの実装は、ゲートソース容量６１０およびトランジスタ６０８のゲートの両方によって接地に結合される、直列の受動インダクタ６０６および抵抗器６０４を使用する。従って、抵抗器６０４は、抵抗４２８をモデル化する。コンデンサＣｇｓａ６１０も、トランジスタ４４４、４４６、４４８、および４５０の共通ゲート端子からの実効容量をモデル化する。同様に、インダクタ６０６は、インダクタ４２８をモデル化する。
【００３９】
インダクタ６０６は、低雑音増幅器回路の所望の周波数帯域でトランジスタ６０８のゲートソース容量６１０と共振するように作られる。共振周波数（同様にＬＮＡの動作周波数）でノード６１８に見える回路によって提供される実効インダクタンスは、
【数１】
0005373194.tif 000002
によって与えられ、ここで、Ｌｅｆｆは、インダクタ６０６のインダクタンス値であり、Ｒａは、抵抗器６０４の抵抗値であり、Ｃｇｓａは、容量６１０の容量値であり、ｇｍａは、トランジスタ６０８の利得値である。
【００４０】
ノード６１８で回路モデル６００に見える入力インピーダンスの実数成分は、回路４００における入力ｎ型トランジスタ４１８、４２０、４２２、および４２４の相互コンダクタンスを追跡するために、回路６００におけるトランジスタ６０８の相互コンダクタンスを設計することによって一定に保持されることができる。これは、回路４００のトランジスタ４４４、４４６、４４８、および４５０をセグメント化することによって達成され得る。
【００４１】
インダクタ６０６は、トランジスタ４４４、４４６、４４８、および４５０の中でオンされるトランジスタの全ての相互コンダクタンスの合計を調節することによって調節される。オンされるトランジスタの数は、次に、図４に示されるようにデジタルビットＡ０−Ａ３によって制御される。
【００４２】
セグメント化は、小さな寸法のトランジスタの並列コピーを有することによって達成され得る。各コピーは、セグメントと呼ばれ、それぞれ独立してオンまたはオフされ、このように、動作トランジスタ幅が調整される得ることを可能にする（例えば、回路２００および回路４００で実装されるように）。そのように、ｎ型トランジスタ４１８、４２０、４２２、および４２４を通る電流、およびｎ型トランジスタ４４４、４４６、４４８、および４５０を通る電流は、同一である。これは、回路４００における入力ｎ型トランジスタ４１８、４２０、４２２、および４２４の相互コンダクタンスを追跡する、回路４００におけるｎ型トランジスタ４４４、４４６、４４８、および４５０の簡略化された表示である、回路モデル６００におけるトランジスタ６０８の相互コンダクタンスを結果として生じる。
【００４３】
縮退インダクタンスインピーダンス整合回路モデル６００に関する可能な値は、インダクタ６０６について１．５ｎＨであり、インダクタ４０６について１０ｎＨであり得、かつトランジスタ６０８は、４００ｆＦのゲートソース容量を有する。回路６００においてトランジスタ６０８によって表される回路４００におけるトランジスタ４１８、４２０、４２２、および４２４は、ＮＭＯＳＲＦ−ＣＭＯＳトランジスタ、または任意の種類のＭＯＳＦＥＴであり得る。セグメント化されたトランジスタ４１８、４２０、４２２、および４２４の縮退インダクタンスは、回路４００におけるそれぞれのトランジスタの相互コンダクタンスと共に変化するとき、セグメント化されたトランジスタを調べる入力インピーダンスの虚数成分も、それ相応に変化することができることに留意されたい。インダクタ４０６の値に比較してセグメント化されたトランジスタ４１８、４２０、４２２、および４２４の比較的低い縮退インダクタンスに起因して、低雑音増幅器４００の入力インピーダンス整合は、典型的に−１０ｄＢより大きい入力反射係数で許容可能のままである。
【００４４】
上記で議論された低雑音増幅器およびミキサ回路の実施例を実施して、受信機は、低雑音または低干渉状態のときに変更される動作特徴を有することができ、従って受信機はより少ない電力で動作可能である。図７は、受信機の動作特徴を調整するための機能ステップ７００を含む例示的なフローチャートを示す。フローチャートは、例示的な実施形態の１つの可能性がある実施の機能性および動作を示すことが理解されるべきである。これに関して、各ブロックは、プロセスにおける特定の論理機能またはステップを実装するためにプロセッサによって実行可能な１つ以上の命令を含む、モジュール、セグメント、またはプログラムコードの一部を表すことができる。プログラムコードは、例えば、ディスクまたはハードドライブを含む格納装置などの任意の種類のコンピュータ可読媒体に格納されることができる。さらに、各ブロックは、プロセスにおいて特定の論理機能を実行するためにワイヤ接続された回路を表すことができる。代わりの実施は、本出願の例示的な実施形態の範囲内に含まれ、機能は、相応の当業者に理解されるように含まれる機能性に応じて、実質的に同時または逆の順番を含む、示されかつ議論される順番とは異なる順番で実行され得る。
【００４５】
最初に、ブロック７０２で示されるように、ＲＦ入力が受信される。ＲＦ入力は、受信機に結合されるアンテナを介して受信され得る。ＲＦ入力が受信された後、ＲＦ信号は、ブロック７０４で示されるように、適切な信号処理に関する所望の利得およびＳＮＲ改善を決定するために評価される。ＲＦ入力の評価は、アンテナで入力ＲＦ信号のＳＮＲを測定し、かつ受信機信号プロセッサの信号処理要件を満足するＳＮＲを有する信号を獲得するために必要な所望の利得を決定することを含み得る。受信機信号プロセッサに必要な十分なＳＮＲは、使用される信号プロセッサおよび受信機アプリケーションの性質に依存することになる。
【００４６】
信号のＳＮＲは、受信情報内の雑音のパワーを受信情報内の信号のパワーと比較することによって決定され得る。信号が、雑音から区別することが困難なら、ＳＮＲは、乏しく、例えば雑音指数／利得は、ＳＮＲを改善するために増加され得る。
【００４７】
評価後、バイアス電流およびトランジスタ幅パラメータは、ブロック７０６で示されるように受信機回路に提供される。例えば、制御入力は、どのトランジスタおよびどれだけの数のトランジスタがオンであるかを決定するために、受信機内のトランジスタに提供され得る。電流およびトランジスタ幅パラメータを調整することによって、受信機の利得が、応じて調整される。ＲＦ入力は、次にブロック７０８で示されるように、周波数ダウンコンバーションのためにミキサ回路に出力される。ミキサ回路は、受信機信号処理ユニットの適切な周波数を有する信号にＲＦ入力の周波数をダウンコンバートする。
【００４８】
代わりの実施形態において、評価信号品質ステップ７０４、および実効トランジスタ幅およびバイアス電流の調整ステップ７０６は、一貫したパワー最適化信号処理を提供するために連続してまたは周期的に実行され得る。例えば、バイアス電流およびトランジスタ幅は、利得を調整するために変更されることができ、次にＲＦ入力は、受信機によって処理される。ＲＦ入力は、信号品質および雑音指数が、値の許容可能な範囲内にあるかどうかを決定するために解析され得る。信号品質および雑音指数が、許容可能な範囲内にないなら、バイアス電流およびトランジスタ幅は、再び調整されることができ、ＲＦ入力は、さらなる処理のために再び受信機回路を通過することができる。
【００４９】
以下の表１は、例示的な線形性および雑音指数測定値、ならびに増幅器の線形性および雑音指数を改善するためにバイアス電流およびトランジスタ幅入力に行われる得る関連する変更を示す。例えば、測定された線形性および雑音指数が、それぞれ高い（受信機の種類および受信機のアプリケーションに応じて変化する許容可能または所望の値と比較して）なら、例えば、バイアス電流は、雑音指数を低下するために低減されることができ、（線形性は既に許容可能であるので）トランジスタ幅に変更は必要ない。しかしながら、行２に示されるように、線形性値が低いなら、トランジスタ幅入力は、例えば線形性を改善するために受信機の利得を増加するために増大されることができる。最適バイアス電流入力およびトランジスタ幅入力は、例えば、線形性が高くかつ雑音指数が低いときに得られることができる。
【表１】
0005373194.tif 000003
【００５０】
連続してまたは周期的にＲＦ入力信号を評価し、かつそれに応じて低雑音増幅器１０２への制御入力を適応させるための例示的な受信機回路８００が、図８に示される。受信機８００は、ＲＦ入力およびＲＦ  ＢＩＡＳ電圧、ならびに制御入力Ａ０、Ａ１、Ａ２、およびＡ３を受信する低雑音増幅器１０２を含む。制御入力は、低雑音増幅器における利得トランジスタの幅を調整する。プロセッサ８０４は、ＳＮＲ値およびＲＦ入力の雑音指数を解析するようにプログラミングされ得る。プロセッサ８０４によるＲＦ入力の解析に基づき、プロセッサ８０４は、適切な制御入力Ａ０、Ａ１、Ａ２、およびＡ３ならびにＲＦＢＩＡＳを低雑音増幅器１０２に出力する。ＲＦ入力は、プロセッサ８０４によって決定されかつダウンコンバージョンのためにミキサ１０４に送信される制御入力に従って、利得トランジスタによって処理される。このプロセスは、パワー最適化された制御入力Ａ０、Ａ１、Ａ２、およびＡ３ならびにＲＦＢＩＡＳは、現在のＲＦ入力のための使用されることを確実にするために、連続してまたは周期的に実行され得る。
【００５１】
図９は、本開示に従って、適応ＬＮＡおよびミキサ回路を制御するために構成された例示的な計算装置９００を示すブロック図である。非常に基本的な構成９０１において、計算装置９００は、典型的に、１つ以上のプロセッサ９１０およびシステムメモリ９２０を含む。メモリバス９３０が、プロセッサ９１０とシステムメモリ９２０との間の通信のために使用され得る。
【００５２】
所望の構成に応じて、プロセッサ９１０は、マイクロプロセッサ（μＰ）、マイクロコントローラ（μＣ）、デジタル信号プロセッサ（ＤＳＰ）、またはそれらの任意の組み合わせを含むがそれらに制限されない任意の種類であり得る。プロセッサ９１０は、レベル１のキャッシュ９１１およびレベル２のキャッシュ９１２などの１つ以上のレベルのキャッシュ、プロセッサコア９１３、ならびにレジスタ９１４を含み得る。プロセッサコア９１３は、算術論理ユニット（ＡＬＵ）、浮動小数点ユニット（ＦＰＵ）、デジタル信号処理コア（ＤＳＰコア）、またはそれらの任意の組み合わせを含み得る。メモリ制御器９１５は、プロセッサ９１０と共に使用されることもでき、またはいくつかの実施において、メモリ制御器９１５は、プロセッサ９１０の内部部分であり得る。
【００５３】
所望の構成に応じて、システムメモリ９２０は、揮発性メモリ（ＲＡＭなど）、不揮発性メモリ（ＲＯＭ、フラッシュメモリなど）、またはそれらの任意の組み合わせを含むがそれらに制限されない種類であり得る。システムメモリ９２０は、一般的に、オペレーティングシステム９２１、１つ以上のアプリケーション９２２、およびプログラムデータ９２４を含む。アプリケーション９２２は、本開示に従って、適応ＬＮＡおよびミキサ回路への入力を提供するように構成された制御入力処理アルゴリズム９２３を含む。プログラムデータ９２４は、以下により詳細に記載される、受信機回路のパワー消費を最小化するために有用である制御入力データ９２５を含む。いくつかの例示的な実施形態において、アプリケーション９２２は、受信機回路によるパワー消費が最小化されるように、オペレーティングシステム９２１でプログラムデータ９２４を用いて動作するように構成され得る。この記載された基本構成は、破線９０１内の構成要素によって図９で示される。
【００５４】
計算装置９００は、追加の特徴または機能性、および基本構成９０１と任意の必要な装置およびインタフェースとの間の通信を容易にする追加のインタフェースを有することができる。例えば、バス／インタフェース制御器９４０は、格納インタフェースバス９４１を介して、基本構成９０１と１つ以上のデータ格納装置９５０との間の通信を容易にするために使用され得る。データ格納装置９５０は、取り外し可能な格納装置９５１、取り外しできない格納装置９５２、またはそれらの組み合わせであり得る。取り外し可能な格納装置および取り外しできない格納装置の実施例は、２、３の例を挙げると、フレキシブルディスクドライブおよびハードディスクドライブ（ＨＤＤ）などの磁気ディスク装置、コンパクトディスク（ＣＤ）ドライブまたはデジタル多用途ディスク（ＤＶＤ）ドライブなどの光ディスクドライブ、半導体ドライブ（ＳＳＤ）、およびテープドライブを含む。コンピュータ格納媒体の実施例は、コンピュータ可読命令、データ構造、プログラムモジュール、または他のデータなどの、情報の格納のための任意の方法または技術で実装される揮発性および不揮発性、取り外し可能および取り外しできない媒体を含むことができる。
【００５５】
システムメモリ９２０、取り外し可能な格納装置９５１、および取り外しできない格納装置９５２は、全てコンピュータ格納媒体の実施例である。コンピュータ格納媒体は。ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリまたは他のメモリ技術、ＣＤ−ＲＯＭ、デジタル多用途ディスク（ＤＶＤ）または他の光格納装置、磁気カセット、磁気テープ、磁気ディスク格納装置または他の磁気格納装置、または所望の情報を格納するために使用されることができかつ計算装置９００によってアクセスされることができる任意の他の媒体を含むが、それらに制限されない。任意のそのようなコンピュータ格納媒体は、装置９００の一部であり得る。
【００５６】
計算装置９００は、バス／インタフェース制御器９４０を介して基本構成９０１へ様々なインタフェース装置（例えば、出力インタフェース、周辺インタフェース、および通信インタフェース）からの通信を容易にするためにインタフェースバス９４２も含むことができる。例示的な出力インタフェース９６０は、１つ以上のＡ／Ｖポート９６３を介して表示器または拡声器などの様々な外部装置と通信するように構成され得る、グラフィック処理ユニット９６１および音声処理ユニット９６２を含む。例示的な周辺インタフェース９６０は、１つ以上のＩ／Ｏポート９７３を介して入力装置（例えば、キーボード、マウス、ペン、音声入力装置、タッチ入力装置など）または他の周辺装置（例えば、印刷機、スキャナなど）などの外部装置と通信するように構成され得る、シリアルインタフェース制御器９７１またはパラレルインタフェース制御器９７２を含む。例示的な通信インタフェース９８０は、１つ以上の通信ポート９８２を介してネットワーク通信上で１つ以上の他の計算装置９９０との通信を容易にするように構成され得るネットワーク制御器９８１を含む。通信接続は、通信媒体の一実施例である。通信媒体は、一般的に、搬送波または他のトランスポート機構など、コンピュータ可読命令、データ構造、プログラムモジュール、または変調されたデータ信号における他のデータによって実現されることができ、かつ任意の情報配信媒体を含む。「変調されたデータ信号」は、信号に情報を符号化するようにそのような方法で設定または変更された１つ以上のその特徴を有する信号であり得る。制限しない実施例として、通信媒体は、有線ネットワークまたは直接有線接続などの有線媒体、および音響、無線周波数（ＲＦ）、赤外（ＩＲ）、および他の無線媒体などの無線媒体を含むことができる。本明細書で使用される用語コンピュータ可読媒体は、格納媒体および通信媒体の両方を含むことができる。
【００５７】
計算装置９００は、携帯電話、携帯情報端末（ＰＤＡ）、個人媒体プレーヤ装置、ワイヤレスウェブウォッチ装置、個人ヘッドセット装置、アプリケーション特定装置、または任意の上記機能を含む複合装置などの、小さな形状因子の携帯（または移動）電子装置の一部として実装され得る。計算装置９００は、ラップトップコンピュータおよび非ラップトップコンピュータ構成の両方を含む、パーソナルコンピュータとして実装されることもできる。
【００５８】
一般に、本明細書に記載される回路は、集積回路開発技術を使用するハードウエアで、またはさらにいくつかの他の方法を介して実装され、あるいは、本明細書に記載される異なる機能を実施するためにソフトウエア環境で順番付けられ、パラメータ化され、かつ接続されることができるハードウエアおよびソフトウエアオブジェクトの組み合わせで実装される得ることが理解されるべきである。例えば、本出願は、揮発性または不揮発性メモリを通してソフトウエアアプリケーションを動作する、汎用または専用プロセッサを使用して実施され得る。ハードウエアオブジェクトは、異なるデータを表す信号の状態と電気信号を使用して通信できる。
【００５９】
本明細書に記載されるこの構成および他の構成は、単なる例示の目的であることがさらに理解されるべきである。そのように、当業者は、他の構成および他の要素（例えば、機械、インタフェース、機能、命令、および機能のグループ化など）が代わりに使用され得、かついくつかの要素は、所望の結果に従って完全に省略され得ることを理解するであろう。さらに、記載された多くの要素は、任意の適切な組み合わせおよび位置で、離散または分散構成要素、あるいは他の構成要素との組み合わせとして実装される得る機能エンティティである。
【００６０】
本開示は、様々な態様の例示として意図される、本出願に記載される特定の実施形態に関して制限されるべきではない。多くの修正および変形は、当業者には明らかなように、その趣旨および範囲から逸脱することなく行われ得る。本明細書に列挙されたものに加えて、本開示の範囲内の機能的に等価の方法および装置は、前述の記載から当業者には明らかである。そのような修正および変形は、添付の請求項の範囲にあることが意図される。本開示は、そのような請求項が、権利が与えられる等価物の完全な範囲と共に、添付の請求項の用語によってのみ制限されるべきである。本開示は、当然変更できる、特定の方法、試薬、化合物組成、または生物学的システムに制限されないことが理解されるべきである。本明細書で使用される技術用語は、特定に実施形態を記述するだけの目的であり、制限することを意図するものではないことも理解されるべきである。
【００６１】
本明細書における実質的に任意の複数および／または単数の用語の使用に関して、当業者は、文脈および／または適用に対して適切であるように、複数から単数へおよび／または単数から複数へ変換可能である。様々な単数／複数の置き換えは、明瞭性のために本明細書に明示して示され得る。
【００６２】
一般的に、本明細書、特に添付の請求項（例えば、添付の請求項の本文）で使用される用語は、一般に「オープンな」用語として意図される（例えば、用語「含み」は、「制限されずに含み」として解釈されるべきであり、用語「有する」は、「少なくとも有する」として解釈されるべきであり、用語「含む」は、「制限されずに含む」として解釈されるべきであるなど）ことは、当業者には理解されるであろう。導入された請求項言及の特定数が意図されるなら、そのような意図は請求項で明示して言及され、そのような言及がないなら、そのような意図がないことは、当業者によってさらに理解されるであろう。例えば、理解の補助として、以下の添付の請求項は、請求項の言及を導入するために前置きの句「少なくとも１つ」および「１つ以上」を含み得る。しかしながら、同じ請求項が、前置きの句「少なくとも１つ」および「１つ以上」、ならびに不定冠詞「１つ」（例えば、「１つ」は「少なくとも１つ」および「１つ以上」を意味するものと解釈されるべきである）を含むときでも、不定冠詞「１つ」の請求項言及の導入が、そのような導入された請求項の言及を含む任意の特定の請求項を１つのそのような言及だけを含む実施形態に制限することを暗示するものと、そのような句の使用は、解釈されるべきではない。これは、請求項の言及を導入するために使用される定冠詞の使用についても当てはまる。さらに、導入された請求項の言及の特定数が明示して言及されていても、そのような言及は、少なくとも言及された数を意味するものであると解釈されるべきであること（例えば、他の修飾語無しの「２つとの言及」のそのものの言及は、少なくとも２つとの言及または２つ以上との言及を意味する）は、当業者は認識するであろう。さらに、「Ａ、Ｂ、およびＣなどの少なくとも１つ」に類似する慣例が使用される場合に、一般に、そのような構文は、当業者が、慣例（例えば、「Ａ、Ｂ、およびＣの少なくとも１つを有するシステム」は、Ａだけ、Ｂだけ、Ｃだけ、ＡおよびＢと共に、ＡおよびＣと共に、ＢおよびＣと共に、および／またはＡ、Ｂ、およびＣ共になどを有するシステムを含むが、これらに制限されない）を理解する意味で意図される。「Ａ、Ｂ、またはＣなどの少なくとも１つ」に類似する慣例が使用される場合に、一般に、そのような構文は、当業者が、慣例（例えば、「Ａ、Ｂ、またはＣの少なくとも１つを有するシステム」は、Ａだけ、Ｂだけ、Ｃだけ、ＡおよびＢと共に、ＡおよびＣと共に、ＢおよびＣと共に、および／またはＡ、Ｂ、およびＣと共になどを有するシステムを含むが、これらに制限されない）を理解する意味で意図される。記載、請求項、または図面であろうとなかろうと、２つ以上の代わりの用語を示す実質的に任意の離接的な単語および／または句は、用語の一方、用語のいずれか、または用語の両方を含む可能性を考慮するように理解されるべきであることを、当業者によってさらに理解されるであろう。例えば、句「ＡまたはＢ」は、「Ａ」または「Ｂ」あるいは「ＡおよびＢ」の可能性を含むと理解される。
【００６３】
さらに、開示の特徴または態様は、マーカッシュグループに関して記載される場合、当業者は、開示が、それによってマーカッシュグループの任意の個別の部材または部材のサブグループに関して記載されることも認識する。
【００６４】
当業者によって理解されるように、任意のおよび全ての目的について、記述された記載を提供することに関してなど、本明細書に記載される全ての範囲は、任意のおよび全ての可能な部分的な範囲およびその部分的な範囲の組み合わせも包含する。任意の列挙された範囲は、同一の範囲が半分、３分のいくつか、４分のいくつか、５分のいくつか、１０分のいくつかなどに少なくとも等しく分解されることを十分に記載しかつ可能にすることが容易に認識され得る。非限定実施例として、本明細書に記載される各範囲は、下部３分の１、中部３分の１、および上部３分の１などに容易に分解され得る。また当業者に理解されるように、「まで」、「少なくとも」、「より多い」、「より少ない」などの全ての言語は、言及される数を含み、かつ上記で議論されるように、その後、部分的な範囲に分解され得る範囲を言及する。最後に、当業者によって理解されるように、範囲は、各個別の数を含む。従って、例えば、１〜３のセルを有するグループは、１、２、または３個のセルを有するグループを言及する。同様に、１〜５のセルを有するグループは、１、２、３、４、または５個のセルを有するなどのグループを言及する。
【００６５】
様々な態様および実施形態が、本明細書で開示されたが、他の態様および実施形態は、当業者には明らかである。本明細書で開示された様々な態様および実施形態は、例示を目的とするものであり、添付の請求項によって示される範囲および趣旨で制限を意図するものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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