(57)【特許請求の範囲】
【請求項１】
ゲート線とデータ線との交差に対応して設けられた画素電極と、
前記画素電極と電気光学物質を介して対向するように配置された対向電極と、
一端が前記画素電極に接続される保持容量と
を備え、
前記データ線を介して前記画素電極に供給されるデータ線信号が前記対向電極の電位に対して正極性書き込みに対応するものの場合には、当該データ線信号の書き込み開始時より１水平期間前に前記保持容量の他端の電位を低電位側に変動させ、当該データ線信号の書き込み終了時に前記保持容量の他端の電位を高電位側に変動させ、当該データ線信号が前記対向電極の電位に対して負極性書き込みに対応するものの場合には、当該データ線信号の書き込みの期間、当該期間の開始時前後及び終了時前後で前記保持容量の他端の電位を一定の大きさに維持するように構成されている、
電気光学装置。
【請求項２】
前記画素電極に接続された画素トランジスタと、
前記画素トランジスタをオンオフ制御するためのゲート信号を供給するゲート線と、
前記ゲート線を走査するゲート線走査部と、
前記ゲート線走査部に駆動用電源電位を供給する駆動用電源と
をさらに備え、
前記画素トランジスタに供給されるゲート信号のオフ電位は所定の電位になるように構成されている、
請求項１に記載の電気光学装置。
【請求項３】
前記保持容量に接続された容量線と、
前記容量線を介して前記保持容量の電位を制御する容量線制御回路と
をさらに備え、
前記容量線制御回路は、前記ゲート線と接続されているとともに、前記ゲート線から供給されるゲート信号に基づいて前記保持容量の電位を制御するように構成されている、
請求項２に記載の電気光学装置。
【請求項４】
前記容量線制御回路は、前記容量線毎に設けられ、
それぞれ前記画素トランジスタを有する複数の画素と、
初段の前記容量線に対応して配置された前記容量線制御回路に接続されたダミーゲート線と
をさらに備え、
前記初段の容量線には、前記ダミーゲート線により供給されるダミーゲート信号に基づいて、前記初段の容量線に対応して配置された前記容量線制御回路から前記初段の容量線に対応する前記保持容量の電位を制御する信号が供給されるように構成されている、
請求項３に記載の電気光学装置。
【請求項５】
前記複数の画素は行列状に配置され、
前記行列状に配置された複数の画素の水平ライン毎に、前記画素電極に供給される前記データ線信号が、前記対向電極の電位に対して正極性書き込みに対応するデータ線信号と、前記対向電極の電位に対して負極性書き込みに対応するデータ線信号とに切り替えられるように構成されている、
請求項４に記載の電気光学装置。
【請求項６】
１行分の前記画素毎に、それぞれ、前記容量線および前記容量線制御回路が１つずつ設けられている、
請求項４または５に記載の電気光学装置。
【請求項７】
複数行分の前記画素毎に、それぞれ、前記容量線および前記容量線制御回路が１つずつ設けられている、
請求項４または５に記載の電気光学装置。
【請求項８】
前記データ線信号の書き込み時に、１垂直期間毎に、前段の前記画素から後段の前記画素にかけて１段ずつ順番に順次書き込みを行う第１書き込み形式と、前段の前記画素から後段の前記画素にかけて２段毎に前記第１書き込み形式と逆の順番に書き込みを行う第２書き込み形式とを交互に行うように構成されている、
請求項７に記載の電気光学装置。
【請求項９】
前記ゲート線を走査するゲート線走査部と、
前記複数の画素を含む表示部と
をさらに備え、
前記ゲート線走査部は、前記表示部を挟む位置に１つずつ配置されている、
請求項４〜８のいずれか１項に記載の電気光学装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の電気光学装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置に関し、特に、液晶表示装置などの画素電極と、画素電極に対向するように配置された対向電極とを備えた電気光学装置に関する。
【背景技術】
【０００２】
従来、画素電極と、画素電極に対向するように配置された対向電極とを備えた表示装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、液晶を挟むようにして配置された画素電極および対向電極と、画素電極の電位を保持する蓄積容量（保持容量）とを備えた液晶表示装置が開示されている。上記特許文献１に記載の液晶表示装置では、書き込まれた映像信号が、高電位側であれば、映像信号の書き込み後に蓄積容量の電位を高電位側に変動させるとともに、書き込まれた映像信号が低電位側であれば、映像信号の書き込み後に蓄積容量の電位を低電位側に変動させるように構成されている。
【０００４】
【特許文献１】特開２００２−１９６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の液晶表示装置では、上記のような動作を行う場合、保持容量の電位を変動させることによって、画素電極の電位が高電位側および低電位側の両側に変動する一方で、高電位側および低電位側の両側に変動する分だけ、画素電極の電位の振幅が大きくなる。このため、これに伴い画素電極への映像信号の書き込みのオンオフ制御を行うためのゲート信号の振幅も大きくしなければならないので、消費電力を低減させることが困難であるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電力を低減することが可能な電気光学装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
この発明の第１の局面による電気光学装置は、ゲート線とデータ線との交差に対応して設けられた画素電極と、画素電極と電気光学物質を介して対向するように配置された対向電極と、一端が画素電極に接続される保持容量とを備え、データ線を介して画素電極に供給されるデータ線信号が対向電極の電位に対して正極性書き込みに対応するものの場合には、当該データ線信号の書き込み開始時より１水平期間前に保持容量の他端の電位を低電位側に変動させ、当該データ線信号の書き込み終了時に保持容量の他端の電位を高電位側に変動させ、当該データ線信号が対向電極の電位に対して負極性書き込みに対応するものの場合には、当該データ線信号の書き込みの期間、当該期間の開始時前後及び終了時前後で保持容量の他端の電位を一定の大きさに維持するように構成されている。
【０００８】
この発明の第１の局面による電気光学装置では、上記のように、画素電極に書き込まれるデータ線信号が対向電極の電位に対して負極性書き込み（低電位側）に対応する場合には、書き込みを行うデータ線信号が対向電極の電位に対して正極性書き込み（高電位側）に対応する場合と異なり、保持容量の電位を一定の大きさに維持した状態でデータ線信号の書き込みを行うように制御する。すなわち、画素電極へのデータ線信号の書き込み後に画素電極の電位を低電位側に変動させることがないので、その分、画素電極の電位の変動の振幅の大きさを小さくすることができる。したがって、これに伴って、画素電極へのデータ線信号の書き込みのオンオフ制御を行うための信号（ゲート信号）の振幅も小さくすることができる。これにより、ゲート信号の振幅が小さくなる分、画素電極へのデータ線信号の書き込み時における消費電力を低減することができる。また、正極性書き込みの場合におけるデータ線信号の書き込みタイミングだけを基準に保持容量の他端の電位を変動させることが可能であり、保持容量の他端の電位変動に関する制御が比較的簡単になるという功を奏する。
【０００９】
上記一の局面による電気光学装置において、好ましくは、画素電極に接続された画素トランジスタと、画素トランジスタをオンオフ制御するためのゲート信号を供給するゲート線と、ゲート線を走査するゲート線走査部と、ゲート線走査部に駆動用電源電位を供給する駆動用電源とをさらに備え、画素トランジスタに供給されるゲート信号のオフ電位は所定の電位になるように構成されている。このように構成すれば、基準電位に対して高電位側（正極性側）のみにおいてゲート信号のオン電位およびオフ電位（基準電位）が制御されるので、基準電位に対して負極性側の電源を別途設けることなくゲート線を駆動することができる。これにより、電源数が増加するのを抑制することができる。
【００１０】
この場合、好ましくは、保持容量に接続された容量線と、容量線を介して保持容量の電位を制御する容量線制御回路とをさらに備え、容量線制御回路は、ゲート線と接続されているとともに、ゲート線から供給されるゲート信号に基づいて保持容量の電位を制御するように構成されている。このように構成すれば、保持容量の電位を制御するための信号を別途生成することなく保持容量の電位を制御することができるので、その分、回路が複雑化するのを抑制することができる。
【００１１】
上記容量線および容量線制御回路を備えた構成において、好ましくは、容量線制御回路は、容量線毎に設けられ、それぞれ画素トランジスタを有する複数の画素と、初段の容量線に対応して配置された容量線制御回路に接続されたダミーゲート線とをさらに備え、初段の容量線には、ダミーゲート線により供給されるダミーゲート信号に基づいて、初段の容量線に対応して配置された容量線制御回路から初段の容量線に対応する保持容量の電位を制御する信号が供給されるように構成されている。このように構成すれば、初段の容量線に対応する保持容量の電位をダミーゲート信号に基づいて容易に制御することができる。
【００１２】
上記複数の画素を備えた構成において、好ましくは、複数の画素は行列状に配置され、行列状に配置された複数の画素の水平ライン毎に、画素電極に供給されるデータ線信号が、対向電極の電位に対して正極性であるデータ線信号と、対向電極の電位に対して負極性であるデータ線信号とに切り替えられるように構成されている。このように構成すれば、複数の画素に対して水平ライン毎に高電位側に対応するデータ線信号と低電位側に対応するデータ線信号とが交互に供給されるので、液晶の焼き付きが発生するのを抑制することができる。
【００１３】
上記複数の画素を備えた構成において、好ましくは、１行分の画素毎に、それぞれ、容量線および容量線制御回路が１つずつ設けられている。このように構成すれば、１行分の画素毎に、確実に保持容量の電位を制御することができる。
【００１４】
上記複数の画素を備えた構成において、好ましくは、複数行分の画素毎に、それぞれ、容量線および容量線制御回路が１つずつ設けられている。このように構成すれば、複数行分の画素に対して容量線が１本ずつ対応している分、容量線の本数が増加するのを抑制することができる。したがって、容量線の本数が少なくなる分、各画素における光源の透過率を増加させることができる。すなわち、画素の開口率を増加させることができる。また、容量線制御回路の数が少ない分、回路構成をより簡素化することができる。
【００１５】
この場合、好ましくは、データ線信号の書き込み時に、１垂直期間毎に、前段の画素から後段の画素にかけて１段ずつ順番に順次書き込みを行う第１書き込み形式と、前段の画素から後段の画素にかけて２段毎に第１書き込み形式と逆の順番に書き込みを行う第２書き込み形式とを交互に行うように構成されていてもよい。
【００１６】
上記複数の画素を備えた構成において、好ましくは、ゲート線を走査するゲート線走査部と、複数の画素を含む表示部とをさらに備え、ゲート線走査部は、表示部を挟む位置に１つずつ配置されている。このように構成すれば、ゲート線走査部を表示部を挟むようにして２つ設けることによって、ゲート線走査部が１つの場合に比べて、ゲート線走査部から各画素までのゲート線の距離を短くすることができるので、その分、配線抵抗および配線容量が大きくなるのを抑制することができる。その結果、時定数を低減させることができるので、各画素に対するデータ線信号の書き込みを正確に行うことができる。
【００１７】
この発明の第２の局面による電子機器は、上記した構成を有する電気光学装置を備える。このように構成すれば、消費電力を低減することが可能な電子機器を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置の全体構成を示すブロック図である。図２は、本発明の第１実施形態による液晶表示装置の詳細な構成を説明するための回路図である。まず、図１および図２を参照して、本発明の第１実施形態による液晶表示装置１００の構成について説明する。なお、第１実施形態では、電気光学装置の一例である液晶表示装置に本発明を適用した例について説明する。
【００２０】
本発明の第１実施形態による液晶表示装置１００は、図１に示すように、表示画面部１と、Ｖドライバ２と、Ｈドライバ３と、容量線駆動回路部４とを備えている。表示画面部１には、複数の画素１ａがマトリックス状に配置されている。なお、図１は、図面の簡略化のために８画素分の画素１ａを図示している。なお、Ｖドライバ２は、本発明の「ゲート線走査部」の一例である。
【００２１】
Ｖドライバ２およびＨドライバ３には、それぞれ、複数のゲート線２ａおよびデータ線３ａが接続されている。ゲート線２ａおよびデータ線３ａは、互いに直交するように配置されている。また、ゲート線２ａおよびデータ線３ａが互いに直交する位置に画素１ａが配置されている。
【００２２】
Ｖドライバ２は、シフトレジスタ２ｂおよび出力制御回路２ｃを備えているとともに、ゲート線２ａの駆動回路としての機能を有する。具体的には、駆動ＩＣ１０からサンプリングパルス（ＳＰ）、クロック信号（ＣＬＫ）、イネーブル信号（ＥＮＢ）および駆動用電源電位（Ｖａ）がＶドライバ２内のシフトレジスタ２ｂに供給されるとともに、これらの信号および駆動用電源電位に基づいてシフトレジスタ２ｂから出力信号が生成される。そして、この出力信号が出力制御回路２ｃに順次供給されるとともに、出力制御回路２ｃからゲート線２ａに対してゲート信号が出力されるように構成されている。また、Ｈドライバ３は、駆動ＩＣ１０から供給された映像信号を、データ線３ａを介して、後述する画素電極１ｃに順次供給する機能を有する。なお、駆動ＩＣ１０は、本発明の「駆動用電源」の一例であり、映像信号は、本発明の「データ線信号」の一例である。
【００２３】
また、各画素１ａは、画素トランジスタ１ｂ（ＴＦＴ）と、画素電極１ｃと、対向電極１ｄと、保持容量１ｅとにより構成されている。画素トランジスタ１ｂのソース領域Ｓはデータ線３ａに接続されているとともに、画素トランジスタ１ｂのドレイン領域Ｄは画素電極１ｃの一方の電極と保持容量１ｅの一方の電極（本発明の「保持容量の一端」の一例である。）とに接続されている。また、画素トランジスタ１ｂのゲートＧは、ゲート線２ａに接続されている。また、対向電極１ｄは、ＬＣＣＯＭ線５を介してＣＯＭドライバ（図示せず）に接続されている。また、保持容量１ｅの他方の電極（本発明の「保持容量の他端」の一例である。）は容量線４ａに接続されているとともに、容量線４ａは、容量線駆動回路部４に接続されている。また、画素電極１ｃと対向電極１ｄとの間には液晶６が封入されている。
【００２４】
ここで、第１実施形態では、容量線駆動回路部４は、各容量線４ａ毎（図のＳＣ１、ＳＣ２、ＳＣ３・・・）に設けられた複数の容量線制御回路４ｂを備えている。容量線制御回路４ｂは、それぞれ、対応する容量線４ａを駆動するための機能を有する。また、１行分の画素１ａ毎に、それぞれ、容量線４ａおよび容量線制御回路４ｂが１つずつ設けられている。
【００２５】
また、各容量線制御回路４ｂには、それぞれ、前段の行の画素１ａに接続されたゲート線２ａと、後段の行の画素１ａに接続されたゲート線２ａとが接続されている。具体的には、たとえば、図１においては、２段目の行の画素１ａに対応する容量線制御回路４ｂには、前段の行の画素１ａに接続されたゲート線２ａ（図のＧａｔｅ１）、および、後段の行の画素１ａに接続されたゲート線２ａ（図のＧａｔｅ３）が接続された状態となる。
【００２６】
ここで、第１実施形態では、初段の行の画素１ａに対応する容量線制御回路４ｂには、後段の行の画素１ａに接続されたゲート線２ａ（図のＧａｔｅ２）とともに、ダミーゲート線２ｄ（図のＤＭ）が接続されている。
【００２７】
また、第１実施形態では、各容量線制御回路４ｂには、容量線４ａを介して保持容量１ｅにＣＯＭＨ信号の電位レベル（図のＣＯＭＨ）を供給するためのＣＯＭＨ線７ａと、容量線４ａを介して保持容量１ｅにＣＯＭＬ信号の電位レベル（図のＣＯＭＬ）を供給するためのＣＯＭＬ線７ｂとが接続されている。また、ＣＯＭＨ信号は、保持容量１ｅの電位を高電位側に変動させるＨレベルの信号であるとともに、ＣＯＭＬ信号は、保持容量１ｅの電位を低電位側（高電位側電位に対して低電位）に変動させるＬレベルの信号である。また、各容量線制御回路４ｂには、各容量線制御回路４ｂから容量線４ａに対してＣＯＭＨ信号とＣＯＭＬ信号とのいずれの信号を出力するかを選択するための極性選択信号（図のＰＯＬ）を供給するためのＰＯＬ線８が接続されている。
【００２８】
以上により、各容量線制御回路４ｂは、ダミーゲート信号またはゲート信号と、極性選択信号とに基づいて、対応する容量線４ａに対してＣＯＭＨ信号およびＣＯＭＬ信号のうちのいずれか一方の信号を出力するように構成されている。なお、詳細な動作は後に説明する。
【００２９】
次に、容量線駆動回路部４の詳細な回路図について説明する。図２に示すように、各容量線制御回路４ｂは、奇数段と偶数段とにより異なる回路構成により設けられている。まず、奇数段の容量線制御回路４ｂの回路構成について説明する。各容量線制御回路４ｂは、それぞれ、２つのインバータ４ｃからなるラッチ回路４ｄと、トランジスタ４ｅおよび４ｆと、ＮＡＮＤ回路４ｇと、トランスファゲートトランジスタにより構成されたスイッチ部４ｈおよび４ｉと、インバータ４ｊとにより構成されている。なお、スイッチ部４ｈおよび４ｉ（トランスファゲートトランジスタ）は、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを並列接続することにより構成されている。
【００３０】
ラッチ回路４ｄの一方の接続部には、トランジスタ４ｅのソースおよびドレインのうちの一方が接続されているとともに、トランジスタ４ｅのソースおよびドレインのうちの他方には、Ｌレベルの信号（図のＶＬ）が供給されるように構成されている。また、同様に、ラッチ回路４ｄの他方の接続部には、ノード１（ＮＤ１）を介してトランジスタ４ｆのソースおよびドレインのうちの一方が接続されている。また、トランジスタ４ｆのソースおよびドレインのうちの他方には、Ｌレベルの信号（ＶＬ）が供給されるように構成されている。
【００３１】
また、ラッチ回路４ｄとトランジスタ４ｆとの接続部分であるノード１（ＮＤ１）は、ＮＡＮＤ回路４ｇの一方の入力側に接続されている。また、ＮＡＮＤ回路４ｇの他方の入力側は、ＰＯＬ線８に接続されている。また、ＮＡＮＤ回路４ｇの出力側は、ノード２（ＮＤ２）を介してインバータ４ｊの入力側と接続されている。また、ＮＡＮＤ回路４ｇの出力側は、ノード２（ＮＤ２）において、それぞれ、スイッチ部４ｈのｐ型トランジスタ側のゲートと、スイッチ部４ｉのｎ型トランジスタ側のゲートとに接続されている。また、インバータ４ｊの出力側は、スイッチ部４ｈのｎ型トランジスタ側のゲートと、スイッチ部４ｉのｐ型トランジスタ側のゲートとに接続されている。また、スイッチ部４ｈの一方の接続部は、ＣＯＭＬ線７ｂに接続されているとともに、他方の接続部は容量線４ａに接続されている。また、スイッチ部４ｉの一方の接続部は、ＣＯＭＨ線７ａに接続されているとともに、他方の接続部は容量線４ａに接続されている。
【００３２】
また、偶数段の容量線制御回路４ｂは、上述の奇数段の容量線制御回路４ｂにおける構成にインバータ４ｋを加えた構成となる。具体的には、たとえば、２段目の容量線制御回路４ｂに示すように、ＮＡＮＤ回路４ｇの他方の入力側とインバータ４ｋの出力側とが接続されているとともに、インバータ４ｋの入力側とＰＯＬ線８とが接続されている。
【００３３】
また、奇数段および偶数段における各々の容量線制御回路４ｂにおいて、トランジスタ４ｅのゲートには、前段の行の画素１ａに対応するゲート線２ａが接続されているとともに、トランジスタ４ｆのゲートには、後段の行の画素１ａに対応するゲート線２ａが接続されている。具体的には、たとえば、２段目の容量線制御回路４ｂにおけるトランジスタ４ｅのゲートには、前段の行の画素１ａに対応するゲート線２ａ（Ｇａｔｅ１に対応するゲート線２ａ）が接続されているとともに、トランジスタ４ｆのゲートには、後段の行の画素１ａに対応するゲート線２ａ（Ｇａｔｅ３に対応するゲート線２ａ）が接続されている。また、初段の容量線制御回路４ｂにおけるトランジスタ４ｅのゲートには、ダミーゲート線２ｄが接続されている。
【００３４】
図３は、本発明の第１実施形態による液晶表示装置における映像信号の書き込み時の動作を説明するためのタイミングチャート図である。図４〜図７は、本発明の第１実施形態による液晶表示装置における映像信号の書き込み時の詳細な動作について説明するための図である。次に、図２〜図７を参照して、本発明の第１実施形態による液晶表示装置１００における映像信号の書き込み時の動作について説明する。
【００３５】
まず、図３に示すように、最初の１垂直期間内（図の１Ｖ期間）において、ＰＯＬ線８（図２参照）からはＨレベルの極性選択信号（図３のＰＯＬ）が供給され続ける。このとき、時間ｔ１において、クロック信号に基づいてＨレベルのダミーゲート信号がダミーゲート線２ｄを介して初段の容量線制御回路４ｂにおけるトランジスタ４ｅのゲートに供給される。これにより、このトランジスタ４ｅのソースおよびドレインを介してＬレベルの信号（図２のＶＬ）がラッチ回路４ｄに供給される。このとき、ラッチ回路４ｄ内のインバータ４ｃによりＬレベルの信号が反転してラッチ回路４ｄのノード１（ＮＤ１）側がＨレベルの状態に維持されるように記憶（ラッチ）される。これにより、ラッチ回路４ｄからノード１（ＮＤ１）を介してＨレベルの信号がＮＡＮＤ回路４ｇの一方の入力側に供給される。
【００３６】
また、このとき、ＰＯＬ線８を介してＨレベルの信号がＮＡＮＤ回路４ｇの他方の入力側に供給されているので、ＮＡＮＤ回路４ｇの出力側からはＬレベルの信号が出力される。そして、このＬレベルの信号は、ノード２（ＮＤ２）を介してスイッチ部４ｈおよび４ｉをそれぞれ構成するトランジスタのゲートに供給される。ここで、スイッチ部４ｉにおいては、Ｌレベルの信号がｎ型ＭＯＳトランジスタ側のゲートに供給されるためにオフ状態が維持される。一方で、スイッチ部４ｈにおいては、Ｌレベルの信号がｐ型ＭＯＳトランジスタ側のゲートに供給されるためにオン状態となる。したがって、オン状態に切り替えられたスイッチ部４ｈを介して、ＣＯＭＬ線７ｂからＣＯＭＬ信号（Ｌレベル）が初段の容量線４ａ（図２のＳＣ１）に供給される。すなわち、図３の時間ｔ１において、ＳＣ１（初段の容量線４ａの電位）がＬレベルに変化する。
【００３７】
ここで、第１実施形態では、この状態において、図３の時間ｔ２において、初段の行の画素１ａに対応するゲート線２ａ（図のＧａｔｅ１）がオン状態となることにより、初段の行の画素１ａに対して映像信号の書き込みが行われる。そして、このとき、初段の行の画素１ａには、高電位側（対向電極１ｄの電位に対して正極性書き込み）に対応する映像信号が供給される。つまり、ＳＣ１（初段の容量線４ａの電位）がＬレベルの状態時に高電位側に対応する映像信号が書き込まれることになる（図３のＡ１部分）。なお、初段の画素１ａには、時間ｔ２から時間ｔ３までの期間（Ｇａｔｅ１がオンの期間）に映像信号の書き込みが行われる。
【００３８】
また、時間ｔ２において、Ｇａｔｅ１のゲート線２ａから供給されるオン信号は、図２に示すように、２段目の容量線４ａ（図２のＳＣ２）に対応する容量線制御回路４ｂにおけるトランジスタ４ｅのゲートに入力される。これにより、このトランジスタ４ｅのソースおよびドレインを介してＬレベルの信号がラッチ回路４ｄに供給されるとともに、ラッチ回路４ｄには、ノード１（ＮＤ１）側がＨレベルの状態になるようにして記憶される。そして、このラッチ回路４ｄからノード１（ＮＤ１）を介して２段目の容量線制御回路４ｂにおけるＮＡＮＤ回路４ｇの一方の入力側にＨレベルの信号が入力される。
【００３９】
ここで、ＮＡＮＤ回路４ｇの他方の入力側には、ＰＯＬ線８から供給されるＨレベルの信号がインバータ４ｋによりＬレベルの状態に反転して供給される。これにより、ＮＡＮＤ回路４ｇの出力側からはＨレベルの信号が出力するとともに、このＨレベルの信号がスイッチ部４ｉのｎ型トランジスタ側のゲートに入力されることにより、２段目の容量線制御回路４ｂにおけるスイッチ部４ｉがオン状態となる。また、スイッチ部４ｈはオフ状態が維持される。そして、スイッチ部４ｉを介してＣＯＭＨ線７ａからＣＯＭＨ信号（Ｈレベル）が２段目の容量線４ａ（図２のＳＣ２）に供給される。すなわち、図３の時間ｔ２においては、ＳＣ２（２段目の容量線４ａの電位）はＨレベルの状態が維持されている。
【００４０】
そして、図３の時間ｔ３において、初段の画素１ａに対する映像信号の書き込みが終了するとともに、２段目の画素１ａに対応するゲート線２ａ（Ｇａｔｅ２）からＨレベルのゲート信号が供給される。
【００４１】
このとき、第１実施形態では、Ｇａｔｅ２に対応するゲート線２ａから出力されたゲート信号は、初段の容量線制御回路４ｂにおけるトランジスタ４ｆのゲートにも供給される。これにより、このトランジスタ４ｆのソースおよびドレインを介してＬレベルの信号（図のＶＬ）がラッチ回路４ｄに供給される。そして、このＬレベルの信号は、ラッチ回路４ｄにノード１（ＮＤ１）側がＬレベルの状態になるように記憶されるとともに、ノード１（ＮＤ１）を介してＮＡＮＤ回路４ｇの一方の入力側に供給される。これにより、ＮＡＮＤ回路４ｇの他方の入力側には、ＰＯＬ線８からＨレベルの信号が供給され続けていることにより、ＮＡＮＤ回路４ｇの出力側からはＨレベルの信号が出力される。
【００４２】
そして、このＨレベルの信号により、スイッチ部４ｉがオン状態に切り替わるとともに、スイッチ部４ｈがオフ状態に切り替わる。したがって、スイッチ部４ｉを介して、初段の容量線４ａには、ＣＯＭＨ信号（Ｈレベル）が供給される。すなわち、図３の時間ｔ３において、初段の容量線４ａ（図３のＳＣ１）に対応する保持容量１ｅの電位は低電位側から高電位側に変動される。そして、これにより、高電位側（対向電極１ｄの電位に対して正極性書き込み）に対応する映像信号が書き込まれた初段の行の画素１ａにおける画素電極１ｃの電位は、保持容量１ｅの電位が高電位側に変動した分（ＣＯＭＨ信号の電位−ＣＯＭＬ信号の電位に相当する電圧分）、高電位側に変動することになる（図３のＡ２部分）。
【００４３】
また、第１実施形態では、時間ｔ３において、２段目の行の画素１ａに映像信号の書き込みが行われる。ここで、２段目の行の画素１ａには、低電位側（対向電極１ｄの電位に対して負極性書き込み）に対応する映像信号が供給される。つまり、第１実施形態における液晶表示装置１００は、画素１ａの行毎に、画素電極１ｃに供給される映像信号が高電位側と低電位側とに切り替えられる１水平期間反転駆動により駆動される。また、このとき、２段目の容量線４ａ（ＳＣ２）の電位は、高電位側に維持されている。つまり、２段目の行の画素１ａに対しては、保持容量１ｅの電位が高電位側に維持された状態で、画素電極１ｃには低電位側（対向電極１ｄの電位に対して負極性書き込み）に対応する映像信号が書き込まれる（図３のＢ部分）。
【００４４】
また、このとき、時間ｔ３において、Ｇａｔｅ２に対応するゲート線２ａから出力されたオン信号は、３段目の容量線制御回路４ｂにおけるトランジスタ４ｅのゲートにも供給される。これにより、３段目の容量線制御回路４ｂにおいて、初段の容量線制御回路４ｂにおける動作と同様の動作が行われる。すなわち、スイッチ部４ｈがオン状態になるとともに、スイッチ部４ｈを介して３段目の容量線４ａ（図２のＳＣ３）にＣＯＭＬ信号（Ｌレベル）が供給される。これにより、図３のＳＣ３の電位（３段目の容量線４ａの電位）が時間ｔ３においてＬレベルになる。
【００４５】
そして、この状態で、時間ｔ４において、３段目の画素１ａに対応するゲート線２ａ（図２のＧａｔｅ３）にオン信号が供給されるとともに、３段目の画素１ａに対して映像信号の書き込みが行われる。ここで、３段目の画素１ａには、１水平期間反転駆動により、初段の画素１ａと同様に高電位側に対応する映像信号が書き込まれる。
【００４６】
そして、時間ｔ５において、３段目の画素１ａに対応するゲート線２ａに供給されていたオン信号がオフ状態になるとともに、４段目の画素１ａに対応するゲート線２ａ（Ｇａｔｅ４（図示せず））からオン信号が供給される。そして、このオン信号が、３段目の容量線制御回路４ｂにおけるトランジスタ４ｆのゲートに供給されることにより、上記の時間ｔ３における初段の容量線制御回路４ｂと同様の動作が行われる。すなわち、低電位側に維持されていた３段目の容量線４ａの電位が高電位側に変動することにより、高電位側に対応する映像信号が書き込まれた３段目の画素１ａの画素電極１ｃの電位が、容量線４ａの遷移分（ＣＯＭＨ信号の電位−ＣＯＭＬ信号の電位）に相当する電圧分、高電位側に変動する。
【００４７】
以上のようにして、第１実施形態では、奇数段の画素１ａに対しては、保持容量１ｅが低電位側の電位に維持された状態で高電位側（対向電極の電位に対して正極性書き込み）に対応する映像信号が書き込まれるとともに、映像信号の書き込み後に保持容量１ｅの電位が低電位側から高電位側に変動するように制御される。また、偶数段の画素１ａに対しては、保持容量１ｅが高電位側の電位に維持された状態で低電位側（対向電極の電位に対して負極性書き込み）に対応する映像信号が書き込まれるように制御される。
【００４８】
ここで、奇数段の画素１ａにおける映像信号（高電位側に対応する映像信号）の書き込み動作時の電位の変動について具体的に説明する。
【００４９】
まず、図４を参照して、ノーマリーブラック方式の場合における白表示に対応する映像信号を書き込む場合について説明する。たとえば、Ｇａｔｅ１に対応するゲート線２ａ（初段の画素１ａに対応するゲート線２ａ）がオン状態である際に、Ｈレベルの選択信号が供給された画素１ａにおいて、映像信号の書き込みが行われる。なお、選択信号とは、映像信号を書き込む画素１ａを選択するための信号である。
【００５０】
具体的には、白表示に対応する映像信号がデータ線３ａに供給されることにより、データ線３ａを介して画素電極１ｃに映像信号が供給される。これにより、図４の書き込み期間において、データ線３ａおよび画素電極１ｃの電位がＶＩＤＥＯＨのレベルに達する。このとき、初段の容量線４ａの電位（図のＳＣ線電位）は、ＣＯＭＬのレベル（Ｌレベル）に維持されている。そして、ゲート信号がオフ状態になるとともに、容量線４ａの電位がＣＯＭＬの状態からＣＯＭＨの状態に変動する。そして、これに伴い画素電極１ｃの電位が高電位側に変動する。
【００５１】
また、このとき、ゲート信号はオフ状態であることにより、画素トランジスタ１ｂはオフ状態である。したがって、データ線３ａの電位はほとんど変動しない。これにより、一定の大きさに維持された対向電極１ｄの電位（図のＬＣＣＯＭ）と、高電位側に変動した画素電極１ｄの電位との電位差（図のＶ１（白表示に対応する電位差））が液晶６に印加されることになる。
【００５２】
また、図５に示すように、ノーマリーブラック方式の場合における黒表示に対応する映像信号を書き込む際には、上記と同様に、図の書き込み期間内において映像信号が書き込まれる。これにより、書き込み期間において、データ線３ａおよび画素電極１ｃの電位がＶＩＤＥＯＬのレベルに達するとともに、初段の容量線４ａの電位（図のＳＣ線電位）は、ＣＯＭＬのレベル（Ｌレベル）に維持されている。そして、ゲート信号がオフ状態になるとともに、容量線４ａの電位がＣＯＭＬの状態からＣＯＭＨの状態に変動する。そして、これに伴い画素電極１ｃの電位が高電位側に変動する。これにより、対向電極１ｄの電位（図のＬＣＣＯＭ）と、高電位側に変動した画素電極１ｃの電位との電位差（図のＶ２（黒表示に対応する電位差））が液晶６に印加されることになる。
【００５３】
次に、偶数段の画素１ａにおける映像信号（低電位側）の書き込み動作時の電位の変動について具体的に説明する。
【００５４】
まず、図６を参照して、ノーマリーブラック方式の場合における白表示に対応する映像信号を書き込む場合について説明する。たとえば、Ｇａｔｅ２に対応するゲート線２ａ（初段の画素１ａに対応するゲート線２ａ）がオン状態である際に、上記と同様にして映像信号の書き込みが行われる。具体的には、図６の書き込み期間において、データ線３ａおよび画素電極１ｃの電位がＶＩＤＥＯＬのレベルに達する。このとき、２段目の容量線４ａの電位（図のＳＣ線電位）は、ゲート信号がオフ状態になった後においても、ＣＯＭＨのレベル（Ｈレベル）に維持されている。したがって、映像信号の書き込みが終了した後も、容量線４ａの電位はＣＯＭＨの状態に維持され続けることによって画素電極１ｃの電位は変動されない。また、画素トランジスタ１ｂはオフ状態であるためにデータ線３ａの電位はほとんど変動しない。これにより、一定の大きさに維持された対向電極１ｄの電位（図のＬＣＣＯＭ）と、画素電極１ｃの電位との電位差（図のＶ１（白表示に対応する電位差））が液晶６に印加されることになる。
【００５５】
また、図７に示すように、ノーマリーブラック方式の場合における黒表示に対応する映像信号を書き込む際には、上記と同様に、書き込み期間においてデータ線３ａおよび画素電極１ｃの電位がＶＩＤＥＯＨのレベルに達するとともに、２段目の容量線４ａの電位（図のＳＣ線電位）は、ＣＯＭＨのレベル（Ｈレベル）に維持されている。そして、ゲート信号がオフ状態になることにより映像信号（黒表示）の書き込みが終了される。ここで、映像信号の書き込みが終了した後も、容量線４ａの電位はＣＯＭＨの状態に維持され続けることによって画素電極１ｃの電位は変動されない。これにより、対向電極１ｄの電位（図のＬＣＣＯＭ）と、画素電極１ｃの電位との電位差（図のＶ２（黒表示に対応する電位差））が液晶６に印加されることになる。
【００５６】
ここで、第１実施形態では、図４〜図７に示すように、ゲート信号のオフ電位を液晶表示装置の基準電位、すなわち、グランドレベル（ＧＮＤ）と同じ電位としている。これにより、第１実施形態における液晶表示装置１００では、映像信号の書き込み動作においては、基準電位に対して正極性側のみの電位により行われる。なお、グラントレベル（ＧＮＤ）は、電気信号をやり取りするときの基準電位であり、接地電位としてもよく、また、Ｖドライバ２の駆動用電源のＬｏｗ電位としてもよい。
【００５７】
また、図３に示すように、次の１垂直期間（時間ｔ６以降）においては、Ｌレベルの極性選択信号（図３のＰＯＬ）が供給され続ける。また、奇数段の画素１ａには低電位側に対応する映像信号が書き込まれるとともに、偶数段の画素１ａには高電位側に対応する映像信号が書き込まれる。具体的には、ＰＯＬ線８からＬレベルの信号が供給されている状態で、時間ｔ６において、ダミーゲート線２ｄからＨレベルのダミーゲート信号が初段の容量線制御回路４ｂにおけるトランジスタ４ｅのゲートに供給される。これにより、Ｌレベルの信号（ＶＬ）がラッチ回路４ｄに供給されるとともに、ラッチ回路４ｄのインバータ４ｃによってノード１（ＮＤ１）側がＨレベルになるように反転される。そして、Ｈレベルの信号がＮＡＮＤ回路４ｇの一方の入力側に供給されるとともに、他方の入力側にはＬレベルの信号（ＰＯＬ）が供給されていることにより、ＮＡＮＤ回路４ｇの出力側からＨレベルの信号が出力される。これにより、スイッチ部４ｉのみがオン状態となるとともに、スイッチ部４ｉを介して容量線４ａ（ＳＣ１）にＣＯＭＨ信号（Ｈレベル）が供給される。すなわち、図３に示す時間ｔ６において、初段の容量線４ａの電位（ＳＣ１）はＨレベルに維持され続ける。
【００５８】
また、時間ｔ７において、Ｇａｔｅ１からのゲート信号が２段目の容量線制御回路４ｂにおけるトランジスタ４ｅのゲートに供給されることによって、２段目の容量線４ａ（ＳＣ２）の電位がＬレベルの状態になる。また、Ｇａｔｅ１からのゲート信号により、初段の画素１ａに対応するゲート線２ａがオン状態になることによって、映像信号の書き込みが開始される。このとき、初段の画素１ａに対しては、低電位側に対応する映像信号が供給される。また、初段の画素１ａに映像信号の書き込みが行われている際には、容量線４ａの電位がＨレベルの状態に維持され続ける。
【００５９】
そして、時間ｔ８において、２段目の画素１ａに対応するゲート線２ａ（Ｇａｔｅ２）がオン状態になることによって、容量線４ａの電位がＬレベルに維持された状態で高電位側に対応する映像信号が書き込まれる。そして、時間ｔ９において、３段目の画素１ａに対応するゲート線２ａ（Ｇａｔｅ３）からオン状態のゲート信号が出力されるとともに、このゲート信号が２段目の容量線制御回路４ｂにおけるトランジスタ４ｆのゲートに供給される。これにより、２段目の容量線４ａ（ＳＣ２）の電位、および、２段目の画素１ａにおける画素電極１ｃの電位が高電位側に変動する（図のＡ２部分）。また、このとき、３段目の画素１ａに対して映像信号が書き込まれる（図のＢ部分）。
【００６０】
以上のように、第１実施形態では、奇数段の画素１ａおよび偶数段の画素１ａには、それぞれ、１垂直期間毎に高電位側に対応する映像信号と低電位側に対応する映像信号が交互に供給される。
【００６１】
本発明の第１実施形態による液晶表示装置１００は、図８および図９に示すように、携帯電話５０およびＰＣ（パーソナルコンピュータ）６０などに用いることが可能である。図８の携帯電話５０においては、表示画面５０ａに本発明の第１実施形態における液晶表示装置１００が用いられる。また、図９のＰＣ６０においては、キーボード６０ａなどの入力部および表示画面６０ｂなどに用いることが可能である。また、周辺回路を液晶パネル内の基板に内蔵することにより部品点数を大幅に減らすとともに、装置本体の軽量化および小型化を行うことが可能になる。
【００６２】
第１実施形態では、上記のように、画素電極１ｃに書き込まれる映像信号が低電位側（対向電極１ｄの電位に対して負極性書き込み）に対応する場合には、書き込みを行う映像信号が高電位側（対向電極１ｄの電位に対して正極性書き込み）に対応する場合と異なり、保持容量１ｅの電位を一定の大きさに維持した状態（ＬＣＣＯＭ）で映像信号の書き込みを行うように制御する。すなわち、画素電極１ｃの電位を低電位側に変動させることなく映像信号の書き込みを行うので、その分、画素電極１ｃの電位の変動の振幅の大きさを小さくすることができる。したがって、これに伴って映像信号の書き込みのオンオフ制御を行うためのゲート信号の振幅も小さくすることができるので、その分、映像信号の書き込み時における消費電力を低減することができる。
【００６３】
また、上記第１実施形態では、画素トランジスタ１ｂに供給されるゲート信号のオフ電位を液晶表示装置の基準電位、すなわち、グランドレベル（ＧＮＤ）と同じ電位になるように構成することによって、基準電位に対して高電位側（正極性側）のみにおいてゲート信号のオン電位およびオフ電位が制御されるので、基準電位に対して低電位側（負極性側）の電源を別途設けることなくゲート線２ａを駆動することができる。これにより、電源数が増加するのを抑制することができる。なお、グランドレベル（ＧＮＤ）は、電気信号をやり取りするときの基準電位であり、接地電位としてもよく、また、Ｖドライバ２の駆動用電源のＬｏｗ電位としてもよい。この場合でも、接地電位または駆動用電源のＬｏｗ電位に対して低電位側（負極性側）の電源を別途設けることなくゲート線２ａを駆動することができるので、電源数が増加するのを抑制することができる。
【００６４】
また、上記第１実施形態では、容量線制御回路４ｂを、ゲート線２ａと接続するように構成するとともに、ゲート線２ａから供給されるゲート信号に基づいて保持容量１ｅの電位を制御するように構成することによって、保持容量１ｅの電位を制御するための信号を別途生成することなくゲート信号により保持容量１ｅの電位を制御することができるので、その分、回路が複雑化するのを抑制することができる。
【００６５】
また、上記第１実施形態では、初段の容量線４ａには、初段の容量線制御回路４ｂにはダミーゲート信号が供給されるとともに、初段の容量線制御回路４ｂからダミーゲート信号に基づいて、初段の容量線４ａに対応する保持容量１ｅの電位を制御するように構成することによって、初段の容量線４ａに対応する保持容量１ｅの電位をダミーゲート信号に基づいて容易に制御することができる。
【００６６】
また、上記第１実施形態では、１水平期間毎（１Ｈ期間毎）に、画素電極１ｃに供給される映像信号を、高電位側（対向電極の電位に対して正極性書き込み）に対応する映像信号と、低電位側（対向電極の電位に対して負極性書き込み）に対応する映像信号とに切り替えて書き込みを行うように構成することによって、１Ｈ期間毎に高電位側に対応する映像信号と低電位側に対応する映像信号とが交互に供給されるので、液晶６の焼き付きが発生するのを抑制することができる。
【００６７】
また、上記第１実施形態では、１行分の画素１ａ毎に、それぞれ、容量線４ａおよび容量線制御回路４ｂを１つずつ設けることによって、１行分の画素１ａ毎に、確実に保持容量１ｅの電位を制御することができる。
【００６８】
（第２実施形態）
図１０および図１１は、本発明の第２実施形態における液晶表示装置の構成を説明するための図である。第２実施形態では、図１０および図１１を参照して、１行分の画素１ａ毎に容量線４ａおよび容量線制御回路４ｂを１つずつ設けた第１実施形態とは異なり、２行分の画素１ａ毎に容量線４０ａおよび容量線制御回路４０ｂを設けた例について説明する。
【００６９】
本発明の第２実施形態における液晶表示装置２００では、図１０に示すように、表示画面部１を挟むようにして、ゲート線２０ａを備えたＶドライバ２０が１つずつ配置されている。また、各Ｖドライバ２０は、シフトレジスタ２０ｂおよび出力制御回路２０ｃを備えているとともに、駆動ＩＣ１０からサンプリングパルス（ＳＰ）、クロック信号（ＣＬＫ）、イネーブル信号（ＥＮＢ）および駆動用電源電位（Ｖａ）が供給されるように構成されている。また、一方のＶドライバ２０に設けられたゲート線２０ａは、奇数段の画素１ａにそれぞれ接続されているとともに、他方のＶドライバ２０に設けられたゲート線２０ａは、偶数段の画素１ａにそれぞれ接続されている。つまり、第２実施形態における１つのＶドライバ２０が駆動するゲート線２０ａの本数は、第１実施形態におけるＶドライバ２が駆動するゲート線２の本数の半分となる。
【００７０】
また、第２実施形態では、容量線駆動回路部４０を備えているとともに、容量線駆動回路部４０には、２行分の画素１ａ毎に容量線４０ａと容量線制御回路４０ｂとが１つずつ設けられている。また、各容量線制御回路４０ｂには、対応する２行分の画素１ａにそれぞれ接続されている２本のゲート線２０ａが接続されている。また、各容量線制御回路４０ｂには、ＣＳＬ信号を供給するためのＣＳＬ線９が接続されている。また、ＣＳＬ信号は、各容量線制御回路４０ｂを駆動する機能を有する。なお、第２実施形態では、ＣＳＬ信号およびゲート信号に基づいて容量線制御回路４０ｂおよび容量線４０ａが駆動するように構成されている。
【００７１】
また、初段の容量線４０ａ（図１０のＳＣ１）に対応する容量線制御回路４０ｂには、ダミーゲート線２０ｄ（図１０のＤＭ０）およびダミーゲート線２０ｅ（図１０のＤＭ１）が接続されている。また、ダミーゲート線２０ｄは、一方のＶドライバ２０に接続されているとともに、ダミーゲート線２０ｅは、他方のＶドライバ２０に接続されている。
【００７２】
次に、第２実施形態における容量線駆動回路部４０の詳細な回路図について説明する。図１１に示すように、各容量線制御回路４０ｂは、奇数段と偶数段とにおいて回路構成が異なった第１実施形態とは異なり、全て同様の回路構成となる。具体的には、各々の容量線制御回路４０ｂは、２つのインバータ４０ｃからなるラッチ回路４０ｄと、トランジスタ４０ｅ、４０ｆおよび４０ｇとを備えているとともに、第１実施形態と同様に、トランスファゲートトランジスタからなるスイッチ部４ｈおよび４ｉを備えている。
【００７３】
ラッチ回路４０ｄの一方側には、ノード３（ＮＤ３）を介して、それぞれトランジスタ４０ｅおよび４０ｆのソースおよびドレインのうちの一方が接続されている。また、トランジスタ４０ｅおよび４０ｆにおけるソースおよびドレインのうちの他方には、それぞれ、Ｌレベルの信号（図のＶＬ）が供給されるように構成されている。また、ラッチ回路４０ｄの他方側にも、Ｌレベルの信号（図のＶＬ）が供給されるように構成されている。また、トランジスタ４０ｅのゲートには、ダミーゲート線２０ｄが接続されているとともに、トランジスタ４０ｆのゲートには、ダミーゲート線２０ｅが接続されている。また、トランジスタ４０ｇのゲートには、ＣＳＬ線９が接続されている。
【００７４】
また、ノード２（ＮＤ２）とノード３（ＮＤ３）とが互いに接続されている。これにより、ラッチ回路４０ｄは、ノード２（ＮＤ２）およびノード３（ＮＤ３）を介してスイッチ部４ｈ、スイッチ部４ｉおよびインバータ４ｊと接続されている。
【００７５】
なお、その他の構成は、第２実施形態と同様である。
【００７６】
次に、図１１および図１２を参照して、本発明の第２実施形態による液晶表示装置２００における映像信号の書き込み時の動作について説明する。
【００７７】
まず、図１２に示すように、最初の１垂直期間（１Ｖ期間）において、ＣＳＬ線９からは、２水平期間（２Ｈ期間）毎にオン信号が出力される。このとき、時間ｔ１０において、クロック信号に基づいてＨレベルのダミーゲート信号（ＤＭ０）がダミーゲート線２０ｄ（図１１参照）を介して初段の容量線制御回路４０ｂにおけるトランジスタ４０ｅのゲートに供給される。これにより、このトランジスタ４０ｅのソースおよびドレインを介してＬレベルの信号（図１１のＶＬ）がラッチ回路４０ｄに記憶される。また、このとき、Ｌレベルの信号は、ノード３（ＮＤ３）およびノード２（ＮＤ２）を介してスイッチ部４ｈおよび４ｉに供給されるとともに、スイッチ部４ｈのみがオン状態に切り替わる。そして、スイッチ部４ｈを介して、ＣＯＭＬ信号が初段の容量線４０ａ（ＳＣ１）に供給される。すなわち、時間ｔ１０において、初段の容量線４０ａの電位（ＳＣ１の電位）がＬレベルの状態になる。
【００７８】
次に、時間ｔ１１において、ＣＳＬ線９からトランジスタ４０ｇのゲートにオン信号が供給される。これにより、トランジスタ４０ｇのソースおよびドレインを介してＬレベルの信号がラッチ回路４０ｄに供給されるとともに、ラッチ回路４０ｄのノード３（ＮＤ３）側がＨレベルの状態となる。これにより、時間ｔ１１において、ＣＳＬ信号のオン状態の期間のみ、Ｈレベルの信号がスイッチ部４ｉに供給されて、スイッチ部４ｉがオン状態となる。そして、スイッチ部４ｉを介して、ＣＯＭＨ信号（Ｈレベル）が初段の容量線４０ａに供給される。これにより、図１２の時間ｔ１１において、初段の容量線４０ａの電位（ＳＣ１）がＣＳＬ信号のオン期間と同様の期間の間Ｈレベルとなる。
【００７９】
また、このとき、Ｈレベルのダミーゲート信号（ＤＭ１）がダミーゲート線２０ｅ（図１１参照）を介して初段の容量線制御回路４０ｂにおけるトランジスタ４０ｆのゲートに供給される。これにより、トランジスタ４０ｆのソースおよびドレインを介してＬレベルの信号がラッチ回路４０ｄに供給されることにより、再びラッチ回路４０ｄにおいて、ノード３（ＮＤ３）側がＬレベルの状態となるようにして記憶される。そして、上述と同様にして、再びスイッチ部４ｈがオン状態となることにより、ＳＣ１の電位がＬレベルになる。
【００８０】
次に、時間ｔ１２において、初段の行の画素１ａに対応するゲート線２０ａ（図１１のＧａｔｅ１）にオン信号が供給されることにより、初段の行の画素１ａに対して、容量線４０ａが低電位側に維持された状態で、高電位側に対応する映像信号の書き込みが行われる（図のＡ１部分）。また、このとき、ゲート線２０ａ（Ｇａｔｅ１）から出力されたゲート信号は、２段目の容量線制御回路４０ｂにおけるトランジスタ４０ｆのゲートに供給される。これにより、２段目の容量線制御回路４０ｂにおいて、ノード３（ＮＤ３）およびノード２（ＮＤ２）を介して、Ｌレベルの信号がスイッチ部４ｈおよび４ｉに供給される。そして、上述と同様に、スイッチ部４ｈのみがオン状態となることによりＣＯＭＬ信号（Ｌレベル）が２段目の容量線４０ａに供給される。すなわち、時間ｔ１２において、２段目の容量線４０ａの電位（ＳＣ２の電位）がＬレベルに変化する。
【００８１】
そして、時間ｔ１３において、ＣＳＬ線９からオン信号が出力される。このとき、初段の容量線制御回路４０ｂにおいては、トランジスタ４０ｇがオン状態となるとともに、Ｌレベルの信号がラッチ回路４０ｄに供給されることにより、ノード３（ＮＤ３）がＨレベルの状態となる。そして、このＨレベルの信号によりスイッチ４ｉがオン状態となるとともに、スイッチ部４ｉを介してＣＯＭＨ信号（Ｈレベル）が初段の容量線４０ａに供給される。すなわち、時間ｔ１３において、ＣＳＬ信号に基づいて、初段の容量線４０ａの電位（ＳＣ１の電位）が高電位側に変動する。そして、これにより、映像信号が書き込まれた初段の行の画素１ａの画素電極１ｃの電位は、高電位側に変動する（図のＡ２部分）。
【００８２】
また、このとき、ＣＳＬ信号は、２段目の容量線制御回路４０ｂにおけるトランジスタ４０ｇのゲートにも供給される。これにより、上述と同様の動作によって２段目の容量線４０ａの電位（ＳＣ２の電位）がＣＳＬ信号のオン期間と同様の期間にのみＨレベルとなる。また、時間ｔ１３において、２段目の行の画素１ａに対応するゲート線２０ａ（図のＧａｔｅ２）からオン信号が出力される。これにより、２段目の行の画素１ａに対して、容量線４０ａの電位が高電位側に維持された状態で、低電位側に対応する映像信号の書き込みが行われる（図のＢ部分）。
【００８３】
そして、時間ｔ１４において、３段目の画素１ａに対応するゲート線２０ａ（図のＧａｔｅ３）からオン信号が出力されることにより、３段目の行の画素１ａに対して、上記と同様にして、容量線４０ａの電位が低電位側に維持された状態で、高電位側に対応する映像信号の書き込みが行われる。以上により、順次、高電位側に対応する映像信号と低電位側に対応する映像信号とが行毎に交互に書き込まれる。
【００８４】
また、次の１垂直期間（１Ｖ期間）においては、時間ｔ１７に、ダミーゲート線２０ｅからＨレベルのダミーゲート信号（図のＤＭ１）が初段の容量線制御回路４０ｂにおけるトランジスタ４０ｆに供給される。これにより、スイッチ４ｉがオン状態となり、初段の容量線４０ａ（ＳＣ１）にＣＯＭＨ信号が供給される。そして、初段の容量線４０ａの電位（ＳＣ１の電位）が低電位側に変化する。そして、時間ｔ１８において、ＨレベルのＣＳＬ信号が各容量線制御回路４０ｂにおけるトランジスタ４０ｇのゲートに供給されるとともに、ダミーゲート線２０ｄからＨレベルのダミーゲート信号（図のＤＭ０）が初段の容量線制御回路４０ｂにおけるトランジスタ４０ｅのゲートに供給される。これにより、ＣＳＬ信号に基づいて、各段の容量線４０ａは、ＣＯＭＨ信号が供給されることにより高電位側に変化する一方で、初段の容量線４０ａにおいては、ダミーゲート信号（ＤＭ０）に基づいて、すぐに低電位側に戻る。
【００８５】
この状態で、時間ｔ１９において、２段目の画素１ａに対応するゲート線２０ａ（Ｇａｔｅ２）からＨレベルのゲート信号が出力されることにより、２段目の行の画素１ａに対して、容量線４０ａの電位が低電位側に維持された状態で、高電位側に対応する映像信号が書き込まれる。そして、時間ｔ２０において、ＨレベルのＣＳＬ信号が各容量線制御回路４０ｂに供給されることにより、初段の容量線４０ａの電位は高電位側に変化する。これにより、映像信号が書き込まれた２段目の行の画素１ａの画素電極１ｃの電位がさらに高電位側に変動する。また、このとき、初段の行の画素１ａに対応するゲート線２０ａ（Ｇａｔｅ１）がオン状態となることにより、初段の行の画素１ａに対して、容量線４０ａの電位（ＳＣ１の電位）が高電位側に維持された状態で、低電位側に対応する映像信号が書き込まれる。つまり、２段目の画素１ａに映像信号が書き込まれた後に初段の画素１ａに映像信号が描き込まれる。また、３段目以降の画素１ａにおいても、まず、４段目の画素１ａの映像信号の書き込みを行った後に３段目の画素１ａに映像信号が書き込まれる。
【００８６】
ここで、第２実施形態では、１垂直期間毎に、前段となる上段の行の画素１ａから後段となる下段の行の画素１ａにかけて、Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３、Ｇａｔｅ４・・・の順に書き込みを行う第１書き込み形式と、２段の行毎に後段となる下段の行の画素１ａから前段となる上段の行の画素１ａへと、Ｇａｔｅ２、Ｇａｔｅ１、Ｇａｔｅ４、Ｇａｔｅ３、・・・の順に映像信号の書き込みを行う第２書き込み形式とを交互に行われる。なお、画素への書き込みが下段の行から上段の行へ書き込んでいく、いわゆる、逆スキャンの場合は、下段が前段に対応し、上段が後段に対応して、読み替えればよい。
【００８７】
なお、第２実施形態のその他の動作は、第１実施形態と同様である。
【００８８】
第２実施形態では、上記のように、２行分の画素１ａ毎に、それぞれ、容量線４０ａおよび容量線制御回路４０ｂを１つずつ設けることによって、２行分の画素１ａに対して容量線４０ａが１本ずつ対応している分、容量線４０ａの本数が増加するのを抑制することができるので、容量線４０ａの本数が少ない分、各画素１ａにおける光源の透過率を増加させることができる。すなわち、画素１ａの開口率を増加させることができる。また、容量線制御回路４０ｂの数が少ない分、回路構成を簡素化することができる。
【００８９】
また、上記第２実施形態では、Ｖドライバ２０を、表示画面部１を挟む位置に１つずつ配置することによって、Ｖドライバ２０を表示画面部１を挟むようにして２つ設けることによって、Ｖドライバ２０が１つの場合に比べて、Ｖドライバ２０から各画素１ａまでのゲート線２０ａの距離を短くすることができるので、その分、配線抵抗および配線容量が大きくなるのを抑制することができる。その結果、時定数を低減させることができるので、各画素１ａに対する映像信号の書き込みを正確に行うことができる。
【００９０】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００９１】
（第３実施形態）
図１３および図１４は、本発明の第３実施形態における液晶表示装置の構成を説明するための図である。第３実施形態では、図１３および図１４を参照して、１つのＣＳＬ信号により容量線制御回路４０ｂを駆動した第２実施形態とは異なり、２つのＣＳＬ信号（ＣＳＬ１およびＣＳＬ２）により容量線制御回路４０ｂを駆動する例について説明する。
【００９２】
本発明の第３実施形態における液晶表示装置３００では、図１３に示すように、奇数段の容量線制御回路４０ｂには、それぞれＣＳＬ１信号が供給されるように構成されているとともに、偶数段の容量線制御回路４０ｂには、それぞれＣＳＬ２信号が供給されるように構成されている。具体的には、ＣＳＬ１信号を供給するためのＣＳＬ１線９ａが、奇数段の容量線制御回路４０ｂにおけるトランジスタ４０ｇのゲートに接続されている。また、ＣＳＬ２信号を供給するためのＣＳＬ２信号９ｂが、偶数段の容量線制御回路４０ｂにおけるトランジスタ４０ｇのゲートに接続されている。
【００９３】
なお、第３実施形態におけるその他の構成は、第２実施形態と同様である。
【００９４】
次に、図１３および図１４を参照して、本発明の第３実施形態による液晶表示装置３００における映像信号の書き込み時の動作について説明する。
【００９５】
まず、第２実施形態の時間ｔ１０（図１２参照）における動作と同様の動作が行われる。つまり、ダミーゲート線２０ｄからＨレベルのダミーゲート信号（ＤＭ０）が出力することによって、初段の容量線４０ａの電位（ＳＣ１の電位）が低電位側に変化する。そして、時間ｔ２５において、ダミーゲート線２０ｅからＨレベルのダミーゲート信号（ＤＭ１）が出力するとともに、ＣＳＬ２線９ｂからＨレベルの信号が出力する。ここで、ダミーゲート信号（ＤＭ１）は、初段の容量線制御回路４０ｂにおけるトランジスタ４０ｆのゲートに供給されることにより、初段の容量線４０ａの電位（ＳＣ１の電位）は、低電位側に維持され続ける。つまり、第２実施形態において、容量線４０ａの電位は、低電位側に変化してから１Ｈ期間後にＣＳＬ信号により一度高電位の状態に変化した後に、再び低電位側に戻るように動作されている一方で、第３実施形態においては、一度低電位側に変化した容量線４０ａの電位は、映像信号が書き込まれるまでの期間（２Ｈ期間）低電位側に維持され続けるように制御される。
【００９６】
また、ＣＳＬ２線９ｂから出力したＨレベルの信号は、２段目の容量線制御回路４０ｂにおけるトランジスタ４０ｇのゲートに供給される。これにより、２段目の容量線４０ａの電位は、高電位側に維持され続ける。そして、時間ｔ２６において、初段の画素１ａに対して、容量線４０ａの電位が低電位側に維持された状態で高電位側に対応する映像信号が書き込まれる。
【００９７】
そして、時間ｔ２７において、映像信号が書き込まれた初段の画素１ａにおける容量線４０ａの電位が、低電位側から高電位側に変動することによって、対応する画素１ａの画素電極１ｃの電位も高電位側に変動する（図のＡ１部分）。また、このとき、２段目の画素１ａには、容量線４０ａの電位が高電位側に維持された状態で、低電位側に対応する映像信号が書き込まれる。そして、順次、前段に対応する上段の行から後段に対応する下段の行にかけて、同様の動作によって映像信号が書き込まれる。
【００９８】
また、次の１垂直期間（１Ｖ期間）においても同様に、映像信号の書き込みの際に、一度低電位側に変化した容量線４０ａの電位は、映像信号が書き込まれるまで低電位側に維持され続けるように制御される。また、映像信号の書き込みの順番は、第２実施形態と同様に、２段目の行の画素１ａへの書き込みの後に１段目の行の画素１ａへの書き込みが行われる。つまり、Ｇａｔｅ２、Ｇａｔｅ１、Ｇａｔｅ４、Ｇａｔｅ３・・・のように、２段の行毎に下段の画素１ａから上段の画素１ａへと映像信号の書き込みが行われる。
【００９９】
第３実施形態では、上記のように、第２実施形態と異なり容量線制御回路４０ｂを駆動するために、２つのＣＳＬ信号（ＣＳＬ１およびＣＳＬ２）を設けることによって、低電位側に変化した容量線４０ａの電位は、映像信号が書き込まれるまで低電位側に維持され続けるように制御されるので、映像信号の書き込み時に、容量線４０ａの電位が不要に変化するのを抑制することができる。したがって、正確に映像信号の書き込みを行うことができる。
【０１００】
なお、第３実施形態のその他の効果は、第２実施形態と同様である。
【０１０１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１０２】
たとえば、上記第１〜第３実施形態では、表示画面部の一方側にのみ容量線制御回路を配置する例を示したが、本発明はこれに限らず、表示画面部の両側にそれぞれ配置させてもよい。これにより、容量線の容量線駆動回路からの距離（信号伝送路）が短くなることにより、その分、時定数を低減させることができる。
【０１０３】
また、上記第１〜第３実施形態では、ゲート信号のオフ電位を液晶表示装置の基準電位、すなわち、グランドレベル（ＧＮＤ）にする例を示したが、本発明はこれに限らず、ゲート信号のオフ電位を接地電位またはＶドライバ２の駆動用電源のＬｏｗ電位に設定してもよい。
【０１０４】
また、上記第１〜第３実施形態では、各画素に対して一方の方向（単方向）に順次映像信号の書き込みを行う方式を本発明に適用する例を示したが、本発明はこれに限らず、各画素に対して双方向から映像信号の書き込みを行う方式においても本発明に適用可能である。
【０１０５】
また、上記第１〜第３実施形態に記載したドライバ回路、駆動回路、および、駆動ＩＣなどの周辺回路は、液晶表示装置の基板上に、ＳＯＧ（システム・オン・グラス）の技術を用いて、画素電極と同じガラス基板上に形成してもよい。これにより、半導体部品点数の削減、組立の簡便化ができ、外部回路基板も縮小でき、全体として小型・軽量化・低コスト化を実現することができる。
【０１０６】
また、上記第１実施形態に示した本発明における液晶表示装置を電子機器に適用する例を示したが、本発明はこれに限らず、上記第２および第３実施形態において示した本発明における液晶表示装置においても上記第１実施形態において示した電子機器に適用可能である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１実施形態による液晶表示装置の全体構成を示すブロック図である。
【図２】本発明の第１実施形態による液晶表示装置の構成を示す回路図である。
【図３】本発明の第１実施形態による液晶表示装置における映像信号の書き込み時の動作を説明するためのタイミングチャート図である。
【図４】本発明の第１実施形態による液晶表示装置における映像信号の書き込み時の電位変化を説明するための図である。
【図５】本発明の第１実施形態による液晶表示装置における映像信号の書き込み時の電位変化を説明するための図である。
【図６】本発明の第１実施形態による液晶表示装置における映像信号の書き込み時の電位変化を説明するための図である。
【図７】本発明の第１実施形態による液晶表示装置における映像信号の書き込み時の電位変化を説明するための図である。
【図８】本発明の第１実施形態による液晶表示装置を用いた電子機器の一例を示す図である。
【図９】本発明の一実施形態による液晶表示装置を用いた電子機器の一例を示す図である。
【図１０】本発明の第２実施形態による液晶表示装置の全体構成を示すブロック図である。
【図１１】本発明の第２実施形態による液晶表示装置の構成を示す回路図である。
【図１２】本発明の第２実施形態による液晶表示装置における映像信号の書き込み時の動作を説明するためのタイミングチャート図である。
【図１３】本発明の第３実施形態による液晶表示装置の構成を示す回路図である。
【図１４】本発明の第３実施形態による液晶表示装置における映像信号の書き込み時の動作を説明するためのタイミングチャート図である。
【符号の説明】
【０１０８】
１        表示画面部
１ａ      画素
１ｂ      画素トランジスタ
１ｃ      画素電極
１ｄ      対向電極
１ｅ      保持容量
２        Ｖドライバ（ゲート線走査部）
２ａ      ゲート線
２ｄ      ダミーゲート線
３ａ      データ線
４ａ      容量線
４ｂ      容量線制御回路
６        液晶（電気光学物質）
１０      駆動ＩＣ（駆動用電源）
２０      Ｖドライバ（ゲート線走査部）
２０ａ    ゲート線
２０ｄ    ダミーゲート線
２０ｅ    ダミーゲート線
４０ａ    容量線
４０ｂ    容量線制御回路
５０      携帯電話（電子機器）
６０      ＰＣ（電子機器）
１００    液晶表示装置（電気光学装置）
２００    液晶表示装置（電気光学装置）
３００    液晶表示装置（電気光学装置）
【図１】
0005183292.tif 000002
【図２】
0005183292.tif 000003
【図３】
0005183292.tif 000004
【図４】
0005183292.tif 000005
【図５】
0005183292.tif 000006
【図６】
0005183292.tif 000007
【図７】
0005183292.tif 000008
【図８】
0005183292.tif 000009
【図９】
0005183292.tif 000010
【図１０】
0005183292.tif 000011
【図１１】
0005183292.tif 000012
【図１２】
0005183292.tif 000013
【図１３】
0005183292.tif 000014
【図１４】
0005183292.tif 000015