(57)【特許請求の範囲】
【請求項１】
互いに平行に配置される複数の第１配線と、
前記複数の第１配線のそれぞれと直交し、互いに平行に配置される複数の第２配線とを有する半導体装置であって、
前記半導体装置は、
前記複数の第１配線のいずれか一つに接続される上部電極と、
前記複数の第２配線のいずれか一つに接続される下部電極と、
前記上部電極と前記下部電極との間に形成される容量膜とを備える容量素子を有し、
前記上部電極と前記下部電極とのうち少なくとも一方の電極は、その一部の領域に前記電極の幅が前記一部の領域以外よりも狭い幅狭部を有し、
前記幅狭部は、電極に形成される複数のスリット部を有する半導体装置。
【請求項２】
前記幅狭部は、幅狭部における幅方向と直交する長さ方向における電極の長さ及び前記幅狭部における電極の幅の総和に基づき抵抗値が設定される請求項１に記載の半導体装置。
【請求項３】
前記幅狭部は、前記容量素子における容量と前記幅狭部における抵抗とによって構成されるローパスフィルタのカットオフ周波数に基づき抵抗値が設定される請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体装置は、複数の前記容量素子を有し、複数の前記容量素子は、それぞれ異なる前記第１配線及び前記第２配線の組み合わせに対して接続され、それぞれ異なる抵抗値が設定される前記幅狭部を有する請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１配線は電源配線であって、前記第２配線は接地配線である請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明にかかる半導体装置は、特に配線間に接続される容量素子を有するものに関する。
【背景技術】
【０００２】
近年、半導体装置におけるチップ面積を削減する目的で、配線層を利用して容量素子を形成することが行なわれている。この容量素子は、配線層を利用して金属膜による上部電極と下部電極とを形成し、上部電極と下部電極の間に容量膜を形成することで形成される。この容量素子をＭＩＭ（Metal-Insulator-Metal）素子と称す。
【０００３】
半導体装置１００における容量素子１２０及び容量素子１２０に接続される接地配線１１及び電源配線１２のレイアウトの概略図を図９に示す。図９に示すように接地配線１１、１２は互いに交差したメッシュ状の配置とされる。容量素子１２０は、下層に電源配線１２が形成され、上層に接地配線１１が形成される。なお、容量素子１２０はコンタクト１３を介して接地配線１１に接続される。
【０００４】
容量素子１２０についての詳細なレイアウトを図１０に示す。図１０に示すように、容量素子１２０は、上部電極１２１と下部電極１２３がほぼ同じ形状で形成される。また、下部電極１２３は、コンタクト１４を介して電源配線１２に接続される。また、上部電極１２１と下部電極１２３とに覆われる領域に容量膜１２２が形成される。
【０００５】
ここで、図９に示すＸＩ−ＸＩに沿った半導体装置１００の断面図を図１１に示す。図１１に示すように、半導体装置１００では電源配線１２の上層に下部電極１２３が形成される。この電源配線１２と下部電極１２３はコンタクト１４によって接続される。下部電極１２３の上層には容量膜１２２が形成される。そして、容量膜１２２の上層には上部電極１２１が形成される。上部電極１２１の上層には、複数の接地配線１１が形成される。上部電極１２１は、複数の接地配線１１のうちいずれか一つとコンタクト１３を介して接続される。また、図９に示す半導体装置の等価回路図を図１２に示す。図１２に示すように、半導体装置１００は、接地配線１１と電源配線１２とが容量素子１２０を介して接続される。
【０００６】
ここで、近年、容量膜１２２の薄膜化が進み、製造工程において発生する容量膜等の欠陥に起因して、上部電極１２１と下部電極１２３とが短絡する問題が発生している。上部電極１２１と下部電極１２３とが短絡した場合、容量素子に接続される接地配線１１及び電源配線１２に大電流が流れ、配線に溶断が生じる問題がある。
【０００７】
そこで、特許文献１において開示されているように、配線において配線幅が細い部分を形成して、配線抵抗を増加させることで、配線に大電流が流れることを防止することが考えられる。
【特許文献１】特開昭６３−１９８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、配線が電源配線又は接地配線であった場合、配線に抵抗を設けることで、配線の許容電流量が低下する問題がある。また、近年、製造プロセスが微細化されており、一つの配線に異なる配線幅の部分を形成することは、露光技術に関する問題により困難である。さらに、配線に抵抗素子を挿入することが考えられるが、抵抗素子を挿入した場合、レイアウト面積が増大し、チップ面積を小さくすることができない問題がある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、互いに平行に配置される複数の第１配線と、前記複数の第１配線のそれぞれと直交し、互いに平行に配置される複数の第２配線とを有する半導体装置であって、前記半導体装置は、前記複数の第１配線のいずれか一つに接続される上部電極と、前記複数の第２配線のいずれか一つに接続される下部電極と、前記上部電極と前記下部電極との間に形成される容量膜とを備える容量素子を有し、前記上部電極と前記下部電極とのうち少なくとも一方の電極は、その一部の領域に前記電極の幅が前記一部の領域以外よりも狭い幅狭部を有する半導体装置である。
【００１０】
本発明の別の態様は、電源配線と接地配線との間に接続される容量素子を有する半導体装置であって、前記容量素子は、前記複数の第１配線のいずれか一つに接続される上部電極と、前記複数の第２配線のいずれか一つに接続される下部電極と、前記上部電極と前記下部電極との間に形成される容量膜とを備える容量素子を有し、前記上部電極と前記下部電極とのうち少なくとも一方は、電極の幅が他の領域よりも狭い幅狭部を有する半導体装置である。
【００１１】
本発明の別の態様は、第１の方向に配設される第１配線と、前記第１の方向とは異なる第２の方向に配設される第２配線と、前記第１配線及び第２配線の間に形成される容量素子と、を備え、前記容量素子は、前記第１配線に結合されその一部の領域において実効配線幅が細くなる第１電極と、前記第２配線に結合する第２電極と、前記第１、第２電極の間に形成される容量膜と、とからなる半導体装置である。
【００１２】
本発明にかかる半導体装置によれば、容量素子の上部電極又は下部電極に幅狭部を有する。これによって、容量素子に接続される配線に抵抗素子が形成されておらず、容量素子に短絡が発生した場合であっても、幅狭部の抵抗成分により、容量素子に過電流が流れることが抑制され、容量素子に接続される配線の溶断を防止することができる。
【発明の効果】
【００１３】
本発明にかかる半導体装置は、配線に抵抗素子を設けることなく容量素子において発生した短絡に起因する配線の溶断を防止することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置１における、容量素子及び配線のレイアウトの概略図を示す。図１に示すように、半導体装置１は、複数の第１配線（例えば、接地配線）１１、複数の第２配線（例えば、電源配線）１２、容量素子２０を有している。
【００１５】
接地配線１１と電源配線１２は、例えば金属膜で形成される。複数の接地配線１１は互いに平行に配置され、複数の電源配線１２は互いに並行に配置され、接地配線１１と電源配線１２は互いに直交する。複数の接地配線１１と複数の電源配線１２とはメッシュ状に配置される。つまり、接地配線１１が第１の方向（例えば、図面上下方向であって、以下幅方向と称す。）に延在しているのに対して、電源配線１２は第１の方向と直交する第２の方向（以下長さ方向と称す）に延在する。また、接地配線１１は、容量素子２０の上層に形成され、電源配線１２は、容量素子２０の下層に形成される。また、接地配線１１は容量素子２０の上部電極とコンタクト１３で接続される。そして、容量素子２０は、複数の接地配線１１のいずれか一つの接地配線と複数の電源配線１２のいずれか一つの電源配線との間に接続される。
【００１６】
容量素子２０についてさらに詳細に説明する。本実施の形態では、配線層において形成されるＭＩＭ（Metal-Insulator-Metal）素子を容量素子として用いる。容量素子２０に関するレイアウトの概略図を図２に示す。図２に示すように、容量素子２０は、第１電極（例えば、上部電極）２１、容量膜２３、第２電極（例えば、下部電極）２４を有する。上部電極２１は、金属膜（例えば、窒化チタンＴｉＮ）で形成される。また、上部電極２１は、その一部に切り欠きによって実効配線幅が狭められた部分を有する。この切り欠きにより実効配線幅が狭められた部分を本実施の形態では、幅狭部２２と称す。
【００１７】
幅狭部２２は、上部電極２１において金属膜の幅方向の長さ（以下単に幅と称す）が他の部分よりも細い部分である。また、幅狭部２２は、金属膜の幅が他の部分よりも細いため、長さ方向における単位距離あたりの抵抗値が他の部分よりも高くなる。本実施の形態では、上部電極２１の大部分の領域では、金属膜の幅がｄ１であるのに対して、幅狭部２２の金属膜の幅はｄ２である。なお、それぞれの幅は、ｄ１＞ｄ２の関係を有する。
【００１８】
容量膜２３は、例えば窒化シリコンＳｉＮで形成される。容量膜２３は、上層に上部電極２１が形成され、下層に下部電極２４が形成される。つまり、容量膜２３は、上部電極２１と下部電極２４に挟まれる領域に形成される。また、容量膜２３は、上部電極２１において金属膜の幅がｄ１である領域の下層に形成される。
【００１９】
下部電極２４は、金属膜（例えば、窒化チタンＴｉＮ）で形成される。本実施の形態では、下部電極２４は、上部電極とほぼ同じ大きさであって、上部電極２１が有する幅狭部を有していない。また、下部電極２４は、コンタクト１４を介して複数の電源配線１２のうちいずれか一つと接続される。
【００２０】
ここで、図１に示すレイアウトの概略図におけるＩＩＩ−ＩＩＩで示す部分の半導体装置の断面図を図３に示し、ＩＶ−ＩＶで示す部分の半導体装置の断面図を図４に示す。図３に示すように、半導体装置１では電源配線１２の上層に下部電極２４が形成される。この電源配線１２と下部電極２４とはコンタクト１４によって接続される。なお、電源配線１２と下部電極２４との間であって、コンタクト１４が形成されていない領域は、例えば層間絶縁膜が形成される。
【００２１】
下部電極２４の上層には容量膜２３が形成される。そして、容量膜２３の上層には上部電極２１が形成される。なお、図１におけるＩＩＩ−ＩＩＩに沿った断面においては、上部電極２１は幅狭部２２に該当する部分であっても金属膜が形成される。上部電極２１の上層には、複数の接地配線１１が形成される。上部電極２１は、複数の接地配線１１のうちいずれか一つとコンタクト１３を介して接続される。なお、上部電極２１と接地配線１１との間であって、コンタクト１３が形成されていない領域には層間絶縁膜が形成される。
【００２２】
また、図４においても、接地配線１１、電源配線１２、コンタクト１３、上部電極２１、容量膜２３、下部電極２４は図３と同様に形成される。しかし、図４に示す断面（図１のＩＶ−ＩＶに沿った断面）では、幅狭部２２の上部電極２１の形状が図３とは異なる。図４に示すように、この断面における幅狭部２２には金属膜が形成されない。また、コンタクト１４は、図１におけるＩＩＩ−ＩＩＩの位置に配置される電源配線１２と下部電極２４を接続するため、ＩＶ−ＩＶに沿った断面においてコンタクト１４は形成されない。
【００２３】
本実施の形態における半導体装置１の等価回路図を図５に示す。図５に示すように、容量素子２０は接地配線１１と電源配線１２との間に接続される。そして、容量素子２０は、容量Ｃと抵抗Ｒとが直列に接続された回路となっている。この容量は上部電極２１、下部電極２４及び容量膜２３によって構成されるものであって、抵抗Ｒは幅狭部２２の金属膜の寄生抵抗によって構成されるものである。
【００２４】
図５に示す等価回路図より、本実施の形態では、接地配線１１と電源配線１２との間に、幅狭部２２の抵抗Ｒと容量素子２０の容量Ｃを利用してローパスフィルタを構成することができる。このローパスフィルタのカットオフ周波数ｆｃは、ｆｃ＝１／２πＣＲとなる。このローパスフィルタによって、電源配線１２におけるノイズのうちカットオフ周波数以上の周波数を有するノイズは減衰される。なお、第１配線又は第２配線を電源配線ではなく信号配線とし場合、カットオフ周波数ｆｃを信号配線を介して伝達される信号の周波数よりも高く設定する必要がある。
【００２５】
上記説明より、本実施の形態では、幅狭部２２が他の領域よりも細い金属膜で形成されることから、幅狭部２２は他の領域に比べて、高い抵抗と低い電流許容量（例えば、配線に流すことができる電流量）となる。よって、上部電極２１と下部電極２４とが短絡した場合でも、容量素子２０に流れる電流を抑えることができる。また、容量素子２０に流れる電流が抑えられることから、接地配線１１及び電源配線１２に流れる過電流が抑制されるため、これら配線の過電流による溶断を防止することができる。
【００２６】
ここで、幅狭部２２の抵抗値は、幅狭部２２における金属膜の幅ｄ２の大きさと幅狭部２２の長さによって設定することができる。例えば、幅狭部２２の幅ｄ２が大きくなれば抵抗値は小さくなり、長さが長くなれば抵抗値は大きくなる。従って、幅狭部２２の金属膜の幅ｄ２と長さとをカットオフ周波数ｆｃの大きさに応じて適宜設定することが好ましい。
【００２７】
また、本実施の形態では、容量素子２０の上部電極２１に幅狭部２２を設けることで、接地配線１１又は電源配線１２に抵抗素子を設けることなく、半導体装置の過電流による破壊を防止することができる。このようなことから、接地配線１１及び電源配線１２の抵抗値を低くして、これら配線を介して内部回路に供給される電流による電源電圧の低下を防止することができる。つまり、接地配線１１及び電源配線１２を介して内部回路に効率よく電源を供給することができる。
【００２８】
実施の形態２
実施の形態２は、上部電極２１の幅狭部２２の別の形状の例を示すものである。実施の形態１では、上部電極２１の一部に切り欠きを形成することによって幅狭部２２を形成していたいのに対して、実施の形態２では、幅狭部２２に該当する部分にスリットを設けてこの部分における金属膜の実効配線幅を狭める。実施の形態２にかかる容量素子２０の概略図を図６に示す。
【００２９】
図６に示すように実施の形態２にかかる容量素子２０は、幅狭部２２において複数のスリット２５を有する。図６に示す例では、３つのスリット２５が形成され、細くなった金属膜が４つある。細くなった金属膜の幅を、それぞれｄ４、ｄ５、ｄ６、ｄ７とする。一方、幅狭部２２以外の領域の金属膜の幅をｄ３とする。本実施の形態における上部電極２１の金属膜の幅の関係はｄ３＞（ｄ４＋ｄ５＋ｄ６＋ｄ７）である。
【００３０】
つまり、実施の形態２においても、幅狭部２２で上部電極２１の金属膜の幅が狭められており、この領域の抵抗値は他の領域の抵抗値よりも高くなる。従って、大電流が流れた場合は、実施の形態２における上部電極２１においても、幅狭部２２における抵抗成分により容量素子２０に流れる電流を抑えることができる。また、容量素子２０に流れる電流が抑えられることから、接地配線１１及び電源配線１２に流れる過電流が抑制されるため、これら配線の過電流による溶断を防止することができる。本実施の形態においても、幅狭部２２の抵抗値と容量素子２０の容量値とによってローパスフィルタが構成される。
【００３１】
さらに、実施の形態１では幅狭部２２が細い一本の配線で構成されているため、製造工程において欠陥が生じ幅狭部２２が断線した場合、容量素子２０がオープンな状態となる。しかし、本実施の形態では、幅狭部２２が複数の細い配線で構成されるため、実施の形態１のように容量素子２０がオープンな状態となることを防止することができる。
【００３２】
実施の形態３
実施の形態３にかかる半導体装置３の概略図を図７に示す。図７に示すように半導体装置３は、複数の容量素子（例えば、容量素子２０ａ〜２０ｃ）を有している。また、図７では、容量素子２０ａ〜２０ｃに接続される接地配線１１ａ、１１ｂ、電源配線１２ａ、１２ｂ、１２ｃのみを示したが、図示しない接地配線及び電源配線を有しており、図１の接地配線及び電源配線と同様にこれらの配線はメッシュ状に配置されているものとする。
【００３３】
複数の容量素子は、それぞれ異なる接地配線と電源配線との組に接続される。例えば、容量素子２０ａは、コンタクト１３ａを介して接地配線１１ａに上部電極が接続され、コンタクト１４ａを介して電源配線１２ａに下部電極が接続される。容量素子２０ｂは、コンタクト１３ｂを介して接地配線１１ｂに上部電極が接続され、コンタクト１４ｂを介して電源配線１２ｂに下部電極が接続される。容量素子２０ｃは、コンタクト１３ｃを介して接地配線１１ａに上部電極が接続され、コンタクト１４ｃを介して電源配線１２ｃに下部電極が接続される。
【００３４】
ここで、図７に示す半導体装置３の等価回路図を図８に示す。図８に示すように、本実施の形態においても、容量素子２０ａ〜２０ｃは、それぞれローパスフィルタを構成する。本実施の形態では、容量素子２０ａ〜２０ｃは、それぞれ異なる抵抗値の幅狭部２２ａ〜２２ｃを有する。幅狭部２２ａ〜２２ｃは、それぞれ同じ長さであって、異なる幅の金属膜で形成される。例えば、幅狭部２２ａの幅をｄ９、幅狭部２２ｂの幅をｄ１０、幅狭部２２ｃの幅をｄ１１とすると、それぞれの関係はｄ９＜ｄ１０＜ｄ１１となる。従って、幅狭部２２ａの抵抗値をＲ１、幅狭部２２ｂの抵抗値をＲ２、幅狭部２２ｃの抵抗値をＲ３とすると、それぞれの関係はＲ１＞Ｒ２＞Ｒ３となる。従って、容量素子２０ａ〜２０ｃにおいて構成されるローパスフィルタのカットオフ周波数ｆｃ１〜ｆｃ３は、容量素子２０ａ〜２０ｃの容量値が同じとすると、ｆｃ１＜ｆｃ２＜ｆｃ３となる。
【００３５】
上記説明より、半導体装置３は、電源配線毎に異なるカットオフ周波数ｆｃを有するローパスフィルタが接続されることになる。つまり、ローパスフィルタのカットオフ周波数を、電源配線１２ａ〜１２ｃに接続される内部回路の特性に応じて、適宜設定することが可能である。
【００３６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、幅狭部２２は、上部電極ではなく下部電極に設けることも可能であり、さらに、上部電極と下部電極の両方に設けても良い。また、上記説明における幅方向及び長さ方向は、説明上一義的に設定したが、幅方向及び長さ方向を第１の方向及び第２の方向とした場合、配線が交わる角度に限定はなく、２つの配線が異なる方向に延在していれば良い。
【図面の簡単な説明】
【００３７】
【図１】実施の形態１にかかる半導体装置のレイアウトの概略図である。
【図２】実施の形態１にかかる容量素子の概略図である。
【図３】図１におけるＩＩＩ−ＩＩＩに沿った半導体装置の断面図である。
【図４】図１におけるＩＶ−ＩＶに沿った半導体装置の断面図である。
【図５】実施の形態１にかかる半導体装置の等価回路図である。
【図６】実施の形態２にかかる容量素子の概略図である。
【図７】実施の形態３にかかる半導体装置のレイアウトの概略図である。
【図８】実施の形態３にかかる半導体装置の等価回路図である。
【図９】従来の容量素子を有する半導体装置のレイアウトの概略図である。
【図１０】従来の容量素子の概略図である。
【図１１】図９におけるＸＩ−ＸＩに沿った半導体装置の断面図である。
【図１２】図９に示す従来の半導体装置の等価回路図である。
【符号の説明】
【００３８】
１、３    半導体装置
１１、１１ａ、１１ｂ    接地配線
１２、１２ａ〜１２ｃ    電源配線
１３、１３ａ〜１３ｃ    コンタクト
１４、１４ａ〜１４ｃ    コンタクト
２０、２０ａ〜２０ｃ    容量素子
２１    上部電極
２３    容量膜
２２、２２ａ-２２ｃ    幅狭部
２４    下部電極
２５    スリット
Ｃ    容量
Ｒ    抵抗
【図１】
0005373275.tif 000002
【図２】
0005373275.tif 000003
【図３】
0005373275.tif 000004
【図４】
0005373275.tif 000005
【図５】
0005373275.tif 000006
【図６】
0005373275.tif 000007
【図７】
0005373275.tif 000008
【図８】
0005373275.tif 000009
【図９】
0005373275.tif 000010
【図１０】
0005373275.tif 000011
【図１１】
0005373275.tif 000012
【図１２】
0005373275.tif 000013