(57)【特許請求の範囲】
【請求項１】
サージ電流から被保護回路を保護する静電保護回路であって、
前記被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタと、
前記バイポーラトランジスタのコレクタ・ベース間が導通することによって前記サージ電流をバイパスする第１バイパス経路を形成するための制御素子と、を含み、
前記バイポーラトランジスタがＮＰＮ型バイポーラトランジスタであり、前記制御素子がＰＭＯＳトランジスタであり、
前記ＮＰＮ型バイポーラトランジスタのコレクタは前記入力端子と接続され、前記ＮＰＮ型バイポーラトランジスタのエミッタはグラウンドに接続され、前記ＮＰＮ型バイポーラトランジスタのベースは前記ＰＭＯＳトランジスタのドレインに接続され、
前記ＰＭＯＳトランジスタのソースは、前記被保護回路の電源に接続された電源端子及び該ＰＭＯＳトランジスタのゲートに接続されており、
前記バイポーラトランジスタのエミッタ・ベース間が導通することによって形成される前記サージ電流の第２バイパス経路及び、前記第１バイパス経路によって前記サージ電流から前記被保護回路を保護することを特徴とする静電保護回路。
【請求項２】
サージ電流から被保護回路を保護する静電保護回路であって、
前記被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタと、
前記バイポーラトランジスタのコレクタ・ベース間が導通することによって前記サージ電流をバイパスする第１バイパス経路を形成するための制御素子と、を含み、
前記バイポーラトランジスタがＰＮＰ型バイポーラトランジスタであり、前記制御素子がＮＭＯＳトランジスタであり、
前記ＰＮＰ型バイポーラトランジスタのコレクタは前記入力端子と接続され、前記ＰＮＰ型バイポーラトランジスタのエミッタは前記被保護回路の電源に接続された電源端子に接続され、前記ＰＮＰ型バイポーラトランジスタのベースは前記ＮＭＯＳトランジスタのドレインに接続され、
前記ＮＭＯＳトランジスタのソースは、グラウンド及び該NＭＯＳトランジスタのゲートに接続されており、
前記バイポーラトランジスタのエミッタ・ベース間が導通することによって形成される前記サージ電流の第２バイパス経路及び、前記第１バイパス経路によって前記サージ電流から前記被保護回路を保護することを特徴とする静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護回路に係り、特に静電気放電から被保護回路を保護する静電保護回路に関する。
【背景技術】
【０００２】
近年の回路の低電圧化に伴い、回路内部の電源によって供給される電圧（以降、動作電圧ともいう）以上の電圧値を持つ信号が回路に入力される場合がある。例えば、＋１．８Ｖの電源電圧によって動作する回路に３Ｖpp（ｐｅａｋ  ｔｏ  ｐｅａｋ）の信号が入力された場合、この信号はグラウンドに接続されている端子ＧＮＤの電位（０Ｖ）を基準として、−１．５Ｖ〜＋１．５Ｖの値を持つ。
通常、半導体集積回路は、入力端子からの静電気放電（ＥＳＤ（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）サージ等)から回路(被保護回路)を保護するための静電保護回路を備えている。図５は、一般的な静電保護回路を例示するための図であって、電圧ＶDDを供給する電源の端子とグラウンドに接続される端子ＧＮＤとの間に保護ダイオード１、２が挿入された状態を示している。
【０００３】
なお、本明細書では、以降、電圧ＶDDを供給する電源の端子を図中に電源電圧端子ＶDDとも記し、グラウンドに接続されている端子を図中にグラウンド端子ＧＮＤとも記すものとする。保護ダイオード１、２は、ＥＳＤサージ電流を、電源電圧端子ＶDD及びグラウンド端子ＧＮＤにバイパスさせている。
しかし、図５に示した構成では、−１．５Ｖの電圧値を有する信号が入力された場合に保護ダイオード２に順方向電流が流れる。このとき、信号の歪みが増加して被保護回路に入力される信号の品質を劣化させてしまうという不具合がある。
【０００４】
動作電圧以上の電圧値の信号が入力された回路をＥＳＤサージから保護するための従来の静電保護回路としては、例えば、特許文献１の静電保護回路が挙げられる。図６は、このような静電保護回路を説明するための図である。図６（ａ）は静電保護回路の構成を示し、図６（ｂ）は図６（ａ）に示した静電保護回路の内部構造を示す断面図である。
図６（ａ）に示した静電保護回路は、保護の対象となる被保護回路６０を保護する静電保護回路である。図６（ａ）に示した構成は、静電保護回路が形成される領域Ａと、被保護回路６０が形成される領域Ｂとが１つの基板上に設けられている。
【０００５】
静電保護回路は、ゲート６４、ソース６３間がショートされたＰＭＯＳトランジスタ（図中にＰＭＯＳと記す）６１と、アノード６６、カソード６７を有するダイオード６２とを有している。ＰＭＯＳトランジスタ６１とダイオード６２とは、電源電圧端子ＶDDと入力端子６９との間に直列に接続されている。
ここで、ＰＭＯＳトランジスタ６１及びダイオード６２の内部構造について、図６（ｂ）を参照しながら説明する。ＰＭＯＳトランジスタ６１では、図６（ｂ）に示したように、Ｐ型シリコン半導体の基板（Ｐｓｕｂ）内の上層にＮ型ウェル（Ｄｅｅｐ  Ｎｗｅｌｌ）２１が形成されている。Ｎ型ウェル２１の表面には絶縁膜２２が形成され、絶縁膜２２の上部にゲート電極２３が取付けられている。ゲート電極２３の下部がＰＭＯＳトランジスタ６１の図６（ａ）に示したゲート６４になる。
【０００６】
ゲート電極２３の図中左右の位置には、ソース６３となるＰ＋型領域２４、ドレイン６５となるＰ＋型領域２５とが形成されている。ソース６３及びゲート６４には電源から電圧ＶDDが供給されている。
Ｎ型ウェル２１内の表面の一部には、Ｎ＋型領域からなる接続部２６が設けられ、Ｎ型ウェル２１が接続部２６を介して電源電圧端子ＶDDに接続されている。また、基板Ｐｓｕｂの上面側の一部にＰ＋型領域からなる接続部２７が設けられ、接続部２７はグラウンド端子ＧＮＤに接続されている。
【０００７】
一方、ダイオード６２では、図６（ｂ）に示したように、Ｎ型ウェル内２１の上部側にＰ型ウェル（Ｐｗｅｌｌ）２８が形成されている。Ｐ型ウェル２８は、アノード６６となる。Ｐ型ウェル２８内の上面側には、Ｎ＋型領域２９が形成されていて、Ｎ＋型領域２９はカソード６７となる。カソード６７は、入力端子６９に接続されている。Ｐ型ウェル２８内の表面には、Ｐ＋型領域からなる接続部３０が設けられ、アノード６６であるＰ型ウェル２８がこの接続部３０を介してＰＭＯＳトランジスタ１のＰ＋型領域２５に接続されている。ここで、Ｃ１はダイオード２の拡散容量、Ｃ２はＰＭＯＳトランジスタ１の拡散容量を示している。
【０００８】
次に、図６に示した静電保護回路の動作について説明する。図６（ａ）に示したＰＭＯＳトランジスタ６１は、ゲート６４、ソース６３間がショートされているから、通常ではＯＦＦ状態になっている。ソース６３、ドレイン６５間の電圧がスナップバック開始電圧以上の値になると、寄生のバイポーラトランジスタが動作する (スナップバック動作する) ことによってＰＭＯＳトランジスタ６１がオン状態になる。電源電圧が＋１．８ＶのシリコンＣＭＯＳプロセスの例では、スナップバック開始電圧は＋６Ｖ程度になる。
【０００９】
図６（ａ）の回路によれば、＋１．６Ｖ程度の電圧値の信号が入力されてもＰＭＯＳトランジスタ１のソース６３、ドレイン６５間にかかる電圧がスナップバック電圧以上の値になることはない。このため、ＰＭＯＳトランジスタ６１がオンすることがなく、信号品質が劣化することがない。そして、スナップバック開始電圧以上のＥＳＤサージ電圧が入力された場合にのみＰＭＯＳトランジスタ６１がオンし、ＥＳＤサージ電流を電源電圧端子ＶDDへバイパスさせることができる。
【００１０】
また、図６（ａ）、（ｂ）に示した回路では、ダイオード６２とＰＭＯＳトランジスタ６１が直列接続されており、ダイオード６２とＰＭＯＳトランジスタ６１の拡散容量Ｃ１、Ｃ２が直列に接続されることになる。このため、入力端子に付加される寄生容量Ｃを小さくすることができ、数１００ＭＨｚ以上の高速な回路動作が可能となる。
【特許文献１】特開２００５−３１０９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図６で説明した静電保護回路の構成では、より大きなＥＳＤサージ電流をバイパスする、つまり、ＥＳＤサージ電圧耐力をより高めるために、ＰＭＯＳトランジスタ６１の幅方向のサイズＷを長くする必要がある。サイズＷを長くすると、トランジスタの集積エリアが増大する上、製造コストが増大するという問題点が生じる。また、寄生容量Ｃが大きくなり、高速に回路動作ができなくなるという問題点が生じる。
【００１２】
さらに、図６（ａ）の回路構成では、ＥＳＤサージ電流をバイパスさせる経路が電源電圧端子ＶDDへバイパスさせるものしかない。このため、電源電圧端子がフローティングまたは高インピーダンスで、かつグラウンド端子ＧＮＤが低インピーダンスの状態である場合、つまりグラウンド端子ＧＮＤを基準とするＥＳＤサージ電圧が入力した場合には低インピーダンスであるグラウンド端子ＧＮＤへのバイパス経路が無い。したがって、このような場合のＥＳＤ耐力が低くなるという問題点がある。
【００１３】
図７は、グラウンド端子ＧＮＤを基準とするＥＳＤサージ電圧が入力した場合のＥＳＤ耐力を高めるための一般的な構成を説明するための図である。このような構成は、電源電圧端子ＶDDとグラウンド端子ＧＮＤ間にＥＳＤ保護回路７０を挿入することによって実現することができる。図７に示した回路構成では、ＥＳＤサージ電流は図６（ａ）、（ｂ）で説明した静電保護回路７１によっていったん電源電圧端子ＶDDにバイパスされる。その後、図７に示したＥＳＤ保護回路７０を介して低インピーダンスであるグラウンド端子ＧＮＤへとバイパスされる。
【００１４】
ただし、ＥＳＤ保護回路７０を挿入した場合であっても、ＥＳＤサージ電流が静電保護回路７１とＥＳＤ保護回路７０の２つの回路を経由してバイパスされるため、ＥＳＤ耐力を充分に高めることができないという問題がある。
本発明は、ＥＳＤサージ等によって動作電源の電圧以上の電圧値を持つ信号が入力される場合であっても、被保護回路に入力される信号の品質を損なうことなく、低寄生容量で、かつ、入力されたＥＳＤサージによる電圧信号が電源電圧端子基準であるか、グラウンド端子基準であるかに関係なく高いＥＳＤ耐力を持ち、さらに集積エリアが有効に利用できて構成が簡易な静電保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
以上の課題を解決するため、本発明の請求項１にかかる静電保護回路は、サージ電流から被保護回路を保護する静電保護回路であって、前記被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタと、前記バイポーラトランジスタのコレクタ・ベース間が導通することによって前記サージ電流をバイパスする第１バイパス経路を形成するための制御素子と、を含み、前記バイポーラトランジスタがＮＰＮ型バイポーラトランジスタであり、前記制御素子がＰＭＯＳトランジスタであり、前記ＮＰＮ型バイポーラトランジスタのコレクタは前記入力端子と接続され、前記ＮＰＮ型バイポーラトランジスタのエミッタはグラウンドに接続され、前記ＮＰＮ型バイポーラトランジスタのベースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＰＭＯＳトランジスタのソースは、前記被保護回路の電源に接続された電源端子及び該ＰＭＯＳトランジスタのゲートに接続されており、前記バイポーラトランジスタのエミッタ・ベース間が導通することによって形成される前記サージ電流の第２バイパス経路及び、前記第１バイパス経路によって前記サージ電流から前記被保護回路を保護することを特徴とする。
【００１７】
以上の課題を解決するため、本発明の請求項２にかかる静電保護回路は、サージ電流から被保護回路を保護する静電保護回路であって、前記被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタと、前記バイポーラトランジスタのコレクタ・ベース間が導通することによって前記サージ電流をバイパスする第１バイパス経路を形成するための制御素子と、を含み、前記バイポーラトランジスタがＰＮＰ型バイポーラトランジスタであり、前記制御素子がＮＭＯＳトランジスタであり、前記ＰＮＰ型バイポーラトランジスタのコレクタは前記入力端子と接続され、前記ＰＮＰ型バイポーラトランジスタのエミッタは前記被保護回路の電源に接続された電源端子に接続され、前記ＰＮＰ型バイポーラトランジスタのベースは前記ＮＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのソースは、グラウンド及び該NＭＯＳトランジスタのゲートに接続されており、前記バイポーラトランジスタのエミッタ・ベース間が導通することによって形成される前記サージ電流の第２バイパス経路及び、前記第１バイパス経路によって前記サージ電流から前記被保護回路を保護することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタからサージ電流をバイパスする第１バイパス経路を形成するための制御素子を備えているので第１バイパス経路を形成することができる。また、バイポーラトランジスタをオンさせてサージ電流の第２バイパス経路を形成することができる。そして、第１バイパス経路、第２バイパス経路の両方を使ってサージ電流から被保護回路を保護することができる。
このため、ＭＯＳトランジスタ等の制御素子だけを使ってサージ電流をバイパスさせる静電保護回路よりも大きいサージ電流から被保護回路を保護することに有利であり、ＥＳＤ耐力の大きい静電保護回路を提供することができる。
【００１９】
そして、請求項１に記載の発明によれば、スナップバック用のＰＭＯＳトランジスタのソースを電源に接続し、ドレインをＮＰＮバイポーラトランジスタのベースと接続することができる。また、ＮＰＮバイポーラトランジスタのエミッタをグラウンドに接続し、コレクタを入力端子に接続して静電保護回路を構成することができる。このため、静電保護回路の寄生容量を比較的小さく抑え、かつ集積回路のエリアが大きくなることを防ぐことができる。また、ＮＰＮバイポーラトランジスタのコレクタとエミッタとの間の寄生ダイオードとＰＭＯＳトランジスタとによってサージ電流を電源にバイパスさせることができる。また、入力端子、グラウンド間に接続されたＮＰＮバイポーラトランジスタによってサージ電流をグラウンドにバイパスさせることができる。
このため、ＮＰＮバイポーラトランジスタを設けてサージ電流をバイパスさせた分だけ大きいサージ電流をバイパスさせることができ、ＥＳＤ耐力がより高い静電保護回路を提供することができる。
【００２０】
一方、請求項２に記載の発明によれば、スナップバック用のＮＭＯＳトランジスタのソースをグラウンドに接続し、ドレインをＰＮＰ型バイポーラトランジスタのベースと接続することができる。さらに、ＰＮＰ型バイポーラトランジスタのエミッタを電源に接続し、コレクタを入力端子に接続して静電保護回路を構成することができる。このため、静電保護回路の寄生容量を比較的小さく抑え、かつ集積回路のエリアが大きくなることを防ぐことができる。また、ＰＮＰ型バイポーラトランジスタのコレクタとエミッタとの間の寄生ダイオードとＮＭＯＳトランジスタによりサージ電流をグラウンドにバイパスさせることができる。また、入力端子、グラウンド間に接続されたＰＮＰ型バイポーラトランジスタによってサージ電流をグラウンドにバイパスさせるよう静電保護回路を構成することができる。
【００２１】
このため、ＰＮＰ型バイポーラトランジスタを設けてサージ電流をバイパスさせた分だけ大きい電流値を有するサージ電流をバイパスさせることができ、ＥＳＤ耐力がより高い静電保護回路を提供することができる。
以上述べた本発明によれば、内部電源の電圧を超える値の電圧信号が入力された場合であっても信号の品質を損なうことなく、低寄生容量で、かつ、入力されたサージ等による電圧が電源電圧基準もしくはグラウンド基準かによらず高いＥＳＤ耐力を持ち、集積エリアの有効利用が行えて、かつ構成が簡易な静電保護回路を提供することができる。
【発明を実施するための最良の形態】
【００２２】
・実施形態１
（回路構成）
図１は、本発明の実施形態１の静電保護回路を説明するための図である。図１（ａ）は、実施形態１の静電保護回路の回路構成を説明するための図であって、破線を境にして静電保護回路を構成する静電保護素子が設けられる領域Ａと、保護の対象となる被保護回路の素子９０の形成領域Ｂとに分けられる。静電保護回路は、外部から電圧信号を入力できる入力端子１０９と、被保護回路に動作電圧を供給する内部電源（以下、電源といい、電源が電圧ＶDDを供給する端子を図中にＶDDで示す）とを有する静電保護回路である。
【００２３】
図１（ｂ）は、図１（ａ）に示した静電保護回路を構成するトランジスタ素子の内部構造を説明するための断面図である。図２は、図１（ａ）、（ｂ）に示した実施形態１の静電保護回路の上面図である。
実施形態１の静電保護回路は、図１（ａ）に示したように、ＰＭＯＳトランジスタ１０１と、ＮＰＮバイポーラトランジスタ１０２とを有している。ＰＭＯＳトランジスタ１０１は、ゲート１０３とソース１０４とがショートされていて、ゲート１０３とソース１０４とは電源電圧端子ＶDDに接続されている。また、ＰＭＯＳトランジスタ１０１のドレイン１０５は、ＮＰＮバイポーラトランジスタ１０２のベース１０６に接続されている。
【００２４】
一方、ＮＰＮバイポーラトランジスタ１０２のエミッタ１０８は、グラウンドに接続されている端子（以下、グラウンド端子と記し、グラウンド端子を図中にＧＮＤで示す）に接続されている。ＮＰＮバイポーラトランジスタ１０２のコレクタ１０７は、被保護回路の素子９０に電圧信号を入力するための入力端子１０９に接続されている。
ここで、図１（ａ）に示したＰＭＯＳトランジスタ１０１、ＮＰＮバイポーラトランジスタ１０２の内部構造を図１（ｂ）を参照しながら説明する。ＰＭＯＳトランジスタ１０１は、図１（ｂ）、図２に示したように、Ｐ−型シリコン半導体からなる基板（Ｐｓｕｂ）１００上に形成されている。Ｐｓｕｂ１００の表面にはＮ−型ウェル（Ｎｗｅｌｌ）１１０が形成され、Ｎ−型ウェル１１０の上面には絶縁膜１１１が形成されている。絶縁膜１１１の上面には、ゲート電極１１２が設けられていて、ゲート電極１１２下の部分がゲート１０３になる。
【００２５】
図１（ｂ）におけるゲート電極１１２の左右にはソース１０４となるＰ＋型領域１１３とドレイン１０５となるＰ＋型領域１１４とが形成されている。ソース１０４及びゲート１０３には電源から電圧ＶDDが供給されている。Ｎ−型ウェル１１０の一部には、Ｎ＋型領域からなる接続部１１５が設けられている。Ｎ−型ウェル１１０は、接続部１１５を介して電源電圧端子ＶDDに接続されている。また、Ｐｓｕｂ１００の表面の一部にＰ＋型領域からなる接続部１１６が設けられている。接続部１１６は、グラウンド端子ＧＮＤに接続されている。
【００２６】
一方、ＮＰＮバイポーラトランジスタ１０２は、図１（ｂ）、図２に示したように、Ｐｓｕｂ１００に形成されたＮ−型ウェル（Ｄｅｅｐ  Ｎｗｅｌｌ）１２０上に形成されている。Ｎ−型ウェル１２０は、ＮＰＮバイポーラトランジスタ１０２のコレクタ１０７を構成する。Ｎ−型ウェル１２０の上層にはＰ−型ウェル（Ｐｗｅｌｌ）１２１が形成され、Ｐ−型ウェル１２１はベース１０６となる。Ｐ−型ウェル１２１の表面にはＮ＋型領域１２２からなるエミッタ１０８が形成されている。エミッタ１０８は入力端子１０９に接続されている。
【００２７】
Ｐ−型ウェル１２１の表面にはＰ＋型領域でなる接続部１２３が設けられている。ベース１０６は、接続部１２３を介してＰＭＯＳトランジスタ１０１のドレイン１０５に接続されている。Ｎ−型ウェル１２０の表面の一部には、Ｎ＋型領域でなる接続部１２４が設けられている。コレクタ１０７を構成するＮ−型ウェル１２０は、接続部１２４を介してグラウンド端子ＧＮＤに接続されている。
【００２８】
図中に示したＣ１は、ＮＰＮバイポーラトランジスタ１０２の拡散容量、Ｃ２はＰＭＯＳトランジスタ１０１の拡散容量を示す。なお、拡散容量Ｃ１、Ｃ２は、いずれも静電保護回路においてトランジスタの寄生容量として作用する。
すなわち、実施形態１は、図６（ａ）に示した入力端子６９とＰＭＯＳトランジスタ６１のドレイン６５間に接続されているダイオード６２に代えて、図１（ａ）に示したＮＰＮバイポーラ１０２のコレクタ１０７及びベース１０６を接続した構成となっている。ＮＰＮバイポーラトランジスタ１０２のエミッタ１０８は、グラウンド端子ＧＮＤに接続されている。
【００２９】
また、実施形態１は、図１（ｂ）に示したように、図６（ｂ）で示したダイオード２とＰＭＯＳＭトランジスタ１との両方にかるＮ型ウェル２１を、ＰＭＯＳトランジスタ１０１を含むＮ−型ウェル１１０と、ＮＰＮバイポーラトランジスタ１０２を含むＮ−型ウェル１２０とに分離した。Ｎ−型ウェル１２０は、グラウンド端子ＧＮＤに接続されている。このように構成すれば、ＰＭＯＳトランジスタ１０１のサイズを大きくすることなくＥＳＤサージ電圧耐力を高めることができ、集積エリアを増大させることがない。
【００３０】
また、図１（ｂ）に示したようにＰＭＯＳトランジスタ１０１とＮＰＮバイポーラトランジスタ１０２を接続することにより、入力端子１０９にかかる寄生容量Ｃは、ＮＰＮバイポーラ１０２のコレクタ１０７、ベース１０６間の拡散容量Ｃ１とＰＭＯＳトランジスタ１０１の拡散容量Ｃ２とを直列に接続した値になる。
実施形態１の入力端子１０９の寄生容量Ｃは、ＰＭＯＳトランジスタ１０１のドレイン１０５を直接入力端子１０９に接続した場合の拡散容量Ｃ２よりも拡散容量Ｃ１があることによって小さくなる。すなわち、寄生容量Ｃは、拡散容量Ｃ１とＣ２を用いて以下の式（１）によって表される。
Ｃ＝Ｃ１・Ｃ２／（Ｃ１十Ｃ２）                  …式（１）
【００３１】
式（１）によれば、寄生容量Ｃは、ＰＭＯＳトランジスタ１のドレイン１０５を直接入力端子１０９に接続した場合の拡散容量Ｃ２よりも、直列接続された拡散容量Ｃ１があることによって小さくなる。例えば拡散容量Ｃ１を拡散容量Ｃ２と同等の容量値（Ｃ１＝Ｃ２）とすると、寄生容量Ｃは、Ｃ２／２となる。すなわち、実施形態１の静電保護回路は、寄生容量Ｃを、ＰＭＯＳトランジスタ１０１のドレイン１０５を直接入力端子１０９に接続した場合の拡散容量Ｃ２の半分程度にすることができることがわかる。このため、実施形態１の静電保護回路は、数１００ＭＨｚ以上の高速な回路動作が可能となっている。
【００３２】
さらに、実施形態１の静電保護回路では、−１．５Ｖ程度の電圧値の信号が入力された場合、ＰＭＯＳトランジスタ１０１のゲート１０３とソース１０４間がショートされているため、ＰＭＯＳトランジスタ１０１はオフ状態になる。、さらにＮＰＮバイポーラトランジスタ１０２は、ベース１０６がフローティング状態になるのでオンすることはない。このため、入力した信号に歪みが生じることをなくして信号品質が損なわれることをなくすことができる。
【００３３】
（回路の動作）
次に、実施形態１の静電保護回路の動作について説明する。
ＥＳＤサージによって過大なマイナス電圧が入力されると、ＮＰＮバイポーラトランジスタ１０２のコレクタ１０７とベース１０６の間が順方向にバイアスされる。このとき、ＥＳＤサージ電流はコレクタ１０７の側からベース１０６の側にバイパスされ、ベース１０６の電位がマイナス電位となる。
【００３４】
ＮＰＮバイポーラトランジスタ１０２のベース１０６はＰＭＯＳトランジスタ１０１のドレイン１０５に接続されている。このため、電源電圧端子ＶDDが低インピーダンスである場合、つまり電源電圧端子ＶDDを基準にしてＥＳＤサージ電圧が入力されている場合、ＰＭＯＳトランジスタ１０１のドレイン１０５とソース１０４間の電圧がスナップバック開始電圧以上になると、ＰＭＯＳトランジスタ１０１がスナップバック動作を開始してオン状態になる。ＰＭＯＳトランジスタ１０１のオンによって第１バイパス経路が形成される。ＥＳＤサージ電流は、第１バイパス経路によって電源電圧端子ＶDDの側へとバイパスされる。
【００３５】
さらに、グラウンド端子ＧＮＤが低インピーダンスである場合、つまり、ＥＳＤサージによる電圧がグラウンド端子ＧＮＤを基準に入力されている場合、ＮＰＮバイポーラトランジスタ１０２では、ベース１０６の電位がマイナス電位となることによってエミッタ１０８、ベース１０６間のブレークダウンが起こる。ブレークダウン後、ＮＰＮバイポーラトランジスタ１０２ではベース１０６の電位がオン電圧に達するまで上昇する。ベース１０６の電位上昇によってＮＰＮバイポーラトランジスタ１０２は、スナップバック動作を開始する。
【００３６】
スナップバック動作をすることにより、ＮＰＮバイポーラトランジスタ１０２のエミッタ１０８、ベース１０６間が導通し、サージ電流の第２バイパス経路が形成される。ＥＳＤサージ電流は、第２バイパス経路によってグラウンド端子ＧＮＤの側へとバイパスされる。
また、電源電圧端子ＶDD及びグラウンド端子ＧＮＤが共に低インピーダンス、つまり電圧の供給を受けて通常動作するときは、ＰＭＯＳトランジスタ１０１のスナップバック動作によって形成される第１の経路と、ＮＰＮバイポーラトランジスタ１０２のスナップバック動作によって形成される第２の経路によるＥＳＤサージ電流のバイパスが並列に行われる。
【００３７】
以上説明したように、実施形態１の静電保護回路は、入力端子１０９に印加されるマイナス電圧によって生じるＥＳＤサージ電流を、電源電圧端子ＶDDにバイパスさせる第１の経路とグラウンド端子ＧＮＤにバイパスさせる第２の経路の２つの経路を持つ。なお、第１の経路は、ＮＰＮバイポーラトランジスタ１０２において発生する寄生ダイオードとＰＭＯＳトランジスタ１０１を直列に接続して形成される経路である。また、第２の経路は、ＮＰＮバイポーラトランジスタ１０２によって形成される経路である。
このような本実施形態によれば、より大きなＥＳＤサージ電流をバイパスさせることができる。また、ＥＳＤサージによって入力された電圧が電源電圧端子ＶDD基準、またはグラウンド端子ＧＮＤ基準のどちらであっても高いＥＳＤ耐力を持つ静電保護回路を実現することができる。
【００３８】
・実施形態２
（回路構成）
次に、本発明の実施形態２の静電保護回路を説明する。図３（ａ）、（ｂ）及び図４は、実施形態２の静電保護回路を説明するための図である。図３（ａ）は、実施形態２の静電保護回路の回路構成を説明するための図であって、破線を境にして静電保護回路を構成する静電保護素子が設けられる領域Ａと、保護の対象となる被保護回路の領域Ｂとに分けられる。
図３（ｂ）は、図３（ａ）に示した静電保護回路を構成するトランジスタ素子の内部構造を説明するための断面図である。図４は、図３（ａ）、（ｂ）に示した実施形態２の静電保護回路の上面図である。なお、図３、図４中に示した構成のうち、図１、図２に示した構成と同様の構成については同様の符号を付して説明の一部を略すものとする。
【００３９】
実施形態２の静電保護回路は、図３（ａ）に示したように、ＮＭＯＳトランジスタ３０１と、ＰＮＰバイポーラトランジスタ３０２とを有している。ＮＭＯＳトランジスタ３０１は、ゲート３０３とソース３０４とがショートされていて、ゲート３０３とソース３０４とはグラウンド端子ＧＮＤに接続されている。また、ＮＭＯＳトランジスタ３０１のドレイン３０５は、ＰＮＰバイポーラトランジスタ３０２のベース３０６に接続されている。
【００４０】
一方、ＰＮＰバイポーラトランジスタ３０２のエミッタ３０８は、電源電圧端子ＶDDに接続されている。ＰＮＰバイポーラトランジスタ３０２のコレクタ３０７は、入力端子１０９に接続されている。
ここで、図３（ａ）に示したNＭＯＳトランジスタ３０１、ＰＮＰバイポーラトランジスタ３０２の内部構造を、図３（ｂ）を参照しながら説明する。
【００４１】
ＮＭＯＳトランジスタ３０１は、図３（ｂ）、図４に示したように、Ｐｓｕｂ１００上に形成されている。Ｐｓｕｂ１００の表面には絶縁膜１１１が形成され、絶縁膜１１１上にゲート電極１１２が形成されていて、ゲート電極１１２下の部分がゲート３０３になる。図３（ｂ）におけるゲート電極１１２の左右には、ソース３０４となるＮ＋領域３１３とドレイン３０５となるＮ＋領域３１４が形成されている。
ソース３０４及びゲート３０３はグラウンド端子ＧＮＤに接続されている。また、Ｐｓｕｂ１００の表面の一部にＰ＋型領域からなる接続部３１６が設けられている。接続部３１６は、グラウンド端子ＧＮＤに接続されている。
【００４２】
一方、ＰＮＰバイポーラトランジスタ３０２は、図３（ｂ）、図４に示したように、Ｐｓｕｂ１００に形成されたＮ−型ウェル（Ｎｗｅｌｌ）３２１上に形成されている。Ｎ−型ウェル３２１は、ＰＮＰバイポーラトランジスタ３０２のベース３０６を構成する。Ｎ−型ウェル３２１の表面にはコレクタ３０７となるＰ＋型領域３２３、エミッタ３０８となるＰ＋型領域３２２が形成されている。コレクタは入力端子１０９に接続され、エミッタ３０８は電源電圧端子ＶDDに接続されている。
Ｎ−型ウェル３２１の表面にはＮ＋型領域でなる接続部３２４が設けられている。ベース３０６は、接続部３２４を介してＮＭＯＳトランジスタ３０１のドレイン３０５に接続されている。
図中に示したＣ１は、ＰＮＰバイポーラトランジスタ３０２の拡散容量、Ｃ２はＮＭＯＳトランジスタ３０１の拡散容量を示す。なお、拡散容量Ｃ１、Ｃ２は、いずれも静電保護回路においてトランジスタの寄生容量として作用する。
【００４３】
（回路の動作）
次に、本発明の実施形態２の静電保護回路の動作について説明する。
ＥＳＤサージによって過大なプラス電圧が入力されると、ＰＮＰバイポーラトランジスタ３０２のコレクタ３０７とベース３０６との間が順方向にバイアスされる。このとき、ＥＳＤサージ電流はコレクタ３０７の側からベース３０６の側にバイパスされ、ベース３０６の電位がプラス電位となる。
【００４４】
ＰＮＰバイポーラトランジスタ３０２のベース３０６はＮＭＯＳトランジスタ３０１のドレイン３０５に接続されている。このため、グラウンド端子ＧＮＤが低インピーダンスである場合、つまりグラウンド端子ＧＮＤを基準にしてＥＳＤサージによる電圧が入力されている場合、ＮＭＯＳトランジスタ３０１のドレイン３０５とソース３０４間の電圧がスナップバック開始電圧以上になると、ＮＭＯＳトランジスタ３０１がスナップバック動作を開始してオン状態になる。ＮＭＯＳトランジスタ３０１のオンによって第１バイパス経路が形成され、ＥＳＤサージ電流は、グラウンド端子ＧＮＤの側へとバイパスされる。
【００４５】
さらに、電源電圧端子ＶDDが低インピーダンスである場合、つまり、ＥＳＤサージによる電圧が電源電圧端子を基準にして入力されている場合、ＰＮＰバイポーラトランジスタ３０２では、ベース３０６の電位がプラス電位となることによってエミッタ３０８、ベース３０６間のブレ−クダウンが起こる。ブレークダウン後、ＰＮＰバイポーラトランジスタ３０２ではベース３０６の電位がオン電圧に達するまで上昇する。ベース３０６の電位上昇によってＮＰＮバイポーラトランジスタ３０２は、スナップバック動作を開始する。スナップバック動作をすることにより、ＮＰＮバイポーラトランジスタ３０２のエミッタ３０８、ベース３０６間が導通し、サージ電流の第２バイパス経路が形成される。ＥＳＤサージ電流は、第２バイパス経路によって電源電圧端子ＶDDの側へとバイパスさせる。
【００４６】
また、電源電圧端子ＶDD及びグラウンド端子ＧＮＤが共に低インピーダンス、つまり電源から電圧の供給を受けて通常動作するときは、ＮＭＯＳトランジスタ３０１のスナップバック動作によって形成される第１バイパス経路と、ＰＮＰバイポーラトランジスタ３０２のスナップバック動作によって形成される第２バイパス経路とによるＥＳＤサージ電流のバイパスが並列に行われる。
【００４７】
以上説明したように、実施形態１では、例えば−１．５Ｖ程度のグラウンド端子ＧＮＤの電位を下回る信号電圧が入力された場合でも信号品質を損なうことなく、大きなマイナス電圧のＥＳＤサージが印加されたときのみサージ電流をバイパスさせることができる。一方、実施形態２では、＋１．５Ｖ程度の電源電圧を上回る信号電圧が入力された場合でも、信号品質を損なうことなく、大きなプラス電圧のＥＳＤサージによる電圧が印加されたときのみサージ電流をバイパスすることができる。
【００４８】
また、本発明は、実施形態１、実施形態２を各々別個に実施する構成に限定されるものでなく、両者を組み合わせて用いることもできる。この場合、サージによって入力される電圧のプラス、マイナスに関わらず、被保護回路内部の動作電圧及びグラウンド端子ＧＮＤの電位を超える信号電圧が入力された場合に信号品質を損なうことがなく、高いＥＳＤ耐力の静電保護回路を提供することが可能になる。
【産業上の利用可能性】
【００４９】
本発明は高いＥＳＤ耐力を必要とするＩＣ、ＬＳＩに好適に利用できる。特に、本発明は、無線受信の分野で有用であり、高速信号を扱う上で低容量な保護回路を提供できる点、及びアンテナやＩＣ外部のパッシブフィルタの動作点がＧＮＤである場合に、ＧＮＤ基準で大信号が入力されても信号品質を劣化させないという理由で適しており、ＴＶチューナー用やＦＭラジオチューナー用のＩＣで好適に利用できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態１の静電保護回路を説明するための図である。
【図２】図１（ａ）、（ｂ）に示した本発明の実施形態１の静電保護回路の上面図である。
【図３】本発明の実施形態２の静電保護回路を説明するための図である。
【図４】図３（ａ）、（ｂ）に示した本発明の実施形態２の静電保護回路の上面図である。
【図５】一般的な静電保護回路を例示するための図である。
【図６】従来技術として挙げた静電保護回路を説明するための図である。
【図７】グラウンド端子ＧＮＤを基準とするＥＳＤサージ電圧が入力した場合のＥＳＤ耐力を高めるための一般的な構成を説明するための図である。
【符号の説明】
【００５１】
１０１  ＰＭＯＳトランジスタ、１０２  ＮＰＮバイポーラトランジスタ
１０３，３０３  ゲート、１０４，３０４  ソース、１０５，３０５  ドレイン
１０６，３０６  ベース、１０７，３０７  コレクタ、１０８，３０８  エミッタ
１０９  入力端子
１１０，１２０，３２１  Ｎ−型ウェル
１１３，１１４，３２２，３２３  Ｐ＋型領域
１１５，１１６，１２３，１２４，３１６，３２４  接続部
１２１  Ｐ−型ウェル
１２２，３１３，３１４  Ｎ＋型領域
３０１  ＮＭＯＳトランジスタ
３０２  ＰＮＰバイポーラトランジスタ
【図１】
0005237626.tif 000002
【図２】
0005237626.tif 000003
【図３】
0005237626.tif 000004
【図４】
0005237626.tif 000005
【図５】
0005237626.tif 000006
【図６】
0005237626.tif 000007
【図７】
0005237626.tif 000008