(57)【特許請求の範囲】
【請求項１】
少なくとも２つの薄膜トランジスタを有するカレントミラー回路を有し、
前記薄膜トランジスタは、チャネル形成領域、ソース領域およびドレイン領域を有する島状半導体膜と、ゲート絶縁膜と、ゲート電極と、ソース電極と、ドレイン電極と、を有し、
前記カレントミラー回路は、寄生抵抗を補正する機能を有する抵抗を有し、
前記抵抗は、第１の配線および第２の配線を有し、
前記第１の配線は、前記ソース電極または前記ドレイン電極と同じ材料を用いて形成され、
前記第２の配線は、前記ソース領域または前記ドレイン領域と同じ材料を用いて形成され、
前記抵抗は、前記寄生抵抗の値に応じた数の前記第２の配線を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の配線は、前記ソース電極または前記ドレイン電極と同じ工程を用いて形成され、
前記第２の配線は、前記ソース領域または前記ドレイン領域と同じ工程を用いて形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置を組み込んだ電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に薄膜半導体素子で構成された半導体装置、及びその作成方法に関する。
【背景技術】
【０００２】
一般に、ディスプレイなどの電源回路の一部として、カレントミラー回路は多く用いられている。電源回路はアナログ回路で構成され、その安定動作はバイアス回路の性能が重要となる。高性能アナログ回路や低電圧動作回路を設計する場合は、バイアス回路の設計が重要となる。
【０００３】
従来の増幅回路には、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））の多段接続によって性能改善を施したものがある（例えば、特許文献１参照）。
【特許文献１】特開平６−３７５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の増幅回路は補正回路を含めた、多段構成のものが多く、大きな電源電圧が必要であった。電源電圧を安定に供給することが、省エネ、高性能化などの多方面から、電気回路を構成する上で必要とされている。
【０００５】
しかしながら、上記のようなＴＦＴによって構成される増幅回路は、ＴＦＴを構成する導線層や、それに接続される配線の配線抵抗やコンタクト抵抗等による寄生抵抗によって、動作が不安定になるという問題があった。
【０００６】
増幅回路の動作が不安定になる原因として、ＴＦＴを構成する導電層や、それに接続される配線が異なる材料で形成されていること、若しくはそれらの幅や長さが異なるために、寄生抵抗の値がそれぞれ異なる値をとり、増幅回路を構成する各ＴＦＴにおける寄生抵抗のバランスが悪化することが挙げられる。
【０００７】
増幅回路の動作が不安定になることにより、その出力電流値が不安定になる。それは、回路を構成するＴＦＴが、特性ばらつきの影響を受け易い領域にて動作するためである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、抵抗、増幅回路を有し、増幅回路内の寄生抵抗値を、抵抗を追加することで調整し、増幅回路を安定に動作させる。すなわち増幅回路内での寄生抵抗値に対応する補正抵抗を形成し、抵抗のバランスを取ることにより、安定な動作を可能にする。これにより半導体装置中で、基板面内での出力を一定にすることもできる。
【０００９】
尚、本明細書において、半導体装置とは、半導体層を有する装置を言い、半導体層を有する素子を含む装置全体も半導体装置と呼ぶ。
【００１０】
本発明は、電源電圧を低電圧化し、且つ増幅回路を安定に動作させる機能を有する半導体装置に関するものである。
【００１１】
本発明は、カレントミラー回路において前記カレントミラー回路内の寄生抵抗に対して、前記寄生抵抗を補正する補正抵抗が設置されていることを特徴とする半導体装置に関するものである。
【００１２】
本発明において、前記カレントミラー回路は、少なくとも２つの薄膜トランジスタを有するものである。
【００１３】
本発明において、前記薄膜トランジスタは、チャネル形成領域、ソース領域またはドレイン領域を有する島状半導体膜、ゲート絶縁膜、ゲート電極、ソース電極またはドレイン電極を有しており、前記補正抵抗は、前記ゲート電極の寄生抵抗を補正するものである。
【００１４】
本発明において、前記薄膜トランジスタは、チャネル形成領域、ソース領域またはドレイン領域を有する島状半導体膜、ゲート絶縁膜、ゲート電極、ソース電極またはドレイン電極を有しており、前記補正抵抗は、前記ソース電極の寄生抵抗を補正するものである。
【００１５】
本発明において、前記薄膜トランジスタは、チャネル形成領域、ソース領域またはドレイン領域を有する島状半導体膜、ゲート絶縁膜、ゲート電極、ソース電極    またはドレイン電極を有しており、前記補正抵抗は、前記ドレイン電極の寄生抵抗を補正するものである。
【００１６】
本発明は、ゲート電極と、ソース電極と、ドレイン電極を含む第１のトランジスタと、ゲート電極と、ソース電極と、ドレイン電極を含む第２のトランジスタと、第１のトランジスタのドレイン電極、第２のトランジスタのドレイン電極に電気的に接続された第１の端子と、第１のトランジスタのソース電極、第２のトランジスタのソース電極に電気的に接続された第２の端子とを有し、前記第１のトランジスタのゲート電極は、接点を介して前記第２のトランジスタのゲート電極に接続され、かつ、前記前記第１のトランジスタのゲート電極は、前記第１のトランジスタのドレイン電極に電気的に接続され、前記第１の端子から、前記第１のトランジスタのドレイン電極及び前記第１のトランジスタのソース電極を通って、第２の端子までの経路である第１の経路の抵抗値と、前記第１の端子から、第２のトランジスタのドレイン電極及び前記第２のトランジスタのソース電極を通って、第２の端子までの経路である第２の経路の抵抗値が同じになるように、前記第１の経路もしくは前記第２の経路の一方または双方に補正抵抗を形成し、前記第１のトランジスタのゲート電極から前記接点までの経路である第３の経路の抵抗値と、前記第２のトランジスタのゲート電極から前記接点までの経路である第４の経路の抵抗値が同じになるように、前記第３の経路もしくは前記第４の経路の一方または双方に補正抵抗を形成することを特徴とする半導体装置に関するものである。
【００１７】
本発明において、前記補正抵抗は、前記ゲート電極と同じ材料を含む配線を有するものである。
【００１８】
本発明において、前記補正抵抗は、前記ソース電極またはドレイン電極と同じ材料を含む配線を有するものである。
【００１９】
本発明において、前記補正抵抗は、前記ソース領域またはドレイン領域と同じ材料を含む配線を有するものである。
【００２０】
なお本発明において、電極の寄生抵抗には、電極のコンタクト抵抗及び電極に接続されている配線抵抗が含まれる。
【発明の効果】
【００２１】
本発明の半導体装置は、各種寄生抵抗値を、追加する抵抗により補正することで、増幅回路を安定に動作させる機能を有する。安定な増幅回路は、バイアス回路の動作電圧を均一化し、回路の電気的特性を均一化することが可能となり、より高精度な製品を供給することができる。
【発明を実施するための最良の形態】
【００２２】
本実施の形態を、図１、図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２（Ａ）〜図１２（Ｂ）、図１３（Ａ）〜図１３（Ｂ）、図１４（Ａ）〜図１４（Ｂ）、図４３、図４４を用いて以下に説明する。
【００２３】
ただし本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
図１に示すカレントミラー回路は、参照側のＴＦＴと出力側のＴＦＴという少なくとも２つのＴＦＴによって構成されている。カレントミラー回路の出力を安定化させるため、参照側のＴＦＴと出力側のＴＦＴのドレイン部とソース部の抵抗に相当する抵抗値を適切に制御することにより、基板面内において回路の特性変動を制御する。
【００２６】
ｎチャネルＴＦＴにより構成されたカレントミラー回路は、参照側のＴＦＴ１０４と出力側のＴＦＴ１０５によって構成される（図１参照）。参照側のＴＦＴ１０４と出力側のＴＦＴ１０５のゲート部に、端子１０３を基準として同電圧を加えることで、参照側のＴＦＴ１０４に流れた電流を基準として、出力側のＴＦＴ１０５に流れる電流を制御する。
【００２７】
このとき、参照側のＴＦＴ１０４と出力側のＴＦＴ１０５のゲート部の抵抗に相当する寄生抵抗１０６と寄生抵抗１０９や、ドレイン抵抗、及びソース抵抗に相当する、寄生抵抗１０７と寄生抵抗１１０、寄生抵抗１０８と寄生抵抗１１１が、配線抵抗や回路接続部抵抗などにより均一でない場合、参照側のＴＦＴ１０４と出力側のＴＦＴ１０５のゲート部に同電圧を加えたとしても、設計値通りに参照側のＴＦＴ１０４に流れた電流と同じ量の電流を出力側のＴＦＴ１０５に流すことができず、出力電流量は目的とは異なる値を示す原因となる。これは、参照側のＴＦＴ１０４と出力側のＴＦＴ１０５が各々複数個存在する場合、特に顕著である。
【００２８】
これを補正するために、本発明は参照側のＴＦＴ１０４と出力側のＴＦＴ１０５のゲート部やドレイン部、及びソース部に相当する抵抗値を適切に制御する。
【００２９】
更に、増幅回路の低電圧動作を実現しつつ、ＴＦＴ特性のばらつきを減少させるために、１段のカレントミラー増幅回路を用いて説明する。
【００３０】
図１に示すように、本実施の形態の半導体装置は、トランジスタ１０４及び１０５で構成されるカレントミラー回路１２２、電源（バイアス）１０１、端子１０２、端子１０３を含む回路１２３を有している。また、トランジスタ１０４及び１０５には、寄生抵抗１０６〜１１１が存在し、それを補正するための抵抗１１２〜１１７を有する。本明細書では、このように寄生抵抗を補正するための抵抗を、「補正抵抗」とも呼ぶ。本実施の形態では、トランジスタ１０４及び１０５として、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））を用いており、更に、ＴＦＴ１０４及び１０５はｎチャネル型ＴＦＴで形成されている。補正抵抗１１２〜１１７はそれぞれ、ＴＦＴのゲート電極の寄生抵抗、ソース電極またはドレイン電極の一方の寄生抵抗、ソース電極またはドレイン電極の他方の寄生抵抗、のいずれか１つを補正するものである。
【００３１】
なお、ゲート電極の寄生抵抗、ソース電極またはドレイン電極の一方の寄生抵抗、ソース電極またはドレイン電極の他方の寄生抵抗とはそれぞれ、電極のコンタクト抵抗及び電極と接続されている配線抵抗が含まれる物である。
【００３２】
ところで、出力信号形式を、一般に信号処理が行い易いといわれている、電圧として取り出す方法としては、負荷抵抗ＲＬによって電圧に変換する方法がある。具体的には、図４に示すように、カレントミラー回路１２２を含む回路１２３、電源１２５、出力端子１２４、負荷抵抗ＲＬを有する回路において、負荷抵抗ＲＬを用いて出力電流を電圧に変換し、出力端子１２４にて電圧として外部に出力信号を取り出すことが可能となる。図１のカレントミラー回路１２２を含む回路１２３を図４の回路に組み込んだ回路について以下に説明する。
【００３３】
図１では、カレントミラー回路１２２を構成するＴＦＴ１０４のゲート電極は、ＴＦＴ１０４の寄生抵抗１０６、ＴＦＴ１０５の寄生抵抗１０９、及び抵抗１１２、抵抗１１５を介して、カレントミラー回路１２２を構成するもう１つのＴＦＴ１０５のゲート電極に電気的に接続され、更にＴＦＴ１０４の寄生抵抗１０６、及び抵抗１１２を介して、ＴＦＴ１０４のソース電極またはドレイン電極の一方であるドレイン電極（「ドレイン端子」ともいう）に電気的に接続されている。
【００３４】
ＴＦＴ１０４のドレイン端子は、ＴＦＴ１０４の寄生抵抗１０７、及び抵抗１１３を介して、端子１０２に電気的に接続され、更にＴＦＴ１０４の寄生抵抗１０７、ＴＦＴ１０５の寄生抵抗１１０、及び抵抗１１３、抵抗１１６を介して、ＴＦＴ１０５のドレイン端子に電気的に接続されている。
【００３５】
ＴＦＴ１０４のソース電極またはドレイン電極の他方であるソース電極（「ソース端子」ともいう）は、ＴＦＴ１０４の寄生抵抗１０８、及び抵抗１１４を介して、端子１０３に電気的に接続され、更にＴＦＴ１０４の寄生抵抗１０８、ＴＦＴ１０５の寄生抵抗１１１、及び抵抗１１４、抵抗１１７を介して、ＴＦＴ１０５のソース端子に電気的に接続されている。
【００３６】
本実施の形態では、カレントミラー回路１２２を含む回路１２３の端子１０３は負荷抵抗ＲＬを介して、電源１２５の低電位側へ電気的に接続される。この時、カレントミラー回路１２２を含む回路１２３内の電源１０１は省略することができる。
【００３７】
図１では、カレントミラー回路１２２を構成するＴＦＴ１０５のゲート電極は、ＴＦＴ１０５の寄生抵抗１０９、及び抵抗１１５を介して、ＴＦＴ１０４のドレイン端子に電気的に接続されている。ＴＦＴ１０５のドレイン端子は、ＴＦＴ１０５の寄生抵抗１１０、及び抵抗１１６を介して、端子１０２に電気的に接続されている。ＴＦＴ１０５のソース端子は、ＴＦＴ１０５の寄生抵抗１１１、及び抵抗１１７を介して、端子１０３に電気的に接続されている。
【００３８】
また、ＴＦＴ１０４及び１０５のゲート電極は互いに接続されているので共通の電位が印加される。
【００３９】
図１では２個のＴＦＴによる、カレントミラー回路の例を図示している。この時、１０４と１０５が同一の特性を有する場合、参照電流と出力電流の比は、１：１の関係となる。
【００４０】
出力値をｎ倍とするための回路構成を図２及び図３に示す。図２の回路構成は、図１のＴＦＴ１０５をｎ個にしたものに相当する。図２に示すようにｎチャネル型ＴＦＴ１０４とｎチャネル型ＴＦＴ１０５の比を１：ｎにすることで、出力値をｎ倍とすることが可能となる。これは、ＴＦＴのチャネル幅Ｗを増加させ、ＴＦＴに流すことのできる電流の許容量をｎ倍とすることと同様の原理である。
【００４１】
例えば、出力値を１００倍に設計する場合、ｎチャネルＴＦＴ１０４を１個、ｎチャネル型ＴＦＴ１０５を１００個並列接続することで、目標とした電流を得ることが可能となる。
【００４２】
図２中の回路１１８ｉ（回路１１８ａ、回路１１８ｂ、等）の詳細な回路構成を図３に示す。
【００４３】
図３の回路構成は、図１の回路構成を基にしており、同じ素子は同じ符号で表されている。すなわち、ＴＦＴ１０５ｉのゲート電極は、寄生抵抗１０９ｉ及び抵抗１１５ｉを介して、端子１１９ｉに電気的に接続されている。またＴＦＴ１０５ｉのドレイン端子は、寄生抵抗１１０ｉ及び抵抗１１６ｉを介して、端子１２０ｉに電気的に接続されている。またＴＦＴ１０５ｉのソース端子は、寄生抵抗１１１ｉ及び抵抗１１７ｉを介して、端子１２１ｉに電気的に接続されている。
【００４４】
なお図２中の回路１１８ａ、回路１１８ｂ、等を、説明するために、そのうちの１つである回路１１８ｉを図３に示している。回路１１８ｉは図１の回路構成を基にしているので、図３の符号において「ｉ」の付いている符号は、図１の「ｉ」の付いていない符号と同じものである。すなわち、例えば図１のＴＦＴ１０５と図３のＴＦＴ１０５ｉは同じものであり、図１の抵抗１１６と図３の１１６ｉは同じものである。さらに、図２の符号において「ａ」の付いている符号及び「ｂ」付いている符号は、それぞれ図１の「ａ」及び「ｂ」の付いていない符号と同じものである。
【００４５】
したがって図２においては、ｎチャネル型ＴＦＴ１０５は、ｎ個のｎチャネル型ＴＦＴ１０５ａ、１０５ｂ、１０５ｉ、等から構成されていることとなる。これによりＴＦＴ１０４に流れる電流がｎ倍に増幅されて出力される。
【００４６】
尚、図２及び図３において図１と同じものを指示している場合は、同じ符号で示してある。
【００４７】
また、図１はカレントミラー回路１２２を、ｎチャネル型ＴＦＴを用いた等価回路として図示したものであるが、このｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用いてもよい。
【００４８】
増幅回路をｐチャネル型ＴＦＴで形成する場合は、図５に示す等価回路となる。図５に示すように、ｐチャネル型ＴＦＴ２０１及び２０２で構成されるカレントミラー回路２０３、端子１０２を電源１０１の高電位側へ電気的に接続し、端子１０３を負荷抵抗ＲＬを介して、電源１０１の低電位側へ電気的に接続する。このカレントミラー回路２０３を含む回路２０４を、図４の回路１２３として用いる場合、回路２０４内の電源１０１は、電源１２５で代用することもできる。
【００４９】
図１の補正抵抗１１２〜１１７、ＴＦＴ１０４及び１０５を含む回路１２３の断面図を図６〜図１１に示す。
【００５０】
図６〜図１１において、２１０は基板、２１２は下地絶縁膜、２１３はゲート絶縁膜である。
【００５１】
また、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３は、高融点金属膜と低抵抗金属膜（アルミニウム合金または純アルミニウムなど）との積層構造となっている。ここでは、ソース電極またはドレイン電極２８２及び２８３は、チタン膜（Ｔｉ膜）とアルミニウム膜（Ａｌ膜）とＴｉ膜とを順に積み重ねた三層構造とする。
【００５２】
図６において、配線４００及び配線４０１、配線４１０及び配線４１１、配線４２０及び配線４２１、配線４３０及び配線４３１、配線４４０及び配線４４１、配線４５０及び配線４５１が、それぞれ１つの抵抗を形成している。この１つの抵抗が、図１の抵抗１１２〜１１７のいずれか１つに相当している。すなわち配線４００及び配線４０１、配線４１０及び配線４１１、配線４２０及び配線４２１、配線４３０及び配線４３１、配線４４０及び配線４４１、配線４５０及び配線４５１の組み合わせのいずれか１つが、抵抗１１２〜１１７のいずれか１つに相当する。
【００５３】
配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０は、ＴＦＴ１０４及び１０５のゲート電極と同じ材料、同じ工程で形成される。
【００５４】
配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１は、ソース電極またはドレイン電極２８２（もしくは２８３）と同じ材料、同じ工程で形成される。
【００５５】
また図７において、配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０がそれぞれ１つの抵抗であり、図１の抵抗１１２〜１１７のいずれか１つに相当している。
【００５６】
配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０は、ＴＦＴ１０４及び１０５のゲート電極と同じ材料、同じ工程で形成される。
【００５７】
図８において、配線４０３及び配線４０４、配線４１３及び配線４１４、配線４２３及び配線４２４、配線４３３及び配線４３４、配線４４３及び配線４４４、配線４５３及び配線４５４が、それぞれ１つの抵抗を形成している。この１つの抵抗が、図１の抵抗１１２〜抵抗１１７のいずれか１つに相当している。すなわち配線４０３及び配線４０４、配線４１３及び配線４１４、配線４２３及び配線４２４、配線４３３及び配線４３４、配線４４３及び配線４４４、配線４５３及び配線４５４の組み合わせのいずれか１つが、抵抗１１２〜抵抗１１７のいずれか１つに相当する。
【００５８】
配線４０３、配線４１３、配線４２３、配線４３３、配線４４３、配線４５３は、ＴＦＴ１０４及び１０５のソース領域またはドレイン領域と同じ材料、同じ工程で形成される。
【００５９】
配線４０４、配線４１４、配線４２４、配線４３４、配線４４４、配線４５４は、ソース電極またはドレイン電極２８２（もしくはソース電極またはドレイン電極２８３）と同じ材料、同じ工程で形成される。
【００６０】
図９において、配線４０３、配線４１３、配線４２３、配線４３３、配線４４３、配線４５３がそれぞれ１つの抵抗であり、図１の抵抗１１２〜抵抗１１７のいずれか１つに相当している。
【００６１】
配線４０３、配線４１３、配線４２３、配線４３３、配線４４３、配線４５３は、ＴＦＴ１０４及び１０５のソース領域またはドレイン領域と同じ材料、同じ工程で形成される。
【００６２】
図１０において、配線４０５及び配線４０６、配線４１５及び配線４１６、配線４２５及び配線４２６、配線４３５及び配線４３６、配線４４５及び配線４４６、配線４５５及び配線４５６が、それぞれ１つの抵抗を形成している。この１つの抵抗が、図１の抵抗１１２〜抵抗１１７のいずれか１つに相当している。すなわち配線４０５及び配線４０６、配線４１５及び配線４１６、配線４２５及び配線４２６、配線４３５及び配線４３６、配線４４５及び配線４４６、配線４５５及び配線４５６の組み合わせのいずれか１つが、抵抗１１２〜抵抗１１７のいずれか１つに相当する。
【００６３】
図１０において、配線４０５、配線４１５、配線４２５、配線４３５、配線４４５、配線４５５は、ＴＦＴ１０４及び１０５のソース領域またはドレイン領域と同じ材料、同じ工程で形成される。
【００６４】
配線４０６、配線４１６、配線４２６、配線４３６、配線４４６、配線４５６は、ＴＦＴ１０４及び１０５のゲート電極と同じ材料、同じ工程で形成される。
【００６５】
図１１において、配線４０７、配線４１７、配線４２７、配線４３７、配線４４７、配線４５７がそれぞれ１つの抵抗であり、図１の抵抗１１２〜抵抗１１７のいずれか１つに相当している。
【００６６】
配線４０７、配線４１７、配線４２７、配線４３７、配線４４７、配線４５７は、ソース電極またはドレイン電極２８２（もしくはソース電極またはドレイン電極２８３）と同じ材料、同じ工程で形成される。
【００６７】
図６における、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１は、高融点金属膜と低抵抗金属膜との積層構造となっている。
【００６８】
図８における、配線４０４、配線４１４、配線４２４、配線４３４、配線４４４、配線４５４は、高融点金属膜と低抵抗金属膜との積層構造となっている。
【００６９】
図１１における、配線４０７、配線４１７、配線４２７、配線４３７、配線４４７、配線４５７、高融点金属膜と低抵抗金属膜との積層構造となっている。
【００７０】
また図６〜図１１における、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３は、高融点金属膜と低抵抗金属膜との積層構造となっている。
【００７１】
このような低抵抗金属膜として、アルミニウム合金または純アルミニウムなどが挙げられる。また本実施の形態では、このような高融点金属膜と低抵抗金属膜との積層構造として、チタン膜（Ｔｉ膜）とアルミニウム膜（Ａｌ膜）とＴｉ膜とを順に積み重ねた三層構造とする。
【００７２】
また、高融点金属膜と低抵抗金属膜との積層構造の代わりに、単層の導電膜により形成することもできる。このような単層の導電膜として、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【００７３】
このように、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１、配線４０４、配線４１４、配線４２４、配線４３４、配線４４４、配線４５４、配線４０７、配線４１７、配線４２７、配線４３７、配線４４７、配線４５７、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３を単層膜とすることにより、作製工程において成膜回数を減少させることが可能となる。
【００７４】
図６における、配線４００及び配線４０１、配線４１０及び配線４１１、配線４２０及び配線４２１、配線４３０及び配線４３１、配線４４０及び配線４４１、配線４５０及び配線４５１のレイアウト例を、図１２（Ａ）に示す。
【００７５】
図７における、配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０のレイアウト例を、図１２（Ｂ）に示す。
【００７６】
図８における、配線４０３及び配線４０４、配線４１３及び配線４１４、配線４２３及び配線４２４、配線４３３及び配線４３４、配線４４３及び配線４４４、配線４５３及び配線４５４のレイアウト例を、図１３（Ａ）に示す。
【００７７】
図９における、配線４０３、配線４１３、配線４２３、配線４３３、配線４４３、配線４５３のレイアウト例を、図１３（Ｂ）に示す。
【００７８】
図１０における、配線４０５及び配線４０６、配線４１５及び配線４１６、配線４２５及び配線４２６、配線４３５及び配線４３６、配線４４５及び配線４４６、配線４５５及び配線４５６のレイアウト例を、図１４（Ａ）に示す。
【００７９】
図１１における、配線４０７、配線４１７、配線４２７、配線４３７、配線４４７、配線４５７のレイアウト例を図１４（Ｂ）に示す。
【００８０】
図１２（Ａ）は、１つの抵抗の上面図であり、図６における配線４００及び配線４０１、配線４１０及び配線４１１、配線４２０及び配線４２１、配線４３０及び配線４３１、配線４４０及び配線４４１、配線４５０及び配線４５１のそれぞれに相当する。
【００８１】
図６における、配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０のそれぞれが、図１２（Ａ）の配線４７０に相当する。また、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１のそれぞれが、図１２（Ａ）の配線４７１に相当する。
【００８２】
また図１２（Ｂ）は、１つの抵抗の上面図であり、配線４７２は、図７における配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０のそれぞれに相当する。
【００８３】
図１３（Ａ）は、１つの抵抗の上面図であり、図８における配線４０３及び配線４０４、配線４１３及び配線４１４、配線４２３及び配線４２４、配線４３３及び配線４３４、配線４４３及び配線４４４、配線４５３及び配線４５４のそれぞれに相当する。
【００８４】
図８における、配線４０３、配線４１３、配線４２３、配線４３３、配線４４３、配線４５３のそれぞれが、図１３（Ａ）の配線４７３に相当する。また、配線４０４、配線４１４、配線４２４、配線４３４、配線４４４、配線４５４のそれぞれが、図１３（Ａ）の配線４７４に相当する。
【００８５】
また図１３（Ｂ）は、１つの抵抗の上面図であり、配線４７５は、図９における配線４０３、配線４１３、配線４２３、配線４３３、配線４４３、配線４５３のそれぞれに相当する。
【００８６】
図１４（Ａ）は、１つの抵抗の上面図であり、図１０における配線４０５及び配線４０６、配線４１５及び配線４１６、配線４２５及び配線４２６、配線４３５及び配線４３６、配線４４５及び配線４４６、配線４５５及び配線４５６のそれぞれに相当する。
【００８７】
図１０における、配線４０５、配線４１５、配線４２５、配線４３５、配線４４５、配線４５５のそれぞれが、図１４（Ａ）の配線４７６に相当する。また、配線４０６、配線４１６、配線４２６、配線４３６、配線４４６、配線４５６のそれぞれが、図１４（Ａ）の配線４７７に相当する。
【００８８】
図１４（Ｂ）は、１つの抵抗の上面図であり、配線４７８は、図１１における配線４０７、配線４１７、配線４２７、配線４３７、配線４４７、配線４５７のそれぞれに相当する。
【００８９】
なお、図１の抵抗１１２〜抵抗１１７のそれぞれは、同じ構成でなくてもよく、必要に応じて、図６〜図１１に示す抵抗のうち、異なる構成の抵抗を形成してもよい。例えば、図１の回路１２３を形成するために、抵抗１１２は図８に示す配線４０３と配線４０４の構成にして、抵抗１１３は図７に示す配線４００の構成にしてもよい。
【００９０】
また図６〜図１１においては、ｎチャネル型ＴＦＴ１０４及び１０５は１つのチャネル形成領域を含む構造（本明細書では「シングルゲート構造」という）のトップゲート型ＴＦＴの例を示しているが、チャネル形成領域が複数ある構造にしてオン電流値のバラツキを低減させてもよい。
【００９１】
また、オフ電流値を低減するため、ｎチャネル型ＴＦＴ１０４及び１０５に低濃度ドレイン（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ（ＬＤＤ））領域を設けてもよい。ＬＤＤ領域とは、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域のことであり、ＬＤＤ領域を設けると、ドレイン領域近傍の電界を緩和してホットキャリア注入による劣化を防ぐという効果がある。
【００９２】
また、ホットキャリアによるオン電流値の劣化を防ぐため、ｎチャネル型ＴＦＴ１０４及び１０５を、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた構造（本明細書では「ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造」と呼ぶ）としてもよい。
【００９３】
ＧＯＬＤ構造を用いた場合、ＬＤＤ領域ゲート電極と重ねて形成しなかった場合よりも、さらにドレイン領域近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン領域近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
【００９４】
またカレントミラー回路１２２を構成するＴＦＴ１０４及び１０５は、トップゲート型ＴＦＴだけでなく、ボトムゲート型ＴＦＴ、例えば逆スタガ型ＴＦＴでもよい。
【００９５】
また、配線２１５はＴＦＴ１０４のドレイン配線（ドレイン電極とも呼ぶ）またはソース配線（ソース電極とも呼ぶ）と接続している。また、２１６及び２１７は絶縁膜、２８５は接続電極である。なお、絶縁膜２１７は、ＣＶＤ法により形成される酸化珪素膜を用いることが好ましい。絶縁膜２１７をＣＶＤ法で形成する酸化珪素膜とすると固着強度が向上する。
【００９６】
また、端子電極２５０は、配線２１５と同一工程で形成され、端子電極２８１は接続電極２８５と同一工程で形成されている。
【００９７】
また、端子電極２２１は、半田２６４で基板２６０の電極２６１に実装されている。また、端子電極２２２は端子電極２２１と同一工程で形成され、半田２６３で基板２６０の電極２６２に実装されている。
【００９８】
また図６において、配線４００は、ＴＦＴ１０４のゲート電極と接続されている。また接続電極２８５と同一工程で形成されている配線４０１は、ＴＦＴ１０４のドレイン電極と接続されている。
【００９９】
また、配線４１０は、ＴＦＴ１０４のドレイン電極と接続されている。配線４１１は、カレントミラー回路１２２を含む回路１２３の端子１０２と接続されている。
【０１００】
また、配線４２０は、ＴＦＴ１０４のソース電極と接続されている。配線４２１は、カレントミラー回路１２２を含む回路１２３の端子１０３と接続されている。
【０１０１】
また、配線４３０は、ＴＦＴ１０５のゲート電極と接続されている。配線４３１は、配線４００、及び配線４０１を介して、ＴＦＴ１０４のゲート電極と接続されている。
【０１０２】
また、配線４４０は、ＴＦＴ１０５のドレイン電極と接続されている。配線４４１は、カレントミラー回路１２２を含む回路１２３の端子１０２と接続されている。
【０１０３】
また、配線４５０は、ＴＦＴ１０５のソース電極と接続されている。配線４５１は、カレントミラー回路１２２を含む回路１２３の端子１０３と接続されている。
【０１０４】
また図７において、配線４００は、ＴＦＴ１０４のゲート電極、及びＴＦＴ１０４のドレイン電極と接続される。
【０１０５】
また、配線４１０は、ＴＦＴ１０４のドレイン電極、及びカレントミラー回路１２２を含む回路１２３の端子１０２と接続される。
【０１０６】
また、配線４２０は、ＴＦＴ１０４のソース電極、及びカレントミラー回路１２２を含む回路１２３の端子１０３と接続される。
【０１０７】
また、配線４３０は、ＴＦＴ１０５のゲート電極、及び配線４００を介して、ＴＦＴ１０４のゲート電極と接続される。
【０１０８】
また、配線４４０は、ＴＦＴ１０５のドレイン電極、及びカレントミラー回路１２２を含む回路１２３の端子１０２と接続される。
【０１０９】
また、配線４５０は、ＴＦＴ１０５のソース電極、及びカレントミラー回路１２２を含む回路１２３の端子１０３と接続される。
【０１１０】
また図８において、配線４０３は、ＴＦＴ１０４のゲート電極と接続されている。配線４０４は、ＴＦＴ１０４のドレイン電極と接続されている。
【０１１１】
また、配線４１３は、ＴＦＴ１０４のドレイン電極と接続されている。配線４１４は、カレントミラー回路１２２を含む回路１２３の端子１０２と接続されている。
【０１１２】
また、配線４２３は、ＴＦＴ１０４のソース電極と接続されている。配線４２４は、カレントミラー回路１２２を含む回路１２３の端子１０３と接続されている。
【０１１３】
また、配線４３３は、ＴＦＴ１０５のゲート電極と接続されている。配線４３４は、配線４０３、及び配線４０４を介して、ＴＦＴ１０４のゲート電極と接続されている。
【０１１４】
また、配線４４３は、ＴＦＴ１０５のドレイン電極と接続されている。配線４４４は、カレントミラー回路１２２を含む回路１２３の端子１０２と接続されている。
【０１１５】
また、配線４５３は、ＴＦＴ１０５のソース電極と接続されている。配線４５４は、カレントミラー回路１２２を含む回路１２３の端子１０３と接続されている。
【０１１６】
また図９において、配線４０３は、ＴＦＴ１０４のゲート電極、及びＴＦＴ１０４のドレイン電極と接続されている。
【０１１７】
また、配線４１３は、ＴＦＴ１０４のドレイン電極、及びカレントミラー回路１２２を含む回路１２３の端子１０２と接続されている。
【０１１８】
また、配線４２３は、ＴＦＴ１０４のソース電極、及びカレントミラー回路１２２を含む回路１２３の端子１０３と接続されている。
【０１１９】
また、配線２１５と同一工程で形成されている配線４３３は、ＴＦＴ１０５のゲート電極、及びＴＦＴ１０４のゲート電極と接続されている。
【０１２０】
また、配線４４３は、ＴＦＴ１０５のドレイン電極、及びカレントミラー回路１２２を含む回路１２３の端子１０２と接続されている。
【０１２１】
また、配線４５３は、ＴＦＴ１０５のソース電極、及びカレントミラー回路１２２を含む回路１２３の端子１０３と接続されている。
【０１２２】
また図１０において、配線４０５は、ＴＦＴ１０４のゲート電極と接続し、配線４０６は、ＴＦＴ１０４のドレイン電極と接続する。
【０１２３】
また、配線４１５は、ＴＦＴ１０４のドレイン電極と接続し、配線４１６は、カレントミラー回路１２２を含む回路１２３の端子１０２と接続する。
【０１２４】
また、配線４２５は、ＴＦＴ１０４のソース電極と接続し、配線４２６は、カレントミラー回路１２２を含む回路１２３の端子１０３と接続する。
【０１２５】
また、配線４３５は、ＴＦＴ１０５のゲート電極と接続し、配線４３６は、配線４０５、及び配線４０６を介して、ＴＦＴ１０４のゲート電極と接続する。
【０１２６】
また、配線４４５は、ＴＦＴ１０５のドレイン電極と接続し、配線４４６は、カレントミラー回路１２２を含む回路１２３の端子１０２と接続する。
【０１２７】
また、配線４５５は、ＴＦＴ１０５のソース電極と接続し、配線４５６は、カレントミラー回路１２２を含む回路１２３の端子１０３と接続する。
【０１２８】
また図１１において、配線４０７は、ＴＦＴ１０４のゲート電極、及びＴＦＴ１０４のドレイン電極と接続する。
【０１２９】
また、配線４１７は、ＴＦＴ１０４のドレイン電極、及びカレントミラー回路１２２を含む回路１２３の端子１０２と接続する。
【０１３０】
また、配線４２７は、ＴＦＴ１０４のソース電極、及びカレントミラー回路１２２を含む回路１２３の端子１０３と接続する。
【０１３１】
また、配線４３７は、ＴＦＴ１０５のゲート電極、及びＴＦＴ１０４のゲート電極と接続する。
【０１３２】
また、配線４４７は、ＴＦＴ１０５のドレイン電極、及びカレントミラー回路１２２を含む回路１２３の端子１０２と接続する。
【０１３３】
また、配線４５７は、ＴＦＴ１０５のソース電極、及びカレントミラー回路１２２を含む回路１２３の端子１０３と接続する。
【０１３４】
図４４に図１の端子１０２、端子１０３、ＴＦＴ１０４、ＴＦＴ１０５、抵抗１１２〜１１７の回路図、図４３に図４４の上面図を示す。なお図１と同じものは同じ符号で示している。
【０１３５】
また図４３及び図４４において、端子１０２をα、ＴＦＴ１０４のドレイン端子をβ、ＴＦＴ１０４のソース端子をγ、ＴＦＴ１０４のゲート電極をφ、ＴＦＴ１０５のドレイン端子をβ’、ＴＦＴ１０５のソース端子をγ’、ＴＦＴ１０５のゲート電極をφ’、端子１０３をδ、抵抗１１２と抵抗１１５の接点をεとする。
【０１３６】
図４３における抵抗１１２〜１１７は、図１０及び図１４（Ａ）の抵抗に対応している。配線１４１、１４２、１４３は、ＴＦＴのソース領域またはドレイン領域と同じ材料及び同じ工程で形成されている。また配線１５１〜１５６は、ソース電極またはドレイン電極と同じ材料及び同じ工程で形成されている。
【０１３７】
図４３に示されるように、ＴＦＴのソース領域またはドレイン領域と同じ材料で形成される配線（配線１４１、１４２、１４３）の数が、抵抗１１２〜１１７で異なっている。これは寄生抵抗１０６〜１１１の抵抗値がそれぞれ異なるからである。
【０１３８】
具体的に述べると、例えば、抵抗１１２は配線１４１が形成されているのに、抵抗１１５にはソース領域またはドレイン領域と同じ材料で形成される配線が１つも形成されていない。ソース領域またはドレイン領域と同じ材料で配線を形成すると、その分だけ抵抗値が増えるので、ソース領域またはドレイン領域と同じ材料で形成されている配線の数で、抵抗値のバランスを取っているのである。すなわち抵抗１１２においては、配線１４１の分だけ抵抗値を増やして、抵抗値のバランスを取っている。
【０１３９】
すなわち、φ−ε間の寄生抵抗１０６と抵抗１１２を合わせた抵抗値、及び、φ’−ε間の寄生抵抗１０９と抵抗１１５を合わせた抵抗値が等しくなる必要がある。その際、φ’−ε間において配線１６１の分だけ寄生抵抗１０９がφ−ε間の寄生抵抗１０６より高くなるので、抵抗１１２に配線１４１を形成して抵抗値を調節するのである。
【０１４０】
このように、抵抗１１２〜１１７それぞれにおいて、構成を変えることにより抵抗値を調整することも可能である。
【０１４１】
本発明において、α−β−γ−δ間の抵抗値とα−β’−γ’−δ間の抵抗値が同じであること、かつ、φ−ε間の抵抗値とφ’−ε間の抵抗値が同じであることが、カレントミラー回路１２２を安定して動作させることにおいて重要である。
【０１４２】
なお、図４３及び図４４では、図１０及び図１４（Ａ）の構成を用いたが、図６〜図９及び図１１、並びに、図１２（Ａ）〜図１２（Ｂ）、図１３（Ａ）〜図１３（Ｂ）及び図１４（Ｂ）の構成を有する抵抗を用いても構わないのは言うまでもない。
【０１４３】
なお本実施の形態は、必要であれば実施例のいかなる記載と組み合わせることも可能である。
【実施例１】
【０１４４】
本実施例を、光電変換装置を含む半導体装置に適用した場合について、図１５、図１６、図１７（Ａ）〜図１７（Ｃ）、図１８（Ａ）〜図１８（Ｃ）、図１９（Ａ）〜図１９（Ｂ）、図２０（Ａ）〜図２０（Ｃ）、図３２を用いて説明する。なお「発明を実施するための最良の形態」で説明したものと同じものは同じ符号で示している。
【０１４５】
まず、基板（第１の基板２１０）上に素子を形成する。ここでは基板２１０として、ガラス基板の一つであるＡＮ１００を用いる。
【０１４６】
次いで、プラズマＣＶＤ法で下地絶縁膜２１２となる窒素を含む酸化珪素膜（膜厚１００ｎｍ）を形成し、さらに大気にふれることなく、半導体膜例えば水素を含む非晶質珪素膜（膜厚５４ｎｍ）を積層形成する。また、下地絶縁膜２１２は酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜を用いた積層してもよい。例えば、下地絶縁膜２１２として、酸素を含む窒化珪素膜を５０ｎｍ、さらに窒素を含む酸化珪素膜を１００ｎｍ積層した膜を形成してもよい。なお、窒素を含む酸化珪素膜や窒化珪素膜は、ガラス基板からのアルカリ金属などの不純物拡散を防止するブロッキング層として機能する。
【０１４７】
次いで、上記非晶質珪素膜を固相成長法、レーザ結晶化方法、触媒金属を用いた結晶化方法などにより結晶化させて、結晶構造を有する半導体膜（結晶性半導体膜）、例えば多結晶珪素膜を形成する。ここでは、触媒元素を用いた結晶化方法を用いて多結晶珪素膜を得る。重量換算で１０ｐｐｍのニッケルを含む溶液をスピナーを用いて非晶質珪素膜表面に添加する。なお、スピナーで添加する方法に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここでは多結晶珪素膜）を形成する。ここでは熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って多結晶珪素膜を得る。
【０１４８】
次いで、多結晶珪素膜表面の酸化膜を希フッ酸等で除去する。その後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザビームの照射を行う。
【０１４９】
なお、非晶質珪素膜をレーザ結晶化方法で結晶化して結晶性半導体膜を得る場合、もしくは結晶構造を有する半導体膜を得た後結晶粒内に残される欠陥を補修するためにレーザ照射を行う場合には、以下に述べるレーザ照射方法で行えばよい。
【０１５０】
レーザ照射は、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を行うことができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【０１５１】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、Ｋｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザビームによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０１５２】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【０１５３】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅に出力が向上する可能性がある。
【０１５４】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
【０１５５】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【０１５６】
なお、レーザ照射を大気中、または酸素雰囲気中で行う場合は、レーザビームの照射により表面に酸化膜が形成される。
【０１５７】
次いで、上記レーザビームの照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。このバリア層は、結晶化させるために添加した触媒元素、例えばニッケル（Ｎｉ）を膜中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザビームの照射により形成された酸化膜を除去してもよい。
【０１５８】
次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質珪素膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。ここでは、アルゴン元素を含む非晶質珪素膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマＣＶＤ法を用いてアルゴン元素を含む非晶質珪素膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ４：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａとし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ２とし、成膜温度を３５０℃とする。
【０１５９】
その後、６５０℃に加熱された炉に入れて３分の熱処理を行い触媒元素を除去（ゲッタリング）する。これにより結晶構造を有する半導体膜中の触媒元素濃度が低減される。炉に代えてランプアニール装置を用いてもよい。
【０１６０】
次いで、バリア層をエッチングストッパとして、ゲッタリングサイトであるアルゴン元素を含む非晶質珪素膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【０１６１】
なお、触媒元素を用いて半導体膜の結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。
【０１６２】
次いで、得られた結晶構造を有する半導体膜（例えば結晶性珪素膜）の表面にオゾン水で薄い酸化膜を形成した後、第１のフォトマスクを用いてレジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体膜（本明細書では「島状半導体領域」という）２３１及び２３２を形成する（図１７（Ａ）参照）。島状半導体領域を形成した後、レジストからなるマスクを除去する。
【０１６３】
次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ホウ素またはリン）のドーピングを行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【０１６４】
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時に島状半導体領域２３１及び２３２の表面を洗浄した後、ゲート絶縁膜２１３となる珪素を主成分とする絶縁膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで窒素を含む酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【０１６５】
次いで、ゲート絶縁膜２１３上に金属膜を形成した後、第２のフォトマスクを用いて、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０を形成する。また本実施例では、図６と同様の抵抗を形成するので、ゲート電極２３４等と同時に配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０を形成する（図１７（Ｂ）参照）。
【０１６６】
また、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０、配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０として、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【０１６７】
また、上記の単層膜の代わりに積層膜を用いてもよい。例えば、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０、配線４００、配線４１０、配線４２０、配線４３０、配線４４０、配線４５０として、窒化タンタル（ＴａＮ）及びタングステン（Ｗ）をそれぞれ３０ｎｍ、３７０ｎｍ積層した膜を用てもよい。
【０１６８】
次いで、島状半導体領域２３１及び２３２への一導電型を付与する不純物の導入を行って、ＴＦＴ１０５のソース領域またはドレイン領域２３７、及びＴＦＴ１０４のソース領域またはドレイン領域２３８の形成を行う。本実施例ではｎチャネル型ＴＦＴを形成するので、ｎ型の不純物、例えばリン（Ｐ）、砒素（Ａｓ）を島状半導体領域２３１及び２３２に導入する（図１７（Ｃ）参照）。
【０１６９】
次いで、ＣＶＤ法により酸化珪素膜を含む第１の層間絶縁膜（図示しない）を５０ｎｍ形成した後、それぞれの島状半導体領域に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザまたはエキシマレーザを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
【０１７０】
次いで、水素及び酸素を含む窒化珪素膜を含む第２の層間絶縁膜２１６を、例えば１０ｎｍの膜厚で形成する。
【０１７１】
次いで、第２の層間絶縁膜２１６上に絶縁物材料から成る第３の層間絶縁膜２１７を形成する（図１８（Ａ）参照）。第３の層間絶縁膜２１７はＣＶＤ法で得られる絶縁膜を用いることができる。本実施例においては密着性を向上させるため、第３の層間絶縁膜２１７として、９００ｎｍの膜厚で形成した窒素を含む酸化珪素膜を形成する。
【０１７２】
次に、熱処理（３００〜５５０℃で１〜１２時間の熱処理、例えば窒素雰囲気中４１０℃で１時間）を行い、島状半導体膜を水素化する。この工程は第２の層間絶縁膜２１６に含まれる水素により島状半導体膜のダングリングボンドを終端させるために行うものである。ゲート絶縁膜２１３の存在に関係なく島状半導体膜を水素化することができる。
【０１７３】
また第３の層間絶縁膜２１７として、シロキサンを用いた絶縁膜、及びそれらの積層構造を用いることも可能である。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造で構成される。置換基として、少なくとも水素を含む化合物（例えばアルキル基、アリール基）が用いられる。置換基として、フッ素を用いてもよい。または置換基として、少なくとも水素を含む化合物と、フッ素とを用いてもよい。
【０１７４】
第３の層間絶縁膜２１７としてシロキサンを用いた絶縁膜、及びそれらの積層構造を用いた場合は、第２の層間絶縁膜２１６を形成後、島状半導体膜を水素化するための熱処理を行い、次に第３の層間絶縁膜２１７を形成することもできる。
【０１７５】
次いで、第３のフォトマスクを用いてレジストからなるマスクを形成し、第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７またはゲート絶縁膜２１３を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【０１７６】
なお、第３の層間絶縁膜２１７は必要に応じて形成すればよく、第３の層間絶縁膜２１７を形成しない場合は、第２の層間絶縁膜２１６を形成後に第１の層間絶縁膜、第２の層間絶縁膜２１６及びゲート絶縁膜２１３を選択的にエッチングしてコンタクトホールを形成する。
【０１７７】
次いで、スパッタ法で金属積層膜を成膜した後、第４のフォトマスクを用いてレジストからなるマスクを形成し、選択的に金属膜をエッチングして、配線２８４、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、ＴＦＴ１０５のソース電極またはドレイン電極２８３を形成する。また本実施例では、図６と同様の抵抗を形成するので、ソース電極またはドレイン電極２８２等と同時に配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１を形成する。そして、レジストからなるマスクを除去する（図１８（Ｂ）参照）。
【０１７８】
図１８（Ｂ）では、配線２８４、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１を、単層の導電膜から形成している。
【０１７９】
このような単層として、耐熱性及び導電率等の点からチタン膜（Ｔｉ膜）が好ましい。またチタン膜に変えて、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１を単層膜にすることにより、作製工程において成膜回数を減少させることが可能となる。
【０１８０】
また、配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２に保護電極を設けた場合について図１８（Ｃ）に示す。また図１８（Ｃ）では、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１は、ソース電極またはドレイン電極２４１等と同時に形成された材料と、保護電極と同時に形成された材料の積層膜によって構成されている。
【０１８１】
まず配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２、並びに、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１のそれぞれの下層導電膜は、高融点金属膜と低抵抗金属膜（アルミニウム合金または純アルミニウムなど）との積層構造となっている。ここでは、配線２１９、ソース電極またはドレイン電極２４１及び２４２、並びに配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１の下層導電膜は、チタン膜（Ｔｉ膜）とアルミニウム膜（Ａｌ膜）とＴｉ膜とを順に積み重ねた三層構造とする。
【０１８２】
さらに配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２を覆うように、それぞれ保護電極２１８、保護電極２４５、保護電極２４８、保護電極２４６及び保護電極２４７が形成されている。また配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１の上層導電膜も、保護電極２１８等と同時に形成される。
【０１８３】
光電変換層１００をエッチングする際に、配線２１９は、覆っている保護電極２１８によって保護される。保護電極２１８の材料は、光電変換層１００をエッチングするガス（またはエッチャント）に対して光電変換層１００よりもエッチング速度の小さい導電材料であることが好ましい。加えて、保護電極２１８の材料は、光電変換層１００と反応して合金とならない導電材料であることが好ましい。なおその他の保護電極２４５、保護電極２４８、保護電極２４６及び保護電極２４７、並びに、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１それぞれの上層導電膜も保護電極２１８と同様の材料及び作製工程により形成される。
【０１８４】
例えば、後に形成される光電変換層（代表的にはアモルファスシリコン）と反応して合金になりにくい導電性の金属膜（チタン（Ｔｉ）またはモリブデン（Ｍｏ）など）を成膜した後、第５のフォトマスクを用いてレジストからなるマスクを形成し、選択的に導電性の金属膜をエッチングして配線２８４を覆う保護電極２１８を形成する。ここではスパッタ法で得られる膜厚２００ｎｍのＴｉ膜を用いる。なお、同様に接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、ＴＦＴ１０５のソース電極またはドレイン電極２８３、並びに、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１それぞれの下層導電膜も導電性の金属膜で覆われ、それぞれ保護電極２４５、２４８、２４６、２４７、並びに、配線４０１、配線４１１、配線４２１、配線４３１、配線４４１、配線４５１それぞれの上層導電膜が形成される。従って、導電性の金属膜は、これらの電極における２層目のＡｌ膜が露呈されている側面も覆い、導電性の金属膜は光電変換層へのアルミニウム原子の拡散も防止できる。
【０１８５】
次に第３の層間絶縁膜２１７上に、ｐ型半導体層１００ｐ、ｉ型半導体層１００ｉ及びｎ型半導体層１００ｎを含む光電変換層１００を形成する。
【０１８６】
ｐ型半導体層１００ｐは、１３族の不純物元素、例えばホウ素（Ｂ）を含んだアモルファスシリコン膜をプラズマＣＶＤ法にて成膜して形成すればよい。
【０１８７】
図１９（Ａ）では、配線２８４に光電変換層１００の最下層、本実施例ではｐ型半導体層１００ｐと電気的に接続されている。
【０１８８】
また保護電極を形成する場合は、配線２８４及び保護電極２１８は光電変換層１００の最下層、本実施例ではｐ型半導体層１００ｐと電気的に接続されている。
【０１８９】
ｐ型半導体層１００ｐを形成したら、さらにｉ型半導体層１００ｉ及びｎ型半導体層１００ｎを順に形成する。これによりｐ型半導体層１００ｐ、ｉ型半導体層１００ｉ及びｎ型半導体層１００ｎを有する光電変換層１００が形成される。
【０１９０】
ｉ型半導体層１００ｉとしては、例えばプラズマＣＶＤ法でアモルファスシリコン膜を形成すればよい。またｎ型半導体層１００ｎとしては、１５族の不純物元素、例えばリン（Ｐ）を含むアモルファスシリコン膜を形成してもよいし、アモルファスシリコン膜を形成後、１５族の不純物元素を導入してもよい。
【０１９１】
またｐ型半導体層１００ｐ、ｉ型半導体層１００ｉ、ｎ型半導体層１００ｎとして、アモルファス半導体膜だけではなく、セミアモルファス半導体膜を用いてもよい。
【０１９２】
次いで、全面に絶縁物材料（例えば珪素を含む無機絶縁膜）からなる封止層２２４を厚さ（１μｍ〜３０μｍ）で形成して図１９（Ａ）の状態を得る。ここでは絶縁物材料膜としてＣＶＤ法により、膜厚１μｍの窒素を含む酸化珪素膜を形成する。ＣＶＤ法による絶縁膜を用いることによって密着性の向上を図っている。
【０１９３】
次いで、封止層２２４をエッチングして開口部を設けた後、スパッタ法により端子電極２２１及び２２２を形成する。端子電極２２１及び２２２は、チタン膜（Ｔｉ膜）（１００ｎｍ）と、ニッケル膜（Ｎｉ）膜（３００ｎｍ）と、金膜（Ａｕ膜）（５０ｎｍ）との積層膜とする。こうして得られる端子電極２２１及び端子電極２２２の固着強度は５Ｎを超え、端子電極として十分な固着強度を有している。
【０１９４】
以上の工程で、半田接続が可能な端子電極２２１及び端子電極２２２が形成され、図１９（Ｂ）に示す構造が得られる。
【０１９５】
次いで、個々に切断して複数の光センサチップを切り出す。１枚の大面積基板（例えば６００ｃｍ×７２０ｃｍ）からは大量の光センサチップ（２ｍｍ×１．５ｍｍ）を製造することが可能である。
【０１９６】
切り出した１つの光センサチップ（２ｍｍ×１．５ｍｍ）の断面図を図２０（Ａ）に示し、その下面図を図２０（Ｂ）、上面図を図２０（Ｃ）に示す。図２０（Ａ）〜図２０（Ｃ）において、図１５、図１６、図１７（Ａ）〜図１７（Ｃ）、図１８（Ａ）〜図１８（Ｃ）、図１９（Ａ）〜図１９（Ｂ）と同一である箇所には同じ符号を用いている。なお、図２０（Ａ）において、基板２１０と、素子形成領域２９１と、端子電極２２１及び端子電極２２２とを含む総膜厚は、０．８±０．０５ｍｍである。
【０１９７】
また、光センサチップの総膜厚を薄くするために、基板２１０をＣＭＰ処理等によって削って薄くした後、ダイサーで個々に切断して複数の光センサチップを切り出してもよい。
【０１９８】
また、図２０（Ｂ）において、端子電極２２１及び２２２の一つの電極サイズは、０．６ｍｍ×１．１ｍｍであり、電極間隔は０．４ｍｍである。また、図２０（Ｃ）において受光部２９２の面積は、１．５７ｍｍ２である。また、増幅回路部２９３には、約１００個のＴＦＴが設けられている。
【０１９９】
最後に、得られた光センサチップを基板２６０の実装面に実装する。なお、端子電極２２１と電極２６１、並びに端子電極２２２と電極２６２との接続には、それぞれ半田２６４及び２６３を用い、予め基板２６０の電極２６１及び２６２上にスクリーン印刷法などによって形成しておき、半田と端子電極を当接した状態にしてから半田リフロー処理を行って実装する。半田リフロー処理は、例えば不活性ガス雰囲気中、２５５℃〜２６５℃程度の温度で約１０秒行う。また、半田の他に金属（金、銀等）で形成されるバンプ、または導電性樹脂で形成されるバンプ等を用いることができる。また、環境問題を考慮して鉛フリーはんだを用いて実装してもよい。
【０２００】
以上のようにして、光電変換層１００を含む光電変換装置、カレントミラー回路１２２、カレントミラー回路１２２の寄生抵抗を補正する抵抗、を有する半導体装置を得ることが可能である。
【０２０１】
図３２に本実施例の回路図を示す。図１及び図１５と同じものについては同じ符号で表している。
【０２０２】
光電変換装置１３０は、光電変換層１００を有している。またカレントミラー回路１２２の寄生抵抗を補正する補正抵抗１１２〜補正抵抗１１７のそれぞれは、配線４００と配線４０１、配線４１０と配線４１１、配線４２０と配線４２１、配線４３０と配線４３１、配線４４０と配線４４１、配線４５０と配線４５１の組み合わせのいずれか１つに該当する。
【０２０３】
なお、本実施例の半導体装置においては、図６と同様の抵抗を用いたが、図７〜図１１に示す抵抗を用いてもよい。図７〜図１１に示す抵抗を本実施例に援用した例を、図２１〜図２５に示す。なお図２１〜図２５において、図６〜図１１と同じものは同じ符号で表している。
【０２０４】
例えば、図２４に示すように、図１０に示す抵抗（配線４０５及び配線４０６、配線４１５及び配線４１６、配線４２５及び配線４２６、配線４３５及び配線４３６、配線４４５及び配線４４６、配線４５５及び配線４５６）を、本実施例に援用する場合、配線４０５、配線４１５、配線４２５、配線４３５、配線４４５、配線４５５は、図１７（Ａ）に示す島状半導体領域２３１等を形成する際に、同様に島状半導体領域を形成し、図１７（Ｃ）に示す一導電型を付与する不純物の導入を行うことにより形成される。さらに配線４０６、配線４１６、配線４２６、配線４３６、配線４４６、配線４５６は、図１７（Ｂ）に示すゲート電極２３４等を形成する際に同時に形成すればよい。
【０２０５】
また必要に応じて、図６〜図１１に示す異なる構成の抵抗を組み合わせて、本実施例の抵抗を形成してもよい。その場合、抵抗を形成するために必要な材料及び作製工程は、上記の記載を基にすればよい。
【０２０６】
なお本実施例は、実施の形態及び他の実施例のいかなる記載と組み合わせることも可能である。
【実施例２】
【０２０７】
本実施例では、増幅回路をｐチャネル型ＴＦＴで形成する例を、図５及び図２６を用いて説明する。なお、実施の形態及び実施例１と同じものは同じ符号で示しており、それぞれ実施の形態及び実施例１に記載された作製工程に基づいて作成すればよい。
【０２０８】
本実施例では、寄生抵抗を補正する抵抗として、図１１に示す抵抗を適用した例を示す。ただし本実施例はこれに限定されず、図６〜図１０に示す抵抗を援用してもよい。
【０２０９】
増幅回路、例えばカレントミラー回路２０３をｐチャネル型ＴＦＴ２０１及び２０２で形成する場合には、実施の形態及び実施例１の島状半導体領域への一導電型を付与する不純物を、ｐ型の不純物、例えばホウ素（Ｂ）に代えればよい。
【０２１０】
カレントミラー回路２０３をｐチャネル型ＴＦＴ２０１及び２０２で作成した本実施例の光センサの等価回路図を図５、断面図を図２６に示す。
【０２１１】
図５及び図２６において、端子電極２２１及び２２２はそれぞれ光電変換層２０８、ｐチャネル型ＴＦＴ２０１及び２０２に接続されている。ｐチャネル型ＴＦＴ２０１は、光電変換層２０８のアノード側の電極と電気的に接続される。光電変換層２０８は、ｐチャネル型ＴＦＴ２０１と接続する第２の電極（アノード側の電極）上にｎ型半導体層２０８ｎ、ｉ型半導体層２０８ｉ、ｐ型半導体層２０８ｐを順次積層した後、第１の電極（カソード側の電極）を形成すればよい。
【０２１２】
また、積層順序を逆にした光電変換層としてもよく、第１の電極（カソード側の電極）上にｐ型半導体層、ｉ型半導体層、ｎ型半導体層を順次積層した後、ｐチャネル型ＴＦＴ２０１と接続する第２の電極（アノード側の電極）を形成し、第１の電極と接続するカソード側の端子電極を形成してもよい。
【０２１３】
図２６に示すように、ｐチャネル型ＴＦＴ２０１及び２０２の島状半導体領域には、ｐ型の不純物、例えばホウ素（Ｂ）が導入されており、ｐチャネル型ＴＦＴ２０１にはソース領域またはドレイン領域２７１、ｐチャネル型ＴＦＴ２０２にはソース領域またはドレイン領域２７２が形成される。
【０２１４】
配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ２０１のソース電極またはドレイン電極２８３、及びＴＦＴ２０２のソース電極またはドレイン電極２８２は、実施例１の記載に従って、単層の導電膜を用いて形成される。
【０２１５】
また図１６と同様に、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ２０１のソース電極またはドレイン電極２８３、及びＴＦＴ２０２のソース電極またはドレイン電極２８２に代えて、配線２８４及びその保護電極２１８、接続電極２８５及びその保護電極２４５、端子電極２８１及びその保護電極２４８、ＴＦＴ２０１のソース電極またはドレイン電極２８３及びその保護電極２４７、並びにＴＦＴ２０２のソース電極またはドレイン電極２８２及びその保護電極２４６を形成してもよい。それぞれの作製方法については、実施の形態または実施例１に基づくものである。
【０２１６】
本実施例において、配線４０７、配線４１７、配線４２７、配線４３７、配線４４７、配線４５７は、それぞれソース電極またはドレイン電極２８２等と同様の材料、同様の工程により形成されている。
【０２１７】
なお本実施例は、実施の形態及び他の実施例のいかなる記載と組み合わせることも可能である。
【実施例３】
【０２１８】
本実施例では増幅回路をボトムゲート型ＴＦＴを用いて形成した光センサ及びその作製方法の例を、図２７（Ａ）〜図２７（Ｄ）、図２８（Ａ）〜図２８（Ｃ）、図２９（Ａ）〜図２９（Ｂ）、図３０、図３１、図３８、図３９、図４０、図４１、図４２を用いて説明する。なお、実施の形態、実施例１〜実施例２と同じものは同じ符号で示している。
【０２１９】
まず基板２１０上に、下地絶縁膜２１２及び金属膜３１１を形成する（図２７（Ａ）参照）。この金属膜３１１として、本実施例では例えば窒化タンタル（ＴａＮ）及びタングステン（Ｗ）をそれぞれ３０ｎｍ、３７０ｎｍ積層した膜を用いる。
【０２２０】
また、金属膜３１１として、上記以外にもチタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【０２２１】
なお、下地絶縁膜２１２を基板２１０上に形成せず、金属膜３１１を直接基板２１０に形成してもよい。
【０２２２】
次に金属膜３１１を用いてゲート電極３１２及び３１３、配線２１４及び２１５、端子電極２５０を形成する。
【０２２３】
またゲート電極３１２等と同じ工程により、金属膜３１１を用いて、配線５００、配線５１０、配線５２０、配線５３０、配線５４０、配線５５０を形成する（図２７（Ｂ）参照）。
【０２２４】
次いで、ゲート電極３１２及び３１３、配線２１４及び２１５、端子電極２５０、配線５００、配線５１０、配線５２０、配線５３０、配線５４０、配線５５０を覆うゲート絶縁膜３１４を形成する。本実施例では、珪素を主成分とする絶縁膜、例えばプラズマＣＶＤ法により１１５ｎｍの厚さで窒素を含む酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を用いてゲート絶縁膜３１４を形成する。
【０２２５】
次にゲート絶縁膜３１４上に島状半導体領域３１５及び３１６を形成する。島状半導体領域３１５及び３１６は、実施例１で述べた島状半導体領域２３１及び２３２と同様の材料及び作製工程により形成すればよい（図２７（Ｃ）参照）。
【０２２６】
島状半導体領域３１５及び３１６を形成したら、後にＴＦＴ３０１のソース領域またはドレイン領域３２１、及びＴＦＴ３０２のソース領域またはドレイン領域３２２となる領域以外を覆ってマスク３１８を形成し、一導電型を付与する不純物の導入を行う（図２７（Ｄ）参照）。一導電型の不純物としては、ｎチャネル型ＴＦＴを形成する場合には、ｎ型不純物としてリン（Ｐ）、砒素（Ａｓ）を用い、ｐチャネル型ＴＦＴを形成する場合には、ｐ型不純物としてホウ素（Ｂ）を用いればよい。本実施例ではｎ型不純物であるリン（Ｐ）を島状半導体領域３１５及び３１６に導入し、ＴＦＴ３０１のソース領域またはドレイン領域３２１及びソース領域及びドレイン領域の間にチャネル形成領域、並びにＴＦＴ３０２のソース領域またはドレイン領域３２２、及びソース領域及びドレイン領域の間にチャネル形成領域を形成する。
【０２２７】
次いでマスク３１８を除去し、図示しない第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７を形成する（図２８（Ａ）参照）。第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７の材料及び作製工程は実施例１の記載に基づけばよい。
【０２２８】
次に第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７にコンタクトホールを形成し、単層の金属膜を成膜し、さらに選択的に金属膜をエッチングして、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２、配線５０１、配線５１１、配線５２１、配線５３１、配線５４１、配線５５１が形成される。
【０２２９】
また配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２、配線５０１、配線５１１、配線５２１、配線５３１、配線５４１、配線５５１を、単層の導電膜に代えて、積層膜によって形成してもよい。積層膜によってこれらを形成した例を図２８（Ｃ）に示す。
【０２３０】
図２８（Ｃ）では、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２に代えて、配線２１９及びその保護電極２１８、接続電極２２０及びその保護電極２４５、端子電極２５１及びその保護電極２４８、ＴＦＴ３０１のソース電極またはドレイン電極３３１及びその保護電極３３６、並びにＴＦＴ３０２のソース電極またはドレイン電極３３２及びその保護電極３３７を形成する。
【０２３１】
また図２８（Ｃ）では、配線５０１、配線５１１、配線５２１、配線５３１、配線５４１、配線５５１を、それぞれ異なる導電膜を積層させることにより形成する。
【０２３２】
以上の工程で、ボトムゲート型ＴＦＴ３０１及び３０２を作製することができる。ボトムゲート型ＴＦＴ３０１及び３０２により、カレントミラー回路３０３を形成できる。
【０２３３】
またカレントミラー回路の寄生抵抗を補正する抵抗は、配線５００及び配線５０１、配線５１０及び配線５１１、配線５２０及び配線５２１、配線５３０及び配線５３１、配線５４０及び配線５４１、配線５５０及び配線５５１によって形成されている。図２７（Ｃ）及び図２７（Ｄ）に示す抵抗の構成は、ゲート電極と同じ工程で形成された配線と、ソース電極またはドレイン電極と同じ工程で形成された配線とを組み合わせたものになっている。しかしカレントミラー回路の寄生抵抗を補正する抵抗は、図２７（Ｃ）及び図２７（Ｄ）に示す構成に限定されず、ゲート電極と同じ工程で形成された配線のみによって形成される構成、ＴＦＴのソース領域またはドレイン領域と同じ工程で形成された配線と、ソース電極またはドレイン電極と同じ工程で形成された配線とを組み合わせた構成、ＴＦＴのソース領域またはドレイン領域と同じ工程で形成された配線のみによって形成される構成、ゲート電極と同じ工程で形成された配線と、ＴＦＴのソース領域またはドレイン領域と同じ工程で形成された配線とを組み合わせた構成、ソース電極またはドレイン電極と同じ工程で形成された配線のみによって形成される構成にしてもよい。
【０２３４】
次に第３の層間絶縁膜２１７上に、ｐ型半導体層１００ｐ、ｉ型半導体層１００ｉ及びｎ型半導体層１００ｎを含む光電変換層１００を形成する（図２９（Ａ）参照）。光電変換層１００の材料及び作製工程等は、実施の形態及び他の実施例を参照すればよい。
【０２３５】
次いで封止層２２４、端子電極２２１及び２２２を形成する（図２９（Ｂ）参照）。端子電極２２１はｎ型半導体層１００ｎに接続されており、端子電極２２２は端子電極２２１と同一工程で形成される。
【０２３６】
さらに電極２６１及び２６２を有する基板２６０を、半田２６３及び２６４で実装する。なお基板２６０上の電極２６１は、半田２６４で端子電極２２１に実装されている。また基板２６０の電極２６２は、半田２６３で端子電極２２２に実装されている（図３０参照）。
【０２３７】
なお図３１は図２８（Ｃ）に電極２６１及び２６２を有する基板２６０を実装する例を示している。
【０２３８】
カレントミラー回路の寄生抵抗を補正する抵抗を、ゲート電極３１２等と同じ工程で形成された配線のみによって形成される構成にした場合を図３８に示す。配線５００、配線５１０、配線５２０、配線５３０、配線５４０、配線５５０それぞれ１つの抵抗として機能する。
【０２３９】
またカレントミラー回路の寄生抵抗を補正する抵抗を、ソース領域またはドレイン領域３２１等と同じ工程で形成された配線と、ソース電極またはドレイン電極３４１等と同じ工程で形成された配線とを組み合わせた構成を図３９に示す。配線５０３、配線５１３、配線５２３、配線５３３、配線５４３、配線５５３は、ソース領域またはドレイン領域３２１等と同じ工程で形成される。また配線５０４、配線５１４、配線５２４、配線５３４、配線５４４、配線５５４は、ソース電極またはドレイン電極３４１等と同じ工程で形成される。配線５０３と配線５０４、配線５１３及び配線５１４、配線５２３及び配線５２４，配線５３３及び配線５３４、配線５４３及び配線５４４、配線５５３及び配線５５４の組み合わせが、それぞれ１つの抵抗として機能する。
【０２４０】
またカレントミラー回路の寄生抵抗を補正する抵抗を、ソース領域またはドレイン領域３２１等と同じ工程で形成された配線のみで形成される構成を、図４０に示す。配線５０３、配線５１３、配線５２３、配線５３３、配線５４３、配線５５３は、ソース領域またはドレイン領域３２１等と同じ工程で形成され、それぞれ１つの抵抗として機能する。
【０２４１】
またカレントミラー回路の寄生抵抗を補正する抵抗を、ゲート電極３１２等と同じ工程で形成された配線と、ソース領域またはドレイン領域３２１等と同じ工程で形成された配線とを組み合わせた構成を、図４１に示す。配線５０５、配線５１５、配線５２５、配線５３５、配線５４５、配線５５５は、ゲート電極３１２等と同じ工程で形成される。また配線５０６、配線５１６、配線５２６、配線５３６、配線５４６、配線５５６は、ソース領域またはドレイン領域３２１等と同じ工程で形成される。配線５０５と配線５０６、配線５１５と配線５１６、配線５２５と配線５２６、配線５３５と配線５３６、配線５４５と配線５４６、配線５５５と配線５５６の組み合わせが、それぞれ１つの抵抗として機能する。
【０２４２】
またカレントミラー回路の寄生抵抗を補正する抵抗を、ソース電極またはドレイン電極３４１等と同じ工程で形成された配線のみによって形成される構成を、図４２に示す。配線５０７、配線５１７、配線５２７、配線５３７、配線５４７、配線５５７は、ソース電極またはドレイン電極３４１等と同じ工程で形成され、それぞれ１つの抵抗として機能する。
【０２４３】
なお本実施例は、実施の形態及び他の実施例のいかなる記載と組み合わせることも可能である。
【実施例４】
【０２４４】
本実施例では、本発明により得られた光電変換装置を様々な電子機器に組み込んだ例について説明する。本発明が適用される電子機器として、コンピュータ、ディスプレイ、携帯電話、テレビなどが挙げられる。それらの電子機器の具体例を図３３、図３４（Ａ）〜図３４（Ｂ）、図３５（Ａ）〜図３５（Ｂ）、図３６及び図３７に示す。
【０２４５】
図３３は携帯電話であり、本体（Ａ）７０１、本体（Ｂ）７０２、筐体７０３、操作キー７０４、音声入力部７０５、音声出力部７０６、回路基板７０７、表示パネル（Ａ）７０８、表示パネル（Ｂ）７０９、蝶番７１０、透光性材料部７１１、光電変換素子７１２を有している。本発明は光電変換素子７１２に適用することができる。
【０２４６】
光電変換素子７１２は透光性材料部７１１を透過した光を検知し、検知した外部光の照度に合わせて表示パネル（Ａ）７０８及び表示パネル（Ｂ）７０９の輝度コントロールを行ったり、光電変換素子７１２で得られる照度に合わせて操作キー７０４の照明制御を行う。これにより携帯電話の消費電流を抑えることができる。
【０２４７】
図３４（Ａ）及び図３４（Ｂ）に携帯電話の別の例を示す。図３４（Ａ）及び図３４（Ｂ）において、７２１は本体、７２２は筐体、７２３は表示パネル、７２４は操作キー、７２５は音声出力部、７２６は音声入力部、７２７及び７２８は光電変換素子である。
【０２４８】
図３４（Ａ）に示す携帯電話では、本体７２１に設けられた光電変換素子７２７により外部の光を検知することにより表示パネル７２３及び操作キー７２４の輝度を制御することが可能である。
【０２４９】
また図３４（Ｂ）に示す携帯電話では、図３４（Ａ）の構成に加えて、本体７２１の内部に光電変換素子７２８を設けている。光電変換素子７２８により、表示パネル７２３に設けられているバックライトの輝度を検出することも可能となる。
【０２５０】
図３５（Ａ）はコンピュータであり、本体７３１、筐体７３２、表示部７３３、キーボード７３４、外部接続ポート７３５、ポインティングマウス７３６等を含む。
【０２５１】
また図３５（Ｂ）は表示装置でありテレビ受像器などがこれに当たる。本表示装置は、筐体７４１、支持台７４２、表示部７４３などによって構成されている。
【０２５２】
図３５（Ａ）のコンピュータに設けられる表示部７３３、及び図３５（Ｂ）に示す表示装置の表示部７４３として、液晶パネルを用いた場合の詳しい構成を図３６に示す。
【０２５３】
図３６に示す液晶パネル７６２は、筐体７６１に内蔵されており、基板７５１ａ及び７５１ｂ、基板７５１ａ及び７５１ｂに挟まれた液晶層７５２、偏光フィルタ７５５ａ及び７５５ｂ、及びバックライト７５３等を有している。また筐体７６１には光電変換素子を有する光電変換素子形成領域７５４が形成されている。
【０２５４】
本発明を用いて作製された光電変換素子形成領域７５４はバックライト７５３からの光量を感知し、その情報がフィードバックされて液晶パネル７６２の輝度が調節される。
【０２５５】
図３７（Ａ）及び図３７（Ｂ）は、本発明の光センサをカメラ、例えばデジタルカメラに組み込んだ例を示す図である。図３７（Ａ）は、デジタルカメラの前面方向から見た斜視図、図３７（Ｂ）は、後面方向から見た斜視図である。図３７（Ａ）において、デジタルカメラには、リリースボタン８０１、メインスイッチ８０２、ファインダ窓８０３、フラッシュ８０４、レンズ８０５、鏡胴８０６、筺体８０７が備えられている。
【０２５６】
また、図３７（Ｂ）において、ファインダ接眼窓８１１、モニタ８１２、操作ボタン８１３が備えられている。
【０２５７】
リリースボタン８０１は、半分の位置まで押下されると、焦点調整機構および露出調整機構が作動し、最下部まで押下されるとシャッターが開く。
【０２５８】
メインスイッチ８０２は、押下又は回転によりデジタルカメラの電源のＯＮ／ＯＦＦを切り替える。
【０２５９】
ファインダ窓８０３は、デジタルカメラの前面のレンズ８０５の上部に配置されており、図３７（Ｂ）に示すファインダ接眼窓８１１から撮影する範囲やピントの位置を確認するための装置である。
【０２６０】
フラッシュ８０４は、デジタルカメラの前面上部に配置され、被写体輝度が低いときに、リリースボタンが押下されてシャッターが開くと同時に補助光を照射する。
【０２６１】
レンズ８０５は、デジタルカメラの正面に配置されている。レンズは、フォーカシングレンズ、ズームレンズ等により構成され、図示しないシャッター及び絞りと共に撮影光学系を構成する。また、レンズの後方には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）等の撮像素子が設けられている。
【０２６２】
鏡胴８０６は、フォーカシングレンズ、ズームレンズ等のピントを合わせるためにレンズの位置を移動するものであり、撮影時には、鏡胴を繰り出すことにより、レンズ８０５を手前に移動させる。また、携帯時は、レンズ８０５を沈銅させてコンパクトにする。なお、本実施例においては、鏡胴を繰り出すことにより被写体をズーム撮影することができる構造としているが、この構造に限定されるものではなく、筺体８０７内での撮影光学系の構成により鏡胴を繰り出さずともズーム撮影が可能なデジタルカメラでもよい。
【０２６３】
ファインダ接眼窓８１１は、デジタルカメラの後面上部に設けられており、撮影する範囲やピントの位置を確認する際に接眼するために設けられた窓である。
【０２６４】
操作ボタン８１３は、デジタルカメラの後面に設けられた各種機能ボタンであり、セットアップボタン、メニューボタン、ディスプレイボタン、機能ボタン、選択ボタン等により構成されている。
【０２６５】
本発明の光センサを図３７（Ａ）及び図３７（Ｂ）に示すカメラに組み込むと、光センサが光の有無及び強さを感知することができ、これによりカメラの露出調整等を行うことができる。
【０２６６】
また本発明の光センサはその他の電子機器、例えばプロジェクションテレビ、ナビゲーションシステム等に応用することが可能である。すなわち光を検出する必要のあるものであればいかなるものにも用いることが可能である。
【０２６７】
なお本実施例は、実施の形態及び他の実施例のいかなる記載と組み合わせることも可能である。
【産業上の利用可能性】
【０２６８】
本発明により、回路動作の安定性を高めつつ、製品ばらつきを抑制することが可能な、半導体装置や光電変換装置を作製することができる。また本発明の半導体装置や光電変換装置を組み込むことにより、回路動作の安定性や信頼性の高い電気機器を得ることが可能である。
【図面の簡単な説明】
【０２６９】
【図１】本発明の半導体装置の回路図。
【図２】本発明の半導体装置の回路図。
【図３】本発明の半導体装置の回路図。
【図４】本発明の半導体装置の回路図。
【図５】本発明の半導体装置の回路図。
【図６】本発明の半導体装置の断面図。
【図７】本発明の半導体装置の断面図。
【図８】本発明の半導体装置の断面図。
【図９】本発明の半導体装置の断面図。
【図１０】本発明の半導体装置の断面図。
【図１１】本発明の半導体装置の断面図。
【図１２】本発明の半導体装置の回路の抵抗として機能する素子の上面図。
【図１３】本発明の半導体装置の回路の抵抗として機能する素子の上面図。
【図１４】本発明の半導体装置の回路の抵抗として機能する素子の上面図。
【図１５】本発明の半導体装置の断面図。
【図１６】本発明の半導体装置の断面図。
【図１７】本発明の半導体装置の作製工程を示す図。
【図１８】本発明の半導体装置の作製工程を示す図。
【図１９】本発明の半導体装置の作製工程を示す図。
【図２０】本発明の半導体装置の作製工程を示す図。
【図２１】本発明の半導体装置の断面図。
【図２２】本発明の半導体装置の断面図。
【図２３】本発明の半導体装置の断面図。
【図２４】本発明の半導体装置の断面図。
【図２５】本発明の半導体装置の断面図。
【図２６】本発明の半導体装置の断面図。
【図２７】本発明の半導体装置の作製工程を示す図。
【図２８】本発明の半導体装置の作製工程を示す図。
【図２９】本発明の半導体装置の作製工程を示す図。
【図３０】本発明の半導体装置の断面図。
【図３１】本発明の半導体装置の断面図。
【図３２】本発明の半導体装置の回路図。
【図３３】本発明の半導体装置を実装した装置を示す図。
【図３４】本発明の半導体装置を実装した装置を示す図。
【図３５】本発明の半導体装置を実装した装置を示す図。
【図３６】本発明の半導体装置を実装した装置を示す図。
【図３７】本発明の半導体装置を実装した装置を示す図。
【図３８】本発明の半導体装置の断面図。
【図３９】本発明の半導体装置の断面図。
【図４０】本発明の半導体装置の断面図。
【図４１】本発明の半導体装置の断面図。
【図４２】本発明の半導体装置の断面図。
【図４３】本発明の半導体装置の上面図。
【図４４】本発明の半導体装置の回路図。
【符号の説明】
【０２７０】
１００    光電変換層
１００ｐ  ｐ型半導体層
１００ｉ  ｉ型半導体層
１００ｎ  ｎ型半導体層
１０１    電源
１０２    端子
１０３    端子
１０４    ＴＦＴ
１０５    ＴＦＴ
１０５ａ  ＴＦＴ
１０５ｂ  ＴＦＴ
１０５ｉ  ＴＦＴ
１０６    寄生抵抗
１０７    寄生抵抗
１０８    寄生抵抗
１０９    寄生抵抗
１０９ｉ  寄生抵抗
１１０    寄生抵抗
１１０ｉ  寄生抵抗
１１１    寄生抵抗
１１１ｉ  寄生抵抗
１１２    抵抗
１１３    抵抗
１１４    抵抗
１１５    抵抗
１１５ｉ  抵抗
１１６    抵抗
１１６ｉ  抵抗
１１７    抵抗
１１７ｉ  抵抗
１１８ａ  回路
１１８ｂ    回路
１１８ｉ  回路
１１９ａ  端子
１１９ｂ  端子
１１９ｉ  端子
１２０ａ  端子
１２０ｂ  端子
１２０ｉ  端子
１２１ａ  端子
１２１ｂ  端子
１２１ｉ  端子
１２２    カレントミラー回路
１２３    回路
１２４    出力端子
１２５    電源
１３０    光電変換装置
１４１    配線
１４２    配線
１４３    配線
１５１    配線
１５２    配線
１５３    配線
１５３    配線
１５４    配線
１５５    配線
１５６    配線
１６１    配線
２０１    ＴＦＴ
２０２    ＴＦＴ
２０３    カレントミラー回路
２０４    回路
２０８    光電変換層
２０８ｐ    ｐ型半導体層
２０８ｉ    ｉ型半導体層
２０８ｎ    ｎ型半導体層
２１０    基板
２１２    下地絶縁膜
２１３    ゲート絶縁膜
２１４    配線
２１５    配線
２１６    絶縁膜
２１７    絶縁膜
２１８    保護電極
２１９    配線
２２０    接続電極
２２１    端子電極
２２２    端子電極
２２４    封止層
２３１    島状半導体領域
２３２    島状半導体領域
２３４    ゲート電極
２３５    ゲート電極
２３７    ソース領域またはドレイン領域
２３８    ソース領域またはドレイン領域
２４１    ソース電極またはドレイン電極
２４２    ソース電極またはドレイン電極
２４５    保護電極
２４６    保護電極
２４７    保護電極
２４８    保護電極
２５０    端子電極
２５１    端子電極
２６０    基板
２６１    電極
２６２    電極
２６３    半田
２６４    半田
２７１    ソース領域またはドレイン領域
２７２    ソース領域またはドレイン領域
２８１    端子電極
２８２    ソース電極またはドレイン電極
２８３    ソース電極またはドレイン電極
２８４    配線
２８５    接続電極
２９１    素子形成領域
２９２    受光部
２９３    増幅回路部
３０１    ＴＦＴ
３０２    ＴＦＴ
３０３    カレントミラー回路
３１１    金属膜
３１２    ゲート電極
３１３    ゲート電極
３１４    ゲート絶縁膜
３１５    島状半導体領域
３１６    島状半導体領域
３１８    マスク
３２１    ソース領域またはドレイン領域
３２２    ソース領域またはドレイン領域
３３１    ソース電極またはドレイン電極
３３２    ソース電極またはドレイン電極
３３６    保護電極
３３７    保護電極
３４１    ソース電極またはドレイン電極
３４２    ソース電極またはドレイン電極
４００    配線
４０１    配線
４０３    配線
４０４    配線
４０５    配線
４０６    配線
４０７    配線
４１０    配線
４１１    配線
４１３    配線
４１４    配線
４１５    配線
４１６    配線
４１７    配線
４２０    配線
４２１    配線
４２３    配線
４２４    配線
４２５    配線
４２６    配線
４２７    配線
４３０    配線
４３１    配線
４３３    配線
４３４    配線
４３５    配線
４３６    配線
４３７    配線
４４０    配線
４４１    配線
４４３    配線
４４４    配線
４４５    配線
４４６    配線
４４７    配線
４５０    配線
４５１    配線
４５３    配線
４５４    配線
４５５    配線
４５６    配線
４５７    配線
４７０    配線
４７１    配線
４７２    配線
４７３    配線
４７４    配線
４７５    配線
４７６    配線
４７７    配線
４７８    配線
５００    配線
５０１    配線
５０３    配線
５０４    配線
５０５    配線
５０６    配線
５０７    配線
５１０    配線
５１１    配線
５１３    配線
５１４    配線
５１５    配線
５１６    配線
５１７    配線
５２０    配線
５２１    配線
５２３    配線
５２４    配線
５２５    配線
５２６    配線
５２７    配線
５３０    配線
５３１    配線
５３３    配線
５３４    配線
５３５    配線
５３６    配線
５３７    配線
５４０    配線
５４１    配線
５４３    配線
５４４    配線
５４５    配線
５４６    配線
５４７    配線
５５０    配線
５５１    配線
５５３    配線
５５４    配線
５５５    配線
５５６    配線
５５７    配線
７０１    本体（Ａ）
７０２    本体（Ｂ）
７０３    筐体
７０４    操作キー
７０５    音声出力部
７０６    音声入力部
７０７    回路基板
７０８    表示パネル（Ａ）
７０９    表示パネル（Ｂ）
７１０    蝶番
７１１    透光性材料部
７１２    光電変換素子
７２１    本体
７２２    筐体
７２３    表示パネル
７２４    操作キー
７２５    音声出力部
７２６    音声入力部
７２７    光電変換素子
７２８    光電変換素子
７３１    本体
７３２    筐体
７３３    表示部
７３４    キーボード
７３５    外部接続ポート
７３６    ポインティングマウス
７４１    筐体
７４２    支持台
７４３    表示部
７５１ａ  基板
７５１ｂ  基板
７５２    液晶層
７５３    バックライト
７５４    光電変換素子形成領域
７５５ａ  偏光フィルタ
７５５ｂ  偏光フィルタ
７６１    筐体
７６２    液晶パネル
８０１    リリースボタン
８０２    メインスイッチ
８０３    ファインダ窓
８０４    フラッシュ
８０５    レンズ
８０６    鏡胴
８０７    筺体
８１１    ファインダ接眼窓
８１２    モニタ
８１３    操作ボタン
ＲＬ    負荷抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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