(57)【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の片側側面の下の前記半導体基板に形成された第１半導体領域と、
前記半導体基板に前記第１半導体領域に隣接して形成され、かつ、前記第１半導体領域よりも不純物濃度の高い第２半導体領域とを備える電界効果型トランジスタを有する不揮発性半導体装置であって、
前記ゲート絶縁膜は、下層絶縁膜と、前記下層絶縁膜上に形成された電荷を蓄積する機能を有する電荷蓄積層と、前記電荷蓄積層上に形成された上層絶縁膜とを含み、
前記電荷蓄積層は、前記ゲート電極、前記下層絶縁膜および前記上層絶縁膜よりも短く形成され、
前記第１半導体領域は、前記電荷蓄積層とオーバーラップする領域と、前記電荷蓄積層とオーバーラップしない領域とを有し、
前記電荷蓄積層と前記第１半導体領域とのオーバーラップ量が２５ｎｍ以上かつ４０ｎｍ未満であることを特徴とする不揮発性半導体装置。
【請求項２】
請求項１記載の不揮発性半導体装置において、前記電界効果型トランジスタの実効チャネル長が３０ｎｍ以下であることを特徴とする不揮発性半導体装置。
【請求項３】
請求項１記載の不揮発性半導体装置において、前記電界効果型トランジスタの実効チャネル長が２０ｎｍ以下であることを特徴とする不揮発性半導体装置。
【請求項４】
請求項１記載の不揮発性半導体装置において、電子を前記電荷蓄積層に注入することにより、前記電界効果型トランジスタのしきい値電圧を上昇させ、バンド間トンネリング現象により発生した正孔を前記電荷蓄積層に注入することにより、前記電界効果型トランジスタのしきい値電圧を低下させることを特徴とする不揮発性半導体装置。
【請求項５】
請求項１記載の不揮発性半導体装置において、前記電荷蓄積層は窒化シリコン膜、または窒化シリコン膜の上に酸素を含んだ窒化シリコン膜を堆積した積層膜であることを特徴とする不揮発性半導体装置。
【請求項６】
請求項１記載の不揮発性半導体装置において、前記下層および上層絶縁膜と前記電荷蓄積層とは互いに材質の異なる絶縁体であることを特徴とする不揮発性半導体装置。
【請求項７】
請求項１記載の不揮発性半導体装置において、前記下層絶縁膜の厚さは１〜１０ｎｍ、前記電荷蓄積層の厚さは５〜２０ｎｍ、前記上層絶縁膜の厚さは５〜１５ｎｍであることを特徴とする不揮発性半導体装置。
【請求項８】
請求項１記載の不揮発性半導体装置において、前記下層および上層絶縁膜は酸化シリコン膜、前記電荷蓄積層は窒化シリコン膜、または窒化シリコン膜の上に酸素を含んだ窒化シリコン膜を堆積した積層膜であることを特徴とする不揮発性半導体装置。
【請求項９】
請求項１記載の不揮発性半導体装置において、前記電荷蓄積層は、前記下層および上層絶縁膜よりも離散的なトラップ準位を多く有することを特徴とする不揮発性半導体装置。
【請求項１０】
請求項１記載の不揮発性半導体装置において、前記第１半導体領域の一部は、前記ゲート電極とオーバーラップし、前記第２半導体領域は、前記ゲート電極とオーバーラップしないことを特徴とする不揮発性半導体装置。
【請求項１１】
（ａ）半導体基板の主面に下層絶縁膜、電荷を蓄積する機能を有する電荷蓄積層および上層絶縁膜を順次形成する工程と、
（ｂ）前記上層絶縁膜の上にゲート電極を形成する工程と、
（ｃ）前記ゲート電極の側面から前記電荷蓄積層を所定量エッチングすることにより、前記電荷蓄積層を前記ゲート電極、前記下層絶縁膜および前記上層絶縁膜よりも短く形成する工程と、
（ｄ）前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入し、前記ゲート電極の片側側面の下の前記半導体基板に第１半導体領域を形成する工程と、
（ｅ）前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｆ）前記ゲート電極および前記サイドウォールをマスクとして前記半導体基板に不純物をイオン注入し、前記第１半導体領域に隣接し、前記第１半導体領域よりも不純物濃度の高い第２半導体領域を形成する工程と、
（ｇ）前記半導体基板に対して熱処理を施すことにより、前記第１半導体領域および前記第２半導体領域を活性化して、前記第１半導体領域および前記第２半導体領域からなるソース領域を形成する工程とを含む不揮発性半導体装置の製造方法であって、
前記第１半導体領域は、前記電荷蓄積層とオーバーラップする領域と、前記電荷蓄積層とオーバーラップしない領域とを有し、
前記電荷蓄積層と前記第１半導体領域とのオーバーラップ量が２５ｎｍ以上かつ４０ｎｍ未満であることを特徴とする不揮発性半導体装置の製造方法。
【請求項１２】
請求項１１記載の不揮発性半導体装置の製造方法において、前記電界効果型トランジスタの実効チャネル長が３０ｎｍ以下であることを特徴とする不揮発性半導体装置の製造方法。
【請求項１３】
請求項１１記載の不揮発性半導体装置の製造方法において、前記電界効果型トランジスタの実効チャネル長が２０ｎｍ以下であることを特徴とする不揮発性半導体装置の製造方法。
【請求項１４】
請求項１１記載の不揮発性半導体装置の製造方法において、前記下層絶縁膜の厚さは１〜１０ｎｍ、前記電荷蓄積層の厚さは５〜２０ｎｍ、前記上層絶縁膜の厚さは５〜１５ｎｍであることを特徴とする不揮発性半導体装置の製造方法。
【請求項１５】
請求項１１記載の不揮発性半導体装置の製造方法において、前記下層および上層絶縁膜は酸化シリコン膜、前記電荷蓄積層は窒化シリコン膜、または窒化シリコン膜の上に酸素を含んだ窒化シリコン膜を堆積した積層膜であることを特徴とする不揮発性半導体装置の製造方法。
【請求項１６】
請求項１１記載の不揮発性半導体装置の製造方法において、前記電荷蓄積層は前記下層および上層絶縁膜よりも離散的なトラップ準位を多く有することを特徴とする不揮発性半導体装置の製造方法。
【請求項１７】
請求項１１記載の不揮発性半導体装置の製造方法において、前記第１半導体領域の一部は、前記ゲート電極とオーバーラップし、前記第２半導体領域は、前記ゲート電極とオーバーラップしないことを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリセルまたはＮＲＯＭメモリセル有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に混載することで、高機能の半導体装置を実現することが可能となる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。一般的には、そのマイクロコンピュータが必要とするプログラムが、混載された不揮発性メモリに格納されており、随時、読み出されて使用される。
【０００３】
現在実用化されている不揮発性メモリセルには、電荷の蓄積によりしきい値電圧が変化する記憶用電界効果型トランジスタが用いられている。記憶用電界効果型トランジスタの電荷保持方式には、電気的に孤立した導電体に電荷を蓄えるフローティングゲート方式（例えば特許文献１参照）と、窒化シリコン膜のような電荷を蓄積する性質をもつ絶縁体に電荷を蓄えるＭＯＮＯＳ方式（例えば特許文献２参照）とがある。
【０００４】
フローティングゲート方式は、電荷保持特性が良く、携帯電話向けのプログラム格納用フラッシュメモリまたはデータ格納用大容量フラッシュメモリなどに広く用いられている。しかし、微細化に伴いフローティングゲートの電位制御に必要な容量結合比の確保が難しくなり、メモリセル構造が複雑化している。また、保持電荷のリークを抑制するためにはフローティングゲートを取り囲む酸化膜の厚さを８ｎｍ以上とする必要があり、高速化、高集積化を目的とした微細化の限界が近づいている。導電体に電荷を蓄えるため、フローティングゲート周囲の酸化膜に１箇所でもリークパスとなる欠陥があると極端に電荷保持寿命が低下する。
【０００５】
一方、ＭＯＮＯＳ方式は、一般的には電荷保持特性がフローティングゲート方式に比べて劣り、しきい値電圧は時間の対数で低下していく傾向にある。このため古くから知られた方式ではありながら一部の製品でのみ実用化されるに留まっていた。しかし、絶縁体に電荷を蓄える離散的記憶方式であるため、幾つかのリークパスがあっても全保持電荷が失われることがなく、絶縁体を取り囲む酸化膜欠陥に強いという利点を有する。従って、８ｎｍ以下の薄い酸化膜も適用可能で微細化に向くこと、低確率で起こる欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいことなどから、近年、微細化の進展につれて再び注目されている。
【０００６】
ＭＯＮＯＳ方式のメモリセルで最もシンプルなものとしてＮＲＯＭ構造（例えば特許文献３、特許文献４参照）がある。電界効果型トランジスタのゲート絶縁膜を酸化膜／窒化膜／酸化膜のＯＮＯ膜構造に置き換えた構造であり、書込みにはＣＨＥ（Channel Hot Electron）方式を、消去にはバンド間トンネルによるＢＴＢＴ（Band-To-Band Tunneling）方式を用いる。形成プロセスがシンプルなため微細化や論理回路部との混載に適している。
【０００７】
これとは別に論理用回路部との混載に適したメモリセルとして、選択用電界効果型トランジスタとメモリ用電界効果型トランジスタからなるスプリットゲート型メモリセルが挙げられる。このメモリセルでは注入効率の良いＳＳＩ（Source Side Injection）方式を採用できるため書込みの高速化および電源部面積の低減が図れること、このメモリセルを選択するトランジスタおよびこれに接続するトランジスタを素子面積の小さい低圧系のトランジスタで構成できるため周辺回路の面積を低減できることから混載用途に適している。
【０００８】
特に微細化に適したスプリットゲート型メモリセルとして、自己整合を利用して片方の電界効果型トランジスタをサイドウォールで形成する構造のメモリセルがある（例えば特許文献１参照）。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成する電界効果型トランジスタのゲート長はフォトリソグラフィの最小解像寸法以下とできることから、選択用電界効果型トランジスタおよびメモリ用電界効果型トランジスタを各々フォトマスクで形成する従来のメモリセルに比べて、より微細なメモリセルを実現することができる。
【特許文献１】特開平５−１２１７００号公報
【特許文献２】特開平５−４８１１３号公報
【特許文献３】ＵＳＰ５７６８１９２号
【特許文献４】特願２００２−３５２０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者らは、スプリットゲート型メモリセルの書き換え（書込み／消去）耐性の向上およびデータ保持特性の向上等を図るため、メモリセルの構造を検討している。しかしながら、スプリットゲート型メモリセルの書き換え耐性については、以下に説明する種々の技術的課題が存在する。
【００１０】
スプリットゲート型メモリセルを書込み状態で高温保持した場合は、メモリセルのしきい値電圧が保持時間の経過と共に徐々に減少するという問題がある。
【００１１】
図４４に、書込みをＳＳＩ方式、消去をＢＴＢＴ方式で行い、１０Ｋ回書き換えた後の書込み状態におけるメモリセルの高温保持特性の一例を示す。図４４のグラフ図の横軸は、１０Ｋ回書き換えた後にメモリセルを書込み状態とし、その書込み状態での経過時間であり、図４４のグラフ図の縦軸は、メモリセルのしきい値電圧の変動量である。メモリセルの書込みおよび消去条件は、後述する図４に記載した条件と同じである。この書込みおよび消去条件でベリファイを行い、書込み判定を４Ｖ、消去判定を−１．８Ｖに設定して１０Ｋ回書き換えを行い、書込み状態で高温保持した場合のしきい値電圧を測定した。しきい値電圧の変動は高温保持した場合がワーストケースになり、しきい値電圧が判定基準以下となると、正しい“０”、“１”判定ができなくなる。
【００１２】
図４４に示すように、メモリセルのしきい値電圧は高温保持の経過時間と共に徐々に減少する。この様なしきい値電圧の変動は単一の原因ではなく、電荷蓄積層中に局在して存在する電子と正孔とが横方向に移動して解消すること、電荷蓄積層界面の準位が回復すること、シリコン基板中の電子が電荷蓄積層中にデトラップされることなどを挙げることができる。
【００１３】
図４５に、各々の保持電圧をメモリゲート電極に印加して１時間高温保持した後のしきい値電圧の変動量を、０Ｖの保持電圧をメモリゲート電極に印加して１時間保持した後のしきい値電圧の変動量との相対比で示す。メモリゲート電極に印加される保持電圧によって加速される成分が、上記デトラップの成分である。図４５に示すように、保持電圧が＋３Ｖにおいてしきい値電圧の変動量の相対値が最も小さくなっており、この約９３％の相対値が保持電圧によって加速されない成分、すなわちデトラップ以外の成分となる。従って、保持電圧が０Ｖでのしきい値電圧の変動量の約９０％以上が、電荷蓄積層中に局在して存在する電子と正孔とが横方向に移動して解消する成分であると考えられる。
【００１４】
さらに、スプリットゲート型メモリセルを消去状態で室温保持した場合は、メモリセルのしきい値電圧が保持時間の経過と共に徐々に増加するという問題がある。
【００１５】
図４６に、書込みをＳＳＩ方式、消去をＢＴＢＴ方式で行い、１０Ｋ回書き換えた後の消去状態におけるメモリセルの室温保持特性の一例を示す。図４５のグラフ図の横軸は、１０Ｋ回書き換えた後にメモリセルを消去状態とし、その消去状態での経過時間であり、図４６のグラフ図の縦軸は、メモリセルのしきい値電圧の変動量である。メモリセルの書込みおよび消去条件は、後述する図４に記載した条件と同じである。この書込みおよび消去条件でベリファイを行い、書込み判定を４Ｖ、消去判定を−１．８Ｖに設定して１０Ｋ回書き換えを行い、消去状態で室温保持した場合のしきい値電圧を測定した。
【００１６】
図４６に示すように、メモリセルのしきい値電圧は室温保持の経過時間と共に徐々に増加する。この様なしきい値電圧の変動の原因の一つとしては、書き換えによって生じたシリコン基板側の酸化膜の欠陥を介して、シリコン基板中に存在する電子が電荷蓄積層に注入され、注入された電子と正孔との電荷蓄積層中での結合が考えられる。シリコン基板の主面に垂直の方向の電界が強く加速されると、電子が注入されやすくなり、電子と正孔との結合が起こりやすくなる。
【００１７】
本発明の目的は、絶縁体に電荷を蓄える不揮発性メモリにおいて、データ保持特性を向上させることのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の不揮発性半導体装置は、半導体基板の主面に下層絶縁膜、電荷を蓄積する機能を有する電荷蓄積層および上層絶縁膜を下層から順次形成した積層構造の絶縁膜と、絶縁膜の上に形成されたゲート電極と、ゲート電極の片側側面の下の半導体基板に形成されたソース領域とを含む電界効果型トランジスタを有し、電荷蓄積層とソース領域とのオーバーラップ量を４０ｎｍ未満とするものである。
【００２１】
本発明の不揮発性半導体装置の製造方法は、電荷保持機能を備える電界効果型トランジスタを有する不揮発性半導体装置の製造方法であって、半導体基板の主面に下層絶縁膜、電荷を蓄積する機能を有する電荷蓄積層および上層絶縁膜を下層から順次形成する工程と、上層絶縁膜の上にゲート電極を形成する工程と、ゲート電極の側面から電荷蓄積層を所定量エッチングする工程と、ゲート電極をマスクとして半導体基板に不純物をイオン注入し、ゲート電極の片側側面の下の半導体基板に不純物領域を形成する工程と、半導体基板に対して熱処理を施すことにより、不純物領域を活性化してソース領域を形成する工程とを含み、電荷蓄積層とソース領域とのオーバーラップ量を４０ｎｍ未満とするものである。
【００２２】
本発明の不揮発性半導体装置の製造方法は、電荷保持機能を備える電界効果型トランジスタを有する不揮発性半導体装置の製造方法であって、半導体基板の主面に下層絶縁膜、電荷を蓄積する機能を有する電荷蓄積層および上層絶縁膜を下層から順次形成する工程と、上層絶縁膜の上にゲート電極を形成する工程と、ゲート電極の側壁にサイドウォールを形成する工程と、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ゲート電極の片側側面の下の半導体基板に不純物領域を形成する工程と、半導体基板に対して熱処理を施すことにより、不純物領域を活性化してソース領域を形成する工程とを含み、電荷蓄積層とソース領域とのオーバーラップ量を４０ｎｍ未満とするものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
ＭＯＮＯＳ型不揮発性メモリに代表される電荷蓄積膜を用いる不揮発性メモリにおいて、書込み状態で高温保持した場合のしきい値電圧の変動量が小さくなり、また消去状態で室温保持した場合のしきい値電圧の変動量が小さくなり、データ保持特性を向上することができる。
【発明を実施するための最良の形態】
【００２５】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また、本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、本実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２８】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
本実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの構造の一例を図１〜図３を用いて説明する。図１はスプリットゲート型ＭＯＮＯＳメモリセルを用いたアレー構成図、図２はスプリットゲート型ＭＯＮＯＳメモリセル示す平面レイアウト図、図３はチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの要部断面図である。
【００３０】
図１および図２に示すように、ワード線には、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ用のワード線ＭＧ１，ＭＧ２と選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ用のワード線ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４との２種類があり、これらは平行して第１方向に延びている。ソース線ＳＬ１，ＳＬ２はワード線と平行して第１方向に延びており、各メモリセルのメモリゲート電極ＭＧに隣接し、対向するメモリセルと共有するソース領域に接続している。また、ビット線ＢＬ１，ＢＬ２は第１方向に延在するワード線に対して交差する方向である第２方向に延びており、各メモリセルの選択ゲート電極ＣＧに隣接するドレイン領域に接続している。単位メモリセルＭＣは、図２中において点線で囲まれた領域にあたり，素子分離部ＳＧＩにより隣接するメモリセルと電気的に絶縁されている。
【００３１】
図３に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域には本実施の形態１によるメモリセルＭＣ１の選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄ，２ａｓと、そのｎ−型の半導体領域２ａｄ，２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００３２】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部ＳＧＩを介して隣接している。選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＭＧは半導体基板１の主面の第１領域とは異なる第２領域に配置されている。選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば２×１０２０ｃｍ−３程度、そのゲート長は、例えば１００〜２００ｎｍ程度である。メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば２×１０２０ｃｍ−３程度、そのゲート長は、例えば５０〜１５０ｎｍ程度である。
【００３３】
選択ゲート電極ＣＧと、メモリゲート電極ＭＧと、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域２ｂの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層３が形成されている。ＭＯＮＯＳ型メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。シリサイド層３の厚さは、例えば２０ｎｍ程度である。
【００３４】
選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコン膜からなるゲート絶縁膜４が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００３５】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁の片側に設けられており、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔを積層した電荷保持用絶縁膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図３では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００３６】
電荷蓄積層ＣＳＬは、その上下を絶縁膜６ｂ，６ｔに挟まれた状態で設けられており、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍ程度である。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン膜等からなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば５〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコン膜で形成することもできる。
【００３７】
さらに、メモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬが、メモリゲート電極ＭＧのゲート長または絶縁膜６ｔ，６ｂの長さよりも短く形成されており、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量が所定の値となるように制御されている。本実施の形態１において説明されるメモリセルＭＣ１の特徴は、メモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬの長さを、メモリゲート電極ＭＧのゲート長または絶縁膜６ｔ，６ｂの長さよりも短くして、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量を所定の値とすることにある。後に、この電荷蓄積層ＣＳＬを含むメモリセルＭＣ１の主な各部位の寸法および書き換え（書込み／消去）特性については図７〜図９を用いて、この電荷蓄積層ＣＳＬを含むメモリセルＭＣ１の製造方法については図１０〜図２３を用いて詳細に説明する。
【００３８】
上記絶縁膜６ｂの下方、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域７が形成されている。この半導体領域７は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１方向に延在するメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向である第２方向に延在する第１層配線Ｍ１が接続されている。この配線Ｍ１が、各メモリセルＭＣ１のビット線ＢＬ１，ＢＬ２を構成している。
【００３９】
次に、本実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの書込み、消去および読み出し方法について図４〜図６を用いて説明する。
【００４０】
図４に、書込み、消去および読み出し時におけるメモリセルＭＣ１の各部位への電圧の印加条件の一例を示す。図４には、前述したメモリセルＭＣ１のドレイン領域Ｄｒｍに印加する電圧Ｖｄ、選択ゲート電極ＣＧに印加する電圧Ｖｃｇ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域Ｓｒｍに印加する電圧Ｖｓおよび半導体基板１に印加する電圧Ｖｓｕｂが記載されている。なお、図４に示した電圧は印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態１では、電荷蓄積層ＣＳＬへの電子の注入を「書込み」、正孔の注入を「消去」と定義する。
【００４１】
図５に、書込み方法を説明するためのメモリセルＭＣ１の要部断面図を示す。書込み方法は、ＳＳＩ方式と呼ばれる電子（ホットエレクトロン）のソースサイド注入方式を用いることができる。例えばメモリセルＭＣ１の各部位に図４に示す各電圧を印加し、メモリセルＭＣ１の電荷蓄積層ＣＳＬ中に電子を注入する。電子は、２つのゲート電極（メモリゲート電極ＭＧおよび選択ゲート電極ＣＧ）間の下のチャネル領域（ソース領域Ｓｒｍとドレイン領域Ｄｒｍとの間）で発生し、メモリゲート電極ＭＧ下の電荷蓄積層ＣＳＬの選択用ｎＭＩＳ（Ｑｎｃ）側の領域に局所的に電子が注入される。注入された電子は、電荷蓄積層ＣＳＬのトラップに離散的に捕獲され、その結果、メモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が上昇する。
【００４２】
図６に、消去方法を説明するためのメモリセルＭＣ１の要部断面図を示す。消去方法は、ＢＴＢＴ方式を用いることができる。例えばメモリセルＭＣ１の各部位に前記図４に示す各電圧を印加し、バンド間トンネル現象により発生した正孔を電界加速することで、電荷蓄積層ＣＳＬに注入して消去を行う。これによって、メモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧を低下させる。
【００４３】
読出し時には、例えば前記図４の「Ｒｅａｄ」の欄に示される電圧を、読出しを行うメモリセルＭＣ１の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧と消去状態におけるメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧との間の値として、ドレイン領域Ｄｒｍに流れる電流を測定し、この電流の大小により書込み状態と消去状態とを判別することができる。
【００４４】
次に、本実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルＭＣ１の主な各部位の寸法および書き換え（書込み・消去）特性について図７〜図９を用いて詳細に説明する。図７はメモリセルの一部を拡大した要部断面図、図８は１０Ｋ回書き換えた後の書き込み状態におけるメモリセルの高温保持特性を示すグラフ図、図９は１０Ｋ回書き換えた後のメモリセルの室温消去特性を示すグラフ図である。
【００４５】
本実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルが、従来のスプリットゲート型ＭＯＮＯＳメモリセルと異なる点は、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬをメモリゲート電極ＭＧのゲート長または絶縁膜６ｔ，６ｂの長さよりも短く形成して、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量を所定の値となるように制御することにある。書込み状態で高温保持した場合のしきい値電圧の変動は、電荷蓄積層ＣＳＬ中に局在する電子と正孔とが横方向に移動して解消するのが主な成分であると考えられ、書き換えを繰り返すことによって生じるソース領域Ｓｒｍ上の電荷蓄積層ＣＳＬに蓄積される正孔そのものを少なくすることにより、小さくすることができる。従って、電荷蓄積層ＣＳＬを短く形成することにより、ソース領域Ｓｒｍと電荷蓄積層ＣＳＬのオーバーラップ量が短くなって、しきい値電圧の変動を小さくすることができる。
【００４６】
図７に示すように、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間には、絶縁膜６ｔ，６ｂおよび電荷蓄積層ＣＳＬが介在している。電荷蓄積層ＣＳＬは、電荷蓄積層ＣＳＬと半導体基板１に形成されたソース領域Ｓｒｍとオーバーラップしているが、メモリゲート電極ＭＧのゲート長（Ｌｇ）および絶縁膜６ｔ，６ｂよりも短く形成されている。そのオーバーラップ量（Ｌｏｎｏ）は、例えば電荷蓄積層ＣＳＬのエッチング量（Ｌｅｔ）、ソース領域Ｓｒｍの一部を構成するｎ−型の半導体領域２ａｓの濃度プロファイル等によって決まる。しかし、ｎ−型の半導体領域２ａｓの形状は、データ保持特性以外のメモリセルＭＣ１の動作特性にも影響を及ぼすため、データ保持特性を確保するためだけにｎ−型の半導体領域２ａｓの形成条件を設定することが難しいことから、オーバーラップ量（Ｌｏｎｏ）は、主として、電荷蓄積層ＣＳＬのエッチング量（Ｌｅｔ）によって制御する。
【００４７】
図８に、１０Ｋ回書き換えた後に、さらに書込み状態で１時間高温保持した場合のメモリセルのしきい値電圧の変動量と、電荷蓄積層とソース領域とのオーバーラップ量との関係を示す。１０Ｋ回の書き換えは、前記図４に示した書込み条件および消去条件を採用している。電荷蓄積層とソース領域とのオーバーラップ量は、電荷蓄積層のエッチング量によって調節している。また、例えば混酸ＯＪ（ＨＦ：ＮＨ４Ｆ：ＣＨ３ＣＯＯＨ＝２．１％：２８．６％：２３．６％）で１０秒間処理し、ポリステイン（フッ酸：硝酸＝１：２００）で５秒間処理した後に白金を蒸着した試料をＳＥＭ（Scanning Electron Microscope）観察することによって、電荷蓄積層とソース領域とのオーバーラップ量を測定した。
【００４８】
図８に示すように、電荷蓄積層とソース領域とのオーバーラップ量が４０ｎｍ未満の場合は、オーバーラップ量が小さくなるに従い、しきい値電圧の変動量が小さくなる。これは、オーバーラップ量が小さくなると、電荷蓄積層ＣＳＬへ注入される正孔の増加量が徐々に少なくなり、電荷蓄積層ＣＳＬ中に局在する電子と正孔との横方向の移動が少なくなると考えられる。なお、電荷蓄積層とソース領域とのオーバーラップ量が４０ｎｍ以上の場合は、ＢＴＢＴ方式ではソース領域Ｓｒｍ上に正孔が到達しなくなるのでしきい値電圧の変動はほとんど変わらない。
【００４９】
図９に、１０Ｋ回書き換えた後に、室温状態でしきい値電圧が消去判定電圧（−１．８Ｖ）に達するまでの消去時間と、電荷蓄積層とソース領域とのオーバーラップ量との関係を示す。１０Ｋ回の書き換えは、前記図４に示した書込み条件および消去条件を採用しており、試料の作製方法および測定方法等は、前記図８の説明に記載したものと同様である。
【００５０】
図９に示すように、電荷蓄積層とソース領域とのオーバーラップ量が小さくなるに従い、消去時間は遅くなり、オーバーラップ量が２５ｎｍよりも小さくなると急激に消去時間が遅くなることがわかる。
【００５１】
前記図８に示した書込み状態で高温保持した場合のメモリセルのしきい値電圧の変動および前記図９に示した１０Ｋ回書き換えた後のメモリセルの室温消去時間から、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量は、例えば４０ｎｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１０〜３０ｎｍが考えられるが、さらに２５ｎｍを中心値とする範囲が最も好適と考えられる。例えばメモリゲート電極ＭＧのゲート長（Ｌｇ）を８０ｎｍ、メモリゲート電極ＭＧとソース領域Ｓｒｍとのオーバーラップ量（Ｌｓｏ）を５０ｎｍ、メモリゲート電極ＭＧの実効チャネル長（Ｌｃｈ）を３０ｎｍ、電荷蓄積層ＣＳＬのエッチング量（Ｌｅｔ）を２０〜４０ｎｍ、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を１０〜３０ｎｍとするメモリセルＭＣ１を構成することができる。
【００５２】
次に、本実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法の一例を図１０〜図２３を用いて説明する。図１０〜図１６、図１８〜図２３は、半導体装置の製造工程中にけるメモリセルの要部断面図であり、前記図３に示したメモリセルの要部断面図と同じ箇所を示し、図１７は、電荷蓄積層のエッチング量とエッチング時間との関係を示すグラフ図である。
【００５３】
まず、例えば１〜１０Ω・ｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。続いて半導体基板１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００５４】
次に、図１０に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いて半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入することにより、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば２０ＫｅＶ程度、ドーズ量は、例えば１．５×１０１３ｃｍ−２程度である。
【００５５】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコン膜からなる厚さ１〜５ｎｍ程度のゲート絶縁膜４を形成する。続いて、半導体基板１の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第１導体膜を堆積する。この第１導体膜はＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば１５０〜２５０ｎｍ程度を例示することができる。続いて、レジストパターンをマスクとして上記第１導体膜を加工することにより、選択ゲート電極ＣＧを形成する。選択ゲート電極ＣＧのゲート長は、例えば１００〜２００ｎｍ程度である。
【００５６】
次に、図１１に示すように、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば２５ｋｅＶ程度、ドーズ量は、例えば６．５×１０１２ｃｍ−２程度である。
【００５７】
次に、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜６ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる絶縁膜６ｔを順次堆積する。絶縁膜６ｂは熱酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜６ｔはＣＶＤ法により形成され、その厚さは、例えば５〜１５ｎｍ程度を例示することができる。従って、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの厚さは、例えば１１〜４５ｎｍ程度となる。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬは、電荷保持機能に加えて、後に形成されるメモリ用ｎＭＩＳ（Ｑｎｍ）のゲート絶縁膜としても機能する。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬは、下層および上層のポテンシャル障壁高さに比べて、中間層のポテンシャル障壁高さが低いという特性を有している。
【００５８】
絶縁膜６ｔは、例えば電荷蓄積層ＣＳＬの上層部分を熱酸化することにより形成してもよく、高耐圧膜を形成することができる。この場合、電荷蓄積層ＣＳＬの堆積膜厚は、上記値よりも厚くすればよい。また、絶縁膜６ｔは、電荷蓄積層ＣＳＬの上層部分の熱酸化のみで形成できるが、絶縁膜６ｔの成長速度（窒化シリコン膜の熱酸化による酸化シリコン膜の成長速度）は比較的遅いので、例えば６ｎｍ程度の厚さの酸化シリコン膜を電荷蓄積層ＣＳＬ上に堆積した後、電荷蓄積層ＣＳＬの上層部分を、例えば１ｎｍ程度酸化して全厚さを７ｎｍ程度とする絶縁膜６ｔを形成してもよく、これによっても高耐圧膜を形成することができる。
【００５９】
絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを構成する各膜（絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔ）の構成は、製造する半導体装置の使用方法によって変わるため、ここでは代表的な構成および値のみを例示しているが、上記構成および値に限定されるものではない。
【００６０】
次に、図１２に示すように、半導体基板１の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第２導体膜８ａを堆積する。この第２導体膜８ａはＣＶＤ法により形成され、その厚さは、例えば５０〜１５０ｎｍ程度を例示することができる。
【００６１】
次に、図１３に示すように、上記第２導体膜８ａを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール８を形成する。図示は省略するが、レジストパターンをマスクとして第２導体膜８ａを加工し、後にメモリゲート電極に接続するコンタクトホールを形成する領域に引き出し部を形成しておく。また、このサイドウォール８の形成工程では、絶縁膜６ｔをエッチングストッパ層として第２導体膜８ａがエッチバックされるが、エッチバックにより絶縁膜６ｔおよびその下の電荷蓄積層ＣＳＬがダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。絶縁膜３ｔおよび電荷蓄積層ＣＳＬが損傷すると、電荷保持特性が劣化するなどのメモリセルの特性劣化が生じることになる。
【００６２】
次に、図１４に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール８をエッチングして、選択ゲート電極ＣＧの側壁の片側のみに、サイドウォール８からなるメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧのゲート長は、例えば５０〜１５０ｎｍ程度である。
【００６３】
メモリゲート電極ＭＧのゲート長は、第２導体膜８ａの堆積膜厚によって決めることが可能であることから、第２導体膜８ａの堆積膜厚を調整することにより、メモリゲート電極ＭＧのゲート長を調整する。例えば第２導体膜８ａの堆積膜厚を薄くすればメモリゲート電極ＭＧのゲート長を短くすることができ、第２導体膜８ａの堆積膜厚を厚くすればメモリゲート電極ＭＧのゲート長を長くすることができる。トレードオフの関係を有するメモリセルＭＣ１のチャネル制御性と書込み・消去特性とから、第２導体膜８ａの堆積膜厚は５０〜１５０ｎｍ程度とすることが望ましい。さらに、選択ゲート電極ＣＧのゲート長を２００ｎｍ程度とした場合は、第２導体膜８ａの堆積膜厚は５０〜１００ｎｍ程度とすることが望ましい。これにより、メモリゲート電極ＭＧのゲート長は５０〜１００ｎｍ程度とすることができる。
【００６４】
次に、図１５に示すように、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００６５】
次に、図１６に示すように、電荷蓄積層ＣＳＬとソース領域とのオーバーラップ量を調整するために、電荷蓄積層ＣＳＬを等方性のウエットエッチング法でサイドエッチングする。例えば電荷蓄積層ＣＳＬは１６０℃程度の熱リン酸を用いてエッチングすることができ、エッチング量はエッチング時間によって制御される。図１７に、電荷蓄積層（窒化シリコン膜）のエッチング量とエッチング時間との関係を示す。エッチング時間に対してエッチング量は比例しており、電荷蓄積層のエッチング量がエッチング時間によって制御可能であることがわかる。
【００６６】
次に、図１８に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば５ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２程度である。
【００６７】
次に、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば７ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２である。
【００６８】
ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよく、同時にｎ−型の半導体領域２ａｓ，２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｓ，２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。ｐ型不純物イオンの打ち込みエネルギーは、例えば２０ｋｅＶ程度、ドーズ量は、例えば２．５×１０１３ｃｍ−２である。
【００６９】
本実施の形態１によるメモリセルＭＣ１では、消去時には、ｎ−型の半導体領域２ａｓの端部で、いわゆるバンド間トンネル現象を利用して正孔を生成する。この現象による正孔生成効率は、ｎ−型の半導体領域２ａｓ側の不純物濃度（不純物の電荷密度）に依存し、正孔の生成に適した不純物濃度がある。そこで、ｎ−型の半導体領域２ａｓを形成する際に、ヒ素と共に、例えばリンを１×１０１３〜１×１０１４ｃｍ−２のドーズ量でイオン注入して、ヒ素により形成される不純物領域の脇（端部）に正孔の生成に適した不純物濃度領域を形成する。すなわち、イオン注入されたヒ素とリンとでは、リンがヒ素よりも横方向（半導体基板１の主面に平行な方向）に拡散しやすいので、低不純物濃度の領域がｎ−型の半導体領域２ａｓの端部に形成される。これにより、効率よく正孔を生成することができる。
【００７０】
次に、図１９に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ８０ｎｍ程度の絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれサイドウォール９を形成する。サイドウォール９のスペーサ長は、例えば６０ｎｍ程度である。これにより、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜６の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール９によって覆うことができる。
【００７１】
次に、図２０に示すように、サイドウォール９をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば５０ｋｅＶ程度、ドーズ量は、例えば４×１０１５ｃｍ−２、リンイオンの打ち込みエネルギーは、例えば４０ｋｅＶ程度、ドーズ量は、例えば５×１０１３ｃｍ−２である。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。
【００７２】
次に、図２１に示すように、半導体基板１に対して熱処理を施して、ソース領域Ｓｒｍをメモリゲート電極ＭＧ下に伸ばすことにより、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量を決定する。例えば半導体基板１に１０００℃のスパイクアニールを１０秒施すことにより、５０ｎｍ程度ソース領域Ｓｒｍを伸ばすことができる。
【００７３】
次に、図２２に示すように、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの上面に、例えばコバルトシリサイド（ＣｏＳｉ２）層１０を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜と選択ゲート電極ＣＧを構成する多結晶シリコン膜およびメモリゲート電極ＭＧを構成する多結晶シリコン膜、コバルト膜と半導体基板１（ｎ＋型の半導体領域２ｂ）を構成する単結晶シリコンとを反応させてコバルトシリサイド層１０を形成する。その後、未反応のコバルト膜を除去する。コバルトシリサイド層１０を形成することにより、コバルトシリサイド層１０と、その上部に形成されるプラグ等との接触抵抗を低減することができ、また選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。
【００７４】
次に、図２３に示すように、半導体基板１の主面上に、例えば窒化シリコン膜１１ａおよび酸化シリコン膜１１ｂからなる層間絶縁膜１１をＣＶＤ法により形成する。続いて層間絶縁膜１１にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜１１上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線Ｍ１を形成することによって、前記図３に示したメモリセルＭＣ１が略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。
【００７５】
このように、本実施の形態１によれば、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬを、メモリゲート電極ＭＧのゲート長または電荷蓄積層ＣＳＬの上下に位置する絶縁膜６ｂ，６ｔよりも短く形成し、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量を４０ｎｍ未満（望ましい範囲としては１０〜３０ｎｍ）とすることにより、書き込み状態でメモリセルＭＣ１を高温保持した場合のしきい値電圧の変動量を小さくすることができる。これにより、スプリットゲート型ＭＯＮＯＳメモリセルＭＣ１のデータ保持特性を向上させることができる。
【００７６】
（実施の形態２）
本実施の形態２では、電荷蓄積層とソース領域とのオーバーラップ量を制御することのできる前述した実施の形態１とは異なる構造を有するスプリットゲート型ＭＯＮＯＳメモリセルの一例を説明する。本実施の形態２によるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法を図２４〜図３０を用いて説明する。図２４〜図２９は半導体装置の製造工程中にけるメモリセルの要部断面図、図３０は１０Ｋ回書き換えた後の書き込み状態におけるメモリセルの高温保持特性を示すグラフ図である。本実施の形態２であるスプリットゲート型ＭＯＮＯＳメモリセルのアレー構成および動作条件は、前述した実施の形態１と同一である。なお、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧを形成するまでの製造過程は、前述した実施の形態１のメモリセルＭＣ１（前記図１５）の製造過程と同様であるため、その説明を省略する。
【００７７】
前記図１５を用いて説明した製造過程に続いて、図２４に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ５０ｎｍ程度の絶縁膜２１をＣＶＤ法により堆積する。
【００７８】
次に、図２５に示すように、絶縁膜２１を異方性のドライエッチング法でエッチバックし、さらに選択ゲート電極ＣＧの片側面に形成されたサイドウォールを除去することにより、メモリゲート電極ＭＧの片側面のみにサイドウォール２２を形成する。サイドウォール２２のスペーサ長は、例えば２０〜４０ｎｍ程度である。
【００７９】
次に、図２６に示すように、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。ｎ−型の半導体領域２ａｓ，ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｓ，２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００８０】
次に、図２７に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ８０ｎｍ程度の絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれサイドウォール９を形成する。サイドウォール９のスペーサ長は、例えば６０ｎｍ程度である。
【００８１】
次に、図２８に示すように、サイドウォール９をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。
【００８２】
次に、図２９に示すように、半導体基板１に熱処理を施して、ソース領域Ｓｒｍをメモリゲート電極ＭＧ下に伸ばすことにより、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量を決定する。ここで、上記オーバーラップ量をサイドウォール２２のスペーサ長によって調整することができる。
【００８３】
その後は、前述した実施の形態１と同様にして、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの上面に、例えばコバルトシリサイド層１０を自己整合法により形成した後、半導体基板１の主面上に層間絶縁膜１１をＣＶＤ法により形成する。続いて層間絶縁膜１１にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。その後、層間絶縁膜１１上に第１層配線Ｍ１を形成することによって、メモリセルＭＣ２が略完成する。
【００８４】
図３０に、１０Ｋ回書き換えた後に、書込み状態で１時間高温保持した場合のメモリセルのしきい値電圧の変動量と、電荷蓄積層とソース領域とのオーバーラップ量との関係を示す。１０Ｋ回の書き換えは、前記図４に示した書込み条件および消去条件を採用しており、試料の作製方法および測定方法等は、前記図８の説明に記載したものと同様である。
【００８５】
図３０に示すように、電荷蓄積層とソース領域とのオーバーラップ量が４０ｎｍ未満の場合は、オーバーラップ量が小さくなるに従い、しきい値電圧の変動量が小さくなる。なお、電荷蓄積層とソース領域とのオーバーラップ量が４０ｎｍ以上の場合は、ＢＴＢＴ方式ではソース領域Ｓｒｍ上に正孔が到達しなくなるのでしきい値電圧の変動はほとんど変わらない。
【００８６】
前記図３０に示した書込み状態で高温保持した場合のメモリセルのしきい値電圧の変動から、例えばメモリゲート電極ＭＧとソース領域Ｓｒｍとのオーバーラップ量（Ｌｓｏ）を１０〜３０ｎｍ、電荷蓄積層ＣＳＬのエッチング量（Ｌｅｔ）を０ｎｍ、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を１０〜３０ｎｍとすると、サイドウォール２２のスペーサ長は２０〜４０ｎｍが適切な範囲と考えられる。
【００８７】
このように、本実施の形態２によれば、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの側壁に、例えば２０〜４０ｎｍ程度のスペーサ長を有するサイドウォール２２を形成して、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量を４０ｎｍ未満（望ましい範囲としては１０〜３０ｎｍ）とすることにより、書き込み状態でメモリセルＭＣ２を高温保持した場合のしきい値電圧の変動量を小さくすることができる。これにより、スプリットゲート型ＭＯＮＯＳメモリセルＭＣ２のデータ保持特性を向上させることができる。
【００８８】
（実施の形態３）
本実施の形態３では、メモリ用ｎＭＩＳのメモリゲート電極の実効チャネル長を調整することにより消去状態における室温保持特性を向上することのできるスプリットゲート型ＭＯＮＯＳメモリセルの一例を図３１〜図３５を用いて説明する。図３１および図３２は本実施の形態３によるスプリットゲート型ＭＯＮＯＳメモリセルの第１例の要部断面図、図３３および図３４は本実施の形態３によるスプリットゲート型ＭＯＮＯＳメモリセルの第２例の要部断面図、図３５は１０Ｋ回書き換えた後の消去状態におけるメモリセルの室温保持特性を示すグラフ図である。本実施の形態３であるスプリットゲート型ＭＯＮＯＳメモリセルのアレー構成および動作条件は、前述した実施の形態１と同一である。
【００８９】
まず、本実施の形態３によるスプリットゲート型ＭＯＮＯＳメモリセルの第１例の製造方法について図３１および図３２を用いて説明する。なお、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧを形成するまでの製造過程は、前述した実施の形態１のメモリセルＭＣ１（前記図１５）の製造過程と同様であるため、その説明を省略する。
【００９０】
前記図１５を用いて説明した製造過程に続いて、図３１に示すように、電荷蓄積層ＣＳＬとソース領域とのオーバーラップ量を調整するために、電荷蓄積層ＣＳＬを等方性のウエットエッチング法でサイドエッチングする。電荷蓄積層ＣＳＬのエッチング量（Ｌｅｔ）は３０〜５０ｎｍとする（前述した実施の形態１のメモリセルＭＣ１では２０〜４０ｎｍ）。続いて、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。ｎ−型の半導体領域２ａｓ，ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｓ，２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００９１】
次に、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ８０ｎｍ程度の絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれサイドウォール９を形成する。サイドウォール９のスペーサ長は、例えば６０ｎｍ程度である。
【００９２】
次に、サイドウォール９をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。
【００９３】
次に、図３２に示すように、半導体基板１に熱処理を施して、ソース領域Ｓｒｍをメモリゲート電極ＭＧ下に伸ばすことにより、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量およびメモリゲート電極ＭＧの実効チャネル長を決定する。例えば半導体基板１に１０５０℃のスパイクアニールを１０秒施すことにより、６０ｎｍ程度ソース領域Ｓｒｍを伸ばすことができる。
【００９４】
メモリゲート電極ＭＧとソース領域Ｓｒｍとのオーバーラップ量（Ｌｓｏ）を６０ｎｍ（前述した実施の形態１のメモリセルＭＣ１では５０ｎｍ）としても、前述したように、電荷蓄積層ＣＳＬのエッチング量（Ｌｅｔ）を３０〜５０ｎｍ（前述した実施の形態１のメモリセルＭＣ１では２０〜４０ｎｍ）としていることから、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を１０〜３０ｎｍと適切な範囲とした状態で、メモリゲート電極ＭＧの実効チャネル長（Ｌｃｈ）を短くすることができる。例えばメモリゲート電極ＭＧのゲート長（Ｌｇ）が８０ｎｍのメモリセルＭＣ２の場合は、メモリゲート電極ＭＧの実効チャネル長（Ｌｃｈ）を２０ｎｍ（前述した実施の形態１のメモリセルＭＣ１では３０ｎｍ）とすることができる。
【００９５】
その後は、前述した実施の形態１と同様にして、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの上面に、例えばコバルトシリサイド層１０を自己整合法により形成した後、半導体基板１の主面上に層間絶縁膜１１をＣＶＤ法により形成する。続いて層間絶縁膜１１にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。その後、層間絶縁膜１１上に第１層配線Ｍ１を形成することによって、メモリセルＭＣ３ａが略完成する。
【００９６】
次に、本実施の形態３によるスプリットゲート型ＭＯＮＯＳメモリセルの第２例の製造方法について図３３および図３４を用いて説明する。なお、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧを形成するまでの製造過程は、前述した実施の形態２のメモリセルＭＣ２（前記図２５）の製造過程と同様であるため、その説明を省略する。但し、メモリゲート電極ＭＧのゲート長は、前述した実施の形態２のメモリセルＭＣ２のゲート電極ＭＧよりも短く、例えば１０ｎｍ程度短く形成する。
【００９７】
前記図２５を用いて説明した製造過程に続いて、図３３に示すように、メモリゲート電極ＭＧの片側面のみにサイドウォール２２を形成する。続いて半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。ｎ−型の半導体領域２ａｓ，ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｓ，２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００９８】
次に、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ８０ｎｍ程度の絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれサイドウォール９を形成する。サイドウォール９のスペーサ長は、例えば６０ｎｍ程度である。
【００９９】
次に、サイドウォール９をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。
【０１００】
次に、図３４に示すように、半導体基板１に熱処理を施して、ソース領域Ｓｒｍをメモリゲート電極ＭＧ下に伸ばすことにより、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量およびメモリゲート電極の実効チャネル長を決定する。例えば半導体基板１に１０００℃のスパイクアニールを１０秒施すことにより、５０ｎｍ程度ソース領域Ｓｒｍを伸ばすことができる。これにより、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を１０〜３０ｎｍと適切な範囲とした状態で、メモリゲート電極ＭＧの実効チャネル長（Ｌｃｈ）を前述した実施の形態２のメモリセルＭＣ２のメモリゲート電極ＭＧのチャネル長（Ｌｃｈ）よりも、例えば１０ｎｍ程度短く形成することができる。
【０１０１】
その後は、前述した実施の形態１と同様にして、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの上面に、例えばコバルトシリサイド層１０を自己整合法により形成した後、半導体基板１の主面上に層間絶縁膜１１をＣＶＤ法により形成する。続いて層間絶縁膜１１にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。その後、層間絶縁膜１１上に第１層配線Ｍ１を形成することによって、メモリセルＭＣ３ｂが略完成する。
【０１０２】
図３５に、１０Ｋ回書き換えた後に、消去状態で１０００時間室温保持した場合のメモリセルのしきい値電圧の変動量と、メモリ用ｎＭＩＳのゲート電極の実効チャネル長との関係を示す。１０Ｋ回の書き換えは、前記図４に示した書込み条件および消去条件を採用しており、試料の作製方法および測定方法等は、前記図８の説明に記載したものと同様である。
【０１０３】
消去状態で室温保持した場合のメモリセルのしきい値電圧の変動を小さくするには、書き換えによって生じた半導体基板側の絶縁膜の欠陥を介して電荷蓄積層の正孔と結合する半導体基板中に存在する反転層の電子の量を少なくすればよい。そこで、メモリゲート電極の実効チャネル長を短くすることによって見かけ上の正孔の量を少なくし、半導体基板の主面に対して縦方向の電界を小さくする。これにより、正孔と結合する電子の量が少なくなり、メモリセルのしきい値電圧の変動を小さくすることができる。また、消去にはＢＴＢＴ方式を用いているので、しきい値電圧を決定する正孔は電荷蓄積層に局在して分布している。このため、図３５に示すように、実効チャネル長が３０ｎｍから２０ｎｍへ減少すると、急激にしきい値電圧が減少する。従って、メモリゲート電極の実効チャネル長は、例えば３０ｎｍ以下が適切な範囲と考えられる（他の条件によっては、この範囲に限定されないのはもとよりである）。また、量産に適した範囲としては２０ｎｍ以下が考えられる。
【０１０４】
このように、本実施の形態３によれば、前述した実施の形態１，２と同様にして、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量を４０ｎｍ未満（望ましい範囲としては１０〜３０ｎｍ）とすることに加えて、さらにメモリゲート電極ＭＧの実効チャネル長（Ｌｃｈ）を３０ｎｍ以下（望ましい範囲としては２０ｎｍ以下）として、半導体基板１の主面に垂直の方向の電界を弱め、電子と正孔との結合を起こりにくくすることにより、書き込み状態でメモリセルＭＣ３ａ，ＭＣ３ｂを高温保持した場合のしきい値電圧の変動量および消去状態でメモリセルを室温保持した場合のしきい値電圧の変動量を小さくすることができる。これにより、スプリットゲート型ＭＯＮＯＳメモリセルＭＣ３ａ，ＭＣ３ｂのデータ保持特性を向上させることができる。
【０１０５】
（実施の形態４）
本実施の形態４によるＮＲＯＭメモリセルの構造の一例を図３６〜図４３を用いて説明する。ＮＲＯＭメモリセルにおいても、スプリットゲート型ＭＯＮＯＳメモリセルと同様に、書込み状態にした高温保持特性においては、メモリセルのしきい値電圧が保持時間の経過と共に徐々に減少し、消去状態にした室温保持特性においては、メモリセルのしきい値電圧が保持時間の経過と共に徐々に増加するという課題がある。本実施の形態４では、前述した実施の形態１，２のスプリットゲート型ＭＯＮＯＳメモリセルにおいて説明した電荷蓄積層とソース領域とのオーバーラップ量の制御方法をＮＲＯＭメモリセルに適用した。図３６〜図４０は本実施の形態４によるＮＲＯＭメモリセルの第１例の要部断面図、図４１は書込み、消去および読み出し時におけるメモリセルの各部位への電圧の印加条件の一例をまとめた表、図４２および図４３は本実施の形態４によるＮＲＯＭメモリセルの第２例の要部断面図である。
【０１０６】
本実施の形態４によるＮＲＯＭＭＯＳメモリセルの第１例の製造方法について図３６〜図４０を用いて説明する。
【０１０７】
まず、図３６に示すように、例えば１〜１０Ω・ｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）４１を準備する。続いて半導体基板１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。続いて半導体基板４１の所定部分にｐ型の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、例えば１×１０１７ｃｍ−３程度の不純物濃度を有するｐウェル４２を形成する。
【０１０８】
次に、半導体基板４１に対して酸化処理を施すことにより、半導体基板４１の主面に、例えば酸化シリコン膜からなる厚さ４ｎｍ程度の絶縁膜４３ｂを形成する。続いて、絶縁膜４３ｂ上に、例えば窒化シリコン膜からなる厚さ６ｎｍ程度の電荷蓄積層ＣＳＬ１をＣＶＤ法により堆積し、さらにこの電荷蓄積層ＣＳＬ１上に、例えば酸素を含む窒化シリコン膜からなる厚さ５ｎｍ程度の電荷蓄積層ＣＳＬ２を堆積する。一般に窒化シリコン膜を形成するＣＶＤ法では、ＳｉＨ２Ｃｌ２とＮＨ３とを原料ガスとして用いるが、この原料ガスに酸化剤（例えばＮ２Ｏ）を添加し、ＮＨ３流量を制御することにより、所定濃度の酸素を含有した窒化シリコン膜を形成することができる。酸素を含有させることにより窒化シリコン膜のバンドギャップを大きくすることができる。上記酸素を含む窒化シリコン膜からなる電荷蓄積層ＣＳＬ２では、酸素と窒素との組成比を１：１としている。
【０１０９】
次に、電荷蓄積層ＣＳＬ２上に、例えば酸化膜からなる厚さ１ｎｍ程度の絶縁膜４３ｔを形成する。この絶縁膜４３ｔの形成では、ＩＳＳＧ（In-Site Steam Generation）酸化法を用いる。ＩＳＳＧ酸化法では、酸化により電荷蓄積層ＣＳＬ２の膜厚が減少するため、電荷蓄積層ＣＳＬ２を堆積する際には、予めこの酸化による膜厚の減少分を考慮して電荷蓄積層ＣＳＬ２の堆積膜厚を設定する必要がある。これにより、絶縁膜４３ｂ、電荷蓄積層ＣＳＬ１，ＣＳＬ２、絶縁膜４３ｔからなる積層絶縁膜が形成される。
【０１１０】
次に、図３７に示すように、絶縁膜４３ｔ上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる導体膜を堆積する。この導体膜はＣＶＤ法により形成され、その厚さは、例えば１５０ｎｍ程度を例示することができる。続いてレジストパターンをマスクとして導体膜を加工し、ゲート電極４４を形成し、さらに、ゲート電極４４と半導体基板４１との間の絶縁膜４３ｂ，４３ｔおよび電荷蓄積層ＣＳＬ１，ＣＳＬ２を残して、その他の領域の絶縁膜４３ｂ，４３ｔおよび電荷蓄積層ＣＳＬ１，ＣＳＬ２を選択的に除去する。
【０１１１】
次に、図３８に示すように、電荷蓄積層ＣＳＬ１，ＣＳＬ２とソース領域とのオーバーラップ量を調整するために、電荷蓄積層ＣＳＬ１，ＣＳＬ２を等方性のウエットエッチング法でサイドエッチングする。例えば電荷蓄積層ＣＳＬ１，ＣＳＬ２は１６０℃程度の熱リン酸を用いてエッチングすることができ、エッチング量はエッチング時間によって制御される。
【０１１２】
次に、図３９に示すように、ゲート電極４４をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域をゲート電極４４に対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば４０ｋｅＶ程度、ドーズ量は、例えば２×１０１５ｃｍ−２程度である。その後、例えば９５０℃程度の温度で６０秒の熱処理を施すことにより、イオン注入したｎ型不純物を活性化することにより、ソース・ドレイン領域４５を形成する。
【０１１３】
次に、図４０に示すように、半導体基板４１の主面上に層間絶縁膜４６をＣＶＤ法により形成する。続いて層間絶縁膜４６にコンタクトホール４７を形成した後、コンタクトホール４７内にプラグ４８を形成する。その後、層間絶縁膜４６上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線Ｍ１を形成することによって、メモリセルＭＣ４ａが略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。
【０１１４】
図４１に、書込み、消去および読み出し時におけるＮＲＯＭメモリセルのソース・ドレイン領域に印加する電圧Ｖｓ，Ｖｄ、ゲート電極に印加する電圧Ｖｍｇおよび半導体基板に印加する電圧Ｖｓｕｂをまとめる。なお、図４１に示した各電圧は印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
【０１１５】
図４１に示した各電圧の印加条件で、メモリセルＭＣ４ａに対して、ＳＳＩ方式による書込みおよびＢＴＢＴ方式による消去を行なったところ、メモリセルＭＣ４ａのしきい値電圧の変動が、電荷蓄積層ＣＳＬ１，ＣＳＬ２とソース・ドレイン領域４５とのオーバーラップ量が４０ｎｍよりも大きいメモリセルのしきい値電圧の変動よりも小さく抑えることができた。
【０１１６】
次に、本実施の形態４によるＮＲＯＭメモリセルの第２例の製造方法について図４２および図４３を用いて説明する。なお、ゲート電極４４を形成するまでの製造過程は、前述したメモリセルＭＣ４ａ（前記図３７）の製造過程と同様であるため、その説明を省略する。
【０１１７】
前記図３７を用いて説明した製造過程に続いて、図４２に示すように、半導体基板４１の主面上に、例えば酸化シリコン膜からなる厚さ２０ｎｍ程度の絶縁膜をＣＶＤ法により堆積する。続いてこの絶縁膜を異方性のドライエッチング法でエッチバックすることにより、ゲート電極４４の側面にサイドウォール４９を形成する。サイドウォール４９のスペーサ長は、例えば２０ｎｍ程度である。
【０１１８】
次に、ゲート電極４４をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板４１の主面にｎ＋型の半導体領域をゲート電極４４に対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば４０ｋｅＶ程度、ドーズ量は、例えば２×１０１５ｃｍ−２程度である。その後、例えば９５０℃程度の温度で６０秒の熱処理を施すことにより、イオン注入したｎ型不純物を活性化することにより、ソース・ドレイン領域４５を形成する。
【０１１９】
次に、図４３に示すように、半導体基板４１の主面上に層間絶縁膜４６をＣＶＤ法により形成する。続いて層間絶縁膜４６にコンタクトホール４７を形成した後、コンタクトホール４７内にプラグ４８を形成する。その後、層間絶縁膜４６上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線Ｍ１を形成することによって、メモリセルＭＣ４ｂが略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。
【０１２０】
前記図４１に示した各電圧の印加条件で、メモリセルＭＣ４ｂに対して、ＳＳＩ方式による書込みおよびＢＴＢＴ方式による消去を行なったところ、メモリセルＭＣ４ａと同様に、メモリセルＭＣ４ｂのしきい値電圧の変動が、電荷蓄積層とソース・ドレイン領域とのオーバーラップ量が４０ｎｍよりも大きいメモリセルのしきい値電圧の変動よりも小さく抑えることができた。
【０１２１】
このように、本実施の形態４によれば、ゲート電極４４と半導体基板１との間に介在する電荷蓄積層ＣＳＬ１，ＣＳＬ２を、ゲート電極４４のゲート長または電荷蓄積層ＣＳＬ１，ＣＳＬ２の上下に位置する絶縁膜４３ｂ，４３ｔよりも短く形成する、またはゲート電極４４の側壁に、例えば２０〜４０ｎｍ程度のスペーサ長を有するサイドウォール４９を形成して、電荷蓄積層ＣＳＬ１，ＣＳＬ２とソース領域Ｓｒｍとのオーバーラップ量を４０ｎｍ未満（望ましい範囲としては１０〜３０ｎｍ）とすることにより、書き込み状態でメモリセルＭＣ４ａ，ＭＣ４ｂを高温保持した場合のしきい値電圧の変動量および消去状態でメモリセルＭＣ４ａ，ＭＣ４ｂを室温保持した場合のしきい値電圧の変動量を小さくすることができる。これにより、ＮＲＯＭメモリセルＭＣ４ａ，ＭＣ４ｂのデータ保持特性を向上させることができる。
【０１２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２３】
本発明は、窒化膜のような絶縁膜に電荷を蓄える不揮発性メモリセルを有する半導体記憶装置に適用することができる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルを用いたアレー構成図である。
【図２】本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルを示す平面レイアウト図である。
【図３】本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルのチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの要部断面図である。
【図４】本発明の実施の形態１による書込み、消去および読み出し時におけるスプリットゲート型ＭＯＮＯＳメモリセルの各部位への電圧の印加条件の一例をまとめた表である。
【図５】本発明の実施の形態１による書込み方法を説明するためのスプリットゲート型ＭＯＮＯＳメモリセルの要部断面図である。
【図６】本発明の実施の形態１による消去方法を説明するためのスプリットゲート型ＭＯＮＯＳメモリセルの要部断面図である。
【図７】本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの一部を拡大した要部断面図である。
【図８】本発明の実施の形態１による１０Ｋ回書き換えた後の書き込み状態におけるスプリットゲート型ＭＯＮＯＳメモリセルの高温保持特性を示すグラフ図である。
【図９】本発明の実施の形態１による１０Ｋ回書き換えた後のスプリットゲート型ＭＯＮＯＳメモリセルの室温消去特性を示すグラフ図である。
【図１０】本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの製造工程中の要部断面図である。
【図１１】図１０に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図１２】図１１に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図１３】図１２に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図１４】図１３に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図１５】図１４に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図１６】図１５に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図１７】本発明の実施の形態１による電荷蓄積層のエッチング量とエッチング時間との関係を示すグラフ図である。
【図１８】図１６に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図１９】図１８に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図２０】図１９に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図２１】図２０に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図２２】図２１に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図２３】図２２に続くメモリセルの製造工程中の図１０と同じ箇所の要部断面図である。
【図２４】本発明の実施の形態２によるスプリットゲート型ＭＯＮＯＳメモリセルの製造工程中の要部断面図である。
【図２５】図２４に続くメモリセルの製造工程中の図２４と同じ箇所の要部断面図である。
【図２６】図２５に続くメモリセルの製造工程中の図２４と同じ箇所の要部断面図である。
【図２７】図２６に続くメモリセルの製造工程中の図２４と同じ箇所の要部断面図である。
【図２８】図２７に続くメモリセルの製造工程中の図２４と同じ箇所の要部断面図である。
【図２９】図２８に続くメモリセルの製造工程中の図２４と同じ箇所の要部断面図である。
【図３０】本発明の実施の形態２による１０Ｋ回書き換えた後の書き込み状態におけるメモリセルの高温保持特性を示すグラフ図である。
【図３１】本発明の実施の形態３によるスプリットゲート型ＭＯＮＯＳメモリセルの第１例の製造工程中の要部断面図である。
【図３２】図３１に続くメモリセルの製造工程中の図３１と同じ箇所の要部断面図である。
【図３３】本発明の実施の形態３によるスプリットゲート型ＭＯＮＯＳメモリセルの第２例の製造工程中の要部断面図である。
【図３４】図３３に続くメモリセルの製造工程中の図３３と同じ箇所の要部断面図である。
【図３５】本発明の実施の形態３による１０Ｋ回書き換えた後の消去状態におけるメモリセルの室温保持特性を示すグラフ図である。
【図３６】本発明の実施の形態４によるＮＲＯＭメモリセルの第１例の製造工程中の要部断面図である。
【図３７】図３６に続くメモリセルの製造工程中の図３６と同じ箇所の要部断面図である。
【図３８】図３７に続くメモリセルの製造工程中の図３６と同じ箇所の要部断面図である。
【図３９】図３８に続くメモリセルの製造工程中の図３６と同じ箇所の要部断面図である。
【図４０】図３９に続くメモリセルの製造工程中の図３６と同じ箇所の要部断面図である。
【図４１】本発明の実施の形態４による書込み、消去および読み出し時におけるＮＲＯＭメモリセルの各部位への電圧の印加条件の一例をまとめた表である。
【図４２】本発明の実施の形態４によるＮＲＯＭメモリセルの第２例の製造工程中の要部断面図である。
【図４３】図４２に続くメモリセルの製造工程中の図４２と同じ箇所の要部断面図である。
【図４４】書込みをＳＳＩ方式、消去をＢＴＢＴ方式で行い、１０Ｋ回書き換えた後の書込み状態におけるメモリセルの高温保持特性の一例を示すグラフ図である。
【図４５】各々の保持電圧をメモリゲート電極に印加して１時間高温保持した後のしきい値電圧の変動量を、０Ｖの保持電圧をメモリゲート電極に印加して１時間保持した後のしきい値電圧の変動量との相対比で示すグラフ図である。
【図４６】書込みをＳＳＩ方式、消去をＢＴＢＴ方式で行い、１０Ｋ回書き換えた後の消去状態におけるメモリセルの室温保持特性の一例を示すグラフ図である。
【符号の説明】
【０１２５】
１  半導体基板
２ａｄ，２ａｓ，２ｂ  半導体領域
３  シリサイド層
４  ゲート絶縁膜
５  半導体領域
６ｂ，６ｔ  絶縁膜
７  半導体領域
８  サイドウォール
８ａ  第２導体膜
９  サイドウォール
１０  コバルトシリサイド層
１１  層間絶縁膜
１１ａ  窒化シリコン膜
１１ｂ  酸化シリコン膜
２１  絶縁膜
２２  サイドウォール
４１  半導体基板
４２  ｐウェル
４３ｂ，４３ｔ  絶縁膜
４４  ゲート電極
４５  ソース・ドレイン領域
４６  層間絶縁膜
４７  コンタクトホール
４８  プラグ
４９  サイドウォール
ＢＬ１，ＢＬ２  ビット線
ＣＧ  選択ゲート電極
ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４  ワード線
ＣＮＴ  コンタクトホール
ＣＳＬ，ＣＳＬ１，ＣＳＬ２  電荷蓄積層
Ｄｒｍ  ドレイン領域
ＭＣ  単位メモリセル
ＭＣ１，ＭＣ２，ＭＣ３ａ，ＭＣ３ｂ，ＭＣ４ａ，ＭＣ４ｂ  メモリセル
ＭＧ  メモリゲート電極
ＭＧ１，ＭＧ２  ワード線
ＮＷ  埋め込みｎウェル
ＰＬＧ  プラグ
ＰＷ  ｐウェル
Ｑｎｃ  選択用ｎＭＩＳ
Ｑｎｍ  メモリ用ｎＭＩＳ
ＳＧＩ  素子分離部
ＳＬ１，ＳＬ２  ソース線
Ｓｒｍ  ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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