(57)【特許請求の範囲】
【請求項１】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、複数段のゲートよりなり、
前記複数段のゲートは、少なくとも、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する前段のゲートと、
前記前段のゲートの後段において、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ隣接して配置され、前記前段のゲートの読み出し制御により読み出された電子を前記複数の電荷蓄積部のそれぞれに分配する制御を行う複数の後段のゲートと
を備え、
前記前段のゲートには、前記前段のゲートの閾値電位たる第１の電圧と、正の電位たる第２の電圧とが印加され、
前記複数の後段のゲートには、前記第１の電圧と、前記第２の電圧に比べて十分に正であり、かつ、電源電圧に比べて十分に負である電圧たる第３の電圧とが印加され、
前記第１の電圧と前記第２の電圧と前記第３の電圧と前記電源電圧との間の電圧差が前記前段のゲートや前記複数の後段のゲートの閾値電圧のバラツキより十分に大きくなるように設定される
ことを特徴とする固体撮像素子の画像構造。
【請求項２】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、２段のゲートよりなり、
前記２段のゲートは、
前記フォトダイオードに隣接して配置された第１段のゲートと、
前記第１段のゲートの前記複数の電荷蓄積部において、前記第１段のゲートとの間の距離を０．１〜０．５μｍ開けて隣接してそれぞれ配置されるとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置された複数の第２段のゲートとであって、
前記第１段のゲートは、前記第１段のゲートの閾値電位たる第１の電圧と、正の電位たる第２の電圧とが印加されて、前記フォトダイオードで発生した電子の読み出しを制御し、
前記複数の第２段のゲートは、前記第１の電圧と、前記第２の電圧に比べて十分に正であり、かつ、電源電圧に比べて十分に負である電圧たる第３の電圧とが印加されて、前記第１段のゲートの読み出し制御により読み出された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行い、
前記第１の電圧と前記第２の電圧と前記第３の電圧と前記電源電圧との間の電圧差が前記第１段のゲートや前記複数の第２段のゲートの閾値のバラツキより十分に大きくなるように設定される
ことを特徴とする固体撮像素子の画像構造。
【請求項３】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、
前記フォトダイオードに隣接して配置された第１段のゲートと、
前記第１段のゲートと前記複数の電荷蓄積部との間に、前記第１段のゲートとの間の距離を０．１〜０．５μｍ開けて隣接して配置された第２段のゲートと、
前記第２段のゲートの前記複数の電荷蓄積部側において、前記第２段のゲートとの間の距離を０．１〜０．５μｍ開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置された複数の第３段のゲートと
の３段のゲートよりなり、
前記第１段のゲートは、前記第１段のゲートの閾値電位たる第１の電圧と、正の電位たる第２の電圧とが印加されて、前記フォトダイオードで発生した電子の読み出しを制御し、
前記第２段のゲートは、前記第１の電圧と電源電圧とが印加されて、前記第１段のゲートの読み出し制御により読み出された電子の前記複数の第３段のゲートへの移動を制御し、
前記第３段のゲートは、前記第１の電圧と、前記第２の電圧に比べて十分に正であり、かつ、前記電源電圧に比べて十分に負である電圧たる第３の電圧とが印加されて、前記第２段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行い、
前記第１の電圧と前記第２の電圧と前記第３の電圧と前記電源電圧との間の電圧差が、前記第１段のゲートや前記第２段のゲートや前記複数の前記第３段のゲートの閾値電圧のバラツキより十分に大きくなるように設定される
ことを特徴とする固体撮像素子の画像構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の画素構造に関し、さらに詳細には、対象物へ照射した光の反射光を受光することにより光飛行時間計測法（ＴＯＦ：Ｔｉｍｅ  ｏｆ  ｆｌｉｇｈｔ）を用いて光飛行時間を測定し、当該光飛行時間に基づいて当該対象物までの距離を測定する光飛行時間型距離センサや当該対象物の３次元画像を得るイメージセンサなどとして利用することができる固体撮像素子を構成する画素の改良に関し、特に、複数の電荷蓄積部を備え、飛来する光で生じた光電子を光の飛来するタイミングで弁別して当該複数の電荷蓄積部に振分け蓄積する固体撮像素子のような、未知の背景光照明下で使用することのできる電荷振り分け方式を採用した固体撮像素子の画素として用いることのできる固体撮像素子の画素構造に関する。
【背景技術】
【０００２】
一般に、対象物にパルスあるいは高周波で強度変調した照明光を照射し、対象物からの反射光が撮像素子へ到達するまでの光飛行時間を計測して距離を求める、所謂、光飛行時間計測法（ＴＯＦ：Ｔｉｍｅ  ｏｆ  ｆｌｉｇｈｔ）が知られている。
【０００３】
こうした光飛行時間計測法に用いる撮像素子として利用することのできる固体撮像素子としては、例えば、光電変換部と複数の電荷蓄積部とを備え、飛来する光により光電変換部で発生した電子を光の飛来するタイミングで弁別し、当該弁別した電子を当該複数の電荷蓄積部に振分けて蓄積するようにした電荷振り分け方式を採用したものがある。
【０００４】
ところで、上記した電荷振り分け方式を採用した固体撮像素子によれば、従来、複数の電荷蓄積部に光電変換部で発生した電子を光の飛来タイミングに応じて分配する処理は、半導体表面の酸化膜の直上に設置したゲート電極に高周波のパルス電圧を印加することにより実現していた。
【０００５】
しかしながら、上記したゲート電極近傍の半導体基板にドープする不純物濃度のバラツキや上記したゲート電極の物理的な形状の不安定性、あるいは酸化膜のダメージやその厚みのバラツキなどの複合的な理由によって、各ゲート電極が同じ構造を備え、かつ、それぞれのゲート電極に同じ電圧を印加したとしても、一般に、それぞれのゲート電極直下の半導体基板に形成される電子の通過路（チャンネル）は全く同一とはならない恐れがあり、ゲート電極直下に形成されるチャンネルがそれぞれのゲート間で異なって形成されてバラツキを生ずる恐れがある。
【０００６】
こうした各ゲート電極直下に形成されるチャンネルにバラツキを生じると、複数の電荷蓄積部に同じ条件で分配されるべき電子が閾値の低いゲート電極に隣接した電荷蓄積部に偏ってしまい、光電変換部で発生した電子を電荷蓄積部に正しく分配することができなくなってしまうという問題点が指摘されていた。
【０００７】
従来、上記した光電変換部で発生した電子の分配に関する問題点を解決するために、例えば、特許文献１として提示する特開２００５−２３５８９３号公報に開示されているように、光電変換部にフォトゲート構造を採用し、これにより電荷の残留を排除してゲートの閾値のバラツキを越えるポテンシャル差を発生させる手法が提案されている。
【０００８】
しかしながら、フォトゲートの光電変換効率は、長波長の光に対しては低いことが知られており、このため上記した光電変換部にフォトゲート構造を採用した固体撮像素子では、各種用途への応用に大きな障害あるという新たな問題点を招来するものであった。
【０００９】
【特許文献１】特開２００５−２３５８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、従来の技術の有する上記したような種々の問題点に鑑みてなされたものであり、その目的とするところは、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造を提供しようとするものである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、電子を分配するためのゲートを多段に構成することにより電子の振り分け性能を向上させ、光飛行時間計測法などに用いる固体撮像素子の画素として利用することができるようにしたものであり、より詳細には、閾値のバラツキが光電変換部で発生した電子の分配に影響することが問題となる複数の電荷蓄積部に隣接するゲートの構造を変更することによって、閾値のバラツキが電子の振り分け能力に影響を及ぼさないようにしたものである。
【００１２】
即ち、本発明は、フォトダイオードの読み出し制御を行う前段のゲートと、この前段のゲートの後段に位置して電荷蓄積部へ電子を分配する制御を行う後段のゲートとを設け、前段のゲートにより電荷蓄積部へ電子を分配する制御を行う後段のゲートが持つ閾値バラツキを越えるポテンシャルの差を与えることで、電子を分配を行う後段のゲートの閾値バラツキが、電荷蓄積部への電子の分配に影響を及ぼさないようにしたものである。
【００１３】
また、本発明のうち請求項１に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、複数段のゲートよりなり、上記複数段のゲートは、少なくとも、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する前段のゲートと、上記前段のゲートの後段において、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ隣接して配置され、上記前段のゲートの読み出し制御により読み出された電子を上記複数の電荷蓄積部のそれぞれに分配する制御を行う複数の後段のゲートとを備え、上記前段のゲートには、上記前段のゲートの閾値電位たる第１の電圧と、正の電位たる第２の電圧とが印加され、上記複数の後段のゲートには、上記第１の電圧と、上記第２の電圧に比べて十分に正であり、かつ、電源電圧に比べて十分に負である電圧たる第３の電圧とが印加され、上記第１の電圧と上記第２の電圧と上記第３の電圧と上記電源電圧との間の電圧差が上記前段のゲートや上記複数の後段のゲートの閾値電圧のバラツキより十分に大きくなるように設定されるようにしたものである。
【００１４】
また、本発明のうち請求項２に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、２段のゲートよりなり、上記２段のゲートは、上記フォトダイオードに隣接して配置された第１段のゲートと、上記第１段のゲートの上記複数の電荷蓄積部において、上記第１段のゲートとの間の距離を０．１〜０．５μｍ開けて隣接してそれぞれ配置されるとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置された複数の第２段のゲートとであって、上記第１段のゲートは、上記第１段のゲートの閾値電位たる第１の電圧と、正の電位たる第２の電圧とが印加されて、上記フォトダイオードで発生した電子の読み出しを制御し、上記複数の第２段のゲートは、上記第１の電圧と、上記第２の電圧に比べて十分に正であり、かつ、電源電圧に比べて十分に負である電圧たる第３の電圧とが印加されて、上記第１段のゲートの読み出し制御により読み出された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行い、上記第１の電圧と上記第２の電圧と上記第３の電圧と上記電源電圧との間の電圧差が上記第１段のゲートや上記複数の第２段のゲートの閾値のバラツキより十分に大きくなるように設定されるようにしたものである。
【００１５】
また、本発明のうち請求項３に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、上記フォトダイオードに隣接して配置された第１段のゲートと、上記第１段のゲートと上記複数の電荷蓄積部との間に、上記第１段のゲートとの間の距離を０．１〜０．５μｍ開けて隣接して配置された第２段のゲートと、上記第２段のゲートの上記複数の電荷蓄積部側において、上記第２段のゲートとの間の距離を０．１〜０．５μｍ開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置された複数の第３段のゲートとの３段のゲートよりなり、上記第１段のゲートは、上記第１段のゲートの閾値電位たる第１の電圧と、正の電位たる第２の電圧とが印加されて、上記フォトダイオードで発生した電子の読み出しを制御し、上記第２段のゲートは、上記第１の電圧と電源電圧とが印加されて、上記第１段のゲートの読み出し制御により読み出された電子の上記複数の第３段のゲートへの移動を制御し、上記第３段のゲートは、上記第１の電圧と、上記第２の電圧に比べて十分に正であり、かつ、上記電源電圧に比べて十分に負である電圧たる第３の電圧とが印加されて、上記第２段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行い、上記第１の電圧と上記第２の電圧と上記第３の電圧と上記電源電圧との間の電圧差が、上記第１段のゲートや上記第２段のゲートや上記複数の上記第３段のゲートの閾値電圧のバラツキより十分に大きくなるように設定されるようにしたものである。
【発明の効果】
【００１６】
本発明は、以上説明したように構成されているので、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下、添付の図面を参照しながら、本発明による固体撮像素子の画素構造の実施の形態の一例を詳細に説明するものとする。
【００１８】
１．第１の実施の形態（２段のゲート構造）
（１）構成
図１（ａ）には、本発明の第１の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図が示されており、また、図１（ｂ）には、図１（ａ）のＡ−Ａ線による断面を模式的に表した断面構成説明図が示されている。
【００１９】
この図１に示す本発明による画素構造１０と従来の画素構造とを比較すると、本発明による画素構造１０は、光を受光して光電変換により電子を発生するフォトダイオード（光ダイオード：ＰＤ）１３の読み出し制御を行う第１段目のゲート（前段のゲート）たる転送ゲート（ＴＧ）１４と、転送ゲート（ＴＧ）１４の後段に位置して電荷蓄積部（ＦＤ）（画素構造１０においては、電荷蓄積部（ＦＤ）として第１電荷蓄積部（ＦＤ１）１７と第２電荷蓄積部（ＦＤ２）１８との２個の電荷蓄積部（ＦＤ）が設けられている。）へ電子を分配する制御を行う第２段目のゲート（後段のゲート）たる分配ゲート（ＤＧ）（画素構造１０においては、分配ゲート（ＤＧ）として第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６との２個の分配ゲート（ＤＧ）が設けられている。）とが、隣接して配設されている点において、従来の画素構造と異なっている。
【００２０】
即ち、画素構造１０において広い面積を占めるフォトダイオード１３と第１段目のゲートたる転送ゲート１４とは隣接して配置され、転送ゲート１４に隣接して複数個（この実施の形態においては２個である。）の第２段目のゲートたる第１分配ゲート１５および第２分配ゲート１６が隣接して配置され、第１分配ゲート１５および第２分配ゲート１６にそれぞれ隣接して各分配ゲートに対応する複数個（この実施の形態においては分配ゲートが２個であるので２個となる。）の第１電荷蓄積部１７および第２電荷蓄積部１８が配置されている。
【００２１】
ここで、第１段目のゲートたる転送ゲート１４と当該転送ゲート１４に隣接した複数個の第２段目のゲートたる第１分配ゲート１５および第２分配ゲート１６との間のそれぞれの隙間ｇ１は小さいほど良いものであり、例えば、これらのゲートが同層のポリシリコン層に形成されるゲートである場合には、隙間ｇ１は製造ルールで制約される最小値、例えば、０．２μｍ程度とすることが好ましい。
【００２２】
一方、これらのゲートが異なるポリシリコン層に形成されるゲートである場合には、異なるポリシリコン層間の界面による最小隙間は隙間ｇ１の条件を自動的に満足する。図１１に示すように、転送ゲート１４と第１分配ゲート１５および第２分配ゲート１６とが若干オーバーラップする領域を有するように構成することができる。
【００２３】
また、上記したフォトダイオード１３、転送ゲート１４、第１分配ゲート１５、第２分配ゲート１６および第１電荷蓄積部１７および第２電荷蓄積部１８の各要素の周囲は、分離溝（ＳＴＩ）１２により基板（ＳＵＢ）１１から分離されている。
【００２４】
次に、図１（ｂ）を参照しながら、基板１１としてＰ型半導体基板を用いて、このＰ型半導体基板よりなる基板１１上に、上記した画素構造の素子を構成する場合について説明する。
【００２５】
即ち、この場合には、フォトダイード１３は中濃度のＮ型ドープにより形成されるが、イオン打ち込み深さを厚めにすることで、長波長側の感度を拡張するように形成する。
【００２６】
また、第１電荷蓄積部１７および第２電荷蓄積部１８は、高濃度のＮ型ドープで形成するドレインである。
【００２７】
ここで、一般的に、これらのＮ型ドープは、基板１１上に酸化膜（ＳＯＸ）１９とポリシリコンの転送ゲート１４、第１分配ゲート１５および第２分配ゲート１６とを形成後にイオン注入する、所謂、セルフ・アライン法にて形成することができる。
【００２８】
このとき、転送ゲート１４と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間がそれぞれＮ型ドープされないように、当該隙間をマスクする必要がある。
【００２９】
その結果として、転送ゲート１４と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間は、Ｐ型半導体基板そのままの状態、すなわち、ネイティブチャンネルとなるように形成されることになる。
【００３０】
ここで、転送ゲート１４と第１分配ゲート１５と第２分配ゲート１６とのそれぞれの間の隙間をネイティブチャンネルにする理由は、以下の通りである。
【００３１】
即ち、本発明においては、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成される必要があるが、その最も簡単な方法がネイティブチャンネルにすることだからである。しかしながら、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成されるのであれば、各ゲート間の隙間に適切な不純物がドープされるようにしてもよいことは勿論である。
【００３２】
なお、フォトダイオード１３、転送ゲート１４、第１分配ゲート１５、第２分配ゲート１６、第１電荷蓄積部１７および第２電荷蓄積部１８の各要素は、図１（ａ）（ｂ）を参照しながら上記において説明したように、一般にはＰ型半導体基板に形成されるものであるが、Ｐ型半導体基板に限られるものではなく、Ｐウェル上に形成するようにしてもよいことは勿論である。
【００３３】
また、基板１１としてＮ型半導体基板を用いるとともに、上記において説明した各要素のＰ型とＮ型とを全て反転し、Ｎ型半導体基板上に各要素を形成するようにしてもよいことは勿論であり、また、同様に、各要素をＮウェル上に形成するようにしてもよいことは勿論である。
【００３４】
なお、素子の大きさは目的や用途に応じて適宜の大きさを任意に選択することができるものであるが、画素１０全体の大きさは、１辺の長さＬが１０μｍ乃至５０μｍ程度の正方形、即ち、１０μｍ角程度乃至５０μｍ角程度が実用的である。
【００３５】
また、各ゲートのゲート長は、基板不純物濃度と酸化膜厚、印加電圧によるチャンネル形成の適合性から最適化すべきであるが、例えば、０．５μｍ〜１．０μｍ程度が妥当である。
【００３６】
（２）動作
（２−１）ポテンシャルの説明
図２（ａ）には、図２（ｂ）（ｃ）（ｄ）（ｅ）の理解を容易にするために図１（ｂ）と同一の図面が示されており、また、図２（ｂ）（ｃ）（ｄ）（ｅ）には、転送ゲート１４と第１分配ゲート１５ならびに第２分配ゲート１６とに電圧を印加したときの半導体中のポテンシャルを図２（ａ）に示す断面説明図における各要素に対応させて模式的に表した説明図が示されている。
【００３７】
なお、図２（ｂ）（ｃ）（ｄ）（ｅ）におけるポテンシャルの直上に図示された四角形の図形は、転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）（後述するように、第１分配ゲート１５または第２分配ゲート１６のいずれか一方を意味する。）とをそれぞれ示し、当該四角形が白抜きの状態は基板電位Ｖｓｓに近い電位（なお、「基板電位Ｖｓｓに近い電位」については後述する。）を与えていることを示し、一方、当該四角形が黒で塗りつぶされた状態は正の電位が印加されていることを示している。
【００３８】
まず、初期条件として第１電荷蓄積部１７および第２電荷蓄積部１８を電源電圧Ｖｄｄにリセットするとともにフォトダイオード１３を電圧Ｖｔｇにリセットし、この状態を初期状態とすると、各ゲートへの電圧印加によって図２（ｂ）（ｃ）（ｄ）（ｅ）に示す４つの状態が得られる。
【００３９】
ここで、この説明おいて用いる電源電圧Ｖｄｄ、電圧Ｖｔｇならびに電圧Ｖｄｇの最適値は半導体の諸特性によって決定されるべきものではあるが、例えば、基板電位Ｖｓｓを基準とするならば、電源電圧Ｖｄｄを概ね３．３Ｖ程度とし、電圧Ｖｔｇを概ね１．０Ｖ程度とし、電圧Ｖｄｇを概ね１．５Ｖ程度とすることが好ましい。
【００４０】
なお、上記した「基板電位Ｖｓｓに近い電位」とは、基板電位Ｖｓｓよりも僅かに負の電圧であり、チャンネルの不純物濃度などに依存する転送ゲート１４の閾値電位であるが、例えば、−０．３Ｖ程度であって、転送ゲート１４の直下に基板電位Ｖｓｓのポテンシャルを形成する電圧を意味するものである。以下、「基板電位Ｖｓｓに近い電位」の意味については、同内容を意味するものとする。
【００４１】
また、画素構造１０には分配ゲート（ＤＧ）と電荷蓄積部（ＦＤ）とはそれぞれ複数個（具体的には、第１分配ゲート１５と第２分配ゲート１６とが設けられているとともに、第１電荷蓄積部１７と第２電荷蓄積部１８とが設けられており、分配ゲート（ＤＧ）と電荷蓄積部（ＦＤ）とはそれぞれ２個ずつ設けられている。）存在するので、状態の場合の数は分配ゲート（ＤＧ）と電荷蓄積部（ＦＤ）との個数に応じて増加することになるが、以下の説明においては本発明の理解を容易にするために、注目する分配ゲート（ＤＧ）のみ、例えば、第１分配ゲート１５のみが変化し、他の分配ゲート（例えば、第２分配ゲート１６である。）は基板電位Ｖｓｓに近い電位に固定されているものと仮定する。
【００４２】
即ち、以下の（２−１−１）乃至（２−１−４）に示す状態１乃至状態４の説明における分配ゲート（ＤＧ）と電荷蓄積部（ＦＤ）とは、第１分配ゲート１５または第２分配ゲート１６のうちの注目する方の分配ゲート（例えば、第１分配ゲート１５である。）と当該注目する方の分配ゲート（例えば、第１分配ゲート１５である。）に隣接する第１電荷蓄積部１７または第２電荷蓄積部１８（例えば、第１分配ゲート１５に注目する場合には、第１電荷蓄積部１７である。）を示している。
【００４３】
（２−１−１）状態１の説明（図２（ｂ）参照）
まず、図２（ｂ）に示す状態１は、上記した初期状態から転送ゲート（ＴＧ）１４にも分配ゲート（ＤＧ）にも基板電位Ｖｓｓに近い電位を与えたときの様子を示すものである。この状態１が、状態１乃至状態４における基本状態である。
【００４４】
下地半導体の不純物濃度と酸化膜厚とで決まる若干の誤差はあるが、転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）との直下は概ね基板電位Ｖｓｓのポテンシャルとなり、フォトダイオード（ＰＤ）１３と電荷蓄積部（ＦＤ）とはポテンシャル的に隔離された状態となる。
【００４５】
なお、図２（ｂ）（ｃ）（ｄ）（ｅ）においては、便宜上、フォトダイオード（ＰＤ）１３のポテンシャルは初期条件でリセットされた電圧Ｖｔｇに等しく、電荷蓄積部（ＦＤ）のポテンシャルは初期条件でリセットされた電源電圧Ｖｄｄに等しいものとして作図している。
【００４６】
（２−１−２）状態２の説明（図２（ｃ）参照）
次に、状態２は、転送ゲート（ＴＧ）１４に電圧Ｖｔｇなる正の電位を印加したときのポテンシャルを示し、転送ゲート（ＴＧ）１４の直下にはチャンネルが形成され、そのポテンシャルは上記したような誤差はあるが、概ね電圧Ｖｔｇのポテンシャルとなり、フォトダイオード（ＰＤ）１３のポテンシャルと連続になる。
【００４７】
転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）との隙間ｇ１については、転送ゲート（ＴＧ）１４に印加した電圧Ｖｔｇの影響と分配ゲート（ＤＧ）に印加している基板電位Ｖｓｓの影響とが干渉するので、図２（ｃ）に示すような傾斜したポテンシャルが形成されることになる。
【００４８】
ここで、このポテンシャルの傾斜は、下地半導体の不純物濃度と、酸化膜厚と、転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）とにそれぞれ印加する電圧の差（印加電圧差）と、転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）との間の隙間ｇ１の距離とによって決定される。
【００４９】
なお、転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）との間の隙間ｇ１の距離が大きいと滑らかに連続する傾斜とはならない可能性があるので、隙間ｇ１の距離は小さいことが好ましく、例えば、０．１〜０．５μｍ程度とすることが望ましく、具体的には、０．２μｍ程度とすることができる。
【００５０】
（２−１−３）状態３の説明（図２（ｄ）参照）
次に、状態３は、状態２に加えて、分配ゲート（ＤＧ）に電圧Ｖｄｇなる正の電位を印加したときのポテンシャルを示している。この状態３においては、分配ゲート（ＤＧ）の直下にはチャンネルが形成され、そのポテンシャルは上記したような誤差はあるが、概ね電圧Ｖｄｇのポテンシャルとなる。
【００５１】
従って、分配ゲート（ＤＧ）に隣接する転送ゲート（ＴＧ）１４に対しては、上記した狭い隙間ｇ１に傾斜をもった連続なチャンネルを形成する。
【００５２】
また、分配ゲート（ＤＧ）に隣接する電荷蓄積部（ＦＤ）に対しては、電圧Ｖｄｇと電源電圧Ｖｄｄとの電圧差に依存した急な傾斜のポテンシャルが形成される。
【００５３】
ここで、電圧Ｖｄｇは電圧Ｖｔｇに比べ十分に正であり、電源電圧Ｖｄｄに比べ十分に負である電圧とすれば、図２（ｄ）に示すようなフォトダイオード（ＰＤ）１３から電荷蓄積部（ＦＤ）へほぼ連続したポテンシャル傾斜を持ったチャンネルを形成することができる。
【００５４】
（２−１−４）状態４の説明（図２（ｅ）参照）
次に、状態４は、転送ゲート（ＴＧ）１４に基板電位Ｖｓｓに近い電位を与えて、転送ゲート（ＴＧ）１４の電圧を基板電位Ｖｓｓに近い電圧に戻し、分配ゲート（ＤＧ）には電圧Ｖｄｇを印加したポテンシャルを示す。これによりフォトダイオード（ＰＤ）１３は、電荷蓄積部（ＦＤ）とはポテンシャル的に分離されることになる。
【００５５】
（２−１−５）上記した状態１乃至状態４の説明についてのまとめ
上記した状態１乃至状態４を、状態１→状態２→状態３→状態４→状態１→状態２→状態３→状態４→（以下、同様）の順番で繰り返すことにより、後述するように、フォトダイオード（ＰＤ）１３で発生した電子を電荷蓄積部（ＦＤ）に蓄積することができる。
【００５６】
（２−２）電子の移動の説明
次に、図３（ａ）（ｂ）（ｃ）（ｄ）を参照しながら、フォトダイオード（ＰＤ）１３で発生した電子の移動について説明する。なお、図３（ａ）は図２（ｂ）に示す状態１における電子の状態を示し、図３（ｂ）は図２（ｃ）に示す状態２における電子の状態を示し、図３（ｃ）は図２（ｄ）に示す状態３における電子の状態を示し、図３（ｄ）は図２（ｅ）に示す状態４における電子の状態を示す。
【００５７】
画素構造１０においてフォトダイオード１３を露光すると、フォトダイード１３の光電変換により発生した電子は、図２（ｂ）に示す状態１の基本状態では、フォトダイオード１３自身の空乏層に蓄積されることになる。そして、ある時間が経過すると、図３（ａ）に示すように、フォトダイオード３の空乏層に電子（図３（ａ）（ｂ）（ｃ）（ｄ）において、電子は黒丸で示されている。）が満たされ、ＰＤ部（フォトダイオード１３の領域）のポテンシャルは上昇する（電子の蓄積）。
【００５８】
そして、フォトダイオード１３の空乏層に蓄積された電子の転送は、図２（ｃ）（ｄ）（ｅ）に示す状態２、状態３、状態４の順で、転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）とに電圧を印加することで行われる。
【００５９】
即ち、図２（ｃ）に示す状態２においては、図３（ｂ）に示すように電子は転送ゲート（ＴＧ）１４の直下に形成されたチャンネルまで広がるが、この時点では分配ゲート（ＤＧ）直下のポテンシャルが壁となって、電子は電荷蓄積部（ＦＤ）へは移動できない（電子の転送開始）。
【００６０】
さらに、分配ゲート（ＤＧ）に正の電圧Ｖｄｇを印加し、図２（ｄ）に示す状態３とすることで分配ゲート（ＤＧ）の直下にチャンネルを形成すると、電子はポテンシャルの傾斜に従い図３（ｃ）に示すように電荷蓄積部（ＦＤ）へ移動する（電子の転送）。
【００６１】
ここで、ポテンシャルの傾斜が十分に大きければ、電子は室温では傾斜に逆らって移動することはできない。
【００６２】
より詳細には、図２（ｄ）に示す状態３のポテンシャルが形成されると、フォトダイオード（ＰＤ）１３で発生した電子は、転送ゲート（ＴＧ）１４直下のチャンネルと分配ゲート（ＤＧ）直下のチャンネルとを通過して、電荷蓄積部（ＦＤ）に移動する。このとき、電荷蓄積部（ＦＤ）のポテンシャルは注入された電子によって上昇するが、電荷蓄積部（ＦＤ）のポテンシャルが電圧Ｖｄｇにくらべ低ければ、電子はフォトダイオード（ＰＤ）１３から電荷蓄積部（ＦＤ）へ一方向に移動する。
【００６３】
従って、画素構造１０が状態１、状態２、状態３と遷移する間の時間の露光によって発生した光電子は、全て電荷蓄積部（ＦＤ）へ移動することになる。
【００６４】
また、状態３において転送ゲート（ＴＧ）１４の直下に仮に電子が残留していたとしても、図２（ｄ）に示す状態３から図２（ｅ）に示す状態４に移行するときに、図３（ｄ）に示すように、当該残留した電子はよりポテンシャルの低い分配ゲート（ＤＧ）側に落ちることになる（電子の転送終了）。
【００６５】
そして、状態４から分配ゲート（ＤＧ）に印加する電圧を基板電位Ｖｓｓに近い電位に戻すと状態１へ移行し、分配ゲート（ＤＧ）の直下に形成されたチャンネルは完全に消失する。
【００６６】
従って、この図３（ｄ）に示す状態４から図３（ａ）に示す状態１への移行において、仮に分配ゲート（ＤＧ）の直下に残留していた電子があったとしても、よりポテンシャルの低い電荷蓄積部（ＦＤ）側に落ちることになる。
【００６７】
即ち、状態１→状態２→状態３→状態４→状態１→状態２→状態３→状態４→（以下、同様）の順番で転送ゲート（ＴＧ）１４および分配ゲート（ＤＧ）の印加電圧を制御することにより、フォトダイオード（ＰＤ）１３から電荷蓄積部（ＦＤ）への電子の移動を一方向に制御することができ、フォトダイオード（ＰＤ）１３で発生された電子は全て電荷蓄積部（ＦＤ）へ移動され、電子を電荷蓄積部（ＦＤ）へ完全に転送することができる。
【００６８】
なお、基板電位Ｖｓｓと電圧Ｖｔｇと電圧Ｖｄｇと電源電圧Ｖｄｄとの間の電圧差が転送ゲート（ＴＧ）１４や分配ゲート（ＤＧ）の閾値電圧のバラツキより十分に大きければ、閾値のバラツキは上記した動作による電子の転送に大きな影響は与えない。
【００６９】
一般に、画素構造において形成されるゲートの閾値バラツキは、通常のＦＥＴトランジスタのゲート閾値バラツキと同程度であると思料され、その値は概ね１０ｍＶ以下である。
【００７０】
従って、理論的には、電圧Ｖｔｇと電圧Ｖｄｇとの電圧差は１０ｍＶ程度で良いはずであるが、ポテンシャルの傾斜が強いほど電子移動が速いので、例えば、少なくとも１００ｍＶ以上とすることが望ましく、より好ましくは０．５Ｖ程度とすることが望ましい。
【００７１】
（２−３）電子の分配の説明
次に、図４（ａ）（ｂ）に示す電荷振り分け動作を模式的に表す説明図を参照しながら、図３（ａ）（ｂ）（ｃ）（ｄ）を参照しながら上記において説明したようにフォトダイオード（ＰＤ）１３から電荷蓄積部（ＦＤ）へ移動する電子を、具体的に画素構造１０における第１電荷蓄積部（ＦＤ１）１７と第２電荷蓄積部（ＦＤ２）１８とに振り分けて分配して蓄積させる手法、即ち、転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）とに印加する電圧を制御して状態１乃至状態４の４つの状態を遷移させることで起こる電子の移動を、２個の分配ゲート（第１分配ゲート（ＤＧ１）１５および第２分配ゲート（ＤＧ２）１６）と２個の電荷蓄積部（第１電荷蓄積部（ＦＤ１）１７および第２電荷蓄積部（ＦＤ２）１８）とを有する画素構造１０に具体的に適用する手法について説明する。
【００７２】
その手法とは、図３（ｃ）で示した状態３における転送状態、即ち、転送ゲート（ＴＧ）１４と分配ゲート（ＤＧ）との両方に正の電圧を印加するときに、画素構造１０においては実際には第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６とが存在するので、第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６とのうちのどちらか一方は基板電位Ｖｓｓにするというものである。
【００７３】
ここで、図４（ａ）に示す説明図は、第１分配ゲート（ＤＧ１）１５には電圧Ｖｄｇが印加され、かつ、第２分配ゲート（ＤＧ２）１６には基板電位Ｖｓｓが与えられている状態を示しており、一方、図４（ｂ）に示す説明図は、第２分配ゲート（ＤＧ２）１６には電圧Ｖｄｇが印加され、かつ、第１分配ゲート（ＤＧ１）１５には基板電位Ｖｓｓが与えられている状態を示している。
【００７４】
電子は、２つの分配ゲート（ＤＧ）、即ち、第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６とのうちで、正の電圧Ｖｄｇを印加した分配ゲート（ＤＧ）直下のチャンネルを流れることができるので、正の電圧Ｖｄｇを印加した分配ゲート（ＤＧ）に隣接した電荷蓄積部（ＦＤ）に電子は分配され蓄積されることになる。
【００７５】
即ち、図４（ａ）では、第１分配ゲート（ＤＧ１）１５に電圧Ｖｄｇが印加されているので、第１電荷蓄積部（ＦＤ１）１７へ電子は移動し、一方、図４（ｂ）では、第２分配ゲート（ＤＧ２）１６に電圧Ｖｄｇが印加されているので、第２電荷蓄積部（ＦＤ２）１８へ電子は移動する。
【００７６】
より詳細には、図３（ａ）で示した状態１における蓄積状態でフォトダイオード（ＰＤ）１３に蓄積された電子は、図３（ｂ）で示した状態２における転送開始状態で転送ゲート（ＴＧ）１４に電圧を印加すると、その直後に図４（ａ）あるいは図４（ｂ）のどちらかの状態をとることになる。即ち、図３（ｃ）で示した状態３における転送状態において、上記したように第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６とのうちのどちらか一方を基板電位Ｖｓｓにすることにより、図４（ａ）あるいは図４（ｂ）のどちらかの状態をとることになる。
【００７７】
ここで、図４（ａ）の状態の場合においては、第１分配ゲート（ＤＧ１）１５と第１電荷蓄積部（ＦＤ１）１７とに関するポテンシャルの状態が図３（ｃ）に相当するので、第１電荷蓄積部（ＦＤ１）１７への電子の移動が起こるが、第２分配ゲート（ＤＧ２）１６と第２電荷蓄積部（ＦＤ２）１８とに関するポテンシャルの状態は図３（ｂ）に相当するので、第２電荷蓄積部（ＦＤ２）１８への電子の移動は起こらない。
【００７８】
逆に、図４（ｂ）の状態の場合においては、第２分配ゲート（ＤＧ２）１６と第２電荷蓄積部（ＦＤ２）１８とに関するポテンシャルの状態が図３（ｃ）に相当するので、第２電荷蓄積部（ＦＤ２）１８への電子の移動が起こるが、第１分配ゲート（ＤＧ１）１５と第１電荷蓄積部（ＦＤ１）１７とに関するポテンシャルの状態は図３（ｂ）に相当するので、第１電荷蓄積部（ＦＤ１）１７への電子の移動は起こらない。
【００７９】
即ち、図２（ｂ）に示す状態１から図２（ｃ）に示す状態２へ遷移させ、次に第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６とのうちのいずれか一方の分配ゲート（ＤＧ）のみを図２（ｄ）に示す状態３と図２（ｅ）に示す状態４へと遷移させ、他方の分配ゲート（ＤＧ）は状態２のままに維持し、第１分配ゲート（ＤＧ１）１５と第２分配ゲート（ＤＧ２）１６との両方とも状態１へ戻す、というサイクルを、各分配ゲート（ＤＧ）について交互に行うことで、あるタイミングで発生した光電子を希望する電荷蓄積部（ＦＤ）へ移動して分配蓄積することができる。
【００８０】
なお、図５には各ゲートの駆動電圧波形と電荷蓄積とに関する模式的な説明図が示されており、この図５に示した駆動波形のように転送ゲート（ＴＧ）１４、第１分配ゲート（ＤＧ１）１５および第２分配ゲート（ＤＧ２）１６に電圧パルスを入力することで、上記した状態遷移のサイクルを繰り返すことができる。
【００８１】
一回の電子の転送で電荷蓄積部（ＦＤ）に注入される電子によって、電荷蓄積部（ＦＤ）の電圧は低下し、繰り返しによって積分的に電荷蓄積部（ＦＤ）の電圧は低下する（図５におけるＦＤ１およびＦＤ２のチャートを参照する。）。
【００８２】
（３）第１の実施の形態の変形例（４つの分配ゲート（ＤＧ）と４つの電荷蓄積部（ＦＤ）とを備えた構造）
図６には、上記した画素構造１０の変形例として、４つの分配ゲート（ＤＧ）と４つの電荷蓄積部（ＦＤ）とを備えた画素構造２０が示されている。
【００８３】
即ち、上記においても説明したように、分配ゲート（ＤＧ）と電荷蓄積部（ＦＤ）との数は任意であるが、例えば、４つの分配ゲート（ＤＧ）と４つの電荷蓄積部（ＦＤ）とを配置した図６に示すような画素構造２０を構築することができる。
【００８４】
なお、図６に示す画素構造２０において、図１（ａ）（ｂ）に示す構成と同一あるいは相当する構成については、図１（ａ）（ｂ）において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【００８５】
この図６に示す画素構造２０は、分配ゲート（ＤＧ）として第１分配ゲート（ＤＧ１）１５および第２分配ゲート（ＤＧ２）１６に加えて第３分配ゲート（ＤＧ３）２１および第４分配ゲート（ＤＧ４）２２を備えるとともに、電荷蓄積部（ＦＤ）として第１電荷蓄積部（ＦＤ１）１７および第２電荷蓄積部（ＦＤ２）１８に加えて第３分配ゲート（ＤＧ３）２１に隣接する第３電荷蓄積部（ＦＤ３）２３および第４分配ゲート（ＤＧ４）２２に隣接する第４電荷蓄積部（ＦＤ４）２４を備えてる点で、図１（ａ）（ｂ）に示す画素構造１０と異なっている。
【００８６】
画素構造２０のように、４つの分配ゲート（ＤＧ）と４つの電荷蓄積部（ＦＤ）とを配置し、図２（ｂ）に示す状態１から図２（ｃ）に示す状態２へ遷移させ、次にいずれか１つの分配ゲート（ＤＧ）のみを図２（ｄ）に示す状態３と図２（ｅ）に示す状態４へと遷移させ、他の３つの分配ゲート（ＤＧ）は状態２のままに維持し、４つの分配ゲート（ＤＧ）の全てを状態１へ戻すというサイクルを各分配ゲート（ＤＧ）について交互に行うことで、あるタイミングで発生した光電子を、希望する電荷蓄積部（ＦＤ）へ移動して分配蓄積することができることになり、４位相あるいは４種の遅延について電子を分配することが蓄積できるようになる。
【００８７】
２．第２の実施の形態（３段のゲート構造）
（１）構成
図７（ａ）には、本発明の第２の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図が示されており、また、図７（ｂ）には、図７（ａ）のＢ−Ｂ線による断面を模式的に表した断面構成説明図が示されている。
【００８８】
なお、図７（ａ）（ｂ）に示す画素構造において、図１（ａ）（ｂ）に示す構成と同一あるいは相当する構成については、図１（ａ）（ｂ）において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【００８９】
ここで、この図７（ａ）（ｂ）に示す画素構造３０と上記した画素構造１０とを比較すると、画素構造３０は、前段のゲートたる転送ゲート（ＴＧ）１４と後段のゲートたる第１分配ゲート（ＤＧ１）１５および第２分配ゲート（ＤＧ２）１６との間に中間のゲートとして副ゲート（ＳＧ）３１を配置している点において、画素構造１０と異なる。
【００９０】
換言すれば、画素構造３０の構成については、この副ゲート（ＳＧ）３１を除く構成は画素構造１０と同一であるので、副ゲート（ＳＧ）３１を除くその他の構成の説明は適宜に省略する。
【００９１】
ここで、転送ゲート１４とそれに隣接した副ゲート３１との隙間ｇ２と、副ゲート３１とそれに隣接した複数個の分配ゲート（第１分配ゲート（ＤＧ１）１５および第２分配ゲート（ＤＧ２））との間のそれぞれの隙間ｇ３とは、それぞれ小さいほど良いものであり、例えば、これらのゲートが同層のポリシリコン層に形成されるゲートである場合には、隙間ｇ２ならびに隙間ｇ３は製造ルールで制約される最小値、例えば、０．２μｍ程度とすることが好ましい。
【００９２】
一方、これらのゲートが異なるポリシリコン層に形成されるゲートである場合には、異なるポリシリコン層間の界面による最小隙間は隙間ｇ２ならびに隙間ｇ３の条件を自動的に満足する。このため、転送ゲート１４と副ゲート３１とが若干オーバーラップする領域を有するように構成するとともに、副ゲート３１と第１分配ゲート１５および第２分配ゲート１６とが若干オーバーラップする領域を有するように構成することができる。
【００９３】
（２）動作（３段のゲート構造での電子の移動および分配）
次に、図８（ａ）（ｂ）（ｃ）（ｄ）を参照しながら、半導体中のポテンシャルならびにフォトダイオード（ＰＤ）１３で発生した電子の移動について説明する。
【００９４】
なお、図８（ａ）（ｂ）（ｃ）（ｄ）におけるポテンシャルの直上に図示された四角形の図形は、転送ゲート（ＴＧ）１４と副ゲート（ＳＧ）３１と分配ゲート（ＤＧ）（第１分配ゲート１５または第２分配ゲート１６のいずれか一方を意味する。）とをそれぞれ示し、当該四角形が白抜きの状態は基板電位Ｖｓｓに近い電位を与えていることを示し、一方、当該四角形が黒で塗りつぶされた状態は正の電位が印加されていることを示している。
【００９５】
上記した画素構造３０による前段のゲートたる転送ゲート（ＴＧ）１４と後段のゲートたる分配ゲート（ＤＧ）（第１分配ゲート（ＤＧ１）１５および第２分配ゲート（ＤＧ２））との間に副ゲート（ＳＧ）３１を設けた３段ゲート構造では、転送ゲート（ＴＧ）１４には基板電位Ｖｓｓに近い電圧か電圧Ｖｔｇが印加され、副ゲート（ＳＧ）には基板電位Ｖｓｓに近い電圧か電源電圧Ｖｄｄが印加され、分配ゲート（ＤＧ）には基板電位Ｖｓｓに近い電圧か電圧Ｖｄｇが印加される。
【００９６】
これら電圧Ｖｔｇと電圧Ｖｄｇとについては、上記した２段ゲートの構造である画素構造１０の場合の電圧と同じでも良いが、別の方法で最適化することが好ましい。
【００９７】
即ち、電圧Ｖｔｇは電源電圧Ｖｄｄに対してポテンシャル傾斜が十分にできる電圧が望ましいので、電源電圧Ｖｄｄの１／２程度が良い。また、電圧Ｖｄｇは電源電圧Ｖｄｄと電圧差が蓄積可能な電子数に比例するので、基板電位Ｖｓｓに近いことが望ましいが、電子移動時のポテンシャル傾斜についても考慮すべきなので、電源電圧Ｖｄｄの１／３程度が望ましい。
【００９８】
具体的には、例えば、電源電圧Ｖｄｄが３．３Ｖのときには、電圧Ｖｔｇが１．８Ｖであり、電圧Ｖｄｇが１．０Ｖであるように設定することが好ましい。
【００９９】
ここで、図８（ａ）（ｂ）（ｃ）（ｄ）には、上記した２段ゲートの構造の画素構造１０における図３（ａ）（ｂ）（ｃ）（ｄ）と同様に、４つの状態で電子を移動する手法をポテンシャルで示した説明図が示されている。
【０１００】
基本状態は、転送ゲート（ＴＧ）１４、副ゲート（ＳＧ）３１、分配ゲート（ＤＧ）に基板電位Ｖｓｓに近い電位を与え、フォトダイオード（ＰＤ）１３を電圧Ｖｔｇにリセットし、電荷蓄積部（ＦＤ）を電源電圧Ｖｄｄにリセットした状態たる電子の蓄積状態である。図８（ａ）は、この基本状態を示している（蓄積）。
【０１０１】
この図８（ａ）に示す基本状態で光に露光すると、フォトダイオード（ＰＤ）１３に光電子が蓄積され、フォトダイオード（ＰＤ）１３のポテンシャルは僅かに上昇する。
【０１０２】
次に、転送ゲート（ＴＧ）１４に電圧Ｖｔｇを印加し、副ゲート（ＳＧ）３１に電源電圧Ｖｄｄを印加すると、転送ゲート（ＴＧ）１４と副ゲート（ＳＧ）３１との直下のポテンシャルは押し下げられ、図８（ｂ）に示すように電子は副ゲート（ＳＧ）３１の直下にできたポテンシャルの谷間に移動する（電子の転送）。
【０１０３】
次に、転送ゲート（ＴＧ）１４に基板電位Ｖｓｓに近い電位を与えて電圧を戻し、副ゲート（ＳＧ）３１には電源電圧Ｖｄｄを印加したままにして、分配ゲート（ＤＧ）に電圧Ｖｄｇを印加すると、図８（ｃ）に示すように転送ゲート（ＴＧ）１４の直下にポテンシャルの壁ができて、フォトダイオード（ＰＤ）１３と副ゲート（ＳＧ）３１の直下にできたポテンシャルの谷間とが分離される（分離）。なお、この時点では、電子は副ゲート（ＳＧ）直下のポテンシャルの谷から出ることはできない。
【０１０４】
次に、分配ゲート（ＤＧ）に電圧Ｖｄｇを印加し続け、副ゲート（ＳＧ）３１に基板電位Ｖｓｓに近い電位を与えて電圧を戻すと、図８（ｄ）に示すように副ゲート（ＳＧ）３１の直下のポテンシャルの谷が消失するので、当該谷間に存在した電子はポテンシャルの低い分配ゲート（ＤＧ）側のチャンネルに移動し、分配ゲート（ＤＧ）直下のチャンネルに移動した電子は、留まることなくよりポテンシャルの低い電荷蓄積部（ＦＤ）へさらに移動し、電荷蓄積部（ＦＤ）に蓄積される（再転送）。
【０１０５】
以上において説明したように、３段のゲートによっても電子が完全にフォトダイオード（ＰＤ）１３から電荷蓄積部（ＦＤ）へ転送できるものである。
【０１０６】
なお、図７（ａ）（ｂ）に示す実施の形態においては、２個の分配ゲート（ＤＧ）と２個の電荷蓄積部（ＦＤ）とを配置したものを示したが、図６に示す構成と同様に、４個の分配ゲート（ＤＧ）と電荷蓄積部（ＦＤ）とを配置するように構成してもよい。
【０１０７】
３．シミュレーション結果
次に、本願発明者により実施されたシミュレーションの結果について、図９および図１０（ａ）（ｂ）（ｃ）（ｄ）を参照しながら説明する。
【０１０８】
即ち、図１０（ａ）（ｂ）（ｃ）（ｄ）は、図９に示す条件によって本発明による画素構造１０を製造することを仮定して、ポアソン方程式および電子電流連続式を用いて表面ポテンシャルをシミュレーションした結果を示すものである。
【０１０９】
ここで、基板１１としての半導体基板（Ｐ型）の不純物濃度は２×１０１５として図９に示した断面形状とし、酸化膜１９たるシリコン酸化膜は７ｎｍの膜厚とした。
【０１１０】
図１０（ａ）が図２（ｂ）の状態１に対応したシミュレーション結果であり、図１０（ｂ）が図２（ｃ）の状態２に対応したシミュレーション結果であり、図１０（ｃ）が図２（ｄ）の状態３に対応したシミュレーション結果であり、図１０（ｄ）が図２（ｅ）の状態４に対応したシミュレーション結果である。
【０１１１】
このシミュレーション結果は、基本的に図２（ｂ）（ｃ）（ｄ）（ｅ）で模式的に描いたポテンシャル形状に近似しており、図１０（ｄ）のように転送ゲート（ＴＧ）１４および分配ゲート（ＤＧ）に正の電圧を印加した状態では、フォトダイオード（ＰＤ）１３に蓄積された電子は、電荷蓄積部（ＦＤ）へ階段を落ちるように移動するであろうことが理解される。
【０１１２】
４．第１の実施の形態（２段のゲート構造）と第２の実施の形態（３段のゲート構造）と    の作用効果における特徴
（１）第１の実施の形態（２段のゲート構造）のメリット
ａ．３段のゲート構造にくらべ構造が簡単である
ｂ．同じサイズの画素を配置するときに３段のゲート構造に比べてフォトダイオ            ード（ＰＤ）の面積を広くすることができる
（２）第２の実施の形態（３段のゲート構造）のメリット
ａ．２段のゲート構造に比べポテンシャル勾配が大きくできるので転送がより完            全となる
ｂ．フォトダイオード（ＰＤ）の逆バイアス電圧を２段のゲート構造に比べ深く            取れるので空乏層を厚くすることができるできる。
【０１１３】
従って、上記したような特徴から、画素ピッチの小さな応用では第１の実施の形態の画素構造１０のような２段のゲート構造が有利であり、画素ピッチの大きな応用では第２の実施の形態の画素構造３０のような３段のゲート構造が有利であると認められる。
【産業上の利用可能性】
【０１１４】
本発明は、自動車などに搭載して障害物までの距離を測定する距離センサなどとして用いる固体撮像素子に利用することができるものである。
【図面の簡単な説明】
【０１１５】
【図１】図１（ａ）は、本発明の第１の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図であり、また、図１（ｂ）は、図１（ａ）のＡ−Ａ線による断面を模式的に表した断面構成説明図である。
【図２】図２（ａ）は、図２（ｂ）（ｃ）（ｄ）（ｅ）の理解を容易にするために示した図１（ｂ）と同一の断面構成説明図であり、また、図２（ｂ）（ｃ）（ｄ）（ｅ）は、転送ゲートと第１分配ゲートならびに第２分配ゲートとに電圧を印加したときの半導体中のポテンシャルを図２（ａ）に示す断面説明図における各要素に対応させて模式的に表した説明図である。
【図３】図３（ａ）（ｂ）（ｃ）（ｄ）は、フォトダイオード（ＰＤ）で発生した電子の移動の説明図であり、図３（ａ）は図２（ｂ）に示す状態１における電子の状態を示し、図３（ｂ）は図２（ｃ）に示す状態２における電子の状態を示し、図３（ｃ）は図２（ｄ）に示す状態３における電子の状態を示し、図３（ｄ）は図２（ｅ）に示す状態４における電子の状態を示す。
【図４】図４（ａ）（ｂ）は、電荷振り分け動作を模式的に表す説明図である。
【図５】図５は、各ゲートの駆動電圧波形と電荷蓄積とに関する模式的な説明図である。
【図６】図６は、本発明の第１の実施の形態による固体撮像素子の画素構造の変形例を模式的に表した平面構成説明図である。
【図７】図７（ａ）は、本発明の第２の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図であり、また、図７（ｂ）は、図７（ａ）のＢ−Ｂ線による断面を模式的に表した断面構成説明図である。
【図８】図８（ａ）（ｂ）（ｃ）（ｄ）は、半導体中のポテンシャルならびにフォトダイオード（ＰＤ）で発生した電子の移動の説明図である。
【図９】図９は、シミュレーションに用いた固体撮像素子の画素構造の断面を模式的に表した断面構成説明図である。
【図１０】図１０（ａ）は図２（ｂ）の状態１に対応したシミュレーション結果であり、図１０（ｂ）は図２（ｃ）の状態２に対応したシミュレーション結果であり、図１０（ｃ）は図２（ｄ）の状態３に対応したシミュレーション結果であり、図１０（ｄ）は図２（ｅ）の状態４に対応したシミュレーション結果である。
【図１１】図１１は、転送ゲートと分配ゲートとをオーバーラップさせて配置した状態の断面を模式的に表した断面構成説明図である。
【符号の説明】
【０１１６】
１０、２０、３０      固体撮像素子の画素構造
１１      基板（ＳＵＢ）
１２      分離溝（ＳＴＩ）
１３      フォトダイオード（光ダイオード：ＰＤ）
１４      転送ゲート（ＴＧ）
１５      第１分配ゲート（ＤＧ１）
１６      第２分配ゲート（ＤＧ２）
１７      第１電荷蓄積部（ＦＤ１）
１８      第２電荷蓄積部（ＦＤ２）
１９      酸化膜（ＳＯＸ）
２１      第３分配ゲート（ＤＧ３）
２２      第４分配ゲート（ＤＧ４）
２３      第３電荷蓄積部（ＦＤ３）
２４      第４電荷蓄積部（ＦＤ４）
３１      副ゲート（ＳＧ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図９】
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