(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、第１の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜と、
前記半導体基板の上方において、前記複数の活性領域の各活性領域上に各々配置されて前記第１の方向に配列された複数の第１の導電膜を含む第１の導電膜群と、
前記第１の方向に、前記第１の導電膜群に近接して、前記活性領域上には重ならないように前記素子分離絶縁膜上に設けられ、該第１の導電膜群に対向する側とは反対側に向かって、上面が階段状または連続的に低くなっている部位を有する段差緩和パターンと、
前記複数の第１の導電膜及び前記段差緩和パターンを覆う第１の絶縁膜と、
前記第１の絶縁膜を介して前記複数の第１の導電膜及び前記段差緩和パターンの上に形成され、前記第１の方向に延在する第２の導電膜と
を有することを特徴とする半導体装置。
【請求項２】
さらに、
前記第２の導電膜、及び前記複数の第１の導電膜と前記段差緩和パターンの側面上に形成され絶縁材料からなるサイドウォール保護膜と、
前記第２の導電膜の上面上に形成された金属シリサイド膜と
を有する請求項１に記載の半導体装置。
【請求項３】
前記段差緩和パターンの前記上面の高さは、前記第１の導電膜に対向する前記段差緩和パターンの第１端から、前記第１の導電膜に対向する側とは反対側の前記段差緩和パターンの第２端に向かって低くなっていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
（ａ）第１の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜の形成された半導体基板の上方に、前記複数の活性領域の各活性領域上に各々配置されて前記第１の方向に配列された複数の第１の導電パターン、及び最も外側に配置された少なくとも一方の前記第１の導電パターンよりもさらに外側に、前記活性領域上には重ならないように前記素子分離絶縁膜上に配置され、前記第１の方向と交差する第２の方向に延在する段差緩和パターンを形成する工程と、
（ｂ）前記段差緩和パターンの、前記第１の導電パターンから遠い方の一部の領域を薄くする工程と、
（ｃ）前記工程（ｂ）の後、前記半導体基板上に、前記第１の導電パターン及び前記段差緩和パターンを覆う第２の導電膜を形成する工程と
を含み、
前記工程（ｂ）は、
（ｂ１）前記段差緩和パターンの上面のうち、前記第１の導電パターンに近い方の一部の領域を第１のマスクパターンで覆う工程と、
（ｂ２）前記第１のマスクパターンをマスクとして、前記段差緩和パターンを厚さ方向の途中までエッチングする工程と、
（ｂ３）前記第１のマスクパターンを除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
（ｄ）前記第２の導電膜上に、前記第１の導電パターン及び前記段差緩和パターンと交差して前記第１の方向に延在し、前記第２の方向に配列された第２のマスクパターンを形成する工程と、
（ｅ）前記第２のマスクパターンをマスクとして、前記第２の導電膜、前記第１の導電パターン、及び前記段差緩和パターンをエッチングすることにより、該第２の導電膜からなる第２の導電パターンを残すとともに、前記第１の導電パターン及び前記段差緩和パターンの一部分を、該第２の導電パターンと交差する領域にのみ残す工程と、
（ｆ）前記第２のマスクパターンを除去する工程と、
（ｇ）前記第２の導電パターン、及び該第２の導電パターンの下に残っている前記第１の導電パターンと段差緩和パターンとの側面上に、絶縁材料からなるサイドウォール保護膜を形成する工程と、
（ｈ）前記第２の導電パターンの上に、前記第２の導電パターンと反応することでシリサイド化物を形成する金属からなる第３の導電膜を形成する工程と、
（ｉ）前記第２の導電パターンと前記第３の導電膜とを反応させて、該第２の導電パターンの上面上に金属シリサイド膜を形成する工程と
をさらに有する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｂ２）の後、工程（ｂ３）の前に、さらに、
前記第１のマスクパターンの表層部をエッチングして、該第１のマスクパターンの端面を、該端面が前記段差緩和パターンの上面から外れない位置まで後退させる工程と、
端面が後退した前記第１のマスクパターンをマスクとして、前記段差緩和パターンを厚さ方向の途中までエッチングする工程と
を含む請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｂ２）において、前記段差緩和パターンの等方性エッチングと異方性エッチングとの両方を行う請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
（ａ）第１の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜の形成された半導体基板の上方に、前記複数の活性領域の各活性領域上に各々配置されて前記第１の方向に配列された複数の第１の導電パターン、及び最も外側に配置された少なくとも一方の前記第１の導電パターンよりもさらに外側に、前記活性領域上には重ならないように前記素子分離絶縁膜上に配置され、前記第１の方向と交差する第２の方向に延在する段差緩和パターンを形成する工程と、
（ｃ）前記第１の導電パターン及び前記段差緩和パターンを覆うように、前記半導体基板の上に、第２の導電膜を形成する工程と、
（ｄ）前記第２の導電膜上に、前記第１の導電パターン及び前記段差緩和パターンと交差して前記第１の方向に延在し、前記第２の方向に配列された第２のマスクパターンを形成する工程と、
（ｅ）前記第２のマスクパターンをマスクとして、前記第２の導電膜、前記第１の導電パターン、及び前記段差緩和パターンを一括エッチングすることにより、該第２の導電膜からなる第２の導電パターンを残すとともに、前記第１の導電パターン及び前記段差緩和パターンの一部分を、該第２の導電パターンと交差する領域にのみ残す工程と、
（ｆ）前記第２のマスクパターンを除去する工程と
を有し、
前記工程（ａ）の前に、さらに、
（ｐ）前記半導体基板の表面上に、前記第１の導電パターン及び前記段差緩和パターンとなる第１の導電膜を形成する工程と、
（ｑ）前記段差緩和パターンとなる部分の、前記第１の導電パターンから遠い方の一部の領域を薄くする工程と
を含み、前記工程（ａ）において、前記第１の導電膜をパターニングすることにより前記第１の導電パターン及び前記段差緩和パターンを形成する半導体装置の製造方法。
【請求項９】
さらに、  
（ｇ）前記第２の導電パターン、及び該第２の導電パターンの下に残っている前記第１の導電パターンと段差緩和パターンとの側面上に、絶縁材料からなるサイドウォール保護膜を形成する工程と、
（ｈ）前記第２の導電パターンの上に、前記第２の導電パターンと反応することでシリサイド化物を形成する金属からなる第３の導電膜を形成する工程と、
（ｉ）前記第２の導電パターンと前記第３の導電膜とを反応させて、該第２の導電パターンの上面上に金属シリサイド膜を形成する工程と
を有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｑ）は、
（ｑ１）前記第１の導電膜のうち、薄くしない領域を第１のマスクパターンで覆う工程と、
（ｑ２）前記第１のマスクパターンをマスクとして、前記第１の導電膜を厚さ方向の途中までエッチングする工程と、
（ｑ３）前記第１のマスクパターンを除去する工程と
を含む請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｑ２）の後、工程（ｑ３）の前に、さらに、
前記第１のマスクパターンの表層部をエッチングして、該第１のマスクパターンの端面を、該端面が前記段差緩和パターンとなる部分の上面から外れない位置まで後退させる工程と、
端面が後退した前記第１のマスクパターンをマスクとして、前記第１の導電膜を厚さ方向の途中までエッチングする工程と
を含む請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｑ２）において、前記第１の導電膜の等方性エッチングと異方性エッチングとの両方を行う請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）において、前記段差緩和パターンの上面の高さは、前記第１の導電パターンに対向する前記段差緩和パターンの第１端から、前記第１の導電パターンに対向する側とは反対側の前記段差緩和パターンの第２端に向かって低くなっていることを特徴とする請求項４〜１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にフローティングゲート型フラッシュメモリに適した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
下記の特許文献１に、フローティングゲート型フラッシュメモリの製造方法が開示されている。フラッシュメモリの各セルを構成するＦＥＴは、第１のゲート絶縁膜、フローティングゲート、第２のゲート絶縁膜、及びコントロールゲートがこの順番に積層されたゲート構造を有する。
【０００３】
特許文献１に開示された方法では、１枚の基板上に高電圧用トランジスタと低電圧用トランジスタとを混在させるために、厚さの異なる２種類の素子分離絶縁膜をシリコン局所酸化（ＬＯＣＯＳ）により形成する。その過程で、素子分離絶縁膜の表面に段差が発生する。この段差部分に、多結晶シリコン等の意図しない残渣が残る場合がある。この残渣により、パーティクルが発生したり、ゲート分離が不十分になったりする。特許文献１に記載された発明では、素子分離絶縁膜の段差の近傍に、その後の工程で段差が形成されないように、多結晶シリコン膜のパターニング用のマスクや、第１のゲート絶縁膜のパターニング用のマスクを配置する。これにより、段差部に発生した残渣をオーバエッチングにより容易に除去することができる。
【０００４】
【特許文献１】特開平１０−１６３４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１１Ａ〜図１１Ｄを参照して、従来のフラッシュメモリの製造方法について説明する。
【０００６】
図１１Ａに示すように、シリコンからなる基板２０の表層部に素子分離絶縁膜２１が形成され、図の横方向に周期的に配列した活性領域が画定されている。活性領域の表面に、第１のゲート絶縁膜２３が形成されている。第１のゲート絶縁膜２３の上にフローティングゲート２５ａが形成されている。図１１Ａ〜図１１Ｄでは、紙面に垂直な方向に電流が流れる。すなわち、紙面の手前と奥に、それぞれソース及びドレインが配置される。フローティングゲート２５ａの表面に第２のゲート絶縁膜３３が形成されている。
【０００７】
フローティングゲート２５ａの上方を通過し、活性領域と交差するように、図の横方向に延在する多結晶シリコンからなる導電パターン３５ａが形成されている。相互に隣り合うフローティングゲート２５ａの間隔が狭いため、導電パターン３５ａの上面は、フローティングゲート２５ａが周期的に配列する領域においては、ほぼ平坦である。ところが、最も端に配置されているフローティングゲート２５ａの、外側の縁に対応する部分には、段差が発生してしまう。
【０００８】
図１１Ｂに示すように、基板全面に、窒化シリコンからなる絶縁膜３８を形成する。図１１Ｃに示すように、絶縁膜３８を異方性エッチングすることにより、導電パターン３５ａの側面に保護膜３８ａを残す。このとき、最も外側のフローティングゲート２５ａの外側の縁に対応する位置に発生した段差部にも、導電パターンの残渣３８ｂが残る場合がある。
【０００９】
保護膜３８ａを形成した後、ソース、ドレイン、及び導電パターン３５ａへの不純物注入を行う。
【００１０】
図１１Ｄに示すように、導電パターン３５ａの露出した表面に、金属シリサイド膜４３を形成する。導電パターン３５ａと金属シリサイド膜４３との積層構造により、ワード線ＷＬが構成される。ワード線ＷＬは、各ＦＥＴのコントロールゲートを兼ねる。基板の全面に層間絶縁膜５０を形成する。層間絶縁膜５０を貫通し、ワード線ＷＬの端部に接続される導電プラグ５１を形成する。
【００１１】
導電パターン３５ａの表面のうち、残渣３８ｂが残っている領域には、金属シリサイド膜４３が形成されない。また、残渣３８ｂは、導電パターン３５ａへの不純物注入を阻害してしまう。導電プラグ５１は、残渣３８ｂが残っている箇所よりも端部側において、ワード線ＷＬに接続される。これらの要因により、導電プラグ５１から、各ＦＥＴのコントロールゲートまでのワード線ＷＬの抵抗が増大してしまう。ワード線の抵抗増大は、セルへの書き込み時間の遅延につながる。
【課題を解決するための手段】
【００１２】
上記課題を解決するための半導体装置は、
半導体基板と、
前記半導体基板に形成され、第１の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜と、
前記半導体基板の上方において、前記複数の活性領域の各活性領域上に各々配置されて前記第１の方向に配列された複数の第１の導電膜を含む第１の導電膜群と、
前記第１の方向に、前記第１の導電膜群に近接して、前記活性領域上には重ならないように前記素子分離絶縁膜上に設けられ、該第１の導電膜群に対向する側とは反対側に向かって、上面が階段状または連続的に低くなっている部位を有する段差緩和パターンと、
前記複数の第１の導電膜及び前記段差緩和パターンを覆う第１の絶縁膜と、
前記第１の絶縁膜を介して前記複数の第１の導電膜及び前記段差緩和パターンの上に形成され、前記第１の方向に延在する第２の導電膜と
を有する。
【００１３】
上記半導体装置の製造方法は、
（ａ）第１の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜の形成された半導体基板の上方に、前記複数の活性領域の各活性領域上に各々配置されて前記第１の方向に配列された複数の第１の導電パターン、及び最も外側に配置された少なくとも一方の前記第１の導電パターンよりもさらに外側に、前記活性領域上には重ならないように前記素子分離絶縁膜上に配置され、前記第１の方向と交差する第２の方向に延在する段差緩和パターンを形成する工程と、
（ｂ）前記段差緩和パターンの、前記第１の導電パターンから遠い方の一部の領域を薄くする工程と、
（ｃ）前記工程（ｂ）の後、前記半導体基板上に、前記第１の導電パターン及び前記段差緩和パターンを覆う第２の導電膜を形成する工程と
を含み、
前記工程（ｂ）は、
（ｂ１）前記段差緩和パターンの上面のうち、前記第１の導電パターンに近い方の一部の領域を第１のマスクパターンで覆う工程と、
（ｂ２）前記第１のマスクパターンをマスクとして、前記段差緩和パターンを厚さ方向の途中までエッチングする工程と、
（ｂ３）前記第１のマスクパターンを除去する工程と
を含む。
【００１４】
上記半導体装置の他の製造方法は、
（ａ）第１の方向に並ぶ複数の活性領域を画定する素子分離絶縁膜の形成された半導体基板の上方に、前記複数の活性領域の各活性領域上に各々配置されて前記第１の方向に配列された複数の第１の導電パターン、及び最も外側に配置された少なくとも一方の前記第１の導電パターンよりもさらに外側に、前記活性領域上には重ならないように前記素子分離絶縁膜上に配置され、前記第１の方向と交差する第２の方向に延在する段差緩和パターンを形成する工程と、
（ｃ）前記第１の導電パターン及び前記段差緩和パターンを覆うように、前記半導体基板の上に、第２の導電膜を形成する工程と、
（ｄ）前記第２の導電膜上に、前記第１の導電パターン及び前記段差緩和パターンと交差して前記第１の方向に延在し、前記第２の方向に配列された第２のマスクパターンを形成する工程と、
（ｅ）前記第２のマスクパターンをマスクとして、前記第２の導電膜、前記第１の導電パターン、及び前記段差緩和パターンを一括エッチングすることにより、該第２の導電膜からなる第２の導電パターンを残すとともに、前記第１の導電パターン及び前記段差緩和パターンの一部分を、該第２の導電パターンと交差する領域にのみ残す工程と、
（ｆ）前記第２のマスクパターンを除去する工程と
を有し、
前記工程（ａ）の前に、さらに、
（ｐ）前記半導体基板の表面上に、前記第１の導電パターン及び前記段差緩和パターンとなる第１の導電膜を形成する工程と、
（ｑ）前記段差緩和パターンとなる部分の、前記第１の導電パターンから遠い方の一部の領域を薄くする工程と
を含み、前記工程（ａ）において、前記第１の導電膜をパターニングすることにより前記第１の導電パターン及び前記段差緩和パターンを形成する。
【発明の効果】
【００１５】
段差緩和パターンを配置することにより、その上に配置される第２の導電膜の上面に発生する段差を緩やかに、または低くすることができる。このため、第２の導電膜の側面上にサイドウォール保護膜を形成する際に、上面の段差部分に残渣が残りにくくなる。残渣が残ると、第２の導電膜の上面のシリサイド化の妨げになるが、残渣が残りにくいため、第２の導電膜の上面全域に、再現性よく金属シリサイドを形成することができる。
【発明を実施するための最良の形態】
【００１６】
図１に、第１の実施例によるフラッシュメモリの等価回路図を示す。複数のワード線ＷＬが図の横方向に延在し、複数のビット線ＢＬが図の縦方向に延在する。ワード線ＷＬとビット線ＢＬとの交差箇所にフローティングゲート型ＦＥＴ２７が配置されている。ＦＥＴ２７は、ドレインＤ、ソースＳ、フローティングゲートＦＧ、及びコントロールゲートＣＧを含む。ドレインＤは、対応するビット線ＢＬに接続され、コントロールゲートＣＧは、対応するワード線ＷＬに接続されている。各ＦＥＴ２７のソースは、ソース線ＳＬに接続されている。
【００１７】
情報書き込み時には、例えばソース線ＳＬを０Ｖ、書き込み対象セルのビット線ＢＬを５Ｖ、書き込み対象セルのワード線ＷＬを１０Ｖとする。これにより、チャネルホットエレクトロンがフローティングゲートＦＧに注入され、書き込みが行われる。情報読み出し時には、例えばソース線ＳＬを０Ｖ、読み出し対象セルのワード線ＷＬを５Ｖとし、読み出し対象セルのビット線ＢＬに現れる電気信号をセンスアンプで検出する。一括消去時には、例えばソース線ＳＬを５Ｖ、ワード線ＷＬを−１０Ｖ、ビット線ＢＬをフローティング状態にする。これにより、フローティングゲートＦＧに蓄積されていた電子が、ファウラノルドハイム（ＦＮ：Fowler-Nordheim）トンネル現象によりソースに引き抜かれる。
【００１８】
図２に、第１の実施例によるフラッシュメモリの部分平面図を示す。基板表面をＸＹ面とし、法線方向をＺ軸とするＸＹＺ直交座標系を定義する。Ｙ軸方向に延在する複数の活性領域２２が、Ｘ軸方向に周期的に配列している。Ｘ軸方向に延在する複数のワード線ＷＬが、Ｙ軸方向に周期的に配列している。ワード線ＷＬと活性領域２２との交差箇所に、フローティングゲート型ＦＥＴ２７が配置される。
【００１９】
ＦＥＴ２７は、フローティングゲートＦＧ、コントロールゲートＣＧ、ソースＳ、及びドレインＤを含む。Ｘ軸方向に隣り合うＦＥＴ２７のコントロールゲートＣＧは相互に連続し、ワード線ＷＬを構成する。フローティングゲートＦＧは、ワード線ＷＬの下方に配置されており、隣のＦＥＴ２７のフローティングゲートＦＧから離隔されている。
【００２０】
活性領域２２のうち、ワード線ＷＬの一方の側の領域がソースＳとされ、他方の側の領域がドレインＤとされている。ドレインＤは、ビアホールＨＢＬを介して、上層のビット線ＢＬ（図１）に接続され、ソースＳは、ビアホールＨＳＬを介して上層のソース線ＳＬ（図１）に接続されている。ビット線ＢＬは、図１に示したように、ワード線ＷＬと直交する方向、すなわちＹ軸方向に延在する。ソース線ＳＬは、ワード線ＷＬと平行な方向、すなわちＸ軸方向に延在する。
【００２１】
最も外側に配置された活性領域２２（図２において最も右側に配置された活性領域）よりもさらに外側の、ワード線ＷＬの下方に、段差緩和パターン２５ｂが配置されている。段差緩和パターン２５ｂの平面形状は、例えば各ＦＥＴ２７のフローティングゲートＦＧの平面形状と同一である。また、段差緩和パターン２５ｂと、それに最近接のＦＥＴ２７のフローティングゲートＦＧとの間隔は、Ｘ軸方向に隣り合う２つのＦＥＴ２７のフローティングゲートＦＧの間隔と等しい。
【００２２】
次に、図３Ａｙ〜図３Ｑｘを参照して、第１の実施例によるフラッシュメモリの製造方法について説明する。図３Ａｙは、図２の一点鎖線３Ａ−３Ａにおける断面に相当する。
【００２３】
図３Ａｙに示すように、シリコンからなる半導体基板２０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２１を形成し、Ｙ軸方向に延在する複数の活性領域２２を画定する。活性領域２２にｎ型ウェル２４Ｎを形成し、さらにｎ型ウェル２４Ｎよりも浅いｐ型ウェル２４Ｐを形成する。ウェル形成後、活性領域２２の表面に、酸化シリコンからなる第１のゲート絶縁膜２３を形成する。第１のゲート絶縁膜２３は、例えば、酸化性ガスとしてＮ２Ｏを用い、温度１０００℃で基板表面を熱酸化することにより形成される。第１のゲート絶縁膜２３の厚さは、ＦＮトンネル現象によりフローティングゲートＦＧから電子を引き出すことができる程度であり、例えば１０ｎｍである。
【００２４】
図３Ｂｙに示すように、基板上に、ドープドアモルファスシリコンからなる第１の導電膜２５を形成する。第１の導電膜２５は、例えば、原料ガスとしてＳｉＨ４とＰＨ３とを用い、基板温度を５３０℃とした化学気相成長（ＣＶＤ）により形成される。第１の導電膜２５の厚さは、例えば１１０ｎｍである。
【００２５】
図３Ｃｙ及び図３Ｃｚに示すように、第１の導電膜２５をパターニングして、第１の導電パターン２５ａ及び段差緩和パターン２５ｂを形成する。図３Ｃｚは平面図であり、図３Ｃｚの一点鎖線３Ｃｙ−３Ｃｙにおける断面が図３Ｃｙに相当する。第１の導電膜２５のパターニングは、例えば、誘導結合型プラズマエッチング装置を用い、エッチングガスをＨＢｒとＣｌ２との混合ガスとし、圧力を１．３Ｐａ（１０ｍＴｏｒｒ）として行うことができる。
【００２６】
第１の導電パターン２５ａは、活性領域２２に対応して配置され、活性領域２２よりも広い幅を有し、Ｘ軸方向に関して活性領域２２を内包する。すなわち、第１の導電パターン２５ａは、Ｙ軸方向に延在し、Ｘ軸方向に周期的に配置される。段差緩和パターン２５ｂは、最も外側の第１の導電パターン２５ａよりもさらに外側に配置されている。段差緩和パターン２５ｂは、素子分離絶縁膜２１の上に配置される。段差緩和パターン２５ｂと最も外側の第１の導電パターン２５ａとの間隔は、相互に隣り合う第１の導電パターン２５ａの間隔と等しい。また、段差緩和パターン２５ｂの平面形状は、第１の導電パターン２５ａの平面形状と同一である。なお、段差緩和パターン２５ｂの平面形状は、必ずしも第１の導電パターン２５ａの平面形状と同一である必要はない。例えば、第１の導電パターン２５ａより太くしてもよい。また、段差緩和パターン２５ｂの下に、活性領域を形成しておいてもよい。
【００２７】
図３Ｄｙに示すように、第１の導電パターン２５ａ、及び第１の導電パターン２５ａの間の領域を覆うレジストパターン３０を形成する。レジストパターン３０は、最も外側の第１の導電パターン２５ａの上面から、段差緩和パターン２５ｂの上面の一部の領域まで広がっている。すなわち、レジストパターン３０は、段差緩和パターン２５ｂの上面のうち、第１の導電パターン２５ａに近い方の一部の領域を覆う。
【００２８】
図３Ｅｙに示すように、レジストパターン３０をマスクとして、段差緩和パターン２５ｂを、厚さ方向の途中までエッチングして薄くする。段差緩和パターン２５ｂのエッチングは、第１の導電膜２５のパターニングの条件と同一である。エッチング後、レジストパターン３０を除去する。段差緩和パターン２５ｂの、第１の導電パターン２５ａから遠い方の一部を薄くすることにより、段差緩和パターン２５ｂの上面に、第１の導電パターン２５ａ側の縁から他方の縁に向かって、階段状に低くなる段差が形成される。さらに、段差緩和パターン２５ｂの、外側の縁（図３Ｅｙにおいて右側の縁）に対応する部分の段差が低くなる。
【００２９】
図３Ｆｙに示すように、第１の導電パターン２５ａ及び段差緩和パターン２５ｂの表面上に、第２のゲート絶縁膜３３を形成する。第２のゲート絶縁膜３３は、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜がこの順番に積層された３層構造を有する。以下、第２のゲート絶縁膜３３の形成方法について説明する。
【００３０】
まず、第１の導電パターン２５ａ及び段差緩和パターン２５ｂの上に、ＣＶＤにより酸化シリコン膜を形成する。酸化シリコン膜の堆積は、原料ガスとしてＳｉＨ２Ｃｌ２とＯ２とを用い、基板温度を７００℃として行う。この酸化シリコン膜の表面上に、ＣＶＤにより窒化シリコン膜を堆積させる。窒化シリコン膜の堆積は、原料ガスとしてＳｉＨ２Ｃｌ２とＮＨ３とを用い、基板温度を７００℃として行う。堆積した窒化シリコン膜の表層部を熱酸化することにより、酸化シリコン膜を形成する。これにより、第２のゲート絶縁膜３３が形成される。
【００３１】
図３Ｇｙに示すように、第２のゲート絶縁膜３３が形成された第１の導電パターン２５ａ及び段差緩和パターン２５ｂを覆うように、基板全面に多結晶シリコンからなる第２の導電膜３５を形成する。第２の導電膜３５の堆積は、原料ガスとしてＳｉＨ４を用い、基板温度を６２０℃としたＣＶＤにより行うことができる。
【００３２】
第２の導電膜３５の厚さは、相互に隣り合う第１の導電パターン２５ａの間隔の１／２以上である。このため、相互に隣り合う第１の導電パターン２５ａの間の領域、及び第１の導電パターン２５ａと段差緩和パターン２５ｂとの間の領域は、第２の導電膜３５で充填され、これらの領域上の第２の導電膜３５の上面はほぼ平坦になる。段差緩和パターン２５ｂと最も外側の第１の導電パターン２５ａとの間隔を、相互に隣り合う第１の導電パターン２５ａの間隔と等しくしたが、必ずしも等しくする必要はない。段差緩和パターン２５ｂと最も外側の第１の導電パターン２５ａとの間の領域上において、第２の導電膜３５の上面がほぼ平坦になればよい。例えば、この間隔を、第２の導電膜３５の厚さの２倍以下にすればよい。
【００３３】
段差緩和パターン２５ｂの上面に形成された段差、及び段差緩和パターン２５ｂの外側の縁に対応する段差を反映して、第２の導電膜３５の上面に段差が発生する。
【００３４】
図３Ｈｙ及び図３Ｈｚに示すように、第２の導電膜３５の上面の一部をレジストパターン３７で覆う。図３Ｈｚは平面図であり、図３Ｈｚの一点鎖線３Ｈｙ−３Ｈｙにおける断面が図３Ｈｙに相当する。レジストパターン３７は、図２に示したワード線ＷＬに整合する平面形状を有する。レジストパターン３７の各々は、Ｘ軸方向に延在し、第１の導電パターン２５ａ及び段差緩和パターン２５ｂと交差する。
【００３５】
レジストパターン３７をマスクとして、第２の導電膜３５、第２のゲート絶縁膜３３、第１の導電パターン２５ａ、及び段差緩和パターン２５ｂをエッチングする。第２の導電膜３５、第１の導電パターン２５ａ、及び段差緩和パターン２５ｂのエッチングは、誘導結合型プラズマエッチング装置を用い、エッチングガスとしてＨＢｒとＣｌ２とを用いて行う。第２のゲート絶縁膜３３のエッチングは、エッチングガスとしてＣＦ４を用いる。エッチング後、レジストパターン３７を除去する。
【００３６】
図３Ｉｙ、図３Ｉｘ、及び図３Ｉｚに示すように、Ｘ軸方向に延在する複数の第２の導電パターン３５ａが形成される。図３Ｉｚは平面図であり、図３Ｉｚの一点鎖線３Ｉｙ−３Ｉｙ、及び一点鎖線３Ｉｘ−３Ｉｘにおける断面が、それぞれ図３Ｉｙ及び図３Ｉｘに相当する。
【００３７】
第２の導電パターン３５ａの下にのみ、第２のゲート絶縁膜３３、第１の導電パターン２５ａ、及び段差緩和パターン２５ｂが残る。図３Ｉｘに示すように、第１の導電パターン２５ａの、Ｘ軸に平行な側面は、第２の導電パターン３５ａの側面に整合する。
【００３８】
図３Ｊｘに示すように、第２の導電パターン３５ａの両側の活性領域２２の表層部に、ｎ型不純物をイオン注入することにより、ソースＳ及びドレインＤのエクステンション領域を形成する。このとき、第２の導電パターン３５ａにもｎ型不純物が導入される。
【００３９】
図３Ｋｙ及び図３Ｋｘに示すように、第２の導電パターン３５ａを覆うように、基板全面に窒化シリコンからなる絶縁膜３８を形成する。この絶縁膜３８の堆積は、原料ガスとしてＳｉＨ２Ｃｌ２とＮＨ３とを用い、基板温度を７００℃としたＣＶＤにより行う。絶縁膜３８の厚さは、例えば１００ｎｍである。
【００４０】
絶縁膜３８を異方性エッチングする。このエッチングは、例えば、容量結合型プラズマエッチング装置を用い、エッチングガスをＣＨＦ３、Ａｒ、及びＯ２とし、圧力を６．７Ｐａ（５０ｍＴｏｒｒ）として行う。
【００４１】
図３Ｌｙ及び図３Ｌｘに示すように、第２の導電パターン３５ａ、第１の導電パターン２５ａ、及び段差緩和パターン２５ｂの側面上に、窒化シリコンからなるサイドウォール保護膜３８ａが残る。段差緩和パターン２５ｂの上面に段差が形成されており、第１の導電パターン２５ａとは反対側の一部の領域が薄くなっているため、段差緩和パターン２５ｂの縁の段差が低くなっている。このため、第２の導電パターン３８ａの上面に発生する段差も低くなる。これにより、第２の導電パターン３８ａの上面の段差部分に、絶縁膜３８の残渣が残りにくい。
【００４２】
図３Ｍｘに示すように、第２の導電パターン３５ａ及びサイドウォール保護膜３８ａ等をマスクとして、活性領域２２の表層部にｎ型不純物をイオン注入することにより、ソースＳ及びドレインＤの深い領域を形成する。このとき、第２の導電パターン３５ａにもｎ型不純物が導入される。
【００４３】
図３Ｎｙ及び図３Ｎｘに示すように、基板全面にＣｏ膜４０をスパッタリングにより形成する。なお、Ｃｏに代えて、シリコンとシリサイド化物を形成する他の金属、例えばＴｉ、Ｎｉ等を用いてもよい。
【００４４】
図３Ｏｙ及び図３Ｏｘに示すように、５００℃で熱処理することにより、Ｃｏ膜４０と第２の導電パターン３５ａとの界面に金属シリサイド膜４３を形成する。さらに、ソースＳ及びドレインＤの表面にも、金属シリサイド膜４３が形成される。
【００４５】
図３Ｐｙ及び図３Ｐｘに示すように、未反応のＣｏ膜４０を除去する。Ｃｏ膜の除去は、アンモニア水と過酸化水素水との混合液を用いたウェットエッチングにより行う。図３Ｐｙに示した、第２の導電パターン３５ａと、その上の金属シリサイド膜４３との２層が、ワード線ＷＬを構成する。図３Ｐｘに示したように、第１の導電パターン２５ａがフローティングゲートＦＧとなり、第２の導電パターン３３と、その上の金属シリサイド膜３５ａとがコントロールゲートＣＧとなる。
【００４６】
図３Ｑｙ及び図３Ｑｘに示すように、基板全面に第１層目の層間絶縁膜６０を形成する。層間絶縁膜６０に、ソースＳを露出させるビアホールＨＳＬ、及びドレインＤを露出させるビアホールＨＢＬを形成する。これらのビアホール内に、導電プラグを充填する。層間絶縁膜６０の上にソース線ＳＬを形成する。ソース線ＳＬは、ビアホールＨＳＬ内の導電プラグを介してソースＳに接続される。
【００４７】
ソース線ＳＬ及び層間絶縁膜６０の上に、２層目の層間絶縁膜６１を形成する。層間絶縁膜６１に、ビアホールＨＢＬを形成し、内部に導電プラグを充填する。層間絶縁膜６１の上に、ビット線ＢＬを形成する。ビット線ＢＬは、ビアホールＨＢＬ内の導電プラグを介して、ドレインＤに接続される。
【００４８】
上記第１の実施例では、段差緩和パターン２５ｂの上面に、ＦＥＴ２７側の縁から、ワード線ＷＬの端部側の縁に向かって低くなるような段差が形成されている。このため、段差１つあたりの高さが低くなり、図３Ｌｙ及び図３Ｌｘに示した異方性エッチング時における残渣の発生を抑制することができる。このように、段差緩和パターン２５ｂは、第２の導電パターン３５ａの上面の段差を緩和させる。このため、図３Ｏｙに示したように、第２の導電パターン３５ａの上面に、その端部からＦＥＴ２７上の領域まで連続する金属シリサイド膜４３を形成することができる。
【００４９】
サイドウォール保護膜３８ａは、フローティングゲートＦＧに蓄積された電子の、外部への流出を抑制し、良好な保持特性を確保する。
【００５０】
図４Ａに、第１の実施例による方法で作製したワード線の電子顕微鏡写真を示す。ワード線は、図の中央に縦方向に延在しており、その側面にサイドウォール保護膜が形成されていることがわかる。ワード線の上面に段差は観測されるが、全面に金属シリサイド膜が形成されている。
【００５１】
図４Ｂに、段差緩和パターン２５ｂに段差を形成しないで作製したワード線の電子顕微鏡写真を示す。ワード線の上面の段差部分に、金属シリサイド膜が形成されていない領域が観測された。
【００５２】
図５に、ワード線の抵抗の累積確率の標準偏差を示す。横軸はワード線の抵抗を単位「Ω」で表し、縦軸は累積確率の標準偏差を表す。図中の四角記号が、第１の実施例による方法で作製したワード線の抵抗の分布を示し、菱形記号が、図４Ｂに示した試料のワード線の抵抗の分布を示す。第１の実施例の方法を採用することにより、再現性よく、低抵抗のワード線が得られることが確認された。
【００５３】
次に、図６Ａ〜図６Ｃを参照して、第２の実施例によるフラッシュメモリの製造方法について説明する。
【００５４】
図６Ａは、第１の実施例の図３Ｄｙに示した段階の構造に対応する。第１の実施例では、レジストパターン３０の側面がほぼ垂直に形成されていたが、第２の実施例では、レジストパターン３０Ａの側面が、縁に近づくに従って低くなるように傾斜している。このようなレジストパターン３０Ａは、例えば露光時にピントをやや外すことにより形成される。
【００５５】
図６Ｂに示すように、レジストパターン３０Ａをマスクとして、段差緩和パターン２５ｂを、厚さ方向の途中までエッチングする。レジストパターン３０Ａも少しずつエッチングされるため、段差緩和パターン２５ｂの上面は、レジストパターン３０Ａの側面の形状を引き継いで、傾斜した段差面を有することになる。
【００５６】
図６Ｃに示すように、レジストパターン３０Ａを除去する。その後の工程は、第１の実施例の図３Ｆｙに示した第２のゲート絶縁膜３３を形成する工程以降の工程と同一である。
【００５７】
第２の実施例では、段差緩和パターン２５ｂの上面に形成される段差面が、内側の縁から外側の縁に向かって低くなるように傾斜する。
【００５８】
次に、図７Ａ〜図７Ｅを参照して、第３の実施例によるフラッシュメモリの製造方法について説明する。
【００５９】
図７Ａは、第１の実施例の図３Ｄｙに示した段階の構造と同一である。図７Ｂに示すように、レジストパターン３０をマスクとして、段差緩和パターン２５ｂの一部を、厚さ方向の途中までエッチングする。
【００６０】
図７Ｃに示すように、レジストパターン３０の表層部を、Ｏ２を用いて薄くアッシングする。これにより、段差緩和パターン２５ｂの上に配置されている側面が後退する。この後退量は、側面が段差緩和パターン２５ｂから外れない程度とする。
【００６１】
図７Ｄに示すように、側面が後退したレジストパターン３０をマスクとして、段差緩和パターン２５ｂを、さらに厚さ方向の途中までエッチングする。レジストパターン３０の側面の後退と、段差緩和パターン２５ｂのエッチングとを繰り返すことにより、段差緩和パターン２５ｂの上面に複数の段差を形成することができる。最後に、図７Ｅに示すように、レジストパターン３０を除去する。その後の工程は、第１の実施例の図３Ｆｙに示した第２のゲート絶縁膜３３を形成する工程以降の工程と同一である。
【００６２】
第３の実施例では、段差緩和パターン２５ｂの上面に複数の段差が形成されるため、１つ当たりの段差を低くすることができる。
【００６３】
次に、図８Ａ〜図８Ｄを参照して、第４の実施例によるフラッシュメモリの製造方法について説明する。
【００６４】
図８Ａは、第１の実施例の図３Ｄｙに示した段階の構造と同一である。図８Ｂに示すように、レジストパターン３０をマスクとして、段差緩和パターン２５ｂの一部を、厚さ方向の途中まで異方性エッチングする。引き続いて、図８Ｃに示すように、段差緩和パターン２５ｂを、厚さ方向の途中まで等方性エッチングする。エッチング後、レジストパターン３０を除去する。その後の工程は、第１の実施例の図３Ｆｙに示した第２のゲート絶縁膜３３を形成する工程以降の工程と同一である。
【００６５】
異方性エッチングを行った後に等方性エッチングを行うことにより、段差緩和パターン２５ｂの上面に形成される段差の段差面を緩やかな斜面にすることができる。
【００６６】
次に、図９Ａ〜図９Ｄを参照して、第５の実施例によるフラッシュメモリの製造方法について説明する。
【００６７】
図９Ａは、第１の実施例の図３Ｄｙに示した段階の構造と同一である。図９Ｂに示すように、レジストパターン３０をマスクとして、段差緩和パターン２５ｂの一部を、厚さ方向の途中まで等方性エッチングする。引き続いて、図９Ｃに示すように、段差緩和パターン２５ｂの一部を、厚さ方向の途中まで異方性エッチングする。図９Ｄに示すように、レジストパターン３０を除去する。
【００６８】
等方性エッチングを行った後、異方性エッチングを行うことにより、段差緩和パターン２５ｂの上面に形成される段差を緩やかにすることができる。
【００６９】
上記第２〜第５の実施例では、段差緩和パターン２５ｂの上面に形成される段差が緩やかになるか、または１段当たりの高さが低くなる。これに対応して、段差緩和パターン２５ｂの外側の縁に対応する段差を、より低くすることが可能になる。このため、段差緩和パターン２５ｂの上に配置される第２の導電パターン（図３Ｉｙに示された第２の導電パターン３５ａに相当）の上面に形成される段差を緩やかに、または低くすることが可能になる。これにより、第２の導電パターン３５ａの上に形成される金属シリサイド膜（図３Ｏｙに示した金属シリサイド膜４３に相当）を連続的に形成することができる。
【００７０】
次に、図１０Ａ〜図１０Ｅを参照して、第６の実施例によるフラッシュメモリの製造方法について説明する。図１０Ａは、第１の実施例の図３Ｂｙの段階の構造と同一である。
【００７１】
図１０Ｂに示すように、第１の導電膜２５の上にレジストパターン５０を形成する。第１の導電膜２５のうち段差緩和パターン２５ｂとなる領域のうち、ＦＥＴが配置されるべき領域側の一部を覆うとともに、ＦＥＴが配置される領域全面を覆う。
【００７２】
図１０Ｃに示すように、レジストパターン５０をマスクとして、第１の導電膜２５の一部を、その厚さ方向の途中までエッチングする。その後、レジストパターン５０を除去する。
【００７３】
図１０Ｄに示すように、第１の導電膜２５の上に、新たにレジストパターン５１を形成する。レジストパターン５１は、第１の実施例の図３Ｃｚに示した第１の導電パターン２５ａ及び段差緩和パターン２５ｂの平面形状に対応する。レジストパターン５１をマスクとして、第１の導電膜２５をエッチングする。その後、レジストパターン５１を除去する。
【００７４】
図１０Ｅに示すように、第１の導電パターン２５ａ及び段差緩和パターン２５ｂが形成される。第１の実施例では、段差緩和パターン２５ｂを形成した後、その上面に段差を形成したが、第６の実施例では、第１の導電膜２５をパターニングする前に、段差緩和パターン２５ｂになるべき領域に段差を形成しておく。このように、事前に段差を形成しても、第１の実施例と同様の効果が得られる。第１の導電膜２５の上面への段差の形成は、第１の実施例による方法に限らず、第２〜第５の実施例による方法を適用してもよい。
【００７５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００７６】
【図１】図１は、第１の実施例によるフラッシュメモリの等価回路図である。
【図２】図２は、第１の実施例によるフラッシュメモリの平面図である。
【図３−１】図３Ａｙ及び図３Ｂｙは、第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図３−２】図３Ｃｙ及び図３Ｃｚは、それぞれ第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図及び平面図である。
【図３−３】図３Ｄｙ、図３Ｅｙ、図３Ｆｙ、及び図３Ｇｙは、第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図３−４】図３Ｈｙ及び図３Ｈｚは、それぞれ第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図及び平面図である。
【図３−５】図３Ｉｙ及び図３Ｉｘは、第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図であり、図３Ｉｚは、その平面図である。
【図３−６】図３Ｊｘ、図３Ｋｙ、及び図３Ｋｘは、第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図３−７】図３Ｌｙ、図３Ｌｘ、及び図３Ｍｘは、第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図３−８】図３Ｎｙ、図３Ｎｘ、図３Ｏｙ、及び図３Ｏｘは、第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図３−９】図３Ｐｙ及び図３Ｐｘは、第１の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図３−１０】図３Ｑｙ及び図３Ｑｘは、第１の実施例によるフラッシュメモリの断面図である。
【図４】図４Ａは、第１の実施例による方法で作製したワード線の電子顕微鏡写真であり、図４Ｂは、比較例による方法で作製したワード線の電子顕微鏡写真である。
【図５】図５は、第１の実施例による方法で作製したワード線の抵抗の累積確率の標準偏差を、比較例による方法で作製したワード線の抵抗の累積確率の標準偏差と対比して示すグラフである。
【図６】図６Ａ〜図６Ｃは、第２の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図７】図７Ａ〜図７Ｅは、第３の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図８】図８Ａ〜図８Ｄは、第４の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図９】図９Ａ〜図９Ｄは、第５の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図１０】図１０Ａ〜図１０Ｅは、第６の実施例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【図１１】図１１Ａ〜図１１Ｄは、従来例によるフラッシュメモリの製造方法の途中段階における装置の断面図である。
【符号の説明】
【００７７】
２０  半導体基板
２１  素子分離絶縁膜
２２  活性領域
２３  第１のゲート絶縁膜
２４Ｎ  ｎ型ウェル
２４Ｐ  ｐ型ウェル
２５  第１の導電膜
２５ａ  第１の導電パターン
２５ｂ  段差緩和パターン
２７  ＦＥＴ
３０、３７、５０、５１  レジストパターン
３３  第２のゲート絶縁膜
３５  第２の導電膜
３５ａ  第２の導電パターン
３８  絶縁膜
３８ａ  サイドウォール保護膜
４０  Ｃｏ膜
４３  金属シリサイド膜
Ｓ  ソース
Ｄ  ドレイン
ＦＧ  フローティングゲート
ＣＧ  コントロールゲート
ＷＬ  ワード線
ＢＬ  ビット線
ＳＬ  ソース線
ＨＢＬ、ＨＳＬ  ビアホール
【図１】
0005245356.tif 000002
【図２】
0005245356.tif 000003
【図３−１】
0005245356.tif 000004
【図３−２】
0005245356.tif 000005
【図３−３】
0005245356.tif 000006
【図３−４】
0005245356.tif 000007
【図３−５】
0005245356.tif 000008
【図３−６】
0005245356.tif 000009
【図３−７】
0005245356.tif 000010
【図３−８】
0005245356.tif 000011
【図３−９】
0005245356.tif 000012
【図３−１０】
0005245356.tif 000013
【図５】
0005245356.tif 000014
【図６】
0005245356.tif 000015
【図７】
0005245356.tif 000016
【図８】
0005245356.tif 000017
【図９】
0005245356.tif 000018
【図１０】
0005245356.tif 000019
【図１１】
0005245356.tif 000020
【図４】
0005245356.tif 000021