(57)【特許請求の範囲】
【請求項１】
アナログ信号を所定の量子化レベルで定義された所定のビット数を有するデジタル値に変換する方法であって、
前記所定のビット数の前記所定の量子化レベルを含む複数個の低解像度サンプリング値を得るために、反復的なサンプリングの間、互いにオフセットされた量子化レベルを用いて前記所定のビット数によって定義された解像度より低い解像度で前記アナログ信号を反復的にサンプリングする段階と、
前記所定のビット数を有するデジタル値を得るために、前記複数個の低解像度サンプリング値を合算する段階と、を有することを特徴とするアナログ‐デジタル変換方法。
【請求項２】
前記所定の量子化レベルのうちの隣接する量子化レベルは、量子化レベルの階段の両端部を除く部分において同一な間隔で離隔していることを特徴とする請求項１に記載のアナログ‐デジタル変換方法。
【請求項３】
前記所定の量子化レベルのうちの少なくとも３個の隣接する量子化レベルは、同一ではない間隔で離隔していることを特徴とする請求項１に記載のアナログ‐デジタル変換方法。
【請求項４】
前記反復的にサンプリングする段階は、一連のランプアップサンプリング電圧及びランプダウンサンプリング電圧を用いて前記アナログ信号を反復的にサンプリングすることを特徴とする請求項１に記載のアナログ‐デジタル変換方法。
【請求項５】
前記一連のランプアップサンプリング電圧及びランプダウンサンプリング電圧は、階段型の電圧、一定の傾きを有するランプアップ電圧及びランプダウン電圧、又は複数個の異なる傾きを有するランプアップサンプリング電圧及びランプダウンサンプリング電圧のいずれかを含むことを特徴とする請求項４に記載のアナログ‐デジタル変換方法。
【請求項６】
前記反復的にサンプリングする段階は、２Ｎ／Ｍ個（以下、Ｎは前記所定のビット数、Ｍは２以上の整数）の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングすることを特徴とする請求項１に記載のアナログ‐デジタル変換方法。
【請求項７】
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、少なくとも前記デジタル値のＬＳＢに相当する少なくとも１つの量子化レベルによって、反復的なサンプリングの間互いにオフセットされた２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングすることを特徴とする請求項６に記載のアナログ‐デジタル変換方法。
【請求項８】
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、それぞれのランプアップ及びランプダウン電圧は、Ｍサイズの２Ｎ／Ｍ個のランプ電圧ステップを含むことを特徴とする請求項７に記載のアナログ‐デジタル変換方法。
【請求項９】
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、隣接して連続したランプ電圧は、隣接して連続したランプ電圧の開始と異なる電圧によって終了することを特徴とする請求項６に記載のアナログ‐デジタル変換方法。
【請求項１０】
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、前記一連のランプ電圧の開始電圧及び終了電圧は、所定のビット数の全ての量子化レベルを含むことを特徴とする請求項６に記載のアナログ‐デジタル変換方法。
【請求項１１】
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、前記ランプ電圧は、単位時間毎に前記所定の量子化レベルにＭ回で一致する電圧を増加するか又は減少することを特徴とする請求項６に記載のアナログ‐デジタル変換方法。
【請求項１２】
前記反復的にサンプリングする段階は、
前記アナログ信号を一連のランプ電圧と反復的に比較する段階と、
前記ランプ電圧が前記アナログ電圧と一致する時に低解像度デジタル値を反復的に確認する段階と、を含むことを特徴とする請求項１に記載のアナログ‐デジタル変換方法。
【請求項１３】
前記合算する段階は、確認された前記低解像度デジタル値を合算することを特徴とする請求項１２に記載のアナログ‐デジタル変換方法。
【請求項１４】
前記アナログ信号を一連のランプ電圧と反復的に比較する段階は、基準電圧に前記アナログ電圧と前記一連のランプ電圧とを合算したものを反復的に比較することを特徴とする請求項１２に記載のアナログ‐デジタル変換方法。
【請求項１５】
前記アナログ信号を一連のランプ電圧と反復的に比較する段階は、オフセットを計算する間に行われることを特徴とする請求項１２に記載のアナログ‐デジタル変換方法。
【請求項１６】
前記アナログ信号は、ＣＭＯＳイメージセンサーにより生成されることを特徴とする請求項１に記載のアナログ‐デジタル変換方法。
【請求項１７】
イメージからセンシングピクセル上に入射した電子エネルギーに応答してアナログ信号を生成する段階と、
前記アナログ信号を所定の量子化レベルを定義する所定のビット数を有するデジタル値に変換する段階と、を有し、
前記アナログ信号を所定の量子化レベルを定義する所定のビット数を有するデジタル値に変換する段階は、
前記所定のビット数の前記所定の量子化レベルを含む複数個の低解像度サンプリング値を得るために、前記所定のビット数によって定義された解像度より低い解像度で前記アナログ信号を反復的にサンプリングする段階と、
前記反復的にサンプリングする段階は、２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階を含み、前記反復的なサンプリングの間、前記複数個の量子化レベルは互いにオフセットされ、
前記所定のビット数を有するデジタル値を得るために、前記複数個の低解像度サンプリング値を合算する段階と、を有することを特徴とするイメージセンシング方法。
【請求項１８】
前記反復的にサンプリングする段階は、階段型の電圧、一定の傾きを有するランプアップ電圧及びランプダウン電圧、又は複数個の傾きを有するランプアップサンプリング電圧及びランプダウンサンプリング電圧のいずれかを用いて前記アナログ信号を反復的にサンプリングする段階を含むことを特徴とする請求項１７に記載のイメージセンシング方法。
【請求項１９】
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、それぞれのランプアップ及びランプダウン電圧は、Ｍサイズの２Ｎ／Ｍ個のランプ電圧ステップを含むことを特徴とする請求項１７に記載のイメージセンシング方法。
【請求項２０】
アナログ信号を所定の量子化レベルで定義された所定のビット数を有するデジタル値に変換するアナログ‐デジタルコンバータであって、
少なくとも一つのランプアップ及びランプダウン電圧を有する一連のランプ電圧を生成し、前記ランプアップ電圧及びランプダウン電圧が単位時間毎に複数回、所定の互いにオフセットされた量子化ステップによって増加又は減少するランプ電圧生成器と、
前記少なくとも一つのランプアップ及びランプダウン電圧が前記アナログ信号に一致する複数の回数を確認するために、前記アナログ電圧を前記一連のランプ電圧と反復的に比較する比較器と、
前記比較器の出力に応答し、前記アナログ信号が前記少なくとも一つのランプアップ及びランプダウン電圧に一致する複数の回数の間、時間単位のデジタル値を反復的に合算して前記デジタル値を得るカウンターと、を備えることを特徴とするアナログ‐デジタルコンバータ。
【請求項２１】
前記一連のランプアップ及びランプダウン電圧は、階段型の電圧、一定の傾きを有するランプアップ電圧及びランプダウン電圧、又は複数個の傾きを有するランプアップサンプリング電圧及びランプダウンサンプリング電圧のいずれかを含むことを特徴とする請求項２０に記載のアナログ‐デジタルコンバータ。
【請求項２２】
前記ランプ電圧生成器は、少なくとも一つの第２ランプ電圧を更に生成し、
前記比較器は、前記少なくとも一つの第２ランプ電圧がオフセット電圧と一致する少なくとも一回を確認するために、前記少なくとも一つの第２ランプ電圧を前記オフセット電圧と更に比較し、
前記カウンターは、前記少なくとも一つの第２ランプ電圧が前記オフセット電圧と一致する少なくとも一回のデジタル値を減算することを特徴とする請求項２０に記載のアナログ‐デジタルコンバータ。
【請求項２３】
アナログ信号を所定のビット数を有するデジタル値に変換する方法であって、
前記所定のビット数より少ないビット数を有する複数個のデジタル値を得るために、反復的なサンプリングの間互いにオフセットされた量子化レベルを用いて、前記アナログ信号を前記所定のビット数より少ないビット数を有するデジタル値に反復的に変換する段階と、
前記所定のビット数を有するデジタル値を得るために、前記所定のビット数より少ないビット数を有する前記複数個のデジタル値を合算する段階と、を有することを特徴とするアナログ‐デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ‐デジタル変換方法及びアナログ‐デジタルコンバータ、並びにイメージセンシング方法に係り、より詳細には、擬似マルチプルサンプリング方法を用いたアナログ‐デジタル変換方法及びアナログ‐デジタルコンバータ、並びにイメージセンシング方法に関する。
【背景技術】
【０００２】
アナログ‐デジタル変換器（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ：以下、ＡＤＣ）は、連続的なアナログ信号を離散的なデジタル数に変換することができる電子装置として広く使われる。一般的に、ＡＤＣは、入力アナログ電圧又は電流をデジタル数に変換する電子装置である。ＡＤＣの解像度（ｒｅｓｏｌｕｔｉｏｎ）は、アナログ電圧又は電流値の範囲を超えて算出することができる離散値の数を表わすことができる。離散値は、一般的に二進形態で保存される。また、解像度は、一般的にビット数で表わすことができ、有効な離散値の数（量子化レベル）は、一般的に２の倍数（ａ  ｐｏｗｅｒ  ｏｆ  ｔｗｏ）として表わすことができる。例えば、８ビットの解像度を有するＡＤＣは、２５６の異なる量子化レベルを用いてアナログ信号をエンコーディングできる。
【０００３】
広く使われるＡＤＣの一つは、鋸歯状波形（ｓａｗ−ｔｏｏｔｈ）信号を生成させるランプ比較（ｒａｍｐ−ｃｏｍｐａｒｅ）ＡＤＣである。ランプが始まる時、タイマーはカウンティングし始める。ランプ電圧が、アナログ入力電圧と同一になる時点で、比較器は動作を止め、タイマーの値は保存される。ランプ比較ＡＤＣは、例えば、デジタルカメラに内蔵されるＣＭＯＳイメージセンサー（ＣＩＳ）のような多くのアプリケーションに広く使われうる。ＣＩＳは、高集積化されてカラム並列して配列された多数のＡＤＣにリードアウト信号を提供することができる。多数のカラム並列ＡＤＣは、共通ランプ電圧生成器とコントローラとを有する多数のランプ比較ＡＤＣで構成することができる。
【０００４】
ノイズは、ＡＤＣで問題となっている。ノイズは、アナログ入力信号、デジタル出力信号、及び／又はＡＤＣ自体で生成される可能性がある。ノイズを減らすために、マルチプルサンプリング技術が使われる。マルチプルサンプリング技術は、アナログ信号を数回デジタル信号に変換し、変換された値の平均値を最終出力として使うことができる。平均化動作が追加されたマルチプルサンプリングは、ノイズを減少させうる。しかし、マルチプルサンプリング方法は、更に長いアナログ‐デジタル変換時間を必要とし、追加的なハードウェア、例えば、多数のデジタル値を保存するためのメモリや多数のデジタル値を平均化するための構成を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、擬似マルチプルサンプリング方法を用いたアナログ‐デジタル変換方法及びアナログ‐デジタルコンバータと、これを用いたイメージセンシング方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一特徴によるアナログ‐デジタル変換方法は、アナログ信号を所定の量子化レベルで定義された所定のビット数を有するデジタル値に変換する方法であって、前記所定のビット数の前記所定の量子化レベルを含む複数個の低解像度サンプリング値を得るために、反復的なサンプリングの間、互いにオフセットされた量子化レベルを用いて前記所定のビット数によって定義された解像度より低い解像度で前記アナログ信号を反復的にサンプリングする段階と、前記所定のビット数を有するデジタル値を得るために、前記複数個の低解像度サンプリング値を合算する段階と、を有する。
前記所定の量子化レベルのうちの隣接する量子化レベルは、量子化レベルの階段の両端部を除く部分において同一な間隔で離隔しているか、又は、前記所定の量子化レベルのうちの少なくとも３個の隣接する量子化レベルは、同一ではない間隔で離隔していることができる。
前記反復的にサンプリングする段階は、一連のランプアップ及びランプダウンサンプリング電圧を用いて前記アナログ電圧を反復的にサンプリングしうる。
前記一連のランプアップサンプリング電圧及びランプダウンサンプリング電圧は、階段型の電圧、一定の傾きを有するランプアップ電圧及びランプダウン電圧、又は複数個の異なる傾きを有するランプアップサンプリング電圧及びランプダウンサンプリング電圧のいずれかを含みうる。
前記反復的にサンプリングする段階は、２Ｎ／Ｍ（以下、Ｎは前記所定のビット数、Ｍは２以上の整数）個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階を含みうる。
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、少なくとも前記デジタル値のＬＳＢ（最下位ビット）に相当する少なくとも１つの量子化レベルによって、反復的なサンプリングの間互いにオフセットされた２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階を含みうる。
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、それぞれのランプアップ及びランプダウン電圧は、Ｍサイズの２Ｎ／Ｍ個のランプ電圧ステップを含みうる。
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、隣接して連続したランプ電圧は、隣接して連続したランプ電圧の開始と異なる電圧によって終了しうる。
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、前記一連のランプ電圧の開始電圧及び終了電圧は、所定のビット数の全ての量子化レベルを含みうる。
前記２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階は、Ｍ個のランプアップ及びランプダウン電圧の総和を有する一連のランプ電圧を生成する段階を含み、前記ランプ電圧は、単位時間毎に前記所定の量子化レベルにＭ回で一致する電圧を増加するか又は減少しうる。
前記反復的にサンプリングする段階は、前記アナログ信号を一連のランプ電圧と反復的に比較する段階と、前記ランプ電圧が前記アナログ電圧と一致する時に低解像度デジタル値を反復的に確認する段階と、を含みうる。
前記合算する段階は、確認された前記低解像度デジタル値を合算する段階を含みうる。
前記アナログ信号を一連のランプ電圧と反復的に比較する段階は、基準電圧に前記アナログ電圧と前記一連のランプ電圧とを合算したものを反復的に比較する段階を含みうる。
前記アナログ信号を前記一連のランプ電圧と反復的に比べる段階は、オフセットを計算する間に行われうる。
前記アナログ信号は、ＣＭＯＳイメージセンサーにより生成されうる。
【０００７】
上記目的を達成するためになされた本発明の一特徴によるイメージセンシング方法は、イメージからセンシングピクセル上に入射した電子エネルギーに応答してアナログ信号を生成する段階と、前記アナログ信号を所定の量子化レベルを定義する所定のビット数を有するデジタル値に変換する段階と、を有し、前記アナログ信号を所定の量子化レベルを定義する所定のビット数を有するデジタル値に変換する段階は、前記所定のビット数の前記所定の量子化レベルを含む複数個の低解像度サンプリング値を得るために、前記所定のビット数によって定義された解像度より低い解像度で前記アナログ信号を反復的にサンプリングする段階と、前記反復的にサンプリングする段階は、２Ｎ／Ｍ個の量子化レベルを用いて前記アナログ信号をＭ回反復的にサンプリングする段階を含み、前記反復的なサンプリングの間、前記複数個の量子化レベルは互いにオフセットされ、前記所定のビット数を有するデジタル値を得るために、前記複数個の低解像度サンプリング値を合算する段階と、を有する。
【０００８】
上記目的を達成するためになされた本発明の一特徴によるアナログデジタルコンバータは、アナログ信号を所定の量子化レベルで定義された所定のビット数を有するデジタル値に変換するアナログ‐デジタルコンバータであって、少なくとも一つのランプアップ及びランプダウン電圧を有する一連のランプ電圧を生成し、前記ランプアップ電圧及びランプダウン電圧が単位時間毎に複数回、所定の量子化ステップによって増加又は減少するランプ電圧生成器と、前記少なくとも一つのランプアップ及びランプダウン電圧が前記アナログ信号に一致する複数の回数を確認するために、前記アナログ電圧を前記一連のランプ電圧と反復的に比較する比較器と、前記比較器の出力に応答し、前記アナログ信号が前記少なくとも一つのランプアップ及びランプダウン電圧に一致する複数の回数の間、時間単位のデジタル値を反復的に合算して前記デジタル値を得るカウンターと、を備える。
【０００９】
上記目的を達成するためになされた本発明の他の特徴によるアナログ‐デジタル変換方法は、アナログ信号を所定のビット数を有するデジタル値に変換する方法であって、前記所定のビット数より少ないビット数を有する複数個のデジタル値を得るために、反復的なサンプリングの間互いにオフセットされた量子化レベルを用いて、前記アナログ信号を前記所定のビット数より少ないビット数を有するデジタル値に反復的に変換する段階と、前記所定のビット数を有するデジタル値を得るために、前記所定のビット数より少ないビット数を有する前記複数個のデジタル値を合算する段階と、を有する。
【発明の効果】
【００１０】
本発明によれば、アナログ‐デジタル変換のために擬似マルチプルサンプリング方法を用いているので、簡単な回路を使いながら、従来と同等のノイズ減少を有するより効率的なアナログ‐デジタル変換を行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明のアナログ‐デジタル変換方法及びアナログ‐デジタルコンバータ、並びにイメージセンシング方法を実施するための最良の形態の具体例を、図面を参照しながら詳しく説明する。
【００１２】
図１は、本発明の一実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図である。
【００１３】
図１を参照すると、本実施形態は、アナログ入力信号１１２を所定の量子化レベルを定義する所定のビット数を有するデジタル値１２２に変換する。サンプリングは、デジタル値１２２の所定のビット数（ｎｕｍｂｅｒ  ｏｆ  ｂｉｔｓ）によって定義された解像度より低い解像度で、低解像度サンプリングブロック１１０において行われる。所定のビット数によって定義された解像度より低い解像度は、本明細書では“低解像度（ｌｏｗｅｒ  ｒｅｓｏｌｕｔｉｏｎ）”として参照される。低解像度サンプリングブロック１１０の反復的な低解像度サンプリングは、複数の低解像度サンプリング結果値１１４を得る。
【００１４】
コントローラ１３０は、所定のビット数より低い解像度でアナログ入力信号１１２の反復的なサンプリングを提供するために、低解像度サンプリングブロック１１０をコントロールする。
【００１５】
本発明の実施形態において、反復的なサンプリングは、所定のビット数の所定の量子化レベルを含む。言い換えれば、反復的なサンプリングは、所定のビット数の全ての量子化レベルが反復的なサンプリングに含まれるための十分な数の回数（ｎｕｍｂｅｒ  ｏｆ  ｔｉｍｅｓ）行われる。
【００１６】
合算器（ｓｕｍｍｅｒ）１２０は、低解像度サンプリングブロック１１０とコントローラ１３０とに応答して、所定のビット数を有するデジタル値１２２を得るために、複数の低解像度サンプリング結果値を合算する。
【００１７】
図２は、本発明の一実施形態によるアナログ信号をデジタル値に変換する動作のフローチャートである。
【００１８】
図２を参照すると、低解像度サンプリング段階２１０では、所定のビット数によって定義された解像度より低い解像度でアナログ入力信号を反復的にサンプリングする。ここで、反復的なサンプリングは、所定のビットの所定の量子化レベルを含む。低解像度サンプリング段階２１０で、複数の低解像度サンプリング結果値が得られる。
【００１９】
結果値を合算する段階２２０では、複数の低解像度サンプリング結果値が合算される。
【００２０】
サンプリングを反復する段階２３０では、更にサンプリングが必要か否かの決定がなされ、更にサンプリングが必要であれば、低解像度サンプリング段階２１０及び結果値を合算する段階２２０が反復される。これにより、反復的なサンプリングとその合算が行われる。
【００２１】
本発明の実施形態において、所定の量子化レベルは、同一な間隔で離隔されるか、又は同一ではない間隔で離隔され得る。また、低解像度サンプリングブロック１１０で反復的なサンプリングが行われる間、使用される量子化レベルは互いにオフセット（ｏｆｆｓｅｔ）され得る。また、低解像度サンプリングブロック１１０で行われたサンプリングの解像度は、コントローラ１３０で行われたサンプリング回数の関数（ｆｕｎｃｔｉｏｎ）であり得る。もし、信号をＭ回サンプリングする場合、所定のビット数がＮであれば、低解像度サンプリングブロック１１０は、２Ｎ／Ｍの量子化レベルを使うことができる。また、本発明の実施形態において、量子化レベルは、互いにオフセットされ得る。他の実施形態として、量子化レベルは、デジタル値の最下位ビットと一致する少なくとも一つの量子化レベルによってオフセットされ得る。
【００２２】
図３は、本発明の他の実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図である。
【００２３】
図３を参照すると、低解像度サンプリングは、ランプ電圧（信号）生成器３１４と比較器３１２とを使って行うことができる。
【００２４】
ランプ電圧生成器３１４は、少なくとも一つのランプアップ電圧と少なくとも一つのランプダウン電圧とを有する一連のランプ電圧を生成することができる。ここで、（複数の）ランプアップ電圧と（複数の）ランプダウン電圧は、多数の低解像度のランプアップ及びランプダウン電圧を与え、所定の量子化ステップによって単位時間（ｕｎｉｔ  ｔｉｍｅ）毎に１より大きい多数回増減しうる。
【００２５】
比較器３１２は、アナログ入力信号１１２を一連のランプ電圧と反復的に比較し、（複数の）ランプアップ電圧及び（複数の）ランプダウン電圧がアナログ信号と一致する複数の回数を確認する。
【００２６】
図１に示した合算器１２０は、カウンター３２０で構成することができる。カウンター３２０は、デジタル値を得るために、比較器３１２に応答して（複数の）ランプアップ電圧及び（複数の）ランプダウン電圧がアナログ信号と一致する複数の回数の単位時間毎のデジタル値を反復的に合算することができる。
【００２７】
コントローラ３３０は、ランプ電圧生成器３１４による多数の低解像度ランプアップ電圧及びランプダウン電圧の生成を同期させることができ、カウンター３２０によってカウンティングすることができる。
【００２８】
図３に示した実施形態では、一連のランプアップサンプリング電圧とランプダウンサンプリング電圧とを使って、サンプリングの反復を行うことができる。具体的に、ランプアップとランプダウンサンプリング電圧は、一連の階段型（ｓｔａｉｒｃａｓｅ）ランプアップとランプダウンサンプリング電圧、一定のスロープのランプアップとランプダウンサンプリング電圧及び／又は非階段型の多数のスロープのランプアップとランプダウンサンプリング電圧とを含みうる。
【００２９】
また、本発明の実施形態において、アナログ入力信号は、２Ｎ／Ｍの量子化レベルを使って、Ｍ回反復的にサンプリングすることができる。反復的なサンプリングには、ランプ電圧生成器３１４から生成されたＭランプアップ及びランプダウン電圧の総和（ｔｏｔａｌ）（例えば、Ｍ／２ランプアップ電圧とＭ／２ランプダウン電圧）を有する一連のランプ電圧が使われうる。ここで、それぞれのランプアップ電圧とランプダウン電圧は、Ｍサイズの２Ｎ／Ｍランプ電圧ステップを含みうる。
【００３０】
他の実施形態として、隣接して連続したランプ電圧（例えば、次の下降ランプ電圧）は、隣接する以前のランプ電圧（例えば、以前の上昇ランプ電圧）の開始と異なる電圧によって終了することができる。一連のランプ電圧の開始電圧と終了電圧は、所定のビット数の全ての量子化レベルを含みうる。Ｍランプアップ及びランプダウン電圧は、所定の量子化レベルと一致する電圧によってＭ回数、単位時間毎に増減する。また、反復的なサンプリングは、一連のランプ電圧とアナログ信号とを反復的に比較することによって行い、ランプ電圧がアナログ信号と一致する時のデジタル値を反復的に確認することによって行うことができる。合算（ｓｕｍｍｉｎｇ）する段階は、確認されたデジタル値を合算することで行うことができる。
【００３１】
図３は、本発明の他の実施形態を示しており、所定のビット数より少ない複数のデジタル値を得るために、アナログ信号を所定のビット数より少ないデジタル値に反復的に変換することによって、アナログ信号を所定のビット数を有するデジタル値に変換する。所定のビット数を有するデジタル値を得るために、所定のビット数より少ない複数のデジタル値が合算される。
【００３２】
図４は、本発明のまた他の実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図であり、図５は、本発明の更に他の実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図である。
【００３３】
図４及び図５に示す実施形態では、アナログ入力信号１１２を提供するためのイメージセンサー４１０を更に含む。イメージセンサー４１０は、ＣＭＯＳイメージセンサー、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）及び／又は他の全てのイメージセンサーを含みうる。
【００３４】
複数の低解像度サンプリング結果値を得るために、所定のビット数によって定義された解像度より低い解像度でアナログ信号を反復的にサンプリングし、デジタル値を得るために、複数の低解像度サンプリング結果値を合算する多くの実施形態は、本発明の多様な実施形態で提供され得る。図３及び図５には、多数の低解像度ランプアップ／ランプダウン電圧生成器３１４を含む例を示している。
【００３５】
図６は、Ｎビット解像度でデジタル信号を提供するためのＭ回数の擬似マルチプル（ｐｓｅｕｄｏ−ｍｕｌｔｉｐｌｅ）サンプリングを示している。第１（左側）カラム（ｃｏｌｕｍｎ）Ｍ＝１は、それぞれＮビット解像度を用いた従来のシングルサンプリング又はマルチプルサンプリングを示す。
【００３６】
図６を参照すると、Ｎ＝４、例えば、４ビット解像度である時、２４又は１６量子化レベルステップＱＬＳが提供される。Ｍ＝１カラムで示したように、アナログ信号は、４ビット量子化で一回サンプリングされ得る。また、従来のマルチプルサンプリングで、アナログ信号は、Ｎビット解像度で多数回サンプリングされ、平均値が算出され得る。
【００３７】
図６の中央のカラムＭ＝２は、本発明の実施形態による擬似マルチプルサンプリングを示す。二回サンプリングＭ＝２には、２Ｎ／Ｍ又は８量子化レベルが使われる。ここで、２Ｎ／Ｍ又は８量子化レベルは、２量子化レベルの間に１ビットのオフセットが存在する。言い換えれば、二つの量子化レベルは、デジタル値の最下位ビットＬＳＢと一致する少なくとも一つの量子化レベルによってオフセットされる。
【００３８】
また、図６の右側カラムＭ＝４は、４回のマルチプルサンプリングと、２４／４又は４量子化レベルを示す。言い換えれば、サンプリングの間の量子化レベル間に１ビットのオフセットが存在する。
【００３９】
Ｍ＝２とＭ＝４で、最終出力は、各サンプリング結果値の合算値となる。Ｍ＝４である時、第１ランプアップ電圧、第２ランプアップ電圧、第１ランプダウン電圧及び第２ランプダウン電圧の４個のランプ電圧Ｕ１、Ｕ２、Ｄ、Ｄ２がそれぞれ示される。ランプ電圧については、図８で詳しく説明する。
【００４０】
一般的に出力ノイズには相関がなく、それぞれのＡ／Ｄ変換の出力ノイズは、１／Ｍレベルで減少しうる。減少した出力ノイズは、本発明のマルチサンプリングと類似した方式で提供され得る。しかし、本発明では、中間結果値を保存する装置と平均化する回路は、提供される必要がない。
【００４１】
図７は、従来のマルチプルサンプリングと本発明の他の実施形態による擬似マルチプルサンプリングとの結果値の例示を示す。図７に示したように、第１アナログ入力と第２アナログ入力とをデジタル値に変換すれば、第１アナログ入力はデジタル値“１３”に変換され、第２アナログ入力はデジタル値“４”に変換される結果が得られる。
【００４２】
Ｍ＝１である時、従来のシングルサンプリング又はマルチサンプリングで二進数のＮビットは、２Ｎの量子化レベルを有する。Ｎ＝４であれば、二進数のＮビットは、０〜１５の量子化レベルを有しうる。もし、０〜１５Ｖの範囲を有する入力信号が提供されれば、量子化レベルの数は１６であり、これにより、Ｍ＝１に対する量子化レベルステップＱＬＳは、１Ｖ（ｖｏｌｔ）であり得る。１６量子化レベルを使えば、第１アナログ入力は１３の第１出力コードに変換され、第２アナログ入力は４の第２出力コードに変換される。
【００４３】
もし、擬似サンプリングの数が２（Ｍ＝２）であれば、それぞれのサンプリングでは１６／２又は８量子化レベルが使われる。ここで、１６／２又は８量子化レベルは、１ビットの値（例えば、本実施形態では、１Ｖ）によって互いにオフセットされた量子化レベルを有しうる。二つのサンプリングの結果値は、合算される。これにより、第１出力コードは、６と７とが合算されて正しい１３の値が算出され、第２出力コードは、２と２とが合算されて正しい４の値が算出される。
【００４４】
４回の擬似サンプリングＭ＝４であれば、ＱＬＰ１〜ＱＬＰ４で示した４量子化レベルパターンが使われる。図７に示したように、ＱＬＰ１〜ＱＬＰ４は、低解像度を示すその間で４Ｖの差を有する。ＱＬＰ１とＱＬＰ２との電圧差は１Ｖであり、ＱＬＰ１とＱＬＰ３との電圧差は２Ｖであり、ＱＬＰ１とＱＬＰ４との電圧差は３Ｖである。なお、それぞれの量子化レベルパターンが異なるので、サンプリングのシーケンスは重要ではない。
【００４５】
図７の右下には、正しい出力コードが得られることを示している。第１アナログ入力の入力信号を４回、低解像度サンプリングすれば、第１出力コードは、（３＋３＋３＋４）又は１３になり、第２アナログ入力の入力信号を４回、低解像度サンプリングすれば、第２出力コードは、（１＋１＋１＋１）又は４になる。
【００４６】
図７では、２の二乗（例えば、Ｍ＝２とＭ＝４）の反復的なサンプリングを使った例を示した、しかし、Ｍは、如何なる整数をも使うことができ、２の二乗が必要というわけではない。例えば、図８では、図７のようにＭ＝２とＭ＝４の場合を示しているが、同一のアナログ入力が使われた時、Ｍ＝３とＭ＝５に対する結果値を算出する方法についても図示している。
【００４７】
図９と図１０は、本発明の更に他の実施形態による擬似マルチプルサンプリングを用いたアナログ‐デジタル変換器とそれに用いられるランプ電圧を示している。
【００４８】
図９を参照すると、アナログ‐デジタル変換器は、デジタル−アナログ変換器を用いて構成できる多数の低解像度ランプ電圧生成器３１４を含む。ランプ電圧生成器３１４は、比較器３１２を動作させるための多数のアップ／ダウンランプ電圧３１６を生成する。生成された多数のアップ／ダウンランプ電圧３１６は、比較器３１２に提供される。
【００４９】
比較器３１２は、アナログ入力信号１１２とランプ電圧３１６とを反復的に比較する。比較器３１２は、カウンター３２０がカウンター出力１２２を算出するためにカウンタークロック信号ＣＮＴ＿ＣＬＫに応答して、カウントするために使われるカウンターイネーブル信号ＣＮＴ＿ＥＮｂを提供する。カウンター出力１２２は、所定のビット数を有するデジタル値と一致する。
【００５０】
図９には、多様なランプ電圧も図示されている。第１ランプ電圧Ｒａｍｐ１は、シングルサンプリングＭ＝１を行うか、又は従来の平均化を含むマルチサンプリングを行うのに使われうる従来の鋸歯状波形のランプ電圧である。
【００５１】
図１０の（１）は、鋸歯状波形のランプ電圧を用いてＭ＝１でサンプリングする場合を示しており、カウンターイネーブル信号とカウンター出力“１０”を算出することができる。等価な一定のスロープのランプ電圧は、点線で示している。
【００５２】
図９に示した第２ランプ電圧Ｒａｍｐ２は、Ｍ＝２で４ビットの解像度の場合の擬似マルチプルサンプリングに使われる。即ち、図１０の（２）に示したように、一つのランプアップ電圧と一つのランプダウン電圧とが使われる。５と５とのサンプリングにより、カウンター出力１０が得られる。また、図１０の（２）に示したように、ランプアップ電圧とランプダウン電圧は、その間の一つの量子化レベルによって変わりうる。
【００５３】
図１０の（３）は、図９の第３ランプ電圧Ｒａｍｐ３と一致し、４回の擬似マルチプルサンプリングを示す。アップ／ダウンランプ電圧Ｕ１、Ｄ１、Ｕ２及びＤ２は、図６のアップ／ダウンランプ電圧と一致する。図１０の（３）に示す周回するオフセットによって、隣接するランプ電圧の間には、少なくとも一つの最下位ビットオフセットが存在する。正しい結果値１０は、カウンターの出力として表われる。
【００５４】
最後に、図１０の（４）は、図９の第４ランプ電圧Ｒａｍｐ４と一致し、Ｍ＝８を表わす。言い換えれば、正しい結果値１０は、カウンターの出力として表われる。
【００５５】
ランプ電圧３１６は、離散的なレベルを有する階段型の電圧９５０ａ、９５０ｂであるか、点線で示された一定／多数（ｍｕｌｔｉｐｌｅ）のスロープの非階段型のランプ電圧９５０ｃ、９５０ｄであり得る。ランプ電圧は、図１０のランプアップ電圧９５０ｃで示すように一定のスロープを有するか、又はランプダウン電圧９５０ｄで示すようにところどころが異なるスロープを有しうる。ランプダウン電圧９５０ｂは、量子化レベルオフセットを提供するための２以上の異なる部分を有する二つの異なるスロープを含む。
【００５６】
図１１は、異なるスロープが異なるオフセットを提供する例を図示している。図１１で、シングルアップスロープＵＳ３は、定められたランプ電圧で使われ、マルチプルスロープＤＳ３、ＤＳ４、ＵＳ４、ＵＳ５、ＤＳ５及びＤＳ６は、定められたランプ電圧で使われうる。なお、図１１は、図１０の（３）と一致するが、異なるスロープについて詳しく示している。
【００５７】
一連のランプアップ電圧とランプダウン電圧は、Ｍランプアップ電圧及びランプダウン電圧ほどに多様に使われうる。Ｍは１より大きく、ランプ電圧は、１より大きい多数の量子化レベルによって単位時間毎に増加又は減少しうる。
【００５８】
言い換えれば、ランプ電圧は、カウンターのクロックサイクル毎の一つの量子化レベルより多く増加又は減少する。例えば、図９に示したカウンタークロック信号９１４は、図１０の（２）〜（４）に示したように、カウンター出力を増加させる。
【００５９】
従来のマルチプルサンプリングで、図１０の（１）に示したような階段型の鋸歯状波形のランプ電圧は、単位時間毎の量子化レベルの総和によって増加する。
【００６０】
一方、図１０の（２）〜（４）に示したように、ランプ電圧は、単位時間毎に（例えば、単位カウンタークロック毎に）１より大きい多数の量子化レベルによって増加又は減少する。
【００６１】
図１２〜図１７は、４ビット解像度Ｎ＝４で反復されたサンプリングＭが使われる時に提供され得る多様なランプ電圧を図示している。図１２〜図１６において、階段型のランプ電圧は一定の傾斜を有する実線で示し、マルチプルスロープの非階段型のランプ電圧は点線で示す。
【００６２】
図１２を参照すると、Ｍ＝４である時、ランプ電圧は、方向が変化したそれぞれのスロープの第１クロックを除いては同一なスロープとして示される。上昇する全ての第１クロックのスロープ（第１上昇スロープを除いた）は、Ｍ／２−１又は１で同一であり、全ての第１下降クロックのスロープは、−Ｍ／２で同一である。
【００６３】
図１３を参照すると、Ｍ＝４である時、方向が変化したそれぞれのスロープの第１クロックを除いては実質的に同一なスロープとして示される。言い換えれば、方向変化（ｄｉｒｅｃｔｉｏｎ  ｃｈａｎｇｅ）による全ての第１クロックのスロープは異なる。図１３は、正確な結果値を得るまでの不要な量子化の順序について図示している。また、図１３の実施形態は、図１２の実施形態のように、同一な雑音抑制能力を有しうる。
【００６４】
図１４は、最下の量子化レベルから始める必要がないランプ電圧を図示している。図１４でＭ＝８であり、量子化の順序は重要ではない。
【００６５】
図１５は、それぞれ上昇又は下降するランプ電圧のランダムな非階段型のスロープを示しているが、上昇／下降するランプ電圧の区間は同一である。図１５でＭ＝４である。図１５は、図１２と比べて低い雑音抑制力を有しうる。しかし、図１５の下部に示したように、正確なアナログ‐デジタル変換値が得られる。
【００６６】
図１６は、それぞれ上昇又は下降するランプ電圧のランダムな非階段型のスロープを示し、上昇／下降するランプ電圧の区間は異なる。図１６でＭ＝４である。図１６は、図１２と比べて低い雑音抑制力を有しうるが、正確なアナログ‐デジタル変換値が提供される。
【００６７】
図１７は、マルチプルサンプリングの回数が、Ｍ＝１６の量子化レベルと同一な他の実施形態を示す。図１７で、量子化レベルの全ての上昇と下降開始点は、正常なＡ／Ｄ変換の全ての量子化レベルをカバーする。これにより、正確な結果値が得られる。
【００６８】
図１２〜図１７に示した量子化レベルは、同一な間隔で離隔されるか又は同一ではない間隔で離隔されることができる。ランプ電圧は、一連の階段型、一定のスロープ及び／又は多数のスロープの非階段型のランプアップ電圧及びランプダウン電圧であり得る。量子化レベルは、互いにオフセットすることができる。量子化レベルは、少なくとも１ビットで互いにオフセットすることができる。Ｍのステップサイズを有するＭランプ電圧を提供することができる。隣接する次のランプ電圧は、隣接する以前のランプ電圧を始めるための電圧と異なる電圧によって終わることができる。一連のランプ電圧の開始電圧と終了電圧は、所定のビット数の全ての量子化レベルを含みうる。ランプ電圧は、単位時間（ｕｎｉｔ  ｔｉｍｅ）毎に１より大きい多数の量子化レベルサイズによって増加又は減少する。
【００６９】
図１８、図２０、図２２、図２４及び図２６は、本発明の多様な実施形態による擬似マルチプルサンプリングシステム、装置及び方法の結合された回路図とブロック図であり、図１９、図２１、図２３、図２５及び図２７は、図１８、図２０、図２２、図２４及び図２６の動作によるタイミング図である。
【００７０】
図１８で、イメージセンサー４１０のピクセルから出力されたアナログ入力信号１１２には、多数の低解像度ランプ電圧生成器３１４によって生成された多数の低解像度ランプ電圧３１６が加えられる。
【００７１】
アナログ入力信号１１２は、比較器３１２でバイアス電圧Ｖｂと比較される。図１８で、従来の鋸歯状波形のランプ電圧生成器を使う実施形態としては、Ｓｕｇｉｋｉによって  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  １０８−１０９（２０００）に“Ａ  ６０ｍＷ  １０ｂ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｗｉｔｈ  Ｃｏｌｕｍｎ−Ｔｏ−Ｃｏｌｕｍｎ  ＦＰＮ  Ｒｅｄｕｃｔｉｏｎ”に公開されている。従って、本実施形態では、これについての詳細な説明は省略する。図１９では、Ｍ＝４である時のサンプリングのランプ電圧ｘ２が図示されている。
【００７２】
図２０及び図２１は、ランプ信号と入力信号とが比較器で直ちに比較される例を示す。ランプアップ電圧とランプダウン電圧シーケンスｘ２は、図２１のタイミング図に示している。図１８及び図２０に示したアナログ‐デジタルコンバータは、アナログ‐デジタルコンバータ自体から発生するノイズを減少させることができ、電圧変動によるノイズを抑制することもできる。
【００７３】
図２２及び図２３は、図２０のアナログ‐デジタルコンバータから接地に短絡されているキャパシタとスィッチＳ１とが除去され、信号位相のピクセルノイズを除去することができるアナログ‐デジタルコンバータを図示している。図２２及び図２３は、信号位相のピクセルノイズを抑制することができる。しかし、スィッチＳ３が連結された時にサンプリングされたリセット信号のノイズによって、マルチプルサンプリングでのリセット位相ピクセルノイズは抑制されない。
【００７４】
対照的に、図２４、図２５と図２６、図２７は、リセット位相ピクセルノイズもサンプリングすることができ、オフセット減算とオフセットサンプリング位相を抑制するマルチプルサンプリングによりノイズを除去するか減少することができ、これにより、オフセットアナログ‐デジタル変換結果値の正確度を増すことができるアナログ‐デジタルコンバータを図示している。
【００７５】
具体的に、図２４では、ピクセルとＡＤＣノイズとを除去することができる。特に、図２４及び図２５に示したように、一連のランプアップ電圧及びランプダウン電圧１５１０ａが供給される前に、小さな一連のオフセット補償されたランプ電圧１５１０ｂが供給される。
【００７６】
また、図２５で周回（ｃｉｒｃｌｅｄ）されたｉｎ１によって示した初期オフセット電圧は、比較器のオフセット電圧を補償するために使われうる。図２４では、アップ／ダウンカウンター１５２０が使われる。図２４で、従来の鋸歯状波形の階段型のランプ電圧を使う実施形態としては、Ｙｏｓｈｉｈａｒａの“Ａ  １／１．８−ｉｎｃｈ  ６．４Ｍｐｉｘｅｌ  ６０ｆｒａｍｅｓ／ｓ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｗｉｔｈ  Ｓｅａｍｌｅｓｓ  Ｍｏｄｅ  Ｃｈａｎｇｅ”ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ４１（１２）：２９９８−３００６（２００６）と、Ｎｉｔｔａの“Ｈｉｇｈ−Ｓｐｅｅｄ  Ｄｉｇｉｔａｌ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ  ｗｉｔｈ  Ａｎａｌｏｇ  ＣＤＳ  ｏｎ  Ｃｏｌｕｍｎ  Ｐａｒａｌｌｅｌ  ＡＤＣ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｌｏｗ−Ｎｏｉｓｅ  Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ”ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（２００６）と、Ｍｕｒａｍａｔｓｕによるアメリカ特許  Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．７，１２９，８８３及びＵ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．７，０８８，２７９によって説明されている。従って、本実施形態では、これについての詳細な説明は省略する。
【００７７】
図２６及び図２７には、アップ／ダウンカウンター１５２０の代わりにコンプリメントカウンター（ｃｏｍｐｌｅｍｅｎｔ  ｃｏｕｎｔｅｒ）１６２０を使う実施形態が図示されている。鋸歯状波形の階段型のランプ電圧を使うコンプリメントカウンターを有するＤＡＣは、Ｈａｍによるアメリカ特許  Ｕ．Ｓ．Ｐａｔｅｎｔ  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏ．１１／８８７，０２７“Ｄｉｇｉｔａｌ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ  Ｍｅｔｈｏｄ，ａ  Ｒｅｌａｔｅｄ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ，ａｎｄ  ａ  Ｄｉｇｉｔａｌ  Ｃａｍｅｒａ  Ｃｏｍｐｒｉｓｉｎｇ  ｔｈｅ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ”に記述されている。従って、本実施形態では、これについての説明は省略する。
【００７８】
図２８及び図２９は、本発明の一実施形態による擬似マルチプルサンプリングを用いたＣＭＯＳイメージセンサーシステムのブロック図である。
【００７９】
図２８に示したように、擬似マルチプルサンプリングＡＤＣ１７４０は、比較器３１２、カウンター３２０及びセンサーの出力が保存される保存装置１７１０を含む。
【００８０】
ＣＭＯＳイメージセンサーシステムは、コントローラによって制御されることができ、コントローラは、タイミングコントローラ１７３０ａ、ＤＢＵＳコントロールロジック１７３０ｂ及びロー（ｒｏｗ）コントロールロジック１７３０ｃを含みうる。
【００８１】
図２９は、比較器３１２、低解像度ランプ電圧生成器３１４及びカウンター３２０を含む他の実施例によるＣＭＯＳイメージセンサーシステムを図示している。本実施例において、共通ランプ電圧生成器とコントローラは、ピクセルのカラムで提供することができる。
【００８２】
図３０と図３１は、本発明の実施形態によるノイズ減少のシミュレーションを表わす。本実施形態のシミュレーションは、Ｃ言語で記録されたプログラムを使って行われる。白色ガウシアン雑音（ｗｈｉｔｅ  Ｇａｕｓｓｉａｎ  ｎｏｉｓｅ）は０．５ＬＳＢオフセットを有し、熱雑音（ｔｈｅｒｍａｌ  ｎｏｉｓｅ）によりシミュレーションすることができる。ここで、シミュレーションは、それぞれの条件で１，０００，０００回反復された。
【００８３】
図３０には、本発明の実施形態による擬似マルチプルサンプリングＡＤＣにおけるＲＭＳ入力ノイズ対ＲＭＳ出力ノイズを図示している。従来のマルチプルサンプリングＡＤＣでは、鋸歯状波形のランプ電圧が使われている。
【００８４】
また、図３０には、マルチプルサンプリング理論による結果と飽和状態の漸近線とを図示している。図３１は、従来のＡＤＣと本発明の実施形態による擬似マルチプルサンプリングＡＤＣでのＲＭＳ入力ノイズ対ＲＭＳ出力ノイズを図示している。
【００８５】
図３０には、従来のマルチプルサンプリングと同じノイズ除去効果が得られる少数の擬似マルチプルサンプリングを図示している。更に多くの回数の擬似マルチプルサンプリングは、ノイズをより一層除去することができる。
【００８６】
具体的に、Ｍ＜ＲＭＳ入力ノイズ（σｉｎ）であれば、ノイズ除去は、従来のマルチサンプリングと同様になりうる（σｏｕｔ＝σｉｎ／√（Ｍ））。また、Ｍが４σｉｎ以上の値であれば、ノイズは、σｏｕｔ＝０．７５×／√（σｉｎ）に減少しうる。
【００８７】
本発明の多様な擬似マルチプルサンプリングは、従来のマルチプルサンプリングと明確に対照的であるといえる。従来のマルチプルサンプリングアナログ‐デジタル変換器は、信号を多数回サンプリングし、ノイズを減少するためにその結果値を平均化する。しかし、従来のマルチプルサンプリングは、Ｍ回数の標準的なアナログ‐デジタル変換回数を有しなければならず、結果値の保存と平均化を行うためのメモリと演算装置とを含むデジタルブロックが必要となる。一方、本発明の実施形態では、信号を多数回サンプリングするが、減少した解像度と異なるオフセット量子化レベルで、簡単にその結果値を合算することができる。従って、擬似マルチプルサンプリングは、余分な回数と余分な構成ブロックが不要となる。また、従来とほぼ同じ雑音抑制能力を有しうる。
【００８８】
本発明の実施形態によるアナログ‐デジタル変換のための擬似マルチプルサンプリング方法、システム及び装置は、従来のランプ比較ＡＤＣのようなランプ電圧生成器と比較器とを使うことができる。しかし、本発明は、ランプ電圧が鋸歯状波形の電圧ではないために、従来と比べて多くの差がある。むしろ、複数のランプアップ電圧及びランプダウン電圧は、低解像度によってサンプリングを行わせることができ、単純に加えられた擬似マルチプルサンプリング結果値は、正確なデジタル値を提供することができる。ランプ比較ＡＤＣの構造全体が使われたとしても、本発明は、簡単な回路を使いながら、等価なノイズ減少を有する更に効率的なアナログ‐デジタル変換を行うことができる。
【００８９】
以上、本発明を実施するための最良の形態について説明してきたが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図である。
【図２】本発明の一実施形態によるアナログ信号をデジタル値に変換する動作のフローチャートである。
【図３】本発明の他の実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図である。
【図４】本発明のまた他の実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図である。
【図５】本発明の更に他の実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図である。
【図６】本発明の一実施形態による擬似マルチプルサンプリングを示す図面である。
【図７】本発明の他の実施形態による擬似マルチプルサンプリングを示す図面である。
【図８】本発明のまた他の実施形態による擬似マルチプルサンプリングを示す図面である。
【図９】本発明の更に他の実施形態によるアナログ‐デジタル変換システム、方法及び装置を説明するためのブロック図である。
【図１０】本発明の実施形態で用いられるランプ電圧を示す図面である。
【図１１】本発明の実施形態で用いられるランプアップ電圧とランプダウン電圧とを示す図面である。
【図１２】本発明の実施形態で用いられる他のランプアップ電圧とランプダウン電圧とを示す図面である。
【図１３】本発明の実施形態で用いられる他のランプアップ電圧とランプダウン電圧とを示す図面である。
【図１４】本発明の実施形態で用いられる他のランプアップ電圧とランプダウン電圧とを示す図面である。
【図１５】本発明の実施形態で用いられる他のランプアップ電圧とランプダウン電圧とを示す図面である。
【図１６】本発明の実施形態で用いられる他のランプアップ電圧とランプダウン電圧とを示す図面である。
【図１７】本発明の実施形態で用いられる他のランプアップ電圧とランプダウン電圧とを示す図面である。
【図１８】本発明の多様な実施形態による擬似マルチプルサンプリングシステム、装置及び方法の結合された回路図とブロック図とである。
【図１９】図１８の動作によるタイミング図である。
【図２０】本発明の多様な実施形態による擬似マルチプルサンプリングシステム、装置及び方法の結合された回路図とブロック図である。
【図２１】図２０の動作によるタイミング図である。
【図２２】本発明の多様な実施形態による擬似マルチプルサンプリングシステム、装置及び方法の結合された回路図とブロック図である。
【図２３】図２２の動作によるタイミング図である。
【図２４】本発明の多様な実施形態による擬似マルチプルサンプリングシステム、装置及び方法の結合された回路図とブロック図である。
【図２５】図２４の動作によるタイミング図である。
【図２６】本発明の多様な実施形態による擬似マルチプルサンプリングシステム、装置及び方法の結合された回路図とブロック図である。
【図２７】図２６の動作によるタイミング図である。
【図２８】本発明の一実施形態による擬似マルチプルサンプリングを用いたＣＭＯＳイメージセンサーシステムのブロック図である。
【図２９】本発明の一実施形態による擬似マルチプルサンプリングを用いたＣＭＯＳイメージセンサーシステムの他の実施例によるブロック図である。
【図３０】本発明の実施形態による擬似マルチプルサンプリングアナログ‐デジタル変換器と従来のマルチプルサンプリングアナログ‐デジタル変換器のノイズを示す図面である。
【図３１】本発明の実施形態による擬似マルチプルサンプリングアナログ‐デジタル変換器と従来のマルチプルサンプリングアナログ‐デジタル変換器のノイズを示す図面である。
【符号の説明】
【００９１】
１１０    低解像度サンプリングブロック
１１２    アナログ入力信号
１２０    合算器
１３０、３３０    コントローラ
３１２    比較器
３１４    ランプ電圧生成器（多数の低解像度ランプアップ／ランプダウン電圧生成器）
３１６    （多数のアップ／ダウン）ランプ電圧
３２０    カウンター
４１０    イメージセンサー
９１４    カウンタークロック信号
１５２０    アップ／ダウンカウンター
１６２０    コンプリメントカウンター（ｃｏｍｐｌｅｍｅｎｔ  ｃｏｕｎｔｅｒ）
１７１０    保存装置（メモリ）
１７３０ａ    タイミングコントローラ
１７３０ｂ    ＤＢＵＳコントロールロジック
１７３０ｃ    ロー（ｒｏｗ）コントロールロジック
１７４０    擬似マルチプルサンプリングＡＤＣ
【図１】
0005268098.tif 000002
【図２】
0005268098.tif 000003
【図３】
0005268098.tif 000004
【図４】
0005268098.tif 000005
【図５】
0005268098.tif 000006
【図６】
0005268098.tif 000007
【図７】
0005268098.tif 000008
【図８】
0005268098.tif 000009
【図９】
0005268098.tif 000010
【図１０】
0005268098.tif 000011
【図１１】
0005268098.tif 000012
【図１２】
0005268098.tif 000013
【図１３】
0005268098.tif 000014
【図１４】
0005268098.tif 000015
【図１５】
0005268098.tif 000016
【図１６】
0005268098.tif 000017
【図１７】
0005268098.tif 000018
【図１８】
0005268098.tif 000019
【図１９】
0005268098.tif 000020
【図２０】
0005268098.tif 000021
【図２１】
0005268098.tif 000022
【図２２】
0005268098.tif 000023
【図２３】
0005268098.tif 000024
【図２４】
0005268098.tif 000025
【図２５】
0005268098.tif 000026
【図２６】
0005268098.tif 000027
【図２７】
0005268098.tif 000028
【図２８】
0005268098.tif 000029
【図２９】
0005268098.tif 000030
【図３０】
0005268098.tif 000031
【図３１】
0005268098.tif 000032