(57)【特許請求の範囲】
【請求項１】
各々がステージ入力およびステージ出力を有しており直列に接続された第１〜第ＮのＡ／Ｄ変換ステージと、
アナログ信号を受けるアナログ入力と、
前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第１および第２のサンプリング期間中にそれぞれ第１および第２の標本アナログ信号をサンプリングするための入力スイッチと、
前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記第ＮのＡ／Ｄ変換ステージの前記ステージ出力との間に接続されており、前記第ＮのＡ／Ｄ変換ステージから前記第１のＡ／Ｄ変換ステージへの経路を前記第１および第２のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、
前記第１〜第ＮのＡ／Ｄ変換ステージの各々からの変換結果を受けて、アナログ／ディジタル変換結果を示すＡ／Ｄ変換ディジタルコードを生成するディジタル演算回路と
を備え、
前記第１〜第ＮのＡ／Ｄ変換ステージの各々は、
前記変換結果を示し所定のビット数からなるディジタル信号を前記ステージ入力からの信号に応答して生成するサブＡ／Ｄ変換回路と、
前記ディジタル信号に応じた制御信号を生成する制御回路と、
前記制御信号に応じた所定の電圧を生成するＤ／Ａ変換器と、
前記ステージ入力からの信号を受ける第１の入力、該信号および前記所定の電圧を受ける第２の入力、および前記ステージ出力に接続された出力を有するゲインステージと
を含み、
前記第１〜第ＮのＡ／Ｄ変換ステージの数Ｎは３である、ことを特徴とするアナログディジタル変換器。
【請求項２】
前記ゲインステージは、第１および第２のキャパシタ並びに演算増幅回路を有しており、
前記ゲインステージは、前記ステージ入力からの電荷を前記第１および第２のキャパシタに格納し、また、前記ステージ入力からの電荷を前記第１および第２のキャパシタのいずれか一方に再び格納し、さらに、前記第１および第２のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第１および第２のキャパシタ並びに前記演算増幅回路を用い前記電荷の再配置を行い、またさらに、前記第１および第２のキャパシタのいずれか他方に前記所定の電圧を受けることによって前記第１および第２のキャパシタにおいて前記再配置された電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する、ことを特徴とする請求項１に記載されたアナログディジタル変換器。
【請求項３】
前記第１〜第ＮのＡ／Ｄ変換ステージの段数Ｎは３であり、
前記ゲインステージは、第１〜第３のキャパシタおよび演算増幅回路を有しており、
前記ゲインステージは、前記ステージ入力からの電荷を前記第１および第２のキャパシタに格納し、また、前記第１のキャパシタに前記所定の電圧を受けることによって前記第１および第２のキャパシタに前記電荷の再配置を行って前記演算増幅回路の出力に演算結果を生成すると共に前記演算結果に対応する電荷を前記第３のキャパシタに格納し、さらに、前記第２のキャパシタに前記所定の電圧を受けることによって前記再配置された電荷および前記第３のキャパシタに格納された前記電荷の再配置を前記第１〜第３のキャパシタにおいて行うと共に前記演算増幅回路の前記出力に前記演算値を生成する、ことを特徴とする請求項１に記載されたアナログディジタル変換器。
【請求項４】
前記ゲインステージは、
前記第１のキャパシタの一端を第１の期間に前記ステージ入力に接続するための第１のスイッチと、
前記第２のキャパシタの一端を前記第１の期間に前記ステージ入力に接続するための第２のスイッチと、
前記第２のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第１の期間と異なる第２の期間に前記第２のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第３のスイッチと、
前記第１のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第１および第２の期間と異なる第３の期間に前記第１のキャパシタの前記一端を前記出力に接続するための第４のスイッチと、
前記第３のキャパシタの一端と前記演算増幅回路の前記反転入力との間に接続されており、前記第３の期間に前記第３のキャパシタの前記一端を前記演算増幅回路の前記反転入力に接続するための第５のスイッチと、
前記第３のキャパシタの前記一端と基準電位線との間に接続されており、前記第１および第２の期間に前記第３のキャパシタの前記一端に前記基準電位を提供するための第６のスイッチと
を含み、
前記演算増幅回路の前記反転入力は、前記第１のキャパシタの他端および前記第２のキャパシタの他端に接続され、前記演算増幅回路の前記出力は、前記第３のキャパシタの他端および前記ステージ出力に接続され、
前記Ｄ／Ａ変換器は、前記所定の電圧を前記第２の期間に前記第１のキャパシタの前記一端に提供すると共に、前記所定の電圧を前記第３の期間に前記第２のキャパシタの前記一端に提供する、ことを特徴とする請求項３に記載されたアナログディジタル変換器。
【請求項５】
前記ディジタル演算回路は、
前記第１および第２の標本アナログ信号にそれぞれ対応し前記第１〜第３のＡ／Ｄ変換段からのディジタル信号からなる第１および第２のデータ群を格納するための第１〜第３の記憶回路と、
前記第１〜第３の記憶回路に接続されており、前記第１のデータ群の前記ディジタル信号を用いて前記第１の標本アナログ信号に対応する第１のディジタルコードを生成する第１の回路と、
前記第１〜第３の記憶回路に接続されており、前記第２のデータ群の前記ディジタル信号を用いて前記第２の標本アナログ信号に対応する第２のディジタルコードを生成する第２の回路と、
前記第１および第２のディジタルコードの一方を用いて前記第１および第２のディジタルコードの他方を補正して前記Ａ／Ｄ変換ディジタルコードを生成する補正回路とを含む、ことを特徴とする請求項３または請求項４に記載されたアナログディジタル変換器。
【請求項６】
前記サブＡ／Ｄ変換回路は、前記ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項１〜請求項５のいずれか一項に記載されたアナログディジタル変換器。
【請求項７】
前記サブＡ／Ｄ変換回路は、前記ステージ入力からの信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成する、ことを特徴とする請求項１〜請求項６のいずれか一項に記載されたアナログディジタル変換器。
【請求項８】
入力アナログ信号を受ける入力と前記アナログ入力に前記アナログ信号を提供する出力とを有するサンプル／ホールド回路を更に備え、
前記サンプル／ホールド回路は、反転入力および非反転出力を有する演算増幅回路と、前記反転入力と前記非反転出力との間に接続された帰還スイッチとを含む、ことを特徴とする請求項１〜請求項７のいずれか一項に記載されたアナログディジタル変換器。
【請求項９】
前記第１および第２の標本アナログ信号のいずれか一方は、前記入力アナログ信号に対応しており、
前記サンプル／ホールド回路の前記帰還スイッチは、前記第１および第２のサンプリング期間のいずれか一方の全期間中に開かれる、ことを特徴とする請求項８に記載されたアナログディジタル変換器。
【請求項１０】
前記サンプル／ホールド回路の前記帰還スイッチは、前記第１および第２のサンプリング期間のいずれか他方の期間の一部分において閉じられ、
前記第１および第２の標本アナログ信号のいずれか他方は、前記サンプル／ホールド回路の前記帰還スイッチが開かれた後に提供される、ことを特徴とする請求項９に記載されたアナログディジタル変換器。
【請求項１１】
前記サンプル／ホールド回路の前記演算増幅回路は、非反転入力および反転出力をさらに有しており、
前記サンプル／ホールド回路は、前記演算増幅回路の前記非反転入力と前記演算増幅回路の前記反転出力との間に接続された別の帰還スイッチを含む、ことを特徴とする請求項８〜請求項１０のいずれか一項に記載されたアナログディジタル変換器。
【請求項１２】
第１〜第３のＡ／Ｄ変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第１〜第３のＡ／Ｄ変換ステージの各々は、演算増幅回路と、該演算増幅回路の反転入力に接続された一端を有する第１および第２のキャパシタと、
該演算増幅回路の出力に接続された一端を有する第３のキャパシタとを含み、
当該方法は、
（ａ）前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に第１の変換操作を施して前記第１のＡ／Ｄ変換ステージのための第１の変換値を生成すると共に、前記第２のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に第２の変換操作を施して前記第２のＡ／Ｄ変換ステージのための第２の変換値を生成し前記第３のＡ／Ｄ変換ステージにおいて前記第２の変換値に対応したアナログ信号にサンプリング操作を施すステップと、
（ｂ）前記第１のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に前記第２の変換操作を施して前記第１のＡ／Ｄ変換ステージのための第２の変換値を生成し前記第２の変換値に対応したアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて前記サンプリング操作を施すと共に、前記第３のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施して前記第３のＡ／Ｄ変換ステージのための第１の変換値を生成するステップと、
（ｃ）前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施して前記第２のＡ／Ｄ変換ステージのための第１の変換値を生成すると共に、前記第３のＡ／Ｄ変換ステージにおいて前記第２の変換操作を施して前記第３のＡ／Ｄ変換ステージにおいて第２の変換値を生成し前記第２の変換値に対応したアナログ信号に前記第１のＡ／Ｄ変換ステージにおいて前記サンプリング操作を施すステップと
を備え、
前記サンプリング操作は、
前記第１のキャパシタおよび前記第２のキャパシタの各々に、当該Ａ／Ｄ変換ステージに入力されたアナログ信号に応じた電荷を蓄積するステップを含み、
前記第１の変換操作は、
前記第２のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第１のキャパシタの前記他端に供給することによって、前記第１の変換値を前記演算増幅回路の前記出力に生成し前記第１および第２のキャパシタの前記電荷を再配置すると共に前記第１の変換値に対応する電荷を前記第３のキャパシタに蓄積するステップ
を含み、
前記第２の変換操作は、
前記第１および第３のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第２のキャパシタの前記他端に供給することによって、前記第２の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第１、第２および第３のキャパシタの前記電荷を再配置する第３のステップを含む、ことを特徴とする方法。
【請求項１３】
前記ステップ（ａ）〜前記ステップ（ｃ）を順に繰り返すステップを更に備える、ことを特徴とする請求項１２に記載された方法。
【請求項１４】
前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージに第１の標本アナログ信号を受けて、前記第１の標本アナログ信号に前記サンプリング操作を施すステップと、
前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１および第２の変換操作を施すと共に、前記第２の変換操作による変換値に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいてサンプリング操作を施すステップと、
前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージに第２の標本アナログ信号を受けて、前記第２の標本アナログ信号に前記サンプリング操作を施すと共に、前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施すステップと
を更に備える、ことを特徴とする請求項１２又は請求項１３に記載された方法。
【請求項１５】
演算増幅回路を含むサンプル／ホールド回路への信号のサンプリング動作を行った後に前記サンプル／ホールド回路を保持動作状態すると共に、保持した信号を前記第１および第２の標本アナログ信号の一方として発生するステップと、
前記演算増幅回路の入力と前記演算増幅回路の出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル／ホールド回路を保持動作状態にすると共に、保持した信号を前記第１および第２の標本アナログ信号の他方として発生するステップと
を備える、ことを特徴とする請求項１２〜請求項１４のいずれか一項に記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログディジタル変換器およびアナログ信号に対応したディジタル信号を生成する方法に関する。
【背景技術】
【０００２】
非特許文献１には、パイプライン型アナログディジタル（Ａ／Ｄ）変換器が記載されている。また、非特許文献２〜５および特許文献１〜２には、巡回型アナログディジタル変換器が記載されている。巡回型アナログディジタル変換器の入力には、サンプル／ホールド（Ｓ／Ｈ）回路が設けられている。巡回型アナログディジタル変換器では、直列に接続された２段の回路ブロックを含む。非特許文献６には、バックグラウンドキャリブレーションが記載されている。また、特許文献３には、容量のディジタル補正について記載されており、特許文献４にはパイプライン型Ａ／Ｄ変換器が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５０２７１１６号明細書
【特許文献２】米国特許第５２１２４８６号明細書
【特許文献３】米国特許第５５１０７８９号明細書
【特許文献４】特開２００６−３３３０４号公報
【非特許文献】
【０００４】
【非特許文献１】Yun  Chin,”Inherently linear capacitor averaging techniques forpipelined A/Dconversion,”  IEEE Trans.  Circuitsand Systems-II,  vol.  47,  no.  3,pp.  229-232,  2000.
【非特許文献２】P.  Quinn,  M.  Pribytko,  “Capacitor  matching  insensitive  12-bit  3.3MS/s  algorithmic  ADC  in0.25um CMOS,  “Proc.2003 Custom Integrated Circuits Conf., pp.425-428, 2003.
【非特許文献３】B.  Ginetti,  P. G.  Jespers,  A.  Vandemeulebroecke,  “A  CMOS  13-b  cyclic  RSD  A/Dconverter,”  IEEE  J.  Solid-State  Cicuits,vol.  27,  no.  7,  pp.957-965,  1992.
【非特許文献４】K.  Nagaraj,  “Efficient  circuit  configuration  for algorithmic  analog  to  digital  converters,  “IEEE Trans.  Circuits  and  Systems  II,  vol.  40,  no.  12,  pp.  777-785,  1993.
【非特許文献５】H.  S.  Lee,“A  12-b  600ks/s  digitally  self-calibrated  pipelined  algorithmic ADC,”  IEEE  J.  Solid-State  Circuits,  vol.  29,  no.  4,  pp.  509-515,  1994.
【非特許文献６】J.  Ming,  S.  H.  Lewis,  ”An  8b  80M  Sample/s  pipelined  ADC  with  background  calibration,”  IEEE  Int.  Solid-State  Circuits  Conf.,  pp.42-43,  2000.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
巡回型アナログディジタル変換器における各回路ブロックは、ＭＤＡＣ回路およびサブＡ／Ｄ変換回路を含む。一段目の回路ブロックの入力は、Ｓ／Ｈ回路の出力にスイッチを介して接続されている。二段面の回路ブロックの出力は、スイッチを介して一段目の回路ブロックの入力に接続されている。サブＡ／Ｄ変換回路は、その出力に対して、（０，１）の２値のＡ／Ｄ変換結果または（−１，０，＋１）の３値のＡ／Ｄ変換結果（ディジタル値）を生成する。ＭＤＡＣ回路は、入力信号を２倍に増幅すると共に、ディジタル値に対応する参照電圧の「加算」、「減算」および「演算無し」のいずれかを行う。この動作は、各回路ブロックにおいて順次に行われ、各回路ブロックからの出力値は、ループ状の二段の回路ブロックを巡回する。この動作はクロックで制御される。
【０００６】
この巡回型アナログディジタル変換器では、サンプル／ホールド（Ｓ／Ｈ）回路から受け取ったアナログ信号を各回路ブロックにおいて２値のＡ／Ｄ変換を行う場合には、１ビットのディジタル信号が得られる。また、各回路ブロックにおいて３値のＡ／Ｄ変換を行う場合は、１．５ビットのディジタル信号が得られる。２段の回路ブロックを用いてＮクロック分の巡回動作を行うと、それぞれ、２Ｎビット（２値Ａ／Ｄ変換）および２Ｎ＋１ビット（３値Ａ／Ｄ変換）のＡ／Ｄ変換が行える。例えば、一段当たり１ビットのＡ／Ｄ変換を行うと、６．５クロック分の巡回動作により、１３ビットのＡ／Ｄ変換を行うことができる。また、一段当たり１．５ビットのＡ／Ｄ変換を行うと、６．５クロック分の巡回動作により、１４ビットのＡ／Ｄ変換を行うことができる。
【０００７】
発明者の知見によれば、巡回型のアナログディジタル変換器において、所定ビットのＡ／Ｄ変換を並列に行うことができれば、一サンプリング当たりにＡ／Ｄ変換時間を短くすることができる。また、このような変換時間の短縮により、一サンプリング値当たりのＡ／Ｄ変換時間の短縮だけでなく、巡回型のアナログディジタル変換器のＡ／Ｄ変換の精度を向上できる。しかしながら、上記の特許文献および非特許文献に記載された巡回型Ａ／Ｄ変喚器では、オフセット電圧及びその変動についての対策は採られておらず、非常に安定した動作が必要とされる用途では、さらに高い変換精度が求められる。
【０００８】
したがって、求められていることは、一サンプリング値当たりのＡ／Ｄ変換時間を短縮することである。
【０００９】
そこで、本発明の目的は、上記の事項を鑑みて為されたものであり、一サンプリング当たりにＡ／Ｄ変換時間を短縮すること可能なアナログディジタル変換器を提供することを目的し、また、このアナログディジタル変換器のためのＡ／Ｄ変換ステージを提供することを目的し、さらに、このアナログディジタル変換器を用いてＡ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法を提供することを目的とし、加えて、一サンプリング当たりにＡ／Ｄ変換時間を短縮するために利用可能な、アナログ信号に対応したディジタル信号を生成する方法を提供することを目的と目的とする。
【課題を解決するための手段】
【００１０】
本発明の一側面に係るアナログディジタル変換器は、（ａ）各々がステージ入力およびステージ出力を有しており直列に接続された第１〜第ＮのＡ／Ｄ変換ステージと、（ｂ）アナログ信号を受けるアナログ入力と、（ｃ）前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第１および第２のサンプリング期間中にそれぞれ第１および第２の標本アナログ信号をサンプリングするための入力スイッチと、（ｄ）前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記第ＮのＡ／Ｄ変換ステージの前記ステージ出力との間に接続されており、前記第ＮのＡ／Ｄ変換ステージから前記第１のＡ／Ｄ変換ステージへの経路を前記第１および第２のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、（ｅ）前記第１〜第ＮのＡ／Ｄ変換ステージの各々からの変換結果を受けて、アナログ／ディジタル変換結果を示すＡ／Ｄ変換ディジタルコードを生成するディジタル演算回路とを備える。前記第１〜第ＮのＡ／Ｄ変換ステージの各々は、前記変換結果を示し所定のビット数からなるディジタル信号を前記ステージ入力からの信号に応答して生成するサブＡ／Ｄ変換回路と、前記ディジタル信号に応じた制御信号を生成する制御回路と、前記制御信号に応じた所定の電圧を生成するＤ／Ａ変換器と、前記ステージ入力からの信号を受ける第１の入力、該信号および前記所定の電圧を受ける第２の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含む。前記第１〜第ＮのＡ／Ｄ変換ステージの数Ｎは３または４である。
【００１１】
このアナログディジタル変換器によれば、第１の標本アナログ信号が、第１のサンプリング期間中にサンプリングされて入力スイッチを介して第１のＡ／Ｄ変換ステージに提供され、第２の標本アナログ信号が第２のサンプリング期間中にサンプリングされて入力スイッチを介して第１のＡ／Ｄ変換ステージに提供され、第１〜第ＮのＡ／Ｄ変換ステージの各々は、第１および第２のサンプリング期間並びに巡回期間中に第１および第２の標本アナログ信号の各々のための演算値を生成する。これ故に、アナログディジタル変換器は、一サンプリング当たりにＡ／Ｄ変換時間を短縮可能である。
【００１２】
本発明に係るアナログディジタル変換器では、前記第１〜第ＮのＡ／Ｄ変換ステージの数Ｎは４であることができる。前記ゲインステージは、第１および第２のキャパシタ並びに演算増幅回路を有する。前記ゲインステージは、前記ステージ入力からの電荷を前記第１および第２のキャパシタに格納し、前記第１および第２のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第１および第２のキャパシタに前記電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する。
【００１３】
このアナログディジタル変換器によれば、４段のＡ／Ｄ変換ステージの各々において、第１および第２のキャパシタ並びに演算増幅回路を用いて一ステージ分のＡ／Ｄ変換が行われる。
【００１４】
本発明に係るアナログディジタル変換器では、前記ゲインステージは、第１および第２のキャパシタ並びに演算増幅回路を有する。前記ゲインステージは、前記ステージ入力からの電荷を前記第１および第２のキャパシタに格納し、また、前記ステージ入力からの電荷を前記第１および第２のキャパシタのいずれか一方に再び格納し、さらに、前記第１および第２のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第１および第２のキャパシタ並びに前記演算増幅回路を用い前記電荷の再配置を行い、またさらに、前記第１および第２のキャパシタのいずれか他方に前記所定の電圧を受けることによって前記第１および第２のキャパシタにおいて前記再配置された電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する。
【００１５】
このアナログディジタル変換器によれば、４段のＡ／Ｄ変換ステージの各々において、第１および第２のキャパシタのミスマッチを低減可能なＡ／Ｄ変換が行われる。
【００１６】
本発明に係るアナログディジタル変換器では、各Ａ／Ｄ変換ステージにおける前記ゲインステージは、前記第１のキャパシタおよび前記第２のキャパシタのキャパシタンスミスマッチを示すミスマッチ値を前記演算増幅回路の出力に生成し、前記第１〜第４のＡ／Ｄ変換ステージの各々は、前記巡回期間中に、前記ミスマッチ値のための演算値を生成する。
【００１７】
このアナログディジタル変換器によれば、Ａ／Ｄ変換ステージの各々はミスマッチ値を生成すると共に、この値は、第１〜第４のＡ／Ｄ変換ステージを巡回的に用いてＡ／Ｄ変換される。
【００１８】
本発明に係るアナログディジタル変換器では、前記ゲインステージは、第１および第２のミスマッチ補正操作を有する。前記第１のミスマッチ補正操作において、前記演算増幅回路の入力および出力並びに前記第２のキャパシタを互いに接続して等電位化すると共に、前記Ｄ／Ａ変換器から参照信号を前記第１のキャパシタに受けることによって前記第１のキャパシタに電荷を蓄積し、前記第２のミスマッチ補正操作において、前記Ｄ／Ａ変換器から前記参照信号を前記第２のキャパシタに受けることによって前記第１および第２のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の出力に前記ミスマッチ値を生成する。
【００１９】
このアナログディジタル変換器によれば、第１および第２のミスマッチ補正操作によりミスマッチ値が生成される。
【００２０】
本発明に係るアナログディジタル変換器では、各Ａ／Ｄ変換ステージにおける前記ゲインステージは、前記演算増幅回路の有限利得を示す利得誤差値を前記演算増幅回路の出力に生成し、前記第１〜第４のＡ／Ｄ変換ステージの各々は、前記巡回期間中に、前記利得誤差値のための演算値を生成する。
【００２１】
このアナログディジタル変換器によれば、Ａ／Ｄ変換ステージの各々は利得誤差値を生成すると共に、この値は、第１〜第４のＡ／Ｄ変換ステージを巡回的に用いてＡ／Ｄ変換される。
【００２２】
本発明に係るアナログディジタル変換器では、前記ゲインステージは、第１および第２の有限利得補正操作を有する。前記第１の有限利得補正操作において、前記演算増幅回路の入力および出力を接続して等電位化すると共に、前記Ｄ／Ａ変換器から参照信号を前記第１および第２のキャパシタに受けることによって前記第１および第２のキャパシタに電荷を蓄積し、前記第２の有限利得補正操作において、前記演算増幅回路の前記入力および前記出力に前記第１のキャパシタを接続すると共に前記Ｄ／Ａ変換器から前記参照信号を前記第２のキャパシタに受けることによって前記第１および第２のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の前記出力に前記利得誤差値を生成する。
【００２３】
このアナログディジタル変換器によれば、第１および第２の有限利得補正操作により利得誤差値が生成される。
【００２４】
本発明に係るアナログディジタル変換器では、前記第１〜第４のＡ／Ｄ変換ステージの各々は、前記第１および第２のキャパシタは、前記アナログ信号のサンプリングのための第１の期間に前記ステージ入力に接続される。前記Ｄ／Ａ変換器は、前記アナログ信号の処理のための第２の期間に前記所定の電圧を前記第２のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第３の期間に前記第２のキャパシタの前記一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第４の期間、有限利得の補正用の信号を受けるための第５の期間および有限利得の補正用の信号を処理するための第６の期間に前記第２のキャパシタの前記一端に参照電圧を提供すると共に、前記第５の期間および前記第３の期間に前記第１のキャパシタの前記一端に前記参照電圧を提供する。前記ゲインステージは、前記第１、第３および第５の期間に前記演算増幅回路の前記出力に前記反転入力を接続するためのフィードバックスイッチと、前記第２、第４および第６の期間に前記第１のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第１のスイッチとを備える。
【００２５】
このアナログディジタル変換器では、各Ａ／Ｄ変換ステージにおけるゲインステージは、第１および第２のキャパシタのキャパシタンスミスマッチを示すミスマッチ値を演算増幅回路の出力に生成すると共に、演算増幅回路の有限利得を示す利得誤差値を演算増幅回路の出力に生成する。第１〜第４のＡ／Ｄ変換ステージの各々は、巡回期間中に、ミスマッチ値のための演算値を生成すると共に、利得誤差値のための演算値を生成する。故に、Ａ／Ｄ変換ステージの各々は利得誤差値およびミスマッチ値の各々を生成すると共に、これらの値は、第１〜第４のＡ／Ｄ変換ステージを巡回的に用いて個々にＡ／Ｄ変換される。
【００２６】
本発明に係るアナログディジタル変換器では、前記第ＮのＡ／Ｄ変換ステージの段数Ｎは３であることができる。前記ゲインステージは、第１〜第３のキャパシタおよび演算増幅回路を有しており、前記ゲインステージは、前記ステージ入力からの電荷を前記第１および第２のキャパシタに格納し、また、前記第１のキャパシタに前記所定の電圧を受けることによって前記第１および第２のキャパシタに前記電荷の再配置を行って前記演算増幅回路の出力に演算結果を生成すると共に前記演算結果に対応する電荷を前記第３のキャパシタに格納し、さらに、前記第２のキャパシタに前記所定の電圧を受けることによって前記再配置された電荷および前記第３のキャパシタに格納された前記電荷の再配置を前記第１〜第３のキャパシタにおいて行うと共に前記演算増幅回路の出力に前記演算値を生成する。
【００２７】
このアナログディジタル変換器によれば、３段のＡ／Ｄ変換ステージの各々において第１〜第３のキャパシタ並びに演算増幅回路を用いて一ステージ分のＡ／Ｄ変換が行われる。
【００２８】
本発明に係るアナログディジタル変換器は、（ａ）各々がステージ入力およびステージ出力を有しており直列に接続された第１〜第４のＡ／Ｄ変換ステージと、（ｂ）アナログ信号を受けるアナログ入力と、（ｃ）前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第１および第２のサンプリング期間中にそれぞれ第１および第２の標本アナログ信号をサンプリングするための入力スイッチと、（ｄ）前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記第４のＡ／Ｄ変換ステージの前記ステージ出力との間に接続されており、前記第４のＡ／Ｄ変換ステージから前記第１のＡ／Ｄ変換ステージへの経路を前記第１および第２のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、（ｅ）前記第１〜第４のＡ／Ｄ変換ステージの各々からの変換結果に応じたアナログ／ディジタル変換結果を示すＡ／Ｄ変
換ディジタルコードを生成するディジタル演算回路とを備える。前記第１〜第４のＡ／Ｄ変換段の各々は、（ａ１）所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からの信号に応答して生成するサブＡ／Ｄ変換回路と、（ａ２）前記ディジタル信号に応じた制御信号を生成する制御回路と、（ａ３）前記ステージ入力からの信号を受ける第１の入力、前記制御信号を受ける第２の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含む。前記ゲインステージは、一端および他端を有する第１のキャパシタと、一端および他端を有する第２のキャパシタと、前記第１のキャパシタの前記一端を第１の期間に前記ステージ入力に接続するための第１のスイッチと、前記第２のキャパシタの前記一端を前記第１の期間に前記ステージ入力に接続するための第２のスイッチと、前記第１の期間と異なる第２の期間に前記第１のキャパシタの前記他端および前記第２のキャパシタの前記他端に接続された反転入力と前記ステージ出力に接続された出力とを有する演算増幅回路と、前記第２の期間に前記第１のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第３のスイッチと、前記制御信号に応じた所定の電圧を前記第２の期間に前記第２のキャパシタの前記一端に提供するＤ／Ａ変換器とを含む。
【００２９】
このアナログディジタル変換器によれば、直列に接続された第１〜第４のＡ／Ｄ変換ステージを巡回スイッチを介してループ状に接続するので、２つのサンプリング値に対してＡ／Ｄ変換を並列に行うことができる。
【００３０】
本発明の一側面のアナログディジタル変換器は、以下の構成を有することができる。前記ゲインステージは、前記第１のキャパシタの前記他端と前記演算増幅回路の前記反転入力との間に接続されており、前記第１の期間と前記第２の期間との間の第３の期間に前記第１のキャパシタの前記他端を前記反転入力から切り離すための第４のスイッチと、前記第２のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第１〜第３の期間と異なる第４の期間に前記第２のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第５のスイッチとを含む。前記Ｄ／Ａ変換器は、前記制御信号に応じた所定の電圧を前記第４の期間に前記第１のキャパシタの前記一端に提供する。
【００３１】
このアナログディジタル変換器によれば、ゲインステージ内の２つのキャパシタのばらつきに起因するＡ／Ｄ変換値の誤差を補正するためのディジタル値を提供することができる。
【００３２】
本発明の一側面のアナログディジタル変換器は、以下の構成を有することができる。前記ディジタル演算回路は、前記第１および第２の標本アナログ信号にそれぞれ対応しており前記第１〜第４のＡ／Ｄ変換ステージからのディジタル信号からなる第１および第２のデータ群を格納するための第１〜第４の記憶回路と、前記第１〜第４の記憶回路に接続されており、前記第１のデータ群の前記ディジタル信号を用いて前記第１の標本アナログ信号に対応する第１のディジタルコードを生成する第１の回路と、前記第１〜第４の記憶回路に接続されており、前記第２のデータ群の前記ディジタル信号を用いて前記第２の標本アナログ信号に対応する第２のディジタルコードを生成する第２の回路と、前記第１および第２のディジタルコードの一方を用いて前記第１および第２のディジタルコードの他方を補正して前記Ａ／Ｄ変換ディジタルコードを生成する補正回路とを含む。
【００３３】
このアナログディジタル変換器によれば、第１〜第４のＡ／Ｄ変換段からのディジタル信号から、該アナログディジタル変換器に起因するＡ／Ｄ変換の誤差を補正することができる。
【００３４】
本発明の別の一側面のアナログディジタル変換器は、（ａ）各々がステージ入力およびステージ出力を有しており直列に接続された第１〜第３のＡ／Ｄ変換ステージと、（ｂ）アナログ信号を受けるアナログ入力と、（ｃ）前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第１および第２のサンプリング期間中にそれぞれ第１および第２の標本アナログ信号をサンプリングするための入力スイッチと、（ｄ）前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記第３のＡ／Ｄ変換ステージの前記ステージ出力との間に接続されており、前記第３のＡ／Ｄ変換ステージから前記第１のＡ／Ｄ変換ステージへの経路を前記第１および第２のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、（ｅ）前記第１〜第３のＡ／Ｄ変換ステージの各々からの変換結果に応じたアナログ／ディジタル変換結果を示すＡ／Ｄ変換ディジタルコードを生成するディジタル演算回路とを備える。前記第１〜第３のＡ／Ｄ変換ステージの各々は、所定のビット数からなり変換結果を示すディジタル信号を前記ステージ入力からの信号に応答して生成するサブＡ／Ｄ変換回路と、前記ディジタル信号に応じた制御信号を生成する制御回路と、前記ステージ入力からの信号を受ける第１の入力、前記制御信号を受ける第２の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含む。前記ゲインステージは、一端および他端を有する第１のキャパシタと、一端および他端を有する第２のキャパシタと、一端および他端を有する第３のキャパシタと、前記第１のキャパシタの前記一端を第１の期間に前記ステージ入力に接続するための第１のスイッチと、前記第２のキャパシタの前記一端を前記第１の期間に前記ステージ入力に接続するための第２のスイッチと、前記第１のキャパシタの前記他端および前記第２のキャパシタの前記他端に接続された反転入力と、前記第３のキャパシタの前記他端および前記ステージ出力に接続された出力とを有する演算増幅回路と、前記第２のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第１の期間と異なる第２の期間に前記第２のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第３のスイッチと、前記第１のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第１および第２の期間と異なる第３の期間に前記第１のキャパシタの前記一端を前記出力に接続するための第４のスイッチと、前記制御信号に応じた所定の電圧を前記第２の期間に前記第１のキャパシタの前記一端に提供すると共に、前記制御信号に応じた所定の電圧を前記第３の期間に前記第２のキャパシタの前記一端に提供するＤ／Ａ変換器と、前記第３のキャパシタの前記一端と前記演算増幅回路の前記反転入力との間に接続されており、前記第３の期間に前記第３のキャパシタの前記一端を前記演算増幅回路の前記反転入力に接続するための第５のスイッチと、前記第３のキャパシタの前記一端と基準電位線との間に接続されており、前記第１および第２の期間に前記第３のキャパシタの前記一端に前記基準電位を提供するための第６のスイッチとを含む。
【００３５】
このアナログディジタル変換器によれば、直列に接続された第１〜第３のＡ／Ｄ変換ステージを巡回スイッチを介してループ状に接続するので、第１〜第３のＡ／Ｄ変換ステージの３つのキャパシタのミスマッチを補償しながら、Ａ／Ｄ変換を行うことができる。
【００３６】
本発明の別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記ディジタル演算回路は、前記第１および第２の標本アナログ信号にそれぞれ対応し前記第１〜第３のＡ／Ｄ変換段からのディジタル信号からなる第１および第２のデータ群を格納するための第１〜第３の記憶回路と、前記第１〜第３の記憶回路に接続されており、前記第１のデータ群の前記ディジタル信号を用いて前記第１の標本アナログ信号に対応する第１のディジタルコードを生成する第１の回路と、前記第１〜第３の記憶回路に接続されており、前記第２のデータ群の前記ディジタル信号を用いて前記第２の標本アナログ信号に対応する第２のディジタルコードを生成する第２の回路と、前記第１および第２のディジタルコードの一方を用いて前記第１および第２のディジタルコードの他方を補正して前記Ａ／Ｄ変換ディジタルコードを生成する補正回路とを含む。
【００３７】
このアナログディジタル変換器によれば、第１〜第３のＡ／Ｄ変換段からのディジタル信号から、該アナログディジタル変換器に起因するＡ／Ｄ変換の誤差を補正することができる。
【００３８】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記サブＡ／Ｄ変換回路は、前記ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む。
【００３９】
アナログディジタル変換器によれば、１ビットのディジタル値が得られる。また、コンパレータの数を増やせば、１ビットを越えるビット数のディジタル信号が得られる。
【００４０】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記サブＡ／Ｄ変換回路は、前記ステージ入力からの信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成する。
【００４１】
このアナログディジタル変換器によれば、入力アナログ信号を所定の２つの基準信号と比較するので、３値のディジタル信号が得られる
【００４２】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。アナログディジタル変換器は、入力アナログ信号を受ける入力と前記アナログ入力に前記アナログ信号を提供する出力とを有するサンプル／ホールド回路を更に備える。前記サンプル／ホールド回路は、反転入力および非反転出力を有する演算増幅回路と、前記反転入力と前記非反転出力との間に接続された帰還スイッチとを含む。
【００４３】
このアナログディジタル変換器によれば、サンプル／ホールド回路の帰還スイッチを用いて、演算増幅回路のオフセット量に対応する信号を生成できる。
【００４４】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記第１および第２の標本アナログ信号のいずれか一方は、前記入力アナログ信号に対応しており、前記サンプル／ホールド回路の前記帰還スイッチは、前記第１および第２のサンプリング期間のいずれか一方の全期間中に開かれる。
【００４５】
このアナログディジタル変換器によれば、サンプル／ホールド回路は、Ａ／Ｄ変換の対象となる入力アナログ信号をＡ／Ｄ変換ステージに提供できる。
【００４６】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記サンプル／ホールド回路の前記帰還スイッチは、前記第１および第２のサンプリング期間のいずれか他方の期間の一部分において閉じられ、前記第１および第２の標本アナログ信号のいずれか他方は、前記サンプル／ホールド回路の前記帰還スイッチが開かれた後に提供される。
【００４７】
このアナログディジタル変換器によれば、サンプル／ホールド回路は。演算増幅回路のオフセット量に対応する補償信号をＡ／Ｄ変換ステージに提供できる。サンプル／ホールド回路から提供される１および第２の標本アナログ信号のＡ／Ｄ変換すると、これらのＡ／Ｄ変換値（ディジタル値）を用いてＡ／Ｄ変換ステージにおける誤差を補正することができる。
【００４８】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記サンプル／ホールド回路の前記演算増幅回路は、非反転入力および反転出力をさらに有しており、前記サンプル／ホールド回路は、前記演算増幅回路の前記非反転入力と前記演算増幅回路の前記反転出力との間に接続された別の帰還スイッチを含む。
【００４９】
このアナログディジタル変換器によれば、全差動構成のサンプル／ホールド回路が提供される。
【００５０】
本発明の更なる別の側面は、ゲインステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記ゲインステージは第１および第２のキャパシタ並びに演算増幅回路を含む。当該方法は、（ａ）所定の数の値を取るディジタル値を有しており第１および第２の入力アナログ信号のいずれか一方に応じたディジタル信号を生成するステップと、（ｂ）前記第１のキャパシタおよび前記第２のキャパシタに、前記第１の入力アナログ信号に応じた電荷を蓄積するステップと、（ｃ）前記第１および第２のキャパシタに前記電荷を蓄積した後に、前記第１のキャパシタおよび前記第２のキャパシタのいずれか一方の前記電荷を保持すると共に、前記第１のキャパシタおよび前記第２のキャパシタのいずれか他方に前記第２の入力アナログ信号に応じた電荷をサンプリングするステップと、（ｄ）前記第１および第２のキャパシタへのサンプリングの後に、前記第１のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第２のキャパシタの前記他端に該ディジタル信号に応じた変換アナログ信号を供給することによって、第１の変換値を前記演算増幅回路の前記出力に生成すると共に前記第１および第２のキャパシタの前記電荷を再配置するステップと、（ｅ）前記第１および第２のキャパシタへのサンプリングの後に、前記第２のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第１のキャパシタの前記他端に該ディジタル信号に応じた変換アナログ信号を供給することによって、第２の変換値を前記演算増幅回路の前記出力に生成すると共に前記第１および第２のキャパシタの前記電荷を再配置するステップとを備える。
【００５１】
この方法によれば、第１および第２の入力アナログ信号が前段のゲインステージからの２つの信号であるとき、引き続くステップ（ｄ）およびステップ（ｅ）において、前段のゲインステージからの２つの信号を平均化すると共に第１のキャパシタと第２のキャパシタとの間のミスマッチを平均化した２つ変換値が生成される。
【００５２】
また、第２の入力アナログ信号に応じた電荷を第１および第２のキャパシタに前記電荷を蓄積すると共に、この後に第１のキャパシタおよび第２のキャパシタのいずれか他方に第２の入力アナログ信号に応じた電荷をサンプリングすると、第２の入力アナログ信号が第１の入力アナログ信号と実質的に同じとき、引き続くステップ（ｄ）およびステップ（ｅ）において、第１のキャパシタおよび第２のキャパシタのミスマッチに応じた２つ変換値が生成される。
【００５３】
本発明のまた更なる別の側面は、第１〜第４のＡ／Ｄ変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記第１〜第４のＡ／Ｄ変換ステージの各々は第１および第２のキャパシタ並びに演算増幅回路を含む。当該方法は、（ａ）前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に所定の変換操作を施して第１の変換結果を生成し前記第１の変換結果に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて所定のサンプリング操作を施すと共に、前記第３のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第２の変換結果を生成し前記第２の変換結果に対応したアナログ信号に前記第４のＡ／Ｄ変換ステージにおいて前記所定のサンプリング操作を施すステップと、（ｂ）前記第４のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第３の変換結果を生成し前記第３の変換結果に対応するアナログ信号に前記第１のＡ／Ｄ変換ステージにおいて前記所定のサンプリング操作を施すと共に、前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第４の変換結果を生成し前記第４の変換結果に対応するアナログ信号に前記第３のＡ／Ｄ変換ステージにおいて前記所定のサンプリング操作を施すステップと、（ｃ）前記ステップ（ａ）および前記ステップ（ｂ）を繰り返すステップとを備える。前記所定のサンプリング操作は、前記第１のキャパシタおよび前記第２のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含む。前記所定の変換操作は、前記第１のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第２のキャパシタの前記他端に供給することによって、変換値を前記演算増幅回路の前記出力に生成すると共に、前記第１および第２のキャパシタの前記電荷を再配置するステップを含む。
【００５４】
この方法によれば、第１〜第４のＡ／Ｄ変換ステージにいずれもサンプリング操作および変換操作のいずれかを行っているので、第１〜第４のＡ／Ｄ変換ステージの動作に無駄がない。故に、２つの信号が並列してＡ／Ｄ変換される。
【００５５】
本発明のまた更なる側面の方法は、以下の構成を有することができる。この方法は、前記ステップ（ａ）および（ｂ）に先立って、前記第１のＡ／Ｄ変換ステージに第１の標本アナログ信号を受けて、前記第１の標本アナログ信号に前記所定のサンプリング操作を施すステップと、前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第５の変換結果を生成し前記第５の変換結果に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて前記所定のサンプリング操作を施すステップと、前記第１のＡ／Ｄ変換ステージに第２の標本アナログ信号を受けて、前記第２の標本アナログ信号に前記所定のサンプリング操作を施すと共に、前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第６の変換結果を生成し前記第６の変換結果に対応するアナログ信号に前記第３のＡ／Ｄ変換ステージにおいて前記所定のサンプリング操作を施すステップとを備える。
【００５６】
この方法によれば、第１の標本アナログ信号および第２の標本アナログ信号を順に第１のＡ／Ｄ変換ステージに提供することによって、第１〜第４のＡ／Ｄ変換ステージにいずれもサンプリング操作および変換操作のいずれかを行う手順につなげることができる。
【００５７】
本発明のまた更なる側面の方法は、以下の構成を有することができる。この方法は、演算増幅回路を含むサンプル／ホールド回路への信号のサンプリング動作を行った後に前記サンプル／ホールド回路を保持動作状態すると共に、保持した信号を前記第１および第２の標本アナログ信号の一方として提供するステップと、前記演算増幅回路の入力と前記演算増幅回路の出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル／ホールド回路を保持動作状態にすると共に、保持した信号を前記第１および第２の標本アナログ信号の他方として提供するステップとを備える。
【００５８】
この方法によれば、サンプル／ホールド回路の演算増幅回路のオフセットを生成することができる。
【００５９】
本発明の更なるまた別の側面は、第１〜第４のＡ／Ｄ変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記第１〜第４のＡ／Ｄ変換ステージの各々は第１および第２のキャパシタ並びに演算増幅回路を含む。当該方法は、（ａ）前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に第１の変換操作を施して第１の変換結果を生成し前記第１の変換結果に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて第１のサンプリング操作を施すと共に、前記第３のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施して第２の変換結果を生成し前記第２の変換結果に対応したアナログ信号に前記第４のＡ／Ｄ変換ステージにおいて前記第１のサンプリング操作を施すステップと、（ｂ）前記第１のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に第２の変換操作を行って第３の変換結果を生成し前記第３の変換結果に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて第２のサンプリング操作を施すと共に、前記第３のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に前記第２の変換操作を行って第４の変換結果を生成し前記第４の変換結果に対応したアナログ信号に前記第４のＡ／Ｄ変換ステージにおいて前記第２のサンプリング操作を施すステップと、（ｃ）前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記１の変換操作を施して第５の変換結果を生成し前記第５の変換結果に対応するアナログ信号に前記第３のＡ／Ｄ変換ステージにおいて前記第１のサンプリング操作を施すと共に、前記第４のＡ／Ｄ変換ステージにおいて前記第１の変換操作を施して第６の変換結果を生成し前記第６の変換結果に対応するアナログ信号に前記第１のＡ／Ｄ変換ステージにおいて前記第１のサンプリング操作を施すステップと、（ｄ）前記第２のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に前記第２の変換操作を行って第７の変換結果を生成し前記第７の変換結果に対応するアナログ信号に前記第３Ａ／Ｄ変換ステージにおいて前記第２のサンプリング操作を施すと共に、前記第４のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後の前記第２の変換操作を施して第８の変換結果を生成し前記第８の変換結果に対応したアナログ信号に前記第１のＡ／Ｄ変換ステージにおいて前記第２のサンプリング操作を施すステップとを備える。前記第１のサンプリング操作は、前記第１のキャパシタおよび前記第２のキャパシタに、第１の入力アナログ信号に応じた電荷を蓄積するステップを含む。前記第２のサンプリング操作は、前記第１および第２のキャパシタの前記電荷の再配置に先立って、前記第１のキャパシタおよび前記第２のキャパシタのいずれか一方の前記電荷を保持すると共に、前記第１のキャパシタおよび前記第２のキャパシタのいずれか他方に第２のアナログ信号に応じた電荷のサンプリングを行うステップを含む。前記第１の変換操作は、前記第１のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第２のキャパシタの前記他端に供給することによって、次段のＡ／Ｄ変換ステージのための第１の入力アナログ信号に対応した第１の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第１および第２のキャパシタの前記電荷を再配置するステップを含む。前記第２の変換操作は、前記第２のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の前記反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第１のキャパシタの前記他端に供給することによって、次段のＡ／Ｄ変換ステージのための第２の入力アナログ信号に対応した第２の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第１および第２のキャパシタの前記電荷を再配置するステップを含む。
【００６０】
この方法によれば、第１〜第４のＡ／Ｄ変換ステージにいずれも第１および第２サンプリング操作並びに第１および第２の変換操作のいずれかを行っているので、第１〜第４のＡ／Ｄ変換ステージの動作に無駄がない。また、２つの信号が並列してＡ／Ｄ変換される。さらに、各Ａ／Ｄ変換ステージのキャパシタのミスマッチを補償を行うと共にＡ／Ｄ変換を行うことができる。
【００６１】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、前記ステップ（ａ）〜前記ステップ（ｄ）を順に繰り返すステップを更に備える。
【００６２】
この方法によれば、各Ａ／Ｄ変換ステージのキャパシタのミスマッチを補償を行うと共に、繰り返しにより所望のビット数のＡ／Ｄ変換を行うことがでいる。
【００６３】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、前記ステップ（ａ）〜（ｄ）に先立って、前記第１のＡ／Ｄ変換ステージに第１の標本アナログ信号を受けて、前記第１の標本アナログ信号に前記第１及び第２のサンプリング操作を順に施すステップと、前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に第１の変換操作を施して第９の変換結果を生成し前記第９の変換結果に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて第１のサンプリング操作を施すステップと、前記第１のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に第２の変換操作を施して第１０の変換結果を生成し前記第１０の変換結果に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて第２のサンプリング操作を施すステップと、前記第１のＡ／Ｄ変換ステージに第２の標本アナログ信号を受けて、前記第２の標本アナログ信号に前記第１のサンプリング操作を施すと共に、前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施して第１１の変換結果を生成し前記第１１の変換結果に対応するアナログ信号に前記第３のＡ／Ｄ変換ステージにおいて第１のサンプリング操作を施すステップと、前記第１のＡ／Ｄ変換ステージにおいて前記第２の標本アナログ信号に前記第２のサンプリング操作を施すと共に、前記第２のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に前記第２の変換操作を施して第１２の変換結果を生成し前記第１２の変換結果に対応するアナログ信号に前記第３のＡ／Ｄ変換ステージにおいて第２のサンプリング操作を施すステップとを備える。
【００６４】
この方法によれば、第１の標本アナログ信号および第２の標本アナログ信号を順に第１のＡ／Ｄ変換ステージに提供することによって、第１〜第４のＡ／Ｄ変換ステージにいずれもサンプリング操作および変換操作のいずれかを行う手順につなげることができる。
【００６５】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、演算増幅回路を含むサンプル／ホールド回路への信号のサンプリング動作を行った後に前記サンプル／ホールド回路を保持動作状態すると共に、前記第１および第２の標本アナログ信号の一方を発生するステップと、前記演算増幅回路の入力と出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル／ホールド回路を保持動作状態にすると共に、前記第１および第２の標本アナログ信号の他方を発生するステップとを備える。
【００６６】
この方法によれば、サンプル／ホールド回路の演算増幅回路のオフセットを生成することができる。
【００６７】
本発明のまた更なる別の側面は、第１〜第３のＡ／Ｄ変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記第１〜第３のＡ／Ｄ変換ステージの各々は、演算増幅回路と、該演算増幅回路の反転入力に接続された一端を有する第１および第２のキャパシタと、該演算増幅回路の出力に接続された一端を有する第３のキャパシタとを含む。当該方法は、（ａ）前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に第１の変換操作を施して前記第１のＡ／Ｄ変換ステージのための第１の変換値を生成すると共に、前記第２のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に第２の変換操作を施して前記第２のＡ／Ｄ変換ステージのための第２の変換値を生成し前記第３のＡ／Ｄ変換ステージにおいて前記第２の変換値に対応したアナログ信号にサンプリング操作を施すステップと、（ｂ）前記第１のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に前記第２の変換操作を施して前記第１のＡ／Ｄ変換ステージのための第２の変換値を生成し前記第２の変換値に対応したアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて前記サンプリング操作を施すと共に、前記第３のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施して前記第３のＡ／Ｄ変換ステージのための第１の変換値を生成するステップと、（ｃ）前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施して前記第２のＡ／Ｄ変換ステージのための第１の変換値を生成すると共に、前記第３のＡ／Ｄ変換ステージにおいて前記第２の変換操作を施して前記第３のＡ／Ｄ変換ステージにおいて第２の変換値を生成し前記第２の変換値に対応したアナログ信号に前記第１のＡ／Ｄ変換ステージにおいて前記サンプリング操作を施すステップとを備える。前記サンプリング操作は、前記第１のキャパシタおよび前記第２のキャパシタの各々に、当該Ａ／Ｄ変換ステージに入力されたアナログ信号に応じた電荷を蓄積するステップを含む。前記第１の変換操作は、前記第２のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第１のキャパシタの前記他端に供給することによって、前記第１の変換値を前記演算増幅回路の前記出力に生成し前記第１および第２のキャパシタの前記電荷を再配置すると共に前記第１の変換値に対応する電荷を前記第３のキャパシタに蓄積するステップを含む。前記第２の変換操作は、前記第１および第３のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第２のキャパシタの前記他端に供給することによって、前記第２の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第１、第２および第３のキャパシタの前記電荷を再配置する第３のステップを含む。
【００６８】
この方法によれば、第１〜第３のＡ／Ｄ変換ステージにいずれもサンプリング操作並びに第１および第２の変換操作のいずれかを行っているので、第１〜第３のＡ／Ｄ変換ステージの動作に無駄がない。また、２つの信号が並列してＡ／Ｄ変換される。さらに、各Ａ／Ｄ変換ステージのキャパシタのミスマッチを補償を行うと共にＡ／Ｄ変換を行うことができる。
【００６９】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、前記ステップ（ａ）〜前記ステップ（ｃ）を順に繰り返すステップを更に備える。
【００７０】
この方法によれば、各Ａ／Ｄ変換ステージのキャパシタのミスマッチを補償を行うと共に、繰り返しにより所望のビット数のＡ／Ｄ変換を行うことがでいる。
【００７１】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージに第１の標本アナログ信号を受けて、前記第１の標本アナログ信号に前記サンプリング操作を施すステップと、前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１および第２の変換操作を施すと共に、前記第２の変換操作による変換値に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいてサンプリング操作を施すステップと、前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージに第２の標本アナログ信号を受けて、前記第２の標本アナログ信号に前記サンプリング操作を施すと共に、前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施すステップとを更に備える。
【００７２】
この方法によれば、第１の標本アナログ信号および第２の標本アナログ信号を順に第１のＡ／Ｄ変換ステージに提供することによって、第１〜第４のＡ／Ｄ変換ステージにいずれもサンプリング操作および変換操作のいずれかを行う手順につなげることができる。
【００７３】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、演算増幅回路を含むサンプル／ホールド回路への信号のサンプリング動作を行った後に前記サンプル／ホールド回路を保持動作状態すると共に、保持した信号を前記第１および第２の標本アナログ信号の一方として発生するステップと、前記演算増幅回路の入力と出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル／ホールド回路を保持動作状態にすると共に、保持した信号を前記第１および第２の標本アナログ信号の他方として発生するステップとを備える。
【００７４】
この方法によれば、サンプル／ホールド回路の演算増幅回路のオフセットを生成することができる。
【００７５】
本発明に係るＡ／Ｄ変換ステージは、（ａ）ステージ入力、（ｂ）ステージ出力、（ｃ）所定のビット数からなる変換結果を示すディジタル信号をステージ入力からのアナログ信号に応答して生成するサブＡ／Ｄ変換回路、（ｄ）ディジタル信号に応じた制御信号を生成する制御回路、（ｅ）ステージ入力からのアナログ信号を受ける第１の入力、制御信号を受ける第２の入力、およびステージ出力に接続された出力を有するゲインステージを含む。ゲインステージは、（ｅ１）一端および他端を有する第１のキャパシタ、（ｅ２）一端および他端を有する第２のキャパシタ、（ｅ３）アナログ信号のサンプリングのための第１の期間に第１のキャパシタの一端をステージ入力に接続するための第１のサンプリングスイッチ、（ｅ４）第１の期間に第２のキャパシタの一端をステージ入力に接続するための第２のサンプリングスイッチ、（ｅ５）第１のキャパシタの他端および第２のキャパシタの他端に接続された反転入力とステージ出力に接続された出力とを有する演算増幅回路、（ｅ６）第１のキャパシタの一端および第２のキャパシタの一端にそれぞれ接続された第１および第２の出力を有しており、アナログ信号の処理のための第２の期間に制御信号に応じた所定の電圧を第２のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第３の期間に第２のキャパシタの一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第４の期間、有限利得の補正用の信号を受けるための第５の期間及び有限利得の補正用の信号を処理するための第６の期間に第２のキャパシタの一端に参照電圧を提供すると共に、第５の期間及び第３の期間に第１のキャパシタの一端に参照電圧を提供するＤ／Ａ変換器と、（ｅ７）第１、第３及び第５の期間に演算増幅回路の出力に反転入力を接続するためのフィードバックスイッチと、（ｅ８）第２、第４及び第６の期間に第１のキャパシタの一端を演算増幅回路の出力に接続するための第１のスイッチとを備える。
【００７６】
このＡ／Ｄ変換ステージによれば、サブＡ／Ｄ変換回路により当該Ａ／Ｄ変換ステージにおけるディジタル値を生成することができ、また第１及び第２の期間を利用してＡ／Ｄ変換ステージの動作が行われる。第３及び第４の期間を利用して、Ａ／Ｄ変換ステージの２つのキャパシタのミスマッチに起因する誤差を示す信号を生成できる。第５及び第６の期間を利用して、Ａ／Ｄ変換ステージの演算増幅回路の利得が有限であることに起因する誤差を示す信号を生成できる。
【００７７】
本発明に係るＡ／Ｄ変換ステージは、（ａ）ステージ入力、（ｂ）ステージ出力、（ｃ）所定のビット数からなり変換結果を示すディジタル信号をステージ入力からのアナログ信号に応答して生成するサブＡ／Ｄ変換回路、（ｄ）ディジタル信号に応じた制御信号を生成する制御回路、（ｅ）ステージ入力からのアナログ信号を受ける第１の入力、制御信号を受ける第２の入力、およびステージ出力に接続された出力を有するゲインステージを含む。ゲインステージは、（ｅ１）一端および他端を有する第１のキャパシタ、（ｅ２）一端及び他端を有する第２のキャパシタ、（ｅ３）アナログ信号のサンプリングのための第１の期間に第１のキャパシタの一端をステージ入力に接続するための第１のサンプリングスイッチ、（ｅ４）第１の期間に第２のキャパシタの一端をステージ入力に接続するための第２のサンプリングスイッチ、（ｅ５）第１のキャパシタの他端および第２のキャパシタの他端に接続された反転入力とステージ出力に接続された出力とを有する演算増幅回路、（ｅ６）第１のキャパシタの一端および第２のキャパシタの一端にそれぞれ接続された第１及び第２の出力を有しており、アナログ信号の処理のための第２の期間に制御信号に応じた所定の電圧を第２のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第３の期間に第２のキャパシタの一端に基準電位線に接続し、第３の期間に第１のキャパシタの一端に参照電圧を提供すると共に、キャパシタミスマッチの補償用の信号を処理するための第４の期間に第２のキャパシタの一端に参照電圧を提供するＤ／Ａ変換器、（ｅ７）第１および第３の期間に演算増幅回路の出力に反転入力を接続するためのフィードバックスイッチ、（ｅ８）第２および第４の期間に第１のキャパシタの一端を演算増幅回路の出力に接続するための第１のスイッチを備える。
【００７８】
このＡ／Ｄ変換ステージによれば、サブＡ／Ｄ変換回路により当該Ａ／Ｄ変換ステージにおけるディジタル値を生成でき、また第１及び第２の期間を利用してＡ／Ｄ変換ステージの動作が行われる。第３及び第４の期間を利用して、Ａ／Ｄ変換ステージのキャパシタミスマッチに起因する誤差を示す信号を生成できる。
【００７９】
また、本発明に係るＡ／Ｄ変換ステージは、（ａ）ステージ入力、（ｂ）ステージ出力、（ｃ）所定のビット数からなり変換結果を示すディジタル信号をステージ入力からの信号に応答して生成するサブＡ／Ｄ変換回路、（ｄ）ディジタル信号に応じた制御信号を生成する制御回路、（ｅ）ステージ入力からのアナログ信号を受ける第１の入力、制御信号を受ける第２の入力、およびステージ出力に接続された出力を有するゲインステージを含む。ゲインステージは、（ｅ１）一端および他端を有する第１のキャパシタ、（ｅ２）一端および他端を有する第２のキャパシタ、（ｅ３）アナログ信号のサンプリングのための第１の期間に第１のキャパシタの一端をステージ入力に接続するための第１のサンプリングスイッチ、（ｅ４）第２のキャパシタの一端を第１の期間にステージ入力に接続するための第２のサンプリングスイッチ、（ｅ５）第１のキャパシタの他端および第２のキャパシタの他端に接続された反転入力とステージ出力に接続された出力とを有する演算増幅回路、（ｅ６）第１及び第２のキャパシタの一端にそれぞれ接続された第１および第２の出力を有しており、アナログ信号の処理のための第２の期間に制御信号に応じた所定の電圧を第２のキャパシタの一端に提供し、有限利得の補償のための信号を受けるための第３の期間および有限利得の補償のための信号を処理するための第４の期間に第２のキャパシタの一端に参照信号を提供すると共に、第３の期間に第１のキャパシタの一端に参照信号を提供するＤ／Ａ変換器、（ｅ７）第１及び第３の期間に演算増幅回路の出力に反転入力を接続するためのフィードバックスイッチ、（ｅ８）第２及び第４の期間に第１のキャパシタの一端を演算増幅回路の出力に接続するための第１のスイッチを備える。
【００８０】
このＡ／Ｄ変換ステージによれば、サブＡ／Ｄ変換回路により当該Ａ／Ｄ変換ステージにおけるディジタル値を生成でき、第１及び第２の期間を利用してＡ／Ｄ変換ステージの動作が行われる。第３及び第４の期間を利用して演算増幅回路の利得が有限であることに起因する誤差を示す信号を生成できる。
【００８１】
本発明の別の側面に係るアナログディジタル変換器は、（ａ）各々がステージ入力およびステージ出力を有しており直列に接続された第１〜第４のＡ／Ｄ変換ステージ、（ｂ）アナログ信号を受けるアナログ入力、（ｃ）第１のＡ／Ｄ変換ステージのステージ入力とアナログ入力との間に接続されており、第１および第２のサンプリング期間中にそれぞれ第１および第２の標本アナログ信号をサンプリングするための入力スイッチ、（ｄ）第１のＡ／Ｄ変換ステージのステージ入力と第４のＡ／Ｄ変換ステージのステージ出力との間に接続されており、第４のＡ／Ｄ変換ステージから第１のＡ／Ｄ変換ステージへの経路を第１および第２のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチ、（ｅ）第１〜第４のＡ／Ｄ変換ステージの各々からの変換結果に応じたアナログ／ディジタル変換結果を示すＡ／Ｄ変換ディジタルコードを生成するディジタル誤差補正回路を備
える。第１〜第４のＡ／Ｄ変換ステージの各々は、上記のいずれか一項に記載されたＡ／Ｄ変換ステージである。
【００８２】
このアナログディジタル変換器によれば、２つのアナログ信号を並列してＡ／Ｄ変換できる。上記のＡ／Ｄ変換ステージを用いるとき、Ａ／Ｄ変換ステージの２つのキャパシタのミスマッチに起因する誤差を示す信号を生成すると共に、この信号のＡ／Ｄ変換を１つのアナログ信号のＡ／Ｄ変換と並列して実行できる。上記のＡ／Ｄ変換ステージを用いるとき、Ａ／Ｄ変換ステージの演算増幅回路の有限利得に起因する誤差を示す信号を生成すると共に、この信号のＡ／Ｄ変換を１つのアナログ信号のＡ／Ｄ変換と並列して実行できる。
【００８３】
本発明に係るアナログディジタル変換器は、入力アナログ信号を受ける入力とアナログ入力にアナログ信号を提供する出力とを有するＳ／Ｈ回路を更に備える。サンプル／ホールド回路は、反転入力及び非反転出力を有する演算増幅回路と、反転入力と非反転出力との間に接続された帰還スイッチとを含む。
【００８４】
このアナログディジタル変換器によれば、帰還スイッチを用いてＳ／Ｈ回路のオフセットに係る信号を生成できる。
【００８５】
本発明に係るアナログディジタル変換器では、第１および第２の標本アナログ信号のいずれか一方は入力アナログ信号に対応し、Ｓ／Ｈ回路の帰還スイッチは第１及び第２のサンプリング期間のいずれか一方の全期間中に開かれる。
【００８６】
このアナログディジタル変換器によれば、Ｓ／Ｈ回路は、Ａ／Ｄ変換の対象となる入力アナログ信号をＡ／Ｄ変換ステージに提供できる。
【００８７】
本発明に係るアナログディジタル変換器は、以下の構成を含むことができる。Ｓ／Ｈ回路の帰還スイッチは、第１及び第２のサンプリング期間のいずれか他方の期間の一部分において閉じられ、第１及び第２の標本アナログ信号のいずれか他方は、Ｓ／Ｈ回路の帰還スイッチが開かれた後に提供される。このアナログディジタル変換器によれば、Ｓ／Ｈ回路は、演算増幅回路のオフセット量に対応する補償信号をＡ／Ｄ変換ステージに提供できる。
【００８８】
本発明に係るアナログディジタル変換器は、以下の構成を含むことができる。ディジタル誤差補正回路は、Ｓ／Ｈ回路のオフセット、Ｓ／Ｈ回路の帰還スイッチによるノイズ、第１〜第４のＡ／Ｄ変換ステージにおけるキャパシタミスマッチ、および第１〜第４のＡ／Ｄ変換ステージにおけるゲインステージの有限利得、の少なくとも一つに起因する誤差を表す補正ディジタルコードを生成すると共に、第１〜第４のＡ／Ｄ変換ステージからのディジタル信号から生成されアナログ信号に対応するディジタルコードを補正ディジタルコードを用いて補正する。
【００８９】
このアナログディジタル変換器によれば、Ａ／Ｄ変換ステージおよびＳ／Ｈ回路に起因するＡ／Ｄ変換の誤差を示すディジタル値を生成して、このディジタル値を用いてＡ／Ｄ変換値を補償できる。
【００９０】
本発明に係るアナログディジタル変換器は、以下の構成を含むことができる。サブＡ／Ｄ変換回路は、ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む。
【００９１】
アナログディジタル変換器によれば、１ビットのディジタル値が得られる。また、コンパレータの数を増やせば、１ビットを越えるビット数のディジタル信号が得られる。
【００９２】
本発明に係るアナログディジタル変換器は、以下の構成を含むことができる。サブＡ／Ｄ変換回路は、ステージ入力からの信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成する。
【００９３】
このアナログディジタル変換器によれば、入力アナログ信号を所定の２つの基準信号と比較するので、３値のディジタル信号が得られる。
【００９４】
本発明の更なる別の側面は、アナログ信号に対応したディジタル信号を生成するためのＡ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法である。Ａ／Ｄ変換ステージは第１及び第２のキャパシタと該第１および第２のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、変換誤差は第１および第２のキャパシタのミスマッチに関連する誤差を含む。当該方法は、（ａ）演算増幅回路の出力と反転入力とを接続すると共に第２のキャパシタの他端を基準電位線に接続すると共に第１のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に第１の変換値を生成すると共に第１および第２のキャパシタに電荷を配置するステップ、（ｂ）演算増幅回路の出力と反転入力との間に第１のキャパシタを接続すると共に第２のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に第２の変換値を生成すると共に第１及び第２のキャパシタに電荷を再配置するステップを含む。
【００９５】
この方法によれば、これらの２つのステップによって生成される変換値には、第１および第２のキャパシタのミスマッチに起因する誤差が含まれている。
【００９６】
このＡ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法は、アナログ信号に対応したディジタル信号を生成する方法において使用される。本発明に係る発明は、ループ状に接続されたＡ／Ｄ変換ステージＳＴＧ１〜ＳＴＧ４を用いて、アナログ信号に対応したディジタル信号を生成する方法である。Ａ／Ｄ変換ステージの各々は第１および第２のキャパシタと該第１および第２のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該Ａ／Ｄ変換ステージにおけるディジタル値を示す信号を生成する。当該方法は、（ａ）Ａ／Ｄ変換ステージＳＴＧ１において、演算増幅回路の出力と反転入力とを接続し第２のキャパシタの他端を基準電位線に接続すると共に第１のキャパシタの他端に参照電圧を加えることによって、第１および第２のキャパシタに電荷を配置し、さらに、Ａ／Ｄ変換ステージＳＴＧ２内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ３に提供してＡ／Ｄ変換ステージＳＴＧ３において所定のサンプリング操作を行うステップと、（ｂ）ステップａの後に、Ａ／Ｄ変換ステージＳＴＧ１において、演算増幅回路の出力と反転入力との間に第１のキャパシタを接続すると共に、第２のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に変換値を生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ２に提供してＡ／Ｄ変換ステージＳＴＧ２において所定のサンプリング操作を行い、さらに、Ａ／Ｄ変換ステージＳＴＧ３においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ４に提供してＡ／Ｄ変換ステージＳＴＧ４において所定のサンプリング操作を行うステップと、（ｃ）Ａ／Ｄ変換ステージＳＴＧ２においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ３に提供してＡ／Ｄ変換ステージＳＴＧ３において所定のサンプリング操作を行い、さらに、Ａ／Ｄ変換ステージＳＴＧ４においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ１に提供してＡ／Ｄ変換ステージＳＴＧ１において所定のサンプリング操作を行うステップと、（ｄ）Ａ／Ｄ変換ステージＳＴＧ３においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ４に提供してＡ／Ｄ変換ステージＳＴＧ４において所定のサンプリング操作を行い、さらに、Ａ／Ｄ変換ステージＳＴＧ１においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ２に提供してＡ／Ｄ変換ステージＳＴＧ２において所定のサンプリング操作を行うステップとを備える。所定のサンプリング操作は、第１のキャパシタおよび第２のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含む。所定の変換操作は、第１のキャパシタを演算増幅回路の出力と演算増幅回路の反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を第２のキャパシタの他端に供給することによって、演算増幅回路の出力に変換値を生成すると共に第１および第２のキャパシタの電荷を再配置するステップを含む。
【００９７】
この方法によれば、第１および第２のキャパシタのミスマッチに関連する誤差を含む信号のＡ／Ｄ変換を入力アナログ信号のＡ／Ｄ変換と並列して実行できる。
【００９８】
本発明に係る方法では、Ａ／Ｄ変換ステージＳＴＧ１〜ＳＴＧ４の内のいずれかのＡ／Ｄ変換ステージの入力にＳ／Ｈ回路が接続されており、ステップ（ａ）におけるアナログ信号は、Ｓ／Ｈ回路からの標本アナログ信号に関係している。
【００９９】
本発明のまた更なる別の側面は、アナログ信号に対応したディジタル信号を生成するためのＡ／Ｄ変換ステージにおける変換誤差を示す信号を生成する方法である。Ａ／Ｄ変換ステージは第１及び第２のキャパシタと該第１および第２のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、該変換誤差は該演算増幅回路の利得に関連する誤差を含む。当該方法は、（ａ）第２のキャパシタの他端および第１のキャパシタの他端に参照電圧を加えると共に演算増幅回路の出力と反転入力とを接続することによって、演算増幅回路の出力に第１の変換値を生成すると共に第１および第２のキャパシタに電荷を配置するステップ、（ｂ）演算増幅回路の出力と反転入力との間に第１のキャパシタを接続すると共に第２のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に第２の変換値を生成すると共に第１および第２のキャパシタに電荷を再配置するステップを含む。
【０１００】
この方法によれば、これらの２つのステップによって生成される変換値には、変転増幅器の有限利得に起因する誤差が含まれており、この誤差は、第２の変換値を示す電圧と参照電圧との差として提供される。
【０１０１】
このＡ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法は、アナログ信号に対応したディジタル信号を生成する方法において使用される。本発明に係る発明は、アナログ信号に対応したディジタル信号を生成する方法であって、ループ状に接続された４個のＡ／Ｄ変換ステージＳＴＧ１、ＳＴＧ２、ＳＴＧ３、ＳＴＧ４を用いて、アナログ信号に対応したディジタル信号を生成する。Ａ／Ｄ変換ステージの各々は第１及び第２のキャパシタと該第１及び第２のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該Ａ／Ｄ変換ステージにおけるディジタル値を示す信号を生成する。当該方法は、（ａ）Ａ／Ｄ変換ステージＳＴＧ１において、第１及び第２のキャパシタの他端に参照電圧を加えると共に演算増幅回路の出力と反転入力とを接続することによって、第１および第２のキャパシタに電荷を配置し、さらに、Ａ／Ｄ変換ステージＳＴＧ２内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ３に提供してＡ／Ｄ変換ステージＳＴＧ３において所定のサンプリング操作を行うステップと、（ｂ）ステップａの後に、Ａ／Ｄ変換ステージＳＴＧ１において、演算増幅回路の出力と反転入力との間に第１のキャパシタを接続すると共に第２のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に変換値を生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ２に提供してＡ／Ｄ変換ステージＳＴＧ２において所定のサンプリング操作を行い、さらに、Ａ／Ｄ変換ステージＳＴＧ３においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ４に提供してＡ／Ｄ変換ステージＳＴＧ４において所定のサンプリング操作を行うステップと、（ｃ）Ａ／Ｄ変換ステージＳＴＧ２においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ３に提供してＡ／Ｄ変換ステージＳＴＧ３において所定のサンプリング操作を行い、さらに、Ａ／Ｄ変換ステージＳＴＧ４においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ１に提供してＡ／Ｄ変換ステージＳＴＧ１において所定のサンプリング操作を行うステップと、（ｄ）Ａ／Ｄ変換ステージＳＴＧ３においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ４に提供してＡ／Ｄ変換ステージＳＴＧ４において所定のサンプリング操作を行い、さらに、Ａ／Ｄ変換ステージＳＴＧ１においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をＡ／Ｄ変換ステージＳＴＧ２に提供してＡ／Ｄ変換ステージＳＴＧ２において所定のサンプリング操作を行うステップとを備える。所定のサンプリング操作は、第１および第２のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含む。所定の変換操作は、第１のキャパシタを演算増幅回路の出力と演算増幅回路の反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を第２のキャパシタの他端に供給することによって、演算増幅回路の出力に変換値を生成すると共に、第１及び第２のキャパシタの電荷を再配置するステップを含む。
【０１０２】
この方法によれば、演算増幅回路の有限利得に関連する誤差を含む信号のＡ／Ｄ変換を入力アナログ信号のＡ／Ｄ変換と並列して行うことができる。
【０１０３】
本発明に係る方法では、Ａ／Ｄ変換ステージＳＴＧ１〜ＳＴＧ４の内のいずれか一つのＡ／Ｄ変換ステージの入力にサンプル／ホールド回路が接続されており、ステップ（ａ）におけるアナログ信号は、サンプル／ホールド回路から入力された標本アナログ信号に関係している。
【発明の効果】
【０１０４】
以上説明したように、本発明の一側面および別の側面によれば、一サンプリング値当たりにＡ／Ｄ変換時間を短縮すること可能なアナログディジタル変換器が提供される。また、本発明のさらに別の側面、また別の側面、また更なる別の側面および更なるまた別の側面によれば、一サンプリング値当たりにＡ／Ｄ変換時間を短縮するために利用可能な、アナログ信号に対応したディジタル信号を生成する方法が提供される。さらに、本発明によれば、このアナログディジタル変換器のためのＡ／Ｄ変換ステージが提供される。またさらに、このアナログディジタル変換器を用いてＡ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法が提供される。
【図面の簡単な説明】
【０１０５】
【図１】図１は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。
【図２】図２は、アナログディジタル変換器のＡ／Ｄ変換ステージを示す回路図である。
【図３】図３は、図２に示されたＡ／Ｄ変換ステージのためのタイミングチャートを示す図面である。
【図４】図４は、Ｄ／Ａ変換回路の変換特性を示す図面である。
【図５】図５は、Ａ／Ｄ変換ステージの動作を説明するための図面である。
【図６】図６は、アナログディジタル変換器を用いてＡ／Ｄ変換ディジタルコードを生成する手順を示す図面である。
【図７】図７は、アナログディジタル変換器のための変換回路を示す回路図である。
【図８】図８はＳ／Ｈ回路の一例を示す回路図である。
【図９】図９は、図８に示されたＳ／Ｈ回路のためのタイミングチャートを示す図面である。
【図１０】図１０は、補正を行うことが可能なアナログディジタル変換器を示すブロック図である。
【図１１】図１１は、Ａ／Ｄ変換ステージの一変形例を示す回路図である。
【図１２】図１２は、図１１に示されたＡ／Ｄ変換ステージのためのタイミングチャートを示す図面である。
【図１３】図１３は、Ａ／Ｄ変換ステージの動作を説明するための図面である。
【図１４】図１４は、アナログディジタル変換器を用いてＡ／Ｄ変換ディジタルコードを生成する手順を示す図面である。
【図１５】図１５は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。
【図１６】図１６は、アナログディジタル変換器のＡ／Ｄ変換ステージを示す回路図である。
【図１７】図１７は、図１６に示されたＡ／Ｄ変換ステージのためのタイミングチャートを示す図面である。
【図１８】図１８は、Ａ／Ｄ変換ステージの動作を説明するための図面である。
【図１９】図１９は、アナログディジタル変換器を用いてＡ／Ｄ変換ディジタルコードを生成する手順を示す図面である。
【図２０】図２０は、補正を行うことが可能なアナログディジタル変換器を示すブロック図である。
【図２１】図２１は、本実施の形態に係るＡ／Ｄ変換器を示すブロック図である。
【図２２】図２２は、Ａ／Ｄ変換器のＡ／Ｄ変換ステージを示す回路図である。
【図２３】図２３は、図２２に示されたＡ／Ｄ変換ステージのためのタイミングチャートを示す図面である。
【図２４】図２４は、アナログ信号に対応したディジタル信号を生成するステップを示す図面である。
【図２５】図２５は、アナログ信号に対応したディジタル信号を生成するためのＡ／Ｄ変換ステージおける変換誤差（キャパシタのミスマッチの影響）を示す信号を生成するステップを示す図面である。
【図２６】図２６は、アナログ信号に対応したディジタル信号を生成するためのＡ／Ｄ変換ステージにおける変換誤差（演算増幅回路の有限利得の影響）を示す信号を生成する図面である。
【図２７】図２７は、図８のＳ／Ｈ回路のためのタイミングチャートである。
【図２８】図２８は、誤差補正可能なＡ／Ｄ変換器を示すブロック図である。
【図２９】図２９は、Ａ／Ｄ変換ステージにおけるキャパシタのミスマッチを補正するための補正値を生成するためのステップを示す図面である。
【図３０】図３０は、Ａ／Ｄ変換ステージにおけるキャパシタのミスマッチを補正するための補正値を生成するためのステップを示す図面である。
【図３１】図３１は、Ａ／Ｄ変換ステージにおけるキャパシタのミスマッチを補正するための補正値を生成するためのステップを示す図面である。
【図３２】図３２は、Ａ／Ｄ変換ステージにおける演算増幅回路の有限利得誤差を補正するための補正値を生成するためのステップを示す図面である。
【図３３】図３３は、Ａ／Ｄ変換ステージにおける演算増幅回路の有限利得誤差を補正するための補正値を生成するためのステップを示す図面である。
【図３４】図３４は、Ａ／Ｄ変換ステージにおける演算増幅回路の有限利得誤差を補正するための補正値を生成するためのステップを示す図面である。
【図３５】図３５は、補正値を求めるフローチャートである。
【発明を実施するための形態】
【０１０６】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のアナログディジタル変換器、Ａ／Ｄ変換ステージ、アナログ信号に対応したディジタル信号を生成する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【０１０７】
（第１の実施の形態）
図１は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。アナログディジタル変換器１１は、第１のＡ／Ｄ変換ステージ１０１と、第２のＡ／Ｄ変換ステージ１０３と、第３のＡ／Ｄ変換ステージ１０５と、第４のＡ／Ｄ変換ステージ１０７と、アナログ入力１０９と、入力スイッチ１１１と、巡回スイッチ１１３と、ディジタル演算回路１１５とを備える。第１〜第４のＡ／Ｄ変換ステージ１０１、１０３、１０５、１０７の各々は直列に接続されており、またディジタル出力１１８、ステージ入力１１９ａおよびステージ出力１１９ｂを有する。第１〜第４のＡ／Ｄ変換ステージ１０１、１０３、１０５、１０７はクロック信号に同期して動作する。アナログ入力１０９はアナログ信号を受ける。
【０１０８】
入力スイッチ１１１は、第１のＡ／Ｄ変換ステージ１０１のステージ入力１１９ａとアナログ入力１０９との間に接続されており、また第１および第２のサンプリング期間ＴＳ１、ＴＳ２中にそれぞれ第１の標本アナログ信号Ｓおよび第２の標本アナログ信号Ｒをサンプリングする。巡回スイッチ１１３は、第１のＡ／Ｄ変換ステージ１０１のステージ入力１１９ａと第４のＡ／Ｄ変換ステージ１０７のステージ出力１１９ｂとの間に接続されており、また第４のＡ／Ｄ変換ステージ１０７から第１のＡ／Ｄ変換ステージ１０１への経路を第１および第２のサンプリング期間ＴＳ１、ＴＳ２と異なる巡回期間ＴＦＢ中に提供する。ディジタル演算回路１１５は、第１〜第４のＡ／Ｄ変換ステージ１０１、１０３、１０５、１０７の各々からの変換結果の信号ＶＳＴＡＧＥ１、ＶＳＴＡＧＥ２、ＶＳＴＡＧＥ３、ＶＳＴＡＧＥ４に応じたアナログ／ディジタル変換結果を示すＡ／Ｄ変換ディジタルコードＶＤＩＧＩＴＡＬを生成する。また、ディジタル演算回路１１５は、第１〜第４のＡ／Ｄ変換ステージ１０１、１０３、１０５、１０７にそれぞれ接続された入力１１５ａ、１１５ｂ、１１５ｃ、１１５ｄと、Ａ／Ｄ変換ディジタルコードＶＤＩＧＩＴＡＬを提供する出力１１５ｅを有する。第１および第２のサンプリング期間ＴＳ１、ＴＳ２を含む期間では、入力スイッチ１１１がクロックφＳに応答して閉じられると共に、巡回スイッチ１１３が開かれる。また、巡回期間ＴＦＢでは、入力スイッチ１１１がクロックφＳに応答して開かれると共に、巡回スイッチ１１３が閉じられる。アナログディジタル変換器１１は、受けたアナログ入力Ａｉｎを保持するサンプル／ホールド（Ｓ／Ｈ）回路１１７を更に備え、Ｓ／Ｈ回路１１７は、Ａ／Ｄ変換器においてＡ／Ｄ変換されるアナログ信号を順次にサンプリングして、入力スイッチ１１１を介して第１のＡ／Ｄ変換ステージ１０１のステージ入力１１９ａに提供する。Ｓ／Ｈ回路１１７は、入力アナログ信号Ａｉｎを受ける入力１１７ａと、アナログ信号Ｓ、Ｒを提供する出力と１１７ｂを有する。クロック発生器４０は図１〜図３に記載されたクロック信号を提供する。
【０１０９】
引き続く説明から理解されるように、このアナログディジタル変換器１１によれば、直列に接続された第１〜第４のＡ／Ｄ変換ステージ１０１、１０３、１０５、１０７を巡回スイッチ１１３を介してループ状に接続するので、２つのサンプリング値に対して並列にＡ／Ｄ変換を行うことができる。
【０１１０】
図２は、アナログディジタル変換器のＡ／Ｄ変換ステージを示す回路図である。図３は、図２に示されたＡ／Ｄ変換ステージのためのタイミングチャートを示す図面である。第１〜第４のＡ／Ｄ変換ステージのためのＡ／Ｄ変換ステージ１２は、入力１３と、ゲインステージ１５と、第１のサンプリングスイッチ１７と、第２のサンプリングスイッチ１９とを備える。
【０１１１】
ゲインステージ１５は、第１の入力１５ａ及び第２の入力１５ｂを含む。第１の入力１５ａは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号を受けるために設けられている。第２の入力１５ｂは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号を受けるために設けられている。第１のサンプリングスイッチ１７は、第１の入力１５ａと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。第２のサンプリングスイッチ１９は、第２の入力１５ｂと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。
【０１１２】
ゲインステージ１５は、演算増幅回路２１と、フィードバックスイッチ２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、第１のスイッチ３２とを含む。演算増幅回路２１は、反転入力２１ａと、非反転入力２１ｂと、出力２１ｃとを含む。
【０１１３】
フィードバックスイッチ２３は、演算増幅回路２１の反転入力２１ａと演算増幅回路２１の出力２１ｃとの間に接続されており、第１の期間Ｔ１に演算増幅回路２１の出力２１ｃを演算増幅回路２１の反転入力２１ａに接続する。第１のキャパシタ２５は、第１の入力１５ａに接続された一端２５ａと反転入力２１ａに接続された他端２５ｂとを有する。第２のキャパシタ２７は、第２の入力１５ｂに接続された一端２７ａと反転入力２１ａに接続された他端２７ｂとを有する。第１のスイッチ３２は、第１のキャパシタ２５の一端２５ａと演算増幅回路２１の出力２１ｃとの間に接続されており、また第１の期間Ｔ１と異なる第２の期間Ｔ２に第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続するために設けられている。ゲインステージ１５の出力１５ｃは、演算増幅回路２１の出力２１ｃに接続されている。演算増幅回路２１の非反転入力２１ｂは、基準電位線（例えば、接地線３９）に接続されている。
【０１１４】
図２に示されるように、Ａ／Ｄ変換ステージ１２は、サブＡ／Ｄ変換回路４１と、論理回路４３と、Ｄ／Ａ変換回路４５とを備えることができる。サブＡ／Ｄ変換回路４１は、入力１３に接続されており、また入力アナログ信号Ｖｉに応じてディジタル信号ＶＤＩＧを生成する。ディジタル信号ＶＤＩＧは、所定の数の値を取り、例えば２値（「０」、「１」）または３値（「−１」、「０」、「＋１」）を有することが好ましい。論理回路４３は、サブＡ／Ｄ変換回路４１に接続されており、またディジタル信号ＶＤＩＧに応じて制御信号ＶＳＷＣＯＮＴ０を生成する。Ｄ／Ａ変換回路４５は、論理回路４３に接続されており、変換アナログ信号ＶＡ／Ｄを提供するための出力４５ａを有する。変換アナログ信号ＶＡ／Ｄは、制御信号ＶＳＷＣＯＮＴ０に応じて生成される。制御信号ＶＳＷＣＯＮＴ０は、第２の期間Ｔ２に変換アナログ信号ＶＡ／Ｄをゲインステージ１５に提供するために用いられる。
【０１１５】
サブＡ／Ｄ変換回路４１は、例えば１つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定の基準信号と比較すると共に、比較結果を示す信号を提供する。この変換回路を用いて、１ビットのディジタル値が得られる。コンパレータの数を増やせば、１ビットを越えるビット数のディジタル信号が得られる。サブＡ／Ｄ変換回路４１は、例えば２つのコンパレータを含むことができる。コンパレータは、それぞれ、入力アナログ信号を所定のそれぞれの基準信号ＶＲＥＦ１、ＶＲＥＦ２と比較すると共に、図１に示されるように、比較結果信号Ｄ０、Ｄ１を提供する。基準信号ＶＲＥＦ１は、図３に示されるように、例えば−Ｖｒｅｆ／４であることができ、また基準信号ＶＲＥＦ２は、例えば＋Ｖｒｅｆ／４であることができる。
【０１１６】
入力アナログ信号Ｖｉの範囲    ディジタル信号
（１）−Ｖｒｅｆ／４＞Ｖｉ、          −１（Ｄ１＝０、Ｄ０＝０）
（２）Ｖｒｅｆ／４≧Ｖｉ≧−Ｖｒｅｆ／４、０（Ｄ１＝０、Ｄ０＝１）
（３）Ｖｉ＞＋Ｖｒｅｆ／４、          ＋１（Ｄ１＝１、Ｄ０＝１）
となる。サブＡ／Ｄ変換回路が入力アナログ信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成することができる。この変換回路によれば、入力アナログ信号を所定の２つの基準信号と比較するので、３値のディジタル信号が得られる。サブＡ／Ｄ変換回路４１は、図３に示されるように、例えば第１の期間Ｔ１中に活性化されることが好ましい。
【０１１７】
また、Ｄ／Ａ変換器４５は、制御信号φＤＯ、φＤＰ、φＤＮに応じた所定の電圧を第２の期間Ｔ２に第２のキャパシタ２７の一端２７ａに提供する。Ｄ／Ａ変換回路４５は、第１の電圧源４７および第２の電圧源４９を含む。第１の電圧源４７は電圧ＶＲＰを提供する。第２の電圧源４９は電圧ＶＲＮを提供する。第１の電圧源４７の出力４７ａは、第１のスイッチ５９ａおよび出力４５ａを介して第２の入力１５ｂに接続されており、また第２の電圧源４９の出力４９ａは、第２のスイッチ５９ｂおよび出力３ａを介して第２の入力１５ｂに接続されている。出力４７ａは、第３のスイッチ５９ｃを介して接地線に接続されている。図３に示されるように、論理回路５３は、第１〜第３のスイッチ５９ａ〜５９ｃをそれぞれ制御するための制御信号φＤＯ、φＤＰ、φＤＮを生成する。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＯ、φＤＰ、φＤＮのうちのいずれがアクティブになるかを決定する。
【０１１８】
Ｄ／Ａ変換回路４５は、論理回路４３からの制御信号に応答して、例えば図４に示されるように、
（１）条件（−Ｖｒｅｆ／４＞Ｖｉ）が満たされるとき、ＶＡ／Ｄ＝Ｖｒｅｆを提供する。
（２）条件（Ｖｒｅｆ／４≧Ｖｉ≧−Ｖｒｅｆ／４）が満たされるとき、ＶＡ／Ｄ＝０を提供する。
（３）条件（Ｖｉ＞＋Ｖｒｅｆ／４）が満たされるとき、ＶＡ／Ｄ＝−Ｖｒｅｆを提供する。
【０１１９】
これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁になる。図４に示された特性に従って下記の演算が行われる。
ＶＯＵＴ＝２×Ｖｉｎ−Ｄ×Ｖｒｅｆ
すなわち、この演算は、上位桁から順にＡ／Ｄ変換し、ゲインステージの入力を２倍して、ゲインステージのＡ／Ｄ変換値によって、
（１）一定値Ｖｒｅｆの減算、
（２）一定値Ｖｒｅｆの加算、
（３）ゼロを与える
のいずれかを行うことにより、ゲインステージの出力が必ず−Ｖｒｅｆ〜＋Ｖｒｅｆの範囲におさめる。
【０１２０】
このように３値でＡ／Ｄ変換を行うによって、ディジタル値には冗長性が生じる。この冗長性により、サブＡ／Ｄ回路内の比較器に対する精度要求が大きく緩和される一方で、高精度なＡ／Ｄ変換が可能となる。２進数の各桁は「０」と「１」の２値を取るが、ゲインステージ毎のディジタル信号は「−１」、「０」、「＋１」の３値を取るので、一ゲインステージあたり１．５ビットのＡ／Ｄ変換を行っていると考えることができる。
【０１２１】
図５は、Ａ／Ｄ変換ステージの動作を説明するための図面である。Ａ／Ｄ変換ステージの動作は、図５を参照しながら行われた説明から理解される。引き続いて説明される、アナログ信号に対応したディジタル信号を生成する方法は、直列に接続される４個のＡ／Ｄ変換ステージを用いて行われる。これらのＡ／Ｄ変換ステージの各々は第１および第２のキャパシタ並びに演算増幅回路を含む。第１〜第４のＡ／Ｄ変換ステージは、例えば第１〜第４のＡ／Ｄ変換ステージ１０１、１０３、１０５、１０７を用いて構成されることができる。
【０１２２】
Ａ／Ｄ変換ステージの動作は、サンプリング操作Ａと、変換操作Ｂとを含む。
・サンプリング操作Ａ：
第１のキャパシタ２５および第２のキャパシタ２７に、入力アナログ信号Ｖｉに応じた電荷Ｑ１＝Ｃ１×Ｖｉ、Ｑ２＝Ｃ２×Ｖｉを蓄積する。
・変換操作Ｂ：
第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号ＶＡ／ＤをＤ／Ａ変換器ＤＡＣＳＷを用いて第２のキャパシタ２７の他端２７ｂに供給することによって、変換値ＶＯＵＴを演算増幅回路２１の出力２１ｃに生成すると共に第１および第２のキャパシタ２５、２７の電荷を再配置する。第１のキャパシタ２５の電荷は、Ｃ１×ＶＯＵＴである。第２のキャパシタ２７から第１のキャパシタ２５に電荷△Ｑ＝Ｃ２×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ２が移動する。これによって、第１のキャパシタ２５に蓄積された電荷は電荷保存則によりＣ１×Ｖｉ＋△Ｑであり、一方、この電荷はＣ１×ＶＯＵＴに等しい。したがって、
Ｃ１×ＶＯＵＴ＝Ｃ１×Ｖｉ＋△Ｑ＝Ｃ１×Ｖｉ＋Ｃ２×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ２
ＶＯＵＴ＝（１＋Ｃ２／Ｃ１）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ２／Ｃ１
である。
【０１２３】
図６は、アナログディジタル変換器１１を用いてＡ／Ｄ変換ディジタルコードを生成する手順を示す図面である。引き続く説明では、アナログ信号のサンプリングから順に説明する。図６には、ステップＳ１〜Ｓ１５が示されている。
・ステップＳ１：第１のＡ／Ｄ変換ステージＳｔａｇｅ１に第１の標本アナログ信号Ｓを受けて、第１の標本アナログ信号Ｓにサンプリング操作Ａを施す。第１のＡ／Ｄ変換ステージＳｔａｇｅ１はディジタル信号１ａを生成する。
・ステップＳ２：第１のＡ／Ｄ変換ステージＳｔａｇｅ１においてサンプリングされたアナログ信号に変換操作Ｂを施して第１の変換結果Ｄ１を生成し、この第１の変換結果Ｄ１に対応するアナログ信号Ａ１に第２のＡ／Ｄ変換ステージＳｔａｇｅ２においてサンプリング操作Ａを施す。第１のＡ／Ｄ変換ステージＳｔａｇｅ１はディジタル信号２ａを生成する。
・ステップＳ３：第１のＡ／Ｄ変換ステージＳｔａｇｅ１に第２の標本アナログ信号Ｒを受けて、第２の標本アナログ信号Ｒにサンプリング操作Ａを施すと共に、第２のＡ／Ｄ変換ステージＳｔａｇｅ２においてサンプリングされたアナログ信号Ａ２に変換操作Ｂを施して第２の変換結果Ｄ２を生成し、この第２の変換結果Ｄ２に対応するアナログ信号に第３のＡ／Ｄ変換ステージＳｔａｇｅ２においてサンプリング操作Ａを施す。第２のＡ／Ｄ変換ステージＳｔａｇｅ２はディジタル信号１ｂを生成する。第１のＡ／Ｄ変換ステージＳｔａｇｅ１はディジタル信号３ａを生成する。
【０１２４】
これらのステップにより、アナログ信号が２つの標本アナログ信号としてＡ／Ｄ変換ステージに取り込まれた。第１の標本アナログ信号Ｓおよび第２の標本アナログ信号Ｒを順に第１のＡ／Ｄ変換ステージＳｔａｇｅ１に提供することによって、引き続いて説明されるように、第１〜第４のＡ／Ｄ変換ステージのいずれもがサンプリング操作Ａおよび変換操作Ｂのいずれかを行う手順につなげることができる。
・ステップＳ４：第１のＡ／Ｄ変換ステージＳｔａｇｅ１においてサンプリングされたアナログ信号Ｒに変換操作Ｂを施して第３の変換結果Ｄ３を生成し第３の変換結果Ｄ３に対応するアナログ信号Ａ３に第２のＡ／Ｄ変換ステージＳｔａｇｅ２においてサンプリング操作Ａを施すと共に、第３のＡ／Ｄ変換ステージＳｔａｇｅ３においてサンプリングされたアナログ信号に変換操作Ｂを施して第４の変換結果Ｄ４を生成し第４の変換結果Ｄ４に対応したアナログ信号Ａ４に第４のＡ／Ｄ変換ステージＳｔａｇｅ４においてサンプリング操作Ａを施す。第２のＡ／Ｄ変換ステージＳｔａｇｅ２はディジタル信号２ｂを生成する。第１のＡ／Ｄ変換ステージＳｔａｇｅ１はディジタル信号４ａを生成する。
・ステップＳ５：第４のＡ／Ｄ変換ステージＳｔａｇｅ４においてサンプリングされたアナログ信号に変換操作Ｂを施して第５の変換結果Ｄ５を生成し第５の変換結果Ｄ５に対応するアナログ信号Ａ５に第１のＡ／Ｄ変換ステージＳｔａｇｅ１においてサンプリング操作Ａを施すと共に、第２のＡ／Ｄ変換ステージＳｔａｇｅ２においてサンプリングされたアナログ信号に変換操作Ｂを施して第６の変換結果を生成し第６の変換結果に対応するアナログ信号Ａ６に第３のＡ／Ｄ変換ステージＳｔａｇｅ３においてサンプリング操作Ａを施す。第１のＡ／Ｄ変換ステージＳｔａｇｅ１はディジタル信号５ａを生成する。第２のＡ／Ｄ変換ステージＳｔａｇｅ２はディジタル信号３ｂを生成する。
【０１２５】
これらのステップによれば、第１〜第４のＡ／Ｄ変換ステージにいずれもサンプリング操作Ａおよび変換操作Ｂのいずれかを行っているので、第１〜第４のＡ／Ｄ変換ステージの動作に無駄がない。また、２つの信号が並列してＡ／Ｄ変換されている。
【０１２６】
図６に示されるように、ステップＳ４およびＳ５と同様に、ステップＳ６およびＳ７、ステップＳ８およびＳ９、ステップＳ１０およびＳ１１が繰り返される。図６に示されるように、ステップＳ１〜Ｓ１３の各々からディジタル信号１ａ〜１３ａが提供される。ステップＳ３〜Ｓ１５の各々からディジタル信号１ｂ〜１３ｂが提供される。ディジタル信号１ａ〜１３ａ、１ｂ〜１３ｂは、第１〜第４のＡ／Ｄ変換ステージ内のＡ／Ｄ変換回路により生成される。これらのディジタル信号は、ディジタル演算回路１１５内の記憶素子１１９、１２１に格納される。
【０１２７】
図５において示された手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、２つのステップは、シングルエンド回路だけでなく、全差動回路にも適用されることが理解される。つまり、図２において示されたゲインステージ１５は、シングルエンド回路の構造を有するけれども、本実施の形態に、全差動構造を有するゲインステージを用いることができる。
【０１２８】
図７は、アナログディジタル変換器のための変換回路を示す回路図である。図７に示されるように、この変換回路は全差動構成である。Ａ／Ｄ変換ステージ６１は、入力１３と、第１のサンプリングスイッチ１７と、第２のサンプリングスイッチ１９を含み、またゲインステージ１５に替えてゲインステージ６５とを備える。ゲインステージ６５は、第１の入力６５ａ、第２の入力６５ｂ、出力６５ｃ、第１の相補入力６５ｄ、第２の相補入力６５ｅ、および相補出力６５ｆを含む。第１の入力６５ａは、入力アナログ信号Ｖｉｐ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号を受けるために設けられている。第２の入力６５ｂは、入力アナログ信号Ｖｉｐ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号を受けるために設けられている。第１の相補入力６５ｄは、入力アナログ相補信号Ｖｉｎ及び変換アナログ相補信号ＶＡ／Ｄのいずれか一方のアナログ相補信号を受けるために設けられている。第２の相補入力６５ｅは、入力アナログ相補信号Ｖｉｎ及び変換アナログ相補信号ＶＡ／Ｄのいずれか一方のアナログ相補信号を受けるために設けられている。
【０１２９】
第１のサンプリングスイッチ１７は、第１の入力６５ａと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉｐのサンプリングを行うために設けられている。第２のサンプリングスイッチ１９は、第２の入力６５ｂと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉｐのサンプリングを行うために設けられている。
【０１３０】
この変換回路６１は、さらに、相補入力６３と、第３のサンプリングスイッチ６７と、第４のサンプリングスイッチ６９とを備えることができる。第３のサンプリングスイッチ６７は、ゲインステージ６５の第１の相補入力６５ｄと相補入力６３との間に接続されており、また第１の期間Ｔ１に入力アナログ相補信号Ｖｉｎのサンプリングを行うために設けられている。第４のサンプリングスイッチ６９は、第２の相補入力６５ｅと相補入力６３との間に接続されており、また第１の期間Ｔ１に入力アナログ相補信号Ｖｉｎのサンプリングを行うために設けられている。
【０１３１】
ゲインステージ６５は、演算増幅回路２１と、フィードバックスイッチ２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、第１のスイッチ３２とに加えて、フィードバックスイッチ７３と、第３のキャパシタ７５と、第４のキャパシタ７７と、第２のスイッチ８２とを含む。第３のキャパシタ７５は、第１の相補入力６５ｄに接続された一端７５ａと非反転入力２１ｂに接続された他端７５ｂとを有する。第４のキャパシタ７７は、第２の相補入力６５ｅに接続された一端７７ａと非反転入力２１ｂに接続された他端７７ｂとを有する。フィードバックスイッチ７３は、演算増幅回路２１の相補出力２１ｄと非反転入力２１ｂとの間に接続されている。
【０１３２】
サブＡ／Ｄ変換回路９０は、例えば全差動構成の２つのコンパレータ９０ａ、９０ｂを含む。コンパレータ９０ａは変換結果Ｄ０を生成する。コンパレータ９０ｂは変換結果Ｄ１を生成する。これらの変換結果は、ディジタル信号として論理回路４３に提供されると共に、変換回路６１のディジタル出力に提供される。論理回路４３は、ディジタル信号（Ｄ０、Ｄ１）に応じた制御信号φＤＯ、φＤＰ、φＤＮを生成する。
【０１３３】
Ｄ／Ａ変換回路８９は、論理回路４３からの制御信号に応答して、
（１）条件（−Ｖｒｅｆ／４＞Ｖｉ）を満たすとき、
ＶＡ／Ｄ（Ｎ）＝ＶＡ／Ｄ（Ｐ）＝Ｖｒｅｆを提供する。
（２）条件（Ｖｒｅｆ／４≧Ｖｉ≧−Ｖｒｅｆ／４）を満たすとき、
第１の入力６５ａと第１の相補入力６５ｄとを接続すると共に、第２の入力６５ｂと第２の相補入力６５ｅとを接続する。
（３）条件（Ｖｉ＞＋Ｖｒｅｆ／４）が満たされるとき、
ＶＡ／Ｄ（Ｎ）＝ＶＡ／Ｄ（Ｐ）＝−Ｖｒｅｆを提供する。ここで、Ｖｉ＝Ｖｉｐ−Ｖｉｎである。以上説明したように、この変換回路６１によれば、全差動構成のゲインステージ６５が提供される。
【０１３４】
再び図１を参照すると、アナログディジタル変換器１１は、Ｓ／Ｈ回路１１７を含んでいる。図８はＳ／Ｈ回路の一例を示す回路図である。図９は、図８に示されたＳ／Ｈ回路のためのタイミングチャートを示す図面である。Ｓ／Ｈ回路１１７は、入力アナログ信号Ａｉｎを受ける入力９１ａと、アナログ入力１０９にアナログ信号Ｖｉを提供する出力９１ｂとを有する。Ｓ／Ｈ回路１１７は、演算増幅回路９２と帰還スイッチ９３とを含むことができる。演算増幅回路９２は反転入力９２ａおよび非反転出力９２ｂを有する。後ほど説明されるように、帰還スイッチ９３ａは、反転入力９２ａと非反転出力９２ｂとの間に接続されている。帰還スイッチ９３ａを用いて、演算増幅回路９２のオフセット量に対応する信号を生成できる。Ｓ／Ｈ回路１１７では、キャパシタＣＳ１は、第１のスイッチ９４ａを介してサンプル入力９１ａと反転入力９２ａとの間に接続されている。キャパシタＣＳ２は、非反転出力９２ｂと反転入力９２ａとの間に接続されている。第１のスイッチ９４ａは、サンプリングのための期間に閉じられると共に、Ａ／Ｄ変換のための期間に開かれる。
【０１３５】
Ｓ／Ｈ回路１１７の帰還スイッチ９３ａは、第１および第２のサンプリング期間のいずれか一方の全期間中に開かれる。この期間に、入力アナログ信号Ａｉｎが第１および第２の標本アナログ信号のいずれか一方として生成される。この信号は、Ａ／Ｄ変換の対象となるアナログ信号としてＡ／Ｄ変換ステージに提供できる。
【０１３６】
全差動構成のＳ／Ｈ回路１１７では、帰還スイッチ９３ｂとを含むことができる。演算増幅回路９２は非反転入力９２ｃおよび反転出力９２ｄを有する。帰還スイッチ９３ｂは、非反転入力９２ｃと反転出力９２ｄとの間に接続されている。帰還スイッチ９３ａ、９３ｂを用いて、演算増幅回路９２のオフセット量に対応する信号を生成できる。Ｓ／Ｈ回路１１７では、キャパシタＣＳ３は、第１のスイッチ９４ｂを介してサンプル入力９１ｃと非反転入力９２ｃとの間に接続されている。キャパシタＣＳ４は、非反転出力９２ｃと反転入力９２ｄとの間に接続されている。第２のスイッチ９４ｂは、サンプリング期間に閉じられると共に、Ａ／Ｄ変換のための期間に開かれる。キャパシタＣＳ１の一端とキャパシタＣＳ３の一端との間には、スイッチ９４ｃが接続されている。入力９１ａおよびサンプル入力９１ｃには、それぞれ、キャパシタＣｉ１およびＣｉ２が接続されている。
【０１３７】
また、Ｓ／Ｈ回路１１７の帰還スイッチ９３ａは、第１および第２のサンプリング期間のいずれか他方の期間の一部分において閉じられ、第１および第２の標本アナログ信号のいずれか他方は、サンプル／ホールド回路１１７の帰還スイッチ９３ａ、９３ｂが開かれた後に保持される。このように帰還スイッチ９３ａ、９３ｂを操作すると、演算増幅回路９２のオフセット量を含む信号をＡ／Ｄ変換ステージに提供できる。
【０１３８】
例えば、図９に示されるように、最初のサンプルリング期間ＴＳ１に、入力９１ａに受けた信号Ａｉｎが保持される。シングルエンド型のＳ／Ｈ回路では、演算増幅回路９２の非反転入力９２ａが接地されている。Ｓ／Ｈ回路は、このとき、出力値ＶＳＨＯ１を提供する。
ＶＳＨＯ１＝ＶＯＰ−ＶＯＮ＝（ＡＩＮ−Ａｒｅｆ）×ＣＳ１／ＣＳ２＋ＶＯＦＦＳＥＴ＋ＶＣＩ
と表される。
【０１３９】
次のサンプルリング期間ＴＳ２の前半ではクロック信号φＳ２に応答してスイッチ９３ａ、９３ｂを閉じると共に、サンプルリング期間ＴＳ２の後にＳ／Ｈ回路は、このとき、出力ＶＳＨＯ２を提供する。出力値ＶＳＨＯ２には、Ｓ／Ｈ回路に入力されたアナログ信号を含まない。これ故に、出力値ＶＳＨＯ２には、演算増幅回路９２のオフセットに関連する量ＶＯＦＦＳＥＴと、スイッチ９３ａの開閉の際のノイズＶＣＩ（例えば、スイッチ９３ａがＭＯＳアナログスイッチの場合には、ＭＯＳアナログスイッチが開くとき、チャネル電荷によりノイズが発生する）と、その他のノイズとが含まれる。
＝ＶＯＰ−ＶＯＮ＝ＶＯＦＦＳＥＴ＋ＶＣＩ
と表される。
【０１４０】
これらの２つの信号、出力値ＶＳＨＯ１および出力値ＶＳＨＯ２は、図６に示される信号「Ｓ」および「Ｒ」として利用される。信号「Ｓ」および「Ｒ」がＡ／Ｄ変換されると、それぞれの変換値ＤＳ、ＤＲは、次のように表される。
ＤＳ＝Ｄ（（ＡＩＮ−Ａｒｅｆ）×ＣＳ１／ＣＳ２＋ＶＯＦＦＳＥＴ＋ＶＣＩ）＋Ｄ（ＶＯＳ，ＡＤＣ）
＝Ｄ（（ＡＩＮ−Ａｒｅｆ）×ＣＳ１／ＣＳ２）＋Ｄ（ＶＯＦＦＳＥＴ）＋Ｄ（ＶＣＩ）＋Ｄ（ＶＯＳ，ＡＤＣ）
ＤＲ＝Ｄ（ＶＯＦＦＳＥＴ＋ＶＣＩ）＝Ｄ（ＶＯＦＦＳＥＴ）＋Ｄ（ＶＣＩ）＋Ｄ（ＶＯＳ，ＡＤＣ）
ここで、Ｄは、Ａ／Ｄ変換を示すオペレータである。これらの信号「Ｓ」および「Ｒ」にＡ／Ｄ変換を施す。また、ＶＯＳ，ＡＤＣは、Ａ／Ｄ変換ステージのゲインステージにおいて発生するオフセットの項を示す。それぞれの変換値ＤＳ、ＤＲには、Ａ／Ｄ変換ステージの入力信号ＶＳＨＯ１、ＶＳＨＯ２に含まれていない項Ｄ（ＶＯＳ，ＡＤＣ）が含まれている。したがって、本実施の形態では、Ａ／Ｄ変換ステージのゲインステージにおいて発生するオフセットも補正される。
【０１４１】
図１０は、補正を行うことが可能なアナログディジタル変換器を示すブロック図である。ディジタル演算回路１１５は、第１〜第４の記憶回路１２３、１２５、１２７、１２９と、第１の回路１３１と、第２の回路１３３と、補正回路１３５とを含む。第１〜第４の記憶回路１２３、１２５、１２７、１２９の各々は、第１および第２のサンプル信号Ｓ、Ｒにそれぞれ対応しており第１〜第４のＡ／Ｄ変換ステージ１０１、１０３、１０５、０１７からのディジタル信号からなる第１のデータ群（ＤＡ１〜ＤＡ１３）および第２のデータ群（ＤＢ１〜ＤＢ１３）を格納する。第１の回路１３１は、第１〜第４の記憶回路１２３、１２５、１２７、１２９に接続されており、第１のデータ群（ＤＡ１〜ＤＡ１３）のディジタル信号を用いて第１の標本アナログ信号Ｓに対応する第１のディジタルコードＤＳ（例えば１４ビット）を生成する。第２の回路１３３は、第１〜第４の記憶回路１２３、１２５、１２７、１２９に接続されており、第２のデータ群（ＤＢ１〜ＤＢ１３）のディジタル信号を用いて第２の標本アナログ信号Ｒに対応する第２のディジタルコードＤＲ（例えば１４ビット）を生成する。補正回路１３５は、第１および第２のディジタルコードの一方ＤＳ、ＤＲを用いて第１および第２のディジタルコードＤＳ、ＤＲの他方を補正してＡ／Ｄ変換ディジタルコード（例えば１４ビット）を生成する。Ａ／Ｄ変換ディジタルコードは、Ｓ／Ｈ回路１１７のオフセットがキャンセルされ、また、チャージインジェクションの影響が除かれて、この結果、向上された精度のＡ／Ｄ変換値が得られる。
【０１４２】
（第２の実施の形態）
図１１は、Ａ／Ｄ変換ステージの別の例を示す回路図である。第１〜第４のＡ／Ｄ変換ステージのためのＡ／Ｄ変換ステージ１２ａは、入力１３と、ゲインステージ１６と、第１のサンプリングスイッチ１７と、第２のサンプリングスイッチ１９とを備える。クロック発生器４０ａは図１１〜図１２に記載されたクロック信号を提供する。Ａ／Ｄ変換ステージ１２ａは、図１に示されたアナログディジタル変換器のために用いることができ、引き続く説明から理解されるように、ゲインステージ内のキャパシタのミスマッチを補償できると共に、Ｓ／Ｈ回路のオフセットおよびチャージインジェクションの影響を補償できる。
【０１４３】
ゲインステージ１６は、第１の入力１６ａおよび第２の入力１６ｂを含む。第１の入力１６ａは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号を受けるために設けられている。第２の入力１６ｂは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号を受けるために設けられている。ゲインステージ１６は、演算増幅回路２１と、フィードバックスイッチ２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、第１のスイッチ２９と、第２のスイッチ３１と、第３のスイッチ３４とを備える。
【０１４４】
第２のスイッチ３１は、第１のキャパシタ２５の一端２５ａと演算増幅回路２１の出力２１ｃとの間に接続されており、また第１の期間Ｔ１と異なる第２の期間Ｔ２に第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続するために設けられている。ゲインステージ１６の出力１６ｃは、演算増幅回路２１の出力２１ｃに接続されている。第３のスイッチ３４は、第１のキャパシタ２５の他端２５ｂと演算増幅回路２１の反転入力２１ａとの間に接続されており、第１の期間Ｔ１と第２の期間Ｔ２との間の第３の期間Ｔ３に第１のキャパシタ２５の他端２５ｂを反転入力２１ａから切り離すための設けられている。フィードバックスイッチ２３は、第１の期間Ｔ１および第２の期間Ｔ２に演算増幅回路２１の出力２１ｃを演算増幅回路２１の反転入力２１ａに接続する。第１のスイッチ２９は、第２のキャパシタ２７の一端２７ａと演算増幅回路２１の出力２１ｃとの間に接続されており、また第１の期間Ｔ１、第２の期間Ｔ２、第３の期間Ｔ３と異なる第４の期間Ｔ４に第２のキャパシタ２７を演算増幅回路２１の反転入力２１ａと出力２１ｃとの間に接続するために設けられている。
【０１４５】
また、Ｄ／Ａ変換器４６は、制御信号φＤＯ、φＤＰ、φＤＮに応じた所定の電圧を第２の期間Ｔ２に第２のキャパシタ２７の一端２７ａに提供すると共に、制御信号φＤＯ、φＤＰ、φＤＮに応じた所定の電圧を第４の期間Ｔ４に第１のキャパシタ２５の一端２５ａに提供する。Ｄ／Ａ変換器４６は、ゲインステージ１６の入力１６ａ、１６ｂにそれぞれ接続された出力４６ａ、４６ｂを有する。第１の電圧源４７は電圧ＶＲＰを提供する。第２の電圧源４９は電圧ＶＲＮを提供する。第１の電圧源４７の出力４７ａは、スイッチ５２ａを介してノードＮ１に接続されており、第２の電圧源４９の出力４９ａは、スイッチ５２ｂを介してノードＮ１に接続されている。また、ノードＮ１は、スイッチ５２ｃを介して基準電位線（例えば、接地線３９）に接続されている。ノードＮ１は、出力４６ａにスイッチ５２ｄを介して接続されており、また出力４６ｂにスイッチ５２ｅを介して接続されている。
【０１４６】
論理回路４３は、第１〜第３のスイッチ５２ａ〜５２ｃをそれぞれ制御するための制御信号φＤＯ、φＤＰ、φＤＮを生成する。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＯ、φＤＰ、φＤＮのうちのいずれがアクティブになるかを決定する。これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁（ＭＳＢ）になる。
【０１４７】
好適な実施例では、第１のキャパシタ２５の容量値Ｃ１は第２のキャパシタ２７の容量値Ｃ２と等しい。しかしながら、様々な要因による誤差のために、第１のキャパシタ２５の容量値Ｃ１は、第２のキャパシタ２７の容量値Ｃ２と一致しない。つまり、第１のキャパシタ２５の容量値Ｃ１と第２のキャパシタ２７の容量値Ｃ２との間にはミスマッチが存在する。より高精度のアナログディジタル変換を行うために、このミスマッチを補償することが求められる。
【０１４８】
引き続いて、図１２および図１３を参照しながら、Ａ／Ｄ変換ステージの動作およびミスマッチの補償を説明する。ミスマッチの補償は、ゲインステージ１１を用いて、アナログ信号に対応したディジタル信号を生成する過程において実現される。
【０１４９】
図１３は、Ａ／Ｄ変換ステージの動作を説明するための図面である。Ａ／Ｄ変換ステージの動作は４つのステップを含む。
【０１５０】
第１のサンプリング操作Ａ１（期間Ｔ１）：
第１のサンプリング操作は、クロックφ１ｄ、φ１１、φ２Ａ、φ２Ｂに応答して、第１および第２のキャパシタ２５、２７の一端を入力１３に接続すると共に、第１および第２のキャパシタ２５、２７の他端を演算増幅回路２１の反転入力２１ａに接続する。第１のキャパシタ２５および第２のキャパシタ２７に、第１の入力アナログ信号ＶＳ１に応じた電荷を蓄積する。
また、サブＡ／Ｄ変換回路４１は、入力アナログ信号に対応したディジタル信号ＶＤＩＧを生成する。ディジタル信号ＶＤＩＧは、所定のビット数からなるディジタル値（例えばＤ１、Ｄ０）を有する。
第１のキャパシタ２５および第２のキャパシタ２７の各々に、入力アナログ信号ＶＳ１に応じた電荷を蓄積する。第１のキャパシタ２５には電荷Ｑ１＝Ｃ１×ＶＳ１が蓄積されると共に、第２のキャパシタ２７には電荷Ｑ２＝Ｃ２×ＶＳ１が蓄積される。演算増幅回路２１の出力２１ｃは反転入力２１ａと接続されており、出力２１ｃおよび反転入力２１ａは共に、非反転入力２１ｂの電位と同じ値である。
【０１５１】
第２のサンプリング操作Ａ２（期間Ｔ３）：
第２のサンプリング操作は、クロックφ１１に応答して、第１のキャパシタ２５および第２のキャパシタ２７のいずれか一方（本実施例では第１のキャパシタ２５）を演算増幅回路２１の反転入力２１ａから切り離す。これによって第１のキャパシタ２５の電荷を保持すると共に、第１のキャパシタ２５および第２のキャパシタ２７のいずれか他方に第２のアナログ信号ＶＳ２に応じた電荷を蓄積する。
第２のキャパシタ２７に、入力アナログ信号ＶＳ２に応じた電荷を蓄積する。第１のキャパシタ２５には電荷Ｑ１＝Ｃ１×ＶＳ１が保持されていると共に、第２のキャパシタ２７には電荷Ｑ２＝Ｃ２×ＶＳ２が蓄積される。演算増幅回路２１の出力２１ｃは反転入力２１ａと接続されており、出力２１ｃおよび反転入力２１ａは共に、非反転入力２１ｂの電位と同じ値である。
【０１５２】
第１の変換操作Ｂ（期間Ｔ２）：
第１の変換操作は、クロックφ１ｄ、φ１１、φ２Ａ、φ２Ｂに応答して、第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に、当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号ＶＡ／Ｄを第２のキャパシタ２７の他端２７ｂに供給する。これによって、第１の変換値ＶＯＵＴ１（次段のＡ／Ｄ変換ステージのための第１の入力アナログ信号に対応した）を演算増幅回路２１の出力２１ｃに生成すると共に、第１および第２のキャパシタ２５、２７の電荷を再配置する。
【０１５３】
変換アナログ信号ＶＡ／Ｄの印加により、第２のキャパシタ２７から第１のキャパシタ２５へ電荷△Ｑ１＝Ｃ２×ＶＳ２−Ｃ２×Ｄ×Ｖｒｅｆが移動する（Ｄの値は変換アナログ信号ＶＡ／Ｄの値に応じて「＋１」、「０」、「−１」を取る）。第１のキャパシタ２５には、サンプリング電荷Ｃ１×ＶＳ１と移動電荷△Ｑ１とが蓄積される。演算増幅回路２１の非反転入力２１ｂは接地線に接続されているので、第１のキャパシタ２５には電荷ＶＯＵＴ１×Ｃ１が蓄積される。この電荷ＶＯＵＴ１×Ｃ１は、電荷の保存則よりＣ１×ＶＳ１＋Ｃ２×ＶＳ２−Ｃ２×Ｄ×Ｖｒｅｆに等しい。故に、
Ｃ１×ＶＯＵＴ１＝（Ｃ１×ＶＳ１＋Ｃ２×ＶＳ２−Ｃ２×Ｄ×Ｖｒｅｆ）
ＶＯＵＴ１＝（Ｃ１×ＶＳ１＋Ｃ２×ＶＳ２−Ｃ２×Ｄ×Ｖｒｅｆ）／Ｃ１
＝（１＋Ｃ２／Ｃ１）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ２／Ｃ１＋（１−Ｃ２／Ｃ１）×△Ｖ
となる。
ＶＳ１＝Ｖｉ＋△Ｖ、ＶＳ２＝Ｖｉ−△Ｖとすると、Ｖｉ＝（ＶＳ１＋ＶＳ２）／２
が成り立つ。△Ｃ＝Ｃ２−Ｃ１とすると、
ＶＯＵＴ１＝（２＋△Ｃ／Ｃ１）×Ｖｉ−（１＋△Ｃ／Ｃ１）×Ｄ×Ｖｒｅｆ＋△Ｃ／Ｃ１×△Ｖ
となるが、キャパシタミスマッチにより生じる△Ｃ／Ｃ１、△Ｖは小さいので、第３の項を無視することができる。この結果、
式（１）：
ＶＯＵＴ１＝（２＋△Ｃ／Ｃ１）×Ｖｉ−（１＋△Ｃ／Ｃ１）×Ｄ×Ｖｒｅｆ
となる。
【０１５４】
第２の変換操作Ｃ（期間Ｔ４）：
第２の変換操作は、クロックφ１ｄ、φ１１、φ２Ａ、φ２Ｂに応答して、第２のキャパシタ２７を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に、当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号ＶＡ／Ｄを第１のキャパシタ２５の他端２５ｂに供給する。これによって、第２の変換値ＶＯＵＴ２（次段のＡ／Ｄ変換ステージのための第２の入力アナログ信号に対応した）を演算増幅回路２１の出力２１ｃに生成すると共に、第１および第２のキャパシタ２５、２７の電荷を再配置する。
【０１５５】
変換アナログ信号ＶＡ／Ｄの印加により、第１のキャパシタ２５から第２のキャパシタ２７へ電荷△Ｑ２＝Ｃ１×ＶＯＵＴ１−Ｃ１×Ｄ×Ｖｒｅｆが移動する（Ｄの値は変換アナログ信号ＶＡ／Ｄの値に応じて「＋１」、「０」、「−１」を取る）。第２のキャパシタ２７には、再配置された電荷Ｃ２×ＶＯＵＴ１と移動電荷△Ｑ２とが蓄積される。演算増幅回路２１の非反転入力２１ｂは接地線に接続されているので、第１のキャパシタ２５には電荷Ｖｒｅｆ×Ｄ×Ｃ１が蓄積されると共に、第２のキャパシタ２７には電荷ＶＯＵＴ２×Ｃ２が蓄積される。この電荷ＶＯＵＴ２×Ｃ２は、電荷の保存則よりＣ２×Ｄ×Ｖｒｅｆ＋Ｃ１×ＶＯＵＴ１−Ｃ１×Ｄ×Ｖｒｅｆに等しい。故に、
ＶＯＵＴ２×Ｃ２＝Ｃ２×Ｄ×Ｖｒｅｆ＋Ｃ１×ＶＯＵＴ１−Ｃ１×Ｄ×Ｖｒｅｆ
＝Ｃ１×ＶＳ１＋Ｃ２×ＶＳ２−Ｃ１×Ｄ×Ｖｒｅｆ
ＶＯＵＴ２＝（Ｃ１×ＶＳ１＋Ｃ２×ＶＳ２−Ｃ１×Ｄ×Ｖｒｅｆ）／Ｃ２
＝（１＋Ｃ１／Ｃ２）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ１／Ｃ２＋（１−Ｃ１／Ｃ２）×△Ｖ
ここで、ＶＳ１＝Ｖｉ＋△Ｖ、ＶＳ２＝Ｖｉ−△Ｖとする。
となる。ここで、△Ｃ＝Ｃ１−Ｃ２とおくと、
ＶＯＵＴ２＝（１＋Ｃ１／（Ｃ１＋△Ｃ））×Ｖｉ−（１−Ｃ１／（Ｃ１＋△Ｃ））×Ｄ×Ｖｒｅｆ＋△Ｖ×△Ｃ／(Ｃ１＋△Ｃ) 
キャパシタミスマッチで生じる△Ｃ／Ｃ１、△Ｖは、小さいので、２次以上の項を無視すると以下のように近似できる。
式（２）：
ＶＯＵＴ２＝（２−△Ｃ／Ｃ１）×Ｖｉ−（１−△Ｃ／Ｃ１）×Ｄ×Ｖｒｅｆ
となる。
【０１５６】
以上の演算は、１つ前のゲインステージにおいても、同じ動作が行われるので１つ前のゲインステージでは、
Ｖ（−１）ＯＵＴ１＝（２＋△Ｃ／Ｃ１）×Ｖ（−１）ｉ−（１＋△Ｃ／Ｃ１）×Ｄ×Ｖｒｅｆ
Ｖ（−１）ＯＵＴ２＝（２−△Ｃ／Ｃ１）×Ｖ（−１）ｉ−（１−△Ｃ／Ｃ１）×Ｄ×Ｖｒｅｆ
なる処理がなされる。ここで、Ｖ（−１）ＯＵＴ１、Ｖ（−１）ＯＵＴ２は、１つ前のゲインステージでのＶＯＵＴ１、ＶＯＵＴ２に対応する出力値であり、Ｖ（−１）ｉは、１つ前のゲインステージでのＶｉに対応する入力である。また、
Ｖ（−１）ＯＵＴ１＝ＶＳ１，Ｖ（−１）ＯＵＴ２＝ＶＳ２
である。従って、入力Ｖｉは、
Ｖｉ＝（ＶＳ１＋ＶＳ２）／２＝（Ｖ（−１）ＯＵＴ１＋Ｖ（−１）ＯＵＴ２）／２
＝２×Ｖ（−１）ｉ−Ｄ×Ｖｒｅｆ
となって、前のゲインステージでのミスマッチがキャンセルされた入力に対応することがわかる。この動作をすべてのゲインステージで行えば、すべてのステージにおけるキャパシタミスマッチがキャンセルされる。
【０１５７】
これらのステップＡ１、Ａ２、Ｂ、Ｃは、図１４に示されたアナログディジタル変換器において用いられる。図１４は、アナログディジタル変換器１１を用いてＡ／Ｄ変換ディジタルコードを生成する手順を示す図面である。引き続く説明では、アナログ信号のサンプリングから順に説明する。図１４には、ステップＳ１〜Ｓ２１が示されている。
【０１５８】
・ステップＳ１：
第１のＡ／Ｄ変換ステージＳｔａｇｅ１に第１の標本アナログ信号ＶＳ１を受けて、第１の標本アナログ信号ＶＳ１に第１のサンプリング操作Ａ１を施す。好適な実施例では、第１のＡ／Ｄ変換ステージＳｔａｇｅ１は、第１の標本アナログ信号ＶＳ１に対応するディジタル信号１ａを生成する。
【０１５９】
・ステップＳ２：
第１のＡ／Ｄ変換ステージＳｔａｇｅ１に第１の標本アナログ信号ＶＳ１を受けて、第１の標本アナログ信号ＶＳ１に第２のサンプリング操作Ａ２を施す。
【０１６０】
・ステップＳ３：
第１のＡ／Ｄ変換ステージＳｔａｇｅ１においてサンプリングされたアナログ信号に第１の変換操作Ｂを施して第１の変換結果Ｄ１を生成し第１の変換結果Ｄ１に対応するアナログ信号Ａ１に第２のＡ／Ｄ変換ステージＳｔａｇｅ２において第１のサンプリング操作Ａ
１を施す。好適な例では、第２のＡ／Ｄ変換ステージＳｔａｇｅ２は、アナログ信号ＡＳ１に対応するディジタル信号２ａを生成する。
【０１６１】
・ステップＳ４：
第１のＡ／Ｄ変換ステージＳｔａｇｅ１において第１の変換操作Ｂの後に第２の変換操作Ｃを施して第２の変換結果Ｄ２を生成し第２の変換結果Ｄ２に対応するアナログ信号に第２のＡ／Ｄ変換ステージＳｔａｇｅ２において第２のサンプリング操作Ａ２を施す。
【０１６２】
・ステップＳ５：
第１のＡ／Ｄ変換ステージＳｔａｇｅ１に第２の標本アナログ信号ＶＳ２を受けて、第２の標本アナログ信号ＶＳ２に第１のサンプリング操作Ａ１を施すと共に、第２のＡ／Ｄ変換ステージＳｔａｇｅ２においてサンプリングされたアナログ信号に第１の変換操作Ｂを施して第３の変換結果Ｄ３を生成し第３の変換結果Ｄ３に対応するアナログ信号に第３のＡ／Ｄ変換ステージＳｔａｇｅ３において第１のサンプリング操作Ａ１を施す。第１のＡ／Ｄ変換ステージＳｔａｇｅ１は、第２の標本アナログ信号ＶＳ２に対応するディジタル信号１ｂを生成する。好適な例では、第３のＡ／Ｄ変換ステージＳｔａｇｅ３は、ディジタル信号３ａを生成する。
【０１６３】
・ステップＳ６：
第１のＡ／Ｄ変換ステージＳｔａｇｅ６において第２の標本アナログ信号ＶＳ２に第２のサンプリング操作Ａ２を施すと共に、第２のＡ／Ｄ変換ステージＳｔａｇｅ２において第１の変換操作Ｂの後に第２の変換操作Ｃを施して第４の変換結果Ｄ４を生成し第４の変換結果Ｄ４に対応するアナログ信号に第３のＡ／Ｄ変換ステージＳｔａｇｅ３において第２のサンプリング操作Ａ２を施す。
【０１６４】
・ステップＳ７：
第１のＡ／Ｄ変換ステージＳｔａｇｅ１においてサンプリングされたアナログ信号に第１の変換操作Ｂを施して第５の変換結果Ｄ５を生成し第５の変換結果Ｄ５に対応するアナログ信号に第２のＡ／Ｄ変換ステージＳｔａｇｅ２において第１のサンプリング操作Ａ１を施すと共に、第３のＡ／Ｄ変換ステージＳｔａｇｅ３においてサンプリングされたアナログ信号に第１の変換操作Ｂを施して第６の変換結果Ｄ６を生成し第６の変換結果Ｄ６に対応したアナログ信号に第４のＡ／Ｄ変換ステージＳｔａｇｅ４において第１のサンプリング操作Ａ１を施す。好適な例では、第２のＡ／Ｄ変換ステージＳｔａｇｅ２はディジタル信号４ｂを生成すると共に、第４のＡ／Ｄ変換ステージＳｔａｇｅ４はディジタル信号４ａを生成する。
【０１６５】
・ステップＳ８：
第１のＡ／Ｄ変換ステージＳｔａｇｅ１において第１の変換操作Ｂの後に第２の変換操作Ｃを行って第７の変換結果Ｄ７を生成し第７の変換結果Ｄ７に対応するアナログ信号に第２のＡ／Ｄ変換ステージＳｔａｇｅ２において第２のサンプリング操作Ａ２を施すと共に、第３のＡ／Ｄ変換ステージＳｔａｇｅ３において第１の変換操作Ｂの後に第２の変換操作Ｃを行って第８の変換結果Ｄ８を生成し第４の変換結果Ｄ８に対応したアナログ信号に第４のＡ／Ｄ変換ステージＳｔａｇｅ４において第２のサンプリング操作Ａ２を施す。
【０１６６】
・ステップＳ９：
第２のＡ／Ｄ変換ステージＳｔａｇｅ２においてサンプリングされたアナログ信号に第１の変換操作Ｂを施して第９の変換結果Ｄ９を生成し第９の変換結果Ｄ９に対応するアナログ信号に第３のＡ／Ｄ変換ステージＳｔａｇｅ３において第１のサンプリング操作Ａ１を施すと共に、第４のＡ／Ｄ変換ステージＳｔａｇｅ４において第１の変換操作Ｂを施して第１０の変換結果Ｄ１０を生成し第１０の変換結果Ｄ１０に対応するアナログ信号に第１のＡ／Ｄ変換ステージＳｔａｇｅ１において第１のサンプリング操作Ａ１を施す。好適な例では、第１のＡ／Ｄ変換ステージＳｔａｇｅ１はディジタル信号５ａを生成すると共に、第３のＡ／Ｄ変換ステージＳｔａｇｅ３はディジタル信号３ｂを生成する。
【０１６７】
・ステップＳ１０：
第２のＡ／Ｄ変換ステージＳｔａｇｅ２において第１の変換操作Ｂの後に第２の変換操作Ｃを行って第１１の変換結果Ｄ１１を生成し第１１の変換結果Ｄ１１に対応するアナログ信号に第３のＡ／Ｄ変換ステージＳｔａｇｅ３において第２のサンプリング操作Ａ２を施すと共に、第４のＡ／Ｄ変換ステージＳｔａｇｅ４において第１の変換操作の後に第２の変換操作Ｃを施して第１２の変換結果Ｄ１２を生成し第１２の変換結果Ｄ１２に対応したアナログ信号に第１のＡ／Ｄ変換ステージＳｔａｇｅ１において第２のサンプリング操作Ａ２を施す。
【０１６８】
これらの後に、必要に応じて、ステップＳ７〜ステップＳ１０を順に繰り返すことができる。ステップの繰り返しに応答して、Ａ／Ｄ変換ステージからディジタル信号が提供される。この手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、３つのステップは、シングルエンド回路だけでなく、全差動回路にも適用されることが理解される。
【０１６９】
図１３に示されるように、シングルエンド回路を用いて表された４つの動作からなる。操作Ａ１は、キャパシタ２５（Ｃ１）に入力信号のサンプリングする動作であり、操作Ａ２は、キャパシタ２７（Ｃ２）に入力信号のサンプリングする動作である。操作Ｂは、キャパシタ２７をＤＡＣＳＷに接続すると共に、キャパシタ２５を帰還容量として演算増幅回路に接続して信号を増幅する動作である。操作Ｃは、キャパシタ２５をＤＡＣＳＷに接続すると共に、キャパシタ２７を帰還容量として演算増幅回路に接続して信号を増幅する動作である。操作Ａ１では、前ステージのＢ操作の結果がサンプリングされる。操作Ａ２では、前ステージのＣ操作の結果がサンプリングされる。このサンプリングにより、前ステージのＢ操作の結果および前ステージのＣ操作の結果の平均値がサンプリングされる。
【０１７０】
最重要ビット（ＭＳＢ）のＡ／Ｄ変換では、第１のＡ／Ｄ変換ステージのサンプリング操作Ａ１、Ａ２において同じアナログ値がサンプリングされるので、上記の式において△Ｖ＝０である。
Ｖ（１）ＯＵＴ１＝（２＋△Ｃ／Ｃ１）×Ｖｉ−（１＋△Ｃ／Ｃ１）×Ｄ×Ｖｒｅｆ
＝（２×Ｖｉ−Ｄ×Ｖｒｅｆ）＋（１−Ｄ×Ｖｒｅｆ）×△Ｃ／Ｃ１
また、△Ｃ／Ｃ１が１に比べて十分に小さいとして
Ｖ（１）ＯＵＴ２＝（２−△Ｃ／Ｃ１）×Ｖｉ−（１−△Ｃ／Ｃ１）×Ｄ×Ｖｒｅｆ
＝（２×Ｖｉ−Ｄ×Ｖｒｅｆ）−（１−Ｄ×Ｖｒｅｆ）×△Ｃ／Ｃ１
である。これらの式は、近似的に
Ｖ（１）ＯＵＴ１＝Ｖ（１）ｉ−△Ｖ（１）
Ｖ（１）ＯＵＴ２＝Ｖ（１）ｉ＋△Ｖ（１）
と書くことができる。但し、Ｖ（１）ｉ＝２×Ｖｉ−Ｄ×Ｖｒｅｆ、△Ｖ（１）＝（Ｖｉ−Ｄ×Ｖｒｅｆ）×△Ｃ／Ｃ１
とおく。第１の変換操作Ｂにより、Ｖ（１）ＯＵＴ１が期間Ｔ２に生成される。また、第２の変換操作Ｃにより、Ｖ（１）ＯＵＴ２が期間Ｔ３に生成される。
【０１７１】
これらの変換結果をステップ３、４において第２のＡ／Ｄ変換ステージに提供する。次の最重要ビット（ＭＳＢ−１）のＡ／Ｄ変換のために、ステップ４、５において変換操作を施すと、既に説明したように、式（１）および式（２）に示されるように、４つの操作Ａ１、Ａ２、Ｂ、Ｄにより、ゲインステージに含まれる２つのキャパシタのミスマッチが補償される。この動作をすべてのゲインステージで行えば、前のゲインステージでのミスマッチがキャンセルされる。
【０１７２】
巡回型Ａ／Ｄ変換では、最上位桁から値を決定しながら入力信号を２倍する動作を繰り返すので、下位の桁の値を求める演算の際には、誤差の影響が小さくなる。上位桁を決定する際のＡ／Ｄ変換においてキャパシタミスマッチを補正する処理を行うことが好ましい。例えば、図１４のステップＳ１３以降のステップに示されるように、Ａ／Ｄ変換の後半の下位桁のための処理においては、操作Ａ１およびＢだけによる動作とし、所定ビット分のＡ／Ｄ変換を高速に行うことができる。例えば、１４ビットのＡ／Ｄ変換のために操作Ａ１、Ａ２、Ｂ、Ｃの全てを行うとき、１５クロックのタイミングが必要である。しかしながら、図１４に示されるように、低位側のビットのためのＡ／Ｄ変換に操作Ａ１およびＢだけ行うと、１４ビットのＡ／Ｄ変換を１０．５クロックのタイミングで行うことができる。
【０１７３】
本実施の形態でも、図１０に示されるようなディジタル演算回路を用いてＡ／Ｄ変換ディジタルコードを生成することができる。
【０１７４】
（第３の実施の形態）
図１５は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。アナログディジタル変換器１１ａは、第１のＡ／Ｄ変換ステージ１３１と、第２のＡ／Ｄ変換ステージ１３３と、第３のＡ／Ｄ変換ステージ１３５と、アナログ入力１０９と、入力スイッチ１１１と、巡回スイッチ１１３と、ディジタル演算回路１４５とを備える。第１〜第３のＡ／Ｄ変換ステージ１３１、１３３、１３５の各々は直列に接続されており、またステージ入力１３７およびステージ出力１３９を有する。アナログ入力１０９はアナログ信号を受ける。入力スイッチ１１１は、第１のＡ／Ｄ変換ステージ１３１のステージ入力１４７とアナログ入力１０９との間に接続されており、また第１および第２のサンプリング期間ＴＳ１、ＴＳ２中にそれぞれ第１の標本アナログ信号ＶＳ１および第２の標本アナログ信号ＶＳ２をサンプリングする。
【０１７５】
巡回スイッチ１１３は、第１のＡ／Ｄ変換ステージ１３１のステージ入力１４７と第３のＡ／Ｄ変換ステージ１３５のステージ出力１４９との間に接続されており、また第１および第２のサンプリング期間ＴＳ１、ＴＳ２と異なる巡回期間ＴＦＢ中に第３のＡ／Ｄ変換ステージ１３５から第１のＡ／Ｄ変換ステージ１３１への経路を提供する。ディジタル演算回路１４５は、第１〜第３のＡ／Ｄ変換ステージ１３１、１３３、１３５の各々からの変換結果の信号ＶＳＴＡＧＥ１、ＶＳＴＡＧＥ２、ＶＳＴＡＧＥ３に応じたアナログ／ディジタル変換結果を示すＡ／Ｄ変換ディジタルコードＶＤＩＧＩＴＡＬを生成する。また、ディジタル演算回路１１５は、第１〜第３のＡ／Ｄ変換ステージ１３１、１３３、１３５にそれぞれ接続された入力１４５ａ、１４５ｂ、１４５ｃと、Ａ／Ｄ変換ディジタルコードＶＤＩＧＩＴＡＬを提供する出力１４５ｅを有する。第１および第２のサンプリング期間ＴＳ１、ＴＳ２では、入力スイッチ１１１がクロックφＳに応答して閉じられると共に、巡回スイッチ１１３が開かれる。また、巡回期間ＴＦＢでは、入力スイッチ１１１がクロックφＳに応答して開かれると共に、巡回スイッチ１１３が閉じられる。アナログディジタル変換器１１ａは、受けたアナログ入力Ａｉｎを保持するサンプル／ホールド回路１１７を更に備える。
【０１７６】
引き続く説明から理解されるように、このアナログディジタル変換器１１ａによれば、直列に接続された第１〜第３のＡ／Ｄ変換ステージ１３１、１３３、１３５を巡回スイッチ１１３を介してループ状に接続するので、２つのサンプリング値に対して並列にＡ／Ｄ変換を行うことができる。クロック発生器４０は図１６および図１７に記載されたクロック信号を提供する。
【０１７７】
図１６は、アナログディジタル変換器のＡ／Ｄ変換ステージを示す回路図である。図１７は、図１６に示されたＡ／Ｄ変換ステージのためのタイミングチャートを示す図面である。第１〜第３のＡ／Ｄ変換ステージのためのＡ／Ｄ変換ステージ１２ｂは、入力１３と、ゲインステージ１５と、第１のサンプリングスイッチ１７と、第２のサンプリングスイッチ１９とを備える。クロック発生器４０は図１６および図１７に記載されたクロック信号を提供する。
【０１７８】
ゲインステージ１５は、第１の入力１５ａおよび第２の入力１５ｂを含む。第１の入力１５ａは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号を受けるために設けられている。第２の入力１５ｂは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号を受けるために設けられている。第１のサンプリングスイッチ１７は、第１の入力１５ａと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。第２のサンプリングスイッチ１９は、第２の入力１５ｂと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。ゲインステージ１５は、演算増幅回路２１と、フィードバックスイッチ２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、第１のスイッチ２９と、第２のスイッチ３１と、第３のキャパシタ３３と、第３のスイッチ３５と、第４のスイッチ３７とを含む。演算増幅回路２１は、反転入力２１ａと、非反転入力２１ｂと、出力２１ｃとを含む。フィードバックスイッチ２３は、演算増幅回路２１の反転入力２１ａと演算増幅回路２１の出力２１ｃとの間に接続されており、第１の期間Ｔ１に演算増幅回路２１の出力２１ｃを演算増幅回路２１の反転入力２１ａに接続する。第１のキャパシタ２５は、第１の入力１５ａに接続された一端２５ａと反転入力２１ａに接続された他端２５ｂとを有する。第２のキャパシタ２７は、第２の入力１５ｂに接続された一端２７ａと反転入力２１ａに接続された他端２７ｂとを有する。第１のスイッチ２９は、第２のキャパシタ２７の一端２７ａと演算増幅回路２１の出力２１ｃとの間に接続されており、また第１の期間Ｔ１と異なる第２の期間Ｔ２に第２のキャパシタ２７を演算増幅回路２１の反転入力２１ａと出力２１ｃとの間に接続するために設けられている。第２のスイッチ３１は、第１のキャパシタ２５の一端２５ａと演算増幅回路２１の出力２１ｃとの間に接続されており、また第１の期間Ｔ１および第２の期間Ｔ２と異なる第３の期間Ｔ３に第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続するために設けられている。第３のキャパシタ３３は、演算増幅回路２１の出力２１ｃに接続された一端３３ａと他端３３ｂとを有する。第３のスイッチ３５は、第３のキャパシタ３３の他端３３ｂと反転入力２１ａとの間に接続されており、また第３の期間Ｔ３に第３のキャパシタ３３を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続するために設けられている。第４のスイッチ３７は、第３のキャパシタ３３の他端３３ｂと、接地線といった基準電位線３９との間に接続されており、また第１の期間Ｔ１および第２の期間Ｔ２に第３のキャパシタ３３の他端３３ｂに基準電位を提供するために設けられている。ゲインステージ１５の出力１５ｃは、演算増幅回路２１の出力２１ｃに接続されている。
【０１７９】
このＡ／Ｄ変換ステージ１２ｂによれば、入力アナログ信号Ｖｉに応じた電荷を第１および第２のキャパシタ２５、２７に第１の期間Ｔ１に蓄積できる。第２のキャパシタ２７を演算増幅回路２１の反転入力２１ａと出力２１ｃとの間に接続すると共に、第１のキャパシタ２５を第１の入力１５ａと演算増幅回路２１の反転入力２１ｃとの間に接続して、演算増幅回路２１の出力２１ｃに第１の変換値を第２の期間Ｔ２に発生できる。また、第２の期間Ｔ２には、この第１の変換値に対応する電荷を第３のキャパシタ３３に蓄積できる。さらに、第１および第３のキャパシタ２５、３３を演算増幅回路２１の反転入力２１ａと出力２１ｃとの間に接続すると共に、第２のキャパシタ２７を第２の入力１５ｂと演算増幅回路２１の出力２１ｃとの間に接続して、演算増幅回路２１の出力２１ｃに第２の変換値を第３の期間Ｔ３に発生できる。第２の変換値の発生においては、第３のキャパシタ３３に蓄積された電荷も考慮されるので、第１〜第３のキャパシタ２５、２７、３３のミスマッチが補償される。したがって、３つの期間Ｔ１、Ｔ２、Ｔ３を用いて、第１〜第３のキャパシタ２５、２７、３３のミスマッチの補償およびアナログ信号をディジタル信号へ変換することができる。
【０１８０】
図１６に示されるように、Ａ／Ｄ変換ステージ１２ｂは、サブＡ／Ｄ変換回路４１と、論理回路５３と、Ｄ／Ａ変換回路４４とを備えることができる。サブＡ／Ｄ変換回路４１は、入力１３に接続されており、また入力アナログ信号Ｖｉに応じてディジタル信号ＶＤＩＧＮを生成する。ディジタル信号ＶＤＩＧＮは、所定の数の値を取り、例えば２値（「０」、「１」）または３値（「−１」、「０」、「＋１」）を有することが好ましい。論理回路５３は、サブＡ／Ｄ変換回路４１に接続されており、またディジタル信号ＶＤＩＧＮに応じて制御信号ＶＳＷＣＯＮＴを生成する。Ｄ／Ａ変換回路４４は、論理回路５３に接続されており、変換アナログ信号ＶＡ／Ｄを提供するための出力４４ａ、４４ｂを有する。変換アナログ信号ＶＡ／Ｄは、制御信号ＶＳＷＣＯＮＴに応じて生成される。制御信号ＶＳＷＣＯＮＴは、第２の期間Ｔ２および第３の期間Ｔ３に変換アナログ信号ＶＡ／Ｄをゲインステージ１５に提供するために用いられる。
【０１８１】
サブＡ／Ｄ変換回路４１は、図１７に示されるように、例えば第１の期間Ｔ１に活性化されることが好ましい。また、第１の期間Ｔ１に替えて又は第１の期間Ｔ１に加えて、第３の期間Ｔ３に、サブＡ／Ｄ変換回路４１を活性化するようにしてよい。
【０１８２】
また、第１の電圧源４７の出力４７ａは、第１のスイッチ５１ａおよび第１の出力４４ａを介して第１の入力１５ａに接続されており、また第２のスイッチ５１ｂおよび第２の出力４４ｂを介して第２の入力１５ｂに接続されている。第２の電圧源４９の出力４９ａは、第３のスイッチ５１ｃおよび第１の出力４５ａを介して第１の入力１５ａに接続されており、また第４のスイッチ５１ｄおよび第２の出力４４ｂを介して第２の入力１５ｂに接続されている。また、第１の出力４４ａは第５のスイッチ５１ｅの一端に接続されており、第５のスイッチ５１ｅの他端は接地線に接続される。第２の出力４４ｂは第６のスイッチ５１ｆの一端に接続されており、第６のスイッチ５１ｆの他端は接地線に接続される。図１に示されるように、論理回路５３は、第１〜第６のスイッチ５１ａ〜１５ｆをそれぞれ制御するための制御信号φＤＯ１、φＤＰ１、φＤＮ１、φＤＯ２、φＤＰ２、φＤＮ２を生成する。図１７に示されるように、制御信号φＤＯ２、φＤＰ２、φＤＮ２は第２の期間Ｔ２に提供される。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＯ２、φＤＰ２、φＤＮ２のうちのいずれがアクティブになるかを決定する。また、制御信号φＤＯ１、φＤＰ１、φＤＮ１は第３の期間Ｔ３に提供される。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＯ１、φＤＰ１、φＤＮ１のうちのいずれがアクティブになるかを決定する。
【０１８３】
Ｄ／Ａ変換回路４４は、Ｄ／Ａ変換回路４５、４６と同様に、論理回路５３からの制御信号に応答して動作する。３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁になる。図３に示された特性に従って下記の演算が行われる。
ＶＯＵＴ＝２×Ｖｉｎ−Ｄ×Ｖｒｅｆ
すなわち、この演算は、上位桁から順にＡ／Ｄ変換し、ゲインステージの入力を２倍して、ゲインステージのＡ／Ｄ変換値によって、
（１）一定値Ｖｒｅｆの減算、
（２）一定値Ｖｒｅｆの加算、
（３）ゼロを与える
のいずれかを行うことにより、ゲインステージの出力を必ず−Ｖｒｅｆ〜＋Ｖｒｅｆの範囲におさめる。
【０１８４】
好適な実施例では、第１のキャパシタ２５の容量値Ｃ１は第２のキャパシタ２７の容量値Ｃ２と等しい。しかしながら、様々な要因による誤差のために、第１のキャパシタ２５の容量値Ｃ１は、第２のキャパシタ２７の容量値Ｃ２と一致しない。つまり、第１のキャパシタ２５の容量値Ｃ１と第２のキャパシタ２７の容量値Ｃ２との間にはミスマッチが存在する。より高精度のアナログディジタル変換を行うために、このミスマッチを補償することが求められる。
【０１８５】
引き続いて、図１７および図１８を参照しながら、変換回路の動作およびミスマッチの補償を説明する。ミスマッチの補償は、ゲインステージ１１を用いて、アナログ信号に対応したディジタル信号を生成する過程において実現される。
【０１８６】
サンプリング操作Ａ：
まず、図１８の（Ａ）部に示されるように、クロックφ１、φ２、φ０ｄに応答して、第１のキャパシタ２５および第２のキャパシタ２７が入力１３に接続される。クロックφ０に応答して、演算増幅回路２１の反転入力２１ａを出力２１ｃに接続する。クロックφ２、φ３に応答して、第３のキャパシタ３３を演算増幅回路２１の出力２１ｃと接地線との間に接続する。アナログ信号Ｖｉに対応したディジタル信号ＶＤＩＧＮを生成する。ディジタル信号ＶＤＩＧＮは、所定のビット数からなるディジタル値（例えばＤ１、Ｄ０）を有する。また、第１のキャパシタ２５および第２のキャパシタ２７の各々に、入力アナログ信号Ｖｉに応じた電荷を蓄積する。第１のキャパシタ２５には電荷Ｑ１＝Ｃ１×Ｖｉが蓄積されると共に、第２のキャパシタ２７には電荷Ｑ２＝Ｃ２×Ｖｉが蓄積される。演算増幅回路２１の出力２１ｃは反転入力２１ａと接続されており、出力２１ｃおよび反転入力２１ａは共に、非反転入力２１ｂの電位と同じ値である。
【０１８７】
第１の変換操作Ｂ：
クロックφ０ｄに応答して、第１のキャパシタ２５および第２のキャパシタ２７を入力１３から切り離す。クロックφ１に応答して、第１のキャパシタ２５の他端を変転増幅器２１の出力２１ｃに接続する。クロックφ２、φ３に応答して、第３のキャパシタ３３を演算増幅回路２１の出力２１ｃと接地線との間に接続する。クロックφ０に応答して、演算増幅回路２１の反転入力２１ａを出力２１ｃから切り離す。図１８の（Ｂ）部に示されるように、第２のキャパシタ２７を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に該ディジタル信号ＶＤＩＧＮに応じた変換アナログ信号ＶＡ／Ｄを第１のキャパシタ２５の他端２５ｂに供給する。これによって、入力アナログ信号Ｖｉに関連した第１の変換値ＶＯＵＴ１を演算増幅回路２１の出力２１ｃに生成し、第１および第２のキャパシタ２５、２７の電荷を再配置する。
【０１８８】
変換アナログ信号ＶＡ／Ｄの印加により、第１のキャパシタ２５から第２のキャパシタ２７へ電荷△Ｑ１＝Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆが移動する（Ｄの値は変換アナログ信号ＶＡ／Ｄの値に応じて「＋１」、「０」、「−１」を取る）。第２のキャパシタ２７には、サンプリング電荷Ｃ２×Ｖｉと移動電荷△Ｑ１とが蓄積される。演算増幅回路２１の非反転入力２１ｂは接地線に接続されているので、第２のキャパシタ２７には電荷ＶＯＵＴ１×Ｃ２が蓄積される。この電荷ＶＯＵＴ１×Ｃ２は、電荷の保存則よりＣ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆに等しい。故に、
ＶＯＵＴ１＝（Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆ）／Ｃ２
＝（１＋Ｃ１／Ｃ２）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ１／Ｃ２
となる。また、第３のキャパシタ３３には、電荷ＶＯＵＴ１×Ｃ３が蓄積される。
【０１８９】
第２の変換操作Ｃ：
クロックφ１に応答して、第２のキャパシタ２７を変転増幅器２１の出力２１ｃから切り離す。クロックφ２に応答して、第１のキャパシタ２５の他端を演算増幅回路２１の出力２１ｃに接続する。クロックφ２、φ３に応答して、第３のキャパシタ３３の他端を変転増幅器２１の出力２１ｃに接続する。図１８の（Ｃ）部に示されるように、第１および第３のキャパシタ２５、３３を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に第２のキャパシタ２５の他端２５ｂに変換アナログ信号ＶＡ／Ｄを供給することにより、第２の変換値ＶＯＵＴ２を演算増幅回路２１の出力２１ｃに生成する。第２の変換値ＶＯＵＴ２は、入力アナログ信号Ｖｉに関連している。第１および第３のキャパシタ２５、３３には電荷（Ｃ１＋Ｃ３）×ＶＯＵＴ２が蓄積される。
【０１９０】
クロックφ０に応答して、アナログ信号Ｖｉに対応したディジタル信号ＶＤＩＧＮを出力する。上記の説明より、第２のキャパシタ２７には電荷ＶＯＵＴ１×Ｃ２（＝Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆ）が蓄積されており、変換アナログ信号ＶＡ／Ｄの印加によって、第２のキャパシタ２７から第１および第３のキャパシタ２５、３３へ電荷△Ｑ２＝ＶＯＵＴ１×Ｃ２−Ｃ２×Ｄ×Ｖｒｅｆ＝Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆ−Ｃ２×Ｄ×Ｖｒｅｆが移動する（Ｄの値は変換アナログ信号ＶＡ／Ｄの値に応じて「＋１」、「０」、「−１」を取る）。この移動の結果、第１および第３のキャパシタ２５、３３の全電荷は、以下の３つの電荷：
移動電荷：Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆ−Ｃ２×Ｄ×Ｖｒｅｆ
第３のキャパシタの電荷：Ｃ３×ＶＯＵＴ１
第２のキャパシタの電荷：Ｃ１×Ｄ×Ｖｒｅｆ
の和で表され、つまり、
Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ２×Ｄ×Ｖｒｅｆ＋Ｃ３×ＶＯＵＴ１
である。一方、第１および第３のキャパシタ２５、３３の全電荷は、
（Ｃ１＋Ｃ３）×ＶＯＵＴ２
であり、電荷保存則により、両者は等しいので、
（Ｃ１＋Ｃ３）×ＶＯＵＴ２＝Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ２×Ｄ×Ｖｒｅｆ＋Ｃ３×ＶＯＵＴ１
となる。この式に、
ＶＯＵＴ１＝（１＋Ｃ１／Ｃ２）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ１／Ｃ２
を代入すると、
（Ｃ１＋Ｃ３）×ＶＯＵＴ２＝（Ｃ１＋Ｃ２＋（１＋Ｃ１／Ｃ２）×Ｃ３）×Ｖｉ−（Ｃ２＋Ｃ３×Ｃ１／Ｃ２）×Ｄ×Ｖｒｅｆ
と表され、第２の変換値は
ＶＯＵＴ２＝Ｖｉ×（Ｃ１＋Ｃ２）×（１＋Ｃ３／Ｃ２）／（Ｃ１＋Ｃ３）
−Ｄ×Ｖｒｅｆ×（Ｃ２＋Ｃ３×Ｃ１／Ｃ２）
と表される。この式を、△Ｃ３＝Ｃ３−Ｃ１、△Ｃ２＝Ｃ２−Ｃ１を用いて書き換えると、
ＶＯＵＴ２＝Ｖｉ×（２＋（△Ｃ２−△Ｃ３）×△Ｃ２／（２×△Ｃ１＋△Ｃ３）／（Ｃ１＋△Ｃ２））−Ｄ×Ｖｒｅｆ×（１＋△Ｃ２×（４×△Ｃ２−３×△Ｃ３）／２／（２×Ｃ１＋△Ｃ３）／（Ｃ１＋△Ｃ２））
で表される。誤差の項は
（△Ｃ２−△Ｃ３）×△Ｃ２／（２×△Ｃ１＋△Ｃ３）／（Ｃ１＋△Ｃ２）
である。例えば△Ｃ２／Ｃ１＝０．０１、△Ｃ３／Ｃ１＝０．０１であるとすると、誤差の項の寄与は０．０００１程度になる。つまり、容量値のばらつきが１％程度であっても、本実施の形態に係る変換回路を用いると、容量値のばらつきの寄与が０．０１％程度にまで小さくでき、この結果、この変換回路を用いると、１３ビット精度から１４ビット精度のアナログディジタル変換器が実現できる。
【０１９１】
キャパシタの容量値のミスマッチを補償しない構成のＡ／Ｄ変換ステージの動作は、図１８の（Ａ）部および（Ｂ）部を参照しながら行われた説明から理解される。つまり、
ＶＯＵＴ１＝（１＋Ｃ２／Ｃ１）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ２／Ｃ１
である。△Ｃ２＝Ｃ２−Ｃ１とすると、
ＶＯＵＴ１＝（２＋△Ｃ２／Ｃ１）×Ｖｉ−Ｄ×Ｖｒｅｆ×（１＋△Ｃ２／Ｃ１）
と書き換えられる。△Ｃ２／Ｃ１＝０．０１であるとすると、誤差の項の寄与は１％となる。
【０１９２】
以上説明したように、本実施の形態によれば、最小１．５クロック動作でキャパシタのミスマッチを補償することが可能な変換回路が提供される。
【０１９３】
この手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、３つのステップは、シングルエンド回路だけでなく、全差動回路にも適用されることが理解される。
【０１９４】
これらの各ステップＡ、Ｂ、Ｃは、図１９に示されたアナログディジタル変換器において用いられる。図１９は、アナログディジタル変換器１１ａを用いてＡ／Ｄ変換ディジタルコードを生成する手順を示す図面である。引き続く説明では、アナログ信号のサンプリングから順に説明する。図１９には、ステップＳ１〜Ｓ２８が示されている。
【０１９５】
・ステップＳ１
第１のＡ／Ｄ変換ステージ１３１に第１の標本アナログ信号ＶＳ１を受けて、第１の標本アナログ信号ＶＳ１にサンプリング操作Ａを施す。好適な実施例では、第１のＡ／Ｄ変換ステージＳｔａｇｅ１は、第１の標本アナログ信号ＶＳ１に対応するディジタル信号１ａを生成する。
【０１９６】
・ステップＳ２
第１のＡ／Ｄ変換ステージ１３１においてサンプリングされたアナログ信号に第１の変換操作Ｂを施す。
【０１９７】
・ステップＳ３
第１の変換操作による第１の変換値に第２の変換操作Ｃを施すと共に、第２の変換操作Ｃによる第２の変換値に対応するアナログ信号に第２のＡ／Ｄ変換ステージ１３３においてサンプリング操作を施す。好適な実施例では、第２のＡ／Ｄ変換ステージ１３３はディジタル信号２ａを生成する。
【０１９８】
・ステップＳ４
第１のＡ／Ｄ変換ステージ１３１に第２の標本アナログ信号Ｒを受けて、第２の標本アナログ信号Ｒにサンプリング操作Ａを施すと共に、第２のＡ／Ｄ変換ステージ１３３においてサンプリングされたアナログ信号に第１の変換操作Ｂを施す。好適な実施例では、第１のＡ／Ｄ変換ステージ１３１は、第２の標本アナログ信号Ｒに対応するディジタル信号１ｂを生成する。
【０１９９】
・ステップＳ５
第１のＡ／Ｄ変換ステージ１３１においてサンプリングされたアナログ信号に第１の変換操作Ｂを施して第１のＡ／Ｄ変換ステージ１３１のための第１の変換値を生成すると共に、第２のＡ／Ｄ変換ステージ１３３において第１の変換操作Ｂの後に第２の変換操作Ｃを施して第２のＡ／Ｄ変換ステージ１３３のための第２の変換値を生成し第３のＡ／Ｄ変換ステージ１３５において第２の変換値に対応したアナログ信号にサンプリング操作Ａを施す。好適な実施例では、第３のＡ／Ｄ変換ステージ１３５はディジタル信号３ａを生成する。
【０２００】
・ステップＳ６
第１のＡ／Ｄ変換ステージ１３１において第１の変換操作Ｂの後に第２の変換操作Ｃを施して第１のＡ／Ｄ変換ステージ１３１のための第２の変換値を生成し第２の変換値に対応したアナログ信号に第２のＡ／Ｄ変換ステージ１３５においてサンプリング操作Ａを施す。好適な実施例では、第２のＡ／Ｄ変換ステージ１３３はディジタル信号２ｂを生成する。さらに、第３のＡ／Ｄ変換ステージ１３５においてサンプリングされたアナログ信号に第１の変換操作Ｂを施して第３のＡ／Ｄ変換ステージ１３５のための第１の変換値を生成する。
【０２０１】
・ステップＳ７
第２のＡ／Ｄ変換ステージ１３５においてサンプリングされたアナログ信号に第１の変換操作Ｂを施して第２のＡ／Ｄ変換ステージ１３３のための第１の変換値を生成すると共に、第３のＡ／Ｄ変換ステージ１３５において第２の変換操作Ｂを施して第３のＡ／Ｄ変換ステージ１３５において第２の変換値を生成し第２の変換値に対応したアナログ信号に第１のＡ／Ｄ変換ステージ１３１においてサンプリング操作Ａを施す。好適な実施例では、第１のＡ／Ｄ変換ステージ１３１はディジタル信号４ａを生成する。
【０２０２】
・ステップＳ８〜Ｓ２１
引き続いて、ステップＳ５、Ｓ５、Ｓ７を順に繰り返すことによって、残りのディジタル信号５ａ〜１３ａ、３ｂ〜１３ｂを生成する。このＡ／Ｄ変換器１１ａによれば、各Ａ／Ｄ変換ステージのキャパシタのミスマッチを補償を行うと共に、繰り返しにより所望のビット数のＡ／Ｄ変換を行うことがでいる。
【０２０３】
第１の実施の形態と同様に、Ａ／Ｄ変換器１１ａは、Ｓ／Ｈ回路１１７を備える。このため、Ｓ／Ｈ回路１１７のオフセットの影響を低減することができる。例えば、図９に示されるように、最初のサンプルリング期間ＴＳ１に、入力９１ａに受けた信号Ａｉｎが保持される。シングルエンド型のＳ／Ｈ回路では、演算増幅回路９２の非反転入力９２ａが接地されている。Ｓ／Ｈ回路は、このとき、出力値ＶＳＨＯ１を提供する。
ＶＳＨＯ１＝ＶＯＰ−ＶＯＮ
＝（ＡＩＮ−Ａｒｅｆ）×ＣＳ１／ＣＳ２＋ＶＯＦＦＳＥＴ＋ＶＣＩ
と表される。
【０２０４】
次のサンプルリング期間ＴＳ２の前半ではクロック信号φＳ２に応答してスイッチ９３ａを閉じると共に、サンプルリング期間ＴＳ２の後Ｓ／Ｈ回路は、このとき、出力ＶＳＨＯ２を提供する。出力値ＶＳＨＯ２には、Ｓ／Ｈ回路に入力されたアナログ信号を含まない。これ故に、出力値ＶＳＨＯ２は、
ＶＳＨＯ２＝ＶＯＰ−ＶＯＮ＝ＶＯＦＦＳＥＴ＋ＶＣＩ
と表される。これらの２つの信号、つまり、出力値ＶＳＨＯ１および出力値ＶＳＨＯ２は、図１９に示される信号「Ｓ」および「Ｒ」として利用される。信号「Ｓ」および「Ｒ」がＡ／Ｄ変換される。
【０２０５】
図２０は、補正を行うことが可能なアナログディジタル変換器を示すブロック図である。ディジタル演算回路１４５は、第１〜第３の記憶回路１４７、１４９、１５０と、第１の回路１５２と、第２の回路１５４と、補正回路１５６とを含む。第１〜第３の記憶回路１４７、１４９、１５０の各々は、第１および第２のサンプル信号Ｓ、Ｒにそれぞれ対応しており第１〜第３のＡ／Ｄ変換ステージ１３１、１３３、１３５からのディジタル信号からなる第１のデータ群（ＤＡ１〜ＤＡ１３）および第２のデータ群（ＤＢ１〜ＤＢ１３）を格納する。第１の回路１５２は、第１〜第３の記憶回路１４７、１４９、１５０に接続されており、第１のデータ群（ＤＡ１〜ＤＡ１３）のディジタル信号を用いて第１の標本アナログ信号Ｓに対応する第１のディジタルコードＤＳ（例えば１４ビット）を生成する。第２の回路１５４は、第１〜第３の記憶回路１４７、１４９、１５０に接続されており、第２のデータ群（ＤＢ１〜ＤＢ１３）のディジタル信号を用いて第２の標本アナログ信号Ｒに対応する第２のディジタルコードＤＲ（例えば１４ビット）を生成する。補正回路１５６は、第１および第２のディジタルコードの一方ＤＳ、ＤＲを用いて第１および第２のディジタルコードＤＳ、ＤＲの他方を補正してＡ／Ｄ変換ディジタルコード（例えば１４ビット）を生成する。Ａ／Ｄ変換ディジタルコードは、Ｓ／Ｈ回路１１７のオフセットがキャンセルされ、向上された精度のＡ／Ｄ変換値が得られる。
【０２０６】
このＡ／Ｄ変換器１１ａによれば、Ｓ／Ｈ回路の演算増幅回路のオフセットを生成することができる。
【０２０７】
以上説明したように、本発明の実施の形態によれば、回路素子に関連する誤差を補償を簡易な構成で提供できるＡ／Ｄ変換ステージが提供される。また、本発明の実施の形態によれば、このＡ／Ｄ変換ステージを含むアナログディジタル変換器が提供される。さらに、本発明の実施の形態によれば、Ａ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法およびアナログ信号に対応したディジタル信号を生成する方法が提供される。例えば、本実施の形態は、Ｓ／Ｈ回路を入力にもつＡ／Ｄ変換器について説明したが、本発明は、Ｓ／Ｈ段を設けない場合にも適用できる。また、本実施の形態は、シングルエンド回路を用いて構成された回路に全差動構成の回路を用いることができる。また、全差動構成の回路を用いて構成された回路にシングルエンド回路を用いることができる。
【０２０８】
（第４の実施の形態）
引き続いて、添付図面を参照しながら、本発明の第４の実施の形態に係るＡ／Ｄ変換ステージ、アナログディジタル変換器、Ａ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法、およびアナログ信号に対応したディジタル信号を生成する方法に係る実施の形態を説明する。
【０２０９】
図２１は、本実施形態に係るアナログディジタル変換器を示すブロック図である。アナログディジタル変換器１１ｂは、第１のＡ／Ｄ変換ステージ１５１、第２のＡ／Ｄ変換ステージ１５３、第３のＡ／Ｄ変換ステージ１５５、第４のＡ／Ｄ変換ステージ１５７、アナログ入力１０９、入力スイッチ１１１、巡回スイッチ１１３、及びディジタル誤差補正回路１１６を備える。第１〜第４のＡ／Ｄ変換ステージ１５１、１５３、１５５、１５７の各々は直列に接続されており、またディジタル出力１１８、ステージ入力１１９ａおよびステージ出力１１９ｂを有する。第１〜第４のＡ／Ｄ変換ステージ１５１、１５３、１５５、１５７はクロック信号に同期して動作する。アナログ入力１０９はアナログ信号を受ける。
【０２１０】
入力スイッチ１１１は、第１のＡ／Ｄ変換ステージ１５１のステージ入力１１９ａとアナログ入力１０９との間に接続されており、また第１および第２のサンプリング期間ＴＳ１、ＴＳ２中にそれぞれ第１の標本アナログ信号Ｓおよび第２の標本アナログ信号Ｒをサンプリングする。巡回スイッチ１１３は、第１のＡ／Ｄ変換ステージ１５１のステージ入力１１９ａと第４のＡ／Ｄ変換ステージ１５７のステージ出力１１９ｂとの間に接続されており、また第４のＡ／Ｄ変換ステージ１５７から第１のＡ／Ｄ変換ステージ１５１への経路を第１および第２のサンプリング期間ＴＳ１、ＴＳ２と異なる巡回期間ＴＦＢ中に提供する。ディジタル誤差補正回路１１６は、第１〜第４のＡ／Ｄ変換ステージ１５１、１５３、１５５、１５７の各々からの変換結果の信号ＶＳＴＡＧＥ１、ＶＳＴＡＧＥ２、ＶＳＴＡＧＥ３、ＶＳＴＡＧＥ４に応じたＡ／Ｄ変換結果を示すＡ／Ｄ変換ディジタルコードＶＤＩＧＩＴＡＬを生成する。また、ディジタル誤差補正回路１１６は、第１〜第４のＡ／Ｄ変換ステージ１５１、１５３、１５５、１５７にそれぞれ接続された入力１１６ａ、１１６ｂ、１１６ｃ、１１６ｄと、Ａ／Ｄ変換ディジタルコードＶＤＩＧＩＴＡＬを提供する出力１１６ｅを有する。第１および第２のサンプリング期間ＴＳ１、ＴＳ２を含む期間では、入力スイッチ１１１がクロックφＳに応答して閉じられると共に、巡回スイッチ１１３が開かれる。また、巡回期間ＴＦＢでは、入力スイッチ１１１がクロックφＳに応答して開かれると共に、巡回スイッチ１１３が閉じられる。アナログディジタル変換器１１は、受けたアナログ入力Ａｉｎを保持するサンプル／ホールド（Ｓ／Ｈ）回路１１７を更に備え、Ｓ／Ｈ回路１１７は、Ａ／Ｄ変換器がＡ／Ｄ変換するアナログ信号を順次にサンプリングして、入力スイッチ１１１を介して第１のＡ／Ｄ変換ステージ１５１のステージ入力１１９ａに提供する。Ｓ／Ｈ回路１１７は、入力アナログ信号Ａｉｎを受ける入力１１７ａと、アナログ信号Ｓ、Ｒを提供する出力と１１７ｂを有する。クロック発生器４０ａは図２１〜図２３に記載されたクロック信号を提供する。
【０２１１】
引き続く説明から理解されるように、このアナログディジタル変換器１１ｂによれば、直列に接続された第１〜第４のＡ／Ｄ変換ステージ１５１、１５３、１５５、１５７を巡回スイッチ１１３を介してループ状に接続するので、２つのサンプリング値に対して並列にＡ／Ｄ変換を行うことができる。
【０２１２】
図２２は、アナログディジタル変換器のＡ／Ｄ変換ステージを示す回路図である。図２３は、図２２に示されたＡ／Ｄ変換ステージのためのタイミングチャートを示す図面である。第１〜第４のＡ／Ｄ変換ステージのためのＡ／Ｄ変換ステージ１２は、入力１３、ゲインステージ１５、第１のサンプリングスイッチ１７、第２のサンプリングスイッチ１９を備える。
【０２１３】
ゲインステージ１５の第１の入力１５ａは、入力アナログ信号Ｖｉ又は補正のための信号ＶＣ１を受けるために設けられている。ゲインステージ１５の第２の入力１５ｂは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＡ／Ｄのいずれか一方のアナログ信号、又は補正用の信号ＶＣ２を受けるために設けられている。第１のサンプリングスイッチ１７は、第１の入力１５ａと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。第２のサンプリングスイッチ１９は、第２の入力１５ｂと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。
【０２１４】
フィードバックスイッチ２３は、演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続されており、クロックφ１に応答して第１の期間Ｔ１に出力２１ｃを反転入力２１ａに接続する。第１のキャパシタ２５は、第１の入力１５ａに接続された一端２５ａと反転入力２１ａに接続された他端２５ｂとを有する。第２のキャパシタ２７は、第２の入力１５ｂに接続された一端２７ａと反転入力２１ａに接続された他端２７ｂとを有する。第１のスイッチ３２は、キャパシタ端２５ａと出力２１ｃとの間に接続されており、また第１の期間Ｔ１と異なる第２の期間Ｔ２にクロックφ２に応答して第１のキャパシタ２５を出力２１ｃと反転入力２１ａとの間に接続するために設けられている。ゲインステージ１５の出力１５ｃは、出力２１ｃに接続されている。非反転入力２１ｂは、基準電位線（例えば、接地線３９）に接続されている。一例では、各Ａ／Ｄ変換ステージは、ＭＤＡＣ回路およびサブＡ／Ｄ変換回路からなる。
【０２１５】
図２２に示されるように、Ａ／Ｄ変換ステージ１２は、サブＡ／Ｄ変換回路４１と、論理回路４３と、Ｄ／Ａ変換回路４２とを備えることができる。サブＡ／Ｄ変換回路４１は、入力１３に接続されており、また入力アナログ信号Ｖｉに応じてディジタル信号ＶＤＩＧを生成する。ディジタル信号ＶＤＩＧは、所定の数の値を取り、例えば２値（「０」、「１」）または３値（「−１」、「０」、「＋１」）を有することが好ましい。論理回路４３は、サブＡ／Ｄ変換回路４１に接続されており、またディジタル信号ＶＤＩＧに応じて制御信号ＶＳＷＣＯＮＴ０を生成する。Ｄ／Ａ変換回路４２は、論理回路４３に接続されており、変換アナログ信号ＶＡ／Ｄを提供するための出力４５ａを有する。変換アナログ信号ＶＡ／Ｄは、制御信号ＶＳＷＣＯＮＴ０に応じて生成される。制御信号ＶＳＷＣＯＮＴ０は、第２の期間Ｔ２にゲインステージ１５への変換アナログ信号ＶＡ／Ｄを生成するために用いられる。
【０２１６】
Ａ／Ｄ変換ステージ１２は、第３及び第４の期間Ｔ３、Ｔ４にキャパシタのミスマッチの影響を補正するための信号を生成する。第３の期間Ｔ３はキャパシタミスマッチの補正用の信号を受けるための期間であり、第４の期間Ｔ４はキャパシタミスマッチの補正用の信号を生成するための期間である。このための詳細な説明は、図２５を参照しながら後ほど行われる。また、Ａ／Ｄ変換ステージ１２は、第５及び第６の期間Ｔ５、Ｔ６に演算増幅回路の有限利得の影響を補正するための信号を生成する。第５の期間Ｔ５は有限利得の影響の補正用の信号を受けるための期間であり、第６の期間Ｔ６は有限利得の影響の補正用の信号を生成するための期間である。このための詳細な説明は、図２６を参照しながら後ほど行われる。フィードバックスイッチ２３は、第１の期間Ｔ１に加えて、第３及び第５の期間Ｔ３、Ｔ５にそれぞれクロックφＣＬ３およびφＣＬ５に応答して反転入力２１ａを出力２１ｃに接続する。第１のスイッチ３２は、第２の期間Ｔ２に加えて、それぞれクロックφＣＬ４及びφＣＬ６に応答して第４及び第６の期間Ｔ４、Ｔ６にキャパシタ端２５ａを出力２１ｃに接続する。図２２において、クロック信号φＣＬ３は第３の期間Ｔ３にアクティブになる。クロック信号φＣＬ４は第４の期間Ｔ４にアクティブになる。クロック信号φＣＬ５は、第５の期間Ｔ５にアクティブになる。クロック信号φＣＬ６は第６の期間Ｔ６にアクティブになる。
【０２１７】
サブＡ／Ｄ変換回路４１は、例えば１つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定の基準信号と比較すると共に、比較結果を示す信号を提供する。この変換回路を用いて、１ビットのディジタル値が得られる。コンパレータの数を増やせば、１ビットを越えるビット数のディジタル信号が得られる。サブＡ／Ｄ変換回路４１は、例えば２つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定のそれぞれの基準信号ＶＲＥＦ１、ＶＲＥＦ２と比較すると共に、図２１に示されるように、比較結果信号Ｄ０、Ｄ１を提供する。基準信号ＶＲＥＦ１は、図２３に示されるように、例えば−Ｖｒｅｆ／４であることができ、また基準信号ＶＲＥＦ２は、例えば＋Ｖｒｅｆ／４である。
入力アナログ信号Ｖｉの範囲    ディジタル信号
（１）−Ｖｒｅｆ／４＞Ｖｉ、          −１（Ｄ１＝０、Ｄ０＝０）
（２）Ｖｒｅｆ／４≧Ｖｉ≧−Ｖｒｅｆ／４、０（Ｄ１＝０、Ｄ０＝１）
（３）Ｖｉ＞＋Ｖｒｅｆ／４、          ＋１（Ｄ１＝１、Ｄ０＝１）
となる。サブＡ／Ｄ変換回路が入力アナログ信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成できる。この変換回路によれば、入力アナログ信号を所定の２つの基準信号と比較するので、３値のディジタル信号が得られる。サブＡ／Ｄ変換回路４１は、図２３に示されるように、例えば第１の期間Ｔ１中に活性化されることが好ましい。
【０２１８】
通常のＡ／Ｄ変換中では、Ｄ／Ａ変換器４６は、制御信号φＤＯ、φＤＰ、φＤＮに応じた所定の電圧を第２の期間Ｔ２にキャパシタ端２７ａに提供する。Ｄ／Ａ変換回路４２は第１及び第２の電圧源４７、４９を含む。第１の電圧源４７は電圧ＶＲＰ（例えばＶｒｅｆ）を提供する。第２の電圧源４９は電圧ＶＲＮ（例えば−Ｖｒｅｆ）を提供する。第１の電圧源４７の出力４７ａは、第１のスイッチ５９ａ及び出力４５ａを介して第２の入力１５ｂに接続される。第１のスイッチ５９ａはクロックφＤＰ、φＣＬ５、φＣＬ６に応答して動作する。また、第２の電圧源４９の出力４９ａは、第２のスイッチ５９ｂ及び出力４５ａを介して第２の入力１５ｂに接続される。第２のスイッチ５９ｂはクロックφＤＮに応答して動作する。出力４７ａは第３のスイッチ５９ｃを介して接地線に接続される。第３のスイッチ５９ｃはクロックφＤＯ０、φＣＬ３に応答して動作する。出力４５ｂは、第４のスイッチ５９ｄを介して第１の電圧源４７の出力４７ｂに接続される。スイッチ５９ｄはクロックφＣＬ３、φＣＬ４、φＣＬ５に応答して動作する。図２３に示されるように、論理回路５３は第１〜第３のスイッチ５９ａ〜５９ｃをそれぞれ制御するための制御信号φＤＯ、φＤＰ、φＤＮを生成する。ディジタル信号Ｄ１、Ｄ０の値は制御信号φＤＯ、φＤＰ、φＤＮの内のいずれがアクティブになるかを示す。
【０２１９】
Ｄ／Ａ変換回路４２は、論理回路４３からの制御信号に応答して、例えば図４に示されるように、
（１）条件（−Ｖｒｅｆ／４＞Ｖｉ）を満たすときＶＡ／Ｄ＝Ｖｒｅｆを提供する。
（２）条件（Ｖｒｅｆ／４≧Ｖｉ≧−Ｖｒｅｆ／４）を満たすときＶＡ／Ｄ＝０を提供する。
（３）条件（Ｖｉ＞＋Ｖｒｅｆ／４）を満たすときＶＡ／Ｄ＝−Ｖｒｅｆを提供する。
【０２２０】
これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁になる。図４に示された特性に従って下記の演算が行われる。
ＶＯＵＴ＝２×Ｖｉｎ−Ｄ×Ｖｒｅｆ
すなわち、この演算は、上位桁から順にＡ／Ｄ変換し、ゲインステージの入力を２倍して、ゲインステージのＡ／Ｄ変換値によって、
（１）一定値Ｖｒｅｆの減算、
（２）一定値Ｖｒｅｆの加算、
（３）ゼロを与える
のいずれかを行うことにより、ゲインステージの出力を必ず−Ｖｒｅｆ〜＋Ｖｒｅｆの範囲におさめる。
【０２２１】
このように３値でＡ／Ｄ変換を行うによって、ディジタル値には冗長性が生じる。この冗長性により、サブＡ／Ｄ回路内の比較器に対する精度要求が大きく緩和される一方で、高精度なＡ／Ｄ変換が可能となる。２進数の各桁は「０」と「１」の２値を取るが、ゲインステージ毎のディジタル信号は「−１」、「０」、「＋１」の３値を取るので、一ゲインステージあたり１．５ビットのＡ／Ｄ変換を行っていると考えることができる。
【０２２２】
Ａ／Ｄ変換ステージ１２において、アナログ信号のＡ／Ｄ変換だけでなく、第３および第４の期間Ｔ３、Ｔ４にキャパシタのミスマッチの影響を補正するための信号を生成すると共に、第５及び第６の期間Ｔ５、Ｔ６に演算増幅回路の有限利得の影響を補正するための信号を生成する。キャパシタのミスマッチの補正及び有限利得の補正のためのＤ／Ａ変換器４２は、以下の動作を行う：
第２の期間Ｔ２に制御信号ＶＳＷＣＯＮＴ０に応じた所定の電圧をキャパシタ端２５ａに提供する。第３の期間Ｔ３にキャパシタ端２７ａに基準電位線に接続する。第４〜第６の期間Ｔ４〜Ｔ６にキャパシタ端２７ａに参照電圧ＶＲを提供する。第５及び第３の期間Ｔ５、Ｔ３にキャパシタ端２５ａに参照電圧ＶＲを提供する。
【０２２３】
また、Ａ／Ｄ変換ステージ１２においてアナログ信号のＡ／Ｄ変換だけでなく第３および第４の期間Ｔ３、Ｔ４にキャパシタのミスマッチの影響を補正するための信号を生成するＤ／Ａ変換器は、以下の動作を行う：
第２の期間Ｔ２に制御信号ＶＳＷＣＯＮＴ０に応じた所定の電圧を第２のキャパシタ２７の一端２７ａに提供する。第３の期間Ｔ３にキャパシタ端２７ａに基準電位線に接続する。第３の期間Ｔ３にキャパシタ端２５ａに参照電圧ＶＲを提供する。第４の期間Ｔ４にキャパシタ端２７ａに参照電圧ＶＲを提供する。
【０２２４】
さらに、Ａ／Ｄ変換ステージ１２においてアナログ信号のＡ／Ｄ変換だけでなく第５および第６の期間Ｔ５、Ｔ６に演算増幅回路の有限利得の影響を補正するための信号を生成するＤ／Ａ変換器は、以下の動作を行う：
第２の期間Ｔ２に制御信号ＶＳＷＣＯＮＴ０に応じた所定の電圧をキャパシタ端２７ａに提供する。第５及び第６の期間Ｔ５、Ｔ６にキャパシタ端２７ａに参照信号ＶＲを提供する。第５の期間Ｔ５にキャパシタ端２５ａに参照信号ＶＲを提供する。
【０２２５】
図２４の（Ａ）部および（Ｂ）部は、アナログ信号に対応したディジタル信号を生成するステップを示す図面である。Ａ／Ｄ変換ステージの動作は、サンプリング操作Ａと、変換操作Ｂとを含む。
・サンプリング操作Ａ：
第１のキャパシタ２５および第２のキャパシタ２７に、入力アナログ信号Ｖｉに応じた電荷Ｑ１＝Ｃ１×Ｖｉ、Ｑ２＝Ｃ２×Ｖｉを蓄積する。
・変換操作Ｂ：
第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号ＶＡ／ＤをＤ／Ａ変換器ＤＡＣＳＷを用いてキャパシタ端２７ｂに供給することによって、変換値ＶＯＵＴを出力２１ｃに生成すると共に第１および第２のキャパシタ２５、２７の電荷を再配置する。第１のキャパシタ２５の電荷は、Ｃ１×ＶＯＵＴである。第２のキャパシタ２７から第１のキャパシタ２５に電荷△Ｑ＝Ｃ２×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ２が移動して、第１のキャパシタ２５に蓄積された電荷は電荷保存則によりＣ１×Ｖｉ＋△Ｑである。この電荷はＣ１×ＶＯＵＴに等しいので、ＶＯＵＴ＝（１＋Ｃ２／Ｃ１）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ２／Ｃ１である。
【０２２６】
図２４において示された手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、２つのステップは、シングルエンド回路だけできなく、全差動回路にも適用されることが理解される。つまり、図２２において示されたゲインステージ１５は、シングルエンド回路の構造を有するけれども、本実施の形態に、全差動構造を有するゲインステージを使用できる。
【０２２７】
図２５の（Ａ）部および（Ｂ）部は、アナログ信号に対応したディジタル信号を生成するためのＡ／Ｄ変換ステージおける変換誤差（キャパシタのミスマッチの影響）を示す信号を生成するステップを示す。
・第１のミスマッチ補正操作Ｍ１：
演算増幅回路２１の出力２１ｃと反転入力２１ａとを接続すると共にキャパシタ他端２７ｂを、例えば接地線３９に接続し、キャパシタ端２５ｂに参照電圧ＶＲを加えることによって、出力２１ｃに第１の変換値ＶＯＵＴ１を生成すると共に第１及び第２のキャパシタ２５、２７に電荷を配置する。第２のキャパシタ２７の蓄積電荷はゼロである。第１のキャパシタ２５の蓄積電荷はＶＲ×Ｃ１である。
・第２のミスマッチ補正操作Ｍ２：
演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に第１のキャパシタ２５を接続すると共に、キャパシタ端２７ｂに参照電圧ＶＲを加えることによって、出力２１ｃに第２の変換値ＶＯＵＴ２を生成すると共に第１及び第２のキャパシタ２５、２７に電荷を再配置する。第２のキャパシタから第１のキャパシタ２５への移動電荷は△Ｑ１＝−ＶＲ×Ｃ２であり、電荷保存則により、第１のキャパシタ２５の蓄積電荷はＣ１×ＶＯＵＴ２である。したがって、
ＶＯＵＴ２＝（１−Ｃ２／Ｃ１）×ＶＲ＝ｍ×ＶＲ
である。ここで、ｍ＝△Ｃ２／Ｃ１である。（△Ｃ２＝Ｃ２−Ｃ１）
これらの２つのステップＭ１、Ｍ２によって生成される第２の変換値ＶＯＵＴ２には、第１および第２のキャパシタ２５、２７のミスマッチに起因する誤差ｍが含まれており、この誤差ｍは、第２の変換値ＶＯＵＴ２により直接に提供される。
【０２２８】
図２６の（Ａ）部および（Ｂ）部は、アナログ信号に対応したディジタル信号を生成するためのＡ／Ｄ変換ステージにおける変換誤差（演算増幅回路の有限利得の影響）を示す信号を生成する。
・第１の有限利得補正操作Ｇ１：
キャパシタ端２５ｂ、２７ｂに参照電圧ＶＲを加えると共に演算増幅回路２１の出力２１ｃと反転入力２１ｃとを接続することによって、出力２１ｃに第１の変換値ＶＯＵＴ１を生成すると共に第１及び第２のキャパシタ２５、２７に電荷を配置する。第１及び第２のキャパシタ２５、２７の蓄積電荷は、それぞれ、ＶＲ×Ｃ１およびＶＲ×Ｃ２で表される。演算増幅回路２１の利得Ａが有限値であるので、反転入力２１ａと非反転入力２１ｂとの間の電位差△Ｖはゼロではなく、演算増幅回路２１の入力キャパシタＣｉの影響が無視できない。このため、入力キャパシタには電荷Ｃｉ×△Ｖが充電される。
・第２の有限利得補正操作Ｇ２：
演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に第１のキャパシタ２５を接続すると共に、キャパシタ端２７ｂに参照電圧ＶＲを加えることによって、出力２１ｃに第２の変換値ＶＯＵＴ２を生成すると共に第１及び第２のキャパシタ２５、２７に電荷を再配置する。演算増幅回路２１の利得Ａが有限値であるので、ＶＯＵＴ２＝−Ａ×△Ｖという関係にある。
反転入力２１ａのノードにおいて電荷保存則を適用すると、
ＶＯＵＴ２＝−１／（１＋（Ｃ１＋Ｃ２＋Ｃｉ）／（Ｃ２×Ａ））×ＶＲ
となる。利得が大きいので、この式を一次項まで展開して
＝−（１−（Ｃ１＋Ｃ２＋Ｃｉ）／（Ｃ２×Ａ））×ＶＲ
＝−（１−ｇ）×ＶＲ
となる。これら２つのステップＧ１、Ｇ２により生成される第２の変換値ＶＯＵＴ２には、変転増幅器２１の有限利得Ａに起因する誤差ｇが含まれており、この誤差ｇは、第２の変換値を示す電圧と参照電圧ＶＲとの差として近似的に表される。
【０２２９】
Ａ／Ｄ変換ステージが、キャパシタのミスマッチおよび有限利得の両方に起因する誤差を含むとき、このＡ／Ｄ変換ステージの変換値は近似的に
ＶＯＵＴ＝（Ｃ１＋Ｃ２）／Ｃ２×（１−（Ｃ１＋Ｃ２＋Ｃｉ）／（Ｃ２×Ａ））×Ｖｉ−Ｃ１／Ｃ２×（１−（Ｃ１＋Ｃ２＋Ｃｉ）／（Ｃ２×Ａ））×ＶＲ×Ｄ
と表される。
【０２３０】
あるＡ／Ｄ変換ステージにおいて、その理想値に対する誤差ｅは、
ｅ＝（ｍ−２×ｇ）×Ｖｉ−（ｍ−ｇ）×ＶＲ×Ｄ
と表される。この誤差値はディジタル値として提供される。誤差値を全ステージ、あるいは必要なステージおいて求める。このディジタル値の誤差補正値を出力から差し引けば誤差の補正が行える。この演算のための回路は、図２８を参照しながら後ほど説明される。
【０２３１】
再び図２１を参照すると、アナログディジタル変換器１１ｂはＳ／Ｈ回路１１７を含んでいる。図８はＳ／Ｈ回路の一例を示す回路図である。図２７は、図８に示されたＳ／Ｈ回路のためのタイミングチャートを示す。Ｓ／Ｈ回路１１７は、入力アナログ信号Ａｉｎを受ける入力９１ａと、アナログ入力１０９にアナログ信号Ｖｉを提供する出力９１ｂとを有する。Ｓ／Ｈ回路１１７は、演算増幅回路９２と帰還スイッチ９３とを含む。帰還スイッチ９３ａは、反転入力９２ａと非反転出力９２ｂとの間に接続される。帰還スイッチ９３ａを用いて、演算増幅回路９２のオフセット量に対応する信号を生成できる。Ｓ／Ｈ回路１１７では、キャパシタＣＳ１は、スイッチ９４ａを介してサンプル入力９１ａに接続されると共に、サンプル入力９１ａと反転入力９２ａとの間に接続される。キャパシタＣＳ２は、非反転出力９２ｂと反転入力９２ａとの間に接続される。第１のスイッチ９４ａは、サンプリングのための期間に閉じられると共に、Ａ／Ｄ変換のための期間に開かれる。シングルエンド型のＳ／Ｈ回路では、非反転入力９２ａが接地される。
【０２３２】
帰還スイッチ９３ａは、第１および第２のサンプリング期間のいずれか一方の全期間中に開かれる。この期間に、入力アナログ信号Ａｉｎが第１および第２の標本アナログ信号のいずれか一方として生成される。この信号は、Ａ／Ｄ変換の対象となるアナログ信号としてＡ／Ｄ変換ステージに提供できる。
【０２３３】
全差動構成のＳ／Ｈ回路１１７では、帰還スイッチ９３ｂとを含むことができる。帰還スイッチ９３ｂは、演算増幅回路９２の非反転入力９２ｃと反転出力９２ｄとの間に接続されている。帰還スイッチ９３ａ、９３ｂを用いて、演算増幅回路９２のオフセット量に対応する信号を生成できる。Ｓ／Ｈ回路１１７では、キャパシタＣＳ３は、第１のスイッチ９４ｂを介してサンプル入力９１ｃに接続されると共に、サンプル入力９１ｃと非反転入力９２ｃとの間に接続されている。キャパシタＣＳ４は、非反転入力９２ｃと反転出力９２ｄとの間に接続されている。スイッチ９４ｂは、サンプリング期間に閉じられると共に、Ａ／Ｄ変換のための期間に開かれる。キャパシタＣＳ１の一端とキャパシタＣＳ３の一端との間には、スイッチ９４ｃが接続されている。サンプル入力９１ａおよびサンプル入力９１ｃには、それぞれ、キャパシタＣｉ１およびＣｉ２が接続されている。
【０２３４】
また、帰還スイッチ９３ａは、第１及び第２のサンプリング期間のいずれか他方の期間の一部分において閉じられ、第１及び第２の標本アナログ信号のいずれか他方は、サンプル／ホールド回路１１７の帰還スイッチ９３ａ、９３ｂが開かれた後に保持される。このように帰還スイッチ９３ａ、９３ｂを操作すると、演算増幅回路９２のオフセット量を含む信号をＡ／Ｄ変換ステージに提供できる。
【０２３５】
例えば、図２７に示されるように、入力９１ａに受けた信号Ａｉｎが最初のサンプルリング期間ＴＳ１に保持される。Ｓ／Ｈ回路の出力は以下のように表される。
ＶＳＨＯ１＝ＶＯＰ−ＶＯＮ＝（ＡＩＮ−Ａｒｅｆ）×ＣＳ１／ＣＳ２＋ＶＯＦＦＳＥＴ＋ＶＣＩ
【０２３６】
次のサンプルリング期間ＴＳ２の前半ではクロック信号φＳ２に応答してスイッチ９３ａ、９３ｂを閉じると共に、サンプルリング期間ＴＳ２の後にＳ／Ｈ回路は、このとき、出力ＶＳＨＯ２を提供する。出力値ＶＳＨＯ２には、Ｓ／Ｈ回路に入力されたアナログ信号を含まない。これ故に、出力値ＶＳＨＯ２には、演算増幅回路９２のオフセットに関連する量ＶＯＦＦＳＥＴと、スイッチ９３ａの開閉の際のノイズＶＣＩ（例えば、スイッチ９３ａがＭＯＳアナログスイッチの場合には、ＭＯＳアナログスイッチが開くとき、チャネル電荷によりノイズが発生する）と、その他のノイズとが含まれる。
ＶＳＨＯ２＝ＶＯＰ−ＶＯＮ＝ＶＯＦＦＳＥＴ＋ＶＣＩ
と表される。これらの信号、出力値ＶＳＨＯ１、ＶＳＨＯ２は、図２１に示される信号「Ｓ」および「Ｒ」として利用される。信号「Ｓ」および「Ｒ」がＡ／Ｄ変換されると、それぞれの変換値ＤＳ、ＤＲは、次のように表される。
ＤＳ＝Ｄ（（ＡＩＮ−Ａｒｅｆ）×ＣＳ１／ＣＳ２＋ＶＯＦＦＳＥＴ＋ＶＣＩ）
＝Ｄ（（ＡＩＮ−Ａｒｅｆ）×ＣＳ１／ＣＳ２）＋Ｄ（ＶＯＦＦＳＥＴ）＋Ｄ（ＶＣＩ）
ＤＲ＝Ｄ（ＶＯＦＦＳＥＴ＋ＶＣＩ）＝Ｄ（ＶＯＦＦＳＥＴ）＋Ｄ（ＶＣＩ）
「Ｄ」は、Ａ／Ｄ変換を施すことを示す演算子である。
【０２３７】
図２８は、上記のように生成された補正用信号を用いて補正を行うことが可能なアナログディジタル変換器を示すブロック図である。ディジタル誤差補正回路１１６は、第１〜第４の記憶回路１２３、１２５、１２７、１２９と、第１の回路１３１と、第２の回路１３３と、補正回路１３６とを含む。第１〜第４の記憶回路１２３、１２５、１２７、１２９は、第１〜第４のＡ／Ｄ変換ステージ１５１、１５３、１５５、０１７からのディジタル信号からなる第１のデータ群（ＤＡ１〜ＤＡ１３）及び第２のデータ群（ＤＢ１〜ＤＢ１３）を格納する。第１のデータ群（ＤＡ１〜ＤＡ１３）及び第２のデータ群（ＤＢ１〜ＤＢ１３）は、それぞれ、第１および第２のサンプル信号Ｓ、Ｒにそれぞれ対応している。第１の回路１３１は、第１〜第４の記憶回路１２３、１２５、１２７、１２９に接続されており、第１のデータ群（ＤＡ１〜ＤＡ１３）のディジタル信号を用いて第１の標本アナログ信号Ｓに対応する第１のディジタルコードＤＳを生成する。第２の回路１３３は、第１〜第４の記憶回路１２３、１２５、１２７、１２９に接続されており、第２のデータ群（ＤＢ１〜ＤＢ１３）のディジタル信号を用いて第２の標本アナログ信号Ｒに対応する第２のディジタルコードＤＲを生成する。
【０２３８】
補正値生成回路１３６では、第２の回路１３３からのキャパシタ誤差信号Ｍ１〜Ｍ４は、冗長−非冗長表現変換回路１３７を介してキャパシタ誤差用レジスタ１３９ａ〜１３９ｄに格納される。第２の回路１３３からのゲイン誤差信号Ｇ１〜Ｇ４は、冗長−非冗長表現変換回路１３７を介してゲイン誤差用レジスタ１４１ａ〜１４１ｄに格納される。第２の回路１３３からのオフセット誤差信号ＯＳは、冗長−非冗長表現変換回路１３７を介してオフセット誤差用レジスタ１４３に格納される。第１の回路１３１は、冗長−非冗長表現変換回路１４７を介して補正値演算回路１４５および加算回路１４９に接続される。また、補正値演算回路１４５は、キャパシタ誤差用レジスタ１３９ａ〜１３９ｄ、ゲイン誤差用レジスタ１４１ａ〜１４１ｄ及びオフセット誤差用レジスタ１４３からの信号を用いて、最上位桁からＭ桁目まで補正するための信号Ｅを生成する。また、加算回路１４９は、補正値演算回路１４５からの信号Ｅおよび非冗長表現のディジタル信号ＶＮＯＣＯＲＲＥＣＴを受けて、誤差補正されたＡ／Ｄ変換ディジタルコードＶＤＩＧＩＴＡＬを提供する。ディジタルコードＶＤＩＧＩＴＡＬからは、Ｓ／Ｈ回路１１７のオフセット誤差及びチャージインジェクション誤差、並びにＡ／Ｄ変換ステージにおけるキャパシタミスマッチ誤差及びゲイン誤差が除かれており、所望の精度のＡ／Ｄ変換値が提供される。
【０２３９】
図２９、図３０、図３１は、Ａ／Ｄ変換ステージにおけるキャパシタのミスマッチを補正する補正値を生成するためのシーケンスを示す図面である。図２９〜図３１を参照すると、ステップＳ１〜Ｓ４８が示される。図２９には、ステップＳ１〜Ｓ１５が示される。
・ステップＳ１：Ａ／Ｄ変換ステージ１５１に第１の標本アナログ信号Ｓを受けて、第１の標本アナログ信号Ｓにサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１５１はディジタル信号ａ１１を生成する。
・ステップＳ２：Ａ／Ｄ変換ステージ１５１においてサンプリングされたアナログ信号に変換操作Ｂを施して第１の変換結果を生成し、この第１の変換結果に対応するアナログ信号にＡ／Ｄ変換ステージ１５３においてサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１５１はディジタル信号ａ１２を生成する。
・ステップＳ３：Ａ／Ｄ変換ステージ１５１に第２の標本アナログ信号Ｒを受けて、第２の標本アナログ信号Ｒにサンプリング操作Ａを施すと共に、Ａ／Ｄ変換ステージ１５３においてサンプリングされたアナログ信号に変換操作Ｂを施して第２の変換結果を生成し、この第２の変換結果に対応するアナログ信号にＡ／Ｄ変換ステージ１５５においてサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１５３はディジタル信号ｂ１１を生成する。Ａ／Ｄ変換ステージ１５１はディジタル信号ａ１３を生成する。
これらのステップにより、第１および第２の標本アナログ信号Ｓ、ＲがＡ／Ｄ変換ステージに取り込まれた。これら２つの標本アナログ信号を順にＡ／Ｄ変換ステージ１５１に提供することによって、引き続いて説明されるように、４つのＡ／Ｄ変換ステージのいずれもがサンプリング操作Ａおよび変換操作Ｂのいずれかを行う手順につなげることができる。
【０２４０】
・ステップＳ４：Ａ／Ｄ変換ステージ１５１においてサンプリングされたアナログ信号Ｒに変換操作Ｂを施して第３の変換結果を生成し第３の変換結果に対応するアナログ信号にＡ／Ｄ変換ステージ１５３においてサンプリング操作Ａを施すと共に、Ａ／Ｄ変換ステージ１５５においてサンプリングされたアナログ信号に変換操作Ｂを施して第４の変換結果を生成し第４の変換結果に対応したアナログ信号にＡ／Ｄ変換ステージ１５７においてサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１５３はディジタル信号ｂ１２を生成する。Ａ／Ｄ変換ステージ１５７はディジタル信号ａ１４を生成する。
・ステップＳ５：Ａ／Ｄ変換ステージ１５７においてサンプリングされたアナログ信号に変換操作Ｂを施して第５の変換結果を生成し第５の変換結果に対応するアナログ信号にＡ／Ｄ変換ステージ１５１においてサンプリング操作Ａを施すと共に、Ａ／Ｄ変換ステージ１５３においてサンプリングされたアナログ信号に変換操作Ｂを施して第６の変換結果を生成し第６の変換結果に対応するアナログ信号にＡ／Ｄ変換ステージ１５５においてサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１５１はディジタル信号ａ１５を生成する。Ａ／Ｄ変換ステージ１５５はディジタル信号ｂ１３を生成する。
【０２４１】
これらのステップによれば、第１〜第４のＡ／Ｄ変換ステージにいずれもサンプリング操作Ａおよび変換操作Ｂのいずれかを行うので、第１〜第４のＡ／Ｄ変換ステージの動作に無駄がない。また、２つの信号が並列してＡ／Ｄ変換される。
【０２４２】
図２９に示されるように、ステップＳ４、Ｓ５と同様に、ステップＳ６〜Ｓ１０行われる。ステップＳ１〜Ｓ８からディジタル信号ａ１１〜ａ１８が提供される。ステップＳ３〜Ｓ１０からディジタル信号ｂ１１〜ｂ１８が提供される。ディジタル信号ａ１１〜ａ１８、ｂ１１〜ｂ１８は、第１〜第４のＡ／Ｄ変換ステージ内のサブＡ／Ｄ変換回路により生成される。これらのディジタル信号は、ディジタル誤差補正回路１１６内の記憶素子１１９、１２１に格納される。
【０２４３】
Ｓ／Ｈ回路による誤差の補正のためのシーケンスでは、ステップＳ１、Ｓ３では、標本アナログ信号Ｓ、Ｒが提供され、ステップＳ１〜Ｓ１０において、Ａ／Ｄ変換ステージからディジタル信号ａ１１〜ａ１８、ｂ１１〜ｂ１８が生成される。標本アナログ信号Ｓ、ＲがＳ／Ｈ回路１１７から信号ＶＳＨＯ１、ＶＳＨＯ２であれば、Ｓ／Ｈ回路１１７のオフセット等の誤差を示すディジタル値が得られる。
【０２４４】
ステップＳ１１、Ｓ１２では、Ａ／Ｄ変換ステージ１５１において操作Ｍ１、Ｍ２が行われる。この結果、Ａ／Ｄ変換ステージ１５１の変換値はキャパシタミスマッチを示す信号が生成され、この信号が、手順ＳＭ１によってディジタル値ｍ１１〜ｍ１８が生成される。ディジタル値ｍ１１〜ｍ１８は、ディジタル誤差補正回路１１６に提供され。Ａ／Ｄ変換値の誤差補正のための使用される。ステップＳ９では、Ｓ／Ｈ回路１１７から標本アナログ信号Ｓが第１のＡ／Ｄ変換ステージ１５１に入力される。このアナログ信号のＡ／Ｄ変換が手順ＳＭ１と並列して行われて、ディジタル値１ａ２１〜ａ２８が生成される。
【０２４５】
ステップＳ２０、Ｓ２１では、Ａ／Ｄ変換ステージ１５３において操作Ｍ１、Ｍ２が行われる。この結果、Ａ／Ｄ変換ステージ１５３の変換値はキャパシタミスマッチを示す信号が生成され、この信号が、手順ＳＭ２によってディジタル値ｍ２１〜ｍ２８が生成される。ディジタル値ｍ２１〜ｍ２８は、ディジタル誤差補正回路１１６に提供され。Ａ／Ｄ変換値の誤差補正のための使用される。ステップＳ１７では、Ｓ／Ｈ回路１１７から標本アナログ信号Ｓが第１のＡ／Ｄ変換ステージ１５１に入力される。このアナログ信号のＡ／Ｄ変換が手順ＳＭ２と並列して行われて、ディジタル値ａ３１〜ａ３８が生成される。
【０２４６】
ステップＳ２９、Ｓ３０では、Ａ／Ｄ変換ステージ１５５において操作Ｍ１、Ｍ２が行われる。この結果、Ａ／Ｄ変換ステージ１５５の変換値はキャパシタミスマッチを示す信号が生成され、この信号が、手順ＳＭ３によってディジタル値ｍ３１〜ｍ３８が生成される。ディジタル値ｍ３１〜ｍ３８は、ディジタル補佐補正回路１１６に提供され。Ａ／Ｄ変換値の誤差補正のための使用される。ステップＳ２５では、Ｓ／Ｈ回路１１７から標本アナログ信号Ｓが第１のＡ／Ｄ変換ステージ１５１に入力される。このアナログ信号のＡ／Ｄ変換が手順ＳＭ３と並列して行われて、ディジタル値ａ４１〜ａ４８が生成される。
【０２４７】
ステップＳ３８、Ｓ３９ではＡ／Ｄ変換ステージ１５７において操作Ｍ１、Ｍ２が行われる。この結果、Ａ／Ｄ変換ステージ１５７の変換値はキャパシタミスマッチを示す信号が生成され、この信号が手順ＳＭ４によってディジタル値ｍ４１〜４８が生成される。ディジタル値ｍ４１〜ｍ４８は、ディジタル補佐補正回路１１６に提供され、Ａ／Ｄ変換値の誤差補正のための使用される。ステップＳ３３、Ｓ４１ではＳ／Ｈ回路１１７から標本アナログ信号Ｓが第１のＡ／Ｄ変換ステージ１５１に入力される。このアナログ信号のＡ／Ｄ変換が手順ＳＭ４と並列して行われて、ディジタル値５１ａ〜ａ５８、６１ａ〜ａ６８が生成される。
【０２４８】
図３２、図３３、図３４は、Ａ／Ｄ変換ステージにおける演算増幅回路の有限利得誤差を補正するための補正値を生成するためのシーケンスを示す図面である。図３２〜図３４を参照すると、ステップＳ１〜Ｓ４８が示される。これらのステップでは、図２９〜図３１に示された操作Ｍ１、Ｍ２に替えて操作Ｇ１、Ｇ２が行われる。この結果、Ａ／Ｄ変換ステージ１５１、１５３、１５５、１５７の変換値は演算増幅回路の有限利得の影響を示す信号が生成され、この信号が、手順ＳＧ１〜ＳＧ４によってディジタル値ｇ１１〜ｇ１８、ｇ２１〜ｇ２８、ｇ３１〜ｇ３８、ｇ４１〜ｇ４８が生成される。これらのディジタル値は、ディジタル誤差補正回路１１６に提供され、Ａ／Ｄ変換値の誤差補正のための使用される。
【０２４９】
図３５に示されるように、図２９〜図３１（及び／又は図３２〜図３４）に記載されている誤差測定シーケンスの少なくともいずれか一つにより手順が、必要に応じて、アナログディジタル変換器１１ｂに起因する誤差補正のために行われる。このシーケンスが終了したら、必要な場合に、同一或いは別のシーケンスを繰り返すことができる。これらの手順により得られた誤差の補正値は、ディジタル誤差補正に利用するために、図２８に示される記憶回路（例えば、レジスタ１３９ａ〜１３９ｄ、１４１ａ〜１４１ｄ、１４３）に格納される。例えば、以下のような演算を行う。図３５に示される演算式は、Ａ／Ｄ変換値Ｘ、Ｓ／Ｈ回路のオフセットのディジタル値ＯＳ、並びに第ｉのＡ／Ｄ変換ステージにおけるキャパシタミスマッチ誤差Ｍｉおよび利得誤差Ｇｉを用いて、ディジタル値の誤差を表す。この演算式において、シンボルＸはＡ／Ｄ変換値を示し、“ＯＳ”は、測定したＳ／Ｈ段のオフセットのディジタル値を示し、“Ｍｉ”は、キャパシタミスマッチ誤差を示し、“Ｇｉ”はゲイン誤差を示し、ｋ＝ｉ  ｍｏｄ  ４である。該演算式においてシンボルＭは、ディジタル値の最上位桁からＭ桁目までを補正することを示す。また、シンボルＮは、ディジタル補正に利用するＡ／Ｄ変換値の桁数を示しており、Ａ／Ｄ変換出力の最上位桁から数えてＮ桁目まで値を用いることを意味する。なお、冗長表現を用いる場合は、Ａ／Ｄ変換値の冗長表現のままの値を用いる。シンボルＤｉはＡ／Ｄ変換出力（冗長コード）のｉ桁目の値を示し、冗長表現を用いる場合、−１、０、＋１の三値を取ることができる。巡回型Ａ／Ｄ変換器では、各Ａ／Ｄ変換ステージで入力信号が２倍に演算されるので、演算の回数が多くなるにつれて、誤差の影響は緩和される。このため、Ｍ桁目は、補正の対象であるキャパシタミスマッチや有限ゲイン等による誤差の大きさに応じて決定される。
【０２５０】
本発明の実施の形態において、例えば、シングルエンド回路を用いて構成された回路に全差動構成の回路を用いることができる。また、全差動構成の回路を用いて構成された回路にシングルエンド回路を使用できる。
【０２５１】
第４の実施の形態に係る背景技術について説明する。非特許文献６には、バックグラウンドキャリブレーションが記載されている。特許文献１および２には、巡回型アナログディジタル変換器が記載されている。巡回型アナログディジタル変換器の入力には、サンプル／ホールド（Ｓ／Ｈ）回路が設けられている。巡回型アナログディジタル変換器では、直列に接続された２段の回路ブロックを含む。特許文献３には、容量のディジタル補正について記載されており、
【０２５２】
巡回型アナログディジタル変換器における各回路ブロックは、ＭＤＡＣ回路およびサブＡ／Ｄ変換回路を含む。一段目の回路ブロックの入力は、Ｓ／Ｈ回路の出力にスイッチを介して接続されている。二段目の回路ブロックの出力は、スイッチを介して一段目の回路ブロックの入力に接続されている。サブＡ／Ｄ変換回路は、その出力に対して、（０，１）の２値のＡ／Ｄ変換結果または（−１，０，＋１）の３値のＡ／Ｄ変換結果（ディジタル値）を生成する。ＭＤＡＣ回路は、入力信号を２倍に増幅すると共に、ディジタル値に対応する参照電圧の「加算」、「減算」および「演算無し」のいずれかを行う。この動作は、各回路ブロックにおいて順次に行われ、各回路ブロックからの出力値は、ループ内の次の段の回路ブロックに順に提供される。この動作はクロックで制御される。
【０２５３】
この巡回型アナログディジタル変換器では、Ｓ／Ｈ回路から受け取ったアナログ信号を各回路ブロックにおいて２値のＡ／Ｄ変換を行う場合には、各回路ブロック毎に１ビットのディジタル信号が得られる。また、各回路ブロックにおいて３値のＡ／Ｄ変換を行う場合は、各回路ブロック毎に１．５ビットのディジタル信号が得られる。２段の回路ブロックを用いてＮクロック分の巡回動作を行うと、それぞれ、２Ｎビット（２値Ａ／Ｄ変換）及び２Ｎ＋１ビット（３値Ａ／Ｄ変換）のＡ／Ｄ変換が行える。例えば、一段当たり１ビットのＡ／Ｄ変換を行うと、６．５クロック分の巡回動作により、１３ビットのＡ／Ｄ変換を行うことができる。また、一段当たり１．５ビットのＡ／Ｄ変換を行うと、６．５クロック分の巡回動作により、１４ビットのＡ／Ｄ変換を行うことができる。
【０２５４】
非特許文献３〜５および特許文献１〜２に記載された巡回型Ａ／Ｄ変喚器では、そのオフセット電圧及びその変動、さらにはアンプの有限利得についての対策は採られておらず、一般的な用途では問題がないものの、非常に安定した動作および高精度化が必要とされる用途では課題となっている。
【０２５５】
また、特許文献３には、容量のディジタル補正について記載されており、この方式では、Ａ／Ｄ変換を行う前にディジタル補正値を求める処理を行う。非特許文献６に記載されたバックグラウンドキャリブレーションでは、擬似乱数を用いてディジタル領域で誤差補正を行うものであり、回路構成が複雑になる。
【０２５６】
一方、第４の実施の形態によれば、回路素子に関連する誤差の補正を簡易な構成で提供できるＡ／Ｄ変換ステージが提供される。また、第４の実施の形態によれば、このＡ／Ｄ変換ステージを含むアナログディジタル変換器が提供される。さらに、第４の実施の形態によれば、Ａ／Ｄ変換ステージおける変換誤差を示す信号を生成する方法、およびアナログ信号に対応したディジタル信号を生成する方法が提供される。
【０２５７】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【符号の説明】
【０２５８】
１１、１１ａ、１１ｂ…アナログディジタル変換器、１２…Ａ／Ｄ変換ステージ、１３…入力、１５…ゲインステージ、１６…ゲインステージ、１７…第１のサンプリングスイッチ、１９…第２のサンプリングスイッチ、２１…演算増幅回路、２３…フィードバックスイッチ、２５…第１のキャパシタ、２７…第２のキャパシタ、２９、３１、３２、３４、３５、３７…スイッチ、３３…第３のキャパシタ、３９…接地線、４１…サブＡ／Ｄ変換回路、４２…Ｄ／Ａ変換回路、４３…論理回路、４４…Ｄ／Ａ変換回路、４５…Ｄ／Ａ変換回路、４６…Ｄ／Ａ変換器、４７…第１の電圧源、４９…第２の電圧源、５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｆ…スイッチ、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ…スイッチ、５３…論理回路、５９ａ〜５９ｄ…第１〜第４のスイッチ、１０１…第１のＡ／Ｄ変換ステージ、１０３…第２のＡ／Ｄ変換ステージ、１０５…第３のＡ／Ｄ変換ステージ、１０７…第４のＡ／Ｄ変換ステージ、１０９…アナログ入力、１１１…入力スイッチ、１１３…巡回スイッチ、１１５…ディジタル演算回路、１１７…サンプル／ホールド（Ｓ／Ｈ）回路、１１８…ディジタル出力、１１９ａ…ステージ入力、１１９ｂ…ステージ出力、１３１…第１のＡ／Ｄ変換ステージ、１３３…第２のＡ／Ｄ変換ステージ、１３５…第３のＡ／Ｄ変換ステージ、１４７…ステージ入力、１４９…ステージ出力、１４５…ディジタル演算回路、ＴＳ１、ＴＳ２…第１および第２のサンプリング期間、ＴＦＢ…巡回期間、Ｄ１、Ｄ０…ディジタル信号、ＶＤＩＧＩＴＡＬ…Ａ／Ｄ変換ディジタルコード、ＶＤＩＧ…ディジタル信号、ＶＳＷＣＯＮＴ０…制御信号、φＤＯ、φＤＰ、φＤＮ、φＤＯ１、φＤＰ１、φＤＮ１、φＤＯ２、φＤＰ２、φＤＮ２…制御信号、Ｖｉ…入力アナログ信号、ＶＡ／Ｄ…変換アナログ信号、ＶＣ１…補正のための信号、ＶＣ２…補正用の信号、Ｔ１…第１の期間、Ｔ２…第２の期間、Ｔ３…第３の期間、Ｔ４…第４の期間、Ｔ５…第５の期間、Ｔ６…第６の期間、Ａ…サンプリング操作、Ｂ…変換操作、Ｍ１…第１のミスマッチ補正操作、Ｍ２…第２のミスマッチ補正操作、Ｇ１…第１の有限利得補正操作、Ｇ２…第２の有限利得補正操作、Ａｉｎ…入力アナログ信号、ＶＯＦＦＳＥＴ…演算増幅回路のオフセットに関連する量、ＶＣＩ…帰還スイッチの開閉の際のノイズ、９２…演算増幅回路、９３…帰還スイッチ、１０９…アナログ入力、１１１…入力スイッチ、１１３…巡回スイッチ、１１６…ディジタル誤差補正回路、１１７…サンプル／ホールド（Ｓ／Ｈ）回路、１１８…ディジタル出力、１１９ａ…ステージ入力、１１９ｂ…ステージ出力、１２３、１２５、１２７、１２９…第１〜第４の記憶回路、１３１…第１の回路、１３３…第２の回路、１３６…補正値生成回路、１５１…第１のＡ／Ｄ変換ステージ、１５３…第２のＡ／Ｄ変換ステージ、１５５…第３のＡ／Ｄ変換ステージ、１５７…第４のＡ／Ｄ変換ステージ、ＤＳ、ＤＲ…ディジタルコード、１１９、１２１…記憶素子、ｂ１１〜ｂ１８…ディジタル信号、ａ１１〜ａ１８、ａ２１〜ａ２８、ａ３１〜ａ３８、ａ４１〜ａ４８、５１ａ〜ａ５８、６１ａ〜ａ６８…ディジタル値、ＳＭ１、ＳＭ２、ＳＭ３、ＳＭ４…キャパシタミスマッチ用の手順、ｍ１１〜ｍ１８、ｍ２１〜ｍ２８、ｍ３１〜ｍ３８、ｍ４１〜ｍ４８…補正用ディジタル値、ＳＧ１、ＳＧ２、ＳＧ３、ＳＧ４…有限利得補正用の手順、ｇ１１〜ｇ１８、ｇ２１〜ｇ２８、ｇ３１〜ｇ３８、ｇ４１〜ｇ４８…ディジタル値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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