(57)【特許請求の範囲】
【請求項１】
支持基板上に、第１導電型のチャネル領域、前記チャネル領域のチャネル長方向の両側に位置する第２導電型のソース／ドレイン領域とを含む第１の素子を少なくとも備える半導体装置の製造方法であって、
（１）半導体基板の表面層の前記チャネル領域を形成すべき領域に第１導電型のウエルと、前記ウエルのチャネル長方向の両側に位置する前記ソース／ドレイン領域を形成すべき領域に第２導電型の一対のイオン注入領域とを、前記ウエルとイオン注入領域とが、少なくとも前記チャネル領域とソース／ドレイン領域の厚さの２倍以上の厚さとなるように、イオン注入及びその後の熱処理により形成する工程と、
（２）少なくとも前記チャネル領域とソース／ドレイン領域の厚さに対応する深さに水素を前記半導体基板全面に注入する工程と、
（３）前記半導体基板のウエルとイオン注入領域が形成された面を、少なくとも表面に絶縁層を備えた前記支持基板の前記絶縁層面と整合させる工程と、
（４）整合させた前記半導体基板と支持基板を熱処理することで、前記支持基板上に前記チャネル領域とソース／ドレイン領域とを転写により形成する工程と、
転写後の前記半導体基板を再度、前記工程（２）〜（４）に使用することで、前記ウエルと一対のイオン注入領域とを備えた半導体基板を繰り返し使用することを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（４）の後、水素が注入された面を平坦化する工程を備える請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（４）の後、転写後の前記半導体基板に再度水素を注入する工程の前に、水素が注入された面を平坦化する工程を備える請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記チャネル長が、１μｍ以下である請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記ウエルと一対のイオン注入領域とが、前記チャネル領域とソース／ドレイン領域の厚さの２〜５倍の厚さとなるように多段イオン注入及びその後の熱処理により形成される請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記工程（４）の後、前記チャネル領域上にゲート絶縁膜及びゲート電極をこの順で形成する工程と、前記ソース／ドレイン領域の表面層に前記ソース／ドレイン領域より高いイオン注入濃度で前記コンタクト領域を形成する工程と備える請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記半導体装置が相補型半導体装置であり、前記第１の素子と、第２導電型のチャネル領域、前記第２導電型のチャネル領域のチャネル長方向の両側に位置する第１導電型のソース／ドレイン領域とを含む第２の素子とを少なくとも備える半導体装置であり、
（１）’前記第１導電型のウエルと第２導電型の一対のイオン注入領域を形成する工程の後、これらウエルとイオン注入領域とから、少なくとも第１の素子と第２の素子とを電気的に分離しうる間隔をおいて、前記半導体基板の表面層に前記第２導電型のチャネル領域を形成すべき領域に第２導電型のウエルと、前記ウエルのチャネル長方向の両側に位置する前記第１導電型のソース／ドレイン領域を形成すべき領域に第１導電型の一対のイオン注入領域とを、前記第２導電型のウエルと第１導電型のイオン注入領域とが、前記第１導電型のウエルと第２導電型のイオン注入領域と同じ厚さとなるように、イオン注入及びその後の熱処理により形成する工程と
（２）’少なくとも前記第１導電型のチャネル領域と第２導電型のソース／ドレイン領域の厚さに対応する深さに水素を前記半導体基板全面に注入する工程と、
（３）’前記半導体基板のウエルとイオン注入領域が形成された面を、少なくとも表面に絶縁層を備えた支持基板の前記絶縁層面と整合させる工程と、
（４）’整合させた前記半導体基板と支持基板を熱処理することで、前記支持基板上に前記チャネル領域とソース／ドレイン領域とを転写により形成する工程と、
転写後の前記半導体基板を再度、前記工程（２）’〜（４）’に使用することで、前記ウエルと一対のイオン注入領域とを備えた半導体基板を繰り返し使用する請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか１つに記載の方法に使用される半導体基板であって、半導体基板の表面層にチャネル領域に対応するウエルと、ウエルのチャネル長方向の両側に位置するソース／ドレイン領域に対応する一対のイオン注入領域とを、前記ウエルとイオン注入領域とが、少なくとも前記チャネル領域とソース／ドレイン領域の厚さの２倍以上の厚さとなるように、形成されていることを特徴とする半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体基板に関する。
【背景技術】
【０００２】
半導体基板上に、チャネル領域、チャネル領域のチャネル長方向の両側に位置するソース／ドレイン領域、チャネル領域上のゲート絶縁膜、ゲート絶縁膜上のゲート電極とを備える半導体装置は、いわゆるバルクトランジスタとして汎用されている。近年、埋め込み絶縁体上のシリコン層（いわゆるＳＯＩ基板）にトランジスタを設けた、いわゆるＳＯＩトランジスタが、報告されている。このＳＯＩトランジスタは、寄生容量低減、動作速度の向上等の観点でバルクトランジスタより優れている。
【０００３】
ＳＯＩ基板の形成方法としては、種々の方法が知られている。例えば、特開２００６−２１６８０７号公報（特許文献１）では、貼り合せ法による形成方法が報告されている。具体的には、第１シリコン基板上に後に埋め込み酸化膜となる酸化膜を形成する工程、第１シリコン基板に水素イオンを注入する工程、第１シリコン基板と第２シリコン基板とを酸化膜を介して貼り合せる工程、熱処理することにより水素イオン注入部で第１シリコン基板と第２シリコン基板を分離する工程、とを経ることで第２シリコン基板上に酸化膜を介してシリコン層を備えるＳＯＩ基板が形成されている。ここで用いられる水素イオンを利用した基板の分離方法は、スマートカットと一般に称されている。また、この公報では、分離後の第１シリコン基板を所定の処理に付すことで、再利用できると記載されている。
【特許文献１】特開２００６−２１６８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記公報に記載の方法では、半導体層の転写後にチャネル領域とソース／ドレイン領域とを形成するため、これら領域の特性を均一に保つこと困難であるという課題があった。
また、上記公報に記載の方法では、形成されたＳＯＩ基板のシリコン層に、チャネル領域、ソース／ドレイン領域、ゲート絶縁膜、ゲート電極等のトランジスタの構成部材が形成される。これら構成部材の内、チャネル領域及びソース／ドレイン領域をＳＯＩ基板のシリコン層に形成する場合、バルク基板への形成に比べて、シリコン層が薄いため、イオン注入のプロファイルが安定せず、これら領域の幅を狭くすることが困難であるという課題があった。
更に、製造コストの低減の観点から、上記領域形成のためのイオン注入回数をできるだけ減らすことが望まれていた。
【課題を解決するための手段】
【０００５】
かくして本発明によれば、支持基板上に、第１導電型のチャネル領域、前記チャネル領域のチャネル長方向の両側に位置する第２導電型のソース／ドレイン領域とを含む第１の素子を少なくとも備える半導体装置の製造方法であって、
（１）半導体基板の表面層の前記チャネル領域を形成すべき領域に第１導電型のウエルと、前記ウエルのチャネル長方向の両側に位置する前記ソース／ドレイン領域を形成すべき領域に第２導電型の一対のイオン注入領域とを、前記ウエルとイオン注入領域とが、少なくとも前記チャネル領域とソース／ドレイン領域の厚さの２倍以上の厚さとなるように、イオン注入及びその後の熱処理により形成する工程と、
（２）少なくとも前記チャネル領域とソース／ドレイン領域の厚さに対応する深さに水素を前記半導体基板全面に注入する工程と、
（３）前記半導体基板のウエルとイオン注入領域が形成された面を、少なくとも表面に絶縁層を備えた前記支持基板の前記絶縁層面と整合させる工程と、
（４）整合させた前記半導体基板と支持基板を熱処理することで、前記支持基板上に前記チャネル領域とソース／ドレイン領域とを転写により形成する工程と、
転写後の前記半導体基板を再度、前記工程（２）〜（４）に使用することで、前記ウエルと一対のイオン注入領域とを備えた半導体基板を繰り返し使用することを特徴とする半導体装置の製造方法が提供される。
【０００７】
また、本発明によれば、上記方法に使用される半導体基板であって、半導体基板の表面層にチャネル領域に対応するウエルと、ウエルのチャネル長方向の両側に位置するソース／ドレイン領域に対応する一対のイオン注入領域とを、前記ウエルとイオン注入領域とが、少なくとも前記チャネル領域とソース／ドレイン領域の厚さの２倍以上の厚さとなるように、形成されていることを特徴とする半導体基板が提供される。
【発明の効果】
【０００８】
本発明では、表面層の素子（トランジスタ）を構成するチャネル領域を形成すべき領域にウエルと、ソース／ドレイン領域を形成すべき領域に一対のイオン注入領域とが予め半導体基板に形成され、これらウエルと一対のイオン注入領域とが、ウエルとソース／ドレイン領域との厚さの２倍以上の厚さを有している半導体基板を使用している。加えて、この半導体基板を、チャネル領域とソース／ドレイン領域との形成に繰り返し使用している。
上記により、本発明では、転写される半導体基板に予めチャネル領域とソース／ドレイン領域とが形成されているため、半導体層を転写後にこれら領域を形成する従来の方法と比べて、これら領域の形状を均一に保つことができる。また、本発明では、イオン注入のプロファイルを安定化できるので、従来の方法よりこれら領域の幅を狭くすることができ、より微細化に適している。
【０００９】
更に、例えば、支持基板が複数枚のウエハであり、半導体基板上に予め形成されるチャネル領域とソース／ドレイン領域とがウエハ上に形成される全ての領域である場合、従来の方法では半導体層の転写後にこれら領域を形成するためにイオン注入装置を複数回使用する必要があった。これに対して、本発明ではイオン注入装置を使用することなく転写によりこれら領域を形成できるため、半導体基板にこれら領域を形成するために１回イオン注入装置を使用するだけですみ、製造コストが低減できるという利点がある。
【発明を実施するための最良の形態】
【００１０】
まず、本発明では、支持基板上に、第１導電型のチャネル領域、チャネル領域のチャネル長方向の両側に位置する第２導電型のソース／ドレイン領域とを含む第１の素子を少なくとも備える半導体装置が製造される。なお、第１導電型は、Ｐ又はＮ型を意味し、第２導電型は、Ｎ又はＰ型を意味する。更に、「ソース／ドレイン領域」は、ソース領域及びドレイン領域を意味する。
上記半導体装置は、以下の工程（１）〜（４）を経ることで形成できる。
【００１１】
工程（１）
半導体基板の表面層のチャネル領域を形成すべき領域に第１導電型のウエルと、ウエルのチャネル長方向の両側に位置する前記ソース／ドレイン領域を形成すべき領域に第２導電型の一対のイオン注入領域とを、イオン注入及びその後の熱処理により形成する。ウエルとイオン注入領域とは、少なくとも形成を望むチャネル領域とソース／ドレイン領域の厚さの２倍以上の厚さを有している。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。この内、シリコン基板が製造の容易性の観点から好ましい。
【００１２】
次に、ウエル及びイオン注入領域とは、少なくとも形成を望むチャネル領域とソース／ドレイン領域の厚さの２倍以上の厚さを有している。一般的な半導体基板の厚さを考慮すると、ウエル及びイオン注入領域の厚さはこれら領域の５０倍程度まで可能である。但し、イオン注入装置やイオン注入条件を考慮すると、２〜５倍程度が好適であり、４〜５倍程度がより好適である。更に、ウエル及びイオン注入領域の厚さには、工程（３）での研磨により減少する厚さを考慮した厚さが加味されていることが好ましい。この厚さは、具体的には、形成を望むチャネル領域とソース／ドレイン領域の厚さの約１．５〜２倍程度である。
【００１３】
ウエルの幅（チャネル長に対応）は、形成を望む半導体装置の種類に応じて適宜設定可能である。例えば、本発明では、ウエルの幅を１μｍ以下（例えば、０．３５〜０．８μｍ）と従来の薄膜トランジスタの形成方法では形成し難い幅にすることができる。また、１μｍより長いウエルの幅も半導体装置の種類に応じて適宜作製可能である。
なお、半導体基板上には工程（３）の支持基板との整合性を高めるために、絶縁膜が形成されていることが好ましい。絶縁膜としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等の種々の膜が挙げられる。絶縁膜の形成方法としては、熱酸化法、ＣＶＤ法等が挙げられる。
【００１４】
工程（２）
少なくともチャネル領域とソース／ドレイン領域の厚さに対応する深さに水素を半導体基板全面に注入する。水素が注入された領域には微小ボイドが形成され、その領域でのへき開が可能となる。
工程（３）
半導体基板のウエルとイオン注入領域が形成された面を、少なくとも表面に絶縁層を備えた支持基板の絶縁層面と整合させる。
【００１５】
絶縁層を備えた支持基板としては、絶縁層自体が支持基板であってもよく、絶縁層と基板とからなっていてもよい。前者の支持基板としては、ガラス基板、樹脂基板、サファイア基板等が挙げられる。後者の絶縁層としては、シリコン酸化層、シリコン窒化層、シリコン酸窒化層等の種々の層が挙げられる。また、後者の基板としては、ガラス基板、樹脂基板等の絶縁性基板、シリコン基板、化合物半導体等の半導体基板、アルミニウム基板、銅基板、ステンレス基板等の金属基板が挙げられる。
また、整合させる２つの面は、両面の密着性を高めるために、化学機械研磨（ＣＭＰ）法やプラズマドライエッチング法により、予め研磨（鏡面処理）されていることが好ましい。
【００１６】
工程（４）
整合させた半導体基板と支持基板を熱処理することで、支持基板上にチャネル領域とソース／ドレイン領域とを転写により形成する。転写は、上記水素注入された領域で半導体基板をへき開させることにより行うことができる。
本発明では、転写後の半導体基板を再度、工程（２）〜（４）に使用される。よって、ウエルと一対のイオン注入領域とを備えた半導体基板が繰り返し使用される。繰り返し使用する場合、半導体基板のへき開面は研磨（鏡面処理）されていることが好ましい。研磨される半導体基板の厚さは、具体的には、チャネル領域とソース／ドレイン領域の厚さの約１０〜５０％程度である。
【００１７】
工程（４）の後、得られた支持基板を、チャネル領域上にゲート絶縁膜及びゲート電極をこの順で形成する工程と、ソース／ドレイン領域の表面層にソース／ドレイン領域より高いイオン注入濃度でコンタクト領域を形成する工程とに付してもよい。これら工程を経ることで、トランジスタが完成する。
【００１８】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。ゲート絶縁膜の形成方法としては、熱酸化法、ＣＶＤ法等が挙げられる。
【００１９】
ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、コバルト、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の形成方法としては、ＣＶＤ法、蒸着法等が挙げられる。
コンタクト領域は、任意領域であり、ソース／ドレイン領域が１Ｅ１９ｃｍ-3以下の低濃度である場合、設けることが好ましい。
この後、公知の方法により、１層目層間絶縁膜、コンタクトプラグ、１層目配線、２層目層間絶縁膜、２層目配線、被覆層を形成してもよい。
【００２０】
本発明の方法は、相補型半導体装置（ＣＭＯＳ）にも適用できる。ＣＭＯＳは、上記第１の素子と、第２導電型のチャネル領域、第２導電型のチャネル領域のチャネル長方向の両側に位置する第１導電型のソース／ドレイン領域とを含む第２の素子とを少なくとも備えている。
上記ＣＭＯＳは、以下の工程（１）’〜（４）’を経ることで形成できる。
【００２１】
工程（１）’
第１導電型のウエルと第２導電型の一対のイオン注入領域を形成する工程の後、これらウエルとイオン注入領域とから、少なくとも第１の素子と第２の素子とを電気的に分離しうる間隔をおいて、半導体基板の表面層に第２導電型のチャネル領域を形成すべき領域に第２導電型のウエルと、ウエルのチャネル長方向の両側に位置する第１導電型のソース／ドレイン領域を形成すべき領域に第１導電型の一対のイオン注入領域とを、第２導電型のウエルと第１導電型のイオン注入領域とが、第１導電型のウエルと第２導電型のイオン注入領域と同じ厚さとなるように、イオン注入及びその後の熱処理により形成する。この工程は、要するに、ＣＭＯＳを構成するＰＭＯＳとＮＭＯＳのチャネル領域とソース／ドレイン領域に対応するウエルとイオン注入領域とを形成する工程である。第１の素子と第２の素子とを電気的に分離しうる間隔とは、この間隔に存在するシリコンを絶縁物（酸化シリコン、窒化シリコン等）に置き換えた際に、寄生容量が発生しない程度の間隔を意味する。
【００２２】
工程（２）’
少なくとも第１導電型のチャネル領域と第２導電型のソース／ドレイン領域の厚さに対応する深さに水素を半導体基板全面に注入する。この工程は、上記工程（２）と同様である。
工程（３）’
半導体基板のウエルとイオン注入領域が形成された面を、少なくとも表面に絶縁層を備えた支持基板の絶縁層面と整合させる。この工程は、上記工程（３）と同様である。
【００２３】
工程（４）’
整合させた半導体基板と支持基板を熱処理することで、支持基板上にチャネル領域とソース／ドレイン領域とを転写により形成する。この工程は、上記工程（４）と同様である。
上記と同様に、転写後の半導体基板を再度、工程（２）’〜（４）’に使用される。
工程（４）’の後、第１の素子を第２の素子間のシリコンを除去し、除去部分に絶縁膜を埋め込むことで、第１の素子と第２の素子とを素子分離することができる。
次いで、上記と同様して、ゲート絶縁膜、ゲート電極、コンタクト領域を形成する工程とに付してもよい。また、上記と同様にして、公知の方法により、１層目層間絶縁膜、コンタクトプラグ、１層目配線、２層目層間絶縁膜、２層目配線、被覆層を形成してもよい。
【００２４】
本発明では、支持基板上のチャネル領域及びソース／ドレイン領域と同一の階層に、抵抗、キャパシタの下部電極、ダイオード、バイポーラトランジスタ等の他の素子の構成要素を備えている場合は、これら構成要素もウエル及びイオン注入領域を備える半導体基板に、それら構成要素を形成すべき領域に予めイオン注入領域を形成しておけば、チャネル領域及びソース／ドレイン領域と同時に、これら構成要素も形成できる。
【００２５】
本発明の半導体装置は、様々な電子機器に使用できる。例えば、パソコン、ビデオカメラ、デジタルカメラ、カーナビゲーション、携帯電話、電子辞書、ゲーム機等が挙げられる。
以下、実施の形態を用いて本発明を詳細に説明する。
【００２６】
実施の形態１
実施の形態１は、ＣＭＯＳの製造例であり、その製造法を図１〜１１を用いて説明する。
まず、シリコン基板１の表面に熱酸化法又はＣＶＤ法により絶縁膜２を形成する。絶縁膜の厚さは、５００Å以下であることが好ましく、１００〜５００Åであることがより好ましく、１００〜３００Åであることが更に好ましい。次に、フォトリソグラフィ法を利用して、ＮＭＯＳ用のＮ-イオン注入領域３（Ｎ-）及びＰウエル４（ＰＷ）と、ＰＭＯＳ用のＰ-イオン注入領域５（Ｐ-）及びＮウエル６（ＮＷ）を形成する。ここで、「Ｐ-とＮ-」は低濃度Ｐ型と低濃度Ｎ型を意味する。また、最も近接するＮ-イオン注入領域３とＰ-イオン注入領域５の間隔を１〜５μｍに設定している。また、この実施の形態は、チャネル長が、比較的長いトランジスタを形成する方法に関している。従って、Ｎ-イオン注入領域３とＰ-イオン注入領域５の注入幅を、１〜２μｍとし、Ｐウエル４とＮウエル６のチャネル長に対応する幅を２〜３μｍとしている。
【００２７】
Ｎ-イオン注入領域３の注入条件は、例えば、イオン種としてＰ（リン）を使用した場合、エネルギー５０〜１１０ｋｅＶ（例えば、８０ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）、エネルギー１２０〜２００ｋｅＶ（例えば、１６０ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）、エネルギー３００〜５００ｋｅＶ（例えば、４００ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）、エネルギー６００〜９００ｋｅＶ（例えば、７７０ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）、エネルギー１０００〜１３００ｋｅＶ（例えば、１１５０ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）とすることができる。
【００２８】
Ｐウエル４の注入条件は、例えば、イオン種としてＢ（ホウ素）を使用した場合、エネルギー２０〜４０ｋｅＶ（例えば、３０ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）、エネルギー５０〜８０ｋｅＶ（例えば、６０ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）、エネルギー１５０〜２５０ｋｅＶ（例えば、１９０ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）、エネルギー３００〜５００ｋｅＶ（例えば、４００ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）、エネルギー５５０〜７５０ｋｅＶ（例えば、６６０ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）とすることができる。
【００２９】
Ｐ-イオン注入領域５の注入条件は、例えば、イオン種としてＢ（ホウ素）を使用した場合、エネルギー２０〜４０ｋｅＶ（例えば、３０ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）、エネルギー５０〜８０ｋｅＶ（例えば、６０ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）、エネルギー１５０〜２５０ｋｅＶ（例えば、１９０ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）、エネルギー３００〜５００ｋｅＶ（例えば、４００ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）、エネルギー５５０〜７５０ｋｅＶ（例えば、６６０ｋｅＶ）でドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2（例えば、１Ｅ１３ｃｍ-2）とすることができる。
【００３０】
Ｎウエル６の注入条件は、例えば、イオン種としてＰ（リン）を使用した場合、エネルギー５０〜１１０ｋｅＶ（例えば、８０ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）、エネルギー１２０〜２００ｋｅＶ（例えば、１６０ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）、エネルギー３００〜５００ｋｅＶ（例えば、４００ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）、エネルギー６００〜９００ｋｅＶ（例えば、７７０ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）、エネルギー１０００〜１３００ｋｅＶ（例えば、１１５０ｋｅＶ）でドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2（例えば、１Ｅ１２ｃｍ-2）とすることができる。
【００３１】
なお、各領域３〜６は、５回のイオン注入で形成されている。各領域３〜６は、４層分のチャネル領域とソース／ドレイン領域に対応しており、１回目と２回目のイオン注入が、１層目のチャネル領域とソース／ドレイン領域形成用のイオン注入に対応している。
イオン注入後、５００〜９００℃で熱処理に付し、結晶性の回復と注入領域の確定を行う。
以上の工程により図１に示す構造が得られる。
【００３２】
次に、少なくともチャネル領域とソース／ドレイン領域の厚さに対応する深さに水素を半導体基板全面に注入する。水素の注入条件は、後の工程で注入領域から半導体基板を剥離することができさえすれば特に限定されない。例えば、エネルギー２０〜４０ｋｅＶでドーズ量１Ｅ１５〜１Ｅ１７ｃｍ-2（より好ましくは、１Ｅ１５〜１Ｅ１６ｃｍ-2、例えば１Ｅ１６ｃｍ-2）とすることができる。
以上の工程により図２に示す構造が得られる。図２中、７は水素が注入された領域を意味する。
【００３３】
次に、シリコン基板１を支持基板８とを、絶縁膜２を介して貼り合せる（整合させる）。ここで、支持基板８としては、例えば、シリコン酸化膜を備えたシリコン基板（絶縁性基板）を使用している。
以上の工程により図３に示す構造が得られる。
【００３４】
次に、貼り合せたシリコン基板１と支持基板８を熱処理することで、水素が注入された領域７でシリコン基板を剥離し、支持基板８に転写することで、１層目のチャネル領域とソース／ドレイン領域とが形成できる。熱処理温度は、４００〜７００℃とすることができ、水素の遊離を防ぐ観点から、６００〜７００℃とすることが好ましい。
以上の工程により図４に示す構造が得られる。図４中、７ａ及び７ｂは、剥離後の水素が注入された領域に対応する領域を意味する。
【００３５】
１層目のチャネル領域とソース／ドレイン領域が剥離されたシリコン基板１は、図５に示すように、領域７ａがＣＭＰ又はプラズマエッチングにより取り除かれ、図６に示すように、再度絶縁膜２が形成され、図２に示す水素注入工程に付される。領域７ａの除去は、水素注入よるダメージが残存する領域を考慮してその除去深さが決められる。その深さとしては、例えば０．０５〜０．１５μｍとすることができる。この実施の形態では、４層分のチャネル領域とソース／ドレイン領域に対応するウエルとイオン注入領域が半導体基板に形成されているので、図２〜６のサイクルが４回行われる。
【００３６】
図４により得られた、１層目のチャネル領域とソース／ドレイン領域を備える支持基板は、以下の工程に付される。
まず、領域７ｂをＣＭＰ又はプラズマエッチングにより取り除いた後、公知のフォトリソグラフィ及びプラズマエッチング技術を用いて、領域３〜６以外の残存するシリコンを除去することで、図７の構造を得る。領域７ｂの除去は、領域７ａと同様、水素注入よるダメージが残存する領域を考慮してその除去深さが決められる。その深さとしては、例えば０．０５〜０．１５μｍとすることができる。
【００３７】
除去深さの決定法の一例を下記する。
例えば、チャネル領域とソース／ドレイン領域の厚さを約０．２μｍに設定すると、研磨前のウエルとイオン注入領域の厚さは約０．４μｍになる。この場合、水素の注入は、約０．３μｍをピークとして注入できる。除去深さ（Ｈが残留している幅、研磨量）は、０．１μｍを中心として、約０．０５〜０．２μｍとなる。
【００３８】
次に、例えば、ＣＶＤ法によりシリコン酸化膜を堆積した後、ＣＭＰ法によりシリコン酸化膜を領域３〜６が露出するまで平坦化することで、図８の構造を得る。ＣＭＰ法には、公知のドライエッチング技術を併用してもよい。図８中、９はシリコン酸化膜からなる素子分離膜を意味する。
次に、例えば、熱酸化によりシリコン酸化膜とＣＶＤ法によりポリシリコン膜を順次形成した後、公知のフォトリソグラフィ及びプラズマエッチング技術を用いて、Ｐウエル４とＮウエル６上に、ゲート絶縁膜１０とゲート電極１１とをそれぞれ形成することで、図９の構造を得る。
【００３９】
次に、ゲート酸化膜１０及びゲート電極１１の側壁に絶縁膜からなるサイドウォールスペーサー１３を形成する。更に、１層目の層間絶縁膜１２を全面に堆積し、ソース領域及びドレイン領域上の１層目の層間絶縁膜１２にコンタクトホールを形成する。この後、コンタクトホールからＮ-イオン注入領域３に、例えば、Ａｓをエネルギー２０〜５０ｋｅＶでドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2の条件で注入し、Ｐ-イオン注入領域５に、例えば、ＢＦ2をエネルギー２０〜５０ｋｅＶでドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2の条件で注入することで、コンタクト領域１４及び１５を形成することで、図１０のＬＤＤ構造を有するＣＭＯＳを得る。
【００４０】
この後、公知の方法で、コンタクトホールに金属を埋め込みプラグ１６を得、１層目の層間絶縁膜１２上にプラグ１６と導通する１層目の配線１７を形成する。更に、公知の方法で、全面に２層目の層間絶縁膜１８を形成し、第１層目の配線１７上にビアホールを形成し、ビアホールを金属で埋め込みプラグ１９を得、２層目の層間絶縁膜１８上にプラグ１９と導通する２層目の配線２０を形成する。最後に全面をカバーガラス２１で覆うことで、図１１に示す構造を得る。
【００４１】
実施の形態２
この実施の形態は、実施の形態１のＮ-イオン注入領域３及びＰ-イオン注入領域５をそれぞれ、Ｎ+イオン注入領域及びＰ+イオン注入領域に変えたこと以外は図１〜９までの工程を繰り返している。実施の形態１では、図１０において、Ｎ-イオン注入領域３及びＰ-イオン注入領域５が低濃度領域であるため、トランジスタとして動作させるためにコンタクト領域１４及び１５を形成していたが、この実施の形態ではコンタクト領域は不要である。
【００４２】
なお、Ｎ+イオン注入領域及びＰ+イオン注入領域の注入条件は、例えば、イオン種としてＰ（リン）を使用した場合、エネルギー５０〜１１０ｋｅＶ（例えば、８０ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）、エネルギー１２０〜２００ｋｅＶ（例えば、１６０ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）、エネルギー３００〜５００ｋｅＶ（例えば、４００ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）、エネルギー６００〜９００ｋｅＶ（例えば、７７０ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）、エネルギー１０００〜１３００ｋｅＶ（例えば、１１５０ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）とすることができる。
【００４３】
Ｐ+イオン注入領域の注入条件は、例えば、イオン種としてＢ（ホウ素）を使用した場合、エネルギー２０〜４０ｋｅＶ（例えば、３０ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）、エネルギー５０〜８０ｋｅＶ（例えば、６０ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）、エネルギー１５０〜２５０ｋｅＶ（例えば、１９０ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）、エネルギー３００〜５００ｋｅＶ（例えば、４００ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）、エネルギー５５０〜７５０ｋｅＶ（例えば、６６０ｋｅＶ）でドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2（例えば、３Ｅ１５ｃｍ-2）とすることができる。
【００４４】
実施の形態３
実施の形態３は、ＣＭＯＳと同時に抵抗とキャパシタとを形成する製造例であり、その製造法を図１２〜２２を用いて説明する。
まず、実施の形態１と同様にして、シリコン基板１の表面により絶縁膜２を形成する。次に、フォトリソグラフィ法を利用して、ＮＭＯＳ用のＮ-イオン注入領域３（Ｎ-）及びＰウエル４（ＰＷ）と、ＰＭＯＳ用のＰ-イオン注入領域５（Ｐ-）及びＮウエル６（ＮＷ）と、抵抗用のＮ-イオン注入領域２２と、キャパシタの下部電極用のＮ-イオン注入領域２３とを形成する。ここで、「Ｐ-とＮ-」は低濃度Ｐ型と低濃度Ｎ型を意味する。また、最も近接するＮ-イオン注入領域３とＰ-イオン注入領域５の間隔を１〜５μｍに設定している。また、この実施の形態は、チャネル長が、比較的短いトランジスタを形成する方法に関している。従って、Ｎ-イオン注入領域３とＰ-イオン注入領域５の注入幅を、０．５〜１．０μｍとし、Ｐウエル４とＮウエル６のチャネル長に対応する幅を好ましくは０．３〜０．６μｍとしている。更に、抵抗用のＮ-イオン注入領域２２とキャパシタの下部電極用のＮ-イオン注入領域２３は、Ｐ-の導電型であってもよい。
【００４５】
上記領域３〜６の注入条件は、実施の形態１と同様とすることができる。また、抵抗用のＮ-イオン注入領域２２とキャパシタの下部電極用のＮ-イオン注入領域２３の注入条件は、領域３の注入条件と同様とすることができる。
以上の工程により図１２に示す構造が得られる。
【００４６】
次に、図２〜４に示す実施の形態１と同様にして、水素注入、支持基板８の貼り合せ、支持基板８への転写を行うことができる（図１３〜１５）。なお、転写により、１層目のチャネル領域とソース／ドレイン領域と共に、抵抗とキャパシタの下部電極とが形成できる。
次に、図５及び６に示す実施の形態１と同様にして、剥離後の水素が注入された領域に対応する領域７ａの除去、再度の絶縁膜２の形成を経て、図１３に示す水素注入工程に付される。この実施の形態でも、実施の形態１と同様、４層分のチャネル領域とソース／ドレイン領域に対応するウエルとイオン注入領域に加えて、４層分の抵抗とキャパシタの下部電極に対応するイオン注入領域が半導体基板に形成されているので、図１３〜１５のサイクルが４回行われる。
【００４７】
図１５により得られた、１層目のチャネル領域とソース／ドレイン領域と抵抗とキャパシタの下部電極を備える支持基板は、以下の工程に付される。
まず、図７及び８に示す実施の形態１と同様にして、領域７ｂの除去、領域３〜６、２２及び２３以外の残存するシリコンの除去、素子分離膜の形成を行なう（図１８及び１９）。
次に、例えば、熱酸化によりシリコン酸化膜からなるゲート絶縁膜１０を全面に形成し、更に、ＣＶＤ法によりポリシリコン膜を形成した後、公知のフォトリソグラフィ及びプラズマエッチング技術を用いて、Ｐウエル４とＮウエル６上にゲート電極１１を、Ｎ-イオン注入領域２３上にキャパシタの上部電極２４をそれぞれ形成することで、図２０の構造を得る。
【００４８】
次に、ゲート電極１１の側壁に絶縁膜からなるサイドウォールスペーサー１３を形成する。更に、１層目の層間絶縁膜１２を全面に堆積し、ソース領域、ドレイン領域、ゲート電極、抵抗上に２つ、キャパシタの上部電極上、キャパシタの下部電極上の１層目の層間絶縁膜１２にコンタクトホールを形成する。この後、コンタクトホールからＮ-イオン注入領域３に、例えば、Ａｓをエネルギー２０〜５０ｋｅＶでドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2の条件で注入し、Ｐ-イオン注入領域５に、例えば、ＢＦ2をエネルギー２０〜５０ｋｅＶでドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2の条件で注入することで、コンタクト領域１４及び１５を形成することで、図２１のＬＤＤ構造を有するＣＭＯＳを得る。
【００４９】
この後、公知の方法で、コンタクトホールに金属を埋め込みプラグ１６を得、１層目の層間絶縁膜１２上にプラグ１６と導通する１層目の配線１７を形成する。更に、公知の方法で、全面に２層目の層間絶縁膜１８を形成し、第１層目の配線１７上にビアホールを形成し、ビアホールを金属で埋め込みプラグ１９を得、２層目の層間絶縁膜１８上にプラグ１９と導通する２層目の配線２０を形成する。最後に全面をカバーガラス２１で覆うことで、図２２に示す構造を得る。図２２中、ＡはＮＭＯＳ領域、ＢはＰＭＯＳ領域、Ｃは抵抗領域、Ｄはキャパシタ領域を意味する。
以上の工程により、ＣＭＯＳと同時に抵抗とキャパシタとが形成できる。
【図面の簡単な説明】
【００５０】
【図１】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図２】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図３】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図４】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図５】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図６】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図７】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図８】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図９】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図１０】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図１１】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【００５１】
【図１２】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図１３】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図１４】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図１５】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図１６】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図１７】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図１８】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図１９】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図２０】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図２１】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【図２２】実施の形態３の半導体装置の製造方法の概略工程断面図である。
【符号の説明】
【００５２】
１  シリコン基板
２  絶縁膜
３  Ｎ-イオン注入領域
４  Ｐウエル
５  Ｐ-イオン注入領域
６  Ｎウエル
７  水素が注入された領域
７ａ、７ｂ  剥離後の水素が注入された領域に対応する領域
８  支持基板
９  シリコン酸化膜からなる素子分離膜
１０  ゲート絶縁膜
１１  ゲート電極
１２  １層目の層間絶縁膜
１３  サイドウォールスペーサー
１４、１５  コンタクト領域
１６、１９  プラグ
１７  １層目の配線
１８  ２層目の層間絶縁膜
２０  ２層目の配線
２１  カバーガラス
２２  抵抗用のＮ-イオン注入領域
２３  キャパシタの下部電極用のＮ-イオン注入領域
２４  キャパシタの上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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