(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタアレイが形成された基板を持つ液晶表示装置であって、
前記薄膜トランジスタアレイを構成する薄膜トランジスタのゲート電極は、当該薄膜トランジスタのチャネルより上にあって、複数の金属層からなる積層構造であり、
前記基板は、該基板の面と平行に積層された第１透明電極と第２透明電極および第３透明電極がこの順に基板側から配置された３つの層を有し、
前記第１透明電極と前記第２透明電極の間、および前記第２透明電極と前記第３透明電極の間に液晶容量の補助容量が形成され、
前記透明電極のうち１つの透明電極が前記積層ゲート電極のうちの１層と同層であり、
前記第１透明電極および前記第３透明電極は電気的に前記薄膜トランジスタに接続され、
前記第２透明電極には共通電位が印加され、
前記第２透明電極は前記第１透明電極および前記第３透明電極より幅広であることを特徴とする液晶表示装置。
【請求項２】
請求項１において、
前記第３透明電極は前記３つの透明電極の最上層で、かつ前記基板の面と平行な面内で分割された櫛型あるいはスリット状の電極であることを特徴とする液晶表示装置。
【請求項３】
請求項１又は２において、
前記第３透明電極は前記３つの透明電極の最上層で、前記第１透明電極は前記３つの透明電極の最下層であり、前記第３透明電極と前記第１透明電極は電気的に接続されていることを特徴とする液晶表示装置。
【請求項４】
請求項１又は２において、
前記第３透明電極は前記３つの透明電極の最上層で画素電極を構成し、前記第１透明電極は前記３つの透明電極の最下層を構成し、前記第３透明電極と前記第１透明電極の間にある中層である第２透明電極は共通電極であることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置にかかり、特に高精細化に伴う補助容量の不足を改善した液晶表示装置に関する。
【背景技術】
【０００２】
携帯電話機用やデジタルカメラ用などの小型液晶表示装置において高精細化の要求がある。横方向電界を使用する、所謂ＩＰＳ方式の液晶表示装置は、視野角が広いという長所を持っている。なかでも、櫛歯形状の画素電極と平面形状の共通電極からなる画素構造をもつ形式の液晶表示装置は、透明な画素電極と共通電極のオーバーラップ部分を液晶容量の補助容量として利用できる点で優れている。しかし、更なる高精細化に伴って画素電極面積比率が小さくなり補助容量が不足する問題がある。
【０００３】
上記したように、ＩＰＳ方式の液晶表示装置は、共通電極を平面形状とし、絶縁膜を介して櫛歯状の画素電極を配する方法であり、その特長の一つは画素電極と共通線の間で透明な補助容量が作れることである。ＩＰＳ方式の高視野角という特徴を保ったまま、より明るい表示を実現する方法が、特許文献１、特許文献２および特許文献３に提案されている。
【特許文献１】特開２００３−２０７７９５号公報
【特許文献２】特開２００５−３３８２５６号公報
【特許文献３】特開２００６−１２６６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
小型ディスプレイでは、高精細化に伴って櫛歯画素電極の面積比率が小さくなり補助容量が不足する。図１６は、薄膜トランジスタアレイ基板（以下、ＴＦＴ基板）の全体概念図である。ゲート信号線ＧＳＬや共通信号線ＣＳＬなどを駆動するドライバ部ＧＤＲとドレイン信号線ＤＳＬなどを駆動するドレインドライバ部ＤＤＲは、ｎチャネル型薄膜トランジスタＴＦＴｎとｐチャネル型薄膜トランジスタＴＦＴｐから構成されている。ゲート信号線ＧＳＬとドレイン信号線ＤＳＬは横縦に交差し、それぞれ隣り合う２本の信号線によって画素ＰＸＬを形成している。
【０００５】
共通信号線ＣＳＬはゲート信号線ＧＳＬと平行に配置されている。各画素ＰＸＬには薄膜トランジスタＴＦＴと液晶容量ＬＣおよび補助容量Ｃｓｔが配置されている。ドレイン線ＤＳＬの電位すなわち映像信号は、ゲート信号によりオン/オフされる薄膜トランジスタＴＦＴを介して画素電極に伝えられ、画素電極と共通信号電極の間にある液晶容量ＬＣと補助容量Ｃｓｔの並列接続容量が、その電位を保持する。液晶および薄膜トランジスタはリーク成分を持つため、電位保持のために補助容量Ｃｓｔが重要な役割を果たす。
【０００６】
次に、図１７乃至図１９を用いてＴＦＴ基板の構成を製造工程で説明する。図１７は、ｐチャンネル型薄膜トランジスタと画素部の構造を説明する模式平面図である。図１８は、図１７のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った模式断面図である。図１９は、液晶画素の回路構成の概念図である。以下、製造工程の流れを順に追って説明する。図１７において、ｐチャンネル型薄膜トランジスタは、ポリシリコンの島ＳＩにゲート電極ＧＳＬ、ドレイン信号線ＤＳＬ、ソース電極ＳＴで構成される。
【０００７】
先ず、酸化シリコン（ＳｉＯ2）と窒化シリコン（ＳｉＮ）を好適とする下地膜ＢＦを成膜した支持基板ＳＵＢの上にポリシリコンの島ＳＩを形成する（ホト工程１）。ゲート絶縁膜ＧＩＮＳを成膜した上にゲート電極ＧＳＬを形成する（ホト工程２）。ポリシリコンの島ＳＩにゲート電極パターンを利用してn型ソースドレイン領域のドーピングを行う。ｐチャネル型トランジスタとなる領域以外をレジストで覆い、ｐ型ソースドレイン領域のドーピングを行う（ホト工程３）。
【０００８】
１層目の層間絶縁膜ＩＬ１を成膜し、この層間絶縁膜ＩＬ１にポリシリコンの島ＳＩにドレイン信号線ＤＳＬとソース電極ＳＴを接続するコンタクト穴を加工する（ホト工程４）。コンタクト穴を通してポリシリコンの島ＳＩに接続させたドレイン信号線ＤＳＬとソース電極ＳＴを形成する（ホト工程５）。
【０００９】
２層目の層間絶縁膜ＩＬ２を塗布法による有機膜により成膜し、コンタクト穴を加工する（ホト工程６）。成膜した２層目の層間絶縁膜ＩＬ２上に透明導電膜による平面状の共通信号線ＣＳＬを形成する（ホト工程７）。３層目の層間絶縁膜ＩＬ３を製膜し、コンタクト穴を加工する（ホト工程８）。透明導電膜による画素電極ＰＳＬを形成する（ホト工程９）。共通信号線や画素電極の端の部分の上部または下部に低抵抗金属を積層する場合もある。
【００１０】
以上説明した従来の液晶画素の製造では、レジスト塗布、露光、現像、ベーク、加工後のレジスト除去などの多くの作業からなるホト工程を数えると、ホト工程数は９であった。そして、図１７乃至図１９に示されたように共通信号線ＣＳＬと画素電極ＰＳＬとの間には、液晶による容量（液晶容量）の他に、３層目の層間絶縁膜ＩＬ３を介して重なり合う領域で形成される補助容量ＣＳＴが１つ存在する。
【００１１】
前記のように、液晶表示装置の高精細化に伴って、画素電極の面積比率が小さくなり十分な補助容量が得られなくなる。櫛歯形状の画素電極の総面積を拡大して補助容量を増加させることでも透過率低下や製造コストの増加をもたらす。
【００１２】
本発明は、高精細化によって画素電極の面積比率が小さくなっても、透過率低下や製造コストの増加をもたらすことなく十分な補助容量を形成した液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、透明電極と絶縁膜を各々１層ずつ追加して、透明な２つの補助容量を形成する。ゲート電極を上記補助容量の一方の電極と同層とした透明導電膜層を含むと積層とする。この透明導電膜層とpチャネルＴＦＴのソースドレインドーピング時のイオン注入用マスクを利用して第２の透明補助容量を形成することで、工程数の増加を抑える。
【発明の効果】
【００１４】
基板上に容量構造を積み重ねたことで、画素電極の面積低下に関係なく補助容量を増加することができる。これにより高精細化による画素電極比率低下による補助容量不足を補うことが可能となり、画像情報である画素電極の電位が保持される。さらに、工程負荷の大きいホト工程数の大幅な増加を抑制して補助容量を追加することができ、高精細で明るく視野角の広い液晶表示素子を低コストで得ることができる。
【００１５】
なお、本発明は、ＣＭＯＳ低温ポリシリコンＴＦＴを用いた中小型向け透過型液晶装置に限らず、他の形式の画像表示装置の容量形成にも適用できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の最良の実施形態につき、実施例の図面を参照して詳細に説明する。
【実施例１】
【００１７】
図１は、本発明の実施例１を説明するｐチャンネル型薄膜トランジスタの構造を示す模式平面図である。図２は、図１のＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線に沿った模式断面図である。図３は、本発明の実施例１の液晶画素の回路構成の概念図である。以下、製造工程の流れを順に追って実施例１を説明する。図１に示したように、ｐチャンネル型薄膜トランジスタは、ポリシリコンの島ＳＩにゲート電極ＧＳＬ、ドレイン信号線ＤＳＬ、ソース電極ＳＴで構成される。
【００１８】
先ず、支持基板であるガラス基板ＳＵＢ上に、プラズマＣＶＤ法による厚さ４００ｎｍのＳｉＯ2膜を成膜し下地膜ＢＦとする。その上にシランガスを原料に用いたプラズマＣＶＤによる厚さ５０ｎｍの非結晶シリコン膜を製膜し、これをエキシマレーザアニールにより結晶化させ、ポリシリコンの島ＳＩを形成する（ホト工程１）。
【００１９】
次に、ＴＥＯＳガスを原料に用いたプラズマＣＶＤによる厚さ１００ｎｍのＳｉＯ2膜を成膜し、ゲート絶縁膜ＧＩＮＳとする。スパッタ法による厚さ１２０ｎｍのタングステン膜を成膜し、ゲート電極および信号線ＧＳＬを形成する。ゲート電極パターンを利用してｎ型ソースドレイン領域のドーピングをリンイオンの注入で行う（ホト工程２）。
【００２０】
ｐチャネルトランジスタとなる領域以外をレジストで覆い、ｐ型ソースドレイン領域のドーピングをボロンイオンの注入で行う。この工程によりｐ型ソースドレイン領域は、ｎ型からｐ型になる（ホト工程３）。プラズマＣＶＤ法による厚さ３００ｎｍのＳｉＮ膜を製膜して１層目の層間絶縁膜ＩＬ１とし、コンタクト穴を加工する（ホト工程４）。
【００２１】
上下を厚さ２０ｎｍのチタン薄膜で挟まれた厚さ１５０ｎｍのアルミ膜をスパッタ法により製膜し、ドレイン信号線ＤＳＬとソースと画素電極をつなぐためのソース電極ＳＴを形成する。上下のバリア膜はモリブデンとタングステンの合金薄膜でも良い（ホト工程５）。
塗布法による厚さ９００ｎｍの樹脂膜を製膜して２層目の層間絶縁膜ＩＬ２とし、コンタクト穴を加工する（ホト工程６）。スパッタ法により厚さ５０ｎｍのＩＴＯ膜を製膜し、第２の補助容量用の電極ＰＳＬ１を形成する。この透明電極ＰＳＬ１には画素電極と同じ電位を供給する（ホト工程７）。
【００２２】
プラズマＣＶＤ法による厚さ３００ｎｍのＳｉＮ膜を製膜し、３層目の層間絶縁膜ＩＬ３とする。スパッタ法による厚さ５０ｎｍのＩＴＯ膜を製膜し、共通信号線ＣＳＬを形成する（ホト工程８）。プラズマＣＶＤ法による厚さ３００ｎｍのＳｉＮ膜を製膜して４層目の層間絶縁膜ＩＬ４とし、コンタクト穴を加工する（ホト工程９）。スパッタ法による厚さ５０ｎｍのＩＴＯ膜を形成し、画素電極ＰＳＬ２とする（ホト工程１０）。
【００２３】
図２（ｂ)に示すように、上下に重なり合って存在する３つの透明電極は、上層から第３透明電極ＰＳＬ２、第２透明電極ＣＳＬ、第１透明電極ＰＳＬ１となり、上層と下層に画素電極である第３透明電極およびこの画素電極と同じ電位を持つ第１透明電極、中央に第２透明電極である共通信号線となる。
【００２４】
図２（ｂ）及び(ｃ)に示すように、液晶による容量（ＬＣ）の他に、層間絶縁膜ＩＬ４を介して重なり合う共通信号線ＣＳＬと画素電極ＰＳＬ２との間の第２の補助容量ＣＳＴ２と、ＩＬ３を介して重なり合う共通信号線ＣＳＬと画素電極ＰＳＬ１との間の第１の補助容量ＣＳＴ１、の２つの補助容量が存在する。実施例１の画像回路を図３に示す。
【００２５】
図１５に本方法による補助容量を従来例と比較した図を示す。図中の点線が必要な容量値である。実施例１によれば、第２の補助容量ＣＳＴ２によって補助容量を増すことができ、点線で示す仕様を満たすことができ、高精細で明るく視野角の広い液晶表示素子を得ることができる。
【実施例２】
【００２６】
図４は、本発明の実施例２を説明するｐチャンネル型薄膜トランジスタの構造を示す模式平面図である。図５は、図１のＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線に沿った模式断面図である。図６は、本発明の実施例２の液晶画素の回路構成の概念図である。以下、製造工程の流れを順に追って実施例２を説明する。
【００２７】
実施例２が実施例１と主に異なる点は、上下に重なり合って存在する３つの透明電極の内、上層と下層が共通信号線で、中央の透明電極が画素電極であることである。ドレイン線の形成まで（ホト工程５まで）は実施例１に同じとする。
【００２８】
実施例１におけるドレイン線の形成後、塗布方による厚さ９００ｎｍの樹脂膜を成膜して２層目の層間絶縁膜ＩＬ２としコンタクト穴を加工する（ホト工程６）。スパッタ法による厚さ５０ｎｍのＩＴＯ膜を成膜し、共通電極線ＣＳＬ１を形成する（ホト工程７）。プラズマＣＶＤ法による厚さ３００ｎｍのＳｉＮ膜を成膜して３層目の層間絶縁膜ＩＬ３とし、コンタクト穴を加工する（ホト工程７）。
【００２９】
スパッタ法による厚さ５０ｎｍのＩＴＯ膜を成膜し、画素電極ＰＳＬを形成する（ホト工程８）。プラズマＣＶＤ法による厚さ３００ｎｍのＳｉＮ膜を製膜して４層目の層間絶縁膜ＩＬ４とし、コンタクト穴を加工する（ホト工程９）。スパッタ法による厚さ５０ｎｍのＩＴＯ膜を成膜し、画素電極ＣＳＬ２を形成する（ホト工程１０）。
【００３０】
図５(ｂ)および図６に示すように、液晶容量ＬＣの他に、絶縁膜ＩＬ４を介して重なり合う共通信号線ＣＳＬ２と画素電極ＰＳＬとの間の補助容量ＣＳＴ２と、絶縁膜ＩＬ３を介して重なり合う画素電極ＰＳＬと共通信号線ＣＳＬ１との間の補助容量ＣＳＴ１の、２つの補助容量が形成される。
【００３１】
図１５に実施例２による補助容量を従来例と比較した図を示す。実施例２により補助容量を増すことができ点線で示す仕様を満たすことができる。実施例２により高精細で明るく視野角の広い液晶表示素子を得ることができる。
【００３２】
実施例１、実施例２ではホト工程数が１０となり工程数が従来例より増加するが、工程数の増加を抑制して同様の効果を得る方法を以下に説明する。
【実施例３】
【００３３】
図７は、本発明の実施例３を説明するｐチャンネル型薄膜トランジスタの構造を示す模式平面図である。図８は、ゲート電極を形成した時点での図７のＪ−Ｊ’線、Ｋ−Ｋ’線に沿った模式断面図である。図９は、画素電極（第３透明電極ＰＳＬ２）を形成した後の図７のＪ−Ｊ’線、Ｋ−Ｋ’線、Ｌ−Ｌ’線に沿った模式断面図である。図１０は、本発明の実施例３の液晶画素の回路構成の概念図である。以下、製造工程の流れを順に追って実施例３を説明する。
【００３４】
支持基板ＳＵＢとしてのガラス基板上にプラズマＣＶＤ法による厚さ４００ｎｍのＳｉＯ2膜を成膜し、下地膜ＢＦとする。その上にシランガスを原料に用いたプラズマＣＶＤによる厚さ５０ｎｍの非結晶シリコン膜を製膜し、これをエキシマレーザアニールにより結晶化させ、ポリシリコンの島ＳＩを形成する（ホト工程１）。
【００３５】
ＴＥＯＳガスを原料に用いたプラズマＣＶＤによる厚さ１００ｎｍのＳｉＯ2膜を製膜し、ゲート絶縁膜ＧＩＮＳとする。ｎチャネルトランジスタのしきい値を調整するイオン注入を行う場合にはここで行う。ゲート電極としてスパッタ法により、下層に厚さ５０ｎｍのＩＴＯ膜を、上層に厚さ１００ｎｍのモリブデンタングステン合金を製膜して積層し、加工する。ｎ型ソースドレイン領域のドーピングは、ゲート電極をマスクにし、リンイオンを注入して行う（ホト工程２）。
【００３６】
ｐチャネルトランジスタとなる領域以外をレジストで覆い、ｐ型ソースドレイン領域のドーピングを、ボロンイオンを注入して行った。この際図８に図示するように、第２補助容量用電極ＰＳＬ１となる領域のレジストパターンを開口しておき、上層金属ＧＳＬａのみを除去する。これにより、補助容量用電極ＰＳＬ１は透明になる。同時にｐチャネルトランジスタのゲート電極も下層透明導電膜ＧＬｂのみとなる。ｐチャネルトランジスタのしきい値を調整するイオン注入を行う場合にはここで行う（ホト工程３）。
【００３７】
１層目の層間絶縁膜ＩＬ１をプラズマＣＶＤ法による厚さ３００ｎｍのＳｉＮ膜にて製膜し、コンタクト穴を加工する（ホト工程４）。ドレイン電極ＤＳＬをスパッタ法により、上下を厚さ２０ｎｍのチタン薄膜で挟まれた、厚さ１５０ｎｍのアルミ・シリコン合金にて形成する（ホト工程５）。２層目の層間絶縁膜ＩＬ２をプラズマＣＶＤ法による厚さ３００ｎｍのＳｉＮ膜にて製膜し、透明導電膜による共通信号線ＣＳＬをスパッタ法による厚さ５０ｎｍのＩＴＯ膜にて形成する（ホト工程６）。
【００３８】
３層目の層間絶縁膜ＩＬ３をプラズマＣＶＤ法による厚さ３００ｎｍのＳｉＮ膜にて製膜し、コンタクト穴を加工する（ホト工程７）。透明導電膜による画素電極ＰＳＬを画素電極としてスパッタ法による厚さ５０ｎｍのＩＴＯ膜にて形成する（ホト工程８）。
【００３９】
図９および図１０に示すように、液晶による容量ＬＣの他に、絶縁膜ＩＬ３を介して重なり合う画素電極ＰＳＬ２と共通信号線ＣＳＬとの間の第２補助容量ＣＳＴ２と、絶縁膜ＩＬ１および絶縁膜ＩＬ２を介して重なり合う共通信号線ＣＳＬと画素電極ＰＳＬ１との間の第１補助容量ＣＳＴ１の、２つの補助容量が形成される。
【００４０】
図１５に実施例３による補助容量を従来例と比較した図を示す。実施例３では層間絶縁膜１と２からなる厚い絶縁膜を容量の絶縁膜として用いているため、容量値は実施例１、実施例２に比べ小さいものの、図１５に点線で示す仕様を十分に満たす容量を得ることができる。
【００４１】
実施例３の場合、ホト工程数は８となり従来例よりも少ないホト工程数で第２補助容量を追加することができ、高精細で明るく視野角の広い液晶表示素子を安価に得ることができる。
【実施例４】
【００４２】
図１１は、本発明の実施例４を説明するｐチャンネル型薄膜トランジスタの構造を示す模式平面図である。図１２は、ゲート電極を形成した時点での図１１のＭ−Ｍ’線、Ｎ−Ｎ’線に沿った模式断面図である。図１３は、画素電極（第３透明電極ＰＳＬ２）を形成した後の図１１のＭ−Ｍ’線、Ｎ−Ｎ’線、Ｏ−Ｏ’線に沿った模式断面図である。図１４は、本発明の実施例４の液晶画素の回路構成の概念図である。以下、製造工程の流れを順に追って実施例４を説明する。
【００４３】
実施例４が実施例３と違う点は上下に重なり合う３つの透明電極のうち、上層と下層の透明電極が共通電極線で、中層の透明電極が画素電極であることである。層間絶縁膜３のコンタクト穴加工のため実施例３に比較してホト工程数は１増加し９となる。
【００４４】
図１３および図１４に示すように、液晶による容量ＬＣの他に、絶縁層ＩＬ３を介して重なり合う共通信号線ＣＳＬ２と画素電極ＰＳＬとの間の第２補助容量ＣＳＴ２と、絶縁層ＩＬ１および絶縁層ＩＬ２を介して重なり合う画素電極ＰＳＬと共通信号線ＣＳＬ１との間の第１補助容量ＣＳＴ１の、２つの補助容量が形成される。
【００４５】
図１５に実施例４による補助容量を従来例と比較した図を示す。実施例３と同様に第１層間絶縁膜と第２層間絶縁幕からなる厚い絶縁膜を容量の絶縁膜として用いているため、実施例１、実施例２に比べ容量値は少ないものの、点線で示す仕様を十分に満たす容量を得ることができる。
【００４６】
実施例４の場合はホト工程数は９となり、従来例と同数で第２補助容量を追加することができ、高精細で明るく視野角の広い液晶表示素子を安価に得ることができる。
【００４７】
以下、実施例１から４の何れかに記述したＴＦＴ基板を用いた液晶表示装置の製造方法を説明する。前記した実施例の何れかの構成を有するＴＦＴ基板上に液晶配向膜層を形成し、これにラビング等の手法で配向規制力を付与する。画素領域の周辺にシール剤を形成した後、同様に配向膜層を形成した対向基板を所定のギャップで対向配置させ、このギャップ内に液晶を封入し、シール剤の封入口を封止材で閉鎖する。この状態のデバイスを液晶セルと称する。
【００４８】
こうして構成した液晶セルの表裏に偏光板を積層し、導光板とＬＥＤランプ等からなるバックライト等を、拡散シートやプリズムシートからなる光学補償部材を介して実装し、全体をモールドケースとシールドフレームで包むことで液晶表示装置を製造する。なお、液晶セルの周辺に有する駆動回路にはフレキシブルプリント基板を介してデータやタイミング信号が供給される。
【００４９】
前記した各実施例における支持基板はガラス基板のほか樹脂基板、あるいはそおたの絶縁材を用いてもよい。樹脂基板の場合は耐衝撃性を増すことができる。また、画素ごとに設置する薄膜トランジスタは１つだけでなく複数であってもよい。漏れ電流による不良が減少する。
【００５０】
ｎ型ソースドレイン領域のドーピングをする際、公知の方法によりＬＤＤ領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ.Ｄｒａｉｎ）を設けても良い。ＬＤＤ構造とすることでリーク電流を低減できる。
【００５１】
層間絶縁膜としてＳｉＮ膜の他にＳｉＯ2膜やＳｉＯＮ膜、ＳｉＯ2とＳｉＮ膜の積層膜を用いることができる。また、その他の無機膜や、有機膜、無機膜と有機膜の積層を用いてもよい。さらに、透明電極としてＩＴＯ膜のほかにＺｎＯや、ＩＺＯ、ＩＺＴＯ、その他の透明導電膜を用いてもよい。共通信号線の端の部分の上部あるいは下部に低抵抗金属を積層するｙこともできる。電位供給部から離れた画素までの電圧降下が小さくなる。共通信号線は画素部において平面形状であれば良く、切り欠きがあっても構わない。櫛歯形状はその先端部が繋がっているスリット状の形状でも構わない。電位供給部から離れた画素までの電圧降下が小さくなる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例１を説明するｐチャンネル型薄膜トランジスタの構造を示す模式平面図である。
【図２】図１のＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線に沿った模式断面図である。
【図３】本発明の実施例１の液晶画素の回路構成の概念図である。
【図４】本発明の実施例２を説明するｐチャンネル型薄膜トランジスタの構造を示す模式平面図である。
【図５】図１のＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線に沿った模式断面図である。
【図６】本発明の実施例２の液晶画素の回路構成の概念図である。
【図７】本発明の実施例３を説明するｐチャンネル型薄膜トランジスタの構造を示す模式平面図である。
【図８】ゲート電極を形成した時点での図７のＪ−Ｊ’線、Ｋ−Ｋ’線に沿った模式断面図である。
【図９】画素電極（第３透明電極ＰＳＬ２）を形成した後の図７のＪ−Ｊ’線、Ｋ−Ｋ’線、Ｌ−Ｌ’線に沿った模式断面図である。
【図１０】本発明の実施例３の液晶画素の回路構成の概念図である。
【図１１】本発明の実施例４を説明するｐチャンネル型薄膜トランジスタの構造を示す模式平面図である。
【図１２】ゲート電極を形成した時点での図１１のＭ−Ｍ’線、Ｎ−Ｎ’線に沿った模式断面図である。
【図１３】画素電極（第３透明電極ＰＳＬ２）を形成した後の図１１のＭ−Ｍ’線、Ｎ−Ｎ’線、Ｏ−Ｏ’線に沿った模式断面図である。
【図１４】本発明の実施例４の液晶画素の回路構成の概念図である。
【図１５】本発明の各実施例による補助容量を従来例と比較した説明図である。
【図１６】薄膜トランジスタアレイ基板の全体概念図である。
【図１７】ｐチャンネル型薄膜トランジスタの構造を説明する模式平面図である。
【図１８】図１７のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った模式断面図である。
【図１９】液晶画素の回路構成の概念図である。
【符号の説明】
【００５３】
ＳＵＢ…支持基板、ＢＦ…下地膜、ＧＩＮＳ…ゲート絶縁膜、ＩＬ１…層間絶縁膜１、ＣＮＴ…コンタクトホール、ＩＬ２…層間絶縁膜２、ＩＬ３…層間絶縁膜３、ＩＬ４…層間絶縁膜４、ＳＩ…ポリシリコン、ＧＳＬ…ゲート信号線、ＧＬa…ゲート電極上層膜、ＧＬｂ…ゲート電極下層膜、ＤＳＬ…ドレイン信号線、ＳＴ…ソース電極、ＣＳＬ…共通電極線、ＰＳＬ…画素電極、Ｒ…レジスト、ＲＡ…レジスト開口部、ＴＦＴ…薄膜トランジスタ、ＴＦＴｐ…ｐチャネル薄膜トランジスタ、ＴＦＴｎ…ｎチャネル薄膜トランジスタ、ＬＣ…液晶、ＣＳＬ…補助容量、ＧＳＲ…ゲートドライバ、ＤＤＲ…ドレインドライバ、ＰＸＬ…画素。
【図１】
0005305190.tif 000002
【図２】
0005305190.tif 000003
【図３】
0005305190.tif 000004
【図４】
0005305190.tif 000005
【図５】
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【図６】
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【図７】
0005305190.tif 000008
【図８】
0005305190.tif 000009
【図９】
0005305190.tif 000010
【図１０】
0005305190.tif 000011
【図１１】
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【図１２】
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【図１３】
0005305190.tif 000014
【図１４】
0005305190.tif 000015
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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