(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置において、
第１偶数ビット線及び第１奇数ビット線にそれぞれ接続される第１偶数ストリング及び第１奇数ストリング、第２偶数ビット線及び第２奇数ビット線にそれぞれ接続される第２偶数ストリング及び第２奇数ストリングを有するメモリアレイであって、前記第１偶数ビット線及び第１奇数ビット線はデータのプログラム及び読み出し動作で第１共通ビット線に選択的に接続され、前記第２偶数ビット線及び第２奇数ビット線はデータのプログラム及び読み出し動作で第２共通ビット線に選択的に接続される前記メモリアレイと、
前記第１及び第２共通ビット線を介して、前記メモリアレイにカップリングされ、一組の第１〜第３ビットのデータを一組の第１及び第２メモリセルのしきい電圧レベルにマッピングするように駆動されるページバッファと、
前記メモリアレイの選択されるメモリセルのワード線を制御するローデコーダとを備え、
前記一組の第１及び第２メモリセルは、
前記第１及び第２偶数ストリングの対または前記第１及び第２奇数ストリングの対に分散して配置され、同一のワード線によって制御され、
前記ページバッファは、所定の基準電圧に基づいて、第１メモリセルのしきい電圧及び第２メモリセルのしきい電圧をそれぞれ第１共通ビット線と第２共通ビット線にそれぞれ読み込み、第１共通ビット線と第２共通ビット線の電圧レベルに応じて、第１ラッチデータ及び第２ラッチデータをそれぞれフロップし、第１ラッチデータによるレベルを前記第２共通ビット線に反映し、前記第２共通ビット線の電圧レベルに応じて前記第２ラッチデータをフロップすることを特徴とする、不揮発性半導体メモリ装置。
【請求項２】
前記ページバッファは、   前記第１共通ビット線と前記第２共通ビット線の接続を制御するスイッチと、   前記第１共通ビット線に接続され、所定の第１ラッチデータを記憶することが可能な第１ラッチブロックと、   前記第２共通ビット線に接続され、所定の第２ラッチデータを記憶することが可能な第２ラッチブロックとを備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第１ラッチブロックは、
所定の第１ビット線接続信号に応答して、前記第１共通ビット線に接続される第１センシング端子と、   前記第１ラッチデータを記憶する第１ラッチ部であって、所定の第１バッファ選択信号に応答して、前記第１センシング端子にデータを送信することが可能な前記第１ラッチ部と、   前記第１センシング端子に電圧レベルによって第１ラッチデータをフロップするように駆動される第１フロップ部と、   前記第１ラッチデータをセット及びリセットするように駆動される第１ラッチ制御部と、   前記第１ラッチデータに応じて、前記第１センシング端子の電圧レベルをディスチャージするように駆動される第１ダンピング部とを備えることを特徴とする、請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第１ラッチブロックは、   前記第１ラッチデータを内部データ線へ出力するように駆動される第１出力部をさらに備えることを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１ラッチブロックは、   前記第１センシング端子をプリチャージするように駆動される第１プリチャージ部をさらに備えることを特徴とする、請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記第１ラッチブロックは、   前記第１共通ビット線と前記第１センシング端子間の電気的接続を制御する第１ビット線接続部をさらに備えることを特徴とする、請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記第２ラッチブロックは、   所定の第２ビット線接続信号に応答して、前記第２共通ビット線に接続される第２センシング端子と、   前記第２ラッチデータを記憶する第２ラッチ部であって、所定の第２バッファ選択信号に応答して、前記第２センシング端子にデータを送受信することが可能な前記第２ラッチ部と、   前記第２センシング端子に電圧レベルによって第２ラッチデータをフロップするように駆動される第２フロップ部と、   前記第２ラッチデータをセット及びリセットするように駆動される第２ラッチ制御部と、   前記第２ラッチデータに応じて、前記第２センシング端子の電圧レベルをディスチャージするように駆動される第２ダンピング部とを備えることを特徴とする、請求項２に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第２ラッチブロックは、   前記第２ラッチデータを内部データ線へ出力するように駆動される第２出力部をさらに備えることを特徴とする、請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記第２ラッチブロックは、   前記第２センシング端子をプリチャージするように駆動される第２プリチャージ部をさらに備えることを特徴とする、請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記第２ラッチブロックは、   前記第２共通ビット線と前記第２センシング端子間の電気的接続を制御する第２ビット線接続部をさらに備えることを特徴とする、請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記不揮発性半導体メモリ装置は、ＮＡＮＤ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項１２】
第１偶数ビット線及び第１奇数ビット線にそれぞれ接続される第１偶数ストリング及び第１奇数ストリング、第２偶数ビット線及び第２奇数ビット線にそれぞれ接続される第２偶数ストリング及び第２奇数ストリングを有するメモリアレイであって、前記第１偶数ビット線及び第１奇数ビット線はデータのプログラム及び読み出し動作で第１共通ビット線に選択的に接続され、前記第２偶数ビット線及び第２奇数ビット線はデータのプログラム及び読み出し動作で第２共通ビット線に選択的に接続される前記メモリアレイを含む不揮発半導体メモリ装置の駆動方法において、第１及び第２ビット線のデータに応じて第１メモリセル及び第２メモリセルのしきい電圧を一次的に制御する段階と、   １次的に制御された前記第１メモリセル及び前記第２メモリセルのしきい電圧を、第３ビットのデータに応じて二次的に制御する段階とを備え、   前記第１及び第２メモリセルは、   前記第１及び第２偶数ストリングの対または前記第１及び第２奇数ストリングの対に分散して配置され、同一のワード線によって制御され、
さらに、所定の基準電圧に基づいて、第１メモリセルのしきい電圧及び第２メモリセルのしきい電圧をそれぞれ第１共通ビット線と第２共通ビット線にそれぞれ読み出すＡ）段階と、   前記Ａ）段階による第１共通ビット線と第２共通ビット線の前記ビット線の電圧レベルに応じて、第１ラッチデータ及び第２ラッチデータをそれぞれフロップするＢ）段階と、   第１ラッチデータによるレベルを前記第２共通ビット線に反映するＣ）段階と、   前記Ｃ）段階による前記第２共通ビット線の電圧レベルに応じて前記第２ラッチデータをフロップするＤ）段階とを備えることを特徴とする、不揮発性半導体メモリ装置の駆動方法。
【請求項１３】
前記第１及び第２メモリセルのしきい電圧の二次的制御は、   前記１次的に制御された前記第１メモリセル及び前記第２メモリセルのしきい電圧に基づくことを特徴とする、請求項１２に記載の不揮発性半導体メモリ装置の駆動方法。
【請求項１４】
前記不揮発性半導体メモリ装置は、ＮＡＮＤ型であることを特徴とする、請求項１２に記載の不揮発性半導体メモリ装置の駆動方法。
【請求項１５】
第１偶数ビット線及び第１奇数ビット線にそれぞれ接続される第１偶数ストリング及び第１奇数ストリング、第２偶数ビット線及び第２奇数ビット線にそれぞれ接続される第２偶数ストリング及び第２奇数ストリングを有するメモリアレイであって、前記第１偶数ビット線及び第１奇数ビット線はデータのプログラム及び読み出し動作で第１共通ビット線に選択的に接続され、前記第２偶数ビット線及び第２奇数ビット線はデータのプログラム及び読み出し動作で第２共通ビット線に選択的に接続される前記メモリアレイを含む不揮発半導体メモリ装置の駆動方法において、   第２基準電圧に基づいて、第１メモリセルのしきい電圧及び第２メモリセルのしきい電圧をそれぞれ第１共通ビット線と第２共通ビット線にそれぞれ読み出すＡ）段階と、   前記Ａ）段階による第１共通ビット線と第２共通ビット線の前記ビット線の電圧レベルに応じて、第１ラッチデータ及び第２ラッチデータをそれぞれフロップするＢ）段階と、   第１基準電圧に基づく前記第１メモリセルまたは前記第２メモリセルのいずれか一つのしきい電圧と前記第１ラッチデータによるレベルを前記第２共通ビット線に反映するＣ）段階と、   前記Ｃ）段階による前記第２共通ビット線の電圧レベルに応じて、前記第２ラッチデータをフロップするＤ）段階とを備え、   前記第１及び第２メモリセルは、   前記第１及び第２偶数ストリングの対または前記第１及び第２奇数ストリングの対に分散して配置され、同一のワード線によって制御されることを特徴とする、不揮発性半導体メモリ装置の駆動方法。
【請求項１６】
前記第２基準電圧は、   前記第１基準電圧より高いことを特徴とする、請求項１５に記載の不揮発性半導体メモリ装置の駆動方法。
【請求項１７】
前記不揮発性半導体メモリ装置は、ＮＡＮＤ型であることを特徴とする、請求項１５に記載の不揮発性半導体メモリ装置の駆動方法。
【請求項１８】
第１偶数ビット線及び第１奇数ビット線にそれぞれ接続される第１偶数ストリング及び第１奇数ストリング、第２偶数ビット線及び第２奇数ビット線にそれぞれ接続される第２偶数ストリング及び第２奇数ストリングを有するメモリアレイであって、前記第１偶数ビット線及び第１奇数ビット線はデータのプログラム及び読み出し動作で第１共通ビット線に選択的に接続され、前記第２偶数ビット線及び第２奇数ビット線はデータのプログラム及び読み出し動作で第２共通ビット線に選択的に接続される前記メモリアレイを含む不揮発半導体メモリ装置の駆動方法において、   所定の基準電圧に基づいて、第１メモリセルのしきい電圧及び第２メモリセルのしきい電圧をそれぞれ第１共通ビット線と第２共通ビット線にそれぞれ読み出すＡ）段階と、   前記Ａ）段階による第１共通ビット線と第２共通ビット線の前記ビット線の電圧レベルに応じて、第１ラッチデータ及び第２ラッチデータをそれぞれフロップするＢ）段階と、   第１ラッチデータによるレベルを前記第２共通ビット線に反映するＣ）段階と、   前記Ｃ）段階による前記第２共通ビット線の電圧レベルに応じて前記第２ラッチデータをフロップするＤ）段階とを備え、   前記第１及び第２メモリセルは、   前記第１及び第２偶数ストリングの対または前記第１及び第２奇数ストリングの対に分散して配置され、同一のワード線によって制御されることを特徴とする、不揮発性半導体メモリ装置の駆動方法。
【請求項１９】
前記不揮発性半導体メモリ装置は、ＮＡＮＤ型であることを特徴とする、請求項１８に記載の不揮発性半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に３−レベルメモリセルを有する３−レベル不揮発性半導体メモリ装置及びその駆動方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ装置は、電源が除去された状態でも、記憶されたデータを保存する。不揮発性半導体メモリ装置に適した様々な種類のメモリセルが知られているが、その中の一つが単一トランジスタタイプのメモリセルである。
【０００３】
一般に、トランジスタタイプのメモリセルＭＣは、図１に示すように、半導体基板上にソースＳ−ドレインＤの間に形成される電流通路、絶縁膜ＤＯＸ(dielectric oxide)とゲート酸化膜ＧＯＸ(gate oxide)との間に形成されるフローティングゲートＦＧ、及び制御ゲートＣＧから構成される。前記フローティングゲートＦＧは、電子をトラップし、トラップされた電子は、メモリセルＭＣのしきい電圧(threshold voltage)を定める。そして、不揮発性半導体メモリ装置が読み出し動作を行うとき、メモリセルＭＣのしきい電圧が感知され、記憶されたデータが確認される。
【０００４】
典型的に、不揮発性半導体メモリ装置のメモリセルＭＣでは、プログラム動作と消去動作が繰り返し行われ得る。この際、単一トランジスタメモリセルＭＣの各種機能は、印加される多様な種類の電圧によって決定される。単一トランジスタメモリセルＭＣは、電子がフローティングゲートＦＧへ移動することにより、プログラムされる。フローティングゲートＦＧへ移動する電子は、ＦＮトンネル(Fowler-Nordheim tunneling)や電子注入(electron injection)などによって発生する。電子注入は、チャネルホットエレクトロン(channel hot-electron injection：ＣＨＥ)やチャネル初期化された２次電子注入(channel-initiated secondary electron injection：ＣＩＳＥＩ)などで行われる。ＦＮトンネルは、一挙にデータを消去するフラッシュメモリで広く用いられている。
【０００５】
通常、トランジスタメモリセルＭＣは、２つのデータ値のいずれか一方を記憶する。前記２つのデータ値は、図２に示すように、２レベルのいずれか一方にセットされるしきい電圧によって決定される。例えば、メモリセルＭＣのしきい電圧が基準電圧ＶＭより低い場合には、データは「１」と読み出され、メモリセルＭＣのしきい電圧が基準電圧ＶＭより高い場合には、データは「０」と読み出される。
【０００６】
一方、半導体メモリ装置の高集積化に伴い、４−レベルメモリセルが開発された。４−レベルメモリセルは、図３に示すように、４レベルのしきい電圧のいずれか一つにプログラムできる。その結果、４−レベルメモリセルは、４つのデータのいずれか一つを記憶することができる。したがって、４−レベルメモリセルを持つ不揮発性半導体メモリ装置（以下、「４−レベル不揮発性半導体メモリ装置」という）は、２−レベルメモリセルを持つ不揮発性半導体メモリ装置（以下、「２−レベル不揮発性半導体メモリ装置」という）に比べて、２倍程度のデータ記憶容量を持つ。
【０００７】
ところが、４−レベルメモリセルでは、隣接するレベル間のしきい電圧のマージンは典型的に０．６７Ｖ程度と非常に小さい。この際、各メモリセルのしきい電圧は、電子の漏洩などによりシフトし得る。よって、４−レベルのいずれか一つにプログラムされたメモリセルＭＣのしきい電圧が隣接レベルのしきい電圧に移動し得る。したがって、４−レベル不揮発性半導体メモリ装置では、信頼性が低いという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、高い集積度と信頼性を有する不揮発性半導体メモリ装置を提供することにある。
【０００９】
本発明の他の目的は、前記不揮発性半導体メモリ装置を効率よく駆動する駆動方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の技術的課題を解決するための本発明の観点によれば、不揮発性半導体メモリ装置を提供する。本発明の不揮発性半導体メモリ装置は、第１偶数ビット線及び第１奇数ビット線にそれぞれ接続される第１偶数ストリング及び第１奇数ストリング、第２偶数ビット線及び第２奇数ビット線にそれぞれ接続される第２偶数ストリング及び第２奇数ストリングを有するメモリアレイであって、前記第１偶数ビット線及び第１奇数ビット線はデータのプログラム及び読み出し動作で第１共通ビット線に選択的に接続され、前記第２偶数ビット線及び第２奇数ビット線はデータのプログラム及び読み出し動作で第２共通ビット線に選択的に接続される前記メモリアレイと、前記第１及び第２共通ビット線を介して、前記メモリアレイにカップリングされ、一組の第１〜第３ビットのデータを一組の第１及び第２メモリセルのしきい電圧レベルにマッピングするように駆動されるページバッファと、前記メモリアレイの選択されるメモリセルのワード線を制御するローデコーダとを備える。そして、前記一組の第１及び第２メモリセルは、前記第１及び第２偶数ストリングの対または前記第１及び第２奇数ストリングの対に分散して配置され、同一のワード線によって制御される。
【００１１】
上記の他の技術的課題を解決するための本発明の他の観点及び別の観点によれば、第１偶数ビット線及び第１奇数ビット線にそれぞれ接続される第１偶数ストリング及び第１奇数ストリング、第２偶数ビット線及び第２奇数ビット線にそれぞれ接続される第２偶数ストリング及び第２奇数ストリングを有するメモリアレイであって、前記第１偶数ビット線及び第１奇数ビット線はデータのプログラム及び読み出し動作で第１共通ビット線に選択的に接続され、前記第２偶数ビット線及び第２奇数ビット線はデータのプログラム及び読み出し動作で第２共通ビット線に選択的に接続される前記メモリアレイを含む不揮発半導体メモリ装置の駆動方法を提供する。
【００１２】
本発明の他の観点による不揮発性半導体メモリ装置の駆動方法は、第１及び第２ビット線のデータに応じて第１メモリセル及び第２メモリセルのしきい電圧を一次的に制御する段階と、１次的に制御された前記第１メモリセル及び前記第２メモリセルのしきい電圧を、第３ビットのデータに応じて二次的に制御する段階とを備える。そして、前記第１及び第２メモリセルは、前記第１及び第２偶数ストリングの対または前記第１及び第２奇数ストリングの対に分散して配置され、同一のワード線によって制御される。
【００１３】
本発明の別の観点による不揮発性半導体メモリ装置の駆動方法は、所定の基準電圧に基づいて、第１メモリセルのしきい電圧及び第２メモリセルのしきい電圧をそれぞれ第１共通ビット線と第２共通ビット線にそれぞれ読み出すＡ）段階と、前記Ａ）段階による第１共通ビット線と第２共通ビット線の前記ビット線の電圧レベルに応じて、第１ラッチデータ及び第２ラッチデータをそれぞれフロップするＢ）段階と、第１ラッチデータによるレベルを前記第２共通ビット線に反映するＣ）段階と、前記Ｃ）段階による前記第２共通ビット線の電圧レベルに応じて前記第２ラッチデータをフロップするＤ）段階とを備える。そして、前記第１及び第２メモリセルは、前記第１及び第２偶数ストリングの対または前記第１及び第２奇数ストリングの対に分散して配置され、同一のワード線によって制御される。
【発明の効果】
【００１４】
上述したように、本発明の不揮発性半導体メモリ装置は、３つのしきい電圧レベルに制御できるメモリセルと、前記メモリセルを制御するページバッファとを含む。本発明の不揮発性半導体メモリ装置は、２−レベル不揮発性半導体メモリ装置に比べて、高い集積度を持つ。そして、本発明の不揮発性半導体メモリ装置は、４−レベル不揮発性半導体メモリ装置に比べて、高い信頼性を持つ。
【００１５】
また、不揮発性半導体メモリ装置では、一組を成す第１及び第２メモリセルは、第１偶数ストリングと第２偶数ストリングとの対及び第１奇数ストリングと第２奇数ストリングとの対に分散して配置される。したがって、本発明の不揮発性半導体メモリ装置では、第１偶数ストリングと第２奇数ストリングの第１及び第２メモリセルが選択されて駆動されるとき、第１及び第２奇数ビット線はシールド線(shielding line)としての役割を行う。そして、第1及び第２奇数ストリングの第１メモリセルが選択されて駆動されるとき、第１及び第２偶数ビット線がシールド線としての役割を行う。
【００１６】
このように、偶数ビット線または奇数ビット線がシールド線としての役割を行うことにより、ノイズ及びカップリングが遮断される。よって、本発明の不揮発性半導体メモリ装置の動作特性が向上する。
【００１７】
また、本発明の不揮発性半導体メモリ装置及びその駆動方法によれば、１回のデータ出力によって各ビットのデータ値が読み出しできる。よって、本発明の不揮発性半導体メモリ装置の動作速度は速くなる。
【発明を実施するための最良の形態】
【００１８】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施例を例示する添付図面及び添付図面に記載の内容を参照しなければならない。各図面において、同一の部材には出来る限り同一の参照符号を付することに留意すべきである。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知の機能及び構成についての詳細な記述は省略する。
【００１９】
本発明の不揮発性半導体メモリ装置は、３−レベルメモリセルを含む。３−レベルメモリセルＭＣは、図４に示すように、３つのレベルのしきい電圧グループにプログラムできる。そして、メモリセルＭＣのしきい電圧のグループは、第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２を基準として区分できる。本明細書では、第１基準電圧ＶＲ１より低いしきい電圧グループを「第１しきい電圧グループＧ１」と称し、第１基準電圧ＶＲ１と第２基準電圧ＶＲ２間のしきい電圧のグループを「第２しきい電圧グループＧ２」と称し、第２基準電圧ＶＲ２より高いしきい電圧のグループを「第３しきい電圧グループＧ３」と称する。
【００２０】
一方、本発明の不揮発性半導体メモリ装置における第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２は、プログラムの成否を確認するための確認読み出し時と、記憶されたデータを読み出すためのノーマル読み出し時に、それぞれ異なるレベルに設定できる。本明細書では、確認読み出し時とノーマル読み出し時の第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２は同一であると仮定する。ところが、これは説明上の便宜のためのもので、これにより本発明の技術的保護範囲が制限されるのではない。
【００２１】
このような３−レベルメモリセルは、２−レベルメモリセルに比べて、多数のデータ記憶状態を持つので、相対的に高い集積度を持つ。また、３−レベルメモリセルは、４−レベルメモリセルに比べて、しきい電圧レベル間の間隔が大きく増加するので、相対的に高い信頼性を持つ。したがって、３−レベルメモリセルを持つ不揮発性半導体メモリ装置（本明細書では「３−レベル不揮発性半導体メモリ装置」という）は、集積度及び信頼性の面で大きい利点を持つ。
【００２２】
以下、添付図面を参照して本発明の好適な実施例を説明することにより、本発明を詳細に説明する。
【００２３】
図５は本発明の一実施例に係る不揮発性半導体メモリ装置の一部を示す図である。図５にはメモリアレイ１００、ページバッファ２００及びローデコーダ３００が示される。
【００２４】
前記メモリアレイ１００は、行と列のマトリックス状に配列される多数のメモリセルを含む。図６は図５のメモリアレイ１００の一部を示す図であって、ＮＡＮＤ型不揮発性半導体メモリ装置の場合を示す図である。
【００２５】
前記メモリアレイ１００には、図６に示すように、第１偶数ストリングＳＴｅ１、第１奇数ストリングＳＴｏ１、第２偶数ストリングＳＴｅ２及び第２奇数ストリングＳＴｏ２を含む。第１偶数ストリングＳＴｅ１、第１奇数ストリングＳＴｏ１、第２偶数ストリングＳＴｅ２及び第２奇数ストリングＳＴｏ２はそれぞれ第１偶数ビット線ＢＬｅ１、第１奇数ビット線ＢＬｏ１、第２偶数ビット線ＢＬｅ２及び第２奇数ビット線ＢＬｏ２に接続される。
【００２６】
前記第１偶数ビット線ＢＬｅ１及び第１奇数ビット線ＢＬｏ１は、本発明の不揮発性半導体メモリ装置のデータプログラム及び読み出し動作で、第１共通ビット線制御ブロックＢＫＣＯＮ１を介して、第１共通ビット線ＢＬｃ１に選択的に接続される。具体的に述べると、偶数ビット線選択信号ＢＬＳＬＴｅ及び第１センシングビット線信号ＳＯＢＬＫ１が「Ｈ」に活性化されるとき、第１偶数ビット線ＢＬｅ１が第１共通ビット線ＢＬｃ１に接続される。そして、奇数ビット線選択信号ＢＬＳＬＴｏ及び第１センシングビット線信号ＳＯＢＬＫ１が「Ｈ」に活性化されるとき、第１奇数ビット線ＢＬｏ１が第１共通ビット線ＢＬｃ１に接続される。
【００２７】
そして、前記第２偶数ビット線ＢＬｅ２及び第２奇数ビット線ＢＬｏ２は、本発明の不揮発性半導体メモリ装置のデータプログラム及び読み出し動作で、第２共通ビット線制御ブロックＢＫＣＯＮ２を介して、第２共通ビット線ＢＬｃ２に選択的に接続される。具体的に述べると、偶数ビット線選択信号ＢＬＳＬＴｅ及び第２センシングビット線信号ＳＯＢＬＫ２が「Ｈ」に活性化されるとき、第２偶数ビット線ＢＬｅ２が第２共通ビット線ＢＬｃ２に接続される。そして、奇数ビット線選択信号ＢＬＳＬＴｏ及び第２センシングビット線信号ＳＯＢＬＫ２が「Ｈ」に活性化されるとき、第２奇数ビット線ＢＬｏ２が第２共通ビット線ＢＬｃ２に接続される。
【００２８】
また、前記第１偶数ビット線ＢＬｅ１及び第１奇数ビット線ＢＬｏ１は、第１共通ビット線制御ブロックＢＫＣＯＮ１によって、電源電圧ＶＤＤ及び接地電圧ＶＳＳに制御され、前記第２偶数ビット線ＢＬｅ２及び第２奇数ビット線ＢＬｏ２は、第２共通ビット線制御ブロックＢＫＣＯＮ２によって、電源電圧ＶＤＤ及び接地電圧ＶＳＳに制御される。具体的に述べると、偶数高電圧シールド信号ＳＨＬＤＨｅに応答して第１及び第２偶数ビット線ＢＬｅ１、ＢＬｅ２が電源電圧ＶＤＤに制御され、奇数高電圧シールド信号ＳＨＬＤＨｏに応答して第１及び第２奇数ビット線ＢＬｏ１、ＢＬｏ２が電源電圧ＶＤＤに制御される。そして、偶数低電圧シールド信号ＳＨＬＤＬｅに応答して第１及び第２偶数ビット線ＢＬｅ１、ＢＬｅ２が接地電圧ＶＳＳに制御され、奇数低電圧シールド信号ＳＨＬＤＬｏに応答して第１及び第２奇数ビット線ＢＬｏ１、ＢＬｏ２が接地電圧ＶＳＳに制御される。
【００２９】
第１偶数ストリングＳＴｅ１及び第１奇数ストリングＳＴｏ１、そして第２偶数ストリングＳＴｅ２及び第２奇数ストリングＳＴｏ２には、多数のメモリセルＭＣが含まれる。本明細書では、第１偶数ストリングＳＴｅ１及び第１奇数ストリングＳＴｏ１に含まれるメモリセルは、「第１メモリセルＭＣ１」と呼ばれることがあり、第２偶数ストリングＳＴｅ２及び第２奇数ストリングＳＴｏ２に含まれるメモリセルは、「第２メモリセルＭＣ２」と呼ばれることがある。ところが、これは説明上の便宜のためのもので、これにより本発明の権利範囲が制限されるのではない。
【００３０】
前記第１メモリセルＭＣ１及び前記第２メモリセルＭＣ２は、同一形態のメモリセルで実現でき、電気的にプログラム及び消去が可能であり、電源が供給されない状態でもデータの保存が可能である。
【００３１】
一方、本発明の好適な実施例によれば、一組を成す前記第１メモリセルＭＣ１及び前記第２メモリセルＭＣ２は、第１偶数ストリングＳＴｅ１と第２偶数ストリングＳＴｅ２との対、及び第１奇数ストリングＳＴｏ１と第２奇数ストリングＳＴｏ２との対に分散して配置され、同一のワード線（図６ではＷＬ<ｎ−１>）によって制御される。
【００３２】
具体的に述べると、第１偶数ストリングＳＴｅ１に含まれる一つの第１メモリセルＭＣ１と、第２偶数ストリングＳＴｅ２に含まれる一つの第２メモリセルＭＣ２とが、一組を成す。そして、第１奇数ストリングＳＴｏ１に含まれる一つの第１メモリセルＭＣ１と、第２奇数ストリングＳＴｏ２に含まれる一つの第２メモリセルＭＣ２とが、一組を成す。
【００３３】
前記一組の第１及び第２メモリセルＭＣ１、ＭＣ２には、一組を成す第１〜第３ビットのデータ値がプログラムできる。また、前記一組の２つのメモリセルのしきい電圧による記憶状態は、前記第１〜第３ビットのデータ値から読み出される。
【００３４】
本明細書及び図面において、第１〜第３ビットは、参照番号「ＢＩＴ１〜ＢＩＴ３」で表わすことができる。そして、一組の２つのメモリセルを用いたデータのプログラム及び読み出し方法は、本明細書で後述する。
【００３５】
本発明の不揮発性半導体メモリ装置は、第１偶数ストリングＳＴｅ１と第２偶数ストリングＳＴｅ２の第１メモリセルＭＣ１と第２メモリセルＭＣ２が選択されて駆動されるとき、第１奇数ビット線ＢＬｏ１及び第２奇数ビット線ＢＬｏ２は、シールド線としての役割を行う。そして、第１奇数ストリングＳＴｏ１と第２奇数ストリングＳＴｏ２の第１メモリセルＭＣ１と第２メモリセルＭＣ２が選択されて駆動されるとき、第１偶数ビット線ＢＬｅ１及び第２偶数ビット線ＢＬｅ２は、シールド線としての役割を行う。
【００３６】
このように、偶数ビット線ＢＬｅ１、ＢＬｅ２または奇数ビット線ＢＬｏ１、ＢＬｏ２がシールド線としての役割を行うことにより、ノイズ及びカップリングが遮断され、よって、本発明の不揮発性半導体メモリ装置の動作特性が向上する。
【００３７】
再び図５を参照すると、前記ページバッファ２００は、前記第１及び第２共通ビット線ＢＬｃ１、ＢＬｃ２を介して、前記メモリアレイ１００にカップリングされる。前記ページバッファ２００は、一組の第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータを一組の第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧のグループにマッピングするように駆動される。
【００３８】
図７は図５のページバッファを詳細に示す図である。前記ページバッファ２００は、スイッチＳＷ、第１ラッチブロックＬＴＢＫ１及び第２ラッチブロックＬＴＢＫ２を含む。
前記スイッチＳＷは、所定のスイッチング信号ＶＳＷに応答して、前記第１共通ビット線ＢＬｃ１と前記第２共通ビット線ＢＬｃ２とを接続する。
【００３９】
前記第１ラッチブロックＬＴＢＫ１は、第１ラッチデータＤＬＴ１を記憶することができ、前記第１共通ビット線ＢＬｃ１に接続される。前記第１バッファブロックＬＴＢＫ１は、具体的に、第１センシング端子ＮＳＥＮ１、第１ラッチ部２１１、第１フロップ部２１３、第１ラッチ制御部２１５及び第１ダンピング部２１７を備える。
【００４０】
前記第１センシング端子ＮＳＥＮ１は、第１ビット線接続信号ＢＬＳＨＦ１に応答して、前記第１共通ビット線ＢＬｃ１に接続される。この際、前記第１センシング端子ＮＳＥＮ１のデータは、第１ビット線接続部２２３を介して、前記第１共通ビット線ＢＬｃ１に提供できる。
【００４１】
前記第１ラッチ部２１１は、第１ラッチデータＤＬＴ１をラッチして記憶する。そして、前記第１ラッチ部２１１は、第１バッファ選択信号ＰＢＳＬＴ１に応答して、前記第１ラッチデータＤＬＴ１を前記第１共通ビット線ＢＬｃ１に送信することができる。
【００４２】
前記第１フロップ部２１３は、前記第１センシング端子ＮＳＥＮ１の電圧レベルに応じて、前記第１ラッチデータＤＬＴ１を論理状態「Ｌ」から論理状態「Ｈ」にフロップさせる。この場合、入力信号ＤＩが「Ｈ」に活性化される。また、前記第１フロップ部２１３は、前記第１センシング端子ＮＳＥＮ１の電圧レベルに応じて、前記第１ラッチデータＤＬＴ１を論理状態「Ｈ」から論理状態「Ｌ」に反転フロップさせる。この場合、反転入力信号ｎＤＩが「Ｈ」に活性化される。
【００４３】
前記第１ラッチ制御部２１５は、前記第１ラッチデータＤＬＴ１を「Ｈ」にセットする。この場合、入力信号ＤＩが「Ｈ」に活性化される。また、前記第１ラッチ制御部２１５は、前記第１ラッチデータＤＬＴ１を「Ｌ」にリセットする。この場合、反転入力信号ｎＤＩが「Ｈ」に活性化される。
【００４４】
本実施例において、前記入力信号ＤＩにゲーティングされるＮＭＯＳトランジスタＴ１１と、前記反転入力信号ｎＤＩにゲーティングされるＮＭＯＳトランジスタＴ１３は、第１フロップ部２１３と第１ラッチ制御部２１５に共通に含まれる。
【００４５】
前記第１ダンピング部２１７は、前記第１ラッチデータＤＬＴ１に応じて前記第１センシング端子ＮＳＥＮ１を接地電圧ＶＳＳにディスチャージする。具体的に述べると、前記第１ダンピング部２１７は、前記第１ラッチデータＤＬＴ１が論理状態「Ｈ」のとき、第１ダンピング信号ＤＵＭＰ１に応答して、前記第１センシング端子ＮＳＥＮ１を接地電圧ＶＳＳにディスチャージする。したがって、前記第１ダンピング部２１７は、論理状態「Ｈ」の前記第１ラッチデータＤＬＴ１を反転して前記第１センシング端子ＮＳＥＮ１に提供する役割を行う。
【００４６】
好ましくは、第１バッファブロックＬＴＢＫ１は、第１出力部２１９、第１プリチャージ部２２１及び第１ビット線接続部２２３をさらに備える。
【００４７】
前記第１出力部２１９は、第１出力制御信号ＤＩＯ１に応答して、前記第１ラッチ部２１１の第１ラッチデータＤＬＴ１を内部データ線ＩＤＬに提供する。
【００４８】
第１プリチャージ部２２１は、第１センシングプリチャージ信号／ＰＲＥ１に応答して、前記第１センシング端子ＮＳＥＮ１を電源電圧ＶＤＤにプリチャージさせる。
【００４９】
第１ビット線接続部２２３は、第１ビット線接続信号ＢＬＳＨＦ１に応答して、前記第１共通ビット線ＢＬｃ１と前記第１センシング端子ＮＳＥＮ１間の電気的接続を制御する。
【００５０】
続いて図７を参照すると、前記第２ラッチブロックＬＴＢＫ２は、第２ラッチデータＤＬＴ２を記憶することができ、前記第２共通ビット線ＢＬｃ２に接続される。前記第２バッファブロックＬＴＢＫ２は、具体的に、第２センシング端子ＮＳＥＮ２、第２ラッチ部２６１、第２フロップ部２６３、第２ラッチ制御部２６５及び第２ダンピング部２６７を備え、第２出力部２６９、第２プリチャージ部２７１及び第２ビット線接続部２７３をさらに備える。
【００５１】
前記第２ラッチブロックＬＴＢＫ２の第２センシング端子ＮＳＥＮ２、第２ラッチ部２６１、第２フロップ部２６３、第２ラッチ制御部２６５、第２ダンピング部２６７、第２出力部２６９、第２プリチャージ部２７１及び第２ビット線接続部２７３は、前記第１ラッチブロックＬＴＢＫ１の第１センシング端子ＮＳＥＮ１、第１ラッチ部２１１、第１フロップ部２１３、第１ラッチ制御部２１５、第１ダンピング部２１７、第１出力部２１９、第１プリチャージ部２２１及び第１ビット線接続部２２３と類似の構成および作用を行うが、これは当業者に容易に理解できる。従って、本明細書では、これについての具体的な記述は省略する。
【００５２】
さらに図５を参照すると、ローデコーダ３００は、前記メモリアレイ１００にカップリングされ、選択されるワード線ＷＬの電圧レベルを制御し、ストリング制御信号ＳＳＬ及びグラウンド選択信号ＧＳＬを発生する。データ入出力回路４００は、前記ページバッファ２００にラッチされたデータを外部システムに出力し、且つ、外部システムから入力されるデータを前記ページバッファ２００にロードする。
【００５３】
一方、本実施例において、内部データ線ＩＤＬのデータ値は、プログラムまたは読み出し動作の際に、外部へ提供される第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータと一致すると仮定する。すなわち、各ビットのデータが「１」の場合、前記内部データ線ＩＤＬは「Ｈ」であり、各ビットのデータが「０」の場合、前記内部データ線ＩＤＬは「Ｌ」であると仮定する。
【００５４】
次いで、本発明の不揮発性半導体メモリ装置のプログラム方法について述べる。この際、一組のメモリセルに対するプログラムは、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ用いる第１〜第３ページプログラム段階の順に行われる。
【００５５】
図８及び図９はそれぞれ本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第１ページプログラム段階を示す順序図及びデータ流れ図である。第１ページプログラム段階では、第１ビットＢＩＴ１のデータに応じて第１メモリセルＭＣ１のしきい電圧が第２しきい電圧グループＧ２にプログラムされる。
【００５６】
図８を参照すると、Ｓ１１１０段階で、第１ラッチデータＤＬＴ１が論理状態「Ｈ」にセットされる。Ｓ１１２０段階では、第１ビットＢＩＴ１のデータが前記第１ラッチデータＤＬＴ１にロードされる（図９の（Ａ１）参照）。すなわち、第１ビットＢＩＴ１が「０」の場合には、反転入力信号ｎＤＩが「Ｈ」に活性化され、前記第１ラッチデータＤＬＴは「Ｌ」にラッチされる。これに対し、前記第１ビットＢＩＴ１が「１」の場合には、入力信号ＤＩが「Ｈ」に活性化され、前記第１ラッチデータＤＬＴ１は「Ｈ」を維持する。
【００５７】
その後、Ｓ１１３０段階で、前記第１ラッチデータＤＬＴ１を第１共通ビット線ＢＬｃ１にダンピングし、前記第１メモリセルＭＣ１に対するプログラムが行われる（図９の（Ａ２）参照）。すなわち、第１ビットＢＩＴ１が「０」の場合には、前記第１メモリセルＭＣ１のしきい電圧は高くなり、第１ビットＢＩＴ１が「１」の場合には、前記第１メモリセルＭＣ１のしきい電圧は以前状態をそのまま維持する。
【００５８】
そして、Ｓ１１４０段階で、前記第１基準電圧ＶＲ１として前記第１メモリセルＭＣ１のしきい電圧が前記第１共通ビット線ＢＬｃ１を経て前記第１センシング端子ＮＳＥＮ１に反映される（図９の（Ａ３）参照）。すなわち、前記第１メモリセルＭＣ１のしきい電圧が第１基準電圧ＶＲ１以上か否かが、前記第１共通ビット線ＢＬｃ１を経て第１センシング端子ＮＳＥＮ１に反映される。さらに述べると、前記第１メモリセルＭＣ１のしきい電圧が第１基準電圧ＶＲ１より高い場合には、前記第１共通ビット線ＢＬｃ１と前記第１センシング端子ＮＳＥＮ１の電圧レベルは電源電圧ＶＤＤ側に制御される。これに対し、前記第１メモリセルＭＣ１のしきい電圧が第１基準電圧ＶＲ１より低い場合には、前記第１共通ビット線ＢＬｃ１と前記第１センシング端子ＮＳＥＮ１の電圧レベルは接地電圧ＶＳＳ側に制御される。
【００５９】
Ｓ１１５０段階で、第１ラッチ制御信号ＬＣＨ１が「Ｈ」パルスとして発生し、この際、前記センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第１ラッチデータＤＬＴ１が「Ｌ」から「Ｈ」にフロップされる（図９の（Ａ４）参照）。さらに述べると、前記第１センシング端子ＮＳＥＮ１の電圧レベルが電源電圧ＶＤＤ側の場合には、第１ラッチデータＤＬＴ１が「Ｌ」から「Ｈ」にフロップされる。これに対し、前記第１センシング端子ＮＳＥＮ１の電圧レベルが接地電圧ＶＳＳ側の場合には、第１ラッチデータＤＬＴ１は以前のデータ状態をそのまま維持する。
【００６０】
結果として、Ｓ１１５０段階の後、第１ラッチデータＤＬＴ１が論理状態「Ｌ」であるのは、第１メモリセルＭＣ１に対するプログラムが行われたが、前記第１メモリセルＭＣ１のしきい電圧が、目標とする第２しきい電圧グループＧ２に制御できなかったことを意味する。
【００６１】
Ｓ１１６０段階で、第１出力制御信号ＤＩＯ１が「Ｈ」パルスとして発生し、第１ラッチデータＤＬＴ１の論理状態が外部に読み出され（図９の（Ａ５）参照）、Ｓ１１７０段階でプログラムの成否が確認される。本実施例では、Ｓ１１６０段階で読み出されるデータの論理状態「Ｈ」はプログラム成功を示す。これに対し、Ｓ１１６０段階で読み出されるデータの論理状態「Ｌ」はプログラム失敗を示す。
【００６２】
もしプログラムが失敗した場合、Ｓ１１３０段階から繰り返し行われる。この際、Ｓ１１３０段階で、選択されるワード線の電圧レベルは漸次増加する。
Ｓ１１７０段階の確認結果、プログラムの成功が確認されると、Ｓ１１８０段階で、第１ページプログラムの完了が確認される。
【００６３】
図１０は本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第１ページプログラム段階が行われた後、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧の変化を示す図である。
【００６４】
第１ビットＢＩＴ１のデータが「１」の場合（ＣＡＳＥ１１）には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧は全て消去状態、すなわち第１しきい電圧グループＧ１に維持される。
【００６５】
第１ビットＢＩＴ１のデータが「０」の場合（ＣＡＳＥ１２）には、第１メモリセルＭＣ１のしきい電圧は第２しきい電圧Ｇ２に制御され、第２メモリセルＭＣ２のしきい電圧は第１しきい電圧グループＧ１に維持される。
【００６６】
図１１及び図１２はそれぞれ本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第２ページプログラム段階を示す順序図及びデータ流れ図である。第２ページプログラム段階では、第２ビットＢＩＴ２のデータに応じて第２メモリセルＭＣ２のしきい電圧が第２しきい電圧グループＧ２にプログラムされる。
【００６７】
図１１を参照すると、Ｓ１２１０段階で、第２ラッチデータＤＬＴ２が論理状態「Ｈ」にセットされる。Ｓ１２２０段階では、第２ビットＢＩＴ２のデータが前記第２ラッチデータＤＬＴ２にロードされる（図１２の（Ｂ１）参照）。すなわち、第２ビットＢＩＴ２が「０」の場合には、反転入力信号ｎＤＩが「Ｈ」に活性化され、前記第２ラッチデータＤＬＴ２は「Ｌ」にラッチされる。これに対し、前記第２ビットＢＩＴ２が「１」の場合には、入力信号ＤＩが「Ｈ」に活性化され、前記第２ラッチデータＤＬＴ２は「Ｈ」を維持する。
【００６８】
その後、Ｓ１２３０段階で、前記第２ラッチデータＤＬＴ２を第２共通ビット線ＢＬｃ２にダンピングして、前記第２メモリセルＭＣ２に対するプログラムが行われる（図１２の（Ｂ２）参照）。すなわち、第２ビットＢＩＴ２が「０」の場合には、前記第２メモリセルＭＣ２のしきい電圧は高くなり、第２ビットＢＩＴ２が「１」の場合には、前記第２メモリセルＭＣ２のしきい電圧は以前状態をそのまま維持する。
【００６９】
そして、Ｓ１２４０段階で、前記第１基準電圧ＶＲ１として前記第２メモリセルＭＣ２のしきい電圧が前記第２共通ビット線ＢＬｃ２を経て前記第２センシング端子ＮＳＥＮ２に反映される（図１２の（Ｂ３）参照）。すなわち、前記第２メモリセルＭＣ２のしきい電圧が第１基準電圧ＶＲ１以上か否かが、前記第２共通ビット線ＢＬｃ２を経て第２センシング端子ＮＳＥＮ２に反映される。さらに述べると、前記第２メモリセルＭＣ２のしきい電圧が第１基準電圧ＶＲ１より高い場合には、前記第２共通ビット線ＢＬｃ２と前記第２センシング端子ＮＳＥＮ２の電圧レベルは電源電圧ＶＤＤ側に制御される。これに対し、前記第２メモリセルＭＣ２のしきい電圧が第１基準電圧ＶＲ１より低い場合には、前記第２共通ビット線ＢＬｃ２と前記第２センシング端子ＮＳＥＮ２の電圧レベルは接地電圧ＶＳＳ側に制御される。
【００７０】
Ｓ１２５０段階で、第２ラッチ制御信号ＬＣＨ２が「Ｈ」パルスとして発生し、この際、前記センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第２ラッチデータＤＬＴ２が「Ｌ」から「Ｈ」にフロップされる（図１２の（Ｂ４）参照）。さらに述べると、前記第２センシング端子ＮＳＥＮ２の電圧レベルが電源電圧ＶＤＤ側の場合には、第２ラッチデータＤＬＴ２が「Ｌ」から「Ｈ」にフロップされる。これに対し、前記第２センシング端子ＮＳＥＮ２の電圧レベルが接地電圧ＶＳＳ側の場合には、第２ラッチデータＤＬＴ２は以前のデータ状態をそのまま維持する。
【００７１】
結果として、Ｓ１２５０段階の後、第２ラッチデータＤＬＴ２が論理状態「Ｌ」であるのは、第２メモリセルＭＣ２に対するプログラムが行われたが、前記第２メモリセルＭＣ２のしきい電圧が、目標とする第２しきい電圧グループＧ２に制御できなかったことを意味する。
【００７２】
Ｓ１２６０段階で、第２出力制御信号ＤＩＯ２が「Ｈ」パルスとして発生し、第２ラッチデータＤＬＴ２の論理状態が外部に読み出され（図１２の（Ｂ５）参照）、Ｓ１２７０段階でプログラムの成否が確認される。本実施例では、Ｓ１２６０段階で読み出されるデータの論理状態「Ｈ」はプログラム成功を示す。これに対し、Ｓ１２６０段階で読み出されるデータの論理状態「Ｌ」はプログラム失敗を示す。
【００７３】
もしプログラムが失敗した場合、Ｓ１２３０段階から繰り返し行われる。この際、Ｓ１２３０段階で、選択されるワード線の電圧レベルは漸次増加する。
【００７４】
Ｓ１２７０段階の確認結果、プログラムの成功が確認されると、Ｓ１２８０段階で、第２ページプログラムの完了が確認される。
【００７５】
図１３は本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第２ページプログラム段階が行われた後の第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧の変化を示す図である。
【００７６】
第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが全て「１」の場合（ＣＡＳＥ２１）には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧は全て消去状態、すなわち第１しきい電圧グループＧ１に維持される。
【００７７】
第１ビットＢＩＴ１のデータが「１」であり、第２ビットＢＩＴ２のデータが「０」の場合（ＣＡＳＥ２２）には、第１メモリセルＭＣ１のしきい電圧は第１しきい電圧グループＧ１に維持され、第２メモリセルＭＣ２のしきい電圧は第２しきい電圧グループＧ２に制御される。
【００７８】
第１ビットＢＩＴ１のデータが「０」であり、第２ビットＢＩＴ２のデータが「１」である場合（ＣＡＳＥ２３）には、第１メモリセルＭＣ１のしきい電圧は第２しきい電圧グループＧ２に制御され、第２メモリセルＭＣ２のしきい電圧は第１しきい電圧グループＧ１に維持される。
【００７９】
第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが全て「０」の場合（ＣＡＳＥ２４）には、第１メモリセルＭＣ１のしきい電圧は第２しきい電圧グループＧ２に制御され、第２メモリセルＭＣ２のしきい電圧は第２しきい電圧グループＧ２に制御される。
【００８０】
図１４ａ及び図１４ｂは、本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第３ページプログラム段階を示す順序図である。図１５ａ及び図１５ｂは、図１４ａ及び図１４ｂの順序図によるデータ流れ図である。第３ページプログラム段階では、第３ビットＢＩＴ３のデータに応じて第１メモリセルＭＣ１及び／または第２メモリセルＭＣ２のしきい電圧が第３しきい電圧グループＧ３にプログラムされる。
【００８１】
図１４ａ及び図１４ｂを参照すると、Ｓ１３０５段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を論理状態「Ｈ」にセットする。
【００８２】
Ｓ１３１０段階で、第３ビットＢＩＴ３のデータが前記第１ラッチデータＤＬＴ１及び前記第２ラッチデータＤＬＴ２にロードされる（図１５ａの（Ｃ１）参照）。すなわち、第３ビットＢＩＴ３が「０」の場合には、反転入力信号ｎＤＩが「Ｈ」に活性化され、前記第１ラッチデータＤＬＴ１及び前記第２ラッチデータＤＬＴ２は「Ｌ」にラッチされる。これに対し、前記第３ビットＢＩＴ３が「１」の場合には、入力信号ＤＩが「Ｈ」に活性化され、前記第１ラッチデータＤＬＴ１及び前記第２ラッチデータＤＬＴ２は「Ｈ」を維持する。
【００８３】
その後、Ｓ１３１５段階及びＳ１３２０段階で、前記第２ページプログラム段階による前記第２メモリセルＭＣ２のデータを用いて、前記Ｓ１３１０段階による前記第１ラッチデータＤＬＴ１をフロップする段階が行われる。
【００８４】
具体的に、前記Ｓ１３１５段階で、第２ページプログラム段階の行われた前記第２メモリセルＭＣ２のデータが第１基準電圧ＶＲ２として第１センシング端子ＮＳＥＮ１に反映される（図１５ａの（Ｃ２）参照）。この際、スイッチング信号ＶＳＷは「Ｈ」に活性化され、第２共通ビット線ＢＬｃ２が第１共通ビット線ＢＬｃ１に接続される。
【００８５】
そして、Ｓ１３２０段階では、Ｓ１３１５段階による前記第１センシング端子ＮＳＥＮ１の電圧レベルを用いて、前記第１３１０段階による前記第１ラッチデータＤＬＴ１が制御される（図１５ａの（Ｃ３）参照）。この際、入力信号ＤＩが「Ｈ」に活性化される。
【００８６】
結果として、第３ビットＢＩＴ３が「０」であるとしても、第２ビットＢＩＴ２が「０」の場合には、前記第１ラッチデータＤＬＴ１は「Ｌ」から「Ｈ」にフロップされる。また、第３ビットＢＩＴ３が「１」の場合には、前記第１ラッチデータＤＬＴ１は「Ｈ」に維持される。これに対し、第２ビットＢＩＴ２が「１」であり、第３ビットＢＩＴ２が「０」である場合には、前記第１ラッチデータＤＬＴ１は「Ｌ」を維持する。
【００８７】
その後、Ｓ１３２５段階及びＳ１３３０段階では、前記第１ページプログラム段階による前記第１メモリセルＭＣ１のデータ及び第１３２０段階でフロップされる第１ラッチデータＤＬＴ１を用いて、前記Ｓ１３１０段階による前記第２ラッチデータＤＬＴ２をフロップする段階が行われる。
【００８８】
具体的に、前記Ｓ１３２５段階で、第１基準電圧ＶＲ１を基準とする第１メモリセルＭＣ１のしきい電圧及び前記第１ラッチデータＤＬＴ１が第２センシング端子ＮＳＥＮ２に反映される（図１５ａの（Ｃ４）、（Ｃ４’）参照）。この際、スイッチング信号ＶＳＷは「Ｈ」に活性化され、第１共通ビット線ＢＬｃ１が第２共通ビット線ＢＬｃ２に接続される。そして、第１ダンピング信号ＤＵＭＰ１は「Ｈ」に活性化される。
【００８９】
そして、Ｓ１３３０段階では、Ｓ１３２５段階による前記第２センシング端子ＮＳＥＮ２の電圧レベルを用いて、前記Ｓ１３１０段階による前記第２ラッチデータＤＬＴ２が制御される（図１５ａの（Ｃ５）参照）。この際、入力信号ＤＩが「Ｈ」に活性化される。
【００９０】
結果として、第３ビットＢＩＴ３が「０」であるとしても、第１ラッチデータＤＬＴ１が「Ｌ」であり、第１ビットＢＩＴ１が「０」である場合には、前記第２ラッチデータＤＬＴ２は「Ｌ」から「Ｈ」にフロップされる。
【００９１】
前記Ｓ１３３０段階の後、前記第１ラッチデータＤＬＴ１と前記第２ラッチデータＤＬＴ２の論理状態は図１６の通りである。
【００９２】
ＣＡＳＥ３１〜ＣＡＳＥ３４は、第３ビットＢＩＴ３が「０」の場合を示す。第１及び第２ビットＢＩＴ１、ＢＩＴ２が「１」の場合（ＣＡＳＥ３１）には、第１ラッチデータＤＬＴ１及び第２ラッチデータＤＬＴ２は全て「Ｌ」を維持する。
【００９３】
第１ビットＢＩＴ１が「１」であり、第２ビットＢＩＴ２が「０」である場合（ＣＡＳＥ３２）には、前記第１ラッチデータＤＬＴ１は「Ｈ」にフロップされ、前記第２ラッチデータＤＬＴ２は「Ｌ」を維持する。
【００９４】
第１ビットＢＩＴ１が「０」であり、第２ビットＢＩＴ２が「１」である場合（ＣＡＳＥ３３）には、前記第１ラッチデータＤＬＴ１は「Ｌ」を維持し、前記第２ラッチデータＤＬＴ２は「Ｈ」にフロップされる。
【００９５】
第１及び第２ビットＢＩＴ１、ＢＩＴ２が「０」の場合（ＣＡＳＥ３４）にも、前記第１ラッチデータＤＬＴ１は「Ｈ」にフロップされ、前記第２ラッチデータＤＬＴ２は「Ｌ」を維持する。
【００９６】
そして、第３ビットＢＩＴ３が「１」の場合（ＣＡＳＥ３５）では、第１及び第２ビットＢＩＴ１、ＢＩＴ２に関係なく、第１ラッチデータＤＬＴ１及び第２ラッチデータＤＬＴ２は全て「Ｈ」を維持する。
【００９７】
その後、Ｓ１３３５段階で、前記Ｓ１３２０段階及び前記第Ｓ１３３０段階による前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を用いて、前記第１及び第２メモリセルＭＣ１、ＭＣ２に対するプログラムを行うプログラム遂行段階が行われる（図１５ｂの（Ｃ６）参照）。すなわち、第３ビットＢＩＴ３が「１」の場合には、前記第１メモリセルＭＣ１のしきい電圧は以前状態をそのまま維持する。これに対し、第３ビットＢＩＴ３が「０」の場合には、前記第１メモリセルＭＣ１または第２メモリセルＭＣ２のしきい電圧は第３しきい電圧グループＧ３に制御される。
【００９８】
続いて、Ｓ１３４０段階で、前記第２基準電圧ＶＲ２として前記第１メモリセルＭＣ１のしきい電圧が第１共通ビット線ＢＬｃ１を経て前記第１センシング端子ＮＳＥＮ１に反映される（図１５ｂの（Ｃ７）参照）。
【００９９】
Ｓ１３４５段階で、第１ラッチ制御信号ＬＣＨ１が「Ｈ」パルスとして発生し、入力信号ＤＩが「Ｈ」に活性化される。その結果、前記第１センシング端子ＮＳＥＮ１の電圧レベルに応じて選択的に第１ラッチデータＤＬＴ１が「Ｌ」から「Ｈ」にフロップされる（図１５ｂの（Ｃ８）参照）。
【０１００】
次いで、Ｓ１３５０段階で、前記第２基準電圧ＶＲ２として前記第２メモリセルＭＣ２のしきい電圧が第２共通ビット線ＢＬｃ２を経て前記第２センシング端子ＮＳＥＮ２に反映される（図１５ｂの（Ｃ９）参照）。
【０１０１】
Ｓ１３５５段階で、第２ラッチ制御信号ＬＣＨ２が「Ｈ」パルスとして発生し、入力信号ＤＩが「Ｈ」に活性化される。その結果、前記第２センシング端子ＮＳＥＮ２の電圧レベルに応じて選択的に第２ラッチデータＤＬＴ２が「Ｌ」から「Ｈ」にフロップされる（図１５ｂの（Ｃ１０）参照）。
【０１０２】
Ｓ１３６０段階で、第１出力制御信号ＤＩＯ１及び第２出力制御信号ＤＩＯ２が同時にまたは順次「Ｈ」パルスとして発生し、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態が外部に読み出され（図１５ｂの（Ｃ１１）参照）、Ｓ１３６５段階でプログラムの成否が確認される。
【０１０３】
もしプログラムが失敗した場合には、Ｓ１３３５段階から繰り返し行われる。この際、Ｓ１３３５段階で、選択されるワード線の電圧レベルは漸次増加する。
もしプログラムが成功した場合には、Ｓ１３７０段階で、第３ページプログラム完了が確認される。
【０１０４】
図１７は本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第３ページプログラム段階が行われた後の第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧の変化を示す図である。
【０１０５】
第１ビットＢＩＴ１、第２ビットＢＩＴ２及び第３ビットＢＩＴ３のデータが全て「１」の場合（ＣＡＳＥ４１）には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧は全て消去状態、すなわち第１しきい電圧グループＧ１に維持される。
【０１０６】
第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが「１」であり、第３ビットＢＩＴ３のデータが「０」の場合（ＣＡＳＥ４２）には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧は全て第３しきい電圧グループＧ３に制御される。
【０１０７】
第１ビットＢＩＴ１のデータが「１」であり、第２ビットＢＩＴ２のデータが「０」であり、第３ビットＢＩＴ３のデータが「１」である場合（ＣＡＳＥ４３）には、第１メモリセルＭＣ１のしきい電圧は第１しきい電圧グループＧ１に維持され、第２メモリセルＭＣ２のしきい電圧は第２しきい電圧グループＧ２に維持される。
【０１０８】
第１ビットＢＩＴ１のデータが「１」であり、第２ビットＢＩＴ２のデータが「０」であり、第３ビットＢＩＴ３のデータが「０」の場合（ＣＡＳＥ４４）には、第１メモリセルＭＣ１のしきい電圧は第１しきい電圧グループＧ１に維持され、第２メモリセルＭＣ３のしきい電圧は第３しきい電圧グループＧ３に制御される。
【０１０９】
第１ビットＢＩＴ１のデータが「０」であり、第２ビットＢＩＴ２のデータが「１」であり、第３ビットＢＩＴ３のデータが「１」である場合（ＣＡＳＥ４５）には、第１メモリセルＭＣ１のしきい電圧は第２しきい電圧グループＧ２に維持され、第２メモリセルＭＣ２のしきい電圧は第１しきい電圧グループＧ１に維持される。
【０１１０】
第１ビットＢＩＴ１のデータが「０」であり、第２ビットＢＩＴ２のデータが「１」であり、第３ビットＢＩＴ３のデータが「０」である場合（ＣＡＳＥ４６）には、第１メモリセルＭＣ１のしきい電圧は第３しきい電圧グループＧ３に制御され、第２メモリセルＭＣ２のしきい電圧は第１しきい電圧グループＧ１に維持される。
【０１１１】
第１ビットＢＩＴ１のデータが「０」であり、第２ビットＢＩＴ２のデータが「０」であり、第３ビットＢＩＴ３のデータが「１」である場合（ＣＡＳＥ４７）には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧は全て第２しきい電圧グループＧ２に維持される。
【０１１２】
第１ビットＢＩＴ１、第２ビットＢＩＴ２及び第３ビットＢＩＴ３のデータが全て「０」の場合（ＣＡＳＥ３８）には、第１メモリセルＭＣ１のしきい電圧は第２しきい電圧グループＧ２に維持され、第２メモリセルＭＣ２のしきい電圧は第３しきい電圧グループＧ３に制御される。
【０１１３】
また、本発明の不揮発性半導体メモリ装置の駆動方法では、順次提供される３つのビットＢＩＴ１、ＢＩＴ２、ＢＩＴ３のデータに応じて、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧が同時に制御される。そして、各ビットに対して１回または２回の確認読み出しのみでプログラムの成否が確認できる。したがって、本発明の３−レベル不揮発性半導体メモリ装置の駆動方法によれば、プログラム時の全体的な動作速度が著しく改善される。
【０１１４】
まとめると、特定の組み合わせの場合、すなわち前記第１〜第３ビットＢＩＴ１〜ＢＩＴ３がそれぞれ１、１、０の場合には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧は前記第３しきい電圧グループＧ３に制御される。
【０１１５】
そして、前記第１ビットＢＩＴ１のデータは、前記特定の組み合わせ以外には、前記第１基準電圧ＶＲ１を基準とする前記第１メモリセルＭＣ１のしきい電圧にマッピングされる。すなわち、第１ビットＢＩＴ１が「１」の場合には、前記第１メモリセルＭＣ１のしきい電圧は、第１基準電圧ＶＲ１より低い。第１ビットＢＩＴ１が「０」の場合には、前記第１メモリセルＭＣ１のしきい電圧は第１基準電圧ＶＲ１より高い。
【０１１６】
類似の方法により、前記第２ビットＢＩＴ２のデータは、前記特定の組み合わせ以外には、前記第１基準電圧ＶＲ１を基準とする前記第２メモリセルＭＣ２のしきい電圧にマッピングされる。
【０１１７】
一方、前記第３ビットＢＩＴ３のデータは、前記第２基準電圧ＶＲ２を基準とする前記第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧にマッピングされる。すなわち、第３ビットＢＩＴ３が「１」の場合には、前記第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧が第２基準電圧ＶＲ２より低い。そして、第３ビットＢＩＴ３が「０」の場合には、前記第１メモリセルＭＣ１及び／または前記第２メモリセルＭＣ２のしきい電圧が第２基準電圧ＶＲ２より高い。
【０１１８】
次に、本発明の不揮発性半導体メモリ装置の読み出し方法について述べる。この際、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ読み出す第１〜第３ページ読み出し段階が順序的に行われなくても、一組のメモリセルに対する読み出しは可能である。
【０１１９】
図１８ａ及び図１８ｂは本発明の不揮発性半導体メモリ装置の読み出し方法に基づいて第１ページ読み出し段階を示す順序図である。図１９ａ及び図１９ｂは図１８ａ及び図１８ｂの順序図によるデータ流れ図である。
【０１２０】
図１８ａ及び図１８ｂを参照すると、Ｓ１４１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が論理状態「Ｌ」にリセットされる（図１９ａの（Ｄ１）参照）。この際、反転入力信号ｎＤＩが「Ｈ」に活性化される。
【０１２１】
その後、Ｓ１４２０段階では、前記第２基準電圧ＶＲ２として前記第１メモリセルＭＣ１のしきい電圧が前記第１センシング端子ＮＳＥＮ１に反映され、前記第２基準電圧ＶＲ２として前記第２メモリセルＭＣ２のしきい電圧が前記第２センシング端子ＮＳＥＮ２に反映される（図１９ａの（Ｄ２）参照）。
【０１２２】
Ｓ１４３０段階で、第１及び第２ラッチ制御信号ＬＣＨ１、ＬＣＨ２が「Ｈ」パルスとして発生し、入力信号ＤＩが「Ｈ」に活性化される。この際、前記第１及び第２センシング端子ＮＳＥＮ１、ＮＳＥＮ２の電圧レベルに応じて選択的に第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が「Ｌ」から「Ｈ」にフロップされる（図１９ａの（Ｄ３）参照）。その結果、図１７のＣＡＳＥ４２及びＣＡＳＥ４６の場合には、第１ラッチデータＤＬＴ１が「Ｈ」にフロップされる。そして、図１７のＣＡＳＥ４２、ＣＡＳＥ４４及びＣＡＳＥ４８の場合には、第２ラッチデータＤＬＴ２が「Ｈ」にフロップされる。
【０１２３】
Ｓ１４４０段階では、第２ラッチデータＤＬＴ２が第１センシング端子ＮＳＥＮ１に反映される。このとき、第２ダンピング信号ＤＵＭＰ２及びスイッチング信号ＶＳＷが「Ｈ」に活性化される（図１９ａの（Ｄ４）及び（Ｄ４’）参照）。
【０１２４】
その次、Ｓ１４５０段階では、第１ラッチ制御信号ＬＣＨ１が「Ｈ」に活性化され、第１ラッチデータＤＬＴ１が「Ｈ」から「Ｌ」に反転フロップされる（図１９ａの（Ｄ４）参照）。この際、反転入力信号ｎＤＩが「Ｈ」に活性化される（図１９ａの（Ｄ５）参照）。その結果、図１７のＣＡＳＥ４２の場合にのみ、第１ラッチデータＤＬＴ１が「Ｈ」である。ＣＡＳＥ４２の場合以外には、第１ラッチデータＤＬＴ１が「Ｌ」である。
【０１２５】
Ｓ１４６０段階で、第２ラッチデータＤＬＴ２が「Ｈ」にセットされる（図１９ｂの（Ｄ６）参照）。
【０１２６】
その後、Ｓ１４７０段階及びＳ１４８０段階では、前記第１メモリセルＭＣ１のデータ及びＳ１４５０段階でフロップされる第１ラッチデータＤＬＴ１を用いて、前記第２ラッチデータＤＬＴ２を「Ｈ」から「Ｌ」に反転フロップする段階が行われる。
【０１２７】
具体的に、前記Ｓ１４７０段階で、第１基準電圧ＶＲ１を基準とする第１メモリセルＭＣ１のしきい電圧及び前記第１ラッチデータＤＬＴ１が第２センシング端子ＮＳＥＮ２に反映される（図１９ｂの（Ｄ７）、（Ｄ７’）参照）。この際、スイッチング信号ＶＳＷが「Ｈ」に活性化され、第１共通ビット線ＢＬｃ１が第２共通ビット線ＢＬｃ２に接続される。そして、第１ダンピング信号ＤＵＭＰ１は「Ｈ」に活性化される。
【０１２８】
次いで、Ｓ１４８０段階では、Ｓ１４７０段階による前記第２センシング端子ＮＳＥＮ２の電圧レベルを用いて、前記第２ラッチデータＤＬＴ２が「Ｈ」から「Ｌ」に反転フロップされる（図１９ｂの（Ｄ８）参照）。この際、反転入力信号ｎＤＩが「Ｈ」に活性化される。
【０１２９】
Ｓ１４８０段階での第２ラッチデータＤＬＴ２の論理状態の変化について考察すると、次の通りである。すなわち、第１メモリセルＭＣ１のしきい電圧が第１基準電圧ＶＲ１より低い場合（図１７のＣＡＳＥ４１、ＣＡＳＥ４３及びＣＡＳＥ４４）及び第１ラッチデータＤＬＴ１が「Ｈ」の場合（図１７のＣＡＳＥ４２）には、前記第２ラッチデータＤＬＴ２は「Ｈ」から「Ｌ」に反転フロップされる。
【０１３０】
残りの場合（図１７のＣＡＳＥ４５〜ＣＡＳＥ４８）には、第１ラッチデータＤＬＴ１は「Ｈ」の論理状態をそのまま維持する。
【０１３１】
Ｓ１４９０段階で、第２出力制御信号ＤＩＯ２が「Ｈ」パルスとして発生し、第２ラッチデータＤＬＴ２の論理状態が外部に読み出され、第１ビットＢＩＴ１のデータが確認されるデータ確認段階が行われる（図１９ｂの（Ｄ９）参照）。
【０１３２】
本実施例において、論理状態「Ｈ」の出力データは第１ビットＢＩＴ１のデータが「１」であることを示し、論理状態「Ｌ」の出力データは第１ビットＢＩＴ１のデータが「０」であることを示す。
【０１３３】
このように、本発明の不揮発性半導体メモリ装置の駆動方法によれば、第１ビットＢＩＴ１のデータ値が１回の読み出しで確認できる。
【０１３４】
次に、本発明の不揮発性半導体メモリ装置の第２ページ読み出し方法について述べる。
【０１３５】
図２０ａ及び図２０ｂは本発明の不揮発性半導体メモリ装置の読み出し方法に基づいて第２ページ読み出し段階を示す順序図である。図２１ａ及び図２１ｂは図２０ａ及び図２０ｂの順序図によるデータ流れ図である。
【０１３６】
図２０ａ及び図２０ｂを参照すると、Ｓ１５１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が論理状態「Ｌ」にリセットされる（図２１ａの（Ｅ１）参照）。この際、反転入力信号ｎＤＩが「Ｈ」に活性化される。
【０１３７】
Ｓ１５２０段階では、前記第２基準電圧ＶＲ２として前記第１メモリセルＭＣ１のしきい電圧が前記第１センシング端子ＮＳＥＮ１に反映され、前記第２基準電圧ＶＲ２として前記第２メモリセルＭＣ２のしきい電圧が前記第２センシング端子ＮＳＥＮ２に反映される（図２１ａの（Ｅ２）参照）。
【０１３８】
Ｓ１５３０段階で、第１及び第２ラッチ制御信号ＬＣＨ１、ＬＣＨ２が「Ｈ」パルスとして発生し、入力信号ＤＩが「Ｈ」に活性化される。この際、前記第１及び第２センシング端子ＮＳＥＮ１、ＮＳＥＮ２の電圧レベルに応じて第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が「Ｌ」から「Ｈ」にフロップされる（図２１ａの（Ｅ３）参照）。その結果、図１７のＣＡＳＥ４２及びＣＡＳＥ４６の場合には、第１ラッチデータＤＬＴ１が「Ｈ」にフロップされる。そして、図１７のＣＡＳＥ４２、ＣＡＳＥ４４及びＣＡＳＥ４８の場合には、第２ラッチデータＤＬＴ２が「Ｈ」にフロップされる。
【０１３９】
その後、Ｓ１５４０段階では、第２ラッチデータＤＬＴ２が第１センシング端子ＮＳＥＮ１に反映される。この際、第２ダンピング信号ＤＵＭＰ２及びスイッチング信号ＶＳＷが「Ｈ」に活性化される（図２１ａの（Ｅ４）及び（Ｅ４’）参照）。
【０１４０】
その次、Ｓ１５５０段階では、第１ラッチ制御信号ＬＣＨ１が「Ｈ」に活性化され、第１ラッチデータＤＬＴ１が「Ｈ」から「Ｌ」に反転フロップされる（図２１ａの（Ｅ４）参照）。この際、反転入力信号ｎＤＩが「Ｈ」に活性化される（図２１ａの（Ｅ５）参照）。その結果、図１７のＣＡＳＥ４２の場合にのみ、第１ラッチデータＤＬＴ１が「Ｈ」である。そして、ＣＡＳＥ４２の場合以外には、第１ラッチデータＤＬＴ１が「Ｌ」である。
【０１４１】
Ｓ１５６０段階では、第２ラッチデータＤＬＴ２が「Ｈ」にセットされる（図２１ｂの（Ｅ６）参照）。
【０１４２】
その後、Ｓ１５７０段階及びＳ５８０段階では、前記第２メモリセルＭＣ２のデータ及びＳ５５０段階でフロップされる第１ラッチデータＤＬＴ１を用いて、前記第２ラッチデータＤＬＴ２を「Ｈ」から「Ｌ」に反転フロップする段階が行われる。
【０１４３】
具体的に、前記Ｓ１５７０段階で、第１基準電圧ＶＲ１を基準とする第２メモリセルＭＣ２のしきい電圧及び前記第２ラッチデータＤＬＴ２が第２センシング端子ＮＳＥＮ２に反映される（図２１ｂの（Ｅ７）、（Ｅ７’）参照）。この際、スイッチング信号ＶＳＷは「Ｈ」に活性化され、第１共通ビット線ＢＬｃ１が第２共通ビット線ＢＬｃ２に接続される。そして、第１ダンピング信号ＤＵＭＰ１は「Ｈ」に活性化される。
【０１４４】
Ｓ１５８０段階では、Ｓ１５７０段階による前記第２センシング端子ＮＳＥＮ２の電圧レベルを用いて、前記第２ラッチデータＤＬＴ２が「Ｈ」から「Ｌ」に反転フロップされる（図１９ｂの（Ｅ８）参照）。この際、反転入力信号ｎＤＩが「Ｈ」に活性化される。
【０１４５】
次に、Ｓ１５８０段階での第２ラッチデータＤＬＴ２の論理状態の変化について考察する。すなわち、第２メモリセルＭＣ２のしきい電圧が第１基準電圧ＶＲ１より低い場合（図１７のＣＡＳＥ４１、ＣＡＳＥ４５及びＣＡＳＥ４６）及び第１ラッチデータＤＬＴ１が「Ｈ」の場合（図１７のＣＡＳＥ４２）には、前記第２ラッチデータＤＬＴ２は「Ｈ」から「Ｌ」に反転フロップされる。
【０１４６】
残りの場合（図１７のＣＡＳＥ４３、ＣＡＳＥ４４、ＣＡＳＥ４７及びＣＡＳＥ４８）には、第２ラッチデータＤＬＴ２は「Ｈ」の論理状態をそのまま維持する。
【０１４７】
Ｄ１５９０段階で、第２出力制御信号ＤＩＯ２が「Ｈ」パルスとして発生し、第２ラッチデータＤＬＴ２の論理状態が外部に読み出され、第２ビットＢＩＴ２のデータが確認されるデータ確認段階が行われる（図２１ｂの（Ｅ９）参照）。
【０１４８】
本実施例において、論理状態「Ｈ」の出力データは第２ビットＢＩＴ２のデータが「１」であることを示し、論理状態「Ｌ」の出力データは第２ビットＢＩＴ２のデータが「０」であることを示す。
【０１４９】
このように、本発明の不揮発性半導体メモリ装置の駆動方法によれば、第２ビットＢＩＴ２のデータ値が１回の読み出しで確認できる。
【０１５０】
図２２は本発明の不揮発性半導体メモリ装置の読み出し方法に基づいて第３ページ読み出し段階を示す順序図である。図２３は図２２の順序図によるデータ流れ図である。第３ページ読み出し段階では、第１メモリセルＭＣ１と第２メモリセルＭＣ２の第３しきい電圧が確認され、第３ビットＢＩＴ３のデータが読み出される。
【０１５１】
図２３を参照すると、Ｓ１６１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が論理状態「Ｈ」にセットされる（図２３の（Ｆ１）参照）。
【０１５２】
Ｓ１６２０段階で、前記第２基準電圧ＶＲ２として前記第１メモリセルＭＣ１のしきい電圧が前記第１センシング端子ＮＳＥＮ１に反映され、前記第２基準電圧ＶＲ２として前記第２メモリセルＭＣ２のしきい電圧が前記第２センシング端子ＮＳＥＮ２に反映される（図２３の（Ｆ２）参照）。
【０１５３】
Ｓ１６３０段階で、第１及び第２ラッチ制御信号ＬＣＨ１、ＬＣＨ２が「Ｈ」パルスとして発生し、反転入力信号ｎＤＩが「Ｈ」に活性化される。この際、前記第１及び第２センシング端子ＮＳＥＮ１、ＮＳＥＮ２の電圧レベルに応じて選択的に第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が「Ｈ」から「Ｌ」に反転フロップされる（図２３の（Ｆ３）参照）。その結果、図１７のＣＡＳＥ４２及びＣＡＳＥ４６の場合には、第１ラッチデータＤＬＴ１が「Ｌ」に反転フロップされる。そして、図１７のＣＡＳＥ４２、ＣＡＳＥ４４及びＣＡＳＥ４８の場合には、第２ラッチデータＤＬＴ２が「Ｌ」に反転フロップされる。
【０１５４】
Ｓ１６４０段階で、前記第１及び第２センシング端子ＮＳＥＮ１、ＮＳＥＮ２が電源電圧ＶＤＤのレベルにプリチャージされる。
【０１５５】
Ｓ１６５０段階で、前記第１ラッチデータＤＬＴ１が第２センシング端子ＮＳＥＮ２に反映される。この際、第１ダンピング信号ＤＵＭＰ１及びスイッチング信号ＶＳＷが「Ｈ」に活性化される。その結果、図１７のＣＡＳＥ４２及びＣＡＳＥ４６の場合には、前記第２センシング端子ＮＳＥＮ２は電源電圧ＶＤＤ側のレベルを維持するが、その他の場合には、接地電圧ＶＳＳ側のレベルに制御される。
【０１５６】
Ｓ１６６０段階では、Ｓ１６５０段階による前記第２センシング端子ＮＳＥＮ２の電圧レベルを用いて、前記第２ラッチデータＤＬＴ２が「Ｈ」から「Ｌ」に反転フロップされる（図１９ｂの（Ｅ８）参照）。この際、反転入力信号ｎＤＩが「Ｈ」に活性化される。
【０１５７】
次に、Ｓ１６６０段階での第２ラッチデータＤＬＴ２の論理状態の変化を考察する。すなわち、第１または第２メモリセルＭＣ１、ＭＣ２のしきい電圧のいずれかが第２基準電圧ＶＲ２より高い場合（図１７のＣＡＳＥ４２、ＣＡＳＥ４４、ＣＡＳＥ４６及びＣＡＳＥ４８）には、前記第２ラッチデータＤＬＴ２は「Ｈ」から「Ｌ」に反転フロップされる。
【０１５８】
残りの場合（図１７のＣＡＳＥ４１、ＣＡＳＥ４３、ＣＡＳＥ４５及びＣＡＳＥ４７）には、第２ラッチデータＤＬＴ２は「Ｈ」の論理状態をそのまま維持する。
【０１５９】
Ｓ１６７０段階で、第２出力制御信号ＤＩＯ２が「Ｈ」パルスとして発生し、第２ラッチデータＤＬＴ２の論理状態が外部に読み出され、第３ビットＢＩＴ３のデータが確認されるデータ確認段階が行われる（図２３の（Ｆ７）参照）。
【０１６０】
本実施例において、論理状態「Ｈ」の出力データは第３ビットＢＩＴ３のデータが「１」であることを示し、論理状態「Ｌ」の出力データは第３ビットＢＩＴ３のデータが「０」であることを示す。
【０１６１】
このように、本発明の不揮発性半導体メモリ装置の駆動方法によれば、第３ビットＢＩＴ３のデータ値が１回の読み出しによって確認できる。
【０１６２】
まとめると、本発明の不揮発性半導体メモリ装置の読み出し方法によれば、第１〜第３ビットＢＩＴ１〜ＢＩＴ３はそれぞれ１回ずつのデータ出力のみでデータ値が確認できる。
【０１６３】
本発明は図示された一実施例を参考として説明されたが、これらの実施例は例示的なものに過ぎないことは言うまでもない。本技術分野における通常の知識を有する者であれば、これらから種々の変形及び均等な他の実施が可能なのを理解するであろう。
【０１６４】
したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【０１６５】
本発明は、ビット線間のノイズ及びカップリングを遮断するためのもので、不揮発性半導体メモリ装置に適用可能である。
【図面の簡単な説明】
【０１６６】
【図１】一般的なトランジスタタイプのメモリセルの断面図である。
【図２】２−レベルメモリセルのしきい電圧分布を示す一般的な図である。
【図３】４−レベルメモリセルのしきい電圧分布を示す一般的な図である。
【図４】３−レベルメモリセルのしきい電圧分布を示す図である。
【図５】本発明の一実施例に係る不揮発性半導体メモリ装置の一部を示す図である。
【図６】図５のメモリアレイの一部を示す図であって、ＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。
【図７】図５のページバッファを詳細に示す図である。
【図８】それぞれ本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第１ページプログラム段階を示す順序図及びデータ流れ図である。
【図９】それぞれ本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第１ページプログラム段階を示す順序図及びデータ流れ図である。
【図１０】本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第１ページプログラム段階が行われた後、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧の変化を示す図である。
【図１１】本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第２ページプログラム段階を示す順序図及びデータ流れ図である。
【図１２】本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第２ページプログラム段階を示す順序図及びデータ流れ図である。
【図１３】本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第２ページプログラム段階が行われた後の第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧の変化を示す図である。
【図１４ａ】本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第３ページプログラム段階を示す順序図である。
【図１４ｂ】本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第３ページプログラム段階を示す順序図である。
【図１５ａ】図１４ａ及び図１４ｂの順序図によるデータ流れ図である。
【図１５ｂ】図１４ａ及び図１４ｂの順序図によるデータ流れ図である。
【図１６】図１４ａ及び図１４ｂによる本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第３ページプログラム段階中の第１及び第２ラッチデータの状態を説明するための図である。
【図１７】本発明の不揮発性半導体メモリ装置のプログラム方法に基づいて第３ページプログラム段階が行われた後の第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧の変化を示す図である。
【図１８ａ】本発明の不揮発性半導体メモリ装置の読み出し方法に基づいて第１ページ読み出し段階を示す順序図である。
【図１８ｂ】本発明の不揮発性半導体メモリ装置の読み出し方法に基づいて第１ページ読み出し段階を示す順序図である。
【図１９ａ】図１８ａ及び図１８ｂの順序図によるデータ流れ図である。
【図１９ｂ】図１８ａ及び図１８ｂの順序図によるデータ流れ図である。
【図２０ａ】本発明の不揮発性半導体メモリ装置の読み出し方法に基づいて第２ページ読み出し段階を示す順序図である。
【図２０ｂ】本発明の不揮発性半導体メモリ装置の読み出し方法に基づいて第２ページ読み出し段階を示す順序図である。
【図２１ａ】図２０ａ及び図２０ｂの順序図によるデータ流れ図である。
【図２１ｂ】図２０ａ及び図２０ｂの順序図によるデータ流れ図である。
【図２２】本発明の不揮発性半導体メモリ装置の読み出し方法に基づいて第３ページ読み出し段階を示す順序図である。
【図２３】図２２の順序図によるデータ流れ図である。
【符号の説明】
【０１６７】
２００  ページバッファ
２１１  第１ラッチ部
２１３  第１フロップ部
２１５  第１ラッチ制御部
２１７  第１ダンピング部
２１９  第１出力部
２２１  第１プリチャージ部
２２３  第１ビット線接続部
２６１  第２ラッチ部
２６３  第２フロップ部
２６５  第２ラッチ制御部
２６７  第２ダンピング部
２６９  第２出力部
２７１  第２プリチャージ部
２７３  第２ビット線接続部
【図１】
0005154083.tif 000002
【図２】
0005154083.tif 000003
【図３】
0005154083.tif 000004
【図４】
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【図５】
0005154083.tif 000006
【図６】
0005154083.tif 000007
【図７】
0005154083.tif 000008
【図８】
0005154083.tif 000009
【図９】
0005154083.tif 000010
【図１０】
0005154083.tif 000011
【図１１】
0005154083.tif 000012
【図１２】
0005154083.tif 000013
【図１３】
0005154083.tif 000014
【図１４ａ】
0005154083.tif 000015
【図１４ｂ】
0005154083.tif 000016
【図１５ａ】
0005154083.tif 000017
【図１５ｂ】
0005154083.tif 000018
【図１６】
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【図１７】
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【図１８ａ】
0005154083.tif 000021
【図１８ｂ】
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【図１９ａ】
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【図１９ｂ】
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【図２０ａ】
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【図２０ｂ】
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【図２１ａ】
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【図２１ｂ】
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【図２２】
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【図２３】
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