(57)【特許請求の範囲】
【請求項１】
複数の画素部が二次元状に配置された固体撮像素子であって、
受光強度及び露光時間に応じた光信号電荷を発生する受光素子と、
前記光信号電荷を転送する転送部と、
前記光信号電荷に応じた信号電圧を発生する電荷合成部と、
前記電荷合成部の光信号電荷に応じた電圧を記憶する記憶部と、
前記電荷合成部の電圧を前記記憶部の電圧に応じた値に設定する電圧設定部とを備え、
前記電荷合成部が前記電圧設定部により前記記憶部の電圧に応じた値に設定された後に、前記受光素子で発生した光信号電荷が前記転送部から前記電荷合成部に転送される
ことを特徴とする固体撮像素子。
【請求項２】
前記受光素子、前記転送部、前記電荷合成部、前記記憶部、及び前記電圧設定部は前記画素部に形成されている
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記電荷合成部は、
前記光信号電荷を蓄積する蓄積部と、
前記蓄積部の電圧をリセットするリセット部と、
前記蓄積部で蓄積された光信号電荷に応じた信号電圧とリセット電圧との差分電圧を、予め設定された基準電圧に合成して得られる電圧を出力する差分回路部とを備え、
前記電圧設定部は、前記記憶部で記憶された前記信号電圧を前記差分回路部の前記基準電圧として設定する
ことを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記受光素子、前記転送部、前記蓄積部、及び前記リセット部は前記画素部に形成され、
前記差分回路部、前記記憶部、及び前記電圧設定部は、同列の画素部に共通して接続された列信号線毎に形成されている
ことを特徴とする請求項３記載の固体撮像素子。
【請求項５】
前記電圧設定部は、
ゲート端子が前記記憶部に接続され、ドレイン又はソース端子が電源に接続され、ソース又はドレイン端子がスイッチを介して前記電荷合成部に接続されたトランジスタを有する
ことを特徴とする請求項１〜４のうちいずれか１項に記載の固体撮像素子。
【請求項６】
前記電圧設定部は、
前記記憶部の電圧に応じた電圧値を画素信号として出力する出力端子を備え、
前記出力端子は、列方向に配置された複数の画素部に共通の列信号線に接続される
ことを特徴とする請求項１記載の固体撮像素子。
【請求項７】
前記列信号線の一端にリセット電圧印加回路が接続され、
前記出力端子から前記電荷合成部および前記記憶部にリセット電圧を印加する
ことを特徴とする請求項６記載の固体撮像素子。
【請求項８】
前記電圧設定部は、
前記記憶部からの出力を入力とするバッファ回路を有する
ことを特徴とする請求項１〜４のうちいずれか１項に記載の固体撮像素子。
【請求項９】
前記記憶部は、
前記画素部の出力ノードと前記電荷合成部との間に第１のキャパシタがスイッチを介して接続され、また、前記出力ノードとグランドとの間に第２のキャパシタが接続され、
前記電圧設定部は
前記第１のキャパシタが保持する電圧を前記電荷合成部に設定する
ことを特徴とする請求項１または２に記載の固体撮像素子。
【請求項１０】
前記記憶部は、
一方の端子がスイッチを介して前記電荷合成部に接続され、他方の端子がバイアス回路に接続されたキャパシタを有する
ことを特徴とする請求項１〜５のうちいずれか１項に記載の固体撮像素子。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の固体撮像素子と駆動部とを備えた固体撮像装置であって、
前記駆動部は、
第１の露光時間において発生した光信号電荷に応じた電圧を第１の信号電圧として、前記転送部、前記電荷合成部、及び前記記憶部を介し前記第１の信号電圧を記憶し、その後、前記電圧設定部を介して前記電荷合成部を前記第１の信号電圧に設定し、
設定された前記第１の信号電圧に相当する電荷と、第２の露光時間において発生した光信号電荷を前記転送部を介して前記電荷合成部で電荷を合成し、前記合成した電荷に応じた電圧を前記信号電圧とする
ことを特徴とする固体撮像装置。
【請求項１２】
請求項１〜１０のうちいずれか１項に記載の固体撮像素子、または請求項１１に記載の固体撮像装置を備える
ことを特徴とするカメラ。
【請求項１３】
複数の画素部が二次元状に配置された固体撮像素子の駆動方法であって、
第１の露光時間において前記画素部に設けられた受光素子が生成した第１の光信号電荷を電荷合成部に転送する第１転送ステップと、
前記第１転送ステップにおいて、前記電荷合成部で変換された前記第１の光信号電荷に応じた電圧を記憶する記憶ステップと、
前記記憶ステップで記憶された前記第１の光信号電荷に応じた電圧を前記電荷合成部に設定する電圧設定ステップと、
第２の露光時間において前記受光素子が生成した第２の光信号電荷を、前記電圧設定ステップの後、前記電荷合成部に転送する第２転送ステップと、
前記第２転送ステップで転送された前記第２の光信号電荷と、前記電圧設定ステップにより設定された前記第１の光信号電荷に応じた電荷とを前記電荷合成部にて合成して得られた電圧を画素信号として読み出す読み出しステップとを含む
ことを特徴とする固体撮像素子の駆動方法。
【請求項１４】
前記記憶ステップでは、
一方の端子がスイッチを介して前記電荷合成部に接続され、他方の端子がバイアス回路に接続されたキャパシタに前記第１の光信号電荷に応じた電圧が記憶され、
前記記憶ステップにおいて前記キャパシタが前記第１の光信号電荷に応じた電圧を記憶するときのバイアス電圧と、前記電圧設定ステップにおいて前記キャパシタに記憶された前記第１の光信号電荷に応じた電圧が前記電荷合成部に設定されるときのバイアス電圧とが異なる
ことを特徴とする請求項１３記載の固体撮像素子の駆動方法。
【請求項１５】
請求項１３または１４に記載の各ステップを、有効なすべての前記画素部においてほぼ同時刻に実施する
ことを特徴とする請求項１３または１４に記載の固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特にデジタルカメラに用いられる固体撮像素子に関する。
【背景技術】
【０００２】
従来の固体撮像装置のダイナミックレンジは、６０ｄＢから８０ｄＢ程度であり、肉眼や銀塩フィルムに匹敵する１００ｄＢから１２０ｄＢ程度、あるいは車載カメラや監視カメラ等の用途によってはそれ以上のレベルにまで向上させることが望まれている。
【０００３】
特許文献１では、露光時間の長さを異ならせて複数のフレームを撮像し、撮像された複数のフレームを合成する技術が開示されている。１フレームで撮影可能な輝度域は、露光時間の長さに応じて変化するが、特許文献１では、露光時間が異なることにより輝度域が異なる複数のフレームが合成されることにより、ダイナミックレンジが拡大される。
【０００４】
図２１は特許文献１記載の固体撮像素子のブロック図である。
【０００５】
同図における固体撮像素子は、画素部１７１と、フォトダイオード１７２と、ノイズキャンセラ１７３と、アンプ１７４とを備える。フォトダイオード１７２は受光素子である。
【０００６】
図中に記載されているタイミングコントローラは、上記構成要素を制御し、動作させる画素行や画素列の選択などを実行させる。タイミングコントローラの指示により端子Ｒｉの電圧レベルがＨＩＧＨになると、フォトダイオード１７２のカソードが高い電圧（初期値）に設定される。次に、端子Ｒｉの電圧レベルがＬＯＷになるとフォトダイオード１７２に入射した光によりカソード電位が低下する積分モードに移る。
【０００７】
端子Ｓｉの電圧レベルがＨＩＧＨになった行においては、フォトダイオード１７２のカソード電位が、ノイズキャンセラ１７３及びアンプ１７４を介して出力端子に出力される。
【０００８】
そして、再び端子Ｒｉの電圧レベルがＨＩＧＨになると、フォトダイオード１７２のカソードが高い電圧（初期値）に設定され、新たな積分モードへと移る。
【０００９】
図２２は、特許文献１記載の固体撮像素子における露光時間および出力のタイミングを示す図である。同図は、露光時間を、長（ＬＡｉ：ｉは自然数）、短（ＳＡｉ：ｉは自然数）、極短（ＶＳＡｉ：ｉは自然数）の３種に分けて、それぞれ積分モードにて得られた信号をそれぞれＬＲｉ（ｉは自然数）、ＳＲｉ（ｉは自然数）、ＶＳＲｉ（ｉは自然数）にて出力するタイミングを示す。ＬＡｉは通常光、ＳＡｉは強い光、ＶＳＡｉは大変強い光を受光して電圧変換する場合に対応できるため、広いダイナミックレンジをもった光応答が可能となる。
【特許文献１】特開２００４−３６３６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した特許文献１の技術では、複数の信号（ＬＡｉ、ＳＡｉ、ＶＳＡｉ）を別々に記憶する必要があるため、処理時間がかかる。また、それらを記憶するための記憶部や、合成するための信号合成部を固体撮像素子の外部に設置して後処理を実行しなければならない。
【００１１】
上記問題に鑑み、本発明は、固体撮像装置のダイナミックレンジ拡張に関して、固体撮像素子の外部に記憶部や信号合成部を必要とせず、固体撮像素子内において短時間で信号合成が実現されることを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る固体撮像素子は、複数の画素部が二次元状に配置された固体撮像素子であって、受光強度及び露光時間に応じた光信号電荷を発生する受光素子と、前記光信号電荷を転送する転送部と、前記転送部を介して前記光信号電荷に応じた信号電圧を発生する電荷合成部と、前記電荷合成部の光信号電荷に応じた電圧を記憶する記憶部と、前記電荷合成部の電圧を前記記憶部の電圧に応じた値に設定する電圧設定部とを備え、前記電荷合成部が前記電圧設定部により前記記憶部の電圧に応じた値に設定された後に、前記受光素子で発生した光信号電荷が前記転送部から前記電荷合成部に転送されることを特徴とする。
【００１３】
これにより、複数回の光信号電荷の連続転送が可能となり、画素内電位の経時変動に影響されない。また、固体撮像素子外部に信号合成部を必要とせず、固体撮像素子内部での光信号電荷の短時間合成によるダイナミックレンジの拡張が実現される。
【００１４】
また、前記受光素子、前記転送部、前記電荷合成部、前記記憶部、及び前記電圧設定部は前記画素部に形成されていることが好ましい。
【００１５】
これにより、複数回の光信号電荷の連続転送が可能となり、画素内電位の経時変動に影響されず、また、固体撮像素子外部に信号合成部を必要とせず、画素部内で光信号電荷の短時間合成がなされる。
【００１６】
また、前記電荷合成部は、前記光信号電荷を蓄積する蓄積部と、前記蓄積部の電圧をリセットするリセット部と、前記蓄積部で蓄積された光信号電荷に応じた信号電圧とリセット電圧との差分電圧を、予め設定された基準電圧に合成して得られる電圧を出力する差分回路部とを備え、前記電圧設定部は、前記記憶部で記憶された前記信号電圧を前記差分回路部の前記基準電圧として設定してもよい。
【００１７】
これにより、受光素子で発生した光信号電荷に対応した光信号電圧は、蓄積部にて常にリセット電圧との差分として得られた電圧が差分回路にて加算されるので、画素間のばらつきが低減された光信号電荷の合成がなされる。
【００１８】
また、前記受光素子、前記転送部、前記蓄積部、及び前記リセット部は前記画素部に形成され、前記差分回路部、前記記憶部、及び前記電圧設定部は、同列の画素部に共通して接続された列信号線毎に形成されていてもよい。
【００１９】
これにより、差分回路部、記憶部、及び電圧設定部は、画素部毎に設けられる必要がなく、列信号線毎に設けられるので、回路素子数の削減および省面積化が実現される。
【００２０】
また、前記電圧設定部は、ゲート端子が前記記憶部に接続され、ドレイン又はソース端子が電源に接続され、ソース又はドレイン端子がスイッチを介して前記電荷合成部に接続されたトランジスタを有していてもよい。
【００２１】
これにより、簡単な回路素子で電圧設定部が構成されるので、固体撮像素子全体の回路規模がコンパクトとなる。
【００２２】
また、前記電圧設定部は、前記記憶部の電圧に応じた電圧値を画素信号として出力する端子を備え、前記出力端子は列方向に配置された複数の画素部に共通の列信号線に接続してもよい。
【００２３】
これにより、電圧設定部は記憶部の電圧を増幅し、出力する回路を兼ねることが可能となり、回路素子数が削減できるので画素に占める受光素子の面積割合（開口率）が大きくなり、感度が向上できる。あるいは、省面積化が実現できるので、半導体基板上にレイアウトできるチップ数が多くなり、コストが削減可能となる。
【００２４】
また、前記垂直信号線の一端にリセット電圧印加回路が接続され、前記出力端子から前記電荷合成部および前記記憶部にリセット電圧を印加してもよい。
【００２５】
これにより、リセット回路を画素内に設けることが不要、かつリセット電圧を印加するための配線を列信号線が兼ねるため、画素に占める受光素子の面積割合（開口率）が大きくなり、感度が向上できる。あるいは、省面積化が実現できるので、半導体基板上にレイアウトできるチップ数が多くなり、コストが削減可能となる。
【００２６】
また、前記電圧設定部は、前記記憶部からの出力を入力とするバッファ回路を有していてもよい。
【００２７】
これにより、電圧設定部を構成する回路素子自体や周辺回路の負荷による電圧降下が防止され、光信号電荷の精確な合成が実現される。
【００２８】
また、前記記憶部は、前記画素部の出力ノードと前記電荷合成部との間に第１のキャパシタがスイッチを介して接続され、また、前記出力ノードとグランドとの間に第２のキャパシタが接続され、前記電圧設定部は第１の容量が保持する電圧を前記電荷合成部に設定してもよい。
【００２９】
これにより、少ない回路素子で記憶部および電圧設定部が構成され、またキャパシタが使用されることで、電圧設定部を構成する回路素子自体や周辺回路の負荷による電圧降下が防止され、光信号電荷の精確な合成が実現される。
【００３０】
また、前記記憶部は、一方の端子がスイッチを介して前記電荷合成部に接続され、他方の端子がバイアス回路に接続されたキャパシタを有していてもよい。
【００３１】
これにより、後段に接続される電圧設定部にて発生する電圧降下が、バイアス電圧の印加により電圧設定動作時に補償され、光信号電荷の精確な合成が実現される。
【００３２】
なお、本発明は、上記のような特徴を有する固体撮像素子として実現することができるだけでなく、このような固体撮像素子を備える固体撮像装置としても、上記と同様の構成と効果がある。
【００３３】
また、本発明は、上記のような特徴を有する固体撮像素子または固体撮像装置として実現することができるだけでなく、このような固体撮像素子または固体撮像装置を備えるカメラとしても、上記と同様の構成と効果がある。
【００３４】
また、本発明は、このような特徴的な手段を備える固体撮像素子または固体撮像装置として実現することができるだけでなく、固体撮像装置に含まれる特徴的な手段をステップとする固体撮像装置の駆動方法として実現することができる。
【発明の効果】
【００３５】
本発明の固体撮像素子によれば、複数回の光信号電荷の連続転送が可能となり、固体撮像素子内部で短時間合成がなされるため、固体撮像素子外部に信号合成部を必要とせず、ダイナミックレンジの拡張が達成される。
【発明を実施するための最良の形態】
【００３６】
（実施の形態１）
本実施の形態１における固体撮像素子は、受光素子で発生した光信号電荷に応じた複数の光信号電圧を合成する電荷合成部と、当該電荷合成部の電圧を記憶する記憶部と、当該記憶部の電圧に応じた値を前記電荷合成部に設定する電圧設定部とを画素部内に備える。
【００３７】
この実施の形態によれば、例えば、複数回の露光時間により発生したそれぞれの光信号電荷に対応した電圧が、電荷合成部の経時変化による電圧変動の影響を受けずに、画素部内で短時間に加算される。よって、外部回路を必要とせずにダイナミックレンジの拡張が達成される。
【００３８】
以下、本発明の実施の形態に係る固体撮像素子について図面を参照しながら詳細に説明する。
【００３９】
図１は、本発明の実施の形態１に係る固体撮像素子の基本回路構成図である。同図における固体撮像素子は、フォトダイオード１とＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２、３、４、７、８、９、及び１２と、記憶部５と、電圧設定部６と、キャパシタ１０及び１１と、蓄積部１３とを備える。
【００４０】
フォトダイオード１は、受光強度に応じた光信号電荷を発生する受光素子である。
【００４１】
ＭＯＳトランジスタ２は、転送部を構成し、フォトダイオード１で発生した信号電荷を蓄積部１３へ転送するための転送ゲートである。ＭＯＳトランジスタ２が導通すると、フォトダイオード１に発生した電荷が蓄積部１３に転送される。そして、その電荷に応じた電圧が蓄積部１３に発生する。
【００４２】
ＭＯＳトランジスタ３は、蓄積部１３の電圧を初期化電圧ＶRSTに設定するリセットトランジスタであり、リセット部を構成する。
【００４３】
ＭＯＳトランジスタ４は、回路部を構成し、ＭＯＳトランジスタ７と組み合わせることでソースフォロワとして機能している。
【００４４】
記憶部５は、蓄積部１３の電圧に応じた電圧を記憶する。
【００４５】
電圧設定部６は、蓄積部１３の電圧を、記憶部５の信号に応じた電圧に設定する電圧設定回路である。
【００４６】
ＭＯＳトランジスタ８は、画素行を選択するスイッチとして機能している。
【００４７】
同図において、破線で囲まれた部分が１つの画素内に存在する。
【００４８】
また、ＭＯＳトランジスタ９および１２、キャパシタ１０および１１はノイズキャンセラを形成している。この構成から画素のリセット状態における出力電圧と光信号電荷に対応した出力電圧との差分が出力されることにより、画素ごとのオフセットばらつきが低減される。
【００４９】
ここで、電圧設定部６にリセット部を組みあわせても良い。すなわち、リセット回路が電圧設定部の一部を共用してもよい。
【００５０】
蓄積部１３は、電荷合成部を構成し、受光素子で発生した光信号電荷が転送部により転送されることにより発生した信号電圧と、電圧設定部により設定された電圧とを合成する。
【００５１】
図２は、本発明の実施の形態１に係る固体撮像素子の基本回路構成を具現化した回路図である。つまり、図２は図１における記憶部及び電圧設定部を具体的な回路素子で構成したものである。
【００５２】
同図における固体撮像素子は、フォトダイオード１とＭＯＳトランジスタ２、３、４、７、９、１２、２１、２３、及び２４と、キャパシタ１０、１１、及び２２と、蓄積部１３とを備える。図２の回路構成は、図１の回路構成と比べ、図１における記憶部５および電圧設定部６が具体的な回路素子によって構成されている点が異なる。
【００５３】
また、図２では、図１に示されているＭＯＳトランジスタ８が削除されている点が異なる。
【００５４】
加えて、ＭＯＳトランジスタ７が、画素内に設けられておらず、同列の画素部に共通して接続される列信号線毎に設けられている。図２に記載された回路構成について、図１に記載されたものと同じ点は説明を省略し、以下、異なる点について詳細に説明する。
【００５５】
図１に記載されているＭＯＳトランジスタ８は画素行を選択するスイッチであり、例えば、図２に記載されている回路のように全画素の電荷合成部を、リセット回路等を用いてＧＮＤにした後、行選択を行い、選択行のみについて電荷合成部に記憶部の電圧に応じた値を電圧設定部により設定することで読み出しを行い、その後電荷合成部をＧＮＤにして次の行の読み出しを行う方式をとってもよい。
【００５６】
さらには、ＭＯＳトランジスタ４に接続されているＶDDCELが信号として行ごとに制御されることにより、非選択行が確実にオフされるという方式をとってもよい。
【００５７】
ＭＯＳトランジスタ７は、回路素子数削減のため、画素毎に設けられず、列信号線毎に設けられているが、画素毎に設けられる構造をとってもよい。
【００５８】
ＭＯＳトランジスタ２１及びキャパシタ２２は、蓄積部１３の電圧に応じた電圧を記憶する記憶部として機能する。キャパシタ２２の一端は接地されている。ＭＯＳトランジスタ２１をオンにすること、つまり図中のＷＲＴの電圧レベルを電源電圧ＶDD（以下、ＨＩＧＨ）にすると、蓄積部１３の容量とキャパシタ２２の容量との分配により、キャパシタ２２は蓄積部１３の電荷量に応じた電圧を保持する。
【００５９】
ＭＯＳトランジスタ２３及び２４は、蓄積部１３の電圧を、キャパシタ２２の電荷量に応じた電圧に設定する電圧設定部として機能する。ＭＯＳトランジスタ２３のゲートはキャパシタ２２に接続されており、ドレインは電源ＶDDに接続され、ソースはＭＯＳトランジスタ２４のドレインに接続されている。
【００６０】
ＭＯＳトランジスタ２３はゲート電圧に応じた電圧をドレイン端子に供給する。
【００６１】
ＭＯＳトランジスタ２４のゲートは制御信号線ＲＤに接続され、ソースは蓄積部１３に接続されている。
【００６２】
制御信号線ＲＤをオンにすると、ＭＯＳトランジスタ２４は蓄積部１３の電圧をドレイン端子の電圧に設定する。
【００６３】
この構成により、フォトダイオード１で受光した光信号電荷は、ＭＯＳトランジスタ２を介して蓄積部１３に蓄積される。次に、蓄積された電荷に応じた電圧が、ＭＯＳトランジスタ２１を介してキャパシタ２２に記憶される。記憶された電圧は、ＭＯＳトランジスタ２３及び２４を介して、蓄積部１３に設定される。従って、蓄積部１３において、光信号電荷の蓄積が複数回実行されても、それぞれの光信号電荷に対応した信号電圧は累積加算される。
【００６４】
このとき、蓄積部１３の光信号電荷に応じた電圧は、いったん記憶部に記憶され、必要に応じて電圧設定部により再設定される。よって、累積加算された信号電圧は、蓄積部１３の電圧の経時変動の影響を受けない。
【００６５】
なお、ＴＲＡＮ、ＲＳＴ、ＷＲＴ及びＲＤは画素行で共通化され、ＭＯＳトランジスタ４の出力端子（ＶDDCELに接続されていない方の端子）は画素列で共通に列信号線９０に接続される。
【００６６】
図３は、本発明の実施の形態１に係る第１の変形例を示す固体撮像素子の回路構成図である。
【００６７】
同図における固体撮像素子は、フォトダイオード１とＭＯＳトランジスタ２、３、４、７、９、１２、２１、２３、及び２４と、キャパシタ１０、１１、及び３２と、蓄積部１３とを備える。図３に示される回路構成は、図２に示される回路構成と比べ、キャパシタ３２の一端が接地されていない点が異なる。図３に記載された回路構成について、図２に記載されたものと同じ点は説明を省略し、以下、異なる点について詳細に説明する。
【００６８】
キャパシタ３２は、一端が接地されておらず、制御信号線ＣＰに接続されている。これは、後段での電圧降下分を補償するためである。ＭＯＳトランジスタ２３のソース端子（ＭＯＳトランジスタ２４に接続された端子）は、ゲートに印加された電圧ＶGに対し、その閾値電圧ＶTだけ降下することになる。よって、キャパシタ３２で保持された電圧を後段のＭＯＳトランジスタ２３及び２４へ読み出す時に、制御信号線ＣＰによるバイアス電圧を印加する。これにより、キャパシタ３２の電位はＶTだけ電圧上昇し、ＭＯＳトランジスタ２３のドレイン電圧は、キャパシタ３２で保持された電圧と同一の電圧を出力する。
【００６９】
つまり、記憶部であるキャパシタ３２の電圧は、ＭＯＳトランジスタ２３の通過による電圧降下分が補償されて、蓄積部１３に設定される。従って、蓄積部１３において、光信号電荷の蓄積が複数回実行されても、それぞれの光信号電荷に対応した信号電圧は精確に累積加算される。
【００７０】
図４は、本発明の実施の形態１に係る第２の変形例を示す固体撮像素子の回路構成図である。同図における固体撮像素子は、フォトダイオード１とＭＯＳトランジスタ２、３、４、７、９、１２及び２１と、キャパシタ１０、１１、及び２２と、蓄積部１３と、バッファ回路４１とを備える。
【００７１】
図４に示される回路構成は、図２に示される回路構成と比べ、ＭＯＳトランジスタ２３及び２４の代わりにバッファ回路４１が設けられている点が異なる。図４に記載された回路構成について、図２に記載されたものと同じ点は説明を省略し、以下、異なる点について詳細に説明する。
【００７２】
バッファ回路４１は、その入力端子はキャパシタ２２に接続され、出力端子は蓄積部１３に接続されている。バッファ回路４１のオンオフ制御は制御信号線ＲＤでなされる。バッファ回路４１の構成例としては、インバータ回路を２段直列に接続したものが挙げられる。また、オペアンプを用いて増幅率を１としたものがバッファ回路として用いられる。
【００７３】
これにより、記憶部として機能するキャパシタ２２の電圧は、電圧設定部での電圧降下を受けずに、蓄積部１３に設定される。従って、蓄積部１３において、光信号電荷の蓄積が複数回実行されても、それぞれの光信号電荷に対応した信号電圧は精確に累積加算される。
【００７４】
図５は、本発明の実施の形態１に係る第1の変形例を示す固体撮像素子の駆動タイミングチャートである。
【００７５】
ここでは、図３で示された回路構成を用いてその動作を詳細に説明する。
【００７６】
まず、時刻ｔ１において、制御信号ＲＳＴおよびＷＲＴの電圧レベルがＨＩＧＨとなり、記憶部として機能するＭＯＳトランジスタ２１とキャパシタ３２との接点、及び蓄積部１３の電圧が初期電圧ＶRSTで初期化される。また、制御信号ＣＬの電圧レベルがＨＩＧＨとなり、出力ＯＵＴの電圧レベルがＶNCDCとなる。
【００７７】
次に、時刻ｔ２において、ＭＯＳトランジスタ２の制御信号ＴＲＡＮの電圧レベルがＨＩＧＨとなり、期間ＴＬにおいてフォトダイオード１で発生した信号電荷が蓄積部１３に転送される。また同時に、出力ＯＵＴの電位は、ＶNCDCから蓄積部１３の電圧変化相当分だけ変化する。その電圧変化相当分とは、蓄積部１３の変化電圧にＭＯＳトランジスタ４及び７で構成されるソースフォロワのゲインを乗じたものを、キャパシタ１０とキャパシタ１１とで分圧して得られた電圧である。
【００７８】
以降の時刻においても、制御信号ＳＨが常時オンとなっているため、出力ＯＵＴの電位は、蓄積部１３の電位の変化を反映した特性となる。
【００７９】
次に、時刻ｔ３において、ＷＲＴの電圧レベルがＨＩＧＨとなり、蓄積部１３の容量とキャパシタ３２の容量との比により、蓄積部１３に転送された電荷がそれぞれに分配される。
【００８０】
ここで、時刻ｔ３の後、出力ＯＵＴの電位が、期間ＴＳにおいて経時変化している。期間ＴＳは、例えば、通常の露光時間であるＴＬ（１０ｍｓｅｃ程度）の１／１００である１００μｓｅｃと短いが、蓄積部１３では結晶欠陥や暗電流が原因で負電荷が発生し、時刻ｔ３の電位よりさらに下がっている。これは、フォトダイオード１から電荷が転送されていないにもかかわらず、あたかも転送されたような動作になり、通常“白キズ”と呼ばれる不良の原因となる。
【００８１】
以上の理由で、通常は蓄積部１３にフォトダイオード１からの電荷を転送する直前に、蓄積部１３を一定の基準電圧に設定した後にフォトダイオード１からの電荷を転送する必要がある。
【００８２】
そのため、例えば、期間ＴＬ、ＴＳ、及びＴＶＳにおいて発生したそれぞれの信号を蓄積部１３にて合成しようとした場合、期間ＴＬで得られた信号電荷が蓄積部１３で保存されたまま、期間ＴＳで得られた信号電荷が蓄積部１３で加算されると、上述したような“白キズ”が発生し、電圧変動が生じて画像が劣化してしまう。
【００８３】
これに対して本発明の固体撮像素子では、時刻ｔ４以降の動作により、この“白キズ”問題が解決される。
【００８４】
時刻ｔ４において、キャパシタ３２に接続された制御信号線ＣＰ及びＭＯＳトランジスタ２４の制御信号ＲＤの電圧レベルがＨＩＧＨとなることで、キャパシタ３２の電圧がＣＰの電圧分昇圧する。そして、ＭＯＳトランジスタ２４を介して蓄積部１３の電圧が、キャパシタ３２に記憶された電圧に対応した電圧に設定される。ここで、上述したように、ＭＯＳトランジスタ２３のゲート電圧から閾値電圧ＶT分が降下した電圧が蓄積部１３に与えられないよう、ＣＰをＶT分だけ昇圧させることで、キャパシタ３２とほぼ同等の電圧が蓄積部１３に設定される。
【００８５】
次に、時刻ｔ５において、ＭＯＳトランジスタ２の制御信号ＴＲＡＮの電圧レベルが再びＨＩＧＨとなり、期間ＴＳにおいて露光されていたフォトダイオード１で発生した信号電荷が蓄積部１３に転送される。
【００８６】
次に、時刻ｔ６において、ＷＲＴの電圧レベルがＨＩＧＨとなり、時刻ｔ４において蓄積部１３に設定された電圧に時刻ｔ５で転送された電荷による信号電圧が加算される。そして、蓄積部１３に蓄積された期間ＴＬ分の信号電圧と期間ＴＳ分の信号電圧との加算電圧が、蓄積部１３の容量とキャパシタ３２の容量との比により、蓄積部１３およびキャパシタ３２にそれぞれに分配される。
【００８７】
時刻ｔ７においては、時刻ｔ４と同様の動作が実行され、蓄積部１３には期間ＴＬ分の信号電圧と期間ＴＳ分の信号電圧との加算電圧が設定される。
【００８８】
次に時刻ｔ８においては、時刻ｔ５と同様の動作が実行され、ＭＯＳトランジスタ２の制御信号ＴＲＡＮが三たびＨＩＧＨとなり、期間ＴＶＳにおいて露光されていたフォトダイオード１で発生した信号電荷が蓄積部１３に転送される。
【００８９】
最後に、時刻ｔ９では、期間ＴＬ、ＴＳ、及びＴＶＳにおいて発生したそれぞれの電荷信号が、蓄積部１３にて精確に加算された電圧変化分が、出力ＯＵＴで出力される。
【００９０】
以上のように、本発明の実施の形態１による固体撮像素子によれば、受光素子で発生した信号電荷の量に応じた電圧が記憶部に退避され、その電圧で電圧設定部により蓄積部が電圧設定された後、新たに受光素子で発生した信号電荷が蓄積部に転送される。よって、蓄積部で発生する白キズの影響を受けずに、素子内での光信号電荷の精確な合成が完了する。
【００９１】
また、記憶部のキャパシタとしては、ＭＯＳキャパシタやＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｉｏｎ  Ｍｅｔａｌ）キャパシタなどのような容量素子を用いることで、リーク電流等によるノイズの少ない記憶機能が実現される。
【００９２】
図６は、本発明の実施の形態１における第３の変形例を示す固体撮像装置の駆動タイミングチャートである。回路構成は図３のものと同様である。同図に示される駆動方法は、図５に示される駆動方法と比較して、露光時間の短い順に信号検出が実行されており、また、複数の画素行から１つの行を選択して信号を読み出す動作のタイミングが記載されている点が異なる。
【００９３】
本発明の実施の形態１に係る固体撮像装置の駆動方法は、光信号の蓄積、転送、及び合成は、全画素で同時に実行され、各画素からの信号読み出しが行走査により読み出されることで、グローバルシャッタとしての動作が実現される。この動作を実行するための各種制御信号は、固体撮像素子以外の駆動部にて制御される。ここで、この駆動部を含んだ固体撮像装置の説明をする。
【００９４】
図７は、本発明の固体撮像素子を含む固体撮像装置の機能構成図である。同図における固体撮像装置は、画素部１４１と、ノイズキャンセラ１４２と、垂直シフトレジスタ１４３と、水平シフトレジスタ１４４と、駆動部１４５と、画素電源部１４６と、アンプ１４７とを備える。
【００９５】
画素部１４１は、上述したように、受光素子と、転送部と、蓄積部と、記憶部と、電圧設定部と、回路部の一部とを備え、異なる露光時間で受光したそれぞれの光電荷信号を合成してその信号電圧を生成する機能を有する。
【００９６】
ノイズキャンセラ１４２は、上述したように、回路部の一部を備え、蓄積部の電圧を精度よく読み出す機能を有する。
【００９７】
垂直シフトレジスタ１４３は、駆動部１４５の指示により、選択された画素行の読み出し動作を実行する。
【００９８】
水平シフトレジスタ１４４は、駆動部１４５の指示により、選択された画素列の読み出し動作を実行する。
【００９９】
駆動部１４５は、画素部１４１、ノイズキャンセラ１４２、垂直シフトレジスタ１４３、水平シフトレジスタ１４４を制御する。
【０１００】
画素電源部１４６は、画素部１４１へ、定電流を供給する。
【０１０１】
アンプ１４７は、画素部１４１で得られた信号電圧を増幅する。
【０１０２】
再び、図６に戻って、本発明の固体撮像素子の駆動方法を説明する。
【０１０３】
まず、時刻ｔ１０において、全画素について同時に、駆動部１４５により制御信号ＲＳＴ、ＴＲＡＮ、及びＷＲＴの電圧レベルがＨＩＧＨに設定される。これによりフォトダイオード１と、蓄積部１３と、ＭＯＳトランジスタ２１及びキャパシタ３２の接点とが初期電圧ＶRSTで初期化される。
【０１０４】
次に、時刻ｔ１１において、駆動部１４５により再び制御信号ＲＳＴの電圧レベルがＨＩＧＨに設定され、電圧変動しやすい蓄積部１３が初期電圧ＶRSTに再設定される。
【０１０５】
次に、時刻ｔ１２において、期間Ｅ１後に、駆動部１４５によりＴＲＡＮの電圧レベルがＨＩＧＨと設定され、フォトダイオード１に発生した電荷が蓄積部１３に転送される。そして、ＷＲＴの電圧レベルがＨＩＧＨと設定され蓄積部１３の容量とキャパシタ３２の容量が結合され、それらの容量分配によりキャパシタ３２に電荷の一部が移動する。
【０１０６】
ここで、蓄積部１３の容量をＣFD、キャパシタ３２の容量をＣSとし、結合前の蓄積部１３の電圧をＶFD、結合後の電圧をＶFD’とすると、ＶFD’＝ＣS／（ＣS＋ＣFD）×ＶFDとなる。
【０１０７】
次に時刻ｔ１３において、期間Ｅ２における光信号電荷が合成される前に、駆動部１４５によりＲＤの電圧レベルがＨＩＧＨとされ、蓄積部１３に期間Ｅ１での光信号電荷に対応する電圧が設定される。続いてＴＲＡＮがＨＩＧＨとされることで期間Ｅ２での光信号電荷が蓄積部１３に転送され信号の合成が実行される。
【０１０８】
同様にして、時刻ｔ１４において、期間Ｅ３における光信号電荷が合成された後、駆動部１４５によりＷＲＴの電圧レベルがＨＩＧＨとされ、合成信号が記憶される。
【０１０９】
ここまでの動作がチップの全画素で同時に行われ、いわゆるグローバルシャッタ動作が行われる。
【０１１０】
続いて、三種類の異なる期間Ｅ１、Ｅ２、及びＥ３の信号電圧が合成された信号の読み出し動作について説明する。
【０１１１】
駆動部１４５により、全ての画素で初期化電圧ＶRSTが０Ｖに設定され、ＲＳＴの電圧レベルがＨＩＧＨとされることで蓄積部１３の電圧が０Ｖとなり、ＭＯＳトランジスタ４がオフとなり、列信号線９０に信号が出力されない状態となる。
【０１１２】
この状態で、駆動部１４５により垂直シフトレジスタを順に動作させ、時刻ｔ１５において、シフトレジスタにより選択された行のみＲＳＴの電圧レベルがＬＯＷとされ、ＲＤの電圧レベルがＨＩＧＨとされることで蓄積部１３には合成信号に応じた電圧が設定される。すると、列信号線９０を介してＭＯＳトランジスタ７とソースフォロワを形成しているＭＯＳトランジスタ４はオンとなり、列信号線９０に蓄積部１３の電圧に応じた出力がなされる。
【０１１３】
ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）によるノイズ削除を行う場合は、まず、時刻ｔ１５ｂにおいて駆動部１４５によりＭＯＳトランジスタ３をリセット電圧ＶRSTに戻しＲＳＴの電圧レベルをＨＩＧＨにすることで光入力がない初期状態を蓄積部１３に設定し記憶部に記憶する。次に、時刻ｔ１５ｃにて記憶した初期状態に応じた電圧が蓄積部に設定されリセット時の出力信号が得られ、このリセット時出力と合成信号出力との差分が検出されることでＭＯＳトランジスタ４の画素間ばらつきが低減される。
【０１１４】
垂直シフトレジスタの駆動がすべての画素行でなされると、読み出し動作が完了する。
【０１１５】
この駆動方法では、画像の取り込みは全画素で同時に実行され、それらが順に出力され、全データが出力された後に次の画像の取り込みが開始される。
【０１１６】
従って、ＣＭＯＳセンサなどでみられる画像の歪みが生じにくい。図５に示された駆動動作では、露光時間の長い順に光電荷信号が蓄積部１３に取り込まれている。例えば、露光時間を３０ｍｓｅｃ、３００μｓｅｃ、３μｓｅｃのように１００分の１ごとの割合で３種類撮影し合成動作させる。この場合、最長露光時間の３０ｍｓｅｃを３種類の蓄積動作のうち先頭で行うことにより、当該露光動作と他の行の出力動作とが同時になされることが可能となり、動作の高速化が実現される。
【０１１７】
また逆に、図６に示された駆動動作のように、高輝度の情報に相当する短時間露光を先に行い、長時間露光を後で行うことで中低輝度ほどノイズが少なくなり、より高画質な画像が得られる。
【０１１８】
図８は、本発明の実施の形態１に係る第４の変形例を示す固体撮像素子の回路構成図である。同図における固体撮像素子は、フォトダイオード１とＭＯＳトランジスタ２、３、７、８、９、１２、２１、２３及び２４と、キャパシタ１０、１１、及び３２と、蓄積部１３とを備える。
【０１１９】
図８に示される回路構成は、図３に示される回路構成と比べ、ＭＯＳトランジスタ４が省略されている点が異なる。また、図１に示された、画素を選択するためのＭＯＳトランジスタ８がＭＯＳトランジスタ２３の出力端子と列信号線９０の間に挿入されている。図８に記載された回路構成について、図３に記載されたものが実行する複数回の光信号電荷の蓄積動作については同様であるので、その説明を省略する。本発明の実施の形態１における第４の変形例では、蓄積された電荷の読み出し動作に特徴があり、この点について詳細に説明する。
【０１２０】
図９は、本発明の実施の形態１における第４の変形例を示す固体撮像装置の駆動タイミングチャートである。光信号の蓄積、転送、及び合成は、全画素で同時に実行され、各画素からの信号読み出しが行走査により読み出されることで、グローバルシャッタとしての動作が実現される。この動作は、図６に記載された第３の変形例における時刻ｔ１０から時刻ｔ１４までの動作、および時刻ｔ１４の後にＷＲＴの電圧レベルがＨＩＧＨとされ、合成信号がキャパシタ３２に記憶されるまでの動作と同様である。この期間を通じて、ＭＯＳトランジスタ８の制御端子ＳＮにはＬＯＷ電圧が印加され、画素と列信号線９０は切り離されている。
【０１２１】
続いて、三種類の異なる期間Ｅ１、Ｅ２、及びＥ３の信号電圧が合成された信号の読み出し動作について説明する。
【０１２２】
駆動部１４５により、全ての画素で初期化電圧ＶRSTが０Ｖに設定され、ＲＳＴの電圧レベルがＨＩＧＨとされることで蓄積部１３の電圧が０Ｖとなり、ＭＯＳトランジスタ４がオフとなり、列信号線９０に信号が出力されない状態となる。
【０１２３】
この状態で、駆動部１４５により垂直シフトレジスタを順に動作させ、時刻ｔ１５において、シフトレジスタにより選択された行の制御端子ＳＮの電圧レベルをＨＩＧＨにすることで、ＭＯＳトランジスタ８がオン状態となる。この動作により、画素と列信号線９０が接続され、ＭＯＳトランジスタ７とＭＯＳトランジスタ２３は直列接続されてソースフォロワ回路を形成し、列信号線９０にキャパシタ３２に記憶された電圧に応じた信号が出力される。
【０１２４】
ＣＤＳによるノイズ削除を行う場合は、時刻ｔ１５ｂにおいて駆動部１４５によりＲＳＴおよびＷＲＴの電圧レベルをＨＩＧＨにすることで光入力がない初期状態をキャパシタ３２に記憶する。時刻ｔ１５ｃにおいて、上記初期状態を反映したＭＯＳトランジスタ２３のゲート電圧に応じたリセット信号がＭＯＳトランジスタ２３から出力され、このリセット時出力と合成信号出力との差分が検出されることでＭＯＳトランジスタ２３の画素間ばらつきが低減される。
【０１２５】
垂直シフトレジスタの駆動がすべての画素行でなされると、読み出し動作が完了する。この駆動方法では、画像の取り込みは全画素で同時に実行され、それらが順に出力され、全データが出力された後に次の画像の取り込みが開始される。
【０１２６】
本実施の形態１に係る変形例４においては、電圧設定部が信号の出力動作を担うソースフォロワ回路の一部を兼ねており、画素を構成する素子数を削減できる効果を有する。
【０１２７】
図１０は、本発明の実施の形態１に係る第５の変形例を示す固体撮像素子の回路構成図である。同図における固体撮像素子は、フォトダイオード１とＭＯＳトランジスタ２、７、８、９、１２、２１、２３及び２４と、キャパシタ１０、１１、及び３２と、蓄積部１３とを備える。
【０１２８】
図１０に示される回路構成は、図８に示される回路構成と比べ、ＭＯＳトランジスタ３が省略されている点が異なる。また、図８ではＭＯＳトランジスタ７のソースが接地されているが、本変形例では制御信号ＩＮが印加されている。図１０に記載された回路構成について、図２、図３および図８に記載されたものが実行する複数回の光信号電荷の蓄積動作については同様であり、その説明を省略する。本発明の実施の形態１における第５の変形例では、リセット動作に特徴があり、この点について詳細に説明する。
【０１２９】
図１１は、本発明の実施の形態１における第５の変形例を示す固体撮像装置の駆動タイミングチャートである。光信号の蓄積、転送、及び合成は、全画素で同時に実行され、各画素からの信号読み出しが行走査により読み出されることで、グローバルシャッタとしての動作が実現される。これら一連の動作の中で、図６に示した第３の変形例における初期電圧ＶRSTへのリセット動作が異なる。
【０１３０】
リセット動作は、時刻ｔ１０、ｔ１１、ｔ１５に実行される。このとき、ＭＯＳトランジスタ７の制御端子ＬＧには電源電圧ＶDDを印加して低抵抗なオン状態とし、ＩＮにはＶRSTを印加する。時刻ｔ１０およびｔ１５のリセット動作ではＳＮ、ＲＤ及びＷＲＴの電圧レベルをＨＩＧＨにして、蓄積部１３及びキャパシタ３２をリセットする。また、時刻ｔ１１のリセット動作ではＳＮ及びＲＤの電圧レベルをＨＩＧＨにして、蓄積部１３をリセットする。
【０１３１】
リセット動作以外の期間は、ＭＯＳトランジスタ７の制御端子ＬＧは電圧ＶLGを印加し、ＩＮは接地電位とする。電圧ＶLGは、読み出し動作においてＭＯＳトランジスタ７とＭＯＳトランジスタ２３が直列接続されてソースフォロワ回路を形成した際に、キャパシタ３２に記憶された電圧と列信号線９０に出力される信号電圧が線形な関係となり、かつ出力が飽和しないように選ぶ。
【０１３２】
本実施の形態１に係る変形例５においては、ソースフォロワ回路を形成するＭＯＳトランジスタ７がリセット回路を兼ねており、画素を構成する回路素子数を削減できる効果を有する。同時に、リセット電圧ＶRSTおよびリセット動作の制御信号ＲＳＴを画素へ印加する配線を省略することができるので、省面積化が実現される。
【０１３３】
図１２（ａ）は、本発明の実施の形態１に係る第６の変形例を示す固体撮像素子の回路構成図である。同図における固体撮像素子は、フォトダイオード１とＭＯＳトランジスタ２、４、７、８、９、１２、８１、８２、８３、８５、８６、及び８８と、キャパシタ１０、１１、及び８７と、蓄積部１３と、ソースフォロワ出力点４７と、バッファ回路８４とを備える。
【０１３４】
図１２（ａ）に示される回路構成は、図１に示される回路構成と比べ、リセット部が独立に設けられておらず、記憶部、電圧設定部、およびリセット部の機能は各回路素子で共有されている点が異なる。図１２（ａ）に記載された回路構成について、図１に記載されたものと同じ点は説明を省略し、以下、異なる点について詳細に説明する。
【０１３５】
バッファ回路８４のゲインは１である。バッファ回路８４の構成例としては、図１２（ｂ）に示されるような２段の反転回路で構成されるバッファ回路８０であってもよい。
【０１３６】
バイアス電圧端子Ｃ８９には任意のバイアス電圧が印加される。
【０１３７】
同図において、破線で囲まれた部分が１つの画素内に存在する。
【０１３８】
本回路構成の機能について、各回路素子の駆動動作を例示して説明する。
【０１３９】
図１３は、本発明の実施の形態１における第６の変形例を示す固体撮像素子のタイミングチャートである。また、図中に記載されたＶFDは、蓄積部１３の電位を示す。また、ＭＯＳトランジスタ８は、画素行選択のためのスイッチであり、本画素およびノイズキャンセラで信号電圧の合成が実行されている間は、常にオン状態である。
【０１４０】
最初に、時刻ｔ９１では、ゲート端子Ｃ８１、Ｃ８２、Ｃ８６、Ｃ８８、ＣＬ、及びＳＨの電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ８１、８２、８６、８８、１２、及び９が導通する。
【０１４１】
このとき、端子Ｃ８９のバイアス電圧が蓄積部１３に与えられ、かつ、電圧ＶNCDCが、キャパシタ１０とキャパシタ１１との接続点である出力ＯＵＴに与えられる。
【０１４２】
次に、時刻ｔ９２ではＴＲＡＮの電圧レベルがＨＩＧＨとなり、期間ＴＬにおいてフォトダイオード１に発生した電荷がＭＯＳトランジスタ２を介して蓄積部１３に転送される。
【０１４３】
ここで、発生した電荷は負の特性のため、蓄積部１３は端子Ｃ８９より電位が低くなる。
【０１４４】
次に、時刻ｔ９３ではゲート端子Ｃ８１、Ｃ８２、及びＣ８５の電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ８１、８２、及び８５が導通する。
【０１４５】
このとき、蓄積部１３の電圧値がバッファ回路８４を介してキャパシタ８７に保存される。例えば、期間ＴＳは通常の露光時間であるＴＬ（３０ｍｓｅｃ程度）の１／１００である３００μｓｅｃと短いが、前述したように、蓄積部１３では結晶欠陥や暗電流が原因で負電荷が発生し、時間の経過とともに、時点ｔ９３の電位よりさらに低くなっている。
【０１４６】
時刻ｔ９４では、ゲート端子Ｃ８１、Ｃ８３、及びＣ８６の電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ８１、８３、及び８６が導通する。
【０１４７】
このとき、キャパシタ８７の電圧値がバッファ回路８４を介して蓄積部１３に充電される。即ち蓄積部１３は、時刻ｔ９３のときの電圧に設定されたことで、いわゆる“白キズ”による電圧変動の影響を受けない。
【０１４８】
上述した時刻ｔ９２から時刻ｔ９４までの動作と同様に、時刻ｔ９５から時刻ｔ９７の動作が実行される。その後、時刻ｔ９８においてＴＲＡＮの電圧レベルがＨＩＧＨとなりＭＯＳトランジスタ２が導通すれば、蓄積部１３には連続して期間ＴＬ、ＴＳ、ＴＶＳにおいてフォトダイオード１で発生した電荷が転送されたことになる。即ち、蓄積部１３において期間ＴＬ、ＴＳ、ＴＶＳの信号が合成される。
【０１４９】
最後に、時点ｔ９９ではＳＨの電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ９が導通する。
【０１５０】
このとき、蓄積部１３の電圧変化分がソースフォロワであるＭＯＳトランジスタ４及び７を介し、出力ＯＵＴに伝わる。ここでの電圧変化は、｛蓄積部１３の電圧変化分×ソースフォロワのゲイン×（キャパシタ１０の容量とキャパシタ１１の容量との比）｝となる。
【０１５１】
従って、時点ｔ９９における出力ＯＵＴの電圧とＶNCDCとの差が、期間ＴＬ、ＴＳ、ＴＶＳの合成信号となる。
【０１５２】
本発明の実施の形態１における第６の変形例を示す固体撮像素子の回路構成を、図１に記載された基本回路構成と対比すると、以下のようになる。ＭＯＳトランジスタ８１、８２、８６、及び８８が、図１におけるリセット部に相当する。また、ＭＯＳトランジスタ８１、８２、及び８５、バッファ回路８４、及びキャパシタ８７が、図１における記憶部に相当する。また、ＭＯＳトランジスタ８１、８３、及び８６、およびバッファ回路８４が、図１における電圧設定部に相当する。
【０１５３】
図１４は、本発明の実施の形態１に係る第７の変形例を示す固体撮像素子の回路構成図である。同図における固体撮像素子は、フォトダイオード１とＭＯＳトランジスタ２、３、４、７、８、９、１２、１０２、及び１０３と、キャパシタ１０、１１、１０４及び１０５と、蓄積部１３と、画素出力点３４と、ソースフォロワ出力点４７とを備える。
【０１５４】
図１４に示される回路構成は、図１に示される回路構成と比べ、リセット部が独立に設けられている点が共通しており、記憶部及び電圧設定部の機能は各回路素子で共有されている点が異なる。図１４に記載された回路構成について、図１に記載されたものと同じ点は説明を省略し、以下、異なる点について詳細に説明する。
【０１５５】
キャパシタ１０４とキャパシタ１０５とが、画素出力点３４で接続されている。
【０１５６】
同図において、破線で囲まれた部分が１つの画素内に存在する。
【０１５７】
本回路構成の機能について、各回路素子の駆動動作を例示して説明する。
【０１５８】
図１５は、本発明の実施の形態１における第７の変形例を示す固体撮像素子のタイミングチャートである。また、図中に記載されたＶFDは、蓄積部１３の電位を示す。また、ＭＯＳトランジスタ８は、画素行選択のためのスイッチであり、本画素およびノイズキャンセラで信号電圧の合成が実行されている間は、常にオン状態である。
【０１５９】
まず時刻ｔ１１１では、ＲＳＴ、Ｃ１０２、Ｃ１０３、ＳＨ、及びＣＬの電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ３、９、１２、１０２、及び１０３が導通する。
【０１６０】
このとき、電圧ＶRSTが蓄積部１３に与えられ、かつ、電圧ＶNCDCが、キャパシタ１０とキャパシタ１１との接続点である出力ＯＵＴに与えられる。
【０１６１】
ここで、ＭＯＳトランジスタ４のゲート端子とソースフォロワ出力点４７との電圧差を“Ｖ４”とする。すると、キャパシタ１０４とＭＯＳトランジスタ１０２との接続点には電圧ＶRSTが、また、画素出力点３４には（ＶRST−Ｖ４）が印加され、キャパシタ１０４には電圧差Ｖ４が記憶される。キャパシタ１０５には（ＶRST−Ｖ４）が印加されている。
【０１６２】
次に、時刻ｔ１１２では、ＴＲＡＮの電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ２を介して、期間ＴＬにおいてフォトダイオード１に発生した光信号電荷が蓄積部１３に転送される。発生した電荷は負の特性のため、蓄積部１３は電圧ＶRSTより電位が下がる。この電圧降下分を“ＶTL”とすると蓄積部１３の電圧は（ＶRST−ＶTL）となる。
【０１６３】
次に、時刻ｔ１１３では、Ｃ１０３の電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ１０３が導通する。この時、キャパシタ１０５には電圧値（ＶRST−ＶTL−Ｖ４）がＭＯＳトランジスタ１０３を介して保存される。キャパシタ１０４は電圧値Ｖ４を保存しているため、キャパシタ１０４とＭＯＳトランジスタ１０２との接続点の電圧は｛（ＶRST−ＶTL−Ｖ４）＋Ｖ４｝となり、蓄積部１３の電圧（ＶRST−ＶTL）と同じとなる。
【０１６４】
前述したように、期間ＴＳでは“白キズ”が発生し、時間の経過とともに蓄積部１３の電圧が降下する。よって、次回の光信号電荷の蓄積までに、蓄積部１３の電位を時刻ｔ１１３での蓄積部１３の電圧に設定しておく必要がある。
【０１６５】
次に、時刻ｔ１１４では、Ｃ１０２の電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ１０２が導通して、キャパシタ１０４で保存していた電圧が蓄積部１３に伝わり、蓄積部１３は時刻ｔ１１３での電圧値（ＶRST−ＶTL）に設定される。
【０１６６】
上述した時刻ｔ１１２から時刻１１４までの動作と同様に、時刻１１５から時刻ｔ１１７までの動作が実行される。その後、時刻ｔ１１８においてＴＲＡＮの電圧レベルがＨＩＧＨとなりＭＯＳトランジスタ２が導通すれば、蓄積部１３には連続して期間ＴＬ、ＴＳ、ＴＶＳにおいてフォトダイオード１で発生した電荷が転送されたことになる。即ち、蓄積部１３において期間ＴＬ、ＴＳ、ＴＶＳの信号が合成される。
【０１６７】
最後に、時点ｔ１１９では、ＳＨ及びＣ１０３の電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ９及び１０３が導通する。
【０１６８】
このとき、蓄積部１３の電圧変化分がソースフォロワであるＭＯＳトランジスタ４及び７を介し、出力ＯＵＴに伝わる。ここでの電圧変化は、｛蓄積部１３の電圧変化分×ソースフォロワのゲイン×（キャパシタ１０の容量とキャパシタ１１の容量との比）｝となる。
【０１６９】
従って、時点ｔ１１９における出力ＯＵＴの電圧とＶNCDCとの差が、期間ＴＬ、ＴＳ、ＴＶＳの合成信号となる。
【０１７０】
本発明の実施の形態１における第７の変形例を示す固体撮像素子の回路構成を、図１に記載された基本回路構成と対比すると、以下のようになる。ＭＯＳトランジスタ３が、図１におけるリセット部に相当する。また、ＭＯＳトランジスタ１０３、及びキャパシタ１０４および１０５が、図１における記憶部に相当する。また、ＭＯＳトランジスタ１０２が、図１における電圧設定部に相当する。
【０１７１】
以上のように、本発明の実施の形態１における固体撮像素子は、受光素子で発生した光信号電荷に応じた複数の光信号電圧を合成する電荷合成部と、当該電荷合成部の電圧を記憶する記憶部と、当該記憶部の電圧に応じた値を前記電荷合成部に設定する電圧設定部とを画素部内に備えることにより、例えば、複数回の露光時間により発生したそれぞれの光信号電荷に対応した電圧を、電荷合成部の経時変化による電圧変動の影響を受けずに、画素部内で短時間に加算することができる。よって、外部回路を必要とせずにダイナミックレンジの拡張が達成される。
【０１７２】
なお、本実施の形態１における第３の変形例で説明した固体撮像装置としての駆動方法については、図３に記載された固体撮像素子の回路構成を含む固体撮像装置によってのみ実現されるのではない。本駆動方法は、図１に記載された基本回路構成、及び図２、図４、図１２、及び図１４に記載された固体撮像素子の回路構成を含む固体撮像装置によっても実現される。
【０１７３】
図１６（ａ）は、本発明の実施の形態１に係る固体撮像素子を含む固体撮像装置の機能ブロック図であり、図１６（ｂ）は、従来の固体撮像装置の機能ブロック図である。図１６（ａ）に記載された本発明の固体撮像装置は、期間ＴＬの信号と期間ＴＳの信号との合成、さらにそれと期間ＴＶＳの信号との合成が固体撮像素子部７１中の画素部で実行される。よって、画素部内で生成された出力信号そのものが合成画像となっており、外部の合成回路が不要である。
【０１７４】
これに対し、図１６（ｂ）に記載された従来の固体撮像装置は、固体撮像素子部７２で発生した期間ＴＬ、期間ＴＳ、期間ＴＶＳのそれぞれの信号ｓｉｇ１、ｓｉｇ２、ｓｉｇ３を固体撮像素子外部の回路７３で記憶し信号を合成して合成画像が得られる。
【０１７５】
よって、本実施の形態１の固体撮像素子は、素子外部に記憶部、画像合成を必要としない。これにより、ダイナミックレンジの仕様および設計変更が生じた場合においても、外部システムに大きな影響を及ぼすことなく、固体撮像素子の画素部のみが設計変更されることで対応できるという大きな効果を奏する。
【０１７６】
従来のＭＯＳ型センサは行順次に露光し、出力するローリングシャッタ動作であったので、撮影者が動きながら止まっている被写体を撮像した場合に画像が歪む、あるいは止まっている撮影者が動く被写体を撮像した場合に画像が歪むという課題があった。これに対し、本実施の形態１では画面全体が一括して同時に露光するグローバルシャッタ動作を実現しているので、画像が歪むことがない。このようなグローバルシャッタ動作を実現した固体撮像素子は、動きながらの撮像あるいは動くものの撮像を行う車載カメラやマシンビジョンといった分野では、極めて有効である。よって、本発明の有効性は、複数の露光時間で蓄積した電荷の合成（すなわち多重露光）による広ダイナミックレンジ化だけにとどまらない。例えば１回の露光時間で蓄積した電荷を出力するような動作においても、グローバルシャッタ動作を可能としているので極めて高いのである。ゆえに、本発明の権利範囲は、１回の露光による撮像も含むものである。
【０１７７】
（実施の形態２）
本実施の形態２における固体撮像素子は、受光素子で発生した光信号電荷を蓄積する蓄積部と、蓄積部の電圧をリセットするリセット部と、当該蓄積部の信号電圧とリセット電圧との差分電圧を加算する差分回路部と、差分回路部の電圧を記憶する記憶部と、当該記憶部の電圧を前記差分回路部に設定する電圧設定部とを素子内に備える。
【０１７８】
この実施の形態によれば、例えば、複数回の露光時間により発生したそれぞれの光信号電荷に対応した電圧を素子内で短時間に加算することができるため、外部回路を必要とせずにダイナミックレンジの拡張が達成される。
【０１７９】
以下、本発明の実施の形態２に係る固体撮像素子について図面を参照しながら詳細に説明する。
【０１８０】
図１７は、本発明の実施の形態２に係る固体撮像素子の回路構成図である。
【０１８１】
同図における固体撮像素子は、フォトダイオード１とＭＯＳトランジスタ２、３、４、７、８、９、１２１、１２２、１２４、及び１２５と、キャパシタ１０、１１、及び１２６と、ソースフォロワ出力点４７と、蓄積部１２０と、バッファ回路１２３とを備える。図１２の回路構成は、図８の回路構成と比べ、記憶部及び電圧設定部として機能する回路素子であるＭＯＳトランジスタ１２１、１２２、１２４、及び１２５と、キャパシタ１２６と、バッファ回路１２３とが、画素内ではなく、列信号線毎に設けられている点が異なる。
【０１８２】
フォトダイオード１は、受光強度に応じた光信号電荷を発生する受光素子である。
【０１８３】
ＭＯＳトランジスタ２は、転送部を構成し、フォトダイオード１で発生した光信号電荷を蓄積部１２０に転送する機能を有する。
【０１８４】
ＭＯＳトランジスタ３は、リセット部を構成し、蓄積部１２０の電圧をリセットする機能を有する。
【０１８５】
ＭＯＳトランジスタ９、１２、キャパシタ１０、及び１１は、差分回路部を構成し、蓄積部１２０の信号電圧とリセット電圧との差分電圧と、電圧設定部により設定された基準電圧とを合成する機能を有する。なお、基準電圧の初期値はＶNCDCである。
【０１８６】
ＭＯＳトランジスタ１２１、１２４、バッファ回路１２３、及びキャパシタ１２６は、記憶部を構成し、差分回路部で合成された電圧を記憶する機能を有する。
【０１８７】
ＭＯＳトランジスタ１２２、１２５、及びバッファ回路１２３は、電圧設定部を構成し、記憶部で保持された電圧を基準電圧として差分回路部に設定する機能を有する。
【０１８８】
ＭＯＳトランジスタ４及び７は、回路部を構成し、蓄積部１２０の電圧を読み出す機能を有する。
【０１８９】
本実施の形態２においては、蓄積部１２０、リセット部、及び差分回路部が機能分担して１つの電荷合成部を構成しており、光信号電荷に応じた電圧を合成する機能を有する。
【０１９０】
バッファ回路１２３のゲインは１である。なお、バッファ回路１２３は、例えば、図１２（ｂ）に記載された２段の反転回路で構成したバッファ回路８０や演算増幅器によって構成される。
【０１９１】
図中点線で囲った部分が１つの画素内に存在する。
【０１９２】
本回路構成の機能について、各回路素子の駆動動作を例示して説明する。
【０１９３】
図１８は、本発明の実施の形態２における固体撮像素子のタイミングチャートである。また、図中に記載されたＶFDは、蓄積部１２０の電位を示す。また、ＭＯＳトランジスタ８は、画素行選択のためのスイッチである。
【０１９４】
最初に、時刻ｔ１３１では、ＲＳＴ、Ｃ１２１、Ｃ１２４、ＳＨ、及びＣＬの電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ３、１２１、１２４、９、及び１２が導通する。電圧ＶRSTが蓄積部１２０に与えられ、電圧ＶNCDCが出力ＯＵＴに与えられる。また、ＶNCDCは、ＭＯＳトランジスタ１２１及び１２４、及びバッファ回路１２３を介してキャパシタ１２６に保存される。
【０１９５】
次に、時刻ｔ１３２では、ＴＲＡＮの電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ２を介して期間ＴＬにおいてフォトダイオード１に発生した電荷が蓄積部１２０に転送される。発生した電荷は負の特性のため蓄積部１２０はＶRSTより電位が下がる。この電圧降下分を“ＶTL”とすると蓄積部１２０の電圧は（ＶRST−ＶTL）である。
【０１９６】
次に、時点ｔ１３３では、Ｃ１２１、Ｃ１２４、ＳＨの電圧レベルがＨＩＧＨとなりＭＯＳトランジスタ１２１、１２４、及び９が導通する。この時、出力ＯＵＴにおいて、ＶNCDCからの電圧変化は｛ｋ×（−ＶTL）｝であり、これが期間ＴＬにフォトダイオード１が受光した信号出力である。ここで、ｋは、ソースフォロワのゲイン×（キャパシタ１０の容量とキャパシタ１１の容量との比）である。この電圧値［ＶNCDC−｛ｋ×（ＶRST−ＶTL）｝］がキャパシタ１２６に保持される。
【０１９７】
時刻ｔ１３４では、ＲＳＴ、Ｃ１２２、Ｃ１２５、ＳＨの電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ３、１２２、１２５、及び９が導通する。蓄積部１２０では再びリセット電圧であるＶRSTに設定される。しかし、出力ＯＵＴはキャパシタ１２６で保持されていた電圧値［ＶNCDC−｛ｋ×（ＶRST−ＶTL）｝］が設定される。即ち、初期（時点ｔ１３１）では、出力ＯＵＴはＶNCDCが設定されたが、時刻ｔ１３４では期間ＴＬの信号出力を含んだ電圧値が設定されることで各期間の信号出力の加算が実現されている。
【０１９８】
上述した時刻ｔ１３２から時刻１３４までの動作と同様に、時刻１３５から時刻ｔ１３７までの動作が実行される。その後、時刻ｔ１３８においてＴＲＡＮの電圧レベルがＨＩＧＨとなりＭＯＳトランジスタ２が導通すれば、蓄積部１２０には連続して期間ＴＶＳにおいてフォトダイオード１で発生した電荷が転送される。
【０１９９】
最後に、時点ｔ１３９ではＳＨの電圧レベルがＨＩＧＨとなり、ＭＯＳトランジスタ９が導通する。これにより、出力ＯＵＴにはＶNCDCに対して期間ＴＬ、ＴＳ、ＴＶＳの合成信号の変化分が出力される。
【０２００】
なお、本実施の形態２における固体撮像素子の回路構成では、期間ＴＬ、ＴＳ、ＴＶＳで発生したそれぞれの信号電圧を合成するため電荷合成部の核となる差分回路部が、画素毎に設けられていない。
【０２０１】
本実施例では、差分回路部、記憶部、及び電圧設定部が、画素毎ではなく列信号線毎に設けられているので、回路素子数が削減され、素子の省面積化が実現される。
【０２０２】
ここで、列信号線毎に電荷合成部が設けられた場合の出力電圧の読み出し動作について、説明する。
【０２０３】
例えば、所望のダイナミックレンジが得られるケースが多い場合として、期間ＴＬ、ＴＳ、ＴＶＳをそれぞれ３０ｍｓｅｃ、３００μｓｅｃ、３μｓｅｃとする。
【０２０４】
この条件に対し、列信号線が１行を読み取るのに与えられる時間Ｈは、６０μｓｅｃである。
【０２０５】
ここで、期間ＴＬとして最長露光時間である３０ｍｓｅｃが先頭で実行されることにより、期間ＴＬによる露光動作は、他の複数の画素行の出力動作中になされることが可能となり、上記読み取り時間Ｈには影響しない。
【０２０６】
また、最短露光時間である３μｓｅｃについては、上記読み取り時間Ｈに対し、無視できる値であるため、上記読み取り時間Ｈには影響しない。
【０２０７】
しかし、露光時間３００μｓｅｃである期間ＴＳに関しては、期間ＴＬの最後に期間ＴＬに相当する信号電圧が差分回路部に読み込まれて以来、差分回路部は本画素部の信号処理で占有される。しかしながら、期間ＴＳに相当する３００μｓｅｃについては、その間に画素行の選択が保持されず、６０μｓｅｃで読み出し行が変更されてしまうことになる。
【０２０８】
例えば、図１７に記載された回路構成図において、キャパシタ１２６が１素子ではなく、５素子が並列接続され、各々のキャパシタの切り替えがスイッチにて実現される構成とする。そして、スイッチによりこの５つのキャパシタが６０μｓｅｃごとに切り替えられ、各画素行での受光動作も６０μｓｅｃずらせて実行されるとする。そうすると、１行目の画素の信号電圧が１つ目のキャパシタに記憶され、２行目の画素の信号電圧が２つ目のキャパシタに記憶され、同様にして３行目、４行目、５行目が記憶される。つまり、１行目の画素が読み込まれて以来合計３００μｓｅｃが経過し、１行目の画素の露光時間３００μｓｅｃ及び３μｓｅｃの信号電圧が合成され読み出される。そして、その直後に１つ目のキャパシタに６行目の画素の信号電圧の読み込みが開始される。
【０２０９】
このようにして、スムーズなローリングシャッタ動作が実現される。
【０２１０】
以上のように、本実施の形態２における固体撮像素子によれば、受光素子で発生した光信号電荷を蓄積する蓄積部と、蓄積部の電圧をリセットするリセット部と、当該蓄積部の信号電圧とリセット電圧との差分電圧を加算する差分回路部と、差分回路部の電圧を記憶する記憶部と、当該記憶部の電圧を前記差分回路部に設定する電圧設定部とを素子内に備えることにより、例えば、複数回の露光時間により発生したそれぞれの光信号電荷に対応した電圧を素子内で短時間に加算することができるため、外部回路を必要とせずにダイナミックレンジの拡張が達成される。
【０２１１】
実施の形態１と同様に、本実施の形態２においても、図１６に示される固体撮像装置の本発明と従来技術との機能比較が該当する。よって、本実施の形態２の固体撮像素子は、素子外部に記憶部、画像合成を必要としない。これにより、ダイナミックレンジの仕様および設計変更が生じた場合においても、外部システムに大きな影響を及ぼすことなく、固体撮像素子であるチップのみが設計変更されることで対応できるという大きな効果を奏する。
【０２１２】
なお、本発明に係る固体撮像装置は、上記実施の形態に限定されるものではない。実施形態１及び２における任意の構成要素を組み合わせて実現される別の実施形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。
【０２１３】
例えば、図３に記載された本発明の実施の形態１に係る第１の変形例を示す固体撮像素子の回路構成において、記憶部及び電圧設定部を構成するＭＯＳトランジスタ２１、２３、及び２４と、バイアス電圧ＣＰを有するキャパシタ３２とが、同図記載の出力端子ＯＵＴに接続されることにより、実施の形態２に係る固体撮像素子の有する機能が発揮される。これにより、画素毎に配置されていた、バイアス機能を有するシンプルな回路が、さらに、列信号線毎に配置されることで必要な回路素子数が削減される。
【０２１４】
また、例えば、図１９に示されるように、本発明に係る固体撮像装置１５２が内蔵されたカメラも本発明に含まれる。このカメラは、図１９に示されるように、レンズ１５１と、固体撮像装置１５２と、駆動回路１５３と、信号処理部１５４と、外部インターフェイス部１５５とを備える。レンズ１５１を通過した光は、固体撮像装置１５２に入射する。信号処理部１５４は、駆動回路１５３を介して固体撮像装置１５２を駆動し、固体撮像装置１５２からの出力信号を取り込む。その出力信号は、信号処理部１５４で各種信号処理が施され、外部インターフェイス部１５５を介して外部に出力される。ここで、駆動回路１５３は、複数の異なる露光時間が設定されることにより、固体撮像装置１５２が備える複数の画素部およびノイズキャンセラからの信号が、外部回路を必要とせずに広いダイナミックレンジを有するように固体撮像装置１５２を駆動する点に特徴を有する。このようなカメラは、強い光が入射したときであっても、あるいは微弱な光が入射されても、鮮明な画像を撮影することができる利点を有し、例えば、図２０（ａ）に示されるデジタルスチルカメラや図２０（ｂ）に示されるビデオカメラとして実現される。
【産業上の利用可能性】
【０２１５】
本発明は、特に固体撮像素子を内蔵するデジタルスチルカメラやビデオカメラに有用であり、特に広いダイナミックレンジが必要な固体撮像装置に用いるのに最適である。
【図面の簡単な説明】
【０２１６】
【図１】本発明の実施の形態１に係る固体撮像素子の基本回路構成図である。
【図２】本発明の実施の形態１に係る固体撮像素子の基本回路構成を具現化した回路図である。
【図３】本発明の実施の形態１に係る第１の変形例を示す固体撮像素子の回路構成図である。
【図４】本発明の実施の形態１に係る第２の変形例を示す固体撮像素子の回路構成図である。
【図５】本発明の実施の形態１に係る第１の変形例を示す固体撮像素子の駆動タイミングチャートである。
【図６】本発明の実施の形態１における第３の変形例を示す固体撮像装置の駆動タイミングチャートである。
【図７】本発明の固体撮像素子を含む固体撮像装置の機能構成図である。
【図８】本発明の実施の形態１に係る第４の変形例を示す固体撮像素子の回路構成図である。
【図９】本発明の実施の形態１における第４の変形例を示す固体撮像装置の駆動タイミングチャートである。
【図１０】本発明の実施の形態１に係る第５の変形例を示す固体撮像素子の回路構成図である。
【図１１】本発明の実施の形態１における第５の変形例を示す固体撮像装置の駆動タイミングチャートである。
【図１２】（ａ）は本発明の実施の形態１に係る第６の変形例を示す固体撮像素子の回路構成図である。（ｂ）はバッファ回路の構成例である。
【図１３】本発明の実施の形態１における第６の変形例を示す固体撮像素子のタイミングチャートである。
【図１４】本発明の実施の形態１に係る第７の変形例を示す固体撮像素子の回路構成図である。
【図１５】本発明の実施の形態１における第７の変形例を示す固体撮像素子のタイミングチャートである。
【図１６】（ａ）は本発明の実施の形態１に係る固体撮像素子を含む固体撮像装置の機能ブロック図である。（ｂ）は従来の固体撮像装置の機能ブロック図である。
【図１７】本発明の実施の形態２に係る固体撮像素子の回路構成図である。
【図１８】本発明の実施の形態２における固体撮像素子のタイミングチャートである。
【図１９】本発明に係る固体撮像装置を備えるカメラの構成を示すブロック図である。
【図２０】（ａ）は本発明に係る固体撮像装置を備えたデジタルスチルカメラの外観図である。（ｂ）は本発明に係る固体撮像装置を備えたビデオカメラの外観図である。
【図２１】特許文献１記載の固体撮像素子のブロック図である。
【図２２】特許文献１記載の固体撮像素子における露光時間および出力のタイミングを示す図である。
【符号の説明】
【０２１７】
１、１７２    フォトダイオード
２、３、４、７、８、９、１２、２１、２３、２４、８１、８２、８３、８５、８６、８８、１０２、１０３、１２１、１２２、１２４、１２５    ＭＯＳトランジスタ
５    記憶部
６    電圧設定部
１０、１１、２２、３２、８７、１０４、１０５、１２６    キャパシタ
１３、１２０    蓄積部
３４    画素出力点
４１、８０、８４、１２３    バッファ回路
４７    ソースフォロワ出力点
７１、７２    固体撮像素子部
７３    固体撮像素子外部の回路
９０  列信号線
１４１、１７１    画素部
１４２、１７３    ノイズキャンセラ
１４３    垂直シフトレジスタ
１４４    水平シフトレジスタ
１４５    駆動部
１４６    画素電源部
１４７、１７４    アンプ
１５１    レンズ
１５２    固体撮像装置
１５３    駆動回路
１５４    信号処理部
１５５    外部インターフェイス部
【図１】
0005205155.tif 000002
【図２】
0005205155.tif 000003
【図３】
0005205155.tif 000004
【図４】
0005205155.tif 000005
【図５】
0005205155.tif 000006
【図６】
0005205155.tif 000007
【図７】
0005205155.tif 000008
【図８】
0005205155.tif 000009
【図９】
0005205155.tif 000010
【図１０】
0005205155.tif 000011
【図１１】
0005205155.tif 000012
【図１２】
0005205155.tif 000013
【図１３】
0005205155.tif 000014
【図１４】
0005205155.tif 000015
【図１５】
0005205155.tif 000016
【図１６】
0005205155.tif 000017
【図１７】
0005205155.tif 000018
【図１８】
0005205155.tif 000019
【図１９】
0005205155.tif 000020
【図２０】
0005205155.tif 000021
【図２１】
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【図２２】
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