(57)【特許請求の範囲】
【請求項１】
半導体基板にＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を形成する工程の後に、前記半導体基板上に第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属と前記半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、
前記金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、
前記イオン注入する工程の後に、前記金属半導体化合物層上に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を前記金属半導体化合物層中に拡散させることで、前記金属半導体化合物層と前記半導体基板の界面に、前記第２の金属を偏析させて界面層を形成する工程を有し、
前記ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さを、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくし、
前記ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さを、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくする、
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を形成する工程の後に、前記半導体基板中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、
前記イオン注入する工程の後に、前記半導体基板上に第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属と前記半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、
前記金属半導体化合物層上に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を前記金属半導体化合物層中に拡散させることで、前記金属半導体化合物層と前記半導体基板の界面に前記第２の金属を偏析させて界面層を形成する工程を有し、
前記ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さを、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくし、
前記ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さを、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくする、
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記イオン注入する工程において、前記イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層の膜厚以下となる条件で注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記イオン注入する工程において、前記イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層を形成する工程において反応に寄与する前記半導体基板の厚さ以下となる条件で注入することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記イオンが、Ｓｉ、Ｇｅまたは希ガス元素であることを特徴とする請求項１ないし請求項４いずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記半導体が、Ｓｉであることを特徴とする請求項１ないし請求項５いずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であることを特徴とする請求項１ないし請求項６いずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記半導体が、Ｓｉであり、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であり、前記金属半導体化合物層の膜厚が２０ｎｍ以下であり、前記イオン注入する工程においてＧｅが６０ｋｅＶ以下の加速電圧で注入されることを特徴とする請求項１または請求項３に記載の半導体装置の製造方法。
【請求項９】
前記半導体が、Ｓｉであり、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であり、前記金属半導体化合物層の膜厚が２０ｎｍ以下であり、前記イオン注入する工程においてＸｅが９０ｋｅＶ以下の加速電圧で注入されることを特徴とする請求項１または請求項３に記載の半導体装置の製造方法。
【請求項１０】
前記半導体が、Ｓｉであり、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であり、前記金属半導体化合物層の膜厚が２０ｎｍ以下であり、前記イオン注入する工程においてＧｅが２０ｋｅＶ以下の加速電圧で注入されることを特徴とする請求項２または請求項４に記載の半導体装置の製造方法。
【請求項１１】
前記半導体が、Ｓｉであり、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であり、前記金属半導体化合物層の膜厚が２０ｎｍ以下であり、前記イオン注入する工程においてＸｅが２５ｋｅＶ以下の加速電圧で注入されることを特徴とする請求項２または請求項４に記載の半導体装置の製造方法。
【請求項１２】
半導体基板に第１導電型ＭＩＳＦＥＴと第２導電型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上に前記第１導電型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
前記第１導電型ＭＩＳＦＥＴのゲート絶縁膜上に前記第１導電型ＭＩＳＦＥＴのゲート電極を形成する工程と、
前記半導体基板上に前記第２導電型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
前記第２導電型ＭＩＳＦＥＴのゲート絶縁膜上に前記第２導電型ＭＩＳＦＥＴのゲート電極を形成する工程と、
前記第１導電型ＭＩＳＦＥＴのゲート電極を形成する工程および前記第２導電型ＭＩＳＦＥＴのゲート電極を形成する工程の後に、前記半導体基板上に第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属と前記半導体基板を反応させて、前記第１導電型ＭＩＳＦＥＴおよび前記第２導電型ＭＩＳＦＥＴのゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、
前記第１導電型ＭＩＳＦＥＴが形成される領域の前記金属半導体化合物層中に、選択的にＳｉの原子量以上の質量を有するイオンをイオン注入する工程と、
前記イオン注入する工程の後に、前記金属半導体化合物層上に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を前記第１導電型ＭＩＳＦＥＴが形成される領域の前記金属半導体化合物層中に拡散させることで、前記金属半導体化合物層と前記半導体基板の界面に前記第２の金属を偏析させて界面層を形成する工程を有し、
前記第１導電型ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さを、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくし、
前記第１導電型ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さを、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくする、
ことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板に第１導電型ＭＩＳＦＥＴと第２導電型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上に前記第１導電型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
前記第１導電型ＭＩＳＦＥＴのゲート絶縁膜上に前記第１導電型ＭＩＳＦＥＴのゲート電極を形成する工程と、
前記半導体基板上に前記第２導電型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
前記第２導電型ＭＩＳＦＥＴのゲート絶縁膜上に前記第２導電型ＭＩＳＦＥＴのゲート電極を形成する工程と、
前記第１導電型ＭＩＳＦＥＴのゲート電極を形成する工程および前記第２導電型ＭＩＳＦＥＴのゲート電極を形成する工程の後に、前記第１導電型ＭＩＳＦＥＴが形成される領域の前記半導体基板中に、選択的にＳｉの原子量以上の質量を有するイオンをイオン注入する工程と、
前記イオン注入する工程の後に、前記半導体基板上に第１の金属を堆積する工程と、
第１の熱処理により前記第１の金属と前記半導体基板を反応させて、前記第１導電型ＭＩＳＦＥＴおよび前記第２導電型ＭＩＳＦＥＴのゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、
前記金属半導体化合物層上に第２の金属を堆積する工程と、
第２の熱処理により、前記第２の金属を前記第１導電型ＭＩＳＦＥＴが形成される領域の前記金属半導体化合物層中に拡散させることで、前記金属半導体化合物層と前記半導体基板の界面に前記第２の金属を偏析させて界面層を形成する工程を有し、
前記第１導電型ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さを、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくし、
前記第１導電型ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さを、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくする、
ことを特徴とする半導体装置の製造方法。
【請求項１４】
前記イオン注入する工程において、前記イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層の膜厚以下となる条件で注入することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記イオン注入する工程において、前記イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層を形成する工程において反応に寄与する前記半導体基板の厚さ以下となる条件で注入することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記イオンが、Ｓｉ、Ｇｅまたは希ガス元素であることを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。
【請求項１７】
前記半導体が、Ｓｉであり、前記第１導電型ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であることを特徴とする請求項１２ないし請求項１６いずれか一項に記載の半導体装置の製造方法。
【請求項１８】
半導体基板中に形成されたチャネル領域と、
前記チャネル領域表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース／ドレイン電極を具備するＭＩＳＦＥＴを有し、
前記ソース／ドレイン電極が第１の金属を含む金属半導体化合物層で形成され、
前記半導体基板と前記金属半導体化合物層との界面に、第２の金属を含有する界面層が形成され、
前記金属半導体化合物層の任意の１μｍ×１μｍ断面において、３／４以上の面積領域が粒径１００ｎｍ以下の結晶粒で占有されており、
前記ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さが、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さく、
前記ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さが、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さい、
ことを特徴とする半導体装置。
【請求項１９】
前記半導体が、Ｓｉであり、前記第１導電型ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であることを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、半導体基板に形成する電極部分の接触抵抗を低減する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である金属絶縁膜電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必須である。これまで、素子性能の向上は、微細化によって進められてきた。ＭＩＳＦＥＴのチャネル長が微細化により短くなるに従って、チャネルの抵抗は減少していく。したがって、チャネル以外の部分、すなわちソース／ドレイン電極における抵抗、いわゆる寄生抵抗が素子性能を大きく左右するようになる。よって、微細化を推し進めていくためには、寄生抵抗の低減は必須課題である。
【０００３】
例えば、シリコン（以下、Ｓｉとも記述する）上に形成されるＭＩＳＦＥＴにおいては、寄生抵抗の成分のうち、約半分は基板であるシリコンと、ソース／ドレイン電極の金属の接合部分における接触抵抗に起因する。したがって、寄生対抗を低減するためには、この接触抵抗を低減させることが有効である。電極の金属と半導体、例えばシリコンとの界面には、いわゆるショットキー障壁が生じ、このショットキー障壁が接触抵抗の起源となる。そして、接触抵抗を低減するには２通りのアプローチが考えられる。
【０００４】
第一のアプローチは、シリコン側の界面近傍の不純物濃度を大きくすることである。不純物濃度を大きくすることにより、空乏層幅が小さくなってショットキー障壁が薄くなり、誘起された鏡像効果によって実効的なショットキー障壁が低減される。ただし、活性化不純物濃度は理論上固溶限以上に大きくすることはできない。さらに、現実的に活性化できる不純物の密度は固溶限を下回っており、この方法には限界があると考えられている。
【０００５】
第二のアプローチとして、電極の金属材料として、電流を担うキャリアに対するショットキー障壁高さの低い材料を用いることである。次世代の電極材料のひとつとして考えられているニッケルモノシリサイド（以下、ＮｉＳｉとも記述する）とＳｉ界面の間の電子に対するショットキー障壁は、０．６５ｅＶという比較的高い値を持つ。そして、ＮｉＳｉの耐熱性を上げるために白金（以下、Ｐｔとも記述する）を添加した場合、電子に対するショットキー障壁はさらに高くなる。これに対し、電極の金属材料を、例えばエルビウム（以下、Ｅｒとも記述する）等の希土類金属シリサイドに置き換えると、電子に対するショットキー障壁はおよそ０．３ｅＶ程度にまで低減する。一般的なショットキー障壁の理論によれば、ショットキー障壁を流れる電流は、ショットキー障壁高さに対して指数関数的に変化する。このため、ショットキー障壁高さを低減することにより、電極と半導体間の接触抵抗は大幅に改善されることになる。
【０００６】
上記、第二のアプローチの観点から、現在ＮｉＳｉに代わる金属シリサイド材料の研究が進められている。特に、ｎ型ＭＩＳＦＥＴに対しては、電子に対するショットキー障壁高さの低い希土類金属シリサイドに注目が集まっている。しかしながら、希土類金シリサイドを電極に用いた場合、シリコンとの界面モホロジーが著しく劣化し、寄生抵抗や接合リークの増大、素子性能のばらつきといった深刻な問題が生じる。このような観点から、例えば、ｎ型ＭＩＳＦＥＴの電極としては、バルクの性質は例えば、ＮｉＳｉあるいはＰｔ添加ＮｉＳｉのように低抵抗であり、シリコンとの界面のみが電子に対するショットキー障壁が低い構造を持つことが望ましい。
【０００７】
そこで、特許文献１では、合金中でおのおのの構成元素の原子が互いに異なった速さで拡散するカーケンドール効果を利用して、材料自身が低抵抗な金属シリサイドと半導体基板との界面に、ショットキー障壁の低い非連続な金属クラスタを形成する技術が開示されている。特許文献１の技術によれば、界面の非連続な金属クラスタの金属の仕事関数を最適化することにより、接触抵抗の低減と、電極自身の抵抗の低減とを両立させることが出来るとされている。
【０００８】
しかしながら、特許文献１に開示される技術においては、カーケンドール効果を利用した製造方法に起因して、界面に金属クラスタと電極の金属シリサイドが混在する構造をとらざるを得ない。このため、ショットキー障壁の低くなる金属クラスタと半導体基板との界面面積を大きくすることが困難である。また、金属クラスタに用いる金属もシリサイド化しない金属に限られている。このため、ショットキー障壁を十分に低下させることが難しく、接触抵抗を十分下げることが困難であるという問題があった。
【特許文献１】特開２００５−１２３６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、電極の接触抵抗の低減によって高性能化した半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の態様の半導体装置の製造方法は、半導体基板にＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート電極を形成する工程の後に、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板上に第１の金属を堆積する工程と、第１の熱処理により前記第１の金属と前記半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、前記金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、前記イオン注入する工程の後に、前記金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、前記第２の金属を前記金属半導体化合物層中に拡散させることで、前記金属半導体化合物層と前記半導体基板の界面に、前記第２の金属を偏析させて界面層を形成する工程を有し、前記ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さを、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくし、前記ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さを、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくする、ことを特徴とする。
【００１１】
また、本発明の第２の態様の半導体装置の製造方法は、半導体基板にＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を形成する工程の後に、前記半導体基板中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、前記イオン注入する工程の後に、前記半導体基板上に第１の金属を堆積する工程と、第１の熱処理により前記第１の金属と前記半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、前記金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、前記第２の金属を前記金属半導体化合物層中に拡散させることで、前記金属半導体化合物層と前記半導体基板の界面に前記第２の金属を偏析させて界面層を形成する工程を有し、前記ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さを、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくし、前記ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さを、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくする、ことを特徴とする。
【００１２】
ここで、第１の態様の半導体装置の製造方法において、前記イオン注入する工程において、前記イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層の膜厚以下となる条件で注入することが望ましい。
【００１３】
ここで、第２の態様の半導体装置の製造方法において、前記イオン注入する工程において、前記イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層を形成する工程において反応に寄与する前記半導体基板の厚さ以下となる条件で注入することが望ましい。
【００１４】
ここで、前記イオンが、Ｓｉ、Ｇｅまたは希ガス元素であることが望ましい。
【００１５】
ここで、前記半導体が、Ｓｉであることが望ましい。
【００１６】
ここで、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であることが望ましい。
【００１７】
ここで、第１の態様の半導体装置の製造方法において、前記半導体が、Ｓｉであり、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であり、前記金属半導体化合物層の膜厚が２０ｎｍ以下であり、前記イオン注入する工程においてＧｅが６０ｋｅＶ以下の加速電圧で注入されることが望ましい。
【００１８】
ここで、第１の態様の半導体装置の製造方法において、前記半導体が、Ｓｉであり、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であり、前記金属半導体化合物層の膜厚が２０ｎｍ以下であり、前記イオン注入する工程においてＸｅが９０ｋｅＶ以下の加速電圧で注入されることが望ましい。
【００１９】
ここで、第２の態様の半導体装置の製造方法において、前記半導体が、Ｓｉであり、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であり、前記金属半導体化合物層の膜厚が２０ｎｍ以下であり、前記イオン注入する工程においてＧｅが２０ｋｅＶ以下の加速電圧で注入されることが望ましい。
【００２０】
ここで、第２の態様の半導体装置の製造方法において、前記半導体が、Ｓｉであり、前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であり、前記金属半導体化合物層の膜厚が２０ｎｍ以下であり、前記イオン注入する工程においてＸｅが２５ｋｅＶ以下の加速電圧で注入されることが望ましい。
【００２１】
また、本発明の第３の態様の半導体装置の製造方法は、半導体基板に第１導電型ＭＩＳＦＥＴと第２導電型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上に前記第１導電型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、前記第１導電型ＭＩＳＦＥＴのゲート絶縁膜上に前記第１導電型ＭＩＳＦＥＴのゲート電極を形成する工程と、前記半導体基板上に前記第２導電型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、前記第２導電型ＭＩＳＦＥＴのゲート絶縁膜上に前記第２導電型ＭＩＳＦＥＴのゲート電極を形成する工程と、前記半導体基板上に第１の金属を堆積する工程と、第１の熱処理により前記第１の金属と前記半導体基板を反応させて、前記第１導電型ＭＩＳＦＥＴおよび前記第２導電型ＭＩＳＦＥＴのゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、前記第１導電型ＭＩＳＦＥＴが形成される領域の前記金属半導体化合物層中に、選択的にＳｉの原子量以上の質量を有するイオンをイオン注入する工程と、第２の熱処理により、前記第２の金属を前記第１導電型ＭＩＳＦＥＴが形成される領域の前記金属半導体化合物層中に拡散させることで、前記金属半導体化合物層と前記半導体基板の界面に前記第２の金属を偏析させて界面層を形成する工程を有し、前記ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さを、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくし、前記ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さを、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくする、ことを特徴とする。
【００２２】
また、本発明の第４の態様の半導体装置の製造方法は、半導体基板に第１導電型ＭＩＳＦＥＴと第２導電型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上に前記第１導電型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、前記第１導電型ＭＩＳＦＥＴのゲート絶縁膜上に前記第１導電型ＭＩＳＦＥＴのゲート電極を形成する工程と、前記半導体基板上に前記第２導電型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、前記第２導電型ＭＩＳＦＥＴのゲート絶縁膜上に前記第２導電型ＭＩＳＦＥＴのゲート電極を形成する工程と、前記第１導電型ＭＩＳＦＥＴが形成される領域の前記半導体基板中に、選択的にＳｉの原子量以上の質量を有するイオンをイオン注入する工程と、前記半導体基板上に第１の金属を堆積する工程と、第１の熱処理により前記第１の金属と前記半導体基板を反応させて、前記第１導電型ＭＩＳＦＥＴおよび前記第２導電型ＭＩＳＦＥＴのゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、第２の熱処理により、前記第２の金属を前記第１導電型ＭＩＳＦＥＴが形成される領域の前記金属半導体化合物層中に拡散させることで、前記金属半導体化合物層と前記半導体基板の界面に前記第２の金属を偏析させて界面層を形成する工程を有し、前記ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さを、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくし、前記ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さを、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくする、ことを特徴とする。
【００２３】
ここで、第３の態様の半導体装置の製造方法において、前記イオン注入する工程において、前記イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層の膜厚以下となる条件で注入することが望ましい。
【００２４】
ここで、第４の態様の半導体装置の製造方法において、前記イオン注入する工程において、前記イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層を形成する工程において反応に寄与する前記半導体基板の厚さ以下となる条件で注入することが望ましい。
【００２５】
ここで、第３および第４の態様の半導体装置の製造方法において、前記イオンが、Ｓｉ、Ｇｅまたは希ガス元素であることが望ましい。
【００２６】
ここで、前記半導体が、Ｓｉであり、前記第１導電型ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であることが望ましい。
【００２７】
また、本発明の一態様の半導体装置は、半導体基板中に形成されたチャネル領域と、前記チャネル領域表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル領域の両側に形成されたソース／ドレイン電極を具備するＭＩＳＦＥＴを有し、前記ソース／ドレイン電極が第１の金属を含む金属半導体化合物層で形成され、前記半導体基板と前記金属半導体化合物層との界面に、第２の金属を含有する界面層が形成され、前記金属半導体化合物の任意の１μｍ×１μｍ断面において、３／４以上の面積領域が粒径１００ｎｍ以下の結晶粒で占有されており、前記ＭＩＳＦＥＴがｎ型ＭＩＳＥＦＥＴである場合には、前記界面層の電子に対するショットキー障壁高さが、前記金属半導体化合物層の電子に対するショットキー障壁高さよりも小さく、前記ＭＩＳＦＥＴがｐ型ＭＩＳＥＦＥＴである場合には、前記界面層の正孔に対するショットキー障壁高さが、前記金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さい、ことを特徴とする。
【００２８】
ここで、前記態様の半導体装置において、前記半導体が、Ｓｉであり、前記第ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、前記第１の金属がＮｉまたはＰｔを含有するＮｉであり、前記第２の金属が希土類金属であることが望ましい。
【発明の効果】
【００２９】
本発明によれば、電極の接触抵抗の低減によって高性能化した半導体装置の製造方法および半導体装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００３０】
以下、図面を用いて本発明の実施の形態について説明する。なお、本明細書中、仕事関数とは、ある与えられた材料において電子をフェルミ準位から真空まで移動するのに要するエネルギーと定義する。また、本明細書中、単に「金属」と表現する場合、単体金属に限らず、合金等の複数の種類の金属原子で構成される物質も含めた概念とする。
【００３１】
（第１の実施の形態）
本発明の第１の実施の形態の製造方法は、半導体基板にｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、この半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と半導体基板を反応させて、ソース／ドレイン電極となる金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に第２の金属を偏析させて界面層を形成する工程を有している。そして、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層の膜厚以下となる条件で注入する。そして、界面層の電子に対するショットキー障壁高さを、金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくするように条件を設定する。この条件の設定は、具体的には例えば、材料の選択、熱処理条件の選択等によって行われる。
【００３２】
本実施の形態の製造方法では、後述するように、イオン注入により、第２の金属拡散前に、第１の金属を含む金属半導体化合物層の粒径を小さくする。これにより、ソース／ドレイン電極のバルクには、抵抗が低い金属半導体化合物を有し、ソース／ドレイン電極と半導体基板との界面に、電子に対するショットキー障壁の低い金属または金属化合物からなる界面層を形成することが可能となる。したがって、バルクの抵抗および接触抵抗の両方を低減できるソース／ドレイン電極の実現が可能となる。
【００３３】
なお、ここで界面層や金属半導体化合物の電子に対するショットキー障壁高さは、界面層や金属半導体化合物の材料と、相手方の半導体の材料が特定されると決まる物性値である。例えば、シリコンに対する金属シリサイドのショットキー障壁高さは、“Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  Ｍｅｔａｌ  Ｓｉｌｉｃｅｉｄｅｓ”，ｅｄｉｔｅｄ  ｂｙ  Ｋａｒｅｎ  Ｍａｅｘ  ａｎｄ  Ｍａｒｃ  ｖａｎ  Ｒｏｓｓｕｍ，ＩＮＳＰＥＣ  Ｐｕｂｌｉｃａｔｉｏｎ（１９９５）に記載されている。一般的には、仕事関数の小さな物質の方が、電子に対するショットキー障壁が小さくなる。
【００３４】
図１は、本実施の形態の半導体装置の製造方法で製造される半導体装置の断面図である。そして、図２〜図９は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。本実施の形態の半導体装置の製造方法は、２種類の金属間において、熱処理を加えることにより、一方の金属が、他方の金属の粒界を拡散し、他方の金属表面に偏析する現象を、一方が金属ではなくシリサイドである場合に応用していることをひとつの特徴とする。
【００３５】
まず、図２に示すように、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のシリコン基板２００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１５０を形成する。
次に、図３に示すように、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）にして１〜２ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００３６】
次に、図４に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。次に、図５に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。
【００３７】
次に、図６に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板２００を反応させシリサイド化し、ソース・ドレイン電極となるＮｉＳｉ層１１０ａを形成する。このとき、ＮｉＳｉ層１１０ａは、例えば、約２０ｎｍの厚さで形成される。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ層１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【００３８】
次に、図７に示すように、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入によりＮｉＳｉ層１１０ａ、１１０ｂに導入する。ここで、Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、ＮｉＳｉ層１１０ａの膜厚以下となる条件で注入する。例えば、ＮｉＳｉの膜厚が２０ｎｍの場合、Ｇｅが６０ｋｅＶ以下の加速電圧で注入する。次に、図８に示すように、例えば、Ｙ（イットリウム）１６２を膜厚にして１０ｎｍ程度スパッタで形成する。
【００３９】
次に、図９に示すように、３００〜４５０℃程度のアニール（第２の熱処理）により、Ｙ膜１６２から、Ｙをソース／ドレイン電極となるＮｉＳｉ層１１０ａの粒界を通して拡散させ、Ｙを偏析させることで界面層１２０ａを、シリコン基板２００とＮｉＳｉ層１１０ａの界面に形成する。また、Ｙが、ＮｉＳｉ層１１０ａの粒界中に存在するようにする。そして、同時に、Ｙをゲート電極となるＮｉＳｉ層１１０ｂの粒界を通して拡散させ、Ｙからなる界面層１２０ｂを、ゲート絶縁膜１０１とＮｉＳｉ層１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
【００４０】
なお、ここで界面層であるＹ層の電子に対するショットキー障壁高さは、ＮｉＳｉ層の電子に対するショットキー障壁高さよりも低くなる。
【００４１】
次に、薬液で表面にあるＹの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ層１１０ａ、１１０ｂの粒界にも存在するＹ層１２０ａ、１２０ｂは、ＮｉＳｉ層１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。以上のようにして、図１に示す構造の半導体装置が形成される。
【００４２】
発明者らは、本実施の形態の基本となる技術を提案している（特願２００６−２３１５３２）。この技術は、本実施の形態と異なりＮｉＳｉ層などの金属半導体化合物層へのイオン注入は伴わず、ＮｉＳｉ層を形成後、ＮｉＳｉ層上に希土類金属等の金属を堆積し、熱処理を施すことで、この金属をＮｉＳｉ層の粒界に拡散させて界面層を形成する技術である。この技術により、ＮｉＳｉ層とシリコンの界面に希土類金属等の、電子に対するショットキー障壁の低い界面層を有する電極構造が形成でき、バルクＮｉＳｉ層の性質を保ったままショットキー障壁のみを変調することが可能である。
【００４３】
図１０は、本実施の形態の半導体装置の製造方法の効果を示す図である。横軸は、ＮｉＳｉ層へ注入した注入イオン種である。縦軸は、上記方法で作成したソース／ドレイン電極の正孔に対するショットキー障壁高さの測定値を示す。第２の熱処理を４００℃と４５０℃とし、４５０℃に関しては、６０分および９０分のそれぞれの場合について測定をおこなっている。図から明らかなように、ＮｉＳｉ層にイオン注入を行わない場合に比べ、Ｇｅのイオン注入を行うことで、正孔に対するショットキー障壁高さが高くなる。すなわち、電子に対するショットキー障壁高さが低くなっていることがわかる。
【００４４】
図１１は、ＮｉＳｉ層にイオン注入を行わない場合のプロセスで界面層を形成した場合の界面層Ｙ濃度と、ショットキー障壁高さ変調量（ΔφＢ）を示す図である。界面層Ｙ濃度が上がるにつれて、変調量が大きくなることが分かる。
【００４５】
図１２は、ＮｉＳｉ層にイオン注入を行わない場合の、上記第２の熱処理に相当する熱処理時間とショットキー障壁高さ変調量との関係を示す図である。図から明らかなように、熱処理時間とともに、変調量は大きくなるが、時間と共に飽和する傾向が見える。これは、ＮｉＳｉ層の粒の密度、すなわち、粒界の密度により、第２の金属の界面への偏析量が決定されるため、粒界の密度が小さいと、界面への偏析量が制限されることによると考えられる。
【００４６】
図１３はソース／ドレイン電極の断面ＴＥＭ写真である。図１３（ａ）が本実施の形態、図１３（ｂ）がイオン注入を行わない場合の断面である。図から明らかように、本実施の形態の場合は、図中Ｇａで示されるような、粒径が１００ｎｍ以下のＮｉＳｉ結晶粒で大部分が占められている。これ対し、イオン注入を行わない場合は、図中Ｇｂで示されるような、粒径が１００ｎｍより大きいＮｉＳｉ結晶粒の断面中を占有する面積が増大している。なお、図１３のＴＥＭ写真は、Ｘｅを、１５ＫｅＶ、１×１０１５ｃｍ−２の条件で、膜厚２０ｎｍのＮｉＳｉ層にイオン注入した場合の断面を示す。
【００４７】
図１４は、本実施の形態の半導体装置の製造方法の作用を説明する概念断面図である。図１４（ａ）がイオン注入を伴う本実施の形態の場合、図１４（ｂ）がイオン注入を伴わない場合である。図１４（ａ）に示すように、本実施の形態の場合には、ＮｉＳｉ層形成後にＳｉの原子量以上の質量を有するイオンをイオン注入することにより、ＮｉＳｉ粒界の密度が増加する。したがって、第２の金属であるＹがＮｉＳｉ層中を拡散する際の経路の密度も大きくなり、結果的にＳｉとＮｉＳｉ層の界面に偏析するＹの量が多くなる。よって、界面層におけるショットキー障壁高さの変調量が大きくなり、ソース／ドレイン電極の接触抵抗の一層の低減が可能になる。
【００４８】
これに対し、図１４（ｂ）に示すように、イオン注入を伴わない場合は、イオン注入を行う場合に比較して、ＮｉＳｉ粒界の密度が小さい。したがって、ＳｉとＮｉＳｉ層の界面に偏析するＹの量が本実施の形態に比較して小さくなる。このため、界面抵抗の低減効果が少なくなると考えられる。
【００４９】
希土類金属を第２の金属として用いる場合、イオン注入なしでは、界面への第２の金属の偏析量は１×１０２０ｃｍ−３に満たないが、本実施の形態のようにイオン注入を行うことによって、偏析量を１×１０２０ｃｍ−３以上に増加させることが可能となる。
【００５０】
以上のように、本実施の形態の半導体装置の製造方法によれば、ソース／ドレイン電極のバルクの材料を、電極自身の抵抗低減や耐熱性の観点から選定し、かつ、この材料よりも電子に対するショットキー障壁の低い材料を界面層とする電極構造を形成することが可能となる。また、第２の金属が拡散する金属半導体化合物層の粒径ばらつきの低減により、ソース／ドレイン電極の接触抵抗の素子間ばらつきも低減できる。よって、高性能なｎ型ＭＩＳＦＥＴを有する半導体装置の製造が可能となる。
【００５１】
なお、上の例では、第１の金属としてＮｉを用い、金属化合物としてＮｉＳｉを形成する場合について説明した。先に述べたように、材料自身の抵抗低減の観点からはＮｉＳｉを適用することが望ましいが、さらに、第１の金属としてＰｔを含有するＮｉを用いることがより望ましい。Ｐｔを含有させることにより、耐熱性が向上し電極中のＮｉが基板中に拡散することを効果的に抑制でき、ジャンクションリークの低減が実現できるからである。また、第１の金属としては、他にも、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ等、金属半導体化合物を形成するその他の金属あるいはこれらの組みあわせを適用するものであっても構わない。
【００５２】
また、ＮｉＳｉ層に注入するイオンとして、Ｇｅを例に説明したが、Ｓｉの原子量以上の質量を有するイオンであれが、質量として十分大きく、ＮｉＳｉ等の金属化合物半導体の粒界密度を大きくする効果が期待できる。したがって、例えば、Ｓｉ、Ａｒ、Ｋｒ、Ｘｅなどの元素のイオンであっても構わない。ここで、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｘｅのように半導体基板中でドーパントとならない元素を適用すると、ソース／ドレイン電極の周りにｐ型あるいはｎ型の不純物層が形成されることがなく、これらの不純物層によるＭＩＳＦＥＴ特性の劣化、例えば、ショートチャネル効果の増大等を防止することができる。また、特に、半導体基板としてＳｉを用いる場合には、基板に対する注入イオンの影響を最小限にする観点からは、Ｓｉを用いることが望ましい。また、Ａｒ、Ｋｒ、Ｘｅ等の希ガス元素は、半導体基板と反応せず、注入後拡散により基板中からなくなるため、ＭＩＳＦＥＴの特性への悪影響が生じないため好ましい。
【００５３】
一方、ドーパントとなる元素、例えば、ＢＦ２、Ｐ、Ａｓ、Ｓｂ、Ａｌ、Ｇａ、Ｉｎ等のイオンを適用することも可能である。特に、Ｐ、Ａｓ、Ｓｂなどｎ型不純物を適用すると、ソース／ドレイン電極の周りに回りにｎ型不純物層が形成され、この不純物の鏡像効果により一層のショットキー障壁高さの低減が期待できる。
【００５４】
なお、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層の膜厚以下となる条件で注入することが、金属半導体化合物層を細粒化し、粒界の密度を一層増加させる観点から望ましい。しかしながら、必ずしもこの条件を満たさなくとも、金属半導体化合物層の細粒化は可能である。
【００５５】
また、本実施の形態の半導体装置の製造方法において、半導体が、Ｓｉであり、第１の金属がＮｉであり、第２の金属が希土類金属であり、金属半導体化合物層の膜厚が２０ｎｍ以下であり、イオン注入する際においてＧｅが６０ｋｅＶ以下の加速電圧で注入されることが望ましい。この製造方法により、界面抵抗が低減され、ショートチャネル効果の抑制されたｎ型ＭＩＳＦＥＴを有する半導体装置を効果的に実現することが可能だからである。
【００５６】
また、本実施の形態の半導体装置の製造方法において、半導体が、Ｓｉであり、第１の金属がＮｉであり、第２の金属が希土類金属であり、金属半導体化合物の膜厚が２０ｎｍ以下であり、イオン注入する際においてＸｅが９０ｋｅＶ以下の加速電圧で注入されることが望ましい。この製造方法によっても、界面抵抗が低減され、ショートチャネル効果の抑制されたｎ型ＭＩＳＦＥＴを有する半導体装置を効果的に実現することが可能だからである。
【００５７】
また、ここでは第２の金属として、Ｙを用いる場合を例に説明したが、界面層の電子に対するショットキー障壁高さが、ソース／ドレイン電極を形成する金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくなるのであれば、その他の金属を用いることが可能である。そして、接触抵抗を十分小さくするためには、電子に対するショットキー障壁高さが０．５ｅＶ以下となるように界面層を形成することが望ましい。例えば、本実施の形態のように、ｎ型ＭＩＳＦＥＴを有する半導体装置を製造する場合であれば、仕事関数が約３．１ｅＶであるＹのように、仕事関数がシリコンのミッドギャップよりも小さい金属、例えば、Ｅｒ（エルビウム：約３．５ｅＶ）、Ｓｒ（ストロンチウム：約２．５９ｅＶ、Ｌａ（ランタン：約３．５ｅＶ）、Ｈｆ（ハフニウム：約３．９ｅＶ）、Ｙｂ（イッテルビウム：約２．９ｅＶ）等の希土類金属を適用することが電子に対するショットキー障壁高さを低くする上で好適である。また、Ａｌ（アルミニウム：約４．２８ｅＶ）、Ｉｎ（インジウム：約４．１２ｅＶ）等を適用することも考えられる。
【００５８】
また、ここでは界面層を金属Ｙで構成されるとしたが、界面層の方が、金属半導体化合物層の電子に対するショットキー障壁高さが小さくなるのであれば、例えば、ＹＳｉ１．７（イットリウムシリサイド）のような金属半導体化合物で構成されるように製造条件を設定しても構わない。具体的には、第２の熱処理温度の設定等で制御が可能になる。
【００５９】
なお、本実施の形態の製造方法によれば、図１に示すような半導体装置の製造が可能となる。図１（ａ）が半導体装置の断面、図１（ｂ）がソース／ドレイン領域の拡大断面である。この半導体装置は、半導体基板中に形成されたチャネル領域と、チャネル領域表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成されたソース／ドレイン電極を備えるｎ型ＭＩＳＦＥＴを有している。そして、ソース／ドレイン電極が第１の金属を含む金属半導体化合物層で形成され、半導体基板と金属半導体化合物との界面に、第２の金属を含有する界面層が形成されている。そして、金属半導体化合物の任意の１μｍ×１μｍ断面において、３／４以上の面積領域が粒径１００ｎｍ以下の結晶粒で占有されている。さらに、界面層の電子に対するショットキー障壁高さが、金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくなっている。
【００６０】
図１の例では、ｐ型のシリコン基板２００にチャネル領域１０６が形成されている。そして、例えば、シリコン酸化膜からなるゲート絶縁膜１０１を介して、ゲート電極が形成されている。このゲート電極は第１の金属ＮｉのシリサイドであるＮｉＳｉ層１１０ｂで形成されるＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造となっている。ゲート電極の両側面には、例えば、シリコン窒化膜からなるゲート側壁絶縁膜１０４が形成されている。そして、チャネル領域の両側には、第１の金属ＮｉのシリサイドであるＮｉＳｉ層１１０ａで形成されるソース・ドレイン電極が設けられている。
【００６１】
さらに、シリコン基板２００と、ＮｉＳｉ層１１０ａで形成されるソース／ドレイン電極との界面に、第２の金属Ｙから形成される界面層１２０ａを有している。そして、本実施の形態の半導体装置は、図１（ｂ）に示すように、ＮｉＳｉ層１１０ａで形成されるソース／ドレイン電極中にも第２の金属Ｙ１２０ａが存在している。ソース・ドレイン電極中に存在するＹは、具体的には、ソース／ドレイン電極を形成するＮｉＳｉ層１１０ａの粒界に存在している。
【００６２】
ここで、第２の金属であるＹの界面層の電子に対するショットキー障壁高さは、ＮｉＳｉ層１１０ａの電子に対するショットキー障壁高さよりも低い。また、本実施の形態の半導体装置は、ゲート絶縁膜１０１とＮｉＳｉ層１１０ｂで形成されるゲート電極とゲート絶縁膜１０１の界面にも、Ｙで形成された界面層１２０ｂを有している。
【００６３】
このようなｎ型電界効果トランジスタを含む半導体装置は、ソース／ドレイン電極を形成するＮｉＳｉ層よりも電子に対するショットキー障壁の低いＹの界面層を有することにより、ソース／ドレイン電極の接触抵抗を低減することが可能になる。
【００６４】
また、界面層とは独立に、比抵抗が小さいＮｉＳｉ層を電極として使用しており、電極自身の抵抗も低く抑制することができる。さらに、本実施の形態においては、ＮｉＳｉよりも電子に対するショットキー障壁の小さいＹが、ソース／ドレイン電極を形成するＮｉＳｉ層の粒界にも存在している。したがって、粒界での界面抵抗が低下することによりソース／ドレイン電極自身の抵抗も更に低下し、ｎ型電界効果トランジスタの寄生抵抗の一層の低減が図れる。加えて、ＮｉＳｉ層粒界にＹが存在することにより、界面（表面）エネルギーの関係でＮｉＳｉの凝集（アグロメレーション）が抑制される。したがって、熱ストレスによるシリサイド中の断線や、シリコン基板との界面が凹凸になることによるジャンクションリークの増大を抑えるという半導体装置の信頼性向上効果も期待できる。
【００６５】
本実施の形態においては、プロセス条件を最適化することにより、図１に示すように、ゲート電極をＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造とすることができる。そして、電子に対するショットキー障壁の小さいＹで形成される界面層がゲート絶縁膜とゲート電極のシリサイドとの界面に存在することにより、ｎ型電界効果トランジスタの閾値を低下させることが可能となり、高いトランジスタ駆動力を実現することが可能となる。また、ＦＵＳＩ構造をとることによっても、トランジスタ駆動時のゲート電極側の空乏化を高いゲート電圧まで抑制し、高いトランジスタ駆動力を実現することが可能となる。
【００６６】
さらに、本実施の形態の半導体装置は、ソース／ドレイン電極を形成する金属半導体化合物層の任意の１μｍ×１μｍ断面において、３／４以上の面積領域が粒径１００ｎｍ以下の結晶粒で占有されている。ソース／ドレイン電極部について、図１３に示すようなＴＥＭ像を撮影し、結晶粒それぞれについての最大粒径と占有面積を測定することで、この評価は可能である。なお、ＴＥＭ像の撮影は、半導体基板表面に垂直な面であっても、水平な面であっても構わない。このように、粒径が１００ｎｍ以下の結晶で大部分の領域が形成されていることにより、キャリアである電子の粒界移動が促進され、結果として、ソース／ドレイン電極の比抵抗の低減が実現されている。粒径１００ｎｍ以上の結晶粒が１／４より大きい面積領域を占めるようになると、実効的な比抵抗の低減効果が得られない。
【００６７】
以上のように、本実施の形態によって、ソース／ドレイン電極の接触抵抗および電極自身の抵抗という寄生抵抗の低減に加え、低閾値化およびゲート空乏化の抑制によって高性能化し、さらに信頼性も向上したｎ型電界効果トランジスタを含む半導体装置を提供することが可能となる。
【００６８】
なお、ソース／ドレイン電極およびゲート電極のバルクのシリサイド材料は、上記のように、ＮｉＳｉに限られることはないが、比抵抗が約１５μΩｃｍであるＮｉＳｉのように、シリサイドの中では比較的比抵抗の低いシリサイド、例えば、ＣｏＳｉ２（コバルトシリサイド：約２０μΩｃｍ）、ＴｉＳｉ２（チタンシリサイド：約１５μΩｃｍ）、ＥｒＳｉ１．７（エルビウムシリサイド：約３０μΩｃｍ）、ＰｔＳｉ（プラチナシリサイド：約３０μΩｃｍ）、ＹＳｉ（イットリウムシリサイド：約３０μΩｃｍ）、ＹｂＳｉ（イッテルビウムシリサイド：約３０μΩｃｍ）等を適用することが、電極自身の抵抗低減の観点から望ましい。
【００６９】
また、界面層を形成する金属は、製造方法においても記載したように、上記のように、Ｙに限られることはない。仕事関数が約３．１ｅＶであるＹのように、仕事関数がシリコンのミッドギャップよりも小さい金属、例えば、Ｅｒ（エルビウム：約３．５ｅＶ）、Ｓｒ（ストロンチウム：約２．５９ｅＶ、Ｌａ（ランタン：約３．５ｅＶ）、Ｈｆ（ハフニウム：約３．９ｅＶ）、Ｙｂ（イッテルビウム：約２．９ｅＶ）、Ａｌ（アルミニウム：約４．２８ｅＶ）、Ｉｎ（インジウム：約４．１２ｅＶ）等を適用することが電子に対するショットキー障壁を低下させ、接触抵抗を低減させる観点から望ましい。また、界面層は金属単体であっても、金属半導体化合物であっても構わない。熱的な安定性の観点からは、金属半導体化合物とすることも有効である。
【００７０】
また、電子に対するショットキー障壁を十分低くする観点から、界面層の第２の金属の濃度は１×１０２０ｃｍ−３以上であることが望ましい。
【００７１】
また、ゲート絶縁膜１０１は、必ずしもシリコン酸化膜に限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）を適用することも可能である。具体的には、例えば、Ｌａ２Ｏ５、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＰｒＯ３、ＬａＡｌＯ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等を適用することが可能である。あるいは、シリコン酸化膜や高誘電率絶縁膜に窒素やフッ素を添加した絶縁膜を適用することも可能である。また、これらの化合物の組成比を変化させただけの絶縁膜や、複数の絶縁膜を組み合わせた複合膜を適用することも可能である。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを添加した絶縁膜を適用することも可能である。
【００７２】
図１５は本実施の形態の半導体装置の第１の変形例の半導体装置の断面図である。この変形例においては、ソース／ドレイン電極の半導体基板側にｎ型拡散層１０９を有している。このように、ｎ型拡散層を有することにより、実施の形態の効果に加え、ソース／ドレイン電極の電子に対するショットキー障壁高さが低くなり、ソース／ドレイン電極の界面抵抗が一層低減されるという効果が得られる。
【００７３】
図１６は本実施の形態の半導体装置の第２の変形例の半導体装置の断面図である。この変形例においては、ソース／ドレイン電極の半導体基板側にｎ型の高濃度偏析層１１１を有している。このように、ｎ型の高濃度偏析層１１１を有することにより、実施の形態の効果に加え、ソース／ドレイン電極の電子に対するショットキー障壁高さが一層低くなり、かつ、偏析層が浅いため拡散層の存在によるショートチャネル効果を抑制することも可能となるという効果が得られる。
【００７４】
図１７は本実施の形態の半導体装置の第３の変形例の半導体装置の断面図である。この変形例においては、ソース／ドレイン電極部の半導体基板がＳｉＣ４１０で形成され、チャネル領域１０６のＳｉをＳｉＣで挟み込む構造となっている。このように、チャネル領域１０６のＳｉをＳｉＣで挟み込むことにより、実施の形態の効果に加え、チャネル領域１０６に引っ張り応力が与えられ、チャネルにおける電子の移動度が向上するという効果が得られる。
【００７５】
また、図１ではゲート電極はＦＵＳＩ構造となっているが、必ずしも、ＦＵＳＩ構造でなくとも、例えば、ポリシリコンと金属シリサイドとの積層構造であっても構わない。あるいは、ゲート電極全体が金属で形成されるメタルゲート構造であっても構わない。この場合、金属材料としては、例えば、Ｔｉ、Ｔａ、Ｗの単体金属、あるいは、これらの金属の窒化物、炭化物等が適用可能である。
【００７６】
（第２の実施の形態）
本発明の第２の実施の形態の製造方法は、半導体基板にｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、この半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により前記第１の金属と前記半導体基板を反応させて、ソース／ドレイン電極となる金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に第２の金属を偏析させて界面層を形成する工程を有している。そして、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、前記金属半導体化合物層の膜厚以下となる条件で注入する。そして、界面層の正孔に対するショットキー障壁高さを、金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくするように条件を設定する。
【００７７】
本実施の形態の製造方法は、ｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法に対する第１の実施の形態を、ｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法に応用する実施の形態である。イオン注入により、第２の金属拡散前に、第１の金属を含む金属半導体化合物層の粒径を小さくすることにより、バルクの抵抗および接触抵抗の両方を低減できるソース／ドレイン電極の実現が可能となる点は、第１の実施の形態と同様である。
【００７８】
なお、ここで界面層や金属半導体化合物の正孔に対するショットキー障壁高さは、界面層や金属半導体化合物の材料と、相手方の半導体の材料が特定されると決まる物性値である点は、電子に対するショットキー障壁高さの場合と同様である。一般的には仕事関数の大きな物質ほど、正孔に対するショットキー障壁は低くなる。
【００７９】
図１８は、本実施の形態の半導体装置の製造方法で製造される半導体装置の断面図である。そして、図１９〜図２６は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。
【００８０】
まず、図１９に示すように、Ｐ（リン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｎ型のシリコン基板１００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１５０を形成する。
次に、図２０に示すように、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）にして１〜２ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００８１】
次に、図２１に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。次に、図２２に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。
【００８２】
次に、図２３に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板１００を反応させシリサイド化し、ソース・ドレイン電極となるＮｉＳｉ層１１０ａを形成する。このとき、ＮｉＳｉ層１１０ａは、例えば、約２０ｎｍの厚さで形成される。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ層１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【００８３】
次に、図２４に示すように、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入によりシリコン基板１００に導入する。Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、ＮｉＳｉ層１１０ａの膜厚以下となる条件で注入する。例えば、ＮｉＳｉの膜厚が２０ｎｍの場合、Ｇｅが６０ｋｅＶ以下の加速電圧で注入する。次に、図２５に示すように、例えば、Ｐｔ１６４を膜厚にして１０ｎｍ程度スパッタで形成する。
【００８４】
次に、図２６に示すように、３００〜４５０℃程度のアニール（第２の熱処理）により、Ｐｔ膜１６４から、Ｙをソース／ドレイン電極となるＮｉＳｉ層１１０ａの粒界を通して拡散させ、Ｐｔを偏析させることで界面層１２４ａを、シリコン基板２００とＮｉＳｉ層１１０ａの界面に形成する。また、Ｐｔが、ＮｉＳｉ層１１０ａの粒界中に存在するようにする。そして、同時に、Ｐｔをゲート電極となるＮｉＳｉ層１１０ｂの粒界を通して拡散させ、Ｐｔからなる界面層１２４ｂを、ゲート絶縁膜１０１とＮｉＳｉ層１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
【００８５】
なお、ここで界面層であるＰｔ層の正孔に対するショットキー障壁高さは、ＮｉＳｉ層の正孔に対するショットキー障壁高さよりも低くなる。
【００８６】
次に、薬液で表面にあるＰｔの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ層１１０ａ、１１０ｂの粒界にも存在するＰｔ層１２４ａ、１２４ｂは、ＮｉＳｉ層１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。以上のようにして、図１８に示す構造の半導体装置が形成される。
【００８７】
本実施の形態の場合によれば、第１の実施の形態と同様、ＮｉＳｉ層形成後にＳｉの原子量以上の質量を有するイオンをイオン注入することにより、ＮｉＳｉ粒界の密度が増加する。したがって、第２の金属であるＰｔがＮｉＳｉ層中を拡散する際の経路の密度も大きくなり、結果的にＳｉとＮｉＳｉ層の界面に偏析するＰｔの量が多くなる。したがって、界面層によるショットキー障壁高さの変調量が大きくなり、ソース／ドレイン電極の接触抵抗の一層の低減が可能になる。
【００８８】
以上のように、本実施の形態の半導体装置の製造方法によれば、ソース／ドレイン電極のバルクの材料を、電極自身の抵抗低減や耐熱性の観点から選定し、かつ、この材料よりも正孔に対するショットキー障壁の低い材料を界面層とする電極構造を形成することが可能となる。よって、高性能なｐ型ＭＩＳＦＥＴを有する半導体装置の製造が可能となる。
【００８９】
なお、上の例では、第１の金属としてＮｉを用い、金属化合物としてＮｉＳｉを形成する場合について説明したが、その他の金属を適用することが可能である点は、第１の実施の形態と同様である。
【００９０】
また、ＮｉＳｉ層に注入するイオンとして、Ｇｅを例に説明したが、Ｓｉの原子量以上の質量を有するイオンであれが、ＮｉＳｉ等の金属化合物半導体の粒界密度を大きくする効果が期待できる点については、第１の実施の形態と同様である。ここで、本実施の形態の場合には、特に、ＢＦ２、Ａｌ、Ｇａ、Ｉｎなどｐ型不純物を適用すると、ソース／ドレイン電極の周りに回りにｐ型不純物層が形成される。このため、この不純物の鏡像効果により一層のショットキー障壁高さの低減が期待できるという利点がある。
【００９１】
なお、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層の膜厚以下となる条件で注入することが、金属半導体化合物層を細粒化し、粒界の密度を一層増加させる観点から望ましいが、必ずしもこの条件を満たさなくともよいという点については、第１の実施の形態の場合と同様である。
【００９２】
また、ここでは第２の金属として、Ｐｔを用いる場合を例に説明したが、界面層の正孔に対するショットキー障壁高さが、ソース／ドレイン電極を形成する金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくなるのであれば、その他の金属を用いることが可能である。そして、接触抵抗を十分小さくするためには、正孔に対するショットキー障壁高さが０．５ｅＶ以下となるような界面層を形成することが望ましい。例えば、本実施の形態のように、ｐ型ＭＩＳＦＥＴを有する半導体装置を製造する場合であれば、仕事関数が約５．６５ｅＶであるＰｔのように、仕事関数がシリコンのミッドギャップよりも大きい金属、例えば、Ｐｄ（パラジウム：約５．１ｅＶ）、Ａｕ（金：約５．１ｅＶ）、Ｉｒ（イリジウム：約５．２７ｅＶ）等を適用することが考えられる。
【００９３】
また、ここでは界面層を金属Ｐｔで構成されるとしたが、界面層の方が、金属半導体化合物層の正孔に対するショットキー障壁高さが小さくなるのであれば、例えば、ＰｔＳｉ（プラチナシリサイド）のような金属半導体化合物で構成されるように製造条件を設定しても構わない。具体的には、第２の熱処理温度の設定等で制御が可能になる。
【００９４】
なお、本実施の形態の製造方法によれば、図１８に示すような半導体装置の製造が可能となる。図１８（ａ）が半導体装置の断面、図１８（ｂ）がソース／ドレイン領域の拡大断面である。この半導体装置は、半導体基板中に形成されたチャネル領域と、チャネル領域表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成されたソース／ドレイン電極を備えるｐ型ＭＩＳＦＥＴを有している。そして、ソース／ドレイン電極が第１の金属を含む金属半導体化合物層で形成され、半導体基板と金属半導体化合物との界面に、第２の金属を含有する界面層が形成されている。そして、金属半導体化合物の任意の１μｍ×１μｍ断面において、３／４以上の面積領域が粒径１００ｎｍ以下の結晶粒で占有されている。さらに、界面層の正孔に対するショットキー障壁高さが、金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくなっている。
【００９５】
図１８の例では、ｎ型のシリコン基板１００にチャネル領域１９６が形成されている。そして、例えば、シリコン酸化膜からなるゲート絶縁膜１０１を介して、ゲート電極が形成されている。このゲート電極は第１の金属ＮｉのシリサイドであるＮｉＳｉ層１１０ｂで形成されるＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造となっている。ゲート電極の両側面には、例えば、シリコン窒化膜からなるゲート側壁絶縁膜１０４が形成されている。そして、チャネル領域の両側には、第１の金属ＮｉのシリサイドであるＮｉＳｉ層１１０ａで形成されるソース／ドレイン電極が設けられている。
【００９６】
さらに、シリコン基板１００と、ＮｉＳｉ層１１０ａで形成されるソース／ドレイン電極との界面に、第２の金属Ｐｔから形成される界面層１２４ａを有している。そして、本実施の形態の半導体装置は、図１８（ｂ）に示すように、ＮｉＳｉ層１１０ａで形成されるソース／ドレイン電極中にも第２の金属Ｐｔ１２４ａが存在している。ソース／ドレイン電極中に存在するＰｔは、具体的には、ソース／ドレイン電極を形成するＮｉＳｉ層１１０ａの粒界に存在している。
【００９７】
ここで、第２の金属であるＰｔの界面層の正孔に対するショットキー障壁高さは、ＮｉＳｉ層１１０ａの正孔に対するショットキー障壁高さよりも低い。また、本実施の形態の半導体装置は、ゲート絶縁膜１０１とＮｉＳｉ層１１０ｂで形成されるゲート電極とゲート絶縁膜１０１の界面にも、Ｐｔで形成された界面層１２４ｂを有している。
【００９８】
このようなｎ型電界効果トランジスタを含む半導体装置は、ソース／ドレイン電極を形成するＮｉＳｉ層よりも正孔に対するショットキー障壁の低いＰｔの界面層を有することにより、ソース／ドレイン電極の接触抵抗を低減することが可能になる。
【００９９】
また、界面層とは独立に、比抵抗が小さいＮｉＳｉ層を電極として使用しており、電極自身の抵抗も低く抑制することができる。さらに、本実施の形態においては、ＮｉＳｉよりも正孔に対するショットキー障壁が小さいＰｔが、ソース・ドレイン電極を形成するＮｉＳｉ層の粒界にも存在している。したがって、粒界での界面抵抗が低下することによりソース／ドレイン電極自身の抵抗も更に低下し、ｐ型電界効果トランジスタの寄生抵抗の一層の低減が図れる。加えて、ＮｉＳｉ層粒界にＰｔが存在することにより、界面（表面）エネルギーの関係でＮｉＳｉの凝集（アグロメレーション）が抑制される。したがって、熱ストレスによるシリサイド中の断線や、シリコン基板との界面が凹凸になることによるジャンクションリークの増大を抑えるという半導体装置の信頼性向上効果も期待できる。
【０１００】
そして、正孔に対するショットキー障壁が小さいＰｔで形成される界面層がゲート絶縁膜とゲート電極のシリサイドとの界面に存在することにより、ｐ型電界効果トランジスタの閾値を低下させることが可能となり、高いトランジスタ駆動力を実現することが可能となる。また、ＦＵＳＩ構造をとることによって、トランジスタ駆動時のゲート電極側の空乏化を高いゲート電圧まで抑制し、高いトランジスタ駆動力を実現することが可能となる。
【０１０１】
さらに、本実施の形態の半導体装置は、第１の実施の形態同様、ソース／ドレイン電極を形成する金属半導体化合物層の任意１μｍ×１μｍ断面において、３／４以上の面積領域が粒径１００ｎｍ以下の結晶粒で占有されている。したがって、キャリアである正孔の粒界移動が促進され、結果として、ソース／ドレイン電極の比抵抗の低減が実現されている。
【０１０２】
以上のように、本実施の形態によって、ソース・ドレイン電極の接触抵抗および電極自身の抵抗という寄生抵抗の低減に加え、低閾値化およびゲート空乏化の抑制によって高性能化し、さらに信頼性も向上したｐ型電界効果トランジスタを含む半導体装置を提供することが可能となる。
【０１０３】
なお、ソース／ドレイン電極およびゲート電極のバルクのシリサイド材料の選択については第１の実施の形態と同様である。また、界面層を形成する金属は、製造方法においても記載したように、上記のように、Ｐｔに限られることはない。そして、界面層は金属単体であっても、金属半導体化合物であっても構わない。熱的な安定性の観点からは、金属半導体化合物とすることも有効である。また、ゲート絶縁膜１０１の選択については第１の実施の形態と同様であるため、記載を省略する。
【０１０４】
また、正孔に対するショットキー障壁を十分低くする観点から、界面層の第２の金属の濃度は１×１０２０ｃｍ−３以上であることが望ましい。
【０１０５】
図２７は本実施の形態の半導体装置の第１の変形例の半導体装置の断面図である。この変形例においては、ソース／ドレイン電極の半導体基板側にｐ型拡散層１９９を有している。このように、ｐ型拡散層を有することにより、実施の形態の効果に加え、ソース／ドレイン電極の電子に対するショットキー障壁高さが低くなり、ソース／ドレイン電極の界面抵抗が一層低減されるという効果が得られる。
【０１０６】
図２８は本実施の形態の半導体装置の第２の変形例の半導体装置の断面図である。この変形例においては、ソース／ドレイン電極の半導体基板側にｐ型の高濃度偏析層２１１を有している。このように、ｐ型の高濃度偏析層２１１を有することにより、実施の形態の効果に加え、ソース／ドレイン電極の正孔に対するショットキー障壁高さが一層低くなり、かつ、偏析層が浅いため拡散層の存在によるショートチャネル効果を抑制することも可能となるという効果が得られる。
【０１０７】
図２９は本実施の形態の半導体装置の第３の変形例の半導体装置の断面図である。この変形例においては、ソース／ドレイン電極部の半導体基板がＳｉＧｅ３１０で形成され、チャネル領域１９６のＳｉをＳｉＧｅで挟み込む構造となっている。このように、チャネル領域１９６のＳｉをＳｉＧｅで挟み込むことにより、実施の形態の効果に加え、チャネル領域１９６に圧縮応力が与えられてチャネルにおける正孔の移動度が向上するという効果が得られる。
【０１０８】
また、図１８ではゲート電極はＦＵＳＩ構造となっているが、必ずしも、ＦＵＳＩ構造に限らず、例えば、ポリシリコンと金属シリサイドとの積層構造であっても、メタルゲート構造であっても構わないことは、第１の実施の形態と同様である。
【０１０９】
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置の製造方法は、半導体基板にｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と半導体基板を反応させて、ソース／ドレイン電極となる金属半導体化合物層を形成する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に第２の金属を偏析させて界面層を形成する工程を有している。そして、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層を形成する工程において反応に寄与する半導体基板の厚さ以下となる条件で注入する。そして、界面層の電子に対するショットキー障壁高さが、金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくなるよう条件を設定する。
【０１１０】
本実施の形態は、第１の実施の形態が、金属半導体化合物形成後に、イオン注入する工程を有するのに対し、金属半導体化合物の形成前に、イオン注入する工程を有する点で異なっている。その他の点においては、第１の実施の形態と同様であるので、重複する記載を省略する。
【０１１１】
図１は、本実施の形態の半導体装置の製造方法で製造される半導体装置の断面図である。そして、図３０〜図３４は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。なお、本実施の形態の製造方法は、ゲート側壁絶縁膜を作る工程までは、図１〜図４に示す第１の実施の形態と同様の製造方法である。
【０１１２】
ゲート絶縁膜を形成した後に、図３０に示すように、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入によりシリコン基板２００に導入し、Ｇｅ不純物層４１１を形成する。Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、後にＮｉＳｉ層を形成する工程の際に、反応に寄与するシリコン基板２００の厚さ以下となる条件で注入する。例えば、後に形成されるＮｉＳｉ層の膜厚が２０ｎｍの場合、反応に寄与するＳｉ厚さは１８ｎｍとなる。そこで、Ｇｅを２０ｋｅＶ以下の加速電圧で注入する。このイオン注入条件で、ＧｅのＲｐが１８ｎｍ以下となる。また、後に形成されるＮｉＳｉ層の膜厚が２０ｎｍの場合で、Ｘｅをイオン注入する場合、Ｘｅを２５ｋｅＶ以下の加速電圧で注入する。このイオン注入条件で、ＸｅのＲｐが１８ｎｍ以下となる。
【０１１３】
次に図３１に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。次に、図３２に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板２００を反応させシリサイド化し、ソース／ドレイン電極となるＮｉＳｉ層１１０ａを形成する。このとき、ＮｉＳｉ層１１０ａは、例えば、約２０ｎｍの厚さで形成される。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ層１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【０１１４】
次に、図３３に示すように、例えば、Ｙ（イットリウム）１６２を膜厚にして１０ｎｍ程度スパッタで形成する。次に、図３４に示すように、３００〜４５０℃程度のアニール（第２の熱処理）により、Ｙ膜１６２から、Ｙをソース／ドレイン電極となるＮｉＳｉ１１０ａの粒界を通して拡散させ、Ｙを偏析させることで界面層１２０ａを、シリコン基板２００とＮｉＳｉ層１１０ａの界面に形成する。また、Ｙが、ＮｉＳｉ層１１０ａの粒界中に存在するようにする。そして、同時に、Ｙをゲート電極となるＮｉＳｉ層１１０ｂの粒界を通して拡散させ、Ｙからなる界面層１２０ｂを、ゲート絶縁膜１０１とＮｉＳｉ層１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
【０１１５】
なお、ここで界面層であるＹ層の電子に対するショットキー障壁高さは、ＮｉＳｉ層の電子に対するショットキー障壁高さよりも低くなる。
【０１１６】
次に、薬液で表面にあるＹの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ層１１０ａ、１１０ｂの粒界にも存在するＹ層１２０ａ、１２０ｂは、ＮｉＳｉ層１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。以上のようにして、図１に示す構造の半導体装置が形成される。
【０１１７】
図３５は、本実施の形態の半導体装置の製造方法の効果を示す図である。横軸は、ＮｉＳｉ層へ注入した注入イオン種である。縦軸は、上記方法で作成したソース／ドレイン電極の正孔に対するショットキー障壁高さの測定値を示す。第２の熱処理を４００℃と４５０℃とし、４５０℃に関しては、６０分および９０分のそれぞれの場合について測定をおこなっている。図から明らかなように、ＮｉＳｉ層にイオン注入を行わない場合に比べ、ＧｅまたはＸｅのイオン注入を行うことで、正孔に対するショットキー障壁高さが高くなる。すなわち、電子に対するショットキー障壁高さが低くなっていることがわかる。
【０１１８】
このように、ＮｉＳｉ層形成前のイオン注入により、ショットキー障壁高さが変調されるのは、以下の理由によると考えられる。すなわち、ＮｉＳｉ層形成前に半導体基板をアモルファス化あるいは多結晶化することによって、シリサイド化反応がアモルファスあるいは多結晶の各グレインで均一に進行し、大きな粒径の結晶が形成されにくくなる。このため、第１の実施の形態同様、第２の金属であるＹがＮｉＳｉ層中を拡散する際の経路の密度も大きくなり、結果的にＳｉとＮｉＳｉ層の界面に偏析するＹの量が多くなる。したがって、界面層によるショットキー障壁高さの変調量が大きくなり、ソース／ドレイン電極の接触抵抗の一層の低減が可能になる。
【０１１９】
なお、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層を形成する工程において反応に寄与する半導体基板の厚さ以下となる条件で注入することが、金属半導体化合物層の形成時に金属半導体化合物層を細粒化し、粒界の密度を一層増加させる観点から望ましい。しかしながら、必ずしもこの条件を満たさなくとも、金属半導体化合物層の細粒化は可能である。
【０１２０】
以上のように、本実施の形態の半導体装置の製造方法によれば、ソース／ドレイン電極のバルクの材料を、電極自身の抵抗低減や耐熱性の観点から選定し、かつ、この材料よりも電子に対するショットキー障壁の低い材料を界面層とする電極構造を形成することが可能となる。よって、高性能なｎ型ＭＩＳＦＥＴを有する半導体装置の製造が可能となる。
【０１２１】
なお、本実施の形態の製造方法は、図１６に示した、高濃度不純物偏析層を有するＭＩＳＦＥＴを形成する際に、適用すると効果的である。なぜなら、イオン注入する工程において、例えば、Ａｓをイオン注入すると、高濃度不純物偏析層を形成するためのイオン注入と、結晶の大粒径化抑制のためのイオン注入を兼ねることができ、簡易に高性能なｎ型ＭＩＳＦＥＴを形成することが可能となるからである。
【０１２２】
（第４の実施の形態）
本発明の第４の実施の形態の半導体装置の製造方法は、半導体基板にｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と前記半導体基板を反応させて、ソース／ドレイン電極となる金属半導体化合物層を形成する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に第２の金属を偏析させて界面層を形成する工程を有している。そして、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層を形成する工程において反応に寄与する半導体基板の厚さ以下となる条件で注入する。そして、界面層の正孔に対するショットキー障壁高さが、金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくなるよう条件を設定する。
【０１２３】
本実施の形態は、第２の実施の形態が、金属半導体化合物形成後に、イオン注入する工程を有するのに対し、金属半導体化合物の形成前に、イオン注入する工程を有する点で異なっている。その他の点においては、第２の実施の形態と同様であるので、重複する記載を省略する。
【０１２４】
図１８は、本実施の形態の半導体装置の製造方法で製造される半導体装置の断面図である。そして、図３６〜図４０は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。なお、本実施の形態の製造方法は、ゲート側壁絶縁膜を作る工程までは、図１９〜図２１に示す第２の実施の形態と同様の製造方法である。
【０１２５】
ゲート絶縁膜を形成した後に、図３６に示すように、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入によりシリコン基板１００に導入し、Ｇｅ不純物層４１１を形成する。Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、後にＮｉＳｉ層を形成する工程の際に、反応に寄与するシリコン基板１００の厚さ以下となる条件で注入する
【０１２６】
次に図３７に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。次に、図３８に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板２００を反応させシリサイド化し、ソース・ドレイン電極となるＮｉＳｉ層１１０ａを形成する。このとき、ＮｉＳｉ層１１０ａは、例えば、約２０ｎｍの厚さで形成される。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ層１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【０１２７】
次に、図３９に示すように、例えば、Ｐｔ１６４を膜厚にして１０ｎｍ程度スパッタで形成する。次に、図４０に示すように、３００〜４５０℃程度のアニール（第２の熱処理）により、Ｐｔ膜１６４から、Ｐｔをソース／ドレイン電極となるＮｉＳｉ１１０ａの粒界を通して拡散させ、Ｐｔを偏析させることで界面層１２４ａを、シリコン基板１００とＮｉＳｉ層１１０ａの界面に形成する。また、Ｐｔが、ＮｉＳｉ層１１０ａの粒界中に存在するようにする。そして、同時に、Ｐｔをゲート電極となるＮｉＳｉ層１１０ｂの粒界を通して拡散させ、Ｐｔからなる界面層１２４ｂを、ゲート絶縁膜１０１とＮｉＳｉ層１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
【０１２８】
なお、ここで界面層であるＰｔ層の正孔に対するショットキー障壁高さは、ＮｉＳｉ層の正孔に対するショットキー障壁高さよりも低くなる。
【０１２９】
次に、薬液で表面にあるＰｔの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ層１１０ａ、１１０ｂの粒界にも存在するＰｔ層１２４ａ、１２４ｂは、ＮｉＳｉ層１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。以上のようにして、図１８に示す構造の半導体装置が形成される。
【０１３０】
先に第３の実施の形態で述べた理由と同様の理由により、第２の金属であるＰｔがＮｉＳｉ層中を拡散する際の経路の密度も大きくなり、結果的にＳｉとＮｉＳｉ層の界面に偏析するＰｔの量が多くなる。したがって、界面層によるショットキー障壁高さの変調量が大きくなり、ソース／ドレイン電極の接触抵抗の一層の低減が可能になる。
【０１３１】
なお、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層を形成する工程において反応に寄与する半導体基板の厚さ以下となる条件で注入することが、金属半導体化合物層の形成時に金属半導体化合物層を細粒化し、粒界の密度を一層増加させる観点から望ましいが、必ずしもこの条件を満たさなくとも、金属半導体化合物層の細粒化は可能である点については第３の実施の形態と同様である。
【０１３２】
以上のように、本実施の形態の半導体装置の製造方法によれば、ソース／ドレイン電極のバルクの材料を、電極自身の抵抗低減や耐熱性の観点から選定し、かつ、この材料よりも正孔に対するショットキー障壁の低い材料を界面層とする電極構造を形成することが可能となる。よって、高性能なｐ型ＭＩＳＦＥＴを有する半導体装置の製造が可能となる。
【０１３３】
（第５の実施の形態）
本発明の第５の実施の形態の半導体装置の製造方法は、半導体基板にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、半導体基板上にｎ型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、ｎ型ＭＩＳＦＥＴのゲート絶縁膜上にｎ型ＭＩＳＦＥＴのゲート電極を形成する工程と、半導体基板上にｐ型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、ｐ型ＭＩＳＦＥＴのゲート絶縁膜上にｐ型ＭＩＳＦＥＴのゲート電極を形成する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と前記半導体基板を反応させて、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソース／ドレイン電極となる金属半導体化合物層を形成する工程と、ｎ型ＭＩＳＦＥＴが形成される領域の金属半導体化合物層中に、選択的にＳｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属をｎ型ＭＩＳＦＥＴが形成される領域の金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に第２の金属を偏析させて界面層を形成する工程を有する。そして、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層の膜厚以下となる条件で注入する。そして、界面層の電子に対するショットキー障壁高さを、金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくする。
【０１３４】
本実施の形態の製造方法では、ＣＭＩＳ構造の半導体装置において、ｎ型ＭＩＳＦＥＴに、先の第１の実施の形態で説明した製造方法を適用することを特徴とする。すなわち、ｎ型ＭＩＳＦＥＴ領域への選択的なイオン注入により、第２の金属拡散前に、第１の金属を含む金属半導体化合物層の粒径を小さくする。これにより、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴ両方のソース／ドレイン電極のバルクに、抵抗が低い金属半導体化合物を有し、かつ、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴ両方のソース／ドレイン電極につき、キャリアに対するショットキー障壁高さの低い電極構造を形成することが可能となる。したがって、バルクの抵抗および接触抵抗の両方を、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴそれぞれについて低減できるソース／ドレイン電極を簡易に実現することが可能となる。
【０１３５】
図４１〜図４９は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図４１に示すように、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板２００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１５０を形成する。その後、ｎ型ウェル１８０およびｐ型ウェル２８０をイオン注入により形成する。
【０１３６】
次に、図４２に示すように、シリコン酸化膜からなるゲート絶縁膜１０１を１ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。次に、図４３に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。
【０１３７】
次に、図４４に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。次に、図４５に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板２００を反応させシリサイド化し、ソース／ドレイン電極となるＮｉＳｉ１１０ａを形成する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ層１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【０１３８】
次に、図４６に示すように、ｎ型ウェル１８０上をリソグラフィーによりレジストでマスクし、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入により選択的にｐ型ウェル２８０上のＮｉＳｉ層１１０ａ、１１０ｂに導入する。ここで、Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、ＮｉＳｉ層１１０ａの膜厚以下となる条件で注入する。次に、図４７に示すように、例えば、Ｙ（イットリウム）１６２を膜厚にして１０ｎｍ程度スパッタで形成する。
【０１３９】
次に、図４８に示すように、３００〜４５０℃程度のアニール（第２の熱処理）により、Ｙ膜１６２から、Ｙを、ｎ型ＭＩＳＦＥＴのソース／ドレイン電極となるＮｉＳｉ１１０ａの粒界を通して拡散させ、Ｙを偏析させることで界面層１２０ａを、シリコン基板２００とＮｉＳｉ層１１０ａの界面に形成する。また、Ｙが、ＮｉＳｉ層１１０ａの粒界中に存在するようにする。そして、同時に、Ｙをゲート電極となるＮｉＳｉ層１１０ｂの粒界を通して拡散させ、Ｙからなる界面層１２０ｂを、ゲート絶縁膜１０１とＮｉＳｉ層１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
【０１４０】
なお、ここで界面層であるＹ層の電子に対するショットキー障壁高さは、ＮｉＳｉ層の電子に対するショットキー障壁高さよりも低くなる。
【０１４１】
そして、この第２の熱処理の際、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極となるＮｉＳｉ層には、Ｇｅのイオン注入が行われていないため、ＮｉＳｉ層の粒径は小さくなっていない。したがって、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極では、Ｙの粒界拡散がほとんど起こらないように熱処理条件等を制御することが可能である。したがって、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極部におけるＹの界面層形成を抑制できる。
【０１４２】
次に、薬液で表面にあるＹの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ層１１０ａ、１１０ｂの粒界にも存在するＹ層１２０ａ、１２０ｂは、ＮｉＳｉ層１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。以上のようにして、図４９に示す構造の半導体装置が形成される。
【０１４３】
図４９（ａ）は半導体装置の断面図、図４９（ｂ）がｎ型ＭＩＳＦＥＴのソース／ドレイン電極部の断面図、図４９（ｃ）がｐ型ＭＩＳＦＥＴのソース／ドレイン電極部の断面図である。図のように、ｎ型ＭＩＳＦＥＴのソース／ドレイン電極のバルクは比抵抗の小さいＮｉＳｉ層１１０ａで形成されている。そして、ｎ型ＭＩＳＦＥＴは、電子に対するショットキー障壁高さがバルクのＮｉＳｉ層よりも小さいＹの界面層１２０ａを有している。そして、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極は、バルクは比抵抗の小さく、かつ、正孔に対するショットキー障壁高さの比較的低いＮｉＳｉ層１１０ａで形成されている。
【０１４４】
このように、本実施の形態の半導体装置の製造方法によれば、バルクの抵抗および接触抵抗の両方を、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴそれぞれについて低減できるソース／ドレイン電極を簡易に実現することが可能となる。したがって、高性能なＣＭＩＳ構造の半導体装置を容易に実現することが可能となる。
【０１４５】
なお、ｎ型ＭＩＳＦＥＴの製造方法についての、材料選択等の詳細については、基本的には第１の実施の形態と同様であるので、重複する記載を省略する。ただし、特に、第１の金属については、その金属半導体化合物が、正孔に対してショットキー障壁の低くなる金属、具体的には界面層の正孔に対するショットキー障壁高さが０．５ｅＶ以下となるような材料、例えば、Ｎｉ、Ｐｔあるいは、Ｐｔを含有するＮｉ等を選択することが、ｐ型ＭＩＳＦＥＴの接触抵抗を低減する観点から望ましい。
【０１４６】
そして、本実施の形態においては、ｎ型ＭＩＳＦＥＴが形成される領域の金属半導体化合物層中に選択的にイオン注入を行い、ｎ型ＭＩＳＦＥＴのソース／ドレイン電極部に界面層を形成する方法について記載した。しかし、逆に、ｐ型ＭＩＳＦＥＴが形成される領域の金属半導体化合物層中に選択的にイオン注入を行い、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極部に界面層を形成する方法を採ることも可能である。この場合の、材料選択等の詳細については、基本的には第２の実施の形態と同様となる。
【０１４７】
（第６の実施の形態）
本発明の第６の実施の形態の半導体装置の製造方法は、半導体基板にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、半導体基板上にｎ型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、ｎ型ＭＩＳＦＥＴのゲート絶縁膜上にｐ型ＭＩＳＦＥＴのゲート電極を形成する工程と、半導体基板上にｐ型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、ｐ型ＭＩＳＦＥＴのゲート絶縁膜上にｐ型ＭＩＳＦＥＴのゲート電極を形成する工程と、ｎ型ＭＩＳＦＥＴが形成される領域の半導体基板中に、選択的にＳｉの原子量以上のイオンをイオン注入する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と半導体基板を反応させて、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソース／ドレイン電極となる金属半導体化合物層を形成する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属をｎ型ＭＩＳＦＥＴが形成される領域の金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に第２の金属を偏析させて界面層を形成する工程を有する。そして、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層を形成する工程において反応に寄与する半導体基板の厚さ以下となる条件で注入し、界面層の電子に対するショットキー障壁高さを、金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくする。
【０１４８】
本実施の形態は、第５の実施の形態が、金属半導体化合物形成後に、イオンをイオン注入する工程を有するのに対し、金属半導体化合物の形成前に、イオンをイオン注入する工程を有する点で異なっている。その他の点においては、第５の実施の形態と同様であるので、重複する記載を省略する。
【０１４９】
図５０〜図５４は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。なお、本実施の形態の製造方法は、ゲート側壁絶縁膜を作る工程までは、図４１〜図４３に示す第５の実施の形態と同様の製造方法である。
【０１５０】
ゲート絶縁膜を形成した後に、図５０に示すように、ｎ型ウェル１８０上をリソグラフィーによりレジストでマスクし、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入により選択的にｐ型ウェル２８０上に導入し、Ｇｅ不純物層４１１を形成する。Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、後にＮｉＳｉ層を形成する工程の際に、反応に寄与するシリコン基板２００の厚さ以下となる条件で注入する。
【０１５１】
次に図５１に示すように、１０ｎｍ程度のＮｉ膜１６０のスパッタを行う。次に、図５２に示すように、５００℃程度のアニール（第１の熱処理）によりＮｉ膜１６０とシリコン基板２００を反応させシリサイド化し、ソース／ドレイン電極となるＮｉＳｉ層１１０ａを形成する。このとき、ＮｉＳｉ層１１０ａは、例えば、約２０ｎｍの厚さで形成される。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート電極となるＮｉＳｉ層１１０ｂを形成する。その後、薬液で表面にある未反応のＮｉについて選択剥離を行う。
【０１５２】
次に、図５３に示すように、例えば、Ｙ（イットリウム）１６２を膜厚にして１０ｎｍ程度スパッタで形成する。次に、図５４に示すように、３００〜４５０℃程度のアニール（第２の熱処理）により、Ｙ膜１６２から、Ｙをｎ型ＭＩＳＦＥＴのソース／ドレイン電極となるＮｉＳｉ１１０ａの粒界を通して拡散させ、Ｙを偏析させることで界面層１２０ａを、シリコン基板２００とＮｉＳｉ層１１０ａの界面に形成する。また、Ｙが、ＮｉＳｉ層１１０ａの粒界中に存在するようにする。そして、同時に、Ｙをゲート電極となるＮｉＳｉ層１１０ｂの粒界を通して拡散させ、Ｙからなる界面層１２０ｂを、ゲート絶縁膜１０１とＮｉＳｉ層１１０ｂの界面に形成する。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
【０１５３】
なお、ここで界面層であるＹ層の電子に対するショットキー障壁高さは、ＮｉＳｉ層の電子に対するショットキー障壁高さよりも低くなる。
【０１５４】
そして、この第２の熱処理の際、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極となる領域のＳｉ基板には、あらかじめ、Ｇｅのイオン注入が行われていないため、ＮｉＳｉ層の粒径は小さくなっていない。したがって、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極では、Ｙの粒界拡散がほとんど起こらないように熱処理条件等を制御することが可能である。したがって、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極部における、Ｙの界面層形成を抑制できる。
【０１５５】
次に、薬液で表面にあるＹの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ層１１０ａ、１１０ｂの粒界にも存在するＹ層１２０ａ、１２０ｂは、ＮｉＳｉ層１１０ａ、１１０ｂがマスクとなるため、剥離されることはない。以上のようにして、第５の実施の形態同様、図４９に示す構造の半導体装置が形成される。
【０１５６】
このように、本実施の形態の半導体装置の製造方法によれば、第５の実施の形態同様、バルクの抵抗および接触抵抗の両方を、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴそれぞれについて低減できるソース／ドレイン電極を簡易に実現することが可能となる。したがって、高性能なＣＭＩＳ構造の半導体装置を容易に実現することが可能となる。
【０１５７】
（第７の実施の形態）
本発明の第７の実施の形態の半導体装置の製造方法は、半導体基板上にｎ型拡散層を形成する工程と、ｎ型拡散層上に絶縁層を形成する工程と、絶縁層にｎ型拡散層が露出するようコンタクトホールを開孔する工程と、ｎ型拡散層が露出した領域に、第１の金属を堆積する工程と、第１の熱処理により第１の金属をｎ型拡散層と反応させ、金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に、第２の金属を偏析させて界面層を形成する工程と、絶縁層上のコンタクトホール上を含む領域に、金属配線を形成する工程を有する。そして、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層の膜厚以下となる条件で注入する。そして、界面層の電子に対するショットキー障壁高さが、金属半導体化合物層の電子に対するショットキー障壁高さよりも小さくすることを特徴とする。
【０１５８】
本実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法を、ｎ型拡散層上に形成されるコンタクト電極（以下、ｎ型コンタクト電極ともいう）に応用するものである。本実施の形態によれば、低抵抗なｎ型コンタクト電極の形成が可能となる。
【０１５９】
図５５は、本実施の形態の製造方法によって、形成されるコンタクト電極を有する半導体装置の断面図である。ボロン（Ｂ）を不純物として含有するｐ型シリコンからなる半導体基板２００上に、砒素（Ａｓ）またはリン（Ｐ）などを不純物とするｎ型拡散層５０２が形成されている。そして、ｎ型拡散層５０２を含む半導体基板２００上には、シリコン酸化膜からなる絶縁層５０６が形成されている。そして、この絶縁層５０６を介して、アルミニウム（Ａｌ）や銅（Ｃｕ）などを材料とする金属配線５０８が形成されている。そして、ｎ型拡散層５０２と金属配線５０８を電気的に接続するためのコンタクト電極５１２を有している。ここで、コンタクト電極５１２の下部が、例えば、ＮｉＳｉ層１１０と、例えば、Ｙ等のＮｉＳｉより電子に対するショットキー障壁の低い界面層１２０とによって形成されている。そして、コンタクト電極５１２の、金属配線とＮｉＳｉ層１１０との間は、タングステン（Ｗ）等のコンタクトプラグ５１８により埋め込まれている。
【０１６０】
次に、本実施の形態の半導体装置の製造方法について、図５５を参照しつつ、以下説明する。まず、Ｂを不純物とするｐ型のシリコンからなる半導体基板２００上に、公知のリソグラフィーおよびイオン注入法により、Ａｓを所定の領域に導入し、ｎ型拡散層５０２を形成する。
【０１６１】
次に、ｎ型拡散層５０２を含む半導体基板２００上に、公知のＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、シリコン酸化膜等からなる絶縁層５０６を形成する。そして、この絶縁層５０６に、例えば、公知のリソグラフィーおよびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により、ｎ型拡散層５０２が露出するようコンタクトホールを開孔する。
【０１６２】
次に、ｎ型拡散層５０２が露出した領域に、公知のスパッタ法等で、例えば、Ｎｉからなる第１の金属を堆積する。次に、公知の枚葉式のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）装置等により、例えば、不活性ガス雰囲気中で、第１の熱処理を行い、第１の金属であるＮｉ膜をｎ型拡散層５０２のＳｉと反応させ、ＮｉＳｉ層１１０を形成する。その後、未反応のＮｉ膜は、公知のウェットエッチング等により、選択的に除去する。
【０１６３】
次に、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入によりＮｉＳｉ層１１０に導入する。Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、ＮｉＳｉ層１１０の膜厚以下となる条件で注入する。
【０１６４】
次に、３００〜４５０℃程度のアニール（第２の熱処理）により、Ｙ膜から、ＹをＮｉＳｉ１１０の粒界を通して拡散させ、Ｙを偏析させることで界面層１２０を、ｎ型拡散層５０２とＮｉＳｉ層１１０の界面に形成する。また、Ｙが、ＮｉＳｉ層１１０の粒界中に存在するようにする。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
【０１６５】
なお、ここで界面層であるＹ層の電子に対するショットキー障壁高さは、ＮｉＳｉ層の電子に対するショットキー障壁高さよりも低くなる。
【０１６６】
次に、薬液で表面にあるＹの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ層１１０の粒界にも存在するＹ層１２０は、ＮｉＳｉ層１１０がマスクとなるため、剥離されることはない。その後、公知のＬＰＣＶＤ法およびＣＭＰ（Ｃｈｅｍｉｃａｌ  ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等により、Ｗ等によりコンタクトホール５２０中にコンタクトプラグ５１８を形成する。そして、絶縁層５０６上のコンタクトホール上を含む領域に、公知のスパッタ法、リソグラフィー法、ＲＩＥ法等により、例えば、Ａｌからなる金属配線５０８を形成する。以上のようにして、図５５に示す構造の半導体装置が形成される。
【０１６７】
本実施の形態の製造方法では、イオン注入により、第２の金属拡散前に、第１の金属を含む金属半導体化合物層の粒径を小さくする。これにより、コンタクト電極下部のバルクには、例えば、抵抗が低い金属半導体化合物を有し、コンタクト電極とｎ型拡散層との界面に、電子に対するショットキー障壁の低い金属または金属化合物からなる界面層を形成することが可能となる。したがって、コンタクト電極下部のバルクの抵抗および接触抵抗の両方を低減できるコンタクト電極の実現が可能となる。
【０１６８】
（第８の実施の形態）
本発明の第８の実施の形態の半導体装置の製造方法は、半導体基板上にｐ型拡散層を形成する工程と、ｐ型拡散層上に絶縁層を形成する工程と、絶縁層にｐ型拡散層が露出するようコンタクトホールを開孔する工程と、ｐ型拡散層が露出した領域に、第１の金属を堆積する工程と、第１の熱処理により第１の金属をｐ型拡散層と反応させ、金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に、第２の金属を偏析させて界面層を形成する工程と、絶縁層上のコンタクトホール上を含む領域に、金属配線を形成する工程を有する。そして、イオン注入する工程において、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層の膜厚以下となる条件で注入する。そして、界面層の正孔に対するショットキー障壁高さが、金属半導体化合物層の正孔に対するショットキー障壁高さよりも小さくすることを特徴とする。
【０１６９】
本実施の形態の半導体装置の製造方法は、第２の実施の形態の半導体装置の製造方法を、ｐ型拡散層上に形成されるコンタクト電極に応用するものである。また、ｎ型コンタクト電極についての実施の形態である第７の実施の形態を、ｐ型コンタクト電極に変えて応用したものである。したがって、先の実施の形態と重複する記載については、記述を省略する。本実施の形態によれば、低抵抗なｐ型コンタクト電極の形成が可能となる。
【０１７０】
図５６は、本実施の形態の製造方法によって、形成されるコンタクト電極を有する半導体装置の断面図である。リン（Ｐ）を不純物として含有するｎ型シリコンからなる半導体基板１００上に、ボロン（Ｂ）などを不純物とするｐ型拡散層６０２が形成されている。そして、ｐ型拡散層６０２を含む半導体基板１００上には、シリコン酸化膜からなる絶縁層５０６が形成されている。そして、この絶縁層５０６を介して、アルミニウム（Ａｌ）や銅（Ｃｕ）などを材料とする金属配線５０８が形成されている。そして、ｐ型拡散層６０２と金属配線５０８を電気的に接続するためのコンタクト電極５１２を有している。ここで、コンタクト電極５１２の下部が、例えば、ＮｉＳｉ層１１０と、例えば、Ｐｔ等のＮｉＳｉより正孔に対するショットキー障壁の低い界面層１２０とによって形成されている。そして、コンタクト電極５１２の、金属配線とＮｉＳｉ層１１０との間は、タングステン（Ｗ）等のコンタクトプラグ５１８により埋め込まれている。
【０１７１】
本実施の形態の半導体装置の製造方法について、図５６を参照しつつ、以下説明する。まず、Ｐを不純物とするｎ型のシリコンからなる半導体基板１００上に、公知のリソグラフィーおよびイオン注入法により、Ｂを所定の領域に導入し、ｐ型拡散層６０２を形成する。
【０１７２】
次に、ｐ型拡散層６０２を含む半導体基板１００上に、公知のＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、シリコン酸化膜等からなる絶縁層５０６を形成する。そして、この絶縁層５０６に、例えば、公知のリソグラフィーおよびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により、ｐ型拡散層６０２が露出するようコンタクトホールを開孔する。
【０１７３】
次に、ｐ型拡散層６０２が露出した領域に、公知のスパッタ法等で、例えば、Ｎｉからなる第１の金属を堆積する。次に、公知の枚葉式のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）装置等により、例えば、不活性ガス雰囲気中で、第１の熱処理を行い、第１の金属であるＮｉ膜をｐ型拡散層６０２のＳｉと反応させ、ＮｉＳｉ層１１０を形成する。その後、未反応のＮｉ膜は、公知のウェットエッチング等により、選択的に除去する。
【０１７４】
次に、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入によりＮｉＳｉ層１１０に導入する。Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、ＮｉＳｉ層１１０の膜厚以下となる条件で注入する。
【０１７５】
次に、３００〜４５０℃程度のアニール（第２の熱処理）により、Ｐｔ膜から、ＰｔをＮｉＳｉ層１１０の粒界を通して拡散させ、Ｐｔを偏析させることで界面層１２４を、ｐ型拡散層６０２とＮｉＳｉ層１１０の界面に形成する。また、Ｐｔが、ＮｉＳｉ層１１０の粒界中に存在するようにする。この熱処理は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気あるいは真空雰囲気等で処理することが考えられる。
【０１７６】
なお、ここで界面層であるＰｔ層の正孔に対するショットキー障壁高さは、ＮｉＳｉ層の正孔に対するショットキー障壁高さよりも低くなる。
【０１７７】
次に、薬液で表面にあるＰｔの選択剥離を行う。この時、界面層を形成し、ＮｉＳｉ層１１０の粒界にも存在するＰｔは、ＮｉＳｉ層１１０がマスクとなるため、剥離されることはない。その後、公知のＬＰＣＶＤ法およびＣＭＰ（Ｃｈｅｍｉｃａｌ  ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等により、Ｗ等によりコンタクトホール中にコンタクトプラグ５１８を形成する。そして、絶縁層５０６上のコンタクトホール上を含む領域に、公知のスパッタ法、リソグラフィー法、ＲＩＥ法等により、例えば、Ａｌからなる金属配線５０８を形成する。以上のようにして、図５６に示す構造の半導体装置が形成される。
【０１７８】
本実施の形態の製造方法では、イオン注入により、第２の金属拡散前に、第１の金属を含む金属半導体化合物層の粒径を小さくする。これにより、コンタクト電極下部のバルクには、例えば、抵抗が低い金属半導体化合物を有し、コンタクト電極とｐ型拡散層との界面に、正孔に対するショットキー障壁の低い金属または金属化合物からなる界面層を形成することが可能となる。したがって、コンタクト電極下部のバルクの抵抗および接触抵抗の両方を低減できるｐ型コンタクト電極の実現が可能となる。
【０１７９】
（第９の実施の形態）
本発明の第９の実施の形態の半導体装置の製造方法は、第７の実施の形態の半導体装置の製造方法が、金属半導体化合物形成後に、イオン注入する工程を有するのに対し、金属半導体化合物の形成前に、イオン注入する工程を有する点で異なっている。その他の点においては、第７の実施の形態と同様であるので、重複する記載を省略する。また、本実施の形態の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法を、ｎ型拡散層に対するコンタクト電極に応用する実施の形態である。イオン注入する工程においては、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層を形成する工程において反応に寄与する前記半導体基板の厚さ以下となる条件で注入する。
【０１８０】
本実施の形態においては、第７の実施の形態の、コンタクトホール開孔後に、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入によりシリコン基板２００に導入し、Ｇｅ不純物層を形成する。この際、Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、後にＮｉＳｉ層を形成する工程の際に、反応に寄与するシリコン基板２００の厚さ以下となる条件で注入する。
【０１８１】
その後、例えば、Ｎｉからなる第１の金属を堆積し、ＮｉＳｉ層上へのイオン注入を省略する以外は、第７の実施の形態と同様の製造工程を行い、図５５に示す構造の半導体装置が形成される。本実施の形態の製造方法によっても、コンタクト電極下部のバルクの抵抗および接触抵抗の両方を低減できるｎ型コンタクト電極の実現が可能となる。
【０１８２】
（第１０の実施の形態）
本発明の第１０の実施の形態の半導体装置の製造方法は、第８の実施の形態の半導体装置の製造方法が、金属半導体化合物形成後に、イオン注入する工程を有するのに対し、金属半導体化合物の形成前に、イオン注入する工程を有する点で異なっている。その他の点においては、第８の実施の形態と同様であるので、重複する記載を省略する。また、本実施の形態の半導体装置の製造方法は、第４の実施の形態の半導体装置の製造方法を、ｐ型拡散層に対するコンタクト電極に応用する実施の形態である。イオン注入する工程においては、イオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、金属半導体化合物層を形成する工程において反応に寄与する前記半導体基板の厚さ以下となる条件で注入する。
【０１８３】
本実施の形態においては、第８の実施の形態の、コンタクトホール開孔後に、Ｓｉの原子量以上の質量を有するイオン、例えばＧｅ（ゲルマニウム）を、イオン注入によりシリコン基板２００に導入し、Ｇｅ不純物層を形成する。この際、Ｇｅのイオン注入を行う際に、Ｇｅイオンの投影飛程（プロジェクテッドレンジ：Ｒｐ）が、後にＮｉＳｉ層を形成する工程の際に、反応に寄与するシリコン基板２００の厚さ以下となる条件で注入する。
【０１８４】
その後、例えば、Ｎｉからなる第１の金属を堆積し、ＮｉＳｉ層上へのイオン注入を省略する以外は、第８の実施の形態と同様の製造工程を行い、図５６に示す構造の半導体装置が形成される。本実施の形態の製造方法によっても、コンタクト電極下部のバルクの抵抗および接触抵抗の両方を低減できるｐ型コンタクト電極の実現が可能となる。
【０１８５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１８６】
例えば、実施の形態においては、半導体基板の材料がＳｉ（シリコン）ある場合について記述したが、本発明をその他の半導体材料とする半導体基板、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＩｎＰ等を材料とする半導体基板についても適用することが可能である。
【０１８７】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１８８】
【図１】第１の実施の形態の半導体装置の断面図。
【図２】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図３】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図４】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図５】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図６】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図７】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図８】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図９】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１０】第１の実施の形態の半導体装置の製造方法の効果を示す図。
【図１１】ＮｉＳｉ層にイオン注入を行わない場合のプロセスで界面層を形成した場合の界面層Ｙ濃度と、ショットキー障壁高さ変調量（ΔφＢ）を示す図。
【図１２】ＮｉＳｉ層にイオン注入を行わない場合の、第２の熱処理に相当する熱処理時間とショットキー障壁高さ変調量との関係を示す図。
【図１３】第１の実施のソース／ドレイン電極のＴＥＭ写真。
【図１４】１の実施の形態の半導体装置の製造方法の作用を説明する概念断面図。
【図１５】第１の実施の形態の半導体装置の第１の変形例の断面図。
【図１６】第１の実施の形態の半導体装置の第２の変形例の断面図。
【図１７】第１の実施の形態の半導体装置の第３の変形例の断面図。
【図１８】第２の実施の形態の半導体装置の断面図。
【図１９】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図２０】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図２１】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図２２】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図２３】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図２４】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図２５】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図２６】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図２７】第２の実施の形態の半導体装置の第１の変形例の断面図。
【図２８】第２の実施の形態の半導体装置の第２の変形例の断面図。
【図２９】第２の実施の形態の半導体装置の第３の変形例の断面図。
【図３０】第３の実施の形態の半導体装置の製造工程を示す断面図。
【図３１】第３の実施の形態の半導体装置の製造工程を示す断面図。
【図３２】第３の実施の形態の半導体装置の製造工程を示す断面図。
【図３３】第３の実施の形態の半導体装置の製造工程を示す断面図。
【図３４】第３の実施の形態の半導体装置の製造工程を示す断面図。
【図３５】第３の実施の形態の半導体装置の製造方法の効果を示す図
【図３６】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図３７】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図３８】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図３９】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図４０】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図４１】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４２】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４３】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４４】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４５】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４６】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４７】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４８】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４９】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図５０】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図５１】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図５２】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図５３】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図５４】第６の実施の形態の半導体装置の製造工程を示す断面図。
【図５５】第７の実施の形態の半導体装置を示す断面図。
【図５６】第８の実施の形態の半導体装置を示す断面図。
【符号の説明】
【０１８９】
１００        ｎ型のシリコン基板
１０１        ゲート絶縁膜
１０２        ゲート電極
１０４        ゲート側壁絶縁膜
１１０ａ、ｂ  ＮｉＳｉ層
１２０ａ、ｂ  Ｙ界面層
１２４ａ、ｂ  Ｐｔ界面層
１５０        素子分離領域
１５２        シリコン酸化膜
１６０        Ｎｉ膜
１６２        Ｙ膜
１６２        Ｐｔ膜
１８０        ｎ型ウェル
２００        ｐ型のシリコン基板
２８０        ｐ型ウェル
【図１】
0005221112.tif 000002
【図２】
0005221112.tif 000003
【図３】
0005221112.tif 000004
【図４】
0005221112.tif 000005
【図５】
0005221112.tif 000006
【図６】
0005221112.tif 000007
【図７】
0005221112.tif 000008
【図８】
0005221112.tif 000009
【図９】
0005221112.tif 000010
【図１０】
0005221112.tif 000011
【図１１】
0005221112.tif 000012
【図１２】
0005221112.tif 000013
【図１４】
0005221112.tif 000014
【図１５】
0005221112.tif 000015
【図１６】
0005221112.tif 000016
【図１７】
0005221112.tif 000017
【図１８】
0005221112.tif 000018
【図１９】
0005221112.tif 000019
【図２０】
0005221112.tif 000020
【図２１】
0005221112.tif 000021
【図２２】
0005221112.tif 000022
【図２３】
0005221112.tif 000023
【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
0005221112.tif 000033
【図３４】
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【図３５】
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【図３６】
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【図３７】
0005221112.tif 000037
【図３８】
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【図３９】
0005221112.tif 000039
【図４０】
0005221112.tif 000040
【図４１】
0005221112.tif 000041
【図４２】
0005221112.tif 000042
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
0005221112.tif 000050
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図１３】
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