(57)【特許請求の範囲】
【請求項１】
ゲート絶縁膜が形成される領域の半導体基板に不純物拡散層を有する半導体装置の製造方法であって、
前記半導体基板上に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上にシリコン窒化膜を形成する工程と、
前記半導体基板に埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層を形成する工程では、前記シリコン窒化膜、前記犠牲酸化膜及び前記半導体基板を順次エッチングしてトレンチを形成し、次に、前記トレンチを埋め込むように前記シリコン窒化膜上に絶縁膜を堆積し、その後、前記シリコン窒化膜をストッパーに用いて前記絶縁膜にＣＭＰ処理を施すことにより前記埋め込み絶縁層を形成し、
前記シリコン窒化膜及び前記犠牲酸化膜を通して前記半導体基板に不純物をイオン注入することにより前記不純物拡散層を形成する工程と、
前記不純物拡散層の形成後に前記シリコン窒化膜を部分的にエッチングして、前記ゲート絶縁膜が形成される領域の上方を開口する窒化膜パターンを形成する工程と、
前記窒化膜パターンをマスクに前記半導体基板を熱酸化して前記ゲート絶縁膜を形成する工程と、を含み、
前記窒化膜パターンは、前記シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
図３（ａ）〜（ｃ）は従来例に係る高耐圧トランジスタの製造方法を示す断面図である。図３（ａ）では、まず始めに、シリコン（Ｓｉ）基板１０１に素子間分離用のＬＯＣＯＳ層１０３を形成する。次に、Ｓｉ  基板に例えばボロン等のＰ型不純物をイオン注入し、熱拡散して、Ｐ型のウェル拡散層（Ｐ−層）１０５を形成する。そして、Ｓｉ基板１０１上に犠牲酸化膜１０７を形成する。この犠牲酸化膜１０７はシリコン酸化（ＳｉＯ2）膜であり、その膜厚は１００Åである。犠牲酸化膜１０７の形成はＣＶＤ法又は熱酸化により行う。
【０００３】
次に、高耐圧トランジスタのチャネルとなる領域を覆い、それ以外の領域上を開口するレジストパターンＲ´１を犠牲酸化膜１０７上に形成する。そして、このレジストパターンＲ´１をマスクにＳｉ基板１０１に例えばリン等のＮ型不純物をイオン注入する。このとき、リン等のＮ型不純物は犠牲酸化膜１０７を突き抜けるため、犠牲酸化膜１０７はイオン注入によるダメージ（即ち、インプラダメージ）を受けてその一部が薄膜化される。即ち、図３（ａ）に示すように、犠牲酸化膜１０７の表面に凹凸が形成される。
次に、犠牲酸化膜１０７上からレジストパターンＲ´１を除去する。そして、Ｓｉ基板１０１に注入されたＮ型不純物を熱拡散して、断面視でチャネルとなる領域の両側にそれぞれＮ型のオフセット層１１１を形成する。
【０００４】
次に、図３（ｂ）に示すように、犠牲酸化膜１０７上にシリコン窒化（ＳｉＮ）膜を形成する。そして、高耐圧トランジスタのゲート酸化膜が形成される領域を覆い、それ以外の領域の上方を開口するレジストパターンＲ´２をＳｉＮ膜上に形成する。次に、このレジストパターンＲ´２をマスクにＳｉＮ膜をエッチングして窒化膜パターン１１３を形成する。このとき、エッチングストッパーとして機能する犠牲酸化膜１０７も多少削られる。次に、レジストパターンＲ´２を除去する。そして、窒化膜パターン１１３下から露出した犠牲酸化膜１０７をエッチングして、Ｓｉ基板１０１表面を露出させる。その後、図３（ｃ）に示すように、窒化膜パターン１１３をマスクにＳｉ基板１０１表面を熱酸化してゲート酸化膜１１５を形成する。
【特許文献１】特開平５−２１１３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、オフセット層１１１を形成する際に不純物のスルー膜として用いる犠牲酸化膜１０７は、窒化膜パターン１１３の形成工程でストッパーの役目も担う。しかしながら、この犠牲酸化膜１０７はオフセット層１１１を形成する際のインプラダメージにより膜厚が部分的に薄くなる（即ち、表面に凹凸が形成される）。その結果、窒化膜パターン１１３の形成工程では、犠牲酸化膜１０７の部分的に薄くなっている部分がさらに薄くなり、その下からＳｉ基板１０１の表面が部分的に露出してしまうおそれがあった。
【０００６】
このように、犠牲酸化膜１０７下からＳｉ基板１０１表面が部分的に露出してしまうと、窒化膜と共にＳｉ基板１０１表面が部分的に削られ、そこにピンホール（即ち、凹凸）ｈが形成されてしまう（図３（ｂ）参照）。そして、このピンホールｈが形成されたＳｉ基板１０１表面にゲート酸化膜１１５を形成すると、ピンホールｈに起因した欠陥がゲート酸化膜１１５の膜中に生じるおそれがあった。ゲート酸化膜１１５の膜中に欠陥が含まれると、欠陥には電界が集中するため、ゲート酸化膜１１５が耐圧不良となるおそれがあった。
そこで、この発明はこのような問題に鑑みてなされたものであって、コストを抑えつつ、ゲート絶縁膜の耐圧不良を防止できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
〔発明１〕  上記課題を解決するために、発明１の半導体装置の製造方法は、ゲート絶縁膜が形成される領域の半導体基板に不純物拡散層を有する半導体装置の製造方法であって、半導体基板上に犠牲酸化膜を形成する工程と、前記犠牲酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記犠牲酸化膜を通して前記半導体基板に不純物をイオン注入することにより前記不純物拡散層を形成する工程と、前記不純物拡散層の形成後に前記シリコン窒化膜を部分的にエッチングして、前記ゲート絶縁膜が形成される領域の上方を開口する窒化膜パターンを形成する工程と、前記窒化膜パターンをマスクに前記半導体基板を熱酸化して前記ゲート絶縁膜を形成する工程と、を含むことを特徴とするものである。
【０００８】
このような方法によれば、不純物拡散層を形成する際に犠牲酸化膜が受けるインプラダメージを低減でき、その薄膜化を防止することができる。従って、窒化膜パターンを形成する際に、半導体基板にピンホール（即ち、凹凸）が形成されることを防ぐことができる。これにより、ピンホールに起因した欠陥がゲート絶縁膜に生じることを防ぐことができ、この欠陥に電界が集中してゲート絶縁膜の耐圧が不良となることを防ぐことができる。
【０００９】
また、この方法によれば、不純物拡散層を形成する際に不純物のスルー膜として使用したシリコン窒化膜を、局所酸化の耐酸化性マスクである窒化膜パターンとして再利用している。従って、シリコン窒化膜を再利用しない場合と比べて、工程を短縮することができ、ＴＡＴ（ｔｕｒｎ  ａｒｏｕｎｄ  ｔｉｍｅ）を短くすることができる。これにより、半導体装置の製造にかかるコストを抑えることができる。
【００１０】
〔発明２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記窒化膜パターンを形成する工程の前に、前記半導体基板に素子分離用の埋め込み絶縁層を形成する工程、を含み、前記埋め込み絶縁層を形成する工程では、前記シリコン窒化膜、前記犠牲酸化膜及び前記半導体基板を順次、部分的にエッチングしてトレンチを形成し、次に、前記トレンチを埋め込むように前記シリコン窒化膜上に絶縁膜を堆積し、その後、前記シリコン窒化膜をストッパーに用いて前記絶縁膜にＣＭＰ処理を施すことにより前記埋め込み絶縁層を形成することを特徴とするものである。
【００１１】
ここで、「ＣＭＰ処理」とは、Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ（化学的機械的研磨）のことである。また、「ストッパー」は、ＣＭＰ処理の際に研磨の進行を止めるためのものである。
このような方法によれば、ＣＭＰ処理の際のストッパーとして、又、不純物拡散層を形成する際のスルー膜として同一のシリコン窒化膜を使用しているので、工程をさらに短縮することができ、ＴＡＴをより短くすることができる。
【００１２】
〔発明３〕  発明３の半導体装置の製造方法は、ゲート絶縁膜が形成される領域の半導体基板に不純物拡散層を有する半導体装置の製造方法であって、前記半導体基板上に犠牲酸化膜を形成する工程と、前記犠牲酸化膜上にシリコン窒化膜を形成する工程と、前記半導体基板に前記埋め込み絶縁層を形成する工程と、前記シリコン窒化膜及び前記犠牲酸化膜を通して前記半導体基板に不純物をイオン注入することにより前記不純物拡散層を形成する工程と、を含み、前記埋め込み絶縁層を形成する工程では、前記シリコン窒化膜、前記犠牲酸化膜及び前記半導体基板を順次エッチングしてトレンチを形成し、次に、前記トレンチを埋め込むように前記シリコン窒化膜上に絶縁膜を堆積し、その後、前記シリコン窒化膜をストッパーに用いて前記絶縁膜にＣＭＰ処理を施すことにより前記埋め込み絶縁層を形成することを特徴とするものである。
【００１３】
このような方法によれば、不純物拡散層を形成する際に犠牲酸化膜が受けるインプラダメージを低減でき、その薄膜化を防止することができる。従って、窒化膜パターンを形成する際に、半導体基板にピンホール（即ち、凹凸）が形成されることを防ぐことができる。これにより、ピンホールに起因した欠陥がゲート絶縁膜に生じることを防ぐことができ、この欠陥に電界が集中してゲート絶縁膜の耐圧が不良となることを防ぐことができる。
また、この方法によれば、ＣＭＰ処理の際のストッパーとして、又、不純物拡散層を形成する際のスルー膜として、同一のシリコン窒化膜を使用しているので、工程を短縮することができ、ＴＡＴを短くすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１（ａ）〜図２（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。ここでは、高耐圧トランジスタ（以下、ＨＶトランジスタという。）と、低耐圧トランジスタ（以下、ＬＶトランジスタという。）とを同一のシリコン（Ｓｉ）基板１に有する半導体装置の製造方法について説明する。
【００１５】
図１（ａ）では、まず始めに、ＨＶトランジスタが形成される領域（以下、ＨＶトランジスタ領域という。）のＳｉ基板１に素子間分離用のＬＯＣＯＳ層３を形成する。具体的には、図示しないシリコン窒化（ＳｉＮ）膜をＳｉ基板１表面に形成する。次に、フォトリソグラフィ及びエッチング技術を用いてＳｉＮ膜を部分的にエッチングして、図示しない窒化膜パターンを形成する。そして、この窒化膜パターンをマスクにＳｉ基板１を熱酸化することにより、ＳｉＯ2からなるＬＯＣＯＳ層３を形成する。ＬＯＣＯＳ層３の膜厚は例えば４０００Å程度である。
次に、Ｓｉ基板１上に犠牲酸化膜７を形成し、その上にシリコン窒化（ＳｉＮ）膜９を形成する。犠牲酸化膜７は例えばＳｉＯ2膜であり、その膜厚は例えば１００Åである。犠牲酸化膜７の形成は例えば熱酸化またはＣＶＤ法で行う。また、ＳｉＮ膜９の膜厚は例えば１５００Åであり、その形成は例えばＣＶＤ法で行う。
【００１６】
次に、ＬＶトランジスタが形成される領域（以下、ＬＶトランジスタ領域という。）に素子間分離用のＳＴＩ層１０を形成する。具体的には、フォトリソグラフィ及びエッチング技術を用いてＳｉＮ膜９、犠牲酸化膜７及びＳｉ基板１をそれぞれ部分的にエッチングして、ＬＶトランジスタ領域のＳｉ基板１にトレンチを形成する。このトレンチのＳｉ基板１表面からの深さは例えば２５００〜３０００Åである。次に、Ｓｉ基板１の上方に例えばＳｉＯ2膜を形成してトレンチを埋め込む。このＳｉＯ2膜の形成は例えばＣＶＤ法で行う。そして、ＳｉＯ2膜の表面にＣＭＰ処理を施してＳｉＮ膜９上からＳｉＯ2膜を取り除く。この平坦化処理ではＳｉＮ膜９がＣＭＰ処理のストッパーとして機能する。このようにして、ＬＶトランジスタ領域のＳｉ基板１にＳｉＯ2からなるＳＴＩ層１０を形成する。
【００１７】
また、このようなＬＯＣＯＳ層３の形成工程、及び、ＳＴＩ層１０の形成工程と前後して、図１（ｂ）に示すように、ＨＶトランジスタ領域のＳｉ基板１に例えばＰ型のウェル拡散層（Ｐ−層）５を形成する。なお、図１（ｂ）以降では、図面の複雑化を避けるためにＬＶトランジスタ領域の図示を省略し、ＨＶトランジスタ領域のみを図示するものとする。
【００１８】
次に、図１（ｂ）に示すように、高耐圧トランジスタのチャネルとなる領域を覆い、それ以外の領域上を開口するレジストパターンＲ１をＳｉＮ膜９上に形成する。そして、このレジストパターンＲ１をマスクにＳｉ基板１に例えばリン等のＮ型不純物をイオン注入する。このとき、リン等のＮ型不純物は、ＳｉＮ膜９及び犠牲酸化膜７を突き抜けてＳｉ基板１の内部に到達する。次に、ＳｉＮ膜９上からレジストパターンＲ１を除去する。そして、Ｓｉ基板１に注入されたＮ型不純物を熱拡散して、断面視でチャネルとなる領域の両側にそれぞれＮ型のオフセット層（Ｎ−層）１１を形成する。ここで、オフセット層１１とは、ソースとドレインと間に生じる電界（即ち、電位勾配）の緩和を目的とした不純物拡散層である。オフセット層１１の導電型は（後で形成する）ソース又はドレインの導電型と同じであり、その不純物濃度はソース又はドレインの不純物濃度よりも低くなっている。
【００１９】
次に、図１（ｃ）に示すように、高耐圧トランジスタのゲート酸化膜が形成される領域を覆い、それ以外の領域の上方を開口するレジストパターンＲ２をＳｉＮ膜９上に形成する。そして、このレジストパターンＲ２をマスクにＳｉＮ膜９をエッチングして窒化膜パターン１３を形成する。この窒化膜パターン１３の形成工程では、エッチングストッパーとして機能する犠牲酸化膜７も多少削られる。
次に、レジストパターンＲ２を除去し、窒化膜パターン１３下から露出した犠牲酸化膜７をエッチングして、Ｓｉ基板１表面を露出させる。そして、図２（ａ）に示すように、窒化膜パターン１３をマスクにＳｉ基板１表面を熱酸化してゲート酸化膜１５を形成する。ＨＶトランジスタのゲート酸化膜１５の膜厚は例えば８００Åである。
【００２０】
次に、ゲート酸化膜１５が形成されたＳｉ基板１上に例えばポリシリコン膜を形成する。そして、フォトリソグラフィ及びエッチング技術を用いてポリシリコン膜を部分的にエッチングして、図２（ｂ）に示すように、ゲート電極１７を形成する。続いて、このゲート電極１７の側壁に例えばＳｉＯ2膜からなるサイドウォール１９を形成する。このサイドウォール１９の形成は、例えば、ゲート電極１７を形成した後のＳｉ基板１上方にＣＶＤ法でＳｉＯ2膜を形成し、このＳｉＯ2膜をエッチバックすることにより形成する。そして、Ｓｉ基板１に例えばリン又はヒ素等のＮ型不純物をイオン注入し、このＮ型不純物を熱拡散して、ソース又はドレイン（Ｎ＋層）２１を形成する。
【００２１】
このように、本発明の実施の形態によれば、オフセット層１１を形成する際に犠牲酸化膜７が受けるインプラダメージを低減でき、その薄膜化を防止することができる。従って、窒化膜パターン１３を形成する際に、Ｓｉ基板１にピンホール（即ち、凹凸）が形成されることを防ぐことができる。これにより、ピンホールに起因した欠陥がゲート絶縁膜に生じることを防ぐことができ、この欠陥に電界が集中してゲート絶縁膜の耐圧が不良となる（即ち、耐圧が規格値よりも低くなる）ことを防ぐことができる。
【００２２】
また、この実施の形態によれば、ＣＭＰ処理の際にストッパーとして使用したシリコン窒化膜９を、オフセット層１１の形成工程で不純物のスルー膜として再利用し、さらに、局所酸化の耐酸化性マスクである窒化膜パターン１３として再利用している。従って、シリコン窒化膜９を再利用しない場合と比べて、工程を短縮することができ、ＴＡＴを短くすることができる。これにより、半導体装置の製造にかかるコストを抑えることができる。
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、オフセット層１１が本発明の「不純物拡散層」に対応している。また、ＳＴＩ層１０が本発明の「埋め込み絶縁層」に対応し、トレンチ内に埋め込まれるＳｉＯ2膜が本発明の「絶縁膜」に対応している。そして、ゲート酸化膜１５が本発明の「ゲート絶縁膜」に対応している。
【図面の簡単な説明】
【００２３】
【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図３】従来例に係る高耐圧トランジスタの製造方法を示す図。
【符号の説明】
【００２４】
１  Ｓｉ基板、３  ＬＯＣＯＳ層、５  ウェル拡散層（Ｐ−層）、７  犠牲酸化膜、９  ＳｉＮ膜、１０  ＳＴＩ層、１１  オフセット層（Ｎ−層）、１３  窒化膜パターン、１５  ゲート酸化膜、１７  ゲート電極、１９  サイドウォール、２１  ソース又はドレイン（Ｎ＋層）
【図１】
0005245327.tif 000002
【図２】
0005245327.tif 000003
【図３】
0005245327.tif 000004