(57)【特許請求の範囲】
【請求項１】
複数の端子間の接続状態を切り替える高周波スイッチ回路と、負電圧発生回路と、前記高周波スイッチ回路及び前記負電圧発生回路に接続され、前記高周波スイッチ回路に制御信号を供給する制御回路とが同一半導体基板に設けられた高周波半導体スイッチ装置であって、
前記制御回路は、
前記負電圧発生回路に接続されるとともに、出力ノードが前記高周波スイッチ回路に接続され、前記高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給するレベルシフト回路を有し、前記出力ノードがローレベルに切り替わる前に前記出力ノードに蓄積されている電荷をグランドに放電させることを特徴とする高周波半導体スイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波半導体スイッチ装置に関する。
【背景技術】
【０００２】
例えば携帯電話などの高周波通信装置においては、送受信切り替えのための半導体スイッチを用いたＳＰＤＴ（Single-Pole Double-Throw）が用いられている（例えば、特許文献１）。このＳＰＤＴスイッチは、単一の入力端子への入力を、２つの信号線路の出力端子のいずれかに切り替えて出力する。
【０００３】
例えば、時分割送受切替用ＳＰＤＴスイッチでは、電圧振幅の大きい送信信号が入力した時に歪まないことが要求され、このため、スイッチを駆動させる制御信号のローレベルとして負電位の信号が用いられる。そして、この負電位のローレベルを生成するための負電圧発生回路が内蔵されていることにより、スイッチ切替時間の短縮の障害になっていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２４４８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、スイッチの切替時間を短縮できる高周波半導体スイッチ装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、複数の端子間の接続状態を切り替える高周波スイッチ回路と、負電圧発生回路と、前記高周波スイッチ回路及び前記負電圧発生回路に接続され、前記高周波スイッチ回路に制御信号を供給する制御回路とが同一半導体基板に設けられた高周波半導体スイッチ装置であって、前記制御回路は、前記負電圧発生回路に接続されるとともに、出力ノードが前記高周波スイッチ回路に接続され、前記高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給するレベルシフト回路を有し、前記出力ノードがローレベルに切り替わる前に前記出力ノードに蓄積されている電荷をグランドに放電させることを特徴とする高周波半導体スイッチ装置が提供される。
【発明の効果】
【０００９】
本発明によれば、スイッチの切替時間を短縮できる高周波半導体スイッチ装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る高周波半導体スイッチ装置の回路図。
【図２】図１の構成を簡略化した等価回路。
【図３】図２の回路を用いたシミュレーション結果を示すグラフ図。
【図４】本発明の第２の実施形態に係る高周波半導体スイッチ装置の回路図。
【図５】本発明の第３の実施形態に係る高周波半導体スイッチ装置の回路図。
【図６】本発明の第４の実施形態に係る高周波半導体スイッチ装置の回路図。
【図７】図６の構成を簡略化した等価回路。
【図８】図７、１３の回路を用いたシミュレーション結果を示すグラフ図。
【図９】本発明の第５の実施形態に係る高周波半導体スイッチ装置の回路図。
【図１０】本発明の第６の実施形態に係る高周波半導体スイッチ装置の回路図。
【図１１】本発明の第７の実施形態に係る高周波半導体スイッチ装置の回路図。
【図１２】比較例の高周波半導体スイッチ装置の回路図、
【図１３】図１２の構成を簡略化した等価回路。
【図１４】図１３の回路を用いたシミュレーション結果を示すグラフ図。
【発明を実施するための形態】
【００１１】
以下、図面を参照し本発明の実施形態について説明する。各図面中、共通する要素には同一の符号を付している。以下に説明する実施形態では、高周波半導体スイッチ装置の一例としてＳＰＤＴ（Single-Pole Double-Throw）スイッチＩＣを説明する。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る高周波半導体スイッチ装置の回路図である。
【００１３】
本実施形態に係る高周波半導体スイッチ装置は、複数の端子間の接続状態を切り替える高周波スイッチ回路１０と、負電圧発生回路４０と、高周波スイッチ回路１０及び負電圧発生回路４０に接続され高周波スイッチ回路１０に制御信号を供給する制御回路２０とを備え、これらは同一半導体基板（半導体チップ）に設けられている。
【００１４】
高周波スイッチ回路１０は、４つのＦＥＴ（Field Effect Transistor）を有する。送信端子ＴＸとアンテナ端子ＡＮＴとの間にスルートランジスタＴ１が接続されている。受信端子ＲＸとアンテナ端子ＡＮＴとの間にスルートランジスタＴ２が接続されている。送信端子ＴＸとグランドとの間にシャントトランジスタＴ３が接続されている。受信端子ＲＸとグランドとの間にシャントトランジスタＴ４が接続されている。
【００１５】
スルートランジスタＴ１のゲート及びシャントトランジスタＴ４のゲートはそれぞれ抵抗Ｒｇ１、Ｒｇ４を介して制御回路２０の出力ノードＡに接続されている。スルートランジスタＴ２のゲート及びシャントトランジスタＴ３のゲートはそれぞれ抵抗Ｒｇ２、Ｒｇ３を介して制御回路２０の出力ノードＢに接続されている。抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、Ｒｇ４はそれぞれ高周波信号が制御回路２０に漏洩しない程度の高い抵抗値を有する。
【００１６】
負電圧発生回路４０は、例えばチャージポンプ回路とクロック信号発生器を有し、負電圧発生回路４０の出力ノードＮＶＧｏｕｔに負電位Ｖｓｓを供給する。
【００１７】
制御回路２０は、レベルシフト回路３０と、その前段に設けられたインバータ１１〜１４と、レベルシフト回路３０の出力ノードＡにアノードが接続されたダイオード３１と、レベルシフト回路３０の出力ノードＢにアノードが接続されたダイオード３２と、ダイオード３１のカソードとグランドとの間に接続されたトランジスタ４１と、ダイオード３２のカソードとグランドとの間に接続されたトランジスタ４２とを有する。
【００１８】
トランジスタ４１は、例えばＮ型ＭＯＳＦＥＴであり、そのドレインがダイオード３１のカソードに接続され、ソースがグランドに接続され、ゲートがインバータ１２の出力端子に接続されている。トランジスタ４２も同様に例えばＮ型ＭＯＳＦＥＴであり、そのドレインがダイオード３２のカソードに接続され、ソースがグランドに接続され、ゲートがインバータ１１の出力端子に接続されている。各トランジスタ４１、４２のドレイン・ソース間は、後述するように、レベルシフト回路３０の出力ノードＡ、Ｂの電位がハイレベルからローレベルに切り替わる前に遮断状態から導通状態に切り替わる。
【００１９】
レベルシフト回路３０の高電位電源端子には電位Ｖｃｃ（＞０Ｖ）が供給され、低電位電源端子には負電圧発生回路４０の出力電位である負電位Ｖｓｓが供給される。
【００２０】
レベルシフト回路３０は、一対のＰ型ＭＯＳＦＥＴ（以下、単にＰＭＯＳと称する）２１、２２と、一対のＮ型ＭＯＳＦＥＴ（以下、単にＮＭＯＳと称する）２３、２４を有する。ＰＭＯＳ２１、２２のそれぞれのソースは高電位電源端子に接続されている。ＮＭＯＳ２３、２４のそれぞれのソースは低電位電源端子に接続されている。
【００２１】
ＰＭＯＳ２１のドレインは、出力ノードＡ、ＮＭＯＳ２３のドレイン、およびＮＭＯＳ２４のゲートに接続されている。ＰＭＯＳ２２のドレインは、出力ノードＢ、ＮＭＯＳ２４のドレイン、およびＮＭＯＳ２３のゲートに接続されている。ＰＭＯＳ２１のゲートは、インバータ１４の出力端子に接続されている。ＰＭＯＳ２２のゲートは、インバータ１３の出力端子に接続されている。
【００２２】
インバータ１１は、外部制御端子Ｃｏｎｔからハイレベルまたはローレベルの信号の入力を受け、それを反転させたローレベルまたはハイレベルの信号を出力する。インバータ１１の出力信号によりトランジスタ４２が駆動される。
【００２３】
インバータ１２は、その前段のインバータ１１からハイレベルまたはローレベルの信号の入力を受け、それを反転させたローレベルまたはハイレベルの信号を出力する。インバータ１２の出力信号によりトランジスタ４１が駆動される。
【００２４】
インバータ１３は、その前段のインバータ１２からハイレベルまたはローレベルの信号の入力を受け、それを反転させたローレベルまたはハイレベルの信号をレベルシフト回路３０のＰＭＯＳ２２のゲートに出力する。インバータ１４は、その前段のインバータ１３からハイレベルまたはローレベルの信号の入力を受け、それを反転させたローレベルまたはハイレベルの信号をレベルシフト回路３０のＰＭＯＳ２１のゲートに出力する。レベルシフト回路３０に入力される論理レベルはローレベルが０Ｖ、ハイレベルがＶｃｃ（＞０Ｖ）であるが、レベルシフト回路３０は、ローレベルをＶｓｓ（＜０Ｖ）、ハイレベルをＶｃｃとなるように論理レベルの変換を行って出力ノードＡ、Ｂに供給する。
【００２５】
なお、図示されていないが、制御回路２０のインバータ１１〜１４および負電圧発生回路４０の高電位電源端子には電位Ｖｃｃ（＞０Ｖ）が、低電位電源端子にはグランド電位（０Ｖ）が供給されている。
【００２６】
制御回路２０は、外部制御端子Ｃｏｎｔに与えられるハイレベル（Ｖｃｃ）またはローレベル（０Ｖ）に応じて、出力ノードＡ、Ｂにハイレベル（Ｖｃｃ）またはローレベルＶｓｓ（＜０Ｖ）の信号を供給する。
【００２７】
外部制御端子Ｃｏｎｔがハイレベルのときは、インバータ１３がローレベル、インバータ１４がハイレベルとなり、出力ノードＡにはオン状態のＮＭＯＳ２３を介して電位Ｖｓｓが供給されて出力ノードＡはローレベルとなり、出力ノードＢにはオン状態のＰＭＯＳ２２を介して電位Ｖｃｃが供給されて出力ノードＢはハイレベルとなる。外部制御端子Ｃｏｎｔがローレベルのときは、前述の場合と逆に、インバータ１３がハイレベル、インバータ１４がローレベルとなり、出力ノードＡはハイレベル（Ｖｃｃ）となり、出力ノードＢはローレベル（Ｖｓｓ）となる。
【００２８】
出力ノードＡがハイレベルで出力ノードＢがローレベルのときには、スルートランジスタＴ１及びシャントトランジスタＴ４はそれぞれ導通状態（オン）となり、スルートランジスタＴ２及びシャントトランジスタＴ３はそれぞれ遮断状態（オフ）となり、送信端子ＴＸとアンテナ端子ＡＮＴとの間が導通状態となり、アンテナ端子ＡＮＴと受信端子ＲＸとの間が遮断状態となる送信モードとなる。
【００２９】
逆に、出力ノードＡがローレベルで出力ノードＢがハイレベルのときには、スルートランジスタＴ１及びシャントトランジスタＴ４はそれぞれ遮断状態（オフ）となり、スルートランジスタＴ２及びシャントトランジスタＴ３はそれぞれ導通状態（オン）となり、送信端子ＴＸとアンテナ端子ＡＮＴとの間が遮断状態となり、アンテナ端子ＡＮＴと受信端子ＲＸとの間が導通状態となる受信モードとなる。
【００３０】
シャントトランジスタＴ３は、端子ＴＸ−ＡＮＴ間が遮断された際、その端子間のアイソレーションを高める。すなわち、スルートランジスタＴ１がオフ状態であっても、受信信号がスルートランジスタＴ１を介して送信端子ＴＸに漏れてしまう場合があるが、この時、オン状態のシャントトランジスタＴ３を介して漏れた受信信号をグランドに逃がすことができる。同様に、シャントトランジスタＴ４は、端子ＲＸ−ＡＮＴ間が遮断された際、その端子間のアイソレーションを高める。すなわち、スルートランジスタＴ２がオフ状態の時、オン状態のシャントトランジスタＴ４を介して漏れた送信信号をグランドに逃がすことができる。
【００３１】
トランジスタＴ１〜Ｔ４を駆動するための制御信号のレベル、すなわち出力ノードＡ、ＢのハイレベルはＶｃｃ（＞０Ｖ）、ローレベルＶｓｓ（＜０Ｖ）であるが、このローレベルとして０Ｖではなく負電位にしている理由を以下に説明する。
【００３２】
本実施形態に係る高周波半導体スイッチ装置は、高周波信号の送信モードと受信モードとを時分割で切り替える時分割送受切替スイッチであり、送信モードの時に、電圧振幅の大きい送信信号が入力した場合に歪まないことが要求される。
【００３３】
電圧振幅の大きい送信信号が入力したとき、送信モードで遮断状態にあるべきトランジスタのソース・ドレイン間には大きな電圧振幅が印加される。また、そのトランジスタのゲート電極は高抵抗によってバイアスされており、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄが存在するので、ゲートの電位は直流バイアス電位に高周波信号が重畳されたものになる。Ｃｇｓ＝Ｃｇｄとすれば、ゲートに重畳される高周波信号の振幅は、ソース・ドレイン間に印加される高周波電圧振幅の１／２となる。
【００３４】
高周波スイッチ回路のトランジスタのしきい値電圧をＶｔｈとし、ドレイン・ソース間に印加する高周波信号の振幅（半値幅）をΔＶｄｓとすると、（ΔＶｄｓ／２）が（Ｖｔｈ−Ｖｓｓ）を超えた時、トランジスタは遮断状態を維持できず、歪を発生することになる。
【００３５】
より大きな信号振幅に対応させるためには、Ｖｓｓを負側に大きく設定するのが良いと考えられ得るが、それには限界がある。なぜならば、ΔＶｄｓはドレイン・ソース間耐圧を超えてはならないからである。よって、Ｖｓｓには最適な領域が存在する。例えば、Ｖｔｈが０．８（Ｖ）で、ドレイン・ソース間耐圧が５（Ｖ）のNMOSを高周波スイッチ回路に用いたとする。ΔＶｄｓが５（Ｖ）を超えると、ドレイン・ソース間にリーク電流を生じるので、ΔＶｄｓの最大値は５（Ｖ）となる。また、ΔＶｄｓ＝５（Ｖ）の時に遮断状態を維持させるためには、Ｖｓｓは−１．７（Ｖ） 以下でなければならない。但し、Ｖｓｓを必要以上に下げることはＭＯＳＦＥＴの特性からドレイン・ソース間耐圧を下げることになり、−１．７（Ｖ）が下限となる。ここでは簡単な考察から概念的な説明を行ったが、実際の素子では、Ｖｓｓのある適切な範囲（例えば、−１．２（Ｖ）〜 −１．７（Ｖ））に対して良好な最大許容入力電力が得られる。
【００３６】
ここで、図１２は、比較例の高周波半導体スイッチ装置の回路図である。図１に示す第１の実施形態に係る高周波半導体スイッチ装置と異なるのは、比較例の制御回路１２０には、ダイオード３１、３２とトランジスタ４１、４２が設けられず、さらにトランジスタ４１、４２を駆動するためのインバータ１１、１２も設けられていない。
【００３７】
図１３は比較例の高周波半導体スイッチ装置の動作を説明するために図１２の構成を簡略化した等価回路である。高周波スイッチ回路１０は、トランジスタのゲート容量Ｃｇと高抵抗Ｒｇのみでモデル化されている。また、制御回路１２０は、２つのＦＥＴ１、ＦＥＴ２のみでモデル化されている。負電圧発生回路４０は、チャージポンプ回路４５と出力容量Ｃｏｕｔ１のみでモデル化されている。
【００３８】
今、初期状態としてＦＥＴ１がオン、ＦＥＴ２がオフとする。すなわち、高周波スイッチ回路のトランジスタのゲート容量ＣｇにはハイレベルとしてＶｃｃが充電されている。ここで、高周波スイッチ回路のトランジスタの総ゲート幅は大きく、それゆえゲート容量Ｃｇは大きい（例えば１００（ｐＦ）程度）。
【００３９】
次に、ＦＥＴ１がオフ、ＦＥＴ２がオンになった状態を考える。  
Ｃｇに蓄えられていた電荷はＦＥＴ２を介して、負電圧発生回路４０の出力容量Ｃｏｕｔ１に流れ込む。これにより、負電圧発生回路４０の出力ノードＮＶＧｏｕｔの電位はＶｓｓから瞬間的に上昇してしまう。負電圧発生用に設けられたチャージポンプ回路４５の電流引き抜き能力は有限であるので、出力容量Ｃｏｕｔ１に充電された電荷を極めて短い時間（例えば１マイクロ秒）で引き抜くことはできず、ノードＮＶＧｏｕｔの電位はある時定数をもって、初期状態のＶｓｓに緩やかに漸近する。これによりゲート容量Ｃｇの電位Ｖｇもある時定数を持ってＶｓｓに緩やかに漸近することになる。
【００４０】
図１３において、下記の回路定数を与えて回路シミュレーションを行った。
【００４１】
Ｃｇ＝１００（ｐＦ）、Ｒｇ＝２．５（ｋΩ）、Ｃｏｕｔ１＝５００（ｐＦ）、Ｖｃｃ＝３（Ｖ）、負電圧発生回路４０の出力ノードＮＶＧｏｕｔの電位の初期値を−１．７（Ｖ）（＝Ｖｓｓ）、チャージポンプ回路４５の出力抵抗を１７（ｋΩ）、チャージポンプ回路４５の電流引き込み能力を１００（μＡ）とした。
【００４２】
このシミュレーションの結果を図１４に示す。図１４において、横軸は時間（マイクロ秒）を、縦軸はＶｇ、ＮＶＧｏｕｔの電位（Ｖ）を表す。
【００４３】
図１４の結果より、Ｖｇは約−０．９（Ｖ）までは急峻に立ち下がっている。それは次式によって説明される。  
Ｖｇが急峻に立ち下がる電圧＝Ｖｓｓ＋（Ｖｃｃ−Ｖｓｓ）×Ｃｇ／（Ｃｇ＋Ｃｏｕｔ１）。  
この式より、Ｃｏｕｔ１をＣｇに比べて極めて大きい値に設定できたとすれば、Ｖｇは瞬時にＶｓｓに到達する。
【００４４】
さて今、Ｖｇが−１．２（Ｖ）に達した後でなければ高周波スイッチ回路で歪が発生してしまうものと想定する。その場合、スイッチの切替には５（マイクロ秒）の時間が必要となることが図１４から分かる。ところで、ここでは時分割送受切替スイッチを想定しており、１（マイクロ秒）以下の切替スピードが要求される。よって、図１４のような特性では実使用の要求を満たさない。
【００４５】
スイッチ切替スピードを向上させる一つの方法として、上述の式より、Ｃｏｕｔ１をＣｇに比べて極めて大きくすることが挙げられる。しかし、現実的に大容量のＣｏｕｔ１を半導体集積回路に作り込むことはチップ面積の増大を招くという問題がある。
【００４６】
ところで、Ｖｇが約−０．９（Ｖ）に立ち下がった後の時定数はチャージポンプ回路４５の電流引き込み能力で決まる。よって、チャージポンプ回路４５の電流引き込み能力を大きくできればＶｓｓに漸近する時定数を小さくできる。しかし、この場合についても、電流引き込み能力の大きなチャージポンプ回路４５を半導体集積回路に作り込むことは消費電力やチップ面積の増大を招くという問題がある。
【００４７】
すなわち、比較例の構成にて、送受切替時間を短縮しようとすると、チップ面積や消費電力の増大を招くという問題があった。
【００４８】
本実施形態では、図１を参照して前述したように、制御回路２０の出力ノードＡとグランドとの間にダイオード３１とトランジスタ４１が接続され、出力ノードＢとグランドとの間にダイオード３２とトランジスタ４２が接続されている。さらに、トランジスタ４１、４２をそれぞれ駆動するインバータ１２、１１が、レベルシフト回路３０を駆動するインバータ１３、１４の前段に設けられている。
【００４９】
本実施形態において、今、外部制御端子Ｃｏｎｔにハイレベルが供給されているとする。この時、ノードＡはローレベル、ノードＢはハイレベルになっている。前述したように、ここでのローレベルは負電圧発生回路４０の出力電位Ｖｓｓ（＜０Ｖ）であり、ハイレベルはレベルシフト回路３０の高電位電源として供給されているＶｃｃである。
【００５０】
また、トランジスタ４１のゲートにはハイレベルが供給されており、トランジスタ４１はオン状態であるが、ダイオード３１は逆バイアス状態なので、トランジスタ４１は機能していない。一方、トランジスタ４２のゲートにはローレベルが供給されているので、トランジスタ４２も機能していない。
【００５１】
ここで、外部制御端子Ｃｏｎｔがハイレベルからローレベルに切り替わった場合を考える。ノードＡはハイレベルになるが、その際、トランジスタ４１はオフ状態になるのでトランジスタ４１の存在は考えなくても良い。一方、ノードＢはローレベルになるが、その際、トランジスタ４２はオン状態になり、ダイオード３２が順バイアスである間は、電流がノードＢからダイオード３２およびトランジスタ４２を介してグランドに流れ込む。
【００５２】
なおここで、レベルシフト回路３０が動作する前に、トランジスタ４２が動作する。すなわち、ノードＢに蓄積されている電荷は、トランジスタ４２がオンすることにより、レベルシフト回路３０の出力電位が変化する前にグランドへ放電される。その放電はノードＢの電位がダイオード３２の順方向電圧Ｖｆに達するまで行われる。ノードＢの電位がＶｆに達した後、レベルシフト回路３０の出力電位が変化し、ノードＢは所望のローレベルであるＶｓｓに達することになる。これは、インバータ１３の遅延時間を十分大きくし、出力ノードＢの電位がＶｆに達してからレベルシフト回路３０の出力が切り替わるように設定することで実現できる。
【００５３】
次に、図２は第１の実施形態に係る高周波半導体スイッチ装置の動作を説明するために図１の構成を簡略化した等価回路である。前述した図１３の回路に対して、図２の回路では、ダイオード３１、３２に対応するダイオード３５と、トランジスタ４１、４２に対応するＦＥＴ３がさらに制御回路２０の構成要素として追加されている。なお、ＦＥＴ２がオフからオンに切り替わる前に、ＦＥＴ３がオフからオンに切り替わるように設定されている。
【００５４】
図２の回路において、下記の回路定数を与えて回路シミュレーションを行った。
【００５５】
Ｃｇ＝１００（ｐＦ）、Ｒｇ＝２５（ｋΩ）、Ｃｏｕｔ１＝５００（ｐＦ）、ダイオード３５の順方向電圧Ｖｆ＝０．６（Ｖ）、ＮＶＧｏｕｔの電位の初期値を−１．７（Ｖ）（＝Ｖｓｓ）、チャージポンプ回路４５の出力抵抗を１７（ｋΩ）、チャージポンプ回路４５の電流引き込み能力を１００（μＡ）とした。
【００５６】
このシミュレーション結果を図３に示す。図３において、横軸は時間（マイクロ秒）を、縦軸はＶｇ、ＮＶＧｏｕｔの電位（Ｖ）を表す。
【００５７】
図３の結果より、Ｖｇは約−１．３（Ｖ）まで急峻に（１マイクロ秒以内で）立ち下がっている。それは次式によって説明される。  
Ｖｇが急峻に立ち下がる電圧＝Ｖｓｓ＋（Ｖｆ−Ｖｓｓ）×Ｃｇ／（Ｃｇ＋Ｃｏｕｔ１）。
【００５８】
このように、本実施形態によれば、負電圧発生回路４０の出力容量を大きくすることなく、また、その電流引き込み能力を大きくすることなく、数個の素子（ダイオード３１、３２、トランジスタ４１、４２）を付加するだけで、ターンオフ時、高周波スイッチ回路１０の制御信号の立下り波形を急峻にすることができ、時分割送受切替スイッチの送受切替時間を大幅に短縮することができる。
【００５９】
なお、ダイオード３１、３２としては、順方向電圧Ｖｆが比較的小さく、制御信号の立下り波形をより急峻にすることができるショットキーバリアダイオードを用いるのが望ましい。
【００６０】
また、負電圧発生回路４０はチャージポンプ型であることが望ましい。チャージポンプ回路は例えば反転昇圧回路などに比べてリップルが小さく、それによって高周波スイッチ回路１０に生じるノイズや歪を低減することができる。
【００６１】
チャージポンプ回路を用いた場合、負荷がないと、その出力ノードＮＶＧｏｕｔの電位が下がり続けてしまうので、外部制御端子Ｃｏｎｔの制御電圧が一定値の時に、負電圧発生回路４０の出力電位が一定となるように、図２に示すように、ノードＮＶＧｏｕｔとグランドとの間にノードＮＶＧｏｕｔの電位を所望の値Ｖｓｓにクランプするクランプ回路４８を設けることが望ましい。
【００６２】
クランプ回路４８としては、ノードＮＶＧｏｕｔとグランドとの間に直列接続された例えば２つのＦＥＴを用いることができ、Ｖｓｓが例えば−１．５（Ｖ）の場合、それぞれのＦＥＴのしきい値を０．７５（Ｖ）にすれば、ノードＮＶＧｏｕｔ−グランド間の電位差が、１．５（Ｖ）までは２つのＦＥＴはオフであり、それより高くなると２つのＦＥＴはオンとなり、ノードＮＶＧｏｕｔの電位がそれ以上下がらなくなる。
【００６３】
［第２の実施形態］
図４は、本発明の第２の実施形態に係る高周波半導体スイッチ装置の回路図である。
【００６４】
本実施形態では、レベルシフト回路１３０の構成が、上記第１の実施形態と異なる。すなわち、一対のＰＭＯＳ２１、２２のドレインと一対の相補出力端子（出力ノードＡ、Ｂ）との間に、それぞれのゲートがグランドに接続された一対のＰＭＯＳ２５、２６がさらに設けられ、且つ、一対のＮＭＯＳ２３、２４のドレインと一対の相補出力端子（出力ノードＡ、Ｂ）との間に、それぞれのゲートに一定の電位Ｖｂｉａｓが供給された一対のＮＭＯＳ２７、２８がさらに設けられている。一対のＰＭＯＳ２５、２６と一対のＮＭＯＳ２７、２８とをカスコード接続することにより、各ＭＯＳの電極間に印加する電圧を抑制し、各ＭＯＳのどの電極間の電圧も耐圧を超えないようにしたものである。
【００６５】
図１のレベルシフト回路３０においては各ＭＯＳの電極間に印加する電圧の最大値はＶｃｃ−Ｖｓｓとなるが、図４のレベルシフト回路１３０においてはＶｂｉａｓを適切な値（例えば１．５（Ｖ）程度）に設定すれば、各ＭＯＳの電極間に印加する電圧の最大値をＶｃｃ程度にすることができ、Ｖｃｃに対してＭＯＳ耐圧のマージンが無くても安定に動作させることが可能である。
【００６６】
［第３の実施形態］
図５は、本発明の第３の実施形態に係る高周波半導体スイッチ装置の構成を示すブロック図である。
【００６７】
高周波多ポートスイッチ回路５２は、図１における高周波スイッチ回路１０に対応するものである。高周波多ポートスイッチ回路５２は、１つのアンテナ端子ＡＮＴと、Ｘ個の高周波端子ＲＦ１〜ＲＦＸを有する。各高周波端子ＲＦ１〜ＲＦＸは、送信端子ＴＸまたは受信端子ＲＸに対応する。
【００６８】
高周波多ポートスイッチ回路５２には複数の制御回路２０が接続されている。各制御回路２０は、図１または図４に示す制御回路２０に対応する。各制御回路２０におけるレベルシフト回路の低電位電源端子には負電圧発生回路４０が接続されている。
【００６９】
各制御回路２０は、デコーダ回路５１に接続されている。デコーダ回路５１は、M対Nのデコーダ回路であり、M個の外部制御端子Ｃｏｎ１〜ＣｏｎＭの制御信号をデコードして、各制御回路２０に供給する。各制御回路２０の相補出力（出力ノードＡ、Ｂの出力）は、高周波多ポートスイッチ回路５２の制御信号として供給される。デコーダ回路５１の低電位電源はグランドであり、負電圧発生回路４０に負担をかけることはない。
【００７０】
次に、本発明の第４の実施形態について説明するが、その前に、図１２、１３を参照して前述した比較例において、下記の回路定数を与えて回路シミュレーションを行った結果について説明する。
【００７１】
図１３において、Ｃｇ＝１００（ｐＦ）、Ｒｇ＝４（ｋΩ）、Ｃｏｕｔ１＝６６５（ｐＦ）、Ｖｃｃ＝３（Ｖ）、負電圧発生回路４０の出力ノードＮＶＧｏｕｔの電位の初期値を−１．７（Ｖ）（＝Ｖｓｓ）、チャージポンプ回路４５の出力抵抗を１７（ｋΩ）、チャージポンプ回路４５の電流引き込み能力を１００（μＡ）とした。
【００７２】
このときのＶｇ（Ｖ）と時間（マイクロ秒）との関係を、図８における「比較例」のグラフに示す。
【００７３】
この結果より、Ｖｇは約−１．１（Ｖ）までは急峻に立ち下がっている。それはＲｇをゼロとする近似により得られる次式で説明される。  
Ｖｇが急峻に立ち下がる電圧＝Ｖｓｓ＋（Ｖｃｃ−Ｖｓｓ）×Ｃｇ／（Ｃｇ＋Ｃｏｕｔ１）。
【００７４】
ここで、Ｃｏｕｔ１をＣｇに比べて大きい値にすることにより、Ｖｇが瞬時に下がる電圧はＶｓｓに近づく。本シミュレーションでは、数マイクロ秒の時間内にＶｇが−１．２（Ｖ）に達するように、Ｃｏｕｔ１の値を６６５（ｐＦ）という大きな値に設定している。Ｃｏｕｔ１は、ＭＩＭ（metal insulator metal）容量などによって半導体基板上に形成され、そのレイアウト面積は全体のチップ面積の数十％を占めるほどに大きい。すなわち、比較例の構成において、スイッチ切替時間を短くするには、負電圧発生回路４０の出力容量を大きくしなければならず、これはチップ面積が極めて大きくなってしまう。
【００７５】
［第４の実施形態］
図６は、本発明の第４の実施形態に係る高周波半導体スイッチ装置の回路図である。
【００７６】
本実施形態に係る高周波半導体スイッチ装置は、高周波スイッチ回路１０と、制御回路１２０と、外部制御端子Ｃｏｎｔの制御信号が一定の時、負電位Ｖｓｓ１を出力する第１の負電圧発生回路４０ａと、外部制御端子Ｃｏｎｔの制御信号が一定の時、Ｖｓｓ１よりも正側の値である負電位Ｖｓｓ２を出力する第２の負電圧発生回路４０ｂと、第１の負電圧発生回路４０ａの出力ノードＮＶＧ１ｏｕｔと第２の負電圧発生回路４０ｂの出力ノードＮＶＧ２ｏｕｔとの間に、第２の負電圧発生回路４０ｂの出力ノードＮＶＧ２ｏｕｔ側がアノードとなるように直列接続されたＮ段（Ｎは自然数）のダイオードＤ１、Ｄ２とを備え、これらは同一半導体基板（半導体チップ）に設けられている。第２の負電圧発生回路４０ｂの出力ノードＮＶＧ２ｏｕｔは、レベルシフト回路３０の低電位電源端子に接続されている。
【００７７】
本実施形態に係る高周波半導体スイッチ装置が、図１に示す第１の実施形態に係る高周波半導体スイッチ装置と異なるのは、出力電位Ｖｓｓ１、Ｖｓｓ２の異なる２つの負電圧発生回路４０ａ、４０ｂと、それらの出力ノード間に接続されたダイオードＤ１、Ｄ２が設けられ、且つ、ダイオードＤ１、Ｄ２の順方向電圧をＶｆとすると、Ｖｓｓ２−Ｖｓｓ１＜Ｎ・Ｖｆとなるように設定されている点である。図６ではＮ＝２の例を示している。
【００７８】
図７は、本実施形態に係る高周波半導体スイッチ装置の動作を説明するために図６の構成を簡略化した等価回路である。上記第１の実施形態における図２の回路と共通する要素には同じ符号を付している。
【００７９】
第１の負電圧発生回路４０ａは、具体的にはチャージポンプ回路４５ａおよび出力容量Ｃｏｕｔ＿ａで構成されている。同様に、第２の負電圧発生回路４０ｂは、具体的にはチャージポンプ回路４５ｂおよび出力容量Ｃｏｕｔ＿ｂで構成されている。チャージポンプ回路４５ａ、４５ｂは、電流引き込み能力を持つ電流源および出力抵抗でモデル化できる。
【００８０】
図７の等価回路において、下記の回路定数を与えて回路シミュレーションを行った。このときのＶｇ（Ｖ）と時間（マイクロ秒）との関係を、図８における「第４の実施形態」のグラフに示す。
【００８１】
Ｃｇ＝１００（ｐＦ）、Ｒｇ＝４（ｋΩ）、Ｃｏｕｔ＿ａ＝０、Ｃｏｕｔ＿ｂ＝０、ダイオードＤ１、Ｄ２のそれぞれの順方向電圧Ｖｆ＝０．７１（Ｖ）（Ｖｆは順方向電流が１００（μＡ）になる順方向電圧とする。）、第１の負電圧発生回路４０ａの出力ノードＮＶＧ１ｏｕｔの電位の初期値を−３（Ｖ）（＝Ｖｓｓ１）、第２の負電圧発生回路４０ｂの出力ノードＮＶＧ２ｏｕｔの電位の初期値を−１．７（Ｖ）（＝Ｖｓｓ２）、チャージポンプ回路４５ａの出力抵抗をそれぞれ３０（ｋΩ）、チャージポンプ回路４５ｂの出力抵抗を１７（ｋΩ）、チャージポンプ回路４５ａ、４５ｂのそれぞれの電流引き込み能力を１００（μＡ）とした。
【００８２】
ここで、Ｃｏｕｔ＿ａおよびＣｏｕｔ＿ｂを共にゼロとした。本シミュレーションではＣｏｕｔ＿ａおよびＣｏｕｔ＿ｂがゼロであるにもかかわらず、図８に示すように、Ｃｇが−１．２（Ｖ）に到達する時間が、比較例と同じく３．４（マイクロ秒）という短い時間になっている。すなわち、本実施形態によれば、負電圧発生回路４０ａ、４０ｂの出力容量をゼロにしたとしても、スイッチの切替時間を、上記比較例と同程度に短くできる。
【００８３】
その理由を以下に説明する。説明のため、Ｃｏｕｔ＿ａおよびＣｏｕｔ＿ｂは小さいが有限の値を有するものとする。
【００８４】
図７において、ＦＥＴ１がオン、ＦＥＴ２がオフの状態からＦＥＴ１がオフ、ＦＥＴ２がオンになった瞬間、Ｃｇに充電されていた電荷がＦＥＴ２を通して、Ｃｏｕｔ＿ｂに充電される。その瞬間、ＮＶＧ２ｏｕｔの電位は急激に上昇しＮＶＧ２ｏｕｔとＮＶＧ１ｏｕｔとの電位差が２Ｖｆを超える。これにより、ダイオードＤ１、Ｄ２は導通状態となり、ＣｇおよびＣｏｕｔ＿ｂの電荷はＣｏｕｔ＿ａに充電される。これによりＮＶＧ１ｏｕｔの電位も急激に上昇するが、チャージポンプ回路４５ａの電流引き込み能力に応じて、ある時定数でＶｓｓ１（＝−３Ｖ）に漸近する。この例では、Ｖｇの値を−１．２（Ｖ）まで急速に降下させたいのであるが、この時点では−３（Ｖ）に向かって降下していくので、その降下時間は速く、比較例と同程度の時間で−１．２（Ｖ）まで降下することができる。Ｖｇが−１．２（Ｖ）より下がった後、ＮＶＧ１ｏｕｔとＮＶＧ２ｏｕｔとの電位差は２Ｖｆ以下になり、ダイオードＤ１、Ｄ２は遮断状態になる。よって、最終的には、Ｖｇは、ＮＶＧ２ｏｕｔの定常電位であるＶｓｓ２（−１．７（Ｖ））に漸近し、所望の負電位のローレベルに維持される。
【００８５】
なお、一般にチャージポンプ回路の出力はリップルを含んでおり、そのままでは高周波スイッチに悪影響を与える。よって、実際にはＣｏｕｔ＿ａおよびＣｏｕｔ＿ｂはリップル除去用低域通過フィルタの役割を担わせるために有限の値にすべきである。しかし、その値は高々数十ｐＦ程度で良く、比較例のように数百ｐＦの大きな容量である必要はない。
【００８６】
以上述べたように、本実施形態によれば、負電圧発生回路４０ａ、４０ｂの出力容量を極めて小さくしても、スイッチ切替時間を短くできる。すなわち、チップ面積において大きな比率を占めていた負電圧発生回路の出力容量を小さくできるので、チップ面積を大幅に小さくすることができる。
【００８７】
なお、外部制御端子Ｃｏｎｔの電位が一定の時、第２の負電圧発生回路４０ｂの出力電位が一定となるように、出力ノードＮＶＧ２ｏｕｔとグランドとの間に、図２を参照して前述したようなクランプ回路４８を設けることが望ましい。
【００８８】
また、第２の負電圧発生回路４０ｂはチャージポンプ回路で構成し、第１の負電圧発生回路４０ａは反転昇圧回路で構成すると、前述したような本実施形態の特性を損なわずに、素子数をより少なくできる。その理由を以下に述べる。
【００８９】
チャージポンプ回路で出力電位の絶対値を大きくしようとすると、その段数を大きくしなければならない。第２の負電圧発生回路４０ｂの出力電位は、上記例では、−１．７（Ｖ）であり、これは少ない段数で実現可能であり、素子数の増大を抑えることができる。そして、チャージポンプ回路を用いることで、出力電位のリップルが少ないという利点が得られる。
【００９０】
一方、第１の負電圧発生回路４０ａの出力電位は、上記例では−３（Ｖ）であり、電源電圧が３（Ｖ）であると仮定すれば反転昇圧回路を用いることができる。−３（Ｖ）の出力電位をチャージポンプ回路で実現しようとすると、その段数を大きくしなければならないが、反転昇圧回路であれば少ない素子数で実現可能となる。但し、反転昇圧回路のリップルはチャージポンプ回路に比べて大きい。しかし、第１の負電圧発生回路４０ａが機能するのはスイッチングの遷移期間に限られるので、リップルが大きいというデメリットは高周波スイッチに対して悪影響を及ぼさない。
【００９１】
［第５の実施形態］
図９は、本発明の第５の実施形態に係る高周波半導体スイッチ装置の回路図である。
【００９２】
本実施形態では、レベルシフト回路１３０の構成が、上記第４の実施形態と異なる。すなわち、一対のＰＭＯＳ２１、２２のドレインと一対の相補出力端子（出力ノードＡ、Ｂ）との間に、それぞれのゲートがグランドに接続された一対のＰＭＯＳ２５、２６がさらに設けられ、且つ、一対のＮＭＯＳ２３、２４のドレインと一対の相補出力端子（出力ノードＡ、Ｂ）との間に、それぞれのゲートに一定の電位Ｖｂｉａｓが供給された一対のＮＭＯＳ２７、２８がさらに設けられている。一対のＰＭＯＳ２５、２６と一対のＮＭＯＳ２７、２８とをカスコード接続することにより、各ＭＯＳの電極間に印加する電圧を抑制し、各ＭＯＳのどの電極間の電圧も耐圧を超えないようにしたものである。
【００９３】
このレベルシフト回路１３０においてはＶｂｉａｓを適切な値（例えば１．５（Ｖ）程度）に設定すれば、各ＭＯＳの電極間に印加する電圧の最大値をＶｃｃ程度にすることができ、Ｖｃｃに対してＭＯＳ耐圧のマージンが無くても安定に動作させることが可能である。
【００９４】
［第６の実施形態］
図１０は、本発明の第６の実施形態に係る高周波半導体スイッチ装置の回路図である。
【００９５】
高周波多ポートスイッチ回路５２は、図６における高周波スイッチ回路１０に対応するものである。高周波多ポートスイッチ回路５２は、１つのアンテナ端子ＡＮＴと、Ｘ個の高周波端子ＲＦ１〜ＲＦＸを有する。各高周波端子ＲＦ１〜ＲＦＸは、送信端子ＴＸまたは受信端子ＲＸに対応する。
【００９６】
高周波多ポートスイッチ回路５２には複数の制御回路１２０が接続されている。各制御回路１２０は、図６または図９に示す制御回路１２０に対応する。各制御回路１２０におけるレベルシフト回路の低電位電源端子には、前述した第２の負電圧発生回路４０ｂ、ダイオードＤ１、Ｄ２、第１の負電圧発生回路４０ａが接続されている。
【００９７】
各制御回路１２０は、デコーダ回路５１に接続されている。デコーダ回路５１は、M対Nのデコーダ回路であり、M個の外部制御端子Ｃｏｎ１〜ＣｏｎＭの制御信号をデコードして、各制御回路１２０に供給する。各制御回路１２０の相補出力（出力ノードＡ、Ｂの出力）は、高周波多ポートスイッチ回路５２の制御信号として供給される。デコーダ回路５１の低電位電源はグランドであり、負電圧発生回路４０ａ、４０ｂに負担をかけることはない。
【００９８】
［第７の実施形態］
図１１は、本発明の第７の実施形態に係る高周波半導体スイッチ装置の回路図である。本実施形態は、上記第１の実施形態と第４の実施形態とを組み合わせた形態である。
【００９９】
すなわち、本実施形態に係る高周波半導体スイッチ装置は、高周波スイッチ回路１０と、制御回路２０と、負電位Ｖｓｓ１を出力する第１の負電圧発生回路４０ａと、Ｖｓｓ１よりも正側の値である負電位Ｖｓｓ２を出力する第２の負電圧発生回路４０ｂと、第１の負電圧発生回路４０ａの出力ノードＮＶＧ１ｏｕｔと第２の負電圧発生回路４０ｂの出力ノードＮＶＧ２ｏｕｔとの間に、第２の負電圧発生回路４０ｂの出力ノードＮＶＧ２ｏｕｔ側がアノードとなるように直列接続されたＮ段（Ｎは自然数）のダイオードＤ１、Ｄ２とを備え、これらは同一半導体基板（半導体チップ）に設けられている。ダイオードＤ１、Ｄ２の順方向電圧をＶｆとすると、Ｖｓｓ２−Ｖｓｓ１＜Ｎ・Ｖｆとなるように設定されている。
【０１００】
制御回路２０は、レベルシフト回路３０と、その前段に設けられたインバータ１１〜１４と、レベルシフト回路３０の出力ノードＡにアノードが接続されたダイオード３１と、レベルシフト回路３０の出力ノードＢにアノードが接続されたダイオード３２と、ダイオード３１のカソードとグランドとの間に接続されたトランジスタ４１と、ダイオード３２のカソードとグランドとの間に接続されたトランジスタ４２とを有する。
【０１０１】
本実施形態においても、負電圧発生回路の出力容量を大きくすることなく、また、その電流引き込み能力を大きくすることなく、ターンオフ時、高周波スイッチ回路１０の制御信号の立下り波形を急峻にすることができ、時分割送受切替スイッチの送受切替時間を大幅に短縮することができる。また、チップ面積において大きな比率を占めていた負電圧発生回路の出力容量を小さくできるので、チップ面積を大幅に小さくすることができる。
【０１０２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【０１０３】
１０…高周波スイッチ回路、２０，１２０…制御回路、３０，１３０…レベルシフト回路、４０…負電圧発生回路、４０ａ…第１の負電圧発生回路、４０ｂ…第２の負電圧発生回路、４８…クランプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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