(57)【特許請求の範囲】
【請求項１】
画素回路をマトリックス状に配置して作成された表示部により所望の画像を表示する画像表示装置において、
前記表示部の走査線又は信号線は、
前記信号線又は走査線と配線パターンが交差する部位を除いて、前記信号線又は走査線の配線パターンと同一層に配線パターンが作成され、
前記交差する部位では、前記信号線又は走査線の配線パターンとは異なる層に配線パターンが作成され、
前記走査線には、
前記交差する部位とは異なる部位で前記信号線の配線パターンを上層又は下層で横切って、前記交差する部位をバイパスするバイパス用の配線パターンが設けられ、
前記画素回路には、前記信号線の電圧により階調を設定する書込トランジスタが設けられ、
前記バイパス用の配線パターンにより前記書込トランジスタのゲートが前記走査線に接続された、
画像表示装置。
【請求項２】
隣接する１組の前記画素回路では、前記信号線の配線パターンが近接して対向するように配置され、
前記バイパス用の配線パターンが、前記１組の画素回路における前記信号線の配線パターンを横切って、前記１組の画素回路における前記交差する部位をまとめてバイパスする配線パターンである、
請求項１に記載の画像表示装置。
【請求項３】
前記１組の画素回路が、前記信号線の配線パターンに対して対称形状に形成された、
請求項２に記載の画像表示装置。
【請求項４】
前記書込トランジスタが前記信号線の配線パターンの下に配置された、
請求項１に記載の画像表示装置。
【請求項５】
前記画素回路は、
自発光素子と、
電源用の走査線により供給される電源により前記自発光素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲートソース間電圧を保持する保持容量とを有し、
前記書込トランジスタが、前記保持容量の端子電圧を前記信号線の電圧により設定するトランジスタであり、
前記走査線及び信号線による制御により前記保持容量の端子間電圧を前記駆動トランジスタのしきい値電圧に設定した後、前記保持容量の端子電圧を前記書込トランジスタにより前記信号線の電圧に設定して前記自発光素子の発光輝度を設定する、
請求項２に記載の画像表示装置。
【請求項６】
前記画素回路は、
自発光素子と、
電源用の走査線により供給される電源により前記自発光素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲートソース間電圧を保持する保持容量とを有し、
前記書込トランジスタが、前記保持容量の端子電圧を前記信号線の電圧により設定するトランジスタであり、
前記走査線及び信号線による制御により前記保持容量の端子間電圧を前記駆動トランジスタのしきい値電圧に設定した後、前記保持容量の端子電圧を前記書込トランジスタにより前記信号線の電圧に設定して前記自発光素子の発光輝度を設定する、
請求項４に記載の画像表示装置。
【請求項７】
複数の前記画素回路において第１、第２、第３の画素回路が順に並列配置される組について、隣接する第２、第３の画素回路では、前記信号線の配線パターンが近接して対向するように配置され、
前記バイパス用の配線パターンが、前記第２、第３の画素回路における前記信号線の配線パターンを横切って、前記第２、第３の画素回路における前記交差する部位をまとめてバイパスする配線パターンであり、
第１の画素回路では、前記バイパス用の配線パターンの代わりに、前記走査線と導通する配線パターンであって、前記走査線と前記交差する部位とは異なる部位で前記信号線の配線パターンを上層又は下層で横切る擬似配線パターンである、
請求項１に記載の画像表示装置。
【請求項８】
画素回路をマトリックス状に配置して作成された表示部により所望の画像を表示する画像表示装置における短絡事故の修復方法において、
前記表示部の走査線又は信号線は、
前記信号線又は走査線と交差する部位を除いて、前記信号線又は走査線の配線パターンと同一層の配線により配線パターンが作成され、
前記交差する部位では、前記信号線又は走査線の配線パターンと異なる層の配線により配線パターンが作成され、
前記走査線には、
前記交差する部位とは異なる部位で前記信号線の上層又は下層を横切って、前記交差する部位をバイパスするバイパス用の配線パターンが設けられ、
前記画素回路には、前記信号線の電圧により階調を設定する書込トランジスタが設けられ、
前記バイパス用の配線パターンにより前記書込トランジスタのゲートが前記走査線に接続され、
前記短絡事故の修復方法は、
前記走査線の切断により、前記交差する部位を前記バイパス用の配線パターンから切り離して、前記信号線及び走査線間の短絡事故を修復する、
短絡事故の修復方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置及び短絡事故の修復方法に関し、例えば有機ＥＬ（Electro Luminescence）素子によるアクティブマトリックス型の画像表示装置に適用することができる。本発明は、信号線と走査線とが交差する部位をバイパスするバイパス用の配線パターンを走査線に設けることにより、配線パターン間の短絡事故を修復することができるようにする。
【背景技術】
【０００２】
近年、有機ＥＬ素子を用いたアクティブマトリックス型の画像表示装置の開発が盛んになっている。ここで有機ＥＬ素子を用いた画像表示装置は、電界の印加により発光する有機薄膜の発光現象を利用した画像表示装置である。有機ＥＬ素子は、１０〔Ｖ〕以下の印加電圧で駆動することができる。従ってこの種の画像表示装置は、消費電力を低減することができる。また有機ＥＬ素子は、自発光素子である。従ってこの種の画像表示装置は、バックライト装置を必要とせず、軽量化、薄型化することができる。さらに有機ＥＬ素子は、応答速度が数μ秒程度と速い特徴がある。従ってこの種の画像表示装置は、動画像表示時に残像が殆ど発生しない特徴がある。
【０００３】
具体的に、有機ＥＬ素子を用いたアクティブマトリックス型の画像表示装置は、有機ＥＬ素子と有機ＥＬ素子を駆動する駆動回路とによる画素回路をマトリックス状に配置して表示部が形成される。この種の画像表示装置は、表示部に設けられた信号線及び走査線をそれぞれ介して、表示部の周囲に配置した信号線駆動回路及び走査線駆動回路により各画素回路を駆動して所望の画像を表示する。
【０００４】
この有機ＥＬ素子を用いた画像表示装置に関して、特開２００７−３１０３１１号公報
には、２つのトランジスタを用いて画素回路を構成する方法が開示されている。従ってこの特開２００７−３１０３１１号公報に開示の方法によれば、画像表示装置の構成を簡略化することができる。またこの特開２００７−３１０３１１号公報には、有機ＥＬ素子を駆動する駆動トランジスタのしきい値電圧のばらつき、移動度のばらつき、有機ＥＬ素子の特性の経時変化による画質劣化を防止する構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところでこの種の画像表示装置は、製造工程における不良により、表示部に設けられた配線パターン間で短絡事故が発生する恐れがある。なおこの種の不良は、フォトリソグラィー工程における不良、エッチング工程における不良、導電性の異物の付着等である。
【０００７】
画像表示装置の製造工程において、この種の短絡事故を修復することができれば、歩留りを一段と向上することができる。
【０００８】
本発明は以上の点を考慮してなされたもので、配線パターン間の短絡事故を修復することができる画像表示装置及び短絡事故の修復方法を提案しようとするものである。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため請求項１の発明は、画素回路をマトリックス状に配置して作成された表示部により所望の画像を表示する画像表示装置に適用して、前記表示部の走査線又は信号線は、前記信号線又は走査線と配線パターンが交差する部位を除いて、前記信号線又は走査線の配線パターンと同一層に配線パターンが作成され、前記交差する部位では、前記信号線又は走査線の配線パターンとは異なる層に配線パターンが作成され、前記走査線には、前記交差する部位とは異なる部位で前記信号線の配線パターンを上層又は下層で横切って、前記交差する部位をバイパスするバイパス用の配線パターンが設けられる。
【００１０】
また請求項８の発明は、画素回路をマトリックス状に配置して作成された表示部により所望の画像を表示する画像表示装置における短絡事故の修復方法に適用して、前記表示部の走査線又は信号線は、前記信号線又は走査線と交差する部位を除いて、前記信号線又は走査線の配線パターンと同一層の配線により配線パターンが作成され、前記交差する部位では、前記信号線又は走査線の配線パターンと異なる層の配線により配線パターンが作成され、前記走査線には、前記交差する部位とは異なる部位で前記信号線の上層又は下層を横切って、前記交差する部位をバイパスするバイパス用の配線パターンが設けられ、前記短絡事故の修復方法は、前記走査線の切断により、前記交差する部位を前記バイパス用の配線パターンから切り離して、前記信号線及び走査線間の短絡事故を修復する。
【００１１】
請求項１、又は請求項８の構成により、信号線又は走査線と交差する部位を除いて、信号線又は走査線の配線パターンと同一層の配線により走査線又は信号線の配線パターンを作成し、交差する部位では、信号線又は走査線の配線パターンと異なる層の配線により走査線又は信号線の配線パターンを作成すれば、この同一層側の配線を優先して使用して信号線及び走査線を配置し、信号線及び走査線の双方にこの同一層の配線を適用し得ない部位でのみ、信号線又は走査線を異なる層により配置することができる。従って、この同一層側にシート抵抗の小さい配線パターン層を適用して、走査線及び信号線のインピーダンスを小さくすることができる。しかしながらこのようにすると、信号線及び走査線が同一層に形成されることになり、信号線及び走査線間で短絡事故が発生し易くなる。特に信号線と走査線とが交差する部位では、これら信号線及び走査線が積層されていることから、信号線及び走査線間を短絡された部位のみトリミングにより除去することが困難になり、結局、短絡事故を修復できなくなる。
【００１２】
そこで請求項１又は請求項８の構成では、走査線に、交差する部位とは異なる部位で信号線の上層又は下層を横切って、交差する部位をバイパスするバイパス用の配線パターンが設けられる。このバイパス用の配線パターンは、交差する部位をバイパスする構成であることから、トリミングにより交差する部位を走査線から切り離した場合には、この走査する部位に代えて走査線の信号を伝送することになる。従ってこの交差する部位で発生した走査線及び信号線間の短絡事故を修復することができる。
【発明の効果】
【００１３】
本発明によれば、配線パターン間の短絡事故を修復することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態の画像表示装置に適用される画素回路のレイアウトを示す平面図である。
【図２】本発明の第１実施形態の画像表示装置を示すブロック図である。
【図３】図２の画像表示装置に適用される画素回路の構成を詳細に示す接続図である。
【図４】図３との対比により図２の表示部を示す接続図である。
【図５】図３の画素回路の動作の説明に供するタイムチャートである。
【図６】図５のタイムチャートの説明に供する接続図である。
【図７】図６の続きの説明に供する接続図である。
【図８】図７の続きの説明に供する接続図である。
【図９】図８の続きの説明に供する接続図である。
【図１０】図９の続きの説明に供する接続図である。
【図１１】図１０の続きの説明に供する接続図である。
【図１２】図１１の続きの説明に供する接続図である。
【図１３】図１２の続きの説明に供する接続図である。
【図１４】短絡事故の説明に供する平面図である。
【図１５】スリットを用いた修復処理の説明に供する平面図である。
【図１６】図１５とは異なる例によるスリットを用いた修復処理の説明に供する平面図である。
【図１７】短絡事故を等化的に示す接続図である。
【図１８】信号線と書込信号用の走査線との間の短絡事故の説明に供する平面図である。
【図１９】図１８の短絡事故の修復の説明に供する平面図である。
【図２０】図１９とは異なる例による短絡事故の修復の説明に供する平面図である。
【図２１】短絡事故を等化的に示す接続図である。
【図２２】短絡事故に対する工夫を何ら設けない場合の画素回路のレイアウトを示す平面図である。
【図２３】図１９及び図２０とは異なる例による短絡事故の修復の説明に供する平面図である。
【図２４】図１９、図２０及び図２３とは異なる例による短絡事故の修復の説明に供する平面図である。
【図２５】本発明の第２実施形態の画像表示装置に適用される画素回路のレイアウトを示す平面図である。
【図２６】図２５の画素回路における修復処理の説明に供する平面図である。
【図２７】図２６とは異なる例における修復処理の説明に供する平面図である。
【図２８】コンタクトの不良の説明に供する平面図である。
【図２９】本発明の第３実施形態の画像表示装置に適用される画素回路のレイアウトを示す平面図である。
【図３０】本発明の第４実施形態の画像表示装置に適用される画素回路のレイアウトを示す平面図である。
【図３１】本発明の第６実施形態における比較例となる画素回路のパターンレイアウトを示す図である。
【図３２】比較例における画素回路での数段分のタイミングチャートである。
【図３３】本発明の第６実施形態における画素回路のパターンレイアウトを説明する図である。
【図３４】第６実施形態のパターンレイアウトにおけるタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、適宜図面を参照しながら本発明を実施するための形態（以下、「実施形態」という。）について説明する。なお、説明は以下の順序で行う。
１．第１実施形態（バイパス用の配線パターンを備える例）
２．第２実施形態（隣接画素回路の信号線が向かい合う例）
３．第３実施形態（書込トランジスタが信号線の下に配置された例）
４．第４実施形態（第２実施形態において書込トランジスタが信号線の下に配置された例）
５．第５実施形態（走査線側を信号線の下層に配置する例）
６．第６実施形態（擬似配線パターンを備える例）
【００１６】
＜１．第１実施形態＞
（１）実施形態の構成
（１−１）全体構成（図２〜図１３）
【００１７】
図２は、この実施形態の画像表示装置を示すブロック図である。この画像表示装置１は、ガラス等の絶縁基板に表示部２が作成される。画像表示装置１は、この表示部２の周囲に信号線駆動回路３及び走査線駆動回路４が作成される。
【００１８】
ここで表示部２は、画素回路（ＰＸＣＬ）５をマトリックス状に配置して形成される。
信号線駆動回路３は、表示部２に設けられた信号線ＤＴＬに信号線用の駆動信号Ｓｓｉｇを出力する。より具体的に、信号線駆動回路３は、水平セレクタ（ＨＳＥＬ）３Ａにより、ラスタ走査順に入力される画像データＤ１を順次ラッチして画像データＤ１を信号線ＤＴＬに振り分けた後、それぞれディジタルアナログ変換処理する。信号線駆動回路３は、このディジタルアナログ変換結果を処理して駆動信号Ｓｓｉｇを生成する。これにより画像表示装置１は、例えばいわゆる線順次により各画素回路５の階調を設定する。
【００１９】
走査線駆動回路４は、表示部２に設けられた書込信号用の走査線ＷＳＬ及び電源用の走査線ＤＳＬにそれぞれ書込信号ＷＳ及び駆動信号ＤＳを出力する。ここで書込信号ＷＳは、各画素回路５に設けられた書込トランジスタをオンオフ制御する信号である。また駆動信号ＤＳは、各画素回路５に設けられた駆動トランジスタのドレイン電圧を制御する信号である。走査線駆動回路４は、それぞれライトスキャン回路（ＷＳＣＮ）４Ａ及びドライブスキャン回路（ＤＳＣＮ）４Ｂにおいて、所定のサンプリングパルスＳＰをクロックＣＫで処理して書込信号ＷＳ及び駆動信号ＤＳを生成する。
【００２０】
図３は、画素回路５の構成を詳細に示す接続図である。図３との対比により図４に示すように、表示部２は、この図３に示す画素回路５をマトリックス状に配置して作成される。画素回路５は、有機ＥＬ素子８のカソードが所定の負側電源Ｖｓｓに接続され、有機ＥＬ素子８のアノードが駆動トランジスタＴｒ２のソースに接続される。なお駆動トランジスタＴｒ２は、例えばＴＦＴによるＮチャンネル型トランジスタである。画素回路５は、この駆動トランジスタＴｒ２のドレインが電源用の走査線ＤＳＬに接続され、この走査線ＤＳＬに走査線駆動回路４から電源用の駆動信号ＤＳが供給される。これらにより画素回路５は、ソースフォロワ回路構成の駆動トランジスタＴｒ２を用いて有機ＥＬ素子８を電流駆動する。
【００２１】
画素回路５は、この駆動トランジスタＴｒ２のゲート及びソース間に保持容量Ｃｓが設けられ、書込信号ＷＳによりこの保持容量Ｃｓのゲート側端電圧が駆動信号Ｓｓｉｇの電圧に設定される。その結果、画素回路５は、駆動信号Ｓｓｉｇに応じたゲートソース間電圧Ｖｇｓにより駆動トランジスタＴｒ２で有機ＥＬ素子８を電流駆動する。なおここでこの図３において、容量Ｃｅｌは、有機ＥＬ素子８の浮遊容量である。また以下において、容量Ｃｅｌは、保持容量Ｃｓに比して十分に容量が大きいものとし、駆動トランジスタＴｒ２のゲートノードの寄生容量は、保持容量Ｃｓに対して十分に小さいものとする。
【００２２】
すなわち画素回路５は、書込信号ＷＳによりオンオフ動作する書込トランジスタＴｒ１を介して、駆動トランジスタＴｒ２のゲートが信号線ＤＴＬに接続される。なおここで書込トランジスタＴｒ１は、例えばＴＦＴによるＮチャンネル型トランジスタである。ここで信号線駆動回路３は、階調設定用電圧Ｖｓｉｇ及びしきい値電圧の補正用電圧Ｖｏを所定のタイミングで切り換えて駆動信号Ｓｓｉｇを出力する。ここでしきい値電圧補正用の固定電圧Ｖｏは、駆動トランジスタＴｒ２のしきい値電圧のばらつき補正に使用する固定電圧である。また階調設定用電圧Ｖｓｉｇは、有機ＥＬ素子８の発光輝度を指示する電圧であり、階調電圧Ｖｉｎにしきい値電圧補正用の固定電圧Ｖｏを加算した電圧である。また階調電圧Ｖｉｎは、有機ＥＬ素子８の発光輝度に対応する電圧である。階調電圧Ｖｉｎは、水平セレクタ（ＨＳＥＬ）３Ａにおいて、ラスタ走査順に入力される画像データＤ１を順次ラッチして各信号線ＤＴＬに振り分けた後、それぞれディジタルアナログ変換処理して信号線ＤＴＬ毎に生成される。
【００２３】
画素回路５は、図５に示すように、有機ＥＬ素子８を発光させる発光期間の間、書込信号ＷＳにより書込トランジスタＴｒ１がオフ状態に設定される（図５（Ａ））。また画素回路５は、発光期間の間、電源用の駆動信号ＤＳによって駆動トランジスタＴｒ２に電源電圧ＶｃｃＨが供給される（図５（Ｂ））。これにより画素回路５は、図６に示すように、発光期間の間、保持容量Ｃｓの端子間電圧である駆動トランジスタＴｒ２のゲートソース間電圧Ｖｇｓ（図５（Ｄ）及び（Ｅ））に応じた駆動電流Ｉｄｓで有機ＥＬ素子８を発光させる。
【００２４】
画素回路５は、発光期間が終了する時点ｔ０で、電源用の駆動信号ＤＳが所定の固定電圧ＶｃｃＬに立ち下げられる（図５（Ｂ））。ここでこの固定電圧ＶｃｃＬは、駆動トランジスタＴｒ２のドレインをソースとして機能させるのに十分に低い電圧であって、かつ有機ＥＬ素子８のカソード電圧Ｖｓｓより低い電圧である。
【００２５】
これにより画素回路５は、図７に示すように、駆動トランジスタＴｒ２を介して、保持容量Ｃｓの有機ＥＬ素子８側端の蓄積電荷が走査線ＤＳＬに流出する。その結果、画素回路５は、駆動トランジスタＴｒ２のソース電圧Ｖｓが電圧ＶｃｃＬに立ち下がり（図５（Ｅ））、有機ＥＬ素子８が発光を停止する。また画素回路５は、このソース電圧Ｖｓの立ち下がりに連動して、駆動トランジスタＴｒ２のゲート電圧Ｖｇが低下する（図５（Ｄ））。
【００２６】
画素回路５は、続く所定の時点ｔ１で、書込信号ＷＳにより書込トランジスタＴｒ１がオン状態に切り換えられ（図５（Ａ））、駆動トランジスタＴｒ２のゲート電圧Ｖｇが信号線ＤＴＬに設定されたしきい値電圧補正用の固定電圧Ｖｏに設定される（図５（Ｃ）及び（Ｄ））。これにより画素回路５は、図８に示すように、駆動トランジスタＴｒ２のゲートソース間電圧Ｖｇｓが電圧Ｖｏ−ＶｃｃＬに設定される。ここで画素回路５は、電圧Ｖｏ、ＶｃｃＬの設定により、この電圧Ｖｏ−ＶｃｃＬが駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈより大きな電圧に設定される。
【００２７】
その後、画素回路５は、時点ｔ２で駆動信号ＤＳにより駆動トランジスタＴｒ２のドレイン電圧が電源電圧ＶｃｃＨに立ち上げられる（図５（Ｂ））。これにより画素回路５は、駆動トランジスタＴｒ２を介して保持容量Ｃｓの有機ＥＬ素子８側端に電源ＶｃｃＨから充電電流Ｉｄｓが流入する。その結果、画素回路５は、保持容量Ｃｓの有機ＥＬ素子８側端の電圧Ｖｓが徐々に上昇する。なおこの場合、画素回路５において、駆動トランジスタＴｒ２を介して有機ＥＬ素子８に流入する電流Ｉｄｓは、有機ＥＬ素子８の容量Ｃｅｌと保持容量Ｃｓの充電にのみ使用され、その結果、有機ＥＬ素子８を発光させることなく、単に駆動トランジスタＴｒ２のソース電圧Ｖｓのみが上昇することになる。
【００２８】
ここで画素回路５は、保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈとなると、駆動トランジスタＴｒ２を介した充電電流Ｉｄｓの流入が停止することになる。従ってこの場合、この駆動トランジスタＴｒ２のソース電圧Ｖｓの上昇は、保持容量Ｃｓの両端電位差が駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈとなると、停止することになる。これにより画素回路５は、駆動トランジスタＴｒ２を介して保持容量Ｃｓの端子間電圧を放電させ、図９に示すように、保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定する。
【００２９】
画素回路５は、保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定するのに十分な時間が経過して時点ｔ３になると、図１０に示すように、書込信号ＷＳにより書込トランジスタＴｒ１がオフ状態に切り換えられる（図５（Ａ））。続いて図１１に示すように、信号線ＤＴＬの電圧が階調設定用電圧Ｖｓｉｇ（＝Ｖｉｎ＋Ｖｏ）に設定される。
【００３０】
画素回路５は、続く時点ｔ４で書込トランジスタＴｒ１がオン状態に設定される（図５（Ａ））。これにより画素回路５は、図１２に示すように、駆動トランジスタＴｒ２のゲート電圧Ｖｇが階調設定用電圧Ｖｓｉｇに設定され、駆動トランジスタＴｒ２のゲートソース間電圧Ｖｇｓは、階調電圧Ｖｉｎに駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈを加算した電圧に設定される。これにより画素回路５は、駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきを有効に回避して有機ＥＬ素子８を駆動することができ、有機ＥＬ素子８の発光輝度のばらつきによる画質劣化を防止することができる。
【００３１】
画素回路５は、この駆動トランジスタＴｒ２のゲート電圧Ｖｇを階調設定用電圧Ｖｓｉｇに設定する際に、駆動トランジスタＴｒ２のドレイン電圧を電源電圧ＶｃｃＨに保持した状態で、一定期間の間、駆動トランジスタＴｒ２のゲートが信号線ＤＴＬに接続される。これにより画素回路５は、併せて駆動トランジスタＴｒ２の移動度μのばらつきが補正される。
【００３２】
すなわち保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定した状態で、書込トランジスタＴｒ１をオン状態に設定して駆動トランジスタＴｒ２のゲートを信号線ＤＴＬに接続した場合、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、固定電圧Ｖｏから徐々に上昇して階調設定用電圧Ｖｓｉｇに設定される。
【００３３】
ここで画素回路５は、この駆動トランジスタＴｒ２のゲート電圧Ｖｇの立ち上がりに要する書込時定数が、駆動トランジスタＴｒ２によるソース電圧Ｖｓの立ち上がりに要する時定数に比して短くなるように設定される。
【００３４】
この場合、書込トランジスタＴｒ１がオン動作すると、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、速やかに階調設定用電圧Ｖｓｉｇ（Ｖｏ＋Ｖｉｎ）に立ち上がることになる。このゲート電圧Ｖｇの立ち上がり時、有機ＥＬ素子８の容量Ｃｅｌが保持容量Ｃｓに比して十分に大きければ、駆動トランジスタＴｒ２のソース電圧Ｖｓは変動しないことになる。
【００３５】
しかしながら駆動トランジスタＴｒ２のゲートソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈより増大すると、駆動トランジスタＴｒ２を介して電源ＶｃｃＨから電流Ｉｄｓが流入し、駆動トランジスタＴｒ２のソース電圧Ｖｓが徐々に上昇することになる。その結果、画素回路５は、保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２により放電し、ゲートソース間電圧Ｖｇｓの上昇速度が低下することになる。
【００３６】
この端子間電圧の放電速度は、駆動トランジスタＴｒ２の能力に応じて変化する。より具体的には、駆動トランジスタＴｒ２の移動度μが大きい場合程、放電速度は、早くなる。
【００３７】
その結果、画素回路５は、移動度μが大きい駆動トランジスタＴｒ２程、保持容量Ｃｓの端子間電圧が低下するように設定され、移動度のばらつきによる発光輝度のばらつきが補正される。なおこの移動度μの補正に係る端子間電圧の低下分を図５、図１２及び図１３ではΔＶで示す。
【００３８】
画素回路５は、この移動度の補正期間が経過すると、時点ｔ５で書込信号ＷＳが立ち下げられる。その結果、画素回路５は、発光期間が開始し、図１３に示すように、保持容量Ｃｓの端子間電圧に応じた駆動電流Ｉｄｓにより有機ＥＬ素子８を発光させる。なお画素回路５は、発光期間が開始すると、いわゆるブートストラップ回路により駆動トランジスタＴｒ２のゲート電圧Ｖｇ及びソース電圧Ｖｓが上昇する。図１３におけるＶｅｌは、この上昇分の電圧である。
【００３９】
これらにより画素回路５は、時点ｔ０から時点ｔ１までの駆動トランジスタＴｒ２のゲート電圧を電圧ＶｃｃＬに立ち下げている期間で、駆動トランジスタＴｒ２のしきい値電圧を補正する処理の準備を実行する。また続く時点ｔ２から時点ｔ３までの期間で、保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定して、駆動トランジスタＴｒ２のしきい値電圧を補正する。また時点ｔ４から時点ｔ５までの期間で、駆動トランジスタＴｒ２の移動度を補正すると共に、階調設定用電圧Ｖｓｉｇをサンプリングする。
【００４０】
（１−２）画素回路のレイアウト（図１）
図１は、画素回路５における配線パターンのレイアウトを示す平面図である。この画像表示装置１は、この図１に示すレイアウトによる画素回路５が繰り返し配置されて表示部２が作成される。なおこの図１は、有機ＥＬ素子８のアノード電極から上層の部材を除去して基板側を見て示す平面図である。この図１では、各層の配線パターンをそれぞれハッチングの相違により示す。またこの図１においては、円形の印により層間のコンタクトを示す。またこの円形の印の内側にコンタクト先の配線パターンに割り当てたハッチングを設け、層間の接続関係を示す。
【００４１】
画素回路５は、例えばガラスによる絶縁基板上に配線パターン材料層を堆積した後、この配線パターン材料層をエッチング処理して第１配線が作成される。画素回路５は、続いてゲート酸化膜が作成された後、ポリシリコン膜による中間配線層が作成される。
【００４２】
画素回路５は、ほぼ中央の領域において、これら第１配線及び中間配線層が局所的に対向するように作成され、この局所的に対向する部位により保持容量Ｃｓが作成される。画素回路５は、続いてチャンネル保護層等が作成された後、不純物のドープにより書込トランジスタＴｒ１及び駆動トランジスタＴｒ２が作成される。
【００４３】
画素回路５は、続いて配線パターン材料層を堆積した後、この配線パターン材料層をエッチング処理して第２配線が作成される。
【００４４】
画素回路５は、続いて欠陥検出の処理が実行され、後述する欠陥箇所が修復される。また続いて、画素回路５は、所定膜厚により平坦化膜が作成された後、有機ＥＬ素子８のアノード電極が作成される。その後、画素回路５は、有機ＥＬ素子８の材料膜、カソード電極、保護膜が順次作成された後、封止用の透明基板が配置されて作成される。
【００４５】
この実施形態において、画素回路５は、上下方向に延長する信号線ＤＴＬが、画素回路５の左端側に作成される。また画素回路５は、水平方向に延長する電源用の走査線ＤＳＬ及び書込信号用の走査線ＷＳＬがそれぞれ画素回路５の上下に作成される。
【００４６】
ここでこの種の画像表示装置１では、第２配線の抵抗値が第１配線に比して格段に小さい特徴がある。具体的に第１配線は、第２配線に対してシート抵抗値が５０倍程度である。またこの実施形態の画像表示装置１では、信号線ＤＴＬ、走査線ＤＳＬ、ＷＳＬのインピーダンスを低くする必要がある。
【００４７】
そこで画素回路５は、第２配線により電源用の走査線ＤＳＬ及び書込信号用の走査線ＷＳＬが作成される。また電源用の走査線ＤＳＬが書込信号用の走査線ＷＳＬに比して幅広に作成される。また画素回路５は、可能な限り第２配線により信号線ＤＴＬが作成される。具体的に、画素回路５は、走査線ＤＳＬ及びＷＳＬと交差する部位に限って、第１配線により信号線ＤＴＬが作成され、残りの信号線ＤＴＬが第２配線により作成される。またその結果、信号線ＤＴＬは、走査線ＤＳＬ及びＷＳＬと交差する部位を間に挟んで、第１配線及び第２配線を接続するコンタクトがそれぞれ設けられる。
【００４８】
また画素回路５は、信号線ＤＴＬと電源用の走査線ＤＳＬとが交差する部位の電源用の走査線ＤＳＬに、信号線ＤＴＬを横切って、信号線ＤＴＬを切断する形状のスリットＳＬが設けられる。画素回路５Ａは、電源用の走査線ＤＳＬを幅方向にほぼ３等分する２箇所に、信号線ＤＴＬの延長する方向に並んでこのスリットＳＬが設けられる。ここでスリットＳＬは、レーザービームを用いたトリミングに充分なように、両端が信号線ＤＴＬの両側端部より飛び出し、かつ、この両端に開口が作成される。
【００４９】
また画素回路５は、信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位から、レーザートリミングに充分な距離だけ隔てた走査線駆動回路４側及び走査線駆動回路４とは逆側の走査線ＷＳＬに、第１配線との間の接続を確保する第１及び第２のコンタクトがそれぞれ設けられる。画素回路５は、この第１及び第２のコンタクトからの第１配線の配線パターンにより、信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位をバイパスする配線パターンＢＰが作成される。具体的に、この配線パターンＢＰは、信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位とは異なる部位であって、かつ信号線ＤＴＬが第２配線により作成されている部位において、信号線ＤＴＬを横切って、これら第１及び第２のコンタクトを接続するように第１配線により形成される。またこの配線パターンＢＰが駆動トランジスタＴｒ２のゲートに接続され、書込信号ＷＳの伝送路に割り当てられる。なおこの実施形態では、書込トランジスタＴｒ１を間に挟んでそれぞれ書込みトランジスタＴｒ１のゲートと対応する第１及び第２のコンタクトとを接続するように、この第１配線の配線パターンが作成される。
【００５０】
（１−３）修復処理（図１４〜図２１）
【００５１】
ここでこの実施形態の画像表示装置１の製造工程では、欠陥検出処理により配線パターン間の短絡事故を検出する。また続く修復処理において、検出された短絡事故を修復する。この製造工程では、検出された短絡事故の部位に応じて修復処理が実行される。
【００５２】
すなわちこの製造工程は、他の配線パターンと積層されていない箇所で短絡事故が検出された場合、短絡した部位をレーザービームの照射によりトリミングし、短絡事故を修復する。具体的に、例えば図１４において符号Ａにより示すように、書込信号用の走査線ＷＳＬと電源用の走査線ＤＳＬとが、信号線ＤＴＬと交差する部位以外で短絡した場合、走査線ＷＳＬ及びＤＳＬ間をレーザービームの照射によりトリミングし、短絡事故を修復する。
【００５３】
これに対して図１４において符号Ｂで示すように、信号線ＤＴＬと交差する部位の、バイパス用の配線パターンＢＰとは逆側の部位で、書込信号用の走査線ＷＳＬと電源用の走査線ＤＳＬとが短絡している場合、図１５に示すように、スリットＳＬを利用して信号線ＤＴＬ及び走査線ＷＳＬの短絡した部位を、電源用の走査線ＤＳＬから切り離し、短絡事故を修復する。すなわちこの製造工程は、短絡事故が発生した側のスリットＳＬにおいて、両端の開口から短絡事故が発生した側にそれぞれ走査線ＤＳＬの配線パターンをレーザートリミングにより切断し、これにより短絡事故を修復する。なおこの図１５及び以下の図においては、適宜、レーザートリミングの中心線を破線により示す。
【００５４】
またこの図１４において符号Ｃで示すように、信号線ＤＴＬと電源用の走査線ＤＳＬとが交差する部位で、信号線ＤＴＬと電源用の走査線ＤＳＬとが短絡している場合、図１６に示すように、図１５について上述したと同様に、スリットＳＬを利用したレーザートリミングにより短絡事故を修復する。
【００５５】
なお図１７は、これら符号Ａ〜Ｃにより示した短絡事故を等化的に示す接続図である。符号Ａ及びＢにより示す書込信号用の走査線ＷＳＬと電源用の走査線ＤＳＬとの短絡事故は、これらの走査線ＤＳＬ及びＷＳＬに係る各ラインで正常に画像表示することが困難になり、横筋の欠陥が観察される。また符号Ｃにより示す走査線ＤＳＬと電源用の走査線ＤＳＬとの短絡事故は、垂直方向の輝線又は黒線として欠陥が観察される。
【００５６】
これに対して図１８において符号Ｄにより示すように、第２配線の不良により、バイパス用の配線パターンＢＰ側で信号線ＤＴＬ及び書込信号用の走査線ＷＳＬが短絡している場合、図１９に示すように、短絡事故が発生した箇所の両側、第１及び第２のコンタクトの内側で、走査線ＷＳＬの配線パターンをレーザートリミングにより切断し、これにより短絡事故を修復する。
【００５７】
また図１８において符号Ｅにより示すように、第１配線の欠陥により、信号線ＤＴＬ及び書込信号用の走査線ＷＳＬが短絡している場合、図１９との対比により図２０に示すように、短絡した部位と共に、短絡事故が発生した箇所の両側、第１及び第２のコンタクトの内側で、走査線ＷＳＬの配線パターンをレーザートリミングにより切断し、これにより短絡事故を修復する。
【００５８】
なお図２１は、これら符号Ｄ及びＥにより示した短絡事故を等化的に示す接続図である。この場合、短絡事故の発生した画素回路５において、走査線ＷＳＬと信号線ＤＴＬとが所定インピーダンスにより常時接続されることになり、当該画素が欠陥として観察される。
【００５９】
（２）実施形態の動作（図１〜図２２）
【００６０】
以上の構成において、この画像表示装置１では、信号線駆動回路３において、順次入力される画像データＤ１が表示部２の信号線ＤＴＬに振り分けられた後（図２及び図３）、ディジタルアナログ変換処理される。これにより画像表示装置１では、信号線ＤＴＬに接続された各画素の階調を指示する階調電圧Ｖｉｎが信号線ＤＴＬ毎に作成される。画像表示装置１では、走査線駆動回路４による表示部の駆動により、表示部２を構成する各画素回路５に例えば線順次によりこの階調電圧Ｖｉｎが設定される。また各画素回路５では、この階調電圧Ｖｉｎに応じた駆動トランジスタＴｒ２による駆動によりそれぞれ有機ＥＬ素子８が発光する（図４）。これにより画像表示装置１では、画像データＤ１に応じた画像を表示部２で表示することができる。
【００６１】
より具体的に、画素回路５においては、ソースフォロワ回路構成の駆動トランジスタＴｒ２により有機ＥＬ素子８が電流駆動される。画素回路５においては、この駆動トランジスタＴｒ２のゲート、ソース間に設けられた保持容量Ｃｓのゲート側端の電圧が階調電圧Ｖｉｎに応じた電圧Ｖｓｉｇに設定される。これにより画像表示装置１では、画像データＤ１に応じた発光輝度により有機ＥＬ素子８を発光させて所望の画像を表示する。
【００６２】
しかしながらこれら画素回路５に適用される駆動トランジスタＴｒ２は、しきい値電圧Ｖｔｈのばらつきが大きい欠点がある。その結果、画像表示装置１では、単に保持容量Ｃｓのゲート側端電圧を階調電圧Ｖｉｎに応じた電圧Ｖｓｉｇに設定したのでは、駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきにより有機ＥＬ素子８の発光輝度がばらつき、画質が劣化する。
【００６３】
そこで画像表示装置１では、事前に、駆動信号ＤＳ及び書込信号ＷＳによる駆動トランジスタＴｒ２の制御等により、保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２のしき値電圧Ｖｔｈに設定される（図４〜図７）。その後、画像表示装置１では、保持容量Ｃｓの端子電圧が階調設定用電圧Ｖｓｉｇ（Ｖｉｎ＋Ｖｏ）に設定される（図１１）。これにより画像表示装置１では、駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきによる画質劣化を防止することができる。また一定時間の間、駆動トランジスタＴｒ２に電源を供給した状態で、駆動トランジスタＴｒ２のゲート電圧を階調設定用電圧Ｖｓｉｇに保持することにより、駆動トランジスタＴｒ２の移動度のばらつきによる画質劣化を防止することができる。
【００６４】
これにより画像表示装置１は、例えば線順次による各画素回路５の階調を設定する際に、書込信号ＷＳにより精度良く書込トランジスタＴｒ１をオンオフ制御することが必要になる。また有機ＥＬ素子８の駆動電流が電源用の走査線ＤＳＬを介して供給されることから、この走査線ＤＳＬにおける電圧降下を充分に小さくする必要がある。これらにより画像表示装置１では、走査線ＤＳＬ、ＷＳＬのインピーダンスを充分に小さくすることが必要になる。また信号線ＤＴＬについても、充分にインピーダンスを小さくすることが必要になる。
【００６５】
これにより画像表示装置１では、層間絶縁膜等を間に挟んだ第１配線、中間配線、第２配線の積層により、画素回路５が作成される（図１）。またこれら第１配線、中間配線、第２配線のうちで、第２配線が最も抵抗値が低いことにより、書込信号ＷＳの走査線ＷＳＬ、電源用の走査線ＤＳＬが第２配線により作成される。また電源用の走査線ＤＳＬが書込信号ＷＳの走査線ＷＳＬに比して幅広に作成される。これにより走査線ＷＳＬ、電源用の走査線ＤＳＬについて、充分にインピーダンスを低減することができる。
【００６６】
また信号線ＤＴＬは、走査線ＤＳＬ、走査線ＷＳＬと交差する部位のみ、第１配線により配線するようにして、走査線ＤＳＬ、走査線ＷＳＬと交差しない部位が第２配線により作成される。またさらに信号線ＤＴＬは、走査線ＷＳＬと交差する部位を間に挟んで、第１配線及び第２配線を接続するコンタクトが設けられる。これにより信号線ＤＴＬについても、充分にインピーダンスを低減することができる。
【００６７】
ここで画像表示装置１では、高解像度化により画素回路５を高密度に配置することが必要になる。その結果、高解像度化により同一層に設けられた配線パターン間で、短絡事故が発生し易くなる。従って画像表示装置１では、走査線ＷＳＬ及びＤＳＬ間（図１４、符号Ａ及びＢ）、走査線ＷＳＬと信号線ＤＴＬの第２配線との間（図１４、符号Ｃ）、走査線ＤＳＬと信号線ＤＴＬの第２配線との間（図１７、符号Ｄ）で短絡事故が発生する恐れがある。また信号線ＤＴＬの第１配線と書込トランジスタＴｒ１のゲートラインとの間（図１７、符号Ｅ）でも、短絡事故が発生する恐れがある。
【００６８】
特に、この実施形態のように、信号線ＤＴＬを第１配線と第２配線とで配線する場合、第１配線の長さを可能な限り短くすればする程、信号線ＤＴＬのインピーダンスを低下することができる。従って信号線ＤＴＬのインピーダンスの低下を目的に、第１配線の長さを短くすると、第２配線における信号線ＤＴＬと走査線ＤＳＬ、走査線ＷＳＬとの間隔が短くなり、短絡事故が発生し易くなる。
【００６９】
そこでこの画像表示装置１では、レーザービームを用いたトリミングにより短絡事故が修復される。ここで図１４において符号Ａにより示すように、配線パターンが積層されていない箇所の短絡事故は、単にレーザートリミングにより短絡した箇所を切断して短絡事故を修復することができる。
【００７０】
しかしながら配線パターンが積層されている部位については、レーザートリミングにより他の配線パターンまでも切断することになり、この場合には、短絡事故を修復することが困難になる。すなわち図２２は、短絡事故の修復処理に対して、何ら工夫していない場合の画素回路の構成を示す平面図である。従ってこの図２２の画素回路１５は、スリットＳＬが設けられることなく電源用の走査線ＤＳＬが作成される。また書込信号用の走査線ＷＳＬから単に延長するように駆動トランジスタＴｒ２のゲートラインが設けられる。
【００７１】
この図２２の例では、図１４及び図１５に付した符号に対応して符号ｂ〜ｅにより示すように、信号線ＤＴＬと交差する部位における走査線ＷＳＬ及びＤＳＬ間の短絡事故（符号ｂ）、走査線ＤＳＬと信号線ＤＴＬの第２配線との間の短絡事故（符号ｃ）、走査線ＷＳＬと信号線ＤＴＬの第２配線との間の短絡事故（符号ｄ）、信号線ＤＴＬの第１配線と書込トランジスタＴｒ１のゲートラインとの間の短絡事故（符号ｅ）については、レーザートリミングにより短絡事故を修復することが困難になる。
【００７２】
そこでこの画像表示装置１では、電源用の走査線ＤＳＬについては、信号線ＤＴＬを交差する部位に、信号線ＤＴＬを横切る形状のスリットＳＬが設けられ（図１）、このスリットＳＬを利用したレーザートリミングにより、短絡事故が発生した部位が走査線ＤＳＬから切り離されて短絡事故が修復される（図１５及び図１６）。これにより信号線ＤＴＬ及び走査線ＤＳＬが交差する場合にあって、交差する部位で短絡事故が発生した場合でも、この短絡事故を修復して歩留りを向上することができる。
【００７３】
しかしながらこのスリットを設ける手法にあっては、信号線ＤＴＬの第１配線と書込トランジスタＴｒ１のゲートラインとの間の短絡事故（図１８、符号Ｅ）については、適用することができない。また走査線ＷＳＬと信号線ＤＴＬの第２配線との間の短絡事故（図１８、符号Ｄ）については、適用することができるものの、走査線ＷＳＬのパターン幅を幅広に作成することが必要になる。その結果、電源用の走査線ＤＳＬに充分なパターン幅を割り当てることが困難になり、電源用走査線ＤＳＬのインピーダンスを充分に低下することが困難になる。なお電源用走査線ＤＳＬのインピーダンスを充分に低下することができない場合、走査線駆動回路４から遠ざかるに従って駆動トランジスタＴｒ２のドレイン電圧が低下することになり、シェーディングが発生することになる。また書込信号用の走査線ＷＳＬのパターン幅を増大させると、クロストークが増大し、これによっても画質が劣化する恐れがある。
【００７４】
そこでこの実施形態では、信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位から、レーザートリミングに充分な距離だけ隔てた走査線駆動回路４側及び走査線駆動回路４とは逆側の走査線ＷＳＬの部位に第１及び第２のコンタクトがそれぞれ設けられ、この第１及び第２のコンタクトを接続するバイパス用の配線パターンＢＰが第１配線により作成される。
【００７５】
また走査線ＷＳＬと信号線ＤＴＬの第２配線との間の短絡事故（図１９）、信号線ＤＴＬの第１配線と書込トランジスタＴｒ１のゲートラインとの間の短絡事故（図２０）については、このバイパス用の配線パターンＢＰのみにより書込み信号ＷＳを伝送するように、第１のコンタクトと信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位との間、第２のコンタクトと信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位との間がレーザートリミングにより切断される。これによりこの画像表示装置１では、信号線ＤＴＬ及び走査線ＷＳＬが交差する場合にあって、この交差する部位で短絡事故が発生した場合でも、この短絡事故を修復して歩留りを向上することができる。
【００７６】
なお図１９及び図２０との対比により図２３に示すように、この実施形態によれば、信号線ＤＴＬの第１配線を含んで第１及び第２のコンタクトを短絡させるような大規模な短絡事故が発生した場合でも、この短絡事故を修復することができる。また図２４に示すように、走査線ＷＳＬの直下で短絡していない場合には、バイパス用の配線パターン側をレーザートリミングして短絡事故を修復することも可能である。
【００７７】
さらにこの実施形態では、このバイパス用の配線パターンＢＰが書込トランジスタＴｒ１のゲートラインを兼用するように設定されていることにより、画素回路５のレイアウトを簡略化することができる。
【００７８】
また２つのコンタクトにより走査線ＷＳＬに接続されたバイパス用の配線パターンを介して、書込トランジスタＴｒ１のゲートが走査線ＷＳＬに接続されることから、コンタクト作成工程における不良により、何れか一方のコンタクトが導通不良となった場合でも、他方のコンタクトを介して書込トランジスタＴｒ１に書込信号ＷＳを供給することができる。従って従来に比して画像表示装置１の信頼性を向上することができる。
【００７９】
（３）実施形態の効果
【００８０】
以上の構成によれば、走査線と交差する部位のみ走査線とは異なる配線パターン層により信号線を作成すると共に、走査線と交差する部位を除いて走査線と同一の配線パターン層により信号線を作成する場合において、この交差する部位をバイパスする配線パターンを設けることにより、この交差する部位で発生した配線パターン間の短絡事故を修復することができる。
【００８１】
またこのバイパス用の配線パターンを介して書込トランジスタのゲートを走査線に接続することにより、画素回路のレイアウトを簡略化し、さらには画像表示装置の信頼性を向上することができる。
【００８２】
＜２．第２実施形態＞
図２５は、図１との対比により本発明の第２実施形態の画像表示装置に適用される表示部のレイアウトを示す平面図である。この実施形態の画像表示装置は、この図２５に示すレイアウトが異なる点を除いて、第１実施形態の画像表示装置１と同一に構成される。従って以下の説明においては、適宜、第１実施形態の画像表示装置における各部の符号を流用して説明する。
【００８３】
この実施形態の画像表示装置は、走査線駆動回路４から見た奇数番目の画素回路５０と、続く偶数番目の画素回路５Ｅとで、信号線ＤＴＬが向かい合うように配置される。すなわち表示部２２において、奇数番目の画素回路５０は、左端に沿って信号線ＤＴＬが配置される。また偶数番目の画素回路５Ｅは、右端に沿って信号線ＤＴＬが配置される。これにより表示部２２は、隣接する画素回路５Ｅ及び５０において、信号線ＤＴＬが近接して対向するように配置される。
【００８４】
この実施形態では、信号線ＤＴＬに対して、奇数番目の画素回路５０と偶数番目の画素回路５Ｅとを対称に作成することにより、隣接する画素回路５Ｅ及び５０において、信号線ＤＴＬが近接して対向するように配置する。
【００８５】
表示部２２は、この近接して配置された信号線ＤＴＬにおいて、バイパス用の配線パターンが共通に配置される。すなわち表示部２２は、レーザートリミングに充分な間隔を隔てて、近接して配置された信号線ＤＴＬがそれぞれ走査線ＷＳＬと交差する部位より走査線駆動回路４側及び走査線駆動回路４とは逆側に、第１及び第２のコンタクトが設けられる。表示部２２は、第１及び第２のコンタクト部を接続するバイパス用の配線パターンが、この対向する２つの信号線ＤＴＬの下層をまとめて横切るように、第１配線により作成される。またこのバイパス用の配線パターンにより、この隣接する画素回路の各書込トランジスタＴｒ１に書込信号ＷＳが供給される。
【００８６】
これにより図１９及び図２０との対比により図２６及び図２７に示すように、この実施形態の画像表示装置では、第２配線及び第１配線において、それぞれ走査線及び信号線間で短絡事故が発生した場合でも、確実に短絡事故を修復することができる。また図２８に示すように、第１及び第２のコンタクトの何れか一方のコンタクトが導通不良となった場合でも、他方のコンタクトを介して書込トランジスタＴｒ１に書込信号ＷＳを供給することができ、従来に比して画像表示装置１の信頼性を向上することができる。
【００８７】
この実施形態によれば、隣接する画素回路で走査線が近接して対向するように配置し、バイパス用の配線パターンを共通化したことにより、第１実施形態の構成に比して一段と簡易な構成により、第１実施形態と同様の効果を得ることができる。
【００８８】
また走査線に対して、奇数番目の画素回路と偶数番目の画素回路とを対称に作成し、これにより隣接する画素回路で走査線が近接して対向するように配置することにより、単にマスクのミラーリングにより各画素回路をレイアウトすることができる。これにより簡易に画像表示装置を構成して、第１実施形態の構成に比して一段と簡易な構成により、第１実施形態と同様の効果を得ることができる。
【００８９】
＜３．第３実施形態＞
図２９は、図１との対比により本発明の第３実施形態の画像表示装置に適用される表示部のレイアウトを示す平面図である。この実施形態の画像表示装置は、この図２９に示すレイアウトが異なる点を除いて、第１実施形態の画像表示装置１と同一に構成される。
【００９０】
この実施形態に適用される画素回路２５は、書込トランジスタＴｒ１が、信号線ＤＴＬの第２配線の下に配置される。より具体的には、図１について上述した画素回路５における書込トランジスタＴｒ１を反時計方向に９０度回転し、信号線ＤＴＬの第２配線の下に配置する。なおこの駆動トランジスタＴｒ２のレイアウトの変更により、この画素回路２５は、保持容量ＣＳ等の形状が修正されている。
【００９１】
これによりこの実施形態の画像表示装置は、信号線ＤＴＬの一部を第２配線により形成する構成を有効に利用し、第２配線の信号線ＤＴＬにより書込トランジスタＴｒ１への入射光を遮光する。なおこの信号線ＤＴＬにより遮光される光は、当該画素回路に設けられた有機ＥＬ素子８の光、隣接する画素回路に設けられた有機ＥＬ素子８の光等である。これによりこの実施形態では、外来光の入射による書込トランジスタＴｒ１の特性の変動を防止し、この特性の変動による各種の異常を防止する。またこの信号線ＤＴＬにより書込トランジスタＴｒ１をシールドし、バックチャンネルのリーク電流を低減する。
【００９２】
この実施形態によれば、駆動トランジスタを信号線の下に配置することにより、外来光の入射による駆動トランジスタの特性の変動等を防止して、上述の第１実施形態と同様の効果を得ることができる。
【００９３】
＜４．第４実施形態＞
図３０は、図２５との対比により本発明の第４実施形態の画像表示装置に適用される表示部のレイアウトを示す平面図である。この実施形態の画像表示装置は、図１との対比により図２９について上述したと同様に、書込トランジスタＴｒ１が、信号線ＤＴＬの第２配線の下に配置される点を除いて、第２実施形態の画像表示装置１と同一に構成される。
【００９４】
この実施形態によれば、画素回路を対称形状にレイアウトしてバイパス用の配線パターンを兼用する構成において、駆動トランジスタを信号線の下に配置して外来光の入射による駆動トランジスタの特性の変動等を防止するようにしても、上述の第２、第３実施形態と同様の効果を得ることができる。
【００９５】
＜５．第５実施形態＞
なお上述の実施形態においては、信号線と電源用及び書込信号用の走査線が交差する部位において、信号線を下層側に配置する場合について述べたが、本発明はこれに限らず、走査線側を信号線の下層に配置するようにしてもよい。
【００９６】
また上述の実施形態においては、第１配線に比して第２配線の抵抗値が低いことにより、第２配線を優先的に使用して信号線及び走査線を配置する場合について述べたが、本発明はこれに限らず、例えば第２配線に比して第１配線の抵抗値が低い場合には、第１配線を優先的に使用して信号線及び走査線を配置するようにしてもよく、この場合にも広く適用することができる。
【００９７】
また上述の第２実施形態及び第４実施形態においては、奇数番目の画素回路と偶数番目の画素回路とを対称に作成する場合について述べたが、本発明はこれに限らず、カラー画像の１画素を構成する赤色、緑色、青色のサブ画素を単位にして、このサブ画素を選択的に対称形状としてもよい。なおこの場合、例えば赤色、緑色、青色のサブ画素をそれぞれ構成する画素回路のうちで、赤色の画素回路と緑色及び青色の画素回路を対称形状とする場合、緑色の画素回路と赤色及び青色の画素回路を対称形状とする場合、赤色及び緑色の画素回路と青色の画素回路とを対称形状とする場合が考えられる。
【００９８】
＜６．第６実施形態＞
第６実施形態は、上記のように、カラー画像の１画素を構成する赤色、緑色、青色のサブ画素を単位にして、このサブ画素を選択的に対称形状とした例である。なお、ここでは、Ｇ（緑色）の画素回路を第１の画素回路、Ｂ（青色）の画素回路を第２の画素回路、Ｒ（赤色）の画素回路を第３の画素回路として、この順に並列配置されているユニット（組み）を例とする。また、ここでは、このユニットにおいて、第２の画素回路であるＢの画素回路と第３の画素回路であるＲの画素回路とが対称形状となっている例を説明する。
【００９９】
図３１は、本実施形態における比較例となる画素回路のパターンレイアウトを示す図である。レイアウト効率と欠陥リペア性を考慮して、ＴＦＴレイヤにおいてはＲＧＢ間で画素ピッチを非対称としている。
【０１００】
図３１に示すレイアウトでは、Ｒ画素に対してＧ画素のパターン面積が小さく、Ｂ画素のパターン面積が大きい場合を例としている。また、ＲＧＢの画素回路のうちＢの画素回路のレイアウトをＲＧの画素回路に対して左右反転させることにより、パターン密度をＲＧＢでほぼ等しくなるレイアウト構成している。
【０１０１】
また、Ｂ、Ｒそれぞれの画素には、信号線ＤＴＬと走査線ＷＳＬとがショートした際にリペアするためのバイパス用の配線パターンＢＰが第１金属配線により形成されている（図２５〜図２８参照）。
【０１０２】
すなわち、Ｂ、Ｒの画素回路における信号線ＤＴＬ−Ｒ、ＤＴＬ−Ｂの配線パターンを横切って、Ｂ、Ｒの画素回路における信号線ＤＴＬと走査線ＷＳＬとの交差する部位をまとめてバイパスするバイパス用の配線パターンＢＰが設けられている。
【０１０３】
また、Ｇの画素回路では、Ｂ、Ｒの画素回路に設けられているバイパス用の配線パターンＢＰは設けられていない。
【０１０４】
図３２は、比較例における画素回路での数段分のタイミングチャートである。すなわち、ここでは、ＷＳ正バイアスおよび閾値補正準備のためのパルスが３回と閾値補正のためのパルスが２回、計５回走査線ＷＳＬの切替りが行われる。
【０１０５】
このとき、ある信号線ＤＴＬには同時に５本分の走査線切替りによる容量カップリングが生じる。この回数は保証する画質や駆動周波数などに依存するものであり、条件によっては計４０回の切替りが行われることもある。
【０１０６】
また、図３２にＲＧＢそれぞれの信号線ＤＴＬ−Ｒ、ＤＴＬ−Ｇ、ＤＴＬ−Ｂのタイミングを示しているが、信号線ＤＴＬ−ＲおよびＤＴＬ−Ｂは信号線ＤＴＬ−ＲおよびＤＴＬ−Ｂと走査線ＷＳＬの寄生容量がＤＴＬ−Ｇに対して大きくなる。これは、図３１に示すパターンレイアウトのように、Ｂ、Ｒの画素回路では走査線ＷＳＬにバイパス用の配線パターンＢＰが設けられており、信号線ＤＴＬ−Ｂ、ＤＴＬ−Ｒとバイパス用の配線パターンＢＰとの交差部分での寄生容量が発生しているためである。このために走査線ＷＳＬの電位変動による容量カップリングがＤＴＬ−Ｇに対してＤＴＬ−Ｒ、ＤＴＬ−Ｂの方が大きくなり、閾値補正準備期間や閾値補正期間でのオフセット電位にノイズが生じることになる。
【０１０７】
これは、電位の切替り回数が多くなるほど大きくなり、特に閾値補正期間内に映像信号基準電位Ｖｏに収束しない場合には同一の映像信号を入力したにも関らず、Ｒ画素、Ｂ画素Ｂ、Ｇ画素の間に輝度ムラが生じる原因となる。
【０１０８】
図３３は、本実施形態における画素回路のパターンレイアウトを説明する図である。レイアウト効率と欠陥リペア性を考慮して、ＴＦＴレイヤにおいてはＲＧＢ間で画素ピッチを非対称としている。
【０１０９】
図３３に示すレイアウトでは、Ｒ画素に対してＧ画素のパターン面積が小さく、Ｂ画素のパターン面積が大きい場合を例としている。また、ＲＧＢの画素回路のうちＢの画素回路のレイアウトをＲＧの画素回路に対して左右反転させることにより、パターン密度をＲＧＢでほぼ等しくなるレイアウト構成している。
【０１１０】
また、Ｂ、Ｒそれぞれの画素には、信号線ＤＴＬと走査線ＷＳＬとがショートした際にリペアするためのバイパス用の配線パターンＢＰが第１金属配線により形成されている（図２５〜図２８参照）。
【０１１１】
すなわち、Ｂ、Ｒの画素回路における信号線ＤＴＬ−Ｒ、ＤＴＬ−Ｂの配線パターンを横切って、Ｂ、Ｒの画素回路における信号線ＤＴＬと走査線ＷＳＬとの交差する部位をまとめてバイパスするバイパス用の配線パターンＢＰが設けられている。
【０１１２】
また、Ｇの画素回路では、Ｂ、Ｒの画素回路に設けられているバイパス用の配線パターンＢＰに代えて、擬似配線パターンＦＰが設けられている。
【０１１３】
すなわち、Ｇの画素回路では、走査線ＷＳＬと導通する配線パターンであって、走査線ＷＳＬと信号線ＤＴＬ−Ｇとの交差部位とは異なる部位で信号線ＤＴＬ−Ｇの配線パターンを上層又は下層で横切る擬似配線パターンＦＰが設けられている。
【０１１４】
このような擬似パターンＦＰが設けられることで、Ｇの画素回路では、擬似パターンＦＰと信号線ＤＴＬ−Ｇとの間に寄生容量が発生する。一方、Ｂ、Ｒの画素回路では、バイパス用の配線パターンＢＰと信号線ＤＴＬ−Ｂ、ＤＴＬ−Ｒとの間で寄生容量が発生している。つまり、ＲＧＢ全ての画素回路において同じ寄生容量が発生することになる。
【０１１５】
図３４は、本実施形態のパターンレイアウトにおけるタイミングチャートである。走査線ＷＳＬの電位変動による容量カップリング量が等しくなり、それぞれの映像信号基準電位Ｖｏに同一のノイズが生じることにより、輝度ムラを防止することができる。
【０１１６】
本実施形態のパターンレイアウトによれば、２Ｔｒ１Ｃ画素回路において、Ｂ、Ｒの画素回路にバイパス用の配線パターンＢＰを設け、Ｇの画素回路に擬似配線パターンＦＰを設けることにより、走査線ＷＳＬと信号線ＤＴＬとの間に形成される寄生容量が各信号線に対して均一となる。このため、走査線ＷＳＬの電位変動による容量カップリング量の各画素間でのバラツキを低減し、輝度ムラを防止することが可能となる。
【０１１７】
なお、上記図３３に示す本実施形態のレイアウトパターンにおいて、Ｇの画素回路に設けた擬似配線パターンＦＰの代わりに、走査線ＷＳＬと信号線ＤＴＬ−Ｇとの交差部をバイパスするバイパス用の配線パターンを設けるようにしても同様である。
【０１１８】
上述の実施形態においては、図３について上述した画素回路により画像表示装置を構成する場合について述べたが、本発明はこれに限らず、種々の画素回路により画像表示装置を構成する場合に広く適用することができる。
【０１１９】
具体的に、例えば、上述の実施形態においては、駆動トランジスタのドレイン電圧の立ち下げにより、保持容量の有機ＥＬ素子側端電圧を立ち下げ、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合について述べたが、本発明はこれに限らず、例えば別途、スイッチイングトランジスタを介して保持容量の有機ＥＬ素子側端を所定の固定電圧に接続し、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合等にも広く適用することができる。
【０１２０】
またさらに例えば上述の実施形態においては、信号線を介して駆動トランジスタのゲート電圧をしきい値電圧補正用の固定電圧に設定することにより、保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合について述べたが、本発明はこれに限らず、例えば別途、スイッチイングトランジスタを介して駆動トランジスタのゲート電圧を固定電圧に設定し、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合にも広く適用することができる。
【０１２１】
また上述の実施形態においては、本発明を有機ＥＬ素子による自発光素子の画像表示装置に適用する場合について述べたが、本発明はこれに限らず、各種の自発光素子による画像表示装置、さらには液晶等による画像表示装置に広く適用することができる。
【産業上の利用可能性】
【０１２２】
本発明は、例えば有機ＥＬ素子によるアクティブマトリックス型の画像表示装置に適用することができる。
【符号の説明】
【０１２３】
１…画像表示装置、２、２２…表示部、３…信号線駆動回路、４…走査線駆動回路、５、５Ｅ、５０、１５、２５、３５Ｅ、３５０…画素回路、ＤＴＬ…信号線、ＤＳＬ、ＷＳＬ…走査線、Ｔｒ１、Ｔｒ２…駆動トランジスタ、ＣＳ…保持容量、ＢＰ…バイパス用の配線パターン、ＦＰ…擬似配線パターン
【図１】
0005245879.tif 000002
【図２】
0005245879.tif 000003
【図３】
0005245879.tif 000004
【図４】
0005245879.tif 000005
【図５】
0005245879.tif 000006
【図６】
0005245879.tif 000007
【図７】
0005245879.tif 000008
【図８】
0005245879.tif 000009
【図９】
0005245879.tif 000010
【図１０】
0005245879.tif 000011
【図１１】
0005245879.tif 000012
【図１２】
0005245879.tif 000013
【図１３】
0005245879.tif 000014
【図１４】
0005245879.tif 000015
【図１５】
0005245879.tif 000016
【図１６】
0005245879.tif 000017
【図１７】
0005245879.tif 000018
【図１８】
0005245879.tif 000019
【図１９】
0005245879.tif 000020
【図２０】
0005245879.tif 000021
【図２１】
0005245879.tif 000022
【図２２】
0005245879.tif 000023
【図２３】
0005245879.tif 000024
【図２４】
0005245879.tif 000025
【図２５】
0005245879.tif 000026
【図２６】
0005245879.tif 000027
【図２７】
0005245879.tif 000028
【図２８】
0005245879.tif 000029
【図２９】
0005245879.tif 000030
【図３０】
0005245879.tif 000031
【図３１】
0005245879.tif 000032
【図３２】
0005245879.tif 000033
【図３３】
0005245879.tif 000034
【図３４】
0005245879.tif 000035