(57)【特許請求の範囲】
【請求項１】
電力変換器の出力電圧の離散時間における基準電圧に対する誤差を検出して対応する誤差信号を出力する誤差検出手段と、
前記離散時間における各誤差信号をディジタル誤差信号に変換する信号変換手段と、
前記各ディジタル誤差信号に含まれる前記誤差の大きさを示すデータをそれぞれのアドレスデータとし、そのアドレスデータに補償係数を乗じたデータを出力する複数のルックアップテーブルと、
前記各ルックアップテーブルから出力されるデータを加減算してディジタル制御信号を形成する演算手段と、
前記ディジタル制御信号に基づいて、前記電力変換器の出力電圧の誤差がなくなるように該電力変換器を制御する制御手段と、を備え、
前記演算手段は、前記各ディジタル誤差信号に含まれる前記誤差の正負を示すデータを前記加減算の制御に使用するように構成されていることを特徴とする電源装置。
【請求項２】
前記補償係数は、ＰＩＤ補償係数であることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記ディジタル誤差信号は、前記誤差の正負を表すサインビットを有するようにコード化されていることを特徴とする請求項１に記載の電源装置。
【請求項４】
前記演算手段は前記サインビットのデータを前記加減算の制御に使用することを特徴とする請求項３に記載の電源装置。
【請求項５】
前記演算手段は、加減算器と該加減算器の出力を格納するレジスタとを備えるアキュムレータであることを特徴とする請求項４に記載の電源装置。
【請求項６】
前記加減算器は、前記サインビットのデータが「０」および「１」の場合にそれぞれ加算および減算を行うように構成されていることを特徴とする請求項５に記載の電源装置。
【請求項７】
前記電力変換器はＤＣ−ＤＣ変換回路を有し、前記制御手段は前記ディジタル制御信号に基づいて形成されるＰＷＭ信号によって前記ＤＣ−ＤＣ変換回路のスイッチ素子を開閉制御するように構成されていることを特徴とする請求項１に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換器の出力電圧の基準電圧に対する誤差に基づいてディジタル制御信号を形成し、このディジタル制御信号によって上記出力電圧の誤差がなくなるように上記電力変換器を制御する電源装置に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣ変換回路を有する電力変換器と、該電力変換器の出力電圧の基準電圧に対する誤差がなくなるように該電力変換器を制御するディジタル電圧制御器とを備える電源装置が特許文献１によって提案されている。
上記電圧制御器は、上記電力変換器の出力電圧と上記基準電圧の差に対応する誤差信号をディジタル誤差信号に変換する信号変換器、上記ディジタル誤差信号をアドレス情報とするルックアップテーブルを用いてディジタル制御信号を設定する補償器、および、このディジタル制御信号に基づいて上記ＤＣ−ＤＣ変換回路のスイッチング素子をＰＷＭ制御する制御回路を備えた構成を有する。
【０００３】
上記ルックアップテーブルは、上記ディジタル誤差信号に基づいて、該ディジタル誤差信号にＰＩＤ係数を乗じた信号（以下、乗算結果という）を出力するように、つまり、上記ディジタル誤差信号にＰＩＤ係数を乗じる乗算器としての機能を有するように構成されている。
【特許文献１】特表２００５−５１２４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記誤差信号は、正負の極性を有するので、上記信号変換器から出力されるディジタル誤差信号には正負の情報が含まれることになる。そこで、上記ルックアップテーブルには、正のディジタル誤差信号に対する乗算結果と、負のディジタル誤差信号に対する乗算結果の双方が格納される。
【０００５】
上記のようにルックアップテーブルに正負のディジタル誤差信号に対する乗算結果を格納するためには、該ルックアップテーブルとして大容量のものを使用する必要があり、これはコストの増大をもたらす。また、大容量のルックアップテーブルはサイズが大きくなるので、チップ面積が増大するという不都合も生じる。
【０００６】
そこで、本発明は、ルックアップテーブルの容量の低減を図ることができる電源装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明は、電力変換器の出力電圧の離散時間における基準電圧に対する誤差を検出して対応する誤差信号を出力する誤差検出手段と、前記離散時間における各誤差信号をディジタル誤差信号に変換する信号変換手段と、前記各ディジタル誤差信号に含まれる前記誤差の大きさを示すデータをそれぞれのアドレスデータとし、そのアドレスデータに補償係数を乗じたデータを出力する複数のルックアップテーブルと、前記各ルックアップテーブルから出力されるデータを加減算してディジタル制御信号を形成する演算手段と、前記ディジタル制御信号に基づいて、前記電力変換器の出力電圧の誤差がなくなるように該電力変換器を制御する制御手段と、を備える電源装置を提供する。この電源装置において、前記演算手段は、前記各ディジタル誤差信号に含まれる前記誤差の正負を示すデータを前記加減算の制御に使用するように構成される。
【０００８】
前記補償係数としては、例えばＰＩＤ補償係数が使用される。また、前記ディジタル誤差信号は、例えば、前記誤差の正負を表すサインビットを有するようにコード化される。この場合、前記演算手段は、前記サインビットのデータを前記加減算の制御に使用することができる。
【０００９】
前記演算手段としては、例えば、加減算器と該加減算器の出力を格納するレジスタとを備えるアキュムレータが使用される。この加減算器は、例えば、前記サインビットのデータが「０」および「１」の場合にそれぞれ加算および減算を行うように構成することができる。
【００１０】
前記電力変換器は、ＤＣ−ＤＣ変換回路を含むことができる。この場合、前記制御手段は、例えば前記ディジタル制御信号に基づいて形成されるＰＷＭ信号によって前記ＤＣ−ＤＣ変換回路のスイッチ素子を開閉制御するように構成される。
【発明の効果】
【００１１】
本発明によれば、ルックアップテーブルに正負のディジタル誤差信号に対する乗算結果を格納する必要がなくなるので、該ルックアップテーブルの容量の低減することが可能である。したがって、チップサイズの小型化およびコストダウンを図ることができる。
【発明を実施するための最良の形態】
【００１２】
図１は、ディジタル制御スイッチング電源装置の基本構成を例示したブロック図である。
この電源装置は、ＤＣ−ＤＣ変換回路２を有した電力変換器と、基準電圧VrefとＤＣ−ＤＣ変換回路２の出力電圧Voutとの差（電圧Vrefに対する電圧Voutの誤差）を検出する誤差検出器３、この誤差検出器３から出力される誤差信号Veをディジタル誤差信号e[n]に変換するＡ／Ｄ変換回路４、上記ディジタル誤差信号e[n]に基づいてデューティ指示信号dc[n]を算出するディジタル補償回路５、上記デューティ指示信号dc[n]に対応するデューティ比を有したＰＷＭ（パルス幅変調）信号を生成するディジタルＰＷＭ回路６およびデッドタイムコントローラ７を有する。
【００１３】
ＤＣ−ＤＣ変換回路２は、直流電源１に接続されたスイッチ素子２１、スイッチ素子２１の出力と接地間に介在されたスイッチ素子２２、スイッチ素子２１の出力と誤差検出器３の−入力との間に介在されたインダクタ２３および該インダクタ２３の出力と接地間に介在されたキャパシタ２４を備えている。
スイッチ素子Ｓ１およびＳ２は、デッドタイムコントローラ７から出力されるＰＷＭ信号によって開閉制御され、これにより、入力電圧Vinが出力電圧Voutに変換されて負荷８に印加される。なお、負荷８には出力電圧Voutに基づく電流Ioutが流れる。
【００１４】
この電源装置では、アナログ制御スイッチング電源装置と同様に、ＰＩ（比例−積分）補償もしくはＰＩＤ（比例−積分−微分）補償を適用した制御ループが構成されるが、通常はＰＩＤ補償を適用して制御ループを構成することが多い。そこで、上記ディジタル補償回路５には、ＰＩＤ補償機能をもたせている。
【００１５】
この電源装置は、離散時間型の制御回路としての機能を有する。周知のように、離散時間でのＰＩＤ補償回路の出力dc[n]は、ｎ（正の整数）をＤＣ−ＤＣ変換回路２の現スイッチング期間の指標値とすると、
dc[n]= dc [n-1]+C0*e[n] +C1*e[n-1] +C2*e[n-2]        …(1)
ただし、dc[n]:デューティ指示信号
dc[n-1]:一つ前のデューティ指示信号
e[n]:誤差信号
e[n-1]:１つ前の誤差信号
e[n-2]:２つ前の誤差信号
CO,C1,C2: ＰＩＤ係数（正数）
で表される。
【００１６】
ディジタル補償回路５は、ディジタル誤差信号e[n]、 e[n-1]、e[n-2]に基づいて(1)式の計算を行い、デューティ指示信号dc[n]を算出する。
以下、図２を参照して、このディジタル補償回路５について説明する。(1)式の計算を実現する方法には、アキュムレータと乗算器とを用いる方法や、アキュムレータとルックアップテーブルとを用いる方法が報告されているが、前者の方法は乗算器を設けるために比較的大きな面積を必要とすることから、ルックアップテーブルを用いる後者の方法が一般的である。そこで、図２に示したディジタル補償回路５では、ルックアップテーブルを用いる方法を適用している。
【００１７】
上記Ａ／Ｄ変換回路４から出力されるディジタル誤差信号e[n]は、いわゆるサーモメータコードによって表されている。上記ディジタル誤差信号e[n]が入力されるサイン・マグニチュード変換回路５１は、上記サーモメータコードをいわゆるサイン・マグニチュードコード（例、３＝０１１、−３＝１１１：最上位ビットＭＳＢはサインビットであり、正負の符号を表す）に変換するものである。なお、上記Ａ／Ｄ変換回路４がサイン・マグニチュードコードで表されたディジタル誤差信号e[n]を直接出力するように構成されている場合には、当然、サイン・マグニチュード変換回路５１は不要である。
【００１８】
サイン・マグニチュード変換回路５１によってコード変換されたディジタル誤差信号e[n]は、レジスタ５２−１〜５２−３に格納される。すなわち、現誤差信号e[n]はレジスタ５２−１に、１つ前の誤差信号e[n-1] はレジスタ５２−２に、２つ前の誤差信号e[n-2] はレジスタ５２−３にそれぞれ格納される。このレジスタ５２−１、５２−２および５２−３に格納された誤差信号e[n]、e[n-1]およびe[n-2]は、それぞれルックアップテーブル５３−１、５３−２および５３−３にアドレス情報として入力される。
【００１９】
ルックアップテーブル５３−１は、誤差信号e[n]とＰＩＤ係数COの乗算結果CO*e[n]を、ルックアップテーブル５３−２は、誤差信号e[n-1]とＰＩＤ係数C1の乗算結果C1*e[n-1]を、ルックアップテーブル５３−３は、誤差信号e[n-2]とＰＩＤ係数C2の乗算結果C2*e[n-2]をそれぞれ記憶している。したがって、例えば、誤差信号e[n]がレジスタ５２−１に格納されると、ルックアップテーブル５３−１から誤差信号e[n]に対応する乗算結果CO*e[n]が出力されることになる。このように、ルックアップテーブル５３−１〜５３−３は、乗算器としての役割を果たすものである。
【００２０】
マルチプレクサ５４は、ルックアップテーブル５３−１〜５３−３から入力される上記乗算結果を順次切り替えて出力し、その出力をアキュムレータ５５に入力する。
アキュムレータ５５は、図３に示すように、加算器５５１とレジスタ５５２とで構成されている。
レジスタ５５２は、図示していないクロック発生回路から与えられるクロックのタイミングで加算器５５１の加算結果を格納すると同時に、その格納結果ｙ（レジスタ出力）を加算器５５１の入力に戻す。加算器５５１は、上記マルチプレクサ５４から与えられる入力xとレジスタ出力yを加算し、次のクロックのタイミングでその加算結果をレジスタ５５２に格納する。
アキュムレータ５５は、ＤＣ−ＤＣ変換回路２の１スイッチング周期内でこのような動作を繰り返すことによって (1)式の演算を実行し、その演算結果であるデューティ指示信号dc[n]を図２に示すレジスタ５６に出力する。なお、kは入力xのライン、加算器の出力ラインおよびレジスタ出力yのラインのビット数である。
【００２１】
図４にkビットの上記加算器５５１の構成例を示す。この加算器５５１は、k個の全加算器FA0〜FAk-1を有し、これらによってキャリー信号を含む(xk-1，…，x0)+(yk-1，…，y0)=(sumk-1，…，sum0)の計算を行う。
なお、図２に示す各回路要素を制御するための制御信号は、ステートマシンで生成される。
【００２２】
ところで、ルックアップテーブル５３−１、５３−２および５３−３に書き込まれる乗算結果は、誤差信号の数によって決定される。すなわち、サイン・マグニチュード変換回路５１の出力が-m〜m（mは正の整数）に設定されているとすると、ルックアップテーブル５３−１、５３−２および５３−３には、以下に示すような2m+1個の乗算結果がそれぞれ格納される。
【００２３】
「テーブル５３−１」
-m*CO,-(m-1)*CO,-(m-2)*CO,…,-2*CO,-1*CO,0*CO,1*CO,2*CO,
…,(m-2)*CO,(m-1)*CO,m*CO→2m+1個
「テーブル５３−２」
-m*C1,-(m-1)*C1,-(m-2)*C1,…,-2*C1,-1*C1,0*C1,1*C1,2*C1,
…,(m-2)*C1,(m-1)*C1,m*C1→2m+1個
「テーブル５３−３」
-m*C2,-(m-1)*C2,-(m-2)*C2,…,-2*C2,-1*C2,0*C2,1*C2,2*C2,
…,(m-2)*C2,(m-1)*C2,m*C2→2m+1個
【００２４】
ここで、例としてm=3の場合を考えると、この場合、サイン・マグニチュード変換回路５１の出力は−３,−２,−１,０,１,２,３と表される。これらの出力のうち、例えば出力−３および出力３のコードはそれぞれ１１１および０１１であり、これらのコードの最上位ビットＭＳＢが正負の符号を表すサインビットになる（「１」：負、「０」：正）。
そして、このm=3の場合には、ルックアップテーブル５３−１、５３−２および５３−３に下表に示すようなデータ（乗算詰果）が予め記憶されることになる。
【００２５】
【表１】
0005146820.tif 000002
【００２６】
各ルックアップテーブルにおいて、負数は２の補数表現となっている。−１〜−Ｊ（Ｊは正整数）を表す２の補数は、一般的にＪを表すのに最低必要なビット数より１ビット多いビット構成を用い、１〜Ｊを表す各２進数のビットの０，１を反転させ、さらに１を加算して求められる。負数を２の補数表現とすることにより、図３において、正負のどちらの値もとり得る入力xに対する処理を、通常の加算器５５２のみで行うことができる。
上記各データの内、例えば-3*COおよび3*COは、それぞれ以下に例示するようにコード表記される。
-3*CO=100100101
3*CO=011011011
上記データ-3*CO=100100101および3*CO=011011011の最上位ビットＭＳＢは、サイン・マグニチュード変換回路５１の出力と同様に、正負の符号を表すサインビットにもなっている。
【００２７】
離散時間でのＰＩＤ制御の精度を高めるには、ＰＩＤ係数C0,C1,C2の桁数を大きくしなければならない。この桁数の増大は、各係数C0,C1,C2を表す２進コードの桁数を増大することになるので、上記乗算詰果の桁数（〜２０ビット程度）の増大、ひいては、該乗算結果を記憶しておくためのメモリであるルックアップテーブル５３−１、５３−２および５３−３の容量の増大をもたらすことになる。
【００２８】
そこで、ルックアップテーブル５３−１、５３−２および５３−３の容量を低減するための手法について説明する。
まず、ルックアップテーブルに最初から２の補数を用いて０と正負のデータを書き込んでおくために2m+1個のデータが必要となるので、０と正数のデータのみ記憶することにする。これにより必要なデータ数を(1+m)個とすることができる。m個の負数はm個の正数のデータを用いて処理する。すなわち、負数の処理は、２の補数表現のデータを加算器で加算するのではなく、減算器により正数を減算するという処理を行うのである。ここで、正負の判断もしくは加算か減算かの判断をするための情報が必要となるが、ＰＩＤ係数C0,C1,C2の値が正であることから、サイン・マグニチュード変換回路５１の出力の最上位ビットＭＳＢをその情報（サインビット）とすることができる。すなわち、サイン・マグニチュード変換回路５１の出力の最上位ビットＭＳＢが１であればルックアップテーブルのデータを用いて減算処理を行い、ＭＳＢが０であれば加算処理を行う。また、０および正数のm+1個のデータを記憶するだけなので、２の補数を用いてさらにm個の負数データ（計2m+1個のデータ）を記憶させる場合に比べ、ルックアップテーブルのデータのビット構成を１ビット削減できる。
【００２９】
このような判定手法を採用すれば、ルックアップテーブル５３−１、５３−２および５３−３に上記サインビットに相当するビットも必要としなくなる。すなわち、ルックアップテーブル５３−１、５３−２および５３−３には、例えばm=3の場合、下表に示すデータを記憶させるだけで良いことになり、これは、テーブル５３−１、５３−２および５３−３の容量の低減に寄与する。
【００３０】
【表２】
0005146820.tif 000003
【００３１】
ただし、図３に示すアキュムレータ５５は、２の補数表現の負のデータ（例えば、-3*CO=100100101）を加算器５５１で加算することによって、結果的に該データを減算するという演算を実行しているので、２の補数表現の負のデータが存在しない上記表２のテーブルデータを使用した場合、上記のように減算器による減算処理が不可欠になる。
そこで、上記表２のテーブルデータを使用する場合には、加減算機能を有する図５に示すようなアキュムレータ５５０を使用す。
【００３２】
アキュムレータ５５０は、加減算器５５１０と、図３に示すレジスタ５５２に対応するレジスタ５５２０とによって構成されている。
加減算器５５１０は、コントロール信号が「１」および「０」の場合にそれぞれ減算器および加算器として動作するように構成されている。したがって、レジスタ５５２０には、上記コントロール信号が「１」および「０」の場合に、加減算器５５１０からそれぞれデータ(xｋ-1，…，x0)+(yｋ-1，…，y0)および(xｋ-1，…，x0)-(yｋ-1，…，y0)が入力されることになる。
なお、上記コントロール信号には、後述するように、レジスタ５２−１、５２−２および５２−３の出力のサインビットの値が使用される。
【００３３】
図６にkビットの上記加減算器５５１０の構成例を示す。この加減算器５５１０は、k個の全加算器FA0〜FAk-1と、これらの全加算器FA0〜FAk-1に対応して設けた排他的論理和回路EX0〜EXk-1とを有し、前記コントロール信号が「１」のときに排他的論理和回路EX0〜EXk-1によって入力データy0〜yk-1を反転する作用をなす。また、コントロール信号「１」が全加算器FA0のキャリーイン端子に入力されるので、(yｋ-1，…，y0)の各ビットの０，１を反転したものに１を加算したデータと、すなわち(yｋ-1，…，y0)の２の補数と、(xｋ-1，…，x0)との加算が行われることになる。したがって、入力データx0〜xk-1に負の情報を含めることなく、(xｋ-1，…，x0)- (yｋ-1，…，y0)という減算が可能である。一方、前記コントロール信号が「０」であると、排他的論理和回路EX0〜EXk-1の出力はy0〜yk-1と同じになるので、(xｋ-1，…，x0)+(yｋ-1，…，y0)という加算が行われる。
【００３４】
本発明の一実施形態に係る電源装置は、図１、図２に示すディジタル補償回路５に代えて、図７に例示したようなディジタル補償回路５０を用いた構成を有する。
このディジタル補償回路５０は、上述した考察に基づいて構成したものであり、２つのマルチプレクサ５４０−１、５４０−２と、図５に示したアキュムレータ５５０を備えている。
【００３５】
このディジタル補償回路５０において、サイン・マグニチュード変換回路５１０、レジスタ５２０-１〜５２０-３、ルックアップテーブル５３０−１〜５３０-３、マルチプレクサ５４０−２およびレジスタ５６０は、それぞれ図２に示すサイン・マグニチュード変換回路５１、レジスタ５２-１〜５２-３、ルックアップテーブル５３−１〜５３-３、マルチプレクサ５４およびレジスタ５６に対応するものである。
しかし、ルックアップテーブル５３０−１〜５３０-３には、レジスタ５２０-１、５２０−２および５２０-３の出力e[n]、e[n-1] およびe[n-2]に対応するサイン・マグニチュードコードのＭＳＢを除くビットのデータがアドレスデータとして入力され、また、これらの各テーブル５３０−１〜５３０-３には、前記表２に例示したデータに対応するデータ（乗算結果）、すなわち、負数データも記憶する場合に比べてデータ構成が１ビット削減されたデータが格納される。
【００３６】
マルチプレクサ５４０−１には、レジスタ５２０-１、５２０−２および５２０-３の出力e[n]、e[n-1] およびe[n-2]に対応するサイン・マグニチュードコードのＭＳＢのデータ、つまり、サインビットのデータが正負情報として入力される。そして、マルチプレクサ５４０−１は、上記サインビットのデータを順次切り替えて出力し、その出力をアキュムレータ５５０にコントロール信号（図５、図６参照）として入力する。
【００３７】
アキュムレータ５５０の構成と作用は、前述したとおりである。したがって、上記ディジタル補償回路５０においても、前記(1)式の演算が実行されてデューティ指示信号dc[n]が出力されることになる。このデューティ指示信号dc[n]は、図１に示すディジタルＰＷＭ回路６に入力されるので、前記スイッチ素子Ｓ１およびＳ２が上記デューティ指示信号dc[n]によって規定されたデューティ比を有するＰＷＭ信号によって開閉制御され、その結果、ＤＣ−ＤＣ変換回路２の出力電圧Voutが基準電圧Vrefに一致するように調整される。
【００３８】
図７に例示したディジタル補償回路５０を備える本実施形態に係る電源装置によれば、ルックアップテーブル５３０−１〜５３０-３に正負のディジタル誤差信号に対する乗算結果を格納する必要がなくなるので、該ルックアップテーブル５３０−１〜５３０-３の容量を低減することができる。
例えば、サイン・マグニチュード変換回路５１０の出力を-m〜mとすると、図２のルックアップテーブル５３−１〜５３-３と図７のルックアップテーブル５３０−１〜５３０-３のサイズ比は、2m+1:m+1となる。これは、m=3の場合に、ルックアップテーブル５３０−１〜５３０-３をルックアップテーブル５３−１〜５３-３の４／７のサイズに縮小することが可能であることを示している。さらにルックアップテーブルのデータのビット構成を考慮すると、2m+1個のデータを表現するのに各２０ビット必要であれは、本実施の形態であれば１９ビットでよく、さらに５％縮小することができる。
かくして、本実施形態によれば、チップサイズの小型化およびコストダウンを図ることができる
【００３９】
なお、図１にはＤＣ−ＤＣ変換回路２を有する電力変換器が示されているが、本発明はディジタル制御が可能な種々の電力変換器を適用して実施することが可能である。
【図面の簡単な説明】
【００４０】
【図１】ディジタル制御スイッチング電源装置の基本構成を例示したブロック図である。
【図２】図１に示すディジタル補償回路の構成例を示すブロック図である。
【図３】図２に示すアキュムレータの構成を示すブロック図である。
【図４】図３に示す加算器の構成を示すブロック図である。
【図５】本発明に係る電源装置に適用するアキュムレータの構成例を示すブロック図である。
【図６】図５に示す加減算器の構成例を示すブロック図である。
【図７】本発明に係る電源装置に適用するディジタル補償回路の構成例を示すブロック図である
【符号の説明】
【００４１】
１  直流電源
２  ＤＣ−ＤＣ変換回路
３  誤差検出器
４  Ａ／Ｄ変換回路
５、５０  ディジタル補償回路
６  ディジタルＰＷＭ回路
７  デッドタイムコントローラ
２１、２２  スイッチ素子
５１、５１０  サイン・マグニチュード変換回路
５２−１〜５２−３、５２０−１〜５２０−３  レジスタ
５３−１〜５３−３、５３０−１〜５３０−３  ルックアップテーブル
５４、５４０−１、５４０−２  マルチプレクサ
５５、５５０  アキュムレータ
５５１  加算器
５５１０  加減算器
５５２、５５２０  レジスタ
５６、５６０  レジスタ
【図１】
0005146820.tif 000004
【図２】
0005146820.tif 000005
【図３】
0005146820.tif 000006
【図４】
0005146820.tif 000007
【図５】
0005146820.tif 000008
【図６】
0005146820.tif 000009
【図７】
0005146820.tif 000010