(57)【特許請求の範囲】
【請求項１】
第１の揮発性半導体メモリ、または前記第１の揮発性半導体メモリと規格の異なる第２の揮発性半導体メモリのいずれが外部に接続される入出力端子と、
基準電圧が入力される基準電圧入力端子と、
Ｉ／Ｏバッファ部とを有し、
前記Ｉ／Ｏバッファ部は、
外部接続された前記第１の揮発性半導体メモリ、または前記第２の揮発性半導体メモリからの入力信号を受ける入力バッファ部と、
前記入力バッファ部の動作制御を行うＩ／Ｏバッファ制御部とを備え、
前記入力バッファ部は、
前記入力信号が入力される第１の入力バッファと、
前記入力信号および前記基準電圧が入力される第２の入力バッファとを備え、
前記第１の入力バッファは、
前記入力信号に応じて第１の内部入力信号を出力し、
前記第２の入力バッファは、
前記入力信号と前記基準電圧との比較結果に応じて第２の内部入力信号を出力し、
前記Ｉ／Ｏバッファ制御部は、
前記基準電圧に応じて判別信号を出力するＩ／Ｏバッファ制御回路と、
前記第１の入力バッファの出力と前記第２の出力バッファの出力のどちらか一方を前記判別信号に基づいて出力するセレクタ部とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記Ｉ／Ｏバッファ部は、
前記判別信号に基づいて、駆動能力を切り替え、前記入出力端子へ出力を行う出力バッファを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
外部接続される前記第１の揮発性半導体メモリは、ＤＤＲ−ＳＤＲＡＭ、またはＤＤＲ２−ＳＤＲＡＭであり、
外部接続される前記第２の揮発性半導体メモリは、Ｍｏｂｉｌｅ ＤＤＲ−ＳＤＲＡＭであることを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記Ｉ／Ｏバッファ部は、
信号波形の反射を防止する終端抵抗部を備え、
前記終端抵抗部は、
前記判別信号に基づいて終端抵抗として機能することを特徴とする半導体集積回路装置。
【請求項５】
第１の揮発性半導体メモリ、または前記第１の揮発性半導体メモリと規格の異なる第２の揮発性半導体メモリのいずれが外部に接続される入出力端子と、
基準電圧が入力される基準電圧入力端子と、
Ｉ／Ｏバッファ部とを有し、
前記Ｉ／Ｏバッファ部は、
外部接続された前記第１の揮発性半導体メモリ、または前記第２の揮発性半導体メモリからの入力信号を受ける入力バッファ部と、
前記入力バッファ部の動作制御を行うＩ／Ｏバッファ制御部とを備え、
前記入力バッファ部は、
前記入力信号および前記基準電圧が入力される入力バッファを備え、
前記入力バッファは、
前記入力信号と前記基準電圧との比較結果に応じて内部入力信号を出力し、
前記Ｉ／Ｏバッファ制御部は、
前記基準電圧に応じて判別信号を出力するＩ／Ｏバッファ制御回路と、
前記判別信号に基づいて、前記基準電圧を生成し、前記入力バッファに出力する基準電圧生成部とを備えたことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
外部接続される前記第１の揮発性半導体メモリは、ＤＤＲ−ＳＤＲＡＭ、またはＤＤＲ２−ＳＤＲＡＭであり、
外部接続される前記第２の揮発性半導体メモリは、Ｍｏｂｉｌｅ ＤＤＲ−ＳＤＲＡＭであることを特徴とする半導体集積回路装置。
【請求項７】
請求項５または６記載の半導体集積回路装置において、
前記Ｉ／Ｏバッファ部は、
信号波形の反射を防止する終端抵抗部を備え、
前記終端抵抗部は、
前記Ｉ／Ｏバッファ制御回路が前記第１の揮発性半導体メモリが接続されたことを検出した際に終端抵抗として機能することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に設けられたＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バッファの機能切り替え技術に関し、特に、揮発性半導体メモリが外部接続されるＩ／Ｏバッファに有効な技術に関する。
【背景技術】
【０００２】
デジタルカメラやカーナビゲーションシステムなどの電子システムには、記憶装置として揮発性半導体メモリが広く用いられている。現在、揮発性半導体メモリにおいては、たとえば、Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＤＲ−ＳＤＲＡＭ、およびＤＤＲ２−ＳＤＲＡＭなどの複数の異なる規格のＤＲＡＭが広く知られている。
【０００３】
そのため、電子システムでは、記憶装置に用いられる半導体メモリの仕様を先に決定し、該半導体メモリに合わせて電子システムの回路設計などを行うことが一般的であった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のような電子システムの設計技術では、次のような問題点があることが本発明者により見い出された。
【０００５】
半導体メモリは、種類や購入時期などによって価格が大きく異なる場合があり、顧客としては製品の製造時などに最も安価な半導体メモリを使用したいという要求がある。
【０００６】
たとえば、電子システムのデータ転送速度などのスペックが満たされる半導体メモリであれば、種類を問わずその時期に最も安価な半導体メモリを使用することにより、コストを大幅に低減することが可能となる。
【０００７】
しかしながら、上述したように、半導体メモリの仕様を先に決定して電子システムの回路設計を行った場合、その時期に、決定した仕様の半導体メモリよりも、より安価なスペックを満たす半導体メモリがあっても、該半導体メモリが接続されるマイクロコンピュータの仕様が異なるために使用することができず、該電子システムのコストパフォーマンスを低下させてしまうという問題がある。
【０００８】
たとえば、ＤＤＲ−ＳＤＲＡＭとＤＤＲ２−ＳＤＲＡＭとは、動作する電源電圧が異なっている。また、ＤＤＲ２−ＳＤＲＡＭとＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭとは、動作する電源電圧が同じであるが、該ＤＤＲ２−ＳＤＲＡＭには、Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭに用いられていない入力信号のＨｉ信号／Ｌｏ信号を判定する判定用基準電圧が必要となる。
【０００９】
そのため、ＤＤＲ−ＳＤＲＡＭに見合ったマイクロコンピュータなどを用いて電子システムが設計されている場合、例えＤＤＲ２−ＳＤＲＡＭがＤＤＲ−ＳＤＲＡＭよりも安価であっても、その代替として使用することはできない。
【００１０】
同様に、Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭに見合ったマイクロコンピュータなどを用いて電子システムが設計されている場合、ＤＤＲ２−ＳＤＲＡＭがＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭよりも安価であっても、その代替として使用することはできないことなる。
【００１１】
また、安価な半導体メモリを見極めるために、設計仕様を先延ばしすると、電子システムの設計期間が長くなってしまい、最適な時期に製品を量産できなくなってしまう恐れが生じ、商品価値が低下させてしまうことになる。
【００１２】
本発明の目的は、半導体メモリが接続されるＩ／Ｏバッファを備えた半導体集積回路装置において、異なる種類の半導体メモリであっても接続を可能にすることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体集積回路装置は、第１の揮発性半導体メモリ、または該第１の揮発性半導体メモリと規格の異なる第２の揮発性半導体メモリのいずれが外部に接続されるＩ／Ｏバッファ部を有し、該Ｉ／Ｏバッファ部は、外部接続された第１の揮発性半導体メモリ、または第２の揮発性半導体メモリにおける信号の入力制御を行う入力バッファ部と、第１の揮発性半導体メモリ、または第２の揮発性半導体メモリのいずれが接続されたかを検出し、検出結果に基づいて、入力バッファ部の動作制御を行うＩ／Ｏバッファ制御部とを備えたものである。
【００１６】
また、本願のその他の発明の概要を簡単に示す。
【００１７】
本発明の半導体集積回路装置は、前記入力バッファ部が、第１の揮発性半導体メモリが接続された際に、第１の揮発性半導体メモリにおける信号の入力制御を行う第１の入力バッファと、第２の揮発性半導体メモリが接続された際に、第２の揮発性半導体メモリにおける信号の入力制御を行う第２の入力バッファとを備え、Ｉ／Ｏバッファ制御部は、第１の揮発性半導体メモリ、または第２の揮発性半導体メモリのいずれが接続されたかを検出するＩ／Ｏバッファ制御回路と、該Ｉ／Ｏバッファ制御回路の検出結果に基づいて、接続先を切り換え、第１の入力バッファ、または第２の入力バッファのいずれか一方の出力を選択して出力するセレクタ部とを備えたものである。
【００１８】
また、本発明の半導体集積回路装置は、前記Ｉ／Ｏバッファ部が、Ｉ／Ｏバッファ制御回路の検出結果に基づいて、外部接続される第１の揮発性半導体メモリ、または第２の揮発性半導体メモリに見合った駆動能力によって動作し、外部接続された第１の揮発性半導体メモリ、または第２の揮発性半導体メモリの信号の出力制御を行う出力バッファを備えたものである。
【００１９】
さらに、本発明の半導体集積回路装置は、前記Ｉ／Ｏバッファ制御回路が、第１の揮発性半導体メモリが外部接続された際に、入出力される信号のＨｉレベルとＬｏレベルとの判定用として用いられる基準電圧を検出し、基準電圧が検出された際に、第１の揮発性半導体メモリが外部接続されたと判断し、基準電圧が検出されない場合には、第２の揮発性半導体メモリが外部接続されたと判断するものである。
【００２０】
また、本発明の半導体集積回路装置は、外部接続される第１の揮発性半導体メモリは、ＤＤＲ−ＳＤＲＡＭ、またはＤＤＲ２−ＳＤＲＡＭであり、外部接続される第２の揮発性半導体メモリは、Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭよりなるものである。
【００２１】
さらに、本発明の半導体集積回路装置は、前記Ｉ／Ｏバッファ部が、信号波形の反射を防止する終端抵抗部を備え、該終端抵抗部は、Ｉ／Ｏバッファ制御回路が第１の揮発性半導体メモリが接続されたことを検出した際に終端抵抗として機能するものである。
【００２２】
さらに、本発明の半導体集積回路装置は、前記入力バッファ部が、外部接続された第１の揮発性半導体メモリ、または第２の揮発性半導体メモリにおける信号の入力制御を行う第３の入力バッファよりなり、Ｉ／Ｏバッファ制御部は、  第１の揮発性半導体メモリ、または第２の揮発性半導体メモリのいずれが接続されたかを検出するＩ／Ｏバッファ制御回路と、Ｉ／Ｏバッファ制御回路の検出結果に基づいて、第３の入力バッファが用いる信号のＨｉレベルとＬｏレベルとの判定用の基準電圧を生成し、第３の入力バッファに出力する基準電圧生成部とよりなるものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
（１）製品となった半導体集積回路装置であっても、仕様の異なるメモリを外部接続することが可能となり、該半導体集積回路装置の付加価値を高めることができる。
【００２５】
（２）また、上記（１）により、電子システムなどの生産時期に応じて、仕様の異なる低コストのメモリを調達して接続することが可能となるので、半導体集積回路装置を用いることによって該電子システムのコスト削減させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
図１は、本発明の一実施の形態による半導体集積回路装置の構成例を示す説明図、図２は、図１の半導体集積回路装置に設けられたメモリ用Ｉ／Ｏバッファ部の構成例を示すブロック図、図３は、図２のＩ／Ｏバッファ部に設けられたＩ／Ｏバッファの構成を示すブロック図、図４は、図３のＩ／Ｏバッファにおける入力バッファの構成例を示す説明図、図５は、図４の一方の入力バッファにおける回路構成例を示す回路図、図６は、図４の他方の入力バッファにおける回路構成例を示す回路図、図７は、図３のＩ／Ｏバッファに設けられた出力バッファの構成例を示す回路図、図８は、図３のＩ／Ｏバッファに設けられた終端抵抗部の構成例を示す回路図、図９は、図２のＩ／Ｏバッファ部に設けられたＩ／Ｏバッファ制御回路の一例を示す回路図、図１０は、図２のＩ／Ｏバッファ部に設けられたＩ／Ｏバッファ制御回路の他の例を示す回路図、図１１は、図１０のＩ／Ｏバッファ制御回路におけるバッファ制御信号ＣＢの論理例を示したテーブル、図１２は、Ｉ／Ｏバッファ制御回路のチップレイアウト例を示した説明図である。
【００２８】
本実施の形態において、半導体集積回路装置１は、デジタルカメラやカーナビゲーションなどの電子システムに用いられる。半導体集積回路装置１には、図１に示すように、揮発性半導体メモリなどのメモリ２が接続されている。
【００２９】
半導体集積回路装置１には、ＲＡＭ３、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４、メモリコントローラ５、およびメモリ用Ｉ／Ｏバッファ部６が備えられている。
【００３０】
ＲＡＭ３は、随時読み出し／書き込みが可能な揮発性メモリであり、入出力データや演算データなどを一時的に格納する。ＣＰＵ４は、中央処理装置であり、半導体集積回路装置１におけるすべての制御を司る。
【００３１】
メモリコントローラ５は、半導体集積回路装置１に外部接続されたメモリ２の制御を行う。メモリ用Ｉ／Ｏバッファ部６は、半導体集積回路装置１からメモリ２に入出力される信号の入出力制御を行う。
【００３２】
メモリ用Ｉ／Ｏバッファ部６は、メモリ２が、たとえば、ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭ、またはＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭのいずれであっても信号の授受が可能な構成となっている。
【００３３】
メモリ用Ｉ／Ｏバッファ部６は、図２に示すように、複数のＩ／Ｏバッファ７、ならびにＩ／Ｏバッファ制御部となるＩ／Ｏバッファ制御回路８から構成されている。Ｉ／Ｏバッファ７には、入出力部、入力部、出力部、ならびに２つの制御端子がそれぞれ設けられている。
【００３４】
入出力部には、半導体集積回路装置１の入出力（Ｉ／Ｏ）端子ＰＡＤが接続されており、入力部には、メモリコントローラ５から出力される信号ＩＮＰＵＴが入力されるように接続されている。出力部には、メモリコントローラ５に対して出力する信号ＯＵＴＰＵＴが入力されるように接続されている。
【００３５】
一方の制御端子には、ＣＰＵ４から出力される制御信号ＣＴが入力されるように接続されており、他方の制御端子には、Ｉ／Ｏバッファ制御回路８から出力されるバッファ制御信号ＣＢが入力されるように接続されている。
【００３６】
Ｉ／Ｏバッファ制御回路８には、メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された際に、ＨｉレベルとＬｏレベルとの判定用として用いられる基準電圧ＶＲＥＦが入力されるように接続されている。また、メモリ２としてＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された際には、基準電位ＶＳＳが接続される。
【００３７】
Ｉ／Ｏバッファ制御回路８は、基準電圧ＶＲＥＦが入力された際にＬｏ信号のバッファ制御信号ＣＢをＩ／Ｏバッファ７に対してそれぞれ出力し、基準電位ＶＳＳが接続された際には、Ｈｉ信号のバッファ制御信号ＣＢをＩ／Ｏバッファ７に対してそれぞれ出力する。
【００３８】
図３は、Ｉ／Ｏバッファ７の構成を示すブロック図である。
【００３９】
Ｉ／Ｏバッファ７は、出力バッファ９、終端抵抗部１０、入力バッファ部としての入力バッファ１１，１２、ならびにセレクタ回路１３から構成されている。出力バッファ９の入力部には、メモリコントローラ５から出力される信号ＩＮＰＵＴが入力されるように接続されており、該出力バッファ９の出力部には、終端抵抗部１０を介して半導体集積回路装置１の入出力端子ＰＡＤが接続されている。出力バッファ９は、メモリ２に出力する信号の制御を行う。終端抵抗部１０は、信号波形の反射を防止する。
【００４０】
入力バッファ１１，１２の入力部には、終端抵抗部１０を介して半導体集積回路装置１の入出力端子ＰＡＤがそれぞれ接続されている。入力バッファ１１，１２の出力部には、セレクタ回路１３の入力部がそれぞれ接続されている。このセレクタ回路１３の出力部からは、メモリコントローラ５に対して出力する信号ＯＵＴＰＵＴが出力される。
【００４１】
第１の入力バッファとなる入力バッファ１１は、メモリ２としてＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された際の入力信号の制御を行う。第２の入力バッファとなる入力バッファ１２には、基準電圧ＶＲＥＦが入力されるように接続されており、メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された際の入力信号の制御を行う。
【００４２】
これら出力バッファ９、終端抵抗部１０、入力バッファ１１，１２、およびセレクタ回路１３に設けられた制御部には、Ｉ／Ｏバッファ制御回路８から出力されるバッファ制御信号ＣＢが入力されるようにそれぞれ接続されている。また、入力バッファ１２に設けられた制御部には、ＣＰＵ４から出力される制御信号ＣＴが入力されるように接続されている。
【００４３】
制御信号ＣＴは、入力バッファ１１，１２のいずれかの動作が不要の場合に、該入力バッファ１１、または入力バッファ１２を停止させる信号である。
【００４４】
Ｉ／Ｏバッファ制御部となるセレクタ回路１３は、Ｉ／Ｏバッファ制御回路８から出力されるバッファ制御信号ＣＢに基づいて接続先を切り換え、入力バッファ１１、または入力バッファ１２のいずれかの出力信号を選択して出力する。
【００４５】
たとえば、バッファ制御信号ＣＢがＬｏ信号の場合、セレクタ回路１３は、入力バッファ１２から出力された信号を選択して出力し、バッファ制御信号ＣＢがＨｉ信号の場合には、入力バッファ１１から出力された信号を選択して出力する。
【００４６】
図４は、Ｉ／Ｏバッファ７における入力バッファ１１、ならびに入力バッファ１２の構成例を示す説明図である。
【００４７】
入力バッファ１１は、図示するように、論理積回路からなり、入力バッファ１２は、アンプから構成されている。入力バッファ１１となる論理積回路の一方の入力部には、入出力端子ＰＡＤが接続されている。
【００４８】
論理積回路の他方の入力部には、ＣＰＵ４から出力される制御信号ＣＴが入力されるように接続されており、該論理積回路の出力部には、セレクタ回路１３の一方の入力部が接続されている。
【００４９】
また、入力バッファ１２となるアンプの一方の入力部には、ＣＰＵ４から出力される制御信号ＣＴが入力されるように接続されており、該アンプの他方の入力部には、基準電圧ＶＲＥＦが入力されるように接続されている。そして、アンプの出力部には、セレクタ回路１３の他方の入力部が接続されている。
【００５０】
図５は、入力バッファ１１となる論理積回路における回路構成例を示す回路図である。
【００５１】
入力バッファ１１は、図示するように、ＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のトランジスタＴ１，Ｔ２、ならびにＮチャネルＭＯＳのトランジスタＴ３，Ｔ４から構成されている。
【００５２】
トランジスタＴ１，Ｔ２の一方の接続部には、メモリ用Ｉ／Ｏバッファ部６に供給される電源である電源電圧ＶＣＣＱがそれぞれ接続されている。また、トランジスタＴ１，Ｔ２の他方の接続部には、トランジスタＴ３の一方の接続部が接続されており、この接続部が、入力バッファ１１の出力部となる。
【００５３】
トランジスタＴ１，Ｔ３のゲートには、入出力端子ＰＡＤが接続されており、トランジスタＴ２，Ｔ４のゲートには、ＣＰＵ４から出力される制御信号ＣＴが入力されるように接続されている。
【００５４】
トランジスタＴ３の他方の接続部には、トランジスタＴ４の一方の接続部が接続されており、該トランジスタＴ４の他方の接続部には、基準電位ＶＳＳが接続されている。入力バッファ１１は、制御信号ＣＴ（Ｈｉ信号）が入力された場合に、入出力端子ＰＡＤを介して入力された信号を出力する。
【００５５】
図６は、入力バッファ１２となるアンプにおける回路構成例を示す回路図である。
【００５６】
入力バッファ１２は、図示するように、センスアンプ回路からなり、ＰチャネルＭＯＳのトランジスタＴ５，Ｔ６、ＮチャネルＭＯＳのトランジスタＴ７〜Ｔ９、ならびにインバータＩｖ１から構成されている。
【００５７】
トランジスタＴ５，Ｔ６の一方の接続部には、電源電圧ＶＣＣＱがそれぞれ接続されており、トランジスタＴ５の他方の接続部には、トランジスタＴ６のゲート、およびトランジスタＴ７の一方の接続部がそれぞれ接続されている。このトランジスタＴ５の他方の接続部が、入力バッファ１２の出力部となっている。
【００５８】
トランジスタＴ５のゲートには、トランジスタＴ６の他方の接続部、ならびにトランジスタＴ８の一方の接続部がそれぞれ接続されている。トランジスタＴ７，Ｔ８の他方の接続部には、トランジスタＴ９の一方の接続部が接続されており、該トランジスタＴ９の他方の接続部には、基準電位ＶＳＳが接続されている。
【００５９】
トランジスタＴ７のゲートには、入出力端子ＰＡＤが接続されており、トランジスタＴ８のゲートには、基準電圧ＶＲＥＦが入力されるように接続されている。
【００６０】
インバータＩｖ１の入力部には、ＣＰＵ４から出力される制御信号ＣＴが入力されるように接続されており、該インバータＩｖ１の出力部には、トランジスタＴ９のゲートが接続されている。
【００６１】
入力バッファ１２となるセンスアンプ回路は、制御信号ＣＴ（Ｌｏ信号）が入力された場合に、トランジスタＴ９がＯＮとなり、活性化状態となる。
【００６２】
図７は、出力バッファ９の構成例を示す回路図である。
【００６３】
出力バッファ９は、否定論理積回路ＮＤ１、インバータＩｖ２〜Ｉｖ４、否定論理和回路ＮＲ１、およびトランジスタＴ１０〜Ｔ１３から構成されている。否定論理積回路ＮＤ１の一方の入力部、否定論理和回路ＮＲ１の一方の入力部、およびインバータＩｖ２，Ｉｖ３の入力部には、メモリコントローラ５から出力される信号ＩＮＰＵＴが入力されるようにそれぞれ接続されている。
【００６４】
インバータＩｖ４の入力部と否定論理和回路ＮＲ１の他方の入力部とには、Ｉ／Ｏバッファ制御回路８から出力されるバッファ制御信号ＣＢが入力されるようにそれぞれ接続されている。
【００６５】
インバータＩｖ４の出力部には、否定論理積回路ＮＤ１の他方の入力部が接続されている。この否定論理積回路ＮＤ１の出力部には、トランジスタＴ１０のゲートが接続されており、否定論理和回路ＮＲ１の出力部には、トランジスタＴ１１のゲートが接続されている。トランジスタＴ１０の一方の接続部には、電源電圧ＶＣＣＱが接続されており、該トランジスタＴ１０の他方の接続部には、トランジスタＴ１１の一方の接続部が接続されている。
【００６６】
トランジスタＴ１１の他方の接続部には、基準電位ＶＳＳが接続されている。そして、トランジスタＴ１０とトランジスタＴ１１との接続部には、入出力端子ＰＡＤが接続されている。
【００６７】
インバータＩｖ２の出力部には、トランジスタＴ１２のゲートが接続されており、インバータＩｖ３の出力部には、トランジスタＴ１３のゲートが接続されている。トランジスタＴ１２の一方の接続部には、電源電圧ＶＣＣＱが接続されており、該トランジスタＴ１２の他方の接続部には、トランジスタＴ１３の一方の接続部が接続されている。
【００６８】
トランジスタＴ１３の他方の接続部には、基準電位ＶＳＳが接続されている。そして、トランジスタＴ１２とトランジスタＴ１３との接続部には、入出力端子ＰＡＤが接続されている。
【００６９】
トランジスタＴ１０，Ｔ１２は、ＰチャネルＭＯＳからなり、トランジスタＴ１１，Ｔ１３は、ＮチャネルＭＯＳからなる。この場合、トランジスタＴ１０とトランジスタＴ１１、およびトランジスタＴ１２とトランジスタ１３によって、それぞれインバータが構成されている。
【００７０】
前述したように、メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された場合に、Ｉ／Ｏバッファ制御回路８から、Ｌｏ信号のバッファ制御信号ＣＢが出力され、Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された場合には、Ｈｉ信号のバッファ制御信号ＣＢが出力される。
【００７１】
よって、出力バッファ９においては、Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された場合に、トランジスタＴ１２，Ｔ１３で構成されるインバータのみが動作し、ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された場合には、トランジスタＴ１２，Ｔ１３で構成されるインバータだけでなく、トランジスタＴ１０，Ｔ１１で構成されるインバータも動作状態となり、より高い駆動能力に対応させる構成となっている。
【００７２】
図８は、終端抵抗部１０の構成例を示す説明図である。
【００７３】
終端抵抗部１０は、たとえば、図８（ａ）〜（ｃ）の構成例に示すように、複数のバリエーションがある。図８（ａ）では、終端抵抗部１０が、インバータＩｖ５、トランジスタＴ１４，Ｔ１５、ならびに抵抗Ｒ１，Ｒ２から構成されている例を示している。また、トランジスタＴ１４は、ＰチャネルＭＯＳからなり、トランジスタＴ１５は、ＮチャネルＭＯＳからなる。
【００７４】
この場合、インバータＩｖ５の入力部、およびトランジスタＴ１４のゲートには、Ｉ／Ｏバッファ制御回路８から出力されるバッファ制御信号ＣＢが入力されるようにそれぞれ接続されている。
【００７５】
インバータＩｖ５の出力部には、トランジスタＴ１５のゲートが接続されている。トランジスタＴ１４の一方の接続部には、電源電圧ＶＣＣＱが接続されており、該トランジスタＴ１４の他方の接続部には、抵抗Ｒ１の一方の接続部が接続されている。
【００７６】
抵抗Ｒ１の他方の接続部には、抵抗Ｒ２の一方の接続部が接続されており、該抵抗Ｒ２の他方の接続部には、トランジスタＴ１５の一方の接続部が接続されている。このトランジスタＴ１５の他方の接続部には、基準電位ＶＳＳが接続されている。そして、抵抗Ｒ１と抵抗Ｒ２との接続部が、入出力端子ＰＡＤに接続されている。
【００７７】
Ｉ／Ｏバッファ制御回路８からＬｏ信号（ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された場合）のバッファ制御信号ＣＢが出力された際には、トランジスタＴ１４，Ｔ１５がＯＮとなり、終端抵抗として機能する。
【００７８】
また、Ｉ／Ｏバッファ制御回路８からＨｉ信号（Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された場合）のバッファ制御信号ＣＢが出力された際には、トランジスタＴ１４，Ｔ１５がＯＦＦとなり、終端抵抗として機能しないことになる。
【００７９】
図８（ｂ）では、終端抵抗部１０が、ＰチャネルＭＯＳからなるトランジスタＴ１６と抵抗Ｒ３とから構成されている例を示している。
【００８０】
トランジスタＴ１６の一方の接続部には、電源電圧ＶＣＣＱの半分程度の電圧レベルからなる電源電圧ＶＣＣＱ／２が接続されており、該トランジスタＴ１６のゲートには、Ｉ／Ｏバッファ制御回路８から出力されるバッファ制御信号ＣＢが入力されるように接続されている。
【００８１】
そして、トランジスタＴ１６の他方の接続部には、抵抗Ｒ３の一方の接続部が接続されており、この抵抗Ｒ３の一方の接続部が、入出力端子ＰＡＤに接続されている。
【００８２】
Ｉ／Ｏバッファ制御回路８からＬｏ信号のバッファ制御信号ＣＢが出力された際には、トランジスタＴ１６がＯＮとなり、終端抵抗として機能し、バッファ制御信号ＣＢがＨｉ信号の場合には、トランジスタＴ１６がＯＦＦとなり、終端抵抗として機能しないことになる。
【００８３】
図８（ｃ）では、終端抵抗部１０が、ＰチャネルＭＯＳからなるトランジスタＴ１７、抵抗Ｒ４、ならびに静電容量素子Ｃ１から構成されている例を示している。
【００８４】
トランジスタＴ１７の一方の接続部には、電源電圧ＶＣＣＱ／２が接続されており、該トランジスタＴ１７のゲートには、Ｉ／Ｏバッファ制御回路８から出力されるバッファ制御信号ＣＢが入力されるように接続されている。
【００８５】
トランジスタＴ１７の他方の接続部には、静電容量素子Ｃ１の一方の接続部が接続されており、該静電容量素子Ｃ１の他方の接続部には、抵抗Ｒ４の一方の接続部が接続されている。また、抵抗Ｒ４の他方の接続部には、入出力端子ＰＡＤに接続されている。
【００８６】
この場合、Ｉ／Ｏバッファ制御回路８からＬｏ信号のバッファ制御信号ＣＢが出力された際には、トランジスタＴ１７がＯＮとなり、終端抵抗として機能し、バッファ制御信号ＣＢがＨｉ信号の場合には、トランジスタＴ１７がＯＦＦとなり、終端抵抗として機能しないことになる。
【００８７】
図９は、Ｉ／Ｏバッファ制御回路８の構成例を示す回路図である。
【００８８】
Ｉ／Ｏバッファ制御回路８は、図示するように、ＰチャネルＭＯＳからなるトランジスタＴ１８とＮチャネルＭＯＳからなるトランジスタＴ１９から構成されている。トランジスタ１８，Ｔ１９は、電源電圧ＶＤＤ（たとえば、約１．２Ｖ程度）と基準電位ＶＳＳとの間に直列接続されたインバータ構成となっている。
【００８９】
電源電圧ＶＤＤは、半導体集積回路装置１のコア部に供給される電源電圧である。トランジスタＴ１８，Ｔ１９のゲートには、基準電圧ＶＲＥＦ、または基準電位ＶＳＳが入力されるように接続されており、トランジスタＴ１８とトランジスタＴ１９との接続部（インバータの出力部）がＩ／Ｏバッファ制御回路８の出力部となる。
【００９０】
たとえば、メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された際には、ＨｉレベルとＬｏレベルとの判定用として用いられる基準電圧ＶＲＥＦが入力される。
【００９１】
よって、トランジスタＴ１８，Ｔ１９のゲートにも基準電圧ＶＲＥＦが入力されることになり、トランジスタＴ１８，Ｔ１９によって構成されたインバータの出力からは、Ｌｏ信号（基準電位ＶＳＳ）のバッファ制御信号ＣＢが出力されることになる。
【００９２】
また、メモリ２としてＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された際に、基準電圧ＶＲＥＦが不要であるので、トランジスタＴ１８，Ｔ１９のゲートには、基準電位ＶＳＳのＬｏ信号が入力される。
【００９３】
よって、トランジスタＴ１８，Ｔ１９によって構成されたインバータの出力からは、Ｈｉ信号（電源電圧ＶＤＤ）のバッファ制御信号ＣＢが出力されることになる。
【００９４】
図１０は、Ｉ／Ｏバッファ制御回路８の他の構成例を示す回路図である。
【００９５】
この場合、Ｉ／Ｏバッファ制御回路８は、トランジスタＴ２０〜Ｔ２３、およびインバータＩｖ６〜Ｉｖ８から構成されている。トランジスタＴ２０，Ｔ２３は、ＰチャネルＭＯＳからなり、トランジスタＴ２１，Ｔ２２は、ＮチャネルＭＯＳからなる。
【００９６】
トランジスタＴ２０，Ｔ２１の一方の接続部には、基準電圧ＶＲＥＦ、または基準電位ＶＳＳが入力されるように接続されており、これらトランジスタＴ２０，Ｔ２１の他方の接続部には、インバータＩｖ６の入力部、ならびにトランジスタＴ２２，Ｔ２３の一方の接続部がそれぞれ接続されている。
【００９７】
トランジスタＴ２２，Ｔ２３の他方の接続部には、インバータＩｖ７の出力部が接続されている。トランジスタＴ２０，Ｔ２１とトランジスタＴ２２，Ｔ２３は、スイッチとしてそれぞれ機能する。
【００９８】
トランジスタＴ２０のゲートには、トランジスタＴ２２のゲート、およびインバータＩｖ８の入力部が接続されており、トランジスタＴ２１のゲートには、トランジスタＴ２３のゲート、ならびにインバータＩｖ８の出力部がそれぞれ接続されている。
【００９９】
インバータＩｖ６の出力部には、インバータＩｖ７の入力部が接続されている。このインバータＩｖ６の出力部が、Ｉ／Ｏバッファ制御回路８の出力部となる。
【０１００】
また、インバータＩｖ８の入力部には、ＣＰＵ４から出力される状態固定制御信号ＣＪが入力されるように接続されている。この状態固定制御信号ＣＪは、Ｉ／Ｏバッファ制御回路８の出力信号（バッファ制御信号ＣＢ）が電源変動などによって反転することを防止する信号である。
【０１０１】
状態固定制御信号ＣＪは、半導体集積回路装置１の立ち上がり時には、Ｌｏ信号が出力され、任意の期間経過するとＨｉ信号固定となる。状態固定制御信号ＣＪがＬｏ信号の期間では、トランジスタＴ２２，Ｔ２３で構成されるスイッチがＯＦＦ（非導通）となり、トランジスタＴ２０，２１で構成されるスイッチがＯＮ（導通）となる。
【０１０２】
よって、メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続され、基準電圧ＶＲＥＦが入力されている場合には、インバータＩｖ６の出力がＨｉ信号となり、このＨｉ信号がＩ／Ｏバッファ制御回路８のバッファ制御信号ＣＢとして出力される。
【０１０３】
その後、状態固定制御信号ＣＪがＨｉ信号となると、トランジスタＴ２２，Ｔ２３のスイッチがＯＮし、トランジスタＴ２０，２１のスイッチがＯＦＦとなり、インバータＩｖ７の出力信号によってインバータＩｖ６がＨｉ信号出力に固定される。
【０１０４】
同様に、基準電圧ＶＲＥＦではなく、メモリ２としてＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続され、基準電圧ＶＳＳが入力されている場合には、インバータＩｖ６の出力がＬｏ信号に固定される。
【０１０５】
図１１は、Ｉ／Ｏバッファ制御回路８におけるバッファ制御信号ＣＢの論理例を示したテーブルである。
【０１０６】
図示するように、メモリ２としてＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された場合には、基準電位ＶＳＳ（約０Ｖ）がＩ／Ｏバッファ制御回路８に接続され、Ｉ／Ｏバッファ制御回路８の出力信号、すなわちバッファ制御信号ＣＢがＨｉ信号出力となる。
【０１０７】
また、メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された場合には、基準電圧ＶＲＥＦがＩ／Ｏバッファ制御回路８に入力され、Ｉ／Ｏバッファ制御回路８のバッファ制御信号ＣＢがＬｏ信号出力となる。
【０１０８】
次に、本実施の形態の作用について説明する。
【０１０９】
まず、メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された場合、半導体集積回路装置１には、ＨｉレベルとＬｏレベルとの判定用として用いられる基準電圧ＶＲＥＦが入力された状態となっている。
【０１１０】
この場合、基準電圧ＶＲＥＦが入力されたことにより、Ｉ／Ｏバッファ制御回路８からは、Ｌｏ信号のバッファ制御信号ＣＢが出力されているので、出力バッファ９においては、トランジスタＴ１２，Ｔ１３で構成されるインバータと、トランジスタＴ１０，Ｔ１１で構成されるインバータとがそれぞれ動作状態となり、より高い駆動能力に対応する状態となる。
【０１１１】
また、メモリ２としてＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された際の入力信号の制御を行う入力バッファ１１は、ＣＰＵ４からのＬｏ信号の制御信号ＣＴによって停止状態となる。
【０１１２】
一方、メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された際の入力信号の制御を行う入力バッファ１２においては、Ｌｏ信号の制御信号ＣＴによって動作状態となる。
【０１１３】
さらに、セレクタ回路１３は、Ｌｏ信号のバッファ制御信号ＣＢが入力されることによって入力バッファ１２の出力信号を選択して出力するように接続先の切り替えが行われる。
【０１１４】
また、終端抵抗部１０では、Ｌｏ信号のバッファ制御信号ＣＢによって、トランジスタＴ１４，Ｔ１５（、トランジスタＴ１６、またはトランジスタＴ１７）がＯＮとなり、終端抵抗として機能する動作となる。
【０１１５】
次に、メモリ２としてＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続され、半導体集積回路装置１に基準電圧ＶＲＥＦが入力されない場合について説明する。
【０１１６】
この場合、基準電圧ＶＲＥＦが入力されていなので、Ｉ／Ｏバッファ制御回路８からは、Ｈｉ信号のバッファ制御信号ＣＢが出力されていることになる。よって、出力バッファ９においては、トランジスタＴ１２，Ｔ１３で構成されるインバータのみが動作状態となる。
【０１１７】
また、入力バッファ１１は、ＣＰＵ４から出力されたＨｉ信号の制御信号ＣＴによって動作状態となり、入力バッファ１２は、該制御信号ＣＴによって停止状態となる。
【０１１８】
セレクタ回路１３は、Ｈｉ信号のバッファ制御信号ＣＢによって入力バッファ１１の出力信号を選択して出力するように接続先の切り替えが行われる。また、終端抵抗部１０では、Ｈｉ信号のバッファ制御信号ＣＢによって、トランジスタＴ１４，Ｔ１５（、トランジスタＴ１６、またはトランジスタＴ１７）がＯＦＦとなり、終端抵抗として機能しないように設定される。
【０１１９】
図１２は、Ｉ／Ｏバッファ制御回路８のチップレイアウト例を示した説明図である。
【０１２０】
本実施の形態では、Ｉ／Ｏバッファ制御回路８を、Ｉ／Ｏバッファ７が配置されるＩ／Ｏセル領域内に設けた構成としたが、このＩ／Ｏバッファ制御回路８のレイアウトは、Ｉ／Ｏセル領域以外であってもよい。
【０１２１】
たとえば、図示するように、Ｉ／Ｏバッファ制御回路８を、メモリコントローラ５内に配置したり、半導体集積回路装置１に設けられた基準電圧ＶＲＥＦが入力される電源端子ＰＡＤＶの近傍にレイアウトしたり、あるいは、Ｉ／Ｏセル領域のコーナ部近傍などにレイアウトするようにしてもよい。
【０１２２】
メモリコントローラ５内にレイアウトする場合、Ｉ／Ｏバッファ制御回路８を新たに形成することが容易となる。また、基準電圧ＶＲＥＦが入力される電源端子ＰＡＤＶの近傍や／Ｏセル領域のコーナ部近傍などにレイアウトする場合には、チップレイアウト面積の増加を防止することができる。
【０１２３】
それにより、本実施の形態によれば、半導体集積回路装置１が製品となっても、接続されるメモリ２の仕様（ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭ／Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭ）選択を可能とすることができ、該半導体集積回路装置１の付加価値を高めることができる。
【０１２４】
また、電子システムなどの生産時期に応じて、仕様の異なる低コストのメモリを調達して接続することが可能となるので、半導体集積回路装置１を用いることによって該電子システムのコスト削減を実現することができる。
【０１２５】
さらに、本実施の形態では、Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続された際の入力信号の制御を行う入力バッファ１１とＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された際の入力信号の制御を行う入力バッファ１２との２つの入力バッファを備えた構成としたが、たとえば、入力バッファ１２のみを備えた構成としてもよい。
【０１２６】
この場合、Ｉ／Ｏバッファは、図１３に示すように、出力バッファ９、終端抵抗部１０、第３の入力バッファとなる入力バッファ１２、および基準電圧生成回路１４から構成される。基準電圧生成回路１４は、Ｉ／Ｏバッファ制御回路８から出力されるバッファ制御信号ＣＢに基づいて、基準電圧ＶＲＥＦを生成し、入力バッファ１２に出力する。
【０１２７】
メモリ２としてＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続され、半導体集積回路装置１に基準電圧ＶＲＥＦが入力された際には、Ｉ／Ｏバッファ制御回路８からは、Ｌｏ信号のバッファ制御信号ＣＢが出力される。この場合の出力バッファ９、ならびに終端抵抗部１０の動作は、実施の形態で説明した通りである。
【０１２８】
また、外部入力された基準電圧ＶＲＥＦは、入力バッファ１２にも供給されるように接続されており、該入力バッファ１２は、外部入力された基準電圧ＶＲＥＦによって動作状態となる。Ｌｏ信号のバッファ制御信号ＣＢが入力された基準電圧生成回路１４は、停止状態となっている。
【０１２９】
次に、メモリ２としてＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭが接続され、半導体集積回路装置１に基準電圧ＶＲＥＦが入力されない場合には、Ｉ／Ｏバッファ制御回路８からは、Ｈｉ信号のバッファ制御信号ＣＢが出力される。この時の出力バッファ９、ならびに終端抵抗部１０の動作は、実施の形態で説明した通りである。
【０１３０】
また、基準電圧生成回路１４は、Ｈｉ信号のバッファ制御信号ＣＢが入力されると、基準電圧ＶＲＥＦを生成するように動作を行い、生成した基準電圧ＶＲＥＦを入力バッファ１２に供給する。これによって、外部から基準電圧ＶＲＥＦが供給されない場合でも入力バッファ１２が動作状態となり、Ｍｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭの入力バッファとして機能することになる。
【０１３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３２】
本発明は、揮発性半導体メモリが外部接続される半導体集積回路装置に適している。
【図面の簡単な説明】
【０１３３】
【図１】本発明の一実施の形態による半導体集積回路装置の構成例を示す説明図である。
【図２】図１の半導体集積回路装置に設けられたメモリ用Ｉ／Ｏバッファ部の構成例を示すブロック図である。
【図３】図２のＩ／Ｏバッファ部に設けられたＩ／Ｏバッファの構成を示すブロック図である。
【図４】図３のＩ／Ｏバッファにおける入力バッファの構成例を示す説明図である。
【図５】図４の一方の入力バッファにおける回路構成例を示す回路図である。
【図６】図４の他方の入力バッファにおける回路構成例を示す回路図である。
【図７】図３のＩ／Ｏバッファに設けられた出力バッファの構成例を示す回路図である。
【図８】図３のＩ／Ｏバッファに設けられた終端抵抗部の構成例を示す回路図である。
【図９】図２のＩ／Ｏバッファ部に設けられたＩ／Ｏバッファ制御回路の一例を示す回路図である。
【図１０】図２のＩ／Ｏバッファ部に設けられたＩ／Ｏバッファ制御回路の他の例を示す回路図である。
【図１１】図１０のＩ／Ｏバッファ制御回路におけるバッファ制御信号ＣＢの論理例を示したテーブルである。
【図１２】Ｉ／Ｏバッファ制御回路のチップレイアウト例を示した説明図である。
【図１３】本発明の他の実施の形態によるＩ／Ｏバッファ部に設けられたＩ／Ｏバッファの構成を示すブロック図である。
【符号の説明】
【０１３４】
１  半導体集積回路装置
２  メモリ
３  ＲＡＭ
４  ＣＰＵ
５  メモリコントローラ
６  メモリ用Ｉ／Ｏバッファ部
７  Ｉ／Ｏバッファ
８  Ｉ／Ｏバッファ制御回路
９  出力バッファ
１０  終端抵抗部
１１，１２  入力バッファ
１３  セレクタ回路
１４  基準電圧生成回路
ＰＡＤ  入出力端子
ＰＡＤＶ  電源端子
Ｔ１〜Ｔ２３  トランジスタ
Ｉｖ１〜Ｉｖ８  インバータ
ＮＤ１  否定論理積回路
ＮＲ１  否定論理和回路
Ｒ１〜Ｒ４  抵抗
Ｃ１  静電容量素子
【図１】
0005205030.tif 000002
【図２】
0005205030.tif 000003
【図３】
0005205030.tif 000004
【図４】
0005205030.tif 000005
【図５】
0005205030.tif 000006
【図６】
0005205030.tif 000007
【図７】
0005205030.tif 000008
【図８】
0005205030.tif 000009
【図９】
0005205030.tif 000010
【図１０】
0005205030.tif 000011
【図１１】
0005205030.tif 000012
【図１２】
0005205030.tif 000013
【図１３】
0005205030.tif 000014