(57)【特許請求の範囲】
【請求項１】
回路基板の一方の面に沿って配設される共通電極板と、
検査信号を生成して前記共通電極板に印加する信号印加部と、
別個独立して移動可能に構成されて、前記回路基板に形成された複数の配線パターンのうちの任意の１つの配線パターンにおける当該回路基板の他方の面に露出する部位にそれぞれ接触可能なｎ（ｎは２以上の整数）個の検査プローブと、
前記ｎ個の検査プローブにそれぞれ一対一で対応するｎ個の演算増幅器を有して、当該ｎ個の演算増幅器の各反転入力端子に前記対応する各検査プローブがそれぞれ接続されると共に当該ｎ個の演算増幅器の各非反転入力端子が共通の基準電位に接続された状態において、当該ｎ個の検査プローブが接触しているｎ個の前記配線パターンの静電容量を検出する容量検出部と、
前記検出された静電容量に基づいて前記ｎ個の配線パターンの良否を判別する処理部とを備えている回路基板検査装置。
【請求項２】
前記信号印加部は、周波数の異なる２種以上の前記検査信号を生成して前記共通電極板に同時に印加する請求項１記載の回路基板検査装置。
【請求項３】
前記ｎ個の検査プローブを移動させる移動部と、
前記複数の配線パターンにおける前記検査プローブとの接触部位の位置情報が記憶された記憶部とを備え、
前記処理部は、前記記憶部に記憶されている前記位置情報に基づいて前記移動部を制御して前記各検査プローブを前記各配線パターンにおける前記接触部位に移動させる請求項１または２記載の回路基板検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板に形成された配線パターンの良否を検査する回路基板検査装置に関するものである。
【背景技術】
【０００２】
この種の回路基板検査装置として、下記の特許文献１に開示された回路基板検査装置が知られている。この回路基板検査装置では、回路基板（回路板）の一方の面に独立パターンとして形成されている複数の配線パターン（接続導体）の良否を検査するにあたって、複数の配線パターンと対向してその各々との間で静電容量をもつ共通電極板（導電プレート）を回路基板の他方の面側に配置し、配線パターンを一つずつ選択し、その選択された配線パターンと共通電極板との間の静電容量を測定し、その静電容量が基準値の範囲内であれば短絡なし、静電容量が基準値の範囲を超えているときには隣接の配線パターンと短絡ありと判別している。
【特許文献１】特公平４−１７３９４号公報（第７頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、従来の回路基板検査装置には、以下の課題が存在している。すなわち、この回路基板検査装置では、配線パターンを一つずつ選択して静電容量を測定し、測定した静電容量に基づいて良否を判別するため、検査に要する時間が長時間化するという解決すべき課題が存在している。この課題を解決する方法として、複数の配線パターンに検査プローブを同時に接触させて、各配線パターンと共通電極板との間の静電容量を同時に測定する方法も考えられる。しかしながら、この方法では、各配線パターンと共通電極板との間の静電容量が互いに相違していることに起因して、各検査プローブで検出される信号が位相の異なる信号となっており、かつ各検査プローブ間には浮遊容量および各配線パターン間の寄生容量が存在していることから、各浮遊容量等を介して検査プローブ相互間に信号が流れる現象が発生し、この現象により、各配線パターンと共通電極板との間の静電容量を正確に測定できない。このため、この方法には、静電容量に基づく配線パターンの検査精度が低下するという課題が存在している。
【０００４】
本発明は、上記の課題を解決すべくなされたものであり、検査精度を低下させることなく検査に要する時間を短縮し得る回路基板検査装置を提供することを主目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成すべく請求項１記載の回路基板検査装置は、回路基板の一方の面に沿って配設される共通電極板と、検査信号を生成して前記共通電極板に印加する信号印加部と、別個独立して移動可能に構成されて、前記回路基板に形成された複数の配線パターンのうちの任意の１つの配線パターンにおける当該回路基板の他方の面に露出する部位にそれぞれ接触可能なｎ（ｎは２以上の整数）個の検査プローブと、前記ｎ個の検査プローブにそれぞれ一対一で対応するｎ個の演算増幅器を有して、当該ｎ個の演算増幅器の各反転入力端子に前記対応する各検査プローブがそれぞれ接続されると共に当該ｎ個の演算増幅器の各非反転入力端子が共通の基準電位に接続された状態において、当該ｎ個の検査プローブが接触しているｎ個の前記配線パターンの静電容量を検出する容量検出部と、前記検出された静電容量に基づいて前記ｎ個の配線パターンの良否を判別する処理部とを備えている。
【０００６】
また、請求項２記載の回路基板検査装置は、請求項１記載の回路基板検査装置において、前記信号印加部は、周波数の異なる２種以上の前記検査信号を生成して前記共通電極板に同時に印加する。
【０００７】
また、請求項３記載の回路基板検査装置は、請求項１または２記載の回路基板検査装置において、前記ｎ個の検査プローブを移動させる移動部と、前記複数の配線パターンにおける前記検査プローブとの接触部位の位置情報が記憶された記憶部とを備え、前記処理部は、前記記憶部に記憶されている前記位置情報に基づいて前記移動部を制御して前記各検査プローブを前記各配線パターンにおける前記接触部位に移動させる。
【発明の効果】
【０００８】
請求項１記載の回路基板検査装置では、ｎ個の検査プローブが容量検出部における一対一で対応するｎ個の演算増幅器の反転入力端子にそれぞれ接続されると共に、各演算増幅器の非反転入力端子が共通の基準電位に接続されているため、各演算増幅器のイマジナリーショートにより、反転入力端子に接続されたすべての検査プローブは同電位（基準電位）となっている。したがって、この回路基板検査装置によれば、すべての検査プローブを回路基板に形成された各配線パターンに同時に接続して、これら配線パターンに対する検査を同時に実行することで検査時間の短縮を図ることができると共に、この際にも、各検査プローブ間に存在する浮遊容量や、各検査プローブが接触している各配線パターン間に存在する寄生容量の影響を受けることなく、各配線パターンと共通電極板との間に形成される静電容量の容量値に基づいて、各配線パターンに対する検査を精度よく実行することができる。
【０００９】
請求項２記載の回路基板検査装置では、信号印加部は、周波数の異なる２種以上の検査信号を生成して共通電極板に同時に印加する。したがって、この検査装置によれば、容量検出部において、面積の小さな配線パターンと接触する検査プローブが接続された演算増幅器の出力信号に基づいてこの配線パターンについての静電容量を検出するときには周波数の高い検査信号を使用し、一方、面積の大きな配線パターンと接触する検査プローブが接続された演算増幅器の出力信号に基づいてこの配線パターンについての静電容量を検出するときには周波数の低い検査信号を使用することができるため、共通電極板との間に形成される各配線パターンの静電容量の容量値をより正確に検出できる結果、回路基板の各配線パターンに対する検査の精度をさらに高めることができる。
【００１０】
請求項３記載の回路基板検査装置によれば、記憶部に記憶されている各配線パターンについての接触部位の位置情報に基づいて処理部が移動部を制御して各検査プローブを検査対象となる配線パターンの接触部位に移動させて接触させるため、回路基板に形成された複数の配線パターンに対して、高速で、かつ高精度な検査を自動で実施することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して、本発明に係る回路基板検査装置の最良の形態について説明する。
【００１２】
最初に、回路基板検査装置１（以下、「検査装置１」ともいう）について、図面を参照して説明する。
【００１３】
検査装置１は、図１に示すように、共通電極板２、絶縁板３、信号印加部４、ｎ（ｎは２以上の整数）個の検査プローブ５（本例では一例として検査プローブ５ａ，５ｂ，５ｃ，５ｄの４個。特に区別しないときには「検査プローブ５」ともいう）、移動部６、容量検出部７、記憶部８、処理部９および出力部１０を備え、回路基板１１に形成されている複数の配線パターン１２に対する検査を実行可能に構成されている。本例では一例として、同図に示すように、４つの配線パターン１２が形成された回路基板１１、具体的には、上面（本発明における他方の面）に３つの配線パターン１２ａ，１２ｂ，１２ｃが形成され、かつ上面から下面（本発明における一方の面）に亘って１つの配線パターン１２ｄが形成された回路基板１１を例に挙げて説明する。
【００１４】
共通電極板２および絶縁板３は、図１に示すように、一例として同じ平面形状に形成されて互いに積層されている。また、絶縁板３は全体が均一な厚みに形成されている。回路基板１１は、検査時には、その下面が絶縁板３の表面（同図中の上面）に密着するように配置される。
【００１５】
信号印加部４は、図１に示すように、所定の周波数ｆ１の交流信号である検査信号Ｓｃ１を生成して、共通電極板２に印加する。検査プローブ５は、回路基板１１の上面に露出する配線パターン１２の所定部位に接触可能に配設されている。移動部６は、対応する検査プローブ５ａ，５ｂ，５ｃ，５ｄにそれぞれ連結された検査プローブ５と同数の移動アーム２１ａ，２１ｂ，２１ｃ，２１ｄ（以下、特に区別しないときには「移動アーム２１」ともいう）を備えている。また、移動部６は、処理部９の制御下で各移動アーム２１を駆動することにより、各検査プローブ５を回路基板１１に形成されている複数の配線パターン１２のうちの任意の配線パターン１２における検査プローブとの接触部位（配線パターン１２における回路基板１１の他方の面に露出する部位に規定された接触部位）に接触させる。
【００１６】
容量検出部７は、図１，２に示すように、ｎ個（検査プローブ５と同数）の演算増幅器（オペアンプ）３１ａ，３１ｂ，３１ｃ，３１ｄ（以下、特に区別しないときには「演算増幅器３１」ともいう）、ｎ個の帰還回路３２ａ，３２ｂ，３２ｃ，３２ｄ（本例では一例として帰還用抵抗（以下、特に区別しないときには「帰還回路３２」ともいう））、ｎ個の同期検波回路３３ａ，３３ｂ，３３ｃ，３３ｄ（以下、特に区別しないときには「同期検波回路３３」ともいう）、ｎ個のバンドパスフィルタ３４ａ，３４ｂ，３４ｃ，３４ｄ（以下、特に区別しないときには「フィルタ３４」ともいう）、およびｎ個の位相比較回路３５ａ，３５ｂ，３５ｃ，３５ｄ（以下、特に区別しないときには「位相比較回路３５」ともいう）を備えている。
【００１７】
具体的には、各演算増幅器３１ａ，３１ｂ，３１ｃ，３１ｄは、対応する帰還回路３２ａ，３２ｂ，３２ｃ，３２ｄが反転入力端子と出力端子との間に接続され、かつ非反転入力端子が共通の基準電位Ｖｒ（本例では一例としてグランド電位）に接続され、かつ対応する検査プローブ５ａ，５ｂ，５ｃ，５ｄがケーブルなど（不図示）を介して反転入力端子に接続されて、反転増幅回路として構成されている。各同期検波回路３３ａ，３３ｂ，３３ｃ，３３ｄは、対応する演算増幅器３１ａ，３１ｂ，３１ｃ，３１ｄに接続されて、対応する演算増幅器３１ａ，３１ｂ，３１ｃ，３１ｄの出力信号Ｓ２ａ，Ｓ２ｂ，Ｓ２ｃ，Ｓ２ｄ（以下、特に区別しないときには「出力信号Ｓ２」ともいう）を検査信号Ｓｃ１で同期検波する。各バンドパスフィルタ３４ａ，３４ｂ，３４ｃ，３４ｄは、対応する同期検波回路３３ａ，３３ｂ，３３ｃ，３３ｄに接続されて、対応する同期検波回路３３ａ，３３ｂ，３３ｃ，３３ｄの出力信号に含まれている検査信号Ｓｃ１の周波数ｆ１を中心とする所定の周波数帯域の信号を選択的に通過させる。各位相比較回路３５ａ，３５ｂ，３５ｃ，３５ｄは、対応するバンドパスフィルタ３４ａ，３４ｂ，３４ｃ，３４ｄに接続されて、対応するバンドパスフィルタ３４ａ，３４ｂ，３４ｃ，３４ｄの出力信号および検査信号Ｓｃ１の位相差を検出して、この位相差に応じてレベルが変化する（一例として、位相差の増加・減少に応じてレベルが増加・減少する）直流信号Ｓ３ａ，Ｓ３ｂ，Ｓ３ｃ，Ｓ３ｄ（以下、特に区別しないときには「直流信号Ｓ３」ともいう）を出力する。
【００１８】
すなわち、演算増幅器３１ａ、同期検波回路３３ａ、バンドパスフィルタ３４ａおよび位相比較回路３５ａは、１つの直流信号Ｓ３ａを出力するための１つの容量検出回路７ａを構成する。同様にして、演算増幅器３１ｂ、同期検波回路３３ｂ、バンドパスフィルタ３４ｂおよび位相比較回路３５ｂは、１つの直流信号Ｓ３ｂを出力するための他の１つの容量検出回路７ｂを構成し、また演算増幅器３１ｃ、同期検波回路３３ｃ、バンドパスフィルタ３４ｃおよび位相比較回路３５ｃは、１つの直流信号Ｓ３ｃを出力するための他の１つの容量検出回路７ｃを構成し、また演算増幅器３１ｄ、同期検波回路３３ｄ、バンドパスフィルタ３４ｄおよび位相比較回路３５ｄは、１つの直流信号Ｓ３ｄを出力するための他の１つの容量検出回路７ｄを構成する。また、これらの４つの容量検出回路７ａ〜７ｄは、各演算増幅器３１、各同期検波回路３３、各バンドパスフィルタ３４、および各位相比較回路３５がそれぞれ同一の構成に形成されている結果、共に同一に構成されている。
【００１９】
この場合、共通電極板２への検査信号Ｓｃ１の印加時において、各演算増幅器３１ａ，３１ｂ，３１ｃ，３１ｄから出力される出力信号Ｓ２ａ，Ｓ２ｂ，Ｓ２ｃ，Ｓ２ｄの検査信号Ｓｃ１に対する位相差は、各検査プローブ５と容量検出部７との間の抵抗値成分（主として各検査プローブ５を容量検出部７に接続するためのケーブルの抵抗値）と相俟って、対応する検査プローブ５ａ，５ｂ，５ｃ，５ｄが接触している配線パターン１２と共通電極板２との間に形成されている静電容量の容量値に応じて変化する（具体的には、容量値が小さくなる程、位相差は大きくなる）。したがって、各位相比較回路３５ａ，３５ｂ，３５ｃ，３５ｄから出力される直流信号Ｓ３ａ，Ｓ３ｂ，Ｓ３ｃ，Ｓ３ｄのレベルは、検査プローブ５ａ，５ｂ，５ｃ，５ｄが接触している配線パターン１２と共通電極板２との間に形成されている静電容量の容量値を示すものとなることから、容量検出部７は、検査プローブ５ａ，５ｂ，５ｃ，５ｄが接触している配線パターン１２と共通電極板２との間に形成されている静電容量の容量値を実質的に検出することになる。
【００２０】
記憶部８は、ＲＯＭやＲＡＭなどの半導体メモリで構成されて、処理部９の動作を規定するための動作プログラム、直流信号Ｓ３のレベルに対する判定データ（一例として上限値Ｄｕおよび下限値Ｄｌ）、および回路基板１１の各配線パターン１２ａ〜１２ｄに規定された複数の接触部位についての位置情報Ｄｐが記憶されている。なお、判定データは、すべての配線パターン１２において断線や短絡の発生していない良品の回路基板１１を検査装置１で複数枚検査して得られた配線パターン１２毎の直流信号Ｓ３のレベルに基づいて決定されており、回路基板１１が良品であるときにこの回路基板１１に形成された各配線パターン１２についての直流信号Ｓ３のレベルの上限値が上限値Ｄｕであり、下限値が下限値Ｄｌである。この場合、一部の配線パターン１２間に短絡が発生している不良品としての回路基板１１では、この配線パターン１２についての静電容量が良品の場合よりも増加し、これに伴い、この配線パターン１２について測定された直流信号Ｓ３のレベルが下限値Ｄｌを下回る。一方、一部の配線パターン１２に断線が発生している不良品としての回路基板１１では、この配線パターン１２についての静電容量が良品の場合よりも減少し、これに伴い、この配線パターン１２について測定された直流信号Ｓ３のレベルが上限値Ｄｕを超える。したがって、各配線パターン１２についての直流信号Ｓ３のレベルと、判定データとを比較することにより、回路基板１１の配線パターン１２に断線や短絡が発生しているか否かの検査が可能となっている。
【００２１】
処理部９は、一例としてｎ個のＡ／Ｄ変換器およびＣＰＵ（いずれも図示せず）を備えて構成されている。また、処理部９では、各Ａ／Ｄ変換器が、対応する直流信号Ｓ３をディジタルデータに変換し、ＣＰＵが、記憶部８に記憶されている動作プログラムに従って作動して、この変換されたディジタルデータに基づいて回路基板１１に対する検査処理を実行する。出力部１０は、一例として表示装置で構成されて、処理部９が実行した検査処理の結果を出力（表示）する。
【００２２】
次に、検査装置１による回路基板１１に対する検査動作について説明する。なお、検査対象となる回路基板１１は、図１，２に示すように絶縁板３上に予め配置されているものとする。また、この状態において、絶縁板３の表面に配設された回路基板１１の各配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄと、共通電極板２との間には、図２に示すように、各配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄの面積および位置（共通電極板２からの距離）に応じた容量値の静電容量Ｃ１，Ｃ２，Ｃ３，Ｃ４が形成される。
【００２３】
検査装置１の作動状態において、信号印加部４は、検査信号Ｓｃ１を生成して、共通電極板２に印加する。また、容量検出部７は、各演算増幅器３１の反転入力端子に入力される電圧に基づく直流信号Ｓ３の生成を開始する。処理部９は、この状態において、回路基板１１に対する検査処理を開始する。この検査処理では、処理部９は、まず、記憶部８から検査対象とするｎ個（本例では４個）の配線パターン１２についての接触部位の位置情報Ｄｐを読み出し、読み出した位置情報Ｄｐに基づいて移動部６を制御して各移動アーム２１を駆動させて、ｎ個の検査プローブ５を検査対象とするｎ個の配線パターン１２上に規定された接触部位に移動させて接触させる。一例として、図１，２に示すように、検査プローブ５ａ，５ｂ，５ｃ，５ｄが、配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄにそれぞれ接触させられたものとする。この状態において、隣接する検査プローブ５相互間には浮遊容量が存在した状態となる。本例では、発明の理解を容易にするため、一例として、隣接する検査プローブ５ａ，５ｂ間に浮遊容量Ｃ５が存在し、隣接する検査プローブ５ｂ，５ｃ間に浮遊容量Ｃ６が存在し、隣接する検査プローブ５ｃ，５ｄ間に浮遊容量Ｃ７が存在している状態であるものとする。
【００２４】
各検査プローブ５の配線パターン１２との接触が完了した状態では、信号印加部４から共通電極板２に対して供給されている検査信号Ｓｃ１は、静電容量Ｃ１を介して配線パターン１２ａに伝達され、さらに検査プローブ５ａを介して演算増幅器３１ａに入力される。同様にして、検査信号Ｓｃ１は、静電容量Ｃ２、配線パターン１２ｂおよび検査プローブ５ｂを介して演算増幅器３１ｂに入力され、また静電容量Ｃ３、配線パターン１２ｃおよび検査プローブ５ｃを介して演算増幅器３１ｃに入力され、また静電容量Ｃ４、配線パターン１２ｄおよび検査プローブ５ｄを介して演算増幅器３１ｄに入力される。容量検出部７では、４つの容量検出回路７ａ〜７ｄが同時に作動して、それぞれ直流信号Ｓ３ａ〜Ｓ３ｄを出力する。この場合、隣接する検査プローブ５間には、図２に示すように、浮遊容量Ｃ５，Ｃ６，Ｃ７が存在し、また各検査プローブ５ａ〜５ｄが接触している各配線パターン１２ａ〜１２ｄ間には、寄生容量Ｃ８，Ｃ９，Ｃ１０が存在しているが、容量検出部７の入力段としての各演算増幅器３１の非反転入力端子は基準電位Ｖｒ（グランド電位）に接続されて、各演算増幅器３１ではいわゆる「イマジナリーショート」によって反転入力端子と非反転入力端子との間の電位差がほぼゼロになるため、非反転入力端子の電位も基準電位Ｖｒとなる。これにより、すべての検査プローブ５の電位が同電位（基準電位Ｖｒ）となる結果、浮遊容量Ｃ５，Ｃ６，Ｃ７や寄生容量Ｃ８，Ｃ９，Ｃ１０の存在下においても、この浮遊容量Ｃ５〜Ｃ７や寄生容量Ｃ８〜Ｃ１０を介して各検査プローブ５間に電気信号が流れる事態が回避される。したがって、同時に作動している状況下であっても、４つの容量検出回路７ａ〜７ｄは、それぞれ対応する配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄに静電容量Ｃ１，Ｃ２，Ｃ３，Ｃ４を介して共通電極板２から流れ込む検査信号Ｓｃ１を正確に入力して、この入力した検査信号Ｓｃと、信号印加部４から直接入力した検査信号Ｓｃ１との位相差に応じたレベルの直流信号Ｓ３ａ〜Ｓ３ｄを出力する。
【００２５】
次いで、処理部９が、容量検出部７から入力した各直流信号Ｓ３ａ〜Ｓ３ｄをディジタルデータに変換し、記憶部８から読み出した検査対象としている４つの配線パターン１２についての判定データ（上限値Ｄｕおよび下限値Ｄｌ）と比較する。この場合、上記したように、容量検出部７から出力される各直流信号Ｓ３ａ〜Ｓ３ｄのレベルは、検査プローブ５ａ，５ｂ，５ｃ，５ｄが接触している配線パターン１２と共通電極板２との間に形成されている静電容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の容量値を示すものである。このため、検査対象の配線パターン１２が、隣接する他の配線パターン１２と短絡している異常状態のとき（不良のとき）には、共通電極板２との間に形成される静電容量Ｃが正常状態のとき（良のとき）と比較して大きくなるため、この検査対象の配線パターン１２についての直流信号Ｓ３のレベルは、判定データの下限値Ｄｌ未満の値となる。また、検査対象の配線パターン１２が、断線している異常状態のとき（不良のとき）には、共通電極板２との間に形成される静電容量Ｃが正常状態のときと比較して小さくなるため、この検査対象の配線パターン１２についての直流信号Ｓ３のレベルは、判定データの上限値Ｄｕを超える値となる。一方、検査対象の配線パターン１２が、短絡や断線などしていない正常状態のとき（良のとき）には、共通電極板２との間に形成される静電容量Ｃは、良品の回路基板１１における配線パターン１２の静電容量が含まれる所定の範囲内の静電容量となるため、この検査対象の配線パターン１２についての直流信号Ｓ３のレベルは、判定データの下限値Ｄｌ以上で、かつ上限値Ｄｕ以下の範囲内の値となる。
【００２６】
したがって、処理部９は、検査対象の配線パターン１２についての直流信号Ｓ３のレベルが判定データの下限値Ｄｌ未満の値のときには、この配線パターン１２に短絡が発生していると判別し、判定データの上限値Ｄｕを超える値のときには、この配線パターン１２に断線が発生していると判別し、判定データの下限値Ｄｌ以上で、かつ上限値Ｄｕ以下の範囲内の値のときには正常であると判別して、その判別結果を配線パターン１２の識別符号に対応させて記憶部８に記憶させる。最後に、処理部９は、記憶部８に記憶させた各配線パターン１２ａ〜１２ｄについての判別結果（検査結果）を出力部１０に出力（表示）させる。これにより、検査装置１による回路基板１１に対する検査処理が完了する。
【００２７】
このように、この検査装置１では、すべての検査プローブ５が容量検出部７における一対一で対応する演算増幅器３１の反転入力端子に接続されると共に、この演算増幅器３１の非反転入力端子が共通の基準電位Ｖｒに接続されているため、各演算増幅器３１のイマジナリーショートにより、反転入力端子に接続されたすべての検査プローブ５は同電位（非反転入力端子の電位（基準電位Ｖｒ））となっている。したがって、この検査装置１によれば、すべての検査プローブ５ａ〜５ｄを回路基板１１に形成された各配線パターン１２ａ〜１２ｄに同時に接続して、これら配線パターン１２に対する検査を同時に実行することで検査時間の短縮を図ることができると共に、この際にも、各検査プローブ５間に存在する浮遊容量Ｃ５〜Ｃ７や、各検査プローブ５ａ〜５ｄが接触している各配線パターン１２ａ〜１２ｄ間に存在する寄生容量Ｃ８，Ｃ９，Ｃ１０の影響を受けることなく、各配線パターン１２と共通電極板２との間に形成される静電容量Ｃ１〜Ｃ４の容量値に基づいて、各配線パターン１２に対する検査を精度よく実行することができる。
【００２８】
また、この検査装置１では、処理部９が、記憶部８に記憶されている各配線パターン１２についての接触部位の位置情報Ｄｐに基づいて移動部６を制御して各検査プローブ５を検査対象となる配線パターン１２の接触部位に移動させて接触させる。したがって、回路基板１１に形成された複数の配線パターン１２に対して、高速で、かつ高精度な検査を自動的に実施することができる。
【００２９】
なお、本発明は、上記の構成に限定されない。例えば、上記した検査装置１では、共通電極板２に対して信号印加部４から１種類の検査信号Ｓｃ１（周波数ｆ１）を供給する構成を採用したが、例えば、共通電極板２と各配線パターン１２との間に形成される静電容量Ｃ１〜Ｃ４の容量値が大きく異なっているときには、容量値が小さい配線パターン１２に対する検査信号の周波数は高くし、かつ容量値が大きな配線パターン１２に対する検査信号の周波数は低くするのが好ましい。例えば、図１，２に示すように、回路基板１１の上面から下面に亘って形成された配線パターン１２ｄや、回路基板１１の上面にのみ形成されている配線パターン１２であっても、配線パターン１２ｂのように面積の大きな配線パターンについては周波数の低い検査信号で検査し、他の配線パターン１２ａ，１２ｃのように面積の小さな配線パターンについては周波数の高い検査信号で検査するのが好ましい。
【００３０】
このため、図１，３に示す検査装置１Ａのように、周波数ｆ１の検査信号Ｓｃ１と共に周波数ｆ２（＞ｆ１）の検査信号Ｓｃ２を同時に生成して共通電極板２に印加する信号印加部４Ａと、面積の小さな配線パターン１２ａ，１２ｃと接触する検査プローブ５ａ，５ｃが接続される容量検出回路７ａ，７ｃでは検査信号Ｓｃ１（周波数ｆ１）を用いて同期検波および位相比較を実行し、かつ面積の大きな配線パターン１２ｂ，１２ｄと接触する検査プローブ５ｂ，５ｄが接続される容量検出回路７ｂ，７ｄでは検査信号Ｓｃ２（周波数ｆ２）を用いて同期検波および位相比較を実行する容量検出部７Ａとを備えた構成とすることもできる。なお、検査装置１における対応する各構成要素と同一の機能を有する検査装置１Ａの各構成要素には、同一の符号を付して重複する説明を省略する。また、各容量検出回路７を構成するフィルタ３４は、同期検波回路３３および位相比較回路３５で使用する周波数に対応したものを使用する。この検査装置１Ａによれば、面積に応じて適切な周波数の検査信号を各配線パターン１２に供給できるため、共通電極板２との間に形成される各配線パターン１２の静電容量の容量値がより正確に反映された直流信号Ｓ３を容量検出部７Ａにおいて生成することができ、この直流信号Ｓ３に基づいて、回路基板１１の各配線パターン１２に対する検査の精度をさらに高めることができる。さらに、図示はしないが、各配線パターンについての静電容量の容量値が広範囲に亘る回路基板に対しては、周波数が異なる３種以上の検査信号を発生可能な信号印加部を使用して、共通電極板２に印加させる構成を採用することもできる。
【００３１】
また、上記の例では、回路基板１１に形成されたすべての配線パターン１２に対して同時に検査プローブ５を接触させて、すべての配線パターン１２についての検査を同時に実行する構成を採用したが、検査プローブ５の数（ｎ個）を超える数の配線パターン１２が形成されている回路基板１１に対しても検査装置１を適用できるのは勿論である。この場合には、ｎ個の検査プローブ５を同数の配線パターン１２に同時に接触させて、これらの配線パターン１２に対する検査を実行した後、残りの配線パターン１２のうちのｎ個の配線パターン１２にｎ個の検査プローブ５を移動させて接触させて検査するという工程を繰り返し実行する。これにより、検査プローブ５の数（ｎ個）を超える数の配線パターン１２が形成されている回路基板１１に対しても、配線パターン１２を１つずつ検査する構成と比較して大幅な検査時間の短縮を図りつつ、検査精度も十分に向上させることができる。
【図面の簡単な説明】
【００３２】
【図１】検査装置１，１Ａの構成図である。
【図２】図１における回路基板１１のＷ−Ｗ線断面図、および容量検出部７の構成図である。
【図３】図１における回路基板１１のＷ−Ｗ線断面図、および容量検出部７Ａの構成図である。
【符号の説明】
【００３３】
１，１Ａ  検査装置
２  共通電極板
４，４Ａ  信号印加部
５  検査プローブ
６  移動部
７，７Ａ  容量検出部
８  記憶部
９  処理部
１１  回路基板
１２  配線パターン
３１  演算増幅器
Ｃ１，Ｃ２，Ｃ３，Ｃ４  静電容量
Ｄｐ  位置情報
Ｓｃ１，Ｓｃ２  検査信号
Ｖｒ  基準電位
【図１】
0005154196.tif 000002
【図２】
0005154196.tif 000003
【図３】
0005154196.tif 000004