(57)【特許請求の範囲】
【請求項１】
行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように、前記読み出し回路を制御する制御ロジックと、を備えるマルチビットフラッシュメモリ装置と、
前記マルチビットフラッシュメモリ装置から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータと、最大しきい電圧変化を示す値とを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データを訂正するフラッシュメモリコントローラと、を備えるフラッシュメモリシステム。
【請求項２】
前記読み出し回路は、
前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される最上位の読み出し電圧を発生するように構成された電圧発生回路と、
前記行を選択するように、そして前記選択された行を前記第１基準電圧、前記第２基準電圧、及び前記最上位の読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、
前記選択された行のメモリセルからデータを読み出すように構成されたページバッファ回路と、を備える請求項１に記載のフラッシュメモリシステム。
【請求項３】
前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である請求項２に記載のフラッシュメモリシステム。
【請求項４】
前記選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される請求項２に記載のフラッシュメモリシステム。
【請求項５】
前記フラッシュメモリコントローラは、
前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを格納するバッファブロックと、
前記バッファブロックを介して提供された前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記バッファブロックを介して提供された前記選択されたメモリセルから読み出されたデータを訂正する算術論理装置と、
前記算術論理装置から提供される前記訂正されたデータのエラーを検出及び訂正するエラー訂正回路と、を備える請求項１に記載のフラッシュメモリシステム。
【請求項６】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正する請求項５に記載のフラッシュメモリシステム。
【請求項７】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを反転させる請求項６に記載のフラッシュメモリシステム。
【請求項８】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータのうち、少なくとも一つが最大しきい電圧変化を示す値を有しないとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正しない請求項５に記載のフラッシュメモリシステム。
【請求項９】
前記制御ロジックは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うように読み出し回路を制御し、前記読み出し回路から提供された、前記選択されたメモリセルから読み出されたデータは、前記バッファブロックを介して又は直接前記エラー訂正回路に送信される請求項５に記載のフラッシュメモリシステム。
【請求項１０】
前記メモリセルから読み出されたデータは、エラー訂正コードを含み、
前記エラー訂正回路は、前記エラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータのエラーを検出及び訂正するように構成される請求項５に記載のフラッシュメモリシステム。
【請求項１１】
前記列のそれぞれは、第１及び第２ビットラインで構成される請求項１に記載のフラッシュメモリシステム。
【請求項１２】
前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルを備える請求項１に記載のフラッシュメモリシステム。
【請求項１３】
行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように前記読み出し回路を制御する制御ロジックと、前記読み出し回路から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータと、最大しきい電圧変化を示す値とを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データを訂正する算術論理装置と、を備えるマルチビットフラッシュメモリ装置と、
前記マルチビットフラッシュメモリ装置から提供される前記訂正されたデータのエラーを検出及び訂正するフラッシュメモリコントローラと、を備えるフラッシュメモリシステム。
【請求項１４】
前記読み出し回路は、
前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される最上位の読み出し電圧を発生するように構成された電圧発生回路と、
前記行を選択するように、そして前記選択された行を第１基準電圧、前記第２基準電圧、及び前記最上位の読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、
前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータとを一時格納するページバッファブロックと、を備える請求項１３に記載のフラッシュメモリシステム。
【請求項１５】
前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である請求項１４に記載のフラッシュメモリシステム。
【請求項１６】
前記選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される請求項１４に記載のフラッシュメモリシステム。
【請求項１７】
前記フラッシュメモリコントローラは、
前記算術論理装置から提供される前記訂正されたデータのエラーを検出及び訂正するエラー訂正回路を備える請求項１３に記載のフラッシュメモリシステム。
【請求項１８】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正する請求項１３に記載のフラッシュメモリシステム。
【請求項１９】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを反転させる請求項１８に記載のフラッシュメモリシステム。
【請求項２０】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータのうち少なくとも一つが最大しきい電圧変化を示す値を有しないとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正しない請求項１３に記載のフラッシュメモリシステム。
【請求項２１】
前記制御ロジックは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うように読み出し回路を制御し、前記選択されたメモリセルから読み出されたデータは、前記ページバッファブロックを介して又は直接フラッシュメモリコントローラに送信される請求項１３に記載のフラッシュメモリシステム。
【請求項２２】
前記メモリセルから読み出されたデータは、エラー訂正コードを含み、
前記エラー訂正回路は、前記エラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータのエラーを検出及び訂正するように構成される請求項１７に記載のフラッシュメモリシステム。
【請求項２３】
前記列のそれぞれは、第１及び第２ビットラインで構成される請求項１４に記載のフラッシュメモリシステム。
【請求項２４】
前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルを備える請求項２３に記載のフラッシュメモリシステム。
【請求項２５】
行と列に配列されたメモリセルを有するフラッシュメモリシステムの読み出されたデータビットのエラー訂正方法は、
（ａ）選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータを連続的に読み出すステップと、
（ｂ）前記選択されたメモリセルに隣接したメモリセルから読み出されたデータと、最大しきい電圧変化を示す値とを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データを訂正するステップと、
（ｃ）前記メモリセルから読み出されたデータに含まれたエラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータを訂正するステップと、を含むフラッシュメモリシステムのデータビット訂正方法。
【請求項２６】
前記選択されたメモリセルに隣接したメモリセルは、基準電圧を基準に読み出される請求項２５に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項２７】
前記基準電圧は、第１及び第２基準電圧を含み、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である請求項２６に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項２８】
前記（ｂ）ステップは、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記選択されたメモリセルから読み出されたデータが反転される請求項２５に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項２９】
前記（ａ）ステップは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うステップを含む請求項２５に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項３０】
行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、及び選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように前記読み出し回路を制御する制御ロジックを備えるマルチビットフラッシュメモリ装置と、
前記マルチビットフラッシュメモリ装置から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータと、最大しきい電圧変化を示す値とを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データを訂正するフラッシュメモリコントローラと、を備えるフラッシュメモリシステム。
【請求項３１】
前記行に配列されたセルは、イーブンセル及びオッドセルにそれぞれ区分され、前記選択されたセルは、前記イーブンセル及びオッドセルのうち、まずプログラムされたセルである請求項３０に記載のフラッシュメモリシステム。
【請求項３２】
前記読み出し回路は、
前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される読み出し電圧を発生するように構成された電圧発生回路と、
前記行を選択するように、そして前記選択された行を前記第１基準電圧及び前記第２基準電圧、及び前記読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、
前記選択された行のメモリセルからデータを読み出すように構成されたページバッファ回路と、を備える請求項３０に記載のフラッシュメモリシステム。
【請求項３３】
前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である請求項３２に記載のフラッシュメモリシステム。
【請求項３４】
前記選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される請求項３２に記載のフラッシュメモリシステム。
【請求項３５】
前記フラッシュメモリコントローラは、
前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータとを格納するバッファブロックと、
前記バッファブロックを介して提供された前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記バッファブロックを介して提供された前記選択されたメモリセルから読み出されたデータを訂正する算術論理装置と、
前記算術論理装置から提供される前記訂正されたデータのエラーを検出及び訂正するエラー訂正回路と、を備える請求項３０に記載のフラッシュメモリシステム。
【請求項３６】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正する請求項３５に記載のフラッシュメモリシステム。
【請求項３７】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを前記選択されたメモリセルから読み出されたデータ状態に対応するしきい電圧の分布を基準に下位状態のしきい電圧の分布に対応するデータ値に訂正する請求項３６に記載のフラッシュメモリシステム。
【請求項３８】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータのうち少なくとも一つが最大しきい電圧変化を示す値を有しないとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正しない請求項３５に記載のフラッシュメモリシステム。
【請求項３９】
前記メモリセルから読み出されたデータは、エラー訂正コードを含み、
前記エラー訂正回路は、前記エラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータのエラーを検出及び訂正するように構成される請求項３５に記載のフラッシュメモリシステム。
【請求項４０】
前記列のそれぞれは、第１及び第２ビットラインで構成される請求項３０に記載のフラッシュメモリシステム。
【請求項４１】
前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルと、を備える請求項４０に記載のフラッシュメモリシステム。
【請求項４２】
行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように、前記読み出し回路を制御する制御ロジックと、を前記読み出し回路から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータと、最大しきい電圧変化を示す値とを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データを訂正する算術論理装置と、を備えるマルチビットフラッシュメモリ装置と、
前記マルチビットフラッシュメモリ装置から提供される前記訂正されたデータのエラーを検出及び訂正するフラッシュメモリコントローラと、を備えるフラッシュメモリシステム。
【請求項４３】
前記行に配列されたセルは、イーブンセル及びオッドセルにそれぞれ区分され、前記選択されたセルは、前記イーブンセル及びオッドセルのうち、まずプログラムされたセルである請求項４２に記載のフラッシュメモリシステム。
【請求項４４】
前記読み出し回路は、
前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される読み出し電圧を発生するように構成された電圧発生回路と、
前記行を選択するように、そして前記選択された行を前記第１基準電圧、前記第２基準電圧、及び前記読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、
前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータとを一時格納するページバッファブロックと、を備える請求項４２に記載のフラッシュメモリシステム。
【請求項４５】
前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である請求項４４に記載のフラッシュメモリシステム。
【請求項４６】
前記選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される請求項４４に記載のフラッシュメモリシステム。
【請求項４７】
前記フラッシュメモリコントローラは、
前記算術論理装置から提供される前記訂正されたデータのエラーを検出及び訂正するエラー訂正回路を備える請求項４２に記載のフラッシュメモリシステム。
【請求項４８】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を有する値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正する請求項４２に記載のフラッシュメモリシステム。
【請求項４９】
選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを前記選択されたメモリセルから読み出されたデータ状態に対応するしきい電圧の分布を基準に下位状態のしきい電圧の分布に対応するデータ値に訂正する請求項４８に記載のフラッシュメモリシステム。
【請求項５０】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータのうち少なくとも一つが最大しきい電圧変化を示す値を有しないとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正しない請求項４２に記載のフラッシュメモリシステム。
【請求項５１】
前記制御ロジックは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うように読み出し回路を制御し、前記選択されたメモリセルから読み出されたデータは、前記ページバッファブロックを介して又は直接フラッシュメモリコントローラに送信される請求項４２に記載のフラッシュメモリシステム。
【請求項５２】
前記メモリセルから読み出されたデータは、エラー訂正コードを含み、
前記エラー訂正回路は、前記エラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータのエラーを検出及び訂正するように構成される請求項４７に記載のフラッシュメモリシステム。
【請求項５３】
前記列のそれぞれは、第１及び第２ビットラインで構成される請求項４２に記載のフラッシュメモリシステム。
【請求項５４】
前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルを備える請求項５３に記載のフラッシュメモリシステム。
【請求項５５】
行と列に配列されたメモリセルを有するフラッシュメモリシステムの読み出されたデータビットのエラー訂正方法は、
（ａ）選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータを連続的に読み出すステップと、
（ｂ）前記選択されたメモリセルに隣接したメモリセルから読み出されたデータと、最大しきい電圧変化を示す値とを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データを訂正するステップと、
（ｃ）前記メモリセルから読み出されたデータに含まれたエラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータを訂正するステップと、を含むフラッシュメモリシステムのデータビット訂正方法。
【請求項５６】
前記選択されたメモリセルに隣接したメモリセルは、基準電圧を基準に読み出される請求項５５に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項５７】
前記基準電圧は、第１及び第２基準電圧を含み、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である請求項５６に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項５８】
前記（ｂ）ステップは、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記選択されたメモリセルから読み出されたデータが前記選択されたメモリセルから読み出されたデータ状態に対応するしきい電圧の分布を基準に下位状態のしきい電圧の分布に対応するデータ値に訂正される請求項５５に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項５９】
行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように前記読み出し回路を制御する制御ロジックと、を備えるマルチビットフラッシュメモリ装置と、
前記マルチビットフラッシュメモリ装置から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータと、最大しきい電圧変化を示す値とを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データの消去状態を判別し、前記判別結果に基づいて選択されたメモリセルから読み出された最上位データを訂正するフラッシュメモリコントローラと、を備えるフラッシュメモリシステム。
【請求項６０】
前記読み出し回路は、
前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される最上位の読み出し電圧を発生するように構成された電圧発生回路と、
前記行を選択するように、そして前記選択された行を前記第１及び第２基準電圧、及び前記最上位の読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、
前記選択された行のメモリセルからデータを読み出すように構成されたページバッファ回路と、を備える請求項５９に記載のフラッシュメモリシステム。
【請求項６１】
前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である請求項６０に記載のフラッシュメモリシステム。
【請求項６２】
前記選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される請求項６０に記載のフラッシュメモリシステム。
【請求項６３】
前記フラッシュメモリコントローラは、
前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータとを格納するバッファブロックと、
前記バッファブロックを介して提供された前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データの消去状態を判別するメインコントローラと、
前記メインコントローラから前記消去状態情報を提供されるエラー訂正回路と、を備える請求項５９に記載のフラッシュメモリシステム。
【請求項６４】
前記メモリセルから読み出されたデータは、エラー訂正コードを含み、
前記エラー訂正回路は、前記消去状態情報及び前記エラー訂正データに基づいて前記選択されたメモリセルから読み出されたデータのエラーを検出及び訂正するように構成される請求項６３に記載のフラッシュメモリシステム。
【請求項６５】
前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記メインコントローラは、前記選択されたメモリセルから読み出されたデータを消去状態と判別する請求項６３に記載のフラッシュメモリシステム。
【請求項６６】
前記制御ロジックは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うように読み出し回路を制御し、前記読み出し回路から提供された、前記選択されたメモリセルから読み出されたデータは、前記バッファブロックを介して又は直接前記エラー訂正回路に送信される請求項５９に記載のフラッシュメモリシステム。
【請求項６７】
前記列のそれぞれは、第１及び第２ビットラインで構成される請求項５９に記載のフラッシュメモリシステム。
【請求項６８】
前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルを備える請求項６７に記載のフラッシュメモリシステム。
【請求項６９】
行と列に配列されたメモリセルを有するフラッシュメモリシステムの読み出されたデータビットのエラー訂正方法は、
（ａ）選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータを連続的に読み出すステップと、
（ｂ）前記選択されたメモリセルに隣接したメモリセルから読み出されたデータと、最大しきい電圧変化を示す値とを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データの消去状態を判別するステップと、
（ｃ）前記判別結果及びエラー訂正コードに基づいて、前記選択されたメモリセルから読み出された最上位データのエラー状態を検出し訂正するステップと、を含むフラッシュメモリシステムのデータビット訂正方法。
【請求項７０】
前記選択されたメモリセルに隣接したメモリセルは、基準電圧を基準に読み出される請求項６９に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項７１】
前記基準電圧は、第１及び第２基準電圧を含み、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である請求項７０に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項７２】
前記（ｂ）ステップは、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記選択されたメモリセルから読み出されたデータは、消去状態と判別される請求項６９に記載のフラッシュメモリシステムのデータビット訂正方法。
【請求項７３】
マイクロプロセッサと、
フラッシュメモリ装置と、
前記マイクロプロセッサの要請に応じて前記フラッシュメモリ装置を制御するように構成されたメモリコントローラと、を備え、
前記フラッシュメモリ装置は、請求項１、請求項１３、請求項３１、請求項４３、又は請求項６１に記載の何れか一つを備え、前記フラッシュメモリコントローラは、請求項１、請求項１３、請求項３１、請求項４３、又は請求項６１に記載の何れか一つを備えるコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリシステムに係り、さらに詳細には、フラッシュメモリシステム及びそのエラー訂正方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は、複数のメモリ領域が１回のプログラム動作で消去又はプログラムされる一種のＥＥＰＲＯＭである。ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能なので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）又は補助記憶装置への応用が拡大されつつある。特に、フラッシュＥＥＰＲＯＭ（以下、フラッシュメモリ装置とする）は、従来のＥＥＰＲＯＭに比べて集積度が高いから大容量の補助記憶装置への応用に極めて有利である。
【０００３】
一般に、フラッシュメモリシステムは、フラッシュメモリ装置及びフラッシュメモリ装置を制御するフラッシュメモリコントローラを備える。フラッシュメモリ装置は、行及び列で配列された複数のメモリセルを備え、各格納素子に使用されるロジックゲートの形態に応じて、ＮＡＮＤフラッシュメモリ装置とＮＯＲフラッシュメモリ装置とに分類される。ＮＡＮＤフラッシュメモリは、ＮＯＲフラッシュメモリに比べて集積度が極めて高い。ＮＡＮＤフラッシュメモリは、シングルレベルセル（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）ＮＡＮＤフラッシュメモリ及びマルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）ＮＡＮＤフラッシュメモリに区分される。シングルレベルセルＮＡＮＤフラッシュメモリは、各セルに１ビットデータを格納することができるが、マルチレベルセルＮＡＮＤフラッシュメモリは、各セルに複数のビットを格納することができる。
【０００４】
一つのメモリセルにマルチビットデータを格納するマルチビットメモリ装置が特許文献１に「ＦＬＡＳＨ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＨＡＶＩＮＧ  ＭＵＬＴＩ−ＬＥＶＥＬ  ＣＥＬＬ  ＡＮＤ  ＲＥＡＤＩＮＧ  ＡＮＤ  ＰＲＯＧＥＡＭＩＮＧ  ＭＥＴＨＯＤ  ＴＨＥＲＥＯＦ」という題目で、特許文献２に「ＦＬＡＳＨ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＡＮＤ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＷＩＴＨ  ＭＵＬＴＩ  ＬＥＶＥＬ  ＣＥＬＬＳ」という題目で、そして、特許文献３に「ＭＵＬＴＩ−ＢＩＴ  ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＲＲＡＹ  ＯＦ  Ａ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＤＲＩＶＩＮＧ  ＴＨＥ  ＳＡＭＥ」という題目でそれぞれ掲載されており、この出願のレファレンスとして含まれる。
【０００５】
プログラム動作時に、一つのメモリセルに１ビットデータを格納する場合に、メモリセルは、２個のしきい電圧の分布のうちの何れか一つに属するしきい電圧を有する。すなわち、メモリセルは、データ「１」とデータ「０」をそれぞれ表す２個の状態のうちの何れか一つに対応するしきい電圧の分布を有する。一つのメモリセルに２ビットデータを格納する場合に、メモリセルは、４個のしきい電圧の分布のうちの何れか一つに属するしきい電圧を有する。すなわち、メモリセルは、データ「１１」、データ「１０」、データ「００」、及びデータ「０１」をそれぞれ表す４個の状態のうちの何れか一つに対応するしきい電圧の分布を有する。一つのメモリセルに３ビットデータを格納する場合には、メモリセルは、８個のしきい電圧の分布のうちの何れか一つに属するしきい電圧を有し、４ビットデータを格納する場合には、メモリセルは、１６個のしきい電圧の分布のうちの何れか一つに属するしきい電圧を有する。
【０００６】
各状態に対応するしきい電圧の分布は、それぞれ決まったウィンドウ内に存在しなければならない。各しきい電圧の分布が決まったウィンドウ内に存在するためには、しきい電圧分布を精密に制御しなければならない。フラッシュメモリ装置は、メモリセルのしきい電圧の分布を正確に制御するために、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍｍｉｎｇ：以下、ＩＳＰＰとする）方式によりプログラムされる。ＩＳＰＰ方式を利用したフラッシュメモリ装置の例示的なプログラム方法が特許文献４に「ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＭＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＡＮＤ  ＰＲＯＧＲＡＭＭＩＮＧ  ＭＥＴＨＯＤ  ＯＦ  ＴＨＥ  ＳＡＭＥ」という題目で掲載されており、この出願のレファレンスとして含まれる。
【０００７】
プログラムされる各セルは、しきい電圧レベルを上げるのに限界がある。すなわち、各データ状態に対応するしきい電圧の分布は、最大しきい電圧レベル内に存在するようになる。したがって、各セルに格納されるデータビットの数が増加するほど、各状態に対応するしきい電圧の分布は多くなり、各しきい電圧の分布間の距離は減少する。このとき、各状態に対応するしきい電圧の分布が多様な原因により範囲が広くなると、各しきい電圧の分布は、所望の領域より広く形成される。例えば、プログラム動作時に、まずプログラムされたメモリセルは、以後にプログラムされる隣接したメモリセルによりカップリングの影響を受ける。プログラムされる隣接したメモリセルのカップリングの影響により、まずプログラムされたメモリセルのしきい電圧の分布は、所望の領域より広く形成される。すなわち、まず、プログラムされたメモリセルのしきい電圧の分布は、正常でない状態に拡張されうることを意味する。このような場合に、各セルに格納されるデータビットの数が多いと、各状態に対応するしきい電圧の分布は重なりうる。
【０００８】
フラッシュメモリコントローラは、読み出し動作時にフラッシュメモリ装置のセルにプログラムされたデータを読み出し（Ｒｅａｄ）する。隣接したセルのプログラム動作に応じるカップリングによりプログラムされたセルのしきい電圧の分布が拡張された場合に、読み出し動作時に読み出しデータの信頼性は落ちる。すなわち、読み出しエラーが発生する。
【特許文献１】米国特許７，０３５，１４４号公報
【特許文献２】米国特許７，０８２，０５６号公報
【特許文献３】米国特許５，９２３，５８６号公報
【特許文献４】米国特許６，２６６，２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
一般的なフラッシュメモリコントローラは、エラー訂正回路を備える。エラー訂正回路は、前述の読み出されたデータのうち、読み出しエラーが発生したデータを検出し訂正する。読み出しエラーが発生したデータが多くなるほど、エラー訂正回路の負担は増加する。
【課題を解決するための手段】
【００１０】
本発明の特徴によるフラッシュメモリシステムは、行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように、前記読み出し回路を制御する制御ロジックと、を備えるマルチビットフラッシュメモリ装置と、前記マルチビットフラッシュメモリ装置から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出されたデータを訂正するフラッシュメモリコントローラと、を備える。
【００１１】
この実施の形態において、前記読み出し回路は、前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される最上位の読み出し電圧を発生するように構成された電圧発生回路と、前記行を選択するように、そして前記選択された行を前記第１基準電圧、前記第２基準電圧、及び前記最上位の読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、前記選択された行のメモリセルからデータを読み出すように構成されたページバッファ回路と、を備える。
【００１２】
この実施の形態において、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。
この実施の形態において、前記選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される。
【００１３】
この実施の形態において、前記フラッシュメモリコントローラは、前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを格納するバッファブロックと、前記バッファブロックを介して提供された前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記バッファブロックを介して提供された前記選択されたメモリセルから読み出されたデータを訂正する算術論理装置と、前記算術論理装置から提供される前記訂正されたデータのエラーを検出及び訂正するエラー訂正回路と、を備える。
【００１４】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正する。
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを反転させる。
【００１５】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータのうち、少なくとも一つが最大しきい電圧変化を示す値を有しないとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正しない。
この実施の形態において、前記制御ロジックは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うように読み出し回路を制御し、前記読み出し回路から提供された、前記選択されたメモリセルから読み出されたデータは、前記バッファブロックを介して又は直接前記エラー訂正回路に送信される。
この実施の形態において、前記メモリセルから読み出されたデータは、エラー訂正コードを含み、前記エラー訂正回路は、前記エラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータのエラーを検出及び訂正するように構成される。
【００１６】
この実施の形態において、前記列のそれぞれは、第１及び第２ビットラインで構成され、前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルを備える。
【００１７】
本発明の他の特徴によるフラッシュメモリシステムは、行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように前記読み出し回路を制御する制御ロジックと、前記読み出し回路から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出されたデータを訂正する算術論理装置と、を備えるマルチビットフラッシュメモリ装置と、前記マルチビットフラッシュメモリ装置から提供される前記訂正されたデータのエラーを検出及び訂正するフラッシュメモリコントローラと、を備える。
【００１８】
この実施の形態において、前記読み出し回路は、前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される最上位の読み出し電圧を発生するように構成された電圧発生回路と、前記行を選択するように、そして前記選択された行を第１基準電圧、前記第２基準電圧、及び前記最上位の読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータとを一時格納するページバッファブロックと、を備える。
【００１９】
この実施の形態において、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。
この実施の形態において、前記選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される。
【００２０】
この実施の形態において、前記フラッシュメモリコントローラは、前記算術論理装置から提供される前記訂正されたデータのエラーを検出及び訂正するエラー訂正回路を備える。
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正する。
【００２１】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを反転させる。
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータのうち少なくとも一つが最大しきい電圧変化を有する値を有しないとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正しない
【００２２】
この実施の形態において、前記制御ロジックは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うように読み出し回路を制御し、前記選択されたメモリセルから読み出されたデータは、前記ページバッファブロックを介して又は直接フラッシュメモリコントローラに送信される。
【００２３】
この実施の形態において、前記メモリセルから読み出されたデータは、エラー訂正コードを含み、前記エラー訂正回路は、前記エラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータのエラーを検出及び訂正するように構成される。
【００２４】
この実施の形態において、前記列のそれぞれは、第１及び第２ビットラインで構成され、前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルを備える。
【００２５】
本発明の他の特徴による行と列に配列されたメモリセルを有するフラッシュメモリシステムの読み出されたデータビットのエラー訂正方法は、（ａ）選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータを連続的に読み出すステップと、（ｂ）前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出されたデータを訂正するステップと、（ｃ）前記メモリセルから読み出されたデータに含まれたエラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータを訂正するステップと、を含む。
【００２６】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルは、基準電圧を基準に読み出される。
この実施の形態において、前記基準電圧は、第１及び第２基準電圧を含み、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。
【００２７】
この実施の形態において、前記（ｂ）ステップは、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記選択されたメモリセルから読み出されたデータが反転される。
この実施の形態において、前記（ａ）ステップは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うステップを含む。
【００２８】
この実施の形態において、行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、及び選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように前記読み出し回路を制御する制御ロジックを備えるマルチビットフラッシュメモリ装置と、前記マルチビットフラッシュメモリ装置から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出されたデータを訂正するフラッシュメモリコントローラと、を備える。
【００２９】
この実施の形態において、前記行に配列されたセルは、イーブンセル及びオッドセルにそれぞれ区分され、前記選択されたセルは、前記イーブンセル及びオッドセルのうち、まずプログラムされたセルである。
この実施の形態において、前記読み出し回路は、前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される読み出し電圧を発生するように構成された電圧発生回路と、前記行を選択するように、そして前記選択された行を前記第１基準電圧及び前記第２基準電圧、及び前記読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、前記選択された行のメモリセルからデータを読み出すように構成されたページバッファ回路と、を備える。
【００３０】
この実施の形態において、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。
この実施の形態において、前記選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される。
【００３１】
この実施の形態において、前記フラッシュメモリコントローラは、前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータとを格納するバッファブロックと、前記バッファブロックを介して提供された前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記バッファブロックを介して提供された前記選択されたメモリセルから読み出されたデータを訂正する算術論理装置と、前記算術論理装置から提供される前記訂正されたデータのエラーを検出及び訂正するエラー訂正回路と、を備える。
【００３２】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正する。
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを前記選択されたメモリセルから読み出されたデータ状態に対応するしきい電圧の分布を基準に下位状態のしきい電圧の分布に対応するデータ値に訂正する。
【００３３】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータのうち少なくとも一つが最大しきい電圧変化を示す値を有しないとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正しない。
この実施の形態において、前記メモリセルから読み出されたデータは、エラー訂正コードを含み、前記エラー訂正回路は、前記エラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータのエラーを検出及び訂正するように構成される。
この実施の形態において、前記列のそれぞれは、第１及び第２ビットラインで構成される。
【００３４】
この実施の形態において、前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルと、を備える。
【００３５】
この実施の形態において、行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように、前記読み出し回路を制御する制御ロジックと、前記読み出し回路から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出されたデータを訂正する算術論理装置と、を備えるマルチビットフラッシュメモリ装置と、前記マルチビットフラッシュメモリ装置から提供される前記訂正されたデータのエラーを検出及び訂正するフラッシュメモリコントローラと、を備える。
【００３６】
この実施の形態において、前記行に配列されたセルは、イーブンセル及びオッドセルにそれぞれ区分され、前記選択されたセルは、前記イーブンセル及びオッドセルのうち、まずプログラムされたセルである。
【００３７】
この実施の形態において、前記読み出し回路は、前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される読み出し電圧を発生するように構成された電圧発生回路と、前記行を選択するように、そして前記選択された行を前記第１基準電圧、前記第２基準電圧、及び前記読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータとを一時格納するページバッファブロックと、を備える。
【００３８】
この実施の形態において、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。
この実施の形態において、前記選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される。
【００３９】
この実施の形態において、前記フラッシュメモリコントローラは、前記算術論理装置から提供される前記訂正されたデータのエラーを検出及び訂正するエラー訂正回路を備える。
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を有する値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正する。
【００４０】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを前記選択されたメモリセルから読み出されたデータ状態に対応するしきい電圧の分布を基準に下位状態のしきい電圧の分布に対応するデータ値に訂正する。
【００４１】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータのうち少なくとも一つが最大しきい電圧変化を示す値を有しないとき、前記算術論理装置は、前記選択されたメモリセルから読み出されたデータを訂正しない。
この実施の形態において、前記制御ロジックは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うように読み出し回路を制御し、前記選択されたメモリセルから読み出されたデータは、前記ページバッファブロックを介して又は直接フラッシュメモリコントローラに送信される。
【００４２】
この実施の形態において、前記メモリセルから読み出されたデータは、エラー訂正コードを含み、前記エラー訂正回路は、前記エラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータのエラーを検出及び訂正するように構成される。
【００４３】
この実施の形態において、前記列のそれぞれは、第１及び第２ビットラインで構成され、前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルを備える。
【００４４】
本発明の他の特徴による行と列に配列されたメモリセルを有するフラッシュメモリシステムの読み出されたデータビットのエラー訂正方法は、（ａ）選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータを連続的に読み出すステップと、（ｂ）前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出されたデータを訂正するステップと、（ｃ）前記メモリセルから読み出されたデータに含まれたエラー訂正コードに基づいて、前記選択されたメモリセルから読み出された、そして訂正されたデータを訂正するステップと、を含む。
【００４５】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルは、基準電圧を基準に読み出される。
この実施の形態において、前記基準電圧は、第１及び第２基準電圧を含み、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。
【００４６】
この実施の形態において、前記（ｂ）ステップは、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記選択されたメモリセルから読み出されたデータが前記選択されたメモリセルから読み出されたデータ状態に対応するしきい電圧の分布を基準に下位状態のしきい電圧の分布に対応するデータ値に訂正される。
【００４７】
本発明の他の特徴によるフラッシュメモリシステムは、行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み出すように構成された読み出し回路と、選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータが連続的に読み出されるように前記読み出し回路を制御する制御ロジックと、を備えるマルチビットフラッシュメモリ装置と、前記マルチビットフラッシュメモリ装置から提供された、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データの消去状態を判別し、前記判別結果に基づいて選択されたメモリセルから読み出されたデータを訂正するフラッシュメモリコントローラと、を備える。
【００４８】
この実施の形態において、前記読み出し回路は、前記選択されたメモリセルに隣接したメモリセルに対する読み出し動作時に選択された行に印加される第１及び第２基準電圧、及び前記選択されたメモリセルに対する読み出し動作時に選択された行に印加される最上位の読み出し電圧を発生するように構成された電圧発生回路と、前記行を選択するように、そして前記選択された行を前記第１及び第２基準電圧、及び前記最上位の読み出し電圧のうちの何れか一つで駆動するように構成された行選択回路と、前記選択された行のメモリセルからデータを読み出すように構成されたページバッファ回路と、を備える。
【００４９】
この実施の形態において、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。
この実施の形態において、前記選択されたメモリセルに格納された最上位データに対する読み出し動作が要求されるとき、前記選択されたメモリセルに隣接したメモリセルは、前記第１及び第２基準電圧を基準に読み出される。
【００５０】
この実施の形態において、前記フラッシュメモリコントローラは、前記選択されたメモリセルから読み出されたデータと前記選択されたメモリセルに隣接したメモリセルから読み出されたデータとを格納するバッファブロックと、前記バッファブロックを介して提供された前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出された最上位データの消去状態を判別するメインコントローラと、前記メインコントローラから前記消去状態情報を提供されるエラー訂正回路と、を備える。
【００５１】
この実施の形態において、前記メモリセルから読み出されたデータは、エラー訂正コードを含み、前記エラー訂正回路は、前記消去状態情報及び前記エラー訂正データに基づいて前記選択されたメモリセルから読み出されたデータのエラーを検出及び訂正するように構成される。
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記メインコントローラは、前記選択されたメモリセルから読み出されたデータを消去状態と判別する。
【００５２】
この実施の形態において、前記制御ロジックは、前記選択されたメモリセルに対する読み出し動作が最上位データに対する読み出し動作ではないとき、前記選択されたメモリセルに対する読み出し動作のみを行うように読み出し回路を制御し、前記読み出し回路から提供された、前記選択されたメモリセルから読み出されたデータは、前記バッファブロックを介して又は直接前記エラー訂正回路に送信される。
【００５３】
この実施の形態において、前記列のそれぞれは、第１及び第２ビットラインで構成され、前記選択されたメモリセルは、前記選択された行と第１ビットラインとに接続され、前記選択されたメモリセルに隣接したメモリセルは、前記選択された行と第２ビットラインとに接続した第１メモリセル、前記選択された行の上位行と第１ビットラインとに接続した第２メモリセル、及び前記選択された行の上位ワードラインと第２ビットラインとに接続した第３メモリセルを備える。
【００５４】
本発明の他の特徴による行と列に配列されたメモリセルを有するフラッシュメモリシステムの読み出されたデータビットのエラー訂正方法は、（ａ）選択されたメモリセルに対する読み出し動作が要求されるとき、前記選択されたメモリセルと前記選択されたメモリセルに隣接したメモリセルからデータを連続的に読み出すステップと、（ｂ）前記選択されたメモリセルに隣接したメモリセルから読み出されたデータを比較し、前記比較結果に応じて前記選択されたメモリセルから読み出されたデータの消去状態を判別するステップと、（ｃ）前記判別結果及びエラー訂正コードに基づいて、前記選択されたメモリセルから読み出されたデータのエラー状態を検出し訂正するステップと、を含む。
【００５５】
この実施の形態において、前記選択されたメモリセルに隣接したメモリセルは、基準電圧を基準に読み出される。
この実施の形態において、前記基準電圧は、第１及び第２基準電圧を含み、前記第１及び第２基準電圧は、プログラム動作に応じる前記選択されたメモリセルに隣接したメモリセルのデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。
この実施の形態において、前記（ｂ）ステップは、前記選択されたメモリセルに隣接したメモリセルから読み出されたデータがすべて最大しきい電圧変化を示す値を有するとき、前記選択されたメモリセルから読み出されたデータは、消去状態と判別される。
【発明の効果】
【００５６】
本発明によるフラッシュメモリシステムは、エラー訂正回路の負担を減少することができる。
また、本発明によるフラッシュメモリシステムは、エラー訂正回路の性能を向上させることができる。
【発明を実施するための最良の形態】
【００５７】
以下、添付された図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施の形態によるフラッシュメモリシステムのブロック図であり、図２は、図１に示すメモリセルアレイを示す回路図である。図１に示すフラッシュメモリシステム１０００は、ＮＡＮＤフラッシュメモリシステムである。
【００５８】
図１に示すように、本発明の実施の形態によるフラッシュメモリシステム１０００は、フラッシュメモリ１００及び読み出し動作時にフラッシュメモリ１００から読み出し（ｒｅａｄ）されるデータを提供されるフラッシュメモリコントローラ２００を備える。フラッシュメモリ１００は、マルチビットフラッシュメモリ装置である。
【００５９】
フラッシュメモリ１００は、メモリセルアレイ１１０、行選択回路Ｘ−ＳＥＬ１２０、ページバッファ回路１３０、列選択回路Ｙ−ＳＥＬ１４０、制御ロジック１５０、及び電圧発生回路１６０を備える。フラッシュメモリコントローラ２００は、第１〜第４バッファ２１１〜２１４、算術論理装置（ＡＬＵ；Ａｒｉｔｈｍｅｔｉｃ  ａｎｄ  Ｌｏｇｉｃ  Ｕｎｉｔ）２２０、エラー訂正回路（ＥＣＣ；Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）２３０、メインコントローラ２４０、及びシステムバス２５０を備える。メモリセルアレイ１１０は、図２に示すように構成されたメモリセル構造を有する。読み出し動作時に、電圧発生回路１６０、行選択回路１２０、及びページバッファ回路１３０は、読み出し回路を構成する。第１〜第４バッファ２１１〜２１４は、バッファブロックを構成する。
【００６０】
まず、図２に示すように、メモリセルアレイ１１０は、ビットラインＢＬ０〜ＢＬｍ−１にそれぞれ接続する複数のセルストリング（又はＮＡＮＤストリング）１１１を備える。各列のセルストリング１１１は、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び選択トランジスタＳＳＴ、ＧＳＴ間に直列接続した複数のメモリセル（又は、メモリセルトランジスタ）ＭＣ０〜ＭＣｎ−１を備える。ストリング１１１は、対応するビットラインＢＬ０〜ＢＬｍ−１にそれぞれ電気的に接続されている。各ストリング１１１において、ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬに接続され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬに接続され、メモリセルＭＣ０〜ＭＣｎ−１は、対応するワードラインＷＬ０〜ＷＬｎ−１にそれぞれ接続されている。
【００６１】
ストリングの各セルは、フローティングゲートトランジスタで構成され、トランジスタの制御ゲートは、対応するワードラインＷＬ０〜ＷＬｎ−１にそれぞれ接続される。ストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬｎ−１、そして接地選択ラインＧＳＬは、行選択回路１２０に電気的に接続されている。また、図１に示すように、行選択回路１２０は、行アドレス情報Ｘ−ａｄｄｒに応じてワードラインのうちの何れか一つのワードラインを選択する。行選択回路１２０は、プログラム動作モード時に選択されるワードラインにプログラム電圧（ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）を供給し、非選択されるワードラインにパス電圧（ｐａｓｓ  ｖｏｌｔａｇｅ）をそれぞれ供給する。行選択回路１２０は、読み出し動作モード時に選択されるワードラインに要求される電圧を供給し、非選択されるワードラインに読み出し電圧Ｖｒｅａｄを供給する。プログラム電圧、パス電圧、そして読み出し電圧は、電源電圧より高い高電圧である。
【００６２】
メモリセルアレイ１１０を介して配列されるビットラインＢＬ０〜ＢＬｍ−１は、ページバッファ回路１３０に電気的に接続されている。ページバッファ回路１３０は、読み出し／検証動作モードでビットラインＢＬ０〜ＢＬｍを介して選択されたワードラインのメモリセルＭＣ０〜ＭＣｎ−１からデータを感知する。ページバッファ回路１３０には、プログラム動作モード時にメモリセルＭＣ０〜ＭＣｎ−１にプログラムされるデータがロードされ、ページバッファ回路１３０は、ロードされたプログラムされるデータに応じてビットラインＢＬ０〜ＢＬｍに電源電圧（又はプログラム禁止電圧：ｐｒｏｇｒａｍ−ｉｎｈｉｂｉｔｅｄ  ｖｏｌｔａｇｅ）又は接地電圧（又はプログラム電圧：ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）をそれぞれ供給する。このような動作により、行選択回路１２０により選択されたワードラインのメモリセルＭＣ０〜ＭＣｎ−１にページバッファ回路１３０にロードされたデータがプログラムされる。ページバッファ回路１３０は、１対のビットラインを共有するページバッファを含む。しかしながら、ページバッファ回路１３０は、ビットラインＢＬ０〜ＢＬｍにそれぞれ対応するページバッファを含むこともできる。
【００６３】
列選択回路１４０は、読み出し動作モード時に、列アドレス情報Ｙ−ａｄｄｒに応答して、ページバッファ回路１３０に格納されたデータをメモリコントローラ２００に出力する。
制御ロジック１５０は、フラッシュメモリ１００の全般的な動作を制御するように構成される。電圧発生回路１６０は、制御ロジック１５０の制御により制御され、フラッシュメモリ１００の動作に必要な電圧（例えば、プログラム電圧、読み出し電圧、パス電圧、基準電圧などを含む）を発生するように構成される。基準電圧Ｖｒｅｆは、読み出し動作に必要な読み出し電圧のうちの何れか一つである。基準電圧Ｖｒｅｆの使用は、以下で詳細に説明される。
【００６４】
フラッシュメモリコントローラ２００のメインコントローラ２４０は、フラッシュメモリコントローラ２００のブロック２１１〜２１４、２２０、２３０を制御する。フラッシュメモリコントローラ２００は、読み出し動作モード時にページバッファ回路１３０に感知されたデータビットを読み出す。読み出されたデータビットは、それぞれプログラムされた順序にしたがってフラッシュメモリコントローラ２００の第１〜第４バッファ２１１〜２１４にそれぞれ提供されるか、又はエラー訂正回路２３０に直接提供される。
【００６５】
フラッシュメモリ１００から第１バッファ２１１に提供されたデータビットがＭＳＢデータビット（又は最上位データビット）である場合に、ＭＳＢデータビットは、メインコントローラ２４０の制御により算術論理装置２２０に提供される。フラッシュメモリ１００から第１バッファ２１１に提供されたデータビットがＬＳＢデータビットである場合には、ＬＳＢデータビットは、メインコントローラ２４０の制御によりエラー訂正回路２３０に提供される。第２〜第４バッファ２１２〜２１４のそれぞれに一時格納されたデータビットは、それぞれ算術論理装置２２０に提供される。算術論理装置２２０は、第１バッファ２１１から提供されたＭＳＢデータビットをエラー訂正回路２３０に提供する。このとき、算術論理装置２２０は、第２〜第４バッファ２１２〜２１４を介して提供されたデータビットを比較し、比較結果に応じて第１バッファ２１１から提供されたＭＳＢデータビットを訂正する。
【００６６】
エラー訂正回路２３０は、プログラム動作時に列選択回路１４０を介してページバッファ回路１３０に送信されるデータからビットエラーの訂正のためのエラー訂正コード（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｎｇ  ｃｏｄｅ）（以下、ＥＣＣとする）を生成する。生成されたＥＣＣは、列選択回路１４０を介してページバッファ回路１３０に伝達される。ページバッファ回路１３０は、メイン（ｍａｉｎ）領域（図示せず）とスペア（ｓｐａｒｅ）領域（図示せず）とを含む。メイン領域には、プログラムされるデータが格納され、スペア領域には、ＥＣＣが格納される。エラー訂正回路２３０は、読み出し動作時にページバッファ回路１３０からデータ及びＥＣＣを送信され、ＥＣＣに基づいて送信されたデータにエラーがあるか否かを検出し訂正する。また、エラー訂正回路２３０は、ＥＣＣに基づいて算術論理装置２２０及び第１バッファ２１１を介して提供されたデータビットのうち、エラービットを検出し訂正する。前述したエラー訂正回路２３０によるエラービット訂正は、ＥＣＣデコードという。エラー訂正回路２３０は、提供されたデータビットのうち、エラービットを訂正した後、データビットを外部に出力する。
【００６７】
前述したフラッシュメモリシステム１０００の読み出し動作を参照すると、フラッシュメモリコントローラ２００の算術論理装置２２０は、予め決まった条件に応じて、データビットを訂正する。したがって、フラッシュメモリシステム１０００は、算術論理装置２２０を介してエラー訂正回路２３０で訂正するエラービットの数を減少させることができる。これは、エラー訂正回路２３０の負担（ｏｖｅｒｈｅａｄ）が減少されることを意味する。
【００６８】
図３は、図１に示すセルに対するプログラム順序を示す図である。
図３に示すセルは、図２に示すメモリセルアレイのメモリセルのうち、任意のセルである。
【００６９】
図３に示すように、各ワードラインＷＬ＿Ｎ−１、ＷＬ＿Ｎ（又は行）は、イーブン及びオード（Ｅｖｅｎ、Ｏｄｄ）ページを含む。ワードラインＷＬ＿Ｎ−１のイーブン（Ｅｖｅｎ）ページは、メモリセルＭＣ１を含み、オード（Ｏｄｄ）ページは、メモリセルＭＣ２を含む。ワードラインＷＬ＿Ｎのイーブン（Ｅｖｅｎ）ページは、メモリセルＭＣ３を含み、ワードラインＷＬ＿Ｎのオード（Ｏｄｄ）ページは、メモリセルＭＣ４を含む。ページバッファ１０、２０は、ビットライン対と電気的に接続される。イーブンページに接続したビットラインは、第１ビットラインであり、オッドページに接続したビットラインは、第２ビットラインである。
【００７０】
プログラム動作時に、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、図３に示すように、ＭＣ１−＞ＭＣ２−＞ＭＣ３−＞ＭＣ４の順にプログラムされる。図３に示されていないメモリセルも、同じ順序でプログラムされる。すなわち、各ワードラインのイーブンページがまずプログラムされ、オッドページが次にプログラムされる。このようなプログラム順序は、一実施の形態であって、ここに開示されたものに限定されないことは自明である。
【００７１】
プログラムされたメモリセルＭＣ１のしきい電圧は、以後にプログラムされる隣接したメモリセルＭＣ２、ＭＣ３、ＭＣ４のプログラム動作により影響を受ける。すなわち、メモリセルＭＣ１のしきい電圧は、プログラミング時に隣接したメモリセルＭＣ２、ＭＣ３、ＭＣ４とのカップリングにより高まる。同様に、メモリセルＭＣ２は、以後にプログラムされる隣接したメモリセルＭＣ３、ＭＣ４によりカップリングの影響を受け、メモリセルＭＣ３は、以後にプログラムされる隣接したメモリセルＭＣ４によりカップリングの影響を受ける。図３に示されていないが、メモリセルＭＣ３は、メモリセルＭＣ４によるカップリングの影響と共に、次に選択されるワードラインのイーブンページ及びオッドページのセルによるカップリングの影響を受ける。
【００７２】
図３に示すメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、最もカップリングの影響を多く受けるセルは、メモリセルＭＣ１でありうる。したがって、メモリセルＭＣ１のしきい電圧は、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、最も多く高まる。同様に、メモリセルＭＣ３のしきい電圧は、次にプログラムされるワードラインのイーブンページ及びオッドページのセルのカップリングにより高まるはずである。したがって、しきい電圧が高まったセルのしきい電圧の分布は、拡張されるはず（図５参照）である。
【００７３】
以下、図３に示すメモリセルＭＣ１を基準にカップリングの影響に応じるフラッシュメモリシステム１０００の読み出し動作を説明する。
プログラミングに応じるメモリセルのデータ状態の変化時にしきい電圧（Ｖｔｈ）の変化量が大きいほど、カップリング効果は高まる（以下、図５で詳細に説明される）。よって、メモリセルＭＣ１のしきい電圧は、プログラミングに応じるメモリセルＭＣ２、ＭＣ３、ＭＣ４のしきい電圧（Ｖｔｈ）の変化量が大きいほど、さらに高まるはずである。このような場合に、メモリセルＭＣ１から読み出されるデータビットのエラー発生比率は高まる。
【００７４】
プログラミングに応じるメモリセルＭＣ２、ＭＣ３、ＭＣ４のしきい電圧（Ｖｔｈ）の変化量が最も高い場合に、メモリセルＭＣ１は、最も高いカップリングの影響（Ｗｏｒｓｔ  ｃｏｕｐｌｉｎｇ  ｅｆｆｅｃｔ）を受ける。このような場合、メモリセルＭＣ１から読み出されるデータビットは、常にエラービットとして検出されると看做すことができる。このようなメモリセルＭＣ１の状態は、フェイル状態（ｆａｉｌ  ｓｔａｔｅ）という。すなわち、プログラムされたメモリセルＭＣ１からデータビットを読み出すとき、読み出されるデータビットがエラービットとして検出される確率が極めて高い場合に、メモリセルＭＣ１の状態はフェイル状態となる。
【００７５】
フラッシュメモリコントローラ２００は、読み出し動作モード時にフラッシュメモリ１００にアドレス情報及び読み出し命令語を送信する。アドレスは、行アドレスＸ−ａｄｄｒ及び列アドレスＹ−ａｄｄｒ情報を含み、行アドレスＸ−ａｄｄｒ情報は、ページアドレスＰＡを含む。ページアドレスＰＡは、ＭＳＢページアドレス及びＬＳＢページアドレスを含む。プログラム動作モード時にオッドページよりイーブンページがまずプログラムされた状態と仮定する。読み出し動作モード時にフラッシュメモリコントローラ２００は、メモリセルＭＣ１に対する読み出し動作を行うためのアドレス情報及び読み出し命令語をフラッシュメモリ１００に送信する。読み出し動作モード時にフラッシュメモリ１００の制御ロジック１５０は、フラッシュメモリコントローラ２００から提供された読み出し命令及びアドレス情報に応答して、４回の連続的な読み出し動作を行う。具体的に説明すると、ＭＳＢアドレスイッシュ（ｉｓｓｕｅ）時に制御ロジック１５０は、イーブンページに対応するページアドレスＰＡのＭＳＢページアドレスに応答して、４回の読み出し動作を行うように読み出し回路を制御する。すなわち、メモリセルＭＣ１のＭＳＢデータビットが読み出される場合に、制御ロジック１５０の制御によりメモリセルＭＣ２、ＭＣ３、ＭＣ４からそれぞれデータビットが連続的に読み出される。
【００７６】
前述した４回の連続的な読み出し動作は、異なるように行うこともできる。フラッシュメモリコントローラ２００は、読み出し動作モード時にメモリセルＭＣ１に対する読み出し動作を行うためのアドレス情報及び読み出し命令語、そしてメモリセルＭＣ２、ＭＣ３、ＭＣ４に対する読み出し動作を行うためのアドレス情報及び読み出し命令語を連続的にフラッシュメモリ１００に送信する。フラッシュメモリ１００の制御ロジック１５０は、フラッシュメモリコントローラ２００から連続的に提供されたアドレス情報及び読み出し命令語に応答して、メモリセルＭＣ１に格納されたＭＳＢデータビットを読み出す場合に、メモリセルＭＣ２、ＭＣ３、ＭＣ４からそれぞれデータビットが読み出されるように読み出し回路を制御する。
【００７７】
＿  図１〜図３に示すように、ページバッファ回路１３０に感知されたメモリセルＭＣ１のＭＳＢデータビットは、列選択回路１４０を介してフラッシュメモリコントローラ２００に提供される。メモリセルＭＣ２、ＭＣ３、ＭＣ４のデータビットは、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準に読み出されてフラッシュメモリコントローラ２００にそれぞれ提供される。基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、プログラム動作に応じるメモリセルＭＣ２、ＭＣ３、ＭＣ４のデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である（以下、図５で詳細に説明する）。
【００７８】
メモリセルＭＣ１のＭＳＢデータビットは、フラッシュメモリコントローラ２００の第１バッファ２１１に提供される。メモリセルＭＣ２、ＭＣ３、ＭＣ４のデータビットは、それぞれ対応する第２〜第４バッファ２１２〜２１４に提供される。
プログラム動作に応じるデータ状態の変化時に、しきい電圧の変化量の最も大きなデータ状態にメモリセルＭＣ２、ＭＣ３、ＭＣ４がプログラムされた場合に、メモリセルＭＣ１は、最も高いカップリングの影響（Ｗｏｒｓｔ  ｃｏｕｐｌｉｎｇ  ｅｆｆｅｃｔ）を受ける。このような場合に、メモリセルＭＣ１から読み出されるＭＳＢデータビットは、常にエラービットとして検出されると看做すことができる。
【００７９】
フラッシュメモリコントローラ２００の算術論理装置２２０は、第２〜第４バッファ２１２〜２１４からデータビットを提供される。算術論理装置２２０は、第２〜第４バッファ２１２〜２１４から提供されたデータビットがすべて最大しきい電圧変化を示す値を有する場合に、第１バッファ２１１から提供されたＭＳＢデータビットを訂正する。このとき、第１バッファ２１１から提供されたＭＳＢデータビットは、実際にエラービットではない。しかしながら、プログラム動作に応じるデータ状態の変化時に、しきい電圧の変化量の最も大きなデータ状態でメモリセルＭＣ２、ＭＣ３、ＭＣ４がプログラムされた場合には、メモリセルＭＣ１から読み出されるＭＳＢデータビットは、ワーストカップリングの影響によりエラービットとして検出される確率が最も高い。したがって、このような場合に、第１バッファ２１１から提供されたＭＳＢデータビットは、算術論理装置２２０によって訂正される。
【００８０】
以下、詳細に説明するが、第１バッファ２１１から算術論理装置２２０に提供されるＭＳＢデータビットのうち、前述した条件を満たすビットは、算術論理装置２２０により反転される。算術論理装置２２０で訂正されたデータビットは、エラー訂正回路２３０に提供される。算術論理装置２２０で訂正されたデータビットは、エラービットでありうる（以下、詳細に説明される）。よって、算術論理装置２２０で訂正されたデータビットが正常なデータビットであると、エラー訂正回路２３０は、算術論理装置２２０から提供されたデータビットを訂正しない。しかしながら、算術論理装置２２０でエラー訂正された場合には、エラー訂正回路２３０は、算術論理装置２２０から提供されたデータビットを正常値に訂正する。すなわち、エラー訂正回路２３０は、算術論理装置２２０で訂正されたデータビットを２次訂正する。
【００８１】
プログラム動作に応じるデータの状態の変化時に、しきい電圧の変化量の最も大きなデータ状態でプログラムされないメモリセルがある場合に、メモリセルＭＣ１は、ワーストカップリングの影響を受けない。算術論理装置２２０は、第２〜第４バッファ２１２〜２１４から提供されたデータビットがすべて最大しきい電圧変化を有する値でないと、第１バッファ２１１から提供されたＭＳＢデータビットを訂正しない。算術論理装置２２０は、ＭＳＢデータビットをエラー訂正回路２３０に提供する。第２〜第４バッファ２１２〜２１４から提供されたデータビットがすべて最大しきい電圧変化を有する値でない場合にも、メモリセルＭＣ１は、カップリングの影響を受けることがある。したがって、メモリセルＭＣ１に対する読み出し動作時に、エラー発生確率は存在する。エラー訂正回路２３０は、前述したように、ＥＣＣに基づいて算術論理装置２２０から提供されたデータビットのうち、エラービットを検出し訂正する。
【００８２】
フラッシュメモリ１００の制御ロジック１５０は、読み出し動作モード時にイーブンページに対応するページアドレスＰＡのＬＳＢページアドレスに応答して読み出し動作を行うように読み出し回路を制御する。このとき、メモリセルＭＣ１からＬＳＢデータビットが読み出され、メモリセルＭＣ２、ＭＣ３、ＭＣ４からデータビットは読み出されない。読み出されたメモリセルＭＣ１のＬＳＢデータビットは、フラッシュメモリコントローラ２００の第１バッファ２１１を介してエラー訂正回路２３０に提供される。メモリセルＭＣ１のＬＳＢデータビットは、算術論理装置２２０を介して訂正出来ない。したがって、メモリセルＭＣ１からＬＳＢデータビットが読み出されるとき、メモリセルＭＣ２、ＭＣ３、ＭＣ４からそれぞれデータビットを読み出す必要はない。エラー訂正回路２３０は、前述したように、ＥＣＣデータに基づいて第１バッファ２１１から提供されたデータビットのうち、エラービットを検出し訂正する。
【００８３】
本発明によるフラッシュメモリシステム１０００の算術論理装置２２０は、第２〜第４バッファ２１２〜２１４から提供されたデータビットの値を比較し、比較結果に応じて第１バッファ２１１から提供されたデータビットを訂正する。すなわち、フラッシュメモリシステム１０００は、算術論理装置２２０を介してエラービットである確率の最も高いデータビットを１次に訂正し、前述したように、エラー訂正回路２３０を介してデータビットを２次に訂正する。したがって、フラッシュメモリシステム１０００は、算術論理装置２２０を介してエラー訂正回路２３０で訂正するエラービットの数を減少させうるので、エラー訂正回路２３０の負担（ｏｖｅｒｈｅａｄ）を減らすことができる。
【００８４】
読み出し動作モード時に、メモリセルＭＣ１から読み出されるＬＳＢデータビットは、前述したように、第１バッファ２１１を介してエラー訂正回路２３０に提供される。しかしながら、メモリセルＭＣ１から読み出されるＬＳＢデータビットは、フラッシュメモリコントローラ２００の第１バッファ２１１に提供されず、ページバッファ１３０からフラッシュメモリコントローラ２００のエラー訂正回路２３０に直接提供されることもできる。
【００８５】
図４は、図２に示すメモリセルの例示的なプログラム状態を示す分布度及び読み出し方法を説明するための図である。
図４に示す分布度は、２ビットデータを格納することができるメモリセルの分布度である。しかしながら、本発明によるフラッシュメモリシステム１０００のメモリセルは、ｍビットデータ（ｍは、３又はそれより大きい整数）を格納することもできる。また、図４に示す２ビットコーティング表は、一実施の形態であり、異なってコーディングされうることは、この分野における通常の知識を有した者にとって自明である。
【００８６】
図４に示すように、本発明によるフラッシュメモリシステム１０００のメモリセルは、プログラム動作時にそれぞれデータ「１１」、データ「０１」、データ「１０」、及びデータ「００」のうちの何れか一つを格納することができる。データ「１１」は、消去された状態（ｅｒａｓｅｄ  ｓｔａｔｅ）であり、データ「０１」のしきい電圧は、データ「１０」のしきい電圧より低く、データ「１０」のしきい電圧は、データ「００」より低い。
【００８７】
読み出し動作時に読み出し電圧よりしきい電圧の分布が高いと、選択されたセルは、オフセル（Ｏｆｆ−Ｃｅｌｌ）、そして読み出し電圧よりしきい電圧の分布が低いと、選択されたセルは、オンセル（Ｏｎ−Ｃｅｌｌ）と判別される。メモリセルに格納されたＭＳＢデータビットに対する読み出し動作時に、メモリセルには、最上位の読み出し電圧が印加される。最上位の読み出し電圧は、複数のＭＳＢ読み出し電圧を含むことができる。読み出し動作時にメモリセルに印加される読み出し電圧は、データ１及び０、そしてデータ０及び１の間に印加されるためのレベルと決定される。しきい電圧の分布１０、１１、１２、１３のＭＳＢデータビットは、それぞれデータ「１」、データ「０」、データ「１」、そしてデータ「０」である。したがって、しきい電圧の分布１０としきい電圧の分布１１との間、しきい電圧の分布１１としきい電圧の分布１２との間、そしてしきい電圧の分布１２としきい電圧の分布１３との間に対応するＭＳＢ読み出し電圧ＭＳＢ  Ｖｒｅａｄ１、ＭＳＢ  Ｖｒｅａｄ２、ＭＳＢ  Ｖｒｅａｄ３が選択されたメモリセルにそれぞれ印加される。
【００８８】
メモリセルがデータ「０１」にプログラムされた状態と仮定する。データ「０１」にプログラムされた状態のメモリセルは、しきい電圧の分布１１を有する。ＭＳＢデータ読み出し動作時に、フラッシュメモリコントローラ２００は、ＭＳＢ読み出し電圧を基準に各メモリセルからＭＳＢデータビットを読み出す。さらに具体的に説明すると、ＭＳＢ読み出し電圧ＭＳＢ  Ｖｒｅａｄ１を基準にしきい電圧の分布１１を有するメモリセルは、オフセルと判別される。ＭＳＢ読み出し電圧ＭＳＢ  Ｖｒｅａｄ２を基準にしきい電圧の分布１１を有するメモリセルは、オンセルと判別される。ＭＳＢ読み出し電圧ＭＳＢ  Ｖｒｅａｄ３を基準にしきい電圧の分布１１を有するメモリセルは、オンセルと判別される。このような読み出し動作によりＭＳＢデータビットは、「０」と判別される。メモリセルがデータ「１１」、データ「１０」、データ「００」にプログラムされた場合に、メモリセルにプログラムされたＭＳＢデータビットは、前述した読み出し動作により読み出される。
【００８９】
しきい電圧の分布１０、１１、１２、１３のＬＳＢデータビットは、それぞれデータ「１」、データ「１」、データ「０」、そしてデータ「０」である。したがって、しきい電圧の分布１１としきい電圧の分布１２との間に対応するＬＳＢ読み出し電圧ＬＳＢ  Ｖｒｅａｄが選択されたメモリセルに印加される。
【００９０】
前述したように、メモリセルがデータ「０１」にプログラムされた状態と仮定する。ＬＳＢデータ読み出し動作時に、各メモリセルのＬＳＢデータビットは、ＬＳＢ読み出し電圧ＬＳＢ  Ｖｒｅａｄを基準に各メモリセルから読み出される。さらに具体的に説明すると、ＬＳＢ読み出し電圧ＬＳＢ  Ｖｒｅａｄを基準にしきい電圧の分布１１は、オンセルと判別される。このような読み出し動作によりＬＳＢデータビットは、「１」と判別される。メモリセルがデータ「１１」、データ「１０」、データ「００」状態にプログラムされた場合に、メモリセルにプログラムされたＬＳＢデータビットは、前述した読み出し動作により読み出される。
【００９１】
このような読み出し動作によりプログラムされたセルからデータが読み出される。しかしながら、前述したように、カップリング現象によりセルのしきい電圧の分布が拡張される場合に、ＭＳＢデータビット又はＬＳＢデータビットは、正常なデータビットが読み出されない場合もありうる。
図５は、ワーストカップリング効果及び基準電圧設定を説明するためのメモリセルの例示的な分布度を示す図である。
【００９２】
図４に示す２ビットコーティング表及び図５を参照すると、前述したように、メモリセルは、プログラム動作時にそれぞれデータ「１１」、データ「０１」、データ「１０」、及びデータ「００」のうちの何れか一つを格納することができる。データ「１」は、消去された状態で、データ「０」は、プログラムされた状態である。データ「１」をデータ「０」に変える動作がプログラム動作である。データ「１１」でＬＳＢデータビットのみが変わるようにプログラムする過程を介して選択されたメモリセルは、データ「１０」を格納するようにプログラムされる。データ「１０」でＭＳＢデータビットのみが変わるようにプログラムする過程を介して選択されたメモリセルは、データ「００」を格納するようにプログラムされる。データ「１１」でＭＳＢデータビットのみが変わるようにプログラムする過程を介して選択されたメモリセルは、データ「０１」を格納するようにプログラムされる。このような過程を介してメモリセルは、プログラム動作時にそれぞれデータ「１１」、データ「０１」、データ「１０」、及びデータ「００」のうちの何れか一つを格納することができる。
【００９３】
図５に示すメモリセルＭＣ１のしきい電圧の分布は、説明の便宜のためにしきい電圧の分布１１、１２のみを示している。図５に示すように、まずプログラムされたメモリセルＭＣ１は、データ「０１」にプログラムされた状態である。したがって、メモリセルＭＣ１にプログラムされたＭＳＢデータビットは、「０」である。
【００９４】
メモリセルＭＣ２、ＭＣ３、ＭＣ４は、前述したように、それぞれデータ「１１」、データ「０１」、データ「１０」、及びデータ「００」のうちの何れか一つを格納することができる。図５に示すように、メモリセルＭＣ２、ＭＣ３、ＭＣ４がデータ「１１」からデータ「１０」へプログラムされる場合に、メモリセルＭＣ２、ＭＣ３、ＭＣ４のしきい電圧の分布１０は、しきい電圧の分布１２へシフトされる。メモリセルＭＣ２、ＭＣ３、ＭＣ４がデータ「１０」からデータ「００」へプログラムされる場合には、メモリセルＭＣ２、ＭＣ３、ＭＣ４のしきい電圧の分布１２は、しきい電圧の分布１３へシフトされる。
【００９５】
メモリセルＭＣ２、ＭＣ３、ＭＣ４がデータ「１１」からデータ「０１」へプログラムされる場合に、メモリセルＭＣ２、ＭＣ３、ＭＣ４のしきい電圧の分布１０は、しきい電圧の分布１１へシフトされる。したがって、プログラム動作に応じるメモリセルＭＣ２、ＭＣ３、ＭＣ４のデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態は、データ「１０」である。プログラム動作に応じるメモリセルＭＣ２、ＭＣ３、ＭＣ４がデータ「１０」を格納するようにプログラムされる場合に、しきい電圧変化量△Ｖ１は、図５に示すとおりである。
【００９６】
基準電圧Ｖｒｅｆは、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を含む。基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、プログラム動作に応じるメモリセルＭＣ２、ＭＣ３、ＭＣ４のデータ状態の変化時にしきい電圧変化量の最も大きなデータ状態を読み出すのに使用される読み出し電圧である。すなわち、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、データ「１０」状態を読み出すのに使用される読み出し電圧である。したがって、連続的な４回の読み出し動作に応じるメモリセルＭＣ２、ＭＣ３、ＭＣ４に対する読み出し動作時に、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準に読み出し動作が行われる。
【００９７】
メモリセルがデータ「１０」状態に対応するしきい電圧の分布１２を有するようにプログラムされた場合に、基準電圧Ｖｒｅｆ１を基準にしきい電圧の分布１２は、オフセルと判別され、基準電圧Ｖｒｅｆ２を基準にしきい電圧の分布１２は、オンセルと判別される。このような場合に、読み出されるデータビットは、０又は１になりうる。メモリセルがデータ「１１」、データ「０１」、又はデータ「００」状態に対応するしきい電圧の分布１０、１１、１３を有する場合に、基準電圧Ｖｒｅｆ１を基準にしきい電圧の分布１０、１１は、オンセルと判別され、基準電圧Ｖｒｅｆ２を基準にしきい電圧の分布１３は、オフセルと判別される。
【００９８】
メモリセルＭＣ２、ＭＣ３、ＭＣ４がデータ「１０」状態に対応するしきい電圧の分布１２を有するようにプログラムされた状態である場合に、メモリセルＭＣ２、ＭＣ３、ＭＣ４から読み出されるデータビットは、すべて最大しきい電圧変化を有する値を有する。すなわち、メモリセルＭＣ２、ＭＣ３、ＭＣ４は、しきい電圧の変化量の最も大きなデータ状態にプログラムされた状態である。このような場合に、メモリセルＭＣ１は、ワーストカップリングの影響を受け、前述したように、メモリセルＭＣ１のＭＳＢデータビットの分布度は、ワーストカップリングの影響により図５に示すように拡張される。
【００９９】
図５に示すメモリセルＭＣ１のしきい電圧の分布を参照すると、メモリセルＭＣ１のＭＳＢデータビットのしきい電圧の分布幅は、点線だけ増加されている。データ「０１」状態にプログラムされたメモリセルＭＣ１のしきい電圧の分布は、ワーストカップリングの影響によりＭＳＢ読み出し電圧ＭＳＢ  Ｖｒｅａｄ２を超えてエラー区間（ｒｅａｄ  ｅｒｒｏｒ）まで増加されている。すなわち、メモリセルＭＣ１のＭＳＢデータビットのしきい電圧の分布幅は、ＭＳＢ読み出し電圧ＭＳＢ  Ｖｒｅａｄ２を超えた状態である。このような場合に、読み出し動作時にメモリセルＭＣ１から読み出されるＭＳＢデータビットは、エラービットとして検出される確率が極めて高い。すなわち、メモリセルＭＣ１は、フェイル状態であり、メモリセルＭＣ１から読み出されるＭＳＢデータビットは、エラー区間（ｒｅａｄ  ｅｒｒｏｒ）で読み出される確率が極めて高い。したがって、メモリセルＭＣ１から読み出されるＭＳＢデータビットは、「０」ではなく「１」である。
【０１００】
算術論理装置２２０は、第２〜第４バッファ２１２〜２１４から提供されたデータビットがすべて最大しきい電圧変化を有する値を有するとき、第１バッファ２１１から提供されたデータビットを反転する。その他の場合には、算術論理装置２２０は、第１バッファ２１１から提供されたデータビットを反転しない。
【０１０１】
メモリセルＭＣ２、ＭＣ３、ＭＣ４がデータ「１０」状態に対応するしきい電圧の分ｎ布１２を有するようにプログラムされた状態であるから、メモリセルＭＣ２、ＭＣ３、ＭＣ４から読み出されるデータビットは、すべて最大しきい電圧変化を有する値を有する。算術論理装置２２０は、第２〜第４バッファ２１２〜２１４から提供されたデータビットがすべて最大しきい電圧変化を有する値を有するので、上述の過程を介して第１バッファ２１１から提供されたデータビット「１」をデータビット「０」に反転させる。すなわち、メモリセルＭＣ１から読み出されたＭＳＢデータビットは、算術論理装置２２０を介して「０」に訂正される。
【０１０２】
メモリセルＭＣ２、ＭＣ３、ＭＣ４のうち、少なくとも一つのメモリセルがデータ「１０」状態に対応するしきい電圧の分布１２を有するようにプログラムされた状態ではない場合に、算術論理装置２２０は、第１バッファ２１１から提供されたデータビットを反転しない。メモリセルＭＣ１は、ワーストカップリングの影響を受けなくても、隣接したメモリセルＭＣ２、ＭＣ３、ＭＣ４によるカップリングの影響を受ける。したがって、メモリセルＭＣ１に対する読み出し動作時に、エラー発生の確率は存在する。算術論理装置２２０は、第１バッファ２１１から提供されたメモリセルＭＣ１のＭＳＢデータビットをエラー訂正回路２３０に提供する。エラー訂正回路２３０は、ＥＣＣに基づいて算術論理装置２２０から提供されたデータビットのうち、エラービットを検出し訂正する。
【０１０３】
前述したエラー訂正方法は、データ「０１」状態にプログラムされたメモリセルＭＣ１のＭＳＢデータビット値がワーストカップリングの影響により「１」と読み出された場合（すなわち、フェイル状態）についての説明である。しかしながら、メモリセルＭＣ１がデータ「１１」及びデータ「１０」状態にプログラムされた場合にも、前述したエラー訂正方法が適用される。すなわち、図４に示すしきい電圧分布度１０、１１を参照すると、メモリセルＭＣ１がデータ「１１」状態にプログラムされ、メモリセルＭＣ１のＭＳＢデータビット値がワーストカップリングの影響により「０」と読み出される場合に、前述したエラー訂正方法が適用される。やはり、図４に示すしきい電圧分布度１２、１３を参照すると、メモリセルＭＣ１がデータ「１０」状態にプログラムされ、メモリセルＭＣ１のＭＳＢデータビット値がワーストカップリングの影響により「０」と読み出される場合に、前述したエラー訂正方法が適用される。
【０１０４】
図４に示すしきい電圧の分布１３を参照すると、メモリセルＭＣ１がデータ「００」状態にプログラムされた場合に、読み出し動作時に、メモリセルＭＣ１から読み出されるＭＳＢデータビット値は、「０」である。図５に示していないが、このとき、メモリセルＭＣ１が前述したワーストカップリングの影響を受けても、メモリセルＭＣ１から読み出されるＭＳＢデータビット値は「０」である。このような場合に、算術論理装置２２０は、メモリセルＭＣ１から読み出されたＭＳＢデータビット値を「１」に反転するので、算術論理装置２２０を介して訂正されたメモリセルＭＣ１のＭＳＢデータビットは、エラービットとなる。エラー訂正回路２３０は、算術論理装置２２０を介して提供されたＭＳＢデータビットのエラー状態を検出し訂正する。
【０１０５】
図５に示していないが、プログラムされたメモリセルＭＣ２、ＭＣ３、ＭＣ４のカップリングの影響によりメモリセルＭＣ１のＬＳＢデータビットは、エラー状態で読み出されうる。ＬＳＢ読み出し動作モード時に、読み出されるメモリセルＭＣ１のＬＳＢデータビットは、前述したように、算術論理装置２２０に提供されず、エラー訂正回路２３０に提供される。エラー訂正回路２３０は、ＥＣＣに基づいて提供されたＬＳＢデータビットのうち、エラービットを検出し訂正する。
【０１０６】
図６は、本発明の第２の実施の形態によるフラッシュメモリシステムのブロック図である。
図６に示すように、本発明の第２の実施の形態によるフラッシュメモリシステム２０００のフラッシュメモリ１００は、メモリセルからデータビットを感知する第１〜第４ページバッファ１３１〜１３４及び算術論理装置１７０を備え、メモリコントローラ２００は、図１に示す第１〜第４バッファ２１１〜２１４及び算術論理装置２３０を備えない。このような構成を除くと、図６に示すフラッシュメモリシステム２０００は、図１に示すフラッシュメモリシステム１０００と各構成が同じである。したがって、同じ構成には、それぞれ同じ符号を付している。第１〜第４ページバッファ１３１〜１３４を含むページバッファ回路１３０は、ページバッファブロックを構成する。
【０１０７】
図６に示すフラッシュメモリシステム２０００の読み出し動作は、図１に示すフラッシュメモリシステム１０００の読み出し動作と実質的に同じであり、相違点は、以下のとおりである。
【０１０８】
図３及び図６に示すように、メモリセルＭＣ１のＭＳＢデータビット読み出し動作時に、メモリセルＭＣ１のＭＳＢデータビット及びメモリセルＭＣ２、ＭＣ３、ＭＣ４のデータビットは、プログラムされた順序にしたがってそれぞれ対応する第１〜第４ページバッファ１３１〜１３４を介して感知される。メモリセルＭＣ２、ＭＣ３、ＭＣ４は、前述したように、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準に読み出される。メモリセルＭＣ１のＬＳＢデータビット読み出し動作時に、メモリセルＭＣ１のＬＳＢデータビットは、第１ページバッファ１３１を介して感知される。
【０１０９】
制御ロジック１５０の制御により、第１ページバッファ１３１を介して感知されたメモリセルＭＣ１のＭＳＢデータビット及び第２〜第４ページバッファ１３２〜１３４を介して感知されたメモリセルＭＣ２、ＭＣ３、ＭＣ４のデータビットは、算術論理装置１７０に提供される。制御ロジック１５０の制御により、第１ページバッファ１３１を介して感知されたメモリセルＭＣ１のＬＳＢデータビットは、フラッシュメモリコントローラ２００に提供される。以後、読み出されたデータビットのエラー訂正過程は、図１に示すフラッシュメモリシステム１０００のエラービット訂正過程と同様なので、説明を省略する。
【０１１０】
図７は、本発明の第１及び第２の実施の形態によるフラッシュメモリシステムのエラー訂正方法を説明するためのフローチャートである。
図７及び前述したフラッシュメモリシステム１０００の動作を参照すると、まずプログラムされたメモリセルＭＣ１のＭＳＢデータビット読み出し動作モード時に、メモリセルＭＣ１からＭＳＢデータビットが読み出され、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準にメモリセルＭＣ２、ＭＣ３、ＭＣ４からデータビットが読み出される（Ｓ１１０）。
【０１１１】
算術論理装置２２０は、メモリセルＭＣ２、ＭＣ３、ＭＣ４から読み出されたデータビットを比較し、比較結果に応じてメモリセルＭＣ１から読み出されたＭＳＢデータビットを訂正する（Ｓ１２０）。エラー訂正回路２３０では、２次エラー訂正が行われる（Ｓ１３０）。すなわち、エラー訂正回路２３０は、ＥＣＣに基づいて算術論理装置２２０から提供されたデータビットのうち、エラービットを検出し訂正する。また、ステップ（Ｓ１１０）でメモリセルＭＣ１のＬＳＢデータビット読み出し動作モード時に、メモリセルＭＣ１から読み出されたＬＳＢデータビットは、エラー訂正回路２３０に提供される。エラー訂正回路２３０は、ＥＣＣに基づいてメモリセルＭＣ１から読み出されたＬＳＢデータビットのうち、エラービットを検出し訂正する（Ｓ１３０）。エラー訂正回路２３０は、提供されたデータビットのうち、エラービットを訂正した後、データビットを外部に出力する（Ｓ１４０）。
【０１１２】
結果的に、本発明の第１及び第２の実施の形態によるフラッシュメモリシステム１０００、２０００は、算術論理装置２２０又は１７０を介して予め決まった条件に応じてデータビットを訂正する。フラッシュメモリシステム１０００、２０００は、算術論理装置２２０又は１７０を介してエラー訂正回路２３０で訂正するエラービットの数を減少させることができるので、エラー訂正回路２３０の負担を減らすことができる。
【０１１３】
図８は、本発明の第３の実施の形態によるフラッシュメモリシステムのブロック図である。
図８に示すフラッシュメモリシステム３０００のフラッシュメモリ１００は、マルチビットフラッシュメモリ装置である。以下、フラッシュメモリ１００は、２ビットデータを格納することができる２ビットフラッシュメモリ装置を実施の形態として説明する。しかしながら、本発明の実施の形態は、ここに限定されないことは、この分野における通常の知識を有した者にとって自明である。
【０１１４】
図８に示すように、本発明の第３の実施の形態によるフラッシュメモリシステム３０００のフラッシュメモリコントローラ２００は、第１〜第５バッファ２１１〜２１５を備える。このような構成を除くと、図８に示すフラッシュメモリシステム３０００は、図１に示すフラッシュメモリシステム１０００と各構成が同じである。したがって、同じ構成には、それぞれ同じ符号を付している。
【０１１５】
図３に示すメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のプログラム順序を参照すると、図８に示す第３の実施の形態によるフラッシュメモリシステム３０００は、メモリセルＭＣ１に対した読み出し動作時に、メモリセルＭＣ２、ＭＣ３、ＭＣ４に対する読み出し動作を行う。すなわち、フラッシュメモリシステム３０００は、メモリセルＭＣ１に格納されたＭＳＢデータビット及びＬＳＢデータビットを読み出し、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準にメモリセルＭＣ２、ＭＣ３、ＭＣ４に対する読み出し動作を行う。以下、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４からデータビットを読み出す過程は、図１及び図６に示すフラッシュメモリシステム１０００、２０００の読み出し動作と同一なので、説明を省略する。
【０１１６】
メモリセルＭＣ１から読み出されたＭＳＢデータビット及びＬＳＢデータビットは、それぞれ対応するフラッシュメモリコントローラ２００の第１バッファ及び第２バッファ２１１、２１２に提供される。メモリセルＭＣ２、ＭＣ３、ＭＣ４から読み出されたデータビットは、それぞれ対応するフラッシュメモリコントローラ２００の第３〜第５バッファ２１３〜２１５に提供される。
【０１１７】
算術論理装置２２０は、第１〜第５バッファ２１１〜２１５からデータビットを提供される。算術論理装置２２０は、第３〜第５バッファ２１３〜２１５から提供されたデータビットを比較し、比較結果に応じて、第１及び第２バッファ２１１、２１２から提供されたデータビットを訂正する。すなわち、算術論理装置２２０は、メモリセルＭＣ１から読み出されたＭＳＢ及びＬＳＢデータビットをすべて訂正することができる。以下、エラー訂正過程は、図１及び図６に示すフラッシュメモリシステム１０００、２０００のエラー訂正過程と実質的に同一なので、説明を省略する。
【０１１８】
図９は、本発明の第３の実施の形態によるエラー訂正発明を説明するためのメモリセルの例示的な分布図である。
図９に示す分布度は、２ビットデータを格納することができるメモリセルの分布度である。しかしながら、本発明によるフラッシュメモリシステム３０００のメモリセルは、ｍビットデータ（ｍは、３又はそれより大きい整数）を格納することもできる。図９に示す読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３は、それぞれＭＳＢ読み出し電圧を含む。読み出し電圧Ｖｒｅａｄ２は、ＬＳＢ読み出し電圧をさらに含む。
図９に示す散布度に応じるフラッシュメモリセルのプログラム及び読み出し動作は、上述したので省略する。
【０１１９】
図８及び図９を参照して算術論理装置のエラー訂正方法を説明すると、以下のとおりである。
メモリセルＭＣ２、ＭＣ３、ＭＣ４のカップリングの影響によりメモリセルＭＣ１のしきい電圧の分布は、図９に示すように点線に拡張されることができる。拡張されたしきい電圧の分布のエラー区間ａ、ｂ、ｃから読み出されるデータビットは、エラー状態である。プログラム動作に応じるデータ状態の変化時に、しきい電圧の変化量の最も大きなデータ状態にメモリセルＭＣ２、ＭＣ３、ＭＣ４がプログラムされた場合に、メモリセルＭＣ１から読み出されるデータビットは、ワーストカップリングの影響によりエラービットと検出される確率が最も高い。すなわち、メモリセルＭＣ１は、フェイル状態であり、メモリセルＭＣ１から読み出されるＭＳＢデータビットは、エラー区間ａ、ｂ、ｃから読み出される確率が極めて高い。このような場合に、算術論理装置２２０は、第１及び第２バッファ２１１、２１２から提供されたメモリセルＭＣ１のデータビットを下位状態に変更する。
【０１２０】
例えば、メモリセルＭＣ１は、しきい電圧の分布１１に対応するデータ「０１」状態にプログラムされたと仮定する。メモリセルＭＣ１が隣接したメモリセルＭＣ２、ＭＣ３、ＭＣ４のワーストカップリングの影響によりフェイル状態である場合に、メモリセルＭＣ１から読み出されたデータビットは、しきい電圧の分布１２に対応するデータ「１０」となる。算術論理装置２２０は、第１及び第２バッファ２１１、２１２から提供されたフェイル状態であるメモリセルＭＣ１のデータを下位状態であるしきい電圧の分布１１に対応するデータ「０１」に変更する。やはり、メモリセルＭＣ１がデータ「１１」及びデータ「１０」状態にプログラムされ、隣接したメモリセルＭＣ２、ＭＣ３、ＭＣ４のワーストカップリングの影響によりフェイル状態である場合には、前述したように、算術論理装置２２０によりメモリセルＭＣ１から読み出されたデータビットは、下位状態に変更される。
【０１２１】
メモリセルＭＣ１がデータ「００」状態にプログラムされ、メモリセルＭＣ１が隣接したメモリセルＭＣ２、ＭＣ３、ＭＣ４のワーストカップリングの影響によりフェイル状態である場合に、前述したフラッシュメモリシステム１０００のエラー訂正方法と同様にメモリセルＭＣ１から読み出されたデータビットは、エラー訂正回路２３０で訂正される。
【０１２２】
図１０は、本発明の第４の実施の形態によるフラッシュメモリシステムのブロック図である。
図１０に示すように、本発明の第４の実施の形態によるフラッシュメモリシステム４０００のフラッシュメモリ１００は、第１〜第５ページバッファ１３１〜１３５及び算術論理装置１７０を備える。このような構成を除くと、図１０に示すフラッシュメモリシステム４０００は、図８に示すフラッシュメモリシステム３０００と各構成が同じである。
【０１２３】
メモリセルＭＣ１に対した読み出し動作時にメモリセルＭＣ１から読み出されたＭＳＢ及びＬＳＢデータは、対応する第１及び第２ページバッファ１３１、１３２を介して感知される。基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準にメモリセルＭＣ２、ＭＣ３、ＭＣ４から読み出されるデータビットは、第３〜第５ページバッファ１３３〜１３５を介して感知される。以下、第４の実施の形態によるフラッシュメモリシステム４０００のメモリセルに対する読み出し動作及びエラー訂正方法は、前述した第３の実施の形態によるフラッシュメモリシステム３０００と同じである。
【０１２４】
図１１は、本発明の第３及び第４の実施の形態によるフラッシュメモリシステムのエラー訂正方法を説明するためのフローチャートである。
図１１及び前述したフラッシュメモリシステム３０００、４０００の動作を参照すると、まずプログラムされたメモリセルＭＣ１に対する読み出し動作時にメモリセルＭＣ１からデータビットが読み出され、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準にメモリセルＭＣ２、ＭＣ３、ＭＣ４からデータビットが読み出される（Ｓ２１０）。
【０１２５】
算術論理装置１７０又は２２０は、メモリセルＭＣ２、ＭＣ３、ＭＣ４から読み出されたデータビットを比較し、比較結果に応じてメモリセルＭＣ１から読み出されたデータビットを下位状態のしきい電圧の分布に対応するデータビットに訂正する（Ｓ２２０）。エラー訂正回路２３０では、２次エラー訂正が行われる（Ｓ２３０）。すなわち、エラー訂正回路２３０は、ＥＣＣに基づいて算術論理装置１７０又は２２０から提供されたデータビットのうち、エラービットを検出し訂正する。また、ステップ（Ｓ２１０）でメモリセルＭＣ２、ＭＣ４に対する読み出し動作モード時にメモリセルＭＣ２、ＭＣ４から読み出されたデータビットは、エラー訂正回路２３０に提供される。エラー訂正回路２３０は、ＥＣＣに基づいてメモリセルＭＣ２、ＭＣ４から読み出されたデータビットのうち、エラービットを検出し訂正する（Ｓ２３０）。エラー訂正回路２３０は、提供されたデータビットのうち、エラービットを訂正した後、データビットを外部に出力する（Ｓ２４０）。
【０１２６】
メモリセルＭＣ３に対した読み出し過程は、フラッシュメモリシステム１０００の読み出し動作を参照すると、メモリセルＭＣ１に対した読み出し過程と同じである。
結果的に、本発明の第３及び第４の実施の形態によるフラッシュメモリシステム３０００、４０００は、算術論理装置２２０又は１７０を介して予め決まった条件に応じてデータビットを訂正する。フラッシュメモリシステム３０００、４０００は、算術論理装置２２０又は１７０を介してエラー訂正回路２３０で訂正するエラービットの数を減少させることができるので、エラー訂正回路２３０の負担を減らすことができる。
【０１２７】
図１２は、本発明の第５の実施の形態によるフラッシュメモリシステムのブロック図である。
図１２に示すように、本発明の第５の実施の形態によるフラッシュメモリシステム５０００は、算術論理装置２２０を含んでいないことを除くと、図１に示すフラッシュメモリシステム１０００と各構成が同じである。フラッシュメモリシステム５０００の読み出し動作は、前述したフラッシュメモリシステム１０００の読み出し動作と同一なので、読み出し動作についての説明は、省略される。
【０１２８】
図１２に示すように、メインコントローラ２４０は、第１〜第４バッファ２１１〜２１４からデータビットを提供され、第２〜第４バッファ１４２〜１４３から提供されたデータビットを比較する。前述したメモリシステム１０００のエラー訂正方法を参照すると、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準に読み出されたメモリセルＭＣ２、ＭＣ３、ＭＣ４のデータビットがしきい電圧の変化量の最も大きな状態であると、メモリセルＭＣ１は、ワーストカップリングの影響を受けた状態である。このとき、メモリセルＭＣ１及びメモリセルＭＣ１から読み出されるＭＳＢデータビットは、消去状態（ｅｒａｓｕｒｅ  ｓｔａｔｅ）という。消去状態は、メモリセルから読み出されるデータの信頼性が落ちるので、正確なデータ値が分からない状態を意味する。このような場合に、メモリセルＭＣ１から読み出されるＭＳＢデータビットは、エラービットとして検出される確率が極めて高い。
【０１２９】
メインコントローラ２４０は、第２〜第４バッファ１４２〜１４３から提供されたデータビットがすべて同じ値であると、メモリセルＭＣ１から読み出されたＭＳＢデータビットをイレイジャー状態と判別する。メインコントローラ２４０は、消去状態情報をエラー訂正回路２３０に提供する。
【０１３０】
エラー訂正回路２３０は、読み出し動作時にページバッファ回路１３０からデータ及びＥＣＣデータを送信され、ＥＣＣデータに基づいて送信されたデータにエラーがあるか否かを検出し訂正する。このとき、エラー訂正回路２３０は、エラー状態ビットに対する情報が分からない状態で、読み出されたデータ及びＥＣＣデータを比較してエラー状態のビットを検出する。しかしながら、前述したようにメインコントローラ２４０を介してメモリセルＭＣ１から読み出されたＭＳＢデータビットに対する消去状態情報を提供される場合に、エラー状態と検出されるデータビットに対する情報を提供されることができる。したがって、エラー訂正回路２３０は、消去状態情報を利用して、本来の訂正能力よりより多くの数のエラーを検出／訂正することができる。これは、エラー訂正回路２３０の性能が向上することを意味する。
【０１３１】
図１３は、本発明の第５の実施の形態によるフラッシュメモリシステムのエラー訂正方法を説明するためのフローチャートである。
図１３及び前述したフラッシュメモリシステム５０００の動作を参照すると、まずプログラムされたメモリセルＭＣ１のＭＳＢデータビット読み出し動作モード時にメモリセルＭＣ１からＭＳＢデータビットが読み出され、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を基準にメモリセルＭＣ２、ＭＣ３、ＭＣ４からデータビットが読み出される（Ｓ３１０）。
【０１３２】
メインコントローラ２４０は、メモリセルＭＣ２、ＭＣ３、ＭＣ４から読み出されたデータビットを比較し、比較結果に応じてメモリセルＭＣ１から読み出されたＭＳＢデータビットの消去状態を判別する（Ｓ３２０）。メインコントローラ２４０は、メモリセルＭＣ１から読み出されたＭＳＢデータビットが消去状態である場合に、消去状態情報をエラー訂正回路２３０に提供する（Ｓ３３０）。エラー訂正回路２３０は、消去状態情報及びＥＣＣに基づいて、メモリセルＭＣ１から読み出されたＭＳＢデータビットに対するエラー状態を検出し訂正する（Ｓ３４０）。ステップ（Ｓ３１０）でメモリセルＭＣ１のＬＳＢデータビット読み出し動作モード時にメモリセルＭＣ１から読み出されたＬＳＢデータビットは、エラー訂正回路２３０に提供される。エラー訂正回路２３０は、メモリセルＭＣ１から読み出されたＬＳＢデータビットのうち、エラービットを検出し訂正する（Ｓ３４０）。ステップ（Ｓ３２０）でメモリセルＭＣ１から読み出されたＭＳＢデータビットが消去状態ではない場合には、エラー訂正回路２３０は、ＥＣＣに基づいてメモリセルＭＣ１から読み出されたＬＳＢデータビットのうち、エラービットを検出し訂正する（Ｓ３４０）。
【０１３３】
結果的に本発明の第５の実施の形態によるフラッシュメモリシステム５０００は、メインコントローラ２４０から提供された消去状態情報を利用して、本来の訂正能力よりより多くの数のエラーを検出／訂正することができる。したがって、フラッシュメモリシステム５０００は、エラー訂正回路２３０の性能を向上させることができる。
【０１３４】
図１４は、本発明によるフラッシュメモリ装置及びフラッシュメモリコントローラを備えるコンピュータシステムを概略的に示す図である。
フラッシュメモリ装置は、電力が遮断されても格納されたデータを保持できる不揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用増加につれて、フラッシュメモリ装置は、データストレージだけでなくコードストレージとしてより広く使用される。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、そしてＧＰＳのようなホームアプリケーションに使用されうる。
【０１３５】
本発明によるフラッシュメモリ装置１００及びフラッシュメモリコントローラ２００を備えるコンピュータシステムが図１４に概略的に示されている。本発明によるコンピュータシステムは、バス３０に電気的に接続したマイクロプロセッサ４００、ユーザインタフェース５００、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム３００、フラッシュメモリコントローラ２００、そしてフラッシュメモリ装置１００を備える。フラッシュメモリコントローラ２００とフラッシュメモリ装置１００は、図１、図６、図８、図１０、及び図１２に示されたものうちの何れか一つと実質的に同一に構成される。
【０１３６】
フラッシュメモリ装置１００には、マイクロプロセッサ４００によって処理された／処理されるＮビットデータ（Ｎは、１又はそれより大きい整数）がフラッシュメモリコントローラ２００を介して格納される。本発明によるコンピュータシステムがモバイル装置である場合に、コンピュータシステムの動作電圧を供給するためのバッテリー６００がさらに提供される。たとえ、図示していないが、本発明によるコンピュータシステムには、アプリケーションチップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供されうることは、この分野における通常の知識を有した者にとって自明である。
【０１３７】
以上のように、図面と明細書で最適の実施の形態が開示された。ここで、特定の用語が使用されたが、これは、単に本発明を説明するための目的として使用されたもので、意味限定又は特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、本技術分野における通常の知識を有した者であれば、これから多様な変形及び均等な他実施の形態が可能であるという点を理解すべきである。よって、本発明の真の技術的保護範囲は、添付された特許請求の範囲の技術的思想により決まるべきである。
【図面の簡単な説明】
【０１３８】
【図１】本発明の実施の形態によるフラッシュメモリシステムのブロック図である。
【図２】図１に示すメモリセルアレイを示す回路図である。
【図３】図２に示すメモリセルに対するプログラム順序を示す図である。
【図４】図２に示すメモリセルの例示的なプログラム状態を示す散布度及び読み出し方法を説明するための図である。
【図５】ワーストカップリング効果及び基準電圧設定を説明するためのメモリセルの例示的な散布度を示す図である。
【図６】本発明の第２の実施の形態によるフラッシュメモリシステムのブロック図である。
【図７】本発明の第１及び第２の実施の形態によるフラッシュメモリシステムのエラー訂正方法を説明するためのフローチャートである。
【図８】本発明の第３の実施の形態によるフラッシュメモリシステムのブロック図である。
【図９】本発明の第３の実施の形態によるエラー訂正発明を説明するためのメモリセルの例示的な散布図である。
【図１０】本発明の第４の実施の形態によるフラッシュメモリシステムのブロック図である。
【図１１】本発明の第３及び第４の実施の形態によるフラッシュメモリシステムのエラー訂正方法を説明するためのフローチャートである。
【図１２】本発明の第５の実施の形態によるフラッシュメモリシステムのブロック図である。
【図１３】本発明の第５の実施の形態によるフラッシュメモリシステムのエラー訂正方法を説明するためのフローチャートである。
【図１４】本発明によるフラッシュメモリ装置及びフラッシュメモリコントローラを備えるコンピュータシステムを概略的に示す図である。
【符号の説明】
【０１３９】
１０００〜５０００    フラッシュメモリシステム
１００    フラッシュメモリ
１１０      メモリセルアレイ
１２０      行選択回路
１３０      ページバッファ回路
１４０      列選択回路
１５０      制御ロジック
１６０      電圧発生回路
１３１〜１３４      第１〜第４ページバッファ
２００      フラッシュメモリコントローラ
２１１〜２１４      第１〜第４バッファ
１７０、２２０      算術論理装置
２３０      エラー訂正回路
２４０      メインコントローラ
３００      モデム
４００      マイクロプロセッサ
５００      ユーザインタフェース
６００      バッテリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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