(57)【特許請求の範囲】
【請求項１】
ゲート電極と、ゲート絶縁層と、アモルファス酸化物からなる半導体層と、前記半導体層に接するソース・ドレイン電極と、保護層と、を有する薄膜トランジスタであって、
前記半導体層はＩｎ−Ｚｎ−Ｇａ−Ｏを含み、
前記ソース・ドレイン電極が形成された領域に対応する第１の領域と、
前記ソース・ドレイン電極が形成された領域に対応しない第２の領域と、を有し、
少なくとも前記第１の領域が、前記半導体層に含まれる金属から構成される金属結晶を含んでいることを特徴とする薄膜トランジスタ。
【請求項２】
前記金属結晶は、前記半導体層に含まれるいずれかの金属が過剰組成となっていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記金属結晶は、Ｉｎが過剰であることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記金属結晶は、Ｇａが過剰であることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項５】
前記金属結晶は、Ｚｎが過剰であることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項６】
請求項１から５のいずれか１項に記載の薄膜トランジスタを用いた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体デバイス、特にアモルファス酸化物半導体を用いた薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）に関する。
【背景技術】
【０００２】
近年、透明酸化物半導体を活性層に用いたＴＦＴの開発が進められている。
【０００３】
特許文献１には、Ｉｎ、Ｇａ、Ｚｎ、Ｏからなるアモルファスの透明酸化物半導体膜（ＩＧＺＯ膜）を活性層として用いたＴＦＴの技術が開示されている。上記ＴＦＴは、透明かつ低温で成膜可能であり、プラスチックのような可撓性を有する基板上に透明ＴＦＴをつくることが可能であるとして注目されている。
【特許文献１】特開２００６−１６５５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
酸化物半導体を用いた典型的なボトムゲート型ＴＦＴの構造を、図２に示す。基板１上にゲート電極２、ゲート絶縁膜３、半導体層４、ソース・ドレイン電極５、保護層６を積層して構成される。
【０００５】
ゲート電極に電圧を印加するとゲート電極の上方にある半導体層にチャネルが形成される。しかし、ソース・ドレイン電極下の半導体領域の大部分にはチャネルが形成されず、一種の抵抗体（寄生抵抗ともいう）となる。従って、電流駆動能力を向上させるためには、ソース・ドレイン電極下の半導体層を低抵抗して、ソース・ドレイン電極が形成された領域とこれに対応する半導体領域との電気的整合性を向上させることが課題である。
【課題を解決するための手段】
【０００６】
本発明の目的は、ソース・ドレイン電極と半導体層との電気的整合性が優れた酸化物半導体ＴＦＴを提供することである。
【０００７】
本発明者らは、上記課題を解決する為に、ボトムゲート型ＴＦＴにおけるソース・ドレイン電極の下の半導体領域に着目して、電子顕微鏡による形態観察・分析の観点から特性との相関について検討を行い、低抵抗化を実現する構成を見出した。
【０００８】
本発明は上記知見に基づいて本発明者らが鋭意検討した結果完成に至ったものであり、その骨子とするところは、ゲート電極と、ゲート絶縁層と、アモルファス酸化物からなる半導体層と、ソース・ドレイン電極と、保護層と、を有するトランジスタであって、前記半導体層は、前記ソース・ドレイン電極が形成された領域に対応する第１の領域と、前記ソース・ドレイン電極が形成された領域に対応しない第２の領域と、を含み、少なくとも前記第１の領域が前記第２の領域のアモルファス酸化物とは組成の異なる結晶成分を含むことを特徴とするものである。
【発明の効果】
【０００９】
本発明のＴＦＴを用いるならば、ソース・ドレイン電極直下の半導体層を低抵抗化することにより、寄生抵抗を軽減して、ソース・ドレイン電極とこれに対応する半導体領域との電気的整合性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明によるボトムゲート型ＴＦＴの構成について、図１を参照して、説明する。
【００１１】
本発明によるボトムゲート型ＴＦＴは、図１の断面図に示すように、基板１上に、ゲート電極２、ゲート絶縁層３、半導体層４１・４２、ソース・ドレイン電極５、保護層６を積層して形成される。半導体層４はソース・ドレイン電極５と対応する第１の領域４１とソース・ドレイン電極と対応しない第２の領域４２から構成される。
【００１２】
本発明において、「電極が形成された領域と対応する（しない）領域」とは、半導体層上に形成された電極に接する（しない）領域及び、当該領域の半導体層の層厚方向の領域をいう。即ち電極が形成された領域の下（直下）に存在する半導体領域全体をいう。
【００１３】
基板１には、ガラス基板を用いる。基板１は、ポリエチレンテレフタレート（ＰＥＴ）やポリエチレンナフタレート（ＰＥＮ）等のプラスチックフィルムを使用することもできる。
【００１４】
ゲート電極２は、基板１上に積層される。ゲート電極２には、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属を使用することができる。また、金属に関しては、単体のみならずたとえばＭｏ−Ｗのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉで、ＡｌやＡｕ等を挟んだ、金属の積層体を電極として使用することができる。
【００１５】
ゲート絶縁層３は、基板１とゲート電極２上に積層される。ゲート絶縁層３には、ＳｉＯｘ、ＳｉＮ、ＳｉＯＮ等のＳｉ酸化物およびＳｉ窒化物が使用される。また、Ｓｉのみならず他金属元素の酸化物及び窒化物、例えば、Ａｌ２Ｏ３、ＡｌＮ等を使用することもできる。
【００１６】
半導体層４は、ゲート絶縁層３上に積層される。半導体層４には、Ｉｎ、Ｓｎ、Ｇａ、Ｚｎの少なくとも１つ含む酸化物半導体が使用される。半導体層４の構成については、後述する。
【００１７】
ソース・ドレイン電極５は、半導体層４上に積層される。ソース・ドレイン電極５には、ゲート電極２と同様の、金属を使用することができる。また、金属に関しては、ゲート電極２と同様に単体のみならずＭｏ−Ｗのような合金も使用することができる。また、酸化物半導体との機械的密着性や電気的接合性を高める目的で、例えばＴｉと他の金属の積層体を使用することができる。何れの電極も金属積層体を用いる場合、隣接層との界面を形成する金属と、その界面に電荷を輸送する、もしくは電圧を印加するための金属により、電極としての役割を分担させることができる。
【００１８】
保護層６は、ソース・ドレイン電極５および半導体層４上に積層される。保護層７には、シリコン酸化物、シリコン酸窒化物等の絶縁性の金属酸化物や絶縁性を有する有機膜が使用される。
【００１９】
（半導体層について）
本発明の望ましい形態の一つは、半導体層の第１の領域である４１が、半導体層の第２の領域である４２のアモルファス酸化物とは組成の異なる結晶成分（典型的には結晶粒）を含む構成である。このとき結晶成分はアモルファス酸化物より電気抵抗が低い。これにより、第１の領域は全体の平均として低抵抗になる。
【００２０】
本発明において、上記結晶成分が多くなってくると、結晶粒として透過型電子顕微鏡（ＴＥＭ）等で観察されるようになる。しかし、ＴＥＭで観察されなかったとしてもＸ線回折等の分析手法により結晶成分に起因する回折ピークが観測されれば、本発明の結晶成分を含む半導体層である。
【００２１】
また、本発明の望ましい形態の一つは、結晶成分（典型的には結晶粒）が、アモルファス酸化物に含まれる金属から構成される金属結晶である。金属結晶は酸化物よりも著しく低抵抗である。そして、本発明の第１の領域の単位体積当たりの金属の割合（含有率ともいう）は、本発明の第２の領域の単位体積当たりの金属の割合よりも大きくなる。この結果、第１の領域は全体の平均として低抵抗になり、寄生抵抗が減少して電極と半導体層との電気的整合性が向上するる。
【００２２】
結晶粒の存在は、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）観察をすることによって確認することができる。アモルファス中に含まれる結晶粒は、回折コントラストによって像として識別することが可能である。
【００２３】
また、電子線回折図形を取得することにより、結晶成分（典型的には結晶粒）の存在を確認することができる。さらには、結晶構造や物質の同定が可能である。
【００２４】
また、走査型ＴＥＭ（Ｓｃａｎｎｉｎｇ  ＴＥＭ：ＳＴＥＭ）とエネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）による組成分析によって、結晶粒の金属組成が周囲のアモルファスのマトリックスのそれと異なることを確認することができる。
【００２５】
上記結晶が形成される詳細なメカニズムは必ずしも明らかとなっていない。しかし、発明者らの知見によれば以下に示す２点が関係しているものと考えられる。すなわち、（１）ソース・ドレイン電極の金属が酸化物半導体内に拡散することと、（２）熱伝導性の悪い絶縁層によって局所的に熱が蓄積されることが関係している。この２点の相乗効果により、低温でも結晶化が起こっていると考えられる。
【００２６】
したがって、ソース・ドレイン電極が形成された領域に対応する半導体層の第１の領域４１に結晶粒（微結晶ともいう）を形成させるために、半導体層４の成膜法には特別な条件は必要とされない。ただし、局所的な熱量を与えるために、ソース・ドレイン電極は蒸着法によって大きな成膜レートで形成させることが望ましい。
【００２７】
上記ＴＦＴの出力端子であるソース電極又はドレイン電極を、発光素子や光スイッチング素子の電極に接続することで表示装置を構成することができる。以下、断面図を用いて具体的な表示装置の構成の例について説明する。
【００２８】
図８は、本発明の一実施形態として、有機ＥＬ素子を発光素子として用いる表示装置の一例を示す断面図である。
【００２９】
基板１上に、ゲート電極２と、ゲート絶縁層３と、半導体層４と、ソース・ドレイン電極５と、保護層６とから構成されるＴＦＴを形成する。
【００３０】
ソース・ドレイン電極５に層間絶縁膜８０２を介して下部電極８０１が接続されており、下部電極８０１は発光層８０３と接し、さらに発光層８０３が上部電極８０４と接している。ここで、下部電極８０１、発光層８０３、上部電極８０４は有機ＥＬ素子を構成する。
【００３１】
このような構成により、発光層８０３に注入する電流を、半導体層４に形成されるチャネルを介してソース・ドレイン電極５間に流れる電流値によって制御することが可能となる。
【００３２】
したがって、この有機ＥＬ素子を寄生抵抗の小さいＴＦＴのゲート電極２の電圧によって効率よく制御することができる。
【００３３】
以下実施例によって本発明をさらに詳細に説明するが、本発明はこれらによって何ら限定されるものではない。
【実施例】
【００３４】
（実施例１）
本実施例では半導体層に金属結晶を含むＴＦＴについて説明する。
【００３５】
ガラス基板を用いて、図1に示すボトムゲート型ＴＦＴを作製する。
【００３６】
まず、ガラス基板上に、蒸着法により、Ｔｉ５ｎｍ／Ａｕ４０ｎｍ／Ｔｉ５ｎｍの金属多層膜を成膜する。このときの成膜レートは、Ｔｉが０．２ｎｍ／ｓｅｃ、Ａｕが成膜レート：１ｎｍ／ｓｅｃである。この金属膜を、フォトリソグラフィーによりパターニングし、ゲート電極を形成する。
【００３７】
その上に、スパッタ法によりアモルファスＳｉＯｘを２００ｎｍ成膜し、ゲート絶縁層とする。アモルファスＳｉＯｘは、ＲＦスパッタ装置を用いて基板温度は室温で形成する。ＲＦパワーは４００Ｗである。この時のスパッタガスはＡｒを使用する。
【００３８】
その上に、スパッタ法によりＩｎ−Ｚｎ−Ｇａ−Ｏからなるアモルファス酸化物半導体膜を４０ｎｍ成膜する。アモルファス半導体膜は、ＲＦスパッタ装置を用いて基板温度は室温で形成する。ＲＦパワーは２００Ｗである。このときのスパッタガスは、混合比５：９５の酸素／Ａｒガスである。このアモルファス酸化物半導体膜を、フォトリソグラフィーとウェットエッチングによってパターニングし、半導体層を形成する。
【００３９】
その後、蒸着法により、Ｔｉ５ｎｍ／Ａｕ１００ｎｍ／Ｔｉ５ｎｍの金属膜を成膜する。このときの成膜レートは、Ｔｉが０．２ｎｍ／ｓｅｃ、Ａｕが成膜レート：１ｎｍ／ｓｅｃである。この金属膜を、フォトリソグラフィーによりパターニングし、ソース・ドレイン電極を形成する。
【００４０】
その上に、スパッタ法によりアモルファスＳｉＯｘを１００ｎｍ成膜して、保護層とする。アモルファスＳｉＯｘは、ＲＦスパッタ装置を用いて基板温度は室温で形成する。ＲＦパワーは４００Ｗである。この時のスパッタガスは、混合比５０％の酸素／Ａｒガスであり、酸化雰囲気で保護層を成膜する。
【００４１】
こうして図1に示すボトムゲート型ＴＦＴが完成する。
【００４２】
（ソース・ドレイン電極下の半導体層における結晶粒）
同様にして作製したＴＦＴの断面ＴＥＭ写真を、図３に示す。ここで、ＴＥＭ写真の視野には、下からゲート絶縁層、半導体層、ソース・ドレイン電極、そして保護層が観察されている。半導体層には直径が２０ｎｍ程度の結晶粒が存在していることが確認できる。また、結晶粒はゲート絶縁層をなすＳｉＯｘとの界面に多く存在している。これは、界面が不均一結晶核形成サイトとして機能しているためであると考えられる。
【００４３】
図４は、同様にして作製したＴＦＴに形成された結晶粒のひとつを、ＳＴＥＭ−ＥＤＸによって線分析した特性Ｘ線強度プロファイルである。ゲート絶縁層から、半導体層、ソース・ドレイン電極に至る領域を、測定点の間隔約１ｎｍで分析している。結晶粒はＩｎ過剰組成となっていることがわかる。同様の測定により、Ｇａ過剰組成またはＺｎ過剰組成を示す結晶粒が存在していることが確認されている。
【００４４】
図５は結晶粒のひとつに電子線を絞って照射して取得した、電子線回折図形（マイクロディフラクション）と、金属Ｉｎ（空間群：Ｉ４／ｍｍｍ、格子定数：ａ＝ｂ＝０．３２５２ｎｍ、ｃ＝０．４９４６ｎｍ）の［０１０］入射を想定して計算した回折図形である。電子線を細く絞っているため回折斑点がディスク状に広がっているが、［０１０］入射の回折図形とよく一致していることがわかる。また、取得した回折図形から得られる格子面間隔は、金属Ｉｎのものとよく一致している。
【００４５】
以上の結果より、ソース・ドレイン電極に接する半導体層の第１の領域に金属結晶粒が含まれていることが確認された。
【００４６】
なお、本実施例ではソース・ドレイン電極としてＴｉ／Ａｕ／Ｔｉを使用したが、Ａｕ（成膜レート：１ｎｍ／ｓｅｃ、膜厚：１００ｎｍ）のみを使用した場合にも、同様に結晶粒が存在していることを確認している。また、Ｔｉ（成膜レート：０．２ｎｍ／ｓｅｃ、膜厚：５０ｎｍ）のみを使用した場合には、結晶粒が存在しているものの、その頻度は小さいことを確認している。したがって、結晶粒の形成は、半導体層と直接接触している金属種に限定されず、電極成膜時に単位時間当り付与される熱量に依存していると考えられる。
【００４７】
（ソース・ドレイン電極下の半導体層の低抵抗化）
ソース・ドレイン電極下の半導体層の低抵抗化を確認するために、以下に示す素子を作製し電気伝導度の測定を行う。
【００４８】
図６は、半導体層の面内方向の伝導度を測定するための、四端子測定素子の断面図である。ガラス基板１の上に絶縁層６１（アモルファスＳｉＯｘ２００ｎｍ）と、半導体層４（Ｉｎ−Ｚｎ−Ｇａ−Ｏからなるアモルファス酸化物半導体２０ｎｍ）を、スパッタ法により順に成膜した。その上に四端子測定用の電極６２を蒸着法により成膜した。ここで電極はＡｕ４０ｎｍ／Ｔｉ５ｎｍであり、半導体層にＴｉが接している。
【００４９】
各層の成膜条件は、実施例１と同様である。
【００５０】
半導体層の面内方向の電気伝導度、すなわち電極の下部に位置しない半導体層の電気伝導度は、およそ１０−５Ｓ／ｃｍである。
【００５１】
図７は、半導体層の電極下における膜厚方向の電気伝導度を測定するための、素子の断面図である。ガラス基板１の上に、下部電極７１を蒸着法により成膜した。その上に、半導体層４（Ｉｎ−Ｚｎ−Ｇａ−Ｏからなるアモルファス酸化物半導体２０ｎｍ）を、スパッタ法により成膜した。その上に上部電極７２を蒸着法により作製した。ここで下部電極はＴｉ５ｎｍ／Ａｕ４０ｎｍ／Ｔｉ５ｎｍである。上部電極はＡｕ４０ｎｍ／Ｔｉ５ｎｍであり、半導体層にＴｉが接している。
【００５２】
各層の成膜条件は、実施例１と同様である。
【００５３】
半導体層の膜厚方向の電気伝導度、すなわち電極の下部に位置する半導体層の電気伝導度は、およそ１０−１Ｓ／ｃｍであった。
【００５４】
以上の結果から、電極の下の結晶粒を含む半導体層が著しく低抵抗になっていることが確認できる。
【００５５】
このように、本発明の構成によれば、金属結晶を含むことによってソース・ドレイン電極下の半導体層が全体として低抵抗となり、寄生抵抗を低減した酸化物半導体ＴＦＴを実現することができる。
【００５６】
（実施例２）
本実施例では図８のＴＦＴを用いた表示装置について説明する。
【００５７】
ＴＦＴの製造工程は実施例１と同様である。
【００５８】
ＴＦＴを作製した後、層間絶縁膜を成膜する。このときソース・ドレイン電極と下部電極を接続するためのコンタクトホールを形成しておく。
【００５９】
次に、蒸着法によりＡｌを成膜して下部電極を形成する。この下部電極はコンタクトホールを介してドレイン電極と接続されている。
【００６０】
次に蒸着法により電子輸送層、発光層、ホール輸送層、ホール注入層を順に形成して、全体として有機ＥＬ発光層とする。
【００６１】
最後に、スパッタ法によりＩＴＯを成膜して、上部電極とする。
【００６２】
ここでＴＦＴのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から下部電極を介して発光層に電流が注入され、有機ＥＬ素子を駆動することができる。
【００６３】
このようにして、寄生抵抗が小さく電極と半導体層との電気的整合性に優れたＴＦＴにより駆動される有機ＥＬ素子を用いた表示装置を形成することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明による、半導体層に結晶粒を含むボトムゲート型ＴＦＴの断面図である。
【図２】典型的なボトムゲート型ＴＦＴの断面図である。
【図３】実施例１によるＴＦＴのソース・ドレイン電極直下の半導体層に含まれる結晶粒を示す、断面ＴＥＭ写真である。
【図４】半導体層に含まれる結晶粒を、ＳＴＥＭ−ＥＤＸによって線分析した特性Ｘ線強度プロファイルである。
【図５】結晶粒から取得した電子線回折図形（実験データ）と金属Ｉｎの［０１０］入射を想定して計算した回折図形である。
【図６】半導体層の面内方向の伝導度を測定するための、四端子測定素子の断面図である。
【図７】半導体層の電極下における膜厚方向の伝導度を測定するための、素子の断面図である。
【図８】本発明の一実施形態としての、表示装置の一例の断面図である。
【符号の説明】
【００６５】
１  基板
２  ゲート電極
３  ゲート絶縁層
４  半導体層
４１  ソース・ドレイン電極が形成された領域に対応する半導体層の第１の領域
４２  ソース・ドレイン電極が形成された領域に対応しない半導体層の第２の領域
５  ソース・ドレイン電極
６  保護層
【図１】
0005213421.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005213421.tif 000008
【図８】
0005213421.tif 000009