(57)【特許請求の範囲】
【請求項１】
基板に、インピーダンス素子と、該インピーダンス素子に接続された複数の電極とを形成したチップ素子において、
前記基板は、表裏面を有する板状又は膜状の合成樹脂成型物からなる基材と、前記基材の表裏面の内の少なくとも一面に形成された無機物層とを有し、
前記基材は、フィラーとして、ガラスビーズ、及び粒状又は繊維状のポリマーの内の少なくとも一種を含み、前記基材は、９０ｐｐｍ/℃以下の熱膨張率を有することを特徴とするチップ素子。
【請求項２】
請求項１に記載のチップ素子おいて、前記基材は、３．７以下の比誘電率を有していることを特徴とするチップ素子。
【請求項３】
請求項１又は２に記載のチップ素子において、前記合成樹脂は、フッ素樹脂、アクリル樹脂、エポキシ樹脂、液晶樹脂、フェノール樹脂、ポリエステル樹脂、変性ポリフェニルエーテル樹脂、ビスマレイド・トリアジン樹脂、変性ポリフェニレンオキサイド樹脂、ケイ素樹脂、ベンゾシクロブテン樹脂、ポリエチレンナフタレート樹脂、ポリシクロオレフィン樹脂、ポリオレフィン樹脂、シアネートエステル樹脂、及び、メラミン樹脂からなる群から選ばれた少なくとも一種の樹脂を含むことを特徴とするチップ素子。
【請求項４】
請求項１から３の内のいずれか一項に記載のチップ素子において、前記インピーダンス素子はチップ抵抗素子及びチップインダクタンス素子のいずれかであることを特徴とするチップ素子。
【請求項５】
請求項１から４の内のいずれか一項に記載のチップ素子を用いたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント基板等に搭載して使用されるリードレスタイプのチップ素子に関し、特に、チップ抵抗素子及びチップインダクタンス素子に関する。
【背景技術】
【０００２】
一般に、プリント配線基板上に実装される部品として、チップ化されたチップ抵抗、チップインダクタ、チップコンデンサ等のチップ素子が広く使用されている。このようなチップ素子は、単位面積当たりの実装密度を向上させることができる。
【０００３】
これらの部品は機能を実現するための配線構造をアルミナやフェライト等のセラミック基板上に形成し、これら配線構造をガラスもしくは樹脂などで覆うと共に、配線構造の端部に電極を形成することで完成されている。
【０００４】
このように、配線構造を覆うパッケージ材料としてセラミックを用いるのは、ガラスエポキシ等のプリント配線基板等への実装時にハンダリフロー工程など、２００℃〜３００℃の高温工程を経ることに対しての熱的耐力を持たせるためである。
【０００５】
更に、このようなチップ素子は、プリント配線基板上に実装され、例えば、信号伝送線路として広く用いられているマイクロストリップ線路等の終端抵抗や、携帯電話などの高周波信号の整合素子としても用いられている。この場合、上述の信号伝送線路の特性インピーダンスは５０Ωを用いることが一般的である。
【０００６】
一方、ＬＳＩなどの能動素子からこのような５０Ω系の配線に十分な信号を供給するために、例えば、ＬＳＩの入出力部にはバッファ回路が形成され、このバッファ回路によって大電流を発生させることによって該５０Ω系の配線を駆動することも行われている。
【０００７】
いずれにしても、この種のチップ素子はより高い周波数領域、即ち、１ＧＨｚ以上の周波数帯域においても使用されることが予測される。
【０００８】
一方、この種のチップ素子として、特許文献１に記載されたものがある。特許文献１には、チップ素子を形成する基板として低誘電率樹脂を用いたものが開示されている。
【０００９】
しかしながら、特許文献１に開示の手法では、熱的耐力があり、高周波特性の良いチップ素子が提供されるものの、使用環境の温度変化などにより、基板自身が熱膨張あるいは熱収縮し、抵抗値が使用温度に応じて変化したり断線を生じてしまう問題を生じてしまっていた。
【００１０】
【特許文献１】特開２００５−０２６６１６公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の技術的課題は、熱膨張係数が小さく使用環境の温度変化においても抵抗値の変化が少なく、断線などの問題がない品質の良い低誘電率樹脂を用いたチップ素子を提供することにある。
【課題を解決するための手段】
【００１４】
また、本発明のチップ素子は、基板に、インピーダンス素子と、該インピーダンス素子に接続された複数の電極とを形成したチップ素子において、前記基板は、表裏面を有する板状又は膜状の合成樹脂成型物からなる基材と、前記基材の表裏面の内の少なくとも一面に形成された無機物層とを有し、前記基材は、フィラーとして、ガラスビーズ、及び粒状又は繊維状のポリマーの内の少なくとも一種を含み、前記基材は、９０ｐｐｍ/℃以下の熱膨張率を有することを特徴とする。
【００１５】
また、本発明のチップ素子は、前記チップ素子において、前記基材は、３．７以下の比誘電率を有していることを特徴とする。
【００１６】
また、本発明のチップ素子は、前記いずれか一つのチップ素子において、前記合成樹脂は、フッ素樹脂、アクリル樹脂、エポキシ樹脂、液晶樹脂、フェノール樹脂、ポリエステル樹脂、変性ポリフェニルエーテル樹脂、ビスマレイド・トリアジン樹脂、変性ポリフェニレンオキサイド樹脂、ケイ素樹脂、ベンゾシクロブテン樹脂、ポリエチレンナフタレート樹脂、ポリシクロオレフィン樹脂、ポリオレフィン樹脂、シアネートエステル樹脂、及び、メラミン樹脂からなる群から選ばれた少なくとも一種の樹脂を含むことを特徴とする。
【００１８】
また、本発明のチップ素子は、前記いずれか一つのチップ素子において、前記インピーダンス素子はチップ抵抗素子及びチップインダクタンス素子のいずれかであることを特徴とする。
【００１９】
また、本発明の電子機器は、前記いずれか一つのチップ素子を用いたことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、熱膨張係数が小さく使用環境の温度変化においても抵抗値の変化が少なく、断線などの問題がない品質の良い低誘電率樹脂を用いたチップ素子を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明について更に詳しく説明する。
【００２２】
図１は本発明の第１の実施の形態によるチップ素子を示す図である。図１に示すように、第１の実施の形態によるチップ素子１０は、チップ抵抗素子からなり低誘電率基板１と該低誘電率基板１上に形成された抵抗体２と、この抵抗体２との電気的接触をとるための第１の電極３と、抵抗体２の表面を保護する保護膜４と、第１の電極３との電気的接触をとるための第２の電極５とを有している。
【００２３】
図２は本発明の第２の実施の形態による積層低誘電率基板を示す図である。図２を参照すると、積層低誘電率基板２０は、多孔質シリカ板１１の両面にポリオレフィン樹脂１２をラミネート法により貼合することで形成されている。
【００２４】
図３は本発明の第３の実施の形態によるチップ素子を示す分解組立斜視図である。図３を参照すると、本発明の第３の実施の形態によるチップ素子３０は、積層型のチップインダクタ素子からなり、図２に示した第２の実施の形態による積層低誘電率絶縁体基板２０上に導電性ペースト印刷などにより形成された配線２１と下層配線がある場合に相互接続するためのビアホール（接続孔）２３が形成された単位基板２０ａ，２０ｂ，２０ｃを積層し、少なくとも単位基板２０ｃの側面に電極２２を形成してなる。
【００２５】
前述したように、本発明のチップ素子は、チップ抵抗素子及びチップインダクタ素子の少なくとも１種を含んでいる。
【００２６】
本発明のチップ素子は、低誘電率基板１，２０上に、インピーダンス素子と、このインピーダンス素子に接続された複数の電極とを形成したチップ素子である。このチップ素子において、前記基板１，２０はＧＨｚ帯域における寄生容量を低減できる程度の低い誘電率を有する低誘電率材料であり、さらに前記基板１，２０は合成樹脂と無機物とを少なくとも含んで構成されている。
【００２７】
本発明において、前記合成樹脂は、フッ素樹脂、アクリル樹脂、エポキシ樹脂、液晶樹脂、フェノール樹脂、ポリエステル樹脂、変性ポリフェニルエーテル樹脂、ビスマレイド・トリアジン樹脂、変性ポリフェニレンオキサイド樹脂、ケイ素樹脂、ベンゾシクロブテン樹脂、ポリエチレンナフタレート樹脂、ポリシクロオレフィン樹脂、ポリオレフィン樹脂、シアネートエステル樹脂、及び、メラミン樹脂からなる群から選ばれた少なくとも一種の樹脂を含むことが好ましい。
【００２８】
特に、合成樹脂のなかでも、熱膨張率の小さい樹脂が好ましく、この合成樹脂と無機物とを複合して用いた場合に、室温〜１００℃における熱膨張率が１００ｐｐｍ／℃以下が好ましく、５０ｐｐｍ／℃以下がより好ましく、３０ｐｐｍ／℃以下が最も好ましい。
【００２９】
このような樹脂としては、フッ素樹脂、エポキシ樹脂、液晶樹脂、ポリオレフィン樹脂、ケイ素樹脂、ポリエチレンナフタレート樹脂などを好適に用いることができる。
【００３０】
また、基板に含有する無機物は、合成樹脂に混合して用いたり、合成樹脂層に無機物層として積層して使用することも可能である。合成樹脂に混合される無機物としては、物熱膨張率を低減するために比誘電率を著しく上昇させない範囲で適宜粒子状の無機フィラーや無機繊維物、無機構造物などを添加しても良い。一方、合成樹脂層に、積層する無機物も同様に、比誘電率を著しく上昇させない範囲の無機物が好ましい。いずれの場合においても、基板の比誘電率としては、４以下であることが好ましく、３以下であることがさらに好ましい。
【００３１】
このような本発明の基板の一例としては、前記合成樹脂に前記無機物として、ガラスビーズ等の粒子状の無機フィラー、アルミナ繊維等のセラミック繊維、グラスウール、ロックウール、炭素繊維、チタン酸カリウム繊維、ゼオライト繊維等の無機繊維物、無機物によってフレーム等の一定の構造に形成した無機構造物を含有したものを例示することができる。この基板中に無機繊維物や無機構造物などを用いる場合は、あらかじめ板形状や膜形状といった板状の成型物の表裏面に前記合成樹脂層を公知のラミネート法や含浸法などによって形成し、表面を樹脂状にしても良い。この場合には表裏面の平滑性を確保しやすく、抵抗パターンのパターン形成精度が向上する利点がある。
【００３２】
また、本発明の基板のもう一つの例としては、無機物が板状又は膜状成型物からなる基材の表裏面の内の少なくとも一面に前記合成樹脂層を形成したものを例示さうることができる。ここで、無機物が板状であるものであるなら、前述したものと同様に無機繊維の織物でも、フレーム構造を備えた無機構造物であってもよい良い。
【００３３】
また、本発明の基板の更にもう一つの例としては、前記合成樹脂の板形状や膜形状といった板状成型物の表裏面の内の少なくとも一面に前記無機物層を公知のゾルゲル法や接着法によって形成して用いてもよい。この場合には、前記無機物層形成表面の耐熱性がさらに向上するといった効果を得ることができる。また、両者を夫々の層に積層して張り合わせ複合して用いてもよい。
【００３４】
本発明の基板を用いる前記インピーダンス素子はチップ抵抗素子及びチップインダクタンス素子を好適に使用でき、基板誘電率低減の効果を十分に得ることができる。
【実施例】
【００３５】
以下、本発明の実施例について説明する。
【００３６】
（実施例１）
本発明の実施例１に係るチップ抵抗素子は、図１と同様な構成を備えている。図１を参照すると、チップ素子１０は、低誘電率基板１と該低誘電率基板１上に形成された抵抗体２と、抵抗体２との電気的接触をとるための第１の電極３と、抵抗体表面を保護する保護膜４と、第１の電極３との電気的接触をとるための第２の電極５とを有している。
【００３７】
前記低誘電率基板１は、誘電率が２〜３で、熱分解開始温度が２００〜３００℃であるポリオレフィン樹脂に、粒径が１００ｎｍ〜１０μｍのガラスビーズを分散して形成した。ポリオレフィン樹脂１００重量部に対して、１〜１０００重量部のガラスビーズを混合することで、本発明の効果を好適に得ることができる。
【００３８】
上記より投入量が少ない場合、熱膨張率が低減しにくく、上記より投入量が多い場合、基板１が脆くなるなどの問題が発生しやすい。また、ガラスビーズの粒径が１００ｎｍより小さいと分散が難しくなり工程が複雑になる問題を有しており、１０μｍより大きいと基板１表面にガラスビーズに起因する凹凸が発生し、抵抗体２を形成しにくくなる問題を有している。本発明の実施例１においては、ポリオレフィン樹脂１００重量部に対して、２００重量部のガラスビーズ（粒径２〜３μｍ）を混合した。このときの熱膨張率を測定したところ、ガラスビーズ混合前が７０ｐｐｍ／℃に対し、５０ｐｐｍ／℃まで低減できた。基板の比誘電率を空洞共振器摂動法にて測定したところ、２．９の値を得た。
【００３９】
この基板１上に抵抗体２を公知のスクリーン印刷法により形成した。２００℃において焼成を行い抵抗体を得た。抵抗体はこのほかにも公知のマスク蒸着法や塗布法、スパッタ法などを好適に用いることができる。次にマスク蒸着法により電極を形成し、塗布法によりＳＯＧ保護膜を５μｍの厚みで形成し、チップ抵抗素子を得た。
【００４０】
比較のためにガラスビーズを投入しない基板上に、同様の方法で作成したチップ抵抗素子を作成し、１２５℃と−４０℃の冷熱衝撃試験を行ったところ、ガラスビーズを投入した基板１上に形成したチップ抵抗素子は、１０００サイクルの試験においても特性変化は見られず、３０００サイクルの試験で抵抗値が１０％上昇した。一方、ガラスビーズを投入していない基板上に形成したチップ抵抗素子は、５００サイクルで抵抗値が１０％上昇した。
【００４１】
次にベースとなる合成樹脂と、フィラーとしてのガラスビーズ又は液晶ポリマーとの投入量を変化させ、種々の試験片を作成し同様の試験を行ったところ、下記表１の結果を得た。
【表１】
0005309316.tif 000002
【００４２】
上記表１の結果を熱膨張率と冷熱衝撃試験における抵抗値１０％の上昇となるサイクル数の関係でプロットすると図４に示す結果を得た。上記表１及び図４から、熱膨張率が下回ると、熱膨張エポキシ樹脂は、単独使用では、熱膨張率が１００ｐｐｍ／℃を下回るところから特性が向上しはじめ、５０ｐｐｍ／℃が更に好ましく，３０ｐｐｍ／℃以下が更に好ましいことがわかった。
【００４３】
本発明のチップ抵抗素子は、基板として低熱膨張の低誘電率基板１を用いているため、従来に比較して寄生容量を減少することができ、以って高周波領域においても抵抗値の劣化のないチップ抵抗を形成できる。
【００４４】
また、本実施例１に係るチップ抵抗素子は、寄生容量成分が小さく、高周波領域においても抵抗値の劣化のない特性を示すため、特性劣化の少ない高周波回路を形成できた。さらに、基板材料として、耐熱性が高く、熱膨張率の低い樹脂および無機物の混合物を用いるため、ハンダリフローなどの高温工程においても、熱的耐性の劣化はなく、また熱膨張率を低減しているため、断線などの不良の発生を抑制することができる。
【００４５】
（実施例２）
本発明の実施例２に係る積層低誘電率基板２０は、図２と同様の構成を備えている。図２を参照すると、厚み１００μｍ、気孔率４０％の多孔質シリカ板１１を用いてこの両面に厚み５０μｍのポリオレフィン樹脂１２をラミネート法により貼合し、積層低誘電率基板２０を得た。この基板２０の比誘電率および熱膨張率を計測したところ、それぞれ２．４および１５ｐｐｍ／℃であった。この基材に実施例１と同様の手法で抵抗体２を形成し、冷熱衝撃試験を行ったところ、３０００サイクルにおいても抵抗上昇は生じなかった。
【００４６】
（実施例３）
前述の実施例２における多孔質シリカ板に代えて、気孔率５０％の多孔質アルミナ板を用いたところ、比誘電率および熱膨張率はそれぞれ２．８および  １５ｐｐｍ／℃であった。この基材に実施例１と同様の手法で抵抗体２を形成し、冷熱衝撃試験をおこなったところ、５０００サイクルにおいて抵抗値が１０％上昇した。
【００４７】
（実施例４）
実施例４では、実施例２で作製した積層低誘電率基板２０にさらに公知のゾルゲル法により、表面にセラミックスなどの無機物を主成分とする層を形成した。セラミックス層の材質は特に規定はされないが、本発明の実施例４では厚み０．２ｍｍの前記積層低誘電率基板２０に１００ｎｍ厚のアルミナを主成分とする層を形成した。このようにすることで、前記積層低誘電率基板２０の表面耐熱性が向上し、保護膜の形成時にプラズマＣＶＤ法を用いて高品質の保護膜を安定してガラス膜を形成することができる。
【００４８】
実施例１および２で用いた塗布法による保護膜４（図１）と同等の性能の保護膜を厚み１μｍで得ることができた。一方、表面に前記アルミナを主成分とする層を形成しないでプラズマＣＶＤ法にて保護膜を形成した場合、ＣＶＤ成膜初期にプラズマ衝撃により発生した樹脂分解物が保護膜内に取り込まれ、所望の抵抗値が得られなかったり、水分等の浸入により保護膜の性能を発揮しないなどの問題を生じてしまった。
【００４９】
本発明の実施例４に係るチップインダクタ素子は、図３で示すものと同様の構成を備えている。図３を参照すると、チップインダクタ素子３０は、実施例２で用いた積層低誘電率絶縁体基板２０上に導電性ペースト印刷などにより形成された配線２１と下層配線がある場合に相互接続するためのビアホール（接続孔）２３が形成された単位基板２０ａ，２０ｂ，２０ｃを積層し、側面に電極２２を形成してなる。
【００５０】
低誘電率絶縁体基板２０は、配線間の寄生容量を低減する観点から低誘電率であることが望ましく、比誘電率としては、現状のセラミック系材料（比誘電率１０程度もしくはそれ以上）に比べ小さければ本実施例３の効果を得ることができるが、４以下が好ましく、より好ましくは３以下、さらに好ましくは２．５以下である。従来のセラミック系材料に比べ低誘電率であるため、寄生容量を減少することができ、インダクタの自己共振周波数を向上することができ、さらに、基板の熱的耐性が強化されているため、寸法安定性が向上し、使用温度の変化に伴うインダクタンス値の変化を抑えることができ、従来のセラミック基板と同等の熱特性を得ることができる。
【００５１】
次に、比較例として、アルミナセラミック基板にインダクタを形成した場合と、実施例２で用いた積層低誘電率基板２０にインダクタを形成した場合の特性を比較した。低周波での規格化インダクタンス値は１０ｎＨであり、アルミナセラミック基板の場合、寄生容量が５０ｆＦであり、自己共振周波数が７．１ＧＨｚであった。一方、前記積層低誘電率基板２０の場合、寄生容量が１２．５ｆＦであり、自己共振周波数が１４．３ＧＨｚであった。低誘電率基板を用いることで、自己共振周波数が向上し、インダクタンス素子としての使用可能周波数が向上したことがわかった。
【産業上の利用可能性】
【００５２】
本発明のチップ素子はＧＨｚ帯域における素子として利用できるため、ＧＨｚ帯域で動作する携帯電話機、コンピュータ等の各種電気機器に適用できる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態によるチップ抵抗素子を示す図である。
【図２】本発明の第２の実施の形態による積層低誘電率基板を示す図である。
【図３】図３は本発明の第３の実施の形態によるチップインダクタ素子を示す分解組立て斜視図である。
【図４】図４は表１の熱膨張率と冷熱衝撃試験結果とをプロットした図である。
【符号の説明】
【００５４】
１    低誘電率基板
２    抵抗体
３    第１の電極
４    保護膜
５    第２の電極
１１    多孔質シリカ板
１２    ポリオレフィン樹脂
１０，３０    チップ素子
２０，２０ａ，２０ｂ，２０ｃ    積層低誘電率絶縁体基板
２１    配線
２２    電極
２３    ビアホール（接続孔）
【図１】
0005309316.tif 000003
【図２】
0005309316.tif 000004
【図３】
0005309316.tif 000005
【図４】
0005309316.tif 000006