(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記第１導電型の半導体層の表面付近に形成された第２導電型の半導体領域と、
前記第２導電型の半導体領域の上部に選択的に設けられた第１導電型の半導体領域と、
前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至るまで穿設されたトレンチと、
前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜の内側空間に設けられた導電体と、
前記トレンチの内側空間に設けられた層間絶縁膜と、
前記導電体と前記層間絶縁膜との間に設けられたゲート保護膜と、
前記導電体および前記第２導電型の半導体領域並びに前記層間絶縁膜の上部に、金属配線と、
を備え、
前記第２導電型の半導体領域の底面は、前記トレンチの底面と側面との間を連絡する下肩部より０．１μｍ以上、上に位置するように形成され、
前記ゲート保護膜および前記層間絶縁膜は、前記第１導電型の半導体領域の上部に延設され、当該の延設部は前記導電体の上部と前記金属配線との間に位置し、
前記導電体は、前記トレンチ内で前記層間絶縁膜と前記ゲート保護膜とを挟んで分割された断面構造を有する
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
第１導電型の半導体層の表面付近に第２導電型の半導体領域を形成する工程と、
前記第２導電型の半導体領域の上部に第１導電型の半導体領域を選択的に形成する工程と、
前記第１導電型の半導体領域から第２導電型の半導体領域を貫通して第１導電型の半導体層に至るトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を異方性エッチングによって形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
第１導電型の半導体層の表面付近に第２導電型の半導体領域を形成する工程と、
前記第２導電型の半導体領域の上部に第１導電型の半導体領域を選択的に形成する工程と、
前記第１導電型の半導体領域から第２導電型の半導体領域を貫通して第１導電型の半導体層に至るトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を異方性エッチングによって形成する工程と、
を、この順で行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
第１導電型の半導体層にトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を異方性エッチングによって形成する工程と、
前記第１導電型の半導体層の上部に、前記の工程で形成されたトレンチに連続して、内側にゲート絶縁膜と、前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を有するトレンチを備えた第２導電型の半導体領域を形成する工程と、
前記第２導電型の半導体領域の上部に第１導電型の半導体領域を選択的に形成する工程と、
を、この順で行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
第１導電型の半導体層の表面付近に第２導電型の半導体領域を形成する工程と、
前記第２導電型の半導体領域から前記第１導電型の半導体層に至るトレンチを形成する工程と、
前記トレンチの内側にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を異方性エッチングによって形成する工程と、
前記第２導電型の半導体領域の上部に第１導電型の半導体領域を選択的に形成する工程と、
を、この順で行うことを特徴とする半導体装置の製造方法。
【請求項６】
前記第２導電型の半導体領域の底面を、前記トレンチの底面と側面の間を連絡する下肩部より上に位置するように形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、大電力の制御などに用いられるトレンチゲート型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、省エネルギー化などの要求から、高効率な半導体装置が求められている。そのため、電力制御用の半導体装置として用いられている、パワーＭＯＳＦＥＴ（Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＯＳ型トランジスタにおいても、素子の導通損失の低減、すなわち「オン抵抗」の低減による高効率化が求められている。そこで、セルの微細化によるオン抵抗の低減が図られ、素子構造に「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な微細化が実現できるようになった（特許文献１参照）。
【０００３】
ここで、トレンチゲート構造のＭＯＳＦＥＴで構成されるＩＧＢＴの構成例を図２３に示す。
図２３に示すＩＧＢＴにおいては、単結晶珪素からなるｐ＋型半導体基板２３１の主面２３１ａ上に、ｎ＋型半導体層２３２及びｎ−型半導体層２３３が、この順に設けられている。これらのｐ＋型半導体基板２３１、ｎ＋型半導体層２３２及びｎ−型半導体層２３３は、コレクタ領域を形成する。また、ｎ−型半導体層２３３の主面２３３ａの上部には、チャネル形成領域として使用されるｐ型半導体領域２３４が設けられ、さらに、ｐ型半導体領域２３４の主面２３４ａには、ソース領域としてｎ＋型半導体領域２３５が設けられている。そして、ｎ＋型半導体領域２３５の上面からｐ型半導体領域２３４を貫通してｎ−型半導体層２３３に至る溝（トレンチ）２３６が穿設されている。トレンチ２３６の内側壁にはゲート絶縁膜２３７が形成され、さらに、ゲート絶縁膜２３７の内側に、ゲート電極２３８が形成されている。ｎ−型半導体層２３３の主面２３３ａの周辺領域上には、ゲート電極２３８と一体化されたゲート引出用電極（図示せず）が形成されている。ゲート電極２３８の上部は、保護膜２３９によって被覆され、さらに、ゲート電極２３８の上部を含むｎ−型半導体層２３３の主面２３３ａ上の全面に層間絶縁膜２４０が設けられている。そして、層間絶縁膜２４０に設けた接続孔（図示せず）に、エミッタ配線及びゲート配線（図示せず）が形成され、さらに、最終保護膜（図示せず）が形成される。また、最終保護膜には、ボンディング開口（図示せず）が形成され、また、ｐ＋型半導体基板２３１の裏面にコレクタ電極を形成することにより、トレンチゲート構造のＭＯＳＦＥＴを有するＩＧＢＴがほぼ完成する。
【０００４】
このように構成されたトレンチゲート構造のＭＯＳＦＥＴは、半導体層の主面上にゲート絶縁膜を介してゲート電極を形成したＭＯＳＦＥＴに比べて占有面積を縮小できるので、ＩＧＢＴの小型化及び低オン抵抗化を図ることができる。
【特許文献１】特開２００３−１０１０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このようなトレンチゲート構造のＭＯＳＦＥＴには、図２４及び図２５に等価回路を示すように、寄生容量〔ＣＧＣ（ゲートコレクタ間容量），ＣＧＥ（ゲートエミッタ間容量）〕が存在する。この寄生容量は、ゲート充電電荷ＱＧに起因するもので、入力容量Ｃｉｓｓ（＝ＣＧＣ＋ＣＧＥ）と帰還容量Ｃｒｓｓ（＝ＣＧＣ）は高速動作の妨げとなる。
【０００６】
また、図２６にゲート充電電荷ＱＧとゲート電圧ＶＧの例を示す通り、このようなトレンチゲート構造のＭＯＳＦＥＴでは、ゲート駆動電圧１５Ｖにおいてゲート充電電荷はＱＧ５５７ｎＣ程度である。
【０００７】
さらに、図２７にターンオフ特性を示すとおり、ゲート充電電荷ＱＧの放出時間は電力損失となり、高温動作において、特に障害となる。
【０００８】
また、トレンチゲート構造を形成する多結晶珪素は、単結晶珪素である基板半導体に比べて熱酸化速度が速く、保護膜形成の熱酸化の際に、体積膨張に伴う応力が生じて、基板半導体に結晶欠陥を発生させ易い。
【０００９】
そこで、本発明の目的は、ゲート電極起因の容量を低減し、かつ製造工程における熱酸化に起因する結晶欠陥の発生が抑制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至るまで穿設されたトレンチの内側に、ゲート電極を構成する導電体を層間絶縁膜とゲート保護膜とからなる絶縁膜を挟んで分割された断面構造にすることによって、ゲート電極に起因する容量を低減する。また、製造工程中の熱酸化時に、導電体（ゲート電極）を構成する多結晶珪素の内部を空洞の状態にすることにより、熱酸化の際の体積膨張に伴う、基板への応力を内部に逃がす。
【発明の効果】
【００１１】
本発明の半導体装置は、トレンチ内で、多結晶珪素で構成されるゲート電極（導電体）が分割された断面構造を有するため、しきい値電圧、オン電圧は変えずに、ゲート電極に起因する容量を低減することができる。
【００１２】
本発明の半導体装置の製造方法によれば、トレンチ内で、ゲート電極を構成する多結晶珪素を異方性エッチング処置にて分割し、チャネル側壁には多結晶珪素を残して、しきい値電圧、オン電圧は変えずに、チャネル側壁以外の多結晶珪素を除去することにより、ゲート電極に起因する容量を低減することができる。また、製造工程において、ゲート電極を構成する多結晶珪素の内部を空洞にすることにより、熱酸化の際の体積膨張に伴う、基板への応力を、内部に逃がすことが可能となり、ゲート保護膜形成時の応力起因の結晶欠陥を発生し難くすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の半導体装置及びその製造方法について、トレンチゲート構造を有するｎチャネル型ＭＯＳＦＥＴを有するＩＧＢＴを例として説明する。
【００１４】
（第１実施形態）
図１は、本発明の第１の実施形態に係る半導体装置Ｓの要部断面を示す模式断面図である。この半導体装置Ｓは、トレンチゲート構造を有するｎチャネル型ＭＯＳＦＥＴを使ったＩＧＢＴである。
【００１５】
図１に示す半導体装置Ｓは、単結晶珪素からなるｐ＋型半導体基板１の表面１ａの上に、ｎ＋型半導体層（第２導電型の半導体層）２及びｎ−型半導体層（第１導電型の半導体層）３が、この順に形成されている。半導体装置Ｓにおいて、これらのｐ＋型半導体基板１、ｎ＋型半導体層２及びｎ−型半導体層３は、コレクタ領域を形成する。
【００１６】
また、ｎ−型半導体層３の表面３ａには、チャネル形成領域として使用されるｐ−型半導体領域（第２導電型の半導体領域）４が設けられている。さらに、ｐ−型半導体領域（第２導電型の半導体領域）４の上部の主面４ａには、エミッタ領域としてｎ＋型半導体領域（第１導電型の半導体領域）５が、所定の箇所に選択的に設けられている。        
【００１７】
そして、ｎ＋型半導体領域（第１導電型の半導体領域）５の上面からｐ−型半導体領域（第２導電型の半導体領域）４を貫通してｎ−型半導体層（第１導電型の半導体層）３に至るトレンチ（溝）６が穿設されている。
【００１８】
このトレンチ６は、内底面６ａと内側面６ｂを連絡する下肩部６ｃが、トレンチ６の内側に曲率中心を有する曲面状の断面を成すように形成されている。そして、トレンチ６の内壁（内側面６ｂ及び内底面６ａ）に沿って、ゲート絶縁膜７（７ａ，７ｂ，７ｃ）が形成されている。そして、ゲート絶縁膜７の内側空間には、ゲート保護膜９及び層間絶縁膜１０を挟んで、分割された断面構造を有するゲート電極（導電体）８ａ，８ｂが形成されている。ゲート保護膜９及び層間絶縁膜１０は、ｎ＋型半導体領域（第１導電型の半導体領域）５の上部に延設され、層間絶縁膜１０は、断面Ｔ字状に形成され、ゲート保護膜９は、その層間絶縁膜１０を挟む断面が逆Ω状の形状に形成されている。
【００１９】
本発明の半導体装置１は、このトレンチ６の内部に、ゲート保護膜９及び層間絶縁膜１０を挟んで、分割された断面構造を有するゲート電極（導電体）８ａ，８ｂ以外に他の導電体は存在しない構造を有するものである。これによって、分割された導電体以外の導電体（フローティング含む）に起因する容量の増加を防止することができる。
【００２０】
この半導体装置Ｓにおいて、ｐ−型半導体領域（第２導電型の半導体領域）４の底面４ｂは、トレンチ６の下肩部６ｃより浅いことが望ましい。すなわち、ｐ−型半導体領域（第２導電型の半導体領域）４の底面４ｂ（ｎ−型半導体層（第１導電型の半導体層）３の主面３ａ）は、トレンチ６の内底面６ａと内側面６ｂを連絡する下肩部６ｃよりも上に位置するように形成される。ここで、半導体装置Ｓのしきい値電圧Ｖｔｈは、トレンチ６の側壁に沿ったｐ−型半導体領域（第２導電型の半導体領域）４の長さ（厚さ：主面４ａから底面４ｂまでの距離Ｄ１）に依存する。トレンチ６の側壁に沿ったｐ−型半導体領域（第２導電型の半導体領域）４の厚さ（厚さ：主面４ａから底面４ｂまでの距離）Ｄ１は、ｐ−型半導体領域（第２導電型の半導体領域）４の主面４ａからトレンチ６の下肩部６ｃまでの距離Ｄ２に対して、Ｄ２＞Ｄ１＞Ｄ２／２の関係にあることが好ましい。トレンチ６の側壁に沿ったｐ−型半導体領域（第２導電型の半導体領域）４の厚さ（厚さ：主面４ａから底面４ｂまでの距離）Ｄ１が、トレンチ６の下肩部６ｃと同じ深さまたは深くなっている場合、すなわち、ｐ−型半導体領域（第２導電型の半導体領域）４の主面４ａから底面４ｂまでの距離Ｄ１が、ｐ−型半導体領域（第２導電型の半導体領域）４の主面４ａからトレンチ６の下肩部６ｃまでの距離Ｄ２に対して、Ｄ１＜Ｄ２／２である場合、Ｖｔｈ、特に微小Ｉｄで定義されるＶｔｈは曲部の形状などに影響され、Ｖｔｈのウエーハ内（チップ毎）のばらつきが大きくなる可能性がある。また、Ｄ１＜Ｄ２／２の場合、空乏層の広がり方に影響しトレンチ６の側壁での電界集中を招く虞がある。
【００２１】
そして、ｐ−型半導体領域（第２導電型の半導体領域）４は、トレンチ６の下肩部６ｃより０．１μｍ以上浅い、すなわち、ｐ−型半導体領域（第２導電型の半導体領域）４の主面４ａから底面４ｂまでの距離Ｄ１は、ｐ−型半導体領域（第２導電型の半導体領域）４の主面４ａからトレンチ６の下肩部６ｃまでの距離Ｄ２よりも０．１μｍ以上短い（Ｄ１＜Ｄ２−０．１μｍ）ことが望ましい。
【００２２】
さらに、ゲート電極８ａ，８ｂの上部を含むｐ−型半導体領域（第２導電型の半導体領域）４の主面４ａの上部及び層間絶縁膜１０の全面に、金属配線１１（エミッタ配線及びゲート配線）が形成され、さらに、その上に、最終保護膜（図示せず）が形成される。また、最終保護膜には、ボンディング開口（図示せず）を形成し、また、ｐ＋型半導体基板１の裏面にコレクタ電極を形成することにより、トレンチゲート構造のＭＯＳＦＥＴを有するＩＧＢＴがほぼ完成する。
【００２３】
この半導体装置Ｓにおいて、トレンチ６内で、多結晶珪素で構成されるゲート電極（導電体）が分割された断面構造を有するため、しきい値電圧、オン電圧は変えずに、ゲート電極に起因する容量を低減することができる。さらに、トレンチ６の内部に、ゲート保護膜９及び層間絶縁膜１０を挟んで、分割された断面構造を有するゲート電極（導電体）８ａ，８ｂを有し、さらに、このゲート電極（導電体）８ａ，８ｂ以外に他の導電体は存在しない構造を有するものである。これによって、分割された導電体以外の導電体（フローティング含む）に起因する容量の増加を防止することができる。Ｄ２＞Ｄ１＞Ｄ２／２とすることによって、しきい値電圧Ｖｔｈのばらつきが抑制され、さらに、トレンチ６の側壁での電界集中を防止できる。そのため、特性の安定化、耐圧リークを防止できる。
【００２４】
本発明の半導体装置は、下記の工程（ａ）〜（ｄ）を含む方法によって製造することができる。
（ａ）第１導電型の半導体層の表面付近に第２導電型の半導体領域を形成する工程と、
（ｂ）前記第２導電型の半導体領域の上部に第１導電型の半導体領域を選択的に形成する工程と、
（ｃ）前記第１導電型の半導体領域から第２導電型の半導体領域を貫通して第１導電型の半導体層に至るトレンチを形成する工程と、
（ｄ）前記トレンチの内壁に沿ってゲート絶縁膜を形成する工程と、
（ｅ）前記ゲート絶縁膜の内側空間に絶縁膜を介して分割された断面構造を有する導電体を異方性エッチングによって形成する工程
この方法の工程（ａ）、工程（ｂ）、および工程（ｃ）〜工程（ｅ）において、トレンチ６の周辺領域を形成する工程（ｃ）〜工程（ｅ）と、第２導電型の半導体領域４を形成する工程（ａ）と、第１導電型の半導体領域５を形成する工程（ｂ）とは、各工程を行う順序は、特に制限されない。例えば、工程（ａ）→工程（ｂ）→工程（ｃ）〜工程（ｅ）の順、工程（ｃ）〜工程（ｅ）→工程（ａ）→工程（ｂ）の順、工程（ａ）→工程（ｃ）〜工程（ｅ）→工程（ｂ）の順のいずれの順序で行ってもよい。
【００２５】
（第２実施形態）
次に、本発明の半導体装置の製造方法に係る第２実施形態について説明する。
この第２実施形態では、デバイス作成順序として、ｐ−型半導体領域（第２導電型の半導体領域）４と、ｎ＋型半導体領域（第２導電型の半導体領域）５とを先に形成して、トレンチ６を後に形成する方法を説明する。
【００２６】
図２〜図１３は、本発明の半導体装置のチャネル領域及びソース領域の製造工程を表す模式断面図である。
【００２７】
なお、以下に説明する工程の前に、ｐ＋型半導体基板１、ｐ＋型半導体基板１の表面１ａの上に、ｎ＋型半導体層（第２導電型の半導体層）２及びｎ−型半導体層（第１導電型の半導体層）３を、この順に、予め、例えば、エピタキシャル成長法によって形成する工程が行われているものとする。
【００２８】
（工程（ａ））
図２に示すように、ｎ−型半導体層（第１導電型の半導体層）３に、イオン打込み用スルー膜として、膜厚２０ｎｍ程度の酸化膜１２を形成する。ｎ−型半導体層（第１導電型の半導体層）３に酸化膜１２を形成する処理は、乾燥酸素雰囲気下または酸素と水素の混合雰囲気下、８００℃程度の温度で熱処理することによって行うことができる。
【００２９】
（工程（ｂ））
次に、チャネル領域としてｐ−型半導体領域（第２導電型の半導体領域）４を形成するために、イオン打込みによりｎ−型半導体層（第１導電型の半導体層）３の酸化膜１２の全面にｐ型不純物（例えば、ボロン）を導入する。
さらに、熱処理により、ｐ型不純物の拡散を行って、図３に示すように、ｎ−型半導体層（第１導電型の半導体層）３の主面３ａ上に、ｐ−型半導体領域（第２導電型の半導体領域）４を形成する（工程（ｂ））。このとき、熱処理は、１０００℃〜１２００℃程度の窒素ガス雰囲気中で３０分〜１８０分程度行う。
【００３０】
次に、図４に示すように、ｐ−型半導体領域（第２導電型の半導体領域）４の上に、ｎ＋型半導体領域（第２導電型の半導体領域）５に応じたパターンに形成されたホトレジスト１３を積層し、このホトレジスト１３をマスクとして用いて、イオン打込みによりｎ型不純物（例えば、アルシン）を選択的に導入する。その後、ホトレジスト１３を除去し、さらに、熱処理して、図５に示すように、ｐ−型半導体領域（第２導電型の半導体領域）４に、ソース領域として選択的にｎ＋型半導体領域（第１導電型の半導体領域）５を形成する（工程（ｂ））。このとき、熱処理は１０００℃程度の窒素雰囲気で３００分程度行う。
【００３１】
（工程（ｃ）〜工程（ｅ））
さらに、ｎ＋型半導体領域（第２導電型の半導体領域）５に、エッチングによりトレンチ６を穿設した（工程（ｃ））後、図６に示すように、絶縁膜７Ａを形成する（工程（ｄ））。このとき、トレンチ６の内底面６ａは、ｐ−型半導体領域（第２導電型の半導体領域）４の底面４ｂよりも深くなるように穿設される。エッチングによるトレンチの形成は、ドライエッチング等の異方性エッチングによって行うことができる。
【００３２】
また、絶縁膜７Ａは、トレンチ６の内面（内側面６ｂ及び内底面６ａ）と、ｐ−型半導体領域（第２導電型の半導体領域）４の上面およびｎ＋型半導体領域（第１導電型の半導体領域）５の上面とを被覆するように形成される。この絶縁膜７Ａの形成は、熱酸化またはＣＶＤ法によって行うことができる。
【００３３】
次に、多結晶珪素をＣＶＤ法にて成膜して、図７に示すように、絶縁膜７Ａ（ｐ−型半導体領域（第２導電型の半導体領域）４の上面およびｎ＋型半導体領域（第１導電型の半導体領域）５の上面の絶縁膜、ならびにトレンチ６の内底面６ａ及び内側面６ｂの絶縁膜）の上に、多結晶珪素膜８Ａを形成する。これによって、トレンチ６の内部に、多結晶珪素膜８Ａで囲まれた空洞１４が形成される。多結晶珪素膜８Ａの厚さは、１０ｎｍ〜１５００ｎｍ程度である。
【００３４】
さらに、図８に示すように、多結晶珪素膜８Ａを異方性エッチングによりエッチバックする。ｐ−型半導体領域（第２導電型の半導体領域）４の主面の多結晶珪素膜８Ａを異方性エッチングする際に、トレンチ６底部の多結晶珪素膜８Ａも同時に除去できるため、工程数を増やさずに、トレンチ６の内部の多結晶珪素膜８Ａを分割して、ゲート電極８ａ，８ｂを形成できる。このとき、多結晶珪素膜８Ａの異方性エッチングは、ドライエッチング等の方法によって行うことができる。
【００３５】
次に、ｐ−型半導体領域（第２導電型の半導体領域）４およびｎ＋型半導体領域（第２導電型の半導体領域）５の上面（主面上）の絶縁膜７Ａを除去して、熱酸化によりｎ−型半導体層（第１導電型の半導体層）３の上のゲート保護膜９と、トレンチ６の内側のゲート絶縁７（７ａ，７ｂ，７ｃ）を形成する。ゲート保護膜９は、８００〜１０００℃の熱酸化により形成することができる。さらに、層間絶縁膜１０および金属配線１０を形成して、図１に示す断面構造を形成することができる。さらに、その上に、最終保護膜（図示せず）が形成される。また、最終保護膜には、ボンディング開口（図示せず）が形成され、また、ｐ＋型半導体基板１の裏面にコレクタ電極を形成することにより、トレンチゲート構造のＭＯＳＦＥＴを有するＩＧＢＴをほぼ完成することができる。
【００３６】
（第３実施形態）
次に、本発明の半導体装置の製造方法に係る第３実施形態について説明する。
この第３実施形態では、デバイス作成順序として、トレンチ６を先に形成して、ｐ−型半導体領域（第２導電型の半導体領域）４と、ｎ＋型半導体領域（第２導電型の半導体領域）５を後に形成する方法を説明する。なお、第２実施形態と同様に、以下に説明する工程の前に、ｐ＋型半導体基板１、ｐ＋型半導体基板１の表面１ａの上に、ｎ＋型半導体層（第２導電型の半導体層）２及びｎ−型半導体層（第１導電型の半導体層）３を、この順に、予め、例えば、エピタキシャル成長法によって形成する工程が行われているものとする。
【００３７】
図９〜図１４は本発明の半導体装置のチャネル領域及びソース領域製造工程を表す工程断面図である。
【００３８】
（（工程（ｃ）〜工程（ｅ））
図９に示すように、ｎ−型半導体層（第１導電型の半導体層）３に、エッチングによってトレンチ６を穿設する。このとき、トレンチ６の内底面６ａは、ｐ−型半導体領域（第２導電型の半導体領域）４の底面４ｂよりも深くなるように穿設される。エッチングによるトレンチの形成は、ドライエッチング等の異方性エッチングによって行うことができる。
【００３９】
また、絶縁膜７Ａは、トレンチ６の内面（内側面６ｂ及び内底面６ａ）と、ｎ−型半導体層（第１導電型の半導体層）３の上面とを被覆するように形成される。この絶縁膜７Ａの形成は、熱酸化またはＣＶＤ法によって行うことができる。
【００４０】
次に、多結晶珪素をＣＶＤ法にて成膜して、図１０に示すように、絶縁膜７Ａの上に、多結晶珪素膜８Ａを形成する。これによって、トレンチ６の内部に、多結晶珪素膜８Ａで囲まれた空洞１４が形成される。多結晶珪素膜８Ａの厚さは、１０ｎｍ〜１５００ｎｍ程度である。
【００４１】
そして、図１１に示すように、多結晶珪素膜８Ａを異方性エッチングによりエッチバックする。このとき、ｎ−型半導体層（第１導電型の半導体層）３の主面３ａの上の多結晶珪素膜８Ａを異方性エッチングする際に、トレンチ６底部の多結晶珪素膜８Ａも同時に除去できるため、工程数を増やさずに、トレンチ６の内部の多結晶珪素膜８Ａを分割して、ゲート電極８ａ，８ｂを形成できる。多結晶珪素膜８Ａの異方性エッチングは、ドライエッチング等の方法によって行うことができる。
【００４２】
（工程（ａ））
次に、ｎ−型半導体層（第１導電型の半導体層）３の上面（主面３ａ）の上の絶縁膜７Ａの一部を除去して、熱酸化する。これによって、図１２に示すように、ｎ−型半導体層（第１導電型の半導体層）３の上のゲート保護膜９ａと、トレンチ６の内側のゲート絶縁膜７（７ａ，７ｂ，７ｃ）を形成することができる。ゲート保護膜９は、８００〜１０００℃の熱酸化によりゲート電極８ａ，８ｂの内側に形成することができる。そして、ｎ−型半導体層（第１導電型の半導体層）３の上のゲート保護膜９ａをスルー膜としてｎ−型半導体層（第１導電型の半導体層）３の全面にイオン打込みによりｐ型不純物（例えばボロン）を導入する。このとき、スルー膜としては、別途、ＣＶＤ酸化膜を用いてもよい。
【００４３】
次に、熱処理によりｐ型不純物の拡散を行い、図１４に示すように、ｐ−型半導体領域（第２導電型の半導体領域）４を形成する。
【００４４】
（工程（ｂ））
そして、ｐ−型半導体領域（第２導電型の半導体領域）４の上に、ｎ＋型半導体領域（第１導電型の半導体領域）５に応じたパターンに形成されたホトレジスト１３を積層し、このホトレジスト１３をマスクとして用いて、イオン打込みによりｎ型不純物（例えば、アルシン）を選択的に導入する。その後、ホトレジスト１３を除去する。さらに、熱処理して、ｐ−型半導体領域（第２導電型の半導体領域）４に、ソース領域として選択的にｎ＋型半導体領域（第１導電型の半導体領域）５を形成する。このとき、熱処理は１０００℃〜１２００℃程度の窒素ガス雰囲気中で３０分〜１８０分程度行う。
【００４５】
さらに、層間絶縁膜１０および金属配線１１を形成して、図１に示す断面構造を形成することができる。
次に、その上に、最終保護膜（図示せず）が形成される。また、最終保護膜には、ボンディング開口（図示せず）が形成され、また、ｐ＋型半導体基板１の裏面にコレクタ電極を形成することにより、トレンチゲート構造のＭＯＳＦＥＴを有するＩＧＢＴをほぼ完成することができる。
【００４６】
（第４実施形態）
次に、本発明の半導体装置の製造方法に係る第４実施形態について説明する。
この第４実施形態では、デバイス作成順序として、ｐ−型半導体領域（第２導電型の半導体領域）４を先に形成して、次にトレンチ６を形成した後、ｎ＋型半導体領域（第１導電型の半導体領域）５を形成する方法を説明する。なお、第２実施形態と同様に、以下に説明する工程の前に、ｐ＋型半導体基板１、ｐ＋型半導体基板１の表面１ａの上に、ｎ＋型半導体層（第２導電型の半導体層）２及びｎ−型半導体層（第１導電型の半導体層）３を、この順に、予め、例えば、エピタキシャル成長法によって形成する工程が行われているものとする。
【００４７】
図１５〜図２１は、本発明の半導体装置のチャネル領域及びソース領域製造工程を表す工程断面図である。
【００４８】
（工程（ａ））
まず、図１に示すように、ｎ−型半導体層（第１導電型の半導体層）３に、イオン打込み用スルー膜として、膜厚２０ｎｍ程度の酸化膜１２を形成する。ｎ−型半導体層（第１導電型の半導体層）３に酸化膜１２を形成する処理は、乾燥酸素雰囲気下または酸素と水素の混合雰囲気下、８００℃程度の温度で熱処理することによって行うことができる。
次に、チャネル領域としてｐ−型半導体領域（第２導電型の半導体領域）４を形成するために、イオン打込みによりｎ−型半導体層（第１導電型の半導体層）３の酸化膜１２の全面にｐ型不純物（例えば、ボロン）を導入する。
【００４９】
さらに、熱処理により、ｐ型不純物の拡散を行って、図１６に示すように、ｐ−型半導体領域（第２導電型の半導体領域）４を形成する。このとき、熱処理は、１０００℃〜１２００℃程度の窒素ガス雰囲気中で３０分〜１８０分程度行う。
【００５０】
（（工程（ｃ）〜工程（ｅ））
さらに、ｎ＋型半導体領域（第２導電型の半導体領域）５に、エッチングによりトレンチ６を穿設した後、図１７に示すように、絶縁膜７Ａを形成する。このとき、トレンチ６の内底面６ａは、ｐ−型半導体領域（第２導電型の半導体領域）４の底面４ｂよりも深くなるように穿設される。エッチングによるトレンチの形成は、ドライエッチング等の異方性エッチングによって行うことができる。
【００５１】
次に、多結晶珪素をＣＶＤ法にて成膜して、図１８に示すように、トレンチ６の内底面６ａ及び内側面６ｂ、さらにトレンチ６の内部に空洞１４を有する多結晶珪素膜８Ａを形成する。このとき、多結晶珪素膜８Ａの厚さは、１０ｎｍ〜１５００ｎｍ程度である。
【００５２】
そして、多結晶珪素膜８Ａを異方性エッチングによりエッチバックする。このとき、ｎ−型半導体層（第１導電型の半導体層）３の主面３ａの上の多結晶珪素膜８Ａを異方性エッチングする際に、トレンチ６底部の多結晶珪素膜８Ａも同時に除去できるため、工程数を増やさずに、図１９に示すように、トレンチ６の内部の多結晶珪素膜８Ａを分割して、ゲート電極（導電体）８ａ，８ｂを形成できる。多結晶珪素膜８Ａの異方性エッチングは、ドライエッチング等の方法によって行うことができる。
【００５３】
そして、次に、ｎ−型半導体層（第１導電型の半導体層）３の上面（主面３ａ）の上の絶縁膜７Ａの一部を除去して、熱酸化する。これによって、図２０に示すように、ｎ−型半導体層（第１導電型の半導体層）３の上のゲート保護膜９ａと、トレンチ６の内側のゲート絶縁膜７（７ａ，７ｂ，７ｃ）を形成することができる。
【００５４】
（工程（ａ））
次に、ｐ−型半導体領域（第２導電型の半導体領域）４の上に、ｎ＋型半導体領域（第１導電型の半導体領域）５に応じたパターンに形成されたホトレジスト１３を積層し、このホトレジスト１３をマスクとして用いて、イオン打込みによりｎ型不純物（例えば、アルシン）を選択的に導入する。その後、ホトレジスト１３を除去する。さらに、熱処理して、ｐ−型半導体領域（第２導電型の半導体領域）４に、ソース領域として選択的にｎ＋型半導体領域（第１導電型の半導体領域）５を形成する。このとき、熱処理は１０００℃〜１２００℃程度の窒素ガス雰囲気中で３００分程度行う。
【００５５】
さらに、層間絶縁膜１０および金属配線１１を形成して、図１に示す断面構造を形成することができる。
次に、その上に、最終保護膜（図示せず）が形成される。また、最終保護膜には、ボンディング開口（図示せず）が形成され、また、ｐ＋型半導体基板１の裏面にコレクタ電極を形成することにより、トレンチゲート構造のＭＯＳＦＥＴを有するＩＧＢＴをほぼ完成することができる。
【００５６】
以上の第２実施形態、第３実施形態及び第４実施形態の製造方法においては、第１の実施形態に係る半導体装置の製造工程で行う熱酸化を、多結晶珪素からなるゲート電極（導電体）の内側を空洞の状態で行うことができる。そのため、熱酸化の際の体積膨張に伴う、基板への応力を、内部に逃がすことが可能となり、同時に、ゲート電極に起因する容量を低減することができる。そのため、本発明の第１の実施形態に係る半導体装置は、図２２に例示するように、ゲート電圧ＶＧに対するゲート充電電荷ＱＧを減少させることができる。また、第２導電型の半導体領域を形成する工程（ａ）を、トレンチを形成する工程（ｃ）よりも先に行う場合、ゲート絶縁膜を形成する工程（ｄ）の際、およびその前に行う犠牲酸化膜の形成の際に第２導電型の半導体領域中のｐ型不純物（例えば、ボロン）が酸化膜中に吸出され、トレンチ側壁のｐ型不純物（例えば、ボロン）濃度が低くなり、低Ｖｔｈ化できる利点がある。
【００５７】
前記の第１の実施形態、第２実施形態、第３実施形態及び第４実施形態においては、ｎチャネル型ＭＯＳＦＥＴを有するＩＧＢＴの例について説明したが、本発明の半導体装置は、ｎチャネル型ＭＯＳＦＥＴを有するＩＧＢＴに限定されず、ｐチャネルＭＯＳＦＥＴを使ったＩＧＢＴ、また、前記の実施形態におけるＰ+基板をＮ+基板に置き換えた通常のｎチャネルＭＯＳＦＥＴ、及びｐチャネルＭＯＳＦＥＴも、本発明の範囲に含まれることはもちろんである。すなわち、ｐチャネルＭＯＳＦＥＴを使ったＩＧＢＴについては、前記説明の半導体伝導型のｎとｐが入れ替わるのみで同様である。また、Ｐ+基板をＮ+基板に置き換えた通常のｎチャネルＭＯＳＦＥＴ、及びｐチャネルＭＯＳＦＥＴについても同様である。
【図面の簡単な説明】
【００５８】
【図１】第１実施形態に係る半導体装置の模式断面図である。
【図２】第２実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図３】第２実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図４】第２実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図５】第２実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図６】第２実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図７】第２実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図８】第２実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図９】第３実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１０】第３実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１１】第３実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１２】第３実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１３】第３実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１４】第３実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１５】第４実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１６】第４実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１７】第４実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１８】第４実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図１９】第４実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図２０】第４実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図２１】第４実施形態に係る半導体装置の製造方法を説明する要部断面図である。
【図２２】第１実施形態に係る半導体装置におけるゲート電圧ＶＧに対するゲート充電電荷ＱＧを示すグラフである。
【図２３】従来のトレンチゲート構造のＭＯＳＦＥＴの構造例を示す模式断面図である。
【図２４】従来のトレンチゲート構造のＭＯＳＦＥＴに存在する寄生容量を示す模式図である。
【図２５】従来のトレンチゲート構造のＭＯＳＦＥＴにおけるトランジスタ及びその寄生容量の等価回路図である。
【図２６】従来のトレンチゲート構造のＭＯＳＦＥＴにおけるゲート電荷ＱＧに対するゲート電圧ＶＧを示すグラフである。
【図２７】従来のトレンチゲート構造のＭＯＳＦＥＴにおけるゲート電圧ＶＧ、電流ＩＧ、コレクタ電圧ＶＣＥ、電流ＩＣＥのターンオフ波形を示すグラフである。
【符号の説明】
【００５９】
１    Ｐ＋型半導体基板
２    ｎ＋型半導体層
３    ｎ−型半導体層（第１導電型の半導体層）
４    ｐ−型半導体（チャネル）領域（第２導電型の半導体領域）
５    ｎ＋型半導体（ソース）領域（第１導電型の半導体領域）
６    トレンチ
７    ゲート絶縁膜
８ａ，８ｂ    ゲート電極（導電体）
９，９ａ    ゲート保護膜
１０    層間絶縁膜
１１    金属配線
１２    ホトレジスト
１３    イオン打込みスルー膜
【図１】
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【図２】
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【図３】
0005221976.tif 000004
【図４】
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【図５】
0005221976.tif 000006
【図６】
0005221976.tif 000007
【図７】
0005221976.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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