(57)【特許請求の範囲】
【請求項１】
入力端子と出力端子の間の第１及び第２電気経路と、
前記第１電気経路内に配設された第１ＰＦＥＴと、
前記第２電気経路内に配設されたＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）と、
前記第２電気経路内に配設された第２ＰＦＥＴと、
前記第２電気経路内に配設された電流制限ＰＦＥＴと、
を有する耐放射線型インバータにおいて、
前記第１ＰＦＥＴは、前記入力端子における低レベル信号を前記出力端子における高レベル信号に変換するように構成され、
前記ＢＪＴは、前記入力端子における高レベル信号を前記出力端子における低レベル信号に変換するように構成され、
前記第２ＰＦＥＴは、過剰な電流を前記ＢＪＴから抜き取る経路を提供するように構成され、
前記電流制限ＰＦＥＴは、前記ＢＪＴのベースに流入する電流を制限するように構成され、
前記電流制限ＰＦＥＴは、ボディ（基板）を有し、
前記ボディ（基板）は、前記入力端子に接続される、耐放射線型インバータ。
【請求項２】
前記第１及び第２経路は、ＮＦＥＴを具備しない、請求項１記載の耐放射線型インバータ。
【請求項３】
前記第１ＰＦＥＴは、前記入力端子に接続されたゲート、電圧基準に接続されたソース、及び前記出力端子に接続されたドレインを含み、
前記第２ＰＦＥＴは、接地基準に接続されたゲート、前記ＢＪＴのベースに接続されたソース、及び前記接地基準に接続されたドレインを含み、
前記ＢＪＴは、前記出力端子に接続されたコレクタ、及び前記接地基準に接続されたエミッタを含む、請求項１に記載の耐放射線型インバータ。
【請求項４】
前記第２電気経路内に配設された電流制限ＰＦＥＴを含み、
前記電流制限ＰＦＥＴは、前記接地基準に接続されたゲート、前記入力端子に接続されたソース、及び前記ＢＪＴのベースに接続されたドレインを含む、請求項３記載の耐放射線型インバータ。
【請求項５】
前記入力端子における前記低レベル信号の前記出力端子における前記高レベル信号への変換をスピードアップするように、前記第２ＰＦＥＴと前記入力端子の間にコンデンサが結合される、請求項１に記載の耐放射線型インバータ。
【請求項６】
前記第１及び第２ＰＦＥＴのそれぞれはボディ（基板）を含み、
それぞれのボディ（基板）は１つの電圧基準に接続される、請求項１に記載の耐放射線型インバータ。
【請求項７】
前記ＢＪＴは、宇宙空間における電離放射線、チップパッケージング材料内におけるアイソトープからの残留放射線、又は核爆発からの放射線の中の１つに起因した放射線照射効果を低減するべく構成される、請求項１記載の耐放射線型インバータ。
【請求項８】
第１入力端子と出力端子の間の第１及び第２電気経路と、
第２入力端子と前記出力端子の間の第３及び第４電気経路と、
前記第１電気経路内に配置された第１ＰＦＥＴと、
前記第２電気経路内に配置された第１ＢＪＴと、
前記第３電気経路内に配設された第２ＰＦＥＴと、
前記第４電気経路内に配設された第２ＢＪＴと、
前記第２電気経路内に配置された第３ＰＦＥＴと、
前記第４電気経路内に配置された第４ＰＦＥＴと、
それぞれ前記第２及び第４電気経路内に配設された第１及び第２電流制限ＰＦＥＴと、
を有する耐放射線型ＮＡＮＤゲートにおいて、
前記第１及び第２ＰＦＥＴは、前記第１又は第２入力端子における低レベル信号を前記出力端子における高レベル信号に変換し、
前記第１及び第２ＢＪＴは、それぞれ、前記第１及び第２入力端子における高レベル信号を前記出力端子における低レベル信号に変換し、
前記第３及び第４ＰＦＥＴは、それぞれ、過剰な電流を前記第１及び第２ＢＪＴから抜き取り、
前記第１及び第２電流制限ＰＦＥＴは、前記第１及び第２ＢＪＴの個々のベースに流入する電流を制限するように構成され、
前記第１及び第２電流制限ＰＦＥＴは第１及び第２ボディ（基板）を有し、
前記第１ボディ（基板）は前記第１入力端子に接続され、
前記第２ボディ（基板）は前記第２入力端子に接続される、耐放射線型ＮＡＮＤゲート。
【請求項９】
前記第１、第２、第３、及び第４電気経路は、ＮＦＥＴを具備しない、請求項８に記載の耐放射線型ＮＡＮＤゲート。
【請求項１０】
前記第１ＰＦＥＴは、前記第１入力端子に接続されたゲート、電圧基準に接続されたソース、及び前記出力端子に接続されたドレインを含み、
前記第３ＰＦＥＴは、接地基準に接続されたゲート、前記第１ＢＪＴのベースに接続されたソース、及び前記接地基準に接続されたドレインを含み、
前記第１ＢＪＴは、前記出力端子に接続されたコレクタ及び前記第２ＢＪＴのコレクタに接続されたエミッタを含み、
前記第２ＰＦＥＴは、前記第２入力端子に接続されたゲート、前記電圧基準に接続されたソース、及び前記出力端子に接続されたドレインを含み、
前記第４ＰＦＥＴは、前記接地基準に接続されたゲート、前記第２ＢＪＴのベースに接続されたソース、及び前記接地基準に接続されたドレインを含み、
前記第２ＢＪＴは、前記接地基準に接続されたエミッタを含む、請求項８に記載の耐放射線型ＮＡＮＤゲート。
【請求項１１】
前記第２電気経路内に配設された第１電流制限ＰＦＥＴであって、前記接地基準に接続されたゲート、前記第１入力端子に接続されたソース、及び前記第１ＢＪＴのベースに接続されたドレインを含む第１電流制限ＰＦＥＴと、
前記第４電気経路内に配設された第２電流制限ＰＦＥＴであって、前記接地基準に接続されたゲート、前記第２入力端子に接続されたソース、及び前記第２ＢＪＴのベースに接続されたドレインを含む第２電流制限ＰＦＥＴと、
を含む、請求項１０に記載の耐放射線型ＮＡＮＤゲート。
【請求項１２】
前記第１入力端子における前記低レベル信号の前記出力端子における前記高レベル信号への変換を高速化するべく、前記第３ＰＦＥＴと前記第１入力端子の間に第１コンデンサが結合され、
前記第２入力端子における前記低レベル信号の前記出力端子における前記高レベル信号への変換を高速化するべく、前記第４ＰＦＥＴと前記第２入力端子の間に第２コンデンサが結合される、請求項８に記載の耐放射線型ＮＡＮＤゲート。
【請求項１３】
前記第１、第２、第３、及び第４ＰＦＥＴのそれぞれは、ボディ（基板）を含み、
それぞれのボディ（基板）は、１つの電圧基準に接続される、請求項８に記載の耐放射線型ＮＡＮＤゲート。
【請求項１４】
前記第１及び第２ＢＪＴは、宇宙空間における電離放射線、チップパッケージング材料内におけるアイソトープからの残留放射線、又は核爆発からの放射線の中の１つに起因した放射線照射効果を低減するように構成される、請求項８に記載の耐放射線型ＮＡＮＤゲート。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、耐放射線型論理回路（radiation hardened logic circuit）に関する。更に詳しくは、本発明は、電離放射線に長期間にわたって露出された後に回路内に発生する電荷によって生じる損傷に対する耐性を有する耐放射線型論理回路に関する。
【背景技術】
【０００２】
高レベルの電離放射線を伴う環境は、特殊な設計課題を生成する。単一の帯電粒子が、数千の電子に衝撃を与えて遊離させ、これにより、電子的雑音及び信号スパイクを生成可能である。デジタル回路の場合には、これは、不正確な又は理解不能な結果を生成可能である。これは、特に、人工衛星、宇宙船、軍用機、原子力発電所、及び核兵器の設計において深刻な問題である。このようなシステムの適切な動作を確保するべく、航空宇宙市場向けの集積回路及びセンサの製造者は、様々な放射線耐性強化法を利用している。この結果得られたシステムは、耐放射線型と呼ばれる。
【０００３】
電離放射線に対し電子機器を露出する一般的な原因として、衛星の場合における太陽風及びバンアレン放射線帯、センサ及び制御回路の場合における発電所の核反応炉、チップパッケージング材料内におけるアイソトープからの残留放射線、高高度の航空機及び衛星の両方の場合における宇宙放射線、及び潜在的にすべての軍用及び民需用電子機器の場合における核爆発がある。
【０００４】
宇宙船の電子機器の設計者にとっては、２つのタイプの宇宙放射線が特別な懸念事項である。第１のものは、総照射線量（total ionizing dose）と呼ばれるが、これは、その使用期間の全体にわたって装置に衝撃を加え、これにより、最終的に装置が機能しなくなる時点まで装置をゆっくりと劣化させる多数の粒子の累積的な効果を表している。第２のものは、材料及びコンポーネントの深部に侵入し、これにより、その跡に自由電荷担体の一時的な痕跡を残す高エネルギー粒子を伴っている。これらの粒子は、回路内の脆弱なスポットに衝突した場合に、一般に、シングルイベント効果と表現される悪影響を生成可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しばしば衛星上において見出される電子コンポーネントの１つのタイプが、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）集積回路である。商用ＣＭＯＳ製造プロセスの進歩に伴って、これらの装置の固有の放射線耐性は改善されている。例えば、ＣＭＯＳトランジスタを流れる電流は、酸化物のレイヤによって絶縁されたそれぞれの装置上の低電圧ゲートによって制御される。これらの絶縁レイヤは、電離放射線に対し長期間にわたり露出した後でも電荷を生成することが可能であり、この結果、この電荷は、装置を通る電流の流れに影響を与えるかも知れない。しかしながら、回路の収縮に伴って、これらの絶縁レイヤの厚さが減少し、電荷生成の機会が減少する。
【０００６】
更なる問題は、放射線によって誘発された漏洩電流の増大である。漏洩は、装置が非動作状態にある際に回路内を流れる電流量をも増大させる。このような増大は、それぞれの回路内の数千万個のスイッチによって増加され、電力消費量を増大させる可能性がある。極端な場合には、個別のコンポーネント間における絶縁が失われ、これにより、回路が役に立たなくなる可能性もある。
【課題を解決するための手段】
【０００７】
この及びその他のニーズを充足するべく、且つ、その目的に鑑み、本発明は、入力端子と出力端子の間に第１及び第２電気経路を含む耐放射線型インバータを提供する。第１電気経路内に第１ＰＦＥＴが配設され、且つ、第２電気経路内にＢＪＴ（Bipolar Junction Transistor）が配設される。第２ＰＦＥＴは、入力端子における低レベル信号を出力端子における高レベル信号に変換するように構成され、且つ、ＢＪＴは、入力端子における高レベル信号を出力端子における低レベル信号に変換するように構成される。耐放射線型インバータは、第２電気経路内に配設された第２ＰＦＥＴを含む。第２ＰＦＥＴは、過剰電流をＢＪＴから抜き取る経路を提供するように構成される。又、耐放射線型インバータは、第２電気経路内に配設された電流制限ＰＦＥＴをも含む。電流制限ＰＦＥＴは、ＢＪＴのベースに流入する電流を制限するように構成される。耐放射線型インバータは、ＮＦＥＴを具備しない。
【０００８】
第１ＰＦＥＴは、入力端子に接続されたゲート、電圧基準に接続されたソース、及び出力端子に接続されたドレインを含む。第２ＰＦＥＴは、接地基準に接続されたゲート、ＢＪＴのベースに接続されたソース、及び接地基準に接続されたドレインを含む。ＢＪＴは、出力端子に接続されたコレクタ及び接地基準に接続されたエミッタを含む。第２電気経路内に電流制限ＰＦＥＴが配設される。電流制限ＰＦＥＴは、接地基準に接続されたゲート、入力端子に接続されたソース、及びＢＪＴのベースに接続されたドレインを含む。入力端子における低レベル信号の出力端子における高レベル信号への変換を高速化するように、第２ＰＦＥＴと入力端子の間にコンデンサが結合される。
【０００９】
本発明の別の実施例は、第１入力端子と出力端子の間に第１及び第２電気経路を具備する耐放射線型ＮＡＮＤゲートである。第２入力端子と出力端子の間に第３及び第４電気経路が含まれる。又、ＮＡＮＤゲートは、第１電気経路内に配設された第１ＰＦＥＴ、第２電気経路内に配設された第１ＢＪＴ、第３電気経路内に配設された第２ＰＦＥＴ、及び第４電気経路内に配設された第２ＢＪＴをも含む。第１及び第２ＰＦＥＴは、第１又は第２入力端子における低レベル信号を出力端子における高レベル信号に変換する。第１及び第２ＢＪＴは、それぞれ、第１及び第２入力端子における高レベル信号を出力端子における低レベル信号に変換する。耐放射線型ＮＡＮＤゲートは、第２電気経路内に配設された第３ＰＦＥＴ及び第４電気経路内に配設された第４ＰＦＥＴを含む。第３及び第４ＰＦＥＴは、それぞれ、第１及び第２ＢＪＴから過剰電流を抜き取る。又、耐放射線型ＮＡＮＤゲートは、それぞれ、第２及び第４電気経路内に配設された第１及び第２電流制限ＰＦＥＴをも含む。第１及び第２電流制限ＰＦＥＴは、第１及び第２ＢＪＴのそれぞれのベースに流入する電流を制限するべく構成される。耐放射線型ＮＡＮＤゲートは、ＮＦＥＴを具備しない。
【００１０】
第１ＰＦＥＴは、第１入力端子に接続されたゲート、電圧基準に接続されたソース、及び出力端子に接続されたドレインを含む。第３ＰＦＥＴは、接地基準に接続されたゲート、第１ＢＪＴのベースに接続されたソース、及び接地基準に接続されたドレインを含む。第１ＢＪＴは、出力端子に接続されたコレクタ及び第２ＢＪＴのコレクタに接続されたエミッタを含む。第２ＰＦＥＴは、第２入力端子に接続されたゲート、電圧基準に接続されたソース、及び出力端子に接続されたドレインを含む。第４ＰＦＥＴは、接地基準に接続されたゲート、第２ＢＪＴのベースに接続されたソース、接地基準に接続されたドレインを含む。第２ＢＪＴは、接地基準に接続されたエミッタを含む。第２電気経路内に第１電流制限ＰＦＥＴが配設される。第１電流制限ＰＦＥＴは、接地基準に接続されたゲート、第１入力端子に接続されたソース、及び第１ＢＪＴのベースに接続されたドレインを含む。第４電気経路内に第２電流制限ＰＦＥＴが配設される。第２電流制限ＰＦＥＴは、接地基準に接続されたゲート、第２入力端子に接続されたソース、及び第２ＢＪＴのベースに接続されたドレインを含む。第１入力端子における低レベル信号の出力端子における高レベル信号への変換を高速化するべく、第３ＰＦＥＴと第１入力端子の間に第１コンデンサが結合される。第２入力端子における低レベル信号の出力端子における高レベル信号への変換を高速化するべく、第４ＰＦＥＴと第２入力端子の間に第２コンデンサが結合される。
【００１１】
以上の概略的な説明及び以下の詳細な説明は、本発明の例示であって、本発明を限定するものではないことを理解されたい。
【発明を実施するための最良の形態】
【００１２】
本発明については、添付の図面との関連において参照された際に以下の詳細な説明から十分に理解されよう。添付の図面には、「図面の簡単な説明」の節に記載された図面が含まれている。
【００１３】
図１は、ＰＦＥＴ１０４、ＮＦＥＴ１０８、入力端子１００、出力端子１０６、電圧基準１０２、及び接地基準１１０を含む従来のＣＭＯＳインバータ回路を示している。入力端子１００は、第２電気経路１１１によってＰＦＥＴ１０４のゲートに接続されている。又、入力端子１１０は、第２電気経路１１２によってＮＦＥＴ１０８のゲートにも接続されている。ＰＦＥＴ１０４のドレイン及びＮＦＥＴ１０８のソースは、出力端子１０６に接続されている。更には、ＰＦＥＴ１０４のソースは、電圧基準１０２に接続されており、且つ、更には、ＮＦＥＴ１０８のドレインは、接地基準１１０に接続されている。
【００１４】
次に、ＣＭＯＳインバータ回路１２０の動作について説明する。一般に、インバータ回路は、その入力信号に対して相補的な出力信号を生成する。動作の際には、論理１入力信号が入力端子１００に印加された際に、ＰＦＥＴ１０４がターンオフされ、ＮＦＥＴ１０８がターンオンされる。ＰＦＥＴ１０４がターンオフされるため、電圧基準１２０は出力端子１０６に印加されない。ＮＦＥＴ１０８がターンオンされるため、接地基準１０２が出力端子１０６に印加され、これにより、論理０出力信号を提供する。論理０入力信号が入力端子１００に印加された際には、ＰＦＥＴ１０４がターンオンされ、且つ、ＮＦＥＴ１０８がターンオフされる。ＮＦＥＴ１０８がターンオフされるため、接地基準１１０が出力端子１０６に印加されない。ＰＦＥＴ１０４がターンオンされるため、電圧基準１０２が出力端子１０６に印加され、これにより、論理１出力信号を出力する。
【００１５】
図２は、ＰＦＥＴ２０６、ＰＦＥＴ２０８、ＮＦＥＴ２１２、ＮＦＥＴ２１４、入力端子２０２、入力端子２０４、出力端子２１０、電圧基準２００、及び接地基準２１６を含む従来のＣＭＯＳ  ＮＡＮＤ回路２２０を示している。入力端子２０２は、第１電気経路２２１によってＰＦＥＴ２０６のゲートに接続されている。又、入力端子２０２は、第２電気経路によってＮＦＥＴ２１２のゲートにも接続されている。入力端子２０４は、第３電気経路２２３によってＰＦＥＴ２０８のゲートに接続されている。又、入力端子２０４は、第４電気経路２２４によってＮＦＥＴ２１４のゲートにも接続されている。電圧基準２００は、ＰＦＥＴ２０６及びＰＦＥＴ２０８のソースに接続されている。出力端子２１０は、ＰＦＥＴ２０６及びＰＦＥＴ２０８のドレイン及びＮＦＥＴ２１２のソースに接続されている。ＮＦＥＴ２１２のドレインは、ＮＦＥＴ２１４のソースに接続されている。更には、ＮＦＥＴ２１４のドレインは、接地基準２１６に接続されている。
【００１６】
次に標準的なＣＭＯＳ  ＮＡＮＤ回路２２０の動作について説明する。一般に、ＮＡＮＤ回路は、両方の入力信号が論理１である際に論理０出力信号を生成する。その他の可能な入力信号レベルは、論理１出力信号を生成する。更に詳しくは、論理０入力信号が入力端子２０２及び２０４に印加された際には、ＰＦＥＴ２０６及びＰＦＥＴ２０８の両方がターンオンされ、且つ、ＮＦＥＴ２１２及びＮＦＥＴ２１４の両方がターンオフされる。ＰＦＥＴ２０６及びＰＦＥＴ２０８の両方がターンオンされることにより、電圧基準２００が出力端子２１０に印加され、これにより、論理１出力信号を提供する。一方、論理０信号が入力端子２０２に印加され、且つ、論理１入力信号が入力端子２０４に印加された際には、ＰＦＥＴ２０６及びＮＦＥＴ２１４の両方がターンオンされ、且つ、ＰＦＥＴ２０８及びＮＦＥＴ２１２の両方がターンオフされる。ＰＦＥＴ２０６がターンオンされることにより、電圧基準２００が出力端子２１０に印加され、これにより、論理１出力信号を出力する。
【００１７】
同様に、論理１入力信号が入力端子２０２に印加され、且つ、論理０入力信号が入力端子２０４に印加された際には、ＰＦＥＴ２０６及びＮＦＥＴ２１４の両方がターンオフされ、且つ、ＰＦＥＴ２０８及びＮＦＥＴ２１２の両方がターンオンされる。ＰＦＥＴ２０８がターンオンされることにより、電圧基準２００が出力端子２１０に印加され、これにより、論理１出力信号を出力する。一方、論理１入力信号が入力端子２０２及び入力端子２０４の両方に印加された際には、ＰＦＥＴ２０６及びＰＦＥＴ２０８の両方がターンオフされ、且つ、ＮＦＥＴ２１２及びＮＦＥＴ２１４の両方がターンオンされる。ＮＦＥＴ２０６及びＮＦＥＴ２０８の両方がターンオンされることにより、接地基準２１６が出力端子２１０に印加され、これにより、論理０出力信号を出力する。
【００１８】
ＣＭＯＳインバータ回路１２０及びＣＭＯＳ  ＮＡＮＤ回路２２０は、ＮＦＥＴコンポーネントを含んでいるため、長期間にわたる放射線に起因して障害が発生し易い。本発明者は、すべてのＮＦＥＴコンポーネントをＢＪＴ（Bipolar Junction Transistor）コンポーネントによって置換することにより、論理回路の放射線耐性が強化されることを発見した。論理回路は、１つ又は複数のインバーター回路及び／又は１つ又は複数のＮＡＮＤ回路を含んでいるため、所望の論理関数を提供するべく、任意の論理回路を形成可能である。更に重要なことは、後述する本発明の実施例を使用することにより、任意の論理回路に放射線耐性を付与可能なことである。
【００１９】
以下の内容は、本発明による耐放射線型の論理回路、即ち、インバータ回路及びＮＡＮＤ回路の構築ブロックの説明を提供している。この説明は、それぞれ、基本的なインバータ及びＮＡＮＤ回路を示す図３及び図５を参照しており、これらは、ＣＭＯＳ回路内のすべてのＮＦＥＴコンポーネントが除去されているため、耐放射線型である。更には、この説明は、それぞれ、基本的なインバータ及びＮＡＮＤ回路に追加されたコンポーネントを示す図４及び図６をも参照している。後述されるように、これらの追加コンポーネントは、図３及び図５に示された基本的な論理回路に機能的な改善を提供している。
【００２０】
まず、図３を参照すれば、参照符号３２０によって示されたハイブリッドインバータ回路が示されており、この場合には、図１のＮＦＥＴ１０８がＢＪＴ３０８によって置換されている。ハイブリッドインバータ回路３２０は、ＰＦＥＴ３４０、ＢＪＴ３０８、入力端子３０２、出力端子３０６、電圧基準３００、及び接地基準３１０を含む。電圧基準３００は、ＰＦＥＴ３０４のソースに接続されている。入力端子３０２は、第１電気経路３１１によってＰＦＥＴ３０４のゲートに接続されており、且つ、第２電気経路３１２によってＢＪＴ３０８のベースに接続されている。出力端子３０６は、ＰＦＥＴ３０４のドレイン及びＢＪＴ３０８のコレクタに接続されている。更には、ＢＪＴ３０８のエミッタは、接地基準３１０に接続されている。
【００２１】
次にハイブリッドインバータ回路３２０の動作について説明する。ハイブリッドインバータ回路３２０は、その入力信号に対して相補的な出力信号を生成する。動作の際には、論理１入力信号が入力端子３０２に印加された際に、ＰＦＥＴ３０４がターンオフされ、且つ、ＢＪＴ３０８がターンオンされる。ＰＦＥＴ３０４がターンオフされるため、電圧基準３００が出力端子３０６に印加されない。ＢＪＴ３０８がターンオンされるため、接地基準３１０が出力端子３０６に印加され、これにより、論理０出力信号を提供する。一方、論理０入力信号が入力端子３０２に印加された際には、ＰＦＥＴ３０４がターンオンされ、且つ、ＢＪＴ３０８がターンオフされる。ＢＪＴがターンオフされるため、接地基準３１０が出力端子３０６に印加されない。ＰＦＥＴ３０４がターンオンされるため、電圧基準３００が出力端子３０６に印加され、これにより、論理１出力信号を出力する。
【００２２】
次に図４を参照すれば、参照符号４２０によって示された別のハイブリッドインバータ回路が示されている。ハイブリッドインバータ回路４２０は、図３に示されたインバータ回路と同一のコンポーネントと、回路動作を改善する追加コンポーネントを含む。図示のように、ハイブリッドインバータ回路４２０は、第１ＰＦＥＴ４０６、第２ＰＦＥＴ４１６、電流制限ＰＦＥＴ４０８、ＢＪＴ４１２、入力端子４０２、出力端子４１４、コンデンサ４０４、電圧基準４００、及び接地基準４１０を含む。
【００２３】
電圧基準４００は、第１ＰＦＥＴ４０６のソース及び基板、並びに、第２ＰＦＥＴ４１６の基板に接続されている。入力端子４０２は、第１電気経路４２１によって第１ＰＦＥＴ４０６のゲートに接続されている。又、入力端子４０２は、第２電気経路４２２によってＢＪＴ４１２のベースにも結合されている。更には、入力端子４０２は、電流制限ＰＦＥＴ４０８のソース及び基板、並びに、コンデンサ４０２の負端子にも接続されている。ＢＪＴ４１２のベースは、コンデンサの正端子、電流制限ＰＦＥＴ４０８のドレイン、及び第２ＰＦＥＴ４１６のソースに接続されている。電流制限ＰＦＥＴ４０８のゲート、第２ＰＦＥＴ４１５のゲート及びドレイン、並びに、ＢＪＴ４１２のエミッタは、接地基準４１０に接続されている。出力端子４１４は、第１ＰＦＥＴ４０６のドレイン及びＢＪＴ４１２のコレクタに接続されている。
【００２４】
追加コンポーネント、即ち、コンデンサ４０４及びＰＦＥＴ４０８及び４１６を除いて、図４のハイブリッドインバータ回路４２０は、図３のハイブリッドインバータ回路３２０と同様に動作する。動作の際には、論理１入力信号が入力端子４０２に印加された際に、第１電気経路４２１によって第１ＰＦＥＴ４０６がターンオフされ、且つ、ＰＦＥＴ４０８及びＢＪＴ４１２がターンオンされる。第１ＰＦＥＴ４０６がターンオフされるため、電圧基準４００が出力端子４１４に印加されない。ＢＪＴ４１２がターンオンされるため、接地基準４１０が出力端子４１４に印加され、これにより、論理０出力信号を出力する。一方、論理０入力信号が入力端子４０２に印加された際には、第１電気経路４２１によって第１ＰＦＥＴ４０６がターンオンされ、且つ、電流制限ＰＦＥＴ４０８及びＢＪＴ４１２がターンオフされる。ＢＪＴ４１２がターンオフされるため、接地基準４１０が出力端子４１４に印加されない。第１ＰＦＥＴ４０６がターンオンされるため、電圧基準４００が出力端子４１４に印加され、これにより、論理１出力信号を出力する。
【００２５】
ＢＪＴ４１２は、半導体チャネルを具備するＮＰＮトランジスタであり、これは、そのベース−エミッタ接合部を通じて流れる電流に応答し、ターンオン及びオフされる。図４の実施例においては、ＢＪＴ４１２のベースに流入する電流を制限するべく、ハイブリッドインバータ回路４２０内に電流制限ＰＦＥＴ４０８が含まれている。これは、ＢＪＴ４１２に流入するベース電流が、ＢＪＴ４１２を損傷する可能性のあるレベルを超過することを防止する。
【００２６】
更には、ＢＪＴ４１２のベースに過剰な電荷が蓄積する可能性がある。過剰な電荷をＢＪＴ４１２のベースから抜き出すべく、ブリーダーＰＦＥＴ４１６がＢＪＴ４１２のベースに接続されている。この結果、蓄積電荷は、ＢＪＴ４１２のベースから、ＰＦＥＴ４１６を通じて接地基準４１２に向かって流出する。ＰＦＥＴ４１６のゲートは、接地基準に接続されているため、ＰＦＥＴ４１６は、オンであり、且つ、そのソースからそのドレインに電流を導くことが可能である。
【００２７】
又、図４に示されているように、入力端子４０２とＢＪＴ４１２のベースの間にスピードアップコンデンサ４０４が含まれている。入力端子４０２における論理状態の変化の際に、スピードアップコンデンサ４０４は、電流スパイクをＢＪＴ４１２のベースに与え、これにより、入力端子における論理遷移時間とＢＪＴのターンオン／オフ時間の間のインターバルを減少させる。
【００２８】
次に、図５を参照すれば、参照符号５２０によって示されたハイブリッドＮＡＮＤ回路が示されている。この場合には、図２の両方のＮＦＥＴが２つのＢＪＴによって置換されている。図示のように、ハイブリッドＮＡＮＤ回路５２０は、ＰＦＥＴ５０６、ＰＦＥＴ５０８、ＢＪＴ５１２、ＢＪＴ５１４、入力端子５０２、入力端子５０４、出力端子５１０、電圧基準５００、及び接地基準５１６を含む。入力端子５０２は、第１電気経路５２１によってＰＦＥＴ５０６のゲートに接続されている。又、入力端子５０２は、第２電気経路５２２によってＢＪＴ５１２のベースにも接続されている。入力端子５０４は、第３電気経路５２３によってＰＦＥＴ５０８のゲートに接続されている。又、入力端子５０４は、第４電気経路５２４によってＢＪＴ５１４のベースにも接続されている。電圧基準５００がＰＦＥＴ５０６及びＰＦＥＴ５０８の両方のソースに印加されている。出力端子５１０は、ＰＦＥＴ５０６のドレイン、ＰＦＥＴ５０８のドレイン、及びＢＪＴ５１２のコレクタに接続されている。ＢＪＴ５１２のエミッタは、ＢＪＴ５１４のコレクタに接続されている。更には、ＢＪＴ５１４のエミッタは接地基準５１６に接続されている。
【００２９】
次にハイブリッドＮＡＮＤ回路５２０の動作について説明する。ハイブリッドＮＡＮＤ回路５２０は、両方の入力信号が論理１である際に論理０出力信号を出力する。その他の可能な入力信号レベルは、論理１出力信号を出力する。更に詳しくは、論理０入力信号が両方の入力端子５０２及び５０４に印加された際に、ＰＦＥＴ５０６及びＰＦＥＴ５０８の両方がターンオンされ、且つ、ＢＪＴ５１２及びＢＪＴ５１４の両方がターンオフされる。ＰＦＥＴ５０６及びＰＦＥＴ５０８の両方がターンオンされることにより、電圧基準５００が出力端子５１０に印加され、これにより、論理１出力信号を出力する。一方、論理０入力信号が入力端子５０２に印加され、且つ、論理１入力信号が入力端子５０４に印加された際には、ＰＦＥＴ５０６及びＢＪＴ５１４の両方がターンオンされ、且つ、ＰＦＥＴ５０８及びＢＪＴ５１２の両方がターンオフされる。ＰＦＥＴ５０６がターンオンされることにより、電圧基準５００が出力端子５１０に印加され、これにより、論理１出力信号を出力する。
【００３０】
同様に、論理１入力信号が入力信号５０２に印加され、且つ、論理０入力信号が入力端子５０４に印加された際には、ＰＦＥＴ５０６及びＢＪＴ５１４の両方がターンオフされ、且つ、ＰＦＥＴ５０８及びＢＪＴ５１２の両方がターンオンされる。ＰＦＥＴ５０８がターンオンされることにより、電圧基準５００が出力端子５１０に印加され、これにより、論理１出力信号を出力する。一方、論理１入力信号が入力端子５０２及び入力端子５０４の両方に印加された際には、ＰＦＥＴ５０６及びＰＦＥＴ５０８の両方がターンオフされ、且つ、ＢＪＴ５１２及びＢＪＴ５１４の両方がターンオンされる。ＢＪＴ５１２及びＢＪＴ５１４の両方がターンオンされることにより、接地基準５１６が出力端子５１０に印加され、これにより、論理０出力信号を出力する。
【００３１】
次に図６を参照すれば、参照符号６５０によって示された別のハイブリッドＮＡＮＤ回路が示されている。ハイブリッドＮＡＮＤ回路６５０は、図５に示されたＮＡＮＤ回路５２０と同一のコンポーネントと、回路動作を改善するための追加コンポーネントを含む。図示のように、ハイブリッドＮＡＮＤ回路６５０は、第１ＰＦＥＴ６０８、第２ＰＦＥＴ６２６、第３ＰＦＥＴ６１０、第４ＰＦＥＴ６２８、電流制限ＰＦＥＴ６１６、電流制限ＰＦＥＴ６２２、第１ＢＪＴ６１８、第２ＢＪＴ６２４、コンデンサ６１４、コンデンサ６２０、入力端子６０２、入力端子６０４、出力端子６１２、電圧基準６００、及び接地基準６０６を含む。
【００３２】
入力端子６０２は、第１電気経路６５１によって第１ＰＦＥＴ６０８のゲート、そして、コンデンサ６１４の負端子、並びに、電流制限ＰＦＥＴ６１６のソース及び基板に接続されている。入力端子６０４は、第３電気経路６５３によって第３ＰＦＥＴ６１０のゲート、そして、コンデンサ６２０の負端子、並びに、電流制限ＰＦＥＴ６２２のソース及び基板に接続されている。電源基準６００は、第１ＰＦＥＴ６０８及び第３ＰＦＥＴ６１０のソース及び基板に接続されている。又、電源基準６００は、第２ＰＦＥＴ６２６及び第３ＰＦＥＴ６２８の基板にも接続されている。出力端子６１２は、第１ＰＦＥＴ６０８のドレイン、第３ＰＦＥＴ６１０のドレイン、及び第１ＢＪＴ６１８のコレクタに接続されている。
【００３３】
第１ＢＪＴ６１８のエミッタは、第２ＢＪＴ６２４のコレクタに接続されている。第１ＢＪＴ６１８のベースは、第２電気経路６５２により、コンデンサ６１４の正端子、電流制限ＰＦＥＴ６１６のドレイン、及び第２ＰＦＥＴ６２６のソースに接続されている。第２ＢＪＴ６２４のベースは、第４電気経路６５４により、コンデンサ６２０の正端子、電流制限ＰＦＥＴ６２２のドレイン、及び第４ＰＦＥＴ６２８のソースに接続されている。接地基準６０６は、第２ＢＪＴ６２４のエミッタ、ＰＦＥＴ６１６のゲート、ＰＦＥＴ６２２のゲート、ＰＦＥＴ６２６のゲート及びドレイン、並びに、ＰＦＥＴ６２８のゲート及びドレインに接続されている。
【００３４】
次にハイブリッドＮＡＮＤ回路６５０の動作について説明する。ハイブリッドＮＡＮＤ回路６５０は、両方の入力信号が論理１である際に論理０出力信号を出力する。その他の可能な入力信号レベルは、論理１を生成する。更に詳しくは、論理０入力信号が入力端子６０２及び入力端子６０４の両方に印加された際には、第１ＰＦＥＴ６０８及び第３ＰＦＥＴ６１０の両方がターンオンされる。更には、電流制限ＰＦＥＴ６１６、電流制限ＰＦＥＴ６２２、第１ＢＪＴ６１８、及び第２ＢＪＴ６２４がターンオフされる。第１ＰＦＥＴ６０８及び第３ＰＦＥＴ６１０の両方がターンオンされることにより、電圧基準６００が出力端子６１２に印加され、これにより、論理１出力信号を出力する。一方、論理０入力信号が入力端子６０２に印加され、且つ、論理１入力信号が入力端子６０４に印加された際には、第１ＰＦＥＴ６０８、電流制限ＰＦＥＴ６２２、及び第２ＢＪＴ６２４がターンオンされる。更には、第３ＰＦＥＴ６１０、電流制限ＰＦＥＴ６１６、及び第３ＢＪＴ６１８がターンオフされる。第１ＰＦＥＴ６０８がターンオンされることにより、電圧基準６００が出力端子６１２に印加され、これにより、論理１出力信号を出力する。
【００３５】
同様に、論理１入力信号が入力端子６０２に印加され、且つ、論理０入力信号が入力端子６０４に印加された際には、第１ＰＦＥＴ６０８、電流制限ＰＦＥＴ６２２、及び第２ＢＪＴ６２４がターンオフされる。更には、第３ＰＦＥＴ６１０、電流制限ＰＦＥＴ６１６、及び第１ＢＪＴ６１８がターンオンされる。第３ＰＦＥＴ６１０がターンオンされることにより、電圧基準６００が出力端子６１２に印加され、これにより、論理１出力信号を出力する。一方、論理１入力信号が入力端子６０２及び入力端子６０４の両方に印加された際には、第１ＰＦＥＴ６０８及び第３ＰＦＥＴ６１０の両方がターンオフされる。更には、第１ＢＪＴ６１８、第２ＢＪＴ６２４、電流制限ＰＦＥＴ６１６、及び電流制限ＰＦＥＴ６２２がターンオンされる。第１ＢＪＴ６１８及び第２ＢＪＴ６２４の両方がターンオンされることにより、接地基準６０６が出力端子６１２に印加され、これにより、論理０出力信号を出力する。
【００３６】
従って、本発明は、耐放射線型の基本インバータ回路及び基本ＮＡＮＤ回路の実施例を含む。これらの実施例においては、従来の論理回路において現在提供されているＮＦＥＴコンポーネントの代わりに、ＢＪＴコンポーネントが提供される。更なる実施例においては、基本インバータ回路及び基本ＮＡＮＤ回路の回路動作を改善するべく、スピードアップコンデンサ、ブリーディングＰＦＥＴ、及び電流制限ＰＦＥＴが、それぞれのＢＪＴコンポーネントのベースに接続される。すべての論理回路は、基本インバータ及びＮＡＮＤゲートの組み合わせであるため、本発明の実施例は、任意のその他の論理回路に適用可能であることが理解されよう。
【００３７】
以上、特定の実施例を参照し、本発明について図示及び説明したが、本発明は、図示の詳細に限定されることを意図したものではない。むしろ、請求項の等価物の範囲及び限度内において、且つ、本発明を逸脱することなしに、その詳細における様々な変更を実施可能である。
【図面の簡単な説明】
【００３８】
【図１】従来のインバータ回路である。
【図２】従来のＮＡＮＤゲート回路である。
【図３】本発明の一実施例による耐放射線型インバータ回路である。
【図４】本発明の一実施例による別の耐放射線型インバータ回路である。
【図５】本発明の一実施例による耐放射線型ＮＡＮＤゲート回路である。
【図６】本発明の一実施例による別の耐放射線型ＮＡＮＤゲート回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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