(57)【特許請求の範囲】
【請求項１】
水平ライン方向と垂直ライン方向とに２次元マトリクス状に配列された、ＥＬ素子とＥＬ素子を駆動する画素回路とを備えた画素領域、
水平ライン方向に並ぶ画素領域に対応して延びるライトスキャン線および電源線、並びに、
垂直ライン方向に並ぶ画素領域に対応して延びる信号線、
を備えており、
画素回路は、少なくとも、サンプリングトランジスタ、駆動トランジスタ及び保持容量を備えており、
サンプリングトランジスタにあっては、一方のソース／ドレイン電極は信号線に接続されており、ゲート電極はライトスキャン線に接続されており、
駆動トランジスタにあっては、一方のソース／ドレイン電極は電源線に接続されており、ゲート電極はサンプリングトランジスタの他方のソース／ドレイン電極と保持容量の一方の電極とに接続されており、他方のソース／ドレイン電極は、ＥＬ素子のアノード電極と保持容量の他方の電極に接続されており、
ライトスキャン線には、ライトスキャンドライバによって走査信号が供給され、
電源線には、電源線スキャンドライバによって消灯電位と発光電位とを含む少なくとも２つ以上の電位が供給され、
信号線には、水平セレクタによって、１水平走査期間内に少なくとも信号電位が供給され、
電源線が消灯電位にあるときに基準電位が駆動トランジスタのゲート電極に印加されることによって駆動トランジスタのゲート・ソース間電圧が駆動トランジスタの閾値電圧を超えるように設定する閾値補正準備動作が行われ、次いで、電源線が消灯電位から発光電位に切り替わることによって、基準電位が駆動トランジスタのゲート電極に印加された状態で駆動トランジスタの他方のソース／ドレイン電極の電位を所定の基準電位から駆動トランジスタの閾値電圧を減じた電位に向かって変化させる閾値補正動作が行われ、次いで、サンプリングトランジスタを介して信号線から信号電位が駆動トランジスタのゲート電極に印加され、その後、サンプリングトランジスタがオフ状態とされることでＥＬ素子が発光する発光期間が所定の間継続し、次いで、電源線が発光電位から消灯電位に切り替わることでＥＬ素子が消灯する消灯期間が所定の間継続するＥＬ表示パネルであって、
水平ラインに沿って延びる電源線は、連続する複数行単位で電気的に結合された配線構造を有し、連続する複数行単位の電源線にあっては動作タイミングが共通化されており、
複数行単位の電源線に接続された画素回路において、閾値補正準備動作は全て同一のタイミングで行われ、閾値補正度動作は水平ライン単位で行われ、
発光期間と非発光期間で構成される１回の発光サイクル内において電源電位が消灯電位から初めて発光電位に立ち上がってから複数行単位の電源線の最終段に対応する水平ラインに属するＥＬ素子の発光が開始されるまでの間に、複数行単位の電源線の電位が、いずれかの水平ラインにおいて閾値補正動作が行われる直前に、瞬時的な立ち下げ期間に亘り発光電位から消灯電位に切り換えられるＥＬ表示パネル。
【請求項２】
１水平走査期間内において、信号線には、水平セレクタによって基準電位と信号電位との順で電位が供給され、
駆動トランジスタのゲート電極には、サンプリングトランジスタを介して信号線から基準電位が印加される請求項１に記載のＥＬ表示パネル。
【請求項３】
信号線には、水平セレクタによって、基準電位と信号電位との間に更に初期電圧保持電位が供給され、
初期電圧保持電位は、基準電位より低く且つ消灯電位との電位差が駆動トランジスタの閾値電圧以下になるように設定されており、
閾値補正動作は複数回の水平走査期間に分割して実行され、
各閾値補正動作において、サンプリングトランジスタを介して信号線から基準電位と初期電圧保持電位とが駆動トランジスタのゲート電極に印加される請求項２に記載のＥＬ表示パネル。
【請求項４】
閾値補正動作の直前に行われる閾値補正準備動作において、サンプリングトランジスタを介して信号線から基準電位と初期電圧保持電位とが駆動トランジスタのゲート電極に印加される請求項３に記載のＥＬ表示パネル。
【請求項５】
画素回路は、更に、一方のソース／ドレイン電極が基準電位に接続され、他方のソース／ドレイン電極が駆動トランジスタのゲート電極に接続された、第２のサンプリングトランジスタを備えており、
駆動トランジスタのゲート電極には、第２のサンプリングトランジスタを介して基準電位が印加される請求項１に記載のＥＬ表示パネル。
【請求項６】
複数行単位の電源線の先頭段に対応する水平ラインに属するＥＬ素子の発光の開始から電源線の最終段に対応する水平ラインに属するＥＬ素子の発光の終了までの間に、複数行単位の電源線の電位が、複数行単位の電源線に対応する水平ラインの行数から１を減じた回数分だけ、瞬時的な立ち下げ期間に亘り発光電位から消灯電位に切り換えられる請求項１ないし請求項５のいずれか１項に記載のＥＬ表示パネル。
【請求項７】
請求項１に記載のＥＬ表示パネルと、
システム全体の動作を制御するシステム制御部と、
システム制御部に対する操作入力を受け付ける操作入力部とを有する電子機器。
【請求項８】
水平ライン方向と垂直ライン方向とに２次元マトリクス状に配列された、ＥＬ素子とＥＬ素子を駆動する画素回路とを備えた画素領域、
水平ライン方向に並ぶ画素領域に対応して延びるライトスキャン線および電源線、並びに、
垂直ライン方向に並ぶ画素領域に対応して延びる信号線、
を備えており、
画素回路は、少なくとも、サンプリングトランジスタ、駆動トランジスタ及び保持容量を備えており、
サンプリングトランジスタにあっては、一方のソース／ドレイン電極は信号線に接続されており、ゲート電極はライトスキャン線に接続されており、
駆動トランジスタにあっては、一方のソース／ドレイン電極は電源線に接続されており、ゲート電極はサンプリングトランジスタの他方のソース／ドレイン電極と保持容量の一方の電極とに接続されており、他方のソース／ドレイン電極は、ＥＬ素子のアノード電極と保持容量の他方の電極に接続されており、
ライトスキャン線には、ライトスキャンドライバによって走査信号が供給され、
電源線には、電源線スキャンドライバによって消灯電位と発光電位とを含む少なくとも２つ以上の電位が供給され、
信号線には、水平セレクタによって、１水平走査期間内に少なくとも信号電位が供給され、
電源線が消灯電位にあるときに基準電位が駆動トランジスタのゲート電極に印加されることによって駆動トランジスタのゲート・ソース間電圧が駆動トランジスタの閾値電圧を超えるように設定する閾値補正準備動作が行われ、次いで、電源線が消灯電位から発光電位に切り替わることによって、基準電位が駆動トランジスタのゲート電極に印加された状態で駆動トランジスタの他方のソース／ドレイン電極の電位を所定の基準電位から駆動トランジスタの閾値電圧を減じた電位に向かって変化させる閾値補正動作が行われ、次いで、サンプリングトランジスタを介して信号線から信号電位が駆動トランジスタのゲート電極に印加され、その後、サンプリングトランジスタがオフ状態とされることでＥＬ素子が発光する発光期間が所定の間継続し、次いで、電源線が発光電位から消灯電位に切り替わることでＥＬ素子が消灯する消灯期間が所定の間継続するＥＬ表示パネルの駆動方法であって、
水平ラインに沿って延びる電源線は、連続する複数行単位で電気的に結合された配線構造を有し、連続する複数行単位の電源線にあっては動作タイミングが共通化されており、
複数行単位の電源線に接続された画素回路において、閾値補正準備動作を全て同一のタイミングで行い、閾値補正度動作を水平ライン単位で行い、
発光期間と非発光期間で構成される１回の発光サイクル内において電源電位が消灯電位から初めて発光電位に立ち上がってから複数行単位の電源線の最終段に対応する水平ラインに属するＥＬ素子の発光が開始されるまでの間に、複数行単位の電源線の電位が、いずれかの水平ラインにおいて閾値補正動作が行われる直前に、瞬時的な立ち下げ期間に亘り発光電位から消灯電位に切り換えるＥＬ表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書で説明する発明は、アクティブマトリクス駆動方式で駆動制御されるＥＬ表示パネルの駆動技術に関する。なお、この明細書で提案する発明は、ＥＬ表示パネルの駆動方法及びＥＬ表示パネルを搭載する電子機器としての側面も有する。
【背景技術】
【０００２】
図１に、アクティブマトリクス駆動型の有機ＥＬパネルに一般的な回路ブロック構成を示す。図１に示すように、有機ＥＬパネル１は、画素アレイ部３と、その駆動回路であるライトスキャンドライバ５及び水平セレクタ７で構成される。なお、画素アレイ部３には、走査線ＤＴＬとライトスキャン線ＷＳＬの各交点に画素回路が配置される。
【０００３】
ところで、有機ＥＬ素子は電流発光素子である。このため、有機ＥＬパネルでは、各画素に対応する有機ＥＬ素子に流れる電流量の制御により階調を制御する駆動方式が採用される。図２に、この種の画素回路のうち最も単純な回路構成の一つを示す。この画素回路は、サンプリングトランジスタＴ１、駆動トランジスタＴ２及び保持容量Ｃｓで構成される。
【０００４】
なお、サンプリングトランジスタＴ１は、対応画素の階調に対応する信号電圧Ｖsig
の保持容量Ｃｓへの書き込みを制御する薄膜トランジスタである。また、駆動トランジスタＴ２は、保持容量Ｃｓに保持された信号電圧Ｖsig に応じて定まるゲート・ソース間電圧Ｖｇｓに基づいて駆動電流Ｉｄｓを有機ＥＬ素子ＯＬＥＤに供給する薄膜トランジスタである。図２の場合、サンプリングトランジスタＴ１は、Ｎチャネル型薄膜トランジスタで構成され、駆動トランジスタＴ２は、Ｐチャネル型薄膜トランジスタで構成される。
【０００５】
図２の場合、駆動トランジスタＴ２のソース電極は、電源電位Ｖccが固定的に印加されている電源線に接続され、常に飽和領域で動作する。すなわち、駆動トランジスタＴ２は、信号電圧Ｖsig に応じた大きさの駆動電流を有機ＥＬ素子ＯＬＥＤに供給する定電流源として動作する。この際、駆動電流Ｉｄｓは次式で与えられる。
Ｉｄｓ＝ｋ・μ・（Ｖｇｓ−Ｖｔｈ）2／２
【０００６】
因みに、μは、駆動トランジスタＴ２の多数キャリアの移動度である。また、Ｖｔｈは、駆動トランジスタＴ２の閾値電圧である。また、ｋは、（Ｗ／Ｌ）・Ｃoxで与えられる係数である。ここで、Ｗはゲート幅、Ｌはゲート長、Ｃoxは単位面積当たりのゲート容量である。
【０００７】
なお、この構成の画素回路の場合、図３に示す有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴って、駆動トランジスタＴ２のドレイン電圧が変化する特性があることが知られている。しかし、ゲート・ソース間電圧Ｖｇｓは一定に保たれるので、有機ＥＬ素子に供給される電流量には変化が無く、発光輝度を一定に保つことができる。
【０００８】
以下に、アクティブマトリクス駆動方式を採用する有機ＥＬパネルディスプレイに関する文献を例示する。
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、薄膜プロセスの種類によっては図２に示す回路構成を採用できない場合がある。すなわち、現在の薄膜プロセスでは、Ｐチャネル型の薄膜トランジスタを採用できない場合がある。このような場合、駆動トランジスタＴ２をＮチャネル型薄膜トランジスタに置き換えることになる。
【００１０】
図４に、この種の画素回路の構成を示す。この場合、駆動トランジスタＴ２のソース電極は有機ＥＬ素子ＯＬＥＤの陽極（アノード）端子に接続されることになる。ただし、この画素回路の場合には、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴ってゲート・ソース間電圧Ｖgsが変動する問題がある。このゲート・ソース間電圧Ｖgsの変動は、駆動電流量を変化させ、発光輝度を変化させてしまう。
【００１１】
この他、各画素回路を構成する駆動トランジスタＴ２の閾値及び移動度は、画素毎に異なっている。この駆動トランジスタＴ２の閾値や移動度の違いは、駆動電流値のバラツキとなって出現し、発光輝度が画素毎に変化する。
【００１２】
従って、図４に示す画素回路を採用する場合には、経時変化によらず安定した発光特性の得られる駆動方法の確立が求められている。同時に、製造コストが安価なＥＬ表示パネルの実現が求められる。
【課題を解決するための手段】
【００１３】
そこで、発明者らは、アクティブマトリクス駆動方式に対応した画素構造及び配線構造を有し、かつ、各画素領域のＥＬ発光素子に電流を供給する電源線が２値以上の電位で駆動されるＥＬ表示パネルとして、水平ラインに沿って延びる電源線が連続複数行単位で電気的に結合される配線構造を有するものを提案する。
【００１４】
この回路構成の場合、複数本の電源線で２値駆動信号を共通化できる。このため、駆動回路の出力段数を、１水平ライン単位で電源線を駆動する場合に必要な出力段数の数分の１に減少できる。出力段数の低減は、駆動回路の回路規模の低減と駆動周波数の低減とを実現できることになり、駆動回路として安価な駆動回路を採用することができる。
【００１５】
なお、このＥＬ表示パネルは、発光期間と非発光期間で構成される１回の発光サイクルのうち、非発光期間中の電源電位が消灯電位から初めて発光電位に立ち上がってから、結合単位の最終段に位置する水平ラインの発光が開始されるまでの間に、互いに結合された複数行の電源線の電位を、少なくとも１回は前記消灯電位に立ち下げる電源線駆動回路を有することが望ましい。因みに、発光サイクルは、１水平走査期間であることが望ましい。
【００１６】
また、画素領域のＥＬ発光素子に供給する電流量を制御する駆動トランジスタのゲート電極には、結合単位であるいずれかの水平ラインが非発光期間である間に、少なくとも信号電位、駆動トランジスタの閾値補正用の基準電位、初期電圧保持電位の３値が供給されることが望ましい。
【００１７】
この場合において、初期電圧保持電位は、閾値補正用の基準電位により低い値で与えられるのと同時に、消灯電位との電位差が駆動トランジスタの閾値電圧以下になるように設定されることが望ましい。
【００１８】
また、信号線に印加される３値電位のうち初期電圧保持電位は、結合された全ての水平ラインに共通する閾値補正準備期間の少なくとも最後のタイミングに供給されることが望ましい。
【００１９】
また、閾値補正動作が複数回の水平走査期間に分割して実行される場合には、少なくとも信号電位の書き込み動作の直前に行う閾値補正動作を除く全ての実行回で、各画素領域のＥＬ発光素子に供給する電流量を制御する駆動トランジスタのゲート電極に初期電圧保持電位が印加されることが望ましい。
【００２０】
また、前述した電源駆動回路は、結合単位の先頭段の発光期間開始から最終段の発光期間の終了までの間に、互いに結合された行数−１回分の消灯電位への立ち下げ期間を設けることが望ましい。
【００２１】
また、この回路構成のＥＬ表示パネルでは、発光期間と非発光期間で構成される１回の発光サイクルのうち、結合単位の先頭段に位置する水平ラインの閾値補正期間の開始から、結合単位の最終段に位置する水平ラインの閾値補正期間の終了までの間に、互いに結合された複数行の電源線の電位を、少なくとも１回は消灯電位に立ち下げる電源線駆動回路を有することが望ましい。
【００２２】
また、発明者らは、前述した構成のＥＬ表示パネルを搭載した電子機器を提案する。
ここで、電子機器は、前述した構成のＥＬ表示パネルと、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
【発明の効果】
【００２３】
発明者らの提案する発明では、各画素領域のＥＬ発光素子に電流を供給する電源線を、連続する複数行単位で２値以上の電位で駆動できるので、駆動回路の出力段数を、１水平ライン単位で電源線を駆動する場合に必要な出力段数の数分の１に減少できる。すなわち、駆動回路として安価な駆動回路を採用でき、ＥＬ表示パネルの低価格化を実現できる。
【発明を実施するための最良の形態】
【００２４】
以下、発明を、アクティブマトリクス駆動型の有機ＥＬパネルについて説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
【００２５】
（Ａ）外観構成
なお、この明細書では、画素アレイ部と駆動回路とを同じ半導体プロセスを用いて同じ基板上に形成した表示パネルだけでなく、例えば特定用途向けＩＣとして製造された駆動回路を画素アレイ部の形成された基板上に実装したものも有機ＥＬパネルと呼ぶ。
【００２６】
図５に、有機ＥＬパネルの外観構成例を示す。有機ＥＬパネル１１は、支持基板１３のうち画素アレイ部の形成領域に対向部１５を貼り合わせた構造を有している。
【００２７】
対向部１５は、ガラスその他の透明部材を基材とし、その表面には保護膜等が配置される。なお、有機ＥＬパネルモジュール１１には、外部から支持基板１３に信号等を入出力するためのＦＰＣ（フレキシブルプリントサーキット）１７が配置される。
【００２８】
（Ｂ）形態例１
（Ｂ−１）システム構成
以下では、駆動トランジスタＴ２の特性バラツキを防ぎ、かつ画素回路を構成する素子数が少なく済む有機ＥＬパネル１１のシステム構成例を示す。
図６は、有機ＥＬパネル１１のシステム構成例である。図６に示す有機ＥＬパネル１１は、画素アレイ部２１と、その駆動回路であるライトキャンドライバ２３、電源線スキャンドライバ２５、水平セレクタ２７、タイミングジェネレータ２９で構成される。
【００２９】
画素アレイ部２１には、信号線ＤＴＬとライトスキャン線ＷＳＬとの各交点位置にサブ画素を配置したマトリクス構造を有している。因みに、サブ画素は１画素を構成する画素構造の最小単位である。一般に、ホワイトユニットとしての１画素は有機ＥＬ材料の異なる３つのサブ画素（Ｒ、Ｇ、Ｂ）で構成される。
【００３０】
図７に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。また図８に、形態例１で提案する画素回路の内部構成を示す。図８に示す画素回路は、２つのＮチャネル型の薄膜トランジスタＴ１、Ｔ２と１つの保持容量Ｃｓとで構成される。
【００３１】
この回路構成の場合も、ライトスキャンドライバ２３は、ライトスキャン線ＷＳＬを通じてサンプリングトランジスタＴ１を開閉制御し、信号線電位の保持容量Ｃｓへの書き込みを制御するのに用いられる。因みに、ライトスキャンドライバ２３は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【００３２】
電源線スキャンドライバ２５は、電源線ＤＳＬを通じて駆動トランジスタＴ２の一方の主電極に接続される電源線ＤＳＬを２値的に制御し、他の駆動回路との連動動作により画素回路内の動作内容を制御するのに用いられる。ここでの動作には、有機ＥＬ素子の発光・非発光だけでなく、特性バラツキの補正動作も含まれる。この形態例の場合、特性バラツキの補正は、駆動トランジスタＴ２の閾値のバラツキや移動度のバラツキに基づくユニフォーマティの劣化の補正を意味する。
【００３３】
水平セレクタ２７は、信号線ＤＴＬに画素データＤinに応じた信号電位Ｖsig 又は閾値補正用のオフセット電圧Ｖofs を印加するのに用いられる。水平セレクタ２７は、水平解像度数分の出力段数を有するシフトレジスタと、各出力段に対応するラッチ回路と、Ｄ／Ａ変換回路とで構成される。
タイミングジェネレータ２９は、ライトスキャン線ＷＳＬ、電源線ＤＳＬ、信号線ＤＴＬの駆動に必要なタイミングパルスを生成する回路デバイスである。
【００３４】
（Ｂ−２）駆動動作例
図９に、図８に示す画素回路の駆動動作例を示す。因みに図９では、電源線ＤＳＬに印加する２種類の電源電位のうち高電位（発光電位）の方をＶccで表し、低電位（非発光電位）の方をＶssで表す。
【００３５】
まず、発光状態における画素回路内の動作状態を図１０に示す。このとき、サンプリングトランジスタＴ１はオフ状態である。一方、駆動トランジスタＴ２は飽和領域で動作し、ゲート・ソース間電圧Ｖｇｓに応じて定まる電流Ｉｄｓが流れる（図９（ｔ１））。
【００３６】
次に、非発光状態の動作状態を説明する。このとき、電源線ＤＳＬの電位が高電位Ｖccから低電位Ｖssに切り換わる（図９（ｔ２））。この際、低電位Ｖssが有機ＥＬ素子の閾値Ｖthelとカソード電位Ｖcathとの和より小さいとき、つまりＶss＜Ｖthel＋Ｖcathであれば有機ＥＬ素子は消灯する。
【００３７】
なお、駆動トランジスタＴ２のソース電位Ｖｓは電源線ＤＳＬの電位と同じになる。すなわち、有機ＥＬ素子のアノード電極は低電位Ｖssに充電される。図１１に、画素回路内の動作状態を示す。図１１に破線で示すように、この際、保持容量Ｃｓに保持されていた電荷は電源線ＤＳＬへ引き出される。
【００３８】
この後、信号線ＤＴＬの電位が閾値補正用のオフセット電位Ｖofs に遷移した状態で、ライトスキャン線ＷＳＬが高電位に変化すると、オン動作したサンプリングトランジスタＴ１を通じて駆動トランジスタＴ２のゲート電位がオフセット電位Ｖofs に変化する（図９（ｔ３））。
【００３９】
図１２に、この場合における画素回路内の動作状態を示す。この際、駆動トランジスタＴ２のゲート・ソース間電圧ＶｇｓはＶofs −Ｖssで与えられる。この電圧は、駆動トランジスタＴ２の閾値電圧Ｖthよりも大きくなるように設定される。Ｖofs −Ｖss＞Ｖthを満たさなければ閾値補正動作を実行できないためである。
【００４０】
次に、電源線ＤＳＬの電源電位が再び高電位Ｖccに切り換えられる（図９（ｔ４））。電源線ＤＳＬの電源電位が高電位Ｖccに変化することで、有機ＥＬ素子ＯＬＥＤのアノード電位が駆動トランジスタＴ２のソース電位Ｖｓとなる。
【００４１】
図１３では、有機ＥＬ素子ＯＬＥＤを等価回路で示す。すなわち、ダイオードと寄生容量Ｃelで示す。このとき、Ｖel≦Ｖcat ＋Ｖthelの関係を満たす限り（ただし、有機ＥＬ素子のリーク電流は駆動トランジスタＴ２に流れる駆動電流Ｉｄｓよりかなり小さいと考える。）、駆動トランジスタＴ２に流れる駆動電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【００４２】
結果的に、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、図１４に示すように、時間の経過と共に上昇する。すなわち、駆動トランジスタＴ２のゲート電位はオフセット電位Ｖofs に固定した状態のまま、駆動トランジスタＴ２のソース電位Ｖｓが上昇を開始する。この動作が閾値補正動作である。
【００４３】
やがて、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖthに収束する。このとき、Ｖel＝Ｖofs −Ｖth≦Ｖcat ＋Ｖthelを満たしている。
閾値補正期間が終了すると、サンプリングトランジスタＴ１が再びオフ制御される（図９（ｔ５））。
【００４４】
この後、信号線ＤＴＬの電位が信号電位Ｖsig に遷移するのに必要なタイミング以降に、サンプリングトランジスタＴ１は再びオン状態に制御される（図９（ｔ６））。図１５に、この場合における画素回路内の動作状態を示す。信号電位Ｖsig は、対応画素の階調値に応じて与えられる電位である。
この際、駆動トランジスタＴ２のゲート電位Ｖｇは、信号電位Ｖsig に遷移する。一方、駆動トランジスタＴ２のソース電位Ｖｓは、電源線ＤＳＬから保持容量Ｃｓへと流れ込む電流により時間と共に上昇する。
【００４５】
この時、駆動トランジスタＴ２のソース電位Ｖｓが有機ＥＬ素子の閾値電圧Ｖthelとカソード電圧Ｖcat の和を越えなければ（有機ＥＬ素子のリーク電流が駆動トランジスタＴ２に流れる電流よりもかなり小さければ）、駆動トランジスタＴ２により供給される駆動電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【００４６】
なお、駆動トランジスタＴ２の閾値補正動作は既に完了しているので、駆動トランジスタＴ２が流す駆動電流Ｉｄｓは、駆動トランジスタＴ２の移動度μを反映した値になる。具体的には、移動度μが大きい駆動トランジスタほど大きな駆動電流Ｉｄｓが流れ、ソース電位Ｖｓの上昇も早くなる。逆に移動度μが小さい駆動トランジスタほど小さな駆動電流Ｉｄｓが流れ、ソース電位Ｖｓの上昇は遅くなる（図１６）。
【００４７】
結果的に、保持容量Ｃｓの保持電圧は、駆動トランジスタＴ２の移動度μに応じて補正される。すなわち、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、移動度μを補正した電圧へと変化する（図９（ｔ７））。
【００４８】
最後に、サンプリングトランジスタＴ1がオフ制御されて信号電位の書き込みが終了すると、有機ＥＬ素子ＯＬＥＤの発光期間が開始させる（図９（ｔ８））。図１７に、この場合における画素回路内の動作状態を示す。なお、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは一定である。従って、駆動トランジスタＴ２は一定の電流Ｉｄｓ’を有機ＥＬ素子に供給する。
【００４９】
これに伴い、有機ＥＬ素子のアノード電位Ｖelは、有機ＥＬ素子に電流Ｉｄｓ’を流す電位Ｖx まで上昇する。これにより、有機ＥＬ素子による発光が開始される。
ところで、この形態例で提案する駆動回路の場合も、発光時間が長くなると、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性が変化する。
【００５０】
すなわち、駆動トランジスタＴ２のソース電位Ｖｓも変化する。しかし、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、保持容量Ｃｓにより一定に保たれるので有機ＥＬ素子ＯＬＥＤに流れる電流量は変化せずに済む。このように、この形態例で提案する画素回路と駆動方式を採用すれば、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性の変化にかかわらず、信号電位Ｖsig に応じた駆動電流Ｉｄｓを常に流し続けることができる。これにより、有機ＥＬ素子ＯＬＥＤの発光輝度を信号電位Ｖsig に応じた輝度に保ち続けることができる。
【００５１】
（Ｂ−３）まとめ
以上の通り、この形態例で説明した画素回路と駆動方式の採用により、駆動トランジスタＴ２をＮチャネル型薄膜トランジスタで構成する場合にも、画素毎に輝度バラツキのない有機ＥＬパネルを実現することができる。
【００５２】
（Ｃ）形態例２
（Ｃ−１）システム構成
（ａ）配線構造
この形態例では、有機ＥＬパネルの製造コストの低価格化を実現するための配線構造と駆動技術について説明する。
【００５３】
図１８（Ｂ）に、この形態例２に係る画素アレイ部で採用する電源線ＤＳＬの配線構造３１を示す。因みに、図１８（Ａ）は、形態例１に係る画素アレイ部２１で採用した電源線ＤＳＬの配線構造である。
【００５４】
いずれの配線構造も、１つの水平ラインに１本の電源線ＤＳＬが配置されている。
ただし、図１８（Ａ）の配線構造を有する有機ＥＬパネルの場合には、電源線ＤＳＬの１本１本を個別に駆動する必要がある。すなわち、垂直解像度数分の段数を有するシフトレジスタを電源線スキャンドライバ２５として使用する必要がある。
【００５５】
特に、電源線スキャンドライバの場合には、電源線ＤＳＬに電流を流す必要がある。このため、電源線スキャンドライバを構成するドライバやスキャナ（シフトレジスタ）を構成するバッファサイズを大きくする必要がある。
【００５６】
従って、図１８（Ａ）に示すように電源線ＤＳＬの１本１本を個別に駆動する方式を採用する場合には、電源線スキャンドライバの面積が大きくならざるを得ず、狭額化が難しい。しかも、電源線スキャンドライバ２５を構成するシフトレジスタの段数は長く、かつ、動作クロックも速い。このため、電源線スキャンドライバ２５の低コスト化が難しい。
【００５７】
一方、図１８（Ｂ）に示す配線構造の場合、３本単位で電源線ＤＳＬの動作タイミングを共通化する。具体的には、３本単位で電源線ＤＳＬの一端を電気的に接続し、１本に集約化された電源線を電源線スキャンドライバ３３で駆動制御する方式を採用する。結果的に、垂直解像度がｎであるとすると、電源線スキャンドライバ３３に求められる段数は画素アレイ部内の電源線数ｎの３分の１で済ませることができる。
【００５８】
勿論、シフトレジスタの段数が形態例１の３分の１になるので、電源線スキャンドライバ３３の大幅な小型化が可能になる。加えて、電源線スキャンドライバ３３の動作クロックは３分の１で済む。このため、図１８（Ａ）に対応する電源線スキャンドライバ２５に比して大幅なコスト削減が可能となる。
【００５９】
（ｂ）システム構成
図１９に、形態例２に係る有機ＥＬパネル４１のシステム構成例を示す。図１９には、図６及び図１８との対応部分に同一符号を付して示している。
図１９に示す有機ＥＬパネル４１は、画素アレイ部２１と、その駆動回路であるライトキャンドライバ２３、電源線スキャンドライバ３３、水平セレクタ２７、タイミングジェネレータ３５で構成される。
【００６０】
図２０に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。図２０に示すように、この形態例の場合、各水平ラインに対応する電源線ＤＳＬは３本単位で接続され、その一端が電源線スキャンドライバ３３に接続される。
【００６１】
すなわち、電源線スキャンドライバ３３は、３本単位で駆動タイミングが共通化される。このため、タイミングジェネレータ３５が電源線スキャンドライバ３３に供給する動作クロックの周波数は、形態例１に記載したタイミングジェネレータ２９の３分の１となる。
【００６２】
（Ｃ−２）駆動動作及び効果
（ａ）基本的な駆動方法
図２１に、形態例１で使用した駆動波形をそのまま適用する場合の各部の動作タイミングを示す。なお、図２１は、閾値補正準備期間と閾値補正期間のそれぞれを、複数の水平走査期間に分割して実行する場合の動作例である。
【００６３】
因みに、図２１（Ａ）は、信号線ＤＴＬに印加される信号波形を示す。この例の場合、信号線ＤＴＬは、信号電位Ｖsig と駆動トランジスタの閾値補正用の基準電位（以下、「オフセット電位」という。）Ｖofs
の２値で駆動する場合について表している。
【００６４】
図２１（Ｂ）は、共通化された３本の電源線ＤＳＬに印加される電源電位の波形を示す。この例の場合、閾値補正準備期間の終了までは低電位Ｖssが与えられ、閾値補正準備期間の終了後は高電位Ｖccが与えられる。なお、高電位Ｖccの印加は、共通化された３本の電源線ＤＳＬのうち最後尾の電源線ＤＳＬの発光が停止されるまで継続される。
【００６５】
図２１（Ｃ）は、電源線ＤＳＬが共用化された３本の水平ラインのうち先頭段に対応するライトスキャン線ＷＳＬの信号波形である。図２１（Ｄ）は、電源線ＤＳＬが共用化された３本の水平ラインのうち中段に対応するライトスキャン線ＷＳＬの信号波形である。図２１（Ｅ）は、電源線ＤＳＬが共用化された３本の水平ラインのうち最後段に対応するライトスキャン線ＷＳＬの信号波形である。
【００６６】
ところが、図２１に示す駆動波形には問題が予想される。それは、閾値補正準備の完了から閾値補正動作の開始までの時間差に起因するリーク電流の影響である。
この時間差を、図２１（Ｃ）〜（Ｅ）では、閾値補正準備期間の終了から閾値補正動作の開始までの時間差をＴＭ１、ＴＭ２（＞ＴＭ１）、ＴＭ３（＞ＴＭ２）で示す。
【００６７】
形態例１でも説明したように、閾値補正準備が完了した時点における駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、駆動トランジスタの閾値電圧Ｖthよりも大きく定められている。
従って、電源線ＤＳＬに高電位Ｖccが印加されると、閾値補正動作が開始しなくても、電源線ＤＳＬから駆動トランジスタＴ２にリーク電流が流れ始め、駆動トランジスタＴ２のソース電位Ｖｓが変動してしまう。
【００６８】
具体的には、ソース電位Ｖｓが上昇してしまう。しかも、この電位の上昇は、閾値補正動作が開始されるまでの時間が長いほど大きくなってしまう。
結果的に、閾値補正動作が開始して駆動トランジスタＴ２のゲート電位Ｖｇがオフセット電位Ｖofs に制御されたとしても、その時点でのゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖthより小さければ閾値補正動作を実行することができない。
【００６９】
特に、共用化された３本の水平ラインのうち最後尾の水平ラインに位置する駆動トランジスタＴ２の閾値補正が正常に機能しない可能性が高くなる。勿論、電源線ＤＳＬを共用化する水平ラインの本数が多いほど、後段側で閾値補正が正常に機能しない可能性が高くなる。閾値補正が正常に機能しないと、表示画面上にムラやスジが出現する可能性が高くなる。
【００７０】
（ｂ）駆動方法の改善例
そこで、図２２に示すような駆動方法を提案する。図２１との違いは、電源線ＤＳＬが共通化された３本の水平ラインのいずれかが閾値補正動作をする直前であって、信号線ＤＴＬの電位がオフセット電位Ｖofs にあるときに、電源線ＤＳＬの電位が瞬時的に高電位（発光電位）Ｖccから低電位（消灯電位）Ｖssに立ち下げられる期間が設けられることである。
【００７１】
なお、この電源電位のオン・オフ駆動期間の開始タイミングは、非発光期間中に電源電位が低電位（消灯電位）Ｖssから初めて高電位（発光電位）Ｖccに立ち上がったタイミングとして規定することができる。
また、この電源電位のオン・オフ駆動期間の終了タイミングは、共通化された３本の電源線ＤＳＬのうち最後尾の水平ラインの発光が開始されるタイミングまでとして規定される。
【００７２】
この電源電位のオン・オフ駆動を採用した場合、電源線ＤＳＬの電源電位が低電位Vssのとき（すなわち、電源線ＤＳＬがオフ制御されたとき）、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelと電源線ＤＳＬの電位が一致することになる。
このことは、駆動トランジスタＴ２にリーク電流が流れないことを意味する。
【００７３】
従って、オフ動作期間だけ、各段における閾値補正準備動作の完了から閾値補正動作の開始までの実質的な時間差を小さくすることができる。具体的には、電源線ＤＳＬの駆動タイミングが共通化された３本の水平ラインのうち１段目の水平ラインについての時間差ＴＭ１１は図２１の時間差ＴＭ１より小さくなり、２段目の水平ラインについての時間差ＴＭ１２は図２１の時間差ＴＭ２より小さくなり、３段目の水平ラインについての時間差ＴＭ１３は図２１の時間差ＴＭ３より小さくなる。
【００７４】
一般に、リーク電流による電位変動は１／容量、電流量、時間に比例する。このため、閾値補正動作の開始までの時間差が小さくなればその分、駆動トランジスタＴ２のソース電位の変動量も小さくすることができる。
【００７５】
また仮に、電源線ＤＳＬが高電位Ｖccの期間に駆動トランジスタＴ２にリーク電流が流れてソース電位Ｖｓが変動したとしても、電源線ＤＳＬが低電位Ｖssの期間にはリーク電流が逆に流れることになる。
【００７６】
従って、リーク電流の影響は更に小さくなる。この結果、閾値補正動作を正常に行うことが可能になる。
すなわち、図２２に示す駆動技術の採用により、表示画面にムラやスジ等が現れないようにできる。
【００７７】
また、最終段の閾値補正動作が完了するまで電源のオン/オフを繰り返すため閾値補正動作時において前段同様の条件で閾値補正動作を行うことができる。このため、電源線ＤＳＬを３本単位で接続し、電源線ＤＳＬの駆動タイミングを共通化する場合でも、ムラやシェーディングの発生を無くすことができる。
【００７８】
勿論、電源線ＤＳＬの駆動タイミングを３本単位で共通化することにより、電源線スキャンドライバ３３の駆動段数を形態例１の３分の１に低減できる。すなわち、電源線スキャンドライバ３３の動作クロックの周波数を３分の１に低減できる。これにより、形態例１に比して、低コストの有機ＥＬパネルを実現できる。特に、大型の有機ＥＬパネルの低コスト化や解像度の高い有機ＥＬパネルの低コスト化に効果的である。
【００７９】
（Ｄ）形態例３
（Ｄ−１）システム構成
図２３に、形態例３に係る有機ＥＬパネル５１のシステム構成例を示す。図２３には、図１９との対応部分に同一符号を付して示している。
図２３に示す有機ＥＬパネル５１は、画素アレイ部２１と、その駆動回路であるライトキャンドライバ２３、電源線スキャンドライバ５３、水平セレクタ２７、タイミングジェネレータ３５で構成される。
【００８０】
図２４に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。図２４に示すように、この形態例の場合も、各水平ラインに対応する電源線ＤＳＬは３本単位で接続され、その一端が電源線スキャンドライバ５３に接続されている場合を想定する。
ただし、この形態例の場合には、閾値補正準備動作と閾値補正動作が複数の水平走査期間に分割して実行されるものとする。
【００８１】
昨今の表示パネルは、表示領域が大画面すると共に解像度も高まっている。これに伴い１水平走査期間に割当可能な時間が短縮されている。
このため、１水平期間内に閾値補正準備動作や閾値補正動作を完了できない場合を想定する必要性が高まっている。
そこで、この形態例では、閾値補正準備動作や閾値補正動作がそれぞれ複数の水平走査期間に分割して実行される場合を説明する。
【００８２】
（Ｄ−２）駆動動作及び効果
ところで、閾値補正準備動作や閾値補正動作がそれぞれ複数の水平走査期間に分割して実行する場合、各動作の実行期間と停止期間が少なくとも１回以上発生する。このため、停止期間中における駆動トランジスタＴ２のリーク電流対策が必要となる。
【００８３】
図２５に、この形態例で採用する電源線ＤＳＬの駆動波形を示す。なお、図２５は、閾値補正準備動作と閾値補正動作をそれぞれ３回に分割して実行する場合を示す。
図２５（Ａ）に、信号線ＤＴＬに印加される信号波形を示す。この形態例の場合、信号線ＤＴＬは、信号電位Ｖsig と、オフセット電位Ｖofs と、リセット電位Ｖini の３値で駆動する。
【００８４】
ここでのリセット電位Ｖini は、特許請求の範囲及び課題を解決するための手段における「初期電圧保持電位」に対応する。
リセット電位Ｖini が、停止期間中における駆動トランジスタＴ２のリーク電流対策のために追加する電位である。ここで、リセット電位Ｖiniは、オフセット電位Ｖofs より低い電位で与えられる。
【００８５】
なお、リセット電位Ｖini は、閾値補正準備動作が終了した時点に、駆動トランジスタＴ２のゲート電極に入力される電位に一致していることが望ましい。
また、リセット電位Ｖini は、閾値補正準備動作から閾値補正動作まで駆動トランジスタＴ２のソース電位Ｖs をある程度、低電位Ｖssに維持するため、Ｖini −Ｖssは駆動トランジスタＴ２の閾値電圧Ｖthよりも小さい値に設定する。
【００８６】
この形態例の場合、前述の条件を満たすリセット電位Ｖini は、閾値補正準備動作や閾値補正期間の中断タイミングや終了タイミングに合わせて信号線ＤＴＬに供給される。勿論、駆動トランジスタＴ２のゲート電極に対するリセット電Ｖini の供給は、各水平ラインに対するライトスキャン線ＷＳＬの協調駆動により実現する。
【００８７】
図２５の場合、閾値補正動作の終了直前に、駆動トランジスタＴ２のゲート電極にリセット電位Ｖini を入力し、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsを閾値電圧Ｖth以下に制御する。これにより、閾値補正動作の中断中に電源線ＤＳＬがリセット電位Ｖssに変化してもリーク電流が流れることはなくなり、ソース電位Ｖs の変化を止めることができる。結果的に、正常な閾値補正動作を断続的に実行することが可能になる。
【００８８】
図２６に、閾値補正動作が開始されるまでの時間差と、閾値補正動作が開始された後の信号線電位の書き込み関係を示す。図２６（Ａ）〜（Ｅ）は、図２５（Ａ）〜（Ｅ）にそれぞれ対応する。図２６に示すように、この形態例の場合も、閾値補正準備動作の終了から閾値補正動作の開始までの水平ライン間の時間差は、電源線ＤＳＬの電位を高電位Ｖccに固定する場合に比して実質的に小さくなることが分かる。
【００８９】
また、ライトスキャン線ＷＳＬの制御による閾値補正動作時の基準電位の書き込み期間は、信号線ＤＴＬにオフセット電位Ｖofs とリセット電位Ｖini の印加期間に跨るように設定されることが分かる。
【００９０】
前述したように、閾値補正動作が開始した後は、オフセット電位Ｖofs の印加されている期間に駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthに近づける動作が実行され、リセット電位Ｖini の印加されている期間に駆動トランジスタＴ２のゲート電位Ｖｇをリセット電位Ｖini
にリセットする動作が実行される。
【００９１】
図２５（Ｂ）は、共通化された３本の電源線ＤＳＬに印加される電源電位の波形を示す。この例の場合、閾値補正準備期間の終了までは低電位Ｖssが与えられ、閾値補正準備期間の終了後は共通化された３本目の水平ラインの閾値補正動作が終了するまでの間（又は３本目の水平ラインの発光が開始されるまでの間）、高電位Ｖccと低電位Ｖssが交互に印加される。
【００９２】
なお、共通化された３本目の水平ラインの閾値補正動作の終了後は、図２７に示すように、電源線ＤＳＬに高電位Ｖccが継続的に印加される。ただし、共通化された３本の電源線ＤＳＬのうち最後尾の電源線ＤＳＬの発光が停止される直前回の２つの水平走査期間において、それぞれ１回ずつ電源線ＤＳＬは低電位Ｖssに制御される期間が配置される。
【００９３】
この動作は、発光期間中における消灯期間の回数を水平ライン間で揃えることが目的である。図２８に、発光期間中における消灯期間を網掛けで示す。図中、各水平ラインの消灯期間を丸付き数字で示す。
【００９４】
図２８に示すように、共通化された３本の電源線ＤＳＬのうち最後尾の電源線ＤＳＬの発光が停止される直前回の２つの水平走査期間に電源線ＤＳＬの電位を低電位Ｖssに制御する期間を配置したことにより、いずれの水平ラインについても発光期間中に２回の消灯期間が発生することになる。
【００９５】
各消灯期間の長さは同じであるので、各水平ラインの発光期間を全て揃えることができる。
なお、各消灯期間は、図２８にも示したように、リセット電位Ｖini が信号線ＤＴＬに印加されるタイミングで実行されることが好ましいが、必ずしも当該タイミングに限定されるものではない。
【００９６】
なお、図２５（Ｃ）は、電源線ＤＳＬが共用化された３本の水平ラインのうち先頭段に対応するライトスキャン線ＷＳＬの信号波形である。図２５（Ｄ）は、電源線ＤＳＬが共用化された３本の水平ラインのうち中段に対応するライトスキャン線ＷＳＬの信号波形である。図２５（Ｅ）は、電源線ＤＳＬが共用化された３本の水平ラインのうち最後段に対応するライトスキャン線ＷＳＬの信号波形である。
【００９７】
以上のように、この形態例で説明した駆動方法を採用すれば、閾値補正準備動作や閾値補正動作を複数回に分割して実行する場合にも、複数本の電源線ＤＳＬの電位を共通のタイミングで駆動しながらも、閾値補正準備動作や閾値補正動作の分割実行を可能とすることができる。
これにより、有機ＥＬパネルの大画面化や高解像度化を実現することができる。
【００９８】
（Ｅ）形態例４
（Ｅ−１）システム構成
図２９に、形態例４に係る有機ＥＬパネル６１のシステム構成例を示す。図２９には、図１９との対応部分に同一符号を付して示している。
図２９に示す有機ＥＬパネル６１は、画素アレイ部２１と、その駆動回路であるライトキャンドライバ２３、電源線スキャンドライバ６３、水平セレクタ２７、タイミングジェネレータ３５で構成される。
【００９９】
図３０に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。図３０に示すように、この形態例の場合も、各水平ラインに対応する電源線ＤＳＬは３本単位で接続され、その一端が電源線スキャンドライバ６３に接続されている場合を想定する。
また、この形態例の場合も、閾値補正準備動作と閾値補正動作が複数の水平走査期間に分割して実行されるものとする。
【０１００】
すなわち、基本的な駆動条件は形態例３と同じである。形態例３との違いは、共用化する３本の電源線ＤＳＬの最後尾に対応する水平ラインについて発光動作が開始した後は、その発光期間中に電源線ＤＳＬの電位を高電位Ｖccに保ったままとする点である。
【０１０１】
（Ｅ−２）駆動動作及び効果
図３１に、この形態例で採用する電源線ＤＳＬの駆動波形を示す。共用化した３本の電源線ＤＳＬに対応する水平ラインのいずれかが閾値補正動作中にある場合の動作は形態例３と同じである。
【０１０２】
違いは、図３２に示すように、発光動作開始後は電源線ＤＳＬが共用化された３本全ての水平ラインについての発光期間が終わるまで電源線ＤＳＬの電位が高電位Ｖccに維持される点である。なお、図３２は図２５との対応部分に同一符号を付して表している。
【０１０３】
この場合、発光期間中における消灯期間の発生回数は、図３３に示すように、１段目の水平ラインが２回、２段目の水平ラインが１回、３段目の水平ラインが０回となる。従って、３本の水平ライン間で発光時間差が生じるが、この時間差の最大値（消灯期間の２回分）によって発生する輝度差が約１％未満に抑制できるのであれば視覚的には輝度ムラやスジが表れずに済ませることができる。
【０１０４】
（Ｆ）形態例５
（Ｆ−１）システム構成
以下では、前述した形態例１〜４とは画素回路の構成が異なる有機ＥＬパネル７１のシステム構成例を示す。この形態例の場合、画素回路の違いと駆動方法の違いを重点的に説明するため、形態例１に対応する画素回路と駆動方法についてのみ説明する。勿論、以下で説明する画素回路や駆動方法は、形態例２〜４で説明した配線構造や駆動方法にも適用できることはいうまでもない。
【０１０５】
図３４に、有機ＥＬパネル７１のシステム構成例を示す。
図３４に示す有機ＥＬパネル７１は、画素アレイ部７３と、その駆動回路であるライトキャンドライバ７５、電源線スキャンドライバ７７、オフセット線スキャンドライバ７９、水平セレクタ８１、タイミングジェネレータ８３で構成される。
【０１０６】
画素アレイ部７３には、信号線ＤＴＬとライトスキャン線ＷＳＬとの各交点位置にサブ画素を配置したマトリクス構造を有している。因みに、サブ画素は１画素を構成する画素構造の最小単位である。ホワイトユニットとしての１画素は有機ＥＬ材料の異なる３つのサブ画素（Ｒ、Ｇ、Ｂ）で構成される。
【０１０７】
図３５に、サブ画素に対応する画素回路の内部構成と各駆動回路との接続関係を示す。図３５に示す画素回路は、３つのＮチャネル型の薄膜トランジスタＴ１、Ｔ２、Ｔ３と１つの保持容量Ｃｓとで構成される。
【０１０８】
この回路構成の場合も、ライトスキャンドライバ７５は、ライトスキャン線ＷＳＬを通じて第１のサンプリングトランジスタＴ１を開閉制御し、信号線電位の保持容量Ｃｓへの書き込みを制御するのに用いられる。ただし、書き込む電位は、信号電位Ｖsig のみである。また、ライトスキャンドライバ７５は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【０１０９】
電源線スキャンドライバ７７は、電源線ＤＳＬを通じて駆動トランジスタＴ２の一方の主電極に接続される電源線ＤＳＬを２値的に制御し、他の駆動回路との連動動作により画素回路内の動作内容を制御するのに用いられる。ここでの動作には、有機ＥＬ素子の発光・非発光だけでなく、特性バラツキの補正動作も含まれる。この形態例の場合、特性バラツキの補正は、駆動トランジスタＴ２の閾値のバラツキや移動度のバラツキに基づくユニフォーマティの劣化の補正を意味する。
【０１１０】
オフセット線スキャンドライバ７９は、第２のサンプリングトランジスタＴ３を開閉制御し、オフセット線電位の保持容量Ｃｓへの書き込みを制御するのに用いられる。ただし、書き込む電位は、オフセット電位Ｖofs のみである。また、オフセット線スキャンドライバ７９は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【０１１１】
水平セレクタ８１は、信号線ＤＴＬに画素データＶinに応じた信号電位Ｖsig を印加するのに用いられる。水平セレクタ７９は、水平解像度数分の出力段数を有するシフトレジスタと、各出力段に対応するラッチ回路と、Ｄ／Ａ変換回路とで構成される。
タイミングジェネレータ８３は、ライトスキャン線ＷＳＬ、電源線ＤＳＬ、オフセット線ＯＳＬ、信号線ＤＴＬの駆動に必要なタイミングパルスを生成する回路デバイスである。
【０１１２】
（Ｆ−２）駆動動作例
図３６に、図３５で説明した画素回路の駆動動作例を示す。因みに図３６では、電源線ＤＳＬに印加する２種類の電源電位のうち高電位（発光電位）の方をＶccで表し、低電位（非発光電位）の方をＶssで表す。
【０１１３】
まず、発光状態における画素回路内の動作状態を図３７に示す。このとき、サンプリングトランジスタＴ１はオフ状態である。一方、駆動トランジスタＴ２は飽和領域で動作し、ゲート・ソース間電圧Ｖｇｓに応じて定まる電流Ｉｄｓが流れる（図３６（ｔ１））。
【０１１４】
次に、非発光状態の動作状態を説明する。このとき、電源線ＤＳＬの電位が高電位Ｖccから低電位Ｖssに切り換わる（図３６（ｔ２））。この際、低電位Ｖssが有機ＥＬ素子の閾値Ｖthelとカソード電位Ｖcathとの和より小さいとき、つまりＶss＜Ｖthel＋Ｖcathであれば有機ＥＬ素子ＯＬＥＤは消灯する。
【０１１５】
なお、駆動トランジスタＴ２のソース電位Ｖｓは電源線ＤＳＬの電位と同じになる。すなわち、有機ＥＬ素子のアノード電極は低電位Ｖssに充電される。図３８に、画素回路内の動作状態を示す。図３８に破線で示すように、この際、保持容量Ｃｓに保持されていた電荷は電源線ＤＳＬへ引き出される。
【０１１６】
この後、オフセット線スキャンドライバ７９により第２のサンプリングトランジスタＴ３がオン制御される。これにより、駆動トランジスタＴ２のゲート電位はオフセット電位Ｖofs に変化する（図３６（ｔ３））。
【０１１７】
図３９に、この場合における画素回路内の動作状態を示す。この際、駆動トランジスタＴ２のゲート・ソース間電圧ＶｇｓはＶofs −Ｖssで与えられる。この電圧は、駆動トランジスタＴ２の閾値電圧Ｖthよりも大きくなるように設定される。Ｖofs −Ｖss＞Ｖthを満たさなければ閾値補正動作を実行できないためである。
【０１１８】
次に、電源線ＤＳＬの電源電位が再び高電位Ｖccに切り換えられる（図３６（ｔ４））。電源線ＤＳＬの電源電位が高電位Ｖccに変化することで、有機ＥＬ素子ＯＬＥＤのアノード電位が駆動トランジスタＴ２のソース電位Ｖｓで与えられる。
【０１１９】
図４０では、有機ＥＬ素子ＯＬＥＤを等価回路で示す。すなわち、ダイオードと寄生容量Ｃelで示す。このとき、Ｖel≦Ｖcat ＋Ｖthelの関係を満たす限り（ただし、有機ＥＬ素子のリーク電流は駆動トランジスタＴ２に流れる駆動電流Ｉｄｓよりかなり小さいと考える。）、駆動トランジスタＴ２に流れる駆動電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【０１２０】
結果的に、有機ＥＬ素子ＯＬＥＤの両極間に発生する電圧Ｖelは、図３６に示すように、時間の経過と共に上昇する。すなわち、駆動トランジスタＴ２のゲート電位はオフセット電位Ｖofs に固定した状態のまま、駆動トランジスタＴ２のソース電位Ｖｓが上昇を開始する。
【０１２１】
やがて、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖthに収束する。このとき、Ｖel＝Ｖofs −Ｖth≦Ｖcat ＋Ｖthelを満たしている。
閾値補正期間が終了すると、第２のサンプリングトランジスタＴ３が再びオフ制御される（図３６（ｔ５））。図４１に、この場合における画素回路内の動作状態を示す。
【０１２２】
この後、信号線ＤＴＬの電位が信号電位Ｖsig に遷移するのに必要なタイミング以降に、第１のサンプリングトランジスタＴ１がオン状態に制御される（図３６（ｔ６））。図４２に、この場合における画素回路内の動作状態を示す。信号電位Ｖsig は、対応画素の階調値に応じて与えられる電位である。
この際、駆動トランジスタＴ２のゲート電位Ｖｇは、信号電位Ｖsig に遷移する。一方、駆動トランジスタＴ２のソース電位Ｖｓは、電源線ＤＳＬから保持容量Ｃｓへと流れ込む電流により時間と共に上昇する。
【０１２３】
この時、駆動トランジスタＴ２のソース電位Ｖｓが有機ＥＬ素子の閾値電圧Ｖthelとカソード電圧Ｖcat の和を越えなければ（有機ＥＬ素子のリーク電流が駆動トランジスタＴ２に流れる電流よりもかなり小さければ）、駆動トランジスタＴ２により供給される駆動電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【０１２４】
なお、駆動トランジスタＴ２の閾値補正動作は既に完了しているので、駆動トランジスタＴ２が流す駆動電流Ｉｄｓは、駆動トランジスタＴ２の移動度μを反映した値になる。具体的には、移動度μが大きい駆動トランジスタほど大きな駆動電流Ｉｄｓが流れ、ソース電位Ｖｓの上昇も早くなる。逆に移動度μが小さい駆動トランジスタほど小さな駆動電流Ｉｄｓが流れ、ソース電位Ｖｓの上昇は遅くなる。
【０１２５】
結果的に、保持容量Ｃｓの保持電圧は、駆動トランジスタＴ２の移動度μに応じて補正される。すなわち、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、移動度μを補正した電圧へと変化する。
【０１２６】
最後に、第１のサンプリングトランジスタＴ1がオフ制御されて信号電位の書き込みが終了すると、有機ＥＬ素子ＯＬＥＤの発光期間が開始させる（図３６（ｔ７））。図４３に、この場合における画素回路内の動作状態を示す。なお、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは一定である。従って、駆動トランジスタＴ２は一定の電流Ｉｄｓ’を有機ＥＬ素子に供給する。
【０１２７】
これに伴い、有機ＥＬ素子のアノード電位Ｖelは、有機ＥＬ素子に電流Ｉｄｓ’を流す電位Ｖx まで上昇する。これにより、有機ＥＬ素子による発光が開始される。
ところで、この形態例で提案する駆動回路の場合も、発光時間が長くなると、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性が変化する。
【０１２８】
すなわち、駆動トランジスタＴ２のソース電位Ｖｓも変化する。しかし、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、保持容量Ｃｓにより一定に保たれるので有機ＥＬ素子ＯＬＥＤに流れる電流量は変化せずに済む。このように、この形態例で提案する画素回路と駆動方式を採用すれば、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性の変化にかかわらず、信号電位Ｖsig に応じた駆動電流Ｉｄｓを常に流し続けることができる。これにより、有機ＥＬ素子ＯＬＥＤの発光輝度を信号電位Ｖsig に応じた輝度に保ち続けることができる。
【０１２９】
（Ｆ−３）まとめ
以上の通り、この形態例で説明したように画素回路を３個の薄膜トランジスタで構成する場合にも、他の形態例の場合と同様の駆動動作を実現できる。特に、形態例２〜４に示す配線構造や駆動方法と組み合わせることにより、製造コストの低い有機ＥＬパネルを実現できる。
【０１３０】
（Ｇ）他の形態例
（Ｇ−１）配線構造
前述の形態例の場合には、３本単位で電源線ＤＳＬの駆動電位を共通化する場合について説明したが、共通化する電源線ＤＳＬの単位は２本でも良いし、４本以上でも良い。また、全ての電源線ＤＳＬの駆動電位を共通化することもできる。
【０１３１】
（Ｇ−２）製品例
（ａ）電子機器
前述の説明では、有機ＥＬパネルを例に発明を説明した。しかし、前述した有機ＥＬパネルは、各種の電子機器に実装した商品形態でも流通される。以下、他の電子機器への実装例を示す。
【０１３２】
図４４に、電子機器９１の概念構成例を示す。電子機器９１は、前述した有機ＥＬパネル９３、システム制御部９５及び操作入力部９７で構成される。システム制御部９５で実行される処理内容は、電子機器９１の商品形態により異なる。また、操作入力部９７は、システム制御部９５に対する操作入力を受け付けるデバイスである。操作入力部９７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。
【０１３３】
なお、電子機器９１は、機器内で生成される又は外部から入力される画像や映像を表示する機能を搭載していれば、特定の分野の機器には限定されない。
図４５に、その他の電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機１０１の筐体正面には、フロントパネル１０３及びフィルターガラス１０５等で構成される表示画面１０７が配置される。表示画面１０７の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０１３４】
また、この種の電子機器９１には、例えばデジタルカメラが想定される。図４６に、デジタルカメラ１１１の外観例を示す。図４６（Ａ）が正面側（被写体側）の外観例であり、図４６（Ｂ）が背面側（撮影者側）の外観例である。
【０１３５】
デジタルカメラ１１１は、保護カバー１１３、撮像レンズ部１１５、表示画面１１７、コントロールスイッチ１１９及びシャッターボタン１２１で構成される。このうち、表示画面１２１の部分が、形態例で説明した有機ＥＬパネルに対応する
【０１３６】
また、この種の電子機器９１には、例えばビデオカメラが想定される。図４７に、ビデオカメラ１３１の外観例を示す。
ビデオカメラ１３１は、本体１３３の前方に被写体を撮像する撮像レンズ１３５、撮影のスタート／ストップスイッチ１３７及び表示画面１３９で構成される。このうち、表示画面１３９の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０１３７】
また、この種の電子機器９１には、例えば携帯端末装置が想定される。図４８に、携帯端末装置としての携帯電話機１４１の外観例を示す。図４８に示す携帯電話機１４１は折りたたみ式であり、図４８（Ａ）が筐体を開いた状態の外観例であり、図４８（Ｂ）が筐体を折りたたんだ状態の外観例である。
【０１３８】
携帯電話機１４１は、上側筐体１４３、下側筐体１４５、連結部（この例ではヒンジ部）１４７、表示画面１４９、補助表示画面１５１、ピクチャーライト１５３及び撮像レンズ１５５で構成される。このうち、表示画面１４９及び補助表示画面１５１の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０１３９】
また、この種の電子機器９１には、例えばコンピュータが想定される。図４９に、ノート型コンピュータ１６１の外観例を示す。
ノート型コンピュータ１６１は、下型筐体１６３、上側筐体１６５、キーボード１６７及び表示画面１６９で構成される。このうち、表示画面１６９の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０１４０】
これらの他、電子機器９１には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。
【０１４１】
（Ｇ−３）他の表示デバイス例
前述の形態例においては、発明を有機ＥＬパネルに適用する場合について説明した。
しかし、前述した駆動技術は、その他のＥＬ表示装置に対しても適用することができる。例えばＬＥＤを配列する表示装置その他のダイオード構造を有する発光素子を画面上に配列した表示装置に対しても適用できる。例えば無機ＥＬパネルにも適用できる。
【０１４２】
（Ｇ−４）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
【図面の簡単な説明】
【０１４３】
【図１】有機ＥＬパネルのブロック構成を説明する図である。
【図２】画素回路と駆動回路との接続関係を説明する図である。
【図３】有機ＥＬ素子のＩ−Ｖ特性の経時変化を説明する図である。
【図４】他の画素回路例を示す図である。
【図５】有機ＥＬパネルの外観構成例を示す図である。
【図６】有機ＥＬパネルのシステム構成例を示す図である。
【図７】画素回路と駆動回路との接続関係を説明する図である。
【図８】形態例に係る画素回路の構成例を示す図である。
【図９】形態例に係る駆動動作例を示す図である。
【図１０】画素回路の動作状態を説明する図である。
【図１１】画素回路の動作状態を説明する図である。
【図１２】画素回路の動作状態を説明する図である。
【図１３】画素回路の動作状態を説明する図である。
【図１４】ソース電位の経時変化を示す図である。
【図１５】画素回路の動作状態を説明する図である。
【図１６】移動度の違いによる経時変化の違いを示す図である。
【図１７】画素回路の動作状態を説明する図である。
【図１８】提案する電源線の配線構造例を示す図である。
【図１９】形態例に係る有機ＥＬパネルの他の構成例を示す図である。
【図２０】画素回路と駆動回路との接続関係を示す図である。
【図２１】基本的な駆動動作例を示す図である。
【図２２】改善した駆動動作例を示す図である。
【図２３】形態例に係る有機ＥＬパネルの他の構成例を示す図である。
【図２４】画素回路と駆動回路との他の接続関係を示す図である。
【図２５】画素回路の駆動動作例を示す図である。
【図２６】閾値補正準備動作の終了から閾値補正動作の開始までの動作関係を示す図である。
【図２７】電源線の駆動タイミングが共通化された水平ライン間の動作タイミングの関係を説明する図である。
【図２８】発光期間中の消灯回数を説明する図である。
【図２９】形態例に係る有機ＥＬパネルの他の構成例を示す図である。
【図３０】画素回路と駆動回路との他の接続関係を示す図である。
【図３１】画素回路の駆動動作例を示す図である。
【図３２】電源線の駆動タイミングが共通化された水平ライン間の動作タイミングの関係を説明する図である。
【図３３】発光期間中の消灯回数を説明する図である。
【図３４】形態例に係る有機ＥＬパネルの他の構成例を示す図である。
【図３５】画素回路と駆動回路との他の接続関係を示す図である。
【図３６】画素回路の駆動動作例を示す図である。
【図３７】画素回路の動作状態を説明する図である。
【図３８】画素回路の動作状態を説明する図である。
【図３９】画素回路の動作状態を説明する図である。
【図４０】画素回路の動作状態を説明する図である。
【図４１】画素回路の動作状態を説明する図である。
【図４２】画素回路の動作状態を説明する図である。
【図４３】画素回路の動作状態を説明する図である。
【図４４】電子機器の概念構成例を示す図である。
【図４５】電子機器の商品例を示す図である。
【図４６】電子機器の商品例を示す図である。
【図４７】電子機器の商品例を示す図である。
【図４８】電子機器の商品例を示す図である。
【図４９】電子機器の商品例を示す図である。
【符号の説明】
【０１４４】
１１        有機ＥＬパネル
２１        画素アレイ部
２３        ライトスキャンドライバ
２５        電源線スキャンドライバ
２７        水平セレクタ
２９        タイミングジェネレータ
３１        配線構造
３３        電源線スキャンドライバ
３５        タイミングジェネレータ
４１        有機ＥＬパネル
５１        有機ＥＬパネル
５３        電源線スキャンドライバ
６１        有機ＥＬパネル
６３        ライトスキャンドライバ
７１        有機ＥＬパネル
７３        画素アレイ部
７５        ライトスキャンドライバ
７７        電源線スキャンドライバ
７９        オフセット線スキャンドライバ
８１        水平セレクタ
８３        タイミングジェネレータ
【図１】
0005146090.tif 000002
【図２】
0005146090.tif 000003
【図３】
0005146090.tif 000004
【図４】
0005146090.tif 000005
【図５】
0005146090.tif 000006
【図６】
0005146090.tif 000007
【図７】
0005146090.tif 000008
【図８】
0005146090.tif 000009
【図９】
0005146090.tif 000010
【図１０】
0005146090.tif 000011
【図１１】
0005146090.tif 000012
【図１２】
0005146090.tif 000013
【図１３】
0005146090.tif 000014
【図１４】
0005146090.tif 000015
【図１５】
0005146090.tif 000016
【図１６】
0005146090.tif 000017
【図１７】
0005146090.tif 000018
【図１８】
0005146090.tif 000019
【図１９】
0005146090.tif 000020
【図２０】
0005146090.tif 000021
【図２１】
0005146090.tif 000022
【図２２】
0005146090.tif 000023
【図２３】
0005146090.tif 000024
【図２４】
0005146090.tif 000025
【図２５】
0005146090.tif 000026
【図２６】
0005146090.tif 000027
【図２７】
0005146090.tif 000028
【図２８】
0005146090.tif 000029
【図２９】
0005146090.tif 000030
【図３０】
0005146090.tif 000031
【図３１】
0005146090.tif 000032
【図３２】
0005146090.tif 000033
【図３３】
0005146090.tif 000034
【図３４】
0005146090.tif 000035
【図３５】
0005146090.tif 000036
【図３６】
0005146090.tif 000037
【図３７】
0005146090.tif 000038
【図３８】
0005146090.tif 000039
【図３９】
0005146090.tif 000040
【図４０】
0005146090.tif 000041
【図４１】
0005146090.tif 000042
【図４２】
0005146090.tif 000043
【図４３】
0005146090.tif 000044
【図４４】
0005146090.tif 000045
【図４５】
0005146090.tif 000046
【図４６】
0005146090.tif 000047
【図４７】
0005146090.tif 000048
【図４８】
0005146090.tif 000049
【図４９】
0005146090.tif 000050