(57)【特許請求の範囲】
【請求項１】
ＭＴＪセルを備え、前記ＭＴＪセルの抵抗を第１抵抗値と第２抵抗値との間で変換させるためのＭＴＪセル駆動部と、基準抵抗と、前記基準抵抗とＭＴＪセルとの抵抗値を比較して論理“０”または論理“１”信号を出力する比較部と、を備えるＸＯＲ論理回路において、
前記ＭＴＪセル駆動部は、
前記ＭＴＪセルの上下部にそれぞれ配置された上部電極及び下部電極と、
前記上部電極上を横切る平行な第１入力ラインないし第３入力ラインと、を備え、
論理動作前に、前記第１入力ラインないし第３入力ラインに同じ方向に電流を印加して前記ＭＴＪセルを初期化する
ことを特徴とするＸＯＲ論理回路。
【請求項２】
前記ＭＴＪセルは、下部強磁性層、前記下部強磁性層上に配置されたトンネルバリア層、及び前記トンネルバリア層上に配置された上部強磁性層を備える
ことを特徴とする請求項１に記載のＸＯＲ論理回路。
【請求項３】
前記第１入力ラインないし第３入力ラインに印加される電流の方向が何れも同じである場合、その電流方向によって前記下部強磁性層及び上部強磁性層の磁化方向が何れも変わり、前記第１入力ラインないし第３入力ラインに印加される電流のうち二つの電流の方向が同じである場合、その電流方向によって前記上部強磁性層の磁化方向のみが変わる
ことを特徴とする請求項２に記載のＸＯＲ論理回路。
【請求項４】
前記ＭＴＪセルの初期化時、前記下部強磁性層及び上部強磁性層が何れも同じ方向に磁化される
ことを特徴とする請求項３に記載のＸＯＲ論理回路。
【請求項５】
論理動作時、第１入力ラインに印加される電流の方向は、初期化時と逆に維持され、第２入力ライン及び第３入力ラインに印加される電流の方向は、入力される論理値によって決定される
ことを特徴とする請求項４に記載のＸＯＲ論理回路。
【請求項６】
前記基準抵抗の抵抗値は、前記ＭＴＪセルの第１抵抗値と同じである
ことを特徴とする請求項１に記載のＸＯＲ論理回路。
【請求項７】
前記比較部は、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値と同じである場合、論理“０”信号を出力し、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値より大きい場合、論理“１”信号を出力する
ことを特徴とする請求項６に記載のＸＯＲ論理回路。
【請求項８】
前記基準抵抗の抵抗値は、前記ＭＴＪセルの第１抵抗値と第２抵抗値との間にある
ことを特徴とする請求項１に記載のＸＯＲ論理回路。
【請求項９】
前記比較部は、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値より小さい場合、論理“０”信号を出力し、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値より大きい場合、論理“１”信号を出力する
ことを特徴とする請求項８に記載のＸＯＲ論理回路。
【請求項１０】
前記平行な第１入力ラインないし第３入力ラインは、相互に対して縦方向に配置されている
ことを特徴とする請求項１に記載のＸＯＲ論理回路。
【請求項１１】
第１ＭＴＪセルを備え、前記第１ＭＴＪセルの抵抗を第１抵抗値と第２抵抗値との間で変換させるための第１ＭＴＪセル駆動部と、
第２ＭＴＪセルを備え、前記第２ＭＴＪセルの抵抗を第１抵抗値と第２抵抗値との間で変換させるための第２ＭＴＪセル駆動部と、
前記第１ＭＴＪセルと第２ＭＴＪセルとの抵抗値を比較して、論理“０”または論理“１”信号を出力する比較部と、を備え、
前記それぞれのＭＴＪセル駆動部は、
前記ＭＴＪセルの上下部にそれぞれ配置された上部電極及び下部電極と、
前記上部電極上を横切る平行な第１入力ラインないし第３入力ラインと、を備え、
初期化過程なしに論理動作を遂行するために、前記第１ＭＴＪセル駆動部の第２入力ラインと前記第２ＭＴＪセル駆動部の第２入力ラインに印加される電流は同一方向であり、前記第１ＭＴＪセル駆動部の第３入力ラインと前記第２ＭＴＪセル駆動部の第３入力ラインに印加される電流は同一方向である
ことを特徴とするＸＯＲ論理回路。
【請求項１２】
前記それぞれのＭＴＪセルは、反強磁性層と、前記反強磁性上に配置され、磁化方向が固定されている固定強磁性層と、前記固定強磁性層上に配置されたトンネルバリア層と、前記トンネルバリア層上に配置され、磁化方向が変化しうる自由強磁性層と、を備える
ことを特徴とする請求項１１に記載のＸＯＲ論理回路。
【請求項１３】
前記自由強磁性層の磁化方向は、前記第１入力ラインないし第３入力ラインに印加される電流のうち、同じ方向に印加される二つ以上の電流の方向によって決定される
ことを特徴とする請求項１２に記載のＸＯＲ論理回路。
【請求項１４】
論理動作時、前記第１ＭＴＪセル駆動部の第１入力ラインに印加される電流と、前記第２ＭＴＪセル駆動部の第１入力ラインに印加される電流との方向は相互逆方向であり、前記第１ＭＴＪセル駆動部及び第２ＭＴＪセル駆動部の第２入力ライン及び第３入力ラインに印加される電流の方向は、入力される論理値によって決定される
ことを特徴とする請求項１３に記載のＸＯＲ論理回路。
【請求項１５】
ＭＴＪセルの抵抗値が相対的に大きい場合を論理“１”、相対的に小さい場合を論理“０”とするとき、前記第１ＭＴＪセルは、ＮＡＮＤ論理回路として動作し、第２ＭＴＪセルは、ＮＯＲ論理回路として動作する
ことを特徴とする請求項１４に記載のＸＯＲ論理回路。
【請求項１６】
ＭＴＪセルの抵抗値が相対的に大きい場合を論理“１”、相対的に小さい場合を論理“０”とするとき、前記第１ＭＴＪセルは、ＯＲ論理回路として動作し、第２ＭＴＪセルは、ＡＮＤ論理回路として動作する
ことを特徴とする請求項１４に記載のＸＯＲ論理回路。
【請求項１７】
前記比較部は、前記第１ＭＴＪセルの抵抗値が第２ＭＴＪセルの抵抗値と同じである場合、論理“０”信号を出力し、前記第１ＭＴＪセルの抵抗値が第２ＭＴＪセルの抵抗値より大きい場合、論理“１”信号を出力する
ことを特徴とする請求項１１に記載のＸＯＲ論理回路。
【請求項１８】
前記第１入力ラインないし第３入力ラインは、相互に対して縦方向に配置されている
ことを特徴とする請求項１１に記載のＸＯＲ論理回路。
【請求項１９】
下部強磁性層、トンネルバリア層及び上部強磁性層が順に積層されたＭＴＪセルの上面に横切る平行な第１入力ラインないし第３入力ラインに同じ方向に電流を印加することによって、前記上部強磁性層及び下部強磁性層が同じ方向に磁化されるようにＭＴＪセルを初期化するステップと、
前記第１入力ラインに印加される電流の方向を初期化時とは逆に維持し、入力される論理値によって前記第２入力ライン及び第３入力ラインにそれぞれ電流を印加するステップと、
基準抵抗とＭＴＪセルとの抵抗値を比較して論理“０”または論理“１”信号を出力するステップと、を含む
ことを特徴とするＭＴＪセルを利用したＸＯＲ論理回路の駆動方法。
【請求項２０】
前記第１入力ラインないし第３入力ラインに印加される電流の方向が何れも同じである場合、その電流方向によって前記下部強磁性層及び上部強磁性層の磁化方向が何れも変わり、前記第１入力ラインないし第３入力ラインに印加される電流のうち二つの電流の方向が同じである場合、その電流方向によって前記上部強磁性層の磁化方向のみが変わる
ことを特徴とする請求項１９に記載のＸＯＲ論理回路の駆動方法。
【請求項２１】
前記比較部は、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値と同じである場合、論理“０”信号を出力し、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値より大きい場合、論理“１”信号を出力する
ことを特徴とする請求項２０に記載のＸＯＲ論理回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ；ＭＴＪ）セルを利用した排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ：ＸＯＲ）論理回路及びその駆動方法に係り、さらに詳細には、従来に比べて動作速度の改善されたＭＴＪセルを利用したＸＯＲ論理回路及びその駆動方法に関する。
【背景技術】
【０００２】
ＭＴＪセルは、二つの強磁性層と、その間に位置する数ｎｍの厚さを有する絶縁膜（すなわち、トンネルバリア）とから形成されるものであって、二つの強磁性層の磁化方向によって抵抗が変わる特性を有している。例えば、二つの強磁性層の磁化方向が相互平行である場合には、トンネルバリアのトンネル抵抗が最も低くなりつつ、ＭＴＪセルの抵抗が低くなり、磁化方向が相互半平行である場合には、ＭＴＪセルの抵抗が高まる。これまでは、このようなＭＴＪセルの特性を利用してデータを記録するメモリ素子、すなわち、磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＭＲＡＭ）を製造する研究が行われてきた。最近には、ＭＴＪセルを利用してＸＯＲ論理回路を製造する方法が開発された。したがって、ＭＴＪセルを利用してメモリ素子だけでなく、特定の機能が行える非メモリ半導体チップの製造も可能となった。
【０００３】
図１は、従来のＸＯＲ論理回路を構成するための従来のＭＴＪセル駆動部の構造を概略的に示している。図１に示すように、前記ＭＴＪセル駆動部１１は、ＭＴＪセル１３、前記ＭＴＪセル１３の上下部にそれぞれ配置された上部電極１４、下部電極１２、及び前記上部電極１４上を横切る二つの平行な入力ライン１５Ａ、１５Ｂを備えている。また、前記ＭＴＪセル１３は、反強磁性層１３ａ上に固定強磁性層１３ｂ、トンネルバリア層１３ｃ及び自由強磁性層１３ｄを備える。
【０００４】
このような構造において、二つの入力ライン１５Ａ、１５Ｂに同じ方向の電流が流れる場合には、入力ライン１５Ａ、１５Ｂの周りに発生する磁場により、自由強磁性層１３ｄの磁化方向が変わる。一方、二つの入力ライン１５Ａ、１５Ｂに逆方向の電流が流れる場合には、磁場が相殺されて自由強磁性層１３ｄの磁化方向が変わらない。また、上下部電極１２、１４に電流が流れなければ、前記反強磁性層１３ａにカップリングされた固定強磁性層１３ｂの磁化方向が変わらない。しかし、上下部電極１２、１４に電流が流れる場合には、熱が発生しつつ反強磁性層１３ａと固定強磁性層１３ｂとの間のカップリングが弱まる。この状態で、二つの入力ライン１５Ａ、１５Ｂに同じ方向の電流が流れれば、固定強磁性層１３ｂの磁化方向が変わる。
【０００５】
したがって、二つの入力ライン１５Ａ、１５Ｂ及び上下部電極１２、１４に印加される電流をそれぞれ制御すれば、図２Ａないし図２Ｅのように、ＭＴＪセル１３の多様な動作状態が得られる。図２Ａないし図２Ｅにおいて、入力Ａ（ＩＮＰＵＴ Ａ）は、入力ラインＡ １５Ａに印加される電流を表し、入力Ｂ（ＩＮＰＵＴ Ｂ）は、入力ラインＢ １５Ｂに印加される電流を表し、入力Ｃ（ＩＮＰＵＴ Ｃ）は、上下部電極１２、１４に印加される電流を表す。また、前記二つの入力ライン１５Ａ、１５Ｂに流れる電流の方向が＋ｘ方向（すなわち、＋Ｉ）である場合を論理“１”と、−ｘ方向（すなわち、−Ｉ）である場合を論理“０”と定義する。
【０００６】
このとき、ＸＯＲ論理回路の動作のためには、図２Ａのように、ＭＴＪセル１３を初期化させる２段階の過程が必要である。すなわち、上下部電極１２、１４に電流を印加した状態で、二つの入力ライン１５Ａ、１５Ｂに何れも−Ｉの電流を印加する。それにより、図面を参照すれば、固定強磁性層１３ｂ及び自由強磁性層１３ｄは、何れも左側に磁化される。その後、上下部電極１２、１４に電流を印加せず、二つの入力ライン１５Ａ、１５Ｂに何れも＋Ｉの電流を印加する。それにより、自由強磁性層１３ｄのみが右側に磁化される。結果的に、初期化後のＭＴＪセル１３は、固定強磁性層１３ｂが左側に、自由強磁性層１３ｄが右側に磁化された状態である。
【０００７】
初期化後には、図２Ｂないし図２Ｄに示すように、上下部電極１２、１４に電流を印加した状態で、二つの入力ライン１５Ａ、１５Ｂに電流を印加すれば、前記二つの入力ライン１５Ａ、１５Ｂに印加される電流の方向によってＭＴＪセル１３の抵抗値が高抵抗（論理“１”）または低抵抗（論理“０”）に決定される。例えば、図２Ｃ及び図２Ｄのように、二つの入力ライン１５Ａ、１５Ｂに印加される電流の方向が異なれば、ＭＴＪセル１３は、初期化状態を維持して高抵抗ＲＨを有する。また、図２Ｂ及び図２Ｅのように、二つの入力ライン１５Ａ、１５Ｂに印加される電流の方向が同じであれば、固定強磁性層１３ｂと自由強磁性層１３ｄとの磁化方向が同じくなって、ＭＴＪセル１３は、低抵抗ＲＬを有する。
【０００８】
したがって、二つの入力ライン１５Ａ、１５Ｂに印加される電流の相対的な方向によってＭＴＪセル１３の抵抗が変化するので、ＭＴＪセル１３の抵抗を基準抵抗と比較し、その比較結果によって“０”または“１”の出力を発生させれば、ＸＯＲ論理回路が完成する。図３は、ＭＴＪセル１３の抵抗を基準抵抗と比較して最終的な出力を発生させるＸＯＲ論理回路１０の構造を概略的に示す。図３に示すように、前記ＸＯＲ論理回路１０は、図１に示すＭＴＪセル駆動部１１、基準抵抗１６及びＭＴＪセル１３の抵抗と基準抵抗１６とを比較するためのアンプ１８を備える。ここで、ＭＴＪセル１３と基準抵抗１６の一側とは共に接地され、他側は、アンプ１８の二つの入力端子にそれぞれ連結される。前記基準抵抗１６の抵抗値は、ＭＴＪセル１３の低抵抗値ＲＬと同じである。ＭＴＪセル１３の抵抗が基準抵抗１６の抵抗値より大きければ、アンプ１８の出力は論理“１”になり、基準抵抗１６の抵抗値と同じであれば、アンプ１８の出力は論理“０”になる。このために、アンプ１８のオフセット電圧ＶＯＳは、−Ｉｓｅｎｓ・△Ｒ＜ＶＯＳ＜０（△Ｒ＝ＲＨ−ＲＬ）を満たさなければならない。それにより、二つの入力ライン１５Ａ、１５Ｂに印加される電流による前記ＸＯＲ論理回路１０の出力は、図４に示す表の通りである。
【０００９】
ところが、前述の従来のＸＯＲ論理回路１０の場合、一回の論理動作後には、次の論理動作のために必ずＭＴＪセル１３を初期化せねばならないという短所がある。すなわち、論理動作後には、固定強磁性層１３ｂ及び自由強磁性層１３ｄの磁化方向が変化するので、図２Ａに示す２段階の過程を通じて固定強磁性層１３ｂ及び自由強磁性層１３ｄの磁化方向を初期化せねばならない。したがって、従来のＸＯＲ論理回路１０は、動作速度が遅いという問題がある。また、従来の場合、固定強磁性層１３ｂの磁化方向を変化させるためには、ＭＴＪセル１３内に電流を印加して熱を発生させねばならない。これによって、反強磁性層１３ａと固定強磁性層１３ｂとの間のカップリングが劣化しやすく、これは、ＭＴＪセル１３の寿命短縮を招きうる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、前記問題点を解決するためになされたものであって、初期化過程が一段階であるか、または初期化過程が要求されないＭＴＪセルを利用した高速のＸＯＲ論理回路及びその駆動方法を提供することを目的とする。
【００１１】
本発明の他の目的は、従来に比べて寿命の延びたＭＴＪセルを利用したＸＯＲ論理回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一類型によるＭＴＪセルを利用したＸＯＲ論理回路は、ＭＴＪセルを備え、前記ＭＴＪセルの抵抗を第１抵抗値と第２抵抗値との間で変換させるためのＭＴＪセル駆動部と、基準抵抗と、前記基準抵抗とＭＴＪセルとの抵抗値を比較して論理“０”または論理“１”信号を出力する比較部と、を備え、前記ＭＴＪセル駆動部は、前記ＭＴＪセルの上下部にそれぞれ配置された上部電極及び下部電極と、前記上部電極上を横切る平行な第１入力ラインないし第３入力ラインと、を備えることを特徴とする。
【００１３】
前記ＭＴＪセルは、下部強磁性層、前記下部強磁性層上に配置されたトンネルバリア層、及び前記トンネルバリア層上に配置された上部強磁性層を備えることを特徴とする。
本発明によれば、前記第１入力ラインないし第３入力ラインに印加される電流の方向が何れも同じである場合、その電流方向によって前記下部強磁性層及び上部強磁性層の磁化方向が何れも変わり、前記第１入力ラインないし第３入力ラインに印加される電流のうち二つの電流の方向が同じである場合、その電流方向によって前記上部強磁性層の磁化方向のみが変わることを特徴とする。
【００１４】
論理動作前に、前記第１入力ラインないし第３入力ラインに同じ方向に電流を印加して、前記下部強磁性層及び上部強磁性層が何れも同じ方向に磁化されるようにＭＴＪセルを初期化する。
【００１５】
論理動作時、第１入力ラインに印加される電流の方向は、初期化時と逆に維持され、第２入力ライン及び第３入力ラインに印加される電流の方向は、入力される論理値によって決定される。
【００１６】
前記基準抵抗の抵抗値は、前記ＭＴＪセルの第１抵抗値と同一でありうる。この場合、前記比較部は、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値と同じである場合、論理“０”信号を出力し、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値より大きい場合、論理“１”信号を出力する。
【００１７】
または、前記基準抵抗の抵抗値は、前記ＭＴＪセルの第１抵抗値と第２抵抗値との間にありうる。この場合、前記比較部は、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値より小さい場合、論理“０”信号を出力し、前記ＭＴＪセルの抵抗値が基準抵抗の抵抗値より大きい場合、論理“１”信号を出力する。
【００１８】
前記平行な第１入力ラインないし第３入力ラインは、相互に対して縦方向に配置されることが望ましい。
【００１９】
一方、本発明の他の類型によるＸＯＲ論理回路は、第１ＭＴＪセルを備え、前記第１ＭＴＪセルの抵抗を第１抵抗値と第２抵抗値との間で変換させるための第１ＭＴＪセル駆動部と、第２ＭＴＪセルを備え、前記第２ＭＴＪセルの抵抗を第１抵抗値と第２抵抗値との間で変換させるための第２ＭＴＪセル駆動部と、前記第１ＭＴＪセルと第２ＭＴＪセルとの抵抗値を比較して、論理“０”または論理“１”信号を出力する比較部と、を備え、前記それぞれのＭＴＪセル駆動部は、前記ＭＴＪセルの上下部にそれぞれ配置された上部電極及び下部電極と、前記上部電極上を横切る平行な第１入力ラインないし第３入力ラインと、を備えることを特徴とする。
【００２０】
本発明によれば、前記それぞれのＭＴＪセルは、反強磁性層と、前記反強磁性上に配置され、磁化方向が固定されている固定強磁性層と、前記固定強磁性層上に配置されたトンネルバリア層と、前記トンネルバリア層上に配置され、磁化方向が変化しうる自由強磁性層と、を備えることを特徴とする。
【００２１】
また、前記自由強磁性層の磁化方向は、前記第１入力ラインないし第３入力ラインに印加される電流のうち、同じ方向に印加される二つ以上の電流の方向によって決定されることを特徴とする。
【００２２】
論理動作時、前記第１ＭＴＪセル駆動部の第１入力ラインに印加される電流と、前記第２ＭＴＪセル駆動部の第１入力ラインに印加される電流との方向は相互逆方向であり、前記第１ＭＴＪセル駆動部及び第２ＭＴＪセル駆動部の第２入力ライン及び第３入力ラインに印加される電流の方向は、入力される論理値によって決定されうる。
【００２３】
ＭＴＪセルの抵抗値が相対的に大きい場合を論理“１”、相対的に小さい場合を論理“０”とするとき、前記第１ＭＴＪセルは、ＮＡＮＤ論理回路として動作し、第２ＭＴＪセルは、ＮＯＲ論理回路として動作できる。
【００２４】
または、前記第１ＭＴＪセルは、ＯＲ論理回路として動作し、第２ＭＴＪセルは、ＡＮＤ論理回路として動作できる。
【００２５】
この場合、前記比較部は、前記第１ＭＴＪセルの抵抗値が第２ＭＴＪセルの抵抗値と同じである場合、論理“０”信号を出力し、前記第１ＭＴＪセルの抵抗値が第２ＭＴＪセルの抵抗値より大きい場合、論理“１”信号を出力する。
【００２６】
一方、本発明のさらに他の類型によるＸＯＲセルを利用したＸＯＲ論理回路の駆動方法は、下部強磁性層、トンネルバリア層及び上部強磁性層が順に積層されたＭＴＪセルの上面に横切る平行な第１入力ラインないし第３入力ラインに同じ方向に電流を印加することによって、前記上部強磁性層及び下部強磁性層が同じ方向に磁化されるようにＭＴＪセルを初期化するステップと、前記第１入力ラインに印加される電流の方向を初期化時とは逆に維持し、入力される論理値によって前記第２入力ライン及び第３入力ラインにそれぞれ電流を印加するステップと、基準抵抗とＭＴＪセルとの抵抗値を比較して論理“０”または論理“１”信号を出力するステップと、を含むことを特徴とする。
【発明の効果】
【００２７】
本発明に係るＸＯＲ論理回路は、初期化過程が１段階に縮少されるか、または初期化過程が全く不要である。したがって、従来のＸＯＲ論理回路に比べて動作速度を大きく改善できる。さらに、ＭＴＪセル内に直接的に電流を印加する必要がないため、ＭＴＪセル内の強磁性層が劣化しない。したがって、従来のＸＯＲ論理回路に比べて寿命を延長させうる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して、本発明の望ましい実施形態をさらに詳細に説明する。
【００２９】
図５は、本発明の一実施形態に係るＸＯＲ論理回路を構成するためのＭＴＪセル駆動部の構造を概略的に示している。図５に示すように、前記ＭＴＪセル駆動部２１は、ＭＴＪセル２３、前記ＭＴＪセル２３の上下部にそれぞれ配置された上部電極２４、下部電極２２、及び前記上部電極２４上を横切る三つの平行な入力ライン２５Ａ、２５Ｂ、２５Ｓを備えている。また、前記ＭＴＪセル２３は、下部強磁性層２３ａ、前記下部強磁性層２３ａ上に配置されたトンネルバリア層２３ｂ、及び前記トンネルバリア層２３ｂ上に配置された上部強磁性層２３ｃを備える。図５に示すように、前記三つの平行な入力ライン２５Ａ、２５Ｂ、２５Ｓは、相互に対して縦方向に配置されていることが望ましい。
【００３０】
本発明に係るＭＴＪセル２３の場合、下部強磁性層２３ａの下部に前記下部強磁性層２３ａと強い強磁性交換結合を行う反強磁性層が配置されていないため、三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに印加される電流の方向によって、下部強磁性層２３ａの磁化方向が変わりうる。すなわち、三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに何れも同じ方向の電流が流れる場合には、その電流方向によって前記下部強磁性層２３ａ及び上部強磁性層２３ｃの磁化方向が何れも変わる。また、前記三つの入力ライン２５Ａ、２５Ｂ、２５Ｓのうち何れか二つの入力ラインに印加される電流の方向が同じである場合、入力ライン２５Ａ、２５Ｂ、２５Ｓの周りに発生する磁場が弱まって、電流方向によって上部強磁性層２３ｃの磁化方向のみが変わる。例えば、図５において、＋ｘ方向に流れる電流をＩ、−ｘ方向に流れる電流を−Ｉと定義するとき、三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに何れも電流Ｉが印加されれば、二つの強磁性層２３ａ、２３ｃは、何れも図面において右側に磁化される。また、何れか二つの入力ラインにのみ電流Ｉが印加され、他の入力ラインには−Ｉが印加される場合、上部強磁性層２３ｃのみが右側に磁化される。一方、三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに何れも電流−Ｉが印加されれば、二つの強磁性層２３ａ、２３ｃは、何れも左側に磁化され、何れか二つの入力ラインにのみ電流−Ｉが印加されれば、上部強磁性層２３ｃのみが左側に磁化される。
【００３１】
したがって、三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに印加される電流を適切に制御すれば、図６Ａないし図６Ｅのように、ＭＴＪセル２３の多様な動作状態が得られる。図６Ａないし図６Ｅにおいて、入力Ａは、入力ラインＡ ２５Ａに印加される電流を表し、入力Ｂは、入力ラインＢ ２５Ｂに印加される電流を表し、入力Ｓは、入力ラインＳ ２５Ｓに印加される電流を表す。また、前記三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに流れる電流が＋Ｉである場合を論理“１”と、−Ｉである場合を論理“０”と定義する。
【００３２】
このとき、ＸＯＲ論理回路の動作のためには、図６Ａのように、ＭＴＪセル２３を初期化させる必要がある。すなわち、三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに何れも−Ｉの電流を印加して、下部強磁性層２３ａ及び上部強磁性層２３ｃを何れも左側に磁化させる。したがって、２段階の初期化過程が要求された従来の技術とは異なり、本発明によれば、ただ１段階のみを通じて初期化が行われる。
【００３３】
初期化後には、図６Ｂないし図６Ｅに示すように、ＸＯＲ論理動作が行われる。論理動作時、入力ラインＳ ２５Ｓに印加される電流の方向は、初期化時と逆である＋Ｉに維持され、入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂに印加される電流の方向は、入力される論理値によって決定される。例えば、図６Ｂのように、入力ラインＳ ２５Ｓに＋Ｉ、入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂに−Ｉが印加される場合、ＭＴＪセル２３の上部強磁性層２３ｃ及び下部強磁性層２３ａは、初期化と同じ磁化方向を維持する。したがって、上部強磁性層２３ｃ及び下部強磁性層２３ａの磁化方向が同じであるので、ＭＴＪセル２３の抵抗値は、低抵抗ＲＬを有する。ここで、低抵抗ＲＬの状態を論理値“０”と定義すれば、前記入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂに入力された論理値が何れも“０”であるとき、ＭＴＪセル２３の状態は、論理値“０”となる。
【００３４】
また、図６Ｃのように、入力ラインＳ ２５Ｓ及び入力ラインＢ ２５Ｂに＋Ｉ、入力ラインＡ ２５Ａに−Ｉが印加される場合、上部強磁性層２３ｃの磁化方向が右側に変化し、ＭＴＪセル２３の抵抗値は、高抵抗ＲＨを有する。したがって、入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂに入力された論理値がそれぞれ“０”と“１”であるとき、ＭＴＪセル２３の状態は、論理値“１”となる。また、図６Ｄのように、入力ラインＳ ２５Ｓ及び入力ラインＡ ２５Ａに＋Ｉ、入力ラインＢ ２５Ｂに−Ｉが印加される場合、上部強磁性層２３ｃの磁化方向が右側に変化し、ＭＴＪセル２３の抵抗値は、高抵抗ＲＨを有する。したがって、入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂに入力された論理値がそれぞれ“１”と“０”であるとき、ＭＴＪセル２３の状態は、論理値“１”となる。最後に、図６Ｅのように、三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに何れも＋Ｉが印加される場合、下部強磁性層２３ａ及び上部強磁性層２３ｃの磁化方向が何れも右側に変化し、ＭＴＪセル２３の抵抗値は、低抵抗ＲＬを有する。したがって、入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂに入力された論理値が何れも“１”であるとき、ＭＴＪセル２３の状態は、論理値“０”となる。
【００３５】
最終的な論理値の出力は、前記ＭＴＪセル２３の抵抗を基準抵抗と比較することによって行われる。図７は、前述のＭＴＪセル駆動部２１、基準抵抗２６及び比較部２７を備える本発明に一実施形態に係る完成したＸＯＲ論理回路２０を示す。図７において基準抵抗２６は、例えば、ＭＴＪセル２３の低抵抗状態の抵抗値ＲＬを有しうる。この場合、前記比較部２７は、ＭＴＪセル２３の抵抗値が基準抵抗２６の抵抗値と同じである場合、論理“０”信号を出力し、ＭＴＪセル２３の抵抗値が基準抵抗２６の抵抗値より大きい場合、論理“１”信号を出力する。他の実施形態として、前記基準抵抗２６の抵抗値がＭＴＪセル２３の低抵抗値と高抵抗値との間にありうる。この場合、前記比較部２７は、ＭＴＪセル２３の抵抗値が基準抵抗２６の抵抗値より小さい場合、論理“０”信号を出力し、ＭＴＪセル２３の抵抗値が基準抵抗２６の抵抗値より大きい場合、論理“１”信号を出力する。
【００３６】
前述の本発明に係るＸＯＲ論理回路２０は、論理動作前後に常にＭＴＪセル２３の下部強磁性層２３ａと上部強磁性層２３ｃとの磁化方向を初期化せねばならないという点は、従来のＸＯＲ論理回路と同じである。しかし、ただ１段階で初期化が可能であるため、従来のＸＯＲ論理回路に比べて１.５倍速い動作速度を具現できる。
【００３７】
一方、図８Ａないし図８Ｅは、ＭＴＪセル２３を駆動する他の実施形態として、図６Ａないし図６Ｅの場合と比較するとき、初期化時の電流の印加方向が完全に逆である。すなわち、図８Ａに示すように、三つの入力ライン２５Ａ、２５Ｂ、２５Ｓに何れも＋Ｉの電流を印加して、下部強磁性層２３ａと上部強磁性層２３ｃとを何れも右側に磁化させる。初期化後には、図８Ｂないし図８Ｅに示すように、論理動作時、入力ラインＳ ２５Ｓに印加される電流の方向は、初期化時と逆である−Ｉに維持される。しかし、入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂに印加される電流の方向は、図６Ｂないし図６Ｅと同様に、入力される論理値によって決定される。この場合にも、入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂに何れも−Ｉが印加されるか、または何れも＋Ｉが印加される場合、ＭＴＪセル２３は、低抵抗ＲＬを有する。また、入力ラインＡ ２５Ａ及び入力ラインＢ ２５Ｂのうち何れか一つには−Ｉが印加され、他の一つには＋Ｉが印加される場合、ＭＴＪセル２３は、高抵抗ＲＨを有する。
【００３８】
図９は、本発明の他の実施形態に係るＸＯＲ論理回路を構成するためのＭＴＪセル駆動部の構造を概略的に示している。図９に示すように、前記ＭＴＪセル駆動部３１は、ＭＴＪセル３３、前記ＭＴＪセル３３の上下部にそれぞれ配置された上部電極３４、下部電極３２、及び前記上部電極３４上を横切る三つの平行な入力ライン３５Ａ、３５Ｂ、３５Ｓを備えている。また、前記ＭＴＪセル３３は、反強磁性層３３ａ、前記反強磁性層３３ａ上に配置された固定強磁性層３３ｂ、前記固定強磁性層３３ｂ上に配置されたトンネルバリア層３３ｃ、及び前記トンネルバリア層３３ｃ上に配置された自由強磁性層３３ｄを備える。図９に示すように、前記三つの平行な入力ライン３５Ａ、３５Ｂ、３５Ｓは、相互に対して縦方向に配置されていることが望ましい。
【００３９】
本実施形態に係るＭＴＪセル３３の場合、固定強磁性層３３ｂの下部に前記固定強磁性層３３ｂと強い強磁性交換結合を行う反強磁性層３３ａが配置されている。したがって、前記固定強磁性層３３ｂは、三つの入力ライン３５Ａ、３５Ｂ、３５Ｓに印加される電流の方向に関係なく磁化方向が変わらない。例えば、前記固定強磁性層３３ｂの磁化方向は、右側に固定されたまま変化しない。一方、自由強磁性層３３ｄは、三つの入力ライン３５Ａ、３５Ｂ、３５Ｓのうちいずれか二つ以上の入力ラインに印加される電流の方向が同じである場合、その電流方向によって磁化方向が変わる。例えば、図９において、＋ｘ方向に流れる電流をＩ、−ｘ方向に流れる電流を−Ｉと定義するとき、前記三つの入力ライン２５Ａ、２５Ｂ、２５Ｓのうち二つ以上で電流Ｉが印加されれば、自由強磁性層３３ｄは、図面において右側に磁化される。また、前記三つの入力ライン２５Ａ、２５Ｂ、２５Ｓのうち二つ以上に電流−Ｉが印加されれば、前記自由強磁性層３３ｄは、図面において左側に磁化される。
【００４０】
本実施形態に係るＸＯＲ論理回路３０の場合、図１１に示すように、個別的に動作する二つのＭＴＪセル駆動部３１、３１’及び比較部３７を有する。前記比較部３７は、二つのＭＴＪセル駆動部３１、３１’の抵抗値を比較して、その結果によって論理“０”または論理“１”を出力する。初期化過程なしに論理動作を行うために、前記第１ＭＴＪセル駆動部３１の入力ラインＡ ３５Ａ及び入力ラインＢ ３５Ｂと、第２ＭＴＪセル駆動部３１’の入力ラインＡ ３５Ａ及び入力ラインＢ ３５Ｂとに印加される電流の方向は同じである。一方、前記第１ＭＴＪセル駆動部３１の入力ラインＳ ３５Ｓと第２ＭＴＪセル駆動部３１’の入力ラインＳ ３５Ｓとに印加される電流の方向は、相互逆である。
【００４１】
例えば、第１ＭＴＪセル駆動部３１の入力ラインＳ ３５Ｓに印加される電流は、−Ｉであり、第２ＭＴＪセル駆動部３１’の入力ラインＳ ３５Ｓに印加される電流は、＋Ｉである。この場合、第１ＭＴＪセル駆動部３１の論理動作は、図１０Ａに図示されており、第２ＭＴＪセル駆動部３１’の論理動作は、図１０Ｂに図示されている。ここで、前記三つの入力ライン３５Ａ、３５Ｂ、３５Ｓに流れる電流が＋Ｉである場合を論理“１”と、−Ｉである場合を論理“０”と定義する。そして、ＭＴＪセル３３の抵抗値が低抵抗ＲＬである状態を論理値“０”と定義し、高抵抗ＲＨである状態を論理値“１”と定義する。
【００４２】
まず、図１０Ａに示すように、入力ラインＳ ３５Ｓに電流−Ｉが印加される場合、入力ラインＡ ３５Ａ及び入力ラインＢ ３５Ｂに何れも＋Ｉが印加される場合にのみＭＴＪセル３３が低抵抗ＲＬである状態にあり、それ以外の場合には、ＭＴＪセル３３は高抵抗ＲＨである状態にある。したがって、この場合、ＭＴＪセル３３は、ＮＡＮＤ論理回路として動作する。また、図１０Ｂに示すように、入力ラインＳ ３５Ｓに電流＋Ｉが印加される場合、入力ラインＡ ３５Ａ及び入力ラインＢ ３５Ｂに何れも−Ｉが印加される場合にのみＭＴＪセル３３が高抵抗ＲＨである状態にあり、それ以外の場合には、ＭＴＪセル３３は、低抵抗ＲＬである状態にある。したがって、この場合、ＭＴＪセル３３は、ＮＯＲ論理回路として動作する。
【００４３】
また、前記比較部３７は、第１ＭＴＪセル駆動部３１のＭＴＪセルの抵抗値が、第２ＭＴＪセル駆動部３１’のＭＴＪセルの抵抗値と同じである場合、論理“０”信号を出力し、前記第１ＭＴＪセル駆動部３１のＭＴＪセルの抵抗値が、第２ＭＴＪセル駆動部３１’のＭＴＪセルの抵抗値より大きい場合、論理“１”信号を出力する。それにより、前記比較部３７の出力は、ＸＯＲ論理回路の出力と同じくなる。
【００４４】
一方、図１２Ａ、図１２Ｂ及び図１３は、ＭＴＪセル３３の固定強磁性層３３ｂの磁化方向が、三つの入力ライン３５Ａ、３５Ｂ、３５Ｓに印加される電流の方向に関係なく左側に固定されている場合のＭＴＪセル駆動部３１、３１’の動作とＸＯＲ論理回路３０とをそれぞれ示す。この場合、図１０Ａ、図１０Ｂ及び図１１に示すものと逆に、第１ＭＴＪセル駆動部３１の入力ラインＳ ３５Ｓに印加される電流は、＋Ｉであり、第２ＭＴＪセル駆動部３１’の入力ラインＳ ３５Ｓに印加される電流は、−Ｉである。
【００４５】
それにより、図１２Ａに示すように、入力ラインＡ ３５Ａ及び入力ラインＢ ３５Ｂに何れも−Ｉが印加される場合にのみ、ＭＴＪセル３３が低抵抗ＲＬである状態にあり、それ以外の場合には、ＭＴＪセル３３は、高抵抗ＲＨである状態にある。したがって、この場合、ＭＴＪセル３３は、ＯＲ論理回路として動作する。また、図１２Ｂに示すように、入力ラインＳ ３５Ｓに電流−Ｉが印加される場合、入力ラインＡ ３５Ａ及び入力ラインＢ ３５Ｂに何れも＋Ｉが印加される場合にのみ、ＭＴＪセル３３が高抵抗ＲＨである状態にあり、それ以外の場合には、ＭＴＪセル３３は、低抵抗ＲＬである状態にある。したがって、この場合、ＭＴＪセル３３は、ＡＮＤ論理回路として動作する。
【００４６】
その後、図１１の場合と同様に、図１３の前記比較部３７は、第１ＭＴＪセル駆動部３１のＭＴＪセルの抵抗値が、第２ＭＴＪセル駆動部３１’のＭＴＪセルの抵抗値と同じである場合、論理“０”信号を出力し、前記第１ＭＴＪセル駆動部３１のＭＴＪセルの抵抗値が、第２ＭＴＪセル駆動部３１’のＭＴＪセルの抵抗値より大きい場合、論理“１”信号を出力する。それにより、前記比較部３７の出力は、ＸＯＲ論理回路の出力と同じくなる。
【００４７】
このような本実施形態に係るＸＯＲ論理回路３０は、初期化過程なしに直接論理動作が可能である。したがって、従来のＸＯＲ論理回路に比べて、本実施形態に係るＸＯＲ論理回路３０は、約３倍速い動作速度を具現できる。
【産業上の利用可能性】
【００４８】
本発明は、特定の機能を行う非メモリ素子の構成に利用されうるＸＯＲ論理回路の製造に利用されうる。
【図面の簡単な説明】
【００４９】
【図１】ＸＯＲの論理回路を構成するための従来のＭＴＪセル駆動部の構造を概略的に示す図面である。
【図２Ａ】図１に示すＭＴＪセルの動作状態を示す図面である。
【図２Ｂ】図１に示すＭＴＪセルの動作状態を示す図面である。
【図２Ｃ】図１に示すＭＴＪセルの動作状態を示す図面である。
【図２Ｄ】図１に示すＭＴＪセルの動作状態を示す図面である。
【図２Ｅ】図１に示すＭＴＪセルの動作状態を示す図面である。
【図３】図１に示す従来のＭＴＪセル駆動部を利用したＸＯＲ論理回路の構造を概略的に示す図面である。
【図４】図３に示すＸＯＲ論理回路の入力値による出力値の変化を表す表である。
【図５】本発明の一実施形態に係るＸＯＲ論理回路を構成するためのＭＴＪセル駆動部の構造を概略的に示す図面である。
【図６Ａ】図５に示すＭＴＪセルの動作状態を示す図面である。
【図６Ｂ】図５に示すＭＴＪセルの動作状態を示す図面である。
【図６Ｃ】図５に示すＭＴＪセルの動作状態を示す図面である。
【図６Ｄ】図５に示すＭＴＪセルの動作状態を示す図面である。
【図６Ｅ】図５に示すＭＴＪセルの動作状態を示す図面である。
【図７】図５に示すＭＴＪセル駆動部を利用した本発明の一実施形態に係るＸＯＲ論理回路の構造を概略的に示す図面である。
【図８Ａ】図５に示すＭＴＪセルのさらに他の動作状態を示す図面である。
【図８Ｂ】図５に示すＭＴＪセルのさらに他の動作状態を示す図面である。
【図８Ｃ】図５に示すＭＴＪセルのさらに他の動作状態を示す図面である。
【図８Ｄ】図５に示すＭＴＪセルのさらに他の動作状態を示す図面である。
【図８Ｅ】図５に示すＭＴＪセルのさらに他の動作状態を示す図面である。
【図９】本発明の他の実施形態に係るＸＯＲ論理回路を構成するためのＭＴＪセル駆動部の構造を概略的に示す図面である。
【図１０Ａ】図９に示すＭＴＪセルの動作状態を示す図面である。
【図１０Ｂ】図９に示すＭＴＪセルの動作状態を示す図面である。
【図１１】図９に示すＭＴＪセル駆動部を利用した本発明の他の実施形態に係るＸＯＲ論理回路の構造を概略的に示す図面である。
【図１２Ａ】図９に示すＭＴＪセルのさらに他の動作状態を示す図面である。
【図１２Ｂ】図９に示すＭＴＪセルのさらに他の動作状態を示す図面である。
【図１３】図９に示すＭＴＪセル駆動部を利用した本発明のさらに他の実施形態に係るＸＯＲ論理回路の構造を概略的に示す図面である。
【符号の説明】
【００５０】
２１  ＭＴＪセル駆動部
２２  下部電極
２３  ＭＴＪセル
２３ａ  下部強磁性層
２３ｂ  トンネルバリア層
２３ｃ  上部強磁性層
２４  上部電極
２５Ａ、２５Ｂ、２５Ｓ  入力ライン
【図１】
0005221043.tif 000002
【図２Ａ】
0005221043.tif 000003
【図２Ｂ】
0005221043.tif 000004
【図２Ｃ】
0005221043.tif 000005
【図２Ｄ】
0005221043.tif 000006
【図２Ｅ】
0005221043.tif 000007
【図３】
0005221043.tif 000008
【図４】
0005221043.tif 000009
【図５】
0005221043.tif 000010
【図６Ａ】
0005221043.tif 000011
【図６Ｂ】
0005221043.tif 000012
【図６Ｃ】
0005221043.tif 000013
【図６Ｄ】
0005221043.tif 000014
【図６Ｅ】
0005221043.tif 000015
【図７】
0005221043.tif 000016
【図８Ａ】
0005221043.tif 000017
【図８Ｂ】
0005221043.tif 000018
【図８Ｃ】
0005221043.tif 000019
【図８Ｄ】
0005221043.tif 000020
【図８Ｅ】
0005221043.tif 000021
【図９】
0005221043.tif 000022
【図１０Ａ】
0005221043.tif 000023
【図１０Ｂ】
0005221043.tif 000024
【図１１】
0005221043.tif 000025
【図１２Ａ】
0005221043.tif 000026
【図１２Ｂ】
0005221043.tif 000027
【図１３】
0005221043.tif 000028