(57)【特許請求の範囲】
【請求項１】
高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタで構成され、入力端子に入力された、該低耐圧ＭＯＳトランジスタの耐電圧以上であると共に該高耐圧ＭＯＳトランジスタの耐電圧未満の入力電圧を、所定の定電圧に降圧して出力端子から出力する、インダクタを使用した非絶縁方式の降圧型スイッチングレギュレータにおいて、
ゲートに入力された制御信号に応じてスイッチングを行い、前記インダクタに対して前記入力電圧による充電を行うＮＭＯＳトランジスタからなるスイッチング素子と、
ゲートに入力された制御信号に応じてスイッチングを行い、該スイッチング素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行うＮＭＯＳトランジスタからなる同期整流用素子と、
所定の第１電源電圧を生成して出力する電源回路部と、
一端が前記スイッチング素子と前記インダクタとの接続部に接続され、他端に前記第１電源電圧が入力されるコンデンサと、
入力された制御信号に応じて前記スイッチング素子のオン／オフ制御を行う第１のドライブ回路部と、
入力された制御信号に応じて前記同期整流用素子のオン／オフ制御を行う第２のドライブ回路部と、
前記出力端子から出力される電圧が前記所定の定電圧になるように、前記スイッチング素子及び同期整流用素子のスイッチング制御を行う各制御信号をそれぞれ生成して対応する前記第１及び第２の各ドライブ回路部に出力する制御回路部と、
を備え、
前記第２のドライブ回路部は、前記コンデンサから電源供給され、
前記電源回路部は、前記低耐圧ＭＯＳトランジスタの耐電圧以下である前記所定の第１電源電圧を生成して出力することを特徴とする降圧型スイッチングレギュレータ。
【請求項２】
前記コンデンサは、ダイオードを介して前記電源回路部からの第１電源電圧が入力されることを特徴とする請求項１記載の降圧型スイッチングレギュレータ。
【請求項３】
前記制御回路部から入力された制御信号に応じてスイッチングを行い、前記第１電源電圧と前記コンデンサとの接続制御を行うスイッチ回路部を備えることを特徴とする請求項１記載の降圧型スイッチングレギュレータ。
【請求項４】
前記第２のドライブ回路部は、前記同期整流用素子のゲートに制御信号を出力する出力回路を備え、該出力回路からハイレベルを出力するためのＭＯＳトランジスタが高耐圧ＭＯＳトランジスタで、該出力回路からローレベルの信号を出力するためのＭＯＳトランジスタが低耐圧ＭＯＳトランジスタでそれぞれ構成されることを特徴とする請求項１、２又は３記載の降圧型スイッチングレギュレータ。
【請求項５】
前記第２のドライブ回路部は、入力された前記制御信号を前記コンデンサから供給される電源電圧の振幅を有する信号にレベルシフトさせて、前記出力回路をなす高耐圧ＭＯＳトランジスタのゲートに出力するレベルシフト回路を備えることを特徴とする請求項４記載の降圧型スイッチングレギュレータ。
【請求項６】
前記出力回路を構成する前記高耐圧ＭＯＳトランジスタは、ゲートが他の高耐圧ＭＯＳトランジスタよりも低耐圧であることを特徴とする請求項５記載の降圧型スイッチングレギュレータ。
【請求項７】
前記制御回路部は、前記スイッチング素子がオフして遮断状態になったことを検出した後、前記同期整流用素子をオンさせて導通状態にすることを特徴とする請求項１、２、３、４、５又は６記載の降圧型スイッチングレギュレータ。
【請求項８】
前記制御回路部は、前記スイッチング素子がオフして遮断状態になったことにより前記インダクタの一端の電圧がローレベルになったことを検出して前記同期整流用素子をオンさせて導通状態にすることを特徴とする請求項７記載の降圧型スイッチングレギュレータ。
【請求項９】
前記第１のドライブ回路部は、前記コンデンサから電源供給され、前記低耐圧ＭＯＳトランジスタで構成されることを特徴とする請求項１、２、３、４、５、６、７又は８記載の降圧型スイッチングレギュレータ。
【請求項１０】
前記低耐圧ＭＯＳトランジスタは、前記スイッチング素子がオンすると共に前記同期整流用素子がオフしているときの、前記第１のドライブ回路部における、前記コンデンサから電源供給される正側電源入力端の電圧と、前記入力電圧との電圧差に耐えられる耐電圧性能を有することを特徴とする請求項９記載の降圧型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧型ＤＣ−ＤＣコンバータをなす降圧型スイッチングレギュレータに関し、特に高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一チップに集積することができる半導体により構成された降圧型スイッチングレギュレータに関する。
【背景技術】
【０００２】
従来のスイッチングレギュレータでは、入力電圧が大きい場合、該入力電圧以上の耐圧を備えたトランジスタを使用して回路を構成していた。しかし、このような高耐圧トランジスタは、低耐圧トランジスタに比べて、素子サイズが大きく、電流駆動能力が低く、しかも応答速度が遅いため、高性能のスイッチングレギュレータを構成することが困難であった。
また、スイッチングレギュレータを構成する素子の中で、最も大きな電流が流れ、しかも高速動作が要求されるスイッチング素子には、ＰＭＯＳトランジスタよりも特性の優れたＮＭＯＳトランジスタを使用することにより高効率が得られる。
【０００３】
しかし、降圧型スイッチングレギュレータのスイッチング素子にＮＭＯＳトランジスタを使用すると、該ＮＭＯＳトランジスタのドレインが入力電圧に直接接続され、更に該ＮＭＯＳトランジスタがオンしたときにソース電圧が入力電圧近傍まで上昇するため、該ＮＭＯＳトランジスタをオンさせるためのゲート電圧は入力電圧よりも高い電圧が必要であった。
このような問題を解決するために、ブートストラップコンデンサを用いて入力電圧以上の電圧を生成し、該生成した電圧を用いてスイッチング素子であるＮＭＯＳトランジスタのオン／オフを制御する方法があった（例えば、特許文献１及び２参照。）。
【特許文献１】特開平７−２２２４３９号公報
【特許文献２】特許第３７７５２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、スイッチング素子にＮＭＯＳトランジスタを使用しても、スイッチングレギュレータを構成するトランジスタをすべて高耐圧トランジスタにすると、チップ面積が大きくなり、しかも応答速度の遅さを改善することはできなかった。
【０００５】
本発明は、このような問題を解決するためになされたものであり、高電圧入力が可能で、しかもチップ面積を小さくすることができ、応答速度も速くすることができる降圧型スイッチングレギュレータを得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る降圧型スイッチングレギュレータは、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタで構成され、入力端子に入力された、該低耐圧ＭＯＳトランジスタの耐電圧以上であると共に該高耐圧ＭＯＳトランジスタの耐電圧未満の入力電圧を、所定の定電圧に降圧して出力端子から出力する、インダクタを使用した非絶縁方式の降圧型スイッチングレギュレータにおいて、
ゲートに入力された制御信号に応じてスイッチングを行い、前記インダクタに対して前記入力電圧による充電を行うＮＭＯＳトランジスタからなるスイッチング素子と、
ゲートに入力された制御信号に応じてスイッチングを行い、該スイッチング素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行うＮＭＯＳトランジスタからなる同期整流用素子と、
所定の第１電源電圧を生成して出力する電源回路部と、
一端が前記スイッチング素子と前記インダクタとの接続部に接続され、他端に前記第１電源電圧が入力されるコンデンサと、
入力された制御信号に応じて前記スイッチング素子のオン／オフ制御を行う第１のドライブ回路部と、
入力された制御信号に応じて前記同期整流用素子のオン／オフ制御を行う第２のドライブ回路部と、
前記出力端子から出力される電圧が前記所定の定電圧になるように、前記スイッチング素子及び同期整流用素子のスイッチング制御を行う各制御信号をそれぞれ生成して対応する前記第１及び第２の各ドライブ回路部に出力する制御回路部と、
を備え、
前記第２のドライブ回路部は、前記コンデンサから電源供給され、
前記電源回路部は、前記低耐圧ＭＯＳトランジスタの耐電圧以下である前記所定の第１電源電圧を生成して出力するものである。
【０００８】
また、前記コンデンサは、ダイオードを介して前記電源回路部からの第１電源電圧が入力されるようにした。
【０００９】
また、前記制御回路部から入力された制御信号に応じてスイッチングを行い、前記第１電源電圧と前記コンデンサとの接続制御を行うスイッチ回路部を備えるようにしてもよい。
【００１０】
また、前記第２のドライブ回路部は、前記同期整流用素子のゲートに制御信号を出力する出力回路を備え、該出力回路からハイレベルを出力するためのＭＯＳトランジスタが高耐圧ＭＯＳトランジスタで、該出力回路からローレベルの信号を出力するためのＭＯＳトランジスタが低耐圧ＭＯＳトランジスタでそれぞれ構成されるようにした。
【００１１】
また、前記第２のドライブ回路部は、入力された前記制御信号を前記コンデンサから供給される電源電圧の振幅を有する信号にレベルシフトさせて、前記出力回路をなす高耐圧ＭＯＳトランジスタのゲートに出力するレベルシフト回路を備えるようにした。
【００１２】
この場合、前記出力回路を構成する前記高耐圧ＭＯＳトランジスタは、ゲートが他の高耐圧ＭＯＳトランジスタよりも低耐圧であるようにした。
【００１３】
また、前記制御回路部は、前記スイッチング素子がオフして遮断状態になったことを検出した後、前記同期整流用素子をオンさせて導通状態にするようにした。
【００１４】
この場合、前記制御回路部は、前記スイッチング素子がオフして遮断状態になったことにより前記インダクタの一端の電圧がローレベルになったことを検出して前記同期整流用素子をオンさせて導通状態にするようにしてもよい。
【００１５】
また、前記第１のドライブ回路部は、前記コンデンサから電源供給され、前記低耐圧ＭＯＳトランジスタで構成されるようにした。
この場合、前記低耐圧ＭＯＳトランジスタは、前記スイッチング素子がオンすると共に前記同期整流用素子がオフしているときの、前記第１のドライブ回路部における、前記コンデンサから電源供給される正側電源入力端の電圧と、前記入力電圧との電圧差に耐えられる耐電圧性能を有するようにしてもよい。
【発明の効果】
【００１６】
本発明の降圧型スイッチングレギュレータによれば、同期整流用素子をオン／オフ制御する第２のドライブ回路部の電源を、一端が前記スイッチング素子と前記インダクタとの接続部に接続され、他端に前記第１電源電圧が入力されるコンデンサから供給されるようにしたことから、第２のドライブ回路部の一部のトランジスタ、具体的にはローレベルの信号を出力するためのＭＯＳトランジスタを低耐圧ＭＯＳトランジスタで構成することができ、簡単な回路で、チップ面積を小さくすることができると共に高速応答を可能にすることができる。また、集積化した際に、外付け容量の代わりにブートストラップコンデンサをなす前記コンデンサから第２のドライブ回路部に電源が供給されるようにしたことから、外付け部品点数の削減と入出力端子の削減を図ることができる。
【００１７】
また、前記第２のドライブ回路部における出力回路からローレベルの信号を出力するためのＭＯＳトランジスタを低耐圧ＭＯＳトランジスタで構成するようにしたことから、電流駆動能力を向上させることができる。
【００１８】
また、前記第２のドライブ回路部に、入力された前記制御信号を前記コンデンサから供給される電源電圧の振幅を有する信号にレベルシフトさせて、前記出力回路をなす高耐圧ＭＯＳトランジスタのゲートに出力するレベルシフト回路を備えるようにしたことから、前記出力回路を構成する前記高耐圧ＭＯＳトランジスタを、ゲートが他の高耐圧ＭＯＳトランジスタよりも低耐圧にすることができ、チップ面積を小さくすることができると共にドライブ能力を向上させることができる。
【００１９】
また、前記スイッチング素子がオフして遮断状態になったことを検出した後、前記同期整流用素子をオンさせて導通状態にするようにしたことから、第２のドライブ回路部に不具合が発生することを防止できる。
【００２０】
また、前記スイッチング素子がオフして遮断状態になったことにより前記インダクタの一端の電圧がローレベルになったことを検出して前記同期整流用素子をオンさせて導通状態にするようにしたことから、第２のドライブ回路部に不具合が発生することを、より一層防止することができる。
【００２１】
また、前記第１のドライブ回路部は、前記コンデンサから電源供給され、前記低耐圧ＭＯＳトランジスタで構成されるようにしたことから、更にチップ面積を小さくすることができると共により一層高速応答を可能にすることができる。
【発明を実施するための最良の形態】
【００２２】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧ＶＨを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する同期整流方式の降圧型スイッチングレギュレータであり、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一チップ上に集積した半導体で製造されている。なお、入力電圧ＶＨ以上の耐圧を持つＭＯＳトランジスタを高耐圧ＭＯＳトランジスタと呼び、該高耐圧ＭＯＳトランジスタよりもドライブ能力が高く入力電圧ＶＨ以下の耐圧を持つＭＯＳトランジスタを低耐圧ＭＯＳトランジスタと呼ぶ。
【００２３】
スイッチングレギュレータ１は、入力電圧ＶＨの出力制御を行うためのスイッチング動作を行うＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。また、スイッチングレギュレータ１は、出力電圧Ｖｏｕｔが前記所定の定電圧になるようにスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のスイッチング制御を行う、例えばＰＷＭ制御を行うためのＰＷＭパルス信号であるパルス信号ＣＰ１、及びパルス信号ＣＰ１の信号レベルを反転させた反転信号ＣＰ２をそれぞれ生成して出力する制御回路２を備えている。
【００２４】
更に、スイッチングレギュレータ１は、制御回路２からのパルス信号ＣＰ１に応じてスイッチングトランジスタＭ１をオン／オフ制御するバッファ回路をなす、低耐圧ＭＯＳトランジスタで構成された第１ドライブ回路３と、制御回路２からの反転信号ＣＰ２に応じて同期整流用トランジスタＭ２をオン／オフ制御するバッファ回路をなす、低耐圧ＭＯＳトランジスタで構成された第２ドライブ回路４と、インダクタＬ１と、出力コンデンサＣｏと、第１電源回路５と、ブートストラップコンデンサＣ１と、ダイオードＤ１とを備えている。
【００２５】
なお、スイッチングトランジスタＭ１はスイッチング素子を、同期整流用トランジスタＭ２は同期整流用素子を、第１ドライブ回路３は第１のドライブ回路部を、第２ドライブ回路４は第２のドライブ回路部を、第１電源回路５は電源回路部を、制御回路２は制御回路部をそれぞれなす。また、スイッチングレギュレータ１において、インダクタＬ１及び出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００２６】
入力電圧ＶＨは、高耐圧ＭＯＳトランジスタの耐電圧以下であると共に、低耐圧ＭＯＳトランジスタの耐電圧以上の電圧であるため、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２には高耐圧のＮＭＯＳトランジスタを使用している。入力端子ＩＮと接地電圧との間にはスイッチングトランジスタＭ１と同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部をＬＸとする。接続部ＬＸと出力端子ＯＵＴとの間にインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧との間に出力コンデンサＣｏが接続されている。
【００２７】
第１電源回路５は、低耐圧ＭＯＳトランジスタの耐電圧よりも小さい所定の電源電圧ＶＬを生成して出力し、該電源電圧ＶＬはダイオードＤ１を介して第１ドライブ回路３及び第２ドライブ回路４の各正側電源入力端に入力されている。なお、電源電圧ＶＬは第１電源電圧をなす。ダイオードＤ１のカソードと接続部ＬＸとの間にはブートストラップコンデンサＣ１が接続され、第１ドライブ回路３の負側電源入力端は接続部ＬＸに接続され、第２ドライブ回路４の負側電源入力端は接地電圧に接続されている。第１ドライブ回路３の入力端には制御回路２からのパルス信号ＣＰ１が入力されており、第１ドライブ回路３の出力端はスイッチングトランジスタＭ１のゲートに接続されている。また、第２ドライブ回路３の入力端には制御回路２からの反転信号ＣＰ２が入力されており、第２ドライブ回路４の出力端は同期整流用トランジスタＭ２のゲートに接続されている。
【００２８】
このような構成において、図２は、図１のスイッチングレギュレータ１における各部の波形例を示した図であり、図２を参照しながら図１のスイッチングレギュレータ１の動作について説明する。なお、第１ドライブ回路３及び第２ドライブ回路４の各正側電源入力端に入力される電圧を電圧Ｖｂｓｔとする。
出力電圧Ｖｏｕｔが０Ｖである場合、ブートストラップコンデンサＣ１は、ダイオードＤ１を介して第１電源回路５からの電源電圧ＶＬによって充電されており、第１ドライブ回路３及び第２ドライブ回路４の正側電源入力端と負側電源入力端との間には、電源電圧ＶＬからダイオードＤ１の順方向電圧を引いた電圧Ｖｂｓｔがそれぞれ印加されている。
【００２９】
パルス信号ＣＰ１がハイレベルになると、第１ドライブ回路３の出力信号Ｓ１もハイレベルになると共に反転信号ＣＰ２がローレベルになって第２ドライブ回路４の出力信号Ｓ２がローレベルになり、スイッチングトランジスタＭ１がオンして導通状態になると共に同期整流用トランジスタＭ２がオフして遮断状態になる。
このため、接続部ＬＸの電圧ＶＬＸが上昇し、インダクタＬ１を介して出力電圧Ｖｏｕｔも上昇する。このとき、ブートストラップコンデンサＣ１における、第１ドライブ回路３及び第２ドライブ回路４の各正側電源入力端にそれぞれ接続された端部の電圧Ｖｂｓｔも、上昇して電源電圧ＶＬ以上になることから、ダイオードＤ１はオフする。
【００３０】
このため、第１ドライブ回路３及び第２ドライブ回路４への電源供給は、ブートストラップコンデンサＣ１だけから行われることになり、第１電源回路５の電流供給能力を小さくすることができる。第１ドライブ回路３には、正側電源入力端に入力電圧ＶＨよりも大きい電圧Ｖｂｓｔが、負側電源入力端に入力電圧ＶＨまで上昇した電圧ＶＬＸがそれぞれ入力される。このことから、第１ドライブ回路３には、電圧Ｖｂｓｔと入力電圧ＶＨとの電圧差に耐えることができるトランジスタを使用すればよく、低耐圧ＭＯＳトランジスタを使用することができ、チップ面積を小さくすることができると共に高速応答を可能にすることができる。
【００３１】
また、第２ドライブ回路４をなすバッファが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列に接続されて構成されたインバータを２つ直列に接続されてなる場合、同期整流用トランジスタＭ２のゲートに接続された後段の該インバータにおける該ＰＭＯＳトランジスタがオフして遮断状態になると共に該ＮＭＯＳトランジスタがオンして導通状態になる。このため、正側電源電圧として入力された電圧Ｖｂｓｔが入力電圧ＶＨよりも大きくなっていても前記後段のインバータを構成するＰＭＯＳトランジスタがオフして遮断状態であることから、前記後段のインバータを構成するＮＭＯＳトランジスタに低耐圧ＭＯＳトランジスタを使用することができる。
【００３２】
一方、第２ドライブ回路４をなすバッファを構成する前段のインバータでは、ＰＭＯＳトランジスタがオンして導通状態になると共にＮＭＯＳトランジスタがオフして遮断状態になる。このため、正側電源電圧として入力された電圧Ｖｂｓｔが入力電圧ＶＨよりも大きくなっていても前記前段のインバータを構成するＮＭＯＳトランジスタがオフして遮断状態であることから、前記前段のインバータを構成するＰＭＯＳトランジスタに低耐圧ＭＯＳトランジスタを使用することができる。これらのことから、チップ面積を小さくすることができると共に高速応答を可能にすることができる。
【００３３】
次に、パルス信号ＣＰ１がローレベルになると、第１ドライブ回路３の出力信号Ｓ１もローレベルになると共に反転信号ＣＰ２がハイレベルになって第２ドライブ回路４の出力信号Ｓ２がハイレベルになり、スイッチングトランジスタＭ１がオフして遮断状態になると共に同期整流用トランジスタＭ２がオンして導通状態になる。このため、インダクタＬ１への電流は、接地電圧から同期整流用トランジスタＭ２を介して供給され、接続部ＬＸの電圧ＶＬＸは接地電圧よりも同期整流用トランジスタＭ２による電圧降下分だけ小さい電圧になり、ブートストラップコンデンサＣ１は、再びダイオードＤ１を介して電源電圧ＶＬで充電される。
【００３４】
この場合、第１ドライブ回路３には、正側電源入力端にほぼ電源電圧ＶＬに等しい電圧Ｖｂｓｔが、負側電源入力端にほぼ接地電圧に等しい電圧ＶＬＸがそれぞれ入力される。このことから、第１ドライブ回路３には、電源電圧ＶＬに耐えることができるトランジスタを使用すればよく、低耐圧ＭＯＳトランジスタを使用することができ、チップ面積を小さくすることができると共に高速応答を可能にすることができる。
また、第２ドライブ回路４においても、正側電源入力端にほぼ電源電圧ＶＬに等しい電圧Ｖｂｓｔが、負側電源入力端に接地電圧がそれぞれ入力される。このことから、第２ドライブ回路４には、前記のような構成のバッファを使用することができ、チップ面積を小さくすることができると共に高速応答を可能にすることができる。
【００３５】
次に、再度パルス信号ＣＰ１がハイレベルになると、第１ドライブ回路３の出力信号Ｓ１がハイレベルになると共に第２ドライブ回路４の出力信号Ｓ２がローレベルになり、スイッチングトランジスタＭ１がオンして導通状態になると共に同期整流用トランジスタＭ２がオフして遮断状態になって、接続部ＬＸの電圧ＶＬＸを上昇させ、以下、前記のような動作が繰り返される。
ここで、制御回路２は、図３のような構成をなすようにしてもよい。
図３において、制御回路２は、例えばＰＷＭ制御を行うためのＰＷＭパルス信号であるパルス信号ＣＰ３を生成して出力する制御回路部１１と、ＮＡＮＤ回路１２と、ＯＲ回路１３と、インバータ１４及び１５とを備えている。ＮＡＮＤ回路１２、ＯＲ回路１３及びインバータ１４，１５で構成された論理回路は、パルス信号ＣＰ３からパルス信号ＣＰ１及び反転信号ＣＰ２を生成して出力するものである。
【００３６】
ＮＡＮＤ回路１２及びＯＲ回路１３の各一方の入力端には、パルス信号ＣＰ３がそれぞれ入力され、ＮＡＮＤ回路１２の出力端はＯＲ回路１３の他方の入力端に接続されると共に、ＯＲ回路１３の出力端はＮＡＮＤ回路１２の他方の入力端に接続されている。ＮＡＮＤ回路１２の出力端はインバータ１４の入力端に接続され、インバータ１４の出力端からパルス信号ＣＰ１が出力される。また、ＯＲ回路１３の出力端はインバータ１５の入力端に接続され、インバータ１５の出力端から反転信号ＣＰ２が出力される。
【００３７】
パルス信号ＣＰ３がハイレベルになると、反転信号ＣＰ２がローレベルになり、その後パルス信号ＣＰ１がハイレベルになる。パルス信号ＣＰ３がローレベルになると、パルス信号ＣＰ１がローレベルになり、その後反転信号ＣＰ２がハイレベルになる。このため、第２ドライブ回路４からの出力信号Ｓ２がハイレベルになるのは、接続部ＬＸがローレベルになった後であり、出力信号Ｓ２がローレベルになるのは、接続部ＬＸがハイレベルになる前である。したがって、第２ドライブ回路４の出力端が、低耐圧ＭＯＳトランジスタであるローサイド側のスイッチをなす前記ＮＭＯＳトランジスタの耐圧を超えることはない。
【００３８】
なお、図１の制御回路２が、図４で示すように、電圧ＶＬＸに応じたパルス信号ＣＰ１及び反転信号ＣＰ２をそれぞれ生成するようにしてもよい。
図５は、図４の制御回路２の回路例を示した図であり、図５では、図３と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図３との相違点のみ説明する。
図５における図３との相違点は、ＯＲ回路１６を追加したことにある。
【００３９】
図５において、制御回路２は、制御回路部１１と、ＮＡＮＤ回路１２と、ＯＲ回路１３及び１６と、インバータ１４及び１５とを備えている。ＮＡＮＤ回路１２、ＯＲ回路１３，１６及びインバータ１４，１５で構成された論理回路は、パルス信号ＣＰ３からパルス信号ＣＰ１及び反転信号ＣＰ２を生成して出力するものである。ＮＡＮＤ回路１２及びＯＲ回路１６の各一方の入力端には、パルス信号ＣＰ３がそれぞれ入力され、ＯＲ回路１６の他方の入力端には電圧ＶＬＸが入力されており、ＯＲ回路１６の出力端はＯＲ回路１３の一方の入力端に接続されている。
【００４０】
パルス信号ＣＰ３がローレベルになると、パルス信号ＣＰ１がローレベルになり、スイッチングトランジスタＭ１がオフして遮断状態になる。スイッチングトランジスタＭ１がオフすると、接続部ＬＸはインダクタＬ１の順方向電流によって電圧が引き下げられてローレベルになる。その後、反転信号ＣＰ２がハイレベルになり同期整流用トランジスタＭ２がオンして導通状態になる。次に、パルス信号ＣＰ３がハイレベルになると、反転信号ＣＰ２がローレベルになり、その後パルス信号ＣＰ１がハイレベルになる。したがって、第２ドライブ回路４の出力端が、低耐圧ＭＯＳトランジスタであるローサイド側のスイッチをなす前記ＮＭＯＳトランジスタの耐圧を超えることはない。図３の場合と比較すると、図５の場合では、接続部ＬＸの電圧ＶＬＸがローレベルになることを検出しているため、安全性が高まるが、遅延時間が大きくなるというデメリットも発生する。なお、
【００４１】
このように、本第１の実施の形態における降圧型スイッチングレギュレータは、簡単な回路で、第１ドライブ回路３を構成するトランジスタ及び第２ドライブ回路４を構成する一部のトランジスタに低耐圧ＭＯＳトランジスタを使用することができ、チップ面積を小さくすることができると共に高速応答を可能にすることができる。
【００４２】
第２の実施の形態．
図６は、本発明の第２の実施の形態における降圧型スイッチングレギュレータの第２ドライブ回路４の回路例を示した図であり、本発明の第２の実施の形態における降圧型スイッチングレギュレータの回路例を示した図は、図１と同様であることから省略し、スイッチングレギュレータ１において、第２ドライブ回路４以外は前記第１の実施の形態と同じであることからその説明を省略する。
図６において、第２ドライブ回路４は、レベルシフト回路２１、インバータ２２，２３、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２で構成されている。
【００４３】
レベルシフト回路２１では、正側電源入力端に電圧Ｖｂｓｔが、負側電源入力端には接地電圧がそれぞれ入力され、インバータ２２では、正側電源入力端に電圧Ｖｂｓｔが、負側電源入力端には電圧ＶＬＸがそれぞれ入力されている。また、インバータ２３では、正側電源入力端に電源電圧ＶＬが、負側電源入力端には接地電圧がそれぞれ入力されている。レベルシフト回路２１及びインバータ２３の各入力端にはそれぞれ反転信号ＣＰ２が入力され、レベルシフト回路２１の出力端はインバータ２２の入力端に接続されている。電圧Ｖｂｓｔと接地電圧との間には、ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２が直列に接続され、ＰＭＯＳトランジスタＭ１１のゲートにはインバータ２２の出力端が、ＮＭＯＳトランジスタＭ１２のゲートにはインバータ２３の出力端がそれぞれ接続されている。ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２の接続部が第２ドライブ回路４の出力端をなしている。
【００４４】
このような構成において、レベルシフト回路２１は、反転信号ＣＰ２を電圧Ｖｂｓｔと接地電圧との振幅を有するパルス信号にレベルシフトさせてインバータ２２の入力端に出力する。このようにすることにより、ＰＭＯＳトランジスタＭ１１のゲート耐圧を小さくすることができ、更にチップ面積を小さくすることができると共に高速応答を可能にすることができる。
このように、本第２の実施の形態におけるスイッチングレギュレータは、前記第１の実施の形態と同様の効果を得ることができると共に、更にチップ面積を小さくすることができると共に高速応答を可能にすることができる。
【００４５】
なお、前記第１及び第２の各実施の形態において、ダイオードＤ１の代わりに、ダイオードＤ１と同じオン／オフ動作を行うように制御されるスイッチを使用してもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
【図２】図１のスイッチングレギュレータ１における各部の波形例を示した図である。
【図３】図１における制御回路２の回路構成例を示した図である。
【図４】本発明の第１の実施の形態における降圧型スイッチングレギュレータの他の回路例を示した図である。
【図５】図４における制御回路２の回路構成例を示した図である。
【図６】本発明の第２の実施の形態における降圧型スイッチングレギュレータの第２ドライブ回路４の回路例を示した図である。
【符号の説明】
【００４７】
１  スイッチングレギュレータ
２  制御回路
３  第１ドライブ回路
４  第２ドライブ回路
５  第１電源回路
１１  制御回路部
１２  ＮＡＮＤ回路
１３，１６  ＯＲ回路
１４，１５，２２，２３  インバータ
２１  レベルシフト回路
Ｍ１  スイッチングトランジスタ
Ｍ２  同期整流用トランジスタ
Ｍ１１  ＰＭＯＳトランジスタ
Ｍ１２  ＮＭＯＳトランジスタ
Ｄ１  ダイオード
Ｌ１  インダクタ
Ｃ１  ブートストラップコンデンサ
Ｃｏ  出力コンデンサ
【図１】
0005309683.tif 000002
【図２】
0005309683.tif 000003
【図３】
0005309683.tif 000004
【図４】
0005309683.tif 000005
【図５】
0005309683.tif 000006
【図６】
0005309683.tif 000007