(57)【特許請求の範囲】
【請求項１】
Ｘ電極とＹ電極と前記Ｘ電極及び前記Ｙ電極に交差するアドレス電極とで構成され、複数のサブフィールドを用いて画像の表示を行うプラズマディスプレイ装置の駆動方法であって、
前記複数のサブフィールドのうち少なくとも１つは、表示セル内の電荷の制御を行うリセット期間と、前記Ｙ電極にスキャンパルスを印加するとともに前記アドレス電極にアドレスパルスを印加して表示セルの選択を行うアドレス期間と、選択された表示セルを発光させるサステイン期間とを有し、
前記複数のサブフィールドのうち少なくとも１つのサブフィールドにおけるリセット期間では、直前のサブフィールドのサステイン期間において発光した表示セル及び発光しなかった表示セルの全ての表示セルにおいて書き込み放電を生じさせる全セル書き込み放電用パルスを前記Ｘ電極に複数回印加すると共に、
前記Ｘ電極に１回目に印加される前記全セル書き込み放電用パルスは前記Ｘ電極に２回目に印加される前記全セル書き込み放電用パルスよりもパルス幅が大きいことを特徴とするプラズマディスプレイ装置の駆動方法。
【請求項２】
前記Ｘ電極に複数回印加される前記全セル書き込み放電用パルスは正極性であり、前記スキャンパルスは負極性であることを特徴とする請求項１に記載のプラズマディスプレイ装置の駆動方法。
【請求項３】
前記Ｘ電極に複数回印加される前記全セル書き込み放電用パルスは立上がりと立下がりにおいてそれぞれ放電を生じさせることを特徴とする請求項１または２のいずれかに記載のプラズマディスプレイ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、パーソナルコンピュータやワークステーションなどのディスプレイ装置や、平面型の壁掛けテレビジョン受信装置や、さらには、広告や情報の表示装置等に用いられる放電式の表示技術、例えば、プラズマディスプレイパネル等の表示技術に関する。
【背景技術】
【０００２】
プラズマディスプレイ装置では、従来のＣＲＴ方式等の厚型構造のディスプレイに代わり、薄形構造のディスプレイを実現するものであり、特に、大型のディスプレイに適するものとして期待されている。
【０００３】
かかるプラズマディスプレイ装置では、一般に、１フィールド（１枚の画面）を輝度毎に複数のサブフィールドに分割し、各画素（表示セル）毎に放電により紫外線を発生させて蛍光体を励起し発光させる。なお、この放電は維持放電（サステイン放電）と呼ばれ、サブフィールド毎にこの放電回数を変えることで中間調の表示を行う。なお、かかるプラズマディスプレイ装置では、１フィールド（１枚の画面）の画像を表示するためには、各サブフィールドの最初のリセット期間において、まず、その放電領域（表示セル）内に蓄積した荷電粒子を消去（制御）するため、表示画面全面（全セル）にリセットパルスを印加し、書き込み放電及び自己消去放電を生じるようになっている。リセット期間後、画面上で発光表示するセルの選択（アドレス）を、上記サステイン放電の前のアドレス期間と呼ばれる期間を利用して、すなわち、表示画面上に配設された、例えばＹ電極から成るスキャン用の電極にスキャンパルスを、そして、アドレス用の電極にアドレスパルスを印加することにより行う。
【０００４】
このように、プラズマディスプレイパネルでは、画面上の表示するセルの選択が、Ｙ電極から成るアドレス用の電極にスキャンパルスを印加することにより行われ、その後、これらによって選択されたセルにおいて上記のサステイン放電が行われることにより画像表示する。
【０００５】
ところで、従来は、各サブフィールドの最初では、通常、その直前のサブフィールドにおいてサステイン放電が行われたか否かにかかわらず、放電領域（表示セル）内に蓄積した荷電粒子を消去するために全面で書き込み放電及び消去放電を行っていた。しかしながら、この放電による発光は発光信号の有無によらずに全セルで起こるため、特に黒レベルでの輝度が上昇してしまい、コントラストを劣化させてしまう。そこで、例えば、特許文献１には、直前のサブフィールドでサステイン放電が行われたセルのみ電荷（壁電荷）を消去する操作を行う技術が記載されている。この技術は、直前のサブフィールドにおいて上記サステイン放電が行われたセルのみに選択的に書き込み放電及び自己消去放電を行わせ、もって、コントラストの劣化を防止するものである。なお、かかる技術でも、上記１フィールド（１枚の画面）を構成する複数のサブフィールドの内の最初のサブフィールドのリセット期間では、やはり、セル内に蓄積した電荷を消去するために全面で書き込み放電及び消去放電を行っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−２７８７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記関連技術では、特に、プラズマディスプレイパネルの高精細化の要求によるセル構造の微細化に伴い、上下、左右の隣接表示セル間の間隔が狭小化しており、これにより、各セルの放電時に発生する電荷による上下、左右隣接セルへの影響（いわゆるクロストーク）が大きくなり、そのため、各セルが正常な動作を行い難く、すなわち、誤放電による不要な発光や、必要なセルの不点灯を生じるという問題点があった。
【０００８】
発明者等は種々の試験等により、上記発生電荷による上下隣接表示セル間への影響は、特に、上記全面リセット放電時における放電遅れ量の不均一（ばらつき）が大きい程大きくなる傾向を示すこと、及び、この放電遅れ量が大きい場合には、このリセット放電に続くアドレス期間において、正常なアドレス放電が行われなくなってしまうことから、表示される画質の劣化を引き起こすことを確認した。また、左右隣接表示セル間への影響は、特に、上記アドレス放電の際のクロストークによる誤放電であること、及び、この誤放電により表示される画質の劣化を引き起こすことを確認した。
【０００９】
本発明は、本発明者等の課題認識、すなわち、全面リセット放電時における放電遅れ量の不均一による画質の劣化という認識に基づいて成されたものであり、より具体的には、この全面リセット放電時における放電遅れ量の不均一を抑制することにより、上下隣接セルへの影響であるクロストークを低減して安定したアドレス放電を実現し、もって、高精細な画面における高画質な画像を提供することを可能にする表示技術を提供することを目的とする。また、本発明は、本発明者等の課題認識、すなわち、アドレス放電の際のクロストークでの誤放電による画質の劣化という認識に基づいて成されたものであり、より具体的には、リセット放電後にアドレス放電の際の印加電圧とは極性の異なる電荷を蓄積する電圧を印加することにより、左右隣接セルでのクロストークによる誤放電を低減して安定したアドレス放電を実現し、もって、高精細画面、高画質画像が得られる表示技術を提供することを目的とするものである。
【００１０】
なお、上記特許文献１では、上記サステイン放電が行われたセルのみ選択的に書き込み放電及び自己消去放電を行わせることを開示しているものの、しかしながら、この従来技術では、電荷を完全に消去するものとしており、次の放電を安定化するために、自己消去放電により発生した電荷を利用することについては考慮されていなかった。
【００１１】
また、本発明は、上記スキャンパルスの印加によるセルの誤放電を防止し、もって、コントラストの劣化を防止できる表示技術を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために本発明では、
（１）リセット動作後に表示放電させるセルの選択を行い表示パネルに画像表示する放電式表示装置において、最初のリセットパルス印加後であってセルの選択前の期間に、該選択のための予備処理を行うパルスをセルの電極に印加する構成とする。
【００１３】
（２）サブフィールドを用いて表示パネルに画像表示する表示パネル駆動方法であって、リセット動作を行うサブフィールド期間において、セルの電極に１サブフィールド当たり複数個のリセットパルスを印加して該リセット動作を行った後、表示放電させるセルを選択するアドレス動作を行うようにする。
【００１４】
（３）上記（２）において、前記複数のリセットパルスが同じ電極に印加されるようにする。
【００１５】
（４）上記（３）において、２個のリセットパルスが印加され、２個目のリセットパルスが１個目のリセットパルスの終了後１μｓ〜数十μｓの時間内に印加されるようにする。
【００１６】
（５）上記（２）において、前記複数のリセットパルスが異なる電極に印加されるようにする。
【００１７】
（６）上記（２）において、前記複数のリセットパルスのうち最初のリセットパルスの印加終了と次のリセットパルスの印加開始とが略一致するようにする。
【００１８】
（７）サブフィールドを用いて表示パネルに画像表示する放電式表示装置であって、リセット動作を行うサブフィールド期間において、表示パネルのセルの電極に対し、該リセット動作のため１サブフィールド当たり複数個のリセットパルスを印加するように構成する。
【００１９】
（８）上記（７）において、前記複数のリセットパルスは同じ電極に印加されるようにする。
【００２０】
（９）上記（７）において、前記複数のリセットパルスは２個のリセットパルスであり、２個目のリセットパルスが１個目のリセットパルスの終了後１μｓ〜数十μｓの時間内に印加されるようにする。
【００２１】
（１０）上記（７）において、前記複数のリセットパルスは異なる電極に印加されるようにする。
【００２２】
（１１）上記（７）において、前記複数のリセットパルスのうち最初のリセットパルスの印加終了と次のリセットパルスの印加開始とが略一致するようにする。
【００２３】
（１２）リセット動作とアドレス動作を行い表示パネルのセルに画像表示のための表示放電を行わせる表示パネル駆動方法において、セルの電極に対し、リセット動作のためのリセットパルスを印加後、補助パルスを印加してアドレス動作時のスキャンパルスとは逆電位となる電荷を形成してから、表示放電させるセルを選択するアドレス動作を行うようにする。
【００２４】
（１３）上記（１２）において、前記補助パルスは、前記リセットパルス終了後１〜３μｓの時間内に印加されるようにする。
【００２５】
（１４）上記（１３）において、前記補助パルスは、直前の表示放電回数に対応して印加されるようにする。
【００２６】
（１５）上記（１２）において、前記補助パルスは、パルス幅が５〜３０μｓであるようにする。
【００２７】
（１６）上記（１２）において、前記補助パルスは、前記リセットパルスを印加する電極と同一の電極に印加されるようにする。
【００２８】
（１７）上記（１２）において、前記補助パルスは、前記スキャンパルスを印加する電極と同一の電極に印加されるようにする。
【００２９】
（１８）リセット動作とアドレス動作を行い表示パネルのセルにおける表示放電により画像表示する放電式表示装置において、セルの電極に対し、リセット動作用リセットパルス印加後、アドレス動作時のスキャンパルスとは逆電位となる電荷を形成する補助パルスを印加するようにする。
【００３０】
（１９）上記（１８）において、前記補助パルスは、前記リセットパルス終了後１〜３μｓの時間内に印加されるようにする。
【００３１】
（２０）上記（１８）において、前記補助パルスは、直前の表示放電回数に対応した時点で印加されるようにする。
【００３２】
（２１）上記（１８）において、前記補助パルスは、パルス幅が５〜３０μｓであるようにする。
【００３３】
（２２）上記（１８）において、前記補助パルスは、前記リセットパルスを印加する電極と同一の電極に印加されるようにする。
【００３４】
（２３）上記（１８）において、前記補助パルスは、前記スキャンパルスを印加する電極と同一の電極に印加されるようにする。
【００３５】
（２４）サブフィールドによる表示方式の構成を有し、リセット動作とアドレス動作を行い表示パネルのセルを表示放電させて画像表示する放電式表示装置において、リセット動作を行うサブフィールド期間において、セルの電極に対し、該リセット動作のため１サブフィールド当たり複数個のリセットパルスを印加し、かつ、リセットパルス印加後、アドレス動作時のスキャンパルスとは逆電位となる電荷を形成する補助パルスを印加するように構成する。
【発明の効果】
【００３６】
以上の詳細な説明からも明らかなように、本発明によれば、全面リセット放電時における放電遅れ量の不均一（ばらつき）を低減することにより、画像の高精細化、セル構造の微細化に伴う上下隣接表示セル間クロストークに起因するセルの誤動作防止、スキャンパルスによるセル誤放電による発光セルの誤動作防止等が可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態としてプラズマディスプレイパネルの場合の駆動方法を説明する図である。
【図２】本発明の一実施形態であるプラズマディスプレイパネルの具体的構造を示す図である。
【図３】上記図２の構成におけるＡ方向の部分拡大断面図である。
【図４】上記図２の構成におけるＢ方向の部分拡大断面図である。
【図５】プラズマディスプレイパネルの複数の電極群及び回路を示す図である。
【図６】プラズマディスプレイパネルのフィールド駆動方式を説明する図である。
【図７】プラズマディスプレイパネルの駆動パルス波形を示す図である。
【図８】本発明の他の実施形態を示す図である。
【図９】本発明の更に他の実施形態を示す図である。
【図１０】本発明の一実施形態であるプラズマディスプレイパネルの場合の駆動方法を説明する図である。
【図１１】本発明の一実施形態であるプラズマディスプレイパネルの場合の駆動方法を説明する図である。
【図１２】プラズマディスプレイパネルのセル内における荷電粒子の動きを示す図である。
【図１３】プラズマディスプレイパネルのセル内における荷電粒子の動きを示す図である。
【図１４】プラズマディスプレイパネルのセル内における荷電粒子の動きを示す図である。
【図１５】プラズマディスプレイパネルの電極駆動用波形を示す図である。
【図１６】プラズマディスプレイパネルの電極駆動用波形を示す図である。
【発明を実施するための形態】
【００３８】
以下、本発明の実施の形態を、図面を用いて説明する。
【００３９】
図２は、本発明の第一の実施形態であるプラズマディスプレイパネルの構造例図である。図において、前面ガラス基板２１の下面には透明なＸ電極２２と透明なＹ電極２３とが互いに平行に設けられている。また、これらＸ電極２２とＹ電極２３には、それぞれ、Ｘバス電極２４とＹバス電極２５が積層されて形成されている。さらに、その下面には、誘電体層２６と、さらに、その下面には、例えば、酸化マンガン（ＭｇＯ）等からなる保護層２７が設けられている。
【００４０】
一方、上記前面ガラス基板に対向して配置された背面ガラス基板２８の上面には、前記前面ガラス基板２１のＸ電極２２とＹ電極２３とに直角方向に交差するように、いわゆるアドレスＡ電極２９が設けられている。なお、このアドレスＡ電極２９上にも誘電体層３０が覆って設けられており、さらに、その上面にはパネルの隔壁３１を形成する部材が上記アドレスＡ電極２９と平行に配置されている。なお、上記アドレスＡ電極２９上の誘電体層３０上には、上記隔壁３１を形成する一対の部材との間に、それぞれ、蛍光体３２（赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色）が交互に塗布されている。
【００４１】
次に、図３は、上記図２に示したプラズマディスプレイパネルの、特に、その１つの表示セルを、図の矢印Ａ方向から見た場合の一部拡大断面図である。アドレスＡ電極２９は、一対の隔壁３１、３１の中間に位置しており、また、前面ガラス基板２１と背面ガラス基板２８との間に形成される空間３３には、例えば、Ｎｅ、Ｘｅ等のいわゆる放電ガスが充填されて放電空間が形成されている。
【００４２】
さらに、添付の図４は、上記図２のプラズマディスプレイパネルを、図の矢印Ｂ方向から見た場合の一部拡大断面図であり、３つの表示セル３３、３３…が図示されている。なお、各表示セルは、図中の点線で示す位置で略その境界を区切られており、また、この図からも明らかなように、各表示セルには、前面ガラス基板２１のＸ電極２２とＹ電極２３とが交互に順次配置されている。なお、ＡＣ型のプラズマディスプレイパネルでは、これらＸ電極２２とＹ電極２３の近傍の誘電体上に、具体的には、Ｘ電極２２とＹ電極２３上の誘電体層２６の下面に設けられた保護層２７上に電荷を分けて集め、この電荷を利用して放電を行うための電界を形成している。
【００４３】
図５は、上記前面ガラス基板２１上に形成されたＸ電極２２及びＹ電極２３と上記背面ガラス基板２８上に形成されたアドレスＡ電極２９の配線と、そして、これら各電極に接続された回路とからなる回路構成を示す模式図である。なお、Ｘ駆動回路３４は、上記複数のＸ電極２２に一時に印加する駆動パルスを発生しており（但し、このＸ電極２２は共通接続はされておらず、奇数番と偶数番により２組に分割されて別々に駆動されることもある）、他方、Ｙ駆動回路３５は、上記複数のＹ電極２２の各電極毎にその駆動パルスを発生して印加する。また、Ａ駆動回路３６は、上記アドレスＡ電極２９の各電極毎にその駆動パルスを発生して印加している。
【００４４】
図６には、上記にその構成を説明したＡＣ型のプラズマディスプレイパネルにおける駆動方法であるフィールド駆動方法を示す。図において、符号４０は、１フィールド期間を示しており、横軸には時間ｔ（１フィールド期間の時間）を、そして、縦軸（下方）には上記セルの行番号（ｙ）を示している。なお、この図示の例では、１フィールドが第１〜第８のサブフィールド、すなわち、８個のサブフィールド４１〜４８に分割されている例を示す。
【００４５】
図６において、第１のサブフィールド４１の1最初には、全セルにおいて書き込み放電及び電荷の消去のための自己消去放電と、電荷の分離を行うための全面リセット期間４１ａが設けられている。続く、第２〜第８サブフィールド４２〜４８の最初には、それぞれ、その直前のサブフィールドにおいてサステイン放電が行われたセルのみ選択的に書き込み及び消去のための放電と、やはり、電荷分離を行なうための選択リセット期間４２ａ〜４８ａが設けられている。
【００４６】
また、第１〜第８サブフィールド４１〜４８では、それぞれ、上記全面リセット期間４１ａあるいは上記選択リセット期間４２ａ〜４８ａに続いて、アドレス期間４１ｂ〜４８ｂが設けられ、さらに、これらに続いて、それぞれ、サステイン放電（維持放電）期間４１ｃ〜４８ｃが設けられている。なお、このサステイン放電期間４１ｃ〜４８ｃでは、それぞれに放電回数が割り振られており、これらの放電回数の組み合わせにより、いわゆる、中間調の表示を行うことを可能にしている。また、上記の放電回数の多少とサブフィールドの順番は任意であり、本実施の形態では、このサブフィールドを放電回数の多い順に並べた例をその一例として示している。
【００４７】
図７は、上記図６に示した、特に、上記第１サブフィールド４１における、各電極の駆動信号の波形を示すタイムチャートである。
【００４８】
図７（ａ）に示す信号波形は、上記第１サブフィールド４１の全面リセット期間４１ａにおいて、Ｘ電極２２に印加される駆動信号波形の一部を示している。また、図７（ｂ）に示す信号波形は、この時、互いに隣接するＹ電極２３の一部（例えば、この例では、第１行目のＹ１電極２３）に印加される駆動信号波形の一部を示している。図７（ｃ）に示す信号波形は、上記アドレスＡ電極２９の１本に印加される駆動信号波形の一部を、そして、図７（ｄ）に示す信号波形は、上記パルス信号の印加によりセル内に発生する放電による発光を示している。
【００４９】
ここで、上記第１のサブフィールド４１の全面リセット期間４１ａにおいて、Ｘ電極２２に印加される信号波形は、上記図７（ａ）に示すように、全表示セルに自己消去放電を起こさせるための全面リセットパルスＰ１、Ｐ２を備えている。なお、この全面リセットパルスＰ１、Ｐ２は、図からも明らかなように、本発明によれば、２つのリセットパルスＰ１、Ｐ２から形成されており、これにより、リセットパルスが連続して少なくとも２回、Ｘ電極２２に印加される。なお、この全面リセットパルスＰ１、Ｐ２は、各表示セル内における電荷の有無にかかわらず、全表示セルにおいて確実に放電を起こさせるためのものであり、その振幅（電圧）及び／又はパルス幅については、後に詳細に説明する。さらに、このＸ電極２２に印加される信号波形は、続くアドレス期間４１ｂにおいては、ＸスキャンパルスＰ３を、そして、その後のサステイン放電期間４１ｃにおいては、所定の電圧と幅を備えた所定数のサステインパルスＰ４を備えている。
【００５０】
また、Ｙ１電極２３に印加される信号波形は、上記図７（ｂ）に示すように、リセット期間４１ａに続くアドレス期間４１ｂにおいて、発光する表示セルを選択するため、負の極性のスキャンパルスＰ６を備えると共に、その後のサステイン放電期間４１ｃにおいては、所定の電圧と幅を備えた所定数のサステインパルスＰ７を備えている。
【００５１】
さらに、上記アドレスＡ電極２９に印加される信号波形が上記図７（ｃ）に示されており、この波形は、サステイン放電期間４１ｃにおいて、上記Ｘ電極２２及びＹ１電極２３に印加されるサステインパルスＰ４及びＰ７に対応する全面パルスＰ１１を備えている。また、表示セルを選択するためのスキャンパルスＰ６に合わせてアドレスパルスＰ１０が印加される。そして、図７（ｄ）には、上記各種の駆動パルスにより放電空間（表示セル）内で発生する放電による発光動作を示している。
【００５２】
ここで、図１（ａ）と（ｂ）には、上記図７にも示した第１サブフィールド４１における各信号波形のうち、特に、その全面リセット期間４１ａにおいてＸ電極２２に印加される信号波形（図１（ａ））、Ｙ電極２３に印加される信号波形（図１（ｂ））が示されている。また、この図１（ｃ）と（ｄ）には、上下に隣接する表示セル、すなわち、ＥセルとＦセルにおける放電とそれによる発光の状況の詳細が示されている。
【００５３】
特に、図１（ａ）に示すように、全面リセット期間４１ａにおいて、上記Ｘ電極２２に印加される全面リセットパルスは、上述のように、２つのリセットパルスＰ１、Ｐ２から形成されている。かかる２つのリセットパルスＰ１、Ｐ２から成る全面リセットパルスによれば、図１（ｃ）と（ｄ）に示すように、互いに上下に隣接するセル、例えば、ＥセルとＦセルとにおいて、最初のリセットパルスＰ１により生じる放電及びそれによる発光は、それぞれ、放電空間であるセル内の電荷の状態により、発生する放電に遅れが生じる。そして、この放電遅れの不均一（ばらつき）が大きくなると、隣接する表示セル間における電荷による影響（クロストーク）が大きくなり、これにより、その後のアドレス期間において正常なアドレス放電が阻害される。
【００５４】
そこで、本発明では、上記図１（ａ）に示したように、最初のリセットパルスＰ１に続いて、第２のリセットパルスＰ２がＸ電極２２に印加される。すなわち、本発明では、まず、最初のリセットパルスＰ１によりプラズマディスプレイパネルの全セルに放電を生じるが、上記図１（ｃ）と（ｄ）に示すように、上下に隣接する、例えば、Ｅセルでは比較的小さな遅れ時間で放電Ｄ１１が発生し、他方、Ｆセルにおいては、これよりも大きな遅れ時間で放電Ｄ２１が発生する。また、これらの放電Ｄ１１、Ｄ２１の後、上記リセットパルスＰ１の終了（立下がり）から所定の時間を経過した後に、再び、いわゆる自己消去放電Ｄ１２、Ｄ２２が発生する。なお、図の波形からも明らかなように、上記リセットパルスＰ１の立上がりにおいて発生する放電Ｄ１１、Ｄ２１は、それぞれの放電空間であるセルにおける状況によりその時期が異なるが、その後の自己消去放電Ｄ１２、Ｄ２２では、ほぼ同時期に放電が発生する。
【００５５】
そこで、さらに、第２のリセットパルスＰ２を印加して再びセル内で放電することにより、図のように、上記第２のリセットパルスＰ２による書き込み放電Ｄ１３、Ｄ２３を、全セル内で、ほぼ同時に発生し、すなわち、放電遅れの不均一（ばらつき）を小さくし、もって、上下に隣接する表示セル間における電荷による影響（クロストーク）を小さくし、その後のアドレス期間における正常なアドレス放電を確実に確保するものである。なお、図中の符号Ｄ１４、Ｄ２４は、上記第２のリセットパルスＰ２により生じる自己消去放電による発光を示している。このように、本発明では、まず、最初のリセットパルスにより各表示セル内での空間電荷を生成させ、壁電荷の状況を同じにして、第２のリセットパルスの放電のタイミングを揃えようとするものである。
【００５６】
なお、上記した最初のリセットパルスＰ１のパルス幅ｔ１と、その後に印加する第２のリセットパルスＰ２のパルス幅ｔ２とは、特に、前者と後者はほぼ同一の値に設定すればよいが、特に、前者による放電遅れのばらつきを考慮し、前者のパルス幅を後者のそれよりも大きな値に設定する（ｔ１≧ｔ２）ことがより好ましい。また、これらリセットパルスＰ１、Ｐ２のパルス幅ｔ１、ｔ２は、このパルスの印加により生じる書き込み放電によって、その後に発生する自己消去放電のための壁電荷を電極間に付着する程度に設定され、また、その振幅は、通常、Ｘ、Ｙ電極間の放電開始電圧以上となる、数百ボルトに設定される。
【００５７】
さらに、これら２つのリセットパルスＰ１、Ｐ２間の間隔ｄは、あまり近過ぎる場合には、上記最初のリセットパルスＰ１による自己消去放電Ｄ１２、Ｄ２２との干渉を生じてしまうことから、少なくとも１μｓ程度の間隔ｄを持たせることが好ましい。また、これら２つのリセットパルスＰ１、Ｐ２間の間隔ｄは、上記第２のリセットパルスＰ２により発生する書き込み放電Ｄ１３、Ｄ２３がほぼ同時に発生する程度であればよく、例えば、各セルの構造や放電ガス等によっても異なるが、数十μｓ程度までの範囲で設定が可能であろう。
【００５８】
なお、上記の実施形態では、全セルにおけるリセットパルスによる放電のタイミングを揃えるために、同一の電極、すなわち上記Ｘ電極２２にリセットパルスを２回印加するようにしているが、本発明はこれに限定されない。すなわち、例えば、図８（ａ）及び図８（ｂ）にも示すように、上記Ｘ電極２２にリセットパルスＰ２を印加する前に、上記リセットパルスＰ１に対応するリセットパルスＰ１’をＹ電極２３に印加することも可能である。なお、この図８に示す他の実施の形態においても、その動作、さらには、その作用及び効果は、上記実施の形態と同様であり、ここではその詳細な説明は省略する。なお、図８（ｃ）には、上記のリセットパルスＰ１’、Ｐ２によりセル内で発生する放電とそれによる発光が示されている。
【００５９】
さらに、図９には、本発明のさらに他の実施形態を示す。この形態では、上記図８に示した実施形態と同様、上記Ｘ電極２２に印加するリセットパルスＰ１に代え、これに対応するリセットパルスＰ１’をＹ電極２３に印加するものであり（図９（ａ）及び（ｂ）を参照）、さらに、図９からも明らかなように、最初のリセットパルスＰ１’の終了（立下がり）を第２のリセットパルスＰ２の開始（立上がり）とほぼ一致させるものである。なお、このように、最初のリセットパルスＰ１’の立下がり時間と第２のリセットパルスＰ２の立上がり時間とを略一致させることにより、図９（ｃ）にも示すように、上記リセットパルスの印加により生じる放電及びそれに伴う発光の回数を減少させる（１回減少する）ことが可能になる。このことによれば、このリセット期間での放電による発光は全セルで起こるため、特に黒レベルでの輝度が上昇してしまうことを防止でき、コントラスト劣化の防止対策として有利である。
【００６０】
次に、他の実施形態について図１０〜図１５を用いて説明する。図１０は、上記図６に示した上記第１サブフィールド４１における各電極の駆動電圧波形を示す。
【００６１】
まず、図１０（ａ）に示す信号波形は、上記第１サブフィールド４１においてＸ電極２２に印加される駆動電圧波形の一部を示している。また、図１０（ｂ）に示す信号波形は、互いに隣接するＹ電極２３の一部（例えば、この例では、第１行目のＹ１電極２３）に印加される駆動電圧波形の一部を示している。また、図１０（ｃ）に示す信号波形は、上記アドレスＡ電極２９の１本に印加される駆動電圧波形の一部を、そして、図１０（ｄ）に示す信号波形は、上記パルス電圧の印加によりセル内に発生する放電による発光を示している。
【００６２】
ここで、例えば、図７におけるサブフィールド４１において、Ｘ電極２２に印加される電圧波形は、上記図１０（ａ）に示すように、その全面リセット期間４１ａにおいては、全セルに自己消去放電を起こさせるための全面リセットパルスＰ２１を備えると共に、その放電終了後に、本発明により新たにＸ電極２２に印加される補助パルスＰ２２とを備えている。なお、全面リセットパルスＰ２１は、各セル内における電荷の有無にかかわらず、全セルにおいて確実に放電を起こさせるため、後に説明する選択リセットパルスＰ３６に比較し、その振幅（電圧）及び／又はパルス幅においてより大きな値に設定されている。また、この補助パルスＰ２２は、図からも明らかなように、上記全面リセットパルスＰ２１の立ち下がりから所定の時間ｔ１１を過ぎた後に、所定の期間（パルス幅）ｔ２２だけ立ち上がるパルス信号となっている。さらに、このＸ電極２２に印加される電圧波形は、続くアドレス期間４１ｂにおいては、ＸスキャンパルスＰ２３を、そして、その後のサステイン放電期間４１ｃにおいては、所定の電圧と幅を備えた所定数のサステインパルスＰ２４を備えている。
【００６３】
また、Ｙ１電極２３に印加される電圧波形は、上記図１０（ｂ）に示すように、リセット期間４１ａに続くアドレス期間４１ｂにおいて、アドレスのための負の極性のスキャンパルスＰ２６を備えると共に、その後のサステイン放電期間４１ｃにおいては、所定の電圧と幅を備えた所定数のサステインパルスＰ２７を備えている。
【００６４】
さらに、上記アドレスＡ電極２９に印加される電圧波形が上記図１０（ｃ）に示されており、この波形は、サステイン放電期間４１ｃにおいて、上記Ｘ電極２２及びＹ１電極２３に印加されるサステインパルスＰ２４及びＰ２７に対応する全面パルスＰ３１を備えている。また、セルを選択する場合には、スキャンパルスＰ２６に合わせて、図に破線で示すアドレスパルスＰ３０が印加される。
【００６５】
また、図１１は、第２サブフィールド４２以降のサブフィールド４３〜４８において各電極に印加される駆動電圧波形を示し、特に、第２サブフィールド４２における各電極の駆動電圧波形で代表させてある。
【００６６】
まず、図１１（ａ）に示す信号波形は、上記第２サブフィールド４２においてＸ電極２２に印加される駆動電圧波形の一部を示している。また、図１１（ｂ）に示す信号波形は、やはり、上記図１０におけると同様に、Ｘ電極２２に隣接するＹ電極２３の一部（例えば、第１行目のＹ１電極２３）に印加される駆動電圧波形の一部を、また、図１１（ｃ）に示す信号波形は、上記アドレスＡ電極２９の１本に印加される駆動電圧波形の一部を、そして、図１１（ｄ）に示す信号波形は、上記パルス電圧の印加によりセル内に発生する放電による発光をそれぞれ示している。
【００６７】
なお、ここでは、例えば、上記図７における第２サブフィールド４２においてＸ電極２２に印加される電圧波形は、上記全面リセットパルスＰ２１とは異なり、図１１（ａ）に示すように、その直前のサブフィールドのサステイン放電の有無に応じて有の場合に放電する選択リセットパルスＰ３６を備えると共に、その消滅後には、やはり、本発明によりＸ電極２２に印加される補助パルスＰ２２とを備えている。なお、この選択リセットパルスＰ３６は、上述のように、直前のサブフィールドでサステイン放電が行われたセルのみ電荷（壁電荷）を消去するために選択的に放電させるものでり、そのため、上記全セルにおいて確実に放電を起こさせるための全セルリセットパルスＰ２１に比較し、その振幅（電圧）及び／又はパルス幅においてより小さくに設定されている。また、上記選択リセットパルスＰ３６に続く補助パルスＰ２２は、上記と同様に、選択リセットパルスＰ３６の立ち下がりから所定の時間ｔ１１を過ぎた後に、所定の期間（パルス幅）ｔ１２だけ立ち上がるパルス電圧となっている。さらに、このＸ電極２２に印加される電圧波形では、続くアドレス期間４１ｂにおいては、ＸスキャンパルスＰ２３を、そして、その後のサステイン放電期間４１ｃにおいては、所定の電圧と幅を備えた所定数のサステインパルスＰ２４を備えていることも上記と同様である。
【００６８】
また、上記第２サブフィールド４２（及び、それ以降のサブフィールド４３〜４８）においても、Ｙ１電極２３に印加される電圧波形、及び、アドレスＡ電極２９に印加される電圧波形は、上記と同様であり、すなわち、Ｙ１電極２３に印加される電圧波形は、上記図１１（ｂ）に示すように、選択リセット期間４２ａに続くアドレス期間４２ｂにおいて、負の極性のアドレスパルスＰ２６を備えると共に、その後のサステイン放電期間４２ｃにおいては、所定の電圧と幅を備えた所定数のサステインパルスＰ２７を備えている。さらに、上記アドレスＡ電極２９に印加される電圧波形は、上記図１１（ｃ）に示されるように、サステイン放電期間４２ｃにおいて、上記Ｘ電極２２及びＹ１電極２３に印加されるサステインパルスＰ２４及びＰ２７に対応する全面パルスＰ３１を備えている。
【００６９】
続いて、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）により説明した各種パルス駆動電圧による、本発明の実施例のプラズマディスプレイパネルの駆動方法、特に、そのセル（画素）の放電について、以下に、上記図１０（ｄ）、図１１（ｄ）、図１２〜図１５を用いて説明する。なお、図１２〜図１４には電荷の動きを示したが、これらの図では、図に示す３つの領域（セル）のうち中央のセルに関して電荷の動きを示している。
【００７０】
まず、上記図１０（ａ）に示すように、上記図７におけるサブフィールド４１における全リセット期間４１ａにおいては、セルのＸ電極２２に全面リセットパルスＰ２１が印加されることにより、その立上がり及び立下がり部分において、図１０（ｄ）に示すように、全面リセット（全面書き込み）放電Ｄ３２及び自己消去放電Ｄ３３が発生する。なお、この時の電荷の動きを図１２、図１３に示す。
【００７１】
図１２に示すように、上記サブフィールド４１の全面リセット期間４１ａにおいて、Ｘ電極２２に全面リセットパルスＰ２１が印加されると、この全面リセットパルスＰ２１による電圧の立上がりにより全面リセット放電Ｄ３２が発生する。なお、この全面リセット放電の発生により生じた電荷は、上記全面リセットパルスＰ２１の印加によってＹ電極２３の近傍の誘電体層２６上には電荷が、具体的には、図に符号１９で示すように、上記Ｙ電極２３の下側の保護層２７上には正電荷が集まり、他方、Ｘ電極２２の近傍の誘電体層２６上（すなわち、上記Ｘ電極２２の下側の保護層２７上）には負電荷２０が集まる。
【００７２】
また、上記図１０（ｄ）にも示すように、上記全面リセットパルスＰ２１の終了（立下がり）時においては自己消去放電Ｄ３３が発生するが、この自己消去放電が発生した後の電荷の状態が図１３に示されている。図からも明らかなように、この時、上記誘電体層２６上（より具体的には、保護層２７上）の電荷はこの放電期間中に自己放電により中和消去されるが、この放電後にはセルの何れの電極にも電圧が印加されていないため、放電により発生した電荷（正の電荷１９及び負の電荷２０）が放電空間内を漂い、そして、互いに引き合いながら中和消去することとなる。
【００７３】
そこで、本発明では、上記図１０（ａ）にも示すように、上記全面リセットパルスＰ２１の終了（立下がり）後において、さらに、Ｘ電極２２に放電を生じない程度の電圧の補助パルスＰ２２を印加する。すなわち、この補助パルスＰ２２のＸ電極２２への印加により、上記全面リセットパルスＰ２１の終了（立下がり）後のセル内で放電空間内を漂っている電荷のうち、負の電荷２０の一部は、図１４に示すように、Ｘ電極２２近傍の誘電体層２６上（Ｘ電極２２下の保護層２７上）に集まり、他方、正の電荷１９の一部は、Ｙ電極２３近傍の誘電体層２６上（Ｙ電極２３下の保護層２７上）に集まり、また、その一部は、さらに、背面ガラス基板２８上に形成されたアドレスＡ電極２９の配線近傍の誘電体層３０上（すなわち、アドレスＡ電極２９上の蛍光体３２上）に集まることとなる。
【００７４】
その結果、上記Ｘ電極２２近傍の誘電体層２６上（Ｘ電極２２下の保護層２７上）に集められた負の電荷２０は、図１５に破線で示すように、全面リセット期間の後のアドレス期間においてＸ電極２２に印加されるＸスキャンパルスＰ２３を、実際の印加電圧値Ｖ３よりも小さい値Ｖ４に低下させることとなる。
【００７５】
他方、上記Ｙ電極２３近傍の誘電体層２６上（Ｘ電極２２下の保護層２７上）に集められた正の電荷１９は、図１５に破線で示すように、全面リセット期間の後のアドレス期間においてＹ１電極２３に印加される負の極性のスキャンパルスＰ２６を、実際の印加電圧値Ｖ１よりも小さい値Ｖ２に下降させることとなる。
【００７６】
すなわち、上記アドレス期間において、これに続くサステイン放電期間で主放電を発生させる表示セルを選択するために印加される負の極性のスキャンパルスＰ２６が上記Ｙ１電極２３に印加された場合、上記電荷による印加電圧の低下効果により、かかるアドレス用のスキャンパルスＰ２６による表示セルの誤放電の発生を防止することが可能となる。なお、上記図１０（ｄ）においては、参考のため、本発明による補助パルスＰ２２が印加されない場合において、上記負の極性のスキャンパルスＰ２６がＹ１電極２３に印加された時に生じる誤放電による発光が破線Ｄ３４で示されている。
【００７７】
また、そのための補助パルスＰ２２は、図１３、図１４により説明したように、上記全面リセットパルスＰ２１の終了（立下がり）時における自己消去放電Ｄ３３の発生した後の電荷を利用することから、この発生した電荷がその後に消滅する以前に印加する必要がある。なお、この自己消去放電後の電荷は、通常、全面リセットパルスＰ２１の終了（立下がり）から１〜３μｓで１桁から２桁減少することから、上記全面リセットパルスＰ２１の立ち下からの経過時間、すなわち、ｔ１１は１〜３μｓの範囲内で設定される必要があり、また、数十μｓの時間で壁電荷として有効に利用できるだけの電荷は残らないので、そのパルス幅ｔ２２は５〜３０μｓ程度に設定されることが好ましい。なお、上記ｔ１１を１μｓ以上に設定する理由は、これ以下の時間間隔では自己放電の放電遅れにより干渉を生じてしまうということによる。また、パルス幅ｔ２２は、ある程度の時間で電荷を集めるものであるため、略５μｓ以上の時間幅を必要とする。しかしながら、このパルス幅ｔ２２については、セル構造により必要時間幅が異なるため、この値に限定されることはない。
【００７８】
なお、上記では、図７におけるサブフィールド４１における全面リセット期間４１ａにおける本発明の動作を説明したが、その後の第２サブフィールド４２〜第８サブフィールド４８においても、やはり、上記と同様である。しかしながら、その場合、上記補助パルスＰ２２の印加は、全面リセットパルスＰ２１に代えて、選択リセットパルスＰ３６のＸ電極２２への印加の終了（立下がり）の後に印加される。なお、この第２以降のサブフィールド４２〜４８における上記補助パルスＰ２２の機能は上記と同様であることから、その説明は省略する。なお、上記第２サブフィールド４２における補助パルスＰ２２の機能が、上記図１１（ｄ）に示されており、ここにおいても、参考のため、本発明の補助パルスＰ２２が印加されない場合の、上記負の極性のスキャンパルスＰ２６がＹ１電極２３に印加された場合に生じる誤放電による発光が、やはり、破線Ｄ３４で示されている。
【００７９】
また、上記全面リセットパルスＰ２１又は選択リセットパルスＰ３６と、これに続く本発明になる補助パルスＰ２２との間の時間間隔ｔ１１は、上記のように１〜３μｓの範囲内で一定に設定されるとしているが、しかしながら、この時間ｔ１１は、さらに、その直前のサブフィールドにおけるサステインパルスの数に応じて変化させることも可能である。なお、これは、直前のサブフィールドにおけるサステイン放電が少ない場合には、表示セル内の電荷が少ないことから、上記補助パルスＰ２２により効果的に電荷を集めるために、その印加時期（すなわち、ｔ１１）を全面リセットパルスＰ２１又は選択リセットパルスＰ３６に近づける（すなわち、略１μｓに近づける）。これとは逆に、直前のサブフィールドにおけるサステイン放電が多い場合には、セル内の電荷が多いことから、印加時期（すなわち、ｔ１１）を全面リセットパルスＰ２１又は選択リセットパルスＰ３６に近づける必要はなく、むしろ、集める電荷量を制御するために、この印加時期ｔ１１を２又は３μｓに近づけることとなる。
【００８０】
なお、上記の実施形態においては、スキャンパルスＰ３６による誤放電を防止するため、表示セルを構成する電極の内、Ｘ電極２２に上記補助パルスＰ２２を印加する技術を示したが、しかしながら、本発明はこれに限定されない。すなわち、上記説明のように、アドレス期間において発光セルの選択のためにＹ電極２３へ印加される上記スキャンパルスＰ２６による誤放電を防止するためには、このＹ電極２３へのスキャンパルスＰ２６の印加電圧を低減するものであることから、これは、例えば添付の図１６にも示すように、やはり、上記全面リセットパルスＰ２１又は選択リセットパルスＰ３６の印加の後に、Ｙ電極２３に図示のような負極性の補助パルスＰ２２’を印加することによっても実現可能である。
【００８１】
なお、この場合にも、やはり、上記図１４からも明らかなように、この負極性の補助パルスＰ２２’をＹ電極２３に印加することにより、上記全面リセットパルスＰ２１又は選択リセットパルスＰ３６により発生する自己放電Ｄ３３又はＤ３８において発生する電荷（正の電荷）をＹ電極２３近傍の誘電体層２６の下（具体的には、Ｙ電極２３下の保護層２７の下面）に集めることとなり、これにより、Ｙ電極２３に印加されるスキャンパルスＰ２６の電圧を低下することとなる。また、このＹ電極２３に印加する補助パルスＰ２２’を印加するための時間間隔ｔ１１やそのパルス幅ｔ２２については、やはり、上記の説明と同様であり、１〜３μｓと５〜３０μｓの範囲内で設定されることが好ましく、また、特に時間ｔ１１については、直前のサブフィールドにおけるサステインパルスの数に応じて変化させることも可能である。
【００８２】
上記実施例では、リセットパルスを複数用いる構成と、補助パルスを用いる構成とを別個に設ける構成としたが、これら両方ともを有する構成、つまり複数のリセットパルスを印加した後、補助パルスを印加する構成であってもよい。
【符号の説明】
【００８３】
２１  前面ガラス基板
２２  Ｘ電極
２３  Ｙ電極
２４  Ｘバス電極
２５  Ｙバス電極
２６  誘電体層
２７  保護層
２８  背面ガラス基板
２９  アドレスＡ電極
３０  誘電体層
３１  隔壁
３２  蛍光体
３３  表示セル（放電空間）
３４  Ｘ駆動回路
３５  Ｙ駆動回路
３６  Ａ駆動回路
４０  フィールド
４１〜４８  サブフィールド
４１ａ  全面リセット期間
４２ａ〜４８ａ  選択リセット期間
４１ｂ〜４８ｂ  アドレス期間
４１ｃ〜４８ｃ  サステイン放電（主放電）期間
Ｐ１、Ｐ１’  最初の全面リセットパルス
Ｐ２  第２の全面リセットパルス
Ｐ４、Ｐ７  サステインパルス
Ｐ６  スキャンパルス
Ｐ２１  全面リセットパルス
Ｐ２２，Ｐ２２’  補助パルス
Ｐ２３  Ｘスキャンパルス
Ｐ２４、Ｐ２７  サステインパルス
Ｐ２６  スキャンパルス
Ｐ３６  選択リセットパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005146410.tif 000014
【図１４】
0005146410.tif 000015
【図１５】
0005146410.tif 000016
【図１６】
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