(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域内で互いに離間して配置される第２導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域間のチャネル領域上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置される浮遊ゲート電極と、
前記浮遊ゲート電極上に配置される電極間絶縁膜と、
前記電極間絶縁膜上に配置される制御ゲート電極とを具備し、
前記電極間絶縁膜は、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含み、前記ランタノイド系金属と前記アルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、前記電極間絶縁膜の全体において０．３３から０．３９までの範囲内の値をとる
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記ランタノイド系金属は、Ｌａであることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記電極間絶縁膜は、非晶質であることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記電極間絶縁膜は、ランタンアルミネートであることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項５】
前記電極間絶縁膜は、窒素Ｎを含むことを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項６】
第１導電型の半導体領域と、
前記半導体領域内で互いに離間して配置される第２導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域間のチャネル領域上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置される電荷蓄積層と、
前記電荷蓄積層上に配置されるブロック絶縁膜と、
前記ブロック絶縁膜上に配置される制御ゲート電極とを具備し、
前記ブロック絶縁膜は、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含み、前記ランタノイド系金属と前記アルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、前記ブロック絶縁膜の全体において０．３３から０．３９までの範囲内の値をとる
ことを特徴とする不揮発性半導体メモリ装置。
【請求項７】
前記ランタノイド系金属は、Ｌａであることを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記ブロック絶縁膜は、非晶質であることを特徴とする請求項６又は７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記電極間絶縁膜は、ランタンアルミネートであることを特徴とする請求項６乃至８のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記電極間絶縁膜は、窒素Ｎを含むことを特徴とする請求項６乃至９のいずれか１項に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、フラッシュメモリのメモリセルのサイズは、メモリ容量の大容量化に伴い、微細化が進行している。その一方で、メモリセルについては、そのカップリング比を低下させないことが必要になる。
【０００３】
メモリセルのカップリング比を大きくする技術としては、デバイス構造の面から、例えば、浮遊ゲート電極のチャネル長方向（制御ゲート電極としてのワード線が延びる方向に直交する方向）の側面を制御ゲート電極で覆う構造（以下、立体セル構造）がある。
【０００４】
しかし、立体セル構造では、メモリセルの微細化により、隣接セル間の干渉や、隣接セル間の狭スペースに対する絶縁膜の埋め込み性などの問題が顕著となるため、このような問題を考慮すると、立体セル構造よりも、浮遊ゲート電極のチャネル長方向の側面を制御ゲート電極で覆わない構造（以下、平面セル構造）のほうが好ましい。
【０００５】
平面セル構造では、カップリング比を大きくするために、材料面から、例えば、浮遊ゲート電極と制御ゲート電極との間の電極間絶縁膜に、SiO2／SiN／SiO2（以下、ＯＮＯ膜）よりも高い誘電率を有する高誘電率材料（いわゆるHigh-k 材料）を使用する（例えば、特許文献１を参照）。
【０００６】
ここで注意しなければならない点は、平面セル構造では、電極間絶縁膜に高電界がかかるということである。言い換えれば、電極間絶縁膜には、高誘電率であることに加えて、高電界領域でリーク電流が少ないことが必要とされる。
【０００７】
これは、電荷蓄積層が電荷トラップ機能を有する絶縁膜から構成されるメモリセル、例えば、ＭＯＮＯＳ構造のメモリセルについても言える。即ち、電荷蓄積層と制御ゲート電極との間のブロック絶縁膜には、高誘電率であること、及び、高電界領域でリーク電流が少ないことが必要とされる。
【０００８】
しかし、メモリセルの微細化が進行するなか、今まで、このような性質を持つ材料については、十分な検討がなされていなかった。
【特許文献１】特開２００６−２０３２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、高電界領域でリーク電流が少なく、不揮発性半導体メモリ装置の電極間絶縁膜又はブロック絶縁膜に適する高誘電率材料を提案する。
【課題を解決するための手段】
【００１０】
本発明の例に係る不揮発性半導体メモリ装置は、第１導電型の半導体領域と、半導体領域内で互いに離間して配置される第２導電型のソース・ドレイン領域と、ソース・ドレイン領域間のチャネル領域上に配置されるトンネル絶縁膜と、トンネル絶縁膜上に配置される浮遊ゲート電極と、浮遊ゲート電極上に配置される電極間絶縁膜と、電極間絶縁膜上に配置される制御ゲート電極とを備え、電極間絶縁膜は、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含み、ランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、電極間絶縁膜の全体において０．３３から０．３９までの範囲内の値をとる。
【００１１】
本発明の例に係る不揮発性半導体メモリ装置は、第１導電型の半導体領域と、半導体領域内で互いに離間して配置される第２導電型のソース・ドレイン領域と、ソース・ドレイン領域間のチャネル領域上に配置されるトンネル絶縁膜と、トンネル絶縁膜上に配置される電荷蓄積層と、電荷蓄積層上に配置されるブロック絶縁膜と、ブロック絶縁膜上に配置される制御ゲート電極とを備え、ブロック絶縁膜は、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含み、ランタノイド系金属と前記アルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、ブロック絶縁膜の全体において０．３３から０．３９までの範囲内の値をとる。
【発明の効果】
【００１２】
本発明によれば、高電界領域でリーク電流が少ない高誘電率材料を電極間絶縁膜又はブロック絶縁膜とすることで不揮発性半導体メモリ装置の信頼性が向上する。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要
本発明の主要部は、電極間絶縁膜又はブロック絶縁膜として、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含む高誘電率材料を使用した場合に、高電界領域におけるリーク電流がデバイス仕様から要求される基準値以下となるランタノイド系金属とアルミニウムの組成比にある。
【００１５】
具体的には、ランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、０．３３から０．３９までの範囲内の値とする。
【００１６】
これにより、電極間絶縁膜又はブロック絶縁膜の高誘電率化によるカップリング比の向上と、電極間絶縁膜又はブロック絶縁膜の高電界領域でのリーク電流特性の改善とを同時に図り、高信頼性の不揮発性半導体メモリ装置を実現する。
【００１７】
２．  実施の形態
図１は、不揮発性半導体メモリ装置を示している。
【００１８】
第１導電型の半導体基板（半導体領域）１１内には、第２導電型のソース・ドレイン拡散層（ソース・ドレイン領域）１２が互いに離間して配置される。半導体基板１１は、例えば、シリコン基板である。ソース・ドレイン拡散層１２は、半導体基板１１内のウェル領域内に形成してもよい。
【００１９】
ソース・ドレイン拡散層１２の間のチャネル領域上には、トンネル絶縁膜（例えば、酸化シリコン）１３を介して電荷蓄積層１４が配置される。また、電荷蓄積層１４上には、絶縁膜１５を介して制御ゲート電極１６，１７が配置される。
【００２０】
ここで、電荷蓄積層１４は、導電体であってもよいし、絶縁体であってもよい。
【００２１】
電荷蓄積層１４が導電体（例えば、導電性ポリシリコン）のときは、電荷蓄積層は、浮遊ゲート電極となる。この場合、浮遊ゲート電極１４と制御ゲート電極１６，１７との間の絶縁膜１５は、電極間絶縁膜となる。また、電荷蓄積層１４が絶縁体（例えば、窒化シリコン）の場合には、電荷蓄積層１４と制御ゲート電極１６，１７との間の絶縁膜１５は、ブロック絶縁膜となる。
【００２２】
制御ゲート電極１６，１７の下層は、例えば、導電性ポリシリコンから構成され、上層は、金属シリサイドから構成される。
【００２３】
本発明の主要部は、概要で説明したように、絶縁膜（電極間絶縁膜又はブロック絶縁膜）１５にある。
【００２４】
絶縁膜１５は、デバイス仕様で要求される書き込み電界が印加されたときに、リーク電流が基準値以下となる材料から構成される。
【００２５】
ここで、デバイス仕様で要求される書き込み電界とは、電極間絶縁膜の場合には、２０〜３０ＭＶ／ｃｍ、ブロック絶縁膜の場合には、１５〜２５ＭＶ／ｃｍである。
【００２６】
本発明では、そのような材料として、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含む高誘電率材料を使用する。また、ランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）を０．３３から０．３９までの範囲内の値にする。
【００２７】
以下、その根拠について説明する。
【００２８】
図２は、リーク電流に関する第１要素実験の結果を示している。  
電極間絶縁膜又はブロック絶縁膜としては、ランタノイド系金属酸化物アルミネート（ＬｎＡｌＯｘ）の一つであるランタンアルミネート（ＬａＡｌＯｘ）を使用する。その厚さは、約１６ｎｍとする。また、半導体基板としては、シリコン基板を使用する。
【００２９】
ここで、ＬｎＡｌＯｘ及びＬａＡｌＯｘの「ｘ」は、酸素欠損により、実際の膜の組成が理論値にならない場合があることを意味する。尚、ＬａＡｌＯｘの場合、ｘの理論値は、３である。
【００３０】
同図は、ランタン（Ｌａ）とアルミニウム(Ａｌ)の組成比Ｌａ／（Ａｌ＋Ｌａ）を０．２３から０．４８の範囲内で変化させたときのリーク電流（Ａ／ｃｍ２）の変化を表している。組成比は、膜全体の平均値として、ＩＣＰ発光分光分析により導出した。
【００３１】
電極間絶縁膜又はブロック絶縁膜に印加する電界（１５ＭＶ／ｃｍ、２０ＭＶ／ｃｍ、２５ＭＶ／ｃｍ）は、パラメータである。
【００３２】
同図から明らかなように、組成比Ｌａ／（Ａｌ＋Ｌａ）が０．３３未満になると、高電界領域におけるリーク電流が大きく増加する。また、組成比Ｌａ／（Ａｌ＋Ｌａ）が０．３９を超えても、高電界領域におけるリーク電流が大きく増加する。
【００３３】
結果として、ＬａＡｌＯｘの組成比Ｌａ／（Ａｌ＋Ｌａ）の最適範囲は、０．３３から０．３９までの範囲となる。
【００３４】
組成比Ｌａ／（Ａｌ＋Ｌａ）が０．３３未満でリーク電流が増大する理由は、アルミニウム（Ａｌ）の含有量が多くなると、低誘電率のＡｌ２Ｏ３の性質に近づくためと考えられる。また、組成比Ｌａ／（Ａｌ＋Ｌａ）が０．３９を超えたときにリーク電流が増大する理由は、ランタン（Ｌａ）の添加量が多くなると、希土類元素に特有の吸湿性が生じるためと考えられる。
【００３５】
図３は、リーク電流に関する第２要素実験の結果を示している。  
同図は、第１要素実験と同じサンプルを使用したときの組成比Ｌａ／（Ａｌ＋Ｌａ）とＰｏｏｌｅ  Ｆｒｅｎｋｅｌ電流成分（以下、ＰＦ電流成分）との関係を表している。
【００３６】
ＰＦ電流成分は、高電界領域におけるリーク電流の実測値からＦｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ電流成分（以下、ＦＮ電流成分）を差し引いた成分のことである。
【００３７】
ここで、ＰＦ電流成分は、電荷トラップ量の指標となる。
【００３８】
電極間絶縁膜又はブロック絶縁膜のＰＦ電流成分が多いということは、それによる電荷捕獲／放出が多く発生していることを意味するため、不揮発性半導体メモリ装置としては、好ましくない。
【００３９】
同図から明らかなように、組成比Ｌａ／（Ａｌ＋Ｌａ）が０．３９のときは、ＰＦ電流成分は十分に低い値である。しかし、組成比Ｌａ／（Ａｌ＋Ｌａ）が０．４８になると、ＰＦ電流成分は、急激に増加する。
【００４０】
従って、不揮発性半導体メモリ装置の電荷保持特性を考慮すると、組成比Ｌａ／（Ａｌ＋Ｌａ）は、０．４８未満とするのが好ましい。
【００４１】
尚、ランタノイド系金属ＬｎとしてＬａ以外の元素を用いた場合にも、第１及び第２要素実験と同じ結果が得られたが、ここでは、その詳細については、省略する。
【００４２】
以上、第１及び第２要素実験の結果から判断すると、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含む高誘電率材料を電極間絶縁膜又はブロック絶縁膜として使用した場合のランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、０．３３から０．３９までの範囲内の値にするのが好ましい、ということが言える。
【００４３】
また、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含む高誘電率材料は、リーク電流の抑制の面から、さらに、非晶質とするのが好ましい。
【００４４】
この場合、高電界領域におけるリーク電流は、従来よりも、最大、１桁程度、少なくなり、不揮発性半導体メモリ装置の信頼性を向上できる。
【００４５】
３．  実施例  
以下、本発明の実施例について説明する。
【００４６】
(1)   第１実施例  
図４は、第１実施例の不揮発性半導体メモリ装置を示している。  
この不揮発性半導体メモリ装置は、浮遊ゲート電極及び制御ゲート電極を有するスタックゲート構造のメモリセルである。
【００４７】
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ６〜７ｎｍの酸化シリコン（SiO2）、浮遊ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）、電極間絶縁膜は、厚さ２０〜３０ｎｍのＬａＡｌＯｘである。制御ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）とタングステンシリサイド（WSi）とのスタック構造である。
【００４８】
ＬａＡｌＯｘのランタンとアルミニウムの組成比Ｌａ／（Ａｌ＋Ｌａ）は、０．３３から０．３９までの範囲内の値に設定される。
【００４９】
尚、制御ゲート電極は、上述の材料に代えて、以下の材料を採用してもよい。  
・  ｐ型不純物を含んだポリシリコン  
・  Ａｕ， Ｐｔ， Ｃｏ， Ｂｅ， Ｎｉ， Ｒｈ， Ｐｄ， Ｔｅ， Ｒｅ， Ｍｏ， Ａｌ， Ｈｆ， Ｔａ， Ｍｎ, Ｚｎ, Ｚｒ, Ｉｎ, Ｂｉ, Ｒｕ, Ｗ, Ｉｒ, Ｅｒ, Ｌａ, Ｔｉ, Ｙのグループから選択される一種類以上の元素を含む導電材料、又は、その珪化物、ホウ化物、窒化物、炭化物
特に、制御ゲート電極を仕事関数の大きな金属から構成すると、電極間絶縁膜から制御ゲート電極へのリーク電流が低減される。この場合、制御ゲート電極の空乏化がないため、電極間絶縁膜のＥＯＴ（equivalent oxide thickness）が小さくなる。
【００５０】
また、制御ゲート電極は、ニッケルシリサイド（NiSi）、コバルトシリサイド（CoSi）などのフルシリサイド構造又は金属のみから構成されていてもよい。
【００５１】
電極間絶縁膜は、ランタンアルミネートに代えて、それ以外のランタノイド系金属酸化物アルミネートを使用してもよい。
【００５２】
また、電極間絶縁膜は、さらに、窒素を含んでいてもよい。この場合も、ランタノイド系金属酸窒化物アルミネート内のランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、０．３３から０．３９までの範囲内の値に設定される。
【００５３】
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３などの材料から構成してもよい。
【００５４】
(2)   第２実施例  
図５は、第２実施例の不揮発性半導体メモリ装置を示している。  
この不揮発性半導体メモリ装置は、第１実施例と同様に、浮遊ゲート電極及び制御ゲート電極からなるスタックゲート構造を有する。
【００５５】
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ６〜７ｎｍの酸化シリコン（SiO2）、浮遊ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）である。
【００５６】
電極間絶縁膜は、厚さ１〜２ｎｍのＳｉＮ、厚さ４〜６ｎｍのＳｉＯ２、厚さ２〜１０ｎｍのＬａＡｌＯｘ、厚さ４〜６ｎｍのＳｉＯ２、及び、厚さ１〜２ｎｍのＳｉＮのスタック構造である。
【００５７】
制御ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）とタングステンシリサイド（WSi）とのスタック構造である。
【００５８】
ＬａＡｌＯｘのランタンとアルミニウムの組成比Ｌａ／（Ａｌ＋Ｌａ）は、０．３３から０．３９までの範囲内の値に設定される。
【００５９】
ここで、ＬａＡｌＯｘの上下に存在するＳｉＯ２及びＳｉＮは、ＬａＡｌＯｘよりも高い電子障壁を有する。このため、メモリセルが電荷保持状態にある場合の浮遊ゲート電極に対する電荷の出入りを抑制でき、動作速度や動作特性の安定化を図れる。
【００６０】
尚、制御ゲート電極は、上述の材料に代えて、以下の材料を採用してもよい。  
・  ｐ型不純物を含んだポリシリコン  
・  Ａｕ， Ｐｔ， Ｃｏ， Ｂｅ， Ｎｉ， Ｒｈ， Ｐｄ， Ｔｅ， Ｒｅ， Ｍｏ， Ａｌ， Ｈｆ， Ｔａ， Ｍｎ, Ｚｎ, Ｚｒ, Ｉｎ, Ｂｉ, Ｒｕ, Ｗ, Ｉｒ, Ｅｒ, Ｌａ, Ｔｉ, Ｙのグループから選択される一種類以上の元素を含む導電材料、又は、その珪化物、ホウ化物、窒化物、炭化物
また、第１実施例と同様に、制御ゲート電極を仕事関数の大きな金属から構成すると、電極間絶縁膜から制御ゲート電極へのリーク電流が低減される。この場合、制御ゲート電極の空乏化がないため、電極間絶縁膜のＥＯＴが小さくなる。
【００６１】
さらに、制御ゲート電極は、ニッケルシリサイド（NiSi）、コバルトシリサイド（CoSi）などのフルシリサイド構造又は金属のみから構成されていてもよい。
【００６２】
電極間絶縁膜は、ランタンアルミネートに代えて、それ以外のランタノイド系金属酸化物アルミネートを使用してもよい。
【００６３】
また、電極間絶縁膜は、さらに、窒素を含んでいてもよい。この場合も、ランタノイド系金属酸窒化物アルミネート内のランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、０．３３から０．３９までの範囲内の値に設定される。
【００６４】
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３などの材料から構成してもよい。
【００６５】
(3)   第３実施例  
図６は、第３実施例の不揮発性半導体メモリ装置を示している。  
この不揮発性半導体メモリ装置は、電荷蓄積層が電荷トラップ機能を有する絶縁膜から構成されるＭＯＮＯＳ構造のメモリセルである。
【００６６】
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ３〜５ｎｍの酸化シリコン（SiO2）、電荷蓄積層は、厚さ４〜６ｎｍのＳｉＮである。ブロック絶縁膜は、厚さ１０〜２０ｎｍのＬａＡｌＯｘである。制御ゲート電極は、タンタルカーバイト（TaCx）とタングステンシリサイド（WSi）とのスタック構造である。
【００６７】
ＬａＡｌＯｘのランタンとアルミニウムの組成比Ｌａ／（Ａｌ＋Ｌａ）は、０．３３から０．３９までの範囲内の値に設定される。
【００６８】
尚、電荷蓄積層は、酸窒化シリコンでもよい。この場合、各元素の組成は、化学量論的組成でなくても構わない。
【００６９】
また、電荷蓄積層は、Ａｌ, Ｈｆ, Ｌａ, Ｙ, Ｃｅ, Ｔｉ, Ｚｒ, Ｔａのグループから選択される一種類以上の元素を含む材料の酸化物、窒化物、又は、酸窒化物でもよいし、さらに、それらのスタック構造であってもよい。
【００７０】
さらに、制御ゲート電極は、上述の材料に代えて、以下の材料を採用してもよい。  
・  ｎ型不純物を含んだポリシリコン又はｐ型不純物を含んだポリシリコン  
・  Ａｕ， Ｐｔ， Ｃｏ， Ｂｅ， Ｎｉ， Ｒｈ， Ｐｄ， Ｔｅ， Ｒｅ， Ｍｏ， Ａｌ， Ｈｆ， Ｔａ， Ｍｎ, Ｚｎ, Ｚｒ, Ｉｎ, Ｂｉ, Ｒｕ, Ｗ, Ｉｒ, Ｅｒ, Ｌａ, Ｔｉ, Ｙのグループから選択される一種類以上の元素を含む導電材料、又は、その珪化物、ホウ化物、窒化物、炭化物
ここで、制御ゲート電極を仕事関数の大きな金属から構成すると、電極間絶縁膜から制御ゲート電極へのリーク電流が低減される。この場合、制御ゲート電極の空乏化がないため、電極間絶縁膜のＥＯＴが小さくなる。
【００７１】
また、制御ゲート電極は、ニッケルシリサイド（NiSi）、コバルトシリサイド（CoSi）などのフルシリサイド構造又は金属のみから構成されていてもよい。
【００７２】
電極間絶縁膜は、ランタンアルミネートに代えて、それ以外のランタノイド系金属酸化物アルミネートを使用してもよい。
【００７３】
また、電極間絶縁膜は、さらに、窒素を含んでいてもよい。この場合も、ランタノイド系金属酸窒化物アルミネート内のランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、０．３３から０．３９までの範囲内の値に設定される。
【００７４】
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３などの材料から構成してもよい。
【００７５】
(4)   第４実施例  
図７は、第４実施例の不揮発性半導体メモリ装置を示している。  
この不揮発性半導体メモリ装置は、第３実施例と同様に、電荷蓄積層が電荷トラップ機能を有する絶縁膜から構成されるＭＯＮＯＳ構造を有する。
【００７６】
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ３〜５ｎｍの酸化シリコン（SiO2）、電荷蓄積層は、厚さ４〜６ｎｍのＳｉＮである。ブロック絶縁膜は、厚さ３〜８ｎｍのＡｌ２Ｏ３と厚さ１０〜２０ｎｍのＬａＡｌＯｘとのスタック構造である。制御ゲート電極は、タンタルカーバイト（TaCx）とタングステンシリサイド（WSi）とのスタック構造である。
【００７７】
ＬａＡｌＯｘのランタンとアルミニウムの組成比Ｌａ／（Ａｌ＋Ｌａ）は、０．３３から０．３９までの範囲内の値に設定される。
【００７８】
ここで、ＬａＡｌＯｘの下に存在するＡｌ２Ｏ３は、ＬａＡｌＯｘよりも高い電子障壁を有する。このため、メモリセルが電荷保持状態にある場合の浮遊ゲート電極に対する電荷の出入りを抑制でき、動作速度や動作特性の安定化を図れる。
【００７９】
尚、電荷蓄積層は、酸窒化シリコンでもよい。この場合、各元素の組成は、化学量論的組成でなくても構わない。
【００８０】
また、電荷蓄積層は、Ａｌ, Ｈｆ, Ｌａ, Ｙ, Ｃｅ, Ｔｉ, Ｚｒ, Ｔａのグループから選択される一種類以上の元素を含む材料の酸化物、窒化物、又は、酸窒化物でもよいし、さらに、それらのスタック構造であってもよい。
【００８１】
さらに、制御ゲート電極は、上述の材料に代えて、以下の材料を採用してもよい。  
・  ｎ型不純物を含んだポリシリコン又はｐ型不純物を含んだポリシリコン  
・  Ａｕ， Ｐｔ， Ｃｏ， Ｂｅ， Ｎｉ， Ｒｈ， Ｐｄ， Ｔｅ， Ｒｅ， Ｍｏ， Ａｌ， Ｈｆ， Ｔａ， Ｍｎ, Ｚｎ, Ｚｒ, Ｉｎ, Ｂｉ, Ｒｕ, Ｗ, Ｉｒ, Ｅｒ, Ｌａ, Ｔｉ, Ｙのグループから選択される一種類以上の元素を含む導電材料、又は、その珪化物、ホウ化物、窒化物、炭化物
また、第３実施例と同様に、制御ゲート電極を仕事関数の大きな金属から構成すると、電極間絶縁膜から制御ゲート電極へのリーク電流が低減される。この場合、制御ゲート電極の空乏化がないため、電極間絶縁膜のＥＯＴが小さくなる。
【００８２】
さらに、制御ゲート電極は、ニッケルシリサイド（NiSi）、コバルトシリサイド（CoSi）などのフルシリサイド構造又は金属のみから構成されていてもよい。
【００８３】
電極間絶縁膜は、ランタンアルミネートに代えて、それ以外のランタノイド系金属酸化物アルミネートを使用してもよい。
【００８４】
また、電極間絶縁膜は、さらに、窒素を含んでいてもよい。この場合も、ランタノイド系金属酸窒化物アルミネート内のランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、０．３３から０．３９までの範囲内の値に設定される。
【００８５】
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３などの材料から構成してもよい。
【００８６】
４．  適用例  
本発明は、電荷蓄積層に対する電荷の出入りによりデータを記憶する不揮発性半導体メモリ全般に適用可能である。ここでは、その代表例について説明する。
【００８７】
(1)   ＮＡＮＤ型フラッシュメモリ  
図８は、ＮＡＮＤセルユニットの回路図を示している。図９は、ＮＡＮＤセルユニットのデバイス構造を示している。
【００８８】
Ｐ型半導体基板１１ａ内には、ｎ型ウェル領域１１ｂ及びｐ型ウェル領域１１ｃが形成される。ｐ型ウェル領域１１ｃ内に、本発明のメモリセルを含むＮＡＮＤセルユニットが形成される。
【００８９】
ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴとから構成される。
【００９０】
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、ｎ型拡散層１２と、ｎ型拡散層１２の間のチャネル領域上のゲート絶縁膜１３と、ゲート絶縁膜１３上の浮遊ゲート電極１４と、浮遊ゲート電極１４上の電極間絶縁膜１５と、電極間絶縁膜１５上の制御ゲート電極１６，１７とから構成される。
【００９１】
セレクトゲートトランジスタＳＴは、浮遊ゲート電極１４と制御ゲート電極１６，１７とが電極間絶縁膜１５に設けられたホールを介して電気的に接続される点を除いて、メモリセルＭＣと同じ構造を有する。
【００９２】
セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。
【００９３】
(2)   ＮＯＲ型フラッシュメモリ  
図１０は、ＮＯＲセルユニットの回路図を示している。図１１は、ＮＯＲセルユニットのデバイス構造を示している。
【００９４】
ｐ型半導体基板１１ａ内には、ｎ型ウェル領域１１ｂ及びｐ型ウェル領域１１ｃが形成される。ｐ型ウェル領域１１ｃ内に、本発明のメモリセルを含むＮＯＲセルが形成される。
【００９５】
ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣから構成される。
【００９６】
メモリセルＭＣは、ｎ型拡散層１２と、ｎ型拡散層１２の間のチャネル領域上のゲート絶縁膜１３と、ゲート絶縁膜１３上の浮遊ゲート電極１４と、浮遊ゲート電極１４上の電極間絶縁膜１５と、電極間絶縁膜１５上の制御ゲート電極１６，１７とから構成される。
【００９７】
(3)   ２トラセル型フラッシュメモリ  
図１２は、２トラセルユニットの回路図を示している。図１３は、２トラセルユニットのデバイス構造を示している。
【００９８】
２トラセルは、ＮＡＮＤセルの特徴とＮＯＲセルの特徴とを併せ持った新たなセル構造として最近開発されたものである。
【００９９】
ｐ型半導体基板１１ａ内には、ｎ型ウェル領域１１ｂ及びｐ型ウェル領域１１ｃが形成される。ｐ型ウェル領域１１ｃ内に、本発明のメモリセルを含む２トラセルユニットが形成される。
【０１００】
２トラセルユニットは、直列接続される１つのメモリセルＭＣと１つのセレクトゲートトランジスタＳＴとから構成される。
【０１０１】
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、ｎ型拡散層１２と、ｎ型拡散層１２の間のチャネル領域上のゲート絶縁膜１３と、ゲート絶縁膜１３上の浮遊ゲート電極１４と、浮遊ゲート電極１４上の電極間絶縁膜１５と、電極間絶縁膜１５上の制御ゲート電極１６，１７とから構成される。
【０１０２】
セレクトゲートトランジスタＳＴは、浮遊ゲート電極１４と制御ゲート電極１６，１７とが電極間絶縁膜１５に設けられたホールを介して電気的に接続される点を除いて、メモリセルＭＣと同じ構造を有する。
【０１０３】
セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。
【０１０４】
５．  製造方法  
本発明の不揮発性半導体メモリ装置をＮＡＮＤ型フラッシュメモリに適用した場合の製造方法について説明する。
【０１０５】
まず、図１４に示すように、熱酸化により、不純物がドーピングされたシリコン基板１１の表面上に、厚さ約７〜８ｎｍのトンネル酸化膜１３を形成する。また、ＣＶＤ（chemical vapor deposition）法により、トンネル酸化膜１３上に、厚さ約６０ｎｍのリンドープポリシリコン層１４’を形成する。
【０１０６】
続けて、ＣＶＤ法により、リンドープポリシリコン層１４’上に、マスク材（エッチングストッパ）２１を形成する。また、マスク材２１上にレジストパターンを形成する。
【０１０７】
そして、このレジストパターンをマスクに、ＲＩＥ(reactive ion etching)により、マスク材２１、ポリシリコン層１４’、トンネル酸化膜１３、及び、シリコン基板１１を順次エッチングする。その結果、マスク材２１の上面からの深さが約１００ｎｍの素子分離溝２２が形成される。
【０１０８】
次に、図１５に示すように、ＣＶＤ法により、マスク材２１上に、素子分離溝２２を完全に満たすシリコン酸化膜２３を形成する。
【０１０９】
また、ＣＭＰ（chemical mechanical polishing）により、シリコン酸化膜２３を研磨し、素子分離溝２２内のみにシリコン酸化膜２３を残す。これにより、シリコン酸化膜２３からなるＳＴＩ（shallow trench isolation）構造の素子分離領域が形成される。
【０１１０】
ここで、マスク材２１は、ＣＭＰ時に、ポリシリコン層１４’が研磨されるのを防ぐと共に、シリコン酸化膜２３の研磨量を制御する機能を有する。即ち、素子分離溝２２内のシリコン酸化膜２３の上面は、マスク材２１の上面とほぼ一致する。
【０１１１】
この後、マスク材２１を除去する。
【０１１２】
次に、図１６に示すように、希フッ酸溶液により、シリコン酸化膜２３を、ポリシリコン層１４’のロウ方向の側面が所定量だけ露出するまでエッチバックする。
【０１１３】
そして、ポリシリコン層１４’上及びシリコン酸化膜２３上に、ポリシリコン層１４’の上面と側面を覆う電極間絶縁膜１５を形成する。
【０１１４】
また、電極間絶縁膜１５上に導電材を形成し、レジストパターンをマスクに、ＲＩＥにより、導電材、電極間絶縁膜１５、ポリシリコン層１４’、及び、トンネル酸化膜１３をエッチングする。
【０１１５】
その結果、図１７に示すように、浮遊ゲート電極１４及び制御ゲート電極１６，１７のスタックゲート構造が完成する。
【０１１６】
ここで、電極間絶縁膜１５及び制御ゲート電極１６，１７は、第１及び第２実施例に対応して、例えば、以下の方法により形成する。
【０１１７】
・  第１実施例（図４）の場合  
電極間絶縁膜としてのＬａＡｌＯｘは、分子線エピタキシー（ＭＢＥ）法を用いて、ＬａとＡｌを蒸着源として形成する。また、制御ゲート電極としてのＳｉ／ＷＳｉは、Ｗ(ＣＯ)６を原料ガスとするＣＶＤ法を用いて、ポリシリコン上にＷを形成した後、熱工程でポリシリコンの一部をＷと熱反応させてＷＳｉに変換することにより形成する。
【０１１８】
尚、ＬａＡｌＯｘは、ＣＶＤ法、ＡＬＤ(atomic layer deposition)法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Ｗは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
【０１１９】
・  第２実施例（図５）の場合  
電極間絶縁膜としてのＳｉＮは、ＤＣＳ(ジクロロシラン)とＮＨ３を原料とするＬＰＣＶＤ法を用いて形成する。また、ＳｉＮは、ＮＨ３窒化又はラジカル窒化でポリシリコンを窒化することによって、又は、ＤＣＳとＮＨ３を原料とするＡＬＤ法を用いることによって形成してもよい。
【０１２０】
電極間絶縁膜としてのＳｉＯ２は、ＣＶＤ法を用いて形成する。
【０１２１】
電極間絶縁膜としてのＬａＡｌＯｘは、分子線エピタキシー（ＭＢＥ）法を用いて、ＬａとＡｌを蒸着源として形成する。
【０１２２】
制御ゲート電極としてのＳｉ／ＷＳｉは、Ｗ(ＣＯ)６を原料ガスとするＣＶＤ法を用いて、ポリシリコン上にＷを形成した後、熱工程でポリシリコンの一部をＷと熱反応させてＷＳｉに変換することにより形成する。
【０１２３】
尚、ＬａＡｌＯｘは、ＣＶＤ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Ｗは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
【０１２４】
次に、図１８に示すように、熱酸化により、浮遊ゲート電極１４及び制御ゲート電極１６，１７を覆うシリコン酸化膜２４を形成する。
【０１２５】
また、浮遊ゲート電極１４及び制御ゲート電極１６，１７をマスクに、イオン注入法により、セルフアラインで半導体基板１１内にイオンを注入し、ソース・ドレイン拡散層１２を形成すると、本発明のメモリセルが得られる。
【０１２６】
この後、ＣＶＤ法により、本発明のメモリセルを覆う層間絶縁膜２５を形成し、さらに、周知の方法で配線層を形成すれば、不揮発性半導体メモリが完成する。
【０１２７】
ここで、第３及び第４実施例の構造についても、上述の製造方法により形成できる。  
但し、電荷蓄積層及びブロック絶縁膜は、以下に示す方法により形成する。
【０１２８】
・  第３実施例（図６）の場合  
電荷蓄積層であるＳｉＮは、ＤＣＳ(ジクロロシラン)とＮＨ３を原料とするＬＰＣＶＤ法を用いて形成する。また、ＳｉＮは、ＮＨ３窒化又はラジカル窒化でポリシリコンを窒化することによって、又は、ＤＣＳとＮＨ３を原料とするＡＬＤ法を用いることによって形成してもよい。
【０１２９】
ブロック絶縁膜としてのＬａＡｌＯｘは、分子線エピタキシー（ＭＢＥ）法を用いて、ＬａとＡｌを蒸着源として形成する。
【０１３０】
制御ゲート電極としてのタンタルカーバイド(TaCx)は、スパッタ法を用いて形成する。
【０１３１】
制御ゲート電極としてのＷＳｉは、Ｗ(ＣＯ)６を原料ガスとするＣＶＤ法を用いて、ポリシリコン上にＷを形成した後、熱工程でポリシリコンの全部をＷと熱反応させてＷＳｉに変換することにより形成する。
【０１３２】
尚、ＬａＡｌＯｘは、ＣＶＤ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Ｗは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
【０１３３】
・  第４実施例（図７）の場合  
電荷蓄積層であるＳｉＮは、ＤＣＳ(ジクロロシラン)とＮＨ３を原料とするＬＰＣＶＤ法を用いて形成する。また、ＳｉＮは、ＮＨ３窒化又はラジカル窒化でポリシリコンを窒化することによって、又は、ＤＣＳとＮＨ３を原料とするＡＬＤ法を用いることによって形成してもよい。
【０１３４】
ブロック絶縁膜としてのＡｌ２Ｏ３及びＬａＡｌＯｘは、それぞれ、分子線エピタキシー（ＭＢＥ）法を用いて形成する。
【０１３５】
制御ゲート電極としてのタンタルカーバイド(TaCx)は、スパッタ法を用いて形成する。
【０１３６】
制御ゲート電極としてのＷＳｉは、Ｗ(ＣＯ)６を原料ガスとするＣＶＤ法を用いて、ポリシリコン上にＷを形成した後、熱工程でポリシリコンの全部をＷと熱反応させてＷＳｉに変換することにより形成する。
【０１３７】
尚、ＬａＡｌＯｘは、ＣＶＤ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Ｗは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
【０１３８】
６．  むすび  
本発明によれば、高電界領域でリーク電流が少ない高誘電率材料を電極間絶縁膜又はブロック絶縁膜とすることで不揮発性半導体メモリの信頼性が向上する。
【０１３９】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４０】
【図１】実施の形態に係わる不揮発性半導体メモリ装置を示す断面図。
【図２】第１要素実験の結果を示す図。
【図３】第２要素実験の結果を示す図。
【図４】第１実施例の不揮発性半導体メモリ装置を示す断面図。
【図５】第２実施例の不揮発性半導体メモリ装置を示す断面図。
【図６】第３実施例の不揮発性半導体メモリ装置を示す断面図。
【図７】第４実施例の不揮発性半導体メモリ装置を示す断面図。
【図８】ＮＡＮＤセルユニットを示す回路図。
【図９】ＮＡＮＤセルユニットのデバイス構造を示す断面図。
【図１０】ＮＯＲセルユニットを示す回路図。
【図１１】ＮＯＲセルユニットのデバイス構造を示す断面図。
【図１２】２トラセルユニットを示す回路図。
【図１３】２トラセルユニットのデバイス構造を示す断面図。
【図１４】製造方法の一工程を示す断面図。
【図１５】製造方法の一工程を示す断面図。
【図１６】製造方法の一工程を示す断面図。
【図１７】製造方法の一工程を示す断面図。
【図１８】製造方法の一工程を示す断面図。
【符号の説明】
【０１４１】
１１：  半導体基板、  １２：  ソース・ドレイン拡散層、  １３：  ゲート絶縁膜（トンネル酸化膜）、  １４：  浮遊ゲート電極（電荷蓄積層）、  １５：  電極間絶縁膜（ブロック絶縁膜）、  １６，１７：  制御ゲート電極。
【図１】
0005221065.tif 000002
【図２】
0005221065.tif 000003
【図３】
0005221065.tif 000004
【図４】
0005221065.tif 000005
【図５】
0005221065.tif 000006
【図６】
0005221065.tif 000007
【図７】
0005221065.tif 000008
【図８】
0005221065.tif 000009
【図９】
0005221065.tif 000010
【図１０】
0005221065.tif 000011
【図１１】
0005221065.tif 000012
【図１２】
0005221065.tif 000013
【図１３】
0005221065.tif 000014
【図１４】
0005221065.tif 000015
【図１５】
0005221065.tif 000016
【図１６】
0005221065.tif 000017
【図１７】
0005221065.tif 000018
【図１８】
0005221065.tif 000019