(57)【特許請求の範囲】
【請求項１】
基板の上に形成された複数の窒化物半導体層からなり、ヘテロ接合界面を有する素子形成層と、
前記素子形成層の上に形成されたソース電極、ドレイン電極及びゲート電極を有する電界効果トランジスタと、
前記素子形成層の上に選択的に形成されたｐ型の窒化物半導体層及び前記素子形成層の上に前記ｐ型の窒化物半導体層と間隔をおいて形成されたオーミック電極を有すると共に、前記ヘテロ接合界面により生じた２次元電子ガスをｎ型領域とし且つ前記ｐ型の窒化物半導体層をｐ型領域とするダイオードと、
前記基板の上に形成され、前記素子形成層を複数の素子形成領域に分離する素子分離領域とを備え、
前記電界効果トランジスタと前記ダイオードとは、互いに異なった前記素子形成領域に形成され、
前記ダイオードは、前記ゲート電極と電気的に接続され、
前記２次元電子ガスは、前記ゲート電極に生じた過大電流を逃がす電流パスを構成することを特徴とする半導体装置。
【請求項２】
前記ダイオードは、前記ゲート電極と前記ソース電極との間に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダイオードは、前記ゲート電極と前記ドレイン電極との間に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ダイオードは、前記ゲート電極と接地との間に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ダイオードは複数形成されており、
前記複数のダイオードのうちの少なくとも２つのダイオードは互いに電気的に直列に接続されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数のダイオードのうちの２つのダイオードは、アノード同士が互いに電気的に接続されたダイオードペアを構成しており、
前記ダイオードペアは、前記互いに電気的に接続されたアノードを構成する１つの前記ｐ型の窒化物半導体層と、該ｐ型の窒化物半導体層を挟んで両側に形成された２つの前記オーミック電極とからなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ダイオードペアを構成する前記２つのダイオードは、一の前記素子形成領域に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ダイオードペアは複数形成されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記基板は導電性を有しており、
前記ソース電極と前記基板とを電気的に接続する第１のビアプラグと、
前記複数のダイオードのうちの前記ゲート電極と接続されたダイオードと反対側の末端に接続されたダイオードの前記オーミック電極とを電気的に接続する第２のビアプラグとをさらに備えていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記基板は導電性を有しており、
前記ドレイン電極と前記基板とを電気的に接続する第１のビアプラグと、
前記複数のダイオードのうちの前記ゲート電極と接続されたダイオードと反対側の末端に接続されたダイオードの前記オーミック電極とを電気的に接続する第２のビアプラグとをさらに備えていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１１】
基板の上に形成された複数の窒化物半導体層からなり、ヘテロ接合界面を有する素子形成層と、
前記基板の上に形成され、前記素子形成層を少なくとも第１の素子形成領域と第２の素子形成領域とに分離する素子分離領域と、
前記第１の素子形成領域の上に形成されたソース電極、ドレイン電極及びゲート電極を有する電界効果トランジスタと、
前記第２の素子形成領域の上に形成されたｐ型の窒化物半導体層と、
前記第２の素子形成領域の上に前記ｐ型の窒化物半導体層と間隔をおいて形成されたオーミック電極とを備え、
前記ゲート電極は、前記第２の素子形成領域の前記へテロ接合界面に生じた２次元電子ガスと電気的に接続され、
前記ｐ型の窒化物半導体層と前記オーミック電極とは、前記２次元電子ガスを介して電気的に接続され、
前記２次元電子ガスは、前記ゲート電極に生じた過大電流を逃がす電流パスを構成することを特徴とする半導体装置。
【請求項１２】
前記ゲート電極は、前記オーミック電極を介して、前記ソース電極と電気的に接続されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ゲート電極は、前記オーミック電極を介して、前記ドレイン電極と電気的に接続されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記ゲート電極は、前記オーミック電極を介して、接地と電気的に接続されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記ゲート電極は、前記ｐ型の窒化物半導体層を介して前記２次元電子ガスと電気的に接続されていることを特徴とする請求項１１から１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記ゲート電極は、前記オーミック電極を介して前記２次元電子ガスと電気的に接続されていることを特徴とする請求項１１から１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記素子形成層における、前記ｐ型の窒化物半導体層と接する層は、不純物をドープしていない層であることを特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に保護ダイオードを備えた窒化物半導体を用いた電界効果トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
III−Ｖ族窒化物半導体とは、 一般式がＢｗＡｌｘＧａｙＩｎｚＮ（但し、ｗ＋ｘ＋ｙ＋ｚ＝１；０≦ｗ，ｘ，ｙ，ｚ≦１である。）によって表される、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）と窒素（Ｎ）との化合物からなる化合物半導体をいう。
【０００３】
窒化物半導体はその大きいバンドギャップとそれに伴う高い破壊電圧、高い電子飽和速度及び高い電子移動度、並びにヘテロ接合における高い電子濃度等の利点を有することから、短波長発光素子、高出力高周波素子及び高周波低雑音増幅素子等への応用を目的として、研究開発が進んでいる。
【０００４】
とりわけ、III−Ｖ族元素の組成比を変化させたバンドギャップが互いに異なるIII−Ｖ族窒化物半導体層を積層したヘテロ接合構造又はこれらを複数積層した量子井戸構造若しくは超格子構造は、素子内の電子濃度の変調度を制御することができるため、上記素子の基本構造として利用されている。
【０００５】
ヘテロ接合構造を用いた半導体素子の一つにヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor：ＨＦＥＴ）がある。ＨＦＥＴは、高速に動作する素子であり、高出力素子、パワースイッチング素子、高周波パワーデバイス及び高周波低雑音増幅器等への応用が期待されている。
【０００６】
半導体層においては微細化が求められており、このような用途に用いるＨＦＥＴにおいても例外ではない。しかし、窒化物半導体を用いたＨＦＥＴは、ゲートのサージ耐圧という制約がありゲートの微細化には限界がある。また、パワースイッチング素子等の場合には、サージ耐性をさらに向上させることが求められている。
【０００７】
従来の半導体装置において素子のサージ耐性を向上させるために、素子とは別に保護用の素子を形成することが知られている（例えば、特許文献１を参照。）。また、外部回路として保護回路を形成することも行われている。
【特許文献１】特開昭６０−１０６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体装置は、ゲートをサージ電圧から保護するために、外部に保護回路を形成したり、別に保護素子を形成したりするため、回路全体又は素子面積が増大するという問題を有している。また、保護素子を別途形成する場合には、保護素子となる拡散層を形成する工程が必要となり、製造工程が複雑となるという問題がある。
【０００９】
本発明は、前記従来の問題を解決し、外部に保護回路を形成することなく、また製造工程を複雑にすることなく窒化物半導体を用いたＨＦＥＴのゲートをサージ電圧から保護し、サージ耐性が高いＨＦＥＴを実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、電界効果トランジスタと同一の窒化物半導体層に形成され、２次元電子ガスを用いた保護ダイオードを有する構成とする。
【００１１】
具体的に本発明に係る半導体装置は、基板の上に形成された複数の窒化物半導体層からなり、ヘテロ接合界面を有する素子形成層と、素子形成層の上に形成されたソース電極、ドレイン電極及びゲート電極を有する電界効果トランジスタと、素子形成層の上に選択的に形成されたｐ型の窒化物半導体層及び素子形成層の上にｐ型の窒化物半導体層と間隔をおいて形成されたオーミック電極を有すると共に、ヘテロ接合界面により生じた２次元電子ガスをｎ型領域とし且つｐ型の窒化物半導体層をｐ型領域としてなるｐｎ接合を有するダイオードとを備え、ダイオードは、ゲート電極と電気的に接続され、ゲート電極に生じた過大電流を逃がす電流パスを構成することを特徴とする。
【００１２】
本発明の半導体装置によれば、ヘテロ接合界面により生じた２次元電子ガスをｎ型領域とし且つｐ型の窒化物半導体層をｐ型領域としてなるｐｎ接合を有するダイオードを備え、ダイオードは、ゲート電極と電気的に接続され、ゲート電極に生じた過大電流を逃がす電流パスを構成するため、ゲート電極を過大電流から保護することができる。従って、ゲート電極を微細化したり、サージ耐性が非常に高いＨＦＥＴを形成したりすることが可能である。また、保護ダイオードの占有面積はごくわずかである。従って、保護回路を設けたことによる、半導体装置の占有面積の増大を抑えることができる。さらに、素子形成層の上に第３の窒化物半導体層及びオーミック電極を形成することによりダイオードを形成することができるため、保護回路を設けたことによるプロセスの増加もほとんどない。
【００１３】
本発明の半導体装置において、ダイオードは、ゲート電極とソース電極との間に電気的に接続されていてもよく、ゲート電極とドレイン電極との間に電気的に接続されていてもよく、ゲート電極と接地との間に電気的に接続されていてもよい。
【００１４】
本発明の半導体装置において、基板の上に形成され、素子形成層を複数の素子形成領域に分離する素子分離領域をさらに備え、電界効果トランジスタとダイオードとは、互いに異なった素子形成領域に形成されていることが好ましい。
【００１５】
本発明の半導体装置は、ダイオードは複数形成されており、複数のダイオードのうちの少なくとも２つのダイオードは互いに電気的に直列に接続されていることが好ましい。このような構成とすることによりサージ耐性をさらに向上させることができる。
【００１６】
本発明の半導体装置は、基板の上に形成され、素子形成層を複数の素子形成領域に分離する素子分離領域をさらに備え、電界効果トランジスタ及び各ダイオードは、互いに異なった素子形成領域に形成されていることが好ましい。
【００１７】
本発明の半導体装置において、複数のダイオードのうちの２つのダイオードは、アノード同士が互いに電気的に接続されたダイオードペアを構成しており、ダイオードペアは、互いに電気的に接続されたアノードを構成する１つのｐ型の窒化物半導体層と、該ｐ型の窒化物半導体層を挟んで両側に形成された２つのオーミック電極とからなることが好ましい。このような構成とすることにより、サージが正負いずれの場合にもゲート電極を保護することが可能である。また、アノードが共通であるため、ｐ型の窒化物半導体層の占有面積も小さくなる。従って、ダイオードの形成に伴うサイズの増加をさらに小さくすることができる。さらに、製造プロセスも簡略化することが可能である。
【００１８】
本発明の半導体装置は、基板の上に形成され、素子形成層を複数の素子形成領域に分離する素子分離領域をさらに備え、ダイオードペアを構成する２つのダイオードは、一の素子形成領域に形成されていることが好ましい。このような構成とすることにより、各ダイオードを独立に形成する場合と比べて、ダイオードの占有面積を小さくすることができる。
【００１９】
この場合において、ダイオードペアは複数形成されていることが好ましい。このような構成とすることによりサージ耐性をさらに向上させることができる。
【００２０】
本発明の半導体装置において、基板は導電性を有しており、ソース電極と基板とを電気的に接続する第１のビアプラグと、複数のダイオードのうちのゲート電極と接続されたダイオードと反対側の末端に接続されたダイオードのオーミック電極とを電気的に接続する第２のビアプラグとをさらに備えていることが好ましい。また、基板は導電性を有しており、ドレイン電極と基板とを電気的に接続する第１のビアプラグと、複数のダイオードのうちのゲート電極と接続されたダイオードと反対側の末端に接続されたダイオードのオーミック電極とを電気的に接続する第２のビアプラグとをさらに備えていてもよい。このような構成とすることにより、末端のダイオードとソース電極又はドレイン電極とが基板により電気的に接続されるので、配線の形成が容易となる。また、基板を接地することにより過大電流を逃がすことが容易となる。
【発明の効果】
【００２１】
本発明によれば、外部に保護回路を形成することなく、また製造工程を複雑にすることなく窒化物半導体を用いたＨＦＥＴのゲートをサージ電圧から保護し、サージ耐性が高いＨＦＥＴを実現できる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は等価回路を示し、（ｂ）は断面構成を示している。図１に示すように本実施形態の半導体装置は、ヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor：ＨＦＥＴ）とＨＦＥＴのゲートとソースとの間に接続された保護ダイオードとにより構成されている。
【００２３】
図１（ｂ）に示すように、サファイアからなる基板１１の上に、ＧａＮからなる第１の半導体層１２とｉ−Ａｌ０.２６Ｇａ０.７４Ｎからなる第２の半導体層１３とが順次積層された素子形成層１０が形成されている。素子形成層１０の第１領域１０Ａの上には、互いに間隔をおいてオーミック電極であるソース電極１４及びドレイン電極１５が形成され、その間にはゲート電極１６が形成されており、ＨＦＥＴ１が形成されている。
【００２４】
素子形成層１０の第１領域１０Ａとは素子分離領域２０により分離された第２領域１０Ｂの上には、ｐ型のＡｌ０.２６Ｇａ０.７４Ｎからなる第３の半導体層１７とオーミック電極１８とが間隔をおいて形成されている。このように、ヘテロ接合界面を有する素子形成層１０の上にｐ型の第３の半導体層１７を形成した場合には、ヘテロ接合界面に生じる２次元電子ガス（２ＤＥＧ）をｎ型領域とし、第３の半導体層１７をｐ型領域として、ｐｎ接合が形成される。従って、素子形成層１０の上にオーミック電極１８を形成することにより、第３の半導体層１７をアノードとし、オーミック電極１８をカソードとする第１のｐｎ接合ダイオード２が形成される。
【００２５】
本実施形態においては、さらに別の素子分離領域２０によって第２領域１０Ｂと分離された第３領域１０Ｃに第１のｐｎ接合ダイオード２と同じ構成の第２のｐｎ接合ダイオード３が形成されている。
【００２６】
第１のｐｎ接合ダイオード２のアノードである第３の半導体層１７とＨＦＥＴ１のゲート電極１６とは配線３０によって電気的に接続されている。また、第１のｐｎ接合ダイオード２のカソードであるオーミック電極１８と第２のｐｎ接合ダイオード３のアノードである第３の半導体層１７とが配線３１により電気的に接続され、第２のｐｎ接合ダイオード３のカソードであるオーミック電極１８とＨＦＥＴ１のソース電極１４とが配線３２によって電気的に接続されている。第３の半導体層１７と配線３０及び配線３１との接続は、第３の半導体層１７の上に白金等からなる電極（図示せず）を形成し、形成した電極を介して行えばよい。
【００２７】
これにより、図１（ａ）に示すＨＦＥＴ１のゲートとソースとの間に第１のｐｎ接合ダイオード２及び第２のｐｎ接合ダイオード３が直列に接続され、ゲート電極１６に加わった過大電流を逃がすための電流パスが形成されている。
【００２８】
このように、ゲートとソースとの間に接続された第１のｐｎ接合ダイオード２及び第２のｐｎ接合ダイオード３は、保護回路として機能するため、ＨＦＥＴ１のサージ耐性を向上させることができる。また、第１のｐｎ接合ダイオード２及び第２のｐｎ接合ダイオード３とＨＦＥＴ１とは同一の基板１１の上に形成されており、ダイオードによるサイズの増加はわずかである。さらに、本実施形態において第１のｐｎ接合ダイオード２及び第２のｐｎ接合ダイオード３は、素子形成層１０の上における素子分離領域２０によりＨＦＥＴ１とは分離された領域に形成された、ｐ型の第３の半導体層１７とオーミック電極１８とによって形成されている。従って、通常のＨＦＥＴの形成工程と比べてｐ型の半導体層を形成する工程のみを追加すればよく、工程数をほとんど増やすことなく保護素子を形成することができる。
【００２９】
このようにして形成した２ＤＥＧを用いたｐｎ接合ダイオードを保護素子とする保護回路を設けることにより、一般的なゲート長が１μｍのＨＦＥＴにおいて、従来３００Ｖ程度であったＨＦＥＴのサージ耐性を１ｋＶ程度にまで向上させることができた。
【００３０】
なお、本実施形態においては、ダイオードをゲートとソースとの間に接続したが、回路の構成及び保護の対象に応じてゲートとドレインとの間又はゲートと接地との間に設ける構成も可能である。また、これらを組み合わせることも可能である。また、本実施形態においてはダイオードを２個直列に接続する例を示したが、必要とするサージ耐圧特性に応じて１個としてもよく、３個以上としてもよい。また、複数のダイオードを並列に接続してもよい。
【００３１】
ｐ型の第３の半導体層１７は、以下のようにして形成すればよい。例えば、基板１１の上に素子形成層１０を成長させた後、続けてｐ型にドープされたＡｌ０.２６Ｇａ０.７４Ｎを成長させる。続いて、第３の半導体層１７を形成する領域を覆うレジストマスクを形成した後、塩素系のエッチャントを用いてドライエッチングを行うことにより、第３の半導体層１７を形成すればよい。
【００３２】
また、素子形成層１０を成長させた後、第３の半導体層１７を形成する領域以外の領域を覆う酸化シリコン（ＳｉＯ２）膜を形成した後、ｐ型にドープされたＡｌ０.２６Ｇａ０.７４Ｎを再成長させてもよい。第３の半導体層１７を再成長により形成した場合には、エッチングによるダメージが生じないという利点がある。
【００３３】
第３の半導体層１７の材質、膜厚及び不純物濃度は、目標とするＨＦＥＴのサージ耐性に応じて決定すればよいが、例えば、一般的なゲート長が１μｍにおいて、サージ耐圧を１ｋＶとする場合には、厚さが１５０ｎｍで、不純物濃度が３×１０１８ｃｍ−３のＡｌ０.２６Ｇａ０.７４Ｎを用いて第１のｐｎ接合ダイオード２と第２のｐｎ接合ダイオード３とを形成すればよい。
【００３４】
（第１の実施形態の一変形例）
以下に、本発明の第１の実施形態の一変形例について図面を参照して説明する。図２（ａ）及び（ｂ）は第１の実施形態の一変形例に係る半導体装置であり、（ａ）は等価回路を示し、（ｂ）は断面構成を示している。図２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００３５】
図２に示すように本変形例の半導体装置は、保護ダイオードがゲートとドレインとの間に接続されている。ＨＦＥＴ１のドレイン電極１５と第１のｐｎ接合ダイオード２のアノードである第３の半導体層１７とが配線３３により接続されている。第１のｐｎ接合ダイオード２のカソードであるオーミック電極１８と第２のｐｎ接合ダイオード３のアノードである第３の半導体層１７とが配線３４により接続されている。第２のｐｎ接合ダイオード３のカソードであるオーミック電極１８とＨＦＥＴ１のゲート電極１６とが配線３５により接続されている。
【００３６】
このようにドレインとゲートとの間に保護ダイオードを接続することにより、ドレイン側に過大な電流が流れた場合にＨＦＥＴを保護することができる。
【００３７】
なお、本実施形態においてはダイオードを２個直列に接続する例を示したが、必要とするサージ耐圧特性に応じて１個としてもよく、３個以上としてもよい。また、ダイオードを並列に接続してもよい。
【００３８】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図３（ａ）及び（ｂ）は第２の実施形態に係る半導体装置であり、（ａ）は等価回路を示し、（ｂ）は断面構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００３９】
図３に示すように本実施形態の半導体装置は、ＨＦＥＴ１と、ＨＦＥＴ１のゲートとソースとの間に接続された、アノードを共有する２個のダイオードからなるダイオードペア４とにより構成されている。
【００４０】
図３（ｂ）に示すように素子形成層１０の上におけるＨＦＥＴ１が形成された第１領域１０Ａとは素子分離領域２０により分離された第２領域１０Ｂに、オーミック電極１８及びオーミック電極１９が間隔をおいて形成されており、オーミック電極１８とオーミック電極１９との間には、ｐ型のＡｌ０.２６Ｇａ０.７４Ｎからなる第３の半導体層１７が形成されている。
【００４１】
素子形成層１０における第３の半導体層１７の下側の領域には、空乏層が広がる。従って、オーミック電極１８をカソードとし、第３の半導体層１７をアノードとする第１のｐｎ接合ダイオード２と、オーミック電極１９をカソードとし、第３の半導体層１７をアノードとする第２のｐｎ接合ダイオード３とが形成され、第１のｐｎ接合ダイオード２と第２のｐｎ接合ダイオード３とを分離する素子分離領域を設ける必要がない。
【００４２】
第１のｐｎ接合ダイオード２のオーミック電極１８はＨＦＥＴ１のゲート電極１６と配線３０により電気的に接続され、第２のｐｎ接合ダイオード３のオーミック電極１９はソース電極１４と配線３２により電気的に接続されている。従って、ＨＦＥＴ１のゲートとソースの間には、２個のｐｎ接合ダイオードが互いに逆向きに直列に接続されている。
【００４３】
このように、ゲートとソースとの間に２個のダイオードを互いに逆向きにして直列に接続することにより、正負いずれのサージが生じた場合にもゲートを保護することができる。
【００４４】
また、通常２個のダイオードを形成するために少なくとも３つ形成しなければならない素子分離領域の数を、１つ減らすことが可能となるため、素子の面積をさらに小さくすることができる。
【００４５】
図４は本実施形態の半導体装置のレイアウトの一例を示している。基板１１の上には、素子分離領域２０により互いに分離された第１の素子形成領域５１と第２の素子形成領域５２とが形成されている。第１の素子形成領域５１にはＨＦＥＴ１が形成され、第２の素子形成領域５２には第１のｐｎ接合ダイオード２と第２のｐｎ接合ダイオード３とからなるダイオードペア４が形成されている。また、ＨＦＥＴ１のドレイン電極１５と電源ラインとを接続する配線３６、ゲート電極１６と第１のｐｎ接合ダイオード２のカソードであるオーミック電極１８とを接続する配線３０及びソース電極１４と第２のｐｎ接合ダイオード３のカソードであるオーミック電極１９とを接続する配線３２が形成されている。配線３０、配線３２及び配線３６は、実際には素子を覆う層間絶縁膜に埋め込まれた配線層と、配線層と各電極とを接続するプラグとによって形成されている。
【００４６】
図５は第１のｐｎ接合ダイオード２を第２の素子形成領域５２に形成し、第２のｐｎ接合ダイオード３を第３の素子形成領域５３に形成した例を示している。ダイオードペアとして形成した場合と比べて、素子分離領域２０及び第３の半導体層１７が専有する面積が増加している。また、第１のｐｎ接合ダイオード２のアノードと第２のｐｎ接合ダイオード３のアノードとを接続するために、アノード接続配線３７を形成する必要がある。また、アノード接続配線３７を第３の半導体層１７と接続するために、第３の半導体層１７の上に白金等からなるアノード電極３８を形成する必要もある。
【００４７】
このように、本実施形態の半導体装置のように第１のｐｎ接合ダイオード２と第２のｐｎ接合ダイオード３とをダイオードペア４として形成することにより、ダイオードを形成する素子形成領域が一つで済むと共に、配線の数を減らすこともできるため、半導体素子の占有面積を２０％程度削減することができる。また、第３の半導体層１７の上に電極を形成する必要もなく、工程も簡略化できる。
【００４８】
なお、本実施形態においてゲートとソースとの間にはアノードを共有するダイオードペアが１組だけ接続されているが、ダイオードペアを２組以上接続してもよい。また、ダイオードペアと、ペアを形成していないダイオードとを組み合わせて接続してもよい。
【００４９】
（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の一変形例について図面を参照して説明する。図６は第２の実施形態の一変形例に係る半導体装置の断面構成を示している。図６において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５０】
本実施形態の半導体装置の等価回路は第２の実施形態の半導体装置と同一であり、ＨＦＥＴのゲートとソースとの間に、保護素子である２個のダイオードがバックトゥーバックに接続されている。図６に示すように本実施形態の半導体装置は、導電性の基板４１の上に形成されており、ＨＦＥＴのソース電極１４と基板４１とを電気的に接続するビアプラグ４２及び第２のｐｎ接合ダイオード３のオーミック電極１９と基板４１とを電気的に接続するビアプラグ４３が形成されている。これにより、第２のｐｎ接合ダイオード３のオーミック電極１９とＨＦＥＴ１のソース電極１４とを電気的に接続する配線３２が不要となる。
【００５１】
導電性の基板４１にはシリコン基板を用いればよく、炭化シリコンからなる基板等であってもよい。また、ビアプラグ４２及びビアプラグ４３は、一般的な材料により形成すればよく、例えば、チタンと金とが積層された材料を埋め込むことにより形成すればよい。
【００５２】
本変形例においては、第２の実施形態の半導体装置にビアプラグを設けた例を示したが、第１の実施形態の半導体装置に本変形例の構成を適用することも可能である。
【００５３】
各実施形態及び変形例において、第３の半導体層１７に第２の半導体層１３と同じアルミニウム組成比の窒化物半導体を用いたが、第３の半導体層１７はｐ型であればよく、第２の半導体層１３とは混晶比の異なる窒化物半導体を用いてもよい。
【００５４】
また、第１の半導体層１２及び第２の半導体層１３の組成は、第１の半導体層１２と第２の半導体層１３との界面に２次元電子ガスが発生するものであればよく、一般式がＢｗＡｌｘＧａｙＩｎｚＮ（但し、ｗ＋ｘ＋ｙ＋ｚ＝１；０≦ｗ，ｘ，ｙ，ｚ≦１である。）によって表される窒化物半導体から選択した、バンドギャップが異なる２種類の窒化物半導体を用いることができる。
【００５５】
各電極は、一般的な材料により形成すればよく、例えば、ソース電極、ドレイン電極はチタンとアルミニウムとが積層された材料、チタンと白金と金とを積層した材料等により形成すればよい。また、ゲート電極、ｐ型オーミック電極は、例えばパラジウム、パラジウムシリコン、ニッケル、ニッケルと金とを積層した材料、パラジウムと白金と金とを積層した材料等により形成すればよい。
【産業上の利用可能性】
【００５６】
本発明の半導体装置は、外部に保護回路を形成することなく、また製造工程を複雑にすることなく窒化物半導体を用いたＨＦＥＴのゲートをサージ電圧から保護し、サージ耐性が高いＨＦＥＴを実現できるという効果を有し、半導体装置に関し、特に保護ダイオードを備えた窒化物半導体を用いた電界効果トランジスタ等として有用である。
【図面の簡単な説明】
【００５７】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は回路図であり、（ｂ）は断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態の一変形例に係る半導体装置を示し、（ａ）は回路図であり、（ｂ）は断面図である。
【図３】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は回路図であり、（ｂ）は断面図である。
【図４】本発明の第２の実施形態に係る半導体装置のレイアウトを示す平面図である。
【図５】ダイオードペアを形成していない場合の半導体装置のレイアウトを示す平面図である。
【図６】本発明の第２の実施形態の一変形例に係る半導体装置を示す断面図である。
【符号の説明】
【００５８】
１      ＨＦＥＴ
２      第１のｐｎ接合ダイオード
３      第２のｐｎ接合ダイオード
４      ダイオードペア
１０    素子形成層
１０Ａ  第１領域
１０Ｂ  第２領域
１０Ｃ  第３領域
１１    基板
１２    第１の半導体層
１３    第２の半導体層
１４    ソース電極
１５    ドレイン電極
１６    ゲート電極
１７    第３の半導体層
１８    オーミック電極
１９    オーミック電極
２０    素子分離領域
３０    配線
３１    配線
３２    配線
３３    配線
３４    配線
３５    配線
３６    配線
３７    アノード接続配線
３８    アノード電極
４１    基板
４２    ビアプラグ
４３    ビアプラグ
５１    第１の素子形成領域
５２    第２の素子形成領域
５３    第３の素子形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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