(57)【特許請求の範囲】
【請求項１】
送信側LSI、受信側LSI及び伝送線路から構成される高速データ転送システムの入出力系の送信側シリアライザ−デシリアライザの一部を構成する出力ドライバ回路装置であって、
複数の単位ソース結合対回路と、
複数のセレクタとを有し、
前記単位ソース結合回路は、電流源として機能する電流源MOSトランジスタと、一対のMOSトランジスタとを有し、
前記一対のMOSトランジスタは、前記電流源のドレインにそのソースが接続し、出力端子にそのドレインが接続し、
前記各セレクタは、連続するデータの1つを選択し、前記選択したデータを前記一対のMOSトランジスタのゲートの1つへ出力し、
転送データDn（nは自然数。）の前記伝送線路通過後の波形を矩形波に近づけるように、あらかじめ出力波形の０レベル及び１レベルの振幅を調整するための出力エンハシス量を、データDn並びにその前後のデータ、…，Dn+2，Dn+1，Dn-1，Dn-2，…により決定するものであり、前記各データは、前記０レベル又は前記１レベルの値を持ち、それらの前記各データの値を所定に与えることにより、前記出力エンハシス量を決定することを特徴とする出力ドライバ回路装置。
【請求項２】
請求項１記載の出力ドライバ回路装置において、
シフトレジスタを有し、
前記連続するデータが、クロックに同期して前記シフトレジスタへ入力され、
前記各セレクタは、前記シフトレジスタを構成する各フリップフロップから出力される前記データの1つを選択し、前記選択したデータを前記一対のMOSトランジスタのゲートの1つへ出力することを特徴とする出力ドライバ回路装置。
【請求項３】
請求項１記載の出力ドライバ回路装置において、
前記電流源MOSトランジスタおよび前記一対のMOSトランジスタトランジスタは、PMOSトランジスタであり、
前記出力端子は、抵抗を介し接地されることを特徴とする出力ドライバ回路装置。
【請求項４】
請求項１記載の出力ドライバ回路装置において、
前記電流源MOSトランジスタおよび前記一対のMOSトランジスタトランジスタは、NMOSトランジスタであり、
前記出力端子は、抵抗を介し電源に接続されることを特徴とする出力ドライバ回路装置。
【請求項５】
請求項１記載の出力ドライバ回路装置において、
前記データが、マルチプレクサを介し前記シフトレジスタへ入力されることを特徴とする出力ドライバ回路装置。
【請求項６】
請求項１記載の出力ドライバ回路装置において、
前記出力端子が、伝送線路に接続されることを特徴とする出力ドライバ回路装置。
【請求項７】
送信側LSI、受信側LSI及び伝送線路から構成される高速データ転送システムの入出力系の送信側シリアライザ−デシリアライザの一部を構成する出力ドライバ回路装置であって、
複数の単位ソース結合対回路と、
複数のセレクタとを有し、
前記単位ソース結合回路は、電流源として機能する電流源MOSトランジスタと、一対のMOSトランジスタとを有し、
前記一対のMOSトランジスタは、前記電流源のドレインにそのソースが接続し、出力端子にそのドレインが接続し、
前記各セレクタは、連続するデータの1つを選択し、前記選択したデータを前記一対のMOSトランジスタのゲートの1つへ出力し、
転送データDn（nは自然数。）の前記伝送線路通過後の波形を矩形波に近づけるように、あらかじめ出力波形の０レベル及び１レベルの振幅を調整するための出力エンハシス量を、データDn並びにその前後のデータ、…，Dn+2，Dn+1，Dn-1，Dn-2，…により決定するものであり、前記各データは、前記０レベル又は前記１レベルの値を持ち、それらの前記各データの値を所定に与えることにより、前記出力エンハシス量を決定することを特徴とする出力ドライバ回路装置。
【請求項８】
請求項７記載の出力ドライバ回路装置において、
シフトレジスタを有し、
前記連続するデータが、クロックに同期して前記シフトレジスタへ入力され、
前記各セレクタは、前記シフトレジスタを構成する各フリップフロップから出力される前記データの1つを選択し、前記選択したデータを前記一対のMOSトランジスタのゲートの1つへ出力することを特徴とする出力ドライバ回路装置。
【請求項９】
請求項７記載の出力ドライバ回路装置において、
前記データが、マルチプレクサを介し前記シフトレジスタへ入力されることを特徴とする出力ドライバ回路装置。
【請求項１０】
請求項７記載の出力ドライバ回路装置において、
前記出力端子が、伝送線路に接続されることを特徴とする出力ドライバ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特に高速及び長距離のデータ転送を要求される出力回路に関する。
【背景技術】
【０００２】
近年、伝送線路を用いた半導体装置間のデータ転送において、高速なデータを正確に転送することが要求されている。しかし、GHzを超える速度のデータ転送では、データが伝送線路を通過した後に波形が減衰する。
【０００３】
図1は、伝送線路の損失の例である。周波数が高い波ほど減衰は大きい。
例えば図1では、周波数1GHzの波の減衰量は-11.2dBである。これは、電圧1Vの正弦波を伝送した場合、伝送線路通過後には0.274Vに減衰することを示している。また、周波数2.5GHzの波の減衰量は-21.4dBである。これは、電圧1Vの正弦波を伝送した場合、伝送線路通過後には0.085Vに減衰することを示している。
【０００４】
図2は、伝送線路通過前後のデータ波形例である。図2(a)において、出力ドライバ201から出力された波形が、伝送線路202を通過し、受信レシーバ203で受信する。出力PAD204で出力波形、入力PAD205で入力波形がモニタされる。
【０００５】
図2(b)は、出力PAD204での出力波形例を示している。この図はデータ列010000という１bit孤立パターンの例である。図2(b)のような矩形波の場合、矩形の立上り及び立下りには高周波成分を含む。
【０００６】
図2(c)は、入力PAD205での波形例を示している。伝送線路は図1に示すように高周波の波ほど減衰量が大きいため、図2(b)に示した出力波形の立上り及び立下りに含まれる高周波成分は伝送線路通過後に大きく減衰することにより、入力PADで観測される矩形波ではなくなって波形が鈍る。その結果、図2(c)における時間領域206のデータ’1’は、その前後の時間領域207及び208、またその後に続く209、210、211のデータ’0’にも影響を及ぼし、波形を乱す。これをシンボル間干渉(Inter Symbol Interference：ISI)と呼ぶ。高速データ転送においては、この波形の乱れの1bitに要する時間に占める割合が大きくなり、正確なデータ転送の障害となる。このISIの問題を解決する一手段として、伝送線路通過後の波形がなるべく矩形波に近づくように、あらかじめ出力波形の0レベル及び1レベルの振幅を調整する出力プリエンハシス技術がある。
【０００７】
図2(d)は、プリエンハシス出力波形例である。図2(d)では、図2(c)の波形の乱れをあらかじめ考慮し、図2(b)における’0’または’1’のデータに出力データに応じた振幅を出力している。
【０００８】
図2(e)は、図2(d)のプリエンハシス出力波形の伝送線路通過後の波形である。出力プリエンハシス技術を用いたため、ISIの小さな波形が得られる。
【０００９】
出力プリエンハシス技術に関しては公知であり、特許文献１は、出力データに応じた振幅、つまり出力プリエンハシス量を決めるアルゴリズムについて記載された文献である。
【００１０】
【特許文献１】特開２００６−３５２３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
高速かつ長距離のデータ転送のためには、エンハシス量を決定する際、シンボル間干渉（ＩＳＩ）の影響を考慮する時間領域の数を増やすことが必要である。プリエンファシスを施し波形を変える時間区間をタップ（Tａｐ）という。転送データDｎを伝送する際のエンハシス量は、データDn並びにその前後のデータ…，Dn+2，Dn+1，Dn-1，Dn-2，…により決定される。各タップ（Ｔａｐ）のエンハシス量は高精度に設定できる必要がある。
【００１２】
また、出力回路のエンハシス量は、実装系に応じて設定する必要がある。高速かつ長距離データ転送においては波形の減衰量は大きいため、各タップ（Ｔａｐ）のエンハシス量を大きく設定しなければならない。また、伝送線路の材質も波形の減衰量に大きく影響を及ぼす。したがって、各タップ（Ｔａｐ）の設定範囲は広くとらなければならない。
【００１３】
さらには、伝送線路を含めた実装系の減衰量は、全体振幅に対する比で表されるため、エンハシス量も全体振幅の比で設定できることが望ましい。その一方で、これらの機能を盛り込んだ出力回路では、帯域を広げるため、出力容量はできるだけ小さくなければならない。
【００１４】
本願発明者等は、本願に先立って図3に示すプリエンハシス出力回路を検討した。本出力回路は、複数の単位ソース結合対回路301、終端抵抗302から構成される。エンハシス量を決定するためには、当該出力Dn及びその前後の伝送タイミングのデータが必要となるが、そのデータ生成例として、シフトレジスタ303を使用する。図４において、単位ソース結合対回路301は、一対のスイッチPＭＯＳトランジスタ304をソース結合したものと電流源PＭＯＳトランジスタ305から構成される。電流源PＭＯＳトランジスタは制御電圧306により電流制御される。出力電位は終端抵抗302に流れる電流により決定され、出力端子P極307及び出力端子N極308から出力される。
【００１５】
図3では、単位ソース結合対回路301をオンまたはオフするため、例として2入力NAND回路309を使用する。セレクタ制御信号310が’0’レベルの場合にはスイッチPＭＯＳトランジスタ305のゲートに’1’が印加されて単位ソース結合対回路301がオフし、制御信号310が’1’レベルの場合には、Dn、Dn+1またはDn-1が有効となり、単位ソース結合対回路301がオンする。
【００１６】
図3では、例として当該出力Dnを10個の単位ソース結合対回路で構成している。10個すべてオンした時の出力振幅を1とすれば、単位ソース結合対回路１個の出力への寄与は0.1となる。また、当該出力Dnの他、当該出力Dnの前の伝送タイミングのDn-1及び後の伝送タイミングのDn+1の3つで出力を構成しており、単位ソース結合対回路をDn-1から2個、Dnから6個、Dn+1から2個オンして出力を構成している。
【００１７】
本出力回路では、各タップ（Ｔａｐ）を構成する単位ソース結合対回路を、想定する最大の比を実現する個数分だけ付加する必要があるため、回路のオーバーヘッドが大きく、出力容量の増大を招くという問題がある。図3の出力回路例において、Dn-1では出力振幅１に対して最大0.5までエンハシス量を設定することを想定して5個の単位ソース結合対回路を付加しており、Dn+1では出力振幅1に対して最大0.5までエンハシス量を設定することを想定して5個の単位ソース結合対回路を付加している。その結果、出力回路全体としては20個、すなわち出力振幅2にあたる単位ソース結合対回路が付加されることになり、出力容量が増大し、高速化に問題が生じていた。
【００１８】
以上から、本出願では、高速及び長距離のデータ転送を行うためには、プリエンハシス量の切り替えられる範囲が広く、かつ出力容量の小さい出力回路を実現することを課題とする。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記通りである。即ち、転送データDnとDn+1、Dn+2、…Dn-1、Dn-2…・を選択するデータセレクタ回路と、Dn、Dn+1、Dn+2、…Dn-1、Dn-2…から出力エンハシス量を決定する電流モード論理出力回路（CML）とにより半導体集積回路装置を構成する。
【発明の効果】
【００２０】
本願において開示される発明の代表的な効果を簡単に説明すれば、下記通りである。即ち、プリエンハシス量の切り替えられる範囲が広く、かつ出力容量の小さい出力回路を実現し、伝送速度の向上及び伝送距離の延長することができる。
【発明を実施するための最良の形態】
【００２１】
図4は、高速データ転送システムの入出力系を示す図面である。高速データ転送システムの入出力系は、送信側LSI401、受信側LSI402及び伝送線路403から構成される。
【００２２】
送信側LSIの出力部には、送信側シリアライザ-デシリアライザ404(Serializer-Deserializer)がある。送信側シリアライザ-デシリアライザは、LSI内部の低速パラレルデータ405を高速シリアルデータDATA406に変換し、LSI外部に出力するものである。
【００２３】
送信側シリアライザ-デシリアライザ404は、送信側位相同期回路407（PLL； Phase Locked Loop）、マルチプレクサ408及び出力ドライバ409で構成される。送信側位相同期回路407（PLL）は、マルチプレクサ408及び出力回路409に高速なクロック410(CK)を供給する。マルチプレクサ408は低速パラレルデータ405を、高速なクロック410（CK）をもとに、高速シリアルデータ406（DATA）に変換する。出力ドライバ409は、高速シリアルデータ406（DATA）を出力する。
【００２４】
受信側LSIの入力部には、受信側シリアライザ-デシリアライザ411（ＳｅｒＤｅｓ）がある。受信側シリアライザ-デシリアライザは、伝送線路403を通じて入力された高速シリアルデータを正しく受信し、低速パラレルデータ412に変換するものである。
【００２５】
受信側シリアライザ-デシリアライザ（ＳｅｒＤｅｓ）は、受信側位相同期回路413（ＰＬＬ）、受信レシーバ414、クロックデータ復元回路(Clock Data Recovery)415及びデマルチプレクサ416から構成される。受信側位相同期回路413は、高速なクロック417（CK）をクロックデータ復元回路415（ＣＤＲ）及びデマルチプレクサ416に供給する。受信レシーバ414は伝送線路403を通じて入力された高速シリアルデータを増幅する。クロックデータ復元回路415（ＣＤＲ）は、受信レシーバ414からの信号と、供給された高速なクロック（CK）との位相関係を調整し、正しい高速シリアルデータDATA418を出力する。デマルチプレクサ416は、高速シリアルデータ418（DATA）を低速パラレルデータ412に変換し、受信側LSI内部に供給する。
【００２６】
以上より、送信側LSI401の低速データ405は、マルチプレクサ408により高速シリアルデータに変換され、出力ドライバ409を通じてLSI外部に出力される。出力されたデータは伝送線路403を通過する際に減衰する。そのデータは入力ドライバ414で受信され、クロックデータ復元回路415（ＣＤＲ）により正しい高速シリアルデータとして出力され、デマルチプレクサ413により低速パラレルデータ413に変換されて受信LSI内部に供給される。
【００２７】
図4において、伝送線路403による送信データの減衰を考慮し、本発明では、図2(d)に示すプリエンハシス出力をもつ出力ドライバを発案する。
【００２８】
図5にVDD基準の電流モードロジック（CML）を用いたプリエンハシス電流モードロジック出力回路図を示す。図5の回路は図4における出力ドライバ409に相当する。
【００２９】
プリエンハシス回路は、シフトレジスタ503、データセレクタ504、ｍ個の単位ソース結合対回路501、終端抵抗502から構成される。プリエンハシス回路からの出力のエンハシス量を決定するためには、出力Dn及びその前後の伝送タイミングのデータが必要となるが、そのデータ生成例として、シフトレジスタ503を使用する。
【００３０】
シフトレジスタ503は、X個のフリップフロップから構成され、出力Dn及びその前後の伝送タイミングのデータを生成する。データＤａｔａはLSIから出力されるデータである。クロックＣＫはシフトレジスタを駆動するクロックであり、この周波数によりプリエンハシス出力回路からの出力データの伝送速度が決定される。高速かつ長距離のデータ転送のためには、エンハシス量を決定する際、ISIの影響を考慮する時間領域の数を増やすことが必要である。転送データDｎを伝送する際のエンハシス量は、データDn並びにその前後のデータ…，Dn+2，Dn+1，Dn-1，Dn-2，…により決定される。
【００３１】
データセレクタ504は、Dn/Dn-1セレクタ510及びDn/Dn+1セレクタ511から構成される。
Dn/Dn-1セレクタ510はDn及びDn-1を入力信号とし、セレクタ制御信号512の’0’または’1’の信号によりDnまたはDn+1のどちらかを選択して出力するものである。
【００３２】
Dn/Dn-1セレクタ511はDn及びDn+1を入力とし、セレクタ制御信号513の’0’または’1’の信号によりDnまたはDn+1のどちらかを選択して出力するものである。
【００３３】
単位ソース結合対回路501は、一対のスイッチPＭＯＳトランジスタ505をソース結合したものと電流源PＭＯＳトランジスタ506から構成される。電流源PＭＯＳトランジスタ505は制御電圧507により電流制御される。出力端子P極508及び出力端子N極509から出力される出力電位は終端抵抗502に流れる電流により決定される。
【００３４】
データDATAから、シフトレジスタ503を介して各伝送タイミングのデータDn、Dn-1、Dn+1が生成される。Dn、Dn-1、Dn+1は、Dn/Dn-1セレクタ510及びDn/Dn+1セレクタ511により選択されて単位ソース結合対回路501の入力となり、出力端子P極508及び出力端子N極509から出力される。
【００３５】
図5の出力回路では、電流モード出力回路（ＣＭＬ）のソース結合対、及び、電流源をm分割して、連続データDn+1，Dn，Dn-1から選択した信号により、それぞれ駆動させる回路方式とした。図5ではm=10の例を示している。Dn/Dn-1セレクタ510及びDn/Dn+1セレクタ511からは、セレクタ制御信号512及びセレクタ制御信号513によりどちらかが選択されて出力されるため、10個の単位ソース結合対回路は、必ずDn、Dn-1、Dn+1のいずれかの信号で駆動される。したがって、出力単位P極508及び出力端子N極509からは、Dn、Dn-1、Dn+1の重ね合わせ波形が出力される。図5は、Dn-1駆動の単位ソース結合対回路が2個、Dn駆動の単位ソース結合対回路が6個、Dn+1駆動の単位ソース結合回路が2個の例である。例えば’010’というデータ列を出力する場合、’1’を出力するときにはDn-1は’0’、Dnは’1’、Dn+1は’0’となり、2個の’0’と6個の’1’と2個の’0’を重ね合わせた出力レベルで1’が出力され、エンハシスのついた出力となる。
【００３６】
Dn、Dn-1、Dn+1をどれだけの割合で重ね合わせるか、すなわちどれだけエンハシス量を加えるかは、例えば図4の出力回路409、伝送線路403、入力回路414を含んだ系をシミュレーションすることにより、最適な値を算出する。したがって、図5において、Dn/Dn-1セレクタ510の個数及びDn/Dn+1セレクタ511の個数は、あらゆる実装系に対応するため、想定される最大の個数を用意しておく必要がある。図5の例では、Dn-1を出力振幅1に対して最大0.5までエンハシス量を設定することを想定してDn/Dn-1セレクタ510を5個、Dn+1を出力振幅1に対して最大0.5までエンハシス量を設定することを想定してDn/Dn+1セレクタ511を5個配置している。
【００３７】
本方式は出力をm分割する方式であるため、単位ソース結合回路は出力振幅1のサイズのままで実現することができる。また、エンハシス量の精度を上げるには分割数mを大きくすれば対応できるため、出力振幅1のサイズのままで実現できる。さらには、タップ（Ｔａｐ）数を増やした場合においても、単位ソース結合回路に各タップ（Ｔａｐ）のデータとDnとのセレクタを割り当てれば対応できるため、出力振幅1のサイズのままで実現することができる。
【００３８】
以上より、図5では出力容量の増加なしに多タップ（Ｔａｐ）、高精度なプリエンハシス出力回路を構成することができるため、伝送速度を向上し、伝送距離を延長することができる。
【００３９】
図6にVSS基準の電流モードロジック（CML）を用いたプリエンハシス電流モードロジック（CML）出力回路図を示す。図6の回路は図4における出力ドライバ409に相当する。
【００４０】
プリエンハシス出力回路は、シフトレジスタ603、データセレクタ604、ｍ個の単位ソース結合対回路601、終端抵抗602から構成される。プリエンハシス出力回路からの出力のエンハシス量を決定するためには、出力Dn及びその前後の伝送タイミングのデータが必要となるが、そのデータ生成例として、シフトレジスタ603を使用する。
【００４１】
シフトレジスタ603は、X個のフリップフロップから構成され、出力Dn及びその前後の伝送タイミングのデータを生成する。データＤａｔａは。クロックＣＫはシフトレジスタを駆動するクロックであり、この周波数によりプリエンハシス出力回路からの出力データの伝送速度が決定される。
【００４２】
データセレクタ604は、Dn/Dn-1セレクタ610及びDn/Dn+1セレクタ611から構成される。Dn/Dn-1セレクタ610はDn及びDn-1を入力信号とし、セレクタ制御信号612の’0’または’1’の信号によりDnまたはDn+1のどちらかを選択して出力するものである。
Dn/Dn-1セレクタ611はDn及びDn+1を入力とし、セレクタ制御信号613の’0’または’1’の信号によりDnまたはDn+1のどちらかを選択して出力するものである。
【００４３】
単位ソース結合対回路601は、一対のスイッチNＭＯＳトランジスタ605をソース結合したものと電流源NＭＯＳトランジスタ606から構成される。電流源NＭＯＳトランジスタ605は制御電圧607により電流制御される。出力端子P極608及び出力端子N極609から出力される出力電位は終端抵抗602に流れる電流により決定される。図5では、出力端子P極508及び出力端子N極509から出力される電位がGND基準であったのに対し、図6では、出力端子P極608及び出力端子N極609から出力される電位が電源電位（VDD）基準となる。例えば、VDD=1.2V、振幅=0.6Vであったとすると、図1では出力電位が0Vから0.6Vであるのに対し、図5では出力電位が0.6Vから1.2Vとなる。
【００４４】
データDATAから、シフトレジスタ603を介して各伝送タイミングのデータDn、Dn-1、Dn+1が生成される。Dn、Dn-1、Dn+1は、Dn/Dn-1セレクタ610及びDn/Dn+1セレクタ611により選択されて単位ソース結合対回路601の入力となり、出力端子P極608及び出力端子N極609から出力される。
【００４５】
図6の出力回路では、図5と同様に、電流モード出力回路（ＣＭＬ）のソース結合対、及び、電流源をm分割して、それぞれに各タップ（Ｔａｐ）データから選択した信号で駆動させる回路方式とした。また、図5と同様、Dn/Dn-1セレクタ610及びDn/Dn+1セレクタ611を用いているため、m個の単位ソース結合対回路は、必ずDn、Dn-1、Dn+1のいずれかの信号で駆動される。したがって、図6においても、出力振幅1のサイズのままプリエンハシス量を任意に設定できる。以上から、図6においても出力容量の増加なしに多タップ（Ｔａｐ）、高精度なプリエンハシス出力回路を構成することができるため、伝送速度を向上し、伝送距離を延長することができる。
【００４６】
図7にPMOS及びNMOS電流源を用いたプリエンハシス電流モードロジック出力回路図を示す。図7の回路は図4における出力ドライバ409に相当する。
【００４７】
プリエンハシス出力回路は、シフトレジスタ703、データセレクタ704、ｍ個の単位ソース結合対回路、終端抵抗702から構成される。プリエンハシス出力回路からの出力のエンハシス量を決定するためには、出力Dn及びその前後の伝送タイミングのデータが必要となるが、そのデータ生成例として、シフトレジスタ703を使用する。
【００４８】
シフトレジスタ703は、X個のフリップフロップから構成され、出力Dn及びその前後の伝送タイミングのデータを生成する。データＤａｔａはLSIから出力されるデータである。クロックＣＫはシフトレジスタを駆動するクロックであり、この周波数によりプリエンハシス出力回路からの出力データの伝送速度が決定される。
【００４９】
データセレクタ704は、Dn/Dn-1セレクタ705及びDn/Dn+1セレクタ706から構成される。
Dn/Dn-1セレクタ705はDn及びDn-1を入力信号とし、セレクタ制御信号707の’0’または’1’の信号によりDnまたはDn+1のどちらかを選択して出力するものである。
【００５０】
Dn/Dn-1セレクタ706はDn及びDn+1を入力とし、セレクタ制御信号708の’0’または’1’の信号によりDnまたはDn+1のどちらかを選択して出力するものである。
【００５１】
単位ソース結合対回路701は、一対のスイッチPＭＯＳトランジスタ709をソース結合したもの、電流源PＭＯＳトランジスタ710、一対のスイッチNMOSトランジスタ711をソース結合したもの、及び電流源NMOS712から構成される。電流源PＭＯＳトランジスタ710は制御電圧713により電流制御される。電流源NMOSトランジスタ712は制御電圧714により電流制御される。出力端子P極715及び出力端子N極716から出力される出力電位は終端抵抗702に流れる電流により決定される。図5では、出力端子P極715及び出力端子N極712から出力される電位がGND基準であったのに対し、図7では、出力端子P極608及び出力端子N極609から出力される電位を電源電位（VDD）-接地電位（GND）間の電位に設定できる。例えば、VDD=1.2V、振幅=0.6Vであったとすると、図5では出力電位が0Vから0.6Vであるのに対し、図7では制御電圧713及び714を調整することにより、出力電位を0.3Vから0.9Vとすることができる。
【００５２】
データDATAから、シフトレジスタ703を介して各伝送タイミングのデータDn、Dn-1、Dn+1が生成される。Dn、Dn-1、Dn+1は、Dn/Dn-1セレクタ610及びDn/Dn+1セレクタ611により選択されて単位ソース結合対回路701の入力となり、出力端子P極715及び出力端子N極716から出力される。
【００５３】
図7の出力回路では、図5と同様に、電流モード出力回路（ＣＭＬ）のソース結合対、及び、電流源をm分割して、それぞれに各タップ（Ｔａｐ）データから選択した信号で駆動させる回路方式とした。また、図5と同様、Dn/Dn-1セレクタ705及びDn/Dn+1セレクタ706を用いているため、m個の単位ソース結合対回路は、必ずDn、Dn-1、Dn+1のいずれかの信号で駆動される。したがって、図7においても、出力振幅1のサイズのままプリエンハシス量を任意に設定できる。以上から、図7においても出力容量の増加なしに多タップ（Ｔａｐ）、高精度なプリエンハシス出力回路を構成することができるため、伝送速度を向上し、伝送距離を延長することができる。
【００５４】
図8に多入力セレクタ回路を用いたプリエンハシスCML出力回路図を示す。図8の回路は図4における出力ドライバ409に相当する。
【００５５】
プリエンハシス出力回路は、シフトレジスタ803、データセレクタ804、ｍ個の単位ソース結合対回路、終端抵抗802から構成される。プリエンハシス出力回路からの出力のエンハシス量を決定するためには、出力Dn及びその前後の伝送タイミングのデータが必要となるが、そのデータ生成例として、シフトレジスタ803を使用する。
【００５６】
シフトレジスタ803は、X個のフリップフロップから構成され、出力Dn及びその前後の伝送タイミングのデータを生成する。データＤａｔａはLSIから出力されるデータである。クロックＣＫはシフトレジスタを駆動するクロックであり、この周波数によりプリエンハシス出力回路からの出力データの伝送速度が決定される。
【００５７】
データセレクタ804は、Dn、D-1及びDn+1を入力とし、セレクタ制御信号sel 805によりDn、Dn-1、Dn+1のいずれかを選択して出力するものである。図8のデータセレクタ804は多入力であり、図5のデータセレクタ504の2入力とは異なる。データセレクタ804は、データセレクタ504と比較して回路規模が大きくなるため、ディレイ及び面積のオーバヘッドがあるが、選択できるタップ（Ｔａｐ）が増えるため、エンハシス比設定の自由度が増えるという利点がある。
【００５８】
単位ソース結合対回路801は、一対のスイッチPＭＯＳトランジスタ806をソース結合したものと電流源PＭＯＳトランジスタ807から構成される。電流源PＭＯＳトランジスタ807は制御電圧808により電流制御される。出力端子P極809及び出力端子N極810から出力される出力電位は終端抵抗802に流れる電流により決定される。
【００５９】
データDATAから、シフトレジスタ803を介して各伝送タイミングのデータDn、Dn-1、Dn+1が生成される。Dn、Dn-1、Dn+1は、データセレクタ804により選択されて単位ソース結合対回路801の入力となり、出力端子P極809及び出力端子N極810から出力される。
【００６０】
図8の出力回路では、図5と同様に、電流モード出力回路（ＣＭＬ）のソース結合対、及び、電流源をm分割して、それぞれに各タップ（Ｔａｐ）データから選択した信号で駆動させる回路方式とした。また、図5と同様、データセレクタ801を用いているため、m個の単位ソース結合対回路は、必ずDn、Dn-1、Dn+1のいずれかの信号で駆動される。したがって、図8においても、出力振幅1のサイズのままプリエンハシス量を任意に設定できる。以上から、図8においても出力容量の増加なしに多タップ（Ｔａｐ）、高精度なプリエンハシス出力回路を構成することができるため、伝送速度を向上し、伝送距離を延長することができる。
【００６１】
以上本発明者によってなされた発明を実施例に基き具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００６２】
【図１】伝送線路を通過するデータの周波数と減衰の関係図である。
【図２】伝送線路通過前後のデータ波形例である。
【図３】本発明に先立ち検討したプリエンハシス電流モード出力回路（CML）図である。
【図４】高速データ転送の入出力系の例である。
【図５】電源電位（VDD）基準の電流モードロジック（CML）を用いたプリエンハシス電流モードロジック出力回路図である。
【図６】接地電位（VSS）基準の電流モードロジック（CML）を用いたプリエンハシス電流モードロジック出力回路図である。
【図７】PMOSトランジスタ及びNMOSトランジスタ電流源を用いたプリエンハシス電流モードロジック出力回路図である。
【図８】多入力セレクタ回路を用いたプリエンハシス電流モードロジック出力回路図である。
【符号の説明】
【００６３】
201…出力ドライバ、202…伝送線路、203…受信レシーバ、204…出力PAD、205…入力PAD、206…入力データ’1’の時間領域、207…206の1つ前の伝送タイミングの時間領域、208…206の1つ後の伝送タイミングの時間領域、209…206の2つ後の伝送タイミングの時間領域、210…206の3つ後の伝送タイミングの時間領域、211…206の4つ後の伝送タイミングの時間領域、301…単位ソース結合対回路、302…終端抵抗、303…シフトレジスタ、304…スイッチPＭＯＳトランジスタ、305…電流源PＭＯＳトランジスタ、306…電流源PＭＯＳトランジスタ制御電圧、307…出力端子P極、308…出力端子N極、309…2入力NAND回路、310…セレクタ制御信号、401…送信側LSI、402…受信側LSI、403…伝送線路、404…送信側シリアライザ-デシリアライザ、405…低速パラレルデータ、406…高速シリアルデータDATA、407…送信側位相同期回路、408…マルチプレクサ、409…出力ドライバ、410…クロックCK、411…受信側シリアライザ-デシリアライザ、412…低速パラレルデータ、413…受信側位相同期回路、414…受信レシーバ、415…クロックデータ復元回路、416…デマルチプレクサ、417…クロックCK、418…高速シリアルデータDATA、501…単位ソース結合対回路、502…終端抵抗、503…シフトレジスタ、504…データセレクタ、505…スイッチPＭＯＳトランジスタ、506…電流源PＭＯＳトランジスタ、507…電流源PＭＯＳトランジスタの制御電圧、508…出力端子P極、509…出力端子N極、510…Dn/Dn-1セレクタ、511…Dn/Dn+1セレクタ、512…セレクタ制御信号、513…セレクタ制御信号、601…単位ソース結合対回路、602…終端抵抗、603…シフトレジスタ、604…データセレクタ、605…スイッチNＭＯＳトランジスタ、606…電流源NＭＯＳトランジスタ、607…電流源NＭＯＳトランジスタの制御電圧、608…出力端子P極、609…出力端子N極、610…Dn/Dn-1セレクタ、611…Dn/Dn+1セレクタ、612…セレクタ制御信号、613…セレクタ制御信号、701…単位ソース結合対回路、702…終端抵抗、703…シフトレジスタ、704…データセレクタ、705…Dn/Dn-1セレクタ、706…Dn/Dn+1セレクタ、707…セレクタ制御信号、708…セレクタ制御信号、709…スイッチPＭＯＳトランジスタ、710…電流源PＭＯＳトランジスタ、711…スイッチNＭＯＳトランジスタ、712…電流源NＭＯＳトランジスタ、713…電流源PＭＯＳトランジスタ制御電圧、714…電流源NＭＯＳトランジスタ制御電圧、715…出力端子P極、716…出力端子N極、801…単位ソース結合対回路、802…終端抵抗、803…シフトレジスタ、804…データセレクタ、805…セレクタ制御信号sel、806…スイッチPＭＯＳトランジスタ、807…電流源PＭＯＳトランジスタ、808…電流源PＭＯＳトランジスタの制御電圧、809…出力端子P極、810…出力端子N極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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