(57)【特許請求の範囲】
【請求項１】
画像表示装置のタイミング制御部が、データイネーブル信号と、ドットクロック信号とから、データイネーブル信号のアクティブ期間の始まりを示す第１の水平基準信号と、前記アクティブ期間の終わりを示す第２の水平基準信号を生成するステップと、
前記第１の水平基準信号の立ち上がりからの前記ドットクロック信号のクロック数と、水平スタートパルス信号について定められた信号生成タイミング値とに基づいて、前記水平スタートパルス信号を生成するステップと、
前記水平スタートパルス信号からその次の水平スタートパルス信号までの期間がアクティブとなる垂直スタートパルス信号を生成するステップと、
前記第２の水平基準信号の立ち上がりからの前記ドットクロック信号のクロック数と、各制御信号毎にそれぞれ定められた信号生成タイミング値と、に基づいて、データラッチパルス（ＳＴＢ）、極性反転信号（ＰＯＬ）、ゲートドライバ・シフトクロック（ＶＣＫ）、ゲートドライバ出力イネーブル信号（ＶＯＥ）を生成するステップと、を含むこと、
を特徴とする画像制御信号の生成方法。
【請求項２】
前記水平スタートパルス信号の信号生成タイミングは、前記第１の水平基準信号の立ち上がり時刻に内部遅延相当の遅延時間を加えた時刻から、所定時間遡ったタイミングであること、
を特徴とする請求項１に記載の画像制御信号の生成方法。
【請求項３】
前記データラッチパルス（ＳＴＢ）の信号生成タイミングは、前記第２の水平基準信号の立ち上がり時刻に内部遅延相当の遅延時間を加えた時刻から、所定時間遡ったタイミングであること、
を特徴とする請求項１に記載の画像制御信号の生成方法。
【請求項４】
前記極性反転信号（ＰＯＬ）の信号生成タイミングは、前記データラッチパルス（ＳＴＢ）の立ち上がり時刻に所定の時間を加えたタイミングであること、
を特徴とする請求項３に記載の画像制御信号の生成方法。
【請求項５】
前記ゲートドライバ・シフトクロック（ＶＣＫ）、ゲートドライバ出力イネーブル（ＶＯＥ）の信号生成タイミングは、前記データラッチパルス（ＳＴＢ）の立ち上がり時刻から、所定時間遡ったタイミングであること、
を特徴とする請求項３又は４に記載の画像制御信号の生成方法。
【請求項６】
データイネーブル信号と、ドットクロック信号とから、データイネーブル信号のアクティブ期間の始まりを示す第１の水平基準信号と、前記アクティブ期間の終わりを示す第２の水平基準信号を生成する水平基準信号生成回路と、
前記第１の水平基準信号の立ち上がりからの前記ドットクロック信号のクロック数と、水平スタートパルス信号について定められた信号生成タイミング値とに基づいて、前記水平スタートパルス信号と、
前記水平スタートパルス信号からその次の水平スタートパルス信号までの期間がアクティブとなる垂直スタートパルス信号と、
前記第２の水平基準信号の立ち上がりからの前記ドットクロック信号のクロック数と、各制御信号毎にそれぞれ定められた信号生成タイミング値と、に基づいて、データラッチパルス（ＳＴＢ）、極性反転信号（ＰＯＬ）、ゲートドライバ・シフトクロック（ＶＣＫ）、ゲートドライバ出力イネーブル信号（ＶＯＥ）と、をそれぞれ生成する制御信号生成回路と、を備えること、
を特徴とする画像表示装置のタイミングコントローラ。
【請求項７】
前記水平スタートパルス信号の信号生成タイミングは、前記第１の水平基準信号の立ち上がり時刻に内部遅延相当の遅延時間を加えた時刻から、所定時間遡ったタイミングであること、
を特徴とする請求項６に記載の画像表示装置のタイミングコントローラ。
【請求項８】
前記データラッチパルス（ＳＴＢ）の信号生成タイミングは、前記第２の水平基準信号の立ち上がり時刻に内部遅延相当の遅延時間を加えた時刻から、所定時間遡ったタイミングであること、
を特徴とする請求項６に記載の画像表示装置のタイミングコントローラ。
【請求項９】
前記極性反転信号（ＰＯＬ）の信号生成タイミングは、前記データラッチパルス（ＳＴＢ）の立ち上がり時刻に所定の時間を加えたタイミングであること、
を特徴とする請求項８に記載の画像表示装置のタイミングコントローラ。
【請求項１０】
前記ゲートドライバ・シフトクロック（ＶＣＫ）、ゲートドライバ出力イネーブル（ＶＯＥ）の信号生成タイミングは、前記データラッチパルス（ＳＴＢ）の立ち上がり時刻から、所定時間遡ったタイミングであること、
を特徴とする請求項８又は９に記載の画像表示装置のタイミングコントローラ。
【請求項１１】
請求項６乃至１０いずれか一に記載のタイミングコントローラを搭載した画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理方法、画像表示装置及びそのタイミングコントローラに関し、特に、任意の解像度に対応する画像処理方法、画像表示装置及びそのタイミングコントローラに関する。
【背景技術】
【０００２】
近年、表示規格の多様化に伴い、標準表示規格のみならず任意の解像度に対応することのできる画像表示装置が求められており、画像表示装置において画像表示するのに必要な制御信号を生成するタイミングコントローラは、一般に、ＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）、ＸＧＡ（Ｅｘｔｅｎｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）といった複数の表示解像度規格に対応することが求められる。このような数種の表示解像度規格に対応するため、マイクロコンピュータ等に入力画像信号の解像度を判定させる方法が知られている。
【０００３】
例えば、特許文献１には、任意の解像度に対応するため、入力画像信号から解像度を判定し、表示装置に適した解像度を有する画像信号を形成するように入力画像信号の画素密度を変換する画像信号解像度変換装置が提案されている。
【０００４】
特許文献１では、データイネーブル（ＤＥ）信号及びドットクロック（ＤＣＬＫ）信号を伴うディジタル画像信号について、ＤＥ信号がアクティブとなる期間内に発生するＤＣＬＫ信号のクロック数をカウントし、カウントされたクロック数に基づいて、入力画像信号の解像度を判定する方法が開示されている。また、同文献では、一つの垂直同期期間内に発生するＤＥ信号のパルス数をカウントし、そのパルス数に基づいて入力画像信号の解像度を判定する方法も開示されている。
【０００５】
この解像度判定方法により得られた解像度情報に基づいて、入力画像データに対するソースドライバ・スタートパルス（ＨＳＰ）、データラッチパルス（ＳＴＢ）、極性反転信号（ＰＯＬ）、ゲートドライバ・スタートパルス（ＶＳＰ）、ゲートドライバ・シフトクロック（ＶＣＫ）、ゲートドライバ出力イネーブル（ＶＯＥ）といったドライバに供給する各制御信号を生成し、表示装置に応じた解像度で画像表示を行うことが可能となる。
【０００６】
【特許文献１】特開２００１−１４２４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の方法では、その解像度判定回路に起因する問題点を有している。第１の問題点は、この解像度判定回路に採用するカウンタの上限により最大解像度が制約されることである。第２は、比較判定するコンパレータの種類により、判定できる解像度の種類が制限されることである。これらの結果として、設計時に想定していなかった解像度には対応できないことにもなる。
【０００８】
本発明は、上記した事情に鑑みてなされたものであって、その目的とするところは、予め設定された解像度の種類以外の画像信号にも対応可能な画像処理方法、画像表示装置及びそのタイミングコントローラを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、画像表示装置のタイミング制御部が、データイネーブル信号と、ドットクロック信号とから、データイネーブル信号のアクティブ期間の始まりを示す第１の水平基準信号と、前記アクティブ期間の終わりを示す第２の水平基準信号を生成するステップと、前記第１の水平基準信号の立ち上がりからの前記ドットクロック信号のクロック数と、水平スタートパルス信号について定められた信号生成タイミング値とに基づいて、前記水平スタートパルス信号を生成するステップと、前記水平スタートパルス信号からその次の水平スタートパルス信号までの期間がアクティブとなる垂直スタートパルス信号を生成するステップと、前記第２の水平基準信号の立ち上がりからの前記ドットクロック信号のクロック数と、各制御信号毎にそれぞれ定められた信号生成タイミング値と、に基づいて、データラッチパルス（ＳＴＢ）、極性反転信号（ＰＯＬ）、ゲートドライバ・シフトクロック（ＶＣＫ）、ゲートドライバ出力イネーブル信号（ＶＯＥ）を生成するステップと、を含むこと、を特徴とする画像制御信号の生成方法が提供される。
【００１０】
本発明の第２の視点によれば、データイネーブル信号と、ドットクロック信号とから、データイネーブル信号のアクティブ期間の始まりを示す第１の水平基準信号と、前記アクティブ期間の終わりを示す第２の水平基準信号を生成する水平基準信号生成回路と、前記第１の水平基準信号の立ち上がりからの前記ドットクロック信号のクロック数と、水平スタートパルス信号について定められた信号生成タイミング値とに基づいて、前記水平スタートパルス信号と、前記水平スタートパルス信号からその次の水平スタートパルス信号までの期間がアクティブとなる垂直スタートパルス信号と、前記第２の水平基準信号の立ち上がりからの前記ドットクロック信号のクロック数と、各制御信号毎にそれぞれ定められた信号生成タイミング値と、に基づいて、データラッチパルス（ＳＴＢ）、極性反転信号（ＰＯＬ）、ゲートドライバ・シフトクロック（ＶＣＫ）、ゲートドライバ出力イネーブル信号（ＶＯＥ）と、をそれぞれ生成する制御信号生成回路と、を備えること、を特徴とする画像表示装置のタイミングコントローラが提供される。
【００１１】
本発明の第３の視点によれば、上記のタイミングコントローラを搭載した画像表示装置が提供される。
【発明の効果】
【００１２】
本発明では、入力画像信号の解像度を判定するための特別な回路を用いずに、入力画像信号に応じた画像表示に必要な各種制御信号を生成する方法、構成を採用し、最大解像度や判定可能な解像度の種類といった制限を受けることなく、入力画像信号の解像度を判定し、画像表示を行うことが可能となる。
【発明を実施するための最良の形態】
【００１３】
続いて、本発明を実施するための最良の形態について図面を参照して詳細に説明する。図１は、本発明の一実施例として示すアクティブマトリクス型液晶表示装置の概略的な構成を示すブロック図である。
【００１４】
図１を参照すると、タイミングコントローラ（タイミング制御部）１と、水平方向に複数配置されたソースドライバ２と、垂直方向に複数配置されたゲートドライバ３と、ＬＣＤパネル４とを含んだ液晶表示装置が示されている。
【００１５】
タイミングコントローラ１は、ソースドライバ２、ゲートドライバ３が駆動できるように画像データやタイミング信号を処理し、ソースドライバ２、ゲートドライバ３にデータや各種制御信号を送出する。
【００１６】
より具体的には、タイミングコントローラ１には入力信号として、ＤＥ（データイネーブル）信号、ＣＬＫ（ドットクロック）信号、ＤＡＴＡ（画像表示データ）が入力される。タイミングコントローラ１は、これらの入力信号に基づいて、ソースドライバ２を制御するためのソースドライバ・スタートパルス（ＨＳＰ）、データラッチパルス（ＳＴＢ）、極性反転信号（ＰＯＬ）、ソースドライバ・シフトクロック（ＨＣＫ）信号を出力する。
【００１７】
タイミングコントローラ１は、ゲートドライバ３に対しても同様に、ゲートドライバ３を制御するためのゲートドライバ・スタートパルス（ＶＳＰ）、ゲートドライバ・シフトクロック（ＶＣＫ）、ゲートドライバ出力イネーブル（ＶＯＥ）信号を出力する。
【００１８】
これらの制御信号を受けてソースドライバ２、ゲートドライバ３は画像表示に必要なデータを液晶パネルの各画素に送出し、画像を表示する。より具体的には、ソースドライバ２は、タイミングコントローラ１から入力されたデータを変換し、ＬＣＤパネル４を駆動するために必要な画像データ電圧を出力する。ゲートドライバ３は、ＬＣＤパネル４のＴＦＴ（図示せず）をＯＮ／ＯＦＦするための制御信号を出力する。
【００１９】
図２は、タイミングコントローラ１における、上記ＤＥ信号及びＣＬＫ信号を入力とし、後記する各種制御信号の生成の基準となるＨＲＳＴ＿ｓｔａｒｔ信号／ＨＲＳＴ＿ｅｎｄ信号を生成する回路構成の一例を表した図である。図２を参照すると、この回路は、２つのＤタイプのフリップフロップ（Ｄ−ＦＦ）１１、１２と、２つのＡＮＤ回路１３、１４より構成されている。
【００２０】
ＤＥ信号線は、第１のＤ−ＦＦ１１のＤＡＴＡ入力端子に接続され、ＣＬＫ信号線は、第１、第２のＤ−ＦＦ１１、１２のＣＬＫ入力端子にそれぞれ接続される。第２のＤ−ＦＦ１２のＤＡＴＡ入力端子は、第１のＤ−ＦＦ１１の出力端子Ｑ１と接続される。
【００２１】
第１のＡＮＤ回路１３には、第１のＤ−ＦＦ１１の出力端子Ｑ１と第２のＤ−ＦＦ１２の出力端子Ｑ２の反転信号とが入力される。第２のＡＮＤ回路１４には、第１のＤ−ＦＦ１１の出力端子Ｑ１の反転信号と第２のＤ−ＦＦ１２の出力端子Ｑ２とが入力される。
【００２２】
ここで、図３のタイミングチャートを用いて、図２の回路によるＨＲＳＴ＿ｓｔａｒｔ信号／ＨＲＳＴ＿ｅｎｄ信号の生成動作について説明する。まず、第１のＤ−ＦＦ１１は、ＣＬＫ信号に同期してＤＥ信号を出力する。第２のＤ−ＦＦ１２は、第１のＤ−ＦＦ１１の出力より１クロック遅れたタイミングで、ＤＥ信号を出力する。ＡＮＤ回路１３は、Ｄ−ＦＦ１１の出力Ｑ１と、Ｄ−ＦＦ１２の出力Ｑ２の反転信号とのＡＮＤによりＨＲＳＴ＿ｓｔａｒｔ信号を出力する（図３の左上破線区間参照）。
【００２３】
一方ＤＥ信号の入力が終わると、第１のＤ−ＦＦ１１は、ＣＬＫ信号に同期してＤＥ信号の出力を終了する。第２のＤ−ＦＦ１２は、第１のＤ−ＦＦ１１の出力より１クロック遅れたタイミングで、ＤＥ信号の出力を終了する。ＡＮＤ回路１４は、Ｄ−ＦＦ１１の出力Ｑ１の反転信号と、Ｄ−ＦＦ１２の出力Ｑ２とのＡＮＤによりＨＲＳＴ＿ｅｎｄ信号を出力する（図３の右下破線区間参照）。
【００２４】
続いて、上記したＨＲＳＴ＿ｓｔａｒｔ信号／ＨＲＳＴ＿ｅｎｄ信号を用いて、ＨＳＰ信号、ＳＴＢ信号、ＰＯＬ信号、ＶＣＫ信号、ＶＯＥ信号を生成する方法について順を追って説明する。
【００２５】
はじめに、ソースドライバ２に送信するＨＳＰ信号について説明する。ＨＳＰ信号は、ソースドライバ入力規格で規定される１ｓｔ  ＤＡＴＡから”Ａ“クロック前に生成しなくてはならない。そこで、ＨＲＳＴ＿ｓｔａｒｔ信号を基準に、データ処理を行う上で、タイミングコントローラ１内で発生する内部遅延αからＡクロック分早いタイミングでＨＳＰ信号を生成する。
【００２６】
図４は、タイミングコントローラ１における、ＨＲＳＴ＿ｓｔａｒｔ信号を基準としてＨＳＰ信号を生成する回路構成の一例を表した図である。図４を参照すると、この回路は、カウンタ１５と比較器１６より構成されている。
【００２７】
カウンタ１５には、ＨＲＳＴ＿ｓｔａｒｔ信号と、ＣＬＫ信号とが入力される。カウンタ１５は、ＨＲＳＴ＿ｓｔａｒｔ信号をＲｅｓｅｔ＆Ｓｔａｒｔ信号として動作し、ＣＬＫ信号をカウント信号として、カウント値（ＨＳＣ）を出力する。
【００２８】
比較器１６は、ＨＳＰ信号のタイミングである内部遅延相当クロックαからＡクロックを減じた値（α−Ａ）と、カウンタ１５の値（ＨＳＣ）が入力され、（α−Ａ）とＨＳＣの値とを比較し、ＨＳＣ＝α−Ａとなった時、ＨＳＰ信号を生成する。
【００２９】
次に、ソースドライバ２に送信するその他の制御信号（ＳＴＢ信号、ＰＯＬ信号、ＶＣＫ信号及びＶＯＥ信号）について説明する。ＳＴＢ信号は、ソースドライバ入力規格で規定されるＬａｓｔ  ＤＡＴＡから”Ｂ“クロック後に生成しなくてはならない。そこで、ＨＲＳＴ＿ｅｎｄ信号を基準に、データ処理を行う上でコントローラ内で発生する内部遅延αに所定クロックＢを加算したタイミングでＳＴＢ信号を生成する。
【００３０】
ＰＯＬ信号は、ソースドライバ入力規格で規定されるＳＴＢ信号の立ち上がりに対するＳｅｔｕｐ／Ｈｏｌｄ  Ｔｉｍｅを満足させるため、ＳＴＢ信号の立ち上がりから所定クロックＣだけ遅れたタイミングで切り替える。
【００３１】
ＶＣＫ信号とＶＯＥ信号は、液晶パネルのゲート電極の配線負荷により発生する信号遅延を考慮して、ＳＴＢ信号の立ち上がりから、所定クロックＤ前のタイミングで生成する。
【００３２】
図５は、タイミングコントローラ１における、ＨＲＳＴ＿ｅｎｄ信号を基準として、上記ＳＴＢ信号、ＰＯＬ信号、ＶＣＫ信号、ＶＯＥ信号を生成する回路構成の一例を表した図である。図５を参照すると、この回路は、カウンタ１７と比較器１８より構成されている。
【００３３】
カウンタ１７には、ＨＲＳＴ＿ｅｎｄ信号と、ＣＬＫ信号とが入力される。カウンタ１７は、ＨＲＳＴ＿ｅｎｄ信号をＲｅｓｅｔ＆Ｓｔａｒｔ信号として動作し、ＣＬＫ信号をカウント信号として、カウント値（ＨＥＣ）を出力する。
【００３４】
比較器１８には、ＳＴＢ信号の生成タイミングである（α＋Ｂ）の値と、ＰＯＬ信号の生成タイミングである（α＋Ｂ＋Ｃ）の値と、ＶＣＫとＶＯＥ信号の生成タイミングである（α＋Ｂ−Ｄ）の値と、カウンタ１７の値（ＨＥＣ）が入力される。比較器１８は、ＨＥＣ＝α＋Ｂとなった時、ＳＴＢ信号を生成する。
【００３５】
同様に、比較器１８は、ＨＥＣ＝α＋Ｂ＋Ｃとなった時、ＰＯＬ信号を生成する。比較器１８は、ＨＥＣ＝α＋Ｂ−Ｄとなった時、ＶＣＫ、ＶＯＥ信号を生成する。
【００３６】
図６は、上記ＨＲＳＴ＿ｓｔａｒｔ信号及びＨＲＳＴ＿ｅｎｄ信号を基準とした各種制御信号のＨＳＰ信号、ＳＴＢ信号、ＰＯＬ信号、ＶＣＫ信号、ＶＯＥ信号の生成タイミングを示している。
【００３７】
図６を参照すると、ＨＳＰ信号は、ＨＲＳＴ＿ｓｔａｒｔ信号より（α−Ａ）クロック遅れたタイミングで出力されている。同様に、ＳＴＢ信号、ＰＯＬ信号、ＶＣＫ信号及びＶＯＥ信号は、ＨＲＳＴ＿ｅｎｄ信号より、それぞれ（α＋Ｂ）クロック、（α＋Ｂ＋Ｃ）クロック、（α＋Ｂ−Ｄ）クロック遅れたタイミングで出力されている。
【００３８】
次に、ゲートドライバ３に送信するＶＳＰ信号について説明する。ＶＳＰ信号は、ゲートドライバ・スタートパルスであることから、画像入力信号のフレームの先頭（１ライン目）に生成しなくてはならない。そこで、垂直アクティブ期間を示すＶＡＬＩＤ信号を生成し、ＶＡＬＩＤ信号からＶＳＰ信号を生成することを考える。
【００３９】
図７は、タイミングコントローラ１における、ＨＲＳＴ＿ｓｔａｒｔ信号及びＨＲＳＴ＿ｅｎｄ信号を基準として、上記ＶＳＰ信号ためのＶＡＬＩＤ信号を生成する回路構成の一例を表した図である。図７を参照すると、この回路は、カウンタ１９と加算器２０とレジスタ２１と比較器２２とより構成されている。
【００４０】
カウンタ１９には、ＨＲＳＴ＿ｓｔａｒｔ信号と、ＨＲＳＴ＿ｅｎｄ信号と、ＣＬＫ信号とが入力される。カウンタ１９は、ＨＲＳＴ＿ｅｎｄ信号をＲｅｓｅｔ＆Ｓｔａｒｔ信号として動作し、ＣＬＫ信号をカウント信号としてカウントを開始し、ＨＲＳＴ＿ｓｔａｒｔ信号でカウントをストップし、カウント値（Ｈｂｌａｎｋ）を出力する。
【００４１】
加算器２０は、カウンタ１９より出力されたカウント値（Ｈｂｌａｎｋ）に所定クロックβを加算した値をレジスタ２１に出力する。なお、βの値は、画像入力信号の水平周期のブランク期間が変動した場合を考慮して設定される。
【００４２】
レジスタ２１には、ＨＲＳＴ＿ｓｔａｒｔ信号と、加算器２０から出力された（Ｈｂｌａｎｋ＋β）の値が入力される。レジスタ２１は、ＨＲＳＴ＿ｓｔａｒｔ信号が入ってきたタイミングで（Ｈｂｌａｎｋ＋β）の値を記憶する。
【００４３】
比較器２２は、カウンタ１９の出力（Ｈｂｌａｎｋ）とレジスタ２１の出力（Ｈｂｌａｎｋ＋β）を比較し、カウンタ１９の出力（Ｈｂｌａｎｋ）よりレジスタ２１の出力（Ｈｂｌａｎｋ＋β）が大きい場合、ハイとなり、カウンタ１９の出力（Ｈｂｌａｎｋ）よりレジスタ１５の出力（Ｈｂｌａｎｋ＋β）が小さい場合ローとなるＶＡＬＩＤ信号を生成する。
【００４４】
図８は、タイミングコントローラ１における、上記ＶＡＬＩＤ信号を基準として、ＶＳＰ信号を生成する回路構成の一例を表した図である。図８を参照すると、この回路は、２つのＤ−ＦＦ２３、２４と、ＡＮＤ回路２５とより構成されている。
【００４５】
Ｄ−ＦＦ２３は、ＨＳＰ信号に同期して上記ＶＡＬＩＤ信号を出力する。Ｄ−ＦＦ２４は、Ｄ−ＦＦ２３の出力より更に１ＨＳＰ信号分遅れたタイミングで、ＶＡＬＩＤ信号の反転信号を出力する。ＡＮＤ回路２５は、Ｄ−ＦＦ２３の出力Ｑ３と、Ｄ−ＦＦ２４の出力Ｑ４の反転信号とのＡＮＤによりＶＳＰ信号を生成する。また、ＶＡＬＩＤ信号がローとなると、Ｄ−ＦＦ２３、２４はリセットされる。
【００４６】
この結果、図９に示すように、上記ＶＡＬＩＤ信号の立ち上がった後、最初に立ち上がるＨＳＰ信号から次のＨＳＰ信号までの期間アクティブとなるＶＳＰ信号が生成される。
【００４７】
異なる解像度信号が入力される場合、１水平信号入力のアクティブ期間も異なるが、以上のように動作するタイミングコントローラ１によれば、そのアクティブ期間に関係なく、画像表示に必要な各種の制御信号を生成し、アクティブ期間が終了すると同時にそれらの制御信号を画像表示装置の各ドライバに送出することが可能となる。つまり、入力画像信号の解像度や解像度の種類と無関係にドライバ制御信号を生成することが可能となる。
【００４８】
その理由は、入力画像信号からその画像表示装置に表示するのに必要な制御信号を生成するタイミング制御において、ＤＥ信号のアクティブ期間（Ｈｉｇｈ期間）の始まりと、終わりを検出する水平基準信号（ＨＲＳＴ＿ｓｔａｒｔ）及び水平基準信号（ＨＲＳＴ＿ｅｎｄ）を生成し、これらの信号を基準に同じく各種画像制御信号を生成する方式を採用したことにある。
【００４９】
また上記した例からも明らかなとおり、本発明によれば、入力画像信号の解像度を判定するための特別な回路は不要となる。また、入力画像信号の解像度を判定するための特別な回路を持たないため、判定できる最大解像度や種類が制限されることもない。
【００５０】
以上、本発明の好適な実施形態を説明したが、本発明は、上記した実施例に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で、更なる変形・置換・調整を加えることができる。
【００５１】
例えば、本発明は、上記した実施例に示した回路と等価の回路を用いて実現することが可能である。また、本発明の適用分野としても、上記した実施例に示した液晶表示装置のほか、その他のタイプの液晶表示装置やＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）等の各種画像表示装置を挙げることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施例として示すアクティブマトリクス型液晶表示装置の概略的な構成を示すブロック図である。
【図２】ＤＥ信号及びＣＬＫ信号を入力として、ＨＲＳＴ＿ｓｔａｒｔ信号／ＨＲＳＴ＿ｅｎｄ信号を生成する回路構成の一例を表した図である。
【図３】図２の回路の動作を説明するためのタイミングチャートである。
【図４】ＨＲＳＴ＿ｓｔａｒｔ信号を基準としてＨＳＰ信号を生成する回路構成の一例を表した図である。
【図５】ＨＲＳＴ＿ｅｎｄ信号を基準としてＳＴＢ信号、ＰＯＬ信号、ＶＣＫ信号、ＶＯＥ信号を生成する回路構成の一例を表した図である。
【図６】図５の回路の動作を説明するためのタイミングチャートである。
【図７】ＨＲＳＴ＿ｓｔａｒｔ信号及びＨＲＳＴ＿ｅｎｄ信号を用いてＶＡＬＩＤ信号を生成する回路構成の一例を表した図である。
【図８】図７の回路で生成されるＶＡＬＩＤ信号からＶＳＰ信号を生成する回路構成の一例を表した図である。
【図９】図７、図８の回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００５３】
１  タイミングコントローラ（タイミング制御部）
２  ソースドライバ
３  ゲートドライバ
４  ＬＣＤパネル
１１、１２、２３、２４  Ｄ−ＦＦ
１３、１４、２５  ＡＮＤ回路
１５、１７、１９  カウンタ
１６、１８、２２  比較器
２０  加算器
２１  レジスタ
【図１】
0005299734.tif 000002
【図２】
0005299734.tif 000003
【図３】
0005299734.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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