(57)【特許請求の範囲】
【請求項１】
直流電源電圧にコンデンサを直並列切換により接続して直流電源電圧をコンデンサの充電電圧で昇圧するチャージポンプと、
前記チャージポンプの出力電圧を目標電圧に負帰還制御するレギュレータとを有する昇圧電源回路において、
前記レギュレータは、
昇圧クロックと同一周期でオンデューティが異なる複数のクロックを出力するＤＵＴＹ変換回路と、
前記複数のクロックのいづれかをＰＷＭ信号として選択するセレクタと、
を備え、
前記チャージポンプの出力電圧が複数の検知電圧に対してそれぞれ検知電圧以上かまたは検知電圧より低いかを２値信号で検知し、前記２値信号の組み合わせに基づいて前記セレクタが選択した前記ＰＷＭ信号によって前記直並列切換をＰＷＭ制御することを特徴とする昇圧電源回路。
【請求項２】
前記チャージポンプの出力電圧の検知は、前記出力電圧の分圧電圧を基準電圧と比較して行われ、
前記分圧電圧と基準電圧との比較は、それらの一方の値が異なる複数の電圧と他方の値が単一の電圧との間で行われることを特徴とする請求項１記載の昇圧電源回路。
【請求項３】
前記複数のクロックのオンデューティは、デューティ比０％または１００％を含むことを特徴とする請求項１記載の昇圧電源回路。
【請求項４】
前記レギュレータは、
前記昇圧クロックの２倍周期の分周クロックを生成する分周回路と、
前記分圧電圧を生成する分圧回路と、
前記分圧電圧と基準電圧とを比較し、複数の比較結果信号を出力する比較回路と、
前記分周クロックのエッジに同期して前記各比較結果信号の論理を読み込み、選択信号として前記２値信号を出力する選択信号生成回路と、
前記分周クロックと前記ＰＷＭ信号とを論理積して前記直並列切換の制御信号を生成するゲート回路と、
を備え、
前記セレクタは、前記選択信号に基づいて前記複数のクロックのいづれかを選択することを特徴とする請求項２または３記載の昇圧電源回路。
【請求項５】
前記分圧回路で複数の異なる分圧電圧を生成して、前記異なる複数の電圧とし、
前記比較回路で前記複数の異なる分圧電圧が単一の基準電圧と比較されることを特徴とする請求項４記載の昇圧電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチャージポンプ型の昇圧電源回路に関し、特にチャージポンプ出力を目標電圧に負帰還制御する機能を有する昇圧電源回路に関する。
【背景技術】
【０００２】
携帯電話、携帯情報端末（ＰＤＡ：Personal Digital Assistants）などの携帯情報機器は、通常、情報を表示する表示パネルと、半導体集積回路（ＩＣ：Integrated Circuit）で構成される表示パネルを駆動する回路（ドライバＩＣ）とを備えている。携帯情報機器は、外部電源として比較的低い電圧のバッテリが用いられるが、表示パネルは、通常、バッテリの電源電圧よりも高い電圧を必要とする。そのために、ドライバＩＣにおいては、電源電圧を昇圧して必要な駆動電圧を発生する電源回路を内蔵させていることが一般的である。
【０００３】
係る電源回路の一例が特許文献１に示されている。この電源回路１はチャージポンプ型で、図１に示すように、チャージポンプ１０とレギュレータ２０とを有している。これにより、チャージポンプ１０の昇圧動作をさせるクロック信号ＣＬＫ１のパルスを、レギュレータ２０によりチャージポンプ１０の出力電圧に応じてスキップさせて、電源電圧ＶＤＤを所望の電圧値に昇圧した電圧（目標電圧）をチャージポンプ１０からＶｏｕｔとして出力させる。チャージポンプ１０およびレギュレータ２０の具体的な構成および動作の説明については、上記特許文献１に詳細に記載されているので、ここでは省略する。
【特許文献１】特開２００５−２０９７１号公報（図３、４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の電源回路１の軽負荷時での昇圧動作は、クロック信号ＣＬＫ１が"Ｈ"レベルの間に、コンパレータ２２の動作速度に依存した周波数で"Ｌ"レベルと"Ｈ"レベルを繰り返すクロック信号ＣＬＫ２により行われる。このクロック信号ＣＬＫ２による昇圧動作は、Ｖｏｕｔの出力レベルによって、クロック信号ＣＬＫ１に対し周波数不定の動作となる。言い換えるとＶｏｕｔの負荷電流は一定でないためＶｏｕｔの低下曲線の傾きも一定でない。そのためチャージポンプ１０を構成するスイッチＳＷ１〜ＳＷ４のオン、オフ周期も一定にならない。スイッチＳＷ１〜ＳＷ４には、昇圧コンデンサＣ１を充・放電させる電流が過渡的に流れるので、スイッチＳＷ１〜ＳＷ４は低インピーダンスにする必要がある。このため、ドライバＩＣのチップレイアウト内ではスイッチＳＷ１〜ＳＷ４は非常にサイズが大きい。スイッチＳＷ１〜ＳＷ４のサイズが大きいのでスイッチＳＷ１〜ＳＷ４に隣接する素子・配線数も多い。この大きなスイッチＳＷ１〜ＳＷ４の周波数不定動作がノイズ源となり、ドライバＩＣ内の隣接するロジック回路等の誤動作を誘発させる虞があった。
【課題を解決するための手段】
【０００５】
本発明の昇圧電源回路は、直流電源電圧にコンデンサを直並列切換により接続して直流電源電圧をコンデンサの充電電圧で昇圧するチャージポンプと、  前記チャージポンプの出力電圧を目標電圧に負帰還制御するレギュレータとを有する昇圧電源回路において、前記レギュレータは、昇圧クロックと同一周期でオンデューティが異なる複数のクロックを出力するＤＵＴＹ変換回路と、前記複数のクロックのいづれかをＰＷＭ信号として選択するセレクタと、を備え、前記チャージポンプの出力電圧が複数の検知電圧に対してそれぞれ検知電圧以上かまたは検知電圧より低いかを２値信号で検知し、前記２値信号の組み合わせに基づいて前記セレクタが選択した前記ＰＷＭ信号によって前記直並列切換をＰＷＭ制御することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、チャージポンプのスイッチを制御する制御信号が分周クロックと常に同一周波数であるため、軽負荷時においても全てのスイッチを決まった周波数で動作させ続け、周波数不定の高周波動作に至らないため、ノイズの発生を防止できる。これにより、電源回路を構成する半導体集積回路内の隣接するロジック回路等において、ノイズによる誤動作が発生するのを防止できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら、本発明の実施の形態につき詳細に説明する。図２は、本発明の第１の実施形態に係る電源回路２の回路図である。電源回路２は、チャージポンプ１０とレギュレータ３０とを具備し、電源電圧ＶＤＤを所望の昇圧電圧（目標電圧）にして出力電圧Ｖoutとして負荷回路（図示せず）に供給する。
【０００８】
チャージポンプ１０は、スイッチＳＷ１〜ＳＷ４、昇圧コンデンサＣ１および平滑コンデンサＣ２を有している。スイッチＳＷ１〜ＳＷ４はレギュレータ３０からの制御信号Ｓ１〜Ｓ４によりそれぞれ制御される。スイッチＳＷ１，ＳＷ２により、昇圧コンデンサＣ１に電源電圧ＶＤＤを印加して充電する。スイッチＳＷ３により、充電された昇圧コンデンサＣ１の低電位側に電源電圧ＶＤＤを印加して電源電圧ＶＤＤを昇圧コンデンサＣ１の充電電圧で昇圧する。ＳＷ４により、平滑コンデンサＣ２に昇圧電圧を印加して昇圧電圧を平滑化するとともに、出力電圧Ｖoutとして負荷回路に供給する。尚、電源回路２は半導体集積回路（すなわちＩＣチップ）内に他の機能ブッロクとともに構成されるが、昇圧コンデンサＣ１および平滑コンデンサＣ２は、ＩＣチップの外付け部品として接続される。
【０００９】
レギュレータ３０は、分周回路３１、ＤＵＴＹ変換回路３２、分圧回路３３、比較回路３４、選択信号生成回路３５、セレクタ３６およびゲート回路３７を有し、出力電圧Ｖoutを負帰還してチャージポンプ１０を制御することにより出力電圧Ｖoutを目標電圧にレギュレートする。
【００１０】
分周回路３１は、図示しない発振器からの昇圧クロックＣＬＫ（オンデューティ５０％）を２倍周期のクロック（分周クロック）ＣＬＫ１に分周し、選択信号生成回路３５およびゲート回路３７に出力する。
【００１１】
ＤＵＴＹ変換回路３２は、昇圧クロックＣＬＫと同一周期でオンデューティが異なるクロックＣＬＫ２、ＣＬＫ３を生成し、セレクタ３６に出力する。クロックＣＬＫ２、ＣＬＫ３のオンデューティは、ＣＬＫ２>ＣＬＫ３に設定される。後述するが、クロックＣＬＫ３は無負荷に近い軽負荷のときのチャージポンプ１０のスイッチ制御に用いられ、クロックＣＬＫ３のオンデューティは、出力電圧Ｖoutを目標電圧にレギュレートできる最小パルス幅（最小オンデューティ）でスイッチ制御可能なように設定される。また、クロックＣＬＫ２は中負荷のときのチャージポンプ１０のスイッチ制御に用いられ、クロックＣＬＫ２のオンデューティは、オンデューティ５０％より小さく最小オンデューティより大きい所定のオンデューティでスイッチ制御可能なように設定される。
【００１２】
分圧回路３３は、チャージポンプ１０からの出力電圧Ｖoutを抵抗Ｒ１，Ｒ２，Ｒ３で分圧し、その分圧電圧Ｖｄ１，Ｖｄ２を分圧点Ｐ１，Ｐ２から比較回路３４に出力する。
【００１３】
比較回路３４は、ヒステリシス特性を有するコンパレータＣＯＭ１，ＣＯＭ２を有し、分圧電圧Ｖｄ１，Ｖｄ２を基準電圧Ｖrefと比較し比較結果ＣＰＳ１，ＣＰＳ２を選択信号生成回路３５に出力する。コンパレータＣＯＭ１は、反転入力端に分圧電圧Ｖｄ１が印加され、非反転入力端に基準電圧Ｖrefが印加される。コンパレータＣＯＭ２は、反転入力端に分圧電圧Ｖｄ２が印加され、非反転入力端に基準電圧Ｖrefが印加される。コンパレータＣＯＭ１，ＣＯＭ２は、分圧電圧Ｖｄ１，Ｖｄ２が基準電圧Ｖrefより低いときには"Ｈ"レベル、高いときには "Ｌ"レベルとなる論理の比較結果ＣＰＳ１，ＣＰＳ２を出力する。分圧電圧Ｖｄ１，Ｖｄ２は、次式で表される。
Ｖｄ１＝Ｖout×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）
Ｖｄ２＝Ｖout×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）
Ｖoutが上昇するときのコンパレータＣＯＭ１，ＣＯＭ２による検知電圧Ｖ(COM1)，Ｖ(COM2)は、次式で表される。
Ｖ(COM1)＝Ｖref×｛１＋Ｒ１／（Ｒ２＋Ｒ３）｝
Ｖ(COM2)＝Ｖref×｛１＋（Ｒ１＋Ｒ２）／Ｒ３｝
ここで、検知電圧Ｖ(COM2)は、出力電圧Ｖoutの昇圧目標電圧として設定される。例えば、目標電圧を5.5Ｖとする場合、Ｖref＝2.75ＶであればＲ１＋Ｒ２＝Ｒ３と設定すればよい。また、このとき、Ｒ１＝Ｒ２と設定すれば、検知電圧Ｖ(COM1)＝3.67Ｖとなる。すなわち、Ｖ(COM2)＝目標電圧＝5.5Ｖ>検知電圧Ｖ(COM1)＝3.67Ｖとなる。
【００１４】
選択信号生成回路３５は、Ｄ型フリップフロップ（以下、Ｄフリフロという）ＦＦ１，ＦＦ２を有し、比較結果ＣＰＳ１，ＣＰＳ２に基づいて、セレクタ３６に選択信号ＳＥＬ１，ＳＥＬ２を出力する。ＤフリフロＦＦ１，ＦＦ２は、データ端子Ｄに比較結果ＣＰＳ１，ＣＰＳ２、クロック端子ＣＫにクロックＣＬＫ１、およびリセット端子Ｒにリセット信号ＲＥＳＥＴが入力され、出力端子Ｑから選択信号ＳＥＬ１，ＳＥＬ２が出力される。ＤフリフロＦＦ１，ＦＦ２は、リセット信号ＲＥＳＥＴの論理が"Ｌ"レベルのとき、リセットされ、出力端子Ｑの論理は"Ｌ"レベルとなる。また、ＤフリフロＦＦ１，ＦＦ２は、リセット信号ＲＥＳＥＴの論理が"Ｈ"レベルのとき、クロックＣＬＫ１の立ち下がりに同期して、データ端子Ｄの論理、すなわち、比較結果ＣＰＳ１，ＣＰＳ２の論理を読み込み、出力端子Ｑの論理はその読み込みレベルとなる。
【００１５】
セレクタ３６は、図３に示すように、ＯＲ回路３６１，３６３とＡＮＤ回路３６２とを有し、選択信号ＳＥＬ１，ＳＥＬ２に基づいて、論理の"Ｈ"レベルおよびクロックＣＬＫ２、ＣＬＫ３のうちの１つを選択し、ＰＷＭ信号としてゲート回路３７に出力する。選択信号ＳＥＬ２とクロックＣＬＫ３とがＯＲ回路３６１に２入力され、論理和される。ＯＲ回路３６１の出力はクロックＣＬＫ２とでＡＮＤ回路３６２に２入力され、論理積される。ＡＮＤ回路３６２の出力は選択信号ＳＥＬ１とでＯＲ回路３６３に２入力され、論理和される。ＯＲ回路３６３の出力はゲート回路３７に出力される。
（SEL1,SEL2）＝（H,H）のとき、"Ｈ"レベルの論理を出力する。
（SEL1,SEL2）＝（L,H）のとき、ＣＬＫ２を出力する。
（SEL1,SEL2）＝（L,L）のとき、ＣＬＫ３を出力する。
【００１６】
ゲート回路３７は、ＡＮＤ回路３７１，３７２とＮＯＴ回路３７３とを有し、クロックＣＬＫ１とＰＷＭ信号とを論理処理し、制御信号Ｓ１〜Ｓ４をチャージポンプ１０に出力する。ＡＮＤ回路３７１は、クロック信号ＣＬＫ１をＰＷＭ信号と論理積し、制御信号Ｓ１として出力する。ＡＮＤ回路３７２は、クロック信号ＣＬＫ１をＮＯＴ回路３７３を介してＰＷＭ信号と論理積し、制御信号Ｓ４として出力する。また、クロック信号ＣＬＫ１は、そのまま制御信号Ｓ２として出力されるとともに、ＮＯＴ回路３７３を介して制御信号Ｓ３として出力される。
【００１７】
上記構成の電源回路２の動作について図４を参照して説明する。電源回路２の動作状態（時刻ｔ１〜ｔ４）において、電源回路２に、電源電圧ＶＤＤ、基準電圧Ｖrefおよびリセット信号ＲＥＳＥＴが供給されている（図示せず）とともに、昇圧クロックＣＬＫが図４（ｃ）に示すように周期Ｔ１で供給され、電源回路２から負荷回路に出力電圧Ｖoutが図４（ｂ）に示すように供給されている。
【００１８】
出力電圧Ｖoutは分圧回路３３で分圧され、分圧回路３３から分圧電圧Ｖｄ１，Ｖｄ２として比較回路３４に出力されている。比較回路３４において、分圧電圧Ｖｄ１，Ｖｄ２はコンパレータＣＯＭ１，ＣＯＭ２により基準電圧Ｖrefと比較され、後述する出力電圧Ｖoutの値に応じた比較結果ＣＰＳ１，ＣＰＳ２として図４（ｇ），（ｉ）に示すように出力されている。コンパレータＣＯＭ１，ＣＯＭ２による検知電圧Ｖ(COM1)，Ｖ(COM2)は、コンパレータＣＯＭ１，ＣＯＭ２のヒステリシス特性により、図４（ｂ）に示すように、点線で示す上限と破線で示す下限のヒステリシス幅が存在する。そのため、検知電圧Ｖ(COM1)，Ｖ(COM2)は、出力電圧Ｖoutの上昇時には点線で示す上限で検知され、出力電圧Ｖoutの下降時には破線で示す下限で検知される。
【００１９】
昇圧クロックＣＬＫは、分周回路３１に入力され２分周されて、分周回路３１から周期２Ｔ１のクロックＣＬＫ１として図４（ｄ）に示すように出力されている。また、昇圧クロックＣＬＫは、ＤＵＴＹ変換回路３２に入力されオンデューティが変換されて、ＤＵＴＹ変換回路３２からクロックＣＬＫ２，ＣＬＫ３として図４（ｅ），（ｆ）に示すように出力されている。
【００２０】
分周回路３１からのクロックＣＬＫ１は、ゲート回路３７に入力されている。ゲート回路３７において、クロックＣＬＫ１は、そのまま制御信号Ｓ２として図４（ｍ）に示すように出力されているとともに、ＮＯＴ回路３７３を介してクロックＣＬＫ１が反転したクロックＣＬＫ１Ｂが制御信号Ｓ３として図４（ｎ）に示すように出力されている。また、クロックＣＬＫ１は、ＡＮＤ回路３７１とＮＯＴ回路３７３を介してＡＮＤ回路３７２とに後述する出力電圧Ｖoutの値に応じたＰＷＭ信号とで２入力され論理積されている。ＡＮＤ回路３７１，３７２の出力は、制御信号Ｓ１，Ｓ４としてそれぞれ図４（ｌ），（ｏ）に示すように出力されている。
【００２１】
また、分周回路３１からのクロックＣＬＫ１は、選択信号生成回路３５にも入力されている。選択信号生成回路３５において、クロックＣＬＫ１は、ＤフリフロＦＦ１，ＦＦ２のクロック端子ＣＫに入力されている。ＤフリフロＦＦ１，ＦＦ２において、クロックＣＬＫ１の立ち下がりに同期して、データ端子Ｄの論理、すなわち、後述する出力電圧Ｖoutの値に応じた比較結果ＣＰＳ１，ＣＰＳ２の論理を読み込み、出力端子Ｑの論理はその読み込みレベルとなり、選択信号ＳＥＬ１，ＳＥＬ２として図４（ｈ），（ｊ）に示すように出力されている。尚、ＤフリフロＦＦ１，ＦＦ２は、時刻ｔ１以前の電源回路２の動作開始時にリセット信号ＲＥＳＥＴの"Ｌ"レベルの論理によりリセットされ、それ以降は"Ｈ"レベルの論理に固定されている（図示せず）。
【００２２】
ＤＵＴＹ変換回路３２からのクロックＣＬＫ２，ＣＬＫ３は、セレクタ３６に入力されている。セレクタ３６において、後述する出力電圧Ｖoutの値に応じた選択信号ＳＥＬ１，ＳＥＬ２に基づいて、クロックＣＬＫ２，ＣＬＫ３のどちらかまたは"Ｈ"レベルの論理が選択され、ＰＷＭ信号として図４（ｋ）に示すように出力されている。
【００２３】
ゲート回路３７からの制御信号Ｓ１〜Ｓ４は、チャージポンプ１０に入力されている。チャージポンプ１０において、制御信号Ｓ１はスイッチＳＷ１、制御信号Ｓ２はスイッチＳＷ２、制御信号Ｓ３はスイッチＳＷ３、制御信号Ｓ４はスイッチＳＷ４を、それぞれ"Ｈ"レベルの論理でオン制御している。スイッチＳＷ１，ＳＷ２がオン、スイッチＳＷ３，ＳＷ４がオフのとき、昇圧コンデンサＣ１が電源電圧ＶＤＤにより充電されている。スイッチＳＷ１，ＳＷ２がオフ、スイッチＳＷ３，ＳＷ４がオンのとき、電源電圧ＶＤＤが昇圧コンデンサＣ１の充電電圧で昇圧され、昇圧電圧が平滑コンデンサＣ２により平滑化されて、チャージポンプ１０から出力されている。
【００２４】
以下、出力電圧Ｖoutの値に応じた制御信号Ｓ１，Ｓ４が生成される動作について、負荷回路の負荷レベル、すなわち負荷電流Ioのレベルに分けて動作を説明する。図４（ａ）に示すように、負荷レベルが時系列的に軽負荷→中負荷→重負荷となる場合を例として説明する。
（１）軽負荷状態：負荷電流Io＝小（時刻ｔ１〜ｔ２）
時刻ｔ１〜ｔ２において、出力電圧Ｖoutは、図４（ｂ）に示すように、コンパレータＣＯＭ２の検知電圧Ｖ(COM2)の下限以上（Ｖref≦Ｖｄ２）であり、比較結果ＣＰＳ１，ＣＰＳ２は、図４（ｇ），（ｉ）に示すように、"Ｌ"レベルの論理である。従って、選択信号ＳＥＬ１，ＳＥＬ２は、図４（ｈ），（ｊ）に示すように、"Ｌ"レベルの論理のままである。その結果、ＰＷＭ信号として、図４（ｋ）に示すように、クロックＣＬＫ３が選択される。これにより、制御信号Ｓ１は、図４（ｌ）に示すように、クロックＣＬＫ３とクロックＣＬＫ１とが論理積され、クロックＣＬＫ１と立ち上がりおよび周期が同一で、クロックＣＬＫ３の半分のオンデューティの信号となる。また、制御信号Ｓ４は、図４（ｏ）に示すように、クロックＣＬＫ３とクロックＣＬＫ１Ｂとが論理積され、クロックＣＬＫ１Ｂと立ち上がりおよび周期が同一で、クロックＣＬＫ３の半分のオンデューティの信号となる。
【００２５】
（２）中負荷：負荷電流Io＝中（時刻ｔ２〜ｔ３）
時刻ｔ２１になると、出力電圧Ｖoutは、図４（ｂ）に示すように、コンパレータＣＯＭ１の検知電圧Ｖ(COM1)の下限以上（Ｖref≦Ｖｄ１）で、コンパレータＣＯＭ２の検知電圧Ｖ(COM2)の下限より低く（Ｖref>Ｖｄ２）なる。このとき比較結果ＣＰＳ２は、図４（ｉ）に示すように、"Ｈ"レベルの論理となる。比較結果ＣＰＳ１は、図４（ｇ）に示すように、"Ｌ"レベルの論理のままである。時刻ｔ２１〜ｔ３において、出力電圧Ｖoutは、コンパレータＣＯＭ１の検知電圧Ｖ(COM1)の下限以上（Ｖref≦Ｖｄ１）で、コンパレータＣＯＭ２の検知電圧Ｖ(COM2)の上限より低い（Ｖref>Ｖｄ２）。このとき、比較結果ＣＰＳ１は、図４（ｇ）に示すように、"Ｌ"レベルの論理のままである。比較結果ＣＰＳ２は、図４（ｉ）に示すように、"Ｈ"レベルの論理のままである。従って、選択信号ＳＥＬ２は、図４（ｊ）に示すように、時刻ｔ２２にクロックＣＬＫ１の立ち下がりに同期して"Ｈ"レベルの論理となり、時刻ｔ２２〜ｔ３において、"Ｈ"レベルの論理のままである。選択信号ＳＥＬ１は、図４（ｈ）に示すように、時刻ｔ２２〜ｔ３において、"Ｌ"レベルの論理のままである。その結果、時刻ｔ２２〜ｔ３において、ＰＷＭ信号として、図４（ｋ）に示すように、クロックＣＬＫ２が選択される。これにより、制御信号Ｓ１は、図４（ｌ）に示すように、クロックＣＬＫ２とクロックＣＬＫ１とが論理積され、クロックＣＬＫ１と立ち上がりおよび周期が同一で、クロックＣＬＫ２の半分のオンデューティの信号となる。また、制御信号Ｓ４は、図４（ｏ）に示すように、クロックＣＬＫ２とクロックＣＬＫ１Ｂとが論理積され、クロックＣＬＫ１Ｂと立ち上がりおよび周期が同一で、クロックＣＬＫ２の半分のオンデューティの信号となる。
【００２６】
（３）重負荷：負荷電流Io＝大（時刻ｔ３〜ｔ４）
時刻ｔ３１になると、出力電圧Ｖoutは、図４（ｂ）に示すように、コンパレータＣＯＭ１の検知電圧Ｖ(COM1)の下限より低く（Ｖref>Ｖｄ１）なる。このとき比較結果ＣＰＳ１は、図４（ｇ）に示すように、"Ｈ"レベルの論理となる。比較結果ＣＰＳ２は、図４（ｉ）に示すように、"Ｈ"レベルの論理のままである。時刻ｔ３１〜ｔ４において、出力電圧Ｖoutは、コンパレータＣＯＭ１の検知電圧Ｖ(COM1)の上限より低い（Ｖref>Ｖｄ１）。このとき、比較結果ＣＰＳ１，ＣＰＳ２は、図４（ｇ），（ｉ）に示すように、"Ｈ"レベルの論理のままである。従って、選択信号ＳＥＬ１は、図４（ｈ）に示すように、時刻ｔ３２にクロックＣＬＫ１の立ち下がりに同期して"Ｈ"レベルの論理となり、時刻ｔ３２〜ｔ４において、"Ｈ"レベルの論理のままである。選択信号ＳＥＬ２は、図４（ｊ）に示すように、時刻ｔ３２〜ｔ４において、"Ｈ"レベルの論理のままである。その結果、時刻ｔ３２〜ｔ４において、ＰＷＭ信号として、図４（ｋ）に示すように、"Ｈ"レベルの論理が選択される。これにより、図４（ｌ）に示すように、クロックＣＬＫ１が制御信号Ｓ１となる。また、図４（ｏ）に示すように、クロックＣＬＫ１Ｂが制御信号Ｓ４となる。
【００２７】
以上に説明したように、電源回路２は、チャージポンプ１０のスイッチ制御が、昇圧クロックの２倍の周期で、重負荷のときオンデューティ５０％、無負荷に近い軽負荷のとき最小オンデューティ、中負荷のとき５０％より小さく最小オンデューティより大きい所定のオンデューティと、負荷状態に応じて３種類のオンデューティでＰＷＭ制御されるため、周波数不定の高周波によるスイッチ制御がされず、ノイズが発生する虞がない。
【００２８】
図５は、本発明の第２の実施形態に係る電源回路３の回路図である。図２と同一の構成要素には同一の符号を付してその説明は省略する。電源回路３は、図２の電源回路３において、レギュレータ３０をレギュレータ４０に置換えたものである。レギュレータ４０では、出力電圧ＶoutをコンパレータＣＯＭ１の検知電圧とコンパレータＣＯＭ２の検知電圧との間で、さらにコンパレータを１個追加して検知できるようにして、コンパレータＣＯＭ１の検知電圧とコンパレータＣＯＭ２の検知電圧との間でのＰＷＭ制御を２種類のオンデューティで行うようにしている。
【００２９】
レギュレータ４０は、図２のレギュレータ３０において、ＤＵＴＹ変換回路３２、分圧回路３３、比較回路３４、選択信号生成回路３５およびセレクタ３６を、ＤＵＴＹ変換回路４２、分圧回路４３、比較回路４４、選択信号生成回路４５およびセレクタ４６に置き換えたものである。
【００３０】
ＤＵＴＹ変換回路４２は、図２のＤＵＴＹ変換回路３２において、クロックＣＬＫ２の出力を昇圧クロックＣＬＫと同一周期でオンデューティが異なるクロックＣＬＫ21，ＣＬＫ22の出力に置換えている。クロックＣＬＫ21，ＣＬＫ22のオンデューティは、ＣＬＫ21>ＣＬＫ22に設定される。後述するが、クロックＣＬＫ21，ＣＬＫ22は、クロックＣＬＫ２と同様に、中負荷のときのチャージポンプ１０のスイッチ制御に用いられ、クロックＣＬＫ21，ＣＬＫ22のオンデューティは、オンデューティ５０％より小さく最小オンデューティより大きい所定のオンデューティでスイッチ制御可能なように設定される。
【００３１】
分圧回路４３は、図２の分圧回路３３において、抵抗Ｒ２を抵抗Ｒ21，Ｒ22に分割し、抵抗Ｒ21，Ｒ22の分圧点Ｐ12から分圧電圧Ｖｄ12を出力するようにしている。
【００３２】
比較回路４４は、図２の比較回路３４において、さらにヒステリシス特性を有するコンパレータＣＯＭ12を追加し、分圧点Ｐ12の分圧電圧Ｖｄ12を基準電圧Ｖrefと比較するようにしている。その比較結果ＣＰＳ12は選択信号生成回路４５に出力される。コンパレータＣＯＭ12は、反転入力端に分圧電圧Ｖｄ12が印加され、非反転入力端に基準電圧Ｖrefが印加される。コンパレータＣＯＭ12は、分圧電圧Ｖｄ12が基準電圧Ｖrefより低いときには"Ｈ"レベル、高いときには "Ｌ"レベルとなる論理の比較結果ＣＰＳ12を出力する。分圧電圧Ｖｄ12は、次式で表される。
Ｖｄ12＝Ｖout×（Ｒ22＋Ｒ３）／（Ｒ１＋Ｒ21＋Ｒ22＋Ｒ３）
Ｖoutが上昇するときのコンパレータＣＯＭ12による検知電圧Ｖout(COM12)は、次式で表される。
Ｖ(COM12)＝Ｖref×｛１＋（Ｒ１＋Ｒ21）／（Ｒ22＋Ｒ３）｝
ここで、例えば、Ｒ21＝Ｒ22と設定すれば、検知電圧Ｖ(COM12)＝4.4Ｖとなる。すなわち、Ｖ(COM2)＝目標電圧＝5.5Ｖ>Ｖ(COM12)＝4.4Ｖ>Ｖ(COM1)＝3.67Ｖとなる。
【００３３】
選択信号生成回路４５は、図２の選択信号生成回路３５において、さらにＤフリフロＦＦ12を追加し、比較結果ＣＰＳ12に基づいて、セレクタ４６に選択信号ＳＥＬ12を出力する。ＤフリフロＦＦ12は、データ端子Ｄに比較結果ＣＰＳ12、クロック端子ＣＫにクロックＣＬＫ１、およびリセット端子Ｒにリセット信号ＲＥＳＥＴが入力され、出力端子Ｑから選択信号ＳＥＬ12が出力される。ＤフリフロＦＦ12は、ＤフリフロＦＦ１，ＦＦ２と同様に動作する。
【００３４】
セレクタ４６は、図６に示すように、図３のセレクタ３６において、ＡＮＤ回路３６３を３入力のＡＮＤ回路４６２に置換え、さらにＯＲ回路４６４を追加したものである。選択信号生成回路４５の選択信号ＳＥＬ１，ＳＥＬ12，ＳＥＬ２に基づいて、論理の"Ｈ"レベルおよびクロックＣＬＫ21、ＣＬＫ22，ＣＬＫ３のうちの１つを選択し、ＰＷＭ信号としてゲート回路３７に出力する。選択信号ＳＥＬ12とクロックＣＬＫ22とがＯＲ回路４６４に２入力され、論理和される。ＯＲ回路３６１，４６４の出力はクロックＣＬＫ21とでＡＮＤ回路４６２に３入力され、論理積される。ＡＮＤ回路４６２の出力は選択信号ＳＥＬ１とでＯＲ回路３６３に２入力され、論理和される。
（SEL1,SEL12,SEL2）＝（H,H,H）のとき、"Ｈ"レベルの論理を出力する。
（SEL1,SEL12,SEL2）＝（L,H,H）のとき、ＣＬＫ21を出力する。
（SEL1,SEL12,SEL2）＝（L,L,H）のとき、ＣＬＫ22を出力する。
（SEL1,SEL12,SEL2）＝（L,L,L）のとき、ＣＬＫ３を出力する。
【００３５】
上記構成の電源回路３の動作について図７を参照して説明する。尚、電源回路３の動作状態（時刻ｔ１〜ｔ５）において、電源回路２と同一構成の回路の動作については、電源回路２の動作と同様であり、異なる動作についてだけ説明する。
【００３６】
分圧回路４３の分圧点Ｐ12から分圧電圧Ｖｄ12が比較回路４４に出力されている。比較回路４４において、分圧電圧Ｖｄ12はコンパレータＣＯＭ12により基準電圧Ｖrefと比較され、後述する出力電圧Ｖoutの値に応じた比較結果ＣＰＳ12として図７（gi）に示すように出力されている。
コンパレータＣＯＭ12による検知電圧Ｖ(COM12)は、コンパレータＣＯＭ12のヒステリシス特性により、図７（ｂ）に示すように、検知電圧Ｖ(COM1)，Ｖ(COM2)と同様に、点線で示す上限と破線で示す下限のヒステリシス幅が存在し、出力電圧Ｖoutの上昇時には点線で示す上限で検知され、出力電圧Ｖoutの下降時には破線で示す下限で検知される。
【００３７】
ＤＵＴＹ変換回路４２からクロックＣＬＫ21，ＣＬＫ22として図７（e1），（e2）に示すように出力されている。
【００３８】
選択信号生成回路４５において、クロックＣＬＫ１は、ＤフリフロＦＦ12のクロック端子ＣＫに入力されている。ＤフリフロＦＦ12において、クロックＣＬＫ１の立ち下がりに同期して、データ端子Ｄの論理、すなわち、後述する出力電圧Ｖoutの値に応じた比較結果ＣＰＳ12の論理を読み込み、出力端子Ｑの論理はその読み込みレベルとなり、選択信号ＳＥＬ12として図７（hj）に示すように出力されている。尚、リセット信号ＲＥＳＥＴによる動作はＤフリフロＦＦ１，ＦＦ２と同様である。
【００３９】
ＤＵＴＹ変換回路４２からのクロックＣＬＫ21，ＣＬＫ22は、セレクタ４６に入力されている。セレクタ４６において、後述する出力電圧Ｖoutの値に応じた選択信号ＳＥＬ１，ＳＥＬ12，ＳＥＬ２に基づいて、クロックＣＬＫ21，ＣＬＫ22，ＣＬＫ３のどれかまたは"Ｈ"レベルの論理が選択され、ＰＷＭ信号として図７（ｋ）に示すように出力されている。
【００４０】
以下、出力電圧Ｖoutの値に応じた制御信号Ｓ１，Ｓ４が生成される動作について、負荷回路の負荷レベル、すなわち負荷電流Ioのレベルに分けて動作を説明する。図７（ａ）に示すように、負荷レベルが時系列的に軽負荷→中負荷→重負荷となる場合を例として説明する。
（１）軽負荷状態：負荷電流Io＝小（時刻ｔ１〜ｔ２）
時刻ｔ１〜ｔ２において、出力電圧Ｖoutは、図７（ｂ）に示すように、コンパレータＣＯＭ２の検知電圧Ｖ(COM2)の下限以上（Ｖref≦Ｖｄ２）であり、比較結果ＣＰＳ１，ＣＰＳ12，ＣＰＳ２は、図７（ｇ），（gi），（ｉ）に示すように、"Ｌ"レベルの論理である。従って、選択信号ＳＥＬ１，ＳＥＬ12，ＳＥＬ２は、図７（ｈ），（hj），（ｊ）に示すように、"Ｌ"レベルの論理のままである。その結果、ＰＷＭ信号として、図７（ｋ）に示すように、クロックＣＬＫ３が選択される。これにより、制御信号Ｓ１，Ｓ４は、図７（ｌ），（ｏ）に示すように、電源回路２と同様のオンデューティの信号となる。
【００４１】
（２）中の小負荷：負荷電流Io＝中の小（時刻ｔ２〜ｔ３）
時刻ｔ２１になると、出力電圧Ｖoutは、図７（ｂ）に示すように、コンパレータＣＯＭ12の検知電圧Ｖ(COM12)の下限以上（Ｖref≦Ｖｄ12）で、コンパレータＣＯＭ２の検知電圧Ｖ(COM2)の下限より低く（Ｖref>Ｖｄ２）なる。このとき比較結果ＣＰＳ２は、図７（ｉ）に示すように、"Ｈ"レベルの論理となる。比較結果ＣＰＳ１，ＣＰＳ12は、図７（ｇ），（gi）に示すように、"Ｌ"レベルの論理のままである。時刻ｔ２１〜ｔ３において、コンパレータＣＯＭ12の検知電圧Ｖ(COM12)の下限以上（Ｖref≦Ｖｄ12）で、コンパレータＣＯＭ２の検知電圧Ｖ(COM2)の上限より低い（Ｖref>Ｖｄ２）。このとき、比較結果ＣＰＳ１，ＣＰＳ12は、図７（ｇ），（gi）に示すように、"Ｌ"レベルの論理のままである。比較結果ＣＰＳ２は、図７（ｉ）に示すように、"Ｈ"レベルの論理のままである。従って、選択信号ＳＥＬ２は、図７（ｊ）に示すように、時刻ｔ２２にクロックＣＬＫ１の立ち下がりに同期して"Ｈ"レベルの論理となり、時刻ｔ２２〜ｔ３において、"Ｈ"レベルの論理のままである。選択信号ＳＥＬ１，ＳＥＬ12は、図７（ｈ），（hj）に示すように、時刻ｔ２２〜ｔ３において、"Ｌ"レベルの論理のままである。その結果、時刻ｔ２２〜ｔ３において、ＰＷＭ信号として、図７（ｋ）に示すように、クロックＣＬＫ22が選択される。これにより、制御信号Ｓ１，Ｓ４は、図７（ｌ），（ｏ）に示すオンデューティの信号となる。
【００４２】
（３）中の大負荷：負荷電流Io＝中の大（時刻ｔ３〜ｔ４）
時刻ｔ３１になると、出力電圧Ｖoutは、図７（ｂ）に示すように、コンパレータＣＯＭ１の検知電圧Ｖ(COM1)の下限以上（Ｖref≦Ｖｄ１）で、コンパレータＣＯＭ12の検知電圧Ｖ(COM12)の下限より低く（Ｖref>ｄ12）なる。このとき比較結果ＣＰＳ12は、図７（gi）に示すように、"Ｈ"レベルの論理となる。比較結果ＣＰＳ１は、図７（ｇ）に示すように、"Ｌ"レベルの論理のままである。比較結果ＣＰＳ２は、図７（ｉ）に示すように、"Ｈ"レベルの論理のままである。時刻ｔ３１〜ｔ４において、出力電圧Ｖoutは、コンパレータＣＯＭ１の検知電圧Ｖ(COM1)の下限以上（Ｖref≦Ｖｄ１）で、コンパレータＣＯＭ12の検知電圧Ｖ(COM12)の上限より低く（Ｖref>Ｖｄ12）。このとき、比較結果ＣＰＳ１は、図７（ｇ）に示すように、"Ｌ"レベルの論理のままである。比較結果ＣＰＳ２は、図７（ｉ）に示すように、"Ｈ"レベルの論理のままである。従って、選択信号ＳＥＬ12は、図７（hj）に示すように、時刻ｔ３２にクロックＣＬＫ１の立ち下がりに同期して"Ｈ"レベルの論理となり、時刻ｔ２２〜ｔ３において、"Ｈ"レベルの論理のままである。選択信号ＳＥＬ１は、図７（ｈ）に示すように、時刻ｔ２２〜ｔ３において、"Ｌ"レベルの論理のままである。選択信号ＳＥＬ12は、図７（hj）に示すように、時刻ｔ２２〜ｔ３において、"Ｈ"レベルの論理のままである。その結果、時刻ｔ３２〜ｔ４において、ＰＷＭ信号として、図７（ｋ）に示すように、クロックＣＬＫ22が選択される。これにより、制御信号Ｓ１，Ｓ４は、図７（ｌ），（ｏ）に示すオンデューティの信号となる。
【００４３】
（４）重負荷：負荷電流Io＝大（時刻ｔ４〜ｔ５）
時刻ｔ４１になると、出力電圧Ｖoutは、図７（ｂ）に示すように、コンパレータＣＯＭ１の検知電圧Ｖ(COM1)の下限より低く（Ｖref>Ｖｄ１）なる。このとき比較結果ＣＰＳ１は、図７（ｇ）に示すように、"Ｈ"レベルの論理となる。比較結果ＣＰＳ２，ＣＰＳ12は、図４（ｉ），（gi）に示すように、"Ｈ"レベルの論理のままである。時刻ｔ４１〜ｔ５において、出力電圧Ｖoutは、コンパレータＣＯＭ１の検知電圧Ｖ(COM1)の上限より低い（Ｖref>Ｖｄ１）。このとき、比較結果ＣＰＳ２，ＣＰＳ12は、図４（ｉ），（gi）に示すように、"Ｈ"レベルの論理のままである。従って、選択信号ＳＥＬ１は、図７（ｈ）に示すように、時刻ｔ４２にクロックＣＬＫ１の立ち下がりに同期して"Ｈ"レベルの論理となり、時刻ｔ４２〜ｔ５において、"Ｈ"レベルの論理のままである。選択信号ＳＥＬ２，ＳＥＬ12は、図４（ｈ），（hj）に示すように、時刻ｔ４２〜ｔ５において、"Ｈ"レベルの論理のままである。その結果、時刻ｔ４２〜ｔ５において、ＰＷＭ信号として、図７（ｋ）に示すように、"Ｈ"レベルの論理が選択される。これにより、図７（ｌ）に示すように、クロックＣＬＫ１が制御信号Ｓ１となる。また、図７（ｏ）に示すように、クロックＣＬＫ１Ｂが制御信号Ｓ４となる。
【００４４】
以上に説明したように、電源回路３は、コンパレータＣＯＭ１の検知電圧とコンパレータＣＯＭ２の検知電圧との間でのＰＷＭ制御を２種類のオンデューティで行うようにしている。これにより、電源回路２における効果に加え、電源回路２の場合より出力電圧Ｖoutのリップルを低く抑えることができる。
【００４５】
尚、上記第１および第２の実施の形態では、電圧値が異なる複数の分圧電圧を単一の基準電圧で比較する構成を例にして説明したが、単一の分圧電圧を複数の基準電圧で比較する構成としてもよい。また、第２の実施の形態では、コンパレータＣＯＭ１の検知電圧とコンパレータＣＯＭ２の検知電圧との間でのＰＷＭ制御を２種類のオンデューティで行うことを例にして説明したが、３種類以上のオンデューティで行うようにしてもよい。
【図面の簡単な説明】
【００４６】
【図１】従来のチャージポンプ型の一例の電源回路の回路図である。
【図２】本発明の第１の実施の形態に係る電源回路の回路図である。
【図３】図２に示す電源回路に用いられるセレクタの回路図である。
【図４】図１に示す電源回路の動作を示す信号波形図である。
【図５】本発明の第２の実施の形態に係る電源回路の回路図である。
【図６】図５に示す電源回路に用いられるセレクタの回路図である。
【図７】図５に示す電源回路の動作を示す信号波形図である。
【符号の説明】
【００４７】
２、３  電源回路
１０  チャージポンプ
３０、４０  レギュレータ
３１  分周回路
３２、４２  ＤＵＴＹ変換回路
３３、４３  分圧回路
３４、４４  比較回路
３５、４５  選択信号生成回路
３６、４６  セレクタ
３７  ゲート回路
ＳＷ１〜ＳＷ４  スイッチ
Ｒ１、Ｒ２、Ｒ21、Ｒ22、Ｒ３  抵抗
ＣＯＭ１、ＣＯＭ２、ＣＯＭ12  コンパレータ
ＦＦ１、ＦＦ２、ＦＦ12  Ｄフリップフロップ
ＮＯＲ回路  ３６１、３６３、４６４
ＡＮＤ回路  ３６２、４６２、３７１、３７２
ＮＯＴ回路  ３７３
【図１】
0005154152.tif 000002
【図２】
0005154152.tif 000003
【図３】
0005154152.tif 000004
【図４】
0005154152.tif 000005
【図５】
0005154152.tif 000006
【図６】
0005154152.tif 000007
【図７】
0005154152.tif 000008