(57)【特許請求の範囲】
【請求項１】
積層された複数の誘電体層を含む積層体と、
前記積層体の外周部に配置された入力端子および出力端子と、
前記積層体内に設けられた第１の共振器、第２の共振器および第３の共振器とを備えた積層型バンドパスフィルタであって、
回路構成上、前記第１ないし第３の共振器のうち、前記第１の共振器は前記入力端子に最も近く、前記第３の共振器は前記出力端子に最も近く、前記第２の共振器は前記第１の共振器と第３の共振器との間に位置し、
前記第１の共振器は、第１のインダクタと第１のキャパシタを含み、
前記第２の共振器は、第２のインダクタと第２のキャパシタを含み、
前記第３の共振器は、第３のインダクタと第３のキャパシタを含み、
前記第１のインダクタの一端と前記第１のキャパシタの一端は電気的に接続され、
前記第１のインダクタの他端と前記第１のキャパシタの他端はグランド側の端部であり、
前記第２のインダクタの一端と前記第２のキャパシタの一端は電気的に接続され、
前記第２のインダクタの他端と前記第２のキャパシタの他端はグランド側の端部であり、
前記第３のインダクタの一端と前記第３のキャパシタの一端は電気的に接続され、
前記第３のインダクタの他端と前記第３のキャパシタの他端はグランド側の端部であり、
前記第２のインダクタは、前記第１および第３のインダクタに対して、前記複数の誘電体層の積層方向における異なる位置に配置され、
前記第２のインダクタと前記第１のインダクタの間、および前記第２のインダクタと前記第３のインダクタの間には、導体層が存在せず、
前記第１ないし第３のキャパシタは、前記第１ないし第３のインダクタに対して、前記積層方向における異なる位置に配置され、
前記第２のインダクタは、前記第１および第３のインダクタに比べてインダクタンスが小さく、
前記第２のキャパシタは、前記第１および第３のキャパシタに比べてキャパシタンスが大きいことを特徴とする積層型バンドパスフィルタ。
【請求項２】
前記第１および第３のインダクタは、同じ誘電体層上に配置されていることを特徴とする請求項１記載の積層型バンドパスフィルタ。
【請求項３】
前記第２のインダクタは、第１の部分と、前記第１の部分に接続された第２の部分および第３の部分を有し、前記第２の部分の一部は前記第１のインダクタの一部に対向し、前記第３の部分の一部は前記第３のインダクタの一部に対向していることを特徴とする請求項１記載の積層型バンドパスフィルタ。
【請求項４】
前記第２のキャパシタは、前記積層方向における異なる位置に配置された３つ以上の導体層を用いて構成されていることを特徴とする請求項１ないし３のいずれかに記載の積層型バンドパスフィルタ。
【請求項５】
前記第２の共振器は、更に、前記第２のキャパシタに直列に接続された第４のインダクタを含むことを特徴とする請求項１ないし４のいずれかに記載の積層型バンドパスフィルタ。
【請求項６】
更に、前記積層体における前記積層方向の一方の端面に配置されたグランド端子と、前記第１ないし第３のインダクタを前記グランド端子に対して電気的に接続するための共通の導電路とを備えたことを請求項１ないし５のいずれかに記載の積層型バンドパスフィルタ。
【請求項７】
前記共通の導電路は、スルーホールを用いて構成されていることを特徴とする請求項６記載の積層型バンドパスフィルタ。
【請求項８】
前記共通の導電路は、前記積層体の外周部に配置された導体層を用いて構成されていることを特徴とする請求項６記載の積層型バンドパスフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の誘電体層を有する積層体内に設けられた３つ以上の共振器を備えた積層型バンドパスフィルタに関する。
【背景技術】
【０００２】
近年、携帯電話機等の小型無線通信機器では、本来の無線通信装置の他に、ブルートゥース（登録商標）規格の通信装置や無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置等の他の通信装置を内蔵するものが増えている。そのため、内蔵する通信装置の小型化、薄型化が強く求められ、その通信装置に用いられる電子部品の小型化、薄型化も強く求められている。また、電子部品の実装面積を小さくすることも求められている。電子部品の実装面積を小さくするためには、電子部品の端子構造としては、ランドグリッドアレイ（ＬＧＡ）等の底面端子構造を用いることが有効である。
【０００３】
通信装置における電子部品の一つに、送信信号や受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化ならびに実装面積の縮小が要求されている。各種の通信装置の使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとしては、積層された複数の誘電体層を有する積層体内に設けられた複数の共振器を備えた積層型バンドパスフィルタが知られている。この積層型バンドパスフィルタにおいて、隣接する２つの共振器は電磁界結合している。電磁界結合には、誘導結合と容量結合とが含まれる。
【０００４】
積層型バンドパスフィルタにおける共振器としては、ストリップライン等の導体層を用いたインダクタを有するＬＣ共振器がよく知られている。また、ＬＣ共振器としては、特許文献１に示されるような、スルーホールからなるインダクタが、キャパシタ用の導体層に垂直に接続されたものも知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３５０１３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
積層型バンドパスフィルタでは、小型化、薄型化に伴って、隣接する共振器間の誘導結合が強くなりすぎて、所望のバンドパスフィルタの特性を実現することが困難になるという問題が発生する。
【０００７】
また、各共振器として、導体層を用いたインダクタを有するＬＣ共振器を備えた積層型バンドパスフィルタでは、小型化、薄型化しようとすると、インダクタ用の導体層と、キャパシタ用やグランド用の他の導体層との距離が小さくなる。そのため、インダクタ用の導体層より発生されて、隣接する２つの共振器間の誘導結合に寄与する磁界が、他の導体層によって妨げられて、共振器のＱが低下するという問題が発生する。
【０００８】
スルーホールからなるインダクタを有するＬＣ共振器では、インダクタより発生される磁界が他の導体層によって妨げられにくいため、Ｑを大きくすることが可能である。しかし、このＬＣ共振器を積層型バンドパスフィルタに用いる場合には、積層型バンドパスフィルタを薄型化しようとすると、インダクタを構成するスルーホールの長さが短くなって、インダクタのインダクタンスが小さくなり、その結果、共振器の所望の共振周波数が得られなくなるという問題が発生する。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、共振器のＱの低下を防止しながら、小型化できるようにした積層型バンドパスフィルタを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の積層型バンドパスフィルタは、積層された複数の誘電体層を含む積層体と、積層体の外周部に配置された入力端子および出力端子と、積層体内に設けられた第１の共振器、第２の共振器および第３の共振器とを備えている。回路構成上、第１ないし第３の共振器のうち、第１の共振器は入力端子に最も近く、第３の共振器は出力端子に最も近く、第２の共振器は第１の共振器と第３の共振器との間に位置している。第１の共振器は、第１のインダクタと第１のキャパシタを含み、第２の共振器は、第２のインダクタと第２のキャパシタを含み、第３の共振器は、第３のインダクタと第３のキャパシタを含んでいる。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
【００１１】
第２のインダクタは、第１および第３のインダクタに対して、複数の誘電体層の積層方向における異なる位置に配置されている。第２のインダクタと第１のインダクタの間、および第２のインダクタと第３のインダクタの間には、導体層が存在していない。第１ないし第３のキャパシタは、第１ないし第３のインダクタに対して、積層方向における異なる位置に配置されている。第２のインダクタは、第１および第３のインダクタに比べてインダクタンスが小さい。第２のキャパシタは、第１および第３のキャパシタに比べてキャパシタンスが大きい。
【００１２】
本発明の積層型バンドパスフィルタにおいて、第１および第３のインダクタは、同じ誘電体層上に配置されていてもよい。
【００１３】
また、本発明の積層型バンドパスフィルタにおいて、第２のインダクタは、第１の部分と、第１の部分に接続された第２の部分および第３の部分を有し、第２の部分の一部は第１のインダクタの一部に対向し、第３の部分の一部は第３のインダクタの一部に対向していてもよい。
【００１４】
また、本発明の積層型バンドパスフィルタにおいて、第２のキャパシタは、積層方向における異なる位置に配置された３つ以上の導体層を用いて構成されていてもよい。
【００１５】
また、本発明の積層型バンドパスフィルタにおいて、第２の共振器は、更に、第２のキャパシタに直列に接続された第４のインダクタを含んでいてもよい。
【００１６】
また、本発明の積層型バンドパスフィルタは、更に、積層体における積層方向の一方の端面に配置されたグランド端子と、第１ないし第３のインダクタをグランド端子に対して電気的に接続するための共通の導電路とを備えていてもよい。共通の導電路は、スルーホールを用いて構成されていてもよいし、積層体の外周部に配置された導体層を用いて構成されていてもよい。
【発明の効果】
【００１７】
本発明の積層型バンドパスフィルタでは、第２のインダクタは、第１および第３のインダクタに比べてインダクタンスが小さいことから、第２のインダクタの形状を小さくすることができる。これにより、積層型バンドパスフィルタの小型化が可能になる。また、本発明では、上述のように第２のインダクタが第１および第３のインダクタに比べてインダクタンスが小さいことに加えて、第２のキャパシタが第１および第３のキャパシタに比べてキャパシタンスが大きいことにより、第２の共振器の共振周波数を所望の周波数に合わせることが可能になる。
【００１８】
また、本発明では、第２のインダクタが第１および第３のインダクタに比べてインダクタンスが小さいことにより、第２のインダクタと第１のインダクタが近く、第２のインダクタと第３のインダクタが近くても、第２のインダクタと第１のインダクタの間の誘導結合、および第２のインダクタと第３のインダクタの間の誘導結合が、それぞれ強くなりすぎることを防止することができる。これにより、積層型バンドパスフィルタの小型化が可能になる。
【００１９】
また、本発明では、第２のインダクタと第１のインダクタの間、および第２のインダクタと第３のインダクタの間には、導体層が存在していない。これにより、第１ないし第３の共振器のそれぞれのＱの低下を防止することができる。
【００２０】
以上のことから、本発明の積層型バンドパスフィルタによれば、共振器のＱの低下を防止しながら、小型化することが可能になるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態に係るバンドパスフィルタの主要部分を示す斜視図である。
【図２】本発明の第１の実施の形態に係るバンドパスフィルタの一部を示す斜視図である。
【図３】下側から見た本発明の第１の実施の形態に係るバンドパスフィルタの斜視図である。
【図４】図１におけるＡ方向から見たバンドパスフィルタの主要部分を示す説明図である。
【図５】本発明の第１の実施の形態に係るバンドパスフィルタの回路構成を示す回路図である。
【図６】本発明の第１の実施の形態に係るバンドパスフィルタの積層体の第１ないし第５の誘電体層の上面を示す説明図である。
【図７】本発明の第１の実施の形態に係るバンドパスフィルタの積層体の第６ないし第９の誘電体層の上面および第１０の誘電体層の下面を示す説明図である。
【図８】比較例のバンドパスフィルタの回路構成を示す回路図である。
【図９】比較例のバンドパスフィルタの主要部分を示す斜視図である。
【図１０】図９におけるＢ方向から見た比較例のバンドパスフィルタの主要部分を示す説明図である。
【図１１】図９におけるＣ方向から見た比較例のバンドパスフィルタの主要部分を示す説明図である。
【図１２】比較例のバンドパスフィルタの積層体の第１ないし第３の誘電体層の上面を示す説明図である。
【図１３】比較例のバンドパスフィルタの積層体の第４および第５の誘電体層の上面ならびに第６の誘電体層の下面を示す説明図である。
【図１４】比較例のバンドパスフィルタにおける隣接する共振器間の誘導結合を示す説明図である。
【図１５】本発明の第１の実施の形態に係るバンドパスフィルタにおける隣接する共振器間の誘導結合および第２のキャパシタの電界発生領域を示す説明図である。
【図１６】比較例のバンドパスフィルタの特性の一例を示す特性図である。
【図１７】本発明の第１の実施の形態に係るバンドパスフィルタの特性の一例を示す特性図である。
【図１８】本発明の第２の実施の形態に係るバンドパスフィルタの主要部分を示す斜視図である。
【図１９】下側から見た本発明の第２の実施の形態に係るバンドパスフィルタの斜視図である。
【図２０】本発明の第２の実施の形態に係るバンドパスフィルタの積層体の第１ないし第５の誘電体層の上面を示す説明図である。
【図２１】本発明の第２の実施の形態に係るバンドパスフィルタの積層体の第６ないし第９の誘電体層の上面および第１０の誘電体層の下面を示す説明図である。
【発明を実施するための形態】
【００２２】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図５を参照して、本発明の第１の実施の形態に係る積層型バンドパスフィルタの回路構成について説明する。本実施の形態に係る積層型バンドパスフィルタ（以下、単にバンドパスフィルタと記す。）１は、入力端子２と、出力端子３と、第１の共振器４と、第２の共振器５と、第３の共振器６と、３つのキャパシタ１７，１８，１９とを備えている。
【００２３】
入力端子２は信号の入力のために用いられる。出力端子３は信号の出力のために用いられる。回路構成上、共振器４，５，６のうち、共振器４は入力端子２に最も近く、共振器６は出力端子３に最も近く、共振器５は共振器４と共振器６との間に位置している。本実施の形態では、特に、共振器４は入力端子２に電気的に接続され、共振器６は出力端子３に電気的に接続されている。隣接する共振器４，５は互いに電磁界結合する。隣接する共振器５，６も互いに電磁界結合する。電磁界結合には、誘導結合と容量結合とが含まれる。
【００２４】
第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１４を含んでいる。第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１５を含んでいる。第３の共振器６は、互いに電気的に接続された第３のインダクタ１３と第３のキャパシタ１６を含んでいる。第２の共振器５は、更に、第２のキャパシタ１５に直列に接続された第４のインダクタ２０を含んでいる。インダクタ１１，１２は互いに誘導結合する。同様に、インダクタ１２，１３も互いに誘導結合する。図５では、インダクタ１１，１２間の誘導結合およびインダクタ１２，１３間の誘導結合を、記号Ｍを付した曲線で表している。
【００２５】
インダクタ１１の一端とキャパシタ１４，１７，１９の各一端は、入力端子２に電気的に接続されている。インダクタ１１の他端とキャパシタ１４の他端はグランドに電気的に接続されている。インダクタ１２の一端とキャパシタ１５，１８の各一端は、キャパシタ１７の他端に電気的に接続されている。インダクタ１２の他端はグランドに電気的に接続されている。インダクタ２０の一端は、キャパシタ１５の他端に電気的に接続されている。インダクタ２０の他端はグランドに電気的に接続されている。インダクタ１３の一端、キャパシタ１６の一端、キャパシタ１９の他端および出力端子３は、キャパシタ１８の他端に電気的に接続されている。インダクタ１３の他端とキャパシタ１６の他端はグランドに電気的に接続されている。
【００２６】
共振器５は、インダクタ１１，１２が誘導結合することによって共振器４と誘導結合すると共に、キャパシタ１７を介して共振器４と容量結合する。また、共振器５は、インダクタ１２，１３が誘導結合することによって共振器６と誘導結合すると共に、キャパシタ１８を介して共振器６と容量結合する。また、隣接しない２つの共振器４，６は、キャパシタ１９を介して容量結合する。
【００２７】
共振器４，５，６はいずれも、開放端と短絡端とを有する１／４波長共振器であって、キャパシタ１４，１５，１６によってインダクタ１１，１２，１３の物理長を１／４波長よりも短くする効果を用いた１／４波長共振器である。共振器４において、インダクタ１１とキャパシタ１４との接続点が開放端であり、インダクタ１１とキャパシタ１４のグランド側の端部が短絡端である。共振器５において、インダクタ１２とキャパシタ１５との接続点が開放端であり、インダクタ１２とインダクタ２０のグランド側の端部が短絡端である。共振器６において、インダクタ１３とキャパシタ１６との接続点が開放端であり、インダクタ１３とキャパシタ１６のグランド側の端部が短絡端である。
【００２８】
インダクタ１１のインダクタンスとキャパシタ１４のキャパシタンスは、共振器４において所望の共振周波数を実現できるように設定される。インダクタ１２，２０のインダクタンスとキャパシタ１５のキャパシタンスは、共振器５において所望の共振周波数を実現できるように設定される。インダクタ１３のインダクタンスとキャパシタ１６のキャパシタンスは、共振器６において所望の共振周波数を実現できるように設定される。
【００２９】
第２のインダクタ１２は、第１のインダクタ１１および第３のインダクタ１３に比べてインダクタンスが小さい。また、第２のキャパシタ１５は、第１のキャパシタ１４および第３のキャパシタ１６に比べてキャパシタンスが大きい。インダクタ１１，１３のインダクタンスは等しくてもよい。キャパシタ１４，１６のキャパシタンスは等しくてもよい。第４のインダクタ２０は、それが無い場合に比べて、共振器５において所望の共振周波数を実現するための第２のキャパシタ１５のキャパシタンスを小さくする作用を有する。なお、共振器５は、インダクタ２０を含んでいなくてもよい。この場合には、共振器５において、インダクタ１２とキャパシタ１５のグランド側の端部が短絡端となる。
【００３０】
本実施の形態に係るバンドパスフィルタ１では、入力端子２に信号が入力されると、そのうちの所定の通過帯域内の周波数の信号が選択的に、出力端子３から出力される。
【００３１】
次に、図１ないし図４を参照して、バンドパスフィルタ１の構造の概略について説明する。図１は、バンドパスフィルタ１の主要部分を示す斜視図である。図２は、バンドパスフィルタ１の一部を示す斜視図である。図３は、下側から見たバンドパスフィルタ１の斜視図である。図４は、図１におけるＡ方向から見たバンドパスフィルタ１の主要部分を示す説明図である。バンドパスフィルタ１は、バンドパスフィルタ１の構成要素を一体化するための積層体３０を備えている。後で詳しく説明するが、積層体３０は、積層された複数の誘電体層と複数の導体層とを含んでいる。共振器４，５，６は、積層体３０内に設けられている。
【００３２】
積層体３０は、外周部を有する直方体形状をなしている。積層体３０の外周部は、上面３０Ａと、底面３０Ｂと、４つの側面３０Ｃ〜３０Ｆとを含んでいる。上面３０Ａと底面３０Ｂは互いに反対側を向き、側面３０Ｃ，３０Ｄも互いに反対側を向き、側面３０Ｅ，３０Ｆも互いに反対側を向いている。側面３０Ｃ〜３０Ｆは、上面３０Ａおよび底面３０Ｂに対して垂直になっている。積層体３０において、上面３０Ａおよび底面３０Ｂに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図１および図２では、この積層方向を、記号Ｔを付した矢印で示している。上面３０Ａと底面３０Ｂは、積層体３０における積層方向Ｔの両側の端面である。底面３０Ｂは、本発明における「積層体における積層方向の一方の端面」に対応する。
【００３３】
バンドパスフィルタ１は、更に、積層体３０の底面３０Ｂに配置されたグランド端子３１を備えている。入力端子２と出力端子３は、底面３０Ｂにおいて、グランド端子３１を挟む位置に配置されている。バンドパスフィルタ１が実装される実装基板の上面には、入力用導体層、出力用導体層およびグランド用導体層が形成されている。バンドパスフィルタ１は、入力端子２が入力用導体層に電気的に接続され、出力端子３が出力用導体層に電気的に接続され、グランド端子３１がグランド用導体層に電気的に接続されるように、底面３０Ｂが実装基板の上面に向いた姿勢で実装基板に実装される。入力用導体層は、入力端子２に入力される入力信号を伝達する。出力用導体層は、出力端子３から出力された出力信号を伝達する。グランド用導体層は、グランドに電気的に接続される。
【００３４】
次に、図６および図７を参照して、積層体３０について詳しく説明する。図６において（ａ）〜（ｅ）は、それぞれ、積層体３０の第１ないし第５の誘電体層の上面を示している。図７において（ａ）〜（ｅ）は、それぞれ、積層体３０の第６ないし第９の誘電体層の上面および第１０の誘電体層の下面を示している。積層体３０において、第１ないし第１０の誘電体層は、上からこの順に配置されている。
【００３５】
図６（ａ）に示した第１の誘電体層４１の上面には、導体層４１１が形成されている。なお、図示しないが、積層体３０において、誘電体層４１の上には、導体層が形成されていない誘電体層が配置されている。導体層４１１は、第１の部分４１１ａと、第１の部分４１１ａに接続された第２の部分４１１ｂおよび第３の部分４１１ｃを有している。部分４１１ａ，４１１ｂ，４１１ｃは、それぞれ一方向に長い。部分４１１ａ，４１１ｂ，４１１ｃは、誘電体層４１の上面の中央において互いに接続されている。図６（ａ）において、部分４１１ａ，４１１ｂ，４１１ｃの境界を破線で示している。第１の部分４１１ａは、誘電体層４１の上面の中央から図６（ａ）における下方に延び、下端４１１ａ１を有している。第２の部分４１１ｂは、誘電体層４１の上面の中央から図６（ａ）における左側に延び、第３の部分４１１ｃは、誘電体層４１の上面の中央から図６（ａ）における右側に延びている。導体層４１１の全体は、Ｔ字形状を有している。また、誘電体層４１には、下端４１１ａ１の近傍において第１の部分４１１ａに電気的に接続されたスルーホール４１４が形成されている。
【００３６】
図６（ｂ）に示した第２の誘電体層４２の上面には、導体層４２１が形成されている。導体層４２１は、第１の部分４２１ａと、第１の部分４２１ａに接続された第２の部分４２１ｂおよび第３の部分４２１ｃを有している。部分４２１ａ，４２１ｂ，４２１ｃは、それぞれ一方向に長い。部分４２１ａ，４２１ｂ，４２１ｃは、誘電体層４２の上面の中央において互いに接続されている。図６（ｂ）において、部分４２１ａ，４２１ｂ，４２１ｃの境界を破線で示している。第１の部分４２１ａは、誘電体層４２の上面の中央から図６（ｂ）における上方に延び、上端４２１ａ１を有している。第２の部分４２１ｂは、誘電体層４２の上面の中央から図６（ｂ）における左側に延び、第３の部分４２１ｃは、誘電体層４２の上面の中央から図６（ｂ）における右側に延びている。導体層４２１の全体は、Ｔ字形状を有している。
【００３７】
第２の部分４２１ｂは、誘電体層４１を介して、導体層４１１の第２の部分４１１ｂに対向している。第３の部分４２１ｃは、誘電体層４１を介して、導体層４１１の第３の部分４１１ｃに対向している。
【００３８】
また、誘電体層４２には、３つのスルーホール４２２，４２３，４２４が形成されている。スルーホール４２２，４２３は、上端４２１ａ１の近傍において第１の部分４２１ａに電気的に接続されている。スルーホール４２４は、導体層４２１に対して図６（ｂ）における下方に配置されている。
【００３９】
図６（ｃ）に示した第３の誘電体層４３の上面には、導体層４３１が形成されている。導体層４３１は、第１の部分４３１ａと、第１の部分４３１ａに接続された第２の部分４３１ｂおよび第３の部分４３１ｃを有している。部分４３１ａ，４３１ｂ，４３１ｃは、それぞれ一方向に長い。部分４３１ａ，４３１ｂ，４３１ｃは、誘電体層４３の上面の中央において互いに接続されている。図６（ｃ）において、部分４３１ａ，４３１ｂ，４３１ｃの境界を破線で示している。第１の部分４３１ａは、誘電体層４１の上面の中央から図６（ｃ）における下方に延び、下端４３１ａ１を有している。第２の部分４３１ｂは、誘電体層４３の上面の中央から図６（ｃ）における左側に延び、第３の部分４３１ｃは、誘電体層４３の上面の中央から図６（ｃ）における右側に延びている。導体層４３１の全体は、Ｔ字形状を有している。
【００４０】
第２の部分４３１ｂは、誘電体層４２を介して、導体層４２１の第２の部分４２１ｂに対向している。第３の部分４３１ｃは、誘電体層４２を介して、導体層４２１の第３の部分４２１ｃに対向している。
【００４１】
また、誘電体層４３には、誘電体層４２に形成されたスルーホール４２２，４２３，４２４に対応する位置に配置されたスルーホール４３２，４３３，４３４が形成されている。スルーホール４３２，４３３は、導体層４３１に対して図６（ｃ）における上方に配置されている。スルーホール４３４は、下端４３１ａ１の近傍において第１の部分４３１ａに電気的に接続されている。
【００４２】
図６（ｄ）に示した第４の誘電体層４４の上面には、導体層４４１が形成されている。導体層４４１は、第２のインダクタ１２を構成している。導体層４４１（インダクタ１２）は、第１の部分４４１ａと、第１の部分４４１ａに接続された第２の部分４４１ｂおよび第３の部分４４１ｃを有している。部分４４１ａ，４４１ｂ，４４１ｃは、それぞれ一方向に長い。部分４４１ａ，４４１ｂ，４４１ｃは、誘電体層４４の上面の中央において互いに接続されている。図６（ｄ）において、部分４４１ａ，４４１ｂ，４４１ｃの境界を破線で示している。第１の部分４４１ａは、誘電体層４４の上面の中央から図６（ｄ）における上方に延び、上端４４１ａ１を有している。第２の部分４４１ｂは、誘電体層４４の上面の中央から図６（ｄ）における左側に延び、第３の部分４４１ｃは、誘電体層４４の上面の中央から図６（ｄ）における右側に延びている。導体層４４１の全体は、Ｔ字形状を有している。
【００４３】
第２の部分４４１ｂは、誘電体層４３を介して、導体層４３１の第２の部分４３１ｂに対向している。第３の部分４４１ｃは、誘電体層４３を介して、導体層４３１の第３の部分４３１ｃに対向している。
【００４４】
また、誘電体層４４には、誘電体層４３に形成されたスルーホール４３２，４３３，４３４に対応する位置に配置されたスルーホール４４２，４４３，４４４が形成されている。スルーホール４４２，４４３は、上端４４１ａ１の近傍において第１の部分４４１ａに電気的に接続されている。スルーホール４４４は、導体層４４１に対して図６（ｄ）における下方に配置されている。
【００４５】
図６（ｅ）に示した第５の誘電体層４５の上面には、導体層４５１が形成されている。導体層４５１は、第１のインダクタ１１を構成する第１のインダクタ部分４５１ａと、第３のインダクタ１３を構成する第３のインダクタ部分４５１ｂとを含んでいる。インダクタ部分４５１ａ，４５１ｂは、図６（ｅ）における上下方向の中央よりも上側であって左右方向の中央の位置において、互いに連結されている。図６（ｅ）において、インダクタ部分４５１ａ，４５１ｂの境界を破線で示している。
【００４６】
インダクタ部分４５１ａは、上記境界から図６（ｅ）における左方向に延びた後、下方向に延び、更に右方向に延びている。インダクタ部分４５１ｂは、上記境界から図６（ｅ）における右方向に延びた後、下方向に延び、更に左方向に延びている。
【００４７】
導体層４４１の第２の部分４４１ｂの一部は、誘電体層４４を介して第１のインダクタ部分４５１ａの一部に対向している。導体層４４１の第３の部分４４１ｃの一部は、誘電体層４４を介して第３のインダクタ部分４５１ｂの一部に対向している。
【００４８】
また、誘電体層４５には、５つのスルーホール４５２〜４５６が形成されている。スルーホール４５２，４５３は、上記境界の近傍において、それぞれインダクタ部分４５１ａ，４５１ｂに電気的に接続されている。スルーホール４５４は、誘電体層４４に形成されたスルーホール４４４に対応する位置に配置されている。スルーホール４５５は、上記境界とは反対側のインダクタ部分４５１ａの端部の近傍においてインダクタ部分４５１ａに電気的に接続されている。スルーホール４５６は、上記境界とは反対側のインダクタ部分４５１ｂの端部の近傍においてインダクタ部分４５１ｂに電気的に接続されている。
【００４９】
図７（ａ）に示した第６の誘電体層４６には、誘電体層４５に形成されたスルーホール４５２〜４５６に対応する位置に配置されたスルーホール４６２〜４６６が形成されている。なお、積層体３０において、第６の誘電体層４６は複数設けられ、それらが積層されている。
【００５０】
図７（ｂ）に示した第７の誘電体層４７の上面には、導体層４７１が形成されている。また、誘電体層４７には、誘電体層４６に形成されたスルーホール４６２〜４６６に対応する位置に配置されたスルーホール４７２〜４７６が形成されている。
【００５１】
図７（ｃ）に示した第８の誘電体層４８の上面には、導体層４８１Ａ，４８１Ｂが形成されている。導体層４８１Ａは、図７（ｃ）における左右方向の中央よりも左側に配置されている。導体層４８１Ｂは、図７（ｃ）における左右方向の中央よりも右側に配置されている。また、誘電体層４８には、誘電体層４７に形成されたスルーホール４７２〜４７６に対応する位置に配置されたスルーホール４８２〜４８６が形成されている。スルーホール４８５，４８６は、それぞれ導体層４８１Ａ，４８１Ｂに電気的に接続されている。
【００５２】
図７（ｄ）に示した第９の誘電体層４９の上面には、グランド用導体層４９１が形成されている。また、誘電体層４９には、誘電体層４８に形成されたスルーホール４８２〜４８６に対応する位置に配置されたスルーホール４９２〜４９６が形成されている。スルーホール４９２，４９３，４９４は、グランド用導体層４９１に電気的に接続されている。
【００５３】
図７（ｅ）に示した第１０の誘電体層５０の下面には、入力端子２と出力端子３とグランド端子３１が形成されている。また、誘電体層５０には、誘電体層４９に形成されたスルーホール４９２〜４９６に対応する位置に配置されたスルーホール５０２〜５０６が形成されている。なお、図７（ｅ）は、第１０の誘電体層５０、端子２，３，３１およびスルーホール５０２〜５０６を、上から見た状態で表している。スルーホール５０２，５０３，５０４は、グランド端子３１に電気的に接続されている。スルーホール５０５は、入力端子２に電気的に接続されている。スルーホール５０６は、出力端子３に電気的に接続されている。第１０の誘電体層５０の下面は、積層体３０の底面３０Ｂを構成する。
【００５４】
誘電体層の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体３０としては、特に、複数の誘電体層の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。また、通過帯域における挿入損失の低減のためには、誘電体層の材料としては、誘電率が大きいものが好ましい。
【００５５】
図１は、積層体３０内の全ての導体層を示している。図２は、図１のうち、導体層４１１，４２１，４３１，４４１を省略して示している。スルーホール４２２，４３２，４４２，４５２，４６２，４７２，４８２，４９２，５０２は、直列に接続されて、図１および図２に示したスルーホール列５２を構成する。スルーホール４２３，４３３，４４３，４５３，４６３，４７３，４８３，４９３，５０３は、直列に接続されて、図１および図２に示したスルーホール列５３を構成する。導体層４２１，４４１，４５１，４９１およびグランド端子３１は、スルーホール列５２，５３を介して、互いに電気的に接続されている。
【００５６】
スルーホール列５２，５３のうち、導体層４４１からグランド端子３１に至る部分は、第１ないし第３のインダクタ１１，１２，１３をグランド端子３１に対して電気的に接続するための共通の導電路を構成している。この共通の導電路は、スルーホールを用いて構成されている。
【００５７】
スルーホール４１４，４２４，４３４，４４４，４５４，４６４，４７４，４８４，４９４，５０４は、直列に接続されて、図１および図２に示したスルーホール列５４を構成する。導体層４１１，４３１，４９１およびグランド端子３１は、スルーホール列５４を介して、互いに電気的に接続されている。
【００５８】
スルーホール４５５，４６５，４７５，４８５，４９５，５０５は、直列に接続されて、図１および図２に示したスルーホール列５５を構成する。導体層４５１の第１のインダクタ部分４５１ａ、導体層４８１Ａおよび入力端子２は、スルーホール列５５を介して、互いに電気的に接続されている。
【００５９】
スルーホール４５６，４６６，４７６，４８６，４９６，５０６は、直列に接続されて、図１および図２に示したスルーホール列５６を構成する。導体層４５１の第３のインダクタ部分４５１ｂ、導体層４８１Ｂおよび出力端子３は、スルーホール列５６を介して、互いに電気的に接続されている。
【００６０】
導体層４８１Ａの一部は、誘電体層４８を介して導体層４９１の一部に対向している。図５に示したキャパシタ１４は、導体層４８１Ａ，４９１と誘電体層４８とによって構成されている。
【００６１】
導体層４８１Ｂの一部は、誘電体層４８を介して導体層４９１の他の一部に対向している。図５に示したキャパシタ１６は、導体層４８１Ｂ，４９１と誘電体層４８とによって構成されている。
【００６２】
導体層４７１は、誘電体層４７を介して導体層４８１Ａの一部と導体層４８１Ｂの一部とに対向している。図５に示したキャパシタ１９は、導体層４７１，４８１Ａ，４８１Ｂと誘電体層４７とによって構成されている。
【００６３】
導体層４４１（インダクタ１２）の第２の部分４４１ｂの一部は、誘電体層４４を介して、導体層４５１の第１のインダクタ部分４５１ａ（インダクタ１１）の一部に対向している。図５に示したキャパシタ１７は、第２の部分４４１ｂと第１のインダクタ部分４５１ａと誘電体層４４とによって構成されている。また、第２の部分４４１ｂと第１のインダクタ部分４５１ａが互いに近いことにより、インダクタ１１，１２間の誘導結合が実現される。
【００６４】
導体層４４１（インダクタ１２）の第３の部分４４１ｃの一部は、誘電体層４４を介して、導体層４５１の第３のインダクタ部分４５１ｂ（インダクタ１３）の一部に対向している。図５に示したキャパシタ１８は、第３の部分４４１ｃと第３のインダクタ部分４５１ｂと誘電体層４４とによって構成されている。また、第３の部分４４１ｃと第３のインダクタ部分４５１ｂが互いに近いことにより、インダクタ１２，１３間の誘導結合が実現される。
【００６５】
図５に示したキャパシタ１５は、積層方向Ｔにおける異なる位置に配置された３つ以上の導体層を用いて構成されている。本実施の形態では、特に、キャパシタ１５は、積層方向Ｔにおける異なる位置に配置された４つの導体層４１１，４２１，４３１，４４１を用いて構成されている。より詳しく説明すると、キャパシタ１５は、導体層４１１の第２および第３の部分４１１ｂ，４１１ｃと、導体層４２１の第２および第３の部分４２１ｂ，４２１ｃと、導体層４３１の第２および第３の部分４３１ｂ，４３１ｃと、導体層４４１の第２および第３の部分４４１ｂ，４４１ｃと、誘電体層４１，４２，４３とによって構成されている。
【００６６】
第４のインダクタ２０は、導体層４１１の第１の部分４１１ａと導体層４３１の第１の部分４３１ａとによって構成されている。
【００６７】
以上説明したように、本実施の形態に係るバンドパスフィルタ１は、積層された複数の誘電体層を含む積層体３０と、積層体３０の外周部のうちの底面３０Ｂに配置された入力端子２、出力端子３およびグランド端子３１と、積層体３０内に設けられた第１の共振器４、第２の共振器５および第３の共振器６とを備えている。回路構成上、第１ないし第３の共振器４，５，６のうち、第１の共振器４は入力端子２に最も近く、第３の共振器６は出力端子３に最も近く、第２の共振器５は第１の共振器４と第３の共振器６との間に位置している。第１の共振器４は、第１のインダクタ１１と第１のキャパシタ１４を含んでいる。第２の共振器５は、第２のインダクタ１２と第２のキャパシタ１５と第４のインダクタ２０を含んでいる。第３の共振器６は、第３のインダクタ１３と第３のキャパシタ１６を含んでいる。
【００６８】
第２のインダクタ１２は、第１および第３のインダクタ１１，１３に対して、複数の誘電体層の積層方向Ｔにおける異なる位置に配置されている。本実施の形態では、特に、第１および第３のインダクタ１１，１３は、同じ誘電体層４５上に配置されている。第２のインダクタ１２（導体層４４１）と第１のインダクタ１１（導体層４５１の第１のインダクタ部分４５１ａ）の間、および第２のインダクタ１２（導体層４４１）と第３のインダクタ１３（導体層４５１の第３のインダクタ部分４５１ｂ）の間には、導体層が存在していない。
【００６９】
第１ないし第３のキャパシタ１４，１５，１６は、第１ないし第３のインダクタ１１，１２，１３に対して、積層方向Ｔにおける異なる位置に配置されている。具体的には、キャパシタ１４，１６は、インダクタ１１，１２，１３に対して、より底面３０Ｂに近い位置に配置されている。また、キャパシタ１５は、インダクタ１１，１２，１３に対して、より上面３０Ａに近い位置に配置されている。
【００７０】
第２のインダクタ１２は、第１のインダクタ１１および第３のインダクタ１３に比べてインダクタンスが小さい。また、第２のキャパシタ１５は、第１のキャパシタ１４および第３のキャパシタ１６に比べてキャパシタンスが大きい。
【００７１】
本実施の形態に係るバンドパスフィルタ１では、第２のインダクタ１２は、第１および第３のインダクタ１１，１３に比べてインダクタンスが小さいことから、第２のインダクタ１２の形状を小さくすることができる。これにより、バンドパスフィルタ１の小型化が可能になる。なお、第１および第３のインダクタ１１，１３の形状を小さくすると、それらのインダクタンスが小さくなって、バンドパスフィルタ１の入出力インピーダンスが所望の値よりも小さくなるおそれがある。そのため、第１および第３のインダクタ１１，１３の形状を小さくすることは好ましくない。これに対し、第２のインダクタ１２のインダクタンスを小さくする場合には、バンドパスフィルタ１の入出力インピーダンスを所望の値よりも小さくすることなく、バンドパスフィルタ１の小型化が可能になる。
【００７２】
また、第２のインダクタ１２を構成する導体層４４１は、第１の部分４４１ａと、第１の部分４４１ａに接続された第２の部分４４１ｂおよび第３の部分４４１ｃを有し、全体がＴ字形状になっている。これにより、導体層４４１（インダクタ１２）を小さくしながら、インダクタ１２のインダクタンスをある程度大きくすることが可能になると共に、第２の部分４４１ｂと第３の部分４４１ｃをそれぞれインダクタ１１，１３に近づけることが可能になる。
【００７３】
ところで、第１および第３のインダクタ１１，１３に比べて第２のインダクタ１２のインダクタンスを小さくしただけでは、第２の共振器５の共振周波数を所望の周波数に合わせることができなくなるおそれがある。これに対し、本実施の形態では、第２のインダクタ１２が第１および第３のインダクタ１１，１３に比べてインダクタンスが小さいことに加えて、第２のキャパシタ１５が第１および第３のキャパシタ１４，１６に比べてキャパシタンスが大きいことにより、第２の共振器５の共振周波数を所望の周波数に合わせることが可能になる。
【００７４】
また、本実施の形態では、第２のキャパシタ１５は、積層方向Ｔにおける異なる位置に配置された３つ以上の導体層を用いて構成されている。これにより、キャパシタ１５が２つの導体層を用いて構成されている場合に比べて、容易にキャパシタ１５のキャパシタンスを大きくすることが可能になる。
【００７５】
また、本実施の形態では、第２の共振器５が、第２のキャパシタ１５に直列に接続された第４のインダクタ２０を含むことにより、第４のインダクタ２０が無い場合に比べて、共振器５において所望の共振周波数を実現するための第２のキャパシタ１５のキャパシタンスを小さくすることが可能になる。これにより、第１および第３のキャパシタ１４，１６に比べて第２のキャパシタ１５のキャパシタンスを極端に大きくする必要がなくなる。その結果、第２のキャパシタ１５を容易に形成することが可能になる。
【００７６】
また、本実施の形態では、第２のインダクタ１２が第１および第３のインダクタ１１，１３に比べてインダクタンスが小さいことにより、第２のインダクタ１２と第１のインダクタ１１が近く、第２のインダクタ１２と第３のインダクタ１３が近くても、第２のインダクタ１２と第１のインダクタ１１の間の誘導結合、および第２のインダクタ１２と第３のインダクタ１３の間の誘導結合が、それぞれ強くなりすぎることを防止することができる。これにより、バンドパスフィルタ１の小型化が可能になる。
【００７７】
また、本実施の形態では、第２のインダクタ１２と第１のインダクタ１１の間、および第２のインダクタ１２と第３のインダクタ１３の間には、導体層が存在していない。そのため、インダクタ１１，１２，１３より発生されて隣接する共振器間の誘導結合に寄与する磁界が、導体層によって妨げられることがない。これにより、第１ないし第３の共振器４，５，６のそれぞれのＱの低下を防止することができる。
【００７８】
以上のことから、本実施の形態に係るバンドパスフィルタ１によれば、共振器４，５，６のＱの低下を防止しながら、小型化することが可能になる。
【００７９】
ところで、一般的に、積層型バンドパスフィルタでは、各共振器におけるインダクタのグランド側の端部を、積層体の外面に設けられたグランド端子に電気的に接続する必要がある。インダクタのグランド側の端部をグランド端子に電気的に接続する方法には、主に２つの方法がある。第１の方法は、積層体の側面にグランド端子を設けて、積層体の内部に、インダクタのグランド側の端部をグランド端子に接続するための導体部を設ける方法である。第２の方法は、積層体の底面にグランド端子を設けて、積層体の内部に、インダクタのグランド側の端部をグランド端子に接続するためのスルーホールを設ける方法である。積層型バンドパスフィルタの実装面積を小さくするためには、第２の方法の方が有利である。しかし、特に３つ以上の共振器を備えた積層型バンドパスフィルタでは、第２の方法を用いると、スルーホールの数が多くなり、積層型バンドパスフィルタの製造のための工程数が多くなるという問題と、積層体にクラックが発生する等の品質の低下をまねくという問題が発生する。
【００８０】
これに対し、本実施の形態に係るバンドパスフィルタ１は、第１ないし第３のインダクタ１１，１２，１３をグランド端子３１に対して電気的に接続するための共通の導電路（スルーホール列５２，５３の一部）を備えている。この共通の導電路は、スルーホールを含んでいる。本実施の形態によれば、３つのインダクタのグランド側の端部をグランド端子に接続するための３つのスルーホール列を設ける場合に比べて、スルーホールの数を少なくすることができる。その結果、本実施の形態によれば、バンドパスフィルタ１の製造のための工程数が多くなることや、積層体３０にクラックが発生する等のバンドパスフィルタ１の品質の低下が生じることを防止することが可能になる。
【００８１】
以下、比較例のバンドパスフィルタ１０１と本実施の形態に係るバンドパスフィルタ１を比較して、バンドパスフィルタ１の効果について更に説明する。始めに、図８を参照して、比較例のバンドパスフィルタ１０１の回路構成について説明する。図８に示したように、バンドパスフィルタ１０１は、本実施の形態に係るバンドパスフィルタ１における入力端子２、出力端子３、共振器４，５，６およびキャパシタ１７，１８，１９の代わりに、入力端子１０２、出力端子１０３、共振器１０４，１０５，１０６およびキャパシタ１１７，１１８，１１９を備えている。共振器１０４は、インダクタ１１１とキャパシタ１１４を含み、共振器１０５は、インダクタ１１２とキャパシタ１１５を含み、共振器１０６は、インダクタ１１３とキャパシタ１１６を含んでいる。インダクタ１１１，１１２，１１３およびキャパシタ１１４，１１５，１１６は、それぞれ本実施の形態におけるインダクタ１１，１２，１３およびキャパシタ１４，１５，１６に対応する。共振器１０５は、本実施の形態におけるインダクタ２０に対応するインダクタを含んでいない。
【００８２】
次に、図９ないし図１１を参照して、バンドパスフィルタ１０１の構造の概略について説明する。図９は、バンドパスフィルタ１０１の主要部分を示す斜視図である。図１０は、図９におけるＢ方向から見たバンドパスフィルタ１０１の主要部分を示す説明図である。図１１は、図９におけるＣ方向から見たバンドパスフィルタ１０１の主要部分を示す説明図である。
【００８３】
バンドパスフィルタ１０１は、積層体１３０を備えている。積層体１３０は、積層された複数の誘電体層と複数の導体層とを含んでいる。積層体１３０は、外周部を有する直方体形状をなしている。積層体１３０の外周部は、上面１３０Ａと、底面１３０Ｂと、４つの側面１３０Ｃ〜１３０Ｆとを含んでいる。バンドパスフィルタ１０１は、更に、積層体１３０の底面１３０Ｂに配置されたグランド端子１３１を備えている。入力端子１０２と出力端子１０３は、底面１３０Ｂにおいて、グランド端子１３１を挟む位置に配置されている。
【００８４】
次に、図１２および図１３を参照して、積層体１３０について説明する。図１２において（ａ）〜（ｃ）は、それぞれ、積層体１３０の第１ないし第３の誘電体層の上面を示している。図１３において（ａ）〜（ｃ）は、それぞれ、積層体１３０の第４および第５の誘電体層の上面ならびに第６の誘電体層の下面を示している。積層体１３０において、第１ないし第６の誘電体層は、上からこの順に配置されている。
【００８５】
図１２（ａ）に示した第１の誘電体層１４１の上面には、それぞれ一方向に長い３つの導体層５１１，５１２，５１３が形成されている。なお、図示しないが、積層体１３０において、誘電体層１４１の上には、導体層が形成されていない誘電体層が配置されている。また、誘電体層１４１には、６つのスルーホール６１１〜６１６が形成されている。スルーホール６１１，６１２，６１３は、それぞれ、導体層５１１，５１２，５１３の一端部の近傍において、導体層５１１，５１２，５１３に電気的に接続されている。スルーホール６１４，６１５，６１６は、それぞれ、導体層５１１，５１２，５１３の他端部の近傍において、導体層５１１，５１２，５１３に電気的に接続されている。
【００８６】
図１２（ｂ）に示した第２の誘電体層１４２には、誘電体層１４１に形成されたスルーホール６１１〜６１６に対応する位置に配置されたスルーホール６２１〜６２６が形成されている。なお、積層体１３０において、第２の誘電体層１４２は複数設けられ、それらが積層されている。
【００８７】
図１２（ｃ）に示した第３の誘電体層１４３の上面には、２つの導体層５３１，５３２が形成されている。また、誘電体層１４３には、誘電体層１４２に形成されたスルーホール６２１〜６２６に対応する位置に配置されたスルーホール６３１〜６３６が形成されている。スルーホール６３２は、導体層５３１に電気的に接続されている。
【００８８】
図１３（ａ）に示した第４の誘電体層１４４の上面には、３つの導体層５４１，５４２，５４３が形成されている。導体層５４２には、スルーホール６３２が電気的に接続されている。また、誘電体層１４４には、誘電体層１４３に形成されたスルーホール６３１，６３３〜６３６に対応する位置に配置されたスルーホール６４１，６４３〜６４６が形成されている。スルーホール６４１，６４３は、それぞれ導体層５４１，５４３に電気的に接続されている。
【００８９】
図１３（ｂ）に示した第５の誘電体層１４５の上面には、グランド用導体層５５１が形成されている。導体層５４１，５４２，５４３は、誘電体層１４４を介してグランド用導体層５５１に対向している。グランド用導体層５５１には、スルーホール６４４，６４５，６４６が電気的に接続されている。また、誘電体層１４５には、誘電体層１４４に形成されたスルーホール６４１，６４３，６４５に対応する位置に配置されたスルーホール６５１，６５３，６５５と、スルーホール６５２が形成されている。スルーホール６５２，６５５は、グランド用導体層５５１に電気的に接続されている。
【００９０】
図１３（ｃ）に示した第６の誘電体層１４６の下面には、入力端子１０２と出力端子１０３とグランド端子１３１が形成されている。また、誘電体層１４６には、誘電体層１４５に形成されたスルーホール６５１，６５２，６５３，６５５に対応する位置に配置されたスルーホール６６１，６６２，６６３，６６５が形成されている。なお、図１３（ｃ）は、誘電体層１４６、端子１０２，１０３，１３１およびスルーホール６６１，６６２，６６３，６６５を、上から見た状態で表している。スルーホール６６２，６６５は、グランド端子１３１に電気的に接続されている。スルーホール６６１は、入力端子１０２に電気的に接続されている。スルーホール６６３は、出力端子１０３に電気的に接続されている。第６の誘電体層１４６の下面は、積層体１３０の底面１３０Ｂを構成する。
【００９１】
スルーホール６１１，６２１，６３１，６４１，６５１，６６１は、直列に接続されて、図９に示したスルーホール列１５１を構成する。導体層５１１，５４１および入力端子１０２は、スルーホール列１５１を介して、互いに電気的に接続されている。
【００９２】
スルーホール６１２，６２２，６３２は、直列に接続されて、図９に示したスルーホール列１５２を構成する。導体層５１２，５３１，５４２は、スルーホール列１５２を介して、互いに電気的に接続されている。
【００９３】
スルーホール６１３，６２３，６３３，６４３，６５３，６６３は、直列に接続されて、図９に示したスルーホール列１５３を構成する。導体層５１３，５４３および出力端子１０３は、スルーホール列１５３を介して、互いに電気的に接続されている。
【００９４】
スルーホール６１４，６２４，６３４，６４４は、直列に接続されて、図９に示したスルーホール列１５４を構成する。導体層５１１，５５１は、スルーホール列１５４を介して、互いに電気的に接続されている。
【００９５】
スルーホール６１５，６２５，６３５，６４５，６５５，６６５は、直列に接続されて、図９に示したスルーホール列１５５を構成する。導体層５１２，５５１およびグランド端子１３１は、スルーホール列１５５を介して、互いに電気的に接続されている。
【００９６】
スルーホール６１６，６２６，６３６，６４６は、直列に接続されて、図９に示したスルーホール列１５６を構成する。導体層５１３，５５１は、スルーホール列１５６を介して、互いに電気的に接続されている。
【００９７】
図８に示したインダクタ１１１は、スルーホール列１５１、導体層５１１およびスルーホール列１５４によって構成されている。図８に示したインダクタ１１２は、スルーホール列１５２、導体層５１２およびスルーホール列１５５によって構成されている。図８に示したインダクタ１１３は、スルーホール列１５３、導体層５１３およびスルーホール列１５６によって構成されている。
【００９８】
図８に示したキャパシタ１１４は、導体層５４１，５５１と誘電体層１４４とによって構成されている。図８に示したキャパシタ１１５は、導体層５４２，５５１と誘電体層１４４とによって構成されている。図８に示したキャパシタ１１６は、導体層５４３，５５１と誘電体層１４４とによって構成されている。図８に示したキャパシタ１１７は、導体層５３１，５４１と誘電体層１４３とによって構成されている。図８に示したキャパシタ１１８は、導体層５３１，５４３と誘電体層１４３とによって構成されている。図８に示したキャパシタ１１９は、導体層５３２，５４１，５４３と誘電体層１４３とによって構成されている。
【００９９】
次に、図１４および図１５を参照して、比較例のバンドパスフィルタ１０１と本実施の形態に係るバンドパスフィルタ１について、隣接する共振器間の誘導結合の態様の違いについて説明する。
【０１００】
図１４は、比較例のバンドパスフィルタ１０１における隣接する共振器間の誘導結合を示す説明図である。図１４において、（ａ），（ｂ）はそれぞれ誘電体層１４１，１４２の上面を示している。図１４において、破線の楕円は、隣接する共振器間の誘導結合が強く生じる領域を表している。バンドパスフィルタ１０１では、導体層５１１，５１２間および導体層５１２，５１３間のみならず、スルーホール列１５１，１５２，１５３，１５４，１５５，１５６のうち、隣接する２つの共振器に含まれる任意の２つのスルーホール列の間でも誘導結合が生じる。図９に示されるように、スルーホール列１５１，１５２，１５３，１５４，１５５，１５６によって囲まれた空間内には、導体層５３１，５３２，５４１，５４２，５４３が存在している。そのため、バンドパスフィルタ１０１では、隣接する２つの共振器間の誘導結合に寄与する磁界が、導体層５３１，５３２，５４１，５４２，５４３によって妨げられて、共振器のＱが低下する。
【０１０１】
図１５は、本実施の形態に係るバンドパスフィルタ１における隣接する共振器間の誘導結合および第２のキャパシタ１５の電界発生領域を示す説明図である。図１５において、（ａ）〜（ｅ）は、それぞれ、誘電体層４１〜４５の上面を示している。図１５において、破線の楕円は、隣接する共振器間の誘導結合が強く生じる領域を表している。また、図１５において、二点鎖線の楕円は、キャパシタ１５の電界発生領域を表している。図１５（ｄ），（ｅ）に示したように、バンドパスフィルタ１では、導体層４４１と導体層４５１の第１のインダクタ部分４５１ａとの間でインダクタ１１，１２間の誘導結合が生じ、導体層４４１と導体層４５１の第３のインダクタ部分４５１ｂとの間でインダクタ１２，１３間の誘導結合が生じる。特に、導体層４４１の第２の部分４４１ｂと導体層４５１の第１のインダクタ部分４５１ａとの間でインダクタ１１，１２間の密な誘導結合が生じ、導体層４４１の第３の部分４４１ｃと導体層４５１の第３のインダクタ部分４５１ｂとの間でインダクタ１２，１３間の密な誘導結合が生じる。導体層４４１（インダクタ１２）と第１のインダクタ部分４５１ａ（インダクタ１１）の間、および導体層４４１（インダクタ１２）と第３のインダクタ部分４５１ｂ（インダクタ１３）の間には、導体層が存在していない。そのため、バンドパスフィルタ１では、隣接する共振器間の誘導結合に寄与する磁界が、導体層によって妨げられることがない。これにより、第１ないし第３の共振器４，５，６のそれぞれのＱの低下を防止することができる。
【０１０２】
次に、図１６および図１７を参照して、比較例のバンドパスフィルタ１０１と本実施の形態に係るバンドパスフィルタ１の特性を求めたシミュレーションの結果について説明する。このシミュレーションでは、通過帯域がおよそ２．４〜２．５ＧＨｚとなるようにバンドパスフィルタ１０１およびバンドパスフィルタ１を設計して、それぞれの通過減衰特性および反射減衰特性を求めた。なお、２．４〜２．５ＧＨｚという周波数帯域は、無線ＬＡＮで使用される１つの周波数帯域に対応する。図１６は、シミュレーションで求めた比較例のバンドパスフィルタ１０１の特性の一例を示している。図１７は、シミュレーションで求めた本実施の形態に係るバンドパスフィルタ１の特性の一例を示している。図１６および図１７において、横軸は周波数、縦軸は減衰量である。また、図１６および図１７において、実線の曲線は通過減衰特性を示し、点線の曲線は反射減衰特性を示している。
【０１０３】
図１６に示した比較例のバンドパスフィルタ１０１の通過減衰特性では、２．１７ＧＨｚにおける減衰量は、２４．７２ｄＢ、２．４ＧＨｚにおける減衰量は２．８６１ｄＢ、２．５ＧＨｚにおける減衰量は２．５７７ｄＢである。図１７に示した本実施の形態に係るバンドパスフィルタ１の通過減衰特性では、２．１７ＧＨｚにおける減衰量は、２４．８２ｄＢ、２．４ＧＨｚにおける減衰量は２．２９８ｄＢ、２．５ＧＨｚにおける減衰量は１．７４９ｄＢである。このように、本実施の形態に係るバンドパスフィルタ１によれば、比較例のバンドパスフィルタ１０１に比べて、通過減衰特性において、通過帯域２．４〜２．５ＧＨｚにおける減衰量を小さくすることができる。これは、前述のように、本実施の形態によれば、共振器４，５，６のそれぞれのＱの低下を防止することができることによるものである。
【０１０４】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係るバンドパスフィルタについて説明する。本実施の形態に係るバンドパスフィルタ２０１の回路構成は、第１の実施の形態と同じであり、図５に示した通りである。
【０１０５】
図１８は、バンドパスフィルタ２０１の主要部分を示す斜視図である。図１９は、下側から見たバンドパスフィルタ２０１の斜視図である。バンドパスフィルタ２０１は、積層体３０を備えている。第１の実施の形態と同様に、積層体３０は、外周部を有する直方体形状をなしている。積層体３０の外周部は、上面３０Ａと、底面３０Ｂと、４つの側面３０Ｃ〜３０Ｆとを含んでいる。図１９に示したように、本実施の形態では、グランド端子３１は、底面３０Ｂと側面３０Ｃとの間の稜線の位置から、底面３０Ｂと側面３０Ｄとの間の稜線の位置にかけて形成されている。
【０１０６】
バンドパスフィルタ２０１は、積層体３０の外周部のうちの側面３０Ｃ，３０Ｄに配置された導体層３２，３３を備えている。導体層３２は、上面３０Ａと側面３０Ｃとの間の稜線の位置から、底面３０Ｂと側面３０Ｃとの間の稜線近傍の位置にかけて形成されている。導体層３３は、上面３０Ａと側面３０Ｄとの間の稜線の位置から、底面３０Ｂと側面３０Ｄとの間の稜線近傍の位置にかけて形成されている。導体層３２，３３は、グランド端子３１に電気的に接続されている。
【０１０７】
次に、図２０および図２１を参照して、本実施の形態における積層体３０が第１の実施の形態における積層体３０と異なる点について説明する。図２０において（ａ）〜（ｅ）は、それぞれ、積層体３０の第１ないし第５の誘電体層の上面を示している。図２１において（ａ）〜（ｅ）は、それぞれ、積層体３０の第６ないし第９の誘電体層の上面および第１０の誘電体層の下面を示している。
【０１０８】
図２０（ａ）に示したように、第１の誘電体層４１の上面に形成された導体層４１１の第１の部分４１１ａは、誘電体層４１の上面の中央から図２０（ａ）における下側の端まで延びている。また、誘電体層４１にスルーホール４１４は設けられていない。
【０１０９】
図２０（ｂ）に示したように、第２の誘電体層４２の上面に形成された導体層４２１の第１の部分４２１ａは、誘電体層４２の上面の中央から図２０（ｂ）における上側の端まで延びている。また、誘電体層４２にスルーホール４２２，４２３，４２４は設けられていない。
【０１１０】
図２０（ｃ）に示したように、第３の誘電体層４３の上面に形成された導体層４３１の第１の部分４３１ａは、誘電体層４３の上面の中央から図２０（ｃ）における下側の端まで延びている。また、誘電体層４３にスルーホール４３２，４３３，４３４は設けられていない。
【０１１１】
図２０（ｄ）に示したように、第４の誘電体層４４の上面に形成された導体層４４１の第１の部分４４１ａは、誘電体層４４の上面の中央から図２０（ｄ）における上側の端まで延びている。また、誘電体層４４にスルーホール４４２，４４３，４４４は設けられていない。
【０１１２】
図２０（ｅ）に示したように、第５の誘電体層４５の上面に形成された導体層４５１のインダクタ部分４５１ａ，４５１ｂのそれぞれの一部は、誘電体層４５の上面において、図２０（ｅ）における上側の端まで延びている。また、誘電体層４５にスルーホール４５２，４５３，４５４は設けられていない。
【０１１３】
図２１（ａ）に示したように、第６の誘電体層４６にスルーホール４６２，４６３，４６４は設けられていない。また、図２１（ｂ）に示したように、第７の誘電体層４７にスルーホール４７２，４７３，４７４は設けられていない。また、図２１（ｃ）に示したように、第８の誘電体層４８にスルーホール４８２，４８３，４８４は設けられていない。
【０１１４】
図２１（ｄ）に示したように、第９の誘電体層４９の上面に形成されたグランド用導体層４９１は、誘電体層４９の上面において、図２１（ｄ）における上側の端から下側の端まで延びている。また、誘電体層４９にスルーホール４９２，４９３，４９４は設けられていない。
【０１１５】
図２１（ｅ）に示したように、第１０の誘電体層５０の下面に形成されたグランド端子３１は、誘電体層５０の下面において、図２１（ｅ）における上側の端から下側の端まで延びている。また、誘電体層５０にスルーホール５０２，５０３，５０４は設けられていない。
【０１１６】
導体層４１１の第１の部分４１１ａ、導体層４３１の第１の部分４３１ａ、導体層４９１およびグランド端子３１は、導体層３２に電気的に接続されている。また、導体層４２１の第１の部分４２１ａ、導体層４４１の第１の部分４４１ａ、導体層４５１のインダクタ部分４５１ａ，４５１ｂ、導体層４９１およびグランド端子３１は、導体層３３に電気的に接続されている。なお、導体層３２，３３は、積層体３０を作製した後、積層体３０の側面３０Ｃ，３０Ｄに形成される。
【０１１７】
本実施の形態では、第１の実施の形態におけるスルーホール列５２，５３，５４は設けられていない。導体層３２は、スルーホール列５４の代わりとなる導電路を構成する。導体層３３は、スルーホール列５２，５３の代わりとなる導電路を構成する。導体層３３のうち、導体層４５１からグランド端子３１に至る部分は、第１ないし第３のインダクタ１１，１２，１３をグランド端子３１に対して電気的に接続するための共通の導電路を構成している。このように、本実施の形態では、共通の導電路は、積層体３０の外周部に配置された導体層３３を用いて構成されている。
【０１１８】
本実施の形態によれば、第１の実施の形態に比べて、スルーホールの数が少なくなるので、スルーホールに起因したバンドパスフィルタ２０１の品質の低下をより一層防止することが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１１９】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第１のインダクタと第３のインダクタは、異なる誘電体層上に配置されていてもよい。また、本発明のバンドパスフィルタは、４つ以上の共振器を備えていてもよい。この場合には、第２の共振器が複数存在することになる。
【符号の説明】
【０１２０】
１…積層型バンドパスフィルタ、２…入力端子、３…出力端子、４，５，６…共振器、１１〜１３，２０…インダクタ、１４〜１９…キャパシタ、３０…積層体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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