(57)【特許請求の範囲】
【請求項１】
可変抵抗素子と非線形な電流電圧特性を有する電流制限素子とを含むメモリセルをマトリクス状に配置したメモリセルアレイと、
前記メモリセルに第１電流を流して、前記可変抵抗素子の抵抗値を変化させるドライバと、
前記第１電流の大きさに基づいて前記メモリセルの抵抗値の変化を検知する検出部と、
前記検出部に、前記第１電流の代わりに第２電流を流す電流供給部と
を具備し、
前記電流供給部は、前記ドライバが前記メモリセルに前記第１電流を流すよりも先に、前記検出部に前記第２電流を流すことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記検出部は、参照電流と前記第１電流とを比較して、
前記第１電流の大きさが前記参照電流以下になった場合、前記ドライバに前記第１電流を止めさせることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２電流は、前記参照電流よりも大きいことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電流制限素子は、ダイオードであることを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記検出部は、前記第１電流に応じた電流を受信する第１トランジスタと、
該第１トランジスタと共にカレントミラー回路を形成し、該検出部の出力ノードに接続される第２トランジスタとを含み、
前記電流供給部が前記第２電流を供給する際には、前記第１トランジスタは、前記第１電流の代わりに前記第２電流を受信する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記ドライバは、前記第１電流を前記メモリセルに供給する第３トランジスタと、
前記第３トランジスタと共にカレントミラー回路を形成して、第３電流を供給する第４トランジスタとを含み、
前記電流供給部は、前記第２電流を供給する第５トランジスタを含み、
前記検出部の前記第１トランジスタは、前記第１電流を受信し、
前記電流供給部の前記第５トランジスタがオン状態とされた際には、前記第３トランジスタには、前記第２電流が流される
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、浮遊ゲートを持つＭＯＳトランジスタを記憶素子とした不揮発性半導体記憶装置の微細化・大容量化を実現する為、新規の材料、異なる動作原理を用いた記憶素子を用いた次世代不揮発性記憶装置の開発が行われている。このような次世代不揮発性半導体記憶装置として抵抗変化型メモリが考えられている。
【０００３】
磁気トンネル接合が示すトンネル磁気抵抗効果を用いたＭＲＡＭ（Magnetoresistive Random Access Memory）や、カルコゲナイド半導体が電流によるジュール熱で、結晶相とアモルファス相の間を相転移し、各相での抵抗値が大きく異なることを用いたＰＲＡＭ(Phase-change Random Access Memory)等の開発が行われている。さらに、これら以外の抵抗変化材料、動作原理を用いた新規メモリの開発も盛んになってきている。それらを総称してＲｅＲＡＭ（Resitive Random Access Memory）と呼ぶ。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７１９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高品質な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、可変抵抗素子と非線形な電流電圧特性を有する電流制限素子とを含むメモリセルをマトリクス状に配置したメモリセルアレイと、前記メモリセルに第１電流を流して、前記可変抵抗素子の抵抗値を変化させるドライバと、前記第１電流の大きさに基づいて前記メモリセルの抵抗値の変化を検知する検出部と、前記検出部に、前記第１電流の代わりに第２電流を流す電流供給部とを具備し、前記電流供給部は、前記ドライバが前記メモリセルに前記第１電流を流すよりも先に、前記検出部に前記第２電流を流す。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る抵抗変化メモリの基本的な構成を概略的に示したブロック図である。
【図２】実施形態に係るクロスポイント型メモリセルアレイの基本的な構成を概略的に示した斜視図である。
【図３】実施形態に係る第一及び第二制御回路のレイアウトの一例を示した図である。
【図４】実施形態に係るメモリセル構造を概略的に示した斜視図である。
【図５】実施形態に係るメモリセル構造を概略的に示した断面図である。
【図６】図６（ａ）は、実施形態に係る抵抗変化検出回路の基本的な構成を模式的に示した回路図であり、図６（ｂ）は、実施形態に係るＶＩＲＥＦ＿ＲＥＳＥＴバイアス発生回路およびＶＤＭＹバイアス発生回路の基本的な構成を模式的に示した回路図である。
【図７】図６に示した抵抗変化検出回路のタイミングチャートである。
【図８】図８（ａ）は、比較例に係る抵抗変化検出回路の基本的な構成を模式的に示した回路図であり、図８（ｂ）は、比較例に係るＶＩＲＥＦ＿ＲＥＳＥＴバイアス発生回路の基本的な構成を模式的に示した回路図である。
【図９】図８に示した抵抗変化検出回路のタイミングチャートである。
【発明を実施するための形態】
【０００８】
以下、実施形態の詳細を図面を参照して説明する。
【０００９】
後述する実施形態は、可変抵抗素子をメモリ素子とするＲｅＲＡＭを対象とする。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことである。
【００１０】
本明細書では、可変抵抗素子としては、例えば、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどを備える。これは、電気的に可逆的に抵抗値を変化させることができる素子である。
【００１１】
ここで、メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えずに、電圧または電流の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。前者は、ユニポーラ動作と呼ばれ、後者は、バイポーラ動作と呼ばれる。
【００１２】
（１）  全体図  
図１は、抵抗変化メモリ（抵抗変化記憶装置）の主要部を示している。図示するように、本実施形態に係る抵抗変化メモリ１は、クロスポイント型メモリセルアレイ２、第一制御回路３、第二制御回路４、コマンド・インターフェイス回路６、データ入出力バッファ７、ステートマシーン８、アドレスバッファ９、及びパルスジェネレータ１０を備えている。
【００１３】
抵抗変化メモリ１は、外部のホスト５から、制御信号やデータを受信し、これに応じて動作する。なお、本実施形態ではホスト５が抵抗変化メモリ１の外部にある場合を例に説明するが、抵抗変化メモリ１内部にある場合であっても良い。
【００１４】
クロスポイント型メモリセルアレイ２は、複数のメモリセルアレイのスタック構造から構成される。クロスポイント型とは、平行に配置された複数の配線と、平行に配置され該配線と立体交差する複数の他の配線との間の交点にメモリセルが形成されている構造を指す。本実施形態に係るメモリセルは可変抵抗素子を含み、可変抵抗素子が低抵抗状態と高抵抗状態のいずれの状態を保持するかによって、データが保持される。メモリセルの構造については後述する。
【００１５】
第一制御回路３は、クロスポイント型メモリセルアレイ２の第一方向の一端に配置され、第二制御回路４は、第一方向に直交する第二方向の一端に配置される。
【００１６】
第一及び第二制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの少なくとも一つを選択する。
【００１７】
第一制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第二制御回路４は、後述する抵抗変化検出回路を備え、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
【００１８】
第一及び第二制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリ素子に対するデータの書き込み／読み出しを制御する。
【００１９】
第一及び第二制御回路３，４は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／読み出しを行うこともできる。
【００２０】
データの書き込みにおいて第一及び第二制御回路３、４は、メモリセルを高抵抗状態から低抵抗状態へ、またはその逆に変化させる。以下、高抵抗状態から低抵抗状態に変化させる動作をＳＥＴ（セット）、低抵抗状態から高抵抗状態に変化させる動作をＲＥＳＥＴ（リセット）と呼ぶ。ＳＥＴ、ＲＥＳＥＴで、電圧もしくは電流の方向が同じ場合を、ユニポーラ動作、ＳＥＴ、ＲＥＳＥＴで、電圧もしくは電流の方向が逆である場合を、バイポーラ動作と称する。ＳＥＴ状態の抵抗値は、ＲＥＳＥＴ状態の抵抗値と異なっていればよい。
【００２１】
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【００２２】
コマンド・インターフェイス回路６は、制御信号に基づいて、ホスト５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
【００２３】
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１全体の動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。なお、ホスト５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリでの動作結果を判断することも可能である。
【００２４】
アドレスバッファ９は、セット／リセット動作及び読み出し動作において、ホスト５からアドレス信号を受信する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。アドレス信号は、アドレスバッファ９を経由して、第一及び第二制御回路３，４に入力される。
【００２５】
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
【００２６】
（２）  メモリセルアレイ  
次に、上記クロスポイント型メモリセルアレイ２の構成について、図２を用いて説明する。図２は、クロスポイント型メモリセルアレイ２の斜視図である。
【００２７】
図示するようにクロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
【００２８】
同図では、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４を含む場合を示しているが、スタックされるメモリセルアレイの数は、これに限らない。
【００２９】
メモリセルアレイＭ１は、第一及び第二方向にアレイ状に配置された複数のセルユニットＣＵ１（メモリセル）から構成される。
【００３０】
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
【００３１】
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続される可変抵抗素子と整流素子（電流制限素子）とから構成される。
【００３２】
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
【００３３】
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第二方向に延びる。
【００３４】
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第一方向に延びる。
【００３５】
これら導電線は、ワード線又はビット線として機能する。
【００３６】
最も下の第一番目のメモリセルアレイＭ１は、第一番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００３７】
メモリセルアレイＭ２は、第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００３８】
メモリセルアレイＭ３は、第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００３９】
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００４０】
（３）  第一及び第二制御回路のレイアウト  
次に、上記第一及び第二制御回路３、４について説明する。図３は、メモリセルアレイ並びに第一及び第二制御回路のブロック図であり、これらのレイアウトの一例を示している。
【００４１】
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓ（ｓ＝１〜４のいずれか）は、図３に示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、その他端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
【００４２】
図示しないメモリセルアレイＭｓ＋１は、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
【００４３】
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の一端には、スイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１はそれぞれ、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御されるＮチャネルＦＥＴ(field effect transistor)である。
【００４４】
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２はそれぞれ、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御されるＮチャネルＦＥＴである。
【００４５】
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。  
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
【００４６】
一つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。従って、二つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。
【００４７】
次に、図４および図５を用いて、本実施形態に係るメモリセル構造（セルユニット）の構成例について説明する。図４は、第１の実施形態に係るメモリセル構造を概略的に示した斜視図であり、図５は、第１の実施形態に係るメモリセル構造を概略的に示した断面図である。図４及び図５では一例として、メモリセルアレイＭ２に含まれる１つのセルユニットＣＵ２を示している。
【００４８】
図４、および図５に示すように、例えばビット線Ｌ２（ｉ）とワード線Ｌ３（ｊ）との間には、記憶層（抵抗変化層）として働く可変抵抗素子（メモリ素子）２４とダイオード（整流素子）２２とが積層されたメモリセル構造が形成されている。より具体的には、メモリセル構造はPillar形状であり、ビット線Ｌ２（ｉ）上に形成されたバリアメタル層（接着層）２１と、バリアメタル層２１上に形成されたダイオード（非オーミック素子）２２と、ダイオード２２上に形成された下部電極２３と、下部電極２３上に形成された可変抵抗素子２４と、可変抵抗素子２４およびワード線Ｌ３（ｊ）間に形成された上部電極（バッファ層）２５とを備えている。
【００４９】
ビット線Ｌ２（ｉ）、ワード線Ｌ３（ｊ）の材料としては、熱に強く、且つ抵抗の低い材料を主に用いる。具体的な配線材料としては、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等がある。
【００５０】
バリアメタル層２１は、例えば、Ｔｉ、ＴｉＮ等で形成されている。
【００５１】
ダイオード２２は、非線形な電流電圧特性を有し、例えばＰＩＮダイオードで形成されている。しかし、ＰＩＮダイオードに限らず、ＰＮ接合ダイオード、ショットキーダイオード等の各種ダイオード、metal-insulator-metal（ＭＩＭ）構造及びsilicon-insulator-silicon（ＳＩＳ）構造等を用いることも可能である。
【００５２】
下部電極２３および上部電極２５は、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等で形成されている。
【００５３】
可変抵抗素子２４は、例えば、ハフニア、ジルコニア、ニッケルオキサイド、マンガンオキサイド、チタニア、タンタルオキサイド等の遷移金属酸化物、或いはこれに適当な添加物をドープした金属酸化物で形成されている。
【００５４】
なお、可変抵抗素子２４およびダイオード２２の位置を入れ替えてもかまわない。
【００５５】
（４）  第二制御回路４の詳細について  
図６を用いて、実施形態に係る第二制御回路４に含まれる抵抗変化検出回路１００について詳細に説明する。図６（ａ）は、実施形態に係る抵抗変化検出回路１００の基本的な構成を模式的に示した回路図であり、図６（ｂ）は、実施形態に係るＶＩＲＥＦ＿ＲＥＳＥＴバイアス発生回路及びＶＤＭＹバイアス発生回路の基本的な構成を模式的に示した回路図である。ＶＩＲＥＦ＿ＲＥＳＥＴバイアス発生回路及びＶＤＭＹバイアス発生回路は、第二制御回路４内部に含まれても良いし、第二制御回路４外部で且つメモリ１内部に配置されても良い。
【００５６】
図６（ａ）に示すように、抵抗変化検出回路１００は、メモリセルアレイ２に接続されるドライバ３０と、ドライバ３０に接続される検出部３１と、ドライバ３０に接続されるダミー電流部（電流供給部）３２とを備えている。
【００５７】
ここではメモリセルアレイ２として、簡単の為、選択ビット線ＢＬｍ（ｍは整数）、および選択ワード線ＷＬｎ（ｎは整数）と、それらの交点にあるメモリセルを構成するダイオード２２、および可変抵抗素子２４と、Ｎ型ＭＯＳＦＥＴであるトランジスタＭＮｍとを図示している。
【００５８】
トランジスタＭＮｍのゲート端子には電圧ノードが接続され、信号ＢＬＳＥＬｍが印加されている。また、トランジスタＭＮｍのソース端子はビット線ＢＬｍに接続され、ドレイン端子はドライバ３０に接続される。信号ＢＬＳＥＬｍは、ビット線選択信号であり、外部から入力されるアドレスに応じて、ドライバ３０からの電圧ＶＲＥＳＥＴをビット線ＢＬｍに流すことができる高い電圧ＶＨＨとなる。
【００５９】
なお、ＲＥＳＥＴ動作開始時、全ワード線は選択ビット線との間で電流が流れないようなビット線電圧よりも高い電圧に設定される。また、全ワード線は、ビット線電圧から、リークが許容できる範囲で電圧を低下させることもできる。選択ビット線ＢＬｍが電圧ＶＲＥＳＥＴになった時点で、選択ワード線ＷＬｎが０Ｖに設定され、選択されたメモリセルにセル電流ｉｃｅｌｌが流れる。
【００６０】
次に、ドライバ３０は、オペアンプ３０ａ、Ｐ型ＭＯＳＦＥＴであるトランジスタＭＰ０〜ＭＰ４を具備している。
【００６１】
オペアンプ３０ａは、非反転入力（＋）にトランジスタＭＰ２のソース端子から印加される電圧が入力され、反転入力（−）に電圧ＶＣＬＡＭＰが入力される構成になっている。電圧ＶＣＬＡＭＰは、ビット線のクランプ電圧であり、ある特定の電圧ＶＲＥＳＥＴに設定される。電圧ＶＲＥＳＥＴは、選択された低抵抗状態のメモリセルにＲＥＳＥＴ電流を流すことができる十分な電圧であるとする。電圧ＶＣＬＡＭＰが電圧ＶＲＥＳＥＴに設定されると、オペアンプ３０ａの出力端子からトランジスタＭＰ０のゲート端子に、ビット線ＢＬｍの電圧が電圧ＶＲＥＳＥＴに等しくなるような電圧が出力される。
【００６２】
トランジスタＭＰ０のゲート端子にはオペアンプ３０ａの出力端子が接続され、ドレイン端子には電圧ＶＨＨが印加されるノードＮ１が接続される。また、トランジスタＭＰ１のゲート端子にはオペアンプ３０ａの出力端子が接続され、ドレイン端子には電圧ＶＨＨが印加されるノードＮ１が接続される。
【００６３】
トランジスタＭＰ２のドレイン端子はトランジスタＭＰ０のソース端子に接続され、ソース端子はトランジスタＭＮｍのドレイン端子及びオペアンプ３０ａに接続される。また、トランジスタＭＰ２のゲート端子にはトランジスタＭＰ２のソース端子が接続される。トランジスタＭＰ３のドレイン端子はトランジスタＭＰ１のソース端子に接続され、ソース端子は、検出部３１に接続されている。また、トランジスタＭＰ３のゲート端子にはトランジスタＭＰ２のソース端子が接続される。トランジスタＭＰ２及びトランジスタＭＰ３はカレントミラーを構成している。
【００６４】
次に、検出部３１は、Ｎ型ＭＯＳＦＥＴであるトランジスタＭＮ１〜ＭＮ５、Ｐ型ＭＯＳＦＥＴであるトランジスタＭＰ４、ＭＰ５、及びＮＡＮＤゲートである演算器３１ａを具備している。
【００６５】
トランジスタＭＰ４、ＭＰ５のドレイン端子には電圧ＶＤＤが印加されるノードＮ２が接続される。トランジスタＭＰ５のソース端子はトランジスタＭＰ４、ＭＰ５のゲート端子に接続される。
【００６６】
トランジスタＭＮ１のドレイン端子はトランジスタＭＰ３のソース端子に接続され、ゲート端子はトランジスタＭＰ３のソース端子に接続される。トランジスタＭＮ２のドレイン端子はトランジスタＭＰ４のソース端子に接続され、ゲート端子はトランジスタＭＰ３のソース端子に接続される。トランジスタＭＮ１及びトランジスタＭＮ２はカレントミラーを構成している。
【００６７】
トランジスタＭＮ３のドレイン端子はトランジスタＭＰ５のソース端子に接続され、ソース端子はグランドに接続される。また、トランジスタＭＮ３のゲート端子には電圧ノードが接続され、電圧ＶＩＲＥＦ＿ＲＥＳＥＴが印加される。トランジスタＭＮ４のドレイン端子はトランジスタＭＮ１のソース端子に接続され、トランジスタＭＮ４のソース端子はグランドに接続される。また、トランジスタＭＮ４のゲート端子には電圧ノードが接続され、信号ＤＥＴ１が印加される。トランジスタＭＮ５のドレイン端子はトランジスタＭＮ２のソース端子に接続され、ソース端子はグランドに接続される。また、トランジスタＭＮ５のゲート端子には電圧ノードが接続され、信号ＤＥＴ１が印加される。
【００６８】
演算器３１ａは、トランジスタＭＮ２のドレインの電圧ＶＯＵＴと信号ＤＥＴ２とが入力され、これらの電圧のＡＮＤ演算を行う。そして演算結果に応じて、０Ｖ〜ＶＤＤの振幅を持つ信号ＤＥＴＥＣＴを出力する。なお、この電圧ＶＯＵＴは、セル電流ｉｃｅｌｌと参照電流ＩＲＥＦ＿ＲＥＳＥＴとの電流の大小の比較結果に相当する。
【００６９】
ＶＩＲＥＦ＿ＲＥＳＥＴバイアス発生回路は、図６（ｂ）に示すようにトランジスタＭＮ８及び電流源を備える。トランジスタＭＮ８は、そのドレイン端子が電流源に接続され、更にドレイン端子とゲート端子が共通接続され、ソース端子が接地される。電流源は、電流ＩＲＥＦ＿ＲＥＳＥＴを発生し、これをトランジスタＭＮ８のドレインに流す。そして、トランジスタＭＮ８のゲート電圧が、電圧ＶＩＲＥＦ＿ＲＥＳＥＴとして出力される。
【００７０】
上記の電圧ＶＩＲＥＦ＿ＲＥＳＥＴがトランジスタＭＮ３のゲートに印加されるので、上述したように、トランジスタＭＮ３も参照電流ＩＲＥＦ＿ＲＥＳＥＴを流す。これにより、トランジスタＭＮ２のドレイン端子にも参照電流ＩＲＥＦ＿ＲＥＳＥＴが流れる。ここで、セル電流ｉｃｅｌｌが参照電流ＩＲＥＦ＿ＲＥＳＥＴより大きい場合、電圧ＶＯＵＴは低下し、セル電流ｉｃｅｌｌが参照電流ＩＲＥＦ＿ＲＥＳＥＴよりも小さい場合、電圧ＶＯＵＴは上昇する。
【００７１】
また、図６（ａ）に示すように、ダミー電流部３２は、Ｎ型ＭＯＳＦＥＴであるトランジスタＭＮ６及びトランジスタＭＮ７と、演算器３２ａとを具備している。
【００７２】
トランジスタＭＮ６のドレイン端子はトランジスタＭＰ２のソース端子に接続され、ゲート端子には電圧ノードが接続され、電圧ＶＤＭＹが印加される。トランジスタＭＮ７のドレイン端子はトランジスタＭＮ６のソース端子に接続され、ソース端子はグランドに接続される。また、トランジスタＭＮ６のゲート端子には電圧ノードが接続され、電圧ＤＥＴ１Ａが印加される。トランジスタＭＮ６およびトランジスタＭＮ１はカレントミラーを構成している。
【００７３】
演算器３２ａは、信号ＤＥＴ１と反転された信号ＤＥＴ２とが入力され、これらのＡＮＤ演算を行う。そして演算結果に応じて、０Ｖ〜ＶＤＤの振幅を持つ信号ＤＥＴ１Ａが出力する。
【００７４】
ＶＤＭＹバイアス発生回路は、図６（ｂ）に示すように、トランジスタＭＮ９及び電流源を備える。トランジスタＭＮ９は、そのドレイン端子が電流源に接続され、更にドレイン端子とゲート端子が共通接続され、ソース端子が接地される。電流源は、ダミー電流ｉｄｕｍｍｙを発生し、これをトランジスタＭＮ９のドレインに流す。そして、トランジスタＭＮ９のゲート電圧が、電圧ＶＤＭＹとして出力される。なお、ダミー電流ｉｄｕｍｍｙは、参照電流ＩＲＥＦ＿ＲＥＳＥＴよりも大きく、例えば参照電流ＩＲＥＦ＿ＲＥＳＥＴの定数倍で設定され、セル電流のダミーとして働く。
【００７５】
つまり、検出部３１は、セル電流ｉｃｅｌｌに応じた電流を受信するトランジスタＭＮ１と、トランジスタＭＮ１と共にカレントミラー回路を形成し、検出部３１の出力ノードに接続されるトランジスタＭＮ２とを含み、ダミー電流部３２がダミー電流ｉｄｕｍｍｙを供給する際には、トランジスタＭＮ１は、セル電流ｉｃｅｌｌの代わりにダミー電流ｉｄｕｍｍｙを受信する。また、ドライバ３０は、セル電流ｉｃｅｌｌをメモリセルＣＵｓに供給するトランジスタＭＰ２と、トランジスタＭＰ２と共にカレントミラー回路を形成して、セル電流ｉｃｅｌｌを供給するトランジスタＭＰ３とを含み、ダミー電流部３２は、ダミー電流ｉｄｕｍｍｙを供給するトランジスタＭＰ０を含み、検出部３１のトランジスタＭＮ１は、セル電流ｉｃｅｌｌを受信し、ダミー電流部３２のトランジスタＭＰ０がオン状態とされた際には、トランジスタＭＰ３には、ダミー電流ｉｄｕｍｍｙが流される。
【００７６】
（５）  動作  
次に、図３を用いて、上述の抵抗変化メモリの動作について説明する。
【００７７】
（５−１）動作の概要について  
まず、可変抵抗素子２４のデータ読み出し動作について概略的に説明する。データ読み出し動作は、例えば読み出し電圧（Ｖｒｅａｄ）パルスを選択された可変抵抗素子２４に印加し、その可変抵抗素子２４の抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子２４を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。
【００７８】
これは例えば、読み出し電圧を、ビット線ＢＬから選択メモリセルに印加し、センスアンプによりそのときの電流値を測定することにより行う。
【００７９】
次に、可変抵抗素子２４のデータ書き込み動作について概略的に説明する。
【００８０】
高抵抗状態（ＨＲＳ：High Resistance State）の可変抵抗素子２４にセット電圧（Ｖｓｅｔ）パルスを印加することで、可変抵抗素子２４を低抵抗状態（ＬＲＳ：Low Resistance State）に遷移させることができる。このように、可変抵抗素子２４の抵抗を高抵抗状態から低抵抗状態に遷移させることを、セット（ＳＥＴ）と呼ぶ。
【００８１】
また、低抵抗状態の可変抵抗素子２４にリセット電圧（Ｖｒｅｓｅｔ）パルスを印加することで、可変抵抗素子２４を書き込み状態である高抵抗状態に遷移させることができる。このように、可変抵抗素子２４の抵抗を低抵抗状態から高抵抗状態に遷移させることを、リセット（ＲＥＳＥＴ）と呼ぶ。
【００８２】
なお、本実施形態では、可変抵抗素子２４の抵抗が低抵抗状態である場合を“1”書き込み状態、高抵抗状態である場合を“0”書き込み状態として２値でデータを記録する。また、低抵抗状態の可変抵抗素子２４の抵抗をＲｏｎ、高抵抗状態の可変抵抗素子２４の抵抗をＲｏｆｆとする。Ｒｏｆｆの大きさはＲｏｎの３倍以上である。また、ＲＥＳＥＴ時に、可変抵抗素子２４が低抵抗状態から高抵抗状態に変化すると、それに応じてビット線電流が減少する。また、“0”及び“1”を低抵抗状態と高抵抗状態のどちらに割り当てるかは任意である。
【００８３】
（５−２）動作の詳細について  
次に、図７を用いて、実施形態のＲＥＳＥＴ動作の詳細について、特に抵抗変化検出回路１００の動作に着目して、以下説明する。図７は、図６に示した抵抗変化検出回路１００における、信号ＢＬＳＥＬの電圧ｖ（ＢＬＳＥＬ）、ワード線ＷＬｎ及びビット線ＢＬｍの電圧ｖ（ＷＬｎ）、ｖ（ＢＬｍ）、セル電流ｉｃｅｌｌ、信号ＤＥＴ１、ＤＥＴ２、ＤＥＴ１Ａの電圧ｖ（ＤＥＴ１）、ｖ（ＤＥＴ２）、ｖ（ＤＥＴ１Ａ）、ダミー電流ｉｄｕｍｍｙ、出力電圧ＶＯＵＴ、及び信号ＤＥＴＥＣＴの電圧ｖ（ＤＥＴＥＣＴ）時間変化を示すタイミングチャートである。なお、横軸は時間経過を示している。
【００８４】
時刻ｔ１０までのスタンバイ時において、選択ワード線ＷＬｎおよび選択ビット線ＢＬｍは非選択の状態である。トランジスタＭＮ２のドレインに参照電流ＩＲＥＦ＿ＲＥＳＥＴが供給されるが、セル電流ｉｃｅｌｌが流れないため電圧ＶＯＵＴはＨレベルとなっている。また、トランジスタＭＮ６のゲート端子に電圧ＶＤＭＹが供給される。
【００８５】
時刻ｔ１０において第二制御回路４は、トランジスタＭＮｍのゲートの信号ＢＬＳＥＬがＨレベル（ＶＨＨ）にする。また第一制御回路３は、選択ワード線ＷＬｎの電圧ｖ（ＷＬｎ）をＨレベルにする。
【００８６】
時刻ｔ１１において第二制御回路４、より具体的にはドライバ３０は、選択ビット線ＢＬｍの電圧ｖ（ＢＬｍ）をＨレベルにする。ここで、ビット線がＶＲＥＳＥＴレベルに上がっていても選択ワード線ＷＬｎの電圧がＨレベルであるため、選択されたメモリセルに電流は流れない。また、同時に例えばステートマシーン８が、信号ＤＥＴ１をＬレベルからＨレベル（ＶＤＤ）に上げる。このため、トランジスタＭＮ４およびトランジスタＭＮ５はオンされる。この際、例えばステートマシーン８は信号ＤＥＴ２の電圧レベルをＬレベル（０Ｖ）としている。従って演算器３２ａの出力ＤＥＴ１ＡはＨレベル（ＶＤＤ）になる。このため、トランジスタＭＮ７はオンされ、トランジスタＭＮ６にダミー電流ｉｄｕｍｍｙが流れる。
【００８７】
ここで、トランジスタＭＮ１はトランジスタＭＮ６のカレントミラーとなるので、トランジスタＭＮ１にダミー電流ｉｄｕｍｍｙと同様の電流が流れる。また、トランジスタＭＮ１と共にカレントミラーを構成するトランジスタＭＮ２にも、ダミー電流ｉｄｕｍｍｙと同様の電流が流れる。
【００８８】
電圧ＶＯＵＴは、トランジスタＭＮ２のドレインにおける参照電流ＩＲＥＦ＿ＲＥＳＥＴ及びダミー電流ｉｄｕｍｍｙの大小により変動する。具体的には、ダミー電流ｉｄｕｍｍｙが参照電流ＩＲＥＦ＿ＲＥＳＥＴより大きい場合、トランジスタＭＮ２、ＭＮ５により、電圧ＶＯＵＴは低下する。他方、ダミー電流ｉｄｕｍｍｙが参照電流ＩＲＥＦ＿ＲＥＳＥＴよりも小さい場合、トランジスタＭＮ２のドレイン端子はトランジスタＭＰ４を介してＶＤＤに電気的に接続され、電圧ＶＯＵＴは上昇する。
【００８９】
本実施形態に係るＶＩＲＥＦ＿ＲＥＳＥＴバイアス発生回路及びＶＤＭＹバイアス発生回路によれば、ダミー電流ｉｄｕｍｍｙは、参照電流ＩＲＥＦ＿ＲＥＳＥＴより大きくなるように設定される。したがって時刻ｔ１１において、電圧ＶＯＵＴは低下する。しかし、時刻ｔ１２までは電圧ＶＯＵＴは安定しない。なお、ダミー電流ｉｄｕｍｍｙは、参照電流ＩＲＥＦ＿ＲＥＳＥＴの定数倍で設定され、ダミーのセル電流として働く。なお、ＤＥＴ１の立ち上がりから選択ワード線の立下りまでの時間は、電圧ＶＯＵＴの安定化に必要な時間だけ確保することが可能である。
【００９０】
時刻ｔ１２において、信号ＤＥＴ２をＬレベルからＨレベルに上げる。すると、演算器３２ａにおいて、信号ＤＥＴ１がＨレベルであり、信号ＤＥＴ２がＨレベル（ＶＤＤ）（反転されているので、Ｌレベル）となるので、出力される信号ＤＥＴ１ＡはＬレベル（０Ｖ）になる。これにより、トランジスタＭＮ７がオフ状態になり、ダミー電流ｉｄｕｍｍｙの供給が停止される。
【００９１】
そして、第一制御回路３が選択ワード線ＷＬｎの電圧をＬレベル（０Ｖ）にすることで、選択ワード線ＷＬｎが活性化され、選択されたメモリセルにセル電流ｉｃｅｌｌが流れ始める。この際、例えばステートマシーン８は、トランジスタＭＰ２に流れるセル電流ｉｃｅｌｌに等しい電流を、トランジスタＭＰ３、トランジスタＭＮ１、トランジスタＭＮ２に流すために、信号ＤＥＴ１をＬレベル（０Ｖ）からＨレベル（ＶＤＤ）にする。この際、トランジスタＭＮ２にミラーされたセル電流ｉｃｅｌｌが流れ、参照電流ＩＲＥＦ＿ＲＥＳＥＴより大きくなるため、電圧ＶＯＵＴは低下する。
【００９２】
この際、トランジスタＭＮ２に、セル電流ｉｃｅｌｌよりも前に、予めダミー電流ｉｄｕｍｍｙを流しているので、電圧ＶＯＵＴは殆ど安定している。このため、選択ワード線ＷＬｎが活性化され、セル電流ｉｃｅｌｌが流れ始めた直後から演算器３１ａにおいて、セル電流ｉｃｅｌｌの抵抗値の変化（電圧ＶＯＵＴの変化）を検知することができる。
【００９３】
時刻ｔ１３において、選択されたメモリセルの抵抗値が低抵抗状態から高抵抗状態に変化し、セル電流ｉｃｅｌｌが変化する。ここで、セル電流ｉｃｅｌｌが参照電流ＩＲＥＦ＿ＲＥＳＥＴより小さくなったため、電圧ＶＯＵＴがＬレベルからＨレベルになる。
【００９４】
時刻ｔ１４において、信号ＤＥＴ２と電圧ＶＯＵＴが互いにＨレベルになるので、演算器３１ａによって、信号ＤＥＴＥＣＴがＨレベルとして出力される。このため、図示していない回路により、選択ビット線ＢＬｍの電圧が０Ｖに下がり、選択されたメモリセルに電圧がかからない。
【００９５】
（６）  本実施形態に係る効果  
上記のように、本実施形態に係る構成であると、選択されたメモリセルの抵抗状態が変化した後もメモリセルに電圧が印加されることを抑制する効果が得られる。この点につき、以下詳細に説明する。
【００９６】
上述した実施形態によれば、不揮発性半導体記憶装置は、可変抵抗素子２４と非線形な電流電圧特性を有する電流制限素子（ダイオード）２２とを含むメモリセルＣＵｓをマトリクス状に配置したメモリセルアレイ２と、メモリセルＣＵｓにセル電流ｉｃｅｌｌを流して、可変抵抗素子２４の抵抗値を変化させるドライバ３０と、電流の大きさに基づいてメモリセルＣＵｓの抵抗値の変化を検知する検出部３１と、検出部３１に、セル電流ｉｃｅｌｌの代わりに、セル電流ｉｃｅｌｌと異なるダミー電流ｉｄｕｍｍｙを流すダミー電流部３２とを具備する。
【００９７】
また、検出部３１は、参照電流ＩＲＥＦ＿ＲＥＳＥＴとセル電流ｉｃｅｌｌとを比較して、セル電流ｉｃｅｌｌの大きさが参照電流ＩＲＥＦ＿ＲＥＳＥＴ以下になった場合、ドライバ３０に前記セル電流ｉｃｅｌｌを止めさせる。
【００９８】
本実施形態では、ドライバ３０に接続されたＮ型ＭＯＳＦＥＴであるトランジスタＭＮ６およびトランジスタＭＮ７の直列接続からなる電流パスと、ダミー電流ｉｄｕｍｍｙの値を決める電圧ＶＤＭＹが印加されるノードを含むＶＤＭＹバイアス発生回路と、ダミー電流ｉｄｕｍｍｙの流れるタイミングを制御する信号ＤＥＴ１Ａを出力する演算器（ロジックゲート）３２ａとを備えている。
【００９９】
以上の構成において、セル電流ｉｃｅｌｌを流す前に、選択されたメモリセルのＲＥＳＥＴを検知する為のリファレンス電流を用いたダミーのセル電流（ダミー電流）ｉｄｕｍｍｙが、トランジスタＭＮ２に供給される。つまり、ビット線にセル電流を流す前に、ダミー電流によって検出部３１を動作させ、予め電圧ＶＯＵＴの状態を安定させておく。
【０１００】
そして、ワード線を活性化させた後はダミー電流ｉｄｕｍｍｙを停止し、実際のセル電流ｉｃｅｌｌを選択されたメモリセルに流す。この時点で、検知部３１の出力ノードの電圧ＶＯＵＴは（Ｌレベルで）既に安定している。つまり、抵抗変化検出回路１００は、ワード線活性化直後から抵抗値を検知可能な状態にある。
【０１０１】
よって、セル電流が流れ始めてから１００ナノ秒から数１００ナノ秒を要していた電圧ＶＯＵＴ安定化の時間を大幅に短縮することが可能となる。これにより、選択されたメモリセルの状態が低抵抗状態から高抵抗状態に変化する時間（ＲＥＳＥＴ時間）が短い場合でも、選択されたメモリセルの抵抗状態の変化を早急に検知することができる。
【０１０２】
その結果、選択されたメモリセルの抵抗状態が変化した後もメモリセルに電圧が印加されることを抑制し、ディスターブにより選択されたメモリセルの状態が、再び高抵抗状態から低抵抗状態に変化してしまうことを防止することができる。
【０１０３】
以上の効果を、第二制御回路４の比較例を用いて、より具体的に説明する。図８（ａ）は、比較例に係る抵抗変化検出回路２００の基本的な構成を模式的に示した回路図であり、図８（ｂ）は、比較例に係るＶＩＲＥＦ＿ＲＥＳＥＴバイアス発生回路の基本的な構成を模式的に示した回路図である。
【０１０４】
図８（ａ）に示すように、抵抗変化検出回路２００は、メモリセルアレイ２に接続されるドライバ３０と、ドライバ３０に接続される検出部３１とを備えている。すなわち、抵抗変化検出回路２００は、上記図７（ａ）に示す構成においてダミー電流部３２を排した構成を有する。その他の構成及び基本的な動作は、上述で説明したものと同様であるので、詳細な説明は割愛する。
【０１０５】
次に、図９を用いて、比較例のＲＥＳＥＴ動作について概略的に説明する。図９は、図８に示した抵抗変化検出回路２００のタイミングチャートである。なお、横軸は時間経過を示している。
【０１０６】
時刻ｔ２０までのスタンバイ時において、選択ワード線ＷＬｎおよび選択ビット線ＢＬｍは非選択の状態である。トランジスタＭＮ２のドレインに参照電流ＩＲＥＦ＿ＲＥＳＥＴが供給されるが、セル電流ｉｃｅｌｌが流れないため電圧ＶＯＵＴはＨレベルとなっている。
【０１０７】
時刻ｔ２０において、トランジスタＭＮｍのゲートの信号ＢＬＳＥＬがＨレベルにされ、選択ワード線ＷＬｎの電圧がＨレベルにされる。
【０１０８】
時刻ｔ２１において、選択ビット線ＢＬｍの電圧をＨレベルにする。ここで、選択ワード線ＷＬｎの電圧がＨレベルなため、選択されたメモリセルに電流は流れない。
【０１０９】
時刻ｔ２２において、選択ワード線ＷＬｎの電圧をＬレベル（０Ｖ）にすることで、選択されたメモリセルにセル電流ｉｃｅｌｌが流れ始める。この際、トランジスタＭＰ２に流れるセル電流ｉｃｅｌｌに等しい電流を、トランジスタＭＰ３、トランジスタＭＮ１、トランジスタＭＮ２に流すために、信号ＤＥＴ１をＬレベル（０Ｖ）からＨレベル（ＶＤＤ）にする。この際、トランジスタＭＮ２にミラーされたセル電流ｉｃｅｌｌが流れ、参照電流ＩＲＥＦ＿ＲＥＳＥＴより大きくなるため、電圧ＶＯＵＴは低下する。しかし、時刻ｔ２３までは電圧ＶＯＵＴは安定しない。このため、選択ワード線ＷＬｎが活性化され、セル電流ｉｃｅｌｌが流れ始めた直後は、抵抗変化検出回路２００の状態が安定するのを待つ必要がある。
【０１１０】
時刻ｔ２３において、電圧ＶＯＵＴがＬレベルに安定したと同時に、信号ＤＥＴ２をＬレベルからＨレベルにする。
【０１１１】
時刻ｔ２４において、選択されたメモリセルの抵抗値が低抵抗状態から高抵抗状態に変化し、セル電流ｉｃｅｌｌが変化する。ここで、セル電流ｉｃｅｌｌが参照電流ＩＲＥＦ＿ＲＥＳＥＴより小さくなる。
【０１１２】
時刻ｔ２５において、トランジスタＭＮ２に流れるセル電流ｉｃｅｌｌのミラー電流が参照電流ＩＲＥＦ＿ＲＥＳＥＴより小さくなったため、電圧ＶＯＵＴがＬレベルからＨレベルになる。信号ＤＥＴ２と電圧ＶＯＵＴが互いにＨレベルになるので、演算器３１ａによって、信号ＤＥＴＥＣＴがＨレベルとして出力される。このため、時刻ｔ２６において、図示していない回路により、選択ビット線ＢＬｍの電圧が０Ｖに下がり、選択されたメモリセルに電圧がかからない。
【０１１３】
上記の比較例の抵抗変化検出回路２００によれば、次の問題が生じるおそれがある。すなわち、正確にセル電流ｉｃｅｌｌを検出するためには、電圧ＶＯＵＴが安定するまで所定の時間だけ信号ＤＥＴ２をＬレベルからＨレベルに上げることを待たなければならない。また、この電圧ＶＯＵＴの安定化時間は、リセット電流、ビット電圧にもよるが、百ナノ秒から数百ナノ秒程度必要である。そのため、その間、セル電流が流れ続けることになる。メモリセルに用いられる可変抵抗素子２４の必要とするリセット時間は、材料、ならびに低抵抗状態に遷移したときのセット動作の条件等によって変化する。
【０１１４】
上述した比較例では、選択されたメモリセルは、電圧ＶＯＵＴが安定化した後に低抵抗状態から高抵抗状態に変化している。しかし、このリセット時間が５０ナノ秒以下となる場合も確認されている。つまり、電圧ＶＯＵＴの安定化時間が経過する前に、選択されたメモリセルの状態が低抵抗状態から高抵抗状態に変化することがある。これをＲＥＳＥＴ後ＳＥＴディスターブとよび、メモリセルにＲＥＳＥＴ電流を流した際に低抵抗状態から高抵抗状態に変化した後もメモリセルに電圧が印加され続けることによって引き起こされるものである。このように、電圧ＶＯＵＴが安定するまで選択されたメモリセルに電圧がかかり続けると、ディスターブにより選択されたメモリセルの状態が再び高抵抗状態から低抵抗状態に変化してしまう可能性がある。このように、安定したＲＥＳＥＴ動作を行うことが困難である。
【０１１５】
しかしながら、本実施形態に係る構成であると、上記比較例の有する問題を解消し、データの読み出し・書き込み動作を高速化出来る。
【０１１６】
なお、上述した実施形態では唯一の実施形態ではなく、種々の変形が可能である。例えば上記実施形態では、図６を用いて抵抗変化検出回路の一例を説明したが、検出部３１内にセル電流ｉｃｅｌｌを流す前に、検出部３１内にダミー電流ｉｄｕｍｍｙを流し、セル電流ｉｃｅｌｌの変化を検出する際に利用される電圧ＶＯＵＴを安定化させる構造であれば、どのような構造でも良い。
【０１１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１８】
１…抵抗変化メモリ、  ２…メモリセルアレイ、  ３…第一制御回路
４…第二制御回路、  ５…コントローラ、  ６…コマンド・インターフェイス回路
７…データ入出力バッファ、  ８…ステートマシーン、  ９…アドレスバッファ
１０…パルスジェネレータ、  １１…半導体基板、  ２１…バリアメタル層
２２…ダイオード、  ２３…下部電極、  ２４…可変抵抗素子、  ２５…上部電極
３０…ドライバ、  ３０ａ…オペアンプ、  ３１…検出部、  ３１ａ…演算器
３２…ダミー電流部、  ３２ａ…演算器
【図１】
0005209013.tif 000002
【図２】
0005209013.tif 000003
【図３】
0005209013.tif 000004
【図４】
0005209013.tif 000005
【図５】
0005209013.tif 000006
【図６】
0005209013.tif 000007
【図７】
0005209013.tif 000008
【図８】
0005209013.tif 000009
【図９】
0005209013.tif 000010