(57)【特許請求の範囲】
【請求項１】
基板内に第１方向及び第２方向にそれぞれ延びる行及び列に配列される光電変換素子のアレイと、
第１接合分離領域それぞれは共通行内で互いに隣接する光電変換素子の側部を分離し、第２接合分離領域それぞれは共通列内で互いに隣接する光電変換素子の側部を分離する前記基板内に位置する複数の第１接合分離領域及び第２接合分離領域と、
絶縁分離領域それぞれは互いに隣接する光電変換素子のコーナー部を分離する前記基板内に備わる複数の絶縁分離領域と、を備えることを特徴とするイメージセンサー。
【請求項２】
前記光電変換素子は第１方向に第１ピッチを持ち、第２方向に第２ピッチを持つが、前記第１ピッチは、共通行内の前記光電変換素子で実質的に同一であり、前記第２ピッチは、共通列内の前記光電変換素子で実質的に同一であることを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記光電変換素子上に形成されたマイクロレンズのアレイをさらに備えるが、前記マイクロレンズは行及び列に配列され、前記マイクロレンズそれぞれは、対応する光電変換素子に整列された焦点を持ち、前記マイクロレンズの焦点は、第１方向に第１ピッチを持つように配列され、第２方向に第２ピッチを持つように配列され、前記第１ピッチ及び前記第２ピッチは、前記光電変換素子の第１ピッチと実質的に同一であることを特徴とする請求項１または２に記載のイメージセンサー。
【請求項４】
前記光電変換素子は、前記基板内に形成された光電活性領域を備えることを特徴とする請求項１から３のいずれか一項に記載のイメージセンサー。
【請求項５】
前記基板はエピタキシャル層を備え、前記光電変換素子は前記エピタキシャル層内に形成された光電活性領域を備えることを特徴とする請求項１から４のいずれか一項に記載のイメージセンサー。
【請求項６】
前記第１方向及び前記第２方向は、互いに垂直となる水平方向と垂直方向とを含むことを特徴とする請求項１から５のいずれか一項に記載のイメージセンサー。
【請求項７】
行及び列のうち少なくとも一つの内に互いに隣接する少なくとも二つの光電変換素子は、共通光電活性領域を共有することを特徴とする請求項１から６のいずれか一項に記載のイメージセンサー。
【請求項８】
前記隣接する光電変換素子それぞれは光電活性領域を備えるが、前記光電活性領域は、その上下左右部分に位置する接合分離領域及びそのコーナー部で前記接合分離領域の間に位置する絶縁分離領域により分離され、前記絶縁分離領域のうち一つは二つの絶縁分離領域セグメントに分割されて、前記絶縁分離領域セグメントの間を通じて前記光電活性領域は隣接する他の光電素子に連結され、前記絶縁分離領域セグメントのうち一つは第１接合分離領域に隣接し、前記絶縁分離領域セグメントのうち残りの一つは第２接合分離領域に隣接し、前記共通光電活性領域の連結部分は、前記絶縁分離領域セグメントの間に延びることを特徴とする請求項７に記載のイメージセンサー。
【請求項９】
前記活性領域上に少なくとも二つの伝送素子をさらに備えるが、前記伝送素子は、少なくとも二つの隣接する前記光電変換素子の共通活性領域を第１及び第２光電変換素子の第１及び第２光電活性領域に分割することを特徴とする請求項８に記載のイメージセンサー。
【請求項１０】
共通行または共通列内の互いに隣接する二つの光電変換素子それぞれは、対応する伝送素子を持ち、共通リセット素子、選択素子及びドライブ素子を共有することを特徴とする請求項１に記載のイメージセンサー。
【請求項１１】
前記絶縁分離領域のうち少なくとも一つは孤立活性領域部分を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する共通孤立活性領域に形成されることを特徴とする請求項１０に記載のイメージセンサー。
【請求項１２】
共通行または共通列内の隣接する二つの光電変換素子それぞれは、対応する伝送素子及びリセット素子を備え、共通選択素子及びドライブ素子を共有することを特徴とする請求項１に記載のイメージセンサー。
【請求項１３】
前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する共通孤立活性領域に形成されることを特徴とする請求項１２に記載のイメージセンサー。
【請求項１４】
共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有することを特徴とする請求項１に記載のイメージセンサー。
【請求項１５】
前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する相異なる孤立活性領域に形成されることを特徴とする請求項１４に記載のイメージセンサー。
【請求項１６】
共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子及びリセット素子を備え、共通選択素子及びドライブ素子を共有することを特徴とする請求項１に記載のイメージセンサー。
【請求項１７】
前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のコーナー部に位置する相異なる孤立活性領域に形成されることを特徴とする請求項１６に記載のイメージセンサー。
【請求項１８】
共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有することを特徴とする請求項１に記載のイメージセンサー。
【請求項１９】
前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は共通の第１孤立活性領域に形成され、リセット素子は、第１孤立活性領域とは分離された第２孤立活性領域に形成され、前記第１及び第２孤立活性領域は、対応する光電変換素子のコーナー部に位置することを特徴とする請求項１８に記載のイメージセンサー。
【請求項２０】
隣接する二つの行または列内の隣接する４つの光電変換素子それぞれは対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有することを特徴とする請求項１に記載のイメージセンサー。
【請求項２１】
前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記リセット素子、選択素子及び前記ドライブ素子は、前記光電変換素子のコーナー部に位置する相異なる孤立活性領域に形成されることを特徴とする請求項２０に記載のイメージセンサー。
【請求項２２】
前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子、前記ドライブ素子及び前記リセット素子のうち２つは共通の第１孤立活性領域に形成され、前記選択素子、前記ドライブ素子及び前記リセット素子のうち残りの一つは、前記第１孤立活性領域とは分離された第２孤立活性領域に形成され、前記第１及び第２孤立活性領域は、対応する光電変換素子のコーナー部に位置することを特徴とする請求項２０に記載のイメージセンサー。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体イメージセンシング素子は、デジタルカメラ、カムコーダ、プリンタ、スキャナーなど多様な分野でイメージを記録する用途で広く使われている。これらの装置は、光学情報を獲得して前記光学情報を電気信号に変換するイメージセンサーを備える。前記電気信号は処理され、保存され、または操作されて獲得されたイメージを表示装置またはプリント物上に投影する。
【背景技術】
【０００２】
イメージセンサー素子の広く使われる一般的な二つのカテゴリーは、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）とＣＭＯＳイメージセンサー（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ；ＣＩＳ）である。ＣＣＤイメージセンサーは動作時に低いノイズと高い均一度を表すが、ＣＩＳ素子に比べて高い電力消耗と低い動作速度を表す。低い電力消耗と高い動作能力とは、イメージセンサーが集積デジタルカメラを備える無線ホンのような携帯電子装置に使われた時に重要な要素である。このような装置では、ＣＩＳ素子がＣＣＤ素子より好まれている。
【０００３】
ＣＩＳ素子は、２次元に配列された光電変換素子を備えるアクティブピクセルセンサーアレイ（ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ ａｒｒａｙ；ＡＰＳ ａｒｒａｙ）、前記ＡＰＳの読出信号のためのタイミング信号を発生させるタイミング発生器、読出するための画素を選択するための行ドライバー、選択された画素の出力信号に対して相関する二重サンプリング過程を行う相関二重サンプラー（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ；ＣＤＳ）、前記ＣＤＳ−較正信号を基準信号と比較する比較器、前記比較器により出力されたアナログ信号をデジタル信号に変換するアナログデジタルコンバータ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）、前記変換されたデジタル信号をデジタルイメージ信号に変換するデジタル信号処理装置（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ；ＤＳＰ）、及び前記出力素子から命令信号を受けて前記デジタルイメージ信号を前記出力素子に出力するインターフェースを備える。他の構成で、前記ＤＳＰ装置は、前記ＣＩＳユニットと統合されるか、前記ＣＩＳユニットから物理的に分離された装置上に提供されうる。
【０００４】
現在の高品質ＣＩＳ素子において、前記ＡＰＳの各単位画素は、入射された信号のエネルギーを集めるための、フォトダイオードまたはフォトゲートのような、光電変換素子、及び技術形態による３つまたは４つの読出トランジスタを備える。４つのトランジスタを備えるＣＩＳ素子において、前記読出トランジスタは、伝送トランジスタ、選択トランジスタ、ドライブトランジスタ及びリセットトランジスタを備える。前記読出トランジスタは、前記光電変換素子が受けたエネルギーを管理して輸送し、それに対応するデータをイメージ処理用処理装置に提供する役割を行う。マイクロレンズのアレイが前記ＡＰＳピクセルアレイの上部に形成される。前記各マイクロレンズは、入射するエネルギーを対応する光電変換素子に集中させるために、前記アレイの一つのピクセルに対応して形成される。
【０００５】
イメージング素子の解像度上昇と共に半導体素子の集積が続くにつれて、素子フィルファクター（ｆｉｌｌ ｆａｃｔｏｒ）の重要度が向上しつつある。イメージング素子の前記フィルファクターは、１つのピクセル面積に対して光電変換素子が占める面積の比に比例する。光学信号の実質的光電変換に寄与する素子の使用可能な活性領域の大きさに比例し、信号の読出に寄与する使用可能な活性領域の大きさに反比例するフィルファクターは大きいことが望ましい。なぜなら、ＣＩＳ素子は、ユニットピクセル当たり３つまたは４つの読出素子を必要として、ＣＣＤ素子に比べて低いフィルファクターを持つためである。ＣＩＳ素子の解像度が、例えば、ユニット領域当たり１メガピクセルから５メガピクセルに増加するにつれて、ＣＩＳ素子のユニットピクセル領域は減少するしかない。しかし、各ピクセルに必要な前記３つまたは４つの読出素子に必要な領域の減少は制限される。なぜなら、素子サイズが小さくなるほどノイズは増加するために、読出素子のトランジスタのサイズの減少には限界があるためである。したがって、ＣＩＳ素子の解像度が上昇するにつれて、素子フィルファクターは大体減少する。
【０００６】
高解像度ＣＩＳ素子の相対的に低いフィルファクターを向上させるために、シェアド・タイプ（ｓｈａｒｅｄ−ｔｙｐｅ）のＣＩＳセンサーが開発されている。このようなシェアド・タイプ素子で、隣接する光電変換素子は一つ以上の読出素子を共有する。このようなシェアド・タイプは、素子フィルファクターを向上させるのに効果的であるが、前記素子上に形成されたマイクロレンズとこれに対応する光電変換素子との間の誤整列問題を引き起こす。これは、通常のシェアド・タイプＣＩＳセンサーが、前記共有された読出素子によって列方向、行方向または列方向と行方向の両方で互いに隣接する光電変換素子の間に相異なるピッチを持つためである。これと同時に、前記マイクロレンズは、列方向と行方向でいずれも一定のピッチで配列されることが一般的である。したがって、マイクロレンズアレイとピクセルアレイとの間に誤整列が発生し、イメージ品質を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、高いフィルファクターを持ち、かつ高い解像度のイメージデータを提供するイメージセンサーを提供するところにある。これは、シェアド・タイプ画素構成を持ち、行方向に一定のピッチで配列され、列方向に一定のピッチで配列された光電変換素子を備えるイメージセンサーを提供することにより達成できる。これにより、シェアド・タイプ素子の構成を利用して高いフィルファクターを達成しつつも、マイクロレンズの整列をなしうる。
【課題を解決するための手段】
【０００８】
一側面で、本発明はイメージセンサーを提供する。イメージセンサーは、基板内に第１方向及び第２方向にそれぞれ延びる行及び列に配列される光電変換素子のアレイを備える。前記基板内に複数の第１接合分離領域及び第２接合分離領域とが位置する。前記第１接合分離領域それぞれは共通行内で互いに隣接する光電変換素子の側部を分離し、前記第２接合分離領域それぞれは共通列内で互いに隣接する光電変換素子の側部を分離する。前記基板内に複数の絶縁分離領域が位置する。前記絶縁分離領域それぞれは互いに隣接する光電変換素子のコーナー部を分離する。
【０００９】
一実施形態で、前記光電変換素子は第１方向に第１ピッチを持ち、第２方向に第２ピッチを持つ。前記第１ピッチは、共通行内の前記光電変換素子で実質的に同一であり、前記第２ピッチは、共通列内の前記光電変換素子で実質的に同一である。
【００１０】
他の実施形態で、前記イメージセンサーは、前記光電変換素子上に形成されたマイクロレンズのアレイをさらに備えるが、前記マイクロレンズは行及び列に配列され、前記マイクロレンズそれぞれは、対応する光電変換素子に整列された焦点を持ち、前記マイクロレンズの焦点は、第１方向に第１ピッチを持つように配列され、第２方向に第２ピッチを持つように配列され、前記第１ピッチ及び前記第２ピッチは、前記光電変換素子の第１ピッチと実質的に同一である。
【００１１】
他の実施形態で、前記第１ピッチは、前記第２ピッチと同じである。
【００１２】
他の実施形態で、前記光電変換素子は、前記基板内に形成された光電活性領域を備える。
【００１３】
他の実施形態で、前記基板はエピタキシャル層を備え、前記光電変換素子は前記エピタキシャル層内に形成された光電活性領域を備える。
【００１４】
他の実施形態で、前記接合分離領域は、不純物でドーピングされた領域を備える。
【００１５】
他の実施形態で、前記絶縁分離領域は、前記基板内に提供された絶縁物質の部分を備える。
【００１６】
他の実施形態で、前記絶縁分離領域は、ＳＴＩ法またはＬＯＣＯＳ法を使用して形成される。
【００１７】
他の実施形態で、前記第１方向及び前記第２方向は、互いに垂直となる水平方向と垂直方向とを含む。
【００１８】
他の実施形態で、行及び列のうち少なくとも一つの内に互いに隣接する少なくとも二つの光電変換素子は、共通光電活性領域を共有する。
【００１９】
他の実施形態で、前記隣接する光電変換素子それぞれは光電活性領域を備える。前記光電活性領域は、その上下左右部分に位置する接合分離領域及びそのコーナー部で前記接合分離領域の間に位置する絶縁分離領域により分離される。前記絶縁分離領域のうち一つは二つの絶縁分離領域セグメントに分割されて、前記絶縁分離領域セグメントの間を通じて前記光電活性領域は隣接する他の光電素子に連結される。前記絶縁分離領域セグメントのうち一つは第１接合分離領域に隣接し、前記絶縁分離領域セグメントのうち残りの一つは第２接合分離領域に隣接する。前記共通光電活性領域の連結部分は、前記絶縁分離領域セグメントの間に延びる。
【００２０】
他の実施形態で、前記イメージセンサーは、前記活性領域上に少なくとも二つの伝送素子をさらに備える。前記伝送素子は、少なくとも二つの隣接する前記光電変換素子の共通活性領域を第１及び第２光電変換素子の第１及び第２光電活性領域に分割する。
【００２１】
他の実施形態で、共通行または共通列内の互いに隣接する二つの光電変換素子それぞれは、対応する伝送素子を持ち、共通リセット素子、選択素子及びドライブ素子を共有する。
【００２２】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域部分を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する。
【００２３】
他の実施形態で、共通行または共通列内の隣接する二つの光電変換素子それぞれは、対応する伝送素子及びリセット素子を備え、共通選択素子及びドライブ素子を共有する。
【００２４】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する共通孤立活性領域に形成される。
【００２５】
他の実施形態で、共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有する。
【００２６】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する相異なる孤立活性領域に形成される。
【００２７】
他の実施形態で、共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子及びリセット素子を備え、共通選択素子及びドライブ素子を共有する。
【００２８】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のコーナー部に位置する相異なる孤立活性領域に形成される。
【００２９】
他の実施形態で、共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有する。
【００３０】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は共通の第１孤立活性領域に形成され、リセット素子は、第１孤立活性領域とは分離された第２孤立活性領域に形成され、前記第１及び第２孤立活性領域は、対応する光電変換素子のコーナー部に位置する。
【００３１】
他の実施形態で、隣接する二つの行または列内の隣接する４つの光電変換素子それぞれは対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有する。
【００３２】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記リセット素子、選択素子及び前記ドライブ素子は、前記光電変換素子のコーナー部に位置する相異なる孤立活性領域に形成される。
【００３３】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子、前記ドライブ素子及び前記リセット素子のうち２つは共通の第１孤立活性領域に形成され、前記選択素子、前記ドライブ素子及び前記リセット素子のうち残りの一つは、前記第１孤立活性領域とは分離された第２孤立活性領域に形成され、前記第１及び第２孤立活性領域は、対応する光電変換素子のコーナー部に位置する。
【００３４】
他の実施形態で、前記隣接する４つの光電素子は、共通光電活性領域を共有する。
他の実施形態で、前記イメージセンサーは、前記光電変換素子上に形成されたマイクロレンズのアレイをさらに備える。前記マイクロレンズは行及び列に配列され、前記マイクロレンズそれぞれは対応する光電変換素子に整列された焦点を持つ。
【００３５】
他の側面で、本発明はイメージセンシングシステムを提供する。前記システムは、データバスに連結されて、イメージセンサーから出力されたイメージデータ信号を処理するプロセッサーを備える。前記データバスに、前記イメージセンサーから出力されたイメージデータ信号を保存して回収するメモリが連結される。前記データバスに、前記イメージデータ信号を発生させるイメージセンサーが連結される。前記イメージセンサーは、基板内に第１方向及び第２方向にそれぞれ延びる行及び列に配列される光電変換素子のアレイを備える。前記基板内に複数の第１接合分離領域及び第２接合分離領域が位置する。前記第１接合分離領域それぞれは、共通行内で互いに隣接する光電変換素子の側部を分離し、前記第２接合分離領域それぞれは、共通列内で互いに隣接する光電変換素子の側部を分離する。前記基板内に互いに隣接する光電変換素子のコーナー部を分離する複数の絶縁分離領域が位置する。前記光電変換素子のそれぞれは、前記光電変換素子に収集された光子エネルギーに対する反応で電気信号を生成し、前記イメージデータ信号は複数の光電変換素子の出力信号を備える。
【００３６】
一実施形態で、前記システムは、前記データバスに連結されて、媒体上にイメージデータ信号を保存するメディアドライブと、前記データバスに連結されて、前記イメージデータ信号の処理を制御するために制御信号が前記プロセッサーに入力される入力装置と、前記データバスに連結されて、前記イメージデータ信号を外部装置に伝送するデータポートのうち少なくとも一つをさらに備える。
【００３７】
他の実施形態で、前記光電変換素子は第１方向に第１ピッチを持ち、第２方向に第２ピッチを持つが、前記第１ピッチは、共通行内の前記光電変換素子で実質的に同一であり、前記第２ピッチは、共通列内の前記光電変換素子で実質的に同一である。
【００３８】
他の実施形態で、前記システムは、前記光電変換素子上に形成されたマイクロレンズのアレイをさらに備えるが、前記マイクロレンズは行及び列に配列され、前記マイクロレンズそれぞれは対応する光電変換素子に整列された焦点を持ち、前記マイクロレンズの焦点は、第１方向に第１ピッチを持つように配列され、第２方向に第２ピッチを持つように配列され、前記第１ピッチ及び前記第２ピッチは、前記光電変換素子の第１ピッチと実質的に同一である。
【００３９】
他の実施形態で、前記第１ピッチは、前記第２ピッチと同じである。
【００４０】
他の実施形態で、前記光電変換素子は、前記基板内に形成された光電活性領域を備える。
【００４１】
他の実施形態で、前記基板はエピタキシャル層を備え、前記光電変換素子は前記エピタキシャル層内に形成された光電活性領域を備える。
【００４２】
他の実施形態で、前記接合分離領域は、不純物でドーピングされた領域を備える。
【００４３】
他の実施形態で、前記絶縁分離領域は、前記基板内に提供された絶縁物質の部分を備える。
【００４４】
他の実施形態で、前記絶縁分離領域は、ＳＴＩ法またはＬＯＣＯＳ法を使用して形成される。
【００４５】
他の実施形態で、前記第１方向及び前記第２方向は、互いに垂直となる水平方向と垂直方向とを含む。
【００４６】
他の実施形態で、行及び列のうち少なくとも一つの内に互いに隣接する少なくとも二つの光電変換素子は、共通光電活性領域を共有する。
【００４７】
他の実施形態で、前記隣接する光電変換素子それぞれは光電活性領域を備えるが、前記光電活性領域は、その上下左右部分に位置する接合分離領域及びそのコーナー部で前記接合分離領域の間に位置する絶縁分離領域により分離され、前記絶縁分離領域のうち一つは二つの絶縁分離領域セグメントに分割されて、前記絶縁分離領域セグメントの間を通じて前記光電活性領域は隣接する他の光電素子に連結され、前記絶縁分離領域セグメントのうち一つは第１接合分離領域に隣接し、前記絶縁分離領域セグメントのうち残りの一つは第２接合分離領域に隣接し、前記共通光電活性領域の連結部分は、前記絶縁分離領域セグメントの間に延びる。
他の実施形態で、前記システムは、前記活性領域上に少なくとも二つの伝送素子をさらに備えるが、前記伝送素子は、前記少なくとも二つの隣接する光電変換素子の共通活性領域を第１及び第２光電変換素子の第１及び第２光電活性領域に分割する。
【００４８】
他の実施形態で、共通行または共通列内の互いに隣接する二つの光電変換素子それぞれは、対応する伝送素子を持ち、共通リセット素子、選択素子及びドライブ素子を共有する。
【００４９】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域部分を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する共通孤立活性領域に形成される。
【００５０】
他の実施形態で、共通行または共通列内の隣接する二つの光電変換素子それぞれは、対応する伝送素子及びリセット素子を備え、共通選択素子及びドライブ素子を共有する。
【００５１】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する共通孤立活性領域に形成される。
【００５２】
他の実施形態で、共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有する。
【００５３】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のうち一つのコーナー部に位置する相異なる孤立活性領域に形成される。
【００５４】
他の実施形態で、共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子及びリセット素子を備え、共通選択素子及びドライブ素子を共有する。
【００５５】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、前記光電変換素子のコーナー部に位置する相異なる孤立活性領域に形成される。
【００５６】
他の実施形態で、共通行または共通列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有する。
【００５７】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子及び前記ドライブ素子は、共通の第１孤立活性領域に形成され、リセット素子は、第１孤立活性領域とは分離された第２孤立活性領域に形成され、前記第１及び第２孤立活性領域は、対応する光電変換素子のコーナー部に位置する。
【００５８】
他の実施形態で、隣接する二つの行または列内の隣接する４つの光電変換素子それぞれは、対応する伝送素子を備え、共通リセット素子、選択素子及びドライブ素子を共有する。
【００５９】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記リセット素子、選択素子及び前記ドライブ素子は、前記光電変換素子のコーナー部に位置する相異なる孤立活性領域に形成される。
【００６０】
他の実施形態で、前記絶縁分離領域のうち少なくとも一つは孤立活性領域を取り囲み、前記選択素子、前記ドライブ素子及び前記リセット素子のうち二つは、共通の第１孤立活性領域に形成され、前記選択素子、前記ドライブ素子及び前記リセット素子のうち残りの一つは前記第１孤立活性領域とは分離された第２孤立活性領域に形成され、前記第１及び第２孤立活性領域は対応する光電変換素子のコーナー部に位置する。
【００６１】
他の実施形態で、前記隣接する４つの光電素子は共通光電活性領域を共有する。
【００６２】
他の実施形態で、前記光電変換素子上に形成されたマイクロレンズのアレイをさらに備えるが、前記マイクロレンズは行及び列に配列され、前記マイクロレンズそれぞれは対応する光電変換素子に整列された焦点を持つ。
【００６３】
他の側面で、本発明は、イメージセンサーの製造方法を提供する。前記製造方法は、基板内に第１方向及び第２方向にそれぞれ延びる行及び列に配列される光電変換素子のアレイを提供する工程と、前記基板内に複数の第１接合分離領域及び第２接合分離領域を提供するが、前記第１接合分離領域それぞれは、共通行内で互いに隣接する光電変換素子の側部を分離し、前記第２接合分離領域それぞれは、共通列内で互いに隣接する光電変換素子の側部を分離する工程と、前記基板内に複数の絶縁分離領域を提供するが、前記絶縁分離領域それぞれは、互いに隣接する光電変換素子のコーナー部を分離する工程と、を含む。
【００６４】
一実施形態で、前記光電変換素子は第１方向に第１ピッチを持ち、第２方向に第２ピッチを持つが、前記第１ピッチは、共通行内の前記光電変換素子で実質的に同一であり、前記第２ピッチは、共通列内の前記光電変換素子で実質的に同一である。
【００６５】
他の実施形態で、前記方法は、前記光電変換素子上にマイクロレンズのアレイを形成する工程をさらに含む。前記マイクロレンズは行及び列に配列され、前記マイクロレンズそれぞれは、対応する光電変換素子に整列された焦点を持ち、前記マイクロレンズの焦点は、第１方向に第１ピッチを持つように配列され、第２方向に第２ピッチを持つように配列され、前記第１ピッチ及び前記第２ピッチは、前記光電変換素子の第１ピッチと実質的に同一である。
【００６６】
他の実施形態で、前記第１ピッチは、前記第２ピッチと同じである。
他の側面で、本発明は、イメージセンサーの光電変換素子アレイを提供する。基板内に素子が提供される。光電変換素子それぞれは、交互に配置された基板内の接合分離領域と基板内の絶縁分離領域とを使用して、アレイの行方向及び列方向に隣接する光電変換素子と分離される。
【００６７】
一実施形態で、前記接合分離領域は、隣接する光電変換素子の側部を分離し、絶縁分離領域は、隣接する光電変換素子のコーナー部を分離する。
【００６８】
他の実施形態で、前記光電変換素子は行方向に第１ピッチを持ち、列方向に第２ピッチを持ち、前記第１ピッチは、前記アレイの共通行内の光電変換素子で実質的に同一であり、前記第２ピッチは、前記アレイの共通列内の光電変換素子で実質的に同一である。
【発明の効果】
【００６９】
このような方法で、実施形態はシェアド・タイプイメージング素子構造を提供することにより増大した素子フィルファクターを提供しつつ、行方向への一定のピッチ及び列方向への一定のピッチを維持する。したがって、光電変換素子上に提供されたマイクロレンズと前記光電変換素子間の整列が確保される。ＤＩＲ（Ｄｉｅｌｅｃｔｒｉｃ Ｉｓｏｌａｔｉｏｎ Ｒｅｓｉｏｎｓ）及びＪＩＲ（Ｊｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏｎ Ｒｅｓｉｏｎｓ）分離構造は隣接する光電変換素子を分離させるために提供される。ＤＩＲ及びＪＩＲ分離構造によって高いフィルファクターを達成でき、行及び列方向の両方で一定のピッチを提供できる。その結果、素子感度が向上し、クロストークが減少し、獲得されたイメージの解像度が向上する。
【発明を実施するための最良の形態】
【００７０】
本発明の望ましい実施形態を示した図面を参照して本発明をさらに詳細に説明する。本発明は、ここで記述される実施形態に限定されると解釈されてはならず、他の形態に具体化できる。明細書全体にわたって同じ参照番号は実質的に同じ構成要素を表す。
【００７１】
図１は本発明の一実施形態によるＣＩＳイメージセンサーを示すブロックダイヤグラムである。図１を参照すれば、ＣＩＳイメージセンサー１００は、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）１０、タイミング発生器２０、行デコーダ３０、行ドライバー４０、ＣＤＳ ５０、ＡＤＣ ６０、ラッチ部７０及び列デコーダ８０を備える。前記ＡＰＳ １０は、個別的にアドレス化された画素のアレイを備え、各画素は、光電変換素子、複数の読出素子を備える。前記読出素子は、伝送素子、選択素子、ドライブ素子及びリセット素子を備える。一実施形態で、前記光電変換素子は、フォトダイオードまたはフォトゲートを備える。他の実施形態で、前記読出素子はトランジスタを備える。
【００７２】
図２は、図１のＣＩＳイメージセンサーのＡＰＳアレイ回路を示す概略図である。図２を参照すれば、複数の単位画素Ｐ＿ｕｎｉｔ（ｉ，ｊ））が行方向及び列方向に２次元行列形態で配列される。前記各単位画素Ｐ＿ｕｎｉｔ（ｉ，ｊ）は、第１光電変換素子１１ａ、第２光電変換素子１１ｂ及び複数の読出素子を備える。前記読出素子は、第１伝送素子１５ａ及び第２伝送素子１５ｂ、共有された選択素子１９、ドライブ素子１７及びリセット素子１８を備える。このような構成で、互いに隣接する二つの光電変換素子それぞれは伝送素子を備え、互いに対応する二つの光電変換素子／伝送素子対は、共通の選択素子１９、ドライブ素子１７及びリセット素子１８を共有する。前記リセット素子１８は、電源Ｖｄｄとフローティング拡散領域ＦＤとの間に連結されて、前記フローティング拡散領域ＦＤをリセットする。前記フローティング拡散領域ＦＤは、両側伝送素子１５ａ、１５ｂの出力端に接続される。前記リセット素子１８は、リセット信号ＲＸ（ｉ）に反応して活性化され、前記伝送素子１５ａ、１５ｂは、第１伝送信号ＴＸ（ｉ）ａ及び第２伝送信号（ＴＸ（ｉ）ｂに反応して活性化される。前記選択素子１９及びドライブ素子１７は、電源Ｖｄｄと出力信号線Ｖｏｕｔ（ｊ）との間に直列に連結される。前記選択素子１９は、選択信号ＳＥＬ（ｉ）に反応して活性化され、前記ドライブ素子１７は、前記フローティング拡散領域ＦＤに保存された電荷に反応して前記出力信号線Ｖｏｕｔ（ｊ）をドライブする。前記伝送素子１５ａ、１５ｂは、交互に活性化されて蓄積された電荷を対応する光電変換素子１１ａ、１１ｂからフローティング拡散領域ＦＤに伝送し、結局出力信号線Ｖｏｕｔ（ｊ）に伝送する。このような過程で、シェアド・タイプＣＩＳイメージセンサーは、シェアド・タイプ素子構造を利用して高いフィルファクターを持つことができる。さらに、本発明の実施形態は、後述するようにマイクロレンズアレイと下部の光電変換素子との整列を確保することによって、素子イメージング正確度を向上させることができる。
【００７３】
図３Ａ及び図３Ｂは、図２のＡＰＳアレイ回路の一実施形態を示すレイアウトである。図３Ａは、ＡＰＳアレイ回路の画素の光電変換素子のレイアウトであり、隣接する画素を分離する分離領域を示す。図３Ｂは、前記画素に対する読出素子のゲートのレイアウトを追加的に示す。
【００７４】
本発明の例示的な実施形態による図３Ａ及び図３Ｂを参照すれば、マイクロレンズアレイと下部の光電変換素子との整列は、画素間の行方向ピッチＰ２を実質的に一定にし、画素間の列方向ピッチＰ１を実質的に一定に一つの素子構造により具現できる。例えば、前記行方向ピッチＰ２は、前記光電変換素子の有効中心点Ｐｃ間の行方向距離を表し、前記列方向ピッチＰ１は、前記光電変換素子の有効中心点Ｐｃ間の列方向距離を表す。各行及び列方向で一定のピッチＰ１、Ｐ２を維持することは、行及び列方向でレンズ間の対応する周期性を持つマイクロレンズアレイを提供することを可能にし、マイクロレンズアレイと下部の光電変換素子アレイとの正確な整列を可能にする。本発明の実施形態で行方向の一定のピッチＰ２及び列方向の一定のピッチＰ１が要求されるが、行方向のピッチＰ２は列方向のピッチＰ１と同一である必要はない。しかし、同じピッチＰ１＝Ｐ２は、垂直対水平イメージの対称が必要な場合では望ましい。
【００７５】
図３Ａ及び図３Ｂを参照すれば、二次元のＡＰＳ画素アレイが行及び列方向に配列される。各画素は光電変換素子を備える。行方向に隣接するフォトダイオードは電気的に分離される。行方向に隣接するフォトダイオードの中心は一定のピッチＰ２を持つ。列方向に隣接する光電変換素子１１ａ、１１ｂの対は、共通に連結された読出活性領域Ｃ−ＲｏＡを共有する。前記列方向に隣接するフォトダイオードの隣接する対は互いに電気的に分離される。列方向に隣接するフォトダイオードの中心は一定のピッチＰ１を持ち、隣接するフォトダイオードは共通で連結された読出活性領域Ｃ−ＲｏＡを共有し、隣接するフォトダイオードは互いに電気的に分離される。
【００７６】
図３Ａ及び図３Ｂの例示的な実施形態として、第１画素は、第１光電変換素子活性領域ＰＡ＿ｕ１を備え、前記第１画素に列方向に隣接した第２画素は、第２光電変換素子活性領域ＰＡ＿ｕ２を備える。前記第１光電変換素子ＰＡ＿ｕ１及び前記第２光電変換素子ＰＡ＿ｕ２は単位画素Ｐ＿ｕｎｉｔを含み、前記単位画素Ｐ＿ｕｎｉｔは、図２の単位画素Ｐ＿ｕｎｉｔ（ｉ，ｊ）に対応する。前記単位画素Ｐ＿ｕｎｉｔは、第１光電変換素子ＰＡ＿ｕ１、第２光電変換素子ＰＡ＿ｕ２、連結読出活性領域Ｃ＿ＲｏＡ及び孤立読出活性領域Ｉ＿ＲｏＡを備える。前記読出素子は、前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２に蓄積された電荷を読み取るのに使われ、連結読出活性領域Ｃ＿ＲｏＡ及び孤立読出活性領域Ｉ＿ＲｏＡに位置する。
【００７７】
共通単位画素Ｐ＿ｕｎｉｔの前記第１光電変換素子ＰＡ＿ｕ１及び第２光電変換素子ＰＡ＿ｕ２は、前記連結読出活性領域Ｃ＿ＲｏＡに連結される。前記連結読出活性領域Ｃ＿ＲｏＡには、前記第１伝送素子１５ａ及び第２伝送素子１５ｂの第１伝送素子活性領域ＴＡ１上の第１伝送ゲートＴＧ１及び第２伝送素子活性領域ＴＡ２上の第２伝送ゲートＴＧ２が、それぞれ前記第１光電変換素子ＰＡ＿ｕ１及び第２光電変換素子ＰＡ＿ｕ２と共通フローティング拡散領域ＦＤＡとの間の電荷フローを制御する。前記リセット素子１８の前記リセット素子活性領域ＲＡ上の共有されたリセットゲートＲＧは、電源Ｖｄｄと共通フローティング拡散領域ＦＤＡとの間の電荷フローを制御し、前記共通フローティング拡散領域ＦＤＡをリセットする。
【００７８】
孤立読出活性領域Ｉ−ＲｏＡには、共通単位画素Ｐ＿ｕｎｉｔに共有された選択素子１９及びドライブ素子１７が位置する。前記ドライブ素子１７は、ソースフォロアー素子と呼ばれることができる。前記選択素子１９の前記選択素子活性領域ＳＡ上の共有された選択ゲートＳＧ及び前記ドライブ素子１７のドライブ素子活性領域ＳＦＡ上の共有されたドライブゲートＳＦＧは、孤立読出活性領域Ｉ−ＲｏＡ上に位置する。
【００７９】
共通単位画素Ｐ＿ｕｎｉｔの前記第１光電変換素子ＰＡ＿ｕ１及び第２光電変換素子ＰＡ＿ｕ２は、２つの形態の分離領域、すなわち、絶縁分離領域ＤＩＲ及び接合分離領域ＪＩＲによって隣接した単位画素の光電変換素子から分離される。ＤＩＲ分離の例には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）とＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）がある。このようなＤＩＲ分離技術で、酸化物を含有する物質のような分離物質は、互いに隣接する素子の分離をはっきりとさせるために、所定深さに素子基板内に形成されたトレンチ内に提供されうる。ＪＩＲ分離で、基板の領域はＰまたはＮドーピング物質でドーピングされるが、隣接する素子の分離をはっきりとさせるために所定深さ及び強度でドーピングされる。例えば、ＪＩＲ分離領域では、ＣＩＳ光電変換素子が前記素子基板内に所定深さに形成されたｎ型フォトダイオードと、前記ｎ型フォトダイオード上に形成されたＰ型領域とを備える。互いに隣接する光電変換素子の隣接するｎ型フォトダイオードは、それらを互いに分離させる分離領域を必要とする。したがって、ボロンまたはＢＦ２のようなＰ型ドープ剤は、ｎ型フォトダイオードをカバーできる程度の十分な深さに注入されてＪＩＲ分離領域を形成できる。
【００８０】
ＤＩＲ分離は、第１伝送素子１５ａ及び第２伝送素子１５ｂ、共有されたリセット素子１８、選択素子１９及びドライブ素子１７を備える多様な読出素子のための効果的な分離手段であるという点で有効である。しかし、ＤＩＲ分離は、現在の工程技術を使用しては縮め難い幅を持つトレンチを形成することが要求される。これに加えて、ＤＩＲ分離構造のトレンチの界面には基板欠陥が存在する。前記基板欠陥は、熱エネルギーによる暗電流を誘発させる。したがって、ＤＩＲ分離構造を形成するためには、前記ＤＩＲ分離構造のトレンチを包む不純物ウェルであるバッファ領域を形成することが一般的である。これにより、トレンチの基板欠陥内に誘発された暗電流がＤＩＲ分離構造外に伝播されないようにすることができる。このようなバッファ領域は、図３Ａの参照番号Ｓで表示される。
【００８１】
このような理由で、ＪＩＲ分離は、隣接する光電変換素子を分離させるのに有効である。言い換えれば、ＪＩＲ分離の分離領域は、ＤＩＲ分離構造のトレンチの相対的な幅より相対的に狭い幅を持つように形成されうる。これに加えて、ＪＩＲ分離構造は基板欠陥のソースにならず、したがって、ＪＩＲ分離構造はＤＩＲ分離構造に比べて暗電流が少なく発生する。したがって、ＤＩＲ分離構造の側部に必要なバッファ領域ＳはＪＩＲ分離構造には必要なく、前記光電変換素子のための表面積が増大し、これにより、最終素子のフィルファクターが増大しうる。ＪＩＲ構造は、行方向に延び、例えば、図３ＢのＪＩＲ構造３５６ａ、３５６ｂ及び３５６ｇは、工程プロセスのデザインルールで定義される幅Ｗｃを持つ。これと類似して、ＪＩＲ構造は列方向に延び、例えば、ＪＩＲ構造３５６ｃ、３５６ｄ、３５６ｅ及び３５６ｆは、工程プロセスのデザインルールで定義される幅Ｗｌを持つ。一部の実施形態では、ＷｌはＷｃと同じであるが、これは選択事項であるだけで必須事項ではない。
【００８２】
図３Ａ及び図３Ｂを参照すれば、本実施形態の例示的な構造として、前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２は、基板の第１及び第２方向にそれぞれ延びた行及び列に配列される。
【００８３】
基板内に形成された複数の第１接合分離領域ＪＩＲ３５６ａ、３５６ｂ、３５６ｇは、それぞれ共通行内で隣接する光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ１の側部を分離させ、基板内に形成された複数の第２接合分離領域ＪＩＲ３５６ｃ、３５６ｄ、３５６ｅ、３５６ｆは、それぞれ共通列内で隣接する光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ１の側部を分離させる。例えば、アレイ構造が現れた図３Ｂを参照すれば、光電変換素子３５４は、列方向でその上側部で光電変換素子３５５ａと隣接し、その下側部で光電変換素子３５５ｄと隣接する。ＪＩＲ構造３５６ａは、光電変換素子３５４をその上側部で隣接する光電変換素子３５５ａと分離させ、ＪＩＲ構造３５６ｂは、光電変換素子３５４をその下側部で隣接する光電変換素子３５５ｄと分離させる。同じ光電変換素子３５４は、行方向にその左側部で光電変換素子３５５ｃと隣接し、その右側部で光電変換素子３５５ｂと隣接する。ＪＩＲ構造３５６ｃは、光電変換素子３５４をその左側部で隣接する光電変換素子３５５ｃと分離させ、ＪＩＲ構造３５６ｄは、光電変換素子３５４をその右側部で隣接する光電変換素子３５５ｂと分離させる。
【００８４】
複数の絶縁分離領域ＤＩＲが基板内に提供されて、前記隣接する光電変換素子のコーナー部を分離させる。例えば、アレイ構造が現れた図３Ｂを参照すれば、光電変換素子３５４は、その左側上部コーナーで光電変換素子３５５ｃ、３５５ｅ、３５５ａと隣接する。前記ＤＩＲ構造３５７ａは、前記光電変換素子３５４をその左側上部コーナーで隣接する光電変換素子３５５ｃ、３５５ｅ、３５５ａから分離させる。同様に、光電変換素子３５４は、その右側上部コーナーで光電変換素子３５５ａ、３５５ｆ、３５５ｂと隣接する。前記ＤＩＲ構造３５７ｂは、前記光電変換素子３５４をその右側上部コーナーで隣接する光電変換素子３５５ａ、３５５ｆ、３５５ｂから分離させる。また、光電変換素子３５４は、その右側下部コーナーで光電変換素子３５５ｂ、３５５ｈ、３５５ｄと隣接する。前記ＤＩＲ構造３５７ｄは、前記光電変換素子３５４をその右側下部コーナーで隣接する光電変換素子３５５ｂ、３５５ｈ、３５５ｄから分離させる。追加的に、光電変換素子３５４は、その左側下部コーナーで光電変換素子３５５ｃ、３５５ｇ、３５５ｄと隣接する。前記ＤＩＲ構造３５７ｃは、前記光電変換素子３５４をその左側下部コーナーで隣接する光電変換素子３５５ｃ、３５５ｇ、３５５ｄから分離させる。
【００８５】
このような実施形態で、前記ＪＩＲ構造３５６ａ、３５６ｃ、３５６ｂ、３５６ｄは、ＤＩＲ構造３５７ａ、３５７ｃ、３５７ｄ、３５７ｂの間で延びてこれらに隣接する。例えば、ＪＩＲ構造３５６ａはＤＩＲ構造３５７ａ、３５７ｂの間で延び、ＪＩＲ構造３５６ｃは、ＤＩＲ構造３５７ａ、３５７ｃの間で延びるなど、各光電変換素子３５４に対する連続的な分離構造を形成する。このように、前記ＪＩＲ構造３５６ａ、３５６ｃ、３５６ｂ、３５６ｄ及びＤＩＲ構造３５７ａ、３５７ｃ、３５７ｄ、３５７ｂは、互いに隣接して前記光電変換素子３５４を取り囲んで隣接する光電変換素子３５５ａないし３５５ｈから分離させる。前記ＪＩＲ構造３５６ａ、３５６ｃ、３５６ｂ、３５６ｄは、前記光電変換素子３５４の側部を行及び列方向に隣接する光電変換素子３５５ａ、３５５ｂ、３５５ｃ、３５５ｄから分離する。前記ＤＩＲ構造３５７ａ、３５７ｂ、３５７ｃ、３５７ｄは、前記光電変換素子３５４の左側上部、右側上部、左側下部、右側下部コーナー部を隣接する光電変換素子３５５ｅ、３５５ｆ、３５５ｇ、３５５ｈから分離し、前記ＤＩＲ構造の間で延びるＪＩＲ構造３５６ａ、３５６ｄ、３５６ｂ、３５６ｃと共に、前記光電変換素子３５４を隣接する光電変換素子３５５ａ、３５５ｂ、３５５ｃ、３５５ｄから部分的に分離する。前記光電変換素子３５５ｅ、３５５ｆ、３５５ｇ、３５５ｈは、アレイから前記素子３５４に対して対角線に位置し、前記光電変換素子３５５ａ、３５５ｂ、３５５ｃ、３５５ｄは、前記素子３５４の側部に位置する。
【００８６】
このような構造で分かるように、前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２は、第１方向、すなわち、行方向で第１ピッチＰ２を持ち、第２方向、すなわち、列方向で第２ピッチＰ１を持つ。前記第１ピッチＰ２は実質的に一定であるか、または共通行内の前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ１で実質的に同一である。前記第２ピッチＰ１は実質的に一定であるか、または共通列内の前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２で実質的に同一である。前記光電変換素子３５４、前記ＤＩＲ分離構造及び前記ＪＩＲ分離構造の形態は、前記第１ピッチＰ２を実質的に一定にし、また前記第２ピッチＰ１を実質的に一定にするために選択されうる。
【００８７】
前記ＤＩＲ分離構造のうち一部、例えば、ＤＩＲ構造３５７ｄは、前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２のコーナー領域に位置する。隣接する光電変換素子、例えば、光電変換素子３４４、３５５ｄの活性領域は連結されて共通のフローティング拡散領域ＦＤＡを共有する。ＤＩＲ構造のうち一部は、活性領域ＰＡ＿ｕ１、ＰＡ＿ｕ２を連結する光電変換素子にＩ連結部が位置する領域で、互いに離隔した第１セグメント３１０ａ及び第２セグメント３１０ｂを備える。このような連結部で、光電変換素子とＦＤ領域との間の電荷フローは、前記光電変換素子に関連した各伝送ゲートＴＧにより制御される。このような意味で、この領域で前記隣接する光電変換素子は、ＤＩＲ分離構造またはＪＩＲ分離構造により正確に分離されるものではない。前記ＤＩＲ構造３５７ｄの第１セグメント３１０ａは、列方向に隣接するＪＩＲ分離構造の間で延び、前記ＤＩＲ構造の第２セグメント３１０ｂは、行方向に隣接するＪＩＲ分離構造から延びて前記第１セグメント３１０ａと離隔される。
【００８８】
図４Ａ及び図４Ｂは、図２のＡＰＳアレイ回路の断面図であり、図３Ａの切断線４ａ−４ａ’及び図３Ｂの切断線４ｂ−４ｂ’に沿ってそれぞれ切り取られた図面であり、本発明の一実施形態によるイメージング素子を形成する方法を示す。
【００８９】
図４Ａを参照すれば、半導体基板１０１上にポテンシャルバリヤー層１０２が提供される。一実施形態で、前記基板１０１は、暗電流の影響を低減させるＰ型基板でありうる。前記ポテンシャルバリヤー層１０２は、前記基板１０１上にまたは内に形成された光電変換素子内に暗電流が注入されることを防止する役割を行う。ここで、“基板”は、バルク半導体基板、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板またはエピタキシャル層、例えば、バルク基板上に成長された単結晶層のようないろいろな基板形態のうち一つであるが、これに限定されるものではない。本実施形態で、前記基板１０１上にエピタキシャル層１０３が形成される。高い結晶純度はさらに効率的な光電変換を可能にするので、単結晶エピタキシャル層は、光電変換素子の活性領域の形成のために必要である。
【００９０】
ＳＴＩとＬＯＣＯＳ技術を含む通常の形成技術を使用して、前記基板上にＤＩＲ型の分離構造を形成する。その後、フォトレジスト層ＰＲが形成されてパターニングされて光電変換素子が形成される領域を覆い、ＤＩＲ及びＪＩＲ分離領域が形成される領域を露出させる。本実施形態で、前記フォトレジストパターンＰＲは、前記ＤＩＲ分離領域で発生しうる暗電流のフローを除去するために、前記ＤＩＲに隣接して幅Ｓを持つチャンネルストップ領域１０８を露出させるように形成される。
【００９１】
その後、前記エピタキシャル層１０３内に不純物をドーピングして、連結読出活性領域Ｃ−ＲｏＡ及び孤立読出活性領域Ｉ−ＲｏＡ内にそれぞれＰウェル領域１０６、１０７を形成する。これと同時に、前記Ｐウェル領域１０６、１０７は、前記ＤＩＲ分離構造を取り囲む幅Ｓのチャンネルストップ領域１０８を含むように形成される。また、前記エピタキシャル層内にフィールド領域１０４を形成してＪＩＲ分離構造を提供する。一実施形態で、前記不純物はＰ型ドープ剤を含むことができる。前記ドーピングは、二つ以上のドーピング工程を使用した高エネルギードーピング及び低エネルギードーピングを含む二つの工程で行われうる。
【００９２】
図４Ｂを参照すれば、伝送素子の伝送ゲートＴＧが形成されるエピタキシャル層１０３の表面上にチャンネル領域１１２が形成されうる。その後、伝送素子１５ａ、１５ｂの伝送ゲートＴＧ、リセット素子１８のリセットゲートＲＧ、選択素子１９の選択ゲートＳＧ及びドライブ素子１７のソースフォロアーゲートＳＦＧのゲートを、通常の製造工程を使用して形成してパターニングする。前記ゲートそれぞれはゲート酸化膜１３４及びゲート電極ＴＧ、ＲＧ、ＳＧ、ＳＦＧを備える。
【００９３】
その後、Ｎ型不純物とＰ型不純物とをフォトダイオード領域にドーピングして、光電変換素子ＰＡ−ｕ１、ＰＡ＿ｕ２のＮＰＤ及びＰＰＤ領域を形成する。前記ＮＰＤ領域は約１Ｅ１５ないし１Ｅ１８のドーピング濃度範囲で形成され、前記ＰＰＤ領域は、約１Ｅ１７ないし１Ｅ２０のドーピング濃度範囲で形成されうる。Ｐ型領域ＰＰＤは、前記フォトダイオード領域内の暗電流の影響を低減するためにエピタキシャル層１０３の表面に形成されることが望ましい。
【００９４】
通常の技術を使用して前記ゲートＴＧ、ＲＧ、ＳＧ、ＳＦＧの側壁に側壁スペーサ１３８を形成する。その後、適切な濃度でＮ型ドープ剤を注入して、フローティング拡散領域ＦＤとソース／ドレーン領域１１６とを形成する。
【００９５】
図５は、図２のＡＰＳアレイ回路の一実施形態を示すレイアウトであり、前記ピクセルアレイ上に形成されたマイクロレンズアレイの前記ピクセルに対する相対的な位置を示す。図６は、図５のＡＰＳアレイ回路の断面図であり、図５の切断線６−６’に沿って取られた断面図である。図５を参照すれば、ピクセルアレイ上部にマイクロレンズアレイ２００が形成される。前記マイクロレンズアレイ２００は、行方向に一定のピッチＰ２を持ち、列方向に一定のピッチＰ１を持つ。前記行方向のピッチＰ２と前記列方向のピッチＰ１とは、行方向に隣接するマイクロレンズ２００の焦点Ｆ−２００間の距離がピクセルアレイの隣接する光電変換素子間の行方向ピッチＰ２と同じに、列方向に隣接するマイクロレンズの焦点間の距離がピクセルアレイの隣接する光電変換素子間の列方向ピッチＰ１と同じく選択されうる。このように、アレイの各ピクセルは対応するマイクロレンズ２００を持ち、その焦点Ｆ−２００は、前記ピクセルの前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２の中心と実質的に整列される。
【００９６】
図６を参照すれば、図４の工程に後続して、複数の水平配線１４５、１５５及び垂直プラグ１４０、１５０を備える多層の層間絶縁膜１７０が提供される。前記水平配線１４５、１５５及び垂直プラグ１４０、１５０は、素子のいろいろな構成要素間の電気的連結を提供する。前記層間絶縁膜１７０内に遮光層１６０が提供されて、入射光エネルギーが読出素子の動作に影響を与えることを防止する。通常の技術を使用して、前記層間絶縁膜１７０上に下部平坦化層１８０、カラーフィルターアレイ１９０、及び上部平坦化層１９５を形成する。マイクロレンズ２００は、前記上部平坦化層上に形成される。各マイクロレンズはそれに対応する光電変換素子の幾何学的中心Ｐｃのような有効中心に整列される焦点Ｆ−２００を持つように形成される。
【００９７】
図７は、図２のＡＰＳアレイ回路の他の一実施形態を示すレイアウトであり、ＡＰＳアレイ回路の画素の光電変換素子のレイアウト、隣接する画素を分離する分離領域、及び前記画素に対する読出素子のゲートのレイアウトを示す。本実施形態は、図３Ａ及び図３Ｂを参照して説明した実施形態と類似した点を持つ。このような類似した点についての説明は省略する。本実施形態の異なる点は、第１光電変換素子ＰＡ＿ｕ１の活性層と第２光電変換素子ＰＡ＿ｕ２の活性層とが共通フローティング拡散領域ＦＤで電気的に連結されないという点である。その代りに、本実施形態では、各単位画素Ｐ＿ｕｎｉｔの第１及び第２光電変換素子の活性層がＤＩＲ分離構造により分離される。例えば、前記第１光電変換素子ＰＡ＿ｕ１の右側下部コーナー部及び前記第２光電変換素子ＰＡ＿ｕ２の右側上部コーナー部は、ＤＩＲ分離構造３２０により電気的に分離される。このような実施形態で、前記ＤＩＲ分離構造３２０は、行方向に隣接するＪＩＲ分離領域の間で延びたボディ部３２０ａを備え、列方向に隣接するＪＩＲ分離領域の間でそれぞれ延びた第１及び第２ウィング部分３２０ｂを備える。
【００９８】
図７の例示的な実施形態で、第１連結読出活性領域Ｃ＿ＲｏＡ１は第１光電変換素子ＰＡ＿ｕ１の活性領域に連結され、第２連結読出活性領域Ｃ＿ＲｏＡ２は、第２光電変換素子ＰＡ＿ｕ２の活性領域に連結される。前記第１連結読出活性領域Ｃ＿ＲｏＡ１内に、第１伝送素子の第１伝送ゲートＴＧ１及び第１リセット素子の第１リセットゲートＲＧ１が第１フローティング拡散領域ＦＤＡ１の両側に位置する。前記第２連結読出活性領域Ｃ＿ＲｏＡ２内に、第２伝送素子の第２伝送ゲートＴＧ２及び第２リセット素子の第２リセットゲートＲＧ２が第２フローティング拡散領域ＦＤＡ２の両側に位置する。前記図３Ａ及び図３Ｂの実施形態のように、選択素子の共有された選択ゲートＳＧとドライブ素子の共有されたドライブゲートＳＦＧとは、孤立読出活性領域Ｉ−ＲｏＡ内に位置する。本実施形態は、以前の実施形態で叙述されたような多くの利点を提供する。
【００９９】
図８は、図１のＣＩＳイメージセンサーのＡＰＳアレイ回路を示す概略図であり、本発明の他の実施形態を示す。本実施形態は、後述することを除いては前述した図２の実施形態と類似している。単位画素Ｐ＿ｕｎｉｔ（ｉ，ｊ）は、４つの光電変換素子１１ａ、１１ｂ、１１ｃ、１１ｄ及び読出素子を備える。前記読出素子は個別的に対応する第１ないし第４伝送素子１５ａ、１５ｂ、１５ｃ、１５ｄ、及び共有された選択素子１９、ドライブ素子１７及びリセット素子１８を備える。このような構造で、４つの隣接する光電変換素子それぞれは対応する伝送素子を備え、４つの光電変換素子／伝送素子対は、共通選択素子１９、ドライブ素子１７及びリセット素子１８を共有する。また、フローティング拡散領域ＦＤは、第１ないし第４伝送素子１５ａ、１５ｂ、１５ｃ、１５ｄの出力部に共通する。前記第１ないし第４伝送素子１５ａ、１５ｂ、１５ｃ、１５ｄは、対応する第１ないし第４伝送信号ＴＸ（ｉ）ａ、ＴＸ（ｉ）ｂ、ＴＸ（ｉ）ｃ、ＴＸ（ｉ）ｄに反応して活性化される。
【０１００】
図９Ａ及び図９Ｂは、図８のＡＰＳアレイ回路の一実施形態を示すレイアウトである。図９Ａは、ＡＰＳアレイ回路の画素の光電変換素子のレイアウトであり、隣接する画素を分離する分離領域を示す。図９Ｂは、前記画素に対する読出素子のゲートのレイアウトを追加的に示す。
【０１０１】
図９Ａ及び図９Ｂを参照すれば、本実施形態は後述するところを除いては図３Ａ及び図３Ｂの実施形態と類似している。本実施形態の単位画素Ｐ＿ｕｎｉｔは、第１光電変換素子ＰＡ＿ｕ１、第２光電変換素子ＰＡ＿ｕ２、第３光電変換素子ＰＡ＿ｕ３、及び第４光電変換素子ＰＡ＿ｕ４を備える。前記第１ないし第４光電変換素子ＰＡ＿ｕ１ないしＰＡ＿ｕ４及び読出素子のレイアウトは後で詳細に記述される。
【０１０２】
図３Ａ及び図３Ｂの実施形態で記述されたように、図９Ａ及び図９Ｂの本実施形態では、マイクロレンズアレイと下部の光電変換素子との整列は画素間の行方向ピッチＰ２を実質的に一定にし、画素間の列方向ピッチＰ１を実質的に一定にした素子構造により具現されうる。例えば、前記行方向ピッチＰ２は、前記光電変換素子の有効中心点Ｐｃ間の行方向距離を表し、前記列方向ピッチＰ１は、前記光電変換素子の有効中心点Ｐｃ間の列方向距離を表す。前述したように、各行及び列方向で一定のピッチＰ１、Ｐ２を維持することは、行及び列方向でレンズ間の対応する周期性を持つマイクロレンズアレイを提供することを可能にし、マイクロレンズアレイと下部の光電変換素子アレイとの正確な整列を可能にする。前述したように、行方向の一定のピッチＰ２及び列方向の一定のピッチＰ１が要求されるが、行方向のピッチＰ２は列方向のピッチＰ１と同一である必要はない。しかし、同じピッチＰ１＝Ｐ２は垂直対水平イメージ対称が必要な場合では望ましい。
【０１０３】
図９Ａ及び図９Ｂを参照すれば、二次元のＡＰＳ画素アレイが行及び列方向に配列される。各画素は、光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４を備える。行方向に隣接するフォトダイオードは電気的に分離される。行方向に隣接する光電変換素子の中心は一定のピッチＰ２を持つ。図３Ａ及び図３Ｂの実施形態のように、列方向に隣接する光電変換素子の対、例えば、光電変換素子の対ＰＡ＿ｕ１、ＰＡ＿ｕ２及び光電変換素子の対ＰＡ＿ｕ３、ＰＡ＿ｕ４は、共通に連結された読出活性領域Ｃ−ＲｏＡ１、Ｃ−ＲｏＡ２をそれぞれ共有する。前記列方向に隣接するフォトダイオードの隣接する対は互いに電気的に分離される。例えば、第１対ＰＡ＿ｕ１、ＰＡ＿ｕ２は、第２対ＰＡ＿ｕ３、ＰＡ＿ｕ４から電気的に分離される。列方向に隣接するフォトダイオードの中心は一定のピッチＰ１を持ち、隣接するフォトダイオードは共通に連結された読出活性領域Ｃ−ＲｏＡ１、Ｃ−ＲｏＡ２を共有し、隣接するフォトダイオードは互いに電気的に分離される。
【０１０４】
図９Ａ及び図９Ｂの例示的な実施形態として、第１画素は第１光電変換素子ＰＡ＿ｕ１を備え、前記第１画素に列方向に隣接した第２画素は第２光電変換素子ＰＡ＿ｕ２を備え、前記第２画素に列方向に隣接した第３画素は第３光電変換素子ＰＡ＿ｕ３を備え、前記第３画素に列方向に隣接した第４画素は第４光電変換素子ＰＡ＿ｕ４を備える。前記第１光電変換素子ＰＡ＿ｕ１、前記第２光電変換素子ＰＡ＿ｕ２、前記第３光電変換素子ＰＡ＿ｕ３及び前記第４光電変換素子ＰＡ＿ｕ４は、単位画素Ｐ＿ｕｎｉｔを含み、前記単位画素Ｐ＿ｕｎｉｔは図８の単位画素Ｐ＿ｕｎｉｔ（ｉ，ｊ）に対応する。前記単位画素Ｐ＿ｕｎｉｔは、第１光電変換素子ＰＡ＿ｕ１、第２光電変換素子ＰＡ＿ｕ２、第３光電変換素子ＰＡ＿ｕ３、第４光電変換素子ＰＡ＿ｕ４、第１連結読出活性領域Ｃ＿ＲｏＡ１、第２連結読出活性領域Ｃ＿ＲｏＡ２及び第１孤立読出活性領域Ｉ＿ＲｏＡ１、第２孤立読出活性領域Ｉ＿ＲｏＡ２を備える。前記読出素子は、前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４に蓄積された電荷を読み取るのに使われ、第１連結読出活性領域Ｃ＿ＲｏＡ１、第２連結読出活性領域Ｃ＿ＲｏＡ２及び第１孤立読出活性領域Ｉ＿ＲｏＡ１、第２孤立読出活性領域Ｉ＿ＲｏＡ２に位置する。
【０１０５】
共通単位画素Ｐ＿ｕｎｉｔの前記第１光電変換素子ＰＡ＿ｕ１及び第２光電変換素子ＰＡ＿ｕ２は、前記第１連結読出活性領域Ｃ＿ＲｏＡ１に連結される。前記第１連結読出活性領域Ｃ＿ＲｏＡ１には、前記第１伝送素子１５ａ及び第２伝送素子１５ｂの第１伝送素子活性領域ＴＡ１上の第１伝送ゲートＴＧ１及び第２伝送素子活性領域ＴＡ２上の第２伝送ゲートＴＧ２が、それぞれ前記第１光電変換素子ＰＡ＿ｕ１及び第２光電変換素子ＰＡ＿ｕ２と共通の第１フローティング拡散領域ＦＤＡ１間の電荷フローを制御する。共通単位画素Ｐ＿ｕｎｉｔの前記第３光電変換素子ＰＡ＿ｕ３及び第４光電変換素子ＰＡ＿ｕ４は、前記第２連結読出活性領域Ｃ＿ＲｏＡ２に連結される。前記第２連結読出活性領域Ｃ＿ＲｏＡ２には、前記第３伝送素子１５ｃ及び第４伝送素子１５ｄの第３伝送素子活性領域ＴＡ３上の第３伝送ゲートＴＧ３及び第４伝送素子活性領域ＴＡ４上の第４伝送ゲートＴＧ４がそれぞれ前記第３光電変換素子ＰＡ＿ｕ３及び第４光電変換素子ＰＡ＿ｕ４と共通の第２フローティング拡散領域ＦＤＡ２間の電荷フローを制御する。前記第１フローティング拡散領域ＦＤＡ１及び第２フローティング拡散領域ＦＤＡ２は上部層により電気的に連結され、単位画素Ｐ＿ｕｎｉｔの共通フローティング拡散ノードＦＤを形成する。
【０１０６】
前記リセット素子１８の前記リセット素子活性領域ＲＡ上の共有されたリセットゲートＲＧは、電源Ｖｄｄと共通フローティング拡散ノードＦＤ間の電荷フローを制御し、前記共通フローティング拡散ノードＦＤをリセットする。第１孤立読出活性領域Ｉ−ＲｏＡ１には、共通単位画素Ｐ＿ｕｎｉｔに共有した選択素子１９が位置する。前記選択素子１９の前記選択素子活性領域ＳＡ上の共有された選択ゲートＳＧは、第１孤立読出活性領域Ｉ−ＲｏＡ１上に位置する。第２孤立読出活性領域Ｉ−ＲｏＡ２には、共通単位画素Ｐ＿ｕｎｉｔに共有されたドライブ素子１７が位置する。前記ドライブ素子１７の前記ドライブ素子活性領域上の共有されたドライブゲートＳＦＧは、第２孤立読出活性領域Ｉ−ＲｏＡ２上に位置する。ダミーゲートＤＧは、第２連結読出活性領域Ｃ−ＲｏＡ２に対応するＤＩＲ構造上に提供される。これにより、前記伝送ゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４を形成する時、パターン信頼性を向上させることができる。前記ダミーゲートがない場合、光学近接効果によって第３伝送ゲートＴＧ３及び第４伝送ゲートＴＧ４は、第１伝送ゲートＴＧ１及び第２伝送ゲートＴＧ２とは異なる面積を持つように形成されうる。
【０１０７】
図３Ａ及び図３Ｂの実施形態のように、共通単位画素Ｐ＿ｕｎｉｔの前記第１ないし第４光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４は、２つの形態の分離領域、すなわち、絶縁分離領域ＤＩＲ及び接合分離領域ＪＩＲによって隣接した単位画素の光電変換素子から分離される。
【０１０８】
図９Ａ及び図９Ｂを参照すれば、本実施形態の例示的な構造として、前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２は、基板の第１及び第２方向にそれぞれ延びた行及び列に配列される。基板内に形成された複数の第１接合分離領域ＪＩＲは、それぞれ共通行内で隣接する光電変換素子、例えば、ＰＡ＿ｕ１とＰＡ＿ｕ１、またはＰＡ＿ｕ２とＰＡ＿ｕ２、またはＰＡ＿ｕ３とＰＡ＿ｕ３、またはＰＡ＿ｕ４とＰＡ＿ｕ４の側部を分離させる。基板内に形成された複数の第２接合分離領域ＪＩＲは、それぞれ共通列内で隣接する光電変換素子、例えば、ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４の側部を分離させる。複数の絶縁分離領域ＤＩＲが基板内に提供されて、前記隣接する光電変換素子のコーナー部を分離させる。前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４は行方向で第１ピッチＰ２を持ち、列方向で第２ピッチＰ１を持つ。前記第１ピッチＰ２は実質的に一定であるか、または共通行内の前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４で実質的に同一である。前記第２ピッチＰ１は実質的に一定であるか、または共通列内の前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４で実質的に同一である。本実施形態は以前の実施形態で記述された利点のような多くの利点を提供する。
【０１０９】
図１０は、図８のＡＰＳアレイ回路の他の一実施形態を示すレイアウトであり、ＡＰＳアレイ回路の画素の光電変換素子のレイアウト、隣接する画素を分離する分離領域、及び前記画素に対する読出素子のゲートのレイアウトを示す。本実施形態は、図９Ａ及び図９Ｂを参照して説明した実施形態と類似した点を持つ。このような類似した点についての説明は省略する。本実施形態の異なる点は、第１光電変換素子ＰＡ＿ｕ１の活性層と第２光電変換素子ＰＡ＿ｕ２の活性層とが共通フローティング拡散領域ＦＤで電気的に連結されないという点である。その代りに、本実施形態では、各単位画素Ｐ＿ｕｎｉｔの第１及び第２光電変換素子の活性層がＤＩＲ分離構造により分離される。例えば、前記第１光電変換素子ＰＡ＿ｕ１の右側下部コーナー部及び前記第２光電変換素子ＰＡ＿ｕ２の右側上部コーナー部は、ＤＩＲ分離構造４２０により電気的に分離される。このような実施形態で、前記ＤＩＲ分離構造４２０は行方向に隣接するＪＩＲ分離領域の間で延びたボディ部４２０ａを備え、列方向に隣接するＪＩＲ分離領域の間でそれぞれ延びた第１及び第２ウィング部分４２０ｂを備える。これと類似したＤＩＲ構造を使用した分離構造が、第３光電変換素子ＰＡ＿ｕ３の活性層と第４光電変換素子ＰＡ＿ｕ４の活性層との間に提供される。
【０１１０】
図１０の例示的な実施形態で、第１連結読出活性領域Ｃ＿ＲｏＡ１は第１光電変換素子ＰＡ＿ｕ１の活性領域に連結され、第２連結読出活性領域Ｃ＿ＲｏＡ２は第２光電変換素子ＰＡ＿ｕ２の活性領域に連結され、第３連結読出活性領域Ｃ＿ＲｏＡ３は第３光電変換素子ＰＡ＿ｕ３の活性領域に連結され、第４連結読出活性領域Ｃ＿ＲｏＡ４は第４光電変換素子ＰＡ＿ｕ４の活性領域に連結される。前記第１連結読出活性領域Ｃ＿ＲｏＡ１内に、第１伝送素子の第１伝送ゲートＴＧ１及び第１リセット素子の第１リセットゲートＲＧ１が、第１フローティング拡散領域ＦＤＡ１の両側に位置する。前記第２連結読出活性領域Ｃ＿ＲｏＡ２内に、第２伝送素子の第２伝送ゲートＴＧ２及び第２リセット素子の第２リセットゲートＲＧ２が、第２フローティング拡散領域ＦＤＡ２の両側に位置する。前記第３連結読出活性領域Ｃ＿ＲｏＡ３内に、第３伝送素子の第３伝送ゲートＴＧ３及び第３リセット素子の第３リセットゲートＲＧ３が、第３フローティング拡散領域ＦＤＡ３の両側に位置する。前記第４連結読出活性領域Ｃ＿ＲｏＡ４内に、第４伝送素子の第４伝送ゲートＴＧ４及び第４リセット素子の第４リセットゲートＲＧ４が、第４フローティング拡散領域ＦＤＡ４の両側に位置する。前記図９Ａ及び図９Ｂの実施形態のように、選択素子の共有された選択ゲートＳＧとドライブ素子の共有されたドライブゲートＳＦＧとは、第１孤立読出活性領域Ｉ−ＲｏＡ１及び第２孤立読出活性領域Ｉ−ＲｏＡ２内に位置する。本実施形態は、以前実施形態で叙述されたような多くの利点を提供する。
【０１１１】
図１１は、図８のＡＰＳアレイ回路の他の一実施形態を示すレイアウトであり、ＡＰＳアレイ回路の画素の光電変換素子のレイアウト、隣接する画素を分離する分離領域、及び前記画素に対する読出素子のゲートのレイアウトを示す。本実施形態は、図９Ａ及び図９Ｂを参照して説明した実施形態と類似した点を持つ。このような類似した点についての説明は省略する。本実施形態の異なる点は、リセット素子１８のリセットゲートＲＧは、第１孤立読出活性領域Ｉ−ＲｏＡ１上に提供され、選択素子１９の選択ゲートＳＧ及びドライブ素子１７のドライブゲートＳＦＧは、第２孤立読出活性領域Ｉ−ＲｏＡ２上に提供される。本実施形態は、以前実施形態で叙述されたような多くの利点を提供する。
【０１１２】
図１２は、図８のＡＰＳアレイ回路の他の一実施形態を示すレイアウトであり、ＡＰＳアレイ回路の画素の光電変換素子のレイアウト、隣接する画素を分離する分離領域、及び前記画素に対する読出素子のゲートのレイアウトを示す。本実施形態は、互いに隣接する４つの光電変換素子が共通の読出素子を共有するシェアド・タイプイメージセンサー、例えば、図８の概略図と関連したイメージセンサーの他の例示である。しかし、本実施形態では、図９Ａ、図９Ｂ、図１０及び図１１を参照して説明した実施形態とは異なって、単位画素Ｐ＿ｕｎｉｔは、共通列内の４つの光電変換素子を持つように配列されない。その代りに、本実施形態では、図示されたように、４つの隣接する光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４が行と列方向の両方に延びるように配列される。例えば、第１光電変換素子ＰＡ＿ｕ１及び第２光電変換素子ＰＡ＿ｕ２は、共通の第１行内で互いに隣接し、第３光電変換素子ＰＡ＿ｕ３及び第４光電変換素子ＰＡ＿ｕ４は共通の第２行内で互いに隣接する。これと同時に、第１光電変換素子ＰＡ＿ｕ１及び第３光電変換素子ＰＡ＿ｕ３は、共通の第１列内で互いに隣接し、第２光電変換素子ＰＡ＿ｕ２及び第４光電変換素子ＰＡ＿ｕ４は、共通の第２列内で互いに隣接する。
【０１１３】
前記第１光電変換素子ＰＡ＿ｕ１、前記第２光電変換素子ＰＡ＿ｕ２、前記第３光電変換素子ＰＡ＿ｕ３及び前記第４光電変換素子ＰＡ＿ｕ４は、単位画素Ｐ＿ｕｎｉｔを構成し、前記単位画素Ｐ＿ｕｎｉｔは、図８の単位画素Ｐ＿ｕｎｉｔ（ｉ，ｊ）に対応する。前記単位画素Ｐ＿ｕｎｉｔは、第１光電変換素子ＰＡ＿ｕ１、第２光電変換素子ＰＡ＿ｕ２、第３光電変換素子ＰＡ＿ｕ３、第４光電変換素子ＰＡ＿ｕ４、連結読出活性領域Ｃ＿ＲｏＡ、第１孤立読出活性領域Ｉ＿ＲｏＡ１、第２孤立読出活性領域Ｉ＿ＲｏＡ２、及び第３孤立読出活性領域Ｉ＿ＲｏＡ３を備える。前記読出素子は、前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４に蓄積された電荷を読み取るのに使われ、前記連結読出活性領域Ｃ＿ＲｏＡ及び第１ないし第３孤立読出活性領域Ｉ＿ＲｏＡ１、Ｉ＿ＲｏＡ２、Ｉ＿ＲｏＡ３に位置する。
【０１１４】
前記単位画素Ｐ＿ｕｎｉｔの前記第１ないし第４光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４は、前記連結読出活性領域Ｃ＿ＲｏＡに連結される。前記連結読出活性領域Ｃ＿ＲｏＡには、前記第１ないし第４伝送素子１５ａ、１５ｂ、１５ｃ、１５ｄの第１伝送ゲートＴＧ１、第２伝送ゲートＴＧ２、第３伝送ゲートＴＧ３及び第４伝送ゲートＴＧ４が位置し、前記第１ないし第４光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４と共通のフローティング拡散領域ＦＤＡとの電荷フローをそれぞれ制御する。
【０１１５】
前記第１孤立読出活性領域Ｉ−ＲｏＡ１内に、リセット素子１８の共有されたリセットゲートＲＧが位置する。前記リセット素子１８の共有されたリセットゲートＲＧは、電源Ｖｄｄと共通フローティング拡散領域ＦＤＡ間の電荷フローを制御して、前記共通フローティング拡散領域ＦＤＡをリセットする。前記第２孤立読出活性領域Ｉ−ＲｏＡ２には、共通単位画素Ｐ＿ｕｎｉｔに共有された選択素子１９が位置する。前記選択素子１９の共有された選択ゲートＳＧは、第２孤立読出活性領域Ｉ−ＲｏＡ２上に位置する。前記第３孤立読出活性領域Ｉ−ＲｏＡ３には、共通単位画素Ｐ＿ｕｎｉｔに共有されたドライブ素子１７が位置する。前記ドライブ素子１７の共有されたドライブゲートＳＦＧは、第３孤立読出活性領域Ｉ−ＲｏＡ３上に位置する。本実施形態の他の構造で、前記共有されたゲートのうち二つは、孤立読出活性領域Ｉ−ＲｏＡ１、Ｉ−ＲｏＡ２、Ｉ−ＲｏＡ３のうちいずれか一つ上に位置でき、前記共有されたゲートのうち残りの一つは孤立読出活性領域Ｉ−ＲｏＡ１、Ｉ−ＲｏＡ２、Ｉ−ＲｏＡ３のうち残りのいずれか一つ上に位置できる。これとは異なって、前記共有されたゲートは、いずれも孤立読出活性領域ＤＥＬＩ−ＲｏＡ１、Ｉ−ＲｏＡ２、Ｉ−ＲｏＡ３のうちいずれか一つ上に位置できる。
【０１１６】
前記実施形態のように、共通単位画素Ｐ＿ｕｎｉｔの第１ないし第４光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４は、２形態の分離領域、すなわち、絶縁分離領域ＤＩＲ及び接合分離領域ＪＩＲによって隣接した単位画素の光電変換素子から分離される。図１２を参照すれば、基板内に形成された複数の第１接合分離領域ＪＩＲそれぞれは、共通行内で隣接する光電変換素子の側部を分離し、共通列内で隣接する光電変換素子の側部を分離する。複数の絶縁分離領域ＤＩＲが基板内に提供されて、前記隣接する光電変換素子のコーナー部を分離させる。前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４は、行方向で第１ピッチＰ２を持ち、列方向で第２ピッチＰ１を持つ。前記第１ピッチＰ２は実質的に一定であるか、または共通行内の前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４で実質的に同一である。前記第２ピッチＰ１は実質的に一定であるか、または共通列内の前記光電変換素子ＰＡ＿ｕ１、ＰＡ＿ｕ２、ＰＡ＿ｕ３、ＰＡ＿ｕ４で実質的に同一である。
【０１１７】
図１３は、前記実施形態によるＡＰＳアレイ回路を持つイメージセンサーを備えるシステムのブロックダイヤグラムである。前記システム２００は、データバス２０５を通じてメモリ２４０に連結されたプロセッサー２２０を備える。前記プロセッサー２２０は、イメージセンサー２１０から出力されたイメージデータ信号を処理する。前記メモリ２４０は、前記イメージセンサー２１０から出力されたイメージデータ信号を保存して回収する。例えば、フロッピー（登録商標）ディスクドライブ２５０またはＣＤ／ＣＶＤドライブ２５５を備えるメディアドライブは、前記データバスに連結されて、媒体上にイメージデータ信号を保存する。入出力素子２３０及びデータポートは、前記データバスに連結されて外部装置から前記プロセッサー２２０に制御信号を提供し、ディスプレイのような外部装置に前記イメージデータ信号を伝送する。このような方法で、前記実施形態で現れた前記イメージング素子２１０は、イメージングシステム２００に含まれて前述した有用性を提供する。前述した前記イメージングシステム２００は、コンピュータシステム、カメラシステム、ナビゲーションシステム、ビデオシステム、スキャナーシステム及びＣＣＴＶシステムを含むいろいろな種類の電子システムに適用される。
【０１１８】
前記では本発明の望ましい実施形態を参照して説明したが、当業者ならば特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させうるということを理解できるであろう。
【０１１９】
例えば、前記例示的な実施形態は、二つまたは四つの光電変換素子が共通読出素子を共有するシェアド・タイプイメージセンサーを表すが、共有された光電変換素子の数はこれに限定されず、３つまたは５つの奇数または６、８またはそれ以上の偶数でありうる。
【産業上の利用可能性】
【０１２０】
本発明は、デジタルカメラ、カムコーダ、プリンタ、スキャナーなどに好適に用いられる。
【図面の簡単な説明】
【０１２１】
【図１】本発明の一実施形態によるＣＩＳイメージセンサーを示すブロックダイヤグラムである。
【図２】図１のＣＩＳイメージセンサーのＡＰＳアレイ回路を示す概略図である。
【図３Ａ】図２のＡＰＳアレイ回路の画素の光電変換素子のレイアウトであり、隣接する画素を分離する分離領域を示す。
【図３Ｂ】図２のＡＰＳアレイ回路の画素の光電変換素子のレイアウトであり、前記画素に対する読出素子のゲートのレイアウトを追加的に示す。
【図４Ａ】図２のＡＰＳアレイ回路の断面図であり、図３Ａの切断線４ａ−４ａ’に沿って取られた図面であり、本発明の一実施形態によるイメージング素子を形成する方法を示す。
【図４Ｂ】図２のＡＰＳアレイ回路の断面図であり、図３Ｂの切断線４ｂ−４ｂ’に沿って取られた図面であり、本発明の一実施形態によるイメージング素子を形成する方法を示す。
【図５】図２のＡＰＳアレイ回路の一実施形態を示すレイアウトであり、前記ピクセルアレイ上に形成されたマイクロレンズアレイの前記ピクセルに対する相対的な位置を示す。
【図６】図５のＡＰＳアレイ回路の断面図であり、図５の切断線６−６’に沿って取られた断面図である。
【図７】図２のＡＰＳアレイ回路の他の一実施形態を示すレイアウトであり、ＡＰＳアレイ回路の画素の光電変換素子のレイアウト、隣接する画素を分離する分離領域、及び前記画素に対する読出素子のゲートのレイアウトを示す。
【図８】図１のＣＩＳイメージセンサーのＡＰＳアレイ回路を示す概略図である。
【図９Ａ】図８のＡＰＳアレイ回路の画素の光電変換素子のレイアウトであり、隣接する画素を分離する分離領域を示す。
【図９Ｂ】図８のＡＰＳアレイ回路の画素の光電変換素子のレイアウトであり、前記画素に対する読出素子のゲートのレイアウトを追加的に示す。
【図１０】図８のＡＰＳアレイ回路の他の一実施形態を示すレイアウトであり、ＡＰＳアレイ回路の画素の光電変換素子のレイアウト、隣接する画素を分離する分離領域、及び前記画素に対する読出素子のゲートのレイアウトを示す。
【図１１】図８のＡＰＳアレイ回路の他の一実施形態を示すレイアウトであり、ＡＰＳアレイ回路の画素の光電変換素子のレイアウト、隣接する画素を分離する分離領域、及び前記画素に対する読出素子のゲートのレイアウトを示す。
【図１２】図８のＡＰＳアレイ回路の他の一実施形態を示すレイアウトであり、ＡＰＳアレイ回路の画素の光電変換素子のレイアウト、隣接する画素を分離する分離領域、及び前記画素に対する読出素子のゲートのレイアウトを示す。
【図１３】前記実施形態によるＡＰＳアレイ回路を持つイメージセンサーを備えるシステムのブロックダイヤグラムである。
【符号の説明】
【０１２２】
３１０ａ  第１セグメント
３１０ｂ  第２セグメント
３５４  光電変換素子
【図１】
0005154105.tif 000002
【図２】
0005154105.tif 000003
【図３Ａ】
0005154105.tif 000004
【図３Ｂ】
0005154105.tif 000005
【図４Ａ】
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【図４Ｂ】
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【図５】
0005154105.tif 000008
【図６】
0005154105.tif 000009
【図７】
0005154105.tif 000010
【図８】
0005154105.tif 000011
【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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