(57)【特許請求の範囲】
【請求項１】
外部接続端子と内部回路領域との間に、前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を用いたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置であって、
ドレイン領域と、ともにグランドの電位に接続されたソース領域およびゲート電極とを有する前記Ｎ型ＭＯＳトランジスタと、
前記ドレイン領域の前記ゲート電極とは反対の側に隣接して配置されたＰ型の領域と、
前記Ｐ型の領域の前記ゲート電極とは反対の側に隣接して配置されており、前記ドレイン領域とは前記Ｐ型の領域により分離され、前記外部接続端子と前記内部素子とを結ぶ配線の間に接続されたＮ型の領域と、
前記Ｎ型ＭＯＳトランジスタ、前記Ｐ型の領域および前記Ｎ型の領域の周囲を取り囲んでいるシャロートレンチ分離領域と、
を有し、
前記Ｐ型の領域は、前記Ｎ型の領域に所定の電圧が印加された際に、前記Ｎ型の領域と、前記ドレイン領域とがパンチスルーして導通する幅で設けられており、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタがバイポーラ動作することを特徴とする半導体装置。
【請求項２】
前記Ｎ型ＭＯＳトランジスタは、前記Ｎ型の領域を中心に対称に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｎ型の領域は、前記Ｐ型の領域により囲まれていることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを有する半導体装置に関する。特に、素子分離構造であるシャロートレンチ分離を用いたＮ型のＭＯＳトランジスタをＥＳＤ保護素子として使用した半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、通常のロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の大きな幅（Ｗ幅）を有するトランジスタにて設定されることが多い。
【０００４】
オフトランジスタのゲート電位はＶｓｓに固定され、オフ状態になっているものの、内部回路のＮ型ＭＯＳトランジスタと同様に１ｖ以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。上述のように、オフトランジスタのＷ幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するＩＣ全体の動作待機時の消費電流が増大してしまうという問題点があった。
【０００５】
特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、シャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという、その構造自体および製造方法に由来する問題点があり、オフトランジスタのオフリーク電流を低減することは容易ではない。
【０００６】
保護素子のリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する方法も提案されている。（例えば、特許文献１の第１図を参照。）
【特許文献１】特開２００２−２３１８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また特許文献１のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が大きく増大し、半導体装置のコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００９】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を用いたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域ゲート電極とは反対の側に、前記ドレイン領域と接したＰ型の領域によって分離された、外部接続端子からの信号を受けるＮ型の領域を形成した。
【００１０】
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接したＰ型の領域は、外部接続端子からの信号を受けるＮ型の領域に半導体装置の電源電圧以上の電圧が印加された際に、外部接続端子からの信号を受けるＮ型の領域と、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域とがパンチスルーして導通する幅で設けた。
【００１１】
また、外部接続端子からの信号を受けるＮ型の領域は、Ｐ型の領域を介してＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に囲まれた形で形成した。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、シャロートレンチ分離構造特有のリーク電流の発生を防止あるいはリーク発生領域を回避し、工程の増加や占有面積の大きな増加もなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
【実施例１】
【００１４】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。Ｎ型の高濃度不純物領域からなるソース領域５０１とドレイン領域５０３が形成されており、ソース領域５０１とドレイン領域５０３の間には、図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面にポリシリコンなどからなるゲート電極５０２が形成されている。また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はシャロートレンチ分離領域５０４に囲まれている。
【００１５】
図１の実施例においては、２組のゲート電極５０２とゲート電極５０２を介して配置されたソース領域５０１とドレイン領域５０３とを示している。また、ドレイン領域５０３の近傍にはドレイン領域５０３と接したＰ型の領域６０２を介して外部接続端子からの信号を受けるＮ型の領域６０１が形成されている。ここで、Ｐ型の領域６０２は、外部接続端子からの信号を受けるＮ型の領域６０１に半導体装置の電源電圧以上の電圧が印加された際に、外部接続端子からの信号を受けるＮ型の領域６０１と、ドレイン領域５０３とがパンチスルーして導通する幅で形成されている。本実施例においては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタはＮ型の領域６０１を中心として左右対称に２つ設けられている。このように左右対称とせず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタを１つだけ設けることも可能である。
【００１６】
Ｐ型の領域６０２におけるＰ型の不純物濃度と、Ｐ型の領域６０２の幅を適宜組み合わせて設定することにより、所望の印加電圧で外部接続端子からの信号を受けるＮ型の領域６０１と、ドレイン領域５０３とをパンチスルーさせることが可能である。Ｐ型の領域６０２の幅をこのように設定することにより、通常の半導体装置の動作状態で電源電圧以下の電圧の信号が外部端子に印加されている状態では、外部接続端子からの信号を受けるＮ型の領域６０１とドレイン領域５０３とは逆導電型のＰ型の領域６０２で分離された状態となるため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域５０３には外部端子に印加された信号（電圧）は伝達されず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の発生を根本的に防止することができる。
【００１７】
一方、外部接続端子に大きな電圧（例えば静電気パルス）が印加された場合には、外部接続端子からの信号を受けるＮ型の領域６０１とドレイン領域５０３とがパンチスルーして導通し、ＥＳＤ保護用のＮ型ＭＯＳトランジスタがバイポーラ動作し、内部回路要素に対する保護機能が十分に発揮される。
【実施例２】
【００１８】
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。図１に示した第１の実施例と異なる点は、外部接続端子からの信号を受けるＮ型の領域６０１が、Ｐ型の領域６０２を介してＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域５０３に囲まれた形で形成されている点である。
【００１９】
この形をとることにより、外部接続端子からの信号を受けるＮ型の領域６０１がシャロートレンチ分離領域５０４と接する部分がなくなるため、シャロートレンチ分離領域５０４の近接部分でのリーク電流の心配もなくなり、図１に示した第１の実施例に比べてさらなるリーク電流の発生防止に効果を与えることができる。その他の説明については、図１と同一の符号を付記することで説明に代える。
【００２０】
また、図１ならびに図２の実施例においては、簡単のためコンベンショナル構造のＥＳＤ保護用のＮ型ＭＯＳトランジスタの例を示したが、本発明はこれに限定されず、ＬＤＤ構造や、ドレイン領域５０３を一定の幅でゲート電極５０２から離して設定するオフセットドレイン構造などのトランジスタ構造を用いても容易に実施が可能であることは言うまでもない。
【図面の簡単な説明】
【００２１】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【図２】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【符号の説明】
【００２２】
５０１  ソース領域
５０２  ゲート電極
５０３  ドレイン領域
５０４  シャロートレンチ分離領域
６０１  外部接続端子からの信号を受けるＮ型の領域
６０２  Ｐ型の領域
【図１】
0005270877.tif 000002
【図２】
0005270877.tif 000003