(57)【特許請求の範囲】
【請求項１】
論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される２つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、
前記２つのパワースイッチは、前記論理回路と正の電源電位との間にｎＭＯＳトランジスタを接続し、前記論理回路と接地電位との間にｐＭＯＳトランジスタを接続した構成とし、
前記論理回路の動作停止時に前記ｐＭＯＳトランジスタのゲート端子を正の電源電位に接続して非導通とし、前記論理回路の動作時に前記ｐＭＯＳトランジスタのゲート電位を接地電位に接続して導通させるスイッチを備え、
前記論理回路の動作停止時に前記ｎＭＯＳトランジスタのゲート端子を前記接地電位に設定して非導通とし、前記論理回路の動作時に前記ｎＭＯＳトランジスタのゲート端子を前記正の電源電位以上の電位に設定して導通させる電圧変換器を備えた
ことを特徴とするリーク電流低減回路。
【請求項２】
論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される２つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、
前記２つのパワースイッチは、前記論理回路と正の電源電位との間にｎＭＯＳトランジスタを接続し、前記論理回路と接地電位との間にｐＭＯＳトランジスタを接続した構成とし、
前記論理回路の動作停止時に前記ｎＭＯＳトランジスタのゲート端子を接地電位に接続して非導通とし、前記論理回路の動作時に前記ｎＭＯＳトランジスタのゲート端子を正の電源電位に接続して導通させるスイッチを備え、
前記論理回路の動作停止時に前記ｐＭＯＳトランジスタのゲート端子を前記正の電源電位に設定して非導通とし、前記論理回路の動作時に前記ｐＭＯＳトランジスタのゲート端子を前記接地電位以下の電位に設定して導通させる電圧変換器を備えた
ことを特徴とするリーク電流低減回路。
【請求項３】
論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される２つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、
前記２つのパワースイッチは、前記論理回路と正の電源電位との間にｎＭＯＳトランジスタを接続し、前記論理回路と接地電位との間にｐＭＯＳトランジスタを接続した構成とし、
前記論理回路の動作停止時に前記ｎＭＯＳトランジスタのゲート端子を前記接地電位に設定して非導通とし、前記論理回路の動作時に前記ｎＭＯＳトランジスタのゲート端子を前記正の電源電位以上の電位に設定して導通させる第１の電圧変換器を備え、
前記論理回路の動作停止時に前記ｐＭＯＳトランジスタのゲート端子を前記正の電源電位に設定して非導通とし、前記論理回路の動作時に前記ｐＭＯＳトランジスタのゲート端子を前記接地電位以下の電位に設定して導通させる第２の電圧変換器を備えた
ことを特徴とするリーク電流低減回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、間欠動作する論理回路の低消費電力化技術に係わり、特に論理回路の動作停止時（待機時）のリーク電流を低減して平均消費電力を削減するリーク電流低減回路に関する。なお、間欠動作する論理回路とは、例えば無線タグ（ＲＦＩＤ）や携帯型無線端末に使用される高周波アナログ回路を想定しているが、一般に集積回路における論理回路や演算回路も含むものとする。
【背景技術】
【０００２】
動作停止時（待機時）のＣＭＯＳ回路（論理回路）のリーク電流を低減する方法として、従来はＭＴ−ＣＭＯＳ（Muiti-Threshold CMOS) 技術が用いられている（特許文献１）。これは、高閾値電圧トランジスタであるパワースイッチにより、低閾値電圧トランジスタで構成された論理回路の待機時のリーク電流を低減する技術である。
【０００３】
図１６は、ＭＴ−ＣＭＯＳ技術を用いたリーク電流低減回路の構成を示す。図において、低閾値電圧トランジスタで構成された論理回路９１と電源電位（Ｖdd）との間に、高閾値電圧トランジスタでパワースイッチとなるｐＭＯＳトランジスタ９２を挿入し、ｐＭＯＳトランジスタ９２のゲート端子に制御端子１を接続する。制御端子１は、ｐＭＯＳトランジスタ９２のゲート電圧を制御する端子であり、図１７に示すように論理回路９１の動作時に接地電位（０Ｖ）になり、論理回路９１の動作停止時（待機時）に電源電位（Ｖdd）になる。ｐＭＯＳトランジスタ９２のゲート電圧を電源電位（ソース電位）Ｖddとすることにより、ｐＭＯＳトランジスタ９２がオフになってリーク電流を低減することができる。
【０００４】
また、パワースイッチのゲート電圧をオーバーシュートした電圧に設定することによりリーク電流を低減し、ＭＴ−ＣＭＯＳ回路の更なる低消費電力化を実現する方法も提案されている（特許文献２）。
【０００５】
一方、ＭＴ−ＣＭＯＳ技術の応用として、図１８に示すように、論理回路９１と電源電位（Ｖdd）との間にｐＭＯＳトランジスタ９２を接続し、さらに論理回路９１と接地電位（０Ｖ）との間にｎＭＯＳトランジスタ９３を接続し、論理回路９１のオン／オフに合わせて各トランジスタを相補的にオン／オフする構成がある。
【０００６】
図１８(a) に示す論理回路９１が動作停止時（オフ時）には、スイッチ９４，９７がオフ、スイッチ９５，９６がオンとなり、ｎＭＯＳトランジスタ９３のゲート電位が接地電位（０Ｖ）に制御され、ｐＭＯＳトランジスタ９２のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは非導通となる。
【０００７】
一方、図１８(b) に示す論理回路９１が動作時（オン時）には、スイッチ９４，９７がオン、スイッチ９５，９６がオフとなり、ｎＭＯＳトランジスタ９３のゲート電位が正の電源電位（Ｖdd）に制御され、ｐＭＯＳトランジスタ９２のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは導通して論理回路９１に電流が供給される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第２６３１３３５号公報
【特許文献２】特許第３３１４１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１６，図１８に示すＭＴ−ＣＭＯＳ回路では、パワースイッチ（９２，９３）は論理回路９１の動作時に数十ｍＡから数百ｍＡの電流を供給しなければならない。このため、ゲート幅が数十ｍｍ程度と巨大になる。また、待機時のゲート／ソース間電圧は０Ｖであり、リーク電流は最小ではない。これらにより、待機時のリーク電流は数十μＡ程度流れてしまう問題がある。
【００１０】
また、特許文献２では、電圧変換器（ＤＣ／ＤＣコンバータ）などを用いてパワースイッチのゲート電圧を電源電圧よりも高くする方法、すなわちゲート／ソース間を逆バイアスにすることで待機時リーク電流を低減する方法もある。しかし、この方法ではチャージポンプ回路などを動かすため、待機時に消費電力が大きく、平均消費電力を小さくできない問題がある。
【００１１】
さらに、特許文献１，２のＭＴ−ＣＭＯＳ技術では、パワースイッチが正の電源側または接地側の片方のみに接続されているため、論理回路内の電位は動作時と待機時で大幅に変わってしまう。このため、回路中に容量等による大きなＲＣ時定数を含む論理回路では、待機モードから動作モードに変わる立ち上げ時間が長くなる問題があった。
【００１２】
本発明は、以上の問題点を考慮し、間欠動作する論理回路の動作停止時（待機時）のリーク電流を低減するとともに、さらに論理回路の動作時の駆動電流を十分に供給可能なリーク電流低減回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
第１の発明は、論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される２つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、２つのパワースイッチは、論理回路と正の電源電位との間にｎＭＯＳトランジスタを接続し、論理回路と接地電位との間にｐＭＯＳトランジスタを接続した構成とし、論理回路の動作停止時にｐＭＯＳトランジスタのゲート端子を正の電源電位に接続して非導通とし、論理回路の動作時にｐＭＯＳトランジスタのゲート電位を接地電位に接続して導通させるスイッチを備え、論理回路の動作停止時にｎＭＯＳトランジスタのゲート端子を接地電位に設定して非導通とし、論理回路の動作時にｎＭＯＳトランジスタのゲート端子を正の電源電位以上の電位に設定して導通させる電圧変換器を備える。
【００１４】
第２の発明は、論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される２つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、２つのパワースイッチは、論理回路と正の電源電位との間にｎＭＯＳトランジスタを接続し、論理回路と接地電位との間にｐＭＯＳトランジスタを接続した構成とし、論理回路の動作停止時にｎＭＯＳトランジスタのゲート端子を接地電位に接続して非導通とし、論理回路の動作時にｎＭＯＳトランジスタのゲート端子を正の電源電位に接続して導通させるスイッチを備え、論理回路の動作停止時にｐＭＯＳトランジスタのゲート端子を正の電源電位に設定して非導通とし、論理回路の動作時にｐＭＯＳトランジスタのゲート端子を接地電位以下の電位に設定して導通させる電圧変換器を備える。
【００１５】
第３の発明は、論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される２つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、２つのパワースイッチは、論理回路と正の電源電位との間にｎＭＯＳトランジスタを接続し、論理回路と接地電位との間にｐＭＯＳトランジスタを接続した構成とし、論理回路の動作停止時にｎＭＯＳトランジスタのゲート端子を接地電位に設定して非導通とし、論理回路の動作時にｎＭＯＳトランジスタのゲート端子を正の電源電位以上の電位に設定して導通させる第１の電圧変換器を備え、論理回路の動作停止時にｐＭＯＳトランジスタのゲート端子を正の電源電位に設定して非導通とし、論理回路の動作時にｐＭＯＳトランジスタのゲート端子を接地電位以下の電位に設定して導通させる第２の電圧変換器を備える。
【発明の効果】
【００１６】
第１〜第３の発明のリーク電流低減回路では、論理回路と正の電源電位間をｎＭＯＳトランジスタで接続し、論理回路と接地電位間をｐＭＯＳトランジスタで接続し、論理回路の動作停止時にパワースイッチとしての２つのトランジスタのゲート／ソース間が逆バイアス状態に設定することにより、リーク電流を大幅に低減することができる。これにより、論理回路を含む装置の動作停止時（待機時）の消費電力を大幅に抑制することができ、特に電池を電源としかつ間欠動作する装置（例えば無線タグ）において電池の長寿命化を図ることができる。
【００１７】
また、論理回路内の電位を正の電源電位と接地電位の中間電位に保持することができるので、待機モードから動作モードに変わる立ち上げ時間を短くすることができる。
【００１８】
さらに、論理回路の動作停止時のリーク電流低減効果に加えて、論理回路の動作時にｎＭＯＳトランジスタのゲート電位を電源電位よりも高くする電圧変換器を用いることにより、電源電位が低い場合でも論理回路に十分な電流を供給することができる。また、論理回路の動作時にｐＭＯＳトランジスタのゲート電位を電源電位よりも低くする電圧変換器を用いることにより、電源電位が低い場合でも論理回路に十分な電流を供給することができる。
【００１９】
また、電圧変換器は、ゲートへの電位供給のみに用いられるため非常に低電力で動作し、また論理回路の動作時にのみ動作するため、間欠比率の大きなアプリケーションでは平均消費電力を増加させることはない。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の基本構成を示す図。
【図２】本発明の第２の基本構成を示す図。
【図３】本発明の第１の実施形態の第１の構成例を示す図。
【図４】本発明の第１の実施形態の第２の構成例を示す図。
【図５】本発明の第２の実施形態の第１の構成例を示す図。
【図６】本発明の第２の実施形態の第２の構成例を示す図。
【図７】本発明の第３の実施形態の第１の構成例を示す図。
【図８】本発明の第３の実施形態の第２の構成例を示す図。
【図９】本発明の第４の実施形態の第１の構成例を示す図。
【図１０】本発明の第４の実施形態の第２の構成例を示す図。
【図１１】本発明の第５の実施形態を示す図。
【図１２】論理回路１１の一例を示す図。
【図１３】本発明の第６の実施形態の第１の構成例を示す図。
【図１４】本発明の第６の実施形態の第２の構成例を示す図。
【図１５】本発明の第６の実施形態の第３の構成例を示す図。
【図１６】従来のリーク電流低減回路の構成例を示す図。
【図１７】従来構成における制御端子の制御信号波形を示すタイムチャート。
【図１８】ＭＴ−ＣＭＯＳ技術の他の構成例を示す図。
【発明を実施するための最良の形態】
【００２１】
（本発明の第１の基本構成：参考例）
図１は、本発明のリーク電流低減回路の第１の基本構成を示す。
図１(a) は論理回路１１と正の電源電位（Ｖdd) との間に、パワースイッチを構成するｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３がそれぞれ高電位側および低電位側になるように縦属に接続し、ゲート電位制御回路１０が各トランジスタのゲート電位を制御する構成である。ゲート電位制御回路１０は、論理回路１１の動作停止時（オフ時）にｎＭＯＳトランジスタ１２のゲート端子を接地電位（０Ｖ) とし、ｐＭＯＳトランジスタ１３のゲート端子を正の電源電位（Ｖdd) としてそれぞれ非導通とする制御を行い、論理回路１１の動作時（オン時）にｎＭＯＳトランジスタ１２のゲート端子を正の電源電位以上（≧Ｖdd）とし、ｐＭＯＳトランジスタ１３のゲート電位を接地電位（０Ｖ) としてそれぞれ導通させる制御を行う。本基本構成は、以下に示す図３，５，７，９の各実施形態の第１の構成例に対応する。
【００２２】
図１(b) は論理回路１１と接地電位（０Ｖ) との間に、パワースイッチを構成するｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３がそれぞれ高電位側および低電位側になるように縦属に接続し、ゲート電位制御回路１０が各トランジスタのゲート電位を制御する構成である。ゲート電位制御回路１０は、論理回路１１の動作停止時（オフ時）にｎＭＯＳトランジスタ１２のゲート端子を接地電位（０Ｖ) とし、ｐＭＯＳトランジスタ１３のゲート端子を正の電源電位（Ｖdd) としてそれぞれ非導通とする制御を行い、論理回路１１の動作時（オン時）にｎＭＯＳトランジスタ１２のゲート端子を正の電源電位（Ｖdd) とし、ｐＭＯＳトランジスタ１３のゲート電位を接地電位以下（≦０Ｖ）としてそれぞれ導通させる制御を行う。本基本構成は、以下に示す図４，６，８，１０の各実施形態の第２の構成例に対応する。
【００２３】
なお、論理回路１１は間欠動作する装置に搭載される低閾値電圧トランジスタ回路であるが、上記のように無線タグ（ＲＦＩＤ）や携帯型無線端末に使用される高周波アナログ回路に限らず、一般に集積回路における論理回路や演算回路であってもよい。また、図示しないタイミング制御部により、論理回路１１の間欠動作のタイミングが制御されるとともに、ゲート電位制御回路１０が設定するゲート電位も同期して制御されるものとする。以下に示す各実施形態の構成においても同様である。
【００２４】
（本発明の第２の基本構成）
図２は、本発明のリーク電流低減回路の第２の基本構成を示す。
本構成は論理回路１１と正の電源電位（Ｖdd) との間に、パワースイッチを構成するｎＭＯＳトランジスタ１２を接続し、論理回路１１と接地電位（０Ｖ) との間に、パワースイッチを構成するｐＭＯＳトランジスタ１３を接続し、ゲート電位制御回路４０が各トランジスタのゲート電位を制御する構成である。ゲート電位制御回路４０は、論理回路１１の動作停止時（オフ時）にｎＭＯＳトランジスタ１２のゲート端子を接地電位（０Ｖ) とし、ｐＭＯＳトランジスタ１３のゲート端子を正の電源電位（Ｖdd) としてそれぞれ非導通とする制御を行う。また、論理回路１１の動作時（オン時）に、ｎＭＯＳトランジスタ１２のゲート端子を正の電源電位以上（≧Ｖdd）とし、ｐＭＯＳトランジスタ１３のゲート電位を接地電位以下（≦０Ｖ）としてそれぞれ導通させる制御を行う。本基本構成は、以下に示す図１１〜図１５の各実施形態の構成例に対応する。
【００２５】
（第１の実施形態）
図３は、本発明のリーク電流低減回路の第１の実施形態の第１の構成例を示す。図３(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図３(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００２６】
図において、論理回路１１と正の電源電位（Ｖdd）との間に、パワースイッチを構成するｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３がそれぞれ高電位側および低電位側になるように縦属に接続する。すなわち、ｎＭＯＳトランジスタ１２のドレインと正の電源電位（Ｖdd）が接続され、ｎＭＯＳトランジスタ１２のソースとｐＭＯＳトランジスタ１３のソースが接続され、ｐＭＯＳトランジスタ１３のドレインと論理回路１１の第１の電源端子が接続される。論理回路１１の第２の電源端子には接地電位（０Ｖ）が接続される。また、ｎＭＯＳトランジスタ１２のゲートには、相補的にオンオフするスイッチ１４，１５を介して正の電源電位（Ｖdd）または接地電位（０Ｖ）が接続される。ｐＭＯＳトランジスタ１３のゲートには、相補的にオンオフするスイッチ１６，１７を介して正の電源電位（Ｖdd）または接地電位（０Ｖ）が接続される。なお、スイッチ１４，１６、スイッチ１５，１７もそれぞれ相補的にオンオフする。
【００２７】
図３(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１５，１６がオンとなり、ｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）に制御され、ｐＭＯＳトランジスタ１３のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００２８】
一方、図３(b) に示す論理回路１１が動作時（オン時）には、スイッチ１４，１７がオン、スイッチ１５，１６がオフとなり、ｎＭＯＳトランジスタ１２のゲート電位が正の電源電位（Ｖdd）に制御され、ｐＭＯＳトランジスタ１３のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは導通して論理回路１１に電流が供給される。
【００２９】
本実施形態のリーク電流低減回路では、パワースイッチ（ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３）のゲート電位切替に、別のスイッチ１４〜１７を用いている。これら４個のスイッチには、本実施形態でパワースイッチと同様のトランジスタを用いることができるが、ゲート電位保持のみに用いるので、小ゲートサイズ（ゲート幅１μｍ以下）のトランジスタで十分である。このため、スイッチ１４〜１７におけるリーク電流は非常に小さい。
【００３０】
図４は、本発明のリーク電流低減回路の第１の実施形態の第２の構成例を示す。図４(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図４(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００３１】
本構成例では、論理回路１１の第１の電源端子に正の電源電位（Ｖdd) を接続し、第２の電源端子と接地電位（０Ｖ）との間に、パワースイッチを構成するｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３がそれぞれ高電位側および低電位側になるように縦属に接続しているが、各トランジスタのゲートに接続されるスイッチ１４〜１７の動作メカニズムは図３に示す第１の構成例と同じである。
【００３２】
（第２の実施形態）
図５は、本発明のリーク電流低減回路の第２の実施形態の第１の構成例を示す。図５(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図５(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００３３】
本構成例は、図３に示す第１の実施形態の第１の構成例におけるｎＭＯＳトランジスタ１２のゲートへの電位供給に電圧変換器（ＤＣ／ＤＣコンバータ）２１を用いることを特徴とする。電圧変換器２１は、電源端子の一方にスイッチ１４を介して正の電源電位（Ｖdd）を接続し、他方に接地電位（０Ｖ）を接続し、スイッチ１４がオフのときには動作を停止して接地電位（０Ｖ）を出力し、スイッチ１４がオンのときには昇圧動作により電源電位（Ｖdd）より高い電位を出力する。
【００３４】
図５(b) に示す論理回路１１が動作時（オン時）には、スイッチ１４，１７がオン、スイッチ１６がオフとなり、ｎＭＯＳトランジスタ１２のゲート電位は電圧変換器２１の昇圧動作により正の電源電位（Ｖdd）よりも高くなるように制御され、ｐＭＯＳトランジスタ１３のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは導通して論理回路１１に電流が供給される。このとき、ｎＭＯＳトランジスタ１２のゲート電位が電源電位（Ｖdd）よりも高くなるので、電源電位（Ｖdd）が低い場合でも論理回路１１に十分な電流を供給することができる。
【００３５】
一方、図５(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１６がオンとなり、電圧変換器２１の動作が停止してｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）になり、ｐＭＯＳトランジスタ１３のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００３６】
本実施形態における電圧変換器（ＤＣ／ＤＣコンバータ）２１は、ｎＭＯＳトランジスタ１２のゲートへの電位供給のみに用いられるので非常に低電力で動作する。また、電圧変換器２１は、論理回路１１の動作時にのみ動作する設定である。このため、ＲＦＩＤのように間欠比率の大きい用途では、電圧変換器２１による平均消費電力のアップはわずかである。
【００３７】
図６は、本発明のリーク電流低減回路の第２の実施形態の第２の構成例を示す。図６(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図６(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００３８】
本構成例は、図４に示す第１の実施形態の第２の構成例におけるｐＭＯＳトランジスタ１３のゲートへの電位供給に電圧変換器（ＤＣ／ＤＣコンバータ）２２を用いることを特徴とする。電圧変換器２２は、電源端子の一方に正の電源電位（Ｖdd）を接続し、他方にスイッチ１７を介して接地電位（０Ｖ）を接続し、スイッチ１７がオフのときには動作を停止して電源電位（Ｖdd）を出力し、スイッチ１７がオンのときには降圧動作により接地電位（０Ｖ）より低い電位を出力する。
【００３９】
図６(b) に示す論理回路１１が動作時（オン時）には、スイッチ１４，１７がオン、スイッチ１５がオフとなり、ｐＭＯＳトランジスタ１３のゲート電位は電圧変換器２２の降圧動作により接地電位（０Ｖ）よりも低くなるように制御され、ｎＭＯＳトランジスタ１２のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは導通して論理回路１１に電流が供給される。このとき、ｐＭＯＳトランジスタ１３のゲート電位が接地電位（０Ｖ）より低くなるので、電源電位（Ｖdd）が低い場合でも論理回路１１に十分な電流を供給することができる。なお、電圧変換器２２における平均消費電力のアップは、本実施形態の第１の構成例と同様にわずかである。
【００４０】
一方、図６(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１５がオンとなり、電圧変換器２２が動作を停止してｐＭＯＳトランジスタ１３のゲート電位が正の電源電位（Ｖdd）になり、ｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００４１】
（第３の実施形態）
図７は、本発明のリーク電流低減回路の第３の実施形態の第１の構成例を示す。図７(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図７(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００４２】
本構成例は、図３に示す第１の実施形態の第１の構成例におけるｎＭＯＳトランジスタ１２のゲートへの電位供給に電圧制御回路３１を用いることを特徴とする。電圧制御回路３１は、電源端子の一方にスイッチ１４を介して正の電源電位（Ｖdd）を接続し、他方に接地電位（０Ｖ）を接続し、スイッチ１４がオフのときには動作を停止して接地電位（０Ｖ）を出力し、スイッチ１４がオンのときには、論理回路１１の第１の電源端子（ｐＭＯＳトランジスタ１３のドレイン）の電位をモニタし、この電位が論理回路１１の最適動作電位になるように、ｎＭＯＳトランジスタ１２のゲート電位を制御する。すなわち、図７(b) に示す論理回路１１の動作時（オン時）には、スイッチ１４がオンになるので、電圧制御回路３１は論理回路１１への電圧レギュレータとして機能する。
【００４３】
一方、図７(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１６がオンとなり、電圧制御回路３１の動作が停止してｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）になり、ｐＭＯＳトランジスタ１３のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００４４】
図８は、本発明のリーク電流低減回路の第３の実施形態の第２の構成例を示す。図８(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図８(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００４５】
本構成例は、図４に示す第１の実施形態の第２の構成例におけるｐＭＯＳトランジスタ１３のゲートへの電位供給に電圧制御回路３２を用いることを特徴とする。電圧制御回路３２は、電源端子の一方に正の電源電位（Ｖdd）を接続し、他方にスイッチ１７を介して接地電位（０Ｖ）を接続し、スイッチ１７がオフのときには動作を停止して電源電位（Ｖdd）を出力し、スイッチ１７がオンのときには、論理回路１１の第２の電源端子（ｎＭＯＳトランジスタ１２のドレイン）の電位をモニタし、この電位が論理回路１１の最適動作電位になるように、ｐＭＯＳトランジスタ１３のゲート電位を制御する。すなわち、図８(b) に示す論理回路１１の動作時（オン時）には、スイッチ１７がオンになるので、電圧制御回路３２は論理回路１１への電圧レギュレータとして機能する。
【００４６】
一方、図８(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１５がオンとなり、ｐＭＯＳトランジスタ１３のゲート電位が電源電位（Ｖdd）になり、ｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００４７】
（第４の実施形態）
図９は、本発明のリーク電流低減回路の第４の実施形態の第１の構成例を示す。図９(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図９(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００４８】
本構成例は、図７に示す第３の実施形態の第１の構成例における電圧制御回路３１への電源供給に電圧変換器（ＤＣ／ＤＣコンバータ）２１を用いることを特徴とする。電圧変換器２１は、電源端子の一方にスイッチ１４を介して正の電源電位（Ｖdd）を接続し、他方に接地電位（０Ｖ）を接続し、スイッチ１４がオフのときには動作を停止して接地電位（０Ｖ）を出力し、スイッチ１４がオンのときには昇圧動作により電源電位（Ｖdd）より高い電位を出力する。
【００４９】
図９(b) に示す論理回路１１が動作時（オン時）には、スイッチ１４，１７がオン、スイッチ１６がオフとなり、電圧制御回路３１の電源電位は電圧変換器２１の昇圧動作により正の電源電位（Ｖdd）よりも高くなるように制御される。このとき、電圧制御回路３１は、論理回路１１の第１の電源端子（ｐＭＯＳトランジスタ１３のドレイン）の電位をモニタし、この電位が論理回路１１の最適動作電位になるように、ｎＭＯＳトランジスタ１２のゲート電位を制御する。このように、論理回路１１の動作時（オン時）には、電圧制御回路３１に電源電位（Ｖdd）よりも高い電源電位が供給されるので、電源電位（Ｖdd）が低い場合でも電圧レギュレータとして機能する。
【００５０】
一方、図９(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１６がオンとなり、電圧変換器２１および電圧制御回路３１がともに停止してｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）になり、ｐＭＯＳトランジスタ１３のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００５１】
図１０は、本発明のリーク電流低減回路の第４の実施形態の第２の構成例を示す。図１０(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図１０(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００５２】
本構成例は、図８に示す第３の実施形態の第２の構成例における電圧制御回路３２への電源供給に電圧変換器（ＤＣ／ＤＣコンバータ）２２を用いることを特徴とする。電圧変換器２２は、電源端子の一方に正の電源電位（Ｖdd）を接続し、他方にスイッチ１７を介して接地電位（０Ｖ）を接続し、スイッチ１７がオフのときには動作を停止して電源電位（Ｖdd）を出力し、スイッチ１７がオンのときには降圧動作により接地電位（０Ｖ）より低い電位を出力する。
【００５３】
図１０(b) に示す論理回路１１が動作時（オン時）には、スイッチ１４，１７がオン、スイッチ１５がオフとなり、電圧制御回路３２の電源電位は電圧変換器２２の降圧動作により接地電位（０Ｖ）よりも低くなるように制御される。このとき、電圧制御回路３２は、論理回路１１の第１の電源端子（ｐＭＯＳトランジスタ１３のドレイン）の電位をモニタし、この電位が論理回路１１の最適動作電位になるように、ｎＭＯＳトランジスタ１２のゲート電位を制御する。このように、論理回路１１の動作時（オン時）には、電圧制御回路３２に接地電位（０Ｖ）よりも低い電源電位が供給されるので、電源電位（Ｖdd）が低い場合でも電圧レギュレータとして機能する。
【００５４】
一方、図１０(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１５がオンとなり、電圧変換器２２および電圧制御回路３２がともに停止してｐＭＯＳトランジスタ１３のゲート電位が電源電位（Ｖdd）になり、ｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位（〜Ｖdd／２）になる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００５５】
本実施形態における電圧変換器（ＤＣ／ＤＣコンバータ）２２は、電圧制御回路３２への電位供給のみに用いられるので非常に低電力で動作する。また、電圧変換器２２は、論理回路１１の動作時にのみ動作する設定である。このため、ＲＦＩＤのように間欠比率の大きい用途では、電圧変換器２２による平均消費電力のアップはわずかである。
【００５６】
（第５の実施形態）
図１１は、本発明のリーク電流低減回路の第５の実施形態を示す。図１１(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図１１(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００５７】
本実施形態は、論理回路１１と正の電源電位（Ｖdd）との間に、パワースイッチを構成するｎＭＯＳトランジスタ１２を接続し、論理回路１１と接地電位（０Ｖ) との間に、パワースイッチを構成するｐＭＯＳトランジスタ１３を接続する。すなわち、ｎＭＯＳトランジスタ１２のドレインと正の電源電位（Ｖdd）が接続され、ｎＭＯＳトランジスタ１２のソースと論理回路１１の第１の電源端子が接続され、ｐＭＯＳトランジスタ１３のドレインと接地電位（０Ｖ）が接続され、ｐＭＯＳトランジスタ１３のソースと論理回路１１の第２の電源端子が接続される。論理回路１１は、例えば後述するＬＣフィルタを想定しており、このような容量Ｃを含むものとする。本構成は、図１８に示す従来構成に対して、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３の配置が逆になっている。
【００５８】
また、ｎＭＯＳトランジスタ１２のゲートには、相補的にオンオフするスイッチ１４，１５を介して正の電源電位（Ｖdd）または接地電位（０Ｖ）が接続される。ｐＭＯＳトランジスタ１３のゲートには、相補的にオンオフするスイッチ１６，１７を介して正の電源電位（Ｖdd）または接地電位（０Ｖ）が接続される。なお、スイッチ１４，１６、スイッチ１５，１７もそれぞれ相補的にオンオフする。
【００５９】
図１１(b) に示す論理回路１１が動作時（オン時）には、スイッチ１４，１７がオン、スイッチ１５，１６がオフとなり、ｎＭＯＳトランジスタ１２のゲート電位が正の電源電位（Ｖdd）に制御され、ｐＭＯＳトランジスタ１３のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは導通して論理回路１１に電流が供給される。このとき、論理回路１１内の容量Ｃの電位は、正の電源電位と接地電位の中間電位Ｖa （〜Ｖdd／２）になりうる。
【００６０】
図１１(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１５，１６がオンとなり、ｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）に制御され、ｐＭＯＳトランジスタ１３のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位および論理回路１１内の容量Ｃの電位は、正の電源電位と接地電位のほぼ中間電位（〜Ｖa ）に保持される。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００６１】
本実施形態のリーク電流低減回路では、パワースイッチ（ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３）のゲート電位切替に、別のスイッチ１４〜１７を用いている。これら４個のスイッチには、本実施形態でパワースイッチと同様のトランジスタを用いることができるが、ゲート電位保持のみに用いるので、小ゲートサイズ（ゲート幅１μｍ以下）のトランジスタで十分である。このため、スイッチ１４〜１７におけるリーク電流は非常に小さい。
【００６２】
図１２は、論理回路１１の一例を示す。ここでは、ＬＣフィルタと同じ特性を有し、オンチップに形成されるgm-Cフィルタを示す。入力端子と出力端子との間に、ブリッジ接続された４つgm-Cell の各接続点と接地間に容量Ｃ１，Ｃ２，Ｃ３を接続する構成であり、４つのgm-Cell と２つの容量Ｃ２がインダクタＬとして機能する。これらの容量は、論理回路特性として例えばバンドパスフィルタの通過帯域を調整する電位を保持する。
【００６３】
このような論理回路１１を図１１のリーク電流低減回路に適用した場合、論理回路１１の動作時（オン時）に、容量Ｃ１〜Ｃ３の電位も中間電位Ｖa となる。また、論理回路１１の動作停止時（オフ時）には、ｎＭＯＳトランジスタ１２のゲート電位は０Ｖ、ｐＭＯＳトランジスタ１３のゲート電位はＶddになり、両トランジスタのソース電位および容量Ｃ１〜Ｃ３の電位は動作時とほぼ同じ中間電位（〜Ｖa ）に保持される。これにより、論理回路１１は動作時と動作停止時（待機時）の内部電位（容量電位）の変化が小さくなるので、待機モードから動作モードに変わる立ち上げ時間を短くすることができる。
【００６４】
（第６の実施形態）
図１３は、本発明のリーク電流低減回路の第６の実施形態の第１の構成例を示す。図１３(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図１３(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００６５】
本構成例は、図１１に示す第５の実施形態におけるｎＭＯＳトランジスタ１２のゲートへの電位供給に電圧変換器（ＤＣ／ＤＣコンバータ）２１を用いることを特徴とする。電圧変換器２１は、電源端子の一方にスイッチ１４を介して正の電源電位（Ｖdd）を接続し、他方に接地電位（０Ｖ）を接続し、スイッチ１４がオフのときには動作を停止して接地電位（０Ｖ）を出力し、スイッチ１４がオンのときには昇圧動作により電源電位（Ｖdd）より高い電位を出力する。
【００６６】
図１３(b) に示す論理回路１１が動作時（オン時）には、スイッチ１４，１７がオン、スイッチ１６がオフとなり、ｎＭＯＳトランジスタ１２のゲート電位は電圧変換器２１の昇圧動作により正の電源電位（Ｖdd）よりも高くなるように制御され、ｐＭＯＳトランジスタ１３のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは導通して論理回路１１に電流が供給される。このとき、ｎＭＯＳトランジスタ１２のゲート電位が電源電位（Ｖdd）よりも高くなるので、電源電位（Ｖdd）が低い場合でも論理回路１１に十分な電流を供給することができる。
【００６７】
一方、図１３(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１６がオンとなり、電圧変換器２１の動作が停止してｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）になり、ｐＭＯＳトランジスタ１３のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位Ｖａになる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００６８】
図１４は、本発明のリーク電流低減回路の第６の実施形態の第２の構成例を示す。図１４(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図１４(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００６９】
本構成例は、図１１に示す第５の実施形態におけるｐＭＯＳトランジスタ１３のゲートへの電位供給に電圧変換器（ＤＣ／ＤＣコンバータ）２２を用いることを特徴とする。電圧変換器２２は、電源端子の一方に正の電源電位（Ｖdd）を接続し、他方にスイッチ１７を介して接地電位（０Ｖ）を接続し、スイッチ１７がオフのときには動作を停止して電源電位（Ｖdd）を出力し、スイッチ１７がオンのときには降圧動作により接地電位（０Ｖ）より低い電位を出力する。
【００７０】
図１４(b) に示す論理回路１１が動作時（オン時）には、スイッチ１４，１７がオン、スイッチ１５がオフとなり、ｐＭＯＳトランジスタ１３のゲート電位は電圧変換器２２の降圧動作により接地電位（０Ｖ）よりも低くなるように制御され、ｎＭＯＳトランジスタ１２のゲート電位が正の電源電位（Ｖdd）に制御され、両トランジスタは導通して論理回路１１に電流が供給される。このとき、ｐＭＯＳトランジスタ１３のゲート電位が接地電位（０Ｖ）より低くなるので、電源電位（Ｖdd）が低い場合でも論理回路１１に十分な電流を供給することができる。
【００７１】
一方、図１４(a) に示す論理回路１１が動作停止時（オフ時）には、スイッチ１４，１７がオフ、スイッチ１５がオンとなり、電圧変換器２２が動作を停止してｐＭＯＳトランジスタ１３のゲート電位が正の電源電位（Ｖdd）になり、ｎＭＯＳトランジスタ１２のゲート電位が接地電位（０Ｖ）に制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位Ｖａになる。このため、両トランジスタともにゲート／ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。
【００７２】
図１５は、本発明のリーク電流低減回路の第６の実施形態の第３の構成例を示す。図１５(a) は論理回路１１が動作停止時（オフ時）の接続状態を示し、図１５(b) は論理回路１１が動作時（オン時）の接続状態を示す。
【００７３】
本構成例は、図１１に示す第５の実施形態におけるｎＭＯＳトランジスタ１２およびｐＭＯＳトランジスタ１３の各ゲートへの電位供給に電圧変換器（ＤＣ／ＤＣコンバータ）２１，２２を用いることを特徴とする。電圧変換器２１は、電源端子の一方にスイッチ１４を介して正の電源電位（Ｖdd）を接続し、他方に接地電位（０Ｖ）を接続し、スイッチ１４がオフのときには動作を停止して接地電位（０Ｖ）を出力し、スイッチ１４がオンのときには昇圧動作により電源電位（Ｖdd）より高い電位を出力する。また、電圧変換器２２は、電源端子の一方に正の電源電位（Ｖdd）を接続し、他方にスイッチ１７を介して接地電位（０Ｖ）を接続し、スイッチ１７がオフのときには動作を停止して電源電位（Ｖdd）を出力し、スイッチ１７がオンのときには降圧動作により接地電位（０Ｖ）より低い電位を出力する。
【００７４】
これにより、論理回路１１の動作時（オン時）にはｎＭＯＳトランジスタ１２のゲート電位が電源電位（Ｖdd）よりも高くなり、かつｐＭＯＳトランジスタ１３のゲート電位が接地電位（０Ｖ）より低くなるので、電源電位（Ｖdd）が低い場合でも論理回路１１に十分な電流を供給することができる。
【００７５】
本実施形態における電圧変換器（ＤＣ／ＤＣコンバータ）２１，２２は、ｎＭＯＳトランジスタ１２およびｐＭＯＳトランジスタ１３の各ゲートへの電位供給のみに用いられるので非常に低電力で動作する。また、電圧変換器２１，２２は、論理回路１１の動作時にのみ動作する設定である。このため、ＲＦＩＤのように間欠比率の大きい用途では、電圧変換器２１，２２による平均消費電力のアップはわずかである。
【符号の説明】
【００７６】
１０  ゲート電位制御回路
１１  論理回路
１２  ｎＭＯＳトランジスタ
１３  ｐＭＯＳトランジスタ
１４，１５，１６，１７  スイッチ
２１，２２  電圧変換器（ＤＣ／ＤＣコンバータ）
３１，３２  電圧制御回路
９１  論理回路
９２  ｐＭＯＳトランジスタ
９３  ｎＭＯＳトランジスタ
９４，９５，９６，９７  スイッチ
【図１】
0005234858.tif 000002
【図２】
0005234858.tif 000003
【図３】
0005234858.tif 000004
【図４】
0005234858.tif 000005
【図５】
0005234858.tif 000006
【図６】
0005234858.tif 000007
【図７】
0005234858.tif 000008
【図８】
0005234858.tif 000009
【図９】
0005234858.tif 000010
【図１０】
0005234858.tif 000011
【図１１】
0005234858.tif 000012
【図１２】
0005234858.tif 000013
【図１３】
0005234858.tif 000014
【図１４】
0005234858.tif 000015
【図１５】
0005234858.tif 000016
【図１６】
0005234858.tif 000017
【図１７】
0005234858.tif 000018
【図１８】
0005234858.tif 000019