(57)【特許請求の範囲】
【請求項１】
接地選択ラインと隣接する第１グループと、ストリング選択ラインと隣接する第２グループとに分離され、前記接地選択ラインと前記ストリング選択ラインとの間に配列されたワードラインを有するメモリブロックと、
選択されたワードラインが前記第１及び第２グループのうちの何れに属するかに従って、前記接地選択ライン及び前記ストリング選択ラインのアクティブ順序及び非選択ワードラインに印加される第１読み出し電圧及び、前記第１読み出し電圧より高い第２読み出し電圧を決定する制御ロジックと、
読み出し動作時、前記制御ロジックによって決定された結果によって、前記非選択されたワードラインを前記第１及び第２読み出し電圧で駆動し、前記接地選択ライン及び前記ストリング選択ラインをアクティブにさせる行選択回路と、を含み、
前記選択されたワードラインが前記第１グループに属する場合、前記行選択回路は前記ストリング選択ラインにすぐ隣接した非選択されたワードラインを前記第１読み出し電圧で駆動し、
前記第１読み出し電圧が印加された非選択されたワードラインを除外した残りの非選択されたワードラインを前記第２読み出し電圧で駆動し、
前記接地選択ラインはビットラインプリチャージの際アクティブにされ、前記ストリング選択ラインはビットラインデベロップの際アクティブにされ、
前記選択されたワードラインが前記第２グループに属する場合、前記行選択回路は前記接地選択ラインにすぐ隣接した非選択されたワードラインを前記第１読み出し電圧で駆動し、
前記第１読み出し電圧が印加された非選択されたワードラインを除外した残りの非選択されたワードラインを前記第２読み出し電圧で駆動し、
前記ストリング選択ラインは前記ビットラインプリチャージの際アクティブにされ、前記接地選択ラインは前記ビットラインデベロップの際アクティブにされることを特徴とするフラッシュメモリ装置。
【請求項２】
カップリング現象によって高まった前記第１読み出し電圧は第２読み出し電圧より高くないことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するように構成されるメモリコントローラと、を含み、
前記フラッシュメモリ装置は請求項１に記載されたフラッシュメモリ装置であることを特徴とするメモリシステム。
【請求項４】
マイクロプロセッサと、
フラッシュメモリ装置と、
前記マイクロプロセッサからの要請に従って、前記フラッシュメモリ装置を制御するように構成されるメモリコントローラと、を含み、
前記フラッシュメモリ装置は請求項１に記載されたフラッシュメモリ装置であることを特徴とするコンピューティングシステム。
【請求項５】
第１及び第２選択ライン間に配列されたワードラインを有するメモリブロックを含むフラッシュメモリ装置の読出し方法において、
前記ワードラインは接地選択ラインと隣接する第１グループと、ストリング選択ラインと隣接する第２グループとに分離され、
前記方法は、
選択されたワードラインが前記第１及び第２グループのうちの何れに属するかを判別する段階と、
前記選択されたワードラインが前記第１グループ又は前記第２グループのうち何れに属するかに従って、前記接地選択ライン及び前記ストリング選択ラインのアクティブ順序を決定する段階と、
前記接地選択ライン及び前記ストリング選択ラインのアクティブ順序及び非選択ワードラインに印加される第１読み出し電圧及び、前記第１読み出し電圧より高い第２読み出し電圧を決定する段階と、
読み出し動作時、前記第１および第２読み出し電圧が決定された結果によって、前記非選択されたワードラインを前記第１及び第２読み出し電圧で駆動し、前記接地選択ライン及び前記ストリング選択ラインのアクティブ順序を決定する段階と、
前記選択されたワードラインが前記第１グループに属する場合、前記行選択回路は前記ストリング選択ラインにすぐ隣接した非選択されたワードラインを前記第１読み出し電圧を決定する段階と、
前記行選択回路は前記第１読み出し電圧が印加された非選択されたワードラインを除外した残りの非選択されたワードラインを前記第２読み出し電圧で駆動する段階と、
前記接地選択ラインはビットラインプリチャージの際アクティブにされ、前記ストリング選択ラインはビットラインデベロップの際アクティブにされる段階とを含み、
前記選択されたワードラインが前記第２グループに属する場合、前記行選択回路は前記接地選択ラインにすぐ隣接した非選択されたワードラインを前記第１読み出し電圧で駆動する段階と、
前記行選択回路は前記第１読み出し電圧が印加された非選択されたワードラインを除外した残りの非選択されたワードラインを前記第２読み出し電圧で駆動する段階と、
前記ストリング選択ラインは前記ビットラインプリチャージの際アクティブにされ、前記接地選択ラインは前記ビットラインデベロップの際アクティブにされる段階と、を含むことを特徴とする方法。
【請求項６】
カップリング現象によって高まった前記第１読み出し電圧は第２読み出し電圧より高くないことを特徴とする請求項５に記載のフラッシュメモリ装置の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、より具体的には読み出し動作時ソフトプログラム現象を防止できるフラッシュメモリ装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、複数のメモリ領域が一回のプログラム動作で消去またはプログラムされる一種のＥＥＰＲＯＭである。ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能であるので、継続的な更新が必要なシステムプログラミング（Ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡大されている。特に、フラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと称する）は、既存のＥＥＰＲＯＭに比べて集積度が高くて大容量補助記憶装置への応用に非常に有利である。フラッシュメモリ装置は、各保存素子に使用されるロジックゲートの形態によってＮＡＮＤフラッシュメモリ装置とＮＯＲフラッシュメモリ装置とからなる。ＮＡＮＤフラッシュメモリ装置は、ＮＯＲフラッシュメモリ装置に比べて集積度が非常に高い。
【０００３】
図１は、一般的なＮＡＮＤフラッシュメモリ装置を示すブロック図である。
図１に示すように、ＮＡＮＤフラッシュメモリ装置１０は、メモリセルアレイ２０、行選択回路（図面には"Ｘ−ＳＥＬ"と表記する）４０、及びページバッファ回路６０を含む。メモリセルアレイ２０は、ビットラインＢＬ０〜ＢＬm-１に各々連結される複数のセルストリング（または、ＮＡＮＤストリング）２１を含む。各列のセルストリング２１は、第１選択トランジスタとしてストリング選択トランジスタ（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）、第２選択トランジスタとして接地選択トランジスタ（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ、ＧＳＴ）、及び選択トランジスタＳＳＴ、ＧＳＴ間に直列連結された複数のフラッシュＥＥＰＲＯＭセル、またはメモリセルＭＣ０〜ＭＣｎ-１で構成される。各列のストリング選択トランジスタＳＳＴは、対応するビットラインに連結したドレインとストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ、ＳＳＬ）に連結されたゲートとを有する。
【０００４】
接地選択トランジスタＧＳＴは、共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ、ＣＳＬ）に連結されたソースと接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ、ＧＳＬ）に連結されたゲートとを有する。ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインとの間にはメモリセルＭＣｎ-１〜ＭＣ０が直列連結されている。各セルストリングのセルは、フローティングゲートトランジスタで構成され、トランジスタの制御ゲートは、対応するワードラインＷＬｎ-１〜ＷＬ０に各々連結される。ストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬｎ-１、及び接地選択ラインＧＳＬは、行選択回路４０に電気的に連結されている。メモリセルアレイ２０を通して配列されるビットラインＢＬ０〜ＢＬm-１は、ページバッファ回路６０に電気的に連結されている。
【０００５】
行選択回路４０は、行アドレス情報によってワードラインのうち一つのワードラインを選択し、選択されたワードラインと非選択されたワードラインとに各動作モードによるワードライン電圧を供給する。例えば、行選択回路４０は、プログラム動作モード時、選択されるワードラインにプログラム電圧（ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）を供給し、非選択されるワードラインにパス電圧（ｐａｓｓ  ｖｏｌｔａｇｅ）を供給する。ページバッファ回路６０は、プログラム動作モードでプログラムされるデータによってビットラインＢＬ０〜ＢＬm-１で電源電圧（またはプログラム禁止電圧：ｐｒｏｇｒａｍ-ｉｎｈｉｂｉｔｅｄ  ｖｏｌｔａｇｅ）または接地電圧（またはプログラム電圧：ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）を各々供給する。
【０００６】
よく知られた通り、ＮＡＮＤ型フラッシュメモリ１０のメモリセルはF-Nトンネルリング電流（Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ  ｃｕｒｒｅｎｔ）を利用して消去及びプログラムされる。ＮＡＮＤ型フラッシュメモリの消去及びプログラム方法は、特許文献１に"ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ"という題目で、 特許文献２に "ＮＯＮＶＯＬＡＴＩＬＥ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＨＡＶＩＮＧ  ＡＤＪＵＳＴＡＢＬＥ  ＥＲＡＳＥ/ＰＲＯＧＲＡＭ  ＴＨＲＥＳＨＯＬＤ  ＶＯＬＴＡＧＥ  ＶＥＲＩＦＩＣＡＴＩＯＮ  ＣＡＰＡＢＩＬＩＴＹ"という題目で各々掲載されている。
【０００７】
行選択回路４０は、読み出し動作モード時（または、読み出し動作時）選択されるワードラインに接地電圧ＧＮＤを供給し、非選択されるワードラインに読み出し電圧（ｒｅａｄ  ｖｏｌｔａｇｅ）を供給する。ページバッファ回路６０は、読み出し/検証動作モードでビットラインＢＬ０〜ＢＬm-１を通して選択されたワードラインのメモリセルからデータを感知する。ページバッファ回路６０の感知動作を通してメモリセルがプログラムされたセルであるか消去されたセルであるかが確認される。このようなページバッファ回路の一例は、特許文献３に "ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＷＩＴＨ  ＬＡＴＣＨ-ＦＲＥＥ  ＢＵＦＦＥＲＳ  ＴＨＥＲＥＩＮ  ＦＯＲ  ＰＲＥＶＥＮＴＩＮＧ  ＲＥＡＤ  ＦＡＩＬＵＲＥＳ"という題目で掲載されている。
【０００８】
読み出し動作モードは、ビットラインディスチャージ（ｂｉｔｌｉｎｅ  ｄｉｓｃｈａｒｇｅ）、ビットラインプリチャージ（ｂｉｔｌｉｎｅ  ｐｒｅｃｈａｒｇｅ）、ビットラインデベロップ（ｂｉｔｌｉｎｅ  ｄｅｖｅｌｏｐ）、及び感知（ｓｅｎｓｉｎｇ）区間で構成される。前述した区間は、順次に構成される。ビットラインディスチャージ区間の間、ビットラインはディスチャージされる。ディスチャージされたビットラインは、ビットラインプリチャージ区間の間、特定プリチャージレベルを有するようにプリチャージされる。また、ビットラインをディスチャージ後、ビットラインプリチャージ区間で非選択されたワードラインに読み出し電圧Ｖｒｅａｄ（例えば、+４.５Ｖ）が印加され、選択されたワードラインに０Ｖが印加される。
【０００９】
ビットラインデベロップ区間の間、選択されたワードラインに連結されたメモリセルが消去されたセルであれば（すなわち、オンセルであれば）、ビットラインのプリチャージレベルは、ローレベル（例えば、接地レベル）に落ちる。しかしながら、メモリセルがプログラムされたセルであれば（すなわち、オフセルであれば）、ビットラインのプリチャージレベルはそのまま維持される。このように、メモリセルのプログラム状態によってビットラインのプリチャージレベルが変わるが、これをビットラインデベロップ（ｂｉｔｌｉｎｅ  ｄｅｖｅｌｏｐ）という。ビットラインのプリチャージレベルは、感知区間の間、ページバッファ回路６０によって感知される。このような読み出し動作を通してメモリセルが消去されたセルであるかプログラムされたセルであるかが判断される。
【００１０】
読み出し動作モード時、ビットラインデベロップ区間で読み出し電圧がストリング選択ラインまたは接地選択ラインに印加される場合、ストリング選択ラインに隣接したワードラインまたは接地選択ラインに隣接したワードラインはカップリング現象によって読み出し電圧より昇圧される。このような場合、ストリング選択ラインに隣接したワードラインまたは接地選択ラインに隣接したワードラインに連結されたセルは、ソフトプログラムされる。
【特許文献１】米国特許公報第５４７３５６３号明細書
【特許文献２】米国特許公報第５６９６７１７号明細書
【特許文献３】米国特許公報第５７６１１３２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、読み出し動作時ソフトプログラム現象を防止できるフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の特徴によるフラッシュメモリ装置は、第１グループと第２グループとに分離され、第１及び第２選択ライン間に配列されたワードラインを有するメモリブロックと、選択されたワードラインが前記第１及び第２グループのうちの何れに属するかに従って、前記第１及び第２選択ラインのアクティブ順序及び非選択ワードラインに印加される第１及び第２読み出し電圧を決定する制御ロジックと、読み出し動作時、前記制御ロジックによって決定された結果によって、前記非選択されたワードラインを前記第１及び第２読み出し電圧で駆動し、前記第１及び第２選択ラインをアクティブにさせる行選択回路と、を含む。
【００１３】
この実施形態において、前記第１グループは前記第１選択ラインと隣接し、前記第１選択ラインは接地選択ラインに構成され、前記第２グループは前記第２選択ラインと隣接し、前記第２選択ラインはストリング選択ラインで構成される。
この実施形態において、前記第１読み出し電圧は第２読み出し電圧より低く、カップリング現象によって高まった前記第１読み出し電圧は第２読み出し電圧より高くない。
【００１４】
この実施形態において、前記選択されたワードラインが前記第１グループに属する場合、前記行選択回路は前記第２選択ラインにすぐ隣接した非選択されたワードラインを前記第１読み出し電圧で駆動する。
この実施形態において、前記行選択回路は前記第１読み出し電圧が印加された非選択されたワードラインを除外した残り非選択されたワードラインを前記第２読み出し電圧で駆動する。
この実施形態において、前記第２選択ラインはビットラインデベロップの際アクティブにされ、前記第１選択ラインはビットラインプリチャージの際アクティブにされる。
【００１５】
この実施形態において、前記選択されたワードラインが前記第２グループに属する場合、前記行選択回路は前記第１選択ラインにすぐ隣接した非選択されたワードラインを前記第１読み出し電圧で駆動する。
この実施形態において、前記行選択回路は前記第１読み出し電圧が印加された非選択されたワードラインを除外した残りの非選択されたワードラインを前記第２読み出し電圧で駆動する。
この実施形態において、前記第１選択ラインは前記ビットラインデベロップの際アクティブにされ、前記第２選択ラインは前記ビットラインプリチャージの際アクティブにされる。
【発明の効果】
【００１６】
本発明によるフラッシュメモリ装置は、読み出し動作時ソフトプログラム現象を防止できる。
【発明を実施するための最良の形態】
【００１７】
以下、添付された図面を参照して本発明の実施形態に対して詳細に説明する。
本発明のフラッシュメモリ装置は、読み出し動作時、ストリング選択ラインに隣接したワードラインまたは接地選択ラインに隣接したワードラインに第２読み出し電圧より低い第１読み出し電圧を印加する。したがって、アクティブにされたストリング選択ラインに隣接したワードラインまたはアクティブにされた接地選択ラインに隣接したワードラインの電圧がカップリング現象によって高まっても、本発明のフラッシュメモリ装置はソフトプログラム現象を防止できる。
【００１８】
第１グループと第２グループとに分離され、第１及び第２選択ライン間に配列されたワードラインを有するメモリブロック、選択されたワードラインが第１及び第２グループのうち、何れに属するかにしたがって、第１及び第２選択ラインのアクティブ順序及び非選択ワードラインに印加される第１及び第２読み出し電圧を決定する制御ロジック、及び読み出し動作時、制御ロジックによって決定された結果によって非選択されたワードラインを第１及び第２読み出し電圧で駆動し、第１及び第２選択ラインをアクティブにさせる行選択回路を含む。このような構成によって、本発明のフラッシュメモリ装置は、選択されたワードラインの位置にしたがって、ストリング選択ラインＳＳＬまたは接地選択ラインＧＳＬにすぐ隣接したワードラインに第２読み出し電圧より低い第１読み出し電圧を印加する。デベロップ区間でストリング選択ラインに隣接したワードラインまたは接地選択ラインに隣接したワードラインに連結されたメモリセルに発生できるソフトプログラム現象を防止できる。
【００１９】
図２は、本発明の実施形態によるフラッシュメモリ装置を示すブロック図である。
図２に示すように、本発明の実施形態によるフラッシュメモリ装置１００は、メモリセルアレイ１１０、行選択回路１２０、電圧発生回路１３０、制御ロジック１４０、及びページバッファ回路１５０を含む。メモリセルアレイ１１０は、複数のメモリブロック（図示せず）を含み、メモリブロックは各々図１に示すようにワードライン及びビットラインの交差領域に配列されたメモリセルを含む。
【００２０】
行選択回路１２０は、読み出し動作モード時（または、読み出し動作時）選択されたワードラインに接地電圧ＧＮＤを供給し、非選択されたワードラインに対応される第１及び第２読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２を供給する。第１読み出し電圧Ｖｒｅａｄ１は、選択されたワードラインの位置にしたがってストリング選択ラインＳＳＬに隣接したワードラインＷＬｎ-１及び接地選択ラインＧＳＬに隣接したワードラインＷＬ０のうちの一つに印加される。第２読み出し電圧Ｖｒｅａｄ２は、非選択されたワードラインのうち、第１読み出し電圧Ｖｒｅａｄ１が印加されたワードラインを除外した残りのワードラインに印加される。
【００２１】
ページバッファ回路１５０は、読み出し動作時メモリセルに保存されたデータを感知し、入/出力装置１６０は読み出し動作時感知されたデータを外部に提供する。
【００２２】
電圧発生回路１３０は、読み出し動作時制御ロジック１４０の制御によって第１及び第２読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２を発生する。第１読み出し電圧Ｖｒｅａｄ１は、第２読み出し電圧Ｖｒｅａｄ２より低く設定される。第１読み出し電圧Ｖｒｅａｄ１が印加された非選択されたワードラインＷＬ０またはＷＬ３１の電圧がカップリング現象によって高まる場合、高まった第１読み出し電圧Ｖｒｅａｄ１は、第２読み出し電圧Ｖｒｅａｄ２より高くない。第２読み出し電圧Ｖｒｅａｄ２は、従来技術で記述した読み出し電圧Ｖｒｅａｄと同様である。
【００２３】
制御ロジック１４０は、フラッシュメモリ装置１００の全般的な動作を制御する。読み出し動作モード時、制御ロジック１４０は、第１及び第２読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２が発生されるように電圧発生回路１３０を制御する。また、制御ロジック１４０は、選択されたワードラインの位置にしたがって、非選択ワードラインに印加される読み出し電圧及び選択ラインＳＳＬ、ＧＳＬのアクティブ時点を決定するように行選択回路１２０を制御する。
【００２４】
フラッシュメモリ装置１００の読み出し動作モード時、第１読み出し電圧Ｖｒｅａｄ１は、選択されたワードラインの位置にしたがってストリング選択ラインＳＳＬに隣接したワードラインＷＬｎ-１及び接地選択ラインＧＳＬに隣接したワードラインＷＬ０のうち一つに印加される。また、ビットラインデベロップの際ストリング選択ラインＳＳＬまたは接地選択ラインＧＳＬはアクティブにされる。アクティブにされたストリング選択ラインＳＳＬに隣接したワードラインＷＬｎ-１または接地選択ラインＧＳＬに隣接したワードラインＷＬ０はカップリング現象により昇圧される。しかし、第１読み出し電圧Ｖｒｅａｄ１のレベルは、第２読み出し電圧Ｖｒｅａｄ２のレベルより低い。また、カップリング現象によって高まった第１読み出し電圧Ｖｒｅａｄ１は、第２読み出し電圧Ｖｒｅａｄ２より高くない。したがって、ワードラインＷＬ０またはＷＬ３１に連結されたメモリセルは、カップリング現象によるソフトプログラム現象を防止できる。
【００２５】
結果的に、読み出し動作モード時、フラッシュメモリ装置１００は、デベロップ区間でストリング選択ラインに隣接したワードラインまたは接地選択ラインに隣接したワードラインに連結されたメモリセルに発生するソフトプログラム現象を防止できる。
【００２６】
図３及び図４は、図２に示されたフラッシュメモリ装置の読み出し動作タイミング図である。
以下、メモリブロックが３２本のワードラインＷＬ０〜ＷＬ３１を含むという仮定下にフラッシュメモリ装置１００の読み出し動作が説明される。また、ワードラインＷＬ０〜ＷＬ３１のうちワードラインＷＬ０〜ＷＬ１５は、第１グループ、及びワードラインＷＬ１６〜ＷＬ３１は、第２グループと称する。しかしながら、このような構成は、一実施形態に過ぎず、本発明で説明されるワードライングループのワードライン数及び構成は多様な形態に変更可能である。
【００２７】
図３は、第１グループＷＬ０〜ＷＬ１５に属するワードラインが選択される場合、フラッシュメモリ装置１００の読み出し動作タイミング図である。図４は、第２グループＷＬ１６〜ＷＬ３１に属するワードラインが選択される場合、フラッシュメモリ装置１００の読み出し動作タイミング図である。
まず、図３を参照して第１グループＷＬ０〜ＷＬ１５に属するワードラインが選択される場合、フラッシュメモリ装置１００の読み出し動作を説明すると、次の通りである。
【００２８】
図３に示すように、ビットラインディスチャージ区間ＢＬ  Ｄｉｓｃｈａｒｇｅの間ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、共通ソースラインＣＳＬ、及びワードラインＷＬ０〜ＷＬ３１に接地電圧０Ｖが印加される。
【００２９】
ビットラインプリチャージ区間ＢＬ  Ｐｒｅｃｈａｒｇｅの間、ビットラインは特定プリチャージレベルを有するようにプリチャージされる。また、図３に示すように、第２読み出し電圧Ｖｒｅａｄ２が接地選択ラインＧＳＬ、第１グループＷＬ０〜ＷＬ１５及び第２グループＷＬ１６〜ＷＬ３１の非選択されたワードラインに印加される。第２読み出し電圧Ｖｒｅａｄ２が印加される接地選択ラインＧＳＬは、アクティブにされる。接地電圧０Ｖがストリング選択ラインＳＳＬには印加され、第１読み出し電圧Ｖｒｅａｄ１が第２グループＷＬ１６〜ＷＬ３１の非選択されたワードラインＷＬ３１に印加される。第１グループＷＬ０〜ＷＬ１５の選択されたワードラインには、接地電圧０Ｖが印加される。
【００３０】
ビットラインプリチャージ区間ＢＬ  Ｐｒｅｃｈａｒｇｅの間、接地電圧０Ｖがストリング選択ラインＳＳＬに印加されるので、選択されたワードラインのセルが消去セルであっても、セルストリングは電流パスを形成しない。
【００３１】
ビットラインがプリチャージされる区間の間、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに第２読み出し電圧Ｖｒｅａｄ２が印加され、選択されたワードラインに連結されたメモリセルは、消去されたセルと仮定する。このような場合、消去されたセルは、オンセルであるので、セルストリングは電流パスを形成する。したがって、ビットラインがプリチャージされる区間の間、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに第２読み出し電圧Ｖｒｅａｄ２が印加されると、フラッシュメモリ装置は不必要な電力を消費する。しかしながら、前述したように、フラッシュメモリ装置１００のセルストリングは、ビットラインがプリチャージされる区間の間、電流パスを形成しない。したがって、本発明のフラッシュメモリ装置１００は、ビットラインがプリチャージされる区間の間、不必要な電力を消費しない。
【００３２】
図３に示すように、ビットラインデベロップ区間ＢＬ  Ｄｅｖｅｌｏｐの間、第２読み出し電圧Ｖｒｅａｄ２がストリング選択ラインＳＳＬに印加される。したがって、アクティブにされたストリング選択ラインＳＳＬに隣接した非選択されたワードラインＷＬ３１の電圧は、ストリング選択ラインＳＳＬに印加される電圧とのカップリング現象により上昇される。しかしながら、第１読み出し電圧Ｖｒｅａｄ１は、第２読み出し電圧Ｖｒｅａｄ２より低い。また、第１読み出し電圧Ｖｒｅａｄ１が印加された非選択されたワードラインＷＬ３１の電圧がカップリング現象によって高まる場合、高まった第１読み出し電圧Ｖｒｅａｄ１は、第２読み出し電圧Ｖｒｅａｄ２より高くない。したがって、カップリング現象による非選択されたワードラインＷＬ３１に連結されたメモリセルのソフトプログラム現象が防止できる。
【００３３】
接地選択ラインＧＳＬがビットラインプリチャージ区間ＢＬ  Ｐｒｅｃｈａｒｇｅでローレベル電圧、及びビットラインデベロップ区間ＢＬ  Ｄｅｖｅｌｏｐで第２読み出し電圧Ｖｒｅａｄ２が印加される場合、読み出し動作に問題が生まれることがある。例えば、ワードラインＷＬ０が選択されて、ビットラインデベロップ区間ＢＬ  Ｄｅｖｅｌｏｐで接地選択ラインＧＳＬに第２読み出し電圧Ｖｒｅａｄ２が印加される場合、カップリングによって選択されたワードラインＷＬ０の電圧が高まる。選択されたワードラインＷＬ０の電圧が高まる場合、正常な読み出し動作が行なわれない。したがって、選択されたワードラインが第１グループＷＬ０〜ＷＬ１５にある場合、第２読み出し電圧Ｖｒｅａｄ２がビットラインプリチャージ区間ＢＬ  Ｐｒｅｃｈａｒｇｅ、接地選択ラインＧＳＬに印加される。
【００３４】
図４を参照して第２グループＷＬ１６〜ＷＬ３１に属するワードラインが選択される場合、フラッシュメモリ装置１００の読み出し動作を説明すると、次の通りである。
ビットラインディスチャージ区間ＢＬ  Ｄｉｓｃｈａｒｇｅの間のタイミング図は、図３に示されたものと同様であるので、説明を省略する。
【００３５】
図４に示すように、ビットラインプリチャージ区間ＢＬ  Ｐｒｅｃｈａｒｇｅの間、図４に示すように、第２読み出し電圧Ｖｒｅａｄ２がストリング選択ラインＳＳＬ、及び第１グループＷＬ０〜ＷＬ１５及び第２グループＷＬ１６〜ＷＬ３１の非選択されたワードラインに印加される。第２読み出し電圧Ｖｒｅａｄ２が印加されるストリング選択ラインＳＳＬは、アクティブにされる。接地電圧０Ｖが接地選択ラインＧＳＬに印加され、第１読み出し電圧Ｖｒｅａｄ１が第１グループＷＬ０〜ＷＬ１５の非選択されたワードラインＷＬ０に印加される。第２グループＷＬ１６〜ＷＬ３１の選択されたワードラインには接地電圧０Ｖが印加される。
【００３６】
ビットラインプリチャージ区間ＢＬ  Ｐｒｅｃｈａｒｇｅの間、接地電圧０Ｖが接地選択ラインＧＳＬに印加されるので、選択されたワードラインのセルが消去セルであっても、セルストリングは電流パスを形成しない。したがって、本発明のフラッシュメモリ装置１００は、ビットラインがプリチャージされる区間の間、不必要な電力を消費しない。
【００３７】
図４に示すように、ビットラインデベロップ区間ＢＬ  Ｄｅｖｅｌｏｐの間、第２読み出し電圧Ｖｒｅａｄ２が接地選択ラインＧＳＬに印加される。したがって、アクティブにされた接地選択ラインＧＳＬに隣接した非選択されたワードラインＷＬ０の電圧は、接地選択ラインＧＳＬに印加される電圧とのカップリング現象によって上昇する。しかしながら、第１読み出し電圧Ｖｒｅａｄ１は、第２読み出し電圧Ｖｒｅａｄ２より低い。また、第１読み出し電圧Ｖｒｅａｄ１が印加された非選択されたワードラインＷＬ３１の電圧がカップリング現象によって高まる場合、高まった第１読み出し電圧Ｖｒｅａｄ１は第２読み出し電圧Ｖｒｅａｄ２より高くない。したがって、カップリング現象による非選択されたワードラインＷＬ０に連結されたメモリセルのソフトプログラム現象が防止できる。
【００３８】
ストリング選択ラインＳＳＬがビットラインプリチャージ区間ＢＬ  Ｐｒｅｃｈａｒｇｅでローレベル電圧、そしてビットラインデベロップ区間ＢＬ  Ｄｅｖｅｌｏｐで第２読み出し電圧Ｖｒｅａｄ２が印加される場合、読み出し動作に問題が発生することがある。例えば、ワードラインＷＬ３１が選択され、ビットラインデベロップ区間ＢＬ  Ｄｅｖｅｌｏｐでストリング選択ラインＳＳＬに第２読み出し電圧Ｖｒｅａｄ２が印加される場合、カップリングによって選択されたワードラインＷＬ３１の電圧が高まる。選択されたワードラインＷＬ３１の電圧が高まる場合、正常な読み出し動作が遂行されざるを得ない。したがって、選択されたワードラインが第２グループＷＬ１６〜ＷＬ３１にある場合、第２読み出し電圧Ｖｒｅａｄ２がビットラインプリチャージ区間ＢＬ  Ｐｒｅｃｈａｒｇｅにストリング選択ラインＳＳＬに印加される。
【００３９】
結果的に、フラッシュメモリ装置は、読み出し動作モード時、デベロップ区間でストリング選択ラインに隣接したワードライン、または接地選択ラインに隣接したワードラインに連結したメモリセルに発生するソフトプログラム現象を防止できる。
【００４０】
図５は、本発明の実施形態によるフラッシュメモリ装置の読み出し動作を説明するためのフローチャートである。
図５に示すように、読み出し動作モード時、ステップＳ１０００で選択されたワードラインが第１グループＷＬ０〜ＷＬ１５及び第２グループＷＬ１６〜ＷＬ３１のうち、何れに属するのか判別される。
【００４１】
第１グループＷＬ０〜ＷＬ１５に選択されたワードラインが属する場合、ビットラインプリチャージの際、接地選択ラインＧＳＬはアクティブにされ、前記第１読み出し電圧Ｖｒｅａｄ１はストリング選択ラインにＳＳＬすぐ隣接した非選択されたワードラインに印加される（Ｓ２０００）。また、第２読み出し電圧Ｖｒｅａｄ２は、第１読み出し電圧Ｖｒｅａｄ１が印加された非選択されたワードラインを除外した残りの非選択されたワードラインに印加される（Ｓ２０００）。以後、ビットラインデベロップの際、ストリング選択ラインＳＳＬがアクティブにされる（Ｓ３０００）。
【００４２】
第２グループＷＬ１６〜ＷＬ３１に選択されたワードラインが属する場合、ビットラインプリチャージの際、ストリング選択ラインＳＳＬはアクティブにされ、第１読み出し電圧Ｖｒｅａｄ１は接地選択ラインにＧＳＬにすぐ隣接した非選択されたワードラインに印加される（Ｓ４０００）。また、第２読み出し電圧Ｖｒｅａｄ２は、第１読み出し電圧Ｖｒｅａｄ１が印加された非選択されたワードラインを除外した残りの非選択されたワードラインに印加される（Ｓ４０００）。以後、ビットラインデベロップの際、接地選択ラインＧＳＬがアクティブにされる（Ｓ５０００）
【００４３】
前述したように、第１読み出し電圧Ｖｒｅａｄ１は、第２読み出し電圧Ｖｒｅａｄ２より低く設定される。第１読み出し電圧Ｖｒｅａｄ１が印加された非選択されたワードラインＷＬ０またはＷＬ３１の電圧がカップリング現象によって高まる場合、高まった第１読み出し電圧Ｖｒｅａｄ１は第２読み出し電圧Ｖｒｅａｄ２より高くない。したがって、第１読み出し電圧Ｖｒｅａｄ１がワードラインＷＬ３１またはワードラインＷＬ０に印加されるので、ビットラインデベロップの際、ワードラインＷＬ３１またはワードラインＷＬ０に連結されたメモリセルに発生するソフトプログラム現象が防止される。
【００４４】
結果的に、本発明のフラッシュメモリ装置は、読み出し動作モード時、デベロップ区間でストリング選択ラインに隣接したワードラインまたは接地選択ラインに隣接したワードラインに連結されたメモリセルに発生するソフトプログラム現象を防止できる。
【００４５】
図６は、本発明によるフラッシュメモリ装置を含んだコンピュータシステムを概略的に示す図である。
フラッシュメモリ装置は、電力が遮断されても保存されたデータを維持できる不揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、及びＭＰ３Ｐのようなモバイル装置の使用増加によって、フラッシュメモリ装置は、データストレージだけでなく、コードストレージとしてより広く使用される。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、及びＧＰＳのようなホームアプリケーションに使用することができる。
【００４６】
本発明によるフラッシュメモリ装置１００を含んだコンピュータシステムが図６に概略的に示されている。本発明によるコンピュータシステムは、バス３０に電気的に連結されたマイクロプロセッサ４００、ユーザインタフェース５００、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム３００、フラッシュメモリコントローラ２００、及びフラッシュメモリ装置１００を含む。フラッシュメモリコントローラ２００とフラッシュメモリ装置１００とは、フラッシュメモリシステムを構成する。フラッシュメモリ装置１００は、図２に示されたものと実質的に同一に構成される。フラッシュメモリ装置１００には、マイクロプロセッサ４００によって処理された/処理されるN-ビットデータ（Ｎは、１またはそれより大きい整数）がフラッシュメモリコントローラ２００を通して格納される。
【００４７】
本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ６００が追加に提供される。ただし、図には示されなかったが、本発明によるコンピュータシステムには、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ:ＣＩＳ）、モバイルＤＲＡＭ、などがさらに提供されることは、この分野の通常の知識を有する者に自明である。
【００４８】
以上、図面と明細書とで最適の実施形態が開示された。ここで特定の用語が使用されたが、これは、本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、添付された特許請求の範囲の技術的思想によって決まらなければならない。
【図面の簡単な説明】
【００４９】
【図１】一般的なＮＡＮＤフラッシュメモリ装置を示すブロック図である。
【図２】本発明の実施形態によるフラッシュメモリ装置を示すブロック図である。
【図３】図２に示されたフラッシュメモリ装置の読み出し動作タイミング図である。
【図４】図２に示されたフラッシュメモリ装置の読み出し動作タイミング図である。
【図５】本発明の実施形態によるフラッシュメモリ装置の読み出し動作を説明するためのフローチャートである。
【図６】本発明によるフラッシュメモリ装置を含んだコンピュータシステムを概略的に示した図である。
【符号の説明】
【００５０】
１０、１００    フラッシュメモリ装置
２０、１１０    メモリセルアレイ
４０、１２０    行選択回路
６０、１５０    ページバッファ回路
１３０    電圧発生回路
１４０    制御ロジック
２００    メモリコントローラ
３００    モデム
４００    マイクロプロセッサ
５００    ユーザインタフェース
６００    バッテリ
【図１】
0005329917.tif 000002
【図２】
0005329917.tif 000003
【図３】
0005329917.tif 000004
【図４】
0005329917.tif 000005
【図５】
0005329917.tif 000006
【図６】
0005329917.tif 000007