(57)【特許請求の範囲】
【請求項１】
半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するＮ型ＭＩＳＦＥＴと、
前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、引張り応力を有し、前記チャネル領域に引っ張り応力を印加する第１の絶縁膜と、
前記ゲート電極が形成された前記半導体基板と前記第１の絶縁膜との間に形成され、前記ソース／ドレイン領域を覆い、前記ゲート電極の前記上面部を露出する第２の絶縁膜と、
前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のＭＩＳＦＥＴとを有し、
前記第２の絶縁膜は、前記他のゲート電極上に延在して形成されており、
前記他のゲート電極は、ポリシリコンゲート構造又はポリサイドゲート構造を有する
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の絶縁膜は、１ＧＰａ〜２ＧＰａの引張り応力を有する
ことを特徴とする半導体装置。
【請求項３】
半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するＰ型ＭＩＳＦＥＴと、
前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、圧縮応力を有し、前記チャネル領域に圧縮応力を印加する第１の絶縁膜と、
前記ゲート電極が形成された前記半導体基板と前記第１の絶縁膜との間に形成され、前記ソース／ドレイン領域を覆い、前記ゲート電極の前記上面部を露出する第２の絶縁膜と、
前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のＭＩＳＦＥＴとを有し、
前記第２の絶縁膜は、前記他のゲート電極上に延在して形成されており、
前記他のゲート電極は、ポリシリコンゲート構造又はポリサイドゲート構造を有する
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１の絶縁膜は、１ＧＰａ〜３ＧＰａの圧縮応力を有する
ことを特徴とする半導体装置。
【請求項５】
半導体基板上に、第１のチャネル領域を挟んで形成された第１のソース／ドレイン領域と、前記第１のチャネル領域上に第１のゲート絶縁膜を介して形成された ポリシリコンよりなる第１のゲート電極を有する第１のＭＩＳＦＥＴと、第２のチャネル領域を挟んで形成された第２のソース／ドレイン領域と、前記第２の チャネル領域上に第２のゲート絶縁膜を介して形成され、ポリシリコンよりなり前記第１のゲート電極よりもゲート長の長い第２のゲート電極を有する第２の ＭＩＳＦＥＴとを形成する工程と、
前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴが形成された前記半導体基板上に、前記第１のゲート電極上及び前記第２のゲート電極の上端部における膜 厚が薄く、前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上の膜厚が厚くなるように、第１の絶縁膜を形成する工程と、
前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上の前記第１の絶縁膜が残存し、前記第１のゲート電極及び前記第２のゲート電極の少なくとも上端部が露出するように、前記第１の絶縁膜をエッチングする工程と、
金属膜を堆積して熱処理を行うことにより、前記第１のゲート電極を構成する前記ポリシリコン及び前記第２のゲート電極を構成する前記ポリシリコンを金属シリサイドに置換する工程とを有し、
前記ポリシリコンを金属シリサイドに置換する工程では、前記第２のゲート電極のゲート長が前記第１のゲート電極のゲート長よりも長いことを利用して、前記 第１のゲート電極を構成する前記ポリシリコンを総て前記金属シリサイドに置換するとともに、前記第２のゲート電極を構成する前記ポリシリコンの一部を前記 金属シリサイドに置換する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記ポリシリコンを前記金属シリサイドに置換する熱処理により、金属シリサイドよりなるゲート電極が安定的に形成される最大ゲート長と、ポリサイド構造のゲート電極が安定的に形成される最小ゲート長とを規定し、
前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴを形成する工程では、前記最大ゲート長以下のゲート長の前記第１のゲート電極を有する前記第１のＭＩＳＦＥＴと、前記最小ゲート長以上のゲート長の前記第２のゲート電極を有する前記第２のＭＩＳＦＥＴとを形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴを形成する工程は、前記半導体基板上に前記ゲート絶縁膜及びポリシリコン膜を形成する工程と、前記ポリシリコン膜の表面を研磨により平坦化する工程と、前記ポリシリコン膜をパターニングして前記ゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチングする工程では、マスクを用いることなく前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、金属シリサイドよりなるゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴの特性を向上する構造として、金属シリサイドのみによってゲート電極を形成する技術が提案されている。ゲート電極を金属シリサイドにより構成することにより、ポリサイド構造のゲート電極と比較してゲート抵抗を低減することができ、ゲート電極の空乏化も防止することができる。
【０００３】
金属シリサイドのみによってゲート電極を形成する方法としては、ゲート電極形成部分にアモルファスシリコンやポリシリコンよりなるダミー電極を形成後、金属を堆積してシリサイド化反応のための熱処理を行い、ダミー電極を金属シリサイドによって置換する方法が提案されている。この方法によれば、ソース／ドレイン領域をゲート電極に対して自己整合で形成する従来のプロセスとの整合性を維持するとともに、金属材料によるシリコン基板の汚染等を抑制することができる。
【０００４】
また、上記技術とは別に、シリコン結晶に引っ張り歪みを与えることによって結晶中を流れる電子の移動度が向上することが知られており、これを利用した半導体装置の構造が提案されている。その一例として、ストレッサ膜と呼ばれるストレス印加用の膜を、ゲート電極上を覆うように形成する構造が知られている。ストレッサ膜としては、シリコン窒化膜やシリコン窒化酸化膜等のシリコン窒化物系の絶縁膜が広く用いられている。ゲート電極の側面部分から上面に渡って引張り応力を有するストレッサ膜を形成することにより、チャネル領域に引っ張り歪みが加わり、チャネル領域を流れる電子の移動度が向上される。これにより、ＭＩＳトランジスタを高速動作させることができる。
【特許文献１】特開平０８−２１３６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の方法を用いて金属シリサイドよりなるゲート電極を形成する場合、ストレッサ膜を用いてチャネル領域に格子歪みを導入することが困難であった。
【０００６】
ダミー電極を金属シリサイドに置換する技術では、ダミー電極を覆う層間絶縁膜を形成後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）等によってこの層間絶縁膜の表面を平坦化してダミー電極の上面を露出した後、金属膜を堆積してシリサイド化熱処理を行うことにより、ダミー電極を金属シリサイドによって置換する。
【０００７】
このため、ダミー電極の側面部分から上面を覆うようにストレッサ膜を形成しても、層間絶縁膜の平坦化工程でダミー電極上面上のストレッサ膜が除去されてしまい、チャネル領域に引っ張り応力を印加することができなくなってしまう。
【０００８】
本発明の目的は、製造工程を複雑にすることなく、金属シリサイドよりなるゲート電極及びこのゲート電極を覆うストレッサ膜を形成しうる半導体装置及びその製造方法を提供することにある。また、本発明の他の目的は、金属シリサイド化する必要があるＭＩＳＦＥＴのゲート電極を選択的且つ安定的にシリサイド化しうる半導体装置の製造方法及び設計方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するＮ型ＭＩＳＦＥＴと、前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、引張り応力を有し、前記チャネル領域に引っ張り応力を印加する第１の絶縁膜と、前記ゲート電極が形成された前記半導体基板と前記第１の絶縁膜との間に形成され、前記ソース／ドレイン領域を覆い、前記ゲート電極の前記上面部を露出する第２の絶縁膜と、前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のＭＩＳＦＥＴとを有し、前記第２の絶縁膜は、前記他のゲート電極上に延在して形成されており、前記他のゲート電極は、ポリシリコンゲート構造又はポリサイドゲート構造を有する半導体装置が提供される。
【００１０】
また、本発明の他の観点によれば、半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するＰ型ＭＩＳＦＥＴと、前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、圧縮応力を有し、前記チャネル領域に圧縮応力を印加する第１の絶縁膜と、前記ゲート電極が形成された前記半導体基板と前記第１の絶縁膜との間に形成され、前記ソース／ドレイン領域を覆い、前記ゲート電極の前記上面部を露出する第２の絶縁膜と、前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のＭＩＳＦＥＴとを有し、前記第２の絶縁膜は、前記他のゲート電極上に延在して形成されており、前記他のゲート電極は、ポリシリコンゲート構造又はポリサイドゲート構造を有する半導体装置が提供される。
【００１３】
また、本発明の更に他の観点によれば、半導体基板上に、第１のチャネル領域を挟んで形成された第１のソース／ドレイン領域と、前記第１のチャネル領域上に第１のゲート絶縁膜を介して形成されたポリシリコンよりなる第１のゲート電極を有する第１のＭＩＳＦＥＴと、第２のチャネル領域を挟んで形成された第２のソース／ドレイン領域と、前記第２のチャネル領域上に第２のゲート絶縁膜を介して形成され、ポリシリコンよりなり前記第１のゲート電極よりもゲート長の長い第２のゲート電極を有する第２のＭＩＳＦＥＴとを形成する工程と、前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴが形成された前記半導体基板上に、前記第１のゲート電極上及び前記第２のゲート電極の上端部における膜厚が薄く、前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上の膜厚が厚くなるように、第１の絶縁膜を形成する工程と、前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上の前記第１の絶縁膜が残存し、前記第１のゲート電極及び前記第２のゲート電極の少なくとも上端部が露出するように、前記第１の絶縁膜をエッチングする工程と、金属膜を堆積して熱処理を行うことにより、前記第１のゲート電極を構成する前記ポリシリコン及び前記第２のゲート電極を構成する前記ポリシリコンを金属シリサイドに置換する工程とを有し、前記ポリシリコンを金属シリサイドに置換する工程では、前記第２のゲート電極のゲート長が前記第１のゲート電極のゲート長よりも長いことを利用して、前記第１のゲート電極を構成する前記ポリシリコンを総て前記金属シリサイドに置換するとともに、前記第２のゲート電極を構成する前記ポリシリコンの一部を前記金属シリサイドに置換する半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、絶縁膜を堆積する際の堆積膜厚のパターン依存性を利用して、ゲート電極上では膜厚が薄くなり、平坦部では膜厚が厚くなるように、ＭＩＳＦＥＴを覆う絶縁膜を形成するので、ＣＭＰプロセスを用いることなくゲート電極上を選択的に露出することができる。これにより、ＭＩＳＦＥＴのゲート電極を容易に金属シリサイドに置換することができる。また、ゲート電極を金属シリサイドに置換した後に形成するストレッサ膜は、ゲート電極の側壁部分から上面に渡って形成されるため、ストレッサ膜によってチャネル領域に所望の応力を印加することができる。したがって、ポリサイド構造のゲート電極と比較してゲート抵抗を低減することができ、ゲート電極の空乏化も防止することができる。また、ストレッサ膜によってチャネル領域に所定の応力を印加することができ、チャネルを流れるキャリアの移動度を向上することができる。これにより、ＭＩＳＦＥＴを高速動作させることができる。
【００１５】
また、ゲート電極となるポリシリコン膜を堆積後、その表面を平坦化するので、ゲート電極を金属シリサイドに置換する際のシリサイド化反応過程において、ゲート絶縁膜が受けるダメージを低減することができる。
【００１６】
また、絶縁膜を堆積する際の堆積膜厚のパターン依存性を利用してゲート電極の上端部を選択的に露出する絶縁膜を形成し、この上端部からゲート電極を構成するポリシリコンを金属シリサイドに置換するので、ゲート長の違いを利用して、ゲート長の短いＭＩＳＦＥＴではゲート電極の総てを金属シリサイドに置換し、ゲート長の長いＭＩＳＦＥＴではゲート電極の一部を金属シリサイドに置換することができる。これにより、製造工程を複雑にすることなく、高速動作が要求されるゲート長の短いＭＩＳＦＥＴについてはゲート電極を金属シリサイドにより構成することができ、金属シリサイド化する必要のないゲート長の長いＭＩＳＦＥＴについては、ポリサイドゲートにより構成することができる。
【００１７】
また、ゲート電極を金属シリサイドに置換する際のシリサイド化反応過程において、ゲート電極が安定的に完全にシリサイド化される最大ゲート長と、ゲート電極が安定的にポリサイドゲート構造となる最小ゲート長とを規定しておき、最大ゲート長と最小ゲート長との間のゲート長をもつＭＩＳＦＥＴを利用禁止にするので、追加のマスクなしに完全シリサイド化されたゲート電極を有するＭＩＳＦＥＴとポリサイド構造のゲート電極を有するＭＩＳＦＥＴとを安定して形成することができる。
【発明を実施するための最良の形態】
【００１８】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１３を用いて説明する。
【００１９】
図１は本実施形態による半導体装置の構造を示す概略断面図、図２乃至図７は本実施形態による半導体装置の製造方法を示す工程断面図、図８はゲート電極となるポリシリコン膜の表面を平坦化する効果を示す図、図９は本実施形態による半導体装置におけるＭＩＳＦＥＴのソース／ドレイン領域の接合リーク電流の累積度数分布を示すグラフ、図１０は本実施形態による半導体装置におけるＭＩＳＦＥＴのソース／ドレイン領域のシート抵抗の累積度数分布を示すグラフ、図１１は本実施形態による半導体装置におけるＭＩＳＦＥＴの最大ゲート容量とゲート電極長との関係を示すグラフ、図１２及び図１３は本実施形態による半導体装置におけるＭＩＳＦＥＴの最大駆動電流とＭＩＳＦＥＴが動作する最小動作ゲート長との関係を示すグラフである。
【００２０】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００２１】
シリコン基板１０上には、ゲート絶縁膜１２を介してニッケルシリサイドよりなるゲート電極４４が形成されている。ゲート電極４４の側壁部分には、シリコン酸化膜よりなるサイドウォール絶縁膜２２と、シリコン酸化膜２６及びシリコン窒化膜２８よりなるサイドウォール絶縁膜３０と、シリコン酸化膜よりなるサイドウォール絶縁膜３４とが形成されている。
【００２２】
ゲート電極４４の両側のシリコン基板１０表面には、エクステンション構造のソース／ドレイン領域３８が形成されている。ソース／ドレイン領域３８上には、ニッケルシリサイド膜４０が形成されている。ニッケルシリサイド膜４０上には、シリコン酸化膜４２が形成されている。
【００２３】
ゲート電極４４上には、サイドウォール絶縁膜２２，３０，３４を介して側面部から上面部に渡って形成されたシリコン窒化膜よりなるストレッサ膜４６が形成されている。なお、ストレッサ膜４６とは、ＭＩＳＦＥＴのチャネル領域に引張り応力又は圧縮応力を印加するための膜である。この目的のもと、ストレッサ膜４６は、ゲート電極４４の側壁部分から上面部分に渡って全体を覆うように形成する必要がある。ゲート電極４４の上面よりも高い位置に形成したのでは、チャネル領域に十分な応力を印加することはできない。
【００２４】
このように、本実施形態による半導体装置は、ゲート電極４４が金属シリサイドによって構成されているとともに、ゲート電極４４を内包するように、ゲート電極４４の側壁部分から上面部分に渡ってストレッサ膜４６が形成されていることに主たる特徴がある。
【００２５】
ストレッサ膜４６は、ＭＩＳＦＥＴのチャネル領域に応力を印加するための膜であり、Ｎ型ＭＩＳＦＥＴの場合には例えば１〜２ＧＰａの引張り応力を有する膜を用い、Ｐ型ＭＩＳＦＥＴの場合には例えば１〜３ＧＰａの圧縮応力を有する膜を用いる。
【００２６】
なお、引張り応力を有する膜とは、基板に対して基板を引っ張る方向に応力を印加する膜を意味する。すなわち、シリコン基板上に引っ張り応力を有するストレッサ膜が形成されると、シリコン結晶が伸張する方向に応力が印加される。反対に、圧縮応力を有する膜とは、基板に対して基板を圧縮させる方向に応力を印加する膜を意味する。すなわち、シリコン基板上に圧縮応力を有するストレッサ膜が形成されると、シリコン結晶が縮む方向に応力が印加される。シリコン結晶に応力が加わって歪みが生じると、等方的であったシリコン結晶のバンド構造の対称性が崩れ、エネルギー準位の分離が生じる。バンド構造変化の結果、格子振動によるキャリア散乱の減少や有効質量の低減により、キャリアの移動度を向上することができる。
【００２７】
したがって、このようにして半導体装置を構成することにより、ポリサイド構造のゲート電極と比較してゲート抵抗を低減することができ、ゲート電極の空乏化も防止することができる。また、ストレッサ膜４６によってチャネル領域に所定の応力を印加することができ、チャネルを流れるキャリアの移動度を向上することができる。これにより、ＭＩＳＦＥＴを高速動作させることができる。
【００２８】
次に、本実施形態による半導体装置の製造方法について図２乃至図８を用いて説明する。
【００２９】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚１．５ｎｍのシリコン酸化膜を形成する。これにより、シリコン酸化膜よりなるゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、シリコン窒化酸化膜等、他の絶縁膜であってもよい。
【００３０】
次いで、ゲート絶縁膜１２上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜１４を堆積する。ＣＶＤ法により形成したポリシリコン膜１４の表面には、成長したグレインの形状を反映して凹凸が存在している（図２（ａ））。なお、ポリシリコン膜の代わりに、アモルファスシリコン膜を堆積してもよい。
【００３１】
次いで、必要に応じて、Ｐ型ＭＩＳＦＥＴ形成領域をレジストマスクで覆い、Ｎ型ＭＩＳＦＥＴ形成領域のポリシリコン膜１４中に、Ａｓ，Ｐ，Ｓｂ，Ｎ等の不純物イオンをイオン注入する。また、Ｎ型ＭＩＳＦＥＴ形成領域をレジストマスクで覆い、Ｐ型ＭＩＳＦＥＴ形成領域のポリシリコン膜１４中に、Ｂ，ＢＦ２，Ｎ，Ｇｅ等の不純物イオンをイオン注入する。イオン注入後、レジストマスクを剥離する。なお、Ｐ型ＭＩＳＦＥＴ形成領域及びＮ型ＭＩＳＦＥＴ形成領域へのイオン注入の順序は、何れが先でもよい。また、更に必要に応じて熱処理を行ってもよい。
【００３２】
次いで、例えばＣＭＰ法により、ポリシリコン膜１４の表面を研磨して平坦化する（図２（ｂ））。
【００３３】
次いで、平坦化したポリシリコン膜１４上に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのシリコン酸化膜１６を堆積する。
【００３４】
次いで、シリコン酸化膜１６上に、フォトリソグラフィにより、形成しようとするゲート電極のパターンを有するフォトレジスト膜１８を形成する。
【００３５】
次いで、フォトレジスト膜１８をマスクとしてシリコン酸化膜１６及びポリシリコン膜１４を異方性エッチングし、ポリシリコン膜１４よりなるダミー電極としてのゲート電極２０を形成する（図３（ａ））。この際、シリコン酸化膜１６は、ポリシリコン膜１４をパターニングする際のハードマスクとなる。
【００３６】
次いで、フォトレジスト膜１８を例えばアッシングにより除去し、シリコン酸化膜１６を例えばウェットエッチングにより除去する。
【００３７】
次いで、ＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜を堆積してエッチバックし、ゲート電極２０の側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜２２を形成する（図３（ｂ））。
【００３８】
次いで、ゲート電極２０及びサイドウォール絶縁膜２２をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０内にエクステンション領域となる不純物層２４を形成する（図３（ｃ））。
【００３９】
次いで、ＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜２６と例えば膜厚３０ｎｍのシリコン窒化膜２８とを堆積してエッチバックし、ゲート電極２０の側壁部分にシリコン酸化膜２６及びシリコン窒化膜２８よりなるサイドウォール絶縁膜３０を形成する（図４（ａ））。
【００４０】
次いで、ゲート電極２０及びサイドウォール絶縁膜２２，３０をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０内に不純物層３２を形成する（図４（ｂ））。
【００４１】
次いで、ＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜を堆積してエッチバックし、ゲート電極２０の側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜３４を形成する（図４（ｃ））。
【００４２】
次いで、ゲート電極２０及びサイドウォール絶縁膜２２，３０，３４をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板内に不純物層３６を形成する。
【００４３】
こうして、ゲート電極２０の不純物層２４，３２，３６よりなるソース／ドレイン領域３８を形成する。
【００４４】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのニッケル膜を堆積する。
【００４５】
次いで、例えば窒素雰囲気中で例えば３００℃、３分間の熱処理を行う。この熱処理により、シリコンが露出しているゲート電極２０上及びソース／ドレイン領域３８上でシリサイド化反応が生じ、ゲート電極２０上及びソース／ドレイン領域３８上には、膜厚２０ｎｍのニッケルシリサイド膜４０が形成される。
【００４６】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜を除去する（図５（ｂ））。
【００４７】
なお、ゲート電極２０上にシリコン窒化膜等のマスク膜を形成しておき、ソース／ドレイン領域３８にのみニッケルシリサイド膜４０を形成するようにしてもよい。
【００４８】
また、ニッケルシリサイド膜の代わりに、チタンシリサイド、クロムシリサイド、コバルトシリサイド等の他の金属シリサイド膜を形成してもよい。
【００４９】
次いで、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜４２を堆積する（図６（ａ））。このシリコン酸化膜４２の成膜工程では、ゲート電極２０上の膜厚が、平坦部（例えばソース／ドレイン領域３８上）の膜厚よりも十分に薄くなるように、成膜条件を設定する。例えば、ＳｉＨ４流量を１２０ｓｃｃｍ、Ｏ２流量を２２０ｓｃｃｍ、Ｈｅ流量を５００ｓｃｃｍ、パワーをＬＦ（低周波パワー）／ＨＦ（高周波パワー）＝３２００Ｗ／５００Ｗの条件で成膜することにより、ゲート電極２０上の膜厚が平坦部の膜厚よりも薄くなる。
【００５０】
なお、シリコン酸化膜４２を高密度プラズマＣＶＤ法により堆積する代わりに、スピンコート法によりＳＯＧ膜を堆積してもよい。スピンコートによる膜形成では、膜表面が平坦化する方向に塗布膜が流動するため、突起部上の膜厚は平坦部の膜厚よりも自然に薄くなる。
【００５１】
次いで、例えばドライエッチングにより、ゲート電極２０上のニッケルシリサイド膜４０が露出するまでシリコン酸化膜４２を異方性エッチングする。このとき、ソース／ドレイン領域３８上に形成されたシリコン酸化膜４２の膜厚は、ゲート電極２０上に形成されたシリコン酸化膜４２の膜厚よりも十分に厚いので、ゲート電極２０上のニッケルシリサイド膜４０が露出した後も、ソース／ドレイン領域上のニッケルシリサイド膜４０はシリコン酸化膜４２によって覆われている（図６（ｂ））。
【００５２】
なお、シリコン酸化膜４２のエッチングの際に、ゲート電極２０上のニッケルシリサイド膜４０を除去してもよい。
【００５３】
また、シリコン酸化膜４２のエッチングには、弗酸系水溶液を用いたウェットエッチングを用いてもよい。この場合、シリコン酸化膜４２のエッチングとともに、ゲート電極２０上のニッケルシリサイド膜４０も除去することができる。
【００５４】
次いで、全面に、例えばスパッタ法により、例えば膜厚３０ｎｍのニッケル膜を堆積する。
【００５５】
次いで、例えば窒素雰囲気中で例えば４００℃、１分間の熱処理を行う。この熱処理により、ゲート電極２０とニッケル膜との間のシリサイド化反応がゲート電極２０の上面側から進行し、ゲート絶縁膜１２に至るゲート電極２０の総てがニッケルシリサイドに置換される。こうして、ニッケルシリサイドよりなるゲート電極４４を形成する。
【００５６】
この際、ソース／ドレイン領域３８上にはシリコン酸化膜４２が残存しているため、ソース／ドレイン領域３８においてシリサイド化反応が大幅に進行することはない。したがって、ソース／ドレイン領域３８上のニッケルシリサイド膜４０の膜厚が大幅に増加してソース／ドレイン領域３８の接合破壊等の不具合を引き起こすことはない。
【００５７】
また、ゲート電極２０をニッケルシリサイドに置換するためのシリサイド化反応は、ゲート電極２０の上面側から進行する。このため、ポリシリコン膜１４の表面に凹凸が存在していると、シリサイド化反応が凹部ほど早くゲート絶縁膜１２に達するため、ゲート絶縁膜１２上でシリサイド化反応が不均一となり、ゲート絶縁膜１２にダメージが導入される虞がある（図８（ａ）参照）。また、ゲート絶縁膜１２のダメージが十分に小さい場合でも、シリサイド化反応の不均一化によってプロセスマージンを広げる必要性が生じる。
【００５８】
これに対し、本実施形態による半導体装置の製造方法では、図２（ｂ）に示す工程においてポリシリコン膜１４の表面を平坦化している。このため、ゲート電極２０のシリサイド化はゲート電極２０の上面から均一に進行し（図８（ｂ）参照）、ゲート絶縁膜１２にダメージを与えることを防止することができる。
【００５９】
なお、シリサイド化反応に伴うゲート絶縁膜１２へのダメージが十分に小さく或いは無視できるような場合、又はポリシリコン膜の代わりにアモルファスシリコン膜を堆積するような場合には、図２（ｂ）に示す工程においてＣＭＰによる平坦化を必ずしも行う必要はない。
【００６０】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜を除去する（図７（ａ））。
【００６１】
次いで、全面に、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるストレッサ膜４６を形成する。ストレッサ膜４６は、ゲート電極４４の側壁部分から上面上に延在し、ゲート電極４４を覆うように形成されるため、チャネル領域に所定の応力を印加することができる。
【００６２】
ストレッサ膜４６は、チャネル領域に引張り応力が印加されるように、例えば、ＬＰＣＶＤ法により、成膜温度を５００℃、Ｓｉ２Ｈ６流量を６０ｓｃｃｍ、ＮＨ３流量を５ｓｌｍ、圧力を３００Ｔｏｒｒの条件で成膜を行い、１．５ＧＰａの引張り応力を有するシリコン窒化膜を堆積する。
【００６３】
なお、Ｎ型ＭＩＳＦＥＴの場合、シリコン基板１０に対して１〜２ＧＰａ程度の引張り応力を有するストレッサ膜４６を形成することにより、チャネルを流れる電子移動度を向上する効果があり、Ｐ型ＭＩＳＦＥＴの場合、シリコン基板１０に対して１〜３ＧＰａ程度の圧縮応力を有するストレッサ膜４６を形成することにより、チャネルを流れる正孔移動度を向上する効果がある。ストレッサ膜４６の成膜条件は、形成しようとするＭＩＳＦＥＴのサイズや種類、要求される特性等に応じて適宜設定することが望ましい。
【００６４】
次に、本実施形態による半導体装置の諸特性を測定した結果について図９乃至図１３を用いて説明する。
【００６５】
図９はＭＩＳＦＥＴのソース／ドレイン領域の接合リーク電流の累積度数分布を示すグラフである。また、図１０はＭＩＳＦＥＴのソース／ドレイン領域のシート抵抗の累積度数分布を示すグラフである。図中、●印は本実施形態によるＮ型ＭＩＳＦＥＴの場合、○印は本実施形態によるＰ型ＭＩＳＦＥＴの場合である。また、比較のため、■印に従来のポリサイドゲートを用いたＮ型ＭＩＳＦＥＴの場合を、□印に従来のポリサイドゲートを用いたＰ型ＭＩＳＦＥＴの場合を示している。
【００６６】
図９に示すように、本実施形態によるＮ型ＭＩＳＦＥＴでは、従来構造のＮ型ＭＩＳＦＥＴに比べて接合リーク電流は若干増加しているが、本実施形態によるＰ型ＭＩＳＦＥＴでは、従来構造のＰ型ＭＩＳＦＥＴに比べて接合リーク電流は減少している。接合リーク電流の値及びそのばらつきは、従来の値と比較して十分に許容範囲である。
【００６７】
また、図１０に示すように、本実施形態によるＮ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの何れの場合にも、従来構造のＭＩＳＦＥＴと比較してシート抵抗の減少は僅かである。シート抵抗の値及びそのばらつきは、従来の値と比較して十分に許容範囲である。
【００６８】
これらの結果は、ゲート電極２０をニッケルシリサイドに置換する熱処理（図７（ａ）に示す工程）の際に、ソース／ドレイン領域３８上のニッケルシリサイド膜４０の特性劣化（例えば、シリサイド化反応の進行によるソース／ドレイン領域の突き抜け等）が生じていないことを示すものである。
【００６９】
図１１はＭＩＳＦＥＴの最大ゲート容量とゲート電極長との関係を示すグラフである。図中、●印は本実施形態によるＰ型ＭＩＳＦＥＴの場合であり、○印は従来のポリサイドゲート構造のＰ型ＭＩＳＦＥＴの場合である。なお、測定に用いたＭＩＳＦＥＴのゲート絶縁膜は、膜厚１．２ｎｍのシリコン窒化酸化膜である。
【００７０】
図１１の結果から、本実施形態によるＭＩＳＦＥＴでは反転層の膜厚が１．５ｎｍであるのに対し、ポリサイドゲート構造のＭＩＳＦＥＴでは反転層の膜厚が２．０ｎｍであることが判った。すなわち、本実施形態によるＭＩＳＦＥＴでは、ゲート電極の完全なシリサイド化により空乏化が抑制され、反転層膜厚をポリサイドゲートの場合よりも０．５ｎｍ薄くすることができた。
【００７１】
図１２はＮ型ＭＩＳＦＥＴの最大駆動電流とＭＩＳＦＥＴが動作する最小動作ゲート長との関係を示すグラフ、図１３はＰ型ＭＩＳＦＥＴの最大駆動電流とＭＩＳＦＥＴが動作する最小動作ゲート長との関係を示すグラフである。図中、●印は本実施形態によるＭＩＳＦＥＴの場合であり、○印は従来のポリサイドゲート構造のＭＩＳＦＥＴの場合である。
【００７２】
図１２及び図１３に示すように、本実施形態によるＭＩＳＦＥＴでは、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの双方において、ＭＩＳＦＥＴの最小動作ゲート長を短くできるとともに、最大駆動電流をも増加することができる。
【００７３】
このように、本実施形態によれば、絶縁膜を堆積する際の堆積膜厚のパターン依存性を利用して、ゲート電極上では膜厚が薄くなり、平坦部では膜厚が厚くなるように、ＭＩＳＦＥＴを覆う絶縁膜を形成するので、ＣＭＰプロセスを用いることなくゲート電極上を選択的に露出することができる。これにより、ゲート電極を容易に金属シリサイドに置換することができる。また、ゲート電極を金属シリサイドに置換した後に形成するストレッサ膜は、ゲート電極の側壁部分から上面に渡って形成されるため、ストレッサ膜によってチャネル領域に所望の応力を印加することができる。
【００７４】
したがって、本実施形態による半導体装置及びその製造方法によれば、ポリサイド構造のゲート電極と比較してゲート抵抗を低減することができ、ゲート電極の空乏化も防止することができる。また、ストレッサ膜によってチャネル領域に所定の応力を印加することができ、チャネルを流れるキャリアの移動度を向上することができる。これにより、ＭＩＳＦＥＴを高速動作させることができる。
【００７５】
また、ゲート電極となるポリシリコン膜を堆積後、その表面を平坦化するので、ゲート電極を金属シリサイドに置換する際のシリサイド化反応過程において、ゲート絶縁膜が受けるダメージを低減することができる。
【００７６】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１４乃至図１６を用いて説明する。なお、図１乃至図１３に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００７７】
図１４は本実施形態による半導体装置の構造を示す概略断面図、図１５及び図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７８】
上記第１実施形態では、金属シリサイドよりなるゲート電極を有するＭＩＳＦＥＴ及びその製造方法を示したが、半導体装置によっては、高速動作が必要なロジック回路等のＭＩＳＦＥＴのゲート電極をシリサイド化すれば十分であり、他のＭＩＳＦＥＴについてはポリサイドゲートやポリシリコンゲートでも十分な場合がある。本実施形態では、異なるゲート電極構造のＭＩＳＦＥＴを有する半導体装置について説明する。
【００７９】
はじめに、本実施形態による半導体装置の構造について図１４を用いて説明する。
【００８０】
シリコン基板１０上には、ゲート長の短いＭＩＳＦＥＴ５０と、ゲート長の長いＭＩＳＦＥＴ６０とが形成されている。
【００８１】
ＭＩＳＦＥＴ５０は、シリコン基板１０上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極４４と、ゲート電極４４両側のシリコン基板１０内に形成されたソース／ドレイン領域３８とを有している。ソース／ドレイン領域３８上には、ニッケルシリサイド膜４０が形成されている。
【００８２】
ＭＩＳＦＥＴ６０は、シリコン基板１０上にゲート絶縁膜を介して形成されたゲート電極２０ａと、ゲート電極２０ａ両側のシリコン基板１０内に形成されたソース／ドレイン領域３８ａとを有している。ゲート電極２０ａ上及びソース／ドレイン領域３８ａ上には、ニッケルシリサイド膜４０ａが形成されている。
【００８３】
ＭＩＳＦＥＴ５０のソース／ドレイン領域３８上に形成されたニッケルシリサイド膜４０上には、シリコン酸化膜４２が形成されている。ＭＩＳＦＥＴ５０のゲート電極４４上には、シリコン酸化膜４２は延在していない。
【００８４】
ＭＩＳＦＥＴ６０上には、ＭＩＳＦＥＴ６０上を覆うようにシリコン酸化膜４２が形成されている。すなわち、シリコン酸化膜４２は、ソース／ドレイン領域３８ａ上に形成されたニッケルシリサイド膜４０ａ上のみならず、ゲート電極２０ａ上に形成されたニッケルシリサイド膜４０ａ上にも延在している。
【００８５】
シリコン酸化膜４２が形成されたＭＩＳＦＥＴ５０，６０上には、ストレッサ膜４６が形成されている。
【００８６】
このように、本実施形態による半導体装置は、ゲート長の短いＭＩＳＦＥＴ５０とゲート長の長いＭＩＳＦＥＴ６０とを有し、ＭＩＳＦＥＴ５０のゲート電極４４が金属シリサイドによって構成されており、ＭＩＳＦＥＴ６０のゲート電極２０ａがポリサイドゲートによって構成されている。そして、ＭＩＳＦＥＴ５０のゲート電極４４側壁部分から上面に渡ってストレッサ膜４６が形成されている。
【００８７】
このようにして半導体装置を構成することにより、高速動作が要求されるゲート長の短いＭＩＳＦＥＴ５０のゲート抵抗を低減できるとともに、チャネルを流れるキャリアの移動度を向上することができる。これにより、ＭＩＳＦＥＴを高速動作させることができる。また、ゲート電極の総てをシリサイド化する必要のないゲート長の長いＭＩＳＦＥＴ６０については、ポリサイドゲート構造とすることができる。
【００８８】
次に、本実施形態による半導体装置の製造方法について図１５及び図１６を用いて説明する。
【００８９】
まず、シリコン基板１０上に、例えば図２（ａ）乃至図５（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ポリシリコン膜よりなるゲート電極２０と、ゲート電極２０の両側のシリコン基板１０内に形成されたソース／ドレイン領域３８とを有するゲート長の短いＭＩＳＦＥＴ５０と、ポリシリコン膜よりなるゲート電極２０ａと、ゲート電極２０ａの両側のシリコン基板１０内に形成されたソース／ドレイン領域３８ａとを有するゲート長の長いＭＩＳＦＥＴ６０とを形成する（図１５（ａ））。
【００９０】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのニッケル膜を堆積する。
【００９１】
次いで、例えば窒素雰囲気中で１５０〜３００℃、例えば３００℃、３分間の熱処理を行う。この熱処理により、シリコンが露出しているゲート電極２０上、ゲート電極２０ａ上及びソース／ドレイン領域３８，３８ａ上でシリサイド化反応が生じ、ゲート電極２０、ゲート電極２０ａ上及びソース／ドレイン領域３８，３８ａ上には、膜厚１０〜２０ｎｍのニッケルシリサイド膜４０，４０ａが形成される。
【００９２】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜を除去する（図１５（ｂ））。
【００９３】
なお、ゲート電極２０上及びゲート電極２０ａ上にシリコン窒化膜等のマスク膜を形成しておき、ソース／ドレイン領域３８，３８ａにのみニッケルシリサイド膜４０，４０ａを形成するようにしてもよい。
【００９４】
また、ニッケルシリサイド膜の代わりに、チタンシリサイド、クロムシリサイド、コバルトシリサイド等の他の金属シリサイド膜を形成してもよい。
【００９５】
次いで、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜４２を堆積する（図１５（ｃ））。このシリコン酸化膜４２の成膜工程では、ゲート電極２０上の膜厚が、平坦部（例えばソース／ドレイン領域３８，３８ａ上）の膜厚よりも十分に薄くなるように、成膜条件を設定する。例えば、ＳｉＨ４流量を１２０ｓｃｃｍ、Ｏ２流量を２２０ｓｃｃｍ、Ｈｅ流量を５００ｓｃｃｍ、パワーをＬＦ（低周波パワー）／ＨＦ（高周波パワー）＝３２００Ｗ／５００Ｗの条件で成膜することにより、ゲート電極２０上の膜厚が平坦部の膜厚よりも薄くなる。
【００９６】
このとき、シリコン酸化膜４２の膜厚は、下地凸部のサイズ（ゲート長）に依存して変化する。例えば、ゲート長が０．１μｍ以下の場合、電極上の膜厚が平坦部の膜厚よりも薄くなるが、ゲート長が０．２μｍ程度以上の場合、電極上の膜厚は平坦部とほぼ等しくなる。したがって、ゲート電極２０のゲート長を例えば０．０５μｍに、ゲート電極２０ａのゲート長を０．２μｍとすることにより、ゲート電極２０上におけるシリコン酸化膜４２の膜厚は平坦部（例えばソース／ドレイン領域３８，３８ａ上）の膜厚よりも十分に薄くなり、ゲート電極２０ａ上におけるシリコン酸化膜４２の膜厚は平坦部の膜厚とほぼ等しくなる。
【００９７】
なお、シリコン酸化膜４２を高密度プラズマＣＶＤ法により堆積する代わりに、スピンコート法によりＳＯＧ膜を堆積してもよい。スピンコートによる膜形成では、膜表面が平坦化する方向に塗布膜が流動するため、突起部上の膜厚は平坦部の膜厚よりも自然に薄くなる。
【００９８】
次いで、フォトリソグラフィにより、ＭＩＳＦＥＴ６０の形成領域を覆い、ＭＩＳＦＥＴ５０の形成領域を露出するフォトレジスト膜４８を形成する。
【００９９】
次いで、フォトレジスト膜４８をマスクとしてドライエッチングを行い、ゲート電極２０上のニッケルシリサイド膜４０が露出するまでシリコン酸化膜４２を異方性エッチングする。このとき、ソース／ドレイン領域３８上に形成されたシリコン酸化膜４２の膜厚は、ゲート電極２０上に形成されたシリコン酸化膜４２の膜厚よりも十分に厚いので、ゲート電極２０上のニッケルシリサイド膜４０が露出した後も、ソース／ドレイン領域３８上のニッケルシリサイド膜４０はシリコン酸化膜４２によって覆われている（図１６（ａ））。
【０１００】
なお、シリコン酸化膜４２のエッチングの際に、ゲート電極２０上のニッケルシリサイド膜４０を除去してもよい。
【０１０１】
また、シリコン酸化膜４２のエッチングには、弗酸系水溶液を用いたウェットエッチングを用いてもよい。この場合、シリコン酸化膜４２のエッチングとともに、ゲート電極２０上のニッケルシリサイド膜４０も除去することができる。
【０１０２】
次いで、例えばアッシングにより、フォトレジスト膜４８を除去する。
【０１０３】
なお、ゲート電極２０上のシリコン酸化膜４２の膜厚が十分に薄く、フォトレジスト膜４８を形成することなくゲート電極２０の上面を選択的に露出できる場合には、フォトレジスト膜４８を必ずしも形成する必要はない。
【０１０４】
次いで、全面に、例えばスパッタ法により、例えば膜厚３０ｎｍのニッケル膜を堆積する。
【０１０５】
次いで、例えば窒素雰囲気中で例えば４００℃、１分間の熱処理を行う。この熱処理により、ゲート電極２０とニッケル膜との間のシリサイド化反応がゲート電極２０の上面側から進行し、ゲート絶縁膜１２に至るゲート電極２０の総てがニッケルシリサイドに置換される。こうして、ニッケルシリサイドよりなるゲート電極４４を形成する。
【０１０６】
この際、ゲート電極２０ａ上及びソース／ドレイン領域３８，３８ａ上にはシリコン酸化膜４２が残存しているため、ゲート電極２０ａ上及びソース／ドレイン領域３８，３８ａにおいてシリサイド化反応が進行することはない。
【０１０７】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜を除去する（図１６（ｂ））。
【０１０８】
次いで、全面に、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるストレッサ膜４６を形成する（図１６（ｃ））。ストレッサ膜４６は、ゲート電極４４の側壁部分から上面上に延在し、ゲート電極４４を覆うように形成されるため、ＭＩＳＦＥＴ５０のチャネル領域に所定の応力を印加することができる。
【０１０９】
このように、本実施形態によれば、絶縁膜を堆積する際の堆積膜厚のパターン依存性を利用して、ゲート長の短いＭＩＳＦＥＴのゲート電極上では膜厚が薄くなり、ゲート長の長いＭＩＳＦＥＴのゲート電極上では膜厚が厚くなるように、ＭＩＳＦＥＴを覆う絶縁膜を形成するので、ＣＭＰプロセスを用いることなくゲート長の短いＭＩＳＦＥＴのゲート電極を選択的に露出することができる。
【０１１０】
したがって、製造工程を複雑にすることなく、高速動作が要求されるゲート長の短いＭＩＳＦＥＴについてはゲート電極を金属シリサイドにより構成することができ、金属シリサイド化する必要のないゲート長の長いＭＩＳＦＥＴについては、ポリサイドゲートにより構成することができる。
【０１１１】
また、本実施形態による半導体装置の製造方法及び設計方法は、第１実施形態に示したストレッサ膜を有する半導体装置及びその製造方法と整合するものであり、ストレッサ膜による効果をも同時に奏することができる。
【０１１２】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１７乃至図２２を用いて説明する。なお、図１乃至図１６に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１１３】
図１７は本実施形態による半導体装置の構造を示す概略断面図、図１８乃至図２０は本実施形態による半導体装置の製造方法を示す工程断面図、図２１は本実施形態による半導体装置におけるＰ型ＭＩＳＦＥＴの閾値電極とゲート長との関係を示すグラフ、図２２は本実施形態による半導体装置におけるゲートシート抵抗の累積度数分布を示すグラフである。
【０１１４】
本実施形態では、第２実施形態と同様、異なるゲート電極構造のＭＩＳＦＥＴを有する半導体装置について説明する。
【０１１５】
はじめに、本実施形態による半導体装置の構造について図１７を用いて説明する。
【０１１６】
シリコン基板１０上には、ＭＩＳＦＥＴ５０と、ＭＩＳＦＥＴ５０よりもゲート長の長いＭＩＳＦＥＴ６０と、ＭＩＳＦＥＴ６０よりもゲート長の長いＭＳＩＦＥＴ７０が形成されている。
【０１１７】
ＭＩＳＦＥＴ５０は、シリコン基板１０上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極４４と、ゲート電極４４両側のシリコン基板１０内に形成されたソース／ドレイン領域３８とを有している。ソース／ドレイン領域３８上には、ニッケルシリサイド膜４０が形成されている。
【０１１８】
ＭＩＳＦＥＴ６０は、シリコン基板１０上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極４４ａと、ゲート電極４４ａ両側のシリコン基板１０内に形成されたソース／ドレイン領域３８ａとを有している。ソース／ドレイン領域３８ａ上には、ニッケルシリサイド膜４０ａが形成されている。
【０１１９】
ＭＩＳＦＥＴ７０は、シリコン基板１０上にゲート絶縁膜を介して形成されたゲート電極２０ｂと、ゲート電極２０ｂ両側のシリコン基板１０内に形成されたソース／ドレイン領域３８ｂとを有している。ゲート電極２０ｂ上及びソース／ドレイン領域３８ｂ上には、ニッケルシリサイド膜４４ｂ，４０ｂがそれぞれ形成されている。
【０１２０】
ＭＩＳＦＥＴ５０のソース／ドレイン領域３８上に形成されたニッケルシリサイド膜４０上には、シリコン酸化膜４２が形成されている。ＭＩＳＦＥＴ５０のゲート電極４４上には、シリコン酸化膜４２は延在していない。
【０１２１】
ＭＩＳＦＥＴ６０のソース／ドレイン領域３８ａ上に形成されたニッケルシリサイド膜４０ａ上には、シリコン酸化膜４２が形成されている。ゲート電極４４ａの中央部分にはシリコン酸化膜４２が形成されているが、ゲート電極４４ａの端部はシリコン酸化膜４２によって覆われていない。
【０１２２】
ＭＩＳＦＥＴ７０のソース／ドレイン領域３８ｂ上に形成されたニッケルシリサイド膜４０ｂ上には、シリコン酸化膜４２が形成されている。ゲート電極２０ｂ上に形成されたニッケルシリサイド膜４４ｂの中央部分にはシリコン酸化膜４２が形成されているが、ニッケルシリサイド膜４４ｂの端部はシリコン酸化膜４２によって覆われていない。
【０１２３】
シリコン酸化膜４２が形成されたＭＩＳＦＥＴ５０，６０，７０上には、ストレッサ膜４６が形成されている。
【０１２４】
このように、本実施形態による半導体装置は、ゲート長の異なるＭＩＳＦＥＴ５０，６０，７０を有し、ＭＩＳＦＥＴ５０のゲート電極４４及びＭＩＳＦＥＴ６０のゲート電極４４ａが金属シリサイドによって構成されており、ＭＩＳＦＥＴ７０のゲート電極２０ｂがポリサイドゲートによって構成されている。
【０１２５】
このようにして半導体装置を構成することにより、高速動作が要求されるゲート長の短いＭＩＳＦＥＴ５０，６０のゲート抵抗を低減できるとともに、チャネルを流れるキャリアの移動度を向上することができる。これにより、ＭＩＳＦＥＴを高速動作させることができる。また、ゲート電極の総てをシリサイド化する必要のないゲート長の長いＭＩＳＦＥＴ７０については、ポリサイドゲート構造とすることができる。
【０１２６】
次に、本実施形態による半導体装置の製造方法について図１８乃至図２０を用いて説明する。
【０１２７】
まず、シリコン基板１０上に、例えば図２（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、ポリシリコン膜よりなるゲート電極２０と、ゲート電極２０の両側のシリコン基板１０内に形成されたソース／ドレイン領域３８と、ゲート電極２０上及びソース／ドレイン領域３８上に形成されたニッケルシリサイド膜４０とを有するＭＩＳＦＥＴ５０と、ポリシリコン膜よりなるゲート電極２０ａと、ゲート電極２０ａの両側のシリコン基板１０内に形成されたソース／ドレイン領域３８ａと、ゲート電極２０ａ上及びソース／ドレイン領域３８ａ上に形成されたニッケルシリサイド膜４０ａとを有するＭＩＳＦＥＴ６０と、ポリシリコン膜よりなるゲート電極２０ｂと、ゲート電極２０ｂの両側のシリコン基板１０内に形成されたソース／ドレイン領域３８ｂと、ゲート電極２０ｂ上及びソース／ドレイン領域３８ｂ上に形成されたニッケルシリサイド膜４０ｂとを有するＭＩＳＦＥＴ６０とを形成する（図１８（ａ））。
【０１２８】
ここで、ＭＩＳＦＥＴ５０のゲート長は例えば３０ｎｍであり、ＭＩＳＦＥＴ６０のゲート長は例えば１１０ｎｍであり、ＭＩＳＦＥＴ７０のゲート長は例えば３００ｎｍであるものとする。
【０１２９】
次いで、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚１０〜４０ｎｍのシリコン酸化膜４２を堆積する（図１８（ｂ））。シリコン酸化膜４２は、例えば、ＳｉＨ４流量を１２０ｓｃｃｍ、Ｏ２流量を２２０ｓｃｃｍ、Ｈｅ流量を５００ｓｃｃｍ、パワーをＬＦ（低周波パワー）／ＨＦ（高周波パワー）＝３２００Ｗ／５００Ｗの条件で成膜する。
【０１３０】
高密度プラズマＣＶＤを用いたシリコン酸化膜４２の成膜では、段差部における堆積膜厚が平坦部における堆積膜厚よりも薄くなる。すなわち、シリコン酸化膜４２の膜厚は、図１８（ｂ）に示すように、ゲート長の短いゲート電極２０上では平坦部の膜厚よりも全体的に薄くなり、ゲート長の長いゲート電極２０ａ，２０ｂ上では端部近傍の膜厚が中央部分や平坦部と比べて薄くなる。
【０１３１】
次いで、例えばドライエッチングにより、ゲート電極２０上のニッケルシリサイド膜４０が露出するまで、シリコン酸化膜４２を異方性エッチングする。このとき、ゲート電極２０ａ，２０ｂ上のニッケルシリサイド膜４０ａ，４０ｂ上に形成されたシリコン酸化膜４２は中央部分が厚くなっているため、上端部ではニッケルシリサイド膜４０ａ，４０ｂが露出するが、中央部にはシリコン酸化膜４２が残存する。また、ソース／ドレイン領域３８，３８ａ，３８ｂ上に形成されたシリコン酸化膜４２の膜厚はゲート電極２０上に形成されたシリコン酸化膜４２の膜厚よりも十分に厚いので、ゲート電極２０上のニッケルシリサイド膜４０が露出した後も、ソース／ドレイン領域３８，３８ａ，３８ｂ上のニッケルシリサイド膜４０，４０ａ，４０ｂはシリコン酸化膜４２によって覆われている（図１９（ａ））。なお、シリコン酸化膜４２の異方性エッチングは、例えばスパッタエッチング法により、例えばＡｒ＋イオンにより５〜３０秒程度エッチングすることにより行う。処理条件は、シリコン酸化膜４２の膜厚や膜質等に応じて適宜最適化する。
【０１３２】
このように、本実施形態による半導体装置の製造方法では、追加のマスクを用いることなく、ＭＩＳＦＥＴのゲート長が異なることを利用して、ゲート電極上に残存するシリコン酸化膜４２の状態を変えることができる。
【０１３３】
次いで、全面に、例えばスパッタ法により、例えば膜厚４０〜７０ｎｍのニッケル膜４８を堆積する（図１９（ｂ））。
【０１３４】
次いで、例えば窒素雰囲気中で例えば４００℃、１０秒〜２分間の熱処理を行う。この熱処理により、ＭＩＳＦＥＴ５０では、ゲート電極２０とニッケル膜４８との間のシリサイド化反応がゲート電極２０の上面側から進行し、ゲート絶縁膜１２に至るゲート電極２０の総てがニッケルシリサイドに置換される。こうして、ニッケルシリサイドよりなるゲート電極４４を形成する。
【０１３５】
また、ＭＩＳＦＥＴ６０では、ゲート電極２０ａとニッケル膜４８との間のシリサイド化反応がゲート電極２０ａの上端角部から進行し、ゲート絶縁膜１２に至るゲート電極２０ａの総てがニッケルシリサイドに置換される。こうして、ニッケルシリサイドよりなるゲート電極４４ａを形成する。
【０１３６】
また、ＭＩＳＦＥＴ７０では、ゲート電極２０ｂとニッケル膜４８との間のシリサイド化反応がゲート電極２０ｂの上端角部から進行し、ゲート電極２０ｂのほぼ上半分がニッケルシリサイド膜４４ｂに置換される。こうして、上部にニッケルシリサイド膜４４ｂが形成されたポリサイド構造のゲート電極２０ｂを形成する（図２０（ａ））。
【０１３７】
この際、ソース／ドレイン領域３８，３８ａ，３８ｂ上にはシリコン酸化膜４２が残存しているため、ソース／ドレイン領域３８，３８ａ，３８ｂにおいてシリサイド化反応が進行することはない。
【０１３８】
ここで、本実施形態による半導体装置の製造方法は、各ＭＩＳＦＥＴのゲート電極が所望の構造となるように、ＭＩＳＦＥＴ５０，６０，７０のゲート長を規定していることに主たる特徴がある。
【０１３９】
図２１は、上述の製造条件を用いてゲート電極をニッケルシリサイドにより置換した場合におけるＰ型ＭＩＳＦＥＴの閾値電極とゲート長との関係の一例を示すグラフである。
【０１４０】
図２１の測定に用いた本実施形態による半導体装置では、ゲート長が約２００ｎｍ以上の領域において、閾値電圧はほぼ一定である。ゲート長が約２００ｎｍ以下になると、閾値電圧の絶対値は一旦増加する。そして、ゲート長が約１２０ｎｍ以下になると、閾値電圧の絶対値は減少する。
【０１４１】
本実施形態による半導体装置において、閾値電圧とゲート長との関係が通常の閾値電圧ロールオフ特性と異なっているのは、ゲート長が約２００ｎｍ以上の領域ではポリサイドゲート構造のゲート電極が形成され、ゲート長が約１２０ｎｍ以下の領域ではシリサイドゲート構造のゲート電極が形成されているからである。すなわち、ゲート長が約２００ｎｍ以上の領域ではポリサイドゲートトランジスタの閾値電圧ロールオフ特性（図中、特性Ａ）が支配的となり、ゲート長が約１２０ｎｍ以下の領域ではシリサイドゲートトランジスタの閾値電圧ロールオフ特性（図中、特性Ｂ）が支配的となっている。
【０１４２】
ゲート長が約２００ｎｍ〜１２０ｎｍの領域は、ポリサイドゲートトランジスタからシリサイドゲートトランジスタへの遷移領域であり、この領域で安定した特性のトランジスタを形成することは困難である。したがって、半導体装置の設計に当たっては、この遷移領域は利用禁止領域とし、この範囲のゲート長を有するＭＩＳＦＥＴは使用しないようにすることが望ましい。このようにして半導体装置の設計を行うことにより、ポリサイドゲートトランジスタ（ＭＩＳＦＥＴ７０）及びシリサイドゲートトランジスタ（ＭＩＳＦＥＴ５０，６０）の双方を、安定して製造することができる。
【０１４３】
なお、利用禁止領域のゲート長は、製造条件（シリコン酸化膜４２の成膜条件及びドライエッチング条件、並びにゲート電極を金属シリサイドに置換する際に堆積する金属膜の膜厚や熱処理条件等）に依存して変化する。したがって、利用禁止領域のゲート長は、適用する製造プロセスの条件に応じて適宜設定することが望ましい。例えば、本実施形態による半導体装置の製造方法において、ニッケル膜４８の膜厚を１０〜３０ｎｍ、ゲート電極をシリサイドに置換するための熱処理条件を窒素雰囲気中、４００℃、１０秒〜２分間に変更した場合、ゲート長の利用禁止領域は７０ｎｍ〜１５０ｎｍであった。
【０１４４】
図２２は、本実施形態による半導体装置におけるゲートシート抵抗の累積度数分布を示すグラフである。図中、●印はゲート長が１１０ｎｍの場合、○印はゲート長が１０μｍの場合である。また、比較のため従来構造のポリサイドゲートの場合を■印として示した。
【０１４５】
図示するように、ゲート長が１１０ｎｍの場合、従来構造のポリサイドゲートの場合と比較してゲートシート抵抗が１桁程度低くなっており、ゲート電極が完全にシリサイド化していることが判る。また、ゲート長が３００ｎｍの場合、ゲートシート抵抗は従来構造のポリサイドゲートの場合とほぼ同じであり、ゲート電極が完全にはシリサイド化していないことが判る。また、ゲートシート抵抗のばらつきの範囲も従来構造の場合と同程度であり、ポリサイドゲートトランジスタ及びシリサイドゲートトランジスタを安定して形成できることが判る。
【０１４６】
なお、上述のポリサイドゲートトランジスタからシリサイドゲートトランジスタへの遷移領域は、第１実施形態による半導体装置の製造方法において図２（ｂ）に示すポリシリコン膜１４の平坦化工程を行わない場合にあっては、ポリシリコン膜１４表面の凹凸によるゲート絶縁膜１２へのニッケルシリサイド膜４４の到達のばらつきが一因となる。換言すれば、ポリシリコン膜１４表面の凹凸による膜厚ばらつきの影響は、ゲート長の利用禁止領域によって排除することができる。したがって、ゲート長の利用禁止領域を設ける場合、ＣＭＰによるポリシリコン膜１４の平坦化を行わなくても、表面凹凸による膜厚ばらつきの影響を防止することができる。
【０１４７】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜４８を除去する。
【０１４８】
次いで、全面に、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるストレッサ膜４６を形成する（図２０（ｂ））。ストレッサ膜４６は、ゲート電極４４の側壁部分から上面上に延在し、ゲート電極４４を覆うように形成されるため、ＭＩＳＦＥＴ５０のチャネル領域に所定の応力を印加することができる。ストレッサ膜４６の成膜条件は、形成しようとするＭＩＳＦＥＴのサイズや種類、要求される特性等に応じて適宜設定することが望ましい。
【０１４９】
このように、本実施形態によれば、絶縁膜を堆積する際の堆積膜厚のパターン依存性を利用してゲート電極の上端部を選択的に露出する絶縁膜を形成し、この上端部からゲート電極を構成するポリシリコンを金属シリサイドに置換するので、ゲート長の違いを利用して、ゲート長の短いＭＩＳＦＥＴではゲート電極の総てを金属シリサイドに置換し、ゲート長の長いＭＩＳＦＥＴではゲート電極の一部を金属シリサイドに置換することができる。
【０１５０】
したがって、製造工程を複雑にすることなく、高速動作が要求されるゲート長の短いＭＩＳＦＥＴについてはゲート電極を金属シリサイドにより構成することができ、金属シリサイド化する必要のないゲート長の長いＭＩＳＦＥＴについては、ポリサイドゲートにより構成することができる。
【０１５１】
また、ゲート電極を金属シリサイドに置換する際のシリサイド化反応過程において、ゲート電極が安定的に完全にシリサイド化される最大ゲート長と、ゲート電極が安定的にポリサイドゲート構造となる最小ゲート長とを規定しておき、最大ゲート長と最小ゲート長との間のゲート長をもつＭＩＳＦＥＴを利用禁止にするので、追加のマスクなしに、完全シリサイド化されたゲート電極を有するＭＩＳＦＥＴとポリサイド構造のゲート電極を有するＭＩＳＦＥＴとを安定して形成することができる。
【０１５２】
また、本実施形態による半導体装置の製造方法及び設計方法は、第１実施形態に示したストレッサ膜を有する半導体装置及びその製造方法と整合するものであり、ストレッサ膜による効果をも同時に奏することができる。
【０１５３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１５４】
例えば、上記第１及び第２実施形態では、サリサイドプロセスを用いてゲート電極２０，２０ａ上及びソース／ドレイン領域３８，３８ａ上に金属シリサイド膜４０，４０ａを形成したが、これら金属シリサイド膜４０，４０ａは形成しなくてもよい。
【０１５５】
また、上記実施形態では、サイドウォール絶縁膜２２，３０，３４を三段階に分けて形成し、ソース／ドレイン領域を不純物層２４，３２，３６により構成したが、サイドウォール絶縁膜及びソース／ドレイン領域の構造は、これに限定されるものではない。
【０１５６】
例えば、上記実施形態ではエクステンション領域となる不純物層２４を、サイドウォール絶縁膜２２の形成後に形成したが、ポリシリコン膜１４のパターニング直後（図３（ａ）の工程の直後）に形成してもよい。ポリシリコン膜１４のパターニング直後及びサイドウォール絶縁膜２２の形成直後にそれぞれイオン注入を行い、エクステンション領域となる不純物層２４を形成してもよい。
【０１５７】
ソース／ドレイン領域は、一の不純物層により形成してもよく、ＬＤＤ構造やエクステンション構造としてもよい。また、チャネル領域とソース／ドレイン領域との間にポケット領域を設けるようにしてもよい。サイドウォール絶縁膜の構造は、ソース／ドレイン領域の構造その他の要求に応じて適宜設定することが望ましい。
【０１５８】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０１５９】
（付記１）  半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するＮ型ＭＩＳＦＥＴと、
前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、１ＧＰａ〜２ＧＰａの引張り応力を有し、前記チャネル領域に引っ張り応力を印加する第1の絶縁膜と
を有することを特徴とする半導体装置。
【０１６０】
（付記２）  半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するＰ型ＭＩＳＦＥＴと、
前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、１ＧＰａ〜３ＧＰａの圧縮応力を有し、前記チャネル領域に圧縮応力を印加する第1の絶縁膜と
を有することを特徴とする半導体装置。
【０１６１】
（付記３）  付記１又は２記載の半導体装置において、
前記ソース／ドレイン領域は、前記半導体基板の表面に形成された金属シリサイド膜を有する
ことを特徴とする半導体装置。
【０１６２】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置において、
前記第１の絶縁膜は、窒化珪素を主成分とする
ことを特徴とする半導体装置。
【０１６３】
（付記５）  付記１乃至４のいずれか１項に記載の半導体装置において、
前記半導体基板と前記第１の絶縁膜との間に形成され、前記ソース／ドレイン領域を覆う第２の絶縁膜を更に有する
ことを特徴とする半導体装置。
【０１６４】
（付記６）  付記５記載の半導体装置において、
前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のＭＩＳＦＥＴを更に有し、
前記第２の絶縁膜は、前記他のゲート電極上に延在して形成されており、
前記他のゲート電極は、ポリシリコンゲート構造又はポリサイドゲート構造を有する
ことを特徴とする半導体装置。
【０１６５】
（付記７）  付記５又は６記載の半導体装置において、
前記第２の絶縁膜は、酸化珪素を主成分とする
ことを特徴とする半導体装置。
【０１６６】
（付記８）  半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンよりなるゲート電極とを有するＮ型ＭＩＳＦＥＴを形成する工程と、
前記Ｎ型ＭＩＳＦＥＴが形成された前記半導体基板上に、前記ゲート電極上の膜厚が薄く、前記ソース／ドレイン領域上の膜厚が厚くなるように、第１の絶縁膜を形成する工程と、
前記ソース／ドレイン領域上の前記第１の絶縁膜が残存し、前記ゲート電極が露出するように、前記第１の絶縁膜をエッチングする工程と、
前記ゲート電極を構成するポリシリコンを金属シリサイドに置換する工程と、
前記金属シリサイドに置換された前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って、１ＧＰａ〜２ＧＰａの引張り応力を有する第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１６７】
（付記９）  半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンよりなるゲート電極とを有するＰ型ＭＩＳＦＥＴを形成する工程と、
前記Ｐ型ＭＩＳＦＥＴが形成された前記半導体基板上に、前記ゲート電極上の膜厚が薄く、前記ソース／ドレイン領域上の膜厚が厚くなるように、第１の絶縁膜を形成する工程と、
前記ソース／ドレイン領域上の前記第１の絶縁膜が残存し、前記ゲート電極が露出するように、前記第１の絶縁膜をエッチングする工程と、
前記ゲート電極を構成するポリシリコンを金属シリサイドに置換する工程と、
前記金属シリサイドに置換された前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って、１ＧＰａ〜３ＧＰａの圧縮応力を有する第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１６８】
（付記１０）  付記８又は９記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴを形成する工程では、前記半導体基板上に、前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のＭＩＳＦＥＴを更に形成し、
前記第１の絶縁膜を形成する工程では、前記ゲート電極上の膜厚が薄く、前記ソース／ドレイン領域上及び前記他のゲート電極上の膜厚が厚くなるように、前記第１の絶縁膜を形成し、
前記第１の絶縁膜をエッチングする工程では、前記ソース／ドレイン領域上及び前記他のゲート電極上の前記第１の絶縁膜が残存し、前記ゲート電極が露出するように、前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１６９】
（付記１１）  半導体基板上に、第１のチャネル領域を挟んで形成された第１のソース／ドレイン領域と、前記第１のチャネル領域上に第１のゲート絶縁膜を介して形成されたポリシリコンよりなる第１のゲート電極を有する第１のＭＩＳＦＥＴと、第２のチャネル領域を挟んで形成された第２のソース／ドレイン領域と、前記第２のチャネル領域上に第２のゲート絶縁膜を介して形成され、ポリシリコンよりなり前記第１のゲート電極よりもゲート長の長い第２のゲート電極を有する第２のＭＩＳＦＥＴとを形成する工程と、
前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴが形成された前記半導体基板上に、前記第１のゲート電極上及び前記第２のゲート電極の上端部における膜厚が薄く、前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上の膜厚が厚くなるように、第１の絶縁膜を形成する工程と、
前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上の前記第１の絶縁膜が残存し、前記第１のゲート電極及び前記第２のゲート電極の少なくとも上端部が露出するように、前記第１の絶縁膜をエッチングする工程と、
金属膜を堆積して熱処理を行うことにより、前記第１のゲート電極を構成する前記ポリシリコン及び前記第２のゲート電極を構成する前記ポリシリコンを金属シリサイドに置換する工程とを有し、
前記ポリシリコンを金属シリサイドに置換する工程では、前記第２のゲート電極のゲート長が前記第１のゲート電極のゲート長よりも長いことを利用して、前記第１のゲート電極を構成する前記ポリシリコンを総て前記金属シリサイドに置換するとともに、前記第２のゲート電極を構成する前記ポリシリコンの一部を前記金属シリサイドに置換する
ことを特徴とする半導体装置の製造方法。
【０１７０】
（付記１２）  付記１１記載の半導体装置の製造方法において、
前記ポリシリコンを前記金属シリサイドに置換する熱処理により、金属シリサイドよりなるゲート電極が安定的に形成される最大ゲート長と、ポリサイド構造のゲート電極が安定的に形成される最小ゲート長とを規定し、
前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴを形成する工程では、前記最大ゲート長以下のゲート長の前記第１のゲート電極を有する前記第１のＭＩＳＦＥＴと、前記最小ゲート長以上のゲート長の前記第２のゲート電極を有する前記第２のＭＩＳＦＥＴとを形成する
ことを特徴とする半導体装置の製造方法。
【０１７１】
（付記１３）  付記８乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴを形成する工程は、前記半導体基板上に前記ゲート絶縁膜及びポリシリコン膜を形成する工程と、前記ポリシリコン膜の表面を研磨により平坦化する工程と、前記ポリシリコン膜をパターニングして前記ゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１７２】
（付記１４）  付記８乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴを形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記ソース／ドレイン領域上に金属シリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１７３】
（付記１５）  付記１４記載の半導体装置の製造方法において、
前記金属シリサイド膜を形成する工程では、前記ゲート電極上にも前記金属シリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１７４】
（付記１６）  付記８乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程では、高密度プラズマＣＶＤ法又はスピンコート法により、酸化珪素を主成分とする前記第１の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１７５】
（付記１７）  付記８乃至１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチングする工程では、マスクを用いることなく前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１７６】
（付記１８）  付記８乃至１７のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチングする工程では、スパッタエッチングにより前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１７７】
（付記１９）  付記８乃至１８のいずれか１項に記載の半導体装置の製造方法において、
前記金属シリサイドは、ニッケルシリサイドである
ことを特徴とする半導体装置の製造方法。
【０１７８】
（付記２０）  金属シリサイドよりなる第１のゲート電極を有する第１のＭＩＳＦＥＴと、ポリサイド構造の第２のゲート電極を有する第２のＭＩＳＦＥＴとを有する半導体装置の設計方法であって、
金属シリサイドよりなるゲート電極が安定的に形成される最大ゲート長と、ポリサイド構造のゲート電極が安定的に形成される最小ゲート長とを規定し、
前記第１のゲート電極のゲート長を、前記最大ゲート長以下のサイズで設計し、前記第２のゲート電極のゲート長を、前記最小ゲート長以上のサイズで設計し、
前記最大ゲート長と前記最小ゲート長との間のゲート長を利用禁止とする
ことを特徴とする半導体装置の設計方法。
【図面の簡単な説明】
【０１７９】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】ゲート電極となるポリシリコン膜の表面を平坦化する効果を示す図である。
【図９】本発明の第１実施形態による半導体装置におけるＭＩＳＦＥＴのソース／ドレイン領域の接合リーク電流の累積度数分布を示すグラフである。
【図１０】本発明の第１実施形態による半導体装置におけるＭＩＳＦＥＴのソース／ドレイン領域のシート抵抗の累積度数分布を示すグラフである。
【図１１】本発明の第１実施形態による半導体装置におけるＭＩＳＦＥＴの最大ゲート容量とゲート電極長との関係を示すグラフである。
【図１２】本発明の第１実施形態による半導体装置におけるＮ型ＭＩＳＦＥＴの最大駆動電流とＭＩＳＦＥＴが動作する最小動作ゲート長との関係を示すグラフである。
【図１３】本発明の第１実施形態による半導体装置におけるＰ型ＭＩＳＦＥＴの最大駆動電流とＭＩＳＦＥＴが動作する最小動作ゲート長との関係を示すグラフである。
【図１４】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図１８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２１】本発明の第３実施形態による半導体装置におけるＰ型ＭＩＳＦＥＴの閾値電極とゲート長との関係を示すグラフである。
【図２２】本発明の第３実施形態による半導体装置におけるゲートシート抵抗の累積度数分布を示すグラフである。
【符号の説明】
【０１８０】
１０…シリコン基板
１２…ゲート絶縁膜
１４…ポリシリコン膜
１６，２６，４２…シリコン酸化膜
１８，４８…フォトレジスト膜
２０，２０ａ，２０ｂ，４４…ゲート電極
２２，３０，３４…サイドウォール絶縁膜
２４，３２，３６…不純物層
２８…シリコン窒化膜
３８，３８ａ，３８ｂ…ソース／ドレイン領域
４０，４０ａ，４０ｂ…ニッケルシリサイド膜
４６…ストレッサ膜
４８…ニッケル膜
５０，６０，７０…ＭＩＳＦＥＴ
【図１】
0005114881.tif 000002
【図２】
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【図３】
0005114881.tif 000004
【図４】
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【図５】
0005114881.tif 000006
【図６】
0005114881.tif 000007
【図７】
0005114881.tif 000008
【図８】
0005114881.tif 000009
【図９】
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【図１０】
0005114881.tif 000011
【図１１】
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【図１２】
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【図１３】
0005114881.tif 000014
【図１４】
0005114881.tif 000015
【図１５】
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【図１６】
0005114881.tif 000017
【図１７】
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【図１８】
0005114881.tif 000019
【図１９】
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【図２０】
0005114881.tif 000021
【図２１】
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【図２２】
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