(57)【特許請求の範囲】
【請求項１】
Ｐ型である第１導電型の基板と、
この基板に形成されたＮ型である第２導電型の半導体領域と、
前記基板に形成された前記基板に対し高濃度の前記第１導電型の第１領域と、
前記基板に形成された前記半導体領域に対し高濃度の前記第２導電型の第２領域と、
前記基板と前記半導体領域の間の境界面からＥＳＤ保護の際に前記基板との間でブレークダウンを発生する所定距離ほど離れて、前記基板に形成された前記半導体領域に対し高濃度の前記第２導電型の第３領域と、
前記半導体領域に形成された前記基板に対し高濃度の前記第１導電型の第４領域と、
前記半導体領域に形成された前記半導体領域に対し高濃度の前記第２導電型の第５領域と、
前記半導体領域に形成された前記半導体領域に対し高濃度の前記第２導電型の第６領域とを含み、
前記第１領域及び前記第２領域が接地電位ターミナルである第１ターミナルに共通に連結され、前記第４領域及び前記第５領域が入出力信号ターミナルである第２ターミナルに共通に連結され、前記第３領域はフローティングとし、導電層を通して前記第６領域に連結されることを特徴とするＥＳＤ保護用の半導体装置。
【請求項２】
前記第２領域と前記第３領域の間の表面の上部に形成され、前記第１ターミナルに連結されたゲート層を含むことを特徴とする請求項１に記載のＥＳＤ保護用の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、詳しくは、集積回路に採用される静電放電保護素子に関し、さらにはシリコン制御整流素子を利用して低電圧の集積回路で静電放電に対する保護機能を実行する装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術によって形成された半導体集積回路は、人体の接触等によって発生する静電気（又は静電放電）から流入される高電圧に非常に大きな影響を受ける。そのような静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ：ＥＳＤ）現象は、瞬時に高電圧がチップ内部に流入されるので、集積回路内部に形成された薄い絶縁膜の破壊又はチャンネル短絡のように、集積回路チップの動作を不能にする結果を招来しやすい。これを防止するために、一般的に、集積回路チップには入力保護機能として静電放電保護回路が設計される。静電放電保護回路は、瞬間的に流入される高電圧（又は過度電圧）又は高電流（又は過度電流）がチップ内部の他の回路に流入されないように、予め放電させる機能を有する。
【０００３】
静電放電に対する保護機能を実行する手段として、ＰＮジャンクションを利用したシリコン制御整流素子（ｓｉｌｉｃｏｎ−ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ：以下“ＳＣＲ”と言う）が優れる。ＥＳＤ保護のためのＳＣＲに関しては、米国特許第４４００７１１号、第４４８４２４４号又は第５０１２３１７号等に開示されている。
【０００４】
図１は、ＳＣＲ（例えば、米国特許第５０１２３１７号に開示された構造）が半導体基板に形成された状態の断面構造を示す。図１で、外部パッド１５からプラスのＥＳＤ電流が流入することによって発生した正孔がＮ型ウェル３を通して基板１に流入されて、寄生ＮＰＮバイポーラトランジスタＱ１のベース−エミッタ電圧が上昇する。これによって、寄生ＰＮＰバイポーラトランジスタＱ２がターンオンされて、接地電圧（ＶＳＳ）パッド１３からの電子が基板１を通してＮ型ウェル３に注入されるので、ＥＳＤ電流はＰ−Ｎ−Ｐ−Ｎ接合によって接地電圧パッド１３に放電される。この時、Ｎ型ウェル３とＰ型基板１からなるＮ−Ｐ接合が逆バイアスされる。ここで、ブレークダウンが発生する電圧はＳＣＲのトリガ電圧（ｔｒｉｇｇｅｒ  ｖｏｌｔａｇｅ：又はしきい値電圧）である。
【０００５】
【発明が解決しようとする課題】
しかし、半導体集積回路が高密度化され、ＭＯＳトランジスタの大きさが縮小されるに従って、図１のようなＳＣＲのトリガ電圧は現在の集積回路上で十分な保護機能をしにくくしている。即ち、通常、ＳＣＲのトリガ電圧の範囲は２５Ｖ〜７０Ｖであるが、実際にＰＮジャンクションで高電圧によるブレークダウンが発生する時までの時間によって、実際的なトリガ電圧はさらに高くなる。従って、ＳＣＲが正しく動作する時まで（ターンオンされる時まで）、ＥＳＤによる瞬時高電圧が集積回路内部の他の部分に損壊を与えることになる。図１のＳＣＲで動作可能なトリガ電圧は約７０Ｖにいたる。
【０００６】
ＥＳＤ保護用ＳＣＲのトリガ電圧を減らすための技術が米国特許第４９３９６１１号（ＴＩ）又は第５０７２２７３号（Ｓａｒｎｏｆｆ）等に開示されている。ＴＩ特許（’６１６）では、高濃度のＮ型拡散領域がＮ型ウェル（例えば、図１の符号３）と基板（図１の符号１）に跨って形成されている。ここで、Ｎ型拡散領域でブレークダウンが発生することによって、トリガ電圧は低下する。一方、Ｓａｒｎｏｆｆ特許（’２７３）では、図２に示すように、基板とウェルに跨って形成されたＮ型（又はＰ型）拡散領域１２の存在以外に、基板に形成された高濃度のＮ型及びＰ型拡散領域５，７を電気的に連結する構造を紹介している。
このような構造は入力パッド（又は、外部パッド）と接地電圧の間でなされるＥＳＤ保護機能に対しては効果的であるが、入力パッドと電源電圧の間では十分な保護機能を実行できない。参照番号１３及び１５が各々入力パッド及び電源電圧なら、入力パッドに流入されるマイナスの瞬時成分（電圧又は電流）を放電させるために水平ＮＰＮＰ接合が形成されるべきにもかかわらず、基板１と入力パッドが電気的にショートされることによって、水平ＮＰＮＰ接合が形成されない。
【０００７】
本発明は前述した従来の問題点を解決するもので、高密度の集積回路において信頼性のあるＥＳＤ保護特性を有する半導体装置、具体的にはＳＣＲを提供することを目的とする。
【０００８】
さらに本発明は、低トリガ電圧を有するＥＳＤ保護用の半導体装置、具体的にはＳＣＲを提供することを目的とする。
【０００９】
さらに本発明は、ＣＭＯＳ工程によって製造れる高密度の集積回路でＣＭＯＳ製造工程に適用可能であり、低トリガ電圧を有する半導体装置、具体的にはＳＣＲを提供することを目的とする。
【００１０】
さらに本発明は、両方向に動作可能なＥＳＤ保護用の半導体装置、具体的にはＳＣＲを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の半導体装置は、第１導電型の基板と、この基板に形成された第２導電型の半導体領域と、基板に形成された第１導電型の第１領域と、基板に形成された第２導電型の第２領域と、基板と半導体領域の間の境界面から所定距離ほど離れて半導体領域に形成された第２導電型の第３領域と、半導体領域に形成された第１導電型の第４領域と、半導体領域に形成された第２導電型の第５領域とを含む。第１領域と第２領域は第１ターミナルに共通に連結され、第４領域と第５領域は第２ターミナルに共通に連結される。又、第２領域と第３領域の間の表面の上部には第１ターミナルに連結されたゲート層が設けられる。
【００１２】
本発明の第２の半導体装置は、第１導電型の半導体基板と、この半導体基板に形成された第２導電型の半導体領域と、基板に形成された第１導電型の第１領域と、基板に形成された第２導電型の第２領域と、基板と半導体領域の間の境界面から所定距離ほど離れて基板に形成された第１導電型の第３領域と、半導体領域に形成された第１導電型の第４領域と、半導体領域に形成された第２導電型の第５領域とを含む。第１領域は第１ターミナルに連結され、第２領域は第２ターミナルに連結され、第４領域と第５領域は第３ターミナルに共通に連結される。
【００１３】
本発明による第３の半導体装置は、プラス又はマイナスの瞬時成分に対する両方向性ＥＳＤ保護構造を提供するために、第１導電型の半導体基板と、この基板に形成された第２導電型の第１ウェルと、この第１ウェルに形成された第１導電型の第１領域と、この第１領域と共に第１ターミナルに連結されて第１ウェルに形成された第２導電型の第２領域と、第１ウェルから離れて基板に形成された第２導電型の第２ウェルと、この第２ウェルに形成された第２導電型の第３領域と、この第３領域と共に第２ターミナルに連結されて第２ウェルに形成された第１導電型の第４領域と、第１ウェルと基板に跨って形成された第５領域と、第２ウェルと基板に跨って形成され、第５領域と同一の導電型である第６領域とを含む。第５領域及び第６領域は第１導電型又は第２導電型で構成される。
【００１４】
又、両方向性ＥＳＤ保護構造の他の形態として、本発明による半導体装置は、第１導電型の半導体基板と、この基板に形成された第２導電型の第１ウェルと、この第１ウェルに形成された第１導電型の第１領域と、この第１領域と共に第１ターミナルに連結されて第１ウェルに形成された第２導電型の第２領域と、第１ウェルから離れて基板に形成された第２導電型の第２ウェルと、この第２ウェルに形成された第２導電型の第３領域と、この第３領域と共に第２ターミナルに連結されて第２ウェルに形成された第１導電型の第４領域と、基板と第１ウェルの間の境界面から第１距離だけ離れて基板に形成された第１導電型の第５領域と、基板と第２ウェルの間の境界面から第１距離だけ離れて基板に形成された第１導電型の第６領域とを含む。基板と第１ウェルの間の境界面から第２距離だけ離れて第１ウェルに形成された第２導電型の
第７領域と、基板と第２ウェルの間の境界面から第２距離だけ離れて第２ウェルに形成された第２導電型の第８領域とをさらに設けることができる。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
【００１６】
図３及び図４は、本発明の第１実施形態によるＳＣＲの断面構造であり、ＳＣＲのトリガ電圧を少なくとも３０Ｖ以下（従来技術の場合、７０Ｖ以下のトリガ電圧範囲を有する）に低下させ得る構造を提供する。先ず、図３はプラスの瞬時成分（プラスの過度電圧又は過度電流）に対する保護機能を実行するＳＣＲの構造を示し、Ｐ型半導体基板２１に形成されたＮ型ウェル２２には高濃度のＮ型拡散領域２７及び２９と、高濃度のＰ型拡散領域２８とが離れて形成されている。Ｐ型拡散領域２８とＮ型拡散領域２９は、金属のような導電層を通して信号ターミナルとしての入力パッド２０に共通に連結されている。Ｎ型拡散領域２７は導電層３１を通して半導体基板２１に形成された高濃度のＮ型拡散領域２５と電気的に連結される。Ｎ型拡散領域２５はＮ型ウェル２２から離れ、半導体基板２１に形成されたＮ型拡散領域２４とゲート層２６と共にＮＭＯＳトランジスタ構造を形成する。Ｎ型拡散領域２４は半導体基板２１に形成されたＰ型拡散領域２３及びゲート層２６と共に接地電圧ターミナルとしての接地電圧（ＶＳＳ）パッド１０に導電層を通して連結される。
【００１７】
図３の構造に従う等価回路上で、半導体基板２１、Ｎ型拡散領域２４及びＮ型ウェル２２がＮＰＮバイポーラトランジスタＱ１のベース、エミッタ及びコレクタを各々形成し、Ｎ型ウェル２２、Ｐ型拡散領域２８及びＰ型半導体基板２１がＰＮＰバイポーラトランジスタＱ２のベース、エミッタ及びコレクタを各々形成する。加えて、Ｎ型拡散領域２５及び２７は、ＮＰＮバイポーラトランジスタＱ１のコレクタ又はＰＮＰバイポーラトランジスタＱ２のベースとして作用する。入力パッド２０から接地電圧パッド１０までのＰ−Ｎ−Ｐ−Ｎ接合の経路は、Ｐ型拡散領域２８、Ｎ型ウェル２２、Ｐ型半導体基板２１及びＮ型拡散領域２４でなされる。Ｒｓ１は基板２１とＰ型拡散領域２３の間で基板２１内部に存在する寄生抵抗成分を示し、Ｒｓ２は基板２１とＮ型ウェル２２の間で基板２１内部に存在する寄生抵抗成分を示す。又、ＲｗｌはＮ型拡散領域２９とＮ型ウェル２２の間でＮ型ウェル２２内部に存在する寄生抵抗成分を示し、Ｒｗ２はＮ型ウェル２２と基板２１の間でＮ型ウェル２２内部に存在する寄生抵抗成分を示す。
【００１８】
プラスの瞬時成分が入力パッド２０を通して流入されると、Ｐ型拡散領域２８とＮ型ウェル２２によるＰＮ接合は、順方向にバイアスされ、Ｎ型ウェル２２と半導体基板２１によるＮＰ接合は逆方向にバイアスされる。この時、Ｎ型拡散領域２７を通してＮ型ウェル２２に連結されているＮ型拡散領域２５と基板２１間のＰＮ接合で、ブレークダウン電圧が決定される。Ｎ型拡散領域２５がＮ型ウェル２２に比べて相対的に高濃度領域であるので、ブレークダウンが発生する電圧（又は降伏電圧：電子−正孔対）（ＥＨＰ：ｅｌｅｃｔｉｏｎ−ｈｏｌｅ  ｐａｉｒ）増殖によりアバランシェが発生する電圧は、Ｎ型拡散領域２５が採用されない場合より低下する（又は、より早くブレークダウンが発生する）。ブレークダウンが発生する電圧が低下するということはＳＣＲのトリガ電圧が低下することを意味する。さらに、接地電圧に連結されたゲート層２６によって、トリガ電圧の下降効果はさらに加速される。
【００１９】
図４の構造はマイナスの瞬時成分（マイナスの過度電圧又は過度電流）に対するＳＣＲの構造を示す。図３の構造がＮ型拡散領域を利用してトリガ電圧を低下させるのに対して、図４の構造はＰ型拡散領域を利用する。半導体基板２１に形成されたＰ型拡散領域３３は、Ｎ型ウェル２２に形成されたＰ型拡散領域３４と金属等の導電層３６を通して連結されている。Ｎ型ウェル２２の内部で、Ｐ型拡散領域３４はＰ型拡散領域２８及びゲート層３５と共にＰＭＯＳトランジスタの構造を形成する。ゲート層３５はＰ型拡散領域２８及びＮ型拡散領域２９と共に導電層を通して電源電圧ターミナルとしての電源電圧（ＶＤＤ）パッド３０に連結されている。基板２１に形成されたＰ型拡散領域２３は接地電圧パッド１０に連結され、Ｎ型拡散領域２４は入力パッド２０に電気的に連結される。図４の構造による等価回路の構成は、トランジスタＱ２のエミッタ端子とベース端子が電源電圧ＶＤＤに連結され、トランジスタＱ１のエミッタ端子が入力パッド２０に連結されることを除いて、図３と同一である。
【００２０】
マイナスの瞬時成分が入力パッド２０を通して流入されると、Ｎ型拡散領域２４とＰ型基板２１で形成されるＮ−Ｐ接合は順方向にバイアスされ、基板２１とＮ型ウェル２２で形成されるＰ−Ｎ接合は逆方向にバイアスされる。この時、Ｐ型拡散領域３３を通して基板２１に連結されているＰ型拡散領域３４とＮ型ウェル２２の間のＰＮ接合でブレークダウン電圧が決定される。Ｐ型拡散領域３４が基板２１に比べて相対的に高濃度領域であるので、ブレークダウンが発生する電圧（ＥＨＰ増殖によってアバランシェ状態に至る電圧）はＰ型拡散領域３３及び３４が採用されない場合より低下する。そして、ブレークダウンが発生する電圧が低下するということはＳＣＲのトリガ電圧が低下することを意味する。さらに、ゲート層３５によって、トリガ電圧の下降効果はさらに加速される。
【００２１】
図５及び図６は本発明の第２実施形態によるＳＣＲの構造を示す。
【００２２】
先ず、図５はプラスの瞬時成分に対する構造であり、半導体基板２１に形成されたＰ型拡散領域２３及びＮ型拡散領域２４は、導電層を通して接地電圧パッド１０に連結される。Ｎ型ウェル２２に形成されたＰ型拡散領域２８及びＮ型拡散領域２９は、導電層を通して入力パッド２０に連結される。図３のように、基板２１に形成されたＮ型拡散領域２５はＮ型ウェル２２に形成されたＮ型拡散領域２７と導電層３１を通して直接に連結される。これに加えて、基板２１にはＮ型拡散領域２５に接してＰ型高濃度拡散領域４１が形成されている。このような構造で、プラスの瞬時成分が入力パッド２０に流入される時、ブレークダウンはＮ型ウェル２２に形成されたＮ型拡散領域２７と電気的に連結されたＮ型拡散領域２５とＰ型高濃度拡散領域４１の間で発生して、ＳＣＲのトリガ電圧を低下させる。
【００２３】
図６はマイナスの瞬時成分に対する構造であり、半導体基板２１に形成されたＰ型拡散領域２３は接地電圧パッド１０に連結され、Ｎ型拡散領域２４は入力パッド２０連結される。Ｎ型ウェル２２に形成されたＰ型拡散領域２８及びＮ型拡散領域２９は、電源電圧パッド３０に共通に連結される。一方、基板２１に形成されたＰ型拡散領域３３はＮ型ウェル２２に形成されたＰ型拡散領域３４と導電層３６を通して連結される。これに加えて、Ｎ型ウェル２２にはＰ型拡散領域３４に接してＮ型高濃度拡散領域４７が形成されている。従って、マイナスの瞬時成分が入力パッド２０を通して流入される時、基板２１に形成されたＰ型拡散領域３３と電気的に連結されたＰ型拡散領域３４とＮ型高濃度拡散領域４７の間でブレークダウンが発生して、ＳＣＲのトリガ電圧を低下させる。
【００２４】
図７及び図８は本発明の第３実施形態によるＳＣＲの断面構造であり、ゲート層を利用したＭＯＳ構造を示す。図７はプラスの瞬時成分に対する構造を、図８はマイナスの瞬時成分に対する構造を示す。
【００２５】
図７を参照すると、Ｐ型半導体基板２１に形成されたＰ型拡散領域２３とＮ型拡散領域２４と共に接地電圧パッド１０に連結されたゲート層５１は、Ｎ型ウェル２２内に形成されたＮ型拡散領域５２とＮ型拡散領域２４の間の表面の上部に形成される。従って、ゲート層５１は基板２１に形成されたＮ型拡散領域２４とＮ型ウェル２２に形成されたＮ型拡散領域５２の間で、基板２１の表面とＮ型ウェル２２の表面に跨って形成されている。Ｎ型ウェル２２に形成されたＮ型拡散領域５２はバイアスが印加されないフローティング状態である。ゲート層５１は、図３のゲート層２６と同様に、Ｎ型拡散領域５２とＰ型基板２１の間で発生するブレークダウンを加速させるので、ＳＣＲのトリガ電圧は低下する。なお、Ｎ型ウェル２２内には、図３と同様にＰ型拡散領域２８とＮ型拡散領域２９とが形成されている。
【００２６】
図８を参照すると、基板２１に形成されたＰ型拡散領域５５とＮ型ウェル２２に形成されたＰ型拡散領域２８の間の表面の上部にゲート層５７が形成される。ゲート層５７は、Ｎ型ウェル２２に形成されたＰ型拡散領域２８及びＮ型拡散領域２９と共に、電源電圧パッド３０に共通に連結される。基板２１に形成されたＰ型拡散領域２３は接地電圧パッド１０に連結され、Ｎ型拡散領域２４は入力パッド２０に連結される。基板２１に形成されたＰ型拡散領域５５はバイアスが印加されないフローティング状態である。ゲート層５７は、図４のゲート層３５と同様に、Ｐ型拡散領域５５とＮ型ウェル２２の間で発生するブレークダウンを加速させるので、ＳＣＲのトリガ電圧は低下する。
【００２７】
マイナスの瞬時成分に対するＳＣＲの構造を示す図４、図６及び図８において、Ｐ型半導体基板２１に形成されたＰ型拡散領域２３を接地電圧パッド１０に連結し、Ｎ型拡散領域２４を入力パッド２０に連結する理由は、Ｐ型拡散領域２３とＮ型拡散領域２４を入力パッド２０に共通に連結した場合は、高電圧（又は高電流）によって基板２１が入力パッドと短絡されて、マイナスの瞬時成分に対するＳＣＲの接合構造のＮＰＮＰ接合が破壊されるためである。
【００２８】
図９乃至図１１は本発明の第４実施形態を示し、これらは、ブレークダウンに寄与する拡散領域の形成位置に従ってトリガ電圧を決定する方式を利用する構造である。
【００２９】
図９を参照すると、Ｐ型半導体基板２１とＮ型ウェル２２の間の境界面Ｘを中心にして、基板２１に形成されたＰ型高濃度拡散領域６１とＮ型ウェル２２に形成されたＮ型高濃度拡散領域６２とが所定間隔Ａだけ離れて形成されている。Ｐ型高濃度拡散領域６１とＮ型高濃度拡散領域６２はバイアスが印加されないフローティング状態にある。基板２１に形成されたＰ型拡散領域２３及びＮ型拡散領域２４は接地電圧パッド１０に共通に連結され、Ｎ型ウェル２２に形成されたＰ型拡散領域２８及びＮ型拡散領域２９は入力パッド２０に共通に連結さる。入力パッド２０を通してプラスの瞬時成分が流入されると、Ｎ型高濃度拡散領域６２とＰ型高濃度拡散領域６１の間が逆方向にバイアスされて、ブレークダウンが発生する。Ｐ型高濃度拡散領域６１とＮ型高濃度拡散領域６２の間の間隔Ａが狭いほど、ブレークダウンに至る電圧が低下し、これに従って、ＳＣＲのトリガ電圧も低下する。間隔Ａは少なくとも３０Ｖ以下のトリガ電圧を発生させるために１〜１．２μｍ程度が適当であるが、工程及び周辺環境等を考慮して、本発明が実現しようとする目的（少なくとも３０Ｖ以下のトリガ電圧）の範囲内で設計を変更することができる。
【００３０】
図１０及び図１１は、図９のＮ型拡散領域６２及びＰ型拡散領域６１のうち、１つだけを形成した構造を示す。即ち、図１０には、基板−ウェル境界面Ｘから間隔Ｂ（Ａの１／２すなわち、０．５〜０．６μｍ）だけ離れてＮ型高濃度拡散領域６２がＮ型ウェル２２に形成され、図１１では、基板−ウェル境界面Ｘから間隔Ｂ（Ａの１／２すなわち、０．５〜０．６μｍ）だけ離れてＰ型高濃度拡散領域６１が半導体基板２１に形成される。プラスの瞬時成分が入力パッド２０から流入される場合、図１０ではＮ型高濃度拡散領域６２と基板２１の間でブレークダウンが発生し、図１１ではＮ型ウェル２２とＰ型高濃度拡散領域６１の間でブレークダウンが発生する。
【００３１】
図９乃至図１１では、主に、プラスの瞬時成分に対するバイアス状態を示し、マイナスの瞬時成分に対する連結構造は図示しないが、前述した図４、図６又は図８と同一の方式によって、マイナスの瞬時成分に対する保護機能を実行できる。即ち、Ｎ型ウェル２２に形成されたＰ型拡散領域２８及びＮ型拡散領域２９を電源電圧パッド３０に共通に連結し、Ｐ型基板２１に形成されたＰ型拡散領域２３及びＮ型拡散領域２４を接地電圧パッド１０及び入力パッド２０に各々連結することによって、マイナスの瞬時成分に対する保護構造が完成する。
【００３２】
図１２乃至図１６は垂直線Ｃを中心にして対称構造を有し、入力パッド２０と接地電圧パッド１０の間だけでなく、入力パッド２０と電源電圧パッド３０の間でのＥＳＤ保護機能も実行できるＳＣＲの実施形態を示す。トリガ電圧の減少効果はいうまでもない。
【００３３】
先ず、図１２を参照すると、高濃度Ｐ＋領域２８及びＮ＋領域２９がＮ型ウェル２２（第１Ｎ型ウェル）に形成されて、電源電圧パッド３０に共通に連結される（プラスの瞬時成分に対する保護の時は入力パッド２０に連結される）。また、Ｎ型ウェル７２（第２N型ウェル）内に高濃度N＋領域７３及びP＋領域７４が形成されて入力パッド２０に共通に連結される（プラスの瞬時成分に対する保護の時は接地電圧パッド１０に連結される）。Ｎ＋領域７５は基板２１とＮ型ウェル２２の間の境界面において両方に跨って形成され、これと対称的な位置でＮ＋領域７６は基板２１とＮ型ウェル７２の間の境界面において両方に跨って形成される。Ｎ型ウェル７２がＰ＋領域７４を基板２１から隔離させるので、マイナスの瞬時成分が入力パッド２０を通して流入されても、Ｐ＋領域７４と基板２１は短絡されない。Ｎ＋領域７５，７６はＳＣＲのトリガ電圧を低下させる。一方、図１４に示すように、Ｎ＋領域７５，７６をＰ＋領域７８，７９に代替することもできる。
【００３４】
図１３では、Ｎ型ウェル７２に形成されたＮ＋領域７７と、Ｎ型ウェル２２に形成されたＮ＋領域６２とが、各Ｎ型ウェルと基板２１の間の境界面から所定間隔Ｂほど離れて各Ｎ型ウェル内に形成されている。このような構造は、図１０の構造を垂直線Ｃを中心にして左右対称型に構成したものと同一である。図１５は、図１３が図１０の構造を利用した対称構造であることと同様に、図１１に示すＰ＋領域６１及びＮ型ウェル２２に対する対称構造を示す。Ｐ＋領域８１はＮ型ウェル７２と基板２１の間の境界面から所定間隔Ｂほど離れて基板２１に形成される。図１３及び図１５の構造を結合して対称構造とした図１６を参照すると、Ｎ＋領域６２とＰ＋領域６１とが、またＮ＋領域７７とＰ＋領域８１とが、ウェル−基板の境界面を挟んで各Ｎ型ウェルと基板２１に各々形成される。
【００３５】
【発明の効果】
前述のように、本発明はＳＣＲのトリガ電圧を低下させる効果がある。特に、トリガ電圧を低下させるために形成されるＰ型拡散領域又はＮ型拡散領域が既存のＣＭＯＳ製造工程上で追加的なマスク工程を使用しなくても形成されるので、製造上の利点がある。又、必要に従ってトリガ電圧を調整できるので（図９乃至図１１のように）、弾力性のあるＳＣＲの構造を提供できる。又、１つのＳＣＲ構造によってプラス又はマイナスの瞬時成分に対する保護機能を共有できるので、効率的なＥＳＤ保護機能を実行できる。
【図面の簡単な説明】
【図１】一般的な低電圧用シリコン制御整流素子の断面構造図である。
【図２】一般的な低電圧用シリコン制御整流素子の断面構造図である。
【図３】本発明の第１実施形態によるシリコン制御整流素子の断面構造図である。
【図４】本発明の第１実施形態によるシリコン制御整流素子の断面構造図である。
【図５】本発明の第２実施形態によるシリコン制御整流素子の断面構造図である。
【図６】本発明の第２実施形態によるシリコン制御整流素子の断面構造図である。
【図７】本発明の第３実施形態によるシリコン制御整流素子の断面構造図である。
【図８】本発明の第３実施形態によるシリコン制御整流素子の断面構造図である。
【図９】発明の第４実施形態によるシリコン制御整流素子の断面構造図である。
【図１０】本発明の第４実施形態によるシリコン制御整流素子の断面構造図である。
【図１１】本発明の第４実施形態によるシリコン制御整流素子の断面構造図である。
【図１２】本発明に従って対称構造を有するシリコン制御整流素子の断面構造図である。
【図１３】本発明に従って対称構造を有するシリコン制御整流素子の断面構造図である。
【図１４】本発明に従って対称構造を有するシリコン制御整流素子の断面構造図である。
【図１５】本発明に従って対称構造を有するシリコン制御整流素子の断面構造図である。
【図１６】本発明に従って対称構造を有するシリコン制御整流素子の断面構造図である。
【符号の説明】
１０  接地電圧（ＶＳＳ）パッド
２０  入力パッド
２１  P型半導体基板
２２，７２  Ｎ型ウェル
２３，２８，３３，３４，４１，５５，６１，７４，７８，７９，８１高濃度Ｐ型拡散領域（Ｐ＋領域）
２４，２５，２７，２９，４７，５２，６２，７３，７５，７６，７７高濃度Ｎ型拡散領域（Ｎ＋領域）
２６，３５，５１，５７  ゲート層
３０  電源電圧（ＶＤＤ）パッド
３１，３６  導電層
【図１】
0005174301.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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