(57)【特許請求の範囲】
【請求項１】
データを記憶し、かつ、半導体ウェハから切断分離されてなる半導体チップに設けられた主記憶部と、
前記主記憶部の識別情報を記憶する識別情報記憶部と、
前記主記憶部に対するプログラム動作、消去動作、及び読み出し動作の少なくとも１つを含む動作の条件である動作条件を、それぞれの動作につき少なくとも２以上記憶する動作条件記憶部と、
前記識別情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択する動作条件選択部と、
前記動作条件選択部により選択された前記１つの動作条件に基づき、前記主記憶部に対するプログラム動作、消去動作、または読み出し動作を行う制御部と、
を具備し、
前記識別情報は、前記半導体ウェハ上における前記半導体チップの位置を示すチップ位置情報を含み、
前記動作条件選択部は、前記チップ位置情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択する、
ことを特徴とする半導体装置。
【請求項２】
前記主記憶部は、複数のメモリセルを含み、
前記識別情報は、前記主記憶部内における、前記複数のメモリセルのそれぞれの位置を示すセルアドレス情報を含み、
前記動作条件選択部は、前記セルアドレス情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択し、
前記制御部は、前記動作条件選択部により選択された前記１つの動作条件に基づき、前記メモリセルに対するプログラム動作、消去動作、または読み出し動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記主記憶部は、複数のメモリセルを含み、
前記メモリセルは、互いに隔離された記憶領域である複数のビットを有し、
前記識別情報は、前記メモリセルにおける前記複数のビットのそれぞれの位置を示すビットアドレス情報を含み、
前記動作条件選択部は、前記ビットアドレス情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択し、
前記制御部は、前記動作条件選択部により選択された前記１つの動作条件に基づき、前記メモリセルにおける前記ビットに対するプログラム動作、消去動作、または読み出し動作を行うことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記２以上の動作条件のうち１つの動作条件は、前記主記憶領域に印加される電圧条件により定義され、
前記２以上の動作条件のうち他の動作条件は、前記電圧条件との差分により定義されていることを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記２以上の動作条件のそれぞれは、前記主記憶領域に印加される電圧条件により定義されていることを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
【請求項６】
前記動作条件選択部による前記動作条件の選択は、一度だけ行われることを特徴とする請求項１に記載の半導体装置。
【請求項７】
データを記憶し、かつ、半導体ウェハから切断分離されてなる半導体チップに設けられた主記憶部と、前記主記憶部の識別情報を記憶する識別情報記憶部と、前記主記憶部に対するプログラム動作、消去動作、及び読み出し動作の少なくとも１つを含む動作の条件である動作条件を、それぞれの動作につき少なくとも２以上記憶する動作条件記憶部と、を具備する半導体装置の制御方法であって、
前記識別情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択するステップと、
前記動作条件選択部により選択された前記１つの動作条件に基づき、前記主記憶部に対するプログラム動作、消去動作、または読み出し動作を行うステップと、
を有し、
前記識別情報は、前記半導体ウェハ上における前記半導体チップの位置を示すチップ位置情報を含み、
前記動作条件選択部は、前記チップ位置情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択する、
ことを特徴とする半導体装置の制御方法。
【請求項８】
半導体ウェハ上で区画された複数のチップ領域のそれぞれに、主記憶部と、識別情報記憶部と、動作条件記憶部と、動作条件選択部と、制御部と、が形成された半導体装置の制御方法であって、
前記識別情報記憶部に、前記主記憶部の識別情報を記憶させる識別情報記憶ステップと、
前記動作条件記憶部に、前記主記憶部に対するプログラム動作、消去動作、及び読み出し動作の少なくとも１つを含む動作の条件である動作条件を、それぞれの動作につき少なくとも２以上記憶させる動作条件記憶ステップと、
前記識別情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択するステップと、
前記動作条件選択部により選択された前記１つの動作条件に基づき、前記主記憶部に対するプログラム動作、消去動作、または読み出し動作を行うステップと、
を具備し、
前記識別情報は、前記半導体ウェハ上における前記半導体チップの位置を示すチップ位置情報を含み、
前記動作条件選択部は、前記チップ位置情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択し、
前記動作条件記憶ステップは、前記半導体ウェハ上における前記複数のチップ領域に形成された前記動作条件記憶部の全てに、同一の前記動作条件を記憶させるものであることを特徴とする半導体装置の製造方法。
【請求項９】
前記チップ領域のそれぞれに対し、電気的な特性試験を行う検査ステップを具備し、
前記識別情報記憶ステップ及び前記動作条件記憶ステップは、前記検査ステップと同時に行われることを特徴とする請求項８に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関し、特にメモリに対するデータの書き込み、読み出し、及び消去動作に関する。
【背景技術】
【０００２】
近年半導体産業では、加工技術の微細化とウェハサイズの増大により、半導体装置１台あたりの製造コストを削減することが行われてきた。一方で、加工技術の微細化が進み、ウェハサイズが大きくなると、同一ウェハ上における半導体装置の特性を均一化することが難しくなり、製造上のバラツキが生じやすくなる。
【０００３】
特許文献１には、半導体チップにウェハ上の位置情報を記憶させることにより、検査工程における製造プロセスの分析を容易化した半導体装置が開示されている。特許文献２には、測定対象となるウェハ及びチップのイメージを表示手段に表示させることにより、個々の半導体チップに対する検査条件を視覚的に確認することができる測定条件設定装置が開示されている。
【特許文献１】特開平１１−４５８３９号公報
【特許文献２】特開平８−３７２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のように、加工技術の微細化とウェハサイズの増大に伴い、製造上のバラツキが生じやすくなっている。これにより、個々の半導体装置においても動作特性（プログラム特性、消去特性、読み出し特性）のバラツキが発生し、そのことに起因する動作不良が生じる場合があった。
【０００５】
上記課題に対する解決策として、動作特性の異なる半導体装置に対し、最適な動作条件（プログラム条件、消去条件、読み出し条件）を個別に記憶させることが考えられる。しかし、この方法では、同一ウェハ上の全ての半導体装置に対し、同一の動作条件を一度に記憶させることができないため、製造プロセスに必要な時間が従来よりも大幅に増えてしまう。
【０００６】
本発明は上記課題に鑑みなされたものであり、動作特性のバラツキに起因する動作不良を抑制し、製造歩留まりを向上させると共に、製造プロセスを簡略化した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、データを記憶する主記憶部と、前記主記憶部の識別情報を記憶する識別情報記憶部と、前記主記憶部に対するプログラム動作、消去動作、及び読み出し動作の少なくとも１つを含む動作の条件である動作条件を、それぞれの動作につき少なくとも２以上記憶する動作条件記憶部と、前記識別情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択する動作条件選択部と、前記動作条件選択部により選択された前記１つの動作条件に基づき、前記主記憶部に対するプログラム動作、消去動作、または読み出し動作を行う制御部と、を具備することを特徴とする半導体装置である。本発明によれば、複数の動作条件の中から１つの動作条件を選択することにより、動作特性のバラツキに起因する動作不良を抑制することができる。また、あらかじめ記憶された複数の動作条件の中から、主記憶部の識別情報に基づいて１つの動作条件を選択するため、製造プロセスを簡略化することができる。
【０００８】
上記構成において、前記主記憶部は、半導体ウェハから切断分離されてなる半導体チップに設けられており、前記識別情報は、前記半導体ウェハ上における前記半導体チップの位置を示すチップ位置情報を含み、前記動作条件選択部は、前記チップ位置情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択する構成とすることができる。この構成によれば、ウェハ上のチップ位置に起因する動作特性のバラツキを抑制することができる。
【０００９】
上記構成において、前記主記憶部は、複数のメモリセルを含み、前記識別情報は、前記主記憶部内における、前記複数のメモリセルのそれぞれの位置を示すセルアドレス情報を含み、前記動作条件選択部は、前記セルアドレス情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択し、前記制御部は、前記動作条件選択部により選択された前記１つの動作条件に基づき、前記メモリセルに対するプログラム動作、消去動作、または読み出し動作を行う構成とすることができる。この構成によれば、主記憶部内のメモリセルの位置に起因する動作特性のバラツキを抑制することができる。
【００１０】
上記構成において、前記主記憶部は、複数のメモリセルを含み、前記メモリセルは、互いに隔離された記憶領域である複数のビットを有し、前記識別情報は、前記メモリセルにおける前記複数のビットのそれぞれの位置を示すビットアドレス情報を含み、前記動作条件選択部は、前記ビットアドレス情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択し、前記制御部は、前記動作条件選択部により選択された前記１つの動作条件に基づき、前記メモリセルにおける前記ビットに対するプログラム動作、消去動作、または読み出し動作を行う構成とすることができる。この構成によれば、メモリセル内のビットの位置に起因する動作特性のバラツキを抑制することができる。
【００１１】
上記構成において、前記２以上の動作条件のうち１つの動作条件は、前記主記憶領域に印加される電圧条件により定義され、前記２以上の動作条件のうち他の動作条件は、前記電圧条件との差分により定義されている構成とすることができる。この構成によれば、動作条件のデータ容量を低減することができる。
【００１２】
上記構成において、前記２以上の動作条件のそれぞれは、前記主記憶領域に印加される電圧条件により定義されている構成とすることができる。
【００１３】
上記構成において、前記動作条件選択部による前記動作条件の選択は、一度だけ行われる構成とすることができる。この構成によれば、動作のたびに動作条件の選択を行う必要がないため、動作速度を向上させることができる。
【００１４】
本発明は、データを記憶する主記憶部と、前記主記憶部の識別情報を記憶する識別情報記憶部と、前記主記憶部に対するプログラム動作、消去動作、及び読み出し動作の少なくとも１つを含む動作の条件である動作条件を、それぞれの動作につき少なくとも２以上記憶する動作条件記憶部と、を具備する半導体装置の制御方法であって、前記識別情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択するステップと、前記動作条件選択部により選択された前記１つの動作条件に基づき、前記主記憶部に対するプログラム動作、消去動作、または読み出し動作を行うステップと、を有することを特徴とする半導体装置の制御方法である。本発明によれば、複数の動作条件の中から１つの動作条件を選択することにより、動作特性のバラツキに起因する動作不良を抑制することができる。また、あらかじめ記憶された複数の動作条件の中から、主記憶部の識別情報に基づいて１つの動作条件を選択するため、製造プロセスを簡略化することができる。
【００１５】
本発明は、半導体ウェハ上で区画された複数のチップ領域のそれぞれに、主記憶部と、識別情報記憶部と、動作条件記憶部と、動作条件選択部と、制御部と、が形成された半導体装置の制御方法であって、前記識別情報記憶部に、前記主記憶部の識別情報を記憶させる識別情報記憶ステップと、前記動作条件記憶部に、前記主記憶部に対するプログラム動作、消去動作、及び読み出し動作の少なくとも１つを含む動作の条件である動作条件件を、それぞれの動作につき少なくとも２以上記憶させる動作条件記憶ステップと、前記識別情報に基づいて、前記２以上の動作条件の中から１つの動作条件を選択するステップと、前記動作条件選択部により選択された前記１つの動作条件に基づき、前記主記憶部に対するプログラム動作、消去動作、または読み出し動作を行うステップと、を具備し、前記動作条件記憶ステップは、前記半導体ウェハ上における前記複数のチップ領域に形成された前記動作条件記憶部の全てに、同一の前記動作条件を記憶させるものであることを特徴とする半導体装置の製造方法である。本発明によれば、複数の動作条件の中から１つの動作条件を選択することにより、動作特性のバラツキに起因する動作不良を抑制することができる。また、ウェハ上の全ての半導体装置に対し同一の動作条件を記憶させるため、製造プロセスを簡略化することができる。
【００１６】
上記構成において、前記チップ領域のそれぞれに対し、電気的な特性試験を行う検査ステップを具備し、前記識別情報記憶ステップ及び前記動作条件記憶ステップは、前記検査ステップと同時に行われる構成とすることができる。この構成によれば、製造プロセスをさらに簡略化することができる。
【発明の効果】
【００１７】
本発明によれば、複数の動作条件の中から１つの動作条件を選択することにより、動作特性のバラツキに起因する動作不良を抑制することができる。また、あらかじめ記憶された複数の動作条件の中から、主記憶部の識別情報に基づいて１つの動作条件を選択するため、製造プロセスを簡略化することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００１９】
図１は実施例１に係る半導体装置１００の構成を示したブロック図である。半導体装置１００は、主たる構成要素として、主記憶部であるメモリセルアレイ１０、識別情報記憶部であるチップＩＤメモリ１２、動作条件記憶部である動作条件メモリ１４、動作条件選択部である条件選択回路１６、及びこれらを制御する制御部１８を備えている。半導体装置１００は、さらに入出力回路２０、電圧供給回路２２、情報入力端子２４、条件読み出し回路２６、及びコマンドデコーダ２８を備えている。
【００２０】
メモリセルアレイ１０は、入出力回路２０及び電圧供給回路２２と接続されている。入出力回路２０は、制御部１８からの信号に応じて、メモリセルアレイ１０に記憶されたデータを外部に出力すると共に、外部から与えられたデータをメモリセルアレイ１０に入力する。電圧供給回路２２は、制御部１８からの信号に応じて、データのプログラム・消去・及び読み出しのための電圧をメモリセルアレイ１０へ供給する。
【００２１】
チップＩＤメモリ１２は、メモリセルアレイ１０に対する識別情報を記憶する不揮発性の記憶領域である。実施例１では、後述するように識別情報としてチップＩＤを記憶する。チップＩＤは、外部から情報入力端子２４を介してチップＩＤメモリ１２に与えられる。
【００２２】
動作条件メモリ１４は、メモリセルアレイ１０に対するプログラム動作、消去動作、及び読み出し動作に関する動作条件を記憶する不揮発性の記憶領域である。動作条件としては、例えば上記の動作時にメモリセルアレイ１０に印加される電圧の大きさや、電圧の印加時間等がある。動作条件メモリ１４には、各動作に対しそれぞれ少なくとも２以上の動作条件が、チップＩＤと対応して記憶されている。これについては後段にて詳述する。
【００２３】
条件選択回路１６は、制御部１８からの信号と、チップＩＤメモリ１２に記憶されたチップＩＤに基づいて、動作条件メモリ１４に記憶された複数の動作条件の中から、１つの動作条件を選択する。選択された動作条件は、条件読み出し回路２６によって読み出され、制御部１８へと出力される。
【００２４】
制御部１８は、条件読み出し回路２６から与えられた動作条件に基づいて、メモリセルアレイ１０に対するプログラム動作、消去動作、及び読み出し動作を行う。制御部１８へのコマンドは、外部からコマンドデコーダ２８を介して与えられる。
【００２５】
図２は半導体装置１００を製造するウェハプロセスの上面模式図である。半導体ウェハ３０は、ダイシングライン３２により複数のチップ領域３４に分割されている。図示されていないが、それぞれのチップ領域３４には、図１に示したメモリセルアレイ１０、チップＩＤメモリ１２、及び動作条件メモリ１４が形成されている。
【００２６】
図２を参照に、それぞれのチップ領域３４にはチップＩＤ（００１〜０３２）が付与されている。チップＩＤは、半導体ウェハ３０上におけるチップ領域３４の位置を示すチップ位置情報である。チップＩＤは、図示するように全てのチップ領域３４に異なるチップＩＤを付与してもよいが、複数のチップ領域３４を所定のグループに分類し、同一グループに属するチップ領域３４に同一のチップＩＤを付与してもよい。チップ領域３４の分類は、半導体ウェハ３０の特性のバラツキに従って定めることが好ましい。これにより、特性の近いチップ領域３４に共通のチップＩＤを付与することができる。
【００２７】
図３（ａ）〜（ｃ）は動作条件メモリ１４に記憶される動作条件を示した図である。図３（ａ）はプログラム条件、図３（ｂ）は消去条件、図３（ｃ）は読み出し条件である。図示するように、３種類の動作のそれぞれにつき、複数の動作条件がチップＩＤと対応して記憶されている。これにより、チップＩＤを指定することにより所望の動作条件を選択することが可能となる。これらの動作条件は、例えば製品の開発段階において試作品を用いた試験を行うことにより定める。なお、動作条件メモリ１４は上記３種類の動作条件の全てを記憶する必要はなく、各動作のうち少なくとも１つについて、動作条件を複数記憶していればよい。
【００２８】
図４は製造段階における、半導体装置１００へのチップＩＤ及び動作条件の書き込みを説明するフローチャートである。チップＩＤ及び動作条件の書き込みは、半導体装置１００の製造装置または検査装置等により行われる。ここでは便宜上、書き込み装置として説明する。まず、ステップＳ１０において、書き込み装置が図３で説明した動作条件を動作条件メモリ１４へ書き込む（動作条件記憶ステップ）。このステップは、図２に示したウェハプロセスにて行い、半導体ウェハ３０のチップ領域３４に形成された全ての動作条件メモリ１４に対して、同一の動作条件を記憶させる。次に、ステップＳ１２において、書き込み装置が図２で説明したチップＩＤをチップＩＤメモリ１２へ書き込む（識別情報記憶ステップ）。
【００２９】
ステップＳ１０及びＳ１２は、同一の書き込み装置を用いてもよいし、異なる書き込み装置を用いてもよい。また、ステップＳ１０とＳ１２の順番を入れ替えてもよいし、これらを同時に行ってもよい。チップＩＤ及び動作条件の書き込みを電気的に行う場合は、図２におけるそれぞれのチップ領域３４に対して、電気的な特性試験を行うステップ（検査ステップ）と同時に、前述の動作条件記憶ステップ及び識別情報記憶ステップを行うことが好ましい。これにより、製造工程を簡略化することができる。
【００３０】
次に、半導体装置１００の動作制御について説明する。図５はメモリセルアレイ１０に対する制御動作の流れを示したフローチャートである。図５及び図１を参照に、まず、制御部１８が、コマンドデコーダ２８より入力されるコマンドに応じて、動作（プログラム動作、消去動作、読み出し動作）の種類を判定する（ステップＳ２０）。動作の種類がプログラムの場合はステップＳ２２へ、消去の場合はステップＳ３０へ、読み出しの場合はステップＳ４０へそれぞれ進む。
【００３１】
プログラム動作の場合は、ステップＳ２２において、条件選択回路１６が、動作条件メモリ１４に記憶された複数のプログラム条件（図３（ａ）参照）の中から、チップＩＤメモリ１２に記憶されているチップＩＤに対応した１つのプログラム条件を選択する。選択されたプログラム条件は、条件読み出し回路２６により読み出され、制御部１８へ入力される。次に、制御部１８が、選択されたプログラム条件に従ったプログラム電圧をメモリセルアレイ１０に印加する（ステップＳ２４）。プログラム電圧は実際には、制御部１８の指示を受けた電圧供給回路２２により印加される。
【００３２】
消去動作の場合は、ステップＳ３０において、条件選択回路１６が、動作条件メモリ１４に記憶された複数の消去条件（図３（ｂ）参照）の中から、チップＩＤメモリ１２に記憶されているチップＩＤに対応した１つの消去条件を選択する。選択された消去条件は、条件読み出し回路２６により読み出され、制御部１８へ入力される。次に、制御部１８が、選択された消去条件に従った消去電圧をメモリセルアレイ１０に印加する（ステップＳ３２）。消去電圧は実際には、制御部１８の指示を受けた電圧供給回路２２により印加される。
【００３３】
読み出し動作の場合は、ステップＳ４０において、条件選択回路１６が、動作条件メモリ１４に記憶された複数の読み出し条件（図３（ｃ）参照）の中から、チップＩＤメモリ１２に記憶されているチップＩＤに対応した１つの読み出し条件を選択する。選択された読み出し条件は、条件読み出し回路２６により読み出され、制御部１８へ入力される。次に、制御部１８が、選択された読み出し条件に従った読み出し電圧をメモリセルアレイ１０に印加する（ステップＳ４２）。読み出し電圧は実際には、制御部１８の指示を受けた電圧供給回路２２により印加される。また、読み出されたデータは、入出力回路２０により外部へと出力される。
【００３４】
上記のように、条件選択回路１６は、識別情報であるチップＩＤに基づいて、動作条件メモリ１４に記憶された複数の動作条件の中から１つの動作条件を選択する（ステップＳ２２、ステップＳ３０、ステップＳ４０）。また、制御部１８は、条件選択回路１６により選択された１つの動作条件に基づき、メモリセルアレイ１０に対するプログラム動作、消去動作、または読み出し動作のいずれかを行う（ステップＳ２４、ステップＳ３２、ステップＳ４２）。以上のステップにより、半導体装置１００の動作制御が終了する。
【００３５】
実施例１に係る半導体装置１００によれば、メモリセルアレイ１０に対するプログラム動作、消去動作、及び読み出し動作のそれぞれに対して、複数ある動作条件の中から１つの動作条件を選択する。また、上記の動作条件は、ウェハプロセスにおける半導体チップのチップ位置（チップＩＤ）に基づいて選択される。これにより、図２に示す半導体ウェハ３０上において、位置ごとに特性のバラツキがある場合であっても、それぞれのチップ領域３４の特性に応じた動作条件に基づき、メモリセルアレイ１０に対する書き込み、消去、読み出し動作を行うことができる。その結果、ウェハ上のチップ位置のバラツキに起因する動作不良を抑制し、製造歩留まりを向上させることができる。
【００３６】
また、図４のステップＳ１０及びステップＳ１２で説明したように、動作条件については全チップ領域３４に同一のものが記憶されるため、一度に書き込みを行うことができる。一方、チップＩＤについてはチップ領域３４ごとに個別に書き込みを行う必要がある。チップＩＤのデータ量は、動作条件のデータ量に比べてかなり小さいため、個別に書き込みを行ったとしても、書き込みにかかる合計時間は短い。このように、実施例１に係る半導体装置１００では、それぞれのチップ領域３４に異なる動作条件を記憶させる場合に比べ、所要時間を短縮することができる。その結果、製造プロセスを簡略化及び製造コストの削減を図ることができる。
【００３７】
実施例１では、メモリセルアレイ１０に対する識別情報としてチップＩＤを用いているため、同一メモリセルアレイ１０に属するメモリセルに対しては同一の条件で書き込みが行われる。従って、図５において動作条件を選択するステップ（ステップＳ２２、ステップＳ３０、ステップＳ４０）は、各動作につき一度だけ行うことが好ましい。換言すれば、上記のステップにおいて一度動作条件が選択された後は、同一の動作条件にてプログラム、消去、及び読み出しの各動作を行うようにすることが好ましい。この構成によれば、動作条件の選択を逐一行う必要がないため、動作速度を向上させることができる。
【実施例２】
【００３８】
実施例２は、識別情報としてチップＩＤの代わりにセルアドレスを用いる例である。図６は実施例２に係る半導体装置１０２の構成を示したブロック図である。実施例１（図１）と共通のブロックには同一の符号を付し、説明を省略する。図１におけるチップＩＤメモリ１２及び情報入力端子２４の代わりに、アドレスメモリ４０、アドレスデコーダ４２、及び比較回路４４が設けられている。その他の構成は実施例１と同じである。
【００３９】
図７（ａ）及び（ｂ）は図６におけるメモリセルアレイ１０の模式図である。メモリセルアレイ１０はデータを記憶するための複数のメモリセル（不図示）から構成され、それぞれのメモリセルにはセルアドレスが付与されている。また、メモリセルアレイ１０は所定数のメモリセルごとにバンク５０ａ〜５０ｄに分割されており、それぞれのバンクにはバンクアドレス００１〜００４が付与されている。
【００４０】
図６を参照に、アドレスメモリ４０には、それぞれのメモリセルのセルアドレスと、対応するバンクのバンクアドレスが記憶されている。アドレスデコーダ４２は、外部から入力されたアクセス対象となるメモリセルのセルアドレスを、比較回路４４へと出力する。比較回路４４は、アドレスデコーダ４２から入力されたセルアドレスと、アドレスメモリ４０に記憶された内容をもとに、アクセス対象となるメモリセルが所属するバンクアドレスを判定し、条件選択回路１６へと出力する。
【００４１】
図８（ａ）〜（ｃ）は実施例２に係る半導体装置１０２の動作条件メモリ１４に記憶される動作条件を示した図である。図８（ａ）はプログラム条件、図８（ｂ）は消去条件、図８（ｃ）は読み出し条件である。図示するように、３種類の動作のそれぞれにつき、複数の動作条件がバンクアドレスと対応して記憶されている。その他の構成は実施例１（図３（ａ）〜（ｃ））と同じである。これらの動作条件は、実施例１と同じく、同一ウェハ上の全て動作条件メモリ１４に対し、同一の動作条件を記憶することが好ましい。
【００４２】
実施例２に係る半導体装置１０２の動作制御は、基本的に実施例１と同様であるが（図５参照）、プログラム条件選択（ステップＳ２２）、消去条件選択（ステップＳ３０）、及び読み出し条件選択（ステップＳ４０）の各ステップの内容が異なる。例えば、プログラム条件選択の場合、条件選択回路１６は、動作条件メモリ１４に記憶された複数のプログラム条件（図８（ａ）参照）の中から１つのプログラム条件を選択する。このとき選択されるプログラム条件は、実施例１の場合とは異なり、比較回路４４から入力されたバンクアドレスに対応する。消去条件選択及び読み出し条件選択についても、条件選択回路１６により同様の選択が行われる。
【００４３】
選択された動作条件（プログラム条件、消去条件、及び読み出し条件）は、条件読み出し回路２６により読み出され、制御部１８へ入力される。以後の動作については実施例１と同様である。
【００４４】
近年、加工技術の微細化に伴い、同じメモリセルアレイに属するメモリセル同士であっても動作特性にバラツキが生じる場合がある。上記の半導体装置１０２は、メモリセル同士の動作特性のバラツキに起因する動作不良を抑制することができる。その結果、製造歩留まりの向上及びコスト削減を図ることができる。
【００４５】
図８（ａ）〜（ｃ）を参照に、動作条件の設定においてはそれぞれのバンクアドレスに動作条件を設定してもよいが、特性の似た複数のバンクのバンクアドレスに対し、同一の動作条件を設定しても良い。また、実施例２に係る半導体装置１０２では、１つのバンクに対し１つの動作条件を設定したが、同一バンク内の所定領域ごとに異なる動作条件を設定しても良い。
【００４６】
例えば、図７（ｂ）を参照に、複数のバンク５０ａ〜５０ｄが隣接するメモリセルアレイ１０においては、バンク同士の境界５１（斜線部分）の動作特性が他の部分と異なる場合がある。バンク同士の境界５１は、バンクの中心部と異なり不連続領域である。このため、例えばエッチング時のローディング効果などによって動作特性のバラツキを起こし易い。動作の対象となるメモリセルが境界５１に属するか否かは、個々のメモリセル付与されたセルアドレスにより識別が可能である。従って、例えば図６を参照に、アドレスメモリ４０はメモリセルアレイ１０内の境界５１に属するメモリセルのセルアドレスを記憶する。比較回路４４は、アドレスデコーダ４２から入力されたセルアドレスと、アドレスメモリ４０に記憶された境界５１のセルアドレスを比較し、アクセス対象となるメモリセルがバンクの境界５１に属するか否かを判定し、結果を条件選択回路１６へと出力する。条件選択回路１６は、比較回路４４からの出力に基づいて、動作条件メモリ１４に記憶された動作条件の中から、１つの動作条件を選択する。
【００４７】
このような構成とすることで、同一バンク内の所定領域ごとに異なる動作条件を設定することができる。同様に、メモリセルアレイ１０内の個々のメモリセルごとに動作条件を設定することも可能である。これにより、動作特性のバラツキに起因する動作不良をさらに抑制することができる。
【実施例３】
【００４８】
実施例３は、本発明をミラービット方式のメモリセルに適用した例である。実施例３に係る半導体装置１０４の構成は、実施例２（図６）と共通である。ただし、アドレスメモリ４０には、バンクアドレスの代わりに、後述するビットアドレスが記憶されている点が異なる。
【００４９】
図９（ａ）は、半導体装置１０４におけるメモリセルアレイ１０の構成の一部を示した図である。縦方向には複数のビットラインＢＬが設けられ、横方向には複数のワードラインＷＬが設けられている。それぞれのビットラインＢＬ及びワードラインＷＬに囲まれた領域には、メモリセルＭＣが規則的に配列して設けられている。メモリセルＭＣの入力端子及び出力端子は、それぞれ隣接するビットラインＢＬに接続されている。メモリセルＭＣの制御端子は、ワードラインＷＬに接続されている。
【００５０】
メモリセルＭＣは、１セル当たり２ビットの情報を記憶することができるミラービット方式のメモリセルである。メモリセルＭＣは、互いに隔離された記憶領域である右ビットＲＢ及び左ビットＬＢを有する。それぞれのビットに対するアクセスは、ビットアドレスを指定することにより行われる。ビットアドレスは、メモリセルＭＣにおける複数のビット（ＲＢ及びＬＢ）のそれぞれの位置を示す。
【００５１】
図９（ｂ）〜（ｄ）は半導体装置１０４の動作条件メモリ１４に記憶される動作条件を示した図である。図８（ｂ）はプログラム条件、図８（ｃ）は消去条件、図８（ｄ）は読み出し条件である。実施例２（図８（ａ）〜（ｃ））とは異なり、それぞれの動作条件は、バンクアドレスではなくビットアドレス（ＲＢまたはＬＢ）に対応して記憶されている。
【００５２】
実施例３に係る半導体装置１０４の動作制御は、基本的に実施例１と同様であるが（図５参照）、プログラム条件選択（ステップＳ２２）、消去条件選択（ステップＳ３０）、及び読み出し条件選択（ステップＳ４０）の各ステップの内容が異なる。まず、図６を参照に、アドレスデコーダ４２にはビットアドレスを含むセルのアドレスが入力される。比較回路４４は、アドレスデコーダから入力されたアドレスと、アドレスメモリ４０に記憶されたビットアドレスとを比較し、比較結果を条件選択回路１６へと出力する。
【００５３】
例えば、プログラム条件選択の場合、条件選択回路１６は、動作条件メモリ１４に記憶された２つのプログラム条件（図９（ｂ）参照）の中から１つのプログラム条件を選択する。このとき選択されるプログラム条件は、比較回路４４から入力されたビットアドレスに対応する。消去条件選択及び読み出し条件選択についても、条件選択回路１６により同様の選択が行われる。選択された動作条件（プログラム条件、消去条件、及び読み出し条件）は、条件読み出し回路２６により読み出され、制御部１８へ入力される。以後の動作については実施例１と同様である。
【００５４】
実施例３に係る半導体装置１０４では、同一セル内の複数のビットに対し、異なる条件でプログラム、消去、及び読み出しの各動作を行うことができる。これにより、例えば同一セル内におけるビット同士の動作特性のバラツキに起因する動作不良を抑制することができる。
【００５５】
以上のように、メモリセルアレイ１０の識別情報として、実施例１ではチップＩＤを、実施例２ではセルアドレスを、実施例３ではビットアドレスを用いた。上記のいずれの場合でも、動作特性のバラツキに起因する動作不良を抑制することができる。識別情報には、チップＩＤ、セルアドレス、及びビットアドレスを単独で用いてもよいが、これらを組み合わせて用いてもよい。
【００５６】
実施例１〜３では、異なる動作条件のそれぞれを電圧条件そのもので表現したが（図３（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、図９（ｂ）〜（ｄ）参照）、基準となる電圧条件を設定し、これらの動作条件を基準値に対する差分で表現しても良い。また、電圧の大きさまたは電圧の印加時間の片方のみを動作条件としても良い。
【００５７】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】図１は実施例１に係る半導体装置の構成を示したブロック図である。
【図２】図２は実施例１に係る半導体装置の製造工程の上面模式図である。
【図３】図３（ａ）〜（ｃ）は実施例１に係る半導体装置の動作条件を示した表である。
【図４】図４は実施例１に係る半導体装置の制御の流れを示したフローチャート（その１）である。
【図５】図５は実施例１に係る半導体装置の制御の流れを示したフローチャート（その２）である。
【図６】図６は実施例２及び実施例３に係る半導体装置の構成を示したブロック図である。
【図７】図７（ａ）及び（ｂ）は実施例２に係る半導体装置の詳細な構成を示した平面模式図である。
【図８】図８（ａ）〜（ｃ）は実施例２に係る半導体装置の動作条件を示した表である。
【図９】図９（ａ）は実施例３に係る半導体装置の詳細な構成を示した回路図であり、図９（ｂ）〜（ｄ）は実施例３に係る半導体装置の動作条件を示した表である。
【符号の説明】
【００５９】
１０    メモリセルアレイ
１２    チップＩＤメモリ
１４    動作条件メモリ
１６    条件選択回路
１８    制御部
２０    入出力回路
２２    電圧供給回路
２４    情報入力端子
２６    条件読み出し回路
２８    コマンドデコーダ
３０    半導体ウェハ
３２    ダイシングライン
３４    チップ領域
４０    アドレスメモリ
４２    アドレスデコーダ
４４    比較回路
５０    バンク
【図１】
0005270178.tif 000002
【図２】
0005270178.tif 000003
【図３】
0005270178.tif 000004
【図４】
0005270178.tif 000005
【図５】
0005270178.tif 000006
【図６】
0005270178.tif 000007
【図７】
0005270178.tif 000008
【図８】
0005270178.tif 000009
【図９】
0005270178.tif 000010