(57)【特許請求の範囲】
【請求項１】
多数の長方形フィールド領域がマトリックス形態に配置され、前記長方形フィールド領域の短辺と長辺が各々前記マトリックスの行方向と列方向と平行な半導体基板と、
前記半導体基板上に前記行方向と平行となるように延長されたワードラインとセレクトラインと、
前記ワードラインとセレクトラインの間の半導体基板内に形成されたフローティングジャンクション領域と、前記ワードラインに対して前記フローティングジャンクション領域の反対側に形成されたビットラインジャンクション領域と、前記セレクトラインに対して前記フローティングジャンクション領域の反対側に形成されたコモンソース領域とを含み、
前記ワードラインは前記マトリックスの行方向に配置された多数の長方形フィールド領域の各々と交差して、
前記セレクトラインは前記マトリックスの行方向に配置された多数の長方形フィールド領域の各々と一部オーバーラップされ、前記セレクトラインの下部には前記オーバーラップされる多数の長方形フィールド領域の長辺の一部と短辺が位置し、
前記オーバーラップされる長方形フィールド領域の長辺の一部の長さは、ゼロよりも大きく前記セレクトラインの幅よりも短い不揮発性メモリ集積回路装置。
【請求項２】
前記オーバーラップされる長方形フィールド領域の長辺の一部の長さをａとし、前記長方形フィールド領域の深さをｂとするとき、ａ≦ｂである請求項１に記載の不揮発性メモリ集積回路装置。
【請求項３】
前記半導体基板は第１導電型であり、前記半導体基板内に形成された前記第１導電型と異なる第２導電型の第１ウェルと、前記第１ウェル内に形成された前記第１導電型の第２ウェルを含む請求項１に記載の不揮発性メモリ集積回路装置。
【請求項４】
前記フローティングジャンクション領域、ビットラインジャンクション領域およびコモンソース領域は、前記第２ウェル内に形成される請求項３に記載の不揮発性メモリ集積回路装置。
【請求項５】
前記セレクトラインは互いに電気的に連結した多数の導電膜が積層されたスタック構造で成された請求項１に記載の不揮発性メモリ集積回路装置。
【請求項６】
前記多数の導電膜はバッティング コンタクト(butting contact)を通して互いに電気的に連結された請求項５に記載の不揮発性メモリ集積回路装置。
【請求項７】
前記フローティングジャンクション領域は前記ビットラインジャンクション領域およびコモンソース領域に比べて薄く(shallow)形成された請求項１に記載の不揮発性メモリ集積回路装置。
【請求項８】
前記ビットラインジャンクション領域およびコモンソース領域は低濃度不純物が薄くドープされ、高濃度不純物が深くドープされたLDD構造であり、前記フローティングジャンクション領域は低濃度不純物が薄くドープされた請求項７に記載の不揮発性メモリ集積回路装置。
【請求項９】
第１方向に延長された多数の第１アクティブ領域と、前記多数の第１アクティブ領域と交差するように第２方向に延長された多数の第２アクティブ領域が定義され、前記第１アクティブ領域と前記第２アクティブ領域によって規定された多数の長方形フィールド領域がマトリックス形態に配置された半導体基板と、
前記半導体基板上に前記第１方向に延長された多数のセレクトラインとワードラインと、
前記２個のセレクトラインの間の前記第１アクティブ領域内に形成されたコモンソース領域と、前記２個のワードラインの間の前記第２アクティブ領域内に形成されたビットラインジャンクション領域と、前記各セレクトラインと各ワードラインの間の前記第２アクティブ領域内に形成されたフローティングジャンクション領域とを含み、
前記各第１アクティブ領域上には２個のセレクトラインが配置され、
前記各第１アクティブ領域上には配置されず、前記多数の第２アクティブ領域と交差するように２個のワードラインが配置され、
前記ワードラインは前記第１方向に配置された多数の長方形フィールド領域の各々と交差して、
前記セレクトラインは前記第１方向に配置された多数の長方形フィールド領域の各々と一部オーバーラップされ、前記セレクトラインの下部には前記オーバーラップされる多数の長方形フィールド領域の長辺の一部と短辺が位置し、
前記オーバーラップされる長方形フィールド領域の長辺の一部の長さは、ゼロよりも大きく前記セレクトラインの幅よりも短い不揮発性メモリ集積回路装置。
【請求項１０】
前記半導体基板は第１導電型であり、前記半導体基板内に形成された前記第１導電型と異なる第２導電型の第１ウェルと、前記第１ウェル内に形成された前記第１導電型の第２ウェルを含む請求項９に記載の不揮発性メモリ集積回路装置。
【請求項１１】
前記フローティングジャンクション領域、ビットラインジャンクション領域およびコモンソース領域は前記第２ウェル内に形成される請求項１０に記載の不揮発性メモリ集積回路装置。
【請求項１２】
前記セレクトラインは互いに電気的に連結した多数の導電膜が積層されたスタック構造で成された請求項９に記載の不揮発性メモリ集積回路装置。
【請求項１３】
前記多数の導電膜はバッティング コンタクト(butting contact)を通じて互いに電気的に連結した請求項１２に記載の不揮発性メモリ集積回路装置。
【請求項１４】
前記フローティングジャンクション領域は前記ビットラインジャンクション領域およびコモンソース領域に比べて薄く(shallow)形成された請求項９に記載の不揮発性メモリ集積回路装置。
【請求項１５】
前記ビットラインジャンクション領域およびコモンソース領域は低濃度不純物が薄くドープされ、高濃度不純物が深くドープされたLDD構造であり、前記フローティングジャンクション領域は低濃度不純物が薄くドープされた請求項１４に記載の不揮発性メモリ集積回路装置。
【請求項１６】
前記ビットラインジャンクション領域およびコモンソース領域は低濃度不純物が薄くドープされ、高濃度不純物が深くドープされたLDD構造であり、前記フローティングジャンクション領域は低濃度不純物が薄くドープされた請求項１４に記載の不揮発性メモリ集積回路装置。
【請求項１７】
多数の長方形フィールド領域がマトリックス形態に配置された半導体基板を提供する段階であって、
前記長方形フィールド領域の短辺と長辺が各々前記マトリックスの行方向と列方向と平行であるところの段階と、
前記基板上に前記行方向と平行となるように延長されたワードラインとセレクトラインを形成する段階であって、前記ワードラインは前記マトリックスの行方向に配置された多数の長方形フィールド領域の各々と交差し、前記セレクトラインは前記マトリックスの行方向に配置された多数の長方形フィールド領域の各々と一部オーバーラップされ、前記セレクトラインの下部には前記オーバーラップされる多数の長方形フィールド領域の長辺の一部と短辺が位置するとともに、前記オーバーラップされる長方形フィールド領域の長辺の一部の長さを、ゼロよりも大きく前記セレクトゲートラインの幅よりも短く形成する段階と、
前記ワードラインとセレクトラインの間の半導体基板内に形成されたフローティングジャンクション領域と、前記ワードラインに対して前記フローティングジャンクション領域の反対側に形成されたビットラインジャンクション領域と、前記セレクトラインに対して前記フローティングジャンクション領域の反対側に形成されたコモンソース領域とを形成する段階とを含む不揮発性メモリ集積回路装置の製造方法。
【請求項１８】
前記オーバーラップされる長方形フィールド領域の長辺の一部の長さをａとし、前記長方形フィールド領域の深さをｂとするとき、ａ≦ｂである請求項１７に記載の不揮発性メモリ集積回路装置の製造方法。
【請求項１９】
前記半導体基板内に前記半導体基板と異なる導電型の第１ウェルを形成し、前記第１ウェル内に前記第１ウェルと他の導電型の第２ウェルを形成することをさらに含む請求項１７に記載の不揮発性メモリ集積回路装置の製造方法。
【請求項２０】
前記フローティングジャンクション領域、ビットラインジャンクション領域およびコモンソース領域は前記第２ウェル内に形成される請求項１９に記載の不揮発性メモリ集積回路装置の製造方法。
【請求項２１】
前記ワードラインおよびセレクトラインを形成する段階は
前記半導体基板上に第１導電膜、絶縁膜を順次的に形成し、
前記絶縁膜および第１導電膜を１次パターニングして絶縁膜パターンおよび第１導電膜パターンを形成し、
前記１次パターニングされた結果物上に第２導電膜を形成し、
前記第２導電膜、絶縁膜パターンおよび第１導電膜パターンを２次パターニングすることを含む請求項１７に記載の不揮発性メモリ集積回路装置の製造方法。
【請求項２２】
前記フローティングジャンクション領域、前記ビットラインジャンクション領域、前記コモンソース領域を形成する段階は、
前記ワードラインおよびセレクトラインをマスクとして低濃度不純物を低いエネルギでイオン注入し、
前記ワードラインおよびセレクトラインの側壁にスペーサを形成し、
前記スペーサが形成されたワードラインおよびセレクトラインをマスクとして、高濃度不純物を高いエネルギでイオン注入することを含む請求項１７に記載の不揮発性メモリ集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ集積回路装置およびその製造方法に関するもので、より詳細にリード動作時オンセル電流(on cell current)の大きさが増加した不揮発性メモリ集積回路装置およびその製造方法に関するものである。
【背景技術】
【０００２】
信用カード、IDカード、出・退勤用カードのような非接触スマートカード(contact-less smart card)等に使用する不揮発性メモリ集積回路装置に高い信頼性(high reliability)、短いアクセス時間と低い電力使用などが要求される。従来の不揮発性メモリ集積回路装置はこのような要求に応じることができなかったが、例えば、NORアーキテクチャ(architecture)のフラッシュメモリセルはプログラム(programming)時にはCHEI(Channel Hot Electron Injection)を使用し、消去(erasing)時にはFNトンネリング(Fowler-Nordheim tunneling)を使用するが、これは過消去(over-erasing)が問題となる。また、NANDアーキテクチャのフラッシュメモリセルはプログラム、消去時すべてFNトンネリングを使用するが、このような方式は相当に高い電圧を使用するようになる。
【０００３】
このような問題点を克服するために2個のトランジスタで構成されたフラッシュメモリセル(以下、2Trフラッシュメモリセル)が開発された。具体的に、このような2Trフラッシュメモリセルは直列に連結されたメモリトランジスタとセレクトトランジスタを含むが、メモリトランジスタはビットラインと接続し、セレクトトランジスタはコモンソース(common source)に接続してメモリトランジスタとセレクトトランジスタの間にはフローティングジャンクションが位置する。
【０００４】
2TrフラッシュメモリセルはNORアーキテクチャを使用するためアクセス時間が非常に短い。
【０００５】
また、セレクトトランジスタを使用するため過消去の問題が発生しない。それだけでなく、FNトンネリングを使用しプログラムおよび消去をするため、プログラム、消去時の電流(電力)を制限することができ低電圧を利用しても高い効率を出すことができる。
【特許文献１】特開2000-269361号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、リード動作時オンセル電流(on cell current)の大きさが増加された不揮発性メモリ集積回路装置を提供することにある。
【０００７】
本発明が解決しようとする他の技術的課題は、リード動作時オンセル電流の大きさが増加された不揮発性メモリ集積回路装置の製造方法を提供することにある。
【０００８】
本発明の技術的課題は以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は次の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の不揮発性メモリ集積回路装置の一形態は多数の実質的長方形フィールド領域がマトリックス形態に配置され、実質的長方形フィールド領域の短辺と長辺が各々マトリックスの行方向と列方向と平行な半導体基板、半導体基板上に行方向と平行となるように延長されたワードラインとセレクトラインであって、ワードラインはマトリックスの行方向に配置された多数の実質的長方形フィールド領域の各々と交差し、セレクトラインはマトリックスの行方向に配置された多数の実質的長方形フィールド領域の各々と一部オーバーラップされ、セレクトラインの下部にはオーバーラップされる多数の実質的長方形フィールド領域の長辺の一部と短辺が位置するワードラインとセレクトライン、およびワードラインとセレクトラインの間の半導体基板内に形成されたフローティングジャンクション領域と、ワードラインに対してフローティングジャンクション領域の反対側に形成されたビットラインジャンクション領域と、セレクトラインに対してフローティングジャンクション領域の反対側に形成されたコモンソース領域を含む。
【００１０】
前記技術的課題を達成するための本発明の不揮発性メモリ集積回路装置の他の形態は第1方向に延長された多数の第1アクティブ領域と、多数の第1アクティブ領域と交差するように第2方向に延長された多数の第2アクティブ領域が定義された半導体基板、半導体基板上に第1方向に延長された多数のセレクトラインとワードラインであって、各第1アクティブ領域上には2個のセレクトラインが配置され、各第1アクティブ領域上には配置されず、多数の第2アクティブ領域と交差するように2個のワードラインが配置される多数のセレクトラインとワードライン、2個のセレクトラインの間の第1アクティブ領域内に形成されたコモンソース領域と、2個のワードラインの間の第2アクティブ領域内に形成されたビットラインジャンクション領域と、各セレクトラインと各ワードラインの間の第2アクティブ領域内に形成されたフローティングジャンクション領域を含む。
【００１１】
前記技術的課題を達成するための本発明の不揮発性メモリ集積回路装置のまた他の形態は半導体基板、および半導体基板内に形成された不揮発性メモリセルであって、不揮発性メモリセルは直列に連結されたメモリトランジスタとセレクトトランジスタで構成され、メモリトランジスタはビットラインジャンクション領域、メモリゲート、フローティングジャンクション領域を含み、セレクトトランジスタはフローティングジャンクション領域、セレクトゲート、コモンソース領域を含み、セレクトトランジスタのチャンネル幅はフローティングジャンクション領域側よりコモンソース領域側がより広い不揮発性メモリセルを含む。
【００１２】
前記技術的課題を達成するための本発明の不揮発性メモリ集積回路装置のまた他の形態は、第1導電型の半導体基板、半導体基板内に形成され、第1導電型と異なる第2導電型の第1ウェル、第1ウェル内に形成された第1導電型の第2ウェル、第2ウェル内に形成された不揮発性メモリセルであって、不揮発性メモリセルは直列に連結されたメモリトランジスタとセレクトトランジスタを含み、メモリトランジスタのゲートは電気的に絶縁されたフローティングゲートとコントロールゲートが積層されたスタック構造であり、セレクトトランジスタのゲートは電気的に連結された多数の導電膜が積層されたスタック構造であり、メモリトランジスタのゲートとセレクトトランジスタのゲートの間の半導体基板内にはフローティングジャンクション領域が形成され、メモリトランジスタのゲートに対してフローティングジャンクション領域の反対側にはビットラインジャンクションが形成され、セレクトトランジスタのゲートに対してフローティングジャンクション領域の反対側にはコモンソース領域が形成され、セレクトトランジスタのチャンネル幅はフローティングジャンクション領域側よりコモンソース領域側がより広い不揮発性メモリセルを含む。
【００１３】
前記他の技術的課題を達成するための本発明の不揮発性メモリ集積回路装置の製造方法の一形態は、多数の実質的長方形フィールド領域がマトリックス形態に配置された半導体基板を提供するが、実質的長方形フィールド領域の短辺と長辺が各々マトリックスの行方向と列方向と平行な半導体基板を提供し、基板上に行方向と平行となるように延長されたワードラインとセレクトラインを形成するが、ワードラインはマトリックスの行方向に配置された多数の実質的長方形フィールド領域の各々と交差し、セレクトラインはマトリックスの行方向に配置された多数の実質的長方形フィールド領域の各々と一部オーバーラップされ、セレクトラインの下部にはオーバーラップされる多数の実質的長方形フィールド領域の長辺の一部と短辺が位置するようにワードラインとセレクトラインを形成し、ワードラインとセレクトラインの間の半導体基板内に形成されたフローティングジャンクション領域と、ワードラインに対してフローティングジャンクション領域の反対側に形成されたビットラインジャンクション領域と、セレクトラインに対してフローティングジャンクション領域の反対側に形成されたコモンソース領域形成することを含む。
【００１４】
その他実施形態の具体的な事項は詳細な説明および図に含まれている。
【発明の効果】
【００１５】
前記したような不揮発性メモリ集積回路装置およびその製造方法によれば、次のような効果が一つあるいはそれ以上ある。セレクトトランジスタのチャンネル幅を増加させ、セレクトトランジスタのリード動作時オンセル電流(on cell current)を増加させることができる。それだけでなく、別途のレイアウトのサイズ増加なしでもセレクトトランジスタのチャンネル幅を増加させることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の利点および特徴、そしてそれらを達成する方法は添付された図面と共に詳細に後述されている実施形態を参照すれば明確になるだろう。しかし本発明は以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に本実施形態は本発明の開示が完全なようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されているものであり、本発明は請求項の範囲によってのみ定義される。明細書全体にかけて、同一参照符号は同一構成要素を指し示す。
【００１７】
図1は本発明の実施形態による不揮発性メモリ集積回路装置の回路図である。
【００１８】
図1を参照すれば、本発明の実施形態による不揮発性メモリ集積回路装置(1)は多数の不揮発性メモリセル(100、100GD、100DD)がNORアーキテクチャ(architecture)によって配置されたセルブロック(cell block)が反復して配置される。具体的に、不揮発性メモリセル(100、100GD、100DD)はフローティングゲートおよびコントロールゲートを含むメモリトランジスタ(T1)と、セレクトゲートを含むセレクトトランジスタ(T2)で構成される。同一な行に位置する多数のメモリトランジスタ(T1)のコントロールゲートはワードライン(WL0〜WLn)により相互接続され、同一な行に位置する多数のセレクトトランジスタ(T2)のセレクトゲートはセレクトライン(SL0〜SLn)により相互接続される。また、同一な列に位置する多数のメモリトランジスタ(T1)は同一なビットライン(BL0〜BL15)と接続される。多数のセレクトトランジスタ(T2)はコモンソースライン(CSL0〜CSLm)により相互接続されるが、このようなコモンソースライン(CSL0〜CSLm)は各行、2行、またはセルブロックごとに共通するように構成され得る。
【００１９】
一方、グローバルワードライン(GWL0〜GWLn)は各セルブロックごとに配置されたワードライン(WL0〜WLn)とバイト選択トランジスタ(T3)を通じて選択的に接続される。
同一な熱に位置する多数のバイト選択トランジスタ(T3)のゲートはバイト選択ライン(BSL0〜BSL3)により相互接続される。
【００２０】
ところで、本発明の実施形態による不揮発性メモリ集積回路装置(1)は第1導電型(例えば、P型)の半導体基板内に第2導電型(例えば、N型)の第1ウェル１０２が形成され、第1ウェル１０２内に第1導電型(例えば、P型)の第2ウェル１０４が形成される。ここで、セルブロックは第2ウェル１０４内に形成され、多数のバイト選択トランジスタ(T3)は第1ウェル１０２内に形成されるように構成することができる。
【００２１】
図2Ａは本発明の一実施形態による不揮発性メモリ集積回路装置のレイアウト図であり、図2Ｂないし図2Ｄは図2ＡのB-B'、C-C'、D-D'で各々切断した断面図である。図3は図2Ａのアクティブ領域を別途に図示した図である。図4は本発明の一実施形態による不揮発性メモリ集積回路装置の不揮発性メモリセルのセレクトゲートを説明するための斜視図である。一方、図2Ｄは説明の便宜のために図2Ａのレイアウト図の一部とD-D'で切断した図面を同時に図示した。
【００２２】
まず図2Ａおよび図3を参照すれば、本発明の一実施形態による不揮発性メモリ集積回路装置(1)は、半導体基板上に多数の実質的長方形フィールド領域１１０がマトリックス形態に配置されアクティブ領域(ACT1、ACT2)を定義する。
【００２３】
ここで、多数の実質的長方形とは長方形を基本形とするが、レイアウトの効率性のために4個のコーナーのうち一部または全部が面取りされ、4個以上のコーナーを含む多角形に変形された場合も含む意味として使用する。ここで、面取りは一直線で成された形態だけでなくラウンディングされた形態などをすべて含む。
【００２４】
また、図3に図示されたように、実質的長方形フィールド領域１１０の短辺(SE)と長辺(LE)は各々マトリックス形態の行方向(ROW)と列方向(COLUMN)と平行なように配置され得る。
【００２５】
このような実質的長方形フィールド領域１１０によって、行方向(ROW)に延長された多数の第1アクティブ領域(ACT1)と、多数の第1アクティブ領域(ACT1)と交差するように列方向(COLUMN)に延長された多数の第2アクティブ領域(ACT2)が定義される。
【００２６】
多数の実質的長方形フィールド領域１１０が形成された半導体基板上に、行方向(ROW)と平行となるように延長されたワードライン(WL0、WL1、WL2、WL3)とセレクトライン(SL0、SL1、SL2、SL3)が配置される。
【００２７】
具体的に、2個のワードライン(WL0、WL1またはWL2、WL3)はマトリックスの行方向(ROW)に配置された多数の実質的長方形フィールド領域１１０各々と交差する。また、2個のセレクトライン(SL0、SL1またはSL2、SL3)はマトリックスの行方向(ROW)に配置された多数の実質的長方形フィールド領域１１０と一部オーバーラップされ、セレクトライン(SL0、SL1、SL2、SL3)の下部にはオーバーラップされる多数の実質的長方形フィールド領域１１０の長辺(LE)の一部と短辺(SE)が位置するようになる。
【００２８】
言い換えて説明すれば、2個のセレクトライン(例えば、SL1、SL2)は各第1アクティブ領域(ACT1)上に配置され、2個のワードライン(WL0、WL1またはWL2、WL3)は各第1アクティブ領域(ACT1)上には配置されず、多数の第2アクティブ領域(ACT2)と交差するように配置されるようになる。
【００２９】
また、2個のセレクトライン(SL1、SL2)の間の第1アクティブ領域(ACT1)内にはコモンソース領域１２２が形成され、2個のワードライン(WL0、WL1またはWL2、WL3)の間の第2アクティブ領域(ACT2)内にはビットラインジャンクション領域１２６が形成され、各セレクトライン(SL0、SL1、SL2、SL3)と各ワードライン(WL0、WL1、WL2、WL3)の間の第2アクティブ領域(ACT2)内にはフローティングジャンクション領域１２４が形成される。
【００３０】
以下では、図2Ａを多様な方向で切断した断面図(図2Ｂないし図2Ｄ)を利用して、本発明の不揮発性メモリ集積回路装置を察し見る。
【００３１】
図2Ｂないし図2Ｂを参照すれば、本発明の不揮発性メモリ集積回路装置(図2Ａの1)の不揮発性メモリセル１００は半導体基板１０１、第1ウェル１０２、第2ウェル１０４、メモリトランジスタ(T1)、セレクトトランジスタ(T2)を含む。
【００３２】
第1導電型(例えば、P型)の半導体基板１０１内に第2導電型(例えば、N型)の第1ウェル１０２が形成され、第1ウェル１０２内に第1導電型(例えば、P型)の第2ウェル１０４が形成される。
【００３３】
ここで、半導体基板１０１はシリコン基板、SOI(Silicon On Insulator)基板、ガリウム・ヒ素基板、シリコン・ゲルマニウム基板、セラミック基板、石英基板などでなすことができる。例示的に、半導体基板１０１はP型不純物がドープされた単結晶シリコン基板であることもあり、P型不純物の濃度は約1014〜1015 atoms/cm3であり得る。また、例示的に第1ウェル１０２のN型不純物の濃度は約1015〜1016 atoms/cm3であることもあり、第2ウェル１０４のP型不純物の濃度は約1016〜1017 atoms/cm3であり得る。
【００３４】
半導体基板１０１内にはフィールド領域１１０が形成され、アクティブ領域を定義する。フィールド領域１１０は一般的にSTI(Shallow Trench Isolation)またはLOCOS(LOCal Oxidation of Silicon)方法を利用したFOX(Field OXide)であり得る。
【００３５】
第2ウェル１０４内にメモリトランジスタ(T1)とセレクトトランジスタ(T2)が形成される。一実施形態で、メモリトランジスタ(T1)とセレクトトランジスタ(T2)はトンネリング絶縁膜１３０上に形成されたメモリゲート１４０とセレクトゲート１５０を各々含む。ここで、メモリゲート１４０はフローティングゲート１４２、ゲート間絶縁膜１４４、コントロールゲート１４６が積層されたスタック型(stack type)ゲートであり、セレクトゲート１５０は多数の導電膜(152、156)が積層されたスタック型ゲートである。多数の導電膜(152、156)の間に介在されたものは絶縁膜(154)である。また、メモリゲート１４０とセレクトゲート１５０の側壁には選択的にスペーサ１６０が形成されることもあり得る。
【００３６】
トンネリング絶縁膜(tunneling dielectric layer)１３０はSiO2、SiON、La2O3、ZrO2またはAl2O3の単一膜、積層膜またはこれらの混合膜であり得る。トンネリング絶縁膜１３０の厚さは約60〜100Å、 例えば65〜75Åであることもあるが、これに制限されるものではない。このようなトンネリング絶縁膜１３０は不揮発性メモリセル１００がFNトンネリング方式によってプログラムおよび/または消去されるように製造されなければならない。
【００３７】
フローティングゲート(floating gate)１４２はトンネリング絶縁膜１３０上に形成され、例えば、不純物がドープされた多結晶シリコン膜であり得る。フローティングゲート１４２の厚さは約1000〜3000Åでもあり得るが、これに制限されるものではない。このようなフローティングゲート１４２は不揮発性メモリ集積回路装置のロジック状態(logic state)を決定する電荷を保存する役割をする。
【００３８】
ゲート間絶縁膜(inter-gate dielectric layer)１４４はフローティングゲート１４２上に形成され、酸化膜、窒化膜の単一膜、積層膜またはこれらの混合膜であり得る。例えば、ゲート間絶縁膜１４４として酸化膜、窒化膜、酸化膜の積層膜(いわゆる、ONO膜)が主に使用されることがあり、下部の酸化膜は100Å、 窒化膜は100Å、 上部の酸化膜は40Åの厚さを有し得る。
【００３９】
コントロールゲート(control gate)１４６はゲート間絶縁膜１４４上に形成され、図には表示しなかったが、コントロールゲート１４６上面にはキャッピング膜がさらに形成され得る。
【００４０】
一方、セレクトゲート１５０の多数の導電膜(152、156)は各々前述したフローティングゲート１４２およびコントロールゲート１４６と同一な物質で同一な厚さで形成することができる。
【００４１】
ところで、図2Ｃを見れば、セレクトゲート１５０の下部には、一側にだけフィールド領域１１０が位置し、他の一側(コモンソース領域１２２側)はアクティブ領域が位置することを知ることができる。前述したように、図2Ａに図示された通りセレクトライン(SL0、SL1、SL2、SL3)はマトリックスの行方向(ROW)に配置された多数の実質的長方形フィールド領域１１０と一部だけオーバーラップされるように配置されるためである。
【００４２】
改めて、図2Ｂおよび図2Ｃを参照すれば、メモリゲート１４０とセレクトゲート１５０の間の半導体基板１０１内にはフローティングジャンクション領域１２４が位置し、メモリゲート１４０に対してフローティングジャンクション領域１２４の反対側にはビットラインジャンクション領域１２６が位置し、セレクトゲート１５０に対してフローティングジャンクション領域１２４の反対側にはコモンソース領域１２２が位置する。図ではビットラインジャンクション領域１２６およびコモンソース領域１２２は低濃度不純物が薄く(shallow)ドープされ、高濃度不純物が深く(deep)ドープされたLDD(Lightly Doped Drain)構造で構成され、フローティングジャンクション領域１２４は低濃度不純物だけ薄くドープされた場合が図示されているが、これに制限されるものではない。例えば、フローティングジャンクション領域１２４もLDD形態としたり、ビットラインジャンクション領域１２６およびコモンソース領域１２２も低濃度不純物のみ薄くドープすることもできる。
【００４３】
ここで図2Ｄを参照すれば、セレクトライン(SL1)はマトリックスの行方向に配置された多数の実質職長方形フィールド領域１１０と一部オーバーラップされるため、セレクトライン(SL1)の下部にはオーバーラップされる多数の実質的長方形フィールド領域１１０の長辺の一部と短辺が位置するようになる。
【００４４】
実質的長方形フィールド領域１１０の長辺の一部の長さをaとし、短辺の長さをc、深さをbとするとき、数式1を満たすことができる。
【数１】
0005198795.tif 000002
【００４５】
本発明の一実施形態のようにセレクトライン(SL1)とフィールド領域１１０を一部だけオーバーラップさせたとしても、フィールド領域１１０は隣接する不揮発性メモリセル間のフローティングジャンクション領域１２４を互いに電気的に分離させることができなければならない。数式１において、2b+c、2a+cは各々隣接するフローティングジャンクション領域１２４間の垂直的距離と水平的距離を表す。すなわち、数式1は水平的距離が垂直的距離よりは大きくないこともあるということを表す。なぜなら、フィールド領域の深さを十分に確保し、フローティングジャンクション領域１２４間の垂直的分離が可能なようにするのが一般的であるためである。
【００４６】
それだけでなく、フィールド領域１１０の垂直的深さは一定だとするとき、図2Ｂおよび図2Ｃのようにフローティングジャンクション領域１２４をビットラインジャンクション領域１２６およびコモンソース領域１２２より薄く形成すれば、フローティングジャンクション領域１２４をビットラインジャンクション領域１２６およびコモンソース領域１２２のように深く形成するものより垂直的分離がさらに容易に成すことができるためである。隣接するフローティングジャンクション領域１２４間の垂直的距離がさらに長くなるためである。
【００４７】
一方、セレクトゲート１５０の多数の導電膜152、156は電気的に連結することができるが、図4に図示されたようにバッティング コンタクト(butting contact)を利用することができる。すなわち、多数の導電膜(152、156)に同一な電気信号を印加することができるように、導電膜(152)に連結されたコンタクト１７２と導電膜(156)に連結されたコンタクト(176)が同一なメタル配線(180)と連結されるようにすることができる。
【００４８】
以下では、図1、図2Ｂおよび表1を参照して、前述した不揮発性メモリ集積回路装置の動作を説明する。
【００４９】
表1は不揮発性メモリ集積回路装置の各動作時動作電圧を整理した表である。
【００５０】
表1は例示的な動作電圧であるだけで、本発明がそれ以外の動作電圧を排除するものではない。
【表１】
0005198795.tif 000003
【００５１】
まず、プログラム動作はメモリトランジスタ(T1)のフローティングゲート１４２にロジック状態(logic state)を決定する電荷を充電(charging)する動作である。プログラム メカニズムはFNトンネリング方式を使用するため、プログラムされるよう選択された不揮発性メモリセル１００とカップリングされたビットライン(BL0)はローレベル(例えば、-7V)となり、ワードライン(WL0)はハイレバル(例えば、10V)となり、第2ウェル１０４は低電圧(例えば、-7V)が印加される。したがって、選択された不揮発性メモリセル１００のビットラインジャンクション１２６とフローティングゲート１４２の間、第2ウェル１０４とフローティングゲート１４２の間に電荷の充電経路が生じる。また、セレクトライン(SL0)にはローレベル(例えば、-7V)が印加され、フローティングジャンクション１２４とコモンソース１２２が電気的に連結されるのを防止する。
【００５２】
反面、選択された不揮発性メモリセル１００と同一なワードライン(WL0)を共有する非選択された不揮発性メモリセル(100GD)はゲート ディスターブ(gate disturb)現象によって意図せずに(unintentionally)プログラムされ得る。
【００５３】
これを防止するために、非選択された不揮発性メモリセル(100GD)とカップリングされたビットライン(BL7)は例えば、0Vを印加する。
【００５４】
また、選択された不揮発性メモリセル１００と同一なビットラインを共有する非選択された不揮発性メモリセル(100DD)はドレイン ディスターブ(drain disturb)現象によって意図せずにプログラムされ得る。これを防止するために、非選択された不揮発性メモリセル(100DD)とカップリングされたワードライン(WL1)は例えば、0Vを印加する。
【００５５】
次に、消去動作はメモリトランジスタ(T1)のフローティングゲート１４２から電荷を放電(discharging)する動作である。例えば、不揮発性メモリセル(100〜100GD) 8個単位(すなわち、バイト(byte)単位)で消去され得るが、これに制限されるものではない。消去メカニズムはFNトンネリング方式を使用するため、消去されるよう選択された8個の不揮発性メモリセル(100〜100GD)とカップリングされたワードライン(WL0)はローレベル(例えば、-10V)となり、第2ウェル１０４は高電圧(例えば、7V)が印加され、ビットライン(BL0〜BL7)はフローティングさせる。したがって、選択された8個の不揮発性メモリセル(100〜100GD)のフローティングゲート１４２と第2ウェル１０４の間には各々電荷の放電経路が生じる。
【００５６】
次に、リード動作はメモリトランジスタ(T1)のフローティングゲート１４２に電荷が充電されているのかの可否でロジック状態を判断する動作である。選択された不揮発性メモリセル１００とカップリングされたワードライン(WL0)には2Vを印加し、ビットライン(BL0)には0．5Vを印加して、セレクトライン(SL0)には2Vを印加する。ここで、フローティングゲート１４２に電荷が充電されているのかの可否によって、ビットライン(BL0)からメモリトランジスタ(T1)、セレクトトランジスタ(T2)を経て、コモンソース領域１２２に至る電流(以下、オンセル電流(on cell current)経路の生成の可否が決定される。
【００５７】
ここで、図5を参照し、リード動作をより詳しく察し見れば、オンセル電流(Ion)は選択された不揮発性メモリセル１００のメモリトランジスタ(T1)の抵抗(Ron1)、フローティングジャンクションの抵抗(Rs)、セレクトトランジスタ(T2)の抵抗(Ron2)等によって決定されることを知ることができる。すなわち、各抵抗(Ron1、Rs、Ron2)の大きさを低くするほどオンセル電流(Ion)の大きさを増加させることができる。本発明の実施形態による不揮発性メモリ集積回路装置(1)で、不揮発性メモリセル１００はセレクトトランジスタ(T2)の抵抗(Ron2)を減らし、オンセル電流(Ion)の大きさを増加させる。別に表現すれば、セレクトトランジスタ(T2)の駆動能力を高め、オンセル電流(Ion)の大きさを増加させることができる。
【００５８】
図6は従来技術による不揮発性メモリ集積回路装置の一部レイアウトと本発明の一実施形態による不揮発性メモリ集積回路装置の一部レイアウトを同時に図示した図である。
【００５９】
図6を参照すれば、本発明の不揮発性メモリセルのセレクトトランジスタの駆動能力は、従来の不揮発性メモリセルのセレクトトランジスタのそれに比べ、相当に大きくなる。
【００６０】
左側図面のように従来の不揮発性メモリセルはセレクトライン(SL1)がマトリックスの行方向(ROW)に配置された多数の実質的長方形フィールド領域１０各々と交差するのに反して、右側図面のように本発明の不揮発性メモリセルはセレクトライン(SL1)がマトリックスの行方向(ROW)に配置された多数の実質職長方形フィールド領域１１０と一部だけがオーバーラップされる。
【００６１】
このような場合、従来のセレクトトランジスタの電流駆動能力と本発明のセレクトトランジスタの電流駆動能力は各々の下の式2、式3で説明することができる。従来の場合にはチャンネル幅がW1で一定であり、本発明の場合にはチャンネル幅が一定でない。すなわち、本発明のセレクトトランジスタはフローティングジャンクション領域１２４側のチャンネル幅(W1)よりコモンソース領域１２２側のチャンネル幅(W2)がより広いため、数式2と数式3を比較すれば、数式3の2番目の項(second term)が数式2の2番目の項より大きくなる。したがって、本発明での不揮発性メモリセルのセレクトトランジスタの駆動能力は、従来の不揮発性メモリセルのセレクトトランジスタのそれに比べて、相当に大きくなる。
【数２】
0005198795.tif 000004
【数３】
0005198795.tif 000005
【００６２】
本発明では隣接する多数の不揮発性メモリセルのセレクトトランジスタのフローティングジャンクション領域１２４側チャンネルはフィールド領域１１０によって、各々分離されており、コモンソース領域１２２側チャンネルはフィールド領域１１０によって分離されておらず互いに連結しているが、これに制限されるものではない。
【００６３】
また、本発明の不揮発性メモリ集積回路装置は従来に比べ、レイアウトのサイズ(size)を増加させなくてもさしつかえない。従来にはトランジスタの駆動能力を増加させるためにトランジスタのチャンネル幅を増加させる方式を使用することが一般的である。ところで、本発明ではセレクトライン(SL0)がマトリックスの行方向(ROW)に配置された多数の実質的長方形フィールド領域１１０と一部だけオーバーラップされるようにレイアウトを変更することによって、レイアウトのサイズ増加なしにセレクトトランジスタの駆動能力を向上させる。
【００６４】
図7は本発明の他の実施形態による不揮発性メモリ装置のレイアイト図である。
【００６５】
図7を参照すれば、フィールド領域110aの形態を変形して、セレクトライン(SL1)と完全に交差するがセレクトトランジスタのチャンネル幅はフローティングジャンクション領域１２４側をコモンソース領域１２２側よりさらに広く形成したという点で図2に図示された一実施形態と差異があり、残り構成要素は実質的に同一である。このような場合、セレクトトランジスタの駆動能力も従来より向上させることができ、隣接するフローティングジャンクション領域１２４間の分離特性は従来ように維持することができる。
【００６６】
図8は本発明のまた他の実施形態による不揮発性メモリ集積回路装置の断面図である。
【００６７】
図8を参照すれば、セレクトゲート150aがスタックゲート形態でなく、シングルゲート形態(single gate type)という点が図2Ｂに図示された一実施例と差異があり、残り構成要素は実質的に同一である。
【００６８】
図7および図8に図示された変形された実施形態は単独で、またはこれらを組合せて適用され得る。例えば、図7のようにフィールド形態110aを変形しつつ、図8のようにセレクトゲート150aがシングルゲート形態でもあり得る。
【００６９】
図9Ａないし図11Ｃは本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【００７０】
図9Ａないし図9Ｃを参照すれば、まずP型の半導体基板１０１内にN型の第1ウェル１０２を形成する。第1ウェル１０２は拡散(diffusion)、イオン注入等によって、N型不純物の濃度が約1016〜1018 atoms/cm3で形成することができる。
【００７１】
続いて、第1ウェル１０２内にP型の第2ウェル１０４を形成する。第2ウェル１０４は拡散、イオン注入等によって、P型不純物の濃度が約1017〜1018 atoms/cm3で形成することができる。
【００７２】
半導体基板１０１内に多数の実質的長方形フィールド領域１１０をマトリックス形態に形成し、アクティブ領域を定義する。ここで、実質的長方形フィールド領域１１０は短辺と長辺が各々マトリックスの行方向と列方向と平行になるように配置する。
【００７３】
図10Ａないし図10Ｃを参照すれば、実質的長方形フィールド領域１１０がマトリックス形態に形成された半導体基板１０１上にトンネリング絶縁膜１３０を形成する。トンネリング絶縁膜１３０はSiO2、SiON、La2O3、ZrO2またはAl2O3の単一膜、積層膜またはこれらの混合膜をCVD、ALDなどの方法を使用して、約60〜100Å、好ましくは70〜80Å程度で形成する。
【００７４】
続いて、トンネリング絶縁膜１３０上にフローティングゲートを形成するための第1導電膜と、ゲート間絶縁膜を形成するための絶縁膜を順次形成する。ここで、第1導電膜は不純物がドープされた多結晶シリコン膜をCVDなどの方法を利用して、約1000〜3000Åで形成する。絶縁膜は酸化膜、窒化膜の単一膜、積層膜またはこれらの混合膜を、例えば、酸化膜、窒化膜、酸化膜の積層膜(いわゆる、ONO膜)を形成することができる。酸化膜、窒化膜、酸化膜の積層膜は各々100Å、 100Å、 40Åの厚さを有するように、CVD、ALDなどの方法を利用して形成する。
【００７５】
続いて、絶縁膜および第1導電膜を順次的に1次パターニング(P1)し、絶縁膜パターン142ａと第1導電膜パターン144aを形成する。
【００７６】
図11Ａないし図11Ｃを参照すれば、1次パターニング(P1)された結果物上にコントロールゲート１４６を形成するための第2導電膜を形成する。ここで、第2導電膜は不純物がドープされた多結晶シリコン膜、金属シリサイド膜、金属膜の単一膜または金属膜/金属障壁膜、金属膜/不純物がドープされた多結晶シリコン膜、金属シリサイド膜/金属シリサイド膜、金属シリサイド膜/不純物がドープされた多結晶シリコン膜の多層膜でなされ得る。金属としてはW、Ni、Co、Ru-Ta、Ni-Ti、Ti-Al-N、Zr、Hf、Ti、Ta、Mo、Ta-Pt、Ta-Ti、W-Tiなどが、金属障壁物質としてはWN、TiN、TaN、TaCN、MoNなどが、金属シリサイドとしてはWSix、CoSix、NiSixなどが使用され得るが、これに限定されるものではない。
【００７７】
次に、第2導電膜、絶縁膜パターン142ａ、第1導電膜パターン144aを順次的に2次パターニング(P2)し、コントロールゲート１４６、ゲート間絶縁膜１４４、フローティングゲート１４２で成されたメモリゲート１４０、および前記メモリゲート１４０と所定間隔離隔されて、セレクトゲート１５０を完成する。
【００７８】
改めて図2Ａないし図2Ｄを参照すれば、2次パターニングされた結果物をマスクとしてN型低濃度不純物を低いエネルギでイオン注入する。
【００７９】
次に、メモリゲート１４０およびセレクトゲート１５０の両側壁にスペーサ１６０を形成する。ここで、本発明の一実施形態でメモリゲート１４０およびセレクトゲート１５０の間隔が十分に広くないため、メモリゲート１４０の一側壁に形成されたスペーサ１６０と、これと向かい合うセレクトゲート１５０の一側壁に形成されたスペーサ１６０は完全に分離されず連結され得る。
【００８０】
続いて、スペーサ１６０が形成されたメモリゲート１４０およびセレクトゲート１５０をマスクとしてN型高濃度不純物を高いエネルギでイオン注入し、ビットラインジャンクション領域１２６、フローティングジャンクション領域１２４、コモンソース領域１２２を完成する。前述したように、メモリゲート１４０の一側壁に形成されたスペーサ１６０と、これと向かい合うセレクトゲート１５０の一側壁に形成されたスペーサ１６０が互いに連結されている場合には、フローティングジャンクション領域１２４にはN型高濃度不純物領域が形成されないことがある。反面、ビットラインジャンクション領域１２６、コモンソース領域１２２は低濃度不純物が薄く(shallow)ドープされ高濃度不純物が深く(deep)ドープされたLDD(Lightly Doped Drain)形態となることができる。したがって、フローティングジャンクション領域１２４はビットラインジャンクション領域１２６およびコモンソース領域１２２に比べて薄く形成され得る。
【００８１】
以後、半導体素子の技術分野で通常の知識を有する者に広く知られた工程段階によってメモリセルに電気的信号の入出力が可能にする配線を形成する段階、基板上にパッシベーション層を形成する段階および前記基板をパッケージする段階をさらに遂行して、不揮発性メモリ集積回路装置を完成する。
【００８２】
以上添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得るということを理解することができるであろう。そのため以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態による不揮発性メモリ集積回路装置の回路図である。
【図２Ａ】本発明の一実施形態による不揮発性メモリ集積回路装置のレイアウト図である。
【図２Ｂ】図2ＡのB-B'で切断した断面図である。
【図２Ｃ】図2ＡのC-C'で切断した断面図である。
【図２Ｄ】図2ＡのD-D'で切断した断面図である。
【図３】図2Ａのアクティブ領域を別途に図示した図である
【図４】本発明の一実施形態による不揮発性メモリ集積回路装置の不揮発性メモリセルのセレクトゲートを説明するための斜視図である。
【図５】本発明の実施形態による不揮発性メモリ集積回路装置の不揮発性メモリセルのリード動作を説明するための図である
【図６】従来技術による不揮発性メモリ集積回路装置のレイアウトと本発明の一実施形態による不揮発性メモリ集積回路装置のレイアウトを同時に図示した図である
【図７】本発明の他の実施形態による不揮発性メモリ集積回路装置のレイアイト図である。
【図８】本発明のまた他の実施形態による不揮発性メモリ集積回路装置の断面図である。
【図９Ａ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【図９Ｂ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【図９Ｃ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【図１０Ａ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【図１０Ｂ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【図１０Ｃ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【図１１Ａ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【図１１Ｂ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【図１１Ｃ】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための図である。
【符号の説明】
【００８４】
WL0〜WLn    ワードライン
SL0〜SLn    セレクトライン
BL0〜BL15    ビットライン
CSL0〜CSLm    コモンソースライン
BSL0〜BSL3    バイト選択ライン
1    不揮発性メモリ集積回路装置
102    第1ウェル
104    第2ウェル
110    フィールド領域
130    トンネリング絶縁膜
140    メモリゲート
150    セレクトゲート
【図１】
0005198795.tif 000006
【図２Ａ】
0005198795.tif 000007
【図２Ｂ】
0005198795.tif 000008
【図２Ｃ】
0005198795.tif 000009
【図２Ｄ】
0005198795.tif 000010
【図３】
0005198795.tif 000011
【図４】
0005198795.tif 000012
【図５】
0005198795.tif 000013
【図６】
0005198795.tif 000014
【図７】
0005198795.tif 000015
【図８】
0005198795.tif 000016
【図９Ａ】
0005198795.tif 000017
【図９Ｂ】
0005198795.tif 000018
【図９Ｃ】
0005198795.tif 000019
【図１０Ａ】
0005198795.tif 000020
【図１０Ｂ】
0005198795.tif 000021
【図１０Ｃ】
0005198795.tif 000022
【図１１Ａ】
0005198795.tif 000023
【図１１Ｂ】
0005198795.tif 000024
【図１１Ｃ】
0005198795.tif 000025