(57)【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜とゲート電極とが順に積層された積層体を備えるＦＥＴ形成領域を形成する工程と、
前記ＦＥＴ形成領域を覆うようにプラズマ絶縁膜を形成する工程と、を含み、
前記プラズマ絶縁膜を形成する前記工程は、
成膜装置内において、成膜ガスを供給しながら、高周波電界および低周波電界を印加してＦＥＴ形成領域を覆う前記プラズマ絶縁膜を成膜する工程と、
前記プラズマ絶縁膜を成膜した後、前記高周波電界の印加を継続しながら、前記低周波電界の印加を停止した後または同時に前記成膜ガスの流量を経時的に漸次減少させる工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記成膜ガスの流量を経時的に漸次減少させる前記工程において、前記低周波電界の印加を瞬時に停止することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記成膜ガスの流量を経時的に漸次減少させる前記工程において、前記成膜ガスの流量を直線的に減少させることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２に記載の半導体装置の製造方法において、
前記成膜ガスの流量を経時的に漸次減少させる前記工程において、前記成膜ガスの流量を階段状に減少させることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
前記成膜ガスはテトラエトキシシランを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ絶縁膜を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭロジック混載デバイスやロジック単体デバイスの層間絶縁膜として、プラズマ絶縁膜が適用されている。従来から、プラズマ絶縁膜は、ゲート酸化膜の劣化を抑制するため、２５０ｎｍ／ｍｉｎ程度の遅い成膜速度で成膜されている。しかしながら、生産性向上の観点から２倍以上の成膜速度が求められている。このように、高い成膜速度を保持しつつ、ゲート酸化膜のプラズマダメージを抑制することが求められていた。
【０００３】
特許文献１には、高周波電界（ＨＲＦ：High Radio-Frequency electric field）と低周波電界（ＬＲＦ：Low Radio-Frequency electric field）とを印加しながらプラズマ絶縁膜を成膜する方法が開示されている。
【０００４】
この文献においては、成膜ガスの流量を切り替えることにより、プラズマ絶縁膜を２段階で成長させ、ゲート酸化膜へのプラズマダメージを低減することができると記載されている。
【特許文献１】特開２００１−３５８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の方法では、高い成膜速度でプラズマ絶縁膜を成膜する際に、依然としてゲート酸化膜が劣化することがあった。
【課題を解決するための手段】
【０００６】
特許文献１においては、成膜ガスの供給を停止した後の残留ガスと高周波電界と低周波電界との関係を考慮していないため、成膜ガスの供給停止後に高周波励起プラズマのプラズマインピーダンスが急激に変化する。本発明者は、プラズマインピーダンスの急激な変化は、ゲート酸化膜に対してプラズマダメージを与え、ゲート酸化膜が劣化することを見出した。
本発明者はこのような知見に基づき本発明を完成させた。
【０００７】
すなわち、本発明の半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜とゲート電極とが順に積層された積層体を備えるＦＥＴ形成領域を形成する工程と、
前記ＦＥＴ形成領域を覆うようにプラズマ絶縁膜を形成する工程と、を含み、
前記プラズマ絶縁膜を形成する前記工程は、
成膜装置内において、成膜ガスを供給しながら、高周波電界および低周波電界を印加してＦＥＴ形成領域を覆う前記プラズマ絶縁膜を成膜する工程と、
前記プラズマ絶縁膜を成膜した後、前記高周波電界の印加を継続しながら、前記低周波電界の印加を停止した後または同時に前記成膜ガスの流量を経時的に漸次減少させる工程と、を含む。
【０００８】
このような本発明においては、プラズマ絶縁膜を成膜した後、高周波電界の印加を継続しながら、低周波電界の印加を停止した後または同時に成膜ガスの流量を経時的に漸次減少させる工程を含む。
これにより、プラズマインピーダンスの急激な変化を抑制することができ、ゲート酸化膜へのプラズマダメージを抑制することができる。
【発明の効果】
【０００９】
本発明によれば、ゲート酸化膜へのプラズマダメージを抑制することができ、ゲート酸化膜の劣化が抑制されるとともにスループットが向上した半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１に、本実施形態を適用する半導体装置の一例を示す。本発明はこのようなＤＲＡＭロジック混載デバイスやロジックデバイスに適用される。
【００１１】
図１は、６〜７層のＣｕ配線構造からなるメタル層間絶縁膜層(Metal Dielectric層：ＭＤ層)およびカバー絶縁膜層を形成する前の、プリメタル層間絶縁膜層（Pre-Metal Dielectric層：ＰＭＤ層）１１のみ示している。
【００１２】
図１の半導体装置において、ＰＭＤ層１１は４層含む。なお、このＰＭＤ層１１上に、図示しない１２〜１４層（各配線層＋スルーホール層）の酸化膜を備え、酸化膜層は合計１６〜１８層にもなる。
【００１３】
本発明の半導体装置の製造方法は、層間酸化膜（プラズマ絶縁膜）２８，３０，３２，３４の少なくとも一層の層間酸化膜に対して適用される。
【００１４】
ここで、プラズマ絶縁膜２８，３０，３２，３４の膜厚は３５０〜６５０ｎｍ程度である。本実施形態においては、プラズマ絶縁膜２８，３０，３２，３４を５００ｎｍ／ｍｉｎ以上の成膜速度で成膜することができる。
【００１５】
本実施形態に係る半導体装置の製造方法を説明する。
図２（ａ）に示すように、まず、半導体基板１０上に、ゲート絶縁膜１２とゲート電極１４とが順に積層された積層体１６を備えるＦＥＴ形成領域１８を形成する。
【００１６】
ＦＥＴ形成領域１８においては、図２（ａ）に示すように、積層体１６の両脇の半導体基板１０表面近傍に一対のソース／ドレイン領域２０を備え、一対のソース／ドレイン領域２０とゲート電極１４の表層には、シリサイド層２２を備える。ＦＥＴ形成領域１８は、半導体基板１０において、ＳＴＩ領域２４により他のＦＥＴ形成領域と分離されている。
さらに、ＦＥＴ形成領域１８全体を覆うように、窒化膜からなるストッパー層２６を形成する。こうして、半導体形成途中の基板２７が得られる。
次いで、基板２７を、図３に示す成膜装置４０の本体４２内に搬入する。
【００１７】
本実施形態に用いる成膜装置４０は、図３に示すように、本体４２と、本体４２内に設けられた基板２７を載置する架台４４と、架台４４上方に設けられた上部電極４８とを備える。本体４２は、さらに排気部４６を備える。
【００１８】
架台４４は加熱部（不図示）を備えており、基板２７を加熱することができる。上部電極４８は、低周波電源５６と高周波電源５８とに接続され、５００ｋＨｚ以下の低周波電力と１３．５６ＭＨｚ以上の高周波電力とを同期給電されるように構成されている。
さらに、本体４２はガス供給部５２を備え、ガスの種類ごとに供給可能に構成されている。
【００１９】
成膜装置４０の本体４２内に、積層体１６が形成された基板２７を搬入した後、図４に記載のタイミングチャートにしたがって、成膜ガスを供給しながら、高周波電界および低周波電界を印加する。なお、成膜装置４０は、図４に記載のタイミングチャートにしたがって動作するように構成されている。
【００２０】
成膜条件は、まず、装置内圧力を４００〜６００Ｐａ、Ｏ２流量を２．５〜３．０ｓｌｍとした後（ステップ１−１）、成膜ガスを１５０〜２００ｓｃｃｍの流量で供給する（ステップ１−２〜１−３）。なお、ステップ１−２〜１−３は各５秒間程度である。
【００２１】
成膜ガスは、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ2Ｈ5）4）、モノシラン（ＳｉＨ4）等を含んでいてもよい。本実施形態においては、テトラエトキシシランを含む成膜ガスを用いた例によって説明する。
【００２２】
成膜ガスの供給開始から所定時間（ステップ１−２〜１−３）経過した後、低周波電界を出力４００〜５００Ｗで印加するとともに、高周波電界を出力１５０〜２００Ｗで印加する。
【００２３】
所定の時間、上記条件で成膜ガスを供給し、低周波電界および高周波電界を印加する（ステップ１−４）。これにより、プラズマ絶縁膜２８が成膜される。なお、ステップ１−４は４０〜７０秒程度である。
【００２４】
その後、ステップ１−４（成膜工程）の終了と同時に、高周波電界の印加を継続しながら、前記低周波電界の印加を瞬時に停止し、それと同時に成膜ガスの流量の減少を開始する。
【００２５】
そして、ステップ１−５において、成膜ガスの流量を経時的に漸次減少させる。本実施形態においては、直線状に減少させる。なお、ステップ１−５は５秒程度である。
なお、ステップ１−５においても若干成膜されるが、本実施形態においては低周波電界と高周波電界が印加されるステップ１−４を成膜工程とする。
そして、ステップ１−６〜１−７において、高周波電界を徐々に低下させる。
【００２６】
これにより、図２（ｂ）に示すようなプラズマ絶縁膜２８が形成される。さらに、通常の方法により、フォトリソグラフィー、エッチング、配線形成を行い、次層にプラズマ絶縁膜３０を形成する。この工程を繰り返し、プラズマ絶縁膜３２、３４を形成して、図１に示すような半導体装置が形成される。
以下に、本実施形態の効果を説明する。
【００２７】
本実施形態の半導体装置の製造方法は、プラズマ絶縁膜を成膜した後、高周波電界の印加を継続しながら、低周波電界の印加を停止した後または同時に成膜ガスの流量を経時的に漸次減少させる工程を含む。
【００２８】
これにより、５００ｎｍ／ｍｉｎ程度の高い成膜速度での成膜プロセスにおいてもゲート酸化膜へのプラズマダメージを抑制することができ、ゲート酸化膜の劣化が抑制されるとともにスループットが向上した半導体装置の製造方法を提供することができる。
このような効果が得られる点を、図５〜７を参照しながら説明する。
【００２９】
図５〜７に記載されたＶｄｃは、Ｇｒｏｕｎｄとプラズマ間にかかる直流電圧であり、Ｖｐｐは、電極とＧｒｏｕｎｄ間にかかる交流電圧である。プラズマインピーダンス（Ｚ）は、次式のように表わされる。
【００３０】
【数１】
0005161506.tif 000002
.
【００３１】
式中、Ｒ：プラズマ抵抗、１／ωＣ：容量リアクタンス（ω：周波数、Ｃ：シース容量）を示す。
【００３２】
図５〜７に示すように、低周波電界の印加を停止した場合、プラズマインピーダンスは上昇する。言い換えると、上記式から、プラズマ抵抗（Ｒ）は上昇し、シース容量（Ｃ）は低下する。
【００３３】
プラズマ成膜装置においては、高周波電界の整合器（マッチングボックス）にて、負荷インピーダンスが５０Ωになるように自動調整されるので、プラズマインピーダンスを低下させるため、高周波電界電源内ではプラズマ抵抗（Ｒ）を低下させ、シース容量（Ｃ）を上昇させる方向に調整される。
【００３４】
なお、Ｖｐｐ、Ｖｄｃ値は、どちらも高周波電源内で検知（測定）される値であるため、プラズマ抵抗の低下によりＶｐｐが低下し、シース容量の上昇によりＶｄｃが上昇する。このＶｐｐとＶｄｃのゆらぎ（時間微分）が大きいほど、プラズマインピーダンスの変化が大きい。
【００３５】
図５は、本実施形態におけるプラズマ絶縁膜形成工程のタイミングチャートである。図６は本実施形態と異なり、成膜後、ＴＥＯＳの流量を経時的に漸次減少させずにＴＥＯＳの導入停止をＬＲＦの印加停止と同時に行ったプラズマ絶縁膜形成工程のタイミングチャートである。図７は本実施形態と異なり、成膜後、ＴＥＯＳの流量を経時的に漸次減少させずにＴＥＯＳの導入停止をＬＲＦの印加停止の前に行ったプラズマ絶縁膜形成工程のタイミングチャートである。
【００３６】
図５と図６とを比較すると、ステップ１−５においてＴＥＯＳ含有ガスの流量を時間とともに直線的に低下させた本実施形態にかかる図５の方法は、ステップ１−４の終了時にＴＥＯＳ含有ガスの導入を停止した図６の方法と比較して、ステップ１−５におけるＶｄｃとＶｐｐの時間変動が緩やか（時間微分値が小）である。つまり、ステップ１−５にて、成膜ガス流量を経過時間とともに直線的に低下させることにより、プラズマインピーダンスの急激な変化を抑制することができる。このように、本実施形態においては、プラズマインピーダンスの変化が連続的に推移するように成膜ガスの流量を漸次減少させる。
【００３７】
このようなタイミングチャートに基づいてプラズマ絶縁膜を形成した場合、本実施形態におけるプラズマ絶縁膜形成工程（図５）においては、図６の方法と比較してゲート酸化膜へのプラズマダメージが抑制されることが推定される。
また、図５では低周波電界を、ステップ１−５の開始と同時に低周波電界の装置上の設定値を０Ｗとすることにより、瞬時に低周波電界を停止させている。このように低周波電界を瞬時に停止させることにより、徐々に停止させる場合に比べてプラズマダメージをより効果的に抑制することができる。
【００３８】
一方、図６に記載の方法と図７とを比較すると、ＴＥＯＳ含有ガスの供給を停止した後のステップ１−５において低周波電界を印加する図６の方が、Ｖｐｐ値の時間変動が小さい。さらに、図６の方が、低周波電界の印加停止後（図７はステップ１−６、図６はステップ１−５）のＶｄｃ値の時間変動が小さい。
【００３９】
このことから、成膜ガス停止前に低周波電界の印加を瞬時に停止することによりプラズマインピーダンスの急激な変化を抑制することができる。つまり、高周波電界を印加したまま成膜ガスの流量を経時的に減少させる際に低周波電界を予め瞬時に停止させることによって、さらにプラズマインピーダンスの変化を抑制することができる。
【００４０】
図６の方法は、図７の方法と比較してゲート酸化膜へのプラズマダメージが抑制されることが推定される。
【００４１】
このような結果から、成膜工程後において、プラズマインピーダンスの急激な変化を抑制することにより、ゲート酸化膜へのプラズマダメージを抑制することができる。このような効果が得られる理由は、プラズマインピーダンスの急激な変化を抑制することによりプラズマ抵抗とシース容量の急激な変化が抑制されるので、プラズマ中のイオンや電子の動きが抑制され、ゲート酸化膜へのプラズマダメージが抑制されるためと考えられる。
【００４２】
また、本実施形態においては、成膜ガスはテトラエトキシシランを含むことができる。
テトラエトキシシラン含有ガスを用いることにより、成膜工程が効率よく行われるので、製品の歩留まりが向上する。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４４】
たとえば、本実施形態においては、プラズマ絶縁膜を成膜した後、前記高周波電界の印加を継続しながら、低周波電界の印加を瞬時に停止すると同時に成膜ガスの流量を経時的に減少させる例によって示したが、成膜ガスの流量を経時的に減少させる前に低周波電界の印加を瞬時に停止してもよい。
【００４５】
また、本実施形態においては、成膜ガスの流量を経時的に徐々に減少させているが、階段状に減少させてもよい。
【００４６】
また、本実施形態においては、低周波電界の印加を瞬時に停止させているが、所定の時間内に経時的に徐々に減少させてもよい。
【図面の簡単な説明】
【００４７】
【図１】実施の形態に係る半導体装置の製造方法に得られる半導体装置を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図３】実施の形態に係る半導体装置の製造方法に用いられる成膜装置を模式的に示した断面図である。
【図４】プラズマ絶縁膜を形成する工程におけるタイミングチャートである。
【図５】プラズマ絶縁膜を形成する工程における、ＶｄｃおよびＶｄｃとの関係を示したタイミングチャートである。
【図６】プラズマ絶縁膜を形成する工程における、ＶｄｃおよびＶｄｃとの関係を示したタイミングチャートである。
【図７】プラズマ絶縁膜を形成する工程における、ＶｄｃおよびＶｄｃとの関係を示したタイミングチャートである。
【符号の説明】
【００４８】
１０    半導体基板
１１    プリメタル層間絶縁膜層
１２    ゲート絶縁膜
１４    ゲート電極
１６    積層体
１８    ＦＥＴ形成領域
２０    ソース／ドレイン領域
２２    シリサイド層
２４    ＳＴＩ領域
２６    ストッパー層
２７    基板
２８，３０，３２，３４    層間酸化膜（プラズマ絶縁膜）
４０    成膜装置
４２    本体
４４    架台
４６    排気部
４８    上部電極
５２    ガス供給部
５６    低周波電源
５８    高周波電源
【図１】
0005161506.tif 000003
【図２】
0005161506.tif 000004
【図３】
0005161506.tif 000005
【図４】
0005161506.tif 000006
【図５】
0005161506.tif 000007
【図６】
0005161506.tif 000008
【図７】
0005161506.tif 000009