(57)【特許請求の範囲】
【請求項１】
外部電源が供給される内部電源生成回路と、
前記内部電源生成回路により供給される内部電源が供給され、前記内部電源生成回路をオン／オフ制御する第１制御信号を供給する制御回路と、 
前記内部電源が供給され、前記内部電源の立ち上がり時に第１のリセット信号を生成するパワーオンリセット回路とを備え、
前記第１のリセット信号は前記制御回路をリセットするものであり、
前記内部電源の立ち上がり時において、前記第１のリセット信号が前記制御回路から供給される前記第１制御信号の不定状態をマスクする半導体集積回路装置。  
【請求項２】
請求項１において、 
前記パワーオンリセット回路は、内部電源の立ち上がりに追従してその電位が立ち上がる第１電位点を入力とするインバータを含む半導体集積回路装置。  
【請求項３】
請求項２において、 
前記パワーオンリセット回路の前記第１電位点はRCフィルタの出力であり、 
前記RCフィルタの時定数は前記内部電源の立ち上がり応答を元に設定される半導体集積回路装置。
【請求項４】
請求項１において、 
前記内部電源生成回路は、外部電源を与える第１外部端子と第２外部端子との間にソース・ドレイン経路を有し、互いに直列に接続された第１導電型のデプレッションMOSトランジスタと、第１導電型の第１MOSトランジスタとを有し、 
前記デプレッションMOSトランジスタは前記内部電源が供給される制御アンプにより制御され、
前記第１MOSトランジスタは前記制御回路からの前記第１制御信号により制御され、
前記内部電源の立ち上がり時において、前記第１のリセット信号により、前記制御信号の前記第１MOSトランジスタのゲートへの不定状態の伝搬が阻止される半導体集積回路装置。
【請求項５】
請求項４において、 
前記内部電源生成回路は、前記内部電源が供給され、前記制御アンプの基準電圧を発生する基準電圧回路を有し、
前記基準電圧回路及び前記制御アンプは前記制御回路からの第１制御信号により制御され、
前記内部電源の立ち上がり時において、前記第１のリセット信号により、前記第１制御信号の前記基準電圧回路及び前記制御アンプへの不定状態の伝搬が阻止される半導体集積回路装置。 
【請求項６】
請求項１において、 
前記パワーオンリセット回路は前記制御回路に対する第２のリセット信号を発生し、
前記制御回路は前記第２のリセット信号を受けてリセット解除され、 
前記第１のリセット信号は前記第２のリセット信号を遅延させて生成される半導体集積回路装置。 
【請求項７】
請求項１において、 
前記内部電源生成回路の生成する内部電源が供給される他の内部電源生成回路と、
前記他の内部電源生成回路により供給される他の内部電源が供給され、前記他の内部電源生成回路を制御する第２制御信号を供給する他の制御回路と、
前記他の内部電源が供給され、前記他の内部電源の立ち上がり時に第３のリセット信号を生成する他のパワーオンリセット回路とを備え、
前記他の内部電源の立ち上がり時において、前記第３のリセット信号が前記他の制御回路から供給される前記第２制御信号の不定状態をマスクする半導体集積回路装置。
【請求項８】
請求項１において、 
前記外部電源を与える第１外部端子及び第２外部端子と、
外部制御信号を与える外部入力端子と、
前記第１外部端子と前記内部電源生成回路との間に、外部制御信号に応答して前記外部電源を前記内部電源生成回路に供給する電源制御回路を有する半導体集積回路装置。
【請求項９】
請求項８において、 
前記外部端子と前記内部電源生成回路の電源線との間にソース・ドレイン経路を有する第２導電型の第２MOSトランジスタと、
一端が前記第２MOSトランジスタのソースに接続され、他端が前記外部制御端子及び前記第２MOSトランジスタのゲートに接続されるプルアップ抵抗と、
前記第２MOSトランジスタのゲートと前記第２外部端子との間にソース・ドレイン経路を有し、互いに直列接続された第１導電型の第３MOSトランジスタ及び第４MOSトランジスタとを有し、
前記第３MOSトランジスタは、前記制御回路が供給し、前記電源制御回路を制御する第３制御信号により制御され、
前記第４MOSトランジスタは、前記第１のリセット信号により制御される半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電源生成回路を有し、与えられた外部電圧を元に内部電源生成回路にて生成された内部電圧で動作する回路を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
特許文献１は、内部電圧発生回路４が発生させる電圧IntVddで動作するパワーオンリセット信号発生回路PORを開示する。パワーオンリセット信号発生回路PORが発生するパワーオンリセット信号が内部回路３に入力されることにより、内部回路３がリセットされる。これにより電源投入時の不安定状態において回路動作を止めておくことができる。
【０００３】
特許文献２は、カメラの電源システムに関し、ロジック回路４をリセットする機構を開示する。ロジック回路４は、DC/DCコンバータ２の生成する電源VCCが供給され、リセロジックリセット回路３の生成するリセット解除信号を受けて動作を開始する。この特許文献２記載の機構において、DC/DCコンバータ２は、既に起動されている（すなわち、不定値を発生させることのない）ＣＰＵ５によって制御されている。
【０００４】
【特許文献１】特開平９−１５３７７７号公報
【特許文献２】特開平７−１５９８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１及び特許文献２において、内部電源生成回路（特許文献１における内部電圧発生回路４、特許文献２におけるDC/DCコンバータ２）は、外部からの電源や制御信号といった外部からの電源または制御信号の供給を受けることで動作が制御される。例えば、特許文献１においては、外部電圧ExVddが印加され、その電源応答が起動信号となって内部電圧発生回路４が動作する。また、特許文献２においては、電池１から電源が供給され、ＣＰＵ５からの制御信号CNT1が入力されてDC/DCコンバータ２が動作する。しかしながら、内部電源生成回路が半導体集積回路の内部回路によって制御される場合がある。その例を図１２に示す。
【０００６】
内部電源生成回路１２１は、第１電源端子VCCと第２電源端子GNDとに接続される。第１電源端子VCCと第２電源端子GNDの間に外部電源VBが印加されることにより、内部電源生成回路１２１は内部電源VDDを生成する。内部電源VDDは、半導体集積回路装置の内部回路であるパワーオンリセット回路（以下、ＰＯＲ回路と記述する）１２２やＣＰＵなどの制御回路１２３に供給される。ＰＯＲ回路１２２は、内部電源VDDの立ち上がりに応答してリセット信号RSTを発生する。内部電源VDDの立ち上がり時には、制御回路１２３の構成要素であるラッチ回路等（図示しない）が不定値をとるため、その間は制御回路１２３の回路動作を止めておく。リセット信号RSTの入力を受けて、制御回路１２３を初期化して回路動作を開始させることにより、制御回路１２３は正常に動作する。
【０００７】
ここで、制御回路１２３から内部電源生成回路１２１に制御信号D1が入力されるように構成されている。例えば、制御信号D1はIDDQリークテストを実施するために設けられる内部電源生成回路１２１をオフさせるための制御信号である。図１２のように内部回路が内部電源生成回路１２１の生成する内部電源VDDで動作するような半導体集積回路においては、内部電源生成回路１２１がオフされることにより内部電源VDDが生成されなくなってしまうため、内部回路のIDDQリークテストができなくなる。そのため、IDDQテストモードにおいては、内部電源を外部電源により固定した上で、内部電源生成回路１２１を含む半導体集積回路装置の内部回路をオフにしてリークテストが実施される。
【０００８】
図１３は図１２の回路の回路動作例である。波形Ａは第１電源端子VCCと第２電源端子GND間に印加される外部電源VB、波形Ｂは制御信号D1、波形Ｃは内部電源VDD、波形Ｄはリセット信号RSTの波形である。波形Ｃにおける波形131が、内部電源VDDの期待波形である。また、期間ａは、内部電源VDD立ち上がり時に内部回路に論理不定がありえる期間であり、期間ｂは、半導体集積回路の仕様において定められるリセット信号RSTによる論理リセット期間（リセット信号RSTがロウレベルに保たれる）である。
【０００９】
第１電源端子VCCと第２電源端子GND間に外部電源VBが供給される（波形Ａ）。内部電源生成回路１２１は、外部電源VBを受けて内部電源VDDを生成（波形Ｃ）し、内部回路であるＰＯＲ回路１２２や制御回路１２３に電源供給を開始する。内部電源VDDの立ち上がり時には、制御回路１２３を構成するフリップフロップなどのラッチ回路が不定値を取るため、内部電源VDDの応答を元にＰＯＲ回路１２２は一定期間（期間ｂ）ロウレベルを出力するリセット信号RSTを生成し、制御回路１２３はリセット信号RSTにより初期化するよう対処される。ここで、システムの高機能化に伴う制御回路１２３の大規模化やラッチ回路の多用により、リセット信号遅延やリセット伝播遅延が生じ易くなっている。リセット遅延やリセット不良を補うためにラッチ回路のトランジスタサイズを調整することで電源立ち上がり時にリセット値を取り易くするなどの対策もあるが完全なものではなく、電源立ち上がり時にラッチ回路などを含む制御回路１２３の出力信号が不定値をとる可能性がある。
【００１０】
制御信号D1はハイレベルになることにより内部電源生成回路１２１をオフするよう制御する信号であるから、内部電源VDDの立ち上がり時における制御信号D1の期待値はロウレベルである。しかしながら、制御信号D1が不定となり一時的にハイレベルを取った場合（波形Ｂの波形132）、内部電源生成回路1はオフ状態となり、波形Ｃの波形133として示されるような内部電源VDDの低下を引き起す。これをトリガとして制御信号D1の一時的なハイレベル期間が継続した場合、内部電源VDDを更に低下させる帰還動作となり、結果として期待した内部電源値Vddと異なる電圧値Vddxに収束することが有り得る（波形Ｃの波形134）。この場合、リセット信号RSTの電圧値も電圧値Vddxに収束することになる（波形Ｄの波形135）。
【００１１】
また、一時的な制御信号D1のハイレベルを乗り越え内部電源VDDが期待値Vddに収束した場合であっても、その過程に生じた内部電源VDDのキンク応答はリセット信号RSTのパルス幅を変動させる可能性があり（波形Ｄの波形136、仕様よりも早いタイミングでリセット信号RSTがハイレベルに遷移している）、制御回路１２３のリセット不良の原因ともなる。
【００１２】
このような不良ポテンシャルを有する内部電源生成回路を有する半導体集積回路において、IDDQリークテストが目的であれば、制御信号D1の代わりに外部テスト端子によりモード設定することにより上述のような不具合を回避可能である。しかし、テスト端子追加によるコスト増加を考えるとＣＰＵなどの制御回路が備える既存の外部インタフェースを用いて内部回路にてモード制御させることが望ましい。
【課題を解決するための手段】
【００１３】
本発明の代表的なものの一例を示せば以下の通りである。外部電源が供給される内部電源生成回路と、内部電源生成回路により供給される内部電源が供給され、内部電源生成回路を制御する第１制御信号を供給する制御回路と、内部電源が供給され、内部電源の立ち上がり時に第１のリセット信号を生成するパワーオンリセット回路とを備え、内部電源の立ち上がり時において、第１のリセット信号が制御回路から供給される第１制御信号の不定状態をマスクするように構成する。
【発明の効果】
【００１４】
外部電源を元に内部電源生成回路が生成した内部電源電圧を用いた内部回路にて、例えばマイクロプロセッサのような制御回路が内部電源生成回路を帰還制御するような回路構成を有する場合においても、外部電源印加時に発生する制御信号の不定状態による不安定動作を回避して安定動作が可能とする。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタと表記する）で構成される。
【実施例１】
【００１６】
図１は、第一の実施例に係る半導体集積回路を示したものである。内部電源生成回路１は、第１電源端子VCCと第２電源端子GNDとに接続される。第１電源端子VCCと第２電源端子GNDの間に外部電源VBが印加されることにより、内部電源生成回路１は内部電源VDDを生成する。内部電源VDDは、半導体集積回路装置の内部回路であるＰＯＲ回路２やＣＰＵなどの制御回路３に供給される。ＰＯＲ回路２は、内部電源VDDの立ち上がりに応答してリセット信号RSTを発生する。内部電源VDDの立ち上がり時には、制御回路３の構成要素であるラッチ回路等（図示しない）が不定値をとるため、その間は制御回路３の回路動作を止めておく。リセット信号RSTの入力を受けて、制御回路３を初期化して回路動作を開始させることにより、制御回路３は正常に動作する。
【００１７】
内部電源生成回路１は、制御端子ENB1と制御端子ENB2のどちらかがロウレベルであって、かつ外部電源VBが印加されると内部電源VDDを生成する。制御端子ENB1には、制御回路３から内部電源生成回路１のオン/オフを制御する制御信号D1が入力されており、制御端子ENB2にはリセット信号RSTが入力されている。この内部電源生成回路１の制御端子ENB2に入力されるリセット信号RSTは、一定期間ロウレベルを確実に出力することにより、内部電源VDDの立ち上がり時に発生する可能性のある制御信号D1の不定状態をマスクし、内部電源生成回路１を安定起動させる。
【００１８】
図２は、内部電源生成回路１の回路例である。第１電源端子VCCは、デプレッションNMOSトランジスタMND1のドレイン端子Dに接続されており、外部電源VBが印加されるとゲート端子VGの初期値が接地レベルであっても、その閾値に応じてトランジスタMND1のソース端子Sの電位は上昇する。このソース端子Sは内部電源VDDの出力端子に接続される他、その出力電圧を制御する基準電圧回路１００と制御アンプ１０１とに電源を供給している。基準電圧回路１００と制御アンプ１０１とは、外部電源VBの印加時に上昇した内部電源VDDを受けて基準電圧VPを出力し始めるとともに、それを受けた制御アンプ１０１が内部電源VDDをモニタする抵抗R1、R2の中点電圧VNを帰還制御してデプレッションNMOSトランジスタMND1のソース端子Sの電位を規定値に制御している。
【００１９】
ここで、内部電源生成回路１のオン/オフを制御する制御信号ENは、制御端子ENB1と制御端子ENB2とをNAND受けしており、制御端子ENB2には内部電源VDDが立ち上がる際に一定期間ロウレベルを出力するリセット信号RSTが挿入されている。これにより、制御端子ENB１に入力される制御信号D1が不定値であっても、制御信号ENをハイレベルとして回路を起動することができるため、外部電源VBの印加時にも安定して動作することが可能である。
【００２０】
図３は、ＰＯＲ回路２の回路例である。内部電源端子VDDに一端が接続される抵抗R3と一端が内部接地端子GNDに接続される容量C1とは、それぞれの残る一端が内部電位点VDに接続されRCフィルタを構成する。内部電源VDDが初期値接地レベルから規定値に上昇する際、内部電位点VDの信号VDは、抵抗R3及び容量C1の値で決まる時定数で内部電源VDDに遅れて追従する。したがって、内部電源VDDに対して信号VDがＭＯＳトランジスタMP2,MN2で構成されるインバータの論理閾値を越えるまでの一定期間その出力VDOはハイレベルとなる。その結果、出力VDOが入力されるバッファ２００の出力信号RST（リセット信号RST）は一定期間ロウレベルを保持した後ハイレベルを出力する。RCフィルタの時定数は、内部電源生成回路１により生成される内部電源VDDの立ち上がり応答を元に任意に設定される。
【００２１】
図４は、制御回路３の回路例である。内蔵発振器３００はプロセッサ３０１に対して基準クロックCLKを供給している。プロセッサ３０１は内蔵ＲＯＭ３０２や内蔵ＲＡＭ３０３とデータの受渡しを行う。また、制御信号D1などを出力する。ＰＯＲ回路２から入力されるリセット信号RSTは、内蔵発振器３００に与えられて発振が安定するまで基準クロックCLKの出力を停止したり、プロセッサ３０１に与えられプロセッサを構成するレジスタやタイマーのリセットに用いられたりする。また、プロセッサ３０１から内蔵発振器３００にはイネーブル信号が入力される。例えば、IDDQリークテストを実施する場合には、内蔵発振器３００を停止させる必要があるが、内部電源VDDを固定した後、プロセッサ３０１は、イネーブル信号により内蔵発振器３００をディスエーブルしてクロックを停止させるとともに、プロセッサ３０１自身もスリープ状態に遷移する。
【００２２】
図５は、図１の半導体集積回路についてIDDQリークテストを実施する場合の動作例である。波形Ａは第１電源端子VCCと第２電源端子GND間に印加される外部電源VB、波形Ｂは制御信号D1、波形Ｃはリセット信号RSTの波形、波形Ｄは内部電源生成回路１の制御信号ENの波形、波形Ｅは内部電源VDDである。また、期間ａは、内部電源VDD立ち上がり時に内部回路に論理不定がありえる期間であり、期間ｂは、半導体集積回路の仕様において定められるリセット信号RSTによる論理リセット期間（リセット信号RSTがロウレベルに保たれる）であり、期間ｃは、内部電源VDD立ち上がり時におけるリセット信号RSTが不定値となる期間であり、期間ｄは、内部電源生成回路１におけるデプレッションＭＯＳトランジスタMND1により内部電源VDDが上昇する期間である。また、期間eは、半導体集積回路装置外部から内部電源相当の電圧Vddが印加される期間であり、期間ｆは、制御信号D1がハイレベルとなり、制御信号ENがロウレベルになることにより内部電源回路１がオフとされる期間を示している。
【００２３】
第１電源端子VCCと第２電源端子GND間に外部電源VBが供給される（波形Ａ）。内部電源生成回路１は、外部電源VBを受けて内部電源VDDを生成（波形Ｅ）し、内部回路であるＰＯＲ回路２や制御回路３に電源供給を開始する。内部電源VDDの立ち上がり時には、制御回路３を構成するフリップフロップなどのラッチ回路が不定値を取るため、内部電源VDDの応答を元にＰＯＲ回路２は一定期間（期間ｂ）ロウレベルを出力するリセット信号RSTを生成し、制御回路３はリセット信号RSTにより初期化するよう対処される。図５における半導体集積回路の動作においては、図１３に関連して述べたようにリセット信号遅延やリセット伝播遅延によって制御信号D1が一時的に不定状態となりハイレベルを取った場合（波形Ｂの波形501）においても、内部電源生成回路１は、一定期間（期間ｂ）ロウレベルを保持するリセット信号RSTを受けることにより安定起動が可能となる。
【００２４】
期間ｃでは、内部電源VDDの立ち上がり時におけるリセット信号RSTが不定値となる期間であるが、これは、内部電源VDD が図３のインバータを構成するMOSトランジスタMP2,MN2の閾値電圧付近にある場合に不定値が発生するためである。しかしながら、内部電源生成回路１を構成する図２のデプレッションNMOSトランジスタMND1の閾値電圧の絶対値が、図３のインバータを構成するMOSトランジスタMP2,MN2の閾値電圧の絶対値よりも大きいデバイスを使用することで、内部電源VDDが自動上昇することにより、期間ｃにおいて生じたリセット信号RSTの不定値は抑制される（期間ｄ）。期間ｃは、内部電源VDDの立ち上がり期間であるため、制御回路３からの制御信号D1には不定状態が発生する可能性がある（波形Ｂの波形501、波形502は内部電源VDDの期待波形である）。しかしながら、内部電源VDDの立ち上がり応答を元に定められる期間ｄにおいて、ＰＯＲ回路２がリセット信号出力RSTをロウレベルとするため、制御信号D1の不定値をマスクして半導体集積回路装置を安定起動させている。
【００２５】
さらに、半導体集積回路装置起動後にIDDQリークテストを実施する場合、外部電源により内部電源VDDを固定した後、制御回路３から制御信号D1をロウレベルからハイレベルに切り換える。リセット信号RSTは、期間ａ以降ではハイレベルとなるため、起動時以外は制御信号D1が有効となり内部電源生成回路１内の制御信号ENをロウレベルに設定することにより、内部電源生成回路１をオフさせることができる。
【００２６】
図６は半導体集積回路の別の構成例を示したものである。図１に示した構成例と基本動作は同様である。ＰＯＲ回路２２は、内部電源VDDの立ち上がり応答を元に２種のリセット信号RST1, RST2を出力する。第一のリセット信号RST1は制御回路３のリセット信号として与えているが、制御回路３の構成によってはリセット信号RST1を受けてプログラムやタイマーが一定動作した後に確定する出力信号も有り得るため、この様な遅延時間を考慮した第二のリセット信号RST2を内部電源生成回路1の起動信号として与えている。これにより、制御信号D1がリセット信号RST1を受けてから一定期間して確定するような場合であっても外部電源VB印加時における内部電源生成回路１の安定起動を可能とするものである。
【００２７】
図７は、図６の半導体集積回路の動作例である。波形Ａは第１電源端子VCCと第２電源端子GND間に印加される外部電源VB、波形Ｂは第一のリセット信号RST1の波形、波形Ｃは第二のリセット信号RST2の波形、波形Ｄは制御信号D1の波形である。また、期間ｂは、半導体集積回路の仕様において定められるリセット信号RST1による論理リセット期間（リセット信号RST1がロウレベルに保たれる）であり、期間ｇは、制御信号D1が不定値を取りうる期間であり、期間ｈは、リセット信号RST2による論理リセット期間（リセット信号RST2がロウレベルに保たれる）である。波形Ｄの波形701が内部電源VDDの期待波形である。制御信号D1は、先に述べたように、内部電源VDDが安定した後、プログラムやタイマーが一定動作した後に確定する信号であるとする。このため、期間ｇにおいて制御信号D1は不定値を取りうる。しかしながら、期間ｈにおいては、第二のリセット信号RST2によって制御信号D1の不定値がマスクされることにより不定値が内部電源生成回路１に入力されることが抑制される。期間ｈ経過後は、第二のリセット信号出力RST2がハイレベルとなり、制御信号D1により内部電源生成回路１が制御される。
【００２８】
図８は、図６に示したＰＯＲ回路２２の回路例である。第一のリセット信号RST1は、図３に示したリセット信号RSTと同様に生成される。第二のリセット信号RST2は、リセット信号RST1をインバータ801と容量C2を用いて遅延させ、インバータ802でバッファして出力している。
【００２９】
なお、図６の回路例ではＰＯＲ回路２２が２種類のリセット信号を出力していたが、ＰＯＲ回路はリセット信号を出力し、リセット信号を任意時間遅延させる遅延回路を設けてもよい。制御信号D1と同様に不定対策したい制御信号が複数存在し、それぞれに異なるリセット信号を与えたい場合、リセット信号に任意の遅延時間をもつ遅延回路を追加することで所望のリセット信号が得られるため、ＰＯＲ回路からの配線本数を減らせるなどの効果がある。遅延回路は、図８の遅延回路803を用いることができる。
【００３０】
また、半導体集積回路装置には外部電源VBを受ける複数の内部電源生成回路を設け、各々の内部電源生成回路が生成する内部電源で動作する制御回路を設けることができる。この場合、図１または図６に示したようなＰＯＲ回路をそれぞれの内部電源生成回路に対して設ければよい。すなわち、1チップに、第１電源端子VCCと第２電源端子GNDから外部電源VBの供給を受ける図１または図６の半導体集積回路が複数設けられることになる。一つの内部電源生成回路が供給する内部電源を受けた制御回路が供給元の内部電源生成回路を制御する場合、その制御信号の不定対策には他の内部電源の立ち上がり応答を元に生成したリセット信号ではなく、対象となる制御信号を生成する制御回路が受ける内部電源を元にしたリセット信号を用いることで図１または図６の回路と同様の効果を得ることができる。
【００３１】
図９は複数の内部電源生成回路を設ける別の例である。第二の内部電源生成回路９０は、外部電源ではなく、第一の内部電源生成回路１の生成する内部電源VDDが供給される。第二の内部電源生成回路９０の生成する内部電源VDD2はＰＯＲ回路９１及び制御回路９２に供給される。ＰＯＲ回路９１が生成するリセット信号RST3及び制御回路９２が出力する制御信号D2は、それぞれ第二の内部電源生成回路９０の制御端子ENB3、制御端子ENB4に入力される。先に説明したように、内部電源生成回路にはＰＯＲ回路９１が生成するリセット信号を遅延させて入力されるように構成してもよい。
【００３２】
図１０は、第1電源端子VCCと内部電源生成回路1の間に、電源制御回路４を設けた例である。電源制御回路４は、外部入力信号VIN、制御回路３から与えられる制御信号D4とリセット信号RSTとにより制御される。
【００３３】
図１１は、図１０における電源制御回路４の回路例である。電源制御回路４は、電源短絡スイッチMOSトランジスタMP3を有し、トランジスタMP3のゲート端子はプルアップ抵抗R4を介してソース端子と接続されている。電源制御回路４の基本機能としては、外部入力端子VINにGNDレベルの起動信号が入力されることにより、トランジスタMP3のソース電位がプルアップ抵抗R4によりソース電位＞ゲート電位となることでトランジスタMP3がオン状態となり、第１電源端子VCCと出力端子VPSとを短絡することで、出力端子VPSの出力として、外部電圧が内部電源生成回路１の電源線に供給される。
【００３４】
ここで、電源制御回路４のゲートは、制御回路３からの制御信号D3が入力される制御端子EN1がそのゲート端子に接続するMOSトランジスタMN3と、ＰＯＲ回路２からのリセット信号RSTが入力される制御端子EN2をそのゲートに接続するMOSトランジスタMN4を介して第２電源端子GNDと接続されている。
【００３５】
外部入力端子VINにGNDレベルの起動信号が入力されると、電源制御回路４の電源短絡スイッチMP3がオンして出力端子VPSに外部電源VBが供給され、これを受けた内部電源生成回路1が起動して内部電源VDDをＰＯＲ回路２と制御回路３に供給する。ＰＯＲ回路２からのリセット信号RSTがロウレベルからハイレベルに反転し、制御回路３のリセットが解除されて電源制御回路４をオンさせるハイレベルの制御信号D3により与えられることにより、電源制御回路４の制御端子EN1,EN2が共にハイレベルとなり、外部入力端子VINへの入力によらず電源制御回路４をオン状態に固定し、半導体集積回路装置を動作状態に保持することができる。
【００３６】
一方、外部入力端子VINに短い期間、GNDレベルのノイズ信号が入力された場合にも、一時的に電源制御回路４の電源短絡スイッチMP3がオンして出力端子VPSに外部電源が供給され内部電源生成回路１は起動してしまう。しかし、外部入力端子VINがGNDレベルとされる期間が短いため、内部電源VDDの立ち上がり途中や、リセット信号RSTが反転してリセット解除される以前に電源短絡スイッチMP3がオフされることにより、第１電源端子VCCからの外部電圧供給が遮断されることにより、半導体集積回路装置は停止状態となる。ここでも内部電源VDDの立ち上がり時に制御信号D3に不定状態が発生した場合の対策として、電源制御回路４の制御端子EN2にリセット信号RSTを入力しており、リセット期間中は制御信号D3が機能しないようにマスク処理している。これにより、外部入力端子VINに入力される起動信号がGNDレベルに維持される期間が、リセット期間以上継続した場合に限り半導体集積回路が動作状態を保持することになるため、外部入力端子VINへのノイズ入力による誤動作を防止できる。
【００３７】
なお、外部入力端子VINにより半導体集積回路装置を起動させるために必要な起動信号がGNDレベルに維持される最低期間をリセット信号RSTによるリセット期間で定めているが、図６に関連して説明したように、遅延させたリセット信号を用いることで制御信号D3のマスク信号を延長でき、外部入力端子VINに入力される起動信号をGNDレベルに維持される最低期間を調整することが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第一の実施例である。
【図２】図１の内部電源生成回路１の回路例である。
【図３】図１のＰＯＲ回路２の回路例である。
【図４】図１の制御回路３の回路例である。
【図５】図１の半導体集積回路装置の動作波形図である。
【図６】本発明の第一の実施例の変形例である。
【図７】図６の半導体集積回路装置の動作波形図である。
【図８】図６のＰＯＲ回路２２の回路例である。
【図９】複数の内部電源生成回路を有する半導体集積回路の構成例である。
【図１０】電源制御回路を設けた半導体集積回路の構成例である。
【図１１】図１０の電源制御回路４の回路例である。
【図１２】内部電源生成回路を含む半導体集積回路装置である。
【図１３】図１２の半導体集積回路装置の動作波形図である。
【符号の説明】
【００３９】
１・１２１…内部電源生成回路、２・１２２…パワーオンリセット回路、３・１２３…制御回路、４…電源制御回路。
【図１】
0005174515.tif 000002
【図２】
0005174515.tif 000003
【図３】
0005174515.tif 000004
【図４】
0005174515.tif 000005
【図５】
0005174515.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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