(57)【特許請求の範囲】
【請求項１】
複数のデジタルキャリブレーション型アナログデジタル変換器ユニットを有するデジタルキャリブレーション型アナログデジタル変換器を備えて成り、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットは、各々メインアナログデジタル変換部と、該メインアナログデジタル変換部の出力に接続されたデジタル出力生成部とを備えて成り、
前記各メインアナログデジタル変換器部はパイプライン型アナログデジタル変換部により構成されており、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットは共通のチップ上に形成されており、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットが１つの参照アナログデジタル変換部と１つのデジタルキャリブレーション部とを共用し、
前記参照アナログデジタル変換部と前記デジタルキャリブレーション部とにより１つの前記デジタルキャリブレーション型アナログデジタル変換器ユニットに対して行ったキャリブレーション結果を他の前記デジタルキャリブレーション型アナログデジタル変換器ユニットに適用することで、前記複数のアナログデジタル変換器ユニットの各デジタルキャリブレーションを行う機能を有してなる
ことを特徴とするアナログデジタル変換器チップ。
【請求項２】
請求項１において、
前記メインアナログデジタル変換部が前記共通のチップ上に形成され、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットの前記各メインアナログデジタル変換部の対応するアナログ回路ブロック同士が、前記チップ上の物理的に近い位置にレイアウトされている、
ことを特徴とするアナログデジタル変換器チップ。
【請求項３】
請求項２において、
前記各パイプライン型アナログデジタル変換部は、ＭＤＡＣが複数段直列に接続されて構成されており、
前記複数のパイプライン型アナログデジタル変換部の各段のＭＤＡＣが前記チップ上の物理的に近い位置にレイアウトされている
ことを特徴とするアナログデジタル変換器チップ。
【請求項４】
請求項１において、
少なくとも１つの第一のデジタルキャリブレーション型アナログデジタル変換器ユニットと、少なくとも１つの第二のデジタルキャリブレーション型アナログデジタル変換器ユニットとを備えて成り、
前記第一のデジタルキャリブレーション型アナログデジタル変換器ユニットは、第一のメインアナログデジタル変換部と、該第一のメインアナログデジタル変換部の出力に接続された第一のデジタル出力生成部と、前記第一のメインアナログデジタル変換部の入力に並列に接続された参照アナログデジタル変換部と、前記第一のメインアナログデジタル変換部の出力と前記参照アナログデジタル変換部の出力と前記第一のデジタル出力生成部の出力に接続されたデジタルキャリブレーション部を備え、前記参照アナログデジタル変換部の出力を利用してデジタルキャリブレーションを行った結果を用いて、前記第一のデジタル出力生成部においてデジタル値を出力する機能を有し、
前記第二のデジタルキャリブレーション型アナログデジタル変換器ユニットは、第二のメインアナログデジタル変換部と、該第二のメインアナログデジタル変換部の出力に接続された第二のデジタル出力生成部とを備え、前記第一のデジタルキャリブレーション型アナログデジタル変換器ユニットで得られた前記キャリブレーション結果を適用して、前記第二のデジタル出力生成部においてデジタル値を出力する機能を有して成り、
前記第一のメインアナログデジタル変換部と、前記第二のメインアナログデジタル変換部とが前記同じチップ上に形成されている
ことを特徴とするアナログデジタル変換器チップ。
【請求項５】
請求項４において、
１つの前記第一のデジタルキャリブレーション型アナログデジタル変換器ユニットと、複数の前記第二のデジタルキャリブレーション型アナログデジタル変換器ユニットを備えて成り、
複数の前記第二のデジタルキャリブレーション型アナログデジタル変換器ユニットは、前記第一のデジタルキャリブレーション型アナログデジタル変換器ユニットで得られた前記キャリブレーション結果を適用して、夫々当該第二のデジタルキャリブレーション型アナログデジタル変換器ユニットの前記第二のデジタル出力生成部において前記デジタル値を出力する機能を有して成る、
ことを特徴とするアナログデジタル変換器チップ。
【請求項６】
請求項１において、
前記デジタルキャリブレーション型アナログデジタル変換器は、互いに１／Ｎ位相ずつずれた動作クロックで動作するＮ個の同じ構成の前記複数のアナログデジタル変換器ユニットが入力に対して並列に接続された、タイムインターリーブ型アナログデジタル変換器である
ことを特徴とするアナログデジタル変換器チップ。
【請求項７】
請求項６において、
前記参照アナログデジタル変換部と前記デジタルキャリブレーション部に接続された１つのアナログデジタル変換器ユニットと、前記参照アナログデジタル変換部と前記デジタルキャリブレーション部に接続されていない他の前記デジタルキャリブレーション型アナログデジタル変換器ユニットが、共通の重み係数Wiで、デジタル出力を生成し得るように
構成されている
ことを特徴とするアナログデジタル変換器チップ。
【請求項８】
請求項１において、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットが、無線受信回路のＩ側のアナログデジタル変換器ユニットとＱ側のアナログデジタル変換器ユニットで構成されており、
前記Ｉ側、Ｑ側のいずれか一方のアナログデジタル変換器ユニットに対して行ったキャリブレーション結果を、他方の前記アナログデジタル変換器ユニットに適用することで、前記Ｉ側、Ｑ側の両アナログデジタル変換器ユニットのデジタルキャリブレーションを行う機能を有する
ことを特徴とするアナログデジタル変換器チップ。
【請求項９】
少なくとも２組のデジタルキャリブレーション型アナログデジタル変換器ユニットを有するデジタルキャリブレーション型アナログデジタル変換器を備えて成り、
前記各デジタルキャリブレーション型アナログデジタル変換器ユニットは、各々メインアナログデジタル変換部と、該メインアナログデジタル変換部の出力に接続されたデジタル出力生成部とを備えて成り、
前記各メインアナログデジタル変換器部はパイプライン型アナログデジタル変換部により構成されており、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットは共通のチップ上に形成されており、
前記少なくとも２組のデジタルキャリブレーション型アナログデジタル変換器ユニットが１つの参照アナログデジタル変換部と１つのデジタルキャリブレーション部とを共用し、
該少なくとも２組の前記デジタルキャリブレーション型アナログデジタル変換器ユニットのいずれかに、前記参照アナログデジタル変換部及び前記デジタルキャリブレーション部を切り替えて接続する切り替えスイッチを備えて成り、
前記切り切り替えスイッチを順次切り換えて、前記デジタルキャリブレーション型アナログデジタル変換器ユニットの１つにおいて前記参照アナログデジタル変換部と前記デジタルキャリブレーション部とを用いてデジタルキャリブレーションを行う動作モードと、他の前記デジタルキャリブレーション型アナログデジタル変換器ユニットにおいて前記参照アナログデジタル変換部と前記デジタルキャリブレーション部とを用いてデジタルキャリブレーションを行う動作モードとの間を順次遷移するように構成されている
ことを特徴とするアナログデジタル変換器チップ。
【請求項１０】
請求項９において、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットが、ＴＤＤ信号により通信を行う無線受信回路のアナログデジタル変換器であり、
前記ＴＤＤ信号の１つの受信期間Ｒｘが複数に分割され、該各分割区間毎に前記２つの動作モードの間を遷移するように構成されている
ことを特徴とするアナログデジタル変換器チップ。
【請求項１１】
請求項１において、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットが、無線受信回路のアナログデジタル変換器である
ことを特徴とするアナログデジタル変換器チップ。
【請求項１２】
請求項１において、
前記デジタルキャリブレーション型アナログデジタル変換器が、有線の通信システムの受信回路のデジタルキャリブレーション型アナログデジタル変換器である
ことを特徴とするアナログデジタル変換器チップ。
【請求項１３】
無線受信回路を構成する低雑音増幅器、ミキサ、及びアナログデジタル変換器を備えて成り、
前記低雑音増幅器、前記ミキサ、及び前記アナログデジタル変換器は共通のチップ上に形成されており、
前記アナログデジタル変換器は、複数のデジタルキャリブレーション型アナログデジタル変換器ユニットを有するデジタルキャリブレーション型アナログデジタル変換器であり、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットは、各々メインアナログデジタル変換部と、該メインアナログデジタル変換部の出力に接続されたデジタル出力生成部とを備えて成り、
前記各メインアナログデジタル変換器部はパイプライン型アナログデジタル変換部により構成されており、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットが１つの参照アナログデジタル変換部と１つのデジタルキャリブレーション部とを共用し、
前記参照アナログデジタル変換部と前記デジタルキャリブレーション部とにより１つの前記デジタルキャリブレーション型アナログデジタル変換器ユニットに対して行ったキャリブレーション結果を他の前記デジタルキャリブレーション型アナログデジタル変換器ユニットに適用することで、前記複数のアナログデジタル変換器ユニットの各デジタルキャリブレーションを行う機能を有してなる
ことを特徴とするＲＦ−ＩＣチップ。
【請求項１４】
請求項１３において、
前記無線受信回路がＴＤＤ方式で通信を行うものであり、
受信期間Ｒｘの期間だけ、前記デジタルキャリブレーション部により、前記デジタルキャリブレーションを行う機能を有してなる
ことを特徴とするＲＦ−ＩＣチップ。
【請求項１５】
請求項１３において、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットが、前記無線受信回路のＩ側のアナログデジタル変換器ユニットとＱ側のアナログデジタル変換器ユニットを構成している
ことを特徴とするＲＦ−ＩＣチップ。
【請求項１６】
請求項１３において、
前記デジタルキャリブレーション型アナログデジタル変換器は、互いに１／Ｎ位相ずつずれた動作クロックで動作するＮ個の同じ構成の前記複数のアナログデジタル変換器ユニットが入力に対して並列に接続された、タイムインターリーブ型アナログデジタル変換器である
ことを特徴とするＲＦ−ＩＣチップ。
【請求項１７】
請求項１３において、
前記無線受信回路がＦＤＤ方式で通信を行うものであり、
前記デジタルキャリブレーション部により、前記デジタルキャリブレーションを連続して行う機能を有してなる
ことを特徴とするＲＦ−ＩＣチップ。
【請求項１８】
トランシーバ回路を構成する受信機及び送信機を備えて成り、
前記受信機は、低雑音増幅器、ミキサ、及びアナログデジタル変換器を備えて成り、
前記送信機は電力増幅器を備えて成り、
前記受信機及び送信機は共通のＩＣ基板上に形成されており、
前記受信機のアナログデジタル変換器は、複数のデジタルキャリブレーション型アナログデジタル変換器ユニットを有するデジタルキャリブレーション型アナログデジタル変換器を備えて成り、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットは共通のチップ上に形成されており、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットが１つの参照アナログデジタル変換部と１つのデジタルキャリブレーション部とを共用し、
前記参照アナログデジタル変換部と前記デジタルキャリブレーション部とにより１つの前記デジタルキャリブレーション型アナログデジタル変換器ユニットに対して行ったキャリブレーション結果を他の前記デジタルキャリブレーション型アナログデジタル変換器ユニットに適用することで、前記複数のアナログデジタル変換器ユニットの各デジタルキャ
リブレーションを行う機能を有してなる
ことを特徴とするＲＦ−ＩＣチップ。
【請求項１９】
請求項１８において、
前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットはメインアナログデジタル変換部と、該メインアナログデジタル変換部の出力に接続されたデジタル出力生成部とを備えて成り、
前記各メインアナログデジタル変換器の対応するアナログ回路ブロック同士が、前記チップ上の物理的に近い位置にレイアウトされている
ことを特徴とするＲＦ−ＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器チップおよびそれを用いたＲＦ−ＩＣチップに係り、特に、複数のアナログデジタル変換器を備えた無線受信回路やトランシーバ回路その他の通信システムに用いるのに適した、アナログデジタル変換器チップおよびそれを用いたＲＦ−ＩＣチップに関するものである。
【背景技術】
【０００２】
高サンプルレートかつ高分解能のアナログデジタル変換を低消費電力で実現するために、デジタルキャリブレーション型アナログデジタル変換器が近年注目を集めている。中でも、非特許文献１や非特許文献２に開示されているような、参照アナログデジタル変換器を併用したデジタルキャリブレーション型アナログデジタル変換器は、収束時間が短く、かつ、簡単なアルゴリズムのデジタルキャリブレーションを実現できる点で期待されている。
【０００３】
【非特許文献１】Yun Chiu（Y. Chiu et al., “Least mean square adaptive digital background calibration of pipelined analog-to-digital converters,” IEEE Transactions on Circuits and Systems Ｉ Vol. 51, pp. 38-46(2004).）
【非特許文献２】大島俊  他、「パイプライン型ＡＤＣの高速デジタルバックグランドキャリブレーション」、（社）電子情報通信学会  信学技法ＶＬＤ２００６−１３８  ２００７年
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デジタルキャリブレーションを行わない従来のアナログデジタル変換器で高サンプルレートかつ高分解能のアナログデジタル変換を実現するには、広帯域かつ高利得のオペアンプが必要になるため、消費電力が著しく増大する。
【０００５】
一方で、近年、ブロードバンド無線に対する需要が急速に高まっており、無線ＬＡＮや携帯電話のデータレートが高速化し続けている。
【０００６】
特に、データレートが１００Ｍｂｐｓ程度を超えると、数百Ｍｓ／ｓの高いサンプルレートが必要であり、かつ、妨害波耐性を維持するために、１０ビット以上の高分解能も必要となる。
【０００７】
このような高速、高分解能のアナログデジタル変換器を低消費電力で実現する要求に応えるために、デジタルキャリブレーション型アナログデジタル変換器を採用することが考えられる。図１６に、これを実現するために、従来のデジタルキャリブレーション型アナログデジタル変換器を無線機に搭載する場合に想定される構成例を示す。
【０００８】
アナログデジタル変換器は、上記のように、デジタルキャリブレーション型である必要があり、その一例として、参照アナログデジタル変換器を用いるデジタルキャリブレーション型アナログデジタル変換器を使用する場合を図に示した。
【０００９】
図１６において、アンテナ２１から入力された信号は、低雑音増幅器（ＬＮＡ）２２において増幅され、さらに、ミキサ２３とミキサ２４により、電圧制御発振器２５および位相同期ループ２６により生成される、互いに９０度位相差を持つＩ／Ｑ局部発振信号と乗算され、Ｉ／Ｑの低い中間周波数（または、ゼロ周波数、以下、ベースバンド信号）に周波数変換される。Ｉ／Ｑ中間周波数信号またはベースバンド信号は、それぞれフィルタ２７およびフィルタ２８で妨害波成分を除去された後、それぞれ可変利得増幅器２９および２１０で増幅され、Ｉ側とＱ側のアナログデジタル変換器に入力される。
【００１０】
Ｉ側のデジタルキャリブレーション型アナログデジタル変換器は、メインアナログデジタル変換部２１１と参照アナログデジタル変換部２１２とデジタルキャリブレーション部２１３とデジタル出力生成部２１４により構成される。また、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器は、メインアナログデジタル変換部２１５と参照アナログデジタル変換部２１６とデジタルキャリブレーション部２１７とデジタル出力生成部２１８により構成される。
【００１１】
これらのデジタルキャリブレーション型アナログデジタル変換器の動作は次の通りである。Ｉ側のデジタルキャリブレーション型アナログデジタル変換器の出力とＱ側のデジタルキャリブレーション型アナログデジタル変換器の出力は、それぞれ復調部２１９に入力され、変調データが復調される。なお、可変利得増幅器２９や２１０の利得は、その出力電圧振幅が、Ｉ／Ｑデジタルキャリブレーション型アナログデジタル変換器の入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。
【００１２】
しかしながら、図１６に示したように、データレートの高い次世代無線システム向け受信機を、Ｉ側、Ｑ側の信号処理用にデジタルキャリブレーション型アナログデジタル変換器を２つ用いて実現しようとする場合、メインアナログデジタル変換部だけでなく、参照アナログデジタル変換部やデジタルキャリブレーション部も２つずつ必要となるため、回路面積の増大と消費電流の増大を招く。
【００１３】
このような高速、高分解能のアナログデジタル変換器を低消費電力で実現することは、無線通信の分野に限らず、有線の通信分野でも必要である。
【００１４】
本発明の主たる解決課題は、アナログデジタル変換器の占める回路面積と消費電流を低減できる、高サンプルレートのアナログデジタル変換器チップおよびそれを用いたＲＦ−ＩＣチップ無線受信回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の代表的なものの一例を示せば以下の通りである。即ち、本発明のアナログデジタル変換器チップは、複数のデジタルキャリブレーション型アナログデジタル変換器ユニットを有するデジタルキャリブレーション型アナログデジタル変換器を備えて成り、前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットは、各々メインアナログデジタル変換部と、該メインアナログデジタル変換部の出力に接続されたデジタル出力生成部とを備えて成り、前記各メインアナログデジタル変換器部はパイプライン型アナログデジタル変換部により構成されており、前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットは共通のチップ上に形成されており、前記複数のデジタルキャリブレーション型アナログデジタル変換器ユニットが１つの参照アナログデジタル変換部と１つのデジタルキャリブレーション部とを共用し、前記参照アナログデジタル変換部と前記デジタルキャリブレーション部とにより１つの前記デジタルキャリブレーション型アナログデジタル変換器ユニットに対して行ったキャリブレーション結果を他の前記デジタルキャリブレーション型アナログデジタル変換器ユニットに適用することで、前記複数のアナログデジタル変換器ユニットの各デジタルキャリブレーションを行う機能を有してなる
ことを特徴とする。
【発明の効果】
【００１６】
本発明により、次世代の高データレートの無線受信機に必要なデジタルキャリブレーション型アナログデジタル変換器の回路面積と消費電流を大きく低減することが出来る。
【発明を実施するための最良の形態】
【００１７】
本発明の代表的な実施例によれば、複数のアナログデジタル変換器ユニットにより構成されるデジタルキャリブレーション型アナログデジタル変換器を持つ無線受信回路において、デジタルキャリブレーションに関する部分を共用し、１つのアナログデジタル変換器ユニットのキャリブレーション結果を他のアナログデジタル変換器ユニットに適用することで、複数のアナログデジタル変換器ユニットの各デジタルキャリブレーションを適切に行う。
【００１８】
例えば、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットのみ、参照アナログデジタル変換部とデジタルキャリブレーション部を持ち、Ｉ側は通常のデジタルキャリブレーション型アナログデジタル変換器として動作して、Ｉ側のメインアナログデジタル変換器ユニットの出力コード値とデジタルキャリブレーション部から出力される重みベクトルWiとの内積演算をＩ側のデジタル出力生成部において行う。Ｑ側は、Ｑ側のメインアナログデジタル変換器ユニットの出力コード値と、デジタルキャリブレーション部から出力される前記の重みベクトルWiとの内積演算をＱ側のデジタル出力生成部において行う。これにより、Ｑ側の参照アナログデジタル変換部やＱ側のデジタルキャリブレーション部を必要とせずに、Ｑ側からもＩ側と同様にキャリブレーションされた出力を得ることができる。
【００１９】
以下、図面を参照しつつ、本発明の実施例を説明する。
【実施例１】
【００２０】
図１ないし図４により、本発明の第一の実施例になる受信機（ＲＸ）を説明する。本実施例では、本発明の最も基本となる考え方が開示されている。  
図１は、本発明の第一の実施例になる受信機の回路構成例を示す図である。図１において、本実施例のデジタルキャリブレーション型アナログデジタル変換器は、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットとＱ側のデジタルキャリブレーション型アナログデジタル変換器ユニットとで構成されている。Ｉ側のアナログデジタル変換器ユニットは、従来のデジタルキャリブレーション型アナログデジタル変換器と同様に、１つのメインアナログデジタル変換部１１１と１つの参照アナログデジタル変換部１１２とデジタルキャリブレーション部１１３とデジタル出力生成部１１４により構成される。一方、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、１つのメインアナログデジタル変換部１１５とデジタル出力生成部１１６のみで構成され、参照アナログデジタル変換部とデジタルキャリブレーション部は持たない。１００はアナログデジタル変換器を構成するアナログデジタル変換器（ＡＤＣ）チップであり、少なくともＩ側のアナログデジタル変換器ユニットを構成するメインアナログデジタル変換部１１１とＱ側のアナログデジタル変換器ユニットを構成するメインアナログデジタル変換部１１５が同じＩＣチップ上に形成されている。なお、レイアウト上の制約が無ければ、同じＡＤＣチップ上に参照アナログデジタル変換部１１２、デジタルキャリブレーション部１１３及びデジタル出力生成部１１４も形成しても良い。逆に、これらは、メインアナログデジタル変換部とは別のＩＣチップ上に形成されていても良い。また、上記アナログデジタル変換器１００は、ＲＦ−ＩＣチップの中に搭載されても良い。
【００２１】
アンテナ３１から受信機に入力された信号は、低雑音増幅器（ＬＮＡ）３２において増幅され、さらに、ミキサ３３とミキサ３４により、電圧制御発振器３５および位相同期ループ３６により生成される、互いに９０度位相差を持つＩ／Ｑ局部発振信号と乗算され、Ｉ／Ｑの低い中間周波数（または、ゼロ周波数、以下、ベースバンド信号）に周波数変換される。Ｉ／Ｑ中間周波数信号またはベースバンド信号は、それぞれフィルタ３７およびフィルタ３８で妨害波成分を除去された後、それぞれ可変利得増幅器３９および１１０で増幅され、Ｉ側とＱ側の各アナログデジタル変換器ユニットに入力される。
【００２２】
Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、通常のデジタルキャリブレーション型アナログデジタル変換器としての動作を行う。すなわち、Ｉ側のメインアナログデジタル変換部１１１は、デジタルキャリブレーション型アナログデジタル変換器としてのサンプルレートと等しい高いサンプルレートで低精度の変換を行い、出力コード値を出力する。同出力コードと、デジタルキャリブレーション部１１３から出力される重みベクトルWiとの内積演算をＩ側のデジタル出力生成部１１４において行う。また、デジタルキャリブレーション部１１３は、上記の重みベクトルを生成するために、基準入力信号として、低サンプルレートで高精度の変換を行う参照アナログデジタル変換部１１２の出力を参照する。
【００２３】
一方、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、Ｑ側のメインアナログデジタル変換部１１５の出力コード値と、Ｉ側のデジタルキャリブレーション部１１３から出力される前記の重みベクトルWiとの内積演算をＱ側のデジタル出力生成部１１６において行うことで、Ｑ側の参照アナログデジタル変換部やＱ側のデジタルキャリブレーション部を必要とせずに、Ｉ側と同様に、キャリブレーションされた出力を得ることができる。
【００２４】
Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力とＱ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力は、それぞれ復調部１１７に入力され、変調データが復調される。
【００２５】
なお、可変利得増幅器３９や可変利得増幅器１１０の利得は、その出力電圧振幅が、Ｉ／Ｑデジタルキャリブレーション型アナログデジタル変換器ユニットの入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。また、フィルタ３７と３８は、中間周波数がゼロでない場合は、中間周波数を中心とするバンドパスフィルタで、中間周波数がゼロの場合（ダイレクトコンバージョンの場合）は、ローパスフィルタで実現する。
【００２６】
図２に、本実施例のデジタルキャリブレーション型アナログデジタル変換器のより具体的な構成例を示す。サンプルアンドホールド回路（Ｓ／Ｈ）２２１及び２２２は、ＣＬＫ信号に同期して、入力アナログ信号（Ｉ，Ｑ）のサンプリングと保持を繰り返す。Ｉ側のアナログデジタル変換器ユニットを構成するメインアナログデジタル変換部２１１と参照アナログデジタル変換部２１２は、サンプルアンドホールド回路２２１の出力に接続され、保持されたＩ側の電圧値を、それぞれデジタル値に変換してデジタル出力生成部２１４に出力する。Ｑ側のアナログデジタル変換器ユニットを構成するメインアナログデジタル変換部２１５はサンプルアンドホールド回路２２２の出力に接続され、保持されたＱ側の電圧値をデジタル値に変換してデジタル出力生成部２１６に出力する。
【００２７】
ここで、メインアナログデジタル変換部２１１は通常のパイプライン型アナログデジタル変換器で、参照アナログデジタル変換部２１２は、通常のパイプライン型アナログデジタル変換器やアルゴリズミックアナログデジタル変換器やシグマデルタ型アナログデジタル変換器で実現する。サンプルアンドホールド回路２２１とメインアナログデジタル変換部２１１は、サンプルレートと等しい周波数のＣＬＫ信号に同期して動作するが、参照アナログデジタル変換部２１２は、分周器（１／Ｎ）２２４により、同ＣＬＫ信号を１／Ｎに分周した低周波ＣＬＫ信号に同期して動作する。サンプルレートが高い場合、メインアナログデジタル変換部２１１は、高いＣＬＫ周波数で動作する必要があるが、デジタルキャリブレーション部２１３によるデジタルキャリブレーションにより、その出力を補正できるため、高い精度を持つ必要はない。したがって、メインアナログデジタル変換部２１１の中核となるオペアンプとしては、広帯域は要求されるが、高利得は必要ないため、比較的小さな消費電力で実現できる。
【００２８】
一方、参照アナログデジタル変換部２１２は、デジタルキャリブレーションの際の参照値を与えるため、高い精度を持つ必要があるが、上記のように、ＣＬＫ周波数が低いため、やはり、小さな消費電力で実現可能である。メインアナログデジタル変換部２１１のＭビットの出力コードは、デジタル出力生成部２１４により、デジタル値に変換され、デジタルキャリブレーション型アナログデジタル変換器の出力として出力される。デジタル出力生成部２１４では、例えば、非特許文献２に開示されているように、メインアナログデジタル変換部２１１の出力コードと、デジタルキャリブレーション部２１３より出力される重みベクトルWiとの内積演算が行われるが、Wi(2)*Di2、Wi(3)*Di3など、より高次の補正項を付加すると出力の精度がさらに向上する。
【００２９】
デジタルキャリブレーション部２１３は、デジタル出力生成部２１４の出力と参照アナログデジタル変換部２１２の出力の差をとり、その結果に基づいて現在の重みWiの値を更新する負帰還ループを形成する。これにより、デジタル出力生成部２１４の出力が、参照アナログデジタル変換部２１２の出力、すなわち、入力アナログ信号を高精度にデジタル値に変換した値と等しくなるまで、重みWiの値が自動的に制御される。
【００３０】
Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、Ｑ側のメインアナログデジタル変換部２１５の出力コード値と、Ｉ側のデジタルキャリブレーション部２１３から出力される重みベクトルWiとの内積演算をＱ側のデジタル出力生成部２１６において行うことで、Ｉ側と同様に、キャリブレーションされた出力を得ることができる。
【００３１】
なお、本実施例は、Ｉ側のメインアナログデジタル変換部２１１内のアナログ回路（特にオペアンプ）とＱ側のメインアナログデジタル変換部２１５内のアナログ回路が比精度良くマッチングしていることを前提としており、この場合、Ｉ側とＱ側で共通の重み係数Wiで、デジタル出力を生成できることを利用している。このような良好なマッチングは、現在の集積回路技術で十分に期待できる。
【００３２】
すなわち、本実施例では、デジタルキャリブレーションの効果を有効に発揮させるために、各メインアナログデジタル変換部の対応するアナログ回路ブロック同士が、同じチップ上で近い距離に位置するようにレイアウトされている。換言すると、各メインアナログデジタル変換部は、可能な範囲で、同じ環境下にあるようにして同じＩＣチップ上に構成される。
【００３３】
例えば、図３の受信機の構成例に示すように、各アナログデジタル変換器ユニットを構成するＩ側のメインアナログデジタル変換部とＱ側のメインアナログデジタル変換部は、ＡＦＥ−ＩＣ３１０として、同じＩＣチップ上の近接した位置に形成される。また、受信機のアンテナを除く図１に示した他の回路を含む受信機の各構成要素、すなわち、ＲＦ−ＩＣ部３０５、ベースバンドＩＣ３２０、ＣＰＵ３３０は、ＡＦＥ−ＩＣ３１０とは同じＩＣチップ、あるいは別のＩＣチップとして構成され、これらは、たとえば共通のＰＣＢプリント基板３００上に実装される。
【００３４】
次に、本実施例の作用、効果を、図４のタイムチャートを用いて説明する。  
図４に示した例は、メインアナログデジタル変換部を含むＩ側とＱ側の両アナログデジタル変換器ユニットが同じＲＦ−ＩＣ上に形成され、ＴＤＤ（Time Division Duplex:時分割複信）方式で通信を行う無線トランシーバ回路における、デジタルキャリブレーションの動作を示している。（ａ）はＴＤＤ方式による送受信信号の期間ＴX, ＲXを示し、（ｂ）は送受信信号に対応したアナログデジタル変換器の電源のオン、オフ状態を示している。（ｃ）は無線トランシーバ回路、特に、ＲＦ−ＩＣの環境条件、例えば雰囲気温度や電源電圧等の状態の時間推移を示している。（ｄ）は上記環境条件の変動に対応してデジタルキャリブレーション部２１３より出力される重みベクトルWiを示している。Ｉ側、Ｑ側の両アナログデジタル変換器ユニットの電源電圧ＶDDは、ＴＤＤ信号の受信期間Ｒｘの間だけオンとなる。これに伴って、受信期間Ｒｘの期間だけ、デジタルキャリブレーション部２１３により、無線受信回路の環境条件の変動を反映したデジタルキャリブレーションが実行され、重みベクトルWiが更新され、それ以外の期間は直前の重みベクトルWiが維持される。このようにして、通信時に、無線トランシーバ回路の環境に応じたＩ側、Ｑ側のアナログデジタル変換器ユニットのデジタルキャリブレーションがなされる。
【００３５】
本実施例によれば、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは正規に更新された重みベクトルWiを採用してキャリブレーションを行うので、その出力は定常的に高精度である。一方、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、Ｉ側のアナログデジタル変換器ユニットの重みベクトルWiを採用してキャリブレーションを行うので、その出力は定常的に誤差を含むことになる。しかし、両アナログデジタル変換器ユニットを同一チップ上の近接した位置に搭載し、キャリブレーションの前提となる環境条件の差を少なくすることで、この誤差は縮減される。
【００３６】
なお、本実施例のアナログデジタル変換器において、１つの参照アナログデジタル変換部を組み合わせるメインアナログデジタル変換部は、Ｉ側、Ｑ側のいずれであっても良い。すなわち、図１の例に代えて、Ｑ側のアナログデジタル変換器ユニットを構成するメインアナログデジタル変換部及び参照アナログデジタル変換部と、Ｉ側のアナログデジタル変換器ユニットを構成するメインアナログデジタル変換部とで１つのデジタルキャリブレーション型アナログデジタル変換器を構成しても、同じ作用、効果が得られることはいうまでもない。
【００３７】
このように、本実施例によれば、データレートの高い次世代無線の受信機のデジタルキャリブレーション型アナログデジタル変換器を、Ｉ側、Ｑ側の信号処理用にデジタルキャリブレーション型アナログデジタル変換器を用いて実現する場合、参照アナログデジタル変換部とデジタルキャリブレーション部は１つで適切にキャリブレーションされた出力を得ることができるため、回路面積と消費電流が共に大きく低減される。
【実施例２】
【００３８】
実施例１では、Ｉ側、Ｑ側いずれか一方のアナログデジタル変換器ユニットのみが参照アナログデジタル変換部を具備している例を示したが、Ｉ側、Ｑ側アナログデジタル変換器ユニットが交互に１つの参照アナログデジタル変換部を用いてデジタルキャリブレーションを行なうようにしても良い。
【００３９】
図５、図６により、本発明の第二の実施例を示す。本実施例は、実施例１において、仮に、Ｉ側とＱ側のメインアナログデジタル変換部内の両アナログ回路間のマッチング精度が不十分な場合の対策の一例を開示するものである。図５は、本発明の第二の実施例になる受信機の回路構成例を示す図である。図５において、４００はデジタルキャリブレーション型アナログデジタル変換器のＩＣチップ（ＡＤＣチップ）であり、Ｉ側のアナログデジタル変換器ユニットを構成するメインアナログデジタル変換部４１１と、Ｑ側のアナログデジタル変換器ユニットを構成するメインアナログデジタル変換部４１５と、両者に共通の参照アナログデジタル変換部４１２とデジタルキャリブレーション部４１３のうち、少なくともメインアナログデジタル変換部４１１、４１５が同じＩＣチップ４００上に形成されている。また、上記アナログデジタル変換器４００は、ＲＦ−ＩＣチップの中に搭載されても良い。
【００４０】
図５において、アンテナ４１から入力された信号は、低雑音増幅器（ＬＮＡ）４２において増幅され、さらに、ミキサ４３とミキサ４４により、電圧制御発振器４５および位相同期ループ４６により生成される、互いに９０度位相差を持つＩ／Ｑ局部発振信号と乗算され、Ｉ／Ｑの低い中間周波数（または、ゼロ周波数、以下、ベースバンド信号）に周波数変換される。Ｉ／Ｑ中間周波数信号またはベースバンド信号は、それぞれフィルタ４７およびフィルタ４８で妨害波成分を除去された後、それぞれ可変利得増幅器４９および４１０で増幅され、Ｉ側とＱ側のアナログデジタル変換器に入力される。
【００４１】
Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部４１１とデジタル出力生成部４１４により構成される。また、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部４１５とデジタル出力生成部４１６により構成される。また、Ｉ側、Ｑ側の交互のデジタルキャリブレーションを行うために、参照アナログデジタル変換部４１２とデジタルキャリブレーション部４１３を具備する。
【００４２】
本実施例では、ＣＬＫ生成部４２４が生成するＥＮＩ信号（Ｉ側イネーブル信号）とＥＮＩｂ信号（ＥＮＩ信号の反転信号）により、各ＳＷ４１８、４１９、４２０、４２１、４２２、４２３の開閉を制御する。ＥＮＩ信号がハイ（Ｈｉｇｈ）電圧の時は、ＳＷ４１８とＳＷ４２０とＳＷ４２２がＯＮとなり、ＳＷ４１９とＳＷ４２１とＳＷ４２３はＯＦＦとなる。これにより、参照アナログデジタル変換部４１２の入力部がＩ側のメインアナログデジタル変換部４１１の入力部と並列に接続され、また、Ｉ側のメインアナログデジタル変換部４１１の出力とＩ側のデジタル出力生成部４１４の出力が、それぞれデジタルキャリブレーション部４１３に接続される。
【００４３】
これにより、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、前述した通りの従来のデジタルキャリブレーション型アナログデジタル変換器として動作して、デジタルキャリブレーション部４１３は、Ｉ側のメインアナログデジタル変換部４１１内のアナログ回路（特にオペアンプ）の特性に対応した適切な重み係数Wiを出力する。Ｉ側のメインアナログデジタル変換部４１１の出力コード値と前記重み係数の内積演算を、Ｉ側のデジタル出力生成部４１４において行うことにより、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器の正しい出力が得られる。一方、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットに関しても、Ｑ側のメインアナログデジタル変換部４１５の出力コード値と前記重み係数の内積演算を、Ｑ側のデジタル出力生成部４１６において行うことにより、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力が得られる。
【００４４】
ここで、Ｑ側のデジタルキャリブレーションは、Ｉ側のキャリブレーションから得られた重み係数にもとづいて行っているため、Ｉ側のメインアナログデジタル変換部４１１内のアナログ回路（特にオペアンプ）とＱ側のメインアナログデジタル変換部４１５内のアナログ回路のマッチングの比精度が不十分な場合、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力は精度が多少劣化する可能性がある。以上の動作モードを便宜上、動作モード１と定義する。
【００４５】
ＥＮＩ信号がロー（Ｌｏｗ）電圧の時は、ＥＮＩｂ信号がハイ電圧であるため、ＳＷ４１８とＳＷ４２０とＳＷ４２２がＯＦＦとなり、ＳＷ４１９とＳＷ４２１とＳＷ４２３はＯＮとなる。これにより、参照アナログデジタル変換部４１２の入力部がＱ側のメインアナログデジタル変換部４１５の入力部と並列に接続され、また、Ｑ側のメインアナログデジタル変換部４１５の出力とＱ側のデジタル出力生成部４１６の出力が、それぞれデジタルキャリブレーション部４１３に接続される。
【００４６】
これにより、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットは、前述した通りの従来のデジタルキャリブレーション型アナログデジタル変換器として動作して、デジタルキャリブレーション部４１３は、Ｑ側のメインアナログデジタル変換部４１５内のアナログ回路（特にオペアンプ）の特性に対応した適切な重み係数Wiを出力する。Ｑ側のメインアナログデジタル変換部４１５の出力コード値と前記重み係数の内積演算を、Ｑ側のデジタル出力生成部４１６において行うことにより、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの正しい出力が得られる。
【００４７】
一方、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットに関しても、Ｉ側のメインアナログデジタル変換部４１１の出力コード値と前記重み係数の内積演算を、Ｉ側のデジタル出力生成部４１４において行うことにより、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力が得られる。ここで、Ｉ側のデジタルキャリブレーションは、Ｑ側のキャリブレーションから得られた重み係数にもとづいて行っているため、Ｉ側のメインアナログデジタル変換部４１１内のアナログ回路（特にオペアンプ）とＱ側のメインアナログデジタル変換部４１５内のアナログ回路のマッチングの比精度が不十分な場合、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力は精度が多少劣化する可能性がある。以上の動作モードを便宜上、動作モード２と定義する。
【００４８】
本実施例では、ＣＬＫ生成部４２４により、ＥＮＩ／ＥＮＩｂ信号を適宜ハイにしたりローにしたり変更することで、上記の動作モード１と動作モード２の間を遷移することができる。
【００４９】
図６は本実施例の動作を示すタイムチャートである。（ａ）はＣＬＫ生成部４２４で生成されるＥＮＩ信号、（ｂ）はＴＤＤ方式による信号の１つの受信期間ＲXを示している。（ｃ）は重みベクトルWi _Ｉ、（ｄ）は重みベクトルWi _Ｑ、（ｅ）はＩ、Ｑ全体の重みベクトルWiを各々示している。ＴＤＤ信号の１つの受信期間Ｒｘが複数に分割され、上記の動作モード１と動作モード２の間を遷移する。各動作モード区間毎に、Ｉ側、Ｑ側アナログデジタル変換器ユニットの各変換部が、１つの参照アナログデジタル変換部の出力を利用して交互にデジタルキャリブレーションを行い、（ｃ）、（ｄ）に示したように夫々重みベクトルWi _Ｉ，Wi _Ｑを更新する。これにより、アナログデジタル変換器の全体としては重みベクトルWiが（ｅ）のように更新される。
【００５０】
これにより、Ｉ側のメインアナログデジタル変換部４１１内のアナログ回路（特にオペアンプ）とＱ側のメインアナログデジタル変換部４１５内のアナログ回路のマッチング比精度が不十分である場合に生じる誤差を、Ｉ側とＱ側の間で平均化することができる。
【００５１】
例えば、実施例１のように、常にＩ側のメインアナログデジタル変換部をベースにデジタルキャリブレーションを行う場合、Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力は定常的に高精度であるが、Ｑ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力は定常的に誤差を含むことになる。
【００５２】
これに対して、本実施例では、上記のＥＮＩ／ＥＮＩｂ信号による動作モードの切換えにより、ＥＮＩがハイ電圧の時は、Ｉ側出力が高精度で、Ｑ側出力が誤差を含み、ＥＮＩがロー電圧の時は、Ｉ側出力が誤差を含み、Ｑ側出力が高精度となるように切り換えられる。このように、Ｉ側出力とＱ側出力の誤差を平均化して低減することにより、どちらか一方のみ定常的に誤差を含む場合と比較して、良好な無線受信機の特性を実現できると期待される。
【００５３】
なお、ＣＬＫ生成部４２４が生成するＥＮＩ／ＥＮＩｂの信号は、例えば、デューティ比５０％、一定の切換え周波数でハイ電圧とロー電圧を交互に出力しても良いし、ランダムでハイ／ロー電圧を出力しても良い。動作モード切換えに含まれる周波数成分は、低いレベルではあるが受信機のスプリアス成分になるため、上記の切換え周波数は、受信機の仕様を考慮して選択できる。
【００５４】
Ｉ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力とＱ側のデジタルキャリブレーション型アナログデジタル変換器ユニットの出力は、それぞれ復調部４１７に入力され、変調データが復調される。なお、可変利得増幅器４９や４１０の利得は、その出力電圧振幅が、Ｉ／Ｑデジタルキャリブレーション型アナログデジタル変換器ユニットの入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。また、フィルタ４７と４８は、中間周波数がゼロでない場合は、中間周波数を中心とするバンドパスフィルタで、中間周波数がゼロの場合（ダイレクトコンバージョンの場合）は、ローパスフィルタで実現する。
【００５５】
本実施例によれば、データレートの高い次世代無線の受信機のデジタルキャリブレーション型アナログデジタル変換器を、Ｉ側、Ｑ側の信号処理用にデジタルキャリブレーション型アナログデジタル変換器を用いて実現する場合、参照アナログデジタル変換部とデジタルキャリブレーション部は１つでも適切にキャリブレーションされた出力を得ることができるため、回路面積と消費電流が共に大きく低減される。
【実施例３】
【００５６】
本発明は、デジタルキャリブレーション型アナログデジタル変換器を備えた受信機と、電力増幅用のパワーアンプを備えた送信機とが同じＩＣチップ上に形成される無線トランシーバ回路に採用しても効果がある。
【００５７】
図７及び図８で本発明の第３の実施例を説明する。図７は、本発明の第三の実施例になる無線トランシーバ回路の構成例を示す図である。図７に示すように、本実施例では、図１（又は図５）に示した受信機（ＲＸ）に加えて送信機（ＴＸ）１３０が、１つのＲＦ−ＩＣチップ上に形成されている。１２０はベースバンド回路１２０である。また、送信機１３０は少なくともパワーアンプ１３１を備えている。
【００５８】
受信機と送信機とが、同じＲＦ−ＩＣチップ上に形成されていると、送信機のパワーアンプの発熱に伴う温度上昇の影響を無視できない場合がある。この温度上昇は、アナログデジタル変換器のデジタルキャリブレーションにも反映される必要がある。
【００５９】
図８に、第３の実施例になる無線トランシーバ回路が、ＦＤＤ（Frequency Division Duplex:周波数分割複信）方式で通信を行う場合における、デジタルキャリブレーションの動作を示す。（ａ）はＦＤＤによる通信期間、（ｂ）は送信機ＴＸの電源の状態、（ｃ）は送信機ＴＸ（パワーアンプ）の動作状態、（ｄ）は重みベクトルWiを各々示している。
【００６０】
本実施例によれば、受信機のアナログデジタル変換器のデジタルキャリブレーションにより重みベクトルWiは、連続的に更新される。従って、送信機ＴＸの電源がオンとなり、送信機のパワーアンプがオン状態になり、受信機（ＲＸ）側の雰囲気温度も一時的に上昇したとしても、雰囲気温度の上昇に伴い、重みベクトルWiも連動して更新される。
【００６１】
従って、本実施例によれば、受信機側において、参照アナログデジタル変換部とデジタルキャリブレーション部は１つで良いため、回路面積と消費電流が共に大きく低減されると共に、デジタルキャリブレーション型アナログデジタル変換器の出力は、送信機の動作状態の如何に関わらず、高精度に維持される。
【実施例４】
【００６２】
本発明の基本的な考え方は、実施例１、２で述べたような無線受信機のＩ／Ｑ信号処理用のＩ側アナログデジタル変換器ユニットとＱ側アナログデジタル変換器ユニットに対して適用できるにとどまらず、複数の同一のアナログデジタル変換器ユニットを有するシステム（アナログデジタル変換器）においても普遍的に適用できる。ここでは、その一例として、タイムインターリーブ型アナログデジタル変換器に本発明を適用する場合を示す。
【００６３】
本発明の第４の実施例を図９、図１０によって説明する。本実施例を適用したタイムインターリーブ型アナログデジタル変換器５００は、図９に示したように、互いに１／Ｋ位相ずつずれた動作クロックで動作するＫ個の同一のアナログデジタル変換器ユニットを入力に対して並列に接続する構成を持ち、これにより、各々のアナログデジタル変換器ユニットのサンプルレートのＫ倍のサンプルレートを全体で実現できる。これらの各アナログデジタル変換器ユニットを、以下のようにして、単一のＩＣチップとして構成することで、デジタルキャリブレーション型アナログデジタル変換器を実現する。
【００６４】
すなわち、図９のように、１番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部５１と、参照アナログデジタル変換部５２と、１つのデジタルキャリブレーション部５３と、デジタル出力生成部５４により構成されている。２番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部５５とデジタル出力生成部５６により構成され、３番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部５７とデジタル出力生成部５８により構成され、以下途中を省略し、Ｋ番目のデジタルキャリブレーション型アナログデジタル変換器ユニットはメインアナログデジタル変換部５９とデジタル出力生成部５１０により構成される。デジタルキャリブレーション部５３の出力は２番目以降の各デジタル出力生成部にも供給される。
【００６５】
図１０のタイムチャートに示すように、Ｋ個（例えば、Ｋ＝４）の同一のアナログデジタル変換器ユニットＡＤＣ−１〜ＡＤＣ−４は、ＣＬＫ信号を分周した低周波ＣＬＫ信号に同期して、１／Ｋ位相ずつずれた動作クロックで動作する。
【００６６】
本実施例では、一般的なタイムインターリーブ型アナログデジタル変換器と同様に、並列化された各デジタルキャリブレーション型アナログデジタル変換部ユニットの前後に、それぞれ、マルチプレクサ５１１とデマルチプレクサ５１２が配置され、現在、処理中のデジタルキャリブレーション型アナログデジタル変換器ユニットが選択される。なお、入力側のマルチプレクサ５１１の部分には、サンプルホールド回路を設けても良い（図示略）。
【００６７】
１番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、デジタルキャリブレーション型アナログデジタル変換器として前述した通りの動作を行う。すなわち、１番目のメインアナログデジタル変換部５１は、デジタルキャリブレーション型アナログデジタル変換器としてのサンプルレートと等しい高いサンプルレートで低精度の変換を行い、出力コード値を出力する。同出力コードと、デジタルキャリブレーション部５３から出力される重みベクトルWiとの内積演算を１番目のデジタル出力生成部５４において行う。また、デジタルキャリブレーション部５３は、上記の重みベクトルを生成するために、基準入力信号として、低サンプルレートで高精度の変換を行う参照アナログデジタル変換部５２の出力を参照する。
【００６８】
２番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、２番目のメインアナログデジタル変換部５５の出力コード値と、デジタルキャリブレーション部５３から出力される前記の重みベクトルWiとの内積演算を２番目のデジタル出力生成部５６において行うことで、２番目専用のアナログデジタル変換器やデジタルキャリブレーション部を必要とせずに、適切にキャリブレーションされた出力を得ることができる。また、３番目以降のデジタルキャリブレーション型アナログデジタル変換器ユニットの動作は、前記２番目のデジタルキャリブレーション型アナログデジタル変換器ユニットと同様である。
【００６９】
本実施例は、１番目のアナログデジタル変換器ユニットのメインアナログデジタル変換部５１内のアナログ回路（特にオペアンプ）と２番目以降のデジタルキャリブレーション型アナログデジタル変換器ユニットの各メインアナログデジタル変換部５５、５７、５９内のアナログ回路が比精度良くマッチングしていること、そのために、これらが共通のＩＣチップ上に構成されていることを前提としている。これにより、１番目のアナログデジタル変換器ユニットと２番目以降のアナログデジタル変換器ユニットが、共通の重み係数Wiで、デジタル出力を生成できることを利用している。このような良好なマッチングは、現在の集積回路技術では十分に期待できる。
【００７０】
本実施例によれば、タイムインターリーブ型アナログデジタル変換器の回路面積と消費電流が共に大きく低減されると共に、適切にキャリブレーションされた出力を得ることができるのでアナログデジタル変換器の出力も、高精度に維持される。
【実施例５】
【００７１】
以上の各実施例では、一つのデジタルキャリブレーション部と一つの参照アナログデジタル変換部を共用する場合が開示されたが、デジタルキャリブレーション部や参照アナログデジタル変換部が２つ以上の場合でも、本発明の基本的な考え方を適用できるのは勿論である。
【００７２】
例えば、本発明の第４の実施例では、タイムインターリーブ型アナログデジタル変換器が１つのデジタルキャリブレーション部を備えている例を示したが、アナログデジタル変換器ユニットの数が多い場合には、それらを複数のグループに分けて各々同一チップ上に搭載し、各グループごとに、対応するデジタルキャリブレーション部を設けるようにしても良い。なお、レイアウト上の制約が無ければ、全てのアナログデジタル変換器ユニットを同一チップ上に搭載しても差し支えないことはいうまでも無い。
【００７３】
本発明の第５の実施例を図１１によって説明する。この実施例では、タイムインターリーブ型アナログデジタル変換器５００が、入力に対して並列に接続された１０００個のデジタルキャリブレーション型アナログデジタル変換器ユニットと、第一のデジタルキャリブレーション部５３、第二のデジタルキャリブレーション部５５３とを備えている。１番目のアナログデジタル変換器ユニットと２番目以降５００番目のアナログデジタル変換器ユニットが、第一のデジタルキャリブレーション部５３により共通の重み係数Wiで、デジタル出力を生成し、５０１番目のアナログデジタル変換器ユニットと５０２番目以降１０００番目のアナログデジタル変換器ユニットが、第二のデジタルキャリブレーション部５５３により共通の重み係数Wiで、デジタル出力を生成できる。このような良好なマッチングは、現在の集積回路技術では十分に期待できる。
【００７４】
この場合、共通のＩＣチップ上に構成されているデジタルキャリブレーション型アナログデジタル変換器ユニットの総数をＮとしたとき、デジタルキャリブレーション部や参照アナログデジタル変換部の数は、Ｎより１つでも少なければその分だけ回路面積と消費電流を低減できる効果がある。より大きな効果を得るには、デジタルキャリブレーション部や参照アナログデジタル変換部の数は例えばＮ／２程度あるいはそれ以下とするのが望ましい。
【００７５】
本実施例によれば、タイムインターリーブ型アナログデジタル変換器の回路面積と消費電流が共に大きく低減されると共に、アナログデジタル変換器の出力も、高精度に維持される。
【実施例６】
【００７６】
次に、複数の同一構成のアナログデジタル変換器が並列接続されたマルチタイプのデジタルキャリブレーション型アナログデジタル変換器に本発明を適用した例を本発明の第６の実施例として図１２に示す。この実施例の基本的な動作は、実施例３とほぼ同様である。
【００７７】
図１２に示すように、本実施例は、一つのＩＣチップ６００内にＮ個の同じデジタルキャリブレーション型アナログデジタル変換器ユニットを搭載する場合の一例を開示している。１番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部６１と参照アナログデジタル変換部６２とデジタルキャリブレーション部６３とデジタル出力生成部６４により構成される。２番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部６５とデジタル出力生成部６６により構成され、３番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部６７とデジタル出力生成部６８により構成され、以下、途中を省略し、Ｎ番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、メインアナログデジタル変換部６９とデジタル出力生成部６１０により構成される。
【００７８】
１番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、デジタルキャリブレーション型アナログデジタル変換器として前述した通りの動作を行う。すなわち、１番目のメインアナログデジタル変換部６１は、デジタルキャリブレーション型アナログデジタル変換器としてのサンプルレートと等しい高いサンプルレートで低精度の変換を行い、出力コード値を出力する。同出力コードと、デジタルキャリブレーション部６３から出力される重みベクトルWiとの内積演算を１番目のデジタル出力生成部６４において行う。また、デジタルキャリブレーション部６３は、上記の重みベクトルを生成するために、基準入力信号として、低サンプルレートで高精度の変換を行う参照アナログデジタル変換部６２の出力を参照する。
【００７９】
２番目のデジタルキャリブレーション型アナログデジタル変換器ユニットは、２番目のメインアナログデジタル変換部６５の出力コード値と、デジタルキャリブレーション部６３から出力される前記の重みベクトルWiとの内積演算を２番目のデジタル出力生成部６６において行うことで、２番目専用のアナログデジタル変換器やデジタルキャリブレーション部を必要とせずに、適切にキャリブレーションされた出力を得ることができる。また、３番目以降のデジタルキャリブレーション型アナログデジタル変換器ユニットの動作は、前記の２番目のデジタルキャリブレーション型アナログデジタル変換器ユニットと同様である。
【００８０】
本実施例のアナログデジタル変換器は、１番目のメインアナログデジタル変換部６１内のアナログ回路（特にオペアンプ）と２番目以降のデジタルキャリブレーション型アナログデジタル変換器ユニットのメインアナログデジタル変換部６５、６７、６９内のアナログ回路が比精度良くマッチングしていることを前提としており、この場合、１番目と２番目以降で共通の重み係数Wiで、デジタル出力を生成できることを利用している。
【００８１】
本実施例のデジタルキャリブレーション型アナログデジタル変換器において、各デジタルキャリブレーション型アナログデジタル変換器ユニットは同一チップ上に搭載される。従って、現在の集積回路技術を採用することで、十分に良好なマッチングを期待できる。
【００８２】
なお、デジタルキャリブレーション型アナログデジタル変換器ユニットの数が多い場合には、実施例５の場合と同様、デジタルキャリブレーション型アナログデジタル変換器ユニットを複数のグループに分け、グループごとにデジタルキャリブレーション部を設けてもよい。
【００８３】
本実施例によれば、デジタルキャリブレーション型デジタル変換器の回路面積と消費電流が共に大きく低減されると共に、適切にキャリブレーションされた出力を得ることができるので、アナログデジタル変換器の出力も高精度に維持される。
【実施例７】
【００８４】
本発明の第７の実施例を、図１３、図１４で説明する。本実施例は、上記の各実施例において、複数のメインアナログデジタル変換部内のアナログ回路（特にオペアンプ）のマッチング比精度を向上させるための、チップ上のレイアウト方法に特徴がある。
【００８５】
図１３に示すように、デジタルキャリブレーション型アナログデジタル変換器７００は、同じチップ上に形成された、複数のメインアナログデジタル変換部７１、７２、７３と、１つの参照アナログデジタル変換部７４と、デジタル出力生成部やデジタルキャリブレーション部を含む論理部７５とを備えている。
【００８６】
各メインアナログデジタル変換部はパイプライン型アナログデジタル変換部により実現される。パイプライン型アナログデジタル変換部は、ＭＤＡＣ（Multiplying DAC）と呼ばれる基本ブロックを必要分解能に応じて、必要な段数だけ直列に接続する構成をとる。また、ＭＤＡＣはオペアンプを中心としたスイッチドキャパシタ回路により構成される。
【００８７】
例えば、メインアナログデジタル変換部７１では、初段から最終段まで、ＭＤＡＣ７１１、ＭＤＡＣ７１２、以下、中略してＭＤＡＣ７１４が直列に接続されている。なお、同図には記載されていないが、最終段のＭＤＡＣ７１４の出力は、サブＡＤＣと呼ばれるブロックで終端される。同様に、メインアナログデジタル変換部７２では、ＭＤＡＣ７２１、ＭＤＡＣ７２２、以下、中略して、ＭＤＡＣ７２４が直列に接続され、メインアナログデジタル変換器部７３では、ＭＤＡＣ７３１、ＭＤＡＣ７３２、以下、中略して、ＭＤＡＣ７３４が直列に接続される。
【００８８】
図１４に、メインアナログデジタル変換部７１の具体的な構成例を示す。メインアナログデジタル変換部７１の初段のＭＤＡＣ７１１は、アナログデジタル変換器に入力されるアナログ信号電圧を粗くｎ１ビットで量子化して、その結果をデジタル出力生成部＆デジタルキャリブレーション部７１５に伝達するとともに、その際に生じる量子化誤差電圧（Ｒｅｓ）を増幅して次段のＭＤＡＣ７１２に伝達し処理を委ねる。ＭＤＡＣ７１２は、ＭＤＡＣ７１１から出力された誤差電圧を、粗くｎ２ビットで量子化して、その結果をデジタルキャリブレーション部７１５に伝達するとともに、その際に生じる量子化誤差電圧を増幅して、３段目のＭＤＡＣに伝えるなど、以下の処理は同様である。
【００８９】
最終ステージ（Ｌ番目のステージ）は、単なる粗い量子化器ＳＡＤＣ７１４で構成され、前段のＬ−１番目のステージＭＤＡＣ７１３から出力された量子化誤差電圧を粗くｎＬビットで量子化して、その結果をデジタル出力生成部＆デジタルキャリブレーション部７１５に伝達する。
【００９０】
デジタル出力生成部＆デジタルキャリブレーション部７１５は、各ＭＤＡＣから伝達された値と、デジタルキャリブレーションにより得られる適切な重み列の内積をとることで、最終的なデジタル出力値を決定する。
【００９１】
入力に対して、並列に接続された参照用アナログデジタル変換部７１６の出力が、デジタル出力生成部＆デジタルキャリブレーション部７１５に対して、Ｎ回に一度の頻度（図２参照）で、いわば正しい変換結果を教えてくれる。そのため、デジタル出力生成部＆デジタルキャリブレーション部７１５は、それを利用して、正しい重み列に到達できる。
【００９２】
メインアナログデジタル変換部７２、７３も、図１４に示したメインアナログデジタル変換部７１と同様な構成である。
【００９３】
ここで、以上の実施例で述べてきた、各メインアナログデジタル変換部のアナログ回路の間のマッチング精度を良くするとは、すなわち、ＭＤＡＣ７１１とＭＤＡＣ７２１とＭＤＡＣ７３１のマッチング、ＭＤＡＣ７１２とＭＤＡＣ７２２とＭＤＡＣ７３２のマッチング、ＭＤＡＣ７１３とＭＤＡＣ７２３とＭＤＡＣ７２３のマッチング、ＭＤＡＣ７１４とＭＤＡＣ７２４とＭＤＡＣ７３４のマッチングを良くすることである。そのためには、マッチング精度が要求されるこれらのＭＤＡＣが物理的に可能な限り近い位置になるようにチップ上にレイアウトする必要がある。
【００９４】
そこで、本実施例では、例えば、各メインアナログデジタル変換部内の各ＭＤＡＣを、信号の進行方向と同一方向（図中、矢印方向）に直線的にレイアウトして、これらのメインアナログデジタル変換部を、信号の進行方向に対して垂直な方向に、初段のＭＤＡＣ同士、２段目のＭＤＡＣ同士、中略して、Ｎ段目のＭＤＡＣ同士の位置が合うように、かつ、可能な限り近接してＲＦ−ＩＣチップやＡＤＣチップにレイアウトする。これにより、各段のＭＤＡＣ同士の環境が可能な限り同じ条件になるようにし、もって、前記のマッチング精度を最大限に向上することができる。
【００９５】
なお、参照アナログデジタル変換部７４や論理部７５は、レイアウト的にクリティカルな要求は無いため、メインアナログデジタル変換部を上記の通りにレイアウトした空きスペースに適宜レイアウトすればよい。換言すると、参照アナログデジタル変換部７４や、デジタル出力生成部やデジタルキャリブレーション部を含む論理部７５は、ＲＦ−ＩＣチップ上で各メインアナログデジタル変換部７１、７２、７３から離れた位置にあっても差し支えない。
【００９６】
なお、以上の各実施例では、デジタルキャリブレーション型アナログデジタル変換器として、参照アナログデジタル変換部を必要とするタイプの場合に関して開示したが、参照アナログデジタル変換部を使用しない他のデジタルキャリブレーション型アナログデジタル変換器に関しても、本発明の各実施例を同様に適用できる。その場合、参照アナログデジタル変換部は存在しないので、各メインアナログデジタル変換部はデジタルキャリブレーション部のみ共用する構成となるが、この場合も、回路面積と消費電力低減の効果は大きい。
【実施例８】
【００９７】
本発明の第８の実施例を、図１５で説明する。本実施例は、デジタルキャリブレーション型アナログデジタル変換器を有線の通信システムに適用した例である。図１５において、１１００は例えばＨＤＤ用の信号処理ＬＳＩであり、アナログフロントエンド部１１０５、及びデジタル信号処理回路ＤＰ１１２０が設けられている。アナログフロントエンド部１１０５は、既に述べた本発明のいずれかの実施例のデジタルキャリブレーション型アナログデジタル変換器を備えている。また、１０Ｇｂあるいは１００Ｇｂのイーサーネット（登録商標）でも同様の構成となり、やはり、アナログフロントエンド部１１０５において、既に述べた本発明のいずれかの実施例のデジタルキャリブレーション型アナログデジタル変換器を適用することができる。デジタルキャリブレーション型アナログデジタル変換器を構成する複数のメインアナログデジタル変換部は、近接した位置に配置されている。
【００９８】
本実施例によれば、有線の通信システムにおけるアナログデジタル変換器の回路面積と消費電流が共に大きく低減されると共に、適切にキャリブレーションされた出力を得ることができるので、アナログデジタル変換器の出力も高精度に維持される。
【図面の簡単な説明】
【００９９】
【図１】本発明の第一の実施例になるデジタルキャリブレーション型アナログデジタル変換器の回路構成を示す図である。
【図２】第一の実施例におけるデジタルキャリブレーション型アナログデジタル変換器ユニットの構成を説明する図面である。
【図３】第一の実施例に基づく受信機の構成例を示す図である。
【図４】第一の実施例を採用した無線トランシーバ回路におけるデジタルキャリブレーションの動作を示す図である。
【図５】本発明の第二の実施例になるデジタルキャリブレーション型アナログデジタル変換器の回路構成を示す図である。
【図６】第二の実施例の動作を示すタイムチャートである。
【図７】本発明の第三の実施例になる無線トランシーバの回路構成を示す図である。
【図８】第三の実施例になる無線トランシーバ回路が、ＦＤＤ方式で通信を行う場合における、デジタルキャリブレーションの動作を示す図である。
【図９】本発明の第四の実施例になるタイムインターリーブ型アナログデジタル変換器の回路構成を示す図である。
【図１０】第四の実施例の動作を示すタイムチャートである。
【図１１】本発明の第五の実施例になるタイムインターリーブ型アナログデジタル変換器の回路構成を示す図である。
【図１２】本発明の第六の実施例になるマルチタイプのデジタルキャリブレーション型アナログデジタル変換器の回路構成を示す図である。
【図１３】本発明の第七の実施例になる、チップ上におけるアナログ回路のレイアウト方法の一例を示す図である。
【図１４】第七の実施例におけるメインアナログデジタル変換部の構成例を示す図である。
【図１５】本発明の第８の実施例になる、デジタルキャリブレーション型アナログデジタル変換器を有線の通信システムに適用した例を示すブロック図である。
【図１６】本発明の課題を説明するための図である。
【符号の説明】
【０１００】
１１：サンプルアンドホールド回路
１２：参照アナログデジタル変換部
１３：メインアナログデジタル変換部
１４：分周器
１５：デジタル出力生成部
１６：デジタルキャリブレーション部
１００：アナログデジタル変換器（ＡＤＣ）チップ
１１１：Ｉ側−メインアナログデジタル変換部
１１２：Ｉ側−参照アナログデジタル変換部
１１３：デジタルキャリブレーション部
１１４、１１６：デジタル出力生成部
１１５：Ｑ側−メインアナログデジタル変換部
１１７：復調部
２１：アンテナ
２２：低雑音増幅器
２３、２４：ミキサ
２５：電圧制御発振器
２６：位相同期ループ
２７、２８：フィルタ
２９、２１０：可変利得増幅器
２１１、２１５：メインアナログデジタル変換部
２１２、２１６：参照アナログデジタル変換部
２１３、２１７：デジタルキャリブレーション部
２１４、２１６：デジタル出力生成部
２１９：復調部
３１：アンテナ
３２：低雑音増幅器
３３、３４：ミキサ
３５：電圧制御発振器
３６：位相同期ループ
３７、３８：フィルタ
３９、１１０：可変利得増幅器
３０５：ＲＦ−ＩＣ部
３１０：ＡＦＥ−ＩＣ
４１：アンテナ
４２：低雑音増幅器
４３、４４：ミキサ
４５：電圧制御発振器
４６：位相同期ループ
４７、４８：フィルタ
４９、４１０：可変利得増幅器
４１１、４１５：メインアナログデジタル変換部
４１２：参照アナログデジタル変換部
４１３：デジタルキャリブレーション部
４１４、４１６：デジタル出力生成部
４１７：復調部
４１８〜４２３：ＳＷ
４２４：ＣＬＫ生成部
５１、５５、５７、５９：メインアナログデジタル変換部
５２：参照アナログデジタル変換部
５３：デジタルキャリブレーション部
５４、５６、５８、５１０：デジタル出力生成部
５１１：マルチプレクサ
５１２：デマルチプレクサ
６１、６５、６７、６９：メインアナログデジタル変換部
６２：参照アナログデジタル変換部
６３：デジタルキャリブレーション部
６４、６６、６８、６１０：デジタル出力生成部
７１、７２、７３：メインアナログデジタル変換部
７１１、７１２、７１４、７２１、７２２、７２４、７３１、７３２、７３４：ＭＤＡＣ
７１５：デジタル出力生成部＆デジタルキャリブレーション部
７４：参照アナログデジタル変換部
７５：論理部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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