(57)【特許請求の範囲】
【請求項１】
画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺
に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり
、
前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャ
ネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成
され、前記ａ−Ｓｉ層の上および側部にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上に
はＳＤ電極が形成されており、
前記ｐｏｌｙ−Ｓｉ層は前記ｎ＋Ｓｉ層とは接触しないことを特徴とする表示装置。
【請求項２】
前記ｐｏｌｙ−Ｓｉ層はａ−Ｓｉ層をレーザーアニールすることによって形成されてい
ることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記画素用のボトム型ＴＦＴと前記駆動回路用のボトム型ＴＦＴのゲート電極はＭｏま
たはＭｏ合金で形成されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記ＳＤ電極はバリアメタルとＡｌ層とキャップメタルで構成され、前記バリアメタル
と前記キャップメタルはＭｏまたはＭｏ合金で形成されていることを特徴とする請求項１
に記載の表示装置。
【請求項５】
前記ｐｏｌｙ−Ｓｉ層の一部は前記ａ−Ｓｉ層によって覆われていないことを特徴とす
る請求項１に記載の表示装置。
【請求項６】
画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺
に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり
、
前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャ
ネル部に帯状結晶シリコン層が形成され、前記帯状結晶シリコン層を覆ってａ−Ｓｉ層が
形成
され、前記ａ−Ｓｉ層の上および側部にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上に
はＳＤ電極が形成されており、
前記帯状結晶シリコン層は前記ｎ＋Ｓｉ層とは接触しないことを特徴とする表示装置。
【請求項７】
前記帯状結晶シリコン層は所定の方向に結晶粒が成長しており、
前記所定の方向は、前記駆動回路用ＴＦＴのチャネル方向であることを特徴とする請求
項６に記載の表示装置。
【請求項８】
前記画素用のボトム型ＴＦＴと前記駆動回路用のボトム型ＴＦＴのゲート電極はＭｏま
たはＭｏ合金で形成されていることを特徴とする請求項６に記載の表示装置。
【請求項９】
前記ＳＤ電極はバリアメタルとＡｌ層とキャップメタルで構成され、前記バリアメタル
と前記キャップメタルはＭｏまたはＭｏ合金で形成されていることを特徴とする請求項６
に記載の表示装置。
【請求項１０】
前記帯状結晶シリコン層の一部は前記ａ−Ｓｉ層によって覆われていないことを特徴と
する請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、表示領域にａ−Ｓｉタイプの薄膜トランジスタを使用し、表示領域の周辺にｐｏｌｙ−Ｓｉタイプの薄膜トランジシタを用いた駆動回路を形成したアクティブマトリクス方式の表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等がマトリクス状に形成されたＴＦＴ基板に、画素電極と対応する場所にカラーフィルタ等が形成されたカラーフィルタ基板が対向し、ＴＦＴ基板とカラーフィルタ基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
ＴＦＴ基板には、縦方向に延在し、横方向に配列したデータ線と、横方向に延在して縦方向に配列した走査線とが存在し、データ線と走査線とで囲まれた領域に画素が形成される。画素には主として画素電極とスイッチング素子である薄膜トランジスタ（ＴＦＴ）が構成される。このようにマトリクス状に形成された多くの画素によって表示領域が形成される。
【０００４】
表示領域の外側には走査線を駆動する走査線駆動回路、データ線を駆動するデータ線駆動回路が設置される。従来は走査線駆動回路、データ線駆動回路はＩＣドライバが外付けされていた。このＩＣドライバはテープキャリア等によってＴＦＴ基板に接続される場合もあるし、ＩＣドライバが直接ＴＦＴ基板にチップオンされる場合もある。
【０００５】
一方、表示面積を確保したまま、表示装置全体を小さくしたいという要求等から、表示領域周辺にＴＦＴによって駆動回路を形成する技術が開発されている。このような表示装置では、表示領域に形成されるＴＦＴはａ−Ｓｉをチャンネル部に使用し、駆動回路部に形成されるＴＦＴはｐｏｌｙ−Ｓｉをチャンネル部に使用する。すなわち、表示領域ではリーク電流の小さいａ−Ｓｉを使用し、駆動回路部では電子の移動度が大きいｐｏｌｙ−Ｓｉを使用している。
【０００６】
一般にはａ−Ｓｉを用いたＴＦＴではボトムゲートの構造が用いられ、ｐｏｌｙ−Ｓｉを用いたＴＦＴではトップゲートの構造がもちいられている。したがって、１枚の基板に構造の異なるＴＦＴを形成することになって、製造プロセスが複雑になる。
「特許文献１」には、プロセスが複雑になるのを防止するために、ｐｏｌｙ−Ｓｉを用いたＴＦＴにおいてもボトムゲートを用いる構成が記載されている。この構成はゲート電極の上に形成されたゲート絶縁膜の上に、先ず、チャンネルとなるｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉ層を形成する。ａ−Ｓｉの上にはｎ＋層のコンタクト層が形成され、その上にソース／ドレイン電極（ＳＤ電極）が形成される。ｐｏｌｙ−Ｓｉをチャンネルに用いたＴＦＴをこのような構成とすることによって、ａ−Ｓｉをチャンネルに用いたＴＦＴとで共通のプロセスが多くなり、プロセスが単純化する。
【０００７】
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図９は「特許文献１」記載されたと同様なｐｏｌｙ−Ｓｉのチャネルを有するＴＦＴの構成である。「特許文献１」に記載の技術では、ゲート電極１０３上に形成されたゲート絶縁層の上にｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉを形成し、その上にｎ＋層を形成してコンタクトを取っている。この構成はトランジスタがＯＮしている時はＯＮ電流は移動度の大きいｐｏｌｙ−Ｓｉ層を問題なく流れる。しかし、トランジスタをＯＦＦする時はリーク電流の問題が生ずる。
【０００９】
図９（ａ）は平面図、図９（ｂ）は図９（ａ）のＡ−Ａ断面図である。図９（ａ）において、ゲート電極１０３の上にはゲート絶縁膜１０４を挟んでｐｏｌｙ−Ｓｉ層１０７、続いてａ−Ｓｉ層１０８が積層されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９を介してＳＤ電極１１３が形成されている。
【００１０】
図９（ｂ）は図９（ａ）の詳細断面図である。図９（ｂ）において、下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４の上にはｐｏｌｙ−Ｓｉ層１０７が形成され、その上にはａ−Ｓｉ層１０８が形成されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が形成されている。ａ−Ｓｉ層１０８とｎ＋Ｓｉ層１０９とは同じマスクを用いてフォトリソグラフィがおこなわれるので、平面は同じ形状となっている。ｎ＋Ｓｉ層１０９の上にはＳＤ電極１１３が形成されている、ＳＤ電極１１３はＭｏからなるバリアメタル層１１０、Ａｌ層１１１、Ｍｏからなるキャップメタル層１１２で形成されている。
【００１１】
図９のような構成において、ゲート電極１０３にプラス電圧を印加してＴＦＴにＯＮ電流を流す場合は時に問題は生じない。ところが、ゲート電極１０３にゼロ電圧あるいはマイナス電圧を印加して、ＴＦＴをＯＦＦにする場合に問題が生ずる。図１０はＴＦＴのゲート電圧とドレイン電流の関係を示す。ＴＦＴの特性としては、ゲート電極１０３にプラス電圧を印加した場合にドレイン電流が流れ、ゲート電極１０３にゼロ電圧あるいはマイナス電圧を印加した場合にドレイン電流がＯＦＦする、すなわち、電流が流れないようにする必要がある。図１０の点線は一般のａ−Ｓｉを用いたＴＦＴのゲート電圧とドレイン電流の関係である。ゲート電圧がある値になるとドレイン電流は飽和し、ゲート電位はゼロあるいはマイナスななった場合はわずかなリーク電流が流れるだけである。
【００１２】
ところが、図９に示すような、ｐｏｌｙ−Ｓｉ膜とａ−Ｓｉ膜の積層構造ではゲート電極１０３をゼロ電位あるいはマイナス電位にしてもドレイン電流がＯＦＦしないという現象が観測された。これではＴＦＴのスイッチング素子としての役割を持たない。これは次のような原因によるものと考えられる。
【００１３】
図１１は図９（ｂ）と同様の断面図である。図１１において、ゲート電極１０３にマイナス電圧を印加するとｐｏｌｙ−Ｓｉ層１０７に正孔が誘起される。ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３のバリアメタル１１０との間には電位障壁はない。したがって、正孔による電流はそのままＳＤ電極１１３に流れこむことになる。したがって、ＴＦＴがＯＦＦしないことになる。
【００１４】
本発明の課題はａ−Ｓｉ層１０８とｐｏｌｙ−Ｓｉ層１０７が積層されたアクティブ層を有するＴＦＴおいて、ＴＦＴがＯＦＦしない現象を対策することである。
【課題を解決するための手段】
【００１５】
本発明は上記課題を克服するものであり、ボトムゲート型でチャネル部にｐｏｌｙ−Ｓｉ層を用いるＴＦＴにおいて、ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層を形成し、ｐｏｌｙ−Ｓｉ層をＴＦＴのＳＤ電極と接触しないようにしたものである。具体的な構成は下記のとおりである。
【００１６】
（１）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはＳＤ電極が形成されており、前記ｐｏｌｙ−Ｓｉ層は前記ＳＤ電極と接触しないことを特徴とする表示装置。
【００１７】
（２）前記ｐｏｌｙ−Ｓｉ層はａ−Ｓｉ層をレーザーアニールすることによって形成されていることを特徴とする（１）に記載の表示装置。
【００１８】
（３）前記画素用のボトム型ＴＦＴと前記駆動回路用のボトム型ＴＦＴのゲート電極はＭｏで形成されていることを特徴とする（１）に記載の表示装置。
【００１９】
（４）前記ＳＤ電極はバリアメタルとＡｌ層とキャップメタルで構成され、前記バリアメタルと前記キャップメタルはＭｏで形成されていることを特徴とする（１）に記載の表示装置。
【００２０】
（５）前記ｐｏｌｙ−Ｓｉ層の一部は前記ａ−Ｓｉ層によって覆われていないことを特徴とする（１）に記載の表示装置。
【００２１】
（６）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上および側部にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはＳＤ電極が形成されており、前記ｐｏｌｙ−Ｓｉ層は前記ｎ＋Ｓｉ層とは接触しないことを特徴とする表示装置。
【００２２】
（７）前記ｐｏｌｙ−Ｓｉ層はａ−Ｓｉ層をレーザーアニールすることによって形成されていることを特徴とする（６）に記載の表示装置。
【００２３】
（８）前記画素用のボトム型ＴＦＴと前記駆動回路用のボトム型ＴＦＴのゲート電極はＭｏで形成されていることを特徴とする（６）に記載の表示装置。
【００２４】
（９）前記ＳＤ電極はバリアメタルとＡｌ層とキャップメタルで構成され、前記バリアメタルと前記キャップメタルはＭｏで形成されていることを特徴とする（６）に記載の表示装置。
【００２５】
（１０）前記ｐｏｌｙ−Ｓｉ層の一部は前記ａ−Ｓｉ層によって覆われていないことを特徴とする（６）に記載の表示装置。
【００２６】
（１１）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成されたＴＦＴ基板と、前記ＴＦＴ基板と対向し、前記画素電極と対応した部分にカラーフィルタが形成されたカラーフィルタ基板と、前記ＴＦＴ基板と前記カラーフィルタ基板の間に液晶が挟持された液晶表示装置であって、前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはＳＤ電極が形成されており、前記ｐｏｌｙ−Ｓｉ層は前記ＳＤ電極と接触しないことを特徴とする液晶表示装置。
【００２７】
（１２前記ａ−Ｓｉ層の側部も前記ｎ＋Ｓｉ層によって覆われていることを特徴とする（１１）に記載の液晶表示装置。
【００２８】
（１３）前記ｐｏｌｙ−Ｓｉ層の一部は前記ａ−Ｓｉ層によって覆われていないことを特徴とする（１１）に記載の液晶表示装置。
【００２９】
（１４）有機ＥＬ層と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成されたＴＦＴ基板を有する有機ＥＬ表示装置であって、前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはＳＤ電極が形成されており、前記ｐｏｌｙ−Ｓｉ層は前記ＳＤ電極と接触しないことを特徴とする有機ＥＬ表示装置。
【００３０】
（１５）前記ａ−Ｓｉ層の側部も前記ｎ＋Ｓｉ層によって覆われていることを特徴とする（１４）に記載の有機ＥＬ表示装置。
【００３１】
（１６）前記ｐｏｌｙ−Ｓｉ層の一部は前記ａ−Ｓｉ層によって覆われていないことを特徴とする（１４）に記載の有機ＥＬ表示装置。
【００３２】
（１７）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記画素用ＴＦＴはチャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴはボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、チャネル部に帯状結晶シリコン層が形成され、前記ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはＳＤ電極が形成されており、前記帯状結晶シリコン層は前記ＳＤ電極と接触しないことを特徴とする表示装置。
【発明の効果】
【００３３】
本発明では、ｐｏｌｙ−Ｓｉ層をチャネル層とするボトムゲートタイプのＴＦＴにおいて、ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層を形成し、ｐｏｌｙ−Ｓｉ層とＳＤ電極とを直接接触することが無いようにしたので、ｐｏｌｙ−Ｓｉ層をチャネルとするＴＦＴのＯＦＦ電流を実用的なレベルに低減することが出来る。
【００３４】
したがって、本発明によれば、一つの基板上に、ａ−Ｓｉ層をチャネルとするＴＦＴとｐｏｌｙ−Ｓｉ層をチャネルとするＴＦＴをプロセスを複雑化することなく構成することが出来る。本発明の構成とすることによって、一定表示領域を確保しつつコンパクトな表示装置を大幅なコスト上昇を伴うことなく形成することが出来る。
【００３５】
本発明の他の面によれば、ｐｏｌｙ−Ｓｉ層をチャネル層とするボトムゲートタイプのＴＦＴにおいて、ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層を形成し、ａ−Ｓｉ層の上と側部にｎ＋Ｓｉ層を形成し、ｎ＋Ｓｉ層の上にＳＤ電極を形成し、ｐｏｌｙ−Ｓｉ層とｎ＋Ｓｉ層とを直接接触することが無いようにしたので、ｐｏｌｙ−Ｓｉ層をチャネルとするＴＦＴのＯＦＦ電流をａ−Ｓｉ層をチャネル層とするタイプのＴＦＴと同等に抑制することが出来る。
【発明を実施するための最良の形態】
【００３６】
実施例にしたがって、本発明の詳細な内容を開示する。
【実施例１】
【００３７】
図１は本発明の構成を示す断面模式図である。図１において、左側のＴＦＴはｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８が積層された駆動回路部に使用されるＴＦＴである。右側のＴＦＴは画素部に使用されるＴＦＴである。画素部のＴＦＴのさらに右側には端子部が形成されている。図１においては、対比し易くするために駆動部ＴＦＴ、画素部ＴＦＴ、端子部が隣りあって記載されているが、実際の表示装置では各素子は離れた場所に形成されている。
【００３８】
図１において、ＴＦＴ基板１０１上には下地膜１０２が形成される。本実施例では下地膜１０２はＳｉＮ膜１層であるが、ＳｉＮおよびＳｉＯ２の２層膜で形成される場合もある。下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。図１における左側の駆動回路部用のＴＦＴでは、ゲート絶縁膜１０４の上にｐｏｌｙ−Ｓｉ層１０７が形成される。このｐｏｌｙ−Ｓｉ層１０７がＴＦＴのチャネル部になる。ｐｏｌｙ−Ｓｉ層１０７の膜厚は５０ｎｍ程度である。ｐｏｌｙ−Ｓｉ層１０７を覆ってａ−Ｓｉ層１０８が形成される。ａ−Ｓｉ層１０８の膜厚は１５０ｎｍ程度である。
【００３９】
本発明の特徴はａ−Ｓｉ層１０８がｐｏｌｙ−Ｓｉ層１０７の上に載っているだけでなく、ｐｏｌｙ−Ｓｉ層１０７を完全に覆っていることである。このように、ｐｏｌｙ−Ｓｉ層１０７をａ−Ｓｉ層１０８が完全に覆うことによって、後で述べるように、ｐｏｌｙ−ＳｉＴＦＴにおけるリーク電流をａ−ＳｉＴＦＴと同等なレベルに抑えることが出来る。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が形成され、ｎ＋Ｓｉ層１０９はＳＤ電極１１３とコンタクトする。
【００４０】
ＳＤ電極１１３はＭｏによるバリアメタル１１０、Ａｌ膜、Ｍｏによるキャップメタル１１２から構成されている。ＴＦＴ全体をＳｉＮによるパッシベーション膜１１６によって保護する。パッシベーション膜１１６の上には有機膜１１７による平坦化膜が形成され、画素電極が形成される部分を平坦化する。
【００４１】
図１において、駆動回路部用のＴＦＴの右側には画素部に使用されるＴＦＴが記載されている。画素部のＴＦＴはチャネル部にｐｏｌｙ−Ｓｉ層１０７が形成されていない他は駆動回路部用ＴＦＴと同じ構造である。駆動回路部用のＴＦＴは高速動作が必要なために、電子移動度の大きいｐｏｌｙ−Ｓｉをチャネル部に使用している。一方、画素部は駆動回路部ほどの高速動作は必要としないので、ａ−Ｓｉがチャネル部に用いられている。
【００４２】
画素部のＴＦＴのＳＤ電極１１３は画素電極と導通しており、データ信号を画素部に供給する。すなわち、画素部ＴＦＴを覆うパッシベーション膜１１６および有機膜１１７による平坦化膜にスルーホールを形成し、このスルーホールを通して画素電極とＳＤ電極１１３が導通する。画素電極は透明導電膜であるＩＴＯ１１９によって形成される。
【００４３】
図１において、画素部用ＴＦＴのさらに右側には端子部が記載されている。図１における端子部配線１３０はゲート電極１０３と同層で形成される。すなわち、ゲート電極１０３と同じ材料でゲート電極１０３と同時に形成される。端子部配線１３０はパッシベーション膜１１６、および平坦化膜によって保護されている。端子部においては、外部の回路と接続するためにパッシベーションン膜および平坦化膜に端子部コンタクトホール１１８が形成されている。
【００４４】
端子部配線１３０は金属で形成されているので、外部環境によって腐蝕しやすい。端子部配線１３０の腐蝕を防止するために、透明導電膜であるＩＴＯ１１９によって端子部を覆う。ＩＴＯ１１９は金属酸化物なので、化学的に安定である。端子部のＩＴＯ１１９は画素電極のＩＴＯ１１９と同時に形成される。
【００４５】
図２は図１に示すＴＦＴおよび端子部を形成するプロセスを示す。図２（ａ）において、ＴＦＴ基板１０１上に下地膜１０２となるＳｉＮをプラズマＣＶＤ法によって製膜する。その後、ゲート電極１０３を形成するための配線層をスパッタリングによって製膜し、フォトリソ工程によって加工する。ゲート電極１０３はこの後のレーザーアニール工程を考慮して高融点材料（Ｍｏ系）で形成されている。
【００４６】
図２（ｂ）において、ゲート絶縁膜１０４となるＳｉＯ２膜をプラズマＣＶＤ法によって製膜し、続いてａ−Ｓｉ膜をプラズマＣＶＤ法によって製膜する。このａ−Ｓｉ膜はレーザーアニールによってｐｏｌｙ−Ｓｉ膜に変換する。ａ−Ｓｉ膜をレーザーアニールするために、脱水素処理（４５０℃以上のアニール処理）を行い、ａ−Ｓｉ膜中の水素を脱離させる。図２（ｃ）において、連続発振する固体レーザー１０６によってａ−Ｓｉをｐｏｌｙ−Ｓｉ化する。ここで、レーザーの照射条件によって、レーザーの走査方向に結晶粒が大きく成長した帯状結晶シリコン層を形成することが出来る。帯状結晶シリコン層の帯状方向をトランジスタのチャネル方向とすることによって移動度の大きいＴＦＴを得ることが出来る。
【００４７】
図２（ｄ）に示すように、レーザーを照射した部分がｐｏｌｙ−Ｓｉ層１０７となる。図２（ｃ）および図２（ｄ）においては、１個のＴＦＴのみにレーザーを照射したように見えるが、実際には駆動部を形成する多くの駆動部用ＴＦＴに同時にレーザーが照射される。このように形成されたｐｏｌｙ−Ｓｉ層１０７に対してフォトリソ工程およびエッチング工程によって図２（ｅ）に示すように、ｐｏｌｙ−Ｓｉ層１０７によるチャンネル部が形成される。
【００４８】
次に図２（ｆ）に示すように、ｐｏｌｙ−Ｓｉ層１０７を覆ってａ−Ｓｉ層１０８がプラズマＣＶＤ法によって製膜される。ａ−Ｓｉ層１０８の上には、ＳＤ電極１１３とコンタクトするために、Ｐをドープしたｎ＋Ｓｉ層１０９がプラズマＣＶＤ法によって製膜される。その後、図３（ｇ）に示すように、フォトリソ工程およびエッチング工程によってｎ＋Ｓｉ層１０９およびａ−Ｓｉ層１０８を加工する。
【００４９】
次にＳＤ電極１１３層を製膜する。ＳＤ電極１１３層はデータ信号線と同層で同時に形成される。図３（ｈ）に示すように、ＳＤ電極１１３層はバリアメタル層１１０、Ａｌ層１１１、キャップメタル層１１２の３層から成っている。バリアメタル層１１０およびキャップメタル層１１２はＭｏによって形成されている。ＳＤ電極１１３の電気的な導通は主としてＡｌが担うが、ＭｏはＡｌのヒロック防止、および、ＡｌがＩＴＯ１１９と接触した場合に、Ａｌが酸化されることによる接触不良の防止のために用いられる。
【００５０】
図３（ｉ）に示すように、フォトリソ工程およびエッチング工程によってＳＤ電極１１３を加工する。また、ＳＤ電極１１３をマスクに使い、ＴＦＴのソースードレイン間にあるｎ＋Ｓｉ層１０９をドライエッチングで除去する。これによってチャネルエッチング部１１４が形成される。次に図３（ｊ）に示すように、端子部におけるゲート配線つまり、端子部配線１３０において、ゲート絶縁膜１０４に対してスルーホール１１５をフォトエッチングによって形成する。
【００５１】
図３（ｋ）に示すように、ＴＦＴ全体をＳｉＮによるパッシベーション膜１１６によって覆う。ＳｉＮはプラズマＣＶＤ法によって製膜する。その後、図１に示すように、平坦化のための感光性有機膜１１７を塗付し、フォトリソ工程によって加工する。有機膜１１７の膜厚は１〜２μｍ程度である。有機膜１１７をマスクにしてＳｉＮによるパッシベーション膜１１６をエッチングしてコンタクトホールを形成する。その後、画素電極としてＩＴＯ１１９をスパッタリングによって製膜し、フォトエッチングに加工をおこない、画素電極を形成すると図１に示すような構成となる。すなわち、同一基板上にｐｏｌｙ−Ｓｉ層１０７をチャネルとする駆動回路用ＴＦＴと、ａ−Ｓｉ層１０８をチャネルとする画素用ＴＦＴが同時に形成されることになる。
【００５２】
図４は本実施例の駆動回路部用ＴＦＴの要部の詳細図である。図４（ａ）は平面図で、図４（ｂ）は図４（ａ）のＡ−Ａ断面図である。図４（ｂ）に示す断面図は図１、図２、および図３において説明したと同様であるが、図４においては、ＴＦＴの平面図との関係が描かれている。
【００５３】
図４（ａ）において、ゲート電極１０３の上にはゲート絶縁膜１０４を介してｐｏｌｙ−Ｓｉ層が形成され、ｐｏｌｙ−Ｓｉ層１０７を覆ってａ−Ｓｉ層１０８が形成されている。図４（ａ）において、点線で示されるｐｏｌｙ−Ｓｉ層１０７は、ａ−Ｓｉ層１０８によって完全に覆われている。ｐｏｌｙ−Ｓｉ層１０７はＳＤ電極１１３とは接していない。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が形成されており、ｎ＋Ｓｉ層１０９を介してａ−Ｓｉ層１０８とＳＤ電極１１３は接している。
【００５４】
図４（ｂ）に示すように、ａ−Ｓｉ層１０８の側部はＳＤ電極１１３と接している。図４の構成においては、ゲート電極１０３に正の電圧が印加されてＴＦＴがＯＮとなるときは、ｐｏｌｙ−Ｓｉ層１０７に電子が誘起され、電子の移動度に応じてドレイン電流が流れる。この時、チャンネル部はｐｏｌｙ−Ｓｉ層１０７に形成されるので、電子の移動度が高く、高速動作のＴＦＴが実現できる。
【００５５】
図５は、図４のＴＦＴのゲート電極１０３に負の電圧が印加された場合の電流の様子を示すものである。ゲート電圧に負の電圧を印加するとチャネル部のｐｏｌｙ−Ｓｉ層１０７に正孔が誘起される。この正孔はソースとドレイン間の電圧によって矢印のように移動する。しかし、図５に示す本実施例の構成によれば、ｐｏｌｙ−Ｓｉ層１０７に誘起した正孔がドレイン電流となるためにはａ−Ｓｉ層１０８を通過しなければならない。ところが、ａ−Ｓｉ層１０８には正孔がほとんど存在しないために、ｐｏｌｙ−Ｓｉ層１０７に誘起した正孔はＳＤ電極１１３に到達することが出来ない。
【００５６】
図５に示すように、ｐｏｌｙ−Ｓｉ層１０７によるチャネル層に誘起した正孔は、ドレイン電流を形成するためには、ｎ＋Ｓｉ層１０９を介してＳＤ電極１１３へ向かう場合と、ａ−Ｓｉ層１０８の側面と接触するＳＤ電極１１３に向かう場合があるが、いずれの方向であっても、ａ−Ｓｉ層１０８を通らなければならないために、正孔による電流は流れることが出来ない。したがって、本実施例においては、ＯＦＦ電流はａ−Ｓｉ膜を用いたＴＦＴ並みに抑えることが出来る。
【００５７】
図６は本実施例を用いた場合の電流―電圧特性である。図６において、横軸はゲート電極１０３に印加される電圧である。縦軸はドレイン電流である。ゲート電極１０３に正の電圧が印加されるとｐｏｌｙ−Ｓｉ層１０７に電子が誘起され、ａ−Ｓｉ層１０８を通ってドレイン電流が流れる。このとき、チャネル部はｐｏｌｙ−Ｓｉ層１０７であるから電子の移動度は高く、高速動作を可能とする。一方、ゲート電極１０３に負の電圧が印加されると、チャネルであるｐｏｌｙ−Ｓｉ層１０７には正孔が誘起されるが、この正孔はａ−Ｓｉ層１０８によってブロックされ、大きな電流となることが出来ない。したがって、ＯＦＦ電流は図６に示すように、ａ−Ｓｉ層１０８をチャネルとするＴＦＴ並みの小さな値に抑えることが出来る。
【００５８】
以上説明したように、本実施例によれば、画素部と駆動部に各々ａ−Ｓｉタイプとｐｏｌｙ−Ｓｉタイプのボトムゲート型のＴＦＴを形成することが出来る。本実施例では、駆動部のＴＦＴのチャネルはｐｏｌｙ−Ｓｉ層１０７で形成されるので、電子の移動度が高く、したがって、高速動作のＴＦＴを得ることが出来る。一方、駆動部のＴＦＴをＯＦＦするときはｐｏｌｙ−Ｓｉ層１０７を覆うａ−Ｓｉ層１０８によって電流がブロックされるので、ａ−Ｓｉ層１０８を用いたＴＦＴ並みのリーク電流に抑えることが出来る。
【実施例２】
【００５９】
図７は本発明の第２の実施例である。図７（ａ）は本実施例による駆動回路用ＴＦＴの平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ断面図である。図７（ａ）において、ｐｏｌｙ−Ｓｉ層１０７の左右１５０においては、ａ−Ｓｉ層１０８のほうが幅が広い。これは実施例１と同様である。したがって、図７（ａ）のＡ−Ａ断面図を示す図７（ｂ）は図４（ａ）のＡ−Ａ断面図を示す図４（ｂ）と同様である。つまりｐｏｌｙ−Ｓｉ層１０７はＳＤ電極１１３とは接していない。
【００６０】
ｐｏｌｙ−Ｓｉ層１０７はａ−Ｓｉ層１０８の上下１４０においてはａ−Ｓｉよりも幅が広いしかし、ａ−Ｓｉ層１０８の幅が広い部分１４０においては、ＳＤ電極１１３が形成されていない。したがって、たとえ、ゲート電極１０３に負の電圧を印加してｐｏｌｙ−Ｓｉ層１０７に正孔を誘起しても、この正孔はドレイン電流とはならない。したがって、本実施例のようなｐｏｌｙ−Ｓｉ層１０７をチャネルとするＴＦＴの構成であってもａ−Ｓｉ層１０８をチャネルとするＴＦＴと同様にＯＦＦ電流を小さく抑えることが出来る。したがって、本実施例によるＴＦＴのゲート電圧―ドレイン電流特性は５と同様である。
【００６１】
以上説明した本実施例のように、ｐｏｌｙ−Ｓｉ層１０７の特定部分がａ−Ｓｉ層１０８よりも大きく形成されることがあっても、ＯＮ動作では移動度が高く、ＯＦＦ動作ではリーク電流が小さい駆動用ＴＦＴをボトムゲート構造で製造することができる。これによって表示領域ではａ−Ｓｉ層１０８をチャネルとするＴＦＴを、駆動回路ではｐｏｌｙ−Ｓｉ層１０７をチャネルとするＴＦＴを同一基板に効率よく形成することが出来る。
【実施例３】
【００６２】
図８は本発明の第３の実施例である。図８（ａ）は実施例３の平面図、図８（ｂ）は図８（ａ）のＡ−Ａ断面図である。図８（ａ）において、ゲート電極１０３の上にゲート絶縁膜１０４を介してｐｏｌｙ−Ｓｉ層１０７が形成され、その上にａ−Ｓｉ層１０８が形成されている。ａ−Ｓｉ層１０８はｐｏｌｙ−Ｓｉ層１０７を完全に覆っていることは実施例１と同様である。そしてａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９を介してＳＤ電極１１３が形成されていることは実施例１と同様である。ただし、本実施例ではｎ＋Ｓｉ層１０９の形成されている面積が実施例１等とは異なる。
【００６３】
図８（ｂ）は図８（ａ）のＡ−Ａ断面図である。図８（ｂ）において、ｎ＋Ｓｉ層１０９の領域を除いては、実施例１の図４（ｂ）と同様である。図８（ｂ）が図４（ｂ）と異なるところは、ｎ＋Ｓｉ層１０９がａ−Ｓｉ層１０８の上のみでなく、ＳＤ層と同じ範囲に形成されていることである。
【００６４】
図８（ｂ）のような構成によれば、ａ−Ｓｉ層１０８の側部においてもｎ＋Ｓｉ層１０９とａ−Ｓｉ層１０８との間にポテンシャルバリアが形成される。このポテンシャルバリアはＴＦＴがＯＦＦとなった時にＴＦＴのリーク電流を抑える働きをする。すなわち、通常のａ−Ｓｉ層１０８をチャネルとするＴＦＴのコンタクト部と同様な構成になる。
【００６５】
図８（ｂ）のようなＴＦＴの構成によれば、ゲート電圧に負の電圧が印加されてｐｏｌｙ−Ｓｉ層１０７に正孔が誘起された場合であっても、この正孔は２重にブロックされてドレイン電流を小さく抑えることが出来る。すなわち、まず、ａ−Ｓｉ層１０８には正孔は極めて少ないのでドレイン電流は非常に小さくすることが出来る。さらに、ａ−Ｓｉ層１０８の上部および側部においては、ａ−Ｓｉ層１０８とｎ＋Ｓｉ層１０９との間のポテンシャル障壁によってリーク電流はさらに抑えることが出来る。
【００６６】
図８の実施例では、ｐｏｌｙ−Ｓｉ層１０７はａ−Ｓｉ層１０８によって完全に覆われている。しかし、実施例２のように、ｐｏｌｙ−Ｓｉ層１０７の一部がａ−Ｓｉ層１０８によって覆われていないような場合があっても、その部分のｐｏｌｙ−Ｓｉ層１０７がＳＤ電極１１３でよって覆われていなければ本実施例と同様な効果を得ることが出来る。ここで、ｎ＋Ｓｉ層１０９はＳＤ電極１１３をレジストにしてエッチングされるので、ＳＤ電極１１３とｎ＋Ｓｉ層１０９とは重なった構造となっている。
【００６７】
以上説明した本実施例のように、ｐｏｌｙ−Ｓｉ層１０７をａ−Ｓｉ層１０８で覆い、かつａ−Ｓｉ層１０８の側面まで覆うようにｎ＋Ｓｉ層１０９を形成することによって、ＯＮ動作では移動度が高く、ＯＦＦ動作ではリーク電流が非常に小さい駆動用ＴＦＴをボトムゲート構造で製造することができる。これによって表示領域ではａ−Ｓｉ層１０８をチャネルとするＴＦＴを、駆動回路ではｐｏｌｙ−Ｓｉ層１０７をチャネルとするＴＦＴを同一基板に効率よく形成することが出来る。
【００６８】
以上は液晶表示装置を例にとって説明した。しかし、表示領域の画素用ＴＦＴと表示領域の周辺に形成された駆動回路用のＴＦＴをボトムゲートで製作することによってプロセスを簡略化して、駆動回路を内蔵した表示装置を実現したいという要求は液晶表示装置に限らない。例えば、有機ＥＬ表示装置でも画素部のＴＦＴと周辺回路部のＴＦＴをボトムゲートで製造することによってＴＦＴの製造プロセスを簡略化することが出来る。そして、駆動回路用ＴＦＴに対して本発明を適用することが出来ることは言うまでもない。
【００６９】
ここで、有機ＥＬ表示装置では液晶表示装置の場合の画素電極に対応するものとして、複数層から成る有機ＥＬ層が存在し、有機ＥＬ層を駆動するための画素部に複数形成されている。この画素部のＴＦＴをａ−Ｓｉ層１０８をチャネルとしたＴＦＴによって形成することが出来る。一方、表示領域の周辺に形成された駆動回路用のＴＦＴに対しては、実施例１から実施例３に説明したような、チャネル部にｐｏｌｙ−Ｓｉ層１０７を用いるボトムゲート型のＴＦＴを用いることが出来る。
【図面の簡単な説明】
【００７０】
【図１】本発明を示す断面模式図である。
【図２】本発明によるＴＦＴを形成するためのプロセスである。
【図３】図２に続く、ＴＦＴを形成するためのプロセスである。
【図４】実施例１のＴＦＴの模式図である。
【図５】実施例１の動作図である。
【図６】本発明によるＴＦＴのゲート電圧とドレイン電流の関係である。
【図７】実施例２を示す模式図である。
【図８】実施例３を示す模式図である。
【図９】ｐｏｌｙ−Ｓｉ層を含むボトムゲートＴＦＴの従来例である。
【図１０】図９に示すＴＦＴのゲート電圧とドレイン電流の関係である。
【図１１】従来例の動作を示す模式図である。
【符号の説明】
【００７１】
１０１…ＴＦＴ基板、  １０２…下地膜、  １０３…ゲート電極、  １０４…ゲート絶縁膜、  １０６…固体レーザー、  １０７…ｐｏｌｙ−Ｓｉ層、  １０８…ａ−Ｓｉ層、  １０９…ｎ＋Ｓｉ層、  １１０…バリアメタル層、  １１１…Ａｌ層、  １１２…キャップメタル層、  １１３…ＳＤ電極、  １１４…チャネルエッチング部、  １１５…スルーホール、  １１６…パッシベーション膜、  １１７…有機膜、  １１８…端子部コンタクトホール、  １１９…ＩＴＯ、  １３０…端子部配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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