(57)【特許請求の範囲】
【請求項１】
所望される高周波信号の通過経路の数に応じて、複数の電界効果トランジスタが直列接続されて構成されてなる基本ユニットが組み合わされて、高周波信号の通過経路を択一的に選択可能としてなる半導体スイッチ集積回路であって、
前記基本ユニットは、前記直列接続された複数の電界効果トランジスタの各々のドレイン・ソース間に接続される抵抗素子を有してなる一方、前記複数の電界効果トランジスタが隣接して、且つ、各々のドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、前記抵抗素子は、前記向き合う複数の電界効果トランジスタの間に配設されてなることを特徴とする半導体スイッチ集積回路。
【請求項２】
所望される高周波信号の通過経路の数に応じて、複数の電界効果トランジスタが直列接続されて構成されてなる基本ユニットが組み合わされて、高周波信号の通過経路を択一的に選択可能としてなる半導体スイッチ集積回路であって、
前記基本ユニットは、前記直列接続された複数の電界効果トランジスタの相互の接続点に外部からの電源供給用の抵抗素子を有してなる一方、前記複数の電界効果トランジスタが隣接して、且つ、各々のドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、前記抵抗素子は、前記向き合う複数の電界効果トランジスタの間に配設されてなることを特徴とする半導体スイッチ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の切り替えを行う半導体スイッチ集積回路に係り、特に、小型化と共に歪みの低減等を図ったものに関する。
【背景技術】
【０００２】
高周波信号を扱う携帯電話機や移動体無線通信などの装置においては、高周波信号の切り替えを行うためにＧａＡｓ化合物半導体による電界効果トランジスタであるＭＥＳ  ＦＥＴやＨＪＦＥＴ等を用いた半導体スイッチ集積回路が使用されている。近年、携帯電話機や移動体無線通信などの装置の大幅な小型化に伴い、個別部品の小型化が強く要求されており、半導体スイッチ集積回路においても部品の小型化に繋がるチップサイズの縮小が重要課題となっている。
【０００３】
上述のような半導体スイッチ集積回路は、スイッチ回路の基本ユニットであるＳＰＳＴ(Single Pole Single Throw)スイッチ回路を最小基本単位として、この基本ユニットを必要に応じて複数組み合わせて構成されるのが一般的である。
図１１には、ＳＰＳＴスイッチ回路の構成例が示されており、以下、同図を参照しつつ、その構成等について説明する。
同図において、ＳＰＳＴスイッチ回路２１０Ｂは、直列接続された２つのトランジスタＱ１Ｂ，Ｑ２Ｂを主たる構成要素として構成されたものとなっている。
【０００４】
トランジスタＱ１Ｂ，Ｑ２Ｂは、電界効果トランジスタ（以下「ＦＥＴ」と称する）であり、スイッチ回路の使用条件等に応じてデプレッション型、又は、エンハンスメント型が用いられる。
また、抵抗素子Ｒ１Ｂ〜Ｒ４Ｂは、バイアス電圧供給用に供されるものであり、通常は、数ｋΩから数十ｋΩの高抵抗が用いられる。
【０００５】
かかる構成において、ＳＰＳＴスイッチをオフ状態とする場合、第１の電圧供給電源２０７Ｂと第２の電圧供給電源２０８Ｂによって供給されるＦＥＴのドレイン及びソースの電位に対して、制御電圧供給電源２０９Ｂによって供給されるゲート電位を、トランジスタＱ１Ｂ，Ｑ２Ｂのピンチオフ電圧より低く設定する。これにより、トランジスタＱ１Ｂ，Ｑ２Ｂのドレイン・ソース間は高抵抗状態となり、例えば、入力端子２０１Ｂから高周波信号を入力しても、出力端子２０２Ｂには高周波信号は出力されることは無い。
【０００６】
一方、ＳＰＳＴスイッチをオン状態とする場合は、制御電圧供給電源２０９Ｂによって供給されるゲート電位を、トランジスタＱ１Ｂ，Ｑ２Ｂがデプレッション型の場合には、ドレイン電位及びソース電位よりも高い電位に、また、トランジスタＱ１Ｂ，Ｑ２Ｂがエンハンスメント型の場合には、ゲートのショットキー障壁電位以上の電位に、それぞれ設定することで、トランジスタＱ１Ｂ，Ｑ２Ｂのドレイン・ソース間は低抵抗状態、すなわち、オン状態となる。
これによって、入力端子２０１Ｂから入力された高周波信号は、出力端子２０２Ｂから出力されることとなる。
【０００７】
このようなＳＰＳＴスイッチを、２つ組み合わせた場合には、ＳＰＤＴ(Single Pole Dual Throw)スイッチを構成することができ、３つ組み合わせた場合には、ＳＰ３Ｔ(Single Pole 3 Throw)スイッチを構成することができる。
また、これらのスイッチにおいて、併せて、高周波信号が通過するラインとグランドとの間にＳＰＳＴスイッチを挿入することで高いアイソレーション特性を実現することができる。
【０００８】
このように様々な構成を実現するＳＰＳＴスイッチにおける切り替え可能な電力量は、用いられるＦＥＴの諸特性や回路構成、並びに外部から印加される電圧によって決定される。例えば、オン状態のＳＰＳＴスイッチが扱うことのできる電力Ｐｍａｘは、下記する式１に従ったものとなる。
【０００９】
Ｐｍａｘ＝Ｉｄｓｓ２×Ｚ0／２・・・式１
【００１０】
ここで、Ｉｄｓｓは、用いられるＦＥＴのドレイン・ソース間飽和電流、Ｚ0は特性インピーダンスである。
【００１１】
一方、オフ状態におけるＳＰＳＴスイッチが扱うことのできる電力Ｐｍａｘは、下記する式２に従ったものとなる。
【００１２】
Ｐｍａｘ＝２ｎ｛Ｖｐ−Ｖｇｓ(ｏｆｆ)２｝／Ｚ0・・・式２
【００１３】
ここで、ｎは直列接続されるＦＥＴの数、ＶｐはＦＥＴのゲート・ドレイン間及びゲート・ソース間に印加する電圧、Ｖｇｓ(ｏｆｆ)はＦＥＴのピンチオフ電圧である。
【００１４】
かかるＳＰＳＴスイッチにおいて、その扱うことのできる電力を大きくする方策について、特に、ＳＰＳＴスイッチのオフ状態に着目して考察してみると、まず、Ｐｍａｘを大きくするには、式２より、ＦＥＴのピンチオフ電圧を大きくするか、外部からゲートに印加する電圧を大きくするか、或いは、これら双方を行うことにより、（Ｖｐ−Ｖｇｓ(ｏｆｆ)  ）を大きくすれば良いことが理解できる。
【００１５】
また、直列に接続するＦＥＴの数を増やす、すなわち、式２におけるｎを大きくする方法を採ることも可能である。
ところで、通常、使用するＦＥＴのピンチオフ電圧は、デバイス設計に依存しており、大きく変更することは出来ない。さらに、印加電圧を大きくすることは、携帯端末を考えた場合には、電池を使用することが前提である為に、自ずとその大きさ等の制限が生じ、自由に設定することはできない。
そのため、直列接続するＦＥＴの数を増加させる回路的な対応を採って、大電力の要求を満たすのが一般的である。
【００１６】
ところで、上述のように複数のＦＥＴが直列接続されて構成された半導体スイッチ集積回路を動作させる上で、ＦＥＴのゲートとドレイン及びソースの電位関係が確定していることが重要となる。この電位関係の確定のためには、上述の図１１に示された回路にあっては、高周波信号の入力端子２０４Ｂと出力端子２０５Ｂに、バイアス回路２１１Ｂ、２１２Ｂを用いて外部電源２０７Ｂ、２０８Ｂから同一の電圧を印加し、トランジスタＱ１Ｂ，Ｑ２Ｂのゲートに接続されている制御電圧端子２０６Ｂには、制御電圧供給電源２０９ＢからトランジスタＱ１Ｂ，Ｑ２Ｂをオン状態、又は、オフ状態に切り替えるための電圧を印加する。
【００１７】
しかして、ＳＰＳＴスイッチがオン状態、すなわち、トランジスタＱ１，Ｑ２がオン状態の場合、トランジスタＱ１Ｂ，Ｑ２Ｂのドレイン・ソース間が低抵抗状態となるために、トランジスタＱ１Ｂ，Ｑ２Ｂの接続点２０３Ｂは、外部から入力端子２０４Ｂと出力端子２０５Ｂに加えられている電位と等しくなる。
一方、ＳＰＳＴスイッチがオフ状態、すなわち、トランジスタＱ１Ｂ，Ｑ２Ｂがオフ状態の場合、トランジスタＱ１Ｂ，Ｑ２Ｂのドレイン・ソース間が高抵抗状態となるために、接続点２０３Ｂは、入力端子２０４Ｂからも、又、出力端子２０５Ｂからも電気的に切り離されてしまい不安定な電位状態になってしまう。
【００１８】
このような状態では、ＳＰＳＴスイッチのオフ状態が確実に定まらず、歪み特性の劣化等のスイッチ特性の低下を招いてしまう。かかる状態を回避するために、図１１に示された回路においては、トランジスタＱ１Ｂ，Ｑ２Ｂのドレイン・ソース間に、予め高抵抗素子Ｒ３Ｂ、Ｒ４Ｂを接続し、接続点２０３Ｂの電位を決定している。
なお、図１１に示されたような回路構成の半導体スイッチ集積回路は、例えば、特許文献１等に開示されている。
【００１９】
図１２には、トランジスタＱ１Ｂ，Ｑ２Ｂの相互の接続点の電位確定のための他の回路構成例が示されており、以下、同図を参照しつつ、その内容について説明する。なお、図１１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この回路構成例においては、トランジスタＱ１Ｂ，Ｑ２Ｂの接続点２０３Ｂに抵抗素子Ｒ５Ｃを接続し、外部電源２１４Ｃから電圧を印加することで、良好なスイッチ特性を実現したものとなっている。
なお、図１２に示されたような回路構成の半導体スイッチ集積回路は、例えば、特許文献２等に開示されている。
【特許文献１】特開２００５−３２３０３０号公報（第５−８頁、図１−図７）
【特許文献２】特許第３７９０２２７号公報（第６−１０頁、図１−図７）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述のような電位関係を確定させるための抵抗素子を設けることは、素子数の増加と共に、集積回路化におけるレイアウト面積の増加を招く。
例えば、図１３には、図１１に示されたＳＰＳＴスイッチの実際のレイアウト例が、また、図１４には、図１２に示されたＳＰＳＴスイッチの実際のレイアウト例が、それぞれ示されている。
これら２つのレイアウト例を見ると、低歪み特性実現の為に設けられた抵抗素子、すなわち、図１１に示された回路構成例の場合、抵抗素子Ｒ３Ｂ，Ｒ４Ｂは、図１３において符号１０１Ｂ−３，１０１Ｂ−４が付された抵抗体で実現され、ＦＥＴに隣接されて配設されるが、ＦＥＴの外側に別個に配設される構成となり、ＳＰＳＴスイッチとしての占有面積の増大の一因となっている。
【００２１】
これは、図１２に示された構成例におけるＲ５Ｃについても同様である。すなわち、抵抗素子Ｒ５Ｃは、図１４において、符号１０１Ｃ−５が付された抵抗体で実現されるが、いずれもＦＥＴの外側に配される構成となっている。
なお、図１３及び図１４のいずれのレイアウト例においても、オーミック電極層１０２Ｂ、配線金属層１０３Ｂ、素子分離層１０４Ｂ及びショットキ電極層１０５Ｂにより、ＦＥＴが形成されたものとなっている。
【００２２】
このようなレイアウトにあっては、抵抗素子の周辺部は、素子分離や寄生成分の影響を低減するために、他の素子とはある程度距離を確保する必要があり、抵抗素子の周囲には他の素子を配置することはできない。
そのため、低歪み実現のための抵抗素子を設けることは、抵抗素子自体の大きさ以上の面積を必要とすることとなる。
【００２３】
特に、最近の携帯端末システムでは、１つの端末内にＧＳＭ方式やＣＤＭＡ方式など複数の通信方式が組み込まれ、かつ、１つの通信方式で複数の周波数帯域を使用するなど、複数の高周波信号を複数の経路で切り替える必要が生じてきており、それに伴い半導体スイッチ集積回路の回路構成も複雑になっている。
そのような半導体スイッチ集積回路においては、先に述べた基本ユニットであるＳＰＳＴスイッチが１チップ内に多数個並ぶこととなり、低歪み実現のための抵抗素子を用いることによるチップレイアウト面積増加の影響は甚大となる。
【００２４】
かかるチップチップレイアウト面積の増加は、コストの増大を招き、製品競争力の大きな低下を招くこととなる。
また、先に述べたように、図１３、図１４に示された従来のレイアウトにおいては、抵抗素子がＦＥＴ本体から離れるように配置されるため、周辺部の素子や配線との間で寄生容量によるカップリングを生じ易いという欠点がある。そして、このような寄生容量は、往々にしてアイソレーションの劣化や歪み特性の劣化等の半導体スイッチ集積回路の特性を損ねる原因となる。
【００２５】
本発明は、上記実状に鑑みてなされたもので、複数のＦＥＴが直列接続されて構成されるスイッチ回路において、ＦＥＴの動作に必要な抵抗素子を、レイアウト面積の増加を招くことなく設けることのできるレイアウトを有する半導体スイッチ集積回路を提供するものである。
【課題を解決するための手段】
【００２６】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
所望される高周波信号の通過経路の数に応じて、複数の電界効果トランジスタが直列接続されて構成されてなる基本ユニットが組み合わされて、高周波信号の通過経路を択一的に選択可能としてなる半導体スイッチ集積回路であって、
前記基本ユニットは、前記直列接続された複数の電界効果トランジスタの各々のドレイン・ソース間に接続される抵抗素子を有してなる一方、前記複数の電界効果トランジスタが隣接して、且つ、各々のドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、前記抵抗素子は、前記向き合う複数の電界効果トランジスタの間に配設されてなるものである。
また、本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
所望される高周波信号の通過経路の数に応じて、複数の電界効果トランジスタが直列接続されて構成されてなる基本ユニットが組み合わされて、高周波信号の通過経路を択一的に選択可能としてなる半導体スイッチ集積回路であって、
前記基本ユニットは、前記直列接続された複数の電界効果トランジスタの相互の接続点に外部からの電源供給用の抵抗素子を有してなる一方、前記複数の電界効果トランジスタが隣接して、且つ、各々のドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、前記抵抗素子は、前記向き合う複数の電界効果トランジスタの間に配設されてなるものも好適である。
【発明の効果】
【００２７】
本発明によれば、直列接続される電界効果トランジスタの間の間隙に、このＦＥＴに必要な抵抗素子を配設するような構成としたので、低歪み動作のためにＦＥＴに接続される抵抗素子を、従来と異なり、チップ面積の増加を招くことなく設けることができ、良好な特性を有する半導体スイッチ集積回路を、小型、且つ、低コストで提供することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図１乃至図１０を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の第１の構成例について、図１及び図３を参照しつつ説明する。
図１は、図３に示されたＳＰＳＴスイッチ回路２１０の半導体集積回路化のためのレイアウト例を示すものである。
【００２９】
まず、図３に示されたＳＰＳＴスイッチ回路２１０の回路構成について説明する。
ＳＰＳＴスイッチ回路２１０は、従来から知られているように、半導体スイッチ集積回路を構成する最小基本単位の回路、すなわち基本ユニットであり、先に図１１に示された従来回路におけるＳＰＳＴスイッチ回路２１０Ｂと基本的に同一の構成を有してなるものである。
すなわち、ＳＰＳＴスイッチ回路２１０は、直列接続された２つのトランジスタＱ１，Ｑ２を主たる構成要素として構成されてなるもので、トランジスタＱ１，Ｑ２には、スイッチ回路の使用条件等に応じてデプレッション型、又は、エンハンスメント型の電界効果トランジスタ（以下「ＦＥＴ」と称する）が用いられるものとなっている。
【００３０】
２つのトランジスタＱ１，Ｑ２は、いずれか一方のドレインと他方のソースとが相互に接続されて直列接続された構成となっている。
そして、トランジスタＱ１のゲートには、抵抗素子Ｒ１の一端が、また、トランジスタＱ２のゲートには、抵抗素子Ｒ２の一端が、それぞれ接続される一方、これら抵抗素子Ｒ１、Ｒ２の他端は、相互に接続されて外部への接続が可能となっている。
また、トランジスタＱ１のドレイン・ソース間には、抵抗素子Ｒ３が、トランジスタＱ２のドレイン・ソース間には、抵抗素子Ｒ４が、それぞれ接続されたものとなっている。
このように抵抗素子Ｒ３、Ｒ４が設けられることによりトランジスタＱ１とＱ２の相互の接続点２０３の電位が安定に決定され、大電力入力時においても動作が安定で、かつ、低歪みのスイッチ動作が可能となっている。
【００３１】
図１は、上述の回路構成を有するＳＰＳＴスイッチ回路２１０を実現するためのレイアウト例であり、ＦＥＴと表記された部分が、図３におけるトランジスタＱ１、Ｑ２が形成された部分である。
そして、トランジスタＱ１、Ｑ２は、ＦＥＴのドレイン、ソースを形成するオーミック電極層１０２ａ、１０２ｂと、それらを繋ぐ金属薄膜配線層１０３ａ、１０３ｂと、素子分離層１０４ａ、１０４ｂと、ＦＥＴのチャンネル層とのショットキー接合を形成するゲート電極層１０５ａ、１０５ｂとからそれぞれ形成されたものとなっている。
本発明の実施の形態においては、２つのＦＥＴが向かい合うようにレイアウトされたものとなっている。すなわち、図１の構成例においては、ゲート電極層１０５ａ，１０５ｂがいわゆるくし形に形成されると共に、ドレイン、ソースを形成する層１０２ａ，１０２ｂは、それぞれのゲート電極層１０５ａ，１０５ｂのくし形に平行するように短冊状に形成され、その短冊の一方の端部で互いに向かい合うように配設されたレイアウトとなっている。
【００３２】
そして、抵抗体１０１ａ、１０１ｂにより抵抗素子Ｒ１、Ｒ２が、それぞれ形成され、抵抗体１０１ｃ、１０１ｄにより抵抗素子Ｒ３、Ｒ４が、それぞれ形成されたものとなっている。
このように、図１に示されたレイアウト例において、２つのＦＥＴは、素子分離層１０４ａ，１０４ｂにより分離された構造となっているため、２つのＦＥＴの間には、両者を接続する配線層のみが存在することに着目して、その間に抵抗体１０１ｃ、１０１ｄを形成、配設しているため、歪み動作の低減に重要な働きをするＦＥＴのドレイン・ソース間に接続される抵抗素子が、従来と異なり、ＦＥＴのレイアウト領域内からはみ出すこと無く配置できる構成となっている。
【００３３】
なお、抵抗体１０１ａ〜１０１ｄはＦＥＴのドレインやソースから繋がる半導体層を用いても良い。また、高抵抗金属薄膜などＦＥＴを構成する層とは異なる他の層を用いても好適である。
通常、図１に示された２つのＦＥＴの間隔は、十μｍ程度から数十μｍ程度と狭いので、特に、抵抗体１０１ｃ、１０１ｄは、十分な値の抵抗を得られない可能性がある。
【００３４】
図２には、そのような場合の第２のレイアウト例が示されており、以下、同図を参照しつつ、この第２のレイアウト例について説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
【００３５】
この第２のレイアウト例は、抵抗体の長さを、図１に示された例よりも充分確保できるようにしたものである。
すなわち、抵抗体１０１ｃ´、１０１ｄ´は、はす向かいのドレイン、又は、ソースと接続するようにして、所望の抵抗値が得られるようにしたものである。
【００３６】
次に、第３のレイアウト例について、図４及び図５を参照しつつ説明する。
なお、図１、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
図４は、図５に示されたＳＰＳＴスイッチ回路２１０Ａの半導体集積回路化のためのレイアウト例を示すものである。
【００３７】
まず、図５に示されたＳＰＳＴスイッチ回路２１０Ａの回路構成について説明する。
ＳＰＳＴスイッチ回路２１０Ａは、先に図１２に示された従来回路におけるＳＰＳＴスイッチ回路２１０Ｃと基本的に同一の構成を有してなるものである。
すなわち、ＳＰＳＴスイッチ回路２１０Ａは、直列接続された２つのトランジスタＱ１，Ｑ２を主たる構成要素として構成されてなるもので、かかる構成は、図３に示されたＳＰＳＴスイッチ回路２１０と基本的に同一である。
このＳＰＳＴスイッチ回路２１０Ａにおいては、トランジスタＱ１、Ｑ２の相互の接続点２０３には、抵抗素子Ｒ５が接続されており、この抵抗素子Ｒ５を介して外部から電圧の印加が可能となっている。
【００３８】
図４には、上述の回路構成を有するＳＰＳＴスイッチ回路２１０Ａを実現するためのレイアウト例が示されており、以下、同図を参照しつつ、その構成について説明する。
このレイアウト例においては、図５における抵抗素子５を形成する抵抗体１０１ｅの一端が、２つのＦＥＴの相互の接続部分に該当する部位（図５の接続点２０３に対応する箇所）に接続され、２つのＦＥＴの間を通り抜けるように配設され、他端は、２のＦＥＴの外側の極近傍に位置するものとなっている。かかるレイアウトにより、接続点２０３に電圧を供給する端子は、ＦＥＴに極めて近い位置に配置することができ、レイアウト面積の縮小に寄与するものとなっている。
【００３９】
次に、第４のレイアウト例について、図６を参照しつつ説明する。
る。なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
このレイアウト例は、先の図１、図２及び図４に示されたレイアウト例においては、ゲート電極を形成するショットキー電極層１０５ａ，１０５ｂがくし形に形成されたものであるのに対して、ミアンダ形状をなすものとなっている点が異なるものである。
ゲート電極をミアンダ形状として、抵抗体を単純に先の図１、図２及び図４に示されたように配置しようとすると、ゲート電極と交差する部分が生じてしまうが、この図６に示されたレイアウト例から明らかなように、２つのＦＥＴのそれぞれのゲート電極の対向する部位の間を通るように配置することで、ＦＥＴとして機能する部分で、抵抗体とゲート電極が交差することなく、素子分離層１０４ａ，１０４ｂの外側での交差に留まるものとなっている。この部分での交差は、ＦＥＴの電気的特性に影響を与えることはなく、図６に示されたレイアウト例は、ミアンダ形状のゲート電極を有するＦＥＴに有効なものである。
【００４０】
上述したいずれの例も、２つの直列接続されたＦＥＴからなるＳＰＳＴスイッチ回路の例であったが、本発明は、その要旨に鑑みれば、直列されるＦＥＴは２つに限定される必要はなく、２つ以上であれば、直列されるＦＥＴ数に限定はなく適用できることは勿論であり、また、ゲート電極が、くし形であるかミアンダ状であるかも問わないものである。
【００４１】
次に、上述したレイアウト例を応用したＳＰ４Ｔ(Single Pole Four Throw)スイッチ回路のレイアウト例について、図７及び図８を参照しつつ説明する。
最初に、ＳＰ４Ｔスイッチ回路の回路構成について、図８を参照しつつ説明する。
このＳＰ４Ｔスイッチ回路は、１つの高周波信号入出力共通端子３０１と４つの高周波信号入出力個別端子３０２〜３０５とを有し、高周波信号入出力共通端子３０１と、４つの高周波信号入出力個別端子３０２〜３０５のいずれか１つとの間を、所望に応じて信号通過経路として選択可能に構成されてなるものである。
【００４２】
かかるＳＰ４Ｔスイッチ回路は、スイッチ素子としての機能を果たすＦＥＴＱ１１〜Ｑ２６を有し、これらＦＥＴＱ１１〜Ｑ２６は、制御信号入力端子３１２〜３１５、及び、ゲート抵抗素子Ｒ２７〜Ｒ４２を介してゲートに印加される制御電圧によって、それぞれの動作が制御されるように構成されたものとなっている。
すなわち、高周波信号入出力共通端子３０１と高周波信号入出力個別端子３０２との間には、高周波信号入出力共通端子３０１側から、ＦＥＴＱ１１〜Ｑ１４と、抵抗素子Ｒ１１〜Ｒ１４が、それぞれ直列接続されて設けられている。そして、各抵抗素子Ｒ１１〜Ｒ１４の相互の接続点は、ＦＥＴＱ１１〜Ｑ１４の相互の接続点、すなわち、一方のＦＥＴのドレイン又はソースと他方のＦＥＴのソース又はドレインとの対応する接続点に、それぞれ接続されたものとなっている。
【００４３】
この例においては、抵抗素子Ｒ１１とＲ１２の相互の接続点は、ＦＥＴＱ１１とＱ１２の相互の接続点に、抵抗素子Ｒ１２とＲ１３の相互の接続点は、ＦＥＴＱ１２とＱ１３の相互の接続点に、抵抗素子Ｒ１３とＲ１４の相互の接続点は、ＦＥＴＱ１３とＱ１４の相互の接続点に、それぞれ接続されたものとなっている。
また、ＦＥＴＱ１１のゲートは、抵抗素子Ｒ２７を介して、ＦＥＴＱ１２のゲートは、抵抗素子Ｒ２８を介して、ＦＥＴＱ１３のゲートは、抵抗素子Ｒ２９を介して、ＦＥＴＱ１４のゲートは、抵抗素子Ｒ３０を介して、共に制御信号入力端子３１２に接続されている。
【００４４】
また、高周波信号入出力共通端子３０１と高周波信号入出力個別端子３０３との間には、高周波信号入出力共通端子３０１側から、ＦＥＴＱ１５〜Ｑ１８と、抵抗素子Ｒ１５〜Ｒ１８が、それぞれ直列接続されて設けられている。そして、各抵抗素子Ｒ１５〜Ｒ１８の相互の接続点は、ＦＥＴＱ１５〜Ｑ１８の相互の接続点、すなわち、一方のＦＥＴのドレイン又はソースと他方のＦＥＴのソース又はドレインとの対応する接続点に、それぞれ接続されたものとなっている。
すなわち、具体的には、抵抗素子Ｒ１５とＲ１６の相互の接続点は、ＦＥＴＱ１５とＱ１６の相互の接続点に、抵抗素子Ｒ１６とＲ１７の相互の接続点は、ＦＥＴＱ１６とＱ１７の相互の接続点に、抵抗素子Ｒ１７とＲ１８の相互の接続点は、ＦＥＴＱ１７とＱ１８の相互の接続点に、それぞれ接続されたものとなっている。
また、ＦＥＴＱ１５のゲートは、抵抗素子Ｒ３１を介して、ＦＥＴＱ１６のゲートは、抵抗素子Ｒ３２を介して、ＦＥＴＱ１７のゲートは、抵抗素子Ｒ３３を介して、ＦＥＴＱ１８のゲートは、抵抗素子Ｒ３４を介して、共に制御信号入力端子３１３に接続されている。
【００４５】
また、高周波信号入出力共通端子３０１と高周波信号入出力個別端子３０４との間には、高周波信号入出力共通端子３０１側から、ＦＥＴＱ１９〜Ｑ２２と、抵抗素子Ｒ１９〜Ｒ２２が、それぞれ直列接続されて設けられている。そして、各抵抗素子Ｒ１９〜Ｒ２２の相互の接続点は、ＦＥＴＱ１９〜Ｑ２２の相互の接続点、すなわち、一方のＦＥＴのドレイン又はソースと他方のＦＥＴのソース又はドレインとの対応する接続点に、それぞれ接続されたものとなっている。
すなわち、具体的には、抵抗素子Ｒ１９とＲ２０の相互の接続点は、ＦＥＴＱ１９とＱ２０の相互の接続点に、抵抗素子Ｒ２０とＲ２１の相互の接続点は、ＦＥＴＱ２０とＱ２１の相互の接続点に、抵抗素子Ｒ２１とＲ２２の相互の接続点は、ＦＥＴＱ２１とＱ２２の相互の接続点に、それぞれ接続されたものとなっている。
また、ＦＥＴＱ１９のゲートは、抵抗素子Ｒ３５を介して、ＦＥＴＱ２０のゲートは、抵抗素子Ｒ３６を介して、ＦＥＴＱ２１のゲートは、抵抗素子Ｒ３７を介して、ＦＥＴＱ２２のゲートは、抵抗素子Ｒ３８を介して、共に制御信号入力端子３１４に接続されている。
【００４６】
さらに、高周波信号入出力共通端子３０１と高周波信号入出力個別端子３０５との間には、高周波信号入出力共通端子３０１側から、ＦＥＴＱ２３〜Ｑ２６と、抵抗素子Ｒ２３〜Ｒ２６が、それぞれ直列接続されて設けられている。そして、各抵抗素子Ｒ２３〜Ｒ２６の相互の接続点は、ＦＥＴＱ２３〜Ｑ２６の相互の接続点、すなわち、一方のＦＥＴのドレイン又はソースと他方のＦＥＴのソース又はドレインとの対応する接続点に、それぞれ接続されたものとなっている。
すなわち、具体的には、抵抗素子Ｒ２３とＲ２４の相互の接続点は、ＦＥＴＱ２３とＱ２４の相互の接続点に、抵抗素子Ｒ２４とＲ２５の相互の接続点は、ＦＥＴＱ２４とＱ２５の相互の接続点に、抵抗素子Ｒ２５とＲ２６の相互の接続点は、ＦＥＴＱ２５とＱ２６の相互の接続点に、それぞれ接続されたものとなっている。
また、ＦＥＴＱ２３のゲートは、抵抗素子Ｒ３９を介して、ＦＥＴＱ２４のゲートは、抵抗素子Ｒ４０を介して、ＦＥＴＱ２５のゲートは、抵抗素子Ｒ４１を介して、ＦＥＴＱ２６のゲートは、抵抗素子Ｒ４２を介して、共に制御信号入力端子３１５に接続されている。
【００４７】
図７は、上述の回路構成を集積回路化する際のレイアウト例であり、先に図１、図２及び図４において説明した手法を適用したものである。
例えば、図７において、Ｒ１１〜Ｒ１４、Ｒ１５〜Ｒ１８、Ｒ１９〜Ｒ２２、Ｒ２３〜Ｒ２６は、先の図１に示されたレイアウト例を適用したものとなっている。
【００４８】
一方、図１５には、図８に示された回路構成に対する従来手法によるレイアウト例が示されている。
このレイアウト例にあっては、Ｒ１１〜Ｒ１４、Ｒ１５〜Ｒ１８、Ｒ１９〜Ｒ２２、Ｒ２３〜Ｒ２６は、全てＦＥＴの領域外に配設されたものとなっている。
したがって、図７に示された本発明の実施の形態におけるレイアウトにあっては、図１５に示された従来のレイアウトに比して、チップサイズで約１０％強の縮小が可能なものとなっており、搭載パッケージの選択の自由度を高くすることができる。
【００４９】
図９には、上述した本発明の実施の形態におけるレイアウトを採用したＳＰ４Ｔスイッチ回路における周波数変化に対するアイソレーション及び通過損失の変化特性例が、従来のレイアウトを有するＳＰ４Ｔスイッチ回路の同様な特性例と共に示されており、以下、同図について説明する。
最初に、同図において、横軸は周波数の変化を表し、縦軸は、一方がアイソレーションを、他方が通過損失を、それぞれ表している。また、同図において、本発明の実施の形態におけるＳＰ４Ｔスイッチ回路の特性線を実線で、従来回路の特性線を点線で、それぞれ表している。
【００５０】
図９によれば、アイソレーション特性、通過損失特性のいずれも、本発明の実施の形態におけるＳＰ４Ｔスイッチ回路が、従来回路に比して確実に改善されていることが確認できる。これは、上述した本発明の実施の形態におけるレイアウトにより、寄生容量の減少が図られたためであると考えられる。
【００５１】
次に、図１０には、上述した本発明の実施の形態におけるレイアウトを採用したＳＰ４Ｔスイッチ回路における入力電力変化に対する２次高調波の変化特性例が、従来のレイアウトを有するＳＰ４Ｔスイッチ回路の同様な特性例と共に示されており、以下、同図について説明する。
なお、同図において、横軸は入力電力の変化を表し、縦軸は２次高調波の変化を表している。また、同図において、本発明の実施の形態におけるＳＰ４Ｔスイッチ回路の特性線を実線で、従来回路の特性線を点線で、それぞれ表している。
【００５２】
同図によれば、本発明の実施の形態におけるＳＰ４Ｔスイッチ回路の２次高調波が、従来回路に比して確実に低減されており、良好な歪み特性が実現されていることが確認できる。これは、上述のアイソレーション特性及び通過損失特性の改善と同様な理由によるものと考えられる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態におけるＳＰＳＴスイッチ回路の第１のレイアウト例を模式的に示す模式図である。
【図２】本発明の実施の形態におけるＳＰＳＴスイッチ回路の第２のレイアウト例を模式的に示す模式図である。
【図３】図１及び図２に示されたレイアウトが適用される本発明の実施の形態におけるＳＰＳＴスイッチ回路の回路構成例を示す回路図である。
【図４】本発明の実施の形態におけるＳＰＳＴスイッチ回路の第３のレイアウト例を模式的に示す模式図である。
【図５】図４に示されたレイアウトが適用される本発明の実施の形態におけるＳＰＳＴスイッチ回路の回路構成例を示す回路図である。
【図６】本発明の実施の形態におけるＳＰＳＴスイッチ回路の第４のレイアウト例を模式的に示す模式図である。
【図７】本発明の実施の形態におけるＳＰ４Ｔスイッチ回路のレイアウト例を模式的に示す模式図である。
【図８】図７に示されたレイアウトが適用される本発明の実施の形態におけるＳＰ４Ｔスイッチ回路の回路構成例を示す回路図である。
【図９】本発明の実施の形態におけるレイアウトを採用したＳＰ４Ｔスイッチ回路における周波数変化に対するアイソレーション及び通過損失の変化特性例を、従来のレイアウトを有するＳＰ４Ｔスイッチ回路の特性例と共に示す特性線図である。
【図１０】本発明の実施の形態におけるレイアウトを採用したＳＰ４Ｔスイッチ回路における入力電力変化に対する２次高調波の変化特性例を、従来のレイアウトを有するＳＰ４Ｔスイッチ回路の特性例と共に示す特性線図である。
【図１１】ＳＰＳＴスイッチ回路の一般的な構成例を示す回路図である。
【図１２】ＳＰＳＴスイッチ回路の一般的な他の構成例を示す回路図である。
【図１３】従来のＳＰＳＴスイッチ回路のレイアウト例を模式的に示す模式図である。
【図１４】従来のＳＰＳＴスイッチ回路の他のレイアウト例を模式的に示す模式図である。
【図１５】従来のＳＰ４Ｔスイッチ回路のレイアウト例を模式的に示す模式図である。
【符号の説明】
【００５４】
１０１ａ〜１０１ｅ…抵抗体
１０２ａ，１０２ｂ…オーミック電極層
１０３ａ，１０３ｂ…金属薄膜配線層
１０４ａ，１０４ｂ…素子分離層
１０５ａ，１０５ｂ…ゲート電極層
【図１】
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【図２】
0005114304.tif 000003
【図３】
0005114304.tif 000004
【図４】
0005114304.tif 000005
【図５】
0005114304.tif 000006
【図６】
0005114304.tif 000007
【図７】
0005114304.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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