(57)【特許請求の範囲】
【請求項１】
装置に実装されるカードの前記装置内での実装位置情報に対応するスロットＩＤを前記カードで識別するにあたり、前記装置側からのスロットＩＤ信号を入力する前記カード側のスロットＩＤ入力端子に所定パタンのパルス信号を含む識別信号を供給し、前記スロットＩＤ信号と前記識別信号が供給される前記スロットＩＤ入力端子からスロットＩＤを前記スロットＩＤを高電位、低電位、オープンの少なくとも３値で検出し、
前記識別信号が、パルス波形の高電位期間及び／又は低電位期間が異なる複数のパルスを含むパルス列からなり、
前記スロットＩＤ入力端子のレベル、又は、前記スロットＩＤ入力端子のパルスの時間的な変化パタンから、前記スロットＩＤが高電位、低電位であるか、又は、前記高電位と前記低電位の間の中間電位であるか、を検出する、ことを特徴とするスロットＩＤ識別方法。
【請求項２】
前記識別信号が、波形をなまらせたパルス信号を含む、ことを特徴とする請求項１記載のスロットＩＤ識別方法。
【請求項３】
前記中間電位として、前記スロットＩＤ入力端子のパルスの時間的な変化パタンから、前記スロットＩＤが前記高電位と前記低電位の間の互いに異なる少なくとも２つの中間電位であるかを検出し、前記スロットＩＤを少なくとも４値で検出する、ことを特徴とする請求項１又は２記載のスロットＩＤ識別方法。
【請求項４】
前記スロットＩＤ入力端子へ供給する前記識別信号として、パルス波形のパルス幅を変えながら前記複数のパルスを供給することで、前記装置側からのスロットＩＤ信号を抵抗分割してなる電位と、前記識別信号の前記パルス列から合成される信号の電位を補正する、ことを特徴とする請求項１乃至３のいずれか１項に記載のスロットＩＤ識別方法。
【請求項５】
装置に実装されるカード内に設けられ、前記カードの前記装置内での実装位置情報に対応するスロットＩＤを検出する検出回路であって、
前記装置側からのスロットＩＤ信号を入力する前記カード側のスロットＩＤ入力端子に所定パタンのパルス信号を含む識別信号を供給する手段を備え、
前記スロットＩＤ信号と前記識別信号が供給される前記スロットＩＤ入力端子からスロットＩＤを高電位、低電位、オープンの少なくとも３値で検出し、
前記識別信号が、パルス波形の高電位期間及び／又は低電位期間が異なる複数のパルスを含むパルス列からなり、
前記スロットＩＤ入力端子のレベル、又は、前記スロットＩＤ入力端子のパルスの時間的な変化パタンから、前記スロットＩＤが高電位、低電位であるか、又は、前記高電位と前記低電位の間の中間電位であるか、を検出する、ことを特徴とする検出回路。
【請求項６】
前記識別信号が、波形をなまらせたパルス信号を含む、ことを特徴とする請求項５記載の検出回路。
【請求項７】
前記中間電位として、前記スロットＩＤ入力端子のパルスの時間的な変化パタンから、前記スロットＩＤが前記高電位と前記低電位の間の互いに異なる少なくとも２つの中間電位であるかを検出し、前記スロットＩＤを少なくとも４値で検出する、ことを特徴とする請求項５又は６記載の検出回路。
【請求項８】
前記識別信号を供給する手段が、前記スロットＩＤ入力端子へ供給する前記識別信号として、パルス波形のパルス幅を変えながら複数のパルスを供給し、前記装置側からのスロットＩＤ信号を抵抗分割してなる電位と、前記識別信号の前記パルス列から合成される信号の電位を補正する、ことを特徴とする請求項５乃至７のいずれか１項に記載の検出回路。
【請求項９】
前記識別信号の出力端子と前記スロットＩＤ入力端子との間に抵抗が挿入され、前記抵抗とＣＲ回路をなす容量素子が、前記スロットＩＤ入力端子に接続されている、ことを特徴とする請求項５乃至８のいずれか１項に記載の検出回路。
【請求項１０】
前記スロットＩＤ入力端子は、高電位電源に抵抗を介して接続されている、ことを特徴とする請求項５乃至８のいずれか１項に記載の検出回路。
【請求項１１】
前記スロットＩＤ入力端子は、
前記カードが実装される前記装置側において、
高電位、
低電位、
前記高電位と前記低電位の間の所定の中間電位
のうちの１つの端子に接続されるか、又は、
オープン状態とされる、ことを特徴とする請求項５乃至１０のいずれか１項に記載の検出回路。
【請求項１２】
請求項５乃至１１のいずれか１項記載の検出回路を備えた半導体装置。
【請求項１３】
請求項５乃至１１のいずれか１項記載の検出回路を備えたカード。
【請求項１４】
請求項１３記載のカードを実装する伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スロットＩＤ（Ｓｌｏｔ  ＩＤ）の識別技術に関し、特に伝送装置におけるカードのスロットＩＤ（Ｓｌｏｔ  ＩＤ）の識別方法と回路及び装置に関する。
【背景技術】
【０００２】
近年、伝送信号が大容量となるに従い、伝送装置に収容されるカード内の実装密度は、より高密度となり、伝送装置内のカードの種類は、より多種になってきている。そのためカードの実装密度が厳しい場合やカードを識別するために、多くのスロットＩＤ（Ｓｌｏｔ  ＩＤ）が必要となる場合がある。
【０００３】
図６は、伝送装置内に実装されるカードを模式的に示す斜視図である。図６に示すように、伝送装置１０におけるＳｌｏｔ  ＩＤ（実装位置情報）は、ＢＷＢ（Ｂａｃｋ  Ｗｉｒｅｄ  Ｂｏａｒｄ）１１からの信号を用いて、”０”、”１”の２値で識別している。図６において、ＢＷＢ１１に接続された５種類のカード１２のＳｌｏｔ  ＩＤは３ビットで識別されている。５枚のカード１２内のＳｌｏｔ  ＩＤを識別する回路では、３ビットのＳｌｏｔ  ＩＤの各ビットの信号電位に応じて”１”、”０”とし、それぞれ”０００”、”００１”、”０１０”、”０１１”、”１００”を検出している。
【０００４】
図７に、関連技術として、Ｓｌｏｔ  ＩＤを２値で識別する場合の典型的な一例を示す。図７の構成は、図６のＳｌｏｔ  ＩＤの１ビット分に対応する。カード１２内のＦＰＧＡ（Ｆｌｏａｔｉｎｇ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）１３のスロットＩＤ入力端子（Ｓｌｏｔ  ＩＤ＿Ｉ）は高電位電源ＶＣＣに抵抗Ｒ１を介して接続されている。抵抗Ｒ１の抵抗値は、ＢＷＢ１１からの信号が、Ｏｐｅｎ(開放状態、非接続状態)のとき、Ｓｌｏｔ  ＩＤをＨｉｇｈに見せるための抵抗値である。例えばＲ１＝４．７ｋΩとされる。ＦＰＧＡ１３は、カード１２内に設けられ、Ｓｌｏｔ  ＩＤ＿Ｉ端子の電圧に基づき、Ｓｌｏｔ  ＩＤを検出する。
【０００５】
図７（Ａ）に示すように、ＢＷＢ１１からの信号がＯｐｅｎの場合には、Ｓｌｏｔ  ＩＤ＿Ｉ端子は電源電位ＶＣＣとなり、Ｓｌｏｔ  ＩＤは、図７（Ｂ）に示すように、Ｈｉｇｈとなる。
【０００６】
図７（Ｃ）に示すように、ＢＷＢ１１からの信号が、ＧＮＤレベル（Ｌｏｗ）の場合、Ｓｌｏｔ  ＩＤ＿Ｉ端子は、ＧＮＤ側の電位に設定され、Ｓｌｏｔ  ＩＤは、図７（Ｄ）に示すように、Ｌｏｗとなる。
【０００７】
図７に示す例では、ＦＰＧＡ１３のＳｌｏｔ  ＩＤ＿Ｉ端子に接続する入力回路（不図示）が、ＢＷＢ１１からの信号がＯｐｅｎのとき、Ｈｉｇｈ（例えば論理１）、ＧＮＤ電位のとき、Ｌｏｗ（例えば論理０）と識別することによって、Ｓｌｏｔ  ＩＤを２値で識別している。
【０００８】
通常、３値以上の信号を識別するには、アナログ信号の電位を識別し、３値以上のデジタル信号に変換し、Ｓｌｏｔ  ＩＤを３値以上で識別する手法が、従来より用いられている。
【０００９】
図８は、関連技術として、ＢＷＢ１１からのＳｌｏｔ  ＩＤの状態を表す入力アナログ信号を、カード１２内のＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１４を用いてデジタル信号に変換する場合の典型的な一例を示す。図８に示す例では、ＡＤＣ１４の出力が２ビットであり、ＦＰＧＡ１３では、Ｓｌｏｔ  ＩＤを３値で識別する。
【００１０】
図８に示すように、カード１２において、ＡＤＣ１４のアナログ入力端子と電源ＶＣＣ間に抵抗Ｒ２、ＡＤＣ１４のアナログ入力端子とＧＮＤ間に抵抗Ｒ３が接続されている。抵抗Ｒ２、Ｒ３の抵抗値は、ＢＷＢ１１からの信号がＯｐｅｎ時に、ＨｉｇｈにもＬｏｗにも見せないための抵抗値であり、例えばＲ２＝４．７ｋΩ、Ｒ３＝４．７ｋΩとされる。
【００１１】
図８において、ＢＷＢ１１からの信号を、カード１２内のＡＤＣ１３を介してデジタル信号に変換し、ＦＰＧＡ１３のスロットＩＤ入力端子（Ｓｌｏｔ  ＩＤ＿Ｉ）に入力する。カード１２内のＦＰＧＡ１３では、
・ＡＤＣ１４からのデジタル信号が”１１”の場合は、Ｓｌｏｔ  ＩＤはＨｉｇｈ（図８（Ａ）、（Ｂ））、
・ＡＤＣ１４からのデジタル信号が”００”の場合は、Ｓｌｏｔ  ＩＤはＬｏｗ（図８（Ｃ）、（Ｄ））、
・ＡＤＣ１４からのデジタル信号がそれ以外（すなわち”１０”、又は”０１”）の場合は、Ｓｌｏｔ  ＩＤはＯｐｅｎ（図８（Ｅ）、（Ｆ））という具合に３値で識別する。
【００１２】
なお、特許文献１には、電子部品検査装置で電子部品の定数が検査対象とされる被検査回路として、電源とＧＮＤ間に接続された抵抗とコンデンサと、抵抗と被検査静電容量の接続点に抵抗を介してＣＰＵのＩ／Ｏポートが接続された構成が開示されている。しかしながら、特許文献１に記載された発明は、スロットＩＤの検出とは全く異なる構成である。また、特許文献２には、外部端子の入力電位に第３の固定電位を必要とせずに、３通りの入力状態（第１固定電位、第２固定電位、フローティング状態）を判別する３値入力判別回路の構成が開示されている。しかしながら、特許文献２に記載された発明も、その構成は、後述される本発明とは全く相違している。
【００１３】
【特許文献１】特開２００１−２６４３９８号公報
【特許文献２】特開平８−１８４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記した関連技術の伝送装置におけるＳｌｏｔ  ＩＤの識別方法では、次のような問題点がある。
【００１５】
１ビットで識別できるのがＨｉｇｈ、Ｌｏｗ信号の２値であるため、多種のＳｌｏｔ  ＩＤが必要になった場合、Ｓｌｏｔ  ＩＤのビット数が増え、このため、Ｓｌｏｔ  ＩＤ＿Ｉ端子が増大する。
【００１６】
一方、１ビットで、３値以上識別するためには、図８に示したように、カードにＡＤＣ等の付加回路が必要とされる。このため、実装密度を上げることができない。
【００１７】
したがって、本発明の目的は、ＡＤＣ等を用いることなく、１ビットあたりのＳｌｏｔ  ＩＤを少なくとも３値で識別可能とする装置、方法を提供することにある。
【課題を解決するための手段】
【００１８】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００１９】
本発明の１つの側面（アスペクト）に係る方法は、装置に実装されるカードの前記装置内での実装位置情報に対応するスロットＩＤを前記カードで識別するにあたり、
前記装置側からのスロットＩＤ信号を入力する前記カード側のスロットＩＤ入力端子に所定パタンの識別信号を供給し、
前記スロットＩＤ信号と前記識別信号が供給される前記スロットＩＤ入力端子からスロットＩＤを少なくとも３値で検出する。
【００２０】
本発明において、前記識別信号がパルス信号を含む。
【００２１】
本発明において、前記スロットＩＤを高電位、低電位、オープンの少なくとも３値で検出する。
【００２２】
本発明において、前記識別信号が、波形をなまらせたパルス信号を含む。
【００２３】
本発明において、前記識別信号が、パルス波形の高電位期間及び／又は低電位期間が異なる複数種のパルスを含む。
【００２４】
本発明において、前記スロットＩＤを高電位、低電位、高電位と低電位の間の少なくとも１つの中間電位の少なくとも３値を検出する。
【００２５】
本発明の他の側面（アスペクト）に係る検出回路は、装置に実装されるカード内に設けられ、前記カードの前記装置内での実装位置情報に対応するスロットＩＤを検出する検出回路であって、
前記装置側からのスロットＩＤ信号を入力する前記カード側のスロットＩＤ入力端子に所定パタンの識別信号を供給する手段を備え、
前記スロットＩＤ信号と前記識別信号が供給される前記スロットＩＤ入力端子からスロットＩＤを少なくとも３値で検出する。
【００２６】
本発明に係る検出回路において、前記識別信号がパルス信号を含む。
【００２７】
本発明に係る検出回路において、前記スロットＩＤを高電位、低電位、オープンの少なくとも３値で検出する。
【００２８】
本発明に係る検出回路において、前記識別信号が、波形をなまらせたパルス信号を含む構成としてもよい。
【００２９】
本発明に係る検出回路において、前記識別信号が、パルス波形の高電位期間及び／又は低電位期間が異なる複数種のパルスを含む構成としてもよい。
【００３０】
本発明に係る検出回路において、前記スロットＩＤ入力端子のパルス列の２値化信号から、高電位、低電位、高電位と低電位の間の少なくとも１つの中間電位の少なくとも３値を検出する。
【００３１】
本発明に係る検出回路において、前記識別信号の出力端子と前記スロットＩＤ入力端子との間に抵抗が挿入されている構成としてもよい。
【００３２】
本発明に係る検出回路において、前記識別信号の出力端子と前記スロットＩＤ入力端子との間に抵抗が挿入され、前記抵抗とＣＲ回路をなす容量素子が、前記スロットＩＤ入力端子に接続されている構成としてもよい。
【００３３】
本発明に係る検出回路において、前記スロットＩＤ入力端子は、高電位電源に抵抗を介して接続されている構成としてもよい。
【００３４】
本発明に係る検出回路において、前記スロットＩＤ入力端子は、前記カードが実装される前記装置側において、
高電位、
低電位、
前記高電位と前記低電位の間の所定の中間電位
のうちの１つの端子に接続されるか、又は、
オープン状態とされる構成としてもよい。
【００３５】
本発明において、上記検出回路は、例えばＦＰＧＡ等の半導体デバイスに組み込まれる。本発明によれば、上記検出回路を備えたカードが提供される。また、本発明によれば、上記カードを実装する伝送装置が提供される。
【発明の効果】
【００３６】
本発明によれば、ＡＤＣ等を用いることなく、スロットＩＤを高電位、低電位、オープンの少なくとも３値で識別可能としている。
【００３７】
また、本発明によれば、スロットＩＤ入力端子に時定数を持たせたパルス列を入力することにより、スロットＩＤを高電位、低電位、オープン状態以外の中間電位でも、判別可能になり、例えば４値等、３値以上での識別を可能としている。
【発明を実施するための最良の形態】
【００３８】
上記した本発明についてさらに詳細に説述すべく、実施例を説明する。本発明によれば、装置に実装されるカードの実装位置情報に対応するスロットＩＤの識別を行う検出回路（１３）のスロットＩＤ入力端子（Ｓｌｏｔ  ＩＤ＿Ｉ）に、所定パタンの識別信号（例えばデジタルパルス信号）を印加し、検出回路（１３）は、装置側から、１つ（１ビット）のスロットＩＤ入力端子（Ｓｌｏｔ  ＩＤ＿Ｉ）に入力されるスロットＩＤ（Ｓｌｏｔ  ＩＤ）を、ＡＤＣを用いることなく、少なくとも３値（例えばＨｉｇｈ）、Ｌｏｗ、オープン（Ｏｐｅｎ）の３値）で検出する。
【００３９】
また、本発明によれば、前記識別信号としてパルス波形をなまらせたパルス信号を、スロットＩＤ入力端子（Ｓｌｏｔ  ＩＤ＿Ｉ）に供給し、スロットＩＤ入力端子（Ｓｌｏｔ  ＩＤ＿Ｉ）のパルス列の時間的変化から、１つ（１ビット）のスロットＩＤ入力端子（Ｓｌｏｔ  ＩＤ＿Ｉ）に入力されるＳｌｏｔ  ＩＤを、高電位、低電位、高電位と低電位の間の少なくとも１つの中間電位の少なくとも３値で検出する。この場合、１つ（１ビット）のスロットＩＤ入力端子（Ｓｌｏｔ  ＩＤ＿Ｉ）におけるＳｌｏｔ  ＩＤを、高電位、低電位、オープン状態以外の中間電位でも判別可能としている。
【００４０】
本発明において、識別信号は、パルス波形のＨｉｇｈ期間、及び／又はＬｏｗ期間が時間軸上で変化する複数種のパルス信号を含む構成としてもよい。本発明によれば、カード内の実装密度が厳しい場合や、多種のＳｌｏｔ  ＩＤが必要な場合に対処可能である。以下、実施例に即して説明する。
【実施例】
【００４１】
図１は、本発明の実施例において、Ｓｌｏｔ  ＩＤ（１ビットの場合）を３値で識別する構成を示す図である。伝送装置に実装されるカード１２において、Ｓｌｏｔ  ＩＤ識別機能を備えたＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）１３（本発明の検出回路に対応する）のＳｌｏｔ  ＩＤ＿Ｉ端子は、抵抗Ｒ４を介して電源端子ＶＣＣに接続され、抵抗Ｒ５を介してＳｌｏｔ＿ＩＤ＿Ｏ端子に接続される。抵抗Ｒ４の抵抗値に対して、Ｒ５の抵抗値が十分に小さい。特に制限されないが、本実施例において、抵抗Ｒ４の抵抗値は４．７ｋΩ、抵抗Ｒ５の抵抗値は３３０Ωとしている。抵抗Ｒ５は、Ｓｌｏｔ  ＩＤ＿Ｉ端子が電源端子ＶＣＣやグランド端子ＧＮＤが接続された場合、出力側のＳｌｏｔ＿ＩＤ＿Ｏ端子に負荷をかけないための抵抗である。なお、本実施例のカード１２は、例えば図６に示した伝送装置１０に実装され、図１のＢＷＢ１１は、図６のＢＷＢ１１に対応する。
【００４２】
図１において、Ｓｌｏｔ  ＩＤを識別するＦＰＧＡ１３は、所定パタンのデジタル信号（識別信号）をＳｌｏｔ  ＩＤ＿Ｏ端子から出力し、抵抗Ｒ４の抵抗値（４．７ｋΩ）に対して、十分に抵抗値（３３０Ω）の小さい抵抗Ｒ５を介して、Ｓｌｏｔ  ＩＤ＿Ｉ端子に印加する。かかる構成により、Ｓｌｏｔ  ＩＤを識別するＦＰＧＡ１３は、Ｓｌｏｔ  ＩＤ＿Ｉ端子の状態から、Ｓｌｏｔ  ＩＤをＨｉｇｈ、Ｌｏｗ、Ｏｐｅｎの３値で識別することが可能である。
【００４３】
図１（Ａ）は、ＢＷＢ１１からの信号がＨｉｇｈレベル（ＶＣＣ）の場合である。この場合、図１（Ｂ）に示すように、Ｓｌｏｔ  ＩＤ＿Ｉ端子はＨｉｇｈとなる。
【００４４】
図１（Ｃ）は、ＢＷＢ１１からの信号がＬｏｗレベル（ＧＮＤ）の場合である。この場合、図１（Ｄ）に示すように、Ｓｌｏｔ  ＩＤ＿Ｉ端子はＬｏｗ（ＤＣ信号）となる。
【００４５】
図１（Ｅ）は、ＢＷＢ１１からの信号がＯｐｅｎの場合である。この場合、図１（Ｆ）に示すように、Ｓｌｏｔ  ＩＤ＿Ｉ端子にはＳｌｏｔ  ＩＤ＿Ｏ端子からのパタンが与えられる。
【００４６】
図２乃至図５は、本発明の別の実施例において、Ｓｌｏｔ  ＩＤ（１ビットの場合）を３値以上の４値で識別する手法を説明する図である。すなわち、図２は、ＢＷＢ１１からの信号がＨｉｇｈ（ＶＣＣ）、図３は、ＢＷＢ１１からの信号が（２／３）ＶＣＣ、図４は、ＢＷＢ１１からの信号が（１／３）ＶＣＣ、図５は、ＢＷＢ１１からの信号がＬｏｗ（ＧＮＤ電位）の場合を説明する図である。なお、図２乃至図５のカード１２は、例えば図６に示した伝送装置１０に実装され、図２乃至図５のＢＷＢ１１は、図６のＢＷＢ１１に対応する。
【００４７】
本実施例では、図１に示した構成に対して、Ｓｌｏｔ  ＩＤ＿Ｏ端子からＳｌｏｔ  ＩＤ＿Ｉ端子に印加される識別信号（パルス信号）に、時定数を持たせるようにしたものである（パルス波形の立ち上がり、立ち下がりをなまらせる）。時定数を持たせる手法として、例えばコンデンサを用いてＣＲ回路を構成するか、ＦＰＧＡ１３のＳｌｏｔ  ＩＤ＿Ｏ端子の出力バッファ（不図示）の電流容量（電流駆動能力）を変える。あるいは、Ｓｌｏｔ  ＩＤ＿Ｏ端子の出力バッファ（不図示）からのパルス信号の立ち上がり、立ち下がりのスルーレートを調整する（低くする）任意の構成が用いられる。
【００４８】
ＦＰＧＡ１３のＳｌｏｔ  ＩＤ＿Ｏ端子からは、前記実施例と同様、所定パタンのデジタル信号（識別信号）が出力される。本実施例では、所定パタンの識別信号として、パルスの幅（Ｈｉｇｈ期間又はＬｏｗ期間）、及び／又は、パルスのサイクルタイム（Ｌｏｗ期間＋Ｈｉｇｈ期間）が、時間軸上で変化するパルス列を含む。
【００４９】
図２（Ａ）に示すように、カード１２において、ＢＷＢ１１からの信号を入力するＳｌｏｔ  ＩＤ＿Ｉ端子とＧＮＤ間に、コンデンサＣ１（＝１ｕＦ）を接続して時定数を持たせる。すなわち、抵抗Ｒ７とコンデンサＣ１がＣＲ回路（時定数τ＝ＣＲ）を構成している。
【００５０】
なお、特に制限されないが、本実施例では、図２（Ｂ）、図３（Ｂ）、図４（Ｂ）、図５（Ｂ）に示すように、Ｓｌｏｔ  ＩＤ＿Ｏ端子からの所定パタンの識別信号として、パルス幅の小さなパルス（Ｈｉｇｈパルス）から始まり、時間とともにパルス幅の大きなパルス（Ｈｉｇｈパルス）を含むパルス列（パルスのＬｏｗ期間も順次長くなる）が出力され、ＣＲ回路で波形をなまらせたパルスがＳｌｏｔ  ＩＤ＿Ｉ端子に入力される。
【００５１】
図２（Ａ）の抵抗Ｒ６は４．７ｋΩ、抵抗Ｒ７は３３０Ωである。図３（Ａ）の抵抗Ｒ８は４．７ｋΩ、抵抗Ｒ９は８．２ｋΩ、抵抗Ｒ１０は３３０Ωである。抵抗Ｒ８とＲ９の接続点の電位は、（２／３）ＶＣＣ相当である。図４（Ａ）の抵抗Ｒ１２は４．７ｋΩ、抵抗Ｒ１１は１０ｋΩ、抵抗Ｒ１３は３３０Ωである。抵抗Ｒ１１とＲ１２の接続点の電位は（１／３）ＶＣＣ相当である。図５の抵抗Ｒ１４は３３０Ωである。
【００５２】
これらの抵抗値は、ＶＣＣ（Ｈｉｇｈ）に見せる場合（図２）、２／３ＶＣＣに見せる場合（図３）、１／３ＶＣＣに見せる場合（図４）、ＧＮＤ（Ｌｏｗ）に見せる場合（図５）の抵抗値である。また、Ｒ７、Ｒ１０、Ｒ１３、Ｒ１４は、Ｓｌｏｔ  ＩＤ＿Ｉ端子にＶＣＣやＧＮＤが接続された場合、出力側のＳｌｏｔ  ＩＤ＿Ｏ端子に負荷をかけないための抵抗である。
【００５３】
図２乃至図５において、Ｓｌｏｔ  ＩＤを識別するＦＰＧＡ１３から、時間的に変化する何種類かのパルス幅を持ったパタンのパルス列を、Ｓｌｏｔ  ＩＤ＿Ｏ端子から出力し、それぞれ、抵抗（Ｒ７、Ｒ１０、Ｒ１３、Ｒ１４）を介してＳｌｏｔ  ＩＤ＿Ｉ端子に入力する。
【００５４】
Ｓｌｏｔ  ＩＤを識別するＦＰＧＡ１３は、Ｓｌｏｔ  ＩＤ＿Ｉ端子の状態から、Ｓｌｏｔ  ＩＤを、Ｈｉｇｈ、２／３ＶＣＣ、１／３ＶＣＣ、Ｌｏｗの４値で識別する。
【００５５】
図２において、ＢＷＢ１１からの信号が電源電位ＶＣＣの場合は、ＦＢＧＡ１３のＳｌｏｔ  ＩＤ＿Ｉ端子は、ある一定期間ずっとＨｉｇｈとなる（図２（Ｂ）の入力電位、図２（Ｃ）のＳｌｏｔ  ＩＤ＿Ｉ参照）。
【００５６】
図５に示すように、ＢＷＢ１１からの信号がＧＮＤ電位の場合は、ＦＢＧＡ１３のＳｌｏｔ  ＩＤ＿Ｉ端子は、ある一定期間ずっとＬｏｗとなる（図５（Ｂ）の入力電位、図５（Ｃ）のＳｌｏｔ  ＩＤ＿Ｉ参照）。
【００５７】
図３において、ＢＷＢ１１からの信号が２／３ＶＣＣの場合、Ｓｌｏｔ  ＩＤ＿Ｏ端子から出力されるパタン信号（パルス幅を時間的に変えて出力）は抵抗Ｒ１０とコンデンサＣ１のＣＲ回路の時定数をもって鈍らされ、Ｓｌｏｔ  ＩＤ＿Ｉ端子には、ある一定期間Ｈｉｇｈ（Ｓｌｏｔ  ＩＤ＿Ｉ端子の電位がスレッショルド電位を超える）が見えた後、一瞬Ｌｏｗが見え（Ｓｌｏｔ  ＩＤ＿Ｉ端子の電位がスレッショルド電位を下回る）、その後幅広いＨｉｇｈパルス（Ｓｌｏｔ  ＩＤ＿Ｉ端子の電位がスレッショルド電位を超える）が見える。このように、Ｓｌｏｔ  ＩＤ＿Ｉ端子での入力パルスの時間的な変化から、（２／３）ＶＣＣレベルを識別することができる。
【００５８】
なお、コンデンサＣ１の一端には、ＢＷＢ１１側の抵抗Ｒ８、Ｒ９による分圧電圧（２／３）ＶＣＣが印加され、さらにＳｌｏｔ  ＩＤ＿Ｏ端子からのパルスが印加されるため、図３（Ｂ）に示すように、Ｓｌｏｔ  ＩＤ＿Ｏ端子からのパルス（破線で示すようにＣＲ時定数で鈍っている）の印加開示時点から、コンデンサＣ１の端子電圧（したがってＳｌｏｔ  ＩＤ＿Ｉ端子の電圧）は、スレッショルド電圧（例えば０．５ＶＣＣ）よりも高く、Ｈｉｇｈパルスとなる（図３（Ｃ）参照）。ＦＰＧＡ１３は、Ｓｌｏｔ  ＩＤ＿Ｉ端子の入力パルスの時間的な変化（図３（Ｂ）参照）をシリアルに期待値パタンと比較することでＳｌｏｔ  ＩＤが（２／３）ＶＣＣであることを識別するようにしてもよい。Ｓｌｏｔ  ＩＤ＿Ｉ端子の入力パルスを所定期間の時間平均（時間積分）あるいは実効値（root mean square value）等を求めることで、ＢＷＢ１１からの信号のレベルを導出するようにしてもよい。
【００５９】
図４の場合、ＢＷＢ１１からの信号がＯｐｅｎ状態を１／３ＶＣＣに見せている。すなわち、Ｓｌｏｔ  ＩＤ＿Ｏ端子から出力されるパタン信号（パルス幅を時間的に変えて出力）はＲ１３とＣ１のＣＲ回路の時定数をもって鈍らされ、Ｓｌｏｔ  ＩＤ＿Ｉ端子には、ある一定期間Ｌｏｗ（Ｓｌｏｔ  ＩＤ＿Ｉ端子の電位がスレッショルド電位を下回る）が見えた後、一瞬Ｈｉｇｈが見え（Ｓｌｏｔ  ＩＤ＿Ｉ端子の電位がスレッショルド電位を超える）、その後、若干幅広のＨｉｇｈパルス（Ｓｌｏｔ  ＩＤ＿Ｉ端子の電位がスレッショルド電位を超える）が見え、つづいて、Ｈｉｇｈパルスが見える。このように、Ｓｌｏｔ  ＩＤ＿Ｉ端子での入力パルスの時間的な変化から、（１／３）ＶＣＣレベルを識別することができる。
【００６０】
なお、コンデンサＣ１の一端には、ＢＷＢ１１側の抵抗Ｒ１１、Ｒ１２による、（スレッショルド電圧以下の分圧電圧（１／３）ＶＣＣが印加され、Ｓｌｏｔ  ＩＤ＿Ｏ端子からのパルスが印加される。この図４（Ｂ）に示すように、Ｓｌｏｔ  ＩＤ＿Ｏ端子からのパルス（破線で示すようにＣＲ時定数で鈍っている）の印加開示時、コンデンサＣ１の端子電圧（したがってＳｌｏｔ  ＩＤ＿Ｉ端子の電圧）はスレッショルド電圧（０．５ＶＣＣ）よりも低く、Ｓｌｏｔ  ＩＤ＿Ｏ端子からのパルスによるコンデンサＣ１の充電作用により、コンデンサＣ１の端子電圧がスレッショルド電圧を超えたとき、Ｈｉｇｈパルスとなる（図４（Ｃ）参照）。ＦＰＧＡ１３は、Ｓｌｏｔ  ＩＤ＿Ｉ端子の入力パルスの時間的な変化（図４（Ｂ）参照）をシリアルに期待値パタンと比較することでＳｌｏｔ  ＩＤが（１／３）ＶＣＣであることを識別するようにしてもよい。Ｓｌｏｔ  ＩＤ＿Ｉ端子の入力パルスを所定期間の時間平均（時間積分）あるいは実効値（root mean square value）等を求めることで、ＢＷＢ１１からの信号のレベルを導出するようにしてもよい。
【００６１】
なお、図３において、抵抗Ｒ８、Ｒ９の抵抗値に対して、抵抗Ｒ１０の抵抗値が十分に小さい必要がある。図４において、Ｒ１１、Ｒ１２の抵抗値に対して、Ｒ１３の抵抗値が十分に小さい必要がある。
【００６２】
このように、本実施例によれば、ＡＤＣを用いることなく、Ｓｌｏｔ  ＩＤを入力する１つ（１ビット）のＳｌｏｔ  ＩＤ＿Ｉ端子に対してさらにシリアルビット信号（デジタルパルス列信号）を識別信号として供給することにより、１つ（１ビット）のＳｌｏｔ  ＩＤ＿Ｉ端子につき、少なくとも３値（例えばＨｉｇｈ、Ｌｏｗ、Ｏｐｅｎ）で識別することができる。
【００６３】
さらに図２乃至図５に示したように、コンデンサＣ１により信号に時定数を持たせた場合、回路をカード内に実装し、Ｓｌｏｔ  ＩＤを識別するＦＰＧＡのＳｌｏｔ  ＩＤ＿Ｏ端子から時間的に変化する何種類かの幅を持ったパタンの信号を出力することで、１つ（１ビット）のＳｌｏｔ  ＩＤ＿Ｉ端子の状態から、Ｓｌｏｔ  ＩＤを少なくとも３値（Ｈｉｇｈ、Ｌｏｗ、少なくとも１つの中間電位）で識別することができる。すなわち、実施例によれば、時定数と時間的に変化する何種類かの幅を持ったデジタル信号のパタンの識別信号を印加する構成により、１ビットのみで、Ｈｉｇｈ、Ｌｏｗ、Ｏｐｅｎ以外の中間電位でも識別可能になる。
【００６４】
図２乃至図５では、４値（ＶＣＣ、２／３ＶＣＣ、１／３ＶＣＣ、ＧＮＤ）のＳｌｏｔ  ＩＤを識別する場合について示したが、本発明はかかる構成に制限されるものでないことは勿論である。
【００６５】
本実施例において、
Ｓｌｏｔ  ＩＤ＿Ｏ端子から出力される時間的に変化するパタン信号、
時定数の持たせ方（ＦＰＧＡの出力バッファの電流容量を変化させたり、あるいは可変容量コンデンサを用いる等の手法）、
設定する抵抗値
により、識別できるＳｌｏｔ  ＩＤは、多種にわたって識別が可能である。
【００６６】
本実施例によれば、カード内において、Ｓｌｏｔ  ＩＤ検出のためにＡＤＣを用いることなく、デジタル・パルス列信号を用いることで、Ｈｉｇｈ、Ｌｏｗ、Ｏｐｅｎの３値の信号が識別可能とされ、１ビット（１つのＳｌｏｔ  ＩＤ＿Ｉ端子）で３種類のカードが識別可能である。さらに、パルス列信号（識別信号）に時定数を持たせ、パルス波形を時間的に変化させることにより、１ビットで３種類以上の多種のカードが識別可能である。ＡＤＣを用いることなく、デジタル信号のみで、多種のカードを識別できる本発明は、実装密度が厳しいカードや、伝送装置内のカードの種類が多い場合等に、特に有効である。
【００６７】
上記実施例では、Ｓｌｏｔ  ＩＤを識別する検出回路としてＦＰＧＡを用いた例を示したが、ＦＰＧＡに限定されるものでなく、他の半導体集積回路あるいはディスクリート素子等で構成してもよい。Ｓｌｏｔ  ＩＤ＿Ｉ端子に印加するパルス列のパタンをＦＰＧＡから出力しているが、他のユニット（あるいは回路）から、Ｓｌｏｔ  ＩＤ＿Ｉ端子に印加するパルス列のパタンを出力する構成としてもよいことは勿論であり、この場合、他のユニット（あるいは回路）がＳｌｏｔ  ＩＤを識別する検出回路の一部を構成することになる。
【００６８】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施例を説明する図である。
【図２】本発明の一実施例を説明する図である。
【図３】本発明の一実施例を説明する図である。
【図４】本発明の一実施例を説明する図である。
【図５】本発明の一実施例を説明する図である。
【図６】伝送装置を説明する図である。
【図７】関連技術の典型的な構成の一例を説明する図である。
【図８】関連技術の典型的な構成の別の例を説明する図である。
【符号の説明】
【００７０】
１０  伝送装置
１１  ＢＷＢ
１２  カード
１３  ＦＰＧＡ
１４  ＡＤＣ
【図１】
0005136884.tif 000002
【図２】
0005136884.tif 000003
【図３】
0005136884.tif 000004
【図４】
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【図５】
0005136884.tif 000006
【図６】
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【図７】
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【図８】
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