(57)【特許請求の範囲】
【請求項１】
表面に第１の電極を備えた回路基板を用意する工程と、
前記回路基板の表面に第１の膜を形成する工程と、
前記第１の膜に第１の開口を形成して、前記第１の電極を露出させる工程と、
表面に第２の電極を備えた半導体素子を用意する工程と、
前記半導体素子の表面に第２の膜を形成する工程と、
前記第２の膜に第２の開口を形成して、前記第２の電極を露出させる工程と、
前記第２の電極に半田バンプを形成する工程と、
前記第１の電極および前記半田バンプの少なくとも一方にフラックスを塗布する工程と、
前記第１の膜と前記第２の膜とを対向させ、前記第１の電極に前記半田バンプを接合する工程と、
前記回路基板と前記半導体素子との隙間に洗浄液を供給して、前記隙間に存在する前記フラックスを洗浄する工程と、
前記フラックスを洗浄する工程前に、前記第１の膜および前記第２の膜の少なくとも一方の表面に凹部を形成する工程と、
を含み、
前記第１の膜に前記凹部を形成する際には、前記凹部を、前記第１の膜内の、前記第１の開口から離れた位置に、前記回路基板の表面に達しない深さで形成し、
前記第２の膜に前記凹部を形成する際には、前記凹部を、前記第２の膜内の、前記第２の開口から離れた位置に、前記半導体素子の表面に達しない深さで形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の膜に前記第１の開口を形成する工程中に、前記第１の膜に前記凹部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の膜に前記第２の開口を形成する工程中に、前記第２の膜に前記凹部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
表面に第１の電極を備えた回路基板を用意する工程と、
前記回路基板の表面に第１の膜を形成する工程と、
前記第１の膜に第１の開口を形成して、前記第１の電極を露出させる工程と、
表面に第２の電極を備えた半導体素子を用意する工程と、
前記半導体素子の表面に第２の膜を形成する工程と、
前記第２の膜に第２の開口を形成して、前記第２の電極を露出させる工程と、
前記第２の電極に半田バンプを形成する工程と、
前記第１の電極および前記半田バンプの少なくとも一方にフラックスを塗布する工程と、
前記第１の膜と前記第２の膜とを対向させ、前記第１の電極に前記半田バンプを接合する工程と、
前記回路基板と前記半導体素子との隙間に洗浄液を供給して、前記隙間に存在する前記フラックスを洗浄する工程と、
前記フラックスを洗浄する工程前に、前記第１の膜および前記第２の膜の少なくとも一方の表面に凸部を形成する工程と、
を含み、
前記第１の膜に前記凸部を形成する際には、前記凸部を、前記第１の膜上の、前記第１の開口から離れた位置に、前記第２の膜側の対向部位と接触しない高さで形成し、
前記第２の膜に前記凸部を形成する際には、前記凸部を、前記第２の膜上の、前記第２の開口から離れた位置に、前記第１の膜側の対向部位と接触しない高さで形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
表面に第１の電極を備えた回路基板と、
前記回路基板の表面に形成され、前記第１の電極を露出させる第１の開口を備えた第１の膜と、
前記回路基板の上方に配設され、前記第１の膜に対向する表面に第２の電極を備えた半導体素子と、
前記半導体素子の表面に形成され、前記第２の電極を露出させる第２の開口を備えた第２の膜と、
前記第２の電極に形成され、前記第２の電極を前記第１の電極に接続させる半田バンプと、
前記第１の膜および前記第２の膜の少なくとも一方の表面に形成され、前記第１の電極と前記第２の電極が前記半田バンプで接続された前記回路基板と前記半導体素子の隙間に供給される洗浄液の流れを変化させてフラックスを洗浄するための凹部または凸部と、
を備え、
前記第１の膜に形成される前記凹部は、前記第１の膜内の、前記第１の開口から離れた位置に、前記回路基板の表面に達しない深さで形成され、
前記第２の膜に形成される前記凹部は、前記第２の膜内の、前記第２の開口から離れた位置に、前記半導体素子の表面に達しない深さで形成され、
前記第１の膜に形成される前記凸部は、前記第１の膜上の、前記第１の開口から離れた位置に、前記第２の膜側の対向部位と接触しない高さで形成され、
前記第２の膜に形成される前記凸部は、前記第２の膜上の、前記第２の開口から離れた位置に、前記第１の膜側の対向部位と接触しない高さで形成される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、回路基板に半導体素子を実装して構成される半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話など電子機器の小型化、高密度化に伴い、半導体素子を回路基板に実装するための実装密度の向上が要求されている。この要求を満たすために、半導体素子の表面電極上に半田などで形成したバンプ（突起）を格子状に配置し、それを、回路基板表面に形成した電極に対して、半導体素子の表面を下に向けて直接接合するＦＣ（Ｆｌｉｐ  Ｃｈｉｐ：フリップチップ）と呼ばれる実装方法を用いたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ：ボール  グリッド  アレイ）パッケージ、ＦＣＢＧＡが広く使用されている。
【０００３】
ＦＣＢＧＡでは、半導体素子を半田バンプによって基板に接合する際に、フラックスが半田バンプおよび電極に塗布される。回路基板に半導体素子を接合した後に、回路基板と半導体素子との間にフラックスが残留していると、イオン成分による電極間のマイグレーションによってショートが発生するため、半導体装置の信頼性が低下してしまう。
【０００４】
また、ＦＣＢＧＡでは、半田バンプの接続信頼性を向上させるために、半導体素子と回路基板の隙間にアンダーフィル樹脂を充填する実装方法が行われている。図１７（Ａ）に示すように、このアンダーフィル樹脂１００６を充填する際にフラックス１００７が残留していると、残留しているフラックス１００７によってアンダーフィル樹脂１００６の充填が阻害されることになる。この結果、アンダーフィル樹脂１００６内にボイド１００８が形成されて接続強度の低下およびショートが発生する可能性が増加し、半導体装置１００１の信頼性が低下してしまう。さらに、ＦＣＢＧＡの回路基板１００２と半導体素子１００３との隙間は５０〜１００μｍと狭いため、隙間内のフラックスを洗浄することは困難である。
【０００５】
これに対し、フラックスの残留に対する一般的な洗浄方法として、半導体装置を水などの洗浄液中に浸漬させながら揺動してフラックスを洗浄する方法、超音波によってフラックスを洗浄する方法などがある。
【０００６】
また、ＦＣＢＧＡの回路基板と半導体素子との隙間に洗浄液を浸入させ、隙間に沿って洗浄液の高速な流れを形成することによって、隙間の内部に浸入している洗浄液を吸引させることにより、隙間の内部を洗浄する技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開平１１−３００２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、半導体装置を洗浄液中に浸漬させながら揺動してフラックスを洗浄する方法でＦＣＢＧＡの隙間内を洗浄しても、上記のように洗浄液がＦＣＢＧＡの微小な隙間内に入りにくく、また、揺動してもＦＣＢＧＡの隙間内の洗浄液自体がほとんど動かないため、有効な洗浄効果は得られにくいという問題点がある。
【０００８】
また、超音波によってフラックスを洗浄する方法でＦＣＢＧＡの隙間内を洗浄しても、一般的に使用されている低周波数帯の超音波を用いると、キャビテーションによる強力な洗浄効果が得られる一方、半導体素子にダメージを与えてしまう可能性があるという問題点がある。また、キャビテーションの発生しない高周波数帯の超音波を用いた半導体素子デバイスなどの洗浄用の洗浄機も開発されているが、これをＦＣＢＧＡの隙間内の洗浄に用いても十分な洗浄効果が得られにくいという問題点がある。
【０００９】
また、特許文献１に記載されている技術では、図１７（Ｂ）に示すように、洗浄槽内に低圧の水流１０８７を流すことにより、半導体装置１００１の回路基板１００２と半導体素子１００３の隙間内のフラックス１００７の洗浄について高い洗浄効果を期待できるが、この隙間以外に水流１０８７のパスがあると、水流１０８７がそのパスを流れてしまい隙間への液流が弱まるので、洗浄性が低下する。このため、ワーク毎に水流１０８７をコントロールする専用洗浄治具が必要となり、コストが高くなるという問題点がある。
【００１０】
本発明はこのような点に鑑みてなされたものであり、回路基板と半導体素子との隙間の洗浄効果を高めることによって、信頼性が高い半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、表面に第１の電極を備えた回路基板を用意する工程と、前記回路基板の表面に第１の膜を形成する工程と、前記第１の膜に第１の開口を形成して、前記第１の電極を露出させる工程と、表面に第２の電極を備えた半導体素子を用意する工程と、前記半導体素子の表面に第２の膜を形成する工程と、前記第２の膜に第２の開口を形成して、前記第２の電極を露出させる工程と、前記第２の電極に半田バンプを形成する工程と、前記第１の電極および前記半田バンプの少なくとも一方にフラックスを塗布する工程と、前記第１の膜と前記第２の膜とを対向させ、前記第１の電極に前記半田バンプを接合する工程と、前記回路基板と前記半導体素子との隙間に洗浄液を供給して、前記隙間に存在する前記フラックスを洗浄する工程と、前記フラックスを洗浄する工程前に、前記第１の膜および前記第２の膜の少なくとも一方の表面に凹部を形成する工程と、を含み、前記第１の膜に前記凹部を形成する際には、前記凹部を、前記第１の膜内の、前記第１の開口から離れた位置に、前記回路基板の表面に達しない深さで形成し、前記第２の膜に前記凹部を形成する際には、前記凹部を、前記第２の膜内の、前記第２の開口から離れた位置に、前記半導体素子の表面に達しない深さで形成する半導体装置の製造方法が提供される。
【００１２】
このような半導体装置の製造方法によれば、表面に第１の電極を備えた回路基板が用意される。次に、回路基板の表面に第１の膜が形成される。次に、第１の膜に第１の開口が形成され、第１の電極が露出させられる。次に、表面に第２の電極を備えた半導体素子が用意される。次に、半導体素子の表面に第２の膜が形成される。次に、第２の膜に第２の開口が形成され、第２の電極が露出させられる。次に、第２の電極に半田バンプが形成される。次に、第１の電極および半田バンプの少なくとも一方にフラックスが塗布される。次に、第１の膜と第２の膜とが対向させられ、第１の電極に半田バンプが接合される。次に、回路基板と半導体素子との隙間に洗浄液が供給される。次に、隙間に存在するフラックスが洗浄される。ここで、フラックスを洗浄する工程前に、第１の膜および第２の膜の少なくとも一方に凹部が形成される。
【００１３】
また、本発明の一観点によれば、表面に第１の電極を備えた回路基板を用意する工程と、前記回路基板の表面に第１の膜を形成する工程と、前記第１の膜に第１の開口を形成して、前記第１の電極を露出させる工程と、表面に第２の電極を備えた半導体素子を用意する工程と、前記半導体素子の表面に第２の膜を形成する工程と、前記第２の膜に第２の開口を形成して、前記第２の電極を露出させる工程と、前記第２の電極に半田バンプを形成する工程と、前記第１の電極および前記半田バンプの少なくとも一方にフラックスを塗布する工程と、前記第１の膜と前記第２の膜とを対向させ、前記第１の電極に前記半田バンプを接合する工程と、前記回路基板と前記半導体素子との隙間に洗浄液を供給して、前記隙間に存在する前記フラックスを洗浄する工程と、前記フラックスを洗浄する工程前に、前記第１の膜および前記第２の膜の少なくとも一方の表面に凸部を形成する工程と、を含み、前記第１の膜に前記凸部を形成する際には、前記凸部を、前記第１の膜上の、前記第１の開口から離れた位置に、前記第２の膜側の対向部位と接触しない高さで形成し、前記第２の膜に前記凸部を形成する際には、前記凸部を、前記第２の膜上の、前記第２の開口から離れた位置に、前記第１の膜側の対向部位と接触しない高さで形成する半導体装置の製造方法が提供される。
【００１４】
このような半導体装置の製造方法によれば、表面に第１の電極を備える回路基板が用意される。次に、回路基板の表面に第１の膜が形成される。次に、第１の膜に第１の開口が形成され、第１の電極が露出させられる。次に、表面に第２の電極を備えた半導体素子が用意される。次に、半導体素子の表面に第２の膜が形成される。次に、第２の膜に第２の開口が形成されて、第２の電極が露出させられる。次に、第２の電極に半田バンプが形成される。次に、第１の電極および半田バンプの少なくとも一方にフラックスが塗布される。次に、第１の膜と第２の膜とが対向させられ、第１の電極に半田バンプが接合される。次に、回路基板と半導体素子との隙間に洗浄液が供給され、隙間に存在するフラックスが洗浄される。ここで、フラックスが洗浄される工程前に、第１の膜および第２の膜の少なくとも一方に凸部が形成される。
【００１５】
また、本発明の一観点によれば、表面に第１の電極を備えた回路基板と、前記回路基板の表面に形成され、前記第１の電極を露出させる第１の開口を備えた第１の膜と、前記回路基板の上方に配設され、前記第１の膜に対向する表面に第２の電極を備えた半導体素子と、前記半導体素子の表面に形成され、前記第２の電極を露出させる第２の開口を備えた第２の膜と、前記第２の電極に形成され、前記第２の電極を前記第１の電極に接続させる半田バンプと、前記第１の膜および前記第２の膜の少なくとも一方の表面に形成され、前記第１の電極と前記第２の電極が前記半田バンプで接続された前記回路基板と前記半導体素子の隙間に供給される洗浄液の流れを変化させてフラックスを洗浄するための凹部または凸部と、を備え、前記第１の膜に形成される前記凹部は、前記第１の膜内の、前記第１の開口から離れた位置に、前記回路基板の表面に達しない深さで形成され、前記第２の膜に形成される前記凹部は、前記第２の膜内の、前記第２の開口から離れた位置に、前記半導体素子の表面に達しない深さで形成され、前記第１の膜に形成される前記凸部は、前記第１の膜上の、前記第１の開口から離れた位置に、前記第２の膜側の対向部位と接触しない高さで形成され、前記第２の膜に形成される前記凸部は、前記第２の膜上の、前記第２の開口から離れた位置に、前記第１の膜側の対向部位と接触しない高さで形成される半導体装置が提供される。
【００１６】
このような半導体装置によれば、回路基板の表面には、第１の電極が備えられている。また、回路基板の表面には、第１の電極を露出させる第１の開口を備えた第１の膜が形成されている。また、回路基板の表面上には、第１の膜に対向する表面に第２の電極を備えた半導体素子が搭載されている。また、半導体素子の表面には、第２の電極を露出させる第２の開口を備えた第２の膜が形成されている。また、第２の電極には、第２の電極を第１の電極に接続させる半田バンプが形成されている。また、第１の膜および第２の膜の少なくとも一方には、凹部または凸部が形成されている。
【発明の効果】
【００１７】
開示の半導体装置の製造方法および半導体装置によれば、洗浄液による半導体装置の隙間の内部の不純物の洗浄効果が高まる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して説明する。
［第１の実施の形態］
まず、本発明の第１の実施の形態について説明する。
【００１９】
最初に、本実施の形態における半導体装置の製造方法の要部について説明する。図１は、第１の実施の形態における半導体装置の製造方法の要部を説明する図である。
図１に示す、本実施の形態の半導体装置１の製造方法は、詳しくは図４から図１１において後述するが、表面に電極２１を備えた回路基板２を用意する工程、回路基板２の表面にソルダーレジスト２２を形成する工程、ソルダーレジスト２２に開口を形成して、電極２１を露出させる工程、表面に電極３１を備えた半導体素子３を用意する工程、半導体素子３の表面にポリイミド（polyimide）３２を形成する工程、ポリイミド３２に開口を形成して、電極３１を露出させる工程、電極３１に半田バンプ３４を形成する工程、電極２１および半田バンプ３４の少なくとも一方にフラックスを塗布する工程、ソルダーレジスト２２とポリイミド３２とを対向させ、電極２１に半田バンプ３４を接合する工程、回路基板２と半導体素子３との隙間に洗浄液の流れである洗浄液流８１を供給して、隙間に存在するフラックスを洗浄する工程から構成されており、さらに、フラックスを洗浄する工程前に、ソルダーレジスト２２およびポリイミド３２の少なくともいずれか一方に、凹部（それぞれディンプル２３，３３）を形成する工程を含む。
【００２０】
本実施の形態における半導体装置１の製造方法では、まず、表面に電極２１を備えた回路基板２を用意し、回路基板２の表面にソルダーレジスト２２を形成した後、ソルダーレジスト２２に開口を形成して電極２１を露出させる。また、表面に電極３１を備えた半導体素子３を用意し、半導体素子３の表面にポリイミド３２を形成した後、ポリイミド３２に開口を形成して電極３１を露出させてから、電極３１に半田バンプ３４を形成する。
【００２１】
ソルダーレジスト２２は、半田バンプ３４の半田付けの際に電極２１以外の半田付けが不要な部分に半田が付着しないように、回路基板２の表面の銅箔などの配線部分の導体を覆う感光性と絶縁性および熱硬化性を備えたエポキシ系の合成樹脂被膜である。
【００２２】
ポリイミド３２は、繰り返し単位にイミド結合を含む高分子によって構成された、半導体素子３の表面に形成された保護膜である。ポリイミド３２は、半導体素子３の表面を物理的に、および絶縁により電気的に保護する。
【００２３】
次に、電極２１および半田バンプ３４の少なくとも一方にフラックスを塗布し、ソルダーレジスト２２とポリイミド３２とを対向させ電極２１に半田バンプ３４を接合した後、回路基板２と半導体素子３との隙間に洗浄液流８１を供給して隙間に存在するフラックスを洗浄する。
【００２４】
さらに、本実施の形態では、フラックスを洗浄する前に、ソルダーレジスト２２およびポリイミド３２に、それぞれディンプル２３，３３を形成する工程が含まれる。ディンプル２３，３３は、それぞれソルダーレジスト２２およびポリイミド３２の表面に形成された窪みであり、洗浄効果を向上させるために、洗浄液流８１の流れを変化させて乱流を発生させる。
【００２５】
本実施の形態では、加工の容易性から、ディンプル２３は、回路基板２にソルダーレジスト２２が形成された直後の工程において形成する。同様に、ディンプル３３は、半導体素子３にポリイミド３２が形成された直後の工程において形成する。このディンプル２３，３３を形成する工程は、フラックスを洗浄する工程（図４参照）の以前であれば、可能である限りいずれの段階で行ってもよい。
【００２６】
本実施の形態では、このようにして、電極２１および半田バンプ３４に供給されたフラックス、ならびにその他の隙間内に付着している不純物が除去された半導体装置１が製造される。
【００２７】
次に、本実施の形態の半導体装置の構成の概要について説明する。図２は、第１の実施の形態の半導体装置の基本的な構造を説明する平面模式図である。図３は、第１の実施の形態の半導体装置の基本的な構造を説明する断面模式図である。また、図３（Ａ）は、図２に示す半導体装置のＡ−Ａ断面を示す図である。図３（Ｂ）は、図３（Ａ）に示す半導体装置の断面のＢ部を拡大して示す図である。
【００２８】
図２に示すように、本実施の形態の半導体装置１は、回路基板２、半導体素子３およびアンダーフィル樹脂６で構成されている。また、図３（Ａ）、（Ｂ）に示すように、回路基板２は、電極２１、ソルダーレジスト２２、および半田ボール２４を備えている。半導体素子３は、電極３１、ポリイミド３２、半田バンプ３４を備えている。
【００２９】
図３（Ａ）に示すように、アンダーフィル樹脂６は、回路基板２および半導体素子３を保護するために、回路基板２と半導体素子３との隙間に充填されている。
半導体素子３は、シリコン（Ｓｉ）などが基材として用いられている。半導体素子３は、表面に電極３１を備える電極開口部が設けられており、電極３１上には、図３（Ｂ）に示すように、例えば、錫（Ｓｎ）−鉛（Ｐｂ）系の半田で形成された半田バンプ３４が複数設けられている。半導体素子３は、この半田バンプ３４により、フリップチップ・ボンディングによってフェースダウンで回路基板２に搭載される。これによって、回路基板２と半導体素子３との間で電源供給および信号の入出力を行うための電気的接続が実現される。また、半導体素子３の電極開口部以外の箇所は、ポリイミド３２で被覆されている。
【００３０】
回路基板２は、ガラスエポキシ、セラミックなどの材料で製造されており、表面には図示しない配線が施されている。また、図３（Ｂ）に示すように、回路基板２には、半導体素子３の半田バンプ３４と対になる部位に電極２１を備える電極開口部が設けられている。また、回路基板２の電極開口部以外の箇所は、ソルダーレジスト２２で被覆されている。
【００３１】
半田ボール２４は、半田で形成されており、回路基板２における半導体素子３が搭載される面の裏面に複数設けられている。半田ボール２４は、半導体装置１をマザーボードなどに実装する際に接続端子となる。
【００３２】
アンダーフィル樹脂６は、回路基板２と半導体素子３との隙間に充填されている、エポキシ系組成物、ウレタン系組成物などによる、絶縁性および熱硬化性を備えた樹脂である。また、アンダーフィル樹脂６には、回路基板２と半導体素子３との熱膨張差を緩衝するための材料が微小粒子の状態で混入されている。
【００３３】
このアンダーフィル樹脂６を回路基板２と半導体素子３との間の隙間に充填し、アンダーフィル樹脂６を加熱して硬化させることにより、回路基板２と半導体素子３との隙間が封止される。これにより、回路基板２と半導体素子３との接続強度が増加し、回路基板２と半導体素子３との熱膨張差から半導体装置１が保護される。また、半田バンプ３４が、隙間内において半導体装置１の実装時における再加熱によって溶融した場合にも、他の半田バンプおよび／または導体部分とのショートを防止することができる。
【００３４】
本実施の形態の半導体装置１の製造方法は、フラックスの洗浄効果を高めることにより、このアンダーフィル樹脂６の充填を確実にして、半導体装置１の信頼性を向上させるものである。
【００３５】
次に、本実施の形態の半導体装置１の製造工程について説明する。図４は、第１の実施の形態における半導体装置の製造工程の概要を説明する図である。
本実施の形態の半導体装置１は、回路基板２を用意する工程と、回路基板２にソルダーレジスト２２を形成する工程と、ソルダーレジスト２２にディンプル２３を形成する工程と、電極２１を露出させる工程と、半導体素子３を用意する工程と、半導体素子３にポリイミド３２を形成する工程と、ポリイミド３２にディンプル３３を形成する工程と、電極３１を露出させる工程と、電極３１に半田バンプ３４を形成する工程と、電極２１および半田バンプ３４にフラックスを塗布する工程と、電極２１に半田バンプ３４を接合する工程と、回路基板２と半導体素子３との隙間のフラックスを洗浄する工程とによって製造される。
【００３６】
ここでは、電極２１および半田バンプ３４にフラックスを塗布する工程、電極２１に半田バンプ３４を接合する工程、および回路基板２と半導体素子３との隙間のフラックスを洗浄する工程を中心に説明する。
【００３７】
まず、図４左上の製造ステップ４１に示すように、回路基板２に形成された電極２１および半導体素子３に形成された半田バンプ３４にフラックス７を塗布した後、半導体素子３を、回路基板２の表面に、フェースダウンで対面させる。次に、製造ステップ４２に示すように、半田バンプ３４と電極２１とを位置合わせして、半導体素子３を回路基板２にマウントする。次に、製造ステップ４３に示すように、再加熱（リフロー）により半田バンプ３４を溶融させた後、半田バンプ３４と電極２１とを接合することにより、半導体素子３が、複数の半田バンプ３４で、フリップチップ・ボンディングにより回路基板２に溶融接合される。
【００３８】
次に、製造ステップ４４に示すように、半導体素子３と回路基板２とに付着しているフラックス７を除去するために、半導体素子３と回路基板２との隙間に洗浄液流８１を供給してフラックス７を洗浄する。この本実施の形態における洗浄液流８１の供給によるフラックス７の洗浄については、詳しくは図１１において後述する。
【００３９】
次に、製造ステップ４５に示すように、半導体素子３と回路基板２との隙間にアンダーフィル樹脂６を充填する。次に、製造ステップ４６に示すように、回路基板２の上下を反転して裏返し、回路基板２の裏面（図の製造ステップ４５における上側の面）の電極（図示省略）にフラックス７４を塗布した後、半田ボール２４をマウントする。ここでは説明を省略するが、回路基板２の裏面も、表面と同様に電極（図示省略）およびソルダーレジスト（図示省略）を備えている。
【００４０】
次に、製造ステップ４７に示すように、回路基板２の裏面にマウントした半田ボール２４を再加熱して溶融し、半導体装置１に接合する。
次に、製造ステップ４８に示すように、洗浄液流８２によって半導体装置１の裏面および半田ボール２４に残留しているフラックス７４を洗浄する。次に、製造ステップ４９に示すように、半導体装置１を再び反転させる。これにより、本実施の形態の半導体装置１の製造工程が終了する。
【００４１】
なお、ここでは、回路基板２と半導体素子３との隙間のフラックス７と、半導体装置１の裏面のフラックス７４とを、洗浄液流８１，８２によってそれぞれ別個に洗浄する場合の例について説明したが、フラックス７およびフラックス７４を同時に洗浄してもよい。
【００４２】
また、回路基板２および半導体素子３には、それぞれフラックス７，７４が塗布されているが、いずれか一方のみに、フラックス７，７４のいずれかを塗布してもよい。
また、ソルダーレジスト２２およびポリイミド３２に、それぞれディンプル２３，３３を形成するが、いずれか一方のみにディンプル（ディンプル２３，３３のいずれか）を形成してもよい。
【００４３】
次に、本実施の形態におけるディンプル２３，３３が形成される工程について説明する。図５は、第１の実施の形態における半導体装置の回路基板にディンプルが形成される工程を説明する図である。図６は、第１の実施の形態における半導体装置の半導体素子にディンプルが形成される工程を説明する図である。
【００４４】
本実施の形態では、回路基板２のディンプル２３と半導体素子３のディンプル３３とは、半導体素子３の回路基板２への取り付け（図４の製造ステップ４１参照）以前に、それぞれ個別に形成される。
【００４５】
まず、図５に沿って、回路基板２側のディンプル２３の形成について説明する。
ディンプル２３の形成方法は、図５の形成ステップ５１に示すように、まずソルダーレジスト２２が施された回路基板２の表面上にＤＦＲ（ドライフィルムレジスト）７１を貼り付け、ディンプル２３を形成する位置以外の部分のみに露光されるように、ディンプル２３を形成する位置の部分をマスク７２で覆ってから、露光機７３でＤＦＲ７１を露光する。これにより、ディンプル２３が形成される位置以外の部分のみ露光する。ＤＦＲ７１は、感光性のレジスト膜であり、露光および現像によって耐エッチングの膜を形成するために用いられる。
【００４６】
次に、形成ステップ５２に示すように、ＤＦＲ７１を現像する。これにより、マスク７２で覆われていなかったことにより露光された、ディンプル２３を形成する位置以外の部分の表面に、ＤＦＲ７１による耐エッチングの膜が形成される。
【００４７】
次に、形成ステップ５３に示すように、ディンプル２３を形成する部分のみＤＦＲ７１が開口された状態で、エッチング処理を施す。これにより、ソルダーレジスト２２の表面が腐食することによって、微小な凹みであるディンプル２３が形成される。
【００４８】
このエッチング処理でソルダーレジスト２２の余分な部分を除去することによって、形成ステップ５４に示すように、回路基板２のディンプル２３の形成が完了する。
同様に、半導体素子３のディンプル３３も、ポリイミド３２の表面にエッチング処理を施すことによって形成する。続いて、図６に沿って、半導体素子３側のディンプル３３の形成について説明する。
【００４９】
ディンプル３３の形成方法は、回路基板２側のディンプル２３と同様に、図６の形成ステップ６１に示すように、まず、ポリイミド３２が施された半導体素子３の表面上にＤＦＲ９１を貼り付け、ディンプル３３の位置以外の部分のみに露光されるようにマスク９２で覆ってから、露光機９３でＤＦＲを９１を露光する。次に、形成ステップ６２に示すように、ＤＦＲ９１を現像する。
【００５０】
次に、形成ステップ６３に示すように、ディンプル３３を形成する部分のみＤＦＲ９１が開口された状態で、エッチング処理を施す。これにより、ポリイミド３２の表面が腐食することによって、微小な凹みであるディンプル３３が形成される。このエッチング処理でポリイミド３２の余分な部分を除去することによって、形成ステップ６４に示すように、半導体素子３のディンプル３３の形成が完了する。
【００５１】
このようにして回路基板２および半導体素子３に、それぞれディンプル２３，３３が形成された後、図４で説明した工程を経て回路基板２に半導体素子３が接合され、半導体装置１が完成する。なお、本実施の形態では、エッチング処理は、ドライエッチングを用いるが、ウェットエッチングを用いてもよい。
【００５２】
次に、回路基板に設けられるディンプルの位置および径について説明する。図７は、第１の実施の形態における半導体装置の回路基板のディンプルの位置および径に関する配置基準を説明する図である。図７（Ａ）は、直交配置によってディンプルを形成した場合の回路基板の平面模式図である。図７（Ｂ）は、千鳥配置によってディンプルを形成した場合の回路基板の平面模式図である。
【００５３】
ディンプル２３の配置箇所については、任意の位置でよいが、他の構造物との干渉が少ないことから配置に比較的困難が少ないと考えられるため、半田バンプ３４の直交ピッチの中点、あるいは千鳥ピッチの中点位置が好ましい。
【００５４】
図７（Ａ）に示すように、回路基板２のディンプル２３を直交配置で形成した場合には、ディンプル２３の位置および径に関する配置基準は、以下の通りである。
ａ１：バンプピッチ
ｂ１：ソルダーレジスト開口径
ｃ１：ディンプル径
とした場合に、
ｃ１≦ａ１−ｂ１                                          （１）
この不等式（１）を満たすようにディンプルの配置および径を設計する。
【００５５】
ここで、「バンプピッチ」は、隣接する半田バンプ３４（と接合される電極２１）の中心の間隔である。「ソルダーレジスト開口径」は、ソルダーレジスト２２において電極２１を露出するために設けられた電極開口部の直径である。「ディンプル径」は、ディンプル２３の直径である。
【００５６】
また、不等式（１）は、直交配置の場合のディンプル径が、バンプピッチとソルダーレジスト開口径との差以下となることを示している。
図７（Ｂ）に示すように、回路基板２のディンプル２３を千鳥配置で形成した場合には、ディンプル２３の位置および径に関する配置基準は、以下の通りである。
【００５７】
ａ２：千鳥バンプピッチ
ｂ２：ソルダーレジスト開口径
ｃ２：ディンプル径
とした場合に、
ｃ２≦ａ２−ｂ２                                          （２）
この不等式（２）を満たすようにディンプルの配置および径を設計する。
【００５８】
ここで、「千鳥バンプピッチ」は、回路基板２の対角方向に隣接する半田バンプ３４（と接合される電極２１）同士の中心の間隔である。
また、不等式（２）は、千鳥配置の場合のディンプル径が、千鳥バンプピッチとソルダーレジスト開口径との差以下となることを示している。
【００５９】
なお、本実施の形態では、ディンプル２３の位置は、バンプピッチのちょうど中央の位置に設置しているが、中央からオフセットしてもよい。
次に、回路基板に設けられるディンプルの深さについて説明する。図８は、第１の実施の形態における半導体装置の回路基板のディンプルの深さに関する配置基準を説明する図である。図８（Ａ）は、配線パターンに同電位のものしか存在せず、異電位の配線パターンが存在しない場合、および／または、ディンプルの直下に配線パターンがない場合のディンプルの深さを説明する図である。図８（Ｂ）は、配線パターンに異電位の配線パターンが存在する場合のディンプルの深さを説明する図である。
【００６０】
図８（Ａ）に示すように、回路基板２の配線パターンに同電位のものしか存在せず異電位の配線パターンが存在しない場合および／または、回路基板２のディンプル２３の直下に配線パターンがない場合には、ディンプル２３の深さに関する配置基準は、以下の通りである。
【００６１】
ｓ：ソルダーレジスト厚
ｐ：パターン厚
ｄ：ディンプル深さ
とした場合に、
ｄ≦ｓ                                                  （３）
１０μｍ≦ｄ≦５０μｍ                                  （４）
これらの不等式（３），（４）を満たすようにディンプルの深さを設計する。
【００６２】
ここで、「ソルダーレジスト厚」は、回路基板２に形成されたソルダーレジスト２２の厚みである。「パターン厚」は、回路基板２に配設された配線パターンの厚みである。「ディンプル深さ」は、ディンプル２３の深さである。
【００６３】
また、不等式（３），（４）は、ディンプル２３のディンプル深さが、ソルダーレジスト厚以下となること、およびディンプル深さは１０μｍ以上５０μｍ以下に設計するのが好ましいことを示している。
【００６４】
図８（Ｂ）に示すように、回路基板２において、ディンプル２３の直下に隣接する半田バンプ３４と異電位の配線パターンである異電位電極２１ａが存在する場合は、ショートが発生する危険があるため、ディンプル２３の位置をずらすか、異電位電極２１ａが露出しないようにディンプル深さを調節する。この場合のディンプル２３の深さに関する基準は、以下の通りである。
【００６５】
ｓ：ソルダーレジスト厚
ｐ：パターン厚
ｄ：ディンプル深さ
とした場合に、
ｄ＜ｓ−ｐ                                              （５）
この不等式（５）を満たすようにディンプルの深さを設計する。
【００６６】
また、不等式（５）は、ディンプル２３のディンプル深さが、ソルダーレジスト厚とパターン厚との差未満となることを示している。これは、異電位の半田バンプ３４および／または配線パターン同士を絶縁するために、ソルダーレジスト２２を完全に除去せずに残しておく必要があるためである。
【００６７】
次に、半導体素子に設けられるディンプルの位置および径について説明する。図９は、第１の実施の形態における半導体装置の半導体素子のディンプルの位置および径に関する配置基準を説明する図である。図９（Ａ）は、直交配置によってディンプルを形成した場合の半導体素子の平面模式図である。図９（Ｂ）は、千鳥配置によってディンプルを形成した場合の半導体素子の平面模式図である。
【００６８】
ディンプル３３の配置箇所については、回路基板２のディンプル２３と同様に、任意の位置でよいが、他の構造物との干渉が少ないことから配置に比較的困難が少ないと考えられるため、半田バンプ３４の直交ピッチの中点、あるいは千鳥ピッチの中点位置が好ましい。
【００６９】
図９（Ａ）に示すように、半導体素子３のディンプル３３を直交配置で形成した場合には、ディンプル３３の位置および径に関する配置基準は、以下の通りである。
ａ３：バンプピッチ
ｂ３：ポリイミド開口径
ｃ３：ディンプル径
とした場合に、
ｃ３≦ａ３−ｂ３                                          （６）
この不等式（６）を満たすようにディンプルの配置および径を設計する。
【００７０】
ここで、「バンプピッチ」は、隣接する半田バンプ３４（が配設される電極３１）の中心の間隔である。半導体素子３側のバンプピッチは、回路基板２側に形成されるディンプル２３のバンプピッチと同一である。「ポリイミド開口径」は、ポリイミド３２において電極３１を露出するために設けられた電極開口部の直径である。「ディンプル径」は、ディンプル３３の直径である。半導体素子３側のディンプル径は、回路基板２側のディンプル径と同一にすることもできるし、異ならせることもできる。
【００７１】
また、不等式（６）は、直交配置の場合のディンプル径が、バンプピッチとポリイミド開口径との差以下となることを示している。
図９（Ｂ）に示すように、半導体素子３のディンプル３３を千鳥配置で形成した場合には、ディンプル３３の位置および径に関する配置基準は、以下の通りである。
【００７２】
ａ４：千鳥バンプピッチ
ｂ４：ポリイミド開口径
ｃ４：ディンプル径
とした場合に、
ｃ４≦ａ４−ｂ４                                          （７）
この不等式（７）を満たすようにディンプルの配置および径を設計する。
【００７３】
ここで、「千鳥バンプピッチ」は、半導体素子３の対角方向に隣接する半田バンプ３４（が形成される電極３１）同士の中心の間隔である。
また、不等式（７）は、千鳥配置の場合のディンプル径が、千鳥バンプピッチとポリイミド開口径との差以下となることを示している。
【００７４】
なお、本実施の形態では、ディンプル３３の位置は、回路基板２のディンプル２３と同様に、バンプピッチのちょうど中央の位置に設置しているが、中央からオフセットしてもよい。
【００７５】
次に、半導体素子に設けられるディンプルの深さについて説明する。図１０は、第１の実施の形態における半導体装置の半導体素子のディンプルの深さに関する配置基準を説明する図である。
【００７６】
図１０に示すように、半導体素子３のディンプル３３の深さに関する配置基準は、以下の通りである。
ｓ：ポリイミド厚
ｄ：ディンプル深さ
とした場合に、
ｄ≦ｓ                                                  （８）
この不等式（８）を満たすようにディンプルの深さを設計する。
【００７７】
ここで、「ポリイミド厚」は、半導体素子３に形成されたポリイミド３２の厚みである。「パターン厚」は、半導体素子３に配設された配線パターンの厚みである。「ディンプル深さ」は、ディンプル３３の深さである。
【００７８】
また、不等式（８）は、ディンプル３３のディンプル深さが、ポリイミド厚以下となることを示している。
なお、ポリイミド３２のディンプル深さは、１μｍ以上１０μｍ以下に設計するのが好ましい。
【００７９】
次に、本実施の形態における、半導体装置１の回路基板２と半導体素子３との隙間に洗浄液流８１を供給して行う、半導体装置１の隙間の洗浄について説明する。図１１は、第１の実施の形態における半導体装置を洗浄する工程を説明する図である。図１１には、洗浄槽に洗浄液流を流した様子を示す。
【００８０】
本実施の形態では、複数の半導体装置１を洗浄槽１１１で一括して内部に収容して洗浄液流８１によって洗浄する。
まず、本実施の形態の半導体装置１の洗浄に用いる装置について説明する。図１１に示すように、本実施の形態では、上記のように、洗浄槽１１１およびトレイ１１２を用いる。
【００８１】
本実施の形態の洗浄槽１１１は、半導体装置１を内部に収容して洗浄液流８１により洗浄するための内部を密閉可能な槽である。
洗浄槽１１１は、図１１に示す洗浄液流８１による洗浄時には、蓋部１１３および弁１１４を開くことにより、洗浄液流８１を上部の蓋部１１３から流入させて、下部の弁１１４から流出させることができる。
【００８２】
トレイ１１２は、複数の半導体装置１を洗浄槽１１１に設置するための器具である。トレイ１１２は、半導体装置１を支持するとともに、位置決めなどを正確に行うために案内する。半導体装置１を洗浄槽１１１に設置するときには、設置するすべての半導体装置１を一旦トレイ１１２に固定して並べる。次に、半導体装置１をトレイ１１２ごと洗浄槽１１１に配置する。半導体装置１を洗浄槽１１１から取り出すときには、トレイ１１２ごと取り出す。このトレイ１１２を用いることによって、一度に複数の半導体装置１を配置しおよび取り出すことができる。
【００８３】
次に、本実施の形態における半導体装置１の洗浄について具体的な説明を行う。本実施の形態では、洗浄の前の工程（図４の製造ステップ４３）で電極２１と半田バンプ３４とが接合された後、図１１に示すように、まず、複数個（例えば、１８個）の半導体装置１がトレイ１１２に並べられた状態で取り付けられる。そしてこれらの半導体装置１は、トレイ１１２ごと洗浄槽１１１に配置される。
【００８４】
次に、本実施の形態では、洗浄槽１１１の蓋部１１３および弁１１４を開き、図１１に示すように、蓋部１１３から洗浄液流８１を流入させる。流入した洗浄液流８１は、トレイ１１２の周囲を流れた後、弁１１４から流出する。このとき、予め半導体装置１をトレイ１１２に取り付けるときに、半導体装置１の隙間が洗浄液流８１の流れる方向と平行になり、洗浄液流８１が隙間に流入し易いように配置する。これにより、洗浄液流８１は、半導体装置１の回路基板２と半導体素子３との隙間に流れ込む。
【００８５】
このとき洗浄液流８１は、隙間内に付着しているフラックス７などを洗浄しながら流れていき、隙間の下部から排出されることになる。これにより、最初の工程において電極２１および半田バンプ３４に供給されたフラックス７およびその他の隙間内に付着している不純物が、洗浄液によって除去される。
【００８６】
なお、本実施の形態では、回路基板２と半導体素子３との間の微小な隙間の内側に、回路基板２のソルダーレジスト２２上および半導体素子３のポリイミド３２上に、それぞれディンプル２３，３３を形成するが、これに限らず、回路基板２のソルダーレジスト２２上および半導体素子３のポリイミド３２上のいずれか一方のみに、ディンプルを形成してもよい。また、ディンプル２３，３３は、それぞれソルダーレジスト２２上、ポリイミド３２上の任意の位置に形成することができる。
【００８７】
以上のように、本実施の形態によれば、予め、回路基板２と半導体素子３との間の微小な隙間の内側に、回路基板２のソルダーレジスト２２上および半導体素子３のポリイミド３２上に、微小な凹み（ディンプル２３，３３）を形成しておく。これにより、回路基板２と半導体素子３との間の微小な隙間内のフラックス７など不純物の洗浄時において、洗浄液流８１がディンプル２３，３３に接触することで、洗浄液流８１に乱流を発生させる。
【００８８】
ここで、従来ならば、ある程度フラックス７が洗浄され、洗浄液流８１のパスが形成された時点で層流化し、洗浄効果が大幅に低下するが、本実施の形態によれば、洗浄液流８１のパスが形成された後も、ディンプル２３，３３によって乱流が発生する。この結果、洗浄液による半導体装置１の隙間の内部の不純物の洗浄効果が高まる。
【００８９】
［第２の実施の形態］
次に、第２の実施の形態について説明する。上記の第１の実施の形態との相違点を中心に説明し、同様の事項については同一の符号を用いるとともに説明を省略する。
【００９０】
第２の実施の形態は、半導体装置２０１の回路基板２に形成されたソルダーレジスト２２２に対して、レーザー２７４を照射することによってディンプル２２３を形成する点で、第１の実施の形態と異なる。
【００９１】
以下に、本実施の形態におけるディンプル２２３が形成される工程について説明する。図１２は、第２の実施の形態における半導体装置の回路基板にディンプルが形成される工程を説明する図である。図１２に沿って、本実施の形態のレーザー２７４によるディンプル２２３の形成について説明する。
【００９２】
ディンプル２２３の形成方法は、図１２の形成ステップ１２１に示すように、回路基板２の表面上に形成されたソルダーレジスト２２２の所定の位置に、高出力のレーザー２７４を照射してソルダーレジスト２２２の表面を加熱し、溶融させる。これによって、回路基板２のソルダーレジスト２２２の表面に、形成ステップ１２２に示すような、ディンプル２２３が形成される。
【００９３】
このとき、照射するレーザー２７４の出力および照射時間などを調節することにより、ディンプル２２３の径の大きさおよび深さを調節することができる。ディンプル２２３の深さは、１０μｍ以上５０μｍ以下とすることが好ましい。
【００９４】
ここで、ディンプル２２３の穴の直径が２５〜７０μｍ程度の場合には、エキシマレーザーおよびＹＡＧレーザーが好ましく、穴の直径が８０〜１８０μｍ程度の場合には、パルス炭酸ガスレーザーが好ましいが、それぞれの直径の範囲において、また他の直径の範囲において、他のレーザーを用いることができる。
【００９５】
なお、本実施の形態では、レーザー２７４を用いて回路基板２側のディンプル２２３を形成する場合を例に挙げて説明したが、半導体素子３側のポリイミドに対してレーザーを用いてディンプルを形成してもよい。
【００９６】
以上のように、予め、レーザー２７４によって、回路基板２と半導体素子３との間の微小な隙間の内側に、回路基板２のソルダーレジスト２２２上に、微小な凹み（ディンプル２２３）を形成しておく。これにより、本実施の形態によれば、第１の実施の形態と同様に、回路基板２と半導体素子３との間の微小な隙間内のフラックス７など不純物の洗浄時において、洗浄液流８１がディンプル２２３に接触することで、洗浄液流８１に乱流を発生させる。この結果、洗浄液による半導体装置２０１の隙間の内部の不純物の洗浄効果が高まる。
【００９７】
［第３の実施の形態］
次に、第３の実施の形態について説明する。上記の第１の実施の形態との相違点を中心に説明し、同様の事項については同一の符号を用いるとともに説明を省略する。
【００９８】
第３の実施の形態は、半導体装置３０１の回路基板２に形成されたソルダーレジスト３２２に対して、ブラスト処理を施すことによってディンプル３２３を形成する点で、第１の実施の形態と異なる。
【００９９】
以下に、本実施の形態におけるディンプル３２３が形成される工程について説明する。図１３は、第３の実施の形態における半導体装置の回路基板にディンプルが形成される工程を説明する図である。図１３に沿って、本実施の形態のブラスト処理によるディンプル３２３の形成について説明する。
【０１００】
ディンプル３２３の形成方法は、図１３の形成ステップ１３１に示すように、まず回路基板２の表面上に形成されたソルダーレジスト３２２を、ディンプル３２３を形成する位置のみにブラスト処理が施されるように、ディンプル３２３を形成する位置以外の部分をマスク３７２で覆う処理を施す。次に、形成ステップ１３２に示すように、ブラスト処理によって投射材３７４が噴射される。このとき、形成ステップ１３１によって施されたマスク３７２によって、ソルダーレジスト３２２に噴射された投射材３７４が、ディンプル３２３を形成する部分のみに吹き付けられてその部分を切削する。これによって、回路基板２のソルダーレジスト３２２の表面に、形成ステップ１３３に示すような、ディンプル３２３が形成される。
【０１０１】
このとき、噴射する投射材３７４の材質、投射量、大きさ（砥粒径）、噴射圧および噴射時間などを調節することにより、ディンプル３２３の径の大きさおよび深さを調節することができる。ディンプル３２３の深さは、１０μｍ以上５０μｍ以下とすることが好ましい。
【０１０２】
ここで、投射材３７４の砥粒径は、ディンプル径が、半田バンプ３４の間隔であるバンプピッチが１５０μｍ以下で７５μｍ以下になることを考えると、１０００番（１０〜２０μｍ）〜１００００番（０〜１μｍ）の、微細粒の使用が好ましい。
【０１０３】
また、ブラスト処理は、湿式ブラストおよび乾式ブラストのいずれを用いてもよい。投射材３７４の噴射圧力は、対象面の状態に合わせて設定するが、一般的には、０．４〜０．６ＭＰａ程度となる。
【０１０４】
なお、本実施の形態では、形成ステップ１３１〜１３３に示したブラスト処理を用いて回路基板２側のディンプル３２３を形成する場合を例に挙げて説明したが、半導体素子３側のポリイミドに対してブラスト処理を用いてディンプルを形成してもよい。
【０１０５】
以上のように、予め、ブラスト処理によって、回路基板２と半導体素子３との間の微小な隙間の内側に、回路基板２のソルダーレジスト３２２上に、微小な凹み（ディンプル３２３）を形成しておく。これにより、本実施の形態によれば、第１の実施の形態と同様に、回路基板２と半導体素子３との間の微小な隙間内のフラックス７など不純物の洗浄時において、洗浄液流８１がディンプル３２３に接触することで、洗浄液流８１に乱流を発生させる。この結果、洗浄液による半導体装置３０１の隙間の内部の不純物の洗浄効果が高まる。
【０１０６】
［第４の実施の形態］
次に、第４の実施の形態について説明する。上記の第１の実施の形態との相違点を中心に説明し、同様の事項については同一の符号を用いるとともに説明を省略する。
【０１０７】
第４の実施の形態は、半導体装置４０１の回路基板２に形成されたソルダーレジスト４２２上に、さらにソルダーレジスト４２５を重ねて塗布することによって、ディンプルに替えて突起４２３を形成する点、および半導体素子３に形成されたポリイミド４３２上に、さらに、ポリイミド４３５を重ねて塗布することによって、ディンプルに替えて突起４３３を形成する点で、第１の実施の形態と異なる。
【０１０８】
最初に、本実施の形態における半導体装置の製造方法の要部について説明する。図１４は、第４の実施の形態における半導体装置の製造方法の要部を説明する図である。
図１４に示す、本実施の形態の半導体装置４０１の製造方法は、第１の実施の形態と同様に、表面に電極２１を備えた回路基板２を用意する工程、回路基板２の表面にソルダーレジスト４２２を形成する工程、ソルダーレジスト４２２に開口を形成して、電極２１を露出させる工程、表面に電極３１を備えた半導体素子３を用意する工程、半導体素子３の表面にポリイミド４３２を形成する工程、ポリイミド４３２に開口を形成して、電極３１を露出させる工程、電極３１に半田バンプ３４を形成する工程、電極２１および半田バンプ３４の少なくとも一方にフラックスを塗布する工程、ソルダーレジスト４２２とポリイミド４３２とを対向させ、電極２１に半田バンプ３４を接合する工程、回路基板２と半導体素子３との隙間に洗浄液の流れである洗浄液流４８１を供給して、隙間に存在するフラックスを洗浄する工程から構成されており、さらに、フラックスを洗浄する工程前に、ソルダーレジスト４２２およびポリイミド４３２の少なくともいずれか一方に、凸部（それぞれ突起４２３，４３３）を形成する工程を含む。
【０１０９】
本実施の形態における半導体装置４０１の製造方法では、第１の実施の形態と同様に、まず、表面に電極２１を備えた回路基板２を用意し、回路基板２の表面にソルダーレジスト４２２を形成した後、ソルダーレジスト４２２に開口を形成して電極２１を露出させる。また、表面に電極３１を備えた半導体素子３を用意し、半導体素子３の表面にポリイミド４３２を形成した後、ポリイミド４３２に開口を形成して電極３１を露出させてから、電極３１に半田バンプ３４を形成する。
【０１１０】
ソルダーレジスト４２２は、第１の実施の形態と同様に、回路基板２の表面の銅箔などの配線部分の導体を覆う感光性と絶縁性および熱硬化性を備えたエポキシ系の合成樹脂被膜である。
【０１１１】
ポリイミド４３２は、第１の実施の形態と同様に、半導体素子３の表面に形成された保護膜であり、半導体素子３の表面を物理的に、および絶縁により電気的に保護する。
次に、第１の実施の形態と同様に、電極２１および半田バンプ３４の少なくとも一方にフラックスを塗布し、ソルダーレジスト４２２とポリイミド４３２とを対向させ電極２１に半田バンプ３４を接合した後、回路基板２と半導体素子３との隙間に洗浄液流４８１を供給して隙間に存在するフラックスを洗浄する。
【０１１２】
さらに、本実施の形態では、フラックスを洗浄する前に、ソルダーレジスト４２２およびポリイミド４３２に、それぞれ突起４２３，４３３を形成する工程が含まれる。突起４２３，４３３は、それぞれソルダーレジスト４２２およびポリイミド４３２の表面に形成された突起であり、洗浄効果を向上させるために、洗浄液流４８１の流れを変化させて乱流を発生させる。本実施の形態では、加工の容易性から、第１の実施の形態と同様に、突起４２３は、回路基板２にソルダーレジスト４２２が形成された直後の工程において形成する。同様に、突起４３３は、半導体素子３にポリイミド４３２が形成された直後の工程において形成する。この突起４２３，４３３を形成する工程は、フラックスを洗浄する工程（第１の実施の形態の図４参照）の以前であれば、可能である限りいずれの段階で行ってもよい。
【０１１３】
本実施の形態では、このようにして、電極２１および半田バンプ３４に供給されたフラックスおよびその他の隙間内に付着している不純物が除去された半導体装置４０１が製造される。
【０１１４】
なお、本実施の形態では、ソルダーレジスト４２２およびポリイミド４３２に、それぞれ突起４２３，４３３を形成するが、いずれか一方のみに突起（突起４２３，４３３のいずれか）を形成してもよい。
【０１１５】
次に、本実施の形態における突起４２３，４３３が形成される工程について説明する。図１５は、第４の実施の形態における半導体装置の回路基板に突起が形成される工程を説明する図である。図１６は、第４の実施の形態における半導体装置の半導体素子に突起が形成される工程を説明する図である。
【０１１６】
本実施の形態では、回路基板２の突起４２３と半導体素子３の突起４３３とは、半導体素子３の回路基板２への取り付け（第１の実施の形態の図４の製造ステップ４１参照）以前に、それぞれ個別に形成される。
【０１１７】
まず、図１５に沿って、回路基板２側の突起４２３の形成について説明する。
突起４２３の形成方法は、図１５の形成ステップ１５１に示すように、予め、回路基板２の表面上に電極２１を露出するように１層目のソルダーレジスト４２２を形成し、その上から電極２１を被覆するようにさらに重ねて、２層目のソルダーレジスト４２５を形成する。次に、回路基板２の表面上にＤＦＲ４７１を貼り付け、突起４２３を形成する位置が露光されるように、突起４２３を形成する位置以外の部分をマスク４７２で覆ってから、露光機４７３でＤＦＲ４７１を露光する。これにより、突起４２３を形成する部分のＤＦＲ４７１が露光される。
【０１１８】
次に、形成ステップ１５２に示すように、ＤＦＲ４７１を現像する。これにより、マスク７２で覆われていなかったことにより露光された、突起４２３を形成する部分の表面に、ＤＦＲ４７１による耐エッチングの膜が形成される。
【０１１９】
次に、形成ステップ１５３に示すように、突起４２３を形成する位置以外の部分のＤＦＲ４７１が除去された状態で、エッチング処理を施す。これにより、２層目のソルダーレジスト４２５の表面が腐食することによって、突起４２３以外の部分のソルダーレジスト４２５が除去されて、微小な凸部である突起４２３が形成される。なお、本実施の形態では、エッチング処理は、ドライエッチングを用いるが、ウェットエッチングを用いてもよい。
【０１２０】
このエッチング処理で２層目のソルダーレジスト４２５の突起４２３以外の部分を除去することによって、形成ステップ１５４に示すように、回路基板２の突起４２３の形成が完了する。
【０１２１】
同様に、半導体素子３の突起４３３も、半導体素子３の表面に二重に形成されたポリイミド４３２，４３５のうちの２層目のポリイミド４３５の表面にエッチング処理を施すことによって形成する。続いて、図１６に沿って、半導体素子３側の突起４３３の形成について説明する。
【０１２２】
突起４３３の形成方法は、回路基板２側の突起４２３と同様に、図１６の形成ステップ１６１に示すように、予め、半導体素子３の表面上に電極３１を露出するように１層目のポリイミド４３２を形成し、その上から電極３１を被覆するようにさらに重ねて、２層目のポリイミド４３５を形成する。次に、半導体素子３の表面上にＤＦＲ４９１を貼り付け、突起４３３を形成する位置が露光されるようにマスク４９２で覆ってから、露光機４９３でＤＦＲ４９１を露光する。次に、形成ステップ１６２に示すように、ＤＦＲ４９１を現像する。
【０１２３】
次に、形成ステップ１６３に示すように、突起４３３を形成する位置以外の部分のＤＦＲ４９１が除去された状態で、エッチング処理を施す。これにより、形成ステップ１６４に示すように、２層目のポリイミド４３５の表面が腐食することによって、２層目のポリイミド４３５の突起４３３以外の部分が除去されて、微小な凸部である突起４３３の形成が完了する。
【０１２４】
このようにして回路基板２および半導体素子３に、それぞれ突起４２３，４３３が形成された後、第１の実施の形態の図４で説明した工程を経て回路基板２に半導体素子３が接合され、半導体装置１が完成する。この突起４２３，４３３の高さは、１０μｍ以上５０μｍ以下に設計するのが好ましい。なお、本実施の形態では、エッチング処理は、ドライエッチングを用いるが、ウェットエッチングを用いてもよい。
【０１２５】
以上のように、予め、回路基板２のソルダーレジスト４２２上にさらにソルダーレジスト４２５を形成する。半導体素子３のポリイミド４３２上にさらにポリイミド４３５を形成する。そして、エッチング処理によって、回路基板２と半導体素子３との間の微小な隙間の内側に、ソルダーレジスト４２５を部分的に除去して微小な凸部である突起４２３を形成し、ポリイミド４３５を部分的に除去して微小な凸部である突起４３３を形成しておく。これにより、本実施の形態によれば、第１の実施の形態と同様に、回路基板２と半導体素子３との間の微小な隙間内のフラックスなど不純物の洗浄時において、洗浄液流４８１が突起４２３，４３３に接触することで、洗浄液流４８１に乱流を発生させる。この結果、洗浄液による半導体装置４０１の隙間の内部の不純物の洗浄効果が高まる。
【０１２６】
なお、上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
【０１２７】
【図１】第１の実施の形態における半導体装置の製造方法の要部を説明する図である。
【図２】第１の実施の形態の半導体装置の基本的な構造を説明する平面模式図である。
【図３】第１の実施の形態の半導体装置の基本的な構造を説明する断面模式図である。
【図４】第１の実施の形態における半導体装置の製造工程の概要を説明する図である。
【図５】第１の実施の形態における半導体装置の回路基板にディンプルが形成される工程を説明する図である。
【図６】第１の実施の形態における半導体装置の半導体素子にディンプルが形成される工程を説明する図である。
【図７】第１の実施の形態における半導体装置の回路基板のディンプルの位置および径に関する配置基準を説明する図である。
【図８】第１の実施の形態における半導体装置の回路基板のディンプルの深さに関する配置基準を説明する図である。
【図９】第１の実施の形態における半導体装置の半導体素子のディンプルの位置および径に関する配置基準を説明する図である。
【図１０】第１の実施の形態における半導体装置の半導体素子のディンプルの深さに関する配置基準を説明する図である。
【図１１】第１の実施の形態における半導体装置を洗浄する工程を説明する図である。
【図１２】第２の実施の形態における半導体装置の回路基板にディンプルが形成される工程を説明する図である。
【図１３】第３の実施の形態における半導体装置の回路基板にディンプルが形成される工程を説明する図である。
【図１４】第４の実施の形態における半導体装置の製造方法の要部を説明する図である。
【図１５】第４の実施の形態における半導体装置の回路基板に突起が形成される工程を説明する図である。
【図１６】第４の実施の形態における半導体装置の半導体素子に突起が形成される工程を説明する図である。
【図１７】従来の半導体装置の製造方法の概要を示す図である。
【符号の説明】
【０１２８】
１，２０１，３０１，４０１  半導体装置
２  回路基板
３  半導体素子
６  アンダーフィル樹脂
７，７４  フラックス
２１，３１  電極
２１ａ  異電位電極
２２，２２２，３２２，４２２，４２５  ソルダーレジスト
２３，３３，２２３，３２３  ディンプル
２４  半田ボール
３２，４３２，４３５  ポリイミド
３４  半田バンプ
４１〜４９  製造ステップ
５１〜５４，６１〜６４，１２１，１２２，１３１〜１３３，１５１〜１５４，１６１〜１６４  形成ステップ
７１，９１，４７１，４９１  ＤＦＲ
７２，９２，３７２，４７２，４９２  マスク
７３，９３，４７３，４９３  露光機
８１，８２，４８１  洗浄液流
１１１  洗浄槽
１１２  トレイ
１１３  蓋部
１１４  弁
２７４  レーザー
３７４  投射材
４２３，４３３  突起
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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