(57)【特許請求の範囲】
【請求項１】
第１シリコン酸化層の表面を窒化するステップと、
表面が窒化された前記第１シリコン酸化層上にアモルファスシリコン層を形成するステップと、
前記アモルファスシリコン層に酸素を導入するステップと、
酸素が導入された前記アモルファスシリコン層を窒化し、シリコン酸窒化層を形成するステップと、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１シリコン酸化層の表面を窒化する前に、Ｇｅを前記第１シリコン酸化層中に導入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン酸窒化層上に第２シリコン酸化層を形成し、前記第１シリコン酸化層、前記シリコン酸窒化層、前記第２シリコン酸化層の３層構造を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１シリコン酸化層、前記シリコン酸窒化層、前記第２シリコン酸化層の３層構造を形成した後、９００℃以上９５０℃以下の酸化性雰囲気の中に１０分以上曝し、酸化することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記アモルファスシリコン層に酸素を導入するステップは、前記アモルファスシリコン層を７００℃以上８００℃以下の温度、かつ１０秒以下の時間で酸化性ガスの雰囲気に曝し、酸化するステップであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記酸化性ガスはＯ２、ＮＯ、Ｎ２Ｏ、Ｏ３、Ｏラジカル、またはＯプラズマであることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記アモルファスシリコン層を窒化して前記シリコン酸窒化層を形成するステップは、前記アモルファスシリコン層を６００℃以上７５０℃以下の温度で窒化することを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
シリコン基板上に形成されＧｅを含む第１シリコン酸化層と、
前記第１シリコン酸化層上に形成され、平均酸素濃度が１０ａｔ．％以上３０ａｔ．％以下であるシリコン酸窒化層と、
前記シリコン酸窒化層上に形成された第２シリコン酸化層と、
を有する絶縁膜を備えていることを特徴とする半導体装置。
【請求項９】
前記第１シリコン酸化層は窒素を含有し、その平均窒素濃度が０ａｔ．％より大きく、１０ａｔ．％以下であることを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリであるフラッシュメモリ、特にＮＡＮＤ型フラッシュメモリは、微細化が容易であるために低価格化、大容量化が急激に進んでおり、更に耐衝撃性という特徴もあって、静止画の記憶媒体や高品質音声記録媒体として爆発的に開発が進められ、一大市場を形成するに至っている。
【０００３】
さて、ＮＡＮＤ型フラッシュメモリに用いられるメモリセルは、半導体基板上に、トンネル絶縁膜、電荷蓄積膜、電極間絶縁膜、および制御電極がこの順に積層されたゲート構造を有している。そして、ゲート構造の種類としては、トンネル絶縁膜上に、電荷蓄積膜となるポリシリコンからなる浮遊ゲート電極を有しているフローティングゲート型（ＦＧ型）や、電荷蓄積膜となるシリコン窒化からなる電荷トラップ膜を有しているＭＯＮＯＳ型(Metal-Oxide-Nitride-Oxide-Silicon)、電荷蓄積膜が窒化物から形成され、制御電極がシリコンからなるＳＯＮＯＳ型(Silicon-Oxide-Nitride-Oxide-Silicon)型がある。
【０００４】
浮遊ゲートや電荷トラップ層上に電極間絶縁膜を介して形成された制御電極に印加する電圧（制御電圧）を制御することにより、基板からトンネル絶縁膜を介して浮遊ゲート電極、もしくは電荷トラップ膜に電子をＦＮ(Fowler-Nordheim)トンネリングで注入したり（書き込み）、あるいは、反対に浮遊ゲート電極からトンネル絶縁膜を介して電子を引き抜いたり（ＦＧ型、ＭＯＮＯＳ／ＳＯＮＯＳ型における消去）、また電荷トラップ膜に正孔を注入し、電子と対消滅させたりして（ＭＯＮＯＳ／ＳＯＮＯＳ型における消去補助）メモリセルの閾値を変動させている。ところが、微細化とともにトンネル絶縁膜が薄くなるにつれて、一つの大きな問題がクローズアップされるようになった。
【０００５】
メモリ容量の増大には素子サイズ（メモリセルのサイズ）の微小化が最も有効なのであるが、そのためにはトンネル絶縁膜の薄膜化が必要である。ところが、トンネル絶縁膜として広く用いられているＳｉＯ２膜は、薄膜化とともに、ストレス電圧の印加によってＳｉＯ２膜中に存在するトラップセンタを介したＳＩＬＣ(Stress Induced Leakage Current)と呼ばれる、低電界領域で顕著となるリーク電流が増加し始める特徴を有する。それゆえ、ＳｉＯ２膜を通過する電荷量が増加することになるため、データ保持特性が劣化し、破壊電荷量に至るまでの時間が短くなる、すなわち書き換え動作の劣化が生じる。このＳＩＬＣがＳｉＯ２膜の膜厚低減を阻むとともに信頼性を低下させ、微細化の大きな障害となっている。したがって、このトラップセンタを低減しなければＳｉＯ２膜の薄膜化によるメモリ容量の増大は見込めないということになる。
【０００６】
このようにＳｉＯ２膜の特性が劣化する一因として、半導体基板とＳｉＯ２膜との間にアモルファス状態のＳｉＯ２からなる界面層が形成され、アモルファスのＳｉＯ２中には必ず酸素欠損が存在し、これが各種トラップやリークサイトを作ることが知られている。
【０００７】
通常、半導体基板は水素で終端処理されるが、書き換え動作時に電子や正孔によって水素が半導体基板から離され、根本的な解決には至っていない。半導体基板は重水素による終端が有効であることがわかっているが、ＳｉＯ２膜との界面で有効であるか否か不明であるのが現状である。
【０００８】
この問題の解決策として、トンネル絶縁膜となるＳｉＯ２膜中に窒素を導入することにより、トンネル絶縁膜としての誘電率を上げて物理的な膜厚を増加し、リーク電流を低減する方法がとられている。しかし、効果は不十分であり、薄膜化の限界は思うように伸びていない。これは、Ｓｉ−Ｎのネットワークの不十分さに起因する欠陥生成が抑えきれないためである。
【０００９】
そこで、欠陥が生成されにくいトンネル絶縁膜として、高品質なシリコン窒化膜をシリコン酸化膜で挟み込んだ三層構造とし、上記シリコン窒化膜が三配位の窒素結合を有するようにした構成が知られている（例えば、特許文献１参照）。このＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層の積層構造の絶縁膜を形成する場合、Ｓｉ基板上にＳｉＯ２層を形成した後、アモルファスＳｉを堆積し、このアモルファスＳｉを窒化してＳｉＮからなる窒化層を形成し、最後に窒化層を酸化、もしくはＣＶＤで酸化層を堆積するという方法が知られている。
【特許文献１】特開２００７−０５９８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、発明者が検討した結果、この方法だと（１）高温で窒化した場合にはアモルファスＳｉが結晶化、凝集し、粒界が発生してＳｉ層の層厚に揺らぎが生じる問題と、（２）アモルファスＳｉ中の残留水素濃度が高くなる恐れがあることがわかった。これによって、（１）ＳｉＯ２層の層厚が薄い場合には窒素が下地のＳｉＯ２層を突き抜けてしまい、ＳｉＯ２層とＳｉ基板との界面に欠陥が形成され、Ｓｉ基板から制御電極側に電流を流した場合に低電界または中電界の電流量が増加するのみならず、ひどい場合には局所的な窒化層の層厚の減少により絶縁性が極端に劣化する問題も発生する。また、（２）信頼性が劣化する問題も発生してしまう。
【００１１】
本発明は、上記事情を考慮してなされたもので、欠陥が生成されにくい高品質な絶縁膜を有するとともにリーク電流を低減することのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の態様による半導体装置の製造方法は、絶縁層上にアモルファスシリコン層を形成するステップと、前記アモルファスシリコン層に酸素を導入するステップと、酸素が導入された前記アモルファスシリコン層を窒化し、シリコン酸窒化層を形成するステップと、を備えていることを特徴とする。
【００１３】
また、本発明の第２の態様による半導体装置は、シリコン基板上に形成された第１シリコン酸化層と、前記第１シリコン酸化層上に形成され、平均酸素濃度が１０ａｔ．％以上３０ａｔ．％以下であるシリコン酸窒化層と、前記シリコン酸窒化層上に形成された第２シリコン酸化層と、を有する絶縁膜を備えていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、欠陥が生成されにくい高品質な絶縁膜を有するとともにリーク電流を低減することが可能な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態を以下に図面を参照して詳細に説明する。
【００１６】
（第１実施形態）
本発明の第１実施形態による半導体装置の製造方法を、図１（ａ）乃至図４（ｂ）を参照して説明する。図１（ａ）、１（ｃ）、１（ｅ）、２（ａ）、２（ｃ）、３（ａ）、３（ｃ）、４（ａ）と、図１（ｂ）、１（ｄ）、１（ｆ）、２（ｂ）、２（ｄ）、３（ｂ）、３（ｄ）、４（ｂ）とは、それぞれ互いに直交する工程断面図を示す。
【００１７】
本実施形態の製造方法によって製造される半導体装置は、ＦＧ（フローティングゲート）型の不揮発性半導体メモリであって、マトリクス状に配列された複数のメモリセルを備えている。図４（ａ）、４（ｂ）に示すように、各メモリセルは、シリコン基板１に離間して形成されたソース／ドレイン領域１７ａ、１７ｂと、このソース領域１７ａとドレイン領域１７ｂとの間のチャネルとなるシリコン基板１の領域１８上に形成されたトンネル絶縁膜５と、このトンネル絶縁膜１５上に形成され電荷が蓄積される電荷蓄積膜となる浮遊ゲート電極６と、この浮遊ゲート電極６上に形成された電極間絶縁膜１０と、この電極間絶縁膜１００上に形成された制御ゲート電極１１と、を備えている。
【００１８】
次に、本実施形態の半導体装置の製造方法を説明する。
【００１９】
まず、図１（ａ）、１（ｂ）に示すように、所望の不純物がドーピングされたシリコン基板１を希フッ酸処理し、シリコン基板１の表面を水素により終端化する。その後、このシリコン基板１を成膜装置のチャンバー（図示せず）に置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板１の温度を７００℃にまで上げ、シリコン基板１から水素を完全に脱離させる。
【００２０】
次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧３ＴｏｒｒのＯ２とし、シリコン基板１の表面温度を１０５０℃にして１０秒間維持する。これにより、図１（ｃ）、１（ｄ）に示すように、シリコン基板１上にシリコン酸化層２が形成される。
【００２１】
次に、ジシランガスを用いてシリコン酸化層２上にアモルファスシリコン層を２ｎｍ堆積する。このときのシリコン基板１の温度は５５０℃以下であることが好ましい。また、アモルファスシリコン層３の堆積時の雰囲気中に酸素、ＮＯ、Ｎ２Ｏが含まれていても良い。この場合、雰囲気中にＮＯ、Ｎ２Ｏが含まれていれば、形成されたアモルファスシリコン層に微量の窒素が含まれることになる。続いて、シリコン基板１の温度を７５０℃に設定し、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２および分圧３ＴｏｒｒのＯ２とし、１０秒間維持する。これにより、アモルファスシリコン層中に酸素が微量に添加され、酸素添加のアモルファスシリコン層が形成される。その後、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３とし、シリコン基板１の表面を７５０℃にして４００秒間維持する。これにより、アモルファスシリコン層が窒化され、シリコン酸窒化層３が形成される（図１（ｅ）、１（ｆ））。すなわち、本実施形態の製造方法においては、シリコン酸窒化層３の形成には、Ｎ２ガスによって希釈された窒化ガスＮＨ３が用いられている。このように窒化ガスＮＨ３を希釈ガスＮ２によって希釈することにより、欠陥が少なく高品質なシリコン酸窒化層を形成することができる。ＮＨ３によるこの窒化方法は、本発明者等によって発明され、特許出願されている（特開２００７−１２３８２５号公報）。
【００２２】
続いて、シリコン基板１の温度を７５０℃以上とし、ＨＴＯ(High Temperature Oxidation)法を用いて、シリコン酸窒化層３上に５ｎｍのシリコン酸化層４を堆積する。これにより、図１（ｅ）、１（ｆ）に示すように、シリコン酸化層２、シリコン酸窒化層３、およびシリコン酸化層４から成るトンネル絶縁膜５が形成される。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層２、シリコン酸窒化層３、およびシリコン酸化層４から成るトンネル絶縁膜５は、単層のトンネル絶縁膜５として表している。
【００２３】
次に、浮遊ゲート電極となる厚さ６０ｎｍのリンドープの多結晶シリコン膜６、素子分離加工のためのマスク材７を順次、ＣＶＤ(Chemical Vapor Deposition)法を用いて堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ(Reactive Ion Etching)法を用いて、マスク材７、多結晶シリコン膜６、トンネル絶縁膜５を順次、エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝８を形成した（図２（ａ）、２（ｂ）参照）。
【００２４】
次に、全面に素子分離用のシリコン酸化膜９を堆積して、素子分離溝８を完全に埋め込み、その後、表面部分のシリコン酸化膜９をＣＭＰ(Chemical Mechanical Polishing)法で除去して、表面を平坦化した。このとき、マスク材７が露出する（図２（ｃ）、２（ｄ）参照）。
【００２５】
次に、露出したマスク材７を選択的にエッチング除去した後、シリコン酸化膜９の露出した表面を希フッ酸溶液でエッチング除去し、多結晶シリコン膜６の側面６ａの一部を露出させた。その後、全面に厚さ１５ｎｍのアルミナ層１０ａをＡＬＤ(Atomic Layer Deposition)法を用いて形成した。このとき、ＡＬＤ法での成膜時の酸化により、アルミナ層１０ａと多結晶シリコン膜６との界面には、極薄のシリコン酸化層１０ｂが形成され、アルミナ層１０ａ／シリコン酸化層１０ｂからなる２層構造の厚さ１６ｎｍの電極間絶縁膜１０が形成される（図３（ａ）、３（ｂ）参照）。なお、図３（ａ）、３（ｂ）においては、シリコン酸化層１０ｂおよびアルミナ層１０ａからなる２層構造の電極間絶縁膜１０は２層の積層構造ではなく、単一層の電極間絶縁膜１０として表示している。
【００２６】
次に、電極間絶縁膜１０上に多結晶シリコン層をＣＶＤ法で形成した後、この多結晶シリコン層上にタングステン層を形成し、熱処理を行うことにより、タングステン層をタングステンシリサイド層に変化させ、多結晶シリコン層およびタングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電膜１１を形成する（図３（ｃ）、３（ｄ）参照）。この導電膜１１が制御ゲート電極となる。続いて、全面にＲＩＥ用のマスク材１２をＣＶＤ法で堆積した。ＲＩＥ法を用いて、マスク材１２、導電膜１１、電極間絶縁膜１０、多結晶シリコン膜６、トンネル絶縁膜５を順次、エッチング加工して、積層構造のゲートを作成する。これにより、積層構造のゲートの形状が画定し、この積層構造のゲートの側部には、ワード線方向（制御ゲート電極１１の延在する方向）に沿った溝１４が形成される（図３（ｃ）、３（ｄ）参照）。
【００２７】
次に、図４（ａ）、４（ｂ）に示すように、積層構造のゲートの側面および上面にシリコン酸化膜１６を熱酸化法で形成し、その後、イオン注入法を用いてソース／ドレイン領域１７ａ、１７ｂを形成する。ソース領域１７ａとドレイン領域１７ｂとの間のシリコン基板１の領域がチャネル領域１８となる。そして更に、全面を覆うように層間絶縁膜１９をＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリが完成する（図４（ａ）、４（ｂ）参照）。
【００２８】
このように、アモルファスシリコン層に酸素を添加した後に窒化して形成されたトンネル絶縁膜５中のシリコン酸窒化層においては、シリコン酸窒化層の平坦性が向上するとともに、シリコン酸窒化層中の水素基が低減されている。すなわち、電荷保持特性の改善だけでなく、信頼性の改善も期待できる。例えば、シリコン酸窒化層の形成条件の相違による表面ラフネスの差異を図５に示し、ＳＩＬＣ(Stress Induced Leakage Current)特性の差異を図６に示す。図５はアモルファスシリコン層を直接窒化してシリコン窒化層を形成した場合の表面ラフネスと、アモルファスシリコン層に酸素を添加した後に直接窒化してシリコン酸窒化層を形成した場合の表面ラフネスを示している。図５からわかるように、アモルファスシリコン層に酸素を添加してから窒化することによって、表面ラフネスが低減されることがわかる。これは酸素を添加することによって窒化時のアモルファスシリコン層の凝集が抑えられ、シリコン酸窒化層の平坦性が向上したことを示している。
【００２９】
ＳｉＯ２／ＳｉＯＮ／ＳｉＯ２からなる積層構造のゲート絶縁膜を有するＭＯＳトランジスタと、ＳｉＯ２／ＳｉＮ／ＳｉＯ２からなる積層構造のゲート絶縁膜を有するＭＯＳトランジスタとを作成し、ＳＩＬＣ特性を比較した結果を図６に示す。図６から、アモルファスシリコン層に酸素を添加してから窒化することによってＳＩＬＣが低減されていることがわかる。これは平坦性が向上し絶縁性が向上するとともに、アモルファスシリコン層中の水素基が酸素によって置換され低減されたことを示している。すなわち、酸素を添加してから窒化することによって信頼性が向上したことを示している。なお、図６の縦軸はリーク電流Ｊｇを表し、横軸はゲート電圧Ｖｇとフラットバンド電圧Ｖｆｂとの差をトランジスタの電気的実効膜厚Ｔｅｆｆで割った値を表し、この値は絶縁膜に印加される電界を示している。このようにしたのは、絶縁膜中の固定電荷の影響を排除し、純粋に絶縁膜に印加されている電界強度で絶縁性を比較するためである。なぜならＶＦＢは膜中固定電荷量に応じてシフトするため、ゲート電圧Ｖｇだけで比較した場合、絶縁膜に印加されている電界を誤って見積もることになるからである。なお、上記トランジスタの電気的実効膜厚Ｔｅｆｆとはゲート絶縁膜の電気的実効膜厚だけでなく、ポリシリコン電極中の空乏層厚、半導体基板側の反転層厚も含んでいる。これは、ＭＯＳ構造に電圧を印加したとき、その電圧はゲート絶縁膜だけでなく、ゲート電極、半導体基板にも印加される。この電圧によって半導体基板側には反転層が形成され、ゲート電極側には空乏層が形成される。これらの層は容量としてゲート絶縁膜の容量に直列に結合する。そして、これらの直列結合した容量が、トランジスタがＯＮしている際の実効的な電気的膜厚として作用する。
【００３０】
なお、アモルファスシリコン層に酸素を添加するときには温度、酸素分圧、時間、昇温時間、酸素を流すタイミングに注意が必要である。温度については、アモルファスシリコン層中の水素が脱離する７００℃以上であることが望ましい。しかし、高すぎてはいけない。８００℃以下が好ましい。しかも、昇温中は酸素を供給していることが望ましい。これは、酸素がアモルファスシリコン層中に入りシリコンと結合することによってシリコンの動きが奪われるからであり、酸素のない真空中かつ高温でアモルファスシリコン層を昇温加熱すると、結合の脆弱なアモルファスシリコン層が安定な結合をお互い形成するために凝集し、結晶化してラフネスが増大するためである。
【００３１】
酸素分圧については、酸化速度を遅くし制御性を上げるうえで低い方が好ましく、特に５０Ｔｏｒｒ以下が好ましい。ただ、低すぎてはいけない。低すぎると酸素によるシリコンのエッチングが起きるアクティブ酸化領域となるからである。７００℃〜８００℃で酸化が起きるパッシブ酸化領域である１０−４Ｔｏｒｒ以上が望ましい。
【００３２】
また、７００℃〜８００℃までの昇温時間は１０秒以下であることが好ましい。酸素を供給している状況下で昇温時間が長いと、目的の温度に到達する前に層厚が２ｎｍのアモルファスシリコン層が完全に酸化されて、窒素が拡散しやすいＳｉＯ２層が形成されやすくなる。これによってその後の窒化で窒素がアモルファスシリコン酸化層、下地のＳｉＯ２層を大量に突き抜け、Ｓｉ基板を窒化し、多量の界面準位を形成することになる。理想的には、酸素を供給している状況下で７００℃〜８００℃まで到達するための昇温時間が１０秒以下、７００℃〜８００℃での酸化時間が１０秒以下であることが望ましい。このような時間内であれば層厚が２ｎｍのアモルファスシリコン層が完全に酸化されてしまうことはなく、窒素の突き抜けを抑えつつアモルファスシリコン層の窒化を行うことが可能となる。
【００３３】
さらに、アモルファスシリコン層が完全に酸化されることを防ぐためにも、また界面を低温酸化し界面準位密度を増やさないためにも降温中は酸素を供給しないことが望ましい。
【００３４】
次に、ＳｉＯ２層上に堆積したアモルファスシリコン層への酸素の添加条件と、電気的特性の関係について図７乃至図１１を参照して説明する。同程度の電気的容量Ｃを有するＳｉ／ＳｉＯ２／シリコン窒化層／Ａｕの積層ゲート構造を備えたトランジスタの上記シリコン窒化層を複数種類の方法で作製し、電気的特性を調べた。一つは本実施形態の製造方法のように、酸化温度が７５０℃で酸化時間が１０秒の条件でアモルファスシリコン層に酸素を添加した後に窒化して形成した場合（この場合、シリコン窒化層はシリコン酸窒化層（ＳｉＯＮ層）となる）、比較例１として、アモルファスシリコン層に酸素を添加しないで窒化することにより形成した場合、比較例２として酸化温度以外は本実施形態と同じように形成したが酸化温度が８５０℃と本実施形態に比べて高い場合について調べた。
【００３５】
電気的容量Ｃのゲート電圧Ｖｇ依存性、すなわちＣ−Ｖ特性を調べた結果を図７に示し、リーク電流Ｊｇの絶縁膜に印加される電界強度（＝（Ｖｇ−Ｖｆｂ）／Ｔｅｆｆ）依存性を調べた結果を図８に示す。まず比較例１の場合や、比較例２のように酸化時間は１０秒と本実施形態と同じであるが酸化温度が８５０℃と高い場合には、Ｃ−Ｖ特性にヒステリシスが発生するとともに、本実施形態に比べて界面準位密度、およびリーク電流が増加していることがわかる。これは、比較例１の場合は、酸素を添加していないために、その後の７００℃窒化の時にアモルファスシリコン層が凝集し、層厚に不均一性が発生して窒化の不均一性や窒化残り（具体的にはＳｉのダングリングボンド）、下地のＳｉＯ２層の窒素の突き抜けが発生したことを示す。そして、比較例２の場合は、酸化温度が高いために同様にアモルファスシリコン層が凝集し、膜厚に不均一性が発生して窒化の不均一性や窒化残り、窒素の突き抜けが発生したことを示す。
【００３６】
次に、比較例３として、酸化温度および酸化時間は本実施形態の場合と同じ、７５０℃であるが、昇温時に酸素を流さない場合や、比較例４として、酸化温度は本実施形態と同じであるが酸化時間が１５秒と長い場合についても、電気的特性を調べた。電気的容量Ｃのゲート電圧Ｖｇ依存性、すなわちＣ−Ｖ特性を調べた結果を図９に示し、リーク電流Ｊｇの絶縁膜に印加される電界強度（＝（Ｖｇ−Ｖｆｂ）／Ｔｅｆｆ）依存性を調べた結果を図１０に示す。
【００３７】
比較例３および比較例４ともＣ−Ｖ特性のヒステリシスが大きくなり、界面準位密度が本実施形態に比べて増加するとともにリーク電流が増加していることがわかる。これは比較例３の場合は、昇温時に酸素がないためにアモルファスシリコンが凝集し、層厚に不均一性が発生して窒化の不均一性や窒化残り、窒素突き抜けが発生したことを示している。そして比較例４の場合は、酸化時間が長くアモルファスシリコン層が完全に酸化されてＳｉＯ２層が形成されたために窒素がＳｉＯ２層を突き抜けてＳｉ基板を窒化してしまったことを示している。
【００３８】
酸化条件を変えた場合の印加電圧４ＭＶ／ｃｍ時のリーク電流の変化を図１１に示す。ここでは酸素を添加せずに窒化した場合のリーク電流値と、酸素を添加して窒化した場合のリーク電流の比を示している。例えば、５０％であれば、酸素を添加することでリーク電流量が半分に低減されたことを意味している。この図１１に示す結果から、７００℃以上、８００℃以下の温度、１０秒以下の範囲で酸素を添加することがリーク電流の低減に非常に効果的であることは明白である。理由は上述した通りである。
【００３９】
このように、アモルファスシリコン層に適当な条件で酸素を添加することによって、高品質なＳｉＯ２／ＳｉＯＮ／ＳｉＯ２の積層構造を有するトンネル絶縁膜が実現される。
【００４０】
なお、このシリコン酸窒化層１３は、層厚が１．５ｎｍ〜２．５ｎｍ程度であって、窒素濃度が２０ａｔ．％〜４７ａｔ．％となっている。すなわち、シリコン酸窒化層３には、実質的に１０ａｔ．％〜３０ａｔ．％の酸素が含まれており、シリコンの第２近接原子の少なくとも１つが窒素となっている。これはアモルファスシリコン層に酸素を添加したためである。また、シリコン酸化層２には、アモルファスシリコン層を窒化する際に窒素が微量に拡散する。従って最大でも平均１０ａｔ．％程度の窒素が含まれる。
【００４１】
なお、本実施形態ではアモルファスシリコン層に酸素を添加する際のガスとしてＯ２を用いたが、酸化性のガスであればＯ２に限るものではなく、ＮＯ、Ｎ２Ｏ、Ｏ３、Ｏラジカル、Ｏプラズマであっても良い。しかし、これらのガスはＯ２とは酸化力が異なる。したがって、これらのガスを用いる場合には、アモルファスシリコン酸窒化層３中の酸素濃度が１０ａｔ．％以上、３０ａｔ．％以下になるように酸素添加条件を調整する必要がある。
【００４２】
なお、本実施形態ではアモルファスシリコンを窒化する際のガスとしてＮＨ３を用いたが、窒化性のガスであればＮＨ３に限るものではなく、ＮＯ、Ｎラジカル、ＮＨラジカル、Ｎ２ラジカル、Ｎプラズマ、ＮＨプラズマ、Ｎ２プラズマであっても良い。
【００４３】
なお、本実施形態では、ＳｉＯ２層４の形成プロセスとしてＨＴＯを用いたが、ＳｉＯ２層４を堆積できればＨＴＯに限るものではなく、ＣＶＤ、ＡＬＤであっても良い。
【００４４】
以上説明したように、本実施形態によれば、欠陥が生成されにくい高品質なトンネル絶縁膜を有するとともにリーク電流を低減することが可能な半導体装置を得ることができる。
【００４５】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を、図１２（ａ）乃至図１５（ｂ）を参照して説明する。図１２（ａ）、１２（ｃ）、１２（ｅ）、１３（ａ）、１３（ｃ）、１４（ａ）、１４（ｃ）、１５（ａ）と、図１２（ｂ）、１２（ｄ）、１２（ｆ）、１３（ｂ）、１３（ｄ）、１４（ｂ）、１４（ｄ）、１５（ｂ）とは、それぞれ互いに直交する工程断面図を示す。
【００４６】
本実施形態の半導体装置は、ＭＯＮＯＳ（Metal（金属）−Oxide−Nitride−Oxide−Ｓｉの積層構造）型の不揮発性半導体メモリであって、マトリクス状に配列された複数のメモリセルを備えている。図１５（ａ）、１５（ｂ）に示すように、各メモリセルは、シリコン基板１に離間して形成されたソース／ドレイン領域３７ａ、３７ｂと、このソース領域３７ａとドレイン領域３７ｂとの間のチャネルとなるシリコン基板１の領域３８上に形成されたトンネル絶縁膜２５と、このトンネル絶縁膜２５上に形成され電荷が蓄積される絶縁体からなる電荷蓄積膜２６と、この電荷蓄積膜２６上に形成された電極間絶縁膜３０と、この電極間絶縁膜３０上に形成された制御ゲート電極３１と、を備えている。
【００４７】
次に、本実施形態の半導体装置の製造方法を説明する。本実施形態の製造方法は、第１実施形態の製造方法において、アモルファスシリコン層を形成する際の下地層であるシリコン酸化層を、アモルファスシリコン層の形成前に窒化する工程を更に設けたものとなっている。
【００４８】
まず、図１２（ａ）、１２（ｂ）に示すように、所望の不純物がドーピングされたシリコン基板１を希フッ酸処理し、シリコン基板１の表面を水素により終端化する。その後、このシリコン基板１を成膜装置のチャンバー（図示せず）に置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板１の温度を７００℃にまで上げ、シリコン基板１から水素を完全に脱離させる。
【００４９】
次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧３ＴｏｒｒのＯ２とし、シリコン基板１の表面温度を１０５０℃にして１０秒間維持する。これにより、図１２（ｃ）、１２（ｄ）に示すように、シリコン基板１上にシリコン酸化層２２ａが形成される。ここまでは、第１実施形態と同じ工程である。続いて、シリコン酸化層２２ａの表面に対してラジカル窒化、もしくはプラズマ窒化を行い、シリコン酸化層２２ａの表面に窒素含有層２２ｂを形成するとともに、シリコン酸化層２２ａ中にもプロファイルのピークの濃度が１０ａｔ．％以下となるように窒素を導入する（図１２（ｃ）、１２（ｄ））。すなわち、シリコン酸化層２２ａおよび窒素含有層２２ｂからなる２層構造の窒素が添加されたシリコン酸化層２２を形成する。この窒化工程を行うことが第１実施形態と異なっている。この窒化工程によって、後述するように、メモリセルにおけるホールの注入効率が大きくなる。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層２２ａおよび窒素含有層２２ｂからなる２層構造のシリコン酸化層２２を単層のシリコン酸化層２２として表している。
【００５０】
次に、ジシランガスを用いてシリコン酸化層２２上にアモルファスシリコン層を２ｎｍ堆積する。このときのシリコン基板１の温度は５５０℃以下であることが好ましい。また、堆積時の雰囲気中に酸素、ＮＯ、Ｎ２Ｏが含まれていても良い。この場合、雰囲気中にＮＯ、Ｎ２Ｏが含まれていれば、形成されたアモルファスシリコン層に微量の窒素が含まれることになる。続いて、シリコン基板１の温度を７５０℃に設定し、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２および分圧３ＴｏｒｒのＯ２とし、１０秒間維持する。これにより、アモルファスシリコン層中に酸素が微量に添加され、酸素添加アモルファスシリコン層が形成される。なお、このときの酸化温度は、第１実施形態と同様に、アモルファスシリコン層中の水素が脱離する７００℃以上であることが望ましい。しかし、高すぎてはいけない。８００℃以下が好ましい。しかも、昇温中は酸素を供給していることが望ましい。また、第１実施形態と同様に、７００℃〜８００℃までの昇温時間は１０秒以下であることが好ましい。理想的には、酸素を供給している状況下で昇温時間が１０秒以下、酸化時間が１０秒以下であることが望ましい。その後、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３とし、シリコン基板１の表面温度を７５０℃にして４００秒間維持する。これにより、アモルファスシリコン層が窒化され、シリコン酸窒化層２３が形成される（図１２（ｅ）、１２（ｆ））。本実施形態の製造方法によって製造されたシリコン酸窒化層２３は、第１実施形態で説明したように、欠陥が少なく高品質なシリコン酸窒化層となる。
【００５１】
続いて、シリコン基板１の温度を７５０℃以上とし、ＨＴＯ法を用いて、シリコン酸窒化層２３上に２．５ｎｍのシリコン酸化層２４を堆積する。これにより、図１２（ｅ）、１２（ｆ）に示すように、シリコン酸化層２２、シリコン酸窒化層２３、シリコン酸化層２４から成るトンネル絶縁膜２５が形成される。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層２２、シリコン酸窒化層２３，およびシリコン酸化層２４からなる３層構造のトンネル絶縁膜２５を単層のトンネル絶縁膜２５として表している。
【００５２】
次に、トンネル絶縁膜２５上に、電荷蓄積膜となる厚さ６ｎｍの窒化膜２６、例えばＳｉ３Ｎ４膜をＣＶＤ法で堆積し、その後、素子分離加工のためのマスク材２７をＣＶＤ法で堆積した。続いて、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材２７、窒化膜２６、およびトンネル絶縁膜２５を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝２８を形成した（図１３（ａ）、１３（ｂ））。
【００５３】
次に、全面に素子分離用のシリコン酸化膜２９を堆積して、素子分離溝２８を完全に埋め込み、その後、表面部分のシリコン酸化膜２９をＣＭＰ法で除去して、表面を平坦化した。このとき、マスク材２７が露出する（図１３（ｃ）、１３（ｄ））。
【００５４】
次に、露出したマスク材２７を選択的にエッチング除去した後、シリコン酸化膜２９の露出した表面を希フッ酸溶液でエッチング除去した。その後、全面に電極間絶縁膜となる厚さ１５ｎｍのアルミナ層をＡＬＤ法で堆積した。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ層と窒化膜２６との界面には、極薄のシリコン酸化層が形成され、アルミナ層３０ａ／シリコン酸化層３０ｂからなる２層構造の厚さ１６ｎｍの電極間絶縁膜３０が形成された（図１４（ａ）、１４（ｂ））。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層３０ｂおよびアルミナ３０ａからなる２層構造の電極間絶縁膜３０を単層の電極間絶縁膜３０として表している。
【００５５】
次に、電極間絶縁膜３０上に、制御ゲート電極となる、多結晶シリコン層およびタングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電膜３１を第１実施形態と同様にして形成し、さらに、ＲＩＥ用のマスク材３２をＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材３２、導電膜３１、電極間絶縁膜３０、電荷蓄積膜２６、トンネル絶縁膜２５を順次、エッチング加工して、積層構造のゲートを作成する。これにより、積層構造のゲートの形状が画定し、この積層構造のゲートの側部には、ワード線方向（制御ゲート電極３１の延在する方向）に沿った溝３４が形成される（図１４（ｃ）、１４（ｄ））。
【００５６】
次に、図１５（ａ）、１５（ｂ）に示すように、積層構造のゲートの側面および上面にシリコン酸化膜３６を熱酸化法で形成し、その後、イオン注入法を用いてソース／ドレイン領域３７ａ、３７ｂを形成する。ソース領域３７ａとドレイン領域３７ｂとの間のシリコン基板１の領域がチャネル領域３８となる。そして更に、全面を覆うように層間絶縁膜３９をＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリが完成する（図１５（ａ）、１５（ｂ）参照）。
【００５７】
このようにしてアモルファスシリコン層を堆積するまえにＳｉＯ２層の表面を窒化することによって、第１実施形態で説明した電荷保持特性、信頼性のさらなる改善に加えて、消去効率の改善も期待できる。例えば、図１６（ａ）、１６（ｂ）にＳｉＯ２層の表面の窒化の有無による電荷保持特性の差異を、図１７に、消去特性の差異について示す。図１６（ａ）、１６（ｂ）においては、横軸が電荷の保持時間を表し、縦軸がフラットバンド電圧Ｖｆｂと、初期のフラットバンド電圧Ｖｆｂｉｎｉとの差を表している。また、図１７においては、横軸が消去初期電界を表し、縦軸がフラットバンド電圧を表している。図１６（ａ）、図１６（ｂ）、図１７からわかるように、アモルファスシリコン層を堆積する前にＳｉＯ２層の表面を窒化することによって、（１）保持特性も（２）消去特性も改善されている。これは（１）ＳｉＯ２層の表面にダングリングボンドが形成され、ＳｉＯ２層上に形成されるアモルファスシリコン層の平坦性が向上し、さらなる絶縁性の向上が実現されたこと、そしてＳｉＯ２層の表面に窒素を導入することによってＳｉＯ２層の窒素の拡散のしやすさが阻害されるとともに、後のアモルファスシリコン層の窒化時に窒化種が下地のＳｉＯ２層を突き抜けＳｉ基板を窒化することが抑えられ、結果として低電界リーク電流の起源となる界面準位生成を抑制したこと、さらに（２）ＳｉＯ２層中に窒素が導入されたためにＳｉＯ２層の正孔障壁が小さくなり、基板側から電荷蓄積膜側にトンネルする正孔電流密度が増加し、電荷蓄積膜中の電子の消去効率が向上したことが原因である。
【００５８】
このように、アモルファスシリコン膜を堆積する前にＳｉＯ２表面を窒化することによって、高品質なＳｉＯ２／ＳｉＯＮ／ＳｉＯ２からなる３層の積層構造が実現される。
【００５９】
なお、このシリコン酸窒化層２３は、層厚が１．５ｎｍ〜２．５ｎｍ程度であって、窒素濃度が２０ａｔ．％〜４７ａｔ．％となっている。すなわち、シリコン酸窒化層２３には、実質的に１０ａｔ．％〜３０ａｔ．％の酸素が含まれており、シリコンの第２近接原子の少なくとも１つが窒素となっている。これはアモルファスシリコン層に酸素を添加したためである。また、シリコン酸化層２２には、アモルファスシリコンを窒化する際に窒素が微量に拡散する。従って最大でも平均１０ａｔ．％程度の窒素が含まれる。
【００６０】
なお、本実施形態ではシリコン酸化層２２の表面に対してラジカル窒化、もしくはプラズマ窒化を行なったが、シリコン酸化層２２を突き抜けてシリコン基板を窒化されるのを抑えられる範囲においてはラジカル窒化、もしくはプラズマ窒化である必要はなく、ＮＨ３、ＮＯを用いても良い。
【００６１】
なお、本実施形態ではアモルファスシリコンに酸素を添加する際のガスとしてＯ２を用いたが、酸化性のガスであればＯ２に限るものではなく、ＮＯ、Ｎ２Ｏ、Ｏ３、Ｏラジカル、Ｏプラズマであっても良い。しかし、これらのガスはＯ２とは酸化力が異なる。従ってこれらのガスを用いる場合には、シリコン酸窒化層２３中の酸素濃度が１０ａｔ．％以上、３０ａｔ．％以下になるように酸素添加条件を調整する必要がある。
【００６２】
なお、本実施形態ではアモルファスシリコン層を窒化する際のガスとしてＮＨ３を用いたが、窒化性のガスであればＮＨ３に限るものではなく、ＮＯ、Ｎラジカル、ＮＨラジカル、Ｎ２ラジカル、Ｎプラズマ、ＮＨプラズマ、Ｎ２プラズマであっても良い。
【００６３】
なお、本実施形態では、ＳｉＯ２層２４の形成プロセスとしてＨＴＯを用いたが、ＳｉＯ２層２４を堆積できればＨＴＯに限るものではなく、ＣＶＤ、ＡＬＤであっても良い。
【００６４】
以上説明したように、本実施形態によれば、欠陥が生成されにくい高品質なトンネル絶縁膜を有するとともにリーク電流を低減することが可能な半導体装置を得ることができる。
【００６５】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を、図１８（ａ）乃至図２１（ｂ）を参照して説明する。図１８（ａ）、１８（ｃ）、１８（ｅ）、１９（ａ）、１９（ｃ）、２０（ａ）、２０（ｃ）、２１（ａ）と、図１８（ｂ）、１８（ｄ）、１８（ｆ）、１９（ｂ）、１９（ｄ）、２０（ｂ）、２０（ｄ）、２１（ｂ）とは、それぞれ互いに直交する工程断面図を示す。
【００６６】
本実施形態の半導体装置は、ＭＯＮＯＳ型の不揮発性半導体メモリであって、マトリクス状に配列された複数のメモリセルを備えている。図２１（ａ）、２１（ｂ）に示すように、各メモリセルは、シリコン基板１に離間して形成されたソース／ドレイン領域５７ａ、５７ｂと、このソース領域５７ａとドレイン領域５７ｂとの間のチャネルとなるシリコン基板１の領域５８上に形成されたトンネル絶縁膜４５と、このトンネル絶縁膜４５上に形成され電荷が蓄積される絶縁体からなる電荷蓄積膜４６と、この電荷蓄積膜４６上に形成された電極間絶縁膜５０と、この電極間絶縁膜５０上に形成された制御ゲート電極５１と、を備えている。
【００６７】
次に、本実施形態の半導体装置の製造方法を説明する。本実施形態の製造方法は、第２実施形態の製造方法において、シリコン酸窒化層を形成した後、このシリコン酸窒化層の上層となるシリコン酸化層を形成する前に、シリコン酸窒化層を酸化する工程を更に設けたものとなっている。
【００６８】
まず、図１８（ａ）に示すように、所望の不純物をドーピングしたシリコン基板１を希ＨＦ処理し、シリコン基板１の表面を水素により終端化する。その後、このシリコン基板１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板１の温度を７００℃にまで上げ、シリコン基板１から水素を完全に脱離させる。
【００６９】
次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧３ＴｏｒｒのＯ２とし、シリコン基板の表面を１０５０℃にして１０秒間維持する。これにより、図１８（ｂ）に示すように、シリコン基板１上にシリコン酸化層４２ａが形成される。続いて、シリコン酸化層４２ａの表面に対してラジカル窒化、もしくはプラズマ窒化を行い、シリコン酸化膜４２ａの表面に窒素含有層４２ｂを形成するとともに、シリコン酸化層４２ａ中にもプロファイルのピークにおける濃度が１０ａｔ．％以下となるように窒素を導入する（図１８（ａ）、１８（ｂ））。すなわち、第２実施形態と同様に、シリコン酸化層４２ａおよび窒素含有層４２ｂからなる２層構造の窒素が添加されたシリコン酸化層４２を形成する。この窒化工程によって、メモリセルにおけるホールの注入効率が大きくなる。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層４２ａおよび窒素含有層４２ｂからなる２層構造のシリコン酸化層４２を単層のシリコン酸化層４２として表している。
【００７０】
次に、ジシランガスを用いてシリコン酸化層４２上にアモルファスシリコン層を２ｎｍ堆積する。このときの基板温度は５５０℃以下であることが好ましい。また、堆積時の雰囲気中に酸素、ＮＯ、Ｎ２Ｏが含まれていても良い。この場合、雰囲気中にＮＯ、Ｎ２Ｏが含まれていれば、形成されたアモルファスシリコン層に微量の窒素が含まれることになる。続いて、シリコン基板１の温度を７５０℃に設定し、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２および分圧３ＴｏｒｒのＯ２とし、１０秒間維持する。これにより、アモルファスシリコン層中に酸素が微量に添加され、酸素が添加されたアモルファスシリコン層が形成される。なお、このときの酸化温度は、第１実施形態と同様に、アモルファスシリコン層中の水素が脱離する７００℃以上であることが望ましい。しかし、高すぎてはいけない。８００℃以下が好ましい。しかも、昇温中は酸素を供給していることが望ましい。また、７００℃〜８００℃までの昇温時間は１０秒以下であることが好ましい。理想的には、酸素を供給している状況下で昇温時間が１０秒以下、酸化時間が１０秒以下であることが望ましい。その後、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３とし、シリコン基板の表面を７５０℃にして４００秒間維持する。これにより、アモルファスシリコン層が窒化され、シリコン酸窒化層４３が形成される（図１８（ｃ）、１８（ｄ））。本実施形態の製造方法によって製造されたシリコン酸窒化層４３は、第１実施形態で説明したように、欠陥が少なく高品質なシリコン酸窒化層となる。
【００７１】
続いて、温度を８００℃に設定し、分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＯ２とし、１００秒間維持する。これにより、シリコン酸窒化層４３の中のＳｉ−Ｎ−Ｈが酸化され、水素基が低減されることになり、より良質で信頼性の高いシリコン酸窒化層４３を形成することができる。この工程は第１および第２実施形態で行っていない。
【００７２】
次に、シリコン基板１の温度を７５０℃以上とし、ＨＴＯ法を用いて、シリコン酸窒化層４３上に層厚が２．５ｎｍのシリコン酸化層４４を堆積する。これにより、図１８（ｅ）。１８（ｆ）に示すように、シリコン酸化層４２、シリコン酸窒化層４３、シリコン酸化層４４から成るトンネル絶縁膜４５が形成される。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層４２、シリコン酸窒化層４３，およびシリコン酸化層４４からなる３層構造のトンネル絶縁膜４５を単層のトンネル絶縁膜４５として表している。
【００７３】
次に、トンネル絶縁膜４６上に電荷蓄積膜４６となる厚さ６ｎｍの窒化膜、例えばＳｉ３Ｎ４膜をＣＶＤ法で堆積し、素子分離加工のためのマスク材４７を順次、ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材４７、窒化膜（電荷蓄積膜）４６、トンネル絶縁膜４５を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、図１９（ａ）、１９（ｂ）に示すように、深さ１００ｎｍの素子分離溝４８を形成した。
【００７４】
続いて、全面に素子分離用のシリコン酸化膜４９を堆積して、素子分離溝４８を完全に埋め込み、その後、表面部分のシリコン酸化膜４９をＣＭＰ法で除去して、表面を平坦化した。このとき、マスク材４７が露出する（図１９（ｃ）、１９（ｄ））。
【００７５】
次に、露出したマスク材４７を選択的にエッチング除去した後、シリコン酸化膜４９の露出した表面を希フッ酸溶液でエッチング除去した。その後、全面に電極間絶縁膜となる厚さ１５ｎｍのアルミナ層５０ａをＡＬＤ法で堆積した。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ層５０ａと窒化膜（電荷蓄積膜）４６との界面には、極薄のシリコン酸化層５０ｂが形成され、アルミナ層５０ａ／シリコン酸化層５０ｂからなる２層構造の厚さ１６ｎｍの電極間絶縁膜５０が形成された（図２０（ａ）、２０（ｂ））。
【００７６】
次に、電極間絶縁膜５０上に、制御ゲート電極となる多結晶シリコン層およびタングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電膜５１を第１実施形態と同様にして形成し、さらに、ＲＩＥのマスク材５２をＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材５２、導電膜５１、電極間絶縁膜５０、電荷蓄積膜４６、トンネル絶縁膜５５を順次エッチング加工して、積層構造のゲートを作成する。これにより、積層構造のゲートの形状が画定し、この積層構造のゲートの側部には、ワード線方向（制御ゲート電極５１の延在する方向）に沿った溝５４が形成される（図２０（ｃ）、２０（ｄ））。
【００７７】
次に、図２１（ａ）、２１（ｂ）に示すように、積層構造のゲートの側面および上面にシリコン酸化膜５６を熱酸化法で形成し、その後、イオン注入法を用いてソース／ドレイン領域５７ａ、５７ｂを形成する。ソース領域５７ａとドレイン領域５７ｂとの間のシリコン基板１の領域がチャネル領域５８となる。そして更に、全面を覆うように層間絶縁膜５９をＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリが完成する（図２１（ａ）、２１（ｂ）参照）。
【００７８】
このようにしてアモルファスシリコン層を窒化したあとに酸化性雰囲気で熱処理することによって、第１実施形態で説明したような信頼性のさらなる改善が期待できる。例えば、図２２に、窒化後の酸化性雰囲気での熱処理の有無によるＳＩＬＣ特性、すなわち信頼性の差異を示す。図２２からわかるように、アモルファスシリコン層を窒化したあとに酸化性雰囲気で熱処理することによって、ＳＩＬＣが低減されていることがわかる。これはシリコン酸窒化層４３の中のＳｉ−Ｎ−Ｈが酸化され、水素基が低減されたためである。
【００７９】
このように、アモルファスシリコン層を窒化した後に酸化性雰囲気で熱処理することによって、高品質なＳｉＯ２／ＳｉＯＮ／ＳｉＯ２からなる積層構造が実現される。
【００８０】
なお、このシリコン酸窒化層４３は、層厚が１．５ｎｍ〜２．５ｎｍ程度であって、窒素濃度が２０ａｔ．％〜４７ａｔ．％となっている。すなわち、シリコン酸窒化層４３には、実質的に１０ａｔ．％〜３０ａｔ．％の酸素が含まれており、シリコンの第２近接原子の少なくとも１つが窒素となっている。これはアモルファスシリコン層に酸素を添加したためである。また、シリコン酸化層４２には、アモルファスシリコン層を窒化する際に窒素が微量に拡散する。従って最大でも平均１０ａｔ．％程度の窒素が含まれる。
【００８１】
なお、本実施形態ではシリコン酸化層４２の表面に対してラジカル窒化、もしくはプラズマ窒化を行なったが、シリコン酸化層４２を突き抜けてシリコン基板が窒化されるのを抑えられる範囲においてはラジカル窒化、もしくはプラズマ窒化である必要はなく、ＮＨ３、ＮＯを用いても良い。
【００８２】
なお、本実施形態ではアモルファスシリコン層に酸素を添加する際のガスとしてＯ２を用いたが、酸化性のガスであればＯ２に限るものではなく、ＮＯ、Ｎ２Ｏ、Ｏ３、Ｏラジカル、Ｏプラズマであっても良い。しかし、これらのガスはＯ２とは酸化力が異なる。従ってこれらのガスを用いる場合には、シリコン酸窒化層４３中の酸素濃度が１０ａｔ．％以上、３０ａｔ．％以下になるように酸素添加条件を調整する必要がある。
【００８３】
なお、本実施形態ではアモルファスシリコン層を窒化する際のガスとしてＮＨ３を用いたが、窒化性のガスであればＮＨ３に限るものではなく、ＮＯ、Ｎラジカル、ＮＨラジカル、Ｎ２ラジカル、Ｎプラズマ、ＮＨプラズマ、Ｎ２プラズマであっても良い。
【００８４】
なお、本実施形態では最後のＳｉＯ２膜の形成プロセスとしてＨＴＯを用いたが、ＳｉＯ２膜を堆積できればＨＴＯに限るものではなく、ＣＶＤ、ＡＬＤであっても良い。
【００８５】
以上説明したように、本実施形態によれば、欠陥が生成されにくい高品質なトンネル絶縁膜を有するとともにリーク電流を低減することが可能な半導体装置を得ることができる。
【００８６】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を、図２３（ａ）乃至図２６（ｂ）を参照して説明する。図２３（ａ）、２３（ｃ）、２３（ｅ）、２４（ａ）、２４（ｃ）、２５（ａ）、２５（ｃ）、２６（ａ）と、図２３（ｂ）、２３（ｄ）、２３（ｆ）、２４（ｂ）、２４（ｄ）、２５（ｂ）、２５（ｄ）、２６（ｂ）とは、それぞれ互いに直交する工程断面図を示す。
【００８７】
本実施形態の半導体装置は、ＭＯＮＯＳ型の不揮発性半導体メモリであって、マトリクス状に配列された複数のメモリセルを備えている。図２６（ａ）、２６（ｂ）に示すように、各メモリセルは、シリコン基板１に離間して形成されたソース／ドレイン領域７７ａ、７７ｂと、このソース領域７７ａとドレイン領域７７ｂとの間のチャネルとなるシリコン基板１の領域７８上に形成されたトンネル絶縁膜６５と、このトンネル絶縁膜６５上に形成され電荷が蓄積される絶縁体からなる電荷蓄積膜６６と、この電荷蓄積膜６６上に形成された電極間絶縁膜７０と、この電極間絶縁膜７０上に形成された制御ゲート電極７１と、を備えている。
【００８８】
次に、本実施形態の半導体装置の製造方法を説明する。本実施形態の製造方法は、第３実施形態の製造方法において、シリコン酸窒化層の上層となるシリコン酸化層を形成した直後に、シリコン酸化層、シリコン酸窒化層、およびシリコン酸化層からなるトンネル絶縁膜を酸化する工程を更に設けたものとなっている。
【００８９】
まず、図２３（ａ）、２３（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板１を希ＨＦ処理し、シリコン基板１の表面を水素により終端化する。その後、このシリコン基板１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板の温度を７００℃にまで上げ、シリコン基板から水素を完全に脱離させる。
【００９０】
次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧３ＴｏｒｒのＯ２とし、シリコン基板１の表面を１０５０℃にして１０秒間維持する。これにより、図２３（ａ）、２３（ｂ）に示すように、シリコン基板１上にシリコン酸化層６２が形成される。続いて、シリコン酸化層６２ａの表面に対してラジカル窒化、もしくはプラズマ窒化を行い、シリコン酸化膜６２ａの表面に窒素含有層６２ｂを形成するとともに、シリコン酸化層４２ａ中にもプロファイルのピークが１０％以下となるように窒素を導入する（図２３（ａ）、２３（ｂ））。すなわち、第２実施形態と同様に、シリコン酸化層６２ａおよび窒素含有層６２ｂからなる２層構造の窒素が添加されたシリコン酸化層６２を形成する。この窒化工程によって、メモリセルにおけるホールの注入効率が大きくなる。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層６２ａおよび窒素含有層６２ｂからなる２層構造のシリコン酸化層６２を単層のシリコン酸化層６２として表している。
【００９１】
次に、ジシランガスを用いてシリコン酸化層６２上にアモルファスシリコン層を２ｎｍ堆積する。このときの基板温度１０は５５０℃以下であることが好ましい。また、堆積時の雰囲気中に酸素、ＮＯ、Ｎ２Ｏが含まれていても良い。この場合、雰囲気中にＮＯ、Ｎ２Ｏが含まれていれば、形成されたアモルファスシリコン層に微量の窒素が含まれることになる。
【００９２】
次に、シリコン基板１の温度を７５０℃に設定し、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２および分圧３ＴｏｒｒのＯ２とし、１０秒間維持する。これにより、アモルファスシリコン層中に酸素が微量に添加され、酸素が添加されたアモルファスシリコン層が形成される。なお、このときの酸化温度は、第１実施形態と同様に、アモルファスシリコン層中の水素が脱離する７００℃以上であることが望ましい。しかし、高すぎてはいけない。８００℃以下が好ましい。しかも、昇温中は酸素を供給していることが望ましい。また、第１実施形態と同様に、７００℃〜８００℃までの昇温時間は１０秒以下であることが好ましい。理想的には、酸素を供給している状況下で昇温時間が１０秒以下、酸化時間が１０秒以下であることが望ましい。その後、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３とし、シリコン基板１の表面を７５０℃にして４００秒間維持する。これにより、アモルファスシリコン層が窒化され、シリコン酸窒化層６３が形成される（図２３（ｅ）、２３（ｆ））。本実施形態の製造方法によって製造されたシリコン酸窒化層４３は、第１実施形態で説明したように、欠陥が少なく高品質なシリコン酸窒化層となる。
【００９３】
続いて、シリコン基板１の温度を８００℃に設定し、分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＯ２とし、１００秒間維持する。これにより、シリコン酸窒化層６３ｃの中のＳｉ−Ｎ−Ｈが酸化され、水素基が低減されることになり、より良質で信頼性の高いシリコン酸窒化層６３を形成することができる。
【００９４】
次に、温度を７５０℃以上とし、ＨＴＯ法を用いて、シリコン酸窒化層６３上に、層厚が２．５ｎｍのシリコン酸化層６４を堆積する。これにより、図２３（ｅ）、２３（ｆ）に示すように、シリコン酸化層６２、シリコン酸窒化層６３、シリコン酸化層６４から成るトンネル絶縁膜６５が形成される。続いて、シリコン基板１の温度を９５０℃に設定し、分圧７６０ＴｏｒｒのＮ２、分圧３ＴｏｒｒのＯ２とし、１時間維持する。これにより、トンネル絶縁膜６５の中に含まれる僅かな水素基が酸化され、また膜中に含まれる欠陥が酸素終端されることになり、より良質で信頼性の高いトンネル絶縁膜６５を形成することができる。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層６２、シリコン酸窒化層６３，およびシリコン酸化層６４からなる３層構造のトンネル絶縁膜６５を単層のトンネル絶縁膜６５として表している。
【００９５】
次に、トンネル絶縁膜６５上に、電荷蓄積膜となる厚さ６ｎｍの窒化膜６６、例えば、Ｓｉ３Ｎ４膜をＣＶＤ法で堆積し、その後、素子分離加工のためのマスク材６７をＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材６７、窒化膜（電荷蓄積膜）６６、トンネル絶縁膜６５を順次エッチング加工し、さらにシリコン基板６１の露出領域をエッチングして、図２４（ａ）に、２４（ｂ）示すように、深さ１００ｎｍの素子分離溝６８を形成した。
【００９６】
次に、全面に素子分離用のシリコン酸化膜６９を堆積して、素子分離溝６８を完全に埋め込み、その後、表面部分のシリコン酸化膜６９をＣＭＰ法で除去して、表面を平坦化した。このとき、マスク材６７が露出する（図２４（ｃ）、２４（ｄ））。
【００９７】
次に、露出したマスク材６７を選択的にエッチング除去した後、シリコン酸化膜６９の露出表面を希フッ酸溶液でエッチング除去した。その後、全面に電極間絶縁膜となる厚さ１５ｎｍのアルミナ層７０ａをＡＬＤ法で堆積した。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ層７０ａと窒化膜６６との界面には、極薄のシリコン酸化層７０ｂが形成され、シリコン酸化層７０ｂおよびアルミナ層７０ａからなる２層構造の厚さ１６ｎｍの電極間絶縁膜７０が形成された（図２５（ａ）、２５（ｂ））。
【００９８】
次に、電極間絶縁膜７０上に、制御ゲート電極となる多結晶シリコン層およびタングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電膜７１を第１実施形態と同様に形成し、さらに、ＲＩＥのマスク材７２をＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材７２、導電膜７１、電極間絶縁膜７０、電荷蓄積膜６６、トンネル絶縁膜６５を順次エッチング加工して、積層構造のゲートを作成する。これにより、積層構造のゲートの形状が画定し、この積層構造のゲートの側部には、ワード線方向（制御ゲート電極７１の延在する方向）に沿った溝７３が形成される（図２５（ｃ）、２５（ｄ））。
【００９９】
次に、図２６（ａ）、２６（ｂ）に示すように、積層構造のゲートの側面および上面にシリコン酸化膜７４を熱酸化法で形成し、その後、イオン注入法を用いてソース／ドレイン領域７７ａ、７７ｂを形成する。このソース領域７７ａとドレイン領域７７ｂとの間のシリコン基板１の領域がチャネル領域７８となる。そして、更に、全面を覆うように層間絶縁膜７９をＣＶＤ法で形成した（図２６（ａ）、２６（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリが完成する。
【０１００】
このようにしてＨＴＯにより酸化層を堆積した後に酸化性雰囲気で熱処理することによって、第１実施形態および第３実施形態で説明したような信頼性のさらなる改善が期待できる。しかし、ただ熱処理すれば良いと言うものではない。良好な特性を実現するためには酸化性雰囲気での熱処理条件が重要である。
【０１０１】
図２７（ａ）、２７（ｂ）を参照して酸化性雰囲気での熱処理条件と信頼性の関係について説明する。図２７（ａ）、２７（ｂ）は、酸素分圧、酸化時間を変えた場合の、ＳＩＬＣ特性、具体的には０．０１Ｃ／ｃｍ２注入前後の１０−７Ａ／ｃｍ２のリーク電流が流れるときの電界の酸化時間依存性を図２７（ａ）に示し、０．０１Ｃ／ｃｍ２注入時の電界を図２７（ｂ）に示す。酸化温度は９５０℃で行った。図２７（ａ）からわかるように、Ｎ２雰囲気中では改善が見られないが、酸化性雰囲気の中で熱処理することによって、熱処理をしない場合には１ＭＶ／ｃｍであった電界が、５．５ＭＶ／ｃｍ程度まで改善されている。圧力に関係なく、９５０℃の温度で１０分以上酸化することでＳＩＬＣ特性が大幅に完全されていることがわかる。この結果から、酸化性雰囲気の中で１０分以上熱処理することが信頼性改善には重要であることがわかる。なお、酸化温度については９００℃以上９５０℃の範囲で同様の効果が見込まれる。
【０１０２】
しかし、いくら信頼性が改善されるとはいえ、酸化し過ぎることは高い注入効率を実現する上で好ましくない。図２８に酸化時間と、０．０１Ａ／ｃｍ２の電子を注入するために必要な印加電界の関係について示す。１時間以上酸化することで印加電界が上昇していることがわかる。また、酸素分圧が高すぎるのも注入電界を上げることになる。これは酸化によって酸化層中の窒素濃度が低下し、電子の注入効率が低下したためである。従って、１０分以上、１時間以下の範囲で酸化することが、高い注入効率を維持しつつ、信頼性を改善できる条件と言える。
【０１０３】
このように、ＨＴＯで酸化層を堆積した後に最適な酸化性雰囲気で熱処理することによって、高品質なＳｉＯ２／ＳｉＯＮ／ＳｉＯ２積層構造が実現される。
【０１０４】
なお、このシリコン酸窒化層６３は、層厚が１．５〜２．５ｎｍ程度であって、窒素濃度が２０ａｔ．％〜４７ａｔ．％となっている。すなわち、シリコン酸窒化層６３には、実質的に１０ａｔ．％〜３０ａｔ．％の酸素が含まれており、シリコンの第２近接原子の少なくとも１つが窒素となっている。これはアモルファスシリコン層に酸素を添加したためである。また、シリコン酸化層６２には、アモルファスシリコン層を窒化する際に窒素が微量に拡散する。従って最大でも平均１０ａｔ．％程度の窒素が含まれる。
【０１０５】
なお、本実施形態ではシリコン酸化層の表面に対してラジカル窒化、もしくはプラズマ窒化を行なったが、シリコン酸化層の突き抜け窒化が抑えられる範囲においてはラジカル窒化、もしくはプラズマ窒化である必要はなく、ＮＨ３、ＮＯを用いても良い。
【０１０６】
なお、本実施形態ではアモルファスシリコンに酸素を添加する際のガスとしてＯ２を用いたが、酸化性のガスであればＯ２に限るものではなく、ＮＯ、Ｎ２Ｏ、Ｏ３、Ｏラジカル、Ｏプラズマであっても良い。しかし、これらのガスはＯ２とは酸化力が異なる。従ってこれらのガスを用いる場合には、シリコン酸窒化層中の酸素濃度が１０ａｔ．％以上、３０ａｔ．％以下になるように酸素添加条件を調整する必要がある。
【０１０７】
なお、本実施形態ではアモルファスシリコンを窒化する際のガスとしてＮＨ３を用いたが、窒化性のガスであればＮＨ３に限るものではなく、ＮＯ、Ｎラジカル、ＮＨラジカル、Ｎ２ラジカル、Ｎプラズマ、ＮＨプラズマ、Ｎ２プラズマであっても良い。
【０１０８】
なお、本実施形態ではＳｉＯ２層６４の形成プロセスとしてＨＴＯを用いたが、ＳｉＯ２層６４を堆積できればＨＴＯに限るものではなく、ＣＶＤ、ＡＬＤであっても良い。
【０１０９】
また、本実施形態ではＨＴＯを堆積した後に酸化性雰囲気で熱処理している。これはＳｉＯ２／ＳｉＯＮ／ＳｉＯ２積層構造中の水素を大幅に低減させる効果がある。従って、ＨＴＯで酸化層６４を堆積した後に酸化性雰囲気で熱処理する限りにおいては、アモルファスシリコンへの酸素の添加温度、アモルファスシリコンの窒化温度は高くなくても良く、それぞれ４００℃以上であれば良い。
【０１１０】
以上説明したように、本実施形態によれば、欠陥が生成されにくい高品質なトンネル絶縁膜を有するとともにリーク電流を低減することが可能な半導体装置を得ることができる。
【０１１１】
（第５実施形態）
次に、本発明の第５実施形態による半導体装置を、図２９（ａ）乃至図３２（ｂ）を参照して説明する。図２９（ａ）、２９（ｃ）、２９（ｅ）、３０（ａ）、３０（ｃ）、３１（ａ）、３１（ｃ）、３２（ａ）と、図２９（ｂ）、２９（ｄ）、２９（ｆ）、３０（ｂ）、３０（ｄ）、３１（ｂ）、３１（ｄ）、３２（ｂ）とは、それぞれ互いに直交する工程断面図を示す。
【０１１２】
本実施形態の半導体装置は、ＭＯＮＯＳ型の不揮発性半導体メモリであって、マトリクス状に配列された複数のメモリセルを備えている。図３２（ａ）、３２（ｂ）に示すように、各メモリセルは、シリコン基板１に離間して形成されたソース／ドレイン領域９７ａ、９７ｂと、このソース領域９７ａとドレイン領域９７ｂとの間のチャネルとなるシリコン基板１の領域９８上に形成されたトンネル絶縁膜８５と、このトンネル絶縁膜８５上に形成され電荷が蓄積される絶縁体からなる電荷蓄積膜８６と、この電荷蓄積膜８６上に形成された電極間絶縁膜９０と、この電極間絶縁膜９０上に形成された制御ゲート電極９１と、を備えている。
【０１１３】
次に、本実施形態の半導体装置の製造方法を説明する。本実施形態の製造方法は、第４実施形態の製造方法において、シリコン酸窒化層の下地層となるシリコン酸化層の形成した後、表面を窒化する前に、シリコン酸化層中にＧｅを導入する工程を更に設けたものとなっている。
【０１１４】
まず、図２９（ａ）、２９（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板１を希ＨＦ処理し、シリコン基板８１の表面を水素により終端化する。その後、このシリコン基板１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板１の温度を７００℃にまで上げ、シリコン基板１から水素を完全に脱離させる。
【０１１５】
次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧３ＴｏｒｒのＯ２とし、シリコン基板１の表面を１０５０℃にして１０秒間維持する。これにより、図２９（ｃ）、２９（ｄ）に示すように、シリコン基板１上にシリコン酸化層が形成される。引き続き、インプラや熱処理等の手法を用いてこのシリコン酸化層中にＧｅを拡散させ、シリコン酸化層中に１×１０１３ｃｍ−２程度のピークを持つＧｅの分布を有するシリコン酸化層８２ａを形成する。その後、チャンバー内の雰囲気を、例えば分圧３ＴｏｒｒのＯ２とし、シリコン基板１の表面を７５０℃にして１０秒間維持する。これにより、シリコン酸化層８２ａ中のＧｅを酸化しシリコン酸化層８２ａ中に、ＳｉＯ２の伝導帯から０．７ｅＶ程度下方にエネルギーレベルを有するＧｅの準位を形成する。続いて、シリコン酸化層８２ａの表面に対してラジカル窒化、もしくはプラズマ窒化を行い、シリコン酸化層８２ａの表面に窒素含有層８２ｂを形成するとともに、シリコン酸化層８２ａ中にも１０ａｔ．％以下の窒素を導入する。この窒化工程によって、メモリセルにおけるホールの注入効率が大きくなる。なお、次工程以下の製造工程を示す図面においては、シリコン酸化層８２ａおよび窒素含有層８２ｂからなる２層構造のシリコン酸化層８２を単層のシリコン酸化層８２として表している。
【０１１６】
次に、ジシランガスを用いてシリコン酸化層８２上にアモルファスシリコン層を２ｎｍ堆積する。このときのシリコン基板１の温度は５５０℃以下であることが好ましい。続いて、シリコン基板１の温度を７５０℃に設定し、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２および分圧３ＴｏｒｒのＯ２とし、１０秒間維持する。これにより、アモルファスシリコン層中に酸素が微量に添加され、酸素が添加されたアモルファスシリコン層が形成される。なお、このときの酸化温度はアモルファスシリコン層中の水素が脱離する７００℃以上であることが望ましい。しかし、高すぎてはいけない。８００℃以下が好ましい。しかも、昇温中は酸素を供給していることが望ましい。また、７００〜８００℃までの昇温時間は１０秒以下であることが好ましい。理想的には、酸素を供給している状況下で昇温時間が１０秒以下、酸化時間が１０秒以下であることが望ましい。その後、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３とし、シリコン基板１の表面を７５０℃にして４００秒間維持する。これにより、アモルファスシリコン層が窒化され、シリコン酸窒化層８３が形成される（図２９（ｅ）、２９（ｆ））。続いて、温度を８００℃に設定し、分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＯ２とし、１００秒間維持する。これにより、シリコン酸窒化層８３ｃの中のＳｉ−Ｎ−Ｈが酸化され、水素基が低減されることになり、より良質で信頼性の高いシリコン酸窒化層８３を形成することができる。
【０１１７】
次に、温度を７５０℃以上とし、ＨＴＯ法で２．５ｎｍのシリコン酸化層８４を堆積する。これにより、図２９（ｅ）、２９（ｆ）に示すように、シリコン酸化層８２、シリコン酸窒化層８３、シリコン酸化層８４から成るトンネル絶縁膜８５が形成される。続いて、温度を９５０℃に設定し、分圧７６０ＴｏｒｒのＮ２、分圧３ＴｏｒｒのＯ２とし、１時間維持する。これにより、トンネル絶縁膜８５の中に含まれる僅かな水素基が酸化され、またトンネル絶縁膜８５中に含まれる欠陥が酸素終端されることになり、より良質で信頼性の高いトンネル絶縁膜８５を形成することが出来る。
【０１１８】
その後、トンネル絶縁膜８５上に、電荷蓄積膜となる厚さ６ｎｍの窒化膜８６をＣＶＤ法で堆積し、素子分離加工のためのマスク材８７を順次、ＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材８７、窒化膜（電荷蓄積膜）８６、トンネル絶縁膜８５を順次エッチング加工し、さらにシリコン基板８１の露出領域をエッチングして、図３０（ａ）、３０（ｂ）に示すように、深さ１００ｎｍの素子分離溝８８を形成した。
【０１１９】
次に、全面に素子分離用のシリコン酸化膜８９を堆積して、素子分離溝８８を完全に埋め込み、その後、表面部分のシリコン酸化膜８９をＣＭＰ法で除去して、表面を平坦化した。このとき、マスク材８７が露出する（図３０（ｃ）、３０（ｄ））。
【０１２０】
次に、露出したマスク材８７を選択的にエッチング除去した後、シリコン酸化膜８９の露出した表面を希フッ酸溶液でエッチング除去した。その後、全面に電極間絶縁膜となる厚さ１５ｎｍのアルミナ層９０ａをＡＬＤ法で堆積した。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ層９０ａと電荷蓄積膜８６との界面には、極薄のシリコン酸化層９０ｂが形成され、アルミナ層９０ａ／シリコン酸化層９０ｂからなる２層構造の厚さ１６ｎｍの電極間絶縁膜９０が形成された（図３１（ａ）、３１（ｂ））。
【０１２１】
次に、制御ゲート電極となる多結晶シリコン層およびタングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層９１を第１実施形態と同様にして形成し、さらに、ＲＩＥのマスク材９２をＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材９２、導電層９１、電極間絶縁膜９０、電荷蓄積膜８６、トンネル絶縁膜８５を順次エッチング加工して、積層構造のゲートを作成する。これにより、積層構造のゲートの形状が画定し、この積層構造のゲートの側部には、ワード線方向に沿った溝９４が形成される（図３１（ｃ）、３１（ｄ））。
【０１２２】
次に、図３２（ａ）、３２（ｂ）に示すように、積層構造のゲートの側面および上面にシリコン酸化膜９６を熱酸化法で形成した後、イオン注入法を用いてソース／ドレイン領域９７ａ、９７ｂを形成する。このソース領域９７ａとドレイン領域９７ｂとの間のシリコン基板１の領域がチャネル領域９８となる。そして、更に、全面を覆うように層間絶縁膜９９をＣＶＤ法で形成した（図３２（ａ）、３２（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリが完成する。
【０１２３】
シリコン酸化層８２にＧｅを添加する効果を図３３、図３４を参照して説明する。図３３は、Ｇｅを添加した場合としない場合の、リーク電流を０．１Ａ／ｃｍ２流すために必要な印加電界の変化について示している。Ｇｅを添加することによって、１ＭＶ／ｃｍ以上も印加電界が低下していることがわかる。これは図３４に示すように、電界を印加することによってＳｉＯ２層８２中のＧｅ準位のエネルギーレベルが基板側のフェルミレベルよりも下方になることで、電子のトンネル確率が向上することが原因である。このように、シリコン酸化層８２にＧｅを添加することによって、電子の注入効率に優れ、かつ高品質なＳｉＯ２／ＳｉＯＮ／ＳｉＯ２からなる積層構造のトンネル絶縁膜が実現される。
【０１２４】
なお、このシリコン酸窒化層８３は、層厚が１．５ｎｍ〜２．５ｎｍ程度であって、窒素濃度が２０ａｔ．％〜４７ａｔ．％となっている。すなわち、シリコン酸窒化層７３には、実質的に１０ａｔ．％〜３０ａｔ．％の酸素が含まれており、シリコンの第２近接原子の少なくとも１つが窒素となっている。これはアモルファスシリコン層に酸素を添加したためである。また、シリコン酸化層８２には、アモルファスシリコン層を窒化する際に窒素が微量に拡散する。従って最大でも平均１０ａｔ．％程度の窒素が含まれる。
【０１２５】
なお、本実施形態ではシリコン酸化層の表面に対してラジカル窒化、もしくはプラズマ窒化を行なったが、シリコン酸化層の突き抜け窒化が抑えられる範囲においてはラジカル窒化、もしくはプラズマ窒化である必要はなく、ＮＨ３、ＮＯを用いても良い。
【０１２６】
なお、本実施形態ではアモルファスシリコンに酸素を添加する際のガスとしてＯ２を用いたが、酸化性のガスであればＯ２に限るものではなく、ＮＯ、Ｎ２Ｏ、Ｏ３、Ｏラジカル、Ｏプラズマであっても良い。しかし、これらのガスはＯ２とは酸化力が異なる。従ってこれらのガスを用いる場合には、シリコン酸窒化層８３中の酸素濃度が１０ａｔ．％以上、３０ａｔ．％以下になるように酸素添加条件を調整する必要がある。
【０１２７】
なお、本実施形態ではアモルファスシリコン層を窒化する際のガスとしてＮＨ３を用いたが、窒化性のガスであればＮＨ３に限るものではなく、ＮＯ、Ｎラジカル、ＮＨラジカル、Ｎ２ラジカル、Ｎプラズマ、ＮＨプラズマ、Ｎ２プラズマであっても良い。
【０１２８】
なお、本実施形態では最後のシリコン酸化層８４の形成プロセスとしてＨＴＯを用いたが、シリコン酸化層８４を堆積できればＨＴＯに限るものではなく、ＣＶＤ、ＡＬＤであっても良い。
【０１２９】
また、本実施形態ではＨＴＯを堆積した後に酸化性雰囲気で熱処理している。これはＳｉＯ２／ＳｉＯＮ／ＳｉＯ２からなる積層構造中の水素を大幅に低減させる効果がある。従って、ＨＴＯを堆積した後に酸化性雰囲気で熱処理する限りにおいては、アモルファスシリコン層への酸素の添加温度、アモルファスシリコン層の窒化温度は高くなくても良く、それぞれ４００℃以上であれば良い。
【０１３０】
以上説明したように、本実施形態によれば、欠陥が生成されにくい高品質なトンネル絶縁膜を有するとともにリーク電流を低減することが可能な半導体装置を得ることができる。
【０１３１】
上記第１乃至第５実施形態においては、アモルファスシリコン層の膜厚は２．５ｎｍよりも薄いことが好ましい。これは、以下の２つの悪影響があるからである。アモルファスシリコン層の層厚が２．５ｎｍ以上に厚くなると、（１）その後の窒化処理時にアモルファスシリコンを窒化しきれず、膜中に窒素と結合しきれないＳｉが欠陥として残留し、絶縁膜としての特性を劣化させてしまう。（２）その後の酸化工程で、欠陥であるＳｉは酸化され易いために酸窒化層中の酸素濃度が上がり、ＳｉＯ２／ＳｉＯＮ／ＳｉＯ２からなる積層構造の絶縁膜としての特徴の一つである高注入効率を劣化させてしまう。
【０１３２】
シリコン基板上にＳｉＯ２層を形成し、このＳｉＯ２層上にアモルファスシリコン層を、層厚を変えて堆積したサンプルを複数個用意し、それぞれのサンプルを７５０℃で１０秒酸素を添加した後に、窒素がＳｉＯ２層を突き抜けるまで十分な時間窒化した場合のＣ−Ｖ特性を図３５に示す。アモルファスシリコン層の層厚が２．５ｎｍの場合にはＳｉＯ２層とシリコン基板との界面が窒化されることによって界面準位が発生しているが、Ｃ−Ｖ特性にヒステリシスは見られていない。すなわち、層厚が２．５ｎｍのアモルファスシリコン層は、欠陥の極めて少ない状態で窒化されていることを示している。
【０１３３】
一方、アモルファスシリコン層の層厚が３．５ｎｍの場合には、界面準位が発生するだけでなく、Ｃ−Ｖ特性に大きなヒステリシスが発生している。ヒステリシスが見られるということは、窒化層中に局所的にＳｉの構造があり（窒化層のバンドギャップ内に局所的にＳｉのバンドギャップがあり）、それが電荷蓄積源として働いていることを示している。すなわち、アモルファスシリコン層の層厚を２．５ｎｍよりも厚くするとアモルファスシリコン層が窒化しきれないまま窒素が下地層側まで拡散してしまうことを意味している。
【０１３４】
したがって、本発明の各実施形態に示すようにアモルファスシリコン層の膜厚は２．５ｎｍよりも薄いことが好ましい。
【０１３５】
次に、本発明の各実施形態において、ＳｉＯ２／ＳｉＯＮ／ＳｉＯ２の積層構造のトンネル絶縁膜において、窒素は次のような分布の特徴を持つ。図３６に示すように、ＳｉＯ２／ＳｉＯＮ／ＳｉＯ２の積層構造の表面から５ｎｍ以下の領域に窒素濃度が２０ａｔ．％以上である領域が物理膜厚にして１ｎｍ以上、連続的に存在するとともに、最下層のＳｉＯ２層中には、下界面と上界面の間に濃度が１０ａｔ．％以下の窒素の分布が存在する。なお、最下層となるＳｉＯ２層中の窒素濃度は１０ａｔ．％以下が好ましい。これは図３７に示すように、窒素濃度が高くなると低中電界側のリーク電流が増加するためである。
【０１３６】
なお、上記第１乃至第５実施形態においては、半導体装置は、不揮発性半導体メモリであったが、シリコン酸化層／シリコン酸窒化層／シリコン酸化層からなる３層積層構造のトンネル絶縁膜は、ＭＯＳトランジスタのゲート絶縁膜として用いてもよい。また、上記トンネル絶縁膜は、第１乃至第５実施形態の電極間絶縁膜として用いることができる。これらの場合、シリコン酸窒化層となるアモルファスシリコン層を形成する際の下地層となる絶縁層として、シリコン酸化層の代わりに、ｈｉｇｈ−ｋ材料（例えば、Ｈｆ、Ｌａ、またはこれらのシリケート）からなる層であってもよい。
【図面の簡単な説明】
【０１３７】
【図１】第１実施形態による半導体装置の製造工程を示す断面図。
【図２】第１実施形態による半導体装置の製造工程を示す断面図。
【図３】第１実施形態による半導体装置の製造工程を示す断面図。
【図４】第１実施形態による半導体装置の製造工程を示す断面図。
【図５】第１実施形態に係るアモルファスシリコン層の、酸素添加の有無による窒化後の表面ラフネスの変化を示す図。
【図６】酸素添加の有無によるＳｉＯ２／ＳｉＯＮ／ＳｉＯ２の積層構造絶縁膜のＳＩＬＣ特性を比較した結果を示す図。
【図７】アモルファスシリコン層への酸素の添加条件とＣ−Ｖ特性の関係を示す図。
【図８】アモルファスシリコン層への酸素の添加条件とリーク電流との関係を示す図。
【図９】アモルファスシリコン層への酸素の添加条件とＣ−Ｖ特性の関係を示す図。
【図１０】アモルファスシリコン層への酸素の添加条件とリーク電流との関係を示す図。
【図１１】アモルファスシリコン層への酸素の添加条件とリーク電流の変化を示す図。
【図１２】第２実施形態による半導体装置の製造工程を示す断面図。
【図１３】第２実施形態による半導体装置の製造工程を示す断面図。
【図１４】第２実施形態による半導体装置の製造工程を示す断面図。
【図１５】第２実施形態による半導体装置の製造工程を示す断面図。
【図１６】表面窒化の有無による消去特性の違いを比較した図。
【図１７】表面窒化の有無による電荷保持特性の違いを比較した図。
【図１８】第３実施形態による半導体装置の製造工程を示す断面図。
【図１９】第３実施形態による半導体装置の製造工程を示す断面図。
【図２０】第３実施形態による半導体装置の製造工程を示す断面図。
【図２１】第３実施形態による半導体装置の製造工程を示す断面図。
【図２２】窒化後の酸化性雰囲気での熱処理の有無による信頼性の差異について示す図。
【図２３】第４実施形態による半導体装置の製造工程を示す断面図。
【図２４】第４実施形態による半導体装置の製造工程を示す断面図。
【図２５】第４実施形態による半導体装置の製造工程を示す断面図。
【図２６】第４実施形態による半導体装置の製造工程を示す断面図。
【図２７】酸化性雰囲気での熱処理条件と信頼性の関係について示す図。
【図２８】酸化時間と、０．０１Ａ／ｃｍ２の電子を注入するために必要な印加電界の関係について示す図。
【図２９】第５実施形態による半導体装置の製造工程を示す断面図。
【図３０】第５実施形態による半導体装置の製造工程を示す断面図。
【図３１】第５実施形態による半導体装置の製造工程を示す断面図。
【図３２】第５実施形態による半導体装置の製造工程を示す断面図。
【図３３】シリコン酸化層中にＧｅを添加する効果を説明する図。
【図３４】シリコン酸化層中にＧｅを添加した場合のエネルギーバンド図。
【図３５】アモルファスシリコン層の層厚を規定する理由を説明する図。
【図３６】３層積層構造のトンネル絶縁膜中の窒素濃度の分布の規定を説明する図。
【図３７】３層積層構造のトンネル絶縁膜中の窒素濃度の分布の規定を説明する図。
【符号の説明】
【０１３８】
１  シリコン基板（半導体基板）
２  シリコン酸化層
３  シリコン酸窒化層
４  シリコン酸化層
５  トンネル絶縁膜
６  浮遊ゲート電極（電荷蓄積膜）
７  マスク材
８  素子分離溝
９  素子分離領域
１０  電極間絶縁膜
１１  導電層（制御ゲート電極）
１２  ＲＩＥ用マスク材
１４  溝
１６  シリコン酸化膜
１７ａ  ソース領域
１７ｂ  ドレイン領域
１８  チャネル領域
１９  層間絶縁膜
２２  シリコン酸化層
２３  シリコン酸窒化層
２４  シリコン酸化層
２５  トンネル絶縁膜
２６  浮遊ゲート電極（電荷蓄積膜）
２７  マスク材
２８  素子分離溝
２９  素子分離領域
３０  電極間絶縁膜
３１  導電層（制御ゲート電極）
３２  ＲＩＥ用マスク材
３４  溝
３６  シリコン酸化膜
３７ａ  ソース領域
３７ｂ  ドレイン領域
３８  チャネル領域
３９  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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