(57)【特許請求の範囲】
【請求項１】
増幅回路により増幅されているデジタル変調信号を受け、第１の基準値と該変調信号を比較し、該変調信号の信号レベルが第１の基準値を越えているか否かを検出し、この検出結果を示す値を出力する複数の第１の比較器を含み、
前記第１の基準値は該複数の第１の比較器毎に異なる値に設定され、
前記複数の第１の比較器からの出力をそれぞれに所定の期間累積加算し、そのそれぞれの累積加算結果を出力するピーク検出発生回数加算器部と、
該ピーク検出発生回数加算器部からの累積加算結果を受け、第２の基準値と前記累積加算結果を比較し、該累積加算結果の信号レベルが第２の基準値を越えているか否かを検出し、この検出結果の総和を示す値を出力する複数の第２の比較器とを含み、
前記第２の基準値は該複数の第２の比較器毎に異なる値に設定されて、
前記第２の比較器からの出力を所定の期間累積加算する第１の加算器と、
該第１の加算器から出力された累積加算結果と複数の第３の基準値を比較し、その比較結果に応じた値を出力する第３の比較器とを含み、
該第３の比較器からの出力に基づいて、前記制御信号を出力することを特徴とする自動利得制御回路。
【請求項２】
請求項１に記載の自動利得制御回路において、前記デジタル変調信号は、波高率の高い変調信号であることを特徴とする自動利得制御回路。
【請求項３】
請求項１に記載の自動利得制御回路において、前記デジタル変調信号は、無線信号を増幅して得られた信号であることを特徴とする自動利得制御回路。
【請求項４】
請求項１に記載の自動利得制御回路において、該回路はさらに、前記デジタル変調信号のスカラ変換を行う回路を含み、第１の比較器は該スカラ変換回路からの変調信号を処理することを特徴とする自動利得制御回路。
【請求項５】
請求項４に記載の自動利得制御回路において、該回路はさらに、前記スカラ変換回路からの出力と所定の比較レベルとの差分を累積的に積分した積分値を出力する回路を含み、正または負の方向に前記制御信号が該積分値を超えた場合には、該積分値を新たに制御信号として更新することを特徴とする自動利得制御回路。
【請求項６】
請求項４に記載の自動利得制御回路において、該回路はさらに、前記変調信号に含まれる高周波ノイズ成分を除去するデジタルフィルタを含み、前記スカラ変換回路は、該デジタルフィルタからの変調信号を処理することを特徴とする自動利得制御回路。
【請求項７】
請求項１に記載の自動利得制御回路において、該回路はさらに第２の加算器を含み、第２の加算回路は、第１の加算器からの出力を受け、該出力と所定の定数との積を算出し、所定の間隔で該積を現在の制御信号に加算することで前記制御信号を更新することを特徴とする自動利得制御回路。
【請求項８】
増幅回路により増幅されているデジタル変調信号を受け、第１の基準値と該変調信号を比較し、該変調信号の信号レベルが第１の基準値を越えているか否かを検出し、この検出結果を示す値を出力する複数の第１の比較器を含み、第１の基準値は該複数の第１の比較器毎に異なる値に設定され、
前記複数の第１の比較器からの出力をそれぞれに所定の期間累積加算し、そのそれぞれの累積加算結果を出力するピーク検出発生回数加算器部と、
該ピーク検出発生回数加算器部からの累積加算結果を受け、第２の基準値と前記累積加算結果を比較し、該累積加算結果の信号レベルが第２の基準値を越えているか否かを検出し、この検出結果の総和を示す値を出力する複数の第２の比較器とを含み、第２の基準値は該複数の第２の比較器毎に異なる値に設定されて、
第２の比較器からの出力に基づいて、前記増幅回路による前記変調信号の増幅率を補正するための制御信号を生成し、
第２の加算器は、前記累積加算の結果、前記制御信号が所定のレベルを超えた場合、該制御信号に所定の上乗せを行うことを特徴とする自動利得制御回路。
【請求項９】
請求項８に記載の自動利得制御回路において、受信入力に基づく信号が所定のしきい値よりも大きい場合に、該制御信号に所定の加算を行うことを特徴とする自動利得制御回路。
【請求項１０】
請求項９に記載の自動利得制御回路において、前記所定のしきい値が可変であることを特徴とする自動利得制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信システムにおいて送信信号が特定のパターン信号区間を持たない、直交周波数分割多重（OFDM：Orthogonal Frequency Division Multiplex）変調信号などの波高率の高い信号に適した自動利得制御（AGC：Automatic Gain Control）回路に関するものである。
【背景技術】
【０００２】
図11は、従来の自動利得制御機能を備えた無線システムの一例を示すブロック図である。この従来の無線システムは、アンテナからの無線信号を受信しアナログ信号処理を行うアナログ回路100と、アナログ回路100からの信号のデジタル信号処理を行うデジタル信号処理部200とからなっている。アナログ回路100は、シングルスーパヘテロダイン方式の増幅回路であり、無線信号を増幅する高周波増幅回路101と、高周波増幅回路101から出力された高周波信号を低い周波数の信号へ変換するミキサ102と、中間周波数信号を取り出すバンドパスフィルタ103と、中間周波数信号を増幅する中間周波数増幅回路104と、中間周波数信号のアナログ・デジタル（AD）変換を行うADコンバータ105を備えている。高周波増幅回路101と中間周波数増幅回路104は、増幅率（ゲイン）が外部の制御信号によって調整可能な可変増幅回路である。
【０００３】
一方、デジタル信号処理部200は、ADコンバータ105からのデジタル信号を復調してデータを取り出す復調処理部（図示せず）と、ADコンバータ105からのデジタル信号のレベルの変動に応じて、AGC制御信号を生成して高周波増幅回路101と中間周波数増幅回路104へ出力し、高周波増幅回路101と中間周波数増幅回路104の増幅率を調整するAGC機能部201を備えている。
【０００４】
図11に示す自動利得制御機能を利用する電力制御動作では、アナログ回路に入力される受信レベルの変動に応じ、高周波増幅回路101や中間周波数増幅回路104の増幅率を定期的に調整することで、ADコンバータ105の出力レベルがデジタル信号処理部200にとって常に最適なレベルになるように制御している。特開2002-290178公報（特許文献１）にその一例が示されている。
【０００５】
とくに、この電力制御動作では、ある一定時間間隔で観測した受信信号の実効値エネルギーを求め、その実効値エネルギーを所望のリファレンス実効値エネルギーと比較して、実効値エネルギーがリファレンスのターゲット値に等しくなるように、高周波増幅回路101や中間周波数増幅回路104のゲインを調整している。
【特許文献１】特開2002-290178公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一方、近年の無線システムは、データレートを向上させるため、より複雑な変調方式を採用している。とくにOFDM変調信号は、他の変調方式の信号と比較して、波高率が大きいことが分かっている。図12は、無線機格802.11GによるOFDM信号の相補的累積確率分布特性（CCDF: Complementary Cumulative Distribution Function）の一例を示すグラフである。
【０００７】
従来の電力制御では、一定時間間隔毎に信号の積分を行い、その処理結果を基に可変増幅回路のゲイン調整を行っている。この方法では、図12のように波高率の大きな信号の場合では、AD変換出力信号に歪みが多く発生する。また、OFDM変調方式の場合、そのサブキャリアの１次変調が多値になるほど、このような電力制御方式では、信号の歪む頻度が多くなる。
【０００８】
従来の電力制御方式において、信号の歪む頻度を抑える方法として、この電力制御方式で適宜設定されるリファレンスターゲット値を小さくする方法がある。しかし、その設定を小さくすると、AD変換出力データとして量子化されない信号も多く発生してしまう。
【０００９】
そこで本発明は、OFDM変調信号などの波高率の大きい信号であっても、適切なAGC制御を行い、信号のクリッピングを適当な頻度に抑えることができる自動利得制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明による自動利得制御回路は、増幅回路により増幅されているデジタル変調信号を受け、このデジタル変調信号の信号レベルに応じて、増幅回路の増幅率を補正するための制御信号を生成し、この変調信号の信号レベルのクリッピング頻度を検出して、このクリッピング頻度が高いほど、または、クロッピング頻度が低いほど、増幅率を高く補正する制御信号を生成することを特徴とする。
【００１１】
このような構成により、OFDM変調信号などの波高率の大きい信号であっても、適切なAGC制御を行い、信号のクリッピングを適当な頻度に抑えることができ、そのため復調のBER（Bit Error Rate）特性の劣化量を抑える効果が期待できる。
【００１２】
本発明の別の態様によれば、自動利得制御回路は、増幅回路により増幅されているデジタル変調信号を受け、この変調信号の信号レベルが基準値を越えているか否かを検出し、この検出結果を示す値を出力する比較器と、比較器の出力を離散的に累積し、その累積結果を示す値を出力する累積回路と、累積回路の出力に基づいて、増幅回路による変調信号の増幅率を補正するための制御信号を生成する制御信号生成回路とを含み、累積回路の出力を離散的に累積する際に、基準値を越えている信号レベルと基準値を越えない信号レベルに対して、互いに実質的に異なる重み付けが与えられ、基準値を越えている信号レベルに与えられる重み付けと基準値を越えない信号レベルに与えられる重み付けとの比率は、両者の信号レベルの比率より大きいことを特徴とする。
【００１３】
このような構成によっても、やはり、OFDM変調信号などの波高率の大きい信号であっても、適切なAGC制御を行い、信号のクリッピングを適当な頻度に抑えることができ、そのため復調のBER特性の劣化量を抑える効果が期待できる。
【００１４】
本発明のさらに別の態様によれば、自動利得制御回路は、複数の第１の比較器を含み、複数の第１の比較器のそれぞれは、増幅回路により増幅されているデジタル変調信号を受け、第１の基準値と変調信号を比較し、変調信号の信号レベルが第１の基準値を越えているか否かを検出し、この検出結果を示す値を出力し、第１の基準値は複数の第１の比較器毎に異なる値に設定され、自動利得制御回路はさらに、複数の第１の比較器からの出力をそれぞれに所定の期間累積加算し、そのそれぞれの累積加算結果を出力するピーク検出発生回数加算器部と、複数の第２の比較器とを含み、複数の第２の比較器のそれぞれは、ピーク検出発生回数加算器部からの累積加算結果を受け、第２の基準値とこの累積加算結果を比較し、その累積加算結果の信号レベルが第２の基準値を越えているか否かを検出し、この検出結果の総和を示す値を出力し、第２の基準値は複数の第２の比較器毎に異なる値に設定され、第２の比較器からの出力に基づいて、増幅回路による変調信号の増幅率を補正するための制御信号を生成することを特徴とする。
【００１５】
このような構成により、変調信号の大きさを確認する手段として、複数のしきい値を有し、そのしきい値と判定方法で、より早く適切にAGC制御動作を行うことができ、そして、早いゲイン調整処理から、EVM（Error Vector Magnitude)値とBERの改善効果が期待できる。
【発明の効果】
【００１６】
本発明によれば、OFDM変調信号などの波高率の大きい信号であっても、適切なAGC制御を行い、信号のクリッピングを適当な頻度に抑え、かつ所望な信号レベルに調整することができ、そのため復調のBER特性の劣化量を抑える。
【００１７】
また、本発明によれば、変調信号の大きさを確認する手段として、複数のしきい値を有し、そのしきい値と判定方法で、より早く適切にAGC制御動作を行うことができ、そして、早いゲイン調整処理から、EVM値とBERが改善される。
【００１８】
さらに、本発明によれば、アナログ回路に固有なノイズ成分が挿入されるような構成においても、また、アナログ回路に入力される受信レベルが、小さくなった時にでも、AGC制御信号の補正機能により、所望の受信レベルにゲインを調整でき、復調のBER特性の劣化が抑えられる。
【発明を実施するための最良の形態】
【００１９】
次に添付図面を参照して、本発明によるOFDM変調方式用AGC制御部の実施例を詳細に説明する。なお、以下において、本発明の理解に直接関係のない部分は、図示およびその説明を省略する。
【００２０】
図１は、本発明の実施例によるOFDM変調方式用AGC制御部を用いた無線システムのブロック図である。ここでは、OFDMのシンボルマッピングとして、多値直交振幅変調（QAM：Quadrature Amplitude Modulation）方式を用いており、無線LAN（ローカルエリアネットワーク）や移動体通信などに応用できる。また、原理的には電力線搬送通信（PLC：Power Line Communications）など無線以外の応用も可能である。
【００２１】
図１に示した通り、本実施例の無線システムは全体として、アンテナ1からの無線信号を受信しアナログ信号処理を行うアナログ回路2と、アナログ回路2からの信号のデジタル信号処理を行うデジタル信号処理部3とを含む。アナログ回路2は、シングルスーパヘテロダイン方式の増幅回路であり、無線信号を増幅する高周波増幅回路（RF AGC）4と、高周波増幅回路4から出力された高周波信号を低い周波数の信号へ変換するミキサ（MIXER）5と、中間周波数信号を取り出すバンドパスフィルタ（BPF）6と、中間周波数信号を増幅する中間周波数増幅回路（IF AGC）7と、中間周波数信号のAD変換を行うADコンバータ（ADC）8を含み、これらが図示のように接続されている。
【００２２】
高周波増幅回路4と中間周波数増幅回路7は、増幅率（ゲイン）がそれぞれ外部の制御信号21および23によって調整可能な可変増幅回路である。たとえば、中間周波数増幅回路7は、制御信号23の電圧が高くなればそのゲインも高くなり、反対に低くなればゲインは下がる。また、制御信号23の電圧が一定であれば、一定のゲインで増幅を継続する。
【００２３】
一方、デジタル信号処理部3は、ADコンバータ8からのデジタル信号25を復調してデータを取り出す復調処理部9と、そのデジタル信号25のレベルの変動に応じて、AGC制御信号21および23を生成し、高周波増幅回路4や中間周波数増幅回路7へそれぞれ出力し、両者の増幅率を調整するAGC制御部10を備えている。
【００２４】
図2Aおよび図2Bは、本発明の実施例によるOFDM変調方式用AGC制御部10のブロック図である。これらの図を参照すると、OFDM変調方式用AGC制御部10は、スカラ変換回路11と、第１比較器部12と、ピーク検出発生回数加算器部13と、第２比較器部14と、AGC補正処理部15とを含み、これらが図示のように接続されている。
【００２５】
スカラ変換回路11は、ADコンバータ8のデジタル出力Xを受けて、その絶対値｜X｜を出力する。第１比較器部12は、本実施例では4つの比較器12a、12b、12cおよび12dからなり、スカラ変換回路11からの出力｜X｜は、これら4つの比較器12a、12b、12c、12dのそれぞれに入力される。また、外部レジスタ（図示せず）に格納されている基準値（本実施例では整数値）A1、B1、C1およびD1が、これら4つの比較器12a、12b、12cおよび12dのそれぞれに与えられる。これら基準値A1、B1、C1およびD1は、このAGC制御部10の特性を決定する重要なパラメータの一部であり、要求される特性に従って適宜設定される。
【００２６】
第１比較器部12の比較器12aでは、絶対値｜X｜と基準値A1を比較し、絶対値｜X｜が基準値A1以上であれば、値aとして論理値「１」を出力する。絶対値｜X｜が基準値A1未満であれば、値aとして論理値「０」を出力する。比較器12bでは、絶対値｜X｜と基準値B1を比較し、絶対値｜X｜が基準値B1以上であれば、値bとして論理値「１」を出力する。絶対値｜X｜が基準値B1未満であれば、値bとして論理値「０」を出力する。比較器12cでは、絶対値｜X｜と基準値C1を比較し、絶対値｜X｜が基準値C1以上であれば、値cとして論理値「１」を出力する。絶対値｜X｜が基準値C1未満であれば、値cとして論理値「０」を出力する。比較器12dでは、絶対値｜X｜と基準値D1を比較し、絶対値｜X｜が基準値D1以上であれば、値dとして論理値「１」を出力する。絶対値｜X｜が基準値D1未満であれば、値dとして論理値「０」を出力する。以上の処理をＣ言語で表現すれば、絶対値｜X｜をxとして、以下の通りである。
if(A1 <= x) a = 1; else a = 0;
if(B1 <= x) b = 1; else b = 0;
if(C1 <= x) c = 1; else c = 0;
if(D1 <= x) d = 1; else d = 0;
【００２７】
図３は、第１比較器部12の動作の一例を示すダイアグラムである。ここで、ADコンバータ8から出力されるデジタル信号のビット幅を6ビットとし、基準値A1、B1、C1およびD1はそれぞれ値「30」「26」「18」および「10」と設定してある。絶対値｜X｜を処理するので、最大値は「32」となっている。また、後述の通り、サンプリングはクロックCLKに同期して行われるものとする。基準値A1、B1、C1およびD1の値が等間隔となっていないことを反映して、矢印で描かれる入力のパターンと、4つの比較器12a、12b、12cおよび12dの出力値「０、１」のパターンに差異が生じている。すなわち、基準値A1、B1、C1およびD1の値を調整することにより、AGC制御の調整が可能となっている。例えば、
（A1−B1）≧（B1−C1）≧（C1−D1）≧D1かつ（A1−B1）＞D1
と、最大値に向かって単調増加とする。この例では、A1＝30、B1＝26と設定することで、クリッピングの頻度が高いほどサンプル数が多くなるように設定されている。言い換えれば、波高率が大きいほど、サンプル数が多くなるように設定されていることになる。
【００２８】
ピーク検出発生回数加算器部13は、本実施例では、それぞれレジスタ131a、131b、131cおよび131dが設けられた4つの加算器132a、132b、132cおよび132dからなっている。例えば、加算器132aは、第１比較器部12の比較器12aの出力aを受け、レジスタ131aに累積加算していく。すなわち、クロックCLKの立ち上がり毎に、レジスタ131aの値add_aと比較器12aの出力aとを加算して、レジスタ131aの値add_aに上書きする。そして、後述する制御信号en1が1となった時、クロックCLKの立上りでレジスタ131aの値add_aは制御信号en1とともに0にリセットされる。
【００２９】
また、レジスタ131aの値add_aは、加算器132aへ出力されるとともに、次段の第２比較器部14へも出力される。残りの加算器132b、132c、132dも、対応するレジスタ131b、131c、131dとともに、第１比較器部12の比較器12b、12c、12dの出力に対して同様の動作を行う。
【００３０】
したがって、制御信号en1の周期で、第１比較器部12の比較器12a、12b、12cおよび12dの出力が累積加算される。図４は、ピーク検出発生回数加算器部13の動作を説明するフローチャートであり、制御信号en1を生成するアルゴリズムも示されている。まず、ステップS41で、カウンタ変数counter1と、レジスタ131a、131b、131cおよび131dの値add_a、add_b、add_cおよびadd_dを「０」にリセットする。次に、ステップS42で、クロックCLKの立上りで変数counter1を「１」だけインクリメントする。次に、ステップS43で、制御信号en1の周期を決定する定数counter_value1とカウンタ変数counter1を比較し、両者が等しくなければステップS44で、第１比較器部12の比較器12a、12b、12c、12dの出力をレジスタ131a、131b、131c、131dの値add_a、add_b、add_c、add_dに累積加算（加算代入）し、ステップS42へ戻る。ステップS43で、定数counter_value1とカウンタ変数counter1が等しい場合には、クロックCLKの1クロックだけ制御信号en1を1として、ステップS41へ戻る。
【００３１】
第２比較器部14は、4つの比較器141a、141b、141cおよび141dを備え、ピーク検出発生回数加算器部13のレジスタ131a、131b、131cおよび131dからの出力add_a、add_b、add_cおよびadd_dは、これら4つの比較器141a、141b、141および141dのそれぞれに入力される。また、外部レジスタに格納されている基準値A2、B2、C2およびD2が、これら4つの比較器141a、141b、141cおよび141dのそれぞれに与えられる。これら基準値A2、B2、C2およびD2は、適宜設定可能である。
【００３２】
比較器141aでは、出力add_aと基準値A2を比較し、出力add_aが基準値A2以上であれば、値a2として論理値「−１」を出力する。出力add_aが基準値A2未満であれば、値a2として論理値「０」を出力する。比較器141bでは、出力add_bと基準値B2を比較し、出力add_bが基準値B2以上であれば、値b2として「−１」を出力する。出力add_bが基準値B2未満であれば、値b2として０を出力する。比較器141cでは、出力add_cと基準値C2を比較し、出力add_cが基準値C2以下であれば、値c2として「１」を出力する。出力add_cが基準値C2未満であれば、値c2として０を出力する。比較器141dでは、出力add_dと基準値D2を比較し、出力add_dが基準値D2以下であれば、値d2として「１」を出力する。出力add_aが基準値D2未満であれば、値d2として「０」を出力する。以上の処理をＣ言語で表現すれば、以下の通りである。
if(A2 <= add_a) a2 = -1; else a2 = 0;
if(B2 <= add_b) b2 = -1; else b2 = 0;
if(C2 >= add_c) c2 = 1; else c2 = 0;
if(D2 >= add_d) d2 = 1; else d2 = 0;
【００３３】
第２比較器部14は、さらに4入力のＸ加算器142を備え、比較器141a、141b、141cおよび141dの出力add_a、add_b、add_cおよびadd_dは、このＸ加算器142で加算され総和Xを出力する。
【００３４】
Ｘ加算器142にはさらに、レジスタ143を伴ったＹ加算器144（図2B）が接続されている。このレジスタ143およびＹ加算器144も第２比較器部14の構成要素としておく。Ｙ加算器144は、Ｘ加算器142の出力を受け、レジスタ143の値との和を計算する。そして、制御信号en1が「１」となった時、クロックCLKの立上りでＹ加算器144の出力は、レジスタ143へ格納される。また、後述する制御信号en2が「１」となった時、レジスタ143の値は「０」にリセットされる。レジスタ143の値Youtは、Ｙ加算器144へ出力されるとともに、次段のAGC補正処理部15へも出力される。したがって、Ｘ加算器142の出力Xは、制御信号en2の周期で、累積加算される。
【００３５】
上述の説明から明らかなように、ピーク検出発生回数加算器部13のレジスタ131a、131b、131cおよび131dからの出力add_a、add_b、add_cおよびadd_dが、Ｘ加算器142の出力Xへの寄与は、基準値A2、B2、C2およびD2を適宜設定することで調整できる。すなわち、波高率と後述のAGC制御信号との関係を改善するパラメータとなっている。
【００３６】
図５は、レジスタ143を伴ったＹ加算器144の動作を説明するフローチャートであり、制御信号en2を生成するアルゴリズムも示されている。まず、ステップS51で、カウンタ変数counter1とカウンタ変数counter2を「０」にリセットする。次に、ステップS52で、クロックCLKの立上りでカウンタ変数counter1を「１」だけインクリメントする。次に、ステップS53で、制御信号en1の周期を決定する定数counter_value1とカウンタ変数counter1を比較し、両者が等しくなければステップS52へ戻る。ステップS53で、定数counter_value1とカウンタ変数counter1が等しい場合には、クロックCLKの1クロックだけ制御信号en1を「１」として、ステップS54へ進む。ステップS54では、レジスタ143に格納されている値Youtに対して、Ｘ加算器142の出力Xの加算代入を行う。次に、ステップS55では、カウンタ変数counter2を「１」だけインクリメントする。次に、ステップS56では、カウンタ変数counter1を「０」にリセットする。次に、ステップS57で、制御信号en2の周期を決定する定数counter_value2とカウンタ変数counter2を比較し、両者が等しくなければステップS52へ戻る。ステップS57で、定数counter_value2とカウンタ変数counter2が等しい場合には、クロックCLKの1クロックだけ制御信号en2を「１」として、ステップS51へ戻る。図４と図５のフローチャートは、一部、同一の処理を含んでいるが、この場合、とくに矛盾なく実装できることは容易に理解される。
【００３７】
図６は、カウンタ変数counter1とカウンタ変数counter2を実装するハードウエアを示すブロック図である。ここで、カウンタC1は、定数counter_value1と内部のカウント値counter1とを比較し、一致した時に、制御信号en1を出力する。カウンタC2は同様に、定数counter_value2と内部のカウント値counter2を比較し、一致した時に、制御信号en2を出力する。カウンタC1はクロックCLKを計数し、カウンタC2は制御信号en1を計数する。
【００３８】
図2Bに戻って、AGC補正処理部15は、第３比較器部151とＺ加算器152とからなっている。第３比較器部151は、外部レジスタ（図示せず）に格納されている正の基準値A3および負の基準値B3と第２比較器部14の出力Youtとを比較し、比較結果に応じた値Y1outを出力する。具体的には、まず、出力Youtと基準値A3を比較し、出力Youtが基準値A3以上であればY1outとして値「２」を出力する。出力Youtが基準値A3より小さく、かつ「０」より大きければ、Y1outとして値「１」を出力する。また、出力Youtと基準値B3を比較し、出力Youtが基準値B3以下であればY1outとして「−２」を出力する。出力Youtが基準値B3より大きく、かつ「０」より小さければ、Y1outとして値「−１」を出力する。以上のいずれにも当てはまらない場合、すなわち出力Youtが「０」の場合、Y1outとして値「０」を出力する。以上の処理をＣ言語で表現すれば、以下の通りである。
if(Yout >= A3) Y1out = 2;
else if((A3 > Yout)&&(Yout > 0)) Y1out = 1;
else if(Yout <= B3) Y1out = -2;
else if((0 > Yout)&&(Yout > B3)) Y1out = -1;
else Y1out = 0;
【００３９】
AGC補正処理部15の第３比較部151は、図７に示すような動作をする。第３比較部151は、常に予め設定した固定パラメータのしきい値である基準値A3および基準値B3と出力Youtとを比較し、その結果に従って値counter_value1で規定される時間間隔でY1outを出力する。
【００４０】
また、Ｚ加算器152は、内部にレジスタを備え、第３比較器部151の出力Y1outと所定の定数STEP_VALUEを受け、内部のレジスタ（図示せず）の値Zに対する加算代入を行う。より詳細には、第３比較器部151の出力Y1outと所定の定数STEP_VALUEとの積に内部レジスタの値Zを加算し、その結果を内部レジスタに書き戻す。この加算結果の書き戻しは、後述する制御信号en2が「１」となった時に、クロックCLKの立上りで、Ｚ加算器152の内部の加算回路の出力が、内部のレジスタに格納されることで行われる。Ｚ加算器152の出力である値Zは、高周波増幅回路4や中間周波数増幅回路7の増幅率をそれぞれ調整するAGC制御信号21または23としてフィードバックされる。このフィードバックの方法としては、中間周波数増幅回路7のみにフィードバックすることも可能だし、高周波増幅回路4や中間周波数増幅回路7にAGC制御信号21および23を適宜配分してもよい。
【００４１】
図８は、本発明の上述の実施例によるOFDM変調方式用AGC制御部1の動作の特徴を説明するための図である。縦軸は、ADコンバータ8のデジタル出力25の絶対値｜X｜の分布を相補的累積確率分布特性で示し、横軸には波高率[dB]で表した上述の基準値A1、B1、C1およびD1が示されている。ここで、A時点において、ADコンバータ8のデジタル出力25が適切なレベルに対して小さいため、相補的累積確率分布特性の絶対値表示が左側にずれている、そのため、AGC補正処理部15の第３比較部151の出力Y1outが正となる。そして制御信号en2が、「１」となるタイミングで加算器ZにY1out値が、加算され、ゲインを大きくする方向に動作し、OFDM変調信号などの波高率の大きい信号の受信部AGC制御を行う場合、従来のように、入力レベルとリファレンスレベルとの差分を積分し、あるタイミングで、その積分値だけAGC補正データ値を調整する方法で、AGCゲイン調整を行うと、信号がクリッピングされ、信号のEVM（Error Vector Magnitude）値が、悪くなり、それに伴い復調のビット誤り率（BER）も劣化することになる。本実施例では、従来のようにエネルギーの変化量のみを確認しその変化量のみでAGC制御動作をさせるのではなく、ADコンバータ8の出力データ25の各サンプル値毎にそのデータの大きさを確認し、信号がクリッピングする頻度を推定し、その頻度に応じてAGC制御動作を行うように構成されている。そのため、信号のクリッピングを適当な頻度に抑えることができる。そのため復調のＢＥＲ特性の劣化量を抑える効果が期待できる。また、本実施例は、そのデータの大きさを確認する手段として、複数のしきい値を有し、そのしきい値と判定方法で、より早く適切にAGC制御動作を行うことができる。そして、早いゲイン調整処理から、EVM値を改善でき、またBERの改善効果が期待できる。
【００４２】
図9A、図9Bおよび図9Cは、本発明の他の実施例によるOFDM変調方式用AGC制御部1のブロック図である。ADコンバータ8のデジタル出力25のフィルタ処理を行うデジタルフィルタ27、第１AGC補正処理部28および第２AGC補正処理部29以外の機能ブロックについては、先の実施例の対応するブロックと実質的に同等の処理を行うので、同じ参照番号で示し、適宜その説明を省略する。なお、第１AGC補正処理部28の第３比較部281は、先の実施例の対応するAGC補正処理部15の第３比較部151と同等の処理を行う。また、デジタルフィルタ27は、バンドパスフィルタであり、ADコンバータ8のデジタル出力25に含まれる高周波ノイズ成分を除去する目的で設けられている。
【００４３】
図9Cを参照して、第２AGC補正処理部29は、2つの加算器291、292と、1つのレジスタ293を備えている。加算器291は、ADコンバータ8のデジタル出力25の絶対値｜X｜と所定の比較値Ref_Levelとの差分を算出する。加算器292は、加算器291の出力と、レジスタ293の値を加算する。レジスタ293は、クロックCLKに同期して、加算器292の出力を取り込む。つまり、絶対値｜X｜と所定の比較値Ref_Levelとの差分が、レジスタ293に累積加算される。レジスタ293の値add_n_outは、第１AGC補正処理部28のＺ加算器282に出力される。この値add_n_outは、上記絶対値｜X｜と比較値Ref_Levelとの差分を累積的に積分した値となる。
【００４４】
第１AGC補正処理部28のＺ加算器282は、やはり内部にレジスタを備え、第３比較器部281の出力Y1out、所定の定数STEP_VALUE、LIMIT_VALUEおよびADJ_VALUEがＺ加算器282に入力される。Ｚ加算器282は、先の実施例と同じように、内部のレジスタの値Z1に対して、第３比較器部281の出力Y1outと所定の定数STEP_VALUEとの積を加算する。その加算結果が、定数LIMIT_VALUEより小さければ、そのまま内部のレジスタに値Z1として格納し、高周波増幅回路4や中間周波数増幅回路7の増幅率をそれぞれ調整するAGC制御信号21および23としてフィードバックされる。
【００４５】
Ｚ加算器282での上述の加算結果Z1が、定数LIMIT_VALUEより大きい場合、この加算結果にさらに定数ADJ_VALUEを加算して上乗せする。その上乗せ結果が、第２AGC補正処理部29のレジスタ293の値add_n_outより小さい場合、高周波増幅回路4や中間周波数増幅回路7の増幅率をそれぞれ調整するAGC制御信号21および23としてフィードバックされる。
【００４６】
もし、上述の上乗せ結果が、第２AGC補正処理部29のレジスタ293の値add_n_outより大きい場合、上乗せ結果ではなく値add_n_outを、高周波増幅回路4や中間周波数増幅回路7の増幅率を調整するAGC制御信号としてフィードバックする。
【００４７】
図10は、本実施例によるOFDM変調方式用AGC制御部の動作を説明する図である。この例では、定数LIMIT_VALUEは「700」、ADJ_VALUEは「50」となっている。ここで、値add_n_outが「700」、Ｚ加算器282のレジスタの値Z1が、定数LIMIT_VALUEより小さい値「600」の場合、レジスタの値Z1がそのままＺ加算器282から出力され、高周波増幅回路4や中間周波数増幅回路7の増幅率を調整するAGC制御信号としてフィードバックされる。ここで、値add_n_outが900、レジスタの値Z1が定数LIMIT_VALUEより大きい800の場合では、定数ADJ_VALUEの50が上乗せされる。上乗せ結果は「850」であり、第２AGC補正処理部29のレジスタ293の値add_n_outが「900」なので、Ｚ加算器282からは上乗せ結果の値「850」が出力される。
【００４８】
前述の実施例のように、ある一定時間区間内にADコンバータ8の出力信号25がクリッピングされる頻度を見て初段のアナログ回路4の増幅率を調整する仕組みにおいては、例えば、図１のIF AGC制御ライン23、RF AGC制御ライン21、またはアナログ回路の信号ラインに特定のノイズ成分、とくに固有なクロックCLKなどの周波数成分が挿入されると、AGC制御としては、そのノイズを含んで状態で、ゲイン調整を行ってしまう。この場合、アナログ回路に入力される受信レベルが上述のノイズ成分に対して十分に大きければ、それほど復調に影響しない。しかし、アナログ回路に入力される受信レベルが小さくなり、ノイズ成分が復調に影響するレベルになった場合、先の実施例の処理方法では十分でない場合がある。
【００４９】
ところが、本実施例の仕組みにおいては、アナログ回路に固有なノイズ成分が挿入されるような構成においても、またアナログ回路に入力される受信レベルが小さくなった時にでも、上述したAGC制御信号21および23の補正機能により、所望の受信レベルにゲインを調整でき、復調のBER特性の劣化を抑える効果が期待できる。
【００５０】
なお、ここでは、電力制御が、正極性の場合を説明した。負極性の場合は、逆な動作となるので、上述の上乗せ結果が負の値add_n_outを下回った場合には、負の値add_n_outをこのAGC制御信号としてフィードバックする。
【００５１】
本発明は、上述した実施の形態に限定されるものではなく、その技術的範囲において種々変形して実施することができる。例えば、図9A、図9Bおよび図9Cに記載した実施例は、有色雑音の固定的にクリッピングが発生する信号が、自動利得制御回路に入力される場合に特に効果がある。すなわち、その有色雑音が、影響として見えてくる状態としては、受信入力レベルが、小さい時がある。逆に、受信入力が大きい場合は、特性が劣化する場合がある。従って、受信入力が大きい場合は、図2Aおよび図2Bに記載した実施例のように動作し、受信入力が小さい場合は、図9A、図9Bおよび図9Cに記載した実施例のように動作させる方法もある。この場合、その切り換えの為の受信入力のしきい値を可変にすると実際の応用に効果的である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例によるOFDM変調方式用AGC制御を利用した無線システムのブロック図である。
【図２Ａ】図１に示す実施例におけるOFDM変調方式用AGC制御部の一部の構成例を示す機能ブロック図である。
【図２Ｂ】同実施例におけるAGC制御部の残りの部分の構成例を示す機能ブロック図である。
【図３】同実施例における第１比較器部の動作の一例を示すダイアグラムである。
【図４】同実施例におけるピーク検出発生回数加算器部の動作を説明するフローチャートであり、制御信号en1を生成するアルゴリズムも示されている。
【図５】同実施例におけるレジスタを伴ったＹ加算器の動作を説明するフローチャートであり、制御信号en2を生成するアルゴリズムも示されている。
【図６】同実施例におけるカウンタ変数を実装するハードウエアの例を示すブロック図である。
【図７】同実施例におけるAGC補正処理部の第３比較部の動作を説明するための図である。
【図８】同実施例によるOFDM変調方式用AGC制御部の動作の特徴を説明するための図である。
【図９Ａ】本発明の他の実施例によるOFDM変調方式用AGC制御部の一部を示す機能ブロック図である。
【図９Ｂ】同実施例によるOFDM変調方式用AGC制御部の他の一部を示す機能ブロック図である。
【図９Ｃ】同実施例によるOFDM変調方式用AGC制御部の残りの部分を示す機能ブロック図である。
【図１０】同実施例によるOFDM変調方式用AGC制御部の動作を説明する図である。
【図１１】従来の自動利得制御機能を備えた無線システムの一例を示す機能ブロック図である。
【図１２】無線機格802.11GのOFDM信号の相補的累積確率分布特性の一例を示すグラフである。
【符号の説明】
【００５３】
1  アンテナ
2  アナログ回路
3  デジタル信号処理部
4  高周波増幅回路
5  ミキサ
6  バンドパスフィルタ
7  中間周波数増幅回路
8  ADコンバータ
9  復調処理部
10  制御部
11  スカラ変換回路
12  第１比較器部
12a、12b、12c、12d  比較器
13  ピーク検出発生回数加算器部
14  第２比較器部
15  AGC補正処理部
17  中間周波数増幅回路
27  デジタルフィルタ
28  第１AGC補正処理部
29  第２AGC補正処理部
100  アナログ回路
101  高周波増幅回路
104  中間周波数増幅回路
105  ADコンバータ
131a、131b、131c、131d  レジスタ
132a、132b、132c、132d  加算器
141a、141b、141c、141d  比較器
142  Ｘ加算器
143  レジスタ
144  Ｙ加算器
151  第３比較器部
152  加算器
200  デジタル信号処理部
201  AGC機能部
281  比較器部
282  Ｚ加算器
291  加算器
291、292  加算器
293  レジスタ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
0005161623.tif 000007
【図６】
0005161623.tif 000008
【図７】
0005161623.tif 000009
【図８】
0005161623.tif 000010
【図９Ａ】
0005161623.tif 000011
【図９Ｂ】
0005161623.tif 000012
【図９Ｃ】
0005161623.tif 000013
【図１０】
0005161623.tif 000014
【図１１】
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【図１２】
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