(57)【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
ｎ型半導体層の表面の一部をエッチングして溝を形成する溝形成工程と、
前記溝の内外に亘る前記ｎ型半導体層の表面上にｐ型窒化物半導体層を結晶成長させるｐ型窒化物半導体層形成工程と、
前記溝形成工程でエッチングされなかった範囲の前記ｎ型半導体層の上部に位置する前記ｐ型窒化物半導体層の少なくとも一部にｎ型不純物を注入し、前記ｐ型窒化物半導体層の表面から前記ｎ型半導体層に達するｎ型領域を形成するｎ型領域形成工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記ｐ型窒化物半導体層形成工程と前記ｎ型領域形成工程の間に、前記ｐ型窒化物半導体層の表面上にｎ型又はｉ型の窒化物半導体層を１層以上結晶成長させる付加層形成工程が付加されており、
前記ｎ型領域形成工程では、前記付加層形成工程で形成した最上層の表面から前記ｐ型窒化物半導体層を通過して前記ｎ型半導体層の表面に至る深さ範囲にｎ型不純物を注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記付加層形成工程では、ｐ型窒化物半導体層の表面にｎ型の窒化物半導体層を結晶成長させることを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記付加層形成工程では、バンドギャップを異にする窒化物半導体層を２層以上結晶成長させることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記付加層形成工程では、ｐ型窒化物半導体層の表面にｎ型の窒化物半導体層を結晶成長させ、そのｎ型の窒化物半導体層の表面にバンドギャップを異にする窒化物半導体層を結晶成長させることを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記溝形成工程で溝が形成された範囲の前記付加層の表面の一部にｎ型不純物を注入し、前記ｎ型半導体層に達しない深さの第二のｎ型領域を形成する工程と、
少なくとも前記ｎ型領域と前記第二のｎ型領域を分離している範囲の前記付加層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程が付加されていることを特徴とする請求項２から５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記溝形成工程で溝が形成された範囲の前記ｐ型窒化物半導体層の表面の一部にｎ型不純物を注入し、前記ｎ型半導体層に達しない深さの第三のｎ型領域を形成する工程と、
少なくとも前記ｎ型領域と前記第三のｎ型領域を分離している範囲のｐ型窒化物半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程が付加されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記ｐ型窒化物半導体層形成工程とゲート絶縁膜を形成する工程の間に、
少なくとも前記ｎ型領域と前記第三のｎ型領域を分離している範囲のｐ型窒化物半導体層の表面上にｎ型又はｉ型の窒化物半導体層を結晶成長させる工程が付加されていることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ｎ型領域の不純物濃度が前記ｎ型半導体層の不純物濃度よりも濃いことを特徴とする請求項１から８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１１に例示する半導体装置３００が開発されており、その製造方法が特許文献１に開示されている。
【０００３】
半導体装置３００は、窒化物半導体で形成されており、ドレイン電極３１８と、ｎ型不純物を高濃度に含むｎ＋型のドレイン層３２０と、ｎ型半導体層３２２を備えている。ｎ型半導体層３２２の表面の一部には、一対の溝３１７が形成されており、各々の溝３１７内にｐ型ボディ領域３１６が設けられている。換言すると、一対のボディ領域３１６の隙間にｎ型半導体層３２２が突出している。一対のボディ領域３１６の隙間にｎ型半導体層３２２が突出している領域をアパーチャ領域３１２という。各々のボディ領域３１６の表層の一部に、ｎ＋型のソース領域３０４が形成されている。ｎ＋型ソース領域３０４は、ｐ型ボディ領域３１６によって、ｎ型アパーチャ領域３１２から隔てられている。ｎ＋型ソース領域３０４とｎ型アパーチャ領域３１２を分離している範囲のｐ型ボディ領域３１６の表面上にゲート絶縁膜３０８が形成されており、その上部にゲート電極３０６が形成されている。ゲート電極３０６は、ゲート絶縁膜３０８を介して、アパーチャ領域３１２とソース領域３０４を隔てている範囲のボディ領域３１６に対向している。ゲート電極３０６は、ゲート絶縁膜３０８を介して、アパーチャ領域３１２にも対向している。ボディ領域３１６とソース領域３０４の両者の表面に接触する範囲にソース電極３０２が設けられている。
【０００４】
半導体装置３００のゲート電極３０６に電圧を印加すると、ソース領域３０４とアパーチャ領域３１２を隔てているボディ領域３１６がｎ型に反転してチャネルが形成される。ソース電極３０２から供給される電子は、ｎ型ソース領域３０４、ｎ型に反転したチャネル、ｎ型アパーチャ領域３１２、ｎ型半導体層３２２及びｎ＋型ドレイン層３２０を移動し、ドレイン電極３１８に至る。すなわち、ゲート電極３０６に電圧を印加すると、チャネルが形成されるので、半導体装置３００がオンする。ゲート電極３０６に電圧を印加しないと、チャネルが形成されないので、半導体装置３００はオフしている。
【０００５】
ここで、図１２から図１４を参照し、半導体装置３００のボディ領域３１６を形成する工程を説明する。まず、図１２に示すように、ｎ＋型半導体層（ドレイン層）３２０の表面に、ｎ型半導体層３２２を結晶成長させる。次に、図１３に示すように、ｎ型半導体層３２２の表面の一部にマスク層３２４を形成する。その後、ｎ型半導体層３２２の表面からエッチングして溝３１７を形成する。ここでは、図１２の矢印で示された範囲のｎ型半導体層３２２がエッチングされる。次に、図１４に示すように、マスク層３２４を残したまま、溝３１７内にｐ型ボディ領域３１６を結晶成長させる。マスク層３２４が存在することにより、ボディ領域３１６は溝３１７内から結晶成長する。ｎ型半導体層３２２のエッチングされなかった領域（図１１のアパーチャ領域３１２）の表面には、ボディ領域３１６は結晶成長しない。このときに、ボディ領域３１６は、アパーチャ領域３１２と同じ高さになるように結晶成長させる。すなわち、ボディ領域３１６を、溝３１７内にだけ結晶成長させ、マスク層３２４上には結晶成長させない。その後、マスク層３２４を除去する。
【０００６】
【特許文献１】特開２００７−５７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の製造方法では、ｐ型ボディ領域３１６を、溝３１７内にだけ結晶成長させ、マスク層３２４上には結晶成長させない。しかしながら、ｐ型ボディ領域３１６を溝３１７内にだけ形成するためには、結晶成長を高度に制御しなくてはいけない。僅かな製造誤差が生じても、ｐ型ボディ領域３１６がマスク層３２４上にまで形成されてしまう。
【０００８】
このような製造誤差による歩留まりの低下を避けるためには、ｐ型ボディ領域３１６を溝３１７内にだけ結晶成長させるように高度に制御するのではなく、図１５に示すように、敢えてアパーチャ領域３１２上にも結晶成長させる製造方法が有用である。アパーチャ領域３１２上に結晶成長させたｐ型ボディ領域３１６は、その後の工程でエッチング除去すれば良い。すなわち、ｐ型ボディ領域３１６の範囲３１６ａをエッチング除去する。この製造方法を採用すれば、ｐ型ボディ領域３１６の結晶成長を高度に制御する必要がなくなり、歩留まりを大幅に改善することができる。ｎ型アパーチャ領域３１２上にもｐ型ボディ領域３１６を結晶成長させる技術は、それ自体で極めて有用な技術である。
【０００９】
しかし、ｐ型ボディ領域３１６をエッチング除去すると、エッチングダメージによってｐ型ボディ領域３１６の表面がｎ型化することが知られている。特に、窒化物半導体で形成されている半導体装置の場合、ｐ型ボディ領域３１６の表面から窒素原子が昇華することによって、ｐ型ボディ領域３１６の表面がｎ型化し易いという現象が知られている。ｐ型であるべきボディ領域３１６の表面がｎ型化すると、半導体装置の特性に悪影響を及ぼしてしまう。
【００１０】
上記の従来技術の説明では、半導体装置３００のｐ型ボディ領域３１６を形成する例について説明した。しかしながら、ｎ型半導体層の表面の一部をエッチングして溝を形成し、その溝内にｐ型半導体層を結晶成長させる方法が用いられる半導体装置は、上記例に限られない。例えば、スーパージャンクション（Super Junction）構造を形成するときに用いられる。スーパージャンクション構造の製造方法では、ｎ型半導体層の表面の一部をエッチングして溝を形成し、その溝内にｐ型半導体層を結晶成長させることにより、ｎ型半導体層とｐ型半導体層を交互に出現させる。スーパージャンクション構造を有する半導体装置でも、ｐ型半導体層をｎ型半導体層上に結晶成長させた後に、そのｐ型半導体層をエッチング除去すると、エッチングダメージによる悪影響が避けられない。
【００１１】
本発明は、ｎ型半導体層の表面の一部をエッチングして溝を形成し、その溝内にｐ型半導体層を結晶成長させる方法において有用な技術を提供する。本発明は、結晶成長させたｐ型窒化物半導体層をエッチングすることなく、ｎ型半導体層とｐ型半導体層が隣接する構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本明細書で開示される半導体装置の製造方法は、ｎ型半導体層の表面の一部をエッチングして溝を形成した後に、その溝の内外に亘るｎ型半導体層の表面上にｐ型窒化物半導体層を結晶成長させることを特徴とする。そして、エッチングされなかった範囲のｎ型半導体層の上部に位置するｐ型窒化物半導体層は、エッチング除去しない。ｐ型窒化物半導体層をエッチング除去しない代わりに、エッチングされなかったｎ型半導体層の上部に位置するｐ型窒化物半導体層に、ｎ型不純物をイオン注入する。エッチングされなかったｎ型半導体層の上部に位置するｐ型窒化物半導体層が、ｎ型領域に変質する。ｐ型窒化物半導体層をエッチング除去することなく、ｎ型半導体層とｐ型半導体層が隣接する構造を有する半導体装置が得られる。
【００１３】
すなわち、本明細書で開示される半導体装置の製造方法は、ｎ型半導体層の表面の一部をエッチングして溝を形成する溝形成工程と、その溝の内外に亘るｎ型半導体層の表面上にｐ型窒化物半導体層を結晶成長させるｐ型窒化物半導体層形成工程と、溝形成工程でエッチングされなかった範囲のｎ型半導体層の上部に位置するｐ型窒化物半導体層の少なくとも一部にｎ型不純物を注入し、ｐ型窒化物半導体層の表面からｎ型半導体層に達するｎ型領域を形成するｎ型領域形成工程を備えている。
【００１４】
本明細書で開示される製造方法では、ｐ型窒化物半導体層形成工程とｎ型領域形成工程の間に、ｐ型窒化物半導体層の表面上にｎ型又はｉ型の窒化物半導体層を１層以上結晶成長させる付加層形成工程が付加されていてもよい。この場合、ｎ型領域形成工程では、付加層形成工程で形成した最上層の表面からｐ型窒化物半導体層を通過してｎ型半導体層の表面に至る深さ範囲にｎ型不純物を注入する。
【００１５】
上記の製造方法は、電界効果型トランジスタを製造するときに有用である。すなわち、ｐ型窒化物半導体層の表面上にｎ型又はｉ型の窒化物半導体層（付加層）を１層以上結晶成長させれば、その付加層内にチャネルが形成される電界効果型トランジスタを製造することができる。また、付加層とｐ型窒化物半導体層のバンドギャップを異ならせれば、付加層とｐ型窒化物半導体層の間にヘテロ接合面が形成されるトランジスタ（ＨＥＭＴ）を製造することができる。
【００１６】
ｐ型窒化物半導体層の表面上に付加層を結晶成長させる場合、その付加層は、ｎ型の窒化物半導体層であることが好ましい。
ｐ型不純物による散乱の影響で、チャネル内における電子の移動度が低下することがある。また、半導体装置の閾値電圧が高くなることがある。ｐ型窒化物半導体層の表面上にｎ型の窒化物半導体層を結晶成長させれば、閾値電圧が高くなることを効率的に抑制することができる。
【００１７】
ｐ型窒化物半導体層の表面上に付加層を結晶成長させる場合、付加層形成工程で、バンドギャップを異にする窒化物半導体層を２層以上結晶成長してもよい。
ヘテロ接合面が付加層内に形成されるトランジスタを製造することができる。
【００１８】
付加層形成工程でバンドギャップを異にする窒化物半導体層を２層以上結晶成長させる場合、ｐ型窒化物半導体層の表面にｎ型の窒化物半導体層を結晶成長させ、そのｎ型の窒化物半導体層の表面にバンドギャップを異にする窒化物半導体層を結晶成長させることが好ましい。
ｐ型窒化物半導体層の表面上にｎ型の窒化物半導体層を結晶成長させれば、閾値電圧が高くなることを効率的に抑制することができる。
【００１９】
本明細書で開示される製造方法では、ＨＥＭＴの具体的な製造方法も提供する。その方法は、溝形成工程とｐ型窒化物半導体層形成工程とｎ型領域形成工程と付加層形成工程の他に、溝形成工程で溝が形成された範囲の付加層の表面の一部にｎ型不純物を注入し、ｎ型半導体層に達しない深さの第二のｎ型領域を形成する工程と、少なくともｎ型領域と第二のｎ型領域を分離している範囲の付加層の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程が付加されている。なお、付加層が１層の場合、付加層とｐ型窒化物半導体層のバンドギャップを異ならせることにより、付加層とｐ型窒化物半導体層の間にヘテロ接合面が形成される。付加層がバンドギャップを異にする２層以上を有する場合、付加層内にヘテロ接合面が形成される。また、「ｎ型領域形成工程」、「第二のｎ型領域を形成する工程」及び「ゲート絶縁膜を形成する工程」の順序は任意である。すなわち、「ゲート絶縁膜を形成する工程」に先立って、「ｎ型領域形成工程」と「第二のｎ型領域を形成する工程」を実施してもよいし、「ゲート絶縁膜を形成する工程」の後に、「ｎ型領域形成工程」と「第二のｎ型領域を形成する工程」を実施してもよい。
【００２０】
上記の製造方法によって得られる半導体装置では、ゲート電極に電圧を印加しているときは、ヘテロ接合面にチャネルが形成される。第二のｎ型領域から放出された電子は、チャネル（ヘテロ接合面）、ｎ型領域を経てｎ型半導体層に至る。また、ゲート電極に電圧と印加していないときは、ｐ型窒化物半導体層からヘテロ接合面に向けて空乏層が形成される。そのため、ｎ型領域とｐ型窒化物半導体層が隣接する構造を形成することが必要である。本明細書で開示される製造方法では、ｎ型半導体層の表面上に形成されているｐ型窒化物半導体層にｎ型不純物を注入してｎ型領域を形成する。そのため、ｐ型窒化物半導体層をエッチングしないでも、上記ＨＥＭＴを製造することができる。
【００２１】
本明細書で開示される製造方法では、電界効果型トランジスタの具体的な製造方法も提供する。その方法は、溝形成工程とｐ型窒化物半導体層形成工程とｎ型領域形成工程の他に、溝形成工程で溝が形成された範囲のｐ型窒化物半導体層の表面の一部にｎ型不純物を注入し、ｎ型半導体層に達しない深さの第三のｎ型領域を形成する工程と、少なくともｎ型領域と第三のｎ型領域を分離している範囲のｐ型窒化物半導体層の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程が付加されている。なお、「ｎ型領域形成工程」、「第三のｎ型領域を形成する工程」及び「ゲート絶縁膜を形成する工程」の順序は任意である。
【００２２】
上記の製造方法によって得られる電界効果型トランジスタでは、ｎ型領域と第三のｎ型領域の間にチャネルが形成され、そのチャネル内を電子が移動する。ｎ型領域と第三のｎ型領域がｐ型窒化物半導体層によって隔てられていると、そのｐ型窒化物半導体層内にチャネルが形成される。仮にｐ型窒化物半導体層がエッチングされると、エッチングされた表面に結晶欠陥等の損傷が生じる。損傷が生じたｐ型窒化物半導体層に形成されるチャネル内では、電子の移動度が低下してしまう。本明細書で開示される製造方法では、ｐ型窒化物半導体層をエッチングしなくても、電界効果型トランジスタを製造することができる。ｐ型窒化物半導体層内にチャネルが形成されても、電子の移動度が低下することを抑制することができる。
【００２３】
本発明で開示される電界効果型トランジスタの製造方法では、ｐ型窒化物半導体層形成工程とゲート絶縁膜を形成する工程の間に、少なくともｎ型領域と第三のｎ型領域を分離している範囲のｐ型窒化物半導体層の表面上にｉ型の窒化物半導体層を結晶成長させる工程が付加されていることが好ましい。なお、ｐ型窒化物半導体層の表面の全面にｉ型の窒化物半導体層を結晶成長させてもよい。その場合、ｎ型領域形成工程は、ｉ型の窒化物半導体層を結晶成長させる工程の後に実施する。ｎ型領域形成工程では、ｉ型の窒化物半導体層の表面からｐ型窒化物半導体層を通過してｎ型半導体層の表面に至る深さ範囲にｎ型不純物を注入する。また、第三のｎ型領域を形成する工程も、ｉ型の窒化物半導体層を結晶成長させる工程の後に実施する。第三のｎ型領域を形成する工程では、ｉ型の窒化物半導体層の表面からｎ型不純物を注入し、ｎ型半導体層に達しない深さ範囲にｎ型不純物を注入する。
【００２４】
上記の製造方法によって得られる電界効果型トランジスタでは、ｉ型の窒化物半導体層内にチャネルが形成される。すなわち、チャネルは、ｐ型窒化物半導体層内に形成されない。チャネルがｐ型窒化物半導体層内に形成されると、ｐ型不純物の散乱によって、電子の移動度が低下する虞がある。ｉ型の窒化物半導体層内にチャネルが形成されれば、電子の移動度が低下することを抑制することができる。なお、ｐ型窒化物半導体層上にゲート絶縁膜を形成すると、ｐ型窒化物半導体内にチャネルが形成される。ｐ型窒化物半導体層に含まれる不純物濃度が高いと、電界効果型トランジスタの閾値電圧が非常に高くなることがある。ｐ型窒化物半導体層の表面上にｉ型の窒化物半導体層を設けることによって、チャネルとｐ型窒化物半導体層の間に距離を設けることができる。その結果、トランジスタの閾値電圧の上昇を抑制することができる。また、ｐ型窒化物半導体層の表面上にｎ型の窒化物半導体層を設ければ、より閾値電圧の上昇を抑制することができる。なお、ｐ型窒化物半導体層の表面上にｎ型の窒化物半導体層を設ける場合、そのｎ型の窒化物半導体層の不純物濃度は、ｎ型領域と第三のｎ型領域の不純物濃度よりも薄く形成する。
【００２５】
本明細書で開示される製造方法では、ｎ型領域の不純物濃度がｎ型半導体層の不純物濃度よりも濃いことが好ましい。
上記の関係になるようにｎ型領域を形成すると、ｐ型窒化物半導体層から、溝形成工程でエッチングされなかったｎ型半導体層に向けて空乏層が伸びやすい。半導体装置の耐圧を高くすることができる。
【発明の効果】
【００２６】
本発明の製造方法によると、結晶成長させたｐ型窒化物半導体層をエッチングすることなく、ｎ型半導体層とｐ型窒化物半導体層が隣接する構造を有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２７】
（第１実施形態）
図１に、半導体装置１００の要部断面図を模式的に示す。図１の断面図は半導体装置１００の単位構造を示しており、この単位構造が紙面左右方向に繰り返し形成されている。
半導体装置１００は、縦型の電界効果型トランジスタである。半導体基板１の裏面には、チタンとアルミニウムを材料とするドレイン電極１８が設けられている。ドレイン電極１８の表面に、窒化ガリウム（ＧａＮ）を材料とするｎ＋型の半導体層（ドレイン層）２０が設けられている。ドレイン層２０は、ドレイン電極１８に電気的に接続している。ドレイン層２０の表面に、窒化ガリウムを材料とするｎ型半導体層２２が設けられている。ｎ型半導体層２２には、溝１７が分散して形成されている。後述するが、溝１７は、ｎ型半導体層２２の表面の一部をエッチングして形成される。以下の説明では、ｎ型半導体層２２のエッチングされなかった範囲を、突部１２と称することがある。突部１２上の一部に、窒化ガリウムを材料とするｎ＋型のｎ型領域１０が設けられている。本明細書では、突部１２とｎ型領域１０を併せて、アパーチャ領域１４と称することがある。
【００２８】
窒化ガリウムを材料とするボディ領域（ｐ型窒化物半導体層）１６が、溝１７内に設けられている。なお、半導体装置１００では、ボディ領域１６が、突部１２上の一部にも設けられている。一対のボディ領域１６は、アパーチャ領域１４によって隔てられている。半導体装置１００は、ｐ型ボディ領域１６とｎ型アパーチャ領域１４が隣接する構造を有している。
【００２９】
ボディ領域１６の表面に、窒化ガリウムを材料とするｎ＋型のソース領域（第三のｎ型領域）４が設けられている。ソース領域４は、半導体基板１の表層部分に設けられている。ｎ＋型ソース領域４は、ｐ型ボディ領域１６によってｎ型半導体層２２とｎ型アパーチャ領域１４から隔てられている。ソース領域４の一部とボディ領域１６の一部の表面上に、ソース電極２が設けられている。ソース電極２は、チタン、アルミニウム、ニッケル及び金を材料とし、ソース領域４とボディ領域１６の双方に電気的に接続している。半導体基板１の表面上で一対のソース電極２の間に、ゲート絶縁膜８が設けられている。ゲート絶縁膜８の表面に、ニッケルを材料とするゲート電極６が設けられている。ゲート電極６は、ゲート絶縁膜８を介して、アパーチャ領域１４と、アパーチャ領域１４とソース領域４を隔てているボディ領域１６と、ソース領域４の一部に対向している。なお、ゲート電極６は、アパーチャ領域１４とソース領域４を隔てているボディ領域１６にだけ対向していてもよい。また、ゲート電極６の材料として、ニッケルに代えて、アルミニウム、金、白金又は多結晶シリコンを使用することもできる。
【００３０】
ここで、ｎ＋型ドレイン層２０の不純物濃度はおよそ１×１０１８ｃｍ−３であり、ｎ型半導体層２２の不純物濃度はおよそ１×１０１６ｃｍ−３であり、ｎ型領域１０の不純物濃度はおよそ１×１０２０ｃｍ−３であり、ｐ型ボディ領域１６の不純物濃度はおよそ１×１０１９ｃｍ−３であり、ｎ＋型ソース領域４の不純物濃度はおよそ１×１０２０ｃｍ−３である。すなわち、ｎ型領域１０の不純物濃度は、ｎ型半導体層２２の突部１２の不純物濃度よりも濃い。
【００３１】
半導体装置１００の動作について説明する。
ゲート電極６に電圧が印加されていないときは、ソース領域４とアパーチャ領域１４の間にボディ領域１６が介在しているので、ソース領域４からアパーチャ領域１４に向けて電子が移動することができない。そのため、ゲート電極６に電圧が印加されていないときは、半導体装置１００がオフしている。ゲート電極６に電圧を印加すると、ゲート電極６に対向しているｐ型ボディ領域１６がｎ型に反転する。すなわち、ソース領域４とｎ型領域１０の間に、電子のチャネルが形成される。ソース電極２から供給される電子は、ｎ＋型ソース領域４、ｎ型に反転したチャネル、ｎ型アパーチャ領域１４、ｎ型半導体層２２及びｎ＋型ドレイン層２０を移動し、ドレイン電極１８に至る。すなわち、半導体装置１００は、ゲート電極６に電圧を印加することによりオンする。半導体装置１００は、ノーマリーオフ型の半導体装置である。
【００３２】
上記したように、ｎ型領域１０の不純物濃度は、突部１２の不純物濃度よりも濃い。すなわち、半導体基板１の表面ではアパーチャ領域１４の不純物濃度が濃く、半導体基板１の深部ではアパーチャ領域１４の不純物濃度が薄い。そのため、半導体装置１００がオンするときには、ソース領域４とアパーチャ領域１４の間が導通しやすく、半導体装置１００がオフしているときには、一対のボディ領域１６間のアパーチャ領域１４が空乏化されやすい。すなわち、半導体装置１００は、オン抵抗が小さく、さらに耐圧が高い。
【００３３】
半導体装置１００の製造方法を説明する。
まず、図２に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用して、ｎ＋型半導体層（ドレイン層）２０の表面に、ｎ型半導体層２２を結晶成長させる。次に、図３に示すように、ｎ型半導体層２２の表面に、開孔２４ａを有するマスク層（ＳｉＯ２膜）２４を形成し、ｎ型半導体層２２の表面からドライエッチングする（溝形成工程）。図２の矢印で示された範囲のｎ型半導体層２２がエッチングされる。マスク層２４に覆われているｎ型半導体層２２はエッチングされない。溝形成工程は、ｎ型半導体層２２の一部に、突部１２を形成する工程ということもできる。
【００３４】
次に、図４に示すように、ＭＯＣＶＤ法を利用して、ｎ型半導体層２２の表面上に、ｐ型窒化物半導層２６を結晶成長させる（ｐ型窒化物半導体層形成工程）。ｐ型窒化物半導体層形成工程では、溝１７内だけでなく、突部１２の表面にもｐ型窒化物半導層２６を結晶成長させる。ｐ型窒化物半導体層２６には、ｐ型不純物としてマグネシウム（Ｍｇ）が含まれている。次に、図５に示すように、ｐ型窒化物半導体層２６の表面に、開孔２８ａを有するマスク層２８を形成し、開孔２８ａに向けてｎ型不純物をイオン注入する（ｎ型領域形成工程）。具体的には、シリコンをドーズ量１×１０１５〜１×１０１６ｃｍ−２、加速電圧１０〜１０００ｋｅＶで注入する。ｎ型領域形成工程を経て、ｎ型領域１０が完成する。換言すると、ｐ型窒化物半導体層２６の一部が、ｎ型領域１０に変質する。ｎ型領域１０は、ｐ型窒化物半導体層２６の表面から突部１２にまで達している。図５では、ｐ型窒化物半導体層２６（図４を参照）のうち、シリコンがイオン注入された範囲に符号１０を付し、イオン注入されなかった範囲に符号１６を付している。符号１６は、図１のボディ領域１６に対応している。
【００３５】
ｎ型領域形成工程では、ｎ型領域１０がｐ型窒化物半導体層２６の表面からｎ型半導体層２２の突部１２に達するように、ｎ型不純物をイオン注入する。換言すると、ｎ型の半導体領域（ｎ型領域１０とｎ型の突部１２）がｐ型窒化物半導体層２６を分断するように、ｎ型不純物をｐ型窒化物半導体層２６に向けてイオン注入する。図中の矢印は、ｎ型不純物がイオン注入される範囲を示している。なお、図５では、ｎ型不純物が、突部１２の上部に位置するｐ型窒化物半導体層２６にだけイオン注入されており、溝１７内のｐ型窒化物半導体層２６にはイオン注入されていない。ｎ型不純物をｐ型窒化物半導体層２６の深部までイオン注入することなく、ｐ型窒化物半導体層２６をｎ型領域１０によって分断することができる。なお、ｎ型不純物は、主にｐ型窒化物半導体層２６にイオン注入されており、突部１２内にほとんどイオン注入されない。そのため、図１に示すように、半導体基板１の表面ではアパーチャ領域１４の不純物濃度が濃く（ｎ型領域１０）、半導体基板１の深部ではアパーチャ領域１４の不純物濃度が薄い（突部１２）関係が得られる。
【００３６】
次に、マスク層２８を除去し、ボディ領域１６の表面に開孔を有するマスク層（図示省略）を形成し、ボディ領域１６の表面の一部にｎ型不純物をイオン注入し、ソース領域（第三のｎ型領域）４（図１を参照）を形成する。このときに、ソース領域４がｎ型半導体層２２に達しないように、ボディ領域１６に向けてｎ型不純物をイオン注入する。その後、ゲート絶縁膜８、ゲート電極６、ソース電極２及びドレイン電極１８を形成する。なお、ｎ型領域１０を形成する工程に先立って、ソース領域４を形成する工程を実施してもよい。また、アパーチャ領域１４とソース領域４を隔てているボディ領域１６にだけゲート電極６を対向させる場合、ゲート絶縁膜をマスク層としてｎ型領域１０及びソース領域４を形成することもできる。すなわち、ｎ型領域１０を形成する工程と、ソース領域４を形成する工程と、ゲート絶縁膜８を形成する工程は、任意の順序で実施することができる。
【００３７】
図４で説明したように、本実施形態の製造方法では、溝形成工程でエッチングされなかったｎ型半導体層２２（突部１２）上にもｐ型窒化物半導体層２６を結晶成長させる。そのため、図１４で説明した従来の製造方法のように、溝３１７内にｐ型窒化物半導体層３１６を結晶成長させるときに、高度な制御を必要としない。また、図１５で説明したように、ｐ型窒化物半導体層３１６ａをエッチングすることも必要としない。本製造方法によると、従来の製造方法よりも半導体装置の歩留まりが大幅に改善する。
【００３８】
また、ｐ型窒化物半導体層２６（図４を参照）の表面がエッチングされないので、ボディ領域１６の表面に結晶欠陥等の損傷が生じない。ゲート電極６に電圧を印加したときに、結晶欠陥が生じていないボディ領域１６内にチャネルが形成される。チャネル内における電子の移動度が低下することを抑制することができる。なお、従来の製造方法のように、ｐ型窒化物半導体層３１６の表面（範囲３１６ａ）をエッチングすると、例えば窒化ガリウムの結晶から窒素が抜けてしまい、結晶構造が乱れてしまう。すなわち、ｐ型窒化物半導体層３１６をエッチングすると、ｐ型窒化物半導体層３１６の表面に結晶欠陥が生じることを避けられない。結晶欠陥が生じたｐ型窒化物半導体層３１６に形成されるチャネル内では、結晶欠陥に電子が捕獲されるので、電子の移動度が低下してしまう。
【００３９】
また、本実施形態の製造方法では、表面に結晶欠陥が生じていないボディ領域１６を得ることができるので、ソース電極２とボディ領域１６のコンタクト特性を良好にすることができる。そのため、ボディ領域１６の電位を安定化させることができ、半導体装置１００がオフしているときに安定した空乏層を形成することができる。なお、ボディ領域１６の表面に結晶欠陥が生じていると、ソース電極２とボディ領域１６の間に正孔（ホール）に対する障壁層が形成される。その結果、ボディ領域１６の電位を安定化させることが困難となり、安定した空乏層を形成することができない。
【００４０】
（第２実施形態）
図６を参照し、第２実施形態の半導体装置１００ａについて説明する。半導体装置１００と重複する構造の説明は省略する。
半導体装置１００ａでは、窒化ガリウムを材料とするｉ型の窒化物半導体層（付加層）３４が、ボディ領域１６上に設けられている。半導体装置１００ａでは、ゲート電極６に電圧を印加すると、ゲート電極６に対向しているｉ型窒化物半導体層３４内に電子の蓄積層が形成される。すなわち、電子のチャネルが、ｐ型ボディ領域１６内ではなく、ｉ型窒化物半導体層３４内に形成される。半導体装置１００ａは、半導体装置１００よりも電子の移動度を高くすることができる。なお、ｉ型窒化物半導体層３４に代えて、ｎ型窒化物半導体層３４を設けてもよい。ｎ型窒化物半導体層３４を設けることにより、半導体装置１００ａの閾値電圧を容易に制御することができる。
【００４１】
半導体装置１００ａの製造方法を説明する。
図４までの工程は、半導体装置１００と実質的に同じため、説明を省略する。図４の工程に次いで、図７に示すように、ｐ型窒化物半導体層２６の表面に、ｉ型の窒化物半導体層３４を結晶成長させる。すなわち、不純物を含んでいない窒化物半導体を結晶成長させる（付加層形成工程）。次に、図８に示すように、窒化物半導体層３４の表面に開孔２８ａを有するマスク層２８を形成し、ｎ型半導体層２２の突部１２上に位置する窒化物半導体層３４の一部に、ｎ型不純物をイオン注入する（ｎ型領域形成工程）。本実施形態のｎ型領域形成工程では、ｎ型領域１０ａが付加層形成工程で形成した層（窒化物半導体層３４）の表面からｐ型窒化物半導体層２６を通過して突部１２に達するように、ｎ型不純物をイオン注入する。具体的には、シリコンをドーズ量１×１０１５〜１×１０１６ｃｍ−２、加速電圧１０〜１０００ｋｅＶで注入する。その後の工程は半導体装置１００と実質的に同一である。すなわち、ｉ型の窒化物半導体層３４の表面の一部にｎ型不純物をイオン注入し、図６に示すｎ＋型ソース領域（第三のｎ型領域）４を形成する。また、少なくともｎ型領域１０ａとソース領域４を隔てているｉ型の窒化物半導体層３４の表面に、ゲート絶縁膜８を介してゲート電極６を形成する。なお、ソース領域４は、ｎ型半導体層２２に達していなければ、ボディ領域１６内にまで形成されていてもよい。
【００４２】
（第３実施形態）
図９を参照し、第３実施形態の半導体装置２００について説明する。半導体装置１００と重複する構造の説明は省略する。
半導体装置２００では、窒化ガリウムを材料とするｉ型の窒化物半導体層２３０が、ボディ領域１６上の一部に設けられている。そして、窒化ガリウム・アルミニウム（ＡｌＧａＮ）を材料とする窒化物半導体層２３２が、ｉ型の窒化物半導体層２３０上に設けられている。窒化ガリウム・アルミニウムは、窒化ガリウムよりもバンドギャップの幅が広い。そのため、窒化物半導体層２３０と窒化物半導体層２３２によって、ヘテロ接合が構成されている。すなわち、ヘテロ接合面を有するチャネル部（付加層）２３４が、ボディ領域１６上の一部に設けられている。ソース領域（第二のｎ型領域）２０４は、チャネル部２３４によって、ｎ型領域２１０から隔てられている。
【００４３】
半導体装置２００の動作について説明する。
ｐ型ボディ領域１６が、ｉ型の窒化物半導体層２３０に接している。すなわち、ｐ型ボディ領域１６が、ヘテロ接合を有するチャネル部２３４に接している。ゲート電極６に電圧を印加していない状態では、ボディ領域１６からチャネル部２３４に向けて空乏層が形成される。空乏層は、窒化物半導体層２３０と窒化物半導体層２３２のヘテロ接合面にまで伸びている。その結果、ヘテロ接合面の伝導帯のエネルギー準位はフェルミ準位よりも上側に存在することになり、２次元電子ガス層がヘテロ接合面に形成されない。ゲート電極６の電圧を印加していない状態では、ｎ＋型ソース領域２０４からｎ型アパーチャ領域２１４に向けて電子が移動することができない。半導体装置２００がオフしている。
【００４４】
ゲート電極６に電圧を印加すると、チャネル部２３４に形成されていた空乏層が縮小する。窒化物半導体層２３０と窒化物半導体層２３２の間のヘテロ接合面の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになり、ヘテロ接合面に２次元電子ガス層が形成される。ｎ＋型ソース領域４からｎ型アパーチャ領域２１４に向けて電子が移動することができる。半導体装置２００がオンする。
【００４５】
半導体装置２００の製造方法について説明する。
図４までの工程は、半導体装置１００と実質的に同じため、説明を省略する。半導体装置２００では、図４の工程に次いで、ｐ型窒化物半導体層２６上にｉ型の窒化物半導体層２３０と窒化物半導体層２３２を結晶成長させる（付加層形成工程）。その後、図１０に示すように、窒化物半導体層２３２の表面に開孔２２８ａを有するマスク層２２８を形成し、ｎ型半導体層２２の突部１２上に位置する窒化物半導体層２３２の一部に、ｎ型不純物をイオン注入する（ｎ型領域形成工程）。本実施形態のｎ型領域形成工程では、ｎ型領域２１０が付加層形成工程で形成した最上層（窒化物半導体層２３２）の表面から、窒化物半導体層２３０とｐ型窒化物半導体層２６を通過して突部１２に達するように、ｎ型不純物をイオン注入する。具体的には、シリコンをドーズ量１×１０１５〜１×１０１６ｃｍ−２、加速電圧１０〜１０００ｋｅＶで注入する。その後の工程は半導体装置１００と実質的に同一である。すなわち、チャネル部２３４の表面の一部にｎ型不純物をイオン注入し、図９に示すｎ＋ソース領域２０４を形成する。また、少なくともｎ型領域２１０とソース領域２０４を隔てているチャネル部２３４の表面に、ゲート絶縁膜８を介してゲート電極６を形成する。本実施例では、ソース領域２０４が窒化物半導体層２３０と窒化物半導体層２３２のヘテロ接合面に達するように、ｎ型不純物をイオン注入する。なお、ソース領域４がヘテロ接合面に達していれば、ソース領域２０４がボディ領域１６内にまで形成されていてもよい。但し、ソース領域２０４がｎ型半導体層２２に達しないように、ｎ型不純物をイオン注入する。その後の工程は半導体装置１００と同様のため、説明を省略する。
【００４６】
半導体装置２００でも、ｎ型半導体層２２の突部１２上にｐ型窒化物半導体層２６を結晶成長させ、その後の工程でｐ型窒化物半導体層２６をエッチングしない。そのため、半導体装置２００も、従来の半導体装置３００と比べ、歩留まりを大幅に改善することができる。
【００４７】
なお、窒化物半導体層２３０はｉ型でもよいが、ｎ型の不純物を含んできることが特に好ましい。ｐ型窒化物半導体層１６の表面にヘテロ接合面を有するチャネル部２３４が形成されていると、チャネル部２３４内を移動する電子は、ｐ型不純物の散乱の影響により移動度が低下する。あるいは、ｐ型窒化物半導体層１６内の不純物濃度によっては、半導体装置２００の閾値電圧が高くなりすぎることがある。そのため、ｐ型窒化物半導体層１６の表面に、ｉ型又はｎ型の窒化物半導体層２３０を設けることが好ましい。ｉ型又はｎ型の窒化物半導体層２３０を設けることにより、チャネル部２３４内を移動する電子は、ｐ型不純物の散乱の影響が減少するので、移動度の低下が抑制される。また、ｐ型窒化物半導体層１６からチャネルまでの距離を遠くすることができるので、半導体装置２００の閾値電圧が上昇することを抑制することができる。なお、窒化物半導体層２３０をｎ型にすれば、窒化物半導体層２３０をｉ型にするよりも半導体装置２００の閾値電圧を制御し易くすることができる。
【００４８】
また、半導体装置２００では、ヘテロ接合面が、窒化物半導体層２３０と窒化物半導体層２３２の間に形成されている。すなわち、付加層形成工程において、２層の窒化物半導体層を結晶成長させることによってＨＥＭＴを製造している。しかしながら、ｐ型窒化物半導体層１６の表面に、ｐ型窒化物半導体層１６とはバンドギャップの幅が異なる窒化物半導体層を結晶成長させれば、その窒化物半導体層とｐ型窒化物半導体層１６の間にヘテロ接合面が形成される。すなわち、半導体装置１００ａにおいて、ｉ型の窒化物半導体層３４とｐ型窒化物半導体層１６のバンドギャップの幅を異ならせてもよい。この場合、半導体装置２００に比べ、付加層形成工程で結晶成長させる窒化物半導体層の数を少なくすることができる。半導体装置の生産性を高くすることができる。
【００４９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００５０】
【図１】第１実施形態の半導体装置の要部断面図を示す。
【図２】第１実施形態の半導体装置の製造工程を示す。
【図３】第１実施形態の半導体装置の製造工程を示す。
【図４】第１実施形態の半導体装置の製造工程を示す。
【図５】第１実施形態の半導体装置の製造工程を示す。
【図６】第２実施形態の半導体装置の要部断面図を示す。
【図７】第２実施形態の半導体装置の製造工程を示す。
【図８】第２実施形態の半導体装置の製造工程を示す。
【図９】第３実施形態の半導体装置の要部断面図を示す。
【図１０】第３実施形態の半導体装置の製造工程を示す。
【図１１】従来の半導体装置の要部断面図を示す。
【図１２】従来の半導体装置の製造工程を示す。
【図１３】従来の半導体装置の製造工程を示す。
【図１４】従来の半導体装置の製造工程を示す。
【図１５】従来の半導体装置の製造工程における不具合を示す。
【符号の説明】
【００５１】
１：半導体基板
４：ソース領域（第三のｎ型領域）
６：ゲート電極
１０、１０ａ、２１０：ｎ型領域
１６：ボディ領域（ｐ型窒化物半導体層）
１７：溝
２２：ｎ型半導体層
３４、２３４：付加層
１００、１００ａ、２００：半導体装置
２０４：ソース領域（第二のｎ型領域）
【図１】
0005234927.tif 000002
【図２】
0005234927.tif 000003
【図３】
0005234927.tif 000004
【図４】
0005234927.tif 000005
【図５】
0005234927.tif 000006
【図６】
0005234927.tif 000007
【図７】
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【図８】
0005234927.tif 000009
【図９】
0005234927.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
0005234927.tif 000014
【図１４】
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【図１５】
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