(57)【特許請求の範囲】
【請求項１】
第１の窒化物半導体層と、前記第１の窒化物半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて２次元キャリアガス層を形成することができる材料から成る第２の窒化物半導体層とを備えている主半導体領域と、
前記主半導体領域の一方の主面上に配置されたソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と
を備えているヘテロ接合型電界効果半導体装置であって、
前記主半導体領域の一方の主面の前記ゲート電極に対向する部分に凹部が形成され、
前記凹部の深さは、前記第２の窒化物半導体層の厚みに等しい値、又は前記第２の窒化物半導体層の厚みに前記第１の窒化物半導体層の厚みよりも小さい値を加算した値に設定され、
シリコン酸化物から成り且つ圧縮応力を発生する性質を有し且つ３００ｎｍ〜７００ｎｍの厚みを有している第１の絶縁膜が前記主半導体領域の一方の主面における前記凹部を除く前記ソース電極と前記ドレイン電極との間の少なくとも一部上に配置され、
シリコン窒化物から成り且つ引っ張り応力を発生する性質を有し且つ前記第１の絶縁膜よりも薄い１ｎｍ〜２００ｎｍの厚みを有している第２の絶縁膜が前記凹部の底面及び側面に配置され、
前記ゲート電極は前記第２の絶縁膜を介して前記凹部の上に配置されていることを特徴とするヘテロ接合型電界効果半導体装置。
【請求項２】
第１の窒化物半導体層と、前記第１の窒化物半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて２次元キャリアガス層を形成することができる材料から成る第２の窒化物半導体層とを備えている主半導体領域と、
前記主半導体領域の一方の主面上に配置されたソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と
を備えているヘテロ接合型電界効果半導体装置であって、
前記主半導体領域の一方の主面の前記ゲート電極に対向する部分に凹部が形成され、
前記凹部の深さは前記凹部に隣接して前記第２の窒化物半導体層の残存部が生じるように前記第２の窒化物半導体層の厚みよりも浅く設定され、
シリコン酸化物から成り且つ圧縮応力を発生する性質を有し且つ３００ｎｍ〜７００ｎｍの厚みを有している第１の絶縁膜が前記主半導体領域の一方の主面における前記凹部を除く前記ソース電極と前記ドレイン電極との間の少なくとも一部上に配置され、
シリコン窒化物から成り且つ引っ張り応力を発生する性質を有し且つ前記第１の絶縁膜よりも薄い１ｎｍ〜２００ｎｍの厚みを有している第２の絶縁膜が前記凹部の底面及び側面に配置され、
前記第２の窒化物半導体層の残存部及び前記第２の絶縁膜の厚みは電流通路として機能する２次元キャリアガス層を前記第１の窒化物半導体層の前記凹部に対向する部分に生じさせることができない厚みに決定され、
前記ゲート電極は前記第２の絶縁膜を介して前記凹部の上に配置されていることを特徴とするヘテロ接合型電界効果半導体装置。
【請求項３】
第１の窒化物半導体層と、前記第１の窒化物半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて２次元キャリアガス層を形成することができる材料から成る第２の窒化物半導体層とを備えている主半導体領域と、
前記主半導体領域の一方の主面上に配置されたソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と
を備えているヘテロ接合型電界効果半導体装置であって、
シリコン酸化物から成り且つ圧縮応力を発生する性質を有し且つ３００ｎｍ〜７００ｎｍの厚みを有している第１の絶縁膜が前記主半導体領域の一方の主面の前記ゲート電極が対向する部分を除く前記ソース電極と前記ドレイン電極との間の少なくとも一部上に配置され、
シリコン窒化物から成り且つ引っ張り応力を発生する性質を有し且つ前記第１の絶縁膜よりも薄い１ｎｍ〜２００ｎｍの厚みを有している第２の絶縁膜が前記ゲート電極と前記主半導体領域の一方の主面との間に配置され、
前記第２の窒化物半導体層及び前記第２の絶縁膜の厚みは、電流通路として機能する２次元キャリアガス層を前記第１の窒化物半導体層の前記ゲート電極に対向する部分に生じさせることができない厚みに決定されていることを特徴とするヘテロ接合型電界効果半導体装置。
【請求項４】
前記第２の絶縁膜は、更に、前記ゲート電極の下から前記第１の絶縁膜の上に延在している部分を有していることを特徴とする請求項１又は２又は３記載のヘテロ接合型電界効果半導体装置。
【請求項５】
更に、ゲートフィールドプレートを有し、該ゲートフィールドプレートは前記第２の絶縁膜の上に配置され且つ前記ゲート電極に接続されていることを特徴とする請求項４記載のヘテロ接合型電界効果半導体装置。
【請求項６】
前記第１の絶縁膜は前記ゲート電極側に傾斜側面を有し、前記第２の絶縁膜は前記第１の絶縁膜の前記傾斜側面を覆っており、前記ゲートフィールドプレートは前記第２の絶縁膜を介して前記第１の絶縁膜の前記傾斜側面を覆っていることを特徴とする請求項５記載のヘテロ接合型電界効果半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオフ型のＨＥＭＴ( High Electron Mobility Transistor)又はこれに類似のヘテロ接合型電界効果半導体装置に関する。
【背景技術】
【０００２】
典型的な従来のＨＥＭＴは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープＧａＮ等の窒化物半導体から成る電子走行層と、ｎ型不純物がドープされた又はアンドープのＡｌＧａＮ等の窒化物半導体から成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極（ショットキー電極）とを有している。ＡｌＧａＮ等から成る電子供給層のバンドギャップはＧａＮ等から成る電子走行層のバンドギャップよりも大きく、ＡｌＧａＮ等から成る電子供給層の格子定数はＧａＮ等から成る電子走行層の格子定数よりも小さい。電子走行層の上にこれよりも格子定数が小さい電子供給層を配置すると、電子供給層に伸張性歪み即ち引っ張り応力が生じ、ピエゾ分極する。電子供給層は自発分極もするので、ピエゾ分極と自発分極とに基づく電界の作用で電子走行層と電子供給層とのヘテロ接合面の近傍に周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として利用され、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。
【０００３】
ところで、一般的な構成のＨＥＭＴは、ゲート電極にゲート制御電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン特性を有する。ノーマリオン特性のＨＥＭＴをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、従来のノーマリオン特性のＨＥＭＴの使い勝手は良くない。
【０００４】
そこで、ノーマリオフ特性を有するヘテロ接合型電界効果半導体装置の開発が進められている。ノーマリオフ特性を得るための代表的の方法として、
（１）  電子供給層を薄く形成する方法、
（２）  例えば特開２００４−２７３４８６号公報（特許文献１）に開示されているように、ゲート電極の下にｐ型半導体層を配置する方法、
（３）例えばＷＯ２００３／０７１６０７公開公報（特許文献２）に開示されているように、電子供給層の一部を除去し、ここに絶縁ゲート（ＭＩＳゲートを設ける方法
が知られている。
【０００５】
上記（１）の方法に従って電子供給層を薄く形成すると、電子供給層のピエゾ分極及び自発分極による電界が弱くなり、２ＤＥＧ層の電子濃度が減少する。ところで、ゲート電極の電子供給層に対するショットキー接触に基づいてゲート電極と電子供給層との間にビルトインポテンシャル（built−in potential）即ちバイアス電圧が無い状態での電位差が生じている。このビルトインポテンシャルに基づく電界がヘテロ接合に対して作用すると、ゲート電極の直下の２ＤＥＧ層が消失する。このため、ゲート電極にゲート制御電圧を加えない状態においてドレイン・ソース間がオフ状態になる。しかし、上記（１）の方法に従うＨＥＭＴのしきい値は例えば＋１Ｖ以下のように比較的小さく、ノイズによって誤動作し易いという問題点、及びショットキー電極から成るゲート電極にプラスのゲート制御電圧が印加されると、比較的大きいリーク電流が流れるという問題点を有する。
【０００６】
上記（２）の方法に従ってゲート電極の下にｐ型半導体層を配置すると、ｐ型半導体層がゲート電極の直下の電子走行層の電位を持ち上げて２ＤＥＧ層の電子を枯渇させ、ゲート電極の下の２ＤＥＧ層が消失し、ノーマリオフ特性が得られる。しかし、上記（２）の方法は、高い正孔濃度を有するｐ型半導体層を得ることが難しいという問題点、高い正孔濃度を有するｐ型半導体層を得ることができない時には、電子供給層を薄く形成するか、又はＡｌＧａＮ又はＡｌＩｎＧａＮ等から成る電子供給層のＡｌの割合を低くすることが要求され、この結果として２ＤＥＧ層の電子濃度が低下し、オン抵抗が高くなるという問題点、及びｐ型半導体層をゲート電極の下にのみ形成するためにドライエッチングを行うと、半導体結晶がダメージを受け且つ製造工程が複雑になるという問題点を有する。
【０００７】
上記（３）の方法に従って電子供給層にリセスを形成し、ここに絶縁ゲートを設けると、電子走行層のゲート電極の直下にノーマリ状態で２ＤＧＥ層が形成されないので、ノーマリオフ特性が得られる。しかし、ノーマリオフ特性の有無に関係なくヘテロ接合型電界効果半導体装置は比較的オン抵抗が高いという問題点、及び電流コラプスの問題を有する。電流コラプスは、例えば特開２００４−２００２４８号公報（特許文献３）等で知られているように、ソース電極とドレイン電極との間に高い電圧を印加した時に、電子供給層おける表面準位（トラップ）に負電荷（電子）が捕獲され、この負電荷に起因して２ＤＥＧ層の電子濃度が減少し、その後にＨＥＭＴをオン状態にした時に最大ドレイン電流が低減する現象である。
【特許文献１】特開２００４−２７３４８６号公報
【特許文献２】ＷＯ２００３／０７１６０７公開公報
【特許文献３】特開２００４―２００２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明が解決しようとする課題は、ノーマリオフ特性を有し且つ小さいオン抵抗を有するヘテロ接合型電界効果半導体装置が要求されていることであり、本発明の目的は上記要求に応えることができるヘテロ接合型電界効果半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明は、
第１の窒化物半導体層と、前記第１の窒化物半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて２次元キャリアガス層を形成することができる材料から成る第２の窒化物半導体層とを備えている主半導体領域と、
前記主半導体領域の一方の主面上に配置されたソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と
を備えているヘテロ接合型電界効果半導体装置であって、
前記主半導体領域の一方の主面の前記ゲート電極に対向する部分に凹部が形成され、
前記凹部の深さは、前記第２の窒化物半導体層の厚みに等しい値、又は前記第２の窒化物半導体層の厚みに前記第１の窒化物半導体層の厚みよりも小さい値を加算した値に設定され、
シリコン酸化物から成り且つ圧縮応力を発生する性質を有し且つ３００ｎｍ〜７００ｎｍの厚みを有している第１の絶縁膜が前記主半導体領域の一方の主面における前記凹部を除く前記ソース電極と前記ドレイン電極との間の少なくとも一部上に配置され、
シリコン窒化物から成り且つ引っ張り応力を発生する性質を有し且つ前記第１の絶縁膜よりも薄い１ｎｍ〜２００ｎｍの厚みを有している第２の絶縁膜が前記凹部の底面及び側面に配置され、
前記ゲート電極は前記第２の絶縁膜を介して前記凹部の上に配置されていることを特徴とするヘテロ接合型電界効果半導体装置に係わるものである。
【００１０】
なお、請求項２に示すように、前記凹部の深さを、前記凹部に隣接して前記第２の半導体層の残存部が生じるように前記第２の半導体層の厚みよりも浅く設定することができる。この場合には、前記第２の半導体層の残存部及び前記第２の絶縁膜の厚みを、電流通路として機能する２次元キャリアガス層が前記第１の半導体層に生じないように決定する。
また、請求項３に示すように、前記第２の半導体層に凹部（リセス）を設けない構成にすることもできる。この場合には、前記第２の半導体層及び前記第２の絶縁膜の厚みを、電流通路として機能する２次元キャリアガス層が前記第１の半導体層に生じないように決定する。
また、請求項４に示すように、前記第２の絶縁膜は、更に、前記ゲート電極の下から前記第１の絶縁膜の上に延在している部分を有していることが望ましい。
また、請求項５に示すように、更に、ゲートフィールドプレートを有し、該ゲートフィールドプレートは前記第２の絶縁膜の上に配置され且つ前記ゲート電極に接続されていることが望ましい。
また、請求項６に示すように、前記第１の絶縁膜は前記ゲート電極側に傾斜側面を有し、前記第２の絶縁膜は前記第１の絶縁膜の前記傾斜側面を覆っており、前記ゲートフィールドプレートは前記第２の絶縁膜を介して前記第１の絶縁膜の前記傾斜側面を覆っていることが望ましい。
なお、本願において、前記第１の半導体層及び前記第２の半導体層のそれぞれは単一層のみでなく、複数の層の積層体をも意味している。例えば前記第２の半導体層は電子供給層のみでも良いし、スペーサ層と電子供給層との積層体、又はスペーサ層と電子供給層とキャップ層との積層体でも良い。
【発明の効果】
【００１１】
本願各請求項の発明に従うヘテロ接合型電界効果半導体装置においては、主半導体領域の一方の主面上が１種類の絶縁膜で覆われずに、シリコン酸化物から成る第１の絶縁膜とシリコン窒化物から成る第２の絶縁膜とで覆われている。シリコン酸化物から成る第１の絶縁膜はゲート電極の下を除く主半導体領域の一方の主面上に配置され、シリコン窒化物から成る第２の絶縁膜はゲート電極の下に配置されている。シリコン窒化物から成る第２の絶縁膜は引っ張り応力即ち伸張性歪みを発生する。この第２の絶縁膜の引っ張り応力は２次元キャリアガス層の発生を抑制する方向即ちキャリア濃度を低減する方向の応力であり、ノーマリオフ特性を得るために寄与するが、オン抵抗の低減には寄与しない。もし、シリコン窒化物から成る第２の絶縁膜をゲート電極の下を除く主半導体領域の一方の主面上にも配置すると、２次元キャリアガス層のキャリア濃度が低減する。そこで、本発明では、ゲート電極の下に限定的にシリコン窒化物から成る第２の絶縁膜が配置され、ゲート電極の下を除く主半導体領域の一方の主面上にはシリコン酸化物から成る第１の絶縁膜が配置されている。シリコン酸化物から成る第１の絶縁膜は、圧縮応力を生じる性質を有する。このシリコン酸化物から成る第１の絶縁膜の圧縮応力が主半導体領域の一方の主面即ち第２の半導体層の主面に作用すると、第２の半導体層のピエゾ分極に基づく２次元キャリアガス層（例えば２ＤＥＧ層）におけるキャリア（例えば電子）が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域の一方の主面にシリコン窒化膜を形成した場合に比較して低くなる。
本願の請求項４の発明によれば、シリコン窒化物から成る第２の絶縁膜がゲート電極の下のみでなく、シリコン酸化物から成る第１の絶縁膜の上にも配置され、シリコン酸化物から成る第１の絶縁膜を保護している。即ち、シリコン窒化物から成る第２の絶縁膜は、ゲート絶縁膜として機能すると共に、シリコン酸化物から成る第１の絶縁膜の保護膜として機能する。従って、一つの工程でゲート絶縁膜と保護膜とを得ることができ、ヘテロ接合型電界効果半導体装置のコストの低減を図ることができる。
請求項５及び６の発明によれば、ゲートフィールドプレートによって電界集中を良好に緩和することができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して本発明の実施形態に係わるヘテロ接合型電界効果半導体装置を説明する。
【実施例１】
【００１３】
図１に示す本発明の実施例１に従うヘテロ接合型電界効果半導体装置は、単結晶シリコン半導体から成る基板１と、この基板１の一方の主面１ａの上にバッファ層２を介して順次に配置された電子走行層（第１の半導体層）４と電子供給層（第２の半導体層）５とから成る主半導体領域３と、主半導体領域３の上に配置されたソース電極６、ドレイン電極７及びゲート電極８と、第１及び第２の絶縁膜９，１０と、ゲートフィールドプレート１１とを備えている。この電界効果半導体装置は典型的なＨＥＭＴと異なる絶縁ゲート構造を有するが、典型的なＨＥＭＴと同様な原理で動作するので、ＨＥＭＴ又はＨＥＭＴ型半導体装置と呼ぶこともできる。以下、図１の各部を詳しく説明する。
基板１は、一方の主面１ａとこれに対向する他方の主面１ｂとを有し、且つバッファ層２及び主半導体領域３のための半導体材料をエピタキシャル成長させるための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板１がシリコンで形成されている。しかし、基板１をシリコン以外のシリコンカーバイト（ＳｉＣ）等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。
【００１４】
基板１の一方の主面１ａ上のバッファ層２は、周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成されている。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。なお、このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の窒化物半導体又は３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
【００１５】
主半導体領域３における第１の半導体層としての電子走行層４は、第１の窒化物半導体から成り、０．３〜１０μｍの厚さに形成されている。この電子走行層４は、この上の電子供給層５とのヘテロ接合面の近傍に電流通路（チャネル）としての２ＤＥＧ層１２（点線で示す）を得るためのものであって、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＧａＮ（窒化ガリウム）から成る。なお、電子供給層５は、ＧａＮ以外の例えば
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０≦ａ＜１、ｂは０≦ｂ＜１を満足する数値、
等の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００１６】
電子走行層４の上に形成された電子供給層５は、電子走行層４よりも大きいバンドギャップを有し且つ電子走行層４よりも小さい格子定数を有する第２の窒化物半導体によって好ましくは１０〜５０ｎｍ（例えば２５ｎｍ）の厚みに形成されている。この電子供給層５は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌ0.3Ｇａ0.7Ｎから成る。なお、電子供給層５は、Ａｌ0.3Ｇａ0.7Ｎ以外の例えば次式で示す窒化物半導体で形成することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．１〜０．４であり、より好ましい値は０．３である。
この電子供給層５を、アンドープのＡｌxＩｎyＧａ1-x-yＮで形成する代りに、ｎ型（第１導電型）の不純物を添加したＡｌxＩｎyＧａ1-x-yＮから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００１７】
主半導体領域３はソース電極６及びドレイン電極７が配置され且つ凹部１５を含んでいる一方の主面１３とバッファ層２に接触している他方の主面１４とを有する。凹部１５は、エッチング（例えばドライエッチング）によって主半導体領域３の一方の主面１３のソース電極６及びドレイン電極７との間において電子供給層５を貫通するように除去し更に電子走行層４の一部を除去することによって形成されている。従って、凹部１５の深さは、電子供給層（第２の半導体層）５の厚みに電子走行層（第１の半導体層）４の厚みよりも小さい値を加算した値を有する。しかし、電子走行層（第１の半導体層）４を除去しないで、凹部１５の深さを電子供給層（第２の半導体層）５の厚みと同一にすることもできる。なお、電子走行層４の除去の好ましい深さは０〜３０ｎｍ（例えば２５ｎｍ）である。電子走行層４の一部も除去するように凹部１５を形成すると、凹部１５の深さにバラツキがあっても、電子供給層５を確実に除去でき、ノーマリオフ特性が良好に得られる。電子供給層５はゲート電極８の下の凹部１５によってソース電極６側部分とドレイン電極７側部分とに分割されている。このため、ノーマリ状態において、凹部１５の下の電子走行層４に２ＤＥＧ層が生じない。
【００１８】
ソース電極６及びドレイン電極７は、主半導体領域３の一方の主面１３即ち電子供給層５の一方の主面に例えばチタン（Ｔｉ）を所望の厚み（例えば２５ｎｍ）に蒸着し、続いてアルミニウム（Ａｌ）を所望の厚み（例えば５００ｎｍ）に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極６及びドレイン電極７は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。なお、主半導体領域３の電子供給層５は極めて薄いので、この厚み方向の抵抗は無視できるほど小さい。従って、ソース電極６及びドレイン電極７は、２ＤＥＧ層１２に電気的に結合されている。
【００１９】
第１の絶縁膜９は、主半導体領域３の一方の主面１３即ち電子供給層５の一方の主面のソース電極６、ドレイン電極７及び凹部１５が形成されている部分以外に配置され、シリコン酸化物、即ちＳｉＯX（ここで、ｘは１〜２の数値を示し、好ましくは２である。）で形成さている。更に詳細には、シリコン酸化物から成る第１の絶縁膜９は好ましくはプラズマＣＶＤ（化学気相成長法）で、好ましくは３００〜７００ｎｍ（例えば５００ｎｍ）の厚みに形成され、圧縮応力即ち圧縮性歪み（例えば４．００×１０9ｄｙｎ／ｃｍ2）を発生する性質を有し、２次元キャリアガス層１２のキャリア濃度を高めるために寄与する。即ち、シリコン酸化物から成る第１の絶縁膜９の下にはＡｌＧａＮから成る電子供給層５が配置されているので、第１の絶縁膜９の圧縮応力が電子供給層５に作用すると、この反作用で電子供給層５に伸張性歪み即ち引張り応力が生じ、電子供給層５のピエゾ分極が強められ、２次元電子ガス層即ち２ＤＥＧ層１２における電子濃度が増大する。この電子濃度の増大はヘテロ接合型電界効果半導体装置のオン時におけるソース電極６とドレイン電極７との間の抵抗の低減に寄与する。シリコン酸化物から成る第１の絶縁膜９は凹部１５の中には配置されず、凹部１５に対応した開口を有する。第１の絶縁膜９の開口の壁面即ち凹部１５の入口に隣接している側面１８は５〜６０度の傾斜を有している。
なお、シリコン酸化物から成る第１の絶縁膜９を、スパッタリング等の別の方法で形成することもできる。しかし、主半導体領域３の一方の主面１３の結晶ダメージを少なくし、表面準位（トラップ）を少なくし、電流コラプスを抑制するために、プラズマＣＶＤが最も優れている。
【００２０】
第２の絶縁膜１０は、ゲート絶縁膜及び保護膜としての機能を有し、凹部１５の底面１６、側面１７及び第１の絶縁膜９の上に配置され、シリコン窒化物（例えばＳｉＮ又はＳｉ3Ｎ4又はＳｉＮx、ｘは任意の数値）で形成されている。シリコン窒化物から成る第２の絶縁膜１０は例えばマグネトロンスパッタで、好ましくは１〜２００ｎｍ（例えば３０ｎｍ）に形成され、主半導体領域３の一方の主面１３が延びる方向（面方向）において引っ張り応力即ち伸張性歪み（例えば−６．１４×１０9ｄｙｎ／ｃｍ2）を発生する。この第２の絶縁膜１０の応力は２次元キャリアガス層の発生を抑制する方向即ちキャリア濃度を低減する方向の応力である。しかし、凹部１５を除く電子供給層５上の殆どにおいてシリコン酸化物から成る第１の絶縁膜９が第２の絶縁膜１０よりも厚く形成されているので、第２の絶縁膜１０の応力は電子供給層５に殆ど作用しない。
なお、シリコン窒化物から成る第２の絶縁膜１０を、プラズマＣＶＤ（化学気相成長法）等の別の方法で形成することもできる。しかし、絶縁破壊耐量を上げるために、マグネトロンスパッタが最も優れている。
【００２１】
ゲート電極８は第２の絶縁膜１０の上に被着された金属層から成り、凹部１５の底面１６に第２の絶縁膜１０を介して対向している。なお、ゲート電極８を金属層で形成する代りに、導電性を有するポリシリコン等で形成することもできる。
ゲートフィールドプレート１１はゲート電極８に電気的に接続され且つゲート電極８と連続的に形成され、電子供給層５の表面に第１及び第２の絶縁膜９、１０を介して対向している。第１の絶縁膜９は傾斜側面１８を有するので、ゲートフィールドプレート１１と電子供給層５との間隔は、凹部１５上のゲート電極８から離れるに従って徐々に増大し、その後一定になっている。これにより、ゲート電極８の端における電界集中の緩和を良好に達成できる。
【００２２】
図１のヘテロ接合型電界効果半導体装置において、ゲート電極８にゲート制御電圧が印加されていない時（ノーマリ時）には、たとえドレイン電極７の電位がソース電極６の電位よりも高くても、ゲート電極８の下に電子供給層５が存在せず、且つゲート電極８と電子走行層４との間に第２の絶縁膜１０が配置されているので、ゲート電極８の下の電子走行層４に２ＤＥＧ層が形成されず、２ＤＥＧ層１２が分断され、ソース電極６とドレイン電極７との間はオフ状態になる。
【００２３】
ドレイン電極７の電位がソース電極６の電位よりも高い状態で、ゲート電極８とソース電極６との間に所定の閾値よりも高い正のゲート制御電圧を印加すると、絶縁ゲート構造（ＭＯＳゲート構造）のように電子走行層４のゲート電極８に対向する第２の絶縁膜１０と電子走行層４との界面近傍の部分にチャネルが形成され、これが電流通路として機能する。これにより、ソース電極６とドレイン電極７との間がオン状態になり、電子がソース電極６、電子供給層５、２ＤＥＧ層１２及びチャネル、電子供給層５、及びドレイン電極７の経路で流れる。周知のように電子供給層５は極く薄いので、この厚み方向には電子がトンネル効果で通過する。
【００２４】
図２の特性線Ａは、図１の実施例１のヘテロ接合型電界効果半導体装置のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係が示し、特性線Ｂは従来の典型的なＨＥＭＴ（以下比較例１と言う。）のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係が示し、特性線Ｃは電子供給層に凹部を形成し、ここにショットキーゲート電極を形成した従来のＨＥＭＴ（以下比較例２と言う。）のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓの関係を示す。この図２の特性線Ａ、Ｂ，Ｃの比較から明らかなように実施例１のヘテロ接合型電界効果半導体装置のしきい値は約５Ｖであり、比較例１及び２よりも大幅に高い。
【００２５】
図３の特性線Ｄは、図１の実施例１のヘテロ接合型電界効果半導体装置のドレイン・ソース間電圧Ｖｄｓとゲート電流（ゲート漏れ電流）Ｉｇとの関係を示し、特性線Ｅは比較例１のＨＥＭＴのドレイン・ソース間電圧Ｖｄｓとゲート電流Ｉｇとの関係を示し、特性線Ｆは比較例２のＨＥＭＴのドレイン・ソース間電圧Ｖｄｓとゲート電流Ｉｇとの関係を示す。なお、図３の縦軸は対数目盛りで示されている。この図３の特性線Ｄ、Ｅ、Ｆの比較から明らかなように実施例１のヘテロ接合型電界効果半導体装置のゲート電流（ゲート漏れ電流）Ｉｇは比較例１及び２よりも大幅に小さい。
【００２６】
図１の実施例１のヘテロ接合型電界効果半導体装置は次の効果を有する。
（１）凹部１５の底面１６を覆うシリコン窒化物から成る第２の絶縁膜１０がシリコン酸化物から成る第１の絶縁膜９の上にも配置され、シリコン酸化物から成る第１の絶縁膜９を保護している。即ち、シリコン窒化物から成る第２の絶縁膜１０は、ゲート絶縁膜として機能すると共に、シリコン酸化物から成る第１の絶縁膜９の保護膜として機能する。従って、一つの工程でゲート絶縁膜と保護膜とを得ることができ、ヘテロ接合型電界効果半導体装置のコストの低減を図ることができる。
（２）主半導体領域３の一方の主面に形成されているシリコン酸化物から成る第１の絶縁膜９は、圧縮応力（例えば４．００×１０9ｄｙｎ／ｃｍ2）を生じる性質を有する。このシリコン酸化物から成る第１の絶縁膜９の圧縮応力が主半導体領域３の一方の主面１３即ち電子供給層５の主面に作用すると、電子供給層５のピエゾ分極に基づく２ＤＥＧ層１２におけるキャリア（電子）が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域３の一方の主面１３にシリコン窒化膜を形成したＨＥＭＴに比較して低くなる。
（３）ノーマリオフ型であるにも拘らず電子供給層５の厚みを厚くすること、及びアルミニウムの割合を大きくすることができ、２ＤＥＧ層１２におけるキャリア（電子）濃度を高めるこおとができ、オン抵抗の小さいヘテロ接合型電界効果半導体装置を提供できる。
（４）ゲート電極８と主半導体領域３との間にシリコン窒化物から成る第２の絶縁膜１０が配置されているので、電流コラプスを低減できる。また、ドレイン・ソース間に逆方向電圧が印加された時に表面準位にトラップされた電子をゲート電極８によって引き抜くことができ、電流コラプスを低減できる。また、ゲートフィールドプレート１１が設けられているので、主半導体領域３の一方の主面の表面準位にトラップされた電子を、ゲートフィールドプレート１１を介して効果的に引き抜くことができ、電流コラプスを低減できる。
（５）ゲートフィールドプレート１１が設けられ、且つシリコン酸化物から成る第１の絶縁膜９に傾斜側面１８が設けられているので、ゲート電極８の端部における電界集中を良好に緩和することができ、高耐圧化を図ることができる。
（６）絶縁ゲート構造を有するので、しきい値の大きいヘテロ接合型電界効果半導体装置を提供できる。
（７）絶縁ゲート構造を有するので、ゲート漏れ電流の小さいヘテロ接合型電界効果半導体装置を提供できる。
（８）シリコン酸化物から成る第１の絶縁膜９はシリコン窒化物から成る第２の絶縁膜１０よりも厚く形成されているので、シリコン窒化物から成る第２の絶縁膜１０の応力の電子供給層５に対する影響を除去又は軽減する。
【実施例２】
【００２７】
次に、図４に示す実施例２に従うヘテロ接合型電界効果半導体装置を説明する。但し、図４及び後述する図５において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００２８】
図４に示すヘテロ接合型電界効果半導体装置の主半導体領域３ａは変形された凹部（リセス）１５ａを有する電子供給層５ａを備えている他は、図１の主半導体領域３と同一に形成されている。図４の凹部（リセス）１５ａは電子走行層４に到達しないように形成されている。従って、図４の電子供給層５ａの凹部１５ａが設けられている部分の厚みは電子供給層５ａの凹部（リセス）１５ａが設けられていない部分の厚みよりも小さく、凹部（リセス）１５ａの底面１６と電子走行層４との間に電子供給層５ａの薄い残存部１９が存在している。この電子供給層５ａの残存部１９の厚みは０ｎｍよりも大きく、且つ２０ｎｍよりも小さいことが望ましい。電子供給層５ａの薄い残存部１９の上にシリコン窒化物から成る第２の絶縁膜１０が配置されているので、シリコン窒化物から成る第２の絶縁膜１０の引っ張り応力が電子供給層５ａの薄い残存部１９に作用し、電子供給層５ａの薄い残存部１９におけるピエゾ分極に起因する電荷が消失する。また、電子供給層５ａの残存部１９は薄いので、この残存部１９の自発分極に起因する電荷は少ない。このため、凹部（リセス）１５ａの下に２ＤＥＧ層が形成されず、ノーマリオフ特性が得られる。
【００２９】
図４に示す実施例２のヘテロ接合型電界効果半導体装置は、凹部（リセス）１５ａの下に電子供給層５ａの薄い部分が残存している点を除いて、図１に示す実施例１のヘテロ接合型電界効果半導体装置と同一に構成されているので、実施例１と同様な効果を有する。
【実施例３】
【００３０】
図５の実施例３のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｂを有する他は、図１と実質的に同一に形成されている。図５の主半導体領域３ｂは電子供給層５と電子走行層４との間にアンドープAlNから成る周知のスペーサー層２０を配置し、主半導体領域３ｂのソース電極６及びドレイン電極７との下に斜線を付けて示すｎ型不純物注入領域から成るコンタクト層２１，２２を設け、この他は図１に示されている実施例１の主半導体領域３と実質的に同一に形成したものである。スペーサー層２０は、電子供給層５よりも薄い厚みを有して電子走行層３と電子供給層５との間に配置されており、電子供給層５の不純物又は元素が電子走行層４に拡散することを防ぎ、２ＤＥＧ層１２における電子の移動度の低下を抑制する。このスペーサー層２０と電子供給層５とを合わせて本発明の第２の半導体層と呼ぶこともできる。コンタクト層２１，２２は、ソース電極６及びドレイン電極７の接触抵抗の低減に寄与する。図５のヘテロ接合型電界効果半導体装置は図１と同様な基本構成を有するので、図１の実施例と同様な効果を有する。
【００３１】
なお、スペーサー層２０をＡｌＮ以外の例えば、アンドープの
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値、から成る窒化物半導体等で形成することもできる。
また、図５では凹部（リセス）１５がスペーサー層２０を貫通するように形成されているが、この代りに図５の凹部（リセス）１５の下にスペーサー層２０が残存するように凹部（リセス）１５の深さを決定することができる。また、図５においても図１と同様に電子走行層４の一部を除去するように凹部（リセス）１５を形成することができる。また、図５のスペーサー層２０と同様なものを図４の電界効果半導体装置に設けることもできる。
また、図５のｎ型不純物注入領域から成るコンタクト層２１，２２を図１及び図４の電界効果半導体装置に設けることもできる。
【実施例４】
【００３２】
図６の実施例４のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｃを有する他は、図１と実質的に同一に形成されている。図６の主半導体領域３ｃの電子供給層５ｂは図１の凹部（リセス）１５に相当するものを有さず、平坦な表面を有する。ゲート電極８は電子供給層５ｂの平坦な表面上にシリコン窒化物から成る第２の絶縁膜１０を介して配置されている。電子供給層５ｂのＡｌの割合及び厚み、並びにシリコン窒化物から成る第２の絶縁膜１０の厚みは、電子走行層４のゲート電極８に対向する部分に２ＤＥＧ層１２が形成されないように決定されている。図６の主半導体領域３ｃの一方の主面１３のソース電極６、ドレイン電極７及びゲート電極８が対向していない部分にシリコン酸化物から成る第１の絶縁膜９が形成されている。従って、図６の実施例４においても、シリコン酸化物から成る第１の絶縁膜９及びシリコン窒化物から成る第２の絶縁膜１０に基づく効果を図１の実施例１と同様に得ることができる。
【００３３】
本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１）主半導体領域３，３a、３ｂを、ＧａＮ、AｌＧａＮ以外のIｎＧａＮ、ＡｌｌｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＡｌＰ、ＧａＰ、ＡｌｌｎＰ、ＧａｌｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ，ＩｎＮ、ＧａＡｓＰ等の別の３−５族化合物半導体、又はＺｎＯ等の２−６族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２）周知のソースフィールドプレート、及びドレインフィールドプレートを設けることができる。
（３）主半導体領域３〜３ｂの最も上に、表面電荷のコントロールのため等の目的で例えばアンドープＡｌＧａＮから成るキャップ層を設けることができる。
（４）図１、図４、図５にそれぞれ１つのソース電極６、ドレイン電極７及びのゲート電極８が示されているが、それぞれを複数個設けることができる。即ち、１チップに微小ＦＥＴ（単位ＦＥＴ）を複数個設け、これらを並列に接続することができる。
（５）主半導体領域３の主面１３に、２ＤＥＧ層１２を露出させるか又は電子供給層５の厚みを極めて薄くする掘り込みを形成し、この掘り込みにソース電極６及びドレイン電極７を形成し、ソース電極６及びドレイン電極７と２ＤＥＧ層１２との間の接続抵抗の低減を図ることができる。これにより電子供給層５のＡｌの組成にあまり影響されないでコンタクト抵抗を低減することができる。
（６）シリコン酸化物から成る第１の絶縁膜９と主半導体領域３の一方の主面１３即ち電子供給層５の一方の主面との間に、極めて薄い絶縁膜、例えばシリコン窒化物から成る第２の絶縁膜１０又はこれに近いものを介在させることができる。この介在させる絶縁膜の厚みは、シリコン酸化物から成る第１の絶縁膜９の効果を得ることができる範囲に設定される。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１のヘテロ接合型電界効果半導体装置を示す断面図である。
【図２】図１の実施例１のヘテロ接合型電界効果半導体装置、及び２つの比較例のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係が示す図である。
【図３】図１の実施例１のヘテロ接合型電界効果半導体装置、及び２つの比較例のドレイン・ソース間電圧Ｖｄｓとゲート電流（ゲート漏れ電流）Ｉｇとの関係が示す図である。
【図４】本発明の実施例２のヘテロ接合型電界効果半導体装置を示す断面図である。
【図５】本発明の実施例３のヘテロ接合型電界効果半導体装置の一部を示す断面図である。
【図６】本発明の実施例４のヘテロ接合型電界効果半導体装置を示す断面図である。
【符号の説明】
【００３５】
１  基板
２  バッファ層
３  主半導体領域
４  電子走行層（第１の半導体層）
５  電子供給層（第２の半導体層）
６  ソース電極
７  ドレイン電極
８  ゲート電極
９  第１の絶縁膜
１０  第２の絶縁膜
【図１】
0005348364.tif 000002
【図２】
0005348364.tif 000003
【図３】
0005348364.tif 000004
【図４】
0005348364.tif 000005
【図５】
0005348364.tif 000006
【図６】
0005348364.tif 000007