(57)【特許請求の範囲】
【請求項１】
同じ種類の金属又は合金を用いて隣り合う層同士の平均結晶粒径が異なる複数の層状に構成された層状部を有し、且つ、前記層状部の側面には前記隣り合う層同士で段差のついた凹部が形成されている、端子部を少なくとも有することを特徴とする半導体素子搭載用基板。
【請求項２】
前記層状部は、３層以上の層状に構成されていることを特徴とする請求項１に記載の半導体素子搭載用基板。
【請求項３】
前記層状部における前記隣り合う層同士での前記同じ種類の金属又は合金の平均結晶粒径の差が０．５μｍ以上であることを特徴とする請求項１に記載の半導体素子搭載用基板。
【請求項４】
端子部形成用の領域を少なくとも含む所定の露出領域を有するレジストパターン層が形成された導電性基板に対し、めっき処理を施すことにより、前記導電性基板の露出領域に、同じ種類の金属又は合金を用いた隣り合う層同士の平均結晶粒径が異なる複数の層状に構成された層状部を、レジストパターン層の厚み以下の厚みをもたせて形成する層状部形成工程と、前記層状部形成工程を介して前記層状部が形成された導電性基板に対し、エッチング加工を施すことにより、前記層状部の側面に前記隣り合う層同士で段差のついた凹部を形成する段差形成工程を有することを特徴とする半導体素子搭載用基板の製造方法。
【請求項５】
前記層状部形成工程において、電流密度を変更してめっき処理を施すことで、前記層状部における隣り合う層ごとに前記同じ種類の金属又は合金の平均結晶粒径を変化させることを特徴とする請求項４に記載の半導体素子搭載用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、めっきにより端子部が形成される半導体素子搭載用基板及びその製造方法に関する。
【背景技術】
【０００２】
従来、導電性基板の一面側に、所定のパターニングを施したレジストパターン層を形成し、レジストパターン層から導電性基板が露出した面にレジストパターン層の厚みを越えて導電性金属を電着することで、上端部周縁に張り出し部を有する半導体素子搭載用の金属層と電極層とを独立して並設形成した後、レジストパターン層を除去し、金属層上に半導体素子を搭載し、半導体素子上の電極と電極層とをボンディングワイヤにより電気的に接続し、半導体素子搭載部分を樹脂で封止した後、基板を除去して金属層と電極層の各裏面が露出した樹脂封止体を得るようにした半導体装置の製造方法が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載の半導体装置の製造方法によれば、張り出し部が封止樹脂にくい込み状に位置するため、アンカー効果により金属層及び電極層と封止樹脂との結合力が向上し、後工程で基板を引き離す際、金属層や電極層の必要部品が、基板側に残ることなく樹脂封止体側に埋没して転写され、金属層や電極層のズレや欠落等を効果的に防止することができる。
また、金属層及び電極層の上端部周縁全周に亘って形成される特有の張り出し形状により、半導体装置裏面側からの金属層、電極層各層と封止樹脂との境界部分を通して侵入する水分を阻止し、耐湿性に優れたものとすることができる。
【０００４】
しかしながら、特許文献１に記載の製造方法では、レジストパターン層を越えて電着を行うため、レジストパターン層の厚さを越えた部分の電着はレジストパターン層の制約が何ら無い状態となってしまい、電流密度の分布等の影響を受け易く、張り出し部の長さを一定に保つことが困難であり、金属層や電極層と封止樹脂との結合力にバラツキが生ずるといった問題があった。また、金属層や電極層の上面も何ら制約のない電着となるため、上面が平面にならず、半球面状に形成され、ボンディングワイヤの接続不良が発生し易いという問題があった。
【０００５】
また、従来、特許文献１に記載の半導体装置の製造方法とは別に、導電性基板の一面側に所定のバターニングを施したレジストパターン層を形成し、レジストパターン層から基板が露出した面に、レジストパターン層の厚みを越えない範囲で、下層、中間層及び上層を含む３層以上からなる導電性金属をめっき形成した後、レジストパターン層を除去し、エッチング処理を施して前記中間層に前記下層及び上層よりもその幅を小さくする加工を行うことで、その断面形状において中間層が凹状に形成された半導体素子搭載用の金属層（パッド部）と電極層（端子部）とを独立して並設形成した後、金属層上に半導体素子を搭載し、半導体素子上の電極と電極層とをボンディングワイヤにより電気的に接続し、半導体素子搭載部分を樹脂で封止した後、基板を除去して金属層と電極層の各裏面が露出した樹脂封止体を得るようにした半導体素子搭載用基板の製造方法が知られている（例えば、特許文献２参照）。
【０００６】
特許文献２に記載の半導体素子搭載用基板の製造方法によれば、金属層及び電極層の中間層が上下層よりも小さく形成されていることで、封止樹脂と金属層及び電極層とが優れた密着性を示し、また、基板上に最初に形成される下層を金めっきで形成することで基板との密着性が向上し、封止樹脂が基板と下層との間に回り込むことを防止できる。
また、レジストパターン層の厚みを越えて電鋳しないので、金属層や電極層の横方向の大きさが均一で、封止樹脂との結合力が安定して高く、電極層の上面が平坦でボンディング性に優れ、かつ半導体装置の小型化や薄型化に十分対応することができる。
しかしながら、特許文献２に記載の構成では、複数種類の導電性金属を積層めっきする必要があるため、その工程が煩雑となり、コスト低減に課題が残されていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−９１９６号公報
【特許文献２】特開２００９−１３５４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記従来技術の問題点を鑑みてなされたものであり、端子部が封止樹脂との結合力やボンディングワイヤとの接続性に優れ、製造コストを低減でき、半導体装置の小型化や薄型化に十分対応することができる半導体素子搭載用基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による半導体素子搭載用基板は、同じ種類の金属又は合金を用いて隣り合う層同士の平均結晶粒径が異なる複数の層状に構成された層状部を有し、且つ、前記層状部の側面には前記隣り合う層同士で段差のついた凹部が形成されている、端子部を少なくとも有することを特徴としている。また、本発明の半導体素子搭載用基板においては、前記層状部は、３層以上の層状に構成されているのが好ましい。また、本発明の半導体素子搭載用基板においては、前記層状部における前記隣り合う層同士での前記同じ種類の金属又は合金の平均結晶粒径の差が０．５μｍ以上であるのが好ましい。
【００１０】
また、本発明による半導体素子搭載用基板の製造方法は、端子部形成用の領域を少なくとも含む所定の露出領域を有するレジストパターン層が形成された導電性基板に対し、めっき処理を施すことにより、前記導電性基板の露出領域に、同じ種類の金属又は合金を用いた隣り合う層同士の平均結晶粒径が異なる複数の層状に構成された層状部を、レジストパターン層の厚み以下の厚みをもたせて形成する層状部形成工程と、前記層状部形成工程を介して前記層状部が形成された導電性基板に対し、エッチング加工を施すことにより、前記層状部の側面に前記隣り合う層同士で段差のついた凹部を形成する段差形成工程を有することを特徴としている。また、本発明の半導体素子搭載用基板の製造方法においては、前記層状部形成工程において、電流密度を変更してめっき処理を施すことで、前記層状部における隣り合う層ごとに前記同じ種類の金属又は合金の平均結晶粒径を変化させるのが好ましい。
【発明の効果】
【００１１】
本発明によれば、製造コストが低減でき、その製造方法が簡略な工程であるにも拘らず、端子部と封止樹脂との結合性に優れ、基板を樹脂封止体から引き剥がした際に、形成しためっき層が残ることがなく、また、端子部とボンディングワイヤとの接続性に優れ、信頼性の高い半導体素子搭載用基板及びその製造方法を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態にかかる半導体素子搭載用基板における端子部の概略構成を示す断面図で、(a)はその一例にかかる半導体素子搭載用基板の端子部を示す断面図、(b)は他の例にかかる半導体素子搭載用基板の端子部を示す断面図である。
【図２】本発明の一実施形態にかかる半導体素子搭載用基板の製造方法を含む、半導体装置の製造工程を断面で示す説明図で、(a)は導電性基板上にレジストマスクを形成した状態を示す図、(b)は(a)のレジストマスクが形成された基板の露出領域に層状部を含むめっき層を形成した状態を示す図、(c)はめっき層が形成された基板からレジストマスクを除去し、エッチング処理を施して本発明の一実施形態にかかる半導体素子搭載用基板が形成された状態を示す図、(d)は(c)の半導体素子搭載用基板に備わる層状部の側面に形成される段差を示す拡大図、(e)は(c)の半導体素子搭載用基板に半導体素子を搭載し、半導体素子の電極と端子部とをボンディングワイヤで接続後、これらを樹脂で封止した状態を示す図、(f)は(e)に示す封止樹脂体から導電性基板を引き剥がすことにより完成した半導体装置を示す図である。
【図３】本発明の変形例として端子部のみ有し半導体搭載部を有しない半導体素子搭載用基板を用いて製造される、半導体装置の概略構成を示す断面図である。
【図４】本発明の実施例１にかかる半導体素子搭載用基板の製造に際し、同じ種類の金属又は合金を用いて、隣り合う層同士の平均結晶粒径が異なる、複数の層状に構成された層状部が形成された導電性基板に対し、エッチング加工を施したときの、エッチング液への浸漬時間と隣り合う層同士の段差との関係を示すグラフである。
【発明を実施するための形態】
【００１３】
実施例の説明に先立ち、本発明の作用効果について説明する。
本発明の半導体素子搭載用基板及びその製造方法によれば、端子部における層状部を、平均結晶粒径が異なる同じ金属又は合金をめっきにより形成するので、層状部に形成のために使用するめっき液は１種類で済み、めっき装置も複数種類準備する必要がなく管理も容易となる。
この層状部を構成する平均結晶粒径が異なるめっき層は、エッチング液に対する溶解性が異なり、結晶粒径が小さい層の方が早く溶解する。これは、エッチングが結晶粒界に沿って進むため、結晶粒界が多い平均結晶粒径の小さい層が優先的に溶解するためである。
このようにして得られた端子部は、その側面に、隣り合う層同士で段差のついた凹部が形成される。このため、本発明によれば、特許文献１の製造方法のように、レジストパターン層の厚みを越えて電鋳することによって張り出し部を形成することなく、形成封止樹脂との結合性を向上させることができる。また、レジストパターン層の厚みを越えて電鋳しないので、層状部の上面を平坦に形成でき、ボンディングワイヤとの接続性が優れたものとなる。
【００１４】
図１(a)，(b)は、本発明の一実施形態にかかる半導体素子搭載用基板における端子部の概略断面図である。本発明の一実施形態にかかる半導体素子搭載用基板は、基板１上における、最上層と最下層が金めっき層１３で構成されている。金めっき層１３の間には、平均結晶粒径が大きいニッケルめっき層１０と平均結晶粒径が小さいニッケルめっき層１１が積層された層状部１２を有している。層状部１２は、エッチング加工が施されることにより、積層された側面に、隣り合う層同士で、平均結晶粒径の小さい方のニッケルめっき層１１が、平均結晶粒径が大きいニッケルめっき層１０に対して、側面が凹となった状態の段差が形成されている。
そして、図１(a)は、その一例にかかる半導体素子搭載用基板として、端子部３の層状部１２が、４層の平均結晶粒径が大きいニッケルめっき層１０と、３層の平均結晶粒径が小さいニッケルめっき層１１とで構成されている状態を示す図であり、(b)は、他の例にかかる半導体素子搭載用基板として、端子部３の層状部１２が、２層の平均結晶粒径が大きいニッケルめっき層１１と、１層の平均結品粒径が小さいニッケルめっき層１０とで構成されている状態を示す図である。
【００１５】
次に、本発明の半導体素子搭載用基板の製造方法の一実施形態を半導体装置の製造工程の中で説明する。図２は本発明の半導体素子搭載用基板の製造方法の工程を含む、半導体装置の製造工程を断面で示す説明図である。
本発明の半導体素子搭載用基板の製造に際しては、前工程として、例えば、ステンレス鋼からなる導電性基板１の両面に感光性ドライフィルムからなるレジストマスク２を貼り付ける。その後、基板１の一方の面のレジスト２の上に、めっき用の露出領域を有するマスクパターンが形成されたガラスマスク（図示省略）を被せ、露光、現像処理を行うことで、端子部形成用の領域を少なくとも含む所定の露出領域を有するレジストパターン層２ａを形成する（図２(a)）。なお、図２の例では、露出領域は、端子部形成用の領域２ａ1の他に、半導体素子搭載部（パッド部）形成用の領域２ａ2を有している。
【００１６】
次いで、レジストパターン層２ａが形成された基板１に対して、めっき前処理を施した後、露出領域２ａ1，２ａ2の上に金めっきを施す。
次いで、金めっきが施された露出領域２ａ1，２ａ2の上に、例えば、ニッケルなど同じ種類の金属又は合金を用いて、隣り合う層同士の平均粒子径が異なるようにして、積層されるように、めっき処理を施し、例えば、図１(a)，(b)に示したような、複数の層状に構成された層状部１２を、レジストパターン層２ａの厚み以下の厚みをもたせて形成する。
次いで、形成した層状部１２の上に金めっきを施す（図２(b)）。
【００１７】
次いで、基板１の両面に形成されていたレジストマスク２ａ，２ｂを剥離除去し、ニッケルを溶解させる溶液に所定時間浸漬することによってエッチング加工処理を施す。これにより、図２(c)に示すように、基板１に端子部３と半導体素子搭載部（パッド部）４を備えた、半導体素子搭載用基板が出来上がる。このとき、上述したように、層状部１２を構成する平均結晶粒径が異なるめっき層１０，１１は、エッチング液に対する溶解性が異なり、結晶粒径が小さい層の方が早く溶解するため、層状部１２の側面に、隣り合う層１０，１１同士で段差のついた凹部が形成される（図２(d)）。
このようにして、本発明の半導体素子搭載用基板が得られる。
【００１８】
半導体装置の製造に際しては、上記製造方法で得た半導体素子搭載用基板上の所定部位（図２の例では半導体素子搭載部４）に半導体素子５を搭載し、半導体素子５の電極と端子部３とをボンディングワイヤ６で接続した後、基板におけるボンディングワイヤ６で接続された半導体素子５及び端子部３側を樹脂７で封止する（図２(e)）。
【００１９】
次いで、封止した樹脂７が硬化した後、樹脂封止体から導電性基板１を引き剥がす。これにより、端子部３及び半導体素子搭載部４における半導体素子５側が樹脂７で封止され、その裏側が露出した半導体装置が得られる（図２(f)）。
【００２０】
なお、本発明の半導体搭載用基板は、図２に示したような、端子部３と半導体搭載部４とを備えた構成に限定されるものではなく、図３に示すような半導体装置の製造に適用するように、端子部３のみ有し半導体搭載部を有しない構成であってもよい。
【００２１】
図３に示す半導体装置の製造に際しては、上述の図示しない導電性基板の上に端子部のみが形成された本発明の半導体素子搭載用基板に対し、半導体素子を導電性基板の所定位置に直接搭載し、半導体素子の電極と端子部とをボンディングワイヤで接続した後、基板におけるボンディングワイヤで接続された半導体素子及び端子部側を樹脂で封止する。
次いで、封止した樹脂が硬化した後、樹脂封止体から導電性基板を引き剥がす。これにより、端子部３及び半導体素子５のボンディングワイヤ６接続側が樹脂７で封止され、その裏側が露出した状態の半導体装置が得られる。
【実施例１】
【００２２】
実施例１は図１(a)に示した構成を備えた半導体素子搭載用基板の実施例である。
板厚が０．２ｍｍのステンレス鋼（ＳＵＳ４３０）を基板１として、脱脂・酸洗浄処理を行った後、厚さ０．０５０ｍｍの感光性ドライフィルムレジストをラミネートロールによって基板１の両面に貼り付けた後、めっきマスクパターンが形成されたガラスマスクを基板１の一方の面のドライフィルムレジストの上から被せ、さらにその上から紫外光を照射することで露光して現像処理を行い、ドライフィルムレジストによる所定のパターンが形成されたレジストマスク２ａを形成し、基板１の反対側の面には全面を覆うレジストマスク２ｂを形成した（図２(a)）。
【００２３】
次いで、基板１におけるレジストマスク２ａから露出した領域２ａ1，２ａ2に対してめっき前処理を施した後、金めっきを１μｍ施し、次いで、その上にスルファミン酸ニッケル浴を用いてニッケルめっきを、電流密度１５Ａ／ｄｍ2で施して、平均結晶粒径が約０．８μｍのニッケルめっき層１０を厚さ５μｍに形成し、次いで電流密度５Ａ／ｄｍ2で施して、平均結晶粒径が約０．３μｍのニッケルめっき層１１を厚さ５μｍに形成した。更にその上に同様にして、平均結晶粒径が約０．８μｍのニッケルめっき層１０と平均結晶粒径が約０．３μｍのニッケルめっき層１１を交互に積層して積層部１２を形成し、その上に金めっきを３μｍ施した。これにより、平均結晶粒径が約０．８μｍのニッケルめっき層１０が４層、平均結晶粒径が約０．３μｍのニッケルめっき層１１が３層で、最下層と最上層が金めっき層１３で構成される端子部３を形成した（図２(b)）。
【００２４】
次に、基板１の両面に形成されていたレジストマスク２ａ，２ｂを剥離除去し（図２(c)）、ニッケルを溶解させる溶液（例えば、ＮＨ−１８６０シリーズ：メック株式会社製）を用いて、室温で０．５分、１．５分、２．５分、３．５分の間浸債処理することにより、端子部３側面のニッケルめっき層１０，１１に約０．３〜２．８μｍの段差を形成した（図２(d)）。この段差は、平均結晶粒径の小さいニッケルめっき層１１のエッチング速度が平均結晶粒径の大きいニッケルめっき層１０より速くなることを利用して形成される。その浸漬時間と段差の結果を図４に示す。
【００２５】
接合性を判断するために、上記工程を介して得た半導体素子搭載用基板にダイボンド用ペーストを用いて半導体素子５を搭載し、半導体素子５の電極と端子部３とをボンディングワイヤ６で接続した後、樹脂７で封止を行い（図２(e)）、封止樹脂硬化後に基板１であるステンレス鋼を樹脂封止体から引き剥がした（図２(f)）。
【００２６】
引き剥がされたステンレス鋼側を詳細に観察した結果、０．５分間の浸漬処理をして端子部３側面のニッケルめっき層に約０．３μｍの段差が形成された半導体素子搭載用基板は、ステンレス鋼側に形成しためっき層が残っている部分が散見され、端子部３と封止樹脂７との接合性が低いことが確認されたが、１．５分以上の浸漬処理をして端子部３側面のニッケルめっき層に約１μｍ以上の段差が形成された半導体素子搭載用基板は、ステンレス鋼側にめっき層が残っている部分は皆無であり、また、封止樹脂７から端子部３が浮いたり脱落することも無く、その接合性が良好に保持されていることが確認できた。
【比較例１】
【００２７】
比較例１は実施例１の半導体素子搭載用基板に対する比較例である。
実施例１と同様にステンレス鋼を基板として、レジストマスクを形成し、めっき前処理を行い、次に、金めっきを１μｍ施し、次いで、その上にスルファミン酸ニッケル浴を用いたニッケルめっきを、電流密度１５Ａ／ｄｍ2で施して、平均結晶粒径が約０．８μｍのニッケルめっき層を厚さ５μｍで形成し、次いで電流密度１０Ａ／ｄｍ2で施して、平均結晶粒径が約０．５μｍのニッケルめっき層を厚さ５μｍで形成した。更にその上に同様にして平均結晶粒径が約０．８μｍのニッケルめっき層と平均結晶粒径が約０．５μｍのニッケルめっき層を交互に積層し、その上に金めっきを３μｍ施した。これにより、平均結晶粒径が約０．８μｍのニッケルめっき層が４層、平均結晶粒径が約０．５μｍのニッケルめっき層が３層で、最下層と最上層が金めっき層で構成される端子部を形成した。
次に、実施例１と同様に、レジストマスクを剥離除去し、ニッケルを溶解させる溶液を用いて、室温で１．５分間浸漬処理を行ったが、端子部のニッケルめっき層側面に段差は０．３μｍ程度しか得られなかった。そのため実施例１の結果より、比較例１は生産性が悪く、且つ０．３μｍ程度の段差では、接合性が低いと判断した。
【実施例２】
【００２８】
実施例２は図１(b)に示した構成を備えた半導体素子搭載用基板の実施例である。
実施例１と同様にステンレス綱を基板として、レジストマスクを形成し、めっき前処理を行ない、金めっきを１μｍ施し、次いで、その上にスルファミン酸ニッケル浴を用いたニッケルめっきを、電流密度１５Ａ／ｄｍ2で施して、平均結晶粒径が約０．８μｍのニッケルめっき層を厚さ１０μｍで形成し、その上に電流密度５Ａ／ｄｍ2で施して、平均結晶粒径が約０．３μｍのニッケルめっき層を厚さ１５μｍに形成し、更に電流密度１５Ａ／ｄｍ2で施して、平均結晶粒径が約０．８μｍのニッケルめっき層を厚さ１０μｍで形成し、その上に金めっきを３μｍ施した。
次に、実施例１と同様に、レジストマスクを剥離除去し、ニッケルを溶解させる溶液を用いて、室温で１．５分間浸漬処理を行い、半導体素子を搭載し、半導体素子の電極と端子部とをボンディングワイヤで接続し、樹脂封止を行い、ステンレス鋼を樹脂封止体から引き剥がし、ステンレス鋼側を観察した結果、めっき層が残っている部分は皆無であった。
【産業上の利用可能性】
【００２９】
本発明の半導体搭載用基板及びその製造方法は、製造コストが低減でき、その製造方法が簡略な工程であるにも拘らず、端子部と封止樹脂との密着性に優れ、基板を樹脂封止体から引き剥がした際に、形成しためっき層が残ることがなく、信頼性の高い半導体素子搭載用基板及びその製造方法として極めて優れた効果を奏するものであることから、当該産業分野において幅広く用いられることが期待される。
【符号の説明】
【００３０】
１          基板
２          レジストマスク
２ａ        レジストパターン層が形成されたレジストマスク
２ａ1       端子部形成用の露出領域
２ａ2       半導体素子搭載部形成用の露出領域
２ｂ        基板全面を覆うレジストマスク
３          端子部
４          半導体素子搭載部
５          半導体素子
６          ワイヤ
７          樹脂
１０          平均結晶粒径の大きい層
１１          平均結晶粒径の小さい層
１２          層状部
１３          金めっき層
【図１】
0005333353.tif 000002
【図２】
0005333353.tif 000003
【図３】
0005333353.tif 000004
【図４】
0005333353.tif 000005