(57)【特許請求の範囲】
【請求項１】
抵抗素子領域及び容量素子領域を有する半導体基板の前記容量素子領域に第１溝部を形成する工程と、
前記第１溝部の側壁面に、キャパシタ絶縁膜を形成する工程と、
前記第１溝部及び前記半導体基板上の前記抵抗素子領域に半導体膜を形成する工程と、
前記抵抗素子領域の前記半導体膜を覆い、前記第１溝部の前記半導体膜を露出するマスクを前記半導体膜上に形成し、前記第１溝部に形成された前記半導体膜中に第１の不純物元素を導入する工程と、
前記第１の不純物元素を導入する工程の後に、前記半導体膜をパターニングして、前記容量素子領域に上部電極パターンを、また前記抵抗素子領域に抵抗パターンを形成する工程と、
前記半導体膜をパターニングする工程の後に、前記半導体基板を熱処理する工程と、
前記熱処理する工程の後に、前記抵抗パターン中に第２の不純物元素を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
抵抗素子領域及び容量素子領域を有する半導体基板の前記容量素子領域に第１溝部を形成する工程と、
前記第１溝部の側壁面に、キャパシタ絶縁膜を形成する工程と、
前記第１溝部及び前記半導体基板上の抵抗素子領域に半導体膜を堆積する工程と、
前記抵抗素子領域の前記半導体膜を覆い、前記第１溝部の前記半導体膜を露出するマスクを前記半導体膜上に形成し、前記容量素子領域の前記半導体膜中に第１の不純物元素を導入する工程と、
前記第１の不純物元素を導入する工程の後に、前記半導体基板を熱処理する工程と、
前記熱処理する工程の後に、前記半導体膜をパターニングして、前記容量素子領域において上部電極パターンを、前記抵抗素子領域において抵抗パターンを形成する工程と、
前記抵抗パターン中に第２の不純物元素を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体膜は非ドープシリコン膜であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記キャパシタ絶縁膜は前記第１溝部の底面にも形成され、前記底面を覆う前記キャパシタ絶縁膜は、前記側壁面を覆う前記キャパシタ絶縁膜よりも膜厚が大きいことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記半導体基板はシリコン基板であり、前記側壁面に形成される前記キャパシタ絶縁膜は熱酸化膜であることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記第１溝部を形成する工程において、前記抵抗素子領域には、第２溝部が形成される
ことを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
前記キャパシタ絶縁膜は、前記半導体基板上に前記第１溝部と前記第２溝部とを充填するように絶縁膜を堆積する工程と、前記半導体基板表面の前記絶縁膜を化学機械研磨工程により除去する工程と、前記容量素子領域において前記第１溝部を充填する前記絶縁膜を除去する工程と、前記シリコン基板を熱酸化する工程により形成されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記抵抗パターンは、前記第２溝部を充填する前記絶縁膜上に形成されることを特徴とする請求項１乃至７いずれか一項記載の半導体装置の製造方法。
【請求項９】
前記半導体基板は論理素子領域を有し、
前記半導体膜を形成する工程は、前記論理素子領域の前記半導体基板上にも前記半導体膜を形成する工程を有し、
前記半導体膜をパターニングする工程は、前記論理素子領域にゲート電極パターンを形成する工程を有し、
前記ゲート電極パターンは、前記上部電極パターンおよび前記抵抗パターンをパターニングする工程において、前記半導体膜のパターニングにより形成されることを特徴とする請求項１乃至８いずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記論理素子領域において、前記半導体基板中に前記ゲート電極パターンをマスクに第３の不純物元素の注入を行う工程をさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にキャパシタと抵抗素子を集積化した半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体基板上に半導体素子とキャパシタと抵抗素子とを集積化した半導体装置が使われている。このような半導体装置では、キャパシタは半導体基板中に形成された溝部を利用して形成され、また抵抗素子は前記半導体基板上に形成されたポリシリコンパターンを抵抗体として形成される。
【０００３】
このような半導体基板表面の溝部に形成される抵抗素子では、前記溝部表面に酸化膜がキャパシタ絶縁膜として形成され、前記ポリシリコンパターンが上部電極として、前記溝部を、前記酸化膜を介して充填するように形成される。このような構成の抵抗素子では、前記溝部を充填するポリシリコンパターンを、溝部の底まで不純物元素により高濃度にドープし、高い導電性を付与する必要がある。
【特許文献１】特開平１０−２７５８７１号公報
【特許文献２】特開２０００−１８３１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１Ａ〜１Ｆは、本発明の関連技術による半導体装置におけるキャパシタの製造工程例を示す。
【０００５】
図１Ａを参照するに、シリコン基板１１中には、素子分離溝１１Ａの形成と同時に、同様な工程により溝１１Ｂが形成され、図１Ｂの工程において前記素子分離溝１１ＡをＳｉＯ2よりなる素子分離絶縁膜１１Ｉにより、また前記溝１１Ｂを、同じくＳｉＯ2よりなる絶縁膜１１Ｊにより充填する。
【０００６】
さらに図１Ｃの工程において前記素子分離絶縁膜１１ＩをレジストパターンＲで覆い、前記溝１１Ｂ中において絶縁膜１１Ｊをドライエッチングあるいはウェットエッチングにより後退させ、図１Ｄの工程において、前記シリコン基板１１の表面に、前記溝１１Ｂの露出表面を覆って、例えば熱酸化膜よりなる絶縁膜１２が形成される。
【０００７】
さらに図１Ｅの工程において前記図１Ｄの構造上に前記溝１１Ｂを充填するようにポリシリコン膜１３が、上部電極として堆積される。
【０００８】
このようなキャパシタの形成工程では前記絶縁膜１２は、半導体基板１１上において前記素子分離領域１１Ｉにより画成される素子領域(図示せず)に形成される半導体素子（ｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタ）のゲート絶縁膜を構成する絶縁膜と同一の絶縁膜により構成されるのが、工程数を削減する観点からは有利であり、また前記ポリシリコン上部電極１３は、このようなトランジスタのゲート電極と同一のポリシリコン層により構成されるのが、工程数を削減する観点からは有利である。
【０００９】
一方、最近の微細化された半導体装置では、閾値制御の容易性の観点から、同じ半導体基板上に形成されるｐチャネルＭＯＳトランジスタのゲート電極にはｐ型ポリシリコン電極が、またｎチャネルＭＯＳトランジスタのゲート電極にはｎ型ポリシリコン電極が使われており、このため、図１Ｅの工程では前記ポリシリコン膜１３は非ドープ状態で形成されるのが一般的である。そこで、このようにして堆積された非ドープポリシリコン膜は、ｎチャネルＭＯＳトランジスタの素子領域ではｎ型に、またｐチャネルＭＯＳトランジスタの素子領域ではｐ型に、それぞれのイオン注入工程によりドープされる。
【００１０】
そこで、図１Ｅの状態では、前記ポリシリコン膜１３は実質的な導電性を有しておらず、図１Ｆの工程において、拡散しやすいドーパント、例えばＢ＋をイオン注入することにより、前記ポリシリコン膜１３に導電性が付与される。
【００１１】
従来、このような構成のキャパシタは、０．２５μｍの設計ルール世代（溝１１Ｂの幅が０．２５μｍ）の場合、例えば深さを０．２μｍとすることで、所望の、例えば１．５ｆＦの容量を実現できることが確認されている。
【００１２】
ところが、微細化の程度が進んだ、より設計ルールの厳しい世代の半導体装置では、キャパシタの微細化によるキャパシタンスの減少を補うため、前記溝１１Ｂの深さを増大させる必要があり、例えば０．１μｍの設計ルール世代（溝１１Ｂの幅が０．１μｍ）では、前記溝１１Ｂの深さを０．３μｍ程度まで増大させる必要がある。
【００１３】
ところが本発明の発明者は、本発明の基礎となる研究において、設計ルールが０．１μｍの世代の半導体装置（溝１１Ｂの幅が０．１μｍで深さが０．３μｍ）について、図１Ｆのイオン注入工程を、加速エネルギおよびドーズ量を様々に変化させて実験およびシミュレーションを行ったところ、拡散係数の大きなＢドーパントであっても、ポリシリコン膜１３のうち、溝１１Ｂを充填している部分にはほとんど侵入することがなく、図２に囲んで示した領域において空乏化が生じることを見出した。このような部分では、ポリシリコン膜１３が導電性を有さないため、上部電極として機能せず、いくら溝１１Ｂの深さを増大させても、微細化に伴うキャパシタンスの減少を補償することができない。
【００１４】
先に図２で説明した、溝部１１Ｂに形成されたキャパシタにおいて、溝部を充填するポリシリコン膜１３の空乏化の問題を解決するため、本発明の発明者は、本発明の基礎となる研究において、図２の構造を様々な条件で熱処理する実験を行った。
【００１５】
実験では、前記溝部１１Ｂとして、ｎ＋型ウェルが形成されたシリコン基板１１中に、一辺が０．１μｍで深さが０．３μｍの溝を形成し、その表面に前記絶縁膜１２として膜厚が約４ｎｍのＳｉＯ2膜を形成し、さらに非ドープポリシリコン膜を前記ポリシリコン膜１３として図２に示すように堆積した後、これにＢを４ｋｅＶの加速電圧下、５．５×１０15ｃｍ-2のドーズ量でイオン注入し、得られた構造を、実験Ａではそのまま（熱処理なし；対照標準）、実験Ｂでは窒素雰囲気中１０００℃で３秒間、実験Ｃでは窒素雰囲気中１０５０℃で０秒間（昇温および降温のみ、保持時間０秒）、実験Ｄでは窒素雰囲気中１０２５℃で３秒間、実験Ｅでは窒素雰囲気中１０２５℃で３秒間、実験Ｆでは窒素雰囲気中１０００℃で１０秒間、実験Ｇでは窒素雰囲気中１０５０℃で３秒間、熱処理した。
【００１６】
図３は、このような熱処理による、キャパシタのキャパシタンス変化を、前記対照標準に対して示している。
【００１７】
図３を参照するに、対照標準の実験Ａでは、約０．９５ｆＦのキャパシタンスが実現されているが、熱処理を行うことにより、このキャパシタンス値は増加させることができ、特に実験Ｄ，Ｅ，Ｆ，Ｇの試料では、キャパシタンスの値は対照標準の６０％以上増加しており、実用的なキャパシタンスが実現されている。これは、熱処理により、ポリシリコン膜１３中に導入されたＢが、溝部１３の底部近傍まで拡散し、空乏化の問題が解消し、ポリシリコン膜１３が一様な導電性を有することによるものと考えられる。
【００１８】
このように、図２のアスペクト比の大きな溝部に形成されたキャパシタであっても、熱処理を行えば、先に説明した空乏化の問題は解消することは確認されたが、新たに、前記シリコン基板１１上に前記ポリシリコン膜１３により、抵抗パターンが形成されている場合、このような熱処理の結果、抵抗パターンの抵抗値がばらつき、半導体装置の正常な動作が得られないおそれが生じることが見出された。
【００１９】
図４Ａ，４Ｂは、図３の実験Ａ〜Ｇの試料について得られた抵抗値の、それぞれ分布およびばらつきを示す。ただし図４Ａ，４Ｂの実験では、同じシリコン基板１１上に形成されたポリシリコン膜１３にＢを、８ｋｅＶの加速電圧下、４．５×１０15ｃｍ-2のドーズ量でイオン注入している。
【００２０】
図４Ａ，４Ｂを参照するに、対照標準Ａに対し、熱処理を行った試料では抵抗値が増大すると共にそのばらつきが増大しており、例えば対照標準Ａでは４．６ｋΩ程度の抵抗値が、実験Ｇの試料では、熱処理の結果、６．７ｋΩまで上昇しており、抵抗値のばらつきも、対照標準Ａの場合、２σ値が±１％以下であるのに対し、実験Ｇの場合には、±４％まで増大していることがわかる。
【００２１】
このような、ポリシリコン抵抗パターンの抵抗値の変化は、熱処理の結果、ポリシリコン膜中に導入されているＢが脱離することにより生じるものと考えられる。
【００２２】
また同様な抵抗値のばらつきは、Ｂが導入されるｐチャネルＭＯＳトランジスタのポリシリコンゲート電極パターンにおいても発生すると考えられる。
【課題を解決するための手段】
【００２３】
一の観点による半導体装置の製造方法は、抵抗素子領域及び容量素子領域を有する半導体基板の前記容量素子領域に第１溝部を形成する工程と、前記第１溝部の側壁面に、キャパシタ絶縁膜を形成する工程と、前記第１溝部及び前記半導体基板上の前記抵抗素子領域に半導体膜を形成する工程と、前記抵抗素子領域の前記半導体膜を覆い、前記第１溝部の前記半導体膜を露出するマスクを前記半導体膜上に形成し、前記第１溝部に形成された前記半導体膜中に第１の不純物元素を導入する工程と、前記第１の不純物元素を導入する工程の後に、前記半導体膜をパターニングして、前記容量素子領域に上部電極パターンを、また前記抵抗素子領域に抵抗パターンを形成する工程と、前記半導体膜をパターニングする工程の後に、前記半導体基板を熱処理する工程と、前記熱処理する工程の後に、前記抵抗パターン中に第２の不純物元素を導入する工程とを含む。
【００２４】
他の観点による半導体装置の製造方法は、抵抗素子領域及び容量素子領域を有する半導体基板の前記容量素子領域に第１溝部を形成する工程と、前記第１溝部の側壁面に、キャパシタ絶縁膜を形成する工程と、前記第１溝部及び前記半導体基板上の抵抗素子領域に半導体膜を堆積する工程と、前記抵抗素子領域の前記半導体膜を覆い、前記第１溝部の前記半導体膜を露出するマスクを前記半導体膜上に形成し、前記容量素子領域の前記半導体膜中に第１の不純物元素を導入する工程と、前記第１の不純物元素を導入する工程の後に、前記半導体基板を熱処理する工程と、前記熱処理する工程の後に、前記半導体膜をパターニングして、前記容量素子領域において上部電極パターンを、前記抵抗素子領域において抵抗パターンを形成する工程と、前記抵抗パターン中に第２の不純物元素を導入する工程とを含む。
【発明の効果】
【００２５】
本発明によれば、半導体装置が高度に微細化され、容量素子領域の溝部が大きなアスペクト比を有するような場合であっても、上部電極としてかかる溝部を充填して形成されたアモルファスシリコン膜あるいはポリシリコン膜を熱処理することにより、イオン注入により導入された不純物元素を、前記溝部の底部を覆う部分に至るまで、高い不純物濃度で導入することができ、本発明の関連技術による容量素子において生じていた、ポリシリコン上部電極パターンの空乏化による容量素子の容量の減少を効果的に補償することができる。
【００２６】
その際、本発明では前記アモルファスシリコンあるいはポリシリコン抵抗パターンへの第２の不純物元素の導入工程を、前記熱処理工程よりも後で行うことにより、前記アモルファスシリコンあるいはポリシリコンよりなる抵抗パターンに導入された不純物元素が、かかる熱処理工程で脱離する問題が回避され、前記熱処理後に前記抵抗素子領域に形成されるポリシリコン抵抗パターンの抵抗値のばらつきが抑制される。
【００２７】
特に前記アモルファスシリコンあるいはポリシリコン抵抗パターンのパターニング工程を、前記熱処理工程の前に行うことで、パターニングは結晶粒径の成長が生じていない状態のアモルファスシリコン膜あるいはポリシリコン膜に対して実行され、前記パターニングを、通常のアモルファスシリコン膜あるいはポリシリコン膜のドライエッチングレシピを使って実行することが可能となり、好適である。
【発明を実施するための最良の形態】
【００２８】
［原理］
以下、本発明の原理を、図５Ａ〜５Ｃを参照しながら説明する。
【００２９】
図５Ａは本発明の関連技術に対応しており、図６に示すようにシリコン基板上に幅がＷで長さがＬの多数のポリシリコンパターンを隣接して形成した場合の、隣接する一対のポリシリコンパターンの間での抵抗値変化量ΔＲの分散値σを示す。ただし図５Ａ中、縦軸は前記分散値σを、横軸はパターンの面積（ＬＷ）の平方根（√ＬＷ）の逆数（１／ＳＱＲＴ（ＬＷ））を表す。ここで前記分散値σは、前記抵抗値変化量ΔＲを平均抵抗値Ｒで規格化した値（ΔＲ／Ｒ）に対する分散値を表す。例えば図６の試料において、抵抗値がＲ１のパターンと、これに隣接する抵抗値がＲ２のパターンを選んだ場合、前記規格化抵抗値変化量ΔＲ／Ｒは、ΔＲ／Ｒ＝（Ｒ１−Ｒ２）／１／２（Ｒ１＋Ｒ２）で算出される。
【００３０】
図５Ａ中、横軸の値が小さければ小さいほど抵抗パターンの面積が大きく、また横軸の値が大きければ大きいほど、抵抗パターンの面積が小さくなる。
【００３１】
なお図６の実験では、シリコン基板表面に熱酸化膜を形成し、その上に非ドープポリシリコン膜をＣＶＤ法により、６０５℃の基板温度で１０５ｎｍの膜厚に形成した後、Ｂ＋を８ｋｅＶの加速電圧下、４．５×１０15ｃｍ-2のドーズ量でイオン注入している。このうち、■で示した試料は対照標準であり、得られたポリシリコンパターンに対して不純物元素の活性化熱処理以外の熱処理を行っていない試料であるのに対し、●は、前記ポリシリコン膜に対して上記の条件でＢのイオン注入を行った後、パターニングを行って前記図６の抵抗パターンを形成し、さらにこれを１０００℃の温度で１０秒間熱処理した試料（図４Ａ，４Ｂの試料「Ｆ」に対応）、さらに○は、前記ポリシリコン膜に対して上記の条件でイオン注入を行った後、パターニングを行って前記図６の抵抗パターンを形成し、さらにこれを１０５０℃の温度で３秒間熱処理した試料（図４Ａ，４Ｂの試料「Ｇ」に対応）を表す。
【００３２】
図５Ａを参照するに、このプロットでは、図６のポリシリコン抵抗パターンのパターニング精度が一定であるならば、横軸の値が増大するほど、すなわちパターン面積が減少すればするほど、抵抗値の分散値σが増大する一般的な傾向が示されるはずで、実際、そのような傾向が、■，●および○で示したいずれの試料についても示されているが、●および○で示すように、熱処理を行った試料では、前記図４Ｂの関係を反映して、抵抗値の分散σが対照標準の試料よりも大きくなっていることがわかる。
【００３３】
これに対し、図５Ｂの試料では、縦軸、横軸は前記図５Ａの場合と同じで、また■で示した対照標準試料も前記図５Ａの場合と同一であるが、●は、最初にポリシリコン膜を１０００℃の温度で１０秒間熱処理し、その後でＢ＋を図５Ａの実験と同様な条件下でイオン注入し、その後で前記ポリシリコン膜に対し、図６の抵抗パターンを形成するパターニングを行った実験を示しており、また○は最初にポリシリコン膜を１０５０℃の温度で３秒間熱処理し、その後でＢ＋を図５Ａの実験と同様な条件下でイオン注入し、その後で図６の抵抗パターンへのパターニングを行った実験を示している。
【００３４】
図５Ｂを参照するに、このように１０００℃あるいは１０５０℃での熱処理工程を行った後でイオン注入を行った試料では、抵抗値の分散σが、対照標準の場合よりも減少していることがわかる。例えば●で示した試料の場合、図５Ａの実験では、σと１／ＳＱＲＴ（ＬＷ）の関係は、σをｙ、１／ＳＱＲＴ（ＬＷ）をｘとして、式：ｙ＝１．８６４２ｘで表されるのに対し、図５Ｂの実験では、式：ｙ＝１．１３２４ｘで表され、また○で示した試料の場合、図５Ａの実験では、σと１／ＳＱＲＴ（ＬＷ）の関係は、σをｙ、１／ＳＱＲＴ（ＬＷ）をｘとして、式：ｙ＝２．４７６７ｘで表されるのに対し、図５Ｂの実験では、式：ｙ＝１．１６２６ｘで表される。対照標準の試料■では、σと１／ＳＱＲＴ（ＬＷ）の関係は、図５Ａ，５Ｂのいずれにおいても、式：ｙ＝１．３９７１ｘで表される。
【００３５】
さらに図５Ｃの試料では、縦軸、横軸は前記図５Ａ，５Ｂの場合と同じで、また■で示した対照標準試料も前記図５Ａ，５Ｂの場合と同一であるが、●は、最初にポリシリコン膜をパターニングして図６の抵抗パターンを形成し、その後で前記抵抗パターンを１０００℃の温度で１０秒間熱処理し、さらにＢ＋を図５Ａの実験と同様な条件下でイオン注入した実験を示しており、また○は、最初にポリシリコン膜をパターニングして図６の抵抗パターンを形成し、その後で前記抵抗パターンを１０５０℃の温度で３秒間熱処理し、さらにＢ＋を図５Ａの実験と同様な条件下でイオン注入した実験を示している。
【００３６】
図５Ｃを参照するに、この実験でも１０００℃あるいは１０５０℃での熱処理工程を行った後でイオン注入を行ており、抵抗値の分散σが、対照標準の場合よりも減少していることがわかる。例えば●で示した試料の場合、図５Ａの実験では、σと１／ＳＱＲＴ（ＬＷ）の関係は、σをｙ、１／ＳＱＲＴ（ＬＷ）をｘとして、式：ｙ＝１．８６４２ｘで表されるのに対し、図５Ｃの実験では、式：ｙ＝１．２７９４ｘで表され、また○で示した試料の場合、図５Ａの実験では、σと１／ＳＱＲＴ（ＬＷ）の関係は、σをｙ、１／ＳＱＲＴ（ＬＷ）をｘとして、式：ｙ＝２．４７６７ｘで表されるのに対し、図５Ｃの実験では、式：ｙ＝１．３２９５ｘで表される。対照標準の試料■では、σと１／ＳＱＲＴ（ＬＷ）の関係は、図５Ａ，５Ｃのいずれにおいても、式：ｙ＝１．３９７１ｘで表される。
【００３７】
このように１０００℃あるいは１０５０℃での熱処理工程を行った後でイオン注入およびパターニングを行った試料では、抵抗値の分散σが、対照標準の場合よりも減少していることがわかる。
【００３８】
図７は、このようなポリシリコン抵抗パターンの抵抗値のばらつきが、図５Ａの実験と図５Ｂあるいは図５Ｃの実験との間で異なる機構を説明する図である。
【００３９】
図７を参照するに、シリコン基板１上にはシリコン酸化膜などの絶縁膜２を介してポリシリコン抵抗パターン３が形成されているが、このようなポリシリコン抵抗パターン３が、例えば図３で説明したような熱拡散工程において熱処理（ＲＴＡ）を受けると、前記ポリシリコン抵抗パターン３中に導入されている不純物元素が脱離し、これが原因でポリシリコン抵抗パターンの抵抗値のばらつき、すなわち分散σが増大するものと考えられる。このようなポリシリコン膜からの不純物元素の脱離は、特にＢにおいて顕著に表れる。
［第１の実施形態］
図８Ａ〜８Ｋは、本発明の第１の実施形態による半導体装置の製造工程を示す。
【００４０】
図８Ａを参照するに、シリコン基板２１上には抵抗素子領域２１Ａ，容量素子領域２１Ｂ，論路素子領域２１Ｃが画成されており、前記抵抗素子領域２１Ａには溝部２２Ａが、容量素子領域２１Ｂには溝部２２Ｂが、また論理素子領域２１Ｃには素子分離溝２２Ｃが、同時に形成されている。
【００４１】
一例では、前記溝部２２Ｂおよび素子分離溝２２Ｃは設計ルールに対応して、前記シリコン基板２１の表面において例えば０．０８〜０．２５μｍの幅と例えば０．２〜０．３５μｍの深さを有するように形成されている。
【００４２】
前記溝部２２Ａ，２２Ｂおよび素子分離溝２２Ｃは、それぞれＣＶＤ酸化膜２３Ａ，２３Ｂおよび２３Ｃにより充填されており、前記シリコン基板２１表面の余分なシリコン酸化膜は化学機械研磨（ＣＭＰ）工程により除去されている。
【００４３】
次に図８Ｂの工程において前記抵抗素子領域２１Ａおよび論理素子領域２１Ｃが図示を省略したレジストパターンで覆われ、露出された容量素子領域２１Ｂにおいてシリコン酸化膜のエッチバック工程をドライエッチング法により行うことにより、前記ＣＶＤ酸化膜２３Ｂを前記溝部２２Ｂにおいて後退させ、前記溝部２３Ｂの底部においてＣＶＤ酸化膜を、例えば約３０〜１００ｎｍの厚さ分だけ残す。またこの工程において、前記容量素子領域２１ＷにはＢ+などのｐ型不純物元素、あるいは必要に応じてＡｓ＋やＰ＋などのｎ型不純物元素のイオン注入により、容量素子の下部電極として導電性ウェル２１Ｗが形成される。以下の説明では、この導電性ウェル２１Ｗの図示は省略する。
【００４４】
次に図８Ｃの工程において前記図８Ｂの構造に対し熱酸化処理を例えば酸素雰囲気中、１０００℃の温度で行い、前記溝部２２Ｂの露出側壁面を含む前記シリコン基板２１の表面に、熱酸化膜２４を例えば２ｎｍ程度の膜厚で形成する。
【００４５】
次に図８Ｄの工程において、前記図８Ｃの構造上に非ドープのポリシリコン膜２５を、例えば６０５℃の基板温度において、前記溝部２２Ｂを充填するように、典型的には１０５ｎｍの膜厚に堆積する。なお前記ポリシリコン膜２５の代わりにアモルファスシリコン膜を堆積することも可能である。この場合には、堆積工程において基板温度を例えば５３０℃に設定する。以下では、前記膜２５をシリコン膜と記す。
【００４６】
次に図８Ｅの工程において前記図８Ｄの構造上に前記容量素子領域２１Ｂのみを露出するレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに、Ｂ＋を前記シリコン膜４５中に、例えば４ｋｅＶの加速電圧下、５．５×１０15ｃｍ-2のドーズ量でイオン注入する。この図８Ｅの工程では、拡散係数の大きいＢ＋を不純物元素として使うのが、後で図８Ｇで説明する拡散工程の観点から、好ましい。
【００４７】
次に図８Ｆの工程において、前記図８Ｅの構造におけるシリコン膜２５をパターニングし、前記抵抗素子領域２１Ａにおいて抵抗パターン２５Ａを、前記容量素子領域２１Ｂにおいては形成しようとしている容量素子の上部電極パターン２５Ｂを、また論理素子領域２１Ｃにおいては形成しようとしているｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタのゲート電極２５Ｃを形成する。またこのパターニング工程により、前記熱酸化膜２４は前記上部電極パターニング２５Ｂに整合してパターニングされ、キャパシタ絶縁膜２４Ｂが形成される。また前記論理素子領域２１Ｃにおいて前記熱酸化膜２４は前記ゲート電極２５Ｃの直下においてパターニングされ、前記ゲート電極２５Ｃに整合してゲート絶縁膜２４Ｃが形成される。さらに前記抵抗素子領域２１Ａにおいても、前記熱酸化膜２４は、前記抵抗パターン２５Ａに整合した形状にパターニングされ、絶縁膜パターン２４Ａが形成される。
【００４８】
尚、抵抗パターン２５Ａは、基板との寄生容量等を排除して精度の高い抵抗素子を形成する目的から、図８Ｆに示されるように絶縁膜２３Ａ上に形成されるのが好ましい。
【００４９】
次に図８Ｇの工程において、前記図８Ｆの構造を、１０００〜１１００℃の温度で１秒から１０秒間程度熱処理し、前記図８Ｅの工程で導入されたＢを、前記上部電極パターン２５Ｂ中に拡散させる。先に図３で説明したように、このような熱処理工程により前記上部電極パターン２５Ｂは、当初非ドープポリシリコンあるいはアモルファスシリコンで形成されていても、その全体にわたり高い導電性を付与され、先に図２で説明した、前記容量素子におけるポリシリコン上部電極の空乏化およびこれに伴う容量の減少の問題が解決される。さらに、前記８Ｇの工程では、熱処理に伴い、前記図８Ｆの工程において前記抵抗パターン２５Ａ，上部電極パターン２５Ｂおよびゲート電極パターン２５Ｃがアモルファスシリコン膜より形成されている場合、これらのシリコン層中において結晶化が進行し、ポリシリコン膜に変換される。また上記前記抵抗パターン２５Ａ，上部電極パターン２５Ｂおよびゲート電極パターン２５Ｃがポリシリコン膜より形成されている場合、これらの前記ポリシリコン層中において粒成長が進行し、より粗粒のポリシリコン膜に変換される。
【００５０】
図８Ｇの段階では、前記論理素子領域２１Ｃに微細なトランジスタの拡散領域はまだ形成されておらず、従って、図８Ｇの熱処理工程により論理素子領域２１Ｃに形成されるトランジスタの特性が劣化する問題は生じない。
【００５１】
次に図８Ｈの工程において、前記図８Ｇの構造上に、前記抵抗素子領域２１Ａのみを露出するレジストパターンＲ２を形成し、前記レジストパターンＲ２をマスクに、前記抵抗パターン２５AにＢ＋、あるいは必要に応じてＡｓ＋やＰ＋などのｎ型不純物元素をイオン注入し、所望の導電性および抵抗値を付与する。一例として、前記イオン注入工程を、Ｂ＋を不純物元素として、８ｋｅＶの加速電圧下、４．５×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記抵抗パターン２５Ａに所望の導電性および抵抗値を付与することができる。
【００５２】
次に図８Iの工程において、前記レジストパターンＲ２を除去し、前記論理素子領域２１Ｃのみを露出するレジストパターンＲ３を形成し、前記論理素子領域２１ＣにｐチャネルＭＯＳトランジスタを形成する場合にはＢ＋を、またｎチャネルＭＯＳトランジスタを形成する場合にはＡｓ＋あるいはＰ＋を、前記シリコン基板２１および前記ポリシリコンゲート電極２５Ｃにイオン注入法により導入する。これにより、前記シリコン基板２１中には、前記ゲート電極２５Ｃの第１の側および反対側の第２の側に、導入された不純物元素の導電型に対応した、例えばｐ型のＬＤＤ領域２１ａ，２１ｂが形成される。
【００５３】
さらに図８Ｊの工程において、前記ゲート電極２５Ｃの両側壁面に側壁絶縁膜２６を形成し、さらに前記シリコン基板２１上に前記論理素子領域２１Cを露出するレジストパターンR４を形成し、前記ゲート電極２５Ｃおよび前記側壁絶縁膜２６を自己整合マスクに、前記論理素子領域２１ＣにｐチャネルＭＯＳトランジスタを形成する場合にはＢ＋を、またｎチャネルＭＯＳトランジスタを形成する場合にはＡｓ＋あるいはＰ＋をイオン注入し、前記ＬＤＤ領域２１ａ，２１ｂのそれぞれの外側に、ソースおよびドレイン拡散領域２１ｃ，２１ｄを形成する。またこの工程において前記ポリシリコンゲート電極２５Ｃが、高濃度のｐ型あるいはｎ型にドープされる。
【００５４】
さらに、図８Ｋの工程において、前記論理素子領域２１Ｃにおいて露出されたポリシリコンゲート電極２５Ｃの表面および前記ソース拡散領域２１ｃおよびドレイン拡散領域２１ｂの表面に、例えばサリサイド法により、ＮｉＳｉやＣｏＳｉ2などのシリサイド層２７が形成され、半導体装置が完成する。なお、かかるシリサイド層は、図示はしないが前記上部電極２５Ｂ上に形成されてもよい。
【００５５】
このように、本発明は本実施形態において、半導体基板２１上の容量素子領域２１Ｂに第１溝部２２Ｂを形成する工程と、前記第１溝部２２Ｂの側壁面にキャパシタ絶縁膜２４を形成する工程と、前記第１溝部２２Ｂ、前記半導体基板２１上の抵抗素子領域２１Ａ、及び前記半導体基板上の論旨素子領域２１Ｃに、半導体膜２５を形成する工程と、第１溝部に形成された前記半導体膜２５中に第１の不純物元素を導入する工程と、前記半導体２５をパターニングして、前記容量素子領域２１Ｂにおいて上部電極パターン２５Ｂを、また前記抵抗素子領域２１Ａにおいて抵抗パターン２５Ａを、前記論理素子領域２１Ｃにおいてゲート電極パターン２５Ｃを形成する工程と、前記半導体基板２１を熱処理する工程と、前記抵抗パターン２５Ａ中に第２の不純物元素を導入する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００５６】
本発明によれば、前記第１の不純物元素を選択的にイオン注入した後で前記シリコン上部電極パターン２５Ｂを熱処理することにより、前記第１の不純物元素を、前記シリコン上部電極パターン２５Ｂのうち、溝部２２Ｂの奥の、底部を覆っている部分にまで行き渡らせることができ、先に図３で説明したように、容量素子領域２１Ｂに形成される容量素子におけるポリシリコン上部電極の空乏化の問題を解消し、かかる空乏化に起因する容量の低下を効果的に補償することが可能となる。その際、本発明では前記抵抗素子領域２１１Ａへのイオン注入工程が、前記ポリシリコン上部電極パターン２５Ｂ中における不純物元素の拡散のための熱処理工程よりも後で実行されるため、導入された不純物元素が前記抵抗素子パターン２５Ａから脱離することがなく、先に図５Ａで説明した、ポリシリコン抵抗素子パターン２５Ａの抵抗値が前記熱処理工程の結果ばらつく問題が生じない。先の図５Ｂの説明を参照。
【００５７】
さらに本実施形態では、前記抵抗素子パターン２５Ａ，上部電極パターン２５Ｂおよびゲート電極パターン２５Ｃのパターニングが、図８Ｇの熱処理工程の前に実行されるため、前記パターニング工程は、通常にポリシリコン膜あるいはアモルファスシリコン膜をパターニングするレシピを変更することなく実行することができ、好適である。
【００５８】
前記キャパシタ絶縁膜２４は、前記溝部２２Ｂの底面を覆う部分２３Ｂにおいて、前記溝部２２Ｂ側壁面を覆う部分２４Ｂよりも膜厚が増大しているのが好ましい。かかる構成により、溝部底面２２Ｂにおけるリーク電流を効果的に抑制することができる。
【００５９】
前記半導体基板２１はシリコン基板であり、前記キャパシタ絶縁膜２４のうち、前記溝部側壁面を覆う部分２４Ｂは熱酸化膜よりなり、前記シリコン基板２１表面の熱酸化処理により形成されるのが好ましい。
【００６０】
前記第１および第２の不純物元素は拡散係数の大きいＢであるのが好ましい。また上記本発明による抵抗パターンの抵抗値のばらつきの抑制効果は、前記第１および第２の不純物元素がＢである場合に顕著に表れる。
【００６１】
前記抵抗素子領域２１Ａには、別の溝部２２Ａが形成され、前記シリコン抵抗パターン２５Ａは前記別の溝部を充填する絶縁膜２３Ａ上に形成され、前記溝部２２Ｂと前記別の溝部２２Ａとは前記半導体基板上に、同時に形成されるのが好ましい。かかる構成により、前記溝部２２Ａと溝部２２Ｂおよび絶縁膜パターン２３Ｂおよび２３Ａを形成する工程を別々に行う必要がなく、工程が簡素化される。
【００６２】
前記キャパシタ絶縁膜２４は、前記半導体基板２１上に前記溝部２２Ｂと前記別の溝部２２Ａとを充填するようにＣＶＤ絶縁膜を堆積する工程と、前記半導体基板表面の前記ＣＶＤ絶縁膜を化学機械研磨工程により除去する工程と、前記容量素子領域において前記溝部を充填するＣＶＤ絶縁膜を、前記底部を除き、エッチバックして除去する工程と、前記エッチバック工程の後、前記シリコン基板を熱酸化する工程により形成されるのが好ましい。このようにして形成されたキャパシタ絶縁膜は、前記容量素子領域２１Ｂの溝部の底部を覆う部分において、溝部側壁面を覆う部分よりも厚い膜厚を有するように形成でき、かかる底部におけるリーク電流の発生を抑制することができる。
【００６３】
前記論理素子領域２１Ｃは、素子分離領域により画成されており、前記素子分離領域は、前記半導体基板２１中に形成された素子分離溝２２Ｃと、前記素子分離溝を充填する素子分離絶縁膜２３Ｃを含み、前記素子分離溝２２Ｃは、前記溝部２２Ｂおよび前記別の溝部２２Ａと同時に形成され、前記素子分離絶縁膜２３Ｃは、前記別の溝部２２Ａを充填する絶縁膜２３Ａと同時に形成されるのが好ましい。このような工程により、前記素子分離溝２２Ｃおよび素子分離絶縁膜２３Ｃを別に形成する工程が不要になり、半導体装置の製造委工程が簡素化される。
【００６４】
前記半導体基板２１はシリコン基板であり、前記キャパシタ絶縁膜２４のうち、前記溝部２２Ｂ側壁面を覆う部分と前記ゲート絶縁膜２４Ｃとは、前記シリコン基板表面２１の熱酸化処理により、同時に形成されるのが好ましい。かかる工程により、前記ゲート絶縁膜２４Ｃを前記キャパシタ絶縁膜２４とは別の工程により形成する必要がなくなり、半導体装置の製造工程が簡素化される。
【００６５】
前記ゲート電極パターン２５Ｃは、前記シリコン膜２５のパターニングにより、前記シリコン上部電極パターン２５Ｂおよびシリコン抵抗パターン２５Ａと同時に形成されるのが好ましい。かかる構成により、前記ゲート電極２５Ｃを前記シリコン上部電極パターン２５Ｂあるいはシリコン抵抗パターン２５Ａとは別の工程により形成する必要がなくなり、半導体装置の製造工程が簡素化される。
【００６６】
さらに前記論理素子領域２１Ｃにおいて、前記シリコン基板２１中に前記ゲート電極パターン２５Ｃをマスクに第３の不純物元素のイオン注入を行い、前記シリコン基板２１中、前記ゲート電極パターン２５Ｃの一方および他方の側に拡散領域２１ａ，２１ｂおよび２１ｃ，２１ｄを形成する工程を実行することにより、前記論理素子領域２１ＣにｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを含むＣＭＯＳ素子を形成することが可能となる。
【００６７】
前記溝部２２Ｂは、前記半導体基板表面２１において０．２５μｍ未満の幅を有し、０．２μｍを越える深さを有するのが好ましい。すなわち、本発明の効果は、このような微細でアスペクト比の大きな溝部に容量素子を形成する場合に特に顕著に表れる。
【００６８】
なお本実施形態において、前記熱酸化膜２４は、図８Ｃの工程の直後にプラズマ窒化処理を行うことにより、酸窒化膜に変換することも可能である。このような構成により、前記容量素子の容量を更に増大させることができ、また前記論理素子領域２１Ｃに形成されるｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタのゲート絶縁膜の酸化膜換算膜厚を減少させることができ、より短いゲート長を使ってこれらのトランジスタにより高速の動作を行われることが可能となる。また図８Ｃの工程において、前記熱酸化膜２４のかわりに、前記シリコン基板２１の表面に直接にプラズマ酸化膜あるいはプラズマ酸窒化膜を形成することも可能である。
［第２の実施形態］
図９Ａ〜９Ｋは、本発明の第２の実施形態による半導体装置の製造工程を示す。
【００６９】
図９Ａを参照するに、シリコン基板４１上には抵抗素子領域４１Ａ，容量素子領域４１Ｂ，論路素子領域４１Ｃが画成されており、前記抵抗素子領域４１Ａには溝部４２Ａが、容量素子領域４１Ｂには溝部４２Ｂが、また論理素子領域４１Ｃには素子分離溝４２Ｃが、同時に形成されている。
【００７０】
一例では、前記溝部４２Ｂおよび素子分離溝４２Ｃは設計ルールに対応して、前記シリコン基板４１の表面において例えば０．１μｍの幅と例えば０．３μｍの深さを有するように形成されている。
【００７１】
前記溝部４２Ａ，４２Ｂおよび素子分離溝４２Ｃは、それぞれＣＶＤ酸化膜４３Ａ，４３Ｂおよび４３Ｃにより充填されており、前記シリコン基板４１表面の余分なシリコン酸化膜は化学機械研磨（ＣＭＰ）工程により除去されている。
【００７２】
次に図９Ｂの工程において前記抵抗素子領域４１Ａおよび論理素子領域４１Ｃが図示を省略したレジストパターンで覆われ、露出された容量素子領域４１Ｂにおいてシリコン酸化膜のエッチバック工程をドライエッチング法により行うことにより、前記ＣＶＤ酸化膜４３Ｂを前記溝部４２Ｂにおいて後退させ、前記溝部４３Ｂの底部においてＣＶＤ酸化膜を、例えば約７０ｎｍの厚さ分だけ残す。またこの工程において、前記容量素子領域４１ＷにはＢ+などのｐ型不純物元素、あるいは必要に応じてＡｓ＋やＰ＋などのｎ型不純物元素のイオン注入により、容量素子の下部電極として導電性ウェル４１Ｗが形成される。以下の説明では、この導電性ウェル２１Ｗの図示は省略する。
【００７３】
次に図９Ｃの工程において前記図９Ｂの構造に対し熱酸化処理を例えば酸素雰囲気中、１０００℃の温度で行い、前記溝部４２Ｂの露出側壁面を含む前記シリコン基板４１の表面に、熱酸化膜４４を例えば２ｎｍ程度の膜厚で形成する。
【００７４】
次に図９Ｄの工程において、前記図９Ｃの構造上に非ドープのポリシリコン膜４５を、例えば６０５℃の基板温度において、前記溝部４２Ｂを充填するように、典型的には１０５ｎｍの膜厚に堆積する。なお前記ポリシリコン膜４５の代わりにアモルファスシリコン膜を堆積することも可能である。この場合には、堆積工程において基板温度を例えば５３０℃に設定する。以下では、前記膜４５をシリコン膜と記す。
【００７５】
次に図９Ｅの工程において前記図９Ｄの構造上に前記容量素子領域４１Ｂのみを露出するレジストパターンＲ１１を形成し、前記レジストパターンＲ１１をマスクに、前記シリコン膜４５中にＢ＋を例えば４ｋｅＶの加速電圧下、５．５×１０15ｃｍ-2のドーズ量でイオン注入する。この図９Ｅの工程では、拡散係数の大きいＢ＋を不純物元素として使うのが、後で図９Fで説明する拡散工程の観点から、好ましい。
【００７６】
次に図９Fの工程において、前記図９Eの構造を、１０００〜１１００℃の温度で数秒ないし１０秒間程度熱処理し、前記図９Ｅの工程で導入されたＢを、前記上部電極パターン４５Ｂ中に拡散させる。先に図３で説明したように、このような熱処理工程により前記シリコン膜４５は、当初非ドープポリシリコンあるいはアモルファスシリコンで形成されていても、その全体にわたり高い導電性を付与され、先に図２で説明した前記容量素子におけるポリシリコン上部電極の空乏化およびこれに伴う容量の減少の問題が解決される。さらに、前記９Fの工程では、熱処理に伴い、前記図９Eの工程において前記シリコン膜４５がアモルファスシリコン膜より形成されている場合、前記アモルファスシリコン膜中において結晶化が進行し、ポリシリコン膜に変換される。また上記シリコン膜４５がポリシリコン膜より形成されている場合、これらの前記ポリシリコン膜４５中において粒成長が進行し、ポリシリコン膜４５はより粗粒のポリシリコン膜に変換される。
【００７７】
図９Fの段階では、前記論理素子領域４１Ｃに微細なトランジスタの拡散領域はまだ形成されておらず、従って、図９Fの熱処理工程により論理素子領域４１Ｃに形成されるトランジスタの特性が劣化する問題は生じない。
【００７８】
次に図９Gの工程において、前記図９Ｅの構造におけるポリシリコンあるいはアモルファスシリコン膜４５をパターニングし、前記抵抗素子領域４１Ａにおいて抵抗パターン４５Ａを、前記容量素子領域４１Ｂにおいては形成しようとしている容量素子の上部電極パターン４５Ｂを、また論理素子領域４１Ｃにおいては形成しようとしているｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタのゲート電極４５Ｃを形成する。またこのパターニング工程により、前記熱酸化膜４４は前記上部電極パターニング４５Ｂに整合してパターニングされ、キャパシタ絶縁膜４４Ｂが形成される。また前記論理素子領域４１Ｃにおいて前記熱酸化膜４４は前記ゲート電極４５Ｃの直下においてパターニングされ、前記ゲート電極４５Ｃに整合してゲート絶縁膜４４Ｃが形成される。さらに前記抵抗素子領域２１Ａにおいても、前記熱酸化膜４４は、前記抵抗パターン４５Ａに整合した形状にパターニングされ、絶縁膜パターン４４Ａが形成される。
【００７９】
次に図９Ｈの工程において、前記図９Ｇの構造上に、前記抵抗素子領域４１Ａのみを露出するレジストパターンＲ１２を形成し、前記レジストパターンＲ１２をマスクにＢ＋、あるいは必要に応じてＡｓ＋やＰ＋などのｎ型不純物元素をイオン注入し、前記抵抗パターン４５Ａに所望の導電性および抵抗値を付与する。一例として、前記イオン注入工程を、Ｂ＋を不純物元素として、８ｋｅＶの加速電圧下、４．５×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記抵抗パターン２５Ａに所望の導電性および抵抗値を付与することができる。
【００８０】
次に図９Ｉの工程において、前記レジストパターンＲ１２を除去し、前記論理素子領域４１Ｃのみを露出するレジストパターンＲ１３を形成し、前記論理素子領域４１ＣにｐチャネルＭＯＳトランジスタを形成する場合にはＢ＋を、またｎチャネルＭＯＳトランジスタを形成する場合にはＡｓ＋あるいはＰ＋を、前記シリコン基板４１および前記ポリシリコンゲート電極４５Ｃにイオン注入法により導入する。これにより、前記シリコン基板４１中には、前記ゲート電極４５Ｃの第１の側および反対側の第２の側に、導入された不純物元素の導電型に対応した、例えばｐ型のＬＤＤ領域４１ａ，４１ｂが形成される。
【００８１】
さらに図９Ｊの工程において、前記ゲート電極４５Ｃの両側壁面に側壁絶縁膜４６を形成し、さらに前記シリコン基板４１上に前記論理素子領域４１Cを露出するレジストパターンR４を形成し、前記ゲート電極４５Ｃおよび前記側壁絶縁膜４６を自己整合マスクに、前記論理素子領域４１ＣにｐチャネルＭＯＳトランジスタを形成する場合にはＢ＋を、またｎチャネルＭＯＳトランジスタを形成する場合にはＡｓ＋あるいはＰ＋をイオン注入し、前記ＬＤＤ領域４１ａ，４１ｂのそれぞれの外側に、ソースおよびドレイン拡散領域４１ｃ，４１ｄを形成する。またこの工程において前記ポリシリコンゲート電極４５Ｃが、高濃度のｐ型あるいはｎ型にドープされる。
【００８２】
さらに、図９Ｋの工程において、前記論理素子領域４１Ｃにおいて露出されたポリシリコンゲート電極４５Ｃの表面および前記ソース拡散領域４１ｃおよびドレイン拡散領域４１ｂの表面に、例えばサリサイド法により、ＮｉＳｉやＣｏＳｉ2などのシリサイド層４７が形成され、半導体装置が完成する。なお、かかるシリサイド層は、図示はしないが前記上部電極パターン４５Ｂ上に形成されてもよい。
【００８３】
このように、実施形態において本発明は、半導体基板４１上の容量素子領域４１Bに第１溝部４２Bを形成する工程と、前記第１溝部４２B側壁面にキャパシタ絶縁膜４４を形成する工程と、前記第１溝部４２B、前記半導体基板４１上の抵抗素子領域４１Ａ、及び前記半導体基板上の論理素子領域４１Ｃに、半導体膜４５を堆積する工程と、前記容量素子領域４１Bにおいて、前記半導体膜４５中に第１の不純物元素を導入する工程と、前記半導体基板４１を熱処理する工程と、前記半導体膜４５をパターニングして、前記容量素子領域４１Bにおいて上部電極パターン４５Bを、前記抵抗素子領域４１Ａにおいて抵抗パターン４５Ａを、前記論理素子領域４１Ｃにおいてゲート電極パターン４５Ｃを形成する工程と、前記抵抗パターン４５Ａ中に第２の不純物元素を導入する工程と、を含むことを特徴とする半導体装置の製造方法、を提供する。
【００８４】
本発明によれば、前記第１の不純物元素を選択的にイオン注入した後で前記シリコン上部電極パターン４５Ｂを熱処理することにより、前記第１の不純物元素を、前記シリコン上部電極パターン４５Ｂのうち、溝部４２Ｂの奥の、底部を覆っている部分にまで行き渡らせることができ、先に図３で説明したように、容量素子領域４１Ｂに形成される容量素子におけるポリシリコン上部電極の空乏化の問題を解消し、かかる空乏化に起因する容量の低下を効果的に補償することが可能となる。その際、本発明では前記抵抗素子領域４１１Ａへのイオン注入工程が、前記ポリシリコン上部電極パターン４５Ｂ中における不純物元素の拡散のための熱処理工程よりも後で実行されるため、導入された不純物元素が前記抵抗素子パターン４５Ａから脱離することがなく、先に図５Ａで説明した、ポリシリコン抵抗素子パターン４５Ａの抵抗値が前記熱処理工程の結果ばらつく問題が生じない。先の図５Ａの説明を参照。
【００８５】
前記キャパシタ絶縁膜４４は、前記溝部４２Ｂの底面を覆う部分４３Ｂにおいて、前記溝部４２Ｂ側壁面を覆う部分４４Ｂよりも膜厚が増大しているのが好ましい。かかる構成により、溝部底面４２Ｂにおけるリーク電流を効果的に抑制することができる。
【００８６】
前記半導体基板４１はシリコン基板であり、前記キャパシタ絶縁膜４４のうち、前記溝部側壁面を覆う部分４４Ｂは熱酸化膜よりなり、前記シリコン基板４１表面の熱酸化処理により形成されるのが好ましい。
【００８７】
前記第１および第２の不純物元素は拡散係数の大きいＢであるのが好ましい。また上記本発明による抵抗パターンの抵抗値のばらつきの抑制効果は、前記第１および第２の不純物元素がＢである場合に顕著に表れる。
【００８８】
前記抵抗素子領域４１Ａには、別の溝部４２Ａが形成され、前記シリコン抵抗パターン４５Ａは前記別の溝部を充填する絶縁膜４３Ａ上に形成され、前記溝部４２Ｂと前記別の溝部４２Ａとは前記半導体基板上に、同時に形成されるのが好ましい。かかる構成により、前記溝部４２Ａと溝部４２Ｂおよび絶縁膜パターン４３Ｂおよび４３Ａを形成する工程を別々に行う必要がなく、工程が簡素化される。
【００８９】
前記キャパシタ絶縁膜４４は、前記半導体基板４１上に前記溝部４２Ｂと前記別の溝部４２Ａとを充填するようにＣＶＤ絶縁膜を堆積する工程と、前記半導体基板表面の前記ＣＶＤ絶縁膜を化学機械研磨工程により除去する工程と、前記容量素子領域において前記溝部を充填するＣＶＤ絶縁膜を、前記底部を除き、エッチバックして除去する工程と、前記エッチバック工程の後、前記シリコン基板を熱酸化する工程により形成されるのが好ましい。このようにして形成されたキャパシタ絶縁膜は、前記容量素子領域４１Ｂの溝部の底部を覆う部分において、溝部側壁面を覆う部分よりも厚い膜厚を有するように形成でき、かかる底部におけるリーク電流の発生を抑制することができる。
【００９０】
前記論理素子領域４１Ｃは、素子分離領域により画成されており、前記素子分離領域は、前記半導体基板４１中に形成された素子分離溝４２Ｃと、前記素子分離溝を充填する素子分離絶縁膜４３Ｃを含み、前記素子分離溝４２Ｃは、前記溝部４２Ｂおよび前記別の溝部４２Ａと同時に形成され、前記素子分離絶縁膜４３Ｃは、前記別の溝部４２Ａを充填する絶縁膜４３Ａと同時に形成されるのが好ましい。このような工程により、前記素子分離溝４２Ｃおよび素子分離絶縁膜４３Ｃを別に形成する工程が不要になり、半導体装置の製造委工程が簡素化される。
【００９１】
前記半導体基板４１はシリコン基板であり、前記キャパシタ絶縁膜４４のうち、前記溝部４２Ｂ側壁面を覆う部分と前記ゲート絶縁膜４４Ｃとは、前記シリコン基板表面４１の熱酸化処理により、同時に形成されるのが好ましい。かかる工程により、前記ゲート絶縁膜４４Ｃを前記キャパシタ絶縁膜４４とは別の工程により形成する必要がなくなり、半導体装置の製造工程が簡素化される。
【００９２】
前記ゲート電極パターン４５Ｃは、前記シリコン膜４５のパターニングにより、前記シリコン上部電極パターン４５Ｂおよびシリコン抵抗パターン４５Ａと同時に形成されるのが好ましい。かかる構成により、前記ゲート電極４５Ｃを前記シリコン上部電極パターン４５Ｂあるいはシリコン抵抗パターン４５Ａとは別の工程により形成する必要がなくなり、半導体装置の製造工程が簡素化される。
【００９３】
さらに前記論理素子領域４１Ｃにおいて、前記シリコン基板４１中に前記ゲート電極パターン４５Ｃをマスクに第３の不純物元素のイオン注入を行い、前記シリコン基板４１中、前記ゲート電極パターン４５Ｃの一方および他方の側に拡散領域４１ａ，４１ｂおよび４１ｃ，４１ｄを形成する工程を実行することにより、前記論理素子領域４１ＣにｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを含むＣＭＯＳ素子を形成することが可能となる。
【００９４】
前記溝部４２Ｂは、前記半導体基板表面４１において０．２５μｍ未満の幅を有し、０．２μｍを越える深さを有するのが好ましい。すなわち、本発明の効果は、このような微細でアスペクト比の大きな溝部に容量素子を形成する場合に特に顕著に表れる。
【００９５】
なお本実施形態において、前記熱酸化膜４４は、図９Ｃの工程の直後にプラズマ窒化処理を行うことにより、酸窒化膜に変換することも可能である。このような構成により、前記容量素子の容量を更に増大させることができ、また前記論理素子領域４１Ｃに形成されるｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタのゲート絶縁膜の酸化膜換算膜厚を減少させることができ、より短いゲート長を使ってこれらのトランジスタにより高速の動作を行われることが可能となる。また図９Ｃの工程において、前記熱酸化膜４４のかわりに、前記シリコン基板４１の表面に直接にプラズマ酸化膜あるいはプラズマ酸窒化膜を形成することも可能である。
【００９６】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
半導体基板上の容量素子領域に第１溝部を形成する工程と、
前記第１溝部の側壁面に、キャパシタ絶縁膜を形成する工程と、
前記第１溝部、前記半導体基板上の抵抗素子領域、及び前記半導体基板上の論理素子領域に、半導体膜を形成する工程と、
前記第１溝部に形成された前記半導体膜中に第１の不純物元素を導入する工程と、
前記半導体膜をパターニングして、前記容量素子領域において上部電極パターンを、また前記抵抗素子領域において抵抗パターンを、前記論理素子領域においてゲート電極パターンを形成する工程と、
前記半導体基板を熱処理する工程と、
前記抵抗パターン中に第２の不純物元素を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２）
半導体基板上の容量素子領域に第１溝部を形成する工程と、
前記第１溝部の側壁面に、キャパシタ絶縁膜を形成する工程と、
前記第１溝部、前記半導体基板上の抵抗素子領域、及び前記半導体基板上の論理素子領域に、半導体膜を堆積する工程と、
前記容量素子領域において、前記半導体膜中に第１の不純物元素を導入する工程と、
前記半導体基板を熱処理する工程と、
前記半導体膜をパターニングして、前記容量素子領域において上部電極パターンを、前記抵抗素子領域において抵抗パターンを、前記論理素子領域においてゲート電極パターンを形成する工程と、
前記抵抗パターン中に第２の不純物元素を導入する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記３）
前記半導体膜は非ドープシリコン膜であることを特徴とする付記１又は２記載の半導体装置の製造方法。
（付記４）
前記キャパシタ絶縁膜は前記第１溝部の底面にも形成され、前記底面を覆う前記キャパシタ絶縁膜は、前記側壁面を覆う前記キャパシタ絶縁膜よりも膜厚が大きいことを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
（付記５）
前記半導体基板はシリコン基板であり、前記側壁面に形成される前記キャパシタ絶縁膜は熱酸化膜であることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
（付記６）
前記第１の不純物元素および前記第２の不純物元素はＢであることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
（付記７）
前記第１溝部を形成する工程において、前記抵抗素子領域には、第２溝部が形成されることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記８）
前記キャパシタ絶縁膜は、前記半導体基板上に前記第１溝部と前記第２溝部とを充填するように絶縁膜を堆積する工程と、前記半導体基板表面の前記絶縁膜を化学機械研磨工程により除去する工程と、前記容量素子領域において前記第１溝部を充填する前記絶縁膜を除去する工程と、前記シリコン基板を熱酸化する工程により形成されることを特徴とする付記７記載の半導体装置の製造方法。
（付記９）
前記抵抗パターンは、前記第２溝部を充填する前記絶縁膜上に形成されることを特徴とする付記１乃至８いずれか一項記載の半導体装置の製造方法。
（付記１０）
前記論理素子領域は、素子分離領域により画成されており、
前記素子分離領域は、前記半導体基板中に形成された素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜を含み、
前記素子分離溝は、前記第１溝部および前記第２溝部を形成する工程において形成され、前記素子分離絶縁膜は、前記絶縁膜を堆積する工程において堆積されることを特徴とする付記７記載の半導体装置の製造方法。
（付記１１）
前記半導体基板はシリコン基板であり、前記キャパシタ絶縁膜のうち、前記第１溝部の前記側壁面を覆う部分と前記ゲート絶縁膜とは、前記シリコン基板表面の熱酸化処理により、同時に形成されることを特徴とする付記１または２記載の半導体装置の製造方法。
（付記１２）
前記ゲート電極パターンは、前記上部電極パターンおよび前記抵抗パターンをパターニングする工程において、前記半導体膜のパターニングにより形成されることを特徴とする付記１乃至１１いずれか１項に記載の半導体装置の製造方法。
（付記１３）
前記論理素子領域において、前記半導体基板中に前記ゲート電極パターンをマスクに第３の不純物元素の注入を行う工程をさらに含むことを特徴とする付記１乃至１２いずれか１項に記載の半導体装置の製造方法。
（付記１４）
前記第１溝部は、前記半導体基板表面において０.０８〜０．２５μｍの幅を有することを特徴とする付記１〜１３のうち、いずれか一項記載の半導体装置の製造方法。
（付記１５）
前記第１溝部は、０．２〜０．３５μｍの深さを有することを特徴とする付記１乃至１４のうち、いずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９７】
【図１Ａ】本発明の関連技術による半導体装置の製造工程を示す図（その１）である。
【図１Ｂ】本発明の関連技術による半導体装置の製造工程を示す図（その２）である。
【図１Ｃ】本発明の関連技術による半導体装置の製造工程を示す図（その３）である。
【図１Ｄ】本発明の関連技術による半導体装置の製造工程を示す図（その４）である。
【図１Ｅ】本発明の関連技術による半導体装置の製造工程を示す図（その５）である。
【図１Ｆ】本発明の関連技術による半導体装置の製造工程を示す図（その６）である。
【図２】図１Ａ〜１Ｂの工程で形成される半導体装置の問題点を説明する図である。
【図３】熱処理による不純物元素の拡散効果を説明する図である。
【図４Ａ】熱処理に伴い生じる抵抗値の変化を説明する図である。
【図４Ｂ】熱処理に伴い生じる抵抗値のばらつきを説明する図である。
【図５Ａ】本発明の原理を示す図（その１）である。
【図５Ｂ】本発明の原理を示す図（その２）である。
【図５Ｃ】本発明の原理を示す図（その３）である。
【図６】図５Ａ〜５Ｃの実験で使われた試料を説明する図である。
【図７】抵抗値はらつきの原因を示す図である。
【図８Ａ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１）である。
【図８Ｂ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その２）である。
【図８Ｃ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その３）である。
【図８Ｄ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その４）である。
【図８Ｅ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その５）である。
【図８Ｆ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その６）である。
【図８Ｇ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その７）である。
【図８Ｈ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その８）である。
【図８Ｉ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その９）である。
【図８Ｊ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１０）である。
【図８Ｋ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１１）である。
【図９Ａ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その１）である。
【図９Ｂ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その２）である。
【図９Ｃ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その３）である。
【図９Ｄ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その４）である。
【図９Ｅ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その５）である。
【図９Ｆ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その６）である。
【図９Ｇ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その７）である。
【図９Ｈ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その８）である。
【図９Ｉ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その９）である。
【図９Ｊ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その１０）である。
【図９Ｋ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その１１）である。
【符号の説明】
【００９８】
１１，２１，４１  シリコン基板
２１Ａ，４１Ａ  抵抗素子領域
２１Ｂ，４１Ｂ  容量素子領域
２１Ｃ，４１Ｃ  論理素子領域
２１ａ，２１ｂ，４１ａ，４１ｂ  ＬＤＤ領域
２１ｃ，２１ｄ，４１ｃ，４１ｄ  ソース／ドレイン拡散領域
１１Ｂ，２２Ａ，２２Ｂ，４２Ａ，４２Ｂ  溝部
１１Ａ，２２Ｃ，４２Ｃ  素子分離溝
１１Ｉ，１１Ｊ，２３Ａ，２３Ｂ，２３Ｃ，４３Ａ，４３Ｂ，４３Ｃ  ＣＶＤ絶縁膜
１２，２４，４４  熱酸化膜
２４Ａ，４４Ａ  熱酸化膜
２４Ｂ，４４Ｂ  キャパシタ絶縁膜
２４Ｃ，４４Ｃ  ゲート絶縁膜
１３，２５，４５  シリコン膜
１３Ａ  空乏化領域
２５Ａ，４５Ａ  抵抗素子パターン
２５Ｂ，４５Ｂ  上部電極パターン
２５Ｃ，４５Ｃ  ゲート電極パターン
２６，４６  側壁絶縁膜
２７，４７  シリサイド膜
【図１Ａ】
0005282387.tif 000002
【図１Ｂ】
0005282387.tif 000003
【図１Ｃ】
0005282387.tif 000004
【図１Ｄ】
0005282387.tif 000005
【図１Ｅ】
0005282387.tif 000006
【図１Ｆ】
0005282387.tif 000007
【図２】
0005282387.tif 000008
【図３】
0005282387.tif 000009
【図４Ａ】
0005282387.tif 000010
【図４Ｂ】
0005282387.tif 000011
【図５Ａ】
0005282387.tif 000012
【図５Ｂ】
0005282387.tif 000013
【図５Ｃ】
0005282387.tif 000014
【図６】
0005282387.tif 000015
【図７】
0005282387.tif 000016
【図８Ａ】
0005282387.tif 000017
【図８Ｂ】
0005282387.tif 000018
【図８Ｃ】
0005282387.tif 000019
【図８Ｄ】
0005282387.tif 000020
【図８Ｅ】
0005282387.tif 000021
【図８Ｆ】
0005282387.tif 000022
【図８Ｇ】
0005282387.tif 000023
【図８Ｈ】
0005282387.tif 000024
【図８Ｉ】
0005282387.tif 000025
【図８Ｊ】
0005282387.tif 000026
【図８Ｋ】
0005282387.tif 000027
【図９Ａ】
0005282387.tif 000028
【図９Ｂ】
0005282387.tif 000029
【図９Ｃ】
0005282387.tif 000030
【図９Ｄ】
0005282387.tif 000031
【図９Ｅ】
0005282387.tif 000032
【図９Ｆ】
0005282387.tif 000033
【図９Ｇ】
0005282387.tif 000034
【図９Ｈ】
0005282387.tif 000035
【図９Ｉ】
0005282387.tif 000036
【図９Ｊ】
0005282387.tif 000037
【図９Ｋ】
0005282387.tif 000038