(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上面に領域を区分して配置され、デジタル回路が形成された領域であるデジタルブロックとアナログ回路が形成された領域であるアナログブロックと
を備え、
前記アナログブロックは、
前記半導体基板に形成され、且つ、前記第１導電型と反対の導電型である第２導電型の第１ウェルと、
前記半導体基板に形成され、且つ、前記第１ウェルとは別の領域に形成された前記第２導電型の第２ウェルと、
前記第１ウェル内に形成された前記第１導電型の第３ウェル、及び、前記第２導電型の第４ウェルと、
前記半導体基板に形成された前記第１導電型の第５ウェルと
を備え、
前記アナログ回路は、前記第３ウェルに形成された第１半導体素子、及び、前記第２ウェルに形成された第２半導体素子を含み、
前記第５ウェルは、平面視において、前記第２半導体素子が形成された前記第２ウェルを囲むように形成されており、
前記第３ウェル、及び、前記第５ウェルにはグランド電位が供給されており、
前記第１ウェルには、前記第４ウェルを介して前記グランド電位とは別の固定電位が供給されており、
前記第２ウェルには、前記グランド電位及び前記固定電位が供給されていない、
半導体装置。
【請求項２】
前記第２半導体素子は容量素子である、
請求項１に記載の半導体装置。
【請求項３】
前記第１半導体素子は抵抗またはＭＯＳトランジスタである、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１導電型はＰ型であり、
前記第２導電型はＮ型である、
請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
個別のグランド電位を供給するための第１パッド及び第２パッドをさらに備え、
前記第１パッドは、前記第３ウェルと電気的に接続するが、前記第５ウェルとは接続しておらず、
前記第２パッドは、前記第５ウェルと電気的に接続するが、前記第３ウェルとは接続していない、
請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記第２ウェルは複数個設けられており、
複数の前記第２ウェルには、前記第２半導体素子がそれぞれ形成されており、
前記第５ウェルは、平面視において、前記第２半導体素子がそれぞれ形成された前記複数の第２ウェルを個々に囲むように形成されている、
請求項１乃至請求項５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路とデジタル回路が混在する半導体装置に関し、特にデジタル回路において発生するノイズからアナログ回路を保護する半導体装置に関するものである。
【背景技術】
【０００２】
ＬＳＩなどの半導体装置において、近年、高集積化、多機能化に伴って、アナログ回路とデジタル回路が同一の半導体基板上、例えば、同一のチップ上に混在して形成されるようになってきている。このうちデジタル回路で一般的に用いられる電気信号は、大きな信号変化量を有し、かつ、高い周波を有する。その影響が、同一の半導体基板を介してアナログ回路にノイズとして回り込むことにより、アナログ回路の精度劣化を起こしやすいという問題があった。
【０００３】
このようなノイズからアナログ回路を保護するため、アナログ回路を形成する領域において、ディープウェルを形成する半導体装置が提案されている。あるいは、非特許文献１に記載されているように、デジタル回路とアナログ回路との境界に基板電位固定領域を形成する半導体装置が提案されている。こうして、デジタル回路とアナログ回路を分離することにより、ノイズからアナログ回路を保護している。
【０００４】
【非特許文献１】Ａｌａｎ  Ｈａｓｔｉｎｇｓ、”Ｔｈｅ  Ａｒｔ  ｏｆ  ＡＮＡＬＯＧ  ＬＡＹＯＵＴ”、Ｓｅｃｏｎｄ  Ｅｄｉｔｉｏｎ、Ｐｅｒｓｏｎ  Ｐｒｅｎｔｉｃｅ  Ｈａｌｌ、２００６、ｐ．１７３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、アナログ回路において、自己が形成されるウェルの電位を固定することができない半導体素子、例えば、Ｎ型ウェルを端子とする寄生バイポーラ、ウェル抵抗、バラクタ等を形成した場合、デジタル回路より発生するノイズから、上記の半導体素子を十分に保護できず、アナログ回路の精度が劣化するという問題があった。
【０００６】
本発明は、上記のような問題点を解決するためになされたものであり、デジタル回路より発生するノイズから、アナログ回路における半導体素子を確実に保護することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る請求項１に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上面に領域を区分して配置され、デジタル回路が形成された領域であるデジタルブロックとアナログ回路が形成された領域であるアナログブロックとを備える。そして、前記アナログブロックは、前記半導体基板に形成され、且つ、前記第１導電型と反対の導電型である第２導電型の第１ウェルと、前記半導体基板に形成され、且つ、前記第１ウェルとは別の領域に形成された前記第２導電型の第２ウェルと、前記第１ウェル内に形成された前記第１導電型の第３ウェル、及び、前記第２導電型の第４ウェルと、前記半導体基板に形成された前記第１導電型の第５ウェルとを備える。前記アナログ回路は、前記第３ウェルに形成された第１半導体素子、及び、前記第２ウェルに形成された第２半導体素子を含む。前記第５ウェルは、平面視において、前記第２半導体素子が形成された前記第２ウェルを囲むように形成されており、前記第３ウェル、及び、前記第５ウェルにはグランド電位が供給されており、前記第１ウェルには、前記第４ウェルを介して前記グランド電位とは別の固定電位が供給されており、前記第２ウェルには、前記グランド電位及び前記固定電位が供給されていない。
【発明の効果】
【０００８】
本発明の半導体装置によれば、デジタルブロックより発生するノイズから、アナログブロックにおける所定の半導体素子、または、所定の半導体素子群を確実に保護することができる。
【発明を実施するための最良の形態】
【０００９】
＜実施の形態１＞
本実施の形態に係る半導体装置について説明する前に、従来の半導体装置について説明する。図１は、従来の半導体装置の構成を示す上面図であり、各構成が占める領域が示されている。図２は、従来の半導体装置の構成を示す断面図である。図１に示すように、半導体基板２１と、デジタルブロック１と、アナログブロック２と、基板電位固定領域４と、パッド６，８とを備える。
【００１０】
半導体基板２１は、例えば、Ｐ型導電性を有する。図１に示されるデジタルブロック１は、半導体基板２１上面に領域を区分して配置され、デジタル回路が形成された領域である。パッド６の一つは、配線５により、デジタルブロック１のデジタル回路に接続される。このパッド６を介して、外部からのグランド電位がデジタルブロック１のデジタル回路に付与される。
【００１１】
デジタルブロック１では、図２に示すように、例えば、Ｎ＋型導電領域３２がＮ型ウェル３１で囲まれており、また、Ｐ＋型導電領域３４がＰ型ウェル３３で囲まれている。Ｎ型ウェル３１と、Ｐ型ウェル３３は、素子分離４１によって分離されている。
【００１２】
Ｎ型ウェル３１上には、ゲート１１が形成されており、このゲート１１を挟んだＮ型ウェル３１には、Ｐ型の不純物が拡散されたＰ型不純物拡散領域４３が形成されている。図に示されるＰ型不純物拡散領域４３のうち、いずれか一方はソース領域、他方はドレイン領域に相当する。こうして、デジタルブロック１には、ゲート１１とＰ型不純物拡散領域４３とからなるＰＭＯＳトランジスタが形成されている。
【００１３】
Ｐ型ウェル３３上には、ゲート１２が形成されており、このゲート１２を挟んだＰ型ウェル３３には、Ｎ型の不純物が拡散されたＮ型不純物拡散領域４２が形成されている。図に示されるＮ型不純物拡散領域４２のうち、いずれか一方はソース領域、他方はドレイン領域に相当する。こうして、デジタルブロック１には、ゲート１２とＮ型不純物拡散領域４２とからなるＮＭＯＳトランジスタが形成されている。
【００１４】
デジタルブロック１に形成される半導体素子、例えば、上述のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの電位は、電位１０、および、パッド６からのグランド電位によってそれぞれ固定される。なお、ここでは、電位１０、および、パッド６からのグランド電位によって電位が固定される半導体素子は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタであるものとして図示しているが、これらに限ったものではなく、他の半導体素子、例えば、ポリシリコン抵抗であってもよい。
【００１５】
図１に示されるアナログブロック２は、半導体基板２１上面に領域を区分して配置され、アナログ回路が形成された領域である。パッド８の一つは、配線７により、アナログブロック２のアナログ回路に接続される。このパッド８を介して、外部からのグランド電位がアナログブロック２のアナログ回路に付与される。
【００１６】
アナログブロック２では、図２に示すように、例えば、Ｎ＋型導電領域３６がＮ型ウェル３５で囲まれており、また、Ｐ＋型導電領域３８がＰ型ウェル３７で囲まれている。Ｎ型ウェル３５と、Ｐ型ウェル３７は、素子分離４１によって分離されている。
【００１７】
Ｎ型ウェル３５上には、ゲート１５が形成されている。このように、アナログブロック２には、ゲート１５とＮ型ウェル３５とからなるポリシリコン抵抗が形成されている。同様に、Ｐ型ウェル３７上には、ゲート１６が形成されており、アナログブロック２上には、ゲート１６とＰ型ウェル３７とからなるポリシリコン抵抗が形成されている。
【００１８】
アナログブロック２に形成される半導体素子、例えば、上述のポリシリコン抵抗は、電位１４、および、パッド８からのグランド電位によってそれぞれ固定される。なお、ここでは、電位１４、および、パッド８からのグランド電位によって電位が固定される半導体素子は、ポリシリコン抵抗であるものとして図示している。しかし、その半導体素子は、ポリシリコン抵抗に限ったものではなく、他の半導体素子、例えば、デジタルブロック１と同様、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタであってもよい。
【００１９】
このアナログブロック２には、図１に示すように所定の半導体素子群３が設けられている。この所定の半導体素子群３は、例えば、所定の複数の半導体素子を機能ごとにグループ化してなる。所定の半導体素子は、例えば、自己が形成されるウェルの電位を固定することができない半導体素子であり、Ｎ型ウェルを端子とする寄生バイポーラや、ウェル抵抗や、バラクタなどの容量素子が該当する。ここでは、所定の半導体素子は、例えば、図２に示すような、Ｎ型ウェル３９とゲート１８からなり、それぞれが端子１７と接続した容量素子１９である。
【００２０】
基板電位固定領域４は、図１に示すように、平面視した半導体基板２１において、デジタルブロック１とアナログブロック２との間に設けられた導電領域であり、例えば、Ｐ＋型導電領域で形成される。この基板電位固定領域４は、配線５を介してグランド電位が外部より付与されるパッド６と接続されており、デジタルブロック１より発生するノイズから、アナログブロック２における半導体素子、および、所定の半導体素子群３を構成する容量素子１９を保護する。図２に示すように、本実施の形態では、基板電位固定領域４は、自己の下側にＰ型ウェル４４をさらに備える。
【００２１】
図２に示すディープウェル９は、アナログブロック２の半導体素子、および、容量素子１９を形成する領域よりも深い領域に設けられた導電領域である。ディープウェル９は、例えば、Ｎ型導電領域で形成される。このディープウェル９は、デジタルブロック１より発生するノイズから、アナログブロック２における半導体素子、および、容量素子１９を保護する。
【００２２】
電位が固定される半導体素子付近にディープウェル９が形成された場合には、ディープウェル９の電位は、図２に示すように、電位１３によって固定される。しかし、容量素子１９は、自己が形成されるウェルの電位を固定することができない所定の半導体素子であるため、容量素子１９付近では、ディープウェル９の電位を固定することができない。その結果、電位が固定された半導体素子に比べ、容量素子１９をノイズから十分に保護できないという問題があった。
【００２３】
本実施の形態に係る半導体装置は、上記の問題を解決することを目的とする。本実施の形態に係る半導体装置を、図３の上面図と、図４の断面図を用いて説明する。図３に示すように、本実施の形態に係る半導体装置は、半導体基板２１と、デジタルブロック１と、アナログブロック２と、基板電位固定領域４と、パッド６，８に加えて、基板電位固定領域２０を備える。
【００２４】
図３に示すように、基板電位固定領域２０は、アナログブロック２における所定の半導体素子群３を平面視で囲んで半導体基板２１上に設けられる。本実施の形態では、基板電位固定領域２０は、平面視において容量素子１９の４面全体を完全に囲うように設けられている。基板電位固定領域２０は、導電領域であり、例えば、Ｐ＋型導電領域である。図４に示すように、本実施の形態では、基板電位固定領域２０は、自己の下側にＰ型ウェル４５をさらに備える。
【００２５】
所定の半導体素子群３を構成する所定の半導体素子は、例えば、自己が形成されるウェルの電位を固定することができない半導体素子であり、Ｎ型ウェルを端子とする寄生バイポーラや、ウェル抵抗や、バラクタなどの容量素子が該当する。以下の説明は、所定の半導体素子群３に限ったものではなく、所定の半導体素子群３を構成する個々の所定の半導体素子についても、同じ構成にすれば、以下で説明する効果が同様に得られる。以下、所定の半導体素子群３のうちの一の所定の半導体素子は、図４の断面図に示すように、Ｎ型ウェル３９とゲート１８からなり、それぞれが端子１７と接続した容量素子１９であるものとして説明する。
【００２６】
パッド８の一つは、配線７を介して基板電位固定領域２０に接続され、外部から所定の電位が付与される。本実施の形態では、図３、図４に示すように、パッド８の当該一つは、アナログブロック２のアナログ回路のグランド電位を与えるものであり、配線７はアナログ回路のグランド配線である。
【００２７】
アナログ回路では、デジタル回路からの耐ノイズ特性向上策として、ディープウェル９上に半導体素子を配置し、そのディープウェル９を電位固定する。しかし、寄生バイポーラ素子やＮウェル抵抗など、Ｎウェル自身を素子の端子として用いる場合、これらの端子では電位固定できないため、ディープウェル９の電位も固定できない。それに対し、以上の構成からなる本実施の形態に係る半導体装置によれば、容量素子１９の周囲の電位を、基板電位固定領域２０によりアナログ回路のグランド電位で固定することができる。そうすると、デジタルブロック１によるノイズを、パッド８を介してアナログ回路のグランド電位に吸収させることができる。こうして、容量素子１９を、デジタルブロック１によるノイズから確実に保護することができる。特に、バンドギャップレファレンス回路において、ノイズを増幅する傾向がある寄生バイポーラをノイズから保護する場合に適用するとよい。
【００２８】
なお、本実施の形態では、デジタルブロック１にはディープウェル９を設けなかった。しかし、デジタルブロック１にもディープウェル９を設けていてもよく、その場合には、アナログブロック２における半導体素子をノイズからさらに保護することができる。
【００２９】
また、アナログブロック２における容量素子１９を、さらにノイズから保護したい場合には、容量素子１９と、パッド８とを、デジタルブロック１から可及的に離した位置に設けるとよい。
【００３０】
また、本実施の形態では、基板電位固定領域２０は、平面視において容量素子１９の４面全体を完全に囲うものとして説明したが、これに限ったものではなく、基板電位固定領域２０は、配線などの関係から数十μｍ程度開口してもよい。しかし、基板電位固定領域２０は、アナログ回路の基板電位固定用にデジタル回路と独立して配線して、デジタル回路からの影響を低減することを目的としているため、開口せずに平面視において容量素子１９を完全に囲むことが望ましい。
【００３１】
＜実施の形態２＞
実施の形態１では、デジタルブロック１より発生するノイズを、パッド８を介してアナログ回路のグランド電位に吸収させた。この場合、ノイズによりアナログ回路のグランドが多少なりとも変動する。そのため、グランドで電位を固定していたアナログ回路の精度が劣化する要因となりうる。
【００３２】
本実施の形態に係る半導体装置は、図５、図６に示すように、基板電位固定領域２０に接続されたパッドは、基板電位固定領域２０専用のパッド２３である。そして、このパッド２３は、グランド配線７と独立して設けられた配線２２を介して、基板電位固定領域２０と接続される。ここで、パッド２３には、パッド８と独立したグランド電位が外部から付与されているものとする。他の構成については、実施の形態１と同様であるものとする。
【００３３】
以上の構成からなる本実施の形態に係る半導体装置によれば、実施の形態１の効果に加え、アナログブロック２のアナログ回路に、基板電位固定領域２０とは独立したグランド電位を与えることができるため、グランド電位変動によるアナログ回路の精度劣化を防ぐことができる。
【００３４】
＜実施の形態３＞
本実施の形態では、図７に示すように、アナログブロック２に所定の半導体素子群３が設けられている。この半導体素子群３は、複数の所定の半導体素子、例えば、容量素子１９をグループ化してなる。本実施の形態に係る半導体装置では、デジタルブロック１より発生するノイズから、半導体素子群３をさらに保護するため、基板電位固定領域２０は、図７および図８に示すように、半導体素子群３における個々の容量素子１９の各々を平面視で囲む。他の構成については、実施の形態１と同様であるものとする。
【００３５】
以上のように形成された半導体装置によれば、デジタルブロック１より発生するノイズから、容量素子１９の各々をさらに確実に保護することができる。また、近年の微細プロセスにおいて、半導体素子の占有率、つまり、一定領域ごとに半導体素子が占める割合がばらつくことにより、半導体素子の特性がばらくつくという問題がある。しかし、以上のように構成された半導体装置によれば、半導体素子群３の全体エリアが大きくなった場合でも、基板電位固定領域２０を適度に設けることにより、半導体素子の占有率が過剰にばらつくのを防ぐという効果も得ることができる。
【図面の簡単な説明】
【００３６】
【図１】従来の半導体装置の構成を示す上面図である。
【図２】従来の半導体装置の構成を示す断面図である。
【図３】実施の形態１に係る半導体装置の構成を示す上面図である。
【図４】実施の形態１に係る半導体装置の構成を示す断面図である。
【図５】実施の形態２に係る半導体装置の構成を示す上面図である。
【図６】実施の形態２に係る半導体装置の構成を示す断面図である。
【図７】実施の形態３に係る半導体装置の構成を示す上面図である。
【図８】実施の形態３に係る半導体装置の構成を示す断面図である。
【符号の説明】
【００３７】
１  デジタルブロック、２  アナログブロック、３  半導体素子群、４，２０  基板電位固定領域、５，７，２２  配線、６，８，２３  パッド、９  ディープウェル、１０，１３，１４  電位、１１，１２，１５，１６，１８  ゲート、１７  端子、１９  容量素子、２１  半導体基板、３１，３５，３９  Ｎ型ウェル、３２，３６  Ｎ＋型導電領域、３３，３７，４４，４５  Ｐ型ウェル、３４，３８  Ｐ＋型導電領域、４１  素子分離、４２，４３  Ｓ／Ｄ領域。
【図１】
0005174434.tif 000002
【図２】
0005174434.tif 000003
【図３】
0005174434.tif 000004
【図４】
0005174434.tif 000005
【図５】
0005174434.tif 000006
【図６】
0005174434.tif 000007
【図７】
0005174434.tif 000008
【図８】
0005174434.tif 000009