(57)【特許請求の範囲】
【請求項１】
磁気抵抗を基にしたメモリとともに用いる回路であって、
第１の入力、第２の入力、およびイネーブル入力を有するセンスアンプと、
前記磁気抵抗を基にしたメモリのセルの出力に結合された第１の増幅器と、
前記セルの出力の基準に結合された第２の増幅器と、
前記磁気抵抗を基にしたメモリの動作可能なセル内に含まれる素子に対応する少なくとも１つの素子を含むトラッキング回路セルに結合された第３のデジタル制御可能な増幅器と、
を備え、
前記第１の入力は前記第１の増幅器に結合され、前記第２の入力は前記第２の増幅器に結合され、前記イネーブル入力は論理回路を介して前記第３のデジタル制御可能な増幅器に結合され、
前記トラッキング回路セルは、前記トラッキング回路セルにおいて供給される読み出し信号の受信に応答して、トラッキングセル出力を生成するように構成され、
前記第３のデジタル制御可能な増幅器は、前記トラッキングセル出力に応答してトラッキング信号を生成し、前記トラッキング信号を生成する際に選択的な遅延を供給するように構成され、
前記トラッキング信号はイネーブル信号を開始するために使用される回路。
【請求項２】
前記トラッキング回路セルは、前記磁気抵抗を基にしたメモリ内の動作可能なセル内に含まれる受動素子および能動素子に対応する少なくとも１つの受動素子および少なくとも１つの能動素子を含む請求項１に記載の回路。
【請求項３】
前記トラッキング回路セルは、前記磁気抵抗を基にしたメモリ中に配置された複数のトラッキングセルを含む請求項１に記載の回路。
【請求項４】
前記第３のデジタル制御可能な増幅器は、前記センスアンプのイネーブル入力に結合された制御可能な遅延回路を含む請求項１に記載の回路。
【請求項５】
前記制御可能な遅延回路の出力を受信し、前記センスアンプのイネーブル入力に遅延イ
ネーブル信号を提供するように構成された論理回路をさらに備える請求項４に記載の回路。
【請求項６】
前記制御可能な遅延回路において導入される遅延は、信号乖離時間とメモリアクセス時間とのバランスを取るために選択可能である請求項４に記載の回路。
【請求項７】
前記第３のデジタル制御可能な増幅器は、前記制御可能な遅延回路の出力電圧レベルを設定するように構成されたプリチャージ回路を備える請求項４に記載の回路。
【請求項８】
磁気ランダムアクセスメモリ(MRAM)アレイ内に配置されたMRAMセルを含むトラッキングセルを備え、前記MRAMアレイは複数のMRAMセルを含み、
前記トラッキングセルの出力を受信するように構成されたアナログ増幅器を含むトラッキング増幅器と、
デジタル制御信号を受信して、前記受信されたデジタル制御信号に基づいて前記トラッキング増幅器の出力のタイミングを制御するように構成された制御可能な遅延回路と、
をさらに備え、
前記トラッキング増幅器の出力は、前記MRAMセル内のデータ値の読み出しを開始するために使用されるイネーブル信号を開始するために使用される装置。
【請求項９】
前記トラッキングセルは、既知の電圧にプリチャージされて前記トラッキング増幅器のための基準電圧を定めるように構成された請求項８に記載の装置。
【請求項１０】
前記デジタル制御信号は、前記トラッキング増幅器の前記トラッキングセルの出力への応答に基づいて選択される請求項８に記載の装置。
【請求項１１】
前記トラッキング増幅器に結合され、データの格納のためには使用されない複数のトラッキングセルをさらに備え、前記デジタル制御信号は、前記複数のトラッキングセルの平均の応答に基づいて選択される請求項１０に記載の装置。
【請求項１２】
前記制御可能な遅延回路は、前記トラッキング増幅器に動作可能に結合された複数のクランプトランジスタを含み、前記複数のクランプトランジスタの各クランプトランジスタは、前記デジタル制御信号に含まれる複数のビットの１つに応答して前記トラッキング増幅器の出力を遅延させる請求項８に記載の装置。
【請求項１３】
前記トラッキング増幅器の出力を増幅して前記イネーブル信号を生成するように構成された論理回路をさらに備える請求項８に記載の装置。
【請求項１４】
前記論理回路は、第１の信号インバータおよび第２の信号インバータを含み、前記第１の信号インバータは前記トラッキング増幅器の出力を受信し、前記第２の信号インバータは前記第１の信号インバータの出力を受信する請求項１３に記載の装置。
【請求項１５】
磁気ランダムアクセスメモリ(MRAM)デバイス内のデータ値の読み出しを開始するために使用されるイネーブル信号のタイミングを制御する方法であって、
複数のメモリセル回路を含むMRAMデバイスを、トラッキング回路を含むように構成するステップを含み、
前記トラッキング回路は、
前記MRAMデバイスにおいて供給される読み出し信号の受信に応答して、MRAMトラッキングセル出力を生成するように構成された少なくとも１つのMRAMトラッキングセルと、
前記MRAMトラッキングセル出力に応答してトラッキング信号を生成し、前記トラッキング信号を生成する際に選択的な遅延を供給するように構成されたトラッキング増幅器と、
を含み、
前記トラッキング信号はイネーブル信号を開始するために使用される方法。
【請求項１６】
前記MRAMデバイスの複数のメモリセル回路からデータ値を読み出すように構成されたセンスアンプのイネーブル入力に動作可能に前記トラッキング信号を結合するステップをさらに含む請求項１５に記載の方法。
【請求項１７】
前記トラッキング信号のレベルに対応するデジタル信号電圧を生成するように構成された論理回路により、前記センスアンプのイネーブル入力に動作可能に前記トラッキング信号を結合するステップをさらに含む請求項１６に記載の方法。
【請求項１８】
前記読み出し信号に応答して、前記トラッキング回路の応答に基づいて前記トラッキング信号を生成する際の選択的な遅延を決定するステップをさらに含み、前記トラッキング回路の応答は、前記MRAMデバイスのメモリセル回路の応答を示すとみなされる請求項１５に記載の方法。
【請求項１９】
前記トラッキング増幅器は、デジタル制御信号を受信するように構成されたデジタル制御可能な増幅器を含み、前記デジタル制御信号は、前記デジタル制御可能なトラッキング増幅器により供給される選択的な遅延を制御するように構成された請求項１５に記載の方法。
【請求項２０】
前記デジタル制御可能な増幅器はクランプ回路を含み、前記クランプ回路は、前記デジタル制御信号に応答して前記トラッキング回路に前記選択的な遅延を供給させるように構成された請求項１９に記載の方法。
【請求項２１】
前記トラッキング回路は複数のMRAMトラッキングセルを含み、前記MRAMトラッキングセルのそれぞれは個々のMRAMトラッキングセル出力を提供し、
前記複数のMRAMトラッキングセルのそれぞれの個々のMRAMトラッキングセル出力は平均されて前記トラッキング増幅器により受信されるMRAMトラッキングセル出力を生成する請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、ランダムアクセスメモリ(RAM)デバイスに格納されるデータを読み出すことに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ(MRAM)デバイスなどの、抵抗を基にしたメモリデバイスに格納されたデータを読み出すために、センスアンプが使用される。典型的には、MRAMデバイスでは、第1のアナログ増幅器が、選択されたMRAMセルの出力値を増幅し、第2のアナログ増幅器が、基準セル(reference cell)の出力を増幅する。センスアンプは、受信する出力値を比較する。基準セルの出力に対するMRAMセルの出力に応じて、センスアンプは、MRAMセルの出力がハイ値(high value)として読み出されるべきか、それともロー値(low value)として読み出されるべきかを決定し、デジタル論理回路により読み出され得るハイ出力またはロー出力を、それぞれ生成する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一般には、MRAMセルの読み出し動作が開始される時間から、値がデジタルセンスアンプにより正確に読み出され得る時間までの遅延が存在する。読み出し動作が開始されるとき、選択されたMRAMセルおよび基準セルを読み出すアナログ増幅器は、類似する出力を生成し、これらの出力は、短い遅延の後で乖離し、MRAMセルの出力がハイのレベル出力であると決定されるべきか、それともローのレベル出力であると決定されるべきかを示す。デジタルセンスアンプが、読み出し動作が開始された後で、必要以上に早く、これらの出力を比較するとき、選択されたMRAMセルの出力および基準出力は、選択されたメモリセルで示されるデータ値の正確な読み出しを可能にするほどには、十分に乖離していない場合がある。他方では、デジタルセンスアンプでの比較を、アナログ増幅器の出力を乖離させるのに適切であるよりも長く遅延させることで、メモリデバイスの性能が低下する。
【課題を解決するための手段】
【０００４】
特定の実施形態では、データを読み出すときの制御される遅延を供給する際に用いる回路が開示される。回路は、第1の入力、第2の入力、およびイネーブル入力を有するセンスアンプを含む。磁気抵抗を基にしたメモリセルの出力に結合される第1の増幅器、および、セルの基準出力に結合される第2の増幅器が、さらに提供される。回路はさらに、トラッキング回路セルに結合されたデジタル制御可能な増幅器を含む。トラッキング回路セルは、磁気抵抗を基にしたメモリのセルに類似する、少なくとも1つの素子を含む。センスアンプの第1の入力は、第1の増幅器に結合され、センスアンプの第2の入力は、第2の増幅器に結合され、イネーブル入力は、論理回路を介して、第3のデジタル制御可能な増幅器に結合される。センスアンプは、論理回路を介して、デジタル制御可能な増幅器からイネーブル信号を受信すると、磁気抵抗を基にしたメモリセルおよび基準セルの出力から受信された増幅値に基づいて、出力値を生成することができる。
【０００５】
別の特定の実施形態では、トラッキングセルを含む装置が開示される。トラッキングセルは、磁気ランダムアクセスメモリ(MRAM)アレイ内に配置されたMRAMセルを含み、MRAMアレイは、複数のMRAMセルを含む。トラッキング増幅器は、トラッキングセルの出力を受信するように構成されたアナログ増幅器を含む。制御可能な遅延回路は、デジタル制御信号を受信して、受信されたデジタル制御信号に基づいて、トラッキング増幅器の出力のタイミングを制御するように構成される。
【０００６】
さらに別の実施形態では、磁気ランダムアクセスメモリ(MRAM)デバイス内のデータ値の読み出しを開始するために使用されるイネーブル信号を時間調節する方法が開示される。複数のメモリセル回路を含むMRAMデバイスは、少なくとも1つのMRAMトラッキングセル回路を含むように構成される。トラッキング回路は、少なくとも1つのMRAMトラッキングセルを含む。MRAMトラッキングセルは、MRAMデバイスで供給される読み出し信号を受信することに応答して、MRAMトラッキングセル出力を生成するように構成される。トラッキング回路はさらに、MRAMトラッキングセル出力に応答するために、MRAMデバイス内にトラッキング増幅器を含む。MRAMトラッキングセル出力に基づいて、トラッキング増幅器は、選択的な遅延の後で、イネーブル信号を開始するために使用されるトラッキング信号を生成する。
【０００７】
本明細書で開示される実施形態により提供される1つの特定の利点によって可能になることは、磁気抵抗を基にしたメモリセルからデータを読み出す際に課される、制御される遅延により、不必要に長い読み出し遅延を課すことなしに、データが正確に読み出されることが可能になるということである。本明細書で開示される実施形態により提供される別の特定の利点は、MRAMデバイスが、処理のばらつきにもかかわらず、容認可能なエラー率を実現することを可能にするようにプログラミングされるべき、制御可能な遅延デバイスを含むことにより、MRAMデバイスの歩留が改善することである。
【０００８】
本開示の他の態様、利点および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、出願全体の検討の後で明らかとなる。
【図面の簡単な説明】
【０００９】
【図１】センスアンプに対してデジタル制御可能な遅延を供給するためのシステムの、特定の例示的な実施形態のブロック図である。
【図２】ハイ値およびロー値を格納するメモリセルの出力を読み出すアナログ増幅器の、特定の例示的な実施形態の出力レベルを示すグラフであり、センスアンプは、メモリセルの出力を様々な時間に読み出すようにイネーブルされる。
【図３】データ値を読み出すためのイネーブル信号の生成を選択的に遅延するように構成されたメモリデバイスの、特定の例示的な実施形態の概略図である。
【図４】ワードライン信号の活性化の後で、様々な例示的な選択可能な遅延に続く、センスアンプのデータ入力読み出しを示す一対のグラフである。
【図５】MRAMデバイスから値を読み出すためにイネーブル信号を開始するように構成されたトラッキング信号を生成する際の遅延を制御する、特定の例示的な実施形態のフローチャートである。
【発明を実施するための形態】
【００１０】
図１は、全体的に100と指定され、センスアンプに対してデジタル制御可能な遅延を有するシステムの、特定の例示的な実施形態のブロック図である。システム100は、磁気ランダムアクセスメモリ(MRAM)アレイ110などの磁気抵抗を基にしたメモリデバイスを含む。システム100はさらに、アナログ増幅器132〜136、論理回路150、およびセンスアンプ160を含む。センスアンプ160の出力180は、MRAMアレイ110内の選択されたメモリセル112などのセルから読み出される、格納値の出力を提供する。
【００１１】
特定の例示的な実施形態では、MRAMアレイ110は、複数のメモリセル、基準セル、およびトラッキング回路セルを含む。説明のために、MRAMアレイ110は、単一の選択されたメモリセル112、基準セル114、および1つまたは複数のトラッキング回路セル116を有するものとして示される。特定の実施形態では、選択されたメモリセル112およびトラッキング回路セル116はそれぞれ、受動素子および能動素子を含む。選択されたメモリセル112およびトラッキング回路セル116は、例えば、磁気トンネル接合 (MTJ)素子120を含む受動素子、および、アクセストランジスタ128を含む能動素子を含む。MTJ素子120は、自由層122、トンネルバリア124、および固定層126を含み、この動作はさらに、図３を参照して以下で説明される。ワードライン118が、特定の行内のMRAMセルをアクセス可能にするための適切な信号を提供するとき、選択されたメモリセル112および基準セル114に格納された値は、データ増幅器132を含む第1の増幅器、および、基準増幅器134を含む第2の増幅器にそれぞれ、利用可能にされる。
【００１２】
セルが、ハイデータビット値またはローデータビット値をそれぞれ示すために、高い抵抗値または低い抵抗値を有するように設定することにより、値が、MTJセル、または他の磁気抵抗を基にしたメモリセルに格納される。電流がセルに供給されるとき、高い抵抗値を有するように設定されたセルは、低い抵抗値を有するように設定されたセルより、高い出力電圧を提供することになる。センスアンプ160などのセンスアンプは、セルにより生成された電圧を、既知の抵抗値レベルを有する基準セルにより生成された電圧との比較の際に読み出す。典型的には、基準セルの抵抗値は、高い抵抗値と低い抵抗値との平均である。したがって、電流がデータセルおよび基準セルに供給されるとき、データセルの電圧出力が基準セルのそれより高いならば、データセルは、ハイデータ値を示すとみなされる。他方では、電流がデータセルおよび基準セルに供給され、データセルの電圧出力が基準セルのそれより低いならば、データセルは、ローデータ値を示すとみなされる。セルの出力をメモリセルと比較することにより、どのような抵抗値で各セルが設定されているか、したがって、どのようなデータ値がセルに格納されているかが決定される。
【００１３】
電流が、選択されたメモリセル112および基準セル114に供給されるとき、データ増幅器132および基準増幅器134は、選択されたメモリセル112および基準セル114の出力値をそれぞれ増幅する。データ増幅器132および基準増幅器134により生成された増幅値は、センスアンプ160に提供される。センスアンプ160は、第1の入力および第2の入力を含み、これは、図１に示される実施形態では、データ入力162、基準入力164、およびイネーブル入力166を含む。
【００１４】
特定の実施形態では、センスアンプ160は、データ入力162および基準入力164でそれぞれ受信される、データ増幅器132および基準増幅器134により生成された増幅値を比較することに基づいて、選択されたメモリセル112がハイ値を格納しているか、それともロー値を格納しているかを示す、出力180での信号を生成する。例えば、データ増幅器132および基準増幅器134により生成される増幅値が、少なくともしきい値だけ乖離し、データ増幅器132により生成される値が、基準増幅器134により生成されるそれより大きいとき、選択されたメモリセル112は、ハイデータ値を示す、すなわち格納していると決定される。他方では、データ増幅器132および基準増幅器134により生成される増幅値が、少なくともしきい値だけ乖離し、データ増幅器132により生成される値が、基準増幅器134により生成される値より小さいとき、選択されたメモリセル112は、ローデータ値を示す、すなわち格納していると決定される。センスアンプ160が、センスアンプ160のイネーブル入力166でイネーブル信号152を受信するとき、センスアンプ160による比較の結果は、出力180として提供される。
【００１５】
センスアンプ160が、データ増幅器132および基準増幅器134により生成された増幅値が、しきい値だけ乖離したことを決定するかどうかは、センスアンプ160が、データ増幅器132および基準増幅器134により生成された増幅値を比較するときの機能であってよい。センスアンプ160が、データ増幅器132および基準増幅器134により生成されたデータ値を、あまりにも早く比較するならば、それらの値は、データ値をハイ値またはロー値として分類すべきかどうかを決定するには、十分に乖離していない場合がある。データ増幅器132および基準増幅器134の出力には、どのような値が選択されたメモリセル112により提供されているかを決定するための比較をセンスアンプ160が実行する前に、出力値の十分な乖離を可能にするのに適した信号乖離時間を可能にするのに十分な遅延が許されるべきである。他方では、許される遅延が、データ増幅器132および基準増幅器134の出力が乖離するのにかかる時間より長いならば、その結果生じる許されるメモリアクセス時間は、必要以上に長い場合があり、したがって、システム100の速度性能が、不必要に低下する場合がある。この挙動はさらに、図２を参照して説明される。
【００１６】
第3の増幅器は、イネーブル信号152により、センスアンプ160の遅延を調整するためにプログラム可能である、デジタル制御可能なトラッキング増幅器136を含む。デジタル制御可能なトラッキング増幅器136は、トラッキング回路セル116の出力値、または、複数のトラッキング回路セル116の出力の平均を受信する。特定の実施形態では、デジタル制御可能なトラッキング増幅器136は、データ増幅器132および基準増幅器134と同様に、MRAMデバイス内の製造部品である。製造部品は、ロット間でのデバイスの製造方法のばらつきのため、または、設計見積からのばらつきに起因して、様々な時間応答を有する場合がある。さらに以下で説明されるように、トラッキング回路セル116を使用して、増幅データ値がセンスアンプ160により高い信頼性で読み出されるための十分な時間を許すために、デジタル制御可能なトラッキング増幅器136の応答性が決定され得る。特定の実施形態では、トラッキング回路セル116は、トラッキングする、すなわち、選択されたメモリセル112および基準セル114の性能を実質的に複製するために、選択されたメモリセル112および基準セル114を複製するように構成される。
【００１７】
デジタル制御可能なトラッキング増幅器136の時間応答が決定されると、この時間応答は、データ増幅器132および基準増幅器134の時間応答をも反映し得るものであるが、デジタル制御信号138が、デジタル制御可能なトラッキング増幅器136により生成されるトラッキング信号140のタイミングを制御するために設定され得る。トラッキング信号140は、論理回路150により増幅され、論理回路150は、例えば、直列に接続され、デジタル入力を制御するように動作可能なレベルで、イネーブル信号152を生成するように動作可能である、1対のインバータを含むことができる。イネーブル信号152は、センスアンプ160のイネーブル入力166により受信される。したがって、イネーブル信号152が、イネーブルレベルに達するとき、データ増幅器132および基準増幅器134により生成される増幅データ値が、安定した値に接近することを可能にする既知の遅延の後で、センスアンプ160は、選択されたメモリセル112に格納されるデータ値を反映する信号を、出力180で生成する。既知の遅延は、デジタル制御信号138により設定されるデジタル制御可能なトラッキング増幅器136の遅延と組み合わされる、論理回路150の伝播遅延の組み合わせを含むことができる。
【００１８】
センスアンプ160が、データ増幅器132および基準増幅器134により生成される増幅値をいつ比較するかを決定する遅延の結果を説明するために、図２では、ハイ値およびロー値を格納するメモリセルの出力を読み出すアナログ増幅器の、特定の例示的な実施形態の出力レベルを示すグラフが図示され、センスアンプは、メモリセルの出力を様々な時間に読み出すようにイネーブルされる。
【００１９】
図２の例では、格納データ値は、基準セルに格納されるロー値に対してハイ値である。グラフ200は、図１のセンスアンプ160などのセンスアンプに対する、ワードライン信号210およびデータ入力信号220の値を示す。データ入力信号220は、データ増幅器132(図１)および基準増幅器134などの増幅器により生成される増幅値を、経時的に示す。示される時間間隔は、t0 230から、t1 232まで、t2 234まで、t3 236までの範囲である。1つの特定の実施形態では、t0 230からt1 232まで、データ入力信号220は、ハイ値とロー値との平均を示す基準値236と等しい。時間t1 232では、ワードライン信号210が、選択されたメモリセルの読み出しを開始させられるとき、例えば、データ入力信号220は、変化し始める。データ入力信号220は、選択されたメモリセルの(先に述べたように、供給される電流に応答して、その抵抗値により決定されるようにして)示される値がハイ値であるとき、より高い電圧値222に向かって上昇する。対照的に、データ入力信号220は、選択されたメモリセル112の示される値がロー値であるとき、より低い電圧値224に向かって低下する。センスアンプ160が、増幅値を比較するようにイネーブルされるのが、第1の制御信号(CS1)に応答してか、それとも後続の第2の制御信号(CS2)に応答してかに応じて、センスアンプ160は、格納データ値に関して様々な値を、出力180で生じさせ得る。
【００２０】
例えば、時間t1 232では、ワードライン信号210はハイ値に遷移し、その結果、選択されたメモリセル112により示されるデータ値が読み出される。t1 232でハイ値に変化するワードライン信号210により、選択されたメモリセル112および基準セル114により示される値は、アクセス可能にされ、アナログ増幅器132および134に結合される。データ入力信号220により示される増幅値は、選択されたメモリセル112により示される値に応じて、ハイ値222またはロー値224に向かって変化し始める。
【００２１】
t2 234までには、選択されたメモリセル112がハイデータ値を示すとき、データ入力信号220は、基準値236からΔCS1-High 242だけ分かれて乖離する。選択されたメモリセル112がローデータ値を示すとき、データ入力信号220は、基準値236からΔCS1-Low 244だけ分かれて乖離する。この例としては、ΔCS1-High 242およびΔCS1-Low 244の分離は、図１のセンスアンプ160などのセンスアンプにより高い信頼性で読み出されるには小さすぎる、不確定の範囲内に含まれるものとする。したがって、t2 234でCS1を用いたイネーブル入力260が、センスアンプ160のイネーブル入力として使用されるならば、ハイ値が誤ってロー値として読み出される場合があり、ロー値が誤ってハイ値として読み出される場合がある。
【００２２】
一方で、t3 236までには、選択されたメモリセル112によりハイデータ値が示されるとき、データ入力信号220は、基準値236からΔCS2-High 252だけ分かれて乖離し、この分離は、例としては、センスアンプ160が、データ入力信号220をハイ値として高い信頼性で読み出すことを可能にする分離を超えるものであるとする。同様に、t3 236までには、選択されたメモリセル112によりローデータ値が示されるとき、データ入力信号220は、基準値236からΔCS2-Low 254だけ分かれて乖離し、この分離は、例としては、センスアンプ160が、データ入力信号220をロー値として高い信頼性で読み出すことを可能にする分離を超えるものであるとする。したがって、t3 236でCS2を用いたイネーブル入力280が、センスアンプ160のイネーブル入力として使用されるならば、センスアンプ160は、データ入力信号がロー値であるか、それともハイ値であるかを正確に読み出すことができることになる。
【００２３】
図２に示されるように、データ値が適した程度の分離に達することができる前に、センスアンプ160がイネーブルされるならば、データ値は誤って読み出される場合がある。センスアンプが、より後の時間でイネーブルされるならば、データ値は、より良好な程度の分離に達することができ、センスアンプ160は、データ値をより高い信頼性で読み出すことができることになる。しかしながら、センスアンプ160をイネーブルする前に経過すべき時間が、必要以上に長く許されるならば、時間性能が犠牲にされることになる。開示される特定の実施形態では、そのメモリセルおよび増幅器を含む、メモリデバイスの応答性を決定するために、いつデータ値が高い信頼性で読み出され得るかを決定するために、トラッキング回路セル116が使用される。次いで、デジタル制御可能なトラッキング増幅器136は、信頼性と時間性能とのバランスを取るため、いつイネーブル信号がセンスアンプ160に供給されるかを設定するために、デジタル制御信号138を使用するように構成され得る。
【００２４】
図３は、データ値を読み出すためのイネーブル信号の生成を選択的に遅延するように構成されたメモリデバイス300の、特定の例示的な実施形態の概略図である。メモリデバイス300は、MRAMアレイ310、データ増幅器320、基準増幅器330、デジタル制御可能なトラッキング増幅器340、論理回路360、および、データ信号390を生成するように構成されたセンスアンプ380を含む。図１のブロック図の場合のように、そのようなシステムは、複数のデータセル、基準セル、トラッキングセル、増幅器、および他のデバイスを含むことができるが、例としては、単一の選択されたデータセル312、単一の基準セル314、単一のトラッキングセル316、単一のデータ増幅器320、単一の基準増幅器330、単一のデジタル制御可能なトラッキング増幅器340、単一の論理回路360、および、単一のセンスアンプ380のみが示され、説明される。図１のシステム100でのように、イネーブル信号370により、データ値が、データ信号390を生成するために、センスアンプ380で、基準信号と比較される。イネーブル信号370は、デジタル制御可能なトラッキング増幅器340により生成されるトラッキング信号342に基づいて、論理回路360により生成される。したがって、イネーブル信号370のタイミングは、制御可能な遅延回路344に供給されるデジタル制御信号346により、デジタル制御可能なトラッキング増幅器340によって指図され得る。
【００２５】
データ増幅器320および基準増幅器330はそれぞれ、クランプトランジスタおよび選択されたトランジスタに結合される、pチャネル金属酸化膜半導体(PMOS)トランジスタなどの負荷デバイスを含む。クランプ電圧Vclamp 324は、データ増幅器320を通る読み出し電流Iread1 338、および基準増幅器330を通る読み出し電流Iread2 339を制限するために、クランプトランジスタの制御端子に供給される。セル選択信号322は、選択されたデータセル312をデータ増幅器320に選択的に結合するために、および、基準セル314を基準増幅器330に結合するために、マルチプレクサのトランジスタなどの選択されたトランジスタの制御端子に供給される。
【００２６】
選択されたデータセル312は、アクセストランジスタに結合される磁気トンネル接合(MTJ)素子を含む。MTJ素子は、MTJの固定層に対して平行または反平行の方向にある磁気モーメントを有するMTJの自由層により、MTJ素子によって表される抵抗値に応じてデータ値を格納する。説明のために、MTJ素子は、論理ハイ値または論理ロー値のいずれかを示すことができる抵抗器(Rmtj)として示される。
【００２７】
データ読み出し動作は、適切な選択信号322をデータ増幅器320の選択されたトランジスタに供給することによって、データ増幅器320を選択されたデータセル312に結合することにより、および、選択されたデータセル312のアクセストランジスタを、ワードライン(WL)314での適切な信号によってオンにすることにより実行される。選択されたデータセル312のMTJ素子の抵抗値は、電源電圧(Vdd)から、負荷デバイス、クランプトランジスタ、選択されたトランジスタ、MTJ素子およびアクセストランジスタを通って、アースへ流れる読み出し電流Iread1 338に反映される。クランプ電圧Vclamp 324は、選択されたデータセル312で格納されるデータ値を乱さないように、読み出し電流Iread1 338を制限するために、クランプトランジスタの制御端子に供給される。
【００２８】
データ増幅器320内の、負荷デバイスがクランプトランジスタに結合されているノードでの電圧は、データ信号326として、データ増幅器320により出力される。データ信号326は、読み出し動作が開始するときに初期値を有することができ、図２の220で示されるように、選択されたデータセル312で格納されるデータ値に基づいて、最終値に落ち着くことができる。最終値に落ち着くために必要な所定の時間は、クランプトランジスタの強度に応じて変動する場合があり、データ信号326はさらに、処理のばらつきおよび熱雑音などの要因により影響を受ける場合がある。
【００２９】
先に述べたように、選択されたデータセル312および基準セル314に格納された値が、アクセス可能にされる時間と、値が、選択されたデータセル312により示されるデータ値を正確に指示する分離レベルに達する時間との間の遅延が存在する。ワイヤおよびトランジスタの構成から生じる容量性電荷、および誘導効果、および抵抗性効果の遅延もまた、トラッキング信号342およびイネーブル信号370の論理電圧レベル遷移での遅延を発生させる。システム300の設計および製造方法により、トラッキング信号342の遷移が生成される前に、格納データ値を正確に読み出すための適した分離が提供されるならば、センスアンプ380がデータ値を高い信頼性で読み出すことを可能にする前に、さらなる遅延は必要ではないということが決定され得る。しかしながら、さらなる分離を可能にするためのさらなる遅延が適切である場合には、デジタル制御信号346は、デジタル制御可能なトラッキング増幅器340が、イネーブル信号370を開始するトラッキング信号342を提供することを遅延させるために、制御可能な遅延回路344を関与させることができる。
【００３０】
1つの特定の実施形態では、制御可能な遅延回路344は、共通に結合されるソースおよび共通に結合されるドレインを有する、複数のクランプトランジスタ344a〜344d、および常時オンのクランプトランジスタ345を含むクランプ回路を含む。デジタル制御信号346は、複数のクランプトランジスタ344a〜344dの中で選択されるトランジスタのゲートを選択的に活性化するように構成される、一連のビットを含む。見かけを簡単にするために、デジタル制御信号は、制御可能な遅延回路344の複数のクランプトランジスタ344a〜344dのそれぞれのゲートに対して、1ビットの制御信号を選択的に供給するように構成された、マルチビットバスを含むものとする。メモリデバイス300の物理的な実装では、デジタル制御信号346のビットのそれぞれを受信するために、外部ピンが含まれる場合があり、または、複数のピンが、デジタル制御信号346の複数の組み合わせのそれぞれを示すように分離され得る値を受信する場合がある。あるいは、デジタル制御信号346を受信するための外部ピンが、メモリデバイス300上に提供されていないときは、デジタル制御信号346のビットは、メモリデバイスの構成および使用を制御することにより選択可能な、他の既知のビット値に関連づけられる場合がある。
【００３１】
図３に示される特定の実施形態に示されるように、複数のクランプトランジスタ344a〜344dおよびクランプトランジスタ345は、Vclamp 324を受信するクランプトランジスタが、データ増幅器320および基準増幅器330内で挿入される点と等価な点で、デジタル制御可能なトラッキング増幅器340内で同様に挿入される。クランプトランジスタ344a〜344dおよび345はそれぞれが、データ増幅器320および基準増幅器330のクランプトランジスタとほぼ類似するように構成され得る。複数のクランプトランジスタ344a〜344dを選択的にイネーブルすることにより、ワードラインWL314が活性化された後で、論理回路360への入力で認識されるのに十分なトラッキング信号342の電圧変化を生成する際の遅延を変化させる。
【００３２】
「0000」のデジタル制御信号346を供給することなどにより、すべてのクランプトランジスタ344a〜344dをオフにすることが、制御可能な遅延回路344の構成では、結果として最短のプログラム可能な遅延となる。その結果、トラッキング信号342の電圧遷移は、ワードラインWL314での読み出し信号が供給される時間に、またはその後で、制御可能な遅延回路344から、可能な限り最小の遅延の後で生成されることになる。したがって、制御可能な遅延回路344からのさらなる遅延が、最小またはないことが適切であると決定されるならば、「0000」のデジタル制御信号346が、制御可能な遅延回路に供給され得る。
【００３３】
あるいは、データ増幅器320および基準増幅器330の出力が、安定であり、十分に乖離したレベルに達することを可能にするために、さらなる遅延が挿入されるべきであると決定されるならば、制御可能な遅延回路344に供給されるデジタル制御信号346は、さらなる遅延を提供するために調整され得る。例えば、「1111」のデジタル制御信号を供給することなどにより、複数のクランプトランジスタ344a〜344dのすべてを活性化することによって、トラッキング信号342の電圧遷移の前に、制御可能な遅延回路344から、可能な限り最長の遅延が生成される。それに対応して、デジタル制御信号346に対して、4ビットコードの他の並べ替えを供給することが、結果として、選択可能な範囲の様々な遅延となり得る。制御可能な遅延回路344に含まれる複数のトランジスタを増加または減少させることにより、さらなる範囲の選択可能な遅延が使用可能になり得る。
【００３４】
Itrack 348は、トラッキングセル316でのデータ値を変化させるために必要な臨界電流を超える可能性がある。しかしながら、Itrack 348が臨界電流を超えるならば、トラッキングセル316でのデータ値は、ロー値に設定されてよく、その結果、論理ロー値は、トラッキング回路の動作を悪化させることなく、トラッキングセル316に書き込まれることになる。
【００３５】
特定の実施形態では、制御可能な遅延回路344は、プリチャージ回路350を含む。プリチャージ回路350は、制御可能な遅延回路344の出力が、アースまたは論理ロー値などの所定のレベルにプリチャージされることを可能にする。この例示される実施形態では、プリチャージ回路350に供給されるハイ制御値は、負荷PMOSのゲートを分離し、トラッキング信号342をアースに固定する。プリチャージ回路に供給される制御値がロー値に遷移するとき、負荷PMOSは、ダイオード接続構成で再結合され、トラッキング信号342は、アースから解放される。トラッキングセル316はロー値を格納しているので、トラッキング信号342の電圧レベルは、論理ロー値から論理ハイ値へ上昇することになり、これは、論理回路360への入力で、活性化されるクランプトランジスタ344a〜344dの数に影響を受ける速度での、ローからハイへの遷移として検出可能である。
【００３６】
デバイスまたはデバイスのグループの分離特性が決定されると、イネーブル信号370をセンスアンプ380に供給するタイミングを制御するために、デジタル制御信号346が設定され得る。先に述べたように、必要ならば、データ増幅器320のデータ信号326の出力、および、基準増幅器330の基準信号336の出力が、センスアンプ380が選択されたデータセル312で示される格納データ値を正確に読み出すための分離に達することを可能にするように、遅延が供給されることが望ましい。したがって、デジタル制御信号346は、格納データ値の正確な読み出しを考慮して設定されるべきである。他方では、デジタル制御信号346は、メモリ検索処理を過度に低速にしないように設定されるべきである。適切なデジタル制御信号346を選択するために、既知の格納値の実験的な分析が利用され得る。
【００３７】
例えば、適切なデジタル制御信号346を選択する際には、デジタル制御信号346は最初に、トラッキング信号342の論理遷移を生成する際に、可能な限り最大の遅延を供給するように設定され得る。次いで、メモリデバイス300は、連続的に短くなる遅延をもたらすデジタル制御信号346としてのコードを、選択されるエラー率を超えて誤ったデータ値が読み出されるまで供給することにより、検査され得る。この時点で、デジタル制御信号346として供給されるコードは、次いで、データ読み出しエラーの数を容認可能なエラー率より低く減少させることを意図して選択される量だけ、供給される遅延を増加させるように変化され得る。容認可能なエラー率は、ゼロ(0)エラーほど低くてもよく、または、指定された数のデータ読み出しエラーを許容してもよい。
【００３８】
制御可能な遅延回路344を含むことにより、メモリデバイス300の製造歩留は向上され得る。遅延デバイスを含まない、または、調整不可能な遅延デバイスを含むメモリデバイスでは、データ値を読み出す際に生じるエラー率は、しきい値に達する、またはそれを超える可能性があり、メモリデバイスは、(特定の製造ロットに含まれるいくつかのメモリデバイスを除いて)処分されなければならない場合がある。遅延デバイスを含まない、または、調整不可能な遅延デバイスを含むメモリデバイスとは対照的に、本明細書で開示されるメモリデバイス300の実施形態は、メモリデバイスが許されるレベル内のエラー率を表すように、メモリセルの読み出しを遅延する際に調整がなされることを可能にすることができる。
【００３９】
トラッキング信号342が生成されると、トラッキング信号342は、論理回路360に供給され、論理回路360は、1つの特定の実施形態では、トラッキング信号342により供給されるハイまたはローのデータ値を増幅するために直列に接続される、第1のインバータ362および第2のインバータ364を含む。第1のインバータ362は、トラッキング信号342が論理ハイ入力信号として認識されるのに十分に高い電圧に達するとき、トラッキング信号342を反転させ、論理ハイ出力から論理ロー出力に遷移する。第2のインバータ364は、第1のインバータ362の出力を受信し、この場合では、トラッキング信号342をその元の論理値に、および別のデジタルデバイスにより使用可能な電圧レベルで再反転する。したがって、論理回路360の出力は、センスアンプ380に対するイネーブル信号370としての、トラッキング信号342の正しい、デジタルレベルのバージョンを提供する。論理回路360は、トラッキング信号342をイネーブル信号370に変換する際に、伝播遅延を課す場合がある。論理回路360のこの伝播遅延は、伝播遅延が制御可能な遅延回路344により課される遅延に付加することになるため、デジタル制御信号346を設定する際に考慮され得る。
【００４０】
図４は、ワードライン信号の活性化の後で、様々な例示的な選択可能な遅延に続く、センスアンプのデータ入力読み出しを示す一対のグラフである。詳細には、図４は、例えば制御可能な遅延回路344により選択的に遅延されるイネーブル信号が、図３のセンスアンプ380などのセンスアンプにより受信される入力(および、したがって、センスアンプのデータ出力)に、どのように影響を及ぼすかを表す、グラフ400を示す。説明しやすいように、センスアンプは、ハイ値を格納しているデータセルおよびロー値を格納している基準セルからの入力が提供されることになり、したがって、センスアンプの所望の出力はハイ値であるとする。センスアンプから発するべきハイ値の出力のために、入力は、図２を参照して先に述べたように、データ値と基準値との間で、少なくともしきい値だけ、乖離すなわち分離しなければならない。グラフ400は、説明しやすいように簡単にされた一般的な挙動であり、必ずしも、一定の縮尺で表示され得る、または、本開示の範囲を制限するものとして解釈され得るわけではない。
【００４１】
グラフ400は、電圧を、対応する独立の水平軸404方向の時間に対して、対応する従属の垂直軸402方向にプロットする。グラフ400は、Vonしきい値レベル406を示し、このVonしきい値レベル406は、例えば、イネーブル入力がトリガーされることに成功するしきい値、すなわち、第1のデジタルインバータ入力が、その出力をローのレベルに降下させる(さらには、第1のデジタルインバータの出力を受信する第2のデジタルインバータが、その出力を、図３の論理回路360で示されるようなハイのデジタルレベル電圧値に上昇させるようにさせる)のに十分にハイのレベルに達するしきい値を示す。グラフ400はさらに、ワードライン(WL)信号420、ならびに、図３を参照して説明されたような特定の実施形態により生成され得る、例示的な遅延イネーブル信号を示す、最小遅延イネーブル信号422、中間遅延イネーブル信号424、および最大遅延イネーブル信号426を含む、センスアンプに対する複数の遅延イネーブル信号を含む、複数のトリガー信号を示す。グラフ400が、論理回路360により付加される遅延に関係なく、または、別法として、論理回路360により付加される遅延を組み込んで、適切なイネーブル信号の選択を評価するために使用される場合において、複数の遅延イネーブル信号422〜426は、トラッキング信号342を示すことができる。
【００４２】
例えば、最小遅延イネーブル信号422は、複数のクランプトランジスタ344a〜344dのそれぞれが、「0000」のデジタル制御信号346でオフにされるときの、イネーブル信号の供給をもたらす遅延を示すことができる。中間遅延424は、例えば、複数のクランプトランジスタ344a〜344dの半分が、「1100」、「0011」、または同様の並べ替えの4ビットコードのデジタル制御コード346を使用することなどにより活性化されるときに生じる遅延を示すことができる。最大遅延426は、複数のクランプトランジスタ344a〜344dのすべてが、「1111」のデジタル制御コードを使用することなどにより活性化されるときに生じる遅延を示すことができる。
【００４３】
グラフ400は、センスアンプに対するイネーブル信号を選択的に、または制御可能に遅延することができる利点を説明するために、様々な時間でのSA_in入力412の状態を示す。t0 430では、WL信号420は、ハイすなわちアクティブレベルに遷移し始め、このレベルにより、選択されたメモリセルに格納されたデータ値は、図３を参照して説明されたようにアクセス可能になる。t1 431では、WL信号420は、SA_in412によりセンスアンプに対して提供される値が、乖離すなわち分離し始めるために、信号がメモリセルおよびアナログ増幅器を通って伝播し始めたレベルに達する。
【００４４】
t2 432では、WL信号420は、Vonしきい値406に達する。t2 432では、SA_in信号412は、ほとんど乖離していない。したがって、ハイのレベルに達するWL信号420が、センスアンプをイネーブルするために使用されたならば、センスアンプは、示される値を誤って読み出し、誤ったデータ出力を誤って生成する可能性がある。
【００４５】
t0 430では、ハイのレベルに遷移するWL信号420とともに、遅延イネーブル信号422、424および426が、ハイのレベル値に遷移し始める。最小遅延信号422は、t3 433でVonしきい値406に達し、そこでは、SA_in 412の分離は、Δmin 452である。中間遅延信号424は、t4 434でVonしきい値406に達し、そこでは、SA_in 412の分離は、Δmed 454である。最大遅延信号426は、t5 435でVonしきい値406に達し、そこでは、SA_in 412の分離は、Δmax 456である。遅延イネーブル信号のそれぞれがVon 406に達する際に、SA_in 412の分離を評価することにより、遅延イネーブル信号および対応するデジタル遅延信号のどの選択が、読み出しの精度とメモリ読み出し遅延との間での適切なバランスを与えるかが決定され得る。一般には、より長い遅延は、より良好な分離をもたらすが、精度と速度との間の何らかの望ましいトレードオフが選択される場合もある。
【００４６】
図５は、MRAMデバイスから値を読み出すためにイネーブル信号を開始するように構成されたトラッキング信号を生成する際の遅延を制御する、特定の例示的な実施形態のフローチャート500である。502では、MRAMデバイスは、複数のメモリセル、および、MRAMトラッキングセルを含むトラッキング回路、およびデジタル制御可能なトラッキング増幅器を含むように構成される。504では、少なくとも1つのMRAMトラッキングセルが、MRAMデバイスに供給される読み出し信号に応答して、MRAMトラッキングセル出力を生成するように構成される。506では、デジタル制御可能な増幅器は、MRAMセルトラッキング出力に応答してトラッキング信号を生成し、トラッキング信号を生成する際に選択的な遅延を供給するように構成される。
【００４７】
図５の方法の特定の実施形態によれば、トラッキング信号は、MRAMデバイスの複数のメモリ回路からデータ値を読み出すように構成されたセンスアンプのイネーブル入力に結合され得る。トラッキング信号は、トラッキング信号のレベルに対応してデジタル信号電圧を生成するように構成された論理回路により、センスアンプのイネーブル入力に結合され得る。他の特定の実施形態によれば、トラッキング回路の応答に基づいてトラッキング信号を生成する際の選択的な遅延は読み出し信号に応答し、ここで、トラッキング回路の応答は、MRAMデバイスのメモリセル回路の応答を示すとみなされる。デジタル制御可能な増幅器は、デジタル制御可能なトラッキング増幅器により供給される選択的な遅延を制御するように構成されたデジタル制御信号を受信することができる。1つの実施形態では、デジタル制御可能なトラッキング増幅器は、トラッキング回路に、デジタル制御信号に応答して選択的な遅延を供給させるクランプ回路を含むことができる。さらには、別の特定の実施形態では、トラッキング回路は、複数のMRAMトラッキングセルを含むことができる。MRAMトラッキングセルのそれぞれは、個別のMRAMトラッキングセル出力を提供する。複数のMRAMトラッキングセルのそれぞれの個別のMRAMトラッキングセル出力は、デジタル制御可能なトラッキング増幅器により受信されるMRAMトラッキングセル出力を生成するために平均がとられる。
【００４８】
当業者であれば、本明細書で開示される実施形態に関連して説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせとして実施され得ることを、さらに理解するであろう。ハードウェアとソフトウェアとの、この互換性を明瞭に説明するために、様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップが、それらの機能性に関して全体的に、先に説明された。そのような機能性が実施されるのが、ハードウェアとしてか、それともソフトウェアとしてかは、特定の用途、および、システム全体に課せられる設計の制限により決まる。当業者であれば、説明された機能性を、様々な方法で、それぞれの特定の用途に対して実施することができるが、そのような実施形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈すべきではない。
【００４９】
本明細書で開示される実施形態に関連して説明される方法またはアルゴリズムのステップは、直接ハードウェアで、プロセッサにより実行されるソフトウェアモジュールで、またはこの2つの組み合わせで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、リードオンリーメモリ(ROM)、プログラマブルリードオンリーメモリ(PROM)、消去可能プログラマブルリードオンリーメモリ(EPROM)、電気的消去可能プログラマブルリードオンリーメモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスクリードオンリーメモリ(CD-ROM)、または当技術分野で既知の他の任意の形態の記憶媒体に存在し得る。例示的な記憶媒体は、プロセッサに結合され、それにより、プロセッサは、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができる。その代わりに、記憶媒体は、プロセッサに内蔵され得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)内に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末内に存在し得る。その代わりに、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に、別個の構成要素として存在し得る。
【００５０】
開示された実施形態の先の説明は、いかなる当業者も、開示された実施形態を作製または使用することを可能にするために提供されるものである。これらの実施形態に対する様々な修正が、当業者にとって容易に明らかになり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることを意図するものではなく、以下の特許請求の範囲により定義されるような原理および新規の特徴と可能な限り矛盾しない、最大の範囲が許されるべきものである。
【符号の説明】
【００５１】
100  システム
110  MRAMアレイ
112  選択されたメモリセル
114  基準セル
116  トラッキング回路セル
118  ワードライン
120  MTJ素子
122  自由層
124  トンネルバリア
126  固定層
128  アクセストランジスタ
132  データ増幅器
134  基準増幅器
136  デジタル制御可能なトラッキング増幅器
138  デジタル制御信号
140  トラッキング信号
150  論理回路
152  イネーブル信号
160  センスアンプ
162  データ入力
164  基準入力
166  イネーブル入力
180  出力
300  メモリデバイス
310  MRAMアレイ
312  選択されたデータセル
314  基準セル
316  トラッキングセル
320  データ増幅器
322  セル選択信号
324  クランプ電圧
326  データ信号
330  基準増幅器
336  基準信号
338  読み出し電流
339  読み出し電流
340  デジタル制御可能なトラッキング増幅器
342  トラッキング信号
344  制御可能な遅延回路
344a〜344d  クランプトランジスタ
345  クランプトランジスタ
346  デジタル制御信号
350  プリチャージ回路
360  論理回路
362  第1のインバータ
364  第2のインバータ
370  イネーブル信号
380  センスアンプ
390  データ信号
【図１】
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【図２】
0005247890.tif 000003
【図３】
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【図４】
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【図５】
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