(57)【特許請求の範囲】
【請求項１】
複数の誘電体層を積層してなる積層体と、
該積層体の表面に実装され、スイッチングレギュレータ用素子を含む複数のレギュレータ用素子と、
前記複数のレギュレータ用素子が接続し、前記積層体の内部の所定誘電体層の略全面に形成された第１内部グランド電極と、
該第１内部グランド電極に接続し、前記積層体の裏面に形成された第１外部グランド接続端子と、
を備え、
前記第１内部グランド電極は、前記レギュレータ素子毎に、電気的に分割されており、
分割された第１内部グランド電極の個別電極は、それぞれ異なる第１外部グランド接続端子へ接続されている、電源制御回路モジュール。
【請求項２】
前記積層体の裏面に実装された、外部ノイズの影響を受けやすい回路素子と、
前記第１内部グランド電極とは異なる誘電体層の略全面に形成された第２内部グランド電極と、
該第２内部グランド電極に接続し、前記積層体の裏面に形成された第２外部グランド接続端子と、
を備え、
前記外部ノイズの影響を受けやすい回路素子は、前記第２内部グランド電極に接続されている、請求項１に記載の電源制御回路モジュール。
【請求項３】
前記積層体の表面に実装されたレギュレータ用素子は、スイッチングレギュレータ用素子である、請求項２に記載の電源制御回路モジュール。
【請求項４】
前記積層体の積層方向に沿って延びる形状からなり、前記第１内部グランド電極と前記第１外部グランド接続端子とを接続する複数の第１の導電性ビアホールと、
前記積層体の裏面に形成され、前記外部ノイズの影響を受けやすい回路素子を覆うように形成された裏面側絶縁性樹脂と、
前記複数の第１の導電性ビアホールに連続するように前記裏面側絶縁性樹脂に形成された複数の第２の導電性ビアホールと、を備え、
前記複数の第１、第２の導電性ビアホールは、前記外部ノイズの影響を受けやすい回路素子の実装領域を囲むように、配設されている、請求項２または請求項３に記載の電源制御回路モジュール。
【請求項５】
前記第１、第２の導電性ビアホールは、前記スイッチングレギュレータ用素子の発するノイズの前記裏面側絶縁性樹脂での実効波長λＮの１／４未満の間隔で配設されている、請求項４に記載の電源制御回路モジュール。
【請求項６】
前記積層体の所定層には、外部ノイズの影響を受けやすい信号が伝送される線状電極パターンが形成されており、
該線状電極パターンは、前記第２のグランド電極と、当該第２のグランド電極に接続された複数の導電性ビアホールと、該導電性ビアホールによって接続された前記線状電極パターンを基準に前記第２のグランド電極と反対側に形成された平面状電極と、によって、囲まれている、請求項２乃至請求項５の何れか一項に記載の電源制御回路モジュール。
【請求項７】
前記積層体の表面には、前記複数のレギュレータ用素子を内包する形状で且つ電磁波を遮蔽するシールド部材が配設されている、請求項１乃至請求項６の何れか一項に記載の電源制御回路モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のレギュレータを備えた電源制御回路モジュールに関する。
【背景技術】
【０００２】
現在、携帯用電子機器に用いられる回路モジュールは、回路素子の高密度化が要求されている。このため、このような回路モジュールは、特許文献１に示すように、一般的には、電極パターンを有する誘電体層を複数層積層した積層体と、該積層体に実装される実装型電子部品と、によって構成される。
【０００３】
ところで、このような回路モジュールの中には、電源制御回路モジュールもある。電源制御回路モジュールは、各種のレギュレータを備えており、交流電源や直流電池から供給される電力を、出力先（例えば通信制御モジュールや表示制御モジュール）の電力仕様に応じた電圧、電流に変換して出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２３５８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１０（Ａ）は、従来の電源制御回路モジュールの各レギュレータ素子の配置を示す側面図であり、図１０（Ｂ）は従来の電源制御回路モジュールにおける内部グランド電極のパターンの概略形状を示した図である。
【０００６】
従来の電源制御回路モジュール１０Ｐは、積層体２０Ｐと、スイッチングレギュレータ用素子３１と、リニアレギュレータ用素子３２を備える。積層体２０Ｐは、誘電体層２０１Ｐ，２０２Ｐ，２０３Ｐ，２０４Ｐ，２０５Ｐが順次積層されてなる。積層体２０Ｐの誘電体層２０２Ｐ，２０３Ｐの界面には内部グランド電極２２１Ｐが形成されており、誘電体層２０４Ｐ，２０５Ｐの界面には内部グランド電極２２２Ｐが形成されている。複数のスイッチングレギュレータ用素子３１およびリニアレギュレータ用素子３２は、積層体２０Ｐの表面（誘電体層２０１Ｐ）の表面に実装されている。複数のスイッチングレギュレータ用素子３１のグランド端子は、導電性ビアホール２３１Ｐを介して内部グランド電極２２１Ｐに接続されている。内部グランド電極２２１Ｐは導電性ビアホール２４１Ｐを介して内部グランド電極２２２Ｐに接続されている。内部グランド電極２２２Ｐは、導電性ビアホール２５１Ｐを介して、積層体２０Ｐの裏面に形成された外部グランド接続端子２１１Ｐに接続されている。
【０００７】
このように、従来の電源制御回路モジュール１０Ｐは、複数のスイッチングレギュレータ用素子３１とリニアレギュレータ用素子３２とが同じ内部グランド電極２２１Ｐに接続されており、スイッチングレギュレータ用素子３１で発生するノイズがリニアレギュレータ用素子３２に伝搬されないように、各素子が所定の間隔ＤＰをおいて配置されている。もし、この間隔ＤＰよりも短い間隔で各素子を配置すると、スイッチングレギュレータ用素子３１間のノイズによる干渉、およびスイッチングレギュレータ用素子３１からリニアレギュレータ用素子３２へのノイズによる干渉によって、電源制御回路モジュールが出力電圧を安定して制御できなくなる可能性がある。
【０００８】
このため、従来の電源制御回路モジュール１０Ｐでは、この間隔ＤＰを必ず保持しなければならない。これにより、積層体２０Ｐの小型化は容易ではなく、この積層体２０Ｐを含む電源制御回路モジュール１０Ｐの小型化も容易ではない。
【０００９】
したがって、本発明の目的は、電源制御の特性を低下させることなく、より小型な電源制御回路モジュールを提供することにある。
【課題を解決するための手段】
【００１０】
この発明の電源制御回路モジュールは、次の構成を備えることを特徴としている。電源制御回路モジュールは、複数の誘電体層を積層してなる積層体と、該積層体の表面に実装され、スイッチングレギュレータ用素子を含む複数のレギュレータ用素子とを備える。電源制御回路モジュールは、複数のレギュレータ用素子が接続し、積層体の内部の所定誘電体層の略全面に形成された第１内部グランド電極と、この第１内部グランド電極に接続し、積層体の裏面に形成された第１外部グランド接続端子とを備える。この電源制御回路モジュールの第１内部グランド電極は、レギュレータ素子毎に、電気的に分割されている。この分割された第１内部グランド電極を構成する各個別電極は、それぞれ異なる第１外部グランド接続端子へ接続されている。
【００１１】
この構成では、各レギュレータ素子のグランドが積層体内で接続されないため、各レギュレータ素子間のアイソレーションが高くなる。これにより、互いにノイズを発生しやすい複数のスイッチングレギュレータ用素子間のノイズ干渉や、スイッチングレギュレータ用素子からリニアレギュレータ用素子へのノイズ干渉が抑圧される。そして、各個別電極間が電極非形成部によって離間されるため、従来の構成よりも素子間隔を狭くしても、素子間のアイソレーションを十分に確保できる。
【００１２】
また、この発明の電源制御回路モジュールは次の構成を備えることが好ましい。電源制御回路モジュールは、積層体の裏面に実装された外部ノイズの影響を受けやすい回路素子と、第１内部グランド電極とは異なる誘電体層の略全面に形成された第２内部グランド電極と、この第２内部グランド電極に接続し、積層体の裏面に形成された第２外部グランド接続端子と、を備える。そして、外部ノイズの影響を受けやすい回路素子は、第２内部グランド電極に接続されている。
【００１３】
この構成では、ノイズを発生しやすいスイッチングレギュレータ用素子を含む複数のレギュレータ用素子は、積層体の表面に実装され、外部ノイズの影響を受けやすい回路素子は積層体の裏面に実装される。さらに、積層体の表面に実装されるレギュレータ用素子と、積層体の裏面に実装される素子とで、接続される内部グランド電極が異なる。これにより、積層体の表面に実装されるレギュレータ用素子と、積層体の裏面に実装される外部ノイズの影響を受けやすい回路素子との間で、高いアイソレーションを実現できる。したがって、積層体の表面に実装されるレギュレータ用素子で発生したノイズは、積層体の裏面に実装されている外部ノイズの影響を受けやすい回路素子に伝搬されることなく、外部ノイズの影響を受けやすい回路素子を保護できる。
【００１４】
また、この発明の電源制御回路モジュールでは、次の構成を適用することもできる。積層体の表面に実装されたレギュレータ用素子は、スイッチングレギュレータ用素子である。積層体の裏面に実装された外部ノイズの影響を受けやすい回路素子は、リニアレギュレータ用素子またはデジタルＩＣ素子である。
【００１５】
この構成では、ノイズを発生しやすいスイッチングレギュレータ用素子と、ノイズを殆ど発生することなく外部ノイズの影響を受けやすいリニアレギュレータ用素子またはデジタルＩＣ素子とが、積層体の対向する面に実装され、積層体内ではグランド電極も接続しない。したがって、スイッチングレギュレータ用素子が発するノイズが、外部ノイズの影響を受けやすいリニアレギュレータ用素子またはデジタルＩＣ素子に悪影響を及ぼすことを、さらに抑圧できる。
【００１６】
また、この発明の電源制御回路モジュールは、次の構成であることが好ましい。電源制御回路モジュールは、複数の第１の導電性ビアホールと、裏面側絶縁性樹脂と、複数の第２の導電性ビアホールと、を備える。第１の導電性ビアホールは、積層体の積層方向に沿って延びる形状からなり、第１内部グランド電極と第１外部グランド接続端子とを接続する。裏面側絶縁性樹脂は、積層体の裏面に形成され、外部ノイズの影響を受けやすい回路素子を覆うように形成されている。第２の導電性ビアホールは、第１の導電性ビアホールに連続するように裏面側絶縁性樹脂に形成されている。複数の第１、第２の導電性ビアホールは、外部ノイズの影響を受けやすい回路素子の実装領域を囲むように、配設されている。
【００１７】
この構成では、外部ノイズの影響を受けやすい回路素子が、第１、第２の内部グランド電極、第２の導電性ビアホールによって、周囲の五面が囲まれる。これにより、スイッチングレギュレータ用素子の発するノイズから、外部ノイズの影響を受けやすい回路素子を保護できる。さらに、当該電源制御回路モジュールが実装されるマザー基板は、一般的に、電源制御回路モジュールの実装領域の略全域にグランド電極が形成されている。したがって、これを利用することで、外部ノイズの影響を受けやすい回路素子を三次元的にノイズから保護することができる。
【００１８】
また、この発明の電源制御回路モジュールでは、第１、第２の導電性ビアホールは、スイッチングレギュレータ用素子の発するノイズの裏面側絶縁性樹脂での実効波長λＮの１／４未満の間隔で配設されていることが好ましい。
【００１９】
この構成のように、導電性ビアホールの間隔を決定することで、スイッチングレギュレータ用素子の発するノイズは、確実に遮断され、外部ノイズの影響を受けやすい回路素子まで伝搬されることを防止できる。
【００２０】
また、この発明の電源制御回路モジュールは、次の構成であることが好ましい。電源制御回路モジュールを構成する積層体の所定層には、外部ノイズの影響を受けやすい信号が伝送される線状電極パターンが形成されている。線状電極パターンは、第２のグランド電極と、当該第２のグランド電極に接続された複数の導電性ビアホールと、該導電性ビアホールによって接続された線状電極パターンを基準に第２のグランド電極と反対側に形成された平面状電極と、によって、囲まれている。
【００２１】
この構成では、積層体内に、外部ノイズの影響を受けやすい信号が伝送される線状電極パターンを形成する場合を示している。そして、この構成では、第２のグランド電極と、当該第２のグランド電極に接続された複数の導電性ビアホールと、該導電性ビアホールによって接続された線状電極パターンを基準に第２のグランド電極と反対側に形成された平面状電極によって、外部ノイズの影響を受けやすい信号が伝送される線状電極パターンが、ノイズから保護される。
【００２２】
また、この発明の電源制御回路モジュールでは、次の構成であることが好ましい。電源制御回路モジュールの積層体の表面には、複数のレギュレータ用素子を内包する形状で且つ電磁波を遮蔽するシールド部材が配設されている。
【００２３】
この構成では、積層体の表面に実装されたレギュレータ用素子から発するノイズがシール部材で遮蔽される。これにより、積層体の裏面に実装された外部ノイズの影響を受けやすい回路素子への悪影響を、さらに抑圧できる。
【発明の効果】
【００２４】
この発明によれば、電源制御の特性を低下させることなく、従来よりも小型の電源制御回路モジュールを実現することができる。
【図面の簡単な説明】
【００２５】
【図１】第１の実施形態に係る電源制御回路モジュール１０の構成を示す側面図、および内部グランド電極のパターンの概略形状を示した図である。
【図２】第２の実施形態に係る電源制御回路モジュール１０Ａの構成を示す側面図である。
【図３】第３の実施形態に係る電源制御回路モジュール１０Ｂの構成を示す側面図である。
【図４】第４の実施形態に係る電源制御回路モジュール１０Ｃの構成を示す側面図である。
【図５】第５の実施形態に係る電源制御回路モジュール１０Ｄの構成を示す側面図である。
【図６】第６の実施形態に係る電源制御回路モジュール１０Ｅの構成を示す側面図である。
【図７】第６の実施形態に係る電源制御回路モジュール１０Ｅをマザー基板６１へ実装した状態を示す側面図である。
【図８】第７の実施形態に係る電源制御回路モジュール１０Ｆをマザー基板６１へ実装した状態を示す側面図である。
【図９】第８の実施形態に係る電源制御回路モジュール１０Ｇをマザー基板６１へ実装した状態を示す側面図である。
【図１０】従来の電源制御回路モジュール１０Ｐの構成を示す側面図、および内部グランド電極のパターンの概略形状を示した図である。
【発明を実施するための形態】
【００２６】
本発明の第１の実施形態に係る電源制御回路モジュールについて、図を参照して説明する。図１（Ａ）は、第１の実施形態に係る電源制御回路モジュール１０の構成を示す側面図であり、図１（Ｂ）は内部グランド電極のパターンの概略形状を示した図である。なお、本実施形態の電源制御回路モジュール１０は、図示する電極パターンの他に電源入力端子や電源出力端子やこれらに接続する配線パターンも備えられているが、以下の説明では、グランド接続する配線パターンのみを図示して説明する。
【００２７】
電源制御回路モジュール１０は、積層体２０、四個のスイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ、一個のリニアレギュレータ用素子３２を備える。
【００２８】
積層体２０は、誘電体層２０１，２０２，２０３，２０４，２０５が順次積層されてなる。誘電体層２０１が最上層となり、誘電体層２０５が最下層となるように構成される。これにより、誘電体層２０１の表面が積層体２０の表面２１となり、誘電体層２０５の裏面が積層体２０の裏面２２となる。
【００２９】
積層体２０の表面２１（誘電体層２０１の表面）には、図示しない実装用ランド電極等が形成されている。積層体２０の表面２１には、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄと、リニアレギュレータ用素子３２が実装されている。これらスイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄとリニアレギュレータ用素子３２とは、上述の実装用ランド電極に実装されている。また、図示しないが、積層体２０の表面２１には、各種の受動素子（インダクタ、キャパシタ等）が実装されており、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１ＤとともにそれぞれにＤＣ−ＤＣコンバータ回路を構成したり、リニアレギュレータ用素子３２とともにＬＤＯ（Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ）レギュレータを構成している。
【００３０】
積層体２０の誘電体層２０２，２０３の界面には、内部グランド電極２２１１，２２１２，２２１３，２２１４，２２１５が形成されている。これら内部グランド電極２１１１，２２１２，２２１３，２２１４，２２１５は、所定幅のグランド電極非形成部３００によって分離されている。電極非形成部３００の幅は、例えば、当該積層体２０に形成する導電性ビアホールの径よりも若干広く設定されている。言い換えれば、積層体２０の製造ばらつきに基づいて、グランド電極非形成部に形成される導電性ビアホールの電極が各内部グランド電極２２１１，２２１２，２２１３，２２１４，２２１５に接触しない程度の幅に設定されている。
【００３１】
内部グランド電極２２１１は、誘電体層の積層方向に沿って見て、スイッチングレギュレータ用素子３１Ａの実装領域を含むような形状で形成されている。内部グランド電極２２１１とスイッチングレギュレータ用素子３１Ａは、誘電体層２０１，２０２を積層方向に沿って貫通する導電性ビアホール２３１１によって接続されている。内部グランド電極２２１１は、誘電体層２０３，２０４，２０５を積層方向に沿って貫通する導電性ビアホール２４１１によって、積層体２０の裏面２２に形成された外部グランド接続端子２１１１に接続されている。
【００３２】
内部グランド電極２２１２は、誘電体層の積層方向に沿って見て、スイッチングレギュレータ用素子３１Ｂの実装領域を含むような形状で形成されている。内部グランド電極２２１２とスイッチングレギュレータ用素子３１Ｂは、誘電体層２０１，２０２を積層方向に沿って貫通する導電性ビアホール２３１２によって接続されている。内部グランド電極２２１２は、誘電体層２０３，２０４，２０５を積層方向に沿って貫通する導電性ビアホール（図示せず）によって、積層体２０の裏面２２に形成された外部グランド接続端子（図示せず）に接続されている。
【００３３】
内部グランド電極２２１３は、誘電体層の積層方向に沿って見て、リニアレギュレータ用素子３２の実装領域を含むような形状で形成されている。内部グランド電極２２１３とリニアレギュレータ用素子３２は、誘電体層２０１，２０２を積層方向に沿って貫通する導電性ビアホール２３１３によって接続されている。内部グランド電極２２１３は、誘電体層２０３，２０４，２０５を積層方向に沿って貫通する導電性ビアホール２４１３によって、積層体２０の裏面２２に形成された外部グランド接続端子２１１３に接続されている。
【００３４】
内部グランド電極２２１４は、誘電体層の積層方向に沿って見て、スイッチングレギュレータ用素子３１Ｃの実装領域を含むような形状で形成されている。内部グランド電極２２１４とスイッチングレギュレータ用素子３１Ｃは、誘電体層２０１，２０２を積層方向に沿って貫通する導電性ビアホール（図示せず）によって接続されている。内部グランド電極２２１４は、誘電体層２０３，２０４，２０５を積層方向に沿って貫通する導電性ビアホール（図示せず）によって、積層体２０の裏面２２に形成された外部グランド接続端子（図示せず）に接続されている。
【００３５】
内部グランド電極２２１５は、誘電体層の積層方向に沿って見て、スイッチングレギュレータ用素子３１Ｄの実装領域を含むような形状で形成されている。内部グランド電極２２１５とスイッチングレギュレータ用素子３１Ｄは、誘電体層２０１，２０２を積層方向に沿って貫通する導電性ビアホール（図示せず）によって接続されている。内部グランド電極２２１５は、誘電体層２０３，２０４，２０５を積層方向に沿って貫通する導電性ビアホール（図示せず）によって、積層体２０の裏面２２に形成された外部グランド接続端子（図示せず）に接続されている。
【００３６】
積層体２０の誘電体層２０４，２０５の界面には、内部グランド電極２２２が形成されている。内部グランド電極２２２は、誘電体層２０４，２０５の界面の略全面に形成されている。内部グランド電極２２２には、局所的にグランド電極非形成領域が設けられており、当該グランド電極非形成領域を、内部グランド電極２２１１，２２１２，２２１３，２２１４，２２１５と導通する導電性ビアホールが貫通している。内部グランド電極２２２は、誘電体層２０５を積層方向に沿って貫通する導電性ビアホール２５１によって、積層体２０の裏面に形成された外部グランド接続端子２１２に接続されている。なお、内部グランド電極２２２は、上述のＤＣ−ＤＣコンバータ回路やＬＤＯレギュレータ以外の回路のグランドとして機能するものであり、必要に応じて省略することもできる。
【００３７】
このような構成とすることで、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ用の内部グランド電極２２１１，２２１２，２２１４，２２１５と、リニアレギュレータ用素子３２用の内部グランド電極２２１３とが、それぞれ電気的に分離されており、各レギュレータ用素子のグランドが、積層体２０内で接続されない。従って、グランド電極を介して、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ間およびスイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄとリニアレギュレータ３２間のノイズの伝搬を抑制できる。
【００３８】
このため、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄとリニアレギュレータ用素子３２を、従来構成よりも近づけて配置しても（Ｄ＜ＤＰ）、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ間でのノイズの相互伝搬や、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄからリニアレギュレータ用素子３２へのノイズの伝搬を抑制できる。これにより、電源制御特性を低下させることなく、レギュレータ用素子の配置間隔を狭くすることができ、従来構成よりも小型の電源制御回路モジュールを実現することができる。
【００３９】
次に、第２の実施形態に係る電源制御回路モジュールについて、図を参照して説明する。図２は、第２の実施形態に係る電源制御回路モジュール１０Ａの構成を示す側面図である。本実施形態の電源制御回路モジュール１０Ａは、スイッチングレギュレータ用素子の配置と、リニアレギュレータ用素子の配置とが、第１の実施形態に示した電源制御回路モジュール１０と異なるものであり、第１の実施形態と同じ構成箇所は説明を簡略化する。
【００４０】
概略的には、本実施形態の電源制御回路モジュール１０Ａでは、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃは積層体２０Ａの表面２１に実装されている。また、リニアレギュレータ用素子３２Ａ，３２Ｂは積層体２０Ａの裏面２２に実装されている。
【００４１】
電源制御回路モジュール１０Ａは、積層体２０Ａ、三個のスイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ、二個のリニアレギュレータ用素子３２Ａ，３２Ｂを備える。
【００４２】
積層体２０Ａは、誘電体層２０１，２０２，２０３，２０４，２０５が順次積層されてなる。誘電体層２０１が最上層となり、誘電体層２０５が最下層となるように構成される。これにより、誘電体層２０１の表面が積層体２０の表面２１となり、誘電体層２０５の裏面が積層体２０の裏面２２となる。
【００４３】
積層体２０Ａの表面２１には、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃが実装されている。
【００４４】
積層体２０Ａの誘電体層２０２，２０３の界面には、内部グランド電極２２１１，２２１２，２２１３が形成されている。これら内部グランド電極２１１１，２２１２，２２１３は、所定幅のグランド電極非形成部３００によって分離されている。
【００４５】
内部グランド電極２２１１は、誘電体層の積層方向に沿って見て、スイッチングレギュレータ用素子３１Ａの実装領域を含むような形状で形成されている。内部グランド電極２２１１とスイッチングレギュレータ用素子３１Ａは、誘電体層２０１，２０２を積層方向に沿って貫通する導電性ビアホール２３１１によって接続されている。内部グランド電極２２１１は、誘電体層２０３，２０４，２０５を積層方向に沿って貫通する導電性ビアホール２４１１によって、積層体２０Ａの裏面２２に形成された外部グランド接続端子２１１１に接続されている。
【００４６】
内部グランド電極２２１２は、誘電体層の積層方向に沿って見て、スイッチングレギュレータ用素子３１Ｂの実装領域を含むような形状で形成されている。内部グランド電極２２１２とスイッチングレギュレータ用素子３１Ｂは、誘電体層２０１，２０２を積層方向に沿って貫通する導電性ビアホール２３１２によって接続されている。内部グランド電極２２１２は、誘電体層２０３，２０４，２０５を積層方向に沿って貫通する導電性ビアホール（図示せず）によって、積層体２０Ａの裏面２２に形成された外部グランド接続端子（図示せず）に接続されている。
【００４７】
内部グランド電極２２１３は、誘電体層の積層方向に沿って見て、スイッチングレギュレータ用素子３１Ｃの実装領域を含むような形状で形成されている。内部グランド電極２２１３とスイッチングレギュレータ用素子３１Ｃは、誘電体層２０１，２０２を積層方向に沿って貫通する導電性ビアホール２３１３によって接続されている。内部グランド電極２２１３は、誘電体層２０３，２０４，２０５を積層方向に沿って貫通する導電性ビアホール２４１３によって、積層体２０Ａの裏面２２に形成された外部グランド接続端子２１１３に接続されている。
【００４８】
積層体２０Ａの裏面２２には、リニアレギュレータ用素子３２Ａ，３２Ｂが実装されている。
【００４９】
積層体２０の誘電体層２０４，２０５の界面には、内部グランド電極２２２が形成されている。内部グランド電極２２２は、誘電体層２０４，２０５の界面の略全面に形成されている。
【００５０】
内部グランド電極２２２は、誘電体層２０５を積層方向に貫通する導電性ビアホール２６１Ａによって、リニアレギュレータ用素子３２Ａへ接続されている。内部グランド電極２２２は、誘電体層２０５を積層方向に貫通する導電性ビアホール２６１Ｂによって、リニアレギュレータ用素子３２Ｂへ接続されている。
【００５１】
内部グランド電極２２２には、局所的にグランド電極非形成領域が設けられており、当該グランド電極非形成領域を、内部グランド電極２２１１，２２１２，２２１３と導通する導電性ビアホールが貫通している。なお、図には内部グランド電極２２１２に接続する導電性ビアホールおよびグランド電極非形成領域は図示されていないが実際には設けられている。
【００５２】
内部グランド電極２２２は、誘電体層２０５を積層方向に沿って貫通する導電性ビアホール２５１によって、積層体２０の裏面に形成された外部グランド接続端子２１２に接続されている。
【００５３】
積層体２０Ａの裏面２２の全面には、リニアレギュレータ用素子３２Ａ，３２Ｂが埋まり込む厚みで絶縁性樹脂４２が配設されている。絶縁性樹脂４２における積層体２０Ａと反対側の面（以下、絶縁性樹脂４２の裏面と称する。）には、上述の積層体２０Ａの裏面に形成された各外部グランド接続端子を含む各端子に接続する外部接続用端子が形成されている。
【００５４】
例えば、絶縁性樹脂４２の裏面形成された外部接続端子２８１１は、絶縁性樹脂４２の厚み方向を貫通するように形成された導電性部材２６１１によって、外部グランド接続端子２１１１に接続されている。絶縁性樹脂４２の裏面形成された外部接続端子２８１３は、絶縁性樹脂４２の厚み方向を貫通するように形成された導電性部材２６１３によって、外部グランド接続端子２１１３に接続されている。絶縁性樹脂４２の裏面形成された外部接続端子２８２は、絶縁性樹脂４２の厚み方向を貫通するように形成された導電性部材２７１によって、外部グランド接続端子２１２に接続されている。なお、導電性部材としては、例えば、導電性ビアホールや金属のピンを使用することができる。
【００５５】
このような構成とすることで、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃと、リニアレギュレータ用素子３２Ａ，３２Ｂとが、積層体２０Ａの異なる面に実装される。特に、本実施形態の構成では、積層体２０Ａを介した両面（表面２１と裏面２２）にそれぞれ実装される。これにより、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃと、リニアレギュレータ用素子３２Ａ，３２Ｂは、近接しない。また、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃ用の内部グランド電極２２１１，２２１２，２２１３と、リニアレギュレータ用素子３２Ａ，３２Ｂ用の内部グランド電極２２２とが、それぞれ電気的に分離されており、各レギュレータ用素子のグランドが、積層体２０内で接続されない。
【００５６】
このため、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃとリニアレギュレータ用素子３２Ａ，３２Ｂとの間のアイソレーションをより高くすることができ、より確実に、ノイズの干渉による電源制御特性の低下を防止できる。さらに、積層体２０Ａの両面に実装することで、同じ数のレギュレータ用素子を積層体の表面のみに実装するよりも、小面積化が可能になる。逆に言えば、同じ面積の積層体を用いて、より多数のレギュレータを備える電源制御回路モジュールを実現することができる。
【００５７】
次に、第３の実施形態に係る電源制御回路モジュールについて、図を参照して説明する。図３は、第３の実施形態に係る電源制御回路モジュール１０Ｂの構成を示す側面図である。本実施形態の電源制御回路モジュール１０Ｂは、第２の実施形態に係る電源制御回路モジュール１０Ａに対して、さらに、積層体２０Ｂの表面側に絶縁性樹脂４１とシールド部材５１とを備えたものであり、他の構成は第２の実施形態に係る電源制御回路モジュール１０Ａと同じである。したがって、以下では異なる箇所のみを説明する。
【００５８】
積層体２０Ｂの表面２１の全面には、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃが埋まり込む厚みで絶縁性樹脂４１が配設されている。さらに絶縁性樹脂４１を覆うように、蓋状のシールド部材５１が配設されている。シールド部材５１は、金属等の導電性材料からなる。
【００５９】
なお、この際、積層体２０Ｂの表面２１側となる誘電体層２０１Ｂ，２０２Ｂは、電源制御回路モジュールの低背化のために、外周が削られていてもよい。そして、シールド部材５１は、誘電体層２０１Ｂ，２０２Ｂも覆うように配設されている。
【００６０】
シールド部材５１は、内部グランド電極２２１１，２２１３等に接続されている。これにより、シールド部材５１は、グランドに接続される。
【００６１】
このような構成とすることで、上述の第２の実施形態に示した効果とともに、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃが動作することによって放射されるノイズがシールド部材５１で遮断されて、外部に放射されない。また、絶縁性樹脂４２およびシールド部材５１を介して、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃで発生した熱が効果的に外部へ放射されるため、放熱性の高い電源制御回路モジュールを実現することができる。特に、熱伝導率が高い絶縁性樹脂を用いれば、より放熱性の高い電源制御回路モジュールを実現することができる。
【００６２】
なお、スイッチングレギュレータ用素子から外部へ放射されるノイズは、スイッチングレギュレータ用素子に接続する内部グランド電極に漏洩するノイズと比較して、十分に小さい。このため、シールド部材５１に伝搬するノイズは極小さい。さらに、シールド部材５１は積層体の外部グランド接続端子に接続されている。したがって、複数のスイッチングレギュレータ用素子のそれぞれが発したノイズがシールド部材５１に伝搬されても、相互に悪影響を与えることはない。
【００６３】
以上のように、本実施形態の構成を用いれば、より信頼性の高い電源制御回路モジュールを実現することができる。
【００６４】
次に、第４の実施形態に係る電源制御回路モジュールについて、図を参照して説明する。図４は、第４の実施形態に係る電源制御回路モジュール１０Ｃの構成を示す側面図である。本実施形態の電源制御回路モジュール１０Ｃは、第３の実施形態に係るモジュール１０Ｂにおけるリニアレギュレータ用素子３２Ａ，３２Ｂに替えて、積層体２０Ｃの裏面２２に、デジタルＩＣ５０を実装したものである。したがって、以下では、第３の実施形態の電源制御回路モジュール１０Ｂと異なる箇所のみを具体的に説明する。
【００６５】
積層体２０Ｃの裏面２２には、デジタルＩＣ５０が実装されている。デジタルＩＣとは、例えば、シリアルインターフェース制御用ＩＣ、ＵＳＢ制御用ＩＣ、論理ＩＣ、マイクロプロセッサ、オーディオＩＣ、およびビデオＩＣ等のデジタル信号で制御等を行うＩＣである。
【００６６】
内部グランド電極２２２は、誘電体層２０５を積層方向に貫通する導電性ビアホール２６２によって、デジタルＩＣ５０へ接続されている。
【００６７】
内部グランド電極２２２は、誘電体層２０５を積層方向に沿って貫通する複数の導電性ビアホール２５１によって、積層体２０の裏面に形成された複数の外部グランド接続端子２１２に接続されている。
【００６８】
積層体２０Ｃの裏面２２の全面には、デジタルＩＣが埋まり込む厚みで絶縁性樹脂４２が配設されている。絶縁性樹脂４２における積層体２０Ｃと反対側の面（以下、絶縁性樹脂４２の裏面と称する。）には、上述の積層体２０Ｃの裏面に形成された各外部グランド接続端子を含む各端子に接続する外部接続用端子が形成されている。
【００６９】
例えば、絶縁性樹脂４２の裏面形成された外部接続端子２８１１は、絶縁性樹脂４２の厚み方向を貫通するように形成された導電性ビアホール２６１１によって、外部グランド接続端子２１１１に接続されている。絶縁性樹脂４２の裏面形成された外部接続端子２８１３は、絶縁性樹脂４２の厚み方向を貫通するように形成された導電性ビアホール２６１３によって、外部グランド接続端子２１１３に接続されている。絶縁性樹脂４２の裏面形成された複数の外部接続端子２８２は、絶縁性樹脂４２の厚み方向を貫通するように形成された複数の導電性部材２７１によって、それぞれに対応する外部グランド接続端子２１２に接続されている。
【００７０】
このような構成とすることで、ノイズを発生するスイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃと、ノイズの影響を受けやすいデジタルＩＣ５０とが積層体２０Ｃの異なる面に配設される。特に、本実施形態の構成では、積層体２０Ｃを介した両面（表面２１と裏面２２）にそれぞれ実装される。このため、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１ＣとデジタルＩＣ５０は、近接しない。また、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃで発生するノイズは、シールド部材５１によって遮断され、外部へ放射されない。したがって、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃで発生したノイズは、デジタルＩＣ５０へ伝搬されない。これにより、デジタルＩＣ５０は、安定して動作する。
【００７１】
なお、本実施形態に説明では、積層体２０Ｃの表面２１に、スイッチングレギュレータ用素子のみを配置する例を示したが、第１の実施形態に示したように、スイッチングレギュレータ用素子とリニアレギュレータ用素子とを積層体２０Ｃの表面２１に実装してもよい。
【００７２】
次に、第５の実施形態に係る電源制御回路モジュールについて、図を参照して説明する。図５は、第５の実施形態に係る電源制御回路モジュール１０Ｄの構成を示す側面図である。
【００７３】
本実施形態の電源制御回路モジュール１０Ｄは、第４の実施形態に係るモジュール１０ＣがデジタルＩＣ５０のみを実装しているのに対して、積層体２０Ｄの裏面２２に、リニアレギュレータ用素子３２とデジタルＩＣ５０を実装したものである。したがって、以下では、第４の実施形態の電源制御回路モジュール１０Ｃと異なる箇所のみを具体的に説明する。
【００７４】
積層体２０Ｄの裏面２２には、リニアレギュレータ用素子３２とデジタルＩＣ５０が実装されている。
【００７５】
内部グランド電極２２２は、誘電体層２０５を積層方向に貫通する導電性ビアホール２６１によって、リニアレギュレータ用素子３２へ接続されている。内部グランド電極２２２は、誘電体層２０５を積層方向に貫通する導電性ビアホール２６２によって、デジタルＩＣ５０へ接続されている。
【００７６】
このような構成とすることで、ノイズを発生するスイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃと、ノイズの影響を受けやすいリニアレギュレータ用素子３２およびデジタルＩＣ５０とが積層体２０Ｄの異なる面に配設される。特に、本実施形態の構成では、積層体２０Ｄを介した両面（表面２１と裏面２２）にそれぞれ実装される。このため、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃと、リニアレギュレータ用素子３２およびデジタルＩＣ５０は、近接しない。また、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃで発生するノイズは、シールド部材５１によって遮断され、外部へ放射されない。したがって、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃで発生したノイズは、リニアレギュレータ用素子３２およびデジタルＩＣ５０へ伝搬されない。これにより、リニアレギュレータ用素子３２とデジタルＩＣ５０は、安定して動作する。
【００７７】
なお、本実施形態の構成では、リニアレギュレータ用素子３２とデジタルＩＣ５０とが同じ内部グランド電極２２２に接続されているが、リニアレギュレータ用素子３２はノイズを殆ど発生しないため、デジタルＩＣ５０に与える悪影響はない。ただし、リニアレギュレータ用素子３２とデジタルＩＣ５０とを異なる内部グランド電極２２２に接続してもよい。
【００７８】
次に、第６の実施形態に係る電源制御回路モジュールについて、図を参照して説明する。図６（Ａ）は、第６の実施形態に係る電源制御回路モジュール１０Ｅの構成を示す側面図であり、図６（Ｂ）は、積層体２０Ｅの裏面２２から見た導電性ビアホールの配置パターンを示す図である。
【００７９】
本実施形態の電源制御回路モジュール１０Ｅは、第２の実施形態に係る電源制御回路モジュール１０Ａに対して、導電性ビアホールの形成パターンが異なるものであり、他の構成は同じである。したがって、導電性ビアホールの形成パターンに関する箇所のみを説明する。
【００８０】
積層体２０Ｅの最下層である誘電体層２０５には、図６（Ｂ）に示すように、外周に沿って、複数の導電性ビアホールが所定間隔で配列形成されている。これらの導電性ビアホールは、外部グランド接続端子を含む各種の外部接続端子へ接続される。導電性ビアホールは、外周に沿って二列で配列形成されている。
【００８１】
絶縁性樹脂４２には、これらの積層体２０Ｅに形成された導電性ビアホールに連続するように、これらの導電性ビアホールと同じ間隔で、絶縁性樹脂４２を厚み方向に貫通する導電性ビアホールが形成されている。
【００８２】
外周側（積層体２０Ｅの側面に近い側）の導電性ビアホール群内には、内部グランド電極２２１１，２２１２，２２１３に接続する複数の導電性ビアホール２４１Ｇが含まれている。内周側（積層体２０Ｅの側面に離れた側）の導電性ビアホール群内には、内部グランド電極２２２に接続する複数の導電性ビアホール２５１Ｇが含まれている。このような構成において、積層体２０Ｅの側面に沿った隣り合う導電性ビアホール２４１Ｇは、間隔ＰＧ１で形成されている。積層体２０Ｅの角部において隣り合う導電性ビアホール２４１Ｇは、間隔ＰＧ２で形成されている。
【００８３】
間隔ＰＧ１，ＰＧ２は、絶縁性樹脂４２の誘電率を加味した上で、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃが発するノイズが絶縁性樹脂４２を伝搬する実効波長をλＮとして、λＮ／４未満の長さになるように設定されている。
【００８４】
絶縁性樹脂４２には、導電性ビアホール２４１Ｇに連続する導電性部材２６１Ｇが形成されている。これにより、導電性部材２６１Ｇは、間隔ＰＧ１もしくは間隔ＰＧ２で形成されることになる。したがって、導電性部材２６１Ｇもスイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃが発するノイズの実効波長λＮの１／４（λＮ／４）未満の間隔で形成されることになる。これにより、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃから生じ、積層体２０Ｅの側面から裏面２１に回り込んだノイズは、絶縁性樹脂４２に形成された導電性部材２６１Ｇでトラップされる。したがって、リニアレギュレータ用素子３２Ａ，３２Ｂへノイズが伝搬されることを、より効果的に抑圧できる。さらに、この構成とすることで、外部からのノイズがリニアレギュレータ用素子３２Ａ，３２Ｂに伝搬されることも抑制できる。
【００８５】
さらに、内周側に設けた複数の導電性ビアホール２５１Ｇの間隔をλＮ／４未満にするとよりよい。これにより、複数の導電性ビアホール２５１Ｇに接続する絶縁性樹脂４２に形成された導電性部材２７１Ｇの間隔がλＮ／４未満になる。これにより、ノイズに対する二重のトラップを構成することも可能である。
【００８６】
なお、外周側に導電性ビアホール２５１Ｇを含み、内周側に導電性ビアホール２４１Ｇを含むようにしてもよい。また、外周側、内周側で、それぞれ導電性ビアホール２４１Ｇ，２５１Ｇを含むようにしてもよい。しかしながら、導電性ビアホール２４１Ｇは、リニアレギュレータ用素子３２Ａ，３２Ｂに接続する内部グランド電極２２２に接続するため、上述のように、導電性ビアホール２４１Ｇは内周側のみにある方が望ましい。
【００８７】
このような構成からなる電源制御回路モジュール１０Ｅは、図７に示すように、グランド電極６２を有するマザー基板６１に実装される。図７は、第６の実施形態に係る電源制御回路モジュール１０Ｅをマザー基板６１へ実装した状態を示す側面図である。
【００８８】
図７に示すように、電源制御回路モジュール１０Ｅの導電性ビアホール２４１Ｇ（導電性部材２６１Ｇ）、導電性ビアホール２５１Ｇ（導電性部材２７１Ｇ）に接続する外部接続端子２８１Ｇ，２８２Ｇは、マザー基板６１に形成された導電性ビアホール６３１Ｇ，６３２Ｇを介して、マザー基板６１のグランド電極６２に接続されている。マザー基板６１における電源制御回路モジュールが実装される領域には、図７に示すように略全面に亘る形状のグランド電極６２が形成される。
【００８９】
このような構成により、マザー基板６１に実装された状態で、電源制御回路モジュール１０Ｅのリニアレギュレータ用素子３２Ａ，３２Ｂの積層体２０Ｅと反対側の面は、マザー基板６１のグランド電極６２で、全面に覆われる。したがって、このグランド電極６２によっても、リニアレギュレータ用素子３２Ａ，３２Ｂへのノイズの伝搬は抑圧される。
【００９０】
以上のように、本実施形態の構成を用いることで、リニアレギュレータ用素子３２Ａ，３２Ｂは、積層体２０Ｅ内の内部グランド電極、これに接続する導電性ビアホール群、およびマザー基板６１のグランド電極６２によって、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃの発生するノイズに対して、三次元的にシールドされる。これにより、電源制御特性の低下を、より確実に防ぐことができる。
【００９１】
次に、第７の実施形態に係る電源制御回路モジュールについて、図を参照して説明する。図８は、第７の実施形態に係る電源制御回路モジュール１０Ｆをマザー基板６１へ実装した状態を示す側面図である。本実施形態の電源制御回路モジュール１０Ｆは、第６の実施形態に示した電源制御回路モジュール１０Ｅの導電性ビアホールの構成を有しながら、さらに、第３の実施形態に係る電源制御回路モジュール１０Ｂと同様に、積層体２０Ｆの表面２１にシールド部材５１を配置したものである。
【００９２】
このような構成とすることで、より一層、ノイズに対するシールド性が高い電源制御回路モジュールを実現することができる。
【００９３】
次に、第８の実施形態に係る電源制御回路モジュールについて、図を参照して説明する。図９は、第８の実施形態に係る電源制御回路モジュール１０Ｇをマザー基板６１へ実装した状態を示す側面図である。
【００９４】
本実施形態の電源制御回路モジュール１０Ｇは、第７の実施形態に係る電源制御回路モジュール１０Ｆに対して、中間層の誘電体層２０６が増加し、デジタル信号が伝搬される内部パターン電極がさらに形成された場合を示している。したがって、異なる箇所のみを説明する。
【００９５】
上述の各実施形態に示した誘電体層２０３、２０４間には、誘電体層２０６が備えられている。
【００９６】
誘電体層２０３、２０６の界面には、内部グランド電極２２３が形成されている。誘電体層２０６、２０４の界面には、デジタル信号用の線状電極パターン２９０が形成されている。
【００９７】
誘電体層２０６，２０４には、線状電極パターン２９０の形成領域を囲むように、所定間隔で、複数の導電性ビアホール２９１が形成されている。複数の導電性ビアホール２９１は、内部グランド電極２２２，２２３に接続されている。これら複数の導電性ビアホール２９１は、上述のλＮ／４未満の間隔で配列形成されている。
【００９８】
このような構成とすることで、線状電極パターン２９０は、内部グランド電極２２２，２２３、複数の導電性ビアホール２９１によって、スイッチングレギュレータ用素子３１Ａ，３１Ｂ，３１Ｃの発生するノイズに対して、三次元的にシールドされる。これにより、デジタル信号にノイズが重畳することを防止でき、電源制御特性の低下を、より確実に防ぐことができる。
【００９９】
なお、上述の各実施形態において、シールド部材５１を用いる場合においては、当該シールド部材５１に替えて、絶縁性樹脂４１に、複数の導電性ビアホールを設け、絶縁性樹脂４１の表面の略全面に平膜状の電極パターンを形成するようにしてもよい。この場合、複数の導電性ビアホールは、絶縁性樹脂４１の外周に沿って形成すればよく、配置間隔はλＮ／４にする。複数の導電性ビアホールは、絶縁性樹脂４１の表面に形成された平膜状の電極パターンに接続させるとともに、スイッチングレギュレータ用素子に接続する内部グランド電極に接続させる。
【０１００】
また、上述の実施形態におけるデジタルＩＣを用いる実施形態は、デジタルＩＣに替えて、オーディオＩＣ、ＲＦ回路を構成する素子群、センサ周辺回路を構成する素子群、水晶等の振動子、プロセッサ等の外部ノイズに弱い電子部品を用いる態様へ適用することもできる。
【０１０１】
また、さらに、上述の各実施形態では、積層体の一方面に実装されるレギュレータ用素子として、個別に実装する素子を例に説明したが、複数のレギュレータ素子が一つのチップ内に搭載された複合レギュレータＩＣを用いた場合にも、上述の実施形態の構成を適用することができる。
【符号の説明】
【０１０２】
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｐ：電源制御回路モジュール、
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，２０Ｇ，２０Ｐ：積層体、２１：表面、２２：裏面、
３１，３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ：スイッチングレギュレータ用素子、３２，３２Ａ，３２Ｂ：リニアレギュレータ用素子、
４１，４２：絶縁性樹脂、
５０：デジタルＩＣ、
５１：シールド部材、
６１：マザー基板、
６２：グランド電極、
２０１−２０５，２０１Ｂ，２０２Ｂ，２０１Ｃ，２０２Ｃ，２０１Ｄ，２０２Ｄ，２０１Ｆ，２０２Ｆ，２０１Ｐ−２０５Ｐ：誘電体層、
２１１１，２１１３，２１２，２１１Ｐ：外部グランド接続端子、
２３１１，２３１２，２３１３，２４１１，２４１３，２５１，２６１Ａ，２６１Ｂ，２８１１，２８１３，２３１Ｐ，２４１Ｐ，２５１Ｐ，２４１Ｇ，２５１Ｇ，６３１Ｇ，６３２Ｇ：導電性ビアホール、
２６１１，２６１３，２７１，２６１Ｇ，２７１Ｇ：導電性部材、
２２１１−２２１５，２２２，２２３，２２１Ｐ，２２２Ｐ：内部グランド電極、
３００：グランド電極非形成部、
２８１１，２８１３，２８２，２８１Ｇ，２８２Ｇ：外部接続端子、
２９０：線状電極パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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