(57)【特許請求の範囲】
【請求項１】
半導体支持基板と、前記半導体支持基板上に絶縁層を介して配置された半導体層とからなるＳＯＩ基板において、
前記半導体支持基板に形成された可視光センサと、
前記半導体層に形成された紫外線センサと、
前記半導体層に形成された制御用回路素子と、を有し、
前記紫外線センサは、前記半導体層中に形成された第１導電型の低濃度領域と、前記低濃度領域に隣接して形成された第２導電型の第１高濃度領域と、前記低濃度領域に隣接しかつ前記第１高濃度領域と対向して形成された前記第１導電型の第２高濃度領域とを有し、前記第１高濃度領域及び前記第２高濃度領域の不純物濃度は前記低濃度領域の不純物濃度よりも高い、紫外線用フォトダイオードを有し、
前記第１高濃度領域及び前記第２高濃度領域の膜厚は、前記制御用回路素子が形成された部分の前記半導体層の膜厚と同一であり、
前記低濃度領域の膜厚は、前記第１高濃度領域及び前記第２高濃度領域の膜厚よりも薄い
光センサ。
【請求項２】
前記可視光センサは、前記紫外線センサの下方に形成されていることを特徴とする、請求項１に記載の光センサ。
【請求項３】
前記可視光センサは、前記紫外線センサの下方以外の領域に形成されていることを特徴とする、請求項１に記載の光センサ。
【請求項４】
前記可視光センサは、
第１導電型の前記半導体支持基板中に形成された第２導電型の第１ウェルと、前記第１ウェル中に形成された第１導電型の第２ウェルとからなる第１可視光用フォトダイオードと、
前記第２ウェルと、前記第２ウェル中に形成された第２導電型の第３ウェルとからなる第２可視光用フォトダイオードと、
を有することを特徴とする、請求項１に記載の光センサ。
【請求項５】
前記第１ウェル、前記第２ウェル及び前記第３ウェルは、前記低濃度領域の下方に形成されていることを特徴とする、請求項４に記載の光センサ。
【請求項６】
前記可視光センサは、
前記第３ウェルと、前記低濃度領域の下方の前記第３ウェル中に形成された前記第１導電型の第４ウェルとからなる第３可視光用フォトダイオードをさらに有することを特徴とする、請求項５に記載の光センサ。
【請求項７】
前記可視光センサは、前記紫外線センサの下方以外の領域に形成されていることを特徴とする、請求項４に記載の光センサ。
【請求項８】
前記可視光センサが形成された領域上には前記絶縁層が形成されていないことを特徴とする、請求項７に記載の光センサ。
【請求項９】
前記可視光センサは、
前記第３ウェルと、前記第１導電型の第４ウェルとからなる第３可視光用フォトダイオードをさらに有することを特徴とする、請求項７または８に記載の光センサ。
【請求項１０】
前記低濃度領域は、３ｎｍ以上３６ｎｍ以下の膜厚であることを特徴とする、請求項１から９のいずれかに記載の光センサ。
【請求項１１】
前記第１高濃度領域及び前記第２高濃度領域は、３０ｎｍ以上の膜厚であることを特徴とする、請求項１から１０のいずれかに記載の光センサ。
【請求項１２】
前記第１高濃度領域及び前記第２高濃度領域の膜厚は、４０ｎｍ以上１００ｎｍ以下の膜厚であることを特徴とする、請求項１１に記載の光センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、紫外線センサと可視光センサを１チップ化した光センサに関する。
【背景技術】
【０００２】
従来、紫外線（紫外光）のみに受光感度を有する紫外線センサ、及び可視光にのみ受光感度を有する可視光センサがそれぞれ実現されている。
【０００３】
すなわち特許文献１には、絶縁基板上の半導体層に、主として紫外線に感度を持つ受光素子が形成された構造の紫外線センサ（ＵＶセンサ）が開示されている。
【０００４】
また特許文献２には、ｐ型シリコン基板中にｎ型領域が形成され、そのｎ型領域中にｐ型領域が形成されることにより、縦方向に２つのフォトダイオードが形成された受光素子が開示されている。この受光素子によれば、これら２つのフォトダイオードからの出力を演算処理することにより、主として可視光に受光感度を有する可視光センサ（可視光の照度を測定するセンサという意味で、照度センサとも呼ばれる）が実現される。
【０００５】
【特許文献１】特開平７−１６２０２４号公報
【特許文献２】特開２００４−６６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、紫外線センサと可視光センサの両方の機能を有する製品を実現しようとした場合、紫外線センサのチップと可視光センサのチップを別々に準備し、これらを１つの実装基板上に搭載する等により製品化する必要があった。
この場合、その製品は少なくとも２つのチップが必要となるため、実装面積が増大し、またコストも高くなってしまうという問題があった。
そこで本発明の目的は、紫外線センサと可視光センサを１チップ化した光センサを提供することである。
【課題を解決するための手段】
【０００７】
本発明は上記目的を達成するものであり、本願において開示される発明のうち代表的な光センサは、半導体支持基板と、前記半導体支持基板上に絶縁層を介して配置された半導体層とからなるＳＯＩ基板において、前記半導体支持基板に形成された可視光センサと、前記半導体層に形成された紫外線センサと、前記半導体層に形成された制御用回路素子と、を有し、前記紫外線センサは、前記半導体層中に形成された第１導電型の低濃度領域と、前記低濃度領域に隣接して形成された第２導電型の第１高濃度領域と、前記低濃度領域に隣接しかつ前記第１高濃度領域と対向して形成された前記第１導電型の第２高濃度領域とを有し、前記第１高濃度領域及び前記第２高濃度領域の不純物濃度は前記低濃度領域の不純物濃度よりも高い、紫外線用フォトダイオードを有し、前記第１高濃度領域及び前記第２高濃度領域の膜厚は、前記制御用回路素子が形成された部分の前記半導体層の膜厚と同一であり、前記低濃度領域の膜厚は、前記第１高濃度領域及び前記第２高濃度領域の膜厚よりも薄いことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、紫外線センサと可視光センサを１チップ化した光センサを実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を図面を参照して詳細に説明する。なお、説明を容易にするため、同様の構成には同様の符号を付与する。また、重複した構成の説明は省略する。
（実施形態）
本発明の実施形態に係る光センサ及びその製造方法を、図１乃至図１０を用いて説明する。図１は、実施形態に係る光センサの構造を示す平面図及び断面図であり、図２乃至図９は、実施形態に係る光センサの製造方法を示す断面図である。また図１０は、実施形態に係る光センサの動作を示す図である。
【００１０】
本発明の実施形態に係る光センサは、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の半導体支持基板に可視光センサを形成し、ＳＯＩ層に紫外線センサを形成することを主な特徴とする。さらに、可視光センサは、紫外線センサの下方に形成されていることを特徴とする。
【００１１】
（構造）
まず、本発明の実施形態に係る光センサの構造を、図１を用いて説明する。
図１（ａ）は、実施形態に係る光センサの平面図であり、図１（ｂ）は、実施形態に係る光センサの断面図である。また図１（ｂ）は、図１（ａ）のＢ−Ｂ線における断面図である。なお、図１（ａ）では、理解を容易にするためにコンタクトプラグ等の一部の構成の図示を省略してある。
【００１２】
光センサ１は、可視光及び紫外線を受光するセンサと、センサによって検出された情報を演算する回路とがＳＯＩ基板１０に形成された半導体チップである。ＳＯＩ基板１０は、受光領域２０と制御用回路形成領域６０とを有している。受光領域２０には、可視光センサ３と紫外線センサ５とが形成されており、制御用回路形成領域６０には、トランジスタ７等の回路素子が形成されている。
【００１３】
ＳＯＩ基板１０は、半導体支持基板１１、半導体支持基板１１の上に形成された絶縁層としての埋め込み酸化膜１２、及び埋め込み酸化膜１２の上に形成された半導体層としてのＳＯＩ層１３からなる、いわゆるＳＯＩ構造の基板である。また、ＳＯＩ層１３は、素子分離領域１５と素子領域１６とを有している。半導体支持基板１１は単結晶シリコンからなり、埋め込み酸化膜１２は二酸化シリコンからなり、ＳＯＩ層１３は単結晶シリコンからなる。また、半導体支持基板１１の厚さは７２５μｍであり、埋め込み酸化膜１２の厚さは１５０ｎｍである。また、ＳＯＩ層１３の厚さは、一部は５０ｎｍであり、一部は３５ｎｍであるが、ＳＯＩ層１３の厚さについては後に詳細に説明する。
【００１４】
半導体支持基板１１の受光領域２０には、可視光センサ３が形成されている。
可視光センサ３は、第１ウェル２６と第２ウェル２７とからなる第１可視光用フォトダイオード２１と、第２ウェル２７と第３ウェル２８とからなる第２可視光用フォトダイオード２２と、第３ウェル２８と第４ウェル２９とからなる第３可視光用フォトダイオード２３と、からなる。なお、可視光センサとしての機能を得るためには少なくとも２つの可視光用フォトダイオード（例えば、第１可視光用フォトダイオード２１と第２可視光用フォトダイオード２２）があればよい。しかしながら、本実施形態のように３つの可視光用フォトダイオードを用いることにより、より精度の高い可視光センサを実現することが可能となる。
【００１５】
具体的には、半導体支持基板１１には全体的に第１導電型としてのｐ型不純物が導入されているため、半導体支持基板１１はｐ型領域２５を有している。ｐ型領域２５の不純物の濃度は１×１０15ｃｍ-3である。このような半導体支持基板１１中に、第２導電型としてのｎ型不純物が導入された第１ウェル２６が形成されている。また、第１ウェル２６中には、ｐ型不純物が導入された第２ウェル２７が形成されている。また、第２ウェル２７中には、ｎ型不純物が導入された第３ウェル２８が形成されている。そして、第３ウェル２８中には、ｐ型不純物が導入された第４ウェル２９が形成されている。なお、本発明において、例えば「ｐ型不純物が導入された半導体支持基板１１」のことを、単に「ｐ型の半導体支持基板１１」のように記載することもある。
【００１６】
第１ウェル２６は、図１（ａ）に示すように受光領域２０中に形成され、その外周は一辺が５０μｍの正方形である。また、図１（ｂ）に示すように、第１ウェル２６の拡散深さｄ１は、３．４μｍである。第１ウェル２６のｎ型不純物の濃度は、２×１０16ｃｍ-3である。さらに、第１ウェル２６の半導体支持基板１１表面付近には第１ウェル２６と同導電型であるｎ型不純物が第１ウェル２６よりも高濃度に拡散された複数の第１ウェル内高濃度層３０が形成されており、第１ウェル内高濃度層３０はそれぞれコンタクトプラグ３６と電気的に接続されている。
【００１７】
第２ウェル２７は、図１（ａ）に示すように第１ウェル２６の内側に形成されており、その外周は正方形である。また、図１（ｂ）に示すように、第２ウェル２７の拡散深さｄ２は、１．８μｍである。第２ウェル２７のｐ型不純物の濃度は、１×１０17ｃｍ-3である。さらに、第２ウェル２７の半導体支持基板１１表面付近には第２ウェル２７と同導電型であるｐ型不純物が第２ウェル２７よりも高濃度に拡散された複数の第２ウェル内高濃度層３１が形成されており、第２ウェル内高濃度層３１はそれぞれコンタクトプラグ３６と電気的に接続されている。
【００１８】
第３ウェル２８は、図１（ａ）に示すように第２ウェル２７の内側に形成されており、その外周は正方形である。また、図１（ｂ）に示すように、第３ウェル２８の拡散深さｄ３は、１．１μｍである。第３ウェル２８のｎ型不純物の濃度は、３×１０17ｃｍ-3である。さらに、第３ウェル２８の半導体支持基板１１表面付近には第３ウェル２８と同導電型であるｎ型不純物が第３ウェル２８よりも高濃度に拡散された複数の第３ウェル内高濃度層３２が形成されており、第３ウェル内高濃度層３２はそれぞれコンタクトプラグ３６と電気的に接続されている。
【００１９】
第４ウェル２９は、図１（ａ）に示すように第３ウェル２８の内側に形成されており、その外周は正方形である。また、図１（ｂ）に示すように、第４ウェル２９の拡散深さｄ４は、０．３μｍである。第４ウェル２０のｐ型不純物の濃度は、５×１０17ｃｍ-3であり、一般的には低濃度のｐ型（ｐ-型）と呼ばれる程度の濃度である。さらに、第４ウェル２９の半導体支持基板１１表面付近には第４ウェル２９と同導電型であるｐ型不純物が第４ウェル２９よりも高濃度に拡散された複数の第４ウェル内高濃度層３３が形成されており、第４ウェル内高濃度層３３はそれぞれコンタクトプラグ３６と電気的に接続されている。
【００２０】
コンタクトホール３９−１乃至３９−４は、第１ウェル内高濃度層３０、第２ウェル内高濃度層３１、第３ウェル内高濃度層３２及び第４ウェル内高濃度層３３の上に、埋め込み絶縁膜１２及びＳＯＩ層１３中の素子分離領域１５を貫通してそれぞれ形成されている。コンタクトホール３９−１乃至３９−４の平面形状は、図１（ａ）に示される対応する第１ウェル内高濃度層３０、第２ウェル内高濃度層３１、第３ウェル内高濃度層３２及び第４ウェル内高濃度層３３の平面形状と同じである。
【００２１】
絶縁膜３７は、コンタクトホール３９−１乃至３９−４の内壁をそれぞれ被覆し、また、コンタクトホール３９−１乃至３９−４それぞれの近傍の素子分離領域１５上を被覆している。
【００２２】
絶縁膜３８は、素子分離領域１５上の絶縁膜３７上に形成されている。
ＳＯＩ層１３の受光領域２０には、紫外線センサ５が正方形に形成されている。紫外線センサ５の周りは、ＳＯＩ層１３に形成された素子分離領域１５が取り囲んでいる。また、紫外線センサ５は、可視光センサ３の第４ウェル２９が形成された領域の内側に形成されている。従って、可視光センサ３は、紫外線センサ５の下方に形成されている。
【００２３】
紫外線センサ５は、紫外線用フォトダイオード４１を有している。紫外線用フォトダイオード４１は、ＳＯＩ層１３中に形成された第１導電型としてのｐ型の低濃度領域４６と、低濃度領域４６に隣接して形成された第２導電型としてのｎ型の第１高濃度領域４７と、低濃度領域４６に隣接しかつ第１高濃度領域４７と対向して形成されたｐ型の第２高濃度領域４８とからなる。第１高濃度領域４７及び第２高濃度領域４８の不純物濃度は低濃度領域４６の不純物濃度よりも高い。
【００２４】
低濃度領域４６は、図１（ａ）に示すように、第１高濃度領域４７、第２高濃度領域４８及び素子分離領域１５に囲まれた領域である。また、図１（ｂ）に示すように、低濃度領域４６が形成された部分のＳＯＩ層１３の膜厚は、第１高濃度領域４７及び第２高濃度領域４８が形成された部分のＳＯＩ層１３の膜厚よりも薄い。具体的には、低濃度領域４６が形成された部分のＳＯＩ層１３の膜厚は、３ｎｍ以上３６ｎｍ以下とする必要がある。この部分の膜厚を３６ｎｍ以下とするのは、波長が４００ｎｍ以下である紫外光を選択的に受光することが可能とするためである。
【００２５】
また、この部分の膜厚を３ｎｍ以上とするのは、仮に３ｎｍ未満の膜厚とした場合には、この部分のＳＯＩ層１３を形成する場合の膜厚のばらつきを吸収することが困難となるからである。本実施形態では、低濃度領域４６が形成された部分のＳＯＩ層１３の膜厚は、３５ｎｍに設定されている。低濃度領域４６のｐ型不純物の濃度は、１×１０18ｃｍ-3であり、一般的には低濃度のｐ型（ｐ-型）と呼ばれる程度の濃度である。また、可視光センサ３の第１ウェル２６、第２ウェル２７、第３ウェル２８及び第４ウェル２９は、紫外線センサ５の低濃度領域４６の下方に形成されている。
【００２６】
第１高濃度領域４７は、図１（ａ）に示すように、素子分離領域１５の内側の一の辺１５ａに接する峰部４７ａと、峰部４７ａから一の辺１５ａに対向する素子分離領域１５の他の辺１５ｂに向けて延在する複数の櫛歯部４７ｂとで形成された櫛型に形成されている。本実施形態の第１高濃度領域４７は、峰部４７ａの両端部と中央部から３本の櫛歯部４７ｂを延在させて「Ｅ」字状に形成されている。
【００２７】
第１高濃度領域４７は、コンタクトプラグ５０と電気的に接続されている。また、第１高濃度領域４７が形成された部分のＳＯＩ層１３の膜厚は、３０ｎｍ以上とする必要がある。これは、第１高濃度領域４７が形成された部分のＳＯＩ層１３の膜厚を３０ｎｍ未満とすると、第１高濃度領域４７のシート抵抗が極端に上昇し、紫外線用フォトダイオード４１からの出力が極端に低下するためである。また、第１高濃度領域４７が形成された部分のＳＯＩ層１３の膜厚は、制御用回路形成領域６０のＳＯＩ層１３と同じ膜厚とすることが好ましい。これは、第１高濃度領域４７は、制御用回路形成領域６０のＳＯＩ層１３と同じ膜厚とするのが製造の効率の面から望ましいためである。
【００２８】
さらにこの場合、第１高濃度領域４７が形成された部分のＳＯＩ層１３の膜厚は、４０ｎｍ以上１００ｎｍ以下であることがより好ましい。これは、第１高濃度領域４７が形成された部分のＳＯＩ層１３の膜厚を４０ｎｍ未満とすると、制御用回路形成領域６０のＳＯＩ層１３に形成されるトランジスタ７が、ＳＯＩ層１３の成膜時の膜厚ばらつき（±１０ｎｍ程度）による閾値電圧の変動が大きくなりすぎ、トランジスタの特性を安定させることができなくなるためである。
【００２９】
また、第１高濃度領域４７が形成された部分のＳＯＩ層１３の膜厚を１００ｎｍより大きくすると、制御用回路形成領域６０のＳＯＩ層１３に形成されるトランジスタ７が、ＳＯＩトランジスタとしてのメリットを発揮できなくなるためである。そして、第１高濃度領域４７は、制御用回路形成領域６０のＳＯＩ層１３と同じ膜厚とするのが好ましいため、４０ｎｍ以上１００ｎｍ以下であることがより好ましいのである。
【００３０】
本実施形態では５０ｎｍに設定されている。このため図１（ｂ）に示すように、第１高濃度領域４７が形成された部分のＳＯＩ層１３の膜厚は、低濃度領域４６が形成された部分のＳＯＩ層１３の膜厚よりも厚い。第１高濃度領域４７のｎ型不純物の濃度は、１×１０20ｃｍ-3であり、一般的には高濃度のｎ型（ｎ+型）と呼ばれる程度の濃度である。
【００３１】
第２高濃度領域４８は、図１（ａ）に示すように、素子分離領域１５の内側の他の辺１５ｂに接する峰部４８ａと、峰部４８ａから他の辺１５ｂに対向する素子分離領域１５の一の辺１５ａに向けて延在する複数の櫛歯部４８ｂとで形成された櫛型に形成されている。本実施形態の第２高濃度領域４８は、峰部４８ａから２本の櫛歯部４８ｂを延在させて「Π」字状に形成されている。
【００３２】
第２高濃度領域４８は、コンタクトプラグ５０と電気的に接続されている。また、図１（ｂ）に示すように、第２高濃度領域４８が形成された部分のＳＯＩ層１３の膜厚は、低濃度領域４６が形成された部分のＳＯＩ層１３の膜厚よりも厚くする必要がある。また、第２高濃度領域４８が形成された部分のＳＯＩ層１３の膜厚条件は、第１高濃度領域４７に関して説明したのと同様である。すなわち、３０ｎｍ以上とする必要があり、制御用回路形成領域６０のＳＯＩ層１３と同じ膜厚とすることが好ましく、さらに４０ｎｍ以上１００ｎｍ以下とするのがより好適である。本実施形態では５０ｎｍに設定されている。第２高濃度領域４８のｐ型不純物の濃度は、１×１０20ｃｍ-3であり、一般的には高濃度のｐ型（ｐ+型）と呼ばれる程度の濃度である。
【００３３】
また、本実施形態では、第１高濃度領域４７及び第２高濃度領域４８それぞれの表層領域に、シリサイド領域５２が形成されている。シリサイド領域５２は、例えばコバルトシリサイド（ＣｏＳｉ2）やチタンシリサイド（ＴｉＳｉ2）からなる。従って本実施形態では、シリサイド領域５２上に、コンタクトプラグ５０が形成されている。
【００３４】
第１高濃度領域４７及び第２高濃度領域４８がシリサイド領域５２を介してコンタクトプラグ５０と接続されることで、コンタクト抵抗を低減することが可能となる。なお、コンタクト抵抗が問題とならないような場合にはシリサイド領域５２はなくとも良く、その場合は第１高濃度領域４７及び第２高濃度領域４８上に、それぞれコンタクトプラグが形成される。
【００３５】
絶縁膜５７は、第１高濃度領域４７上及び第２高濃度領域４８上のシリサイド領域５２よりもチャネル領域４６側の領域に形成されている。
【００３６】
絶縁膜５８は、チャネル領域４６上から絶縁膜５７上に亘って形成されている。
ＳＯＩ層１３の制御用回路形成領域６０には、トランジスタ７が形成されている。トランジスタ７は、ゲート電極６１と、ソース領域６２と、ドレイン領域６３とを有する。トランジスタ７の周りは、ＳＯＩ層１３に形成された素子分離領域１５が取り囲んでいる。制御用回路形成領域６０は、可視光センサ３及び紫外線センサ５によって検出されたフォト電流値を増幅、演算等するための回路形成領域であるが、その他の用途の回路を形成しても構わない。
【００３７】
ソース領域６２及びドレイン領域６３は、ＳＯＩ層１３中に、チャネル領域６７を挟んで対向して形成されている。ソース領域６２及びドレイン領域６３は、第２導電型としてのｎ型の高濃度領域であり、チャネル領域６７は、第１導電型としてのｐ型の低濃度領域である。ソース領域６２及びドレイン領域６３の不純物濃度は、チャネル領域６７の不純物濃度よりも高い。
【００３８】
また、ソース領域６２、ドレイン領域６３及びチャネル領域６７が形成された部分のＳＯＩ層１３の膜厚は５０ｎｍであり、第１高濃度領域４７及び第２高濃度領域４８が形成された部分のＳＯＩ層１３の膜厚と同じである。ソース領域６２、ドレイン領域６３及びチャネル領域６７が形成された部分のＳＯＩ層１３の膜厚を１００ｎｍ以下とすることで、トランジスタ７がＳＯＩトランジスタとしてのメリットを発揮することが可能となる。  また、この部分の膜厚を５０ｎｍ以下とすることで、トランジスタ７を完全空乏型（Ｆｕｌｌ  Ｄｅｐｌｅｔｉｏｎ  ｔｙｐｅ）の特性を持つトランジスタとすることができる。
【００３９】
また、本実施形態では、ソース領域６２及びドレイン領域６３それぞれの表層領域に、シリサイド領域７２が形成されている。シリサイド領域５２は、例えばコバルトシリサイド（ＣｏＳｉ2）やチタンシリサイド（ＴｉＳｉ2）からなる。従って本実施形態では、シリサイド領域５２上に、コンタクトプラグ７０が形成されている。ソース領域６２及びドレイン領域６３がシリサイド領域７２を介してコンタクトプラグ７０と接続されることで、コンタクト抵抗を低減することが可能となる。
【００４０】
なお、シリサイド領域７２はなくとも良く、その場合はソース領域６２及びドレイン領域６３上に、それぞれコンタクトプラグ７０が形成される。
ゲート電極６１は、ＳＯＩ層１３のチャネル領域６７上にゲート絶縁膜６４を介して形成されている。
【００４１】
ゲート絶縁膜６４は、ＳＯＩ層１３のチャネル領域６７上に形成されている。ゲート絶縁膜６４は二酸化シリコンからなる。ゲート絶縁膜６４の上には、ゲート電極６１が形成されている。また本実施形態においては、ゲート電極６１は、ポリシリコン（多結晶シリコン）層６５及びシリサイド層６６の積層構造である。シリサイド層６６は、例えばコバルトシリサイド（ＣｏＳｉ2）やチタンシリサイド（ＴｉＳｉ2）からなる。従って本実施形態では、シリサイド層６６上にコンタクトプラグ７４が形成されている。ゲート電極６１がシリサイド層６６を介してコンタクトプラグ７４と接続されることで、コンタクト抵抗を低減することが可能となる。なお、シリサイド層６６はなくとも良く、その場合はポリシリコン層６５上にコンタクトプラグ７３が形成される。ゲート電極６１の膜厚は２００ｎｍである。
【００４２】
ゲート電極６１及びゲート絶縁膜６４の側面には、サイドウォール６８が形成されている。サイドウォール６８は、二酸化シリコンからなる。
以上が、ＳＯＩ基板１０の受光領域２０及び制御用回路形成領域６０に形成された、可視光センサ３、紫外線センサ５及びトランジスタ７の説明である。
【００４３】
そしてこれらの構成に加えて、中間絶縁膜１４が、ＳＯＩ層１３上に、絶縁膜３７、３８、５７及び５８を介して形成されている。中間絶縁膜１４は、二酸化シリコンからなる。
【００４４】
コンタクトホール４０は、第１ウェル内高濃度層３０、第２ウェル内高濃度層３１、第３ウェル内高濃度層３２及び第４ウェル内高濃度層３３の上に、絶縁膜３７、絶縁膜３８及び中間絶縁膜１４を貫通してそれぞれ形成されている。また、コンタクトプラグ３６が、コンタクトホール４０それぞれの内側に充填されている。コンタクトプラグ３６は、タングステン等の導電材料からなる。
【００４５】
コンタクトホール５１及び７１は、シリサイド領域５２及び７２の上に、中間絶縁膜１４を貫通してそれぞれ形成されている。また、コンタクトプラグ５０及び７０が、コンタクトホール５１及び７１それぞれの内側に充填されている。コンタクトプラグ５０及び７０は、タングステン等の導電材料からなる。
【００４６】
コンタクトホール７４は、シリサイド層６６の上に中間絶縁膜１４を貫通して形成されている。また、コンタクトプラグ７３が、コンタクトホール７４の内側に充填されている。コンタクトプラグ７３は、タングステン等の導電材料からなる。
そして、中間絶縁膜１４上には所望の配線パターンが形成され、コンタクトプラグ３６、５０、７０及び７３は配線パターンと電気的に接続される。
【００４７】
（製造方法）  
次に、本発明の実施形態に係る光センサの製造方法を、図２乃至図９を用いて説明する。図２乃至図９は、図１（ａ）のＢ−Ｂ線に対応する工程断面図である。
【００４８】
まず、図２（ａ）に示すように、ＳＯＩ基板１０を準備する。ＳＯＩ基板１０は、貼り合わせ法、ＳＩＭＯＸ法等によって形成されたものであり、半導体支持基板１１上に絶縁層としての埋め込み酸化膜１２が形成され、埋め込み酸化膜１２上にＳＯＩ層１３が形成されたものである。半導体支持基板１１は単結晶シリコンからなり、埋め込み酸化膜１２は二酸化シリコンからなり、ＳＯＩ層１３は単結晶シリコンからなる。
【００４９】
また、半導体支持基板１１の厚さは７２５μｍであり、埋め込み酸化膜１２の厚さは１５０ｎｍであり、ＳＯＩ層１３の厚さは５０ｎｍである。また、半導体支持基板１１には第１導電型としてのｐ型不純物が打ち込まれており、その不純物濃度は１×１０15ｃｍ-3である。さらに、ＳＯＩ層１３にも第１導電型としてのｐ型不純物が打ち込まれており、一般的には低濃度のｐ型（ｐ-型）と呼ばれる程度の濃度（例えば１×１０15ｃｍ-3）である。
【００５０】
ＳＯＩ基板１０は、可視光センサ３及び紫外線センサ５が形成されることとなる受光領域２０と、トランジスタ７等の回路素子が形成されることとなる制御用回路形成領域６０とを有する。ＳＯＩ層１３の受光領域２０及び制御用回路形成領域６０には、ＬＯＣＯＳ法、ＳＴＩ法等によって形成された、二酸化シリコンからなる素子分離領域１５が形成される。これによって、ＳＯＩ層１３の受光領域２０及び制御用回路領域６０それぞれに、素子分離領域１５に囲まれた素子領域１６が画定される。また、制御用回路形成領域６０の素子領域１６上には、ゲート絶縁膜６４を介してゲート電極６１が形成される。ゲート電極６１は、ポリシリコンからなる。また、ゲート絶縁膜６４及びゲート電極６１の側壁には、サイドウォール６８が形成される。サイドウォール６８は、二酸化シリコンからなる。
【００５１】
次に、図２（ｂ）、図２（ｃ）、図３（ａ）及び図３（ｂ）を参照して、半導体支持基板１１の受光領域２０に、可視光センサ３を構成することとなる第１ウェル２６乃至第４ウェル２９を形成する工程を説明する。
【００５２】
まず、図２（ｂ）に示すように、第４ウェル２９を形成する。具体的にはまず、レジストパターン８１をＳＯＩ層１３上に形成する。レジストパターン８１は、受光領域２０の素子領域１６及び素子領域１６近傍の素子分離領域１５を露出し、それ以外の領域を被覆するマスクパターンである。そして、レジストパターン８１をマスクとして、半導体支持基板１１に対して第１導電型としてのｐ型不純物（ボロン等）をイオン打ち込みする（イオン・インプランテーション）。その結果、半導体支持基板１１の受光領域２０に、拡散深さｄ４が０．３μｍであるｐ型の第４ウェル２９が形成される。第４ウェル２９のｐ型不純物の濃度は、５×１０17ｃｍ-3であり、一般的には低濃度のｐ型（ｐ-型）と呼ばれる程度の濃度である。ｐ型不純物の打ち込み後、レジストパターン８１を除去する。
【００５３】
次に、図２（ｃ）に示すように、第３ウェル２８を形成する。具体的にはまず、レジストパターン８２をＳＯＩ層１３上に形成する。レジストパターン８２は、受光領域２０の素子領域１６及び素子領域１６近傍の素子分離領域１５を露出し、それ以外の領域を被覆するマスクパターンである。また、レジストパターン８２は、第４ウェル２９よりも一回り広い領域を露出する。そして、レジストパターン８２をマスクとして、半導体支持基板１１に対して第２導電型としてのｎ型不純物（燐等）をイオン打ち込みする。
【００５４】
このイオン打ち込みは、第４ウェル２９よりも深い領域までｎ型不純物が拡散するよう打ち込みエネルギー等を調整する。その結果、半導体支持基板１１の受光領域２０中に、ｎ型不純物の濃度が３×１０17ｃｍ-3であり、その拡散深さｄ３が１．１μｍである、ｎ型の第３ウェル２８が形成される。第３ウェル２８は、第４ウェル２９よりも一回り大きく、半導体支持基板１１中においては第４ウェル２９を取り囲んでいる。ｎ型不純物の打ち込み後、レジストパターン８２を除去する。
【００５５】
次に、図３（ａ）に示すように、第２ウェル２７を形成する。具体的にはまず、レジストパターン８３をＳＯＩ層１３上に形成する。レジストパターン８３は、受光領域２０の素子領域１６及び素子領域１６近傍の素子分離領域１５を露出し、それ以外の領域を被覆するマスクパターンである。また、レジストパターン８３は、第３ウェル２８よりも一回り広い領域を露出する。そして、レジストパターン８３をマスクとして、半導体支持基板１１に対して第１導電型としてのｐ型不純物（ボロン等）をイオン打ち込みする。このイオン打ち込みは、第３ウェル２８よりも深い領域までｐ型不純物が拡散するよう打ち込みエネルギー等を調整する。その結果、半導体支持基板１１の受光領域２０中に、ｐ型不純物の濃度が１×１０17ｃｍ-3であり、その拡散深さｄ２が１．８μｍである、ｐ型の第２ウェル２７が形成される。第２ウェル２７は、第３ウェル２８よりも一回り大きく、半導体支持基板１１中においては第３ウェル２８を取り囲んでいる。ｐ型不純物の打ち込み後、レジストパターン８３を除去する。
【００５６】
次に、図３（ｂ）に示すように、第１ウェル２６を形成する。具体的にはまず、レジストパターン８４をＳＯＩ層１３上に形成する。レジストパターン８４は、受光領域２０の素子領域１６及び素子領域１６近傍の素子分離領域１５を露出し、それ以外の領域を被覆するマスクパターンである。また、レジストパターン８４は、第２ウェル２７よりも一回り広い領域を露出する。そして、レジストパターン８４をマスクとして、半導体支持基板１１に対して第２導電型としてのｎ型不純物（燐等）をイオン打ち込みする。このイオン打ち込みは、第２ウェル２７よりも深い領域までｎ型不純物が拡散するよう打ち込みエネルギー等を調整する。その結果、半導体支持基板１１の受光領域２０中に、ｎ型不純物の濃度が２×１０16ｃｍ-3であり、その拡散深さｄ１が３．４μｍである、ｎ型の第１ウェル２６が形成される。第１ウェル２６は、第２ウェル２７よりも一回り大きく、半導体支持基板１１中においては第２ウェル２７を取り囲んでいる。ｎ型不純物の打ち込み後、レジストパターン８４を除去する。
【００５７】
このようにして、半導体支持基板１１の受光領域２０に、可視光センサ３を構成することとなる第１ウェル２６乃至第４ウェル２９を形成する。
【００５８】
次に、図３（ｃ）、図４（ａ）、図４（ｂ）及び図４（ｃ）を参照して、第１ウェル２６乃至第４ウェル２９の半導体支持基板１１の表層領域に、第１ウェル内高濃度層３０乃至第４ウェル内高濃度層３３を形成する工程を説明する。第１ウェル内高濃度層３０乃至第４ウェル内高濃度層３３は、それぞれ、第１ウェル２６乃至第４ウェル２９に対する電極となるものである。
【００５９】
まず、図３（ｃ）に示すように、第１ウェル２６及び第３ウェル２８の半導体支持基板１１の表層領域上に、コンタクトホール３９−１及び３９−３を形成する。具体的にはまず、レジストパターン８５をＳＯＩ層１３上に形成する。レジストパターン８５は、ｎ型のウェルである第１ウェル２６及び第３ウェル２８が半導体支持基板１１表面まで達している領域上方のＳＯＩ層１３表面の一部を複数個所露出し、それ以外の領域を被覆するマスクパターンである。そして、レジストパターン８５をマスクとして、ＳＯＩ層１３及び埋め込み酸化膜１２の一部をエッチングにより選択的に除去する。その結果、ＳＯＩ層１３及び埋め込み酸化膜１２に複数のコンタクトホール３９−１及び３９−３が形成され、コンタクトホール３９−１及び３９−３を介して第１ウェル２６及び第３ウェル２８が半導体支持基板１１表面まで達している領域の一部が複数個所露出する。
【００６０】
次に、図４（ａ）に示すように、第１ウェル２６及び第３ウェル２８の半導体支持基板１１の表層領域に、第１ウェル内高濃度層３０及び第３ウェル内高濃度層３２を形成する。具体的には、レジストパターン８５をマスクとして、半導体支持基板１１に対して第２導電型としてのｎ型不純物（砒素等）をイオン打ち込みする。このイオン打ち込みは、第１ウェル２６及び第３ウェル２８の半導体支持基板１１の表層領域に、ｎ型不純物が高濃度に拡散するよう打ち込みエネルギー等を調整する。その結果、第１ウェル２６が半導体支持基板１１表面まで達している領域（すなわち半導体支持基板１１の表層領域）の一部に複数の第１ウェル内高濃度層３０が形成される。
【００６１】
同様に、第３ウェル２８が半導体支持基板１１表面まで達している領域（すなわち半導体支持基板１１の表層領域）の一部に複数の第３ウェル内高濃度層３２が形成される。また、第１ウェル内高濃度層３０及び第３ウェル内高濃度層３２は、平面的には図１（ａ）に示されるような配置となる。第１ウェル内高濃度層３０及び第３ウェル内高濃度層３２にはｎ型不純物が高濃度に拡散されており（ｎ+型）、その濃度は１×１０20ｃｍ-3である。ｎ型不純物の打ち込み後、レジストパターン８５を除去する。
【００６２】
次に、図４（ｂ）に示すように、コンタクトホール３９−２及び３９−４を形成する。具体的にはまず、レジストパターン８６をＳＯＩ層１３上に形成する。レジストパターン８６は、ｐ型のウェルである第２ウェル２７及び第４ウェル２９が半導体支持基板１１表面まで達している領域上方のＳＯＩ層１３表面の一部を複数個所露出し、それ以外の領域を被覆するマスクパターンである。そして、レジストパターン８６をマスクとして、ＳＯＩ層１３及び埋め込み酸化膜１２をエッチングにより除去する。その結果、ＳＯＩ層１３及び埋め込み酸化膜１２に複数のコンタクトホール３９−２及び３９−４が形成され、コンタクトホール３９−２及び３９−４を介して第２ウェル２７及び第４ウェル２９が半導体支持基板１１表面まで達している領域の一部が複数個所露出する。
【００６３】
次に、図４（ｃ）に示すように、第２ウェル２７及び第４ウェル２９の半導体支持基板１１の表層領域に、第２ウェル内高濃度層３１及び第４ウェル内高濃度層３３を形成する。具体的には、レジストパターン８６をマスクとして、半導体支持基板１１に対して第１導電型としてのｐ型不純物（二フッ化ホウ素等）をイオン打ち込みする。このイオン打ち込みは、第２ウェル２７及び第４ウェル２９の半導体支持基板１１の表層領域に、ｐ型不純物が高濃度に拡散するよう打ち込みエネルギー等を調整する。その結果、第２ウェル２７が半導体支持基板１１表面まで達している領域（すなわち半導体支持基板１１の表層領域）の一部に複数の第２ウェル内高濃度層３１が形成される。
【００６４】
同様に、第４ウェル２９が半導体支持基板１１表面まで達している領域（すなわち半導体支持基板１１の表層領域）の一部に複数の第４ウェル内高濃度層３３が形成される。また、第２ウェル内高濃度層３１及び第４ウェル内高濃度層３３は、平面的には図１（ａ）に示されるような配置となる。第２ウェル内高濃度層３１及び第４ウェル内高濃度層３３にはｐ型不純物が高濃度に拡散されており（ｐ+型）、その濃度は１×１０20ｃｍ-3である。ｐ型不純物の打ち込み後、レジストパターン８６を除去する。
【００６５】
次に、図５（ａ）、図５（ｂ）及び図６（ａ）を参照して、受光領域２０及び制御用回路形成領域６０のＳＯＩ層１３中に拡散領域を形成する工程を説明する。この拡散領域は、受光領域２０においては紫外線センサ５の一部を構成することとなり、制御用回路形成領域６０においてはトランジスタ７の一部を構成することとなる。なお、本実施形態ではトランジスタ７としてｎ型ＭＯＳトランジスタの形成工程を示すが、ｐ型ＭＯＳトランジスタについても一般的な方法により同時に製造できる。
【００６６】
まず、図５（ａ）に示すように、ＳＯＩ層１３中に高濃度のｎ型不純物領域、すなわち第１高濃度領域４７、ソース領域６２及びドレイン領域６３を形成する。具体的にはまず、絶縁膜９５を１０ｎｍの厚さに形成する。絶縁膜９５は、イオン注入時の金属などによる汚染を抑制するため、及び、熱処理時の外方拡散による不純物濃度の低下を抑制するための膜である。絶縁膜９５は例えば二酸化シリコンからなり、形成方法は例えばＣＶＤ法である。次に、レジストパターン８７をＳＯＩ層１３上に形成する。
【００６７】
レジストパターン８７は、受光領域２０の一部及び制御用回路形成領域６０を露出し、それ以外の領域を被覆するマスクパターンである。そして、レジストパターン８７、ゲート電極６１及びサイドウォール６８をマスクとして、ＳＯＩ層１３に対して第２導電型としてのｎ型不純物（燐等）をイオン打ち込みする。その結果、受光領域２０の素子領域１６には第１高濃度拡散領域４７が形成され、制御用回路形成領域６０の素子領域１６にはソース領域６２及びドレイン領域６３が形成される。また、制御用回路形成領域６０の素子領域１６中で、ソース領域６２及びドレイン領域６３に挟まれた領域が、チャネル領域６７となる。第１高濃度拡散領域４７は、平面的には図１（ａ）の第１高濃度拡散領域４７及び第１高濃度拡散領域４７に隣接するシリサイド領域５２を合わせた形状である。ソース領域６２及びドレイン領域６３は、平面的には図１（ａ）に示される形状である。
【００６８】
なお、図１（ａ）は最終構造を示す図であるため、後の工程で第１高濃度領域４７、ソース領域６２及びドレイン領域６３の表面に形成されるシリサイド領域５２及び７２が図示されているが、現段階では図１（ａ）のシリサイド領域５２及び７２に相当する領域は存在しない。第１高濃度領域４７、ソース領域６２及びドレイン領域６３にはｎ型不純物が高濃度に拡散されており、その濃度は１×１０20ｃｍ-3である。ｎ型不純物の打ち込み後、レジストパターン８７を除去する。
【００６９】
次に、図５（ｂ）に示すように、ＳＯＩ層１３中に高濃度のｐ型不純物領域、すなわち第２高濃度領域４８を形成する。具体的にはまず、レジストパターン８８をＳＯＩ層１３上に形成する。レジストパターン８８は、受光領域２０の一部を露出し、それ以外の領域を被覆するマスクパターンである。そして、レジストパターン８８をマスクとして、ＳＯＩ層１３に対して第１導電型としてのｐ型不純物（ボロン等）をイオン打ち込みする。その結果、受光領域２０の素子領域１６中に第２高濃度拡散領域４８が形成される。
【００７０】
また、受光領域２０の素子領域１６中の第１高濃度拡散領域４７及び第２高濃度拡散領域４８に挟まれた領域が、低濃度領域４６となる。第２高濃度拡散領域は、平面的には図１（ａ）の第２高濃度拡散領域４８及び第２高濃度拡散領域４８に隣接するシリサイド領域５２を合わせた形状である。低濃度領域４６は、平面的には図１（ａ）に示された形状である。なお、図１（ａ）は最終構造を示す図であるため、後の工程で第２高濃度領域４８の表面に形成されるシリサイド領域５２が図示されているが、現段階では図１（ａ）のシリサイド領域５２に相当する領域は存在しない。第１高濃度領域４８にはｐ型不純物が高濃度に拡散されており、その濃度は１×１０20ｃｍ-3である。ｐ型不純物の打ち込み後、レジストパターン８８を除去する。
【００７１】
次に、図６に示すように、図５（ａ）及び図５（ｂ）に示す工程において打ち込んだｎ型及びｐ型不純物を活性化する。具体的には、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ（ＲＴＡ）法により、１０００℃の熱処理を行う。その結果、第１高濃度領域４７、第２高濃度領域４８、ソース領域６２及びドレイン領域６３中の不純物が活性化する。
【００７２】
次に、図７（ａ）を参照して、受光領域２０の低濃度領域４６のＳＯＩ層１３の膜厚を調整する工程を説明する。具体的にはまず、レジストパターン８９を絶縁膜９５上に形成する。レジストパターン８９は、受光領域２０の低濃度領域４６上の絶縁膜９５を露出し、それ以外の領域を被覆するマスクパターンである。そして、レジストパターン８９をマスクとしてエッチングを行い、絶縁膜９５と、ＳＯＩ層１３の一部を除去する。その結果、低濃度領域４６のＳＯＩ層１３の膜厚を、３ｎｍ以上３６ｎｍ以下とする。本実施形態では、低濃度領域４６のＳＯＩ層１３の膜厚は３５ｎｍに設定されている。エッチングの後、レジストパターン８９を除去する。
【００７３】
次に、図７（ｂ）、図８（ａ）、図８（ｂ）及び図９を参照して、受光領域２０及び制御用回路形成領域６０の一部に、シリサイド（シリサイド領域５２及び７２並びにシリサイド層６６）を形成する工程を説明する。シリサイドの形成は、シリサイドが形成された領域を低抵抗化するために行う。従って、低抵抗化が必要ない場合には、シリサイドは形成しなくとも良い。
【００７４】
まず、図７（ｂ）に示すように、絶縁膜９５上に絶縁膜９６を４０ｎｍの厚さに形成する。絶縁膜９６は例えば二酸化シリコンからなり、形成方法は例えばＣＶＤ法である。
次に、図８（ａ）に示すように、シリサイドを形成する領域の絶縁膜９５及び９６を選択的に除去する。具体的にはまず、レジストパターン９０を絶縁膜９６上に形成する。レジストパターン９０は、第１高濃度領域４７及び第２高濃度領域４８上の絶縁膜９６の部分、並びに制御用回路形成領域６０の絶縁膜９６全面を露出するマスクパターンである。
【００７５】
そして、レジストパターン９０をマスクとしてエッチングを行うことにより絶縁膜９６及び９５を選択的に除去する。その結果、第１高濃度領域４７、第２高濃度領域４８、ソース領域６２、ドレイン領域６３及びゲート電極６１が露出する。また、絶縁膜９５及び９６のうち残存した部分は、コンタクトホール３９−１乃至３９−４近傍の部分についてはそれぞれ絶縁膜３７及び３８となり、低濃度領域４６上の部分についてはそれぞれ絶縁膜５７及び５８となる。
【００７６】
次に、図８（ｂ）に示すように、シリサイド領域５２及び７２、並びにシリサイド層６６を形成する。具体的にはまず、レジストパターン９０を除去する。次に、シリサイドを形成するための金属（コバルト、チタン等）を形成する。本実施形態では、コバルト膜をスパッタ法により形成する。そして、熱処理を行うことで、第１高濃度領域４７、第２高濃度領域４８、ソース領域６２、ドレイン領域６３及びゲート電極６１の表層領域がシリサイド化する。その結果、第１高濃度領域４７及び第２高濃度領域４８にはそれぞれシリサイド領域５２が形成され、ソース領域６２及びドレイン領域６３にはそれぞれシリサイド領域７２が形成され、ゲート電極６１にはシリサイド層６６が形成される。
【００７７】
また、ゲート電極６１のうちシリサイド化しなかった部分は、ポリシリコン層６５となる。熱処理の後、コバルト膜のうちシリサイド化しなかった部分を選択的に除去する。このように、本実施形態においては、シリサイド領域を自己整合的に形成する、いわゆるサリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ−ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅの略語）プロセスを用いている。
【００７８】
次に、図９を参照して、コンタクトプラグ（コンタクトプラグ３６、５０、７０及び７３）を形成する工程を説明する。コンタクトプラグは、半導体支持基板１１及びＳＯＩ層１３に形成された各拡散領域並びにゲート電極６１を、上層の配線層に電気的に接続するためのものである。具体的にはまず、中間絶縁膜１４を９００ｎｍの厚さに形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｃｈｉｎｇ）法により平坦化する。中間絶縁膜１４は例えば二酸化シリコンからなり、形成方法は例えばＣＶＤ法である。
【００７９】
次に、コンタクトプラグを形成すべき部分を露出したレジストパターンを形成する。次に、レジストパターンをマスクとしてエッチングを行い、第１ウェル内高濃度層３０乃至第４ウェル内高濃度層３３、シリサイド領域５２及び７２、並びにシリサイド層６６の表面の一部を露出させるコンタクトホールを形成する。
【００８０】
すなわち、コンタクトホール４０は、第１ウェル内高濃度層３０乃至第４ウェル内高濃度層３３の表面の一部を露出させ、絶縁膜３７及び３８並びに中間絶縁膜１４の中を貫通する。コンタクトホール５１は、シリサイド領域５２の表面の一部を露出させ、中間絶縁膜１４を貫通する。コンタクトホール７１は、シリサイド領域５２の表面の一部を露出させ、中間絶縁膜１４を貫通する。そして、コンタクトホール７４は、シリサイド層６６の表面の一部を露出させ、中間絶縁膜１４を貫通する。次に、タングステン、アルミニウム等の導電膜を各コンタクトホールに充填し、平坦化する。その結果、コンタクトプラグ３６、５０、７０及び７３を形成する。以降は通常の配線層形成工程となる。
【００８１】
以上の工程を経ることにより、本発明の実施形態に係る光センサを製造することができる。
（動作）
次に、本発明の実施形態に係る光センサの動作を、図１０を用いて説明する。図１０（ａ）は、本発明の実施形態に係る光センサの動作を示すために、受光領域２０の構造及び動作状況を模式的に示した図である。図１０（ｂ）は、可視光センサ３が可視光波長領域に対して受光感度を持つことを示す図である。
【００８２】
まず、図１０（ａ）を用いて、本発明の実施形態に係る光センサ１の動作、特に受光領域２０に形成された紫外線センサ５及び可視光センサ３の動作を説明する。
【００８３】
紫外線センサ５については、ｎ+型領域である第１高濃度領域４７とｐ+型領域である第２高濃度領域４８との間に電圧Ａ０を印加することにより、ｐ-型の低濃度領域４６中に空乏層を形成する。また、可視光センサ３については、第１ウェル内高濃度層３０と第２ウェル内高濃度層３１の間に電圧Ａ１を印加し、第２ウェル内高濃度層３１と第３ウェル内高濃度層３２の間に電圧Ａ２を印加し、第３ウェル内高濃度層３２と第４ウェル内高濃度層３３との間に電圧Ａ３を印加することにより、それぞれに空乏層ＰＤ１、ＰＤ２及びＰＤ３を形成する。
【００８４】
この状態で受光領域２０の上方から紫外線（紫外光）と可視光が入射した場合、まず、紫外線は紫外線センサ５の空乏層に吸収され、フォトダイオード電流（フォト電流）として検知される。また、可視光の波長領域を持つ光はｐ-型の低濃度領域４６には吸収されずに透過し、半導体支持基板１１内部に形成された可視光センサ３まで到達する。この透過してきた可視光により、可視光センサ３の空乏層ＰＤ１、ＰＤ２及びＰＤ３内で電子と正孔が発生し、フォト電流として検知する。ここで空乏層ＰＤ１、ＰＤ２及びＰＤ３で発生したフォト電流値をそれぞれフォト電流Ｉ１、Ｉ２及びＩ３とすると、これらの演算により可視光の波長領域にのみ受光感度を持つ特性が得られる。
【００８５】
例えば、図１０（ｂ）は、３００ｎｍから７００ｎｍまでの波長を持つ光を受光領域２０の上方から入射した場合にフォト電流Ｉ１及びＩ２を検出し、フォト電流Ｉ１及びＩ２をもとに演算処理を行うことで可視光波長領域（４００ｎｍから７００ｎｍ）に対応するフォト電流値を得ている。具体的には、可視光波長領域（４００ｎｍから７００ｎｍ）に対応するフォト電流値をＩｃｕｒ、係数をＫ１、Ｋ２とすると、Ｉｃｕｒ＝Ｋ１×（Ｉ２＋Ｋ２×Ｉ１）によって求めている。なおこの例は、フォト電流Ｉ１及びI２という２種類のフォト電流を用いて算出した例であるが、フォト電流Ｉ１、Ｉ２及びＩ３という３種類のフォト電流を用いて算出した方がより精度を上げることができる。
【００８６】
（効果）
本発明の実施形態に係る光センサによれば、ＳＯＩ基板１０の半導体支持基板１１に可視光センサ３が形成され、ＳＯＩ層１０に紫外線センサ５が形成されているので、紫外線センサと可視光センサを１チップ化した光センサを実現することができる。
また、可視光センサ３が紫外線センサ５の下方に形成されているので、可視光センサと紫外線センサという２種類のセンサを有しているにもかかわらず、その面積は１つのセンサの分しか必要としない。すなわち、面積を増大させずに紫外線センサと可視光センサを１チップ化した光センサを実現することができる。
【００８７】
（変形例）
本発明の変形例に係る光センサを、図１１を用いて説明する。図１１（ａ）は、変形例に係る光センサの平面図であり、図１１（ｂ）は、変形例に係る光センサの断面図である。なお、図１１（ｂ）は、図１１（ａ）のＢ−Ｂ線における断面図である。なお、図１１（ａ）では、理解を容易にするために一部の構成（コンタクトプラグ等）の図示を省略してある。
【００８８】
本発明の変形例に係る光センサは、ＳＯＩ基板の半導体支持基板に可視光センサを形成し、ＳＯＩ層に紫外線センサを形成する点では実施形態に係る光センサと共通であるが、半導体支持基板のうち紫外線センサの下方に位置する領域以外の領域に可視光センサを形成する点で異なるものである。
【００８９】
変形例の説明においては、実施形態と同じ構成については同一の符号を付与することでその説明を省略する。
【００９０】
変形例に係る光センサが実施形態に係る光センサと最も異なる点は、可視光センサ３が、半導体支持基板１１のうち紫外線センサ５の下方に位置する領域以外の領域に形成されている点である。すなわち、変形例では、可視光センサ３は、半導体支持基板１１の受光領域２０のうち、紫外線センサ５の下方に位置する領域に隣接する領域に形成されている。このため、可視光センサ３上にはＳＯＩ層１３及び埋め込み絶縁膜１２が形成されていない。これにより、可視光センサ３の製造工程において、第１ウェル２６乃至第４ウェル２９を制御性良く形成することが可能となる。
【００９１】
すなわち、本発明の実施形態においては、図２（ｂ）乃至図３（ｂ）に示されるように、埋め込み絶縁膜１２及びＳＯＩ層１３を介して第１ウェル２６乃至第４ウェル２９を形成するためのイオン打ち込みを行う。しかしながら、このイオン打ち込みは、埋め込み絶縁膜１２及びＳＯＩ層１３を介さずに直接半導体支持基板１１に対して行う方が、第１ウェル２６乃至第４ウェル２９を制御性良く形成することが可能となるのである。但し、実施形態にも示すように、埋め込み絶縁膜１２及びＳＯＩ層１３を介して半導体支持基板１１に対してイオン打ち込みを行っても第１ウェル２６乃至第４ウェル２９を形成することは十分可能である。従って、可視光センサ３上にＳＯＩ層１３及び埋め込み絶縁膜１２の両方又はいずれか一方が形成されていても良い。
【００９２】
さらに、第１ウェル２６の拡散深さｄ１、第２ウェル２７の拡散深さｄ２及び第３ウェル２８の拡散深さｄ３は、実施形態に係る光センサのそれらよりもやや深くする必要がある。これは、変形例においては、可視光センサ３上にＵＶフィルタの機能を果たすＳＯＩ層１３が形成されていないためである。従って、本変形例においても実施形態と同じように可視光センサ３上に埋め込み絶縁膜１２及びＳＯＩ層１３を形成する場合には、第１ウェル２６の拡散深さｄ１、第２ウェル２７の拡散深さｄ２及び第３ウェル２８の拡散深さｄ３は、実施形態に係る光センサの場合と同じで構わない。
【００９３】
（効果）
本発明の変形例に係る光センサによれば、ＳＯＩ基板１０の半導体支持基板１１に可視光センサ３が形成され、ＳＯＩ層１０に紫外線センサ５が形成されているので、紫外線センサと可視光センサを１チップ化した光センサを実現することができる。
【００９４】
また、可視光センサ３が、半導体支持基板１１のうち紫外線センサ５の下方に位置する領域以外の領域に形成されているので、可視光センサ３上にはＳＯＩ層１３及び埋め込み絶縁膜１２を形成する必要がない。このため、可視光センサ３の製造工程において、第１ウェル２６乃至第４ウェル２９を制御性良く形成することが可能となる。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施形態に係る半導体装置の構造を示す平面図及び断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＢ−Ｂ線に対応する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＢ−Ｂ線に対応する断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＢ−Ｂ線に対応する断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＢ−Ｂ線に対応する断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＢ−Ｂ線に対応する断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＢ−Ｂ線に対応する断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＢ−Ｂ線に対応する断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１（ｂ）のＢ−Ｂ線に対応する断面図である。
【図１０】本発明の実施形態に係る半導体装置の動作状況を模式的に示した図、及び可視光センサが可視光波長領域に対して受光感度を持つことを示す図である。
【図１１】本発明の変形例に係る半導体装置の構造を示す平面図及び断面図である。
【符号の説明】
【００９６】
１  光センサ
３  可視光センサ
５  紫外線センサ
７  トランジスタ
１０  ＳＯＩ基板
１１  半導体支持基板
１２  埋め込み酸化膜（絶縁層）
１３  ＳＯＩ層（半導体層）
１４  中間絶縁膜
１５  素子分離領域
１６  素子領域
２０  受光領域
２１  第１可視光用フォトダイオード
２２  第２可視光用フォトダイオード
２３  第３可視光用フォトダイオード
２６  第１ウェル
２７  第２ウェル
２８  第３ウェル
２９  第４ウェル
４１  紫外線用フォトダイオード
４６  低濃度領域
４７  第１高濃度領域
４８  第２高濃度領域
６０  制御用回路形成領域
６１  ゲート電極
６２  ソース領域
６３  ドレイン領域
８１〜９０  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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