(57)【特許請求の範囲】
【請求項１】
基板厚みが５０μｍから２００μｍまでの薄板型ＩＧＢＴあるいはＳｉＣＭＯＳＦＥＴ半導体素子を駆動する回路であって、
前記半導体素子のゲートに電圧を印加するドライバと、
前記半導体素子のゲートに接続されるゲート抵抗と、
前記半導体素子のゲート・エミッタ間あるいはゲート・ソース間に接続される容量と、
前記半導体素子のゲート・エミッタ間あるいはゲート・ソース間に前記容量と直列に接続されるダイオードと、
前記ドライバと前記容量との間に接続される容量充電用抵抗と、
を有することを特徴とする半導体素子駆動回路。
【請求項２】
請求項１記載の回路において、
前記ドライバは、前記ゲートにオン電圧を印加するオン端子と、オフ電圧を印加するオフ端子を有し、
前記容量充電用抵抗は前記ドライバのオン端子に接続され、さらに、
前記ドライバのオン端子と前記半導体素子のゲートとの間に接続される第２ゲート抵抗を有することを特徴とする半導体素子駆動回路。
【請求項３】
請求項２記載の回路において、さらに、
前記半導体素子のゲート・エミッタ間あるいはゲート・ソース間に接続される第２容量
を有することを特徴とする半導体素子駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子駆動回路、特にサージ電圧の抑制に関する。
【背景技術】
【０００２】
ハイブリッド車両はエンジンに電池、モータ、インバータを付加した構成であり、インバータの大きさはインバータでの損失に依存し、損失が大きいほど冷却面積を確保する必要があるためインバータのサイズは大きくなる。したがって、インバータの損失を低下させることは、インバータの変換効率を上げるのみならず、インバータの小型化にも寄与するため、ハイブリッド車両の小型軽量化及び燃費向上にもつながる。インバータの損失は直流損失とスイッチング損失に分けることができる。
【０００３】
インバータにおける半導体素子のスイッチング損失を低下させるためには、高速スイッチング特性の素子（高速ＩＧＢＴやＭＯＳＦＥＴ）を高速で駆動すればよい。しかし、ＩＧＢＴ、ＭＯＳＦＥＴを高速でスイッチングさせた場合、大きなサージ電圧が発生し、場合によっては素子破壊やインバータに接続される機器の損傷が生じ得る。
【０００４】
そこで、従来より、サージ電圧を抑制しつつスイッチング損失を低下させるための技術として、ゲート抵抗を切り替える方式が提案されている。また、ＩＧＢＴのゲート・エミッタ間に容量を付加する構成も提案されている。
【０００５】
【特許文献１】特開２００２−１２５３６３号公報
【特許文献２】特開２００６−２２２５９３号公報
【特許文献３】特開平１１−３３０９３５号公報
【特許文献４】特開２０００−３３３４４１号公報
【特許文献５】特開平１１−２３４１０３号公報
【特許文献６】特開２００４−２３８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ゲート抵抗を切り替える従来の方式では、素子のスイッチング動作中にゲート抵抗を切り替えるものであり、最近の高速型ＩＧＢＴはスイッチング時間が早いため、スイッチング中の最適なタイミングでゲート抵抗を切り替えることが制御回路の動作時間から実質的に不可能である問題がある。また、ゲート・エミッタ間に容量を付加することはゲートの誤動作防止としては一定の効果があるが、スイッチング損失の低減の観点からは従来のＩＧＢＴではほとんど効果がない。
【０００７】
本発明の目的は、サージ電圧を抑制しつつスイッチング損失を低下させる半導体素子駆動回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、基板厚みが５０μｍから２００μｍまでの薄板型ＩＧＢＴあるいはＳｉＣＭＯＳＦＥＴ半導体素子を駆動する回路であって、前記半導体素子のゲートに電圧を印加するドライバと、前記半導体素子のゲートに接続されるゲート抵抗と、前記半導体素子のゲート・エミッタ間あるいはゲート・ソース間に接続される容量と、前記半導体素子のゲート・エミッタ間あるいはゲート・ソース間に前記容量と直列に接続されるダイオードと、
前記ドライバと前記容量との間に接続される容量充電用抵抗とを有することを特徴とする。
【０００９】
半導体素子のターンオフ時にはゲート抵抗を小さくすると素子電圧の立ち上がりが早くなってスイッチング損失を低下させることができるが、同時に素子電流の減衰率が大きくなるためサージ電圧が増大する。そこで、ゲート・エミッタ間あるいはゲート・コレクタ間に容量を付加することで素子電圧の立ち上がりの早さを維持しつつ素子電流の減衰率を小さくしてサージ電圧の増大を抑制できる。また、半導体素子のターンオン時にはゲート抵抗とゲート容量の積で時定数が定まり、サージ電圧が定まる。一方、ゲート抵抗を小さくすると素子電圧の立ち下がりは早くなるから、スイッチング損失を低下させることができる。したがって、容量を付加するとともに、該容量を所望の時定数が得られるような値に設定することで結果的にゲート抵抗を小さく設定することができ、これによりサージ電圧を抑制しつつスイッチング損失が低下する。
【００１２】
また、本発明の他の実施形態では、前記ドライバは、前記ゲートにオン電圧を印加するオン端子と、オフ電圧を印加するオフ端子を有し、前記容量充電用抵抗は前記ドライバのオン端子に接続され、さらに、前記ドライバのオン端子と前記半導体素子のゲートとの間に接続される第２ゲート抵抗を有する。
【００１３】
また、本発明の他の実施形態では、さらに、前記半導体素子のゲート・エミッタ間あるいはゲート・ソース間に接続される第２容量を有する。
【発明の効果】
【００１４】
本発明によれば、サージ電圧を抑制するとともにスイッチング損失を低下させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面に基づき本発明の実施形態について説明する。
【００１６】
まず、本実施形態における半導体素子駆動回路の基本原理について、半導体素子としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）素子を例にとり説明する。もちろん、ＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴでもよい。
【００１７】
まず、ＩＧＢＴ素子のターンオフ側について説明する。図１４に示すように、ＩＧＢＴ素子は通常、ドライブ回路から出力される電圧（例えば１５Ｖと０Ｖ）をゲート抵抗Ｒｇを介してゲートに供給することでオンオフ駆動される。このゲート抵抗Ｒｇの大小による特性の相違を説明する。２種類のゲート抵抗をＲ１、Ｒ２（Ｒ１＞Ｒ２）とすると、Ｒ２の方がターンオフ時のＩＧＢＴ素子の電圧Ｖｃｅの立ち上がりが早く、電流の減衰率ｄｉ／ｄｔも大きい。図１に、素子電圧Ｖｃｅ、素子電流Ｉｃｅの時間変化を示す。図中実線がＲ１の場合の特性、破線がＲ２の場合の特性である。いずれの場合もターンオフ時にサージ電圧が発生するが、サージ電圧は寄生成分のインダクタンスをＬｐとしてｄｉ／ｄｔ×Ｌｐで与えられるため、Ｒ２の方がサージ電圧も大きくなる。
【００１８】
次に、Ｒ２に加え、ＩＧＢＴ素子のゲートとエミッタ間に容量Ｃｇｅ１（キャパシタ）を付加した場合を想定する。図２に、この場合の素子電圧Ｖｃｅ、素子電流Ｉｃｅの時間変化を示す。Ｒ２及び容量Ｃｇｅ１を付加すると、原理的には素子電圧Ｖｃｅの立ち上がりはＲ２の場合と同じであるが、電流の減衰率ｄｉ／ｄｔが減少する。従って、Ｒ１で駆動した場合と電流減衰率が同じになるように容量Ｃｇｅ１を設定し、Ｒ２にこのような容量Ｃｇｅ１を付加することで、Ｒ１と同じサージ電圧でありながら素子電圧Ｖｃｅの立ち上がりを早くすることができる。すなわち、同じサージ電圧でターンオフ損失を低下させることが可能になる。
【００１９】
次に、ターンオン側について説明する。ゲート抵抗Ｒｇと、ゲート付加容量Ｃ１とＩＧＢＴ素子のゲート・エミッタ間寄生容量Ｃｄの和、すなわちゲート容量Ｃｇｅ＝Ｃ１＋Ｃｄを用いて、Ｒｇ×Ｃｇｅを指標とする。２種類の抵抗Ｒ１、Ｒ２と２種類のゲート容量Ｃｇｅ（１）、Ｃｇｅ（２）を用い、
Ｒ１×Ｃｇｅ（１）＝Ｒ２×Ｃｇｅ（２）
となるように設定する。ここで、Ｒ１＞Ｒ２、Ｃｇｅ（１）＜Ｃｇｅ（２）である。ゲート抵抗とゲート容量の積が同じ場合、時定数が同じとなるため、ゲート電圧の上昇率が同じになる。ＩＧＢＴ素子の素子電流はゲート電圧で制御されるため、ＩＧＢＴ素子のエミッタ・コレクタ間電圧が変化し、ゲート電圧に帰還容量を介して影響を与え始めるまでは同じスイッチング波形となる。スイッチングが進行し、ＩＧＢＴ素子の電圧が低下し始め、ゲート電圧が影響を受けるようになるとゲート抵抗の影響が現れ始める。ターンオンの場合、ＩＧＢＴ素子の電圧Ｖｃｅの立ち下がりは、ゲート抵抗が小さいほど早くなる。このため、ターンオン波形はＲ２とＣｇｅ（２）の方がＶｃｅの立ち下がりは早くなる。図３及び図４に、素子電流Ｉｃｅ、電圧Ｖｃｅの時間変化をそれぞれ示す。結果として、Ｒ２とＣｇｅ（２）の組み合わせの方がターンオン損失も低下する。
【００２０】
このように、ゲート抵抗単体でＩＧＢＴ素子を駆動するのではなく、ゲート抵抗に加えてさらに容量を付加してゲート抵抗を小さくすることで、同じサージ電圧でターンオン側もターンオフ側もスイッチング損失を低下させることができる。ＩＧＢＴ素子のゲート・エミッタ間に容量を付加する手法は、既述したようにゲートの誤動作防止として知られているが、スイッチング損失の低下については論じられておらず、従来のＩＧＢＴについてはスイッチング損失の低下効果はほとんどない。これに対し、本実施形態では、ゲート抵抗と容量の積を一定に維持しつつゲート抵抗を小さくすることでスイッチング損失を低下させることができるが、より特定的には、基板厚みが通常の４００μｍ程度の従来のＩＧＢＴ素子に対し、コレクタ側のＰ型層を５０μｍ以下の薄い構造にするため基板厚みが５０μｍ−２００μｍ程度のいわゆる薄板基板型の高速ＩＧＢＴ素子に適用することでスイッチング損失を低下できることを本願出願人は見出した。ＩＧＢＴ素子に限らず、ＳｉＣあるいはＧａＮを用いた高速素子でもよい。
【００２１】
一方、ゲート抵抗に容量を付加すると、スイッチング波形に振動が生じる場合がある。このため、ゲート抵抗と容量との間にさらにダンピング抵抗を付加してもよい。
【００２２】
図５に、本実施形態の半導体素子駆動回路の構成を示す。ドライバからＩＧＢＴ素子１０のゲートにゲート電圧を印加して駆動する構成において、ゲートにゲート抵抗Ｒ１を付加するとともにゲート・エミッタ間に容量Ｃ１を付加し、さらにゲート抵抗Ｒ１と容量Ｃ１との間にダンピング抵抗Ｒｄを付加する。ここで、Ｒ１＞Ｒｄである。容量Ｃ１を付加してゲート抵抗Ｒ１を小さく設定することでサージ電圧を抑制しつつスイッチング損失を低下できる。
【００２３】
なお、上述したように、ターンオン側はゲート抵抗とゲート容量の積が一定であるという制限があるが、ターンオフ側にはこのような制限はない。このことは、ターンオフ側とターンオン側が同じゲート抵抗で駆動される回路構成においては、ゲート抵抗とゲート容量の最適化はターンオン側の条件で規定されることを意味し、ターンオフ側は必ずしも最適化されないことになる。
【００２４】
そこで、図６に示すように、ターンオフ側とターンオン側でゲート抵抗とゲート容量の関係がそれぞれ最適化される構成としてもよい。図６において、駆動用のゲート抵抗はオン側のＲ３とオフ側のＲ１から構成され、ゲート容量はオン側のＣ２、オフ側のＣ１＋Ｃ２で構成される。オン側とオフ側で容量が切り替わるようにダイオードＤ１を配置し、容量Ｃ１の充電用に充電抵抗Ｒ２が配置される。より詳しくは、ドライバのオン側端子はゲート抵抗Ｒ３を介してＩＧＢＴ素子１０のゲートに接続される。また、充電抵抗Ｒ２、容量Ｃ１、Ｃ２を介してゲートに接続される。ゲート抵抗Ｒ３とゲートの間の接続点Ｐと、ゲート抵抗Ｒ２と容量Ｃ１の間の接続点Ｑとの間はダイオードＤ１で接続される。またドライバのオフ端子はゲート抵抗Ｒ１を介して接続点Ｐに接続される。ダイオードＤ１と容量Ｃ１はＩＧＢＴ素子１０のゲート・エミッタ間に直列に接続される。容量Ｃ１の充電用抵抗Ｒ２はドライバと容量Ｃ１との間に接続される。オン側ではゲート抵抗Ｒ３、ゲート容量Ｃ２が有効となり、オフ側ではゲート抵抗Ｒ１、ゲート容量Ｃ１＋Ｃ２が有効となり、ターンオン側及びターンオフ側それぞれで最適化できる。
【００２５】
また、図７に示すように、図６において容量Ｃ２を省略した構成としてもよい。オン側ではゲート抵抗Ｒ３となり、オフ側ではゲート抵抗Ｒ１、ゲート容量Ｃ１となる。
【００２６】
さらに、図８に示すように、オン側とオフ側で同一抵抗Ｒ１とする構成でもよい。ドライバはゲート抵抗Ｒ１を介してＩＧＢＴ素子１０のゲートに接続され、ドライバとゲート抵抗との間の接続点Ｓとエミッタとの間に抵抗Ｒ２及びゲート容量Ｃ１が直列に接続され、ゲート抵抗Ｒ１とゲートとの間の接続点Ｔとゲート容量Ｃ１との間にダイオードＤ１が接続される。オン側ではゲート抵抗Ｒ１となり、オフ側ではゲート抵抗Ｒ１、ゲート容量Ｃ１となる。
【００２７】
なお、図５からダンピング抵抗Ｒｄを除いた構成を基本構成とすると、図８は基本構成に対してゲート・エミッタ間に容量Ｃ１と直列にダイオードＤ１を追加し、さらにドライバと容量Ｃ１との間に容量充電用の抵抗Ｒ２を追加した構成である。また、図７は、図８の構成において容量充電用抵抗Ｒ２をドライバのオン端子に接続するとともに、ドライバのオン端子とゲートとの間にゲート抵抗Ｒ３を接続した構成である。図６は、図７の構成においてさらにゲート・エミッタ間に第２のゲート容量Ｃ２を追加した構成である。
【００２８】
以下、本実施形態の具体的な適用例を示す。
【００２９】
図９に、ターンオフ側での適用例、つまり図５の構成における適用例（但し、ダンピング抵抗Ｒｄを無視した場合）を示す。ゲート容量を付加して基準の３倍とし、ゲート抵抗を基準値の１／２倍とした場合である。図で従来の場合を実線、実施形態を破線で示す。従来のゲート抵抗は２２Ω、実施形態のゲート抵抗は１０Ω、ゲート付加容量は６６ｎＦである。寄生容量Ｃｄは３３ｎＦとしている。実施形態では、ターンオフ時のサージ電圧（Ｖｃｅの最大値）、素子電流Ｉｃｅはほぼ同一のまま、素子電圧Ｖｃｅの立ち上がりを早くすることが可能となり、ターンオフ損失を１９．３％低減できる。
【００３０】
図１０に、ターンオン側での適用例を示す。素子電圧Ｖｃｅの時間変化である。ゲート抵抗を６．９Ω、ゲート付加容量を２２ｎＦとした場合である。ゲート抵抗とゲート容量の積を従来と同一にするのが難しく、実施形態ではゲート抵抗とゲート容量の積が従来よりも少し大きくなっており、その損失が増加しているが、ゲート抵抗を１／３とすることで素子電圧Ｖｃｅの立ち下がりが早くなり、ターンオン損失を４％低減できる。図１１に素子電流Ｉｃｅの時間変化を示す。電流変化率ｄｉ／ｄｔも実施形態の方が小さく、サージ特性も改善される。
【００３１】
図１２に、ゲート抵抗とゲート容量をターンオン側とターンオフ側で最適化した適用例、つまり図６の構成における適用例を示す。ゲート抵抗＝２０Ω単独で駆動する従来の場合に対し、オフ側のゲート抵抗を５Ω、ゲート付加容量を８０ｎＦ（２０ｎＦ＋６０ｎＦ）、オン側のゲート抵抗を７Ω、ゲート付加容量を２０ｎとした構成である。図６と対比した場合、Ｒ１＝５Ω、Ｒ３＝７Ω、Ｃ１＝６０ｎＦ、Ｃ２＝２０ｎＦに相当し、１２がドライバに相当する。図１３に結果をまとめて示す。Ｒｇがゲート抵抗の値、Ｅｏｆｆはオフ時の損失エネルギ、Ｅｏｎはオン時の損失エネルギである。一回当たりのスイッチング損失の従来との比較は、ターンオフ側では２３．１１／２７．９４＝０．８２７、ターンオン側では６．５８／１０．４８＝０．６２８といずれもスイッチング損失の低下を実現している。改善率はオン側で３７％、オフ側で１７％である。なお、図１３では図５の場合の結果もあわせて示す。Ｒ１＝７Ωとし、ゲート付加容量Ｃ１＝８０ｎＦとした場合である。オフ側では１２％改善しているが、オン側では逆に損失が増大している。このことは、ターンオフ時のサージ対策は必要であるもののターンオン時のサージ対策は特に必要でない半導体素子の場合に有効であることを示す。例えば、スイッチング素子とＳｉのファーストリカバリダイオードを２対直列にしたアーム構成においてはＩＧＢＴ素子のターンオン時及びターンオフ時のサージ対策がともに必要であるが、フリーホイールダイオードにＳＢＤ（ショットキーバリヤダイオード）等の逆回復電流の無い素子を使用する場合には、ＩＧＢＴ素子のターンオン側でのサージ対策は必ずしも必要でなく、ターンオフ側でのサージ低減とターンオフ損失の改善が必要である。図７、図８の構成は、このような素子の場合に有効である。本実施形態では、ゲート容量をゲート・エミッタ間に接続したが、ゲート・ソース間に接続してもよい。
【図面の簡単な説明】
【００３２】
【図１】実施形態の原理説明図（ターンオフ側）である。
【図２】実施形態の原理説明図（ターンオフ側）である。
【図３】実施形態の原理説明図（ターンオン側）である。
【図４】実施形態の原理説明図（ターンオン側）である。
【図５】実施形態の回路構成図である。
【図６】実施形態の他の回路構成図である。
【図７】実施形態の他の回路構成図である。
【図８】実施形態の他の回路構成図である。
【図９】実施形態の適用例を示すターンオフ時の電圧・電流特性図である。
【図１０】実施形態の適用例を示すターンオン時の電圧特性図である。
【図１１】実施形態の適用例を示すターンオン時の電流特性図である。
【図１２】実施形態の他の適用例を示す回路図である。
【図１３】図１２の構成における特性表図である。
【図１４】従来の駆動回路の回路図である。
【符号の説明】
【００３３】
１０  ＩＧＢＴ素子、１２  電源を含むドライバ。
【図１】
0005348912.tif 000002
【図２】
0005348912.tif 000003
【図３】
0005348912.tif 000004
【図４】
0005348912.tif 000005
【図５】
0005348912.tif 000006
【図６】
0005348912.tif 000007
【図７】
0005348912.tif 000008
【図８】
0005348912.tif 000009
【図９】
0005348912.tif 000010
【図１０】
0005348912.tif 000011
【図１１】
0005348912.tif 000012
【図１２】
0005348912.tif 000013
【図１３】
0005348912.tif 000014
【図１４】
0005348912.tif 000015