(57)【特許請求の範囲】
【請求項１】
複数の画素が２次元に配列された画素部と、
前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第１のカウント値と、前記画素の露光期間の前記出力信号に係る第２のカウント値との差分を演算して当該画素の撮像信号として出力するＡ／Ｄ変換部と、
前記第１のカウント値のカウント期間の長さと、前記第２のカウント値のカウント期間の長さとが同一となるように前記Ａ／Ｄ変換部を制御する制御部と、
前記第１のカウント値のカウント期間の長さと、前記第２のカウント値のカウント期間の長さとを監視する監視部と、
を有し、
前記制御部は、前記監視部による監視結果に基づき、出力されるべき前記撮像信号を補正するように前記Ａ／Ｄ変換部を制御する
ことを特徴とする撮像装置。
【請求項２】
複数の画素が２次元に配列された画素部と、
前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第１のカウント値と、前記画素の露光期間の前記出力信号に係る第２のカウント値との差分を演算して当該画素の撮像信号として出力するＡ／Ｄ変換部と、
前記第１のカウント値のカウント期間の長さと、前記第２のカウント値のカウント期間の長さとが同一となるように前記Ａ／Ｄ変換部を制御する制御部と、
前記第１のカウント値を判定する判定部と、
を有し、
前記制御部は、前記判定部による判定結果に基づき、前記第１のカウント値を所定の値に置き換えるように前記Ａ／Ｄ変換部を制御する
ことを特徴とする撮像装置。
【請求項３】
複数の画素が２次元に配列された画素部と、
前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第１のカウント値と、前記画素の露光期間の前記出力信号に係る第２のカウント値との差分を演算して当該画素の撮像信号として出力するＡ／Ｄ変換部と、
前記第１のカウント値のカウント期間の長さと、前記第２のカウント値のカウント期間の長さとが同一となるように前記Ａ／Ｄ変換部を制御する制御部と、
前記第１のカウント値を判定する判定部と、
前記制御部は、前記判定部による判定結果に基づき、前記画素の撮像信号を所定の値に置き換えるように前記Ａ／Ｄ変換部を制御する
ことを特徴とする撮像装置。
【請求項４】
前記制御部は、前記カウント期間以外においては、前記Ａ／Ｄ変換部の動作を停止させることを特徴とする請求項１〜請求項３のいずれかに記載の撮像装置。
【請求項５】
前記制御部は、前記Ａ／Ｄ変換部に対し、前記クロックに係るカウントの開始及び終了の各々におけるカウント値を保持するよう制御することを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記制御部は、前記Ａ／Ｄ変換部に対し、前記クロックに係るカウントの開始時においてカウント値を初期化すると共に、前記クロックに係るカウントの終了時におけるカウント値を保持するよう制御することを特徴とする請求項１〜請求項４のいずれかに記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも画素とＡ／Ｄ変換回路とを混載した撮像装置に関する。
【背景技術】
【０００２】
従来より、少なくとも光電変換素子を有した画素セルを２次元アレイ状に配列してなる受光素子アレイと、受光素子アレイからの受光信号をＡ／Ｄ変換する複数のＡ／Ｄ変換回路とを備え、単一のＩＣチップとして構成される撮像素子、及びその制御方法が開示されている。そして、撮像素子における必要な２次元領域のみ信号をＡ／Ｄ変換させることや、Ａ／Ｄ変換可能な電圧範囲を変化させることなくＡ／Ｄ変換の分解能を向上させることにより、ズームアップ機能などの高機能な処理を効率良く実行すると共に、撮像素子の小型化、高速化、高精度化を実現する技術が開示されている（例えば特許文献１参照）。
【０００３】
また、特許文献１に使用されているＡ／Ｄ変換回路としては、例えば非特許文献１に記載された構成が知られている。図１０に示すように、非特許文献１に記載のＡ／Ｄ変換回路２０は、パルス走行回路１と、エンコーダ＆ラッチ２と、カウンタ３と、ラッチ４，５と、演算器６とを有して構成されている。以下、各構成の機能を説明する。
【０００４】
パルス走行回路１は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路としての１個の否定論理積（ＮＡＮＤ）回路１０１と、反転回路としての複数のインバータ（ＩＮＶ）１０２とをリング状に連結して構成されている。エンコーダ＆ラッチ２は、サンプリング信号ＣＫｓに同期してパルス走行回路１からの出力信号をエンコードして保持する。カウンタ３は、パルス走行回路１からの出力信号を計測（カウント）する。
【０００５】
ラッチ４は、サンプリング信号ＣＫｓに同期してカウンタ３からの出力信号を保持する。ラッチ５は、サンプリング信号ＣＫｓに同期して、エンコーダ＆ラッチ２及びラッチ４からの出力信号を加算した信号を保持する。演算器６は、ラッチ５を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する。また、パルス走行回路１内の否定論理積回路１０１及びインバータ１０２に電源供給を行うための電源ライン７Ａには、Ａ／Ｄ変換すべきアナログ入力信号Ｖｉｎが入力される入力端子８Ａが接続されている。
【０００６】
次に、Ａ／Ｄ変換回路２０の動作を説明する。パルス走行回路１は、リング状に構成された１個の否定論理積回路１０１及び複数のインバータ１０２内にパルス信号ＳｔａｒｔＰを周回させる。パルス信号ＳｔａｒｔＰがパルス走行回路１内を周回する回数と、否定論理積回路１０１及びインバータ１０２内のパルス信号ＳｔａｒｔＰの位置は、アナログ入力信号Ｖｉｎの大きさ及びサンプリング信号ＣＫｓの周期に応じて変化する。例えば、図１１（ａ）に示すように、アナログ入力信号Ｖｉｎが大きくなると、否定論理積回路１０１及びインバータ１０２の伝播遅延時間が小さくなるため、パルス信号ＳｔａｒｔＰがパルス走行回路１内を周回する回数が多くなる。
【０００７】
エンコーダ＆ラッチ２は、否定論理積回路１０１及びインバータ１０２内のパルス信号ＳｔａｒｔＰの位置を検出し、二進数のデジタルデータとして出力する。カウンタ３は、パルス信号ＳｔａｒｔＰがパルス走行回路１内を周回した回数をカウントし、二進数のデジタルデータとして出力する。ラッチ４は、カウンタ３から出力されるデジタルデータをラッチする。ラッチ５は、ラッチ４からのデジタルデータを上位ビット、エンコーダ＆ラッチ２からのデジタルデータを下位ビットとして加算したデジタルデータを保持する。演算器６は、ラッチ５にて保持した後のデジタルデータと、ラッチ５にて保持する前のデジタルデータとの差分を演算し、外部の後段回路に出力する。
【０００８】
そして、上述したＡ／Ｄ変換回路２０は、図１１（ｂ）に示す通り、アナログ入力信号Ｖｉｎに対応したデジタルデータＤＴを、サンプリング信号ＣＫｓの周期に応じて周期的に出力（ＤＴ１，ＤＴ２，ＤＴ３，・・・）する。
【０００９】
また、撮像素子においてより高精度な撮像信号を得るためには、画素セルのリセットレベルと、露光期間中に蓄積した信号に係る信号レベルとの差分演算を行う必要がある。このことについて以下に説明する。
【００１０】
図１２は、１画素分の画素セルの構成図である。図１２に示すように画素セルは、光電変換素子２１と、メモリ素子２２と、第１のトランジスタ２３と、第２のトランジスタ２４と、第３のトランジスタ２５と、第４のトランジスタ２６とを有して構成されている。以下、各構成の機能を説明する。
【００１１】
光電変換素子２１は被写体像を信号電荷に変換する。メモリ素子２２は、光電変換素子２１に蓄積された信号電荷を保持し電圧に変換する。第１のトランジスタ２３は、光電変換素子２１に蓄積された信号電荷をメモリ素子２２に転送する。第２のトランジスタ２４は、メモリ素子２２をリセットする。第３のトランジスタ２５は、メモリ素子２２に保持された信号を増幅して出力する。第４のトランジスタ２６は、第３のトランジスタ２５が増幅した信号を共通信号線２７へ出力するか否かを制御することにより画素信号の選択を制御する。
【００１２】
なお、第３のトランジスタ２５と、共通信号線２７に設けられた図示しない負荷電流源とでソースフォロア回路が構成されている。また、第１のトランジスタ２３は、図示しない制御回路からの信号（φＴＲ）により制御され、第２のトランジスタ２４は、当該制御回路からの信号（φＲＳ）により制御され、第４のトランジスタ２６は、当該制御回路からの信号（φＳＥ）により制御されている。
【００１３】
次に、図１３を参照し、画素セルの動作を説明する。図１３に示すタイミングチャートでは、第３のトランジスタ２５のゲートに接続されているメモリ素子２２のレベルをＦＤ、共通信号線２７に出力される画素出力レベルをＶｓｉｇで示している。
【００１４】
時刻ｔ１で制御パルスφＳＥが「Ｈ」レベルとなり、第４のトランジスタ２６がオンすると、第３のトランジスタ２５の出力が共通信号線２７に出力される。その後、時刻ｔ２で制御パルスφＲＳが「Ｈ」レベルとなり、第２のトランジスタ２４がオンすると、メモリ素子２２及び第３のトランジスタ２５のゲートが電源ＶＤＤによりリセットされる。その後、制御パルスφＲＳが「Ｌ」レベルとなり、第２のトランジスタ２４がオフすると、メモリ素子２２のレベルＦＤは図中Ｖｒ’で示すレベルとなり、画素出力レベルＶｓｉｇはＶｒとなる。このＶｒが画素出力のリセットレベルである。
【００１５】
時刻ｔ３で制御パルスφＴＲが「Ｈ」レベルとなり、第１のトランジスタ２３がオンすると、光の強さに応じて光電変換素子２１に蓄えられた信号電荷がメモリ素子２２に転送され、メモリ素子２２のレベルＦＤ及び画素出力レベルＶｓｉｇが変化する。その後、制御パルスφＴＲが「Ｌ」レベルとなり、第１のトランジスタ２３がオフすると、メモリ素子２２のレベルＦＤは図中Ｖｓ’で示すレベルとなり、画素出力レベルＶｓｉｇはＶｓとなる。このＶｓが、光電変換素子２１に蓄えられた信号電荷に係る画素出力の信号レベルである。その後、時刻ｔ４で制御パルスφＳＥが「Ｌ」レベルとなると、当該画素の選択が終了し、共通信号線２７への画素出力が遮断される。
【００１６】
ここで、リセットレベルＶｒは、第２のトランジスタ２４のオン抵抗による熱雑音などでばらつきが生じる。また、リセットレベルＶｒは、第３のトランジスタ２５の閾値ばらつきなどに起因する画素間のばらつきも発生するため、これら全てのばらつきがリセットレベルＶｒのノイズとなる。このため、リセットレベルＶｒを基準に変化する信号レベルＶｓにもノイズが生じてしまう。従って、ノイズを除去した高精度な撮像信号を検出するためには、リセットレベルＶｒと信号レベルＶｓの差分を検出しなければならない。
【特許文献１】特開２００６−２８７８７９号公報
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.1, JANUARY2003 An ALL=Digital Analog-to-Digital Converter With 12-uV/LSB Using MoＶｉｎg-Average Filtering
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記により、撮像装置に搭載されたＡ／Ｄ変換回路では、画素セルのリセット期間の出力信号（リセット信号）に係るカウント値と、露光期間の出力信号（映像信号）に係るカウント値との差分を演算し、当該画素における撮像信号（映像信号からリセット信号を減算した信号）として出力する必要がある。しかしながら、従来技術では、サンプリング信号により設定された任意の期間におけるアナログ入力電圧値Ｖｉｎに応じてＡ／Ｄ変換を行うＡ／Ｄ変換回路に対して、精度良く撮像信号を検出する課題に対する考慮がなされていない。
【００１８】
本発明は、上述した課題に鑑みてなされたものであって、撮像信号を高精度に検出することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は、上記の課題を解決するためになされたもので、複数の画素が２次元に配列された画素部と、前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第１のカウント値と、前記画素の露光期間の前記出力信号に係る第２のカウント値との差分を演算して当該画素の撮像信号として出力するＡ／Ｄ変換部と、前記第１のカウント値のカウント期間の長さと、前記第２のカウント値のカウント期間の長さとが同一となるように前記Ａ／Ｄ変換部を制御する制御部と、前記第１のカウント値のカウント期間の長さと、前記第２のカウント値のカウント期間の長さとを監視する監視部と、を有し、前記制御部は、前記監視部による監視結果に基づき、出力されるべき前記撮像信号を補正するように前記Ａ／Ｄ変換部を制御することを特徴とする撮像装置である。
また、本発明は、複数の画素が２次元に配列された画素部と、前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第１のカウント値と、前記画素の露光期間の前記出力信号に係る第２のカウント値との差分を演算して当該画素の撮像信号として出力するＡ／Ｄ変換部と、前記第１のカウント値のカウント期間の長さと、前記第２のカウント値のカウント期間の長さとが同一となるように前記Ａ／Ｄ変換部を制御する制御部と、前記第１のカウント値を判定する判定部と、を有し、前記制御部は、前記判定部による判定結果に基づき、前記第１のカウント値を所定の値に置き換えるように前記Ａ／Ｄ変換部を制御することを特徴とする撮像装置である。
また、本発明は、複数の画素が２次元に配列された画素部と、前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第１のカウント値と、前記画素の露光期間の前記出力信号に係る第２のカウント値との差分を演算して当該画素の撮像信号として出力するＡ／Ｄ変換部と、前記第１のカウント値のカウント期間の長さと、前記第２のカウント値のカウント期間の長さとが同一となるように前記Ａ／Ｄ変換部を制御する制御部と、前記第１のカウント値を判定する判定部と、前記制御部は、前記判定部による判定結果に基づき、前記画素の撮像信号を所定の値に置き換えるように前記Ａ／Ｄ変換部を制御することを特徴とする撮像装置である。
【００２０】
また、本発明の撮像装置において、前記制御部は、前記カウント期間以外においては、前記Ａ／Ｄ変換部の動作を停止させることを特徴とする。
【００２１】
また、本発明の撮像装置において、前記制御部は、前記Ａ／Ｄ変換部に対し、前記クロックに係るカウントの開始及び終了の各々におけるカウント値を保持するよう制御することを特徴とする。
【００２２】
また、本発明の撮像装置において、前記制御部は、前記Ａ／Ｄ変換部に対し、前記クロックに係るカウントの開始時においてカウント値を初期化すると共に、前記クロックに係るカウントの終了時におけるカウント値を保持するよう制御することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、第１のカウント値のカウント期間の長さと、第２のカウント値のカウント期間の長さとが同一となるように制御することによって、撮像信号を高精度に検出することができるという効果が得られる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照し、本発明の実施形態を説明する。
【００２８】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による撮像装置の構成を示している。図１に示すように、撮像装置１００は、複数の画素１０ａが２次元に配列された画素部１０と、Ａ／Ｄ変換部１１と、制御部１２とを有して構成されている。以下、各構成の機能を説明する。
【００２９】
画素部１０は、各画素１０ａにおいて被写体像を撮像信号に変換する。Ａ／Ｄ変換部１１は、画素１０ａからの出力信号の大きさに応じた周波数を有するクロックをカウントし、カウント値に基づく演算を行った後、画素１０ａの撮像信号として出力する。制御部１２は、Ａ／Ｄ変換部１１のカウント期間を制御する信号（φＣＯ）を含む各種信号をＡ／Ｄ変換部１１に供給し、Ａ／Ｄ変換部１１を制御する。
【００３０】
Ａ／Ｄ変換部１１の構成及び動作は、特許文献１に記載されたＡ／Ｄ変換回路と基本的に同一であるが、ラッチ５についてのみ異なる。ラッチ５の詳細については後述する。また、画素１０ａの構成は、図１２に示した構成と同一である。また、本実施形態では、画素列ごとにＡ／Ｄ変換部１１と制御部１２とが１組ずつ配置されているように記載されているが、全ての画素列に対してＡ／Ｄ変換部１１と制御部１２が１組だけ配置されていても良い。さらに、画素部１０とＡ／Ｄ変換部１１は共に撮像素子内に配置されていても良いし、画素部１０が撮像素子内に配置され、Ａ／Ｄ変換部１１が撮像素子外部に配置されていても良い。
【００３１】
次に、以上のように構成された撮像装置の特徴となる動作例について、タイミングチャートを併用して説明する。
【００３２】
＜第１の動作例＞
まず、第１の動作例を説明する。図２は、本実施形態による撮像装置の第１の動作例を示している。
【００３３】
光電変換素子２１による被写体像の撮像信号への変換が完了した後、時刻Ｔ０になると制御部１２はパルス信号ＳｔａｒｔＰを「Ｈ」レベルとし、Ａ／Ｄ変換部１１に供給すると共に、「Ｈ」レベルと「Ｌ」レベルとを交互に出力する任意の周波数のサンプリング信号ＣＫｓをＡ／Ｄ変換部１１に供給する。時刻Ｔ１になると制御部１２はφＳＥ信号を「Ｈ」レベルとし、第４のトランジスタ２６を「ＯＮ」することにより、任意の画素１０ａとＡ／Ｄ変換部１１とを接続する。
【００３４】
時刻Ｔ２になると制御部１２はφＲＳ信号を「Ｈ」レベルとし、第２のトランジスタ２４を「ＯＮ」することにより、任意の画素１０ａのリセット動作を開始する。時刻Ｔ３になると制御部１２はφＲＳ信号を「Ｌ」レベルとし、第２のトランジスタ２４を「ＯＦＦ」することにより、任意の画素１０ａのリセット動作を完了する。
【００３５】
時刻Ｔ４になると制御部１２がφＣＯ信号を「Ｈ」レベルとすることにより、Ａ／Ｄ変換部１１は画素１０ａからのリセット信号のカウントを開始すると共に、カウント開始時のカウント値（Ｃ１）をＡ／Ｄ変換部１１内のラッチ５に保持する。時刻Ｔ５になると制御部１２がφＣＯ信号を「Ｌ」レベルとすることにより、Ａ／Ｄ変換部１１は制御部１２が設定した期間（時刻Ｔ４〜Ｔ５；以下、第１の期間とする）に従い、画素１０ａからのリセット信号のカウントを停止すると共に、時刻Ｔ５におけるカウント停止時のカウント値（Ｃ２）をＡ／Ｄ変換部１１内のラッチ５に保持する。
【００３６】
時刻Ｔ６になると制御部１２はφＴＲ信号を「Ｈ」レベルとし、第１のトランジスタ２３を「ＯＮ」することにより、画素１０ａ内の光電変換素子２１に蓄積された信号のメモリ素子２２への転送を開始する。時刻Ｔ７になると制御部１２はφＴＲ信号を「Ｌ」レベルとし、第１のトランジスタ２３を「ＯＦＦ」することにより、画素１０ａ内の光電変換素子２１に蓄積された信号のメモリ素子２２への転送を停止する。
【００３７】
時刻Ｔ８になると制御部１２がφＣＯ信号を再び「Ｈ」レベルとすることにより、Ａ／Ｄ変換部１１は画素１０ａからの映像信号のカウントを再開すると共に、カウント開始時のカウント値（Ｃ３）をＡ／Ｄ変換部１１内のラッチ５に保持する。時刻Ｔ９になると制御部１２がφＣＯ信号を再び「Ｌ」レベルとすることにより、Ａ／Ｄ変換部１１は制御部１２が設定した期間（時刻Ｔ８〜Ｔ９；以下、第２の期間とする）に従い、画素１０ａからの映像信号のカウントを停止すると共に、時刻Ｔ９におけるカウント停止時のカウント値（Ｃ４）をＡ／Ｄ変換部１１内のラッチ５に保持する。
【００３８】
時刻Ｔ１０になると制御部１２はφＳＥ信号を「Ｌ」レベルとし、第４のトランジスタ２６を「ＯＦＦ」することにより、任意の画素１０ａとＡ／Ｄ変換部１１との接続を解除する。
【００３９】
時刻Ｔ１１になるとＡ／Ｄ変換部１１は、時刻Ｔ９においてラッチ５に保持したカウント値（Ｃ４）から時刻Ｔ８においてラッチ５に保持したカウント値（Ｃ３）を減算し、第１のカウント値を得ると共に、時刻Ｔ５においてラッチ５に保持したカウント値（Ｃ２）から時刻Ｔ４においてラッチ５に保持したカウント値（Ｃ１）を減算し、第２のカウント値を得る。さらに、Ａ／Ｄ変換部１１は、第１のカウント値から第２のカウント値を減算すると共に、図示しない後段の信号処理回路への信号出力を開始する。時刻Ｔ１２になるとＡ／Ｄ変換部１１は、上記の減算を停止すると共に、図示しない後段の信号処理回路への信号出力を停止する。
【００４０】
ここで、上記の時刻Ｔ０とＴ１、Ｔ１とＴ２、Ｔ３とＴ４、Ｔ５とＴ６、Ｔ７とＴ８、Ｔ９とＴ１０、Ｔ１０とＴ１１は別々のタイミングとなるように動作を説明したが、同時動作であっても良い。また、第１の期間（時刻Ｔ４〜Ｔ５）及び第２の期間（時刻Ｔ８〜Ｔ９）以外の期間はカウンタ３の動作を停止しても良い。さらに、図３に示すように、パルス信号ＳｔａｒｔＰをφＣＯ信号と同一期間のみ「Ｈ」レベルとすることにより、第１の期間及び第２の期間以外の期間はパルス走行回路１の動作を停止しても良い。
【００４１】
上述した通り、Ａ／Ｄ変換部１１は、任意の期間におけるアナログ入力電圧値Ｖｉｎの大きさに応じた周波数を有するクロックをカウントするため、カウント期間が長くなるほどカウント値は多くなり、カウント期間が短くなるほどカウント値は少なくなる性質をもつ。このため、ラッチ５に保持したカウント値（Ｃ１〜Ｃ４）に基づいて生成される画素１０ａにおける撮像信号の分解能は第１の期間と第２の期間の長さに依存し、各期間の長さが異なっていると、カウント値の差分結果である撮像信号の分解能が第１の期間と第２の期間のうちの短い方に束縛され、信号精度が劣化してしまう。従って、本実施形態では、制御部１２は第１の期間と第２の期間とを同一期間となるように設定する。
【００４２】
以上説明した通り、Ａ／Ｄ変換部１１に対する第１の期間及び第２の期間を等しく設定することにより、画素１０ａにおける撮像信号を高精度に検出することが可能となり、撮影時の画質を高めることができる。また、カウント期間以外におけるＡ／Ｄ変換部１１のカウント動作を停止することが可能となるため、消費電力を削減することができる。さらに、第１の期間及び第２の期間以外におけるＡ／Ｄ変換部１１の動作を停止することが可能となるため、消費電力をより削減することができる。
【００４３】
＜第２の動作例＞
次に、図２を参照して第２の動作例を説明する。上述した第１の動作例と第２の動作例との異なる点は、時刻Ｔ４、Ｔ５、Ｔ８、Ｔ９、Ｔ１１、Ｔ１２におけるＡ／Ｄ変換部１１の動作である。従って、その他の動作については説明を省略する。
【００４４】
より具体的には、時刻Ｔ４になると制御部１２はφＣＯ信号を「Ｈ」レベルとする。これを受けてＡ／Ｄ変換部１１は、カウント開始時のカウント値をリセットすることによりカウント値を初期値（カウント下限値、又は上限値）に設定し、画素１０ａからのリセット信号のカウントを開始する。時刻Ｔ５になると制御部１２がφＣＯ信号を「Ｌ」レベルとすることにより、Ａ／Ｄ変換部１１は制御部１２が設定した期間（時刻Ｔ４〜Ｔ５；以下、第１の期間とする）に従い、画素１０ａからのリセット信号のカウントを停止すると共に、時刻Ｔ５におけるカウント停止時のカウント値（Ｃ１）をＡ／Ｄ変換部１１内のラッチ５に保持する。
【００４５】
時刻Ｔ８になると制御部１２はφＣＯ信号を再び「Ｈ」レベルとする。これを受けてＡ／Ｄ変換部１１は、カウント開始時のカウント値をリセットすることによりカウント値を初期値（カウント下限値、又は上限値）に設定し、画素１０ａからの映像信号のカウントを開始する。時刻Ｔ９になると制御部１２がφＣＯ信号を再び「Ｌ」レベルとすることにより、Ａ／Ｄ変換部１１は制御部１２が設定した期間（時刻Ｔ８〜Ｔ９；以下、第２の期間とする）に従い、画素１０ａからの映像信号のカウントを停止すると共に、時刻Ｔ９におけるカウント停止時のカウント値（Ｃ２）をＡ／Ｄ変換部１１内のラッチ５に保持する。
【００４６】
時刻Ｔ１１になるとＡ／Ｄ変換部１１は、時刻Ｔ９においてラッチ５に保持したカウント値（Ｃ２）から時刻Ｔ５においてラッチ５に保持したカウント値（Ｃ１）を減算する演算を開始すると共に、図示しない後段の信号処理回路への信号出力を開始する。時刻Ｔ１２になるとＡ／Ｄ変換部１１は、上記の減算を停止すると共に、図示しない後段の信号処理回路への信号出力を停止する。
【００４７】
第２の動作例においても、第１の動作例と同様に制御部１２は第１の期間と第２の期間とが同一期間となるように設定する。これによって、画素１０ａにおける撮像信号を高精度に検出することが可能となり、撮影時の画質を高めることができる。また、Ａ／Ｄ変換部１１に対する時刻Ｔ４及びＴ８におけるカウント開始時のカウント値を初期値とすることにより、カウント開始時のカウント値を保持する必要がなくなり、Ａ／Ｄ変換部１１内のラッチ回路の数を削減することが可能となるため、回路規模を低減することができる。
【００４８】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図４は、本実施形態による撮像装置の構成を示しており、図１中と共通する要素には共通の符号が付されている。この撮像装置が第１の実施形態の撮像装置と異なる点は、Ａ／Ｄ変換部１１のカウント期間の長さを監視する監視部１３を撮像装置１００に設けたことである。その他の構成については説明を省略する。
【００４９】
次に、以上のように構成された撮像装置の特徴となる動作例について、タイミングチャートを併用して説明する。図５は、本実施形態による撮像装置の動作を示している。
【００５０】
光電変換素子２１による被写体像の撮像信号への変換が完了した後、時刻Ｔ０になると制御部１２はパルス信号ＳｔａｒｔＰを「Ｈ」レベルとし、Ａ／Ｄ変換部１１に供給すると共に、「Ｈ」レベルと「Ｌ」レベルとを交互に出力する任意の周波数のサンプリング信号ＣＫｓをＡ／Ｄ変換部１１に供給する。時刻Ｔ１になると制御部１２はφＳＥ信号を「Ｈ」レベルとし、第４のトランジスタ２６を「ＯＮ」することにより、任意の画素１０ａとＡ／Ｄ変換部１１とを接続する。
【００５１】
時刻Ｔ２になると制御部１２はφＲＳ信号を「Ｈ」レベルとし、第２のトランジスタ２４を「ＯＮ」することにより、任意の画素１０ａのリセット動作を開始する。時刻Ｔ３になると制御部１２はφＲＳ信号を「Ｌ」レベルとし、第２のトランジスタ２４を「ＯＦＦ」することにより、任意の画素１０ａのリセット動作を完了する。
【００５２】
時刻Ｔ４になると制御部１２がφＣＯ信号を「Ｈ」レベルとすることにより、Ａ／Ｄ変換部１１は画素１０ａからのリセット信号のカウントを開始すると共に、カウント開始時のカウント値（Ｃ１）をＡ／Ｄ変換部１１内のラッチ５に保持する。同時に、監視部１３は、Ａ／Ｄ変換部１１に供給されるφＣＯ信号の「Ｈ」レベル期間の測定を開始する。
【００５３】
時刻Ｔ５になると制御部１２がφＣＯ信号を「Ｌ」レベルとすることにより、Ａ／Ｄ変換部１１は制御部１２が設定した期間（時刻Ｔ４〜Ｔ５；以下、第１の期間とする）に従い、画素１０ａからのリセット信号のカウントを停止すると共に、時刻Ｔ５におけるカウント停止時のカウント値（Ｃ２）をＡ／Ｄ変換部１１内のラッチ５に保持する。同時に、監視部１３は、Ａ／Ｄ変換部１１に供給されるφＣＯ信号の「Ｈ」レベル期間の測定を停止し、測定値（ＴＲ）をＡ／Ｄ変換部１１内のラッチ５に保持する。
【００５４】
時刻Ｔ６になると制御部１２はφＴＲ信号を「Ｈ」レベルとし、第１のトランジスタ２３を「ＯＮ」することにより、画素１０ａ内の光電変換素子２１に蓄積された信号のメモリ素子２２への転送を開始する。時刻Ｔ７になると制御部１２はφＴＲ信号を「Ｌ」レベルとし、第１のトランジスタ２３を「ＯＦＦ」することにより、画素１０ａ内の光電変換素子２１に蓄積された信号のメモリ素子２２への転送を停止する。
【００５５】
時刻Ｔ８になると制御部１２がφＣＯ信号を再び「Ｈ」レベルとすることにより、Ａ／Ｄ変換部１１は画素１０ａからの映像信号のカウントを再開すると共に、カウント開始時のカウント値（Ｃ３）をＡ／Ｄ変換部１１内のラッチ５に保持する。同時に、監視部１３は、Ａ／Ｄ変換部１１に供給されるφＣＯ信号の「Ｈ」レベル期間の測定を開始する。
【００５６】
時刻Ｔ９になると制御部１２がφＣＯ信号を再び「Ｌ」レベルとすることにより、Ａ／Ｄ変換部１１は制御部１２が設定した期間（時刻Ｔ８〜Ｔ９；以下、第２の期間とする）に従い、画素１０ａからの映像信号のカウントを停止すると共に、時刻Ｔ９におけるカウント停止時のカウント値（Ｃ４）をＡ／Ｄ変換部１１内のラッチ５に保持する。同時に、監視部１３は、Ａ／Ｄ変換部１１に供給されるφＣＯ信号の「Ｈ」レベル期間の測定を停止し、測定値（ＴＩ）をＡ／Ｄ変換部１１内のラッチ５に保持する。
【００５７】
時刻Ｔ１０になると制御部１２はφＳＥ信号を「Ｌ」レベルとし、第４のトランジスタ２６を「ＯＦＦ」することにより、任意の画素１０ａとＡ／Ｄ変換部１１との接続を解除する。
【００５８】
時刻Ｔ１１になるとＡ／Ｄ変換部１１は、時刻Ｔ９においてラッチ５に保持したカウント値（Ｃ４）から時刻Ｔ８においてラッチ５に保持したカウント値（Ｃ３）を減算し、第１のカウント値を得ると共に、時刻Ｔ５においてラッチ５に保持したカウント値（Ｃ２）から時刻Ｔ４においてラッチ５に保持したカウント値（Ｃ１）を減算し、第２のカウント値を得る。さらに、Ａ／Ｄ変換部１１は、制御部１２による制御に従い、時刻Ｔ５におけるφＣＯ信号の「Ｈ」レベル期間の測定値（ＴＲ）と時刻Ｔ９におけるφＣＯ信号の「Ｈ」レベル期間の測定値（ＴＩ）との長さの比に基づいて、第１のカウント値及び第２のカウント値のうち、いずれか一方の補正を開始する。
【００５９】
より具体的には、Ａ／Ｄ変換部１１は以下の（１）式、（２）式のように補正する。
※ＴＲ＞ＴＩ時に採用する補正式
ＨＲ＝（Ｃ２−Ｃ１）×ＴＩ÷ＴＲ  ・・・  （１）
※ＴＩ＞ＴＲ時に採用する補正式
ＨＩ＝（Ｃ４−Ｃ３）×ＴＲ÷ＴＩ  ・・・  （２）
【００６０】
前述したように、撮像信号の分解能は第１の期間と第２の期間の長さに依存し、カウント期間が長くなるほど撮像信号の分解能が高くなる。このため、上記第１のカウント値及び第２のカウント値のうち、カウント期間が長い方のカウント値については、カウント期間が短い方のカウント値以上の精度が保証されていることになる。従って、本実施形態では、カウント期間が長い方のカウント値を上記のように補正する。なお、信号精度の劣化が許容できる範囲内では、上記とは逆に、カウント期間が短い方のカウント値を補正しても良い。
【００６１】
時刻Ｔ１２になるとＡ／Ｄ変換部１１は上記のカウント値の補正を停止する。時刻Ｔ１３になるとＡ／Ｄ変換部１１は、時刻Ｔ１２において補正されたカウント値（ＨＲ又はＨＩ）を用いて、画素１０ａにおける撮像信号の演算を開始すると共に、図示しない後段の信号処理回路への信号出力を開始する。この演算は、ＴＲとＴＩの大小関係に基づいて以下の（３）式、（４）式のように行われる。
※ＴＲ＞ＴＩ時に採用する減算式
ＤＴ＝（Ｃ４−Ｃ３）−ＨＲ  ・・・  （３）
※ＴＩ＞ＴＲ時に採用する減算式
ＤＴ＝ＨＩ−（Ｃ２−Ｃ１）  ・・・  （４）
【００６２】
時刻Ｔ１４になるとＡ／Ｄ変換部１１は、上記の撮像信号の演算を停止すると共に、図示しない後段の信号処理回路への信号出力を停止する。
【００６３】
ここで、時刻Ｔ０とＴ１、Ｔ１とＴ２、Ｔ３とＴ４、Ｔ５とＴ６、Ｔ７とＴ８、Ｔ９とＴ１０、Ｔ１０とＴ１１、Ｔ１２とＴ１３は別々のタイミングとなるように動作を説明したが、同時動作であっても良い。また、第１の期間（時刻Ｔ４〜Ｔ５）及び第２の期間（時刻Ｔ８〜Ｔ９）以外の期間はカウンタ３の動作を停止しても良い。さらに、図６に示すように、パルス信号ＳｔａｒｔＰをφＣＯ信号と同一期間のみ「Ｈ」レベルとすることにより、第１の期間及び第２の期間以外の期間はパルス走行回路１の動作を停止しても良い。
【００６４】
以上説明した通り、カウント値の補正により、Ａ／Ｄ変換部１１に対する第１の期間及び第２の期間を等しく設定することが可能となるため、画素１０ａにおける撮像信号を高精度に検出することが可能となり、撮影時の画質を高めることができる。また、カウント期間以外におけるＡ／Ｄ変換部１１のカウント動作を停止することが可能となるため、消費電力を削減することができる。さらに、第１の期間及び第２の期間以外におけるＡ／Ｄ変換部１１の動作を停止することが可能となるため、消費電力をより削減することができる。
【００６５】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態は、画素セルに非常に強い光が入射した場合に発生する黒沈み現象を抑圧することが可能な撮像装置に関するものである。以下、黒沈み現象について説明する。
【００６６】
リセットレベルＶｒと信号レベルＶｓの差分を検出する場合、画素セルに非常に強い光が入射すると、黒沈み現象と称される問題が発生する。図１４（ａ）は光量に対するリセットレベルＶｒと信号レベルＶｓを示し、図１４（ｂ）はその差分結果Ｖｓ−Ｖｒを示している。入射光量がＢ点よりも高い場合にはＶｓが飽和してしまうため、Ｖｓ−Ｖｒも一定値となる。さらに強い光が入射し、入射光量がＣ点よりも高い場合にはリセットレベルＶｒが変化してしまい、Ｖｓ−Ｖｒが小さくなる。これが黒沈み現象である。
【００６７】
画素セルに非常に強い光が入射すると、光リークによる信号がリセットレベルに加算されるため、上記のようなリセットレベルＶｒの変化が生じる。さらに、光リークによりリセットレベルＶｒが飽和に達すると（Ｄ点）、差分結果Ｖｓ−Ｖｒはゼロとなる。
【００６８】
図７は、本実施形態による撮像装置の構成を示しており、図１と共通する要素には共通の符号が付されている。この撮像装置が第１の実施形態の撮像装置と異なる点は、Ａ／Ｄ変換部１１内のラッチ５に保持されたリセット信号レベルのカウント値を判定する判定部１４を撮像装置１００に設けたことである。また、制御部１２は、判定部１４による判定の結果に基づいて、リセット信号レベルのカウント値が所定の判定閾値以上である場合はその値を保持し続け、判定閾値未満である場合はリセット信号レベルのカウント値を所定のカウント値に置き換えるようにＡ／Ｄ変換部１１を制御する。その他の構成については説明を省略する。
【００６９】
以下、判定部１４が用いる判定閾値とカウント値との関係について、図８の画素セルのタイミングチャートを用いて説明する。図８は、制御パルスφＳＥ、φＲＳ、φＴＲの変化を示すと共に、メモリ素子２２のレベルの信号波形をＦＤで示し、共通信号線２７に出力される画素出力の信号波形をＶｓｉｇで示している。図中の波形８００，８１０（実線）は、画素セルに黒沈み現象の発生しない光が入射した場合の信号波形である。また、図中の波形８２０，８３０（破線）は、黒沈み現象の発生するような強い光が画素セルに入射した場合の信号波形である。制御パルスφＲＳが「Ｈ」レベルから「Ｌ」レベルに遷移した直後から、前述した光リークにより、メモリ素子２２のリセットレベル（ＦＤ）及び画素出力のリセットレベル（Ｖｓｉｇ）が急激に低下している。
【００７０】
このように黒沈み現象の有無によりリセットレベルの状態が異なるため、このリセットレベルを判定することにより、黒沈み現象発生の有無を判定できる。図８中のＣｎｔｒは、黒沈み現象が発生していない場合の画素出力のリセットレベルＶｒに相当するカウント値である。また、Ｃｎｔ１は判定閾値である。画素出力のリセットレベルが判定閾値Ｃｎｔ１以下の場合に、リセット信号レベルのカウント値をＶｒに相当するカウント値Ｃｎｔｒに置き換えることにより、信号レベルのカウント値と差分処理を行っても黒沈み現象は発生しなくなる。
【００７１】
次に、以上のように構成された撮像装置における特徴となる動作例について、図９のタイミングチャートを併用して説明する。図中の波形９００，９１０（実線）は、黒沈み現象の発生しない光が入射している場合の信号波形を示し、波形９２０，９３０（破線）は、黒沈み現象が発生する光が入射している場合の信号波形を示している。
【００７２】
光電変換素子２１による被写体像の撮像信号への変換が完了した後、時刻Ｔ０になると制御部１２はパルス信号ＳｔａｒｔＰを「Ｈ」レベルとし、Ａ／Ｄ変換部１１に供給すると共に、「Ｈ」レベルと「Ｌ」レベルとを交互に出力する任意の周波数のサンプリング信号ＣＫｓをＡ／Ｄ変換部１１に供給する。時刻Ｔ１になると制御部１２はφＳＥ信号を「Ｈ」レベルとし、第４のトランジスタ２６を「ＯＮ」することにより、任意の画素１０ａとＡ／Ｄ変換部１１とを接続する。
【００７３】
時刻Ｔ２になると制御部１２はφＲＳ信号を「Ｈ」レベルとし、第２のトランジスタ２４を「ＯＮ」することにより、任意の画素１０ａのリセット動作を開始する。時刻Ｔ３になると制御部１２はφＲＳ信号を「Ｌ」レベルとし、第２のトランジスタ２４を「ＯＦＦ」することにより、任意の画素１０ａのリセット動作を完了する。
【００７４】
時刻Ｔ４になると制御部１２はφＣＯ信号を「Ｈ」レベルとする。これを受けてＡ／Ｄ変換部１１は、カウント開始時のカウント値をリセットすることによりカウント値を初期値（カウント下限値、又は上限値）に設定し、画素１０ａからのリセット信号のカウントを開始する。時刻Ｔ５になると制御部１２がφＣＯ信号を「Ｌ」レベルとすることにより、Ａ／Ｄ変換部１１は制御部１２が設定した期間（時刻Ｔ４〜Ｔ５；以下、第１の期間とする）に従い、画素１０ａからのリセット信号のカウントを停止すると共に、時刻Ｔ５におけるカウント停止時のカウント値（Ｃ１）をＡ／Ｄ変換部１１内のラッチ５に保持する。
【００７５】
この時、判定部１４はラッチ５に保持されたカウント値を判定する。そして、制御部１２は、判定結果に基づいて、カウント値が判定閾値Ｃｎｔ１以上の場合にはその値を保持し続け、カウント値が判定閾値Ｃｎｔ１未満の場合はその値をＣｎｔｒに置き換えるようにＡ／Ｄ変換部１１を制御する。
【００７６】
時刻Ｔ６になると制御部１２はφＴＲ信号を「Ｈ」レベルとし、第１のトランジスタ２３を「ＯＮ」することにより、不図示の露光期間に光電変換素子２１に蓄積された信号のメモリ素子２２への転送を開始する。ここで、黒沈み現象が発生するような強い光が入射している場合には、リセットレベルがすでに飽和しているので信号レベルはほとんど変化しない。時刻Ｔ７になると制御部１２はφＴＲ信号を「Ｌ」レベルとし、第１のトランジスタ２３を「ＯＦＦ」することにより、光電変換素子２１からメモリ素子２２への信号転送を停止する。
【００７７】
時刻Ｔ８になると制御部１２はφＣＯ信号を再び「Ｈ」レベルとする。これを受けてＡ／Ｄ変換部１１は、カウント開始時のカウント値をリセットすることによりカウント値を初期値（カウント下限値、又は上限値）に設定し、画素１０ａからの映像信号のカウントを開始する。時刻Ｔ９になると制御部１２がφＣＯ信号を再び「Ｌ」レベルとすることにより、Ａ／Ｄ変換部１１は制御部１２が設定した期間（時刻Ｔ８〜Ｔ９；以下、第２の期間とする）に従い、画素１０ａからの映像信号のカウントを停止すると共に、時刻Ｔ９におけるカウント停止時のカウント値（Ｃ２）をＡ／Ｄ変換部１１内のラッチ５に保持する。
【００７８】
時刻Ｔ１０になると制御部１２はφＳＥ信号を「Ｌ」レベルとし、第４のトランジスタ２６を「ＯＦＦ」することにより、任意の画素１０ａとＡ／Ｄ変換部１１との接続を解除する。
【００７９】
時刻Ｔ１１になるとＡ／Ｄ変換部１１は、時刻Ｔ９においてラッチ５に保持したカウント値（Ｃ２）から時刻Ｔ５においてラッチ５に保持したカウント値（Ｃ１）を減算する演算を開始すると共に、図示しない後段の信号処理回路への信号出力を開始する。時刻Ｔ１２になるとＡ／Ｄ変換部１１は、上記の減算を停止すると共に、図示しない後段の信号処理回路への信号出力を停止する。
【００８０】
以上説明した通り、Ａ／Ｄ変換部１１内のラッチ５に保持されたリセット信号レベルのカウント値を判定し、その値が所定の判定閾値以上である場合にはその値を保持し続け、判定閾値未満である場合にはその値を所定のカウント値に置き換えるように制御することにより、黒沈み現象の有無を判定できると共に、黒沈み現象の発生を抑圧することが可能となる。
【００８１】
なお、上記ではリセット信号レベルのカウント値（Ｃ１）を判定し、その判定結果に基づいてリセット信号レベルのカウント値（Ｃ１）を制御するような場合を説明したが、リセット信号レベルのカウント値（Ｃ１）を判定し、その判定結果に基づいて差分演算結果である撮像信号（Ｃ２−Ｃ１）を制御するようにしてもよい。この構成において、リセット信号レベルのカウント値が判定閾値未満となった場合に撮像信号を飽和レベルに置き換えるように制御すれば、黒沈み現象の発生を抑圧することが可能となる。この飽和レベルには、撮像信号として出力可能な最大値を用いても良いし、黒沈み現象が発生しているときの実際の飽和レベルを予め求めておき、その値を用いても良い。
【００８２】
また、黒沈み現象を抑圧することが可能な構成及び動作については、第１の実施形態における図１の構成と図３のタイミングチャートに適用した場合を基に説明したが、他の構成と動作タイミングに適用してももちろん構わない。
【００８３】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態による撮像装置の動作を示すタイミングチャートである。
【図３】本発明の第１の実施形態による撮像装置の動作を示すタイミングチャートである。
【図４】本発明の第２の実施形態による撮像装置の構成を示すブロック図である。
【図５】本発明の第２の実施形態による撮像装置の動作を示すタイミングチャートである。
【図６】本発明の第２の実施形態による撮像装置の動作を示すタイミングチャートである。
【図７】本発明の第３の実施形態による撮像装置の構成を示すブロック図である。
【図８】本発明の第３の実施形態における判定閾値とカウント値との関係を説明するためのタイミングチャートである。
【図９】本発明の第３の実施形態による撮像装置の動作を示すタイミングチャートである。
【図１０】Ａ／Ｄ変換回路の構成を示すブロック図である。
【図１１】Ａ／Ｄ変換回路の動作を説明するための参考図である。
【図１２】画素セルの構成を示す回路構成図である。
【図１３】画素セルの動作を説明するためのタイミングチャートである。
【図１４】黒沈み現象を説明するためのグラフである。
【符号の説明】
【００８５】
１０・・・画素部、１０ａ・・・画素、１１・・・Ａ／Ｄ変換部、１２・・・制御部、１３・・・監視部、１４・・・判定部、１００・・・撮像装置
【図１】
0005198156.tif 000002
【図２】
0005198156.tif 000003
【図３】
0005198156.tif 000004
【図４】
0005198156.tif 000005
【図５】
0005198156.tif 000006
【図６】
0005198156.tif 000007
【図７】
0005198156.tif 000008
【図８】
0005198156.tif 000009
【図９】
0005198156.tif 000010
【図１０】
0005198156.tif 000011
【図１１】
0005198156.tif 000012
【図１２】
0005198156.tif 000013
【図１３】
0005198156.tif 000014
【図１４】
0005198156.tif 000015