(57)【特許請求の範囲】
【請求項１】
しきい値の自動レベル設定を行って、入力信号の増幅を行う信号増幅装置において、
前記入力信号の基準レベルを検出して出力する基準レベル検出部と、正側オフセット電圧値と前記基準レベルとを加算して正側オフセット電圧信号を生成して出力する第１の加算部と、負側オフセット電圧値と前記基準レベルとを加算して負側オフセット電圧信号を生成して出力する第２の加算部と、を含むオフセット電圧発生部と、
前記正側オフセット電圧信号のレベルが前記入力信号の最大レベルよりも大きい場合は、前記正側オフセット電圧信号を出力し、前記入力信号の最大レベルが前記正側オフセット電圧信号よりも大きい場合は、前記入力信号の最大レベルをピーク値として出力するピーク検出部と、前記負側オフセット電圧信号のレベルが前記入力信号の最小レベルよりも小さい場合は、前記負側オフセット電圧信号を出力し、前記入力信号の最小レベルが前記負側オフセット電圧信号よりも小さい場合は、前記入力信号の最小レベルをボトム値として出力するボトム検出部と、前記ピーク検出部から出力される前記ピーク値と、前記ボトム検出部から出力される前記ボトム値とを分圧して、しきい値レベルを発生する分圧部と、から構成されるしきい値制御部と、
前記入力信号と、前記分圧部から出力された前記しきい値レベルとを差動増幅する増幅部と、
を有することを特徴とする信号増幅装置。
【請求項２】
前記ピーク検出部は、前記正側オフセット電圧信号および前記入力信号を入力とするピーク側差動アンプと、前記ピーク側差動アンプの出力を整流するピーク側ダイオードと、ピーク電圧を保持するピーク側コンデンサと、前記ピーク値のバッファリングを行うピーク側バッファと、を備え、
前記ボトム検出部は、前記負側オフセット電圧信号および前記入力信号を入力とするボトム側差動アンプと、前記ボトム側差動アンプの出力を整流するボトム側ダイオードと、ボトム電圧を保持するボトム側コンデンサと、前記ボトム値のバッファリングを行うボトム側バッファと、を備える、
ことを特徴とする請求項１記載の信号増幅装置。
【請求項３】
前記ピーク側バッファをＰチャネルソースフォロワとし、前記ピーク側ダイオードはＰチャネルＭＯＳ−ＦＥＴとすることを特徴とする請求項２記載の信号増幅装置。
【請求項４】
前記ボトム側バッファをＮチャネルソースフォロワとし、前記ボトム側ダイオードはＮチャネルＭＯＳ−ＦＥＴとすることを特徴とする請求項２記載の信号増幅装置。
【請求項５】
しきい値の自動レベル設定を行って、入力信号の増幅を行う信号増幅装置において、
正側に振れる前記入力信号の基準レベルを検出して出力する基準レベル検出部と、正側オフセット電圧値と前記基準レベルとを加算して正側オフセット電圧信号を生成して出力する加算部と、を含むオフセット電圧発生部と、
前記正側オフセット電圧信号のレベルが前記入力信号の最大レベルよりも大きい場合は、前記正側オフセット電圧信号を出力し、前記入力信号の最大レベルが前記正側オフセット電圧信号よりも大きい場合は、前記入力信号の最大レベルをピーク値として出力するピーク検出部と、前記入力信号の最小レベルをボトム値として出力するボトム検出部と、前記ボトム値にあらかじめ設定した負側のオフセットを加算して負側ボトムシフト値を生成する負側オフセット電圧加算部と、前記ピーク検出部から出力される前記ピーク値と、前記負側オフセット電圧加算部から出力される前記負側ボトムシフト値とを分圧して、しきい値レベルを発生する分圧部と、から構成されるしきい値制御部と、
前記入力信号と、前記分圧部から出力された前記しきい値レベルとを差動増幅する増幅部と、
を有することを特徴とする信号増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号増幅装置に関し、特にしきい値の自動レベル設定を行って、入力信号の受信を行う信号増幅装置に関する。
【背景技術】
【０００２】
インターネットに代表されるデータトラフィックの爆発的増大に応えるべく、高速・大容量のブロードバンド光アクセスネットワークの構築が急速に進展している。高速光アクセスシステムとしては、加入者から局舎への光ファイバ網を共有し、最大の情報速度が１Ｇｂｐｓ（物理速度は１．２５Ｇｂｐｓ）の高速伝送を実現するＧ−ＰＯＮ（Gigabit−Passive Optical Network）システムの適用が有望視されている。
【０００３】
図２２はＧ−ＰＯＮシステムの概略構成を示す図である。Ｇ−ＰＯＮシステム１００は、光加入者線局装置（ＯＬＴ：Optical Line Terminal）１０１と、複数の光加入者線終端装置（ＯＮＵ：Optical Network Unit）１０２−１〜１０２−ｎと、光スプリッタ１０３とから構成される。
【０００４】
ＯＬＴ１０１は、１本の光ファイバで光スプリッタ１０３と接続し、光スプリッタ１０３により分岐された光ファイバは、ＯＮＵ１０２−１〜１０２−ｎに接続して、光スプリッタ１０３によって１：ｎの光分岐・結合が行われる。
【０００５】
Ｇ−ＰＯＮシステム１００の伝送において、ＯＮＵ１０２−１〜１０２−ｎからＯＬＴ１０１へ向かう上り方向の伝送では、各ＯＮＵ１０２−１〜１０２−ｎからは同じ波長の信号（１３１０ｎｍ）が送出されるので、他のＯＮＵからの光パケットと衝突しないように、時分割多重によって送信タイミングを制御するＴＤＭＡ（Time Division Multiple Access）方式が採用されている。
【０００６】
また、ＯＬＴ１０１からＯＮＵ１０２−１〜１０２−ｎへ向かう下り方向の伝送については、ＯＬＴ１０１から送信される波長信号（１４９０ｎｍ）をＯＮＵ１０２−１〜１０２−ｎはすべて受信して、自身に割り当てられたタイムスロットの情報のみを読み出すＴＤＭ（Time Division Multiplexing）方式が採用されている。
【０００７】
ここで、上り伝送におけるＯＬＴ１０１の受信動作では、ＯＬＴ１０１は、ＯＮＵ１０２−１〜１０２−ｎから送信される信号それぞれに対して、同期をとって受信再生処理を行うことになる。
【０００８】
例えば、図２２に示すように、ＯＮＵ１０２−１〜１０２−ｎのそれぞれから光パケット＃１〜＃ｎがＴＤＭＡ送信されるとすると（光パケット＃１〜＃ｎは互いにレベルが異なっている）、ＯＬＴ１０１は、光パケット＃１の受信時に光バースト受信部１０１ａを同期させて受信処理を行い、光パケット＃２の受信時には、光パケット＃２のレベルは光パケット＃１のレベルとは異なるので、あらためて光バースト受信部１０１ａを光パケット＃２に同期させて受信処理を行い、以降同様にして受信処理を行うことになる。
【０００９】
従来の信号受信再生処理技術としては、光学式ディスクから読み出されたＥＦＭ信号のレベルを所定レベルに設定して、ＥＦＭ信号からデータを再生する技術が提案されている（例えば、特許文献１）。
【特許文献１】特許第２８８９８０３号公報（段落番号〔００１０〕〜〔００１５〕，第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図２３は上り方向の光パケットの伝送フォーマットを示す図である。ＯＮＵ１０２−１〜１０２−ｎは、バースト状に光パケットを出力し、光スプリッタ１０３でパケット多重されてＯＬＴ１０１へ送信される。
【００１１】
このとき、ＯＮＵ１０２−１〜１０２−ｎのタイミング偏差を吸収するため、光パケット間にはガードタイム（無信号区間）が設けられる。また、各光パケットの先頭には、ＯＬＴ１０１の光バースト受信部１０１ａを同期するためのプリアンブルが設けられる。
【００１２】
このような伝送フォーマットを持つ、上り光パケットを受信処理するＯＬＴ１０１では、例えば、光パケット＃１を受信処理した後に光パケット＃２の受信処理を行う場合、光パケット＃２のプリアンブル区間において、光バースト受信部１０１ａを光パケット＃２に同期させて立ち上げなくてはならない（光パケット＃１と光パケット＃２の間のガードタイム区間は、光バースト受信部１０１ａの初期化に利用される）。
【００１３】
１．２５Ｇｂｐｓの上り伝送時、たとえば、ガードタイムは３０ビット（２４ｎｓ）、プリアンブルは２０ビット（１６ｎｓ）程度である。また、光パケット間の伝送レベルは互いに異なり、伝送レベル差も大きく、ダイナミックレンジは最大３０ｄＢ（１０００倍）にもおよぶ。
【００１４】
このため、ＯＬＴ１０１では、ＯＮＵ毎にレベルが大きく異なる光パケットを、わずかな時間のガードタイム及びプリアンブルを利用して同期を取らなければならず、ＯＬＴ１０１の高速応答性能を向上させることは、Ｇ−ＰＯＮシステム１００を実用化する上での大きな課題であった。同時に、光アクセス系の普及を図るためには、上記の光バースト受信部１０１ａを簡易かつコストエフェクティブな構成で実現する必要があるので、光バースト受信部１０１ａの回路は、安価な標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジによって構成することが有望である。
【００１５】
一方、光バースト受信部１０１ａは内部に、しきい値制御回路（ＡＴＣ：Auto Threshold Circuit）を有している。しきい値制御回路は、入力信号の１側レベルと０側レベルの中央にしきい値レベルを自動設定することにより、瞬時に識別立ち上げを実現する（上記の光パケットに同期することと同じ意味）回路であり、主に、１側レベルを検出するピーク検出回路、０側レベルを検出するボトム検出回路、０側レベルと１側レベルとの中間レベルにしきい値を設定する分圧回路から構成されている。
【００１６】
図２４はピーク検出回路の概略構成を示す図である。しきい値制御回路の構成要素の１つであるピーク検出回路１１０は、アンプ１１１、ＮチャネルのＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor−Field effect transistor）１１２、バッファ１１３、コンデンサＣ３から構成される。
【００１７】
アンプ１１１の入力端子（＋）には、光パケットがＯ／Ｅ変換された後の電気信号が入力し、また入力端子（−）とバッファ１１３の出力端子が接続する。アンプ１１１の出力端子は、ＦＥＴ１１２のソースとゲートに接続し、ＦＥＴ１１２のドレインはコンデンサＣ３の一端及びバッファ１１３の入力端子と接続し、コンデンサＣ３の他端はＧＮＤに接続する。なお、ＦＥＴ１１２は、アンプ１１１の出力波形の整流を行い、ダイオード素子と等価の役目を果たすものなので、以下、ＦＥＴダイオード１１２と呼ぶ。
【００１８】
図２５はピーク検出回路１１０の理想的な出力波形を示す図である。横軸は時間、縦軸は電圧である。入力信号の電圧が０レベルを基準に正に振れると、ＦＥＴダイオード１１２は導通してコンデンサＣ３を充電し、入力信号の最大値を維持するように働く。なお、図２４の回路に対して、Ｖinが低下してＶoutより小さくなると、アンプ１１１本体の出力Ｖａは負の大きな電圧となってＦＥＴダイオード１１２は逆バイアスされるが、ＶoutはコンデンサＣ３の充電電圧によって保持されているので、入力Ｖinの最大値（ピーク値）をたどるような出力Ｖoutが得られることになる。
【００１９】
ここで、Ｇ−ＰＯＮのようなギガビット単位の高速信号を受信するシステムで、上記のようなピーク検出回路１１０を使用すると、高いピーク検出精度を確保することが難しいといった問題があった。以下、従来のピーク検出回路１１０の問題点について説明する（たとえば入力信号が０側を基準に１側に振れる信号に対してピーク検出回路１１０の問題が生じる）。
【００２０】
まず、アンプ１１１に注目すると、アンプ１１１に要求される性能は、入力信号の周波数範囲と電圧範囲によって決まるが、入力信号に対して、アンプ１１１の性能が満たされていないと、入力信号の実際のピークと、ピーク検出回路１１０で検出したピークとの間には誤差（検出誤差）が生じてくる。
【００２１】
図２６はピーク検出誤差を示す図である。横軸は時間、縦軸は電圧である。入力信号が高周波数帯域で交番する波形であり、かつ振幅レベルが小さいときに、入力信号の周波数帯域が、アンプ１１１が処理できる周波数帯域を超え、またアンプ１１１の利得が不足するような場合には、入力信号の実際のピークＰ１と、ピーク検出回路１１０で検出したピーク検出レベルＰ２との間には誤差Δが生じてくる。以下、理由を説明する。
【００２２】
アンプ１１１は差動アンプであるから、ピークＰ１とピーク検出レベルＰ２の誤差Δである差分レベルを増幅することにより、アンプ１１１からは入力信号に比べて細く振幅の小さい波形の信号（信号ｄ１とする）が出力される。一方、ＦＥＴダイオード１１２に注目すると、アンプ１１１から上記のような信号ｄ１が出力すると、ＦＥＴダイオード１１２が駆動するのに十分な電圧が確保されなくなる。
【００２３】
図２７はドレイン電流とゲート−ソース電圧の関係の一例を示す図である。横軸はドレイン電流（Ａ）、縦軸はゲート−ソース電圧（Ｖ）であり、ＦＥＴダイオード１１２の特性を示している。図２７からわかるように、ゲート−ソース電圧が小さくなると、ドレイン電流が０に近づく。
【００２４】
図２８はドレイン電流と微分抵抗の関係の一例を示す図である。横軸はドレイン電流（ｍＡ）、縦軸は微分抵抗（Ω）である。ＦＥＴダイオード１１２のドレイン電流が小さくなるほど微分抵抗値が大きくなっている。
【００２５】
図２９はドレイン電流とカットオフ周波数の関係を示す図である。横軸はドレイン電流（ｍＡ）、縦軸はカットオフ周波数（Ｈｚ）である（たとえば容量＝１ｐＦの場合）。ＦＥＴダイオード１１２のドレイン電流が小さくなると、上記微分抵抗の増大に起因して、ＦＥＴダイオード１１２とコンデンサＣ３から構成されるカットオフ周波数が低下し、帯域不足が生じることがわかる。
【００２６】
このように、帯域制限の抑制を目的に、アンプ１１１に対して、スルーレートが高く、周波数帯域が広いアンプを使用したとしても、アンプ１１１後段には、入力信号の微弱電流での検出が必要な小振幅信号領域では高速応答に不向きなＦＥＴダイオード１１２及びコンデンサＣ３といった受動素子が配置されているので、この受動素子が結局、ボトルネックとなって帯域制限がかかってしまい、ピーク電圧の検出精度が低下してしまうといった問題があった。
【００２７】
すなわち、ＯＬＴ１０１において、高いピーク検出精度が確保できないと、正確に受信信号の中間レベルにしきい値を設定できなくなる。すなわち、アイパターンの真ん中にしきい値が設定できなくなるので、符号認識を誤るおそれがあり（例えば、“１”を“０”と判断したりするおそれがある）、信頼性の低下を引き起こす。
【００２８】
さらに、入力信号の波形として交番波形が続いた後に１連続波形となったような場合、交番波形のときに生じていたピーク検出誤差が１連続波形中に小さくなるので、同じレベルの入力信号を受信しているときに、しきい値が変動してしまうといった問題もあった。
【００２９】
図３０は、交番波形が続いた後に１連続波形となったような場合のしきい値変動を示す図である。横軸は時間、縦軸は電圧である。入力信号が高周波数帯域の交番波形のときは、ピーク検出回路１１０では帯域制限がかかるので、図２６で示したピーク検出誤差Δが生じているが、その後、入力信号が１連続波形となると、入力信号の周波数成分がＦＥＴダイオード１１２とコンデンサＣ３から構成されるカットオフ周波数以下となって、入力信号のピーク値に追従できるようになり、ほぼ正確なピーク値を出力することになる。
【００３０】
このことは、１つの光パケットの受信処理を行っているときに、しきい値が変動していることになり、しきい値変動が生じると、例えば、しきい値変動前はある符号を“１”と認識していたにもかかわらず、しきい値変動後は同じ符号を“０”と認識してしまうといった符号誤認識が生じる可能性があり、ＯＬＴ１０１の符号再生動作の信頼性を低下させることになる。
【００３１】
本発明はこのような点に鑑みてなされたものであり、高価な高速動作ＩＣを用いずに、安価な標準ＣＭＯＳを用いて、高精度にしきい値設定制御を行う信号増幅装置を提供することを目的とする。
【課題を解決するための手段】
【００３２】
上記課題を解決するために、信号増幅装置が提供される。信号増幅装置は、前記入力信号の基準レベルを検出して出力する基準レベル検出部と、正側オフセット電圧値と前記基準レベルとを加算して正側オフセット電圧信号を生成して出力する第１の加算部と、負側オフセット電圧値と前記基準レベルとを加算して負側オフセット電圧信号を生成して出力する第２の加算部と、を含むオフセット電圧発生部と、前記正側オフセット電圧信号のレベルが前記入力信号の最大レベルよりも大きい場合は、前記正側オフセット電圧信号を出力し、前記入力信号の最大レベルが前記正側オフセット電圧信号よりも大きい場合は、前記入力信号の最大レベルをピーク値として出力するピーク検出部と、前記負側オフセット電圧信号のレベルが前記入力信号の最小レベルよりも小さい場合は、前記負側オフセット電圧信号を出力し、前記入力信号の最小レベルが前記負側オフセット電圧信号よりも小さい場合は、前記入力信号の最小レベルをボトム値として出力するボトム検出部と、前記ピーク検出部から出力される前記ピーク値と、前記ボトム検出部から出力される前記ボトム値とを分圧して、しきい値レベルを発生する分圧部と、から構成されるしきい値制御部と、前記入力信号と、前記分圧部から出力された前記しきい値レベルとを差動増幅する増幅部とを有する。
【発明の効果】
【００３４】
実質的な帯域を向上して、高精度にしきい値設定制御を行うことが可能になる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を図面を参照して説明する。図１は信号増幅装置の原理図である。信号増幅装置１０は、しきい値の自動レベル設定を行って、入力信号の増幅を行う装置であり、オフセット電圧発生部１１、第１のしきい値制御部（しきい値制御部２０）、第１の増幅部（増幅部３０）、第２のしきい値制御部（しきい値制御部４０）、第２の増幅部（増幅部５０）から構成される。
【００３６】
オフセット電圧発生部１１は、入力信号Ｄinの基準レベルを検出し、検出した基準レベルに対して、あらかじめ設定した正側のオフセット電圧Ｖoff（＋）を与えて、正側オフセット電圧信号Ｄ（＋）を生成して出力する。また、検出した基準レベルに対して、あらかじめ設定した負側のオフセット電圧Ｖoff（−）を与えて負側オフセット電圧信号Ｄ（−）を生成して出力する。
【００３７】
しきい値制御部２０は、第１のピーク検出部（ピーク検出部２１）、第１のボトム検出部（ボトム検出部２２）、第１の分圧部（分圧部２３）から構成される。ピーク検出部２１は、正側オフセット電圧信号Ｄ（＋）と入力信号Ｄinが入力し、正側オフセット電圧信号Ｄ（＋）のレベルが入力信号Ｄinの最大レベルよりも大きい場合は、正側オフセット電圧信号Ｄ（＋）のレベルをピーク値として出力する。
【００３８】
また、入力信号Ｄinの最大レベルが正側オフセット電圧信号Ｄ（＋）よりも大きい場合は、入力信号Ｄinの最大レベルをピーク値として出力する（通常の入力信号Ｄinのピーク検出を行う）。
【００３９】
ボトム検出部２２は、負側オフセット電圧信号Ｄ（−）と入力信号Ｄinが入力し、負側オフセット電圧信号Ｄ（−）のレベルが入力信号Ｄinの最小レベルよりも小さい場合は、負側オフセット電圧信号Ｄ（−）のレベルをボトム値として出力する。
【００４０】
また、入力信号Ｄinの最小レベルが負側オフセット電圧信号Ｄ（−）よりも小さい場合は、入力信号Ｄinの最小レベルをボトム値として出力する（通常の入力信号Ｄinのボトム検出を行う）。
【００４１】
分圧部２３は、ピーク検出部２１から出力されるピーク値と、ボトム検出部２２から出力されるボトム値とを分圧して、第１のしきい値レベル（しきい値レベルＶth１）を発生する。増幅部３０は、入力信号Ｄinと、分圧部２３から出力されたしきい値レベルＶth１とを、差動増幅して増幅信号Ｄａを出力する。
【００４２】
しきい値制御部４０は、第２のピーク検出部（ピーク検出部４１）、第２のボトム検出部（ボトム検出部４２）、第２の分圧部（分圧部４３）から構成される。ピーク検出部４１は、増幅信号Ｄａのピーク値を検出する。ボトム検出部４２は、増幅信号Ｄａのボトム値を検出する。
【００４３】
分圧部４３は、ピーク検出部４１から出力されるピーク値と、ボトム検出部４２から出力されるボトム値とを分圧して、第２のしきい値レベル（しきい値レベルＶth２）を発生する。増幅部５０は、増幅信号Ｄａと、分圧部４３から出力されたしきい値レベルＶth２とを、差動増幅して出力信号Ｄoutを生成する。
【００４４】
図２、図３はピーク検出部２１の動作概要を示す図である。ピーク検出部２１には、オフセット電圧発生部１１から出力される正側オフセット電圧信号Ｄ（＋）と、入力信号Ｄinとが入力する。
【００４５】
ここで、入力信号Ｄinの最大レベルをＶmaxとし、あらかじめ設定してある正側オフセット電圧をＶoff（＋）とすると、図２に示すように、Ｖoff（＋）＞Ｖmaxであるときは、ピーク検出部２１は、正側オフセット電圧信号Ｄ（＋）と同じレベルのピーク値を出力する（正側オフセット電圧信号Ｄ（＋）のピーク検出を行うことになるため）。
【００４６】
一方、図３に示すように、Ｖoff（＋）＜Ｖmaxならば、ピーク検出部２１は、入力信号Ｄinのピーク検出を行い、入力信号Ｄinの最大レベルＶmaxをピーク値として出力する。
すなわち、上記の動作は、入力信号Ｄinが小振幅である場合に、入力信号Ｄinの正側の振れに対して、ピーク検出部２１内の回路素子には帯域制限が生じるおそれがあるため、帯域制限が生じる程に入力信号Ｄinの振幅が小さい場合には、その入力信号Ｄinのピーク検出は行わないようにしており、入力信号Ｄinの振幅が帯域制限を生じない程度十分に正側に大きく振れていれば、通常の入力信号Ｄinのピーク検出を行うようにしているものである。
【００４７】
図４、図５はボトム検出部２２の動作概要を示す図である。ボトム検出部２２には、オフセット電圧発生部１１から出力される負側オフセット電圧信号Ｄ（−）と、入力信号Ｄinとが入力する。
【００４８】
ここで、図４に示すように、入力信号Ｄinの最小レベルをＶminとし、あらかじめ設定してある負側オフセット電圧をＶoff（−）とすると、Ｖoff（−）＜Ｖminであるときは（入力信号Ｄinの負側の振れが、負側オフセット電圧Ｖoff（−）よりも小さな振幅の場合）、ボトム検出部２２は、負側オフセット電圧信号Ｄ（−）と同じレベルのボトム値を出力する（負側オフセット電圧信号Ｄ（−）のボトム検出を行うことになるため）。
【００４９】
一方、図５に示すように、Ｖoff（−）＞Ｖminならば（入力信号Ｄinの負側の振れが、負側オフセット電圧Ｖoff（−）よりも大きな振幅の場合）、ボトム検出部２２は、入力信号Ｄinのボトム検出を行い、入力信号Ｄinの最小レベルＶminをボトム値として出力する。
【００５０】
すなわち、上記の動作は、入力信号Ｄinが小振幅である場合に、入力信号Ｄinの負側の振れに対して、ボトム検出部２２内の回路素子には帯域制限が生じるおそれがあるため、帯域制限が生じる程に入力信号Ｄinの振幅が小さい場合には、その入力信号Ｄinのボトム検出は行わないようにしており、入力信号Ｄinの振幅が、帯域制限を生じない程度十分に負側に大きく振れていれば、通常の入力信号Ｄinのボトム検出を行うようにしているものである。
【００５１】
次に信号増幅装置１０の回路構成及び動作について詳しく説明する。図６、図７は信号増幅装置１０の回路構成を示す図である。信号増幅装置１０は、オフセット電圧発生部１１、しきい値制御部２０、リミッタアンプ（増幅部）３０、しきい値制御部４０、リミッタアンプ（増幅部）５０から構成される。
【００５２】
オフセット電圧発生部１１は、基準レベル検出部１１ａ、加算部１１ｂ、１１ｃから構成される。しきい値制御部２０は、ピーク検出部２１、ボトム検出部２２、分圧部２３から構成される。
【００５３】
ピーク検出部２１は、アンプ２１ａ、ＰチャネルのＭＯＳ−ＦＥＴ２１ｂ（以下、ＦＥＴダイオード２１ｂ）、バッファ２１ｃ、コンデンサＣ１から構成され、ボトム検出部２２は、アンプ２２ａ、ＮチャネルのＭＯＳ−ＦＥＴ２２ｂ（以下、ＦＥＴダイオード２２ｂ）、バッファ２２ｃ、コンデンサＣ２から構成され、分圧部２３は、抵抗Ｒ１、Ｒ２から構成される。
【００５４】
しきい値制御部４０は、ピーク検出部４１、ボトム検出部４２、分圧部４３から構成される。しきい値制御部４０の内部構成は、オフセット電圧信号の入力がない以外、その他はしきい値制御部２０と同じ回路構成なので図示は省略する。
【００５５】
オフセット電圧発生部１１としきい値制御部２０の回路素子の接続関係を記すと、入力信号Ｄinは、基準レベル検出部１１ａへ入力する。加算部１１ｂは、正側オフセット電圧Ｖoff（＋）と基準レベル検出部１１ａの出力とを加算する。加算部１１ｃは、負側オフセット電圧Ｖoff（−）と基準レベル検出部１１ａの出力とを加算する。
【００５６】
アンプ２１ａの入力端子（−）には、バッファ２１ｃの出力がフィードバックした信号が入力し、アンプ２１ａの入力端子（＋）の一方には、入力信号Ｄinが入力し、アンプ２１ａの入力端子（＋）の他方には、加算部１１ｂの加算出力が入力する。
【００５７】
アンプ２１ａの出力端子は、ＦＥＴダイオード２１ｂのドレインと接続し、ＦＥＴダイオード２１ｂのソースは、ゲートとコンデンサＣ１の一端とバッファ２１ｃの入力端子と接続する。コンデンサＣ１の他端はＧＮＤと接続し、バッファ２１ｃの出力端子は、アンプ２１ａの入力端子（−）と、分圧部２３の抵抗Ｒ１の一端と接続する。
【００５８】
アンプ２２ａの入力端子（−）には、バッファ２２ｃの出力がフィードバックした信号が入力し、アンプ２２ａの入力端子（＋）の一方には、入力信号Ｄinが入力し、アンプ２２ａの入力端子（＋）の他方には、加算部１１ｃの加算出力が入力する。
【００５９】
アンプ２２ａの出力端子は、ＦＥＴダイオード２２ｂのソースと接続し、ＦＥＴダイオード２２ｂのドレインは、ゲートとコンデンサＣ２の一端とバッファ２２ｃの入力端子と接続する。コンデンサＣ２の他端はＧＮＤと接続し、バッファ２２ｃの出力端子は、アンプ２２ａの入力端子（−）と、分圧部２３の抵抗Ｒ２の一端と接続する。リミッタアンプ３０の一方の入力端子には入力信号Ｄinが入力し、他方の入力端子は、分圧部２３の抵抗Ｒ１の他端と抵抗Ｒ２の他端と接続する。
【００６０】
図８は入力信号Ｄinが小信号のときの波形応答を示す図である。入力信号Ｄinが正側に振れて、入力信号Ｄinの振幅が、アンプ２１ａまたはＦＥＴダイオード２１ｂの少なくとも一方に帯域制限を生じさせる程に小さい場合には（入力信号Ｄinの振幅が正側オフセット電圧Ｖoff（＋）よりも小さい場合）、この入力信号Ｄinを用いてのピーク値検出及びしきい値設定は行わないようにする。
【００６１】
そして、この場合には、基準レベル検出部１１ａで検出された入力信号Ｄinの基準レベルに、あらかじめ設定した正側オフセット電圧Ｖoff（＋）を加算した正側オフセット電圧信号Ｄ（＋）がピーク検出部２１から出力され、また入力信号Ｄinの基準レベルに、あらかじめ設定した負側オフセット電圧Ｖoff（−）を加算した負側オフセット電圧信号Ｄ（−）がボトム検出部２２から出力される。分圧部２３は、これらのオフセット電圧信号を抵抗比によって分圧したレベルをしきい値レベルＶth１として出力する。
【００６２】
図９は入力信号Ｄinが大信号のときの波形応答を示す図である。入力信号Ｄinが正側に振れて、入力信号Ｄinの振幅が、アンプ２１ａまたはＦＥＴダイオード２１ｂに帯域制限を生じさせない程度に大きい場合には（入力信号Ｄinの振幅が正側オフセット電圧Ｖoff（＋）よりも大きい場合）、入力信号Ｄinを用いての通常のピーク値検出及びしきい値設定が行われる。
【００６３】
すなわち、ピーク検出部２１は、入力信号Ｄinのピーク値を検出して出力し、ボトム検出部２２は、入力信号Ｄinのボトム値を検出して出力する。分圧部２３は、ピーク値とボトム値とを抵抗比によって分圧したレベルをしきい値レベルＶth１として出力する。
【００６４】
その後の動作では、入力信号Ｄinと、しきい値制御部２０で生成されたしきい値レベルＶth１とがリミッタアンプ３０に入力し、リミッタアンプ３０はこれらの信号を、差動増幅して出力する。
【００６５】
しきい値制御部４０では、リミッタアンプ３０から出力された増幅信号Ｄａのピーク値をピーク検出部４１で検出し、増幅信号Ｄａのボトム値をボトム検出部４２で検出し、分圧部４３は、検出されたピーク値とボトム値を抵抗比によって分圧したレベルをしきい値レベルＶth２として出力する。リミッタアンプ５０は、増幅信号Ｄａとしきい値レベルＶth２とを、差動増幅して出力する。
【００６６】
以上説明したように、入力信号Ｄinの高速応答が不可能な場合は、オフセット電圧発生部１１としきい値制御部２０によって、固定のオフセット電圧で応答し、オフセット電圧を超える場合には、通常の応答を行ってしきい値設定を行うことで、高速応答が不可能な入力信号Ｄinの小信号領域に対して、帯域制限の発生を抑制して誤作動を防止することが可能になる。
【００６７】
また、しきい値制御部２０において、図６、図７で上述したように、しきい値制御部２０でしきい値設定を行った後にリニア増幅し、リニア増幅した出力信号に対して、再び、しきい値制御部４０において、ピーク／ボトム検出を行ってしきい値を設定することで、しきい値制御部２０でのオフセット設定によるしきい値誤差をキャンセルすることができ、しきい値設定の精度を向上させることが可能になる。
【００６８】
次にアンプ２１ａ、２２ａの動作点ずれによる問題及び解決策について説明する。図１０はアンプ２１ａの動作点ずれが発生する理由を説明するための図である。なお、問題点を説明するための概略図なので構成要素の接続関係の説明等は省略する。
【００６９】
ピーク検出部２１内のバッファ２１ｃをＰチャネル−ソースフォロワとし、ＦＥＴダイオード２１ｂには、ＮチャネルのＦＥＴを用いるとする。アンプ２１ａの入力電圧をＶinとした場合に、Ａ点の電圧はＶinにほぼ等しく、Ｂ点の電圧はＰチャネル−ソースフォロワのバイアス電圧Ｖthp分下がるので、Ｖin−Ｖthpとなる。また、Ｃ点の電圧は、Ｂ点の電圧よりもＮチャネルＦＥＴの電圧降下Ｖthn分高いので、Ｖin−Ｖthp＋Ｖthnとなる（問題点を示すために概略を説明している）。
【００７０】
ここで、アンプ２１ａの出力点であるＣ点の電圧を見ると、ＶthnとＶthpが現れており、ＦＥＴダイオード２１ｂのＶthnと、バッファ２１ｃのＶthpとに影響を受けることがわかる。Ｖin−Ｖthp＋Ｖthnに対して、（−Ｖthp＋Ｖthn）はたとえば±０．３Ｖ程度でため、アンプ２１ａの出力点で見ると０．６Ｖ程度動作点がずれることになる。回路を高速ＣＭＯＳで構成した場合、電源電圧がたとえば１．８Ｖであるのに対し、動作点が０．６Ｖずれてしまうと特性が劣化し、正確なピーク検出を行うことができなくなる。
【００７１】
図６に示す実施例では、このような動作点ずれを抑制するために、バッファ２１ｃとＦＥＴダイオード２１ｂの極性を一致させることを特徴とする。これにより、ＦＥＴダイオード２１ｂにＰｃｈのＦＥＴを用いることで、Ｃ点の電圧はＶin−Ｖthp＋Ｖthp＝Ｖinとなって、ＦＥＴダイオード２１ｂのＶthnと、バッファ２１ｃのＶthpとの影響をなくすことができ、動作点ずれの発生を抑制することが可能になる。
【００７２】
図１１はアンプ２２ａの動作点ずれが発生する理由を説明するための図である。アンプ２２ａについても図１０と同様にして説明する。ボトム検出部２２内のバッファ２２ｃをＮチャネル−ソースフォロワとし、ＦＥＴダイオード２２ｂには、ＰチャネルのＦＥＴを用いるとする。アンプ２２ａの入力電圧をＶinとした場合に、Ａ点はＶinにほぼ等しく、Ｂ点の電圧はＮチャネル−ソースフォロワのバイアス電圧Ｖthn分下がるので、Ｖin−Ｖthnとなる。また、Ｃ点の電圧は、Ｂ点の電圧よりＰチャネルＦＥＴの電圧降下Ｖthp分高いので、Ｖin−Ｖthn＋Ｖthpとなる（問題点を示すために概略を説明している）。
【００７３】
アンプ２２ａの出力点であるＣ点の電圧を見ると、ＶthnとＶthpが現れており、ＦＥＴダイオード２２ｂのＶthpと、バッファ２２ｃのＶthnとに影響を受けることがわかる。Ｖin−Ｖthn＋Ｖthpに対して、（−Ｖthn＋Ｖthp）はたとえば±０．３Ｖ程度であるが、アンプ２２ａの出力点で見ると、０．６Ｖ程度動作点がずれることになる。回路を高速ＣＭＯＳで構成した場合、電源電圧がたとえば１．８Ｖであるのに対し、動作点が０．６Ｖずれてしまうと特性が劣化し、正確なボトム検出を行うことができなくなる。
【００７４】
図６に示す実施例では、このような動作点ずれを抑制するために、バッファ２２ｃとＦＥＴダイオード２２ｂの極性を一致させることを特徴とする。これにより、ＦＥＴダイオード２２ｂにＮｃｈのＦＥＴを用いることで、Ｃ点の電圧はＶin−Ｖthn＋Ｖthn＝Ｖinとなって、ＦＥＴダイオード２２ｂのＶthpと、バッファ２２ｃのＶthnとの影響をなくすことができ、動作点ずれの発生を抑制することが可能になる。
【００７５】
図６では、ピーク検出部２１に対して、バッファ２１ｃをＰチャネル−ソースフォロワ、ＦＥＴダイオード２１ｂをＰチャネルＭＯＳ−ＦＥＴとして、双方の素子を同極性のＦＥＴで構築しており、ボトム検出部２２に対して、バッファ２２ｃをＮチャネル−ソースフォロワとした場合には、ＦＥＴダイオード２２ｂはＮチャネルＭＯＳ−ＦＥＴとして、双方の素子を同極性のＦＥＴで構築している。
【００７６】
なお、ピーク検出部２１側のＦＥＴダイオード２１ｂとバッファ２１ｃのみを同極性としただけでも特性は十分改善することができる。同様に、ボトム検出部２２側のＦＥＴダイオード２２ｂとバッファ２２ｃのみを同極性としただけでも特性は十分改善することができる。図１２にピーク検出側を同極性とした信号増幅装置１０ａの構成、図１３にボトム検出側を同極性とした信号増幅装置１０ｂの構成を示す。また、ダイオードとバッファを同極性としない従来型の構成に、オフセット電圧発生部を備える構成においても、本発明の帯域制限抑圧効果を有することは、いうまでもない。
【００７７】
次に信号増幅装置１０の変形例について説明する。第１の変形例は、ピーク検出部２１は、コンデンサＣ１の一端にＧＮＤを接続して、ＧＮＤを基準に入力信号Ｄinのピーク値を検出し、ボトム検出部２２は、コンデンサＣ２の一端に、ピーク検出部２１で検出されたピーク値を供給して、ピーク値を基準に入力信号Ｄinのボトム値を検出する構成とするものである。
【００７８】
図１４は第１の変形例の構成を示す図である。図６に示した信号増幅装置１０では、コンデンサＣ２の一端はＧＮＤに接続していたが、信号増幅装置１０−１では、コンデンサＣ２の一端がバッファ２１ｃの出力端子に接続する構成をとる（その他の構成は図６の信号増幅装置１０と同じである）。このような構成とすることにより、ピーク検出部２１では、ＧＮＤを基準にして入力信号Ｄinのピーク値を検出し（絶対値検出）、ボトム検出部２２では、バッファ２１ｃの出力であるピーク値を基準にして最も低い電圧レベル（ボトム値）の検出（振幅検出）を行うことになる。
【００７９】
次に第２の変形例について説明する。第２の変形例は、ボトム検出部２２は、コンデンサＣ２の一端にＧＮＤを接続して、ＧＮＤを基準に入力信号のボトム値を検出し、ピーク検出部２１は、コンデンサＣ１の一端に、ボトム検出部２２で検出されたボトム値を供給して、ボトム値を基準に入力信号Ｄinのピーク値を検出する構成とするものである。
【００８０】
図１５は第２の変形例の構成を示す図である。図６に示した信号増幅装置１０では、コンデンサＣ１の一端はＧＮＤに接続していたが、信号増幅装置１０−２では、コンデンサＣ１の一端がバッファ２２ｃの出力端子に接続する構成をとる（その他の構成は図６の信号増幅装置１０と同じである）。このような構成とすることにより、ボトム検出部２２では、ＧＮＤを基準にして入力信号Ｄinのボトム値を検出し（絶対値検出）、ピーク検出部２１では、バッファ２２ｃの出力であるボトム値を基準にして最も高い電圧レベル（ピーク値）の検出（振幅検出）を行うことになる。
【００８１】
次に第３の変形例について説明する。第３の変形例は、リミッタアンプ３０の代わりに自動利得制御（ＡＧＣ：Automatic Gain Control）アンプを設けて、ピーク値とボトム値との差分値にもとづき利得を制御して増幅する構成とする。
【００８２】
図１６は第３の変形例の構成を示す図である。第３の変形例の信号増幅装置１０−３では、ＡＧＣアンプ３０ａと利得制御回路３０ｂが設けられる。ＡＧＣアンプ３０ａの信号入力端子の一方には入力信号Ｄinが入力し、信号入力端子の他方にはしきい値レベルＶth１が入力する。また、利得制御回路３０ｂの入力端子の一方は、バッファ２１ｃの出力端子と接続し、入力端子の他方はバッファ２２ｃの出力端子と接続し、利得制御回路３０ｂの出力端子は、ＡＧＣアンプ３０ａの制御端子と接続する。
【００８３】
利得制御回路３０ｂは、ピーク検出部２１から出力されたピーク値と、ボトム検出部２２から出力されたボトム値との差分が一定値を超える場合は、ＡＧＣアンプ３０ａの利得を下げるように制御して（差分が一定値を超えなければ利得は変えない）、ＡＧＣアンプ３０ａの出力を制御する。リミッタアンプ３０では、入力信号振幅が大きいとリミッタ電圧で通過信号の出力を制限する形で増幅を行うため、オフセット電圧による波形歪みの影響を受けやすいが、ＡＧＣアンプ３０ａ及び利得制御回路３０ｂでは、ＡＧＣによって出力を線形に保つことができるため、オフセット電圧による波形歪みの影響を低減することが可能である。
【００８４】
次に第４の変形例について説明する。図１の信号増幅装置１０では、オフセット電圧発生部１１によって、ボトム検出部２２に対しても負側オフセット電圧信号Ｄ（−）を与えて、入力信号Ｄinが負側に振れる小信号領域では、ボトム検出をマスクできるようにしたが、このような機能は、入力信号Ｄinが正側のみに振れるシステムの信号受信機に、本発明の信号増幅装置を適用するだけならば特に必要はない。したがって第４の変形例では、ボトム検出部２２への負側オフセット電圧によるマスク機能を除去して、分圧部２３側で負側オフセット電圧を調整できる機能を設けた構成にするものである。
【００８５】
図１７、図１８は第４の変形例の構成を示す図である。信号増幅装置１０−４は、オフセット電圧発生部１１−４、しきい値制御部２０−４、リミッタアンプ３０、しきい値制御部４０、リミッタアンプ５０から構成される。
【００８６】
オフセット電圧発生部１１−４は、基準レベル検出部１１ａ、加算部１１ｂから構成される。しきい値制御部２０−４は、ピーク検出部２１、ボトム検出部２２−４、分圧部２３、負側オフセット電圧加算部２４から構成される。
【００８７】
ピーク検出部２１は、アンプ２１ａ、ＦＥＴダイオード２１ｂ、バッファ２１ｃ、コンデンサＣ１から構成され、ボトム検出部２２−４は、アンプ２２ａ−４、ＦＥＴダイオード２２ｂ、バッファ２２ｃ、コンデンサＣ２から構成され、分圧部２３は、抵抗Ｒ１、Ｒ２から構成される。
【００８８】
しきい値制御部４０は、ピーク検出部４１、ボトム検出部４２、分圧部４３から構成される。しきい値制御部４０の内部構成は、オフセット電圧信号の入力がないだけで、その他はしきい値制御部２０−４と同じ回路構成なので図示は省略する。
【００８９】
オフセット電圧発生部１１−４としきい値制御部２０−４の回路素子の接続関係を記す。ただし、ピーク検出部２１は図６と同じ構成なので説明は省略する。入力信号Ｄinは、基準レベル検出部１１ａへ入力する。加算部１１ｂは、正側オフセット電圧Ｖoff（＋）と基準レベル検出部１１ａの出力とを加算し、加算結果をアンプ２１ａの入力端子（＋）の一方に入力する。
【００９０】
アンプ２２ａ−４の入力端子（−）には、バッファ２２ｃの出力がフィードバックした信号が入力し、アンプ２２ａ−４の入力端子（＋）には、入力信号Ｄinが入力する。
アンプ２２ａ−４の出力端子は、ＦＥＴダイオード２２ｂのソースと接続し、ＦＥＴダイオード２２ｂのドレインは、ゲートとコンデンサＣ２の一端とバッファ２２ｃの入力端子と接続する。コンデンサＣ２の他端は、バッファ２１ｃの出力端子と接続し、バッファ２２ｃの出力端子は、アンプ２２ａ−４の入力端子（−）と、負側オフセット電圧加算部２４の一方の入力端子と接続する。
【００９１】
負側オフセット電圧加算部２４の他方の入力端子には、負側オフセット電圧Ｖoff（−）が入力し、加算結果は抵抗Ｒ２の一端へ出力される。その他の接続関係は図６と同様である。
【００９２】
第４の変形例の信号増幅装置１０−４では、オフセット電圧発生部１１−４からの正側オフセット電圧信号Ｄ（＋）による制御を行い、ボトム検出部２２−４側では、常に通常のボトム検出を行うようにする。また、図１４で示した第１の変形例のように、ボトム検出部２２−４内のコンデンサＣ２は、バッファ２１ｃの出力部に接続して、ピーク検出部２１では、ＧＮＤを基準にして入力信号Ｄinのピーク値を検出し（絶対値検出）、ボトム検出部２２−４では、バッファ２１ｃの出力であるピーク値を基準にして最も低い電圧レベル（ボトム値）の検出（振幅検出）を行うようにする。さらに、負側オフセット電圧加算部２４は、ボトム値にあらかじめ設定した負側オフセット電圧Ｖoff（−）を加算して負側ボトムシフト値を生成して出力し、分圧部２３は、ピーク値と、負側オフセット電圧加算部２４から出力される負側ボトムシフト値とを分圧して、しきい値レベルＶth１を発生する。なお、信号増幅装置１０−４における、入力信号Ｄinが小信号のときの波形応答を図１９に示し、入力信号Ｄinが大信号のときの波形応答を図２０に示す。
【００９３】
次に図１７、図１８で示した信号増幅装置１０−４をたとえばＧ−ＰＯＮ等の光加入者システムに適用した場合について説明する。
図２１は信号増幅装置１０−４を適用したＧ−ＰＯＮシステムを示す図である。Ｇ−ＰＯＮシステム６は、光加入者線局装置（ＯＬＴ）６１と、複数の光加入者線終端装置（ＯＮＵ）６２−１〜６２−ｎと、光スプリッタ６３とから構成される。
【００９４】
光スプリッタ６３は、複数のＯＮＵ６２−１〜６２−ｎと同数の光ファイバで接続し、かつＯＬＴ６１と１本の光ファイバで接続して、ＯＮＵ６２−１〜６２−ｎからの上り信号を集約してＯＬＴ６１へ送信し、ＯＬＴ６１からの下り信号をＯＮＵ６２−１〜６２−ｎへ分岐する。
【００９５】
ＯＬＴ６１は、Ｏ／Ｅ部６１ａと信号増幅部６１ｂを含む。Ｏ／Ｅ部６１ａは、ＯＮＵ６２−１〜６２−ｎから送信された光パケットを電気信号に変換し、信号増幅部６１ｂは、信号増幅装置１０−４に該当し、上述した制御動作によって、Ｏ／Ｅ部６１ａから出力された電気信号の増幅を行う。Ｇ−ＰＯＮシステムのＯＬＴの光受信部に、本発明の信号増幅装置１０−４を適用することで、１．２５Ｇｂ／ｓのＯＬＴの高速応答性能を向上させることができ、また、安価な標準ＣＭＯＳで簡易かつコストエフェクティブな光加入者アクセスネットワークを構築することが可能になる。
【００９６】
（付記１）  しきい値の自動レベル設定を行って、入力信号の増幅を行う信号増幅装置において、
前記入力信号の直流レベルを検出し、正側オフセット電圧信号を生成して出力、あるいは、負側オフセット電圧信号を生成して出力する、オフセット電圧発生部と、
前記正側オフセット電圧信号のレベルが前記入力信号の最大レベルよりも大きい場合は、前記正側オフセット電圧信号を出力し、前記入力信号の最大レベルが前記正側オフセット電圧信号よりも大きい場合は、前記入力信号の最大レベルをピーク値として出力するピーク検出部と、前記負側オフセット電圧信号のレベルが前記入力信号の最小レベルよりも小さい場合は、前記負側オフセット電圧信号を出力し、前記入力信号の最小レベルが前記負側オフセット電圧信号よりも小さい場合は、前記入力信号の最小レベルをボトム値として出力するボトム検出部と、前記ピーク検出部から出力される前記ピーク値と、前記ボトム検出部から出力される前記ボトム値とを分圧して、しきい値レベルを発生する分圧部と、から構成されるしきい値制御部と、
前記入力信号と、前記分圧部から出力された前記しきい値レベルとを差動増幅する増幅部と、
を有することを特徴とする信号増幅装置。
【００９７】
（付記２）  前記ピーク検出部は、前記正側オフセット電圧信号および前記入力信号を入力とするピーク側差動アンプと、前記ピーク側差動アンプの出力を整流するピーク側ダイオードと、ピーク電圧を保持するピーク側コンデンサと、前記ピーク値のバッファリングを行うピーク側バッファと、を備え、
前記ボトム検出部は、前記負側オフセット電圧信号および前記入力信号を入力とするボトム側差動アンプと、前記ボトム側差動アンプの出力を整流するボトム側ダイオードと、ボトム電圧を保持するボトム側コンデンサと、前記ボトム値のバッファリングを行うボトム側バッファと、を備える、
ことを特徴とする付記１記載の信号増幅装置。
【００９８】
（付記３）  前記ピーク側バッファをＰチャネルソースフォロワとし、前記ピーク側ダイオードはＰチャネルＭＯＳ−ＦＥＴとすることを特徴とする付記２記載の信号増幅装置。
【００９９】
（付記４）  前記ボトム側バッファをＮチャネルソースフォロワとし、前記ボトム側ダイオードはＮチャネルＭＯＳ−ＦＥＴとすることを特徴とする付記２記載の信号増幅装置。
【０１００】
（付記５）  前記オフセット電圧発生部は、前記入力信号の直流レベルを検出し、前記直流レベルに対して、あらかじめ設定した正側のオフセットを与えて、前記正側オフセット電圧信号として設定することを特徴とする付記２記載の信号増幅装置。
【０１０１】
（付記６）  前記オフセット電圧発生部は、前記入力信号の直流レベルを検出し、前記直流レベルに対して、あらかじめ設定した負側のオフセットを与えて、前記負側オフセット電圧信号として設定することを特徴とする付記２記載の信号増幅装置。
【０１０２】
（付記７）  前記ピーク検出部は、前記ピーク側コンデンサの一端にＧＮＤを接続し、前記ボトム検出部は、前記ボトム側コンデンサの一端に、前記ピーク検出部の出力を接続することを特徴とする付記２記載の信号増幅装置。
【０１０３】
（付記８）  前記ボトム検出部は、前記ボトム側コンデンサの一端にＧＮＤを接続し、前記ピーク検出部は、前記ピーク側コンデンサの一端に、前記ボトム検出部の出力を接続することを特徴とする付記２記載の信号増幅装置。
【０１０４】
（付記９）  前記増幅部は、自動利得制御アンプであって、前記ピーク検出部から出力されたピーク値と、前記ボトム検出部から出力されたボトム値との差分に基づいた既知の関係によって利得を制御する利得制御部をさらに有することを特徴とする付記１記載の信号増幅装置。
【０１０５】
（付記１０）  しきい値の自動レベル設定を行って、入力信号の増幅を行う信号増幅装置において、
正側に振れる前記入力信号の直流レベルを検出し、正側オフセット電圧信号を生成して出力するオフセット電圧発生部と、
前記正側オフセット電圧信号のレベルが前記入力信号の最大レベルよりも大きい場合は、前記正側オフセット電圧信号を出力し、前記入力信号の最大レベルが前記正側オフセット電圧信号よりも大きい場合は、前記入力信号の最大レベルをピーク値として出力するピーク検出部と、前記入力信号の最小レベルをボトム値として出力するボトム検出部と、前記ボトム値にあらかじめ設定した負側のオフセットを加算して負側ボトムシフト値を生成する負側オフセット電圧加算部と、前記ピーク検出部から出力される前記ピーク値と、前記負側オフセット電圧加算部から出力される前記負側ボトムシフト値とを分圧して、しきい値レベルを発生する分圧部と、から構成されるしきい値制御部と、
前記入力信号と、前記分圧部から出力された前記しきい値レベルとを差動増幅する増幅部と、
を有することを特徴とする信号増幅装置。
【０１０６】
（付記１１）  しきい値の自動レベル設定を行って、入力信号の増幅を行う信号増幅装置において、
正側に振れる前記入力信号の直流レベルを検出し、負側オフセット電圧信号を生成して出力するオフセット電圧発生部と、
前記負側オフセット電圧信号のレベルが前記入力信号の最小レベルよりも小さい場合は、前記負側オフセット電圧信号を出力し、前記入力信号の最小レベルが前記負側オフセット電圧信号よりも小さい場合は、前記入力信号の最小レベルをボトム値として出力するボトム検出部と、前記入力信号の最大レベルをピーク値として出力するピーク検出部と、前記ピーク値にあらかじめ設定した正側のオフセットを加算して正側ピークシフト値を生成する正側オフセット電圧加算部と、前記ボトム検出部から出力される前記ボトム値と、前記正側オフセット電圧加算部から出力される前記正側ピークシフト値とを分圧して、しきい値レベルを発生する分圧部と、から構成されるしきい値制御部と、
前記入力信号と、前記分圧部から出力された前記しきい値レベルとを差動増幅する増幅部と、
を有することを特徴とする信号増幅装置。
【０１０７】
（付記１２）  前記ピーク検出部は、前記正側オフセット電圧信号および前記入力信号を入力とするピーク側差動アンプと、前記ピーク側差動アンプの出力を整流するピーク側ダイオードと、ピーク電圧を保持するピーク側コンデンサと、前記ピーク値のバッファリングを行うピーク側バッファと、を備える、
ことを特徴とする付記１０記載の信号増幅装置。
【０１０８】
（付記１３）  前記ボトム検出部は、前記負側オフセット電圧信号および前記入力信号を入力とするボトム側差動アンプと、前記ボトム側差動アンプの出力を整流するボトム側ダイオードと、ボトム電圧を保持するボトム側コンデンサと、前記ボトム値のバッファリングを行うボトム側バッファと、を備える、
ことを特徴とする付記１１記載の信号増幅装置。
【０１０９】
（付記１４）  前記ピーク側バッファをＰチャネルソースフォロワとし、前記ピーク側ダイオードはＰチャネルＭＯＳ−ＦＥＴとすることを特徴とする付記１２記載の信号増幅装置。
【０１１０】
（付記１５）  前記ボトム側バッファをＮチャネルソースフォロワとし、前記ボトム側ダイオードはＮチャネルＭＯＳ−ＦＥＴとすることを特徴とする付記１３記載の信号増幅装置。
【０１１１】
（付記１６）  前記オフセット電圧発生部は、前記入力信号の直流レベルを検出し、前記直流レベルに対して、あらかじめ設定した正側のオフセットを与えて、前記正側オフセット電圧信号として設定することを特徴とする付記１２記載の信号増幅装置。
【０１１２】
（付記１７）  前記オフセット電圧発生部は、前記入力信号の直流レベルを検出し、前記直流レベルに対して、あらかじめ設定した負側のオフセットを与えて、前記負側オフセット電圧として設定することを特徴とする付記１３記載の信号増幅装置。
【０１１３】
（付記１８）  前記ピーク検出部は、前記ピーク側コンデンサの一端にＧＮＤを接続し、前記ボトム検出部は、前記ボトム側コンデンサの一端に、前記ピーク検出部の出力を接続することを特徴とする付記１２記載の信号増幅装置。
【０１１４】
（付記１９）  前記ボトム検出部は、前記ボトム側コンデンサの一端にＧＮＤを接続し、前記ピーク検出部は、前記ピーク側コンデンサの一端に、前記ボトム検出部の出力を接続することを特徴とする付記１３記載の信号増幅装置。
【０１１５】
（付記２０）  前記増幅部は、自動利得制御アンプであって、前記ピーク検出部から出力されたピーク値と、前記ボトム検出部から出力されたボトム値との差分に基づいた既知の関係によって利得を制御する利得制御部をさらに有することを特徴とする付記１、１０、１１記載の信号増幅装置。
【０１１６】
（付記２１）  付記１〜２０に記載の信号増幅装置からなる、第１の信号増幅部と、
増幅信号のピーク値を検出する第２のピーク検出部と、前記増幅信号のボトム値を検出する第２のボトム検出部と、前記第２のピーク検出部から出力される前記ピーク値と、前記第２のボトム検出部から出力されるボトム値とを分圧して、第２のしきい値レベルを発生する第２の分圧部と、から構成される第２のしきい値制御部と、
前記増幅信号と、前記第２の分圧部から出力された前記第２のしきい値レベルとの差分を増幅して出力する第２の増幅部と、
を有することを特徴とする信号増幅装置。
【図面の簡単な説明】
【０１１７】
【図１】信号増幅装置の原理図である。
【図２】ピーク検出部の動作概要を示す図である。
【図３】ピーク検出部の動作概要を示す図である。
【図４】ボトム検出部の動作概要を示す図である。
【図５】ボトム検出部の動作概要を示す図である。
【図６】信号増幅装置の回路構成を示す図である。
【図７】信号増幅装置の回路構成を示す図である。
【図８】入力信号が小信号のときの波形応答を示す図である。
【図９】入力信号が大信号のときの波形応答を示す図である。
【図１０】アンプの動作点ずれが発生する理由を説明するための図である。
【図１１】アンプの動作点ずれが発生する理由を説明するための図である。
【図１２】ピーク検出側を同極性とした信号増幅装置の構成を示す場合の図である。
【図１３】ボトム検出側を同極性とした信号増幅装置の構成を示す場合の図である。
【図１４】第１の変形例の構成を示す図である。
【図１５】第２の変形例の構成を示す図である。
【図１６】第３の変形例の構成を示す図である。
【図１７】第４の変形例の構成を示す図である。
【図１８】第４の変形例の構成を示す図である。
【図１９】入力信号が小信号のときの波形応答を示す図である。
【図２０】入力信号が大信号のときの波形応答を示す図である。
【図２１】信号増幅装置を適用したＧ−ＰＯＮシステムを示す図である。
【図２２】Ｇ−ＰＯＮシステムの概略構成を示す図である。
【図２３】上り方向の光パケットの伝送フォーマットを示す図である。
【図２４】ピーク検出回路の概略構成を示す図である。
【図２５】ピーク検出回路の理想的な出力波形を示す図である。
【図２６】ピーク検出誤差を示す図である。
【図２７】ドレイン電流とゲート−ソース電圧の関係の一例を示す図である。
【図２８】ドレイン電流と微分抵抗の関係の一例を示す図である。
【図２９】ドレイン電流とカットオフ周波数の関係を示す図である。
【図３０】交番波形が続いた後に１連続波形となったような場合のしきい値変動を示す図である。
【符号の説明】
【０１１８】
１０  信号増幅装置
１１  オフセット電圧発生部
２０  しきい値制御部
２１  ピーク検出部
２２  ボトム検出部
２３  分圧部
３０  増幅部
４０  第２のしきい値制御部
４１  第２のピーク検出部
４２  第２のボトム検出部
４３  第２の分圧部
５０  第２の増幅部
Ｄin  入力信号
Ｄａ  増幅信号
Ｄout  出力信号
Ｖth１  しきい値レベル
Ｖth２  第２のしきい値レベル
Ｄ（＋）  正側オフセット電圧信号
Ｄ（−）  負側オフセット電圧信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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