(57)【特許請求の範囲】
【請求項１】
少なくとも入出力用電極パッドとデバイスとが表面の半導体層に形成された半導体チップと、
前記半導体チップの前記表面に貼着された、前記デバイスに対向する位置に凹部が形成された封止キャップと、
前記凹部により、前記半導体チップと前記封止キャップとの間に形成された空隙から構成される気密封止部と、
を具備し、
前記半導体チップは、
テーパ部を有する段差部が前記入出力用電極パッド下方に設けられて前記入出力用電極パッド下の前記半導体層の部位は他の半導体層の部位より薄肉に形成され、
さらに、前記入出力用電極パッド下の前記半導体層の部位を貫通するビアホールと、
前記ビアホールを介して前記入出力用電極パッドから前記半導体層の裏面側まで形成された裏面配線と、
前記裏面配線の一部に形成された外部接続端子と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記デバイスは、ＭＥＭＳデバイスであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記デバイスは、撮像デバイスであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記気密封止部内は、真空状態に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記気密封止部内に、不活性ガスが充填されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層の前記薄肉の厚さを規定する薄肉規定層が、前記半導体層内に設けられていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体層は、ＳＯＩ基板構造を有しており、前記薄肉規定層は、前記ＳＯＩ基板構造における中間酸化膜であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
少なくとも入出力用電極パッドとデバイスとが表面の半導体層上に形成された半導体チップが構成される半導体ウエハと、一部に凹部が形成された封止キャップが構成されるキャップウエハとを、前記凹部が前記デバイスに対向するよう貼着し、前記半導体チップと前記封止キャップとの間に、前記凹部により空隙から構成される気密封止部を形成する貼着工程と、
前記半導体ウエハの裏面の全面を研磨して、前記半導体ウエハを設定厚さに研磨する研磨工程と、
前記半導体ウエハの前記裏面に段差を形成することにより、少なくとも前記入出力用電極パッド下の前記半導体ウエハの部位を他の前記半導体ウエハの部位よりも薄肉に形成する薄肉形成工程と、
を具備するとともに、
前記入出力用電極パッド下の前記半導体ウエハの部位に、該半導体ウエハの部位を貫通するビアホールを形成するビアホール形成工程と、
前記ビアホールの内壁と、前記ビアホールにより露出された前記入出力用電極パッドの裏面と、前記半導体ウエハの前記裏面とに絶縁膜を形成する絶縁膜形成工程と、
前記入出力用電極パット下の前記絶縁膜を除去して前記入出力用電極パッドを露出させる絶縁膜除去工程と、
前記絶縁膜の裏面の一部と、前記ビアホールの内壁と、露出された前記入出力用電極パッドの前記裏面とに、裏面配線を形成する裏面配線工程と、
前記裏面配線の裏面に保護膜を形成する保護膜形成工程と、
前記保護膜の一部に開口部を形成し、該開口部を介して前記裏面配線の一部に外部接続端子を形成する外部接続端子形成工程と、
貼着された前記半導体ウエハ及び前記キャップウエハから、貼着された前記半導体チップ及び前記封止キャップを分断し、チップサイズにパッケージングする分断工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記薄肉形成工程は、エッチングにより行うことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記貼着工程において、前記気密封止部内に不活性ガスを充填する不活性ガス充填工程または前記気密封止部内を真空状態にする真空工程をさらに具備していることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記エッチングを行う際の前記エッチング深さを規定するエッチングストップ層が、前記半導体ウエハ内に設けられていることを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップと、半導体チップに貼着された凹部が形成された封止キャップと、凹部により半導体チップと封止キャップとの間に形成された気密封止部とを具備するチップサイズにパッケージングされた半導体装置、該半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯オーディオプレイヤ等の小型電子機器の需要が増大する傾向にあり、小型電子機器の更なる小型化を実現する目的で、小型電子機器に搭載される様々な部品の小型化が望まれている。
【０００３】
このような事情に鑑み、小型電子機器に内蔵される、例えば、固体撮像装置等に代表される電子デバイスや加速度センサ等に代表されるマイクロ・エレクトロ・メカニカル・システム技術を用いたデバイス（以下、ＭＥＭＳデバイスと称す）の開発が急速に進んでいる。
【０００４】
また、電子デバイスやＭＥＭＳデバイスの低コスト化を実現するため、チップサイズパッケージ（ＣＳＰ）、特に、既知のキャップとなる基板と素子を形成した半導体基板とを貼り合わせた後、ダイシング等により個片化するウエハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ）の開発が盛んに行われている。
【０００５】
ＷＬ−ＣＳＰの一例を挙げると、例えば、先ず、図１４に示すように、表面にＭＥＭＳデバイス２１１Ａ及び配線が形成された半導体チップ２１０Ａが複数配置された半導体ウエハ２３０Ａと、封止キャップ２２０Ａが複数配置されたキャップアレイウエハ２４０Ａとを、図１５に示すように接着し、それによって形成されたキャビティＣＶにＭＥＭＳデバイス２１１Ａを封止する。尚、図１４は、従来の半導体ウエハとキャップアレイウエハとを対向配置した状態を示す図、図１５は、図１４の半導体ウエハとキャップアレイウエハとを貼着した状態を示す図である。
【０００６】
次いで、図１６に示すように、半導体ウエハ２３０Ａの裏面より複数の垂直形状のビアホール２１３を半導体ウエハ２３０Ａの表面の配線の下に形成し、各ビアホール２１３内に形成した埋め込み電極２１４を介して、表面の配線を裏面に形成されたバンプ電極２１５に接続した後、最後に、接着したウエハ２３０Ａ、２４０Ａを、スクラブラインＬ、Ｌ’に沿って切断する。以上より、個々のパッケージに分割された半導体装置が複数製造される。尚、図１６は、スクライブラインを図１５の半導体ウエハ及びキャップアレイウエハに形成した状態を示す図である。
【０００７】
このようにして製造された半導体装置及びこのようにして製造する半導体装置の製造方法は、例えば特許文献１に提案されている。
【０００８】
このようにして半導体装置を製造すれば、半導体装置の製造工程を簡略化できることから、パッケージの製造コストを削減することができるとともに、パッケージの小型化が実現でき、さらにパッケージの信頼性を向上させることができる。
【特許文献１】特開２００５−１９９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、特許文献１に提案された半導体装置の製造方法では、キャビティＣＶ構造部分の機械的強度を確保するため、半導体層となる半導体ウエハの厚みがある程度必要となる。
【００１０】
しかしながら、半導体ウエハ２３０Ａの表面の配線から裏面に信号を引き出すため、半導体ウエハ２３０Ａに垂直形状のビアホール２１３を形成するという製造工程を踏まえると、半導体ウエハが厚くなると、形成されたビアホール２１３のアスペクト比が大きくなる。
【００１１】
このことから、ビアホール２１３への埋め込み電極等の形成が困難になるといった問題があるため、半導体ウエハ２３０Ａの加工が難しくなったり、半導体装置２３０の歩留まりが低下したりする虞がある。
【００１２】
本発明は、上記問題点に鑑みなされたものであり半導体層となる半導体ウエハの機械的強度を確保したままでウエハ加工の容易性を実現できるとともに、製造工程における歩留まり向上及びコスト削減を実現することができる半導体装置、該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため本発明の一態様による半導体装置は、少なくとも入出力用電極パッドとデバイスとが表面の半導体層に形成された半導体チップと、前記半導体チップの前記表面に貼着された、前記デバイスに対向する位置に凹部が形成された封止キャップと、前記凹部により、前記半導体チップと前記封止キャップとの間に形成された空隙から構成される気密封止部と、を具備し、前記半導体チップは、テーパ部を有する段差部が前記入出力用電極パッド下方に設けられて前記入出力用電極パッド下の前記半導体層の部位は他の半導体層の部位より薄肉に形成され、さらに、前記入出力用電極パッド下の前記半導体層の部位を貫通するビアホールと、前記ビアホールを介して前記入出力用電極パッドから前記半導体層の裏面側まで形成された裏面配線と、前記裏面配線の一部に形成された外部接続端子と、を備えている。
【００１４】
また、上記目的を達成するため本発明の一態様による半導体装置の製造方法は、少なくとも入出力用電極パッドとデバイスとが表面の半導体層上に形成された半導体チップが構成される半導体ウエハと、一部に凹部が形成された封止キャップが構成されるキャップウエハとを、前記凹部が前記デバイスに対向するよう貼着し、前記半導体チップと前記封止キャップとの間に、前記凹部により空隙から構成される気密封止部を形成する貼着工程と、前記半導体ウエハの裏面の全面を研磨して、前記半導体ウエハを設定厚さに研磨する研磨工程と、前記半導体ウエハの前記裏面に段差を形成することにより、少なくとも前記入出力用電極パッド下の前記半導体ウエハの部位を他の前記半導体ウエハの部位よりも薄肉に形成する薄肉形成工程と、を具備するとともに、前記入出力用電極パッド下の前記半導体ウエハの部位に、該半導体ウエハの部位を貫通するビアホールを形成するビアホール形成工程と、前記ビアホールの内壁と、前記ビアホールにより露出された前記入出力用電極パッドの裏面と、前記半導体ウエハの前記裏面とに絶縁膜を形成する絶縁膜形成工程と、前記入出力用電極パット下の前記絶縁膜を除去して前記入出力用電極パッドを露出させる絶縁膜除去工程と、前記絶縁膜の裏面の一部と、前記ビアホールの内壁と、露出された前記入出力用電極パッドの前記裏面とに、裏面配線を形成する裏面配線工程と、前記裏面配線の裏面に保護膜を形成する保護膜形成工程と、前記保護膜の一部に開口部を形成し、該開口部を介して前記裏面配線の一部に外部接続端子を形成する外部接続端子形成工程と、貼着された前記半導体ウエハ及び前記キャップウエハから、貼着された前記半導体チップ及び前記封止キャップを分断し、チップサイズにパッケージングする分断工程と、を具備する。
【発明の効果】
【００１５】
本発明によれば、半導体層となる半導体ウエハの機械的強度を確保したままでウエハ加工の容易性を実現できるとともに、製造工程における歩留まり向上及びコスト削減を実現することができる半導体装置、該半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態を説明する。  
（第１実施の形態）
図１は、本発明の第１実施の形態を示す半導体装置の断面図、図２は、図１の半導体チップの段差部近傍における半導体装置の部分拡大断面図である。
【００１７】
図１、図２に示すように、半導体装置１は、半導体チップ３に、接着層４を介して封止キャップ２が対向して貼着されることにより主要部が構成されている。尚、封止キャップ２と半導体チップ３とは、平面的に略同じ大きさに形成されている。
【００１８】
封止キャップ２は、石英、ガラス、樹脂、シリコンまたはセラミック等から構成されている。尚、封止キャップ２は、単一部材による一体構造から構成されていても構わないし、複数の部材から構成されていても構わない。
【００１９】
また、封止キャップ２の半導体チップ３への貼着面２Ｃの、半導体チップ３の後述するデバイス２３に対向する位置に、デバイス２３を平面的に覆うように、凹部２Ｈが形成されている。
【００２０】
この形成された凹部２Ｈにより、接着層４により貼着された封止キャップ２と半導体チップ３との間のデバイス２３を含む位置には、空隙から構成される気密封止部（以下、キャビティと称す）３０が形成されている。
【００２１】
尚、キャビティ３０内は、気密状態、即ち真空状態となっていても良く、また、不活性ガスが充填されていても構わない。
【００２２】
また、封止キャップ２を構成する部材として光学特性を有する部材、例えばガラスが用いられている場合には、凹部２Ｈ、つまりキャビティ３０の内面に、反射防止膜等の光学膜が形成されていても構わない。
【００２３】
半導体チップ３は、半導体層１３と、デバイス２３と、入出力用電極パッド（以下、単に電極パッドと称す）５と、絶縁膜６と、裏面配線７と、保護膜８と、外部接続端子９とを具備している。
【００２４】
詳しくは、半導体チップ３の表面３Ｆを構成する半導体層１３は、シリコンや、ガリウム砒素等の半導体材料により構成されており、表面１３Ｆの封止キャップ２の凹部２Ｈにより平面的に覆われるアクティブ領域に、デバイス２３が形成されている。即ち、デバイス２３は、キャビティ３０内に封止されている。また、表面１３Ｆのデバイス２３の周囲には、入出力信号用の電極パッド５が形成されている。
【００２５】
尚、デバイス２３としては、ＭＥＭＳデバイス、ＣＣＤやＣＭＯＳセンサなどの撮像デバイスあるいは一般的なＩＣ等が挙げられるが、これらに限定されない。
【００２６】
また、半導体層１３は、厚みが半導体層１３上の平面的な位置において不均一となる形状に形成されている。具体的には、図２に示すように、電極パッド５下の半導体層の部位１３Ｌは、他の半導体層１３の部位、特にデバイス２３が形成されているアクティブ領域下の半導体層の部位１３Ｋに比べて薄肉、例えば数１０μｍ〜１００μｍの厚さに形成されている。尚、部位１３Ｌ以外の部位１３Ｋは、例えば設定厚さである３００μｍ〜５００μｍの厚さに形成されている。
【００２７】
即ち、半導体層１３の裏面１３Ｒは、段差であるテーパ部１３Ｄを電極パッド５の下方近傍に有するような段差形状に形成されている。
【００２８】
また、半導体層１３の部位１３Ｌには、該部位１３Ｌを貫通することにより、電極パッド５の少なくとも一部を露出させる、例えば断面形状がテーパ状のビアホール４０が形成されている。尚、ビアホール４０の断面形状はテーパ状に限定されず、垂直形状であっても構わない。
【００２９】
半導体層１３の裏面１３Ｒ及びビアホール４０の内壁には、絶縁膜６が形成されており、絶縁膜６の裏面の一部及びビアホール４０により露出された電極パッド５の面には、裏面配線７が形成されている。即ち、絶縁膜６及び裏面配線７は、断面的にみて、ビアホール４０内にも一部が入り込んで形成されている。
【００３０】
絶縁膜６は、半導体層１３と裏面配線７とを絶縁するためのものである。裏面配線７は、ビアホール４０により電極パッド５と電気的に接続された状態で、電極パッド５から絶縁膜６の裏面まで形成されている。尚、裏面配線７を形成せずに、ビアホール４０内に導電性材料を充填して、該導電性材料を裏面配線７の代わりに配線として利用する構造であっても構わない。
【００３１】
また、裏面配線７の一部には、半導体装置１の外部と電気的接続をとるための金や半田等の導電性材料から構成されたバンプ等の外部接続端子９が形成されている。
【００３２】
さらに、裏面配線７の外部接続端子９を除く位置、及び絶縁膜６の裏面配線７が形成されていない面に、裏面配線７や該裏面配線７が形成されていない絶縁膜６を傷や腐食から保護する保護膜８が形成されている。尚、保護膜８も断面的にみてビアホール４０内に一部が入り込んで形成されている。
【００３３】
また、絶縁膜６、裏面配線７、保護膜８も半導体層１３の裏面１３Ｒの形状に沿って、段差形状に形成されている。即ち、半導体チップ３の裏面３Ｒの形状は、厚さが平面的な位置において不均一な段差であるテーパ部３Ｄを有する段差形状に形成されている。
【００３４】
接着層４は、好ましくは、エポキシ系またはシリコン系の樹脂接着剤により構成されている。尚、接着剤は、透明でも有色でも構わない。接着層４による半導体チップ３と封止キャップ２との貼着は、少なくとも半導体チップ３のデバイス２３が形成されたアクティブ領域以外で行われる。好ましくは、電極パッド５にて行われる。
【００３５】
尚、半導体チップ３と封止キャップ２との接着は、例えばキャビティ３０内を真空状態にする、またはキャビティ３０内に不活性ガスを充填する場合には、樹脂等による接着剤よりも、機械的な接着の方が好ましい。
【００３６】
次に、このように構成される半導体装置１の製造方法について、図３〜図１１を用いて簡単に説明する。
【００３７】
図３は、半導体ウエハとキャップウエハとを対向配置する工程を示す断面図、図４は、図３の半導体ウエハにキャップウエハを対向して貼着する貼着工程を示す断面図、図５は、図４の半導体ウエハの裏面を設定厚さに研磨する研磨工程を示す断面図である。
【００３８】
また、図６は、図５の半導体ウエハの電極パッド下の部位を薄肉に形成する薄肉形成工程を示す断面図、図７は、図６の半導体ウエハの電極パッド下の薄肉の部位にビアホールを形成するビアホール形成工程を示す断面図、図８は、図７の電極パッドの露出面及び半導体ウエハの裏面に、絶縁膜、裏面配線、保護膜を形成する工程を示す断面図である。
【００３９】
さらに、図９は、図８の裏面配線の一部に外部接続端子を形成する外部接続端子形成工程を示す断面図、図１０は、図９の半導体ウエハ及びキャップウエハから半導体チップ及び封止キャップを分断する分断工程を示す断面図、図１１は、図１０の分断工程により分断されチップサイズにパッケージングされた各半導体装置を示す断面図である。
【００４０】
尚、以下に示す製造方法では、半導体装置１を２個同時に製造する例を概略的に説明する。
【００４１】
先ず、図３に示すように、デバイス２３及び電極パッド５等が所定に形成された半導体チップ３が、製造後、２つ構成される半導体ウエハ３３と、上述したように、キャビティ３０を構成する凹部２Ｈが所定に形成された封止キャップ２が、製造後、２つ構成されるキャップウエハ３２とを対向配置させる。尚、半導体ウエハ３３は、製造後、半導体チップ３の半導体層１３を構成し、キャップウエハ３２は、製造後、封止キャップ２を構成する。
【００４２】
次いで、図４に示すように、半導体ウエハ３３の表面３３Ｆに、例えば樹脂接着剤から構成された接着層４を介して、キャップウエハ３２を、例えばＣＣＤカメラ等で貼り合わせ位置を調整しながら対向して貼着する貼着工程を行う。
【００４３】
この貼着においては、接着層４を、上述したように、少なくとも半導体ウエハ３３のデバイス２３が形成されたアクティブ領域以外に塗布する。また、半導体ウエハ３３とキャップウエハ３２との貼着後、半導体ウエハ３３とキャップウエハ３２との間には、空隙から構成されたキャビティ３０が形成される。
【００４４】
また、貼着の際、キャビティ３０内に不活性ガスを充填する不活性ガス充填工程、またはキャビティ３０内を気密な真空状態にする真空工程を行っても構わない。
【００４５】
次いで、図５に示すように、半導体ウエハ３３の裏面３３Ｒを、該半導体ウエハ３３が機械的強度を保てる厚さ、例えば設定厚さである３００μｍ〜５００μｍの厚さまで裏面３３Ｒ側から研磨する研磨工程を行う。
【００４６】
次いで、図６に示すように、半導体ウエハ３３の電極パッド５下の部位３３Ｌをウエットエッチングまたはドライエッチングによりエッチングして薄肉、例えば数１０μｍ〜１００μｍの厚さにする薄肉形成工程を行う。
【００４７】
この際、半導体ウエハ３３の裏面３３Ｒの電極パッド５の下方の平面的な近傍に、段差であるテーパ部３３Ｄが形成されるようエッチングを行う。
【００４８】
その結果、半導体ウエハ３３の電極パッド５の下の部位３３Ｌは、例えば数１０μｍ〜１００μｍの厚さに形成され、部位３３Ｌ以外の部位３３Ｋは、例えば３００μｍ〜５００μｍの厚さに形成される。
【００４９】
次いで、図７に示すように、半導体ウエハ３３の部位３３Ｌに、該部位３３Ｌを貫通する断面形状がテーパ状のビアホール４０を形成するビアホール形成工程を行う。このことにより、ビアホール４０により電極パッド５の一部は露出される。
【００５０】
次いで、図８に示すように、半導体ウエハ３３の裏面３３Ｒ及びビアホール４０の内壁、該ビアホール４０により露出された電極パッド５の面に、絶縁膜６を形成する絶縁膜形成工程を行った後、ビアホール４０内に、絶縁膜６を貫通するコンタクトホールを形成して電極パッド５下の絶縁膜６を除去する絶縁膜除去工程を行う。
【００５１】
その後、絶縁膜６の裏面、及びコンタクトホールにより露出された電極パッド５の面に、裏面配線７を形成する裏面配線工程を行い、次いで、裏面配線７の裏面及び絶縁膜６の一部の裏面に保護膜８を形成する保護膜形成工程を行う。
【００５２】
次いで、図９に示すように、裏面配線７上の保護膜８の適宜位置に開口部を設け、該開口部を介して裏面配線７上に、金や半田等の導電性材料から構成されたバンプ等の外部接続端子９を形成する。
【００５３】
次いで、図１０に示すように、半導体ウエハ３３及びキャップウエハ３２に、例えばスクライブラインカッタ等により、半導体装置１の大きさ毎にスクライブライン５０を形成する。
【００５４】
最後に、図１１に示すように、貼着された半導体ウエハ３３及びキャップウエハ３２から、貼着された半導体チップ３及び封止キャップ２を、スクライブライン５０に沿って、スクライブブレイク、またはダイシングによって分断し、半導体装置１をチップサイズにパッケージングする分断工程を行う。
【００５５】
以上の製造工程により、半導体装置１は同時に２つ形成される。尚、以上では、半導体装置１を２つ同時に製造する例を挙げて示したが、これに限らず、１つでも、３つ以上でも同時に製造しても構わないということは勿論である。
【００５６】
このように、本実施の形態においては、半導体装置１の半導体チップ３の半導体層１３は、半導体層１３上における平面的な位置の厚みが不均一となる形状に形成されている、具体的には、半導体層１３の電極パッド５の下の部位１３Ｌは、デバイス２３が形成されているアクティブ領域下の半導体層の、例えば３００μｍ〜５００μｍの厚さの部位１３Ｋに比べて薄肉、例えば数１０μｍ〜１００μｍの厚さに形成されていると示した。即ち、半導体層１３の裏面１３Ｒは、段差であるテーパ部１３Ｄを電極パッド５の下方近傍に有するような段差形状に形成されていると示した。
【００５７】
このことによれば、部位１３Ｌは薄肉に形成されていることから、部位１３Ｌにビアホール４０を容易に加工することができるとともに、絶縁膜６、裏面配線７、保護膜８を、断面上、ビアホール４０内に容易に入り込ませて形成することができる。
【００５８】
また、半導体層１３の部位１３Ｋは肉厚に形成されていることから、半導体層１３及びキャビティ３０の機械的強度を確保することができる。
【００５９】
以上から、半導体層１３及びキャビティ３０の機械的強度を確保したままで、半導体チップ３を形成する際の半導体ウエハ３３の加工容易性を実現できることから、製造工程における半導体装置１の歩留まり向上を実現することができる。
【００６０】
また、本実施の形態においては、キャップウエハ３２と半導体ウエハ３３とを貼り合わせて、半導体装置１毎に分断することで、半導体装置１を、チップサイズにパッケージングして製造すると示した。
【００６１】
このことによれば、半導体装置１の小型化を実現できる他、半導体装置１を容易に大量生産できるため、半導体装置の製造コストを低減することがでる。
【００６２】
さらに、本実施の形態においては、キャビティ３０内を真空状態にする、または不活性ガスを充填すると示した。
【００６３】
このことによれば、デバイス２３の信頼性を向上させることができる。具体的には、特に、ＭＥＭＳデバイスの寿命を向上させることができる。
【００６４】
（第２実施の形態）
図１２は、本発明の第２の実施の形態を示す半導体装置の断面図、図１３は、図１２の半導体チップの段差部近傍の半導体装置の部分拡大断面図である。
【００６５】
この第２実施の形態の半導体装置の構成及び製造方法は、上記図１、図２に示した半導体装置１、図３〜図１１に示した半導体装置１の製造方法と比して、半導体層内に該半導体層の薄肉の部位の厚さを規定する酸化膜層が形成されたＳＯＩ基板を用いる点と、半導体層に薄肉の部位を形成する際、酸化膜層までエッチングして形成する点が異なる。よって、この相違点のみを説明し、第１実施の形態と同様の構成には同じ符号を付し、その説明は省略する。
【００６６】
図１２、図１３に示すように、本実施の形態においては、半導体装置１０１の半導体チップ１０３の半導体層１１３には、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が用いられている。即ち、半導体層１３は、ＳＯＩ基板構造を有している。
【００６７】
半導体層１１３は、支持層１１３Ｇに、薄肉規定層である中間酸化膜層（以下、単に酸化膜層と称す）１１３Ｅが重畳され、該酸化膜層１１３Ｅに、活性層１１３Ｆが重畳されて構成されている。尚、活性層１１３Ｆは、半導体チップ１０３の表面１０３Ｆを構成している。
【００６８】
酸化膜層１１３Ｅは、半導体層１１３における活性層１１３Ｆの厚さを規定する。より具体的には、半導体層１１３の活性層１１３Ｆの電極パッド５下の部位１１３Ｌの厚さを、他の半導体層１１３の部位である支持層１１３Ｇよりも薄肉、例えば数１０μｍ〜１００μｍの厚さに規定する。
【００６９】
また、支持層１１３Ｇは、上述した第１実施の形態同様、設定厚さ、例えば設定厚さである３００μｍ〜５００μｍの厚さに研磨される層である。尚、支持層１１３Ｇは、必要がなければ、研磨されなくとも構わない。
【００７０】
尚、その他の半導体装置１０１の構成は、第１実施形態の半導体装置１の構成と同様であるため、その説明は省略する。
【００７１】
このように本実施の形態においては、半導体層１１３に、酸化膜層１１３Ｅが形成されていることから、半導体層１１３に、エッチングにより薄肉の部位１１３Ｌを形成するに際し、酸化膜層１１３Ｅがエッチングストップ膜として機能するため、薄肉の部位１１３Ｌを設定厚さ以上の薄肉にエッチングしてしまうことがない。即ち、位置によってばらつきなく、半導体層１１３に段差であるテーパ部１１３Ｄを容易に形成することができる。言い換えれば、半導体チップ１０３の裏面１０３Ｒに段差であるテーパ部１０３Ｄを容易に形成することができる。
【００７２】
尚、その他の本実施の形態の半導体装置１０１の製造方法は、第１実施形態と同様であるため、その説明は省略するが、本実施の形態においては、ビアホール４０を形成する際に、スクライブライン５０も同時に形成する。即ち、ビアホール４０の位置に沿ってスクライブライン５０を形成する。
【００７３】
このことによれば、半導体装置１０１の端面に半導体層１１３が露出せずに、スクライブライン５０に沿って、ダイシング後、半導体装置１０１をパッケージングすることができることから、チッピングが減少する等、さらに、半導体チップ１０３の加工が容易になり、半導体装置１０１の歩留まりの向上、信頼性の向上、コストの低減を実現することができる。尚、その他の効果は、第１実施の形態と同様である。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施の形態を示す半導体装置の断面図。
【図２】図１の半導体チップの段差部近傍における半導体装置の部分拡大断面図。
【図３】半導体ウエハとキャップウエハとを対向配置する工程を示す断面図。
【図４】図３の半導体ウエハにキャップウエハを対向して貼着する貼着工程を示す断面図。
【図５】図４の半導体ウエハの裏面を設定厚さに研磨する研磨工程を示す断面図。
【図６】図５の半導体ウエハの電極パッド下の部位を薄肉に形成する薄肉形成工程を示す断面図。
【図７】図６の半導体ウエハの電極パッド下の薄肉の部位にビアホールを形成するビアホール形成工程を示す断面図。
【図８】図７の電極パッドの露出面及び半導体ウエハの裏面に、絶縁膜、裏面配線、保護膜を形成する工程を示す断面図。
【図９】図８の裏面配線の一部に外部接続端子を形成する外部接続端子形成工程を示す断面図。
【図１０】図９の半導体ウエハ及びキャップウエハから半導体チップ及び封止キャップを分断する分断工程を示す断面図。
【図１１】図１０の分断工程により分断されチップサイズにパッケージングされた各半導体装置を示す断面図。
【図１２】本発明の第２の実施の形態を示す半導体装置の断面図。
【図１３】図１２の半導体チップの段差部近傍の半導体装置の部分拡大断面図。
【図１４】従来の半導体ウエハとキャップアレイウエハとを対向配置した状態を示す図。
【図１５】図１４の半導体ウエハとキャップアレイウエハとを貼着した状態を示す図。
【図１６】スクライブラインを図１５の半導体ウエハ及びキャップアレイウエハに形成した状態を示す図。
【符号の説明】
【００７５】
１…半導体装置
２…封止キャップ
２Ｈ…凹部
３…半導体チップ
３Ｄ…テーパ部
３Ｆ…表面
３Ｒ…裏面
５…電極パッド
７…裏面配線
９…外部接続端子
１３…半導体層
１３Ｋ…電極パッド下以外の他の半導体層の部位
１３Ｌ…電極パッド下の半導体層の部位
２３…デバイス
３０…キャビティ
３２…キャップウエハ
３３…半導体ウエハ
３３Ｄ…テーパ部
３３Ｆ…表面
３３Ｋ…電極パッド下以外の他の半導体ウエハの部位
３３Ｌ…電極パッド下の半導体ウエハの部位
３３Ｒ…裏面
４０…ビアホール
１０１…半導体装置
１０３…半導体チップ
１０３Ｄ…テーパ部
１０３Ｆ…表面
１０３Ｒ…裏面
１１３…半導体層
１１３Ｅ…酸化膜層
１１３Ｆ…活性層
１１３Ｇ…支持層
１１３Ｌ…電極パッド下の半導体層の部位
【図１】
0005114017.tif 000002
【図２】
0005114017.tif 000003
【図３】
0005114017.tif 000004
【図４】
0005114017.tif 000005
【図５】
0005114017.tif 000006
【図６】
0005114017.tif 000007
【図７】
0005114017.tif 000008
【図８】
0005114017.tif 000009
【図９】
0005114017.tif 000010
【図１０】
0005114017.tif 000011
【図１１】
0005114017.tif 000012
【図１２】
0005114017.tif 000013
【図１３】
0005114017.tif 000014
【図１４】
0005114017.tif 000015
【図１５】
0005114017.tif 000016
【図１６】
0005114017.tif 000017