(57)【特許請求の範囲】
【請求項１】
ロウ及びコラム方向に配置された複数のメモリセルと，
前記ロウ及びコラム方向のうち第１の方向に延びる複数の第１の書き込みワードラインと，
前記ロウ及びコラム方向のうち第２の方向に延びる複数の第２の書き込みワードライン対とを有し，
前記複数のメモリセルは，それぞれ，
１対のインバータの入出力端子を交差接続し１対の記憶ノードに相補レベルを維持するラッチ回路と，
前記１対の記憶ノードと所定の電源電圧との間に設けられた１対の書き込みトランジスタと，
前記第１の書き込みワードラインと前記１対の書き込みトランジスタのゲートとの間に設けられ，前記第２の書き込みワードライン対によりゲートがそれぞれ制御される１対の書き込み選択トランジスタを有し，
前記複数の第１の書き込みワードラインは，前記ロウまたはコラムアドレスの一方に基づいて選択され，
前記複数の第２の書き込みワードライン対は，前記ロウまたはコラムアドレスの他方と前記書き込みデータとに基づいて選択され，
前記１対の書き込みトランジスタのゲート電位が，前記第１の書き込みワードラインと前記第２の書き込みワードライン対の電位に応じて制御されるスタティックランダムアクセスメモリ。
【請求項２】
請求項１において，
さらに，前記ロウまたはコラムアドレスの一方をデコードする第１のデコーダと，
前記ロウまたはコラムアドレスの他方をデコードする第２のデコーダと，
前記第１のデコーダが出力する複数の第１の選択信号に応じて前記複数の第１の書き込みワードラインのいずれかを駆動する第１の書き込みワードライン駆動回路と，
前記第２のデコーダが出力する複数の第２の選択信号と前記書き込みデータとに応じて前記第２の書き込みワードライン対のいずれかを駆動する第２の書き込みワードライン駆動回路とを有するスタティックランダムアクセスメモリ。
【請求項３】
請求項１において，
さらに，前記第１または第２の方向に延びる複数の読み出しワードラインと，
前記読み出しワードラインと交差し，前記第２または第１の方向に延びる読み出しラインとを有し，
前記複数のメモリセルは，それぞれ，前記１対の記憶ノードのいずれか一方の電位で制御されるゲートを有し，前記読み出しラインを駆動する読み出しトランジスタを有するスタティックランダムアクセスメモリ。
【請求項４】
請求項３において，
さらに，前記ロウまたはコラムアドレスの一方をデコードする第１のデコーダと，
前記ロウまたはコラムアドレスの他方をデコードする第２のデコーダと，
前記第１のデコーダが出力する複数の第１の選択信号に応じて，前記複数の読み出しワードラインのいずれかを駆動する読み出しワードライン駆動回路と，
前記第２のデコーダが出力する複数の第２の選択信号に応じて，前記複数の読み出しラインのいずれかを選択する読み出しライン選択回路とを有するスタティックランダムアクセスメモリ。
【請求項５】
請求項４において，
前記複数の読み出しラインをそれぞれプリチャージするプリチャージ回路を有するスタティックランダムアクセスメモリ。
【請求項６】
請求項４において，
前記読み出しライン選択回路により選択された前記読み出しラインの電位を増幅するセンスアンプ回路を有するスタティックランダムアクセスメモリ。
【請求項７】
ロウ及びコラム方向に配置された複数のメモリセルと，
前記ロウ及びコラム方向のうち第１の方向に延びる複数の第１の書き込みワードラインと，
前記ロウ及びコラム方向のうち第２の方向に延びる複数の第２の書き込みワードライン対とを有し，
前記複数のメモリセルは，それぞれ，
１対のインバータの入出力端子を交差接続し１対の記憶ノードに相補レベルを維持するラッチ回路と，
前記１対の記憶ノードと所定の電源電圧との間に設けられた１対の書き込みトランジスタと，
前記第１の書き込みワードラインと前記１対の書き込みトランジスタのゲートとの間に設けられ，前記第２の書き込みワードライン対によりゲートがそれぞれ制御される１対の書き込み選択トランジスタとを有し，
前記複数の第１の書き込みワードラインは，前記ロウまたはコラムアドレスの一方に基づいて選択され，
前記複数の第２の書き込みワードライン対は，前記ロウまたはコラムアドレスの他方と前記書き込みデータとに基づいて選択され，
前記１対の書き込みトランジスタのゲート電位がそれぞれ，前記第１の書き込みワードラインと前記第２の書き込みワードライン対の電位に応じて制御されるスタティックランダムアクセスメモリ。
【請求項８】
請求項７において，
さらに，前記第１または第２の方向に延びる複数の読み出しワードラインと，
前記読み出しワードラインと交差し，前記第２または第１の方向に延びる読み出しラインとを有し，
前記複数のメモリセルは，それぞれ，前記１対の記憶ノードのいずれか一方の電位でゲートが制御され，前記読み出しラインを駆動する読み出しトランジスタを有するスタティックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体記憶装置に関し，特に，スタティックＲＡＭ（ＳＲＡＭ）に関する。
【背景技術】
【０００２】
スタティックＲＡＭは，高速の半導体メモリとして様々な機器に使用され，また様々なシステムＬＳＩに埋め込まれている。ＳＲＡＭは，ＤＲＡＭのように記憶データが揮発することがなく定期的にリフレッシュを行う必要はないが，メモリセルが１対のＣＭＯＳインバータの入出力を交差接続したラッチ回路と１対のアクセストランジスタとを有し，通常６トランジスタを有する。よって，大容量化のためにはトランジスタの微細化が必要である。
【０００３】
ＳＲＡＭは，行方向のメモリセルを選択する複数のワード線と，列方向のメモリセルを選択する複数のビット線対とを有する。ワード線を駆動することでアクセストランジスタを導通させ，メモリセル内のラッチ回路の記憶ノード対をビット線対に接続する。そして，ビット線対を介して読み出し動作と書き込み動作が行われる。
【０００４】
書き込み動作では，ビット線対をプリチャージした状態から，選択されるビット線対の一方を放電しビット線対に電位差を生成し，ワード線を駆動してアクセストランジスタを導通し，ビット線対の電位差によりメモリセルにデータを書き込む。よって，書き込み動作は，プリチャージされたビット線をＬレベルに引き下げる動作を伴い，大きな電力を消費する。
【０００５】
また，読み出し動作では，ビット線対をプリチャージした状態から，ワード線を駆動してアクセストランジスタを導通し，メモリセルのラッチ回路の一方の記憶ノードからビット線をＬレベルに駆動し，ビット線対に生成された電位差を検出する。よって，読み出し動作では，ワード線を駆動してビット線対をメモリセルのラッチ回路にアクセストランジスタを介して接続するので，外部からのノイズなどの影響によりメモリセルのラッチ回路が反転しないように，メモリセルの動作マージンを一定以上にすることが求められる。
【０００６】
特許文献１には，２ポートＳＲＡＭが記載されている。ここに記載されたＳＲＡＭは，１対のＣＭＯＳインバータと，１対のＣＭＯＳインバータとビット線対とを接続するアクセストランジスタ対と，アクセストランジスタ対をそれぞれ導通制御するワード線対と，１対のＣＭＯＳインバータの出力ノードをそれぞれ読み出す１対の読み出しトランジスタとを有し，ワード線対が読み出しトランジスタ対をそれぞれ導通制御する。
【特許文献１】特開２００５−２５８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のＳＲＡＭは，書き込み動作において，ビット線対をプリチャージした後，一方のビット線をＬレベルに駆動する必要があり，その駆動に伴う消費電力が大きくなっている。省電力化のために低電源化や多電源電圧化などが提案されているが，ビット線電位を充放電するかぎり大きな省電力化は期待できない。
【０００８】
さらに，読み出し動作において，メモリセル内のラッチ回路の記憶ノード対がアクセストランジスタ対を介してビット線対に接続されるので，メモリセルのラッチ回路のノイズマージンを一定以上にすることが求められる。このようなメモリセルの一定以上のノイズマージンの必要性は，大容量化に伴うトランジスタの微細化とトレードオフの関係になる。つまり，トランジスタを微細化することに伴いトランジスタ特性，例えば閾値電圧，のばらつきが大きくなり，メモリセルのラッチ回路のノイズマージンが小さくなる。
【０００９】
そこで，本発明の目的は，省電力化したＳＲＡＭを提供することにある。
【００１０】
また，本発明の別の目的は，読み出し動作でメモリセルの安定性を低下させないＳＲＡＭを提供することにある。
【課題を解決するための手段】
【００１１】
スタティックランダムアクセスメモリは，ロウ及びコラム方向に配置された複数のメモリセルを有する。この複数のメモリセルは，それぞれ，１対のインバータの入出力端子を交差接続し１対の記憶ノードに相補レベルを維持するラッチ回路と，前記１対の記憶ノードと所定の電源電圧との間に設けられた１対の書き込みトランジスタとを有する。さらに，前記１対の書き込みトランジスタのゲート電位がそれぞれ，行アドレスと列アドレスと書き込みデータとに応じて制御される。
【００１２】
上記のスタティックランダムアクセスメモリは，書き込み動作で，選択されたメモリセル内の前記１対の書き込みトランジスタの一方が導通し，前記ラッチ回路に前記書き込みデータを書き込む。このＳＲＡＭは，従来のようにメモリセルのラッチ回路を反転するビット線対が設けられていないので，書き込み時の電力消費を抑制することができる。
【００１３】
さらに，好ましい態様によれば，スタティックランダムアクセスメモリにおいて，前記複数のメモリセルは，それぞれ，前記１対の記憶ノードのいずれか一方の電位でゲートが制御され，前記読み出しラインを駆動する読み出しトランジスタを有する。読み出し動作では，選択されたメモリセル内の読み出しトランジスタにより読み出しラインが駆動され，駆動された読み出しラインの電位が読み出される。
【発明の効果】
【００１４】
本発明によれば，書き込み時の電力消費を抑制することができる。また，好ましい態様によれば，読み出し動作ではメモリセル内の記憶ノードが直接ビット線に接続されることがなく，読み出し時のメモリセルのノイズマージンを大きくできる。
【発明を実施するための最良の形態】
【００１５】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１６】
図１は，従来のＳＲＡＭのメモリセルを示す図である。従来のＳＲＡＭのメモリセルＭＣは，ＰチャネルトランジスタＰ０とＮチャネルトランジスタＮ２からなる第１のＣＭＯＳインバータと，ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ３からなる第２のＣＭＯＳインバータとを，それらの入出力端子を交差接続して構成されたラッチ回路を有する。ラッチ回路は，１対の記憶ノードＣｘ，ＣｘＢに，ＨレベルとＬレベルまたはＬレベルとＨレベルのデータ（相補データ）を保持する。そして，記憶ノードＣｘ，ＣｘＢは，１対のアクセストランジスタＮ４，Ｎ５を介して，１対のビット線ＢＬ，ＢＬＢにそれぞれ接続される。ＮチャネルのアクセストランジスタＮ４，Ｎ５のゲートは，ワード線ＷＬに接続され，ワード線ＷＬがＨレベルに駆動されると，アクセストランジスタＮ４，Ｎ５が導通し，メモリセル内の１対の記憶ノードＣｘ，ＣｘＢを１対のビット線ＢＬ，ＢＬＢに接続する。
【００１７】
本明細書では，Ｐチャネルトランジスタは引用番号Ｐを，Ｎチャネルトランジスタは引用番号Ｎをそれぞれ使用する。
【００１８】
読み出し動作では，ワード線ＷＬが駆動されると，Ｈレベルにプリチャージされた１対のビット線ＢＬ，ＢＬＢのいずれか一方が，メモリセルのラッチ回路によりＬレベルに駆動される。そして，そのビット線のレベルが図示しないセンスアンプにより検出され，読み出しデータとして出力される。ビット線が直接メモリセルのラッチ回路の記憶ノードＣｘ，ＣｘＢに接続されるので，ビット線の電位によるノイズによりメモリセルのラッチ回路の状態が反転する場合がある。
【００１９】
一方，書き込み動作では，Ｈレベルにプリチャージされた１対のビット線ＢＬ，ＢＬＢのいずれかが一方が，図示しない書き込みアンプによりＬレベルに駆動され，ワード線ＷＬが駆動される。それに応答して，メモリセルのラッチ回路のラッチ状態が反転駆動される。つまり，書き込み動作では，長いビット線対ＢＬ，ＢＬＢを充放電する必要があり，書き込み動作での電力消費は読み出し動作に比較すると大きい。
【００２０】
図２は，本実施の形態におけるスタティックランダムアクセスメモリのメモリセルの回路図である。メモリセルＭＣは，トランジスタＰ０，Ｎ２からなるＣＭＯＳインバータと，トランジスタＰ１，Ｎ３からなるＣＭＯＳインバータの入出力端子を交差接続し，１対の記憶ノードＣｘ，ＣｘＢに書き込みデータに対応する相補レベルを維持するラッチ回路（Ｐ０，Ｐ１，Ｎ２，Ｎ３）と，１対の記憶ノードＣｘ，ＣｘＢと所定の電源電圧，例えばグランドＧＮＤとの間に設けられた１対の書き込みトランジスタＮ４，Ｎ５とを有する。そして，１対の書き込みトランジスタＮ４，Ｎ５のゲートＭｘ，ＭｘＢの電位がそれぞれ，行アドレスと列アドレスと書き込みデータとに応じてＨレベルまたはＬレベルに制御される。
【００２１】
また，メモリセルＭＣは，１対の記憶ノードＣｘ，ＣｘＢのいずれか一方，例えばＣｘＢの電位で制御されるゲートを有し，読み出しラインＣ＿ＲＬ０を駆動する読み出しトランジスタＮ７を有する。読み出しトランジスタＮ７は，読み出しワードラインＲ＿ＢＷＬ０により導通制御される読み出し選択トランジスタＮ８を介して，読み出しラインＣ＿ＲＬ０に接続される。または，記憶ノードＣｘＢが，読み出し選択トランジスタＮ８を介して，読み出しトランジスタＮ７のゲートに接続されてもよい。図１２に示されるとおりである。
【００２２】
つまり，このメモリセルＭＣでは，記憶ノードＣｘＢに，読み出しトランジスタＮ７と読み出し選択トランジスタＮ８からなる読み出しポート回路が設けられる。さらに，反対側の記憶ノードＣｘにも，読み出しトランジスタＮ７と読み出し選択トランジスタＮ８からなる読み出しポート回路が設けられても良い。その読み出しポート回路はもう一つの図示しない読み出しラインＣ＿ＲＬを駆動する。
【００２３】
本実施の形態のメモリセルＭＣは，片側のみに読み出しポート回路を設けてもよく，両側に読み出しポート回路を設けても良い。
【００２４】
さらに，図１２に示すとおり，読み出しトランジスタＮ８のゲートと記憶ノードＣｘＢとの間に読み出し選択トランジスタＮ９を設けてもよい。
【００２５】
図２のメモリセルＭＣによれば，トランジスタＰ０，Ｐ１，Ｎ２，Ｎ３を有するラッチ回路に，書き込みトランジスタＮ４，Ｎ５を有する書き込み回路と，読み出しトランジスタＮ７を有する読み出し回路とが設けられる。そして，書き込み回路と読み出し回路とはそれぞれ独立して動作する。
【００２６】
そして，書き込み動作では，ロウ及びコラムアドレスと書き込みデータとに応じて１対のノードＭｘ，ＭｘＢのいずれかがＨレベルに駆動される。それに応答して，書き込みトランジスタＮ４，Ｎ５のいずれかが導通し，導通した書き込みトランジスタが記憶ノードＣｘ，ＣｘＢのいずれかをグランド電位に引き下げ，ラッチ回路のラッチ状態が反転する。つまり，ラッチ回路への書き込み動作は，片側書き込みである。
【００２７】
図２のメモリセルＭＣは，従来のように，メモリセルの記憶ノードＣｘ，ＣｘＢをアクセストランジスタを介してビット線対に接続し，ビット線対の電位によりラッチ回路を反転させるのではない。メモリセルＭＣの記憶ノードＣｘ，ＣｘＢは書き込みトランジスタＮ４，Ｎ５によりＬレベルに駆動され，それによりラッチ回路が反転する。よって，従来のビット線対に対応する構成が不要であり，書き込み動作において，ビット線対を充放電する必要がなく，消費電力を大幅に抑制することができる。
【００２８】
さらに，読み出し動作では，読み出しトランジスタＮ７が，記憶ノードＣｘ，ＣｘＢのいずれか一方により制御され，読み出しラインＣ＿ＲＬ０を駆動する。読み出し動作も片側読み出しである。よって，このメモリセルＭＣでは，メモリセルＭＣ内のラッチ回路が，ビット線を直接駆動するものではなく，ラッチ回路がメモリセル外部のビット線や読み出し線に直接接続されない。そのため，ラッチ回路にノイズが直接印加されることが抑制され，ラッチ回路の動作マージンを小さくすることが許容される。なお，読み出しワードラインＲ＿ＲＷＬ０はロウ方向に，読み出しラインＣ＿ＲＬ０はコラム方向に延びて配置されている。しかし，ロウ方向とコラム方向とが逆になってもよい。
【００２９】
書き込みトランジスタＮ４，Ｎ５のゲート端子Ｍｘ，ＭｘＢは，コラムアドレスと書き込みデータとに基づいて駆動されるコラムライトワードライン対と，ロウアドレスに基づいて駆動されるロウライトワードラインとの論理積に基づいて，Ｈレベルに駆動される。または，書き込みトランジスタＮ４，Ｎ５のゲート端子Ｍｘ，ＭｘＢは，ロウアドレスと書き込みデータとに基づいて駆動されるロウライトワードライン対と，コラムアドレスに基づいて駆動されるコラムライトワードラインとの論理積に基づいて，Ｈレベルに駆動される。前者が第１の実施の形態，後者が第２の実施の形態である。
【００３０】
［第１の実施の形態］
図３は，第１の実施の形態におけるスタティックランダムアクセスメモリの構成図である。また，図４は，第１の実施の形態におけるメモリセルの回路図である。
【００３１】
図３のＳＲＡＭにおいて，メモリセルアレイＭＣＡは，ロウ方向（行方向）とコラム方向（列方向）にマトリクス状に配置された複数のメモリセルＭＣ００〜ＭＣ１３を有する。一例として，ロウ方向に２行，コラム方向に４列のメモリセルが示されている。各メモリセルＭＣは，ロウ方向に延びる第１の書き込みワードライン，すなわちロウライトワードラインＲ＿ＷＷＬ０，１と，コラム方向に延びる複数の第２の書き込みワードライン対，すなわちコラムライトワードライン対Ｃ＿ＷＷＬ０＿０〜３，Ｃ＿ＷＷＬ１＿０〜３とに接続される。さらに，各メモリセルＭＣは，ロウ方向に延びる読み出しワードライン，つまりロウリードワードラインＲ＿ＲＷＬ０，１と，コラム方向に延びる読み出しライン，つまりコラムリードラインＣ＿ＲＬ０〜３とに接続される。
【００３２】
図４のメモリセルの回路図に示されるとおり，メモリセルＭＣ００は，図２に示したトランジスタＰ０，Ｐ１，Ｎ１〜Ｎ５，Ｎ８，Ｎ９に加えて，１対の書き込み選択トランジスタＮ６，Ｎ７を有する。そして，書き込み選択トランジスタＮ６のゲートには，コラムライトワードラインＣ＿ＷＷＬ０＿０が接続され，もう一つの書き込み選択トランジスタＮ７のゲートには，コラムライトワードラインＣ＿ＷＷＬ１＿０がそれぞれ接続される。そして，それらのトランジスタＮ６，Ｎ７のドレインには，ロウライトワードラインＲ＿ＷＷＬ０が接続され，それぞれのソースは書き込みトランジスタＮ４，Ｎ５のゲートＭｘ，ＭｘＢに接続される。
【００３３】
書き込み動作では，書き込み選択トランジスタＮ６，Ｎ７のいずれかがコラムライトワードライン対Ｃ＿ＷＷＬ０＿０，Ｃ＿ＷＷＬ１＿０により導通制御される。そして，ロウライトワードラインＲ＿ＷＷＬ０のＨレベルにより，ゲートＭｘ，ＭｘＢのいずれかがＨレベルに駆動される。これに応答して，書き込みトランジスタＮ４，Ｎ５のいずれかが導通し，ラッチ回路の記憶ノードＣｘ，ＣｘＢのいずれかをグランド電位に引き下げる。これにより，ラッチ回路のラッチ状態が反転し，書き込みが行われる。
【００３４】
読み出し動作では，ロウリードワードラインＲ＿ＲＷＬ０のＨレベルに応答して，リード選択トランジスタＮ９が導通し，一方の記憶ノードＣｘＢによりゲートが駆動される読み出しトランジスタＮ８のドレインがコラムリードラインＣ＿ＲＬ０に接続される。そして，読み出しトランジスタＮ８がコラムリードラインＣ＿ＲＬ０を，記憶ノードＣｘＢの電位に応じて，Ｌレベルに駆動する。記憶ノードＣｘＢがＨレベルの場合は，読み出しトランジスタＮ８が導通し，コラムリードラインＣ＿ＲＬ０をグランドに駆動する。逆に，記憶ノードＣｘＢがＨレベルの場合は，読み出しトランジスタＮ８が導通せず，コラムリードラインＣ＿ＲＬ０はプリチャージレベル（Ｈレベル）を維持する。
【００３５】
図３に戻り，ロウデコーダ１０は，ロウアドレスＲＡｄｄをデコードして，ロウ選択信号ＲＳＥＬを出力する。この例では，ロウ選択信号ＲＳＥＬは２ビットの信号である。また，コラムデコーダ１６は，コラムアドレスＣＡｄｄをデコードして，コラム選択信号ＣＳＥＬを出力する。この例では，コラム選択信号ＣＳＥＬは４ビットの信号である。
【００３６】
第１の書き込みワードライン駆動回路，すなわちロウライトワードラインドライバ１２は，ライトイネーブル信号ＷＥにより活性化され，ロウ選択信号ＲＳＥＬに応じて，ロウワードラインＲ＿ＷＷＬ０，１のいずれかをＨレベルに駆動する。
【００３７】
第２の書き込みワードライン駆動回路，すなわちコラムライトワードラインドライバ１８−０は，ライトイネーブル信号ＷＥにより活性化され，コラム選択信号ＣＳＥＬと書き込みデータＤ０とに応じて，各メモリセルの左側のコラムライトワードラインＣ＿ＷＷＬ０＿０〜３のいずれかをＨレベルに駆動する。同様に，もう一つの第２の書き込みワードライン駆動回路，すなわちコラムライトワードラインドライバ１８−１は，ライトイネーブル信号ＷＥにより活性化され，コラム選択信号ＣＳＥＬと書き込みデータＤ１とに応じて，各メモリセルの右側のコラムライトワードラインＣ＿ＷＷＬ１＿０〜３のいずれかをＨレベルに駆動する。つまり，コラム選択信号ＣＳＥＬにより選択されたコラムのコラムライトワードライン対のうち，相補の書き込みデータＤ０，Ｄ１に応じて，一方のワードラインのみがＨレベルに駆動される。
【００３８】
読み出しワードライン駆動回路，すなわちロウリードワードラインドライバ１４は，リードイネーブル信号ＲＥにより活性化され，ロウ選択信号ＲＳＥＬに基づいて，各メモリセルの下側のロウリードワードラインＲ＿ＲＷＬ０，１のいずれかをＨレベルに駆動する。
【００３９】
そして，センスアンプユニット２０は，コラムリードラインＣ＿ＲＬ０〜３のいずれかをコラム選択信号ＣＳＥＬに応じて選択し，センスイネーブル信号ＳＥに応答して読み出された信号レベルを検出し，読み出しデータＯＵＴを出力する。
【００４０】
図５は，第２の書き込みワードライン駆動回路の回路図である。第２の書き込みワードライン駆動回路，つまりコラムライトワードラインドライバ１８−０，１８−１が示されている。コラムライトワードラインドライバ１８−０は，メモリセルＭＣの左側のコラムライトワードラインＣ＿ＷＷＬ０＿０〜３を駆動する。コラムライトワードラインドライバ１８−０は，たとえば４つのＡＮＤゲート３０〜３３を有し，ライトイネーブル信号ＷＥと，書き込みデータＤ０と，コラム選択信号ＣＳＥＬ０〜３をそれぞれ入力する。各ＡＮＤゲートは，ライトイネーブル信号ＷＥがＨレベルのときに，コラム選択信号ＣＳＥＬ０〜３に基づき，書き込みデータＤ０のＨレベルまたはＬレベルに応じて，コラムライトワードラインＣ＿ＷＷＬ０＿０〜３を駆動する。
【００４１】
同様に，コラムライトワードラインドライバ１８−１は，メモリセルＭＣの右側のコラムライトワードラインＣ＿ＷＷＬ１＿０〜３を駆動する。コラムライトワードラインドライバ１８−１は，たとえば４つのＡＮＤゲート３４〜３７を有し，ライトイネーブル信号ＷＥと，書き込みデータＤ１と，コラム選択信号ＣＳＥＬ０〜３をそれぞれ入力する。各ＡＮＤゲートは，ライトイネーブル信号ＷＥがＨレベルのときに，コラム選択信号ＣＳＥＬ０〜３に基づき，書き込みデータＤ１のＨレベルまたはＬレベルに応じて，コラムライトワードラインＣ＿ＷＷＬ１＿０〜３を駆動する。書き込みデータＤ０，Ｄ１は，互いに逆相のレベルを有し，入力書き込みデータに基づいて図示しない入力回路により生成される。
【００４２】
たとえば，ライトイネーブル信号ＷＥ＝Ｈ，コラム選択信号ＣＳＥＬ０＝Ｈ，書き込みデータＤ０＝Ｈ，Ｄ１＝Ｌの場合に，ＡＮＤゲート３０がコラムライトワードラインＣ＿ＷＷＬ０＿０をＨレベルに駆動する。それ以外のＡＮＤゲート３１〜３７は対応するコラムライトワードラインをＬレベルに駆動する。これに伴い，図３のメモリセルＭＣ００では，書き込み選択トランジスタＮ６が導通し，Ｎ７は非導通になる。
【００４３】
図６は，第１の書き込みワードライン駆動回路と読み出しワードライン駆動回路の回路図である。第１の書き込みワードライン駆動回路，つまりロウライトワードラインドライバ１２は，２つのＡＮＤゲート４０，４１を有し，ライトイネーブル信号ＷＥ＝Ｈのときに，ロウ選択信号ＲＳＥＬ０，１に応じて，ロウライトワードラインＲ＿ＷＷＬ０，１のいずれかをＨレベルに駆動する。
【００４４】
たとえば，ライトイネーブル信号ＷＥ＝Ｈ，ロウ選択信号ＲＳＥＬ０＝Ｈのときに，ＡＮＤゲート４０がロウライトワードラインＲ＿ＷＷＬ０をＨレベルに駆動する。これに伴い，図３のメモリセルＭＣ００では，ロウライトワードラインＲ＿ＷＷＬ０のＨレベルが，導通した書き込み選択トランジスタＮ６またはＮ７を介して，書き込みトランジスタＮ４またはＮ５のゲートＭｘまたはＭｘＢに伝わる。これに応答して，ゲートがＨレベルに駆動された書き込みトランジスタＮ４またはＮ５が導通し，ラッチ回路の記憶ノードＣｘ，ＣｘＢのいずれかをＬレベルに駆動し，ラッチ回路の状態を反転（または同じ書き込みデータであればラッチ状態を維持）する。
【００４５】
上記の書き込み動作では，コラムライトワードラインＣ＿ＷＷＬ０＿０は書き込み選択トランジスタＮ６のゲートを駆動するだけであり，ロウライトワードラインＲ＿ＷＷＬ０は書き込みトランジスタＮ４のゲートを駆動するだけであり，必要な消費電力は小さい。ラッチ回路の反転は，各メモリセル内の書き込みトランジスタＮ４，Ｎ５が行う。よって，従来例（図１）のビット線がメモリセル内のラッチ回路を反転する場合に比較して，書き込みにともなる消費電力は小さい。
【００４６】
図６の読み出しワードライン駆動回路，つまりロウリードワードラインドライバ１４は，２つのＡＮＤゲート４２，４３を有し，リードイネーブル信号ＲＥ＝Ｈのときに，ロウ選択信号ＲＳＥＬ０，１に応じて，ロウリードワードラインＲ＿ＲＷＬ０，１のいずれかをＨレベルに駆動する。
【００４７】
たとえば，リードイネーブル信号ＲＥ＝Ｈ，ロウ選択信号ＲＳＥＬ＝Ｈのときに，ＡＮＤゲート４２がロウリードワードラインＲ＿ＲＷＬ０をＨレベルに駆動する。これに伴い，図３のメモリセルＭＣ００では，ロウリードワードラインＣ＿ＲＷＬ０のＨレベルが，読み出し選択トランジスタＮ８を導通させる。そして，読み出しトランジスタＮ７が，記憶ノードＣｘＢの電位に応じて導通または非導通になり，コラムリードラインＣ＿ＲＬ０をＬレベルに駆動するかまたはプリチャージレベル（Ｈレベル）に維持する。
【００４８】
このように，読み出し動作では，メモリセルＭＣ内のラッチ回路の記憶ノードが直接ビット線やコラムリードラインに接続されないので，読み出し時のノイズにより記憶状態が反転することは抑制される。よって，メモリセルのラッチ回路のスタティックノイズマージンを小さくすることができる。
【００４９】
図７は，センスアンプユニット２０の回路図である。図７によれば，コラムリードラインＣ＿ＲＬ０〜３には，プリチャージ制御信号ＰＲに応答してコラムリードラインＣ＿ＲＬ０〜３をＨレベルにプリチャージするプリチャージ回路５０が設けられている。そして，コラム選択回路５２は，コラム選択信号ＣＳＥＬ０〜３に応じて導通する選択トランジスタを有し，コラムリードラインＣ＿ＲＬ０〜３のうち選択されたコラムのみをセンスアンプ回路５４に接続する。また，センスアンプ回路５４は，センスイネーブル信号ＳＥに応答して，選択されたコラムリードラインの電位を検出し増幅し，読み出し信号ＯＵＴを出力する。
【００５０】
図８は，本実施の形態におけるＳＲＡＭの書き込み動作を示すタイミングチャート図である。この例では，図３のメモリセルＭＣ００に書き込みデータＤ０＝Ｈ，Ｄ１＝Ｌが書き込まれる。ロウ選択信号ＲＳＥＬ０＝Ｈの状態で，ライトイネーブル信号ＷＥがＨレベルになると，それに応答して，第１の書き込みワードライン駆動回路，つまりロウライトワードラインドライバ１２がロウライトワードラインＲ＿ＷＷＬ０をＨレベルに駆動する。また，コラム選択信号ＣＳＥＬ０＝Ｈ，書き込みデータＤ０＝Ｈ，Ｄ１＝Ｌの状態で，ライトイネーブル信号ＷＥがＨレベルになると，それに応答して，第２の書き込みワードライン駆動回路，つまりコラムライトワードラインドライバ１８−０がコラムライトワードラインＣ＿ＷＷＬ０をＨレベルに駆動し，コラムワードラインドライバ１８−１がコラムライトワードラインＣ＿ＷＷＬ１＿０をＬレベルのままにする。
【００５１】
これにより，図４のメモリセルＭＣ００では，ライト選択トランジスタＮ６が導通し，書き込みトランジスタＮ４のゲートＭｘがＨレベルに駆動され，書き込みトランジスタＮ４が記憶ノードＣｘをグランドレベルに駆動する。その結果，記憶ノードＣｘはＬレベルなり，反対側の記憶ノードＣｘＢはＨレベルになる。
【００５２】
図９は，本実施の形態におけるＳＲＡＭの読み出し動作を示すタイミングチャート図である。この例では，メモリセルＭＣ００の記憶データを読み出す。リードイネーブルＲＥがＬレベルの非読み出し状態では，プリチャージ信号ＰＲ＝Ｈにより，プリチャージ回路５０が全てのコラムリードラインＣ＿ＲＬ０〜３をＨレベルにプリチャージしている。
【００５３】
そして，ロウ選択信号ＣＳＥＬ０＝Ｈの状態で，リードイネーブル信号ＲＥがＨレベルになると，それに応答して，プリチャージ信号ＰＲ＝Ｌとなりプリチャージ回路５０が非活性化される。それと共に，コラム選択信号ＣＳＥＬ０＝Ｈにより，コラム選択回路５２が，コラムリードラインＣ＿ＲＬ０をセンスアンプ回路５４に接続する。
【００５４】
さらに，リードワードライン駆動回路１４がロウリードワードラインＲ＿ＲＷＬ０をＨレベルに駆動する。これに応答して，図４のメモリセルＭＣ００では，読み出し選択トランジスタＮ９が導通し，読み出しトランジスタＮ８のドレイン端子がコラムリードラインＣ＿ＲＬ０に接続する。仮に記憶ノードＣｘＢがＨレベルとすると，読み出しトランジスタＮ８が導通し，コラムリードラインＣ＿ＲＬ０をグランドレベル（Ｌレベル）に駆動する。それに伴い，コラムリードラインＣ＿ＲＬ０の電位は徐々に低下する。
【００５５】
そして，リードイネーブル信号ＲＥがＬレベルになると，ロウリードワードラインＲ＿ＲＷＬ０がＬレベルに下がり，リード選択トランジスタＮ９が非導通になる。また，コラム選択信号ＣＳＥＬ０がＬレベルになり，コラムリードラインＣ＿ＲＬ０がセンスアンプ回路５４から切り離される。そして，センスイネーブル信号ＳＥ＝Ｈに応答して，センスアンプ回路５４が活性化し，コラムリードラインＣ＿ＲＬ０のＬレベルを検出し，リードデータＯＵＴを出力する。
【００５６】
［第２の実施の形態］
図１０は，第２の実施の形態におけるスタティックランダムアクセスメモリの構成図である。また，図１１は，第２の実施の形態におけるメモリセルの回路図である。第２の実施の形態では，図３の第１の実施の形態とは逆に，第１の書き込みワードラインがコラム方向に延びて配置されるコラムライトワードラインＣ＿ＷＷＬ０〜３であり，第２の書き込みワードライン対がロウ方向に延びて配置されるロウライトワードラインＲ＿ＷＷＬ０＿０〜１，Ｒ＿ＷＷＬ１＿０〜１である。一方，読み出し側については，第１の実施の形態と同様に，読み出しワードラインであるロウリードワードラインＲ＿ＲＷＬ０，１はロウ方向に延びて配置され，読み出しラインであるコラムリードラインＣ＿ＲＬ０〜３はコラム方向に延びて配置される。
【００５７】
第１の書き込みワードライン駆動回路，すなわちコラムライトワードラインドライバ６０は，図３のロウワードラインドライバ１２に対応し，ライトイネーブル信号ＷＥ＝Ｈに応答して活性化し，コラム選択信号ＣＳＥＬ０〜３に応じて，コラムライトワードラインＣ＿ＷＷＬ０〜３のいずれかをＨレベルに駆動する。
【００５８】
第２の書き込みワードライン駆動回路，すなわちロウライドワードラインドライバ６２−０は，図３のコラムワードラインドライバ１８−０に対応し，ライトイネーブル信号ＷＥ＝Ｈに応答して活性化し，ロウ選択信号ＲＳＥＬ０，１に応じてロウライトワードラインＲ＿ＷＷＬ０＿０〜１のいずれかを書き込みデータＤ０のレベルに駆動する。また，ロウライドワードラインドライバ６２−１は，図３のコラムワードラインドライバ１８−１に対応し，ライトイネーブル信号ＷＥ＝Ｈに応答して活性化し，ロウ選択信号ＲＳＥＬ０，１に応じてロウライトワードラインＲ＿ＷＷＬ１＿０〜１のいずれかを書き込みデータＤ１のレベルに駆動する。
【００５９】
ロウリードワードラインドライバ１４と，センスアンプユニット２０は，図３と同じである。また，ロウリードワードラインとコラムリードラインとは，それぞれコラム方向とロウ方向とに配置されてもよい。
【００６０】
図１１のメモリセルＭＣ００の回路図に示すとおり，書き込み選択トランジスタＮ６，Ｎ７のドレインはコラムライトワードラインＣ＿ＷＷＬ０に接続され，ゲートはロウライトワードラインＲ＿ＷＷＬ０＿０，Ｒ＿ＷＷＬ１＿０にそれぞれ接続される。そして，書き込みデータとロウアドレスとに基づいて選択されるロウライトワードラインＲ＿ＷＷＬ０＿０，Ｒ＿ＷＷＬ１＿０に応じて書き込み選択トランジスタＮ６，Ｎ７の一方が導通し，コラムアドレスに基づいて選択されるコラムライトワードラインＣ＿ＷＷＬ０のレベルが，書き込みトランジスタＮ４，Ｎ５のゲートＭｘ，ＭｘＢに印加される。このゲートＭｘ，ＭｘＢの電位に応じて，書き込みトランジスタＮ４，Ｎ５のいずれかが導通し，記憶ノード対Ｃｘ，ＣｘＢのいずれかをＬレベルに駆動する。
【００６１】
読み出し側の回路Ｎ８，Ｎ９と，ロウリードワードラインＲ＿ＲＷＬ０とコラムリードラインＣ＿ＲＬ０との関係は，図３と同じである。
【００６２】
第２の実施の形態は，書き込み側の第１の書き込みワードラインと第２の書き込みワードライン対の配置が，列方向と行方向になった以外は，第１の実施の形態と同じである。よって，書き込み動作は，第１の実施の形態と同じである。また，読み出し側の回路は，第１の実施の形態と同じであり，その動作も同じである。
【００６３】
第１の実施の形態は，図３に示されるとおり，コラム方向に３本の配線，コラムライトワードライン対とコラムリードライン，が配置され，ロウ方向に２本の配線，ロウライトワードラインとロウリードワードライン，が配置される。よって，メモリセルアレイＭＣＡがコラム方向よりもロウ方向に長いレイアウトの場合に有利である。より高い駆動能力が必要な配線数がコラム方向のほうが多いからである。
【００６４】
一方，第２の実施の形態は，図１０に示されるとおり，コラム方向に２本の配線，コラムライトワードライン対，が配置され，ロウ方向に３本の配線，ロウライトワードライン対とロウリードワードライン，が配置される。よって，メモリセルアレイＭＣＡがロウ方向よりもコラム方向に長いレイアウトの場合に有利である。
【００６５】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６６】
（付記１）
ロウ及びコラム方向に配置された複数のメモリセルを有し，
前記複数のメモリセルは，それぞれ，
１対のインバータの入出力端子を交差接続し１対の記憶ノードに相補レベルを維持するラッチ回路と，
前記１対の記憶ノードと所定の電源電圧との間に設けられた１対の書き込みトランジスタとを有し，
前記１対の書き込みトランジスタのゲート電位がそれぞれ，ロウアドレスとコラムアドレスと書き込みデータとに応じて制御されるスタティックランダムアクセスメモリ。
【００６７】
（付記２）
付記１において，
さらに，前記ロウ及びコラム方向のうち第１の方向に延びる複数の第１の書き込みワードラインと，
前記ロウ及びコラム方向のうち第２の方向に延びる複数の第２の書き込みワードライン対とを有し，
前記１対のアクセストランジスタのゲート電位が，前記第１の書き込みワードラインと前記第２の書き込みワードライン対の電位に応じて制御されるスタティックランダムアクセスメモリ。
【００６８】
（付記３）
付記２において，
前記複数のメモリセルは，それぞれ，前記第１の書き込みワードラインと前記１対の書き込みトランジスタのゲートとの間に設けられ，前記第２の書き込みワードライン対によりゲートがそれぞれ制御される１対の書き込み選択トランジスタを有し，
前記複数の第１の書き込みワードラインは，前記ロウまたはコラムアドレスの一方に基づいて選択され，
前記複数の第２の書き込みワードライン対は，前記ロウまたはコラムアドレスの他方と前記書き込みデータとに基づいて選択されるスタティックランダムアクセスメモリ。
【００６９】
（付記４）
付記３において，
さらに，前記ロウまたはコラムアドレスの一方をデコードする第１のデコーダと，
前記ロウまたはコラムアドレスの他方をデコードする第２のデコーダと，
前記第１のデコーダが出力する複数の第１の選択信号に応じて前記複数の第１の書き込みワードラインのいずれかを駆動する第１の書き込みワードライン駆動回路と，
前記第２のデコーダが出力する複数の第２の選択信号と前記書き込みデータとに応じて前記第２の書き込みワードライン対のいずれかを駆動する第２の書き込みワードライン駆動回路とを有するスタティックランダムアクセスメモリ。
【００７０】
（付記５）
付記４において，
前記第１，第２の書き込みワードライン駆動回路は，ライトイネーブル信号に応答してそれぞれ駆動動作を行うスタティックランダムアクセスメモリ。
【００７１】
（付記６）
付記２において，
さらに，前記第１または第２の方向に延びる複数の読み出しワードラインと，
前記読み出しワードラインと交差し，前記２または第１の方向に延びる読み出しラインとを有し，
前記複数のメモリセルは，それぞれ，前記１対の記憶ノードのいずれか一方の電位で制御されるゲートを有し，前記読み出しラインを駆動する読み出しトランジスタを有するスタティックランダムアクセスメモリ。
【００７２】
（付記７）
付記６において，
さらに，前記ロウまたはコラムアドレスの一方をデコードする第１のデコーダと，
前記ロウまたはコラムアドレスの他方をデコードする第２のデコーダと，
前記第１のデコーダが出力する複数の第１の選択信号に応じて，前記複数の読み出しワードラインのいずれかを駆動する読み出しワードライン駆動回路と，
前記第２のデコーダが出力する複数の第２の選択信号に応じて，前記複数の読み出しラインのいずれかを選択する読み出しライン選択回路とを有するスタティックランダムアクセスメモリ。
【００７３】
（付記８）
付記７において，
前記読み出しワードライン駆動回路は，リードイネーブル信号に応答して駆動動作を行うスタティックランダムアクセスメモリ。
【００７４】
（付記９）
付記７において，
前記複数の読み出しラインをそれぞれプリチャージするプリチャージ回路を有するスタティックランダムアクセスメモリ。
【００７５】
（付記１０）
付記７において，
前記読み出しライン選択回路により選択された前記読み出しラインの電位を増幅するセンスアンプ回路を有するスタティックランダムアクセスメモリ。
【００７６】
（付記１１）
付記１において，
書き込み動作で，選択されたメモリセル内の前記１対の書き込みトランジスタの一方が導通し，前記ラッチ回路に前記書き込みデータを書き込むスタティックランダムアクセスメモリ。
【００７７】
（付記１２）
ロウ及びコラム方向に配置された複数のメモリセルと，
前記ロウ及びコラム方向のうち第１の方向に延びる複数の第１の書き込みワードラインと，
前記ロウ及びコラム方向のうち第２の方向に延びる複数の第２の書き込みワードライン対とを有し，
前記複数のメモリセルは，それぞれ，
１対のインバータの入出力端子を交差接続し１対の記憶ノードに相補レベルを維持するラッチ回路と，
前記１対の記憶ノードと所定の電源電圧との間に設けられた１対の書き込みトランジスタと，
前記第１の書き込みワードラインと前記１対の書き込みトランジスタのゲートとの間に設けられ，前記第２の書き込みワードライン対によりゲートがそれぞれ制御される１対の書き込み選択トランジスタとを有し，
前記１対の書き込みトランジスタのゲート電位がそれぞれ，前記第１の書き込みワードラインと前記第２の書き込みワードライン対の電位に応じて制御されるスタティックランダムアクセスメモリ。
【００７８】
（付記１３）
付記１２において，
前記複数の第１の書き込みワードラインは，前記ロウまたはコラムアドレスのうち第１のアドレスに基づいて選択され，
前記複数の第２の書き込みワードライン対は，前記ロウまたはコラムアドレスのうち第２のアドレスと前記書き込みデータとに基づいて選択されるスタティックランダムアクセスメモリ。
【００７９】
（付記１４）
付記１２において，
さらに，前記第１または第２の方向に延びる複数の読み出しワードラインと，
前記読み出しワードラインと交差し，前記２または第１の方向に延びる読み出しラインとを有し，
前記複数のメモリセルは，それぞれ，前記１対の記憶ノードのいずれか一方の電位でゲートが制御され，前記読み出しラインを駆動する読み出しトランジスタを有するスタティックランダムアクセスメモリ。
【００８０】
（付記１５）
付記１２において，
前記第１の方向がロウ方向の場合は，前記複数のメモリセルが配置されたメモリセルアレイは，前記コラム方向よりもロウ方向が長いことを特徴とするスタティックランダムアクセスメモリ。
【００８１】
（付記１６）
付記１２において，
前記第１の方向がコラム方向の場合は，前記複数のメモリセルが配置されたメモリセルアレイは，前記ロウ方向よりもコラム方向が長いことを特徴とするスタティックランダムアクセスメモリ。
【図面の簡単な説明】
【００８２】
【図１】従来のＳＲＡＭのメモリセルを示す図である。
【図２】本実施の形態におけるスタティックランダムアクセスメモリのメモリセルの回路図である。
【図３】第１の実施の形態におけるスタティックランダムアクセスメモリの構成図である。
【図４】第１の実施の形態におけるメモリセルの回路図である。
【図５】第２の書き込みワードライン駆動回路の回路図である。
【図６】第１の書き込みワードライン駆動回路と読み出しワードライン駆動回路の回路図である。
【図７】センスアンプユニット２０の回路図である。
【図８】本実施の形態におけるＳＲＡＭの書き込み動作を示すタイミングチャート図である。
【図９】本実施の形態におけるＳＲＡＭの読み出し動作を示すタイミングチャート図である。
【図１０】第２の実施の形態におけるスタティックランダムアクセスメモリの構成図である。
【図１１】第２の実施の形態におけるメモリセルの回路図である。
【図１２】本実施の形態におけるスタティックランダムアクセスメモリのメモリセルの回路図である。
【符号の説明】
【００８３】
ＭＣ：メモリセル              Ｐ０，Ｎ２：インバータ
Ｐ１，Ｎ３：インバータ        Ｐ０，Ｐ１，Ｎ２，Ｎ３：ラッチ回路
Ｃｘ，ＣｘＢ：記憶ノード対    Ｎ４，Ｎ５：書き込みトランジスタ対
Ｎ８：読み出しトランジスタ    Ｎ９：読み出し選択トランジスタ
Ｒ＿ＷＷＬ：第１の書き込みワードライン
Ｃ＿ＷＷＬ０，１：第２の書き込みワードライン対
Ｒ＿ＲＷＬ：読み出しワードライン
Ｃ＿ＲＬ：読み出しライン
【図１】
0005282430.tif 000002
【図２】
0005282430.tif 000003
【図３】
0005282430.tif 000004
【図４】
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【図５】
0005282430.tif 000006
【図６】
0005282430.tif 000007
【図７】
0005282430.tif 000008
【図８】
0005282430.tif 000009
【図９】
0005282430.tif 000010
【図１０】
0005282430.tif 000011
【図１１】
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【図１２】
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