(57)【特許請求の範囲】
【請求項１】
半導体基板の表面上に設けられたゲート絶縁膜およびゲート電極の側面を覆って下端部が前記半導体基板の表面に沿って延びる第１のゲート側壁を設けるとともに、この第１のゲート側壁の表面を覆って前記第１のゲート側壁とは異なる材質からなる第２のゲート側壁を設け、
前記半導体基板の表層部のうち少なくとも前記ゲート絶縁膜、前記ゲート電極、前記第１のゲート側壁、および前記第２のゲート側壁から露出している部分を掘り下げて凹部を形成するとともに、前記第２のゲート側壁を除去し、
上部が前記半導体基板の表面よりも高い位置に達するまで前記凹部内にＳｉＧｅ膜を埋め込み、
少なくとも前記第１のゲート側壁の前記半導体基板の表面に沿って延びる部分を除去して、前記ゲート絶縁膜および前記ゲート電極の側面を覆うとともに前記ゲート絶縁膜および前記ゲート電極と前記ＳｉＧｅ膜との間の前記半導体基板の表面を部分的に露出する下層ゲート側壁を形成し、
前記下層ゲート側壁、前記ゲート絶縁膜、および前記ゲート電極をマスクとして前記半導体基板の表層部に拡散層を形成し、
前記ＳｉＧｅ膜の前記ゲート電極と対向する側の側面の中間部から前記半導体基板の表面と接する部分にかけての表面、前記下層ゲート側壁の表面、ならびに前記拡散層の表面を覆って上層ゲート側壁を設け、
前記ゲート電極の上部および前記ＳｉＧｅ膜の前記半導体基板から露出された領域の表層部にシリサイド層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ＳｉＧｅ膜の前記ゲート電極と対向する側の側面の下端部は、前記半導体基板の表面に沿って延びる前記第１のゲート側壁の下端部に規定されて、前記第１のゲート側壁の厚さと同等の高さに達するまで前記半導体基板の表面に対して垂直な方向に沿った平面形状に形成されるとともに、
前記ＳｉＧｅ膜の前記ゲート電極と対向する側の側面の下端部から上側の部分は、前記半導体基板の表面から離れるに連れて前記ゲート電極から遠ざかるように傾斜した平面形状に形成される、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＳｉＧｅ膜の表層部に形成される前記シリサイド層のうち前記ＳｉＧｅ膜の前記ゲート電極と対向する側の側部に形成される部分の表面は、前記ゲート電極の下方のチャネル領域よりも高い位置に形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、半導体装置およびその製造方法に係り、特に性能や信頼性の向上が図られたＭＩＳＦＥＴを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴの一種であるｐＭＯＳＦＥＴのチャネルにおけるキャリア（電子）の移動度を向上させる技術が注目されている。そのような技術の一例として、例えば後記の特許文献１に記載されている技術がある。この特許文献１に記載されている技術では、先ず、ｐＭＯＳＦＥＴのソース・ドレイン部をリセスする。続けて、そのリセス領域に選択エピタキシャル成長技術を用いてＳｉＧｅ膜を埋め込む。これにより、ＳｉＧｅ膜からのストレスをリセス領域に印加してｐＭＯＳＦＥＴのチャネル部のＳｉを歪ませる。これにより、ｐＭＯＳＦＥＴのチャネルにおけるキャリア（電荷）の移動度の向上を図る。このような技術は、例えばｅＳｉＧｅ技術と称される。しかし、このようなストレス印加方法を用いるｅＳｉＧｅ技術では、以下に述べるように、大別して４つの問題がＭＯＳＦＥＴ製造工程において生じ易い。
【０００３】
（１）ＳｉＧｅ膜の成膜に関する問題
良質なＳｉＧｅ膜を成膜するためには、その前処理工程において、リセス領域の表面に付着した酸素や炭素を十分に除去する必要がある。このためには、リセス領域の表面に対するフッ酸処理を十分なエッチング量で行うことが望ましい。ところが、ゲート側壁は一般的にＳｉＯ2 で形成されているため、フッ酸処理のエッチング量には自ずと上限がある。また、ゲート側壁をＬＰ−ＣＶＤ法によるＳｉＯ2 膜で形成した場合、その多くは酸化処理で形成されたＳｉＯ2 膜に比べてエッチング・レートが数倍高い傾向にある。そして、例えば熱酸化膜の５倍のエッチング・レートを有するＣＶＤ−ＳｉＯ2 膜を用いてゲート側壁を形成したとする。この場合、ゲート側壁の厚さを約２０ｎｍとすると、膜厚が僅か約４ｎｍのＳｉＧｅ膜の成膜前処理を行っただけでゲート側壁が消失することとなる。ひいては、ゲート電極側面上にもＳｉＧｅ膜が成膜されてしまう。このように、ＳｉＧｅ膜の前処理を適正に行うことは困難である。
【０００４】
（２）オフセット側壁の埋め込みに関する問題
前述した（１）の問題を解消するためには、例えばゲート側壁をＳｉＮ膜で形成すればよい。ところが、ゲート側壁をＳｉＮ膜で形成した場合には、ゲート側壁と対向する側のＳｉＧｅ膜の表面には、シリコン基板の表面から離れるに連れてゲート側壁から遠ざかるように傾斜するテーパー形状を有するいわゆるファセット面が形成され難い。ゲート側壁をＳｉＮ膜で形成した場合には、通常のエピタキシャル成長法により形成される形状と同様に、ＳｉＧｅ膜はゲート側壁の表面を覆うようにシリコン基板の表面から盛り上がる形状に形成され易い。すなわち、ゲート側壁をＳｉＮ膜で形成した場合には、ＳｉＧｅ膜のゲート側壁と対向する側の表面は、シリコン基板の表面から離れるに連れてゲート側壁に近づくように傾斜する逆テーパー形状に形成される。そして、このようなファセット面のないＳｉＧｅ膜は、その成膜工程の後工程であるオフセット側壁の形成工程において、オフセット側壁がゲート電極の側壁部のみならず、ＳｉＧｅ膜のゲート電極と対向する側の側壁上にも形成されてしまう。
【０００５】
例えば、ゲート電極のＳｉＧｅ膜と対向する側の側面からＳｉＧｅ膜とエクステンション拡散層との接合部までの距離Ｌと、オフセット側壁の厚さＯＳW との間に、Ｌ＜２ＯＳW という関係がある場合には、ゲート電極とＳｉＧｅ膜との間に露出しているシリコン基板表面のエクステンション拡散層形成予定領域は、オフセット側壁の形成工程においてオフセット側壁材で埋め込まれてしまう。また、たとえＬとＯＳW との関係がＬ＞２ＯＳW であったとしても、前述したようにＳｉＧｅ膜のゲート電極と対向する側の側壁上にもオフセット側壁が形成されてしまう。このため、エクステンション拡散層を形成する領域が著しく減少する。この結果、ＭＯＳＦＥＴの寄生抵抗を増大させて性能を低下させる問題が発生し易い。
【０００６】
（３）ゲートエッジにおけるゲート酸化膜の信頼性低下に関する問題
ゲート側壁を除去する工程においては、ゲート酸化膜のエッジ部分が露出してエッチングされてしまう。このため、ゲート酸化膜のエッジ部分の信頼性、ひいてはＭＯＳＦＥＴの信頼性が劣化する問題が発生し易い。
【０００７】
（４）チャネル付近へのシリサイドの侵入に関する問題
前述した一般的なｅＳｉＧｅ技術では、ＳｉＧｅ膜がその後工程で形成されるゲート側壁の下側に入り込む形状となる。このような形状からなるＳｉＧｅ膜上にＮｉＳｉ膜を形成すると、ＮｉＳｉ膜がゲート側壁下のエクステンション拡散層領域の内部にまで形成されてしまうおそれがある。これにより、ＭＯＳＦＥＴの信頼性を低下させたり、エクステンション拡散層領域に接合リークが発生したりする問題が発生し易い。
【特許文献１】特開２００６−１８６２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本願発明では、性能や信頼性の向上が図られたＭＩＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、本願発明の一態様に係る半導体装置は、半導体基板の表面上にゲート絶縁膜を介して設けられているとともに上部にシリサイド層が形成されたゲート電極と、前記シリサイド層を含む前記ゲート電極の側面および前記ゲート絶縁膜の側面を覆って設けられた下層ゲート側壁と、この下層ゲート側壁、前記ゲート電極、および前記ゲート絶縁膜を間に挟むとともに前記下層ゲート側壁から離間されて前記半導体基板の表層部に埋め込まれており、かつ、上部が前記半導体基板の表面よりも高い位置に達して形成されているとともに前記半導体基板から露出された領域の表層部に前記シリサイド層が形成されたＳｉＧｅ膜と、このＳｉＧｅ膜の前記ゲート電極と対向する側の側面の中間部から前記半導体基板の表面と接する部分にかけての表面、前記下層ゲート側壁の表面、ならびに前記下層ゲート側壁および前記ゲート絶縁膜から露出された前記半導体基板の表面を覆って設けられた上層ゲート側壁と、を具備してなり、前記ＳｉＧｅ膜の前記ゲート電極と対向する側の側面は、その下端部が前記半導体基板の表面に対して垂直な方向に沿った平面形状に形成されているとともに、前記下端部から上側の部分が前記半導体基板の表面から離れるに連れて前記ゲート電極から遠ざかるように傾斜した平面形状に形成されており、かつ、少なくとも前記ＳｉＧｅ膜の前記ゲート電極と対向する側の側部に形成された前記シリサイド層の表面は前記ゲート電極の下方のチャネル領域よりも高い位置に形成されていることを特徴とするものである。
【００１０】
また、前記課題を解決するために、本願発明の他の態様に係る半導体装置の製造方法は、半導体基板の表面上に設けられたゲート絶縁膜およびゲート電極の側面を覆って下端部が前記半導体基板の表面に沿って延びる第１のゲート側壁を設けるとともに、この第１のゲート側壁の表面を覆って前記第１のゲート側壁とは異なる材質からなる第２のゲート側壁を設け、前記半導体基板の表層部のうち少なくとも前記ゲート絶縁膜、前記ゲート電極、前記第１のゲート側壁、および前記第２のゲート側壁から露出している部分を掘り下げて凹部を形成するとともに、前記第２のゲート側壁を除去し、上部が前記半導体基板の表面よりも高い位置に達するまで前記凹部内にＳｉＧｅ膜を埋め込み、少なくとも前記第１のゲート側壁の前記半導体基板の表面に沿って延びる部分を除去して、前記ゲート絶縁膜および前記ゲート電極の側面を覆うとともに前記ゲート絶縁膜および前記ゲート電極と前記ＳｉＧｅ膜との間の前記半導体基板の表面を部分的に露出する下層ゲート側壁を形成し、前記下層ゲート側壁、前記ゲート絶縁膜、および前記ゲート電極をマスクとして前記半導体基板の表層部に拡散層を形成し、前記ＳｉＧｅ膜の前記ゲート電極と対向する側の側面の中間部から前記半導体基板の表面と接する部分にかけての表面、前記下層ゲート側壁の表面、ならびに前記拡散層の表面を覆って上層ゲート側壁を設け、前記ゲート電極の上部および前記ＳｉＧｅ膜の前記半導体基板から露出された領域の表層部にシリサイド層を形成する、ことを特徴とするものである。
【発明の効果】
【００１１】
本願発明によれば、性能や信頼性の向上が図られたＭＩＳＦＥＴを備える半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本願発明に係る各実施形態を図面を参照しつつ説明する。
【００１３】
（第１の実施の形態）
先ず、本願発明に係る第１実施形態について図１〜図５を参照しつつ説明する。本実施形態は、微細化が要求されるとともに性能や信頼性の向上が図られたＭＩＳＦＥＴを備える半導体装置およびその製造方法に関する。
【００１４】
具体的には、本実施形態では、前述した背景技術に係るｅＳｉＧｅ技術と同様に、ｐＭＯＳＦＥＴのソース・ドレイン部にＳｉＧｅ膜を埋め込むことによるストレス印加で、キャリアの移動度の向上を図る。また、背景技術に係るｅＳｉＧｅ技術と同様に、少なくともエクステンション拡散層を形成する前に、ソース・ドレイン拡散領域となるリセス部内にＳｉＧｅ膜を選択エピタキシャル成長法によって埋め込む。ただし、本実施形態では、背景技術に係るｅＳｉＧｅ技術と異なり、ゲート側壁を下層ＳｉＮ膜および上層ＳｉＯ2 膜の２層構造に形成した後、ソース・ドレイン拡散領域となるリセス部を形成する。そして、希フッ酸などを用いてリセス部の表面に十分な清浄化処理を施した後、ＳｉＧｅ膜を成膜する。
【００１５】
このような工程を経ることにより、本実施形態では、後述するように、前述した背景技術に係るｅＳｉＧｅ技術に起因する４つの問題をまとめて克服することができる。すなわち、背景技術に係るｅＳｉＧｅ技術では得ることの出来ない、本実施形態特有の４つの効果を得ることが可能になる。以下、具体的かつ詳細に説明する。
【００１６】
先ず、図１に示すように、半導体基板としてのシリコン基板１の表層部に、ＳｉＯ2 膜等の絶縁膜２を埋め込んで、ＳＴＩ（Shallow Trench Isolation）構造からなる素子分離領域を形成する。続けて、シリコン基板１の表面上に、例えば膜厚が約１ｎｍのＳｉＯＮ膜を用いてゲート絶縁膜３を形成する。続けて、ゲート絶縁膜３の上に、例えばポリシリコン（poly−Ｓｉ）を用いてゲート電極４を形成する。続けて、後述するＳｉＧｅ膜１０の成膜工程において、ゲート電極４の上面にＳｉＧｅ膜１０が成膜されないようにするために、ゲート電極４の上に例えばＳｉＮ膜を用いてハードマスク５を形成する。
【００１７】
次に、図２（ａ），（ｂ）に示すように、ゲート側壁８を形成する。具体的には、先ず、ゲート絶縁膜３、ゲート電極４、ハードマスク５、およびゲート絶縁膜３に隣接するシリコン基板１の表面を覆って、断面視がＬ字形状または逆Ｌ字形状（反転Ｌ字形状）からなる第１のゲート側壁６を形成する。ここでは、膜厚が約５ｎｍのＳｉＮ膜を用いて第１のゲート側壁６を形成する。続けて、この第１のゲート側壁６の表面を覆って、第２のゲート側壁７を形成する。ここでは、最も厚い部分の膜厚が約１５ｎｍのＳｉＯ2 膜を用いて第２のゲート側壁７を形成する。これにより、ゲート絶縁膜３、ゲート電極４、およびハードマスク５の側面を覆って、ＳｉＮ膜６およびＳｉＯ2 膜７の積層構造からなる２層構造のゲート側壁８が形成される。
【００１８】
続けて、ゲート側壁８およびハードマスク５をマスクとして、シリコン基板１の表層部のうち後述するｐＭＯＳＦＥＴ１７のソース・ドレイン層１５が形成される領域のＳｉ層をドライエッチングして凹部（リセス領域）９を形成する。この際、図２（ａ）に示すように、異方性の強いドライエッチング技術を用いることにより、主にゲート側壁８およびハードマスク５から露出されているＳｉ層を縦方向にエッチングすればよい。この場合、リセス領域９ａは、表面が略平面で構成される箱形状に形成される。あるいは、図２（ｂ）に示すように、異方性の弱いドライエッチング技術を用いて、Ｓｉ層を縦方向のみならず横方向にもエッチングしても構わない。この場合、図２（ａ）に示すリセス領域９ａと異なり、ゲート側壁８の下側のＳｉ層も部分的にエッチングされる。この結果、リセス領域９ｂは、表面が曲面で構成されるボウル形状に形成される。
【００１９】
ただし、ゲート側壁８の下側のＳｉ層のエッチング量には、次に述べるように、所定の許容範囲がある。具体的には、先ず、図２（ａ），（ｂ）中Ｐで示す範囲が、後にリセス領域９ａ，９ｂに成膜されるＳｉＧｅ膜とｐＭＯＳＦＥＴのチャネル領域との距離（間隔）となる。そして、このＰで示す範囲が小さく（短く）なるに連れて、ＳｉＧｅ膜からチャネルに印加される応力が増加して、チャネル抵抗をより低減することが可能となる。しかし、その一方で、Ｐで示す範囲が小さくなり過ぎると、例えばボロン（Ｂ）等のＳｉＧｅ膜に注入されている不純物がＳｉＧｅ膜中から外部に拡散することによって、短チャネル特性が劣化する懸念がある。このようなトレード・オフの現象をバランス良く成立させることができるＰの範囲を本願発明者らが調べた結果、Ｐの範囲は約５〜３０ｎｍに設定することが好ましいことが分かった。
【００２０】
また、リセス領域９ａ，９ｂの深さについては特に制限はないが、リセス領域９ａ，９ｂが深くなるに連れてチャネルへの印加応力がより大きくなる傾向にある。ところが、その一方で、リセス領域９ａ，９ｂが深くなり過ぎると、ＳｉＧｅ膜中の結晶欠陥が増加する傾向がある。このため、リセス領域９ａ，９ｂの深さについても、最適化が必要となる。本願発明者らが調べた結果、リセス領域９ａ，９ｂの深さは約２０〜２００ｎｍに設定することが好ましいことが分かった。
【００２１】
次に、図３に示すように、リセス領域９ａが形成されたシリコン基板１に対して、ＳｉＧｅ膜１０を成膜するための前処理を行う。後述するように、本実施形態では、Ｇｅ濃度が約２０％のＳｉＧｅ膜１０を、選択エピタキシャル成長技術を用いてリセス領域９ａに成膜する。そのためには、ＳｉＧｅ膜１０を成膜するのに先立って、例えば希釈フッ酸などを用いて、リセス領域９ａの表面に形成された図示しない自然酸化膜等を十分に除去する必要がある。あるいは、ＳｉＧｅ膜１０を成膜するのに先立って、リセス領域９ａの表面に付着している酸素や炭素などの不純物を極力除去することが重要である。さらには、ＳｉＧｅ膜１０を成膜するための図示しないチャンバー内にＳｉＧｅ膜１０の成膜ガスを流すのに先立って、成膜チャンバー内を少なくとも水素を含むガス雰囲気で満たしつつ８００℃前後の温度でアニール処理を施しておくことが好ましい。
【００２２】
前述したように、背景技術に係るｅＳｉＧｅ技術では、ゲート側壁が単層のＳｉＯ2 膜で形成されていたため、この前処理によってゲート側壁が消失するという問題があった。これに対して、本実施形態では、前述したようにゲート側壁８をＳｉＮ膜からなる第１のゲート側壁６およびＳｉＯ2 膜からなる第２のゲート側壁７の積層構造に形成する。このため、図３に示すように、たとえ第２のゲート側壁７であるＳｉＯ2 膜が消失するまで前処理を行っても、第１のゲート側壁６であるＳｉＮ膜はシリコン基板１上に残ったままである。このため、この前処理によって第２のゲート側壁７であるＳｉＯ2 膜が消失しても、ゲート絶縁膜３やゲート電極４の側面が露出するおそれはない。したがって、本実施形態では、背景技術に係るｅＳｉＧｅ技術と異なり、リセス領域９ａの表面上から自然酸化膜等の不純物が略完全になくなるまで十分な前処理を行うことが可能である。本実施形態では、上下２層の積層構造からなるゲート側壁８のうち第２のゲート側壁７であるＳｉＯ2 膜が消失するまで、例えば希釈フッ酸を用いて前処理を行う。
【００２３】
次に、図４（ａ），（ｂ）に示すように、ＳｉＧｅ膜１０をリセス領域９ａに成膜する。具体的には、Ｇｅ濃度が約２０％のＳｉＧｅ膜１０を、選択エピタキシャル成長技術を用いてリセス領域９ａに埋め込む。この際、ＳｉＧｅ膜１０の成膜ガスとしては、ＳｉＨ4 またはＳｉＨ2Ｃｌ2 、ＧｅＨ4 、およびＨＣｌの混合ガスが一般的に用いられる。なお、図４（ｂ）は、図４（ａ）のゲートエッジ部を拡大して示す断面図である。
【００２４】
前述したように、背景技術に係るｅＳｉＧｅ技術では、ゲート側壁が単層のＳｉＯ2 膜で形成されている。このため、ＳｉＧｅ膜をシリコン基板の表面であるチャネル面以上の高さまで成膜すると、ＳｉＧｅ膜の表面のうちゲート側壁に対向する側の側面には、シリコン基板の表面の直ぐ上の部分から、シリコン基板の表面から離れるに連れてゲート電極（ゲート側壁）から遠ざかるように傾斜するテーパー形状を有するファセット面が形成される。このファセット面は、例えば（１ １ １）面や（３ １ １）面などで構成される。
【００２５】
これに対して、本実施形態では、前述したように、ＳｉＧｅ膜１０の選択エピタキシャル成長を行う際には、シリコン基板１の表面上にはＬ字形状または逆Ｌ字形状のＳｉＮ膜からなる第１のゲート側壁６しか残っていない。この状態でＳｉＧｅ膜１０の選択エピタキシャル成長を行うと、図４（ｂ）に示すように、ＳｉＧｅ膜１０がシリコン基板１の表面（チャネル面）以上の高さに達しても、第１のゲート側壁６であるＳｉＮ膜の膜厚に相当する高さに達するまでは、ＳｉＧｅ膜１０の第１のゲート側壁６（ゲート電極４）に対向する側の側面にはファセット面１１は発生しない。ＳｉＧｅ膜１０は、ＳｉＮ膜６の膜厚に相当する高さに達するまでは、シリコン基板１の表面に対して垂直な方向に沿って成長する。すなわち、ＳｉＧｅ膜１０の第１のゲート側壁６に対向する側の側面の下端部は、ファセットレス形状となっている。そして、ＳｉＧｅ膜１０がＳｉＮ膜６の膜厚よりも高くなると、ＳｉＧｅ膜１０は、その第１のゲート側壁６に対向する側の側面に（１ １ １）面や（３ １ １）面などで構成されたファセット面１１を形成しつつさらにエピタキシャル成長する。すなわち、ＳｉＧｅ膜１０では、シリコン基板１の表面付近にはファセットレス部２２が形成されているとともに、このファセットレス部２２の直ぐ上にはファセットレス部２２に連続してファセット面１１が形成されている。
【００２６】
なお、ＳｉＧｅ膜１０には、所定の不純物を所定量含有させても構わない。例えば、ＳｉＧｅ膜１０を所定の大きさになるまでエピタキシャル成長させた後、イオン注入法によりＳｉＧｅ膜１０の内部にボロン（Ｂ）を約１Ｅ１８〜１Ｅ２０％ｃｍ-3 ドーピングしても構わない。あるいは、ＳｉＧｅ膜１０をエピタキシャル成長させつつ、その内部にボロンを導入しても構わない。この場合、前述したＳｉＧｅ膜１０の混合ガスに、さらにＢ2Ｈ6 ガスを追加するのが一般的である。ＳｉＧｅ膜１０の内部にボロンを含有させることで、ソース・ドレイン部の寄生抵抗の低減やｐ−ｎ接合リークの低減を図ることができる。しかし、その反面、ＳｉＧｅ膜１０の内部にボロンを注入し過ぎると、前述したように、ボロンがＳｉＧｅ膜１０の膜中から外部に拡散することによる短チャネル特性の劣化が懸念される。このため、ＳｉＧｅ膜１０内の不純物の濃度についても、好ましい値が設定される。本願発明者らが調べた結果、ＳｉＧｅ膜１０内の不純物の濃度は、約０〜２Ｅ２０％ｃｍ-3 に設定することが好ましいことが分かった。
【００２７】
また、前述したように、本実施形態では、ＳｉＧｅ膜１０をその膜厚がｐＭＯＳＦＥＴのチャネル面よりも高い位置に達するまで成膜する。これにより、ＳｉＧｅ膜１０からチャネル領域にたいして、十分なチャネル応力を安定して印加することができる。
【００２８】
次に、図５には、前述した各工程を実際の半導体装置の製造工程に適用して形成した構造物のＳＴＥＭ像を示す。このＳＴＥＭ像によれば、図５に示す構造物の構造は、素子分離領域２およびゲート絶縁膜３を除いて、図４（ａ）に示す構造物の構造と略同じであることが確認できる。
【００２９】
次に、図６（ａ）に示すように、ＳｉＮ膜からなるハードマスク５および第１のゲート側壁６を、例えば熱燐酸を用いてエッチングして除去する。背景技術に係るｅＳｉＧｅ技術では、前述したようにゲート側壁が単層のＳｉＯ2 膜で形成されていた。このため、ゲート側壁を除去する際に、併せてＳｉＯ2 膜からなるゲート酸化膜のエッジ部分が露出してエッチングされてしまうという問題があった。これに対して、本実施形態では、第１のゲート側壁６をＳｉＮ膜で形成している。このため、第１のゲート側壁６が除去されてＳｉＯ2 膜からなるゲート酸化膜３のエッジ部分が露出しても、ゲート酸化膜３のエッジ部分がエッチングされるおそれは殆どない。
【００３０】
次に、図６（ｂ）に示すように、ゲート酸化膜３およびゲート電極４の側面を覆ってオフセット側壁１２を形成する。ここでは、厚さが約５〜１０ｎｍのＳｉＯ2 膜を用いてオフセット側壁１２を形成する。続けて、このオフセット側壁１２、ゲート酸化膜３、およびゲート電極４をマスクとして通常のイオン注入法および加熱処理を行う。これにより、ソース・ドレイン領域の一部となるエクステンション拡散層１３をシリコン基板１の表層部に形成する。このエクステンション拡散層１３を形成するためのオフセット側壁１２も、実質的にはゲート側壁の一種である。本実施形態では、オフセット側壁１２が最終的な下層ゲート側壁としてシリコン基板１上に残る。
【００３１】
前述したように、背景技術に係るｅＳｉＧｅ技術では、ＳｉＧｅ膜の成膜工程の前処理においてＳｉＯ2 膜からなるゲート側壁が消失するのを防ぐためにＳｉＮ膜を用いてゲート側壁を形成すると、ゲート側壁と対向する側の表面がシリコン基板の表面から離れるに連れてゲート電極（ゲート側壁）に近づくように傾斜する逆テーパー形状に形成されたＳｉＧｅ膜が形成され易い。そして、このようなファセット面のないＳｉＧｅ膜が形成されると、ＳｉＧｅ膜の成膜工程の後工程においてＳｉＧｅ膜の表層部にもＳｉＯ2 膜からなるオフセット側壁が形成されてしまうという問題があった。また、ＳｉＧｅ膜とゲート電極との間隔Ｌとオフセット側壁の厚さＯＳW との関係が適正でない場合には、エクステンション拡散層形成予定領域が著しく狭くなったり、あるいはエクステンション拡散層形成予定領域がオフセット側壁材で埋め込まれてしまったりするという問題があった。
【００３２】
これに対して、本実施形態では、前述したように、ゲート側壁８の下層部をＳｉＮ膜６を用いて形成したとしても、ゲート電極４（第１のゲート側壁６）と対向する側の表面がシリコン基板１の表面から離れるに連れてゲート電極４（第１のゲート側壁６）から遠ざかるように傾斜するテーパー形状に形成されたＳｉＧｅ膜１０を形成することができる。すなわち、第１のゲート側壁６と対向する側の側面にファセット面１１が形成された埋め込みＳｉＧｅ膜１０を形成することができる。したがって、本実施形態では、図６（ｂ）に示すように、埋め込みＳｉＧｅ膜１０の成膜工程の後工程においてＳｉＯ2 膜からなるオフセットゲート側壁１２を形成しても、埋め込みＳｉＧｅ膜１０の表層部にＳｉＯ2 膜が形成されてしまうおそれは殆どない。また、エクステンション拡散層形成予定領域が著しく狭くなったり、あるいはエクステンション拡散層形成予定領域がＳｉＯ2 膜１２で埋め込まれてしまったりするおそれも殆どない。
【００３３】
次に、図７（ａ）に示すように、オフセット側壁１２およびエクステンション拡散層１３の表面を覆って第３のゲート側壁１４を形成する。この際、埋め込みＳｉＧｅ膜１０のオフセット側壁１２に対向する側面のうち、シリコン基板１の表面の直ぐ上のファセットレス部２２の表面およびファセット面１１の中間部から下側の表面も、第３のゲート側壁１４により覆われる。また、ここでは、第３のゲート側壁１４を、例えばＳｉＮ膜を用いて形成する。本実施形態では、第３のゲート側壁１４が最終的な上層ゲート側壁としてシリコン基板１上に残る。すなわち、本実施形態では、ＳｉＯ2 膜からなる下層ゲート側壁としてのオフセットゲート側壁１２およびＳｉＮ膜からなる上層ゲート側壁としての第３のゲート側壁１４が、最終的な２層構造のゲート側壁としてシリコン基板１上に残る。
【００３４】
続けて、通常のイオン注入法および加熱処理を行うことにより、埋め込みＳｉＧｅ膜１０の内部にボロン等の不純物を導入するとともに拡散および活性化させる。これにより、エクステンション拡散層１３および埋め込みＳｉＧｅ膜１０からなるソース・ドレイン拡散層１５を、シリコン基板１の表層部に形成する。また、ゲート絶縁膜３、ゲート電極４、および第１のゲート側壁６を間に挟んでシリコン基板１の表層部に形成された２つのエクステンション拡散層１３に挟まれた部分が、チャネル領域２３となる。なお、埋め込みＳｉＧｅ膜１０内に予めボロン等の不純物が含有されている場合には、必ずしもイオン注入は必要とはならないこともある。ただし、ｐＭＯＳＦＥＴの寄生抵抗を低減させるために、このソース・ドレイン拡散層１５を形成する際のイオン注入工程を追加のイオン注入工程として利用して、埋め込みＳｉＧｅ膜１０内の不純物濃度がより適正な値になるように調整しても構わない。
【００３５】
次に、図７（ｂ）に示すように、通常のサリサイド技術を用いて、ゲート電極４の表層部、およびソース・ドレイン拡散層１５を形成する埋め込みＳｉＧｅ膜１０の表層部に、シリサイド層１６を形成する。ここでは、シリサイド層１６として、例えばＮｉＳｉ層を形成する。
【００３６】
前述したように、背景技術に係るｅＳｉＧｅ技術においては、ゲート側壁の下方に位置するエクステンション拡散層の内部にまでＮｉＳｉ層が形成されてしまうという問題があった。これに対して、本実施形態では、先に参照した図４（ａ），（ｂ）に示すように、シリコン基板１の表面（チャネル領域２３の表面）よりも上に位置する埋め込みＳｉＧｅ膜１０の第１のゲート側壁６に対向する側の側部の下端部に、埋め込みＳｉＧｅ膜１０がシリコン基板１の表面に対して垂直に成膜されるファセットレス領域２２がある。このファセットレス領域２２のシリコン基板１の表面からの高さは、ＳｉＮ膜からなる第１のゲート側壁６の膜厚と略同じ大きさに相当する。そして、そのファセットレス領域２２が、ＮｉＳｉ層１６がシリコン基板（Ｓｉ層）１の中に侵入する（食い込む）のを防ぐストッパー部として機能する。それとともに、エクステンション拡散層１３の表面は第３のゲート側壁１４により全面的に覆われている。これらにより、本実施形態では、エクステンション拡散層１３の内部のゲート電極４のエッジ部付近にまでＮｉＳｉ層１６が広がって形成されるおそれは殆どない。
【００３７】
また、本実施形態では、埋め込みＳｉＧｅ膜１０とエクステンション拡散層１３との接合部付近において、シリコン基板１の表面から上側にファセットレス領域２２が形成されている。このため、埋め込みＳｉＧｅ膜１０のゲート電極４と対向する側の側部においては、ＮｉＳｉ層１６は少なくともその表面をシリコン基板１の表面（チャネル領域２３の表面）よりも上側に形成される。ただし、より好ましくは、埋め込みＳｉＧｅ膜１０のゲート電極４と対向する側の側部においては、ＮｉＳｉ層１６全体をチャネル領域２３の表面よりも上側に形成すると良い。これにより、ＮｉＳｉ層１６の表面をチャネル領域２３の表面よりも上側に形成する場合に比べてエクステンション拡散層１３内へのＮｉＳｉ層１６の侵入（食い込み）をより効果的抑制することができる。
【００３８】
これまでの工程により、図７（ｂ）に示すように、表層部にＮｉＳｉ層１６が形成されたＳｉＧｅ膜１０がソース・ドレイン拡散層１５の形成領域に埋め込まれた構造を有するｐＭＯＳＦＥＴ１７がシリコン基板１の表層部に形成される。
【００３９】
なお、これまでは、埋め込みＳｉＧｅ膜１０を有するｐＭＯＳＦＥＴ１７のみをシリコン基板１の表層部に形成する構造およびその形成方法について説明した。しかし、ｎＭＯＳＦＥＴや埋め込みＳｉＧｅ膜１０を有さないｐＭＯＳＦＥＴをｐＭＯＳＦＥＴ１７と同一基板１上に形成する場合には、前述した各工程に、例えば以下に述べる工程を追加すればよい。
【００４０】
先ず、図示は省略するが、ゲート絶縁膜３、ゲート電極４、ハードマスク５、ならびに第１のゲート側壁６および第２のゲート側壁７からなるゲート側壁８をシリコン基板１上に形成した後、シリコン基板１の表層部にリセス領域９を形成するドライエッチングを行うのに先立って、シリコン基板１上のｎＭＯＳＦＥＴや埋め込みＳｉＧｅ膜１０を有さないｐＭＯＳＦＥＴを形成する領域をレジスト膜で覆う。そして、この状態のまま、シリコン基板１上のｐＭＯＳＦＥＴ１７を形成する領域に対して、前述したリセス領域９を形成するドライエッチング処理を施す。この際、ｎＭＯＳＦＥＴや埋め込みＳｉＧｅ膜１０を有さないｐＭＯＳＦＥＴを形成する領域は、第１のゲート側壁６となるＳｉＮ膜および第２のゲート側壁７となるＳｉＯ2 膜の積層膜が成膜されたままの状態となっている。
【００４１】
続けて、ｐＭＯＳＦＥＴ１７を形成する領域においては、リセス領域９を形成するドライエッチング処理以降の各処理を実施する。それとともに、ｎＭＯＳＦＥＴや埋め込みＳｉＧｅ膜１０を有さないｐＭＯＳＦＥＴを形成する領域においては、これを覆っているレジスト膜を除去する。この後、ｎＭＯＳＦＥＴや埋め込みＳｉＧｅ膜１０を有さないｐＭＯＳＦＥＴを形成する通常の処理を実施する。このような工程を経ることにより、図８に示すように、埋め込みＳｉＧｅ膜１０を有するｐＭＯＳＦＥＴ１７と、ソース・ドレイン拡散層１８の表層部にＮｉＳｉ層１６が形成されたｎＭＯＳＦＥＴ１９とが、同一のシリコン基板１上に形成される。すなわち、ｐＭＯＳＦＥＴ１７およびｎＭＯＳＦＥＴ１９らなるＣＭＯＳ構造２０を備える半導体装置２１が実現される。
【００４２】
以上説明したように、この第１実施形態においては、ゲート側壁８を、ＳｉＮ膜からなる第１のゲート側壁６およびＳｉＯ2 膜からなる第２のゲート側壁７の２層構造に形成する。これにより、埋め込みＳｉＧｅ膜１０の成膜工程の前工程において大量の希フッ酸を用いるエッチング処理を行っても、ＳｉＮ膜からなる第１のゲート側壁６は消失しない。これにより、十分なエッチング量の前処理を行うことができるので、ゲート電極４の側面上にＳｉＧｅ膜１０が成膜されてしまうおそれは殆どない。
【００４３】
また、本実施形態においては、ゲート側壁８の下層部をＳｉＮ膜６を用いて形成したとしても、第１のゲート側壁６と対向する側の側面にファセット面１１が形成されたＳｉＧｅ膜１０を形成することができる。これにより、ＳｉＧｅ膜１０の成膜工程の後工程においてＳｉＯ2 膜からなるオフセット側壁１２を形成しても、ＳｉＧｅ膜１０の表層部にＳｉＯ2 膜が形成されてしまうおそれを殆どなくすことができる。また、エクステンション拡散層形成予定領域が著しく狭くなったり、あるいはエクステンション拡散層形成予定領域がＳｉＯ2 膜１２で埋め込まれてしまったりするおそれも殆どなくすことができる。すなわち、前述した埋め込みＳｉＧｅ膜１０の成膜工程の前処理における第１のゲート側壁６の消失を回避しつつ、エクステンション拡散層１３を形成するためのオフセットゲート側壁１２をＳｉＯ2 膜を用いて形成することが可能となる。ひいては、ｐＭＯＳＦＥＴ１７の寄生抵抗を低減させて、ｐＭＯＳＦＥＴ１７やｐＭＯＳＦＥＴ１７を備える半導体装置２１全体の性能を向上させることができる。
【００４４】
また、本実施形態においては、第１のゲート側壁６をＳｉＮ膜で形成している。このため、第１のゲート側壁６が除去されてＳｉＯ2 膜からなるゲート酸化膜３のエッジ部分が露出しても、ゲート酸化膜３のエッジ部分がエッチングされるおそれは殆どない。これにより、ゲート酸化膜３のエッジ部分の信頼性が劣化するおそれは殆どなくして、ゲート酸化膜３のエッジ部分の信頼性を確保することができる。ひいては、ｐＭＯＳＦＥＴ１７やｐＭＯＳＦＥＴ１７を備える半導体装置２１全体の信頼性が劣化するおそれを殆どなくすことができる。
【００４５】
さらに、本実施形態では、シリコン基板１の表面（チャネル領域の表面）よりも上に位置するＳｉＧｅ膜１０の第１のゲート側壁６に対向する側の側部の下端部に、ＳｉＧｅ膜１０がシリコン基板１の表面に対して垂直なファセットレス領域２２を形成する。これにより、エクステンション拡散層１３の内部のゲート電極４のエッジ部付近にまでＮｉＳｉ層１６が広がって形成されるおそれを殆どなくすことができる。そして、ソース・ドレイン拡散層１５のうちのエクステンション拡散層１３に接合リークを発生し難くすることができる。ひいては、ｐＭＯＳＦＥＴ１７やｐＭＯＳＦＥＴ１７を備える半導体装置２１全体の信頼性が劣化するおそれを殆どなくすことができる。
【００４６】
このように、本実施形態によれば、背景技術に係るｅＳｉＧｅ技術では得ることの出来ない、本実施形態特有の４つの効果を得ることができる。すなわち、前述した背景技術に係るｅＳｉＧｅ技術に起因する４つの問題をまとめて克服することができるｅＳｉＧｅ構造のＭＩＳＦＥＴ１７を形成することができる。したがって、本実施形態によれば、性能や信頼性の向上が図られたＭＩＳＦＥＴ１７を備える半導体装置２１およびその製造方法を提供することができる。
【００４７】
（第２の実施の形態）
次に、本願発明に係る第２実施形態について図９および図１０を参照しつつ説明する。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態は、第１実施形態で形成したＬ字形状または逆Ｌ字形状のＳｉＮ膜からなる第１のゲート側壁６を除去することなく加工して、エクステンション拡散層１３を形成するためのオフセット側壁として利用する点が第１実施形態とは異なっている。その他は殆ど第１実施形態と同様である。以下、具体的かつ詳細に説明する。
【００４８】
先ず、シリコン基板１の表層部に埋め込みＳｉＧｅ膜１０を形成する工程までは、第１実施形態において図１〜図４（ａ）を参照しつつ説明した工程と同様とする。
【００４９】
次に、図９（ａ）に示すように、Ｌ字形状または逆Ｌ字形状のＳｉＮ膜からなる第１のゲート側壁６を、異方性のドライエッチング技術を用いて加工する。これにより、第１のゲート側壁６を、ゲート酸化膜３、ゲート電極４、およびハードマスク５のそれぞれの側面を覆う一般的な形状からなるオフセット側壁３１として形成し直す。このオフセット側壁３１も、第１実施形態のオフセット側壁１２と同様に、実質的にはゲート側壁の一種である。本実施形態では、オフセット側壁３１が最終的な下層ゲート側壁としてシリコン基板１上に残る。続けて、ゲート酸化膜３、ゲート電極４、ハードマスク５、およびオフセットゲート側壁３１をマスクとして、第１実施形態と同様の方法により、エクステンション拡散層１３を形成する。
【００５０】
次に、図９（ｂ）に示すように、第１実施形態と同様に、オフセットゲート側壁３１およびエクステンション拡散層１３の表面を覆って、ＳｉＮ膜からなる第３のゲート側壁１４を形成する。この際、埋め込みＳｉＧｅ膜１０のオフセットゲート側壁３１に対向する側面のうち、シリコン基板１の表面の直ぐ上のファセットレス部２２の表面およびファセット面１１の中間部から下側の表面も、第３のゲート側壁１４により覆われる。本実施形態では、第３のゲート側壁１４が最終的な上層ゲート側壁としてシリコン基板１上に残る。すなわち、本実施形態では、ＳｉＮ膜からなる下層ゲート側壁としてのオフセットゲート側壁３１およびオフセットゲート側壁３１と同じＳｉＮ膜からなる上層ゲート側壁としての第３のゲート側壁１４が、最終的な２層構造のゲート側壁としてシリコン基板１上に残る。続けて、ＳｉＮ膜からなるハードマスク５をドライエッチングにより除去する。
【００５１】
次に、図１０に示すように、第１実施形態と同様に、通常のイオン注入法および加熱処理を行うことにより、エクステンション拡散層１３および埋め込みＳｉＧｅ膜１０からなるソース・ドレイン拡散層１５を、シリコン基板１の表層部に形成する。続けて、通常のサリサイド技術を用いて、ゲート電極４の表層部、およびソース・ドレイン拡散層１５を形成する埋め込みＳｉＧｅ膜１０の表層部に、ＮｉＳｉ層からなるシリサイド層１６を形成する。
【００５２】
これまでの工程により、図１０に示すように、第１実施形態と同様に、表層部にＮｉＳｉ層１６が形成されたＳｉＧｅ膜１０がソース・ドレイン拡散層１５の形成領域に埋め込まれた構造を有するｐＭＯＳＦＥＴ３２がシリコン基板１の表層部に形成される。
【００５３】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態では、前述した背景技術に係るｅＳｉＧｅ技術と異なり、埋め込みＳｉＧｅ膜１０を形成するのに先立って、オフセット側壁３１の基礎となる第１のゲート側壁６を予め形成しておく。これにより、ゲート側壁部のみならず、ゲート側壁部に対向する埋め込みＳｉＧｅ膜１０の側壁部にもオフセットゲート側壁３１が形成されたり、あるいはエクステンション拡散層形成予定領域がオフセットゲート側壁３１で埋め込まれたりする問題が発生する原因を根本的になくすことができる。
【００５４】
また、本実施形態では、第１のゲート側壁６が形成された後は、ゲート酸化膜３の側面は常に第１のゲート側壁６またはオフセットゲート側壁３１により覆われたままとなる。したがって、ゲート酸化膜３のエッジ部分も露出してエッチングされる問題が発生する原因も根本的になくすことができる。これにより、ゲート酸化膜３のエッジ部分を保護するための後酸化処理も不要となるので、半導体装置の製造工程数を減らして生産効率を向上させることができる。
【００５５】
さらに、本実施形態では、第１実施形態と同様に、シリコン基板１の表面（チャネル領域の表面）よりも上に位置するＳｉＧｅ膜１０のゲート側壁８に対向する側の側部の下端部にファセットレス部２２を形成する。図１０中Ｈで示すファセットレス部２２の高さは、第１のゲート側壁６となるＳｉＮ膜の膜厚と略同じ大きさに相当する。これにより、エクステンション拡散層１３に接合リークを発生し難くして、ｐＭＯＳＦＥＴ１７やｐＭＯＳＦＥＴ１７を備える半導体装置２１全体の信頼性が劣化するおそれを殆どなくすことができる。
【００５６】
なお、本願発明に係る半導体装置およびその製造方法は、前述した第１および第２の各実施形態には制約されない。本願発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００５７】
例えば、第１および第２の各実施形態においては、ゲート電極４および埋め込みＳｉＧｅ膜１０の表層部にＮｉＳｉ層からなるシリサイド層１６を形成したが、シリサイド層１６の材料はＮｉＳｉ層には限定されない。シリサイド層１６は、ＮｉＳｉ層の他に、Ｃｏ，Ｐｔ，Ｐｄ等の貴金属や、Ｔｉ，Ｅｒ等の卑金属を含むシリサイド層、あるいはこれらの金属元素を２種類以上含む合金によるシリサイド層を用いて形成しても構わない。
【００５８】
また、埋め込みＳｉＧｅ膜１０中のＧｅ濃度は、一律に約２０％に設定される必要は無い。埋め込みＳｉＧｅ膜１０中のＧｅ濃度は、埋め込みＳｉＧｅ膜１０中の各部分ごとに異なる値に設定されていても構わない。例えば、埋め込みＳｉＧｅ膜１０のシリコン基板１の表面よりも低い部分におけるＧｅ濃度を約２０％に設定するとともに、埋め込みＳｉＧｅ膜１０のシリコン基板１の表面よりも高い部分におけるＧｅ濃度を約５％に設定しても構わない。
【図面の簡単な説明】
【００５９】
【図１】本願発明の第１実施形態に係る半導体装置の製造工程を示す断面図。
【図２】本願発明の第１実施形態に係る半導体装置の製造工程を示す断面図。
【図３】本願発明の第１実施形態に係る半導体装置の製造工程を示す断面図。
【図４】本願発明の第１実施形態に係る半導体装置の製造工程を示す断面図。
【図５】本願発明の第１実施形態に係る半導体装置の製造方法を適用して形成した構造物の断面を示すＳＴＥＭ像。
【図６】本願発明の第１実施形態に係る半導体装置の製造工程を示す断面図。
【図７】本願発明の第１実施形態に係る半導体装置の製造工程を示す断面図。
【図８】本願発明の第１実施形態に係る半導体装置の製造工程を示す断面図。
【図９】本願発明の第２実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】本願発明の第２実施形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００６０】
１…シリコン基板（半導体基板）、３…ゲート酸化膜（ＳｉＯ2 膜、ゲート絶縁膜）、４…ゲート電極（ポリシリコン層）、６…ＳｉＮ膜（第１のゲート側壁）、７…ＳｉＯ2 膜（第２のゲート側壁）、８…ゲート側壁、９，９ａ，９ｂ…リセス領域（凹部）、１０…ＳｉＧｅ膜、１１…ファセット面（ＳｉＧｅ膜のゲート電極と対向する側の側面の下端部から上側の部分）、１２…オフセットゲート側壁（ＳｉＯ2 膜、下層ゲート側壁）、１３…エクステンション拡散層（拡散層）、１４…第３のゲート側壁（ＳｉＮ膜、上層ゲート側壁）、１６…ＮｉＳｉ層（シリサイド層）、２２…ファセットレス部（ＳｉＧｅ膜のゲート電極と対向する側の側面の下端部）、２３…チャネル領域、３１…オフセットゲート側壁（ＳｉＮ膜、下層ゲート側壁）
【図１】
0005329835.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005329835.tif 000008
【図８】
0005329835.tif 000009
【図９】
0005329835.tif 000010
【図１０】
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