(57)【特許請求の範囲】
【請求項１】
メモリセルアレイを形成するための１つのウェル領域と、
前記ウェル領域の一方向中央部に複数本形成されたダミーワードラインと、
前記ダミーワードライン両側の前記ウェル領域のうち一方側の第１領域に形成された第１のワードライン群と、
前記ダミーワードライン両側の前記ウェル領域のうち他方側の第２領域に形成された第２のワードライン群と、
複数本のビットラインとを具備し、
前記複数本のビットラインは、
前記ウェル領域の前記第１領域に、前記第１のワードライン群と前記ダミーワードラインとに直交して形成された第１のビットライン群と、
前記ウェル領域の前記第２領域に、前記第２のワードライン群と前記ダミーワードラインとに直交して形成された第２のビットライン群と、に分割され、
前記第１のビットライン群と前記第２のビットライン群とは前記ダミーワードラインで終端して相互に分断され、互いに連結されないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ダミーワードラインは４本有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
メモリセルの消去は、前記ウェル領域の全体を単位として、あるいは、前記ウェル領域の前記第１領域または第２領域を単位として行われることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置、より具体的にはフラッシュメモリのメモリセルアレイ構造に関する。
【背景技術】
【０００２】
近年、ＮＯＲフラッシュメモリでは、消去セクタ(以下、単にセクタと言う)の大容量化が進んでいる。以前はセクタ容量は０．５Ｍｂｉｔｓであったが、今は２Ｍｂｉｔｓの容量のものが増えている。これは、ＭＬＣ(マルチレベルセル)の適用される装置が増えてきたことと、チップサイズの縮小化を追求することによる。
【０００３】
これをＳＬＣ（シングルレベルセル）の技術で実現させる場合、メモリセルアレイを、（１）ビットラインの本数を従来の４倍にする、（２）ワードラインの本数を従来の４倍にする、（３）ビットラインおよびワードラインの本数をそれぞれ２倍にする、（４）従来のセクタを４個使用し、一つのセクタに見えるようにする、という方法が考えられる。
【０００４】
図３ないし図６は、これら（１）ないし（４）の方法を具体的に示す平面図である。図３は（１）の方法を採用した場合で、図２のＰウェル領域１１に５１２本のワードラインと１０２４本のビットラインを形成した０．５Ｍｂｉｔｓのメモリセルアレイに対して、ビットラインが４０９６本に４倍に増えている。また、図４は（２）の方法を採用した場合で、図２に比較してワードラインが２０４８本と４倍に増えている。さらに、図５は（３）の方法を採用した場合で、図２に比較してワードラインが１０２４本、ビットラインが２０４８本とそれぞれ２倍に増えている。さらに、図６は（４）の方法を採用した場合で、図２のメモリセルアレイ（セクタ）４個で１つのメモリセルアレイ（セクタ）を構成している。
【０００５】
なお、先行技術文献としては、下記特許文献１が挙げられる。
【特許文献１】特許第３５７０８７９号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のような方法をとる場合、それぞれ次のような問題点があった。
（１）の場合 : ワードライン長が従来の４倍になるため、ワードラインドライバをワードラインの両端に設けてドライブしたとしても、ワードラインが所望の電圧に立ち上がるまでの時定数は２倍になる。そのため、読出し速度の高速化が難しく、逆に遅くなる可能性もある
（２）の場合 : ビットライン長が４倍になるため、読出し速度に影響を与える可能性がある。また、メモリセルの書込み動作時、ビットライン抵抗によって実際にメモリセルのドレインに印加される電圧が下がり、セクタ内で書込み特性にばらつきが発生する。さらに、ビットラインに繋がるメモリセル数が４倍なので、セクタのサイクリング特性を考えたときにメモリセルが受けるドレインディスターブが従来の４倍になって、信頼性を確保するのが難しくなる恐れもある。
（３）の場合 :（１）、（２）の場合よりは軽減されるが、同様の問題が発生する。ワードラインの時定数増加は許容できるか、もしくはワードラインドライバをワードラインの両端にもたせることで従来と同等にすることが可能だが、サイクリング等のときのドレインディスターブは問題として残る。
（４）の場合: 従来と特性においては同等だが、レイアウト的にはセクタ−セクタ間の領域が必要なので不利になる。
【０００７】
本発明は上記の点に鑑みなされたもので、ドレインディスターブを受ける時間が従来と同等で、かつレイアウト的に不利が無く、さらにチップとしての容量を維持しながらセクタ容量が可変である不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置は、メモリセルアレイを形成するための１つのウェル領域と、前記ウェル領域の一方向中央部に複数本形成されたダミーワードラインと、前記ダミーワードライン両側の前記ウェル領域のうち一方側の第１領域に形成された第１のワードライン群と、前記ダミーワードライン両側の前記ウェル領域のうち他方側の第２領域に形成された第２のワードライン群と、前記第１、第２のワードライン群およびダミーワードラインと直交して形成され、前記ダミーワードライン部分で分断されることにより、前記ウェル領域の第１領域に前記第１のワードライン群と交差して第１のビットライン群を構成し、前記ウェル領域の第２領域に前記第２のワードライン群と交差して第２のビットライン群を構成する複数本のビットラインと、を具備することを特徴とする。
【０００９】
このような構成において、前記ダミーワードラインは４本有することが好ましい。また、メモリセルの消去は、前記ウェル領域の全体を単位として、あるいは、前記ウェル領域の前記第１領域または第２領域を単位として行われるようにする。
【発明の効果】
【００１０】
上記本発明の不揮発性半導体記憶装置によれば、ウェル領域を共有し、その一方向中央部にダミーワードラインが形成され、ビットラインがそのダミーワードライン部分で分断されるようにしたので、ドレインディスターブを受ける時間が従来と同等で、かつレイアウト的に不利が無いメモリセルアレイ構造を得ることができる。さらに、副次的効果として、チップとしての容量を維持しながらセクタ容量が可変である不揮発性半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明による不揮発性半導体記憶装置の実施の形態を詳細に説明する。図１は本発明の不揮発性半導体記憶装置の実施の形態を説明するための図で、フラッシュメモリのメモリセルアレイ構造を示す平面図である。この図において、２１はメモリセルアレイを形成するための長方形の１つのＰウェル領域、Ｄ１〜Ｄ４は複数本（ここでは、４本）のダミーワードライン、ＷＬ１は第１のワードライン群、ＷＬ２は第２のワードライン群、２２は複数本のビットラインである。４本のダミーワードラインＤ１〜Ｄ４は、Ｐウェル領域２１のＸ方向中央部に、Ｘ方向と直角のＹ方向に伸びて形成される。第１のワードライン群ＷＬ１は、前記ダミーワードラインＤ１〜Ｄ４両側のＰウェル領域２１のうち一方側の第１領域２１１に、前記ダミーワードラインＤ１〜Ｄ４と平行して形成される。第２のワードライン群ＷＬ２は、前記ダミーワードラインＤ１〜Ｄ４両側のＰウェル領域２１のうち他方側の第２領域２１２に、前記ダミーワードラインＤ１〜Ｄ４と平行して形成される。複数本のビットライン２２は、前記第１、第２のワードライン群ＷＬ１，ＷＬ２およびダミーワードラインＤ１〜Ｄ４と直交して、かつウェル領域２１のＹ方向に並んで形成される。さらに、この複数本のビットライン２２は、前記ダミーワードラインＤ１〜Ｄ４部分、より詳細には内側の２本のダミーワードラインＤ２，Ｄ３間で、Ｐウェル領域２１のＸ方向に物理的に分断して形成される。したがって、複数本のビットライン２２は、Ｐウェル領域２１の前記第１領域２１１に、前記第１のワードライン群ＷＬ１と交差して第１のビットライン群ＢＬ１を構成するとともに、Ｐウェル領域２１の前記第２領域２１２に、前記第２のワードライン群ＷＬ２と交差して第２のビットライン群ＢＬ２を構成する。
【００１２】
このようなメモリセルアレイ構造において、第１のワードライン群ＷＬ１のワードラインの本数は５１２本である。また、第２のワードライン群ＷＬ２のワードラインの本数も５１２本である。さらに、ビットライン２２の本数は２０４８本である。そして、これらのビットラインとワードライン（さらに、ダミーワードライン）の各交点には図示しないがメモリセルが接続される。したがって、上記メモリセルアレイ構造は、Ｐウェル領域２１を共有して、かつビットライン２２がダミーワードラインＤ１〜Ｄ４部分で物理的に分断されて、２Ｍｂｉｔｓのメモリセルアレイを構成している。
【００１３】
このようなメモリセルアレイ構造において、ダミーワードラインＤ１〜Ｄ４は、読出しおよび書込み時には、０Ｖが印加される。あるいは、ダミーワードラインＤ１〜Ｄ４部分に形成されるメモリセルがディスターブを受けない程度の負電圧を印加してもかまわない。消去時には、外側のダミーワードラインＤ１およびＤ４には、第１および第２のワードライン郡ＷＬ１，ＷＬ２と同じ負電圧が印加される。これにより、隣接する実際に消去したいメモリセルが接続されている第１および第２のワードライン群ＷＬ１，ＷＬ２がダミーワードラインとのカップリングで負電圧になりにくくなり、メモリセルの消去特性が悪くなる現象を防止できる。内側のダミーワードラインＤ２およびＤ３には、このダミーワードラインＤ２，Ｄ３部分に形成されるメモリセルが消去されない程度の正電圧が印加される。一般的には、セクタのＰウェル領域２１と同じ電圧を印加するのが望ましい。
【００１４】
書込み時のビットライン選択は、アドレスに従って、ダミーワードラインＤ１〜Ｄ４部分で分断される半分ごとのアレイ単位で行う。ビットライン２２そのものもダミーワードラインＤ１〜Ｄ４の設けてある中央部付近で分断されているので、ビットライン２２上の全てのメモリセルに書込み動作を行った場合でも、各メモリセルが受けるドレインディスターブの時間は従来と変わらない。
【００１５】
このように、上記のメモリセルアレイ構造をとることで、セクタ容量を増やしながら、書込み時のメモリセルがドレインディスターブを受ける時間を従来と同等にでき、また、ダミーワードラインＤ１〜Ｄ４を設ける場合のスペースはＰウェル領域２１を分断する場合のスペースよりも狭くてよいので、レイアウト的にも４セクタを利用する場合に比較して有利となる。
【００１６】
さらに、このようなメモリセルアレイ構造をとることによって、チップとしての容量を維持しながら、セクタ容量を、通常を１として、１／２のサイズに変更できるような装置を提供できる。
【００１７】
その場合、セクタ容量を半分にする信号を受けることで、消去時の電圧印加方法を変更する。具体的には以下のようである。
（１）セクタ容量をそのまま（全体の２Ｍｂｉｔｓ）で使用する場合は変化なし。
（２）セクタ容量を半分（１Ｍｂｉｔｓ）にする仕様で使用する場合は（図１の第１領域２１１を消去すると仮定すると）、
（ア）Ｐウェル領域２１は共通なので、高電圧が印加される。
（イ）第１領域２１１の第１のワードライン群ＷＬ１には負電圧が印加される。
（ウ）第１領域２１１の第１のワードライン群ＷＬ１に隣接するダミーワードラインＤ１には、第１領域２１１の第１のワードライン群ＷＬ１と同じ負電圧が印加される。
（エ）その他のダミーワードラインＤ２〜Ｄ４には、このダミーワードラインＤ２〜Ｄ４部分に形成されるメモリセルが消去されない程度の正電圧が印加される。一般的には、Ｐウェル領域２１と同じ電圧を印加するのが望ましい。
（オ）第２領域２１２の第２のワードライン群ＷＬ２はフローティングにするか、Ｐウェル領域２１と同じ電圧を印加する。あるいは、第２領域２１２内のメモリセルがディスターブを受けない程度の正電圧であってもかまわない。
【００１８】
上記とは逆に第２領域２１２を消去する場合には、上記（２）での第１領域２１１と第２領域２１２を入れ替え、ダミーワードラインＤ１をダミーワードラインＤ４に、ダミーワードラインＤ２〜Ｄ４をダミーワードラインＤ１〜Ｄ３に読み替えればよい。
【００１９】
なお、ＭＬＣを利用した装置でセクタ容量可変のものもあるが、これは本来ＭＬＣとして使用するメモリセルをＳＬＣとして使用するために、チップとしての容量も変化してしまう。本発明であれば、チップ容量を維持したまま、セクタ容量可変の装置が実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明による不揮発性半導体記憶装置の実施の形態を説明するための図で、フラッシュメモリのメモリセルアレイ構造を示す平面図である。
【図２】０．５Ｍｂｉｔｓのメモリセルアレイ構造を示す平面図。
【図３】ＳＬＣ技術を用いて従来の（１）の方法によって構成した２Ｍｂｉｔｓのメモリセルアレイ構造を示す平面図。
【図４】ＳＬＣ技術を用いて従来の（２）の方法によって構成した２Ｍｂｉｔｓのメモリセルアレイ構造を示す平面図。
【図５】ＳＬＣ技術を用いて従来の（３）の方法によって構成した２Ｍｂｉｔｓのメモリセルアレイ構造を示す平面図。
【図６】ＳＬＣ技術を用いて従来の（４）の方法によって構成した２Ｍｂｉｔｓのメモリセルアレイ構造を示す平面図。
【符号の説明】
【００２１】
２１  Ｐウェル領域
２１１  第１領域
２１２  第２領域
Ｄ１〜Ｄ４  ダミーワードライン
ＷＬ１  第１のワードライン群
ＷＬ２  第２のワードライン群
２２  ビットライン
ＢＬ１  第１のビットライン群
ＢＬ２  第２のビットライン群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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