(57)【特許請求の範囲】
【請求項１】
マイクロ部品のサブマウントであって、前記サブマウントは、
半導体基板の前側に規定され、前記マイクロ部品を実装するキャビティと、前記キャビティの底部の薄膜部と、前記キャビティの側壁に隣接するフレーム部とを有する半導体基板と、
前記フレーム部を少なくとも部分的に通過して、前記半導体基板の背面から延伸する導電性フィードスルー接続部とを含み、
前記導電性フィードスルー接続部と前記キャビティの表面上の導電層との電気的接触が、前記キャビティの前記側壁を少なくとも部分的に通過して達成されるサブマウント。
【請求項２】
前記電気的接触は、前記薄膜部と前記キャビティの前記側壁を少なくとも部分的に通過して形成される請求項１に記載のサブマウント。
【請求項３】
前記半導体基板はシリコン基板である請求項１または２に記載のサブマウント。
【請求項４】
前記半導体基板の背面側のビアを更に含み、
前記ビアは、側壁を有し、
前記導電性フィードスルー接続部は、少なくとも前記ビアの前記側壁に沿って延伸する請求項１〜３のいずれか１項に記載のサブマウント。
【請求項５】
前記ビアの前記側壁は、前記キャビティの前記側壁と一直線にならない請求項４に記載のサブマウント。
【請求項６】
前記ビアは、前記薄膜部を完全に貫通する請求項４に記載のサブマウント。
【請求項７】
前記キャビティは、複数のキャビティ領域を含み、
前記キャビティ領域のそれぞれは、着陸面によって分けられる請求項１〜６のいずれか１項に記載のサブマウント。
【請求項８】
前記キャビティの前記側壁は、傾斜状であるか、または実質的に垂直である請求項１〜７のいずれか１項に記載のサブマウント。
【請求項９】
前記キャビティの前記側壁は、傾斜の側壁及び実質的に垂直な側壁を含む請求項１〜７のいずれか１項に記載のサブマウント。
【請求項１０】
マイクロ部品のサブマウントを形成する方法であって、前記方法は、
シリコンウエハの背面のビアをエッチングし、前記シリコンウエハの前面のキャビティをエッチングし、前記キャビティの底部の薄膜部を規定し、前記シリコンウエハは前記キャビティの側壁に隣接するフレーム部を有し、前記ビアは前記フレーム部を少なくとも部分的に通過して延伸するステップ、
前記シリコンウエハの前側のキャビティをエッチングし、前記キャビティの前記底部の薄膜部及び前記キャビティの側壁に隣接するフレーム部を形成するステップ、
前記ビアに金属化を提供し、前記シリコンウエハの背面側から延伸し、前記フレーム部を少なくとも部分的に通過する導電性フィードスルー接続部を形成するステップ、
前記キャビティの表面に金属化を提供し、前記キャビティの表面上に金属を形成するステップを有し、
前記導電性フィードスルー接続部と前記キャビティの表面上の金属との間の電気的接続は、前記キャビティの特定の側壁を少なくとも部分的に通過するように達成される方法。
【請求項１１】
前記ビアは、前記ビアの側壁が前記キャビティの前記特定の側壁と一直線にならないようにエッチングされる請求項１０に記載の方法。
【請求項１２】
前記キャビティは、ウェットエッチングプロセス、またはドライエッチングプロセスを用いてエッチングされる請求項１０又は１１に記載の方法。
【請求項１３】
前記キャビティは、複数のキャビティ領域を形成するようにエッチングされ、前記キャビティ領域のそれぞれは、着陸面によって分けられる請求項１０〜１２のいずれか１項に記載の方法。
【請求項１４】
前記ビアのエッチングは、前記ビアを前記薄膜部の厚さより大きい深さにエッチングするステップを含む請求項１０〜１３のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電性フィードスルーを有する半導体ベースのサブマウントに関するものである。
【背景技術】
【０００２】
いくつかの半導体デバイスの動作は、比較的非効率的であり、通常の動作中で熱を発生する。これは、使用可能なパッケージング材料を制限する。そのため、この材料は、高い熱伝導率を有し、半導体デバイスそのものと同等の熱膨張の特性を備えていることが好ましい。最近の発展では、その熱特性及び成熟したシリコンの処理能力により、シリコンは、パッケージング材料として用いられている。パッケージの全体のサイズは、半導体デバイスそのもののコストに対して高コストにならないように、小さければ小さいほどよい。しかしながら、導電性フィードスルーがパッケージの平面と平行面に存在する状態では、追加の領域が必要となる。結果、全体のパッケージは、大きくなり、コストは、半導体デバイスよりも大幅に高くなる。
【０００３】
消費家電製品の特徴及び能力の成長に伴い、より小さい空間で、より多くのマイクロ部品（micro-component）（例えば、電子回路部品、集積回路ダイ、発光ダイオード（ＬＥＤ）、サーミスタ、ダイオード、整流器、温度センサ、及びＬＥＤドライバ）を収容する必要性が増している。一般的に言えば、プリント回路板（ＰＣＢ）の大きさは、消費家電製品のサイズ及び製品内の利用可能な空間によって決まる。例えば、携帯電話または他の携帯型の製品などのいくつかの消費家電では、ＰＣＢの組み立てられたマイクロ部品（例えば、ＰＣＢの両側に実装されたマイクロ部品）の高さは、約１ミリメーター（ｍｍ）に限定され、組み立てられたＰＣＢの一般的な高さは、１.５ｍｍである（ＰＣＢの一般的な高さは、５００ミクロン（μｍ）であり、マイクロ部品の一般的な高さは５００μｍである）。よって、組み立てられたＰＣＢのサイズが縮小されるか、または特徴及び能力が減少されて、組み立てられたマイクロ部品を限定された利用可能な空間内に収容しなければならない。また、マイクロ部品の熱性能も検討事項である。
【先行技術文献】
【特許文献】
【特許文献１】米国特許出願公開第２００９／１０８４１１号明細書
【特許文献２】国際公開第２００８／０９８８３２号
【特許文献３】米国特許出願公開第２００７／１７０４５０号明細書
【特許文献４】米国特許出願公開第２００５／１８０６９８号明細書
【特許文献５】米国特許出願公開第２００８／０３６０４５号明細書
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の種々の態様が請求項に記述される。
【０００５】
マイクロ部品のサブマウントの異なる実施の形態が開示される。１つの態様では、サブマウントは、マイクロ部品を実装する基板の前側に規定されたキャビティを有する半導体基板を含む。基板は、キャビティの底部の薄いシリコン膜（a thin silicon membrane）部及びキャビティの側壁に隣接する厚いフレーム部を含む。サブマウントは、厚いシリコンフレーム部を少なくとも部分的に通過して、基板の背面から延伸する導電性フィードスルー接続部も含む。フィードスルー接続部とキャビティの表面上の導電層との間の電気接触は、キャビティの側壁を少なくとも部分的に通過して達成される。
【０００６】
１つ以上の実施の形態の詳細が添付の図面及び以下の説明に示されている。製造方法も開示される。
【０００７】
本発明の他の特徴及び利点は、説明及び図面から、且つ請求項から明白になる。
【図面の簡単な説明】
【０００８】
【図１】模範的な半導体ベースのサブマウントの断面図である。
【図２】模範的な半導体ベースのサブマウントの部分図である。
【図３】模範的な半導体ベースのサブマウントの部分図である。
【図４】模範的な半導体ベースのサブマウントの部分図である。
【図５Ａ】模範的な半導体ベースのサブマウントの上面図である。
【図５Ｂ】図５Aに表された模範的な半導体ベースのサブマウントの断面図である。
【図５Ｃ】図５Bに表された模範的な半導体ベースのサブマウントの拡大部分図である。
【図５Ｄ】図５Aに表された模範的な半導体ベースのサブマウントの拡大部分図である。
【図６】半導体ベースのサブマウントを製造する模範的なプロセスを示す流れ図である。
【図７】半導体ウエハの図である。
【図８】模範的な半導体ベースのサブマウントの部分図である。
【図９】模範的な半導体ベースのサブマウントの部分図である。
【図１０】模範的な半導体ベースのサブマウントの部分図である。
【図１１】模範的な半導体ベースのサブマウントの部分図である。
【図１２】模範的な半導体ベースのサブマウントの部分図である。
【図１３】半導体ベースのサブマウントを製造する模範的なプロセスを示す流れ図である。
【発明を実施するための形態】
【０００９】
図１は、模範的な半導体ベースのサブマウント１００の断面図を示している。サブマウント１００は、キャビティ１０４、薄膜部１０５、側壁１０６、及びフレーム部１０７を有する基板を含む。サブマウント１００は、マイクロ部品１０８、ダイアタッチパッド１１０、キャビティメタライゼーション（cavity metallization）１１２、ビア１１３、フィードスルーメタライゼーション１１４、及びはんだバンプ１１６、及びワイヤボンド（wire bonds）１１８も含む。サブマウント１００の物理的寸法（例えば高さと幅）は、異なるサイズ及び／または形状を有するマイクロ部品１０８を収容するように増加または減少され得る。特定の実施例では、サブマウント１００は、６５０μｍの高さ及び２５００μｍの幅を有する。
【００１０】
サブマウント１００は、シリコンまたは他の半導体ウエハから形成され得る。キャビティ１０４は、例えば、ウェットエッチングプロセス（例えば水酸化カリウム（"ＫＯＨ"）エッチング）またはドライエッチングプロセス（例えばボッシュプロセスエッチング（Bosch process etching））などのエッチングプロセスによって、基板内に形成される。他のプロセスは、キャビティ１０４を形成するのに用いられ得る。キャビティ１０４は、マイクロ部品１０８を収容するように構成されている。キャビティ１０４の物理的寸法は、異なるサイズのマイクロ部品１０８または異なるアプリケーションを収容するように増加または減少され得る。また、キャビティ１０４のサイズは、複数のマイクロ部品１０８を収容するように増加または減少され得る。
【００１１】
薄膜部１０５は、キャビティ１０４の底部にあり、薄膜部１０５より厚いフレーム部１０７と統合された比較的薄い半導体材料（例えばシリコン）の層であり得る。特定の実施例では、フレーム部１０７は、６５０μｍの厚さであり、薄膜部１０５は、１５０μｍの厚さを有する。薄膜部１０５及びフレーム部１０７の両方は、同じ材料で構成される。
【００１２】
キャビティ１０４の側壁１０６は、傾斜（angled）、実質的に垂直、傾斜と実質的に垂直の組み合わせ、または他の形状であり得る。図示された実施例では、側壁１０６は、傾斜され、台形と同様の断面形状を有するキャビティ１０４となる。側壁１０６の形状は、サブマウント１００またはキャビティに設置されたマイクロ部品１０８の用途に応じて変わることができる。例えば、いくつかの実施では、側壁１０６は実質的に垂直であり、長方形と同様の断面形状を有するキャビティ１０４となる。図３を参照。他の実施では、側壁１０６は、円形放物線状を有する。
【００１３】
キャビティメタライゼーション１１２は、キャビティ１０４の内表面上に設けられ得る。クロム、チタン、金、銅、ニッケル、アルミニウム、及び銀などの金属は、キャビティ１０４の内表面の所定部分に堆積される。例えば、金属は、側壁１０６の表面の所定部分及び薄膜部１０５（即ち、薄膜部１０５のデバイス側）の上表面の部分に堆積され得る。いくつかの実施では、金属は、薄膜部１０５に選択的に堆積され、接触パッド（例えば、マイクロ部品１０８またはキャビティメタライゼーション１１２に電気的接続された陰極及び陽極パッド）及び薄膜部１０５の上面上のダイアタッチパッド１１０を形成する。図１に示されたように、キャビティメタライゼーション１１２は、側壁１０６の部分及び薄膜部１０５の上面の部分をカバーする。キャビティメタライゼーション１１２は、側壁１０６及び／または薄膜部１０５の上面の孔によってフィードスルーメタライゼーション１１４と電気的接続を形成する。
【００１４】
マイクロ部品１０８は、どのタイプのマイクロ部品でもよい。例えば、マイクロ部品１０８は、電子回路部品（例えばレジスタまたはコンデンサ）、集積回路ダイ、ＬＥＤ、ＬＥＤドライバ、光電子部品（例えば、赤外線送受信機（transceiver））、または微小電気機械システム（micro-electro-mechanical system；ＭＥＭＳ）回路であり得る。マイクロ部品１０８は、ダイアタッチパッド１１０に実装される。マイクロ部品１０８は、接着接合（adhesive bonding）プロセス、または金−スズ（ＡｕＳｎ）ボンディングプロセスなどの他の実装プロセスを用いてダイアタッチパッド１１０に実装され得る。マイクロ部品１０８は、マイクロ部品１０８から接続されたワイヤボンド１１８を介して、キャビティメタライゼーション１１２、ダイアタッチパッド１１０及び／またはフィードスルーメタライゼーション１１４に電気的接続される。いくつかの実施では、ダイアタッチパッド１１０は、電気接地電極または陽極パッドとなって、キャビティメタライゼーション１１２に接続され得る。他の実施では、マイクロ部品１０８は、フリップチップボンディングによって、キャビティメタライゼーション１１２、ダイアタッチパッド１１０、及び／またはフィードスルーメタライゼーション１１４に電気的接続される。
【００１５】
サブマウント１００は、フィードスルーメタライゼーション１１４を有する１つ以上のビア１１３も含む。ビア１１３は、ウェットエッチングプロセス、ドライエッチングプロセス、ウェットとドライエッチングプロセスの組み合わせ、または他のエッチング技術を用いて形成され得る。ビア１１３の形状は、ビア１１３を形成するのに用いられるエッチングのタイプによって決まる。例えば、図１の実施例のビア１１３は、ＫＯＨエッチングプロセス（即ち、ウェットエッチングプロセス）によって形成される。ビア１１３は、それらが側壁１０６を貫通するように形成される。いくつかの実施では、ビア１１３は、それらが側壁１０６を貫通し、且つ薄膜部１０５を完全に貫通するように形成される。側壁１０６を貫通して形成された開孔は、フィードスルーメタライゼーション１１４と、マイクロ部品１０８またはキャビティメタライゼーション１１２との間の接続部である。
【００１６】
フィードスルーメタライゼーション１１４は、フレーム部１０７を少なくとも部分的に通過して、サブマウント１００の表面実装デバイス（ＳＭＤ）側１２０に延伸する。いくつかのケースでは、フィードスルーメタライゼーション１１４は、フレーム部１０７のみを通過して延伸する（図１２を参照）。図１の例に示されるように、フィードスルーメタライゼーション１１４は、側壁１０６の開孔によってキャビティメタライゼーション１１２に電気的接続される。いくつかの実施では、フィードスルーメタライゼーション１１４は、側壁１０６及び薄膜部１０５の上面の開孔によって、キャビティメタライゼーション１１２に電気的接続される。また、示された実施例では、フィードスルーメタライゼーション１１４は、薄膜部１０５及びフレーム部１０７のＳＭＤ側１２０に沿って延伸し、サブマウント１００のＳＭＤ側１２０に取り付けられた、はんだバンプ１１６に電気的接続される。いくつかの実施では、フィードスルーメタライゼーション１１４は、フレーム部１０７の下方にのみ延伸し、薄膜部１０５の下方に延伸しない。
【００１７】
図２は、半導体ベースのサブマウント２００のもう１つの実施例の部分断面図である。キャビティ２０４は、傾斜側壁２０６を形成する、ウェットエッチングプロセス（例えばＫＯＨエッチング）によって形成され得る。薄膜部２０５及びフレーム部２０７は、シリコンまたは他の半導体から形成され得る。薄膜２０５の右側に表されたギザギザ線は、薄膜２０５及びサブマウント２００の部分のみが表され、このサブマウントは更に延伸される。ビア２１３は、ウェットエッチングプロセスを用いて形成され、ビア２１３及びキャビティ２０４の側壁が互いにオフセットされるように配置される。例えば、図２の断面図に示されるように、ビア２１３の最右端の側壁は、側壁２０６と一直線にならずに、且つ側壁２０６の右側に配置されるように形成される。ビア２１３は、側壁２０６及び薄膜２０５の両方を貫通する。フィードスルーメタライゼーション２１４は、ビア２１３の表面及び薄膜２０５とフレーム２０７のＳＭＤ側２２０の表面の一部を覆う。キャビティメタライゼーション２１２は、側壁２０６の一部及び薄膜２０５の一部を覆う。フィードスルーメタライゼーション２１４は、側壁２０６及び薄膜２０５の開孔によってキャビティメタライゼーション２１２に電気的接続される。
【００１８】
図３は、半導体ベースのサブマウント３００のもう１つの実施例の部分断面図である。サブマウント３００にあるキャビティ３０４は、実質的に垂直な側壁３０６を形成する、ドライエッチングプロセスによって形成され得る。例えば、ボッシュプロセスエッチは、キャビティ３０４を形成するのに用いられ得る。図３に示されるように、ビア３１３は、ウェットエッチングプロセスを用いて形成され、さめのひれと同様の断面形状を有する。ビア３１３は、側壁３０６を貫通するように形成され、側壁３０６の開孔を形成する。フィードスルーメタライゼーション３１４は、ビア３１３の表面及び薄膜３０５とフレーム３０７のＳＭＤ側３２０の表面の一部を覆う。フィードスルーメタライゼーション３１４は、側壁３０６の開孔によってキャビティメタライゼーション３１２に電気的接続される。キャビティメタライゼーション３１２は、側壁３０６の一部及び薄膜３０５の上面を覆う。いくつかの実施では、ビア３１３は、薄膜３０５及び側壁３０６の両方を貫通する。
【００１９】
図４は、半導体ベースのサブマウント４００のもう１つの実施例の部分断面図である。サブマウント４００のキャビティ４０４は、実質的に垂直な側壁４０６を形成する、ドライエッチングプロセスによって形成され得る。ビア４１３は、キャビティ４０４を形成するのに用いられたドライエッチングプロセスと同様のドライエッチングプロセスを用いて形成され、実質的に垂直な側壁を有する。ビア４１３は、側壁４０６と薄膜４０５を貫通する。フィードスルーメタライゼーション４１４は、ビア４１３の表面及び薄膜４０５とフレーム４０７のＳＭＤ側４２０の表面の一部を覆う。フィードスルーメタライゼーション４１４は、側壁４０６及び薄膜４０５の開孔によってキャビティメタライゼーション４１２に電気的接続される。
【００２０】
いくつかの実施では、フィードスルーメタライゼーションは、フレーム部を完全に通過して延伸する。例えば、図１２のサブマウント１２００は、サブマウント１２００のＳＭＤ側１２２０から延伸し、フレーム部１２０７を通過するビア１２１３を含む。フィードスルーメタライゼーション１２１４は、キャビティメタライゼーション１２１２に電気的接続される。
【００２１】
図５Ａは、シリコンベースのサブマウント５００の上面図である。図５Ａに示されるように、キャビティ５０４の側壁５０６は、傾斜している。側壁５０６は、フレーム５０７の上端で開始し、薄膜５０５の上面で終了する。キャビティ５０４は、フィードスルーメタライゼーション５１４、ダイアタッチパッド５１０、及びワイヤーボンドパッド５２１を覆うように構成されたキャビティメタライゼーション５１２を含む。サブマウント５００は、ダイアタッチパッド５１０とワイヤーボンドパッド５２１を分割するようにSiO2などの非導電性絶縁領域を含む。
【００２２】
サブマウント５００の実施例の寸法が図５Aに表される。異なる寸法が他の実施に適合する場合もある。図５Ａに示されるように、サブマウント５００は、２５００μｍの長さの側辺の正方形を有する。薄膜５０５も正方形であり、約１４７３μｍの長さの側辺を有する。キャビティ５０４の上端の幅は、２１８０μｍである。
【００２３】
図５Ｂは、サブマウント５００の反転断面図である。図５Ｂの実施例に示されるように、フレーム５０７は、６５０μｍの厚さを有する。ビア５１３の側壁は、キャビティ５０４の側壁と一直線にならない。ビア５１３の表面を覆っているフィードスルーメタライゼーション５１４は、サブマウント５００のＳＭＤ側１２２０から延伸し、側壁５０６及び薄膜５０５の一部を貫通する。フィードスルーメタライゼーション５１４は、キャビティメタライゼーション５１２と電気的接続を形成する。
【００２４】
図５Ｃは、図５Ｂの拡大部分図であり、ビア５１３が側壁５０６及び薄膜５０５を貫通しているサブマウント５００の部分を表している。図５Ｃの実施例に示されるように、薄膜５０５は、約１５０μｍの厚さを有し、ビア５１３は、約１９０μｍの深さを有する。この実施例では、ビア５１３は、３５９μｍの最大幅を有する。
【００２５】
図５Ｄは、サブマウント５００の拡大部分上面図である。この実施例では、フィードスルーメタライゼーション５１４は、４５μｍの幅及び２４５μｍの長さを有する。キャビティメタライゼーション５１２は、１０５μｍの幅を有し、フィードスルーメタライゼーション５１４及び薄膜５０５と側壁５０６の部分を覆う。
【００２６】
図６は、サブマウント１００と同様のサブマウントを形成するウエハレベルプロセス６００を示す流れ図である。プロセス６００と同様のプロセスが上記及び下記に述べられた、他の実施例のサブマウントを形成するのに用いられ得る。プロセス６００は、通常シリコンまたは他の半導体ウエハに実行され、複数の個別のサブマウント（multiple discrete submounts）を製造する。複数のサブマウント１００を規定する領域を有する半導体ウエハ７００の実施例が図７に示される。製造プロセスは、ウエハレベルで実行され得るが、討論を容易にするために、プロセス６００の個別のステップは、単一サブマウント１００を規定する半導体ウエハ７００の部分（section）に対して実行されるように、以下に説明される。
【００２７】
プロセス６００は、例えば６５０μｍと等しい厚さを有するシリコンまたは他の半導体ウエハから開始する。誘電体層は、サブマウント１００のＳＭＤ側１２０の所定部分及び、サブマウント１００のデバイス側の所定部分に形成される（ブロック６０２）。誘電体層は、エッチング抵抗層となる、どのタイプの誘電体でもよい。例えば、二酸化ケイ素（SiO2）が誘電体層として用いられ得る。
【００２８】
次いで、１つ以上のビア１１３がサブマウント１００のＳＭＤ側１２０内にエッチングされる（ブロック６０４）。ビア１１３は、水酸化カリウム（ＫＯＨ）エッチングまたはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）エッチングなどのウェットエッチング技術を用いてエッチングされ得る。また、ビア１１３は、ボッシュプロセスエッチング（即ち、時分割多重エッチング）などのドライエッチング技術を用いてエッチングされ得る。いくつかの実施では、他のエッチング技術が用いられ得るか、またはエッチング技術の組み合わせが用いられ得る。上述のように、エッチング技術の選択は、ビア１１３の形状に影響する。ウェットエッチング技術は、ビア１１３、２１３、及び３１３と同様のビアを作成でき、これらは図１〜３にそれぞれ示される。ドライエッチング技術は、ビア４１４と同様のビアを作成でき、図４に示される。ビア１１３は、薄膜部１０５の厚さより大きい所定の深さにエッチングされる。例えば、いくつかの実施では、薄膜部１０５は、１５０μｍと等しい厚さを有し、ビア１１３は、約１９０μｍの深さにエッチングされる。
【００２９】
次いで、サブマウント１００は、サブマウント１００のＳＭＤ側１２０及びサブマウント１００のデバイス側から誘電体層を除去するように実行される（ブロック６０６）。誘電体層は、エッチングなどの従来の技術を用いて除去され得る。
【００３０】
誘電体層は、サブマウント１００のＳＭＤ側１２０及びサブマウント１００のデバイス側に形成されるか、または堆積される（ブロック６０８）。例えば、誘電体層は、ビア１１３の表面を覆うように形成され得る。誘電体層もサブマウント１００のＳＭＤ側１２０の所定部分に形成され得る。誘電体層は、エッチング抵抗層となる、どのタイプの誘電体でもよい。例えば、二酸化ケイ素（SiO2）が誘電体層として用いられ得る。一実施例では、誘電体層は、誘電体層が約４００nmの厚さを有するように形成される。
【００３１】
サブマウント１００のデバイス側は、キャビティ１０４を形成するようにエッチングされる（ブロック６１０）。ウェットエッチング技術、ドライエッチング技術、ウェットとドライエッチングの組み合わせ、または他の任意のエッチング技術がキャビティ１０４を形成するのに用いられ得る。エッチング技術の選択は、側壁１０６の形状に影響する。例えば、キャビティ１０４は、傾斜側壁１０６を有し、時限のウェットエッチング技術を用いて形成される。キャビティ１０４は、キャビティ１０４及びビア１１３の深さの総和がサブマウント１００の厚さよりやや大きい深さにエッチングされる。例えば、サブマウント１００が６５０μｍの厚さを有する場合、キャビティ１０４は、５００μｍの深さを有し、ビア１１３は、１９０μｍの深さを有し得る。キャビティ１０４がエッチングされた後、ブロック６０４でビア１１３に堆積された薄い誘電体層は、露出される。
【００３２】
サブマウント１００は、ＳＭＤ側１２０及びサブマウント１００のデバイス側から誘電体層を部分的に除去するように実行され得る（ブロック６１２）。誘電体層は、ビア１１３の表面とサブマウント１００のＳＭＤ側１２０の所定部分から除去され得る。誘電体層は、エッチングなどの任意の従来の技術を用いて除去され得る。
【００３３】
次いで、誘電体／酸化層は、サブマウント１００の表面上に熱成長される（ブロック６１４）。誘電体層は、キャビティ１０４の所定部分（側壁１０６及び薄膜部１０５の上面を含む）の上、及びサブマウント１００のデバイス側に成長されることができる。誘電体層は、誘電体層は、SiO2などのエッチング抵抗層となる、どのタイプの誘電体でもよい。誘電体層は、例えば約１２００nmの厚さに成長されてもよい。誘電体層は、ブロック６０４でビア１１３に予め堆積された誘電体層より厚ければ、どの厚さでも熱成長され得る。
【００３４】
次いで、半導体１００のＳＭＤ側１２０は、フィードスルーメタライゼーション１１４を形成するように金属化される（ブロック６１６）。フィードスルーメタライゼーション１１４は、例えば、ビア１１３内への導電金属の堆積によって、形成されてもよい。金属は、薄膜部１０５のＳＭＤ側１２０の所定部分に堆積されてもよい。クロム、チタン、金、銅、ニッケル、アルミニウム、及び銀などの金属は、サブマウント１００とビア１１３のＳＭＤ側１２０の所定部分に堆積され得る。異なる金属化技術が用いられてもよい。例えば、電気めっき技術またはスパッタリング蒸着などの薄膜金属化プロセスが用いられ得る。
【００３５】
サブマウント１００は、キャビティ１０４の表面を含む、サブマウント１００のデバイス側から誘電体層を部分的に除去するように実行される（ブロック６１８）。上述のように、誘電体層は、エッチング技術を用いて除去され得る。サブマウント１００のデバイス側から除去された誘電体層の量は変更され得るが、ビア１１３のフィードスルーメタライゼーション１１４を露出するのに十分でなくてはならない。例えば、誘電体層がフレーム部１０７で１２００ｎｍの厚さ、ビア１１３で４００ｎｍの厚さに成長された場合、誘電体層の４００ｎｍは除去され得る。一実施例では、誘電体層は、ビア１１３の表面から完全に除去され、フレーム部１０７から部分的に除去される。
【００３６】
次いで、サブマウント１００のデバイス側（すなわち、サブマウント１００のＳＭＤ側１２０と反対側）は、金属化プロセスを受ける（ブロック６２０）。金属は、キャビティ１０４の所定領域に堆積され、フィードスルーメタライゼーション１１４に電気的接続されるキャビティメタライゼーション１１２を形成する。また、金属は、ダイアタッチパッド１１０などの異なる構造を形成するように堆積されてもよい。異なる金属化技術が用いられ得る。
【００３７】
次いで、マイクロ部品１０８がダイアタッチパッド１１０に取り付けられる（ブロック６２２）。マイクロ部品１０８は、接着接合などの任意の形態の実装技術を用いてダイアタッチパッド１１０に取り付けられ得る。そして、ワイヤボンド１１８は、マイクロ部品１０８に取り付けられ、キャビティメタライゼーション１１２に接続される（すなわち、ワイヤーボンディング）（ブロック６２４）。ワイヤボンド１１８は、マイクロ部品１０８とフィードスルーメタライゼーション１１４との間の電気的接続を提供する。いくつかの実施では、マイクロ部品は、フリップチップボンディングによって、キャビティメタライゼーション１１２に電気的接続され得る。
【００３８】
ワイヤーボンディングが完成した後、サブマウント１００は、密閉される（ブロック６２６）。いくつかの実施では、保護カバーは、サブマウント１００の上端に実装され、サブマウント１００を密閉する。保護カバーは、任意の従来の技術を用いてサブマウントに適用される。保護カバーは、マイクロ部品の内部反射を最小化できる、またはフィルターとなり得る屈折率を有する材料で構成される。他の実施では、樹脂がキャビティ１０４に堆積され、マイクロ部品１０８を密閉するように用いられる。サブマウント１００が密閉された後、個別のサブマウントは、ダイシングプロセスによって分離される（ブロック６２８）。
【００３９】
プロセス６００は、ビア１１３がエッチングされる前にキャビティ１０４が形成されるように変更され得る。言い換えれば、図６のプロセス６００では、ブロック６１０は、ブロック６０４に代替して実行され、ブロック６０４は、ブロック６１０に代替して実行される。プロセス６００は、マイクロ部品１０８がダイアタッチパッド１１０に取り付けられ、サブマウント１００が密閉される前に、個別の半導体サブマウント１００がダイシングプロセスによって分離されるように変更されてもよい。
【００４０】
また、プロセス６００は、ＳＭＤ側１２０が金属化される前に、サブマウント１００のデバイス側が金属化されるように変更されてもよい。例えば、ブロック６６６までは、プロセス６５０は、プロセス６００と実質的に同じである。ブロック６６６では、サブマウント１００のデバイス側は、金属化プロセスを受ける（ブロック６６６）。金属は、キャビティ１０４の所定領域に堆積され、フィードスルーメタライゼーション１１４と電気的接続されるキャビティメタライゼーション１１２を形成し得る。また、金属は、ダイアタッチパッド１１０などの異なる構造を形成ように堆積されてもよい。異なる金属化技術が用いられ得る。
【００４１】
次いで、誘電体層は、サブマウント１００のＳＭＤ側１２０の所定部分から除去される（ブロック６６８）。誘電材料の所定量は、ビア１１３の表面及び薄膜１０５を含むサブマウント１００のＳＭＤ側１２０から除去される。上述のように、誘電体層は、エッチング技術を用いて除去され得る。
【００４２】
次いで、半導体１００のＳＭＤ側１２０は、フィードスルーメタライゼーション１１４を形成するように金属化される（ブロック６７０）。フィードスルーメタライゼーション１１４は、例えば、ビア１１３内への導電金属の堆積によって形成され得る。金属は、薄膜部１０５のＳＭＤ側１２０の所定部分に堆積されてもよい。クロム、チタン、金、銅、ニッケル、アルミニウム、及び銀などの金属は、サブマウント１００とビア１１３のＳＭＤ側１２０の所定部分に堆積され得る。異なる金属化技術が用いられてもよい。例えば、電気めっき技術またはスパッタリング蒸着などの薄膜金属化プロセスが用いられ得る。
【００４３】
プロセス６５０の残りのステップは、プロセス６００と同じである。
【００４４】
本発明の複数の実施の形態が説明されている。しかしながら、本発明の精神及び範囲を逸脱しない限りにおいては、種々の変更を加えることができることが当業者に認識されるであろう。例えば、キャビティの形状が変更され得る。図８〜１１は、導電性フィードスルーが厚いシリコンフレーム部を少なくとも部分的に通過して延伸するが、上述のそれらと異なるキャビティの設計を有する、半導体ベースのサブマウントの部分図である。例えば、図８に表されたシリコンベースのサブマウント８００は、２つのキャビティ領域８０４ａ及び８０４ｂを有する。示された実施例では、第１キャビティ領域８０４ａは、ウェットエッチングプロセスによって形成され、傾斜側壁８０６aを有する。第１キャビティ領域８０４ａは、約３００μｍの深さを有し、第２キャビティ領域８０４ｂより広い。キャビティの幅が異なるため、着陸面（landing plan）８２５が形成される。第２キャビティ領域８０４ｂは、ドライエッチングプロセスによって形成され、実質的に垂直な側壁８０６ｂを有する。第２キャビティ領域８０４ｂは、約１００〜１５０μｍの深さを有する。ビア８１３は、側壁８０６ｂ及び薄膜８０５を貫通するように形成され、フィードスルーメタライゼーション８１４がキャビティメタライゼーション８１２と電気的接続を形成するようにする。キャビティメタライゼーション８１２は、実質的に垂直な側壁８０６ｂの一部及び薄膜８０５の上面の一部を覆う。いくつかの実施では、キャビティメタライゼーション８１２は、傾斜側壁８０６ａから延伸し、傾斜側壁８０６ａの一部、着陸面８２５、実質的に垂直な側壁８０６ｂの一部、及び薄膜８０５の上面の一部を覆う。
【００４５】
図９は、２つのキャビティ領域９０４ａ及び９０４ｂを有する半導体ベースのサブマウント９００の部分断面図である。第１キャビティ領域９０４ａは、ドライエッチングプロセスによって形成され、実質的に垂直な側壁９０６ａを有する。第１キャビティ領域９０４ａは、約３５０μｍの深さを有する。第２キャビティ領域９０４ｂもドライエッチングプロセスによって形成され、実質的に垂直な側壁９０６ｂを有する。第２キャビティ領域９０４ｂの幅は、第１キャビティ領域９０４ａより小さい。幅の差が着陸面９２５を形成する。示された実施例では、第２キャビティ領域９０４ｂは、約１００μｍの深さを有する。ビア９１３は、側壁９０６ａ及び着陸面９２５を貫通し、フィードスルーメタライゼーション９１４がキャビティメタライゼーション９１２と電気的接続を形成するようにする。キャビティメタライゼーション９１２は、傾斜側壁９０６ａの部分、着陸面９２５、側壁９０６ｂ、及び薄膜９０５にわたって延伸する。
【００４６】
図１０は、２つのキャビティ領域１００４ａ及び１００４ｂを有する半導体ベースのサブマウント１０００の部分断面図である。第１キャビティ領域１００４ａは、ウェットエッチングプロセスによって形成され、傾斜側壁１００６ａを有する。第１キャビティ領域１００４ａは、約３５０μｍの深さを有する。示された実施例では、第２キャビティ領域１００４ｂは、ドライエッチングプロセスによって形成され、実質的に垂直な側壁１００６ｂを有する。第２キャビティ領域１００４ｂは、約１００μｍの深さを有する。第１キャビティ領域１００４ａは、第２キャビティ領域１００４ｂより広く、第１側壁１００６ａと第２側壁１００６ｂとの間に着陸面１０２５を形成するように位置する。ビア１０１３は、第１側壁１００６ａ及び着陸面１０２５を貫通し、フィードスルーメタライゼーション１０１４がキャビティメタライゼーション１０１２と電気的接続を形成するようにする。キャビティメタライゼーション１０１２は、第１側壁１００６ａの部分、着陸面１０２５、第２側壁１００６ｂ、及び／または薄膜１００５の上面にわたって延伸する。
【００４７】
図１１は、複数のマイクロ部品を収容するように構成される半導体ベースのサブマウント１１００の部分断面図である。サブマウント１１００は、３つのキャビティ領域１１０４ａ、１１０４ｂ、及び１１０４ｃを有する。第１キャビティ領域１１０４ａは、ウェットエッチングプロセスによって形成され、傾斜側壁１１０６ａを有する。第１キャビティ領域１１０４ａは、第１の所定の深さにエッチングされる。第２キャビティ領域１１０４ｂは、ウェットエッチングプロセスによって形成され、傾斜側壁１１０６ｂを有する。第２キャビティ領域１１０４ｂは、第２の所定の深さにエッチングされる。第１キャビティ領域１１０４ａの幅は、第２キャビティ領域１１０４ｂの幅より広い。第３キャビティ領域１１０４ｃは、ウェットエッチングプロセスによって形成され、傾斜側壁１１０６ｃを有する。第３キャビティ領域１１０４ｃは、第３の所定の深さにエッチングされる。いくつかの実施では、第２の所定の深さは、第３の所定の深さと等しくされ得る。他の実施では、第３の所定の深さは、第２の所定の深さより大きくされ得る。第３キャビティ領域１１０４ｃは、第２キャビティ領域１１０４ｂの右側に形成され、着陸面１１２５が作成される。いくつかの実施の形態では、マイクロ部品は、着陸面１１２５、または第２キャビティ領域１１０４ｂの底部に配置され得る。ビア１１１３は、第２側壁１１０６ｂを貫通するように形成され、フィードスルーメタライゼーション１１１４がキャビティメタライゼーション１１１２と電気的接続を形成するようにする。キャビティメタライゼーション１１１２は、第１側壁１１０６ａの部分、第２側壁１１０６ｂの部分、着陸面１１２５の部分、第３側壁１１０６ｃの部分、及び／または薄膜１１０５の上面の部分にわたって延伸するように形成され得る。
【００４８】
種々の利点は、本発明の設計及び技術を用いて得られることができる。いくつかの実施で得られた利点は以下の通りである：
（１）導電性フィードスルーは、ＬＥＤ（または他の発光デバイス）の臨界光学面（critical optical surfaces）から更に離れて移動され、デバイスの効率を改善する。
（２）全体的なパッケージサイズ及び全体的な製造コストの減少が達成され得る。
（３）ＬＥＤチップに近接の接触面積のサイズが増加され、熱性能を改善する。
（４）この設計は、正確で重複可能な形状（precise and repeatable geometries）の傾斜側壁を作成する製造技術の可能性を引き出すことができる。
（５）この設計は、凹部の各側壁に金属化できる３次元構造を作成できる。
（６）フィードスルーメタライゼーション用のビアをサブマウント構造のより強い領域に移動することでパッケージの機械的安定性を改善する。このパッケージの設計は、薄膜を含み、フィードスルー接触は、薄膜を通過して延伸する必要がない。よって、機械的完全性が改善され得る。
（７）薄膜の厚さとフィードスルー接触の製造要求との独立した設計ができるようになる。
（８）薄膜の厚さを縮小させ、パッケージの熱性能を向上させる。
【００４９】
他の実施例は、請求の範囲を基準とする。
【符号の説明】
【００５０】
１００  サブマウント
１０４  キャビティ
１０５  薄膜部
１０６  側壁
１０７  フレーム部
１０８  マイクロ部品
１１０  ダイアタッチパッド
１１２  キャビティメタライゼーション
１１３  ビア
１１４  フィードスルーメタライゼーション
１１６  はんだバンプ
１１８  ワイヤボンド
１２０  表面実装デバイス（ＳＭＤ）側
２００  半導体ベースのサブマウント
２０４  キャビティ
２０５  薄膜／薄膜部
２０６  傾斜側壁
２０７  フレーム／フレーム部
２１２  キャビティメタライゼーション
２１３  ビア
２１４  フィードスルーメタライゼーション
２２０  表面実装デバイス（ＳＭＤ）側
３００  半導体ベースのサブマウント
３０４  キャビティ
３０５  薄膜
３０６  傾斜側壁
３０７  フレーム
３１２  キャビティメタライゼーション
３１３  ビア
３１４  フィードスルーメタライゼーション
３２０  表面実装デバイス（ＳＭＤ）側
４００  半導体ベースのサブマウント
４０４  キャビティ
４０５  薄膜
４０６  傾斜側壁
４０７  フレーム
４１２  キャビティメタライゼーション
４１３  ビア
４１４  フィードスルーメタライゼーション／ビア
４２０  表面実装デバイス（ＳＭＤ）側
５００  シリコンベースのサブマウント
５０４  キャビティ
５０５  薄膜
５０６  傾斜側壁
５０７  フレーム
５１０  ダイアタッチパッド
５１２  キャビティメタライゼーション
５１３  ビア
５１４  フィードスルーメタライゼーション
５２１  ワイヤーボンドパッド
６００  プロセス
６０２〜６２８  ステップ
６５０  プロセス
６５２〜６７８  ステップ
７００  半導体ウエハ
８００  シリコンベースのサブマウント
８０４ａ、８０４ｂ  キャビティ領域
８０５  薄膜
８０６ａ、８０６ｂ  側壁
８１２  キャビティメタライゼーション
８１３  ビア
８１４  フィードスルーメタライゼーション
８２５  着陸面
９００  半導体ベースのサブマウント
９０４ａ、９０４ｂ  キャビティ領域
９０５  薄膜
９０６ａ、９０６ｂ  側壁
９１２  キャビティメタライゼーション
９１３  ビア
９１４  フィードスルーメタライゼーション
９２５  着陸面
１０００  半導体ベースのサブマウント
１００４ａ、１００４ｂ  キャビティ領域
１００５  薄膜
１００６ａ、１００６ｂ  側壁
１０１２  キャビティメタライゼーション
１０１３  ビア
１０１４  フィードスルーメタライゼーション
１０２５  着陸面
１１００  半導体ベースのサブマウント
１１０４ａ、１１０４ｂ、１１０４ｃ  キャビティ領域
１００５  薄膜
１１０６ａ、１１０６ｂ、１１０６ｃ  側壁
１１１２  キャビティメタライゼーション
１１１３  ビア
１１１４  フィードスルーメタライゼーション
１１２５  着陸面
１２００  サブマウント
１２０７  フレーム部
１２１２  キャビティメタライゼーション
１２１３  ビア
１２１４  フィードスルーメタライゼーション
【図１】
0005340417.tif 000002
【図２】
0005340417.tif 000003
【図３】
0005340417.tif 000004
【図４】
0005340417.tif 000005
【図５Ａ】
0005340417.tif 000006
【図５Ｂ】
0005340417.tif 000007
【図５Ｃ】
0005340417.tif 000008
【図５Ｄ】
0005340417.tif 000009
【図６】
0005340417.tif 000010
【図７】
0005340417.tif 000011
【図８】
0005340417.tif 000012
【図９】
0005340417.tif 000013
【図１０】
0005340417.tif 000014
【図１１】
0005340417.tif 000015
【図１２】
0005340417.tif 000016
【図１３】
0005340417.tif 000017