(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体領域中に第１導電型の低抵抗層を形成し、この低抵抗層の上方に対応位置する前記半導体領域表面に設けたフィールド酸化膜によって囲まれた領域に、第１導電型拡散領域と第２導電型拡散領域を順次積層してＰＮ接合を有する可変容量素子を形成し、この可変容量素子の上に絶縁層を介して下部電極と、絶縁膜と、上部電極とを順次積層してなる固定容量素子を形成し、前記第２導電型拡散領域とその上に積層した絶縁層、下部電極によってゲート容量素子を構成してなる
ことを特徴とする可変容量装置。
【請求項２】
可変容量素子が隣接するフィールド酸化膜の外縁に位置して、第２の第１導電型拡散領域を、半導体領域表面から低抵抗層に達するよう形成してなることを特徴とする請求項１記載の可変容量装置。
【請求項３】
半導体領域を、半導体基板とその表面に形成したエピタキシャル成長層とで構成し、低抵抗層の上部及び可変容量素子を前記エピタキシャル成長層に設けたことを特徴とする請求項１または請求項２記載の可変容量装置。
【請求項４】
可変容量素子が隣接するフィールド酸化膜の外縁に位置して半導体領域表面に第２の第２導電型拡散領域を形成し、この第２の第２導電型拡散領域と可変容量素子領域を接続するように前記フィールド酸化膜の下面に第３の第１導電型拡散領域を形成して、前記可変容量素子の第２導電型拡散領域と、前記第３の第１導電型拡散領域と、前記第２の第２導電型拡散領域とによって保護素子を構成してなることを特徴とする請求項１〜３のいずれか１項に記載の可変容量装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量装置に関し、特に、半導体集積回路に搭載する可変容量装置に関する。
【背景技術】
【０００２】
従来、固定容量素子と可変容量素子とを、半導体基板上の別々の領域に形成することによって生じる、半導体基板における面積の利用効率が劣るという不都合と、固定容量素子の下側の電極と半導体基板との間に寄生容量が発生し、容量変化率が低下して、周波数可変幅が小さくなるという不都合とを回避するために、固定容量素子と可変容量素子とを、半導体基板上のフィールド酸化膜で囲まれた同一活性領域に上下に重ねて形成することが提案されている。
【０００３】
【特許文献１】特開２０００−３１５９１５号公報（図１）
【特許文献２】特開２０００−３２３７２９号公報（図３）
【特許文献３】特開２００３−８６６９２号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記改良提案においては、固定容量素子は可変容量素子の上に位置するとともに、フリンジエリアと称される配線領域やコンタクト領域を確保する必要があるため、固定容量素子の上部電極幅は、活性領域幅に対して一回り小さく設定されている。したがって、活性領域幅をできるだけ大きく取らないと、固定容量素子の上部電極のサイズを十分な大きさに設定できず、所望の容量値を得られない、という不都合を生じる。しかしながら、活性領域幅を大きくすると、可変容量素子の直列抵抗（例えば、特許文献３、図２における活性領域とＰ+型拡散領域との間の抵抗）が増加してしまうという不都合を生じる。一方、この不都合を避けるべく、活性領域幅を小さくすると、配線領域やコンタクト領域は活性領域幅の大きさに拘わらず所定面積が必要なので、固定容量素子、特にその上部電極のサイズを十分な大きさに設定できず、所望の容量値を得られないという上記不都合を解消できないという問題があった。本発明は、この問題を解消した可変容量装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
すなわち、本発明の請求項１に係る可変容量装置は、第１導電型の半導体領域中に第１導電型の低抵抗層を形成し、この低抵抗層の上方に対応位置する前記半導体領域表面に設けたフィールド酸化膜によって囲まれた領域に、第１導電型拡散領域と第２導電型拡散領域を順次積層してＰＮ接合を有する可変容量素子を形成し、この可変容量素子の上に絶縁層を介して下部電極と、絶縁膜と、上部電極とを順次積層してなる固定容量素子を形成し、前記第２導電型拡散領域とその上に積層した絶縁層、下部電極によってゲート容量素子を構成したものである。低抵抗層を形成することにより、活性領域幅を大きく設定しても、可変容量素子の直列抵抗を低減化することができ、また、ゲート容量素子を固定容量素子と可変容量素子との間に重ねて設けることにより、直流遮断容量を増加することが可能となる。
【０００６】
また、上記構成において、可変容量素子が隣接するフィールド酸化膜の外縁に位置して、第２の第１導電型拡散領域を、半導体領域表面から低抵抗層に達するよう形成することにより、可変容量素子の直列抵抗の低減化をより一層向上することができる。
【０００７】
さらに、上記各構成において、半導体領域を、半導体基板とその表面に形成したエピタキシャル成長層とで構成し、低抵抗層の上部及び可変容量素子を前記エピタキシャル成長層に設けることにより、低抵抗層及び可変容量素子を形成する際の不純物導入を注入効率の高い高電流イオン注入装置で行うことができる。
【０００８】
またさらに、上記各構成において、可変容量素子が隣接するフィールド酸化膜の外縁に位置して半導体領域表面に第２の第２導電型拡散領域を形成し、この第２の第２導電型拡散領域と可変容量素子領域を接続するように前記フィールド酸化膜の下面に第３の第１導電型拡散領域を形成して、前記可変容量素子の第２導電型拡散領域と、前記第３の第１導電型拡散領域と、前記第２の第２導電型拡散領域とによって保護素子を構成すると、保護素子自体の寄生容量がなくなるとともに、可変容量素子に対して保護素子から加わる寄生容量もなくなり、可変容量の周波数特性を改善することができる。
【発明の効果】
【０００９】
本発明に係る可変容量装置によれば、容量素子の寄生容量を低減することで、容量変化率の低下を防止して周波数可変幅を拡大できることはもちろん、低抵抗層を設けることによって、可変容量素子の直列抵抗の低減化を図ることができ、また、ゲート容量素子を設けることによって、直流遮断容量が増大する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を発振回路に適用した場合の好適な実施形態を添付図面に基づいて説明する。ここにおいて、図１は発振回路の基本構成を示す回路図、図２は容量素子構造を示す断面図、図３〜図８は容量素子構造の製造工程を示す断面図である。まず、回路の基本構成を図１に基づいて説明する。発振回路１は、外付けされた水晶振動子２と、増幅用のインバータ３及びその帰還抵抗４を設ける一方、インバータ３の出力側には、直流遮断用の固定容量素子である上部電極（図２では３１）と下部電極（図２では２９）を備えてなるコンデンサ５と、同じく直流遮断用のゲート容量素子である上部電極（図２では２９）と下部電極（図２では２７）を備えてなるコンデンサ６とを直列接続し、さらに、コンデンサ６に発振周波数制御用の可変容量素子であるＰＮ接合ダイオード７のカソード側を接続している。このＰＮ接合ダイオード７のカソード側（図２では２７）には、負荷抵抗８を介して、周波数制御用の外部電圧ＶＣが印加される一方、アノード側（図２では２６）は接地している。
【００１１】
また、インバータ３の入力端側には、直流遮断用の固定容量素子である上部電極と下部電極を備えてなるコンデンサ９と、同じく直流遮断用のゲート容量素子である上部電極と下部電極を備えてなるコンデンサ１０とを並列接続し、さらに、これらコンデンサ９，１０に発振周波数制御用の可変容量素子であるＰＮ接合ダイオード１１のカソード側を接続している。このＰＮ接合ダイオード１１のカソード側には、負荷抵抗１２を介して、周波数制御用の外部電圧ＶＣが印加される一方、アノード側は接地している。
【００１２】
続いて、図１の破線Ａで囲まれた部分の容量素子構造を説明する。図２に示すように、Ｐ−型半導体基板２１上にはＰ−型エピタキシャル成長層２２を形成するとともに、このＰ−型エピタキシャル成長層２２で埋め込むようにＰ++型低抵抗層２３を設け、このＰ++型低抵抗層２３の上部はＰ−型エピタキシャル成長層２２に位置している。また、前記Ｐ−型エピタキシャル成長層２２にはＰ++型低抵抗層２３と接合するようにプラグ層であるＰ++型拡散領域２４を設け、また、前記Ｐ−型エピタキシャル成長層２２の上にはフィールド酸化膜２５ａ，２５ｂを設けている。
【００１３】
フィールド酸化膜２５ａで囲まれた活性領域であるＰ−型エピタキシャル成長層２２には、Ｐ+型拡散領域２６とＮ+型拡散領域２７からなるＰＮ接合ダイオード（図１では７）で構成される可変容量素子を形成している。このＰＮ接合ダイオード２６，２７のＮ+型拡散領域２７上には、絶縁膜２８、下部電極２９、絶縁膜３０、上部電極３１を順次積層して、ゲート容量素子であるコンデンサ（図１では６）と、固定容量素子であるコンデンサ（図１では５）を形成している。前記ゲート容量素子であるコンデンサの下部電極は可変容量素子のＮ+型拡散領域２７で兼用し、その上部電極は固定容量素子の下部電極２９で兼用している。なお、前記上部電極３１及び下部電極２９はポリシリコン、シリサイド材料、高融点金属等を用いることができる。
【００１４】
続いて、上述した容量素子構造の製造工程を図３〜図８に基づいて説明する。まず、図３に示すように、Ｐ−型半導体基板２１上に酸化膜３２を形成した後、この酸化膜３２をエッチングして低抵抗層を埋め込む領域を開口する。
【００１５】
次いで、図４に示すように、前記開口部分に高電流イオン注入装置を用いたイオン注入法によってＰ++型低抵抗層２３を形成し、残っている酸化膜３２を除去する。このＰ++型低抵抗層２３の高濃度の不純物導入は、Ｐ−型半導体基板２１の表面付近に行えばよいので、Ｐ−型半導体基板２１の深い位置に行う際に利用される高加速注入装置を用いた１０００ＫｅＶ以上のイオン注入によることなく、高電流イオン注入装置を用いた１００ＫｅＶ以下のイオン注入で効率よく行うことができる。
【００１６】
次に、図５に示すように、Ｐ−型半導体基板２１上に、エピタキシャル法によりＰ−型エピタキシャル成長層２２をさらに積層すると、Ｐ++型低抵抗層２３のＰ++イオンがＰ―型エピタキシャル成長層２２に染み出すことにより、Ｐ++型低抵抗層２３の上部がＰ―型エピタキシャル成長層２２に位置する状態となる。このようにして、Ｐ++型低抵抗層２３がＰ−型エピタキシャル成長層２２で埋め込まれる。
【００１７】
次に、図６に示すように、Ｐ−型エピタキシャル成長層２２にＰ++型低抵抗層２３と接合するようにプラグ層となるＰ++型拡散領域２４を設ける。このＰ++型拡散領域２４の形成は、公知の手段で行うことができ、例えば、Ｐ−型エピタキシャル成長層２２の表面に、図示していない酸化膜を形成し、この酸化膜をエッチングしてＰ++型拡散領域２４を形成する領域を開口し、この開口部分にイオン注入法によってＰ++型拡散領域２４を形成し、残っている酸化膜を除去するものである。
【００１８】
次に、図７に示すように、Ｐ−型エピタキシャル成長層２２の上に、公知の手段によりフィールド酸化膜２５ａ，２５ｂを設ける。
【００１９】
次に、図８に示すように、フィールド酸化膜２５ａに囲まれた部分である活性領域に対応するＰ−型エピタキシャル成長層２２の表面に、公知の手段で不純物を導入して、可変容量素子であるＰ+型拡散領域２６，Ｎ+型拡散領域２７を順次形成する。この際、可変容量素子の可変特性に影響を与えないために、活性領域とＰ++型低抵抗層２３及びＰ++型拡散領域２４との距離を、最大空乏層よりも大きく設定する。具体的には、前記距離は３μｍ以上が好適である。
【００２０】
次に、上述のフィールド酸化膜２５ａに囲まれた活性領域上に、公知の手段で、絶縁膜２８、下部電極２９、絶縁膜３０、上部電極３１を順次積層して、図２に示す、容量素子構造とするものである。
【００２１】
続いて、保護素子として破壊電圧保護用のＮＰＮ型スナップバックトランジスタを設けた実施形態を説明する。なお、発振回路の基本構成は上述の図１に示す実施形態と同一であるから、図９に示す回路図には、可変容量素子たるＰＮ接合ダイオード７のみを図示し、他の構成要素の図示及び説明は省略する。図９に示すように、ＰＮ接合ダイオード７のカソードには、ＮＰＮ型スナップバックトランジスタ１３のコレクタ端子を接続し、前記ＰＮ接合ダイオード７のアノードには、前記ＮＰＮ型スナップバックトランジスタ１３のエミッタ端子を接続している。そして、図示してはいないが、前記ＮＰＮ型スナップバックトランジスタ１３のゲート端子とエミッタ端子は接地している。
【００２２】
また、図示していないが、図１に示すＰＮ接合ダイオード１１にも同様に破壊電圧保護用のＮＰＮ型スナップバックトランジスタが設けられているものである。すなわち、前記ＰＮ接合ダイオード１１のカソードには、ＮＰＮ型スナップバックトランジスタのコレクタ端子を接続する一方、前記ＰＮ接合ダイオード１１のアノードには、前記ＮＰＮ型スナップバックトランジスタのエミッタ端子を接続し、前記スナップバックトランジスタのゲート端子とエミッタ端子は接地している。
【００２３】
次に、図１０に基づいて、容量素子とＮＰＮ型スナップバックトランジスタの構造を説明するが、容量素子構造については上述した実施形態と同様なので、対応する構成要素に同一符号を付するにとどめ、詳細な説明は省略する。図上フィールド酸化膜２５ｂ側のフィールド酸化膜２５ａの下には、可変容量素子のＰ+型拡散領域２６及びＮ+型拡散領域２７と接合するように、Ｐ+型拡散領域３２を設け、フィールド酸化膜２５ａ，２５ｂに挟まれた部分にＮ+型拡散領域３３を設けて、前記各Ｎ+型拡散領域２７，３３とＰ+型拡散領域３２とによって、ＮＰＮ型スナップバックトランジスタ（図９では１３）を構成している。すなわち、前記Ｎ+型拡散領域２７は、ＮＰＮ型スナップバックトランジスタのコレクタとＰＮ接合ダイオード（図９では７）のカソードを兼用しているものである。なお、前記Ｐ+型拡散領域３２は、可変容量素子のＰ+型拡散領域２６とＮ+型拡散領域２７の一方のみと接合するよう構成してもよい。
【００２４】
従来はＰＮ接合ダイオードとＮＰＮ型スナップバックトランジスタとを互いに独立して設けるとともに、ＰＮ接合ダイオードのカソードであるＮ+型拡散領域と、ＮＰＮ型スナップバックトランジスタのコレクタであるＮ+型拡散領域とを結線して構成しているので、ＮＰＮ型スナップバックトランジスタのコレクタであるＮ+型拡散領域に寄生容量が発生し、この寄生容量がＰＮ接合ダイオードに加わるという不都合があった。これに対して上述の実施形態では、ＮＰＮ型スナップバックトランジスタのコレクタであるＮ+型拡散領域をＰＮ接合ダイオードのカソードと兼用するので、前記ＮＰＮ型スナップバックトランジスタのコレクタであるＮ+型拡散領域に発生する寄生容量が存在せず、このため寄生容量がＰＮ接合ダイオードに加わらないという利点を有する。
【００２５】
なお、ＮＰＮ型スナップバックトランジスタ１３は、他の保護素子に換えてもよいし、保護素子を必ずしも設ける必要はない。また、Ｐ++型低抵抗層２３は可変容量素子であるＰＮ接合ダイオード２６，２７とプラグ層であるＰ++型拡散領域２４とに対応する部分にのみ形成すれば足りる。さらに、上述の各実施形態においては、第１導電型をＰ型、第２導電型をＮ型としたが、これを逆にして、第１導電型をＮ型、第２導電型をＰ型として構成してもよいものである。
【図面の簡単な説明】
【００２６】
【図１】水晶振動子を外付けした状態の発振回路の基本構成を示す回路図。
【図２】図１の鎖線Ａで囲まれた部分における容量素子構造を示す断面図。
【図３】容量素子構造の製造工程の一工程を示す断面図。
【図４】同じく容量素子構造の製造工程の一工程を示す断面図。
【図５】同じく容量素子構造の製造工程の一工程を示す断面図。
【図６】同じく容量素子構造の製造工程の一工程を示す断面図。
【図７】同じく容量素子構造の製造工程の一工程を示す断面図。
【図８】同じく容量素子構造の製造工程の一工程を示す断面図。
【図９】保護素子を設けた可変容量素子を示す回路図。
【図１０】保護素子を設けた容量素子構造を示す断面図。
【符号の説明】
【００２７】
１      発振回路
２      水晶振動子
３      インバータ
５，９      コンデンサ（固定容量素子）
６，１０      コンデンサ（ゲート容量素子）
７，１１      ＰＮ接合ダイオード（可変容量素子）
１３      ＮＰＮ型スナップバックトランジスタ
２１      Ｐ−型半導体基板
２２      Ｐ−型エピタキシャル成長層
２３      Ｐ++型低抵抗層
２４      Ｐ++型拡散領域
２５ａ，２５ｂ      フィールド酸化膜
２６      Ｐ+型拡散領域
２７      Ｎ+型拡散領域
２８，３０      絶縁膜
２９      下部電極
３１      上部電極
３２      Ｐ+型拡散領域
３３      Ｎ+型拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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