(57)【特許請求の範囲】
【請求項１】
遮断膜と、該遮断膜上に形成される第１半導体層及び第２半導体層とを有する基板を提供する段階と、
前記第１半導体層上に第１ゲート絶縁膜と、前記第１半導体層内に形成されるチャンネル領域及び低濃度ドーピング領域と重畳する第３ゲート絶縁膜と、前記第１半導体層内に形成されるチャンネル領域と重畳する第１ゲート電極と、前記第３ゲート絶縁膜と重畳する感光膜パターンとからなる第１イオン注入マスク構造と、
前記第２半導体層上に第１ゲート絶縁膜と、前記第２半導体層と重畳する第４ゲート絶縁膜と、前記第２半導体層と重畳する第２ゲートパターンと、前記第４ゲート絶縁膜と重畳する感光膜パターンとからなる第２イオン注入マスク構造と、を形成する段階と、
ここで、前記第１イオン注入マスク構造及び第２イオン注入マスク構造を形成する段階は、
前記遮断膜上の前記第１半導体層及び第２半導体層上に延在する、第１及び第２ゲート絶縁膜及び導電膜を順次に形成する段階と、
前記導電膜上に、前記第１半導体層内に形成される前記チャンネル領域及び前記低濃度ドーピング領域と重畳される第１厚さを有する単層構造の感光膜パターンを形成し、前記第２半導体層内に形成される前記チャンネル領域と重畳される領域には第１厚さを有し、前記第２半導体層内に形成されるソース／ドレイン領域と重畳される領域には第２厚さを有する２層構造の感光膜パターンを形成する段階と、
前記各感光膜パターンをエッチングマスクとして前記延在する導電膜をパターニングして前記第１ゲート電極及び第２ゲートパターンを形成し、前記各感光膜パターンをエッチングマスクとして前記延在する第２ゲート絶縁膜をパターニングして、前記第１半導体層内に形成されるチャンネル領域及び低濃度ドーピング領域と重畳するようにパターニングされた第３ゲート絶縁膜、並びに前記第２半導体層と重畳するようにパターニングされた第４ゲート絶縁膜を形成する段階と、
以上の段階までに形成された第１及び第２イオン注入マスク構造をイオン注入マスクとして高濃度第１導電型不純物イオンを前記第１半導体層内に注入して第１導電型ソース／ドレイン領域を形成する段階と、
前記２層構造の感光膜パターンの第２厚さ部分を除去する段階と、
前記第２厚さ部分が除去された感光膜パターンをエッチングマスクとして前記第２ゲートパターンをパターニングして、第２ゲート電極を形成する段階と、を含み、
以上の段階までに形成された第１及び第２イオン注入マスク構造をイオン注入マスクとして高濃度第２導電型不純物イオンを前記第２半導体層と前記第１半導体層下部の遮断膜内に注入して第２導電型ソース／ドレイン領域を形成する段階と、前記各感光膜パターンを除去する段階と、前記感光膜パターンが除去された結果構造物をイオン注入マスクとして低濃度第１導電型不純物イオンを前記第１半導体層内に注入して低濃度ドーピング領域を形成する段階と、を有する、ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
遮断膜と、該遮断膜上に形成される第１半導体層及び第２半導体層とを有する基板を提供する段階と、
前記第１半導体層上に第１ゲート絶縁膜と、前記第１半導体層内に形成されるチャンネル領域及び低濃度ドーピング領域と重畳する第３ゲート絶縁膜と、前記第１半導体層内に形成されるチャンネル領域と重畳する第１ゲート電極と、前記第３ゲート絶縁膜と重畳する感光膜パターンとからなる第１イオン注入マスク構造と、
前記第２半導体層上に第１ゲート絶縁膜と、前記第２半導体層と重畳する第４ゲート絶縁膜と、前記第２半導体層内に形成されるチャンネル領域と重畳する第２ゲート電極と、該第２ゲート電極と重畳する感光膜パターンとからなる第２イオン注入マスク構造とを形成する段階と、
ここで、前記第１イオン注入マスク構造及び第２イオン注入マスク構造を形成する段階は、
前記遮断膜上の前記第１半導体層及び第２半導体層上に延在する、第１及び第２ゲート絶縁膜及び導電膜を順次に形成する段階と、
前記導電膜上に、前記第１半導体層内に形成される前記チャンネル領域及び前記低濃度ドーピング領域と重畳される第１厚さを有する単層構造の感光膜パターンを形成し、前記第２半導体層内に形成される前記チャンネル領域と重畳される領域には第１厚さを有し、前記第２半導体層内に形成されるソース／ドレイン領域と重畳される領域には第２厚さを有する２層構造の感光膜パターンを形成する段階と、
前記各感光膜パターンをエッチングマスクとして前記延在する導電膜をパターニングして前記第１ゲート電極及び第２ゲートパターンを形成し、前記各感光膜パターンをエッチングマスクとして前記延在する第２ゲート絶縁膜をパターニングして、前記第１半導体層内に形成されるチャンネル領域及び低濃度ドーピング領域と重畳するようにパターニングされた第３ゲート絶縁膜、並びに前記第２半導体層と重畳するようにパターニングされた第４ゲート絶縁膜を形成する段階と、
前記２層構造の感光膜パターンの第２厚さ部分を除去する段階と、
前記第２厚さ部分が除去された感光膜パターンをエッチングマスクとして前記第２ゲートパターンをパターニングして、第２ゲート電極を形成する段階と、
以上の段階までに形成された第１及び第２イオン注入マスク構造をイオン注入マスクとして高濃度第１導電型不純物イオンを前記第１半導体層内に注入して第１導電型ソース／ドレイン領域を形成する段階と、を含み、
以上の段階までに形成された第１及び第２イオン注入マスク構造をイオン注入マスクとして高濃度第２導電型不純物イオンを前記第２半導体層と前記第１半導体層下部の遮断膜内に注入して第２導電型ソース／ドレイン領域を形成する段階と、前記各感光膜パターンを除去する段階と、前記感光膜パターンが除去された結果構造物をイオン注入マスクとして低濃度第１導電型不純物イオンを前記第１半導体層内に注入して低濃度ドーピング領域を形成する段階と、を有する、ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項３】
前記第２導電型ソース／ドレイン領域を形成する段階は、前記第２半導体層内に前記第２導電型不純物イオンのドーピング濃度のピークが存在するようにすることを特徴とする請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記第２ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さ以上を有することを特徴とする請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に係り、より詳細には、工程効率に優れた薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
近年、ノート型パソコンや携帯機器などの表示装置として利用される液晶表示装置において、その駆動方式は単純マトリックス方式からアクティブマトリックス方式に移行しており、特にガラス基板上に多い薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；  ＴＦＴ）を形成した薄膜トランジスタアクティブマトリックス駆動方式が主流をなしている。
薄膜トランジスタは、ゲート線の一部であるゲート電極とチャンネルを形成する半導体層、データ線の一部であるソース電極と半導体層を中心にソース電極と向い合うドレイン電極などでなされる。薄膜トランジスタは、ゲート線を通じて伝達される走査信号によってデータ線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
【０００３】
この時、半導体層は非晶質シリコンまたは多結晶シリコンなどでなされ、ゲート電極との相対的な位置によって薄膜トランジスタは、トップゲート（ｔｏｐ  ｇａｔｅ）方式とボトムゲート（ｂｏｔｔｏｍ  ｇａｔｅ）方式とで分けられる。多結晶シリコン薄膜トランジスタの場合、ゲート電極が半導体層の上部に位置するトップゲート方式が主に利用される。
このような多結晶シリコン薄膜トランジスタは、レーザーを利用した結晶化技術の発展で非晶質シリコン薄膜トランジスタと似た温度で製作が可能で、非晶質シリコン薄膜トランジスタに比べて電子や正孔の移動度が高くて、ｎチャンネルを備えるＮＭＯＳ薄膜トランジスタとｐチャンネルを備えるＰＭＯＳ薄膜トランジスタを含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）薄膜トランジスタ具現が可能になって大型ガラス基板上の駆動回路に使用されうる（例えば、特許文献１参照）。
【０００４】
しかし、従来技術によるＣＭＯＳ薄膜トランジスタ製造方法は、ＮＭＯＳ及びＰＭＯＳ薄膜トランジスタの各々の半導体層上部の構造物と半導体層内のイオン注入領域を形成するために個別的なフォトエッチング工程で進行されるので、工程が複雑であるだけではなく工程コストが増加するという問題があった。
【０００５】
【特許文献１】韓国特許出願公開２００３−０７６４５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来のＣＭＯＳ薄膜トランジスタ製造方法における問題点に鑑みてなされたものであって、本発明の目的は、工程効率に優れた薄膜トランジスタ基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による薄膜トランジスタ基板の製造方法は、
遮断膜と、該遮断膜上に形成される第１半導体層及び第２半導体層とを有する基板を提供する段階と、前記第１半導体層上に第１ゲート絶縁膜と、前記第１半導体層内に形成されるチャンネル領域及び低濃度ドーピング領域と重畳する第３ゲート絶縁膜と、前記第１半導体層内に形成されるチャンネル領域と重畳する第１ゲート電極と、前記第３ゲート絶縁膜と重畳する感光膜パターンとからなる第１イオン注入マスク構造と、前記第２半導体層上に第１ゲート絶縁膜と、前記第２半導体層と重畳する第４ゲート絶縁膜と、前記第２半導体層と重畳する第２ゲートパターンと、前記第４ゲート絶縁膜と重畳する感光膜パターンとからなる第２イオン注入マスク構造と、を形成する段階と、
ここで、前記第１イオン注入マスク構造及び第２イオン注入マスク構造を形成する段階は、
前記遮断膜上の前記第１半導体層及び第２半導体層上に延在する、第１及び第２ゲート絶縁膜及び導電膜を順次に形成する段階と、前記導電膜上に、前記第１半導体層内に形成される前記チャンネル領域及び前記低濃度ドーピング領域と重畳される第１厚さを有する単層構造の感光膜パターンを形成し、前記第２半導体層内に形成される前記チャンネル領域と重畳される領域には第１厚さを有し、前記第２半導体層内に形成されるソース／ドレイン領域と重畳される領域には第２厚さを有する２層構造の感光膜パターンを形成する段階と、前記各感光膜パターンをエッチングマスクとして前記延在する導電膜をパターニングして前記第１ゲート電極及び第２ゲートパターンを形成し、前記各感光膜パターンをエッチングマスクとして前記延在する第２ゲート絶縁膜をパターニングして、前記第１半導体層内に形成されるチャンネル領域及び低濃度ドーピング領域と重畳するようにパターニングされた第３ゲート絶縁膜、並びに前記第２半導体層と重畳するようにパターニングされた第４ゲート絶縁膜を形成する段階と、以上の段階までに形成された第１及び第２イオン注入マスク構造をイオン注入マスクとして高濃度第１導電型不純物イオンを前記第１半導体層内に注入して第１導電型ソース／ドレイン領域を形成する段階と、前記２層構造の感光膜パターンの第２厚さ部分を除去する段階と、前記第２厚さ部分が除去された感光膜パターンをエッチングマスクとして前記第２ゲートパターンをパターニングして、第２ゲート電極を形成する段階と、を含み、
以上の段階までに形成された第１及び第２イオン注入マスク構造をイオン注入マスクとして高濃度第２導電型不純物イオンを前記第２半導体層と前記第１半導体層下部の遮断膜内に注入して第２導電型ソース／ドレイン領域を形成する段階と、前記各感光膜パターンを除去する段階と、前記感光膜パターンが除去された結果構造物をイオン注入マスクとして低濃度第１導電型不純物イオンを前記第１半導体層内に注入して低濃度ドーピング領域を形成する段階と、を有する、ことを特徴とする。
【０００８】
上記目的を達成するためになされた本発明による薄膜トランジスタ基板の製造方法は、
遮断膜と、該遮断膜上に形成される第１半導体層及び第２半導体層とを有する基板を提供する段階と、前記第１半導体層上に第１ゲート絶縁膜と、前記第１半導体層内に形成されるチャンネル領域及び低濃度ドーピング領域と重畳する第３ゲート絶縁膜と、前記第１半導体層内に形成されるチャンネル領域と重畳する第１ゲート電極と、前記第３ゲート絶縁膜と重畳する感光膜パターンとからなる第１イオン注入マスク構造と、前記第２半導体層上に第１ゲート絶縁膜と、前記第２半導体層と重畳する第４ゲート絶縁膜と、前記第２半導体層内に形成されるチャンネル領域と重畳する第２ゲート電極と、該第２ゲート電極と重畳する感光膜パターンとからなる第２イオン注入マスク構造とを形成する段階と、
ここで、前記第１イオン注入マスク構造及び第２イオン注入マスク構造を形成する段階は、
前記遮断膜上の前記第１半導体層及び第２半導体層上に延在する、第１及び第２ゲート絶縁膜及び導電膜を順次に形成する段階と、前記導電膜上に、前記第１半導体層内に形成される前記チャンネル領域及び前記低濃度ドーピング領域と重畳される第１厚さを有する単層構造の感光膜パターンを形成し、前記第２半導体層内に形成される前記チャンネル領域と重畳される領域には第１厚さを有し、前記第２半導体層内に形成されるソース／ドレイン領域と重畳される領域には第２厚さを有する２層構造の感光膜パターンを形成する段階と、前記各感光膜パターンをエッチングマスクとして前記延在する導電膜をパターニングして前記第１ゲート電極及び第２ゲートパターンを形成し、前記各感光膜パターンをエッチングマスクとして前記延在する第２ゲート絶縁膜をパターニングして、前記第１半導体層内に形成されるチャンネル領域及び低濃度ドーピング領域と重畳するようにパターニングされた第３ゲート絶縁膜、並びに前記第２半導体層と重畳するようにパターニングされた第４ゲート絶縁膜を形成する段階と、前記２層構造の感光膜パターンの第２厚さ部分を除去する段階と、前記第２厚さ部分が除去された感光膜パターンをエッチングマスクとして前記第２ゲートパターンをパターニングして、第２ゲート電極を形成する段階と、以上の段階までに形成された第１及び第２イオン注入マスク構造をイオン注入マスクとして高濃度第１導電型不純物イオンを前記第１半導体層内に注入して第１導電型ソース／ドレイン領域を形成する段階と、を含み、
以上の段階までに形成された第１及び第２イオン注入マスク構造をイオン注入マスクとして高濃度第２導電型不純物イオンを前記第２半導体層と前記第１半導体層下部の遮断膜内に注入して第２導電型ソース／ドレイン領域を形成する段階と、前記各感光膜パターンを除去する段階と、前記感光膜パターンが除去された結果構造物をイオン注入マスクとして低濃度第１導電型不純物イオンを前記第１半導体層内に注入して低濃度ドーピング領域を形成する段階と、を有する、ことを特徴とする。
【発明の効果】
【０００９】
本発明に係る薄膜トランジスタ基板及びその製造方法によれば、第１及び第２半導体層が形成されている基板上に一つのマスクを使って第１ゲート絶縁膜、第２ゲート絶縁膜及び第１及び第２ゲート電極の形成と第１及び第２半導体層内に不純物イオン注入領域を形成することによって、工程単純化を通じて収率の改善及び原価節減に効果がある。
【発明を実施するための最良の形態】
【００１０】
次に、本発明に係る薄膜トランジスタ基板及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
明細書全体にわたって同一な参照符号は同一な構成要素を示す。
【００１１】
以下、図１ないし図１２を参照して、本発明の一実施形態による薄膜トランジスタ基板を詳しく説明する。
図１を参照して、本発明の一実施形態による薄膜トランジスタ基板について説明する。  図１は、本発明の一実施形態による薄膜トランジスタ基板の概略構成図である。薄膜トランジスタ基板は、図１に示すように、画素部１０、ゲート駆動部２０、及びデータ駆動部３０を含む。
【００１２】
画素部１０は、多数のゲート線Ｇ１ないしＧｎと多数のデータ線Ｄ１ないしＤｍに連結されている多数の画素を含んで、各画素は、多数のゲート線Ｇ１ないしＧｎと多数のデータ線Ｄ１ないしＤｍに連結されたスイッチング素子Ｍと、これに連結された液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔを含む。
【００１３】
行方向に形成されている多数のゲート線Ｇ１ないしＧｎは、スイッチング素子Ｍに走査信号を伝達し、列方向に形成されている多数のデータ線Ｄ１ないしＤｍは、スイッチング素子Ｍに画像信号に該当する階調電圧を伝達する。そして、スイッチング素子Ｍは三端子素子であって、制御端子はゲート線Ｇ１ないしＧｎに連結されていて、入力端子はデータ線Ｄ１ないしＤｍに連結されており、出力端子は液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔの一端子に連結されている。液晶キャパシタＣｌｃは、スイッチング素子Ｍの出力端子と共通電極（図示せず）との間に連結されて、ストレージキャパシタＣｓｔは、スイッチング素子Ｍの出力端子と共通電極との間に連結（独立配線方式）されるか、スイッチング素子Ｍの出力端子と直上のゲート線Ｇ１ないしＧｎとの間に連結（前端ゲート方式）されうる。
【００１４】
ゲート駆動部２０は、多数のゲート線Ｇ１ないしＧｎに連結されていて、スイッチング素子Ｍを活性化させる走査信号を多数のゲート線Ｇ１ないしＧｎに提供し、データ駆動部３０は多数のデータ線Ｄ１ないしＤｍに連結されている。
ここで、スイッチング素子ＭはＭＯＳトランジスタが利用され、このようなＭＯＳトランジスタは、多結晶シリコンをチャンネル領域にする薄膜トランジスタで具現されうる。そして、ゲート駆動部２０やデータ駆動部３０もＭＯＳトランジスタで構成され、このようなＭＯＳトランジスタは、多結晶シリコンをチャンネル領域にする薄膜トランジスタで具現されうる。
【００１５】
図２を参照して、多結晶シリコンをチャンネル領域にしてＮＭＯＳとＰＭＯＳを有するＣＭＯＳ素子を備えた駆動部を含む薄膜トランジスタ基板について説明する。図２は、本発明の一実施形態による薄膜トランジスタ基板の駆動部の断面図である。
図２に示すように、透明な絶縁基板１１０上に酸化シリコンまたは窒化シリコンからなる遮断膜１１１が形成されていて、遮断膜１１１上には、例えばｎ型及びｐ型不純物イオンが高濃度で各々ドーピングされているソース領域１５３ｎ、１５３ｐとドレイン領域１５５ｎ、１５５ｐ、及び不純物イオンがドーピングされないチャンネル領域１５４ｎ、１５４ｐが、各々多結晶シリコンからなる第１及び第２半導体層１５０ｎ、１５０ｐに形成されている。
【００１６】
ＮＭＯＳトランジスタの場合、ソース領域１５３ｎとチャンネル領域１５４ｎの間、ドレイン領域１５５ｎとチャンネル領域１５４ｎの間に、ｎ型不純物イオンが低濃度に注入されている低濃度ドーピング領域１５２ｎが各々形成されている。
また、ＮＭＯＳトランジスタのソース領域１５３ｎとドレイン領域１５５ｎの下部に形成されている遮断膜１１１には、ｐ型不純物イオンが高濃度で注入されている領域が形成されている。このようなｐ型高濃度ドーピング領域のドーピング濃度のピークは、ＮＭＯＳトランジスタのソース領域１５３ｎ及びドレイン領域１５５ｎの直下にある遮断膜１１１でのドーピング濃度のピーク１１２ｐより後述する第１ゲート絶縁膜４０１の直下にある遮断膜１１１でのドーピング濃度のピーク１１３ｐのほうがより深いところに形成されている。これについては、後述する薄膜トランジスタ基板の製造方法で詳しく説明する。
【００１７】
多結晶シリコンからなる第１及び第２半導体層１５０ｎ、１５０ｐを含む基板１１０の上には、例えば酸化シリコンからなる第１ゲート絶縁膜４０１が形成されている。このような第１ゲート絶縁膜４０１の上に、例えば窒化シリコンからなる第２ゲート絶縁膜４０２ｎ、４０２ｐが形成されている。
【００１８】
上記したように、ゲート絶縁膜を二重層膜構造として使う理由は次のようである。
多結晶シリコンからなる半導体層を含む薄膜トランジスタのスレッショルド電圧Ｖｔｈの減少のためにはゲート絶縁膜の厚さを薄くすることが必要である。従来の酸化シリコン膜の単一膜でゲート絶縁膜を形成する場合、酸化シリコン膜の誘電定数は３．９ほどに過ぎず、Ｖｔｈ減少に限界があり、Ｖｔｈ減少のためにゲート絶縁膜の厚さを減少させる場合、降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）が減少するので、静電気による不良の増加が憂慮された。したがって、本発明の一実施形態による薄膜トランジスタでは、ゲート絶縁膜として二重層膜構造、すなわち第１ゲート絶縁膜４０１として酸化シリコン膜を、第２ゲート絶縁膜４０２ｎ、４０２ｐとして酸化シリコン膜の誘電定数の約２倍の値を有する窒化シリコン膜を使うことによって、スレッショルド電圧Ｖｔｈの減少及び薄膜トランジスタの性能向上が可能である。
【００１９】
第１ゲート絶縁膜４０１は、多結晶シリコンからなる第１及び第２半導体層１５０ｎ、１５０ｐの全体を覆って形成される。この時、第１ゲート絶縁膜４０１は、第１及び第２半導体層１５０ｎ、１５０ｐのソース領域１５３ｎ、１５３ｐ及びドレイン領域１５５ｎ、１５５ｐと後述するソース電極１７３ｎ、１７３ｐ及びドレイン電極１７５ｎ、１７５ｐを各々電気的に連結するための通路としての第１及び第２コンタクトホール１４１ｎ、１４１ｐ、１４２ｎ、１４２ｐが形成されている。
【００２０】
第２ゲート絶縁膜４０２ｎ、４０２ｐは、ＮＭＯＳトランジスタでは第１ゲート絶縁膜４０１上の第１半導体層１５０ｎ内に形成されたチャンネル領域１５４ｎ及びチャンネル領域１５４ｎに各々隣接して形成されている低濃度ドーピング領域１５２ｎと重畳して形成されており、ＰＭＯＳトランジスタでは、第１ゲート絶縁膜４０１上の第２半導体層１５０ｐと重畳して形成されている。ＰＭＯＳトランジスタの第２ゲート絶縁膜４０２ｐには、第１ゲート絶縁膜４０１の第１及び２コンタクトホール１４１ｐ、１４２ｐが延長して形成されている。この時、第２ゲート絶縁膜４０２ｎ、４０２ｐは、その厚さが第１ゲート絶縁膜４０１と等しいかそれ以上の厚さを持たなければならず、その理由については薄膜トランジスタ基板の製造方法で説明する。
【００２１】
ＮＭＯＳとＰＭＯＳトランジスタの第２ゲート絶縁膜４０２ｎ、４０２ｐの上には、各々第１及び第２ゲート電極１２４ｎ、１２４ｐが形成されている。第１ゲート電極１２４ｎは、第１半導体層１５０ｎ内に形成されたチャンネル領域１５４ｎと重畳して形成されて、第２ゲート電極１２４ｐは、第２半導体層１５０ｐ内に形成されたチャンネル領域１５４ｐと重畳して形成されている。
第１及び第２ゲート電極１２４ｎ、１２４ｐが形成されている構造物上に層間絶縁膜６０１が形成されている。このような層間絶縁膜６０１には、ソース領域１５３ｎ、１５３ｐ及びドレイン領域１５５ｎ、１５５ｐを各々ソース電極１７３ｎ、１７３ｐ及びドレイン電極１７５ｎ、１７５ｐと電気的に連結するために第１ゲート絶縁膜４１０に形成されている第１及び第２コンタクトホール１４１ｎ、１４１ｐ、１４２ｎ、１４２ｐが延長して形成されている。
【００２２】
層間絶縁膜６０１上には、ＮＭＯＳとＰＭＯＳトランジスタのソース電極１７３ｎ、１７３ｐが形成されて、第１コンタクトホール１４１ｎ、１４１ｐを通じてソース領域１５３ｎ、１５３ｐに各々電気的に連結されており、チャンネル領域１５４ｎ、１５４ｐを中心にソース電極１７３ｎ、１７３ｐの向こう側には第２コンタクトホール１４２ｎ、１４２ｐを通じてドレイン領域１５５ｎ、１５５ｐに各々連結されているドレイン電極１７５ｎ、１７５ｐが形成されている。この時、ＮＭＯＳトランジスタのドレイン電極１７５ｎは、ＰＭＯＳトランジスタのソース電極１７３ｐと連結されている。
【００２３】
上述した本発明の一実施形態による薄膜トランジスタ基板の製造方法を図面を参照して、詳しく説明する。図３は、本発明の一実施形態による薄膜トランジスタ基板の製造方法の順序を示した工程フローチャートであり、図４ないし図１２は、本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【００２４】
図３を参照すると、先に遮断膜上に形成された第１及び第２半導体層の上に、第１及び第２ゲート絶縁膜及び導電膜を順次に形成する（ステップＳ１１）。
より詳しく説明すれば、図４に示すように、透明な絶縁基板１１０上に遮断膜１１１を形成する。この時、使われる透明絶縁基板１１０としては、ガラス、石英またはサファイアなどを使うことができ、遮断膜１１１は、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を蒸着して形成する。遮断膜１１１は、基板１１０から第１及び第２半導体層１５０ｎ、１５０ｐに不純物などが拡散することを防止するためのもので、例えば約５０００Åの厚さに形成されうる。
【００２５】
引き続き、遮断膜１１１上に非晶質シリコンを、例えば５００Åの厚さに蒸着して非晶質シリコン層を形成する。非晶質シリコン層をレーザー熱処理（ｌａｓｅｒ  ａｎｎｅａｌｉｎｇ）、炉熱処理（ｆｕｒｎａｃｅ  ａｎｎｅａｌｉｎｇ）または固相結晶化工程を通じて非晶質シリコンを結晶化した後、フォトエッチング方法でパターニングして多結晶シリコンからなる第１及び第２半導体層１５０ｎ、１５０ｐを形成する。
【００２６】
次いで、多結晶シリコンからなる第１及び第２半導体層１５０ｎ、１５０ｐが形成されている基板１１０上に、酸化シリコン及び窒化シリコンの絶縁物質を順次に蒸着して第１ゲート絶縁膜４０１と第２ゲート絶縁膜４０２を形成する。この時、第２ゲート絶縁膜４０２は、第１ゲート絶縁膜４０１と同じ厚さを持つか、それ以上の厚さを持たなければならない。例えば、第１ゲート絶縁膜４０１の厚さが３５０Åの場合、第２ゲート絶縁膜４０２の厚さは４５０Åであり得るが、これに限定されるものではない。
引き続き、第２ゲート絶縁膜４０２上にアルミニウム、クロム、モリブデン、またはこれらの合金からなる単一膜または多層膜を蒸着してゲート用導電膜１２０を形成する。この時、ゲート用導電膜１２０は、例えば３２００Åの厚さに形成されうるが、これに限定されず、素子特性によって多様な厚さを持つことができる。
【００２７】
次に、導電膜上に第１及び第２感光膜パターンを形成する（図３のステップＳ１２）。
図５に示すように、ゲート用導電膜１２０上に感光膜を形成して光を遮断する遮光部２１１、２１２、光を透過する透光部２２１、２２２、２２３、及び光を部分的を透過させるスリット部２３１、２３２を含む光マスク２００を用いてフォトリソグラフィ工程で感光膜を露光及び現像して、第１及び第２感光膜パターン３１０、３２０を形成する。
第１感光膜パターン３１０は、光マスク２００の遮光部２１１に対応する領域に第１厚さ（ｄ１）の断層構造を有して形成される。このような第１感光膜パターン３１０は、第１半導体層１５０ｎ内に形成しようとするチャンネル領域（図２の１５４ｎ）の大きさによって変わる。
【００２８】
第２感光膜パターン３２０は、光マスク２００の遮光部２１２に対応する領域では第１厚さ（ｄ１）を有し、光マスク２００のスリット部２３１、２３２に対応する領域では第２厚さを有する。すなわち、第２感光膜パターン３２０は、第１厚さ（ｄ１）の高層部と第２厚さ（ｄ２）の低層部を有する二層構造を有する。第２感光膜パターン３２０の高層部（ｗ１）は、第２半導体層１５０ｐ内の形成しようとするチャンネル領域１５４ｐの大きさに依存して、低層部（ｗ２、ｗ３）は、各々第２半導体層１５０ｐ内の形成しようとするソース領域１５３ｐ及びドレイン領域１５５ｐの大きさに依存する。
第１及び第２感光膜パターン３１０、３２０は、例えば感光膜を所定の形状にパターニングした後、加熱収縮してその断面が台形形状（ｔｒａｐｅｚｏｉｄａｌ  ｐｒｏｆｉｌｅ  ｓｈａｐｅ）になるようにしたり、溶融型感光膜を使って加熱して、その断面を半球型にしたりなどして、目的するところによって多様な形状を有するように形成できる。
【００２９】
このような第１及び第２感光膜パターン３１０、３２０は、ゲート用導電膜１２０をゲート電極にパターニングするためのエッチングマスクで使われるだけでなく、同時に第２ゲート絶縁膜をパターニングするためのエッチングマスクとしても使われうる。また、第１及び第２半導体層１５０ｎ、１５０ｐのソース領域及びドレイン領域を形成するためのイオン注入マスクとしても使われうる。本実施形態では、スリット部を含む光マスクを用いて二層構造を有する感光膜パターンを形成する方法を説明したが、これは例示的なものに過ぎず、ハーフトーン（ｈａｌｆｔｏｎｅ）マスクなどを利用しても二層構造を有する感光膜パターンを形成でき、これに限定されるものではない。
【００３０】
次に、第１ゲート電極及び第２ゲートパターンを形成する（図３のステップＳ１３）。
図６に示すように、ゲート用導電膜（図５の１２０）上に形成された第１及び第２感光膜パターン３１０、３２０をエッチングマスクとしてゲート用導電膜１２０をパターニングして、第１ゲート電極１２４ｎ及び第２ゲートパターン１２０ｐを形成する。この時、ゲート用導電膜１２０を等方性エッチング、例えば湿式エッチングして両側壁をオーバーエッチ（ｏｖｅｒ  ｅｔｃｈ）して第１ゲート電極１２４ｎ及び第２ゲートパターン１２０ｐを形成して、その側壁は以後の工程で形成される上部膜との密着性を増加させるために断面形状が傾斜を有するテーパー構造に形成することが望ましい。
【００３１】
次に、第２ゲート絶縁膜をパターニングする（図３のステップＳ１４）。
図７に示すように、第２ゲート絶縁膜４０２を第１及び第２感光膜パターン３１０、３２０をエッチングマスクとしてエッチバック（ｅｔｃｈｂａｃｋ）して、パターニングされた第２ゲート絶縁膜４０２ｎ、４０２ｐを形成する。第１ゲート電極１２４ｎ下部に形成された第２ゲート絶縁膜４０２ｎは、第１ゲート電極１２４ｎの幅よりさらに広い幅を有する。第２ゲート絶縁膜４０２ｎと第１半導体層１５０ｎとの幅の差によって、後述する低濃度ドーピング領域が定義される。
【００３２】
次に、第１半導体層内にソース領域及びドレイン領域を形成する（図３のステップＳ１５）。
図８に示すように、第１半導体層１５０ｎ上の第１ゲート絶縁膜４０１、第２ゲート絶縁膜４０２ｎ、第１ゲート電極１２４ｎ及び第１感光膜パターン３１０と、第２半導体層１５０ｐ上の第１ゲート絶縁膜４０１、第２ゲート絶縁膜４０２ｐ、第２ゲートパターン１２０ｐ及び第２感光膜パターン３２０を各々イオン注入マスクとして高濃度のｎ型不純物イオン（Ｎ＋）を第１半導体層１５０ｎ内に注入してソース領域１５３ｎ、ドレイン領域１５５ｎ及びチャンネル領域１５４ｎを形成する。
【００３３】
この時、チャンネル領域１５４ｎは、第１半導体層１５０ｎの第１感光膜パターン３１０と重畳される領域下に位置し、それゆえに不純物イオンが注入されず、ソース領域１５３ｎとドレイン領域１５５ｎが分離される。また、第２半導体層１５０ｐの場合、第２半導体層１５０ｐと重畳して形成されている上部構造物によって第２半導体層１５０ｐには、不純物イオンが注入されない。この時、不純物イオン注入にＰＨ３などを使うことができ、ドーズ量及びイオン注入エネルギーは、各素子の特性に適するように調節して第１半導体層１５０ｎ内にドーピング濃度のピークがくるように形成されうるようにする。
【００３４】
次に、第１及び第２感光膜パターンを部分的にアッシングした後、第２ゲート電極を形成する（図３のステップＳ１６）。
図９に示すように、第１及び第２感光膜パターン（図８の３１０、３２０）をアッシング工程を適用して、第２感光膜パターンの第２厚さ（ｄ２）を有する低層部（図８のｗ２、ｗ３）を除去して高層部（ｗ１）のみを残して、続いて、このような第２感光膜パターン３２０’をエッチングマスクとして第２ゲートパターン（図８の１２０ｐ）をパターニングして、第２ゲート電極１２４ｐを形成する。
【００３５】
次に、第２半導体層内にソース領域及びドレイン領域を形成する（図３のステップＳ１７）。
図１０に示すように、第１半導体層１５０ｎ上の第１ゲート絶縁膜４０１、第２ゲート絶縁膜４０２ｎ、第１ゲート電極１２４ｎ及び第１感光膜パターン３１０と、第２半導体層１５０ｐ上の第１ゲート絶縁膜４０１、第２ゲート絶縁膜４０２ｐ、第２ゲート電極１２４ｐ及び低層部が除去された第２感光膜パターン３２０’を各々イオン注入マスクとして高濃度のｐ型不純物イオン（Ｐ＋）、例えばＢ２Ｈ６などを第２半導体層１５０ｐ内に注入してソース領域１５３ｐ、ドレイン領域１５５ｐ及びチャンネル領域１５４ｐを形成する。
【００３６】
チャンネル領域１５４ｐは、第２半導体層領域１５０ｐの低層部が除去された第２感光膜パターン３２０’と重畳される領域下に位置し、それゆえ、不純物イオンが注入されず、ソース領域１５３ｐとドレイン領域１５５ｐが分離するされる。この時、第２半導体層１５０ｐ内にｐ型不純物イオンのドーピング濃度のピークがくるように形成させるためには、比較的高いイオン注入エネルギーを使ってｐ型不純物イオンを注入しなければならない。その理由は、第２半導体層１５０ｐのソース領域１５３ｐ及びドレイン領域１５５ｐ上部には、第１ゲート絶縁膜４０１及び第２ゲート絶縁膜４０２ｐが順次に形成されているためである。
【００３７】
一方、第１半導体層１５０ｎのソース領域１５３ｎ及びドレイン領域１５５ｎ上部には、第１ゲート絶縁膜４０１ｎのみ形成されているために比較的高いイオン注入エネルギーで注入されるｐ型不純物イオンは、第１半導体層１５０ｎの下部に位置する遮断膜１１１に注入される。この場合、第１ゲート絶縁膜４０１より第２ゲート絶縁膜４０２ｎ、４０２ｐが厚いほど、すなわち第１ゲート絶縁膜４０１と第２ゲート絶縁膜４０２ｎ、４０２ｐとの厚さの差が大きいほど第１半導体層１５０ｎ下部の遮断膜１１１に形成されるｐ型不純物イオンのドーピング濃度のピーク１１２ｎ、１１２ｐ、１１３ｎ、１１３ｐの深みが深くなる。また、第１半導体層１５０ｎのソース領域１５３ｎ及びドレイン領域１５５ｎの直下に形成された遮断膜１１１でのｐ型不純物イオンのドーピング濃度のピーク１１２ｎ、１１２ｐの深みより、第１ゲート絶縁膜４０１の直下にある遮断膜１１１でのｐ型不純物イオンのドーピング濃度のピーク１１３ｎ、１１３ｐの深みがさらに深くなる。
【００３８】
次に、第１半導体領域内に低濃度ドーピング領域を形成する（図３のステップＳ１７）。
図１１に示すように、第１感光膜パターン３１０及び第２感光膜パターン３２０’を除去した構造物をイオン注入マスクとして低濃度のｎ型不純物イオン（Ｎ−）を注入して第１半導体層１５０ｎ内に低濃度ドーピング領域１５２ｎを形成する。
【００３９】
次に、図１２に示すように、低濃度ドーピング領域まで形成された構造物をすべて覆うように絶縁物質を積層して層間絶縁膜６０１を形成する。以後、層間絶縁膜６０１は、マスクを利用したフォトエッチング工程にてパターニングしてソース領域１５３ｎ、１５３ｐ及びドレイン領域１５５ｎ、１５５ｐを露出する第１コンタクトホール１４１ｎ、１４１ｐ及び第２コンタクトホール１４２ｎ、１４２ｐを形成する。
【００４０】
次に、図２にもどって参照すると、層間絶縁膜６０１上にデータ用導電膜を形成した後、マスクを利用したフォトエッチング工程にてパターニングしてソース電極１７３ｎ、１７３ｐ及びドレイン電極１７５ｎ、１７５ｐを形成する。ソース電極１７３ｎ、１７３ｐは、第１コンタクトホール１４１ｎ、１４１ｐを通じてソース領域１５３ｎ、１５３ｐと各々連結されて、ドレイン電極１７５ｎ、１７５ｐは、第２コンタクトホール１４２ｎ、１４２ｐを通じてドレイン領域１５５ｎ、１５５ｐと各々連結される。
【００４１】
ソース電極１７３ｎ、１７３ｐ及びドレイン電極１７５ｎ、１７５ｐは、アルミニウムまたはアルミニウム合金のようなアルミニウム含有金属またはモリブデンまたはモリブデン合金の単一層やアルミニウム合金層とクロム（Ｃｒ）やモリブデン（Ｍｏ）合金層などからなりうる複数層の導電物質を蒸着してデータ用導電膜として形成した後、パターニングして形成する。この時、データ用導電膜もゲート用導電膜と同じ導電物質及びエッチング方法にパターニングすることができ、ソース電極１７３ｎ、１７３ｐ及びドレイン電極１７５ｎ、１７５ｐの側面の断面形状は、上部膜との密着性のために一定な傾斜を有するテーパー構造に形成することが望ましい。
【００４２】
次に、本発明の他の実施形態による薄膜トランジスタ基板の製造方法について説明する。図１３は、本発明の他の実施形態による薄膜トランジスタ基板の製造方法の順序を示した工程フローチャートであり、図１４は、本発明の他の実施形態による薄膜トランジスタ基板の製造方法を説明するための中間構造物の断面図である。
【００４３】
本発明の他の実施形態による薄膜トランジスタ基板の製造方法は、第１半導体層内にソース領域及びドレイン領域を形成する段階が第２半導体層内にソース領域及びドレイン領域を形成する段階直前に行われるということを除き、上述の本発明の一実施形態による薄膜トランジスタ基板の製造方法と同一なので、図４ないし図７、図９、図１０ないし図１４を参照して、本発明の一実施形態との差を中心に説明する。
【００４４】
まず、図４に示すように、遮断膜１１１上の第１及び第２半導体層１５０ｎ、１５０ｐ上に第１及び第２ゲート絶縁膜４０１、４０２及びゲート用導電膜１２０を順次に形成する（図１３のステップＳ２１）。
次に、図５に示すように、ゲート用導電膜１２０上に第１半導体層１５０ｎと重畳する領域には、第１厚さ（ｄ１）を有する第１感光膜パターン３１０を形成して、第２半導体層１５０ｐと重畳する領域には、第１厚さ（ｄ１）を有する高層部（ｗ１）と第１厚さ（ｄ１）より薄い第２厚さ（ｄ２）を有する低層部（ｗ２、ｗ３）を有する二層構造の第２感光膜パターン３２０を形成する（図１３のステップＳ２２）。
【００４５】
次に、図６に示すように、第１及び第２感光膜パターン３１０、３２０をエッチングマスクとしてゲート用導電膜１２０を等方性エッチングして第１ゲート電極１２４ｎ及び第２ゲートパターン１２０ｐを形成する（図１３のステップＳ２３）。
次に、図７に示すように第１及び第２感光膜パターン３１０、３２０をエッチングマスクとして第２ゲート絶縁膜４０２をエッチバックしてパターニングされた第２ゲート絶縁膜４０２ｎ、４０２ｐを形成する（図１３のステップＳ２４）。
【００４６】
次に、図９に示すように、第１及び第２感光膜パターン３１０、３２０をアッシング工程を適用して第２感光膜パターンの低層部（ｗ２、ｗ３）が除去された第２感光膜パターン３２０’を形成した後、これをエッチングマスクとして第２ゲートパターン１２０ｐを第２ゲート電極１２４ｐにパターニングする（図１３のステップＳ２５）。
次に、第１半導体層内にソース領域及びドレイン領域を形成する（図１３のステップＳ２６）。
【００４７】
次に、図１４に示すように、第１半導体層１５０ｎ上の第１ゲート絶縁膜４０１、第２ゲート絶縁膜４０２ｎ、第１ゲート電極１２４ｎ及び第１感光膜パターン３１０と、第２半導体層１５０ｐ上の第１ゲート絶縁膜４０１、第２ゲート絶縁膜４０２ｐ、第２ゲート電極１２４ｐ及び低層部が除去された第２感光膜パターン３２０’を各々イオン注入マスクとして高濃度のｎ型不純物イオン（Ｎ＋）を第１半導体層１５０ｎ内に注入してソース領域１５３ｎ、ドレイン領域１５５ｎ及びチャンネル領域１５４ｎを形成する。ｎ型不純物イオン注入に使われる物質としては、ＰＨ３などがあり、ドーズ量及びイオン注入エネルギーは各素子の特性に適するように調節して、第１半導体層１５０ｎ内にドーピング濃度のピークがくるように形成する。第１半導体層１５０ｎ内にドーピング濃度のピークがくるよう形成されるように不純物イオンのドーズ量及びイオン注入エネルギーが調節されるので、上部に第２ゲート絶縁膜４０２ｐ及び第１ゲート絶縁層４０１が覆っている第２半導体層１５０ｐには、ｎ型不純物イオンが注入されない。
【００４８】
次に、図１０に示すように、第１半導体領域１５０ｎ内にソース領域１５３ｎ及びドレイン領域１５５ｐまで形成されている構造物をイオン注入マスクとして高濃度のｐ型不純物イオン（Ｐ＋）、例えばＢ２Ｈ６などを第２半導体層１５０ｐ内に注入してソース領域１５３ｐ、ドレイン領域１５５ｐ及びチャンネル領域１５４ｐを形成する（図１３のステップＳ２７）。
次に、図１１に示すように、第１及び第２感光膜パターン３１０、３２０’を除去した構造物をイオン注入マスクとして低濃度のｎ型不純物イオン（Ｎ−）、例えばＰＨ３などを第１半導体層１５０ｎ内に注入して低濃度ドーピング領域１５２ｎを形成する（図１３のステップＳ２８）。
【００４９】
次に、図１２に示すように、低濃度ドーピング領域まで形成された構造物をすべて覆うように絶縁物質を積層して層間絶縁膜６０１を形成した後、ソース領域１５３ｎ、１５３ｐ及びドレイン領域１５５ｎ、１５５ｐを露出する第１コンタクトホール１４１ｎ、１４１ｐ及び第２コンタクトホール１４２ｎ、１４２ｐを形成する。
次に、図２にもどって参照すると、層間絶縁膜６０１上に、第１コンタクトホール１４１ｎ、１４１ｐを通じてソース領域１５３ｎ、１５３ｐと各々連結されるソース電極１７３ｎ、１７３ｐと第２コンタクトホール１４２ｎ、１４２ｐを通じてドレイン領域１５５ｎ、１５５ｐと連結されるドレイン電極１７５ｎ、１７５ｐを形成する。
【００５０】
上記したような本発明の他の実施形態では、第１半導体層内にソース領域及びドレイン領域を形成する段階後、第２半導体層内にソース領域及びドレイン領域を形成する段階の順序で薄膜トランジスタ基板を製造する場合に限定して説明したが、これは例示的なものに過ぎず、第１半導体層内にソース領域及びドレイン領域を形成する段階は、第２半導体層内にソース領域及びドレイン領域を形成する段階より前に行うことも可能である。
【００５１】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００５２】
本発明は、薄膜トランジスタ基板を用いた液晶表示装置及びそれらを使用したノート型パソコンや携帯機器などに適用されうる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態による薄膜トランジスタ基板の概略構成図である。
【図２】本発明の一実施形態による薄膜トランジスタ基板の駆動部の断面図である。
【図３】本発明の一実施形態による薄膜トランジスタ基板の製造方法の順序を示した工程フローチャートである。
【図４】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図５】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図６】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図７】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図８】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図９】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図１０】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図１１】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図１２】本発明の一実施形態による薄膜トランジスタ基板の製造方法を説明するための各段階別工程の中間構造物の断面図である。
【図１３】本発明の他の実施形態による薄膜トランジスタ基板の製造方法の順序を示した工程フローチャートである。
【図１４】本発明の他の実施形態による薄膜トランジスタ基板の製造方法を説明するための中間構造物の断面図である。
【符号の説明】
【００５４】
１００        基板
１１２ｎ，１１２ｐ，１１３ｎ，１１３ｐ    ドーピング濃度のピーク
１２４ｎ      第１ゲート電極
１２４ｐ      第２ゲート電極
１４１ｎ、１４１ｐ    第１コンタクトホール
１４２ｎ、１４２ｐ    第２コンタクトホール
１５０ｎ，１５０ｐ    第１及び第２半導体層
１５２ｎ      低濃度ドーピング領域
１５３ｎ，１５３ｐ    ソース領域
１５４ｎ，１５４ｐ    チャンネル領域
１５５ｎ，１５５ｐ    ドレイン領域
１７３ｎ、１７３ｐ    ソース電極
１７５ｎ、１７５ｐ    ドレイン電極
４０１        第１ゲート絶縁膜
４０２ｎ，４０２ｐ    第２ゲート絶縁膜
６０１        層間絶縁膜
【図１】
0005348362.tif 000002
【図２】
0005348362.tif 000003
【図３】
0005348362.tif 000004
【図４】
0005348362.tif 000005
【図５】
0005348362.tif 000006
【図６】
0005348362.tif 000007
【図７】
0005348362.tif 000008
【図８】
0005348362.tif 000009
【図９】
0005348362.tif 000010
【図１０】
0005348362.tif 000011
【図１１】
0005348362.tif 000012
【図１２】
0005348362.tif 000013
【図１３】
0005348362.tif 000014
【図１４】
0005348362.tif 000015