(57)【特許請求の範囲】
【請求項１】
絶縁基板上にゲート層、ゲート絶縁膜、半導体層、ドレイン層およびパッシベーション層を設け、かつ前記パッシベーション層の上に配置された導電層がコンタクトホール部を介して前記ゲート層若しくは前記ドレイン層と接続される薄膜トランジスタにおいて、
前記パッシベーション層が、表面側を高速エッチングレート層、基板側を低速エッチングレート層の２層以上で形成されると共に、前記コンタクトホール部の前記高速エッチングレート層端部の形状が基板側に向けて垂直若しくは末広がりの逆テーパ形状であり、前記コンタクトホール部の前記低速エッチングレート層端部の形状が基板側に向けてしり窄まりの順テーパ形状であり、且つ、前記高速エッチングレート層の膜厚が前記導電層の膜厚以下であることを特徴とする薄膜トランジスタ。
【請求項２】
パッシベーション層を窒化シリコン（ＳｉＮ）とする請求項１に記載の薄膜トランジスタ。
【請求項３】
パッシベーション層ＳｉＮにおける、高速エッチングレート層のエッチングレートを、低速エッチングレート層のエッチングレートの１．１倍以上とする請求項２に記載の薄膜トランジスタ。
【請求項４】
パッシベーション層ＳｉＮにおける、高速エッチングレート層のＮ−Ｈ／Ｓｉ−Ｈ比を、低速エッチングレート層のＮ−Ｈ／Ｓｉ−Ｈ比の２．３倍以上とする請求項２に記載の薄膜トランジスタ。
【請求項５】
パッシベーション層ＳｉＮにおける、高速エッチングレート層のＮ／Ｓｉ組成比を、低速エッチングレート層のＮ／Ｓｉ組成比の１．７倍以上とする請求項２に記載の薄膜トランジスタ。
【請求項６】
絶縁基板を透明絶縁部材とし、ゲート絶縁膜をＳｉＮとし、導電膜を酸化インジウム−錫（ＩＴＯ）とし、ゲート層、ドレイン層を金属または合金の単層または積層とする請求項１に記載の薄膜トランジスタ。
【請求項７】
請求項１乃至６のうちの１項に記載の薄膜トランジスタを有することを特徴とする薄膜トランジスタアレイ基板。
【請求項８】
請求項７に記載の薄膜トランジスタアレイ基板を搭載したことを特徴とする液晶表示装置。
【請求項９】
絶縁基板上にゲート層、ゲート絶縁膜、半導体層、ドレイン層およびパッシベーション層を形成し、前記パッシベーション層の上に配置された導電層がコンタクトホール部を介して前記ゲート層若しくは前記ドレイン層と接続される薄膜トランジスタの製造方法において、
前記パッシベーション層を、表面側を高速エッチングレート層、基板側を低速エッチングレート層の２層以上で形成すると共に、前記コンタクトホール部の前記高速エッチングレート層端部の形状を基板側に向けて垂直若しくは末広がりの逆テーパ形状とし、前記コンタクトホール部の前記低速エッチングレート層端部の形状を基板側に向けてしり窄まりの順テーパ形状とし、前記高速エッチングレート層の膜厚を前記導電層の膜厚以下にすることを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
パッシベーション層をＳｉＮとする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１１】
パッシベーション層ＳｉＮにおける、高速エッチングレート層のエッチングレートを、低速エッチングレート層のエッチングレートの１．１倍以上とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
パッシベーション層ＳｉＮにおける、高速エッチングレート層のＮ−Ｈ／Ｓｉ−Ｈ比を、低速エッチングレート層のＮ−Ｈ／Ｓｉ−Ｈ比の２．３倍以上とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
パッシベーション層ＳｉＮにおける、高速エッチングレート層のＮ／Ｓｉ組成比を、低速エッチングレート層のＮ／Ｓｉ組成比の１．７倍以上とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記２層以上のパッシベーション層を、同一成膜室にて形成する請求項１０乃至１３のうちの１項に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記２層以上のパッシベーション層を、複数の成膜室にて形成する請求項１０乃至１３のうちの１項に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記２層以上のパッシベーション層を、ドライエッチングにてエッチングする請求項１０乃至１３のうちの１項に記載の薄膜トランジスタの製造方法。
【請求項１７】
ＳｉＮのエッチングレートをフォトレジストのエッチングレートの１．１倍以上とする請求項１０乃至１６のうちの１項に記載の薄膜トランジスタの製造方法。
【請求項１８】
パッシベーション層のエッチングレートの制御を、プラズマＣＶＤにおいて、導入ガス流量を調整して行う請求項１０乃至１７のうちの１項に記載の薄膜トランジスタの製造方法。
【請求項１９】
請求項９乃至１８のうちの１項に記載の薄膜トランジスタの製造方法により薄膜トランジスタを形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項２０】
請求項１９に記載の薄膜トランジスタアレイ基板の製造方法により薄膜トランジスタアレイ基板を形成することを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法に関し、特に絶縁膜のエッチング時にその形状を制御できる薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法に関する。
【背景技術】
【０００２】
一般に、液晶表示装置は、薄膜トランジスタを配列した薄膜トランジスタアレイ基板が用いられている。この薄膜トランジスタアレイ基板の製造方法においては、ガラスなどの基板上に、ゲート絶縁膜、半導体層を設け、さらにパッシベーション層を設けている。これらパッシベーション層及びゲート絶縁膜のエッチングは、マスクであるフォトレジストとパッシベーション層及びゲート絶縁膜のエッチングレートを同等、若しくはフォトレジストを速くすることにより、フォトレジストの後退にてエッチング形状をテーパ形状としていた。
【０００３】
通常、単位装置あたりの生産能力を向上させるために、ドライエッチング条件のエッチングレートを高速化することがある。しかし、このエッチングレートを高速化するドライエッチング条件を適用した場合、パッシベーション層及びゲート絶縁膜のエッチングレートに、フォトレジストのエッチングレートが追従せずに、パッシベーション部が垂直若しくは逆テーパ形状となることがある。このような場合、パッシベーション層の上に配置されコンタクトホールを介してゲート層若しくはドレイン層と電気的接続される導電層に、段切れを引き起こし、表示装置の点欠陥等の原因となる。
【０００４】
通常（従来例１）の液晶表示装置は、薄膜トランジスタを配列した薄膜トランジスタアレイ基板が用いられている。図５はこの薄膜トランジスタアレイ基板の平面図であり、図６はその薄膜トランジスタ（ＴＦＴ）の部分の断面図である。
【０００５】
図５、図６において、ガラス等の透明絶縁基板１上に、ゲート配線、ゲート電極、ゲート端子を形成するゲート層２を有している。このゲート層２の上層には、ゲート層２を被覆するゲート絶縁膜３を有し、ゲート電極上にアイランド状に形成した半導体層４を有している。この半導体層４の上層には、ドレイン配線、ドレイン電極、ソース電極、ドレイン端子を形成するドレイン層５を有ししている。このドレイン層５の上層には、パッシベーション層６を設け、このパッシベーション層６の上層に、画素電極部７ａ、ゲート端子部、ドレイン端子部を形成する導電層の画素電極層７を有している。ただし、ドレイン層５のソース電極には、ソース電極上のパッシベーション層６を除去してコンタクトホールを形成し、このコンタクトホール部９を介してソース電極と画素電極部７ａとを接続している。また、ゲート端子部１１は、ゲート層２のゲート絶縁膜３、パッシベーション層６を除去してコンタクトホールを設け、このコンタクトホール部に画素電極層７の導電層を形成して外部接続端子と接続し、ドレイン端子部１３も、ドレイン層５上のパッシベーション層６を除去してコンタクトホールを設け、このコンタクトホール部９に画素電極層７の導電層を形成して外部接続端子と接続している。
【０００６】
薄膜トランジスタ（ＴＦＴ）１２は、図５に示される半導体膜４の領域に設けられる。すなわち、ゲート層２上のゲート電極と、ドレイン層５上のドレイン電極と、ソース電極とからなる。
【０００７】
このＴＦＴの構造において、パッシベーション層６およびゲート絶縁膜３はドライエッチングを行って形成される。これらパッシベーション層６、ゲート絶縁膜３を形成する場合、マスクであるフォトレジスト８とパッシベーション層６，ゲート絶縁膜３のエッチングレートを同等、若しくはフォトレジスト８のエッチングレートを速くすることにより、フォトレジスト８がエッチングにより後退し、パッシベーション層６、ゲート絶縁膜３のエッチング形状をテーパ形状にしている。
【０００８】
図７〜図１０は液晶表示装置の薄膜トランジスタアレイ基板の製造工程を説明する断面図で、各図の（ａ）、（ｂ）および（ｃ）は、それぞれ図５のゲート端子部１１のＡ−Ａ’、ＴＦＴ１２のコンタクトホール部９のＢ−Ｂ’およびドレイン端子部１３のＣ−Ｃ’部分の製造途中の断面図をそれぞれ示している。
【０００９】
図７（ａ）、（ｂ）および（ｃ）は、ゲート端子部１１、ＴＦＴ１２のコンタクトホール部９、ドレイン端子部１３に、それぞれ所定パターンのフォトレジスト８を形成した段階を示している。基板１上にゲート層２、ゲート絶縁膜３を形成し、ドレイン層５を形成し、その上にパッシベーション層６を形成し、所定パターンのフォトレジスト８を形成する。
【００１０】
図８（ａ）〜（ｃ）は、図７と同様の各部に、それぞれエッチングを実施した段階である。ゲート端子部１１は、図８（ａ）のように、パッシベーション層６、ゲート絶縁膜３をエッチングして、ゲート層２を露出している。ＴＦＴ１２のコンタクトホール部９、ドレイン端子部１３は、図８（ｂ）（ｃ）のように、それぞれパッシベーション層６をエッチングして、ドレイン層５を露出している。この際、フォトレジスト８は、最初のフォトレジスト８（点線）から後退したフォトレジスト８ａとなっている。
【００１１】
図９（ａ）〜（ｃ）は、図７と同様の各部に、それぞれ高速エッチング条件を用いてエッチングを実施した段階である。ゲート端子部１１は、図９（ａ）のように、パッシベーション層６、ゲート絶縁膜３をオーバーエッチングしている。ＴＦＴ１２のコンタクトホール部９、ドレイン端子部１３は、図９（ｂ）（ｃ）のように、それぞれパッシベーション層６をオーバーエッチングしている。
【００１２】
図１０（ａ）〜（ｃ）は、図７と同様の各部に、それぞれ高速エッチング条件を用いてエッチングを実施した段階である。ゲート端子部１１は、図１０（ａ）のように、パッシベーション層６のエッチング壁面傾斜が急峻で垂直になっているため、画素電極層７が壁面で切断されている。ＴＦＴ１２のコンタクトホール部９、ドレイン端子部１３は、図１０（ｂ）（ｃ）のように、それぞれパッシベーション層６が逆テーパ形状にオーバーエッチングされているので、画素電極層７がパッシベーション層６の壁面でそれぞれ切断されている。
【００１３】
このように、エッチングの高速化のためにドライエッチング条件を適用した場合、パッシベーション膜６、ゲート絶縁膜３のエッチングレートにフォトレジスト８のエッチングレートが追従できなくなる。そのため、パッシベーション部（６）が垂直若しくは逆テーパ形状となってしまう（図９（ａ）〜（ｃ））。従って、導電層（７）は、ゲート絶縁膜３、パッシベーション膜６に配置されコンタクトホールを介してゲート層２若しくはドレイン層５と電気的接続されるはずであるが、導電層７が、図１０（ａ）〜（ｃ）のように、段切れを引き起こすため、表示装置に点欠陥等の原因となる問題を生ずる。
【００１４】
次に、ドライエッチングでのテーパ形状の形成方法として、特許文献１（従来例２）には、薄膜トランジスタを構成する一つの膜が、エッチングレートの異なる少なくとも２層以上の多層膜からなる構造が示されている。この構造は、その多層膜の下層部ほどエッチングレートが小さい膜で上層部ほどエッチングレートが大なる膜からなり、且つ最下層部に用いるエッチングレートが小なる膜を多層膜の膜厚全体に対して５〜２０％の割合とする方法が記載されている（図１１，図１２）。
【００１５】
図１１，図１２は、従来例２の多層膜の膜厚とエッチング時のテーパ形状の関係を比較して示した多層膜の断面図である。図１１に示すように、ガラスの基板１上に、ドライエッチング法におけるエッチング速度が小なる下層部に用いる下層膜２１と、エッチング速度が大な上層部に用いる上層膜２２とが設けられている。
【００１６】
このような構成の２層膜をドライエッチング法を用いて加工をした場合、まずエッチング速度が大な上層部に用いる膜２２のエッチングが終了する。次に、エッチング速度が小なる下層部に用いる膜２１のエッチング時には、エッチング速度が大なる上層膜２２は、エッチング速度が小なる下層膜２１のエッチング時間の間、オーバーエッチングの状態となる。そのため上層膜２２は、下層膜２１のエッチング中に全体的に後退エッチングが進行する。このため、この上層膜４２は、図１２の様な側壁がテーパ状のエッチング形状となる。
【００１７】
ここで、全体の膜厚Ｄに対するエッチング速度が小なる下層膜２１膜の膜厚（ｄ１）の範囲が重要である。すなわち、ドライエッチングを行う場合、膜厚ｄ１の範囲は、全体の膜厚Ｄに対して、５〜２０％が良く、この範囲の膜厚で、１０〜７０度のテーパ角が得られる。すなわち、エッチング速度が小なる下層膜２１の膜厚（ｄ１）と下層部に比較してエッチング速度の大きい上層膜２２の膜厚（ｄ２）との関係を、ドライエッチング法にて加工する場合は膜厚ｄ１を全膜厚Ｄ（＝ｄ１＋ｄ２）に対して、５〜２０％の範囲とするものである。
【００１８】
しかし、膜厚ｄ１の割合が全体の膜厚Ｄに対して、２０％より大きい範囲であると、下層膜２１のエッチングに要する時間が長くなり上層膜２２の後退エッチング量が大きくなりすぎ、エッチング形状が、上層部は逆テーパ形状になりやすくなる。
【００１９】
一方、膜厚ｄ１の割合が全体の膜厚Ｄに対して、５％より小さい範囲であると下層膜２１のエッチングに要する時間が短くなりすぎ、上層膜２２の後退エッチング量が大きくならず、十分なテーパ角が得られない。
【００２０】
同様に、ウェットエッチング法を用いて加工を行う場合、エッチング速度が小なる下層膜２１の膜厚ｄ  の全体の膜厚Ｄに体する範囲は５０〜９０％が良い。なお、テーパ角は上層部と下層部の膜厚比率、エッチング速度比、およびエッチング条件を変化させることで制御することができる。
【００２１】
【特許文献１】特開平７−３１２４２５号公報（図３、段落番号［００３３］〜［００４０］）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
このように、従来例１の技術では、エッチングレートを高速化するドライエッチング条件を適用した場合、パッシベーション層６、ゲート絶縁膜３のエッチングレートにフォトレジスト８のエッチングレートが追従できなくなる。そのため、パッシベーション層６の端部が垂直若しくは逆テーパ形状となり、パッシベーション層６の上に配置されてゲート層２やドレイン層５と電気的接続される導電膜（７）に段切れを引き起こし、表示装置の点欠陥等を生ずるという問題がある。
【００２３】
また、従来例２の方法を、トランジスタ部の保護をするパッシベーション層に適用した場合、エッチングレートの小なる膜、即ち、疎な膜質である膜の、パッシベーション層全体に対する膜厚比が大きくなる。そのため、パッシベーション層全体としての防湿性等の保護膜としての機能が低下するという問題がある。また、十分な保護膜の効果を得るために、パッシベーション層全体の膜厚を厚くした場合には、成膜装置及びエッチング装置のスループットが低下する問題がある。
【００２４】
また、従来例２は、ウェットエッチングを用いた場合には、最下層部に用いるエッチングレートが小なる膜を多層膜の膜厚全体に対して５０〜９０％の割合とする方法が記載されている。しかし、ウェットエッチングを用いると、フォトレジストとパッシベーション層の密着性が基板全体若しくは局所的に悪い場合に、エッチング液の染込みによるサイドエッチによりコンタクトホールサイズが拡大してしまう。例えば、ドレイン電極の外側に染み出した場合、その下層のゲート絶縁膜がエッチングされて、ドレイン層の膜剥がれを引き起こす。また、また、パッシベーション層とゲート絶縁膜の界面に、例えばチャネルドライエッチングのプラズマダメージのような、その中間工程によるダメージ層が形成された場合、ウェットエッチングを用いると、このダメージ層でのサイドエッチングによりパッシベーション層が逆テーパ形状となり、パッシベーション層の上層に形成される導電膜の段切れを引き起こす。
【００２５】
また、近年では基板サイズの大型化に伴い、ウェットエッチング装置でのエッチング均一性制御が困難であることや、大量のフッ酸等の薬液を使用する危険性がある。また、ドライエッチングと比較し極端にエッチングレートが低いというデメリットから、パッシベーション層及びゲート絶縁膜のエッチングでのウェットエッチングの使用率は少なくなっている。
【００２６】
本発明の目的は、これらの問題を解決し、パッシベーション層およびゲート絶縁膜のエッチング時の形状制御を可能とし、導電膜の段切れを防止可能とし、品質を向上させた薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の構成は、絶縁基板上にゲート層、ゲート絶縁層、半導体層、ドレイン層およびパッシベーション層を設け、かつ前記パッシベーション層の上に配置された導電層がコンタクトホールを介して前記ゲート層若しくは前記ドレイン層と接続される薄膜トランジスタにおいて、前記パッシベーション層が、表面側を高速エッチングレート層、基板側を低速エッチングレート層の２層以上で形成されると共に、前記コンタクトホール部の前記高速エッチングレート層端部の形状が基板側に向けて垂直若しくは末広がりの逆テーパ形状であり、前記コンタクトホール部の前記低速エッチングレート層端部の形状が基板側に向けてしり窄まりの順テーパ形状であり、且つ、前記高速エッチングレート層の膜厚が前記導電層の膜厚以下であることを特徴とする。
【００２８】
本発明において、パッシベーション層をＳｉＮとすることができ、また、パッシベーション層ＳｉＮの、高速エッチングレート層のエッチングレートを、低速エッチングレート層のエッチングレートの１．１倍以上とすることができ、また、その高速エッチングレート層のＮ−Ｈ／Ｓｉ−Ｈ比を、低速エッチングレート層のＮ−Ｈ／Ｓｉ−Ｈ比の２．３倍以上とすることができ、また、その高速エッチングレート層のＮ／Ｓｉ組成比を、低速エッチングレート層のＮ／Ｓｉ組成比の１．７倍以上とすることができる。また、絶縁基板をガラスなどの透明絶縁部材とし、ゲート絶縁膜をＳｉＮとし、導電層を酸化インジウム−錫（以降ＩＴＯという）とし、ゲート層、ドレイン層を金属または合金の単層または積層とすることができる。
【００２９】
本発明の薄膜トランジスタアレイ基板液の構成は、上述した薄膜トランジスタを有することを特徴とする。
【００３０】
本発明の液晶表示装置の構成は、上述した薄膜トランジスタアレイ基板液を搭載したことを特徴とする。
【００３１】
本発明の他の構成は、絶縁基板上にゲート層、ゲート絶縁層、半導体層、ドレイン層およびパッシベーション層を形成し、前記パッシベーション層の上に配置された導電層がコンタクトホールを介して前記ゲート層若しくは前記ドレイン層と接続される薄膜トランジスタの製造方法において、前記パッシベーション層を、表面側を高速エッチングレート層、基板側を低速エッチングレート層の２層以上で形成すると共に、前記コンタクトホール部の前記高速エッチングレート層端部の形状を基板側に向けて垂直若しくは末広がりの逆テーパ形状とし、前記コンタクトホール部の前記低速エッチングレート層端部の形状を基板側に向けてしり窄まりの順テーパ形状とし、かつ前記高速エッチングレート層の膜厚を前記導電層の膜厚以下とすることを特徴とする。
【００３２】
本発明において、パッシベーション層をＳｉＮとすることができ、また、パッシベーション層ＳｉＮの、高速エッチングレート層のエッチングレートを、低速エッチングレート層のエッチングレートの１．１倍以上とすることができ、また、その高速エッチングレート膜のＮ−Ｈ／Ｓｉ−Ｈ比を、低速エッチングレート層のＮ−Ｈ／Ｓｉ−Ｈ比の２．３倍以上とすることができ、また、その高速エッチングレート層のＮ／Ｓｉ組成比を、低速エッチングレート層のＮ／Ｓｉ組成比の１．７倍以上とすることができ、また、前記２層以上のパッシベーション層を、同一成膜室にて形成することができ、また、前記２層以上のパッシベーション層を、複数の成膜室にて形成することができ、また、前記２層以上のパッシベーション層を、ドライエッチングにてエッチングすることができ、また、ＳｉＮのエッチングレートをフォトレジストのエッチングレートの１．１倍以上とすることができ、また、パッシベーション層のエッチングレートの制御を、プラズマＣＶＤにおいて、導入ガス流量を調整して行うことができる。
【００３３】
本発明の薄膜トランジスタアレイ基板液の製造方法の構成は、上述した薄膜の製造方法により薄膜トランジスタを基絶縁板上に形成することを特徴とする。
【００３４】
本発明の液晶表示装置の製造方法の構成は、上述した薄膜トランジスタアレイ基板の製造方法により薄膜トランジスタアレイ基板を形成することを特徴とする。
【発明の効果】
【００３５】
以上説明したように、本発明によれば、薄膜トランジスタ基板上のパッシベーション層を、表面側を高速エッチングレート層、基板側を低速エッチングレート層の２層以上の構造にすることにより、パッシベーションおよびゲート絶縁膜のエッチング時の形状制御を可能とする。さらに、パッシベーション層の最表面に配置される高速エッチングレート層の膜厚を、パッシベーション層上に配置されコンタクトホールを介してゲート層若しくはドレイン層と電気的接続される導電膜の膜厚以下に設定することにより、高速エッチングレート層端部の形状が垂直もしくは逆テーパ形状であった場合でも、前記導電膜の段切れを防止可能とする。
【発明を実施するための最良の形態】
【００３６】
次に、本発明の実施形態について図面を参照して詳細に説明する。図１は本発明を適用した液晶表示装置の薄膜トランジスタアレイ基板の断面図で、この場合の平面図は従来例の図５と同様である。図２（ａ）〜（ｃ）〜図４（ａ）〜（ｃ）は液晶表示装置の薄膜トランジスタアレイ基板の製造工程を説明する断面図で、各図の（ａ）、（ｂ）および（ｃ）は、図５のゲート端子部１１のＡ−Ａ’、ＴＦＴ１２のコンタクトホール部９のＢ−Ｂ’およびドレイン端子部１３のＣ−Ｃ’部分の各断面をそれぞれ示している。
【００３７】
この薄膜トランジスタアレイ基板１０は、図１のように、ガラス等の透明絶縁基板１上に、ゲート配線、ゲート電極、ゲート端子部を形成するゲート層２を設け、このゲート層２の上層に、ゲート層２を被覆するゲート絶縁膜３を設けている。また、ゲート電極（２）上にアイランド状に形成された半導体層４を設け、この半導体層４の上層にドレイン配線、ドレイン電極、ソース電極、ドレイン端子部を形成するドレイン層５を設けている。このドレイン層５の上層に、パッシベーション層６０を設けている。このパッシベーション層６０の上に、画素電極部７ａを含む導電層からなる画素電極層７を設けている。また、ゲート端子部１１およびドレイン端子部１３上のパッシベーション層６０やゲート絶縁膜３を除去してコンタクトホールを形成し、これらコンタクトホールに画素電極層７の導電層を埋め込んで外部接続端子と接続している。また、ＴＦＴ１２のソース電極上のパッシベーション層６０を除去してコンタクトホール部９を形成し、このコンタクトホールに画素電極層７の導電層を埋め込み、このコンタクトホール部９を介してソース電極と画素電極部７ａとを接続している。
【００３８】
本実施形態においては、パッシベーション層６０が、ドライエッチング時のエッチングレートが異なる、低速エッチングレート層６１、高速エッチングレート層６２の２層構造で構成されている。さらに、高速エッチングレート層６２の膜厚は、画素電極層７の導電層の膜厚以下であることを特徴とする。なお、薄膜トランジスタ（ＴＦＴ）は、ゲート層２で形成されるゲート電極（２）と、ドレイン層５で形成されるソース電極およびドレイン電極を含んで構成される。
【００３９】
本実施形態の薄膜トランジスタにおいては、そのパッシベーション層６０を、表面側を高速エッチングレート層６２、基板側を低速エッチングレート層６１の２層構造にしているので、パッシベーション層６０およびゲート絶縁膜３のエッチング時の形状制御を可能とする。さらに、パッシベーション層６０の最表面に配置される高速エッチングレート層６２の膜厚を、画素電極層７の導電層の膜厚以下に設定することにより、高速エッチングレート層６２の形状が垂直もしくは逆テーパ形状であった場合でも、その導電層の段切れが防止可能となる。
【００４０】
また、パッシベーション層６０の最表面に配置される高速エッチングレート層６２、即ち、最も疎な膜質である膜の膜厚を、画素電極層７の導電層の膜厚以下にすることにより、パッシベーション層６０全体としての防湿性等の保護膜としての機能の低減が防止可能となる。
【００４１】
また、高速エッチングレート層６２と低速エッチングレート層６１のエッチングレート比は１．１以上であればよい。また、パッシベーション層６０のＮ−Ｈ／Ｓｉ−Ｈ比は、高速層／低速層が２．３倍以上であればよく、また、パッシベーション層６０のＮ／Ｓｉ組成比は高速層／低速層が１．７倍以上であればよい。
【００４２】
本実施形態の薄膜トランジスタアレイ基板においては、上述した薄膜トランジスタを有することを特徴とする
本実施形態の液晶表示装置においては、上述した薄膜トランジスタアレイ基板を搭載したことを特徴とする、
本実施形態の薄膜トランジスタによれば、パッシベーション膜を高速エッチングレート層６２と低速エッチングレート層６１の２層以上の構成にすることにより、高速エッチングレート層６２のサイドエッチングにより低速エッチングレート層は順テーパ形状となる。本実施形態では、単位装置あたりの生産能力向上を目的としてエッチングレートを高速化するドライエッチング条件を適用することが可能となる。この場合、フォトレジスト８のエッチングレートに対しパッシベーション層６０及びゲート絶縁膜３のエッチングレートが大きくなった場合でも、高速エッチングレート層６２のサイドエッチングにより低速エッチングレート層６１は順テーパ形状とできる。
【００４３】
なお、本実施形態では、パッシベーション層を２層で構成する例について記載したが、表面側から基板側へ向かってエッチングレートが遅くなる膜構成で、最上部の層と上から２番目の層のエッチングレート比が１．１倍以上あり、最上部の層の膜厚が導電層の膜厚以下であれば、３層以上の構成でも問題はない。
【実施例１】
【００４４】
次に、図２〜図４を参照して第１の実施例の製造方法を説明する。図２（ａ）〜（ｃ）は薄膜トランジスタアレイ基板のパッシベーション層６０及びゲート絶縁膜３のエッチング前の断面図、図３（ａ）〜（ｃ）はパッシベーション層６０及びゲート絶縁膜３のエッチング後の断面図、図４（ａ）〜（ｃ）は薄膜トランジスタアレイ基板完成後の断面図を示している。
【００４５】
先ず、ガラス等の透明絶縁基板１上に、スパッタリングにより、アルミニウム（以降Ａｌという）及びモリブデン（以降Ｍｏという）を連続成膜する。その後、フォトリソグラフィー工程と、燐酸／硝酸／酢酸を用いたウェットエッチング工程を実施することにより、ゲート配線、ゲート電極、ゲート端子部を含むゲート層２を形成する。
【００４６】
次に、プラズマＣＶＤにより、ゲート絶縁膜３となる窒化シリコン（以降ＳｉＮという）、アモルファスシリコン（以降ａ−Ｓｉという）及び燐ドープされたアモルファスシリコン（以降ｎ＋ａ−Ｓｉという）を連続成膜する。その後、フォトリソグラフィー工程と、ハロゲン化フッ素を用いたドライエッチング工程を実施することにより、上層よりｎ＋ａ−Ｓｉ／ａ−Ｓｉにて構成された半導体層４を形成する。
【００４７】
次に、スパッタリングにより、酸化インジウム−錫（以降ＩＴＯという）を成膜した後、フォトリソグラフィー工程と、燐酸／硝酸／酢酸を用いたウェットエッチング工程を実施することにより、ドレイン配線、ドレイン電極、ソース電極、ドレイン端子部を含むドレイン層４を形成する。次に、ハロゲン化フッ素を用いたドライエッチング工程を実施することにより、ドレイン電極、ソース電極間のｎ＋ａ−Ｓｉを除去しチャネル領域を形成する。
【００４８】
次に、図２（ａ）〜（ｃ）に示すように，プラズマＣＶＤにより、ドライエッチング時のエッチングレートの異なるＳｉＮ膜である、低速エッチングレート層６１、高速エッチングレート層６２を連続成膜する。その後、フォトリソグラフィー工程と、ハロゲン化フッ素を用いたドライエッチング工程を実施することにより、図３（ａ）〜（ｃ）に示すように、ゲート端子部のゲート層２、ドレイン端子部及びソース電極のドレイン層５を露出するためのコンタクトホールを形成する。
【００４９】
ここで、パッシベーション層６０を低速エッチングレート層６１と高速エッチングレート層６２の２層構成にしている。そのため、フォトレジスト８のエッチングレートに対しＳｉＮのエッチングレートが速い場合でも、図３（ａ）〜（ｃ）に示すように、高速エッチングレート層６２がサイドエッチングされ、低速エッチングレート層６１は順テーパ形状となる。また、高速エッチングレート層６２の膜厚を、導電層７の膜厚以下にすることにより、高速エッチングレート層６２が垂直もしくは逆テーパ形状となった場合でも、導電層７の段切れを引き起こさない。
【００５０】
また、高速エッチングレート層６２と低速エッチングレート層６１のそれぞれ単層で測定したエッチングレートの比が１より大きい場合、積層でのエッチング時に高速エッチング層６２によるエッチャント消費により低速エッチング層６１のエッチングレートが低下し実行的にエッチングレート比が増加する。このため、高速エッチングレート層６２と低速エッチングレート層６１のエッチングレート比は１．１以上あれば良い。
【００５１】
また、このようなエッチングレートの制御は、プラズマＣＶＤにてシラン（以降ＳｉＨ４という）流量を調整することにより可能である。例えば、ＳｉＨ４流量を９０％に削減することにより、エッチングレートが１．１倍となる。更に、ＳｉＨ４流量６０％に削減するとこにより、エッチングレートが１．４倍となる。この時の膜質差は、フーリエ変換赤外分光光度計（以降ＦＴ−ＩＲという）により確認することが可能である。
【００５２】
すなわち、エッチングレートに１．１倍差がある場合のＮ−Ｈ／Ｓｉ−Ｈ比は高速層／低速層が２．３倍である。また、エッチングレートに１．４倍差がある場合のＮ−Ｈ／Ｓｉ−Ｈ比は高速層／低速層が６．２倍である。この結果より、パッシベーション層のＨ終端確立が変化しない場合、エッチングレートに１．１倍差がある場合のＮ／Ｓｉ組成比は高速層／低速層が１．７倍であり、エッチングレートに１．４倍差がある場合のＮ／Ｓｉ組成比は高速層／低速層が４．６倍であることがわかる。
【００５３】
次に、画素電極層７を形成するため、スパッタリングによりＩＴＯを成膜した後、フォトリソグラフィー工程と、塩酸／硝酸を用いたウェットエッチング工程を実施する。すなわち、図４（ａ）〜（ｃ）に示すように、ゲート端子部１１、ドレイン端子部１３と接続し、画素電極を含む画素電極層７が形成される。以上により、本実施例の薄膜トランジスタアレイ基板１０を形成することが出来る。
【実施例２】
【００５４】
なお、実施例１では、パッシベーション層を２層で形成する製造方法について記載したが、表面側から基板側へ向かってエッチングレートが遅くなる膜構成で、最上部の層と上から２番目の層のエッチングレート比が１．１倍以上あり、最上部の層の膜厚が導電層の膜厚以下であれば、３層以上の構成でも問題ない。
【００５５】
また、実施例１として、ゲート層２にＭｏ／Ａｌ積層、ドレイン層５にＭｏを使用した例を記載したが、これらは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｕ、Ｍｏ、Ａｇ、Ｔａ、Ｗ等の金属またはその合金を用いた、単層もしくは２層以上の積層構造を適用しても問題はない。
【００５６】
また、実施例１では、画素電極材料として、ＩＴＯを用いた例を記載したが、その他透過型液晶表示装置では、酸化インジウム−亜鉛（ＩＺｎＯ）、酸化錫（ＳｎＯ２）から、酸化亜鉛（ＺｎＯ）、反射型液晶表示装置では、Ａｌ、Ａｇ若しくはその合金から、半透過型液晶表示装置であればその両者から選択した一つ以上の材料を適用しても問題ない。
【００５７】
また、実施例１では、５回のフォトリソグラフィー工程を用いた製造方法について記載したが、例えば半導体層及びドレイン層形成にハーフトンマスクを用いて両者を１回のフォトリソグラフィー工程で形成することにより、合計４回のフォトリソグラフィー工程を用いても問題ない。
【産業上の利用可能性】
【００５８】
本発明の適用例として、液晶表示装置について説明したが、この他に、プラズマディスプレイ、有機ＥＬ等の表示デバイス  にも適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態を説明する薄膜トランジスタの平面図である。
【図２】（ａ）〜（ｃ）は図１の薄膜トランジスタのパッシベーションエッチング前の断面図である。
【図３】（ａ）〜（ｃ）は図１の薄膜トランジスタのパッシベーションエッチング後の断面図である。
【図４】（ａ）〜（ｃ）は図１の薄膜トランジスタの薄膜トランジスタ完成後断面図である。
【図５】従来例の液晶表示装置に用いられる薄膜トランジスタ基板の平面図である。
【図６】図５の薄膜トランジスタ基板部分の断面図である。
【図７】（ａ）〜（ｃ）は図６の薄膜トランジスタのパッシベーションエッチング前の断面図である。
【図８】（ａ）〜（ｃ）は図６の薄膜トランジスタのパッシベーションエッチング後の断面図である。
【図９】（ａ）〜（ｃ）は図６の薄膜トランジスタの高速パッシベーションエッチング前の断面図である。
【図１０】（ａ）〜（ｃ）は図６の薄膜トランジスタの高速パッシベーションエッチング後の、トランジスタ完成後の断面図である。
【図１１】従来例２を用いた積層膜の成膜後の断面図である。
【図１２】図１１の積層膜のエッチング後の断面図である。
【符号の説明】
【００６０】
１    （ガラス）基板
２    ゲート層
３    ゲート絶縁膜
４    半導体層
５    ドレイン層
６，６０    パッシベーション層
７    画素電極層
７ａ    画素電極部
８    フォトレジスト
８ａ    後退したフォトレジスト
９    コンタクトホール部
１０    薄膜トランジスタアレイ基板
１１    ゲート端子部
１２    ＴＦＴ
１３    ドレイン端子部
２１    下層膜
２２    上層膜
６１    低速エッチングレート層
６２    高速エッチングレート層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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