(57)【特許請求の範囲】
【請求項１】
発熱体層及び電極層を形成する第１の工程と、
前記発熱体層及び電極層を覆う保護層を形成する工程であって、前記保護層の表面粗さを制御する表面粗さ制御ステップを含む第２の工程と、
前記第２の工程の後、前記保護層上にレジストマスクを形成する第３の工程と、
前記レジストマスクを用いて前記保護層をパターニングする第４の工程とを含み、
前記保護層はバイアススパッタにより形成され、
前記表面粗さ制御ステップは、前記バイアススパッタのバイアス電圧を低下させるステップと前記低下後のバイアス電圧を印加した状態で前記バイアススパッタを行うステップを含むことを特徴とするサーマルヘッドの製造方法。
【請求項２】
前記保護層は、シリコンオキシナイトライドを含むことを特徴とする請求項１に記載のサーマルヘッドの製造方法。
【請求項３】
前記バイアススパッタのバイアス電圧を段階的に小さくするステップを含むことを特徴とする請求項１又は２に記載のサーマルヘッドの製造方法。
【請求項４】
前記低下後のバイアス電圧は０Ｖであることを特徴とする請求項１乃至３のいずれか一項に記載のサーマルヘッドの製造方法。
【請求項５】
請求項１乃至４のいずれか一項に記載のサーマルヘッドの製造方法により製造したことを特徴とするサーマルヘッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサーマルヘッドの製造方法及びサーマルヘッドに関し、特に、保護層とレジストマスクの密着性を向上させたサーマルヘッドの製造方法及びサーマルヘッドに関する。
【背景技術】
【０００２】
サーマルヘッドは、ビデオプリンタ、バーコードプリンタ、ラベルプリンタ、カードプリンタ、ファクシミリ、券売機など各種の印画装置に用いられる。かかるサーマルヘッドは、一般に、以下のようにして製造される（例えば、特許文献１参照）。
【０００３】
まず、基板上にグレーズを形成し、グレーズ上に発熱体層を成膜する。次いで、この上に電極層を成膜する。次に、ＣＶＤ（Chemical Vapor Deposition）法やバイアススパッタ法を用いてＳｒ−ＳｉＯＮなどからなる保護層を成膜する。その後、レジストマスクを形成し、保護層をパターニングすることにより、電極層の一部を露出させ、電極パッドを形成する。
【特許文献１】特開２００６−７６２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のようにして保護層を成膜した場合、保護層の表面が滑らかになりすぎ、その上に形成されるレジストマスクとの密着性が悪くなって、保護層をパターニングする際にレジストマスクの剥がれが発生する場合がある。これにより、保護層のパターニングが良好に行われず、歩留まり低下の原因となっていた。
【０００５】
本発明は、このような問題を解決すべくなされたものであって、保護層とレジストマスクの密着性を向上させ、レジストマスクの剥がれを抑制し、これにより安定した高歩留まりを得ることが可能なサーマルヘッドの製造方法及びサーマルヘッドを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によるサーマルヘッドの製造方法は、発熱体層及び電極層を形成する第１の工程と、前記発熱体層及び電極層を覆う保護層を形成する工程であって、前記保護層の表面粗さを制御する表面粗さ制御ステップを含む第２の工程と、前記第２の工程の後、前記保護層上にレジストマスクを形成する第３の工程と、前記レジストマスクを用いて前記保護層をパターニングする第４の工程とを含むことを特徴とする。
【０００７】
本発明によれば、保護層の表面粗さを制御する表面粗さ制御ステップを有していることから、保護層の表面を粗くすることができ、その上に形成するレジストマスクと保護層との密着性を向上させることが可能となる。これによりレジストマスクが保護層から剥がれることを抑制することができる。従って、高い歩留まりを安定して得ることが可能となる。
【０００８】
本発明において、前記保護層は、シリコンオキシナイトライドを含むことが好ましい。これにより、サーマルヘッドの耐摩耗性を向上させ、表面に付着した塵埃などの影響を低減することが可能となる。
【０００９】
本発明において、前記表面粗さ制御ステップは、前記保護層の表面をプラズマエッチングによりエッチングするステップを含むことが好ましい。これによれば、保護層の表面粗さをエッチング時間によって制御することができる。
【００１０】
本発明において、前記保護層はバイアススパッタにより形成され、前記表面粗さ制御ステップは、前記バイアススパッタのバイアス電圧を低下させるステップと前記低下後のバイアス電圧を印加した状態で前記バイアススパッタを行うステップを含むことが好ましい。これによれば、バイアススパッタにより発熱体層及び電極層に対する保護層のカバレッジを向上させるとともに、第１のバイアス電圧よりも低い第２のバイアス電圧を印加して行うバイアススパッタにより保護層の表面を粗くすることができる。
【００１１】
本発明において、前記第１のバイアス電圧は、前記バイアススパッタのバイアス電圧を段階的に小さくするステップを含むことが好ましい。これにより、形成される保護層内に急な応力変化が生じることが抑制され、保護層が下層の発熱体層及び電極層から剥がれることを防止することができる。
【００１２】
本発明において、前記低下後のバイアス電圧は０Ｖであることが好ましい。これによれば、保護層の表面を特に粗くすることができる。
【００１３】
本発明によるサーマルヘッドは、上述の製造方法により製造されることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、保護層の表面粗さを制御する表面粗さ制御ステップを有していることから、表面粗さを適宜制御して粗くすることにより、その上に形成するレジストマスクと保護層との密着性を向上させることができる。これによりレジストマスクが保護層から剥がれることを抑制することができる。従って、高い歩留まりを安定して得ることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１及び図２は、本発明の好ましい実施形態によるサーマルヘッドの製造方法を説明するための工程断面図であり、図３は、図１及び図２を説明するためのフローチャートである。本実施形態では、平面グレーズタイプのサーマルヘッドを例にとって説明する。
【００１７】
本発明の好ましい実施形態によるサーマルヘッドの製造方法では、まず、図１（ａ）に示すように、アルミナセラミックス等からなる絶縁性の基板１１上に、ガラス製のグレーズ１２を形成し、その上に、ポリシリコン薄膜からなる発熱体層１３を形成する。さらに、発熱体層１３の上に発熱体層１３の一部を露出する開口１４を備えたアルミニウムからなる電極層１５を形成する（図３、ステップＳ１）。この開口１４に露出する上記発熱体層１３の一部がサーマルヘッドの発熱部（印字部）となる。
【００１８】
次に、図１（ｂ）に示すように、保護層１６を形成する（ステップＳ２）。保護層１６としては、シリコンオキシナイトライド系の材料を用いることが好ましく、例えば、Ｓｒ−ＳｉＯＮ膜を用いることが好適である。かかる材料を用いることにより、サーマルヘッドの耐摩耗性を向上させ、表面に付着した塵埃などの影響を低減することができる。
【００１９】
ステップＳ２は、図３に示すように、「表面粗さ制御ステップ」を含んでいる。すなわち、単に一般的なＣＶＤやスパッタリング等の方法により保護層を形成するだけではなく、保護層１６の表面が粗くなるよう制御する工程を含んでいる。このステップＳ２については、詳細は後述する。
【００２０】
次に、図２（ａ）に示すように、表面粗さが制御された（表面が粗くなるよう形成された）保護層１６の表面上にフォトレジストを形成し、これを露光・現像することにより、レジストマスク１７を形成する（ステップＳ３）。レジストマスク１７は、図２（ａ）に示すように、保護層１６の表面の一部を露出する開口１８を備えて形成される。
【００２１】
ここで、本実施形態では、保護層１６の表面を粗くしていることにより、レジストマスク１７と保護層１６との密着性を高くすることができる。これにより、レジストマスク１７が保護層１６から剥がれることを防止でき、したがって、レジストマスク１７を用いた保護層１６のパターニングを精度良く行うことが可能となる。また、保護層１６は、サーマルヘッドにおいて、印字される紙と直接接する部分であるため、保護層１６の表面を粗くすることにより、紙が保護層上を摺動する際の摩擦抵抗を低減することができる。
【００２２】
続いて、図２（ｂ）に示すように、レジストマスク１７を用いて異方性エッチングを行うことにより、保護層１６をパターニングし、これにより電極層１５の一部を露出させる（ステップＳ４）。こうして、電極パッド１９が形成される。
【００２３】
以下、表面粗さ制御ステップを含む保護層の形成工程（ステップＳ２）につき、詳細に説明する。
【００２４】
まず、図４及び図５を用いて、ステップＳ２の第１の方法について説明する。図４は、図３におけるステップＳ２の詳細を示すフローチャートであり、図５は、図４におけるサブステップＳＳ２を説明するためのグラフである。
【００２５】
図４に示すように、図３に示すステップＳ１に続いて、例えば、ＣＶＤ法によりＳｒ−ＳｉＯＮからなる保護層１６を堆積する（サブステップＳＳ１）。その後、プラズマエッチングにより、堆積された保護層１６の表面をエッチングし、保護層１６の表面を堆積直後の状態よりも粗くする（サブステップＳＳ２）。このサブステップＳＳ２が、図３のステップ２における「表面粗さ制御ステップ」に相当する。
【００２６】
図５は、サブステップＳＳ２におけるプラズマエッチングのエッチング時間と保護層１６の表面粗さとの関係を示すグラフである。これは、ガス比をＣＨＦ３：Ｏ２＝９５：５、エッチング圧力を３．５Ｐａ、投入電力を１８００Ｗとして、０ｍｉｎから３ｍｉｎまで０．５ｍｉｎ刻みでプラズマエッチングを行ったときの結果を示している。図５に示すように、プラズマエッチングを行うと、エッチング時間の経過と共に保護層１６の表面粗さＲａが大きくなっていき、２．５ｍｉｎ以上で飽和している。
【００２７】
レジストマスク１７の剥がれを十分に抑制するためには、保護層１６の表面粗さＲａが４〜１０ｎｍであることが好適である。したがって、図５より、プラズマエッチングのエッチング時間をおよそ１．５〜２．５ｍｉｎとするのが好ましい。なお、エッチング時間が１ｍｉｎ以下であると図示のように特に剥がれが発生しやすくなる。
【００２８】
次に、図６及び図７を用いて、ステップＳ２の第２の方法について説明する。図６は、図３におけるステップＳ２の詳細を示すフローチャートであり、図７は、図６におけるバイアススパッタのバイアス電圧の印加方法の一例を示す図である。
【００２９】
第２の方法では、上記第１の方法と異なり、保護層１６（Ｓｒ−ＳｉＯＮ層）の成膜後にその表面を粗くするのではなく、表面が粗くなるように制御しながら保護層１６を形成する。その方法として、バイアススパッタを用いる。
【００３０】
図６に示すように、図３に示すステップＳ１に続いて、まず、バイアス電圧として、第１電圧をかけながらバイアススパッタを行う（サブステップＳＳ２１）。次に、サブステップＳＳ２２として、まず、第１電圧よりも低い第２電圧にバイアス電圧を下げ（サブステップＳＳ２２ｒ）、その状態で所定時間バイアススパッタを行う（サブステップＳＳ２２ｐ）。これを所定回数繰り返した後、最後に、サブステップＳＳ２ｎとして、第ｎ−１電圧から第ｎ−１電圧よりも低い第ｎ電圧にバイアス電圧を切り替え（サブステップＳＳ２ｎｒ）、その状態で所定時間バイアススパッタを行う（サブステップＳＳ２ｎｐ）。
【００３１】
第２の方法においては、上記サブステップＳＳ２ｎが図３のステップ２における「表面粗さ制御ステップ」に相当する。また、保護層１６を成膜する工程（サブステップＳＳ２ｄ）は、サブステップＳＳ２１、サブステップＳＳ２２〜ＳＳ２ｎ−１及びサブステップＳＳ２ｎを含んでいる。すなわち、サブステップＳＳ２ｎは、保護層１６を成膜する工程（サブステップＳＳ２ｄ）の一部でもある。
【００３２】
バイアススパッタを用いると、ノンバイアスのスパッタに比べ、保護層１６をカバレッジ良く形成することができる。保護層１６を形成する際、下地層となる電極層１５には開口１４があり、このため、開口１４端部に段差が生じている（図１（ａ）参照）。かかる状態の下地層上に、ノンバイアスのスパッタにより保護層１６を形成した場合、段差部にマイクロクラックが生じやすくなる。これに対し、バイアススパッタを用いて保護層１６を形成すると、保護層１６の表面がなだらかに形成され、マイクロクラックの発生を抑制することができる。
【００３３】
しかしながら、マイクロクラックを防止し得る程度のバイアス電圧をかけたバイアススパッタのみで保護層１６の形成を終了すると、その表面が滑らかになりすぎてしまう。その結果、保護層１６とレジストマスク１７との密着性が低くなり、レジストマスク１７の剥がれが生じやすくなってしまう。そこで、本実施形態の第２の方法では、サブステップＳＳ２ｎを設けて表面を粗くしている。
【００３４】
一方、バイアス電圧をいきなり大きく低下させると、保護層１６中に急な応力変化が発生し、下地層に対する密着性が低下してしまう。そこで、本実施形態の第２の方法では、バイアススパッタにおけるバイアス電圧を第１電圧から第ｎ電圧まで段階的に下げている（サブステップＳＳ２ｓｃ（ＳＳ２２〜ＳＳ２ｎ−１））。
【００３５】
図７には、一例として、８段階のバイアス電圧を用いてステップＳ２（サブステップＳＳ２ｄ）を行った場合のスパッタ時間とバイアススパッタ投入電力（バイアス電圧の二乗に比例する値）との関係を示している。図７は、スパッタ条件を、ガス圧を０．５５Ｐａ、バイアス電力を２．０ＫＷ（ノンバイアス時は０Ｗ）、カソード電力を２．８ＫＷとしたときのグラフを示している。
【００３６】
図７に示すように、バイアススパッタ開始時は、第１電圧(1)（０．０１３６Ｗ／ｍｍ２。バイアススパッタ投入電力換算。以下同じ。）を印加しながらスパッタを行い（サブステップＳＳ２１）、続いて第１電圧から第１電圧よりも低い第２電圧(2)（０．０１２２Ｗ／ｍｍ２）にバイアス電圧を切り替え、第２電圧(2)を印加しながらスパッタを行い、同様にして徐々にバイアス電圧を下げながら各バイアス電圧で所定時間スパッタを行っていく（(3)〜(7)）（サブステップＳＳ２ｓｃ）。電圧(3)〜(7)は、バイアススパッタ投入電力換算でそれぞれ０．０１０９Ｗ／ｍｍ２、０．００９５Ｗ／ｍｍ２、０．００８２Ｗ／ｍｍ２、００．００６８Ｗ／ｍｍ２、０．００３４Ｗ／ｍｍ２である。そして、最後に第８電圧(8)としてバイアス電圧を０Ｖ（ノンバイアス。バイアススパッタ投入電力換算で０Ｗ／ｍｍ２）に切り替え、その状態で所定時間スパッタを行う（サブステップＳＳ２ｎ（ｎ＝８））。
【００３７】
以上の各工程のうち、サブステップＳＳ２１〜サブステップＳＳ２７の工程（バイアススパッタ）により、まず膜厚５〜８μｍの保護層１６が成膜される。いくつかのサンプルを用いてサブステップＳＳ２１〜サブステップＳＳ２７の工程が終了した時点での保護層１６の表面粗さＲａを測定すると１．０８〜３．４３ｎｍとの結果が得られた。また、サブステップＳＳ２８の工程（ノンバイアススパッタ）により１〜２μｍの保護層１６が成膜される。いくつかのサンプルを用いてステップＳＳ２８まで終了した時点での保護層１６の表面粗さＲａを測定すると４．０３〜７．２９ｎｍとの結果が得られた。
【００３８】
このように、ノンバイアススパッタを行うことで保護層１６の表面粗さＲａを大きくすることができ、保護層１６とレジストマスク１７との密着性を高め、レジストマスク１７の剥がれを防止することが可能となる。
【００３９】
上述のとおり、図７に示す例では、バイアススパッタのバイアス電圧を８段階で低下させていき、最終的に、ノンバイアスでスパッタを行う例を示した。しかしながら、最終段階のスパッタは、保護層１６とレジストマスク１７との密着性を十分に確保できる程度に保護層１６表面を粗くすることが可能であれば、必ずしもノンバイアス（０Ｖ）としなくてもよく、図８に示すように、最終段階の第８電圧(8)（バイアススパッタ投入電力）を所定の電圧ＸＶ（電力ｘＷ／ｍｍ２）としても構わない。
【００４０】
また、保護層１６の膜厚が薄くてよい場合等、保護層１６中に応力が生じることが問題とならないような場合は、図９に示すように、第１電圧(1)によるスパッタと、第２電圧(2)（ノンバイアス）によるスパッタの２段階で保護層１６を成膜することも可能である。このときの第２電圧(2)も上記と同様、必ずしもノンバイアス（０Ｖ）でなくてもよい。
【００４１】
このように、本実施形態によれば、保護層１６を形成する際、その表面粗さを制御することができる。したがって、保護層１６とレジストマスク１７との密着性が高くなるように保護層の表面粗さを制御する（粗さを大きくする）ことにより、レジストマスク１７が保護層１６から剥がれることを防止することが可能となる。また、本実施形態によれば、上述のような製造方法により製造したサーマルヘッドを提供することができる。
【００４２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４３】
例えば、上記実施形態において、第１の方法では、保護層の成膜にＣＶＤ法を用いているが（サブステップＳＳ１）、これに限らず、例えばスパッタ法を用いることももちろん可能である。スパッタ法を用いる場合、カバレッジ向上のためにバイアススパッタとすることが好ましい。
【００４４】
また、保護層１６の材料としては、シリコンオキシナイトライド系の材料に限らず、その他の絶縁膜を用いてもよい。
【００４５】
また、上記実施形態では、平面グレーズタイプのサーマルヘッドを例として説明したが、部分グレーズタイプや凸型基板タイプのサーマルヘッドにも本発明を適用することももちろん可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の好ましい実施形態によるサーマルヘッドの製造方法を説明するための工程断面図である。
【図２】本発明の好ましい実施形態によるサーマルヘッドの製造方法を説明するための工程断面図である。
【図３】図１及び図２を説明するためのフローチャートである。
【図４】図３におけるステップＳ２の詳細を示すフローチャートである。
【図５】図４におけるサブステップＳＳ２を説明するためのグラフである。
【図６】図３におけるステップＳ２の詳細を示すフローチャートである。
【図７】スパッタ時間とバイアススパッタ投入電力との関係を示すグラフの一例である。
【図８】スパッタ時間とバイアススパッタ投入電力との関係を示すグラフの他の例である。
【図９】スパッタ時間とバイアススパッタ投入電力との関係を示すグラフのその他の例である。
【符号の説明】
【００４７】
１１      基板
１２      グレーズ
１３      発熱体層
１４      開口
１５      電極層
１６      保護層
１７      レジストマスク
１８      開口
１９      電極パッド
【図１】
0005136148.tif 000002
【図２】
0005136148.tif 000003
【図３】
0005136148.tif 000004
【図４】
0005136148.tif 000005
【図５】
0005136148.tif 000006
【図６】
0005136148.tif 000007
【図７】
0005136148.tif 000008
【図８】
0005136148.tif 000009
【図９】
0005136148.tif 000010