(57)【特許請求の範囲】
【請求項１】
複数の不揮発性記憶素子と、
メモリ処理を実行する１つ以上の制御回路と、
選択回路の第１集合と、を備え、
前記選択回路の第１集合の各選択回路は、前記１つ以上の制御回路と通信するとともに、２つ以上の前記不揮発性記憶素子の異なるグループと通信し、前記メモリ処理の間、前記選択回路の第１集合の各選択回路が、メモリ処理が前記グループ内の前記第１不揮発性記憶素子に対して完了するまで、前記グループの第１不揮発性記憶素子の各々を前記１つ以上の制御回路に選択的に接続し、その後、前記選択回路の第１集合の各選択回路が、前記選択回路の第１集合の他の選択回路から独立して、前記グループの第２不揮発性記憶素子の各々を前記１つ以上の制御回路に選択的に接続することを特徴とする不揮発性記憶装置。
【請求項２】
前記１つ以上の制御回路は、複数のセンスアンプ回路を備えており、
前記センスアンプ回路は、監視されている不揮発性記憶素子の各々に対して独立して、前記メモリ処理の完了を判断するとともに、前記メモリ処理の完了を判断することに応じて信号を出力し、
前記選択回路の第１集合は複数のマルチプレクサ回路を備えており、
複数のマルチプレクサ回路の各々は、前記複数のセンスアンプ回路の一つから前記信号を受信するとともに、前記グループの前記第１不揮発性記憶素子から前記グループの前記第２不揮発性記憶素子へ接続を切り替えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記複数の不揮発性記憶素子と通信する複数の制御線を備え、
前記複数の不揮発性記憶素子は、複数の不揮発性素子の複数の集合として配置されており、
ローカルデータ線の多数の集合を備え、
不揮発性記憶素子の集合の各々は、各自のローカルデータ線の集合を備えており、
グローバルデータ線の集合を備え、
前記複数の制御回路は前記複数のグローバルデータ線と通信し、
選択回路の第２集合を備え、
不揮発性記憶素子の集合の各々は、前記不揮発性記憶素子の集合の各々に対する複数のローカルデータ線へ前記制御線の部分集合を選択的に接続するための、前記選択回路の第２集合の異なる部分集合を備えており、
前記選択回路の第１集合は、前記複数のローカルデータ線を前記複数のグローバルデータ線に選択的に接続することを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記メモリ処理の間、前記選択回路の第１集合の各選択回路が、メモリ処理が前記グループ内の前記第１不揮発性記憶素子に対して完了するまで、第１ローカルデータ線の各々を１つのグローバルデータ線に選択的に接続し、その後、前記選択回路の第１集合の各選択回路が、前記選択回路の第１集合の他の選択回路から独立して、第２ローカルデータ線の各々を前記１つのグローバルデータ線に選択的に接続するように、前記選択回路の第１集合の各選択回路は、複数のローカルデータ線の２つ以上の異なるグループと通信するとともに、複数のグローバルデータ線の１つと通信することを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記複数の制御線は前記複数の不揮発性記憶素子内に配置されており、
前記複数のローカルデータ線は前記複数の不揮発性記憶素子の外側に存在し、
前記複数のグローバルデータ線は前記複数の不揮発性記憶素子の外側に配置されている
ことを特徴とする請求項３または４に記載の不揮発性記憶装置。
【請求項６】
前記複数のローカルデータ線は、前記複数の不揮発性記憶素子の下側に位置する少なくとも１層の金属層に配置されており、
前記複数のグローバルデータ線は、前記複数の不揮発性記憶素子の上側に位置する少なくとも１層の金属層に配置されていることを特徴とする請求項３〜５に記載の不揮発性記憶装置。
【請求項７】
前記制御回路は基板の表面に配置されており、
前記複数の不揮発性記憶素子は、前記基板の前記表面の上側および前記制御回路の上側に配置されているモノリシック３次元メモリアレイを備えており、
前記複数のローカルデータ線は、前記モノリシック３次元メモリアレイと前記基板の前記表面との間に配置されており、
前記複数のグローバルデータ線は、前記モノリシック３次元メモリアレイおよび前記基板の前記表面の上側に配置されていることを特徴とする請求項３〜６に記載の不揮発性記憶装置。
【請求項８】
前記１つ以上の制御回路は、複数のセンスアンプ回路を備えており、
前記センスアンプ回路は、監視されている不揮発性記憶素子の各々に対して独立して、前記メモリ処理の完了を判断するとともに、前記メモリ処理の完了を判断することに応じて信号を出力し、
前記選択回路の第１集合は、複数のマルチプレクサ回路を備えており、
複数のマルチプレクサ回路の各々は、前記複数のセンスアンプ回路からの前記信号を受信し、これに応じて、複数のローカルデータ線の間の接続を切り替えることを特徴とする請求項１〜７に記載の不揮発性記憶装置。
【請求項９】
複数の不揮発性記憶素子のグループの、前記第１不揮発性記憶素子の各々が、前記１つ以上の制御回路に接続されている場合に、前記１つ以上の制御回路は、前記グループの前記第１不揮発性記憶素子の各々を通って容量電荷を放電することにより、前記グループの前記第１不揮発性記憶素子の各々の抵抗値をセット状態にすることを特徴とする請求項１〜８に記載の不揮発性記憶装置。
【請求項１０】
前記複数の不揮発性記憶素子の各々の不揮発性素子は、可逆的抵抗スイッチング素子を備えることを特徴とする請求項１〜９に記載の不揮発性記憶装置。
【請求項１１】
複数の不揮発性記憶素子の複数のグループの、各グループの第１不揮発性記憶素子に、メモリ処理を同時に実行するステップと、
各グループの前記第１不揮発性記憶素子に対する前記メモリ処理の完了を、独立して検出するステップと、
各グループの前記第１不揮発性記憶素子に対する前記メモリ処理の完了を独立して検出した後に、各グループの第２不揮発性記憶素子に、メモリ処理を独立して開始するステップと、
を備えることを特徴とするデータ記憶システムの動作方法。
【請求項１２】
各グループの前記第１不揮発性記憶素子に前記メモリ処理を同時に実行する前記ステップは、各グループの前記第１不揮発性記憶素子を制御回路に選択的に接続するステップと、前記制御回路を用いて各グループの前記接続された第１不揮発性記憶素子に対してメモリ処理を実行するステップとを備え、
各グループの前記第１不揮発性記憶素子に対する前記メモリ処理の完了を独立して検出する前記ステップは、前記制御回路を用いて実行され、
各グループの前記第２不揮発性記憶素子にメモリ処理を独立して開始する前記ステップは、各グループの前記第１不揮発性記憶素子を前記制御回路から切断するステップと、各グループの前記第２不揮発性記憶素子を前記制御回路に接続するステップと、前記制御回路を用いて各グループの前記接続された第２不揮発性記憶素子に対して前記メモリ処理を実行するステップと、を備え、前記第２不揮発性記憶素子にメモリ処理を独立して開始する前記ステップが備える全てのステップは、各グループの前記接続された第１不揮発性記憶素子に対する前記メモリ処理の完了を独立して検出した後に、独立して開始されることを特徴とする請求項１１に記載の方法。
【請求項１３】
複数の不揮発性記憶素子の前記複数のグループは、不揮発性記憶素子の１６個のグループを備えており、
複数の不揮発性記憶素子の前記複数のグループの各々は、２個の可逆的抵抗スイッチング不揮発性記憶素子を備えており、
各グループの前記第１不揮発性記憶素子に前記メモリ処理を同時に実行する前記ステップは、最大１６個の可逆的抵抗スイッチング不揮発性記憶素子の抵抗値を変化させるステップを備え、
各グループの前記第１不揮発性記憶素子に対する前記メモリ処理の完了を独立して検出する前記ステップは、前記最大１６個の可逆的抵抗スイッチング不揮発性記憶素子の抵抗値の変化を、時を異にして検出するステップを備え、
各グループの前記第２不揮発性記憶素子にメモリ処理を独立して開始する前記ステップは、最大１６個の可逆的抵抗スイッチング不揮発性記憶素子の抵抗値を変化させる処理を、時を異にして開始するステップを備えることを特徴とする請求項１１または１２に記載の方法。
【請求項１４】
前記複数の不揮発性記憶素子は、複数の可逆的抵抗スイッチング不揮発性記憶素子であり、
前記メモリ処理を同時に実行する前記ステップは、第１期間の間、可逆的抵抗スイッチング不揮発性記憶素子に接続された制御線に電荷を印加するステップを備え、
前記第１期間は、前記可逆的抵抗スイッチング不揮発性記憶素子を第１の所定の抵抗状態から第２の所定の抵抗状態へ変化させるために不十分な期間であり、
前記第１期間の後に、前記可逆的抵抗スイッチング不揮発性記憶素子を前記第１の所定の抵抗状態から前記第２の所定の抵抗状態へ変化させるために、印加された電荷を、前記可逆的抵抗スイッチング不揮発性記憶素子を通って放電することを前記制御線に許可するステップを備え、
前記メモリ処理の完了を検出する前記ステップは、前記第１の所定の抵抗状態から前記第２の所定の抵抗状態への変化を検出するステップを備えることを特徴とする請求項１１〜１３に記載の方法。
【請求項１５】
前記メモリ処理を同時に実行する前記ステップは、モノリシック３次元メモリアレイ内の多数の可逆的抵抗スイッチング不揮発性記憶素子の抵抗値を、同時に変化させるステップを備えることを特徴とする請求項１１〜１４に記載の方法。
【請求項１６】
複数の不揮発性記憶素子の複数のグループと、
複数の不揮発性記憶素子の複数のグループの、各グループの第１不揮発性記憶素子に、メモリ処理を同時に実行する手段と、
各グループの前記第１不揮発性記憶素子に対する前記メモリ処理の完了を、独立して検出する手段と、
各グループの前記第１不揮発性記憶素子に対する前記メモリ処理の完了を独立して検出した後に、各グループの第２不揮発性記憶素子に、メモリ処理を独立して開始する手段と、
を備えることを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権）
本出願は、その全体を参照することにより本明細書に組み込まれる、「Data Dependent Data-Line Switching Scheme,」と題した、Thomas Yan およびLuca Fasoliによる、２００９年４月２０日に出願された米国仮特許出願番号６１／１７１，０２２に基づく優先権を主張するものである。
【０００２】
本発明は、不揮発性データ記憶の技術に関する。
【背景技術】
【０００３】
半導体メモリは、様々な電子デバイス用としてますますポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント（ＰＤＡ）、モバイルコンピュータ装置、据え置き型コンピュータ装置、および他の装置などに使用されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体メモリが消費者向けの電子デバイスに使用される場合には、通常、消費者はメモリが電子デバイスの処理を遅延させないように十分な速度で動作する半導体メモリを要求する。
【図面の簡単な説明】
【０００５】
【図１】メモリシステムの一実施形態のブロック図を示す。
【図２】メモリセルの一実施形態の概略斜視図を示す。
【図３】可逆的抵抗スイッチング素子のＩ−Ｖ特性を示すグラフを示す。
【図４Ａ】３次元メモリアレイの一部の概略斜視図を示す。
【図４Ｂ】３次元メモリアレイの一部の概略斜視図を示す。
【図５】３次元メモリアレイの一実施形態の複数層の部分集合を示す。
【図６】メモリアレイの一実施形態の論理的ビューを示す。
【図７】メモリアレイ内のベイの一実施形態の論理的ビューを示す。
【図８】ビット線をデータ線を介して列制御回路に接続するための、データ線および選択回路の一実施形態の回路図を示す。
【図９】選択回路の一実施形態の回路図を示す。
【図１０】センスアンプ回路の一実施形態の一部の回路図を示す。
【図１１】マルチプレクサ回路の一実施形態の回路図を示す。
【図１２】図１０および１１の回路に関連するタイミング図を示す。
【図１３】データ線および選択回路の動作処理の一実施形態を述べるフローチャートを示す。
【図１４】容量放電プログラミング処理に関連するタイミング図を示す。
【図１５】ビット線をデータ線を介して列制御回路に接続するための、データ線および選択回路の一実施形態の回路図を示す。
【図１６】ビット線をデータ線を介して列制御回路に接続するための、データ線および選択回路の一実施形態の回路図を示す。
【発明を実施するための形態】
【０００６】
記憶システムは、ブロックにグループ分けされた複数の不揮発性記憶素子の１つ以上の層を備える。各ブロックは、第１種類のアレイ線の部分集合をローカルデータ線の各々に選択的に結合するための、第１選択回路の部分集合を備える。各ブロックは、ローカルデータ線の部分集合を、制御回路に接続されているグローバルデータ線に選択的に結合するための、第２選択回路の部分集合を備える。メモリ処理の性能を向上させるために、複数の第２選択回路は、自己の選択を互いに独立して変更することができる。例えばメモリ処理は、不揮発性記憶素子の複数のグループの、各グループの第１不揮発性記憶素子に同時に実行される。各グループの第１不揮発性記憶素子に対するメモリ処理の完了は、独立して検出される。各グループの第２不揮発性記憶素子へのメモリ処理は、各グループの第１不揮発性記憶素子に対するメモリ処理の完了が独立して検出された後に、各グループに対して独立して開始される。
【０００７】
複数の不揮発性記憶素子、信号ドライバ回路の集合、および選択回路を備える不揮発性記憶システムが開示されている。選択回路は、不揮発性記憶素子の第１集合を信号ドライバ回路の集合に選択的に接続するか、または不揮発性記憶素子の第２集合を信号ドライバ回路の集合に選択的に接続する。信号ドライバ回路の集合（一実施形態ではセンスアンプを含む）は、選択回路が不揮発性記憶素子の第１集合を信号ドライバ回路の集合に接続する間に、不揮発性記憶素子の第１集合に対してプログラム処理を開始する。不揮発性記憶素子の第１集合に対するプログラム処理を開始した後に、不揮発性記憶素子の第１集合に対するプログラム処理の完了を待つことなく、選択回路は、不揮発性記憶素子の第１集合を信号ドライバ回路の集合から切断するとともに、不揮発性記憶素子の第２集合を信号ドライバ回路の集合に接続する。不揮発性記憶素子の第１集合に対するプログラム処理の完了を待つことなく、選択回路が不揮発性記憶素子の第２集合を信号ドライバ回路の集合に接続する間に、信号ドライバ回路の集合は、不揮発性記憶素子の第２集合に対してプログラム処理を開始する。
【０００８】
図１は、本明細書で開示される技術を実行可能なメモリシステム１００の一例を示すブロック図である。メモリシステム１００は、メモリセルが２次元又は３次元のアレイとなったメモリアレイ１０２を含む。１つの実施形態では、メモリアレイ１０２は、モノシリックの３次元メモリアレイである。メモリアレイ１０２のアレイ端子線は行として整理されたワード線の様々な層と、列として整理されたビット線の様々な層とを有する。しかしながら、他の方向性も可能である。
【０００９】
メモリシステム１００は、出力１０８がメモリアレイ１０２の各々のワード線に接続される行制御回路１２０を含む。本明細書において、接続は、直接的な接続、または（例えば１つまたは複数の他の部品を介した）間接的な接続であってもよい。行制御回路１２０は、Ｍ個の行アドレス信号の集合と１つ以上の様々な制御信号をシステム制御ロジック回路１３０から受信している。行制御回路１２０は、典型的には、読取り及びプログラミング動作の双方のために、行デコーダ１２２、アレイドライバ１２４及びブロック選択回路１２６などの回路を含んでもよい。
【００１０】
メモリシステム１００はまた、入力／出力１０６がメモリアレイ１０２の各々のビット線に接続される列制御回路１１０を含む。列制御回路１１０は、Ｎ個の列アドレス信号の集合と１つ以上の様々な制御信号をシステム制御論理１３０から受信している。列制御回路１１０は、典型的には、列デコーダ１１２、１１４、ブロック選択回路３１６、及び１１８を含んでもよい。一実施形態では、センスアンプ１１８は、信号をビット線に供給するとともに、ビット線上の信号を検出する。ここでは、当該技術分野で周知の、様々なセンスアンプを用いることができる。
【００１１】
システム制御論理回路１３０は、データ及び命令をコントローラ１３４から受信し、アウトプットデータをコントローラ１３４に供給する。１３４はホストと通信する。１３０は、ステートマシン、レジスタ、および、メモリシステム１００の操作を制御する他の制御ロジックを、１つまたは複数備えていてもよい。他の実施形態では、１３０がコントローラの機能を備えるため、１３０がデータおよびコマンドをホストから直接に受信するとともに、１３０がホストに出力データを供給する。
【００１２】
１つの実施形態では、システム制御ロジック１３０、列制御回路１１０、行制御回路１２０およびメモリアレイ１０２は、１つの集積回路に形成される。例えば、システム制御論理１３０、列制御回路１１０及び行制御回路１２０は基板の表面に形成され、メモリアレイ１０２はその基板の上方に形成されるモノシリックの３次元メモリアレイである（したがって、システム制御論理１３０、列制御回路１１０及び行制御回路１２０の上方である）。ある例では、制御回路の一部を、あるメモリアレイと同じ層に形成することができる。図１のような好適な実施形態についての更なる情報は、その全体を参照することにより本明細書に組み込まれる、下記の米国特許に見出すことができる。米国特許第６，８７９，５０５号、米国特許第７，２８６，４３９号、米国特許第６，８５６，５７２号、および米国特許第７，３５９，２７９号。コントローラ１３４は、図１に記載された他の構成要素と同一基板上または異なる基板上に存在することができる。コントローラ１３４、システム制御ロジック１３０、列制御回路１１０、列デコーダ１１２、ドライバ回路１１４、ブロック選択１１６、センスアンプ１１８、行制御回路１２０、行デコーダ１２２、アレイドライバ１２４、および／またはブロック選択１２６、これら単独または任意の組合せは、１つまたは複数の制御回路とみなすことができる。
【００１３】
メモリアレイ１０２は複数のメモリセルを備える。一実施形態では、各メモリセルは、ステアリング素子（例えばダイオード）および抵抗素子を備える。一実地態様例では、メモリセルは、１回書き込みおよび複数回読み出しが可能な態様とすることができる。メモリセルの一例は、上部および下部導体の交差点に形成された層状の支柱を備える。一実施形態では、支柱は、アンチヒューズ層のような状態変化素子と直列に接続された、ダイオードのようなステアリング素子を備える。アンチヒューズ層が損傷していない場合には、セルは電気的に開回路である。アンチヒューズ層が破壊されている場合には、セルは、破壊されたアンチヒューズ層の抵抗と直列に接続された電気的なダイオードである。メモリセルの例は、米国特許６，０３４，８８２号、米国特許６，５２５，９５３号、米国特許６，９５２，０４３号、米国特許６，４２０，２１５号、米国特許６，９５１，７８０号、および米国特許７，０８１，３７７号、に見出すことができる。
【００１４】
他の実施形態では、メモリセルは書換可能である。例えば、その全体を参照することにより本明細書に組み込まれる、米国特許出願公開第２００６／０２５０８３６号は、可逆的抵抗スイッチング素子と直列に接続されるダイオードを備える、書換可能な不揮発性記憶素子について記述する。可逆的抵抗スイッチング素子は、２つまたはそれ以上の状態の間で可逆的に切り替わる抵抗率を有する、可逆的抵抗スイッチング材料を含む。例えば、可逆的抵抗性スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第１の電圧および／または電流を印加すると高抵抗率状態にスイッチング可能である。第２の電圧および／または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子は、製造時には初期高抵抗率状態であってもよく、この状態は、（単数または複数の）適切な電圧および／または（単数または複数の）電流を印加すると低抵抗率状態に可逆的にスイッチング可能である。１つの抵抗状態は、２進の「０」を表し、別の抵抗状態は２進の「１」を表してもよい。メモリセルが２ビット以上のデータを記憶するために、２以上のデータ／抵抗状態が使用されても良い。一実施形態では、高抵抗状態から低抵抗状態へ抵抗を切り替える処理を、セット処理と呼ぶ。低抵抗状態から高抵抗状態へ抵抗を切り替える処理を、リセット処理と呼ぶ。高抵抗状態は２進データの「０」に関連し、低抵抗状態は２進データの「１」に関連する。他の実施形態では、セットおよびリセット、および／またはデータ符号化は、逆にすることができる。一部の実施形態では、抵抗性スイッチング素子がセットされる最初の１回は、通常の電圧よりも高い電圧を必要とし、フォーミング処理と呼ばれる。
【００１５】
図２に、メモリセル１５０に関する１つの実施形態の概略斜視図を示す。メモリセル１５０は、第１導電体１６６と第２導電体１６８の間に位置して、直列に接続された、可逆的抵抗スイッチング素子１６２、ステアリング素子１６４およびバリア１６５を備える。
【００１６】
可逆的抵抗スイッチング素子２６３は、２以上の状態を可逆的にスイッチングすることが可能な抵抗率を有する可逆的抵抗性スイッチング材料１７０を備える。一部の実施形態では、可逆的抵抗スイッチング材料１７０は、金属酸化物から形成されてもよい。様々な異なる金属酸化物を用いることができる。一例では、酸化ニッケルが用いられる。
【００１７】
少なくとも１つの実施形態では、選択的蒸着方法の利用において、酸化ニッケル層がエッチングされることなく、酸化ニッケル層が可逆的抵抗スイッチング材料に用いられる。例えば、可逆的抵抗スイッチング素子は、電気めっき、無電解析出等の蒸着プロセスを採用して形成されてもよい。これにより、基板上に形成される導電体表面に対して選択的にニッケル含有層を蒸着させる。この方法により、（ニッケル含有層の蒸着に先立って）基板上の導電体表面のみがパターニング及び／又はエッチングされればよく、ニッケル含有層はパターニング及び／又はエッチングされる必要がない。
【００１８】
少なくとも１つの実施形態では、可逆的抵抗スイッチング材料１７０は、ニッケルを選択的に付着させ、次いでニッケル層を酸化することによって形成される酸化ニッケル層の少なくとも一部を含む。例えば、Ｎｉ、ＮｉＸＰＹ又はニッケルの別の類似の形態が、無電解析出、電気メッキまたは類似の選択プロセスを使用して選択的に蒸着され、次いで（例えば、急速熱酸化または他の酸化プロセスを使用して）酸化されて酸化ニッケルを形成してもよい。他の実施形態では、酸化ニッケル自体が選択的に蒸着されてもよい。例えば、ＮｉＯ、ＮｉＯＸ又はＮｉＸＰＹ含有層が、選択付着プロセスを使用してステアリング素子の上に選択的に蒸着され、次いで（必要に応じて）アニールおよび／または酸化されてもよい。
【００１９】
メモリセルに使用するための可逆的抵抗性スイッチング材料を形成するために、必要に応じて、他の材料が選択的に蒸着され、次いでアニールおよび／または酸化されてもよい。例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの材料が電気メッキ等によって選択的に蒸着され、次に酸化されて、可逆的抵抗スイッチング材料が形成されてもよい。
【００２０】
他の可変抵抗材料は、Ｖ、Ｃｏ、Ｎｉ、Ｐｄ、ＦｅまたはＭｎがドープされたアモルファスシリコンであり、例としてRoseらによる米国特許第５、５４１、８６９号にさらに十分に説明されている。他の類の材料が、Ignatievらによって米国特許第６，４７３，３３２号で示唆されている。これらは、Ｐｒ１-ＸＣａＸＭｎＯ３（ＰＣＭＯ）、Ｌａ１-ＸＣａＸＭｎＯ３（ＬＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、またはＧｄＢａＣｏＸＯＹ（ＧＢＣＯ）などの、ペロブスカイト（perovskite）材料である。この可変抵抗材料に対する他の選択肢は、例えばJacobsonらによって米国特許第６，０７２，７１６号に示唆されているように、プラスチックポリマーに混入されるカーボンブラック粒子またはグラファイトを備えるカーボンポリマーフィルムである。他の例は、カーボンナノチューブを可逆的抵抗スイッチング材料として用いることである。
【００２１】
他の材料が、Campbellらによる米国特許出願第２００３／００４５０５４号、およびCampbellによる米国特許出願第２００３／００４７７６５号に示唆されている。この材料は、化学式ＡＸＢＹのカルコゲナイドガラス（chalcogenide glass）にドープされる。ここでＡは、周期表のIIIＡ族（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ）、IVＡ族（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ）、VＡ族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）またはVIIＡ族（Ｆ、Ｃｌ、Ｂｒ、Ｉ、Ａｔ）の少なくとも１つの元素を含む。またＢは、Ｓ、Ｓｅ、Ｔｅおよびこれらの混合物の中から選択される。ドーパントは、Ａｇ、Ａｕ、Ｐｔ、Ｃｕ、Ｃｄ、Ｉｒ、Ｒｕ、Ｃｏ、Ｃｒ、ＭｎまたはＮｉを含む、貴金属および遷移金属の中から選択される。このカルコゲナイドガラス（非晶質カルコゲナイド、結晶状態ではない）は、可動金属イオンの貯蔵部に隣接するメモリセル内に形成される。他の固体電解質材料を、カルコゲナイドガラスに代えて用いることができる。他の可変抵抗材料は、アモルファスカーボン、グラファイトおよびカーボンナノチューブを含む。他の材料も、本明細書で述べる技術に用いることができる。
【００２２】
可逆的抵抗スイッチング材料を用いたメモリセルの形成についての更なる情報は、その全体を参照することにより本明細書に組み込まれる、「Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same,」と題した、米国特許出願公開第２００９／０００１３４３号に見出すことができる。更なる情報は、その全体を参照することにより本明細書に組み込まれる、２００８年１２月１９日出願の、「Reverse Set With Current Limit for Non-Volatile Storage,」と題した、米国特許出願第１２／３３９，３１３号に見出すことができる。
【００２３】
可逆的抵抗スイッチング素子１６２は、電極１７２、１７４を有する。電極１７２は、可逆的抵抗性スイッチング材料１７０と導体１６８の間に位置している。１つの実施形態では、電極１７２はプラチナを用いて形成されている。電極１７４は、可逆的抵抗性スイッチング材料１７０とステアリング素子１６４の間に位置している。１つの実施形態では、電極１７４は窒化チタンを用いて形成されており、バリア層として機能する。
【００２４】
ステアリング素子１６４は、ダイオードであってもよく、あるいは、可逆的抵抗スイッチング素子１６２に印加される電圧及び／又は電流を選択的に制限することによって非オーミック接触を示す適切な他のステアリング素子であってもよい。このような態様において、メモリセル１５０は、２次元又は３次元のメモリアレイの一部として利用してもよい。さらに、データは、アレイ内の他のメモリセルの状態に影響を及ぼすことなくメモリセル１５０に書き込んだりメモリセル１５０から読み出されたりしてもよい。１６４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、縦型の多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。
【００２５】
ある実施形態では、ステアリング素子１６４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、又は他の何らかの適切な材料などの多結晶半導体材料から形成されたダイオードであってもよい。例えば、ステアリング素子１６４は、高濃度にドープされたｎ＋ポリシリコン領域１８２と、ｎ＋ポリシリコン領域１８２の上の低濃度にドープされた又は真性（自然にドープされた）ポリシリコン領域１８０と、真性領域１８０の上の高濃度にドープされたｐ＋ポリシリコン領域１８６とを含んだダイオードであってもよい。ある実施形態では、例えば、あらゆる点でその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」と題する米国特許公開第２００６／００８７００５号で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約１０％以上のゲルマニウムを有する薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）をｎ＋ポリシリコン領域１８２上に形成し、ｎ＋ポリシリコン領域１８２から真性領域１８０内へのドーパントの移動を防止および／または低減することもできる。当然ながら、ｎ＋およびｐ＋領域の位置は逆であってもよい。ステアリング素子１６４が、（例えば、非晶質または多結晶の）堆積シリコンから形成される場合、一実施形態では、ダイオード上にシリサイド層を形成して、堆積シリコンを製造時の低抵抗率状態に置いてもよい。
【００２６】
その全体が本願明細書において参照により援用されている「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」と題する米国特許第７，１７６，０６４号に記載されるように、チタン及び／又はコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイド及びコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる（例えば、シリサイド層は、アニール中にシリコンダイオードの結晶構造を強化する）。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金及び／又はゲルマニウムダイオードについても、同様な結果を得ることもできる。
【００２７】
導体１６６、１６８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図２の実施形態では、導体１６６、１６８はレール状であり、（例えば、実質的に互いに直交する等の）異なる方向に伸びる。他の導体形状及び／又は構造が使用されてもよい。ある実施形態では、導体１６６、１６８とともに、バリア層、接着層、反射防止コーティングおよび／またはその類似物（図示せず）が使用され、デバイス性能を改善し、及び／又はデバイスの製造に役立てることもできる。
【００２８】
図２では可逆的抵抗スイッチング素子１６２がステアリング素子１６４上に配置されているが、当然ながら、他の実施形態では可逆的抵抗スイッチング素子１６２がステアリング素子１６４の下に位置してもよい。
【００２９】
図２はメモリセルの一例を示しているが、ここで開示された技術に対して、メモリセルの１の特定の型または構造は要求されない。多くの異なるタイプのメモリセルを用いることができる。
【００３０】
図３は、酸化金属可逆的抵抗スイッチング素子の１つの実施形態における電圧・電流を示す図である。ライン２５０は、可逆的抵抗スイッチング素子が高抵抗率のときのＩ−Ｖ特性を示す。ライン２５２は、可逆的抵抗スイッチング素子が低抵抗率のときのＩ−Ｖ特性を示す。可逆的抵抗スイッチング素子がどちらの状態にあるかを決定するために、電圧が印加され、その結果の電流が測定される。高い測定電流（ライン２５２参照）は、可逆的抵抗スイッチング素子が低抵抗率状態であることを示す。低い測定電流（ライン２５０）は、可逆的抵抗スイッチング素子が高抵抗率状態であることを示す。なお、異なるＩ−Ｖ特性を有する可逆的抵抗スイッチング素子の他の態様も、本明細書で開示される技術に適用可能であることに留意されたい。
【００３１】
高抵抗状態（ライン２５０参照）の間は、電圧Ｖｓｅｔおよび十分な電流がメモリセルに印加されている場合には、可逆的抵抗スイッチング素子は低抵抗状態にセットされる。ライン２５４はＶＳＥＴが印加されたときの挙動を示している。電圧は若干一定に維持され、電流はＩｓｅｔ＿ｌｉｍｉｔの方へ増加する。ある時点で、可逆的抵抗スイッチング素子がセットされ、素子の挙動がライン２５２に基づくようになる。可逆的抵抗スイッチング素子がセットされた初回は、デバイスをセットするためにＶｆ（形成電圧）が必要とされることに留意されたい。その後、ＶＳＥＴが使用可能とされる。形成電圧Ｖｆは、ＶＳＥＴより大きくてもよい。
【００３２】
低抵抗状態（ライン２５２参照）の間は、電圧ＶＲＥＳＥＴおよび十分な電流（Ｉｒｅｓｅｔ）がメモリセルに印加される場合には、可逆的抵抗スイッチング素子は高抵抗状態へリセットされる。ライン２５６は、ＶＲＥＳＥＴが印加された場合の挙動を示している。ある時点で、可逆的抵抗スイッチング素子はリセットされ、装置の挙動はライン２５０に基づくようになる。
【００３３】
一実施形態では、Ｖｓｅｔは約５ボルトであり、Ｖｒｅｓｅｔは約３ボルトであり、Ｉｓｅｔ_ｌｉｍｉｔは約５マイクロアンペアであり、Ｉｒｅｓｅｔの電流は３０マイクロアンペアまで上昇しうる。一実施形態では、ＶｓｅｔはＶｒｅｓｅｔよりも低くすることができる。また、形成処理が必要とされず、および／または、セットまたはリセットに必要な時間を異ならせることができる。可逆的抵抗スイッチング材料の抵抗をセットおよびリセットするためのプログラミング処理は、当技術分野で知られている。可逆的抵抗スイッチング材料の抵抗をセットおよびリセットするための回路の多様な実装形態が知られており、本明細書で述べられている技術に使用することが可能である。セットおよびリセットの例は、その全体を参照することにより本明細書に組み込まれる、２００８年１２月１９日出願の「Reverse Set With Current Limit for Non-Volatile Storage,」と題した米国特許出願第１２／３３９，３１３号、その全体を参照することにより本明細書に組み込まれる米国特許出願第２００７／００７２３６０号、および、その全体を参照することにより本明細書に組み込まれる米国特許出願第２００７／０００８７８５号、に見出すことができる。
【００３４】
幾つかの実施形態では、メモリセルに流れる電流を供給し、制御し、および／または制限する回路は、メモリセルから遠く離れているとすることができる。（上述したように、）制御回路が基板表面に存在し、メモリセルが３次元メモリアレイの上層に存在するモノリシック３次元メモリアレイにおいて、距離はますます問題となる。この距離のために、導電経路がかなり長くなり、その結果、配線の容量が比較的大きくなる。時には、メモリセルがセットされた後に、続いて配線の容量電荷がメモリセルを介して消失する。これは、可逆的抵抗スイッチング素子を流れる余分な電流を発生しうる。この余分な電流は、素子をリセットすることが困難または不可能な程に低い抵抗値まで、可逆的抵抗スイッチング素子をセットすることがある。セットが達成された後においてメモリセルを介して不要な電流が流れないように、セット処理の間には、ビット線およびデータバスを放電する、という解決策が提案されている。この実施形態では、セット処理の間にダイオードは順方向にバイアスされ、Ｖｓｅｔがパルスとして（または他の態様で）メモリセルに印加される。ビット線およびデータバスからの電荷が、Ｖｓｅｔパルスによって供給されない追加の電荷を供給するために必要とされるように、Ｖｓｅｔパルスは、可逆的抵抗スイッチング素子をセットするために必要な時間よりも短くされる。例えば、メモリセルに接続されたビット線を充電するために、電圧パルスが使用される。ビット線の寄生容量により、ビット線は電荷を蓄積する。充電された後に、ビット線をフローティングさせるために、ビット線が電圧源から切断される。ビット線の電荷は、その後メモリセルを介してワード線へ放電し、メモリセルがセットされる。
【００３５】
幾つかの実施形態では、セット処理に、セット処理が成功したか否かを確認するための検証処理が続くとすることができる。セット処理が成功していない場合には、セット処理を再試行することができる。一実施態様例では、検証処理は読取り処理である。従って、システム制御ロジック回路１３０は、最初に１つまたは複数のメモリセルにプログラム（セットまたはリセット）させ、その後、プログラムされた全てのメモリセルを読み取る。読み取られたデータがプログラムされたデータと一致する場合には、処理が完了する。（多くの場合、プログラミングが成功しないことにより、）読み取られたデータのいくつかがプログラムされたデータと一致しない場合には、プログラミングが繰り返される。
【００３６】
メモリアレイ１０２は、多くのメモリセルを備えている。図４Ａは、第２のメモリレベル２２０の下に配置される第１のメモリレベル２１８を含むモノリシックな３次元アレイ１０２の一部の略斜視図である。図４Ａの実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含む。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図４Ａでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図４Ａの実施形態では、すべてのダイオードは、ｐ型領域をダイオードの上部または下部のどちらに有するｐ−ｉ−ｎダイオードが使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。メモリセル２００は、メモリセル１５０と同じであってもよいし、異なっていてもよい。
【００３７】
図４Ｂは、第２のメモリレベル２２１の下に配置される第１のメモリレベル２１９を含む、第２の実施形態のモノリシックな３次元アレイ１０２の一部の略斜視図である。図４Ｂのメモリアレイは、複数のメモリセル２００を備えている。第１のメモリレベル２１９に関して、メモリセル２００は、ビット線２０７の集合とワード線２０９の集合の間に存在し、ビット線２０７の集合およびワード線２０９の集合に接続される。第２のメモリレベル２２１に関して、メモリセル２００は、ビット線２１０の集合とワード線２０９の集合の間に存在し、ビット線２１０の集合およびワード線２０９の集合に接続される。図４Ｂに示すように、第１のメモリレベルの上部導体は、第１のメモリレベルの上方に位置する第２のメモリレベルの下部導体として、用いることができる。さらなる情報は、その全体が本願明細書において参照により援用されている、「High-Density Three-Dimensional Memory Cell,」と題する米国特許第６，９５２，０３０号に記載されている。
【００３８】
図４Ｂの実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」と題する米国特許出願公開公報２００７０１９０７２２号で説明されるように、隣接するメモリレベル上のダイオード（または他のステアリング装置）は、反対方向に向くのが好ましい。例えば、第１のメモリレベル２１９のダイオードは、（例えば、ダイオードの下部にｐ領域を有して）矢印Ａ１で示されるように上向きダイオードであってもよく、第２のメモリレベル２２１のダイオードは、（例えば、ダイオードの下部にｎ領域を有して）矢印Ａ２で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。
【００３９】
モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベル（単数または複数）の層の上に直接付着または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第５，９１５，１６７号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな３次元メモリアレイではない。
【００４０】
モノシリックの３次元メモリアレイの一実施形態では、ビット線は第１方向に配置され、ワード線はビット線と直交する第２方向に配置される。メモリセルの付加的な層を有するモノシリックの３次元メモリアレイでは、ビット線およびワード線の付加的な層が存在しうる。補助回路（例：列制御回路１１０、行制御回路１２０およびシステム制御ロジック１３０）は、補助回路の上方に形成されるメモリアレイとともに、基板の表面に配置される。
【００４１】
図５は、集積回路の様々な層を示しており、基板の上方に位置するメモリアレイを示している。メモリアレイは、ビット線層ＢＬ０、ＢＬ１およびＢＬ２と、ワード線層ＷＬ０およびＷＬ１を備える。他の実施形態では、追加的なビット線およびワード線層が実装されるとすることもできる。半導体記憶システムを実装する集積回路は、補助回路の異なる要素の間や、補助回路とビット線とワード線との間で信号を通信するために用いられる、複数の金属層を備える。これらの金属層は、基板の表面に実装される補助回路の上方であって、メモリアレイの下方に配置される。図５は、通信に用いられる２つの金属層Ｒ１およびＲ２を示している。しかしながら、他の実施形態では、２つより多いまたは少ない金属層を備えることができる。一例では、これらの金属層Ｒ１およびＲ２は、比較的高い抵抗と高い容量の両方を有するタングステン（約１．５オーム毎スクウェア（ｏｈｍ／ｓｑｕｒｅ））で形成される。
【００４２】
メモリシステムの異なる要素間で信号を通信するために用いられる１つ以上の金属層を、メモリアレイの上方に配置することができる。図５は、トップメタル層と表示される、メモリアレイの上方の１つの金属層を示している。一例では、トップメタル層は、Ｒ１層及びＲ２層よりも抵抗と静電容量が小さい（約０．０５オーム毎スクウェアの）アルミニウム又は銅で形成される。金属層Ｒ１およびＲ２は、トップメタルに用いられる材料と同一の材料を用いて形成されない。Ｒ１およびＲ２に用いられる金属は、Ｒ１およびＲ２の上にメモリアレイを製造する製造工程に、耐える必要があるためである。
【００４３】
隣接する金属層を接続するために、ビア（Ｖｉａｓ）を付加することができる。隣接しない層を互いに接続するために、ジア（Ｚｉａｓ）を付加することができる。ジアは多層ビアである。（ジアが階段形状をとるような場合には）、ジアは２層より多い層を接続することができる
【００４４】
メモリアレイ１０２は、複数のベイに分割されている。各々のベイは、多数のブロックに（随意的に）分割されていてもよい。図６は、複数のベイ（例：ベイ０、ベイ１、．．．ベイＮ）に分割されたメモリアレイ１０２の論理図である。異なる実装態様では、ベイの数は異なっていてもよい。ある実施態様では、ただ１つのベイを使用してもよい。図７では、１つのベイ（例えば、ベイ０）が、複数のブロック（ブロック０−ブロック１５）に分割されている。一実施形態では、１つのベイ内に１６個のブロックが存在する。しかしながら、他の実施形態では、異なる数のブロックを用いることができる。
【００４５】
ブロックは、隣接するメモリセルのグループである。メモリセルは、デコーダ、ドライバ、センスアンプ、および入力／出力回路によって区分されず、通常連続している、隣接するワード線およびビット線を有する。これは、様々な理由の何れかによるものである。例えば、ワード線やビット線などの抵抗や容量から発生する、ワード線およびビット線を通る信号遅延（例：ＲＣ遅延）は、大きなアレイでは非常に大きくなることがある。各々のワード線および／またはビット線の長さを減少させるために、大きなアレイを小さなサブアレイのグループに分割することで、これらのＲＣ遅延は減少しうる。他の例として、メモリセルのグループへのアクセスに関連する電力が、所定のメモリサイクルの間に同時にアクセスされうるメモリセルの上限値を決定することがある。その結果、同時にアクセスされるメモリセルの数を減少させるために、大きなメモリアレイは、小さなサブアレイに分割されることがよくある。集積回路は１つまたは複数のメモリアレイを備えることができる。
【００４６】
図７は、ブロック０に関する、ビット線の部分集合を示している。基板はメモリアレイよりも広い。従って、列制御回路１１０の一部は、Ｒ１、Ｒ２、トップメタル、およびビット線へのビアおよびジア（多層ビア）を用いる接続を行うために、メモリアレイの下方から突出させることができる。列制御回路１１０（デコーダおよびセンスアンプを含む）は、回路の２つの集合に分割される。列制御回路１１０の回路の１つの集合がメモリアレイの第１のサイド（サイドＡ）から突出し、列制御回路１１０の回路の第２の集合がメモリアレイの反対のサイド（サイドＢ）から突出するように、列制御回路１１０の各々の回路の組は、集積回路を挟んで互いに反対側（例えば、サイドＡおよびサイドＢ）に配置されている。ブロックに関する複数ビット線の半数は、サイドＡの列制御回路１１０の回路の１つの集合に接続される。ブロックに関する複数ビット線のもう一方の半数は、サイドＢの列制御回路１１０の回路の第２の集合に接続される。一実施形態では、一つおきのビット線がサイドＡで列制御回路１１０に接続され、その間にあるビット線がサイドＢで列制御回路１１０に接続されるように、ビット線の２つの集合は交互に配置される。２つの隣接するビット線がサイドＡから選択され、次の２本がサイドＢから選択される場合がある。これは、製造プロセスによる。
【００４７】
一実施形態では、２つのセンスアンプが、例えば基板の表面上の各々のブロックの下方に位置する。２つのセンスアンプの一つは、サイドＡで列制御回路１１０に接続されるビット線のためのものであり、他方のセンスアンプは、サイドＢで列制御回路１１０に接続されるビット線のためのものである。１つのベイに１６個のブロックを備える本実施形態では、１つのベイに対して、１６個の各サイド（サイドＡおよびサイドＢ）について、３２個のセンスアンプが存在する。一実施形態において、ベイの１つの特性は、ベイ内の全てのブロックが、同じ３２個のセンスアンプを共用することである。これは、プログラミングまたは読取りにおいて、１つのベイ内の３２個のメモリセルが同時に選択されうることを意味する。従って、メモリシステムは、３２個のメモリセル、および、３２個の選択されたメモリセルとセンスアンプの間で信号を送信する配線を選択する回路を備えている。
【００４８】
従来のシステムでは、３２個の選択されたメモリセルとセンスアンプの間で信号を送信するためのグローバル経路線は、比較的大きな抵抗および容量を有する金属層Ｒ１またはＲ２に実装されていた。全体の抵抗および容量を減少させるために、幾つかの従来の設計では、３２個の選択されたメモリセルとセンスアンプの間で信号を送信するためのグローバル経路線の半分をＲ１（またはＲ２）に実装し、３２個の選択されたメモリセルとセンスアンプの間で信号を送信するためのグローバル経路線の他の半分をトップメタルに実装していた。この手法は抵抗および容量を減少させるが、その減少量は高速動作を可能にするには不十分である。従来の実施形態では、複数のグローバル経路線の各々が、配線に関する総容量を増加させる復号トランジスタドレインのすべてに接続されていた。
【００４９】
選択されたメモリセルとセンスアンプの間のデータ線の、抵抗および容量をさらに減少させるために、部分データ線スキームを用いることができる。複数のローカルデータ線は各セクションに対して備えられる。１つのセクションは、１、２、４または他の数のブロックを含むことができる。選択回路は、ローカルデータ線を適切なビット線に接続するために用いられる。センスアンプの出力は、全てのベイにわたって、グローバルデータ線に供給される。選択回路は、グローバルデータ線を適切なローカルデータ線に接続するために用いられる。
【００５０】
図８は、部分データ線スキームを実行する列制御回路１１０の一実施形態についての、経路信号および選択回路の一部を示す概略図である。本実施形態では、ベイ内に１６個のブロックが存在する。図は、３つのブロック（ブロック０、ブロック１、およびブロック１５）の一部を示している。ブロックの各々は、複数のビット線を、アレイの一方のサイド（例えば図７のサイドＡ）のセンスアンプに電気的に接続するための、選択回路５００の６４個の列を有する。またブロックの各々は、複数のビット線を、アレイの他方のサイド（例えば図７のサイドＢ）のセンスアンプに接続するための、選択回路の６４個の列を有する。図８は、サイドＢに接続するための、選択回路５００の６４個の列のみを示している。従って、各ブロックは、６４の列×３２本のビット線×２（トップおよびボトム）＝４０９６本のビット線を、ブロックごとに有する。一実施形態では、３次元メモリアレイは４つの層を備えており、層ごとに１０２４本のビット線が備えられる。デコード回路、ビット線および層の、他の配置もまた使用可能である。
【００５１】
図８の実施形態では、各ブロックは各自のローカルデータ線の集合を有している。例えば、ブロック０はＳＥＬＢ０＜３１：０＞を備えており、ブロック１はＳＥＬＢ１＜３１：０＞を備えており、．．．ブロック１５はＳＥＬＢ１５＜３１：０＞を備えている。一実施形態では、ローカルデータ線ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、．．．ＳＥＬＢ１５＜３１：０＞は、各々のブロックの下側の金属層Ｒ１に実装され、各ブロックの幅内に配置されている。ローカルデータ線ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、．．．ＳＥＬＢ１５＜３１：０＞は、図５、８、および１０のデータバスに相当する。特定の列に対する複数の選択回路５００は、その列に対する３２本のビット線を、３２本のローカルデータ線（ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、．．．またはＳＥＬＢ１５＜３１：０＞）の各々に、選択的に接続する。図８に示されるように、複数の選択回路５００の各々は、列デコーダ１１２からの選択信号ＣＤと、その列に関連する３２本のビット線の一つからの接続を受ける。選択回路５００は、列デコーダ１１２から入力される選択に基づいて、ビット線を複数のローカルデータ線（例：ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、．．．ＳＥＬＢ１５＜３１：０＞）の各々の一つに接続または非接続とする。
【００５２】
図９は、選択回路５００の一実施形態の詳細を示す回路図である。例示のために図８では、複数の選択回路５００の一つに、個別に符号５０２が付けられている。選択回路５０２は、端子Ａ、ＢおよびＣを備える。図９の回路図も、端子Ａ、ＢおよびＣを示している。列デコーダ１１２が選択信号ＣＤを選択回路５０２に送信することができるように、端子Ａは列デコーダ１１２に接続されている。端子Ｂは、ビット線の各々に接続される。端子Ｃは、ローカルデータ線（例：ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、．．．またはＳＥＬＢ１５＜３１：０＞の一つ）の各々に接続される。図９はまた、非選択ビット線に対するグローバル線である端子Ｄを示している。読み易さのため、図８は、複数の選択回路５００の全ての端子Ｄへの接続を表示していない。しかしながら、当業者は、端子Ｄの全てが共通の非選択ビット線の信号値に接続されていることを理解するであろう。選択回路は、ビット線がローカルデータ線と電気的に通信できるように、１つのビット線を１つのローカルデータ線に電気的に接続する。選択回路が電気的に１つのビット線を１つのローカルデータ線に接続しないように構成されている場合には、ビット線とデータ線の両方が物理的に選択回路に接続されていても、ビット線はローカルデータ線と通信することができない。
【００５３】
複数の選択回路の各々は、２つの互いに接続されたトランジスタ６２０および６２２と、キャパシタ６２４を備える。キャパシタ６２４は、回路内において実在する物理的なキャパシタではない。その代わりにキャパシタ６２４は、ソース−ウェル間の寄生容量を表している。端子Ａは、列デコーダ１１２をトランジスタ６２０および６２２のゲートに接続する。端子Ａの信号に基づいて、端子Ｂのビット線は、端子Ｃの各ローカルデータ線（例えば、ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、．．．またはＳＥＬＢ１５＜３１：０＞の一つ）、または、端子Ｄの非選択ビット線信号と導通する。複数の選択回路５００の各々は、ジアを用いてビット線へ接続されるとともに、金属層Ｒ１および／またはＲ２を用いて列デコーダ１１２、ローカルデータ線および非選択ビット線信号へ接続されるように、基板の表面に製造することができる。
【００５４】
図８では、列デコーダ１１２が１つの列を選択し、その選択された列に、適切な選択信号ＣＤを示す選択を送信した。これにより、選択された列が３２本のビット線の各々を複数のローカルデータ線（ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、．．．またはＳＥＬＢ１５＜３１：０＞）に接続するものであった。各ブロックは、１６個の２：１マルチプレクサＭＵＸ（例：ＭＵＸ５０１）を備える。１６個の２：１マルチプレクサＭＵＸは、ブロックに関連しているとともに、ブロックの下側の基板に位置している。３２本のローカルデータ線の集合の各々（ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、．．．またはＳＥＬＢ１５＜３１：０＞）は、各ブロックにおける１６個の２：１マルチプレクサＭＵＸの集合の各々に接続されている。例えば、ブロック０では第１マルチプレクサがＳＥＬＢ０＜０＞およびＳＥＬＢ０＜１６＞を受信し、第２マルチプレクサがＳＥＬＢ０＜１＞およびＳＥＬＢ０＜１７＞を受信し、．．．、第１６マルチプレクサがＳＥＬＢ０＜１５＞およびＳＥＬＢ０＜３１＞を受信する。１つのブロック内の複数のマルチプレクサの各々は、３２本のローカルデータ線のうちの１６本が選択されるように、列デコーダ１１２から共通選択信号（例：信号Ｓ）を受信する。一実施形態では、（例えば）ＳＥＬＢ０＜１５：０＞が選択されるかまたはＳＥＬＢ０＜１６：３１＞が選択されるように、１つのブロック（またはベイ）の複数のマルチプレクサ（ＭＵＸ）の全てに同一の選択信号Ｓが供給される。一実施形態では、複数のマルチプレクサは、非選択のＳＥＬＢにバイアスをかける能力を備えている。
【００５５】
メモリ処理（例：読み出し、セット、リセット）が選択されたメモリセルに実行されるように、１６本の選択されたローカルデータ線は、複数のグローバルデータ線ＧＳＥＬＢ＜１５：０＞に接続される。例えば、ＳＥＬＢ０＜０＞は選択的にＧＳＥＬＢ＜０＞に接続され、ＳＥＬＢ０＜１＞は選択的にＧＳＥＬＢ＜１＞に接続される、などである。または、ＳＥＬＢ０＜１６＞は選択的にＧＳＥＬＢ＜０＞に接続され、ＳＥＬＢ０＜１７＞は選択的にＧＳＥＬＢ＜１＞に接続される、などである。複数のグローバルデータ線ＧＳＥＬＢ＜１５：０＞はトップメタルに実装される。複数のグローバルデータ線ＧＳＥＬＢ＜１５：０＞と複数のマルチプレクサ（ＭＵＸ）との接続経路は、ジア（ｚｉａｓ）（またはビア（ｖｉａｓ））を用いて形成される。複数のグローバルデータ線ＧＳＥＬＢ＜１５：０＞はベイの全体に配線されており、各ベイは各自の複数のグローバルデータ線の集合を有している。グローバルデータ線間のカップリングを減少させるために、トップメタル分離の様々な形状を用いることができる。
【００５６】
複数のグローバルデータ線ＧＳＥＬＢ＜１５：０＞の各々は、複数のセンスアンプの一つに接続される。例えば、ブロック０の下部に位置するセンスアンプであるセンス−アンプ０の出力はＧＳＥＬＢ＜０＞に接続され、ブロック１の下部に位置するセンスアンプであるセンス−アンプ１の出力はＧＳＥＬＢ＜１＞に接続され、．．．、そして、ブロック１５の下部に位置するセンスアンプであるセンス−アンプ１５の出力はＧＳＥＬＢ＜１５＞に接続される。従って、特定のセンスアンプの出力は１本のグローバルデータ線に接続されており、その結果マルチプレクサを介して１本のローカルデータ線に接続されており、そして選択回路５００を介して１本のビット線に接続されている。グローバルデータ線はトップメタルに実装されている。そしてトップメタルは金属層Ｒ１およびＲ２と比して著しく低い抵抗を有する。よって、センスアンプからメモリセルへの信号経路は低い抵抗を有する。「オフ」であるトランジスタの数、および復号線に接触されるトランジスタの数が減少するため、容量も低減される。部分データ線を備えること、およびデータ線（ＳＥＬＢ）の各々に対するビット線ドライバの数を減少させることにより、ビット線ドライバの寄生容量の総量値（ソース−ウェル間の寄生容量）は減少する。
【００５７】
上述したように、図８は、ブロックの一方のサイド（例：サイドＢ）に存在するセンスアンプへの接続経路のみを示している。従って、各ブロックに対するローカルデータ線の別の集合、各ベイに対するグローバルデータ線の別の集合、および、各ベイに対するセンスアンプの別の集合が、図８に記載されたものに加えて存在する。よって、３２個のマルチプレクサが、３２本のグローバルデータ線に接続する３２本のローカルデータ線を選択する。そして、６４本のローカルデータ線に接続された６４本の選択されたビット線に、１つの選択されたブロックが関連する。３２本のグローバルデータ線は、特定のベイに関連する３２個のセンスアンプに接続される。
【００５８】
１つのベイ内の１６個のブロック、１つの列内の６４本のビット線、６４本のローカルデータ線の使用、および、３２本のグローバルデータ線、の選択は、一組の実施形態である。他の実施形態では、各項目に異なる数を用いることができる。また、ローカルデータ線の数は、（例えば、４８や９６のような）２進法でない数にすることができる。
【００５９】
ブロックの２：１マルチプレクサ（ＭＵＸ）が従来のマルチプレクサであり、共通選択信号Ｓを共用する場合には、一実施形態では、実行されるメモリ処理は、１６本の選択線の第１の集合に対して第１に実行される。１６本の選択線の第１の集合に対してメモリ処理が完了した後に、共通選択信号Ｓがトグルにより切り替えられ、メモリ処理（同一または異なるメモリ処理）が１６本の選択線の第２の集合に対して実行される。例えば、メモリ処理（例えば、リード、セット、リセット）を実行する場合に、マルチプレクサが最初にＳＥＬＢ０＜０＞、ＳＥＬＢ０＜１＞、．．．ＳＥＬＢ０＜１５＞を選択するように、共通選択信号Ｓが設定される。従って、（選択回路５００を介して）ローカルデータ線ＳＥＬＢ０＜０＞、ＳＥＬＢ０＜１＞、．．．ＳＥＬＢ０＜１５＞に接続されたビット線に接続されたメモリセルに、（第１のパスの間、）メモリ処理が実行される。１６個のメモリセルの全てがメモリ処理を完了した後に、共通選択信号Ｓがトグルにより切り替えられる。これは、マルチプレクサが次にＳＥＬＢ０＜１６＞、ＳＥＬＢ０＜１７＞、．．．ＳＥＬＢ0＜３１＞を選択し、ローカルデータ線ＳＥＬＢ０＜１６＞、ＳＥＬＢ０＜１７＞、．．．ＳＥＬＢ０＜３１＞に（選択回路５００を介して）接続されたビット線に接続されたメモリセルに、（第２のパスの間）メモリ処理が実行されるようにするためである。第１のパスの１６個のメモリセルの一つがメモリ処理を完了するのが遅い場合には、１６個全てのメモリセルに対する第２のパスの開始が遅らされる。幾つかの実施形態では、１６（ｘ）個のメモリセルのうちの何れか１つがメモリ処理を完了させるのに遅い場合に、１６（ｘ）個全てのメモリセルに対する第２のパスの開始が遅らされるように、多数のベイ（例えば、ｘ個のベイ）が平行して動作されるとともに、多数のベイは共通選択信号を共用する。平行して動作されるメモリセルの数が増えるにつれて、遅延の可能性も増加する。
【００６０】
上述した遅延を減少させるために、マルチプレクサは、関連するメモリセルがメモリ処理を完了した場合に、独立して接続を切り替えることができるように設計されている。例えば、第１のパスの間、マルチプレクサが第１にＳＥＬＢ０＜０＞、ＳＥＬＢ０＜１＞、．．．ＳＥＬＢ０＜１５＞を選択するように、メモリ処理が実行される場合を考える。ＳＥＬＢ０＜０＞に結合されたビット線に接続された選択されたメモリセルがメモリ処理を完了した場合、ＳＥＬＢ０＜１＞、ＳＥＬＢ０＜２＞、．．．ＳＥＬＢ０＜１５＞に接続された選択されたメモリセルがメモリ処理を完了することを待機することなく、ＳＥＬＢ０＜０＞とＳＥＬＢ０＜１６＞を選択するマルチプレクサは、ＳＥＬＢ０＜１６＞をＧＳＥＬＢ＜０＞に接続するように独立して切り替わることができる。１６個のマルチプレクサの何れも、他の１５個（またはそれ以上）のマルチプレクサの変化を待機することなく、および、共通選択信号Ｓの変化を待機することなく、第１段階から第２段階へ独立して変化することができる（例：ＧＳＥＬＢへ接続するＳＥＬＢ入力の選択の変更）。第２段階が完了した後、複数のマルチプレクサは、１６個全てのメモリセルが後続の動作の前に第２段階を完了するのを待機することができる。後続の動作は、通常は、列アドレスを変化させて同一（または異なる）種類のメモリ処理を次の列に実行することである。
【００６１】
上述したように、マルチプレクサがデータ接続を独立して変更することができるように、センスアンプは、第１メモリセル（第１段階）のメモリ処理を完了したためにマルチプレクサが選択を切り替えるように指示するためのデータイネーブル信号（ＤＥＮ）を、マルチプレクサに送信することができる。複数のセンスアンプの各々は、各ブロックの１つのマルチプレクサに送られる、１つのデータイネーブル信号（ＤＥＮ）を出力する。例えば、センスアンプ０（センス−アンプ０）は、データイネーブル信号（ＤＥＮ）を、ＳＥＬＢ０＜１６、０＞の間で切り替えるマルチプレクサに送信する。センスアンプ１（センス−アンプ１）は、データイネーブル信号（ＤＥＮ）を、ＳＥＬＢ０＜１７、１＞の間で切り替えるマルチプレクサに送信する。．．．、センスアンプ１５（センス−アンプ１５）は、データイネーブル信号（ＤＥＮ）を、ＳＥＬＢ０＜３１、１５＞の間で切り替えるマルチプレクサに送信する。これらのデータイネーブル信号を送るために、図８の回路はデータイネーブルバスＤＥＮ＜１５：０＞を備えている。ここで、ＤＥＮ＜０＞はセンスアンプ０（センス−アンプ０）から出ており、ＤＥＮ＜１＞はセンスアンプ１（センス−アンプ１）から出ており、．．．、ＤＥＮ＜１５＞はセンスアンプ１５（センス−アンプ１５）から出ている。図８の回路図は、センスアンプの各々が、１ビットのＤＥＮをＤＥＮ＜１５：０＞バスに送信している状態を示している。また、各マルチプレクサが第１段階から第２段階へ独立して切り替わることができるように、バスの１６ビットの各々のビットは、マルチプレクサの各々に接続される。
【００６２】
図１０は、センスアンプおよびページレジスタ（センスアンプ１１８の両部分）の一部を示す回路図である。図１０は、適切なデータイネーブル信号（ＤＥＮ）を生成するための論理回路を示している。センスアンプは当該技術分野で周知であるため、データイネーブル信号（ＤＥＮ）を生成するセンスアンプの追加部分のみを示す。センスアンプは、センスアンプドライバ（ＳＡドライバ）、センスアンプ検出部（ＳＡ検出部）、およびデータイネーブル生成部（ＤＡＴＡ＿ＥＮ生成部）を備える。センスアンプドライバはグローバルデータ線（ＧＳＥＬＢ）に接続される。センスアンプドライバは、トランジスタ７０２を用いて、（グローバルデータ線ＧＳＥＬＢ、マルチプレクサ、およびローカルデータ線ＳＥＬＢを介して）ビット線上で信号（例：ＶＷＲ）を駆動する。センスアンプ検出部は、比較回路７００を備える。比較回路７００は、接続されたグローバルビット線を基準値（例：Ｖｒｅｆ）と比較することによって、メモリ処理の状況を検知する。データイネーブル生成部は、マルチプレクサに関連する２ビットの１番目がメモリ処理を完了した旨を伝えるために、データイネーブル信号ＤＥＮの各々を生成する。センスアンプ検出部がメモリ処理の完了（例：セットやリセットの完了）を検出すると、出力信号ＤＥＴＥＣＴＥＤがアサートされ、データイネーブル生成部のＡＮＤゲート７０４およびインバータ７０６へ出力信号ＤＥＴＥＣＴＥＤが送信される。これにより、正パルスがＡＮＤゲート７０４から出力される。ＡＮＤゲート７０４の出力は、ＮＯＲゲート７０８の入力に接続される。ＮＯＲゲート７０８の他方の入力は、ページレジスタからのＤＡＴＡ信号である。ＤＡＴＡ信号が論理０であると仮定した場合には、ＡＮＤゲート７０４からの正パルスは、ＮＯＲゲート７０８から出力される負パルスとなる。
【００６３】
出力信号ＤＥＴＥＣＴＥＤもまた、ページレジスタへ送信される。ページレジスタは、図１０に示される３つの信号を出力する。センスアンプイネーブル（ＳＡＥＮ）、ビット線プリチャージ（ＢＬＰ）、およびＤＡＴＡである。ＳＡＥＮは、センスアンプドライバを活性化するために用いられる。ＢＬＰは、ビット線のプリチャージを開始するために用いられる。ＤＡＴＡは、次のビットがプログラムされる必要があるか（ＤＡＴＡ＝０）、または次のビットがプログラムされる必要がないか（ＤＡＴＡ＝１）を示す。次のビットがプログラムされる必要がない場合には、ＮＯＲゲート７０８の出力はゼロに固定される。従って、パルスは出力されない。信号ＤＥＮは、図８のＤＥＮ＜１５：０＞の各ビットである。
【００６４】
図１１は、図８に記載された２：１マルチプレクサ（ＭＵＸ）のための回路の回路図である。グローバルデータ線ＧＳＥＬＢ＜ｉ＞の各々は、トランジスタ７５０、７５２、７７０および７７２に接続される。トランジスタ７５０および７５２は、２本のローカルデータ線ＳＥＬＢ＜ｉ＞の１本目にも接続される。よって、トランジスタ７５０および７５２は、グローバルデータ線ＧＳＥＬＢ＜ｉ＞とローカルデータ線ＳＥＬＢ＜ｉ＞の間のパスを供給する。ＧＳＥＬＢ＜ｉ＞に接続されることに加えて、トランジスタ７７０および７７２は第２のローカルデータ線ＳＥＬＢ＜ｉ＋１６＞にも接続される。よって、トランジスタ７７０および７７２は、グローバルデータ線ＧＳＥＬＢ＜ｉ＞と第２のローカルデータ線ＳＥＬＢ＜ｉ＋１６＞の間のパスを供給する。トランジスタ７５０のゲートは、ＮＡＮＤゲート７５４の出力に接続される。トランジスタ７５２のゲートは、インバータ７５６の出力に接続される。インバータ７５６の入力は、ＮＡＮＤゲート７５４の出力に接続される。ＮＡＮＤゲート７５４の出力は、トランジスタ７５８のゲートにも接続される。トランジスタ７５８は、ローカルデータ線ＳＥＬＢ＜ｉ＞とトランジスタ７６０の間に接続される。トランジスタ７６０は、トランジスタ７５８と電圧ＶＵＢの間に接続される。  ＮＡＮＤゲート７７４の出力は、トランジスタ７７０のゲート、インバータ７７６の入力、およびトランジスタ７７８のゲートに接続される。インバータ７７６の出力は、トランジスタ７７２のゲートに接続される。トランジスタ７７８は、ローカルデータ線ＳＥＬＢ＜ｉ＋１６＞とトランジスタ７８０の間に接続される。トランジスタ７８０は、トランジスタ７７８と電圧ＶＵＢの間に接続される。
【００６５】
各センスアンプからの信号ＤＥＮ（図１０参照）は、インバータ７６２に供給される。インバータ７６２の出力は、インバータ７６４に供給される。インバータ７６４の出力は、ＮＡＮＤゲート７５４の入力に接続される。放電信号ＸＤＩＳは、ＮＡＮＤゲート７５４の入力、トランジスタ７６０のゲート、ＮＡＮＤゲート７７４の入力、およびトランジスタ７８０のゲートに接続される。ＸＤＩＳはグローバル信号であり、本明細書で述べる処理のための信号である。ＸＤＩＳは、常に論理「１」とみなしてもよい。インバータ７６２の出力は、Ｄフリップフロップ７６６およびＤフリップフロップ７６８のクロック入力にも接続される。Ｄフリップフロップ７６６の入力は、接地されている。Ｄフリップフロップ７６６の出力は、Ｄフリップフロップ７６８の入力およびＮＡＮＤゲート７５４の入力に接続されている。Ｄフリップフロップ７６６の出力には、ＭＵＸ＿ＥＮ＜０＞の符号が付されている。ＭＵＸ＿ＥＮ＜１＞の符号が付された、Ｄフリップフロップ７６８の出力は、ＮＡＮＤゲート７７４の入力に接続されている。Ｄフリップフロップ７６６のセット入力およびＤフリップフロップ７６８のリセット入力は、プログラム変更列信号（program change column signal）（ＰＣＨＧＣ）に接続されている。
【００６６】
Ｄフリップフロップ７６６および７６８は、２つのＭＵＸイネーブル信号であるＭＵＸ＿ＥＮ＜０＞およびＭＵＸ＿ＥＮ＜１＞を生成するための、２ビットシフトレジスタとして動作する。マルチプレクサイネーブル信号の各々のハイ状態により、マルチプレクサの２つのローカルデータ線入力（ＳＥＬＢ＜ｉ＞およびＳＥＬＢ＜ｉ＋１６＞）のうちの１つを、１つのグローバルデータ線ＧＳＥＬＢ＜ｉ＞に接続された状態にすることができる。マルチプレクサイネーブル信号ＭＵＸ＿ＥＮ＜０＞が論理０の場合には、ＮＡＮＤゲート７５４は論理１を出力する。論理１の出力により、ローカルデータ線ＳＥＬＢ＜ｉ＞の各々をグローバルデータ線ＧＳＥＬＢ＜ｉ＞から切り離すために、トランジスタ７５０／７５２の各々がターンオフされる。マルチプレクサイネーブル信号ＭＵＸ＿ＥＮ＜０＞が論理１の場合には、ＮＡＮＤゲート７５４は論理０となることができる。論理０により、ローカルデータ線ＳＥＬＢ＜ｉ＞の各々とグローバルデータ線ＧＳＥＬＢ＜ｉ＞との間の経路を形成するために、トランジスタ７５０／７５２がターンオンされる。マルチプレクサイネーブル信号ＭＵＸ＿ＥＮ＜１＞が論理０の場合には、ＮＡＮＤゲート７７４は論理１を出力する。論理１の出力により、ローカルデータ線ＳＥＬＢ＜ｉ＋１６＞をグローバルデータ線ＧＳＥＬＢ＜ｉ＞から切り離すために、トランジスタ７７０／７７２がターンオフされる。マルチプレクサイネーブル信号ＭＵＸ＿ＥＮ＜１＞が論理１の場合には、ＮＡＮＤゲート７７４は論理０となることができる。論理０により、ローカルデータ線ＳＥＬＢ＜ｉ＋１６＞とグローバルデータ線ＧＳＥＬＢ＜ｉ＞との間の経路を形成するために、トランジスタ７５０／７５２のペアの各々がターンオンされる。
【００６７】
上述したように、特定のプログラム処理の次の段階が書き込まれるデータを要求しない場合や、メモリ処理が実行される必要がない場合には、ページレジスタからのＤＡＴＡ信号（図１０参照）は、論理レベル１になりうる。論理レベル１のＤＡＴＡ信号によって、ＮＯＲゲート７０８の出力および信号ＤＥＮを、ロジック０に固定することができる。信号ＤＥＮがゼロで一定の場合には、ＮＡＮＤゲート７５４および７７４は論理１を出力することができる。出力される論理１によって、グローバルデータ線ＧＳＥＬＢ＜ｉ＞をローカルデータ線ＳＥＬＢ＜ｉ＞およびＳＥＬＢ＜ｉ＋１６＞の両方から分離するように、トランジスタのペア（７５０／７５２および７７０／７７２）をターンオフすることができる。ＮＡＮＤゲート７５４および７７４の出力が論理１の場合には、電圧ＶＵＢをローカルデータ線ＳＥＬＢ＜ｉ＞およびＳＥＬＢ＜ｉ＋１６＞に供給するために、（トランジスタ７６０および７８０をターンオンするために、ＸＤＩＳが論理１に固定されたままで、）トランジスタ７５８および７７８がターンオンする。
【００６８】
列に対して第１段階のプログラム（マルチプレクサに接続された２ビットのうちの１番目のビットのセット（ＳＥＴ）またはリセット（ＲＥＳＥＴ））を開始する場合には、Ｄフリップフロップ７６６を論理１にセットし、Ｄフリップフロップ７６８を論理０にリセットするために、信号ＰＣＨＧＣをアサートすることができる。これにより、ＧＳＥＬＢ＜ｉ＞をＳＥＬＢ＜ｉ＞に接続するとともに、ＧＳＥＬＢ＜ｉ＞をＳＥＬＢ＜ｉ＋１６＞から分離することができる。（例えば、プログラム処理の成功を検出することに応じるなどによって、）ＳＡ検出部（図１０参照）がＤＥＴＥＣＴＥＤ信号をアサートする場合には、負パルスをＤＥＮに生成することができる。ＤＥＮのロー状態は、データＭＵＸを無効にすることができる。そのため、グローバルデータ線ＧＳＥＬＢ＜ｉ＞が、ローカルデータ線ＳＥＬＢ＜ｉ＞およびＳＥＬＢ＜ｉ＋１６＞の両方から分離される。ＤＥＴＥＣＴＥＤ信号は、ページレジスタにも供給される。ページレジスタは、（ＤＡＴＡ信号を適切に制御することによって、）プログラムされるデータの次のビットを有効にすることができる。それに応じてページレジスタは、センスアンプドライバへのＳＡＥＮおよびＢＬＰを、独立して（例：他のセンスアンプの状態を無視して）生成することができる。ＤＥＮのローのパルスは、図１１の回路のインバータ７６２の入力に供給される。センスアンプからのＤＥＮのローのパルスは、イネーブルなＭＵＸを、ＭＵＸ＿ＥＮ＜０＞からＭＵＸ＿ＥＮ＜１＞に変更することができる。ＤＥＮがローに維持される場合には、ローカルデータ線の両方はＶＵＢ（例：０．５ボルト）であり、グローバルデータ線ＧＳＥＬＢ＜ｉ＞はローカルデータ線から分離されている。従って、グローバルデータ線ＧＳＥＬＢ＜ｉ＞は、次の列の次のデータ集合に対して、比較的高い電圧に維持されることができる。インバータ７６２の入力にパルスが供給された場合には、パルスの最後でＤＥＮがハイに戻った時に、ＧＳＥＬＢ＜ｉ＞がＳＥＬＢ＜ｉ＋１６＞と通信し、メモリ処理の第２段階を実行しうるように、マルチプレクサＳＥＬＢ＜ｉ＋１６＞の第２の入力が選択される。
【００６９】
このスキームの一つの利点は、次のメモリ処理の前に、グローバルデータ線が、完全に放電される必要がないことである。グローバルデータ線ＧＳＥＬＢ＜ｉ＞は、次の書き込み処理の前に、ローカルデータ線から分離される。従って、グローバルデータ線を放電するために、同一のセンスアンプが必要とされない。代わりにセンスアンプは、グローバルデータ線ＧＳＥＬＢ＜ｉ＞を、図１２に関連して後述する比較的高い電圧（例：Ｖｓａｆｅ）に維持することができる。
【００７０】
図１２は、図１０および１１の、以下の信号の挙動を示すタイミング図である：ＳＡＥＮ、ＢＬＰ、ＤＥＮ、ＭＵＸ＿ＥＮ＜１：０＞、ＧＳＥＬＢ＜ｉ＞、ＳＥＬＢ＜ｉ＞、およびＳＥＬＢ＜ｉ＋１６＞。図１２に記載された時間の部分において、ＳＡＥＮ、ＢＬＰ、ＤＥＮは最初は論理０であり、ＭＵＸ＿ＥＮ＜１：０＞は「０１」であり、ＧＳＥＬＢ＜ｉ＞はＶＵＢからＶｓａｆｅへ上昇し、ＳＥＬＢ＜ｉ＞はＶＵＢであり、ＳＥＬＢ＜１６＞はＶＵＢである。時刻ｔ１において、メモリ処理の第１段階のためにＳＥＬＢ＜ｉ＞をＧＳＥＬＢ＜ｉ＞に接続するために、ＤＥＮはハイとなる。これにより、ＧＳＥＬＢ＜ｉ＞とＳＥＬＢ＜ｉ＞の間で電荷共有することが許可される。時刻ｔ２において、ＳＥＬＢ＜ｉ＞およびＧＳＥＬＢ＜ｉ＞を介して、適切なビットラインを書き込み電圧ＶＷＲにプリチャージするために、ＢＬＰがハイに上昇する。センスアンプをＶＷＲに駆動することができるように、ＳＡＥＮもｔ２においてハイになる。ｔ３とｔ４の間において、適切なメモリ処理が実行される。センスアンプ検出部は、選択された第１のビットに対するメモリ処理（第１段階）の完了を検出することができる。メモリ処理の完了（例：ＧＳＥＬＢ＜ｉ＞がＶｒｅｆになったことが検出されたために、メモリセルのセット（ＳＥＴ）が成功）を検出することに応じて、ＤＥＴＥＣＴＥＤ信号をハイとし、これによりＳＡＥＮがローとなるとともにＤＥＮにローのパルスを供給させることができる。上述したように、ＤＥＮのローのパルスによって、ＭＵＸ＿ＥＮ＜１：０＞を０１から１０へ変更することができる。ＤＥＮがローになることに応じて、上述したように、ＳＥＬＢ＜ｉ＞をＶＵＢに接続することができる。負パルスの最後でＤＥＮがハイに戻った時に、ＳＥＬＢ＜ｉ＋１６＞はＧＳＥＬＢ＜ｉ＞と通信することができるため、ｔ５の後において、ローカルデータ線ＳＥＬＢ＜ｉ＋１６＞とグローバルデータ線ＧＳＥＬＢ＜ｉ＞の間で電荷共有をすることができる。その後、プリチャージを許可するために、ＢＬＰはハイに上昇することができる。プリチャージの後、マルチプレクサへの第２の入力に対して、メモリ処理が実行される。最終的には、ＳＡＥＮを低下させるトリガおよびＤＥＮを低下させるトリガとなる、ＧＳＥＬＢ＜ｉ＞のＶｒｅｆへの到達が検出されうる。異なるＧＳＥＬＢに接続された残りのセンスアンプの全てが、関連する２つのＳＥＬＢに書き込み処理を完了した場合に、その時点で、メモリ処理の第２段階が完了し、回路は次の列の選択を待機することができる。図１２は、１本のグローバルデータ線（ＧＳＥＬＢ＜ｉ＞）と、ローカルデータ線ＳＥＬＢ＜ｉ＞／ＳＥＬＢ＜ｉ＋１６＞の１つの組を示していることに留意されたい。しかしながら、図１２に示されたプログラミング処理は、他のグローバルデータ線や他のローカルデータ線を用いている多数の不揮発性記憶素子に、同時に実行することができる。
【００７１】
図１３は、上述したシステムの動作を記載したフローチャートである。ステップ８０２では、メモリ処理を実行する命令が、ホストから受信される。ステップ８０４では、メモリ処理のためのデータが存在する場合には、当該データが受信される。ステップ８０６では、１つのベイが選択される。一部の実施形態では、同時に動作する２つ以上のベイを選択することも可能である。ステップ８０８では、選択されたベイ内の１つのブロックが、メモリ処理のために選択される。あるいは、選択された各ベイから１つずつブロックが選択される。ステップ８１０では、適切な（１本または複数本の）ワード線が選択される。ステップ８１２では、上述した複数のマルチプレクサを用いてローカルデータ線の部分集合が選択される。そして、ローカルデータ線の部分集合が、ベイの複数のグローバルデータ線に接続される。これらの複数のグローバルデータ線は、適切な複数のセンスアンプや、他の関連する回路と通信する。ステップ８１４において、選択されたブロック内の複数の列の１つが選択される。選択された列に対する複数のビット線が、上述したように、適切なローカルデータ線の集合に接続される。ステップ８１６では、所望の（１つまたは複数の）メモリ処理が実行される。ステップ８１６はメモリ処理を２回（２段階）実行するステップを備えており、メモリ処理は上述したマルチプレクサに接続された２本のデータ線の各々に１回ずつ行なわれる。メモリ処理は、グローバルおよびローカルデータ線の多数の集合を用いて、多数の記憶素子に同時に実行される。ステップ８１６の間において、他のマルチプレクサに関するセンスアンプからの結果を待つことなく、２本のデータ線の２本目にメモリ処理を開始するために、上述したようにしてマルチプレクサは独立して切り替わることができる。ステップ８１８において、次の列に処理を続ける前に、全てのセンスアンプが各データ線の両方に対するメモリ処理を完了することを待機する。処理対象の列がさらに存在する場合には（ステップ８２０）、処理はステップ８１２において続行される。処理対象の列がそれ以上存在しない場合には（ステップ８２０）、処理はステップ８２２において続行される。その時点では、メモリ処理の結果（データ読み出し、またはプログラミングの成功／失敗）は、メモリシステムを通信するホストデバイスへ報告される。ステップ８１２−８１８の処理は、多数回繰り返すことができる（例えば、ブロック内の列の各々に対してなど）。図１３の複数のステップは、他の順番で実行することもできる。プログラミングや読み出しのための厳密なスキーム（例：電圧および電流レベル）は、使用されるメモリセルの種類に依存する。
【００７２】
本明細書で述べた技術は、多くの異なる種類のメモリセルおよびメモリアーキテクチャに用いることができる。幾つかの実施形態では、ローカルデータ線とグローバルデータ線の異なる割合を実施することができる。例えば、８本のグローバルデータ線に接続するために、３２本のローカルデータ線を用いることができる。このような場合、４：１マルチプレクサを用いる必要がある。他の実施形態では、８本のグローバルデータ線に接続するために、６４本のローカルデータ線を用いることができ、その結果、８：１マルチプレクサが必要とされる。互いに独立して選択を変更するマルチプレクサを備える、提案されたプログラミングスキームは、上述した４：１マルチプレクサや、上述した８：１マルチプレクサや、他の選択回路で実行することができる。このような場合、図１３のステップ８１６は、４：１マルチプレクサを備える実施形態に対して４つのメモリ処理を実行するステップを備えることができ、８：１マルチプレクサを備える実施形態に対して８つのメモリ処理を実行するステップを備えることができる。ステップ８１６は、実装された選択回路の大きさ／アーキテクチャによって決まる、他の数のメモリ処理を実行するステップを備えることができる。
【００７３】
セット（ＳＥＴ）処理を実行するステップの上述した一例は、ビット線を、メモリセルを介してワード線へ放電するものである。ビットラインは、自己の寄生容量に基づいて、電荷を保持する。セット処理は、図８のアーキテクチャに用いることができる。すなわち図８は、マルチプレクサに接続された第２のメモリセルが、他のマルチプレクサに対する第１のメモリセルの完了に先立ってプログラムできるように、他のセンスアンプを考慮することなく、マルチプレクサの選択を独立して変更するシステムを示している。一実施形態では、（他のマルチプレクサに接続された他のメモリセルに実行されるメモリ処理と同様に、）マルチプレクサに接続されたメモリセルの両方に実行されるメモリ処理は、上述した放電方式、またはその変形例である。例えば、図１３の処理を実行する場合には、ステップ８１６は、放電方式を用いてマルチプレクサに接続されたメモリセルにセット（ＳＥＴ）処理を実行するステップを備えることができる。
【００７４】
上述した放電方式を用いる場合には、システムは、第１に、所定のマルチプレクサに接続された第１のメモリセルに対して、セット（ＳＥＴ）処理を実行することができる。第１のメモリセルは、電荷をグローバルデータ線から受信するビット線から、電荷を受信する。例えば、マルチプレクサＭＵＸは、適切なローカルデータ線を選択することができる。センスアンプは、パルスを用いてＧＳＥＬＢ＜ｉ＞およびＳＥＬＢ＜ｉ＞を充電するために、ＶＷＲを駆動することができる。選択回路５００はＳＥＬＢ＜ｉ＞をビット線に接続することができ、そのときにＧＳＥＬＢ＜ｉ＞およびＳＥＬＢ＜ｉ＞は、選択されたビット線と電荷を共有／伝達することができる。従って、ビット線を充電することができる。
【００７５】
ビット線が充電された後、センスアンプは駆動を停止し、グローバルデータ線ＧＳＥＬＢ＜ｉ＞電圧のモニタリングを開始することができる。一度ビットがセット（ＳＥＴ）されると（ＰＯＰとも呼ばれる）、電流の伝導を開始することができる。従って、ビットライン、ローカルデータ線ＳＥＬＢ＜ｉ＞およびグローバルデータ線ＧＳＥＬＢ＜ｉ＞が放電される。一度グローバルデータ線ＧＳＥＬＢ＜ｉ＞電圧が基準電圧Ｖｒｅｆを下回るまで低下すると、マルチプレクサに選択を切り替させるとともに、ローカルデータ線ＳＥＬＢ＜ｉ＞およびビット線をＧＳＥＬＢ＜ｉ＞から切断させるように、信号ＤＥＴＥＣＴＥＤがアサートされ（上述の説明を参照）、ＤＥＮのパルスを発することができる（負のパルス。上述の説明を参照）。マルチプレクサは、第２のローカルデータ線（ＳＥＬＢ＜ｉ＋１６＞）に切り替える。そのブロックで他のマルチプレクサによって選択された第１のメモリセルに対するセット（ＳＥＴ）処理の完了を待つ必要なく、ＧＳＥＬＢ＜ｉ＞は再度充電され、ＧＳＥＬＢ＜ｉ＞は第２のローカルデータ線に接続される。第２のメモリセルに対してセット処理を開始させるために第２のビット線が充電された後に、次のビットに切り替える前に、マルチプレクサは列アドレスの変更を待機することができる。
【００７６】
図１４は、図８のアーキテクチャについての放電方式の処理を説明するタイミング図である。図１４は、ＤＥＮ、ＭＵＸ＿ＥＮ＜１：０＞、ＣＯＬ＜５：０＞、ＧＳＥＬＢ＜ｉ＞、ＳＥＬＢ＜０＞、ＳＥＬＢ＜１６＞、ＢＬ＜０＞、ＢＬ＜１６＞およびＢＬ＜３２＞の信号を示している。信号ＣＯＬ＜５：０＞は、ローカルデータ線ＳＥＬＢへの接続のために、６４個の列（図８参照）の何れが選択されたかを選択する。信号ＢＬ＜０＞、ＢＬ＜１６＞およびＢＬ＜３２＞は、ビット線の３つの例である。ビット線ＢＬ＜０＞は列０内にあり、ＳＥＬＢ＜０＞に接続可能である。ＢＬ＜１６＞は列０内にあり、ＳＥＬＢ＜１＞に接続可能である。ＢＬ＜３２＞は列１内にあり、ＳＥＬＢ＜０＞に接続可能である。図１４に記載された期間の開始時点において、ＤＥＮはローであり、ＭＵＸ＿ＥＮ＜１：０＞＝０１、ＣＯＬ＜５：０＞＝０００００、および残りの信号はＶＵＢである。ＧＳＥＬＢ＜ｉ＞は、電圧パルスを受信し、ＶＷＲ（ＶｓｅｔまたはＶｒｅｓｅｔ）まで充電される。その後ＧＳＥＬＢ＜ｉ＞は、フローティングされるか、もしくは電圧源から切り離される。時刻Ｔ１において、ＤＥＮがハイになることで、マルチプレクサＭＵＸ（図８参照）はＳＥＬＢ＜０＞をＧＳＥＬＢ＜ｉ＞に接続する。列０が選択されているため、ビット線ＢＬ＜０＞がＳＥＬＢ＜０＞に接続される。従って、ＧＳＥＬＢ＜ｉ＞からの電荷に応じて、ＢＬ＜０＞を充電することができる。
【００７７】
時刻Ｔ２において、ＢＬ＜０＞に接続されたメモリセルが、低抵抗状態へセット（ｐｏｐ）される。従って、ビット線（およびローカルデータ線とグローバルデータ線）上の電荷が、メモリセルを通って消失する。メモリセルが低抵抗状態にセット（ｐｏｐ）されたことを検出することに応じて（例：電荷の消失を検出）、センスアンプはＤＥＴＥＣＴＥＤ信号をアサートすることができ、ＤＥＮはＴ３とＴ４の間で負のパルスを示すことができる。ＤＥＮの負のパルスの立下りエッジは、ＧＳＥＬＢ＜ｉ＞をローカルデータ線から切り離すことができる。またＤＥＮの負のパルスの立下りエッジは、Ｔ３でまたはＴ３の近傍で第２のローカルデータ線ＳＥＬＢ＜１６＞を選択するために、Ｄフリップフロップ７６６および７６８にマルチプレクサイネーブル信号を変更させる。ＧＳＥＬＢ＜ｉ＞はＴ３においてローカルデータ線から切り離されるため、センスアンプは他のパルスを印加してＧＳＥＬＢ＜ｉ＞を充電することができる。
【００７８】
Ｔ４において、ＳＥＬＢ＜１６＞に接続されたビット線ＢＬ＜１６＞がＧＳＥＬＢ＜ｉ＞からの電荷に基づいて充電されるように、ＤＥＮの立ち上がりエッジによって、ＧＳＥＬＢ＜ｉ＞がＳＥＬＢ＜１６＞に接続されることを許可することができる。時刻Ｔ５において、ビット線ＢＬ＜１６＞に接続された選択されたメモリセルが低抵抗状態にセット（ＳＥＴ）され、ビット線ＢＬ＜１６＞上の電荷が、（ローカルデータ線およびグローバルデータ線上の電荷と同様にして、）ＢＬ＜１６＞に接続された選択されたメモリセルを通って消失する。
【００７９】
メモリセルが低抵抗状態にセット（ｐｏｐ）されたことを検出することに応じて（例：電荷の消失を検出）、センスアンプはＤＥＴＥＣＴＥＤ信号をアサートすることができ、ＤＥＮはＴ６で開始する負のパルスを示すことができる。ＤＥＮの負のパルスの立下りエッジは、０がＤフリップフロップ７６６からＤフリップフロップ７６８へと伝播されるとともに、ＧＳＥＬＢ＜ｉ＞をローカルデータ線から切り離すことができる。この時点で、ＭＵＸ＿ＥＮ＜１：０＞は００の値を有している。すなわち、何れのグローバルデータ線も、この特有のセンスアンプに対するローカルデータ線に接続されていない。ＧＳＥＬＢ＜ｉ＞はＴ６においてローカルデータ線から切り離されているため、センスアンプは他のパルスを印加してＧＳＥＬＢ＜ｉ＞を充電することができる。他のセンスアンプは、まだ（例えば第１のローカル線や第２のローカル線のプログラミングなどの）前述の処理の、他の段階である可能性がある。
【００８０】
次のビット線へ進む前に、処理は、残りのセンスアンプの全てが、同時メモリ処理の全てを終了することを待機する必要がある。ページレジスタに、データ値とＤＥＴＥＣＴＥＤ信号とを組み合わせることができる論理回路があってもよい。全てのセンスアンプが２つのメモリ処理を完了したことを、ページレジスタが一度検出すると、列アドレスを変更することができる。ＰＣＨＧＣ（図１１参照）がアサートされ、Ｄフリップフロップ７６６をセットするとともにＤフリップフロップ７６８をリセットすることができる。その時点において、マルチプレクサイネーブル信号によって、第１のローカルデータ線ＳＥＬＢ＜０＞が選択される。ある意味において、これらの処理は、非同期かつ同時に行われる２つのメモリ処理であるが、列が変更される前に同期する２つのメモリ処理である。
【００８１】
時刻Ｔ７において、ページレジスタは、他の全てのセンスアンプが関連するローカルデータ線の両方にメモリ処理を完了したこと（すなわち、第２のメモリ処理に対するＤＥＴＥＣＴＥＤ信号の全てがアサートされたこと）を検出する。列アドレスは、ＣＯＬ＜５：０＞＝０００００からＣＯＬ＜５：０＞＝００００１へインクリメントすることができる。（Ｔ７においてＭＵＸ＿ＥＮが００から０１へ変化することからも明らかなように、）、図１１の信号ＰＣＨＧＣがアサートされ、Ｄフリップフロップ７６６をセットするとともにＤフリップフロップ７６８をリセットすることができる。
【００８２】
ＧＳＥＬＢ＜ｉ＞からの電荷に基づいてＳＥＬＢ＜０＞に接続された（列１の）ビット線ＢＬ＜３２＞を充電できるように、Ｔ８において、（データ信号切り替えによって発生した）ＤＥＮの立ち上がりエッジによって、ＧＳＥＬＢ＜ｉ＞がＳＥＬＢ＜０＞に接続されることが許可される。時刻Ｔ９において、ビット線ＢＬ＜３２＞に接続された選択されたメモリセルが低抵抗状態にセット（ＳＥＴ）され、ビット線ＢＬ＜３２＞上の電荷が、（ローカルデータ線およびグローバルデータ線上の電荷と同様にして、）ＢＬ＜３２＞に接続された選択されたメモリセルを通って消失する。この処理は、同じように続けることができる。加えて、この処理は、１つのブロック内の１６個のマルチプレクサの各々に接続されたメモリセルの各々に、同時に実行される。多数のブロックを同時に処理することも可能である。
【００８３】
図８において、メモリセルの各ブロックは、各自のローカルデータ線ＳＥＬＢ＜３１：０＞の集合を備えている。図１５に、ローカルデータ線の集合が２つのブロックの各々によって共用される実施形態の一例を示す。図１６に、ローカルデータ線の集合が４つのブロックの各々によって共用される他の実施形態の一例を示す。他の実施形態では、他の数のブロックで、ローカルデータ線の集合を共用することができる。
【００８４】
図１５は、１つのベイを構成する１６個のブロックを示している。図８と同様に、図１５は、一方のサイド（例：サイドＢ）への接続のための信号経路および選択回路のみを示している。図１５の実施形態では、データ線の集合は２つのブロックによって共用される。例えば、ＳＥＬＢＡ＜３１：０＞はブロック０およびブロック１によって共用され、ＳＥＬＢＢ＜３１：０＞（不図示）はブロック２およびブロック３によって共用され、．．．、ＳＥＬＢＨ＜３１：０＞はブロック１４およびブロック１５によって共用される。ローカルデータ線の各集合は、関連するブロックの下側の空間にある、金属層Ｒ１および／または金属層Ｒ２に実装される。例えば、ＳＥＬＢＡ＜３１：０＞は、ブロック０およびブロック１の下側に実装される。図１５は各ブロックに対して６４個の列を示している。列の各々は、ローカルデータ線に接続される３２本のビット線を選択するための、３２個の選択回路５００を備える。
【００８５】
複数のローカルデータ線は、１６個のマルチプレクサ（ＭＵＸ）に接続されている。１６個のマルチプレクサのうちの８個は、２つのブロックのうちの１番目のブロックに関連するとともに、２つのブロックのうちの１番目のブロックの下側に位置している。他の８個マルチプレクサは、２つのブロックのうちの２番目のブロックに関連するとともに、２つのブロックのうちの２番目のブロックの下側に位置している。例えば、ＳＥＬＢＡ線の１６本がブロック０の下側のマルチプレクサ（ＭＵＸ）に接続され、ＳＥＬＢＡ線の１６本がブロック１の下側のマルチプレクサ（ＭＵＸ）に接続される。列デコーダ１１２からの選択信号に応じて、３２本のローカルデータ線のうちの１６本が、グローバルデータ線ＧＳＥＬＢ＜１５：０＞に接続される。
【００８６】
グローバルデータ線ＧＳＥＬＢ＜１５：０＞の各々は、複数のセンスアンプの１つに接続される。例えば、ブロック０の下部に位置するセンスアンプであるセンス−アンプ０の出力はＧＳＥＬＢ＜０＞に接続され、ブロック１の下部に位置するセンスアンプであるセンス−アンプ１の出力はＧＳＥＬＢ＜１＞に接続され、．．．、そして、ブロック１５の下部に位置するセンスアンプであるセンス−アンプ１５の出力はＧＳＥＬＢ＜１５＞に接続される。従って、特定のセンスアンプの出力は１本のグローバルデータ線に接続されており、その結果マルチプレクサを介して１本のローカルデータ線に接続されており、そして選択回路を介して１本のビット線に接続されている。
【００８７】
上述したように、図１５は、ブロックの一方のサイド（例：サイドＢ）に存在するセンスアンプへの接続経路のみを示している。従って、各ブロックに対するローカルデータ線の別の集合、各ベイに対するグローバルデータ線の別の集合、および、各ベイに対するセンスアンプの別の集合が、図１５に記載されたものに加えて存在する。
【００８８】
図８と同様にして、図１５の回路は、上述した処理を実行するために適切なマルチプレクサへ送信されるＤＥＮ信号の各々を生成する、各センスアンプも示している。
【００８９】
１つのローカルデータ線の集合を共用する２つのブロックを有することにより、マルチプレクサの数、および、マルチプレクサへの信号線またはマルチプレクサからの信号線の数が減少する。
【００９０】
図１６は、４つのブロックがローカルデータ線の１つの集合を共用する一実施形態を示している。従って、（１６個のブロックを備える）ベイの各々は、そのベイに対する１つのグローバルデータ線の集合に選択的に接続することができるローカルデータ線の集合を、４つ備えることができる。見易さのために、図１６は、４つのブロック（ブロック０、ブロック１、ブロック２およびブロック３）のみを示している。４つのブロックの全ては、ローカルデータ線ＳＥＬＢ＜０：３２＞を共用している。ローカルデータ線ＳＥＬＢ＜０：３２＞は、ブロック０−３の下部の、金属層Ｒ１または金属層Ｒ２に実装される。
【００９１】
図８と同様に、図１６は、一方のサイド（例：サイドＢ）への接続のための信号経路および選択回路のみを示している。図１５は各ブロックに対して６４個の列を示している。列の各々は、ローカルデータ線ＳＥＬＢに接続される３２本のビット線を選択するための、３２個の選択回路５００を備える。
【００９２】
複数のローカルデータ線は、１６個のマルチプレクサ（ＭＵＸ）に接続されている。１６個のマルチプレクサのうちの４個は、４つのブロックの各々に関連するとともに、４つのブロックの各々の下側に位置している。例えば、複数のＳＥＬＢ線のうちの８本がブロック０の下側のマルチプレクサ（ＭＵＸ）に接続され、複数のＳＥＬＢ線のうちの８本がブロック１の下側のマルチプレクサ（ＭＵＸ）に接続され、複数のＳＥＬＢ線のうちの８本がブロック２の下側のマルチプレクサ（ＭＵＸ）に接続され、そして、複数のＳＥＬＢ線のうちの８本がブロック３の下側のマルチプレクサ（ＭＵＸ）に接続される。列デコーダ１１２からの選択信号に応じて、３２本のローカルデータ線ＳＥＬＢ＜３１：０＞のうちの１６本が、グローバルデータ線ＧＳＥＬＢ＜１５：０＞に接続される。
【００９３】
グローバルデータ線ＧＳＥＬＢ＜１５：０＞の各々は、複数のセンスアンプの１つに接続される。例えば、ブロック０の下部に位置するセンスアンプであるセンス−アンプ０の出力はＧＳＥＬＢ＜０＞に接続され、ブロック１の下部に位置するセンスアンプであるセンス−アンプ１の出力はＧＳＥＬＢ＜１＞に接続され、．．．、そして、ブロック１５の下部に位置するセンスアンプであるセンス−アンプ１５の出力はＧＳＥＬＢ＜１５＞に接続される。従って、特定のセンスアンプの出力は１本のグローバルデータ線に接続されており、その結果マルチプレクサを介して１本のローカルデータ線に接続されており、そして選択回路を介して１本のビット線に接続されている。
【００９４】
上述したように、図１５は、ブロックの一方のサイド（例：サイドＢ）に存在するセンスアンプへの接続経路のみを示している。従って、各ブロックに対するローカルデータ線の別の集合、各ベイに対するグローバルデータ線の別の集合、および、各ベイに対するセンスアンプの別の集合が、図１６に記載されたものに加えて存在する。１つのローカルデータ線の集合を共用する４つのブロックを有することにより、マルチプレクサの数、および、マルチプレクサへの信号線またはマルチプレクサからの信号線の数が減少する。他の実施形態では、８個、１６個、または他の数のブロックを、１つのローカルデータ線の集合で共用することができる。
【００９５】
図８と同様にして、図１６の回路は、上述した処理を実行するために適切なマルチプレクサへ送信されるＤＥＮ信号の各々を生成する、各センスアンプも示している。
【００９６】
上述した技術は、その全体を参照することにより本明細書に組み込まれる、２００９年３月２５日出願、「Memory System With Sectional Data Lines,」と題した米国特許出願第１２／４１０，６４８号の図１０のドライバ回路または選択回路に、その同一の出願の図１１および図１２Ａに示されているように、（必須ではないが）用いることができる。
【００９７】
一実施形態は、複数の不揮発性記憶素子、メモリ処理を実行する１つ以上の制御回路、および選択回路の第１集合を含んでいる。メモリ処理の間、選択回路の第１集合の各選択回路が、メモリ処理がグループ内の第１不揮発性記憶素子に対して完了するまで、グループの第１不揮発性記憶素子の各々を１つ以上の制御回路に選択的に接続し、その後、選択回路の第１集合の各選択回路が、グループの第２不揮発性記憶素子の各々を１つ以上の制御回路に選択的に接続するように、選択回路の第１集合の各選択回路は、１つ以上の制御回路と通信するとともに、２つ以上の不揮発性記憶素子の異なるグループと通信する。
【００９８】
一実施形態は、不揮発性記憶素子の複数のグループの各グループの第１不揮発性記憶素子にメモリ処理を同時に実行するステップ、各グループの第１不揮発性記憶素子に対するメモリ処理の完了を独立して検出するステップ、および、各グループの第１不揮発性記憶素子に対するメモリ処理を独立して検出するステップが完了した後に、各グループの第２不揮発性記憶素子にメモリ処理を独立して開始するステップを備える。
【００９９】
データ記憶システムの一実施形態は、複数の不揮発性記憶素子を備えている。複数の不揮発性記憶素子は、不揮発性記憶素子の部分集合を複数備える。複数の不揮発性記憶素子の部分集合は、不揮発性記憶素子の第１部分集合を備える。データ記憶システムは、複数の不揮発性記憶素子と通信する複数の制御線、ローカルデータ線（不揮発性記憶素子の部分集合の各々は、独自のローカルデータ線の集合を備えている）、不揮発性記憶素子の複数の部分集合に対するグローバルデータ線の集合、ローカルデータ線の部分集合をグローバルデータ線に選択的に接続する第１選択回路、制御線の部分集合を第１ローカルデータ線に選択的に接続する第２選択回路、および、グローバルデータ線と通信する制御回路、をさらに備える。メモリ処理の間、選択回路の第１集合の各選択回路が、メモリ処理が第１不揮発性記憶素子の各々に対して完了するまで、第１不揮発性記憶素子の各々を複数の制御回路に選択的に接続し、その後、第２不揮発性記憶素子に対してメモリ処理を実行するために、選択回路の第１集合の各選択回路が、選択回路の第１集合の他の選択回路から独立して、第２不揮発性記憶素子の各々を複数の制御回路に選択的に接続するように、選択回路の第１集合の各選択回路は、２つ以上のローカルデータ線の異なるグループと通信するとともに、１つのグローバルデータ線と通信する。
【０１００】
データ記憶システムの動作方法の一実施形態は、ローカルデータ線の集合内のローカルデータ線の各々が、制御線の集合内の１つの制御線に接続されるように、制御線の集合をローカルデータ線の集合に選択的に接続するステップを備える。ローカルデータ線の集合内の各データ線が、不揮発性記憶素子の各々と通信するように、制御線の各々は、異なる不揮発性データ記憶素子と通信する。ローカルデータ線の集合は、ローカルデータ線の第１部分集合と、ローカルデータ線の第２部分集合を備える。データ記憶システムの動作方法は、ローカルデータ線の第１部分集合を、グローバルデータ線の集合（複数のグローバルデータ線は制御回路に接続されている）に選択的に接続するステップを備える。ローカルデータ線の第１部分集合と通信する不揮発性記憶素子に、第１メモリ処理（メモリ処理は、制御回路を用いて実行される）を実行するステップを備える。ローカルデータ線の第１部分集合と通信する複数の不揮発性記憶素子の各々がメモリ処理を完了する時を、独立して検出するステップを備える。ローカルデータ線の第１部分集合内のローカルデータ線の各々と通信する不揮発性記憶素子の各々に対するメモリ処理の完了を検出することに応じて、グローバルデータ線の集合内のグローバルデータ線の各々に対して、ローカルデータ線の第１部分集合内のローカルデータ線の各々を独立して切断するステップ、および、ローカルデータ線の第２部分集合からのローカルデータ線を独立して接続するステップを備える。ローカルデータ線の第２部分集合と通信する不揮発性記憶素子に、第２メモリ処理を実行するステップを備える。ローカルデータ線の第２部分集合からのローカルデータ線の各々を、グローバルデータ線に選択的に接続することに応じて、第２メモリ処理は、ローカルデータ線の第２部分集合と通信する不揮発性記憶素子とは独立して開始される。
【０１０１】
一実施形態は、複数の不揮発性記憶素子の複数のグループと、複数の不揮発性記憶素子の複数のグループの、各グループの第１不揮発性記憶素子に、メモリ処理を同時に実行する手段と、各グループの前記第１不揮発性記憶素子に対する前記メモリ処理の完了を、独立して検出する手段と、各グループの前記第１不揮発性記憶素子に対する前記メモリ処理の完了を独立して検出した後に、各グループの第２不揮発性記憶素子に、メモリ処理を独立して開始する手段と、を備える。
【０１０２】
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
0005270040.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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