(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面に形成された第１導電型のボディ層と、
前記ボディ層の表面に形成された第２導電型のソース層と、
前記ソース層の表面に形成されたシリサイド層と、
前記ボディ層及び前記ソース層を取り囲んでリング状に形成されたゲート電極と、を備え、
前記ソース層の端部は前記ゲート電極の内側のコーナー部から後退して配置され、前記ソース層と前記ゲート電極の内側のコーナー部の間の前記ボディ層の表面に前記シリサイド層が形成されていないことを特徴とするＤＭＯＳトランジスタ。
【請求項２】
前記ソース層と前記ゲート電極の内側のコーナー部の間の前記ボディ層の表面は、前記シリサイド層の形成を阻止するシリサイド阻止膜によって被覆されていることを特徴とする請求項１に記載のＤＭＯＳトランジスタ。
【請求項３】
前記ゲート電極の内側のコーナー部から後退した前記ソース層の端部に隣接して前記半導体層の中に第２導電型の電界緩和半導体層が設けられたことを特徴とする請求項１または２に記載のＤＭＯＳトランジスタ。
【請求項４】
前記ゲート電極はゲート絶縁膜上から電界緩和絶縁膜上に延在し、前記電界緩和半導体層は、前記電界緩和絶縁膜の下方に配置されていることを特徴とする請求項３に記載のＤＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＭＯＳトランジスタに関する。
【背景技術】
【０００２】
ＤＭＯＳトランジスタ（Double-diffused MOS transistor）は、不純物の二重拡散によりソース層とチャネルとなるボディ層が形成されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。
【０００３】
近年、携帯電話等の電子機器の小型化、低消費電力化の要求により、ＤＭＯＳトランジスタのオン抵抗（ＤＭＯＳトランジスタがオンしている時の抵抗）の低減が求められている。
【０００４】
特許文献１−６には、ＤＭＯＳトランジスタのオン抵抗の低減、耐圧の向上等に関する技術が開示されている。
【特許文献１】特開平１０−２３３５０８号公報
【特許文献２】特開２００４−３９７７３号公報
【特許文献３】特開２００４−７９８００号公報
【特許文献４】特開２００７−１２８９７８号公報
【特許文献５】特表２００７−５３５８１３号公報
【特許文献６】特開２００８−３４７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＭＯＳトランジスタのオン抵抗を低減するために、ソース層等の表面に、コバルトやチタン等の遷移金属とシリコンの反応生成物であるシリサイド層を形成することが有効である。しかしながら、シリサイド層は低抵抗であるが故に、トランジスタ内で電界、電流の集中を起こしやすく、ＤＭＯＳトランジスタの静電破壊強度が劣化するという問題がある。
【課題を解決するための手段】
【０００６】
本発明のＤＭＯＳトランジスタは、半導体層と、前記半導体層の表面に形成された第１導電型のボディ層と、前記ボディ層の表面に形成された第２導電型のソース層と、 前記ソース層の表面に形成されたシリサイド層と、前記ボディ層及び前記ソース層を取り囲んでリング状に形成されたゲート電極と、を備え、前記ソース層の端部は前記ゲート電極の内側のコーナー部から後退して配置され、前記ソース層と前記ゲート電極の内側のコーナー部の間の前記ボディ層の表面に前記シリサイド層が形成されていないことを特徴とする。
【０００７】
上記構成によれば、ソース層の表面に形成されたシリサイド層を設けたので、ＤＭＯＳトランジスタのオン抵抗を低減することができる。
【０００８】
また、ソース層の端部はゲート電極の内側のコーナー部から後退して配置され、ソース層とゲート電極の内側のコーナー部の間に露出したボディ層の表面にシリサイド層が形成されていないという構成を採用したので、ＤＭＯＳトランジスタの外部からサージ電流等に伴う電荷が入った時に、ソース端部における電界が緩和され、この部分での電流集中も起きにくいことから静電破壊強度の劣化を防止することができる。
【発明の効果】
【０００９】
本発明のＤＭＯＳトランジスタによれば、ＤＭＯＳトランジスタのオン抵抗を低減するとともに、その静電破壊強度の劣化を防止することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態によるＤＭＯＳトランジスタは、電源回路やドライバー回路等の電力用半導体素子として、ＩＣに内蔵することができ、特に、シリサイド技術を用いて非常に低いオン抵抗（例えば、１００ｍΩ）を実現するとともに、電界、電流が集中しないようにシリサイド層を形成することで、静電破壊強度の劣化を防止したものである。
【００１１】
以下、このＤＭＯＳトランジスタの構成について図面を参照して説明する。図１は、本発明の実施形態によるＤＭＯＳトランジスタの平面図、図２は図１のＸ−Ｘ線における断面図、図３は図１のＹ−Ｙ線における断面図である。
【００１２】
図示のように、Ｐ型のシリコン基板１上にＮ−型のシリコン層２がエピタキシャル成長により形成されている。シリコン基板１とシリコン層２の境界には、シリコン層２より高濃度のＮ＋型の埋め込み層３が形成されることが好ましい。これは、ＤＭＯＳトランジスタのドレイン抵抗を低減するために設けられ、シリコン基板１に導入されたアンチモン（Ｓｂ）等のＮ型不純物が前記エピタキシャル成長時にシリコン層２の中に上方拡散されることで形成される。
【００１３】
シリコン層２の表面には、Ｐ型不純物の拡散によりＰ＋型のボディ層４が形成されている。ボディ層４の表面にはＮ＋＋型のソース層５が形成されている。また、ボディ層４の表面にボディ層４の電位をソース電位に設定するためのＰ＋＋型のボディ電位設定層６が形成されていることが好ましい。このボディ電位設定層６はソース層５に取り囲まれている。
【００１４】
そして、ボディ層４及びソース層５を取り囲んでリング状のゲート電極７が形成されている。ゲート電極７はリングの内側に４つのコーナー部７Ａ（図１において破線で囲んだ部分）を有している。尚、Ｎ＋型とはＮ−型より高濃度の拡散層であり、Ｎ＋＋型とはＮ＋型より高濃度のＮ型拡散層であることを表している。同様に、Ｐ＋＋型とはＰ＋型より高濃度のＰ型拡散層であることを表している。
【００１５】
ゲート電極７は、シリコン層２の表面に形成されたゲート絶縁膜８上に形成されている。ゲート電極７の左右の両端部は、ゲート絶縁膜８からＤＭＯＳトランジスタの周囲を取り囲んで形成された電界緩和絶縁膜９の上に延在している。電界緩和絶縁膜９は、例えばＬＯＣＯＳ（Local Oxidation Of Silicon）法で形成されたゲート絶縁膜８より厚い絶縁膜であり、ＤＭＯＳトランジスタのゲート電界を緩和する役割を有する。（図１、図２を参照）
【００１６】
前記ボディ層４は、ゲート電極７をマスクとしたイオン注入法により、ゲート電極７の内側のエッジに自己整合的に形成されている。そして、ボディ層４の端部は、ゲート電極７の端部下方のシリコン層２まで横方向に延びている。ゲート電極７の下方においてゲート電極７に重畳したボディ層４の部分がチャネル領域ＣＨになっている。（図３を参照）更に、ゲート電極７の外側に隣接して、シリコン層２の表面にＮ＋＋型のドレイン層１０が形成されている。
【００１７】
上記構成のＤＭＯＳトランジスタにおいて、ゲート電極７にしきい値以上の電圧を印加すると、チャネル領域ＣＨがＰ型からＮ型に反転し、ＤＭＯＳトランジスタはオンする。そして、この状態でソース層５とドレイン層１０の間に電圧を印加すると、ソース層５からシリコン層２を通ってドレイン層１０に至るソースドレイン間の電流経路が形成される。
【００１８】
本実施形態においては、ＤＭＯＳトランジスタのオン抵抗を低減するために、ソース層５、ボディ電位設定層６、ドレイン層１０の表面には、Ｔｉ（チタン）シリサイド、Ｃｏ（コバルト）シリサイド等のシリサイド層１１が形成されている。
【００１９】
上記構成において、ゲート電極７の内側のコーナー部７Ａにおいては、ＤＭＯＳトランジスタの外部からサージ電流等に伴う電荷が入った場合、電界集中が起きやすい。そこで、ソース層５の端部はゲート電極７の内側のコーナー部７Ａから後退して配置されている。
【００２０】
また、ソース層５上のシリサイド層１１をソース層５の端部からボディ層４の表面に沿って、コーナー部７Ａの方向に延ばした場合には、その延在されたシリサイド層１１の部分に電流が集中してしまい、ＤＭＯＳトランジスタの破壊を生じ易い。これはシリサイド層１１が低抵抗であり、ゲート電極７の内側のコーナー部７Ａでは比較的電界が強いためである。
【００２１】
そこで、本実施形態においては、ソース層５上のシリサイド層１１をソース層５の端部から外に延在させないように構成した。即ち、ソース層５の表面にはシリサイド層１１を形成するが、ソース層５とゲート電極７の内側のコーナー部７Ａの間に露出したボディ層４の表面については、シリサイド層１１を形成していない。これにより、電流集中が無くなり、電流はＤＭＯＳトランジスタの全体にほぼ均一に流れるようになるため、ＤＭＯＳトランジスタの静電破壊強度を向上させることができる。
【００２２】
シリサイド層１１をソース層５の外に延在させないための１つの方法としては、ソース層５とゲート電極７の内側のコーナー部７Ａの間に露出したボディ層４の表面にシリコン酸化膜等からなるシリサイド阻止膜１２を形成することである。（図１、図２を参照）本実施形態においては、ゲート電極７の側壁に側壁スペーサ１３を形成してあるので、シリサイド阻止膜１２は露出したボディ層４の表面から側壁スペーサ１３を覆って形成される。
【００２３】
シリサイド工程においては、ソース層５及びシリサイド阻止膜１２上にＴｉ等の遷移金属がスパッタされ、その後の熱処理によりシリサイド反応を生じさせる。このとき、シリサイド阻止膜１２上では遷移金属とシリコンの接触がないので、シリサイド反応は生じない。シリサイド阻止膜１２上に未反応で残った遷移金属膜はエッチング液で選択的に除去される。このようにして、ソース層５やボディ電位設定層６上にのみ、選択的にシリサイド層１１を形成することができる。尚、ゲート電極７については、その表面はシリサイド阻止膜１２から露出しておくことにより、ゲート電極７の表面にもシリサイド層１１を同時形成することができる。
【００２４】
ソース層５の端部における電界を更に緩和するための手段として、Ｐ＋型の電界緩和層１３を形成することが好ましい。この電界緩和層１３は、ゲート電極７の内側のコーナー部７Ａから後退した前記ソース層５の端部に隣接しており、シリコン層２の中にボロン等のＰ＋型不純物を導入することで形成される。更に好ましくは、電界緩和層１３はゲート電極７が延在している電界緩和絶縁膜９の下方に形成される。（図１、図２を参照）
【００２５】
上記電界緩和層１３を設けた構成によれば、ボディ層４の空乏層と電界緩和層１３の空乏層が一体になり、この一体化された空乏層１４により、ソース層５の端部における電界が緩和されることで、静電破壊強度を更に高めることができる。
【００２６】
最後に、ＤＭＯＳトランジスタの電極取り出し構造について説明する。ＤＭＯＳトランジスタの全面はＢＰＳＧ等の層間絶縁膜１５で覆われており、それぞれソース層５、ボディ電位設定層６上の層間絶縁膜１５にコンタクトホール１６が形成され、これらのコンタクトホール１６にタングステン等の金属ポスト１７が埋め込まれる。そして、層間絶縁膜１５の表面に、バリア層１８を介してＡｌ−Ｓｉ−Ｃｕ合金等からなるソース配線層１９が形成されている。これにより、ソース層５とボディ電位設定層６はソース配線層１９に電気的に接続される。この結果、ボディ層４の電位は、ソース層５の電位とともに、ソース配線層１９から供給されるソース電位に設定されることになる。（図２参照）
【００２７】
同様に、ドレイン層１０上の層間絶縁膜１５にコンタクトホール２０が形成され、このコンタクトホール２０にタングステン等の金属ポスト２１が埋め込まれる。そして、層間絶縁膜１５の表面に、バリア層２２を介してＡｌ−Ｓｉ−Ｃｕ合金等からなるドレイン配線層２３が形成されている。これにより、ドレイン層１０はドレイン配線層２３に電気的に接続される。（図３参照）
【００２８】
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上記実施形態においては、Ｎチャネル型のＤＭＯＳトランジスタを例として説明したが、本発明はＰチャネル型のＤＭＯＳトランジスタにも適用することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態によるＤＭＯＳトランジスタの平面図である。
【図２】図１のＸ−Ｘ線における断面図、
【図３】図１のＹ−Ｙ線における断面図である。
【符号の説明】
【００３０】
１  シリコン基板    ２  シリコン層    ３  埋め込み層
４  ボディ層    ５  ソース層    ６  ボディ電位設定層
７  ゲート電極    ８  ゲート絶縁膜    ９  電界緩和絶縁膜
１０  ドレイン層    １１  シリサイド層    １２  シリサイド阻止膜
１３  電界緩和層    １４  空乏層    １５  層間絶縁膜
１６，２０  コンタクトホール    １７，２１  金属ポスト
１８，２２  バリア層    １９  ソース配線層
２３  ドレイン配線層
【図１】
0005329118.tif 000002
【図２】
0005329118.tif 000003
【図３】
0005329118.tif 000004