(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルが直列接続されるメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットが配列されるメモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記不揮発性メモリセルのうちの１つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路と
を備え、
前記不揮発性メモリセルは、格納する複数のデータに応じてそれぞれ割り振られた複数の閾値電圧分布を有し、
前記制御回路は、データ読み出し動作実行の際、
前記選択メモリセルに接続された前記ワード線としての選択ワード線に、２つの隣接する前記閾値電圧分布の上限値及び下限値の中間電圧に所定の電圧値を有する第１の調整電圧を加えた第１電圧を印加し、
前記選択ワード線に隣接する前記ワード線としての第１の非選択ワード線に、前記複数の閾値電圧分布のいかんに関らず前記不揮発性メモリセルを導通させ得る読み出しパス電圧から所定の電圧値を有する第２の調整電圧を引いた第２電圧を印加し、
前記第１の非選択ワード線に隣接する前記ワード線としての第２の非選択ワード線に、前記読み出しパス電圧に前記第２の調整電圧を加えた第３電圧を印加し、
前記第１の非選択ワード線及び前記第２の非選択ワード線を除く非選択の前記ワード線である第３の非選択ワード線に、前記読み出しパス電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の調整電圧は、前記選択メモリセルと前記第１の非選択ワード線が接続された前記不揮発性メモリセルとの容量結合比と、前記第２の調整電圧との積の値以下の電圧に設定されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の調整電圧は、前記第２電圧の電圧値が前記第１電圧の電圧値よりも大きく、且つ、前記第３電圧の電圧値が書き込み動作時に前記選択ワード線に印加される書き込み電圧の電圧値よりも小さくなるような値に設定されることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第１電圧が所定値未満の場合に、
前記選択ワード線に前記第１電圧を印加し、前記第１の非選択ワード線に前記第２電圧を印加し、前記第２の非選択ワード線に前記第３電圧を印加し、前記第３の非選択ワード線に前記読み出しパス電圧を印加して読み出し動作を実行し、
前記第１電圧が所定値以上の場合に、
前記選択ワード線に２つの隣接する前記閾値電圧分布の上限値及び下限値の中間電圧を印加し、前記第１の非選択ワード線、前記第２の非選択ワード線、及び前記第３の非選択ワード線に前記読み出しパス電圧を印加して読み出し動作を実行する
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性メモリセルは、
半導体基板上に形成されたトンネル絶縁膜、前記半導体基板上に前記トンネル絶縁膜を介して形成された浮遊ゲート電極、前記浮遊ゲート上に形成されたゲート間絶縁膜、及び前記浮遊ゲート電極上に前記ゲート間絶縁膜を介して形成された制御ゲート電極を有する積層ゲート構造のメモリセルである
ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
現在のＮＡＮＤ型フラッシュメモリでは、個々のメモリセルが浮遊ゲート電極を備え、この浮遊ゲート電極への電子注入と電子放出により書き込みと消去を行う。浮遊ゲート電極内への電子注入量を制御することにより、複数の閾値電圧状態（データ状態）が設定できる。近年では、一つのメモリセルに２ビット（４値）や３ビット（８値）を記憶させるＮＡＮＤ型フラッシュメモリが開発され、量産されている。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいては、浮遊ゲート電極に注入された電子の量によりメモリセルの閾値電圧が変動する。読み出し動作時には、所定の電圧（複数の閾値電圧分布の中間の電圧）を選択ワード線に印加する一方、読み出しパス電圧Ｖｒｅａｄ（データによらずメモリセルを導通させる電圧）を非選択ワード線に印加する。読み出し動作は、この電圧印加によりＮＡＮＤセルユニットに電流が流れるか否かを判別することにより、実行される。
【０００４】
読み出しパス電圧Ｖｒｅａｄとしては、非選択メモリセルに十分な電流を流すため、最も高い閾値電圧分布の上限値よりもさらに２Ｖ程度高い電圧を加えた電圧が用いられる。微細化が進んだ昨今では、隣接する非選択ワード線に印加される読み出しパス電圧Ｖｒｅａｄからの影響により、選択メモリセルの浮遊ゲート電極の電位が上昇してしまう。そのため、選択メモリセルの閾値電圧が下がって見えるという現象が起こる。その結果、保持したデータの閾値電圧では導通しないはずの選択メモリセルが導通してしまい、誤ったデータが読み出されてしまうおそれがある。
【０００５】
また、微細化が進展すると、書き込み／消去動作時に選択メモリセルの浮遊ゲート電極の周囲に残存した電荷の影響により、閾値電圧分布が広がって見えるという現象も発生することがある。閾値電圧分布の上限側が広がった場合には、保持したデータの閾値電圧で導通するはずの選択メモリセルが導通せず、この場合も誤ったデータが読み出されてしまうおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４８７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、選択メモリセルから確実にデータを読み出すことのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルが直列接続されるメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットが配列されるメモリセルアレイと、不揮発性メモリセルに接続されるワード線と、ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、不揮発性メモリセルのうちの１つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路とを備える。不揮発性メモリセルは、格納する複数のデータに応じてそれぞれ割り振られた複数の閾値電圧分布を有する。制御回路は、データ読み出し動作実行の際、選択メモリセルに接続されたワード線としての選択ワード線に、２つの隣接する閾値電圧分布の上限値及び下限値の中間電圧に所定の電圧値を有する第１の調整電圧を加えた第１電圧を印加し、選択ワード線に隣接するワード線としての第１の非選択ワード線に、複数の閾値電圧分布のいかんに関らず不揮発性メモリセルを導通させ得る読み出しパス電圧から所定の電圧値を有する第２の調整電圧を引いた第２電圧を印加し、第１の非選択ワード線に隣接するワード線としての第２の非選択ワード線に、読み出しパス電圧に第２の調整電圧を加えた第３電圧を印加し、第１の非選択ワード線及び第２の非選択ワード線を除く非選択のワード線である第３の非選択ワード線に、読み出しパス電圧を印加する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す等価回路図。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウト図。
【図３Ａ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図。
【図３Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置においてメモリセルＭｎが保持する閾値電圧分布の一例を示す図。
【図５】比較例に係る不揮発性半導体記憶装置の問題点を説明する図。
【図６】比較例に係る不揮発性半導体記憶装置の問題点を説明する図。
【図７】比較例に係る不揮発性半導体記憶装置の問題点を説明する図。
【図８】比較例に係る不揮発性半導体記憶装置の問題点を説明する図。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図。
【図１３】第１の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図。
【図１４】第１の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。また、以下の実施の形態において、不揮発性半導体記憶装置は、積層ゲート構造のメモリセルを用いたＮＡＮＤ型フラッシュメモリであるものとして説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１１】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
以下、第１の実施の形態に係る不揮発性半導体記憶装置の構成について、図１乃至図３Ｂを参照して説明する。まず、本実施の形態のＮＡＮＤ型フラッシュメモリの構成を説明する。
【００１２】
図１は、ＮＡＮＤ型フラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１は、２個の選択ゲートトランジスタＳＴ１、ＳＴ２と、選択ゲートトランジスタＳＴ１、ＳＴ２間に直列接続された複数個のメモリセルＭｎ（ｎ＝０〜３１）とが設けられている。ＮＡＮＤセルユニット１内において、複数個のメモリセルＭｎは隣接するもの同士でソース／ドレイン領域を共有して、メモリストリングを形成している。メモリセルアレイには、複数のＮＡＮＤセルユニット１が行列上に設けられている。
【００１３】
図１中Ｘ方向に配列された複数のメモリセルＭｎの制御ゲート電極は、ワード線ＷＬｎ（ｎ＝０〜３１）により共通接続されている。また、図１中Ｘ方向に配列された複数の選択ゲートトランジスタＳＴ１のゲート電極は選択ゲート線Ｓ１で共通接続され、選択ゲートトランジスタＳＴ２のゲート電極は選択ゲート線Ｓ２で共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＢＬＣが接続されている。このビット線コンタクトＢＬＣは図１中Ｙ方向に伸びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２はソース領域を介して図１中Ｘ方向に伸びるソース線ＳＬに接続されている。ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ回路ＳＡが配置される。ワード線ＷＬの一端側に、ワード線ＷＬ及び選択ゲート線Ｓ１、Ｓ２の選択駆動を行うロウデコーダ／ドライバ２が配置される。
【００１４】
メモリセルＭｎは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン領域を有し、制御ゲート電極と電荷蓄積層として機能する浮遊ゲート電極とを有する積層ゲート構造を持つ。ＮＡＮＤ型フラッシュメモリは、この浮遊ゲート電極に保持する電荷量を書き込み動作、又は消去動作で変化させることにより、メモリセルＭｎの閾値電圧を変化させて、１ビット或いは多ビットのデータを１つのメモリセルに記憶する。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬを共有する複数のＮＡＮＤセルユニット１の集合がブロックを構成する。ＮＡＮＤ型フラッシュメモリにおけるデータの消去は、このブロック単位で実行される。
【００１５】
図２は、ＮＡＮＤ型フラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部のレイアウト図である。
【００１６】
図２に示すように、半導体基板としてのシリコン基板に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域４が図２中Ｙ方向に沿って所定間隔で複数本形成される。これにより素子領域５が図２中Ｘ方向に分離されて形成される。素子領域５と直交する図２中Ｘ方向に沿って所定間隔でメモリセルＭｎのワード線ＷＬｎが形成されている。ワード線ＷＬｎと交差する素子領域５上において、ワード線ＷＬｎはメモリセルＭｎの制御ゲート電極となる。また、図２中Ｘ方向に沿って選択ゲートトランジスタＳＴ１の選択ゲート線Ｓ１が形成されている。選択ゲート線Ｓ１と交差する素子領域５上において、選択ゲート線Ｓ１は選択ゲートトランジスタＳＴ１のゲート電極となる。隣接する選択ゲート線Ｓ１間の素子領域５にはビット線コンタクトＢＬＣがそれぞれ形成されている。このビット線コンタクトＢＬＣは、図２中Ｙ方向に伸びる図示しないビット線ＢＬに接続される。また、図２中Ｘ方向に沿って選択ゲートトランジスタＳＴ２の選択ゲート線Ｓ２が形成されている。選択ゲート線Ｓ２と交差する素子領域５上において、選択ゲート線Ｓ２は選択ゲートトランジスタＳＴ２のゲート電極となる。隣接する選択ゲート線Ｓ２間の素子領域５にはソース線コンタクトＳＬＣがそれぞれ形成されている。このソース線コンタクトＳＬＣは、図２中Ｘ方向に伸びる図示しないソース線ＳＬに接続される。
【００１７】
図３Ａ及び図３Ｂは、それぞれ図２に示されるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。
【００１８】
図３Ａに示すように、シリコン基板３の表面には素子分離溝Ｇが設けられ、この素子分離溝Ｇに絶縁膜が埋め込まれることにより、素子分離領域４が形成されている。本実施の形態のメモリセルアレイにおいて、複数のＳＴＩ構造の素子分離領域４により分離されたシリコン基板３が素子領域５となる。各素子分離領域４の上面は、素子領域５の表面よりも高く、且つ浮遊ゲート電極８の上面よりも低くなるように形成されている。ゲート間絶縁膜９は、図３Ａ中Ｘ方向に連続して形成されている。制御ゲート電極１０は、このゲート間絶縁膜９を介して素子分離領域４を跨ぐように配設されている。
【００１９】
図３Ｂに示すように、シリコン基板３上に膜厚４ｎｍ乃至１６ｎｍのトンネル絶縁膜７が形成される。このトンネル絶縁膜７を介して、メモリセルＭｎの浮遊ゲート電極８、ゲート間絶縁膜９、及び制御ゲート電極１０が順次積層された構成となっている。これら浮遊ゲート電極８及び制御ゲート電極１０は、例えば、多結晶シリコン膜などが用いられる。ゲート間絶縁膜９は、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。浮遊ゲート電極８間のシリコン基板３の表層（表面）には、ソース／ドレイン領域６が形成されている。ソース／ドレイン領域６には、例えば、不純物拡散領域などが用いられる。ソース／ドレイン領域６は、隣接するメモリセルＭｎ同士で共有されるように形成される。浮遊ゲート電極８及び制御ゲート電極１０の間には、例えばシリコン酸化膜１１が、電極間を埋め込むように形成されている。
【００２０】
図４は、本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、メモリセルｍｎが保持する閾値電圧分布の一例を示す図である。ＮＡＮＤ型フラッシュメモリが４値データ（２ビット／セル）を記憶する場合、データの閾値電圧分布は、例えば図４のようになる。この場合、閾値電圧の低い方から、４種類の閾値電圧分布（Ｅ、Ａ、Ｂ、Ｃ）が設けられる。これらの閾値電圧分布Ｅ、Ａ、Ｂ、Ｃに対して、それぞれデータ「１１」、「０１」、「００」、及び「１０」が割り付けられる。ここで、閾値電圧分布Ｅは、消去動作により得られる負閾値電圧状態である。
【００２１】
［消去動作］
ＮＡＮＤ型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、シリコン基板３に消去パルス電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度）が、選択ブロック内の全ワード線ＷＬに０Ｖが印加される。これにより、ＦＮトンネル電流により各メモリセルＭｎの浮遊ゲート電極８の電荷がシリコン基板３のセルウェルに引き抜かれ、メモリセルＭｎの閾値電圧が低下する。
【００２２】
［書き込み動作］
書き込み動作は、１本のワード線ＷＬに接続されたメモリセルの集合として定義されるページを単位として実行される。書き込み動作に先立って、ビット線ＢＬは書き込みデータに応じた電圧にプリチャージされる。
具体的には、閾値電圧分布Ａ、Ｂ又はＣのデータを書き込もうとする場合には、センスアンプ回路ＳＡからビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳＴ１及び非選択メモリセルを介して、選択ワード線ＷＬｎに接続された選択メモリセルＭｎのチャネルまで転送される。
書き込み動作中、選択ブロック内の選択ワード線ＷＬｎには、書き込み電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）が印加される。また、非選択ワード線ＷＬには書き込みパス電圧Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）が印加され、選択ゲート線Ｓ２には、電圧Ｖｄｄが印加される。この書き込み動作により選択メモリセルＭｎのチャネルから浮遊ゲート電極８に電荷が注入され、選択メモリセルＭｎの閾値電圧が正側にシフトする。
【００２３】
一方、選択メモリセルＭｎにデータを書き込まない場合には、センスアンプ回路ＳＡからビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧Ｖｄｄが、選択ゲートトランジスタＳＴ１及び非選択メモリセルを介して、ＮＡＮＤセルユニット１のチャネルに転送された後、選択ゲートトランジスタＳＴ１は非導通状態に変わり、チャネルはフローティング状態にされる。これにより、上述した書き込み電圧Ｖｐｇｍや書き込みパス電圧Ｖｐａｓｓがワード線ＷＬに印加されても、チャネル電圧は容量カップリングによって上昇するので、浮遊ゲート電極８への電荷注入が行われない。従って、選択メモリセルＭｎの閾値電圧分布はシフトせず、データが書き込まれない。
【００２４】
［書き込みベリファイ動作］
書き込み電圧Ｖｐｇｍを印加して書込み動作が行われた後に、選択メモリセルＭｎの閾値電圧が書き込もうとしている書き込みデータに対応する閾値電圧分布の下限値以上の電圧となったことを確認するため、ベリファイ読み出し動作（書き込みベリファイ動作）が実行される。書き込みベリファイ動作では、非選択メモリセルが接続されたワード線ＷＬ及び選択ゲート線Ｓ１、Ｓ２に読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）が印加される。
また、ビット線ＢＬには電圧Ｖｄｄが印加され、ソース線ＳＬには０Ｖが印加される。また、選択メモリセルＭｎが接続されたワード線ＷＬには書き込みベリファイ電圧（図４の電圧Ｖｖａ、Ｖｖｂ又はＶｖｃ）が与えられる。このとき、ＮＡＮＤセルユニット１に電流が流れるか否かをセンスアンプ回路ＳＡで検出して、データの判定を行う。図４に示すように、書き込みベリファイ電圧Ｖｖａ、Ｖｖｂ又はＶｖｃは、選択メモリセルＭｎに書き込まれるデータに対応する閾値電圧分布の下限値に設定される。
【００２５】
選択メモリセルＭｎに所望のデータが書き込まれていれば、上述の書き込みベリファイ動作によっても、ＮＡＮＤセルユニット１内には電流が流れない。一方、選択メモリセルＭｎの閾値電圧が所望の閾値電圧分布まで到達していないとき、ＮＡＮＤセルユニット１内には電流が流れる。選択メモリセルＭｎに所望のデータが書き込まれていることが検出されたら、選択メモリセルＭｎの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルＭｎに所望のデータが書き込まれていなければ、選択メモリセルＭｎに対して、再度書き込み動作を行う。
【００２６】
［読み出し動作］
まず、比較例におけるデータ読み出し動作に関し説明する。この比較例におけるデータ読み出し動作では、ＮＡＮＤセルユニット１内の選択メモリセルＭｎの制御ゲート（ワード線ＷＬｎ）に、複数の閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの上限と下限の中間程度の電圧Ｖａ、Ｖｂ、Ｖｃのいずれかが印加される。電圧Ｖａは、閾値電圧分布ＥとＡの上限と下限の中間程度の電圧で、電圧Ｖａ、Ｖｂ、Ｖｃの中で最も低い電圧である。電圧Ｖｂは、電圧Ｖａよりも大きく、閾値電圧分布ＡとＢの上限と下限の中間程度の電圧である。電圧Ｖｃは、電圧Ｖｂよりも大きく、閾値電圧分布ＢとＣの上限と下限の中間程度の電圧である。なお、各閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの上限値は、例えば書き込み電圧Ｖｐｇｍのステップアップ幅、メモリセルの微細化の程度、及びその他の要素から推定される値であり、下限値は書き込みベリファイ電圧Ｖｖａ、Ｖｖｂ又はＶｖｃから推定され得る値である。これら推定値の中間値を、前記読み出し電圧Ｖａ、Ｖｂ、Ｖｃとして設定する。
そして、非選択メモリセルが接続されたワード線ＷＬには読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）が印加される。なお、読み出しパス電圧Ｖｒｅａｄは、非選択メモリセルの保持データによらず非選択メモリセルが導通して十分な大きさの電流が流れ得る電圧である。例えば、閾値電圧分布Ｃの上限値Ｖｕ（推定値）に一定のマージンＶｃｏｎｓｔを足した値を有する電圧を読み出しパス電圧Ｖｒｅａｄとして設定することができる。
【００２７】
このように、選択ワード線ＷＬに読み出し電圧Ｖａ、Ｖｂ又はＶｃが、非選択ワード線に読み出しパス電圧Ｖｒｅａｄが印加され、この状態においてＮＡＮＤセルユニット１に電流が流れるか否かがセンスアンプ回路ＳＡにより検出される。選択ワード線ＷＬに印加される電圧が中間電圧Ｖａ、Ｖｂ、ＶｃのいずれのときにＮＡＮＤセルユニット１に電流が流れるか否かを検出することによりデータ読み出しが実行される。
【００２８】
以上が、比較例におけるＮＡＮＤ型フラッシュメモリにおける読み出し動作であるが、このような比較例におけるＮＡＮＤ型フラッシュメモリの読み出し動作においては、以下に説明する２つの問題がある。第１の問題点は、メモリセルの微細化の進展により、読み出しパス電圧Ｖｒｅａｄの影響により選択メモリセルの閾値電圧分布が下がって見え、その結果誤読み出しが生じる虞があることである。第２の問題点は、層間絶縁膜等に電荷がトラップされ、これにより選択メモリセルの閾値電圧分布が拡がって見え誤読み出しが生じる虞があることである。これら誤読み出しが生じた場合、別途設けられたＥＣＣ回路を用いてエラー訂正することができるが、エラー訂正により実質的な読み出し速度の低下が生じる虞がある。以下、これらの問題点につき順に説明する。
【００２９】
まず、第１の問題点について詳細に説明する。
図５及び図６は、ＮＡＮＤ型フラッシュメモリの第１の問題点を説明するための図である。読み出し動作時に非選択メモリセルに十分な電流を流すため、読み出しパス電圧Ｖｒｅａｄとしては、最も高い閾値電圧（図４の閾値電圧分布Ｃの上限値Ｖｕｃ）よりも、電圧Ｖｃｏｎｓｔ（例えば２Ｖ程度）だけ高い電圧が用いられる。図６に示すように、選択メモリセルＭｎの浮遊ゲート電極８は、中間電圧Ｖａが印加される制御ゲート電極１０に加えて、隣接する非選択メモリセルＭｎ＋１、Ｍｎ−１の制御ゲート電極１０とのカップリングによっても電圧が上昇する。この現象は、メモリセルの微細化が進展するに従い顕著となっている。そのため、選択メモリセルＭｎの制御ゲート電極１０に電圧Ｖａを印加して読み出そうとしたにも拘わらず、電圧Ｖａ以上の電圧が印加された状態となる。その結果、選択メモリセルＭｎの閾値電圧分布が下がって見えることになる。したがって、ＮＡＮＤ型フラッシュメモリが保持するデータの閾値電圧分布は、図５中の破線で示すように、閾値電圧分布が負方向にシフトした状態となる。
【００３０】
ここで、選択メモリセルＭｎと隣接する１つのメモリセルＭｎ＋１（又はＭｎ−１）との容量結合比をＣｎｅｉｇｈｂｏｒとする。隣接メモリセルＭｎ＋１、Ｍｎ−１に印加された読み出しパス電圧Ｖｒｅａｄによる閾値電圧分布のシフト量Ｖｌｏｗｅｒｉｎｇは、Ｖｌｏｗｅｒｉｎｇ＝２×Ｖｒｅａｄ×Ｃｎｅｉｇｈｂｏｒとなる。この状態でデータ読み出し動作を実行すると、選択メモリセルＭｎの閾値電圧分布を正しく読み出せない可能性がある。例えば、選択メモリセルＭｎが閾値電圧分布Ａに対応するデータを有していたとしても、隣接する非選択メモリセルＭｎ＋１、Ｍｎ−１に加えられた電圧Ｖｒｅａｄの影響により中間電圧Ｖａで選択メモリセルＭｎが導通して、閾値電圧分布Ｅと誤って読み出されてしまう虞がある。
【００３１】
次に、第２の問題点について詳細に説明する。図７及び図８は、ＮＡＮＤ型フラッシュメモリの第２の問題点を説明するための図である。
【００３２】
図８に示すように、書き込み／消去動作時には、選択メモリセルＭｎの浮遊ゲート電極８の周囲の層間絶縁膜やゲート絶縁膜に電荷がトラップされ、残存することがある。この電荷の影響により、選択メモリセルＭｎに中間電圧Ｖａを印加した際にシリコン基板３に電流が流れにくくなる。例えば、選択メモリセルＭｎの浮遊ゲート電極８には、閾値電圧分布Ｅに対応する電荷しか注入されていない場合であっても、電圧Ｖａで選択メモリセルＭｎが導通しないことが起きる可能性がある。
【００３３】
これは、図７中の破線で示すように、閾値電圧分布が正方向に広がって見えるという状態となる。選択メモリセルＭｎの制御ゲート電極８に印加される電圧が小さいほど、浮遊ゲート電極８の周囲に残存する電荷の影響は大きくなる。そのため、閾値電圧分布Ｅに対応するデータを読み出そうとしたときに分布の広がり幅が最大となり、閾値電圧分布Ａ、Ｂ、Ｃの順に読み出す際の分布の広がり幅は小さくなる。閾値電圧分布の上限側が広がった場合には、保持したデータの閾値電圧で導通するはずの選択メモリセルＭｎが導通せず、誤ったデータが読み出されてしまうおそれがある。
【００３４】
これらの問題を解決するため、本実施の形態の不揮発性半導体記憶装置は、以下に示すような読み出し動作を実行する。
【００３５】
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
図９乃至図１１は、本実施の形態のＮＡＮＤ型フラッシュメモリの読み出し動作におけるＮＡＮＤセルユニット１内のワード線ＷＬへの電圧印加状態を示している。本実施の形態において、メモリセルＭｎには図４に示すような４値データが記憶されているものとして説明する。
図９は、選択メモリセルＭｎが、閾値電圧分布Ｅを有しているか、或いは閾値電圧分布Ａ、Ｂ、Ｃのいずれかを有しているのかを判定するための読み出し動作（Ｅ−Ａ間読み出し）を行う場合において、各部に印加される電圧を示している。また、図１０は、選択メモリセルＭｎが、閾値電圧分布Ｅ又はＡを有しているか、或いは閾値電圧分布Ｂ又はＣを有しているのかを判定するための読み出し動作（Ａ−Ｂ間読み出し）を行う場合において、各部に印加される電圧を示している。図１１は、選択メモリセルＭｎが、閾値電圧分布Ｅ、Ａ又はＢを有しているか、或いは閾値電圧分布Ｃを有しているかを判定するための読み出し動作（Ｂ−Ｃ間読み出し）を行う場合において、各部に印加される電圧を示している。
【００３６】
図９に示すように、Ｅ−Ａ間読み出し閾値を行う場合には、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、中間電圧Ｖａに所定値の調整電圧αを加えた電圧Ｖａ＋αが印加される。この点、中間電圧Ｖａが選択ワード線ＷＬｎに印加される比較例と異なっている。ここで、調整電圧αはα＞０Ｖ（例えば０．３Ｖ）である。なお、図９には図示していないが、選択ゲート線Ｓ１、Ｓ２には、選択ゲートトランジスタＳＴが導通する程度の電圧Ｖｓｇが印加される。
【００３７】
また、非選択のワード線ＷＬには、全てに読み出しパス電圧Ｖｒｅａｄを印加するのではなく選択メモリセルＭｎに対する位置に応じて、次のような電圧を与える。まず、選択ワード線ＷＬｎの両隣の非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には、読み出しパス電圧Ｖｒｅａｄより所定値の調整電圧βだけ小さい電圧Ｖｒｅａｄ−βが印加される。ここで読み出しパス電圧Ｖｒｅａｄは、４値データ記憶の場合には、閾値電圧分布Ｃの上限値より大きな値（例えば６Ｖ）に設定される。また、調整電圧βは例えば１Ｖである。
【００３８】
非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２には、読み出しパス電圧Ｖｒｅａｄより調整電圧βだけ大きい電圧Ｖｒｅａｄ＋βが印加される。前述した非選択ワード線電圧Ｖｒｅａｄ−βでは、非選択メモリセルＭｎ＋１又はＭｎ−１の閾値電圧が最も高い閾値電圧分布Ｃの中に存在する場合、非選択メモリセルＭｎ＋１、Ｍｎ−１は導通しないおそれがある。しかし、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に電圧Ｖｒｅａｄ＋βを印加すると、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１の電圧が電圧Ｖｒｅａｄ−βであっても、非選択メモリセルＭｎ＋１、Ｍｎ−１は、容量結合の影響によりその保持データのいかんに関らず導通する。そのため、読み出し動作に不具合は起こらない。
【００３９】
そして、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に隣接する非選択ワード線ＷＬｎ＋３、ＷＬｎ−３や、その他の非選択ワード線ＷＬには、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄが印加される。
【００４０】
上記の具体的な電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係は、Ｖａ＋α＜Ｖｒｅａｄ−β＜Ｖｒｅａｄ＜Ｖｒｅａｄ＋βであればよい。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、閾値電圧分布Ｅ、Ａ間の電圧を印加するデータ読み出し動作を実行する。
【００４１】
次に、図１０に示すように、Ａ−Ｂ間読み出しを行う際、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、中間電圧Ｖｂに調整電圧αを加えた電圧Ｖｂ＋αが印加される。なお、図１０には図示していないが、選択ゲート線Ｓ１、Ｓ２には、選択ゲートトランジスタＳＴが導通する程度の電圧Ｖｓｇが印加される。
【００４２】
非選択ワード線ＷＬに印加される電圧は、図９に示した例と同様である。すなわち、非選択のワード線ＷＬには、全てに読み出しパス電圧Ｖｒｅａｄを印加するのではなく選択メモリセルＭｎに対する位置に応じた電圧が与えられる。まず、選択ワード線ＷＬｎの両隣の非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には、読み出しパス電圧Ｖｒｅａｄより調整電圧βだけ小さい電圧Ｖｒｅａｄ−βが印加される。非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２には、読み出しパス電圧Ｖｒｅａｄより調整電圧βだけ大きい電圧Ｖｒｅａｄ＋βが印加される。そして、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に隣接する非選択ワード線ＷＬｎ＋３、ＷＬｎ−３や、その他の非選択ワード線ＷＬには、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄが印加される。
【００４３】
上記の具体的な電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係は、Ｖｂ＋α＜Ｖｒｅａｄ−β＜Ｖｒｅａｄ＜Ｖｒｅａｄ＋βであればよい。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、Ａ−Ｂ間読み出しを実行する。
【００４４】
次に、図１１に示すように、Ｂ−Ｃ間読み出しを行う際には、選択メモリセルＭｎに接続された選択ワード線ＷＬｎに中間電圧Ｖｃが印加される。ここで、電圧Ｖｃは閾値電圧分布Ｂ、Ｃの上限と下限の中間程度の電圧（例えば３Ｖ）である。本実施の形態の不揮発性半導体記憶装置においてＢ−Ｃ間読み出しを行う際には、電圧Ｖｃに調整電圧αを加えた電圧Ｖｃ＋αではなく、電圧Ｖｃを選択メモリセルＭｎに印加して読み出し動作を実行する。この点、Ｅ−Ａ間読み出しやＡ−Ｂ間読み出しでは、選択メモリセルＭｎに電圧Ｖａ＋αや電圧Ｖｂ＋αを印加するのと異なっている。なお、図１１には図示していないが、選択ゲート線Ｓ１、Ｓ２には、選択ゲートトランジスタＳＴが導通する程度の電圧Ｖｓｇが印加される。
【００４５】
また、Ｂ−Ｃ間読み出しを行う際には、非選択のワード線ＷＬの全てに読み出しパス電圧Ｖｒｅａｄを印加する。この点、Ｅ−Ａ間読み出しやＡ−Ｂ間読み出しでは、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に電圧Ｖｒｅａｄ−βが印加され、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に電圧Ｖｒｅａｄ＋βが印加されるのと異なっている。
【００４６】
図９及び図１０に示した例の電圧Ｖｒｅａｄ−βは、Ｖｃ＜Ｖｒｅａｄ−βとなるように設定される。
【００４７】
［第１の実施の形態に係る不揮発性半導体記憶装置の効果］
図９及び図１０に示す本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に、読み出しパス電圧Ｖｒｅａｄより小さい電圧Ｖｒｅａｄ−βを印加している。そのため、本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に通常の読み出しパス電圧Ｖｒｅａｄを印加した場合と比べ、選択メモリセルＭｎの閾値電圧分布のシフトが抑えられる。具体的には、隣接メモリセルＭｎ＋１、Ｍｎ−１に印加された電圧Ｖｒｅａｄ−βによる閾値電圧分布のシフト量Ｖｌｏｗｅｒｉｎｇ’は、Ｖｌｏｗｅｒｉｎｇ’＝２×（Ｖｒｅａｄ−β）×Ｃｎｅｉｇｈｂｏｒとなる。電圧Ｖｒｅａｄによる閾値電圧分布のシフト量Ｖｌｏｗｅｒｉｎｇより、２×β×Ｃｎｅｉｇｈｂｏｒだけ閾値電圧分布のシフトが抑えられる。
【００４８】
最小線幅がおよそ３４ｎｍのＮＡＮＤ型フラッシュメモリの内製シミュレータによるシミュレーション結果においては、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１の電圧が１Ｖ高くなることにより、選択メモリセルＭｎの閾値電圧分布が約０．３Ｖ下がるように見えることが今般、発明者の知見に従い判明した。本実施の形態の場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加される電圧は、読み出しパス電圧Ｖｒｅａｄより調整電圧β（１Ｖ程度）だけ低い。選択メモリセルＭｎの閾値電圧分布のシフトは、１×０．３＝０．３Ｖ、つまり３００ｍＶ程度抑えられる。そのため、データ書き込み時に選択ワード線ＷＬに印加する書き込み電圧を過剰に高くし、多くの電子を浮遊ゲート電極８に注入する必要がない。これにより、メモリセルの信頼性を劣化させることなく、選択メモリセルから確実にデータを読み出すことのできるＮＡＮＤ型フラッシュメモリを提供することができる。
【００４９】
また、図９及び図１０に示す本実施の形態に係るＮＡＮＤ型フラッシュメモリは、選択ワード線ＷＬｎに閾値電圧分布Ｅ、Ａ、Ｂの上限と下限との中間程度の中間電圧Ｖａ、Ｖｂより調整電圧αだけ大きい電圧を印加している。図７に示すように、選択メモリセルＭｎの浮遊ゲート電極近傍に電荷が残存していると、閾値電圧分布が広がって見える。そのため、中間電圧Ｖａ、Ｖｂを印加して読み出し動作を行うと、閾値電圧分布Ｅや閾値電圧分布Ａの上限とのマージンが少なくなり、誤ったデータが読み出される虞がある。しかし、本実施の形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作では、選択ワード線ＷＬｎにこれら中間電圧Ｖａ、Ｖｂよりも大きい電圧Ｖａ＋α、Ｖｂ＋αを印加する。これにより、閾値電圧分布Ｅや閾値電圧分布Ａの上限とのマージンを確保して、確実にデータを読み出すことができる。
【００５０】
ここで、図１１に示す閾値電圧分布Ｂ、Ｃ間の電圧を印加して読み出し動作を行う際には、選択ワード線ＷＬｎに印加する中間電圧Ｖｃに調整電圧αを加えず、且つ非選択ワード線の電圧は全て読み出しパス電圧Ｖｒｅａｄである。図７に示すように、閾値電圧分布の広がりは読み出し電圧が低い時に大きな影響を及ぼすため、電圧Ｖｃを印加して読み出し動作を実行する際には、電圧Ｖｒｅａｄによるセル間干渉効果の影響や、層間絶縁膜等へのトラップ電荷による影響が相対的に小さくなるため、調整電圧αを加えなくとも誤ったデータが読み出される虞が少なくなるからである。
【００５１】
上述の実施の形態において、調整電圧αは、隣接する２つの閾値電圧分布の上限値及び下限値の幅の２分の１より小さいことが必要とされる。２つの閾値電圧分布の上限値及び下限値の幅の２分の１より大きいと、読み出し動作時に選択ワード線ＷＬｎに印加する電圧が、閾値電圧分布に達してしまうからである。
また、調整電圧αは、α≦２×β×Ｃｎｅｉｇｈｂｏｒであることが望ましい。選択メモリセルＭｎに、例えばＶａ＋２×β×Ｃｎｅｉｇｈｂｏｒよりも大きな電圧を印加すると、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１に印加する電圧を電圧Ｖｒｅａｄから電圧Ｖｒｅａｄ−βに小さくしてセル間干渉効果を抑制した意味が減殺又は無くなってしまうからである。
また、調整電圧βは、電圧Ｖｒｅａｄ−βが中間電圧Ｖａ、Ｖｂ、Ｖｃより大きく、且つ、電圧Ｖｒｅａｄ＋βが書き込み動作時に選択ワード線ＷＬｎに印加される電圧Ｖｐｇｍより小さいことが必要である。非選択メモリセルに対する誤書き込みを防止するためである。
【００５２】
［第１の実施の形態に係る不揮発性半導体記憶装置の他の動作の例］
図１２乃至図１４は、本実施の形態のＮＡＮＤ型フラッシュメモリの書き込みベリファイ動作におけるＮＡＮＤセルユニット１内のワード線ＷＬへの電圧印加状態を示している。書き込みベリファイ動作では、選択メモリセルＭｎの制御ゲート（選択ワード線ＷＬｎ）に閾値電圧分布Ａ、Ｂ又はＣの下限値の電圧を印加して、選択メモリセルＭｎに所望の書き込みデータが書き込まれたか否かを判定する。図１２は、選択メモリセルＭｎに閾値電圧分布Ａのデータが書き込まれたか否かを読み出す際の例を示している。また、図１３は、選択メモリセルＭｎに閾値電圧分布Ｂのデータが書き込まれたか否かを読み出す際の例を示しており、図１４は、選択メモリセルＭｎに閾値電圧分布Ｃのデータが書き込まれたか否かを読み出す際の例を示している。
【００５３】
図１２に示すように、閾値電圧分布Ａのデータが書き込まれたか否かを読み出すベリファイ動作の際、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、閾値電圧分布Ａの下限値の電圧Ｖｖａ（例えば０．５Ｖ）が印加される。なお、図１１には図示していないが、選択ゲート線Ｓ１、Ｓ２には、選択ゲートトランジスタＳＴが導通する程度の電圧Ｖｓｇが印加される。
【００５４】
また、非選択のワード線ＷＬには、全てに読み出しパス電圧Ｖｒｅａｄを印加する。図９及び図１０に示す読み出し動作の例では、選択ワード線ＷＬｎの両隣の非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には、電圧Ｖｒｅａｄ−βが印加され、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２には、電圧Ｖｒｅａｄ＋βが印加されていた。しかし、閾値電圧分布Ａのデータが書き込まれたか否かを読み出すベリファイ動作の際には、非選択ワード線ＷＬには全て電圧Ｖｒｅａｄを印加する。
【００５５】
上記の具体的な電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係は、Ｖｖａ＜Ｖｒｅａｄであればよい。
【００５６】
図１３及び図１４に示すように、閾値電圧分布Ｂ、Ｃのデータが書き込まれたか否かを読み出すベリファイ動作の際、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、閾値電圧分布Ｂ、Ｃの下限値の電圧Ｖｖｂ（例えば１．５Ｖ）、Ｖｖｃ（例えば３．５Ｖ）がそれぞれ印加される。また、閾値電圧分布Ｂ、Ｃのデータが書き込まれたか否かを読み出すベリファイ動作の際には、非選択ワード線ＷＬには全て電圧Ｖｒｅａｄを印加する。
【００５７】
上記の具体的な電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係は、Ｖｖｂ＜Ｖｒｅａｄであり、Ｖｖｃ＜Ｖｒｅａｄであればよい。
【００５８】
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、選択トランジスタＳＴ１、ＳＴ２の間に直列接続されるメモリセルＭｎの数は複数であればよく、その数は３２個に限定されるものではない。メモリセルに記憶されるデータは４値データであるものとして説明したが、これはその他の値のデータ（例えば、２値データや８値データ）であってもよい。
【００５９】
上述の実施の形態では、Ｅ−Ａ間読み出し、又はＡ−Ｂ間読み出しを行う際に、調整電圧α、βを用いて各ワード線ＷＬに印加する印加電圧を変更していた。しかし、どの閾値電圧分布の間の電圧で読み出すときに印加電圧の変更を行うかは、任意に選択することができる。例えば、閾値電圧分布Ｅ、Ａの間の電圧を印加して読み出し動作を行うときだけに調整電圧α、βを用いることもできる。また、全ての読み出し動作で調整電圧α、βを用いて印加電圧を変更してもよい。
【００６０】
また、実施の形態において、ＮＡＮＤ型フラッシュメモリの読み出し動作時に選択ワード線電圧や非選択ワード線電圧を変化させるものとして説明したが、これは書き込みベリファイ動作時に行ってもよい。そして、中間電圧Ｖａ、Ｖｂ又はＶｃは、閾値電圧分布の下限値である書き込みベリファイ電圧（電圧Ｖｖａ、Ｖｖｂ又はＶｖｃ）から、浮遊ゲート電極に蓄えられた電荷が所定時間の間に漏出することによるメモリセルの閾値電圧の変化量を引いた値として設定することもできる。
【符号の説明】
【００６１】
１・・・ＮＡＮＤセルユニット、  ２・・・ロウデコーダ／ドライバ、  ３・・・シリコン基板、  ４・・・素子分離領域、  ５・・・素子領域、  ６・・・ソース／ドレイン領域、  ７・・・トンネル絶縁膜、  ８・・・浮遊ゲート電極、  ９・・・ゲート間絶縁膜、  １０・・・制御ゲート電極、  １１・・・シリコン酸化膜、  Ｍｎ・・・メモリセル、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＳＴ・・・選択ゲートトランジスタ、  Ｓ１、Ｓ２・・・選択ゲート線。
【図１】
0005198529.tif 000002
【図２】
0005198529.tif 000003
【図３Ａ】
0005198529.tif 000004
【図３Ｂ】
0005198529.tif 000005
【図４】
0005198529.tif 000006
【図５】
0005198529.tif 000007
【図６】
0005198529.tif 000008
【図７】
0005198529.tif 000009
【図８】
0005198529.tif 000010
【図９】
0005198529.tif 000011
【図１０】
0005198529.tif 000012
【図１１】
0005198529.tif 000013
【図１２】
0005198529.tif 000014
【図１３】
0005198529.tif 000015
【図１４】
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