(57)【特許請求の範囲】
【請求項１】
ＭＯｘＮｙ金属化合物を製作する方法であって、
金属ターゲットと、Ａｒ、窒素および酸素を含む空気とを準備するステップと、
酸素を含む前記空気中で前記金属ターゲットをスパッタリングすることによってＭＯｘＮｙ膜を形成するステップと
を含み、
Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘが５から４０原子％、ｙが５から４０原子％であり、
前記ＭＯｘＮｙ膜を形成するステップは、基板と前記金属ターゲットとの距離に応じて、リーク弁または１×１０−４トル以下のプレスパッタリングのバックグラウンド圧力を使用して、酸素を前記空気に導入するステップを含む、方法。
【請求項２】
前記Ａｒが１から１００ｓｃｃｍの流量で供給され、Ｎ２の流量が１から１００ｓｃｃｍである、請求項１に記載の方法。
【請求項３】
半導体構造を形成する方法であって、
高ｋ誘電体とインタフェース層とを基板の表面に含むスタックを用意するステップと、
金属ターゲットと、Ａｒ、窒素および酸素を含む空気とを準備し、酸素を含む前記空気中で前記金属ターゲットをスパッタリングすることによって、前記スタック上にＭＯｘＮｙ膜を形成するステップと
を含み、
Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘが５から４０原子％、ｙが５から４０原子％であり、
前記ＭＯｘＮｙ膜を形成するステップは、前記基板と前記金属ターゲットとの距離に応じて、リーク弁または１×１０−４トル以下のプレスパッタリングのバックグラウンド圧力を使用して、酸素を前記空気に導入するステップを含む、方法。
【請求項４】
前記Ａｒが１から１００ｓｃｃｍの流量で供給され、前記窒素が１から１００ｓｃｃｍの流量で供給される、請求項３に記載の方法。
【請求項５】
ＭＯｘＮｙゲート層の上に非水素含有キャップを形成するステップをさらに含む、請求項３または４に記載の方法。
【請求項６】
前記非水素含有キャップ、前記ＭＯｘＮｙ膜、および前記高ｋ誘電体と前記インタフェース層とを含む前記スタックをパターン形成して、パターン形成されたゲート領域を形成するステップをさらに含む、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよび半導体デバイスを製造する方法に関する。詳細には本発明は、熱に対して安定なｐ型金属酸窒化物（例えばＭＯｘＮｙ）化合物を高誘電率（ｋ）誘電体／インタフェース層スタック上に含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスに関する。本発明はさらに、熱に対して安定なｐ型金属化合物を形成するプロセスであって、ＣＭＯＳ処理フローに組み込むことができるプロセスを提供する。
【背景技術】
【０００２】
標準ＣＭＯＳデバイスにおける標準のゲート材料は一般にポリシリコンである。ポリシリコン・ゲートを使用したＣＭＯＳデバイスを製造する技術は絶え間なく開発が続けられており、この技術は現在、半導体産業において広く使用されている。ポリシリコン・ゲートを使用する１つの利点は、ポリシリコン・ゲートが高温に耐える点である。しかし、ポリシリコン・ゲートの使用に関連した問題もいくつかある。例えば、ポリ空乏効果（ｐｏｌｙ−ｄｅｐｌｅｔｉｏｎ  ｅｆｆｅｃｔ）および比較的に高い面積抵抗のため、ＣＭＯＳデバイスにおいて一般的に使用されているポリシリコン・ゲートは、チャネル長０．１ミクロン以下のチップの性能のゲーティングファクター（ｇａｔｉｎｇ  ｆａｃｔｏｒ）となっている。ポリシリコン・ゲートの他の問題は、ポリシリコン・ゲート中のホウ素などのドーパントは薄いゲート誘電体の中に容易に拡散することができ、これが、デバイス性能のさらなる低下を引き起こすことである。
【０００３】
ポリシリコン・ゲートのこれらの問題を回避するため、ポリシリコン・ゲートを単一金属に置換することが提案された。このような技術は提案されたが、単一金属は、高ｋ（誘電率約４．０超）誘電体／インタフェース層ゲート・スタック上で熱に対して安定でない。例えばタングステンＷおよびレニウムＲｅは、１０００℃において安定性に問題がある。タングステンは、１０００℃、５秒のアニール後に４〜５Åの界面ＳｉＯ２再成長を示し、このことはデバイス・スケーリングを制限し、Ｒｅは高ｋゲート・スタック上で安定でなく、このことはデバイス（移動度）の劣化につながる。例えばA.Callegari, et al., IEDM 2004, p.825, S. Francisco Ca., Dec. 13-15,2004およびNarayanan, et al., VLSI Digest 2004, Hawaii June 2004を参照されたい。
【０００４】
１０００℃における安定性は、自己整合金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）においてソース／ドレイン注入物を活性化するために必要である。また、高温アニールを実行すると高い電子移動度が得られることが報告されている。例えばA.Callegari, et al., IEDM 2004, p.825, S.Francisco Ca., Dec.13-15,2004を参照されたい。ＴｉＮなどの金属窒化物は、金属／高ｋ誘電体の熱安定性を向上させるために広く使用されている。しかし、ＴｉＮに関して報告された文献の大部分は、ＴｉＮが、限定されたデバイス性能を有する可能性があるミッドギャップ材料であることを示している。
【０００５】
２００５年１月１３日に出願された同一譲受人の同時係属U.S.SerialNo.U.S.Patent Application. No.11/034,597は、ＴｉＣを、上記の問題の可能な解決策であると述べている。金属炭化物は１０００℃において電気的に安定であり、ｐＦＥＴのふるまいも維持されるが、中間層において炭素の拡散が起こる可能性があり、これが炭素汚染に寄与する可能性がある。
【特許文献１】U.S.Serial No.U.S.PatentApplication. No.11/034,597
【特許文献２】U.S.Serial No.10/250,241（現在U.S.PublicationNo.20040256700A1）
【特許文献３】U.S.Serial No.10/725,850
【特許文献４】U.S.Serial No.10/696,634
【非特許文献１】A.Callegari, et al., IEDM 2004,p.825, S.Francisco Ca., Dec.13-15, 2004
【非特許文献２】Narayanan, et al., VLSI Digest2004, Hawaii June 2004
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のことを考慮すれば、高ｋ誘電体を含むゲート・スタック上において熱に対して安定な新規の金属化合物であって、金属炭化物の場合に起こるような炭素拡散を引き起こさない金属化合物を提供することが求められている。特に、ｐＦＥＴデバイスにおいて有用な新規の金属化合物を提供する必要がある。
【課題を解決するための手段】
【０００７】
本発明は、仕事関数が約４．７５から約５．３、好ましくは約５ｅＶのｐ型金属であり、高ｋ誘電体とインタフェース層とを含むゲート・スタック上で熱に対して安定なＭＯｘＮｙを含む新規の金属化合物を提供する。上式で、Ｍは元素周期表（ＣＡＳ版）のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘは約５から約４０原子％、ｙは約５から約４０原子％である。Ｍは、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｗ、Ｔａ、ＨｆおよびＲｅのうちの１つであることが好ましい。ｘは好ましくは約５から約３５原子％、最も好ましくは２５原子％であり、ｙは好ましくは約１５から約４０原子％、最も好ましくは３５原子％である。
【０００８】
さらに、本発明のＭＯｘＮｙ金属化合物は、非常に薄い（３０ｎｍ以下）ときに、１０００℃において非常に効率的な酸素拡散障壁であり、ｐ金属酸化物半導体（ｐＭＯＳ）デバイスにおいて、非常にアグレッシブな等価酸化膜厚（ＥＯＴ）および１４Å未満の反転層厚を可能にする。さらに、このＭＯｘＮｙ金属化合物は、金属炭化物の場合のような中間層における重大な炭素拡散を示さない。
【０００９】
広く言えば本発明は、
半導体基板上に位置するインタフェース層と、インタフェース層上に位置する高ｋ誘電体と、高ｋ誘電体上に位置するＭＯｘＮｙゲート金属とを含み、Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘが約５から約４０原子％、ｙが約５から約４０原子％である
半導体構造、すなわち膜スタックを提供する。
【００１０】
さらに本発明は、半導体基板と、前記基板の一部分の上に位置するインタフェース層、前記インタフェース層上に位置する高ｋ誘電体、および前記高ゲート誘電体上に位置するＭＯｘＮｙ金属化合物を少なくとも含むパターン形成されたゲート領域とを含み、Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘが約５から約４０原子％、ｙが約５から約４０原子％である半導体構造を提供する。
【００１１】
上記の膜スタックおよび半導体構造に加え、本発明はさらに、ＭＯｘＮｙ金属化合物を製作する方法であって、金属ターゲットと、Ａｒ、窒素および酸素を含む雰囲気とを準備するステップと、酸素を含む雰囲気中で金属ターゲットからＭＯｘＮｙ膜をスパッタリングするステップとを含み、Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘおよびｙが先に定義したとおりである方法を提供する。
【００１２】
本発明はさらに、ＭＯｘＮｙ膜を形成する本発明のプロセスを使用して上記の半導体構造を製作する方法を提供する。一般的に言えば、この半導体構造は、最初に、高ｋ誘電体とインタフェース層とを基板の表面に含むスタックを用意し、その後、上記のプロセス・ステップを利用して、このスタック上にＭＯｘＮｙ膜を形成することによって形成される。
【００１３】
このＭＯｘＮｙ金属ゲートはゲート電極として単独で使用することができ、ＦＥＴの製造中に、その上面に非水素含有キャップが形成される。用語「非水素含有」は、本出願全体を通じて、キャップを形成する際に水素が使用されないことを示すために使用される。
【００１４】
なお、用語高ｋ誘電体は、本出願全体を通じて、誘電率ｋがＳｉＯ２よりも大きく、例えば誘電率ｋが４．０を超える絶縁材料を表すために使用される。高ｋ誘電体のｋは約７．０以上であることが好ましい。
【００１５】
用語「インタフェース層」は、本出願全体を通じて、Ｓｉなどの半導体原子およびＯ原子を少なくとも含む絶縁材料を表すために使用される。ＳｉＯ２およびＳｉＯＮは、本発明において使用することができるさまざまなタイプのインタフェース層の例である。
【発明を実施するための最良の形態】
【００１６】
次に、本出願に添付の図面を参照して本発明を詳細に説明する。本発明は、高ｋ誘電体とインタフェース層とを含むスタック上の熱に対して安定なｐ型金属ゲートとして使用することができるＭＯｘＮｙ金属化合物、ならびにこの金属化合物を製作する方法を提供する。本出願の図面は例示目的で提供されるものであり、そのためそれらの図面は一様な尺度で描かれているわけではないことに留意されたい。
【００１７】
最初に図１〜３を参照する。これらの図は、高ｋ誘電体とインタフェース層とを含むスタック上に本発明のＭＯｘＮｙ金属化合物を含む膜スタック構造を形成する際に使用する基本処理ステップを示す図である。図１は、半導体基板１０の表面にインタフェース層１２を含む初期膜スタック構造を示す。
【００１８】
本発明において使用される半導体基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他の全てのＩＶ／ＩＶ、ＩＩＩ／ＶまたはＩＩ／ＶＩ族化合物半導体を含む任意の半導体材料を含む。ただしこれらに限定されるわけではない。半導体基板１０はさらに、有機半導体またはＳｉ／ＳｉＧｅなどの層状半導体を含み、あるいは例えばシリコン・オン・インシュレータ（ＳＯＩ）、ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）などのセミコンダクタ・オン・インシュレータを含むことができる。本発明のいくつかの実施形態では半導体基板１０がＳｉ含有半導体材料、すなわちシリコンを含む半導体材料からなることが好ましい。半導体基板１０はドープされた基板またはドープされていない基板とすることができ、あるいは、ドープされた領域およびドープされていない領域をその中に含むことができる。
【００１９】
半導体基板１０はさらに、ドープされた第１の（ｎまたはｐ）領域およびドープされた第２の（ｎまたはｐ）領域を含むことができる。平明にするため、本出願の図面にはドープされた領域が特には示されていない。ドープされた第１の領域とドープされた第２の領域は同じとすることができ、ドープされた第１の領域とドープされた第２の領域はあるいは、異なる伝導性ないし異なるドーピング濃度を有し、またはその両方を有することができる。ドープされたこれらの領域は「ウェル」として知られている。半導体基板１０は、ひずみが加えられた基板またはひずみが加えられていない基板とすることができ、あるいはその組合せとすることができる。さらに半導体基板１０は、例えば１００、１１０、１１１またはこれらの組合せを含む任意の結晶学的配向を有することができる。半導体基板１０はあるいは、結晶学的配向が異なる少なくとも２つの平面を含むハイブリッド基板とすることができる。ハイブリッド基板は例えば、それぞれの内容全体が参照によって本明細書に組み込まれる２００３年６月１７日出願のU.S.Serial No.10/250,241（現在U.S.Publication No.20040256700A1）、２００３年１２月２日出願のU.S.SerialNo.10/725,850、および２００３年１０月２９日出願のU.S.Serial No.10/696,634に記載されている技法などによって形成することができる。
【００２０】
一般的には次いで、半導体基板１０の中に少なくとも１つの分離領域（図示せず）が形成される。この分離領域は、トレンチ分離領域またはフィールド酸化膜分離領域とすることができる。トレンチ分離領域は、当業者によく知られている従来のトレンチ分離プロセスを利用して形成される。トレンチ分離領域を形成する際には例えば、リソグラフィ、エッチング、およびトレンチへのトレンチ誘電体の充填が使用される。任意選択で、トレンチ充填の前にトレンチの中にライナを形成し、トレンチ充填後に高密度化ステップを実行し、トレンチ充填に続いて平坦化プロセスを実行することもできる。フィールド酸化膜は、いわゆるＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）プロセスを利用して形成することができる。なお、この少なくとも１つの分離領域は、隣接するゲート領域間の分離を提供し、このような分離は一般に、隣接するゲートどうしが反対の伝導性を有するときに必要となる。隣接するゲート領域は同じ伝導性を有することができ（すなわちともにｎ型かまたはｐ型）、あるいは異なる伝導性を有することができる（すなわち一方がｎ型でもう一方がｐ型）。
【００２１】
次いで、酸化、酸窒化などの熱プロセス、化学蒸着（ＣＶＤ）、プラズマＣＶＤ、原子層付着（ＡＬＤ）、蒸着、スパッタリング、化学溶液付着などの付着プロセス、またはこれらの組合せを利用して、半導体基板１０の表面にインタフェース層１２を形成する。インタフェース層１２はあるいは、付着プロセスおよび窒化を使用して形成することもできる。インタフェース層１２は、例えばＳｉなどの半導体原子およびＯ原子を少なくとも含み、任意選択でＮ原子を含む。したがってインタフェース層１２は、ＳｉＯ２、ＳｉＯＮ、これらのケイ酸塩、またはこれらの多層を含むことができる。いくつかの実施形態ではインタフェース層１２がＳｉＯ２を含み、別の実施形態ではインタフェース層１２がＳｉＯＮを含む。インタフェース層１２は、Ｓｉを約１から約８０原子パーセント、一般に約１から約２０原子パーセント含む。残りはＯ、またはＯおよびＮである。一般にＮが存在しない化学酸化物が使用される。Ｓｉはインタフェース層１２全体を通じて連続して存在することができ、またはＳｉの分布を徐々に変化させることができる。
【００２２】
インタフェース層１２の誘電率は一般に約４．０から約２０であり、よりいっそう一般的には約４．５から約１８である。インタフェース層１２の厚さは一般に約０．１から約５ｎｍであり、より一般的には約０．２から約２．５ｎｍである。
【００２３】
本発明の一実施形態によれば、インタフェース層１２が、湿式化学酸化によって形成された厚さ約０．６から約０．８ｎｍの酸化シリコン層である。この湿式化学酸化のためのプロセス・ステップは、（ＨＦラスト半導体表面などの）洗浄した半導体表面を、水酸化アンモニウムと過酸化水素と水（１：１：５）の混合物（６５℃）で処理することを含む。インタフェース層１２はあるいは、ＨＦラスト半導体表面を、オゾン処理された水溶液で処理することによって形成することもでき、オゾン濃度は通常２ｐｐｍ（ｐａｒｔｓ  ｐｅｒ  ｍｉｌｌｉｏｎ）から４０ｐｐｍである。
【００２４】
次に、図２に示すように、インタフェース層１２の表面に高ｋ誘電体１４を形成する。用語「高ｋ」は、誘電率が４．０超、一般に約７．０以上の絶縁体を指す。本出願全体を通じて誘電率は真空中で測定される。高ｋ誘電体１４は、例えば酸化、窒化、酸窒化などの熱成長プロセスによって形成することができる。高ｋ誘電体１４はあるいは、例えば化学蒸着（ＣＶＤ）、プラズマＣＶＤ、金属有機化学蒸着（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液付着などの付着プロセスによって形成することもできる。高ｋ誘電体１４は、上記のプロセスの任意の組合せを利用して形成してもよい。
【００２５】
例を挙げると、本発明において使用される高ｋ誘電体１４は、酸化物、窒化物、酸窒化物または（金属ケイ酸塩および窒化金属ケイ酸塩を含む）ケイ酸塩、あるいはこれらの組合せを含む。一実施形態では高ｋ誘電体１４が、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、Ｇａ２Ｏ３、ＧｄＧａＯ、これらの混合物などの酸化物からなることが好ましい。高ｋ誘電体１４の非常に好ましい例には、ＨｆＯ２、ケイ酸ハフニウムおよび酸窒化ハフニウムシリコンが含まれる。
【００２６】
高ｋ誘電体１４の物理的な厚さはさまざまであることができるが、一般に約０．５から約１０ｎｍであり、より一般的には約０．５から約３ｎｍである。
【００２７】
図２に示したスタック構造を形成した後、高ｋ誘電体１４の上にＭＯｘＮｙ金属化合物層１６を形成して、例えば図３に示す構造を得る。本発明によれば、Ｍは、元素周期表（ＣＡＳ版）のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された少なくとも１種の金属を含む。Ｍは一般に、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、ＷおよびＲｅのうちの１つであり、Ｔｉが最も一般的である。上式において、ｘは約５から約４０原子％であり、約５から約３５原子％であることが好ましく、２５原子％であることが最も好ましい。変量ｙは約５から約４０原子％であり、約１５から約４０原子％であることが好ましく、３５原子％であることが最も好ましい。したがって最も好ましい金属化合物はＴｉ０．４Ｏ０．２５Ｎ０．３５である。
【００２８】
ＭＯｘＮｙ金属化合物層１６は、最初に、金属（Ｍ）ターゲットと、Ａｒ、Ｎ２および酸素を含む雰囲気とを準備することによって形成する。この雰囲気中には酸素が、結果として生じる膜に約５から約４０原子％の酸素を導入することができる濃度で存在する。次に、前記雰囲気中の前記金属ターゲットからＭＯｘＮｙ膜をスパッタリングする。このスパッタリング・プロセスは従来の任意のスパッタリング装置の反応室内で実施される。本発明において使用される金属ターゲットは、前述の金属のうちの１種の金属の任意の固体源を含む。
【００２９】
酸素は、以下の２つの方法の１つを利用してスパッタリング雰囲気中に導入することができる：（Ｉ）基板とターゲットが反応室内の互いの近くに配置される場合には、酸素リーク弁を使用して酸素を雰囲気中に導入することができる。（ＩＩ）基板とターゲットがある距離（３インチ（７．６２ｃｍ）超）によって分離される場合には、プレスパッタリングのバックグラウンド圧力によって酸素を導入することができる。バックグラウンド圧力は約１×１０−４トル以下とすることができる。この場合、金属はこのスパッタリング・プロセス中に酸素を捕獲する。
【００３０】
本発明において使用されるＡｒおよびＮ２の流量は、Ａｒに関しては約１から約１００ｓｃｃｍ、Ｎ２源に関しては約１から約１００ｓｃｃｍである。より一般的には、Ａｒの流量が約２０ｓｃｃｍ、Ｎ２の流量が約１．４ｓｃｃｍである。温度、ガス圧、時間などの他のスパッタリング条件は従来どおりであり、これらは当業者によく知られている。
【００３１】
形成されるＭＯｘＮｙ膜１６の厚さは、使用するスパッタリング条件および製造するデバイスのタイプによって異なる。一般に、スパッタリング後のＭＯｘＮｙ膜１６の厚さは約１から約２００ｎｍであり、よりいっそう一般的には約３０ｎｍ以下である。
【００３２】
次いで、図３に示した構造を、置換ゲート・プロセスを含む従来の任意のＣＭＯＳ処理フローを利用して、ＣＭＯＳデバイス、例えばＦＥＴとして形成することができる。いくつかの実施形態では、ＭＯｘＮｙ層１６の上に非水素含有キャップ１８を形成することによって、図３に示したスタック構造を処理することができる。この特定の実施形態を図４〜７に示す。
【００３３】
図４に示す実施形態では、ＭＯｘＮｙ層１６の上に、アモルファス・シリコン、ドープされたアモルファス・シリコンなどの非水素含有キャップ１８を形成する。「非水素含有」は、キャップ材料が水素を含まないことを意味する。キャップ１８の存在は、以降の処理中に酸窒化金属層１６が仕事関数の変化を経験することを防ぐことに留意されたい。キャップ１８が存在しないときには仕事関数がミッドギャップに変化する傾向がある。キャップ１８は、当技術分野でよく知られている従来の非水素含有付着プロセスを利用して形成する。キャップ１８は一般に、ｉｎ  ｓｉｔｕ付着プロセスを利用して、または付着、イオン注入およびアニールによってドープされる。ＭＯｘＮｙはｐ型金属であるのでドーパントはｐ型ドーパントである。本発明のこの時点で形成するキャップ１８の厚さ（すなわち高さ）は、使用するプロセスによって変化させることができる。キャップ１８の垂直厚さは一般に約２０から約１８０ｎｍ、より一般的には約４０から約１５０ｎｍである。
【００３４】
示されたこの処理実施形態では次いで、キャップ１８およびＭｉＯｘＮｙ層１６、さらに任意選択で高ｋ誘電体１４およびインタフェース層１２を、リソグラフィおよびエッチングによってパターン形成して、パターン形成されたゲート領域またはスタック２０を形成する。パターン形成された単一のゲート領域（またはスタック）２０が示されているが、本発明は、パターン形成された複数のゲート領域（またはスタック）２０を形成することを企図する。パターン形成された複数のゲート領域（またはスタック）を形成するときには、これらのゲート領域（またはスタック）が同じ寸法、すなわち同じ長さを有することができ、またはデバイス性能を向上させるためにさまざまな寸法を有することができる。本発明のこの時点におけるパターン形成されたそれぞれのゲート・スタック（または領域）２０は、パターン形成されたＭＯｘＮｙ層１６を少なくとも含む。図５に、パターン形成されたゲート領域（またはスタック）２０を形成した後の構造を示す。示されたこの実施形態では、本発明のこのステップの間に、キャップ１８、ＭＯｘＮｙ層１６、高ｋ誘電体１４およびインタフェース層１２をエッチング、すなわちパターン形成する。
【００３５】
このリソグラフィ・ステップは、図４に示したブランケット積層構造の上面にフォトレジストを塗布し、このフォトレジストを所望の放射パターンで露光し、露光したフォトレジストを従来のレジスト現像液を利用して現像することを含む。次いでこのフォトレジスト・パターンを、１つまたは複数のドライ・エッチング・ステップを利用して構造に転写する。いくつかの実施形態では、ブランケット積層構造の１つの層にパターンを転写した後、パターン形成されたフォトレジストを除去する。他の実施形態では、エッチングが完了した後、パターン形成されたフォトレジストを除去する。
【００３６】
パターン形成されたゲート領域（またはスタック）２０を形成するために本発明において使用することができる適当なドライ・エッチング・プロセスには、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションが含まれる。ただしこれらに限定されるわけではない。必ずというわけではないが、使用するドライ・エッチング・プロセスは一般に、下にある高ｋ誘電体１４を選択的に残し、したがって、このエッチング・ステップは一般に、高ｋ誘電体１４とインタフェース層１２とを含むスタックを除去しない。しかし、いくつかの実施形態では図５に示すように、このエッチング・ステップを使用して、以前にエッチングしたゲート領域（またはスタック）の材料層によって保護されていない部分の高ｋ誘電体１４およびインタフェース層１２を除去する。
【００３７】
次に、必ずというわけではないが一般的には、パターン形成されたそれぞれのゲート領域（またはスタック）２０の露出した側壁に少なくとも１つのスペーサ２２を形成する。例えば図６を参照されたい。この少なくとも１つのスペーサ２２は、酸化物、窒化物、酸窒化物、これらの任意の組合せなどの絶縁体からなる。この少なくとも１つのスペーサ２２は付着およびエッチングによって形成する。この少なくとも１つのスペーサ２２を形成する際には非水素含有プロセスを使用しなければならない。
【００３８】
（続いて形成する）ソースおよびドレイン・シリサイド・コンタクトがゲート領域（またはスタック）２０の縁の下側に侵入しないように、この少なくとも１つのスペーサ２２の幅は十分に広くなければならない。一般に、最下部で測定したこの少なくとも１つのスペーサ２２の幅が約２０から約８０ｎｍであるとき、ソース／ドレイン・シリサイドはゲート領域（またはスタック）２０の縁の下側に侵入しない。
【００３９】
任意選択で、スペーサ形成の前に、ゲート領域（またはスタック）２０を熱酸化、窒化または酸窒化プロセスにかけることによって、ゲート領域（またはスタック）２０を不活性化することができる。このパッシベーションは、非水素含有プロセスを利用して実行することが好ましい。このパッシベーション・ステップは、ゲート領域（またはスタック）２０の周囲に薄いパッシベーション材料層（図示せず）を形成する。このステップは、上記のスペーサ形成ステップの代わりに、または上記のスペーサ形成ステップとともに使用することができる。スペーサ形成ステップとともに使用するとき、スペーサの形成は、ゲート領域（またはスタック）２０のパッシベーション・プロセスの後に実施する。
【００４０】
次いで、基板内に、（スペーサを持ちまたはスペーサを持たない）ソース／ドレイン拡散領域２４を形成する。ソース／ドレイン拡散領域２４は、イオン注入およびアニール・ステップを利用して形成する。アニール・ステップは、その前の注入ステップによって注入されたドーパントを活性化する役目を果たす。イオン注入およびアニールの条件は当業者によく知られている。イオン注入およびアニール後に形成される構造を図７に示す。
【００４１】
ソース／ドレイン拡散領域２４はさらに、ソース／ドレイン注入の前に従来の延長注入を使用して形成された延長注入領域（区別して標識されてはいない）を含むことができる。この延長注入の後に活性化アニールを実施することができ、あるいは、延長注入の間に注入されたドーパントとソース／ドレイン注入の間に注入されたドーパントを、同じ活性化アニール・サイクルを使用して活性化することもできる。本明細書ではハロー注入（図示せず）も企図される。ソース／ドレイン延長部分は一般に深いソース／ドレイン領域よりも浅く、パターン形成されたゲート領域（またはスタック）２０の縁と整列した縁を含む。
【００４２】
次に、以前に除去しなかった場合、高ｋ誘電体１４の露出部分およびその下のインタフェース層１２を、これらの絶縁材料を選択的に除去する化学エッチング・プロセスを利用して除去する。このエッチング・ステップは半導体基板１０の上面で止まる。高ｋ誘電体１４の露出部分およびその下のインタフェース層１２を除去する際には、任意の化学エッチング液を使用することができるが、一実施形態では希フッ化水素酸（ＤＨＦ）を使用する。
【００４３】
図７はさらに、ソース／ドレイン拡散領域２４およびキャップ１８の上にシリサイド領域２６が存在することを示している。シリサイド領域２６は、従来の任意のシリサイド化プロセスを利用して形成する。シリサイド化の前には一般に、ソース／ドレイン領域２４と非水素含有キャップ１８の両方の表面に、エピタキシャルＳｉなどのＳｉ含有材料が形成される。基板がＳｉ含有基板である実施形態では、キャップ１８の上にだけＳｉ含有材料を形成することができる。
【００４４】
このシリサイド化プロセスは、シリサイド化する領域の上に、Ｃｏ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔなどの導電性高融点金属、またはこれらの金属とＣ、Ｇｅ、Ｓｉなどの他の合金化添加剤との合金を形成することを含む。ＣＶＤ、ＰＥＣＶＤ、スパッタリング、蒸着、めっきなどの従来の付着プロセスを使用することができる。任意選択で、この金属層の上に、この金属が酸化することを防ぐ障壁層を形成することができる。任意選択の障壁層の例には例えば、ＳｉＮ、ＴｉＮ、ＴａＮ、ＴｉＯＮおよびこれらの組合せが含まれる。金属を付着させた後、少なくともこの構造を、付着金属とＳｉとの間の反応および続いて起こる金属シリサイドの形成を引き起こす第１のアニールにかける。このアニールは一般に約２５０℃から約８００℃、より一般的には約４００℃から約５５０℃の温度で実行される。
【００４５】
いくつかの実施形態では、第１のアニールが、選択エッチング・プロセスに対して非常に抵抗性の、金属に富むシリサイド相を形成する。金属に富む相が生み出されるときには、低抵抗率シリサイドを形成するためにより高温の第２のアニールが必要となる。他の実施形態では、低抵抗率シリサイドを形成するのに第１のアニールだけで足りる。
【００４６】
第１のアニールに続いて、ウェット・エッチング、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチングなどの従来のエッチング・プロセスを使用して、付着金属の反応していない残りの部分を除去する。
【００４７】
このエッチング・プロセスの後に、必要に応じて第２のアニールを実行する。第２のアニールは一般に、第１のアニールよりも高温で実行される。この任意選択の第２のアニールの一般的な温度範囲は約５５０℃から約９００℃である。
【００４８】
当業者によく知られている処理ステップを利用して、金属相互接続を用いたＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ）相互接続レベルの形成など、追加のＣＭＯＳ処理を実施することができる。
【００４９】
以下の実施例では、本発明のプロセスの一例、およびこのプロセスを使用してＴｉＯｘＮｙを含むゲート・スタックを形成することによって得られるいくつかの利点を示す。
【実施例１】
【００５０】
この実施例では、ｐ型Ｓｉウェーハおよびｎ型Ｓｉウェーハの表面に、ＴｉＯｘＮｙ／ＨｆＯ２／ＳｉＯ２スタックを形成した。ＳｉＯ２インタフェース層はＳｉウェーハの酸化によって形成した。ＳｉＯ２インタフェース層の厚さは約１ｎｍである。次いでこのＳｉＯ２インタフェース層上に、厚さ約３ｎｍのＨｆＯ２誘電体をＭＯＣＶＤによって形成した。次いで、Ａｒ／Ｎ２雰囲気中でのＴｉターゲットからのスパッタリングによってＴｉＯｘＮｙ層を形成した。このスパッタリングは、ロング・スロー・システム（基板とターゲットの間の分離距離が６インチ（１５．２４ｃｍ））内で実行し、これにより、約１×１０−７トルのプレスパッタリングのバックグラウンド圧力によってＴｉ金属中に２５原子パーセントの酸素が取り込まれた。ＴｉＯｘＮｙ層の厚さは約３０ｎｍであった。
【００５１】
スタックを形成した後、このスタックを、Ｎ２中での１０００℃の高速熱アニールにかけ、これとは別に４５０℃のフォーミング・ガス・アニールを実行した。図８に、ｎ型基板上およびｐ型基板上におけるこのスタックのＣＶ特性を示す。ＣＶは１０ｋＨｚで測定し、前後にトレースした。このトレースは、低電荷捕獲を示すヒステリシスを示さない。このＣＶ特性は、１×１０１１電荷／ｃｍ２未満の低界面状態を示し、理想的に見える。（両方の基板上の）これらのデバイスの仕事関数は、ｐＭＯＳデバイスでは一般的である約５ｅＶ以上であったことに留意されたい。ＥＯＴ（クラシカル）が約１４Åでしかなかったことにも留意されたい。したがって、このスタックを使用して製造したｐＦＥＴは、反転層厚約１４Åで動作するはずであり、このゲート・スタック中に実現される高ｋ誘電体のため、ゲート漏れはかなり（約４〜５桁）低減する。現行のＳｉＯ２技術の反転層の厚さは約１９Åであり、ゲート漏れははるかに大きい。
【００５２】
本発明を、本発明の好ましい実施形態に関して具体的に示し説明したが、本発明の趣旨および範囲から逸脱することなく、形態および詳細の上記の変更および他の変更を実施することができることを当業者は理解されたい。したがって本発明は、説明し図示した形態および詳細には限定されず、添付の請求項の範囲に含まれるものである。
【図面の簡単な説明】
【００５３】
【図１】高ｋ誘電体とインタフェース層とを含むスタック上にＭＯｘＮｙ金属化合物をｐ型金属ゲートとして含む膜スタック構造を形成する際に使用するさまざまな処理ステップの１つを示す図（断面図）である。
【図２】高ｋ誘電体とインタフェース層とを含むスタック上にＭＯｘＮｙ金属化合物をｐ型金属ゲートとして含む膜スタック構造を形成する際に使用するさまざまな処理ステップの１つを示す図（断面図）である。
【図３】高ｋ誘電体とインタフェース層とを含むスタック上にＭＯｘＮｙ金属化合物をｐ型金属ゲートとして含む膜スタック構造を形成する際に使用するさまざまな処理ステップの１つを示す図（断面図）である。
【図４】非水素含有キャップ／ゲート金属自己整合ＦＥＴ構造を形成する本発明の基本処理ステップの１つを示す図（断面図）である。
【図５】非水素含有キャップ／ゲート金属自己整合ＦＥＴ構造を形成する本発明の基本処理ステップの１つを示す図（断面図）である。
【図６】非水素含有キャップ／ゲート金属自己整合ＦＥＴ構造を形成する本発明の基本処理ステップの１つを示す図（断面図）である。
【図７】非水素含有キャップ／ゲート金属自己整合ＦＥＴ構造を形成する本発明の基本処理ステップの１つを示す図（断面図）である。
【図８】Ｎ２中での１０００℃のアニールおよび続くフォーミング・ガス環境中でのアニールの後のＴｉＯｘＮｙ／ＨｆＯ２／ＳｉＯ２ゲート・スタックの静電容量対電圧（ＣＶ）特性を示すグラフである。
【符号の説明】
【００５４】
１０  半導体基板
１２  インタフェース層
１４  高ｋ誘電体
１６  ＭＯｘＮｙ金属化合物層
１８  非水素含有キャップ
２０  パターン形成されたゲート領域またはスタック
２２  スペーサ
２４  ソース／ドレイン拡散領域
２６  シリサイド領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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