(57)【特許請求の範囲】
【請求項１】
結晶質基板からフィンを形成するステップであって、該フィンを形成するステップが、
前記結晶質基板上に材料を堆積するステップと、
前記材料を堆積した後、最小フィーチャ長を有するマスクパターンを形成し、かつ、該マスクパターンを用いて前記材料をエッチングすることで、前記材料中に少なくとも２つの孔を画定するステップであって、前記材料が、前記少なくとも２つの孔の各々を包囲し且つ画定する側壁を提供し、また、前記少なくとも２つの孔の各々が最小フィーチャ長１つ分の幅を有し、かつ、前記少なくとも２つの孔が最小フィーチャ長１つ分だけ互いに隔てられている、ステップと、
前記少なくとも２つの孔を画定した後、前記孔を包囲し且つ画定する前記側壁の各々に側壁スペーサーを形成するステップと、
前記側壁スペーサーを形成した後、前記側壁スペーサーからフィンパターンを形成するステップであって、該ステップは側壁スペーサーのアレイを形成するステップを含み、前記アレイの第一の行とこれに隣接する前記アレイの第二の行との中心間距離が、前記最小フィーチャ長から前記フィンの厚さを減じた距離であり、また、前記第二の行とこれに隣接する前記アレイの第三の行との中心間距離が、前記最小フィーチャ長に前記フィンの前記厚さを加えた距離である、ステップと、
前記フィンパターンを形成した後、前記フィンパターンをマスクとして用いて、前記結晶質基板から前記フィンをエッチングするステップであって、前記フィンの第一の方向についての断面厚さが前記最小フィーチャ長に対応し、かつ、前記フィンの前記第一の方向に直交する第二の方向についての断面厚さが前記最小フィーチャ長よりも薄く、前記第一の方向が前記基板の表面に平行であり、前記第二の方向が前記基板の前記表面に平行である、ステップと、
を含む、フィンを形成するステップと、
第一のソース／ドレイン領域を、前記結晶質基板内の前記フィンの下方に形成するステップと、
サラウンディングゲート絶縁体を、前記フィンの周りに形成するステップと、
前記フィンの周りに、前記サラウンディングゲート絶縁体によって前記フィンから隔てられたサラウンディングゲートを形成するステップと、
第二のソース／ドレイン領域を、前記フィンの最上部分中に形成するステップと、
を含む、トランジスタを形成する方法。
【請求項２】
珪素ウェハ上に、窒化物層を形成するステップと、
前記窒化物層の上に、非晶質珪素層を形成するステップと、
パターン化およびエッチングを行なって、前記非晶質珪素層中に少なくとも１つの孔を形成するステップと、
前記非晶質珪素層を酸化して、前記非晶質珪素層中の前記孔の側壁に酸化物側壁スペーサーを得るステップと、
前記非晶質珪素層の酸化の後に、前記孔を非晶質珪素で埋め戻すステップと、
前記孔を非晶質珪素で埋め戻した後に、平坦化を施して、前記酸化物側壁スペーサーの上面を露出させるステップと、
前記平坦化の後に、前記酸化物側壁スペーサーをパターン化およびエッチングして、酸化物のフィンパターンを得るステップと、
前記酸化物側壁スペーサーのパターン化およびエッチングの後に、前記非晶質珪素を除去するステップと、
前記非晶質珪素の除去の後に、前記窒化物層をエッチングして、窒化物のフィンパターンを、前記酸化物のフィンパターンの下方に残すステップと、
前記珪素ウェハを、前記窒化物のフィンパターンをマスクとして使ってエッチングし、複数の珪素フィンを得るステップであって、前記珪素フィンの第一の方向についての断面厚さが最小フィーチャ長に対応し、かつ、前記珪素フィンの第一の方向に直交する第二の方向についての断面厚さが前記最小フィーチャ長よりも薄く、前記第一の方向および前記第二の方向が前記珪素ウェハの表面に平行である、ステップと、
ドーパントを注入して拡散させることで、前記珪素ウェハ中の前記エッチングによって得られた前記複数の珪素フィンの下方に、導電線を形成するステップであって、前記ドーパントによって前記複数の珪素フィンのための第一のソース／ドレイン領域を与える、ステップと、
サラウンディングゲート絶縁体を、前記複数の珪素フィンの周りに形成するステップと、
前記複数の珪素フィンの周りに、前記サラウンディングゲート絶縁体によって前記複数の珪素フィンから隔てられたサラウンディングゲートを形成するステップと、
アレイのうちの隣接するトランジスタ同士のための、複数の前記サラウンディングゲートに隣接し且つ接触する複数のゲート線を形成するステップと、
前記複数の珪素フィンのための第二のソース／ドレイン領域を形成するステップと、
を含む、トランジスタのアレイを形成する方法。
【請求項３】
前記第一のソース／ドレイン領域を前記珪素ウェハ中の前記珪素フィンの下方に形成するステップが、前記珪素ウェハにおける前記珪素フィンに隣接する溝の中にドーパントを注入するステップと、前記ドーパントを前記珪素フィンの下部に拡散させるステップとを含む、請求項２に記載の方法。
【請求項４】
前記ドーパントを拡散させるステップが、前記ドーパントを前記珪素フィンの底部分中へと拡散させるステップを含む、請求項３記載の方法。
【請求項５】
前記サラウンディングゲートの高さが前記珪素フィンの高さよりも低くなるように、前記サラウンディングゲートを埋め込むステップ、をさらに含む、請求項２から４のいずれか一項に記載の方法。
【請求項６】
前記サラウンディングゲートに隣接し且つ接触するゲートコンタクトを形成するステップをさらに含む、請求項２から５のいずれか一項に記載の方法。
【請求項７】
前記サラウンディングゲートに隣接し且つ接触する少なくとも１つのゲート線を形成するステップをさらに含み、該ステップが、前記サラウンディングゲートの第一の側に隣接し且つ接触する第一のゲート線と、前記サラウンディングゲートの第二の側に隣接し且つ接触する第二のゲート線と、を形成するステップを含み、前記第一の側と前記第二の側が、前記珪素フィンの相対する側にそれぞれ位置している、請求項２から６のいずれか一項に記載の方法。
【請求項８】
前記サラウンディングゲートに隣接し且つ接触する少なくとも１つのゲート線を形成するステップをさらに含み、前記珪素フィンの占有領域が、短辺と長辺を有する矩形であり、また、
前記サラウンディングゲートに隣接し且つ接触する前記少なくとも１つのゲート線を形成するステップが、前記長辺上で前記サラウンディングゲートに接触するようにゲート線を形成するステップを含む、請求項２から６のいずれか一項に記載の方法。
【請求項９】
前記サラウンディングゲートに隣接し且つ接触する少なくとも１つのゲート線を形成するステップをさらに含み、前記珪素フィンの占有領域が、短辺と長辺を有する矩形であり、また、
前記サラウンディングゲートに隣接し且つ接触する前記少なくとも１つのゲート線を形成するステップが、前記短辺上で前記サラウンディングゲートに接触するようにゲート線を形成するステップを含む、請求項２から６のいずれか一項に記載の方法。
【請求項１０】
前記サラウンディングゲート絶縁体を形成するステップが、エッチングによって前記珪素ウェハから得られた前記珪素フィンを、熱酸化するステップを含む、請求項２から９のいずれか一項に記載の方法。
【請求項１１】
前記サラウンディングゲート絶縁体が酸化珪素を含む、請求項２から１０のいずれか一項に記載の方法。
【請求項１２】
前記サラウンディングゲートがポリシリコンを含む、請求項２から１０のいずれか一項に記載の方法。
【請求項１３】
前記サラウンディングゲートが金属を含む、請求項２から１０のいずれか一項に記載の方法。
【請求項１４】
前記サラウンディングゲート絶縁体が、熱成長した酸化珪素である、請求項２から１０のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願へのクロスリファレンス〕
"Nanowire Transistor With Surrounding Gate" U.S.Application Serial No. 11/397,527（2006年04月04日出願）、 "Grown Nanofin Transistors" U.S.Application Serial No. 11/397,430（2006年04月04日出願）、 "DRAM With Nanofin Transistors" U.S. Application Serial No. 11/397,413（2006年04月04日出願）、 "Tunneling Transistor With Sublithographic Channel" U.S.Application Serial No. 11/397,406（2006年04月04日出願）の優先日の利益を、ここに請求する。これらの出願はこの参照により本開示に含まれる。
【０００２】
〔技術分野〕
本開示は、半導体装置に全般的に関し、特にナノFinトランジスタに関する。
【背景技術】
【０００３】
半導体産業市場は、トランジスタなどの装置の大きさを縮め、基板上の素子密度を高める要請に駆られている。製品の目標としては、消費電力の低減、性能の向上、小型化などがある。図１は、装置の種々のパラメータを、係数 k で拡縮するおおまかな傾向と相関を示したものである。チャネル長が0.1ミクロン（100nmもしくは1000Å）未満であるような、ミクロン未満のより小さな領域へと、MOSFET技術を拡縮してゆこうとする飽くなき挑戦により、旧来のトランジスタ構造体では深刻な問題が発生してしまった。一例として、接合深さはチャネル長未満である必要がある。すると、図１に示したトランジスタ 100 では、チャネル長 102 の適切な長さが1000Åであることを考慮すると、接合深さ 101 は数百オングストロームの桁になるべきである。そうした浅い接合は、旧来の注入・拡散法ではつくることが難しい。また、チャネルへと超高濃度のドーピングを行うと、短チャネル効果をどうしても抑制してしまうことになる。こうした短チャネル効果には、ドレイン誘起障壁低下、閾値電圧のroll off（ロールオフ）、および閾値下伝達などがある。閾値下伝達については、キャパシタセルの電荷保持時間を減少させてしまうなど、DRAM技術において特に問題となっている。このような超高濃度ドープを行うと、漏洩が増してキャリア移動度が減少する。ゆえに、短かめのチャネルから得ようとしていた性能向上が、高濃度ドープに因るキャリア移動度の低さと漏洩の大きさに打ち消されてしまうのである。
【０００４】
低電圧・低出力電源で動作するCMOS回路およびシステム、特にDRAM回路では、漏洩電流が深刻な問題である。閾値電圧が低いので、充分な増速駆動（overdrive）と妥当なスイッチング速度は実現できる。しかし図２に示したように、閾値が小さいと、閾値下漏洩電流がかなり大きくなってしまう。
【０００５】
こうした問題を狙って提案されたいくつかの設計では、超薄型ボディ（ultra-thin bodies）を持つトランジスタか、もしくは、トランジスタの他の寸法が縮小したのと同様にして表面空間電荷領域の寸法もとったようなトランジスタか、を用いている。また、デュアルゲート式もしくはダブルゲート式のトランジスタ構造体も、トランジスタの縮小のために提案されたものである。当該産業では通常、「デュアル（dual）ゲート」とは、別々の独立した電圧で駆動可能な前面ゲートと背面ゲートを具えたトランジスタのことを指す。そして「ダブル（double）ゲート」とは、両方のゲートが同じ電位で駆動されるような構造体のことを指す。ダブルゲート装置構造体の例としてはFinFETがある。「Triゲート」構造体およびサラウンディング（surrounding）ゲート構造体も提案されている。「Triゲート」構造体では、ゲートが、チャネルの三方の側に存在する。サラウンディングゲート構造体では、ゲートが、トランジスタチャネルをとりかこんでいる（囲繞している）。サラウンディングゲート構造体では、トランジスタチャネル全体に亙って望ましい制御ができるが、そうした構造体を実際につくるのはこれまでは難しかった。
【０００６】
図３には、ドレインと、ソースと、ゲート絶縁体で半導体ボディから隔てられた前面ゲートおよび背面ゲートとを具えた、デュアルゲート式MOSFETを示してある。さらに図３には、ドレインから発生する電界も示してある。デュアルゲート式MOSFETおよび／もしくはダブルゲート式MOSFETの持つ特性群は、旧来のバルク珪素MOSFETよりは優れたものである。これは、単一ゲートに較べれば、二つのゲートが、ドレイン電極によって生成された電界を、チャネルのソース側の端部から能く遮蔽するからである。サラウンディングゲートは、ドレイン電極によって生成された電界を、ソースからもっと能く遮蔽できる。つまり、デュアルゲート式MOSFETおよび／もしくはダブルゲート式MOSFETはオフにした際のゲート電圧が低いため、閾値下漏洩電流も減少することになるので、閾値下漏洩電流についての特性が向上するのである。図４には、デュアルゲート式MOSFET、ダブルゲート式MOSFET、もしくはサラウンディングゲート式MOSFETの向上した閾値下特性を、旧来のバルク珪素MOSFETの閾値下特性と比較するかたちでおおまかに示してある。
【０００７】
図５Ａから図５Ｃに旧来のFinFET（フィン型電界トランジスタ）を示した。図５ＡにはFinFETの上面図を、図５Ｂには線5B-5B に沿ったFinFETの端面図を、それぞれ示した。示したFinFET 503 には、第一のソース／ドレイン領域504 と、第二のソース／ドレイン領域 505 と、第一のソース／ドレイン領域 504 及び第二のソース／ドレイン領域 505 の間に延びる珪素Fin（フィン）506 と、が含まれている。この珪素Finはトランジスタボディとして機能し、第一のソース／ドレイン領域と第二のソース／ドレイン領域との間のチャネルは水平方向に走っている。ゲート絶縁体 507 （酸化珪素など）をこのFinの上に形成したその後に、Finの上にゲート 508 をつくる。示した旧来のFinFETが持つFinは、埋め込み式酸化物 509 の上に形成されることになる。図５Ｃには、FinFETのFinを構築するための旧来のエッチングを示してある。図５Ｃでは、光刻法（フォトリソグラフィ）もしくは電子線光刻法（電子ビームリソグラフィ）と、エッチングとを使って、Fin巾を定めている。つまり、当初のFin巾は最小フィーチャ寸法（1F）になっている。その後にFin巾を酸化法もしくはエッチングを用いて縮める（矢印 510 参照）。
【発明の開示】
【０００８】
本主題の態様群では、側壁スペーサー法を使って、超薄型ナノFinをウェハ内にエッチングし、そうやってエッチングしてつくったナノFinを使って、サラウンディングゲートを具えたナノFinトランジスタを構築する。種々の実施形態群では、珪素ナノFinを珪素基板にエッチングしてつくる。珪素ナノFinをCMOSトランジスタのボディ領域として使用することで、トランジスタボディの厚さと、チャネル長のいずれもが、リソグラフィ基準寸法（lithographic dimensions）よりも小さくなるようにできる。いくつかの実施形態群では例えば、厚さが約20nmから50nmであるような超薄型ナノFinが得られる。
【０００９】
本主題の或る態様は、トランジスタの形成方法に関する。或る実施形態では、Finを結晶質基板からつくる。第一のソース／ドレイン領域を、その基板内のFinの下方につくる。サラウンディングゲート絶縁体を、Finの周りにつくる。サラウンディングゲートを、Finの周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。第二のソース／ドレイン領域を、Finの頂部（最上部分）中につくる。種々の実施形態群では、基板を蔽う層に孔をエッチングして穿ち、孔内に側壁スペーサーをつくり、その側壁スペーサーからFinパターンをつくり、そしてそのFinパターンに対応したマスクを使って結晶質基板をエッチングすることで、Finを基板からつくる。
【００１０】
或る態様はトランジスタに関する。トランジスタの実施形態には、エッチングでつくられた溝を具えることで結晶質半導体Finを形成しているような結晶質基板と、結晶質基板
内のそのFinの底部に形成された第一のソース／ドレイン領域と、Finの頂部に形成された第二のソース／ドレイン領域と、を含んでおり、ここで第二のソース／ドレイン領域によって、Fin内に第一のソース／ドレイン領域と第二のソース／ドレイン領域の間を垂直方向に走るチャネル領域が定められている。このトランジスタにはまた、Finの周りに形成されたゲート絶縁体と、Finの周りにそのゲート絶縁体を間に挟んで形成されたサラウンディングゲートと、も含まれる。Finの断面寸法は、最小フィーチャ寸法（minimum feature size）未満となる。
【００１１】
これらその他の態様、実施形態、効果、および特徴は、本主題についての以降の記載および参照図面から明らかとなってくるであろう。
【発明を実施するための最良の形態】
【００１２】
以降の詳細な記載では、本主題を実施可能な特定の態様群および実施形態群を一例として示してある付随図面を参照している。これらの実施形態群は、当業者が本主題を実施できる程度に充分に詳細に記載してある。本主題の種々の実施形態同士が排他的である必然性はなく、或る実施形態の態様を別の実施形態の態様と組み合わせてもかまわない。他の実施形態を利用してもよく、また、構造的・論理的・電気的な変更を本主題の範囲から逸脱することなく加えることも可能である。以降の記載では、「ウェハ」（"wafer"）という語と「基板」（"substrate"）という語は同義であって、集積回路を作成可能な任意の構造体を一般に指し、集積回路製造中の種々の段階でのそうした構造体のことも指す。どちらの語にも、ドープ半導体および非ドープ半導体、支持半導体上もしくは絶縁材料上の半導体のエピタキシャル層、が含まれ、ひいては当該技術分野にて公知である他の構造体も包摂されている。「水平方向の」（"horizontal"）という語は本出願では、ウェハまたは基板の在来型の平面もしくは表面に対して平行な平面のことであると定義され、そのウェハもしくは基板の向きには依らない。「垂直方向の」（"vertical"）という語は、上記で定めた「水平方向」に直交する方向のことを指す。"on"（「上の」、「に付いた」）、"side"（「横の」）、"higher"（「高い」）、"lower"（「低い」）、"over"（「上の」、「被った」）、および"under"（「下の」、「下方の」）といった前置詞は、ウェハまたは基板の上面に位置する在来型の平面もしくは表面に対して定義されるものであって、そのウェハもしくは基板の向きには依らない。ゆえに以降の詳細な記載は、限定的な意味にとるべきものではない。そして本発明の範囲は、付随する請求項とその請求項が体現する均等な特徴の全範囲によってのみ定められる。
【００１３】
本明細書にて開示するのは、ナノFinトランジスタ、ならびに、基板もしくはウェハをエッチングしてナノFinを得てそのナノFinを使い単結晶ナノFinトランジスタを作成するような構築法、である。以下、珪素ナノFinの実施形態を参照して議論する。当業者には、本開示を読んで理解した上で、他の半導体を用いてナノFinを作成する手法がわかるであろう。本主題の態様群では、垂直チャネルを具えたナノFinトランジスタを提供し、こうしたトランジスタは、Finの底部に在る第一のソース／ドレイン領域と、Finの頂部に在る第二のソース／ドレイン領域とを有する。図６Ａから図６Ｌには、本主題の種々の実施形態群にかかる、ナノFinトランジスタを形成する工程を描いてある。
【００１４】
窒化珪素を珪素ウェハ上に堆積してから、この窒化珪素を非晶質珪素（a-silicon）の層で蔽う。図６Ａには、孔612 を非晶質珪素 613 内に劃定して、側壁スペーサー 614 を形成した後の、構造体 611 の側面図を示してある。孔 612 は窒化珪素層 615 内に展延していて、窒化珪素層 615 は基板 616 （珪素ウェハなど）の上に位置している。種々の実施形態群では、非晶質珪素を酸化することで側壁スペーサーをつくる。図６Ｂには、非晶質珪素の厚い層 616 で覆った後の、構造体 611 の側面図を示してある。図６Ｃには、矢印に示したところで平坦化した後の構造体 611 を示してある。こうした平坦化は、非晶質珪素の上部に載った酸化物を除去できる高さにまで、少なくとも行う。構造体の平坦化にあたっては、例えば化学的・機械的研磨（CMP）工程を使用できる。こうして、表面に露出した酸化物 614 でできた細長い矩形のパターンか残る。このパターンのことを「競技トラック」（"racetrack"）パターンとも呼ぶ。このパターンの線巾は、マスキング工程及びリソグラフィ工程に依ってではなく、酸化物の厚さに依って決まってくる。種々の実施形態群では例えば、酸化物の厚さは、約20nmから50nmである。
【００１５】
図６Ｄには、競技トラックパターンに被せたマスクを描いてあり、このマスクは酸化物の部分を選択的に蔽い、酸化物のその他の部分が露出するようにする。酸化物のこの露出した部分には斜線をかけてあり、ここが除去されることになる。エッチング工程（水酸化カリウム KOH エッチングなど）を施して、非晶質珪素を除去する。酸化物、すなわち、図６Ｄに示した、マスキング工程とエッチング工程の後に残る酸化物の一部が、エッチング工程中に窒化物615を保護することになる。非晶質珪素を除去した後に窒化物 615 をエッチングして、方向性珪素エッチングを使って、ウェハ 616 を窒化物層下の所定の深さまでエッチングできる。窒化物パターンによって珪素の局部をエッチングから保護することで、珪素でできた珪素Fin 617 を、珪素ウェハの今や低くなった表面から突き出したようなかたちで得ることができる（図６Ｅ参照）。Finの頂部（最上部分）とFinの底部（底部分）に在る溝とにドーパントを注入した後の、構造体の上面図を図６Ｆに、側面図を図６Ｇに、それぞれ示した。図６Ｆに示したように、溝に注入したドーパントによって、導電線 618 （ソース線など）ができている。また、Finの底もしくは底部に注入したドーパントによって、ソース／ドレイン領域ができている。Finは極薄なので、溝へドープをするとFinの下部に完全に拡散させられる。こうした細片は行方向に並べてもよいし列方向に並べてもよい。
【００１６】
図６Ｈには、ゲート絶縁体619 をFin 617 の周りに形成して、ゲート材料 620 をFin 617 の周りにそのゲート絶縁体 619 を間に挟んで形成した後の、構造体611 を描いてある。或る実施形態では例えば、熱酸化工程を用いて珪素Finを酸化する。種々の実施形態群では、ゲート材料 620 として、ポリシリコンもしくは金属を使用できる。
【００１７】
アレイの第一の実施形態に関して、図６Ｉに上面図を、図６Ｊに線 6J-6J に沿った断面図を、それぞれ示した。構造体 611 を絶縁体 621 （酸化物など）で埋め戻してから、溝をFinの脇につくる。ゲート配線材料 622 （ポリシリコンもしくは金属など）を堆積して方向性エッチングし、側壁上にだけに残して、Finのサラウンディングゲート 620 に接触するようにできる。ゲート材料およびゲート配線材料をエッチングして、Finの頂部の下にくるように埋め込むことが可能である。構造体の全体を酸化物で埋め戻してから、平坦化して表面に酸化物だけが残るようにできる。その後に、柱の最上面及び注入されたドレイン領域までコンタクト開口部およびドレインドープ領域をエッチングし、かつ、ドレイン領域までの金属コンタクトを従来の技法によって形成することも可能である。この場合、金属配線を「x方向」に走らせ、埋め込み式ソース配線を図の紙面に垂直な方向に走らせるようにできる。
【００１８】
アレイの第二の実施形態に関して、図６Ｋに上面図を、図６Ｌに線 6L-6L に沿った断面図を、それぞれ示した。構造体 611 は絶縁体 621 （酸化物など）で埋め戻されており、溝がFin 617 の脇の「y方向」に沿ってつくられている。ゲート配線材料 622 （ポリシリコンもしくは金属など）を堆積して方向性エッチングし、側壁上にだけ残して、Fin上のゲートに接触するようにできる。ゲート材料およびゲート配線材料をエッチングして、Finの最上面の下にくるように埋め込むことが可能である。構造体の全体を絶縁体（酸化物など）で埋め戻してから、平坦化して表面に酸化物だけが残るようにできる。その後に、柱の最上面及び注入されたドレイン領域までコンタクト開口部およびドレインドープ領域をエッチングし、かつ、ドレイン領域までの金属コンタクトを従来の技法によって形成することも可能である。この場合、金属配線を図の紙面に垂直な方向に走らせ、埋め込み式ソース配線を「x方向」に走らせるようにできる。
【００１９】
アレイの第一の実施形態でも第二の実施形態でも、サラウンディングゲート絶縁体およびサラウンディングゲートの形成に先立って、埋め込み式ソース／ドレインをパターン化して注入できる。図６Ｌには、仕上がったFin構造体のうちのひとつを提示しており、この構造体は、ドレイン／ソース領域 623 およびドレイン／ソース領域624 と、埋め込みゲート 620 と、ソース／ドレイン領域配線 618 と、を有している。こうしたナノFinFETでは、W/L比を大きくできるため、ナノワイヤFETに比して多量の電流を通すことが可能である。
【００２０】
図７は、種々の実施形態群にかかる、ナノFinトランジスタのアレイのためのナノFinの上面からみたレイアウトである。この図では、側壁スペーサー 714 でできた二つの「競技トラック」を示しており、エッチングで側壁スペーサーの一部を取り除いたさまも描いてある。孔を使って、側壁スペーサー競技トラックが最小フィーチャ寸法（1F）となるようにつくってある。マスク片 725 の巾は最小フィーチャ寸法（1F）であり、またマスク片 725 同士の間隔も最小フィーチャ寸法（1F）になっている。示した設計図では、ナノFinの列の中心間距離がほぼ2Fになっていて、またナノFinの行の中心間距離がほぼ1Fとなっている。また図７に示してあるように、ナノFinは、孔の壁に付いた側壁スペーサーからつくってあるので、第一の行と第二の行との中心間距離が、長さ1FからナノFinの厚みに応じた量だけ若干縮んだ長さ（1F-ΔT）となっている。そして、第二の行と第三の行との中心間距離が、長さ1FにナノFinの厚みに応じた量だけ若干足した長さ（1F+ΔT）となっている。一般に、第一の行と第二の行との中心間距離は、フィーチャ間隔（NF）からナノFinの厚みに応じた量だけ若干縮んだ長さ（NF-ΔT）となり、且つ、第二の行と第三の行との中心間距離が、フィーチャ間隔（NF）にナノFinの厚みに応じた量だけ若干足した長さ（NF+ΔT）となる。
【００２１】
図８は、本主題の種々の実施形態群にかかる、ナノFinトランジスタの製造工程を描いたものである。まず 826 では、Finを結晶質基板からつくる。例えばFinを、ウェハ（珪素ウェハなど）からエッチングして作成できる。 827 では、第一のソース／ドレイン領域を、基板内のFinの底部に作成する。Finは薄いので、Finの占有領域全体の下方へと、ドーパントを拡散させることができる。 828 では、Finの周りにサラウンディングゲート絶縁体を形成する。そして 829 では、サラウンディングゲートをFinの周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。 830 では、得られる構造体を絶縁体で埋め戻す。 831 で述べたように、（ひとつもしくは複数の）溝をエッチングしてつくってから、（ひとつもしくは複数の）ゲート線をサラウンディングゲートに隣接して接続するようにつくる。いくつかの実施形態群では、二つのゲート線を形成するに際し、サラウンディングゲートの相対する側にそれぞれ接触するように行う。ナノFin構造体の長辺にてサラウンディングゲートに接続するようにゲート線の向きを設定することもできるし、あるいは、ナノFin構造体の短辺にてサラウンディングゲートに接続するようにゲート線の向きを設定してもかまわない。つまり、（ひとつもしくは複数の）ゲート線を、列方向に形成してもよいし行方向に形成してもよいということである。 832 では、第二のソース／ドレイン領域を、Finの頂部に形成する。そして 833 では、第二のソース／ドレイン領域のためのコンタクトをつくる。
【００２２】
図９には、本主題の種々の実施形態群にかかる、結晶質基板からFinを形成する工程（図８の 826 など）を示してある。 934 では、結晶質基板を層で蔽う。そして 935 では、エッチングするかもしくは何らかの他の手法により、その層に孔を穿つ。種々の実施形態群では、結晶質基板を蔽うように作成する層が、非晶質珪素の層であって、その結晶質基板と非晶質珪素との間に窒化珪素層が挟まれ、孔がその窒化珪素層にエッチングされ穿たれる。 936 では、孔の縁を劃定する層の壁に凭れさせるようにして、側壁スペーサーをつくる。種々の実施形態群では、非晶質珪素層を酸化することにより、側壁スペーサーをつくる。 937 では、孔を第一の層の材料（非晶質珪素など）で埋め戻してから、構造体を平坦化する。図６Ｂおよび図６Ｃに示した実施形態では、平坦化を施すことで、非晶質珪素の上面に載った酸化物を除去し、酸化物側壁スペーサーでできた「競技トラック」（矩形）のパターンを残すようにする。 938 では、（マスクとエッチング工程を用いるなどして）Finパターンを側壁スペーサーからつくる。いくつかの実施形態群では、得られるFinパターンの第一の方向についての第一の断面厚さが最小フィーチャ寸法に対応する。そして、得られるFinパターンの、第一の方向に直交する第二の方向についての第二の断面厚さが、酸化物側壁の厚さに対応して、且つ最小フィーチャ寸法よりも充分に小さくなっている。 939 では、層（非晶質珪素など）を除去して、側壁スペーサーでできたFinパターンを残す。 940 では、側壁スペーサーでできたFinパターンに対応するマスクを使って、結晶質基板をエッチングする。種々の実施形態群では、窒化珪素層をエッチングしてFinパターンをつくり、その後に結晶質基板をエッチングする際、その窒化珪素層を使ってFinパターンで結晶質基板をマスクする。 941 では、マスク層（窒化珪素など）を取り除いて、エッチングしたFinの頂部を露出させる。
【００２３】
図１０は、本主題の種々の実施形態に係るメモリ装置の種々の実施形態を高度に組織化した、単純化したブロック図である。示したメモリ装置 1042 には、メモリアレイ 1043 、および、そのメモリアレイ上での動作を（ひとつもしくは複数の）通信線もしくはチャネル1045 を介して行うための読み込み／書き込み制御回路1044 、が含まれている。示したメモリ装置 1042 としては、メモリカードまたはメモリモジュールを用いることができ、例えばSIMM（single inline memory module）やDIMM（dual inline memory module）などを用いることができる。当業者には、本開示を読んで理解した上で、メモリアレイ内および／もしくは制御回路内の半導体部品を、上述したようなエッチングしたナノFinトランジスタを使って組み立てられる、ということがわかるであろう。構造体とこれらの装置の製造方法については上記してある。
【００２４】
メモリアレイ 1043 は、多数のメモリセル 1046 を有する。アレイになったメモリセルは、行と列をなすように配置される。種々の実施形態群では、ワード線 1047 を行に並んだメモリセルに接続し、またビット線 1048 を列に並んだメモリセルに接続する。読み込み／書き込み制御回路 1044 には、所望の行を選択する機能を持つワード線選択回路 1049 と、所望の列を選択する機能を持つビット線選択回路 1050 と、メモリアレイ 1043 中の選択したメモリセルについてのメモリ状態を検出する機能を持つ読み出し回路 1051 と、が含まれる。
【００２５】
図１１には、種々の実施形態群にかかる、（一個もしくは複数個の）ナノFinトランジスタを持つ電子システム1152 の概要図を示してある。この電子システム 1152 には、制御手段 1153 、バス 1154 、および電子装置 1155 が含まれており、このバス1154 が制御手段 1153 と電子装置 1155 との通信回線になっている。種々の実施形態群では、制御手段および／もしくは電子装置に、前述したようなナノFinトランジスタが含まれる。示した電子システム 1152 としては、情報処理装置、無線装置、遠隔通信装置、光ファイバー系、電気-光学系、およびコンピュータなどがあるが、これらに限定はされない。
【００２６】
図１２は、制御手段 1257 とメモリ 1258 を有するシステム 1256 の或る実施形態の概要図である。この制御手段および／もしくはメモリが、種々の実施形態群にかかるナノFinトランジスタを有してもよい。示したシステム 1256 にはまた、電子装置 1259 、ならびに、制御手段と電子装置との間および制御手段とメモリとの間の（ひとつもしくは複数の）通信回線となるバス 1260 、も含まれる。このようなバスとしては、それぞれが独立に構成された、アドレス、データバス、および制御バスを使用する、あるいは、アドレス、データ、かつ／または制御を提供する共通通信回線を使用してもよい。そして、その使用は制御手段によって制御される。或る実施形態では、電子装置 1259 が、メモリ 1258 
と同様に構成された付加的なメモリであってもよい。或る実施形態では、バス 1260 に接続した（一個もしくは複数個の）周辺機器 1261 を含んでもよい。そうした周辺機器としては、ディスプレイ、付加的な記憶メモリ、または、制御手段および／もしくはメモリと協働できる他の制御機器、などがある。或る実施形態では、制御手段としてプロセッサを用いる。制御手段 1257 、メモリ 1258 、電子装置 1259 、および周辺機器 1261 のうちのどれでもが、種々の実施形態群にかかるナノFinトランジスタを含んでよい。こうしたシステム 1256 としては、情報処理装置、遠隔通信システム、およびコンピュータがあるが、これらに限定はされない。本開示に記載したナノFinトランジスタに関する用途としては、メモリモジュール、装置ドライバ、電力モジュール、通信モデム、プロセッサモジュール、および特定用途モジュールに使うための電子システムが含まれ、ひいては複数レイヤの、複数チップを含むモジュールを含んでもよい。こうした回路が、時計、テレビジョン、携帯電話、PC、自動車、産業用制御システム、飛行機、などのさまざまな電子システムの副部材であってもよい。
【００２７】
こうしたメモリは、種々の実施形態群にかかる、ナノFinトランジスタを内包するメモリ装置として実現可能である。実施形態群によって、任意の大きさと種類のメモリ回路と同等の効果が得られ、特定の種類のメモリ装置に限定することは企図していない。メモリの種類としては、DRAM、SRAM（Static Random Access Memory）、もしくはフラッシュメモリがある。さらに云えば、DRAMとして、シンクロナスDRAMを使ってもよいと考えられる。そうしたシンクロナスDRAMのことを、SGRAM（Synchronous Graphics Random Access Memory）、SDRAM（Synchronous Dynamic Random Access Memory）、SDRAM II、およびDDR SDRAM（Double Data Rate SDRAM）とも呼ぶ。さまざまな新興のメモリ技術で、圧縮歪チャネルを具えたトランジスタを使うこともできる。
【００２８】
本開示には、いろいろな工程、回路図、およびセル構造体が入っている。本主題は、特定の工程順序もしくは論理配置に限定はされない。特定の実施形態群について本明細書にて図解し説明したが、当業者には、同じ目的を達成するために考案された任意の配置を、示した特定の実施形態に代えて使用できる、ということが正しく理解できるだろう。本出願は、本主題の応用例もしくは変形例を包括せむとするものである。上述の記載は例示を目的としたものであって、限定をしようとするものではないことを理解されたい。上述した実施形態群を組み合わせたものや、その他の実施形態群についても、当業者には上述の記載を通読し理解すれば自明のものとなる。付随する請求項を、その請求項が体現する均等な特徴の全範囲と併せて参照することによって、本主題の範囲を定めるべきである。
【図面の簡単な説明】
【００２９】
【図１】係数 k で拡縮される種々の装置パラメータについての傾向と相関をおおまかに示したものである。
【図２】旧来の珪素MOSFETでの閾値下漏洩を示す。
【図３】ドレインと、ソースと、ゲート絶縁体で半導体基板から隔てられた前面ゲートおよび背面ゲートと、ドレインから発生する電界と、を有するデュアルゲート式MOSFETを描いたものである。
【図４】デュアルゲート式MOSFET、ダブルゲート式MOSFET、およびサラウンディングゲート式MOSFETの向上した閾値下特性を、旧来のバルク珪素MOSFETの閾値下特性と比較するかたちでおおまかに示したものである。
【図５Ａ】旧来のFINFETを示す。
【図５Ｂ】旧来のFINFETを示す。
【図５Ｃ】旧来のFINFETを示す。
【図６Ａ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｂ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｃ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｄ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｅ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｆ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｇ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｈ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｉ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｊ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｋ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図６Ｌ】本主題の種々の実施形態群にかかる、ナノFinトランジスタの形成工程を描いたものである。
【図７】種々の実施形態群にかかる、ナノFinトランジスタのアレイ用のナノFinを上面からみたレイアウトである。
【図８】ナノFinトランジスタを、本主題の種々の実施形態に応じてつくるための工程を示してある。
【図９】本主題の種々の実施形態に応じてFinを結晶質基板からつくるための工程を示してある。
【図１０】本主題の種々の実施形態に係るメモリ装置の種々の実施形態を高度に組織化した、単純化したブロック図である。
【図１１】種々の実施形態群にかかる、一個もしくは複数個のナノFinトランジスタを有する電子システムの概要図である。
【図１２】制御手段とメモリを有するシステムの実施形態の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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