(57)【特許請求の範囲】
【請求項１】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ分離領域を用いたシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、前記ドレイン領域が前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極と隣接する領域の両端においてのみ、前記ゲート電極により覆われていない、前記ドレイン領域とは逆の導電型を有する離間領域があることにより前記シャロートレンチ分離領域から離れて配置されていることを特徴とする半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、少なくとも前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極に近接する領域において、前記シャロートレンチ分離領域から少なくとも前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート長以上の距離をおいて配置されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造にシャロートレンチ分離を有する、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用したＭＯＳ型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、通常のロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の大きな幅（Ｗ幅）を有するトランジスタにて設定されることが多い。
【０００４】
オフトランジスタのゲート電位はＶｓｓに固定され、オフ状態になっているものの、内部回路のＮ型ＭＯＳトランジスタと同様に１ｖ以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。上述のように、オフトランジスタのＷ幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するＩＣ全体の動作待機時の消費電流が増大してしまうという問題点があった。
【０００５】
特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来するシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、オフトランジスタのオフリーク電流はさらに大きな問題点となる。
【０００６】
保護素子のリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている。（例えば、特許文献１の第１図参照。）
【特許文献１】特開２００２−２３１８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が増大し、半導体装置のコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００９】
外部接続端子と内部回路領域との間に、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、少なくともＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極に近接する領域において、シャロートレンチ分離領域から離れて配置するようにした。
【００１０】
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、少なくともＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極に近接する領域において、シャロートレンチ分離領域から少なくともＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート長以上の距離をおいて配置するようにした。
【００１１】
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、少なくともＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極に近接する領域において、シャロートレンチ分離領域から離れて配置されて配置されており、シャロートレンチ分離領域とＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域との間に設けられた離間領域は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極を伸延した領域により自己整合的に形成されるようにした。
【発明の効果】
【００１２】
これらの手段によって、シャロートレンチ分離構造特有のリーク電流の発生を防止あるいはリーク発生領域を回避し、工程の増加や占有面積の増加もなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
【実施例１】
【００１４】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【００１５】
一対のＮ型の高濃度不純物領域からなるソース領域５０１とドレイン領域５０３が形成されており、ソース領域５０１とドレイン領域５０３の間には、図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面にポリシリコンなどからなるゲート電極５０２が形成されている。また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はシャロートレンチ分離領域５０４に囲まれている。ここで、ドレイン領域５０３は、シャロートレンチ分離領域５０４から離れて配置されており、ドレイン領域５０３とシャロートレンチ分離領域５０４との間には離間領域５０５が設定される。
【００１６】
シャロートレンチ分離領域５０３に近接する領域は、分離構造自体や製造方法に由来して結晶欠陥層などのリーク電流を発生し易い領域となっており、この領域を避けることがオフリーク電流の低減に大変有効な手段となる。ここで、ドレイン領域５０３とシャロートレンチ分離領域５０４との間の離間領域５０５は、ゲート電極５０２にて規定されるＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート長よりも広く取ることが望ましい。
【００１７】
シャロートレンチ分離構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の最も多く流れる領域は、シャロートレンチ分離領域５０４に近接した、ゲート電極５０２の下面に存在するチャネル領域であるが、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート長の設定においては、所望のリーク電流以下になるようにゲート長を設定している。つまり、設定されたゲート長を有することで、最もリーク電流の発生し易いシャロートレンチ分離領域５０４に近接した、ゲート電極５０２の下面に存在するチャネル領域においても、所望のリーク電流に抑えることが出来るということである。
【００１８】
本発明においてドレイン領域５０３とシャロートレンチ分離領域５０４との間の離間領域５０５は上述の最もリーク電流が流れ易いシャロートレンチ分離領域５０４に近接した、ゲート電極５０２の下面に存在するチャネル領域ではないが、少なくとも離間領域５０５の幅をゲート電極５０２にて規定されるＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート長よりも広く取ることで、確実に所望のリーク電流以下に抑えることが可能になる。
【００１９】
図１の例では、ドレイン領域５０３は、ゲート電極５０２に近接する部分以外の領域においてもシャロートレンチ分離領域５０４から離れて設置された例を示した。これは、ゲート電極５０２の下面に存在するチャネル領域でのオフリーク電流の他に、シャロートレンチ分離領域５０４近接部におけるドレイン領域５０３と図示しないがＰ型の基板あるいはウエル領域との間のリーク電流の発生を防止するためである。シャロートレンチ分離領域５０４近接部におけるドレイン領域５０３とＰ型の基板あるいはウエル領域との間のリーク電流が問題とならないレベルである場合には、後ほど図３に示す実施例にて説明するようにドレイン領域５０３のゲート電極５０２と隣接する領域のみをシャロートレンチ分離領域５０４から離して配置すればよい。
【００２０】
また、ソース領域５０１は、シャロートレンチ分離領域５０４と接する構造にしてあるが、これはＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいては、ソース領域５０１は、図示しないがＰ型の基板あるいはウエルと同電位に固定されるためである。即ち、ソース領域５０１とＰ型の基板あるいはウエル領域との間でリーク電流が発生してもなんら問題がないためである。もし、ソース領域５０１をＰ型の基板あるいはウエルとは別電位にした使用方法を用いる場合には、ドレイン領域５０３と同様にシャロートレンチ分離領域５０４から離して配置することが望ましい。
【００２１】
また、図１の例では、簡単のためＥＳＤ保護用のＮ型ＭＯＳトランジスタはソースおよびドレインがコンベンショナル構造を有する場合を示したが、その他、ＬＤＤ構造やドレイン領域５０３がゲート電極５０２から一定の幅で離れた構造をとるオフセットドレイン構造などでも構わない。
【実施例２】
【００２２】
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。図１に示した第１の実施例と異なる点は、ドレイン領域５０３とシャロートレンチ分離領域５０４との間にある離間領域５０５が、ゲート電極５０２を伸延した領域にて自己整合的に作られている点である。
【００２３】
一般的な半導体製造工程では、ゲート電極５０２を形成した後に、ドレイン領域５０３とソース領域５０１をゲート電極５０２と自己整合的にイオン注入法などで形成することが多い。図２に示した第２の実施例では、ドレイン領域５０３の形成の際に、ゲート電極５０２を伸延した領域で離間領域５０５が自動的に形成されるので、より工程の簡略化が可能になる。その他の説明については、図１と同一の符号を付記することで説明に代える。
【実施例３】
【００２４】
図３は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第３の実施例を示す模式的平面図である。図１に示した第１の実施例と異なる点は、ドレイン領域５０３のゲート電極５０２と隣接する領域のみがシャロートレンチ分離領域５０４から離して配置されている点である。
【００２５】
シャロートレンチ分離構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の最も多く流れる領域は、シャロートレンチ分離領域５０４に近接した、ゲート電極５０２の下面に存在するチャネル領域である。その他のリーク電流の発生箇所として、シャロートレンチ分離領域５０４近接部におけるドレイン領域５０３と図示しないがＰ型の基板あるいはウエル領域との間のジャンクション部分もあるものの、通常、その部分でのリーク電流はそれほど問題にならない場合が多い。
【００２６】
図３に示した、第３の実施例は、シャロートレンチ分離領域５０４近接部におけるドレイン領域５０３とＰ型の基板あるいはウエル領域との間のリーク電流が問題とならないレベルである場合を想定して、ドレイン領域５０３のゲート電極５０２と隣接する領域のみをシャロートレンチ分離領域５０４から離して配置した例を示した。その他の説明については、図１と同一の符号を付記することで説明に代える。
【図面の簡単な説明】
【００２７】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【図２】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【図３】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第３の実施例を示す模式的平面図である。
【符号の説明】
【００２８】
５０１  ソース領域
５０２  ゲート電極
５０３  ドレイン領域
５０４  シャロートレンチ分離領域
５０５  離間領域
【図１】
0005270876.tif 000002
【図２】
0005270876.tif 000003
【図３】
0005270876.tif 000004