(57)【特許請求の範囲】
【請求項１】
内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために、外部接続端子と前記内部回路領域との間に形成されたＥＳＤ保護素子を有する半導体装置において、
前記外部接続端子から前記ＥＳＤ保護素子に至る間の第１の配線の抵抗値は、前記ＥＳＤ保護素子から前記内部素子に至る間の第２の配線の抵抗値よりも小さく、
前記ＥＳＤ保護素子は、ゲート電位をグランド電位に固定され、前記外部接続端子から離間して配置された、Ｎ型ＭＯＳトランジスタにより形成されており、
前記第１の配線は、上面から見て同一のパターン内に積層された複数層の配線により形成され、前記Ｎ型ＭＯＳトランジスタのドレイン領域には、全面にわたり前記複数層の配線が配置されるとともに、前記ドレイン領域と前記複数層の配線はコンタクトホールおよびビアホールを介して相互に電気的に接続されており、
前記第２の配線は、前記複数層の配線のうちで最も下層の配線により形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために、外部接続端子と内部回路領域との間に形成されたＥＳＤ保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のパッドから侵入する静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが重要になる。
【０００４】
また、オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に引き込んだ多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の幅（Ｗ幅）を有する大きなトランジスタにて設定されることが多い。
【０００５】
このため、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多いが、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。
【０００６】
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした例も提案されている（例えば、特許文献１の第２図を参照。）。
【特許文献１】特開平７−４５８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、オフトランジスタの動作を均一にしようとしてＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また上記引用文献１の方法では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト幅を確保できないこと、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、あるいは、トランジスタに導入される配線がトランジスタのチャネル方向と垂直の方向から導入される場合に適応が困難であることなどの問題点を有している。また、内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにするための方法は開示されていなかった。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００９】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、ＥＳＤ保護素子を有する半導体装置において、外部接続端子からＥＳＤ保護素子に至る間の配線の抵抗値は、ＥＳＤ保護素子から内部素子に至る間の配線の抵抗値よりも小さくなるようにした。
【００１０】
また、ＥＳＤ保護素子は、ゲート電位をグランド電位に固定したＥＳＤ保護用のＮ型ＭＯＳトランジスタにより形成した。
【００１１】
また、外部接続端子からＥＳＤ保護素子に至る間の配線は複数層のメタル配線により形成され、ＥＳＤ保護素子から前記内部素子に至る間の配線は、外部接続端子からＥＳＤ保護素子に至る間の配線に用いられた複数層の配線数と等しいあるいはより少ない層数のメタル配線により形成した。
【００１２】
また、外部接続端子からＥＳＤ保護素子に至る間の配線のみ、あるいは外部接続端子からＥＳＤ保護素子に至る間の配線とＥＳＤ保護素子から内部素子に至る間の配線の両方は、複数層のメタル配線により形成され、それぞれ同一の平面上で積層されて形成するようにした。
【００１３】
また、外部接続端子からＥＳＤ保護素子に至る間の配線およびＥＳＤ保護素子から内部素子に至る間の配線は高融点金属を含むメタル材料により形成した。
【００１４】
さらに、外部接続端子からＥＳＤ保護素子に至る間の配線は複数層のメタル配線により形成され、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域には、全面にわたり外部接続端子からＥＳＤ保護素子に接続された複数層のメタル配線を形成した。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることができる。これによって十分なＥＳＤ保護機能を果たせるＥＳＤ保護素子を有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１６】
【実施例１】
【００１７】
図１は、本発明による半導体装置の外部接続端子とＥＳＤ保護素子および内部素子を結ぶ模式的回路図である。
【００１８】
外部接続端子８０１とＥＳＤ保護素子としてのＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０のドレイン領域は、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０を通じて接続されており、またＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０と内部素子９９０は、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０を通じて接続されている。
【００１９】
そして、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０の抵抗値は、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０の抵抗値に比べて小さくなるように作られている。
これにより、保護素子にＥＳＤのサージや静電気パルスを優先的に引き込み、内部素子に早い大きな静電気パルスのままで伝播させずに、遅く小さな信号に変化させてから伝えるようにしている。
【００２０】
図１の例は、ＥＳＤ保護素子としてゲート電位をグランド電位に固定したＮ型ＭＯＳトランジスタを用い、内部素子はＭＯＳ型トランジスタとして外部接続端子からの配線がゲート電極に接続される、いわゆる入力端子部分の例を示したものであるが、内部素子のＭＯＳ型トランジスタのドレイン領域を外部接続端子に接続するいわゆる出力端子とした場合でも同様の効果が得られる。また、ダイオードなどのＮ型ＭＯＳトランジスタ以外のＥＳＤ保護素子を用いたり、内部素子をＭＯＳ型トランジスタに代えて別の素子を用いたりした場合においても、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０の抵抗値を、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０の抵抗値に比べて小さくなるように作成すれば同様の効果が得られる。
【００２１】
図２は、本発明による半導体装置の１実施例を示す模式的断面図である。
【００２２】
Ｐ型のシリコン基板１０１上には、Ｎ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成され、ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１上にはシリコン酸化膜などの絶縁膜によって形成されるゲート絶縁膜２０４を介してゲート電極２０４が配置され、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０が形成されている。ここで、図示しないが、ソース領域２０１およびゲート電極２０４はグランド電位に固定され、いわゆるオフトランジスタの形態を取る。
【００２３】
さらにソース領域２０１とドレイン領域２０２およびゲート電極２０４の上には、第１の絶縁膜４１０を介して高融点金属を含むアルミニウムなどからなる第１のメタル配線３１０が形成されている。
【００２４】
ドレイン領域２０２上の第１の絶縁膜４１０には多数のコンタクトホール５１０が設けられて、第１のメタル配線３１０とドレイン領域２０２とを電気的に接続している。ここで、ドレイン領域２０２上のコンタクトホール５１０は、ドレイン領域２０２のほぼ全面にわたり広く多数分布配置されている。これは、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０がＥＳＤのサージを受け止めてバイポーラ動作により電流を逃がす機能を果たす際に、偏った箇所での動作が起きるのを防止するためである。
【００２５】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０は、保護機能を果たすために大電流を処理する必要があり、そのために大きなチャネル幅（Ｗ幅）をもって設定される。しかしながら、例えばコンタクトホール５１０が局所的に配置されていたりした場合には、せっかくの大きなチャネル幅を活かすことができず、部分的な領域での動作となってしまい、局所的に大電流が集中することで破壊に至り、所望のＥＳＤ耐性を発揮できないことがある。
【００２６】
ドレイン領域２０２上のコンタクトホール５１０をドレイン領域２０２のほぼ全面にわたり広く多数分布配置することにより、静電気パルスが入ってきた際にもＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０が全体に均一に動作して、チャネル幅全体で有効に静電気パルスを処理する（逃がす）ことができる。
【００２７】
続いて、ドレイン領域２０２上に位置する部分および外部接続端子領域８０１および外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０の、第１のメタル配線３１０上には、第２の絶縁膜４２０を介して高融点金属を含むアルミニウムなどからなる第２のメタル配線３２０が形成されている。
【００２８】
第１のメタル配線３１０上のドレイン領域２０２上に位置する部分、および外部接続端子領域８０１の第２の絶縁膜４２０には、第１のビアホール５２０が形成され、第１のメタル配線３１０と第２のメタル配線３２０とが接続されている。
【００２９】
また、第２のメタル配線３２０上には、第３の絶縁膜４２０を介して高融点金属を含むアルミニウムなどからなる第３のメタル配線３３０が形成されており、ドレイン領域２０２上に位置する部分および外部接続端子領域８０１では、第２のメタル配線３２０上の第３の絶縁膜４２０に第２のビアホール５３０が形成され、第２のメタル配線３２０と第３のメタル配線３３０とが接続されている。
【００３０】
最上層のメタル配線となる第３のメタル配線３３０は、中間層となる第１のメタル配線３１０や第２のメタル配線３２０と比べて、エッチングなどの製造プロセスの余裕度が高まるため、膜厚をより厚く形成することができる。このためより低抵抗な配線として有効に使用することができる。
【００３１】
外部接続端子領域８０１を除き、第３のメタル配線３３０上や第３の絶縁膜４２０は窒化シリコン膜などからなる保護膜４４０で覆われる。
【００３２】
このように、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０から、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０のドレイン領域２０２においては、第１のメタル配線３１０、第２のメタル配線３２０、および第３のメタル配線３３０が設置されて、外部接続端子領域８０１とＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０のドレイン領域２０２とを接続している。
【００３３】
ここで、第１のメタル配線３１０、第２のメタル配線３２０、および第３のメタル配線３３０は、上面から見て同一パターン内に積層するように形成されており、それぞれが付加的な面積を必要とすることなく、外部接続端子領域８０１とＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０のドレイン領域２０２とを結ぶことができている。
【００３４】
このように、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０では、複数層のメタル配線を有効かつ最大限に利用して低抵抗化している。
【００３５】
一方、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０においては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０から図示しないが内部素子への配線が第１のメタル配線３１０のみで形成されており、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０に比べて抵抗値が大きくなっている。
【００３６】
以上説明したように、図２に示した実施例においては、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０の抵抗値は、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０の抵抗値に比べて小さくなるように作られており、これによって保護素子にＥＳＤのサージや静電気パルスを優先的に引き込み、内部素子に早い大きな静電気パルスのままで伝播させずに、遅く小さな信号に変化させてから伝えることができる。
【００３７】
なお、図２に示した実施例においては外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０の配線は３層のメタル配線を使用し、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０は、１層のメタル配線を使用した例を示したが、これらのメタル層数に限るものではなく、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０は複数層のメタル配線により形成され、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０は、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０に用いられた複数層の配線数と等しいあるいはより少ない層数のメタル配線により形成されていればよい。
【００３８】
また、半導体基板としてＰ型のシリコン基板１０１を用いた例を示したが、これに代えてＮ型のシリコン基板を用い、その上にＰウエル領域を設けてその内部にＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０を形成しても良い。
【００３９】
また、第１のメタル配線３１０と第２のメタル配線３２０を接続する第１のビアホール５２０や、２のメタル配線３２０と第３のメタル配線３３０を接続する第２のビアホール５３０は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７１０のドレイン領域２０２の上部および外部接続端子領域８０１にのみ配置した例を示したが、これ以外にも第１のビアホール５２０や第２のビアホール５３０を外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０に適宜設定して、第１のメタル配線３１０と第２のメタル配線３２０、および第３のメタル配線３３０の電気的接続を図ってよい。
【００４０】
また、図１および図２の実施例においては、外部接続端子からＥＳＤ保護素子に至る間の配線領域９１０のメタル配線を複数層として抵抗値を下げるようにして、それによって相対的にＥＳＤ保護素子から内部素子に至る間の配線領域９２０の抵抗値よりも低くなるようにした例を示したが、ＥＳＤ保護素子を有する半導体装置において、外部接続端子からＥＳＤ保護素子に至る間の配線の抵抗値を、ＥＳＤ保護素子から内部素子に至る間の配線の抵抗値よりも小さくなるようにするために、逆に、図示しないがＥＳＤ保護素子から内部素子に至る間の配線領域９２０に付加抵抗を設けたり、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０の配線の幅をさらに細くしたりして、ＥＳＤ保護素子から内部素子に至る間の配線領域９２０の抵抗値を上昇させて、相対的に外部接続端子からＥＳＤ保護素子に至る間の配線の抵抗値を、ＥＳＤ保護素子から内部素子に至る間の配線の抵抗値よりも小さくなるようにすることも可能である。
【００４１】
以上説明したように、本発明による半導体装置においては、外部接続端子からＥＳＤ保護素子に至る間の配線の抵抗値は、ＥＳＤ保護素子から内部素子に至る間の配線抵抗値に比べて小さくなるように作られており、これによって保護素子にＥＳＤのサージや静電気パルスを優先的に引き込み、内部素子に早い大きな静電気パルスのままで伝播させずに、遅く小さな信号に変化させてから伝えることができる。これにより十分なＥＳＤ保護機能を果たせるＥＳＤ保護素子を有する半導体装置を得ることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明による半導体装置の外部接続端子とＥＳＤ保護素子および内部素子を結ぶ模式的回路図である。
【図２】本発明による半導体装置の１実施例を示す模式的断面図である。
【符号の説明】
【００４３】
１０１  Ｐ型シリコン基板
２０１  ソース領域
２０２  ドレイン領域
２０３  ゲート絶縁膜
２０４  ゲート電極
３１０  第１のメタル配線
３２０  第２のメタル配線
３３０  第３のメタル配線
４１０  第１の絶縁膜
４２０  第２の絶縁膜
４３０  第３の絶縁膜
４４０  保護膜
５１０  コンタクトホール
５２０  第１のビアホール
５３０  第２のビアホール
７１０  ＥＳＤ保護用のＮ型ＭＯＳトランジスタ
８０１  外部接続端子領域
９１０  外部接続端子からＥＳＤ保護素子に至る間の配線領域
９２０  ＥＳＤ保護素子から内部素子に至る間の配線領域
【図１】
0005226260.tif 000002
【図２】
0005226260.tif 000003