(57)【特許請求の範囲】
【請求項１】
低、中、又は高線形性モードで動作するための増幅器であって、前記増幅器は、
増幅を提供するための第２低雑音増幅器に結合される第１低雑音増幅器（ＬＮＡ）と、
前記第１ＬＮＡに結合され、インピーダンス整合を提供するための第１デジェネレーションインダクタと、
前記第２ＬＮＡの出力に結合され、３次相互コンダクタンス歪みを除去するための−ｇ３生成器ブロックと、
前記−ｇ３生成器ブロックと並列に配置され、前記第２ＬＮＡの出力に結合され、前記低、中、又は高線形性モードのいずれか１つで少なくとも前記第１及び第２ＬＮＡの１つを動作させるための第１イネーブル／ディセイブル成分とを具備する増幅器。
【請求項２】
第１端で前記第２ＬＮＡに結合され、第２端で接地されつつ、前記第１イネーブル／ディセイブル成分と並列に配置された第２イネーブル／ディセイブル成分を更に具備する請求項１の増幅器。
【請求項３】
前記低線形性モードで、前記第１イネーブル／ディセイブル成分は、前記第１及び前記第２ＬＮＡを動作させるために有効とされる請求項２の増幅器。
【請求項４】
前記高線形性モードで前記第１及び前記第２ＬＮＡを動作させるため、前記第１イネーブル／ディセイブル成分は無効とされ、前記第２イネーブル／ディセイブル成分は有効とされる請求項２の増幅器。
【請求項５】
３次相互コンダクタンス歪みを除去するため、前記−ｇ３生成器ブロックは、修正済ひずみ重ね合わせ（ＭＤＳ）又はポスト線形化技術のいずれかを用いる請求項１の増幅器。
【請求項６】
前記第１デジェネレーションインダクタはまた、前記第１ＬＮＡと前記第２ＬＮＡとの間で共有されるべき前記第２ＬＮＡにも結合される請求項１の増幅器。
【請求項７】
前記第１イネーブル／ディセイブル成分は、前記低線形性モードで前記第１及び前記第２ＬＮＡを動作させるために有効とされる請求項１の増幅器。
【請求項８】
前記第１ＬＮＡは、前記第１ＬＮＡをイネーブル／ディセイブルとする第１イネーブル線を含み、前記第２ＬＮＡは、前記第２ＬＮＡをイネーブル／ディセイブルとする第２イネーブル線を含む請求項１の増幅器。
【請求項９】
前記第１ＬＮＡは、前記第１ＬＮＡをイネーブル／ディセイブルとする第１イネーブル線を含み、前記第２ＬＮＡは、前記第２ＬＮＡをイネーブル／ディセイブルとする第２イネーブル線を含む請求項２の増幅器。
【請求項１０】
前記−ｇ３生成器ブロックは、３次相互コンダクタンス歪みを除去するための前記−ｇ３生成器ブロックを有効とするための第３イネーブル線を含む請求項９の増幅器。
【請求項１１】
前記第１イネーブル線、前記第２イネーブル線、前記第３イネーブル線、前記第１イネーブル／ディセイブル成分、及び前記第２イネーブル／ディセイブル成分のうち１つ以上を構成することで、前記第１ＬＮＡ、前記第２ＬＮＡ、及び前記−ｇ３生成器ブロックを制御するプロセッサを更に具備する請求項１０の増幅器。
【請求項１２】
前記中間の線形性モードで前記増幅器を動作させるために、前記プロセッサは、前記第１、前記第２、及び前記第３イネーブル線をイネーブル状態へと設定し、前記第１イネーブル／ディセイブル成分をイネーブル状態へと設定し、前記第２イネーブル／ディセイブル成分をディセイブル状態へと設定する請求項１１の増幅器。
【請求項１３】
前記−ｇ３生成器ブロックは、３次相互コンダクタンス歪みを除去するため、前記−ｇ３生成器ブロックを有効とするためのイネーブル線を含む請求項１の増幅器。
【請求項１４】
入力信号を受信するための第１ＬＮＡ入力と第２ＬＮＡ入力とに結合されたＲＦ入力ポートを更に具備する請求項１３の増幅器。
【請求項１５】
第１端で前記第２ＬＮＡに結合され、第２端で接地されつつ、前記第１イネーブル／ディセイブル成分に並列に配置される第２イネーブル／ディセイブル成分を更に具備し、
前記高線形性モードにおいて、前記第１及び前記第２ＬＮＡを動作させるため、
ａ）低線形性モードにおいて、前記第１イネーブル／ディセイブル成分は前記第１及び前記第２ＬＮＡを動作させるために有効とされ、又は
ｂ）前記第１イネーブル／ディセイブル成分は無効とされ、前記第２イネーブル／ディセイブル成分は有効とされる、のいずれかとされる請求項１４の増幅器。
【請求項１６】
前記第１又は前記第２イネーブル／ディセイブル成分のいずれか１つは、スイッチを開閉するためのプロセッサによって制御される前記スイッチである請求項１５の増幅器。
【請求項１７】
前記第２ＬＮＡについてインピーダンス整合を提供するための前記第２ＬＮＡに結合される第２デジェネレーションインダクタを更に具備する請求項１４の増幅器。
【請求項１８】
低線形性、中線形性、又は高線形性で動作するための増幅器であって、前記増幅器は、
ＲＦ入力ポートと、
前記ＲＦ入力ポートに共に結合され、増幅を提供するための第１低雑音増幅器（ＬＮＡ）と第２低雑音増幅器との両者と、
前記第１ＬＮＡ及び前記第２ＬＮＡに結合され、インピーダンス整合を供給するための第１デジェネレーションインダクタと、
前記第２ＬＮＡの出力に結合され、第３次相互コンダクタンス歪みを除去するための−ｇ３生成器ブロックと、
前記第２ＬＮＡの出力に結合され、−ｇ３生成器ブロックと並列に配置される第１スイッチと、
第１端で前記第２ＬＮＡに結合され、第２端で接地されつつ、前記−ｇ３生成器ブロックと並列に配置された第２スイッチとを具備し、
ａ）前記低線形性モードにおいて、前記第１又は前記第２ＬＮＡを動作させるために前記第１スイッチを閉じ、又は
ｂ）前記高線形性モードにおいて、前記第１又は前記第２ＬＮＡを動作させるために前記第１スイッチを開き、前記第２スイッチを閉じる、のいずれかとされる増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的にアンプに関する。より具体的には、超低雑音で高い線形性を有するＬＮＡに関する。
【背景技術】
【０００２】
最新の多重モード多重標準無線通信システムは、高性能な無線受信器（別名、受信器）を必要とする。多重モード受信器は、最大の感度性能を達成するため、微弱な信号に適切な信号対雑音（ＳＮＲ）性能を提供する必要がある。加えて、多重モード受信器は、最小の歪みを備え、広いダイナミックレンジに渡って信号及び干渉のレベルを直線的に扱う必要がある。すなわち、高い線形性能を必要とする。歪みは、例えば、混変調のレベルと利得の圧縮によって引き起こされる。より高い線形性は、結果として混変調のレベルと利得の圧縮を減少させる。結果として、低雑音、高利得性能をも必要とする。典型的には、高い線形性と低雑音の両方を同時に提供する受信器の設計技術は達成することが難しく、設計の妥協に左右される。加えて、モバイルでもある複数の無線通信装置は、それらのエネルギー源としての充電式電池に依存する。そのため、電池の寿命を延ばすために、低い直流の電流消費も必要とされる。
【０００３】
高性能受信器の重要な１つの構成は、低雑音増幅器（ＬＮＡ）である。ＬＮＡは、受信器における全体の雑音性能の主な決定要素である。換言すれば、（高い線形性と低雑音のような）ＬＮＡの特性は、受信器性能全体を支配し得る。一般的に、ＬＮＡは、アンテナとＬＮＡとの間の無線周波数（ＲＦ）損失を最小とするため、受信アンテナインターフェースに近い、受信器のフロントエンドに配置される。ＬＮＡは、ＬＮＡ入力で生じる雑音を超える(beyond)過剰雑音（excess noise）の量の最小化に寄与しつつ、高利得を提供するように設計される。この特性は、低雑音指数(figure)として知られる。高い線形特性を達成するため、ＬＮＡは高い第３次入力遮断点（ＩＩＰ３、input intercept point）をも有するべきである。ＩＩＰ３は、第３次混変調出力レベルが、推論された線形の好ましい出力と等しくなる場合の入力レベルである。概して、ＩＩＰ３の高い値は、高い線形特性を示す。
【０００４】
受信器において高い線形性を達成するための１つの方法は、低い線形性（ＬＬ）モード、中間線形性（ＭＬ）モード、又は高い線形性モード（ＨＬ）を実施するためにＬＮＡ入力でデジェネレーションインダクタスイッチスキーム（degeneration inductor switching scheme）を含む高性能ＬＮＡ設計を組み込むことである。一側面において、低い線形性は、低雑音に相当する。ＬＮＡ設計におけるデジェネレーションインダクタ（degeneration inductor）の追加によって、装置の入出力インピーダンス整合、雑音整合、安定性、線形性が向上するが、利得が減少する。しかしながら、高い周波数、特に２ＧＨｚ、及び（国際モバイルテレコミニュケーション（ＩＭＴ）及び高周波数帯域を含む）上記周波数範囲において、スイッチングデジェネレーションインダクタースキームを有するＬＮＡ設計は、より低い周波数でのそれらの性能に比べ、低下した雑音性能（つまり、雑音指数が増加した）を有する。
【０００５】
典型的な受信器は、ＬＮＡの後段に、受信無線周波数（ＲＦ）帯域を中間周波数（ＩＦ）帯域へと変換するためのダウンコンバータミキサーをも組み込む。ゲイン制御、バンドパスフィルターなどのようなダウンコンバートの後に続く信号工程がＩＦ帯域でより便利に使用されるためにダウンコンバートは実行される。受信器によっては、帯域通過フィルタは、周波数ダウンコンバートからの（送受信雑音リークのような）不要物を除去するためにダウンコンバータミキサーの前段に含まれる。受信器設計で用いられる帯域通過フィルタの一態様は、表面弾性波（ＳＡＷ）フィルタがある。しかしながら、帯域通過フィルタは、受信器設計に挿入損失及び大きさ（ｍａｓｓ、サイズ、質量）を加える。従って、送受信ノイズリークのような不要物に対する受信器の脆弱性は、追加される挿入損失及び大きさの犠牲となる帯域通過フィルタの追加によって緩和される。その帯域通過フィルタは、追加した挿入損失によって引き起こされる劣悪なＳＮＲを補填するため、ＬＮＡでのより良いノイズ整合を要求する。
【発明の概要】
【０００６】
特に、高周波数（２ＧＨｚ以上）のレンジに適合される受信器設計において非常に低雑音及び高い線形性を達成する装置及び方法を開示する。当業者であれば、受信器設計に関連した特徴は、本開示の範囲及び精神に影響せずに、トランシーバの受信構成に実装され得るということを理解するだろう。一側面によれば、低、中、又は高線形性モードで動作するための増幅器であって、前記増幅器は、増幅を提供するための第２低雑音増幅器に結合される第１低雑音増幅器（ＬＮＡ）と、前記第１ＬＮＡに結合され、インピーダンス整合を提供するための第１デジェネレーションインダクタと、前記第２ＬＮＡの出力に結合され、３次相互コンダクタンス歪みを除去するための−ｇ３生成器ブロックと、前記−ｇ３生成器ブロックと並列に配置され、前記第２ＬＮＡの出力に結合され、前記低、中、又は高線形性モードのいずれか１つで少なくとも前記第１及び第２ＬＮＡの１つを動作させるための第１イネーブル／ディセイブル成分とを具備する。
【０００７】
別の側面によれば、低線形性、中線形性、又は高線形性で動作するための増幅器であって、前記増幅器は、ＲＦ入力ポートと、前記ＲＦ入力ポートに共に結合され、増幅を提供するための第１低雑音増幅器（ＬＮＡ）と第２低雑音増幅器との両者と、前記第１ＬＮＡ及び前記第２ＬＮＡに結合され、インピーダンス整合を供給するための第１デジェネレーションインダクタと、前記第２ＬＮＡの出力に結合され、第３次相互コンダクタンス歪みを除去するための−ｇ３生成器ブロックと、前記第２ＬＮＡの出力に結合され、−ｇ３生成器ブロックと並列に配置される第１スイッチと、第１端で前記第２ＬＮＡに結合され、第２端で接地されつつ、前記−ｇ３生成器ブロックと並列に配置された第２スイッチとを具備し、ａ）前記低線形性モードにおいて、前記第１又は前記第２ＬＮＡを動作させるために前記第１スイッチを閉じ、又はｂ）前記高線形性モードにおいて、前記第１又は前記第２ＬＮＡを動作させるために前記第１スイッチを開き、前記第２スイッチを閉じる、のいずれかとされる。
【０００８】
本開示の利点は、受信器設計において、ダウンコンバータに関する帯域通過フィルタ（例えば、ＳＡＷフィルタ）に関する挿入損失と大きさ（ｍａｓｓ）を除去しつつ、極めて低雑音と高い線形性性能を含む。本開示のＬＮＡ設計は、低、中、及び高線形性モードのためデュアルＬＮＡを用いることを可能とする。結果として、全ての３つのモードにおいて最良の性能を達成する。
【０００９】
以下の詳細な説明、ここでは例示する方法によって示され、そして記述される種々の側面から、別の側面が、当業者にとって容易に明らかとされることが理解される。図面及び詳細な説明は、事実上の実例として考慮されるべきで、限定されるべきではない。
【図面の簡単な説明】
【００１０】
【図１】図１は、受信器１００のブロック図の一態様を示す。
【図２】図２は、例えば受信器において、高い線形性特性を達成するために使用される従来のＬＮＡ設計の概念図を示す。
【図３】図３は、例えば受信器において、低雑音及び高い線形性特性の両方を達成するために使用されるシングルエンドデュアルＬＮＡアーキテクチュアの一態様を示す。
【図３ａ】図３ａは、図３におけるシングルエンドデュアルＬＮＡアーキテクチュアを３つ実装した態様を示す。
【図４】図４は、例えば受信器において、低い線形性、中間の線形性又は高い線形性特性を達成するために使用される改良されたシングルエンドデュアルＬＮＡアーキテクチュアの一態様を示す。
【図４ａ】図４ａは、図４における改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の実装例を示す。
【図４ｂ】図４ｂは、図４における改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の実装例を示す。
【図５ａ】図５ａは、図４に示した改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の差動アーキテクチュアの変形例を示す。
【図５ｂ】図５ｂは、図４に示した改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の差動アーキテクチュアの変形例を示す。
【図６ａ】図６ａは、図４に示す改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の差動アーキテクチュアの変形例を示す。
【図６ｂ】図６ｂは、図４に示す改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の差動アーキテクチュアの変形例を示す。
【図７ａ】図７ａは、図４に示す改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の差動アーキテクチュアの変形例を示す。
【図７ｂ】図７ｂは、図４に示す改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の差動アーキテクチュアの変形例を示す。
【図８ａ】図８ａは、図４に示す改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の差動アーキテクチュアの変形例を示す。
【図８ｂ】図８ｂは、図４に示す改良したシングルエンドデュアルＬＮＡアーキテクチュアの種々の差動アーキテクチュアの変形例を示す。
【図９】図９は、図７ａに示すデュアルＬＮＡアーキテクチュアのための入力整合性能データの一態様を示す。
【発明を実施するための形態】
【００１１】
添付した図面と共に以下説明される詳細な説明は、本開示の様々な側面の詳細として意図するものであり、本開示を実施でき得る唯一の側面を表すことを意図してはいない。本開示において説明される各側面は、単に本開示の一態様（example）又は例示として提供され、他の側面よりも好ましく、また優れている、のように必ずしも解釈すべきではない。詳細な説明は、本開示の全体の理解を提供することを目的とした特定の詳細を含む。しかしながら、当業者がこれら特定の詳細無しで本開示を実施し得るのは明らかだろう。ある例では、周知の構造や装置は、本開示の概念を不明確にすることから避けるためブロック図の形状で示される。頭文字及び記述的な専門用語は、単に利便性と明瞭さのために用いられ、開示の範囲を制限することを意図してはいない。
【００１２】
説明の単純性を目的とする一方、方法論（methodology）は一連の動作として示され記述され、その方法論は、動作の順序によって制限されないということが理解され認識されるべきである。なぜなら、一以上の側面に従って、ある動作は、本開示で示され記述されたことから、異なった順序及び／又は他の動作と同時に起こり得るからである。例えば、当業者であれば、方法論は、状態図内のような一連で相関関係のある状態又は事象として、二者択一で表現し得るということを理解し、また認識するだろう。更に、１つ以上の側面に従った方法論を履行するために、例示された全ての動作は必要とされない。
【００１３】
図１は、受信器１００のブロック図の一態様を示す。図１に示す様に、ＲＦ入力１０５は、受信アンテナ１１０によって受信される。多くの当業者が受信アンテナ無しで受信器について言及し、その一方で、それ以外の当業者が受信アンテナを含むような受信器について言及することを、当業者は理解するだろう。受信アンテナ１００を有する、有しない受信器１００についての言及は、本開示の範囲及び精神に影響を及ぼさない。アイソレータ、スイッチなどのような様々なＲＦ構成は、ブロック１２０に含まれる。当業者であれば、受信器内に含まれるＲＦ構成の選択は、望まれる全体の受信器性能に基づき得ることを理解するだろう。次に、低雑音増幅器（ＬＮＡ）１３０は、高利得及び追加の低雑音を有するＲＦ入力を増幅するために提供される。ＬＮＡのＲＦ出力は、ＲＦ出力をＲＦ帯から所望のＩＦ帯へと周波数変換するダウンコンバータミキサー１４０に入力される。周波数変換は、局部発信器（ＬＯ）１５０の周波数設定によって容易とされる。一態様において、ＬＯは、周波数ダウンコンバートにおいて、種々の周波数設定が用いられることを可能とする周波数シンセサイザ（図示せぬ）を含む。ダウンコンバータミキサーの出力は、信号の通過帯域を設定するためであって、不要なミキサ生成物（mixer products、ミキサの出力であって不要な部分）を除去するためのＩＦフィルタ１６０に入力される。ＩＦフィルタ１６０の出力は、次に続く信号処理用のベースバンドプロセッサ１７０に入力される。一態様において、ベースバンドプロセッサは、同相／直交位相（Ｉ／Ｑ）検波、復調、アナログ−デジタル（Ａ／Ｄ）変換などを含む。当業者であれば、図１に示すような受信器１００の構成が限定的な構成ではないと理解するだろう。他の構成は追加され得る。また図１に示す構成のいくつかは、本開示の範囲及び精神に影響せずに、所望の全体な受信器性能に応じて含まれ無くとも良い。加えて、受信器１００の構成のシーケンスは、図１に示されるように、所望の全体な受信器性能に応じて変化し得る。
【００１４】
図１に示す受信器の線形性特性は、ＬＮＡ１３０によって支配される。一態様において、ＬＮＡ１３０は、低雑音増幅器を提供するための少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含む。ＬＮＡ１３０内の電界効果トランジスタ（ＦＥＴ）は、非線形装置である。ＦＥＴがそれらの非線形領域で動作するとき、ＦＥＴは、様々な出力歪み成分を生成する。とりわけ、出力歪み成分の生成を支配するＦＥＴは、メインＦＥＴと呼ばれる。もし、メインＦＥＴが飽和領域で電圧を印加されると、微少信号ドレイン−ソース電流ＩＤＳの単純数式モデルは、式（１）に示すようにゲート−ソース電圧ＶＧＳの３次までテイラー展開される。
【数１】
0005161374.tif 000002
【００１５】
ここで、ｇ１は微少信号線形相互コンダクタンス係数、ｇ２及びｇ３は、それぞれ２次及び３次相互コンダクタンス歪み成分である。特に、３次混変調歪み（ＩＭＤ３）及び３次入力遮断点（ＩＩＰ３）は３次相互コンダクタンス歪み成分ｇ３によって決定される。除去スキームのある種は、ｇ３を最小化するために使用され得るが、しかし残念なことに、そのような除去（別名、−ｇ３生成器）は、通常、同時に負のｇ１を生成する。そのため、利得と雑音指数を下げる。ＩＩＰ３は、アンプにおいて、非線形性の程度を特徴付けるための性能指数である。ここで、極めて線形な増幅器は、ＩＩＰ３に対する高い値を有している。一態様において、ＩＩＰ３の振幅は、式（２）で表される。
【数２】
0005161374.tif 000003
【００１６】
実際には、低い線形性（ＬＬ）及び高い線形性（ＨＬ）の両者は、同じシステムにあることが好ましいが、ＬＬ（つまり、高感度で低雑音モード）及びＨＬ（つまり、低感度でより高いダイナミックレンジモード）の間を切り替えることを許可し得る。正常に、ＩＩＰ３が条件を満たし、そして歪み除去回路からの雑音デジェネレーションが特に低周波数レンジで耐え得るために、雑音指数（ＮＦ）は、高い線形性を達成するよう妥協されるべく（悪化させる様に）選択される。しかし、動作周波数がより高くなるにつれ、雑音効果がより重要となり、もはや耐え得ることが出来ない。雑音と線形性性能との間のトレードオフは更に難しくなる。雑音指数のデジェネレーションは、システムの観点からすると最良とは言えないかも知れない。
【００１７】
図２は、高い線形性特性を達成するため、例えば受信器において用いられる従来のＬＮＡ設計の一態様を示す。図２に示すように２つのＬＮＡ２１０と２２０は並列とされる。２つのＬＮＡ２１０と２２０の各々は、ＦＥＴ２３０ａ、２３０ｂ、及びデジェネレーションインダクタ２４０ａ、２４０ｂを含む。ＲＦ入力１０５に関する２つのＬＮＡ経路、つまりＬＮＡ２１０から一方、そしてＬＮＡ２２０から他方、が図２に示される。ＬＮＡ２２０に関するＬＮＡ経路もまた、ＬＮＡ２２０の前段に利得ブロックβ２５０ａを含み、ＬＮＡ２２０の後段に減衰ブロック１／β３２５０ｂが含まれる。ＬＮＡ２２０に関連するＬＮＡ経路は、ＬＮＡ２１０における非線形によって生成される３次相互コンダクタンス歪み成分ｇ３を除去するために用いられ、より高い線形性を達成するために用いられるフィードフォワードパスである。図２に示されるような従来のＬＮＡ設計の態様が、Yongwang Ding et al., “A +18 dBm IIP3 LNA in 0.35 um CMOS”  2001 IEEE International Solid State Circuits Conference (ISSCC 2001), Session 10/Wireless Building Blocks I/10.5に例示される。大量生産におけるアーキテクチュアのような実施には、フィードフォワードパスからの余計な雑音デジェネレーション、ＰＶＴ（工程、電圧、温度）について２つの経路間で整合させること、及びＰＶＴについてβ２５０ａと１／β３２５０ｂとの間で整合させること、を含んだ障害がある。
【００１８】
図３は、例えば受信器において、低雑音及び高い線形性特性を達成するために使用されるシングルエンドデュアルＬＮＡアーキテクチュアの一態様を示す。図３に例示する態様において、ｇ３除去生成器を備えるＬＮＡ経路のみが、高い線形性モードのために利用可能（有効）とされる。この図３の態様において、３次相互コンダクタンス歪み成分ｇ３除去は、低雑音増幅の後に実行される。図３に例示するように、２つのＬＮＡ３１０と３２０は並列とされ、ＬＮＡ３１０から一方、そしてＬＮＡ３２０から他方と、ＲＦ入力１０５のために２つのＬＮＡ経路を提供している。図３に例示するように、ＬＮＡ３１０は、ＦＥＴ３３０ａを含み、ＬＮＡ３２０はＦＥＴ３３０ｂを含む。単一のデジェネレーションインダクタ３４０は２つのＬＮＡ３１０、３２０間で供給され、結果としてシリコン領域を節約している。デジェネレーションインダクタを共有することは、図２に示すアーキテクチュアにおいて必ずしも実現可能とは限らない。なぜなら、ＬＮＡ２１０及び２２０が異なるインダクタの値を必要としているからである。単一デジェネレーションインダクタ３４０の共有は、図２に示すように、各々のＬＮＡ内における２つに分離されたインダクタで得られ得るよりも、よりインピーダンス整合を円滑にする。
【００１９】
図３において、３次相互コンダクタンス歪み成分ｇ３除去は、−ｇ３生成器ブロック３５０によって行われ、その入力はＬＮＡ３２０内の様々なノードから取り出され（tapped off）得る。特にこの図面では、−ｇ３生成器の入力は、ＬＮＡ３２０の出力から取り出される（tapped off）。一側面において、ＬＮＡ３２０の後に−ｇ３生成器ブロック３５０を導入することは、結果としてより良い雑音性能とされるＬＮＡ入力でより小さな負荷であるという長所を有する。−ｇ３生成器ブロック３５０は、−ｇ３生成器ブロック３５０を利用可能又は不可能とするためのイネーブル線（ＥＮと表記する）を含む。図３に例示するＬＮＡアーキテクチュアにおいて、ＬＮＡ３１０、３２０の両者は、高い線形性（ＨＬ）モードで使用される。ＬＮＡ３２０及び−ｇ３生成器ブロック３５０の組み合わせは、結果としてより高い組み合わされた線形性特性とされるため、ＬＮＡ３１０の線形性特性を補償する。一側面において、ＬＮＡ３１０のみが、低い線形性（ＬＬ）モード（別名、高感度モード）のために用いられる。ＬＮＡ３２０は、低い線形性モードでは停止しているが、まだＲＦ入力を取り込んでおり、雑音指数が低下する。それ故、高い最小達成雑音指数を有する。加えて、ＬＮＡ３２０をオンオフすることは、ＲＦ性能にも影響を及ぼす入力整合を変化させる。
【００２０】
図３ａは、図３におけるシングルエンドデュアルＬＮＡアーキテクチュアを３つ履行した態様を例示する。態様は、シングルエンド増幅器で示しているが、各々の態様は、当業者にも周知な技術を通じることで差動増幅器へと変換しても良い。これら、態様は、事実上実例とされ、制限するものではないことに留意する。例えば、当業者は、より良い整合のためにカスケード装置を追加し得る。図３ａにおいて、ＬＮＡ１（図３におけるＬＮＡ３１０）の利用可能性（enable）は、Ｖｇ１が必要とされ得る。ＬＮＡ２（図３におけるＬＮＡ３２０）の利用可能性（enable）は、Ｖｇ２又はＶｇｃ２が必要とされ得る。−ｇ３生成器の利用可能性（enable）は、Ｖｇ３が必要とされ得る。図３ａの様々な態様に示すように、−ｇ３生成器の入力は、ＬＮＡ２の様々なノードに結びつけ得る。
【００２１】
図４は、例えば受信器において、低い線形性、中間の線形性又は高い線形性特性を達成するために使用される改良されたシングルエンドデュアルＬＮＡアーキテクチュアの一態様を示す。一側面において、低い線形性は、低雑音に相当する。一態様において、図４は増幅器を例示する。図４に例示するように、２つのＬＮＡ４１０及び４２０は並列とされ、ＲＦ入力１０５（別名、ＲＦ入力ポート）のために２つのＬＮＡ経路、つまり、ＬＮＡ４１０からの一方、ＬＮＡ４２０からの他方、を提供する。ＲＦ入力１０５はＬＮＡアーキテクチュアへの入力信号を受信する。図４に例示するように、ＬＮＡ４１０はＦＥＴ４３０ａを含み、ＬＮＡ４２０はＦＥＴ４３０ｂを含む。単一のデジェネレーションインダクタ４４０は、２つのＬＮＡ４１０、４２０間で共有される。一側面において、単一のデジェネレーションインダクタ４４０の共有は、シリコン領域を節約し、図２に示すように各々のＬＮＡ内に別々の２つのインダクタで得られ得るよりもよりインピーダンス整合を円滑にする。しかしながら、当業者であれば、２つのデジェネレーションインダクタを有することが、本開示の範囲及び精神に影響を及ぼさないことを理解するだろう。
【００２２】
一側面では、ＬＮＡ４１０は、低い線形性（ＬＬ）モード（別名、高感度モード）に用いられる。ＬＮＡ４１０が低い線形性モードで用いられる場合、ＬＮＡ４１０の雑音指数は低い線形性モードの性能に関して（for）支配的とされる。しかしながら、図４にも例示するように、経路４６０は、ＬＮＡ４２０に接続され、インテリジェントスイッチを備えた低い線形性モードのために用いられ得る。経路４６０は、スイッチ４７０と共に示される。スイッチ４７０は、ＬＮＡ４２０に続くカスケード装置によって容易に実現され得る。スイッチ４７０は、ＬＮＡの後段に設けられる。それ故、システム性能上最少の影響で済む。一態様では、スイッチ４７０の機能は、イネーブル／ディセイブル成分によって実行される。一側面では、イネーブル／ディセイブル成分（又はスイッチ４７０）は、イネーブル／ディセイブル（つまり、スイッチを開く又は閉じる）に関するプロセッサによって制御される。プロセッサによる制御は、インテリジェントなスイッチイングを可能とする。つまり、イネーブル又はディセイブルの決定は、予め設定されたパラメータ及び／又はプロセッサによって実行された分析に基づく。スイッチ４７０が開くと、経路４６０はディセイブルとされる。スイッチ４７０が閉じると、経路４６０はイネーブルとされる。図４にはスイッチ４７０が例示されるが、当業者であれば、電気的な経路をイネーブル又はディセイブルとするための、別の多くの周知とされる成分や技術が、本開示の範囲や精神に影響を与えずに用いられ得ることは理解するだろう。
【００２３】
図４に例示するように、経路４６０がイネーブルとされた状態で、ＬＮＡ４１０及びＬＮＡ４２０は、低い線形性モード中に利得（（１）式のｇ１）を供給し得る。図３におけるＬＮＡ３２０と比較すると、ＬＮＡ４２０は、ＬＬ（低い線形性）モードにおいて、もはや単なる負荷効果ではなく、システムに有用な利得を供給し、特に高周波数レンジのために、著しく雑音性能を手助けしている。事実、ＬＬモードにおけるそのような構成で、ＬＮＡ４１０及びＬＮＡ４２０は、ＲＦ入力で余分な負荷を有することのない単なるインダクタデジェネレイトＬＮＡとして見られ得る。したがって、出来る限りの一番低い雑音指数を有する。低い線形性モードにおいて、デュアルＬＮＡを用いる利点の１つは、ＬＮＡの電流消費を増加させずに、はるかに低い雑音指数を達成していることである。より低い雑音指数で、推論される利点は、送受信雑音漏れ要件を緩和することである。加えて、安定した入力インピーダンス整合（Ｓ１１パラメータ）は、線形性モードに関わらず維持される。殆どの通信システムでは低い線形性モードでの動作が支配的であるため、ＬＮＡの電流消費を増加させることなく、より低い雑音指数を得るために、低い線形性モードでのデュアルＬＮＡの使用の重要性を促進する。
【００２４】
図４における一態様として例示されるように、経路４８０に第２のスイッチ（スイッチ４９０）がある。示すように、スイッチ４９０は、ＬＮＡ４２０及びＡＣ接地（電源又は接地供給）に接続される。スイッチ４７０が開くと、スイッチ４９０が閉じ、ＬＮＡ４１０及びＬＮＡ４２０の両者が、高い線形性モードで用いられる。３次相互コンダクタンス歪成分ｇ３除去は、−ｇ３生成器ブロック４５０によって行われ、その入力はＬＮＡ４２０内の様々なノードから取り出され得る。−ｇ３生成器ブロック４５０の出力は、３次相互コンダクタンス歪成分、つまり、ＬＮＡ４１０の非線形歪出力を除去するために用いられる。ブロック４５０内に採用され得る除去方法は、修正済ひずみ重ね合わせ（ＭＤＳ、Modified Derivative Superposition）及びポスト線形化技術（Post Linearization techniques）を含むが、これに限定されることはない。修正済ひずみ重ね合わせ技術について１つの記事が、V. Aparin and L. E. Larson, “Modified derivative superposition method for linearizing FET low-noise amplifiers,” IEEE Trans. Microwave Theory and Tech., vol. 53, no. 2, Feb. 2005, pp. 571-581で見つかる。そして、ポスト線形化技術についての１つの記事が、N. Kim et al, “ A Cellular-Band CDMA 0.25um CMOS LNA Linearized Using Active Post-Postdistortion,” IEEE JSSC, vol. 41, no. 7, July 2006, pp. 1530-1534で見つかる。種々の線形化技術は、当業者にとって周知であるから、本開示における詳細では議論を行わない。
【００２５】
−ｇ３生成器ブロック４５０は、−ｇ３生成器ブロック４５０をイネーブル又はディセイブルとするためのイネーブル線（ＥＮｇ３と表示）を含む。一側面では、ＬＮＡ４１０は、高い線形性モードを供給するため、ＬＮＡ４２０及び−ｇ３生成器ブロック４５０と共に動作する。
【００２６】
一態様では、図４に例示するように、ＲＦ入力ポート１０５は、第１ＬＮＡ入力及び第２ＬＮＡ入力に結合される。一態様では、ＬＮＡ４１０は、イネーブル又はディセイブルのためのＥＮ１と表記されたイネーブル線を含み、ＬＮＡ４２０は、イネーブル又はディセイブルのためのＥＮ２と表記されたイネーブル線を含む。より多くの線形性／雑音モードは、図４に示されるイネーブル線及びスイッチを聡明（intelligently）に構成することで実現され得る。例えば、中間線形性（ＭＬ）モードは、図４に示されるデュアルＬＮＡアーキテクチュアを構成し、以下の方法、つまり、ＥＮ１、ＥＮ２、ＥＮｇ３をオンし、スイッチ４７０を閉じ、スイッチ４９０を開くことによって実現され得る。そのような動作において、−ｇ３生成器ブロックの出力での非線形歪みは、ＬＮＡ４１０からの歪みを除去するために十分であるが、ＬＮＡ４２０からの歪みは除去されない。それ故、ＭＬモードにおいて、線形性性能はＨＬモードより劣るが、ＬＬモードよりは良好である。同時に、ＭＬモードの雑音性能はＨＬモードよりも良好であるが、一方ＬＬモードよりは劣る。より多くの線形性／雑音モードは、システムレベル性能上のトレードオフを容易にする。それは、通信システムのインテリジェンス能力（intelligence capabilities）を増加させる。
【００２７】
図２に例示されるＬＮＡ設計は、高い線形性性能を達成するが、低雑音特性が好ましいとする場合には、同様に適するわけではない。図３に例示されるＬＮＡ設計は、２つのＬＮＡを組み合わせる。ＬＮＡ３１０は低雑音性能に対して、より適され、ＬＮＡ３２０は高い線形性能力に対してより適される。図４に例示されるＬＮＡ設計は、２つのＬＮＡ間のインテリジェントスイッチを考慮する追加の経路及びスイッチを含む。従って、図４におけるＬＮＡ設計は、低雑音モードで高い線形性モードのための両方のＬＮＡの使用を考慮しており、結果として、ＬＬ及びＨＬモードの両者において最良の性能を達成する。
【００２８】
図４ａ及び図４ｂは、図４における改良されたシングルエンドデュアルＬＮＡアーキテクチュアの様々な実装態様を例示する。態様は、シングルエンド増幅器で示されているが、各々の態様は、当業者に周知な技術を通じることで差動増幅器に変更し得る。当業者であれば、これら態様は事実上実例とされ、制限するものではないことを理解するだろう。図４ａにおいて、ＬＮＡ４１０及びＬＮＡ４２０はＶｇ１でイネーブル／ディセイブルとされ得る。そして、−ｇ３生成器ブロックはＶｇ３でイネーブル／ディセイブルとされ得る。−ｇ３生成器ブロックの入力は、ＬＮＡ４２０の様々なノードに結合し得る。図４に示されるスイッチ４７０とスイッチ４９０の制御は、それぞれＶｇｃ２ｂとＶｇｃ２によって実現され得る。
【００２９】
図４ｂにおいて、ＬＮＡ４２０はＶｇ２によってイネーブル／ディセイブルとされる。ＬＮＡ４１０はＶｇ２とは別のＶｇ１によってイネーブル／ディセイブルとされる。図４ｂにおける態様は自由度を追加するが、それはＲＦ入力への余分な負荷という犠牲と共にである。従って雑音性能が低下する。
【００３０】
図５ａ−図８ｂは、図４に示されるデュアルＬＮＡアーキテクチュアの様々な差動アーキテクチュア変形例を例示する。図５ａ−８ｂで示される差動アーキテクチュアの変形例は、安定した入力整合、高周波数動作に対し優れた低い線形性雑音性能、及び線形性において非妥協性を提供するため、最適化される。述べたように、当業者であれば、デュアルＬＮＡアーキテクチュアにおいて、１つか２つかどうかというデジェネレーションインダクタの量は、本開示の範囲及び精神に影響を与えないことを理解するだろう。
【００３１】
図５ａ及び図５ｂは、図４に示されるデュアルＬＮＡアーキテクチュアの差動アーキテクチュアの変形例の第１組を例示する。−ｇ３生成器（補助経路）の入力は（図５ａで示すように）それ自身の半分の領域（例えば、左側の−ｇ３生成器であれば、左側の領域）のＬＮＡ４２０の入力（ｍａｉｎ２装置のゲート）に結合され、又、−ｇ３生成器（補助経路）の入力は（図５ｂで示すように）他方半分の領域（例えば、左側の−ｇ３生成器であれば、右側の領域）の、ＬＮＡ４２０の入力（ｍａｉｎ２装置のゲート）に結合される。デジェネレーションインダクタは、性能要求に応じて、補助経路に導入し又は省略することが出来る。補助経路の出力は、増幅器のカスコード部の後段のＬＮＡ４１０の出力と結合される。
【００３２】
図６ａ及び図６ｂは、図４に示されるデュアルＬＮＡアーキテクチュアの差動アーキテクチュアの変形例の第２組を例示する。−ｇ３生成器（補助経路）の入力は（図６ａで示すように）それ自身の半分の領域（例えば、左側の−ｇ３生成器であれば、左側の領域）のＬＮＡ４２０の入力（ｍａｉｎ２装置のゲート）に結合され、又、−ｇ３生成器（補助経路）の入力は（図６ｂで示すように）他方半分の領域（例えば、左側の−ｇ３生成器であれば、右側の領域）の、ＬＮＡ４２０の入力（ｍａｉｎ２装置のゲート）に結合される。。デジェネレーションインダクタは、性能要求に応じて、補助経路に導入し又は省略することが出来る。補助経路の出力は、増幅器のカスコード部の後段のＬＮＡ４１０の出力と結合される。
【００３３】
図７ａ及び図７ｂは、図４に示されるデュアルＬＮＡアーキテクチュアの差動アーキテクチュアの変形例の第３組を例示する。−ｇ３生成器（補助経路）の入力は（図７ａで示すように）それ自身の半分の領域（例えば、左側の−ｇ３生成器であれば、左側の領域）のＬＮＡ４２０の入力（ｍａｉｎ２装置のゲート）に結合され、又、−ｇ３生成器（補助経路）の入力は（図７ｂで示すように）他方半分の領域（例えば、左側の−ｇ３生成器であれば、右側の領域）の、ＬＮＡ４２０の入力（ｍａｉｎ２装置のゲート）に結合される。デジェネレーションインダクタは、性能要求に応じて、補助経路に導入し又は省略することが出来る。補助経路の出力は、増幅器のカスコード部の前段のＬＮＡ４１０の出力と結合される。
【００３４】
図８ａ及び図８ｂは、図４に示されるデュアルＬＮＡアーキテクチュアの差動アーキテクチュアの変形例の第４組を例示する。−ｇ３生成器（補助経路）の入力は（図８ａで示すように）それ自身の半分の領域（例えば、左側の−ｇ３生成器であれば、左側の領域）のＬＮＡ４２０の入力（ｍａｉｎ２装置のゲート）に結合され、又、−ｇ３生成器（補助経路）の入力は（図８ｂで示すように）他方半分の領域（例えば、左側の−ｇ３生成器であれば、右側の領域）の、ＬＮＡ４２０の入力（ｍａｉｎ２装置のゲート）に結合される。デジェネレーションインダクタは、性能要求に応じて、補助経路に導入し又は省略することが出来る。補助経路の出力は、増幅器のカスコード部の後段のＬＮＡ４１０の出力と結合される。
【００３５】
図５ａ―８Ｂに示されるデュアルＬＮＡアーキテクチュアは、差動増幅器として例示されているが、当業者に周知の技術を通じることで、各々の設計をシングルエンド増幅器に変換しても良い。加えて、当業者であれば、ＬＮＡアーキテクチュアの差動又はシングルエンド増幅器の別の例が、本開示の範囲及び精神に影響を及ぼさずに用いられ得ることを理解するだろう。また、当業者であれば、図４−８ｂに例示されるＬＮＡアーキテクチュアは、無線通信システム、ＧＰＳ受信器のようなナビゲーション受信器、高データレート受信器など、これらに限定はされないが、多くのアプリケーションのために用いられ得ることを認識するだろう。
【００３６】
図９は、図７ａで例示したデュアルＬＮＡアーキテクチュアのための入力整合性能データの例を例示する。横軸に、２．６ＧＨｚ〜２．７ＧＨｚまでのＲＦ周波数を示す。縦軸に、入力反射パラメータＳ１１をデシベル（ｄＢ）で示す。Ｓ１１の性能は、ａ）３つの温度、すなわち−３０Ｃ、５５Ｃ、及び１１０Ｃ、ｂ）３つのプロセスコーナ（process corners）、すなわち典型的な（ＴＴ）、早いコーナ（ＦＦ）、遅いコーナ（ＳＳ）、及びｃ）ＨＬ及びＬＬモードについてである。Ｓ１１は予想通りに周波数に渡り（over）とても安定している。
【００３７】
当業者であれば、本明細書において開示された例に関連して記載された様々な実例となる成分、論理ブロック、モジュール、回路、及び／又はアルゴリズムステップは、電子ハードウェア、ファームウェア、コンピュータソフトウェア、又はそれらの組み合わせとして実装され得ることを、更に理解するだろう。ハードウェア、ファームウェア、及びソフトウェアのこの互換性を明白に例示するため、さまざまな実例となるコンポーネント、ブロック、モジュール、回路、及び／又はアルゴリズムステップは、それら機能性の点から一般的に上述され得る。そのような機能目的が、ハードウェア、ファームウェア、又はソフトウェアとして実装されたとしても、全体のシステムに課される、特定のアプリケーション及び設計における制限に依存する。当業者は、各々の特定のアプリケーションに関して、変化した方法で記述された機能目的を実装され得るが、そのような実装の判断は、本開示の実施例の範囲から逸脱させるような解釈をするべきではない。
【００３８】
例えば、ハードフェア実装について、演算処理ユニットは、１つ以上の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号演算処理ユニット（ＤＳＰＤｓ）、プログラマブル論理デバイス（ＰＬＤｓ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロ演算処理ユニット、ここで記述した機能を実行するために設計されたその他電子ユニット、又はそれらの組み合わせの中に実装され得る。ソフトウェアであると、実装は、ここで述べた機能を実行するモジュール（例えば、順序、機能など）に通じたものとなり得る。ソフトフェア符号は、メモリユニットに記憶され、またプロセッサユニットによって実行され得る。加えて、本明細書で記述された種々の実例となるフロー図、論理ブロック、モジュール、及び／又はアルゴリズムステップは、当業者に周知な、あらゆるコンピュータ読み取り可能媒体で維持されるコンピュータ読み取り可能命令として符号化もされ、又は当業者に周知なあらゆるコンピュータプログラム製品に導入され得る。
【００３９】
開示された側面の上記説明は、当業者に本開示の製造及び使用を容易にするために与えられる。これら側面の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲及び精神から逸脱することなく、その他の側面に適用され得る。
【図１】
0005161374.tif 000004
【図２】
0005161374.tif 000005
【図３】
0005161374.tif 000006
【図３ａ】
0005161374.tif 000007
【図４】
0005161374.tif 000008
【図４ａ】
0005161374.tif 000009
【図４ｂ】
0005161374.tif 000010
【図５ａ】
0005161374.tif 000011
【図５ｂ】
0005161374.tif 000012
【図６ａ】
0005161374.tif 000013
【図６ｂ】
0005161374.tif 000014
【図７ａ】
0005161374.tif 000015
【図７ｂ】
0005161374.tif 000016
【図８ａ】
0005161374.tif 000017
【図８ｂ】
0005161374.tif 000018
【図９】
0005161374.tif 000019