(57)【特許請求の範囲】
【請求項１】
光電変換部と光電変換により生成された電荷を画素信号に変換する変換部とを含む画素、及び、前記画素及び隣り合う画素間に素子分離領域を有し、
前記画素内の少なくとも１つのトランジスタのゲート電極が、基板のチャネル領域の直上に形成された第１部分と、チャネル脇に形成された素子分離領域の一部の領域上に形成された第２部分とを有し、前記ゲート電極の形成領域が平坦面であり、
前記ゲート電極の前記第１部分と前記基板のチャネル領域との間に設けられたゲート絶縁膜を有し、
前記ゲート電極の前記第２部分と前記基板の前記素子分離領域との間には、前記ゲート絶縁膜のみが設けられ、
前記素子分離領域は、前記トランジスタのゲート電極の前記第２部分の下に形成された、隣り合う画素間を分離するための第１の不純物領域を少なくとも含み、前記第１の不純物領域は前記トランジスタのソース領域及びドレイン領域の不純物と反対導電型であり、
前記素子分離領域は、前記第１の不純物領域の前記ゲート絶縁膜側の表面に隣接して設けられた、又は、前記第１の不純物領域内の前記ゲート絶縁膜に隣接する領域の一部及び前記第１の不純物領域の側面の一部を含む領域に設けられた、前記第１の不純物領域と同じ導電型の第２の不純物領域を有し、該第２の不純物領域の不純物濃度が前記第１の不純物領域の不純物濃度より高い
固体撮像装置。
【請求項２】
前記第１部分／前記第２部分の不純物導入の組み合わせが、ｐ型／ノンドープ、ｎ型／ノンドープ、ｎ型／ｐ型、ｐ型／ｎ型のいずれかである
請求項１記載の固体撮像装置。
【請求項３】
前記画素が複数形成された撮像領域の外に形成された、画素駆動用トランジスタを有し、
前記画素駆動用トランジスタのゲート電極が、基板のチャネル領域の直上に形成された第３部分と、チャネル脇に形成された素子分離領域の一部の領域上に形成された第４部分とを有し、
前記ゲート電極の前記第３部分と前記基板のチャネル領域との間に設けられたゲート絶縁膜を有し、
前記画素駆動用トランジスタの素子分離領域は、前記ゲート電極の前記第４部分の下に、前記ゲート電極の前記第３部分と前記基板のチャネル領域との間に設けられた前記ゲート絶縁膜とは別に設けられた絶縁膜を有する
請求項２記載の固体撮像装置。
【請求項４】
前記素子分離領域は、前記トランジスタの前記ゲート電極の前記第２部分の下以外の領域に形成された前記第１の不純物領域と同じ導電型の第３の不純物領域を含み、
前記第１の不純物領域は前記第３の不純物領域より高濃度である
請求項１記載の固体撮像装置。
【請求項５】
前記素子分離領域は、前記トランジスタの前記ゲート電極の前記第２部分の下以外の領域に形成された前記第１の不純物領域と同じ導電型の第３の不純物領域を含み、
前記第１の不純物領域と前記第３の不純物領域とは、同一工程により一体的に形成されている
請求項１記載の固体撮像装置。
【請求項６】
前記第２の不純物領域が、前記第１の不純物領域内の前記ゲート絶縁膜に隣接する領域の一部及び前記第１の不純物領域の側面の一部を含む領域に設けられた場合、前記第２の不純物領域は少なくとも前記トランジスタのドレイン領域に隣接する素子分離領域に形成されている
請求項１記載の固体撮像装置。
【請求項７】
前記第２の不純物領域が、前記第１の不純物領域内の前記ゲート絶縁膜に隣接する領域の一部及び前記第１の不純物領域の側面の一部を含む領域に設けられた場合、前記第２の不純物領域は分離される２つの素子側から注入された２つの不純物領域を含む
請求項１記載の固体撮像装置。
【請求項８】
前記２つの不純物領域は前記トランジスタのソース−ドレイン間分離不純物注入と同じ工程内で形成される
請求項７記載の固体撮像装置。
【請求項９】
配線と前記ゲート電極とのコンタクト部がトランジスタのチャネル直上に形成されている
請求項１記載の固体撮像装置。
【請求項１０】
配線と前記ゲート電極とのコンタクト部がトランジスタのチャネル脇に延在するゲート電極の前記第２部分の上に形成されている
請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、特に、光電変換により生成された電荷を画素信号に変換する変換部を画素内に含む固体撮像装置、例えば、ＣＭＯＳセンサー等に関する。ここで、ＣＭＯＳセンサーとは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたセンサーである。
また、固体撮像装置の形態としては、ワンチップとして形成された素子状のものでもよく、複数のチップから構成されるものであってもよい。
【背景技術】
【０００２】
一般にＭＯＳ型半導体装置では、素子分離として長くＬＯＣＯＳ（選択酸化）分離が用いられてきたが、近年、微細化のためにＳＴＩ（シャロー・トレンチ・アイソレション）方式の素子分離が用いられるようになってきている。
【０００３】
ＣＭＯＳセンサー等の固体撮像装置においても、同様に素子分離にＳＴＩを採用することが一般的になってきている（特許文献１参照）。固体撮像装置は、画素領域とそれを駆動し信号処理する周辺回路とから成っており、周辺回路の微細化技術を画素領域でも採用している。近年の微細の固体撮像装置の画素の素子分離においても、周辺と同じＳＴＩ素子分離法が用いられることが一般的である。
【０００４】
図２４に、従来のＳＴＩ素子分離による固体撮像装置の要部の断面構造を示す。このＳＴＩ素子分離法を用いた固体撮像装置１は、例えば、ｎ型シリコン基板２にｐ型半導体ウェル領域３が形成され、このｐ型半導体ウェル領域３にトレンチ４が形成されると共にトレンチ４内にシリコン酸化膜５が埋め込まれて、画素内及び隣合う画素間を素子分離する素子分離領域、すなわちＳＴＩ領域６が形成される。このＳＴＩ領域６により、隣合う画素１０Ａ，１０Ｂが分離され、また夫々の画素１０Ａ，１０Ｂ内のフォトダイオードＰＤ、複数のトランジスタ等の相互間が分離される。なお、画素は光電変換部となるフォトダイオードＰＤと複数のトランジスタＴｒで構成される。
【０００５】
フォトダイオードＰＤが、いわゆるｎ型基板２とｐ型半導体ウェル領域３とｎ型電荷蓄積領域７とその表面側の絶縁膜８との界面のｐ＋アキュミュレーション層９とからなるＨＡＤ（Hall Acumulated Diode）構造に形成されている。複数のトランジスタのうち、転送トランジスタは、フォトダイオードＰＤのｎ型電荷蓄積領域７とフローティング・ディフージョン（ＦＤ）となるｎ型のドレイン領域１１間にゲート絶縁膜１２を介して転送ゲート電極１３を形成して構成される。一方ＳＴＩ領域６では、深く埋め込まれたシリコン酸化膜５とｎ型電荷蓄積領域７及びｐ型半導体ウェル領域３との界面に、暗電流や白傷を抑制するためのｐ＋領域１４が形成される。
【０００６】
画素領域の分離技術として上述したＳＴＩ素子分離方式を用いた固体撮像装置では、次のような問題がある。ＳＴＩ素子分離方式は、シリコン基板に深いトレンチ４を形成し、シリコン酸化膜５を埋め込んで素子分離領域６を形成するため、微細な素子分離領域の形成に優れている。しかしながら、深く埋め込まれたシリコン酸化膜５とシリコン基板との熱膨張係数の違いなどから、熱応力に起因した結晶欠陥が入り易いという、問題点がある。そのため、ＳＴＩ形状をテーパーにする等の工夫が行われているが、テーパー状にすることは、フォトダイオードＰＤの領域を狭くすることになり、飽和信号量や感度の低下につながる。
【０００７】
２つ目は、トレンチ４内のシリコン酸化膜５とフォトダイオードＰＤとの界面にあるｐ＋領域１４の存在である。このｐ＋領域１４は、暗電流や白傷を抑制するために、フォトダイオードＰＤ表面のｐ＋アキュミュレーション層９と同程度の不純物濃度にすることが必要である。しかし、３次元的に深さ方向を十分な濃度で覆うことは製造上難しい。また、初期にｐ＋領域１４を形成するため、熱拡散によりｐ＋領域１４がフォトダイオードＰＤ側へ拡がり、フォトダイオードＰＤの面積を狭めてしまい、飽和信号量の低減につながる。
【０００８】
【特許文献１】特開２００２−２７０８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
一方、本出願人は、先に従来のＳＴＩ素子分離方式の問題点を改善した固体撮像装置を提案した。図２０は画素を上面から見た概略図、図２１は図２０のＡーＡ線上の断面図である。この固体撮像装置２１は、図２０に示すように、１つの画素２２が１つのフォトダイオードＰＤと複数のトランジスタＴｒ、本例では転送トランジスタＴｒ１とリセットトランジスタＴｒ２と増幅トランジスタＴｒ３の３つのＭＯＳトランジスタで構成される。なお、３６は転送トランジスタＴｒ１のゲート電極、３７はリセットトランジスタＴｒ２のゲート電極、３８は増幅トランジスタＴｒ３のゲート電極である。
【００１０】
画素２２は、図２１に示すように、例えばｎ型のシリコン半導体基板２３に形成されたｐ型半導体ウェル領域２４に形成される。フォトダイオードＰＤはｐ型半導体ウェル領域２４内のｎ型電荷蓄積領域２５及びその表面のｐ型アキュミュレーション層２６を有して形成される。転送トランジスタＴｒ１は、フォトダイオードＰＤのｎ型電荷蓄積領域２５とフローティング・ディフージョン（ＦＤ）となるｎ型ソース・ドレイン領域（ここではドレイン領域）２６とゲート絶縁膜２７を介して形成された転送ゲート電極３６とで形成される。リセットトランジスタＴｒ２は、同様にｐ型半導体ウェル領域２４内のｎ型ソース・ドレイン領域（ここではドレイン領域）２６及びｎ型ソース・ドレイン領域（ここではソース領域）３９とゲート絶縁膜を介して形成されたゲート電極３７とで形成される。増幅トランジスタＴｒ３は、同様にｐ型半導体ウェル領域２４内のｎ型のソース・ドレイン領域（ここではドレイン領域）３９とソース・ドレイン領域（ここではソース領域）４０とゲート絶縁膜を介して形成されたゲート電極３８とで形成される。素子分離領域３１は、比較的に浅いｐ＋領域３２と比較的に深いｐ領域３３と基板上の薄い酸化膜３４上に形成した厚い酸化膜３５とにより、形成される。
【００１１】
そして、この例では、増幅トランジスタＴｒ３のゲート電極３８と配線とのコンタクトを取るために、ゲート電極３８の延長部３８ａが素子分離領域３１の絶縁膜３５上に延長して形成される。この素子分離領域３１では、拡散層により素子分離が行われ、結晶欠陥による白傷の発生や暗電流発生を抑制しつつ、素子分離領域の幅の縮小化ができるので、フォトダイオード面積が大きく取れ、飽和信号量を増大させることができる。さらに素子分離領域３１においては、表面に厚い酸化膜３５が形成され、この酸化膜３５上に乗り上げるようにゲート電極延長部３８ａが形成されるので、例えば画素内での増幅トランジスタＴｒ３のソース領域４０とゲート電極延長部３８ａとフローティング・ディフージョン（ＦＤ）による寄生ＭＯＳトランジスタの形成が阻止され、正常なセンサ動作が行える。
【００１２】
ところで、この素子分離領域３１では、製造に際して僅かながらシリコン基板にダメージが入る虞れがある。図２２〜図２３に示すように、シリコン基板の半導体ウェル領域２４の表面にシリコン酸化膜２４及びシリコン窒化膜４３を順次成膜した後、素子分離をすべき領域のシリコン窒化膜４３を選択的に、例えばドライエッチングにより除去して凹部４４を形成する（図２２Ａ参照）。このドライエッチングでは、下地のシリコン酸化膜３４も少しエッチングされる場合もあり、また、半導体ウェル領域２４の表面にダメージ４５も入り易い。
次に、シリコン窒化膜４３をマスクに比較的濃度の高いｐ型不純物４７をイオン注入してｐ＋領域３２を形成する（図２２Ｂ参照）。
次に、凹部４４内を含む表面にＣＶＤ法によるシリコン酸化膜４８を成膜し、再度ｐ型不純物４９をイオン注入してｐ＋領域３２に連続して深いｐ領域３３を形成する（図２２Ｃ参照）。
次に、凹部４４内をＣＶＤ法によるシリコン酸化膜５０で埋め込み、例えばＣＭＰ（化学機械研磨）法などで平坦化処理を行う（図２３Ｄ参照）。
次に、シリコン窒化膜４３と共に、その上のシリコン酸化膜４８を選択的に除去してｐ＋領域３２上にのみ絶縁層３５を形成する。このようにして、ｐ領域３２、ｐ＋領域３３及び絶縁層３５により、素子分離領域３１が形成される（図２３Ｅ参照）。
【００１３】
上述の製造工程において、図２２Ａのエッチング工程で半導体ウェル領域２４表面に僅かなダメージ４５が入る恐れがある。このダメージ４５は現状では無視できるが、モバイル機器、例えば携帯電話などに内蔵される固体撮像素子の更なる高解像度化が進むにつれて、上記僅かなダメージ４５も無視できなくなり、特性に影響してくる。また、固体撮像装置においては、画素のトランジスタＴｒのゲート電極に配線が接続される。通常、このゲート電極に対する接続、いわゆるコンタクトは、例えば増幅トランジスタＴｒ３に例を採ると、ゲート電極３８を素子分離領域３１上に延長した延長部分３８ａにおいて行われる。従って、図２１の素子分離構造の場合、ゲート電極の延長部分３８ａは素子分離領域３１の絶縁層３５上に乗り上げて延長されるため、構造的に表面の平坦性が損なわれると共に、構造が複雑化する。
【００１４】
本発明は、上述の点に鑑み、構造を簡素化し、かつ白傷等の発生が抑制される等の特性の向上を図った固体撮像装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明に係る固体撮像装置は、光電変換部と光電変換により生成された電荷を画素信号に変換する変換部とを含む画素を有し、画素内の少なくとも１つのトランジスタのゲート電極の下部に対応した基板上に、ゲート絶縁膜のみが形成されていることを特徴とする。
【００１６】
本発明の固体撮像装置では、トランジスタのゲート電極の下部に対応したチャネル領域及び素子分離領域を含む基板上にはゲート絶縁膜のみが形成されているので、素子分離領域上に延長するゲート電極も平坦に形成される。すなわち、素子分離領域上には厚い絶縁層がない。
厚い絶縁層を有する素子分離等におけるように、エッチングによるダメージが入らないので、暗電流や白傷の発生が抑制される。
【００１７】
本発明に係る固体撮像装置は、  光電変換部と光電変換により生成された電荷を画素信号に変換する変換部とを含む画素を有し、画素内の少なくとも１つのトランジスタのゲート電極がチャネル直上に形成された第１部分と、チャネル脇の基板上に形成された第２部分とを有し、第１部分／第２部分の不純物導入の組み合わせが、ｐ型／ノンドープ、ｎ型／ノンドープ、ｎ型／ｐ型、ｐ型／ｎ型のいずれかであることを特徴とする。
【００１８】
本発明の固体撮像装置では、ゲート電極のチャネル直上の第１部分と、チャネル脇の基板上に延長した第２部分との不純物導入の組み合わせを、上記のように設定することにより、ゲート電極のチャネル直上の第１部分に所要のゲート電圧を印加したとき、チャネル脇の基板上に延長した第２部分にはゲート電圧が印加されない。これにより寄生ＭＯＳトランジスタの形成が阻止される。
【発明の効果】
【００１９】
本発明に係る固体撮像装置によれば、トランジスタのゲート電極の下部に対応した基板上にはゲート絶縁膜のみが形成され、前記基板の例えば素子分離領域に延長したゲート電極が素子分離領域上の絶縁膜に乗り上げることがなく、表面の平坦化ができる。したがって、構造の簡素化を図ることができる。
また、絶縁層を設ける等の分離方式に比べて暗電流や白傷の発生が抑制されることにより、固体撮像装置としての特性を向上することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施の形態を説明する。
【００２１】
図１及び図２に、本発明に係る固体撮像装置の第１実施の形態を示す。図１は画素領域の要部の平面レイアウト、図２Ａ、Ｂ及びＣは図１のＡーＡ線上、ＢーＢ線上及びＣーＣ線上の断面構造を示す。
第１実施の形態に係る固体撮像装置６１は、第１導電型の半導体基板、例えばｎ型シリコン基板６２に第２導電型の例えばｐ型の半導体ウェル領域６３が形成され、このｐ型半導体ウェル領域６３に光電変換部となるフォトダイオードＰＤと複数のトランジスタからなる単位画素６４が複数、２次元的に規則的に配列され、各々の隣合う画素６４間に、また単位画素６４内に、本発明に係る素子分離手段となる素子分離領域６５が形成されて成る。
【００２２】
フォトダイオードＰＤは、シリコン基板表面と絶縁膜６７との界面の第２導電型のｐ型半導体領域、即ちｐ＋アキュミュレーション層６８とその下の光電変換された信号電荷を蓄積する第１導電型のｎ型電荷蓄積領域６９を有してなるＨＡＤ（Hall Acumulated Diode）センサを形成している。
【００２３】
画素６４を構成するトランジスタの数は、各種あるが、本例では  転送トランジスタＴｒ１とリセットトランジスタＴｒ２と増幅トランジスタＴｒ３の３つのＭＯＳトランジスタで構成される。転送トランジスタＴｒ１は、フォトダイオードＰＤの電荷蓄積領域６９と、フローティング・ディフージョン（ＦＤ）となる第１導電型のｎ型ソース・ドレイン領域（ここではドレイン領域）７１と、ゲート絶縁膜７５を介して形成された転送ゲート電極７６とで形成される。リセットトランジスタＴｒ２は、一対のｎ型ソース・ドレイン領域（ここではソース領域）７１及びｎ型ソース・ドレイン領域（ここではドレイン領域）７２と、ゲート絶縁膜７５を介して形成されたリセットゲート電極７７とで形成される。増幅トランジスタＴｒ３は、一対のｎ型ソース・ドレイン領域（ここではドレイン領域）７２及びｎ型ソース・ドレイン領域（ここではソース領域）７３と、ゲート絶縁膜７５を介して形成された増幅ゲート電極７８とで形成される。
【００２４】
図３に、この単位画素６４の等価回路を示す。フォトダイオードＰＤのカソード（ｎ領域）は、転送トランジスタＴｒ１を介して増幅トランジスタＴｒ３のゲートに接続される。この増幅トランジスタＴｒ３のゲートと電気的に繋がったノードをフローティング・ディフージョン（ＦＤ）と呼ぶ。転送トランジスタＴｒ１はフォトダイオードＰＤとＦＵＲＯ（ＦＤ）との間に接続され、ゲートに転送線１０１を介して転送パルスφＴＲＧが与えられることによりオン状態となり、フォトダイオードＰＤで光電変換された信号電荷をフローティング・ディフージョン（ＦＤ）に転送する。
【００２５】
リセットトランジスタＴｒ２は、ドレインが画素電源Ｖｄｄ１に接続され、ソースがフローティング・ディフージョン（ＦＤ）に接続される。リセットトランジスタＴｒ２は、ゲートにリセット線１０２を介してリセットパルスφＲＳＴが与えられことによってオン状態となり、フォトダイオードＰＤからフローティング・ディフージョン（ＦＤ）への信号電荷の転送に先立って、フローティング・ディフージョン（ＦＤ）の電荷を画素電源Ｖｄｄ１に捨てることによりフローティング・ディフージョン（ＦＤ）をリセットする。
【００２６】
増幅トランジスタＴｒ３は、ゲートがフローティング・ディフージョン（ＦＤ）に接続され、ドレインが画素電源Ｖｄｄ２に接続され、ソースが垂直信号１０３に接続される。増幅トランジスタＴｒ３は、リセットトランジスタＴｒ２によってリセットした後のフローティング・ディフージョン（ＦＤ）の電位をリセットレベルとして垂直信号線に出力し、さらに転送トランジスタＴｒ１によって信号電荷を転送した後のフローティング・ディフージョン（ＦＤ）の電位を信号レベルとして垂直信号線１０３に出力する。
【００２７】
画素の駆動に伴い画素電源Ｖｄｄ１が高レベルと低レベルとに切り換えられる影響を受け、増幅トランジスタｔｒ３のドレインは変動する。
【００２８】
そして、本実施の形態においては、素子分離領域６５が、ｐ型半導体ウェル領域６３内に、各トランジスタの第１導電型のｎ型ソース・ドレイン領域７１〜７３と反対導電型のｐ型半導体領域８１を形成して構成される。本例では半導体ウェル領域６３の表面側に比較的浅い高濃度のｐ＋半導体領域８２とこのｐ＋半導体領域８２に連続して素子分離に必要な深さのｐ半導体領域８３で形成される。そして、このｐ型半導体領域８１による素子分離領域上、いわゆるシリコン基板上には、ゲート絶縁膜と同等の膜厚を有する絶縁膜８４が形成される。素子分離領域６５上の絶縁膜８４は、実質的にトランジスタのゲート絶縁膜７５で形成される。素子分離領域６５上では、このゲート絶縁膜７５と同等の絶縁膜８４以外の絶縁膜は形成されない。ゲート電極を取り除いた基板表面は、ゲート絶縁膜のみが形成されているだけであるので、トランジスタの活性領域から素子分離領域の全域にわたり平坦面となる。
【００２９】
尚、素子分離領域６５を構成する不純物領域８１としては、例えば、図１５Ａに示す
ｐ＋不純物領域８２とこれより幅狭のｐ不純物領域８３を有した構成、図１５Ｂに示す同じ幅のｐ＋不純物領域８２とｐ不純物領域８３を有した構成、あるいは図１５Ｃに示すｐ不純物領域８３のみによる構成とすることができる。さらに、素子分離領域６５を構成する不純物領域８１としては、図１５Ｄ、図１５Ｅで示す構成とすることもできる。こ素子分離領域６５の不純物領域８１の構成は、後述の実施の形態においても同様である。
【００３０】
各トランジスタＴｒ１、Ｔｒ２及びＴｒ３のそれぞれのゲート電極７６、７７及び７８は、活性領域であるチャネル領域に対応する第１部分９１と、チャネル領域の脇の基板上、すなわち図１及び図２では素子分離領域６５上に延長する第２部分９２とを有する。従って、ゲート電極の下部における基板上にはゲート絶縁膜のみが形成されることになる。図示の例では素子分離領域６５のゲート電極〔７６〜７８〕下部がゲート絶縁膜と同等の絶縁膜で形成される。第１実施の形態では、ゲート電極の第２部分９２の突出量は僅かで良いが、後述するように必要な部分である。
【００３１】
第１実施の形態では、ゲート電極〔７６、７７〕と配線〔１０１、１０２〕（図３参照）とのコンタクト部８８を、図６Ａに示すように、チャネル領域直上に形成する。固体撮像装置の場合、増幅トランジスタ、リセットトランジスタ、転送トランジスタは基本的にアナログ素子であるので、周辺回路、いわゆるロジック回路でのトランジスタに比べて、ゲート電極幅が広く、チャネル直上のゲート電極にコンタクトを取ることが可能である。ゲー電極［７６，７７］と配線［１０１，１０２］とのコンタクト部８８は、図６Ｂに示すように、素子分離領域６５へ突出したゲー電極上に形成することもできる。
【００３２】
ゲート電極〔７６、７７〕と配線〔１０１、１０２〕のコンタクト部８８をチャネル領域の直上で取ることで、チャネルの外、例えば素子分離領域６５上のコンタクト部を形成る場合に必要であったゲート電極の面積が不要になり、その分、フォトダイオードＰＤ等の面積を大きくできる。また、ゲート電極に対するレイアウトの設計がし易くなる。また、ゲート電極の第２部分９２の突出量が少なくて済むので、寄生ＭＯＳトランジスタとして働かない。
【００３３】
ゲート電極〔７６〜７８〕の第１部分９１と第２部分９２は、異なる材料で形成される。即ち、ゲート電極は、例えばポリシリコン、アモルファスシリコン、本例ではポリシリコンで形成されるが、その際の第１部分９１と第２部分９２の不純物導入を異ならせる。図７〜図１０に、各例を示す。なお、Ｓはソース領域、Ｄはドレイン領域、６５は素子分離領域を示す。
例えば、図７に示すように、ゲート電極〔７６〜７８〕の第１部分９１をｎ型の不純物を導入したポリシリコンで形成し、第２部分９２をｐ型不純物を導入したポリシリコンで形成する（第１部分／第２部分をｎ型／ｐ型で形成する）。
または、図８に示すように、第１部分９１をｐ型の不純物を導入したポリシリコンで形成し、第２部分９２をｎ型不純物を導入したポリシリコンで形成する（第１部分／第２部分をｐ型／ｎ型で形成する）。
または、図９に示すように、第１部分９１をｎ型の不純物を導入したポリシリコンで形成し、第２部分９２をノンドープのポリシリコンで形成する（第１部分／第２部分をｎ型／ノンドープで形成する）。
または、図１０に示すように、第１部分９１をｐ型の不純物を導入したポリシリコンで形成し、第２部分９２をノンドープのポリシリコンで形成する（第１部分／第２部分をｐ型／ノンドープで形成する）。
【００３４】
ゲート電極〔７６〜７８〕がこのような不純物分布を有することにより、図７〜図１０のいずれの構成においても、チャネル直上に対応する第１部分９１に所要のゲート電圧を印加してトランジスタ駆動させても、チャネル脇の部分例えば素子分離領域６５に延在する第２部分９２へはゲート電圧がかからない。すなわち、図７及び図８では第１部分９１と第２分９２に境にｐｎ接合が形成されているので、第１部分９１にゲート電圧を印加しても第２部分９２にゲート電圧はかからない。また、図９及び図１０では第２部分９２がノンドープのポリシリコンで形成されて高抵抗、実質的に絶縁物となっているので、第１部分９１にゲート電圧を印加しても第２部分にゲート電圧はかからない。従って、この第２部分９２を寄生ゲートとした寄生ＭＯＳトランジスタが形成されることがない。これにより、チャネルからチャネル脇（素子分離領域）へ電荷が漏れるのを防ぐことができる。また、ゲート電極〔７６〜７８〕と素子分離領域６５との間の絶縁膜の高さを低くすることができる。この絶縁膜をゲート絶縁膜のみで形成することができる。
【００３５】
この第１部分９１と第２部分９２の作り方は、例えば次のようにして行う。ＣＶＤ法によりポリシリコン膜を堆積し、ゲート電極パターンにパターニングする。このポリシリコン膜の第１部分９１及び第２部分９２の全体にｎ型不純物をイオン注入した後に、第２部分９２及び素子分離領域を含めて選択的にｎ型不純物濃度を相殺する濃度のｐ型不純物をイオン注入する。逆に、多結晶シリコン膜の全体にｐ型不純物イオン注入した後、選択的に第２部分９２及び素子分離領域にｎ型不純物をイオン注入しても良い。これにより、第１部分９１は導電性を有し、第２部分９２は高抵抗領域として形成される。ｎ型不純物とｐ型不純物の濃度が同等であれば、不純物が相殺されてノンドープ領域として形成される。
【００３６】
このとき、ゲート電極が僅かでも素子分離領域上に延長されている必要がある。例えば、図１４に示すように、パターニングずれによりゲート電極となるポリシリコン膜１２１が一対のｎ型ソース・ドレイン領域１２２及び１２３の端部より内側に形成されると、ｐ不純物をイオン注入したときに、ｐ型領域１２４により一対のソース・ドレイン領域１２２及び１２３が短絡してトランジスタとして動作しなくなる。このため、ゲート電極のポリシリコン膜１２１は素子分離領域６５上に僅かでも突出して形成されることが好ましい。
【００３７】
なお、ゲート電極の素子分離領域上への突出量は、ｐ型不純物をイオン注入し、その後の各種の熱処理を経たあとで少なくとも一対のソース・ドレイン領域間のリーク電流量が許容できる範囲であれば良い。一方、素子分離領域のゲート電極下を通してソース・ドレイン領域１２２及び１２３間に僅かなリーク電流があっても、固体撮像装置にとっては無視できることが分かってきた。すなわち、固体撮像装置においては、カラム信号処理回路に相関２重サンプリング回路（ＣＤＳ回路）を有して、リセット信号と信号電荷の信号の差分で画素信号を出力しているので、僅かなリーク電流があっても、リーク電流は減算処理で相殺され、影響しない。
【００３８】
上例の作り方では、ｐ型不純物で打ち返して、ゲート電極の第１部分と第２部分の境界を形成したが、さらにソース・ドレイン領域を形成するための濃度の濃いｎ型不純物のイオン注入でゲート電極の第１部分を含めてイオン注入すれば、さらにゲート電極の第１部分のｎ濃度が高くなる。従って、先のｐ型不純物の打ち返しのときのマスク合せずれがあっても、このソース・ドレイン領域のｎ型不純物のイオン注入でチャネル幅を正確に決めることができる。
【００３９】
第１部分９１と第２部分９２の作り方の他の方法としては、ノンドープのポリシリコン膜を形成し、ゲート電極パターンにパターンする。次に、ｎ型不純物をイオン注入してソース・ドレイン領域と共にゲート電極の第１部分を同時に形成するようになす。この作り方によれば、ｐ型不純物で打ち返す必要がない。
【００４０】
図１６Ａに示すように、トランジスタＴｒのゲート電極７８下のチャネル脇の部分（素子分離領域：破線ハチング部分）８１Ａは、トランジスタ動作させないために、ｐ型不純物をイオン注入して、この領域を高閾値領域とすることができる。また、図１６Ｂに示すように、ゲート電極７８下のチャネル脇の部分（素子分離領域）８１ＡとソースＳ，ドレインＤに隣接する部分（素子分離領域）８１Ｂとを異なる不純物濃度となるように、つまり部分８１Ａを部分８１Ｂより高濃度となるように構成することもできる。
【００４１】
図１７に示すように、トランジスタＴｒのゲート電極７８下のチャネルに隣接する素子分離領域６５の不純物領域８１の形成に際して、たまたまマスクずれにより、チャネル領域から離れて（いわゆるオフセット）素子分離領域６５の不純物領域８１が形成される場合がある。このような場合であっても、トランジスタＴｒをオフするときには、ゲート電極７８に負電圧を印加することにより、オフセット部分２１０でのリーク電流の発生を防ぐことができる。
【００４２】
素子分離領域６５を構成する第２導電型の不純物領域、本例ではｐ型不純物領域としては、図１１に示すように、第１のｐ型不純物領域８１１と、この第１のｐ型不純物領域８１１内または第１のｐ型不純物領域８１１に隣接する第２のｐ型不純物領域８１２とにより形成することができる。第２のｐ不純物領域８１２は、第１の不純物領域８１１より高濃度である。第２のｐ型不純物領域８１２の形成は、第１のｐ型不純物領域８１１を形成した後、第１のｐ型不純物領域８１１上にレジストマスク８５を形成し、ｐ型不純物８６の斜めイオン注入により形成することができる。
【００４３】
このように第１のｐ型不純物領域８１１に加えて、さらに第２の不純物領域８１２を形成するときは、より確実に素子分離を行うことができる。
【００４４】
また、図１２に示すように、第２のｐ型不純物領域８１２は、少なくともトランジスタのドレイン領域に隣接する素子分離領域６５、すなわちその第１のｐ型不純物領域８１１に、斜めイオン注入で形成することができる。特に、ドレインレベルが変動するドレイン領域の素子分離を確実にする。例えばリセットトランジスタＴｒ２のドレイン領域７１には高レベルと低レベルの電源電圧Ｖｄｄ１が印加されるので、リセットトランジスタＴｒ２のドレイン領域７１に隣接する素子分離領域６５に第２のｐ型不純物領域８１２を形成することが望ましい。
【００４５】
尚、図１１において、第１のｐ型不純物領域８１１を省略することもできる。また、第１のｐ型不純物領域８１１を有する場合、有しない場合のいずれにおいても、第２のｐ型不純物領域８１２がｎ型領域８０１を、底部を含めて囲うように形成することもできる。
図１２においても同様に、第２のｐ型不純物領域８１２は、ソース領域７２及びドレイン領域７１を、底部を含めて囲うように形成することもできる。
【００４６】
フォトダイオードＰＤ上には、図１３に示すように、薄いシリコン酸化膜８９、図示の例ではゲート絶縁膜とその上の反射防止膜、例えばシリコン窒化膜９０を形成して構成することが望ましい。シリコン酸化膜９０は、青の感度を良くするためには薄い方が良く、厚さ１〜１０ｎｍ、例えば５ｎｍとすることができる。この反射防止膜を形成することにより、フォトダイオードＰＤへの入射光を効率よく入射することができる。
【００４７】
上述の第１実施の形態に係る固体撮像装置６１によれば、画素６４内のトランジスタＴｒ１、Ｔｒ２及びＴｒ３、少なくともそのうちの１つのトランジスタのゲート電極の下部に対応した素子分離領域上には、ゲート絶縁膜７５と同等の厚みを有する絶縁膜（実質的にゲート絶縁膜）８４のみが形成された構造であり、絶縁膜を埋め込む構成でないので、従来のＳＴＩ構造、構造のように、選択エッチングに起因した欠陥からの暗電流が全く発生しない。
【００４８】
また、先に提案した拡散層分離領域では、表面上に厚い絶縁膜を形成しているので、この素子分離領域上に延長するようにゲート電極を形成した場合、厚い絶縁膜の際の部分にゲート電極材料のポリシリコン残りができる虞れがある。また、この絶縁膜にゲート電極が乗り上げて形成されるなど、微細化するに連れて構造が煩雑になる。しかし、本実施の形態では、素子分離領域上も実質的に同じゲート絶縁膜のみでしか形成されないので、ゲート電極の形成工程で絶縁膜にポリシコン残りはなく、またゲート電極が平坦に形成されるので、微細化して行っても表面の構造を複雑化することなく、簡素化することができる。
【００４９】
素子分離領域６５が、トランジスタのソース・ドレイン領域と反対導電型であるｐ型不純物領域８１で形成されるので、素子分離領域６５上にゲート絶縁膜しか形成されていなくても、隣接画素への電荷漏れを確実に防ぐことができる。また、ｐ型不純物領域で素子分離するので、ＳＴＩ方式の素子分離、厚い絶縁膜を有する素子分離におけるような、エッチングダメージが入らないので、暗電流や白傷の発生を抑制することができる。素子分離領域６４の表面では濃度が高いので、素子分離領域６５上にゲート電極が延長されても、実質的な寄生ＭＯＳトランジスタの形成が阻止される。
【００５０】
ｐ型不純物領域８１を少なくともトランジスタのチャネル領域の脇、即ち素子分離領域に形成するので、トランジスタのゲート電極の電位変動が起こるときに、チャネル領域の脇に電荷が流れることないようにすることができる。
【００５１】
図７〜図１０に示すように、ゲート電極〔７６，７７，７８〕において、チェネル直上の第１部分９１と、チャネル脇の部分上、すなわち素子分離領域６５上の第２部分９２との不純物導入の組み合わせ（つまり第１部分／第２分の不純物分布）を、ｎ型／ｐ型、ｐ型／ｎ型、ｎ型／ノンドープ、ｐ型／ノンドープのいずれかにすることにより、トランジスタを駆動しても素子分離領域６５の部分へのゲート電圧がかからず、チャネル領域から素子分離領域へ電荷が漏れるのを防ぐことが出来る。また、ゲートと基板、すなわち素子分離領域との間の絶縁膜の高さを低くし、ゲート絶縁膜と同じ厚とすることができる。
【００５２】
図１１に示すように、素子分離領域６５を構成するｐ型不純物領域８１として、第１のｐ型不純物領域８１１に加えて、第１のｐ型不純物領域８１１内又はこのｐ型不純物領域８１１に隣接する第２のｐ型不純物領域８１２を形成することにより、より確実に素子分離を行うことができる。
【００５３】
図１２に示すように、第２のｐ型不純物領域８１２を、少なくともトランジスタ、本例ではリセットトランジスタＴｒ２のドレイン領域７１に隣接する素子分離領域６５に形成することにより、ドレイン電圧（電源電圧Ｖｄｄ１）のレベルが変動するドレイン領域の分離を確実にする。
【００５４】
図６Ａに示すように、トランジスタにおけるゲート電極と配線とのコンタクト部８８を、チャネル領域直上に形成することにより、チャネル領域の外でコンタクト部を形成する場合に必要であったゲート電極の延長部分の面積が不要になり、その分、フォトダイオードＰＤの受光面積を大きくすることができる。これにより感度を向上することができる。
【００５５】
図４及び図５に、本発明に係る固体撮像装置の第２実施の形態を示す。図４は画素領域の要部の平面レイアウト、図５Ａ，Ｂ及びＣは図４のＡーＡ線上、ＢーＢ線上及びＣーＣ線上の断面構造を示す。
第２実施の形態に係る固体撮像装置９４は、トランジスタＴｒ１，Ｔｒ２及びＴｒ３のゲート電極７６、７７及び７８の平面レイアウトのパターンが異なる以外は、第１実施の形態と同様である。
【００５６】
第２実施の形態の固体撮像装置９４は、各トランジスタＴｒ１，Ｔｒ２及びＴｒ３のゲート電極７６、７７及び７８がチャネル領域直上から一部素子分離領域６５上に延長して形成される。このゲート電極７６、７７及び７８の各延長部７６ａ，７７ａ，７８ａにおいて、ゲート電極と配線とのコンタクト部８８が形成される。本例ではゲート電極〔７６〜７８〕とその延長部〔７６ａ〜７８ａ〕は同じ導電型不純物が導入されて一体導電膜として形成される。図６Ｃは、例えば増幅トランジスタＴｒ３におけるゲート電極７８と配線とのコンタクト部８８を示す。
その他の構成は、上述した第１実施の形態で説明したと同様の構成を採るので、重複説明は省略する。
【００５７】
第２実施の形態に係る固体撮像装置９４によれば、ゲート電極と配線とのコンタクト部８８を、図６Ｂに示すように、チャネル領域の脇のゲート電極上、すなわち素子分離領域６５上に延長したゲート電極７８の延長部７８ａに形成することにより、コンタクト部形成時におけるダメージの影響をチャネル領域に与えないようにできる。因みにコンタクト部形成時に基板にダメージを与える可能性があるときは、チャネル領域を外してコンタクトすれば、チャネル領域がダメージを受けることが回避される。
その他、第１実施の形態で説明したと同様の構造の簡素化、白傷や暗電流の抑制、寄生ＭＯＳトランジスタの発生阻止、より確実な素子分離、等の効果を奏する。
【００５８】
因みに、図２１に示すように、素子分離領域上に厚い絶縁膜を有する構成では、この絶縁膜上にゲート電極が乗り上げて形成されるので、微細化したときに、ゲート電極の素子分離領域上に対応した延長部にコンタクトを取るスペースが無くなる虞れがある。しかし、第２実施の形態では、素子分離領域のゲート電極の下部にはゲート絶縁膜のみしか形成されず、ゲート電極の延長部は平坦に形成される。従って、微細化して行ったときにも、この延長部においてコンタクトを容易に取ることができる。
【００５９】
なお、図５において、素子分離領域６５を構成するｐ半導体領域８３を省略することもできる。また、ｐ半導体領域８３を設ける場合も、パンチスルーしない程度の濃度のｐ型領域となるように形成することができる。このときのｐ型不純物は、ｐ型半導体ウェル領域６３とは別にイオン注入してコントロールする。図３においても、同様の構成を取り得る。
【００６０】
本発明の実施の形態の他の例としては、上述の実施の形態において、画素が複数形成された撮像領域の外に形成された、画素駆動用素子（例えば周辺回路）を有し、画素駆動用素子の素子分離領域では、そのトランジスタのチャネル脇のゲート電極下にゲート絶縁膜とは別の絶縁膜を有して構成される。
【００６１】
この実施の形態によれば、画素駆動用素子を形成する領域において、ゲート絶縁膜とは別形成した絶縁膜を含む構造によって、より確実に素子分離を行うと共に、撮像エリアにおいてはそのような別形成される絶縁膜を有さず、チャネル脇のゲート電極下にゲート絶縁膜のみを有する構造により素子分離を行うことによって、撮像領域の高画素化、微細化に伴う、別形成絶縁膜の不良が改善される。また、凹凸構造を少なくしてフラットな電極へ容易にコンタクトをとることができ、コンタクト部の場所の制限が減るため、画素内の限られたスペースを有効に使うことができる。
【００６２】
本発明の実施の形態の他の例として、図６Ａ，Ｂ又はＣに示すゲート電極７８のチャネル幅方向に沿った断面構造を図１８に示す。ｐウェル領域６３のチャネル領域（チャネル幅）から素子分離領域のｐ＋不純物領域上に延長するようにゲー絶縁膜７５を介してゲー電極７８が形成される。このとき、チャネル領域に対応する領域Ａと、素子分離領域６５に対応する領域Ｂについてみると、素子分離領域６５に対応した領域Ｂ（トランジスタ）では、その閾値Ｖｔ２がチャネル領域に対応した領域Ａ（トランジスタ）の閾値Ｖｔ１よりも高くして構成することができる。このように構成すると、領域Ｂのトランジスタの能力は、領域Ａのトランジスタの能力と比較して小さいので、領域Ｂのトランジスタは無いに等しくなり、寄生ＭＯＳトランジスタが実質的に形成されない。
【００６３】
図１９Ａ，Ｂに、本発明の他の実施の形態を示す。この実施の形態では、素子分離領域が、分離される２つの素子側から注入されて形成された２つの不純物領域２０５を含むように構成される。すなわち、図１９Ａ，Ｂでは、画素の微細化に伴い、トランジスタＴｒのゲート電極２０１直下のチャネル長Ｓが短くなるので、ソース領域２０２、ドレイン領域２０３に接するチャネル部に局部的に、斜めイオン注入によるｐ層２０４を形成する。この斜めイオン注入によるｐ層２０４の形成工程と同じ工程で、素子分離領域６５に対してレジストマスク２０６を介して、斜めイオン注入による２つのｐ領域２０５を形成する。これによって、ソースとドレイン間のパンチスールが阻止されると同時に、素子分離領域６５も、トランジスタＴｒのチャネル長Ｓと同様に素子分離幅ｄを狭く形成することができ、トランジスタの微細化に対応した、微細構造の素子分離領域６５の形成が可能になる。
【００６４】
前述の図７〜図１０に示す、ゲート電極の第１部分と第２部分の不純物導入の組み合わせを有するゲート電極構造を有する固体撮像装置は、素子分離としてＳＴＩ方式を採用した固体撮像装置にも適用できる。このように、素子分離にＳＴＩ方式を使った場合にも、Ｖｇ−Ｉｄ特性のハンプ（キンク）に対して強くすることができる。
【００６５】
本発明の他の実施の形態としては、同一ゲート電極内にｐ，ｎ、ノンドープ、のいずれか２つ以上の不純物領域が形成され、チャネル部上に対応する第１部分にコンタクト部を形成する電極構造において、少なくとも、その異なる不純物領域（ノンドープを含む）の境界部分に両領域を電気的に接続する、例えば金属シリサイド、金属、その他の導電層が存在しないように構成される。つまり、チャネル部に対応したゲート電極に所要のゲート電圧を印加した場合に、チャネル部脇（素子分離領域）に対応したゲート電極にはゲート電圧が印加されないように構成する。
【００６６】
上例では、本発明を、１つのフォトダイオードと３つのＭＯＳトランジスタで１画素を構成した固体撮像装置に適用したが、画素を構成するＭＯＳトランジスタとしては３トランジスタ以外に、４トランジスタなど必要に応じて所要数のトランジスタで構成した固体撮像装置にも適用できる。また、複数のフォトダイオードに対して例えばリセットトランジスタ、増幅トランジスタ（さらに４トランジスタ構成であれば選択トランジスタも含めて）共通にした構成の固体撮像装置にも適用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る固体撮像装置の第１実施の形態を示す平面レイアウト図である。
【図２】Ａ，Ｂ及びＣ 図１のＡ−Ａ線上、Ｂ−Ｂ線上及びＣ−Ｃ線上の断面図である。
【図３】第１実施の形態の単位画素の等価回路図である。
【図４】本発明に係る固体撮像装置の第２実施の形態を示す平面レイアウト図である。
【図５】Ａ，Ｂ及びＣ 図４のＡ−Ａ線上、Ｂ−Ｂ線上及びＣ−Ｃ線上の断面図である。
【図６】Ａ、Ｂ及びＣそれぞれゲート電極と配線とのコンタクト部の例を示す平面図である。
【図７】Ａ及びＢ トランジスタのゲート電極の一例を示す平面図及び断面図である。
【図８】Ａ及びＢ トランジスタのゲート電極の他の例を示す平面図及び断面図である。
【図９】Ａ及びＢ トランジスタのゲート電極の他の例を示す平面図及び断面図である。
【図１０】Ａ及びＢ トランジスタのゲート電極の他の例を示す平面図及び断面図である。
【図１１】本実施の形態に係る素子分離領域の不純物領域の一例を示す断面図である。
【図１２】本実施の形態に係る素子分離領域の不純物領域の他の例を示す断面図である。
【図１３】本実施の形態に係る反射防止膜を有するフォトダイオード上の例を示す要部の断面図である。
【図１４】本実施の形態の説明に供する要部の平面図である。
【図１５】本発明に係る素子分離領域の不純物領域の構成を示す概略断面図である。
【図１６】Ａ及びＢ 本発明に係る他の実施の形態を示す要部の平面図である。
【図１７】本発明に係る他の実施の形態の説明に供する平面図である。
【図１８】本発明に係る他の実施の形態の説明に供する断面図である。
【図１９】Ａ及びＢ 本発明の他の実施の形態を示す要部の断面図である。
【図２０】比較例に係る固体撮像装置の平面レイアウト図である。
【図２１】図２０のＡ−Ａ線上の断面図である。
【図２２】Ａ〜Ｃ 比較例の素子分離領域の絶縁層の形成工程を示す工程図（その１）である。
【図２３】Ｄ〜Ｅ 比較例の素子分離領域の絶縁層の形成工程を示す工程図（その２）である。
【図２４】従来のＳＩＴ分離方式によるＣＭＯＳ固体撮像素子の要部を示す断面図である。
【符号の説明】
【００６８】
６１、９４・・固体撮像装置、ＰＤ・・フォトダイオード、Ｔｒ１〜Ｔｒ３・・ＭＯＳトランジスタ、６２・・シリコン半導体基板、６３・・半導体ウェル領域、６４・・単位画素、６５・・素子分離領域、６７・・ｐ＋アキュミュレーション層、６９・・ｎ型電荷蓄積領域、７１、７２、７３・・ソース・ドレイン領域、７５・・ゲート絶縁膜、７６〜７８・・ゲート電極、８１・・不純物領域、８１１・・第１の不純物領域、８１２・・第２の不純物領域、８４・・絶縁膜、８８・・コンタクト部、８９・シリコン酸化膜、９０・・シリコン窒化膜、９１・・第１部分、９２・・第２部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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