(57)【特許請求の範囲】
【請求項１】
第１の電源と第１のノードとの間に接続され、第１のクロックと前記第１のクロックを遅延反転させた第２のクロックに基づいて前記第１のノードを充電する第１の充電回路と、
前記第１の電源と第２のノードとの間に接続され、前記第１のノードの電位に応じてオンオフし、前記第２のノードから第１の信号を出力する第１のスイッチング回路と、
前記第２のノードの出力を保持し、前記第１の信号を反転させた第２の信号を出力する状態保持回路と、
前記第１のノードと第３のノードとの間に直列接続されるものであって、前記第１のクロックに応じてオンオフする第２のスイッチング回路及び前記第２の信号と第３の信号との論理レベルに基づく第４の信号応じてオンオフする第３のスイッチング回路と、
前記第２のノードと前記第３のノードとの間に直列接続されるものであって、前記第１のクロックに応じてオンオフする第４のスイッチング回路及び前記第３の信号を反転させた第５の信号に応じてオンオフする第５のスイッチング回路と、
前記第３のノードと第２の電源との間に接続され、前記第２のクロックに応じてオンオフする第６のスイッチング回路と、
を具備する半導体集積回路装置。
【請求項２】
前記第４の信号は、前記第２の信号と前記第３の信号との論理演算によって生成される請求項１に記載の半導体集積回路装置。
【請求項３】
前記状態保持回路は、
前記第２のノードのレベルを反転させて前記第２の信号を出力する第１のインバータと、
前記第２の信号が入力され、前記２のノードに接続される第２のインバータと
を具備する請求項１又は２に記載の半導体集積回路装置。
【請求項４】
第１の電源と第１のノードとの間に接続され、第１のクロックと前記第１のクロックを遅延反転させた第２のクロックに基づいて前記第１のノードを充電する第１の充電回路と、
前記第１の電源と第２のノードとの間に接続され、前記第１のノードの電位に応じてオンオフし、前記第２のノードから第１の信号を出力する第１のスイッチング回路と、
前記第２のノードの出力を保持し、前記第１の信号を反転させた第２の信号を出力する状態保持回路と、
前記第１のノードと第３のノードとの間に直列接続されるものであって、前記第１のクロックに応じてオンオフする第２のスイッチング回路及び前記第２の信号と第３の信号との論理レベルに基づく第４の信号応じてオンオフする第３のスイッチング回路と、
前記第２のノードと前記第３のノードとの間に直列接続されるものであって、前記第１のクロックに応じてオンオフする第４のスイッチング回路及び前記第３の信号を反転させた第５の信号に応じてオンオフする第５のスイッチング回路と、
前記第３のノードと第２の電源との間に接続され、前記第２のクロックに応じてオンオフする第６のスイッチング回路と、
前記第１の電源と前記第１のノードとの間に接続され、前記第４の信号に基づいて前記第１のノードを充電する第２の充電回路と、
を具備する半導体集積回路装置。
【請求項５】
前記状態保持回路は、
前記第２のノードのレベルを反転させて前記第２の信号を出力する第１のインバータと、
前記第２の信号が入力され、前記第２のノードに接続される第２のインバータと
を具備する請求項４に記載の半導体集積回路装置。
【請求項６】
前記第３のスイッチング回路は、前記第４の信号と第６の信号との論理演算結果によってオン，オフ制御され、
前記第５のスイッチング回路は、前記第５の信号と前記第６の信号との論理演算結果によってオン，オフ制御される
請求項５に記載の半導体集積回路装置。
【請求項７】
ソースに第１の電源電圧が入力され、ゲートに第１のクロックが入力され、ドレインが第１のノードに接続される第１のトランジスタと、
ソースに前記第１の電源電圧が入力され、ゲートに前記第１のクロックを遅延反転させた第２のクロックが入力され、ドレインが前記第１のノードに接続される第２のトランジスタと、
ソースに前記第１の電源電圧が入力され、ゲートが前記第１のノードに接続され、ドレインが第２のノードに接続されて、第１の信号を出力する第３のトランジスタと、
入力端が前記第１のノードに接続されて前記第１の信号を反転させた第２の信号を出力する第１のインバータと、
ドレインが前記第１のノードに接続され、ゲートに前記第１のクロックが入力される第４のトランジスタと、
ドレインに前記第４のトランジスタのソースが接続され、ゲートに前記第２の信号と第３の信号との論理レベルに基づく第４の信号が入力され、ソースが第３のノードに接続される第５のトランジスタと、
ドレインが前記第３のノードに接続され、ソースが第２の電源電圧に接続され、ゲートに前記第２のクロックが入力される第６のトランジスタと、
ドレインが前記第２のノードに接続され、ゲートに前記第１のクロックが入力される第７のトランジスタと、
ドレインが前記第７のトランジスタのソースに接続され、ゲートに前記第３の信号を反転させた第５の信号が入力され、ソースが第３のノードに接続される第８のトランジスタと、
入力端が前記第２のノードに接続される第１のインバータと、
入力端が前記第１のインバータの出力端に接続され、出力端が前記第２のノードに接続される第２のインバータと
を具備する半導体集積回路。
【請求項８】
前記第２のインバータは、
ソースに前記第１の電源電圧が入力され、ゲートが前記第１のインバータの出力端に接続される第９のトランジスタと、
ソースが前記第９のトランジスタのドレインに接続され、ゲートに前記第１のクロックが入力され、ドレインが前記第２のノードに接続される第１０のトランジスタと、
ソースが前記第９のトランジスタのドレインに接続され、ゲートに前記第２のクロックが入力され、ドレインが前記第２のノードに接続される第１１のトランジスタと、
ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続される第１２のトランジスタと、
ドレインが前記第１２のトランジスタのソースに接続され、ゲートが前記第１のインバータの出力端に接続され、ソースに前記第２の電源電圧が入力される第１３のトランジスタと
を具備する請求項７に記載の半導体集積回路。
【請求項９】
前記第１及び第２のトランジスタはＰ型のトランジスタであり、
前記第４乃至第８のトランジスタはＮ型のトランジスタである
請求項７に記載の半導体集積回路。
【請求項１０】
ソースに前記第１の電源電圧が入力され、ゲートに前記第１のクロックが入力され、ドレインが前記第６のトランジスタのゲートに接続される第１４のトランジスタと、
ドレインが前記第１４のトランジスタのドレインに接続され、ゲートに前記第１の電源電圧が入力される第１５のトランジスタと、
ドレインが前記第１５のトランジスタのソースに接続され、ゲートに前記第１の電源電圧が入力され、ソースに前記第２の電源電圧が入力される第１６のトランジスタと
により構成される遅延反転回路
を具備する請求項７乃至９のいずれか１つ記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、フリップフロップ回路は、ＬＳＩ等の集積回路において広く用いられている。そして、一般的に、集積回路におけるフリップフロップ回路の消費電力は、集積回路全体の消費電力の多くを占めている。そのため、フリップフロップ回路における消費電力の低減は、集積回路全体における消費電力の低減につながり、その結果、集積回路の発熱を低減することができる。このようなフリップフロップ回路を有する半導体集積回路装置としては、例えば、特許文献１及び非特許文献１において提案されているようなものがある。
【０００３】
特許文献１において提案されている半導体集積回路装置は、クロック制御回路を用い、フリップフロップ回路の入力信号と出力信号とが同一の論理値である場合に、内部クロック信号を一定値に保持してフリップフロップ回路の動作を抑制することにより、消費電力の低減を実現している。
【０００４】
また、非特許文献１において提案されている半導体集積回路装置は、電力が大きく消費される放電経路上に放電制御回路を挿入し、フリップフロップ回路の入力信号と出力信号とが同一の論理値である場合に、放電制御回路を開放状態とし、寄生容量に蓄積された電荷を維持することにより消費電力の低減を実現している。
【０００５】
しかし、特許文献１において提案されている半導体集積回路装置は、クロック制御回路がフリップフロップ回路に対して前述したような動作制御を行うため、クロック−出力遅延及びセットアップ時間が大きくなり、その結果、半導体集積回路装置全体の動作速度が低下してしまうという問題点を有する。
【０００６】
また、非特許文献１において提案されている半導体集積回路装置は、前記放電制御回路が前記放電経路上に挿入されているため、該放電経路における状態遷移のときの電流量が減ることにより回路全体の動作速度が低下してしまい、その結果、回路全体の動作速度を維持するためには、回路のサイズ（トランジスタサイズ）を大きくせざるを得ないという問題点を有する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−０５６６６７号公報
【非特許文献】
【０００８】
【非特許文献１】Ｐｅｉｙｉ Ｚｈａｏ，Ｔａｒｅｋ Ｋ． Ｄａｒｗｉｓｈ，ａｎｄ Ｍａｇｄｙ Ａ． Ｂａｙｏｕｍｉ，  ”Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｌｏｗ−Ｐｏｗｅｒ Ｃｏｎｄｉｔｉｏｎａｌ Ｄｉｓｃｈａｒｇｅ Ｆｌｉｐ−Ｆｌｏｐ”，ＩＥＥＥ ＴＲＡＮＣＥＡＣＴＩＯＮＳ ＯＮ ＶＥＲＹ ＬＡＲＧＥ ＳＣＡＬＥ ＩＮＴＥＧＲＡＴＩＯＮ(ＶＬＳＩ) ＳＹＳＴＥＭＳ，Ｖｏｌ．１２，ＮＯ．５，ＭＡＹ ２００４  ｐ４７７−ｐ４８４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、前述した問題点に鑑みてなされたものであり、動作速度を低下させることなく、かつ、従来と略同程度のサイズの回路構成により、消費電力の低減を図ることができるような半導体集積回路装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体集積回路装置は、第１の電源と第１のノードとの間に接続され、第１のクロックと前記第１のクロックを遅延反転させた第２のクロックに基づいて前記第１のノードを充電する第１の充電回路と、前記第１の電源と第２のノードとの間に接続され、前記第１のノードの電位に応じてオンオフし、前記第２のノードから第１の信号を出力する第１のスイッチング回路と、前記第２のノードの出力を保持し、前記第１の信号を反転させた第２の信号を出力する状態保持回路と、前記第１のノードと第３のノードとの間に直列接続されるものであって、前記第１のクロックに応じてオンオフする第２のスイッチング回路及び前記第２の信号と第３の信号との論理レベルに基づく第４の信号応じてオンオフする第３のスイッチング回路と、前記第２のノードと前記第３のノードとの間に直列接続されるものであって、前記第１のクロックに応じてオンオフする第４のスイッチング回路及び前記第３の信号を反転させた第５の信号に応じてオンオフする第５のスイッチング回路と、前記第３のノードと第２の電源との間に接続され、前記第２のクロックに応じてオンオフする第６のスイッチング回路と、を具備する。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体集積回路装置のブロック図の一例を示す図。
【図２】本発明の実施形態に係る半導体集積回路装置において、図１とは別のブロック図の一例を示す図。
【図３】本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路の具体的な回路構成の一例を示す図。
【図４】本発明の実施形態に係る半導体集積回路装置が有する比較回路の動作の真理値表の一例を示す図。
【図５】本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路の動作の真理値表の一例を示す図。
【図６】図３の半導体集積回路装置の動作タイミングチャート。
【図７】本発明の実施形態に係る半導体集積回路装置が有する比較回路の構成の一例を示すブロック図。
【図８】図７の比較回路における具体的な回路構成の一例を示す図。
【図９】図７に示すような比較回路を有する半導体集積回路装置において、図３に示すようなフリップフロップ回路を採用した場合の回路構成を示す図。
【図１０】本発明の実施形態に係る半導体集積回路装置において、図１及び図７とは別の構成を示すブロック図。
【図１１】図１０の半導体集積回路装置が有する比較回路における具体的な回路構成の一例を示す図。
【図１２】図１０に示すような比較回路を有する半導体集積回路装置において、図３に示すようなフリップフロップ回路を採用した場合の回路構成を示す図。
【図１３】本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路における具体的な回路構成の、図３とは別の一例を示す図。
【図１４】図１３の半導体集積回路装置の動作タイミングチャート。
【図１５】図１３に示すようなフリップフロップ回路を有する半導体集積回路装置において、図７に示すような比較回路を採用した場合の回路構成の一例を示す図。
【図１６】図１３に示すようなフリップフロップ回路を有する半導体集積回路装置において、図１０に示すような比較回路を採用した場合の回路構成の一例を示す図。
【図１７】図９に示す半導体集積回路装置において、比較部を１つ取り除いた場合の回路構成を示す図。
【図１８】図１６に示す半導体集積回路装置において、比較部を１つ取り除いた場合の回路構成を示す図。
【図１９】図１８の半導体集積回路装置の他の例を示す回路図。
【図２０】図１８の半導体集積回路装置の他の例を示す回路図。
【図２１】横軸にデータ遷移率をとり縦軸に電力をとって、図２０の回路における消費電力低減効果を示すグラフ。
【図２２】図１９の遅延反転回路の他の例を示す回路図。
【図２３】図１８の半導体集積回路装置の他の例を示す回路図。
【図２４】図１８の半導体集積回路装置の他の例を示す回路図。
【図２５】半導体集積回路装置の他の例を示す回路図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態を説明する。図１は、本発明の実施形態に係る半導体集積回路装置のブロック図の一例を示す図である。
【００１３】
半導体集積回路装置１は、図１に示すように、比較回路２と、フリップフロップ回路３とからなる。
【００１４】
比較回路２は、入力端部として、半導体集積回路装置１のデータ入力側からデータ信号である信号Ｄを入力するためのノード（以下、Ｄ入力端子と記す）と、信号Ｄの反転信号である信号ＤＢを入力するためのノード（以下、ＤＢ入力端子と記す）と、フリップフロップ回路３からの出力信号である信号Ｑを入力するためのノード（以下、Ｑ入力端子と記す）と、信号Ｑの反転信号である信号ＱＢを入力するためのノード（以下、ＱＢ入力端子と記す）とを有する。さらに、出力端部として、信号Ｄと信号ＱＢとに基づいて、または信号ＤＢと信号Ｑとに基づいて生成される、組合せ信号を構成する信号Ｘを出力するためのノード（以下、Ｘ出力端子と記す）と、信号ＤＢと信号Ｑとに基づいて、または信号Ｄと信号ＱＢとに基づいて生成される、組合せ信号を構成する信号Ｙを出力するためのノード（以下、Ｙ出力端子と記す）とを有する。また、比較回路２の出力端部の各ノードは、フリップフロップ回路３の入力端部に各々接続されている。
【００１５】
なお、図１に示す比較回路２は、図４に示す各真理値に基づく動作を行うように構成されたものとする。図４は、本発明の実施形態に係る半導体集積回路装置が有する比較回路の動作の真理値表の一例を示す図である。
【００１６】
フリップフロップ回路３は、入力端部として、トリガ信号としての信号ＣＰを入力するためのノード（以下、ＣＰ入力端子と記す）と、比較回路２から出力された信号Ｘを入力するためのノード（以下、Ｘ入力端子と記す）と、比較回路２から出力された信号Ｙを入力するためのノード（以下、Ｙ入力端子と記す）とを有する。
【００１７】
また、フリップフロップ回路３は、出力端部として、信号ＣＰに同期し、信号Ｘ及び信号Ｙに基づいて生成される、信号Ｑ及び信号ＱＢを出力するためのノード（以下、各々Ｑ出力端子及びＱＢ出力端子と記す）を有する。Ｑ出力端子及びＱＢ出力端子は、半導体集積回路装置１のデータ出力側に対して信号Ｑ及び信号ＱＢを出力するノードであるとともに、比較回路２のＱ入力端子及びＱＢ入力端子に各々接続されている。
【００１８】
なお、図１に示すフリップフロップ回路３は、図５に示す各真理値に基づく動作を行うように構成されたものとする。図５は、本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路の動作の真理値表の一例を示す図である。
【００１９】
フリップフロップ回路３は、回路内部の所定のノードにプリチャージされた電荷を、図５に示す各真理値に基づく信号Ｘ及び信号Ｙに応じてディスチャージして状態遷移電流を流す。そして、フリップフロップ回路３は、特に、入力される信号Ｘ及び信号Ｙの信号レベルに基づく論理値が所定の組合せである場合においては、該所定のノードにプリチャージされた電荷をディスチャージせずに、すなわち、状態遷移電流を流すことなく、信号Ｑ及び信号ＱＢの出力状態を維持するものとする。例えば、Ｘ入力端子及びＹ入力端子に接続されるトランジスタを、信号レベルが共にＬレベルである信号Ｘ及び信号Ｙが各々Ｘ入力端子及びＹ入力端子に入力されると、状態遷移電流を流すことなく、信号Ｑ及び信号ＱＢの出力状態を維持する。なお、図４および図５に示す真理値表は、このような場合を想定して規定されたものの一例である。
【００２０】
次に、本実施形態における半導体集積回路装置１の作用について説明を行う。図１に示す半導体集積回路装置１の比較回路２は、例えば、信号Ｄと信号Ｑの信号レベルに基づく論理値の比較を行う。信号Ｄと信号Ｑの論理値とが異なっていた場合、信号Ｄ及び信号ＤＢに応じた論理値の組合せを有する信号Ｘ及び信号Ｙを生成して出力する。そして、フリップフロップ回路３は、該信号Ｘ及び該信号Ｙに基づき、所定のパスに状態遷移電流を流すことにより、信号Ｑの状態を変動させる（論理を反転させる）。
【００２１】
一方、信号Ｄの論理値と信号Ｑの論理値とが同一である場合、比較結果に応じた論理値の組合せを有する信号Ｘ及び信号Ｙ、すなわち、Ｌレベルの信号Ｘと、Ｌレベルの信号Ｙとを生成して出力する。そして、フリップフロップ回路３は、該信号Ｘ及び該信号Ｙに基づき、所定のパスに状態遷移電流を流すことなく、信号Ｑ及び信号ＱＢの出力状態を維持する（論理を変化させない）。
【００２２】
従って、信号Ｄにより信号Ｑの出力状態が変動しない場合、すなわち、信号Ｑの論理値と同一の論理値である信号Ｄが入力された場合、フリップフロップ回路３における電力の消費が抑制される。その結果、半導体集積回路装置１は、冗長な内部遷移をなくすことにより、消費電力を低減しつつ動作を行うことができる。
【００２３】
なお、図１に示す半導体集積回路装置１は、信号ＤＢ及び信号ＱＢを用いることなく動作することも可能である。図２は、本発明の実施形態に係る半導体集積回路装置において、図１とは別のブロック図の一例を示す図である。その場合、半導体集積回路装置１は、例えば、図２に示すような構成を有する。また、図２に示す半導体集積回路装置１の作用及び詳細な動作は、前述した、図１に示す半導体集積回路装置１の作用及び動作のうち、信号Ｄ及び信号Ｑに関する部分に包含されているため、詳細な説明は省略する。そのため、図２に示す半導体集積回路装置１は、図１に示す半導体集積回路装置１と同様に、冗長な内部遷移をなくすことにより、消費電力を低減しつつ動作を行うことができる。
【００２４】
また、図１に示す本実施形態における半導体集積回路装置１は、具体的には、例えば、図３に示すような回路として構成される。図３は、本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路の具体的な回路構成の一例を示す図である。
【００２５】
フリップフロップ回路３は、図３に示すように、短パルス生成回路１１を有している。短パルス生成回路１１は、入力される信号ＣＰに基づき、信号ＣＰに比べて狭いパルス幅を有するパルス信号ＣＰＰを出力する回路である。
【００２６】
比較回路２は、比較部２Ａ、２Ｂにより構成されている。比較部２Ａは、入力端部として、Ｄ入力端子と、ＱＢ入力端子と有し、出力端部として、Ｘ出力端子を有する。比較部２Ｂは、入力端部として、ＤＢ入力端子と、Ｑ入力端子とを有し、出力端部として、Ｙ出力端子を有する。
【００２７】
フリップフロップ回路３のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと記す）ＰＭ１は、ノードＡをプリチャージするためのトランジスタであって、ゲートに入力される信号ＣＰＰに基づき、電圧供給端子Ｖｃｃ１に接続されたソースとノードＡに接続されたドレインとの間のソース・ドレイン路を導通（オン）状態または非導通（オフ）状態とする。
【００２８】
Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと記す）ＮＭ１は、ゲートが比較部２ＡのＸ出力端子と接続されている。また、ＮＭＯＳトランジスタＮＭ１は、ゲートに入力される信号Ｘに基づき、後述するＮＭＯＳトランジスタＮＭ２のドレインに接続されたソースとノードＡに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００２９】
ＮＭＯＳトランジスタＮＭ２は、ゲートに入力される信号ＣＰＰに基づき、基準電位端子Ｖｏ１に接続されたソースとＮＭＯＳトランジスタＮＭ１のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００３０】
ＰＭＯＳトランジスタＰＭ１と、ＮＭＯＳトランジスタＮＭ１と、ＮＭＯＳトランジスタＮＭ２とは、電圧供給端子Ｖｃｃ１と基準電位端子Ｖｏ１との間において縦続接続されている。具体的には、ＰＭＯＳトランジスタＰＭ１のソース・ドレイン路が電圧供給端子Ｖｃｃ１とノードＡとの間に接続され、ＮＭＯＳトランジスタＮＭ１のソース・ドレイン路がノードＡとＮＭＯＳトランジスタＮＭ２のドレインとの間に接続され、ＮＭＯＳトランジスタＮＭ２のソース・ドレイン路がＮＭＯＳトランジスタＮＭ１のソースと基準電位端子Ｖｏ１との間に接続されている。
【００３１】
なお、ＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２は、配置を相互に入れ替えて接続されるような構成であっても良い。
【００３２】
ＰＭＯＳトランジスタＰＭ２は、ゲートに接続されたノードＡの電位レベルに基づき、電圧供給端子Ｖｃｃ２に接続されたソースとノードＢに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。ＰＭＯＳトランジスタＰＭ２は、ノードＡの電位がＬレベルである場合にオン状態となり、ノードＢをＨレベルとする。
【００３３】
ＮＭＯＳトランジスタＮＭ３は、ゲートに入力される信号ＣＰＰに基づき、後述するＮＭＯＳトランジスタＮＭ４のドレインに接続されたソースとノードＢに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００３４】
ＮＭＯＳトランジスタＮＭ４は、ゲートが比較部２ＢのＹ出力端子と接続されている。また、ＮＭＯＳトランジスタＮＭ４は、ゲートに入力される信号Ｙに基づき、基準電位端子Ｖｏ２に接続されたソースと、ＮＭＯＳトランジスタＮＭ３のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００３５】
ＰＭＯＳトランジスタＰＭ２と、ＮＭＯＳトランジスタＮＭ３と、ＮＭＯＳトランジスタＮＭ４とは、電圧供給端子Ｖｃｃ２と基準電位端子Ｖｏ２との間において縦続接続されている。具体的には、ＰＭＯＳトランジスタＰＭ２のソース・ドレイン路が電圧供給端子Ｖｃｃ２とノードＢとの間に接続され、ＮＭＯＳトランジスタＮＭ３のソース・ドレイン路がノードＢとＮＭＯＳトランジスタＮＭ４のドレインとの間に接続され、ＮＭＯＳトランジスタＮＭ４のソース・ドレイン路がＮＭＯＳトランジスタＮＭ３のソースと基準電位端子Ｖｏ２との間に接続されている。
【００３６】
なお、ＮＭＯＳトランジスタＮＭ３及びＮＭＯＳトランジスタＮＭ４は、配置を相互に入れ替えて接続されるような構成であっても良い。
【００３７】
フリップフロップ回路３の出力状態維持部３Ａは、一方の入力端が他方の出力端に各々接続されたインバータＩＮＶ１と、インバータＩＮＶ２とからなる。インバータＩＮＶ１の入力端は、ノードＢに接続され、出力端は、ＱＢ出力端子に接続されている。このような構成を有する出力状態維持部３Ａは、ノードＢの電位による信号Ｑ及び信号ＱＢの信号レベルを維持する機能を有している。
【００３８】
フリップフロップ回路３のノードＢは、データ出力側のＱ出力端子に接続され、信号Ｑを出力する。
【００３９】
次に、本実施形態における半導体集積回路装置１の動作について、例えば、具体的な回路構成として、図３に示すようなフリップフロップ回路３を用いた場合について説明する。図６は、図３の半導体集積回路装置の動作タイミングチャートである。なお、以下に記すフリップフロップ回路３の動作は、図６に示すタイムチャートに基づいて行われるものとする。
【００４０】
比較部２Ａは、信号Ｄ及び信号ＱＢの比較結果に基づき、ＮＭＯＳトランジスタＮＭ１のゲートに対して信号Ｘを出力する。また、比較部２Ｂは、信号ＤＢ及び信号Ｑの比較結果に基づき、ＮＭＯＳトランジスタＮＭ４のゲートに対して信号Ｙを出力する。
【００４１】
ノードＡにおいては、信号Ｘ及び信号Ｙの取込みに先立ってプリチャージが行われる。具体的には、ゲートに入力された信号ＣＰＰがＬレベルである期間（以下、プリチャージ期間ともいう）において、ＰＭＯＳトランジスタＰＭ１がオンすることにより、ノードＡと電圧供給端子Ｖｃｃ１とが導通し、ノードＡのプリチャージが行われる。なお、ノードＡにおけるプリチャージが行われた際には、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ３は共にオフ状態になる。そのため、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。すなわち、信号Ｑ及び信号ＱＢは、ノードＢにおける電位に基づき、現在出力されている状態が維持される。
【００４２】
その後、信号ＣＰＰがＨレベルになると（以下、信号ＣＰＰのＨレベル期間を遷移期間ともいう）、ＰＭＯＳトランジスタＰＭ１のソース・ドレイン路がオフになると共に、ＮＭＯＳトランジスタＮＭ２のソース・ドレイン路及びＮＭＯＳトランジスタＮＭ３のソース・ドレイン路がオンする。これにより、ノードＢは、信号Ｘ及び信号Ｙに応じたレベルとなる。
【００４３】
すなわち、信号ＸがＨレベルであり、かつ、信号ＹがＬレベルである場合には、ＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２が共にオンすることにより、状態遷移電流が流れる所定のパスとしてのノードＡと基準電位端子Ｖｏ１とが導通する。これにより、ノードＡにおいてプリチャージされた電荷がディスチャージされ、ＰＭＯＳトランジスタＰＭ２がオンし、ノードＢは電圧供給端子Ｖｃｃ２と導通してＨレベルになる。
【００４４】
また、信号ＸがＬレベルであり、かつ、信号ＹがＨレベルである場合には、ＮＭＯＳトランジスタＮＭ１がオフ状態になるため、ノードＡにおける電位はＨレベルに維持される。なお、この場合、ＰＭＯＳトランジスタＰＭ２がオフ状態になると共に、ＮＭＯＳトランジスタＮＭ３及びＮＭＯＳトランジスタＮＭ４が共にオンする。これにより、ノードＢは基準電位端子Ｖｏ２と導通してＬレベルになる。
【００４５】
なお、信号Ｘ及び信号Ｙが共にＬレベルである場合には、ＮＭＯＳトランジスタＮＭ１に加え、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ４もまたオフ状態になる。そのため、前述したように、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。
【００４６】
従って、図３に示すフリップフロップ回路３は、信号Ｘ及び信号Ｙが共にＬレベルである場合において、ノードＡ及びノードＢにおける電位が共に維持され、その結果、電力の消費を低減させることができる。
【００４７】
なお、本実施形態の半導体集積回路装置１においては、比較回路２を構成する比較部２Ａ及び比較部２Ｂは各々、例えば、図７に示すように、ＡＮＤ論理回路ＡＮＤ１及びＡＮＤ論理回路ＡＮＤ２からなる。図７は、本発明の実施形態に係る半導体集積回路装置が有する比較回路の構成の一例を示すブロック図である。さらに、ＡＮＤ論理回路ＡＮＤ１及びＡＮＤ論理回路ＡＮＤ２は、具体的な回路構成として、例えば、図８に示すような回路構成を有する。図８は、図７の比較回路における具体的な回路構成の一例を示す図である。
【００４８】
比較部２Ａは、トランスミッションゲートＴＧ１と、ＮＭＯＳトランジスタＮＭ１１とからなる。トランスミッションゲートＴＧ１は、入力端がＤ入力端子に接続され、また、出力端がＸ入力端子に接続されている。また、正相制御端に信号ＱＢが入力され、逆相制御端に信号Ｑが入力される。そのため、トランスミッションゲートＴＧ１は、例えば、信号ＱＢがＨレベルである場合にオンして信号ＤをＸ入力端子に対して通過させる。
【００４９】
ＮＭＯＳトランジスタＮＭ１１は、ゲートに接続されたＱ入力端子から入力される信号Ｑに基づき、基準電位端子Ｖｏ１１に接続されたソースと、図８に示すノードＣに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００５０】
例えば、信号ＱＢがＨレベルである場合、すなわち、信号ＱがＬレベルである場合、ＮＭＯＳトランジスタＮＭ１１はオフ状態となり、トランスミッションゲートＴＧ１から出力された信号ＤをＸ入力端子に対して出力させる。一方、信号ＱＢがＬレベルである場合、すなわち、信号ＱがＨレベルである場合、ＮＭＯＳトランジスタＮＭ１１はオン状態であり、トランスミッションゲートＴＧ１はオフ状態である。このとき、Ｘ入力端子に入力される信号ＸはＬレベルとなる。
【００５１】
図８の比較部２Ａは、以上に述べたような動作を行うことにより、信号Ｄ及び信号ＱＢが入力されるＡＮＤ論理回路としての機能を有する。
【００５２】
また、比較部２Ｂは、トランスミッションゲートＴＧ２と、ＮＭＯＳトランジスタＮＭ１２とからなる。
【００５３】
トランスミッションゲートＴＧ２は、入力端がＤＢ入力端子に接続され、出力端がＹ入力端子に接続されている。また、正相制御端に信号Ｑが入力され、逆相制御端に信号ＱＢが入力される。そのため、トランスミッションゲートＴＧ２は、例えば、信号ＱがＨレベルである場合にオンして信号ＤＢをＹ入力端子に対して通過させる。
【００５４】
ＮＭＯＳトランジスタＮＭ１２は、ゲートに接続されたＱＢ入力端子から入力される信号ＱＢに基づき、基準電位端子Ｖｏ１２に接続されたソースと、図８に示すノードＤに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００５５】
例えば、信号ＱＢがＬレベルである場合、すなわち、信号ＱがＨレベルである場合、ＮＭＯＳトランジスタＮＭ１２はオフ状態となり、トランスミッションゲートＴＧ２から出力された信号ＤＢをＹ入力端子に対して出力させる。一方、信号ＱＢがHレベルである場合、すなわち、信号ＱがLレベルである場合、ＮＭＯＳトランジスタＮＭ１２はオン状態であり、また、トランスミッションゲートＴＧ２はオフ状態である。このとき、Ｙ入力端子に入力される信号ＹはＬレベルとなる。
【００５６】
比較部２Ｂは、以上に述べたような動作を行うことにより、信号ＤＢ及び信号Ｑが入力されるＡＮＤ論理回路としての機能を有する。
【００５７】
図８に示す比較回路２は、トランスミッションゲートＴＧ１及びトランスミッションゲートＴＧ２を用いたＡＮＤ論理回路ＡＮＤ１及びＡＮＤ論理回路ＡＮＤ２により構成されている。本実施形態のＡＮＤ論理回路は、３個のトランジスタが使用されている。そのため、図８に示す比較回路２は、一般的に６個のトランジスタにより構成されるＡＮＤ論理回路に比べ、使用されるトランジスタの数を削減することができる。また、これら３個のトランジスタは、非特許文献１において開示されている放電制御回路を構成するトランジスタよりも小さいサイズにより構成することができる。そのため、図８に示す回路構成を有する比較回路２を採用した半導体集積回路装置１は、高速動作を可能にしつつ、回路のサイズを縮小することができる。
【００５８】
また、図７に示す、比較部２Ａ及び比較部２ＢがＡＮＤ論理回路ＡＮＤ１及びＡＮＤ論理回路ＡＮＤ２からなるような半導体集積回路装置１は、フリップフロップ回路３として、例えば、図３に示すようなフリップフロップ回路３を採用するものであっても良い。図９は、図７に示すような比較回路を有する半導体集積回路装置において、図３に示すようなフリップフロップ回路を採用した場合の回路構成を示す図である。その場合、半導体集積回路装置１は、図９に示すような回路構成を有する。そして、図９に示すフリップフロップ回路３においては、短パルス生成回路１１は、信号ＣＰを遅延及び反転させて出力する遅延反転回路１１ａと、信号ＣＰ及び遅延反転回路１１ａの出力に基づき、信号ＣＰＰを生成して出力するＡＮＤ論理回路ＡＮＤ１１とを有する。
【００５９】
なお、図９に示す半導体集積回路装置１の作用及び詳細な動作は、以上に述べた、図３に関する説明等の内容に包含されるため、詳細な説明は省略する。そのため、図９に示す半導体集積回路装置１は、図３に示す半導体集積回路装置１と同様に、信号Ｘ及び信号Ｙが共にＬレベルである場合において、ノードＡ及びノードＢにおける電位が共に維持され、その結果、電力の消費を低減させることができる。
【００６０】
また、本実施形態の半導体集積回路装置１の比較回路２は、例えば、信号ＤＢを用いない回路構成により構成されるものであっても良い。図１０は、本発明の実施形態に係る半導体集積回路装置において、図１及び図７とは別の構成を示すブロック図である。この場合、例えば、図１０に示すように、比較回路２は、ＡＮＤ論理回路ＡＮＤ３により構成された比較部２Ｃと、ＮＯＲ論理回路ＮＯＲ１により構成された比較部２Ｄからなる。さらに、ＡＮＤ論理回路ＡＮＤ３及びＮＯＲ論理回路ＮＯＲ１は、具体的な回路構成として、例えば、図１１に示すような回路構成を有する。図１１は、図１０の半導体集積回路装置が有する比較回路における具体的な回路構成の一例を示す図である。
【００６１】
図１１に示す比較部２Ｃは、トランスミッションゲートＴＧ３と、ＮＭＯＳトランジスタＮＭ２１とからなる。トランスミッションゲートＴＧ３は、入力端がＤ入力端子に接続され、出力端がＸ入力端子に接続されている。また、正相制御端に信号ＱＢが入力され、逆相制御端に信号Ｑが入力される。そのため、トランスミッションゲートＴＧ３は、例えば、信号ＱＢがＨレベルである場合にオンして信号ＤをＸ入力端子に対して通過させる。
【００６２】
ＮＭＯＳトランジスタＮＭ２１は、ゲートに接続されたＱ入力端子から入力される信号Ｑに基づき、基準電位端子Ｖｏ２１に接続されたソースと、図１１に示すノードＥに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００６３】
例えば、信号ＱＢがＨレベルである場合、すなわち、信号ＱがＬレベルである場合、ＮＭＯＳトランジスタＮＭ２１はオフ状態となり、トランスミッションゲートＴＧ３から出力された信号ＤをＸ入力端子に対して出力させる。一方、信号ＱＢがＬレベルである場合、すなわち、信号ＱがＨレベルである場合、ＮＭＯＳトランジスタＮＭ２１はオン状態であり、また、トランスミッションゲートＴＧ３はオフ状態である。このとき、Ｘ入力端子に入力される信号ＸはＬレベルとなる。
【００６４】
比較部２Ｃは、以上に述べたような動作を行うことにより、信号Ｄ及び信号ＱＢが入力されるＡＮＤ論理回路としての機能を有する。
【００６５】
比較部２Ｄは、ＰＭＯＳトランジスタＰＭ２１と、ＰＭＯＳトランジスタＰＭ２２と、ＮＭＯＳトランジスタＮＭ２２と、ＮＭＯＳトランジスタＮＭ２３とからなる。
【００６６】
ＰＭＯＳトランジスタＰＭ２１は、ゲートに接続されたＱＢ入力端子から入力される信号ＱＢに基づき、電圧供給端子Ｖｃｃ２１に接続されたソースとＰＭＯＳトランジスタＰＭ２２のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００６７】
ＰＭＯＳトランジスタＰＭ２２は、ゲートに接続されたＤ入力端子から入力される信号Ｄに基づき、ＰＭＯＳトランジスタＰＭ２１のドレインに接続されたソースと、ＮＭＯＳトランジスタＮＭ２２のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００６８】
なお、ＰＭＯＳトランジスタＰＭ２１と、ＰＭＯＳトランジスタＰＭ２２とは、電圧供給端子Ｖｃｃ２１とノードＦとの間において縦続接続されている。
【００６９】
ＮＭＯＳトランジスタＮＭ２２は、ゲートに接続されたＤ入力端子から入力される信号Ｄに基づき、基準電位端子Ｖｏ２２に接続されたソースとフリップフロップ回路３のＹ入力端子に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００７０】
ＮＭＯＳトランジスタＮＭ２３は、ゲートに接続されたＱＢ入力端子から入力される信号ＱＢに基づき、基準電位端子Ｖｏ２３に接続されたソースと、ＮＭＯＳトランジスタＮＭ２２のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００７１】
例えば、信号ＱＢがＬレベルである場合には、ＰＭＯＳトランジスタＰＭ２１はオン状態となり、ＮＭＯＳトランジスタＮＭ２３はオフ状態となる。そして、信号ＤがＬレベルになる場合においては、ＰＭＯＳトランジスタＰＭ２２がオン状態となり、ＮＭＯＳトランジスタＮＭ２２がオフ状態となる。このとき、フリップフロップ回路３には、Ｈレベルの信号Ｙが出力される。一方、信号ＤがＨレベルになると、ＰＭＯＳトランジスタＰＭ２２がオフ状態となり、ＮＭＯＳトランジスタＮＭ２２がオン状態となる。このとき、フリップフロップ回路３には、Ｌレベルの信号Ｙが出力される。
【００７２】
また、信号ＱＢがＨレベルである場合には、ＰＭＯＳトランジスタＰＭ２１はオフ状態となり、また、ＮＭＯＳトランジスタＮＭ２３はオン状態となる。このときは、信号Ｄの状態にかかわらず、フリップフロップ回路３には、Ｌレベルの信号Ｙが出力される。
【００７３】
図１１の比較部２Ｄは、以上に述べたような動作を行うことにより、信号Ｄ及び信号ＱＢが入力されるＮＯＲ論理回路としての機能を有する。
【００７４】
また、図１０に示す比較回路２からなるような半導体集積回路装置１は、フリップフロップ回路３として、例えば、図９に示すようなフリップフロップ回路３を採用するものであっても良い。
【００７５】
図１２は、図１０に示すような比較回路を有する半導体集積回路装置において、図３に示すようなフリップフロップ回路を採用した場合の回路構成を示す図である。図１２に示すフリップフロップ回路３においては、短パルス生成回路１１は、信号ＣＰを遅延及び反転させて出力する遅延反転回路１１ａと、信号ＣＰ及び遅延反転回路１１ａの出力に基づき、信号ＣＰＰを生成して出力するＡＮＤ論理回路ＡＮＤ１１とを有する。なお、図１２に示す半導体集積回路装置１の作用及び詳細な動作は、以上に述べた、図３に関する説明等の内容に包含されるため、詳細な説明は省略する。図１２に示す半導体集積回路装置１は、図３に示す半導体集積回路装置１と同様に、信号Ｘ及び信号Ｙが共にＬレベルである場合において、ノードＡにおける電位及びノードＢにおける電位が共に維持され、その結果、電力の消費を低減させることができる。
【００７６】
さらに、他の例として、フリップフロップ回路は、例えば、一部変更及び追加を行ったような、図１３に示すようなフリップフロップ回路３ｂとして構成されても良い。図１３は、本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路における具体的な回路構成の、図３とは別の一例を示す図である。
【００７７】
図１３に示すフリップフロップ回路３ｂにおいては、フリップフロップ回路３において設けられていた短パルス生成回路１１が取り除かれている。また、フリップフロップ回路３ｂのＮＭＯＳトランジスタＮＭ４１は、ゲートに入力される信号ＣＰに基づき、後述するＮＭＯＳトランジスタＮＭ４２のドレインに接続されたソースとノードＡに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００７８】
ＮＭＯＳトランジスタＮＭ４２は、ゲートが比較部２ＡのＸ出力端子と接続されている。また、ゲートに入力される信号Ｘに基づき、ノードＩを介して後述するＮＭＯＳトランジスタＮＭ４３のドレインに接続されたソースとＮＭＯＳトランジスタＮＭ４１のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００７９】
ＮＭＯＳトランジスタＮＭ４３は、ゲートに入力される信号ＣＰＢに基づき、基準電位端子Ｖｏ４１に接続されたソースと、ノードＩに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。なお、信号ＣＰＢは、フリップフロップ回路３ｂが有する図示しないインバータから構成される遅延反転回路に入力された信号ＣＰに基づいて生成され、信号ＣＰに対して遅延して出力される、信号ＣＰの反転信号である。
【００８０】
ＰＭＯＳトランジスタＰＭ４１は、ゲートに入力される信号ＣＰＢに基づき、電圧供給端子Ｖｃｃ４１に接続されたソースと、ノードＡ（ＰＭＯＳトランジスタＰＭ２のゲート）に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そして、信号ＣＰＢがＬレベルの場合、ＰＭＯＳトランジスタＰＭ４１はオン状態となり、ノードＡをＨレベルにプリチャージする。すなわち、ＰＭＯＳトランジスタＰＭ１及びＰＭＯＳトランジスタＰＭ４１は、共にノードＡをプリチャージする機能を有している。
【００８１】
ＮＭＯＳトランジスタＮＭ４は、ゲートが比較部２ＢのＹ出力端子と接続されている。また、ゲートに入力される信号Ｙに基づき、ノードＩを介してＮＭＯＳトランジスタＮＭ４３のドレインに接続されたソースと、ＮＭＯＳトランジスタＮＭ３のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００８２】
次に、本実施形態において、図１３に示すようなフリップフロップ回路３ｂを採用した際の半導体集積回路装置１の作用について説明を行う。図１４は、図１３の半導体集積回路装置の動作タイミングチャートである。なお、以下に記すフリップフロップ回路３ｂの動作は、図１４に示すタイムチャートに基づいて行われるものとする。
【００８３】
比較部２Ａは、入力された信号Ｄ及び信号ＱＢの比較結果に基づき、ＮＭＯＳトランジスタＮＭ４２のゲートに対して信号Ｘを出力する。また、比較部２Ｂは、入力された信号ＤＢ及び信号Ｑの比較結果に基づき、ＮＭＯＳトランジスタＮＭ４のゲートに対して信号Ｙを出力する。
【００８４】
ノードＡにおいては、信号Ｘ及び信号Ｙの取込みに先立ってプリチャージが行われる。具体的には、ゲートに入力された信号ＣＰがＬレベルである期間において、ＰＭＯＳトランジスタＰＭ１がオンすることにより、ノードＡのプリチャージが行われる。なお、ノードＡにおけるプリチャージが行われた際には、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ３は共にオフ状態になる。このとき、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。すなわち、信号Ｑ及び信号ＱＢは、ノードＢにおける電位に基づき、現在出力されている状態が維持される。
【００８５】
その後、信号ＣＰがＨレベルになると、信号ＣＰＢは、図示しない遅延反転回路から信号ＣＰに対して遅延及び反転して出力されるため、図１４に示すように、信号ＣＰがＨレベルとなった後においても、所定の時間だけＨレベルを保持する。
【００８６】
信号ＣＰ及び信号ＣＰＢが共にＨレベルである状態（遷移期間）においては、ＰＭＯＳトランジスタＰＭ１及びＰＭＯＳトランジスタＰＭ４１がオフ状態になると共に、ＮＭＯＳトランジスタＮＭ４１と、ＮＭＯＳトランジスタＮＭ３と、ＮＭＯＳトランジスタＮＭ４３とがオン状態となる。このとき、ノードＢは、ＮＭＯＳトランジスタＮＭ４２のゲートに入力される信号Ｘ及びＮＭＯＳトランジスタＮＭ４のゲートに入力される信号Ｙに応じたレベルとなる。
【００８７】
すなわち、信号ＸがＨレベルであり、かつ、信号ＹがＬレベルである場合には、ＮＭＯＳトランジスタＮＭ４１と、ＮＭＯＳトランジスタＮＭ４２と、ＮＭＯＳトランジスタＮＭ４３とがオン状態となることにより、ノードＡと基準電位端子Ｖｏ４１とが導通する。このとき、ノードＡにおいてプリチャージされた電荷がディスチャージされ、ＰＭＯＳトランジスタＰＭ２がオンし、ノードＢは電圧供給端子Ｖｃｃ２と導通してＨレベルになる。
【００８８】
また、信号ＸがＬレベルであり、かつ、信号ＹがＨレベルである場合には、ＮＭＯＳトランジスタＮＭ４２がオフ状態になるため、ノードＡはＨレベルに維持される。なお、この場合、ＰＭＯＳトランジスタＰＭ２がオフ状態になると共に、ＮＭＯＳトランジスタＮＭ３と、ＮＭＯＳトランジスタＮＭ４と、ＮＭＯＳトランジスタＮＭ４３とがオン状態となる。これにより、ノードＢは基準電位端子Ｖｏ４１と導通してＬレベルになる。
【００８９】
なお、信号Ｘ及び信号Ｙが共にＬレベルである場合には、ＮＭＯＳトランジスタＮＭ４２に加え、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ４もまたオフ状態になる。そのため、前述したように、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。
【００９０】
その後、Ｌレベルの信号ＣＰＢが出力されると、ＰＭＯＳトランジスタＰＭ４１がオン状態になると共に、ＮＭＯＳトランジスタＮＭ４３がオフ状態となる。そのため、ノードＡは電圧供給端子Ｖｃｃ４１によりプリチャージされてＨレベルになる。また、ノードＡがプリチャージされると、ＰＭＯＳトランジスタＰＭ２がオフ状態となる。そのため、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。
【００９１】
従って、図１３に示すフリップフロップ回路３ｂは、信号Ｘ及び信号Ｙが共にＬレベルである場合において、ノードＡ及びノードＢにおける電位が共に維持され、その結果、電力の消費を低減させることができる。
【００９２】
ところで、信号ＣＰ及び信号ＣＰＢが共にＨレベルとなる遷移期間の前の期間に、信号ＣＰをＬレベルにしてノードＡをプリチャージするプリチャージ期間が設定される。このプリチャージ期間においては、図１４に示すように、信号ＣＰＢは、Ｈレベルである。従って、プリチャージ期間において、ＮＭＯＳトランジスタＮＭ４３はオンであり、ノードＩの電荷が放電される。これにより、遷移期間の開始時においてはノードＩの寄生容量には電荷が蓄積されておらず、遷移期間の開始直後において、ノードＡの電荷をノードＩまで高速に流すことができ、ノードＡの放電を高速に行うことができる。これにより、遷移期間の開始から比較的短時間でノードＢを充電することができる。
【００９３】
このように、図１３の回路によれば、遷移を高速化して、フリップフリップ動作を高速化させることができるという利点を有する。
【００９４】
なお、図１３に示す半導体集積回路装置１は、略同様の作用および効果を有するものとして、例えば、比較部２Ａ及び比較部２ＢがＡＮＤ論理回路ＡＮＤ１及びＡＮＤ論理回路ＡＮＤ２からなるような、図１５に示す半導体集積回路装置１として構成されるものであっても良い。図１５は、図１３に示すようなフリップフロップ回路を有する半導体集積回路装置において、図７に示すような比較回路を採用した場合の回路構成の一例を示す図である。また、図１３に示す半導体集積回路装置１は、略同様の作用および効果を有するものとして、例えば、フリップフロップ回路３ｂに対して信号Ｘを出力する比較部２ＣがＡＮＤ論理回路ＡＮＤ３からなり、フリップフロップ回路３ｂに対して信号Ｙを出力する比較部２ＤがＮＯＲ論理回路ＮＯＲ１からなるような、図１６に示す半導体集積回路装置１として構成されるものであっても良い。図１６は、図１３に示すようなフリップフロップ回路を有する半導体集積回路装置において、図１０に示すような比較回路を採用した場合の回路構成の一例を示す図である。
【００９５】
また、他の例として、図９に示す半導体集積回路装置１は、例えば、ＮＭＯＳトランジスタＮＭ４のゲートに対して信号Ｙを出力する比較部２Ｂを取り除き、ＮＭＯＳトランジスタＮＭ４のゲートに信号ＤＢが入力されるような、図１７に示すような回路として構成されても良い。図１７は、図９に示す半導体集積回路装置において、比較部を１つ取り除いた場合の回路構成を示す図である。
【００９６】
次に、図１７に示す半導体集積回路装置１の動作について説明を行う。比較部２Ａは、入力された信号Ｄ及び信号ＱＢの比較結果に基づき、ＮＭＯＳトランジスタＮＭ１のゲートに対して信号Ｘを出力する。また、ＮＭＯＳトランジスタＮＭ４のゲートには、信号ＤＢが入力される。
【００９７】
ノードＡにおいては、信号Ｘ及び信号ＤＢの取込みに先立ってプリチャージが行われる。具体的には、ゲートに入力された信号ＣＰＰがＬレベルである期間において、ＰＭＯＳトランジスタＰＭ１がオンすることにより、ノードＡと電圧供給端子Ｖｃｃ１とが導通し、ノードＡのプリチャージが行われる。なお、ノードＡにおけるプリチャージが行われた際には、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ３は共にオフ状態になる。そのため、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。すなわち、信号Ｑ及び信号ＱＢは、ノードＢにおける電位に基づき、現在出力されている状態が維持される。
【００９８】
その後、信号ＣＰＰがＨレベルになると、ＰＭＯＳトランジスタＰＭ１がオフ状態になると共に、ＮＭＯＳトランジスタＮＭ２及びＮＭＯＳトランジスタＮＭ３がオンする。これにより、ノードＢは、信号Ｘ及び信号ＤＢに応じたレベルとなる。
【００９９】
すなわち、信号ＸがＨレベルであり、かつ、信号ＤＢがＬレベルである場合には、ＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２が共にオンすることにより、ノードＡと基準電位端子Ｖｏ１とが導通する。これにより、ノードＡにおいてプリチャージされた電荷がディスチャージされると、ＰＭＯＳトランジスタＰＭ２がオンし、ノードＢは電圧供給端子Ｖｃｃ２と導通してＨレベルになる。
【０１００】
また、信号ＸがＬレベルであり、かつ、信号ＤＢがＨレベルである場合には、ＮＭＯＳトランジスタＮＭ１がオフ状態になるため、ノードＡにおける電位はＨレベルに維持される。なお、この場合、ＰＭＯＳトランジスタＰＭ２がオフ状態になると共に、ＮＭＯＳトランジスタＮＭ３及びＮＭＯＳトランジスタＮＭ４が共にオンする。これにより、ノードＢは基準電位端子Ｖｏ２と導通してＬレベルになる。
【０１０１】
なお、信号Ｘ及び信号ＤＢが共にＬレベルである場合には、ＮＭＯＳトランジスタＮＭ１に加え、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ４もまたオフ状態になる。そのため、前述したように、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。
【０１０２】
従って、図１７に示す半導体集積回路装置１は、信号ＤがＨレベルであり、かつ、信号ＱがHレベルである場合、すなわち、信号ＸがＬレベルであり、かつ、信号ＤＢがＬレベルである場合に、信号ＣＰＰがＬレベルからＨレベルに変化したとしても、ノードＡ及びノードＢの電位は共に変化しない。つまり、充放電がなく、冗長な内部遷移が生じない。また、信号ＤがＬレベルであり、かつ、信号ＱがＬレベルである場合、すなわち、信号ＸがＬレベルであり、かつ、信号ＤＢがＨレベルである場合に、信号ＣＰＰがＬレベルからＨレベルに変化したとしても、ノードＡ及びノードＢの電位は共に変化しない。つまり、充放電がなく、冗長な内部遷移が生じない。その結果、図１７に示す半導体集積回路装置１は、図９に示す半導体集積回路装置１と略同等の電力低減作用を、比較部２Ｂを省略することにより、より小さな回路サイズにおいて実現することができる。
【０１０３】
また、他の例として、図１６に示す半導体集積回路装置１は、例えば、ＮＭＯＳトランジスタＮＭ４のゲートに対して信号Ｙを出力する比較部２Ｄを取り除き、ＮＭＯＳトランジスタＮＭ４のゲートに信号ＤＢが入力されるような、図１８に示すような回路として構成されても良い。図１８は、図１６に示す半導体集積回路装置において、比較部を１つ取り除いた場合の回路構成を示す図である。
【０１０４】
次に、図１８に示す半導体集積回路装置１の動作について説明を行う。比較部２Ｃは、入力された信号Ｄ及び信号ＱＢの比較結果に基づき、ＮＭＯＳトランジスタＮＭ４２のゲートに対して信号Ｘを出力する。また、ＮＭＯＳトランジスタＮＭ４のゲートには、信号ＤＢが入力される。
【０１０５】
ノードＡにおいては、信号Ｘ及び信号ＤＢの取込みに先立ってプリチャージが行われる。具体的には、ゲートに入力された信号ＣＰがＬレベルである期間において、ＰＭＯＳトランジスタＰＭ１がオンすることにより、ノードＡのプリチャージが行われる。なお、ノードＡにおけるプリチャージが行われた際には、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ３は共にオフ状態になる。そのため、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。すなわち、信号Ｑ及び信号ＱＢは、ノードＢにおける電位に基づき、現在出力されている状態が維持される。
【０１０６】
その後、信号ＣＰがＨレベルになると、信号ＣＰＢは、図示しない遅延反転回路から信号ＣＰに対して遅延及び反転して出力されるため、信号ＣＰがＨレベルとなった後においても、所定の時間だけＨレベルを保持する。
【０１０７】
信号ＣＰ及び信号ＣＰＢが共にＨレベルである状態においては、ＰＭＯＳトランジスタＰＭ１及びＰＭＯＳトランジスタＰＭ４１がオフ状態になると共に、ＮＭＯＳトランジスタＮＭ４１と、ＮＭＯＳトランジスタＮＭ３と、ＮＭＯＳトランジスタＮＭ４３とがオン状態となる。これにより、ノードＢは、信号Ｘ及び信号ＤＢに応じたレベルとなる。
【０１０８】
すなわち、信号ＸがＨレベルであり、かつ、信号ＤＢがＬレベルである場合には、ＮＭＯＳトランジスタＮＭ４１と、ＮＭＯＳトランジスタＮＭ４２と、ＮＭＯＳトランジスタＮＭ４３とがオン状態となることにより、ノードＡと基準電位端子Ｖｏ４１とが導通する。これにより、ノードＡにおいてプリチャージされた電荷がディスチャージされると、ＰＭＯＳトランジスタＰＭ２がオンし、ノードＢは電圧供給端子Ｖｃｃ２と導通してＨレベルになる。
【０１０９】
また、信号ＸがＬレベルであり、かつ、信号ＤＢがＨレベルである場合には、ＮＭＯＳトランジスタＮＭ４２がオフ状態になるため、ノードＡはＨレベルに維持される。なお、この場合、ＰＭＯＳトランジスタＰＭ２がオフ状態になると共に、ＮＭＯＳトランジスタＮＭ３と、ＮＭＯＳトランジスタＮＭ４と、ＮＭＯＳトランジスタＮＭ４３とがオン状態となる。これにより、ノードＢは基準電位端子Ｖｏ４１と導通してＬレベルになる。
【０１１０】
なお、信号Ｘ及び信号ＤＢが共にＬレベルである場合には、ＮＭＯＳトランジスタＮＭ４２に加え、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ４もまたオフ状態になる。そのため、前述したように、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。
【０１１１】
その後、Ｌレベルの信号ＣＰＢが出力されると、ＰＭＯＳトランジスタＰＭ４１がオン状態になると共に、ＮＭＯＳトランジスタＮＭ４３がオフ状態となる。そのため、ノードＡは電圧供給端子Ｖｃｃ４１によりプリチャージされてＨレベルになる。また、ノードＡがプリチャージされると、ＰＭＯＳトランジスタＰＭ２がオフ状態となる。そのため、ノードＢにおける電位は、出力状態維持部３Ａにより維持される。
【０１１２】
従って、図１８に示す半導体集積回路装置１は、信号ＤがＨレベルであり、かつ、信号ＱがHレベルである場合、すなわち、信号ＸがＬレベルであり、かつ、信号ＤＢがＬレベルである場合に、信号ＣＰがＬレベルからＨレベルに変化したとしても、ノードＡ及びノードＢの電位は共に変化しない。つまり、充放電がなく、冗長な内部遷移が生じない。また、信号ＤがＬレベルであり、かつ、信号ＱがＬレベルである場合、すなわち、信号ＸがＬレベルであり、かつ、信号ＤＢがＨレベルである場合に、信号ＣＰがＬレベルからＨレベルに変化したとしても、ノードＡ及びノードＢの電位は共に変化しない。つまり、充放電がなく、冗長な内部遷移が生じない。その結果、図１８に示す半導体集積回路装置１は、図１６に示す半導体集積回路装置１と略同等の電力低減作用を、比較部２Ｄを省略することにより、より小さな回路サイズにおいて実現することができる。
【０１１３】
本実施形態の半導体集積回路装置１は、入力信号の信号レベルに基づく論理値と、出力信号の信号レベルに基づく論理値とを比較回路２により比較する。そして、本実施形態の半導体集積回路装置１は、入力信号により出力信号の状態が変動しないと判定した場合、比較回路２において行われた比較結果に基づいた論理値の組合せを有する信号Ｘ及び信号Ｙ、すなわち、Ｌレベルの信号Ｘと、Ｌレベルの信号Ｙとを生成して出力する。これにより、本実施形態の半導体集積回路装置１は、フリップフロップ回路３またはフリップフロップ回路３ｂのノードＡにおいてプリチャージされた電荷をディスチャージせずに、すなわち、状態遷移電流を流すことなく、前記出力信号の状態を維持する。その結果、本実施形態の半導体集積回路装置１は、従来に比べ、消費される電力を低減することができる。
【０１１４】
また、本実施形態の半導体集積回路装置１は、信号Ｑの状態を維持するための信号Ｘ及び信号Ｙを比較回路２から出力することにより、クロック制御回路等の回路を用いることなく、消費される電力の低減を実現している。本実施形態の半導体集積回路装置１は、トリガ信号としての信号ＣＰの出力状態に関するクロック−出力遅延及びセットアップ時間に対してほとんど影響を及ぼすことなく、すなわち、半導体集積回路装置全体の動作速度が低下してしまうことなく、フリップフロップ回路３において消費される電力を低減することができる。
【０１１５】
さらに、本実施形態の半導体集積回路装置１は、フリップフロップ回路３またはフリップフロップ回路３ｂにおいて、ノードＡに対する電位レベルの制御を、例えば、ＮＭＯＳトランジスタＮＭ２のソースと基準電位端子Ｖｏ１との間に縦続接続される放電制御回路等の専用の回路を用いることなく行うことにより、消費される電力の低減を実現している。そのため、本実施形態の半導体集積回路装置１は、回路のサイズを大きくすることなく、消費される電力を低減することができる。
【０１１６】
なお、図３、図７、図８、図９、図１０、図１１、図１２、図１３、図１５、図１６、図１７及び図１８に示した本実施形態の半導体集積回路装置１の回路構成は、具体的な回路構成の一例であり、また、本発明は、以上に述べた本実施形態における回路構成のみに限定されるものではない。また、図４に示した比較回路２に関する真理表及び図５に示したフリップフロップ回路３に関する真理表は、それぞれの具体的な回路動作の一例を示す真理表であり、本実施形態における回路動作のみに限定されるものではない。図３に示す半導体集積回路装置１は、例えば、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置換することができる。そのため、図３に示す半導体集積回路装置１は、前記置換により回路動作及び真理表が変わった場合においても、前述したような電力低減作用を有する。このように、本発明の半導体集積回路装置１は、前述したような作用と同様の作用を有していれば、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。
【０１１７】
下記表１は、上記各実施形態の効果を説明するための表である。
【０１１８】
上記各実施形態においては、データ遷移率（入力クロック（上記各実施形態では信号ＣＰに相当）当たりのデータの変化数）に基づいて、消費電力は一義的に決定される。例えば、図１８の半導体集積回路装置の例では、下記表１に示すように、データ遷移率に応じて消費電力が決定される。なお、下記表１は使用するクロックが１ＧＨｚの例を示している。
【０１１９】
［表１］
データ遷移率        電力［μＷ］
１００％              ４０
５０％              ２５
２５％              １７
０％              ９
上記表１に示すように、上記各実施形態においては、データ遷移率が低いほど、消費電力の削減効果が高い。
【０１２０】
図１９は図１８の半導体集積回路装置の他の例を示す回路図である。図１９において図１８と同一の構成要素には同一符号を付して説明を省略する。
【０１２１】
図１９の回路は、信号ＣＰから信号ＣＰＢを生成する回路として遅延反転回路５１を採用すると共に、図１８のインバータＩＮＶ２としてインバータＩＮＶ２’を採用した点、及びＰＭＯＳトランジスタＰＭ７１を採用した点が図１８の回路と異なる。
【０１２２】
遅延反転回路５１は、ＰＭＯＳトランジスタＰＭ５１及びＮＭＯＳトランジスタＮＭ５１，ＮＭ５２を有している。電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間には、トランジスタＰＭ５１のソース・ドレイン路、トランジスタＮＭ５１のソース・ドレイン路及びトランジスタＮＭ５２のソース・ドレイン路が直列接続されている。
【０１２３】
トランジスタＰＭ５１，ＮＭ５１のゲートには信号ＣＰが与えられる。トランジスタＮＭ５２のゲートには電源電圧Ｖｃｃが印加される。トランジスタＰＭ５１，ＮＭ５１同士の接続点は、遅延反転回路５１の出力端となり、ＮＭＯＳトランジスタＮＭ４３のゲートに接続される。
【０１２４】
このように構成された遅延反転回路５１は、信号ＣＰがＬレベルの場合には、トランジスタＰＭ５１がオンとなり、トランジスタＮＭ５１はオフである。トランジスタＮＭ５２は常にオンであり、トランジスタＰＭ５１，ＮＭ５１の接続点（出力端）はＨレベルとなる。
【０１２５】
信号ＣＰがＨレベルになると、トランジスタＰＭ５１はオフ、トランジスタＮＭ５１はオンとなり、出力端は、寄生容量とトランジスタＮＭ５１，ＮＭ５２による抵抗分とで定まる時定数に従って、所定時間後にＬレベルに遷移する。こうして、信号ＣＰがＬレベルからＨレベルに変化した後の所定の遅延時間後に、出力端がＬレベルに変化する。即ち、出力端には、信号ＣＰの遅延反転信号である信号ＣＰＢが現れることになる。
【０１２６】
このような構成によれば、充放電の段数（インバータの段数）が少なく、消費電力を低減させることができる。また、必要なトランジスタ数が少なく、占有面積が小さいという利点もある。
【０１２７】
また、トランジスタＮＭ５２の抵抗分による時定数に従って、信号ＣＰＢはＨレベルからＬレベルに変化する。即ち、信号ＣＰＢの立下りは時定数に応じて緩やかに行われ、遷移期間終了後も、信号ＣＰＢは完全には立ち下がっていない。即ち、トランジスタＮＭ４３は遷移期間終了後も若干の時間電流を流す。
【０１２８】
ところで、遷移期間が長いと、遷移期間中にデータが変化してしまう可能性がある。そこで、遷移期間としては比較的短い時間に設定する必要がある。しかしながら、遷移期間が短いと、プリチャージノードの放電が完全に行われなくなってしまう恐れがある。
【０１２９】
しかし、図１９の遅延反転回路５１を採用すれば、遷移期間の終了後においても、トランジスタＮＭ４３がしばらくの間放電を継続するので、プリチャージノードを確実に放電させることが可能である。
【０１３０】
このように、図１９の遅延反転回路５１を採用することで、遷移期間におけるプリチャージノードの放電を確実にして、動作の安定性を向上させることができる。
【０１３１】
一方、インバータＩＮＶ２’は、ＰＭＯＳトランジスタＰＭ６１〜ＰＭ６３及びＮＭＯＳトランジスタＮＭ６１，ＮＭ６２によって構成されている。電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間には、インバータを構成するトランジスタＰＭ６１，ＮＭ６１が設けられる。これらのトランジスタＰＭ６１，ＮＭ６１のゲートには、インバータＩＮＶ１の出力が与えられる。
【０１３２】
トランジスタＰＭ６１，ＮＭ６１相互間には、出力状態維持部を制御するためのトランジスタＰＭ６２，ＰＭ６３，ＮＭ６２が設けられる。トランジスタＰＭ６２，ＰＭ６３のソース・ドレイン路同士は並列接続され、並列接続されたソース・ドレイン路の一端は、トランジスタＰＭ６１のソース・ドレイン路を介して電源供給端子Ｖｃｃに接続され、他端は、トランジスタＮＭ６２のソース・ドレイン路及びトランジスタＮＭ６１のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【０１３３】
トランジスタＰＭ６２，ＰＭ６３のソース・ドレイン路とトランジスタＮＭ６２のソース・ドレイン路との接続点が、ＱＢ出力端子及びインバータＩＮＶ１の入力端に接続される。
【０１３４】
トランジスタＰＭ６１，ＮＭ６１は、ゲートにインバータＩＮＶ１の出力である信号ＱＢが与えられてＱ出力端子に信号Ｑを出力するインバータを構成する。即ち、トランジスタＰＭ６１，ＮＭ６１は、インバータＩＮＶ１と共に互いに相手の出力が入力される２つのインバータであり、これらのインバータによってＱ出力端子の状態を維持する出力状態維持部が構成される。
【０１３５】
一方、トランジスタＰＭ６２，ＰＭ６３，ＮＭ６２によって、出力状態維持部を制御する出力状態維持制御部が構成される。トランジスタＮＭ６２のゲートには、遷移期間においてＬレベルとなり、他の期間においてＨレベルとなる制御信号Ａが供給される。これにより、トランジスタＮＭ６２は、遷移期間以外の期間に導通し、遷移期間には導通が遮断される。
【０１３６】
また、信号ＣＰのＬレベル期間には、トランジスタＰＭ６２がオンとなり、信号ＣＰＢのＬレベル期間には、トランジスタＰＭ６３がオンとなる。従って、これらのトランジスタＰＭ６２，ＰＭ６３も、遷移期間以外の期間にのみ導通する。
【０１３７】
従って、遷移期間以外の期間には、トランジスタＰＭ６１，ＮＭ６１及びインバータＩＮＶ１によって構成される出力状態維持部による状態維持動作が行われ、遷移期間には、出力状態維持部の動作は停止しＱＢ出力端子の状態は維持されない。
【０１３８】
出力状態維持制御部を設けることによって、遷移期間において出力状態維持部の動作を停止させることができ、ＱＢ出力端子の遷移を容易にし、動作の安定性を向上させることができる。
【０１３９】
更に、図１９の回路には、ＰＭＯＳトランジスタＰＭ７１が追加されている。トランジスタＰＭ７１のゲートには、信号Ｘが供給される。プリチャージノードＡは、信号ＣＰがＬレベルの期間にトランジスタＰＭ１によって充電され、信号ＣＰＢがＬレベルの期間にトランジスタＰＭ４１によって充電される。遷移期間中においては、これらのトランジスタＰＭ１，ＰＭ４１をオフにして、プリチャージノードＡを放電可能な状態にしておく必要がある。
【０１４０】
しかしながら、信号ＸがＬレベルの場合には、プリチャージノードＡを放電させる必要はない。そこで、図１９の例では、トランジスタＰＭ７１によって、遷移期間中であっても、信号ＸがＬレベルの場合には、プリチャージノードＡを充電するようになっている。
【０１４１】
これにより、プリチャージノードＡを確実にＨレベルに維持することができ、ノイズに強い回路を得ることができる。
【０１４２】
図２０は図１８の半導体集積回路装置の他の例を示す回路図である。図２０において図１９と同一の構成要素には同一符号を付して説明を省略する。
【０１４３】
図２０の例は遅延反転回路５１に代えて、イネーブル機能を有する遅延反転回路５２を採用した点が図１９の回路と異なるのみである。遅延反転回路５２は、遅延反転回路５１にＰＭＯＳトランジスタＰＭ５５及びＮＭＯＳトランジスタＮＭ５５を追加したものである。電圧供給端子ＶｃｃはトランジスタＰＭ５５のソース・ドレイン路を介してトランジスタＰＭ５１に接続される。また、トランジスタてＮＭ４３のゲートは、トランジスタＮＭ５５のソース・ドレイン路を介して基準電位端子Ｖｏに接続されている。
【０１４４】
トランジスタＰＭ５５，ＮＭ５５のゲートには、イネーブル信号ＥＮの反転信号ＥＮＢが供給される。Ｈレベルの信号ＥＮＢによって、トランジスタＰＭ５５はオフとなり、トランジスタＮＭ５５はオンとなる。これにより、信号ＣＰＢはＬレベルを維持し、トランジスタＮＭ４３はオフし続ける。即ち、この場合には、図２０の回路は、フリップフロップ動作を停止する。
【０１４５】
なお、信号ＥＮＢがＬレベルの場合には、図１９と同様の作用となり、通常のフリップフロップ動作が行われる。
【０１４６】
イネーブル信号ＥＮＢを用いない場合には、データ遷移率が０％であっても、信号ＣＰ毎に冗長な内部遷移が生じることがある。これに対し、図２０の構成では、信号ＣＰに拘わらず、信号ＥＮＢのＨレベル期間には、内部遷移が生じることはなく、電力が消費されない。
【０１４７】
図２１は横軸にデータ遷移率をとり縦軸に電力をとって、図２０の回路における消費電力低減効果を示すグラフである。図２１において、斜線は図２０の回路における特性を示し、白抜きはベンチマークとしてトランスミッションゲートフリップフロップを採用した場合の特性を示している。
【０１４８】
図２１の斜線部から明らかなように、データ遷移率が０％の場合において、信号ＥＮＢがＬレベル（イネーブル信号ＥＮがＨレベル）の場合には、約８μＷの電力消費が生じている。これに対し、データ遷移率が０％の場合に、信号ＥＮＢがＨレベル（イネーブル信号ＥＮがＬレベル）のときには、電力消費は約０．３μＷまで低減されている。
【０１４９】
このように、図２０の回路は電力消費を一層低減させることができるという効果を有する。
【０１５０】
図２２は図１９の遅延反転回路の他の例を示す回路図である。図２２において図１９と同一の構成要素には同一符号を付して説明を省略する。
【０１５１】
図２２の遅延反転回路５３は、遅延反転回路５１にＮＭＯＳトランジスタＮＭ５６を追加したものである。電圧供給端子ＶｃｃはトランジスタＮＭ５６のソース・ドレイン路を介してトランジスタＮＭ５２のゲートに接続されている。トランジスタＮＭ５６のゲートには電源電圧Ｖｃｃが印加される。
【０１５２】
図２２の回路によれば、トランジスタＮＭ５２のゲートに印加する電圧は電源電圧ＶｃｃよりトランジスタＮＭ５２のＶｔｈ分減少し、トランジスタＮＭ５２のソース・ドレイン路の抵抗分が増加される。即ち、トランジスタＰＭ５１，ＮＭ５１の接続点の放電経路の時定数を変化させることによって、信号ＣＰＢの立下り時間を伸ばすことができる。
【０１５３】
即ち、遅延反転回路５３は、図１９の遅延反転回路５１と異なる立下り特性の信号ＣＰＢを生成することができる。
【０１５４】
図２３は図１８の半導体集積回路装置の他の例を示す回路図である。図２３において図１８と同一の構成要素には同一符号を付して説明を省略する。
【０１５５】
図２３の回路はＡＮＤ論理回路ＡＮＤ１に代えてＡＮＤ論理回路ＡＮＤ４を採用すると共に、ＡＮＤ論理回路ＡＮＤ５を付加した点が図１８の回路と異なる。
【０１５６】
アンド論理回路ＡＮＤ４は、信号Ｄ、信号ＱＢ及び信号ＥＮが入力され、３入力のアンド演算結果を信号ＸとしてトランジスタＮＭ４２のゲートに供給する。また、アンド論理回路ＡＮＤ５は、信号ＤＢ及び信号ＥＮが入力され、２入力のアンド演算結果をトランジスタＮＭ４のゲートに供給する。
【０１５７】
イネーブル信号ＥＮがＨレベルの場合には、図１８と同様の作用となり、通常のフリップフロップ動作が行われる。イネーブル信号ＥＮがＬレベルの場合には、トランジスタＮＭ４２，ＮＭ４のゲートにはＬレベルが印加される。即ち、この場合には、トランジスタＮＭ４２．ＮＭ４はオフである。従って、プリチャージノードＡの放電は行われず、また、Ｑ出力端子の放電も行われない。つまり、図２３の回路はフリップフロップ動作を停止することになる。
【０１５８】
イネーブル信号ＥＮを用いない場合には、データ遷移率が０％であっても、信号ＣＰ毎に冗長な内部遷移が生じることがある。これに対し、図２３の構成では、信号ＣＰに拘わらず、信号ＥＮのＬレベル期間には、遷移電流が流れることはなく、電力が消費されない。このように、図２３の回路は消費電力を一層低減させることができる。
【０１５９】
また、信号ＥＮのＬレベル期間には、トランジスタＮＭ４１、ＮＭ４２及びＮＭ４３により構成される放電経路中の２つのトランジスタがオフになり、トランジスタＮＭ３、ＮＭ４及びＮＭ４３により構成される放電経路中の２つのトランジスタがオフになることにより、図２３の回路はリーク電流を低減させることができる。
【０１６０】
図２４は図１８の半導体集積回路装置の他の例を示す回路図である。図２４において図１８と同一の構成要素には同一符号を付して説明を省略する。
【０１６１】
図２４の回路は、プリチャージノードＡ及びＱ出力端子の放電経路上の各トランジスタと、それ以外のトランジスタとで異なるＶｔｈのトランジスタを採用した点が図１８の回路と異なるのみである。
【０１６２】
例えば、ＰＭＯＳトランジスタＰＭＨ１，ＰＭＨ２，ＰＭＨ４１，ＰＭＨ７１としては、ＮＭＯＳトランジスタＮＭＬ３，ＮＭＬ４，ＮＭＬ４１〜ＮＭＬ４３に比べて、高いＶｔｈのトランジスタが採用されている。また、インバータＩＮＶＨ１，ＩＮＶＨ２及び遅延反転回路５１Ｈに使用されている各トランジスタも、ＮＭＯＳトランジスタＮＭＬ３，ＮＭＬ４，ＮＭＬ４１〜ＮＭＬ４３に比べて、Ｖｔｈが高い。
【０１６３】
換言すると、プリチャージノードＡの放電経路上及びＱ出力端子の放電経路上の各トランジスタＮＭＬ３，ＮＭＬ４，ＮＭＬ４１〜ＮＭＬ４３は、比較的低いＶｔｈに設定され、それ以外のトランジスタは比較的高いＶｔｈに設定される。Ｖｔｈを高く設定することによって、トランジスタによるリークは低減される。
【０１６４】
一方、プリチャージノードＡの放電経路上及びＱ出力端子の放電経路上の各トランジスタについては、Ｖｔｈを低く設定することで、放電を高速に行うことができ、高速な回路を得ることができる。また、プリチャージノードＡの放電経路上及びＱ出力端子の放電経路上には、複数のトランジスタのソース・ドレイン路が直列接続されており、リーク電流が流れにくい構成となっている。従って、放電系路上のトランジスタＮＭＬ３，ＮＭＬ４，ＮＭＬ４１〜ＮＭＬ４３は、比較的低いＶｔｈであっても、リーク電流が生じることを防止することができる。
【０１６５】
下記表２は図２４の回路におけるリーク低減効果を説明するための表である。
【０１６６】
表２において、「適用後」は、他のトランジスタのＶｔｈを放電経路上のトランジスタのＶｔｈよりも高く設定した場合の特性を示し、「適用前」は、そうでない場合の特性を示している。「遅延」は、信号ＣＰの立ち上りから信号Ｑが出力されるまでの遅延時間を示している。
【０１６７】
［表２］
リーク電流［ｎＡ］      遅延［ｐｓ］
適用前      ６．２                ４５
適用後      １．９                ４８
上記表２に示すように、図２４の回路を採用することで、遅延時間を殆ど変化させることなく、リーク電流を十分に抑制することが可能である。なお、Ｖｔｈの設定によっては、リーク電流を殆ど変化させることなく、遅延時間を低減させることも可能である。
【０１６８】
図２５は半導体集積回路装置の他の例を示す回路図である。
【０１６９】
図２５はパルスジェネレータ部１０１とＲＳラッチ部１０２とによって構成されるフリップフロップを採用した例を示している。
【０１７０】
＜パルスジェネレータ部＞
図２５において、ＡＮＤ論理回路ＡＮＤ１には信号Ｄ及び信号ＱＢが与えられ、ＡＮＤ論理回路ＡＮＤ１は、２入力のＡＮＤ演算を行って、信号ＸをＮＭＯＳトランジスタＮＭＬ８１のゲートに供給する。ＡＮＤ論理回路ＡＮＤ２には信号ＤＢ及び信号Ｑが与えられ、ＡＮＤ論理回路ＡＮＤ２は、２入力のＡＮＤ演算を行って、信号ＹをＮＭＯＳトランジスタＮＭＬ８２のゲートに供給する。
【０１７１】
パルスジェネレータ部１０１は、信号Ｘ，Ｙに基づくパルスＳＢ，ＲＢを生成する。パルスＳＢ，ＲＢは、夫々パルスジェネレータ部１０１内のプリチャージノードＰＳ，ＰＲのレベルの変化によって発生する。
【０１７２】
プリチャージノードＰＳは、ＰＭＯＳトランジスタＰＭＨ８１のソース・ドレイン路、ＰＭＯＳトランジスタＰＭＨ８２のソース・ドレイン路及びＰＭＯＳトランジスタＰＭＨ８５のソース・ドレイン路を介して電源端子Ｖｃｃに接続されている。また、プリチャージノードＰＲは、ＰＭＯＳトランジスタＰＭＨ８３のソース・ドレイン路、ＰＭＯＳトランジスタＰＭＨ８４のソース・ドレイン路及びＰＭＯＳトランジスタＰＭＨ８６のソース・ドレイン路を介して電源端子Ｖｃｃに接続されている。
【０１７３】
トランジスタＰＭＨ８１，ＰＭＨ８３のゲートには信号ＣＰが供給され、トランジスタＰＭＨ８２，ＰＭＨ８４のゲートには信号ＣＰＢが供給される。信号ＣＰＢは、信号ＣＰが、遅延反転回路５１Ｈによって遅延されて反転されることで生成される。プリチャージノードＰＳはトランジスタＰＭＨ８６のゲートに接続され、プリチャージノードＰＲはトランジスタＰＭＨ８５のゲートに接続される。
【０１７４】
プリチャージノードＰＳは、第１の放電路に接続されており、第１の放電路上には、ＮＭＯＳトランジスタＮＭＬ８３のソース・ドレイン路及びトランジスタＮＭＬ８１のソース・ドレイン路が直列接続される。また、プリチャージノードＰＲは、第２の放電路に接続されており、第２の放電路上には、ＮＭＯＳトランジスタＮＭＬ８４のソース・ドレイン路及びトランジスタＮＭＬ８２のソース・ドレイン路が直列接続される。トランジスタＮＭＬ８１，ＮＭＬ８２のソースは共通接続され、この接続点はＮＭＯＳトランジスタＮＭＬ８５のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【０１７５】
パルスジェネレータ部１０１のプリチャージノードＰＳ，ＰＲは、プリチャージ期間、遷移期間に応じたレベルとなる。後述するＲＳラッチ部１０２のＱ，ＱＢ出力端子の状態の遷移前に、プリチャージ期間が設定される。この期間には、信号ＣＰはＬレベルであり、トランジスタＰＭＨ８１，ＰＭＨ８３はオンである。これにより、プリチャージノードＰＳ，ＰＲは、いずれもＨレベルに設定される。
【０１７６】
プリチャージ期間には、信号ＣＰＢはＨレベルである。プリチャージ期間が終了して信号ＣＰがＨレベルに変化すると、遅延反転回路５１Ｈの遅延時間後に信号ＣＰＢがＨレベルからＬレベルに変化する。信号ＣＰがＨレベルに変化して信号ＣＰＢがＬレベルに変化するまでの期間が、遷移期間である。この遷移期間には、プリチャージノードＰＳ，ＰＲを充電するトランジスタＰＭＨ８１，ＰＭＨ８３，ＰＭＨ８２，ＰＭＨ８４が全てオフであり、プリチャージノードＰＳ，ＰＲのレベルは第１，第２の放電路の状態によって決定される。
【０１７７】
遷移期間には、トランジスタＮＭＬ８３〜ＮＭＬ８５は全てオンである。信号ＤがＨレベル（反転信号ＤＢがＬレベル）で、且つ信号ＱＢがＨレベルであれば、トランジスタＮＭＬ８１はオンとなり、トランジスタＮＭＬ８２はオフであり、第１の放電路を介してプリチャージノードＰＳの電荷が放電されて、プリチャージノードＰＳはＬレベルに内部遷移する。逆に、信号ＤがＬレベルの場合には、トランジスタＮＭＬ８１はオフで、トランジスタＮＭＬ８２はオンとなり、第２の放電路を介してプリチャージノードＰＲの電荷が放電されて、プリチャージノードＰＲはＬレベルに内部遷移する。
【０１７８】
プリチャージノードＰＳ，ＰＲの一方がＬレベルになると、トランジスタＰＭＨ８６，ＰＭＨ８５の一方がオンとなり、プリチャージノードＰＳ，ＰＲの他方を充電する。こうして、信号ＤがＨレベルの場合には、プリチャージノードＰＳがＬレベル、プリチャージノードＰＲがＨレベルとなり、信号ＤがＬレベルの場合には、プリチャージノードＰＳがＨレベル、プリチャージノードＰＲがＬレベルとなる。
【０１７９】
信号ＣＰＢがＬレベルとなって、遷移期間が終了すると、トランジスタＮＭＬ８５がオフとなって、第１，第２の放電路の導通が遮断される。一方、トランジスタＰＭＨ８２，ＰＭＨ８４がオンとなって、プリチャージノードＰＳ，ＰＲを充電する。即ち、プリチャージノードＰＳ，ＰＲに現れるパルスＳＢ，ＲＢは、遷移期間に信号Ｄ，ＤＢに応じて一方がＬレベルとなり、他の期間にはＨレベルを維持する。
【０１８０】
＜ＲＳラッチ部＞
パルスＳＢ，ＲＢは、ＲＳラッチ部１０２に供給される。ＲＳラッチ部１０２には、ＰＭＯＳトランジスタＰＭＨ９１、ＮＭＯＳトランジスタＮＭＨ９１及びインバータＩＮＶＨ９１によって構成される第１の状態遷移部と、ＰＭＯＳトランジスタＰＭＨ９２、ＮＭＯＳトランジスタＮＭＨ９２及びインバータＩＮＶＨ９２によって構成される第２の状態遷移部とが構成されている。トランジスタＰＭＨ９１は第１の出力充電経路上に構成され、ＮＭＯＳトランジスタＮＭＨ９１は第１の出力放電経路上に構成される。第１の状態遷移部は、電源端子Ｖｃｃと基準電位端子Ｖｏとの間にトランジスタＰＭＨ９１のソース・ドレイン路及びトランジスタＮＭＨ９１のソース・ドレイン路が直列接続されて構成される。インバータＩＮＶＨ９１は、パルスＲＢを反転したパルスＲを生成してトランジスタＮＭＨ９１のゲートに与える。トランジスタＰＭＨ９１のゲートにはパルスＳＢが供給される。一方、第２の状態遷移部は、電源端子Ｖｃｃと基準電位端子Ｖｏとの間にトランジスタＰＭＨ９２のソース・ドレイン路及びトランジスタＮＭＨ９２のソース・ドレイン路が直列接続されて構成される。インバータＩＮＶＨ９２は、パルスＳＢを反転したパルスＳを生成してトランジスタＮＭＨ９２のゲートに与える。トランジスタＰＭＨ９２のゲートにはパルスＲＢが供給される。
【０１８１】
トランジスタＰＭＨ９１，ＮＭＨ９１同士の接続点によって、状態保持ノード（Ｑ出力端子）ＨＱが構成される。また、トランジスタＰＭＨ９２，ＮＭＨ９２同士の接続点によって、状態保持ノード（ＱＢ出力端子）ＨＱＢが構成される。
【０１８２】
状態保持ノードＨＱは、トランスファゲートＴＳＨ９１の出力端に接続され、状態保持ノードＨＱＢは、トランスファゲートＴＳＨ９２の出力端に接続される。状態保持ノードＨＱＢはインバータＩＮＶＨ９３の入力端に接続されており、信号ＱＢはインバータＩＮＶＨ９３によって反転されてトランスファゲートＴＳＨ９１の入力端に供給される。また、状態保持ノードＨＱはインバータＩＮＶＨ９４の入力端に接続されており、インバータＩＮＶＨ９４は、信号Ｑを反転させてトランスファゲートＴＳＨ９２の入力端に供給する。
【０１８３】
トランスファゲートＴＳＨ９１は、反転制御端にパルスＲが供給され、制御端にパルスＳＢが供給され、ＬレベルのパルスＲとＨレベルのパルスＳＢによって、入力端の信号を出力端から出力する。また、トランスファゲートＴＳＨ９２は、反転制御端にパルスＳが供給され、制御端にパルスＲＢが供給され、ＬレベルのパルスＳとＨレベルのパルスＲＢによって、入力端の信号を出力端から出力する。これらのトランスファゲートＴＳＨ９１，ＴＳＨ９２によって保持制御部が構成され、インバータＩＮＶＨ９３及びインバータＩＮＶＨ９４によって保持部が構成される。
【０１８４】
このように構成されたＲＳラッチ部１０２においては、インバータＩＮＶＨ９３及びインバータＩＮＶＨ９４によって、互いに相手の出力が入力される２つのインバータが構成される。これらのインバータによって状態保持ノードＨＱ，ＨＱＢの状態が保持可能である。
【０１８５】
遷移期間以外の期間には、パルスＳＢ，ＲＢはＨレベルである。従って、トランスファゲートＴＳＨ９１，ＴＳＨ９２は導通状態であり、インバータＩＮＶＨ９３とインバータＩＮＶＨ９４の出力が互いに他方の入力端に供給され、保持部が構成される。これにより、状態保持ノードＨＱ，ＨＱＢのレベルは保持される。
【０１８６】
遷移期間には、パルスＳＢ，ＲＢの一方は、Ｌレベルであり、パルスＲ，Ｓの一方は、Ｈレベルである。従って、トランスファゲートＴＳＨ９１，ＴＳＨ９２はオフ（局所オフ）であり、状態保持ノードＨＱ，ＨＱＢの状態は保持されない。この場合には、第１，第２の遷移部によって、状態保持ノードＨＱ，ＨＱＢはパルスＳＢ，ＲＢに応じたレベルとなる。
【０１８７】
例えば、遷移期間前にノードＨＱがＬレベルで、ノードＨＱＢがＨレベルであり、遷移期間に入ると、信号ＳＢがＬレベルに変化する場合（信号ＲＢがＨレベルのままで）を考える。このとき、トランスファゲートＴＳＨ９１は不完全オフになり、ノードＨＱは（基準電圧における局所変動では）保持部から遮断され、また、トランスファゲートＴＳＨ９２は不完全オンになり、ノードＨＱＢは（電源電圧における局所変動では）保持部から遮断される。一方、信号ＳＢがＬレベルに変化すると、トランジスタＰＭＨ９１，ＮＭＨ９２がオンとなり、トランジスタＮＭＨ９１，ＰＭＨ９２がオフとなって、状態保持ノードＨＱはＨレベルとなり、状態保持ノードＨＱＢはＬレベルとなる。逆に、遷移期間前にノードＨＱがＨレベルで、ノードＨＱＢがＬレベルであり、遷移期間に入ると、信号ＲＢがＬレベルに変化する場合（信号ＳＢがＨレベルのままで）、トランスファゲートＴＳＨ９１は不完全オンになり、ノードＨＱは（電源電圧における局所変動では）保持部から遮断され、また、トランスファゲートＴＳＨ９２は不完全オフになり、ノードＨＱＢは（基準電圧における局所変動では）保持部から遮断される。一方、トランジスタＰＭＨ９１，ＮＭＨ９２がオフとなり、トランジスタＮＭＨ９１，ＰＭＨ９２がオンとなって、状態保持ノードＨＱはＬレベルとなり、状態保持ノードＨＱＢはＨレベルとなる。
【０１８８】
ＡＮＤ論理回路ＡＮＤ１，ＡＮＤ２によって、信号Ｑ，ＤがいずれもＨレベル又はＬレベルの場合には、トランジスタＮＭＬ８１，ＮＭＬ８２はオフであり、プリチャージノードＰＳ，ＰＲはＨレベルを維持する。従って、図２５の例においても、冗長な内部遷移をなくして、消費電力を低減させることができる。
【０１８９】
また、図２５の例においても、プリチャージノードＰＲ，ＰＢの放電経路上の各トランジスタと、それ以外のトランジスタとで異なるＶｔｈのトランジスタを採用している。即ち、プリチャージノードＰＲ，ＰＢの放電経路上のＮＭＯＳトランジスタＮＭＬ８１〜ＮＭＬ８５のＶｔｈは、他のトランジスタに比べて低い値に設定される。また、インバータＩＮＶＨ９１〜ＩＮＶＨ９４、遅延反転回路５１Ｈ及びトランスファゲートＴＳＨ９１，ＴＳＨ９２に使用されている各トランジスタも、ＮＭＯＳトランジスタＮＭＬ８１〜ＮＭＬ８５に比べて、Ｖｔｈが高い。
【０１９０】
従って、図２５の例においても、高いＶｔｈのトランジスタによってリークが低減される一方、低いＶｔｈのトランジスタによって短時間で放電を行うことができる。即ち、高速動作と低リークの回路を得ることができる。なお、図２５の例においても、トランジスタＮＭＬ８１〜ＮＭＬ８５は、複数のソース・ドレイン路が直列接続されており、比較的低いＶｔｈであっても、リーク電流が生じることを防止することができる。
【０１９１】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１９２】
１・・・半導体集積回路装置、２・・・比較回路、２Ａ，２Ｂ，２Ｃ，２Ｄ・・・比較部、３，３ｂ・・・フリップフロップ回路、１１・・・短パルス生成回路、１１ａ・・・遅延反転回路、ＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＮＤ１１・・・ＡＮＤ論理回路、ＩＮＶ１，ＩＮＶ２・・・インバータ、ＮＯＲ１・・・ＮＯＲ論理回路、ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ１１，ＮＭ１２，ＮＭ２１，ＮＭ２２，ＮＭ２３，ＮＭ４１，ＮＭ４２，ＮＭ４３・・・ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２，ＰＭ２１，ＰＭ２２，ＰＭ３１，ＰＭ４１・・・ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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