(57)【特許請求の範囲】
【請求項１】
基板と
非強磁性半導電性材料を含む第１および第２の端間を第１の方向へ延びるチャネルと、
チャネルに接続されチャネルに沿って間隔がとられている複数のリードであって、前記リード間に電流を流し前記リード間の電圧を検出することにより磁場を検出するリードと、
前記チャネル内に反転層を形成するように、前記第１の方向と実質的に直角な第２の方向に前記チャネルに電場を印加するゲート構造と、
実質的に前記第１および第２の方向により画定される平面内にある面であって、前記チャネルの縁が前記面に沿って延びるように構成され、磁場が前記面に実質的に垂直に貫通するように印加される面と、
を有する磁気抵抗素子。
【請求項２】
請求項１に記載の素子であって、前記ゲート構造は前記チャネルに電場を印加するゲート誘電体により前記チャネルから分離されたゲート電極を含むゲート構造である素子。
【請求項３】
請求項２に記載の素子であって、前記ゲート構造は前記ゲート誘電体が前記チャネル上に配置され、前記ゲート電極が前記ゲート誘電体上に配置されるトップ・ゲート構造である素子。
【請求項４】
請求項２または３記載の素子であって、前記ゲート電極は半導電性材料を含み、随意的に前記ゲート電極はシリコンを含む素子。
【請求項５】
請求項１から４のいずれかの項に記載の素子であって、前記チャネルはシリコンまたはシリコン・ゲルマニウムを含む素子。
【請求項６】
請求項１から５のいずれかの項に記載の素子であって、前記チャネルは非ドープであるか、あるいは１×１０１６ｃｍ−３までの濃度の不純物でドープされる素子。
【請求項７】
請求項１から６のいずれかの項に記載の素子であって、基板上に配置された非強磁性半導電性材料の層を含み、前記チャネルは非強磁性半導電性材料の層内に形成される素子。
【請求項８】
請求項１から６のいずれかの項に記載の素子であって、非強磁性半導電性材料の領域を有する基板を含み、前記チャネルは前記基板内に形成される素子。
【請求項９】
請求項１から８のいずれかの項に記載の素子であって、さらに、
前記チャネルよりも高い導電率を有する非強磁性材料を含み、前記チャネルの少なくとも２つの区間を接続する導電性領域を含む素子。
【請求項１０】
請求項９に記載の素子であって、前記導電性領域は半導電性材料を含み、随意的に前記導電性領域はシリコンを含む素子。
【請求項１１】
請求項１０に記載の素子であって、前記導電性領域は少なくとも１×１０１９ｃｍ−３の濃度の不純物でドープされる素子。
【請求項１２】
請求項９から１１のいずれかの項に記載の素子であって、前記導電性領域は前記チャネルの下にある素子。
【請求項１３】
請求項１２記載の素子であって、前記導電性領域は前記基板の領域内に形成される素子。
【請求項１４】
請求項１から１３のいずれかの項に記載の素子であって、前記面は側面である素子。
【請求項１５】
請求項１から１４のいずれかの項に記載の素子であって、ハードディスク・ドライブ用読取ヘッドである素子。
【請求項１６】
請求項１から１５のいずれかの項に記載の素子と、
磁場源と、
を含む装置であって、
前記磁場源および素子は、前記素子に磁場が印加されると磁場が実質的に直角に前記面を貫通するように配列されている装置。
【請求項１７】
第１および第２の端間を第１の方向に延びる非強磁性半導電性材料を含むチャネルと、前記チャネルに接続されそれに沿って間隔がとられている複数のリードであって、前記リード間に電流を流し前記リード間の電圧を検出することにより磁場を検出するリードと、前記チャネル内に反転層を形成するように前記第１の方向に実質的に直角な第２の方向に電場を前記チャネルに印加するゲート構造と、実質的に前記第１および第２の方向により画定される平面内にある面であって、前記チャネルの縁がそれ前記面に沿って走るように構成され、磁場が前記面に実質的に垂直に貫通するように印加される面と、を含む磁気抵抗素子の作動方法であって、前記方法は、
２本のリード間で電流を駆動するステップと、
２本のリード間に現われる電圧を測定するステップと、
を含む方法。
【請求項１８】
請求項１７に記載の方法であって、前記ゲート構造は前記チャネルに電場を印加するゲート誘電体により前記チャネルから分離されているゲート電極を含み、前記方法は、
前記チャネル内に反転層を形成するように適切な極性で十分な大きさのバイアスを印加するステップを含む方法。
【請求項１９】
磁気抵抗素子の作製方法であって、前記方法は、
第１および第２の端間を第１の方向に延びる非強磁性半導電性材料を含むチャネルと、前記チャネルに接続されそれに沿って間隔がとられている複数のリードであって、前記リード間に電流を流し前記リード間の電圧を検出することにより磁場を検出するリードと、前記チャネル内に反転層を形成するように第１の方向に実質的に直角な第２の方向に電場を前記チャネルに印加するゲート構造と、を設けるステップと、
実質的に第１および第２の方向により画定される平面内にある面であって、前記チャネルの縁が前記面に沿って走るように構成され、磁場が前記面に実質的に垂直に貫通するように印加される面を画定するステップと、
を含む方法。
【請求項２０】
請求項１９に記載の方法であって、さらに、
前記チャネルよりも高い導電率を有する非強磁性材料を含み、前記チャネルの少なくとも２つの区間を接続する導電性領域を形成するステップを含む方法。
【請求項２１】
請求項２０に記載の方法であって、前記導電性領域を形成するステップは、
基板の領域内にイオンを注入するステップと、
前記導電性領域上に前記チャネルを形成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、他を除外するものではないが、特に磁場センサまたはハードディスク・ドライブ内の読取ヘッドとして使用する磁気抵抗素子に関連する。
【背景技術】
【０００２】
ハードディスク・ドライブ（ＨＤＤ）は高密度情報記憶に広く使用されている。ＨＤＤはサーバおよびディスクトップ・コンピュータ等のこの種の記憶装置を伝統的に内蔵するコンピュータ・システム内でよく見かけられる。しかしながら、音楽プレーヤやデジタル・カメラ等のハンドヘルド電子装置では、２５．４ｍｍ（１インチ）ドライバ等の、より小さいフォームファクタを有するＨＤＤも見かけられる。
【０００３】
記憶密度を高めることによりＨＤＤ内のより高い記憶容量を達成することができる。記憶密度は現在ほぼ毎年２倍となっており、磁気記録媒体内に縦方向に配置されるビットセル内にデータを記録し、いわゆる「スピンバルブ」読取ヘッドを使用してデータを読み取るような、従来の技術を使用して現在達成できる最高記憶密度はおよそ１５．５Ｇｂ／ｃｍ２（１００Ｇｂ／平方インチ）である。
【０００４】
しかしながら、ＨＤＤ内の記憶密度が増加し続けると、記憶媒体および読取ヘッドは超常磁性効果の問題に遭遇する。
【０００５】
超常磁性効果は、強磁性粒子のサイズが十分低減されて粒子の磁化方向を変えるのに必要なエネルギが熱エネルギに匹敵する場合に生じる。このように、粒子の磁化は変動しやすくデータの破損につながる。
【０００６】
記録媒体に対して、この問題に対する解決策が示されており、それは記録媒体の表面に直角に（縦方向ではなく）ビットセルを配列することを含んでおり、それにより各ビットセルは十分大きくなって超常磁性効果を回避することができる。
【０００７】
読取ヘッド内のこの問題に取り組むために、いかなる強磁性材料の使用も回避し、いわゆる異常磁気抵抗（ＥＭＲ）効果を利用することが提案されている。
【０００８】
ＥＭＲ効果を示す素子が非特許文献１に記載されている。この素子はｖａｎ  ｄｅｒ  Ｐａｕｗ構成とされ、非磁性インジウム・アンチモン（ＩｎＳｂ）のディスク内に同心的に埋め込まれた高導電性金不均質物を含んでいる。ゼロ印加磁場（Ｈ＝０）において、電流は金不均質物中を流れる。しかしながら、非ゼロ印加磁場（Ｈ≠０）において、電流は金不均質物周りで環を通って磁場線分布に直角に偏向される。それによりコンダクタンスの低下を生じる。
【０００９】
現在、インジウム・アンチモン（３００°Ｋにおいてμｎ＝７×１０４ｃｍ２Ｖ−１ｓ−１）、インジウム・ヒ素（３００°Ｋにおいてμｎ＝３×１０４ｃｍ２Ｖ−１ｓ−１）およびガリウム・ヒ素（３００°Ｋにおいてμｎ＝８．５×１０３ｃｍ２Ｖ−１ｓ−１）等のキャリア密度の低い高移動度狭ギャップ半導体はＥＭＲを基礎とした読取ヘッドに対する最善の候補に思われる。
【００１０】
非特許文献２には、インジウム・アンチモン／インジウム・アルミニウム・アンチモン（ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂ）量子井戸ヘテロ構造を有する素子が記載されている。
【００１１】
この素子の欠点は窒化シリコン層の形の絶縁被覆だけでなく活性層を保護し制限するための厚い（すなわち、およそ７５ｎｍ）パッシペーション層を必要とすることである。
【００１２】
シリコンはパッシペーションを必要とせず、磁気抵抗を示すシリコン系磁場センサが知られている。
【００１３】
たとえば、特許文献１にはシリコンにより形成されたチャネルを有する異常磁気抵抗効果を示す素子が記載されている。チタンシリサイドまたは高濃度ドープ・シリコンにより形成された導体は分流器として働き、チャネルの一方の側に沿ってチャネルに接続される。チャネルの反対側でリードがチャネルに接続されチャネルに沿って間隔がとられている。
【００１４】
しかしながら、シリコンは移動度が低く素子性能は劣る傾向がある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】欧州特許第ＥＰ−Ａ−１８６８２５４号
【特許文献２】米国特許第ＵＳ−Ｂ２−６８８１１２４号
【非特許文献】
【００１６】
【非特許文献１】“Ｅｎｈａｎｃｅｄ  Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｇｅｏｍｅｔｒｉｃ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ｉｎ  Ｉｎｈｏｍｏｇｅｎｅｏｕｓ  Ｎａｒｒｏｗ−Ｇａｐ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，ｂｙ  Ｓ．Ａ．Ｓｏｌｉｎ，Ｔ．Ｔｈｉｏ，Ｄ．Ｒ．Ｈｉｎｅｓ  ａｎｄ  Ｊ．Ｊ．Ｈｅｒｅｍａｎｓ，Ｓｃｉｅｎｃｅ  ｖｏｌ．  ２８９，ｐ．１５３０（２０００）
【非特許文献２】“Ｎａｎｏｓｃｏｐｉｃ  ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ  ｓｅｎｓｏｒ  ｂａｓｅｄ  ｏｎ  ｅｘｔｒａｏｒｄｉｎａｒｙ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ”ｂｙ  Ｓ．Ａ．Ｓｏｌｉｎ，Ｄ．Ｒ．Ｈｉｎｅｓ，Ａ．Ｃ．Ｈ．Ｒｏｗｅ，Ｊ．Ｓ．Ｔｓａｉ，ａｎｄ  Ｙｕ  Ａ．Ｐａｓｈｋｉｎ，Ｊｏｕｒｎａｌ  ｏｆ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ，ｖｏｌ．  Ｂ２１，ｐ．３００２（２００３）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は改良された磁気抵抗素子を提供しようとするものである。
【課題を解決するための手段】
【００１８】
本発明の第１の態様によれば、非強磁性半導電性材料を含み第１および第２の端間を第１の方向に延びるチャネル、チャネルに接続されチャネルに沿って間隔のとられた複数のリード、第１の方向と実質的に直角な第２の方向でチャネルに電場を印加してチャネル内に反転層を形成するゲート構造と、実質的に第１および第２の方向により画定される平面内にあり、チャネルの縁が側面に沿って走るように構成される面を有する磁気抵抗素子が提供される。この面を側面としてもよい。ゲート電極はチャネルの上でも下でもよい。
【００１９】
この面は磁気媒体の上面に設けることができ、それにはチャネルを磁気媒体の表面近くに持ってこられる利点がある。非強磁性半導電性材料がシリコンまたはパッシベーションを必要としない他の非強磁性半導電性材料であれば、チャネルと磁気媒体表面間の分離は非常に小さくなる（たとえば１０ｎｍ未満）。
【００２０】
複数のリードは２本のリード、３本のリードまたは４本のリードを含んでもよい。複数のリードは４本を超えるリードを含むことができる。
【００２１】
ゲート構造はチャネルに電場を印加するゲート電極によりチャネルから分離されたゲート電極を含んでもよい。
【００２２】
ゲート構造は非ドープまたは低濃度ドープ半導電性材料内のチャネル内に反転層を形成するのに使用することができ、それは素子の抵抗を低減して素子性能を改善する必要がある高濃度ドープされた同じ半導電性材料よりも高い移動度を有する。
【００２３】
ゲート構造はゲート誘電体がチャネル上に配置され、ゲート電極がゲート誘電体上に配置されるトップ・ゲート構造としてもよい。ゲート構造はボトム・ゲート構造としてもよい。ゲート電極は半導電性材料を含んでもよく、ドープしたシリコンのようなシリコンを含んでもよい。ゲート電極は高濃度ドープ・シリコン、たとえば、少なくともおよそ１×１０１９ｃｍ−３の濃度の不純物がドープされたシリコンを含んでもよい。ゲート電極はｎ型半導電性材料を含んでもよい。
【００２４】
チャネルはシリコンまたはシリコン・ゲルマニウムを含んでもよい。チャネルは非ドープでも、およそ１×１０１６ｃｍ−３までの濃度を有する不純物、例えばドナーでドープしてもよい。チャネルは歪ませてもよい。
【００２５】
層構造は基板上に配置された非強磁性半導電性材料層をを含んでもよく、チャネルは非強磁性半導電性材料層内に形成することができる。さらに、または代わりに、基板は非強磁性半導電性材料領域を含みチャネルは基板内に形成されてもよい。
【００２６】
素子はさらに、チャネルよりも高い導電率を有しチャネルの少なくとも２つの区間を接続する非強磁性材料を含む導電性領域を含んでもよい。このように、導電性領域は分流器を提供することができる。
【００２７】
導電性領域はシリコンのような半導電性材料を含んでもよい。導電性領域は少なくとも１×１０１９ｃｍ−３の濃度を有する不純物をドープしてもよい。導電性領域はチャネルの下に位置してもよい。導電性領域は基板の領域内に形成してもよい。
【００２８】
素子はハードディスク・ドライブ用読取ヘッドであってもよい。
【００２９】
本発明の第２の態様によれば、磁気抵抗素子および磁場源により構成される装置が提供され、磁場源および素子は、素子に磁場が印加された時に、磁場が実質的に直角に側面を通過するように配置される。
【００３０】
本発明の第３の態様によれば、第１および第２の端間を第１の方向に延びる非強磁性半導電性材料により構成されるチャネルと、チャネルに接続されチャネルに沿って間隔のとられた第１の方向に実質的に直角な第２の方向の複数のリードと、チャネル内に反転層を形成するようにチャネルに電場を印加するゲート構造、および実質的に第１および第２の方向により画定される平面にあり、チャネルの縁が側面に沿って走るように構成される面、とを有する磁気抵抗素子の作動方法が提供され、この方法は２本のリード間で電流を駆動して２本のリード間に現われる電圧を測定するステップを含んでいる。
【００３１】
本発明の第４の態様によれば、第１および第２の端間を第１の方向に延びる非強磁性半導電性材料により構成されるチャネルと、チャネルに接続されチャネルに沿って間隔のとられた複数のリードと、チャネル内に反転層を形成するように第１の方向に実質的に直角な第２の方向でチャネルに電場を印加するゲート構造と、実質的に第１および第２の方向により画定される平面内にありチャネルの縁が面に沿って走るように構成された面、とを有する磁気抵抗素子の作動方法が提供され、この方法はチャネル内に反転層を形成するように適切な極性で十分な大きさのバイアスを加えるステップを含んでいる。
【００３２】
本発明の第５の態様によれば、磁気抵抗素子の作製方法が提供され、この方法は第１および第２の端間を第１の方向に延びる非強磁性半導電性材料により構成されるチャネルと、チャネルに接続されチャネルの一面に沿って間隔のとられた複数のリードと、チャネル内に反転層を形成するように第１の方向に実質的に直角な第２の方向でチャネルに電場を印加するゲート構造と、を提供するステップと、実質的に第１および第２の方向により画定される平面内にあり、チャネルの縁が面に沿って走るように構成された面を画定するステップとを含んでいる。
【００３３】
層構造および基板の側面を除去するステップは層構造および基板をラッピングするステップを含んでもよい。
【００３４】
本発明の第６の態様によれば、非強磁性半導電性材料を含むチャネルと、チャネルに接続されチャネルに沿って間隔がとられている複数のリードと、チャネル内に反転層を形成するようにチャネルに電場を印加するゲート構造と、チャネルの面が側面に沿って走るように構成された側面とを有する磁気抵抗素子が提供される。
【図面の簡単な説明】
【００３５】
【図１】本発明による磁気抵抗素子の第１の実施例の略斜視図である。
【図２】本発明による磁気抵抗素子の第１の実施例の平面図である。
【図３】図２に示す素子の側面図である。
【図４】Ａ−Ａ’線に沿った図２に示す素子の断面図である。
【図５】図２に示す素子を作動させる回路構成の略図である。
【図６ａ】図２に示す素子内の反転層の形成を例示する図である。
【図６ｂ】図２に示す素子内の反転層の形成を例示する図である。
【図７】３つの異なる磁場値に対する第１の固定ゲート電圧における図２に示す素子の電流−電圧特性を例示する図である。
【図８】固定電流および第１の固定ゲート電圧における図２に示す素子の電圧−磁場特性を例示する図である。
【図９】３つの異なる磁場値に対する第２のより高い固定ゲート電圧における図２に示す素子の電流−電圧特性を例示する図である。
【図１０】固定電流および第２のより高い固定ゲート電圧における図２に示す素子の電圧−磁場特性を例示する図である。
【図１１ａ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｂ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｃ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｄ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｅ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｆ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｇ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｈ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｉ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｊ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｋ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｌ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｍ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｎ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｏ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｐ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｑ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１１ｒ】作製中の異なる段階における図２に示す素子を例示する図である。
【図１２】本発明による磁気抵抗素子の第２の実施例の平面図である。
【図１３】図２に示す素子の側面図である。
【図１４】Ｂ−Ｂ’線に沿った図１２に示す素子の断面図である。
【図１５】本発明による磁気抵抗素子の第３の実施例の平面図である。
【図１６】図１５に示す素子の側面図である。
【図１７】Ｃ−Ｃ’線に沿った図１５に示す素子の断面図である。
【図１８】図１５に示す素子を作動させる回路構成の略図である。
【図１９】３つの異なる磁場値に対する固定ゲート電圧における図１５に示す素子の電流−電圧特性を例示する図である。
【図２０】固定電流および固定ゲート電圧における図１５に示す素子の電圧−磁場特性を例示する図である。
【図２１】本発明による磁気抵抗素子の第４の実施例の平面図である。
【図２２】図２１に示す素子の側面図である。
【図２３】Ｄ−Ｄ’線に沿った図２１に示す素子の断面図である。
【図２４】図２１に示す素子を作動させる回路構成の略図である。
【図２５】３つの異なる磁場値に対する固定ゲート電圧における図２１に示す素子の電流−電圧特性を例示する図である。
【図２６】本発明による磁気抵抗素子の第５の実施例の平面図である。
【図２７】図２６に示す素子の側面図である。
【図２８】Ｅ−Ｅ’線に沿った図２６に示す素子の断面図である。
【図２９】図２６に示す素子を作動させる回路構成の略図である。
【図３０】３つの異なる磁場値に対する固定ゲート電圧における図２６に示す素子の電流−電圧特性を例示する図である。
【図３１】本発明による磁気抵抗素子を含むハードディスク・ドライブの略図である。
【発明を実施するための形態】
【００３６】
次に、例として、本発明の実施例を添付図を参照して説明する。
【実施例１】
【００３７】
図１から図４に、本発明による磁気抵抗素子１の第１の実施例が示されている。
【００３８】
素子１は基板４の上面３に配置された層構造２を含んでいる。基板４はおよそ１０Ωｃｍの導電率を有するｐ型単結晶シリコンを含む。
【００３９】
素子１は実質的に平坦で、層構造２の層および基板４の上面３を突っ切る平面６内にある側面５を有する。たとえば、図１に示すように、成長軸はｚ軸に対応し、基板４の上面３はｘ−ｙ平面内にあり側面５はｘ−ｚ平面内にある。後述するように、側面５はラッピングにより形成され、素子１はエアベアリング表面（ＡＢＳ）を提供する側面５を有するハードディスク・ドライブ内の読取ヘッドとして使用することができる。ある実施例では、側面５（または側面５のすくなくとも一部）は、たとえば、およそ１０ｎｍ以下、およそ５ｎｍ以下、およそ２ｎｍ以下またはおよそ１ｎｍ以下の厚さを有する誘電材料の薄い保護層（図示せず）により被覆される。保護層（図示せず）は二酸化シリコン（ＳｉＯ２）により形成してもよく、また自然に形成してもよい。保護層（図示せず）はできるだけ薄いままとすることができ、また／あるいは比誘電率μｒを有する材料で作製して磁場強度を高く保つようにしてもよい。側面５は素子１の全側面にわたって実質的に平坦である。
【００４０】
素子１はおよそ３０ｎｍの厚さｔ１を有するエピタキシャル成長、非ドープ単結晶シリコン（Ｓｉ）の層７を含む。シリコン層７はチャネル８を提供し、十分大きい電場が印加されると、一般的に平面図が矩形で、第１および第２の端９、１０間に延び、かつ側面５に沿って走る第１の縁すなわち面１１を有する反転層（図６ａおよび図６ｂ）を提供する。
【００４１】
非ドープシリコン層７は第１、第２、第３および第４の高濃度ドープｎ型注入領域１２１、１２２、１２３、１２４（以後「リード」と呼ばれる）を含み、それらはチャネル８に沿ったチャネルとの電気的接続を提供する。リード１２１、１２２、１２３、１２４は、およそ２０ｎｍの厚さのｔ２を有するおよそ１×１０２０ｃｍ−３の濃度までヒ素（Ａｓ）等のｎ型不純物でドープされる。
【００４２】
素子１はトップ・ゲート構造１３を含んでいる。ゲート構造１３はおよそ１００ｎｍの厚さｔ３を有する高濃度ドープｎ型多結晶シリコン（Ｓｉ）のパターン化された層により形成されたゲート電極１４と、およそ５ｎｍの厚さｔ４を有する二酸化シリコン（ＳｉＯ２）の同一の広さで（平面図において）パターン化された層１４から形成されたゲート誘電体１５とを含んでいる。作製中に、ゲート電極１４は注入用マスクを提供する。ゲート電極１３は、アルミニウムや金のような金属または金属合金の一つ以上の層により形成してもよい。ゲート構造１３も側面５に沿って走る縁または側面を有する。
【００４３】
後述するように、ゲート構造１３を使用して非ドープシリコン層７に十分高い電場を印加し、反転層２５（図６ａおよび図６ｂ）を形成してチャネル８の範囲を画定することができる。このように、ゲート構造１３はチャネル８および反転層２５（図６ａおよび図６ｂ）と実質的に同一の広がりを持つ。たとえば、アンダーカットおよびオーバカット・プロファイルのため、ゲート構造１３とチャネル８の広がりには小さな違い（たとえば、２−３ナノメータ）があることがある。ゲート構造１３は側面５に沿って走る縁すなわち面も有する。チャネル８は側面５から少なくとも定められた（直角に）距離Ｗだけ延びており、さらにリソグラフィックに画定され（ゲート構造１３のために）、素子１のいかなる側面に沿って走ることがなくそれに近くもない（たとえば、およそ５０ｎｍよりも近くはない）第２の反対面１１’を有する。
【００４４】
チャネル８のあらゆる部分すなわち領域が素子１の挙動や応答に同等に寄与するわけではない。特に、側面５に近い有効チャネル８ｅｆｆは最大に寄与する。有効チャネル８ｅｆｆ（図２に薄い陰影で示す）は第１および第４のリード１２１、１２４間の領域内の第１および第２の有効端９ｅｆｆ、１０ｅｆｆ間にあり、リード１２１、１２２、１２３、１２４は最も接近して離れているため最低の抵抗を有する。
【００４５】
ゲート構造１３および非ドープ・エピタキシャル・シリコン層７はおよそ４００ｎｍの厚さｔ５を有する二酸化シリコン（ＳｉＯ２）の絶縁表層１６により被覆される。酸化アルミニウム（Ａｌ２Ｏ３）等の他の絶縁材料を二酸化シリコンの代わりに使用してもよい。
【００４６】
絶縁表層１６はコンタクトホール１７１、１７２、１７３、１７４、１７５（すなわちビア）を含んでいる。リード１２１、１２２、１２３、１２４およびゲート電極１５は絶縁層１６の上面１９上を走ってコンタクトホール１７１、１７２、１７３、１７４、１７５へ入るアルミニウム（Ａｌ）の層により形成された導電性トラック１８１、１８２、１８３、１８４、１８５により接合される。ゲート構造１３はチャネル８上にありゲート１４がｘ−ｙ平面内にあるようにされる。図１に示すように、ｙ軸に沿って側面５に（直角に）磁場Ｂが印加されると、磁場はゲート１４の平面内を通過する。
【００４７】
基板４はチャネル８の少なくとも２つの区間を接続しここでは「分流器」と呼ばれる高濃度ドープｎ型領域（または「ウェル」）２０を含んでいる。分流器２０の平面図は一般的に矩形である。分流器２０はおよそ１×１０２０ｃｍ−３の濃度までヒ素（Ａｓ）の形のｎ型不純物でドープされ、およそ４０ｎｍの厚さｔ６を有する。後述するように、ある実施例では素子は分流器を含む必要がない。
【００４８】
チャネル８は平面図が一般的に矩形であり、およそ１μｍの長さｌ１とおよそ１μｍの幅ｗ１を有する。ゲート構造１３は平面図が一般的に矩形であり、およそ１μｍの長さｌ２とおよそ１μｍの幅ｗ２を有する。チャネル８およびゲート１３は同一の広がりを持ち、そのためｌ１＝ｌ２かつｗ１＝ｗ２である。
【００４９】
分流器２０は細長で平面図は矩形であり、およそ３００ｎｍの長さｌ３とおよそ４０ｎｍの幅ｗ３を有する。リード１２１、１２２、１２３、１２４は各々がおよそ２０ｎｍの幅ｌ４、すなわちチャネル２に沿った長さを有する。第１および第２のリード１２１、１２２はおよそ１００ｎｍの間隔ｓ１で離されている。第２、第３および第４のリード１２２、１２３、１２４はおよそ２０ｎｍの間隔ｓ２で離されている。
【００５０】
有効チャネル８ｅｆｆはおよそ３００ｎｍの長さｌ１ｅｆｆとおよそ４０ｎｍの幅ｗ１ｅｆｆ、すなわちほぼ分流器２０の幅を有する。分流器が省かれる実施例では、有効幅ｗ１ｅｆｆはより大きい。
【００５１】
本例ではｘ軸に沿ったチャネル８の方向と、および本例ではｚ軸であるゲート電極１３がチャネル８に電場を印加する方向とにより画定される平面６内に面５は実質的に位置する。このように、面５は実質的にｘ−ｚ平面内に位置する。たとえば、面５は好ましくはおよそ１０°以下、より好ましくはおよそ５°以下、さらに好ましくはおよそ２°以下、さらに好ましくはおよそ１°以下ｘ−ｚ平面からずれた（すなわち傾いた）平面内に位置する。
【００５２】
作動において、磁気抵抗素子１はハードディスク・ドライブ内の読取ヘッドとして使用して、側面５に直角にまたはほぼ直角に（すなわち直角から２、３度ずれて）通過する磁場Ｂを検出することができる。後述するように、チャネル８の導電率はゲート１３からの距離と共に著しく、たとえば指数関数的に変化するため、素子１は反転層２５およびチャネル８のその隣接領域内で磁気抵抗効果を示す。
【００５３】
素子１は厚いパッシベーション層を使用する必要はなく、そのためチャネル８はできるだけ磁気ディスクに近づけることができる。
【００５４】
図５に、磁気抵抗素子１を作動させる回路構成２１が示されている。回路構成２１は第１のリード１２１（図２）および第３のリード１２３（図２）間でチャネル８中に電流Ｉを駆動するように構成された電流源２２と、第２および第４のリード１２２、１２４（図２）両端間に現われる電圧Ｖを測定する電圧計２３を含んでいる。この構成は「ＩＶＩＶ」構成、ジオメトリまたは配列と呼ぶことができる。ゲート電極１４にバイアスＶＧを印加するのに電圧源２４が使用される。
【００５５】
図６ａおよび図６ｂを参照すると、閾値電圧Ｖｔｈを超えるがゲート誘電体破壊電圧Ｖｂを超えない十分大きな電圧ＶＧがゲート電極１４に印加される時に、ゲート誘電体１５およびシリコン・チャネル８間の界面２６に隣接する非ドープチャネル８内に反転層２５が形成される。閾値電圧Ｖｔｈおよびゲート誘電体破壊電圧Ｖｂの値は定常的な実験により見つけることができる。通常、この値はシリコン層７およびゲート誘電体１５のために選択された材料、およびゲート誘電体１５の厚さによって決まる。
【００５６】
特に図６ｂを参照すると、ゲート電極１４に電圧を印加すると界面２６に電場２７が発生してチャネル８内の伝導帯２８および価電子帯２９を曲げる。十分大きな電圧ＶＧがゲート電極１４に印加されると、電場２７により伝導帯２８はフェルミ準位よりも下へ曲げられ、自由電子を蓄積できるポテンシャル井戸３１を形成する、すなわち反転層２５を形成する。反転層２５は１ｎｍのような薄い厚さになりうる。
【００５７】
図６ａおよび図６ｂは電子の蓄積を生じるバンド湾曲を例示している。反対極性の十分大きなゲート電圧が印加され、それがまた別の閾値電圧を超えると、これはホール蓄積を生じる。しかしながら、通常電子の移動度はホールの移動度よりも高く、すなわちμｅ＞μｈであり、そのため電子蓄積に基づく素子性能がここで使用される。
【００５８】
第１および第３の電極１２１、１２３（図２）間を流れる電流は主として反転層２５内を流れる。側面５に直角に磁場Ｂが印加されると、電子に力が作用してそれらを反転層２５（図６ａ）の平面に直角に曲げる。電子が曲がる方向は印加磁場の方向によって決まる。チャネルの抵抗はゲートからの距離と共に変化するため、これにより第２および第３の電極１２１、１２３間に磁気抵抗が生じる（図２）。
【００５９】
図７は３Ｖのゲート電圧において、側面５（図１）に直角に印加された３つの異なる磁場、すなわちＢ＝０ｍＴ、＋５０ｍＴおよび−５０ｍＴに対する素子１の電圧−電流特性３２１、３２２、３２３を例示している。測定は同じ構成を使用して行われ、第１および第３のリード１２１、１２３（図２）間でチャネル８中に駆動される電流Ｉを掃引しながら、電圧Ｖが第２および第４のリード１２２、１２４（図２）間で感知される。
【００６０】
図８は、ゲート電圧が３Ｖで、側面５（図１）に直角に印加された磁場が−５０ｍＴから＋５０ｍＴへ掃引される時に、第１および第３のリード１２１、１２３（図２）間で駆動される電流が３００μＡである場合の素子１（図１）の電圧−磁場特性３３を例示している。
【００６１】
（もう１つの異なる測定構成を使用して）第３のリード１２３が接地され、第１リード１２１が１Ｖにバイアスされると（図２）、第１および第３のリード１２１、１２３（図２）間を流れる電流Ｉは３３０μＡ程度であり、それは第１および第３のリード１２１、１２３（図２）間の抵抗がおよそ３ｋΩであることを意味する。
【００６２】
（さらに、もう１つの異なる構成を使用して）測定された第２および第４の電極１２２、１２４（図２）間の抵抗は、同じゲート電圧ＶＧに対する第１および第３のリード１２１、１２３（図２）間の抵抗のほぼ半分である。
【００６３】
図７に示すように、第２および第４の電極１２２、１２４（図２）間の出力電圧は第１および第３のリード１２１、１２３（図２）間の電流と共に増加する。
【００６４】
図８に示すように、第１および第３のリード１２１、１２３（図２）間に３００μＡの電流が印加されると、第２および第４の電極１２２、１２４（図２）間で測定される出力電圧の変化（ΔＶ）は、印加磁場の変化（ΔＢ）が５０ｍＴの時に５．９ｍＶである。
【００６５】
図９および図１０を参照すると、素子１は同じ条件の元で５Ｖのゲート・バイアスを使用して再度測定され、もう１組の特性３４１、３４２、３４３、３５が得られる。図９および１０に示すように、出力電圧はより高い。
【００６６】
特に図１０を参照すると、第１および第３のリード１２１、１２３間に３００μＡの電流が印加されると、第２および第４の電極１２２、１２４（図２）間で測定される出力電圧の変化（ΔＶ）は印加磁場の変化（ΔＢ）が５０ｍＴの時に６．５ｍＶである。
【００６７】
出力電圧は素子のサイズに応じて拡大され、素子が大きくなるにつれ大きくなる。電極１２１、１２２、１２３、１２４およびイオン注入分流器２０の接触抵抗は無視できる。
【００６８】
素子１は特許文献１に記載されている素子よりも３から４桁大きい信号を出力する。
【００６９】
次に、図１１ａから図１１ｑを参照して素子１の作製方法を説明する。
【００７０】
ｐ型シリコン・ウェーハ３６（図１１ａ）がアセトンおよびＩＰＡを使用して洗浄される。光レジストの層（図示せず）がスピン・オンされる。光レジストの層（図示せず）はマスク（レチクルとも呼ばれる）およびＵＶ光源を使用してパターン化され光レジスト現像剤を使用して現像される。
【００７１】
図１１ａを参照すると、光リソグラフィー段階で、パターン化された光レジスト層３７が残り、分流器２０（図１）を画定する露光されない領域３８が残る。
【００７２】
図１１ｂを参照すると、ウェーハ３６はイオン注入室（図示せず）内へロードされる。およそ１０ｋｅＶのヒ素（Ａｓ）イオン３９がウェーハ３６のマスクされない領域４０内へ注入される。レジスト３７は除去されウェーハ３６はレーザ・アニールされて注入を活性化させる。
【００７３】
図１１ｃを参照すると、注入されたウェーハ４２の表面４１に、注入によりおよそ１×１０２０ｃｍ−３のドーピング濃度を有するｎ＋ウェル２０’、および注入されない領域４３が残される。
【００７４】
注入されたウェーハ４２は３：１のＨ２ＳＯ４：Ｈ２Ｏ２（ピラニア・エッチ液として広く知られている）を使用して洗浄される。次に、表面酸化物（図示せず）が２：５：３のＮＨ２Ｆ：Ｃ２Ｈ４Ｏ２：Ｈ２Ｏ（「ＳＩＬＯＸエッチ液」としても知られる）中で短時間のディップにより除去され、反応室（図示せず）内にロードされる。
【００７５】
図１１ｄを参照すると、３０ｎｍの厚さを有する非ドープ・シリコン（Ｓｉ）の層４４が化学蒸着法（ＣＶＤ）によりエピタキシャル成長される。５ｎｍの厚さを有する二酸化シリコン（ＳｉＯ２）の層４５がおよそ８００°Ｃにおいて湿式酸化（すなわちＨ２Ｏ中での酸化）により成長され、続いて１００ｎｍの厚さを有するｎ＋多結晶シリコンの層４６が化学蒸着法（ＣＶＤ）により成長される。
【００７６】
この段階において、ウェーハ４７はチップに分割することができる。ウェーハ４７（すなわちチップ）は、さらに次のように処理してもよい。
【００７７】
ウェーハはピラニア・エッチ液を使用して洗浄され、続いてＳＩＬＯＸエッチ液中に浸漬される。ＰＭＭＡの層（図示せず）がウェーハ４７の上面４８に塗布され（たとえばスピン・オン）ベーキングにより硬化される。
【００７８】
ＰＭＭＡ層（図示せず）は走査電子ビームを使用してパターン化され、ＩＰＡと水の混合液を使用して現像され、パターン化されたＰＭＭＡ層（図示せず）が残る。チップには、たとえば３分間の短い酸素プラズマ・アッシュが加えられ、次に、アルミニウムの３０ｎｍ厚の層がチップのＰＭＭＡのパターン化表面上に熱蒸着される。現像されたレジストはアセトン中で「リフト・オフ」され、次にＩＰＡ中でリンスされて、図１１ｅに示すように、アルミニウム・エッチ・マスク４９（いわゆるハード・エッチ・マスクを提供する）およびウェーハ４７のマスクされない領域５０が残る。
【００７９】
図１１ｆを参照すると、マスクされない領域５０内で、シリコン層４５および二酸化シリコン層４６の領域５１、５２は、四塩化炭素と四塩化シリコンの混合物（ＣＦ４：ＳｉＣｌ４）を原料ガスとして使用する反応性イオン・エッチング５３によりエッチングされる。
【００８０】
アルミニウム・エッチ・マスク４９は（ＣＨ３）４ＮＯＨ等の塩基を使用して除去される。
【００８１】
ある実施例では、電子ビーム・レジスト等のソフト・エッチ・マスクを使用してもよい。ポジティブ・レジストの代わりにネガティブ・レジストを使用してもよい。
【００８２】
図１１ｇにこの処理段階における素子の構造を示す。パターン化されたシリコン層５３および同一の広がりを持つ下層の二酸化シリコン層５４が、非ドープ・エピタキシャル・シリコン層４４の上面５５上にある。
【００８３】
パターン化されたシリコン層５３および二酸化シリコン層５４は、マスクされないウェーハ５６の領域を残す。
【００８４】
図１１ｈを参照すると、ウェーハ５６は洗浄されイオン注入室（図示せず）内へロードされる。およそ５ｋｅＶのヒ素（Ａｓ）イオンがパターン化された（マスクされない）シリコン層５３、および非ドープ・エピタキシャル・シリコン層４４のマスクされない領域５８内へ注入される。ウェーハ５６は注入を活性化させるためにレーザ・アニールされる。
【００８５】
図１１ｉを参照すると、注入によりドープされたウェル領域５９、および下層の隣接する非ドープ領域６０を有するエピタキシャル・シリコンの層４４’、およびドープされた多結晶シリコンのパターン化された層６１が残される。シリコン４４’の非ドープ領域６０はチャネル８に対応する。
【００８６】
ウェーハ６２はアセトンおよびＩＰＡを使用して洗浄される。
【００８７】
図１１ｊを参照すると、４００ｎｍの厚さを有する二酸化シリコン層（ＳｉＯ２）の全面層６３がウェーハ６２の上面６３上に化学蒸着（ＣＶＤ）により成長される。
【００８８】
ＰＭＭＡの層（図示せず）が二酸化シリコンの層６３の上面６４に塗布され（たとえばスピン・オン）ベーキングにより硬化される。ＰＭＭＡの層（図示せず）は走査電子ビームを使用してパターン化され、ＩＰＡと水の混合液を使用して現像される。
【００８９】
図１１ｋを参照すると、電子ビーム・リソグラフィ段階で、ビアを画定する非露光エリア６６を残すＰＭＭＡ層６５が残される。
【００９０】
図１１ｌを参照すると、マスクされないエリア６６内で、二酸化シリコン層６５の領域６７が、たとえばトリフルオロメタン（ＣＨＦ３）を原料ガスとして使用した反応性イオン・エッチング６８により、ドープされたウェル領域５９までエッチングされる。
【００９１】
図１１ｍを参照すると、反応性イオン・エッチングにより二酸化シリコン６３’のパターン化された層内にビア１７が残される。
【００９２】
図１１ｎを参照すると、４００ｎｍの厚さを有するアルミニウム（Ａｌ）の層６８が、ＲＦスパッタリングを使用して二酸化シリコン６３’のパターン化された層の上面６９に堆積され、ビア１７の側壁７０および底部７１を被覆する。
【００９３】
ＰＭＭＡの層（図示せず）が金属層６８の上面７２に塗布され（たとえばスピン・オン）ベーキングにより硬化される。ＰＭＭＡ層（図示せず）は走査電子ビームを使用してパターン化され、ＩＰＡと水の混合液を使用して現像される。
【００９４】
図１１ｏを参照すると、電子ビーム・リソグラフィ段階で、非露光領域７４を残すＰＭＭＡ層７３が残される。
【００９５】
図１１ｐを参照すると、金属層６８の不要領域７５は、たとえば三塩化ホウ素、トリクロロメタンおよび塩素の混合物（ＢＣｌ３：ＣＨＣｌ３：Ｃｌ２）を原料ガスに使用した反応性イオン・エッチング７６によりエッチングされる。
【００９６】
図１１ｑを参照すると、エッチング段階で二酸化シリコン６３’のパターン化された層の上面６９に金属リード１２が残される。ある実施例では、リードが除去される部分のポジティブ・レジストのパターンを画定するステップと堆積するステップとを含むリフトオフ・プロセスを使用することができる。
【００９７】
図１１ｒを参照すると、二酸化シリコンのパターン化された表層６３’の領域７７、７８、７９、８０、８１、８２、８３、ドープされた多結晶シリコンのパターン化された層６１、二酸化シリコンのパターン化された層５４、ドープされたウェル領域５９、非ドープ・エピタキシャル・シリコン層６０、基板４およびドープされたウェル領域２０’が、それぞれラッピングにより除去される。ラッピング・プロセスおよびラッピング装置は特許文献２に記載されている。素子の側面の他の形の除去方法を使用してもよい。
【００９８】
ラッピングにより図１から図４に示す素子１が得られる。しかしながら、前述したように、たとえばチャネル８および／またはゲート１４に対応する側面５の少なくとも一部を被覆するように、二酸化シリコンまたは他の材料の薄い（たとえば２ｎｍ以下）保護層を堆積または成長させてもよい。
【００９９】
まだチップに分割されていなければ、ウェーハはこの段階でチップに分割されチップはパッケージ化される。後述するように、素子１はハードディスク・ドライブ内の読取ヘッドとして使用することができる。
【実施例２】
【０１００】
図１２から図１４に、本発明による磁気抵抗素子１０１の第２の実施例が示されている。
【０１０１】
第２の磁気抵抗素子１０１は前述した第１の磁気抵抗素子１（図１から図４）に類似している。
【０１０２】
素子１０１はｐ型基板１０４の上面１０３上に形成された層構造１０２を含み側面１０５を有する。素子１０１はエピタキシャル成長、非ドープ単結晶シリコン（Ｓｉ）の層１０７を含み、それは第１および第２の端１０９、１１０間にチャネル領域１０８を提供し、かつ側面１０５に沿って走る第１面１１１を有する。非ドープ単結晶シリコン層１０７は第１、第２、第３および第４のリード１１２１、１１２２、１１２３、１１２４を含んでいる。素子１０１はゲート電極１１４および非ドープ単結晶シリコン層１０７内に反転層１２５を形成するゲート誘電体１１５を含むトップ・ゲート１１３を有する。ゲート構造１１３は内部にビア１１７１、１１７２、１１７３、１１７４、１１７５を有する絶縁表層１１６により被覆される。リード１１２１、１１２２、１１２３、１１２４およびゲート電極１１４はアルミニウムにより形成されたトラック１１８１、１１８２、１１８３、１１８４、１１８５により被覆される。
【０１０３】
素子ジオメトリ、材料および寸法は前述した第１の素子（図１から図４）のそれらと同じである。たとえば、チャネル１０８、リード１１２１、１１２２、１１２３、１１２４およびゲート電極１１４、ゲート誘電体１１５は実質的に同じ寸法を有し、前述したチャネル１０８（図１から図４）、リード１１２１、１１２２、１１２３、１１２４（図１から図４）およびゲート電極１１４（図２、図３および図４）およびゲート誘電体１１５（図１から図４）と同じ材料により構成される。
【０１０４】
第２の磁気抵抗素子１０１は分流器が無い点において前述した第１の磁気抵抗素子１（図１から図４）とは異なっている。
【０１０５】
素子１０１は図５に示すのと同じ回路構成２１を使用して制御することができる。
【０１０６】
５Ｖのゲート電圧が印加される時に、１２０μＡの電流が第１および第３のリード１１２１、１１２３間に印加されると、印加磁場の変化（ΔＢ）が５０ｍＴである場合に第２および第４の電極１１２２、１１２４間で測定される出力電圧の変化（ΔＶ）は２５ｍＶである。
【０１０７】
第３のリード１１２３が接地され第１のリード１１２１が１Ｖでバイアスされると、第１および第３のリード１１２１、１１２３間の抵抗はおよそ７．１ｋΩとなり、第２および第４の電極１１２２、１１２４間の抵抗は第１および第３のリード１１２１、１１２３間の値のおよそ半分となる。
【０１０８】
所要プロセス・ステップが少なく第１の素子１（図１）に比べてより大きい磁気抵抗を示すため、第２の素子１０１はより簡単かつ低廉に作製することができる。
【実施例３】
【０１０９】
図１５から図１７に、本発明による磁気抵抗素子２０１の第３の実施例が示されている。
【０１１０】
第３の磁気抵抗素子２０１は前述した第１の磁気抵抗素子１（図１から図４）に類似している。
【０１１１】
素子２０１はｐ型基板２０４の上面２０３上に形成された層構造２０２を含み側面２０５を有する。素子２０１はエピタキシャル成長、非ドープ単結晶シリコン（Ｓｉ）の層２０７を含み、それは第１および第２の端２０９、２１０間にチャネル領域２０８を提供し、かつ側面２０５に沿って走る第１の面２１１を有する。非ドープシリコン層２０７は第１、第２および第３のリード１１２１、１１２２、１１２３を含んでいる。素子２０１は、ゲート電極２１４および非ドープ・シリコン層２０７内に反転層２２５を形成するゲート誘電体２１５を含むトップ・ゲート構造２１３を有する。ゲート構造２１３は内部にビア２１７１、２１７２、２１７３、２１７５を有するトップ絶縁層２１６により被覆される。リード２１２１、２１２２、２１２３およびゲート電極２１４はアルミニウムにより形成された導電性トラック２１８１、２１８２、２１８３、２１８５により接合される。基板２０４は分流器として働く高濃度ドープｎ型ウェル２２０を含んでいる。分流器２２０は省くことができる。
【０１１２】
第３の磁気抵抗素子２０１は３本のリード２１２１、２１２２、２１２３しかない点において前述した第１の磁気抵抗素子１（図１から図４）とは異なっている。さらに、リード幅（すなわちｌ３）およびリード間隔（すなわちｓ１およびｓ２）は第１の素子１（図１）のそれとは異なっている。特に、各リード２１２１、２１２２、２１２３はおよそ３０ｎｍの幅を有する。第１および第２のリード２１２１、２１２２はおよそ１５０ｎｍ間隔がとられている。第２および第３のリード２１２２、２１２３はおよそ３０ｎｍ間隔がとられている。
【０１１３】
その他の点では、素子ジオメトリ、材料および寸法は前述した第１の素子１（図１から図４）のものと実質的に同じである。たとえば、チャネル２０８、リード２１２１、２１２２、２１２３、ゲート電極２１４、ゲート誘電体２１５および分流器２２０は実質的に同じ寸法を有し（リード幅および間隔以外）、前述したチャネル８（図１から図４）、リード１２１、１２２、１２３（図１から図４）およびゲート電極１４（図１から図４）、ゲート誘電体１５（図１から図４）および分流器２０（図１から図４）と同じ材料により構成される。
【０１１４】
図１８に、第３の素子２０１を作動させる回路構成２２１が示されている。回路構成２２１は第１のリード２１２１（図１５）および第３のリード２１２３（図１５）間でチャネル２０８中に電流Ｉを駆動するように構成された電流源２２２、および第２および第３のリード２１２２、２１２３（図１５）両端間に現われる電圧Ｖを測定するように構成された電圧計２２３を含んでいる。電圧源２２４がゲート電極２１４へバイアスＶＧを印加するのに使用される。
【０１１５】
図１９は、５Ｖのゲート電圧において、側面２０５（図１５）に直角に印加された３つの異なる磁場、すなわちＢ＝０ｍＴ、＋５０ｍＴおよび−５０ｍＴに対する素子２０１（図１５）の電圧−電流特性２３４１、２３４２、２３４３を例示している。測定は、第１および第３のリード２１２１、２１２３（図１５）間でチャネル２０８中に駆動される電流Ｉを掃引しながら、電圧Ｖが第２および第３のリード２１２２、２１２３間で感知される構成を使用して行われる（図１５）。
【０１１６】
図２０は、５Ｖのゲート電圧において側面２０５（図１５）に直角に印加された磁場が−５０ｍＴから＋５０ｍＴへ掃引される時に、第１および第３のリード２１２１、２１２３（図１５）間で駆動される電流が２５０μＡの時の素子２０１（図１５）の電圧−磁場特性２３４を例示している。
【０１１７】
図１９に示すように、５Ｖのゲート電圧が印加される時に、第１および第３のリード２１２１、２１２３（図１５）間に２６０μＡの電流が印加されると、第２および第３の電極２１２２、２１２３（図１５）間で測定される出力電圧の変化（ΔＶ）は印加磁場の変化（ΔＢ）が５０ｍＴである時に２４ｍＶである。第２および第３のリード２１２２、２１２３（図１５）間の出力電圧は電流と共に増加する。
【０１１８】
第３のリード２１２３（図１５）が接地され第１のリード２１２１が１Ｖでバイアスされると、第１および第３のリード２１２１、２１２３（図１５）間の抵抗はおよそ３．８ｋΩとなる。
【実施例４】
【０１１９】
図２１から図２３に、本発明による磁気抵抗素子３０１の第４の実施例が示されている。
【０１２０】
第４の磁気抵抗素子３０１は前述した第１の磁気抵抗素子１（図１から図４）に類似している。
【０１２１】
素子３０１はｐ型基板３０４の上面３０３上に形成された構造３０２を含み、側面３０５を有する。素子３０１はエピタキシャル成長、非ドープ単結晶シリコン（Ｓｉ）の層３０７を含み、それは第１および第２の端３０９、３１０間にチャネル３０８を提供し、かつ側面３０５に沿って走る第１の面３１１を有する。非ドープシリコン層３０７は２本のリード３１２２、３１２３を含んでいる。素子３０１は、ゲート電極３１４および非ドープシリコン層３０７内に反転層３２５を形成するゲート誘電体３１５を含むトップ・ゲート構造３１３を有する。ゲート構造３１３は内部にビア３１７２、３１７３、３１７５を有する絶縁表層３１６により被覆される。リード３１２２、３１２３およびゲート電極３１５は、アルミニウムにより形成された導電性トラック３１８２、３１８３、３１８５により接合される。基板３０４は分流器として働く高濃度ドープｎ型ウェル３２０を含んでいる。分流器３２０は省くことができる。
【０１２２】
第４の磁気抵抗素子３０１は２本のリード３１２２、３１２３しかない点において前述した第１の磁気抵抗素子１（図１から図４）とは異なっている。しかしながら、第１の素子１と同様に、各リード３１２１、３１２２、３１２３はおよそ２０ｎｍの幅を有する。リード３１２２、３１２３はおよそ２０ｎｍ間隔がとられている。
【０１２３】
その他の点では、素子ジオメトリ、材料および寸法は前述した第１の素子１（図１から図４）のものと実質的に同じである。たとえば、チャネル３０８、リード３１２２、３１２３、ゲート電極３１４、ゲート誘電体３１５および分流器３２０は実質的に同じ寸法を有し（リード幅および間隔以外）、前述したチャネル８（図１から図４）、リード１２１、１２２、１２３（図１から図４）およびゲート電極１４（図１から図４）、ゲート誘電体１５（図１から図４）および分流器２０（図１から図４）と同じ材料により構成される。
【０１２４】
図２４に、第４の素子３０１を作動させる回路構成３２１が示されている。回路構成３２１は、リード３１２２、３１２３（図２１）間でチャネル３０８中に電流Ｉを駆動するように構成された電流源３２２、および同じリード３１２２、３１２３（図２１）両端間に現われる電圧Ｖを測定するように構成された電圧計３２３を含んでいる。電圧源３２４がゲート電極３１４へバイアスＶＧを印加するのに使用される。
【０１２５】
図２５は、５Ｖのゲート電圧において、側面３０５（図２１）に直角に印加された３つの異なる磁場、すなわち、Ｂ＝０ｍＴ、＋５０ｍＴおよび−５０ｍＴに対する第４の素子３０１（図２１）の電圧−電流特性３３４１、３３４２、３３４３を例示している。測定はリード２１２２、２１２３（図２１）間でチャネル３０８中に駆動される電流Ｉを掃引しながら、電圧Ｖがリード３１２２、３１２３（図２１）間で感知される構成を用いて行われる。
【０１２６】
図２４に示すように、５Ｖのゲート電圧が印加される時に、リード３１２２、３１２３（図２１）間に３９０μＡの電流が印加されると、電極３１２２、３１２３（図２１）間で測定される出力電圧の変化（ΔＶ）は、印加磁場の変化（ΔＢ）が５０ｍＴである時に０．８６ｍＶである。第２および第３のリード３１２２、３１２３（図２１）間の出力電圧は電流と共に増加する。
【０１２７】
リード３１２２、３１２３（図２１）間で測定された抵抗は２．５ｋΩである。
【実施例５】
【０１２８】
図２６から図２８に、本発明による磁気抵抗素子４０１の第５の実施例が示されている。
【０１２９】
素子４０１はｐ型基板４０４の上面４０３上に形成された層構造４０２を含み側面４０５を有する。素子４０１はエピタキシャル成長、非ドープ単結晶シリコン（Ｓｉ）の層４０７を含み、それは第１および第２の端４０９、４１０間にチャネル４０８を提供し、かつ側面４０５に沿って走る第１面４１１を有する。非ドープシリコン層４０７はリードを提供する２つの高濃度ドープｎ型ウェル４１２２、４１２３を含んでいる。素子４０１は、ゲート電極４１４および非ドープ・シリコン層４０７内に反転層４２５を形成するゲート誘電体４１５を含むトップ・ゲート構造４１３を有する。ゲート構造４１３は内部にビア４１７２、４１７３、４１７５を有する絶縁表層４１６により被覆される。リード４１２２、４１２３およびゲート電極４１５はアルミニウムにより形成された導電性トラック４１８２、４１８３、４１８５により接合される。基板４０４は分流器として働く高濃度ドープｎ型ウェル４２０を含んでいる。分流器４２０は省くことができる。
【０１３０】
第５の磁気抵抗素子４０１は前述したように、２本のリード４１２２、４１２３しかない、またゲート構造の範囲が狭い、すなわちそれがリード４１２２、４１２３間にしか配置されない点において、第１の磁気抵抗素子１（図１から図４）とは異なっている。各リード４１２２、４１２３はおよそ２０ｎｍの幅を有する。リード４１２２、４１２３はおよそ２０ｎｍ間隔がとられている。
【０１３１】
層厚および材料は前述した第１の素子１（図１から図４）のそれと実質的に同じである。
【０１３２】
図２９に、第４の素子４０１を作動させる回路構成４２１が示されている。回路構成４２１は、リード４１２２、４１２３間でチャネル２０８中に電流Ｉを駆動するように構成された電流源４２２、およびリード４１２２、４１２３の両端間に現われる電圧Ｖを測定するように構成された電圧計４２３を含んでいる。電圧源４２４がゲート電極４１４へバイアスＶＧを印加するのに使用される。
【０１３３】
図３０は、５Ｖのゲート電圧において、側面４０５（図２４）に直角に印加された３つの異なる磁場、すなわちＢ＝０ｍＴ、＋５０ｍＴおよび−５０ｍＴに対する第５の素子４０１（図２６）の電圧−電流特性４３４１、４３４２、４３４３を例示している。測定はリード４１２２、４１２３（図２６）間でチャネル４０８中に駆動される電流Ｉを掃引しながら、電圧Ｖがリード４１２２、４１２３（図２６）間で感知される構成を用いて行われる。
【０１３４】
図３０に示すように、５Ｖのゲート電圧が印加される時に、リード４１２２、４１２３（図２６）間に３７０μＡの電流が印加されると、電極４１２２、４１２３（図２６）間で測定される出力電圧の変化（ΔＶ）は、印加磁場の変化（ΔＢ）が５０ｍＴである時に２．２ｍＶである。第２および第３のリード４１２２、４１２３（図２６）間の出力電圧は電流と共に増加する。
【０１３５】
リード４１２２、４１２３（図２６）間で測定された抵抗は２．７ｋΩである。
【０１３６】
読取ヘッド
図３１を参照すると、素子１（図１）、１０１（図１２）、２０１（図１５）、３０１（図２１）、４０１（図２６）はハードディスク・ドライブ５９２内の読取ヘッド５９１として使用することができる。素子１（図１）、１０１（図１２）、２０１（図１５）、３０１（図２１）、４０１（図２６）の側面５（図１）、１０５（図１２）、２０５（図１５）、３０５（図２１）、４０５（図２６）は図３１において下向きに配置される。
【０１３７】
スライダ５９３が読取ヘッド５９１および書込みヘッド５９４を回転可能なプラテン５９５上に支持している。読取ヘッド５９１はその下を通る直角に配列されたビットセル５９６により作り出される磁場Ｂを測定する。読取ヘッド５９１は縦に配列されたビットセルを有するハードディスク・ドライブ内で使用することができる。
【０１３８】
前述した実施例に多くの修正を行ってもよいことは理解されよう。
【０１３９】
ゲート電極がゲート誘電体の下にありゲート誘電体がチャネルの下にあるボトム・ゲート構造を用いてもよい。
【０１４０】
素子はトップ・ゲート構造ではなくサイド・ゲート構造を含んでもよく、側面の代わりに頂上面（または低面）を有してチャネルの面が頂上面に沿って走るようにしてもよい。たとえば、シリコン等の非強磁性半導電性材料の層をエッチングして側壁を形成し、絶縁材料の層および導電性材料の層を含むゲート構造を、たとえば成長および／または堆積により側壁上に形成してもよい。構造の頂上部をエッチングまたはラッピングして頂上面を画定してもよい。
【０１４１】
素子の全面にわたって側面を実質的に平坦としてもよい。素子の全面にわたって実質的に平坦な面はラッピングにより簡便に形成することができる。しかしながら、この面、すなわち側面は、素子の全体、たとえば素子の全面にわたって実質的に平坦とする必要はない。代わりに、素子の側面をチャネル、ゲート構造および分流器の近くで実質的に平坦とし、素子の側面の残りに関しては突起を形成してもよい。
【０１４２】
ゲート電極は少なくともおよそ１×１０１９ｃｍ−３、たとえば１×１０２１ｃｍ−３の濃度を有する不純物（ｎ型またはｐ型）によりドープしてもよい。
【０１４３】
ゲート電極はシリコンを含む必要はなく、アルミニウム（Ａｌ）または金（Ａｕ）等の金属、または金属合金から形成してもよい。ゲート電極は一つ以上の層を含んでいてもよい。たとえば、ゲート電極は、たとえばチタン（Ｔｉ）および金（Ａｕ）の二重層としてもよい。
【０１４４】
素子はシリコンを基本とした素子としてもよい。たとえば、チャネル、分流器および／またはリードはシリコンまたはシリコン・ゲルマニウム（たとえばＳｉ０．９Ｇｅ０．１）等のシリコン含有材料により構成してもよい。素子の異なる部分で異なるシリコン含有量の材料を使用してもよい。
【０１４５】
ゲルマニウム等の他の元素半導体を使用してもよい。ガリウム・ヒ素（ＧａＡｓ）、インジウム・ヒ素（ＩｎＡｓ）およびインジウム・アンチモン（ＩｎＳｂ）および他の二元および三元および四元半導体を使用してもよい。ＡｌＧａＡｓ／ＧａＡｓ等のヘテロ構造を使用してもよい。
【０１４６】
歪半導体、たとえば歪シリコンを使用してもよい。
【０１４７】
チャネルはドープしなくても、およそ１×１０１５ｃｍ−３の濃度まで、およそ１×１０１６ｃｍ−３の濃度まで、またはおよそ１×１０１７ｃｍ−３の濃度まで不純物（ｎ型またはｐ型）をドープしてもよい。
【０１４８】
分流器（もしあれば）および／またはリードは少なくともおよそ１×１０１９ｃｍ−３、たとえばおよそ１×１０２１ｃｍ−３の濃度を有する不純物（ｎ型またはｐ型）をドープしてもよく、かつ／または一つ以上のδドープ層により構成してもよい。
【０１４９】
チャネルおよび／または分流器および／またはリードはおよそ５−５０ｎｍの厚さ、またはおよそ５０−１００ｎｍの厚さを有していてもよい。さらに、チャネル、分流器およびリードは異なる厚さを有することができる。異なる厚さは、異なる厚さの層を堆積させてもマスク・エッチングにより得てもよい。
【０１５０】
分流器はチャネルの一部、すなわちチャネルの全長よりも短い長さだけ延ばしてもよい。分流器は矩形である必要はない。
【０１５１】
各リードは５０ｎｍよりも薄い厚さとしてもよい。チャネルは１００ｎｍよりも小さい幅（すなわちｗ１）および／または１０μｍよりも短い長さ（すなわちｌ１）としてもよい。分流器は５００ｎｍまでの幅（すなわちｗ２）および／または１０μｍよりも短い長さ（すなわちｌ２）としてもよく、チャネルの長さと同じであってもなくてもよい。各リードは２００ｎｍまでの幅（すなわちｌ３）を有し、この幅はチャネルの長さに対応する方向である。リードはチャネルに対して直角に配列する必要はない。端部リード、たとえば第１および第６リードは横方向ではなく、チャネルの端からチャネルに近づくように配列してもよい。リードはチャネルと同一平面内に形成する必要はない。少なくともいくつかのリードはチャネルの上および／または下に配置することができる、すなわちチャネルの下層および／または上層とすることができる。素子は使用されないリードを含んでいてもよい。たとえば、素子は４本以上のリードを含んでいてもよいが、より少数のリードを使用してチャネルを通る信号を駆動および測定するようにしてもよい。
【０１５２】
電気的絶縁を提供する絶縁層は１５０ｎｍよりも薄くても厚くてもよい。
【０１５３】
エッチングおよび現像剤については別の濃度および混合物を使用してもよい。他のエッチ液、レジストおよび現像剤を使用してもよい。エッチング、露光および現像時間は変えることができ、定常的な実験で見つけることができる。アニール温度も定常的な実験で見つけることができる。
【符号の説明】
【０１５４】
１、１０１、２０１、３０１、４０１  磁気抵抗素子
２、１０２、２０２、３０２、４０２  層構造
３、１９、５５、６４、６９、１０３、２０３、３０３、４０３  上面
４、１０４、２０４、３０４、４０４  基板
５、１０５、２０５、３０５、４０５  側面
６  平面
７、４４、５３、１０７、２０７、３０７、４０７  シリコン層
８、１０８、２０８、３０８、４０８  チャネル
９、１０、１０９、１１０、２０９、２１０、３０９、３１０、４０９、
４１０  端
１１、１１１、２１１、３１１、４１１  第１面
１２１、１２２、１２３、１２４、１１２１、１１２２、１１２３、１１２４、１１７１、２１２１、２１２２、２１２３、３１２２、３１２３、４１２２、４１２３  リード
１３、１１３、２１３、３１３、４１３  ゲート構造
１４、１１４、２１４、３１４、４１４  ゲート電極
１５、１１５、２１５、３１５、４１５  ゲート誘電体
１６、４５、５４、６７  二酸化シリコン層
１７１、１７２、１７３、１７４、１１７２、１１７３、１１７４、１１７５、２１７１、２１７２、２１７３、２１７５、３１７２、３１７３、３１７５、４１７２、４１７３、４１７５  ビア
１８１、１８２、１８３、１８４、１１８１、１１８２、１１８３、１１８４、１１８５、２１８１、２１８２、２１８３、２１８５、３１８２、３１８３、３１８５、４１８２、４１８３、４１８５  導電性トラック
２０、２２０、３２０、４２０  分流器
２１、２２１、３２１、４２１  回路構成
２２、２２２、３２２、４２２  電流源
２３、２２３、３２３、４２３  電圧計
２４、２２４、３２４、４２４  電圧源
２５、１２５、２２５、３２５、４２５  反転層
２６  界面
２７  電場
２８  伝導帯
２９  価電子帯
３０  フェルミ準位
３１  ポテンシャル・ウェル
３２１、３２２、３２３、３４１、３４２、３４３、２３４１、２３４２、２３４３、３３４１、３３４２、３３４３、４３４１、４３４２、４３４３  電圧−電流特性
３３、２３４  電圧−磁場特性
３６、４２、４７、４８、５６、６２  ウェーハ
３７  光レジスト層
３８、６６、７４  非露光領域
３９、５７  ヒ素イオン
４０、５０、５８、６６  マスクされない領域
４１  表面
４２  注入領域
４３  非注入領域
４６、６１  多結晶シリコン層
４９  エッチ・マスク
５１、５２、７７、７８、７９、８０、８１、８２、８３  領域
５９  ウェル領域
６０  非ドープ領域
６３  全面層
６５、７３  ＰＭＭＡ層
６８  アルミニウム層
７０  側壁
７１  底部
７２  金属層
７５  不要領域
７６  反応性イオン・エッチング
１１６、２１６、４１６  絶縁表層
５９１  読取ヘッド
５９３  スライダ
５９４  書込ヘッド
５９５  プラテン
５９６  ビットセル
【図１】
0005275144.tif 000002
【図２】
0005275144.tif 000003
【図３】
0005275144.tif 000004
【図４】
0005275144.tif 000005
【図５】
0005275144.tif 000006
【図６ａ】
0005275144.tif 000007
【図６ｂ】
0005275144.tif 000008
【図７】
0005275144.tif 000009
【図８】
0005275144.tif 000010
【図９】
0005275144.tif 000011
【図１０】
0005275144.tif 000012
【図１１ａ】
0005275144.tif 000013
【図１１ｂ】
0005275144.tif 000014
【図１１ｃ】
0005275144.tif 000015
【図１１ｄ】
0005275144.tif 000016
【図１１ｅ】
0005275144.tif 000017
【図１１ｆ】
0005275144.tif 000018
【図１１ｇ】
0005275144.tif 000019
【図１１ｈ】
0005275144.tif 000020
【図１１ｉ】
0005275144.tif 000021
【図１１ｊ】
0005275144.tif 000022
【図１１ｋ】
0005275144.tif 000023
【図１１ｌ】
0005275144.tif 000024
【図１１ｍ】
0005275144.tif 000025
【図１１ｎ】
0005275144.tif 000026
【図１１ｏ】
0005275144.tif 000027
【図１１ｐ】
0005275144.tif 000028
【図１１ｑ】
0005275144.tif 000029
【図１１ｒ】
0005275144.tif 000030
【図１２】
0005275144.tif 000031
【図１３】
0005275144.tif 000032
【図１４】
0005275144.tif 000033
【図１５】
0005275144.tif 000034
【図１６】
0005275144.tif 000035
【図１７】
0005275144.tif 000036
【図１８】
0005275144.tif 000037
【図１９】
0005275144.tif 000038
【図２０】
0005275144.tif 000039
【図２１】
0005275144.tif 000040
【図２２】
0005275144.tif 000041
【図２３】
0005275144.tif 000042
【図２４】
0005275144.tif 000043
【図２５】
0005275144.tif 000044
【図２６】
0005275144.tif 000045
【図２７】
0005275144.tif 000046
【図２８】
0005275144.tif 000047
【図２９】
0005275144.tif 000048
【図３０】
0005275144.tif 000049
【図３１】
0005275144.tif 000050