(57)【特許請求の範囲】
【請求項１】
シリコンからなる半導体層にトレンチを形成する工程と、
前記トレンチの内面を含む前記半導体層の表面に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされたポリシリコンからなり、前記トレンチを埋め尽くす厚さのドープドポリシリコン層を形成する工程と、
前記ドープドポリシリコン層をエッチバックして、前記ドープドポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の底部に前記ドープドポリシリコンの一部を残留させる工程と、
前記酸化膜および前記トレンチ内の前記ドープドポリシリコン層上に、不純物がドーピングされていないポリシリコンからなり、前記トレンチを埋め尽くす厚さのノンドープポリシリコン層を積層する工程と、
前記ノンドープポリシリコン層をエッチバックして、前記ノンドープポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の前記ドープドポリシリコン層上に前記ノンドープドポリシリコンの一部を残留させる工程と、
前記酸化膜における前記トレンチ外の部分を除去する工程と、
前記酸化膜の除去により露出した前記半導体層の表面および前記ノンドープドポリシリコン層の表面に、犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去することにより前記半導体層の表面および前記ノンドープドポリシリコンの表面を洗浄する工程と、
前記洗浄後、前記トレンチ内の前記ノンドープポリシリコン層に不純物を注入する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）の微細化に有効な構造として、トレンチゲート構造が一般的に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００３】
この半導体装置１０１は、Ｎ＋型（高濃度Ｎ型）基板１０２を備えている。Ｎ＋型基板１０２上には、Ｎ−型（低濃度Ｎ型）エピタキシャル層１０３が積層されている。Ｎ−型エピタキシャル層１０３の基層部は、Ｎ−型領域１０４とされ、Ｎ−型エピタキシャル層１０３の表層部には、Ｐ−型ボディ領域１０５がＮ−型領域１０４と上下に隣接して形成されている。
【０００４】
Ｎ−型エピタキシャル層１０３には、トレンチ１０６がその表面から掘り下げて形成されている。トレンチ１０６は、Ｐ−型ボディ領域１０５を貫通し、その最深部がＮ−型領域１０４に達している。トレンチ１０６内には、その内面を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０７が形成されている。そして、ゲート絶縁膜１０７の内側には、Ｎ型不純物が高濃度にドーピングされたポリシリコン（ドープドポリシリコン）からなるゲート電極１０８が埋設されている。
【０００５】
Ｐ−型ボディ領域１０５の表層部には、トレンチ１０６に沿って、Ｎ＋型ソース領域１０９が形成されている。また、Ｐ−型ボディ領域１０５の表層部には、Ｐ＋型のボディコンタクト領域１１０がＮ＋型ソース領域１０９を貫通して形成されている。
Ｎ−型エピタキシャル層１０３上には、層間絶縁膜１１３が積層されている。層間絶縁膜１１３上には、ゲート配線１１４が形成されている。ゲート配線１１４は、層間絶縁膜１１３に形成されたコンタクト孔１１５を介して、ゲート電極１０８にコンタクト（電気接続）される。Ｎ＋型ソース領域１０９およびボディコンタクト領域１１０には、層間絶縁膜１１３に形成されたコンタクト孔（図示せず）を介して、ソース配線１１６が電気的に接続される。
【０００６】
Ｎ＋型基板１０２の裏面には、ドレイン電極１１７が形成されている。
半導体装置１を製造する工程においては、トレンチ１０６の内面を含むＮ−型エピタキシャル層１０３の表面にシリコン酸化膜が形成され、このシリコン酸化膜上に、ドープドポリシリコンの堆積層が形成される。ドープドポリシリコンの堆積層は、トレンチ１０６内を埋め尽くし、トレンチ１０６外のシリコン酸化膜を覆うような厚さに形成される。その後、エッチバックによって、ドープドポリシリコンの堆積層のトレンチ６外に存在する部分が除去されて、トレンチ１０６内に、ドープドポリシリコンからなるゲート電極８が形成される。
【０００７】
こうしてゲート電極１０８が形成された後、Ｎ＋型ソース領域１０９を形成するためのイオン注入に先立って、Ｎ−型エピタキシャル層１０３の表面を洗浄するための洗浄処理が行われる。この洗浄処理では、ドープドポリシリコンのエッチバックにより露出したシリコン酸化膜にＨＦ（フッ酸）が供給されて、シリコン酸化膜におけるトレンチ１０６外の部分が除去される。そして、ゲート電極１０８の表面およびＮ−型エピタキシャル層１０３の表面に犠牲酸化膜が形成され、その犠牲酸化膜がＨＦにより除去される。
【０００８】
洗浄処理後は、Ｎ＋型ソース領域１０９およびボディコンタクト領域１１０が形成される。その後、ＣＶＤ法により、Ｎ−型エピタキシャル層１０３上に予め定める厚みの層間絶縁膜１１３が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、層間絶縁膜１１３に、コンタクト孔１１５が形成される。
【特許文献１】特開２００２−３０５３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、ドープドポリシリコンは、不純物がドーピングされていないシリコンに比べて酸化され易い（たとえば、酸化レートが約３倍）。そのため、洗浄処理時に、ゲート電極１０８の表面には、Ｎ−型エピタキシャル層１０３の表面に形成される酸化膜よりも厚い犠牲酸化膜が形成される。したがって、犠牲酸化膜の除去後には、ゲート電極１０８の表面がＮ−型エピタキシャル層１０３の表面よりも下がってしまう。ゲート電極１０８の表面がＮ＋型ソース領域１０９（Ｎ−型エピタキシャル層１０３）の表面より大きく下がると良好なトランジスタ特性を発揮することができないおそれがある。
【００１０】
また、ドープドポリシリコンの堆積層がトレンチ１０６の内面を含むＮ−型エピタキシャル層１０３の表面から成長するため、ドープドポリシリコンの堆積層の表面には、トレンチ１０６の上方位置に凹みが形成される。この凹みは、ドープドポリシリコンの堆積層のエッチバックが進むにつれて大きくなる。その結果、ゲート電極１０８上における層間絶縁膜１１３の厚さが大きくなり、図３に示すように、コンタクト孔１１５が層間絶縁膜１１３を貫通しないために、ゲート電極１０８とゲート配線１１４とのコンタクト不良を生じるおそれがある。
【００１１】
そこで、この発明の目的は、良好なトランジスタ特性を発揮することができるとともに、ゲート電極とゲート配線とのコンタクト不良の発生を防止することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記の目的を達成するための請求項１記載の半導体装置の製造方法は、シリコンからなる半導体層にトレンチを形成する工程と、前記トレンチの内面を含む前記半導体層の表面に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされたポリシリコンからなり、前記トレンチを埋め尽くす厚さのドープドポリシリコン層を形成する工程と、前記ドープドポリシリコン層をエッチバックして、前記ドープドポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の底部に前記ドープドポリシリコンの一部を残留させる工程と、前記酸化膜および前記トレンチ内の前記ドープドポリシリコン層上に、不純物がドーピングされていないポリシリコンからなり、前記トレンチを埋め尽くす厚さのノンドープポリシリコン層を積層する工程と、前記ノンドープポリシリコン層をエッチバックして、前記ノンドープポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の前記ドープドポリシリコン層上に前記ノンドープドポリシリコンの一部を残留させる工程と、前記酸化膜における前記トレンチ外の部分を除去する工程と、前記酸化膜の除去により露出した前記半導体層の表面および前記ノンドープドポリシリコン層の表面に、犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去することにより前記半導体層の表面および前記ノンドープドポリシリコンの表面を洗浄する工程と、前記洗浄後、前記トレンチ内の前記ノンドープポリシリコン層に不純物を注入する工程とを含むものである。
【００１４】
この製造方法では、半導体層に形成されたトレンチ内に、ドープドポリシリコン層およびノンドープポリシリコン層が順に埋設された後、ノンドープポリシリコン層の表面および半導体層の表面に犠牲酸化膜が形成され、その犠牲酸化膜が除去されることにより、それらの表面が洗浄される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほぼ同じであるので、ノンドープポリシリコン層の表面に形成される犠牲酸化膜は、半導体層の表面に形成される犠牲酸化膜とほぼ同じ厚みを有する。そのため、ノンドープポリシリコン層は、半導体層とほぼ同じ厚さだけ膜減りする。したがって、トレンチ内のドープドポリシリコン層およびノンドープポリシリコン層からなるゲート電極の表面が半導体層の表面よりも下がるおそれがない。その結果、トレンチゲート構造を有するトランジスタは、良好なトランジスタ特性を発揮することができる。
【００１５】
また、トレンチ内にドープドポリシリコン層を埋設するために、トレンチを埋め尽くす厚さのドープドポリシリコン層が形成された後、そのドープドポリシリコン層がエッチバックされる。これにより、トレンチ内の底部にドープドポリシリコン層が残留する。その後、トレンチ内にノンドープポリシリコン層を埋設するために、トレンチを埋め尽くす厚さのノンドープポリシリコン層が形成され、そのノンドープポリシリコン層がエッチバックされる。こうして形成されるドープドポリシリコン層およびノンドープドポリシリコン層の表面上には、トレンチに対応した凹みが形成されるが、ノンドープドポリシリコン層の表面に生じる凹みは、ドープドポリシリコン層の表面の凹みよりも小さくなる。そのため、エッチバック後のノンドープポリシリコン層の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。その結果、トレンチ内のドープドポリシリコン層およびノンドープドポリシリコン層からなるゲート電極の表面をほぼ平坦に形成することができるので、ゲート電極とゲート配線とのコンタクト不良の発生を防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ＋型基板２よりもＮ型不純物が低濃度（たとえば、１０１５〜１０１６／ｃｍ３）にドーピングされたシリコンからなる、半導体層としてのＮ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型領域４をなしている。また、エピタキシャル層３には、Ｎ−型領域４上に、Ｐ−型のボディ領域５がＮ−型領域４に接して形成されている。
【００１７】
エピタキシャル層３には、トレンチ６がその表面から掘り下げて形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。
トレンチ６内には、その内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜７が形成されている。そして、トレンチ６内には、ゲート絶縁膜７の内側にゲート電極８が埋設されている。ゲート電極８は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３程度）にドーピングされた高濃度層（高濃度部分）８Ａと、Ｎ型不純物が高濃度層８ＡのＮ型不純物濃度よりも低い濃度（たとえば、１０１９／ｃｍ３）にドーピングされた低濃度層（低濃度部分）８Ｂとを備えている。高濃度層８Ａは、トレンチ６の底部に埋設され、低濃度層８Ｂは、高濃度層８Ａ上に形成されている。高濃度層８Ａおよび低濃度層８ＢにドーピングされているＮ型不純物としては、たとえば、Ｐ（リン）やＡｓ（ヒ素）を例示することができる。
【００１８】
また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ−型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有するＮ＋型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ＋型のボディコンタクト領域１０がソース領域９を貫通して形成されている。
【００１９】
すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００２０】
エピタキシャル層３上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ゲート配線１４が形成されている。ゲート配線１４は、層間絶縁膜１３を上下方向に貫通して形成されたコンタクト孔１５を介して、ゲート電極８にコンタクトされている。ソース領域９およびボディコンタクト領域１０には、層間絶縁膜１３に形成されたコンタクト孔（図示せず）を介して、ソース配線１６が電気的に接続されている。ソース配線１６は、接地されている。
【００２１】
Ｎ＋型基板２の裏面には、ドレイン電極１７が形成されている。
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
図２Ａ〜図２Ｐは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
【００２２】
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２上に、エピタキシャル層３が形成される。次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ２からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層２２が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、ＳｉＮ層２２および犠牲酸化膜２１が、パターニングされる。これにより、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスクが形成される。
【００２３】
その後、図２Ｂに示すように、ハードマスクを利用して、エピタキシャル層３がエッチングされることにより、トレンチ６が形成される。
次に、図２Ｃに示すように、犠牲酸化膜２１上にＳｉＮ層２２を残したまま、熱酸化処理が行われることにより、トレンチ６の内面に、ＳｉＯ２からなる犠牲酸化膜２３が形成される。
【００２４】
その後、図２Ｄに示すように、ＳｉＮ層２２が除去される。さらに、犠牲酸化膜２１，２３が除去される。これにより、エピタキシャル層３の表面およびトレンチ６の内面が露出する。
その後、図２Ｅに示すように、熱酸化処理によって、エピタキシャル層３の表面およびトレンチ６の内面に、ＳｉＯ２からなる酸化膜２４が形成される。
【００２５】
次いで、ＣＶＤ法により、酸化膜２４上に、ドープドポリシリコンの堆積層であるドープドポリシリコン層２５が形成される。ドープドポリシリコン層２５は、図２Ｆに示すように、トレンチ６内を埋め尽くし、トレンチ６外における酸化膜２４上にも形成される。トレンチ６がエピタキシャル層３の表面から掘り下げて形成されているために、ドープドポリシリコン層２５の表面には、トレンチ６の上方位置に、凹み２６が形成される。
【００２６】
その後、エッチバックによって、ドープドポリシリコン層２５のトレンチ６外に存在する部分が除去される。ドープドポリシリコン層２５は、図２Ｇに示すように、その表面（エッチバック面）が、エピタキシャル層３の表面よりも予める量だけ低くなるまでエッチバックされる。これにより、トレンチ６内にドープドポリシリコンからなる高濃度層８Ａが得られる。ドープドポリシリコン層２５の表面に凹み２６が生じていたことにより、高濃度層８Ａの表面には、凹み２７が形成される。
【００２７】
次いで、ＣＶＤ法により、高濃度層８Ａ上に、不純物がドーピングされていないポリシリコン（ノンドープポリシリコン）の堆積層であるノンドープポリシリコン層２８が形成される。ノンドープポリシリコン層２８は、図２Ｈに示すように、高濃度層８Ａ上のトレンチ６内を埋め尽くし、トレンチ６外における酸化膜２４上にも形成される。
その後、エッチバックによって、ノンドープポリシリコン層２８のトレンチ６外に存在する部分が除去される。すなわち、ノンドープポリシリコン層２８は、図２Ｉに示すように、エピタキシャル層３上の酸化膜２４の表面が露出するまでエッチバックされる。これにより、ノンドープポリシリコン層２８の表面（エッチバック面）が、エピタキシャル層３の表面とほぼ面一となる。
【００２８】
トレンチ６内の途中高さまでドープドポリシリコン層２５が堆積された後、ドープドポリシリコン層２５上にノンドープポリシリコン層２８が積層される。その結果、エッチバック後のノンドープポリシリコン層２８の表面に凹みが形成されない。後述するように、ノンドープポリシリコン層２８にＮ型不純物が注入されて、ゲート電極８が得られる。したがって、ゲート電極８の表面をほぼ平坦とすることができる。
【００２９】
その後、図２Ｊに示すように、エッチングによって、エピタキシャル層３の表面上から酸化膜２４が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、図２Ｋに示すように、熱酸化処理により、エピタキシャル層３の表面およびノンドープポリシリコン層２８の表面に、犠牲酸化膜３０が形成される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほとんど同じなので、ノンドープポリシリコン層２８の表面に形成される犠牲酸化膜３０Ａと、エピタキシャル層３の表面に形成される犠牲酸化膜３０Ｂとはほぼ同じ厚みを有する。
【００３０】
次いで、図２Ｌに示すように、エッチングにより、エピタキシャル層３の表面およびノンドープポリシリコン層２８の表面に形成された犠牲酸化膜３０が除去される。この犠牲酸化膜３０の除去によりノンドープポリシリコン層２８は、エピタキシャル層３とほぼ同じ厚さだけ膜減りする。これにより、エピタキシャル層３の表面の洗浄が達成され、エピタキシャル層３の表面が良好な状態となる。
【００３１】
その後、図２Ｍに示すように、熱酸化処理により、エピタキシャル層３の表面およびノンドープポリシリコン層２８の表面に、ＳｉＯ２からなる酸化膜３１が形成される。
次いで、図２Ｎに示すように、酸化膜３１上に、ボディコンタクト領域１０を形成すべき部分を覆うパターンのマスク３２が形成される。そして、マスク３２の開口を介して、エピタキシャル層３の表層部およびノンドープポリシリコン層２８に、Ｎ型不純物のイオンが注入される。イオン注入後、マスク３２は除去される。
【００３２】
さらに、図２Ｏに示すように、酸化膜３１上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク３３が形成される。そして、マスク３３の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク３３は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｐに示すように、エピタキシャル層３の表層部に、ソース領域９およびボディコンタクト領域１０が形成される。また、ノンドープポリシリコン層２８に注入されたＮ型不純物のイオンが活性化され、図２Ｐに示すように、ノンドープポリシリコン層２８が低濃度層８Ｂとなる。これにより、トレンチ６内に、高濃度層８Ａおよび低濃度層８Ｂからなるゲート電極８が得られる。
【００３３】
以上の工程を経た後、エピタキシャル層３の表面に存在する酸化膜３１が除去され、トレンチ６の内面上の酸化膜２４のみが残されることにより、ゲート絶縁膜７が得られる。その後、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１３が形成される。そして、エッチングにより、層間絶縁膜１３にコンタクト孔１５などが形成された後、ゲート配線１４、ソース配線１６およびドレイン電極１７が形成されることにより、図１に示す半導体装置１が得られる。
【００３４】
この実施形態によれば、エピタキシャル層３に形成されたトレンチ６内に、ドープドポリシリコン層２５およびノンドープポリシリコン層２８が順に埋設された後、ノンドープポリシリコン層２８の表面およびエピタキシャル層３の表面に犠牲酸化膜３０が形成され、その犠牲酸化膜３０が除去されることにより、それらの表面が洗浄される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほぼ同じであるので、ノンドープポリシリコン層２８の表面に形成される犠牲酸化膜３０Ａは、エピタキシャル層３の表面に形成される犠牲酸化膜３０Ｂとほぼ同じ厚みを有する。そのため、ノンドープポリシリコン層２８は、エピタキシャル層３とほぼ同じ厚さだけ膜減りする。したがって、トレンチ６内のドープドポリシリコン層２５およびノンドープポリシリコン層２８からなるゲート電極８の表面がエピタキシャル層３の表面よりも下がるおそれがない。その結果、トレンチゲート構造を有する半導体装置１は、良好なトランジスタ特性を発揮することができる。
【００３５】
また、トレンチ６内にドープドポリシリコン層２５を埋設するために、トレンチ６を埋め尽くす厚さのドープドポリシリコン層２５が形成された後、そのドープドポリシリコン層２５がエッチバックされる。これにより、トレンチ６内の底部にドープドポリシリコン層２５が残留する。その後、トレンチ６内にノンドープポリシリコン層２８を埋設するために、トレンチ６を埋め尽くす厚さのノンドープポリシリコン層２８が形成され、そのノンドープポリシリコン層２８がエッチバックされる。こうして形成されるドープドポリシリコン層２５およびノンドープドポリシリコン層２８の表面上には、トレンチ６に対応した凹みが形成されるが、ノンドープポリシリコン層２８の表面に生じる凹みは、ドープドポリシリコン層２５の表面の凹みよりも小さくなる。そのため、エッチバック後のノンドープポリシリコン層２８の表面には、凹みが生じない。その結果、トレンチ６内のドープドポリシリコン層２５およびノンドープポリシリコン層２８からなるゲート電極８の表面をほぼ平坦に形成することができるので、ゲート電極８とゲート配線１４とのコンタクト不良の発生を防止することができる。
【００３６】
以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００３７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す図解的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す図解的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す図解的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す図解的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す図解的な断面図である。
【図２Ｎ】図２Ｍの次の工程を示す図解的な断面図である。
【図２Ｏ】図２Ｎの次の工程を示す図解的な断面図である。
【図２Ｐ】図２Ｏの次の工程を示す図解的な断面図である。
【図３】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００３９】
１    半導体装置
３    エピタキシャル層（半導体層）
４    Ｎ−型領域
５    ボディ領域
６    トレンチ
７    ゲート絶縁膜
８    ゲート電極
８Ａ  高濃度層
８Ｂ  低濃度層
９    ソース領域
１４    ゲート配線
１５    コンタクト孔
２５    ドープドポリシリコン層
２８    ノンドープポリシリコン層
３０    犠牲酸化膜
【図１】
0005279222.tif 000002
【図２Ａ】
0005279222.tif 000003
【図２Ｂ】
0005279222.tif 000004
【図２Ｃ】
0005279222.tif 000005
【図２Ｄ】
0005279222.tif 000006
【図２Ｅ】
0005279222.tif 000007
【図２Ｆ】
0005279222.tif 000008
【図２Ｇ】
0005279222.tif 000009
【図２Ｈ】
0005279222.tif 000010
【図２Ｉ】
0005279222.tif 000011
【図２Ｊ】
0005279222.tif 000012
【図２Ｋ】
0005279222.tif 000013
【図２Ｌ】
0005279222.tif 000014
【図２Ｍ】
0005279222.tif 000015
【図２Ｎ】
0005279222.tif 000016
【図２Ｏ】
0005279222.tif 000017
【図２Ｐ】
0005279222.tif 000018
【図３】
0005279222.tif 000019