(57)【特許請求の範囲】
【請求項１】
トレンチが形成された第１導電型の基板と、
エピタキシャル成長によって形成されて前記トレンチを埋め込む第１導電型のチャネルストップ層と、
前記基板の表面下に形成され、前記チャネルストップ層の一側に隣接する第２導電型のフォトダイオードと、
前記フォトダイオードに隣接する前記基板の上部表面に形成されて、前記フォトダイオードによって生成される光電荷を伝送するためのトランスファゲートと、
前記フォトダイオードと対向し、前記トランスファゲートに隣接する前記基板の表面下に形成され、前記トランスファゲートによって前記光電荷を受け取るフローティング拡散領域と
を備えてなり、
前記チャネルストップ層の底部は、前記基板の前記表面から、前記フォトダイオードの底部よりも深い位置にあることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
トレンチが形成された第１導電型の基板を提供するステップと、
エピタキシャル成長を実施して、前記第１導電型のチャネルストップ層を形成して前記トレンチを埋め込むステップと、
前記チャネルストップ層の一側の前記基板の表面上に、両側面にスペーサを備えるトランスファゲートを形成するステップと、
イオン注入を実施して、前記トレンチと前記トランスファゲートとの間の前記基板の表面下に第２導電型のフォトダイオードを形成するステップと、
前記フォトダイオードを形成する前記ステップの後に、イオン注入を実施して、前記フォトダイオードと対向し、前記トランスファゲートに隣接する前記基板の表面下に、前記トランスファゲートによって光電荷を受け取るフローティング拡散領域を形成するステップと
を含んでなり、
前記チャネルストップ層の底部は、前記基板の前記表面から、前記フォトダイオードの底部よりも深い位置にあることを特徴とするＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに関し、より詳細には、ＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
現在、ＣＭＯＳイメージセンサは、携帯電話、ＰＣ用カメラ、及び電子機器等に幅広く使用されているデバイスである。ＣＭＯＳイメージセンサは、従来のイメージセンサとして用いられるＣＣＤに比べて駆動方式が簡便であり、信号処理回路を１つのチップに集積することができる。このように、ＣＭＯＳイメージセンサは、システムオンチップ（ＳＯＣ）を実現することができ、モジュールを小型化することができる。
【０００３】
また、ＣＭＯＳイメージセンサは、従来の互換性のあるＣＭＯＳ技術を用いることができるため、製造単価を減少させることができるなど多くの利点を有している。
【０００４】
図１は、従来技術に係るＣＭＯＳイメージセンサの単位画素の一部を示す断面図である。
【０００５】
図１に示すように、従来技術に係るＣＭＯＳイメージセンサの単位画素には、高濃度のＰ型であるＰ＋＋型基板１０と低濃度のＰ−型であるＰ−型エピタキシャル層（Ｐ−ｅｐｉ、図示せず）とが積層された下部構造（以下、半導体層と記す）の内部に、素子分離膜１２が局部的に形成されており、ゲート絶縁膜１４とゲート導電膜１６との積層構造を有するゲート電極１８、及びゲート電極１８の両側壁に形成されたスペーサ１９を含む構造で、トランスファゲート２０が半導体層の上部表面に形成されている。
【０００６】
また、トランスファゲート２０の一側に整合した半導体層の表面下には、それぞれＰ０型不純物層及びチャネルストップ層の役割を果たすＰ＋型不純物拡散領域２４及び２５と、低濃度のＮ型の不純物拡散領域（以下、Ｎ−型フォトダイオード２１と記す）とがイオン注入及び熱拡散処理により形成されている。一方、トランスファゲート２０の他側に整合した半導体層の表面下には、高濃度のＮ型であるＮ＋型フローティング拡散領域２２が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この時、素子分離膜１２は、隣接する画素間の電子の移動を防止、即ちクロストークを防止するためのものであり、最近では、このようなクロストークを確実に防止するために、トレンチの深さを深くして素子分離膜１２を形成している。しかしながら、このように、トレンチを数マイクロメートルの深さに形成すると、半導体層の深部で発生する電子の隣接する画素への移動を防止することはできるが、深いトレンチ（以下、ディープトレンチと記す）の側壁の全てを、イオン注入によりドーピングすることができないという問題がある。従って、フォトダイオードの空乏層がディープトレンチの側壁に拡張し、暗電流（ｄａｒｋ  ｃｕｒｒｅｎｔ）が増大するという問題がある。
【０００８】
本発明は、上記従来技術の問題を解決するためになされたものであり、その目的は、クロストークを防止し、暗電流を抑制することができるＣＭＯＳイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の態様は、トレンチが形成された第１導電型の基板と、前記トレンチの壁面に沿って、エピタキシャル成長によって形成された第１導電型のチャネルストップ層と、前記チャネルストップ層の表面に形成されて前記トレンチを埋め込む素子分離膜と、前記基板の表面下に形成され、前記チャネルストップ層の一側に隣接する第２導電型のフォトダイオードと、前記フォトダイオードに隣接する前記基板の上部表面に形成されて、前記フォトダイオードによって生成される光電荷を伝送するためのトランスファゲートとを備えることを特徴とするＣＭＯＳイメージセンサを提供する。
【００１０】
ここで、前記フォトダイオードが形成される前記基板の領域の上に、前記第１導電型の不純物拡散領域をさらに備えることもできる。
【００１１】
ここで、前記素子分離膜が前記トレンチの底部から所定の高さまで形成され、前記トランスファゲートの導電物質が前記トレンチ内に埋め込まれて残留していないこともできる。
【００１２】
ここで、前記フォトダイオードと対向し、前記トランスファゲートに隣接する前記基板の表面下に形成され、前記トランスファゲートによって前記光電荷を受け取るフローティング拡散領域をさらに備えることもできる。
【００１３】
また、上記目的を達成するために、本発明の第２の態様は、トレンチが形成された第１導電型の基板と、エピタキシャル成長によって形成されて前記トレンチを埋め込む第１導電型のチャネルストップ層と、前記基板の表面下に形成され、前記チャネルストップ層の一側に隣接する第２導電型のフォトダイオードと、前記フォトダイオードに隣接する前記基板の上部表面に形成されて、前記フォトダイオードによって生成される光電荷を伝送するためのトランスファゲートとを備えることを特徴とするＣＭＯＳイメージセンサを提供する。
【００１４】
ここで、前記チャネルストップ層が、前記トレンチ外の、前記フォトダイオードが形成される前記基板の領域の上にも形成されることもできる。
【００１５】
ここで、前記フォトダイオードと対向し、前記トランスファゲートに隣接する前記基板の表面下に形成され、前記トランスファゲートによって前記光電荷を受け取るフローティング拡散領域をさらに備えることもできる。
【００１６】
また、上記目的を達成するために、本発明の第３の態様は、トレンチが形成された第１導電型の基板を提供するステップと、エピタキシャル成長を実施して、前記トレンチの壁面に沿って、第１導電型のチャネルストップ層を形成するステップと、前記チャネルストップ層の表面に素子分離膜を形成して前記トレンチを埋め込むステップと、前記チャネルストップ層の一側の前記基板の表面上に、両側面にスペーサを備えるトランスファゲートを形成するステップと、イオン注入を実施して、前記トレンチと前記トランスファゲートとの間の前記基板表面下に第２導電型のフォトダイオードを形成するステップとを含むことを特徴とするＣＭＯＳイメージセンサの製造方法を提供する。
【００１７】
ここで、前記チャネルストップ層を形成する前記ステップが、前記トレンチ外の、前記フォトダイオードが形成される前記基板の領域の上にも前記チャネルストップ層を形成することもできる。
【００１８】
ここで、前記素子分離膜を形成して前記トレンチを埋め込む前記ステップが、前記トランスファゲートの導電物質が前記トレンチ内に残留することを防止するために、前記トレンチの底部から所定の高さまで前記素子分離膜を形成するステップであることもできる。
【００１９】
ここで、前記フォトダイオードを形成するステップの後に、イオン注入を実施して、前記フォトダイオードと対向し、前記トランスファゲートに隣接する前記基板の表面下に、前記トランスファゲートによって前記光電荷を受け取るフローティング拡散領域を形成するステップをさらに含むこともできる。
【００２０】
また、上記目的を達成するために、本発明の第４の態様は、トレンチが形成された第１導電型の基板を提供するステップと、エピタキシャル成長を実施して、前記第１導電型のチャネルストップ層を形成して前記トレンチを埋め込むステップと、前記チャネルストップ層の一側の前記基板の表面上に、両側面にスペーサを備えるトランスファゲートを形成するステップと、イオン注入を実施して、前記トレンチと前記トランスファゲートとの間の前記基板の表面下に第２導電型のフォトダイオードを形成するステップとを含むことを特徴とするＣＭＯＳイメージセンサの製造方法を提供する。
【００２１】
ここで、前記チャネルストップ層を形成する前記ステップが、前記トレンチ外の、前記フォトダイオードが形成される前記基板の領域の上にも前記チャネルストップ層を形成するステップであることもできる。
【００２２】
ここで、前記フォトダイオードを形成する前記ステップの後に、イオン注入を実施して、前記フォトダイオードと対向し、前記トランスファゲートに隣接する前記基板の表面下に、前記トランスファゲートによって前記光電荷を受け取るフローティング拡散領域を形成するステップをさらに含むこともできる。
【発明の効果】
【００２３】
本発明によると、ＣＭＯＳイメージセンサにおいて、線幅が狭く深さが深いトレンチの壁に均一なチャネルストップ層を形成することができる。また、クロストークを防止するだけではなく、暗電流を抑制することができ、ＣＭＯＳイメージセンサの性能を大きく向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好ましい実施の形態を添付の図面を参照して詳細に説明する。尚、以下の説明及び図面において、同じ符号は同じ又は類似の構成要素を示すこととし、よって、同じ又は類似の構成要素に関する説明を省略する。
【００２５】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素の一部を示す断面図である。
【００２６】
図２に示すように、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素は、ディープトレンチ（図示せず）が形成された高濃度のＰ型であるＰ＋＋型基板１１０と、ディープトレンチの壁面に沿って、Ｐ型であるＰ＋型エピタキシャル層で形成されたチャネルストップ層１１５と、チャネルストップ層１１５の表面に形成されてディープトレンチを埋め込む素子分離膜１３０と、基板１１０の表面下の、チャネルストップ層１１５の一側に隣接するように形成された低濃度のＮ型不純物拡散領域（以下、Ｎ−型フォトダイオードと記す）１２４と、Ｎ−型フォトダイオード１２４に隣接する基板１１０の上部表面に形成されて、Ｎ−型フォトダイオード１２４によって生成された光電荷を伝送するためのトランスファトランジスタのゲート（以下、トランスファゲートと記す）１２３とを備えている。さらに、本ＣＭＯＳイメージセンサの単位画素は、Ｎ−型フォトダイオード１２４と対向し、トランスファゲート１２３に隣接する基板１１０の表面下に形成された、トランスファゲートによって光電荷を受け取るフローティング拡散領域１２６を備えていることができる。
【００２７】
この時、トランスファゲート１２３は、ゲート絶縁膜１１７とゲート導電膜１１９との積層構造を有するゲート電極１２０、及びゲート電極１２０の両側壁に形成されたスペーサ１２２を備える。特に、ゲート導電膜１１９は、ポリシリコン、タングステンシリサイド等が単独で、又は積層されて形成され、スペーサ１２２は、窒化膜、酸化膜、又は酸窒化膜等を用いて形成される。
【００２８】
ここで、高濃度のＰ型であるＰ＋＋型基板１１０の上には、低濃度のＰ−型であるＰ−型エピタキシャル層（Ｐ−ｅｐｉ、図示せず）が積層されている。この時、基板１１０は、単結晶シリコン膜である。
【００２９】
即ち、本発明の第１の実施の形態によると、ディープトレンチの壁面に沿って、Ｎ−型フォトダイオード１２４と反対の導電型の不純物がドーピングされてエピタキシャル成長したチャネルストップ層１１５を形成する。それにより、線幅が狭く深さが深いトレンチにもかかわらず、均一なチャネルストップ層１１５を形成することができる。従って、ＣＭＯＳイメージセンサのクロストークを防止するだけではなく、暗電流を抑制することができる。
【００３０】
図３Ａ〜図３Ｃは、図２に示す本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの製造方法を示す各工程における断面図である。
【００３１】
まず、図３Ａに示すように、高濃度のＰ型であるＰ＋＋型基板１１０の上部表面にパッド酸化膜１１１及びパッド窒化膜１１２を蒸着によって形成する。この時、基板１１０の上部には、Ｐ−型エピタキシャル層（図示せず）が形成されている。
【００３２】
次いで、ＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、基板１１０内に深いトレンチ、即ちディープトレンチ１１３を形成する。例えば、マスクの形成及びマスクのエッチングを実施し、パッド窒化膜１１２の上部表面に所定のマスクパターン（図示せず）を形成する。次いで、マスクパターンを用いたエッチングを実施し、パッド窒化膜１１２、パッド酸化膜１１１、及び基板１１０の所定箇所をエッチングする。これにより、基板１１０にディープトレンチ１１３を形成する。次いで、ストリップ処理により、エッチングに用いたマスクパターンを除去する。
【００３３】
この時、単位画素部位を除く部分に対し、通常のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離を行う。
【００３４】
次いで、図３Ｂに示すように、インシチュ（ｉｎ−ｓｉｔｕ）でエピタキシャル成長を行い、ディープトレンチ１１３（図３Ａ参照）の壁面に沿って、高濃度のＰ型にドーピングされたＰ＋型不純物拡散領域、即ちチャネルストップ層１１５を形成する。この時、Ｐ＋型不純物拡散領域を、フォトダイオードＰＤ（図３Ｃ）が形成される領域（以下、フォトダイオード形成領域と記す）の基板１１０の上部表面に形成してもよい。例えば、フォトダイオード形成領域のパッド窒化膜１１２及びパッド酸化膜１１１をエッチングした後、エピタキシャル成長を行い、フォトダイオード形成領域の基板１１０の上部表面にもＰ＋型不純物拡散領域を形成する。
【００３５】
次いで、図３Ｃに示すように、ウェットエッチングを行い、パッド窒化膜１１２（図３Ｂ参照）及びパッド酸化膜１１１（図３Ｂ参照）を除去する。
【００３６】
次いで、チャネルストップ層１１５の表面にＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜を蒸着によって形成し、ディープトレンチ１１３（図３Ａ参照）を埋め込む。その後、ＨＤＰ酸化膜を平坦化することにより素子分離膜１３０を形成する。この時、素子分離膜１３０をディープトレンチ１１３の底部から所定の高さまで形成し、後続の工程により蒸着されるゲート導電膜１１９がトレンチ１１３内に埋め込まれて残留することを防止する。
【００３７】
次いで、素子分離膜１３０を含む基板１１０の全表面に、ゲート絶縁膜１１７を形成した後、ゲート絶縁膜１１７の上部表面にゲート導電膜１１９を蒸着によって形成する。好ましくは、酸化処理により酸化膜を形成した後、ポリシリコン等の導電性物質をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により蒸着する。
【００３８】
次いで、ゲート導電膜１１９及びゲート絶縁膜１１７の所定箇所をエッチングし、基板１１０の上部表面にゲート電極１２０を形成する。その後、ゲート電極１２０の両側壁に、絶縁膜を用いたスペーサ１２２を形成して、トランスファゲート１２３を形成する。
【００３９】
次いで、所定のマスクパターンを用いて不純物のイオン注入を実施し、チャネルストップ層１１５とトランスファゲート１２３との間の基板１１０の表面下にＮ−型フォトダイオード１２４を形成する。例えば、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型不純物イオンを注入して、低濃度のＮ−型フォトダイオード１２４を形成する。
【００４０】
次いで、Ｎ−型フォトダイオード１２４と対向し、トランスファゲート１２３に隣接する基板１１０内にイオン注入を実施して、フローティング拡散領域１２６を形成する。好ましくは、高濃度のＮ型不純物イオンを注入して、Ｎ＋型フローティング拡散領域１２６を形成する。
【００４１】
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの単位画素の一部を示す断面図である。
【００４２】
図４に示すように、本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの単位画素は、ディープトレンチ（図示せず）が形成された高濃度のＰ型であるＰ＋＋型基板２１０と、Ｐ型であるＰ＋型エピタキシャル層で形成されてディープトレンチを埋め込むチャネルストップ層２１５と、基板２１０の表面下の、チャネルストップ層２１５の一側に隣接するように形成された低濃度のＮ型であるＮ−型フォトダイオード２２４と、Ｎ−型フォトダイオード２２４に隣接する基板２１０の上部表面に形成されて、Ｎ−型フォトダイオード２２４によって生成された光電荷を伝送するためのトランスファゲート２２３とを備える。さらに、本ＣＭＯＳイメージセンサの単位画素は、Ｎ−型フォトダイオード２２４と対向し、トランスファゲート２２３に隣接する基板２１０の表面下に形成された、トランスファゲートによって光電荷を受け取るフローティング拡散領域２２６を備えていることができる。
【００４３】
即ち、チャネルストップ層１１５をトレンチの内壁に沿って形成する本発明の第１の実施の形態と比較すると、本発明の第２の実施の形態においては、チャネルストップ層２１５をトレンチ全体を埋め込むように形成する。このように、本発明の第２の実施の形態においては、素子分離膜の形成工程を別途必要としないため、第１の実施の形態に比べてＣＭＯＳイメージセンサの製造工程を単純化することができる。
【００４４】
図５Ａ及び図５Ｂは、図４に示す本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの製造方法を示す各工程における断面図である。
【００４５】
まず、図５Ａに示すように、本発明の第１の実施の形態と同じ方法で、ディープトレンチ（図示せず）を高濃度のＰ型基板２１０に形成する。例えば、基板２１０の上部表面に形成したパッド酸化膜２１１及びパッド窒化膜２１２の所定箇所をエッチングし、基板２１０にディープトレンチ（図示せず）を形成する。この時、単位画素部位を除く部分に対し、通常のＳＴＩ法により素子分離を行う。
【００４６】
次いで、インシチュでエピタキシャル成長を行い、高濃度のＰ型にドーピングされたＰ＋型不純物拡散領域、即ちチャネルストップ層２１５を形成して、ディープトレンチ（図示せず）全体を埋め込む。この時、不純物拡散領域を、フォトダイオード形成領域の基板２１０の上部表面に形成してもよい。
【００４７】
次いで、図５Ｂに示すように、ウェットエッチングを行い、パッド窒化膜２１２及びパッド酸化膜２１１を除去する。
【００４８】
次いで、本発明の第１の実施の形態と同じ方法で、トランスファゲート２２３を形成した後、不純物のイオン注入を実施し、トランスファゲート２２３とチャネルストップ層２１５との間の基板２１０の表面下にＮ−型フォトダイオード２２４を形成する。好ましくは、Ｎ型不純物イオンを注入して、低濃度のＮ−型フォトダイオード２２４を形成する。ここで、トランスファゲート２２３は、ゲート絶縁膜２１７及びゲート導電膜２１９の積層構造を有するゲート電極２２０と、ゲート電極２２０の両側壁に形成されたスペーサ２２２とを含む。
【００４９】
次いで、Ｎ−型フォトダイオード２２４と対向し、トランスファゲート２２３に隣接する基板２１０内にイオン注入を実施して、フローティング拡散領域２２６を形成する。好ましくは、高濃度にＮ型不純物イオンを注入して、Ｎ＋型フローティング拡散領域２２６を形成する。
【００５０】
尚、本発明は、上記した本実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５１】
【図１】従来技術に係るＣＭＯＳイメージセンサの単位画素の一部を示す断面図である。
【図２】本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素の一部を示す断面図である。
【図３Ａ】図２に示すＣＭＯＳイメージセンサの製造方法を示す各工程における断面図である。
【図３Ｂ】図２に示すＣＭＯＳイメージセンサの製造方法を示す各工程における断面図である。
【図３Ｃ】図２に示すＣＭＯＳイメージセンサの製造方法を示す各工程における断面図である。
【図４】本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの単位画素の一部を示す断面図である。
【図５Ａ】図４に示すＣＭＯＳイメージセンサの製造方法を示す各工程における断面図である。
【図５Ｂ】図４に示すＣＭＯＳイメージセンサの製造方法を示す各工程における断面図である。
【符号の説明】
【００５２】
１１０、２１０      基板
１１１、２１１      パッド酸化膜
１１２、２１２      パッド窒化膜
１１３              ディープトレンチ
１１５、２１５      チャネルストップ層
１１７、２１７      ゲート絶縁膜
１１９、２１９      ゲート導電膜
１２０、２２０      ゲート電極
１２２、２２２      スペーサ
１２３、２２３      トランスファゲート
１２４、２２４      Ｎ−型フォトダイオード
１２６、２２６      フローティング拡散領域
１３０              素子分離膜
【図１】
0005150050.tif 000002
【図２】
0005150050.tif 000003
【図３Ａ】
0005150050.tif 000004
【図３Ｂ】
0005150050.tif 000005
【図３Ｃ】
0005150050.tif 000006
【図４】
0005150050.tif 000007
【図５Ａ】
0005150050.tif 000008
【図５Ｂ】
0005150050.tif 000009