(57)【特許請求の範囲】
【請求項１】
第１及び第２演算処理回路と、照合回路と、第１及び第２記憶回路と、比較選択回路とを含む二重化データ処理回路であって、
前記第１及び第２演算処理回路は、前記第１及び第２記憶回路にそれぞれ記憶されたデータを読み出して演算処理を行い、
前記照合回路は、前記第１及び第２演算処理回路のそれぞれが読み出した前記データを互いに照合し、不一致であるときに前記第１及び第２演算処理回路の動作を停止させ、
前記第１及び第２記憶回路は、前記データが記憶される複数の記憶部をそれぞれ有し、
前記第１記憶回路の前記記憶部と前記第２記憶回路の前記記憶部は、互いに対応するように同数ずつ設けられ、
前記比較選択回路は、比較回路と、第１及び第２選択回路とを含み、
前記比較回路は、前記第１記憶回路の前記記憶部と前記第２記憶回路の前記記憶部に各々記録されている前記データを比較して、前記記憶部ごとの比較結果を前記第１及び第２選択回路に共通に出力し、
前記第１及び第２選択回路は、前記第１及び第２演算処理回路が前記データを読み出すとき、前記比較結果に基づき、内容が一致した前記第１及び第２記憶回路の前記記憶部の前記データが存在するときは、当該データを各々選択し、前記第１及び第２演算処理回路にそれぞれ出力して動作停止を抑制させる、
二重化データ処理回路。
【請求項２】
請求項１記載の二重化データ処理回路であって、
第１及び第２演算処理回路は、第１及び第２ＣＰＵをそれぞれ含み、
前記第１及び第２ＣＰＵは、第１及び第２バスとそれぞれ接続されており、
前記第１バスは、第１アドレスバスと、第１ＣＰＵ側データバスと、第１制御バスとを含み、
前記第２バスは、第２アドレスバスと、第２ＣＰＵ側データバスと、第２制御バスとを含み、
前記照合回路は、前記第１及び第２ＣＰＵ側データバスに接続され、
前記記憶部は、少なくとも１個のメモリを含み、
前記第１記憶回路に含まれる前記メモリの各々は、前記第１アドレスバスと、前記第１制御バスと、前記記憶部ごとに設けられた第１メモリ側データバスとに接続されて、前記データが記憶され、
前記第２記憶回路に含まれる前記メモリの各々は、前記第２アドレスバスと、前記第２制御バスと、前記記憶部ごとに設けられた第２メモリ側データバスとに接続されて、前記データが記憶され、
前記比較回路は、前記第１メモリ側データバスの各々と、第２メモリ側データバスの各々とに接続され、
前記第１選択回路は、
前記第１ＣＰＵ側データバスと、前記第１メモリ側データバスの各々とに接続され、
前記比較結果に基づき、前記データの内容が一致した前記記憶部の前記第１メモリ側データバスを選択して、前記第１ＣＰＵ側データバスと接続し、
前記第２選択回路は、
前記第２ＣＰＵ側データバスと、前記第２メモリ側データバスの各々とに接続され、
前記比較結果に基づき、前記データの内容が一致した前記記憶部の前記第２メモリ側データバスを選択して、前記第２ＣＰＵ側データバスと接続する、
二重化データ処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、鉄道信号保安装置などに使用される二重化データ処理回路に関する。
に関する。
【背景技術】
【０００２】
鉄道信号保安装置や、地上又は車上に設置される鉄道車両制御装置は、高度の安全性が要求されるために、フェイルセーフの観点から二重化データ処理回路が設けられている。この二重化データ処理回路は、例えば、同一の回路構成を有し、かつ、同時に同一の動作を行なう２つのＣＰＵバス回路と、これら２つのＣＰＵが各々読み出したデータを照合する照合回路とを備えている。両方のＣＰＵには、通常状態では交番信号（１→０→１→０）が入力されているが、照合回路でデータの不一致が検出されたとき、交番信号の入力は停止され、これを検知した両方のＣＰＵはシステムの動作を停止させる。
【０００３】
同時に同一箇所での故障発生は現実的にはありえないため、この二重化データ処理回路によって、２つのＣＰＵバス回路の何れか一方に故障やエラーが発生すれば、誤動作が行なわれる前に、これを検出して動作を停止させることができる。これにより、例えば、故障発生時に鉄道車両の自動運転を停止し、手動により安全に停止させるなどの処置が可能となる。
【０００４】
このように、二重化データ処理回路によって確実なフェイルセーフが実現される反面、当該装置は過酷な環境下に設置されるため、頻繁に故障などが発生して動作が停止してしまい、装置の信頼性が低下するという問題があった。この問題に対して、例えば、特許文献１では、２つのメモリのチェックコードから故障したメモリを判別し、正常なメモリのデータを、別途設けられた２つのリカバリーメモリに転送してアクセスすることによって故障などの発生時も動作を継続する二重化データ処理回路が開示されている。
【０００５】
しかしながら、この二重化データ処理回路は、チェックコードの演算処理とリカバリーメモリへのデータ転送処理に多くの時間を要するから、故障などの発生時、動作が一時中断する蓋然性、もしくは、通常の演算処理などの速度が低下する蓋然性が高いという新たな問題が懸念される。
【特許文献１】特開平５−１８９３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、フェイルセーフ性を確保しつつ、故障などの発生時も滞りなく動作を継続する二重化データ処理回路を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するため、本発明に係る二重化データ処理回路は、第１及び第２演算処理回路と、照合回路と、第１及び第２記憶回路と、比較選択回路とを含む。前記第１及び第２演算処理回路は、前記第１及び第２記憶回路にそれぞれ記憶されたデータを読み出して演算処理を行う。前記照合回路は、前記第１及び第２演算処理回路のそれぞれが読み出した前記データを互いに照合し、不一致であるときに前記第１及び第２演算処理回路の動作を停止させる。
【０００８】
これまで述べた構成は従来技術に見られるが、本発明の特徴部分は次に述べる第１及び第２記憶回路と比較選択回路にある。すなわち、前記第１及び第２記憶回路は、前記データが記憶される複数の記憶部をそれぞれ有している。前記第１記憶回路の前記記憶部と前記第２記憶回路の前記記憶部は、互いに対応するように同数ずつ設けられている。
【０００９】
前記比較選択回路は、比較回路と、第１及び第２選択回路とを含む。前記比較回路は、前記第１記憶回路の前記記憶部と前記第２記憶回路の前記記憶部に各々記録されている前記データを比較して、前記記憶部ごとの比較結果を前記第１及び第２選択回路に共通に出力する。前記第１及び第２選択回路は、前記第１及び第２演算処理回路が前記データを読み出すとき、前記比較結果に基づき、内容が一致した前記第１及び第２記憶回路の前記記憶部の前記データを各々選択し、前記第１及び第２演算処理回路にそれぞれ出力させる。
【００１０】
このような構成によれば、前記第１及び第２記憶回路において前記複数の記憶部に同じ内容のデータを書き込んで冗長にすることにより、故障などで前記記憶部の一部に誤ったデータが記憶されていても、前記比較回路での比較によって正常なデータが記憶された記憶部を判別でき、これによって前記第１及び第２選択回路が正常なデータを前記第１及び第２演算処理回路に出力させることができる。よって、前記照合回路による前記第１及び第２演算処理回路の動作停止を効果的に抑制できる。
【００１１】
また、前記比較回路と前記第１及び第２選択回路は、複雑な演算処理を伴わない単純な処理を行なうので処理時間が極めて短く、前記第１及び第２演算処理回路は、故障などの発生時も滞りなく動作を継続することができる。
【００１２】
さらに、仮に、前記比較結果が全て不一致であった場合、前記照合回路によって前記第１及び第２演算処理回路の動作が停止させられるから、フェイルセーフ性が従来と同様に確保される。
【発明の効果】
【００１３】
以上述べたように、本発明によれば、フェイルセーフ性を確保しつつ、故障などの発生時も滞りなく動作を継続する二重化データ処理回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
図１に、本発明に係る二重化データ処理回路の回路図を示す。二重化データ処理回路は、第１及び第２演算処理回路１１，１２と、照合回路２と、第１及び第２記憶回路３１，３２と、比較選択回路４とを含む。二重化データ処理回路は、Ａ系とＢ系の２系のＣＰＵバス回路で構成されており、両系とも同一の回路構成を有する。
【００１５】
第１及び第２演算処理回路１１，１２は、第１及び第２ＣＰＵ１１１，１２１をそれぞれ含み、第１及び第２記憶回路３１，３２にそれぞれ記憶されたデータを読み出して演算処理を行う。第１演算処理回路１１及び第１記憶回路３１はＡ系に、第２演算処理回路１２及び第２記憶回路３２はＢ系に属する。
【００１６】
第１及び第２記憶回路３１，３２に記憶されるデータとしては、例えば車両の位置制御装置に搭載する二重化データ処理回路の場合、車両の現在位置や速度などが挙げられ、第１及び第２演算処理回路１１，１２は、これらのデータを元に車両の目標速度などを計算する。なお、第１及び第２ＣＰＵ１１１，１２１には、ＣＰＵ（Central Processing Unit）のみではなく、ＭＰＵ（Micro Processing Unit）やＤＳＰ（Digital Signal Processor）などの他の汎用演算処理ＬＳＩをも概念として含まれる。
【００１７】
第１及び第２ＣＰＵ１１１，１２１は、第１及び第２バス５１，５２とそれぞれ接続されている。第１バス５１は、第１アドレスバス５１１と、第１ＣＰＵ側データバス５１３，５１４と、第１制御バス５１２とを含む。第１ＣＰＵ側データバス５１３，５１４には、読み込み用データバス５１３と、書き込み用データバス５１４とがある。また、第２バス５２は、第２アドレスバス５２１と、第２ＣＰＵ側データバス５２３，５２４と、第２制御バス５２２とを含む。第２ＣＰＵ側データバス５２３，５２４には、読み込み用データバス５２３と、書き込み用データバス５２４とがある。
【００１８】
第１及び第２アドレスバス５１１，５２１には、データ読み込み時又は書込み時、対象アドレスを指定するために第１及び第２ＣＰＵ１１１，１２１からアドレス信号ＡＤＤがそれぞれ出力される。一方、第１及び第２制御バス５１２，５２２には、データ読み込み時又は書込み時、読み出し又は書込みを区別して指示するために第１及び第２ＣＰＵ１１１，１２１から制御信号ＥＮＢがそれぞれ出力される。また、読み込み用データバス５１３，５２３には、第１及び第２記憶回路３１，３２から読み込まれたデータが比較選択回路４を介して、それぞれ出力される。一方、書き込み用データバス５１４，５２４には、第１及び第２記憶回路３１，３２に書き込むデータがそれぞれ出力される。
【００１９】
照合回路２は、第１及び第２演算処理回路１１，１２のそれぞれが読み出したデータを照合し、不一致であるときに第１及び第２演算処理回路１１，１２の動作を停止させる。また、照合回路２は、同様に、第１及び第２演算処理回路１１，１２が書き込むデータを照合し、不一致であるときに第１及び第２演算処理回路１１，１２の動作を停止させる。
【００２０】
具体的には、照合回路２は、第１及び第２ＣＰＵ側データバス５１３，５１４，５２３，５２４に接続され、データ読み込み時にデータバス５１３，５２３の各データを照合し、もしくは、データの書き込み時にデータバス５１４，５２４の各データを照合し、不一致であるときに第１及び第２ＣＰＵ１１１，１２１に共通に割込停止信号ＩＮＴを出力する。データ読み込み時の照合は、第１及び第２記憶回路３１，３２の故障などを主なチェック対象とし、一方、データ書き込み時の照合は、第１及び第２ＣＰＵ１１１，１２１の故障などを主なチェック対象とする。なお、割込停止信号ＩＮＴは、第１及び第２ＣＰＵ１１１，１２１の汎用ＩＯ端子を介して入力され、また、第１及び第２ＣＰＵ１１１，１２１には、割込停止信号ＩＮＴを受けると動作を停止するような機能が設けられている。
【００２１】
これまで述べた構成は従来技術に見られるが、本発明の特徴部分は次に述べる第１及び第２記憶回路３１，３２と比較選択回路４にある。第１及び第２記憶回路３１，３２は、データが記憶される複数の記憶部をそれぞれ有している。本実施形態では、各記憶部は、１個のＳＲＡＭ（Static Random Access Memory）３１０，３１１，３２０，３２１から構成されているが、数は何個でもよく、また、ＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリなど他種類のメモリで構成してもよい。
【００２２】
第１記憶回路３１の記憶部と第２記憶回路３２の記憶部は、互いに対応するように同数ずつ設けられている。すなわち、第１記憶回路３１は、０面のＳＲＡＭ３１０と１面のＳＲＡＭ３１１とを含み、一方、第２記憶回路３２は、０面のＳＲＡＭ３２０と１面のＳＲＡＭ３２１とを含んでおり、０面のＳＲＡＭ３１０，３２０同士が対応し、１面のＳＲＡＭ３１１，３２１同士が対応する構成となっている。
【００２３】
第１記憶回路３１に含まれるＳＲＡＭ３１０，３１１は、第１アドレスバス５１１と、第１制御バス５１２と、ＳＲＡＭ３１０，３１１ごとに設けられた第１メモリ側データバス６１０，６１１とに接続されて、データが記憶されている。第１メモリ側データバス６１０，６１１は、バッファ４３０，４３１を介してＳＲＡＭ３１０，３１１にそれぞれ接続されている。さらに、書き込み用データバス５１４も、各バッファ４３０，４３１を介してＳＲＡＭ３１０，３１１にそれぞれ接続されている。
【００２４】
バッファ４３０，４３１は、汎用の双方向バッファであり、ＳＲＡＭ３１０，３１１に対するデータの入出力方向の切り替えを行なう。具体的には、バッファ４３０，４３１は、制御信号ＥＮＢが入力されており、これに基づいて、データ読み込み時はＳＲＡＭ３１０，３１１からそれぞれの第１メモリ側データバス６１０，６１１に出力方向を切り替え、一方、データ書き込み時は書き込み用のデータバス５１４から各ＳＲＡＭ３１０，３１１に出力方向を切り替える。
【００２５】
また、第２記憶回路３２に含まれるＳＲＡＭ３２０，３２１は、第２アドレスバス５２１と、第２制御バス５２２と、ＳＲＡＭ３２０，３２１ごとに設けられた第２メモリ側データバス６２０，６２１とに接続されて、データが記憶されている。第２メモリ側データバス６２０，６２１は、バッファ４４０，４４１を介してＳＲＡＭ３２０，３２１にそれぞれ接続されている。さらに、書き込み用データバス５２４も、各バッファ４４０，４４１を介してＳＲＡＭ３４０，３４１にそれぞれ接続されている。各バッファ４４０，４４１は、バッファ４３０，４３１と同様に、制御信号ＥＮＢに基づいて、ＳＲＡＭ３２０，３２１に対するデータの入出力方向の切り替えを行なう。
【００２６】
このような構成において、第１ＣＰＵ１１１は、データ書き込み時、ＡＤＤ信号を出力してメモリ空間内の対象アドレスを指定するとともに、書き込み指示のＥＮＢ信号とデータを出力して、Ａ系の０面／１面のＳＲＡＭ３１０，３１１に、それぞれ同じ内容のデータを書き込む。一方、第２ＣＰＵ１２１も、同様に、Ｂ系の０面／１面のＳＲＡＭ３２０，３２１に、それぞれ同じ内容のデータを書き込む。
【００２７】
また、第１ＣＰＵ１１１は、データ読み込み時、ＡＤＤ信号を出力してメモリ空間内の対象アドレスを指定するとともに、読み込み指示のＥＮＢ信号を出力する。これにより、ＳＲＡＭ３１０，３１１は、当該アドレスに格納されているデータを第１及び第２メモリ側データバス６１０，６１１にそれぞれ出力する。一方、第２ＣＰＵ１２１も、同様に、ＡＤＤ信号とＥＮＢ信号を出力することで、Ｂ系の０面／１面のＳＲＡＭ３２０，３２１が、第２メモリ側データバス６２０，６２１にデータをそれぞれ出力する。
【００２８】
比較選択回路４は、０面／１面の比較回路４１０，４１１と、第１及び第２選択回路４２１，４２２とを含む。０面の比較回路４１０は、０面のＳＲＡＭ３１０，３２０に各々記録されているデータを比較して、比較結果を第１及び第２選択回路４２１，４２２に共通に出力する。一方、１面の比較回路４１１は、１面のＳＲＡＭ３１１，３２１に各々記録されているデータを比較して、比較結果を第１及び第２選択回路４２１，４２２に共通に出力する。
【００２９】
具体的には、０面の比較回路４１０は、第１及び第２メモリ側データバス６１０，６２０の各々とに接続され、データの読み込み時、ＳＲＡＭ３１０から第１メモリ側データバス６１０に出力されてくるデータと、ＳＲＡＭ３２０から第２メモリ側データバス６２０に出力されてくるデータとの比較を行なう。一方、１面の比較回路４１１は、第１及び第２メモリ側データバス６１１，６２１の各々とに接続され、データの読み込み時、ＳＲＡＭ３１１から第１メモリ側データバス６１１に出力されてくるデータと、ＳＲＡＭ３２１から第２メモリ側データバス６２１に出力されてくるデータとの比較を行なう。０面の比較回路４１０は通知信号Ｓ０を、１面の比較回路４１１は通知信号Ｓ１を第１及び第２選択回路４２１，４２２に共通に出力することで、対応するＳＲＡＭ（０面／１面）ごとに比較結果の通知を行う。
【００３０】
第１及び第２選択回路４２１，４２２は、第１及び第２演算処理回路１１，１２がデータを読み出すとき、比較回路４１０，４１１の比較結果に基づき、内容が一致した０面又は１面のＳＲＡＭ３１０，３１１，３２０，３２１のデータを各々選択し、第１及び第２演算処理回路１１，１２にそれぞれ出力させる。
【００３１】
具体的には、第１選択回路４２１は、第１ＣＰＵ側データバス５１３と、第１メモリ側データバス６１０，６１１の各々とに接続されており、比較結果に基づき、データの内容が一致したＳＲＡＭ３１０，３１１の第１メモリ側データバス６１０，６１１の何れか一方を選択して、第１ＣＰＵ側データバス５１３と接続する。一方、第２選択回路４２２は、第２ＣＰＵ側データバス５２３と、ＳＲＡＭ３２０，３２１の第２メモリ側データバス６２０，６２１の各々とに接続されており、比較結果に基づき、データの内容が一致したＳＲＡＭ３２０，３２１の第２メモリ側データバス６２０，６２１の何れか一方を選択して、第２ＣＰＵ側データバス５２３と接続する。なお、第１及び第２選択回路４２１，４２２は、通常のセレクタ回路により構成される。
【００３２】
次に、本発明に係る二重化データ処理回路の作用効果について説明する。図２に、第１及び第２ＣＰＵ１１１，１２１の全体の処理フローを示す。第１及び第２ＣＰＵ１１１，１２１は、起動時、互いに同期動作するように制御され、それぞれ第１及び第２記憶回路３１，３２に対して同時に同一の動作を行なう。すなわち、同時にデータ１及び２を読み込み（Ｓｔ１１，Ｓｔ１２，Ｓｔ２１，Ｓｔ２２）、同時に演算処理１を行なう（Ｓｔ１３，Ｓｔ２３）。さらに、演算処理１で得られたデータ３及び４を同時に書き込む（Ｓｔ１４，Ｓｔ１５，Ｓｔ２４，Ｓｔ２５）。このとき、故障やエラーが発生しなければ各ＳＲＡＭ３１０，３１１，３２０，３２１には、同じ内容のデータが書き込まれている。なお、以降は同様の処理が繰り返される（Ｓｔ１６，Ｓｔ１７，Ｓｔ１８，Ｓｔ２６，Ｓｔ２７，Ｓｔ２８）。
【００３３】
図３は、データ読み込み時の二重化データ処理回路の処理フローを示す。この処理では、第１及び第２ＣＰＵ１１１，１２１が読み込むデータの正当性を確認するとともに、正当なデータが選択的に読み込まれるようにし、さらにフェイルセーフを行なう。
【００３４】
第１ＣＰＵ１１１は、データの読み出し要求を行なうとき、ＡＤＤ信号及びＥＮＢ信号をＳＲＡＭ３１０，３１１に出力する（Ｓｔ１１）。ＳＲＡＭ３１０，３１１は、これを受けて、ＡＤＤ信号で指定されたアドレスに記憶されたデータを出力する（Ｓｔ１２）。一方、第２ＣＰＵ１２１は、データの読み出し要求を行なうとき、ＡＤＤ信号及び読み出し指示のＥＮＢ信号をＳＲＡＭ３２０，３２１に出力する（Ｓｔ２１）。ＳＲＡＭ３２０，３２１は、これを受けて、ＡＤＤ信号で指定されたアドレスに記憶されたデータを出力する（Ｓｔ２２）。
【００３５】
０面の比較回路４１０での比較の結果、データの内容が一致すれば（Ｓｔ３）、第１選択回路４２１は、０面側の第１メモリ側データバス６１０を選択して、第１ＣＰＵ側データバス５１３と接続し（Ｓｔ１４）、第２選択回路４２２は、０面側の第２メモリ側データバス６２０を選択して、第２ＣＰＵ側データバス５２３と接続する（Ｓｔ２４）。
【００３６】
一方、０面の比較回路４１０でデータの内容が不一致である場合において（Ｓｔ３）、１面の比較回路４１１でデータの内容が一致すれば（Ｓｔ５）、第１選択回路４２１は、１面側の第１メモリ側データバス６１１を選択して、第１ＣＰＵ側データバス５１３と接続し（Ｓｔ１６）、第２選択回路４２２は、１面側の第２メモリ側データバス６２１を選択して、第２ＣＰＵ側データバス５２３と接続する（Ｓｔ２６）。また、１面の比較回路４１１でもデータの内容が不一致であれば（Ｓｔ５）、バス接続状態は現状のまま維持される。
【００３７】
照合回路２は、第１ＣＰＵ側データバス５１３に出力されたデータと第２ＣＰＵ側データバス５２３に出力されたデータとを照合した結果（Ｓｔ７）、不一致であれば第１及び第２ＣＰＵ１１１，１２１にＩＮＴ信号を出力して、その動作を停止させる（Ｓｔ１８，Ｓｔ２８）。一方、データを照合した結果（Ｓｔ７）、内容が一致すれば、第１及び第２ＣＰＵ１１１，１２１はデータを読み込んで動作を継続する。
【００３８】
このような二重化データ処理回路によれば、第１及び第２記憶回路３１，３２において複数のＳＲＡＭ３１０，３１１，３２０，３２１に同じ内容のデータを書き込んで冗長にすることにより、故障などでＳＲＡＭ３１０，３１１，３２０，３２１の一部に誤ったデータが記憶されていても、比較回路４１０，４１１での比較によって正常なデータが記憶されたＳＲＡＭ３１０，３１１，３２０，３２１を判別でき、これによって第１及び第２選択回路４２１，４２２が正常なデータを第１及び第２演算処理回路１１，１２に出力させることができる。よって、照合回路２による第１及び第２演算処理回路１１，１２の動作停止を効果的に抑制できる。
【００３９】
また、比較回路４１０，４１１と第１及び第２選択回路４２１，４２２は、複雑な演算処理を伴わない単純な処理を行なうので処理時間が極めて短く、第１及び第２演算処理回路１１，１２は、故障などの発生時も滞りなく動作を継続することができる。
【００４０】
さらに、仮に、比較回路４１０，４１１両方での比較結果が不一致であった場合、照合回路２によって第１及び第２演算処理回路１１，１２の動作が停止させられるから、フェイルセーフ性が従来と同様に確保される。
【００４１】
本実施形態の二重化データ処理回路では、第１及び第２記憶回路３１，３２において、０面のＳＲＡＭ３１０，３２０と１面のＳＲＡＭ３１１，３２１の２面構成としたが、これに限られるものではない。
【００４２】
図４にｎ面構成のＳＲＡＭを備える二重化データ処理回路の回路図を示す。Ａ系には０面，１面・・・ｎ面のＳＲＡＭ３１０，３１１，３１２と、こられに対応するバッファ４３０，４３１，４３２とが設けられ、Ｂ系には０面，１面・・・ｎ面のＳＲＡＭ３２０，３２１，３２２と、こられに対応するバッファ４４０，４４１，４４２とが設けられている。また、各面のＳＲＡＭのデータの比較回路４１０，４１１，４１２もｎ個設けられている。
【００４３】
第１及び第２選択回路４５１，４５２は、ｎ分岐のセレクタ回路で構成されており、各面の比較回路４１０，４１１，４１２の比較結果の通知信号Ｓ０，Ｓ１・・・Ｓｎが共通に入力される。第１選択回路４５１は、比較結果に基づいて、０面，１面・・・ｎ面の第１メモリ側データバス６１０，６１１，６１２から１つを選択して、第１ＣＰＵ側データバス５１３と接続する。一方、第２選択回路４５２は、比較結果に基づいて、０面，１面・・・ｎ面の第２メモリ側データバス６２０，６２１，６２２から１つを選択して、第２ＣＰＵ側データバス５２３と接続する。
【００４４】
このような構成によれば、上述した二重化データ処理回路と同様の効果が得られる。しかも、設けたＳＲＡＭの面数ｎの数が多ければ多いほど、全部の面において何れか一方のＳＲＡＭが故障又はエラーする確率は低下するから、故障などの発生時、第１及び第２演算処理回路１１，１２を、より確実に継続して動作させることができる。
【００４５】
また、これまで述べた二重化データ処理回路を鉄道信号保安装置などに適用すれば、確実なフェイルセーフを実現するとともに、当該装置を過酷な環境下に設置しても、故障などが発生して安易に動作が停止することを抑制し、かつ、故障などの発生に影響されることなく通常の処理を滞りなく行なうことができる。
【００４６】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一例を示す二重化データ処理回路の回路図である。
【図２】第１及び第２ＣＰＵの全体の処理フロー図である。
【図３】データ読み込み時の二重化データ処理回路の処理フロー図である。
【図４】ｎ面構成のＳＲＡＭを備える二重化データ処理回路の回路図である。
【符号の説明】
【００４８】
１１                  第１演算処理回路
１１１                第１ＣＰＵ
１２                  第２演算処理回路
１２１                第２ＣＰＵ
２                    照合回路
３１                  第１記憶回路
３１０，３１１        ＳＲＡＭ
３２                  第２記憶回路
３２０，３２１        ＳＲＡＭ
４                    比較選択回路
４１０，４１１        比較回路
４２１，４２２        選択回路
【図１】
0005302570.tif 000002
【図２】
0005302570.tif 000003
【図３】
0005302570.tif 000004
【図４】
0005302570.tif 000005