(57)【特許請求の範囲】
【請求項１】
第１導電型の不純物を有する第１半導体領域と、
前記第１半導体領域の上面と接し、かつ第１導電型と異なる第２導電型の第２半導体領域と、
を有する半導体基体には、
スイッチング素子が形成された素子領域と、
上方から見て、前記素子領域を取り囲むように形成された終端領域と、
前記終端領域の前記第２半導体領域の上面から深さ方向に形成された溝と、
前記溝の側壁および底面に形成された絶縁膜と、
前記絶縁膜を介して前記溝の内側に埋め込まれた第１導電層と
を有し、
前記第２半導体領域の上面から前記溝の底面までの溝の深さが前記第２半導体領域の厚みの０．９〜２．０倍であり、
上方から見て、前記終端領域には前記素子領域側から半導体装置の終端側に向かって複数からなる前記溝が横切るように形成されており、隣り合う前記溝の間隔は、前記素子領域側に比べて前記終端側が狭い
ことを特徴とする半導体装置。
【請求項２】
半導体基体には一方の主面と他方の主面を有し、
前記半導体基体には、スイッチング素子が形成された素子領域と、上方から見て、前記素子領域を取り囲むように形成された終端領域と
を備え、
前記素子領域は、
第１導電型の不純物を有する第１半導体領域と、
前記第１半導体領域の上面と接し、前記一方の主面において一部が露出し、かつ第１導電型と異なる第２導電型の第２半導体領域と、
前記第２半導体領域の上面と接し、前記一方の主面において一部が露出し、かつ第１導電型の第３半導体領域と、
前記一方の主面から前記第２半導体領域および第３半導体領域を貫通し、底面が前記第１半導体領域に達するトレンチと、
前記トレンチの側面および底面に形成された第１絶縁膜と、
前記第１絶縁膜の内側に埋め込まれた第１導電層と、
前記第１導電層と電気的に接続された制御電極と、
前記第１半導体領域と電気的に接続された第１の電極と、
前記第３半導体領域と電気的に接続された第３の電極と
を有し、
前記終端領域は、
前記素子領域を取り囲むように前記第２半導体領域が露出した上面から深さ方向に形成された溝と、
前記溝の側壁および底面に形成された第２絶縁膜と、
前記第２絶縁膜を介して前記溝の内側に埋め込まれた第２導電層と
を有し、
前記第２半導体領域の上面から前記溝の底面までの溝の深さが前記第２半導体領域の厚みの０．９〜２．０倍であり、
前記第２半導体領域と前記第１半導体領域間のキャパシタンスをＣ１、前記トレンチにおける前記第１導電層と前記第１半導体領域間のキャパシタンスをＣ２、前記トレンチの両側壁部における前記第１導電層と前記第２半導体領域間のキャパシタンスをそれぞれＣ３,Ｃ４とすると、Ｃ１,Ｃ２はＣ３,Ｃ４の１０分の１以下であり、
上方から見て、前記終端領域には前記素子領域側から半導体装置の終端側に向かって複数からなる前記溝が横切るように形成されており、隣り合う前記溝の間隔は、前記素子領域側に比べて前記終端側が狭い
ことを特徴とする半導体装置。
【請求項３】
前記第２絶縁膜の前記溝の側面における厚みは、前記素子領域側に比べて前記終端側が厚いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
隣り合う前記溝の間隔は前記溝の深さよりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
少なくとも前記素子領域近傍の前記終端領域上に配置された層間絶縁膜と、
前記層間絶縁膜上に延在して配置されたフィールドプレート電極と
をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記フィールドプレート電極は、前記第３の電極と等電位になされていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記フィールドプレート電極は、前記制御電極と等電位になされていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記終端領域上に配置された層間絶縁膜と、
前記終端領域上に前記層間絶縁膜を介して配置され、前記第２導電層と接続する取り出し電極と、
前記層間絶縁膜上に延在して配置され、前記取り出し電極と接続されたフィールドプレート電極と
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記終端領域上に配置された層間絶縁膜と、
前記終端領域上に前記層間絶縁膜を介して配置され、複数の前記第２導電層と接続する取り出し電極と
を備え、前記取り出し電極はフローティング状態になされていることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧化のための構造に特徴を有する半導体装置に関する。
【背景技術】
【０００２】
従来技術として、深い拡散層を形成することなく、高耐圧の半導体素子を提供する技術が開示されている（例えば、特許文献１参照。）。
【０００３】
特許文献１に記載された高耐圧半導体装置は、図１１に示すように、素子領域５１とその周囲に配置された接合終端領域５２とを有する。素子領域５１および接合終端領域５２において、高抵抗のｎ型ベース層３１の表面内にｐ型ベース層３４が拡散形成される。素子領域５１には、ゲート電極を埋め込んだ複数のトレンチ３５が形成される。素子領域５１を囲んで、接合終端領域５２には連続或いは不連続なリング形状を有する複数の終端トレンチ５５が形成される。終端トレンチ５５はｐ型ベース層３４を貫通し、ｎ型ベース層３１の途中まで達する深さを有する。接合終端領域５２において、ｐ型ベース層３４は終端トレンチ５５により電気的に分離された複数の部分に分割される。
【０００４】
特許文献１に記載された高耐圧半導体装置においては、図１１に示すように、各トレンチ（３５、５５）の深さが、隣り合うトレンチ（３５、５５）の間隔（ｐ型ベース層３４の幅）よりも大きくなるように設定されている。
【特許文献１】特開平９−２８３７５４号公報（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、図１１に示す従来型構造に基づいて、電位分布をシミュレーションした。その結果を図１１中に、１０Ｖ／本の等電位面で示す。特許文献１に記載された高耐圧半導体装置においては、図１１に示すように、トレンチ３５、５５の深さが、トレンチ３５、５５の幅よりも大きくなるように設定されているが、図１１中に示すシミュレーション結果によれば、接合終端領域５２における電界緩和の効果は少なく所望の耐圧を得ることができない。
【０００６】
特許文献１に記載された高耐圧半導体装置においては、各トレンチ（３５、５５）の深さが、隣り合うトレンチ（３５、５５）の間隔（ｐ型ベース層３４の幅）よりも大きくなるように設定されているが、本発明者は、逆に各トレンチ（３５、５５）の深さが、隣り合うトレンチ（３５、５５）の間隔（ｐ型ベース層３４の幅）よりも小さく設定した方が、接合終端領域５２における電界緩和効果があり、高耐圧が得られることを見出した。
【０００７】
本発明の目的は、接合終端領域における電界を緩和し、高耐圧化可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明の一態様によれば、第１導電型の不純物を有する第１半導体領域と、前記第１半導体領域の上面と接し、かつ第１導電型と異なる第２導電型の第２半導体領域とを有する半導体基体には、スイッチング素子が形成された素子領域と、上方から見て、前記素子領域を取り囲むように形成された終端領域と、前記終端領域の前記第２半導体領域の上面から深さ方向に形成された溝と、前記溝の側壁および底面に形成された絶縁膜と、前記絶縁膜を介して前記溝の内側に埋め込まれた第１導電層とを有し、  前記第２半導体領域の上面から前記溝の底面までの溝の深さが前記第２半導体領域の厚みの０．９〜２．０倍であり、上方から見て、終端領域には素子領域側から半導体装置の終端側に向かって複数からなる溝が横切るように形成されており、隣り合う溝の間隔は、素子領域側に比べて終端側が狭い半導体装置が提供される。
【０００９】
本発明の他の態様によれば、半導体基体には一方の主面と他方の主面を有し、前記半導体基体には、スイッチング素子が形成された素子領域と、上方から見て、前記素子領域を取り囲むように形成された終端領域とを備え、前記素子領域は、第１導電型の不純物を有する第１半導体領域と、前記第１半導体領域の上面と接し、前記一方の主面において一部が露出し、かつ第１導電型と異なる第２導電型の第２半導体領域と、前記第２半導体領域の上面と接し、前記一方の主面において一部が露出し、かつ第１導電型の第３半導体領域と、前記一方の主面から前記第２半導体領域および第３半導体領域を貫通し、底面が前記第１半導体領域に達するトレンチと、前記トレンチの側面および底面に形成された第１絶縁膜と、前記第１絶縁膜の内側に埋め込まれた第１導電層と、前記第１導電層と電気的に接続された制御電極と、前記第１半導体領域と電気的に接続された第１の電極と、前記第３半導体領域と電気的に接続された第３の電極とを有し、前記終端領域は、前記素子領域を取り囲むように前記第２半導体領域が露出した上面から深さ方向に形成された溝と、前記溝の側壁および底面に形成された第２絶縁膜と、前記第２絶縁膜を介して前記溝の内側に埋め込まれた第２導電層とを有し、前記第２半導体領域の上面から前記溝の底面までの溝の深さが前記第２半導体領域の厚みの０．９〜２．０倍でであり、前記第２半導体領域と前記第１半導体領域間のキャパシタンスをＣ１、前記トレンチにおける前記第１導電層と前記第１半導体領域間のキャパシタンスをＣ２、前記トレンチの両側壁部における前記第１導電層と前記第２半導体領域間のキャパシタンスをそれぞれＣ３,Ｃ４とすると、Ｃ１,Ｃ２はＣ３,Ｃ４の１０分の１以下であり、上方から見て、終端領域には素子領域側から半導体装置の終端側に向かって複数からなる溝が横切るように形成されており、隣り合う溝の間隔は、素子領域側に比べて終端側が狭い半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、接合終端領域における電界を緩和し、高耐圧化することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体装置の素子領域５１の模式的断面構造図を示す。また、図２は、本発明の第１の実施の形態に係る半導体装置の接合終端領域５２の模式的断面構造図を示す。上記において、素子領域５１、接合終端領域５２は一部分を拡大して模式的に示したものであり、紙面左右方向および表裏方向に連続して形成され、配置されている。また、上面から見て、素子領域５１を取り囲むように、接合終端領域５２は配置されている。
【００１４】
本発明の第１の実施の形態に係る半導体装置の素子領域５１は、一方の主面５ａと他方の主面５ｂを有する半導体基体に配置されている。当該半導体基体には、図１に示すように、第１導電型の不純物を有する第１半導体領域（ｎ-型ベース層）２と、第１半導体領域２の上面と接し、一方の主面５ａにおいて一部が露出し、かつ第１導電型と異なる第２導電型の第２半導体領域（ｐ型ベース層）４と、第２半導体領域４の上面と接し、一方の主面５ａにおいて一部が露出し、かつ第１導電型の第３半導体領域（ｎ型エミッタ領域）１０と、一方の主面５ａから第２半導体領域４および第３半導体領域１０を貫通し、底面が第１半導体領域２に達するトレンチ３５と、トレンチ３５の側面および底面に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２の内側に埋め込まれたゲート電極（第１導電層）８と、ゲート電極８と電気的に接続された制御電極（図示省略）と、第１半導体領域２と電気的に接続された第１の電極（コレクタ電極）（図示省略）と、第２半導体領域４および第３半導体領域１０と電気的に接続された第３の電極１６（エミッタ電極）とを備える。
【００１５】
図１に示される半導体装置において、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）として構成される場合には、第１半導体領域２の他方の主面５ｂには、さらに第２導電型の第４半導体領域（コレクタ領域）が配置される。ＩＧＢＴの場合、第２半導体領域４および第３半導体領域１０はそれぞれベース領域、エミッタ領域となる。
【００１６】
一方、図１に示される半導体装置において、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）として構成される場合には、第１半導体領域２の他方の主面５ｂには、さらに第１導電型の第４半導体領域（ドレイン領域）が配置されることが望ましい。ＭＩＳＦＥＴの場合、第２半導体領域４および第３半導体領域１０はそれぞれベース領域、ソース領域となる。
【００１７】
ゲート電極（８）／ゲート絶縁膜（１２）／ｐ型ベース層（４）からなるＭＩＳ構造のｐ型ベース層４の界面近傍にｎチャネル領域が導通状態において形成される点は、ＩＧＢＴの場合もＭＩＳＦＥＴの場合も同様である。
【００１８】
また、図１に示すように、ｎ型バッファ層３をｐ型ベース層４とｎ-型ベース層２との間に介在させて、隣り合うｐ型ベース層４間のパンチングスルーを防止し、ｎチャネルＭＩＳ構造のチャネル長を明確に規定する構成としても良い。
【００１９】
また、図１に示すように、トレンチ３５の上部において、ｎ型エミッタ（ソース）領域１０とゲート絶縁膜１２とゲート電極８の上部には層間絶縁膜１４が配置されている。層間絶縁膜１４は後述する接合終端領域５２における層間絶縁膜１８と同一材料で、同時プロセスで形成することもできる。
【００２０】
本発明の第１の実施の形態に係る半導体装置の上方から見て、素子領域５１を取り囲むように形成された接合終端領域５２は、図２に示すように、第１導電型の不純物を有する第１半導体領域（ｎ-型ベース層）２と、第１半導体領域２の上面と接し、かつ第１導電型と異なる第２導電型の第２半導体領域（ｐ型ベース層）４と、第２半導体領域４の上面（一方の主面５ａ）から深さ方向に形成された溝からなる終端トレンチ５５と、終端トレンチ５５の側壁および底面に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２を介して終端トレンチ５５の内側に埋め込まれたゲート電極（第２導電層）８とを有し、第２半導体領域４の上面から終端トレンチ５５の溝の底面までの深さＷＴが第２半導体領域の厚みＷＢの０．９〜２．０倍であることを特徴とする。
【００２１】
さらに、本発明の第１の実施の形態に係る半導体装置の接合終端領域５２には、図２に示すように、第２半導体領域４の上面（一方の主面５ａ）上に配置された層間絶縁膜１８と、層間絶縁膜１８上に配置されたフィールドプレート電極２０を備える。
【００２２】
本発明の第１の実施の形態に係る半導体装置において、素子領域５１内の第１導電層からなるゲート電極８、および接合終端領域５２内の第２導電層からなるゲート電極８は、図１、２に示すように、同時プロセスによって、ポリシリコンが充填されたトレンチ構造によって形成されていても良い。
【００２３】
本発明の第１の実施の形態に係る半導体装置において、素子領域５１内のｐ型ベース層４と、接合終端領域５２内のｐ型ベース層４は、同時プロセスによって形成することができる。
【００２４】
また、本発明の第１の実施の形態に係る半導体装置において、接合終端領域５２内の終端トレンチ５５は、図２に示すように、紙面上垂直にまた素子表面に素子領域５１を囲みながらリング状に形成されている。さらに、接合終端領域５２において、外周に拡散形成されたｐ型ベース層４はリング状に分断形成されている。
【００２５】
図３は、本発明の第１の実施の形態に係る半導体装置の接合終端領域５２の構造における各部のキャパシタのモデル図を示す。
【００２６】
ｐ型ベース層４がリング状に分断形成されている外周構造の素子に電圧印加した場合、各部位の電位は、図３に示すように、容量の分布定数回路としても解析することができる。
【００２７】
本発明の第１の実施の形態に係る半導体装置として、図１に示すようなＩＧＢＴ若しくはＭＩＳＦＥＴにおいて、所定の耐圧限界近くまでコレクタ電圧若しくはドレイン電圧を印加されている場合、図３内に模式的に示すように、ｎ-型ベース層２（ｎ-ドレイン領域）に空乏層が形成される。また、ｐ型ベース層４と終端トレンチ５５内のゲート電極８間には薄いゲート絶縁膜１２が形成されているため、Ｃ３，Ｃ４,Ｃ１，Ｃ２間には、後述するように、（１）式の関係が成立することが望ましい。
【００２８】
この場合、表面近傍の電位分布は、直列接続されたｐ型ベース層４と終端トレンチ５５内のポリシリコン（ゲート電極８）間の容量結合によって決定される。
【００２９】
この性質を利用すると外周の電位分布は任意に調整が可能となる。
【００３０】
図３に示すように、ｐ型ベース層４の厚さを示すベース深さはＷＢで定義され、トレンチ深さはＷＴで定義される。Ｃ１はｐ型ベース層４とｎ-型ベース層２間のキャパシタを表す。Ｃ２はトレンチ構造におけるゲート電極８とｎ-型ベース層２間のキャパシタを表す。Ｃ３,Ｃ４は、トレンチ構造におけるゲート電極８とｐ型ベース層４間のキャパシタを表す。上述した各部のキャパシタの間には、
Ｃ３,Ｃ４＞＞Ｃ１,Ｃ２                                                …（１）
の関係が成立していることが望ましい。
【００３１】
また、図４は、本発明の第１の実施の形態に係る半導体装置において、トレンチ深さを浅く設定した場合の電位分布シミュレーション結果の模式図を示す。すなわち、図４においては、ｐ型ベース層４の間隔を最適化せず、各トレンチ（３５、５５）の深さが、隣り合うトレンチ（３５、５５）の間隔（ｐ型ベース層４の幅）よりも浅く設定しただけでも、接合終端領域５２における電界緩和効果があり、高耐圧が得られる。図４において、各ラインは１０Ｖ／本で示されている。
【００３２】
さらに、図５は、本発明の第１の実施の形態に係る半導体装置において、各トレンチ（３５、５５）の深さを、隣り合うトレンチ（３５、５５）の間隔（ｐ型ベース層４の幅）よりも浅く設定し、かつｐ型ベース層４の間隔を最適化した場合の電位分布シミュレーション結果の模式図を示す。すなわち、図５においては、高耐圧を得られるように外周各部のｐ型ベース層４の分断幅を最適化して設定したシミュレーション結果を示す。
【００３３】
図５において、各ラインは２０Ｖ／本で示されている。図５から明らかなように、各トレンチ（３５、５５）の深さを、隣り合うトレンチ（３５、５５）の間隔（ｐ型ベース層４の幅）よりも浅く設定し、かつｐ型ベース層４の間隔を最適化した場合には、素子領域５１近傍の電界緩和効果が顕著に得られ、かつ等電位面は、素子領域５１から離隔した接合終端領域５２まで均一に延伸している。
【００３４】
図６は、耐圧相対値とトレンチ深さ／ベース深さ（ＷＴ／ＷＢ）の関係を表す。図６から明らかなように、トレンチ深さ／ベース深さ（ＷＴ／ＷＢ）の値は、例えば約０．９〜２．０の範囲において、所望の耐圧相対値が得られることがわかる。
【００３５】
図７は、本発明の第１の実施の形態に係る半導体装置において、各トレンチ（３５、５５）の深さを、隣り合うトレンチ（３５、５５）の間隔（ｐ型ベース層４の幅）よりも浅く設定し、かつｐ型ベース層４の間隔を最適化した場合における図３に対応する容量Ｃ１〜Ｃ４とコレクタ電圧ＶCE（Ｖ）との関係を示す。ＩＧＢＴ構造において、コレクタ電圧ＶCE＝６００Ｖを印加した場合、ＷＴ／ＷＢ＝１．３において、
Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１．５：７９：７９                        …（２）
の結果が得られている。すなわち、（１）式の関係が成立している。
【００３６】
図５において示した、高耐圧を得られるように外周各部のｐ型ベース層４の分断幅を最適化して設定したシミュレーション結果を引き出すためにはｐ型ベース層４の拡散深さＷＢとトレンチ深さＷＴの比を、ＷＢ：ＷＴ＝１：０．９〜１：２．０程度に抑える必要がある。
【００３７】
終端トレンチ５５の深さＷＴが深いと、終端トレンチ５５の側面の面積が増加するためゲート電極８とｎ-型ベース層２間の容量（Ｃ２）が大きくなり、電位分布制御可能の前提となる（１）式の条件（Ｃ３，Ｃ４＞＞Ｃ１，Ｃ２）が満たされなくなるためである。
【００３８】
また、ＷＢ：ＷＴ＝１：０．９の場合、すなわちトレンチ深さＷＴがｐ型ベース層４の深さＷＢより浅い場合においても、コレクタ電圧ＶCE（Ｖ）の印加によって、ｐ型ベース層４／ｎ-型ベース層２間のｐｎ接合からの空乏層の広がりにより、ｐ型ベース層４が分断され、同等の効果が期待できる。ただし、本発明の第１の実施の形態に係る半導体装置の効果を十分に得るためには、ＷＴ／ＷＢ＞１であることが望ましい。
【００３９】
（外周構造）
本発明の第１の実施の形態に係る半導体装置において、外周構造は、以下の複数の構成を複数組み合わせて実施して、最適化し調整することができる。
【００４０】
（ａ）接合終端領域５２のｐ型ベース層４の分断寸法を適切に設定する。すなわち、素子領域５１に近い場所はｐ型ベース層４の幅を相対的に広く設定し、素子領域５１から離隔するに従い、ｐ型ベース層４の幅を相対的に狭く設定して、大きな耐圧が確保することができる。
【００４１】
（ｂ）トレンチ側壁のゲート絶縁膜１２の厚みが２種類以上使用可能な場合、例えば素子領域５１に近いトレンチは薄いゲート絶縁膜１２を用い、素子領域５１から離隔するに従い、相対的に厚いゲート絶縁膜１２を用いると、接合終端領域５２において、素子領域５１に近いほど容量Ｃ１は大きくなり、一方、素子領域５１から離隔方向への位置変化に対して素子領域５１に近い場所の電位変化は小さくなり電界は緩和される。
【００４２】
素子領域５１から離隔した場所の電位変化は大きく電界は高まるが、ｐ型ベース層４とｎ-ベース層２との間の電位差は小さいため、素子領域５１から離隔した場所における耐圧破壊は生じない。
【００４３】
（ｃ）図８は、本発明の第１の実施の形態に係る半導体装置の接合終端領域において、フィールドプレート電極構造の模式的断面構造を示す。すなわち、図８に示すように、少なくとも素子領域５１近傍の接合終端領域５２上に配置された層間絶縁膜１８と、層間絶縁膜１８上に延在して配置されたフィールドプレート電極２０とを備えることを特徴とする。
【００４４】
フィールドプレート電極２０は、エミッタ領域（ソース領域）１０に接続された第３の電極と等電位になされていてもよく、或いはまた、素子領域５１内の第１導電層からなるゲート電極８と等電位になされていても良い。
【００４５】
層間絶縁膜１８は、例えばリン・ケイ酸ガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓｅｓ）膜、ホウ素・リン・ケイ酸ガラス（ＢＰＳＧ：Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓｅｓ）膜、ノンドープ・ケイ酸ガラス膜、窒化シリコン膜、ポリシリコン膜などを用いることができる。
【００４６】
フィールドプレート電極２０は、例えばアルミニウム電極で形成し、ＰＳＧ膜などからなる層間絶縁膜１８上にフィールドプレート電極２０を作成することで素子領域５１に近い場所の電位変化を小さくし、電界を緩和することができる。
【００４７】
（ｄ）図９は、本発明の第１の実施の形態に係る半導体装置の接合終端領域５２において、第２導電層からなるゲート電極８と接続する取り出し電極２２および当該取り出し電極２２と接続されたフィールドプレート電極２０からなる構造の模式的断面構造を示す。
【００４８】
すなわち、接合終端領域５２上に配置された層間絶縁膜１８と、接合終端領域５２上に層間絶縁膜１８を介して配置され、第２導電層からなるゲート電極８と接続する取り出し電極２２と、層間絶縁膜１８上に延在して配置され、取り出し電極２２と接続されたフィールドプレート電極２０とを備えることを特徴とする。
【００４９】
層間絶縁膜１８は、例えばＰＳＧ膜、ＢＰＳＧ膜、ノンドープ・ケイ酸ガラス膜、窒化シリコン膜、ポリシリコン膜などを用いて形成することができる。フィールドプレート電極２０は、例えばアルミニウム電極で形成し、ＰＳＧ膜などからなる層間絶縁膜１８上にフィールドプレート電極２０を作成することで、フィールドプレート電極２０の下側のｐ型ベース層４近傍の電位変化を小さくし、電界を緩和することができる。
【００５０】
（ｅ）図１０は、本発明の第１の実施の形態に係る半導体装置の接合終端領域において、複数の第２導電層からなるゲート電極８と接続され、かつフローティング状態になされている取り出し電極２２の構造の模式的断面構造を示す。
【００５１】
すなわち、接合終端領域５２上に配置された層間絶縁膜１８と、接合終端領域５２上に層間絶縁膜１８を介して配置され、複数の第２導電層からなるゲート電極８と接続する取り出し電極２２とを備え、当該取り出し電極２２はフローティング状態になされていることを特徴とする。例えば、複数の第２導電層からなるゲート電極８は、フローティング状態になされているポリシリコン層で形成される。
【００５２】
取り出し電極２２は、図１０に示すように、フローティング状態になされてポリシリコン層同士を共通接続することで形成することができる。
【００５３】
（ｆ）最外周部には空乏層の延びを止めるため、高不純物密度層を拡散形成しても良い。
【００５４】
（ｇ）最外周部の複数の終端トレンチ５５を形成するゲート電極８を、ｎ-ベース層２若しくはドレイン電極（コレクタ電極）と接続した等電位ポテンシャルリング（ＥＱＲ：EQui-potential Ring）として使用する構成を備えていてもよい。
【００５５】
（ｈ）素子領域５１と接合終端領域５２の境界の素子領域５１側にもトレンチを数列作成して、電界緩和を図る構成を備えていてもよい。
【００５６】
（ｉ）あるいはまた、接合終端領域５２において、終端トレンチ５５の幅を場所によって変えることによって、電界緩和を図る構成を備えていてもよい。
【００５７】
本発明の第１の実施の形態に係る半導体装置によれば、接合終端領域における電界を緩和し、高耐圧化することができる。
【００５８】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものでないと理解すべきである。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００５９】
本発明は第１の実施の形態に係る半導体装置としては、トレンチ構造を有するＩＧＢＴ、ＭＩＳＦＥＴなどの例を開示したが、これらに限定されるものではなく、トレンチ構造を有するＩＥＧＴ、ＳＩＴ、ＳＩサイリスタなどのデバイス構造においても適用可能である。
【００６０】
さらに、半導体材料としては、シリコンに限定されるものではなく、ＳｉＣ、ＧａＮ系、ＧａＡｓ系、ＩｎＰ系などの化合物半導体、或いはヘテロ接合のベース構造、或いはＨＥＭＴ構造のチャネル構造を適用することもできる。
【００６１】
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態に係る半導体装置の素子領域の模式的断面構造図。
【図２】本発明の第１の実施の形態に係る半導体装置の接合終端領域の模式的断面構造図。
【図３】本発明の第１の実施の形態に係る半導体装置の接合終端領域の各部のキャパシタのモデル図。
【図４】本発明の第１の実施の形態に係る半導体装置において、トレンチ深さを浅く設定した場合の電位分布シミュレーション結果を示す模式図（１０Ｖ／本）。
【図５】本発明の第１の実施の形態に係る半導体装置において、トレンチ深さを浅く設定し、かつｐ型ベース層の間隔を最適化した場合の電位分布シミュレーション結果を示す模式図（２０Ｖ／本）。
【図６】耐圧相対値とトレンチ深さ／ベース深さ（ＷＴ／ＷＢ）の関係を表す特性図。
【図７】図３に対応する容量Ｃ１〜Ｃ４とコレクタ電圧ＶCE（Ｖ）との関係を示す特性図。
【図８】本発明の第１の実施の形態に係る半導体装置の接合終端領域において、フィールドプレート電極構造の模式的断面構造図。
【図９】本発明の第１の実施の形態に係る半導体装置の接合終端領域において、第２導電層からなるゲート電極と接続する取り出し電極および当該取り出し電極と接続されたフィールドプレート電極構造の模式的断面構造図。
【図１０】本発明の第１の実施の形態に係る半導体装置の接合終端領域において、複数の第２導電層と接続されかつフローティング状態になされている取り出し電極構造の模式的断面構造図。
【図１１】従来例に係る半導体装置において、電位分布シミュレーション結果を示す模式図（１０Ｖ／本）。
【符号の説明】
【００６３】
２…ｎ-型ベース層（第１半導体領域）
３…ｎ型バッファ層
４、３４…ｐ型ベース層（第２半導体領域）
５ａ…一方の主面
５ｂ…他方の主面
８…ゲート電極（第１導電層、第２導電層）
１０…ｎ型エミッタ（ソース）領域（第３半導体領域）
１２…ゲート絶縁膜
１４、１８…層間絶縁膜
１６…エミッタ（ソース）電極
２０…フィールドプレート電極
２２…取り出し電極
３１…ｎ型ベース層
３５…トレンチ
５１…素子領域
５２…接合終端領域
５５…終端トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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