(57)【特許請求の範囲】
【請求項１】
積層され相互に無線通信が可能な一対の第１半導体集積回路と第２半導体集積回路とを含む半導体装置であって、
前記第１半導体集積回路は、送信データを無線により前記第２半導体集積回路に送信すると共に書き換え可能な制御データに基づいて無線による送信タイミングが調整可能にされる第１送信回路と、無線によりデータを前記第２半導体集積回路から受信すると共に書き換え可能な制御データに基づいて無線による受信タイミングが調整可能にされる第１受信回路と、前記第１送信回路から前記第２半導体集積回路に送信したデータに応答して前記第２半導体集積回路が送信して前記第１受信回路で受信したデータと前記送信したデータとの比較結果に基づき前記第１送信回路と前記第１受信回路のタイミング調整を行う制御回路と、を有し、
前記第２半導体集積回路は、送信データを無線により前記第１半導体集積回路に送信すると共に無線による送信タイミングが固定されている第２送信回路と、無線によりデータを前記第１半導体集積回路から受信すると共に無線による受信タイミングが固定されている第２受信回路と、を有する、半導体装置。
【請求項２】
前記第１送信回路は、送信クロック信号と共に当該クロック信号に同期してデータを送信し、可変遅延回路に設定される制御データの値に従って、前記送信クロック信号及びデータの送信タイミングが調整され、
前記第１受信回路は、クロック信号を受信すると共に受信したクロック信号に同期してデータを受信し、可変遅延回路に設定される制御データの値に従って受信クロックによるデータ受信タイミングが調整される、請求項１記載の半導体装置。
【請求項３】
前記第１送信回路において、前記送信クロック信号とデータの送信タイミングは個別に調整可能にされる、請求項２記載の半導体装置。
【請求項４】
前記制御回路はプロセッサユニットであり、前記プロセッサユニットは、前記第１送信回路から送信する送信データを書き込み、前記第１受信回路で受信した受信データを読み込む、請求項１記載の半導体装置。
【請求項５】
前記プロセッサユニットは、パワーオンリセットによる初期化動作において、並びに、通信エラー発生時に、前記タイミング調整を行う、請求項４記載の半導体装置。
【請求項６】
送信データとこれに対応する期待値データとを順次生成するパターンジェネレータと、パターンジェネレータから発生された送信データの送信に応答して返された受信データと対応する期待値でデータとの一致を判定してその結果を蓄える判定回路と更に有する、請求項１記載の半導体装置。
【請求項７】
前記判定回路は不一致の判定結果の回数を蓄える、請求項６記載の半導体装置。
【請求項８】
前記制御回路は、前記判定回路に蓄えられた判定結果を読出し可能なプロセッサユニットである、請求項６記載の半導体装置。
【請求項９】
前記プロセッサユニットは、パワーオンリセットによる初期化動作において、並びに、通信エラー発生時に、前記タイミング調整を行う、請求項８記載の半導体装置。
【請求項１０】
前記第２半導体集積回路は、前記第２受信回路で受信した受信データが入力される内部回路と、前記内部回路から出力される内部データと前記受信データのいずれを前記第２送信回路から送信するかを選択可能なセレクタと、を有する、請求項１記載の半導体装置。
【請求項１１】
前記第１半導体集積回路は、前記第１送信回路から前記第２半導体集積回路に送信したデータと前記第２半導体集積回路が送信して前記第１受信回路で受信したデータとを比較結果し、不一致の場合には前記第１送信回路の送信タイミングと前記第１受信回路の受信タイミングの少なくとも一方を調整し、前記送信と前記受信と前記比較とを前記比較結果が一致するまで繰り返す、請求項１記載の半導体装置。
【請求項１２】
前記第１半導体集積回路は、前記比較結果が一致した場合、前記前記第１送信回路から前記第２半導体集積回路に送信するデータの値を変化させながら、前記比較結果が一致した回数が所定回数を超えるまで、前記送信と前記受信と前記比較とを繰り返す、請求項１１記載の半導体装置。
【請求項１３】
前記第１半導体集積回路は、パワーオンリセットによる初期化動作において、並びに、通信エラー発生時に、前記タイミング調整を行う、請求項１１記載の半導体装置。
【請求項１４】
積層され相互に無線通信が可能な一対の第１半導体集積回路と第２半導体集積回路とを含む半導体装置であって、
前記第１半導体集積回路は、プロセッサユニットと、無線通信インタフェース回路とを有する半導体集積回路であって、
前記無線通信インタフェース回路は、送信データを無線により送信する共に書き換え可能に設定される制御データに基づいて無線による送信タイミングが調整可能にされる第１送信回路と、無線によりデータを受信すると共に書き換え可能に設定される制御データに基づいて無線による受信タイミングが調整可能にされる第１受信回路とを有し、
前記プロセッサユニットは、前記第１送信回路から送信したデータに応答して外部から返されて前記第１受信回路で受信したデータの正否に基づき前記第１送信回路と第１受信回路のタイミング調整を行い、
前記第２半導体集積回路は、送信データを無線により前記第１半導体集積回路に送信すると共に無線による送信タイミングが固定されている第２送信回路と、無線によりデータを前記第１半導体集積回路から受信すると共に無線による受信タイミングが固定されている第２受信回路と、前記第２受信回路で受信したデータを書き込み、読み出したデータを前記第２送信回路を介して出力するメモリを有する、半導体装置。
【請求項１５】
前記送信回路は、送信クロック信号と共に当該クロック信号に同期してデータを送信し、可変遅延回路に設定される制御データの値に従って、前記送信クロック信号及びデータの送信タイミングが調整され、
前記受信回路は、クロック信号を受信すると共に受信したクロック信号に同期してデータを受信し、可変遅延回路に設定される制御データの値に従って受信クロックによるデータ受信タイミングが調整される、請求項１４記載の半導体装置。
【請求項１６】
前記第１半導体集積回路は、前記第１送信回路から前記第２半導体集積回路に送信したデータと前記第２半導体集積回路が送信して前記第１受信回路で受信したデータとを比較結果し、不一致の場合には前記第１送信回路の送信タイミングと前記第１受信回路の受信タイミングの少なくとも一方を調整し、前記送信と前記受信と前記比較とを前記比較結果が一致するまで繰り返す、請求項１５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に積層して実装された半導体集積回路間における近距離非接触通信技術に関し、例えばＳＩＰ（システム・イン・パッケージ）のようなモジュール化された半導体装置、更にはその半導体装置に適用される無線通信インタフェース機能を備えた半導体集積回路などに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路は、微細加工技術の進化とともに、より多くのトランジスタを１チップ（半導体基板）に集積することで性能向上を図ってきた。しかしながら、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、これまでのような1チップへの集積化を進めることが必ずしも最適解ではなくなる。そこで、複数の半導体集積回路を積層することによる３次元方向の集積が有望な技術となる。３次元集積（３Ｄ集積又は３Ｄ積層とも称する）により性能向上を実現するためには、積層される半導体集積回路間で高速大容量の通信を行うための仕組みが必要となる。また、それに伴う電力もプロセッサの消費電力等に対して無視できないレベルとなる。そのため、半導体集積回路間の高速大容量通信、および、それを低電力で行うための技術が、半導体集積回路の３D積層を行う際の重点技術となる。
【０００３】
積層された半導体集積回路のための通信方式としては、有線方式、無線方式が検討されている。有線方式としては、半導体集積回路の基板シリコンにビア(穴)をあける方法や、ワイヤボンディングを行う方式が考えられるが、前者は基板シリコンにビアをあけるため製造プロセスに負荷がかかり使用できるシーンが限られ、後者は配線が長くなり性能や電力面で３D積層の効果が低くなる。通信を無線で行う方式は、それらの問題のため上記の有線方式が使用できないシーンでも有効な方式として期待される。
【０００４】
携帯電話と基地局間の通信や、無線LANなどで用いられる一般的な無線通信では、送信側はデータに何らかの変調操作を行った後にデータを送信し、受信側LSIは送信データレートに対して十分速いレートのサンプリングを行い、そのデータに演算処理をおこない送信データを再生する。しかしながら、この方法は演算量や消費電力が大きくなり、受信側がデータを得るまでの時間も長くなる。そのため、通信距離が遠く通信にコストをかけることが許される応用シーンではよいが、積層された半導体集積回路間の通信という極近距離の通信にはオーバーヘッドが大きすぎて適さない。
【０００５】
特許文献１乃至４には３Ｄ積層された半導体集積回路間のような近距離の通信に適してオーバーヘッドの少ない無線通信技術について記載がある。
【０００６】
また、３Ｄ積層された半導体集積回路間の通信の場合には、個々の半導体集積回路に製造ばらつきがあり、温度や動作電源電圧等の動作条件の相違による影響設けるので、通信動作のタイミング調整を可能にしておくことが得策と考えられる。特許文献５には、有線通信ではあるが、受信側に伝送路特性を補正する構成を採用した技術が記載されている。
【０００７】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００６−５０３５４号公報
【特許文献３】特開２００６−１７３４１５号公報
【特許文献４】特開２００６−１７３９８６号公報
【特許文献５】特開２００２−２２３２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者は、３Ｄ積層された半導体集積回路間の近距離通信におけるタイミング調整について検討した。第１に、特許文献５に記載のように受信側において伝送路特性を補正する場合、全２重のような双方向通信では送受信を行うそれぞれの無線通信インタフェース回路がタイミング調整機能を備えなければならず、タイミング調整のための回路規模が全体的に大きくなってしまうことが明らかにされた。
【０００９】
第２に、無線ＬＡＮなどで用いられる無線通信のように、送信データレートに対して十分速いレートのサンプリングを行って送信データを再生する通信方式ではなく、単純に送信側から送られたデータを、受信側がその送信タイミングに合せて取り込む方式では、送受信データの送受信タイミングに対して非常に高精度なタイミング調整が必要とされることが明らかにされた。すなわち、送信側から送られたデータを、受信側がその送信タイミングに合せて取り込む方式においては、受信側の半導体集積回路が送信側から送られたデータを適切なタイミングで取り込むことが必須であり、例えば、３Ｄ積層された半導体集積回路間での誘導結合によるデータ通信では、送信コイルに電流を流したタイミングに合せて、受信回路でデータを取り込む必要がある。要するに、送信タイミングを規定するクロック信号も送信データと共に送信され、受信側では受信クロックに同期してデータの受信を行わなければならない。３Ｄ積層された半導体集積回路間の近距離通信では半導体集積回路間の製造ばらつきや動作条件の相違が直接通信タイミングに影響を与える。この点で高精度なタイミング調整が必要になる。上記何れの特許文献においても３Ｄ積層された半導体集積回路間の近距離通信においてそのような高精度なタイミング調整が必要になるとの着眼は示されていない。
【００１０】
本発明の目的は、積層された半導体集積回路間の近距離通信における通信タイミングを調整する回路の全体的な規模を縮小することができる半導体装置を提供することにある。
【００１１】
本発明の別の目的は、積層された半導体集積回路間の近距離通信における通信タイミングを高精度に調整することができる半導体装置を提供することにある。
【００１２】
本発明の更に別の目的は、積層された半導体集積回路間の近距離通信における通信タイミングを高精度に調整することができる半導体装置の実現に資することができる半導体集積回路を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、積層され相互に無線通信が可能な一対の半導体集積回路を含む半導体装置において、前記半導体集積回路は、送信タイミングを規定するクロック信号と共に送信データを無線により送信し且つ無線による送信タイミングが調整可能にされる送信回路と、無線により受信したクロック信号に同期してデータを受信すると共に無線による受信タイミングが調整可能にされる受信回路と、前記送信回路から送信したデータに応答して別の半導体集積回路から返されて前記受信回路で受信したデータの正否に基づき前記送信回路と受信回路のタイミング調整を行う制御回路とを有する。
【００１６】
上記より、一つの半導体集積回路が有する制御回路によって、他の半導体集積回路間の無線通信インタフェース回路を経由して戻される無線通信ループにおける通信タイミングを調整することができる。双方の半導体集積回路の受信側で別々にタイミング調整を行う場合に比べて回路規模の縮小を実現することが可能になる。
【００１７】
また、送信クロック信号と送信データの送信タイミング、受信クロックのタイミング及びデータ受信タイミングを調整可能であるから、個々の半導体集積回路における製造バラツキ等にミスマッチがあっても、半導体集積回路間の近距離通信における通信タイミングを高精度に調整することができる。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１９】
すなわち、積層された半導体集積回路間の近距離通信における通信タイミングを調整する回路の規模を半導体装置の全体において縮小することができる。
【００２０】
また、積層された半導体集積回路間の近距離通信における通信タイミングを高精度に調整することができる。
【発明を実施するための最良の形態】
【００２１】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２２】
〔１〕本発明に係る半導体装置は、積層され相互に無線通信が可能な一対の半導体集積回路を含む。前記半導体集積回路は、送信データを無線により送信する共に書き換え可能に設定される制御データに基づいて無線による送信タイミングが調整可能にされる送信回路と、無線によりデータを受信すると共に書き換え可能に設定される制御データに基づいて無線による受信タイミングが調整可能にされる受信回路と、前記送信回路から送信したデータに応答して別の半導体集積回路から返されて前記受信回路で受信したデータの正否に基づき前記送信回路と受信回路のタイミング調整を行う制御回路と、を有する。
【００２３】
上記より、一つの半導体集積回路が有する制御回路によって、他の半導体集積回路間の無線通信インタフェース回路を経由して戻される無線通信ループにおける通信タイミングを調整することができる。双方の半導体集積回路の受信側で別々にタイミング調整を行う場合に比べて回路規模の縮小を実現することが可能になる。
【００２４】
〔２〕項１の半導体装置において、前記送信回路は、例えば送信クロック信号と共に当該クロック信号に同期してデータを送信し、可変遅延回路に設定される制御データの値に従って、前記送信クロック信号及びデータの送信タイミングが調整される。前記受信回路は、例えばクロック信号を受信すると共に受信したクロック信号に同期してデータを受信し、可変遅延回路に設定される制御データの値に従って受信クロックによるデータ受信タイミングが調整される。
【００２５】
上記より、送信クロック信号及び送信データの送信タイミング、受信クロックのタイミング及びデータ受信タイミングを調整可能であるから、個々の半導体集積回路における製造バラツキ等にミスマッチがあっても、温度や電源電圧等の動作条件は変化しても、半導体集積回路間の近距離通信における通信タイミングを高精度に調整することができる。
【００２６】
〔３〕項２の半導体装置において、前記送信回路は前記送信クロック信号とデータの送信タイミングが個別に調整可能にされる。さらにきめ細かいタイミング調整が可能になる。
【００２７】
〔４〕項１の半導体装置において、前記制御回路は例えばプロセッサユニットであり、前記プロセッサユニットは、前記送信回路から送信する送信データを書き込み、前記受信回路で受信した受信データを読み込む。
【００２８】
〔５〕項４の半導体装置において、前記プロセッサユニットは、パワーオンリセットによる初期化動作において、並びに、通信エラー発生時に、前記タイミング調整を行う。プロセッサユニットが実行するソフトウェアによってタイミング調整の内容をプログラマブルに規定することができる。
【００２９】
〔６〕項１の半導体装置において、送信データとこれに対応する期待値データとを順次生成するパターンジェネレータと、パターンジェネレータから発生された送信データの送信に応答して返された受信データと対応する期待値でデータとの一致を判定してその結果を蓄える判定回路と更に有する。タイミング調整を容易に行うことができ、プロセッサユニットの負担軽減にもなる。
【００３０】
〔７〕項６の半導体装置において、前記判定回路は不一致の判定結果の回数を蓄える。受信データに対してＥＣＣ（エラー・チェック・アンド・コレクト）機能を利用できる環境などを考慮したとき、それによるエラー訂正能力との関係でタイミング調整に要否を判定することが可能になる。ＥＣＣ等のエラー訂正機能を考慮しない場合又は利用できない場合は、不一致回数が０以外であれば当然タイミング調整が必要と判定されるであろう。
【００３１】
〔８〕項６の半導体装置において、前記制御回路は、前記判定回路に蓄えられた判定結果を読出し可能なプロセッサユニットである。プロセッサユニットが実行するソフトウェアによって判定動作の内容をプログラマブルに規定することができる。
【００３２】
〔９〕項７の半導体装置において、前記プロセッサユニットは、パワーオンリセットによる初期化動作において、並びに、通信エラー発生時に、前記タイミング調整を行う。プロセッサユニットが実行するソフトウェアによってタイミング調整の内容をプログラマブルに規定することができる。
【００３３】
〔１０〕項１の半導体装置において、前記一対の半導体集積回路の内の一方だけが前記送信回路、受信回路及び制御回路を有し、前記一対の半導体集積回路の他方は前記一方の半導体集積回路の送信回路からのデータの受信と前記一方の半導体集積回路の前記受信回路へのデータの送信とを行う無線通信インタフェース回路を有する。他方の半導体集積回路は例えばメモリデバイスのようなバススレーブデバイスである。
【００３４】
〔１１〕項１０の半導体装置において、前記無線通信インタフェース回路は、受信したデータをそのまま送信するダイレクト返信パスを選択的に形成可能なセレクタを有する。タイミング調整に当たり他方の半導体集積回路は無線通信インタフェース回路に接続する内部回路の特別な動作を要しない。
【００３５】
〔１２〕項２の半導体装置において、前記一対の半導体集積回路のそれぞれが前記送信回路、受信回路及び制御回路を有する。双方の半導体集積回路は例えばマイクロコンピュータ等のバスマスタデバイスである。
【００３６】
〔１３〕項１２の半導体装置において、前記一対の半導体集積回路のそれぞれは、前記受信回路で受信したデータをそのまま前記送信回路で送信するダイレクト返信パスを選択的に形成可能なスイッチ回路を更に有する。タイミング調整に当たり調整の相手方の半導体集積回路は送信回路及び受信回路に接続する内部回路の特別な動作を要しない。
【００３７】
〔１４〕本発明の別の観点による半導体装置は、積層され相互に無線通信が可能な一対の半導体集積回路を含み、前記半導体集積回路は、送信タイミングを規定するクロック信号と共に送信データを無線により送信し且つ無線による送信タイミングが調整可能にされる送信回路と、無線により受信したクロック信号に同期してデータを受信すると共に無線による受信タイミングが調整可能にされる受信回路と、前記送信回路から送信したデータに応答して別の半導体集積回路から返されて前記受信回路で受信したデータの正否に基づき前記送信回路と受信回路のタイミング調整を行う制御回路とを有する。
【００３８】
〔１５〕本発明の別の観点による半導体数積回路は、プロセッサユニットと、無線通信インタフェース回路とを有し、前記無線通信インタフェース回路は、送信データを無線により送信する共に書き換え可能に設定される制御データに基づいて無線による送信タイミングが調整可能にされる送信回路と、無線によりデータを受信すると共に書き換え可能に設定される制御データに基づいて無線による受信タイミングが調整可能にされる受信回路とを有する。前記プロセッサユニットは、前記送信回路から送信したデータに応答して外部から返されて前記受信回路で受信したデータの正否に基づき前記送信回路と受信回路のタイミング調整を行う。
【００３９】
〔１６〕項１５の半導体集積回路において、前記送信回路は、送信クロック信号と共に当該クロック信号に同期してデータを送信し、可変遅延回路に設定される制御データの値に従って、前記送信クロック信号及びデータの送信タイミングが調整される。前記受信回路は、クロック信号を受信すると共に受信したクロック信号に同期してデータを受信し、可変遅延回路に設定される制御データの値に従って受信クロックによるデータ受信タイミングが調整される。
【００４０】
２．実施の形態の詳細
実施の形態について更に詳述する。以下、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
【００４１】
図２には本発明に係る半導体装置の概観が概略的に例示される。配線基板としてのパッケージボード（ＰＫＧ）２の上部に、２個の半導体集積回路（ＬＳＩ１，ＬＳＩ２）３，４が積層され、図示を省略するレジンで封止されて半導体装置１が構成される。パッケージボードの裏面には外部接続端子として例えば半田ボールのアレイが形成されている。半導体集積回路３は無線通信用のインタフェース回路として送信回路（ＩＤＴＸ）５と受信回路（ＩＤＲＸ）６を有し、半導体集積回路４は無線通信用のインタフェース回路として送信回路（ＩＤＴＸ）７と受信回路（ＩＤＲＸ）８を有する。受信回路８は送信回路５が送信するデータとクロック信号を受信する。受信回路６は送信回路７が出力するデータとクロック信号を受信する。
【００４２】
図１には半導体装置のブロックダイヤグラムが例示される。半導体集積回路３において１０はＣＰＵ（中央処理装置）等のプロセッシングユニット(ＰＵ)であり、複数個配置されている。１１は送信回路５と受信回路６を制御して半導体集積回路４との間の無線通信を制御するための制御回路（３ＤＣ）であり、制御回路１１には送信回路５と受信回路６が接続される。１２は周辺回路（ＰＨＲ）でありその他の周辺回路を総称する。１３はパッケージ２の外部接続端子を介してシステムボード上に表面実装された他のデバイスとの通信を行うためのインタフェース回路（２ＤＣ）である。インタフェース回路１３、周辺回路１２、制御回路１１及びプロセッシングユニット１０はオンチップのインタコネクト回路（ＯＮＣＩＣ）１５に接続され、これを介して相互に接続可能にされる。インタコネクト回路１５は例えばスプリットトランザクションバスとルータにより構成され、イニシエータからのリクエストパケットがターゲットに転送され、ターゲットは必要に応じてレスポンスパケットを転送元のイニシエータに返すという、データ転送プロトコルによるバス制御を行う。１６は半導体集積回路の内部同期動作用のクロック信号を生成するＰＬＬ（フェーズ・ロックド・ループ）回路である。図では、ＰＬＬ回路１６から制御回路１１、送信回路５及び受信回路６に出力される内部クロック信号ＣＫ３Ｄが例示される。
【００４３】
半導体集積回路４は例えばメモリデバイスである。１７は送信回路７と受信回路８を制御して半導体集積回路３との無線通信を制御する制御回路（３ＤＣ）である。１８は処理回路（ＦＵＮＣＣ）であり、例えばメモリアレイやメモリ制御回路を備えたメモリ部である。送信回路７及び受信回路８は後述する無線通信のためのタイミング調整機能を備えていない。このタイミング調整機能は半導体集積回路３の送信回路５、受信回路６及び制御回路１１等によって実現される。
【００４４】
無線通信の方式としては、磁気誘導結合を用いた方式や、電界容量結合を用いる方式などがあるが、ここでは、コイルを用いた磁気誘導結合方式を選択している。送信側のコイルに図６のITXWのような山形の波形の入力電流を与えることで、受信側のコイルにはVRXWのような受信電圧が得られる。この受信電圧のタイミングに同期させて受信データを取得することで通信が可能となる。図６の例においては、VRXWの値をクロック信号CLKの立ち上がりエッジのタイミングで取得する。そのためクロック信号ＣＬＫの立ち上がりエッジタイミングは、VRXWに情報が現れる期間ＳＷＤに調整されていることが必要とされる。以下、そのようなタイミング調整機能について説明する。
【００４５】
前記制御回路１１は、インタコネクタ１５からのアクセスを受け付け、また、インタコネクタ１５へデータを送信するためのターゲットポート(ＴＧＰＴ)２０を有する。ターゲットポート２０には記憶回路（ＤＬＣＲ）２１、パターン発生回路（ＰＴＧＥＮ）２２、エラー判定回路（ＥＲＲＣＴ）２３、セレクタ（ＳＥＬ１）及びエラー検出回路（ＥＤＣ）２５が接続される。記憶回路２１は送受信タイミングを調整するための制御データ等を保有する。制御データは所定のプロセッサユニット１０からターゲットポート２０を介して書き込まれる。セレクタ２４はパターン発生回路２２から出力される送信データ又はインタコネクタ１５からターゲットポートに転送された送信データを選択する。パターン発生回路２２は通信状況を確認するためのテストパターンを発生するための回路である。エラー判定回路２３はパターン発生回路２２で生成された送信データに応答して半導体集積回路４から返された受信データとパターン発生回路２２で生成された期待値データとを比較してエラーが発生しているかどうかを判定し、そのエラー判定回数を蓄積する回路である。蓄積されたエラー判定回数はターゲットポート２０を介して所定のプロセッサユニット１０によりリード可能にされる。前記パターン発生回路２２とエラー判定回路２３は通信状況を確認するのにプロセッサユニット１０の負担を低減するために設けられた回路である。前記パターン発生回路２２及びエラー判定回路２３を用いずに通信状況を判定する場合、そのための送信データは所定のプロセッサユニット１０からターゲットポート２０に供給され、それに応答して半導体集積回路４から返された受信データ若しくは必要な応答がないことはエラー検出回路２５でチェックされて、当該所定のプロセッサユニット１０に返される。エラー検出回路２５が無くても、必要な応答のないことは一定期間にターゲットポートから前記所定のプロセッサユニットにレスポンスの無いことによって判別することができる。レスポンスがあったときは当該所定のプロセッサユニット１０は送信データに対応して返された受信データが期待値通りであるか否かを判別することによって通信状況を判定することもできる。
【００４６】
送信回路５は、クロック送信用の無線通信アンテナ３０を駆動するための送信ドライバ（ＩＤＴＸＣ）３１と、データ送信用の無線通信アンテナ３２を駆動するための送信ドライバ（ＩＤＴＸＤ）３３を備える。送信ドライバ３１には、記憶回路２１の制御データによって指定された量の遅延をクロック信号ＣＫ３Ｄに与えてクロック送信ドライバ３１に出力する可変遅延回路（ＸＴＤＬＣ）３４が接続される。クロック送信ドライバ３１は可変遅延回路３４から出力される遅延クロック信号を送信信号としてアンテナ３０を駆動する。前記送信ドライバ３３には、記憶回路２１の制御データによって指定された量の遅延をクロック信号ＣＫ３Ｄに与えてデータ送信ドライバ３３に出力する可変遅延回路（ＴＸＤＬＤ）３５が接続される。データ送信ドライバ３３は可変遅延回路３５から出力される遅延クロック信号の立ち上がりエッジに同期してデータレジスタ（ＦＦ）３６の送信データに従ってアンテナ３０を駆動する。駆動形態は図６に示される通りである。図６のＣＬＫが可変遅延回路３５から出力される遅延クロック信号に対応される。したがって、図６の波形ＩＴＸＷで示されるデータ送信タイミングと波形ＣＬＫで示されるクロック送信タイミングは可変遅延回路３４，３５に設定される制御データによってプログラマブルに調整可能にされる。その調整内容は、所定のプロセッサユニット１０が実行するプログラムに従って決まる。レジスタ３６はセレクタ２４から出力されるデータをクロック信号ＣＫ３Ｄに同期してラッチする。このラッチタイミングは前記可変遅延回路３５から出力される遅延クロック信号に同期されても良い。ここではＰＬＬ回路１６から出力されるクロック信号ＣＫ３Ｄに同期させる。制御回路１１がクロック信号ＣＫ３Ｄに同期動作されるので、制御回路１１とインタフェースされる初段ラッチ回路（レジスタ３６）のラッチクロックもそれと同一クロックにした方が、制御回路１１と送信回路５とを別々に設計する場合に送信データのインタフェースタイミングの設計が簡単になるからである。
【００４７】
受信回路６はクロック受信用の無線通信アンテナ４０を駆動するための受信ドライバ４１と、データ受信用の無線通信アンテナ４２を駆動するための受信ドライバ４２とを備える。受信ドライバ４１で受信されたクロック信号は変遅延回路４５に供給される。可変遅延回路４５は、記憶回路２１の制御データによって指定された量の遅延を、受信ドライバ４１からのクロック信号に与えてデータ受信ドライバ４３に出力する。データ受信ドライバ４３は可変遅延回路４５から出力される遅延クロック信号の立ち上がりエッジに同期してデータ受信を行い、受信データを受信データレジスタ４６に供給する。したがって、図６の波形ＶＲＸＷで示されるデータ受信タイミングと波形ＣＬＫで示されるクロックタイミングは可変遅延回路４５に設定される制御データによってプログラマブルに調整可能にされる。その調整内容は、所定のプロセッサユニット１０が実行するプログラムに従って決まる。データレジスタ４６のラッチタイミングは上記と同様の理由によりクロック信号ＣＫ３Ｄに同期される。データレジスタ４６のラッチデータはエラー判定回路２３又はエラー検出回路２５に供給される。
【００４８】
図１の例では、半導体集積回路３が半導体集積回路４に対して通信を開始し、半導体集積回路４は送信された情報に基づき処理を行なってその結果を返信する。以下、通信を開始する半導体集積回路をマスタLSI３、マスタＬＳＩ３からの通信を受けて処理結果を返信する半導体集積回路４をスレーブＬＳＩ４とも称する。
【００４９】
図３には半導体装置１の通信タイミングを調整するフローの一形態が例示される。この形態では、所定のプロセッサユニット１０が通信状況確認パターンを発生することによって行う。マスタＬＳＩ３の所定のプロセッサユニット１０はスレーブＬＳＩ４のメモリ部１８に対して、例えば書き込み、読出しを行い、書き込み値と読出し値を比較して通信が正しく行われているかどうかを判断する。通信が正しく行われていない場合、所定のプロセッサユニット１０はマスタＬＳＩ３の制御回路１１内の記憶回路２１の値を変更して送受信タイミングを変更し、書き込み、読出し、値の比較というフローを通信が成功するまで繰り返し行う。通信が正しく行われた場合、所定のプロセッサユニット１０はメモリ部１８に対する書き込み値を変化させながら一定回数だけ上記書き込み動作等を繰り返し行なう。一定回数エラーなく通信が成功した時点で調整が完了する。
【００５０】
このタイミング調整は、通信を開始する前に行わなければならず、パワーオンリセットによる初期設定のとき、即ち電源投入後の初期設定時、あるいは、積層された半導体集積回路３，４の間の通信を開始する前の別のタイミングで行う。これにより、半導体集積回路の製造ばらつきなどによる通信エラーを防ぐことができる。また、動作途中において、通信エラーが発生した場合にも同様のタイミング調整を行うことで、動作温度の変化や電源電圧の変動などの使用条件の変化にも対応することができる。通信エラーは、リードデータなどのレスポンスが一定期間得られなかった場合、または、エラー検出回路２５を用いてレスポンスデータにビット誤りが発生したことを検出した場合に発生する。通信エラーの判定は所定のプロセッサユニット１０が直接、書き込みデータと読み出しデータを比較して行ってもよいことは言うまでもない。
【００５１】
図４には半導体装置１の通信タイミングを調整するフローの別の形態が示される。ここでは通信状況の判定にセルフ判定モードが設定される。所定のプロセッサユニット１０により制御回路１１にセルフ判定モードが指定されると、パターン発生回路２２とエラー判定回路２３を用いた動作が可能にされる。即ち、マスタＬＳＩ３内の所定のプロセッサユニット１０が通信エラーのカウントを開始することをエラー判定回路２３に設定し、次に当該所定のプロセッサユニット１０がパターン発生回路２２に通信状況テストのためのパターン生成を指示する。これによってパターン発生回路２２は通信パターンを生成し、その生成されたパターンによりマスタＬＳＩ３からスレーブＬＳＩ４に対してデータ送信が開始され、スレーブＬＳＩ４はそれに応答してメモリ部１８から応答データをマスタＬＳＩ３に返す。この時、マスタＬＳＩ３のエラー判定回路２３は受信した応答データとパターン発生回路２２からの期待値データＥＸＰとを比較し、エラー回数をカウントし、その結果を記憶する。一定期間後、前記所定のプロセッサユニット１０はパターン発生回路２２にパターン生成終了を指示し、エラー判定回路２３にエラーカウント動作の終了を指示し、エラー判定回路２３からエラーカウント値を読出し、エラーがあり通信が正しく行われていない場合、マスタＬＳＩ３の記憶回路２１のデータデータを変更して送受信タイミングを変更して、同じ処理を繰り返す。通信が正しく行われるようになるまでその一連の処理が繰り返し行なわれる。このセルフ判定モードを用いることにより、タイミング調整のためにプロセッサユニット１０の負担を軽減することができる。
【００５２】
図５には別の半導体装置１の例が示される。図１との相違点はマスタデバイスとしての半導体集積回路３によるタイミング調整時にバススレーブデバイスとしての半導体集積回路４にダイレクト返信パスを選択可能にしたことである。ダイレクト返信パスは、破線で示されるように、タイミング調整動作において送信回路５から送信されたデータを受信回路８で受取ってこれを内部回路（記憶部）１８に伝達することなく直接送信回路７から半導体集積回路３に戻す経路である。ダイレクト返信パスの選択はセレクタ（ＳＥＬ２）５０によって行われる。セレクタ５０の選択データは記憶回路（ＴＭＤＲ）５１が保持する。記憶部１８はパワーオンリセット後の初期状態においてダイレクト返信パスを選択する状態にされる。通信タイミングの調整の後に、マスタデバイスとしての半導体集積回路３のプロセッサユニット１０が記憶回路４１の選択データを書換えることにより、記憶部１８を用いたメモリ動作が可能になる。これにより、スレーブＬＳＩ４はマスタＬＳＩ３から受け取ったデータに対して、演算処理を行わずそのままマスタＬＳＩ３に送り返すことができるから、マスタＬＳＩ３は、送信したデータをそのまま受信することができ、タイミング調整用の通信回数を減らすことができ、効率的なタイミング調整が可能となる。例えば、図３において、書き込み値の読出し処理動作を省略することできる。また、スレーブＬＳＩ４の内部回路１８を動作させないため、無線通信のインタフェース部分のみの検査ができるという利点もある。尚、図５の例ではエラー検出回路２５は省略されている。
【００５３】
以上説明した半導体装置によれば以下の作用効果を得ることができる。
【００５４】
（１）一つの半導体集積回路３が有する制御回路１１によって、他の半導体集積回路４との間の無線通信インタフェース回路７，８を経由して戻される無線通信ループにおける通信タイミングを調整することができる。双方の半導体集積回路３，４の受信側で別々にタイミング調整を行う場合に比べて回路規模の縮小を実現することが可能になる。
【００５５】
（２）半導体集積回路３，４間の通信を開始するマスタデバイスとしての半導体集積回路３の中に通信タイミングを制御する回路群５，６，１０，１１を搭載している。通常、通信を開始するマスタデバイスとしての半導体集積回路には、プロセッシングユニットが搭載されており、ソフトウェアでのタイミング調整が可能である。このマスタデバイスである半導体集積回路３の通信相手である半導体集積回路４はメモリのようなスレーブデバイスとされる場合も多く、このようなスレーブデバイスにタイミング調整用の制御機能を搭載するのは適さない場合が多い。この点でも、マスタデバイスである半導体集積回路側でタイミング調整を行うことにより、スレーブデバイス側の負荷を最小にすることができる。
【００５６】
（３）積層された半導体集積回路間の通信を無線通信で行う場合、無線通信開始より前には確立された通信経路がなく、スレーブデバイス側はタイミング調整の開始を知ることも困難である場合も想定される。この点でもマスタでバスである半導体集積回路側にタイミング調整機能を持つことで、そのような場合にも対応可能になる。
【００５７】
（４）送信クロック信号及び送信データの送信タイミング、受信クロックのタイミング及びデータ受信タイミングを調整可能であるから、個々の半導体集積回路３，４における製造バラツキ等にミスマッチがあっても、温度や電源電圧等の動作条件が変化しても、半導体集積回路間の近距離通信における通信タイミングを高精度に調整することができる。
【００５８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５９】
例えば、積層される半導体集積回路の組合せは、マスタデバイスとスレーブデバイスの組合せに限定されない。マイクロコンピュータとアクセラレータの組合せ、或いは複数のマイクロコンピュータの組合せであっても良い。そのような組合せの場合に双方の半導体集積回路がそれぞれタイミング調整機能を備えてもよい。その場合に、図５で説明したダイレクト返信パスはマスタデバイスとしての半導体集積回路が備えてもよい。例えば図１のデータレジスタ４６からデータレジスタ３５に至る経路にセレクタを設けて実現すればよい。また、スレーブデバイスはメモリに限定されずその他のデバイスであってもよい。また積層される半導体集積回路の数は２個に限定されず、３個以上であってもよい。半導体集積回路は個別にパッケージされていても或いはベアチップであってもよい。半導体集積回路のバスはスプリットトランザクションバスに限らずバスリクエストに対するバスアクノレッジによってバス３を占有させるアービトレーション方式のバスであってもよい。無線通信方式は電界容量結合方式等の別の通信方式であってもよい。
【図面の簡単な説明】
【００６０】
【図１】図１は本発明に係る半導体装置を例示するブロックダイヤグラムである。
【図２】図２は本発明に係る半導体装置の概観を概略的に例示する正面図である。
【図３】図３は図１の半導体装置の通信タイミングを調整するフローの一形態を例示するフローチャートである。
【図４】図４は半導体装置の通信タイミングを調整するフローの別の形態を例示するフローチャートである。
【図５】図５はタイミング調整時にバススレーブデバイスとしての半導体集積回路にダイレクト返信パスを選択可能にした半導体装置を例示するブロックダイヤグラムである。
【図６】図６はコイルを用いた磁気誘導結合方式における送受信信号波形とクロック信号との関係を例示する波形図である。
【符号の説明】
【００６１】
１  半導体装置
２  パッケージボード（ＰＫＧ）
３，４  半導体集積回路（ＬＳＩ１，ＬＳＩ２）
５  送信回路（ＩＤＴＸ）
６  受信回路（ＩＤＲＸ）
７  送信回路（ＩＤＴＸ）
８  受信回路（ＩＤＲＸ）
１０  プロセッシングユニット(ＰＵ)
１１  制御回路（３ＤＣ）
１２  周辺回路（ＰＨＲ）
１５  インタコネクト回路（ＯＮＣＩＣ）
１６  ＰＬＬ回路
１８  処理回路
２０  ターゲットポート(ＴＧＰＴ)
２１  記憶回路（ＤＬＣＲ）
２２  パターン発生回路（ＰＴＧＥＮ）
２３  エラー判定回路（ＥＲＲＣＴ）
２４  セレクタ（ＳＥＬ１）
２５  エラー検出回路（ＥＤＣ）
３０  クロック送信用の無線通信アンテナ
３１  送信ドライバ（ＩＤＴＸＣ）
３２  データ送信用の無線通信アンテナ
３３  送信ドライバ（ＩＤＴＸＤ）
２４  可変遅延回路（ＸＴＤＬＣ）
３５  可変遅延回路（ＴＸＤＬＤ）
３６  データレジスタ（ＦＦ）
４０  クロック受信用の無線通信アンテナ
４１  受信ドライバ
４２  データ受信用の無線通信アンテナ
４５  可変遅延回路
５０  ダイレクト返信パスを選択するセレクタ（ＳＥＬ２）
５１  記憶回路（ＴＭＤＲ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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