(57)【特許請求の範囲】
【請求項１】
基板上に非結晶質のＨｆＡｌＯを含む膜を形成する成膜工程と、
前記膜をアニールするアニール工程と、
を複数回繰り返すことにより非結晶質のＨｆＡｌＯを含む層を形成し、
前記アニール工程を複数回繰り返す際に、後に実施するアニール工程におけるアニール温度は、それより前に実施するアニール工程におけるアニール温度よりも低いことを特徴とする半導体装置の製造方法。
【請求項２】
前記成膜工程と前記アニール工程との間に、前記膜を窒素プラズマ処理する工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体層の表面に離間して設けられたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられたブロック絶縁膜と、前記ブロック絶縁膜の上に設けられた制御ゲート電極と、を有する半導体装置の前記電荷蓄積層を請求項１または２記載の方法により形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記アニール工程におけるアニール温度は、前記非結晶質のＨｆＡｌＯを含む膜の結晶化温度よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記アニール工程におけるアニール温度は、６５０℃未満であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記膜は、ＨｆＡｌＯまたは、ＨｆＡｌＯとＳｉＮとの混合物からなることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に非結晶質のＨｆＡｌＯを含む絶縁膜を形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても不揮発な記憶装置は、研究段階のものも含めれば多々あるが、現状では不揮発性半導体記憶装置（フラッシュメモリ）が最大の市場規模を得ている。中でも、ゲート絶縁膜とトンネル酸化膜の間のフローティングゲートに電荷を蓄積するフローティングゲート型フラッシュメモリが現在主流とされているが、この方式は、今後の半導体記憶装置の大容量化に伴う微細化に際し限界があると言われている。これに対し、電荷蓄積部を有するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型構造の適用が検討されている。この構造の半導体記憶記憶装置においては、シリコン基板の上に、トンネル絶縁膜、電荷蓄積部となる絶縁膜、ブロック絶縁膜、制御ゲート電極の順に積層された構造を持ち、制御ゲート電極とシリコン基板の間に挟まれる絶縁膜に電荷を蓄積することにより記憶保持が行われる。電荷蓄積部となる絶縁膜に用いる材料としては、高誘電率材料（High-k）が適している。各種の材料の中でも、ＨｆＡｌＯは、他の高誘電率材料と比較して、ＨｆＯの持つ高い書き込みスピード及び消去スピード並びに、ＡｌＯの持つ高い電荷保持特性を持ち合わせていることから、この電荷蓄積型の不揮発性半導体記憶装置の絶縁膜に用いられる材料として、有力な候補に挙げられている。
【０００３】
このＨｆＡｌＯは、結晶化しやすい性質を持っている。結晶状態のＨｆＡｌＯ膜においては、粒界を介した電流パスによって低電界リークが起きやすくなるため、結晶状態のＨｆＡｌＯ膜は電荷保持特性が悪い。従って、ＨｆＡｌＯを上記の電荷蓄積型不揮発性半導体記憶装置の絶縁膜に用いる場合、電荷保持特性に関わる低電界リークの抑制のため、ＨｆＡｌＯ膜の結晶化を抑制し、アモルファス状態を維持する製造方法が不可欠となる。
【０００４】
特許文献１には、高誘電率材料からなる金属酸化膜のリーク電流の低下のため、金属酸化膜の堆積とＮＨ３雰囲気下でのアニールを繰り返した後、酸素雰囲気下６５０℃以上でのアニールを行う製造方法が提案されている。しかしながら、この方法は、例えば、電荷蓄積型の不揮発性半導体記憶装置に用いられる絶縁膜には適用できない。すなわち、特許文献１に示されるＮＨ３雰囲気下でのアニールは、絶縁膜の下に配置されるトンネル絶縁膜中に水素原子が取り込まれる結果を生み、水素原子の濃度に伴ってＩ−Ｖ特性や閾値特性が変化してしまい、結果として電荷蓄積型の不揮発性半導体記憶装置の信頼性が低下してしまうためである。また、６５０℃以上という高温でのアニール中に、ＨｆＡｌＯ膜の結晶化が進行し、結果として電荷の保持特性を劣化させてしまうためである。
【特許文献１】特開２００５−１６６６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたものであり、非結晶質のＨｆＡｌＯを含む絶縁膜の結晶化を抑制し非結晶状態を維持することにより低電界リークを防ぎ、良好な電荷保持特性を持つ電荷蓄積層を実現し、大容量・微細化を可能とする半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板上に非結晶質のＨｆＡｌＯを含む膜を形成する成膜工程と、前記膜をアニールするアニール工程と、を複数回繰り返すことにより非結晶質のＨｆＡｌＯを含む層を形成し、前記アニール工程を複数回繰り返す際に、後に実施するアニール工程におけるアニール温度は、それより前に実施するアニール工程におけるアニール温度よりも低いことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、非結晶質のＨｆＡｌＯを含む絶縁膜の結晶化を抑制しアモルファス状態を維持することにより低電界リークを防ぎ、良好な電荷保持特性を持つ電荷蓄積層を実現し、大容量・微細化を可能とする半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
（第１の実施の形態）
まず、本発明の第１の実施形態に係わる半導体装置の製造方法を説明する。  
図１は、本発明の第１の実施の形態に係る半導体装置の製造方法を示すフローチャート図である。
【０００９】
図１に表したように、まず、基板に対して、洗浄工程Ｓ１が実施され、その後、その基板上に非結晶質のＨｆＡｌＯを含む薄膜を形成する薄膜成膜工程Ｓ２が実施され、その後、薄膜を熱処理するアニール工程Ｓ４が実施される。
【００１０】
この薄膜成膜工程Ｓ２で成膜される膜は、半導体装置における所望の厚さより薄い膜厚で形成され、所定の厚さになるまで、上記の薄膜成膜工程Ｓ２とアニール工程Ｓ４が繰り返してｎ回行われる。そしてｎ回目の薄膜成膜とアニールにより、薄膜の合計の膜厚が、所望の膜厚になったところで、この繰り返し工程は終了される。
【００１１】
例えば、ＭＯＮＯＳ構造の半導体装置において、電荷蓄積層に用いられる絶縁膜の所望の膜厚は２ｎｍ〜１０ｎｍであるが、本発明の第１の実施形態における薄膜成膜工程Ｓ２で１回に成膜される膜厚が、例えば０．２ｎｍとすると、上記の繰り返しの回数ｎは、１０回〜５０回程度となる。
【００１２】
このようにして得られた非結晶質のＨｆＡｌＯ膜は、結晶化温度が高く、アモルファス状態を維持しており、これを電荷蓄積層として用いた半導体装置は、リーク電流を低く抑えられる。なお、本願明細書において、「非結晶質」とは、短範囲の周期性も有しない完全な非晶質状態のもののみならず、短範囲の周期性を有するが全体としては結晶としての周期性を有しない非晶質状態のものや、これら非晶質状態のマトリクス中に、いわゆる微結晶（マイクロクリスタル）を含むものも、包含する。
【００１３】
このように、電荷蓄積層となる金属酸化絶縁膜を形成する際に、第１の実施形態で説明したように、薄い薄膜の成膜を繰り返す方法で成膜された非結晶質の金属酸化薄膜は、所望の厚さを持つ非結晶質の金属酸化膜を一度に厚く成膜した膜に比べて、結晶化温度が高くなる。
【００１４】
本発明者は、金属酸化薄膜における膜厚と結晶化温度の関係を分子軌道法を用いたシミュレーションにより求めた。  
図９は、金属酸化薄膜における膜厚と結晶化温度の関係のシミュレーション結果を示すグラフ図であり、金属酸化膜がＡｌ２Ｏ３の場合を例示している。図９からわかるように、膜厚３ｎｍの場合は結晶化温度は１０００℃であるが、膜厚２ｎｍでは結晶化温度は１１００℃と、膜厚が薄い方が結晶化温度が上がることを、本発明者は見いだした。本実施形態は、この現象に基づきなされたものである。すなわち、非結晶質の金属酸化膜を成膜する際、所望の膜厚より薄い非結晶質の薄膜を複数回成膜することにより、薄い薄膜の持つ高い結晶化温度を可及的に維持したまま、所望の膜厚の非結晶質の金属酸化膜を得ることができる。
【００１５】
図１に表したように、薄膜成膜工程Ｓ２の後にそのまま連続して次の薄膜の成膜を行うのではなく、アニール工程Ｓ４を実施し、これを繰り返すことにより、薄膜中のダメージを除去するとともにＨｆとＡｌの偏在を解消できる。
【００１６】
本発明の第１の実施形態において、アニール工程Ｓ４におけるアニール温度は、非結晶質のＨｆＡｌＯ薄膜の結晶化を抑制するために、ＨｆＡｌＯ薄膜の結晶化温度より低くすることができる。一般に、非結晶質のＨｆＡｌＯの結晶化温度は６５０℃程度であるので、本実施形態におけるアニール温度は６５０℃より低い温度に設定することができる。
【００１７】
また、上に述べたように、膜厚が厚い方が結晶化温度が下がる傾向にあるので、繰り返し行われるアニール工程Ｓ４において、後に行われるアニール温度を前に行われるアニール温度より下げることで、より有効に性能の良い非結晶質のＨｆＡｌＯ膜を得ることができる。
【００１８】
一方、薄膜成膜工程Ｓ２の後、アニール工程Ｓ４を行うことなく、所望の膜厚になるまで薄膜成膜工程Ｓ２を連続して行い、所望の膜厚になった後、一度にアニール工程を行うと、結晶化してしまうことがある。
【００１９】
（第２の実施の形態）
次に、本発明の半導体装置の製造方法の第２の実施の形態について説明する。  
図２は、本発明の第２の実施の形態に係る半導体装置の製造方法を示すフローチャート図である。
【００２０】
図２に表したように、まず、基板に対して、洗浄工程Ｓ１が実施され、その後、その基板上に非結晶質のＨｆＡｌＯを含む薄膜を形成する薄膜成膜工程Ｓ２が実施され、その後、上記ＨｆＡｌＯ薄膜を窒素プラズマ処理する窒素プラズマ処理工程Ｓ３が実施され、その後、上記ＨｆＡｌＯ薄膜を熱処理するアニール工程Ｓ４が実施される。
【００２１】
第１の実施形態と同様に、薄膜成膜工程Ｓ２で成膜される非結晶質の膜は、半導体装置における所望の厚さより薄い膜厚で形成され、所望の厚さになるまで、薄膜成膜工程Ｓ２、窒素プラズマ処理工程Ｓ３、およびアニール工程Ｓ４を繰り返してｎ回行う。
【００２２】
このようにして得られた非結晶質のＨｆＡｌＯ膜は、さらに結晶化温度を上げることができる。それは、ＨｆＡｌＯ薄膜中に窒素原子が取り込まれることにより、アモルファス状態がより維持されやすくなるためである。
（第１の実施例）
次に、本発明の第１の実施形態に係る第１の実施例について説明する。  
まず、本発明の第１の実施形態に係る半導体装置の製造方法により製造される半導体装置の構造の一例について説明する。
【００２３】
図３は、本発明の第１の実施形態に係る半導体装置の製造方法により製造される半導体装置の断面模式図である。  
また、図４は、図３のＡ−Ａ線断面図である。  
また、図５は、本発明の第１の実施形態に係る半導体装置の製造方法により製造される半導体装置の要部構成の配置関係を例示する模式平面図である。
【００２４】
この半導体装置は、ＭＯＮＯＳ型（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のメモリセルを有するＮＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）である。この半導体装置の例においては、メモリセルが微細化されても隣接メモリセル間の干渉が大きくならないように、各メモリセルがシリコン酸化膜などの誘電率が低いほうが好ましい絶縁膜で分離された平面型セル構造が用いられる。
【００２５】
この半導体装置においては、図５に例示したように、ワード線１７とビット線１０２とがマトリクス状に配線され、これらの交差部にメモリセル１０３が設けられている。また、これらワード線１７とビット線１０２には、コンタクト１０４が適宜設けられ、上層または下層の要素と電気的に接続されている。
【００２６】
メモリセル１０３は、ＮＡＮＤ接続されている。図３に表すように、各メモリセル１０３は、半導体層２（またはウェル）の表面において互いに向かい合うように離間して形成されたソース領域４ａおよびドレイン領域４ｂと、これらソース領域４ａとドレイン領域４ｂとの間に設けられたチャネル５となる半導体領域と、この半導体領域上に形成されたスタック構造のゲート１０と、を備えている。
【００２７】
このゲート１０は、チャネル５の上に、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４、および制御ゲート電極膜１６が順次積層された構造を有している。トンネル絶縁膜１２は、例えば、厚さ４ｎｍのＳｉＯ２膜で構成されている。電荷蓄積層１３は、例えば厚さ５ｎｍのＨｆＡｌＯ膜で構成されている。ブロック絶縁膜１４は、例えば、厚さ１０ｎｍのＳｉＯ２膜で構成されている。制御ゲート電極膜１６は、例えば、膜厚１００ｎｍの高融点電極膜で構成されている。
【００２８】
また、制御ゲート電極膜１６に接続するようにワード線１７が設けられている。また、各メモリセル１０３において、ゲート１０の側面と、ワード線１７の上面および側面は、絶縁膜２２によって覆われている。また、ＮＡＮＤ接続されたメモリセル１０３のゲート１０は、図４に表すように、絶縁膜６によって分離されている。また、各メモリセル１０３は、保護膜２２及び層間絶縁膜２４によって覆われている。なお、図４は、ロウ方向（行方向）、すなわちワード線１７が延びる方向に沿った断面図であり、図３は、ロウ方向に直交するカラム方向（列方向）の断面図である
次に、本発明の第１の実施形態に係る第１の実施例の半導体装置の製造工程について図を用いて説明する。
【００２９】
図６〜図８は、第１の実施形態に係る半導体装置の製造方法の各工程各段階における断面図である。
【００３０】
図６に表したように、まず、シリコン基板２の表面を希フッ酸処理し、自然酸化膜を剥離し、続いて、シリコン基板２の上にトンネル絶縁膜１２として、例えばＳｉＯ２膜を熱酸化法などにより４ｎｍ成膜する。
【００３１】
その上に、電荷蓄積層１３を、以下のようにして成膜した。  
すなわち、図１に表したように、シリコン基板２上にトンネル絶縁膜１２を形成した後の基板に対し、洗浄工程Ｓ１を実施し、その後、非結晶質のＨｆＡｌＯを形成する薄膜成膜工程Ｓ２を実施し、その後、この薄膜をアニールするアニール工程Ｓ４を実施した。
【００３２】
この薄膜成膜工程Ｓ２においては、トリメチルアルミニウム（ＴＭＡ）及びＨＦ［Ｎ（ＣＨ３）］４を原料ガスとして、原子膜堆積法ＡＬＤ（Atomic Layer Deposition）によって非結晶質のＨｆＡｌＯ薄膜を形成することができる。また、本実施例では、Ｈｆと（Ｈｆ＋Ａｌ）の比率が０．８、すなわち、ＨｆＯ２とＡｌ２Ｏ３の比が８：１の濃度比で成膜した。
【００３３】
これに引き続いて、アニール工程Ｓ４を実施した。  
上記の１回の薄膜成膜工程Ｓ２と１回のアニール工程Ｓ４を経ることにより得られるＨｆＡｌＯ膜の厚さは、本実施例の場合、０．２ｎｍであり、本実施例ので半導体装置における電荷蓄積層１３の厚さは５ｎｍであるので、薄膜成膜工程Ｓ２とアニール工程は２５回繰り返し行われた。
【００３４】
この際、アニール工程Ｓ４において、１回目〜１０回目の繰り返しのアニール工程Ｓ４では、アニール温度５００℃で３０秒以上のアニールを実施し、１１回目から１８回目のアニール工程Ｓ４では、アニール温度４８０℃で３０秒以上のアニールを実施し、１９回目から２５回目のアニール工程Ｓ４では、アニール温度４００℃で３０秒以上のアニールを実施した。なお、アニール時間は上記で例示された時間でなくても良い。
【００３５】
このようして、非結晶質の電荷蓄積層１３が形成された。  
次に、電荷蓄積層１３の上に、ブロック絶縁膜１４としてＳｉＯ２膜を形成し、その上に制御ゲート電極膜１６として、膜厚が１００ｎｍの高融点電極膜を形成する。さらに、高融点電極膜１６の上に素子分離領域を加工するための、例えばＳｉＯ２からなるマスク材４０を形成する。この後、リソグラフィー技術および例えばＲＩＥ（Reactive Ion Etching）法により、マスク材４０をマスクにして、高融点電極膜１６、ブロック絶縁膜１４、電荷蓄積層１３、およびトンネル絶縁膜１２を順次エッチングし、ロウ方向に隣接するメモリセルを分離する溝１８を形成する。その後、ＲＩＥ法を用いて、シリコン基板２をエッチングし、シリコン基板２に深さ１００ｎｍの素子分離トレンチ３を形成する。これにより得られた半導体装置の断面構造は、図６で表された通りである。図６（ａ）は、カラム方向の断面図であり、図６（ｂ）は、図６（ａ）のＡ−Ａ線に沿って切断したロウ方向の断面図である。
【００３６】
次に、図７に表したように、溝１８および素子分離トレンチ３を完全に充填するシリコン酸化膜（埋め込み酸化膜）６を形成した後、マスク材４０を選択的に除去し、平滑化の後、高融点電極膜１６の上にワード線１７として例えばタングステンからなる厚さ１００ｎｍの導電膜を、ＣＶＤ法を用いて形成する。なお、図７（ａ）は、カラム方向の断面図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ線で切断したロウ方向の断面図である。
【００３７】
この後、この上にマスク材４２を形成した後、フォトリソグラフィ技術と例えばＲＩＥなどのエッチング技術により、導電膜１７、高融点電極膜１６、ブロック絶縁膜１４、電荷蓄積層１３、およびトンネル絶縁膜１２を順次エッチングし、図８に表したようなＭＯＮＯＳ型ゲート１０を形成する。なお、図８（ａ）は、カラム方向の断面図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ線で切断したロウ方向の断面図である。
【００３８】
続いて、マスク材４２を除去した後、ＣＶＤ法を用いて、ＭＯＮＯＳ型ゲート１０の側面にシリコン酸化膜２２を形成し、その後、イオン注入法によりシリコン基板２の表面領域にｎ＋型ソース・ドレイン拡散領域４ａ、４ｂをセルフアライン的に形成し、メモリセルを完成する。続いて、ＣＶＤ法を用いてメモリセルを覆う層間絶縁膜２４を形成する。
【００３９】
以上のようにして、図３及び図４に表されたＭＯＮＯＳ構造を有する半導体装置が形成された。  
このようにして得られた非結晶質のＨｆＡｌＯ膜は、結晶化温度が高く、アモルファス状態を維持しており、これを電荷蓄積層として用いることにより、半導体装置のリーク電流を低く抑えることができた。
【００４０】
このように、電荷蓄積層となる金属酸化絶縁膜を形成する際に、所望の厚さを持つ金属酸化膜を一度に成膜する方法に対して、本実施形態のように、薄い薄膜の成膜を繰り返す方法で成膜された金属薄膜の方が結晶化温度が高くでき、結晶化を抑制できる。
【００４１】
なお、上記のＨｆＡｌＯ膜は、トリメチルアルミニウム（ＴＭＡ）及びＨＦ［Ｎ（ＣＨ３）］４を原料ガスとして、例えば、原子膜堆積法ＡＬＤ（Atomic Layer Deposition）によって形成することができるが、この他ＣＶＤ（Chemical Vapor Deposition）法などによっても形成できる。また使用ガスとして、Ｈｆ［Ｎ（Ｃ２Ｈ５）２］４やＨｆＣｌ４なども用いることができる。
【００４２】
（第２の実施例）  
本発明の第２の実施形態に係わる第２の実施例について説明する。  
第２の実施例においては、第１の実施例に関して説明した半導体記憶装置の製造方法において、電荷蓄積層１３の成膜工程を、図２に表した、薄膜成膜工程Ｓ２とアニール工程Ｓ４の間に、窒素プラズマ処理工程を有する成膜工程に変えたものである。
【００４３】
すなわち、図２に表したように、シリコン基板２の上にトンネル絶縁膜１２を形成した後の基板に対し、洗浄工程Ｓ１を実施し、その後、非結晶質のＨｆＡｌＯを形成する薄膜成膜工程Ｓ２を実施し、その後、窒素プラズマ処理工程Ｓ３を実施し、その後、薄膜をアニールするアニール工程Ｓ４を実施した。
【００４４】
この薄膜成膜工程Ｓ２とアニール工程では、第１の実施例と同じ方法を用いた。  
窒素プラズマ処理工程Ｓ３では、薄膜を、低パワーで基板バイアスをかけない状態で、３００℃で例えば３分のプラズマ処理を行った。なお、プラズマ処理の温度や時間は、上記で例示された条件でなくても良い。例えば、３００℃で５分以内としても良い。
【００４５】
上記の１回の薄膜成膜工程Ｓ２、１回の窒素プラズマ処理工程Ｓ３、及び１回のアニール工程Ｓ４を経ることにより得られるＨｆＡｌＯ膜の厚さは、本実施例の場合、０．２ｎｍであり、本実施例ので半導体装置における非結晶質の電荷蓄積層１３の所望の厚さは５ｎｍであったので、薄膜成膜工程Ｓ２とアニール工程は２５回繰り返し行われた。  
このようして、電荷蓄積層１３が形成された。  
このようにして得られた非結晶質の電荷蓄積層１３は、結晶化温度を上げることができた。それは、ＨｆＡｌＯ薄膜中に窒素原子が取り込まれることにより、アモルファス状態がより維持されるためである。
【００４６】
そして、第２の実施例より得られたＨｆＡｌＯ膜は、結晶化温度が高く、アモルファス状態を維持しており、これを電荷蓄積層として用いることにより、半導体装置のリーク電流を低く抑えることができた。
【００４７】
なお、ＨｆＡｌＯ膜中に窒素原子を取り込むために、別の方法、例えばＮＨ３雰囲気中でアニールすることも考えられるが、この場合、すでに述べたように、下地となるトンネル絶縁膜中に水素原子を取り込む結果となり、使用できない。なお、窒素プラズマとしては、Ｎ２プラズマ以外に、Ｎ２Ｏプラズマを使用しても良い。
【００４８】
なお、第２の実施形態においては、薄膜成膜工程Ｓ２、窒素プラズマ処理工程Ｓ３、およびアニール工程Ｓ４を連続して行うため、成膜された薄膜ごとに窒素プラズマ処理が行われる。このことにより、成膜された薄膜ごとに窒素原子が取り込まれるため、より均一で再現性良くＨｆＡｌＯ膜の結晶化温度を高く維持できる。
【００４９】
なお、各繰り返し工程の中で窒素プラズマ処理を行わず、ＨｆＡｌＯ薄膜成膜工程Ｓ２とアニール工程Ｓ４のみを連続して繰り返し行い、最後に窒素プラズマ処理を行うこともできる。この場合、窒素プラズマ処理の後にアニール処理を行うこともできる。
【００５０】
なお、第１及び第２の実施例においては、ＨｆＡｌＯ膜として、Ｈｆと（Ｈｆ＋Ａｌ）の比率が０．８程度、すなわち、ＨｆＯ２とＡｌ２Ｏ３の比が８：１程度の濃度比とした場合を述べたが、他の比率でも良い。
【００５１】
以上、ＨｆＡｌＯ膜について述べたが、ＨｆＡｌＯを含む各種の金属酸化膜、例えば、ＨｆＡｌＯ／ＳｉＮ膜にも本実施形態は適用できる。この場合、薄膜成膜工程として、例えば、トリメチルアルミニウム（ＴＭＡ）及びＨＦ［Ｎ（ＣＨ３）］４を原料ガスとして、原子膜堆積法ＡＬＤ（Atomic Layer Deposition）によってＨｆＡｌＯ膜を形成した後、ＨｆＡｌＯ膜の構造に影響を与えない例えばＣＶＤ法によりＳｉＮ膜を形成する。この後、アニール工程Ｓ４を実施し、これらを繰り返し実施する。なお、この時、薄膜成膜工程Ｓ２とアニール工程Ｓ４の間に窒素プラズマ処理を実施しても良い。
【００５２】
また、トンネル絶縁膜１２やブロック絶縁膜１４に用いられる材料やその成膜方法は、第１及び第２の実施形態で説明された材料や成膜方法でも良い。成膜方法としては、スパッタの他、ＣＶＤ（Chemical Vapor Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法、ＰＬＤ（Pulsed Laser Deposition）など、各種のもの用いることが可能である。
【００５３】
以上、具体例を参照しつつ本発明の実施形態及び実施例について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。他の構造を持つ不揮発性半導体記憶装置あるいは半導体装置全般にも使うことができる。すなわち、非結晶質のＨｆＡｌＯを含む金属酸化膜の結晶化温度を上げ、これを絶縁膜として使用する際のリーク電流の低下のために、各種の構造を持つ不揮発性半導体記憶装置及び半導体装置全般に、本発明の半導体装置の製造方法を使用することができる。また、第１および第２の実施形態並びに第１および第２の実施例の説明で述べられた各種の材料や製造条件に関しては、当業者が公知の範囲から適宜選択することにより、本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に含まれる。
【００５４】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたのも、本発明の要旨を包含する限り本発明の範囲に包含される。  
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法を示すフローチャート図である。
【図２】本発明の第２の実施の形態に係る半導体装置の製造方法を示すフローチャート図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置の断面模式図である。
【図４】図３のＡ−Ａ線断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置の要部構成の配置関係を例示する模式平面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程段階における断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程段階における断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程段階における断面図である。
【図９】金属酸化膜における膜厚と結晶化温度の関係のシミュレーション結果を示すグラフ図である。
【符号の説明】
【００５６】
２ シリコン基板（半導体層）
３ 素子分離トレンチ
４ａ ソース領域
４ｂ ドレイン領域
５ チャネル
６ シリコン酸化膜
１０ ゲート
１２ トンネル絶縁膜
１３ 電荷蓄積層
１４ ブロック絶縁膜
１６ 制御ゲート電極膜（高融点電極膜）
１７ ワード線
１８ 溝
２２ シリコン酸化膜（保護膜、絶縁膜）
２４ 層間絶縁膜
【図１】
0005160175.tif 000002
【図２】
0005160175.tif 000003
【図３】
0005160175.tif 000004
【図４】
0005160175.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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