(57)【特許請求の範囲】
【請求項１】
高レベル正電源電圧ＨＶまたは通常正電源電圧Ｖｃｃのいずれか切り替えて出力するスイッチと、
このスイッチから出力を一端に受ける第１および第２ｐ型トランジスタと、
一端が第１および第２ｐ型トランジスタの他端にそれぞれ接続され、他端に可変負電源電圧ＺＶｓｓが供給される第１および第２ｎ型トランジスタと、
を含み、
第１ｐ型トランジスタの他端は第２ｐ型トランジスタの制御端に接続され、第２ｐ型トランジスタの他端は第１ｐ型トランジスタの制御端に接続されており、
前記可変負電源電圧ＺＶｓｓは、通常負電源電圧Ｖｓｓと、前記第１ｎ型トランジスタの十分なオン状態が維持できる範囲内で通常負電源電圧Ｖｓｓより高い緩和負電源電圧αとに変更する可能であり、
前記スイッチによって、第１および第２ｐ型トランジスタの一端に通常正電源電圧Ｖｃｃを供給している状態で、第１ｎ型トランジスタの制御端に通常正電源電圧Ｖｃｃを供給し第２ｎ型トランジスタの制御端に通常負電源電圧Ｖｓｓを供給することで、第２ｐ型トランジスタと第２ｎ型トランジスタの接続部から通常電源電圧Ｖｃｃを出力し、
その後前記スイッチによって、第１および第２ｐ型トランジスタの一端に高レベル正電源電圧ＨＶを供給することで、第２ｐ型トランジスタと第２ｎ型トランジスタの接続部から高レベル正電源電圧ＨＶを出力し、
この高レベル正電源電圧ＨＶを出力している時に、前記負電源電圧変更手段により前記可変負電源電圧ＺＶｓｓを緩和負電源電圧αにすることを特徴とするレベルシフト回路。
【請求項２】
請求項１に記載のレベルシフト回路であって、
前記第１ｎ型トランジスタと第１ｐ型トランジスタの間に第３ｎ型トランジスタを設け、前記第２ｎ型トランジスタと第２ｐ型トランジスタの間に第４ｎ型トランジスタ設けることを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を高電圧に切り換えて出力するレベルシフト回路に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリが広く普及している。このフラッシュメモリにおけるデータ消去（イレーズ）は、ワード線（ＷＬ）に高電圧ＨＶを印加し、メモリのフローティングゲート（ＦＧ）に保持されていた電子を引き抜くことで実現されている。
【０００３】
このため、データ消去の際には、ワード線に高電圧ＨＶを印加する必要があり、このためにレベルシフト回路が必要となる。
【０００４】
ここで、ワード線は、アドレスに応じて選択されたときに該当する電圧が設定され、選択されていないときには、負電源電圧Ｖｓｓに設定されている。このため、データ消去の際には、選択されたワード線を高電圧ＨＶ、選択されていないワード線をＶｓｓに設定する。従って、レベルシフト回路は、その出力をＨＶまたはＶｓｓに切り換える必要がある。このために、レベルシフト回路は、通常ｐ型トランジスタとｎ型トランジスタをＨＶとＶｓｓ間に直列配置してその中間点を出力端とし、ｐ型トランジスタをオンして出力端からＨＶを出力し、ｎ型トランジスタオンして出力端からＶｓｓを出力する。
【０００５】
従って、レベルシフト回路では、ｐ型トランジスタをオフしているときには、ｐ型トランジスタのソース・ドレイン間にＨＶ−Ｖｓｓの電圧が印加される。
【０００６】
【特許文献１】特開平１１−３２８９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、ＬＳＩなどの半導体デバイスにおいては、その微細化が進んでおり、ｐ型トランジスタのオフ時のカット電流を小さくすることが難しくなってきている。一方、ＨＶは、ＬＳＩ内のチャージポンプ回路などで生成されるが、このチャージポンプ回路の電流能力を大きくするためには、その面積が大きくなってしまうという問題がある。
【０００８】
一方、ＨＶを小さくすれば、それだけカット電流を小さくできるが、フラッシュメモリのデータ消去が効率的でなくなるため、ＨＶはなるべく高くしたいという要求がある。
【課題を解決するための手段】
【０００９】
本発明は、高レベル正電源電圧ＨＶまたは通常正電源電圧Ｖｃｃのいずれか切り替えて出力するスイッチと、このスイッチから出力を一端に受ける第１および第２ｐ型トランジスタと、一端が第１および第２ｐ型トランジスタの他端にそれぞれ接続され、他端に可変負電源電圧ＺＶｓｓが供給される第１および第２ｎ型トランジスタと、を含み、第１ｐ型トランジスタの他端は第２ｐ型トランジスタの制御端に接続され、第２ｐ型トランジスタの他端は第１ｐ型トランジスタの制御端に接続されており、前記可変負電源電圧ＺＶｓｓは、通常負電源電圧Ｖｓｓと、前記第１ｎ型トランジスタの十分なオン状態が維持できる範囲内で通常負電源電圧Ｖｓｓより高い緩和負電源電圧αとに変更する可能であり、前記スイッチによって、第１および第２ｐ型トランジスタの一端に通常正電源電圧Ｖｃｃを供給している状態で、第１ｎ型トランジスタの制御端に通常正電源電圧Ｖｃｃを供給し第２ｎ型トランジスタの制御端に通常負電源電圧Ｖｓｓを供給することで、第２ｐ型トランジスタと第２ｎ型トランジスタの接続部から通常電源電圧Ｖｃｃを出力し、その後前記スイッチによって、第１および第２ｐ型トランジスタの一端に高レベル正電源電圧ＨＶを供給することで、第２ｐ型トランジスタと第２ｎ型トランジスタの接続部から高レベル正電源電圧ＨＶを出力し、この高レベル正電源電圧ＨＶを出力している時に、前記負電源電圧変更手段により前記可変負電源電圧ＺＶｓｓを緩和負電源電圧αにすることを特徴とする。
【００１０】
また、前記第１ｎ型トランジスタと第１ｐ型トランジスタの間に第３ｎ型トランジスタを設け、前記第２ｎ型トランジスタと第２ｐ型トランジスタの間に第４ｎ型トランジスタ設けることが好適である。
【発明の効果】
【００１１】
本発明によれば、高レベル正電源電圧ＨＶを出力する時に、可変負電源電圧ＺＶｓｓを第１ｎ型トランジスタの十分なオン状態が維持できる範囲内で負電源電圧Ｖｓｓより高い電圧にする。従って、第１ｐ型トランジスタの下側の電圧が高くなり、オフしている第１ｐ型トランジスタにかかる電圧を低下することができ、ここに流れるカット電流を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１３】
図1には、実施形態に係るレベルシフト回路の構成が示されている。上側電源ライン１０は、スイッチ１２を介し高電圧ＨＶ、または電源電圧Ｖｃｃのいずれかに接続される。すなわち、上側電源ライン１０は、データ消去（イレーズ）時にＨＶ、読み取り時などの通常時にＶｃｃに接続される。なお、ＨＶは、同一のＬＳＩ内に設けられたチャージポンプ回路の出力である。
【００１４】
ｐ型トランジスタ１４は、ソースが上側電源ライン１０に接続され、ドレインがｎ型トランジスタ１６のドレインに接続されている。ｎ型トランジスタ１６のソースはｎ型トランジスタ１８のドレインに接続され、このｎ型トランジスタ１８のソースは下側電源ラインＺＶｓｓに接続されている。
【００１５】
また、同様に、ｐ型トランジスタ２０は、ソースが上側電源ライン１０に接続され、ドレインがｎ型トランジスタ２２のドレインに接続されている。ｎ型トランジスタ２２のソースはｎ型トランジスタ２４のドレインに接続され、このｎ型トランジスタ２４のソースは下側電源ラインＺＶｓｓに接続されている。
【００１６】
ｐ型トランジスタ１４のゲートは、ｐ型トランジスタ２０のドレインに接続され、ｐ型トランジスタ２０のゲートは、ｐ型トランジスタ１４のドレインに接続されている。ｎ型トランジスタ１６，２２のゲートは電源Ｖｃｃに接続されているため、両トランジスタ１６，２２は常時オンである。そして、入力ＩＮがｎ型トランジスタ１８のゲートに入力され、ｎ型トランジスタ２４のゲートには、入力ＩＮがインバータ２６で反転されて入力されている。そして、ｐ型トランジスタ２０とｎ型トランジスタ２２の接続点が出力端となり、ここから出力ＯＵＴが出力される。
【００１７】
入力ＩＮには、アドレスデコーダの出力が供給されており、ワードラインが選択された場合にはＨレベル（Ｖｃｃ）、非選択の場合にはＬレベル（Ｖｓｓ＝０Ｖ）が供給される。そして、本実施形態において、下側電源ラインＺＶｓｓの電圧が可変になっている。すなわち、ＺＶｓｓは、Ｖｓｓ＝０Ｖ→αＶに変更可能となっている。なお、Ｖｓｓ＝０Ｖを通常負電源電圧、Ｖｓｓ＝αＶを緩和負電源電圧と呼ぶ。
【００１８】
なお、図示したように、ｐ型トランジスタの基板電位はＶｃｃ、ｎ型トランジスタの基板電位はＶｓｓとなっている。
【００１９】
このような実施形態のイレーズ動作について図２に基づいて説明する。まず、イレーズを行わない状態では、信号ＥＲＡＳＥはＬレベルであり、上側電源ライン１０はＶｃｃとなっている。また、ＩＮはＬレベルであり、ＺＶｓｓ＝Ｖｓｓとなっている。この状態において、ｎ型トランジスタ１８はオフ、ｎ型トランジスタ２４はオン、ｐ型トランジスタ１４はオン、ｐ型トランジスタ２０がオフとなる。従って、出力ＯＵＴはＶｓｓとなっている。
【００２０】
入力ＩＮが、アドレスデコーダの出力によってＶｓｓ→Ｖｃｃに変化する。これによって、ｎ型トランジスタ１８がオンし、ｐ型トランジスタ２０のゲートがＶｓｓとなりｐ型トランジスタ２０がオンする。一方、ｎ型トランジスタ２４はそのゲートにインバータ２６を介し入力ＩＮが供給されるため、オフする。この段階では、上側電源ライン１０には、Ｖｃｃが供給されており、従って出力ＯＵＴはＶｃｃとなる。なお、ｐ型トランジスタ１４は、ゲートにＶｃｃが供給されるため、オフとなっている。
【００２１】
次に、信号ＥＲＡＳＥがＨレベル（例えば、Ｖｃｃ）になると、スイッチ１２がＨＶを選択する。これによって、上側電源ライン１０の電圧が、ＨＶ（１２Ｖ）に上昇し、これに応じて出力ＯＵＴがＨＶにまで上昇する。
【００２２】
そして、このような電圧変化の後、本実施形態においては、ＺＶｓｓがＶｓｓからαＶに上昇する。これによって、ｎ型トランジスタ１８のソース電位がＶｓｓ→αＶに変化する。しかし、このαＶはｎ型トランジスタ１８が実質的にフルオンを維持する電圧に設定されている。そこで、ｎ型トランジスタ１８はフルオンを維持し、ｐ型トランジスタ１４のドレイン電圧はαＶになる。従って、ｐ型トランジスタ１４のソース・ドレイン間電圧はＨＶ−αＶになり、αＶだけ小さくなる。例えば、Ｖｃｃ＝３Ｖ、α＝１Ｖ、ＨＶ＝１２Ｖ、Ｖｓｓ＝０Ｖであった場合には、ｐ型トランジスタ１４のソース・ドレイン間電圧は、１２Ｖが１１Ｖになるだけであるが、カット電流は所定の電圧を超えることによって急激に増加するのであり、所定の電圧が１１Ｖであれば、これによって大幅に低減できる。また、所定の電圧が１２Ｖであれば、ＨＶを１３Ｖに設定することが可能となり、これによってイレーズの効率をアップすることができる。
【００２３】
所定のイレーズ時間が経過した場合には、タイマーによって、信号ＥＲＡＳＥがＬレベル（Ｖｓｓ）に戻り、これによってＨＶ＝Ｖｃｃ、ＯＵＴ＝Ｖｃｃになる。また、このＥＲＡＳＥにＬレベルを受けて、入力ＩＮ＝Ｖｓｓ、ＺＶｓｓ＝Ｖｓｓになる。従って、ｎ型トランジスタ１８がオフ、ｎ型トランジスタ２４がオン、ｐ型トランジスタ１４がオン、ｐ型トランジスタ２０がオフし、出力ＯＵＴ＝Ｖｓｓとなる。
【００２４】
このように、本実施形態によれば、ＨＶを出力している期間において、ＺＶｓｓがαＶとなり、ｐ型トランジスタ１４のソース・ドレイン間電圧αＶだけ小さくなり、カット電流を減少することができる。なお、図２に示すように、ＺＶｓｓがαとなるのは、出力がＨＶになった後であるが、ｐ型トランジスタ１４にＨＶが印加される期間は短いのでその期間のカット電流の増加はイレーズ期間全体のカット電流に比べほとんど無視できる量である。
【００２５】
なお、ｎ型トランジスタ１８をオンするためには、そのゲート・ソース間電圧がそのしきい値電圧以上あることが必要である。従って、ゲート電圧がＶｃｃ＝３Ｖ、しきい値電圧が０．７Ｖとした場合、ソース電圧であるＺＶｓｓは２．３Ｖ以下であることが必要である。ここで、このｎ型トランジスタ１８は、実質的にフルオンすることが必要であり、現実的には、α＝１Ｖ程度とすることが好ましい。
【００２６】
また、本実施形態では、ｎ型トランジスタ１６、２２を有している。これらｎ型トランジスタ１６，１８は、常時オンであるがこれらの電圧降下によってｎ型トランジスタ１６，２２がオフの際のソース・ドレイン間電圧を緩和している。本実施形態においては、ＺＶｓｓをαＶとすることによって、ｎ型トランジスタ１６，２２のソース・ドレイン間電圧をさらに緩和することができる。さらに、ＺＶｓｓを利用することで、ゲート・基板間の電圧緩和の効果も得られる。トランジスタの寿命は、ゲート酸化膜の寿命により制約されている。このゲート酸化膜の寿命は、絶縁膜の経時破壊（ＴＤＤＢ）としてゲート電圧と基板間との電位差に起因することが知られている。この電位差を緩和することで、トランジスタの寿命を延ばすことが可能である。本実施形態では、ＺＶｓｓの電位により、ｐ型（ｐチャネル）トランジスタのゲート電位をＶｓｓからαまで上昇させることでα分のゲートと基板間の電位差を緩和でき、トランジスタの寿命に長くできるという効果がある。
【００２７】
なお、ｎ型トランジスタ１６、２２を省略することも可能であり、また２以上にすることもできる。
【００２８】
図３には、他の実施形態が示されている。この例では、ｐ型トランジスタ３０を設けてある。
【００２９】
すなわち、入力ＩＮがゲートに入力されるｎ型トランジスタ１８のドレインには、ソースがＶｃｃに接続されたｐ型トランジスタ３０のドレインが接続されている。そして、このｐ型トランジスタ３０のゲートにも入力ＩＮが入力されて、ｐ型トランジスタ３０とｎ型トランジスタ１８の接続点がｎ型トランジスタ１６のソースに接続されている。また、ｎ型トランジスタ１８のソース、ｎ型トランジスタ２４のソースは、ＺＶｓｓに接続されている。
【００３０】
また、入力ＩＮは、インバータ２６で反転されてｎ型トランジスタ２４のゲートに供給されている。従って、論理自体は基本的に上述の図１と同様になる。
【００３１】
すなわち、イレーズを行う場合には、入力ＩＮがＨレベルとなり、ｎ型トランジスタ１８がオン、ｐ型トランジスタ３０がオフとなる。ｎ型トランジスタ１８がオンとなるため、ｐ型トランジスタ２０がオン、ｐ型トランジスタ１４がオフとなり、出力はＨＶとなる。また、ｎ型トランジスタ１８がオンであり、ｎ型トランジスタ２４がオフとなっている。
【００３２】
そして、ＺＶｓｓがαＶに上昇することで、ｎ型トランジスタ１８、ｎ型トランジスタ１６を介し、ｐ型トランジスタ１４のドレインの電圧がαＶだけ上昇して、ｐ型トランジスタ１４のソース・ドレイン間電圧が減少される。
【００３３】
ここで、ＺＶｓｓの電位制御のための構成を図４に示す。Ｖｃｃに一端が接続された抵抗Ｒの他端は、ツェナーダイオードＤのカソードに接続され、ツェナーダイオードＤのアノードはＶｓｓに接続される。これによって、ツェナーダイオードＤの降伏電圧で定まる電圧αがツェナーダイオードＤのカソードと抵抗Ｒの接続部に得られる。
【００３４】
このツェナーダイオードＤのカソードと抵抗Ｒの接続部は、ｎ型トランジスタ４０を介し、ＺＶｓｓに接続され、また、ＺＶｓｓは、ｎ型トランジスタ４２によって、Ｖｓｓにも接続されている。そして、ｎ型トランジスタ４０，４２のゲートには、ＺＶｓｓ＿ＯＮ信号が供給され，ｎ型トランジスタ４２のゲートには、ＺＶｓｓ＿ＯＮがインバータ４４で反転されて供給されている。
【００３５】
従って、信号ＺＶｓｓがＬレベルのときには、ＺＶｓｓ＝Ｖｓｓであり、ＺＶｓｓがＨレベルになると、ＺＶｓｓ＝αとなる。このようにして、適切なタイミングで、ＺＶｓｓ＿ＯＮをＨレベルにすることによって、ＺＶｓｓをＶｓｓからαにすることができる。
【図面の簡単な説明】
【００３６】
【図１】実施形態の構成を示す図である。
【図２】動作を説明するタイミングチャートである。
【図３】他の実施形態の構成を示す図である。
【図４】ＺＶｓｓの制御のための構成を示す図である。
【符号の説明】
【００３７】
１０  上側電源ライン、１２  スイッチ、１４，２０，３０  ｐ型トランジスタ、１６，１８，２２，２４，４０，４２  ｎ型トランジスタ、２６，４４  インバータ。
【図１】
0005308721.tif 000002
【図２】
0005308721.tif 000003
【図３】
0005308721.tif 000004
【図４】
0005308721.tif 000005