(57)【特許請求の範囲】
【請求項１】
シリコンからなる半導体基板の表面から一定の深さに高抵抗第一導電型半導体のウェル領域を形成する工程と、
前記ウェル領域の表面から途中の深さまで達する複数本のトレンチを形成する工程と、
前記トレンチが形成する凹部および凸部の表面にゲート絶縁膜を設ける工程と、
前記トレンチ内部および前記半導体基板表面にゲート電極材料を堆積する工程と、
前記ゲート電極材料からエッチングにより前記トレンチの両端付近を除く前記トレンチ内部に埋め込まれた第１のゲート電極と、前記トレンチの両端付近を除く前記凹部および凸部の領域において前記第１のゲート電極と接触して前記半導体基板表面に設けられた第２のゲート電極と、前記第１のゲート電極と接触して前記トレンチの両端付近のトレンチ内部に前記半導体基板表面より深い位置にその表面が位置するように埋め込まれた第３のゲート電極とを形成する工程と、
前記第３のゲート電極をエッチングし、全て除去すると同時に、ソース領域およびドレイン領域となる前記半導体基板の一部をエッチングして、前記ソース領域およびドレイン領域の上面を前記凸部の前記ゲート絶縁膜下面より低くする工程と、
前記第３のゲート電極が除去された領域において、前記凸部の表面から前記凹部の側面および底部にわたり連続して配置され、しかも前記ウェル領域の深さよりは浅く設けられた低抵抗第二導電型半導体層である前記ソース領域およびドレイン領域を多方向からの斜めイオン注入法により形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を有する半導体装置に関する。
【背景技術】
【０００２】
時代とともに半導体装置は微細加工技術を駆使することにより、能力を下げずにより小さく作成できるようになった。高駆動能力を有する半導体素子においてもその流れは例外ではなく、微細加工技術を駆使することにより単位面積当たりのオン抵抗の低減が図られてきた。しかしながら、素子を微細化することによって生じる耐圧の低下は、微細加工による更なる駆動能力の向上に歯止めをかけていることも事実である。この微細化と耐圧のトレードオフを打破するために、これまでさまざまな構造の素子が提案されており、現在主流な構造としては、高耐圧かつ高駆動能力を有するPower MOS FETを例にとると、トレンチゲートMOSがあげられる。トレンチゲートMOSは高耐圧かつ高駆動能力を有するDMOSの中でも最も集積度の高いものでる。しかしながら、トレンチゲートMOSは基板の深さ方向に電流を流す縦型MOS構造であり、素子単体としては非常に優れた性能を有しているが、ICとのオンチップ化には不利である。ICとのオンチップ化を考慮すると、やはり従来の横型MOS構造を選ばざるを得ない。耐圧を低下させずに更に単位面積当たりのオン抵抗を低減する方法として、ゲート部を凸部と凹部を有するトレンチ構造にすることによってゲート幅を稼ぐ横型トレンチゲート型トランジスタが考案されている（例えば、特許文献１参照）。
【０００３】
図３および４に従来の横型トレンチゲート型トランジスタの概念図を示す。ここで、図３(a)は鳥瞰図、図３(b)は平面図、図４(a)、(b)、(c)はそれぞれ図３(b)の線分4A-4A'、4B-4B'、4C-4C'に沿った断面図である。ここで図３(b)において図を見易くするためトレンチ外部のゲート電極003とゲート絶縁膜004は透明にしてありゲート電極003のエッジを太線で示している。この発明はゲート部をトレンチ構造にすることにより横型MOSの単位平面積当たりのゲート幅を拡げオン抵抗を低減する発明である。
【特許文献１】特開２００６−２９４６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記の発明には１つの問題点がある。上記の発明において、トレンチが深くなればなるほど、また図３および図４に示すゲート電極の上部の長さLPが短くなるほど、全体のトレンチ上部付近に比べトレンチ底部付近のチャネル長が長くなり、図３および図４に示すようにトレンチ底部付近の電流経路019に沿った電流が十分に流れず、駆動能力が十分に得られないという問題が生じる。
【課題を解決するための手段】
【０００５】
（１）半導体基板表面から一定の深さに設けられた高抵抗第一導電型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜と接触して前記トレンチ両端付近のトレンチ内部に半導体基板表面より深い位置に表面が位置するように埋め込まれたゲート電極膜と、前記ゲート電極膜と接触していない半導体面から前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置とした。
（２）１に記載の半導体装置において、前記ソース領域とドレイン領域の半導体表面が前記トレンチ両端付近を除くトレンチ領域の凸部の高さより深い構造において、前記ゲート電極膜と接触していない半導体面から前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置とした。
（３）１〜２に記載のいずれかの半導体装置において、前記トレンチ両端付近のトレンチ内部にゲート電極膜が存在しない構造において、前記ゲート電極膜と接触していない半導体面から前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置とした。
（４）１〜３に記載のいずれかの半導体装置において、LDD構造を有する半導体装置とした。
（５）１〜３に記載のいずれかの半導体装置において、DDD構造を有する半導体装置とした。
（６）１〜３に記載のいずれかの半導体装置において、LDMOS構造を有する半導体装置とした。
（７）１〜６に記載のいずれかの半導体装置において、前記トレンチ部の凸部幅が1000Å程度の半導体装置とした。
（８）１〜７に記載のいずれかの半導体装置において、ツインウェル技術を併合した半導体装置とした。
（９）１〜８に記載のいずれかの半導体装置において、導電型を反転した半導体装置。
（１０）１〜９に記載のいずれかの半導体装置の製造法において、ソース・ドレイン領域を多方向からの斜めイオン注入法により形成する半導体装置の製造法。
（１１）２に記載の半導体装置の製造法において、前記ゲート電極膜をエッチングする際にソース・ドレイン領域の半導体表面を同時にエッチングする工程を有する半導体装置の製造法。
【発明の効果】
【０００６】
ソース及びドレイン領域の深さを深くすることにより、底部付近のチャネルにも十分電流が流れるようにすることで駆動能力が向上する。
【発明を実施するための最良の形態】
【０００７】
本発明の第１の実施例を図１および図２を用いて説明する。
【０００８】
ここで、図１(a)は鳥瞰図、図１(b)は平面図、図２(a)、(b)、(c)はそれぞれ図１(b)の線分2A-2A'、2B-2B'、2C-2C'に沿った断面図である。ここで図１(b)において図を見易くするためトレンチ外部のゲート電極003とゲート絶縁膜004は透明にしてありゲート電極003のエッジを太線で示している。従来技術との違いは、ソース領域001およびドレイン領域002をトレンチ凹部のできるだけ下方まで形成できるように、半導体基板の表面からトレンチ内部に埋め込まれたゲート電極の表面までの距離dPを大きくしたことである。図２(b)、(c)に示すように、dPが大きい構造においてソース・ドレイン領域を多方向斜めイオン注入法により作成すれば、dPのトレンチ側壁部にイオンが入り込み従来技術よりも深い箇所までソース・ドレイン領域を作成することが可能となり、ソース・ドレイン深さはdPとほぼ同じ深さのdSDまで深くすることが可能となる。これにより、図１(a)に示すように従来技術よりもトレンチ底部領域の電流経路019に沿って電流を流すことが可能となり駆動能力が向上する。
【０００９】
このような構造を有する横型トレンチゲート型トランジスタの製造方法を図５に示す。まず(a)に示すようにn型もしくはp型半導体基板006にp型ウェル005を作成し、その後凸部007と凹部008を有するトレンチを通常は複数作成する。(b)に示すように次に熱酸化によって任意の膜厚の酸化膜を成長させゲート絶縁膜004とする。次いで例えばPoly-Siなどをゲート電極003の形成のために堆積させた後、レジストによって任意の箇所のPoly-Siをマスクし、その他のPoly-Siをエッチングする。このエッチングの際、ソース・ドレイン領域上の酸化膜がエッチング目減りによって無くならない程度までPoly-Siをエッチングし、可能な限りトレンチ内部に埋め込まれたPoly-Siを取り除き、dPを大きくする。より具体的には、ゲート電極は半導体基板表面上に配置された第２のゲート電極とこの第２のゲート電極の下でトレンチ内部に埋め込まれた第１のゲート電極とトレンチ内部で第１のゲート電極の両側に配置され、表面はエッチングされる第３のゲート電極から成っている。その後、(c)に示すように、n型イオン種をイオン注入しセルフアラインによってソース・ドレイン領域（001および002）を作成する。このとき多方向斜めイオン注入法を用いてイオン注入することによって、ゲート電極が無いトレンチ側壁にイオンが注入されることにより、従来技術よりも深くソース・ドレイン領域を作成することが可能となる。
【００１０】
ここでソース・ドレイン領域の深さをトレンチ底部の高さと同等にすることで駆動能力が最も向上するが、これは図６に示すように上記のゲート電極エッチングにおいてマスクされていない箇所のトレンチ内部のゲート電極を全て取り除くことで実現できる。しかしながら、トレンチ深さ、ゲート酸化膜の厚さ、そしてエッチングのゲート電極／酸化膜の選択比によっては、トレンチ内部のゲート電極を全て取り除くまでにソース・ドレイン領域上の酸化膜がエッチング目減りによって無くなりソース・ドレイン領域のシリコンまでエッチングが進み図７に示すような形状になる場合も考えられる。しかし、この形状においても上記と同様にn型イオン種を多方向斜めイオン注入法により注入することによって更に深いソース・ドレイン領域を作成することが可能となり、高駆動能力MOSとして機能する。
【００１１】
上記例において、導電型を反転することによってp-ch型MOS構造も同様に作成することができることは言うまでも無く、ツインウェル手法を用いれば、１チップで高駆動能力を有するCMOS構造を作成することも、IC混載も容易に可能となる。以上が、本発明の基本構造及び基本製造法である。
【００１２】
ここからは、上記の基本構造の応用について述べる。
【００１３】
通常のプレーナ型MOSにおいて、耐圧向上のため、基本構造をベースとし、さまざまな構造が存在する。本発明に関しても同様に、基本構造（図５〜７）をベースとしLDD（Light Doped Drain）構造、DDD（Double Diffused Drain）構造、LDMOS (Lateral Double diffused MOS) 構造などの従来技術との併合が可能であるため、容易に耐圧向上が図れる。
【００１４】
また、図１に示す凸部007の幅を1000Å程度にすることによって、MOSがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。
【００１５】
また、本発明と従来のツインウェル技術を併合することにより、両極性チャネルの本発明の半導体装置と通常のICを同一チップ上に混載することが可能となり、簡単にCMOSドライバ混載のICを作成することが可能となる。
【００１６】
以上、本発明の実施形態を説明したが、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の基本構造を示す図。(a)鳥瞰図。(b)平面図。
【図２】図１(b)の断面図(a)線分2A-2A'の断面図。(b)線分2B-2B'の断面図。(c)線分2C-2C'の断面図。
【図３】従来技術の実施例を示す図。(a)鳥瞰図。(b)平面図。
【図４】図３(b)の断面図(a)線分4A-4A'の断面図。(b)線分4B-4B'の断面図。(c)線分4C-4C'の断面図。
【図５】本発明の製造工程を示した鳥瞰図。
【図６】本発明の基本構造とその製造工程を示した図。(a)鳥瞰図。(b)線分6A-6B'の断面図。
【図７】本発明の基本構造とその製造工程を示した図。(a)鳥瞰図。(b)線分7A-7A'の断面図。
【符号の説明】
【００１８】
001 ソース領域
002 ドレイン領域
003 ゲート電極
004 ゲート絶縁膜
005 ウェル領域
006 高抵抗半導体基板
007 凸部
008 凹部
019 電流経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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