(57)【特許請求の範囲】
【請求項１】
データ信号の入力を受けて前記データ信号を出力する複数の第１ステージを含むシフトレジスタ部と、
前記複数の第１ステージの中で所定の第１ステージに連結されて前記所定の第１ステージから出力された前記データ信号の伝達を受ける複数のラッチを含むラッチ部と、を含み、
前記複数の第１ステージは、それぞれ直列に連結され、隣接した第１ステージから出力された前記データ信号を受け、
前記ラッチは、前記複数の第１ステージの中で奇数番目または偶数番目の第１ステージの出力線に連結され、
前記第１ステージは、第１クロックと第２クロックとによって動作して前記第１クロックと前記第２クロックとが同一の電圧レベル状態であるときにデータ信号を格納し、相異なる電圧レベル状態であるときに格納した前記データ信号を出力し、
前記第１ステージは、
前記第１クロックに対応して前記データ信号を第１ノードに伝達する第１トランジスタと、
前記第１ノードの電圧に対応して前記第２クロックを出力端に伝達する第２トランジスタと、
前記第２クロックに対応して第１電源を第３ノードに伝達する第３トランジスタと、
前記第１ノードの電圧に対応して前記第２クロックを前記第３ノードに伝達する第４トランジスタと、
前記第３ノードの電圧に対応して第２電源を出力端に伝達する第５トランジスタと、
前記出力端と前記第１ノードとの電圧を維持する第１キャパシタと、
を含むことを特徴とするデータ駆動回路。
【請求項２】
前記ラッチは、同一の周期で入力される第１イネーブル信号と第２イネーブル信号とによって動作して前記第１イネーブル信号と前記第２イネーブル信号とが同一の電圧レベル状態であるときに前記データ信号を格納し、相異なる電圧レベル状態であるときに格納した前記データ信号を出力することを特徴とする請求項１に記載のデータ駆動回路。
【請求項３】
前記ラッチは、
前記第１イネーブル信号に対応して前記データ信号を第４ノードに伝達する第６トランジスタと、
前記第４ノードの電圧に対応して前記第２イネーブル信号を出力端に伝達する第７トランジスタと、
前記第２イネーブル信号に対応して第１電源を第６ノードに伝達する第８トランジスタと、
前記第４ノードの電圧に対応して前記第２イネーブル信号を前記第６ノードに伝達する第９トランジスタと、
前記第６ノードの電圧に対応して第２電源を出力端に伝達する第１０トランジスタと、
前記出力端と前記第４ノードの電圧を維持する第２キャパシタと、
を含むことを特徴とする請求項２に記載のデータ駆動回路。
【請求項４】
前記第２クロックは、前記第１クロックより一定時間遅延するパルスであることを特徴とする請求項１〜３のいずれか１項に記載のデータ駆動回路。
【請求項５】
前記第１イネーブル信号と前記第２イネーブル信号とによって前記ラッチは、前記データ信号を並列に出力することを特徴とする請求項２に記載のデータ駆動回路。
【請求項６】
前記第１イネーブル信号と前記第２イネーブル信号とは、印加される時点で第１クロックと第２クロックとの波形を有することを特徴とする請求項５に記載のデータ駆動回路。
【請求項７】
前記第１ステージのトランジスタは、すべてＰ形ＭＯＳ電界効果トランジスタであるか、またはすべてＮ形ＭＯＳ電界効果トランジスタであることを特徴とする請求項３に記載のデータ駆動回路。
【請求項８】
前記ラッチのトランジスタは、すべてＰ形ＭＯＳ電界効果トランジスタであるか、またはすべてＮ形ＭＯＳ電界効果トランジスタであることを特徴とする請求項３に記載のデータ駆動回路。
【請求項９】
前記ラッチ部と連結されて前記ラッチ部から出力される前記データ信号をアナログ信号に転換して出力するＤ／Ａコンバータを含むことを特徴とする請求項１〜８のいずれか１項に記載のデータ駆動回路。
【請求項１０】
データ信号と走査信号との伝達を受けて発光する画素を含む画素部と、
前記画素に走査信号を伝達する走査駆動回路と、
前記画素にデータ信号を伝達するデータ駆動回路と、を含み、
前記データ駆動回路は、
前記データ信号の入力を受けて前記データ信号を出力する複数の第１ステージを含むシフトレジスタ部と、前記複数の第１ステージの中で所定の第１ステージに連結されて前記所定の第１ステージから出力された前記データ信号の伝達を受けて複数のラッチを含むラッチ部と、を含み、前記複数の第１ステージは、それぞれ直列に連結され、隣接した第１ステージから出力された前記データ信号を請け、
前記ラッチは、前記複数の第１ステージの中で奇数番目または偶数番目の第１ステージの出力線に連結され、
前記第１ステージは、第１クロックと第２クロックとによって動作して前記第１クロックと前記第２クロックとが同一の電圧レベル状態であるときにデータ信号を格納し、相異なる電圧レベル状態であるときに格納した前記データ信号を出力し、
前記第１ステージは、
前記第１クロックに対応して前記データ信号を第１ノードに伝達する第１トランジスタと、
前記第１ノードの電圧に対応して前記第２クロックを出力端に伝達する第２トランジスタと、
前記第２クロックに対応して第１電源を第３ノードに伝達する第３トランジスタと、
前記第１ノードの電圧に対応して前記第２クロックを前記第３ノードに伝達する第４トランジスタと、
前記第３ノードの電圧に対応して第２電源を出力端に伝達する第５トランジスタと、
前記出力端と前記第１ノードとの電圧を維持する第１キャパシタと、を含むことを特徴とする有機発光表示装置。
【請求項１１】
前記ラッチは、同一の周期で入力される第１イネーブル信号と第２イネーブル信号とによって動作して前記第１イネーブル信号と前記第２イネーブル信号とが同一の電圧レベル状態であるときにデータ信号を格納し、相異なる電圧レベル状態であるときに格納した前記データ信号を出力することを特徴とする請求項１０に記載の有機発光表示装置。
【請求項１２】
前記ラッチは、
第１イネーブル信号に対応して前記データ信号を第４ノードに伝達する第６トランジスタと、
前記第４ノードの電圧に対応して第２イネーブル信号を出力端に伝達する第７トランジスタと、
第２イネーブル信号に対応して第１電源を第６ノードに伝達する第８トランジスタと、
前記第４ノードの電圧に対応して前記第２イネーブル信号を前記第６ノードに伝達する第９トランジスタと、
前記第６ノードの電圧に対応して第２電源を出力端に伝達する第１０トランジスタと、
前記出力端と前記第４ノードの電圧を維持する第２キャパシタと、を含むことを特徴とする請求項１１に記載の有機発光表示装置。
【請求項１３】
前記第２クロックは、前記第１クロックが一定時間遅延するパルスであることを特徴とする請求項１０〜１２のいずれか１項に記載の有機発光表示装置。
【請求項１４】
前記第１イネーブル信号と前記第２イネーブル信号とによって前記ラッチは、データ信号を並列に出力することを特徴とする請求項１１に記載の有機発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックス表示装置用駆動回路に係るもので、詳しくは、有機発光表示装置にデータ信号を印加するデータ駆動回路及び有機発光表示装置に関するものである。
【背景技術】
【０００２】
一般に、有機発光表示装置のようなアクティブマトリックス表示装置は、各データ線と各走査線との各交差部にマトリックス状に配列された画素アレイ（ａｒｒａｙ）を備える。
【０００３】
ここで、前記各データ線は、マトリックス画素部の各垂直ライン（コラムライン）を構成し、これは、データ駆動回路によって所定時間にデータ信号を前記マトリックス画素部に提供する。
【０００４】
図１は、一般的なデータ駆動回路の構成を示したブロック図である。図１を参照して説明すると、データ駆動回路は、シフトレジスタ部、ラッチ部、及びＤ／Ａコンバータを含む。
【０００５】
シフトレジスタ部１０は、スタートパルスとクロック信号との入力を受けて複数のシフト信号を生成する。シフト信号は、順次に生成されてラッチ部２０に伝達する。
【０００６】
ラッチ部２０は、データ信号とシフト信号との入力を受ける。サンプリングラッチは、直列に入力されるデータ信号をシフト信号を利用して並列に出力する。したがって、一行分のデータ信号が同時に画素部の一行に印加されるようになる。
【０００７】
Ｄ／Ａコンバータ３０は、ラッチ部２０からデジタル信号で出力されるデータ信号をアナログ信号に変換して画素部に入力されるようにする。アナログ信号に変換されたデータ信号は、階調度によって色を表現する。
【０００８】
図２は、図１に図示されたシフトレジスタ部の構成を示したブロック図である。図２を参照して説明すると、シフトレジスタ部は、マスタースレーブ型（Ｍａｓｔｅｒ−Ｓｌａｖｅ型）のフリップフロップ（ｆｌｉｐ／ｆｌｏｐ）を使用する。このようなフリップフロップは、クロックｃｌｋがローレベルであるときに継続して入力を受け、出力は、前の状態の出力を維持する。
【０００９】
反面、クロックｃｌｋがハイレベルである場合には、クロックｃｌｋがローレベルであるときに受けた入力を維持しながらこれを出力して、これ以上の入力を受けない。
【００１０】
このような回路において、前記フリップフロップの内部に備えられるインバータ（ｉｎｖｅｒｔｅｒ）の入力がローレベルであるときにスタティック電流が流れるという問題点がある。また、前記フリップフロップの内部において、ハイレベルの入力を受けるインバータとローレベルの入力を受けるインバータとの数が同一であるため、フリップフロップの内部の半分のインバータから前記スタティック電流が発生して消費電力が大きくなるという短所がある。
【００１１】
そして、図２の回路において、出力電圧のハイレベルは、供給電圧と接地との間を連結する抵抗器の比による電圧で決定され、出力電圧のローレベルは、接地よりトランジスタのしきい値電圧だけ高い電圧になる。
【００１２】
すなわち、トランジスタの特性偏差によってフリップフロップごとにハイレベルで受ける入力電圧のレベルが異なるため、このような回路を採用する場合、出力電圧のハイレベルも偏差が生じて回路が誤動作し得るという短所がある。
【００１３】
また、前記出力電圧のローレベルの偏差は、図２の回路に備えられたインバータの入力トランジスタのオン抵抗の偏差に反映して出力電圧のハイレベルの偏差を加重し得る。特に、有機発光表示装置においては、使用されるトランジスタは、特性偏差が大きく発生するために、このような問題がもっと深刻になる。
【００１４】
また、インバータは、入力トランジスタを通じて電流が流れて出力端を充電し、駆動トランジスタを通じて電流が流れて出力端を放電する。ここで、前記出力端を充電する場合、駆動トランジスタのソースゲート電圧が次第に減少して、放電電流が急激に減少して放電効率が低下するという問題点がある。
【００１５】
なお、前記従来のデータ駆動回路とこれを利用した有機発光表示装置に関する技術を記載した文献としては、下記特許文献１および２等がある。
【特許文献１】米国特許第６８６１８７８
【特許文献２】米国特許第６３７３３２５
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、従来技術の問題点に鑑みて成されたもので、シフトレジスタが複数のＰ形ＭＯＳ電界効果トランジスタ及びキャパシタを含んで構成され、２相の（２−ｐｈａｓｅ）クロック信号によって駆動して、スタティック電流（Ｓｔａｔｉｃ  ｃｕｒｒｅｎｔ）が流れ得る経路を無くすことで、消費電力を減らし、ブートストラップ（ｂｏｏｔｓｔｒａｐ）を利用して出力電圧を正の電源電圧から負の電源電圧までの範囲でスイッチングするデータ駆動回路、及びこれを利用した有機発光表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記目的を達成するために、本発明に係るデータ駆動回路の第１側面は、データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受ける複数のラッチを含むラッチ部と、を含み、前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を受けることを特徴とする。
【００１８】
本発明の第２側面は、データ信号と走査信号との伝達を受けて発光する画素を含む画素部、前記画素に走査信号を伝達する走査駆動回路及び前記画素にデータ信号を伝達するデータ駆動回路を含み、前記データ駆動回路は、上述した本発明の第１側面によるデータ駆動回路である有機発光表示装置を提供することを特徴とする。
【発明の効果】
【００１９】
上述したように本発明によれば、スタティック電流（ｓｔａｔｉｃ  ｃｕｒｒｅｎｔ）が流れ得る経路を無くすことで、消費電力を減らすことができる。また、データ駆動回路を通じてハイレベルの出力をするときに出力端を充電しないことによって漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を最小化し、ローレベルの出力をするときにブートストラップ動作をすることによって、出力端を放電する電流の減少の程度を最小化して動作速度が速くなるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、添付された図面を参照して本発明の実施形態について詳しく説明する。
【００２１】
図３は、本発明の実施形態による有機発光表示装置の構成を示したブロック図である。なお、これは、本発明の一実施形態にすぎなく、本発明による有機発光表示装置がこれに限定されるものではない。
【００２２】
図３を参照すると、有機発光表示装置は、各走査線（Ｓ１乃至Ｓｎ）及びデータ線（Ｄ１乃至Ｄｍ）と接続された複数の各画素１１０を含む画素部１００と、データ線（Ｄ１乃至Ｄｍ）を駆動するためのデータ駆動回路（データ駆動部）２００と、各走査線（Ｓ１乃至Ｓｎ）を駆動するための走査駆動回路（走査駆動部）３００と、走査駆動回路３００及びデータ駆動回路２００を制御するためのタイミング制御部４００と、を備える。
【００２３】
画素部１００は、外部から第１電源（ＥＬＶＤＤ）及び第２電源（ＥＬＶＳＳ）の供給を受けてそれぞれの各画素１１０に供給する。第１電源（ＥＬＶＤＤ）及び第２電源（ＥＬＶＳＳ）の供給を受けた各画素１１０は、データ信号に対応して第１電源（ＥＬＶＤＤ）から発光素子（図示せず）を経由して第２電源（ＥＬＶＳＳ）へ流れる電流を制御することで、データ信号に対応する光を生成する。
【００２４】
データ駆動回路２００は、タイミング制御部４００からデータ駆動制御信号（ＤＣＳ）の供給を受ける。データ駆動制御信号（ＤＣＳ）の供給を受けたデータ駆動回路２００は、データ信号を生成し、生成したデータ信号を走査信号と同期するようにデータ線（Ｄ１乃至Ｄｍ）に供給する。データ駆動回路２００は、複数のスイッチング素子を含んで構成される。このスイッチング素子は、全部Ｐ形ＭＯＳ電界効果トランジスタで具現され、またはＮ形ＭＯＳ電界効果トランジスタで具現される。
【００２５】
走査駆動回路３００は、タイミング制御部４００から走査駆動制御信号（ＳＣＳ）の供給を受ける。走査駆動制御信号（ＳＣＳ）の供給を受けた走査駆動回路３００は、走査信号を生成し、生成した走査信号を各走査線（Ｓ１乃至Ｓｎ）に順次に供給する。
【００２６】
すなわち、走査駆動回路３００は、複数の各画素１１０を駆動するために、順次に前記走査信号を生成してこれを画素部１００に提供する役目を担う。
【００２７】
タイミング制御部４００は、外部から供給される各同期信号に対応してデータ駆動制御信号（ＤＣＳ）及び走査駆動制御信号（ＳＣＳ）を生成する。タイミング制御部４００で生成されたデータ駆動制御信号（ＤＣＳ）は、データ駆動回路２００に供給され、走査駆動制御信号（ＳＣＳ）は、走査駆動回路３００に供給される。そして、タイミング制御部４００は、外部から供給されるデータ（Ｄａｔａ）をデータ駆動回路２００に供給する。
【００２８】
図４は、図３に図示された有機発光表示装置で採用したデータ駆動回路の第１実施形態を示したブロック図である。図４を参照して説明すると、データ駆動回路２００は、データ信号の入力を受けて前記データ信号を含んだ搬送波を出力する複数のシステム制御部ＳＣＵ（以下、「第１ステージ」と称する）を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記搬送波の伝達を受ける複数のラッチＬａｔｃｈ（以下、「第２ステージ」と称する）を含むラッチ部と、を含む。また、データ駆動回路は、ラッチ部と連結されてラッチ部から出力されるデータ信号をアナログ信号に変換して出力するＤ／Ａコンバータを含んで構成されうる。
【００２９】
前記シフトレジスタ部は、複数の第１ステージ（２１０１乃至２１０２ｎ）を含み、それぞれの第１ステージは、第１クロック（ＣＬＫ１）および第２クロック（ＣＬＫ２）によって動作して第１ステージ２１０１は、一番目の搬送波（ｓ［１］）を出力して一番目の搬送波（ｓ［１］）を二番目の第１ステージ２１０２と一番目の第２ステージ２２０１に伝達する。一番目の搬送波（ｓ［１］）には、データ信号（Ｖｉｄｅｏ  ｄａｔａ）が乗せられて出力される。そして、二番目の第１ステージ２１０２は、一番目の搬送波の伝達を受けて三番目の第１ステージに二番目の搬送波（ｓ「２」）を伝達して、三番目の第１ステージ２１０３は、二番目の第２ステージ２２０２に三番目の搬送波（ｓ「３」）を伝達する。すなわち、奇数番目の第１ステージ（２１０１、２１０３、・・・、２１０２ｎ−３、２１０２ｎ−１）は、隣接した第１ステージ（偶数番目の第１ステージ２１０２、２１０４、・・・、２１０２ｎ−２、２１０２ｎ）と第２ステージとに搬送波を伝達する。
【００３０】
ラッチ部は、複数の第２ステージ（２２０１乃至２２０ｎ）を含み、それぞれの第２ステージは、第１イネーブル信号（ＥＮ１）、第２イネーブル信号（ＥＮ２）によって動作する。そして、複数の第２ステージ（２２０１乃至２２０ｎ）は、奇数番目の第１ステージ（２１０１、２１０３、・・・、２１０２ｎ−３、２１０２ｎ−１）の出力線に連結されて、奇数番目の第１ステージ（２１０１、２１０３、・・・、２１０２ｎ−３、２１０２ｎ−１）から搬送波（ｓ［１］、ｓ［３］、・・・、ｓ［２ｎ−３］、ｓ［２ｎ−１］）に乗せられるデータ信号（ａ１乃至ａｎ）の伝達を受けるようになる。したがって、複数の第２ステージ（２２０１乃至２２０ｎ）の数は、複数の第１ステージ（２１０１乃至２１０２ｎ）の数の半分になる。そして、それぞれの第２ステージは、第１イネーブル信号（ＥＮ１）と第２イネーブル信号（ＥＮ２）とによって伝達を受けたデータ信号（Ｖｉｄｅｏ  ｄａｔａ）を同時に出力する。したがって、複数の第１ステージ（２１０１乃至２１０２ｎ）に直列に入力されるデータ信号（Ｖｉｄｅｏ  ｄａｔａ）を複数の第２ステージ（２２０１乃至２２０ｎ）で並列に出力する。
【００３１】
図５は、図３に図示されたデータ駆動回路の動作を示した波形図である。図５を参照して説明すると、第１クロック（ＣＬＫ１）は、ハイレベル区間がローレベル区間より長く具現されて周期的に発生するパルスで、第２クロック（ＣＬＫ２）は、第１クロック（ＣＬＫ１）より一定期間遅延するパルスである。すなわち、第１クロック（ＣＬＫ１）および第２クロック（ＣＬＫ２）は、データを使用する区間とデータを伝達する区間とに区分され、データを使用する区間がデータを伝達する区間より短く具現される。そして、一番目の第１ステージ２１０１から出力される搬送波（ｓ［１］）は、第１クロック（ＣＬＫ１）と同一の周期で発生して第１クロック（ＣＬＫ１）がローレベルである時点で第一番目に入力されるデータ（ａ１）を出力する。そして、順次に入力されるデータの入力を受けて、順次に一番目のデータ（ａ１）からｎ番目データ（ａｎ）を継続して出力する。そして、二番目の搬送波（ｓ［２］）は、一番目の第１ステージから一番目の搬送波の入力を受けた後に出力されるから、一番目の搬送波（ｓ［１］）より一定時間遅延された後、一番目のデータ（ａ１）を出力して順次に一番目のデータ（ａ１）からｎ番目のデータ（ａｎ）まで出力する。このような方式によって一番目の搬送波（ｓ［１］）からｎ番目の搬送波（ｓ［ｎ］）が出力される。そして、一番目の搬送波（ｓ［１］）からｎ番目の搬送波（ｓ［ｎ］）を通じて、一番目のデータ（ａ１）からｎ番目のデータ（ａｎ）が出力されるときに第１及び第２イネーブル信号（ＥＮ１、ＥＮ２）を入力して複数の第２ステージ（２２０１乃至２２０ｎ）で同時に一番目のデータ（ａ１）からｎ番目のデータ（ａｎ）まで出力されるようにする。第１ステージ（システム制御部）は、第１クロックと第２クロックとによって動作して、第１クロックと第２クロックとが同一の電圧レベル状態であるときにデータ信号を格納し、相異なる電圧レベル状態であるときに格納した前記データ信号を出力する。第２ステージ(ラッチ)は、同一の周期で入力される第１イネーブル信号と第２イネーブル信号とによって動作して第１イネーブル信号と第２イネーブル信号とが同一の電圧レベル状態であるときにデータ信号を格納し、相異なる電圧レベル状態であるときに格納したデータ信号を出力する。
【００３２】
図６は、図３に図示されたデータ駆動回路２００の第２実施形態を示したブロック図である。図６を参照して説明すると、データ駆動回路２００は、シフトレジスタ部とラッチ部とを含む。
【００３３】
シフトレジスタは、複数の第１ステージ（２１０１乃至２１０２ｎ）を含み、それぞれの第１ステージは、第１クロック（ＣＬＫ１）、第２クロック（ＣＬＫ２）によって動作して、各第１ステージ２１０１は、一番目の搬送波（ｓ［１］）を出力して一番目の搬送波（ｓ［１］）を二番目の第１ステージ２１０２に伝達する。一番目の搬送波（ｓ［１］）には、データ信号（Ｖｉｄｅｏ  ｄａｔａ）が乗せられて出力される。そして、二番目の第１ステージ２１０２は、一番目の搬送波（ｓ［１］）の伝達を受けて三番目の第１ステージ２１０３と一番目の第２ステージ２２０１に二番目の搬送波（ｓ［２］）を伝達し、三番目の１ステージ２１０３は、四番目の第１ステージ２１０４に三番目の搬送波（ｓ［３］）を伝達する。すなわち、偶数番目の第１ステージ（２１０２、２１０４、・・・、２１０２ｎ−４、２１０２ｎ−２）は、隣接した第１ステージ（奇数番目の第１ステージ２１０３、２１０５、・・・、２１０２ｎ−３、２００２ｎ−１）と第２ステージとに搬送波を伝達する。
【００３４】
ラッチ部は、複数の第２ステージ（２２０１乃至２２０ｎ）を含み、それぞれの第２ステージは、第１イネーブル信号（ＥＮ１）および第２イネーブル信号（ＥＮ２）によって動作する。そして、複数の第２ステージ（２２０１乃至２２０ｎ）は、偶数番目の第１ステージ（２１０２、２１０４、２１０２ｎ−２、２１０２ｎ）の出力線に連結されて、偶数番目の第１ステージ（２１０２、２１０４、・・・、２１０２ｎ−２、２１０２ｎ）から搬送波（ｓ［２］、ｓ［４］、・・・、ｓ［２ｎ−２］、ｓ［２ｎ］）に乗せられるデータ信号の伝達を受けるようになる。したがって、複数の第２ステージ（２２０１乃至２２０ｎ）の数は、複数の第１ステージ（２１０１乃至２１０２ｎ）の数の半分になる。そして、それぞれの第２ステージは、第１イネーブル信号（ＥＮ１）と第２イネーブル信号（ＥＮ２）とによって伝達を受けたデータ信号（Ｖｉｄｅｏ  ｄａｔａ）を同時に出力する。したがって、複数の第１ステージ（２１０１乃至２１０２ｎ）に直列に入力されるデータ信号（Ｖｉｄｅｏ  ｄａｔａ）を複数の第２ステージ（２２０１乃至２２０ｎ）から並列に出力する。
【００３５】
図７は、図６に図示されたデータ駆動回路の動作を示した波形図である。図７を参照して説明すると、データ駆動回路は、第１クロック（ＣＬＫ１）は、ハイレベル区間がローレベル区間より長く具現されて周期的に発生するパルスで、第２クロック（ＣＬＫ２）は、第１クロック（ＣＬＫ１）より一定期間遅延されたパルスである。そして、一番目の第１ステージ２１０１から出力される搬送波（ｓ［１］）は、第１クロック（ＣＬＫ１）と同一の周期で発生して第１クロック（ＣＬＫ１）がローレベルである時点で一番目に入力されるデータ（ａ１）を出力する。そして、順次に入力されるデータの入力を受けて、順次に一番目のデータ（ａ１）からｎ番目データ（ａｎ）を継続して出力する。
【００３６】
そして、二番目の搬送波（ｓ［２］）は、一番目の第１ステージから一番目の搬送波の入力を受けた後に出力されるから、一番目の搬送波（ｓ［１］）より一定時間遅延された後に一番目のデータ（ａ１）を出力して順次に一番目のデータ（ａ１）からｎ番目のデータ（ａｎ）まで出力する。
【００３７】
このような方式によって、一番目の搬送波（ｓ［１］）からｎ番目の搬送波（ｓ［ｎ］）が出力される。そして、一番目の搬送波（ｓ［１］）からｎ番目の搬送波（ｓ［ｎ］）を通じて、一番目のデータ（ａ１）からｎ番目のデータ（ａｎ）が出力されるときに第１及び第２イネーブル信号（ＥＮ１、ＥＮ２）を入力して複数の第２ステージ（２２０１乃至２２０ｎ）で同時に一番目のデータ（ａ１）からｎ番目のデータ（ａｎ）まで出力されるようにする。
【００３８】
図８は、図４及び図６に図示されたデータ駆動回路で採用した第１ステージの第１実施形態を示した回路図で、図９は、図４及び図６に図示されたデータ駆動回路で採用した第２ステージの第１実施形態を示した回路図である。図８及び図９を参照して説明すると、第１及び第２ステージは、同一の構成で、差異点は、第１ステージは、第１及び第２クロック信号（ＣＬＫ、／ＣＬＫ）の伝達を受けて、第２ステージは、第１イネーブル信号（ＥＮ）と第２イネーブル信号（／ＥＮ）の伝達を受ける。また、第１及び第２ステージは、５個のＰ形ＭＯＳ電界効果トランジスタと１個のキャパシタで具現される。
【００３９】
第１及び第２ステージが同一の連結をするので、第１ステージの連結関係を通じて第１及び第２ステージについて説明する。
【００４０】
第１トランジスタ（Ｍ１）は、ソースが入力端子（ＩＮ）に連結され、ドレーンは第１ノード（Ｎ１）に連結され、ゲートは第１クロック（ＣＬＫ）に連結される。第２トランジスタ（Ｍ２）は、ソースは第２クロック（／ＣＬＫ）に連結され、ドレーンは第２ノード（Ｎ２）に連結され、ゲートは第１ノード（Ｎ１）に連結される。第３トランジスタ（Ｍ３）は、ソースは第３ノード（Ｎ３）に連結され、ドレーンは第２電源（Ｖｓｓ）に連結され、ゲートは第２クロック（／ＣＬＫ）に連結される。そして、第４トランジスタ（Ｍ４）は、ソースは第２クロック（／ＣＬＫ）に連結され、ドレーンは第３ノード（Ｎ３）に連結され、ゲートは第１ノード（Ｎ１）に連結される。また、第５トランジスタ（Ｍ５）は、ソースは第１電源（ＶＤＤ）に連結され、ドレーンは出力端子（ＯＵＴ）に連結され、ゲートは第３ノード（Ｎ３）に連結される。最後にキャパシタ（Ｃ）は、第１電極は第１ノード（Ｎ１）に連結され、第２電極は第２ノード（Ｎ２）に連結される。第２ノード（Ｎ２）は、出力端子と連結される。
【００４１】
したがって、入力端子（ＩＮ）を通じて入力されるデータ信号をキャパシタ（Ｃ）で格納した後，一定時間が経過した後に出力端子（ＯＵＴ）を通じて出力する。
【００４２】
図１０は、図４及び図６に図示されたデータ駆動回路で採用した第１ステージの第２実施形態を示した回路図で、図１１は、第２ステージの第２実施形態を示した回路図である。図１０及び図１１を参照して説明すると、第１及び第２ステージは、Ｎ形ＭＯＳ電界効果トランジスタとキャパシタとで具現され，第１ステージは、第１クロックと第２クロックとの入力を受けて動作し、第２ステージは、第１イネーブル信号と第２イネーブル信号との伝達を受けて動作する。
【００４３】
図１２は、図４に図示されたデータ駆動回路で図１０及び図１１に図示された第１及び第２ステージが採用されたデータ駆動回路の動作を示した波形図であり、図１３は、図６に図示されたデータ駆動回路で図１０及び図１１に図示された第１及び第２ステージが採用されたデータ駆動回路の動作を示した波形図である。図１２及び図１３は、Ｎ形ＭＯＳ電界効果トランジスタで具現された第１及び第２ステージに入出力される信号の波形を示した図であり、データ駆動回路は、図１２及び図１３を参照すると、図５及び図７に図示されている信号が反転されて第１及び第２ステージに入力されて動作して図５及び図７の説明のような役目を同様に遂行する。
【００４４】
以上、説明した内容を通じて当業者なら本発明の技術思想を脱しない範囲で多様な変更及び修正が可能であることが分かるであろう。したがって、本発明の技術的な範囲は、明細書の詳細な説明に記載した内容に限定されるものではなく、特許請求の範囲によって決定されなければならない。
【図面の簡単な説明】
【００４５】
【図１】一般的なデータ駆動回路の構成を示したブロック図である。
【図２】図１に図示されたデータ駆動部で採用したシフトレジスタの構成を示したブロック図である。
【図３】本発明の実施形態による有機発光表示装置の構成を示したブロック図である。
【図４】図３に図示された有機発光表示装置で採用したデータ駆動回路の第１実施形態を示したブロック図である。
【図５】図３に図示されたデータ駆動回路の動作を示した波形図である。
【図６】図３に図示された有機発光表示装置で採用したデータ駆動回路の第２実施形態を示したブロック図である。
【図７】図６に図示されたデータ駆動回路の動作を示した波形図である。
【図８】図４及び図６に図示されたデータ駆動回路で採用した第１ステージの第１実施形態を示した回路図である。
【図９】図４及び図６に図示されたデータ駆動回路で採用した第２ステージの第１実施形態を示した回路図である。
【図１０】図４及び図６に図示されたデータ駆動回路で採用した第１ステージの第２実施形態を示した回路図である。
【図１１】第２ステージの第２実施形態を示した回路図である。
【図１２】図４に図示されたデータ駆動回路で図１０及び図１１に図示された第１及び第２ステージが採用されたデータ駆動回路の動作を示した波形図である。
【図１３】図６に図示されたデータ駆動回路で図１０及び図１１に図示された第１及び第２ステージが採用されたデータ駆動回路の動作を示した波形図である。
【符号の説明】
【００４６】
１００    画素部、
２００    データ駆動回路、
３００    走査駆動回路、
４００    タイミング制御部。
【図１】
0005150812.tif 000002
【図２】
0005150812.tif 000003
【図３】
0005150812.tif 000004
【図４】
0005150812.tif 000005
【図５】
0005150812.tif 000006
【図６】
0005150812.tif 000007
【図７】
0005150812.tif 000008
【図８】
0005150812.tif 000009
【図９】
0005150812.tif 000010
【図１０】
0005150812.tif 000011
【図１１】
0005150812.tif 000012
【図１２】
0005150812.tif 000013
【図１３】
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