(57)【特許請求の範囲】
【請求項１】
基準信号及び内部クロック信号に基づいて複数のマスタ信号を活性化するマスタユニットと、
前記複数のマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、
前記複数のスレーブユニットの各々は、前記受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させ、
前記マスタユニットは、各々が前記内部クロック信号を受信する複数のマスタレジスタを備え、前記複数のスレーブユニットの各々は、前記複数のマスタ信号のうち対応するマスタ信号を各々受信する複数のスレーブレジスタを備える
ことを特徴とするレイテンシー制御回路。
【請求項２】
前記複数のマスタ信号は、互いの命令語の間の最小間隔を超えない間隔を有する複数のマスタ信号を含み、
前記複数の信号は、複数の命令信号及び複数のアドレス信号のうち一つに対応し、
前記複数のマスタ信号間の間隔は複数クロックサイクルである
ことを特徴とする請求項１に記載のレイテンシー制御回路。
【請求項３】
前記出力信号は、レイテンシー情報に基づく
ことを特徴とする請求項２に記載のレイテンシー制御回路。
【請求項４】
各スレーブユニットに備えられるスレーブレジスタの数は、前記マスタユニットに備えられるマスタレジスタの数より少ない
ことを特徴とする請求項２に記載のレイテンシー制御回路。
【請求項５】
前記基準信号は、受信される書込み命令に基づいて内部的に発生する書込み命令信号であり、
前記複数のアドレス信号は、カラムアドレス信号及びバンクアドレス信号を含み、
前記複数のスレーブユニットの各々は、
前記複数のアドレス信号のうち対応するアドレス信号を受信する
ことを特徴とする請求項３に記載のレイテンシー制御回路。
【請求項６】
前記マスタユニットは、
前記書込み命令信号が活性化される時点からｍ（ｍは、正の整数）クロックサイクル後に、前記複数のマスタ信号のうち第１書込みマスタ信号を活性化する書込みマスタ信号発生部と、
前記第１書込みマスタ信号が活性化される時点からｎ（ｎは、正の整数）クロックサイクル後に、バーストマスタ信号を活性化するバーストマスタ信号発生部と、を含み、
前記ｍは、前記レイテンシー情報に基づいた正の整数であり、前記ｎは、バースト長に基づいた正の整数である
ことを特徴とする請求項５に記載のレイテンシー制御回路。
【請求項７】
前記マスタユニットは、
ｍ−ｋ（ｋは、正の整数）が閾値より大きい場合、前記書込み命令信号が活性化される時点から（ｍ−ｋ）クロックサイクル後に、前記複数のマスタ信号のうち第２書込みマスタ信号をさらに活性化し、
前記ｋは、前記命令語の間の最小間隔（ｔＣＣＤ）の整数倍に対応するクロックサイクル数であり、
前記最小間隔（ｔＣＣＤ）は複数クロックサイクルである
ことを特徴とする請求項６に記載のレイテンシー制御回路。
【請求項８】
前記閾値は、０であり、前記ｋは１より大きい
ことを特徴とする請求項７に記載のレイテンシー制御回路。
【請求項９】
前記複数のスレーブユニットの各々は、
前記第１書込みマスタ信号に応答して選択された信号をラッチして出力する第１レジスタと、
前記バーストマスタ信号に応答して前記第１レジスタの出力信号をラッチして、前記ラッチされた出力信号を遅延アドレス信号として出力する第２レジスタと、を含み、
前記選択された信号は、前記第２書込みマスタ信号が活性化された場合には、前記対応するアドレス信号が第２書込みマスタ信号に応答する第３レジスタによってラッチされて出力された信号であり、前記第２書込みマスタ信号が活性化されていない場合には、前記対応するアドレス信号である
ことを特徴とする請求項６に記載のレイテンシー制御回路。
【請求項１０】
前記マスタユニットは、
ｍ（ｍは、正の整数）個のレジスタと、
複数の選択回路と、
前記ｍ個のレジスタの中でｍ番目のレジスタの出力信号を前記内部クロック信号に応答してシフトさせるために直列に接続されたｎ（ｎは、正の整数）個のレジスタと、を備え、
前記複数の選択回路の各々は、前記レイテンシー情報に基づいて発生するレイテンシー信号のうち対応するレイテンシー信号に基づいて、前記書込み命令信号と前記ｍ個のレジスタの中で対応する何れか一つのレジスタの出力信号の中で一つを前記ｍ個のレジスタの中で対応する他の一つのレジスタの入力信号として出力し、
前記ｍ個のレジスタの各々は、前記内部クロック信号に応答して前記選択回路の中で対応する選択回路から出力された信号をラッチし、
前記複数のマスタ信号の中で第１書込みマスタ信号は、前記ｍ個のレジスタの中でｍ番目のレジスタの出力信号であり、
前記複数のマスタ信号の中でバーストマスタ信号は、前記ｎ個のレジスタの中で（バースト長／２）番目のレジスタの出力信号である
ことを特徴とする請求項５に記載のレイテンシー制御回路。
【請求項１１】
前記複数のマスタ信号の中で第２書込みマスタ信号は、前記ｍ個のレジスタの中でｍ−（バースト長／２）番目のレジスタの出力信号である
ことを特徴とする請求項１０に記載のレイテンシー制御回路。
【請求項１２】
前記複数のスレーブユニットの各々は、
前記第２書込みマスタ信号に応答して前記対応するアドレス信号をラッチする第１レジスタと、
前記対応するレイテンシー信号に基づいて前記対応するアドレス信号と前記第１レジスタの出力信号との中から何れか一つを選択的に出力するアドレス選択回路と、
前記第１書込みマスタ信号に応答して前記アドレス選択回路の出力信号をラッチする第２レジスタと、
前記バーストマスタ信号に応答して前記第２レジスタの出力信号をラッチする第３レジスタと、を備える
ことを特徴とする請求項１０に記載のレイテンシー制御回路。
【請求項１３】
前記第２書込みマスタ信号が活性化される時点と前記第１書込みマスタ信号が活性化される時点との間隔、及び前記第１書込みマスタ信号が活性化される時点と前記バーストマスタ信号が活性化される時点との間隔は、各々前記内部クロック信号の（バースト長／２）サイクル数に対応する
ことを特徴とする請求項１２に記載のレイテンシー制御回路。
【請求項１４】
前記マスタユニットは、
前記書込み命令信号を受信して前記内部クロック信号の１ないしｍ（ｍは、正の整数）クロックサイクルほど遅延させて、前記１ないしｍクロックサイクルほど遅延された書込み命令信号のうち少なくとも一つの信号を前記内部クロック信号と組合わせ、前記書込み命令信号を前記内部クロック信号と組合わせて前記複数のマスタ信号を発生させる
ことを特徴とする請求項５に記載のレイテンシー制御回路。
【請求項１５】
前記複数のスレーブユニットの各々は、
前記対応するアドレス信号を受信し、前記複数のマスタ信号に順次応答して前記受信されたアドレス信号を遅延させ、前記遅延されたアドレス信号のうちレイテンシー情報に対応する信号を出力する
ことを特徴とする請求項１４に記載のレイテンシー制御回路。
【請求項１６】
前記マスタユニットは、
直列に接続され、各々が前記内部クロック信号を受信する複数のマスタレジスタと、
前記複数のマスタレジスタのうち対応するマスタレジスタの出力信号と前記内部クロック信号とを組合わせ、前記書込み命令信号と前記内部クロック信号とを組合わせて前記複数のマスタ信号を発生させる複数のロジックゲートと、を含み、
前記複数のマスタレジスタのうち最初のマスタレジスタは、前記書込み命令信号を受信し、前記複数のマスタレジスタのうち残りのマスタレジスタは直列に連結された前のマスタレジスタの出力信号を各々受信する
ことを特徴とする請求項５に記載のレイテンシー制御回路。
【請求項１７】
前記複数のスレーブユニットの各々は、
直列に接続され、各々が前記複数のマスタ信号の中で対応するマスタ信号に応答する複数のスレーブレジスタと、
前記複数のスレーブレジスタの出力信号の中でレイテンシー情報に対応する出力信号を出力するためのスイッチング回路と、
前記スイッチング回路の出力信号をラッチするラッチと、を含み、
前記複数のスレーブレジスタのうち最初のスレーブレジスタは、前記対応するアドレス信号を受信し、前記複数のスレーブレジスタのうち残りのスレーブレジスタは、前記複数のスレーブレジスタのうち他のスレーブレジスタの出力信号を各々受信する
ことを特徴とする請求項１６に記載のレイテンシー制御回路。
【請求項１８】
前記マスタユニットは、
前記書込み命令信号が活性化された後、命令語間の最小間隔（ｔＣＣＤ）−αに対応するクロックサイクル数の間隔を有する複数のマスタ信号を発生させ、
前記αは、０より大きいか同じであり、ｔＣＣＤより小さな値であり、
前記命令語間の最小間隔（ｔＣＣＤ）−αは複数クロックサイクルである
ことを特徴とする請求項５に記載のレイテンシー制御回路。
【請求項１９】
前記レイテンシー情報は、
書込みレイテンシー及び追加レイテンシーのうち少なくとも一つに基づいた情報である
ことを特徴とする請求項３に記載のレイテンシー制御回路。
【請求項２０】
前記複数のマスタ信号は、前記基準信号が活性化される時点からｍ クロックサイクル後に活性化される第１マスタ信号を含み、
前記ｍは、レイテンシー情報に基づく数である
ことを特徴とする請求項１に記載のレイテンシー制御回路。
【請求項２１】
前記マスタユニットは、前記第１マスタ信号が活性化される時点からｎクロックサイクル後に活性化される第２マスタ信号をさらに出力し、
前記複数のスレーブユニットの各々は、前記複数の信号のうち一つを前記第２マスタ信号に応答してラッチし、
前記ｎは、（バースト長／２）に対応する数である
ことを特徴とする請求項２０に記載のレイテンシー制御回路。
【請求項２２】
前記マスタユニットは、前記内部クロック信号に応答して入力信号をラッチし、直列に連結された（ｍ＋ｎ）個のレジスタと、
前記複数のスレーブユニットの各々は、前記第１マスタ信号及び前記第２マスタ信号に各々応答して入力信号をラッチし、直列に連結された少なくとも二つのレジスタと、を含む
ことを特徴とする請求項２１に記載のレイテンシー制御回路。
【請求項２３】
前記基準信号は、外部の書込み命令に基づいて発生する書込み命令信号であり、
前記マスタユニットは、ｍ−ｋ（ｋは、正の整数）が０より大きい場合、前記書込み命令信号が活性化される時点から（ｍ−ｋ）クロックサイクル後に活性化される第２マスタ信号をさらに出力し、
前記複数のスレーブユニットの各々は、前記第２マスタ信号に応答して前記複数の信号のうち対応するアドレス信号をラッチし、前記第２マスタ信号に応答してラッチされたアドレス信号を前記第１マスタ信号に応答してラッチし、
前記ｋは、命令語間の最小間隔（ｔＣＣＤ）の整数倍に対応するクロックサイクル数であり、
前記最小間隔（ｔＣＣＤ）は複数クロックサイクルであり、
前記ｋは１より大きい
ことを特徴とする請求項２０に記載のレイテンシー制御回路。
【請求項２４】
前記レイテンシー情報は、書込みレイテンシー及び追加レイテンシーのうち少なくとも一つに基づく
ことを特徴とする請求項２０に記載のレイテンシー制御回路。
【請求項２５】
前記複数のマスタ信号は、所定の基準信号及び内部クロック信号に応答して、命令語間の最小間隔（ｔＣＣＤ）−αの間隔を有する複数のマスタ信号を含み、前記複数のスレーブユニットの各々は、
複数の信号のうち対応する信号を遅延して前記遅延された信号のうちレイテンシー情報に対応する信号を前記出力信号として出力し、
前記αは、０より大きいか同じであり、ｔＣＣＤより小さな値であり、
前記命令語間の最小間隔（ｔＣＣＤ）−αは複数クロックサイクルである
ことを特徴とする請求項１に記載のレイテンシー制御回路。
【請求項２６】
前記レイテンシー情報は、
書込みレイテンシー及び追加レイテンシーのうち少なくとも一つに基づく情報である
ことを特徴と請求項２５に記載のレイテンシー制御回路。
【請求項２７】
前記αは０または０.５ｔＣＫであり、ｔＣＫは前記内部クロック信号の一クロックサイクルに対応する
ことを特徴とする請求項２５に記載のレイテンシー制御回路。
【請求項２８】
前記基準信号は、外部の書込み命令に基づいて発生する書込み命令信号であり、
前記マスタユニットは、
直列に接続され、各々が前記内部クロック信号を受信する複数のマスタレジスタと、
前記複数のマスタレジスタのうち対応するマスタレジスタの出力信号と前記内部クロック信号とを組合わせ、前記書込み命令信号と前記内部クロック信号とを組合わせて前記複数のマスタ信号を発生させる複数のロジックゲートと、を含み、
前記複数のマスタレジスタのうち最初のマスタレジスタは、前記書込み命令信号を受信し、前記複数のマスタレジスタのうち残りのマスタレジスタは、前記複数のマスタレジスタのうち他のマスタレジスタの出力信号を各々受信する
ことを特徴とする請求項２５に記載のレイテンシー制御回路。
【請求項２９】
複数のメモリセルを含むメモリセルアレイと、
請求項１に記載のレイテンシー制御回路と、
外部クロック信号に基づいて前記内部クロック信号を発生させるクロック回路と、
外部命令信号を受信し、前記外部命令信号をデコーディングしてデコーディングされた内部命令信号を発生させる命令語検出回路と、
前記デコーディングされた内部命令信号のうち第１命令信号に応答してレイテンシー情報を設定するためのモードレジスタセット回路と、を備え、
前記受信された複数の信号は、前記レイテンシー情報に基づいて、データが入出力されるメモリセルを指定するための複数のアドレス信号に対応し、
前記マスタユニットは、各々が前記内部クロック信号を受信する複数のマスタレジスタを備え、
前記複数のスレーブユニットの各々は、前記複数のマスタ信号のうち対応するマスタ信号を各々受信する複数のスレーブレジスタを備える
ことを特徴とする半導体メモリ装置。
【請求項３０】
前記マスタユニットは、
第２命令信号に応答して、前記複数のマスタ信号を発生させ、
前記第２命令信号は、受信された書込み命令に基づいて内部的に発生する書込み命令信号である
ことを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
請求項１乃至請求項２８のいずれか一項に記載のレイテンシー制御回路を用いたレイテンシー制御方法であって、
基準信号及び内部クロック信号に基づいて活性化される少なくとも一つの基準信号を受信する段階と、
複数の信号を受信し、前記受信された複数の信号のうち少なくとも一つ及びレイテンシー情報に基づいて出力信号を出力する段階と、を含む
ことを特徴とするレイテンシー制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、レイテンシー制御回路及びその方法、ライトオートプリチャージ(ｗｒｉｔｅ  ａｕｔｏ  ｐｒｅｃｈａｒｇｅ)動作のための自動プリチャージ制御回路及びその方法に関する。
【背景技術】
【０００２】
同期式半導体装置は、外部から印加される外部クロックに同期してデータを入出力する。  ＤＤＲ(Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ)ＤＲＡＭ(Ｄｙｎａｍｉｃ  ＲａｎｄｏｍＡｃｃｅｓｓ  Ｍｅｍｏｒｙ)は、アドレスバスライン(ａｄｄｒｅｓｓ  ｂｕｓ  ｌｉｎｅ)やコマンドバスライン(ｃｏｍｍａｎｄ  ｂｕｓ  ｌｉｎｅ)の效率を高めるために、書込みレイテンシー(ｗｒｉｔｅ  ｌａｔｅｎｃｙ、ＷＬ)及び追加レイテンシー(ａｄｄｉｔｉｖｅ  ｌａｔｅｎｃｙ、ＡＬ)スキームを採用している。
【０００３】
このように、レイテンシースキームが採用される場合、コントローラ(ｃｏｎｔｒｏｌｌｅｒ)が命令(例えば、読出命令や書込み命令)を印加した後、レイテンシーに対応するクロックサイクル後に内部命令信号及び/またはデータが入出力されるメモリ番地を指定するためのアドレス信号が活性化されなければならない。そのために、外部から入力されたアドレス信号や命令信号をＷＬ、ＡＬ、またはＷＬ＋ＡＬクロックサイクルほど遅延させる回路が必要である。
【０００４】
図２４は、従来のレイテンシー制御回路を示す回路図である。
【０００５】
図２４を参照すれば、従来のレイテンシー制御回路１５００は、直列に連結される複数のレジスタ１５１１〜１５１７及び複数のマルチプレクサ１５２１〜１５２７を含む。ここで、書込みレイテンシー信号(Ｗｌｉ、ｉ＝１〜Ｍ)は、設定された書込みレイテンシーＷＬに基づいた信号であって、例えば、書込みレイテンシーが７である場合、ＷＬ７のみが第１ロジックレベル(ロジックハイレベルまたはロジック“１”)で活性化され、残りの信号(Ｗｌｉ、ｉ＝１、２、３、４、５、６)は第２ロジックレベル(ロジックローレベルまたはロジック“０”)で非活性化される。したがって、ＷＬが７である場合には、アドレス信号Ａｉは７個のレジスタ１５１１〜１５１７を経て遅延されたアドレス信号ＣＡｉとして出力され、ＷＬが４である場合には、アドレス信号Ａｉは４個のレジスタ１５１１〜１５１４を経て遅延されたアドレス信号ＣＡｉとして出力される。したがって、外部命令(例えば、書込み命令)が印加された時点から入力レイテンシーＷＬ＋ＡＬほど待った後、対応するカラム選択ラインを活性化するためのカラムアドレスＣＡｉを発生させる。したがって、アドレス信号の各ビット信号Ａｉに対して少なくとも入力レイテンシーＡＬ＋ＷＬ数ほどのレジスタが必要であった。レジスタは、通常はフリップフロップ(Ｆｌｉｐ-Ｆｌｏｐ)として具現される。すなわち、アドレス信号の各ビット信号を発生させる回路に入力レイテンシーと同等な数のフリップフロップを備え、内部クロック信号ＰＣＬＫに同期して、アドレス信号を所望のレイテンシーほど遅延させ、カラムアドレスＣＡｉを生成した。
【０００６】
従来のレイテンシー制御回路１５００には、複数のフリップフロップが使われるので、複数のフリップフロップが消費する電流の量が比較的多く、また複数のフリップフロップが占めるレイアウト面積が相当広い。
【０００７】
ＤＲＡＭ(例えば、８００ＭＨｚ以上に動作するＤＤＲ-ＤＲＡＭ)の動作周波数が増加するにつれて、ＡＬとＷＬが１０以上増加し、これによりアドレス及び命令語のレイテンシー制御のために必要なレジスタの数が急激に増えた。
【０００８】
例えば、５１２Ｍ  ＤＤＲ  ＳＤＲＡＭ(Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ、同期式ＤＲＡＭ)でＡＬが８、ＷＬが１０である場合、１６ビットのアドレス信号の各ビットに対してＡＬ用レジスタ８個及びＷＬ用レジスタ１０個で合計１８個のレジスタが必要となる。また。命令語の各々にＡＬ用レジスタ８個をさらに必要とする。この場合に、外部から印加される命令語数が、例えば、/ＷＥ、/ＣＳ、/ＲＡＳ、/ＣＡＳ、/ＯＥとして合計５個とすれば、アドレスと命令語のレイテンシー制御のために必要な合計レジスタの数は１８*１６＋８*５＝２４８個になる。レジスタの数が２００個を超えるにつれてレジスタが占める面積が増加し、またルーティングが複雑になる。バースト長(ｂｕｒｓｔ  ｌｅｎｇｔｈ)を考慮すれば、各アドレス信号当り必要なレジスタの数はさらに増加する。バースト長は、一つの書き込み(あるいは、読出)命令に応答してデータ入出力ピン当り連続して入(出)力されるデータビット数である。ＤＤＲ２のようにデータ入出力ピン当り一クロックサイクルの間、二つのビットのデータが入出力されるメモリ素子では(バースト長/２)に対応するクロックサイクルほどアドレスをさらに遅延する必要があるので、各アドレス信号当り(バースト長/２)に対応するレジスタの数がさらに必要である。
【０００９】
したがって、レイテンシー制御回路１５００の大きさが増加するにつれて回路に入力されるクロック信号のラインが長くなってクロック信号の遅延時間が増加する。
【００１０】
半導体メモリ装置、特にＤＲＡＭ(Ｄｙｎａｍｉｃ  ＲＡＭ:ＤＲＡＭ)は速かに書き込み及び読み出しを行い、活性状態のバンクを閉じるためにビットラインを所定の電圧で充電するプリチャージ動作を実行する。活性状態になったバンクの新しい列(ｒｏｗ)を開く前に、活性状態になったバンクはプリチャージ動作が行わなければならない。すなわち、ビットラインを介してメモリセルにデータを書き込むかメモリセルのデータを読み出すと、ビットラインの電位が変化しうる。したがって、データの書き込みあるいは読み出し動作が行った後にビットラインを所定の電圧レベルにプリチャージすることが必要である。
【００１１】
プリチャージ動作は、プリチャージ命令または自動プリチャージ機能を用いて実行される。書き込み動作後、プリチャージ動作もプリチャージ命令または自動プリチャージ機能を使って実行されるが、書き込み命令後に別途のプリチャージ命令を下してプリチャージ動作を実行すれば、システム内のバスラインを介して伝送されるデータがないアイドル(ｉｄｌｅ)区間が存在してデータバスラインの伝送効率が落ちる。したがって、自動プリチャージ機能を使ってプリチャージ動作が実行されることが一般的である。
【００１２】
一般的に、ライトオートプリチャージ機能は、外部(例えば、メモリコントローラ)から書き込み命令(ｗｒｉｔｅ  ｃｏｍｍａｎｄ)が印加される時、ともに入力される所定の信号(例えば、アドレス信号の特定ビットであるＡ１０)をハイレベルにして定義されるライトオートプリチャージ命令に応答して実行される。
【００１３】
すなわち、ＤＲＡＭは、外部から書き込み命令とともにハイレベルを有する所定信号(アドレス信号の特定ビットであるＡ１０)が入力されれば、ここに応答して内部的にライトオートプリチャージ命令を生成し、ライトオートプリチャージ動作を実行する。生成されたライトオートプリチャージ命令に基づいて先に書き込み命令が実行される。書き込み命令では、バースト書き込みシーケンスの最後のデータがメモリアレイに保存されるまでプリチャージ動作は実行されず、メモリアレイに最後のデータが保存されて所定時間が経った後、プリチャージ動作が実行される。
【００１４】
上記の所定の時間は、ライト（書き込み）回復時間ｔＷＲとしてデータが十分に安定的にメモリセルに書き込みされうる最小時間である。ライト回復時間ｔＷＲは、約１５ｎｓ(１０Ｅ-９秒)で一定である。したがって、メモリアレイにデータが書き込みされた時点からライト回復時間ｔＷＲ後にプリチャージ動作が行わなければならない。このために、ライトオートプリチャージ命令を遅延しなければならない。
【００１５】
図２５は、ライトオートプリチャージ命令をライト回復時間ほど遅延させるための従来の自動プリチャージ制御回路２１００を示す。
【００１６】
自動プリチャージ制御回路２１００は、バンク数が８個であり、動作周波数１.６ＧＨｚであるＤＤＲ３(Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ３)ＤＲＡＭの自動プリチャージ動作を制御する回路である。したがって、ＤＤＲ３  ＤＲＡＭに印加されるクロック信号の周波数は８００ＧＨｚであり、クロック信号の周期が１.２５ｎｓであるために、自動プリチャージ命令を１５ｎｓ(ｔＷＲ)に対応するクロック信号の１２クロックサイクルほど遅延しなければならない。
【００１７】
図２５を参照すれば、自動プリチャージ制御回路２１００は、プリチャージサブ信号生成部２１１０及びプリチャージメイン信号生成部２１２０を備える。
【００１８】
プリチャージサブ信号生成部２１１０は、デコーダ２１１１及び論理積素子アレイ２１１２を備える。デコーダ２１１１は、バンクアドレス信号ｄＢＡ０〜ｄＢＡ２に基づいて８個のバンクに対応する第１プリチャージサブ信号ＢＡＮＫ０〜ＢＡＮＫ７を出力する。論理積素子アレイ２１１２は、並列に連結された８個の論理積素子を備え、第１プリチャージサブ信号ＢＡＮＫ０〜ＢＡＮＫ７とライトオートプリチャージ命令信号ｄＷＡＰとを論理積演算して第２プリチャージサブ信号ＦＡＰ０〜ＦＡＰ７を出力する。
【００１９】
プリチャージメイン信号生成部２１２０は、レジスタアレイを備え、レジスタアレイはプリチャージサブ信号生成部２１１０から出力された第２プリチャージサブ信号ＦＡＰ０〜ＦＡＰ７の中で対応する信号を遅延させ、各々対応するバンクにプリチャージメイン信号ＰＡＰＢ０〜ＰＡＰＢ７を出力する。プリチャージメイン信号ＰＡＰＢ０〜ＰＡＰＢ７に基づいてプリチャージ動作は実行される。
【００２０】
レジスタアレイは、第２プリチャージサーブ信号ＦＡＰ０〜ＦＡＰ７を書き込み回復時間ほど遅延させるために、各々が内部クロック信号ＰＣＬＫに応答する１２個のレジスタが直列に連結されている。  
したがって、自動プリチャージ制御回路２１００は、バンク数(ここでは、８)と書き込み回復時間(ｔＷＲ＝１５ｎｓ)に対応する内部クロック信号ＰＣＬＫのクロックサイクル数である１２を乗算した９６個のレジスタを必要とする。このようにレジスタ数は、バンク数とクロック信号との周期に密接な関連がある。メモリ装置の動作周波数は、徐々に高くなり、クロック信号の周期は短くなっているのでる、書き込み回復時間(ｔＷＲ＝１５ｎｓ)に対応する内部クロック信号ＰＣＬＫのクロックサイクル数が増加する。したがって、ライトオートプリチャージ命令を実行するためのレジスタ数が大幅に増加する。
【００２１】
レジスタ数の増加によってレイアウトで占める面積が増加するだけでなく、各レジスタに入力される内部クロック信号ＰＣＬＫの負荷(ｌｏａｄｉｎｇ)が増加されるために電流消費量も大幅に増加する。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、上記の従来技術の問題点を解決し、レイテンシー制御のためのレジスタの数を減少させることでレジスタ数の増加によるルーティングの複雑度、回路面積の増加及びクロック信号の遅延を改善する、レイテンシー制御回路及びその方法を提供することである。
【００２３】
本発明の他の目的は、前記制御回路を備える半導体メモリ装置及び前記半導体メモリ装置の動作方法を提供することである。
【００２４】
本発明のまた他の目的は、レジスタ数を減少してレイアウトで小さな面積を占めながら、内部クロック信号の負荷を減少させ、電流消費量を減らしうる自動プリチャージ制御回路、その方法及び前記自動プリチャージ制御回路を備える半導体メモリ装置を提供することである。
【課題を解決するための手段】
【００２５】
前記のような目的を果たすために本発明の好適な一実施形態に係るレイテンシー制御回路は、基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、前記少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、前記複数のスレーブユニットの各々は、前記受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させる。前記のような目的を果たすために本発明の好適な一実施形態に係るレイテンシー制御方法は、基準信号及び内部クロック信号に基づいて活性化される少なくとも一つの基準信号を受信する段階と、複数の信号を受信し、前記受信された複数の信号のうち少なくとも一つ及びレイテンシー情報に基づいて出力信号を出力する段階と、を含む。
【００２６】
前記のような目的を果たすために本発明の好適な一実施形態に係る自動プリチャージ制御回路は、ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第１プリチャージ命令遅延引信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、  前記遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える。
【００２７】
前記のような目的を果たすために本発明の好適な一実施形態に係る自動プリチャージ制御方法は、オートプリチャージ制御回路を利用したフリーチャージング動作制御方法であって、実行されるメモリ命令語間の最小時間間隔に基づいてバンクアドレス信号を遅延する段階と、前記遅延されたバンクアドレス信号に基づいて一つ以上のメモリバンクにプリチャーメイン信号を出力する段階と、を含む。
【発明の効果】
【００２８】
本発明によれば、レイテンシー制御回路をマスタとスレーブ構造とにすることによって、スレーブユニットに含まれるレジスタの数がｔＣＣＤあるいはＢＬに比例して顕著に減る。したがって、レイテンシー制御のために必要な合計レジスタの数が顕著に減り、電流消費量が減ってレイアウト面積も減る。
【００２９】
また、前述したように、本発明による半導体メモリ装置の自動プリチャージ制御回路によれば、バンクアドレス信号を遅延させるために命令語間の最小間隔ほど分周されたライトオートプリチャージ命令信号を内部クロック信号の代わりに用いることによって、ライトオートプリチャージ命令を実行するためのレジスタ数を減少させてレイアウトで占める面積が減少し、同時に内部クロック信号の負荷が減少して電流消費量も減少するという効果がある。
【発明を実施するための最良の形態】
【００３０】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００３１】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一の参照符号は、同様の構成要素を示す。
【００３２】
図１は、本発明の好適な一実施形態に係る半導体メモリ装置１００を示すブロック図である。これを参照すれば、半導体メモリ装置１００は、メモリセルアレイ１１０、アドレスバッファ１２０、ローデコーダ１３０、カラムデコーダ１４０、バンクデコーダ１４５、データ入力回路１５０、データ出力回路１６０、クロック回路１７０、命令語検出回路１８０、ＭＲＳ/ＥＭＲＳ(Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ/Ｅｘｔｅｎｄｅｄ  Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ)回路１９０及びレイテンシー制御回路２００を備える。
【００３３】
メモリセルアレイ１１０は、多くのメモリセルがロー(ｒｏｗ)方向とカラム(ｃｏｌｕｍｎ)方向に配列されているデータ保存場所である。データ入力回路１５０を介して入力された入力データＩＤＡＴＡは、アドレス信号ＡＤＤＩに基づいてメモリセルアレイ１１０に書込まれ、アドレス信号ＡＤＤＩに基づいてメモリセルアレイ１１０から読出された出力データＯＤＡＴＡは、データ出力回路１６０を介して外部装置に出力される。データが書込まれるかあるいは読出されるメモリセルを指定するためにアドレス信号ＡＤＤＩがアドレスバッファ１２０に入力される。アドレスバッファ１２０は、外部装置から入力されるアドレス信号ＡＤＤＩを一時的に保存する。ローデコーダ１３０は、アドレスバッファ１２０から出力されたアドレス信号ＡＤＤを受信して、そのアドレス信号ＡＤＤからメモリセルアレイ１１０のローアドレス(ｒｏｗ  ａｄｄｒｅｓｓ)をデコーディングする。カラムデコーダ１４０は、レイテンシー制御回路２００から出力されたカラムアドレス信号ＣＡを受信して、そのアドレス信号ＣＡからメモリセルアレイ１１０のカラムアドレス(ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ)をデコーディングする。バンクデコーダ１４５は、レイテンシー制御回路２００から出力されたバンクアドレス信号ＢＡＬを受信して、メモリーバンクを指定するためのバンクアドレス(ｂａｎｋ  ａｄｄｒｅｓｓ)をデコーディングする。メモリセルアレイ１１０は、バンクアドレスによって指定されたメモリバンクでロー及びカラムアドレスによって指定されたメモリセルからデータを出力するかあるいはメモリセルにデータを書込む。
【００３４】
クロック回路１７０は、外部クロック信号ＥＣＬＫを受信して外部クロック信号ＥＣＬＫから内部クロック信号ＰＣＬＫを発生させる。特に、内部クロック信号ＰＣＬＫは、外部クロック信号ＥＣＬＫのバッファリングされた信号である。
【００３５】
命令語検出回路１８０は、外部から印加される命令信号ＣＭＤ、例えば、/ＷＥ、/ＣＳ、/ＲＡＳ、/ＣＡＳなどの信号を受信し、この信号をデコーディングしてデコーディングされた命令信号(例えば、ＰＷＡ)を出力する。図１では詳しく図示されていないが、命令語検出回路１８０は、命令バッファと命令デコーダとを含むことが望ましい。また、命令語検出回路１８０は、追加レイテンシーＡＬによって命令信号を追加レイテンシーＡＬに該当（対応）するクロックサイクルほど遅延するために、本発明によるレイテンシー制御回路を含むこともできる。これについては後述する。命令語検出回路１８０からデコーディングされた命令信号、例えば、書込み命令信号ＰＷＡなどが出力される。
【００３６】
ＭＲＳ/ＥＭＲＳ回路１９０は、半導体メモリ装置１００の動作モードを指定するためのＭＲＳ/
ＥＭＲＳ命令ＭＲＳ＿ＣＭＤ及びアドレス信号ＡＤＤに応答して内部のモードレジスタを設定する。入力レイテンシー、すなわち書込みレイテンシーＷＬ及び追加レイテンシー(Ａｌｉ、ｉは正の整数)もＭＲＳ/ＥＭＲＳ命令ＭＲＳ＿ＣＭＤによってモードレジスタに設定されうる。ＭＲＳ/ＥＭＲＳ  回路１９０は、設定された書込みレイテンシーＷＬ情報に基づいて書込みレイテンシー信号ＷＬｉを出力し、また設定された追加レイテンシーＡＬ情報に基づいて追加レイテンシー信号ＡＬｊを出力する。
【００３７】
レイテンシー制御回路２００は、ＭＲＳ/ＥＭＲＳ回路１９０から書込みレイテンシー信号(Ｗｌｉ、ｉは正の整数)とアドレスバッファ１２０からアドレス信号ＡＤＤとを受信し、書込みレイテンシー信号(Ｗｌｉ、ｉは正の整数)に従って適切な時点にカラムアドレス信号ＣＡ及びバンクアドレス信号ＢＡＬが発生されるように制御する。レイテンシー制御回路２００は、  ＭＲＳ/ＥＭＲＳ回路１９０から追加レイテンシー信号(Ａｌｊ、ｊは正の整数)をさらに受信して、書込みレイテンシー信号(Ｗｌｉ、ｉは正の整数)と追加レイテンシー信号(Ａｌｊ、ｊは正の整数)に従ってカラムアドレス信号ＣＡ及びバンクアドレス信号ＢＡＬの発生時点を制御することもできる。
【００３８】
図２は、本発明の好適な第１実施形態に係るレイテンシー制御回路２００を示すブロック図でる。
【００３９】
図１及び図２を参照すれば、本発明の好適な第１  実施形態に係るレイテンシー制御回路２００は、マスタユニット２１０と複数のスレーブユニット２２０、２２１、ないし２２ｎ、２３０とを含む。第１実施形態によるレイテンシー制御回路２００は、レイテンシー情報に基づいて、具体的には、書込みレイテンシー信号(Ｗｌｉ、ｉは正の整数)に従ってカラムアドレス信号ＣＡ及びバンクアドレス信号ＢＡＬの発生時点を制御する。すなわち、書込み命令信号ＰＷＡが活性化される時点を基準として、アドレス信号をレイテンシー情報に基づいたクロックサイクルほど遅延することでカラムアドレス及びバンクアドレスの発生(活性化)時点を調節する。
【００４０】
マスタユニット２１０は、内部クロック信号ＰＣＬＫ、書込み命令信号ＰＷＡ及び書込みレイテンシー信号ＷＬｉに応答してマスタ信号ＰＷＡ＿ＷＬ５、ＰＷＡ＿ＷＬ１、ＰＷＡ＿ＢＬを発生させる。ここで、書込み命令信号ＰＷＡは、外部から入力される書込み命令に応答して命令語検出回路１８０によって発生する信号である。
【００４１】
図３は、図２に図示されたマスタユニット２１０の一具現例を示す回路図である。
【００４２】
これを参照すれば、マスタユニット２１０は、書込みマスタ信号発生部３１０とバーストマスタ信号発生部３３０とを含む。
【００４３】
書込みマスタ信号発生部３１０は、直列(ｃａｓｃａｄｅあるいはｓｅｒｉｅｓ)に連結される複数のレジスタ３１１〜３１７及び複数のマルチプレクサ３２１〜３２７を含む。本実施形態で各レジスタ３１１〜３１７は、フリップフロップとして具現される。書込みマスタ信号発生部３１０を構成するフリップフロップの数は、書込みレイテンシーの最大値によって決定される。すなわち、書込みレイテンシーＷＬの最大値がＭ(Ｍは、１以上の正の整数)であれば、書込みマスタ信号発生部３１０のフリップフロップはＭ個備えられることが望ましい。本実施形態では、書込みレイテンシーＷＬの最大値は７(Ｍ＝７)であり、バースト長(ｂｕｒｓｔ  ｌｅｎｇｔｈ)は８であると仮定する。しかし、他の実施形態では、ＷＬの最大値が７ではない他の値であり、バースト長も８ではない他の値であり得る。
【００４４】
各フリップフロップ３１１〜３１７のクロック端子ＣＫには、内部クロック信号ＰＣＬＫが入力される。各マルチプレクサ３２１〜３２６は、対応する書込みレイテンシー信号(Ｗｌｉ、ｉ＝１〜Ｍ)に応答して、前のフリップフロップの出力信号と書込み命令信号ＰＷＡとの中の何れか一つを選択して出力する。書込みレイテンシー信号(Ｗｌｉ、ｉ＝１〜Ｍ)は、設定された書込みレイテンシーに基づいて、ＭＲＳ/ＥＭＲＳ回路１９０から出力される信号である。例えば、書込みレイテンシーが７である場合、ＷＬ７のみが第１ロジックレベル(例えば、ロジックハイレベルまたはロジック“１”)で活性化され、残りの信号(Ｗｌｉ、ｉ＝１、２、３、４、５、６)は第２ロジックレベル(例えば、ロジックローレベルまたはロジック“０”)で非活性化されうる。
【００４５】
第１ないし第６マルチプレクサ３２１〜３２６は、対応する書込みレイテンシー信号(Ｗｌｉ、ｉ＝１〜６)が活性化された場合には、書込み命令信号ＰＷＡを選択して出力し、対応する書込みレイテンシー信号(Ｗｌｉ、ｉ＝１〜６)が非活性化された場合には、前のフリップフロップの出力信号を選択して出力する。第７マルチプレクサ３２７は、対応する書込みレイテンシー信号ＷＬ７が活性化された場合には、書込み命令信号ＰＷＡを選択して出力し、対応する書込みレイテンシー信号ＷＬ７が非活性化された場合には、ローレベル第２ロジックレベル(例えば、ロジック“０”)を出力する。
【００４６】
各フリップフロップ３１１〜３１７は、入力された信号を内部クロック信号ＰＣＬＫに同期して出力信号として出力する。説明の便宜上、第１フリップフロップ３１１の出力信号ＰＷＡ＿ＷＬ１を第１書込みマスタ信号といい、第５フリップフロップ３１５の出力信号ＰＷＡ＿ＷＬ５を第２書込みマスタ信号という。
【００４７】
したがって、書込みマスタ信号発生部３１０は、書込み命令信号ＰＷＡを決まった遅延期間(例えば、内部クロック信号ＰＣＬＫの整数倍、すなわち内部クロック信号ＰＣＬＫの一周期(一クロックサイクル、ｔＣＫの整数倍)遅延させ、遅延された信号の中に所定の信号を書込みマスタ信号ＰＷＡ＿ＷＬ１、ＰＷＡ＿ＷＬ５として出力する。書込みマスタ信号ＰＷＡ＿ＷＬ１、ＰＷＡ＿ＷＬ５は、ｔＣＣＤほどの間隔を有しうる。ｔＣＣＤとは、ＣＡＳ命令語と次のＣＡＳ命令語間のディレイ(ＣＡＳ  ｔｏ  ＣＡＳ  ｃｏｍｍａｎｄ  ｄｅｌａｙ)である。すなわち、ｔＣＣＤとは、命令語間の最小間隔をクロックサイクルｔＣＫ数で表したものである。一般的に、ｔＣＣＤは、半導体装置の製造前に既に決定され、(ＢＬ/２)と一致する場合が多い。ＢＬは、バースト長(ｂｕｒｓｔ  ｌｅｎｇｔｈ)を意味する。そして、ｔＣＫは、内部クロック信号ＰＣＬのクロックサイクル数を表わす単位として使われる。すなわち、１ｔＣＫは、内部クロック信号ＰＣＬＫの一クロックサイクル(一周期)を意味する。
【００４８】
書込みレイテンシーが７である場合には、書込み命令信号ＰＷＡは第７フリップフロップ３１７の入力信号として入力されて、第６、第５、第４、第３、第２及び第１フリップフロップ３１６、３１５、３１４、３１３、３１２、３１１を順次経由する。したがって、第２書込みマスタ信号ＰＷＡ＿ＷＬ５は、書込み命令信号ＰＷＡに比べて約３ｔＣＫほど遅延されて発生し、第１書込みマスタ信号ＰＷＡ＿ＷＬ１は、書込み命令信号ＰＷＡに比べて書込みレイテンシーに対応するクロックサイクル(例えば、すなわち７ｔＣＫまたはクロックサイクル)ほど遅延されて発生する。
【００４９】
書込みレイテンシーが６であるの場合には、書込み命令信号ＰＷＡは第６フリップフロップ  ３１６の入力信号として入力されて、第５、第４、第３、第２及び第１フリップフロップ３１５、３１４、３１３、３１２、３１１を順次経由する。したがって、第２書込みマスタ信号ＰＷＡ＿ＷＬ５は、書込み命令信号ＰＷＡに比べて約２ｔＣＫまたはクロックサイクルほど遅延されて発生し、第１書込みマスタ信号ＰＷＡ＿ＷＬ１は、書込み命令信号ＰＷＡに比べて書込みレイテンシーに対応するクロックサイクル(例えば、６ｔＣＫまたはクロックサイクル)ほど遅延されて発生する。
【００５０】
書込みレイテンシーが異なる値(例えば、５、４、３、２あるいは１)に設定された場合にも、書込みマスタ信号発生部３１０の動作は、前述した書込みレイテンシーが７、６である場合と同一である。但し、書込みレイテンシーが４、３、２、あるいは１である場合には、書込み命令信号ＰＷＡは第４、第３、第２あるいは第１  フリップフロップ３１４、３１３、３１２、３１１の入力信号として入力されるので、第２書込みマスタ信号ＰＷＡ＿ＷＬ５は発生または活性化(例えば、第１ロジックレベルで設定)されず、第１書込みマスタ信号ＰＷＡ＿ＷＬ１のみ発生または活性化される。
【００５１】
バーストマスタ信号発生部３３０の構成から分かるように、バーストマスタ信号発生部３３０も一つ以上のレジスタ３３１〜３３４を含む。本実施形態では、各レジスタ３３１〜３３４はフリップフロップとして具現される。
【００５２】
バーストマスタ信号発生部３３０を構成するフリップフロップの数は、バースト長(Ｂｕｒｓｔ  Ｌｅｎｇｔｈ、ＢＬ)によって決定される。具体的には、バーストマスタ信号発生部３３０のフリップフロップの数は、(ＢＬ/２)であることが望ましい。本実施形態ではＢＬ＝８であるので、バーストマスタ信号発生部３３０のフリップフロップの数は４である。説明の便宜上、各フリップフロップ３３１〜３３４を第８ないし第１１フリップフロップという。第８ないし第１１フリップフロップ３３１〜３３４のクロック端子ＣＫには、内部クロック信号ＰＣＬＫが入力される。
【００５３】
第８ないし第１１フリップフロップ３３１〜３３４は、直列に連結されて、前の(ｐｒｅｖｉｏｕｓ)または先行(ｐｒｅｃｅｄｉｎｇ)するフリップフロップの出力信号を受信する。第８フリップフロップ３３１は、第１フリップフロップ３１１の出力信号である第１書込みマスタ信号ＰＷＡ＿ＷＬ１を受信し、第９フリップフロップ３３２は、第８フリップフロップ３３１の出力信号を受信し、第１０フリップフロップ３３３は、第９フリップフロップ３３２の出力信号を受信し、第１１フリップフロップ３３４は、第１０フリップフロップ３３３の出力信号を受信する。そして、第１１フリップフロップ３３４の出力信号がバーストマスタ信号ＰＷＡ＿ＢＬとして出力される。
【００５４】
したがって、バーストマスタ信号発生部３３０は、書込みマスタ信号発生部３１０の最終出力信号、すなわち、第１書込みマスタ信号ＰＷＡ＿ＷＬ１を(ＢＬ/２)ほど遅延してバーストマスタ信号ＰＷＡ＿ＢＬを出力する。結果として、バーストマスタ信号発生部３３０は、書込み命令信号ＰＷＡに比べて書込みレイテンシーＷＬほど遅延された信号を(ＢＬ/２)ほどさらに遅延して出力する。
【００５５】
図４は、図２に図示されたスレーブユニット(２２ｉ、２３０、ｉ＝０〜ｎ)の一具現例を示す回路図である。スレーブユニット(２２ｉ、２３０、ｉ＝０〜ｎ)は、任意の数のスレーブユニットを表われうる。したがって、図４には、カラムアドレス信号のためのスレーブユニット(２２ｉ、ｉ＝０〜ｎ)一つとバンクアドレス信号のためのスレーブユニット２３０一つのみが図示されているが、カラムアドレス信号とバンクアドレス信号とを構成するビットの数ほどスレーブユニットがさらに備えられうる。アドレス信号ＡＤＤは、カラムアドレス信号Ａとバンクアドレス信号ＢＡとを含む。
【００５６】
カラムアドレス信号Ａとバンクアドレス信号ＢＡは、アドレスバッファ(図１の１２０)の出力信号であるかアドレスバッファ(図１の１２０)の出力信号をラッチ、サンプリングまたは遅延した信号であり得る。
【００５７】
アドレス信号Ａ、ＢＡ、ＣＡあるいはＢＡＬに付く添字(ｉ)あるいは数字は、アドレス信号中の任意の一ビットあるいは特定の一ビットを意味する。また、本実施形態では、一ビットのバンクアドレス信号ＢＡ０のみ図示されているが、バンクアドレス信号が複数のビットで構成されうる。したがって、合計スレーブユニットの数は、カラムアドレスのビット数にバンクアドレスのビット数を加えた個数であることが望ましい。
【００５８】
各スレーブユニット(２２ｉ、２３０、ｉ＝０〜ｎ)は、マスタユニット２１０から出力される複数(ここでは、３である)のマスタ信号ＰＷＡ＿ＷＬ５、ＰＷＡ＿ＷＬ１、ＰＷＬＡ＿ＢＬに応答して、アドレス信号の任意の一ビット信号に対応する遅延アドレスビット信号を発生させる。
【００５９】
図４Ａに図示されたスレーブユニット(２２ｉ、ｉ＝０〜ｎ)と図４Ｂに図示されたスレーブユニット２３０との構成と動作は同一である。但し、図４Ａに図示されたスレーブユニット(２２ｉ、ｉ＝０〜ｎ)は、カラムアドレス信号の任意の一ビット信号(Ａｉ、ｉ＝０〜ｎ)を受信し、受信された信号を書込みレイテンシーを反映して遅延させ、遅延カラムアドレス信号(Ｃａｉ、ｉ＝０〜ｎ)を発生させる。
【００６０】
図４Ｂに図示されたスレーブユニット２３０は、バンクアドレス信号の任意の一ビット信号ＢＡ０を受信し、受信された信号を入力レイテンシーを反映して遅延させ、遅延バンクアドレス信号ＢＡＬ０を発生させる。
【００６１】
カラムアドレス信号のためのスレーブユニット(２２ｉ、ｉ＝０〜ｎ)は、複数(ここでは、３)のフリップフロップ４１１、４１２、４１３とマルチプレクサ４２１とを含む。
【００６２】
第１フリップフロップ４１１のクロック端子ＣＫには、第２書込みマスタ信号ＰＷＡ＿ＷＬ５が入力され、入力端子にはカラムアドレスビット信号Ａｉが入力される。したがって、第１フリップフロップ４１１は、第２書込みマスタ信号ＰＷＡ＿ＷＬ５に応答して入力信号を出力する。第２フリップフロップ４１２のクロック端子ＣＫには、第１書込みマスタ信号ＰＷＡ＿ＷＬ１が入力され、入力端子にはマルチプレクサ４２１の出力信号が入力される。マルチプレクサ４２１は、書込みレイテンシーコード信号ＷＬ＿１２３４に応答してカラムアドレスビット信号と前のフリップフロップ(ここでは、第１フリップフロップ４１１)の出力信号のうち何れか一つを選択して出力する。書込みレイテンシーコード信号ＷＬ＿１２３４は、入力レイテンシーが１ないし４である時は、第１ロジックレベル(例えば、ロジックハイレベルまたはロジック“１”)で活性化され、５以上である時は、第２ロジックレベル(例えば、ロジックローレベル)で非活性化される信号である。第２フリップフロップ４１２は、マルチプレクサ４２１の出力信号を受信し、第１書込みマスタ信号ＰＷＡ＿ＷＬ１に応答して入力信号を出力する。
【００６３】
第３フリップフロップ４１３のクロック端子ＣＫにはバーストマスタ信号ＰＷＡ＿ＢＬが入力され、入力端子には第２フリップフロップ４１２の出力信号が入力される。したがって、第３フリップフロップ４１３は、バーストマスタ信号ＰＷＡ＿ＢＬに応答して入力信号を出力する。第３フリップフロップ４１３の出力信号が遅延カラムアドレスビット信号ＣＡｉとなる。
【００６４】
バンクアドレス信号のためのスレーブユニット２３０の構成と動作は、カラムアドレス信号のためのスレーブユニット(２２ｉ、ｉ＝０〜ｎ)の構成と動作と同一なので、これについての詳細な説明は省略する。
【００６５】
スレーブユニット(２２ｉ、ｉ＝０〜ｎ、２３０)は、結果として、カラム(あるいはバンク)アドレス信号を受信し、マスタユニット２１０から発生するマスタ信号ＰＷＡ＿ＷＬ５、ＰＷＡ＿ＷＬ１、ＰＷＡ＿ＢＬのうち活性化されたマスタ信号に順次応答して、受信されたアドレス信号Ａｉ、ＢＡ０を順次ラッチして出力することによって、最終的には、受信されたアドレス信号をＷＬ＋ＢＬ/２ほど遅延して出力する。
【００６６】
図５Ａは、書込みレイテンシーが６である場合の本発明の好適な第１実施形態に係るレイテンシー制御回路２００の動作を示す信号タイミング図である。図５Ｂは、書込みレイテンシーが４であるの場合の本発明の好適な第１実施形態に係るレイテンシー制御回路２００の動作を示す信号タイミング図である。図５Ａ及び図５Ｂは、０時点から１０時点までの一連の時間単位によって表わされる、クロック信号の進行(ｐｒｏｇｒｅｓｓｉｏｎ)の間の信号遷移を図示する。
【００６７】
０時点で外部から書込み命令ＷＲが入力されれば、書込み命令信号ＰＷＡが発生する。また、書込み命令ＷＲとともに、入力データＤ０〜Ｄ７が書込まれるメモリセルを指定するためのアドレス信号ＡＤＤが入力される。０時点で書込み命令ＷＲ印加後、ｔＣＣＤ間隔を置いて次の命令が印加されうるが、ここでは、説明の便宜上、０時点に印加される一つの書込み命令ＷＲのみを基準として説明する。
【００６８】
まず、図３、図４及び図５Ａをともに参照して、書込みレイテンシーが６であり、ｔＣＣＤが４ｔＣＫである場合のレイテンシー制御回路２００の動作を説明すれば次のようである。
【００６９】
マスタユニット２１０の書込みマスタ信号発生部３１０の動作を見れば、書込みレイテンシーが６であるので、ＷＬ６のみ活性化されて残りのレイテンシー信号(Ｗｌｉ、ｉ＝１、２、３、４、５、７)は非活性化される。したがって、第６マルチプレクサ３２６は、書込み命令信号ＰＷＡを選択して出力し、残りのマルチプレクサ３２５〜３２１は、各々前のフリップフロップ３１６〜３１２の出力信号を選択して出力する。したがって、書込み命令信号ＰＷＡは、第６フリップフロップ３１６に入力され、内部クロック信号ＰＣＬＫに同期して出力される。第５マルチプレクサ３２５は、前のフリップフロップ、すなわち第６フリップフロップ３１６の出力信号を選択して出力し、これにより第５フリップフロップ３１５は、第６フリップフロップ３１６の出力信号を受信する。第５フリップフロップ３１５は、内部クロック信号ＰＣＬＫに応答して入力信号を出力する。残りのマルチプレクサ３２４、３２３、３２２、３２１も前のフリップフロップの出力信号を選択して出力するので、残りのフリップフロップ３２４〜３２１も前のフリップフロップの出力信号を入力されて、内部クロック信号ＰＣＬＫに応答して入力された信号を出力する。第５フリップフロップ３１５の出力信号が第２書込みマスタ信号ＰＷＡ＿ＷＬ５として出力され、第１フリップフロップ３１１の出力信号が第１書込みマスタ信号ＰＷＡ＿ＷＬ１として出力される。
【００７０】
したがって、第２書込みマスタ信号ＰＷＡ＿ＷＬ５は、書込み命令信号ＰＷＡに比べて約２ｔＣＫ遅延されて発生し、第１書込みマスタ信号ＰＷＡ＿ＷＬ１は書込み命令信号ＰＷＡに比べて書込みレイテンシーに対応するクロックサイクル(この例では、ＷＬが６であるので、約６ｔＣＫ)ほど遅延されて発生する。
【００７１】
バーストマスタ信号発生部３３０は、書込みマスタ信号発生部３１０の最終出力信号(第２マスタ信号)を４ｔＣＫほど遅延してバーストマスタ信号ＰＷＡ＿ＢＬを出力する。
【００７２】
スレーブユニット２２ｉ、２３０は、カラム及びバンクアドレス信号Ａ、ＢＡを含むアドレス信号ＡＤＤを第２書込みマスタ信号ＰＷＡ＿ＷＬ５に応答して出力し、第２書込みマスタ信号ＰＷＡ＿ＷＬ５に応答して出力された信号を再び第１書込みマスタ信号ＰＷＡ＿ＷＬ１に応答して出力し、第１書込みマスタ信号ＰＷＡ＿ＷＬ１に応答して出力された信号を最後にバーストマスタ信号ＰＷＡ＿ＢＬに応答して出力することによって、遅延カラム及びバンクアドレス信号ＣＡ、ＢＡＬを発生させる。したがって、遅延カラム及びバンクアドレス信号ＣＡ、ＢＡＬは、アドレス信号ＡＤＤの入力時点(０)から(ＷＬ＋ＢＬ/２)ｔＣＫ、すなわち１０ｔＣＫ後に発生する。
【００７３】
図３、図４及び図５Ｂをともに参照して、書込みレイテンシーが４であり、ｔＣＣＤが４ｔＣＫである場合のレイテンシー制御回路２００の動作を説明すれば次のようである。
【００７４】
マスタユニット２１０の書込みマスタ信号発生部３１０の動作を見れば、書込みレイテンシーが４であるので、ＷＬ４のみ活性化されて残りのレイテンシー信号(Ｗｌｉ、ｉ＝１、２、３、５、６、７)は非活性化される。したがって、第４マルチプレクサ３２４は、書込み命令信号ＰＷＡを選択して出力し、書込み命令信号ＰＷＡは第４フリップフロップ３２４、第３フリップフロップ３２３、第２フリップフロップ３２２、及び第１フリップフロップ３２１を順次経由する。すなわち、書込み命令信号ＰＷＡはまず、第４フリップフロップ３２４によってラッチされ、第４フリップフロップ３２４の出力信号が第３フリップフロップ３２３によってラッチされ、第３フリップフロップ３２３の出力信号が第２フリップフロップ３２２によってラッチされ、第２フリップフロップ３２２の出力信号が第１フリップフロップ３２１によってラッチされて出力される。
【００７５】
したがって、第５フリップフロップ３２５の出力信号である第２書込みマスタ信号ＰＷＡ＿ＷＬ５は、活性化されない。そして、第１フリップフロップ３２１の出力信号である第１書込みマスタ信号ＰＷＡ＿ＷＬ１は、書込みレイテンシーに対応するクロックサイクル、すなわち４ｔＣＫほど遅延されて発生する。
【００７６】
バーストマスタ信号発生部３３０は、書込みマスタ信号発生部３１０の最終出力信号(第２マスタ信号)を４ｔＣＫほど遅延してバーストマスタ信号ＰＷＡ＿ＢＬを出力する。  
スレーブユニット２２ｉ、２３０は、カラム及びバンクアドレス信号Ａ、ＢＡを含むアドレス信号ＡＤＤを第１書込みマスタ信号ＰＷＡ＿ＷＬ１に応答して出力し、第１書込みマスタ信号ＰＷＡ＿ＷＬ１に応答して出力された信号をバーストマスタ信号ＰＷＡ＿ＢＬに応答して出力することによって、遅延カラム及びバンクアドレス信号ＣＡ、ＢＡＬを発生させる。したがって、遅延カラム及びバンクアドレス信号ＣＡ、ＢＡＬは、アドレス信号の入力時点(０)から(ＷＬ＋ＢＬ/２)ｔＣＫ(例えば、８ｔＣＫまたはクロックサイクル)後に発生する。遅延カラム及びバンクアドレス信号ＣＡ、ＢＡＬは、ｔＣＣＤ(４ｔＣＫ)間隔で発生されうるが、図５Ａ及び図５Ｂでは、０時点に入力される一つの書込み命令ＷＲに対応する遅延カラム及びバンクアドレス信号ＣＡ、ＢＡＬのみが図示されている。
【００７７】
図３ないし図５Ｂでは、ｔＣＣＤ＝４、ＢＬ＝８である場合を中心に説明した。
【００７８】
しかし、マスタユニットとスレーブユニットは、ｔＣＣＤ及びＢＬによって変形されうる。
【００７９】
図６及び図７は、図２に図示されたマスタユニット及びスレーブユニットの他の一具現例を各々表わす回路図である。図６及び図７に各々図示されたマスタユニット６１０とスレーブユニット７１０は、ＣＣＤ＝２、ＢＬ＝４である場合の具現例である。
【００８０】
これを参照すれば、図６に図示されたマスタユニット６１０は、図３に図示されたマスタユニット２１０とその構成及び動作が同一である。但し、書込みマスタ信号間の間隔がＣＣＤ(２ｔＣＫ)の整数倍になるようにするために、追加的な書込みマスタ信号ＰＷＡ＿ＷＬ７、ＰＷＡ＿ＷＬ３が出力される。また、ＢＬ＝４であるので、バーストマスタ信号ＰＷＡ＿ＢＬ’は、第１書込みマスタ信号ＰＷＡ＿ＷＬ１からＢＬ/２(２ｔＣＫ)ほど遅延して出力される。したがって、第９フリップフロップ３３２の出力信号がバーストマスタ信号ＰＷＡ＿ＢＬ’として出力される。この場合、第１０及び第１１フリップフロップ３３３、３３４は備えなくても良い。
【００８１】
図７を参照すれば、スレーブユニット７１０は、図４に図示されたスレーブユニット(２２ｉ、ｉ＝０〜ｎ、２３０)に比べて追加的な書込みマスタ信号ＰＷＡ＿ＷＬ７、ＰＷＡ＿ＷＬ３に各々応答するフリップフロップ７１１、７１３が追加される。
【００８２】
スレーブユニット７１０は、マスタユニット６１０から出力される５個のマスタ信号ＰＷＡ＿ＷＬ７、ＰＷＡ＿ＷＬ５、ＰＷＡ＿ＷＬ３、ＰＷＡ＿ＷＬ１、ＰＷＡ＿ＢＬ’の各々に応答するフリップフロップ７１１〜７１５とマルチプレクサ７２１〜７２３とを含む。
【００８３】
マルチプレクサ７２１〜７２３は、各々対応する書込みレイテンシーコード信号ＷＬ＿５６、ＷＬ＿３４、ＷＬ＿１２に応答して前のフリップフロップの出力信号とアドレス信号Ａｉ、ＢＡ０とのうち何れか一つを選択して出力する。ＷＬ＿１２、ＷＬ＿３４、ＷＬ＿５６は、書込みレイテンシー情報に基づいて活性化される。例えば、書込みレイテンシーが１または２である時はＷＬ＿１２のみ活性化され、書込みレイテンシーが３または４である時はＷＬ＿３４のみ活性化され、書込みレイテンシーが５または６である時はＷＬ＿５６のみ活性化される。したがって、書込みレイテンシーが１または２である時は、アドレス信号Ａｉ、ＢＡ０はフリップフロップ７１４、７１５によって順次遅延されて遅延カラムあるいはバンクアドレス信号Ｃａｉ、ＢＡＬ０として発生し、書込みレイテンシーが３または４である時はアドレス信号Ａｉ、ＢＡ０はフリップフロップ７１３、７１４、７１５によって順次遅延されて遅延カラムあるいはバンクアドレス信号Ｃａｉ、ＢＡＬ０として発生する。
【００８４】
結果として、スレーブユニット(７２ｉ、ｉ＝０〜ｎ、７３０)は、カラムあるいはバンクアドレス信号Ａｉ、ＢＡ０を受信し、マスタユニット６１０から発生するマスタ信号ＰＷＡ＿ＷＬ７、ＰＷＡ＿ＷＬ５、ＰＷＡ＿ＷＬ３、ＰＷＡ＿ＷＬ１、ＰＷＡ＿ＢＬ’のうち活性化されたマスタ信号に順次応答して、受信されたアドレス信号Ａｉ、ＢＡ０を順次ラッチして出力することによって、最終的には、受信されたアドレス信号を(ＷＬ＋ＢＬ/２)ほど遅延して出力する。
【００８５】
図８は、本発明の好適な第２実施形態に係るレイテンシー制御回路２００’を示すブロック図である。
【００８６】
図８を参照すれば、本発明の好適な第２実施形態に係るレイテンシー制御回路２００’も図２に図示された本発明の好適な第１実施形態に係るレイテンシー制御回路２００’と同様に、マスタユニット８１０と複数のスレーブユニット(８２ｉ、ｉ＝０〜ｎ、８３０)とを含み、書込みレイテンシー信号(Ｗｌｉ、ｉは正の整数)に基づいてカラムアドレス信号ＣＡ及びバンクアドレス信号ＢＡＬの発生時点を制御する。
【００８７】
図９は、図８に図示されたマスタユニット８１０の一具現例を示す回路図である。
【００８８】
これを参照すれば、マスタユニット８１０は、直列に連結される複数(ここでは、８)のレジスタ９１１〜９１８及び複数(ここでは、５)の組合わせ部９２１〜９２５を含む。本実施形態で、各レジスタ９１１〜９１８は、フリップフロップとして具現され、組合わせ部９２１〜９２５は、論理積ゲート(ＡＮＤ  ｇａｔｅ)として具現される。
【００８９】
説明の便宜上、フリップフロップを第１ないし第８フリップフロップ９１１〜９１８と称し、論理積ゲートを第１ないし第５論理積ゲート９２１〜９２５と称する。
【００９０】
第１ないし第８フリップフロップ９１１〜９１８は直列に連結され、そのクロック端子ＣＫには内部クロック信号ＰＣＬＫが入力される。第１フリップフロップ９１１は、書込み命令信号ＰＷＡを入力されて第２ないし第８フリップフロップ９１２〜９１８は、各々前のフリップフロップの出力信号を入力されて、内部クロック信号ＰＣＬＫに同期して入力信号を出力する。したがって、第１ないし第８フリップフロップ９１１〜９１８は、１ないし８ｔＣＫほど遅延された書込み命令信号を発生させる。
【００９１】
第１論理積ゲート９２１は、書込み命令信号ＰＷＡと内部クロック信号ＰＣＬＫとを論理積して第１マスタ信号ＣＬＫ０を発生させる。第２論理積ゲート９２２は、第２フリップフロップ９１２の出力信号(すなわち、２ｔＣＫほど遅延された書込み命令信号)と内部クロック信号ＰＣＬＫとを論理積して第２マスタ信号ＣＬＫ２を発生させる。第３論理積ゲート９２３は、第４フリップフロップの出力信号(すなわち、４ｔＣＫほど遅延された書込み命令信号)と内部クロック信号ＰＣＬＫとを論理積して第３マスタ信号ＣＬＫ４を発生させる。第４論理積ゲート９２４は、第６フリップフロップ９１６の出力信号(すなわち、６ｔＣＫほど遅延された書込み命令信号)と内部クロック信号ＰＣＬＫとを論理積して第４マスタ信号ＣＬＫ６を発生させる。そして、第５論理積ゲート９２５は、第８フリップフロップ９１８の出力信号(すなわち、８ｔＣＫほど遅延された書込み命令信号)と内部クロック信号ＰＣＬＫとを論理積して第５マスタ信号ＣＬＫ８を発生させる。
【００９２】
したがって、マスタユニット８１０は、書込み命令信号ＰＷＡを内部クロック信号ＰＣＬＫの整数倍(クロックサイクルの整数倍)単位で遅延させ、遅延された信号の中に所定の信号をマスタ信号として出力する。マスタ信号は、ｔＣＣＤの整数倍ほどの間隔を有することが望ましい。本実施形態で、ｔＣＣＤは２である場合であって、第１ないし第５マスタ信号ＣＬＫ０、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８は２ｔＣＫ間隔を有する。
【００９３】
図１０は、図８に図示されたスレーブユニットの一具現例を示す回路図である。図１０に図示されたスレーブユニット(８２ｉ、ｉ＝０〜ｎ)は、図９に図示されたマスタユニット８１０の出力信号ＣＬＫ０、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８に応答して動作する。
【００９４】
図１０を参照すれば、スレーブユニット(８２ｉ、ｉ＝０〜ｎ)は、直列に連結される複数(ここでは、５)のレジスタ１０１１〜１０１５、複数(ここでは、５)のスィッチ１０２１〜１０２５及び出力ラッチ１０３０を含む。本実施形態で、各レジスタ１０１１〜１０１５はフリップフロップとして具現され、各スィッチ１０２１〜１０２５は伝送ゲートとして具現される。
【００９５】
スレーブユニット(８２ｉ、ｉ＝０〜ｎ)は、マスタユニット８１０から出力される複数(ここでは、５である)のマスタ信号ＣＬＫ０、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８に応答して、アドレス信号の任意の一ビット信号(Ａｉ、ｉ＝０〜ｎ)に対応する遅延アドレスビット信号(Ｃａｉ、ｉ＝０〜ｎ)を発生させる。
【００９６】
さらに具体的に記述すれば、第１ないし第５フリップフロップ１０１１〜１０１５は、各々第１ないし第５マスタ信号ＣＬＫ０、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８をクロック端子ＣＫの入力信号として受信する。第１フリップフロップ１０１１は、アドレス信号Ａｉを受信して、第１マスタ信号ＣＬＫ０に応答して出力する。第２ないし第５フリップフロップ１０１２〜１０１５は、各々前のフリップフロップ１０１１〜１０１４の出力信号を受信して、第２ないし第５マスタ信号ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８に応答して出力する。
【００９７】
第１ないし第５マスタ信号ＣＬＫ０、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８が２ｔＣＫ間隔を有する信号であるので、第１ないし第５フリップフロップ１０１１〜１０１５は、受信されたアドレス信号Ａｉに比べて０、２、４、６、８ｔＣＫずつ遅延されたアドレス信号Ａｉ＿１２、Ａｉ＿３４、Ａｉ＿５６、Ａｉ＿７８、Ａｉ＿９１０を各々発生する。
【００９８】
第１ないし第５フリップフロップの出力信号Ａｉ＿１２、Ａｉ＿３４、Ａｉ＿５６、Ａｉ＿７８、Ａｉ＿９１０は、各々第１ないし第５スィッチ１０２１〜１０２５を介して選択的に出力ラッチ１０３０に伝達される。第１ないし第５スィッチ１０２１〜１０２５は、各々対応する書込みレイテンシーコード信号ＷＬ＿１２、ＷＬ＿３４、ＷＬ＿５６、ＷＬ＿７８、ＷＬ＿９１０に応答して開閉される。
【００９９】
書込みレイテンシーコード信号ＷＬ＿１２、ＷＬ＿３４、ＷＬ＿５６、ＷＬ＿７８、ＷＬ＿９１０は、書込みレイテンシー信号ＷＬに基づいて活性化される。例えば、書込みレイテンシーが１または２である時はＷＬ＿１２のみ活性化され、書込みレイテンシーが３または４である時はＷＬ＿３４のみ活性化され、書込みレイテンシーが５または６である時はＷＬ＿５６のみ活性化される。本実施形態では、書込みレイテンシーが９であると仮定する。したがって、ＷＬ＿９１０が活性化されて、第５フリップフロップの出力信号(Ａｉ＿９１０)が出力ラッチ１０３０に伝達される。出力ラッチ１０３０の前端に、第１ないし第５スィッチ１０２１〜１０２５から出力される信号を一時的にラッチするための臨時ラッチ(図示せず)がさらに備えられうる。出力ラッチ１０３０は、ラッチクロック信号ＬＣＬＫに応答して入力信号を遅延アドレス信号ＣＡｉとして出力する。ラッチクロック信号ＬＣＬＫは、書込み命令ＷＲをＷＬ(あるいは、ＷＬ＋ＡＬ)ほど遅延された信号を内部クロック信号ＰＣＬＫと組合わせて得られる信号である。したがって、ラッチクロック信号ＬＣＬＫは、書込み命令ＷＲをＷＬあるいはＷＬ＋ＡＬほど遅延されて発生する。
【０１００】
結果として、スレーブユニット(８２ｉ、ｉ＝０〜ｎ)は、カラムアドレス信号Ａｉを受信し、マスタユニット８１０から発生するマスタ信号ＣＬＫ０、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８に順次応答して、受信されたアドレス信号Ａｉを順次出力することによって、最終的には、受信されたカラムアドレス信号Ａｉを書込みレイテンシーほど遅延して出力する。図１０に図示されたスレーブユニット(８２ｉ、ｉ＝０〜ｎ)がバンクアドレス信号にも適用されうる。
【０１０１】
スレーブユニット(８２ｉ、ｉ＝０〜ｎ)を構成するフリップフロップの数及びスィッチの数は書込みレイテンシーの最大値によって変わることがあり、ｔＣＣＤによって変わることもある。
【０１０２】
図９及び図１０に図示されたマスタユニット８１０とスレーブユニット(８２ｉ、ｉ＝０〜ｎ)は、ｔＣＣＤが２である場合である。ｔＣＣＤが４である場合には、マスタユニット８１０から出力されるマスタ信号の間隔は４ｔＣＫであることが望ましい。したがって、図９に図示されたマスタユニット８１０から第１、第３、第５マスタ信号ＣＬＫ０、ＣＬＫ４、ＣＬＫ８のみ出力され、第２、第４マスタ信号ＣＬＫ２、ＣＬＫ６は出力される必要がない。この場合、スレーブユニット(８２ｉ、ｉ＝０〜ｎ)で第２、第４マスタ信号ＣＬＫ２、ＣＬＫ６を受信するフリップフロップ１０１２、１０１４は不要であるので、スレーブユニットを構成するフリップフロップの数はさらに減る。
【０１０３】
図１１は、書込みレイテンシーが９である場合の本発明の好適な第２実施形態に係るレイテンシー制御回路２００’の動作を示す信号タイミング図である。図９、図１０及び図１１をともに参照して、レイテンシー制御回路２００’の動作を説明すれば次のようである。
【０１０４】
０時点で外部から書込み命令ＷＲが入力されれば、書込み命令信号ＰＷＡが発生する。また、書込み命令ＷＲとともにアドレス信号ＡＤＤが入力される。
【０１０５】
書込み命令信号ＰＷＡと内部クロック信号ＰＣＬＫとを組合わせて第１マスタ信号ＣＬＫ０が発生する。そして、２、４、６、８ｔＣＫほど遅延された書込み命令信号と内部クロック信号ＰＣＬＫとを各々組合わせて第２、３、４、５マスタ信号ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８が発生する。
【０１０６】
スレーブユニット(８２ｉ、ｉ＝０〜ｎ)は、受信されたアドレス信号Ａｉをマスタユニット８１０から発生するマスタ信号ＣＬＫ０、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８に順次応答して出力することによって、受信されたアドレス信号Ａｉに比べて０、２、４、６、８ｔＣＫずつ遅延されたアドレス信号Ａｉ＿１２、Ａｉ＿３４、Ａｉ＿５６、Ａｉ＿７８、Ａｉ＿９１０を各々発生させる。図１１では、受信されたアドレス信号Ａｉに比べて４、６、８ｔＣＫずつ遅延されたアドレス信号Ａｉ＿５６、Ａｉ＿７８、Ａｉ＿９１０が図示される。
【０１０７】
遅延されたアドレス信号のうち一つ(Ａｉ＿９１０)がラッチクロック信号ＬＣＬＫに応答してラッチされて遅延アドレス信号ＣＡｉとして発生する。遅延アドレス信号ＣＡｉは、ｔＣＣＤ(２ｔＣＫ)間隔に発生されうるが、図１１では０時点に入力される一つの書込み命令ＷＲに対応する遅延アドレス信号ＣＡｉのみが図示されている。
【０１０８】
前述した実施形態によるレイテンシー制御回路２００、２００’は、レイテンシー情報、特に書込みレイテンシー情報によってアドレスを遅延するかアドレスの発生時点を制御する。しかし、本発明の好適なレイテンシー制御回路は、レイテンシー情報によって命令語を遅延するか、命令信号の発生時点を制御するのに適用されうる。
【０１０９】
図１２は、図１に図示された命令語検出回路の一具現例１８０を示すブロック図である。これを参照すれば、命令語検出回路１８０は、命令バッファ１２１０と命令デコーダ１２２０とを含む。半導体メモリ装置１００が図１２に図示された命令語検出回路１８０を含む場合は、命令信号に対して本発明の好適なレイテンシー制御方法を適用しない場合である。
【０１１０】
図１３は、図１に図示された命令語検出回路の他の一具現例１８０’を示すブロック図である。これを参照すれば、命令語検出回路１８０’は、命令バッファ１２１０、命令信号のためのレイテンシー制御回路１３００及び命令デコーダ１２２０を含む。半導体メモリ装置１００が図１３に図示された命令語検出回路１８０’を含む場合は、命令信号に対して本発明の好適なレイテンシー制御方法を適用する場合である。
【０１１１】
命令信号のためのレイテンシー制御回路１３００は、追加レイテンシー信号(Ａｌｊ、ｊは正の整数)に基づいて命令信号(ＣＭＤ、例えば、/ＷＥ、/ＣＳ、/ＣＡＳ)の内部発生時点を制御する。すなわち、命令信号のためのレイテンシー制御回路１３００は、追加レイテンシー信号(Ａｌｊ、ｊは正の整数)に基づいて命令信号(ＣＭＤ、例えば、/ＷＥ、/ＣＳ、/ＣＡＳ)を遅延する。
【０１１２】
命令信号のためのレイテンシー制御回路１３００の一具現例が図１４に図示される。
【０１１３】
図１４を参照すれば、レイテンシー制御回路１３００は、図２あるいは図８に図示されたレイテンシー制御回路２００、２００’と同様に、マスタユニット１３１０と複数のスレーブユニット(１３２ｉ、ｉ＝  ０〜ｋ)とを含む。
【０１１４】
マスタユニット１３１０は、内部クロック信号ＰＣＬＫ、命令基準信号ＩＮＣＭＤ及び追加レイテンシー信号ＡＬｉに応答して一つ以上のマスタ信号ＭＣＬＫを発生させる。命令基準信号ＩＮＣＭＤは、マスタユニット１３１０が内部クロック信号ＰＣＬＫの整数倍(クロックサイクルの整数倍)間隔を有するマスタ信号ＭＣＬＫを発生させるのに基準となる信号である。命令基準信号ＩＮＣＭＤは、外部から半導体メモリ装置１００に命令信号が印加される時、必ずしも活性化される/ＣＳ信号であるか、これに基づいた信号であることが望ましい。
【０１１５】
スレーブユニット(１３２ｉ、ｉ＝０〜ｋ)は、対応する命令信号/ＷＥ、/ＣＳ、…、/ＣＡＳをマスタユニット２１０から発生する一つ以上のマスタ信号ＭＣＬＫＬに順次応答してラッチして出力することによって、最終的に、受信された命令信号/ＷＥ、/ＣＳ、…、/ＣＡＳをＡＬほど遅延して出力する。
【０１１６】
マスタユニット１３１０とスレーブユニット(１３２ｉ、ｉ＝０〜ｋ)は、前述したマスタユニット２１０、６１０、あるいは８１０とスレーブユニット(２２ｉ、７１０、あるいは８２ｉ)の構成と各々同様に具現されうる。但し、入出力される信号においては相違する。したがって、マスタユニット１３１０とスレーブユニット(１３２ｉ、ｉ＝０〜ｋ)との詳細な構成及び動作についての説明は省略する。
【０１１７】
本発明の好適な一実施形態に係る命令信号のためのレイテンシー制御回路１３００は、命令デコーダ１２２０前に位置する。しかし、命令信号のためのレイテンシー制御回路１３００が命令デコーダ１２２０後に位置することもできる。すなわち、デコーディングされた命令信号を追加レイテンシーＡＬによって制御することもできる。
【０１１８】
命令信号のためのレイテンシー制御回路１３００が含まれれば、書込み命令信号ＰＷＡは追加レイテンシー情報に基づいて発生する。すなわち、外部から印加される書込み命令に比べてＡＬに対応するクロックサイクル後に書込み命令信号ＰＷＡが発生(活性化)する。したがって、ＡＬに対応して遅延された書込み命令信号ＰＷＡを基準として制御される遅延カラムあるいはバンクアドレス信号ＣＡあるいはＢＡＬは、追加レイテンシー情報及び書込みレイテンシー情報に基づいて発生する。また、書込み命令信号ＰＷＡは、レイテンシー情報と関係なく直ちに発生し、遅延カラムあるいはバンクアドレス信号ＣＡあるいはＢＡＬは追加レイテンシー情報及び書込みレイテンシー情報に基づいて発生されてもよい。
【０１１９】
前述した本発明の好適な実施形態では、レイテンシー回路のマスタユニットから発生する複数のマスタ信号間の間隔が約ｔＣＣＤ間隔を有するように設定されるが、これに限定されるものではない。
【０１２０】
図１５は、本発明の好適な第３実施形態に係るレイテンシー制御回路２００”を示す回路図である。
【０１２１】
本発明の好適な第３  実施形態に係るレイテンシー制御回路２００”は、本発明の好適な他の実施形態に係るレイテンシー制御回路２００、２００’と同様に、マスタユニット４１０とスレーブユニット４２０とを含む。図１５には、便宜上、一つのスレーブユニット４２０のみが図示されるが、アドレス信号のビット数ほどのスレーブユニット４２０が備えられうる。すなわち、レイテンシー制御回路２００”は、マスタユニット４１０から出力される複数のマスタ信号ＣＳｉを共通に受信する複数のスレーブユニットを備える。
【０１２２】
本発明の好適な第３実施形態に係るレイテンシー制御回路２００”は、ｔＣＣＤ＝２、ＢＬ＝４、最大書込みレイテンシーＷＬは７であると仮定した場合の具現例である。
【０１２３】
図１５を参照すれば、マスタユニット４１０は、直列(ｃａｓｃａｄｅあるいはｓｅｒｉｅｓ)に連結される複数のレジスタ４１１〜４１９及び複数のマルチプレクサ３２１〜３２７を含む。本実施形態で各レジスタ４１１〜４１９は、フリップフロップとして具現される。マスタユニット４１０を構成するフリップフロップの数は、書込みレイテンシーＷＬの最大値及びバースト長ＢＬによって決定される。例えば、ＤＤＲ２メモリ装置で、書込みレイテンシーの最大値が  Ｍ(Ｍは、１以上の正の整数)であり、バースト長がＢＬであれば、マスタユニット４１０のフリップフロップは少なくても(ＷＬ＋ＢＬ/２)個備えられることが望ましい。
【０１２４】
マスタユニット４１０の構成は、図３に図示されたマスタユニット２１０の構成と類似している。マスタユニット４１０で“４１０-１”、“４１０-２”に表示された部分は、図３に図示されたマスタユニット２１０で書込みマスタ信号発生部３１０及びバーストマスタ信号発生部３３０に各々対応する。但し、マスタユニット４１０から出力される複数のマスタ信号Ｃｓｉ、例えば、ＣＳ１〜ＣＳ６の間隔がｔＣＣＤの整数倍にならないこともあるという点で差がある。すなわち、マスタユニット４１０から出力される複数のマスタ信Ｃｓｉ、例えば、ＣＳ１〜ＣＳ６のうち隣接するマスタ信号間の間隔は、ｔＣＣＤを超えない範囲内で適切に決定されうる。
【０１２５】
本発明の好適な一実施形態では、マスタ信号間の間隔は(ＢＬ/２-０.５)ｔＣＫ、すなわち、ｔＣＣＤ-０.５ｔＣＫ以下であり得る。０.５ｔＣＫは、フリップフロップを介して信号(例えば、ＰＷＡあるいはＡｉ)を伝達するに当たってマージンを考慮したことである。マージン(０.５ｔＣＫ)は変わりうる。したがって、隣接するマスタ信号間の間隔は(ＢＬ/２-α)ｔＣＫ以下であり、αは０以上であり、  ｔＣＣＤより小さい(望ましくは、１より小さな)実数である。  
このように、マスタ信号間の間隔をｔＣＣＤ間隔ではない(ＢＬ/２-α)ｔＣＫに調節するために、マスタユニットを構成するフリップフロップの内部ノードから信号を出力する必要がある。フリップフロップの構成については詳しく後述される。
【０１２６】
図１５に図示された本発明の好適な一実施形態では、マスタ信号ＣＳｉ間の間隔が(ＢＬ/２-０.５)ｔＣＫ、すなわち、１.５ｔＣＫである。しかし、マスタ信号ＣＳｉ間の間隔がすべて１.５ｔＣＫである必要はなく、１.５、１.０  ｔＣＫなど相異なる間隔を有することもある。また、全体的な遅延時間を適切に調節するために、マスタ信号ＣＳｉ間の間隔のうち少なくとも一つは１.０ｔＣＫ以下(例えば、０.５ｔＣＫ)になることもある。
【０１２７】
スレーブユニット４２０は、複数(ここでは、６)のフリップフロップ４２１〜４２６とマルチプレクサ４３１〜４３５とを含む.
スレーブユニット４２０のフリップフロップ４２１〜４２６は直列に連結され、マスタユニット４１０から出力される複数のマスタ信号ＣＳｉのうち対応する信号に応答して、入力される信号を受信する。スレーブユニット４２０は、書込み命令信号ＰＷＡに応答してアドレス信号ＴＡｉをラッチして出力するためのフリップフロップ４２７をさらに備えうる。アドレス信号ＴＡｉは、アドレスバッファ(図１の１２０)から出力される信号(ＡＤＤ)であり得る。フリップフロップ４２７は、アドレスバッファ(図１の１２０)が次のアドレス信号を出力する前に前のアドレス信号をラッチする役割を果たすことができる。
【０１２８】
マルチプレクサ４３１〜４３５は、各々対応する書込みレイテンシーコード信号ＷＬ＿６７、ＷＬ＿５、ＷＬ＿３４、ＷＬ＿２、ＷＬ＿１に応答して前のフリップフロップの出力信号とアドレス信号Ａｉとのうち何れか一つを選択して出力する。ＷＬ＿６７、ＷＬ＿５、ＷＬ＿３４、ＷＬ＿２、ＷＬ＿１は、書込みレイテンシー情報に基づいて活性化される。例えば、書込みレイテンシーが１である時はＷＬ＿１のみ、書込みレイテンシーが２である時はＷＬ＿２のみ活性化され、書込みレイテンシーが３または４である時はＷＬ＿３４のみ活性化され、書込みレイテンシーが５である時はＷＬ＿５のみ、書込みレイテンシーが６または７である時はＷＬ＿６７のみ活性化される。したがって、書込みレイテンシーが１である時はアドレス信号Ａｉは、フリップフロップ４２２、４２１によって順次遅延されて遅延アドレス信号ＣＡｉとして発生し、書込みレイテンシーが６または７である時はアドレス信号Ａｉはフリップフロップ４２６、４２５、４２４、４２３、４２２及び４２１によって順次遅延されて遅延アドレス信号ＣＡｉとして発生する。
【０１２９】
結果として、スレーブユニット４２０は、アドレス信号Ａｉを受信し、マスタユニット４１０から発生するマスタ信号ＣＳｉのうち活性化されたマスタ信号に順次応答して、受信されたアドレス信号Ａｉを順次ラッチして出力することによって、最終的には、受信されたアドレス信号を(ＷＬ＋ＢＬ/２)ほど遅延して出力する。
【０１３０】
図１６Ａは、書込みレイテンシーＷＬが７であり、バースト長ＢＬが４である場合の本発明の好適な第３実施形態に係るレイテンシー制御回路２００”の動作を示す信号タイミング図である。
【０１３１】
図１５及び図１６Ａをともに参照して、ＷＬが７であり、ｔＣＣＤが２ｔＣＫである場合のレイテンシー制御回路２００”の動作を説明すれば次のようである。
【０１３２】
マスタユニット４１０の動作を見れば、書込みレイテンシーが７であるのでＷＬ７のみ活性化され、残りのレイテンシー信号(Ｗｌｉ、ｉ＝１〜６)は非活性化される。したがって、マルチプレクサ４１９は書込み命令信号ＰＷＡを選択して出力し、残りのマルチプレクサ４１８〜４１１は各々前のフリップフロップ４１９〜４１２の出力信号を選択して出力する。したがって、書込み命令信号ＰＷＡはフリップフロップ４１９に入力されて、内部クロック信号ＰＣＬＫの立ち上がりエッジ(ｒｉｓｉｎｇｅｄｇｅ)に同期して出力される。フリップフロップ４１９の出力信号は、次のフリップフロップ４１８に入力されて内部クロックＰＣＬＫの立ち下がりエッジ(ｆａｌｌｉｎｇｅｄｇｅ)に同期して第１マスタ信号ＣＳ１として出力され、また内部クロックＰＣＬＫの立ち上がりエッジに同期して出力される。フリップフロップ４１８の出力信号は、次のフリップフロップ４１７に入力されて内部クロックＰＣＬＫの立ち上がりエッジに同期して出力される。このような方式で書込み命令信号ＰＷＡは、９個のフリップフロップ(４１９から４１１まで)を経て、約１.５ｔＣＫ間隔で第１ないし第６マスタ信号ＣＳ１〜ＣＳ６が発生する。
【０１３３】
したがって、書込み命令ＷＲ及びアドレス信号ＡＤＤが入力される時点(０)から、約  １.５、３、４.５、６、７.５、８ｔＣＫ後に各々第１ないし第６マスタ信号ＣＳ１〜ＣＳ６が活性化される。
【０１３４】
スレーブユニット４２０は、アドレス信号Ａｉを第１マスタ信号ＣＳ１に応答して出力し、第１マスタ信号ＣＳ１に応答して出力された信号を再び第２マスタ信号ＣＳ２に応答して出力する方式で第１ないし第６マスタ信号ＣＳ１〜ＣＳ６に応答してアドレス信号Ａｉを順次遅延することによって、遅延アドレス信号ＣＡｉを発生させる。したがって、遅延アドレス信号ＣＡｉは、アドレス信号ＡＤＤの入力時点(０)から(ＷＬ＋ＢＬ/２)ｔＣＫ、すなわち９ｔＣＫ後に発生する。
【０１３５】
図１６Ｂは、書込みレイテンシーが１であり、バースト長が４である場合の本発明の好適な第３実施形態に係るレイテンシー制御回路の動作を示す信号タイミング図である。
【０１３６】
図１６Ｂは、書込みレイテンシーＷＬが１であり、バースト長ＢＬが４である場合の本発明の好適な第３  実施形態に係るレイテンシー制御回路２００”の動作を示す信号タイミング図である。
【０１３７】
図１５及び図１６Ｂをともに参照して、ＷＬが１であり、ｔＣＣＤが２ｔＣＫである場合のレイテンシー制御回路２００”の動作を説明すれば次のようである。
【０１３８】
マスタユニット４１０の動作を見れば、書込みレイテンシーが１であるのでＷＬ１のみ活性化され、残りのレイテンシー信号(Ｗｌｉ、ｉ＝２〜７)は非活性化される。したがって、書込み命令信号ＰＷＡはフリップフロップ４１３に入力されて、内部クロック信号ＰＣＬＫの立ち上がりエッジ(ｒｉｓｉｎｇｅｄｇｅ)に同期して出力される。フリップフロップ４１３の出力信号は次のフリップフロップ４１２に入力されて、内部クロックＰＣＬＫの立ち下がりエッジ(ｆａｌｌｉｎｇｅｄｇｅ)に同期して第  ５マスタ信号ＣＳ５に出力されて、また内部クロックＰＣＬＫの立ち上がりエッジに同期して出力される。フリップフロップ４１３の出力信号は次のフリップフロップ４１１に入力されて、内部クロックＰＣＬＫの立ち上がりエッジに同期して出力される。フリップフロップ４１１の出力信号が第５マスタ信号ＣＳ５である。したがって、書込み命令信号ＰＷＡは、３個のフリップフロップ(４１３から４１１まで)を経て、約１.５ｔＣＫ間隔で第５及び第６マスタ信号ＣＳ５、ＣＳ６が発生する。
【０１３９】
したがって、書込み命令ＷＲ及びアドレス信号ＡＤＤが入力される時点(０)から、１.５、３ｔＣＫ後に各々第５及び第６マスタ信号ＣＳ５、ＣＳ６が活性化される。残りのマスタ信号ＣＳ１〜ＣＳ４は活性化されない。
【０１４０】
スレーブユニット４２０は、アドレス信号Ａｉを第５マスタ信号ＣＳ５に応答して出力し、第５マスタ信号ＣＳ５に応答して出力された信号を再び第６マスタ信号ＣＳ６に応答して出力することによって、遅延アドレス信号ＣＡｉを発生させる。したがって、遅延アドレス信号ＣＡｉは、アドレス信号ＡＤＤの入力時点(０)から(ＷＬ＋ＢＬ/２)ｔＣＫ、すなわち、３ｔＣＫ後に発生する。
【０１４１】
図１７Ａ及び図１７Ｂは、各々本発明の好適な一実施形態に係るレイテンシー制御回路に使われるフリップフロップの回路図である。
【０１４２】
図１７Ａを参照すれば、フリップフロップ１７１０は、スィッチ素子ＴＧ１、ＴＧ２及びインバータＩＶ１、ＩＶ２、ＩＶ３を含む。スィッチ素子ＴＧ１、ＴＧ２は、伝送ゲート(ｔｒａｎｓｍｉｓｓｉｏｎｇａｔｅ)として具現されうる。
【０１４３】
第１スィッチ素子ＴＧ１は、クロック信号ＰＣＬＫの第１ロジックレベル(例えば、ロジックロー)に応答して入力信号を受信する。すなわち、第１スィッチ素子ＴＧ１は、クロック信号ＰＣＬＫの第１ロジックレベルの間にオンされて入力信号を受信し、クロック信号ＰＣＬＫの第２ロジックレベル(例えば、ロジックハイ)ではオフされる。インバータＩＶ１、ＩＶ２、ＩＶ３はラッチの役割を果たす。第１スィッチ素子ＴＧ１を介して受信された信号は内部にラッチされ、また、第１出力信号ＯＵＴｆとして出力される。第２スィッチ素子ＴＧ２は、クロック信号ＰＣＬＫの第２ロジックレベルに回答してラッチされた信号を第２出力信号ＯＵＴｒとして出力する。したがって、第１出力信号ＯＵＴｆは、クロック信号ＰＣＬＫの第１エッジ(例えば、立ち下がりエッジ)から出力され、第２出力信号ＯＵＴｒは、クロック信号ＰＣＬＫの第２エッジ(例えば、立ち上がりエッジ)から出力される。したがって、第１出力信号ＯＵＴｆと第２出力信号ＯＵＴｒは、クロック信号ＰＣＬＫの１/２クロックサイクル間隔を有する。
【０１４４】
図１７Ａを参照すれば、図１７Ｂに図示されたフリップフロップ１７２０は、図１７Ａに図示されたフリップフロップ１７１０に比べて、遅延素子１７２１をさらに備える。遅延素子１７２１は、フリップフロップ１７２０の内部ノードの信号(例えば、インバータＩＶ２の出力信号)を所定時間遅延して出力する。したがって、遅延素子１７２１の出力信号ＯＵＴｓは、第２出力信号ＯＵＴｒと所定間隔を有する。遅延素子１７２１の遅延時間を調節することによって、遅延素子１７２１の出力信号ＯＵＴｓと第２  出力信号ＯＵＴｒとの間隔は任意に調節されうる。これにより、マスタ信号間の間隔を調節できる。
【０１４５】
図１８は、本発明の好適な一実施形態に係る半導体メモリ装置２２００を示すブロック図である。
【０１４６】
図１８を参照すれば、半導体メモリ装置２２００は、命令語検出回路２２１０、アドレスバッファ２２２０、複数のバンク２２３０、クロック回路２２４０、レイテンシー制御回路２２５０、及び自動プリチャージ制御回路２３００を備える。
【０１４７】
図１８に図示された半導体メモリ装置２２００は動作周波数が１.６ＧＨｚであり、バンク数が  ８個であり、命令語間の最小間隔(Ｃｏｌｕｍｎ  Ｃｏｍｍａｎｄ  Ｄｅｌａｙ:ＣＣＤ)が４であるＤＤＲ  ３ＤＲＡＭである。半導体メモリ装置２２００の概略的な動作は次のようである。
【０１４８】
命令語検出回路２２１０は、外部から入力された命令信号/ＣＳ、/ＲＡＳ、/ＣＡＳ、/ＷＥ及び所定アドレスビット信号Ａ１０を受信し、受信信号をデコーディングして内部命令信号を出力する。特に、書き込み動作命令とともに所定アドレスビット信号Ａ１０がハイ(Ｈｉｇｈ)に入力されれば、命令語検出回路２２１０はライトオートプリチャージ命令信号ＷＡＰを出力する。
【０１４９】
アドレスバッファ２２２０は、外部から入力されたアドレス(Ａ０〜Ａｎ、ＢＡ０〜ＢＡ２)をバッファリングして、ライトオートプリチャージ命令が実行されるバッファリングされたバンクアドレス(ｂＢＡ０〜ｂＢＡ２:ｂＢＡ)及びメモリセルのアドレスＡＤＤＲＥＳＳを出力する.
複数のバンク２２３０は、各々メモリセルアレイを含み、アドレスバッファ２２２０から出力されたバッファリングされたバンクアドレスｂＢＡ及びメモリセルのアドレスＡＤＤＲＥＳＳに基づいてデータ入出力がなされるデータ保存場所である。また、複数のバンク２２３０の各々は、バッファリングされたバンクアドレスｂＢＡ及びライトオートプリチャージ命令ＷＡＰによって、ライトオートプリチャージ動作が実行される。
【０１５０】
クロック回路２２４０は、外部クロック信号ＥＣＬＫに基づいて内部クロック信号ＰＣＬＫを生成する回路である。
【０１５１】
レイテンシー制御回路２２５０は、内部クロック信号ＰＣＬＫ及びレイテンシー制御信号ＷＬｉに応答してオートプリチャージ命令信号ＷＡＰ及びアドレスバッファ２２２０から出力されたバッファリングされたアドレス信号ｂＢＡとメモリセルのアドレスＡＤＤＲＥＳＳとを所定の時間ほど遅延させる回路である。上記の所定の時間は、あらかじめ設定された書き込みレイテンシーｔＷＬ及びデータバースト区間ｔＢＵＲＳＴに対応する。
【０１５２】
本実施形態で、書き込みレイテンシーｔＷＬは、内部クロック信号ＰＣＬＫの１クロックサイクルであり、データバースト区間ｔＢＵＲＳＴは内部クロック信号ＰＣＬＫの４クロックサイクルであると仮定する。レイテンシー制御回路２２５０から書き込みレイテンシーｔＷＬ及びデータバースト区間ｔＢＵＲＳＴほど遅延されて出力されたバンクアドレス信号(ｄＢＡ０〜ｄＢＡ２:ｄＢＡ)及びメモリセルのアドレス信号ｄＡＤＤＲＥＳＳは、複数のバンク２２３０及び自動プリチャージ制御回路２３００に入力される。したがって、レイテンシー制御回路２２５０にライトオートプリチャージ命令ＷＡＰが入力されてから書き込みレイテンシーｔＷＬ及びデータバースト区間ｔＢＵＲＳＴほどである５クロックサイクルが経った後、複数のバンク２２３０中でバンクアドレス信号ｄＢＡ及びメモリセルのアドレス信号ｄＡＤＤＲＥＳＳによって決定された所定のバンクのセルで書き込み(ＷＲＩＴＥ)動作が実行される。
【０１５３】
レイテンシー制御回路２２５０は、前述した本発明の好適な実施形態に係るレイテンシー制御回路２００、２００’、２００’’または１３００であり得る。
【０１５４】
自動プリチャージ制御回路２３００は、レイテンシー制御回路２２５０から遅延されて出力されたライトオートプリチャージ命令信号ｄＷＡＰ及びバンクアドレス信号ｄＢＡを書き込み回復時間ｔＷＲほど遅延させて複数のバンク２２３０にプリチャージメイン信号(ＰＡＰＢ０〜ＰＡＰＢ７:ＰＡＰＢ)を出力する。したがって、書き込み動作が実行された後、プリチャージ動作が実行される時点を制御する役割を果たす。
【０１５５】
図１９は、本発明の好適な一実施形態に係る自動プリチャージ制御回路２３００のブロック図である。
【０１５６】
図１９を参照すれば、自動プリチャージ制御回路２３００は、プリチャージ命令遅延部２３１０、バンクアドレス遅延部２３２０及びプリチャージメイン信号生成部２３３０を備える。
【０１５７】
プリチャージ命令遅延部２３１０は、内部クロック信号ＰＣＬＫに応答して、ライトオートプリチャージ命令信号ｄＷＡＰが入力される時点から相異なる遅延時間を有してイネーブルされる複数の第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１を出力する。そして、プリチャージ命令遅延部２３１０は、ライトオートプリチャージ命令信号ｄＷＡＰが入力される時点から書き込み回復時間ｔＷＲに対応する内部クロック信号ＰＣＬＫのクロックサイクル数(ここでは、１２)ほど遅延された第２プリチャージ命令遅延信号ｄｄＷＡＰを出力する。
【０１５８】
複数の第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１のイネーブルされる時点間の間隔、すなわち複数の第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１のうち一つの信号と次の信号との間のイネーブルされる時点間隔は、命令語間の最小間隔ｔＣＣＤに対応する内部クロック信号ＰＣＬＫのクロックサイクル数(ＣＣＤ＝４)を超えないことが望ましい。これは、命令語間の最小間隔ｔＣＣＤ(ここでは、４クロックサイクル)単位でバンクアドレス信号ｄＢＡ０、ｄＢＡ１及びｄＢＡ２が変更されうるためである。
【０１５９】
図２０は、図１９に図示されたプリチャージ命令遅延部２３１０の一具現例を示す回路図である。
【０１６０】
図２０を参照すれば、プリチャージ命令遅延部２３１０は、書き込み回復時間ｔＷＲに対応する内部クロック信号ＰＣＬＫのクロックサイクル数ほどのレジスタが直列に連結された第１レジスタアレイ２３１１を備える。本実施形態では、書き込み回復時間ｔＷＲは１５ｎｓであり、内部クロック信号ＰＣＬＫの一サイクル(周期)が１.２５ｎｓであるので、第１レジスタアレイ２３１１は１２(１５/１.２５＝１２)個のレジスタを備える。
【０１６１】
複数の第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１の各々は、第１レジスタアレイ２３１１を構成するレジスタの中で三番目、七番目及び十一番目のレジスタから出力される。
【０１６２】
第２プリチャージ命令遅延信号ｄｄＷＡＰは、第１レジスタアレイ２３１１を構成するレジスタの中で最後のレジスタすなわち、十二番目のレジスタから出力される信号である。
【０１６３】
したがって、複数の第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１及び第２プリチャージ命令遅延信号ｄｄＷＡＰのイネーブルされる時点の間隔は、内部クロック信号ＰＣＬＫの３、４、４及び１クロックサイクルに対応するので、命令語間の最小間隔ｔＣＣＤに対応する内部クロック信号ＰＣＬＫのクロックサイクル数(ＣＣＤ＝４)を超えない。
【０１６４】
バンクアドレス遅延部２３２０は、ライトオートプリチャージ命令信号ｄＷＡＰ及び第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１に応答して、バンクアドレス信号ｄＢＡを遅延させる。
【０１６５】
図２１は、図１９に図示されたバンクアドレス遅延部２３２０の一具現例を示す回路図である。
【０１６６】
図２１を参照すれば、バンクアドレス遅延部２３２０は、第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１の数よりもう一つ多い数のレジスタが直列に連結された第２レジスタアレイ２３２１、２３２２、及び２３２３を備える。
【０１６７】
第２レジスタアレイ２３２１、２３２２、及び２３２３の最初のレジスタは、ライトオートプリチャージ命令信号ｄＷＡＰに応答して、バンクアドレス信号ｄＢＡの中で各々対応するビット信号ｄＢＡ０、ｄＢＡ１及びｄＢＡ２をラッチして出力する。
【０１６８】
そして、第２レジスタアレイ２３２１、２３２２、及び２３２３の最初のレジスタを除外した残りのレジスタは、第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１の中で対応する第１プリチャージ命令遅延信号に応答してすぐ前のレジスタから出力された信号をラッチして出力する。
【０１６９】
バンクアドレス信号ｄＢＡをイネーブルされる時点の間隔が命令語間の最小間隔ｔＣＣＤに対応する内部クロック信号ＰＣＬＫのクロックサイクル数(ＣＣＤ＝４)を超えないプリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿ｄ１１に基づいて遅延させた理由は、ＤＤＲ３の命令語間の最小間隔ｔＣＣＤが内部クロック信号ＰＣＬＫの４クロックサイクルに対応するためである。
【０１７０】
プリチャージメイン信号生成部２３３０は、バンク遅延信号(ｄｄＢＡ０〜ｄｄＢＡ２:ｄｄＢＡ)及び第２プリチャージ命令遅延信号ｄｄＷＡＰに基づいてプリチャージメイン信号ＰＡＰＢを出力する。
【０１７１】
図１９に図示されたプリチャージメイン信号生成部２３３０の一具現例を示す回路図である。
【０１７２】
図１９及び図２２を参照すれば、プリチャージメイン信号生成部２３３０は、デコーダ２３３１及び論理積素子アレイ２３３２を備える。
【０１７３】
デコーダ２３３１は、バンク遅延信号ｄｄＢＡに基づいて、複数のバンク２２３０の各々に対応するプリチャージサブ信号(ＢＡＮＫ０〜ＢＡＮＫ７:ＢＡＮＫ)を出力する。
【０１７４】
論理積素子アレイ２３３２は、プリチャージサブ信号ＢＡＮＫのうち対応する信号と第２プリチャージ命令遅延信号ｄｄＷＡＰとを論理積演算する論理積素子が並列に連結されている。
【０１７５】
第２プリチャージ命令遅延信号ｄｄＷＡＰは、第１レジスタアレイ２３１１の最後のレジスタから出力された信号であって、ライトオートプリチャージ命令信号ｄＷＡＰを内部クロック信号ＰＣＬＫの１２クロックサイクルほど遅延させた信号である。したがって、プリチャージメイン信号生成部２３３０から出力されるプリチャージメイン信号ＰＡＰＢは、ライトオートプリチャージ命令信号ｄＷＡＰが入力された時点から書き込み回復時間ｔＷＲが経った後に出力される。
【０１７６】
図２３は、本発明の好適な一実施形態に係る自動プリチャージ制御回路２３００の動作を示す信号タイミング図である。
【０１７７】
図１８、図１９、図２０、図２１、図２２及び図２３を参照して、自動プリチャージ制御回路２３００の動作を示す信号について説明する。
【０１７８】
外部クロック信号ＥＣＬＫの所定の立ち上がりエッジに同期して外部から書き込み命令ＷＲが命令語間の最小間隔ｔＣＣＤ(ここでは、４クロックサイクル)に入力される。書き込み命令ＷＲは、命令語検出回路２２１０に入力される命令信号/ＣＳ、/ＲＡＳ、/ＣＡＳ、/ＷＥの組合わせによって決定される外部命令であって、書き込み命令ＷＲとともに所定アドレスビット信号Ａ１０がハイ(Ｈｉｇｈ)に入力されれば、ライトオートプリチャージ命令信号ＷＡＰが内部的に発生する。
【０１７９】
書き込み命令ＷＲと同時にアドレスバッファ２２２０に書き込み命令ＷＲが実行されるバンクを選択するためのバンクアドレス(ＢＡ０〜ＢＡ２:ＢＡ)が入力される。
【０１８０】
書き込み命令ＷＲ及びバンクアドレスＢＡが入力された後にレイテンシー制御回路２２５０から書き込みレイテンシーｔＷＬ及びデータバースト区間ｔＢＵＲＳＴほどである５クロックサイクルが遅延された時点でライトオートプリチャージ命令信号ｄＷＡＰがイネーブルされる。このとき、書き込み動作が実行される。
【０１８１】
ｄＢＡ＿ｄ１信号は、バンクアドレス遅延部２３２０の第２レジスタアレイ２３２１、２３２２、及び２３２３を構成する最初のレジスタから出力された信号であって、バッファリングされたバンクアドレス信号ｄＢＡがライトオートプリチャージ命令信号ｄＷＡＰに応答して遅延されて出力される。
【０１８２】
自動プリチャージ制御回路２３００から出力された第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿１１及び第２プリチャージ命令遅延信号ｄｄＷＡＰは、各々がライトオートプリチャージ命令信号ｄＷＡＰがイネーブル(ｅｎａｂｌｅ)された後、内部クロック信号ＰＣＬＫの３番目、７番目及び１１番目のクロックサイクルの立ち上がりエッジに同期して出力される。
【０１８３】
バンクアドレス遅延部２３２０から出力されるバンク遅延信号ｄｄＢＡは、バンクアドレス信号ｄＢＡをライトオートプリチャージ命令信号ｄＷＡＰ及び第１プリチャージ命令遅延信号ｄＷＡＰ＿ｄ３、ｄＷＡＰ＿ｄ７及びｄＷＡＰ＿１１に基づいて遅延された信号であって、バンクアドレス信号ｄＢＡがイネーブルされた後、内部クロック信号ＰＣＬＫの１１番目のクロックサイクルの立ち上がりエッジに同期して出力されることが分かる。
【０１８４】
また、プリチャージメイン信号生成部２３３０から出力されるプリチャージサブ信号ＢＡＮＫは、デコーダ２３３１によってバンク遅延信号ｄｄＢＡがイネーブルされた時点から少し遅延されてイネーブルされることが分かる。
【０１８５】
したがって、プリチャージメイン信号ＰＡＰＢは、第２プリチャージ命令遅延信号ｄｄＷＡＰがイネーブルされた後、内部クロック信号ＰＣＬＫの最初の立ち上がりエッジに同期して出力される。この時点は、ライトオートプリチャージ命令信号ｄＷＡＰがイネーブルされた後で内部クロック信号ＰＣＬＫの１２クロックサイクルが経った時点、すなわちライト回復時間ｔＷＲが経った時点であることが分かる。
【０１８６】
プリチャージメイン信号ＰＡＰＢは、８個のバンクの中でバンクアドレス信号ｄＢＡによって選択された一つのバンク(例えば、ｄＢＡ＝０１１であれば、バンク３が選択)に出力される信号である。
【０１８７】
したがって、本発明の好適な実施形態に係る一実施形態の半導体メモリ装置２２００の自動プリチャージ制御回路２３００は、第１レジスタアレイ２３１１に含まれた１２個のレジスタと第２レジスタアレイ２３２１、２３２２、及び２３２３の各々に含まれた４個のレジスタ、合計２４個(１２＋４*３)のレジスタとを備えながら正常なライトオートプリチャージ動作を制御できる。レジスタ数は、一般的なライトオートプリチャージ命令を実行するための自動プリチャージ制御回路で必要なレジスタ数(例えば、９６個)に比べて非常に少ない数である。
【０１８８】
本発明は、図面に図示された実施形態を参考にして説明したが、これは例示的なものに過ぎず、  当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められるべきである。
【産業上の利用可能性】
【０１８９】
本発明は、半導体メモリ装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【０１９０】
【図１】本発明の好適な一実施形態に係る半導体メモリ装置を示すブロック図である。
【図２】本発明の好適な第１実施形態に係るレイテンシー制御回路を示すブロック図である。
【図３】図２に図示されたマスタユニットの一具現例を示す回路図である。
【図４】図２に図示されたスレーブユニットの一具現例を示す回路図である。
【図５Ａ】書込みレイテンシーが６である場合の本発明の好適な第１実施形態に係るレイテンシー制御回路の動作を示す信号タイミング図である。
【図５Ｂ】書込みレイテンシーが４である場合の本発明の好適な第１実施形態に係るレイテンシー制御回路の動作を示す信号タイミング図である。
【図６】図２に図示されたマスタユニットの他の一具現例を示す回路図である。
【図７】図２に図示されたスレーブユニットの他の一具現例を示す回路図である。
【図８】本発明の好適な第２実施形態に係るレイテンシー制御回路を示すブロック図である。
【図９】図８に図示されたマスタユニットの一具現例を示す回路図である。
【図１０】図８に図示されたスレーブユニットの一具現例を示す回路図である。
【図１１】書込みレイテンシーが９である場合の本発明の好適な第２実施形態に係るレイテンシー制御回路の動作を示す信号タイミング図である。
【図１２】図１に図示された命令語検出回路の一具現例を示すブロック図である。
【図１３】図１に図示された命令語検出回路の他の一具現例を示すブロック図である。
【図１４】本発明の好適な一実施形態に係る命令信号のためのレイテンシー制御回路を示すブロック図である。
【図１５】本発明の好適な第３実施形態に係るレイテンシー制御回路を示す回路図である。
【図１６Ａ】書込みレイテンシーが７であり、バースト長が４である場合の本発明の好適な第３実施形態に係るレイテンシー制御回路の動作を示す信号タイミング図である。
【図１６Ｂ】書込みレイテンシーが１であり、バースト長が４であるの場合の本発明の好適な第３実施形態に係るレイテンシー制御回路の動作を示す信号タイミング図である。
【図１７Ａ】本発明の好適な一実施形態に係るレイテンシー制御回路に使われるフリップフロップの回路図である。
【図１７Ｂ】本発明の好適な一実施形態に係るレイテンシー制御回路に使われるフリップフロップの回路図である。
【図１８】本発明の好適な一実施形態に係る半導体メモリ装置を示すブロック図である。
【図１９】本発明の好適な一実施形態に係る自動プリチャージ制御回路のブロック図である。
【図２０】図１９に図示されたプリチャージ命令遅延部の一具現例を示す回路図である。
【図２１】図１９に図示されたバンクアドレス遅延部の一具現例を示す回路図である。
【図２２】図１９に図示されたプリチャージメイン信号生成部の一具現例を示す回路図である。
【図２３】本発明の好適な一実施形態に係る自動プリチャージ制御回路の動作を示す信号タイミング図である。
【図２４】従来のレイテンシー制御回路を示す回路図である。
【図２５】従来の自動プリチャージ制御回路を示す回路図である。
【符号の説明】
【０１９１】
１００：半導体メモリ装置
１１０：メモリセルアレイ
１２０：アドレスバッファ
１３０：ローデコーダ
１４０：カラムデコーダ
１４５：バンクデコーダ
１５０：データ入力回路
１６０：データ出力回路
１７０：クロック回路
１８０：命令語検出回路
１９０：ＭＲＳ/ＥＭＲＳ回路
２００：レイテンシー制御回路
２１０：マスタユニット
２２０,２２１,２２ｎ,２３０：スレーブユニット
【図１】
0005160770.tif 000002
【図２】
0005160770.tif 000003
【図３】
0005160770.tif 000004
【図４】
0005160770.tif 000005
【図５Ａ】
0005160770.tif 000006
【図５Ｂ】
0005160770.tif 000007
【図６】
0005160770.tif 000008
【図７】
0005160770.tif 000009
【図８】
0005160770.tif 000010
【図９】
0005160770.tif 000011
【図１０】
0005160770.tif 000012
【図１１】
0005160770.tif 000013
【図１２】
0005160770.tif 000014
【図１３】
0005160770.tif 000015
【図１４】
0005160770.tif 000016
【図１５】
0005160770.tif 000017
【図１６Ａ】
0005160770.tif 000018
【図１６Ｂ】
0005160770.tif 000019
【図１７Ａ】
0005160770.tif 000020
【図１７Ｂ】
0005160770.tif 000021
【図１８】
0005160770.tif 000022
【図１９】
0005160770.tif 000023
【図２０】
0005160770.tif 000024
【図２１】
0005160770.tif 000025
【図２２】
0005160770.tif 000026
【図２３】
0005160770.tif 000027
【図２４】
0005160770.tif 000028
【図２５】
0005160770.tif 000029