(57)【特許請求の範囲】
【請求項１】
溝部が延伸して設けられた半導体基板と、
前記溝部の側面に設けられた第１絶縁膜と、
前記溝部に埋め込まれるように設けられた、前記第１絶縁膜と異なる材料からなる第２絶縁膜と、
前記半導体基板の上方に設けられた、前記溝部に交差して延伸するワードラインと、
前記ワードラインの幅方向における中央部下の前記半導体基板上に設けられ、前記溝部で前記ワードラインの延伸方向に分離する、前記第１絶縁膜と異なる材料からなるゲート絶縁膜と、
前記ワードラインの幅方向における両端部下の前記半導体基板上に前記ゲート絶縁膜を挟むように設けられ、前記溝部で前記ワードラインの延伸方向に分離する電荷蓄積層と、を具備し、
前記第１絶縁膜の上面は前記電荷蓄積層の下面より下方に位置し、前記第１絶縁膜上に酸化膜が設けられ、前記電荷蓄積層は前記酸化膜により分離されていることを特徴とする半導体装置。
【請求項２】
前記第２絶縁膜の上面は前記電荷蓄積層の上面より上方に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電荷蓄積層は、前記第１絶縁膜と異なる材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜と前記半導体基板とに、延伸する溝部を形成する工程と、
前記溝部の側面に前記ゲート絶縁膜と異なる材料からなる第１絶縁膜を形成する工程と、
前記溝部に埋め込まれるように、前記第１絶縁膜と異なる材料からなる第２絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記溝部に交差して延伸するワードラインを形成する工程と、
前記ワードラインの幅方向における中央部下の前記半導体基板上に前記ゲート絶縁膜が残存するように、前記ゲート絶縁膜を除去する工程と、
前記ワードラインの幅方向における両端部下の前記ゲート絶縁膜を除去した領域に、前記ワードラインの幅方向における両端部下の前記半導体基板上に前記ゲート絶縁膜を挟むとともに前記溝部で前記ワードラインの延伸方向に分離するように電荷蓄積層を形成する工程と、
前記電荷蓄積層が形成されるべき領域の側方に酸化膜を形成する工程と、を有し、
前記第１絶縁膜の上面は前記電荷蓄積層の下面より下方に位置し、前記酸化膜は前記第１絶縁膜上に形成され、前記電荷蓄積層は前記酸化膜により分離されていることを特徴とする半導体装置の製造方法。
【請求項５】
前記酸化膜を形成する工程は、ラジカル酸化法もしくはプラズマ酸化法を用いて、前記酸化膜を形成する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２絶縁膜を形成する工程は、前記電荷蓄積層を形成する工程の後における前記第２絶縁膜の上面が前記電荷蓄積層の上面より上方に位置するように、前記第２絶縁膜を形成する工程を含むことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。
【０００３】
近年、１メモリセルに記憶させることが可能なデータ量を増やす為に様々な方法が提案されている。例えば、ソース領域とドレイン領域とを切り替えて動作させて、１つのメモリセル内の電荷蓄積層に２つの電荷蓄積領域を形成する仮想接地型フラッシュメモリがある。これによれば、１メモリセルに２ビットのデータを記憶することが可能となる。
【０００４】
また、例えば、特許文献１によれば、メモリセル内の電荷蓄積層上に２つのゲート電極を設けることで、電荷蓄積層に２つの電荷蓄積領域を形成し、１メモリセルに２ビットのデータを記憶させる技術が開示されている。さらに、例えば、特許文献２によれば、ゲート電極の両端部下から側面にかけて、それぞれ分離した電荷蓄積層を有するフラッシュメモリが開示されている。
【特許文献１】特開２００６−２４９２２号公報
【特許文献２】特開２００４−３４３０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、電荷蓄積層に導電膜を用いた仮想接地型フラッシュメモリの場合は、蓄積した電荷が電荷蓄積層内を移動するため、メモリセル内において電荷蓄積層をチャネル方向で分離させる必要がある。また、例えば、電荷蓄積層に絶縁膜を用いた仮想接地型フラッシュメモリの場合は、メモリセル内において電荷蓄積層がチャネル方向で分離されていないと、ＣＢＤ（Complementary bit disturb）と呼ばれる、２つの電荷蓄積領域に蓄積された電荷が互いに干渉する影響が大きくなる。これにより、２つの電荷蓄積領域に蓄積された電荷の切り分けが難しくなる。
【０００６】
さらに、例えば、隣接するメモリセル間で電荷蓄積層が繋がっている場合は、電荷蓄積層に蓄積された電荷が、電荷蓄積層を移動することにより、隣接するメモリセルの閾値電圧に影響を及ぼす場合がある。
【０００７】
本発明は、上記課題に鑑みなされたものであり、メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、溝部が延伸して設けられた半導体基板と、前記溝部の側面に設けられた第１絶縁膜と、前記溝部に埋め込まれるように設けられた、前記第１絶縁膜と異なる材料からなる第２絶縁膜と、前記半導体基板上方に設けられ、前記溝部に交差して延伸するワードラインと、前記ワードライン幅方向における中央部下の前記半導体基板上に設けられ、前記溝部で前記ワードライン延伸方向に分離する、前記第１絶縁膜と異なる材料からなるゲート絶縁膜と、前記ワードライン幅方向における両端部下の前記半導体基板上に前記ゲート絶縁膜を挟むように設けられ、前記溝部で前記ワードライン延伸方向に分離する電荷蓄積層と、を具備することを特徴とする半導体装置である。本発明によれば、メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間でも分離する電荷蓄積層を得ることができる。さらに、自己整合的に形成された電荷蓄積層とワードラインとを得ることができる。
【０００９】
上記構成において、前記第１絶縁膜の上面は、前記電荷蓄積層の下面より下方に位置し、前記第１絶縁膜上には酸化膜が設けられていて、前記電荷蓄積層は前記酸化膜により分離されている構成とすることができる。
【００１０】
上記構成において、前記第１絶縁膜の上面は前記電荷蓄積層の上面より上方に位置し、前記電荷蓄積層は前記第１絶縁膜により分離されている構成とすることができる。
【００１１】
上記構成において、前記第２絶縁膜の上面は、前記電荷蓄積層の上面より上方に設けられている構成とすることができる。
【００１２】
上記構成において、前記電荷蓄積層は前記第１絶縁膜と異なる材料からなる構成とすることができる。
【００１３】
本発明は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜と前記半導体基板とに、延伸する溝部を形成する工程と、前記溝部の側面に前記ゲート絶縁膜と異なる材料からなる第１絶縁膜を形成する工程と、前記溝部に埋め込まれるように、前記第１絶縁膜と異なる材料からなる第２絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記溝部に交差して延伸するワードラインを形成する工程と、前記ワードライン幅方向における中央部下の前記半導体基板上に前記ゲート絶縁膜が残存するよう、前記ゲート絶縁膜を除去する工程と、前記ワードライン幅方向における両端部下の前記ゲート絶縁膜を除去した領域に電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を形成することができる。さらに、電荷蓄積層とワードラインとは自己整合的に形成することができる。
【００１４】
上記構成において、前記電荷蓄積層が形成されるべき領域の側方に酸化膜を形成する工程を有する構成とすることができる。
【００１５】
上記構成において、前記酸化膜を形成する工程は、ラジカル酸化法もしくはプラズマ酸化法を用いて、前記酸化膜を形成する工程を含む構成とすることができる。
【００１６】
上記構成において、前記第１絶縁膜を形成する工程は、前記第１絶縁膜の上面が、前記電荷蓄積層が形成されるべき領域より上方になるよう、前記第１絶縁膜を形成する工程である構成とすることができる。
【００１７】
上記構成において、前記第２絶縁膜を形成する工程は、前記電荷蓄積層を形成する工程の後における前記第２絶縁膜の上面が、前記電荷蓄積層の上面より上方になるよう、前記第２絶縁膜を形成する工程を含む構成とすることができる。
【発明の効果】
【００１８】
本発明によれば、メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を、ワードラインと自己整合的に形成することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照に本発明の実施例を説明する。
【実施例１】
【００２０】
図１（ａ）は実施例１に係るフラッシュメモリの上面図であり、図１（ｂ）から図１（ｄ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。なお、図１（ａ）において、ワードライン１８等を透視して電荷蓄積層２２、ゲート絶縁膜２８およびダミー層２９を図示（図１（ａ）中の斜線部）している。
【００２１】
図１（ａ）を参照に、半導体基板１０に溝部１２が延伸して設けられている。溝部１２の側面と底面とに第１絶縁膜１４が設けられている。溝部１２に埋め込まれるように第２絶縁膜１６が設けられている。第２絶縁膜１６が埋め込まれた溝部１２はＳＴＩ領域としての機能を有する。半導体基板１０上方に溝部１２に交差して延伸するワードライン１８が設けられている。ワードライン１８はゲート電極としての機能を有する。溝部１２間であって、ワードライン１８幅方向における両側の半導体基板１０内にソース領域およびドレイン領域である拡散領域３０が設けられている。
【００２２】
図１（ａ）から図１（ｄ）を参照に、第１絶縁膜１４の上面は、電荷蓄積層２２の上面より上方に位置している。ワードライン１８幅方向における中央部下の半導体基板１０上に、第１絶縁膜１４と異なる材料からなるゲート絶縁膜２８が設けられている。ゲート絶縁膜２８は、第１絶縁膜１４により、溝部１２でワードライン１８延伸方向に分離されている。ワードライン１８幅方向における両端部下の半導体基板１０上に、ゲート絶縁膜２８を挟むように、トンネル絶縁膜２０と電荷蓄積層２２とトップ絶縁膜２４とが順次形成されている。トンネル絶縁膜２０と電荷蓄積層２２とトップ絶縁膜２４との積層膜２６は、第１絶縁膜１４により、溝部１２でワードライン１８延伸方向に分離されている。
【００２３】
ゲート絶縁膜２８の上面と積層膜２６の上面とは同一面に設けられている。積層膜２６の上面と第１絶縁膜１４の上面とは同一面に設けられている。つまり、ゲート絶縁膜２８の上面と第１絶縁膜１４の上面とは同一面に設けられている。また、ワードライン１８幅方向における両端部下の第２絶縁膜１６上には電荷蓄積層２２と同じ材料からなるダミー層２９が形成されている。
【００２４】
次に、図２（ａ）から図９（ｄ）を用い、実施例１に係るフラッシュメモリの製造方法を説明する。図２（ａ）および図２（ｂ）を参照に、ｐ型シリコン基板である半導体基板１０上に、熱酸化法を用いて、厚さが２５ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜２８を形成する。ゲート絶縁膜２８上に、ＣＶＤ（化学気相成長）法を用いて、窒化シリコン膜からなるマスク層３２を形成する。マスク層３２上に延伸するように形成されたフォトレジスト（不図示）をマスクに、ＲＩＥ（反応性イオンエッチング）法を用いて、マスク層３２をエッチングする。フォトレジストを除去した後、マスク層３２をマスクに、ＲＩＥ法を用いて、ゲート絶縁膜２８と半導体基板１０とをエッチングする。これにより、ゲート絶縁膜２８と半導体基板１０とに、延伸する溝部１２が形成される。溝部１２の幅は５０ｎｍ程度であり、深さは２００ｎｍ程度である。
【００２５】
図３（ａ）および図３（ｂ）を参照に、ＣＶＤ法を用いて、厚さが１０ｎｍ程度の窒化シリコン膜からなる第１絶縁膜１４を全面堆積する。これにより、溝部１２の側面と底面とに沿って第１絶縁膜１４が形成される。
【００２６】
図４（ａ）および図４（ｂ）を参照に、溝部１２に埋め込まれるように、高密度プラズマＣＶＤ法を用いて、酸化シリコン膜からなる第２絶縁膜１６を全面堆積する。その後、ＣＭＰ（化学機械研磨）法を用いて、第１絶縁膜１４の上面が露出するまで第２絶縁膜１６を研磨する。
【００２７】
図５（ａ）および図５（ｂ）を参照に、ゲート絶縁膜２８の上面が露出するよう、第１絶縁膜１４とマスク層３２とを、ＲＩＥ法もしくはウエットエッチング法によりエッチングする。これにより、マスク層３２とマスク層３２の上面および側面に形成された第１絶縁膜１４とが除去され、ゲート絶縁膜２８の上面と第１絶縁膜１４の上面とは同一面になる。また、第２絶縁膜１６はゲート絶縁膜２８の上面より突出する。その後、ＣＶＤ法を用いて、第２絶縁膜１６を覆うようにゲート絶縁膜２８上にポリシリコン膜からなる導電層３４を形成する。
【００２８】
図６（ａ）から図６（ｃ）を参照に、導電層３４上に、溝部１２に交差して延伸するように形成されたフォトレジスト（不図示）をマスクに、ＲＩＥ法を用いて、導電層３４をエッチングする。これにより、導電層３４からなり溝部１２に交差して延伸するワードライン１８が形成される。ワードライン１８の幅は１１０ｎｍ程度である。
【００２９】
図７（ａ）から図７（ｃ）を参照に、ワードライン１８をマスクに、ＲＩＥ法を用いて、半導体基板１０上面が露出するまでゲート絶縁膜２８をエッチングする。これにより、ゲート絶縁膜２８はワードライン１８下にのみ残存する。また、ゲート絶縁膜２８と第２絶縁膜１６とは共に酸化シリコン膜からなるため、ゲート絶縁膜２８のエッチングと同時に第２絶縁膜１６もエッチングされる。なお、第１絶縁膜１４はゲート絶縁膜２８と異なる材料である窒化シリコン膜からなる。このため、第１絶縁膜１４のエッチングレートは、ゲート絶縁膜２８のエッチングレートに比べ非常に遅く、第１絶縁膜１４はそのまま残存する。その後、ワードライン１８と第１絶縁膜１４と第２絶縁膜１６とをマスクに、半導体基板１０内に砒素をイオン注入する。これにより、溝部１２間であって、ワードライン１８幅方向における両側の半導体基板１０内に、ソース領域およびドレイン領域である拡散領域３０が形成される。
【００３０】
図８（ａ）から図８（ｄ）を参照に、ワードライン１８幅方向における中央部下にゲート絶縁膜２８が残存するよう、フッ酸によるウエットエッチング法を用いて、ゲート絶縁膜２８をエッチングする。これにより、ワードライン１８幅方向における両端部下に、ゲート絶縁膜２８が除去された領域であり、ワードライン１８幅方向の側面から３０ｎｍ程度の奥行きを有するアンダーカット部３６ａが形成される。よって、ワードライン１８幅方向における中央部下には、幅が５０ｎｍ程度のゲート絶縁膜２８が残存する。また、第２絶縁膜１６もフッ酸によるウエットエッチング法によりエッチングが進み、ワードライン１８幅方向における両端部下に、第２絶縁膜１６が除去された領域であるアンダーカット部３６ｂが形成される。なお、第１絶縁膜１４はゲート絶縁膜２８と異なる材料である窒化シリコン膜からなるため、フッ酸によるウエットエッチング法ではエッチングがほとんど進まずにそのまま残存する。
【００３１】
図９（ａ）から図９（ｄ）を参照に、熱酸化法を用いて、半導体基板１０とワードライン１８とを酸化させる。これにより、アンダーカット部３６ａ内に酸化シリコン膜からなるトンネル絶縁膜２０と酸化シリコン膜からなるトップ絶縁膜２４とが形成される。トンネル絶縁膜２０とトップ絶縁膜２４との厚さは９ｎｍ程度である。また、アンダーカット部３６ｂ内にも第２酸化シリコン膜３１が形成される。
【００３２】
その後、ＬＰ−ＣＶＤ（減圧化学気相成長）法を用いて、ワードライン１８を覆うように半導体基板１０上にポリシリコン膜を形成する。ＬＰ−ＣＶＤ法は回り込み特性に優れているため、アンダーカット部３６ａ内とアンダーカット部３６ｂ内とにもポリシリコン膜が形成される。その後、熱酸化法を用いて、ポリシリコン膜を酸化させて酸化シリコン膜（不図示）にする。アンダーカット部３６ａ内とアンダーカット部３６ｂ内とに形成されたポリシリコン膜は、奥まった領域にあり酸化が進み難いため、ポリシリコン膜のまま残存する。これにより、トンネル絶縁膜２０とトップ絶縁膜２４との間のアンダーカット部３６ａ内に、厚さが７ｎｍ程度のポリシリコン膜からなる電荷蓄積層２２が形成される。また、アンダーカット部３６ｂ内には、電荷蓄積層２２と同じ材料であるポリシリコン膜からなるダミー層２９が形成される。
【００３３】
実施例１の製造方法によれば、図２（ａ）および図２（ｂ）のように、半導体基板１０上にゲート絶縁膜２８を形成した後、半導体基板１０とゲート絶縁膜２８とに、延伸する溝部１２を形成する。図３（ａ）および図３（ｂ）のように、溝部１２の側面にゲート絶縁膜２８と異なる材料からなる第１絶縁膜１４を形成する。図４（ａ）および図４（ｂ）のように、溝部１２に埋め込まれるように第１絶縁膜と異なる材料からなる第２絶縁膜１６を形成する。図６（ａ）から図６（ｃ）のように、ゲート絶縁膜２８上に、溝部１２に交差して延伸するワードライン１８を形成する。図８（ａ）から図８（ｄ）のように、ワードライン１８幅方向における中央部下の半導体基板１０上に、ゲート絶縁膜２８が残存するよう、ゲート絶縁膜２８を除去する。図９（ａ）から図９（ｄ）のように、ワードライン１８幅方向における両端部下のゲート絶縁膜２８を除去した領域に電荷蓄積層２２を形成する。
【００３４】
前述したように、ゲート絶縁膜２８と第１絶縁膜１４とは異なる材料からなるため、図７（ａ）から図８（ｄ）のように、ゲート絶縁膜２８を除去する工程を実施しても、第１絶縁膜１４はほとんど除去されずにそのまま残存する。よって、このような製造方法によれば、図１のように、半導体基板１０に設けられた溝部１２の側面に形成された第１絶縁膜１４の上面は、電荷蓄積層２２の上面より上方に形成される。したがって、ワードライン１８幅方向における両端部下に形成された電荷蓄積層２２は、第１絶縁膜１４により、溝部１２でワードライン１８延伸方向に分離される。つまり、電荷蓄積層２２は、ワードライン１８延伸方向で隣接するメモリセル間で分離し、且つ、ワードライン１８幅方向で隣接するメモリセル間でも分離する。さらに、ワードライン１８幅方向における中央部下に、第１絶縁膜１４により、ワードライン１８延伸方向で分離されたゲート絶縁膜２８が形成され、電荷蓄積層２２はゲート絶縁膜２８を挟むように形成される。つまり、メモリセル内において、電荷蓄積層２２はチャネル方向で分離している。
【００３５】
このように、実施例１によれば、電荷蓄積層２２は、メモリセル内においてチャネル方向で分離して形成される。このため、電荷蓄積層２２にポリシリコン膜等の導電膜を用いた場合でも、１つのメモリセル内に２つの電荷蓄積領域を形成することができ、１メモリセルに２ビットのデータを記憶させることができる。電荷蓄積層２２に導電膜を用いた場合は、絶縁膜を用いた場合に比べて、蓄積可能な電荷量を増大させることができる。また、例えば、電荷蓄積層２２に絶縁膜を用いた場合は、メモリセル内において電荷蓄積層２２がチャネル方向で分離されていなくとも、２つの電荷蓄積領域を形成することができる。しかしながら、電荷蓄積層２２がチャネル方向で分離している場合は、ＣＢＤと呼ばれる、２つの電荷蓄積領域の電荷が互いに干渉する影響を抑制することができる。これにより、２つの電荷蓄積領域に蓄積された電荷の切り分けがより確実に行え、良好な特性を得ることができる。このため、電荷蓄積層２２に絶縁膜を用いた場合でも、メモリセル内において電荷蓄積層２２はチャネル方向で分離している場合が好ましい。特に、メモリセルの微細化が進み、チャネル長が短くなった場合に、このＣＢＤを抑制する効果は大きくなる。
【００３６】
さらに、実施例１によれば、電荷蓄積層２２は隣接するメモリセル間で分離されている。例えば、電荷蓄積層２２が隣接するメモリセル間で繋がっている場合は、電荷蓄積層２２に導電膜を用いると、電荷蓄積層２２に蓄積された電荷は隣接するメモリセル間を移動し、隣接するメモリセルの閾値電圧に影響を及ぼす場合がある。また、例えば、電荷蓄積層２２に絶縁膜を用いた場合でも、メモリセルの微細化が進み、メモリセルの間隔が狭くなると、隣接するメモリセルの閾値電圧に影響を及ぼす場合がある。しかしながら、実施例１によれば、電荷蓄積層２２は隣接するメモリセル間で分離されている。このため、電荷蓄積層２２に導電膜を用いた場合でも、絶縁膜を用いた場合でも、隣接するメモリセルの閾値電圧に与える影響を抑制することができる。よって、実施例１によれば、電荷蓄積層２２に用いることのできる材料の選択肢を広げることができる。
【００３７】
また、図８（ａ）から図８（ｄ）のように、ワードライン１８幅方向における両端部下のゲート絶縁膜２８を除去してアンダーカット部３６ａを形成する。そして、図９（ａ）から図９（ｄ）のように、アンダーカット部３６ａに電荷蓄積層２２を形成する。このような製造方法により、電荷蓄積層２２とワードライン１８とは自己整合的に形成することができる。
【００３８】
さらに、図１のように、電荷蓄積層２２はワードライン１８両端部下に形成されている。このため、特許文献２に係るフラッシュメモリのように、電荷蓄積層２２がゲート電極の側面に形成されている場合に比べ、ワードライン１８からの電界を意図したようにかけることができ、より効率よく電荷蓄積層２２に電荷を蓄積させることができる。
【００３９】
さらに、図５（ａ）および図５（ｂ）のように、第２絶縁膜１６はゲート絶縁膜２８の上面より突出するように形成する。これにより、図７（ａ）から図７（ｃ）のように、半導体基板１０の上面が露出するまでゲート絶縁膜２８を除去し、その後、図８（ａ）から図８（ｄ）のように、ワードライン１８両端部下のゲート絶縁膜２８を除去した場合でも、第２絶縁膜１６の上面を半導体基板１０の上面より上方にあるよう維持することができる。
【００４０】
さらに、図７（ａ）から図７（ｃ）のように、ワードライン１８をマスクに、ＲＩＥ法等の異方性エッチングを用いて、半導体基板１０上面が露出するまでゲート絶縁膜２８をエッチングする第１のエッチング工程を行う。その後、図８（ａ）から図８（ｄ）のように、フッ酸によるウエットエッチング法等の等方性エッチングを用いて、ワードライン１８幅方向における両端部下のゲート絶縁膜２８をエッチングする第２のエッチング工程を行う。このような製造方法により、ワードライン１８幅方向における中央部下に、ゲート絶縁膜２８を容易に残存させることができる。また、ワードライン１８幅方向における両端部下の、ゲート絶縁膜２８が除去された領域であるアンダーカット部３６ａの大きさを、所望の大きさにすることが容易にできる。
【００４１】
さらに、図２（ａ）および図２（ｂ）のように、ゲート絶縁膜２８上に形成されたマスク層３２をマスクに、ゲート絶縁膜２８と半導体基板１０とに、溝部１２を形成する。図３（ａ）および図３（ｂ）のように、溝部１２の側面を覆うように、第１絶縁膜１４を全面堆積する。図５（ａ）および図５（ｂ）のように、マスク層３２の上面および側面に形成された第１絶縁膜１４とマスク層３２とを除去する。この製造方法によれば、第１絶縁膜１４の上面は、ゲート絶縁膜２８の上面と同一面になるように形成することができる。図９（ａ）から図９（ｄ）のように、電荷蓄積層２２は、ワードライン１８両端部下のゲート絶縁膜２８が除去された領域（アンダーカット部３６ａ）に形成される。このため、第１絶縁膜１４の上面を、ゲート絶縁膜２８の上面と同一面にすることで、電荷蓄積層２２を第１絶縁膜１４により、ワードライン１８延伸方向で分離させることを、より確実に行うことができる。
【００４２】
さらに、ゲート絶縁膜２８と第２絶縁膜１６とは共に酸化シリコン膜からなるため、図８（ａ）から図８（ｄ）のように、ゲート絶縁膜２８を除去してアンダーカット部３６ａを形成する工程と同時に、第２絶縁膜１６も除去されてアンダーカット部３６ｂが形成される。そして、図９（ａ）から図９（ｄ）のように、アンダーカット部３６ａに電荷蓄積層２２を形成する工程と同時に、アンダーカット部３６ｂに、電荷蓄積層２２と同じ材料からなるダミー層２９が形成される。
【００４３】
実施例１において、第１絶縁膜１４は窒化シリコン膜からなる場合を例に示したがこれに限られない。ゲート絶縁膜２８を除去する際に、ゲート絶縁膜２８のエッチングレートより遅いエッチングレートの材料からなる場合であれば、その他の材料からなる場合でもよい。この場合でも、第１絶縁膜１４の上面を電荷蓄積層２２の上面より上方になるよう形成することができる。
【実施例２】
【００４４】
図１０（ａ）は実施例２に係るフラッシュメモリの上面図であり、図１０（ｂ）から図１０（ｄ）は図１０（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。図１０（ａ）から図１０（ｄ）を参照に、第２絶縁膜１６が第１絶縁膜１４より突出して形成され、第２絶縁膜１６の上面は、積層膜２６の上面より上方に形成されている。このため、ダミー層２９の下面は積層膜２６の上面より上方に形成されている。つまり、電荷蓄積層２２とダミー層２９との間に、第１絶縁膜１４と第２絶縁膜１６（酸化シリコン膜）とが形成されている。その他の構成については、実施例１に係るフラッシュメモリと同じであり、図１（ａ）から図１（ｄ）に示しているので、ここでは説明を省略する。
【００４５】
次に、図１１（ａ）から図１９（ｄ）を用い、実施例２に係るフラッシュメモリの製造方法を説明する。図１１（ａ）および図１１（ｂ）を参照に、半導体基板１０上に酸化シリコン膜からなるゲート絶縁膜２８を形成する。ゲート絶縁膜２８上に窒化シリコン膜からなるマスク層３２を延伸するように形成する。ここで、マスク層３２の厚さは、ゲート絶縁膜２８の厚さより大きくする。マスク層３２をマスクに、ゲート絶縁膜２８と半導体基板１０とをエッチングする。これにより、ゲート絶縁膜２８と半導体基板１０とに、延伸する溝部１２が形成される。図１２（ａ）および図１２（ｂ）を参照に、溝部１２の側面と底面とに沿うように第１絶縁膜１４を形成する。
【００４６】
図１３（ａ）および図１３（ｂ）を参照に、溝部１２に埋め込まれるように、酸化シリコン膜からなる第２絶縁膜１６を形成する。図１４（ａ）および図１４（ｂ）を参照に、ゲート絶縁膜２８の上面が露出するよう、第１絶縁膜１４とマスク層３２とをエッチングする。その後、第２絶縁膜１６を覆うようにゲート絶縁膜２８上にポリシリコン膜からなる導電層３４を形成する。マスク層３２の厚さがゲート絶縁膜２８の厚さより大きいため、ゲート絶縁膜２８の上面より突出する第２絶縁膜１６の突出量は、ゲート絶縁膜２８の厚さより大きくなる。
【００４７】
図１５（ａ）から図１５（ｃ）を参照に、導電層３４上に延伸するように形成されたフォトレジスト（不図示）をマスクに、導電層３４をエッチングして、溝部１２に交差して延伸するワードライン１８を形成する。図１６（ａ）から図１６（ｃ）を参照に、ワードライン１８をマスクに、半導体基板１０上面が露出するまでゲート絶縁膜２８をエッチングする。その後、ワードライン１８と第１絶縁膜１４と第２絶縁膜１６とをマスクに、半導体基板１０内に砒素をイオン注入して、拡散領域３０を形成する。
【００４８】
図１７（ａ）から図１７（ｃ）を参照に、フッ酸によるウエットエッチング法を用いて、ゲート絶縁膜２８をエッチングし、ワードライン１８幅方向における両端部下に、アンダーカット部３６ａを形成する。また同時に、第２絶縁膜１６もエッチングが進み、ワードライン１８幅方向における両端部下に、アンダーカット部３６ｂが形成される。図１８（ａ）から図１８（ｃ）を参照に、熱酸化法を用いて、半導体基板１０とワードライン１８とを酸化させて、アンダーカット部３６ａ内にトンネル絶縁膜２０とトップ絶縁膜２４とを形成する。同時に、アンダーカット部３６ｂ内には第２酸化シリコン膜３１が形成される。その後、アンダーカット部３６ａ内にポリシリコン膜からなる電荷蓄積層２２を形成する。同時に、アンダーカット部３６ｂ内には電荷蓄積層２２と同じ材料からなるダミー層２９が形成される。
【００４９】
実施例２によれば、図１１（ａ）および図１１（ｂ）のように、マスク層３２の厚さをゲート絶縁膜２８の厚さより大きくする。これにより、図１８（ａ）から図１８（ｄ）のように、アンダーカット部３６ａ内に積層膜２６を形成した後において、第２絶縁膜１６の上面を積層膜２６の上面より上方に形成することができる。つまり、ダミー層２９の下面は電荷蓄積層２２の上面より上方に形成される。よって、実施例２によれば、電荷蓄積層２２とダミー層２９との間に、第１絶縁膜１４と第２絶縁膜１６（酸化シリコン膜）とを形成することができる。
【００５０】
例えば、電荷蓄積層２２に窒化シリコン膜を用いた場合、電荷蓄積層２２と第１絶縁膜１４とダミー層２９とは全て同じ材料からなるため、電荷蓄積層２２とダミー層２９との間に第１絶縁膜１４のみ形成されている場合は、電荷蓄積層２２に蓄積された電荷が、第１絶縁膜１４を介してダミー層２９に移動することが考えられる。しかしながら、実施例２によれば、電荷蓄積層２２とダミー層２９との間には、第１絶縁膜１４と第２絶縁膜１６（酸化シリコン膜）とが形成されているため、電荷蓄積層２２に、窒化シリコン膜を用いた場合でも、蓄積された電荷が移動することを抑制することができる。
【００５１】
このように、実施例２によれば、電荷蓄積層２２にポリシリコン膜等の導電膜を用いた場合でも、第１絶縁膜１４と同じ材料である窒化シリコン膜を用いた場合でも、電荷蓄積層２２に蓄積された電荷が移動することを抑制することができる。
【実施例３】
【００５２】
図１９（ａ）は実施例３に係るフラッシュメモリの上面図であり、図１９（ｂ）から図１９（ｄ）は図１９（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。図１９（ａ）から図１９（ｄ）を参照に、第１絶縁膜１４の上面が電荷蓄積層２２の下面より下方に形成されている。第１絶縁膜１４上であって、電荷蓄積層２２とダミー層２９との間に第１酸化シリコン膜３３が形成されている。その他の構成については、実施例１と同じであり、図１（ａ）から図１（ｄ）に示しているので、ここでは説明を省略する。
【００５３】
次に、図２０（ａ）から図２５（ｃ）を用い、実施例３に係るフラッシュメモリの製造方法を説明する。まず、図２（ａ）から図４（ｂ）で示した製造方法を行う。その後、図２０（ａ）および図２０（ｂ）を参照に、ゲート絶縁膜２８の上面が露出し、第１絶縁膜１４の上面が、後述する電荷蓄積層２２が形成される領域より下方になるよう、第１絶縁膜１４とマスク層３２とをエッチングする。その後、第２絶縁膜１６を覆うようにゲート絶縁膜２８上にポリシリコン膜からなる導電層３４を形成する。
【００５４】
図２１（ａ）から図２１（ｃ）を参照に、導電層３４上に延伸するように形成されたフォトレジスト（不図示）をマスクに、導電層３４をエッチングし、溝部１２に交差して延伸するワードライン１８を形成する。図２２（ａ）から図２２（ｃ）を参照に、ワードライン１８をマスクに、半導体基板１０上面が露出するまでゲート絶縁膜２８をエッチングする。その後、ワードライン１８と第１絶縁膜１４と第２絶縁膜１６とをマスクに、半導体基板１０内に砒素をイオン注入して、拡散領域３０を形成する。
【００５５】
図２３（ａ）から図２３（ｃ）を参照に、フッ酸によるウエットエッチング法を用いて、ゲート絶縁膜２８をエッチングし、ワードライン１８幅方向における両端部下に、アンダーカット部３６ａを形成する。同時に、第２絶縁膜１６もエッチングが進み、ワードライン１８幅方向における両端部下に、アンダーカット部３６ｂが形成される。図２４（ａ）から図２４（ｃ）を参照に、熱酸化法を用いて、半導体基板１０とワードライン１８とを酸化させて、アンダーカット部３６ａ内にトンネル絶縁膜２０とトップ絶縁膜２４とを形成する。同時に、アンダーカット部３６ｂ内には第２酸化シリコン膜３１が形成される。その後、アンダーカット部３６ａ内にポリシリコン膜からなる電荷蓄積層２２を形成する。同時に、アンダーカット部３６ｂ内にも電荷蓄積層２２と同じ材料からなるダミー層２９が形成される。
【００５６】
実施例３の製造方法によれば、図２０（ａ）および図２０（ｂ）のように、第１絶縁膜１４の上面が、電荷蓄積層２２が形成されるべき領域より下方になるよう、第１絶縁膜１４を除去する。そして、第１絶縁膜１４が除去された領域に、導電層３４を埋め込むように形成する。図２４（ａ）から図２４（ｄ）のように、トンネル絶縁膜２０とトップ絶縁膜２４とを、熱酸化法で形成することで、第１絶縁膜１４が除去された領域に埋め込まれた導電層３４も酸化され、第１絶縁膜１４上に第１酸化シリコン膜３３が形成される。つまり、実施例３によれば、電荷蓄積層２２の側方であって、電荷蓄積層２２とダミー層２９との間に第１酸化シリコン膜３３を形成することができる。よって、電荷蓄積層２２に、ポリシリコン膜を用いた場合でも、第１絶縁膜１４と同じ材料である窒化シリコン膜を用いた場合でも、蓄積された電荷が移動することを抑制することができる。
【実施例４】
【００５７】
実施例４に係るフラッシュメモリの製造方法は、まず、図２（ａ）から図８（ｄ）で示した実施例１に係るフラッシュメモリと同じ工程を実施する。その後、図９（ａ）から図９（ｄ）で示す製造工程において、ラジカル酸化法もしくはプラズマ酸化法を用い、半導体基板１０とワードライン１８とを酸化させて、アンダーカット部３６ａ内にトンネル絶縁膜２０とトップ絶縁膜２４とを形成する。この際、ラジカル酸化法もしくはプラズマ酸化法は窒化シリコン膜も酸化され易いため、第１絶縁膜１４も酸化が進み、第１酸化シリコン膜３３が形成される。その後、アンダーカット部３６ａ内に電荷蓄積層２２を形成する。この際同時に、アンダーカット部３６ｂ内に電荷蓄積層２２と同じ材料からなるダミー層２９が形成される。
【００５８】
実施例４の製造方法のように、ラジカル酸化法もしくはプラズマ酸化法を用いて、トンネル絶縁膜２０とトップ絶縁膜２４とを形成することで、図２５（ａ）から図２５（ｄ）のように、電荷蓄積層２２の側方であって、電荷蓄積層２２とダミー層２９との間に第１酸化シリコン膜３３を形成することができる。よって、電荷蓄積層２２に、ポリシリコン膜を用いた場合でも、第１絶縁膜１４と同じ材料である窒化シリコン膜を用いた場合でも、電荷蓄積層２２に蓄積された電荷が移動することを抑制することができる。
【００５９】
実施例４の製造方法において、実施例１の製造方法を基にして、積層膜２６を形成する際に、ラジカル酸化法もしくはプラズマ酸化法を用いる場合を例に示したが、これに限られない。実施例２の製造方法および実施例３の製造方法に、実施例４の製造方法を用いてもよい。また、ラジカル酸化法やプラズマ酸化法に限らず、シリコンと同時に窒化シリコン膜も酸化が進む酸化法であれば、その他の酸化法を用いることもできる。
【００６０】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００６１】
【図１】図１（ａ）は実施例１に係るフラッシュメモリの上面図であり、図１（ｂ）から図１（ｄ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図２】図２（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上面図（その１）であり、図２（ｂ）は図２（ａ）のＢ−Ｂ間の断面図である。
【図３】図３（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上面図（その２）であり、図３（ｂ）は図３（ａ）のＢ−Ｂ間の断面図である。
【図４】図４（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上面図（その３）であり、図４（ｂ）は図４（ａ）のＢ−Ｂ間の断面図である。
【図５】図５（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上面図（その４）であり、図５（ｂ）は図５（ａ）のＢ−Ｂ間の断面図である。
【図６】図６（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上面図（その５）であり、図６（ｂ）および図６（ｃ）は図６（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図７】図７（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上面図（その６）であり、図７（ｂ）および図７（ｃ）は図７（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図８】図８（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上面図（その７）であり、図８（ｂ）から図８（ｄ）は図８（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図９】図９（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上面図（その８）であり、図９（ｂ）から図９（ｄ）は図９（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図１０】図１０（ａ）は実施例２に係るフラッシュメモリの上面図であり、図１０（ｂ）から図１０（ｄ）は図１０（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図１１】図１１（ａ）は実施例２に係るフラッシュメモリの製造方法を示す上面図（その１）であり、図１１（ｂ）は図１１（ａ）のＢ−Ｂ間の断面図である。
【図１２】図１２（ａ）は実施例２に係るフラッシュメモリの製造方法を示す上面図（その２）であり、図１２（ｂ）は図１２（ａ）のＢ−Ｂ間の断面図である。
【図１３】図１３（ａ）は実施例２に係るフラッシュメモリの製造方法を示す上面図（その３）であり、図１３（ｂ）は図１３（ａ）のＢ−Ｂ間の断面図である。
【図１４】図１４（ａ）は実施例２に係るフラッシュメモリの製造方法を示す上面図（その４）であり、図１４（ｂ）は図１４（ａ）のＢ−Ｂ間の断面図である。
【図１５】図１５（ａ）は実施例２に係るフラッシュメモリの製造方法を示す上面図（その５）であり、図１５（ｂ）および図１５（ｃ）は図１５（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図１６】図１６（ａ）は実施例２に係るフラッシュメモリの製造方法を示す上面図（その６）であり、図１６（ｂ）および図１６（ｃ）は図１６（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図１７】図１７（ａ）は実施例２に係るフラッシュメモリの製造方法を示す上面図（その７）であり、図１７（ｂ）から図１７（ｄ）は図１７（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図１８】図１８（ａ）は実施例２に係るフラッシュメモリの製造方法を示す上面図（その８）であり、図１８（ｂ）から図１８（ｄ）は図１８（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図１９】図１９（ａ）は実施例３に係るフラッシュメモリの上面図であり、図１９（ｂ）から図１９（ｄ）は図１９（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図２０】図２０（ａ）は実施例３に係るフラッシュメモリの製造方法を示す上面図（その１）であり、図２０（ｂ）は図２０（ａ）のＢ−Ｂ間の断面図である。
【図２１】図２１（ａ）は実施例３に係るフラッシュメモリの製造方法を示す上面図（その２）であり、図２１（ｂ）および図２１（ｃ）は図２１（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図２２】図２２（ａ）は実施例３に係るフラッシュメモリの製造方法を示す上面図（その３）であり、図２２（ｂ）および図２２（ｃ）は図２２（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図２３】図２３（ａ）は実施例３に係るフラッシュメモリの製造方法を示す上面図（その４）であり、図２３（ｂ）から図２３（ｄ）は図２３（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図２４】図２４（ａ）は実施例３に係るフラッシュメモリの製造方法を示す上面図（その５）であり、図２４（ｂ）から図２４（ｄ）は図２４（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図２５】図２５（ａ）は実施例４に係るフラッシュメモリの上面図であり、図２５（ｂ）から図２５（ｄ）は図２５（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【符号の説明】
【００６２】
１０  半導体基板
１２  溝部
１４  第１絶縁膜
１６  第２絶縁膜
１８  ワードライン
２０  トンネル絶縁膜
２２  電荷蓄積層
２４  トップ絶縁膜
２６  積層膜
２８  ゲート絶縁膜
２９  ダミー層
３０  拡散領域
３１  第２酸化シリコン膜
３２  マスク層
３３  第１酸化シリコン膜
３４  導電層
３６ａ  アンダーカット部
３６ｂ  アンダーカット部
【図１】
0005308024.tif 000002
【図２】
0005308024.tif 000003
【図３】
0005308024.tif 000004
【図４】
0005308024.tif 000005
【図５】
0005308024.tif 000006
【図６】
0005308024.tif 000007
【図７】
0005308024.tif 000008
【図８】
0005308024.tif 000009
【図９】
0005308024.tif 000010
【図１０】
0005308024.tif 000011
【図１１】
0005308024.tif 000012
【図１２】
0005308024.tif 000013
【図１３】
0005308024.tif 000014
【図１４】
0005308024.tif 000015
【図１５】
0005308024.tif 000016
【図１６】
0005308024.tif 000017
【図１７】
0005308024.tif 000018
【図１８】
0005308024.tif 000019
【図１９】
0005308024.tif 000020
【図２０】
0005308024.tif 000021
【図２１】
0005308024.tif 000022
【図２２】
0005308024.tif 000023
【図２３】
0005308024.tif 000024
【図２４】
0005308024.tif 000025
【図２５】
0005308024.tif 000026