(57)【特許請求の範囲】
【請求項１】
フローティングゲート型メモリアレイの製造方法であって、
第１のソース領域（１１６，２１６，３１６）と第２のソース領域（１１８，２１８）の間に設けられ、基板（２５８，３５８）のサイドウォール（１５０，２５０）を規定するトレンチ（１２８，２２８）を露出させるために、前記基板（２５８，３５８）に設けられた分離領域（１１０）から誘電体を除去する工程（４０４）と、
Ｎ＋型領域（２５２，３５２）を形成するＮ型ドーパントを前記第１のソース領域（１１６，２１６，３１６）と前記第２のソース領域（１１８，２１８）と前記サイドウォール（１５０，２５０）とに対して注入する工程（４０６）と、
前記Ｎ＋型領域（２５２，３５２）の下部に設けられたＰ型領域（２５６，３５６）を形成するＰ型ドーパントを前記第１のソース領域（１１６，２１６）と前記第２のソース領域（１１８，２１８）と前記サイドウォール（１５０，２５０）とに対して注入する工程（４０８）と、
前記Ｐ型ドーパントに前記Ｎ＋型領域（２５２，３５２）の下部にレトログレード・プロファイルを形成させる熱サイクルを実行する工程（４０８）とを有し、
前記Ｐ型ドーパントは、ワードライン（１０２，３０２）によって第１のソース領域（１１６，２１６，３１６）と分離されるドレイン領域（１２２，３２２）には注入されず、
前記Ｐ型ドーパントは、前記フローティングゲート型メモリアレイにおける短チャネル効果を低減し、
前記Ｐ型ドーパントを前記第１のソース領域（１１６，２１６，３１６）と前記第２のソース領域（１１８，２１８）と前記サイドウォール（１５０，２５０）とに対して注入する前記工程（４０８）が、前記Ｐ型ドーパントを前記第１のソース領域（１１６，２１６，３１６）の上面（２１５）に対して、前記第１のソース領域（１１６，２１６，３１６）の上面（２１５）に略垂直かつ前記ワードライン（１０２，３０２）に略平行な平面から測定して４５度以上９０度未満の角度（２６２）で注入する工程を含み、
前記Ｐ型ドーパントを前記第１のソース領域（１１６，２１６，３１６）と前記第２のソース領域（１１８，２１８）と前記サイドウォール（１５０，２５０）とに対して注入する工程（４０８）は、前記Ｐ型ドーパントを１平方センチメートル当たり、１×１０１４から１×１０１５の間の原子量で注入し、
前記熱サイクルを実行する工程（４０８）において、前記Ｐ型ドーパントに前記Ｎ＋型領域（２５２，３５２）に隣接してグレーデッド濃度プロファイルを形成することを特徴とする製造方法。
【請求項２】
前記Ｐ型ドーパントは、ホウ素であることを特徴とする請求項１記載の製造方法。
【請求項３】
前記分離領域（１１２）から前記誘電体を除去する工程は、セルフアライン・ソースエッチングにより前記誘電体を除去することを特徴とする請求項１記載の製造方法。
【請求項４】
前記フローティングゲート型メモリアレイは、フローティングゲート型フラッシュメモリアレイであることを特徴とする請求項１記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造分野に関し、特に、半導体メモリセルの製造分野に関する。
【背景技術】
【０００２】
不揮発性記憶装置は今日、電源を切った場合でも情報を保持する必要がある電子機器に広く使用されている。不揮発性記憶装置には、読み出し専用メモリ（ＲＯＭ）、プログラム可能・読み出し専用メモリ（ＰＲＯＭ）、消去可能・プログラム可能・読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能・プログラム可能・読み出し専用メモリ（ＥＥＰＲＯＭ）がある。ＥＥＰＲＯＭは、他の不揮発性記憶装置と異なり、電気的プログラム及び消去が可能である。フラッシュメモリは、ＥＥＰＲＯＭのように、メモリセルを電気的プログラム及び消去が可能であるが、フラッシュメモリは、すべてのメモリセルを同時に消去することができる。
【０００３】
フラッシュメモリの開発は、プログラム速度の向上、プログラム及び読み出し電圧の低減、データ保持時間の延長、セルサイズの縮小などに集中している。セルサイズを縮小することで、フラッシュメモリの高速化と消費電力の削減を実現できる。フラッシュメモリセルのサイズが縮小されると、フラッシュメモリセルのチャネル長も縮小される。こうした背景から、フローティングゲート型フラッシュメモリセルのチャネル長とは、フラッシュメモリセルのフローティングゲートに制御されるフラッシュメモリセルのソース・ドレイン接合間に設けられる領域長のことを意味する。メモリセルのチャネル長が短かくなると、メモリセルのソース・ドレイン領域が事実上に互いに接近し、不要な短チャネル効果を生じうる。例えば、「パンチスルー」と呼ばれる短チャネル効果が生じるのは、高ドレイン電圧が非制御電流、すなわち、メモリセルのフローティングゲートによって制御されていない電流を発生させた場合である。パンチスルーは、チャネル長が、例えば、０．５ミクロン未満になると発生し始める。ドレインによって引き起こされる障壁低下（「ＤＩＢＬ」）もまた、チャネル長が小さくなるに従って発生し始める好ましくない短チャネル効果である。ＤＩＢＬの結果、メモリセルの実質的なスレッショルド電圧が低下し、メモリセルの性能に好ましくない影響を与える。
【０００４】
ＣＭＯＳには、パンチスルーやＤＩＢＬなどの短チャネル効果を低減させるため、ハロ・ドーピング、レトログレード・ウェル・ドーピングの２つの従来技術がある。ハロ・ドーピングでは、例えば、高濃度Ｐ型ドーパントをＮＦＥＴなどのＮチャネル装置のソース・ドレイン接合に近接して注入する。ソース・ドレイン接合近傍に注入された高濃度Ｐ型ドーパントによりソース・ドレイン接合間の空乏領域がかなり縮小されるため、パンチスルーやＤＩＢＬなどの短チャネル効果が減少する。レトログレード・ウェル・ドーピングでは、高濃度Ｐ型ドーパントが、基板表面の下の、パンチスルーがＮＦＥＴなどのＮチャネル装置で発生しうるＰウェルの、ある深さのところで形成される。結果として、Ｐウェルの高濃度Ｐ型ドーパントは、ソース・ドレイン接合間の空乏領域の有効幅を減少させ、Ｎチャネル装置のパンチスルーを減少させる。しかしながら、従来のハロ・ドーピング及びレトログレード・ウェル・ドーピングの技術では、ドレイン接合近傍の高濃度Ｐ型ドーパントが好ましくないドレイン接合の破壊を引き起こすことがある。
【０００５】
また、上述した従来のハロ・ドーピング及びレトログレード・ウェル・ドーピングの技術では、注入されたＰ型ドーパントが瞬時に拡散するため、小型のフローティングゲート型のフラッシュメモリセルに適用するのは困難であった。
【０００６】
このため、フローティングゲート型フラッシュメモリセルなどのメモリセルにおける短チャネル効果の削減に効果的な方法が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセル及び関連の構成の短チャネル効果を削減する方法に関する。本発明は、フローティングゲート型フラッシュメモリセルなどのメモリセルにおける短チャネル効果の削減に効果的な方法に対する必要性を対処、解決するものである。
【課題を解決するための手段】
【０００８】
本発明の一側面によると、フローティングゲート型メモリアレイの製造方法は、第１のソース領域と第２のソース領域との間に設けられ、基板のサイドウォールを規定するトレンチを露出させるために、基板の分離領域から誘電体を除去する工程を具備する。フローティングゲート型メモリアレイは、例えば、フローティングゲート型フラッシュメモリアレイでも良い。誘電体は、例えば、セルフアライン・ソースエッチングで取り除いても良い。また、この製造方法は、第１のソース領域と第２のソース領域とＮ型ドーパントがＮ＋型領域を形成するトレンチのサイドウォールとに、Ｎ型ドーパントを注入する工程を具備する。
【０００９】
この製造方法はさらに、Ｐ型ドーパントを、第１のソース領域と第２のソース領域とＰ型ドーパントがＰ型領域を形成し、Ｐ型領域がＮ＋型領域の下部に設けられるトレンチのサイドウォールに注入する工程を含む。Ｐ型ドーパントは、例えば、ホウ素でも良い。Ｐ型ドーパントを、例えば、前記第１のソース領域の上面に対して約４５．０度から約９０．０度の間の角度で注入することもできる。Ｐ型ドーパントは、ワードラインによって第１のソース領域と分離される前記ドレイン領域には添加されない。この製造方法はさらに、前記Ｐ型ドーパントに前記Ｎ＋型領域の下部にレトログレード・プロファイルを、また、前記Ｐ型ドーパントに前記Ｎ＋型領域に隣接してグレーデッド濃度プロファイルを形成させる熱サイクルを実行する工程を含む。
【００１０】
本発明の別の側面によると、本発明は、上述の方法を利用することにより作製されるフローティングゲート型メモリアレイである。本発明のその他の特徴及び利点は、以下の詳細な説明と添付の図面を詳しく調べれば、当業者には明白である。
【発明を実施するための最良の形態】
【００１１】
本発明は、メモリセル及び関連の構造体における短チャネル効果の低減に関連する。以下の説明は、本発明の実施に係る具体的な説明を含む。当業者であれば、本発明が本願の説明とは異なる方法でも実施しうることを理解することであろう。
【００１２】
本願の図面及び添付の詳細説明は、本発明の典型的な実施の形態にすぎない。簡略化するために、本発明のその他の実施の形態については、本願では特に説明せず、また本図面においても解説をしていない。
【００１３】
本発明は、フローティングゲート型フラッシュメモリセルなどのメモリセルにおける短チャネル効果を低減するための革新的なチャネルドーピング工程を含む。以下に解説するように、フローティングゲート型メモリセルにおいて短チャネル効果を低減することで、本発明の革新的なチャネルドーピング工程は、フローティングゲートメモリセルの性能を有利に向上させる。本発明は、フラッシュフローティングゲート型メモリを含む、いかなる不揮発性のフローティングゲートメモリにも適応できる。
【００１４】
図１は、本発明の一実施例に係る典型的なメモリセルを含む典型的な構成の平面図である。構成１００は、ワードライン１０２、ビットライン１０４，１０６，１０８、酸化分離領域１１０，１１２、ソース領域１１４，１１６，１１８、ドレイン領域１２２、トレンチ１２６，１２８、メモリセル１３０，１３２，１３４を含む。構成１００は、例えば、フローティングゲート型フラッシュメモリアレイなどのフローティングゲート型メモリアレイとすることができる。
【００１５】
図１に示すように、メモリセル１３２は、ワードライン１０２の下部に形成されるフローティグゲート１３６を含む。本実施例では、メモリセル１３２は、フローティングゲート型メモリセルである。別の実施例においては、メモリセル１３２は、フローティングゲート型フラッシュメモリセルである。メモリセル１３２はさらに、ドレインコンタクト１３８を含む。ドレインコンタクト１３８は、メモリセル１３２のドレイン領域１２２とビットライン１０６とを接続する。また、メモリセル１３２はソース領域１１６を含む。ソース領域１１６は、基板内において、ワードライン１０２と隣接して形成される（図１に不図示）。メモリセル１３２は、本明細書において簡潔にするために、詳細に説明するがメモリセル１３０及び１３４は、メモリセル１３２と同様の組成及び製造方法である。
【００１６】
また、図１に示すように、ワードライン１０２は、基板（図１に不図示）に形成されているビットライン１０４，１０６，１０８の上方に直交して配置される。ワードライン１０２、ビットライン１０４，１０６，１０８は、当該技術分野では周知の方法で製造することができる。さらに、図１に示すように、酸化分離領域１１０は、ビットライン１０４とビットライン１０６との間に形成され、例えば、シャロートレンチ分離（「ＳＴＩ」）領域とすることができる。酸化分離領域１１０は、酸化シリコンまたは他の適切な誘電体から構成することができ、当該技術分野では周知の方法で基板（図１に不図示）に製造可能である。さらに、図１に示すように、酸化分離領域１１２は、ビットライン１０６とビットライン１０８との間に配置され、酸化分離領域１１０と同様の物質から構成可能で、同様の方法で製造可能である。
【００１７】
さらに図１に示すように、トレンチ１２６はソース領域１１４とソース領域１１６との間に形成される。トレンチ１２６は、ワードライン１０２に隣接するソース領域１１４とソース領域１１６との間に形成される酸化分離領域１１０の一部の誘電体、例えば、酸化シリコンを除去することで形成される。誘電体は、ソース領域１１４とソース領域１１６との間に形成される酸化分離領域１１０の一部をエッチングすることで、例えば、セルフアライン・ソースエッチング工程により、除去することができる。トレンチ１２６には、サイドウォール１４６と底面１２６とが含まれる。さらに図１に示すように、トレンチ１２８は、ソース領域１１６とソース領域１１８との間に配置され、トレンチ１２６と同様に形成される。トレンチ１２８は、サイドウォール１５０と底面１４８とを含む。Ｎ＋ソース注入がトレンチ１２６及びトレンチ１２８に実施され、また、ソース領域１１４，１１６，１１８を電気的に相互に接続するために、ソース領域１１４，１１６，１１８にも実施される。Ｎ＋ソース注入では、ヒ素またはその他の適切なＮ型ドーパントなど、Ｎ型ドーパントから構成することができ、ソース領域１１４，１１６，１１８にＮ＋型領域（図１に不図示）を形成する。また、図１に示すように、ドレイン領域１２２は、フローティングゲート１３６に隣接して配置され、Ｎ型ドーパントから構成される。本明細書では、特にドレイン領域１２２に関してのみ、簡潔に説明する。
【００１８】
本実施例では、Ｐ型ドーパントがソース領域１１４，１１６，１１８及びトレンチ１２６，１２８に注入され、Ｐ型領域（図１に不図示）を形成する。Ｐ型ドーパントは、ホウ素からなり、ソース領域１１４，１１６，１１８の各上面に対してある角度をなして注入することができる。本発明の一実施例では、Ｐ型ドーパントは、Ｎ＋ソース注入より前に注入する。Ｐ型ドーパントは、ドレイン領域１２２などのドレイン領域には注入されない。Ｐ型ドーパントが注入されると、熱サイクルが始まり、Ｐ型ドーパントをソース領域１１４，１１６，１１８の下部にて拡散させる。上述の本発明のＰ型ドーピング工程の結果、レトログレード・プロファイル及びグレーデッド濃度プロファイルが各ソース領域のＮ＋型領域（図１に不図示）の下部に形成され、上述のパンチスルーやＤＩＢＬなどの短チャネル効果を有効的に減少させる。本発明の革新的なＰ型ドーピング工程について、図２及び図３に対応させて以下に説明する。
【００１９】
図２の構成２００は、図１における２−２線に沿った構成１００の断面図に相当する。特に、構成２００のソース領域２１４，２１６，２１８、トレンチ２２６，２２８、サイドウォール２４６，２５０、底面２４４，２４８は、構成１００のソース領域１１４，１１６，１１８、トレンチ１２６，１２８、サイドウォール１４６，１５０、底面１４４，１４８にそれぞれ相当する。また、説明を明瞭にするために、ワードライン１０２及びフローティングゲート１３６は図２には不図示である。
【００２０】
図２に示すように、Ｎ＋型領域２５２は、基板２５８のソース領域２１４，２１６，２１８の各上面２１３，２１５，２１７、サイドウォール２４６、トレンチ２２６の底面２４４、サイドウォール２５０、トレンチ２２８の底面２４８の下部に配置される。Ｎ＋型領域２５２は、ソース領域２１４，２１６，２１８を電気的に相互接続し、ヒ素などのＮ型ドーパントをソース領域２１４，２１６，２１８及びトレンチ２２６，２２８に注入することで形成される。
【００２１】
また、図２に示すように、Ｐウェル２５４を基板２５８のＮ＋領域２５２の下部に配置し、当該技術分野では周知の方法で基板２５８を適切にドーピングすることで形成することができる。さらに、図２に示すように、Ｐ型領域２５６を、基板２５８のＰウェル２５４の下部に形成し、ホウ素などのＰ型ドーパントで構成することができる。Ｐ型領域２５６は、Ｐ型注入２６０を利用して、Ｐ型ドーパント、例えばホウ素を、ソース領域２１４，２１６，２１８の各上面２１３，２１５，２１７に対してそれぞれ注入角度２６２で注入することで、形成可能である。注入角度２６２は、図１のワードライン１０２にそれぞれ平行なソース領域２１４，２１６，２１８の各上面２１３，２１５，２１７に垂直な面にある。一例として、注入角度２６２は、約４５．０度から約９０．０度の間とすることができる。Ｐ型注入２６０により、例えば、ホウ素などＰ型ドーパントを、１平方センチメートル当たり、例えば約１×１０１４から約１×１０１5の原子注入量で注入できる。一例として、Ｐ型注入２６０により、約３０．０ｋｅＶのエネルギーでＰ型ドーパントを注入することができる。
【００２２】
Ｐ型ドーパントを注入角度２６２で注入することにより、本発明ではＰ型ドーパントをトレンチ２２６，２２８の各サイドウォール２４６，２５０、ソース領域２１４，２１６，２１８の各上面２１３，２１５，２１７、トレンチ２２６，２２８の各底面２４４，２４８に効率的に注入できる。結果として、Ｐ型領域２５６を基板２５８のＮ＋型領域２５２の下部に、所望の深度で形成できる。このため、図３に関連して以下で詳細に説明するが、本発明のＰ型ドーピング工程により、効果的なレトログレード・プロファイル及びグレーデッド濃度プロファイルが１１４，１１６，１１８の下部に効果的に実現される。
【００２３】
図３の構成３００は、図１における３−３線に沿った構成１００の断面図に相当する。特に、構成３００のメモリセル３３２、ワードライン３０２、フローティングゲート３３６、ソース領域３１６、ドレイン領域３２２は、構成１００のメモリセル１３２、ワードライン１０２、フローティングゲート１３６、ソース領域１１６、ドレイン領域１２２に、それぞれ相当する。また、構成３００のソース領域３１６、Ｎ＋型領域３５２、Ｐウェル３５４、基板３５８は、図２の構成２００のソース領域２１６、Ｎ＋型領域２５２、Ｐウェル２５４、基板２５８に、それぞれ相当する。また、説明を明瞭にするために、コンタクト１３８は図３に図示されていない。
【００２４】
図３に示すように、メモリセル３３２は、トンネル酸化層３６２を含む。トンネル酸化層３６２は、基板３５８の上面３６６に形成され、熱成長したトンネル酸化を含めることができる。また、図３に示すように、フローティングゲート３３６は、トンネル酸化層３６２の上部に配置され、多結晶シリコンを含めることができる。さらに、図３に示すように、誘電体層３６４はフローティングゲート３３６の上部に配置され、例えば、酸化物／窒化物／酸化物（「ＯＮＯ」）膜で構成することができる。また、図３に示すように、ワードライン３０２は、誘電体層３６４の上部に配置され、多結晶シリコンで構成することができる。
【００２５】
さらに、図３に示すように、Ｎ＋型領域３５２はソース領域３１６に形成され、適切なＮ型ドーパントを基板３５８の上面３６６に注入することで形成することができる。また、図３に示すように、ドレイン領域３２２は、Ｎ＋型領域であり基板３５８に形成される。さらに、図３に示すように、チャネル領域３６８は、ソース接合３７４とドレイン接合３７６との間に形成され、トンネル酸化層３６２の下部にも形成される。また、図３に示すように、Ｐウェル３５４は、Ｎ＋型領域３５２、チャネル領域３６８、ドレイン領域３２２の下の基板３５８に形成される。Ｐウェル３５４は、当該技術分野では周知の方法で基板３５８に形成することができる。
【００２６】
さらに、図３に示すように、Ｐ型領域３５６は、Ｎ＋型領域３５２の下部に形成され、図２のＰ型注入２６０を利用して、例えば、ホウ素などのＰ型ドーパントを注入することで形成される。次の熱駆動工程の後で、Ｐ型領域３５６内のＰ型ドーパントが上方向に拡散し、矢印３７２で示されるように、基板３５８の上面３６６に近づく。結果として、Ｐ型ドーパントがＰウェル３５４のＮ＋型領域３５２の下にレトログレード・プロファイルを形成する。Ｐ型ドーパントはまた、矢印３７０で示されるように、チャネル領域３６８の中心に向かって拡散する。矢印３７０で示されるＰ型ドーパントの拡散の結果、Ｐ型ドーパントは、フローティングゲート３３６の下部にあって、ソース領域３１６内のＮ＋型領域３５２に隣接するＰウェル３５４の一部にグレーデッド濃度プロファイルを形成する。ドレイン領域３２２は、上述したように、Ｐ型注入２６０の実施中はマスクによって保護されているので、レトログレード・プロファイル及びグレーデッド濃度プロファイルは、ドレイン領域３２２に隣接して形成されることはない。このため、レトログレード・プロファイル及びグレーデッド濃度プロファイルをソース領域３１６に隣接して形成することにより、本発明では、パンチスルーやＤＩＢＬなど上述の短チャネル効果を有効的に低減できる。さらに、レトログレード・プロファイル及びグレーデッド濃度プロファイルをドレイン領域３２２に隣接して形成していないため、本発明では、望ましくないドレイン接合による破壊を有効的に回避している。したがって、短チャネル効果を低減した結果、本発明は、短チャネル性能を有効的に向上している。
【００２７】
図４は、本発明の一実施例に係る典型的な方法を例示するフロー図を示す。当該技術分野の当業者には明白な細部や機能は、フロー図４００から除外している。例えば、ある工程は、１つ以上のサブステップから構成されてもよいし、当該技術分野において周知である特殊な装置や物質を含んでいてもよい。
【００２８】
ステップ４０２において、半導体ウェハが製造される。半導体ウェハには、図１におけるメモリセル１３０，１３２，１３４などのメモリセル及びビットライン１０４，１０６，１０８などのビットライン上に形成されたワードライン１０２などのワードラインを含む。ステップ４０４において、誘電体が図１の酸化分離領域１１０，１１２などの酸化分離領域において除去され、トレンチ１２６，１２８などの各トレンチを露出させる。誘電体が、酸化分離領域１１０，１１２から除去され、例えばセルフアライン・ソースエッチングを実施することで、トレンチ１２６，１２８を露出させることができる。ステップ４０６で、ヒ素などのＮ型ドーパントがトレンチ１２６，１２８などのトレンチ及びソース領域１１４，１１６，１１８などのソース領域に注入され、ソース領域を電気的に相互接続する。
【００２９】
ステップ４０８において、Ｐ型ドーパントがトレンチ１２６，１２８などのトレンチ及びソース領域１１４，１１６，１１８などのソース領域に注入され、図２のＮ＋型領域２５２などのＮ＋型領域の下部に形成されたＰ型領域３５６などのＰ型領域を形成する。例えば、ホウ素を、ソース領域２１４，２１６，２１８の各上面２１３，２１５，２１７、トレンチ２２６のサイドウォール２４６及び底面２４４、トレンチ２２８のサイドウォール２５０及び底面２４８の下部深いところに、注入角度２６２で、ソース領域２１４，２１６，２１８の各上面２１３，２１５，２１７に対して注入することができる。一例として、注入角度２６２は、約４５．０度から約９０．０度とすることができる。熱サイクルは、Ｐ型領域３５６にＰ型ドーパントを拡散させ、ソース領域２１６などのソース領域に隣接したレトログレード・プロファイル及びグレーデッド濃度プロファイルを形成するために開始される。引き続き、ステップ４１０で、半導体ウェハの製造工程は、次に、図１のトレンチ１２６，１２８などのトレンチを酸化シリコンなどの誘電体で埋める。
【００３０】
したがって、上述したように、ホウ素などのＰ型ドーパントを利用して、フローティングゲート型フラッシュメモリセルなどのフローティングゲートメモリセルのソース領域に隣接して、レトログレード・プロファイル及びグレーデッド濃度プロファイルを形成し、望ましくない短チャネル効果を低減することによって、本発明は、フローティングゲート型メモリセルの短チャネル性能を有効的に向上させることができる。
【００３１】
上述の本発明の実施例から、様々な技術により、本発明の要旨を逸脱しない範囲で本発明の概念を実施することができるのは言うまでもない。さらに、本発明を特定の実施例とともに説明したが、本発明の精神と範囲を逸脱することなく、形式上また細部に変更が可能であることは、当業者には認知されることであろう。上述の実施例は、全ての点において例示であり、本発明を限定するものではないと考えられる。また、当然のことながら本発明は本明細書に記載の個々の実施例に限定されることはないが、本発明の範囲を逸脱しない範囲で、再構成、変更、置換が可能である。
【００３２】
したがって、メモリセル及び関連する構造体において、短チャネル効果を低減する方法は、上述した通りである。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施例に係るメモリセルを含む構造の平面図である。
【図２】図１の線２−２に沿った断面図である。
【図３】図１の線３−３に沿った断面図である。
【図４】本発明の一実施例に係る方法の工程に対応するフロー図である。
【図１】
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【図２】
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【図３】
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【図４】
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