(57)【特許請求の範囲】
【請求項１】
第１端子とその第１端子よりも低電位側の第２端子の間に接続された静電保護回路と内部回路を備えた半導体装置において、
前記静電保護回路は、ソースとゲートが前記第１端子に接続され、ドレインが前記第２端子に接続されたｓｇＰＭＯＳトランジスタを備え、
前記第１端子は電源端子又は入出力端子であり、前記第２端子は接地端子であり、
前記ｓｇＰＭＯＳトランジスタは、Ｎ型半導体基板又はＮ型ウェルに互いに間隔をもって形成されたＰ型拡散層からなるＰ型ソース及びＰ型ドレインと、前記Ｐ型ソースと前記Ｐ型ドレインの間の前記Ｎ型半導体基板又は前記Ｎ型ウェルからなるチャネルの上にゲート絶縁膜を介して形成されたゲート電極を備え、
前記Ｐ型ソース及び前記Ｐ型ドレインのうち少なくとも前記Ｐ型ドレインは、第１Ｐ型ドレイン拡散層と、前記第１Ｐ型ドレイン拡散層の表面側に形成されかつ前記第１Ｐ型ドレイン拡散層よりも濃い不純物濃度をもつ第２Ｐ型ドレイン拡散層からなる二重拡散構造を備え、
前記第１Ｐ型ドレイン拡散層表面に前記ゲート絶縁膜よりも厚い膜厚のＬＯＣＯＳ酸化膜を備え、前記ゲート電極の前記Ｐ型ドレイン側の端部は前記ＬＯＣＯＳ酸化膜上に乗り上げており、
前記第１Ｐ型ドレイン拡散層における前記第２Ｐ型ドレイン拡散層、前記チャネル間の距離Ｙと、前記第２Ｐ型ドレイン拡散層と前記第１Ｐ型ドレイン拡散層の深さの差Ｘｊとの間に、Ｙ＜Ｘｊの関係が成り立っていることを特徴とする半導体装置。
【請求項２】
前記Ｐ型ソースは前記Ｎ型半導体基板又は前記Ｎ型ウェルに形成された１層のＰ型ソース拡散層によって形成されており、
上方から見て前記Ｐ型ソース拡散層と前記ゲート電極の間にはＬＯＣＯＳ酸化膜が形成されていない請求項１に記載の半導体装置。
【請求項３】
前記内部回路は前記ｓｇＰＭＯＳトランジスタを備え、
前記静電保護回路のｓｇＰＭＯＳトランジスタは、前記内部回路のｓｇＰＭＯＳトランジスタに比べて、前記第１Ｐ型ドレイン拡散層における、前記第１Ｐ型ドレイン拡散層の前記チャネルとは反対側の端部、前記第２Ｐ型ドレイン拡散層間の距離Ｚが短くなっている請求項１又は２に記載の半導体装置。
【請求項４】
前記静電保護回路は、前記ｓｇＰＭＯＳトランジスタと、前記第１端子と前記第２端子の間に接続されたサイリスタを備え、
前記ｓｇＰＭＯＳトランジスタは前記サイリスタのトリガー素子として用いられている請求項１から３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層装置に関し、特に、第１端子とその第１端子よりも低電位側の第２端子の間に接続された静電保護回路と内部回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
一般的な静電保護回路として、ＮＭＯＳトランジスタのゲート、ソース及び基板電位を接地電位（ＧＮＤ）に接続にした、ｇｇＮＭＯＳ（gate grounded NMOS）トランジスタと呼ばれる保護素子が用いられている（例えば特許文献１から３を参照）。
【０００３】
ｇｇＮＭＯＳは、ドレインに接続された端子にＧＮＤ線を基準とした正の静電気サージが印加されると、トリガー電圧Ｖｔ１において、ＮＭＯＳトランジスタのドレイン端のアバランシェブレイクダウンにより発生したアバランシェ電流によって基板電位が上昇し、寄生のＮＰＮバイポーラトランジスタが動作する。寄生バイポーラトランジスタの動作により、ドレイン、ソース間のインピーダンスが急激に低下し、大電流が流れて、電圧がホールド電圧Ｖｈまで降下する、いわゆるスナップバックと呼ばれる現象が起こる。その後、静電気サージ電流パスの抵抗成分を持ちながら、電流、電圧ともに上昇し、破壊電圧Ｖｔ２、破壊電流Ｉｔ２において、ＰＮ接合の熱破壊に至る。
【０００４】
しかし、ゲート電極端部がＬＯＣＯＳ（local oxidation of silicon）酸化膜上に配置された高耐圧ＭＯＳトランジスタを備えた高耐圧製品において、高耐圧ＭＯＳトランジスタからなる高耐圧ｇｇＮＭＯＳトランジスタで構成した静電保護回路は、保護素子である高耐圧ｇｇＮＭＯＳが非常に破壊しやすいという問題があった。これは、高耐圧ｇｇＮＭＯＳトランジスタは、ＬＯＣＯＳ酸化膜端部が高電界になることによってＬＯＣＯＳ酸化膜端部の欠陥層に電子が大量にトラップされ、局所的なリークや破壊を引き起こしてしまう、いわゆるＫｉｒｋ効果が発生し、スナップバック現象直後に素子が破壊されてしまうからである。そのため、高耐圧ｇｇＮＭＯＳトランジスタは保護素子としては機能しないことが分かっている。
【０００５】
この課題を解決するために、ｇｇＮＭＯＳトランジスタに代わる保護素子が必要となる。例えばダイオードを保護素子として用いた場合、ダイオードは動作時のオン抵抗が大きすぎるため、内部回路が破壊しないように十分な電流を流そうとすると、非常に大きなレイアウト面積が必要になるという問題があった。
【０００６】
また、ソースとゲートをショートさせた高耐圧ＰＭＯＳトランジスタ（source-gate Connect PMOSトランジスタ、以下ｓｇＰＭＯＳトランジスタという）も、ダイオードと同様にオン抵抗の大きさが問題となるため、そのままでは保護素子として使用するのは困難である。
【０００７】
高耐圧ＰＭＯＳトランジスタは、ダイオードと同じサイズでも、破壊電流値やオン抵抗に関してダイオードより高い能力を有する。
図１２に、同じサイズ（ＰＮ接合幅）をもつ高耐圧ＰＭＯＳトランジスタ（ＰＭＯＳ）とダイオード（Ｄｉｏｄｅ）の電圧−電流特性を示す。縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。
図１２からわかるように、高耐圧ＰＭＯＳトランジスタは同一サイズのダイオードよりも高破壊電流値及び低オン抵抗を有する。
【０００８】
【特許文献１】特開２００４−３０４１３６号公報
【特許文献２】特表２００３−５１０８２７号公報
【特許文献３】特開２００４−５５５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、第１端子とその第１端子よりも低電位側の第２端子の間に接続された静電保護回路と内部回路を備えた半導体装置において、従来のｓｇＰＭＯＳトランジスタよりもオン抵抗の小さいｓｇＰＭＯＳトランジスタをもつ静電保護回路を備えた半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置は、第１端子とその第１端子よりも低電位側の第２端子の間に接続された静電保護回路と内部回路を備えた半導体装置であって、上記静電保護回路は、ソースとゲートが上記第１端子に接続され、ドレインが上記第２端子に接続されたｓｇＰＭＯＳトランジスタを備えている。上記第１端子は電源端子又は入出力端子であり、上記第２端子は接地端子である。上記ｓｇＰＭＯＳトランジスタは、Ｎ型半導体基板又はＮ型ウェルに互いに間隔をもって形成されたＰ型拡散層からなるＰ型ソース及びＰ型ドレインと、上記Ｐ型ソースと上記Ｐ型ドレインの間の上記Ｎ型半導体基板又は上記Ｎ型ウェルからなるチャネルの上にゲート絶縁膜を介して形成されたゲート電極を備えている。上記Ｐ型ソース及び上記Ｐ型ドレインのうち少なくとも上記Ｐ型ドレインは、第１Ｐ型ドレイン拡散層と、上記第１Ｐ型ドレイン拡散層の表面側に形成されかつ上記第１Ｐ型ドレイン拡散層よりも濃い不純物濃度をもつ第２Ｐ型ドレイン拡散層からなる二重拡散構造を備えている。上記第１Ｐ型ドレイン拡散層表面に上記ゲート絶縁膜よりも厚い膜厚のＬＯＣＯＳ酸化膜を備え、上記ゲート電極の上記Ｐ型ドレイン側の端部は上記ＬＯＣＯＳ酸化膜上に乗り上げている、いわゆるＬＯＣＯＳオフセット構造を備えている。上記第１Ｐ型ドレイン拡散層における上記第２Ｐ型ドレイン拡散層、上記チャネル間の距離Ｙと、上記第２Ｐ型ドレイン拡散層と上記第１Ｐ型ドレイン拡散層の深さの差Ｘｊとの間に、Ｙ＜Ｘｊの関係が成り立っているものである。
本願特許請求の範囲及び本明細書において、第１端子とその第１端子よりも低電位側の第２端子の組合せは、第１端子としての入出力端子と第２端子としての接地端子の組合せ、又は第１端子としての電源端子と第２端子としての接地端子の組合せである。また、入出力端子とは、入力端子として用いられるもの、出力端子として用いられるもの、ならびに入力端子及び出力端子として用いられるものを含む。
【００１１】
本発明の半導体装置において、上記Ｐ型ソースは上記Ｎ型半導体基板又は上記Ｎ型ウェルに形成された１層のＰ型ソース拡散層によって形成されており、上方から見て上記Ｐ型ソース拡散層と上記ゲート電極の間にはＬＯＣＯＳ酸化膜が形成されていない例を挙げることができる。ただし、Ｐ型ソースも、Ｐ型ドレインと同様に、第１Ｐ型ソース拡散層と、第１Ｐ型ソース拡散層の表面側に形成されかつ第１Ｐ型ソース拡散層よりも濃い不純物濃度をもつ第２Ｐ型ソース拡散層からなる二重拡散構造を備え、第１Ｐ型ドレイン拡散層表面にゲート絶縁膜よりも厚い膜厚のＬＯＣＯＳ酸化膜を備えているようにしてもよい。
【００１２】
また、上記内部回路は上記ｓｇＰＭＯＳトランジスタを備え、上記静電保護回路のｓｇＰＭＯＳトランジスタは、上記内部回路のｓｇＰＭＯＳトランジスタに比べて、上記第１Ｐ型ドレイン拡散層における、上記第１Ｐ型ドレイン拡散層の上記チャネルとは反対側の端部、上記第２Ｐ型ドレイン拡散層間の距離Ｚが短くなっているようにしてもよい。
【００１３】
また、上記静電保護回路は、上記ｓｇＰＭＯＳトランジスタと、上記第１端子と上記第２端子の間に接続されたサイリスタ（ＳＣＲ(Silicon controlled rectifier)とも呼ばれる）を備え、上記ｓｇＰＭＯＳトランジスタは上記サイリスタのトリガー素子として用いられているようにしてもよい。
【発明の効果】
【００１４】
本発明の半導体装置では、静電保護回路は、ソースとゲートが第１端子に接続され、ドレインが第２端子に接続されたｓｇＰＭＯＳトランジスタを備え、第１端子は電源端子又は入出力端子であり、第２端子は接地端子であり、ｓｇＰＭＯＳトランジスタは、少なくともＰ型ドレインが、第１Ｐ型ドレイン拡散層と、第１Ｐ型ドレイン拡散層の表面側に形成されかつ第１Ｐ型ドレイン拡散層よりも濃い不純物濃度をもつ第２Ｐ型ドレイン拡散層からなる二重拡散構造を備え、第１Ｐ型ドレイン拡散層表面にゲート絶縁膜よりも厚い膜厚のＬＯＣＯＳ酸化膜を備え、ゲート電極のＰ型ドレイン側の端部はＬＯＣＯＳ酸化膜上に乗り上げており、第１Ｐ型ドレイン拡散層における第２Ｐ型ドレイン拡散層、チャネル間の距離Ｙと、第２Ｐ型ドレイン拡散層と第１Ｐ型ドレイン拡散層の深さの差Ｘｊとの間に、Ｙ＜Ｘｊの関係が成り立っているようにした。上記距離Ｙと上記深さの差Ｘｊとの間にＹ＜Ｘｊの関係が成り立っているようにすることにより、ｓｇＰＭＯＳトランジスタのオン抵抗を従来のｓｇＰＭＯＳトランジスタに比べて小さくすることができる。これにより、従来のｓｇＰＭＯＳトランジスタよりもオン抵抗の小さいｓｇＰＭＯＳトランジスタをもつ静電保護回路を備えた半導体装置を提供することができ、静電気による大電流が流れても端子電圧を低く保持でき、内部回路の電圧破壊を防ぐことができる。また、静電保護回路としてダイオードを用いる場合に比べて、静電保護回路として必要な面積を減少させることができる。
【００１５】
本発明の半導体装置において、Ｐ型ソースはＮ型半導体基板又はＮ型ウェルに形成された１層のＰ型ソース拡散層によって形成されており、上方から見てＰ型ソース拡散層とゲート電極の間にはＬＯＣＯＳ酸化膜が形成されていないようにすれば、ソース及びドレインの両方に二重拡散構造及びＬＯＣＯＳオフセット構造を備えたｓｇＰＭＯＳトランジスタに比べてオン抵抗を小さくすることができる。
【００１６】
また、内部回路は上記ｓｇＰＭＯＳトランジスタを備え、静電保護回路のｓｇＰＭＯＳトランジスタは、内部回路のｓｇＰＭＯＳトランジスタに比べて、第１Ｐ型ドレイン拡散層における、第１Ｐ型ドレイン拡散層のチャネルとは反対側の端部、第２Ｐ型ドレイン拡散層間の距離Ｚが短くなっているようにしてもよい。ｓｇＰＭＯＳトランジスタにおいて、上記距離Ｚを短くすることにより、ブレイクダウンする電圧（耐圧）を小さく設定することができる。したがって、静電保護回路のｓｇＰＭＯＳトランジスタの上記距離Ｚを内部回路のｓｇＰＭＯＳトランジスタの上記距離Ｚよりも短くすることにより、静電保護回路のｓｇＰＭＯＳトランジスタについて低オン抵抗を維持しつつ、内部回路のｓｇＰＭＯＳトランジスタがブレイクダウンする電圧よりも低い電圧で静電保護回路を動作させることができ、内部回路を安全に保護することが可能になる。
【００１７】
また、静電保護回路は、上記ｓｇＰＭＯＳトランジスタと、第１端子と第２端子の間に接続されたサイリスタを備え、上記ｓｇＰＭＯＳトランジスタはサイリスタのトリガー素子として用いられているようにした。本発明の静電保護回路を構成するｓｇＰＭＯＳトランジスタはオン抵抗を小さくすることができるので、サイリスタを動作させるのに必要な電流（トリガー電流）が流れる間に上昇するサージ電圧を低く押さえることができ、結果として従来よりも低い電圧でサイリスタを動作させることができるので、サイリスタを静電保護素子として使用できる範囲を広げることが可能になる。
【発明を実施するための最良の形態】
【００１８】
図１は一実施例における静電保護回路としてのｓｇＰＭＯＳトランジスタを概略的に示す断面図である。図２はこの実施例の回路図である。まず、図１を参照してのｓｇＰＭＯＳトランジスタの構造について説明する。
【００１９】
Ｐ型半導体基板（Ｐｓｕｂ）１にＮ型ウェル（ＮＷ）３が形成されている。Ｎウェル３の表面側に、Ｐ型低濃度ドレイン拡散層（Ｐ−、第１Ｐ型ドレイン拡散層）５ｄとＰ型低濃度ソース拡散層（Ｐ−）５ｓが互いに間隔をもって形成されている。例えば、Ｐ型低濃度ドレイン拡散層５ｄとＰ型低濃度ソース拡散層５ｓは、注入エネルギーは３０〜５０ＫｅＶ、ドーズ量は１×１０13〜５×１０13ｃｍ-2の条件でボロンイオンが注入され、１０００〜１１００度で１〜２時間の熱処理を行って形成されたものである。
【００２０】
Ｐ型低濃度ドレイン拡散層５ｄとＰ型低濃度ソース拡散層５ｓの間のＮ型ウェル３はチャネル７を構成する。Ｎ型ウェル３にはＮ型ウェル３の電位をとるためのＮ型コンタクト拡散層（Ｎ＋）９も形成されている。
【００２１】
Ｐ型低濃度ドレイン拡散層５ｄの表面側に、上方から見てＰ型低濃度ドレイン拡散層５ｄの端部とは間隔をもってＰ型高濃度ドレイン拡散層（Ｐ＋、第２Ｐ型ドレイン拡散層）１１ｄが形成されている。Ｐ型低濃度ソース拡散層５ｓの表面側に、上方から見てＰ型低濃度ソース拡散層５ｓの端部とは間隔をもってＰ型高濃度ソース拡散層（Ｐ＋）１１ｓが形成されている。Ｐ型高濃度ドレイン拡散層１１ｄ及びＰ型高濃度ソース拡散層１１ｓはＰ型低濃度ドレイン拡散層５ｄ及びＰ型低濃度ソース拡散層５ｓよりも濃いＰ型不純物濃度をもっている。例えば、Ｐ型高濃度ドレイン拡散層１１ｄとＰ型高濃度ソース拡散層１１ｓは、注入エネルギーは３０〜５０ＫｅＶ、ドーズ量は１×１０15〜５×１０15ｃｍ-2の条件でボロンイオンが注入されて形成されたものである。
【００２２】
Ｐ型低濃度ドレイン拡散層５ｄ表面及びＰ型低濃度ソース拡散層５ｓ表面にＬＯＣＯＳ酸化膜１３が形成されている。ＬＯＣＯＳ酸化膜１３はチャネル７の形成位置を除いてＮウェル３表面にも形成されている。Ｎ型コンタクト拡散層９表面、Ｐ型高濃度ドレイン拡散層１１ｄ表面及びＰ型高濃度ソース拡散層１１ｓ表面にはＬＯＣＯＳ酸化膜１３は形成されていない。
【００２３】
チャネル７上に例えば酸化シリコン膜からなるゲート絶縁膜１５が形成されている。ゲート絶縁膜１５の膜厚はＬＯＣＯＳ酸化膜１３よりも薄い。ゲート絶縁膜１５上にゲート電極１７が形成されている。ゲート電極１７のドレイン側端部及びソース側端部はＬＯＣＯＳ酸化膜１３上に延伸して配置されており、ドレイン側及びソース側の両方でいわゆるＬＯＣＯＳオフセット構造が形成されている。
【００２４】
ゲート電極１７及びＰ型高濃度ソース拡散層１１ｓは入出力端子（第１端子）２１に接続されている。Ｎ型コンタクト拡散層９も入出力端子２１に接続されている。Ｐ型高濃度ドレイン拡散層１１ｄは接地端子（第２端子）２３に接続されている。
このようにして、ソースとゲートが入出力端子２１に接続され、ドレインが接地端子２３に接続されたｓｇＰＭＯＳトランジスタ１９が形成されている。
【００２５】
ｓｇＰＭＯＳトランジスタ１９において、Ｐ型低濃度ドレイン拡散層５ｄにおけるＰ型高濃度ドレイン拡散層１１ｄ、チャネル７間の距離Ｙと、Ｐ型高濃度ドレイン拡散層１１ｄとＰ型低濃度ドレイン拡散層５ｄの深さの差Ｘｊとの間に、Ｙ＜Ｘｊの関係が成り立っている。例えば、距離Ｙ＝０.８μｍ（マイクロメートル）、深さの差Ｘｊ＝１.１２５μｍの組合せや、距離Ｙ＝１.１μｍ、深さの差Ｘｊ＝２.６μｍなどの組合せなどを挙げることができる。
【００２６】
図２に示すように、入出力端子２１と接地端子２３の間にｓｇＰＭＯＳトランジスタ１９と内部回路２５が並列に接続されている。ｓｇＰＭＯＳトランジスタ１９は静電保護回路として機能する。
【００２７】
図３は、図１に示したｓｇＰＭＯＳトランジスタにおける距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）とオン抵抗（Ω）の関係を調べた結果を示す図である。縦軸はオン抵抗、横軸は距離Ｙと深さの差Ｘｊの比率を示す。図４は、ｓｇＰＭＯＳトランジスタにおける距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）が０.８のもの（Ｙ＜Ｘｊ）と１.２のもの（Ｙ＞Ｘｊ）について電圧−電流特性を調べた結果を示す図である。縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。
【００２８】
図３及び図４からわかるように、距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）が１よりも小さい、すなわち距離Ｙ＜深さの差Ｘｊの関係が成り立っていることにより、オン抵抗が小さくなることがわかる。
【００２９】
したがって、ｓｇＰＭＯＳトランジスタ１９において、距離Ｙと深さの差Ｘｊとの間にＹ＜Ｘｊの関係が成り立っているようにすることにより、ｓｇＰＭＯＳトランジスタ１９のオン抵抗を従来のｓｇＰＭＯＳトランジスタに比べて小さくすることができ、従来のｓｇＰＭＯＳトランジスタよりもオン抵抗の小さいｓｇＰＭＯＳトランジスタ１９をもつ静電保護回路を備えた半導体装置を提供することができ、静電気による大電流が流れても端子電圧を低く保持でき、内部回路２５の電圧破壊を防ぐことができる。さらに、静電保護回路としてダイオードを用いる場合に比べて、静電保護回路として必要な面積を減少させることができる。
【００３０】
図５は他の実施例における静電保護回路としてのｓｇＰＭＯＳトランジスタを概略的に示す断面図である。図１と同じ機能を果たす部分には同じ符号を付す。
【００３１】
この実施例におけるｓｇＰＭＯＳトランジスタ２７では、図１に示したｓｇＰＭＯＳトランジスタ１９と比較して、ソースはＮ型ウェル３に形成された１層のＰ型高濃度ソース拡散層（Ｐ型ソース拡散層）１１ｓによって形成されており、上方から見てＰ型高濃度ソース拡散層１１ｓとゲート電極１７の間にはＬＯＣＯＳ酸化膜１３が形成されていない。すなわち、ドレイン側のみがＬＯＣＯＳオフセット構造を備えている。
【００３２】
図６は、図１に示したｓｇＰＭＯＳトランジスタ１９（両側ＬＯＣＯＳオフセット構造）と図５に示したｓｇＰＭＯＳトランジスタ２７（片側ＬＯＣＯＳオフセット構造）について電圧−電流特性を調べた結果を示す図である。縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。なお、ここで用いた両側ＬＯＣＯＳオフセット構造ｓｇＰＭＯＳトランジスタと片側ＬＯＣＯＳオフセット構造ｓｇＰＭＯＳトランジスタは、ＬＯＣＯＳオフセット構造の違いの他は同じ構造をもつ。
【００３３】
図６から、両側ＬＯＣＯＳオフセット構造は破壊電流の面で優れ、片側ＬＯＣＯＳオフセット構造はオン抵抗の面でより優れた特性を示していることがわかる。したがって、本発明の半導体装置において、静電保護回路として片側ＬＯＣＯＳオフセット構造のｓｇＰＭＯＳトランジスタを用いれば、両側ＬＯＣＯＳオフセット構造のものを用いる場合に比べてオン抵抗を小さくすることができる。
【００３４】
なお、図５に示した片側ＬＯＣＯＳオフセット構造のｓｇＰＭＯＳトランジスタ２７についても、図１に示した両側ＬＯＣＯＳオフセット構造のｓｇＰＭＯＳトランジスタ１９と同様に、距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）が１よりも小さい、すなわち距離Ｙ＜深さの差Ｘｊの関係が成り立っている場合にオン抵抗が小さくなる。
【００３５】
図７は他の実施例における静電保護回路のｓｇＰＭＯＳトランジスタと内部回路のｓｇＰＭＯＳトランジスタを概略的に示す断面図であり、（Ａ）は静電保護回路のｓｇＰＭＯＳトランジスタ、（Ｂ）は内部回路のｓｇＰＭＯＳトランジスタを示す。図１と同じ機能を果たす部分には同じ符号を付す。
【００３６】
（Ａ）に示す静電保護回路のｓｇＰＭＯＳトランジスタ１９は図１に示したものと同じ構造である。
（Ｂ）に示す内部回路のｓｇＰＭＯＳトランジスタ２９は、ｓｇＰＭＯＳトランジスタ１９と同じの構造を備えている。ただし、内部回路のｓｇＰＭＯＳトランジスタ２９のＰ型低濃度ドレイン拡散層５ｄにおける、Ｐ型低濃度ドレイン拡散層５ｄのチャネル７とは反対側の端部、Ｐ型高濃度ドレイン拡散層間の距離Ｚ’は、静電保護回路のｓｇＰＭＯＳトランジスタ１９のＰ型低濃度ドレイン拡散層５ｄにおける、Ｐ型低濃度ドレイン拡散層５ｄのチャネル７とは反対側の端部、Ｐ型高濃度ドレイン拡散層間の距離Ｚよりも短く形成されている。
【００３７】
図８は、図７に示したｓｇＰＭＯＳトランジスタ１９についてＰ型低濃度ドレイン拡散層５ｄのチャネル７とは反対側の端部、Ｐ型高濃度ドレイン拡散層間の距離Ｚを０.４μｍ〜１.２μｍの間で変化させた場合の電圧−電流特性を調べた結果を示す図である。縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。
【００３８】
図８中、Ａのデータは距離Ｚ＝１.２μｍ、Ｂのデータは距離Ｚ＝１.０μｍ、Ｃのデータは距離Ｚ＝０.８μｍ、Ｄのデータは距離Ｚ＝０.６μｍ、Ｅのデータは距離Ｚ＝０.４μｍのものである。図８からわかるように、低オン抵抗はそのままに耐圧を望みの値に容易に変化させることができる。
【００３９】
また、ｓｇＰＭＯＳトランジスタ１９において、距離Ｚを小さくすれば、ブレイクダウンする電圧（耐圧）を小さく設定することができるのがわかる。
したがって、図７に示した実施例において、静電保護回路のｓｇＰＭＯＳトランジスタ１９の距離Ｚを内部回路のｓｇＰＭＯＳトランジスタ２９の距離Ｚ’よりも短くすることにより、静電保護回路のｓｇＰＭＯＳトランジスタ１９について低オン抵抗を維持しつつ、内部回路のｓｇＰＭＯＳトランジスタ２９がブレイクダウンする電圧よりも低い電圧で静電保護回路を動作させることができ、内部回路を安全に保護することが可能になる。
【００４０】
図９はさらに他の実施例の回路図である。図２と同じ機能を果たす部分には同じ符号を付す。
【００４１】
この実施例では、静電保護回路３１は、ＮＰＮバイポーラトランジスタ３３とＰＮＰバイポーラトランジスタ３５からなるサイリスタと、図１に示したｓｇＰＭＯＳトランジスタ１９によって構成されている。
【００４２】
ＮＰＮバイポーラトランジスタ３３のエミッタは入出力端子２１に接続されている。ＮＰＮバイポーラトランジスタ３３のコレクタ及びＰＮＰバイポーラトランジスタ３５のベースは互いに結線されて抵抗３７を介して接地端子２３に接続されている。ＮＰＮバイポーラトランジスタ３３のベース、ＰＮＰバイポーラトランジスタ３５のコレクタ、ｓｇＰＭＯＳトランジスタ１９のソース及びゲートは互いに結線されて抵抗３９を介して入出力端子２１に接続されている。ＰＮＰバイポーラトランジスタのエミッタ及びｓｇＰＭＯＳトランジスタ１９のドレインは接地端子２３に接続されている。
【００４３】
静電保護回路３１において、ｓｇＰＭＯＳトランジスタ１９はサイリスタのトリガー素子として機能する。ｓｇＰＭＯＳトランジスタ１９はオン抵抗を小さくすることができるので、サイリスタを動作させるのに必要な電流（トリガー電流）が流れる間に上昇するサージ電圧を低く押さえることができ、結果として従来よりも低い電圧でサイリスタを動作させることができるので、サイリスタを静電保護素子として使用できる範囲を広げることが可能になる。
【００４４】
図１０は、図１に示したｓｇＰＭＯＳトランジスタ１９における距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）が０.８のもの（Ｙ＜Ｘｊ）をトリガー素子として備えたサイリスタ（本発明のｓｇＰＭＯＳトリガー）と、比率（Ｙ／Ｘｊ）が１.２のもの（Ｙ＞Ｘｊ）をトリガー素子として備えたサイリスタ（従来のｓｇＰＭＯＳトリガー）について電圧−電流特性を調べた結果を示す図である。縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。図１０ではトリガー箇所を拡大して示している。
【００４５】
図１０からわかるように、ｓｇＰＭＯＳトランジスタ１９における距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）が０.８のもの（Ｙ＜Ｘｊ）を備えたサイリスタ（本発明のｓｇＰＭＯＳトリガー）を用いることによって、従来のｓｇＰＭＯＳトリガーよりも低い電圧でサイリスタを駆動させるのに十分なトリガー電流を得ることができる。
【００４６】
図１１はさらに他の実施例の回路図である。図９と同じ機能を果たす部分には同じ符号を付す。
【００４７】
この実施例では、静電保護回路３１において、ｓｇＰＭＯＳトランジスタ１９のソース及びゲートは抵抗３９を介さずに入出力端子２１に接続されている。また、ＧＰＭＯＳトランジスタ１９のドレインは、ＮＰＮバイポーラトランジスタ３３のコレクタ及びＰＮＰバイポーラトランジスタ３５のベースに結線され、抵抗３７を介して接地端子２３に接続されている。
【００４８】
この実施例でも、ｓｇＰＭＯＳトランジスタ１９はサイリスタのトリガー素子として機能する。図９に示した実施例と同様に、ｓｇＰＭＯＳトランジスタ１９はオン抵抗を小さくすることができるので、サイリスタを動作させるのに必要な電流（トリガー電流）が流れる間に上昇するサージ電圧を低く押さえることができる。
【００４９】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００５０】
例えば、上記の実施例では、ｓｇＰＭＯＳトランジスタをＮ型ウェル３に形成しているが、Ｎ型半導体基板を用いてｓｇＰＭＯＳトランジスタをＮ型半導体基板に形成してもよい。
【００５１】
また、上記の実施例では、第１端子として入出力端子２１を用い、第２端子として接地端子２３を用いた例を示しているが、本発明はこれに限定されるものではない。本発明において、第１端子とその第１端子よりも低電位側の第２端子の組合せは、上記の実施例のように第１端子としての入出力端子２１と第２端子としての接地端子２３の組合せの他に、第１端子としての電源端子と第２端子としての接地端子の組合せであってもよい。
【図面の簡単な説明】
【００５２】
【図１】一実施例における静電保護回路としてのｓｇＰＭＯＳトランジスタを概略的に示す断面図である。
【図２】同実施例の回路図である。
【図３】図１に示したｓｇＰＭＯＳトランジスタにおける距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）とオン抵抗（Ω）の関係を調べた結果を示す図であり、縦軸はオン抵抗、横軸は距離Ｙと深さの差Ｘｊの比率を示す。
【図４】ｓｇＰＭＯＳトランジスタにおける距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）が０.８のもの（Ｙ＜Ｘｊ）と１.２のもの（Ｙ＞Ｘｊ）について電圧−電流特性を調べた結果を示す図である。
【図５】他の実施例における静電保護回路としてのｓｇＰＭＯＳトランジスタを概略的に示す断面図である。
【図６】図１に示したｓｇＰＭＯＳトランジスタ１９（両側ＬＯＣＯＳオフセット構造）と図５に示したｓｇＰＭＯＳトランジスタ２７（片側ＬＯＣＯＳオフセット構造）について電圧−電流特性を調べた結果を示す図であり、縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。
【図７】他の実施例における静電保護回路のｓｇＰＭＯＳトランジスタと内部回路のｓｇＰＭＯＳトランジスタを概略的に示す断面図であり、（Ａ）は静電保護回路のｓｇＰＭＯＳトランジスタ、（Ｂ）は内部回路のｓｇＰＭＯＳトランジスタを示す。
【図８】図７に示したｓｇＰＭＯＳトランジスタ１９についてＰ型低濃度ドレイン拡散層５ｄのチャネル７とは反対側の端部、Ｐ型高濃度ドレイン拡散層間の距離Ｚを０.４μｍ〜１.２μｍの間で変化させた場合の電圧−電流特性を調べた結果を示す図であり、縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。
【図９】さらに他の実施例の回路図である。
【図１０】図１に示したｓｇＰＭＯＳトランジスタ１９における距離Ｙと深さの差Ｘｊの比率（Ｙ／Ｘｊ）が０.８のもの（Ｙ＜Ｘｊ）をトリガー素子として備えたサイリスタ（本発明のｓｇＰＭＯＳトリガー）と、比率（Ｙ／Ｘｊ）が１.２のもの（Ｙ＞Ｘｊ）をトリガー素子として備えたサイリスタ（従来のｓｇＰＭＯＳトリガー）について電圧−電流特性を調べた結果を示す図であり、縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。
【図１１】さらに他の実施例の回路図である。
【図１２】同じサイズ（ＰＮ接合幅）をもつ高耐圧ＰＭＯＳトランジスタ（ＰＭＯＳ）とダイオード（Ｄｉｏｄｅ）の電圧−電流特性を示す図であり、縦軸は電流（任意単位）、横軸は電圧（ボルト（Ｖ））を示す。
【符号の説明】
【００５３】
３  Ｎ型ウェル
５ｄ  Ｐ型低濃度ドレイン拡散層（第１Ｐ型ドレイン拡散層）
５ｓ  Ｐ型低濃度ソース拡散層
７  チャネル
１１ｄ  Ｐ型高濃度ドレイン拡散層（第２Ｐ型ドレイン拡散層）
１１ｓ  Ｐ型高濃度ソース拡散層
１３  ＬＯＣＯＳ酸化膜
１５  ゲート絶縁膜
１７  ゲート電極
１９，２７  静電保護回路のｓｇＰＭＯＳトランジスタ
２１  入出力端子（第１端子）
２３  接地端子（第２端子）
２５  内部回路
２９  内部回路のｓｇＰＭＯＳトランジスタ
３１  静電保護回路
３３  ＮＰＮバイポーラトランジスタ
３５  ＰＮＰバイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図５】
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【図７】
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【図９】
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【図１１】
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【図４】
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【図６】
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【図８】
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【図１０】
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【図１２】
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