(57)【特許請求の範囲】
【請求項１】
半導体基板の活性領域に、第１のゲート絶縁膜と、第２のゲート絶縁膜とを形成する第１の工程と、
前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上にゲート電極材料を堆積する第２の工程と、
前記第２の工程の後に、前記活性領域における前記第１のゲート絶縁膜下の第１の領域に第１導電型の不純物を導入する第３の工程と、
前記ゲート電極材料を加工して、前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上にそれぞれゲート電極を形成する第４の工程と、
前記第１の領域と、前記活性領域における前記第２の絶縁膜下の第２の領域とに第１導電型の不純物を導入し、第１のボディ領域及び第２のボディ領域を形成する第５の工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の工程において、前記ゲート電極材料と前記第１のゲート絶縁膜とを前記不純物が通過するように前記不純物を導入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の工程において、前記不純物を、前記第１の領域と第２導電型のトランジスタのチャネル領域とに同時に導入することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型がｐ型であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板の活性領域にゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜上にゲート電極材料を堆積する第２の工程と、
前記第２の工程の後に、前記活性領域におけるボディ領域の第１の領域に第１導電型の不純物を導入する第３の工程と、
前記ゲート電極材料を加工して、前記ゲート絶縁膜上にゲート電極を形成する第４の工程と、
前記第１の領域に第１導電型の不純物を導入し、前記ボディ領域を形成する第５の工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第３の工程において、前記ゲート電極材料と前記ゲート絶縁膜とを前記不純物が通過するように前記不純物を導入することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の工程において、前記不純物を、前記第１の領域と第２導電型のトランジスタのチャネル領域とに同時に導入することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、半導体装置及びその製造方法に関し、特にパワーＭＯＳＦＥＴであるＬＤＭＯＳＦＥＴに適用して好適である。
【背景技術】
【０００２】
近年、コンピュータ等のＣＰＵに使用される電源は低電圧化される傾向にある。これに伴い、同期整流方式による電源回路が多用されている。
従来より、電源回路にはダイオード整流方式と呼ばれる方式が採用されていた。この方式の場合、ダイオードの順電圧と出力電流とにより電源回路の変換効率（損失）が決定される。そのため、大電流出力の場合、出力整流部での損失が大幅に増加し、損失に伴う発熱に対し、より大きなヒートシンクが必要となる。この解決手段として、主スイッチング動作にＭＯＳＦＥＴを用い、スイッチ機能と同期させる同期整流方式がある。
【０００３】
同期整流方式の電源回路には、スイッチング速度の速いパワーＭＯＳＦＥＴが適している。同期整流方式の電源回路に用いられる典型的なパワーＭＯＳＦＥＴの一つとして、ＬＤＭＯＳＦＥＴがある。ＬＤＭＯＳＦＥＴは、ゲート電極とドレイン層との間にゲート絶縁膜よりも厚い絶縁膜を形成し、寄生容量を低減することができる、ソースとドレインとの間の耐圧を確保しつつオン抵抗を低減できる等の利点があり、高速、高周波のスイッチングに適している。
【０００４】
一般に、ＬＤＭＯＳＦＥＴのスイッチングスピードを重視する場合には、ゲート絶縁膜を薄くし、ＬＤＭＯＳＦＥＴのゲート耐圧を向上させることを重視する場合には、ゲート絶縁膜を厚くする。ゲート絶縁膜厚の異なる複数のゲート絶縁膜厚のＬＤＭＯＳＦＥＴを搭載した集積回路を最小の工程数で形成しようとする場合、チャネルとなるボディ領域の形成工程をゲート絶縁膜厚に依らずにボディ領域の形成工程を兼用することになる。
【０００５】
【特許文献１】特開２００６−１３３４４号公報
【特許文献２】特開平１１−１６３３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ゲート絶縁膜の厚みが異なる複数のＬＤＭＯＳＦＥＴを集積する際には、多くの場合、スイッチングスピードがより速い、ゲート絶縁膜のより薄いＬＤＭＯＳＦＥＴ素子に最適なボディ領域の形成条件を選択することになる。この場合、ゲート絶縁膜の厚さの違いによりゲート絶縁膜の厚いＬＤＭＯＳＦＥＴのボディ領域の不純物濃度が不足する。ボディ領域の不純物濃度の不足により、閾値電圧の低下やオフリークの増加、パンチスルーによるソース領域―ドレイン領域間の耐圧の低下が発生し、特性がバラつく原因となる。
【０００７】
この問題を回避するための常套手段の一つとして、ゲート絶縁膜厚ごとに最適なボディ領域の形成条件を選択し、ボディ領域の形成工程をゲート絶縁膜の厚み別に分けることが挙げられる。しかしながらこの解決方法では、工程数を増加させるため、コスト増に繋がるという新たな問題を抱えることになる。
【０００８】
また、他の回避手段としては、ボディ領域の形成条件をゲート絶縁膜の厚いＬＤＭＯＳＦＥＴと薄いＬＤＭＯＳＦＥＴとにとって中庸な条件に設定することが挙げられる。この手段を選択した場合にはコスト増は回避できるが、例えばゲート絶縁膜の薄いＬＤＭＯＳＦＥＴにおいてスイッチングスピードの高速化を徹底したい場合には、その特性を犠牲にする選択に迫られる。
従って、最小の工程数で尚且つ、特性が安定しており、スイッチングスピードが高速なパワーＭＯＳＦＥＴ用のＬＤＭＯＳＦＥＴが望まれている。
【０００９】
本件は、上記の課題に鑑みてなされたものであり、最小の工程数で尚且つ、特性が安定しており、スイッチングスピードの速い半導体装置及びその製造方法を提供することを目的とする
【課題を解決するための手段】
【００１０】
本件の半導体装置の製造方法は、半導体基板の活性領域に、第１のゲート絶縁膜と、第２のゲート絶縁膜とを形成する第１の工程と、前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上にゲート電極材料を堆積する第２の工程と、前記第２の工程の後に、前記活性領域における前記第１のゲート絶縁膜下の第１の領域に第１導電型の不純物を導入する第３の工程と、前記ゲート電極材料を加工して、前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上にそれぞれゲート電極を形成する第４の工程と、前記第１の領域と、前記活性領域における前記第２の絶縁膜下の第２の領域とに第１導電型の不純物を導入し、第１のボディ領域及び第２のボディ領域を形成する第５の工程とを含む。
【００１１】
本件の半導体装置の製造方法は、半導体基板の活性領域にゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜上にゲート電極材料を堆積する第２の工程と、前記第２の工程の後に、前記活性領域におけるボディ領域の第１の領域に第１導電型の不純物を導入する第３の工程と、前記ゲート電極材料を加工して、前記ゲート絶縁膜上にゲート電極を形成する第４の工程と、前記第１の領域に第１導電型の不純物を導入し、前記ボディ領域を形成する第５の工程とを含む。
【発明の効果】
【００１３】
本件によれば、最小の工程数で尚且つ、特性が安定しており、スイッチングスピードの速い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１４】
―本件の基本骨子―
本件では、パワー半導体装置、特にＬＤＭＯＳＦＥＴについて、ボディ層の不純物濃度が不足し、特性のバラつきが発生し易い場合に、ボディ層の形成予定部位に不純物を適宜導入しておく。この不純物導入（第１の不純物導入と言う）は、例えばパワー半導体装置と同一基板上に形成される第２導電型のトランジスタのチャネル領域を形成する際の不純物導入と兼用し、同時に行う。この第１の不純物導入の後、上記の形成予定部位に同一導電型の不純物を導入し（第２の不純物導入と言う）、ボディ層を形成する。このボディ層では、要求される比較的高い不純物濃度が確保されており、特性のバラつきが抑止される。
【００１５】
本件の最適な適用場面としては、膜厚の異なるゲート絶縁膜を有する複数のパワー半導体装置を形成する場合がある。このとき、ゲート絶縁膜のより薄いパワー半導体装置に最適なボディ領域の形成条件を選択し、ゲート絶縁膜のより厚いパワー半導体装置に対して本件を適用して、その不純物濃度を最適値に補償する。この構成を採ることにより、工程増を招くことなく、スイッチングスピードの高速化を徹底しつつも高特性を達成するパワー半導体装置が実現する。
【００１６】
本件では、第１の不純物導入は、パワー半導体装置のゲート電極となる電極材料を堆積された状態で、当該電極材料及びゲート絶縁膜を不純物が透過する条件で実行される。ここで、当該電極材料が存しない状態で第１の不純物導入を行うと、以下のような弊害が生じる。
【００１７】
（１）先ず、ゲート絶縁膜の形成前に第１の不純物導入を行う場合、ゲート絶縁膜の形成時の熱酸化処理により、不純物が半導体基板以外に外方拡散したり、ゲート絶縁膜中への不純物の取り込み（吸われ）が発生することがある。これにより、第１の不純物導入による不純物量が揺らぎ、特性のバラつきが生じる。また、第１の不純物導入に必要な不純物量が少量である（不純物濃度は薄くて良い）ことからも、ゲート絶縁膜の形成前における導入では特性が安定しない。
（２）ゲート絶縁膜の形成後に第１の不純物導入を行う場合、ゲート絶縁膜の直上にレジストマスクを形成することになるため、ゲート絶縁膜に有機汚染が発生し、ゲート絶縁膜の絶縁性及び信頼性の低下を招く。
（３）第１の不純物導入を、第２導電型のトランジスタのチャネル領域を形成する際の不純物導入と兼用することができないため、専用工程の追加を要し、工程増を招く。
【００１８】
第１の不純物導入を、電極材料を堆積された状態で当該電極材料とゲート絶縁膜とを不純物が透過する条件で行うことにより、（１）〜（３）のような不都合が抑止され、最小の工程数で安定した高性能のパワー半導体装置が得られる。
【００１９】
ここで、ゲート絶縁膜厚の異なる２種のＬＤＭＯＳＦＥＴを作製した場合において、２種の実験について説明する。
【００２０】
（実験１）
実験１では、ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴのオフ電流（Ｉoff）と閾値電圧（Ｖth）との相関関係について調べた。ここでは、第１の不純物導入を適用した場合と、適用しない場合とに分けて実験した。第１の不純物導入を適用した場合として、本件のようにボディ領域の形成予定領域に不純物を導入した場合と、ＬＤＭＯＳＦＥＴのチャネル領域の全体に不純物を導入した場合との２例を挙げる。ここで、本件の第１の不純物導入では、ボディ領域の形成予定領域に不純物を導入するため、チャネル領域にとってはその一部に導入されることになる。
【００２１】
実験結果を図１に示す。本件の第１の不純物導入をTry１、チャネル領域の全体への第１の不純物導入をTry２、第１の不純物導入を行わない場合をRefとする。
Refでは、ボディ層の形成条件をゲート絶縁膜の薄いＬＤＭＯＳＦＥＴに最適な条件を選択しているため、閾値電圧が低めにバラつくとオフ電流のバラつきも大きくなることが判る。これに対して、Try１，２では、ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴにのみ第１の不純物導入が施されるため、ゲート絶縁膜の薄いＬＤＭＯＳＦＥＴの特性に影響を与えることなく、ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴの閾値電圧を高く設定することができる。Try１，２によれば、コストの増加を伴うことなく、ゲート絶縁膜厚の異なるＬＤＭＯＳＦＥＴのボディ層の不純物濃度を独立に制御することが可能であり、各々のＬＤＭＯＳＦＥＴについて独立に特性の調整ができる。
【００２２】
（実験２）
実験２では、ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴのオン抵抗（Ｒon）と閾値電圧（Ｖth）との相関関係について調べた。オン抵抗が低いほど、スイッチングスピードの高速化に寄与するため、オン抵抗はパワーＭＯＳＦＥＴの特性として重要な指標の一つとされている。ここでは実験１と同様に、第１の不純物導入を適用した場合と、適用しない場合とに分けて実験した。第１の不純物導入を適用した場合として、本件のようにボディ領域の形成予定領域に不純物を導入した場合と、ＬＤＭＯＳＦＥＴのチャネル領域の全体に不純物を導入した場合との２例を挙げる。本件のようにボディ領域の形成予定領域に不純物を導入したときには、不純物の一部がチャネル領域（半導体基板におけるゲート電極下の領域）に重畳することになる。
【００２３】
実験結果を図２に示す。実験１と同様に、本件の第１の不純物導入をTry１、チャネル領域の全体への第１の不純物導入をTry２、第１の不純物導入を行わない場合をRefとする。
Refでは、ボディ層の形成条件をゲート絶縁膜の薄いＬＤＭＯＳＦＥＴに最適な条件を選択しているため、ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴの閾値電圧を高く設定することができない。
【００２４】
実験１の結果で説明したように、閾値電圧の制御によるオフ電流のバラつきを改善することのみを目的とした場合には、Try１、Try２のいずれの場合でも、最小の工程数で特性を安定化させることができる。しかしながら、Try２のようにチャネル領域全体へ不純物導入を行う場合には、オン抵抗を増加させてスイッチングスピードを悪化させるという新たな問題が発生する。これは、Try２の場合、必要以上にチャネル長が長くなってしまうことに起因する。図２に示すように、Try２では、Try１と比較して５．４％程度オン抵抗が悪化していることが判る。デバイスの設計寸法や、第１の不純物導入のドーズ量の設定次第では、チャネル領域の全体へ第１の不純物導入を行う場合には、更にオン抵抗が悪化することが予想される。
【００２５】
以上説明したように、本件の第１の不純物導入を適用することにより、ゲート絶縁膜の薄いＬＤＭＯＳＦＥＴの特性に影響を与えずに、ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴについて工程増を招くことなく特性を向上させることができる。
なお、ここではゲート絶縁膜の厚いＬＤＭＯＳＦＥＴの特性向上例を示した。既に、ゲート絶縁膜厚の異なるＬＤＭＯＳＦＥＴのボディ層の不純物濃度を独立に制御することが可能である。従って、各々のＬＤＭＯＳＦＥＴについて独立に特性の調整ができると説明した通り、ボディ層の形成条件をゲート絶縁膜の厚いＬＤＭＯＳＦＥＴにとって最適な条件を選択し、ゲート絶縁膜の薄いＬＤＭＯＳＦＥＴの特性の調整したい場合にも、本件が適用できる。このことは、本明細書を参照すれば、当業者であれば容易に類推できると考えられるため、詳述を省略する。
【００２６】
ここで、特許文献１には、ｐチャネルのパワーＭＯＳＦＥＴのチャネル領域全体にｐ型不純物を導入し、その閾値電圧をＣＭＯＳのｐチャネルＭＯＳＦＥＴの閾値電圧に近接させる手法が開示されている。特許文献２には、多結晶シリコン膜からのｐ型不純物の熱拡散を利用し、ｐチャネルのパワーＭＯＳＦＥＴのチャネル表面の濃度を制御する手法が開示されている。特許文献３には、ボディ領域を形成した後に、ボディ領域に基板面に対して傾斜した方向からチャネルドープを行う手法が開示されている。しかしながら、特許文献１〜３の各手法は、何れも本件と全く異なる目的で不純物導入を行っている。そのため、何れの手法でもボディ領域の不純物と当該不純物導入の不純物とは逆導電型とされており、本件に関連する先行技術ではない。
【００２７】
―本件を適用した好適な諸実施形態―
以下、本件をパワーＭＯＳＦＥＴであるＬＤＭＯＳＦＥＴを備えた半導体装置に適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。この半導体装置では、ＬＤＭＯＳＦＥＴ及びＣＭＯＳＦＥＴとが設けられて構成される。ＬＤＭＯＳＦＥＴとしては、ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴ（厚膜ＬＤＭＯＳＦＥＴ）及びゲート絶縁膜の薄いＬＤＭＯＳＦＥＴ（薄膜ＬＤＭＯＳＦＥＴ）が設けられる。ＣＭＯＳＦＥＴとしては、例えば５ＶのｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴが設けられる。
【００２８】
（第１の実施形態）
本実施形態では、ｎチャネルのＬＤＭＯＳＦＥＴを備えた半導体装置を開示する。
図３〜図１４は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。ここで、図３〜図８は、ｎチャネルのＬＤＭＯＳＦＥＴの素子領域を、図４〜図１４は、ＬＤＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳＦＥＴの素子領域を、それぞれ示す。
【００２９】
先ず、図３（ａ）及び図９（ａ）に示すように、半導体基板１上に酸化膜２及び窒化膜３を形成する。
詳細には、先ず、シリコンウェーハ等の半導体基板、ここではｐ型の半導体基板１の表面を熱酸化し、例えば膜厚５ｎｍ程度の酸化膜２を形成する。
次に、酸化膜２上にＣＶＤ法等によりシリコン窒化膜を堆積し、膜厚１００ｎｍ程度の窒化膜３を形成する。
【００３０】
続いて、図３（ｂ）及び図９（ｂ）に示すように、窒化膜３及び酸化膜２を加工する。
詳細には、素子分離領域のみ開口するように、リソグラフィー及びドライエッチングにより窒化膜３及び酸化膜２を加工する。その後、開口部位から露出する半導体基板１の表面を熱酸化し、例えば１５ｎｍ程度の酸化膜２ａを形成する。
【００３１】
続いて、図３（ｃ）及び図９（ｃ）に示すように、レジストマスク４を形成し、これを用いてウェル５ａ，５ｂ，３１を形成する。
詳細には、先ず、半導体基板１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、後述するウェルの形成領域を開口するレジストマスク４を形成する。
次に、レジストマスク４を用いて、ｎ型不純物、ここではリン（Ｐ+）を加速エネルギー２００ｋｅＶ、ドーズ量４．０×１０12／ｃｍ2の条件でイオン注入する。これにより、ＬＤＭＯＳＦＥＴの素子領域にはウェル５ａ，５ｂが、ＣＭＯＳＦＥＴの素子領域にはウェル３１がそれぞれ形成される。ここで、ウェル５ａがゲート絶縁膜の厚い厚膜ＬＤＭＯＳＦＥＴの形成領域、ウェル５ｂが厚膜ＬＤＭＯＳＦＥＴよりもゲート絶縁膜の薄い薄膜ＬＤＭＯＳＦＥＴの形成領域となる。ウェル３１は、ｐチャネルＭＯＳＦＥＴの形成領域となる。
その後、レジストマスク４を灰化処理等により除去する。
【００３２】
続いて、図４（ａ）及び図１０（ａ）に示すように、ＬＤＭＯＳＦＥＴの素子領域にはチャネルストップ領域７を、ＣＭＯＳＦＥＴの素子領域にはチャネルストップ領域３２，３３をそれぞれ形成する。
詳細には、先ず図４（ａ）に示すように、半導体基板１上に、ＬＤＭＯＳＦＥＴの素子領域におけるチャネルストップ領域の形成部位を開口するレジストマスク６を、レジストの塗布及びリソグラフィーにより形成する。
次に、レジストマスク６を用いて、ｎ型不純物、ここではリン（Ｐ+）を加速エネルギー１８０ｋｅＶ、ドーズ量２．０×１０13／ｃｍ2の条件でイオン注入する。これにより、ＬＤＭＯＳＦＥＴの素子領域にチャネルストップ領域７が形成される。
その後、レジストマスク６を灰化処理等により除去する。
【００３３】
次に、図１０（ａ）に示すように、半導体基板１上に、ＣＭＯＳＦＥＴの素子領域におけるチャネルストップ領域の形成部位を開口するレジストマスク（不図示）を、レジストの塗布及びリソグラフィーにより形成する。
次に、レジストマスクを用いて、ｎ型不純物、ここではリン（Ｐ+）を加速エネルギー４５ｋｅＶ、ドーズ量１．５×１０13／ｃｍ2の条件でイオン注入する。これにより、ＣＭＯＳＦＥＴの素子領域にチャネルストップ領域３３が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００３４】
次に、半導体基板１上に、ＣＭＯＳＦＥＴの素子領域におけるチャネルストップ領域の形成部位を開口するレジストマスク（不図示）を、レジストの塗布及びリソグラフィーにより形成する。
次に、レジストマスクを用いて、ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー３０ｋｅＶ、ドーズ量９．０×１０13／ｃｍ2の条件でイオン注入する。これにより、ＣＭＯＳＦＥＴの素子領域にチャネルストップ領域３２が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００３５】
続いて、図４（ｂ）及び図１０（ｂ）に示すように、各活性領域を画定する素子分離構造であるフィールド酸化膜１０を形成する。
詳細には、半導体基板１上で露出した酸化膜２を例えば１０００℃で酸化し、半導体基板１上の素子分離領域に膜厚４００ｎｍ程度のフィールド酸化膜１０を形成する。
その後、窒化膜３を除去し、窒化膜３が除去された部位を例えば９５０℃で３０ｎｍ程度の厚みに再酸化する。図示の例では便宜上、酸化膜２とする。
【００３６】
続いて、図４（ｃ）及び図１０（ｃ）に示すように、ＬＤＭＯＳＦＥＴ及びＣＭＯＳＦＥＴの素子領域におけるチャネルストップ領域の形成部位を開口するレジストマスク（不図示）を、レジストの塗布及びリソグラフィーにより形成する。
次に、レジストマスクを用いて、ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１６０ｋｅＶ、ドーズ量８．０×１０13／ｃｍ2の条件でイオン注入する。これにより、ＬＤＭＯＳＦＥＴの素子領域にはチャネルストップ領域８が、ＣＭＯＳＦＥＴの素子領域にチャネルストップ領域３４がそれぞれ形成される。なお、チャネルストップ領域３４はチャネルストップ領域３２と重畳するように形成される。
その後、レジストマスクを灰化処理等により除去する。
【００３７】
続いて、図５（ａ）及び図１１（ａ）に示すように、厚いゲート絶縁膜９を形成する。
詳細には、先ず、半導体基板１上で露出した酸化膜２をウェットエッチング等により除去する。そして、酸化膜２が除去されて露出した半導体基板１の表面を熱酸化、ここでは例えば１０００℃で熱酸化し、例えば膜厚５０ｎｍ程度の比較的厚いゲート絶縁膜９を形成する。
【００３８】
続いて、図１１（ｂ）に示すように、ＣＭＯＳＦＥＴの素子領域にウェル３５を形成する。
詳細には、先ず、半導体基板１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、後述するウェルの形成領域を開口するレジストマスク３０を形成する。
次に、レジストマスク３０を用いて、ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１６０ｋｅＶ、ドーズ量８．０×１０12／ｃｍ2の条件でイオン注入する。これにより、ＣＭＯＳＦＥＴの素子領域にはウェル３５が形成される。ウェル３５は、ｎチャネルのＭＯＳＦＥＴの形成領域となる。
その後、レジストマスク３０を灰化処理等により除去する。
【００３９】
続いて、図５（ｂ）及び図１１（ｃ）に示すように、薄いゲート絶縁膜１１、多結晶シリコン膜１２及びシリコン酸化膜１３を順次形成する。
詳細には、先ず、厚いゲート絶縁膜９の形成領域、図示の例ではウェル５ａ上の部位のみを覆うレジストマスク（不図示）を形成し、ウェル５ａ上の部位を残して、ゲート絶縁膜９をウェットエッチング等により除去する。そして、レジストマスクを灰化処理等により除去した後、ゲート絶縁膜９が除去されて露出した半導体基板１の表面を熱酸化、ここでは例えば１０００℃で熱酸化する。これにより、露出した半導体基板１の表面にゲート絶縁膜９よりも薄い膜厚、例えば例えば膜厚１５ｎｍ程度の比較的薄いゲート絶縁膜１１が形成される。ここで、ゲート絶縁膜９も熱酸化されてその膜厚が増加するが、ゲート絶縁膜９は当該増加後の膜厚が適正値となる膜厚に予め形成されている。
【００４０】
次に、半導体基板１の全面にＣＶＤ法等により不純物をドープした多結晶シリコン膜１２を堆積形成する。
次に、多結晶シリコン膜１２の表面を熱酸化、ここでは例えば９５０℃で熱酸化し、多結晶シリコン膜１２の表面に例えば膜厚３０ｎｍ程度のシリコン酸化膜１３を形成する。
【００４１】
続いて、図５（ｃ）及び図１２（ａ）に示すように、厚膜ＬＤＭＯＳＦＥＴの素子領域にはｐ型不純物領域１５を、ｐチャネルのＭＯＳＦＥＴの素子領域にはＶth制御領域３６をそれぞれ形成する。本実施形態では、ｐチャネルのＭＯＳＦＥＴの閾値制御のためのイオン注入を利用して工程数削減を図るべく、当該イオン注入を同時に厚膜ＬＤＭＯＳＦＥＴのボディ領域の形成予定領域にも施す。
【００４２】
詳細には、先ず、半導体基板１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、ウェル５ａ，３１の領域を露出させる開口１４ａ，１４ｂを有するレジストマスク１４を形成する。
次に、レジストマスク１４を用いて、ｐ型不純物をイオン注入する、イオン注入の条件としては、厚膜ＬＤＭＯＳＦＥＴのボディ領域で不足する不純物濃度を補償する濃度であって、シリコン酸化膜１３、多結晶シリコン膜１２及びゲート絶縁膜９を透過して半導体基板の表層に到達する条件とする。ここでは、ｐ型不純物としてホウ素（Ｂ+）を用い、加速エネルギー１１０ｋｅＶ、ドーズ量１．０×１０12／ｃｍ2の条件でイオン注入する。このイオン注入により、ウェル５ａの表層にはｐ型不純物領域１５が、ウェル３１の表層にはＶth制御領域３６がそれぞれ形成される。
その後、レジストマスク１４を灰化処理等により除去する。
【００４３】
ここで、ｐ型不純物領域１５を形成する際にイオン注入するｐ型不純物としては、ホウ素（Ｂ+）の代わりに２フッ化ホウ素（ＢＦ2）、デカボラン（Ｂ10Ｈ14）、インジウム（Ｉｎ）等を用いても良い。
このイオン注入の適正条件は、上記したように、ｐ型不純物が、厚膜ＬＤＭＯＳＦＥＴのボディ領域で不足する不純物濃度を補償する濃度であって、シリコン酸化膜１３、多結晶シリコン膜１２及びゲート絶縁膜９を透過して半導体基板１の表層に到達する条件である。従って、導入するｐ型不純物種やゲート絶縁膜９、多結晶シリコン膜１２、シリコン酸化膜１３の膜厚等に依存する。１つの基準例としては、ゲート絶縁膜９を膜厚７ｎｍ、多結晶シリコン膜１２を膜厚５０ｎｍとした場合、ホウ素（Ｂ+）では加速エネルギー３０ｋｅＶ、ドーズ量２．０×１０12／ｃｍ2が挙げられる。
【００４４】
続いて、図６（ａ）及び図１２（ｂ）に示すように、ゲート電極１６，１７，３７，３８を形成する。
詳細には、リソグラフィー及びドライエッチングによりシリコン酸化膜１３及び多結晶シリコン膜１２を電極形状に加工する。これにより、ＬＤＭＯＳＦＥＴの素子領域にはゲート電極１６，１７が、ＣＭＯＳＦＥＴの素子領域にはゲート電極３７，３８が形成される。
具体的に、ウェル５ａ上には、厚いゲート絶縁膜９上に多結晶シリコン膜１２及びシリコン酸化膜１３が積層されてなるゲート電極１６が形成される。また、ウェル５ｂ上には、薄いゲート絶縁膜１１上に多結晶シリコン膜１２及びシリコン酸化膜１３が積層されてなるゲート電極１７が形成される。一方、ウェル３５上には、薄いゲート絶縁膜１１上に多結晶シリコン膜１２及びシリコン酸化膜１３が積層されてなるゲート電極３７が形成される。また、ウェル３１上には、薄いゲート絶縁膜１１上に多結晶シリコン膜１２及びシリコン酸化膜１３が積層されてなるゲート電極３８が形成される。
ゲート電極１６，１７，３７，３８を形成した後、半導体基板１の表面に例えば膜厚５ｎｍ程度の薄い酸化膜（不図示）を形成する。
【００４５】
ここで、ｐ型不純物領域１５は、後述するボディ領域１９ａとほぼ同一の領域（ボディ領域１９ａの形成予定領域）に形成されているため、その一部がチャネル領域（ウェル５ａにおけるゲート電極１６下の領域）に重畳する。従って、ｐ型不純物領域１５のイオン注入はチャネル領域への一部導入となる。この場合、上記の実験１で説明したように、オン抵抗等を悪化させることなく、薄膜ＬＤＭＯＳＦＥＴの特性に影響を与えずに、厚膜ＬＤＭＯＳＦＥＴについて工程増を招くことなく特性を向上させることができる。
【００４６】
続いて、図６（ｂ）に示すように、ボディ領域１９ａ，１９ｂを形成する。
詳細には、先ず、半導体基板１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、ウェル５ａ，５ｂにおけるボディ領域の形成予定領域を露出させる開口１８ａを有するレジストマスク１８を形成する。
【００４７】
次に、レジストマスク１８を用いて、ｐ型不純物、ここではホウ素（Ｂ+）を２段階でイオン注入する。このイオン注入は、薄膜ＬＤＭＯＳＦＥＴのボディ領域として最適となる不純物濃度を見込んだものである。
具体的に、第１のイオン注入としては、加速エネルギー６０ｋｅＶ、ドーズ量１．０×１０13／ｃｍ2の条件で、第２のイオン注入としては、加速エネルギー１５ｋｅＶ、ドーズ量１．０×１０13／ｃｍ2の条件で順次行う。
【００４８】
その後、レジストマスク１８を灰化処理等により除去する。そして、例えば１０５０℃で６０分間、半導体基板１をアニール処理する。これにより、ウェル５ａにはｐ型不純物領域１５と一体化されたボディ領域１９ａが、ウェル５ｂにはボディ領域１９ｂがそれぞれ形成される。
【００４９】
ここで、２段階のイオン注入は、上記したように薄膜ＬＤＭＯＳＦＥＴのボディ領域として最適となる不純物濃度を見込んだものであるため、ボディ領域１９ｂは薄膜ＬＤＭＯＳＦＥＴに最適化されたものとして形成される。一方、ボディ領域１９ａは、その形成予定領域に事前にｐ型不純物領域１５が形成されていたため、このｐ型不純物領域１５と一体化されて不純物濃度が補償され、ボディ領域１９ｂよりも高い所期の不純物濃度に形成される。
このように、本発明の実施形態では、薄膜ＬＤＭＯＳＦＥＴのボディ領域に最適なボディ領域の形成条件を選択してスイッチングスピードの高速化を図るも、工程増を招くことなく厚膜ＬＤＭＯＳＦＥＴのボディ領域も最適な不純物濃度に形成することができる。
【００５０】
続いて、図６（ｃ）に示すように、いわゆるオフセット領域となるｎ型不純物領域２１を形成する。
詳細には、半導体基板１上に所定のレジストマスク（不図示）を形成し、半導体基板１におけるゲート電極１６，１７の両側にｎ型不純物、ここではリン（Ｐ+）を加速エネルギー１００ｋｅＶ、ドーズ量２．０×１０12／ｃｍ2の条件でイオン注入する。これにより、半導体基板１におけるゲート電極１６，１７の両側（一方はボディ領域１９ａ，１９ｂ内）にそれぞれｎ型不純物領域２１が形成される。このとき同時に、ＣＭＯＳＦＥＴの素子領域にも所定部位にオフセット領域となるｎ型不純物領域（不図示）が形成される。
【００５１】
続いて、図１２（ｃ）に示すように、ＬＤＤ領域３９，４１を順次形成する。
詳細には、先ず、半導体基板１上にウェル５ａ，５ｂ及びウェル３５を露出させる開口を有するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いて、ｎ型不純物、ここではリン（Ｐ+）を加速エネルギー６０ｋｅＶ、ドーズ量２．０×１０13／ｃｍ2の条件でイオン注入する。これにより、ウェル５ａ，５ｂにおけるゲート電極１６，１７の両側にＬＤＤ領域が、ウェル３５におけるゲート電極３７の両側にＬＤＤ領域３９がそれぞれ形成される。なおここでは、ＬＤＤ領域３９のみを図１２（ｃ）に示し、ゲート電極１６，１７の両側のＬＤＤ領域については図示を省略する。
その後、レジストマスクを灰化処理等により除去する。
【００５２】
次に、半導体基板１上にウェル３１を露出させる開口を有するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いて、ｐ型不純物、ここでは２フッ化ホウ素（ＢＦ+）を加速エネルギー６０ｋｅＶ、ドーズ量１．０×１０13／ｃｍ2の条件でイオン注入する。これにより、ウェル３１におけるゲート電極３８の両側にＬＤＤ領域４１が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００５３】
続いて、図７（ａ）及び図１３（ａ）に示すように、サイドウォール絶縁膜２２を順次形成する。
詳細には、先ず、半導体基板１の全面にＣＶＤ法等により絶縁膜、ここではシリコン酸化膜（不図示）を例えば膜厚１２０ｎｍ程度に堆積する。
次に、シリコン酸化膜上にゲート電極１７，３７，３８をそれぞれ露出させる開口を有するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いて、レジストマスクの開口から露出する部分のシリコン酸化膜及び薄いゲート絶縁膜１１を異方性ドライエッチング（エッチバック）し、ゲート絶縁膜１１及びゲート電極１７，３７，３８の両側面のみにシリコン酸化膜を残す。これにより、ゲート電極１７，３７，３８の両側面を覆うサイドウォール絶縁膜２２がそれぞれ形成される。
その後、レジストマスクを灰化処理等により除去する。
【００５４】
次に、シリコン酸化膜上にゲート電極１６をそれぞれ露出させる開口を有するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いて、レジストマスクの開口から露出する部分のシリコン酸化膜及び厚いゲート絶縁膜９を異方性ドライエッチング（エッチバック）し、ゲート絶縁膜９及びゲート電極１６の両側面のみにシリコン酸化膜を残す。これにより、ゲート電極１６の両側面を覆うサイドウォール絶縁膜２２が形成される。
そして、レジストマスクを灰化処理等により除去する。その後、半導体基板１の表面に例えば膜厚５ｎｍ程度の薄い酸化膜（不図示）を形成する。
【００５５】
続いて、図７（ｂ）及び図１３（ｂ）に示すように、ソース／ドレイン領域２４，４２，４３、ｐ型不純物領域２３、ｎ型不純物領域４４を順次形成する。
詳細には、先ず、半導体基板１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、ｐ型不純物領域２３の形成予定領域及びゲート電極３８とその周辺部分を露出させる開口を有するレジストマスク（不図示）を形成する。
次に、このレジストマスクを用いて、ｐ型不純物、ここでは２フッ化ホウ素（ＢＦ+）を加速エネルギー２０ｋｅＶ、ドーズ量３．０×１０15／ｃｍ2の条件でイオン注入する。
その後、レジストマスクを灰化処理等により除去する。
【００５６】
次に、半導体基板１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、ｎ型不純物領域４４の形成予定領域及びゲート電極１６，１７，３７とその周辺部分を露出させる開口を有するレジストマスク（不図示）を形成する。
次に、このレジストマスクを用いて、ｎ型不純物、ここでは砒素（Ａｓ+）を加速エネルギー３０ｋｅＶ、ドーズ量１．０×１０15／ｃｍ2の条件でイオン注入する。
その後、レジストマスクを灰化処理等により除去する。
【００５７】
そして、例えば１０５０℃で１０秒間、半導体基板１をアニール処理する。これにより、半導体基板１において、ｐ型不純物領域２３及びｎ型不純物領域４４が形成される。ゲート電極１６，１７の両側（ｎ型不純物領域２１内）には、ソース／ドレイン領域２４がそれぞれ形成される。ゲート電極３７の両側には、ソース／ドレイン領域（ウェルコンタクト領域）４２が形成される。ゲート電極３８の両側には、ソース／ドレイン領域（ウェルコンタクト領域）４３が形成される。
【００５８】
続いて、図８（ａ）及び図１４（ａ）に示すように、シリサイド層２５を形成する。
詳細には、先ず、シリサイド金属、ここではチタン（Ｔｉ：不図示）をスパッタ法等により例えば膜厚３３ｎｍ程度に堆積する。なお、Ｔｉの代わりにコバルト（Ｃｏ）等を用いても良い。
【００５９】
次に、例えば７５０℃で９０秒間、半導体基板１をアニール処理する。これによりＴｉとシリコンとを反応させ、チタンシリサイド（ＴｉＳｉ）を形成する。そして、未反応のＴｉをウェットエッチング等により除去し、例えば８５０℃で３０秒間、半導体基板１を再びアニール処理する。これにより、半導体基板１上にシリサイド層２５が形成される。
【００６０】
続いて、図８（ｂ）及び図１４（ｂ）に示すように、層間絶縁膜２９を形成する。
詳細には、先ず、半導体基板１の全面を覆うように、ＣＶＤ法等により絶縁膜、ここではＳｉＯＮ膜（シリコン酸窒化膜）２６を例えば膜厚２００ｎｍ程度に堆積形成する。
次に、ＳｉＯＮ膜２６上に、ＣＶＤ法等により絶縁膜、ここではＳｉＯ膜（シリコン酸化膜）２７を例えば膜厚３００ｎｍ程度に堆積形成する。
次にそして、ＳｉＯ膜２７上にＳＯＧ法によりＳＯＧ膜２８を例えば膜厚２４０ｎｍ程度に堆積形成する。
そして、例えば４５０℃で３０分間、半導体基板１を熱処理し、ＳＯＧ膜２８の表面を平坦化する。以上により、ＳｉＯＮ膜２６、ＳｉＯ膜２７及びＳＯＧ膜２８が積層されてなる層間絶縁膜２９が形成される。
【００６１】
しかる後、層間絶縁膜２９へのコンタクト孔等の形成、各種配線の形成等の諸工程を経て、本実施形態による半導体装置を完成させる。
【００６２】
以上説明したように、本実施形態によれば、最小の工程数で尚且つ、特性が安定しており、スイッチングスピードの速い半導体装置を実現することができる。
【００６３】
（第２の実施形態）
本実施形態では、ｐチャネルのＬＤＭＯＳＦＥＴを備えた半導体装置を開示する。
図１５〜図２０は、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。ここで、図１５〜図２０は、ｐチャネルのＬＤＭＯＳＦＥＴの素子領域を示しており、ＬＤＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳＦＥＴについては、図４〜図１４とほぼ同様であるため、再度の図示を省略する。
【００６４】
先ず、図１５（ａ）に示すように、半導体基板１０１上に酸化膜１０２及び窒化膜１０３を形成する。
詳細には、先ず、シリコンウェーハ等の半導体基板、ここではｎ型の半導体基板１０１の表面を熱酸化し、例えば膜厚５ｎｍ程度の酸化膜１０２を形成する。
次に、酸化膜１０２上にＣＶＤ法等によりシリコン窒化膜を堆積し、膜厚１００ｎｍ程度の窒化膜１０３を形成する。
【００６５】
続いて、図１５（ｂ）に示すように、窒化膜１０３及び酸化膜１０２を加工する。
詳細には、素子分離領域のみ開口するように、リソグラフィー及びドライエッチングにより窒化膜１０３及び酸化膜１０２を加工する。その後、開口部位から露出する半導体基板１０１の表面を熱酸化し、例えば１５ｎｍ程度の酸化膜１０２ａを形成する。
【００６６】
続いて、図１５（ｃ）に示すように、レジストマスク１０４を形成し、これを用いてウェル１０５ａ，１０５ｂを形成する。
詳細には、先ず、半導体基板１０１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、各ウェルの形成領域を開口するレジストマスク１０４を形成する。
次に、レジストマスク４を用いて、ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１６０ｋｅＶ、ドーズ量４．０×１０12／ｃｍ2の条件でイオン注入する。これにより、ＬＤＭＯＳＦＥＴの素子領域にはウェル１０５ａ，１０５ｂが、ＣＭＯＳＦＥＴの素子領域にはｐ型のウェル（不図示）がそれぞれ形成される。ここで、ウェル１０５ａがゲート絶縁膜の厚い厚膜ＬＤＭＯＳＦＥＴの形成領域、ウェル１０５ｂが厚膜ＬＤＭＯＳＦＥＴよりもゲート絶縁膜の薄い薄膜ＬＤＭＯＳＦＥＴの形成領域となる。ｐ型のウェルは、ｎチャネルＭＯＳＦＥＴの形成領域となる。
その後、レジストマスク１０４を灰化処理等により除去する。
【００６７】
続いて、図１６（ａ）に示すように、ＬＤＭＯＳＦＥＴの素子領域にはチャネルストップ領域１０７を、ＣＭＯＳＦＥＴの素子領域にはチャネルストップ領域（不図示）をそれぞれ形成する。
詳細には、先ず、半導体基板１０１上に、ＬＤＭＯＳＦＥＴの素子領域におけるチャネルストップ領域の形成部位を開口するレジストマスク１０６を、レジストの塗布及びリソグラフィーにより形成する。
次に、レジストマスク１０６を用いて、ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー６０ｋｅＶ、ドーズ量２×１０13／ｃｍ2の条件でイオン注入する。これにより、ＬＤＭＯＳＦＥＴの素子領域にチャネルストップ領域１０７が形成される。
その後、レジストマスク１０６を灰化処理等により除去する。
【００６８】
次に、半導体基板１０１上に、ＣＭＯＳＦＥＴの素子領域におけるチャネルストップ領域の形成部位を開口するレジストマスク（不図示）を、レジストの塗布及びリソグラフィーにより形成する。
次に、レジストマスクを用いて、ｐ型不純物、ここではホウ素（Ｂ+）をイオン注入する。これにより、ＣＭＯＳＦＥＴの素子領域にチャネルストップ領域が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００６９】
次に、半導体基板１上に、ＣＭＯＳＦＥＴの素子領域におけるチャネルストップ領域の形成部位を開口するレジストマスク（不図示）を、レジストの塗布及びリソグラフィーにより形成する。
次に、レジストマスクを用いて、ｎ型不純物、ここではリン（Ｐ+）をイオン注入する。これにより、ＣＭＯＳＦＥＴの素子領域にチャネルストップ領域が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００７０】
続いて、図１６（ｂ）に示すように、各活性領域を画定する素子分離構造であるフィールド酸化膜１１０を形成する。
詳細には、半導体基板１０１上で露出した酸化膜１０２を例えば１０００℃でフィールド酸化し、半導体基板１０１上の素子分離領域に膜厚４００ｎｍ程度のフィールド酸化膜１０を形成する。
その後、窒化膜１０３を除去し、窒化膜１０３が除去された部位を例えば９５０℃で３０ｎｍ程度の厚みに再酸化する。図示の例では便宜上、酸化膜１０２とする。
【００７１】
続いて、図１６（ｃ）に示すように、ＬＤＭＯＳＦＥＴ及びＣＭＯＳＦＥＴの素子領域におけるチャネルストップ領域の形成部位を開口するレジストマスク（不図示）を、レジストの塗布及びリソグラフィーにより形成する。
次に、レジストマスクを用いて、ｎ型不純物、ここではリン（Ｐ+）を加速エネルギー２００ｋｅＶ、ドーズ量５．０×１０13／ｃｍ2の条件でイオン注入する。これにより、ＬＤＭＯＳＦＥＴの素子領域にはチャネルストップ領域１０８が、ＣＭＯＳＦＥＴの素子領域にチャネルストップ領域（不図示）がそれぞれ形成される。
その後、レジストマスクを灰化処理等により除去する。
【００７２】
続いて、図１７（ａ）に示すように、厚いゲート絶縁膜１０９を形成する。
詳細には、先ず、半導体基板１０１上で露出した酸化膜１０２をウェットエッチング等により除去する。そして、酸化膜１０２が除去されて露出した半導体基板１０１の表面を熱酸化、ここでは例えば１０００℃で熱酸化し、例えば膜厚５０ｎｍ程度の比較的厚いゲート絶縁膜１０９を形成する。
【００７３】
続いて、ＣＭＯＳＦＥＴの素子領域にウェル（不図示）を形成する。
詳細には、先ず、半導体基板１０１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、後述するウェルの形成領域を開口するレジストマスク（不図示）を形成する。
次に、このレジストマスクを用いて、ｎ型不純物、ここではリン（Ｐ＋  ）をイオン注入する。これにより、ＣＭＯＳＦＥＴの素子領域にはｎ型のウェルが形成される。このウェルは、ｐチャネルのＭＯＳＦＥＴの形成領域となる。
その後、レジストマスクを灰化処理等により除去する。
【００７４】
続いて、図１７（ｂ）に示すように、薄いゲート絶縁膜１１１、多結晶シリコン膜１１２及びシリコン酸化膜１１３を順次形成する。
詳細には、先ず、厚いゲート絶縁膜１０９の形成領域、図示の例ではウェル１０５ａ上の部位のみを覆うレジストマスク（不図示）を形成し、ウェル１０５ａ上の部位を残して、ゲート絶縁膜１０９をウェットエッチング等により除去する。そして、レジストマスクを灰化処理等により除去した後、ゲート絶縁膜１０９が除去されて露出した半導体基板１０１の表面を熱酸化、ここでは例えば１０００℃で熱酸化する。これにより、露出した半導体基板１０１の表面にゲート絶縁膜１０９よりも薄い膜厚、例えば例えば膜厚１５ｎｍ程度の比較的薄いゲート絶縁膜１１１が形成される。ここで、ゲート絶縁膜１０９も熱酸化されてその膜厚が増加するが、ゲート絶縁膜９は当該増加後の膜厚が適正値となる膜厚に予め形成されている。
【００７５】
次に、半導体基板１０１の全面にＣＶＤ法等により不純物をドープした多結晶シリコン膜１１２を堆積形成する。
次に、多結晶シリコン膜１１２の表面を熱酸化、ここでは例えば９５０℃で熱酸化し、多結晶シリコン膜１１２の表面に例えば膜厚３０ｎｍ程度のシリコン酸化膜１１３を形成する。
【００７６】
続いて、図１７（ｃ）に示すように、厚膜ＬＤＭＯＳＦＥＴの素子領域にはｎ型不純物領域１１５を、ｎチャネルのＭＯＳＦＥＴの素子領域にはＶｔｈ制御領域（不図示）をそれぞれ形成する。本実施形態では、ｎチャネルのＭＯＳＦＥＴの閾値制御のためのイオン注入を利用して工程数削減を図るべく、当該イオン注入を同時に厚膜ＬＤＭＯＳＦＥＴのボディ領域の形成予定領域にも施す。
【００７７】
詳細には、先ず、半導体基板１０１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、ウェル１０５ａの領域を露出させる開口１１４ａ及びｎチャネルのＭＯＳＦＥＴの所定領域を露出させる開口（不図示）を有するレジストマスク１１４を形成する。
次に、レジストマスク１１４を用いて、ｎ型不純物をイオン注入する、イオン注入の条件としては、厚膜ＬＤＭＯＳＦＥＴのボディ領域で不足する不純物濃度を補償する濃度であって、シリコン酸化膜１１３、多結晶シリコン膜１１２及びゲート絶縁膜１０９を透過して半導体基板の表層に到達する条件とする。ここでは、ｎ型不純物としてリン（Ｐ+）を用い、加速エネルギー３３０ｋｅＶ、ドーズ量１．０×１０12／ｃｍ2の条件でイオン注入する。このイオン注入により、ウェル１０５ａの表層にはｎ型不純物領域１１５が形成される。
その後、レジストマスク１１４を灰化処理等により除去する。
【００７８】
ここで、ｐ型不純物領域１１５を形成する際にイオン注入するｎ型不純物としては、リン（Ｐ+）の代わりに砒素（Ａｓ+）等を用いても良い。
このイオン注入の適正条件は、上記したように、ｎ型不純物が、厚膜ＬＤＭＯＳＦＥＴのボディ領域で不足する不純物濃度を補償する濃度であって、シリコン酸化膜１１３、多結晶シリコン膜１１２及びゲート絶縁膜１０９を透過して半導体基板１０１の表層に到達する条件である。従って、導入するｎ型不純物種やゲート絶縁膜１０９、多結晶シリコン膜１１２、シリコン酸化膜１１３の膜厚等に依存する。１つの基準例としては、ゲート絶縁膜１０９を膜厚７ｎｍ、多結晶シリコン膜１１２を膜厚５０ｎｍとした場合、リン（Ｐ+）では加速エネルギー９０ｋｅＶ、ドーズ量２．０×１０12／ｃｍ2が挙げられる。
【００７９】
続いて、図１８（ａ）に示すように、ゲート電極１１６，１１７を形成する。
詳細には、リソグラフィー及びドライエッチングによりシリコン酸化膜１１３及び多結晶シリコン膜１１２を電極形状に加工する。これにより、ＬＤＭＯＳＦＥＴの素子領域にはゲート電極１１６，１１７が形成される。一方、ＣＭＯＳＦＥＴの素子領域にもゲート電極（不図示）が形成される。
具体的に、ウェル１０５ａ上には、厚いゲート絶縁膜１０９上に多結晶シリコン膜１１２及びシリコン酸化膜１１３が積層されてなるゲート電極１１６が形成される。また、ウェル１０５ｂ上には、薄いゲート絶縁膜１１１上に多結晶シリコン膜１１２及びシリコン酸化膜１１３が積層されてなるゲート電極１１７が形成される。
ゲート電極１１６，１１７を形成した後、半導体基板１０１の表面に例えば膜厚５ｎｍ程度の薄い酸化膜（不図示）を形成する。
【００８０】
ここで、ｎ型不純物領域１１５は、後述するボディ領域１１９ａとほぼ同一の領域（ボディ領域１１９ａの形成予定領域）に形成されているため、その一部がチャネル領域（ウェル１０５ａにおけるゲート電極１１６下の領域）に重畳する。従って、ｎ型不純物領域１１５のイオン注入はチャネル領域への一部導入となる。この場合、上記の実験１で説明したように、オン抵抗等を悪化させることなく、薄膜ＬＤＭＯＳＦＥＴの特性に影響を与えずに、厚膜ＬＤＭＯＳＦＥＴについて工程増を招くことなく特性を向上させることができる。
【００８１】
続いて、図１８（ｂ）に示すように、ボディ領域１１９ａ，１１９ｂを形成する。
詳細には、先ず、半導体基板１０１の全面にレジストを塗布し、リソグラフィーによりこれを加工し、ウェル１０５ａ，１０５ｂにおけるボディ領域の形成予定領域を露出させる開口１１８ａを有するレジストマスク１１８を形成する。
【００８２】
次に、レジストマスク１１８を用いて、ｎ型不純物、ここではリン（Ｐ+）を２段階でイオン注入する。このイオン注入は、薄膜ＬＤＭＯＳＦＥＴのボディ領域として最適となる不純物濃度を見込んだものである。
具体的に、第１のイオン注入としては、加速エネルギー１６０ｋｅＶ、ドーズ量１．０×１０13／ｃｍ2の条件で、第２のイオン注入としては、加速エネルギー４５ｋｅＶ、ドーズ量１．０×１０13／ｃｍ2の条件で順次行う。
【００８３】
その後、レジストマスク１１８を灰化処理等により除去する。そして、例えば１０５０℃で６０分間、半導体基板１０１をアニール処理する。これにより、ウェル１０５ａにはｎ型不純物領域１１５と一体化されたボディ領域１１９ａが、ウェル１０５ｂにはボディ領域１１９ｂがそれぞれ形成される。
【００８４】
ここで、２段階のイオン注入は、上記したように薄膜ＬＤＭＯＳＦＥＴのボディ領域として最適となる不純物濃度を見込んだものであるため、ボディ領域１１９ｂは薄膜ＬＤＭＯＳＦＥＴに最適化されたものとして形成される。一方、ボディ領域１１９ａは、その形成予定領域に事前にｐ型不純物領域１５が形成されていたため、このｎ型不純物領域１１５と一体化されて不純物濃度が補償され、ボディ領域１１９ｂよりも高い所期の不純物濃度に形成される。
このように、本発明の実施形態では、薄膜ＬＤＭＯＳＦＥＴのボディ領域に最適なボディ領域の形成条件を選択してスイッチングスピードの高速化を図るも、工程増を招くことなく厚膜ＬＤＭＯＳＦＥＴのボディ領域も最適な不純物濃度に形成することができる。
【００８５】
続いて、図１８（ｃ）に示すように、いわゆるオフセット領域となるｎ型不純物領域１２１を形成する。
詳細には、半導体基板１０１上に所定のレジストマスク（不図示）を形成し、半導体基板１におけるゲート電極１１６，１１７の両側にｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー３０ｋｅＶ、ドーズ量３．０×１０12／ｃｍ2の条件でイオン注入する。これにより、半導体基板１０１におけるゲート電極１１６，１１７の両側（一方はボディ領域１１９ａ，１１９ｂ内）にそれぞれｐ型不純物領域１２１が形成される。このとき同時に、ＣＭＯＳＦＥＴの素子領域にも所定部位にオフセット領域となるｐ型不純物領域（不図示）が形成される。
【００８６】
続いて、薄膜ＬＤＭＯＳＦＥＴ、厚膜ＬＤＭＯＳＦＥＴ及びＣＭＯＳＦＥＴの各素子領域にＬＤＤ領域（いずれも不図示）を順次形成する。
詳細には、先ず、半導体基板１０１上に所定のレジストマスクを形成し、このレジストマスクを用いて、ｐ型不純物、ここではホウ素（Ｂ+）をイオン注入する。これにより、薄膜ＬＤＭＯＳＦＥＴ、厚膜ＬＤＭＯＳＦＥＴ及びＣＭＯＳＦＥＴの各ゲート電極１１６，１１７及びＣＭＯＳＦＥＴのゲート電極の両側に、それぞれｐ型のＬＤＤ領域が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００８７】
次に、半導体基板１０１上に所定のレジストマスクを形成し、このレジストマスクを用いて、ｎ型不純物、ここではリン（Ｐ+）をイオン注入する。これにより、ゲート電極の両側にｎ型のＬＤＤ領域が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００８８】
続いて、図１９（ａ）に示すように、サイドウォール絶縁膜１２２を順次形成する。
詳細には、先ず、半導体基板１０１の全面にＣＶＤ法等により絶縁膜、ここではシリコン酸化膜（不図示）を例えば膜厚１２０ｎｍ程度に堆積する。
次に、シリコン酸化膜上にゲート電極１１７をそれぞれ露出させる開口を有するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いて、レジストマスクの開口から露出する部分のシリコン酸化膜及び薄いゲート絶縁膜１１１を異方性ドライエッチング（エッチバック）し、ゲート絶縁膜１１１及びゲート電極１１７の両側面のみにシリコン酸化膜を残す。これにより、ゲート電極１１７の両側面を覆うサイドウォール絶縁膜１２２がそれぞれ形成される。
その後、レジストマスクを灰化処理等により除去する。
【００８９】
次に、シリコン酸化膜上にゲート電極１１６をそれぞれ露出させる開口を有するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いて、レジストマスクの開口から露出する部分のシリコン酸化膜及び厚いゲート絶縁膜１０９を異方性ドライエッチング（エッチバック）し、ゲート絶縁膜１０９及びゲート電極１１６の両側面のみにシリコン酸化膜を残す。これにより、ゲート電極１１６の両側面を覆うサイドウォール絶縁膜１２２が形成される。
そして、レジストマスクを灰化処理等により除去する。その後、半導体基板１の表面に例えば膜厚５ｎｍ程度の薄い酸化膜（不図示）を形成する。
【００９０】
続いて、図７（ｂ）及び図１３（ｂ）に示すように、ソース／ドレイン領域１２４、ｎ型不純物領域１２３、ｐ型不純物領域１４４を順次形成する。
詳細には、先ず、半導体基板１０１の全面にレジストを塗布し、リソグラフィーによりこれを加工する。これにより、ｐ型不純物領域１２３の形成予定領域及びｎチャネルのＭＯＳＦＥＴのゲート電極とその周辺部分を露出させる開口を有するレジストマスク（不図示）が形成される。
次に、このレジストマスクを用いて、ｎ型不純物、ここでは砒素（Ａｓ+）を加速エネルギー３０ｋｅＶ、ドーズ量１．０×１０15／ｃｍ2の条件でイオン注入する。
その後、レジストマスクを灰化処理等により除去する。
【００９１】
次に、半導体基板１０１の全面にレジストを塗布し、リソグラフィーによりこれを加工する。これにより、ｐ型不純物領域１４４の形成予定領域及びゲート電極１１６，１１７及びｐチャネルのＭＯＳＦＥＴのゲート電極とその周辺部分を露出させる開口を有するレジストマスク（不図示）が形成される。
次に、このレジストマスクを用いて、ｐ型不純物、ここでは２フッ化ホウ素（ＢＦ2）を加速エネルギー２０ｋｅＶ、ドーズ量３．０×１０15／ｃｍ2の条件でイオン注入する。
その後、レジストマスクを灰化処理等により除去する。
【００９２】
そして、例えば１０５０℃で１０秒間、半導体基板１をアニール処理する。これにより、半導体基板１において、ｎ型不純物領域１２３及びｐ型不純物領域１４４が形成される。ゲート電極１１６，１１７の両側（ｎ型不純物領域１２１内）には、ソース／ドレイン領域１２４がそれぞれ形成される。ｐチャネルのＭＯＳＦＥＴのゲート電極の両側には、ｐチャネルのソース／ドレイン領域（不図示）が形成される。ｎチャネルのＭＯＳＦＥＴのゲート電極の両側には、ｎチャネルのソース／ドレイン領域（不図示）が形成される。
【００９３】
続いて、図２０（ａ）に示すように、シリサイド層１２５を形成する。
詳細には、先ず、シリサイド金属、ここではチタン（Ｔｉ：不図示）をスパッタ法等により例えば膜厚３３ｎｍ程度に堆積する。なお、Ｔｉの代わりにコバルト（Ｃｏ）等を用いても良い。
【００９４】
次に、例えば７５０℃で９０秒間、半導体基板１０１をアニール処理する。これによりＴｉとシリコンとを反応させ、チタンシリサイド（ＴｉＳｉ）を形成する。そして、未反応のＴｉをウェットエッチング等により除去し、例えば８５０℃で３０秒間、半導体基板１０１を再びアニール処理する。これにより、半導体基板１０１上にシリサイド層１２５が形成される。
【００９５】
続いて、図２０（ｂ）に示すように、層間絶縁膜１２９を形成する。
詳細には、先ず、半導体基板１０１の全面を覆うように、ＣＶＤ法等により絶縁膜、ここではＳｉＯＮ膜（シリコン酸窒化膜）１２６を例えば膜厚２００ｎｍ程度に堆積形成する。
次に、ＳｉＯＮ膜１２６上に、ＣＶＤ法等により絶縁膜、ここではＳｉＯ膜（シリコン酸化膜）１２７を例えば膜厚３００ｎｍ程度に堆積形成する。
次にそして、ＳｉＯ膜１２７上にＳＯＧ法によりＳＯＧ膜１２８を例えば膜厚２４０ｎｍ程度に堆積形成する。
そして、例えば４５０℃で３０分間、半導体基板１０１を熱処理し、ＳＯＧ膜１２８の表面を平坦化する。以上により、ＳｉＯＮ膜１２６、ＳｉＯ膜１２７及びＳＯＧ膜１２８が積層されてなる層間絶縁膜１２９が形成される。
【００９６】
しかる後、層間絶縁膜１２９へのコンタクト孔等の形成、各種配線の形成等の諸工程を経て、本実施形態による半導体装置を完成させる。
【００９７】
以上説明したように、本実施形態によれば、最小の工程数で尚且つ、特性が安定しており、スイッチングスピードの速い半導体装置を実現することができる。
【００９８】
以下、本件の諸態様を付記としてまとめて記載する。
【００９９】
（付記１）半導体基板の活性領域に、第１のゲート絶縁膜と、第２のゲート絶縁膜とを形成する第１の工程と、
前記活性領域における前記第１のゲート絶縁膜下の第１の形成予定部位に第１導電型の不純物を導入する第２の工程と、
前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上にそれぞれゲート電極を加工形成する第３の工程と、
前記第１の形成予定部位と、前記活性領域における前記第２の絶縁膜下の第２の形成予定部位とに第１導電型の不純物を導入し、第１のボディ領域及び第２のボディ領域を形成する第４の工程と
を含むことを特徴とする半導体装置の製造方法。
【０１００】
（付記２）前記第１の工程の後、前記第２の工程の前に、前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上にゲート電極材料を堆積する第５の工程を更に含み、
前記第２の工程において、前記ゲート電極材料と前記第１のゲート絶縁膜とを前記不純物が通過するように前記不純物を導入し、
前記第３の工程において、前記ゲート電極材料を電極形状に加工して、前記ゲート電極を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１０１】
（付記３）前記第２の工程において、前記不純物を、前記形成予定部位と第２導電型のトランジスタのチャネル領域とに同時に導入することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１０２】
（付記４）前記第１導電型がｐ型であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【０１０３】
（付記５）前記第１導電型がｎ型であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【０１０４】
（付記６）半導体基板の活性領域にゲート絶縁膜を形成する第１の工程と、
前記活性領域におけるボディ領域の形成予定部位に第１導電型の不純物を導入する第２の工程と、
前記ゲート絶縁膜上にゲート電極を加工形成する第３の工程と、
前記形成予定部位に第１導電型の不純物を導入し、前記ボディ領域を形成する第４の工程と
を含むことを特徴とする半導体装置の製造方法。
【０１０５】
（付記７）前記第１の工程の後、前記第２の工程の前に、前記ゲート絶縁膜上にゲート電極材料を堆積する第５の工程を更に含み、
前記第２の工程において、前記ゲート電極材料と前記ゲート絶縁膜とを前記不純物が通過するように前記不純物を導入し、
前記第３の工程において、前記ゲート電極材料を電極形状に加工して、前記ゲート電極を形成することを特徴とする付記６に記載の半導体装置の製造方法。
【０１０６】
（付記８）前記第２の工程において、前記不純物を、前記形成予定部位と第２導電型のトランジスタのチャネル領域とに同時に導入することを特徴とする付記６又は７に記載の半導体装置の製造方法。
【０１０７】
（付記９）前記第１導電型がｐ型であることを特徴とする付記６〜８のいずれか１項に記載の半導体装置の製造方法。
【０１０８】
（付記１０）前記第１導電型がｎ型であることを特徴とする付記６〜８のいずれか１項に記載の半導体装置の製造方法。
【０１０９】
（付記１１）第１のパワーＭＯＳＦＥＴと、
前記第１のパワーＭＯＳＦＥＴよりもゲート絶縁膜が薄い第２のパワーＭＯＳＦＥＴと
を含み、
前記第１のパワーＭＯＳＦＥＴ及び前記第２のパワーＭＯＳＦＥＴのうち、一方のボディ領域の不純物濃度が、他方のボディ領域の不純物濃度より高いことを特徴とする半導体装置。
【０１１０】
（付記１２）前記第１のパワーＭＯＳＦＥＴ及び前記第２のパワーＭＯＳＦＥＴは、共にｎチャネル型であることを特徴とする付記１１に記載の半導体装置。
【０１１１】
（付記１３）前記第１のパワーＭＯＳＦＥＴ及び前記第２のパワーＭＯＳＦＥＴは、共にｐチャネル型であることを特徴とする付記１１に記載の半導体装置。
【図面の簡単な説明】
【０１１２】
【図１】ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴのオフ電流（Ｉoff）と閾値電圧（Ｖth）との相関関係を示す特性図である。
【図２】ゲート絶縁膜の厚いＬＤＭＯＳＦＥＴのオン抵抗（Ｒon）と閾値電圧（Ｖth）との相関関係を示す特性図である。
【図３】第１の実施形態による半導体装置（ｎチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態による半導体装置（ｎチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態による半導体装置（ｎチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態による半導体装置（ｎチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態による半導体装置（ｎチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態による半導体装置（ｎチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図９】第１の実施形態による半導体装置（ＬＤＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態による半導体装置（ＬＤＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第１の実施形態による半導体装置（ＬＤＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態による半導体装置（ＬＤＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態による半導体装置（ＬＤＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第１の実施形態による半導体装置（ＬＤＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１５】第２の実施形態による半導体装置（ｐチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、第２の実施形態による半導体装置（ｐチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態による半導体装置（ｐチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態による半導体装置（ｐチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態による半導体装置（ｐチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態による半導体装置（ｐチャネルのＬＤＭＯＳＦＥＴの素子領域）の製造方法を工程順に示す概略断面図である。
【符号の説明】
【０１１３】
１，１０１  半導体基板
２，１０２  酸化膜
３，１０３  窒化膜
４，６，１４，１８，３０，１０４，１０６，１１４，１１８  レジストマスク
５ａ，５ｂ，３１，３５，１０５ａ，１０５ｂ  ウェル
７，８，３４，１０７，１０８  チャネルストップ領域
９，１１，１０９，１１１  ゲート絶縁膜
１０，１１０  フィールド酸化膜
１２，１１２  多結晶シリコン膜
１３，１１３  シリコン酸化膜
１４ａ，１８ａ，１１４ａ，１１８ａ  開口
１５，１２１  ｐ型不純物領域
１６，１７，３７，３８，１１６，１１７  ゲート電極
１９ａ，１９ｂ，１１９ａ，１１９ｂ  ボディ領域
２１，４４，１１５，１２３  ｎ型不純物領域
２２，１２２  サイドウォール絶縁膜
２３，１４４  ｐ型不純物領域
２４，４２，４３  １２４  ソース／ドレイン領域  
２５，１２５  シリサイド層
２６，１２６  ＳｉＯＮ膜
２７，１２７  ＳｉＯ膜
２８，１２８  ＳＯＧ膜
２９，１２９  層間絶縁膜
３６  Ｖth制御領域
３９，４１  ＬＤＤ領域
【図１】
0005315730.tif 000002
【図２】
0005315730.tif 000003
【図３】
0005315730.tif 000004
【図４】
0005315730.tif 000005
【図５】
0005315730.tif 000006
【図６】
0005315730.tif 000007
【図７】
0005315730.tif 000008
【図８】
0005315730.tif 000009
【図９】
0005315730.tif 000010
【図１０】
0005315730.tif 000011
【図１１】
0005315730.tif 000012
【図１２】
0005315730.tif 000013
【図１３】
0005315730.tif 000014
【図１４】
0005315730.tif 000015
【図１５】
0005315730.tif 000016
【図１６】
0005315730.tif 000017
【図１７】
0005315730.tif 000018
【図１８】
0005315730.tif 000019
【図１９】
0005315730.tif 000020
【図２０】
0005315730.tif 000021