(57)【特許請求の範囲】
【請求項１】
一次巻線および二次巻線を有し、電圧変換比を決定するトランスと、
前記トランスの一次巻線側に接続されたスイッチング素子と、
前記スイッチング素子のオン・オフ制御を行うことで、１次巻線側に入力されるＤＣ電圧を所望のＤＣ電圧に変換して２次巻線側に出力させる制御部と
を備えたＤＣＤＣコンバータにおいて、
前記制御部は、
一次巻線側の電圧計測値、一次巻線側の電流計測値、二次巻線側の電圧計測値、二次巻線側の電流計測値のうち何れか１つ以上の計測値に基づいて、前記スイッチング素子のソースとドレインの間に電流が流れ始めるときのゲート電圧のばらつき量の影響を示す指標値を検出するに当たって、前記トランスに流れる一次巻線側の電流計測値を前記指標値として算出し、
前記一次巻線側の電流計測値が第１の所定値を超えた場合には前記指標値を調整する必要があると判定し、一次巻線側の電圧計測値をＶ１、一次巻線側の電流計測値をＩ１、二次巻線側の電圧計測値をＶ２、二次巻線側の電流計測値をＩ２とした際に、効率ηを
η＝（Ｖ２×Ｉ２）／（Ｖ１×Ｉ１）
として求め、前記効率ηを所定の期間累積した評価関数を生成し、最適化手法により前記評価関数が最大になるように前記スイッチング素子のターンオン時間、ターンオフ時間を調整することで前記スイッチング素子のオン・オフ制御のタイミングを調整する
ことを特徴とするＤＣＤＣコンバータ。
【請求項２】
請求項１に記載のＤＣＤＣコンバータにおいて、
前記制御部は、前記トランスに流れる一次巻線側の電流計測値が前記第１の所定値より大きい第２の所定値を超えた場合には、前記トランスが飽和したと判定し、前記オン・オフ制御の動作を停止する
ことを特徴とするＤＣＤＣコンバータ。
【請求項３】
一次巻線および二次巻線を有し、電圧変換比を決定するトランスと、
前記トランスの一次巻線側に接続されたスイッチング素子と、
前記スイッチング素子のオン・オフ制御を行うことで、１次巻線側に入力されるＤＣ電圧を所望のＤＣ電圧に変換して２次巻線側に出力させる制御部と
を備えたＤＣＤＣコンバータにおいて、
前記制御部は、
一次巻線側の電圧計測値、一次巻線側の電流計測値、二次巻線側の電圧計測値、二次巻線側の電流計測値のうち何れか１つ以上の計測値に基づいて、前記スイッチング素子のソースとドレインの間に電流が流れ始めるときのゲート電圧のばらつき量の影響を示す指標値を検出するに当たって、一次巻線側の電圧計測値をＶ１、二次巻線側の電圧計測値をＶ２、前記トランス巻線比をＮ１：Ｎ２とした際に、
（Ｖ２／Ｖ１）×（Ｎ１／Ｎ２）
により見かけ上のｄｕｔｙ値を求めるとともに、前記オン・オフ制御を行った際のタイミングから理論上のｄｕｔｙ値を求め、前記理論上のｄｕｔｙ値と前記見かけ上のｄｕｔｙ値との差の絶対値に相当する誤差を前記指標値として算出し、
前記誤差が第３の所定値を超えた場合には前記指標値を調整する必要があると判定し、一次巻線側の電圧計測値をＶ１、一次巻線側の電流計測値をＩ１、二次巻線側の電圧計測値をＶ２、二次巻線側の電流計測値をＩ２とした際に、効率ηを
η＝（Ｖ２×Ｉ２）／（Ｖ１×Ｉ１）
として求め、前記効率ηを所定の期間累積した評価関数を生成し、最適化手法により前記評価関数が最大になるように前記スイッチング素子のターンオン時間、ターンオフ時間を調整することで前記スイッチング素子のオン・オフ制御のタイミングを調整する
ことを特徴とするＤＣＤＣコンバータ。
【請求項４】
請求項３に記載のＤＣＤＣコンバータにおいて、
前記制御部は、前記誤差が前記第３の所定値より大きい第４の所定値を超えた場合には、前記トランスが飽和したと判定し、前記オン・オフ制御の動作を停止する
ことを特徴とするＤＣＤＣコンバータ。
【請求項５】
一次巻線および二次巻線を有し、電圧変換比を決定するトランスと、
前記トランスの一次巻線側に接続されたスイッチング素子と、
前記スイッチング素子のオン・オフ制御を行うことで、１次巻線側に入力されるＤＣ電圧を所望のＤＣ電圧に変換して２次巻線側に出力させる制御部と
を備えたＤＣＤＣコンバータに適用されるＤＣＤＣコンバータの制御方法であって、
前記制御部において、
一次巻線側の電圧計測値、一次巻線側の電流計測値、二次巻線側の電圧計測値、二次巻線側の電流計測値のうち何れか１つ以上の計測値に基づいて、前記スイッチング素子のソースとドレインの間に電流が流れ始めるときのゲート電圧のばらつき量の影響を示す指標値を検出するに当たって、前記トランスに流れる一次巻線側の電流計測値を前記指標値として検出するステップと、
前記検出するステップにおいて検出された前記一次巻線側の電流計測値が第１の所定値を超えた場合には前記指標値を調整する必要があると判定し、一次巻線側の電圧計測値をＶ１、一次巻線側の電流計測値をＩ１、二次巻線側の電圧計測値をＶ２、二次巻線側の電流計測値をＩ２とした際に、効率ηを
η＝（Ｖ２×Ｉ２）／（Ｖ１×Ｉ１）
として求め、前記効率ηを所定の期間累積した評価関数を生成し、最適化手法により前記評価関数が最大になるように前記スイッチング素子のターンオン時間、ターンオフ時間を調整することで前記スイッチング素子のオン・オフ制御のタイミングを調整するステップと、
を有することを特徴とするＤＣＤＣコンバータの制御方法。
【請求項６】
請求項５に記載のＤＣＤＣコンバータの制御方法において、
前記制御部において、
前記一次巻線側の電流計測値が前記第１の所定値より大きい第２の所定値を超えた場合には、前記トランスが飽和したと判定し、前記オン・オフ制御の動作を停止するステップ
をさらに有することを特徴とするＤＣＤＣコンバータの制御方法。
【請求項７】
一次巻線および二次巻線を有し、電圧変換比を決定するトランスと、
前記トランスの一次巻線側に接続されたスイッチング素子と、
前記スイッチング素子のオン・オフ制御を行うことで、１次巻線側に入力されるＤＣ電圧を所望のＤＣ電圧に変換して２次巻線側に出力させる制御部と
を備えたＤＣＤＣコンバータに適用されるＤＣＤＣコンバータの制御方法であって、
前記制御部において、
一次巻線側の電圧計測値、一次巻線側の電流計測値、二次巻線側の電圧計測値、二次巻線側の電流計測値のうち何れか１つ以上の計測値に基づいて、前記スイッチング素子のソースとドレインの間に電流が流れ始めるときのゲート電圧のばらつき量の影響を示す指標値を検出するに当たって、一次巻線側の電圧計測値をＶ１、二次巻線側の電圧計測値をＶ２、前記トランス巻線比をＮ１：Ｎ２とした際に、
（Ｖ２／Ｖ１）×（Ｎ１／Ｎ２）
により見かけ上のｄｕｔｙ値を求めるとともに、前記オン・オフ制御を行った際のタイミングから理論上のｄｕｔｙ値を求め、前記理論上のｄｕｔｙ値と前記見かけ上のｄｕｔｙ値との差の絶対値に相当する誤差を前記指標値として検出するステップと、
前記検出するステップにおいて検出された前記誤差が第３の所定値を超えた場合には前記指標値を調整する必要があると判定し、一次巻線側の電圧計測値をＶ１、一次巻線側の電流計測値をＩ１、二次巻線側の電圧計測値をＶ２、二次巻線側の電流計測値をＩ２とした際に、効率ηを
η＝（Ｖ２×Ｉ２）／（Ｖ１×Ｉ１）
として求め、前記効率ηを所定の期間累積した評価関数を生成し、最適化手法により前記評価関数が最大になるように前記スイッチング素子のターンオン時間、ターンオフ時間を調整することで前記スイッチング素子のオン・オフ制御のタイミングを調整するステップと、
を有することを特徴とするＤＣＤＣコンバータの制御方法。
【請求項８】
請求項７に記載のＤＣＤＣコンバータの制御方法において、
前記制御部において、
前記一次巻線側の電流計測値が前記第３の所定値より大きい第４の所定値を超えた場合には、前記トランスが飽和したと判定し、前記オン・オフ制御の動作を停止するステップ
をさらに有することを特徴とするＤＣＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ等の半導体スイッチング素子におけるソースとドレインの間に電流が流れ始めるときのゲート電圧（Ｖｔｈ）のばらつきによる損失の低減化、または電圧変換用のトランスの磁気飽和による半導体スイッチング素子の故障防止を図り、装置全体の効率向上を実現し得る絶縁型のＤＣＤＣコンバータおよびＤＣＤＣコンバータの制御方法に関する。
【背景技術】
【０００２】
トランスの磁器飽和を抑制する従来のＤＣＤＣコンバータとしては、トランスの二次側にＬＣ共振回路が挿入されており、駆動手段で一対のスイッチング手段を交互にオン・オフすることで、トランスを介して二次側に出力が得られるものが知られている（例えば、特許文献１参照）。
【０００３】
電流検出用変流器と電流値検知部と電流値比較部は、ＬＣ共振回路の作動による共振電流の値の半サイクル毎の差異を検出する。そして、この検出結果に応じて、駆動手段は、半サイクル毎の共振電流値が揃うように、スイッチング手段のオン・デューティを自動調整する。これにより、動作環境の変化や経年劣化などによるインダクタンスやキャパシタンスなどのパラメータ変化や、それらに起因する入力電圧や出力電流などの変化によって引き起こされる共振電流の差異を防止することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５-１７６４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術には、以下のような課題がある。
従来のＤＣＤＣコンバータは、ＭＯＳＦＥＴ、ＩＧＢＴ等のＶｔｈのばらつきにより変換効率が低下してしまうという問題、またはトランスの飽和によりＭＯＳＦＥＴ、ＩＧＢＴ等の半導体スイッチング素子が故障してしまうという問題については、考慮されていない。
【０００６】
本発明は、前記のような課題を解決するためになされたものであり、特別な回路を用いることなく、トランスの飽和の抑制、損失の低減化を図ることのできるＤＣＤＣコンバータおよびＤＣＤＣコンバータの制御方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るＤＣＤＣコンバータは、一次巻線および二次巻線を有し、電圧変換比を決定するトランスと、トランスの一次巻線側に接続されたスイッチング素子と、スイッチング素子のオン・オフ制御を行うことで、１次巻線側に入力されるＤＣ電圧を所望のＤＣ電圧に変換して２次巻線側に出力させる制御部とを備えたＤＣＤＣコンバータにおいて、制御部は、一次巻線側の電圧計測値、一次巻線側の電流計測値、二次巻線側の電圧計測値、二次巻線側の電流計測値のうち何れか１つ以上の計測値に基づいて、スイッチング素子のソースとドレインの間に電流が流れ始めるときのゲート電圧のばらつき量の影響を示す指標値を検出するに当たって、トランスに流れる一次巻線側の電流計測値を指標値として算出し、一次巻線側の電流計測値が第１の所定値を超えた場合には指標値を調整する必要があると判定し、一次巻線側の電圧計測値をＶ１、一次巻線側の電流計測値をＩ１、二次巻線側の電圧計測値をＶ２、二次巻線側の電流計測値をＩ２とした際に、効率ηをη＝（Ｖ２×Ｉ２）／（Ｖ１×Ｉ１）として求め、効率ηを所定の期間累積した評価関数を生成し、最適化手法により評価関数が最大になるようにスイッチング素子のオン・オフ制御のターンオン時間、ターンオフ時間を調整することでスイッチング素子のタイミングを調整するものである。
【０００８】
また、本発明に係るＤＣＤＣコンバータの制御方法は、一次巻線および二次巻線を有し、電圧変換比を決定するトランスと、トランスの一次巻線側に接続されたスイッチング素子と、スイッチング素子のオン・オフ制御を行うことで、１次巻線側に入力されるＤＣ電圧を所望のＤＣ電圧に変換して２次巻線側に出力させる制御部とを備えたＤＣＤＣコンバータに適用されるＤＣＤＣコンバータの制御方法であって、制御部において、一次巻線側の電圧計測値、一次巻線側の電流計測値、二次巻線側の電圧計測値、二次巻線側の電流計測値のうち何れか１つ以上の計測値に基づいて、スイッチング素子のソースとドレインの間に電流が流れ始めるときのゲート電圧のばらつき量の影響を示す指標値を検出するに当たって、トランスに流れる一次巻線側の電流計測値を指標値として検出するステップと、検出するステップにおいて検出された一次巻線側の電流計測値が第１の所定値を超えた場合には指標値を調整する必要があると判定し、一次巻線側の電圧計測値をＶ１、一次巻線側の電流計測値をＩ１、二次巻線側の電圧計測値をＶ２、二次巻線側の電流計測値をＩ２とした際に、効率ηをη＝（Ｖ２×Ｉ２）／（Ｖ１×Ｉ１）として求め、効率ηを所定の期間累積した評価関数を生成し、最適化手法により評価関数が最大になるようにスイッチング素子のターンオン時間、ターンオフ時間を調整することでスイッチング素子のオン・オフ制御のタイミングを調整するステップとを有するものである。
【発明の効果】
【０００９】
本発明によれば、トランスに関する電気量の計測値に基づいて、半導体スイッチング素子のＶｔｈのばらつきの影響を示す指標値を検出し、この検出結果に応じて半導体スイッチング素子のターンオン・ターンオフ時間を調整することにより、特別な回路を用いることなく、トランスの飽和の抑制、損失の低減化を図ることのできるＤＣＤＣコンバータおよびＤＣＤＣコンバータの制御方法を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１によるＤＣＤＣコンバータの回路図である。
【図２】本発明の実施の形態１に係るＤＣＤＣコンバータにおける半導体スイッチング素子の動作を説明する図である。
【図３】本発明の実施の形態１に係るＤＣＤＣコンバータの動作時における各電圧電流波形を示す図である。
【図４】本発明の実施の形態１に係るＤＣＤＣコンバータの半導体スイッチング素子に使用されるＭＯＳＦＥＴの入力特性を示す図である。
【図５】本発明の実施の形態１に係るＤＣＤＣコンバータのＶｔｈにばらつきが生じた場合のトランス一次側電圧波形のずれを示す図である。
【図６】本発明の実施の形態１に係るＤＣＤＣコンバータのＶｔｈにばらつきが生じた場合のトランス一次側電圧波形、トランス一次側電流波形を示す図である。
【図７】本発明の実施の形態１に係るＤＣＤＣコンバータの誤差判定アルゴリズムを示すフローチャートである。
【図８】本発明の実施の形態２に係るＤＣＤＣコンバータの誤差判定アルゴリズムを示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下、添付図面に従って本発明のＤＣＤＣコンバータおよびＤＣＤＣコンバータの制御方法の好ましい実施の形態について説明する。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１によるＤＣＤＣコンバータの回路図である。図１に示した本実施の形態１におけるＤＣＤＣコンバータは、入力電源１から外部負荷２までの要素で構成されている。具体的には、制御部３、一対のスイッチング手段４−１、４−２、トランス８、二次側整流ダイオード９〜１２、平滑リアクトル１３、コンデンサ１４を備えるとともに、電気量の計測手段として、一次側電圧検出回路２０、一次側電流検出回路２１、二次側電圧検出回路２２、二次側電流検出回路２３を備えている。
【００１３】
入力電源１の後段には、４つの半導体スイッチング素子Ｑ１、Ｑ２、Ｑ３、Ｑ４が接続されており、例えば、これらの半導体スイッチング素子は、ＭＯＳＦＥＴを用いることができる。
【００１４】
制御部３は、Ｑ１とＱ４、Ｑ２とＱ３で構成された一対のスイッチング手段４−１、４−２を交互にオン・オフ駆動する。第１のスイッチング素子Ｑ１および第３のスイッチング素子Ｑ３のドレインは、入力電源１のプラス出力端子１ａに接続され、第２のスイッチング素子Ｑ２および第４のスイッチング素子Ｑ４のソースは、入力電源１のマイナス出力端子１ｂに接続されている。
【００１５】
また、トランス８の一次巻線は、一端が、第１の半導体スイッチング素子Ｑ１のソースと第２の半導体スイッチング素子Ｑ２のドレインとの接続点に接続され、他端が、第３の半導体スイッチング素子Ｑ３のソースと第４の半導体スイッチング素子Ｑ４のドレインとの接続点に接続されている。
【００１６】
また、一次側電圧検出回路２０は、入力電源１と並列に接続されており、一次側電流検出回路２１は、トランス８の一次巻線側の一端と、第１の半導体スイッチング素子Ｑ１のソースと第２の半導体スイッチング素子Ｑ２のドレインとの接続点との間に、直列に接続されている。
【００１７】
また、トランス８の二次巻線には、二次側整流ダイオード９、１０、１１、１２がフルブリッジ構成で接続されている。二次側整流ダイオード９〜１２の後段には、平滑リアクトル１３、二次側電流検出回路２３が順に直列に接続される。さらに、コンデンサ１４が二次側整流ダイオード９〜１２と並列に接続されている。また、コンデンサ１４に並列に外部負荷２が接続され、二次側電圧検出回路２２がコンデンサ１４に並列に接続されている。
【００１８】
制御部３は、信号線３０ａ、３０ｂ、３０ｃ、３０ｄにより、それぞれ一次側電圧検出回路２０、一次側電流検出回路２１、二次側電圧検出回路２２、二次側電流検出回路２３から電流または電圧の検出値（計測値）を取得する。さらに、制御部３は、制御線３１ａ、３１ｂ、３１ｃ、３１ｄにより、それぞれ半導体スイッチング素子Ｑ１、Ｑ２、Ｑ３、Ｑ４をオン・オフ制御する。
【００１９】
このような回路を備えるＤＣＤＣコンバータの基本的な動作について、図２、図３を用いて説明する。なお、本実施の形態１で例示するＤＣＤＣコンバータは、一般的なフルブリッジ型のＤＣＤＣコンバータである。図２は、本発明の実施の形態１に係るＤＣＤＣコンバータにおける半導体スイッチング素子の動作を説明する図である。なお、図２中のｆｄｃはスイッチング周波数を示しており、ｔｄはデッドタイムを示している。
【００２０】
半導体スイッチング素子Ｑ１、Ｑ４（スイッチング手段４−１）をオンすると、トランス８の一次巻線側に流れる電流は、入力電源１→半導体スイッチング素子Ｑ１→トランス８（一次巻線側）→半導体スイッチング素子Ｑ４の経路で流れる。ここで、トランス８は、一次側から二次側に電力を伝達する。そして、トランス８の二次巻線側に流れる電流は、トランス８（二次巻線側）→二次側整流ダイオード９→平滑リアクトル→外部負荷２→二次側整流ダイオード１２の経路で流れる。
【００２１】
半導体スイッチング素子Ｑ１、Ｑ４（スイッチング手段４−１）をオフすると、トランス８の一次側には電流が流れず、二次側へ電力は伝達されない。ただし、二次側では、平滑リアクトル１３の自己誘導により、平滑リアクトル１３→外部負荷２→二次側整流ダイオード９、１０、１１、１２→平滑リアクトル１３の経路で電流が流れる。
【００２２】
次に、半導体スイッチング素子Ｑ２、Ｑ３（スイッチング手段４−２）をオンすると、トランス８の一次巻線側に流れる電流は、入力電源１→半導体スイッチング素子Ｑ３→トランス８（一次巻線側）→半導体スイッチング素子Ｑ２の経路で流れる。トランス８は、先ほどと同様に、一次側から二次側に電力を伝達する。そして、トランス８の二次巻線側に流れる電流は、トランス８（二次巻線側）→二次側整流ダイオード１０→平滑リアクトル１３→外部負荷２→二次側整流ダイオード１１の経路で流れる。
【００２３】
半導体スイッチング素子Ｑ２、Ｑ３（スイッチング手段４−２）をオフすると、トランス８の一次側には電流が流れず、二次側へ電力は伝達されない。ただし、二次側では、平滑リアクトル１３の自己誘導により、平滑リアクトル１３→外部負荷２→二次側整流ダイオード９、１０、１１、１２→平滑リアクトル１３の経路で電流が流れる。
【００２４】
図３は、本発明の実施の形態１に係るＤＣＤＣコンバータの動作時における各電圧電流波形を示す図である。ここで、記号を次のように定義する。
Ｖｔｒ１：トランス８の一次側電圧
Ｉｔｒ１：トランス８の一次側電流
Ｖｔｒ２：トランス８の二次側電圧
Ｉｔｒ２：トランス８の二次側電流
Ｉｏｕｔ：二次側電流検出回路２３で検出される電流値。
また、図２にも示しているように、短絡防止のため、デッドタイムｔｄを設けている。
【００２５】
ここで、問題となる半導体スイッチング素子（Ｑ１〜Ｑ４、ＭＯＳＦＥＴ）のＶｔｈのばらつきによるトランス飽和、効率の低下について説明する。図４は、本発明の実施の形態１に係るＤＣＤＣコンバータの半導体スイッチング素子に使用されるＭＯＳＦＥＴの入力特性を示す図である。縦軸は、ドレイン・ソース電圧ＶＤＳ、ゲート・ソース電圧ＶＧＳを示しており、横軸は、ゲートチャージ電荷量Ｑｇを示している。
【００２６】
一般的に、ＭＯＳＦＥＴの入力特性は一定でなく、通常、素子ごとにＶｔｈにばらつきがある。例えば、図４に示した２つの素子Ａ、素子Ｂでは、ゲートチャージ電荷量とドレイン・ソース電圧特性がわずかに異なっているため、Ｖｔｈが異なる。この結果、半導体スイッチング素子のターンオン・ターンオフのタイミングがずれてしまい、トランス８にかかる電圧に偏りが生じる。
【００２７】
図５は、本発明の実施の形態１に係るＤＣＤＣコンバータのＶｔｈにばらつきが生じた場合のトランス一次側電圧波形のずれを示す図である。また、図６は、本発明の実施の形態１に係るＤＣＤＣコンバータのＶｔｈにばらつきが生じた場合のトランス一次側電圧波形、トランス一次側電流波形を示す図である。
【００２８】
スイッチングタイミングがばらつき、トランス８の一次側にかかる電圧に不平衡が生じ、片側の電圧印加時間が長くなることで、トランス８が飽和し、電流が一気に増大する。ここで、トランスの損失は、銅損、鉄損がある。そして、銅線の抵抗をＲ、電流量をＩとすると、電流による損失である銅損は、Ｗ＝Ｉ２Ｒで求まり、電流が増加すると指数関数的に損失が増加する。また、最悪の場合、過電流でスイッチング素子が破壊する。
【００２９】
そこで、この問題を解決するために、本実施の形態１における制御部３は、スイッチングタイミングの不平衡によりトランスの飽和が発生しそうな状況を事前に検出し、その検出結果に基づいて、半導体スイッチング素子のターンオン・ターンオフタイミングを調整する。これにより、損失の低減化、または電圧変換用のトランス８の磁気飽和による半導体スイッチング素子の故障防止を図ることができる。
【００３０】
図７は、本発明の実施の形態１に係るＤＣＤＣコンバータの誤差判定アルゴリズムを示すフローチャートである。まず始めに、ステップＳ１０１において、制御部３は、トランス８の一次側電流量の絶対値｜Ｉｔｒ１｜をばらつき量の影響を示す指標値として求め、この値｜Ｉｔｒ１｜が、閾値Ｓｈｉ１（第１の所定値に相当）以上か否かを判定する。そして、制御部３は、トランス８の一次側電流量の絶対値｜Ｉｔｒ１｜が、閾値Ｓｈｉ１未満であると判定した場合には、ばらつき量の影響が少なく、トランス８の飽和に至ることはないと判断し、一連の処理を終了する。
【００３１】
一方、ステップＳ１０１において、トランス８の一次側電流量の絶対値｜Ｉｔｒ１｜が、閾値Ｓｈｉ１以上と判定した場合には、ステップＳ１０２において、制御部３は、トランス８の一次側電流量の絶対値｜Ｉｔｒ１｜が、閾値Ｓｈｉ２（第２の所定値に相当）以上か否かを判定する。そして、制御部３は、トランス８の一次側電流量の絶対値｜Ｉｔｒ１｜が、閾値Ｓｈｉ２以上と判定した場合には、ステップＳ１０３に進み、トランス８が飽和状態であるとして、異常ありと判定し、ステップＳ１０４において、コンバータによる変換動作を中断する。
【００３２】
一方、ステップＳ１０２において、制御部３は、トランス８の一次側電流量の絶対値｜Ｉｔｒ１｜が、閾値Ｓｈｉ２未満と判定した場合には、ステップＳ１０５において、ばらつき量の影響がトランス８の飽和を招くおそれがあり、また、スイッチング素子のターンオン・ターンオフ時間がばらついているため二次側に電力を正しく供給できていないとして、誤差ありと判定し、ステップＳ１０６、Ｓ１０７、Ｓ１０８において、スイッチング素子のオン・オフ制御のタイミングを補正する。
【００３３】
本実施の形態１におけるオン・オフ制御タイミングの補正は、次のように行われる。まず、ステップＳ１０６において、制御部３は、トランス８の一次側の電流Ｉｔｒ１が、正か負かを判定する。ここで、図１において、Ｑ１→一次側電流検出回路２１→Ｑ４の方向に流れる電流の向きを正とする。ステップＳ１０６において、正と判定した場合には、制御部３は、ステップＳ１０７において、スイッチング手段４−１のオン時間を減らす。
【００３４】
一方、ステップＳ１０６において、負と判定した場合には、制御部３は、ステップＳ１０８において、スイッチング手段４−２のオン時間を減らす。また、ステップＳ１０６において、正でも負でもない場合には、スイッチング手段４−１、４−２のいずれも調整しない。
【００３５】
そして、ステップＳ１０７またはステップＳ１０８を実施後、制御部３は、処理をステップＳ１０１に戻し、それ以降の処理を繰り返すこととなる。
【００３６】
以上のように、実施の形態１によれば、制御部が、一次巻線側の電流計測値に基づいて、ゲート電圧Ｖｔｈのばらつき量の影響を示す指標値を検出し、検出した指標値を抑制するようにスイッチング素子のオン・オフ制御のタイミングを調整することができる。この結果、特別な回路を用いることなく、トランスの飽和の抑制、損失の低減化を図ることのできるＤＣＤＣコンバータおよびＤＣＤＣコンバータの制御方法を実現できる。
【００３７】
実施の形態２．
先の実施の形態１では、Ｖｔｈのばらつき量の影響を示す指標値を、トランス８の一次巻線側の電流計測値（一次側電流検出回路２１による計測値）を用いて検出する場合について説明した。しかしながら、例えば、トランス８が大型であり、飽和しにくいものであった場合には、ＭＯＳＦＥＴがばらついていても、一次巻線側の電流は、極端には増加しない。このため、先の実施の形態１の方法では、ゲート電圧Ｖｔｈのばらつき量の影響を正確に検出できない場合が考えられる。
【００３８】
そこで、本実施の形態２では、ゲート電圧Ｖｔｈのばらつき量の影響の判定を、トランス８の一次巻線側の電流計測値で判断する先の実施の形態１とは異なる判定方法について説明する。具体的には、本実施の形態２では、一次巻線側の電圧計測値と、二次巻線側の電圧計測値に基づいて、ゲート電圧Ｖｔｈのばらつき量の影響を示す指標値を定量化する方法について説明する。
【００３９】
本実施の形態２における制御部３は、各センサによる電圧計測値から求めた見かけ上のデューティ値（ｄｕｔｙ’）と、制御部３により制御している理論的なデューティ値（＊ｄｕｔｙ）に所定値以上の差分があれば、誤差ありと判定する。
【００４０】
ここで、記号を次のように定義する。
＊ｄｕｔｙ：制御部３によるデューティ目標値であり、オン・オフ制御タイミングに基づく理論的なデューティ値に相当
ｄｕｔｙ’：一次巻線側の電圧計測値と二次巻線側の電圧計測値に基づいて求めた見かけ上のｄｕｔｙであり、半導体スイッチング素子の有する個別の特性を加味した実際のデューティ値に相当
Ｎ１：トランス８の一次側巻線数
Ｎ２：トランス８の二次側巻線数
【００４１】
次に、本実施の形態２によるＤＣＤＣコンバータの処理フローについて、図８を用いて詳細に説明する。図８は、本発明の実施の形態２に係るＤＣＤＣコンバータの誤差判定アルゴリズムを示すフローチャートである。
【００４２】
一次側電圧検出回路２０により取得した電圧値をＶ１、二次側電圧検出回路２２により取得した電圧値をＶ２、トランス巻線比をＮ１：Ｎ２とすると、見かけ上のデューティ値ｄｕｔｙ’は、下式（１）で求まる。
【００４３】
【数１】
0005355655.tif 000002
【００４４】
そこで、制御部３は、ステップＳ２０１において、上式に基づいて、見かけ上のデューティ値（ｄｕｔｙ’）を算出する。次に、ステップＳ２０２において、制御部３は、デューティ目標値（＊ｄｕｔｙ）と見かけ上のデューティ値との差の絶対値ΔＥを、下式（２）を用いてばらつき量の影響を示す指標値として算出する。
【００４５】
【数２】
0005355655.tif 000003
【００４６】
そして、ステップＳ２０３において、制御部３は、ばらつき量の影響の指標値として求めたΔＥが、閾値Ｓｈｉ３（第３の所定値に相当）以上か否かを判定する。そして、制御部３は、ΔＥが、閾値Ｓｈｉ３未満であると判定した場合には、ばらつき量の影響の指標値が少なく、トランス８の飽和に至ることはないと判断し、一連の処理を終了する。
【００４７】
一方、ステップＳ２０３において、ΔＥが、閾値Ｓｈｉ３以上と判定した場合には、ステップＳ２０４において、制御部３は、ΔＥが、閾値Ｓｈｉ４（第４の所定値に相当）以上か否かを判定する。そして、制御部３は、ΔＥが、閾値Ｓｈｉ４以上と判定した場合には、ステップＳ２０５に進み、トランス８が飽和状態であるとして、異常ありと判定し、ステップＳ２０６において、コンバータによる変換動作を中断する。
【００４８】
一方、ステップＳ２０４において、制御部３は、ΔＥが、閾値Ｓｈｉ４未満と判定した場合には、ステップＳ２０７において、ばらつき量の影響の指標値がトランス８の飽和を招くおそれがあり、また、スイッチング素子のターンオン・ターンオフ時間がばらついているため二次側に電力を正しく供給できていないとして、誤差ありと判定する。
【００４９】
そして、制御部３は、誤差ありと判定した場合には、ステップＳ２０８、Ｓ２０９において、スイッチング素子のオン・オフ制御のタイミングを補正し、ΔＥが閾値Ｓｈｉ３未満となるように制御することとなる。
【００５０】
本実施の形態２におけるオン・オフ制御タイミングの補正は、次のように行われる。まず、ステップＳ２０８において、制御部３は、一次側電圧検出回路２０の電圧計測値、一次側電流検出回路２１の電流計測値、二次側電圧検出回路２２の電圧計測値、二次側電流検出回路２３の電流計測値から効率ηを求め、所定の期間累積した効率の値を評価関数に設定する。
【００５１】
次に、ステップＳ２０９において、制御部３は、各ＭＯＳＦＥＴのターンオン時間（ｔｏｎ）、ターンオフ時間（ｔｏｆｆ）をパラメータ化し、効率ηの値が最大となるように、最適化手法によって各パラメータを導出する。最適化手法によりオン・オフタイミングを導出することで、単純にばらつき量の影響を抑制する補正を行うだけでなく、効率ηが最大となるような各半導体スイッチング素子のターンオン時間（ｔｏｎ）、ターンオフ時間（ｔｏｆｆ）を決定することができる。
【００５２】
より具体的には、一次側電圧検出回路２０の電圧計測値をＶ１、一次側電流検出回路２１の電流計測値をＩ１、二次側電圧検出回路２２の電圧計測値をＶ２、二次側電流検出回路２３の電流計測値をＩ２、効率をη、累積回数をＮ回、各半導体スイッチング素子のターンオン時間をｔＱ１ｏｎ・・・ｔＱ４ｏｎ、ターンオフ時間ｔｏＱ１ｆｆ・・・ｔＱ４ｏｆｆとおくと、最適化問題として、下式（３）（４）により定式化することができる。
【００５３】
【数３】
0005355655.tif 000004
【００５４】
そこで、制御部３は、上記の最適化問題を解き得られたパラメータを用いて、スイッチング素子のオン・オフ制御のタイミングを補正する。
【００５５】
以上のように、実施の形態２によれば、制御部が、理論上のデューティ値と見かけ上のデューティ値との差分に基づいて、ゲート電圧Ｖｔｈのばらつき量の影響を示す指標値を検出し、さらに、各種計測値から求めた効率を最適化するように、スイッチング素子のオン・オフ制御のタイミングを調整することができる。この結果、特別な回路を用いることなく、トランスの飽和の抑制、損失の低減化を図ることのできるＤＣＤＣコンバータおよびＤＣＤＣコンバータの制御方法を実現できる。さらに、単純にばらつき量の影響を抑制するだけでなく、効率が最大となるように、スイッチング素子のオン・オフ制御のタイミングを調整することが可能となる。
【００５６】
なお、上述した実施の形態１、２では、整流方式はダイオード整流としているが、これに限ることはなく、例えば、同期整流方式でもよい。また、上述した実施の形態１、２では、ＤＣＤＣコンバータはフルブリッジ方式を採用しているが、これに限るものではなく、例えばハーフブリッジ方式でもよい。
【００５７】
また、実施の形態２で説明した最適化問題は、実施の形態１と組み合わせることも可能である。すなわち、先の図７の処理において、ステップＳ１０６〜ステップＳ１０８の代わりに、先の図８におけるステップＳ２０８、ステップＳ２０９を用いることも可能である。
【符号の説明】
【００５８】
１  入力電源、１ａ  プラス出力端子、１ｂ  マイナス出力端子、２  外部負荷、３  制御部、４−１、４−２  スイッチング手段、８  トランス、９〜１２  二次側整流ダイオード、１３  平滑リアクトル、１４  コンデンサ、２０  一次側電圧検出回路、２１  一次側電流検出回路、２２  二次側電圧検出回路、２３  二次側電流検出回路、３０ａ〜３０ｄ  信号線、３１ａ〜３１ｄ  制御線、Ｑ１〜Ｑ４  半導体スイッチング素子。
【図１】
0005355655.tif 000005
【図２】
0005355655.tif 000006
【図３】
0005355655.tif 000007
【図４】
0005355655.tif 000008
【図５】
0005355655.tif 000009
【図６】
0005355655.tif 000010
【図７】
0005355655.tif 000011
【図８】
0005355655.tif 000012