(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタアレイと半導体層と該半導体層にバイアス電圧を与える共通電極配線とを含む電磁波検出素子の製造方法であって、
絶縁性基板上に、薄膜トランジスタアレイ及び共通電極配線を形成する工程と、
前記薄膜トランジスタアレイ及び共通電極配線を覆うように、無機材料からなる保護層を形成する工程と、
前記薄膜トランジスタアレイ及び共通電極配線を覆う前記保護層の上に、有機材料により形成された層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、半導体層を形成する工程と、
前記層間絶縁膜の形成後、前記半導体層の形成前に前記層間絶縁膜と前記半導体層との間に配置されるように、前記半導体層をドライエチングする際に前記半導体層よりエッチング速度が遅い導電性金属材料を堆積してエッチングストッパとしての導電性金属層を形成する工程と、
前記半導体層の一部を、前記導電性金属層が露出するまでドライエッチング処理により除去し、前記半導体層のパターニングを行なう工程と、
前記半導体層の除去により露出した前記導電性金属層をフォトリソグラフィー技術により除去し、下部電極パターンを形成する工程と、
を含む電磁波検出素子の製造方法。
【請求項２】
更に、
前記保護層の形成後であって前記層間絶縁膜の形成前に、信号配線を形成する工程を含む請求項１に記載の電磁波検出素子の製造方法。
【請求項３】
更に、
前記保護層の形成後であって前記層間絶縁膜の形成前に、信号配線及びコンタクトパッドを形成する工程と、
前記保護層の形成後であって前記導電性金属層を形成する前に、前記コンタクトパッドと前記導電性金属層とを接続するためのコンタクトホールを前記保護層に形成する工程と、
を含む請求項１に記載の電磁波検出素子の製造方法。
【請求項４】
更に、
前記半導体層の形成後、該半導体層の上に上部電極を形成する工程と、
前記上部電極と前記共通電極配線との接続部位を形成する工程と、
を含む請求項１〜請求項３のいずれか１項に記載の電磁波検出素子の製造方法。
【請求項５】
前記薄膜トランジスタアレイ及び共通電極配線を形成する工程は、
前記絶縁基板上に、ゲート電極及び走査配線を形成する工程と、
該ゲート電極及び該走査配線上に絶縁膜を形成する工程と、
該絶縁膜上にソース電極、ドレイン電極、及び共通電極配線を形成する工程と、
を含む請求項１〜請求項４のいずれか１項に記載の電磁波検出素子の製造方法。
【請求項６】
前記層間絶縁膜の誘電率をεとしたとき、ε＝２〜４であることを特徴とする請求項１〜請求項５のいずれか１項に記載の電磁波検出素子の製造方法。
【請求項７】
前記層間絶縁膜は、ポジ型感光性アクリル系樹脂を用いて形成された層間絶縁膜であることを特徴とする請求項６に記載の電磁波検出素子の製造方法。
【請求項８】
前記半導体層は、アモルファスシリコンを主体とするフォトダイオード層であることを特徴とする請求項１〜請求項７のいずれか１項に記載の電磁波検出素子の製造方法。
【請求項９】
前記導電性金属材料は、酸化インジウムスズ（ＩＴＯ）、酸化インジウム・酸化亜鉛（ＩＺＯ）、Ａｌ、Ｃｕ、Ｍｏ、Ｗ、又はＡｌ、Ｃｕ、Ｍｏ及びＷのいずれかを主体とする合金、あるいはこれらの積層膜であることを特徴とする請求項１〜請求項８のいずれか１項に記載の電磁波検出素子の製造方法。
【請求項１０】
前記導電性金属層は、遮光性を有することを特徴とすることを特徴とする請求項１〜請求項９のいずれか１項に記載の電磁波検出素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁波検出素子の製造方法に関し、特に、互いに交差して配設された複数の走査配線及び複数の信号配線の各交差部に対応してセンサ部が設けられ、画像を検出するＴＦＴアクティブマトリクス基板を用いた電磁波検出素子の製造方法に関する。
【背景技術】
【０００２】
近年、ＴＦＴ（Thin film transistor）アクティブマトリックス基板上にＸ線感応層を配置し、Ｘ線情報を直接デジタルデータに変換できるＦＰＤ（flat panel detector)等の放射線画像検出装置が実用化されている。このＦＰＤは、従来のイメージングプレートに比べて、即時に画像を確認でき、動画も確認できるといったメリットがあり、急速に普及が進んでいる。
【０００３】
この種の放射線画像検出装置は、種々のタイプのものが提案されており、例えば、放射線を直接電荷に変換して蓄積する直接変換方式や、放射線を一度ＣｓＩ：Ｔｌ、ＧＯＳ（Ｇｄ２Ｏ２Ｓ：Ｔｂ）などのシンチレータで光に変換し、変換した光を半導体層で電荷に変換して蓄積する間接変換方式がある（例えば、特許文献１参照）。
【０００４】
従来の間接変換型の放射線画像検出装置の一例として、図６に間接変換型の放射線画像検出装置に用いられる電磁波検出素子の１画素単位の構造を示す平面図を示し、図７に図６のＡ−Ａ線断面図を示す。
図６に示すように、電磁波検出素子１０’は、互いに交差して配設された複数の走査配線１０１’及び複数の信号配線３’の各交差部に対応してセンサ部が設けられている。
このセンサ部は、図７に示されるように、光が照射されることにより電荷が発生する半導体層６’、半導体層６’の光が照射される照射面側に光透過性を有する導電性部材により形成され、当該半導体層６’に対してバイアス電圧を印加する上部電極７’、及び光の入射方向における半導体層６’の下流側（半導体層６’の光の非照射面側）に形成され、半導体層６’に発生した電荷を収集する下部電極１４’を備えている。
【０００５】
このような電磁波検出素子の作製は、一般には、図８に示すように行なわれている。まず、基板１’上に、ゲート配線層として、ゲート電極２’及び走査配線（不図示）を形成し、次いでゲート配線層上に、絶縁膜１５’、半導体活性層８’、及び不図示のコンタクト層を順次堆積した後、さらに絶縁膜１５’及び半導体活性層８’の上層に信号配線層として、信号配線３’、ソース電極９’、ドレイン電極１３’、及び不図示の共通電極配線を形成する。その後、図８（Ｄ）に示すように、これらの各層の保護機能を兼ねる層間絶縁膜１２’を積層し、この層間絶縁膜１２’上の所望領域に図８（Ｅ）のようにパターン化して下部電極１４’を形成する。更に、ＣＶＤ法等によりフォトダイオードなどの半導体層（例えば、層間絶縁膜側から順にＮ＋、Ｉ、Ｐ＋の各層を堆積）を形成した後、この半導体層をドライエッチング法でエッチング加工を施して、図８（Ｆ）に示すように、パターン状の半導体層６’を形成する。エッチング加工終了後、さらに半導体層６’の表面全体に上部電極７’を形成する。その後、図８（Ｇ）に示すように、層間絶縁膜１２’の露出領域、半導体層６’、及び上部電極７’を、上部電極７’の一部が露出するように絶縁膜１７’で覆い、上部電極７’の層間絶縁膜で覆われていない領域に、図８（Ｈ）に示すように共通電極配線２５’を形成する。
【特許文献１】特開２０００−１３７０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のように電磁波検出素子を作製する場合、層間絶縁膜１２’上に設けられるフォトダイオードなどの半導体層は、数μｍ程度と比較的厚く形成されているため、そのパターニングには一般にドライエッチング法が利用されているが、半導体層の下層に位置する層間絶縁膜１２’が、無機材料（ナイトライド等）ではなく、有機系材料で形成されている場合、半導体層をドライエッチング処理する際に層間絶縁膜がエッチングダメージを受け、表層の改質により層間絶縁膜と接する上層である半導体層との密着性が低下したり、あるいは層間絶縁膜自身がエッチングされ膜減りしてしまう課題があった。
【０００７】
そのため、従来のＴＦＴ型の電磁波検出素子では、有機系材料からなる層間絶縁膜のドライエッチ耐性が低いことから、半導体層はＳｉＮｘ等を用いた無機絶縁膜上に形成する必要があった。
その一方、一般的に無機絶縁膜を形成するための材料は誘電率が高く、また、膜厚も厚くすることができないため、収集電極と配線間の容量が高くなってしまう課題があった。
【０００８】
本発明は、上記に鑑みなされたものであり、層間絶縁膜に対するドライエッチダメージを防ぐことにより、フォトダイオードなどの半導体層の下層に配置される層間絶縁膜の材料制約を緩和する（例えば、有機系材料からなる層間絶縁膜を配置する）ことができる電磁波検出素子の製造方法を提供することを目的とし、該目的を達成することを課題とする。
【課題を解決するための手段】
【０００９】
前記課題を達成するための具体的手段は以下の通りである。
本発明の電磁波検出素子の製造方法は、薄膜トランジスタアレイと半導体層と該半導体層にバイアス電圧を与える共通電極配線とを含む電磁波検出素子の製造方法であって、絶縁性基板上に、薄膜トランジスタアレイ及び共通電極配線を形成する工程と、前記薄膜トランジスタアレイ及び共通電極配線を覆うように、無機材料からなる保護層を形成する工程と、前記薄膜トランジスタアレイ及び共通電極配線を覆う前記保護層の上に、有機材料により形成された層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、半導体層を形成する工程と、前記層間絶縁膜の形成後、前記半導体層の形成前に前記層間絶縁膜と前記半導体層との間に配置されるように、前記半導体層をドライエチングする際に前記半導体層よりエッチング速度が遅い導電性金属材料を堆積してエッチングストッパとしての導電性金属層を形成する工程と、前記半導体層の一部を、前記導電性金属層が露出するまでドライエッチング処理により除去し、前記半導体層のパターニングを行なう工程と、前記半導体層の除去により露出した前記導電性金属層をフォトリソグラフィー技術により除去し、下部電極パターンを形成する工程と、を設けて構成されたものである。
【００１０】
本発明の電磁波検出素子の製造方法によれば、薄膜トランジスタ（以下、「ＴＦＴ」と略記することがある。）アレイが形成された絶縁性基板の上に、該絶縁性基板側から有機材料により形成された層間絶縁膜／導電性金属層／半導体層の積層構造となるように、半導体層の下層として、該半導体層をドライエチングする際に該半導体層よりエッチング速度が遅い導電性金属材料を堆積してなる導電性金属層をエッチングストッパとして設けることで、導電性金属層は半導体層をドライエッチングする際のエッチングストッパとして機能し、ドライエッチング処理により層間絶縁膜にダメージを与えることなく、半導体層のパターンニングが行なえると共に、半導体層のドライエッチング後に導電性金属層をウェットエッチング等の方法で除去可能であるので、ドライエッチング後は導電性金属層をパターニングされた下部電極として利用することができる。
【００１１】
本発明の電磁波検出素子の製造方法は、更に、前記保護層の形成後であって前記層間絶縁膜の形成前に、信号配線を形成する工程を有していることが好ましい。
本発明の電磁波検出素子の製造方法は、更に、前記保護層の形成後であって前記層間絶縁膜の形成前に、信号配線及びコンタクトパッドを形成する工程と、前記保護層の形成後であって前記導電性金属層を形成する前に、前記コンタクトパッドと前記導電性金属層とを接続するためのコンタクトホールを前記保護層に形成する工程と、を有していることが好ましい。
本発明の電磁波検出素子の製造方法は、更に、前記半導体層の形成後、該半導体層の上に上部電極を形成する工程と、前記上部電極と前記共通電極配線との接続部位を形成する工程と、を有していることが好ましい。
本発明の電磁波検出素子の製造方法における、薄膜トランジスタアレイ及び共通電極配線を形成する工程は、前記絶縁基板上に、ゲート電極及び走査配線を形成する工程と、該ゲート電極及び該走査配線上に絶縁膜を形成する工程と、該絶縁膜上にソース電極、ドレイン電極、及び共通電極配線を形成する工程と、を有していることが好ましい。
本発明の電磁波検出素子の製造方法は、層間絶縁膜の誘電率をεとしたとき、ε＝２〜４であることが好ましい。また、層間絶縁膜は、ポジ型感光性アクリル系樹脂を主体とする層間絶縁膜とすることができる。
本発明の電磁波検出素子の製造方法は、半導体層として、アモルファスシリコンを主体とするフォトダイオード層を設けることができる。フォトダイオード層は、電磁波の入射で生じた電圧、電流の変化を受けて画像の検出を行なえる。ここで、アモルファスシリコンが「主体」とは、半導体層中のアモルファスシリコンの割合が５０％以上である場合である。
【００１２】
本発明の電磁波検出素子の製造方法で用いられる導電性材料は、酸化インジウムスズ（ＩＴＯ）、酸化インジウム・酸化亜鉛（ＩＺＯ）、Ａｌ、Ｃｕ、Ｍｏ、Ｗ、又はＡｌ、Ｃｕ、Ｍｏ及びＷのいずれかを主体とする合金、あるいはこれらの積層膜であることが好ましい。なお、「いずれかを主体」とは、合金中の割合が５０％以上であることをいう。
【００１３】
前記導電性材料として、ＩＴＯ、ＩＺＯ、Ａｌ、Ｃｕ、Ｍｏ、Ｗ、又はＡｌ、Ｃｕ、Ｍｏ及びＷのいずれかを主体とする合金、あるいはこれらの積層膜を用いることで、ドライエッチング時のプラズマ耐性が高められ、エッチングストッパ機能を確保すると共に、導電性を有し、ドライエッチング後にはウェットエッチング等の方法で容易にパターニングして下部電極として利用することが可能である。
【００１４】
また、導電性材料を用いて形成される導電性層は、遮光性を有していることが望ましい。導電性材料で形成された下部電極パターンが、絶縁性基板上のＴＦＴの上に設けられるので、ＴＦＴスイッチへの光の進入を低減することが可能であり、フォトセンサーとしての性能を向上させることができる。
ここで、「遮光性」とは、導電性層を形成した場合に、該導電性層の一方の側から入射した光が他方の側に透過して抜け出る光の量が入射光量の２０％以下である性質をいう。
【発明の効果】
【００１５】
本発明によれば、層間絶縁膜に対するドライエッチダメージを防ぐことにより、フォトダイオードなどの半導体層の下層に配置される層間絶縁膜の材料制約を緩和する（例えば、有機系材料からなる層間絶縁膜を配置する）ことができる電磁波検出素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の電磁波検出素子の製造方法の実施形態の一例を図１〜図５を参照して詳細に説明する。
【００１７】
本実施形態の電磁波検出素子の製造方法は、ＴＦＴアレイが備えられた基板上に有機材料により層間絶縁膜を形成した後、半導体層としてＰＩＮ型のフォトダイオード層を形成する前に予め、層間絶縁膜の表面全体に、フォトダイオード層をドライエチングする場合のエッチングストッパとして、フォトダイオード層よりドライエッチング速度の遅いＩＺＯ膜を導電性層として形成する構成としたものである。
【００１８】
図１は、本実施形態に係る放射線画像検出装置１００の全体構成を示したものである。但し、図１では、放射線を光に変換するシンチレータは省略してある。本実施形態に係る放射線画像検出装置１００は、図１に示すように、複数の電磁波検出素子１０を備えている。
【００１９】
電磁波検出素子１０は、後述するように上部電極と半導体層であるＰＩＮ型のフォトダイオード層と下部電極とを備え、上部電極側から照射された放射線をシンチレータで変換した光を受けて電荷を蓄積するセンサ部１０３と、センサ部１０３に蓄積された電荷を読み出すためのＴＦＴスイッチ４と、を設けて構成される画素が２次元状に多数設けられている。
【００２０】
また、電磁波検出素子１０には、ＴＦＴスイッチ４をＯＮ／ＯＦＦするための複数の走査配線１０１と、センサ部１０３に蓄積された電荷を読み出すための複数の信号配線３と、が互いに交差して設けられている。
【００２１】
各信号配線３には、該信号配線３に接続されたいずれかのＴＦＴスイッチ４がＯＮされることによりセンサ部１０３に蓄積された電荷量に応じた電気信号が流れる。各信号配線３には、各信号配線３に流れ出した電気信号を検出する信号検出回路１０５が接続されており、各走査配線１０１には、各走査配線１０１にＴＦＴスイッチ４をＯＮ／ＯＦＦするための制御信号を出力するスキャン信号制御装置１０４が接続されている。
【００２２】
信号検出回路１０５は、各信号配線３毎に、入力される電気信号を増幅する増幅回路を内蔵している。信号検出回路１０５では、各信号配線３より入力される電気信号を増幅回路により増幅して検出することにより、画像を構成する各画素の情報として、各センサ部１０３に蓄積された電荷量を検出する。
【００２３】
この信号検出回路１０５及びスキャン信号制御装置１０４には、信号検出回路１０５において検出された電気信号に所定の処理を施すと共に、信号検出回路１０５に対して信号検出のタイミングを示す制御信号を出力し、スキャン信号制御装置１０４に対してスキャン信号の出力のタイミングを示す制御信号を出力する信号処理装置１０６が接続されている。
【００２４】
次に、図２及び図３を参照して、本実施形態に係る電磁波検出素子１０についてより詳細に説明する。なお、図２は、本実施形態における電磁波検出素子１０の１画素単位の構造を示す平面図であり、図３は、図２のＡ−Ａ線断面図である。
【００２５】
図２及び図３に示すように、電磁波検出素子１０は、無アルカリガラス等からなる絶縁性の透明基板（以下、単に「基板」ともいう。）１上に、走査配線１０１及びゲート電極２が形成されており、走査配線１０１とゲート電極２とは接続されている。走査配線１０１及びゲート電極２が形成された配線層（以下、この配線層を「ゲート配線層」ともいう。）は、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜を用いて形成されているが、これらに限定されるものではない。
【００２６】
この走査配線１０１及びゲート電極２上には、走査配線１０１及びゲート電極２を覆うように一面に絶縁膜１５が形成されており、ゲート電極２上に位置する部位がＴＦＴスイッチ４におけるゲート絶縁膜として作用するようになっている。この絶縁膜１５は、例えばＳｉＮＸ 等からなるものであり、例えば、ＣＶＤ（Chemical Vapor Deposition）法で成膜することにより形成される。
【００２７】
ゲート電極２の上方の絶縁膜１５上には、半導体活性層８が島状に形成されている。この半導体活性層８は、ＴＦＴスイッチ４のチャネル部であり、例えば、アモルファスシリコン膜からなる。
【００２８】
これらの層上には、ソース電極９、及びドレイン電極１３が形成されている。このソース電極９及びドレイン電極１３が形成された配線層には、ソース電極９、ドレイン電極１３と共に、信号配線３と並行する共通電極配線２５が形成されている。ソース電極９、ドレイン電極１３、及び共通電極配線２５が形成された配線層（以下、この配線層を「信号配線層」ともいう。）は、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜が用いて形成されるが、これらに限定されるものではない。
【００２９】
また、ソース電極９及びドレイン電極１３と半導体活性層８との間には、図示しないコンタクト層が形成されており、コンタクト層は、不純物添加アモルファスシリコン等の不純物添加半導体からなる。
【００３０】
ＴＦＴ保護層１１は、半導体活性層８、ソース電極９、ドレイン電極１３、及び共通電極配線２５を覆うように、基板１上の画素が設けられた領域のほぼ全面（ほぼ全領域）に形成されている。このＴＦＴ保護層１１は、例えばＳｉＮＸ 等からなるものであり、例えば、ＣＶＤ法で成膜することにより形成される。
【００３１】
ＴＦＴ保護層１１上には、信号配線３とコンタクトパッド３８とが形成されている。信号配線３は、コンタクトホール３６を介してソース電極９に接続されており（図２参照）、コンタクトパッド３８はコンタクトホール４０を介してドレイン電極１３に接続されている。
【００３２】
この信号配線３及びコンタクトパッド３８上には、信号配線３及びコンタクトパッド３８を覆うように、基板１上の画素が設けられた領域のほぼ全面に塗布されてなる層間絶縁膜１２が形成されている。この層間絶縁膜１２には、コンタクトパッド３８が設けられた位置に、コンタクトパッド３８が露出するようにコンタクトホール１６が形成されている。
【００３３】
ＴＦＴ保護層１１上に形成された層間絶縁膜１２は、低誘電率（εｒ＝２〜４）の感光性の有機材料（例えば、ポジ型感光性アクリル系樹脂：メタクリル酸とグリシジルメタクリレートとの共重合体からなるベースポリマーに、ナフトキノンジアジド系ポジ型感光剤を混合した材料など）により１〜４μｍの膜厚で形成されている。本実施形態における電磁波検出素子１０では、層間絶縁膜１２によって層間絶縁膜１２の上層と下層とに配置される金属間の容量を低く抑えている。また、このような材料は一般に、平坦化膜としての機能も有しており、下層の段差が平坦化される効果も有する。これにより、上層に配置される半導体層の形状が平坦化されるため、半導体層の凹凸による吸収効率の低下や、リーク電流の増加を抑制することができる。
【００３４】
層間絶縁膜１２上には、コンタクトホール１６を埋めつつ、画素領域を覆うようにセンサ部１０３の下部電極１４が形成されており、この下部電極１４は、コンタクトホール１６において、ＴＦＴスイッチ４のドレイン電極１３と繋がるコンタクトパッド３８と接続されている。
この下部電極１４は、その上層として形成される半導体層が１μｍ前後と厚い場合には、導電性があれば材料に制限がほとんどない。このため、ＩＴＯ、ＩＺＯ、Ａｌ、Ｃｕ、Ｍｏ、Ｗ、又はＡｌ、Ｃｕ、Ｍｏ及びＷのいずれかを主体とする合金、あるいはこれらの積層膜など、導電性の金属を任意に選択して形成することができる。一方、半導体層の膜厚が薄い場合（０．２〜０．５μｍ前後）には、半導体層での光の吸収が充分でないため、ＴＦＴへの光照射によるリーク電流の増加を防ぐため、下部電極１４は遮光性金属もしくはその合金又はこれらの積層膜で構成されるのが好ましい。
【００３５】
遮光性金属は、膜形成した場合に前記に定義した「遮光性」が得られる金属であり、本発明における下部電極の形成には、例えば、ＭｏＷ（膜厚１００nm〜３００nm程度）を好適に用いることができる。
【００３６】
下部電極１４上には、フォトダイオードとして機能する半導体層６が形成されている。本実施形態では、半導体層６として、ＰＩＮ構造のフォトダイオードを採用したもの（以下、「ＰＩＮ型のフォトダイオード層」又は「フォトダイオード層」ともいう。）であり、下部電極１４（下層）側からＮ＋層（Ｎ型不純物添加アモルファスシリコン層）、Ｉ層（アモルファスシリコン層）、Ｐ＋層（Ｐ型不純物添加アモルファスシリコン層）を順に積層して形成されている。なお、本実施形態では、下部電極１４ａは、半導体層６よりも大サイズ（広面積）になっている。
【００３７】
前記半導体層としては、ＰＩＮ構造のフォトダイオードなど公知のＰＮ型のフォトダイオードを選択することができる。
【００３８】
なお、半導体層６の厚みが薄い場合（例えば、０．５μｍ以下の場合）には、ＴＦＴスイッチ４への光入射を防ぐ目的で、遮光性金属を配置してＴＦＴスイッチ４を覆うことが好ましい。好ましくは、デバイス内部の光の乱反射によるＴＦＴスイッチ４への光の進入を抑制するため、ＴＦＴチャネル部から遮光性金属からなる下部電極１４の端部への間隔を５μｍ以上確保する。
【００３９】
図３に示すように、層間絶縁膜１２のフォトダイオード層６が形成されていない領域には、層間絶縁膜１２と同じ材料からなる層間絶縁膜１７が、フォトダイオード層６上面の一部及び側面を覆うように形成されている。
【００４０】
フォトダイオード層６及び層間絶縁膜１７の上には、フォトダイオード層６上の少なくとも層間絶縁膜１７で覆われずに開口している開口部を覆うようにして、上部電極７が形成されている。上部電極７は、例えば、ＩＴＯやＩＺＯ（酸化インジウム・酸化亜鉛）などの光透過性の高い材料を用いて形成することができる。上部電極７は、上部電極７にバイアス電圧を供給するための共通電極配線２５と接続する導電部材も兼ねている。ここで、上部電極７と共通電極配線２５に接続する導電部材とは、別層の金属で形成されてもよい。
【００４１】
また、図３に示すように作製された電磁波検出素子１０の層間絶縁膜１７及び上部電極７の上方には、更に無機材料からなる保護絶縁膜（不図示）を形成することができる。この保護絶縁膜は、例えば、ＳｉＮｘ、ＳｉＯ２等の絶縁材料をＣＶＤ法もしくはスパッタリング法により堆積することにより形成することができる。
更に、電磁波検出素子１０上には、保護絶縁膜を介して、光吸収性の低い接着樹脂等を用いてＧＯＳ等からなるシンチレータ（不図示）が貼付されている。
【００４２】
次に、本実施形態に係る電磁波検出素子１０の製造方法の一例を図４〜図５を参照して説明する。
まず、図４（Ａ）に示すように、基板１上に、ゲート配線層として、ゲート電極２を不図示の走査配線１０１（図２参照）と共に形成する。このゲート配線層は、Ａｌ、Ａｌ合金等の低抵抗金属、もしくは高融点金属からなるバリアメタル層との積層膜を、膜厚が１００〜３００ｎｍ前後になるようにスパッタリング法にて基板１上に堆積して金属膜を形成した後、フォトリソグラフィー技術にてパターン状のレジスト膜を積層して該レジスト膜をマスクとしてＡｌ等用のエッチャントによるウェットエッチング法又はドライエッチング法にて金属膜をパターンニングする。その後、レジストを除去することにより、ゲート配線層が完成する。
【００４３】
次いで、図４（Ｂ）に示すように、ゲート配線層２上に、絶縁膜１５、半導体活性層８、不図示のコンタクト層を順次堆積する。絶縁膜１５は、膜厚２００〜６００ｎｍのＳｉＮｘからなり、半導体活性層８は、膜厚２０〜２００ｎｍ前後のアモルファスシリコンからなり、コンタクト層は、膜厚１０〜１００ｎｍ前後の不純物添加アモルファスシリコンからなり、いずれもＰ−ＣＶＤ（Plasma-Chemical Vapor Deposition）法にて堆積した後、ゲート配線層と同様に、フォトリソグラフィー技術により形成されたレジスト膜をマスクとしてパターンニングを行なう。その後、半導体活性層８と不純物添加半導体によるコンタクト層を絶縁膜１５に対し、選択的にドライエッチングすることにより半導体活性領域を形成する。
【００４４】
その後、図４（Ｃ）に示すように、絶縁膜１５及び半導体活性層８の上に、信号配線層として、ソース電極９、ドレイン電極１３、共通電極配線２５を形成する。この信号配線層は、ゲート配線層と同様に、Ａｌ、Ａｌ合金等の低抵抗金属、もしくは高融点金属からなるバリアメタル層との積層膜、又はＭｏ等の高融点金属膜単層からなり、厚みは１００〜３００ｎｍ前後が好ましい。ゲート配線層と同様に、所望の金属膜をスパッタリング法にて堆積形成した後、フォトリソグラフィー技術にてレジスト膜のパターンニングを行ない、レジスト膜をマスクとしてＡｌ等用のエッチャントによるウェットエッチング法又はドライエッチング法にて金属膜をパターンニングする。その際、信号配線層との間のエッチングレートを選択的に変えることにより、絶縁膜１５は除去されない。ドライエッチング法にて、半導体活性層８の一部を除去しチャネル領域を形成する。
【００４５】
次に、図４（Ｄ）に示すように、半導体活性層８、ソース電極９、ドレイン電極１３、及び共通電極配線２５を覆うようにほぼ全面にＴＦＴ保護層１１を形成し、フォトリソグラフィー技術によりＴＦＴ保護層１１をパターンニングする。このとき、ドレイン電極１３の一部が露出するようにＴＦＴ保護層１１を除去し、コンタクトホール４０を形成する。
ＴＦＴ保護層１１は、例えば、ＳｉＮＸ 等の無機材料を用いて形成されており、例えば、ＣＶＤ成膜により形成される。
【００４６】
続いて、形成されたＴＦＴ保護層１１上に、図４（Ｅ）に示すように、信号配線３を形成すると共に、コンタクトホール４０においてドレイン電極１３と繋がるようにコンタクトパッド３８を形成する。
【００４７】
次に、図４（Ｆ）のように、信号配線３及びコンタクトパッド３８並びにＴＦＴ保護層１１の全体を覆うようにして、層間絶縁膜１２を形成する。本発明においては、層間絶縁膜１２は、有機系材料からなる単層もしくは複数層により形成されている。
【００４８】
本実施形態では、共通電極配線２５と後に形成される下部電極１４との間の静電容量を抑制する一方で、ＴＦＴスイッチ４の特性を安定させるため、感光性の層間絶縁膜１２と無機材料からなるＴＦＴ保護層１１との積層構造となっており、例えば、ＣＶＤ成膜によりＴＦＴ保護層１１を形成し、塗布可能な材料として調製された感光性の塗布液を塗布し、塗布・乾燥後にプリベークした後、露光、現像を行なった後、さらに焼成を行なって層間絶縁膜１２を形成する。
【００４９】
上記のようにして有機系の層間絶縁膜を積層した後は、図４（Ｇ）に示すように、層間絶縁膜１２の全面に上層として、スパッタリング法により堆積してＩＺＯ膜１４を形成する。膜厚は、２０〜２００ｎｍ前後である。ＩＺＯ膜１４の形成は、フォトリソグラフィー技術にてパターンニングを行なった後、ＩＺＯ膜をメタル用のエッチャント等によるウェットエッチング法か、ドライエッチング法にてパターンニングしてもよい。
【００５０】
ＩＺＯ膜は、後に上層として積層されるＰＩＮ型のフォトダイオード層をドライエッチングによりパターニングする際にエッチング除去されないので、下層の層間絶縁膜１２を損なうことなく、フォトダイオード層をパターンニングできる。なお、後述するように、ＩＺＯ膜は、ウェットエッチング等の方法で容易に除去可能であるので、パターン状の下部電極に加工形成することにより、下部電極として利用が可能となる。
【００５１】
本発明においては、上記ＩＺＯ膜に限られるものではなく、上層として積層される半導体層よりエッチング速度が遅い導電性材料を堆積して形成される、半導体層よりエッチング速度が遅い導電性層であればよく、任意に選択することができる。中でも、半導体層のドライエッチング時のプラズマ耐性が高く、エッチングストッパ機能を確保でき、しかもドライエッチング後にウェットエッチング等の方法で容易にパターニング可能である点で、酸化インジウムスズ（ＩＴＯ）、Ａｌ、Ｃｕ、Ｍｏ、Ｗ、又はＡｌ、Ｃｕ、Ｍｏ及びＷのいずれかを主体とする合金、あるいはこれらの積層膜を好適に使用できる。
【００５２】
本実施形態では、ＩＺＯ膜１４をパターニングせずに、図５（Ｈ）において、ＩＺＯ膜１４の全面にＣＶＤ法によりＩＺＯ膜１４側から順に、Ｎ＋、Ｉ、Ｐ＋の各層を堆積してＰＩＮ型のフォトダイオード層を形成する。形成されたフォトダイオード層上に、更にフォトリソグラフィー技術にて図示しないパターン状のレジスト膜を形成し、このレジスト膜をマスクとしてドライエッチング法により不要なフォトダイオード層をエッチング除去（パターニング）することにより、所望パターンのフォトダイオード層６を形成する。ドライエッチング法によるパターニングは、フォトダイオード層とレジスト層、及びフォトダイオード層とＩＺＯ膜１４とのエッチングレートの違いを利用し、ＩＺＯ膜１４を検出したところでエッチング処理を終了する。
【００５３】
このように、層間絶縁膜１２を形成した後、フォトダイオード層６を形成する前に予めＩＺＯ膜１４を形成し、ＩＺＯ膜１４の上に形成されたフォトダイオード層に対してドライエッチング処理を施す構成にするので、フォトダイオード層６よりエッチング速度の遅いＩＺＯ膜がエッチングストッパとして機能し、下層に位置する層間絶縁膜１２がフォトダイオード層のドライエッチング時のオーバーエッチングの影響で損なわれることなく、良好にフォトダイオード層６のエッチング加工（パターニング）を行なうことができる。しかも、ＩＺＯ膜は、ウェットエッチング等の方法により容易に除去が可能であるため、フォトダイオード層の加工終了後には露出状態にあるＩＺＯ膜を除去することにより、ＩＺＯ膜のパターン化が行なえ、これによりＩＺＯ膜を下部電極として利用することができる。
【００５４】
ここで、フォトダイオード層の厚みは、それぞれの層について、Ｎ＋層は５０〜５００ｎｍが好ましく、Ｉ層は０．２〜２ｕｍが好ましく、Ｐ＋層は５０〜５００ｎｍが好ましい。
本実施形態では、Ｎ＋層、Ｉ層，Ｐ＋層の順で各層を積層したが、Ｐ＋層、Ｉ層、Ｎ＋層の順で積層し、ＰＩＮダイオードとしてもよい。
【００５５】
ドライエッチング処理は、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス、塩素原子、フッ素原子、臭素原子等のハロゲン原子を含むハロゲン系ガス（例えば、ＣＣｌ４、ＣＣｌＦ３、ＡｌＦ３、ＡｌＣｌ３等）、Ｏ２、Ｎ２、ＣＯ、及びＣＯ２の群から選ばれる１種のガス又は２種以上の混合ガスを用いた、反応性イオンエッチング法、イオンビームエッチング法、プラズマエッチング法などが挙げられる。前記ドライエッチング法は、レジスト膜を塗布形成しパターニング後にこれをマスクとしてエッチングする方法等が挙げられ、具体例として、バレル型プラズマエッチング、平行平板型プラズマエッチング、発生域分離型プラズマエッチング、平行平板型反応性イオンエッチング、バレル型反応性イオンエッチング、ドライオード構造反応性イオンエッチング、マグネトロン応用反応性イオンエッチング、マイクロウエーブ反応性イオンエッチング、磁場励起型反応性イオンエッチング、ＥＣＲプラズマエッチング、へリコン波プラズマエッチング、ＴＣＰ型プラズマエッチング、誘導結合型プラズマエッチング、スパッタエッチング、イオンミリング等、が挙げられる。
フッ素原子を含むフッ素系ガスとしては、公知のガスを使用できるが、下記式（A）で表されるフッ素系化合物のガスは好適である。
ＣｎＨｍＦｌ    …(A)
〔式中、ｎは１〜６を表し、ｍは０〜１３を表し、ｌは１〜１４を表す。〕
前記式（A）で表されるフッ素系ガスとしては、例えば、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ２Ｆ４、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８、及びＣＨＦ３などを挙げることができる。フッ素系ガスは、これらから１種のガスを選択して用いることができ、また、２種以上のガスを組合せて用いることができる。
【００５６】
このとき、フォトダイオード層（半導体層）とＩＺＯ膜（導電性層）とのエッチングレート選択比を１０以上とする。エッチングレート選択比とは、〔フォトダイオード層のエッチングレート〕／〔ＩＺＯ膜のエッチングレート〕を指す。中でも、導電性層の膜減り量を少なく（例えば１０ｎｍ以下）抑えられる点で、２０以上の選択比でエッチングするのが好ましい。
ドライエッチング処理は、予めエッチング処理時間を求めておくことが好ましい。すなわち、（1）フォトダイオード層（半導体層）のエッチングレート［ｎｍ／分］を算出し、（2）ＩＺＯ膜（導電性層）のエッチングレート［ｎｍ／分］を算出し、（3）前記エッチングレート選択比、及びエッチング条件（使用ガス、フォトダイオード層の厚みなど）を考慮して、エッチングするのに要する処理時間を算出する。
【００５７】
ドライエッチング処理を終了した後、図５（Ｉ）に示すように、フォトダイオード層６が除去されて露出したＩＺＯ膜１４を、フォトリソグラフィー技術を利用し、少なくともフォトダイオード層６上が覆われるようにレジストパターンを形成してこのレジストパターンをマスクとして、ＩＺＯ用のエッチャント等によるウェットエッチング法などによりパターンニングし、下部電極１４ａとする。このとき、ウェットエッチング処理は、公知の方法を任意に選択して行なえる。
【００５８】
引き続いて、図５（Ｊ）に示すように、ＩＺＯ膜１４が除去されて露出した層間絶縁膜１２の表面に、フォトダイオード層６の一部を覆うように、ＣＶＤ法でＳｉＮｘ膜からなる保護絶縁膜１７を堆積する。膜厚は１００〜３００ｎｍ前後が好ましい。フォトリソグラフィー技術にてパターン状にレジスト膜を形成し、ドライエッチ法にて保護絶縁膜をパターンニングし、開口部を形成する（図５（Ｊ））。ここでは、一例としてＣＶＤ法でＳｉＮｘを形成する場合を説明したが、絶縁材料であれば適用でき、ＳｉＮｘに限定されるものではない。
その後、保護絶縁膜１７及びフォトダイオード層６の上部に、ＩＴＯ透明電極形成用の材料をスパッタリング法により堆積し、透明な導電性層を形成する。そして、フォトリソグラフィー技術にて保護絶縁膜１７上の一部にパターン状にレジスト膜を形成し、ＩＴＯ用のエッチャント等によるウェットエッチング法又はドライエッチング法にて導電性層をパターンニングし、図５（Ｋ）に示すように上部電極７を形成する。このとき、上部電極７及び共通電極配線２５との接続部位を形成する。
上部電極７の厚みは、２０〜２００ｎｍ前後が好ましい。
【００５９】
そして最後に、接着樹脂等を用いてＧＯＳからなるシンチレータを貼り付けることができる。このようにして、図２〜図３に示す構造に構成された電磁波検出素子１０が形成される。
【００６０】
上記の実施形態では、半導体層としてＰＩＮ型のフォトダイオード層を形成し、導電性層としてＩＺＯ膜を形成した場合を中心に説明したが、本発明は層間絶縁膜の形成後であって半導体層の形成前に層間絶縁膜上に半導体層よりエッチング速度の遅い導電性層を形成するものであることから、ＰＩＮ型のフォトダイオード層以外の前記半導体層、ＩＺＯ膜以外の前記導電性層を積層する場合も上記と同様に行なうことが可能であり、上記実施形態と同様の効果が得られる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態に係る放射線画像検出装置の全体構成を示す構成図である。
【図２】本発明の実施形態に係る電磁波検出素子の１画素単位の構成を示す平面図である。
【図３】図２のＡ−Ａ線断面図である。
【図４】本発明の実施形態に係る電磁波検出素子を作製する工程の流れの一部を示す工程図である。
【図５】本発明の実施形態に係る電磁波検出素子を作製する工程の流れの他の一部を示す工程図である。
【図６】従来の間接変換型の放射線画像検出装置に用いられる電磁波検出素子の１画素単位の構造を示す平面図である。
【図７】図６のＡ−Ａ線断面図である。
【図８】図６の電磁波検出素子を作製する従来の工程の流れを示す工程図である。
【符号の説明】
【００６２】
１…絶縁性の透明基板
６…ＰＩＮ型のフォトダイオード層（半導体層）
１０…電磁波検出素子
１２…層間絶縁膜
１４…ＩＺＯ膜（半導体層よりエッチング速度が遅い導電性材料を用いた導電性層）
１４ａ…下部電極
【図１】
0005366410.tif 000002
【図２】
0005366410.tif 000003
【図３】
0005366410.tif 000004
【図４】
0005366410.tif 000005
【図５】
0005366410.tif 000006
【図６】
0005366410.tif 000007
【図７】
0005366410.tif 000008
【図８】
0005366410.tif 000009