(57)【特許請求の範囲】
【請求項１】
表面にフィルタチップを搭載可能な実装基板と、
この実装基板の表面に搭載したフィルタチップと
を備え、
前記実装基板は、１層以上の内部配線層を有し、
前記フィルタチップは、入力端子と出力端子との間に接続されて所定の通過帯域を形成する３段以上の共振器を含み、
前記フィルタチップの一端部と他端部とに挟まれた当該フィルタチップの領域をチップ中央部とし、この中央部のうち当該フィルタチップの一側縁部と他側縁部とに挟まれた領域をチップ中心部とした場合に、前記３段以上の共振器のうち、入力端子に最も近い側に接続された初段共振器と、出力端子に最も近い側に接続された最終段共振器との間に接続された中間段共振器を、前記チップ中央部に配置する一方、
平面から見たときに前記チップ中心部と重なる前記実装基板の領域について、グランド電極を配置しないグランド非配置部を、少なくとも当該実装基板の表面から前記１層以上の内部配線層のうち最上層の内部配線層が配置される深さ位置までに亘って形成した
ことを特徴とするバンドパスフィルタモジュール。
【請求項２】
前記グランド非配置部は、前記実装基板の表面側に形成した穴である
請求項１に記載のバンドパスフィルタモジュール。
【請求項３】
前記グランド非配置部が、絶縁材料で満たされている
請求項１に記載のバンドパスフィルタモジュール。
【請求項４】
前記共振器は、複数の配線層を有する積層基板の当該配線層に配置したインダクタ電極とキャパシタ電極とによりそれぞれ形成され、
前記中間段共振器を、前記積層基板の内部の配線層に備えたインダクタ電極とキャパシタ電極とにより構成した
請求項１から３のいずれか一項に記載のバンドパスフィルタモジュール。
【請求項５】
前記積層基板は、ＬＴＣＣ基板である
請求項１から４のいずれか一項に記載のバンドパスフィルタモジュール。
【請求項６】
前記フィルタチップを厚さ方向について二等分した場合に、前記中間段共振器を、前記実装基板に近い下半分の部分に配置した
請求項１から５のいずれか一項に記載のバンドパスフィルタモジュール。
【請求項７】
前記フィルタチップは、ベース基板の表面に気相成膜法により配線層と絶縁層とを積層して形成した薄膜チップであり、
当該ベース基板の表面に形成した配線層に前記共振器を備えた
請求項１から４のいずれか一項に記載のバンドパスフィルタモジュール。
【請求項８】
前記請求項１から７のいずれか一項に記載のバンドパスフィルタモジュールと、
前記実装基板に実装され前記フィルタチップに電気的に接続された１以上の電気的機能素子と
を備えた電子モジュール。
【請求項９】
入力端子と出力端子との間に接続されて所定の通過帯域を形成する３段以上の共振器を積層基板に備えたチップ状の積層型バンドパスフィルタであって、
前記積層基板の一端部と他端部とに挟まれた当該積層基板の領域をチップ中央部とし、この中央部のうち当該積層基板の一側縁部と他側縁部とに挟まれた領域をチップ中心部とした場合に、前記３段以上の共振器のうち、入力端子に最も近い側に接続された初段共振器と、出力端子に最も近い側に接続された最終段共振器との間に接続された中間段共振器を、前記チップ中央部に配置すると共に、
前記中間段共振器は、前記積層基板の内部の配線層に備えたインダクタ電極を含み、
当該インダクタ電極を、前記積層基板を厚さ方向について二等分した場合の下半分の部分に配置した
ことを特徴とする積層型バンドパスフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドパスフィルタモジュール及びモジュール基板に係り、特に、チップ状のバンドパスフィルタを実装基板の表面に搭載するモジュール構造において、実装基板側に備えられるグランド電極やシールドケースによる影響（フィルタ特性の劣化）を回避する技術に関する。
【背景技術】
【０００２】
電子機器の小型薄型・多機能化の進展に伴い、これを構成する電子部品にも小型・低背（薄型）化ならびに多機能・高集積化の強い要請がある。例えば、携帯電話機や無線ＬＡＮ用装置などの通信装置に備えられるバンドパスフィルタ（以下、ＢＰＦと言うことがある）は、周波数を選択し不要波を除去する通信装置にとって重要な役割を担うものであるが、かかる要請に応えるため、小型低背化ならびに高集積化に有利な積層セラミック基板の内部に共振器を形成したフィルタチップとして提供されることがある。
【０００３】
積層セラミック基板としては、例えばＬＴＣＣ（Low Temperature Co-fired Ceramics／低温同時焼成セラミックス）基板を使用し、基板内の各配線層にインダクタ電極やキャパシタ電極を分散して配置し、入力端子と出力端子との間に複数段の共振器を備えることにより所定の通過帯域を形成する。
【０００４】
そしてこのように構成したフィルタチップは、マザーボードやモジュールを構成する基板（以下、「実装基板」と言う）の表面に電気的機械的に接続される。
【０００５】
また、このような電子部品を開示するものとして下記特許文献がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７‐２０２５０５号公報
【特許文献２】特開２００１‐１０２９５７号公報
【特許文献３】特開２００４‐３１１７３４号公報
【特許文献４】特開２００９‐１２４２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、電子部品を低背化すればその分、内部に設けられた回路要素（回路素子や接続導体、グランド電極等）同士や、あるいは、当該回路要素と実装基板側に備えられた回路要素とが接近することとなる。このため、例えばＬＣ共振器で構成したフィルタを低背化する場合にこれに含まれるインダクタがグランド電極に接近することによりＱ値が低下するなど、浮遊容量や望ましくない電磁界結合が生じることによってフィルタ特性の劣化を引き起こしやすくなる。
【０００８】
一方、このような特性劣化を防ぐため、フィルタを構成する積層基板内の導体の配置や形状等について様々な工夫が施されることがある（前記特許文献３，４参照）。また、複数の共振器からなるバンドパスフィルタの一部の共振器について導体の積層方向を他の導体の積層方向と直交させたり、共振器を構成する総てのインダクタ電極とキャパシタ電極を垂直に立てた状態に（実装基板の表面に直交するように）積層する構造が採られることもある（後述の図３〜図５参照）。
【０００９】
ところが、従来提案されている構造は、いずれも部品単体あるいは基板単体に関するもので、フィルタチップの構造とこれを搭載する実装基板の構造とを総合的に考慮した提案は必ずしも十分になされていない。
【００１０】
したがって、本発明の目的は、バンドパスフィルタとこれを搭載する実装基板のより好ましい構造を得ること、より具体的には、フィルタチップを低背化した場合であっても良好なフィルタ特性を得ることにある。
【課題を解決するための手段】
【００１１】
前記課題を解決し目的を達成するため、本発明に係るＢＰＦ（バンドパスフィルタ）モジュールは、表面にフィルタチップを搭載可能な実装基板と、この実装基板の表面に搭載したフィルタチップとを備える。前記実装基板は、１層以上の内部配線層を有し、前記フィルタチップは、入力端子と出力端子との間に接続されて所定の通過帯域を形成する３段以上の共振器を含む。また、前記フィルタチップの一端部と他端部とに挟まれた当該フィルタチップの領域をチップ中央部とし、この中央部のうち当該フィルタチップの一側縁部と他側縁部とに挟まれた領域をチップ中心部とした場合に、前記３段以上の共振器のうち、入力端子に最も近い側に接続された初段共振器と、出力端子に最も近い側に接続された最終段共振器との間に接続された中間段共振器を、前記チップ中央部に配置する。さらに、平面から見たときに前記チップ中心部と重なる前記実装基板の領域について、グランド電極を配置しないグランド非配置部を、少なくとも当該実装基板の表面から前記１層以上の内部配線層のうち最上層の内部配線層が配置される深さ位置までに亘って形成する。
【００１２】
このような本発明のモジュール構造によれば、中間段共振器の下方にグランド電極が存在しない部分であるグランド非配置部が形成され、これにより当該中間段共振器がグランド電極と接近することによるフィルタ特性の劣化を、より具体的には、中間段共振器に含まれるインダクタが実装基板に備えられたグランド電極と電磁結合してフィルタ特性を劣化させることを防ぐことが出来るとともに、中間段共振器のＱ値の低下を防止し、フィルタ特性における挿入損失の増大を防ぐことが可能となる。
【００１３】
また、上記グランド非配置部とは、グランド電極を配置しない部分（平面から見たときの広がりに高さ方向の大きさを加えた三次元的な領域／後述の図８の符号８０，図２６の符号Ｓ５で示す部分）を言い、このグランド非配置部にはグランド電極を配置しなければ特別に何かを設ける必要は必ずしも無く、例えば実装基板の当該部分に穴を開けて空洞としたり、実装基板の一部（グランド電極は無いが実装基板を構成する例えば絶縁材料が存在する）であっても良い。なお、絶縁材料のように中間段共振器と電磁的な結合が生じない材料であれば、当該グランド非配置部に実装基板の他の部分を構成する材料とは別の材料を充填しても構わない。
【００１４】
さらに、このグランド非配置部には、グランド電極が配置されていないことに加えて、グランド電極以外の導電体も配置されていないことが良好なフィルタ特性を得る点で好ましい。
【００１５】
上記グランド非配置部の大きさは、実装基板の厚さ方向の大きさ（深さ）については、少なくとも実装基板の表面から最上層の内部配線層が形成されている位置にまで達する大きさ（深さ）とする。すなわち、この部分（実装基板の表面から当該深さまで）にはグランド電極を配置しない。なお、当該グランド非配置部の大きさを実装基板の裏面まで達するものとしても、言い換えれば、平面から見たときに前記チップ中心部と重なる実装基板の領域（以下、「チップ中心部直下領域」と言う）について実装基板の全厚さに亘って（前記最上層の内部配線層より下層の総ての内部配線層および実装基板裏面に）グランド電極が配置されていないようにしても良いが、当該チップ中心部直下領域においても、前記最上層の内部配線層より下層の内部配線層であれば、あるいは実装基板裏面にはグランド電極を配しても構わない。
【００１６】
ただし、このようにチップ中心部直下領域にグランド電極を配する場合には、実装基板の出来るだけ下層にグランド電極を配置することがフィルタの特性劣化を防ぐ観点から好ましい。なお、本発明は、チップ中心部直下領域以外の領域については、実装基板の表面あるいは最上層の内部配線層にグランド電極を配することを禁止するものではない。
【００１７】
一方、グランド非配置部の広さ（平面から見たときの広がり／大きさ）は、前述のように少なくともチップ中心部に対応する大きさとするが、これより大きくても構わない。例えば、前記フィルタチップの平面形状（フィルタチップの平面から見たときの大きさ）と略一致するものであっても良い。なお、以下、このフィルタチップの平面形状に対応（一致）する実装基板の領域（フィルタチップ底面に対向する実装基板の領域）を「チップ直下領域」と言う。
【００１８】
また、例えば後に説明する実施形態のようにフィルタチップの底面にグランド端子を備えると共に、このグランド端子を接続するためのグランド電極（グランド用端子電極）を実装基板の表面に備え、当該グランド用端子電極とフィルタチップ底面のグランド端子とを接続するためにフィルタチップの底面に向かって延びるように当該グランド用端子電極を形成する場合には、前記グランド非配置部の広さを、フィルタチップ底面のグランド端子に対応する実装基板の領域を除いたチップ直下領域に一致させても良いし、さらにこの領域に加えて、チップ直下領域の周囲にまで当該グランド非配置部が広がるようにしても良い。
【００１９】
また、本発明に係るＢＰＦモジュールの一態様では、前記共振器が、複数の配線層を有する積層基板の当該配線層に配置したインダクタ電極とキャパシタ電極とによりそれぞれ形成され、前記中間段共振器を、当該積層基板の内部の配線層に備えたインダクタ電極とキャパシタ電極とにより構成する。また当該積層基板としては、例えば、ＬＴＣＣ基板のようなセラミック積層基板を使用することが出来る。
【００２０】
本発明において前記フィルタチップを積層基板を使用して構成する場合には、当該フィルタチップを厚さ方向について二等分した場合に、前記中間段共振器を、前記実装基板に近い下半分の部分（チップ下部）に配置することが望ましい。当該フィルタチップの上方側に備えられる導電体による影響を回避するためである。例えば、このような配置構造とすれば、後の実施形態で述べるようにフィルタチップを覆うようにシールドケースを設置しあるいは当該シールドケースの高さを低くした場合であっても、シールドケースと中間段共振器に含まれるインダクタとが電磁結合してフィルタ特性が劣化することを防ぐことが出来る。
【００２１】
さらに、本発明に係るＢＰＦモジュールの別の一態様では、前記フィルタチップを、ベース基板の表面に気相成膜法により配線層と絶縁層とを積層して形成した薄膜チップとし、当該ベース基板の表面に形成した配線層に前記共振器を備える。
【００２２】
また、本発明に係るモジュール基板は、１層以上の内部配線層を有すると共にフィルタチップを実装可能なフィルタ実装部を表面に備えたモジュール基板であって、前記フィルタ実装部の一端部に配した、フィルタチップの入力端子を接続可能な入力用端子電極と、前記フィルタ実装部の他端部に配した、フィルタチップの出力端子を接続可能な出力用端子電極と、前記フィルタ実装部の一側縁部に配した、フィルタチップのグランド端子を接続可能なグランド用端子電極とを備え、平面から見たときに前記フィルタ実装部の中心部となる中心領域について、グランド電極を配置しないグランド非配置部を、少なくとも当該実装基板の表面から前記１層以上の内部配線層のうち最上層の内部配線層が配置される深さ位置までに亘って形成した。
【００２３】
上記モジュール基板においても前記ＢＰＦモジュールと同様にグランド非配置部は、例えば、実装基板の表面側に形成した穴であっても良いし、絶縁材料が配置されていても良い。
【００２４】
また、前記本発明に係るＢＰＦモジュールには、前記フィルタチップに電気的に接続した１以上の電気的機能素子を前記実装基板にさらに備えて良い。すなわち、本発明に係る電子モジュールは、前記本発明に係るいずれかのＢＰＦモジュールと、前記実装基板に実装され前記フィルタチップに電気的に接続された１以上の電気的機能素子とを備える。
【００２５】
上記電気的機能素子には、当該実装基板の表面に搭載される表面実装部品と、当該実装基板の内部配線層に備えられる内蔵部品の双方が含まれ、例えばインダクタやキャパシタ、抵抗、バリスタ等の受動素子のほか、トランジスタやＦＥＴのような能動素子、ＩＣのような能動素子を含む集積回路その他が含まれる。また、このような素子のほか、導体線路や層間接続導体（ビア、スルーホール等）のような接続導体、グランド電極、端子電極など、各種の回路要素を当該実装基板に備えて良い。
【００２６】
さらに、本発明に係る上記電子モジュールは、その種類を問わない。一例として無線ＬＡＮモジュールを構成することが出来るが、例えば携帯電話機のような携帯通信端末のフロントエンドモジュールや、ＢＰＦを含むその他様々なモジュールを本発明に基づいて構成することが可能である。また、本発明に係る前記ＢＰＦを前記実装基板に複数備えて、例えば２以上の周波数帯域で使用可能な通信モジュール（デュアルバンド用モジュール、トリプルバンド用モジュール等）を構成しても良い。
【００２７】
また、前記ＢＰＦの周波数帯（通過帯域）についても特に限定されず、例えば、各種携帯電話機で使用される８００ＭＨｚ帯、１．５ＧＨｚ帯、１．７ＧＨｚ帯、２ＧＨｚ帯、ＰＨＳで使用される１．９ＧＨｚ帯または１．８ＧＨｚ帯、無線ＬＡＮ通信やブルートゥース（Bluetooth）で使用される２．４ＧＨｚ帯、その他様々な周波数帯であって良い。
【００２８】
また、本発明に係る積層型バンドパスフィルタは、前記本発明に係るモジュール基板に搭載するのに好適なもので、入力端子と出力端子との間に接続されて所定の通過帯域を形成する３段以上の共振器を積層基板に備えたチップ状の積層型バンドパスフィルタであって、前記積層基板の一端部と他端部とに挟まれた当該積層基板の領域をチップ中央部とし、この中央部のうち当該積層基板の一側縁部と他側縁部とに挟まれた領域をチップ中心部とした場合に、前記３段以上の共振器のうち、入力端子に最も近い側に接続された初段共振器と、出力端子に最も近い側に接続された最終段共振器との間に接続された中間段共振器を、前記チップ中央部に配置すると共に、前記中間段共振器は、前記積層基板の内部の配線層に備えたインダクタ電極を含み、当該インダクタ電極を、前記積層基板を厚さ方向について二等分した場合の下半分の部分に配置したものである。
【発明の効果】
【００２９】
本発明によれば、実装基板に搭載したＢＰＦチップを低背化した場合にも良好なフィルタ特性を得ることが出来る。
【００３０】
本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態の説明により明らかにする。なお、本発明は下記の実施形態に限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者に明らかである。また、各図中、同一の符号は、同一又は相当部分を示す。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の第一の実施形態に係るＢＰＦモジュールに備えるＢＰＦの等価回路図である。
【図２】図２は、前記第一実施形態におけるＢＰＦの積層構造（積層基板の各配線層／第１層〜第１４層）を示す図である。
【図３】図３は、従来のＢＰＦモジュールの一例を透視状態で模式的に示す斜視図である。
【図４】図４は、前記従来のＢＰＦモジュールを透視状態で模式的に示す平面図である。
【図５】図５は、前記従来のＢＰＦモジュールの断面構造（図３のｙ−ｙ断面）を示す図である。
【図６】図６は、前記第一実施形態に係るＢＰＦモジュールを透視状態で模式的に示す斜視図である。
【図７】図７は、前記第一実施形態に係るＢＰＦモジュールを透視状態で模式的に示す平面図である。
【図８】図８は、前記第一実施形態に係るＢＰＦモジュールの断面構造を示す側面図である。
【図９】図９は、前記従来のモジュールのＢＰＦの周波数特性を示す線図である。
【図１０】図１０は、前記第一実施形態のモジュールのＢＰＦの周波数特性を示す線図である。
【図１１】図１１は、前記第一実施形態のＢＰＦモジュールにおいて第２共振器とＰＣＢのグランド電極の距離を様々に変えて測定した第２共振器のＱ値を示す線図である。
【図１２】図１２は、前記図１１と同様に第２共振器とＰＣＢのグランド電極の距離を様々に変えた場合におけるフィルタの通過特性を示す線図である。
【図１３】図１３は、前記図１２の線図の一部（通過帯域部分）を拡大して示す線図である。
【図１４】図１４は、前記図１１と同様に第２共振器とＰＣＢのグランド電極の距離を様々に変えた場合におけるフィルタの遮断特性を示す線図である。
【図１５】図１５は、従来のモジュール構造を側面側から示す概念図である。
【図１６】図１６は、前記第一実施形態のモジュール構造を前記図１４と同様に側面側から示す概念図である。
【図１７】図１７は、前記図１５に示す従来のモジュールにおいて、ＰＣＢ表面とシールドケースとの距離を変えた場合におけるフィルタの周波数特性を示す線図である。
【図１８】図１８は、前記図１７の線図の一部（通過帯域部分）を拡大して示す図である。
【図１９】図１９は、前記図１６に示す実施形態のモジュールにおいて、ＰＣＢ表面とシールドケースとの距離を変えた場合におけるフィルタの周波数特性を示す線図である。
【図２０】図２０は、前記図１９の線図の一部（通過帯域部分）を拡大して示す図である。
【図２１】図２１は、本発明の第二の実施形態に係るＢＰＦモジュールに備えるＢＰＦの等価回路図である。
【図２２】図２２は、前記第二実施形態におけるＢＰＦの積層構造（積層基板の各配線層／第１層〜第１４層）を示す図である。
【図２３】図２３は、本発明の第三の実施形態に係るＢＰＦモジュールに備えるＢＰＦを透視状態で示す斜視図である。
【図２４】図２４は、前記第三実施形態におけるＢＰＦの積層構造（各配線層／第１層〜第１０層）を示す図である。
【図２５】図２５は、前記第三実施形態におけるＢＰＦの周波数特性を示す線図である。
【図２６Ａ】図２６Ａは、チップの領域を説明する平面図である。
【図２６Ｂ】図２６Ｂは、チップおよびＰＣＢ（実装基板）の領域を説明する縦断面図（図６のｙ−ｙ断面）である。
【図２６Ｃ】図２６Ｃは、チップおよびＰＣＢ（実装基板）の領域を説明する横断面図（図６のｘ−ｘ断面）である。
【発明を実施するための形態】
【００３２】
〔第１実施形態〕
本発明の第一の実施形態に係るＢＰＦモジュールは、チップ状のＢＰＦ（バンドパスフィルタ／以下、「ＢＰＦチップ」又は「フィルタチップ」或いは単に「チップ」と言う）と、このＢＰＦチップを搭載するＰＣＢ（Printed Circuit Board／プリント回路板）とからなる。ＰＣＢは、実装基板であるＰＷＢ（Printed Wiring Board／プリント配線板）に各種の電子部品を搭載し接続用の導体線路や端子電極、ビア等の回路要素を形成したものである。
【００３３】
ＢＰＦチップ１１は、図１に示すように、所定の通過帯域を形成するため入力端子１２と出力端子１３との間に順に接続した３段の共振器１４，１５，１６と、これらの共振器１４〜１６を結合する結合キャパシタ（段間結合キャパシタ）Ｃk1およびＣk2と、これら共振器１４〜１６に並列に入力端子１２と出力端子１３との間に接続したバイパスキャパシタ（バイパスコンデンサ）Ｃpとを備える。各共振器１４〜１６はそれぞれ、インダクタＬ1とキャパシタＣr1、インダクタＬ2とキャパシタＣr2、並びにインダクタＬ3とキャパシタＣr3からなるＬＣ並列共振器である。
【００３４】
なお、これら３段の共振器１４〜１６は、入力端子１２から出力端子１３に向かって順に、第１共振器、第２共振器、第３共振器と称する。すなわち、入力端子１２に最も近い共振器（前記初段共振器）が第１共振器１４であり、出力端子１３に最も近い共振器（前記最終段共振器）が第３共振器１６であり、これら第１共振器１４と第３共振器１６との間に接続した共振器（前記中間段共振器）が第２共振器１５である。
【００３５】
上記各共振器１４〜１６（インダクタＬ1〜Ｌ3，キャパシタＣr1〜Ｃr3）および各キャパシタＣk1，Ｃk2，Ｃpは、本実施形態では、図２に示すように基板裏面を含めて１４層の配線層を有するＬＴＣＣ基板の各配線層に形成した導体パターンにより構成する。なお、本実施形態（後述の第二・第三実施形態も同様）では、チップ１１のＰＣＢ７０への実装状態において平面（上側）から見たときに基板裏面（チップ１１の底面）を第１層とし、基板上面（チップ１１の天面）に向かって上層に行くにつれ順に、第２層、第３層、第４層、・・・として、最上層の内部配線層を第１４層とする。またこの図２では、チップ１１の底面側から見た状態で各配線層の導体パターンを示している（後述の図２２，図２４においても同様）。また同図において符号Ｖで示す丸はビアを表す（図２２，図２４でも同様）。
【００３６】
入力端子１２、出力端子１３およびグランド端子１０は、図２に示すように基板裏面である第１層に形成する。チップ１１（積層基板）は長方形の平面形状を有し、長手方向（長さ方向）の一端部に入力端子１２を、他端部に出力端子１３をそれぞれ形成する。また、短手方向（幅方向）の端部である一側縁部と他側縁部とにそれぞれグランド端子１０を配置する。
【００３７】
ここで、図２６Ａ〜図２６Ｃを参照して、チップ中央部、チップ中心部、グランド非配置部等について説明する。図２６Ａ〜図２６Ｃに示すように、チップ１１の長手方向の中央部Ｓ１をチップ中央部とし、このチップ中央部Ｓ１のうちチップ１１の両側縁部を除いたチップ１１の中心部分（網掛け部分）Ｓ２をチップ中心部とする。また、チップ中央部Ｓ１の外側、すなわち、チップ長手方向の一端部Ｓ３をチップ一端部（又はチップ端部）、他端部Ｓ４をチップ他端部（又はチップ端部）とする。また、実装基板７０のうち上記チップ中心部Ｓ２の直下（平面から見たときに当該チップ中心部Ｓ２と重なる領域）でかつ実装基板の表面７１から最上層の内部配線層７２までの部分Ｓ５を、グランド電極を備えないグランド非配置部とする。
【００３８】
なお、本発明および実施形態は、前述または後述のように中間段共振器をチップ中央部Ｓ１に、また、初段共振器および最終段共振器をチップ一端部またはチップ他端部にそれぞれ配置し、さらに上記チップ中心部直下（第２共振器直下領域）の上層部Ｓ５に少なくともグランド電極を配さない等の特徴を備えるものであるが、これらの配置又は非配置に関する要件は、各構成についてその大部分が当該要件を満足すれば本発明が意図する効果（完全に要件を満たす場合と比べれば減じられるにしても従来の構造よりは良好な効果）を得ることが出来るから、厳密に適用されるものではない。
【００３９】
例えば、ＰＣＢ（実装基板）の表面や最上層の内部配線層にグランド電極が備えられ、このグランド電極が第２共振器（中間段共振器）の一部と平面から見て重なっていても、第２共振器（中間段共振器）の大部分が当該グランド電極と重なっていなければ、本発明が意図する効果を得ることが出来るから、このような配置構造も本発明の範囲内である。また例えば、第２共振器（中間段共振器）の一部がチップ端部に入り込んでいても大部分がチップ中央部に配置してあれば、本発明に従って中間段共振器がチップ中央部に配置されていると考えて良い。同様に例えば、初段共振器や最終段共振器を構成する導体パターンが、中間段共振器の導体パターンと重なるように配置されていても、各共振器がその大部分について本発明ないし各実施形態に言う上記要件を満たしていれば、本発明ないし各実施形態の範囲内である。さらに本発明および各実施形態に言う他の要件についても同様である。
【００４０】
再び図１および図２を参照して、第２共振器１５は、チップ１１の長手方向の中央部であるチップ中央部Ｓ１に位置するように第３層から第６層に亘って形成した電極２１，２２，２３，２４により構成する。具体的には、チップ１１の一側縁部から他側縁部に向け延びる平面略長方形の電極２１，２３と、逆に他側縁部から一側縁部に向け延びる平面略長方形の電極２２，２４とを交互にかつ互いに重なり合ってキャパシタＣr2を形成できるように第３層から第６層に亘って積層し、これにより当該第２共振器１５を構成するインダクタＬ2とキャパシタＣr2とを構成する。なお、上記交互に積層した各電極２１〜２４の基端部２１ａ〜２４ａはチップ側面に備える表面電極（図示せず）によって基板裏面の前記グランド電極１０にそれぞれ電気的に接続する。
【００４１】
一方、第１共振器１４と第３共振器１６は、第１０層から第１１層に備えるが、第１共振器１４のインダクタＬ1を構成する電極２８は第１０層においてチップ１１の一端部に、第３共振器１６のインダクタＬ3を構成する電極２９は第１０層においてチップ１１の他端部にそれぞれループ状のパターンをなすように形成する。また、これらインダクタ電極２８，２９の各々に連続して第１０層に形成した電極３０，３１と、これらの電極３０，３１に対向するように第１１層に形成した電極３２，３３とによってそれぞれ第１共振器１４のキャパシタＣr1と第３共振器１６のキャパシタＣr3とを構成する。
【００４２】
また、第１共振器１４と第２共振器１５を結合する結合キャパシタＣk1、ならびに第２共振器１５と第３共振器１６を結合する結合キャパシタＣk2は、第６層に設けた前記電極２４と、第７層に形成した電極２５，２６とによりそれぞれ構成する。また、バイパスキャパシタＣpは、第９層に設けた電極２７と、前記第１共振器１４および第３共振器１６の各インダクタ電極２８，２９に連続して第１０層に備えた電極３０，３１とにより構成する。
【００４３】
このように本実施形態のチップ１１では、平面から見たときにチップ１１の長手方向（図２の紙面左右方向）の一端部Ｓ３に第１共振器１４が、他端部Ｓ４に第３共振器１６がそれぞれ配置され、これらチップ両端部Ｓ３，Ｓ４に挟まれたチップ中央部Ｓ１に第２共振器１５が配置されることとなる。
【００４４】
他方、上記チップ１１を搭載するＰＣＢ（実装基板側）７０は従来と異なる構造を有するが、まず従来のモジュールについて図３から図５を参照して述べ、これとの差異において本実施形態のモジュールを説明する。
【００４５】
図３から図５に示すように従来のこの種のモジュールでは、フィルタチップ５１が実装されるＰＣＢ６０の表面６１、および当該表面６１に近い内部配線層（例えば最上層の内部配線層）６２にはグランド電極（所謂ベタグランド）６３，６４が形成されることが少なくない。このため、フィルタチップ５１の実装部においては、図３〜図４に示すようにチップ５１の両端部の周囲については、当該チップ両端部底面に配された入出力端子に接続するための信号線路６５，６６を配置する必要からグランド電極６３は形成されないものの、チップ中央部の下面には、平面から見たときに当該チップ中央部を横切るようにＰＣＢ表面６１および上部配線層６２にグランド電極６３ａ，６４が形成されている。そして、このチップ中央部を横切るグランド電極部分６３ａにチップ底面のグランド端子が接続される。
【００４６】
なお、この従来例におけるチップ５１は、前述したように第１から第３の各共振器１４〜１６を構成するインダクタ電極およびキャパシタ電極をＰＣＢ６０の表面６１に対して直交するように（垂直に立てた状態となるように）積層したもの（垂直積層型）である。
【００４７】
一方、本願発明者は、チップを低背化しても良好な特性を得るため、フィルタチップの構造と共にこれを実装する実装基板側の構造についても鋭意検討を行った。その結果、実装基板側に備えられるグランド電極やシールドケースが実装基板表面に搭載されるフィルタに悪影響を及ぼすおれがあることを見出し、これを防ぐ新たなモジュール構造を考案するに至った。
【００４８】
具体的には、図６から図８に示すようにＰＣＢ７０の表面７１と最上層の内部配線層７２に備えられる各グランド電極７３，７４について、チップ中央部の下を横切るように延びていた前記グランド電極部分６３ａ（図３，図４参照）を除去し、少なくともチップ中心部の直下にはグランド電極７３，７４が存在しないようにした。なお、チップ底面の側縁部に設けた前記グランド端子１０に接続するため、符号７３ａで示すようにＰＣＢ表面７１のグランド電極７３は、当該チップ１１の両側縁部まで延びている。
【００４９】
このようなＰＣＢ７０に前記チップ１１を搭載すれば、第２共振器１５（又はそのインダクタ電極２１〜２４の大部分）の直下には少なくともＰＣＢ７０の表面７１から最上層の内部配線層７２にかけてグランド電極７３，７４が存在しない部分８０が形成される（このグランド電極を配置しない三次元的な部分８０が前記グランド非配置部である）から、第２共振器１５のインダクタＬ2がＰＣＢ７０に備えるグランド電極７３，７４と電磁結合することを避け、フィルタ特性が劣化することを防ぐことが出来る。なお、このグランド非配置部８０には、例えばＰＣＢ７０の絶縁層を構成する絶縁材料が充填されていても良いし、空間（ＰＣＢ７０の表面に穴を形成する）であっても良い。また、ＰＣＢ７０の底面や下層の内部配線層には、第２共振器１５の直下領域を含め、グランド電極（ベタグランド）を形成しても良い。
【００５０】
図９は前記図３〜図５に示した従来のモジュールにおけるフィルタ特性（実線は通過特性、破線は遮断特性／図１０および後述の図２５も同様）を、図１０は本実施形態のモジュールのフィルタ特性をそれぞれ示すものである。これらの図から明らかなように本実施形態によれば、従来のモジュールと比較して良好なフィルタ特性を得ることが出来る。
【００５１】
さらに、下記の表１は、上記第一実施形態および従来構造における第２共振器のＱ値を測定した結果を示すものである。なお、同表において垂直積層型とは、前記図３〜図５に示したように共振器を構成する各電極をＰＣＢ表面に対して直交するように配置したものであり、水平積層型とは、本実施形態と同様にＰＣＢ表面に平行になるように共振器を構成する各電極を積層したものである。この表に示すように本実施形態のモジュール構造によれば、従来の水平積層型および垂直積層型のモジュールに比べて高いＱ値が得られることが分かる。
【００５２】
【表１】
0005339092.tif 000002
【００５３】
〔グランド電極との距離〕
また本実施形態のモジュール構造において、第２共振器とその直下領域に配置されるグランド電極との距離がフィルタに与える影響について検討を行った。
【００５４】
具体的には、第２共振器１５の直下にグランド電極を配置し、第２共振器１５とグランド電極との距離（図２に示す第３層の電極２１の下面と当該グランド電極上面との間隔）を４０μｍ、１４０μｍ、２４０μｍ、３４０μｍおよび４４０μｍとした場合の第２共振器１５のＱ値を測定した。結果は、下記表２および図１１に示すとおりである。
【００５５】
【表２】
0005339092.tif 000003
【００５６】
これらの結果から、第２共振器とその直下のグランド電極とは出来るだけ距離を隔てることが望ましいが、好ましくは１４０μｍ以上の距離を、さらに好ましくは２４０μｍ以上の距離を隔てることで高いＱ値を得ることが出来る。
【００５７】
さらに図１２から図１４は、第２共振器とグランド電極との距離を１４０μｍ、２４０μｍおよび４４０μｍとした場合のフィルタ特性を示すものである（図１２は通過特性、図１４は遮断特性、図１３は図１２の拡大図である）。なお、これらの図において、実線は当該距離を１４０μｍとした場合、一点鎖線は当該距離を２４０μｍとした場合、破線は当該距離を４４０μｍとした場合をそれぞれ示す。これらの図から明らかなように、第２共振器とグランド電極との距離を大きくするほど良好なフィルタ特性が得られることが分かる。
【００５８】
〔シールドケースによる影響〕
さらにこの種のモジュールでは、チップ１１の上面を覆うようにシールドケース９１が設けられることが多い。そこで、シールドケース９１による影響について検討を行った。
【００５９】
図１５および図１６はそれぞれ従来のモジュール構造および本実施形態のモジュール構造を示すものであるが、図１５に示すように従来のモジュールでは、第２共振器（中間段共振器）１５はチップ５５の上部に通常配置されている。これに対し、本実施形態のモジュールでは、図１６および前記図８に示すように第２共振器１５はチップ１１の下部（チップの高さの２分の１より下の部分）に水平に配置する。
【００６０】
したがって、チップ１１を覆うように導電材料からなるシールドケース９１が被せられても当該シールドケース９１と第２共振器１５との間に十分な間隔が確保されてシールドケース９１と第２共振器１５とが結合し難く、特性劣化が生じ難い。なお、このようにチップ下部に第２共振器１５を配置しても、本実施形態によればＰＣＢ７０は前記グランド非配置部８０を備える（第２共振器１５を配置するチップ中心部の直下についてチップ１１に近い高さ位置にグランド電極を設けない）から、ＰＣＢ７０に備えられるグランド電極の影響を排除することが出来る。
【００６１】
さらに、下記表３および図１７から図１８は、前記図１５に示した従来のモジュールについて、ＰＣＢ６０の表面からシールドケース９１までの距離ｈsを様々に変えるシミュレーションを行った結果得られたフィルタ特性（通過特性および減衰特性）を示すものである。また下記表４および図１９から図２０は、図１６に示した前記第一実施形態に係るモジュールについて同様のシミュレーションを行った結果を示すものである。なお、図１７から図２０において、実線は当該距離ｈsを６００μｍとした場合、一点鎖線は当該距離ｈsを７００μｍとした場合、荒い破線は当該距離ｈsを８００μｍとした場合、細かい破線は当該距離ｈsを無限大（シールドケース無し）とした場合をそれぞれ示す。
【００６２】
【表３】
0005339092.tif 000004
【００６３】
【表４】
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【００６４】
これらの結果から明らかなように、シールドケースを低背化する（ＰＣＢに近づける）と、従来の構造ではフィルタ特性の劣化が著しいのに対して、本実施形態の構造によればさほど影響が無く良好な特性が得られることが分かる。
【００６５】
〔第２実施形態〕
図２１は本発明の第二の実施形態に係るモジュールに備えるＢＰＦチップ１０１を示す回路図である。前記第一実施形態では３段の共振器を備えるＢＰＦを使用したが、本実施形態では図２１に示すように入力端子１２と出力端子１３との間に順に接続した第１共振器１１４、第２共振器１１５、第３共振器１１６および第４共振器１１７からなる４段の共振器を積層基板（ＬＴＣＣ基板）に備えたＢＰＦチップ１０１を使用する。
【００６６】
また、この実施形態においても前記第一実施形態と同様に、中間段共振器、すなわち、第２共振器１１５および第３共振器１１６をチップ中央部に配置し、チップ１０１の下部の配線層に形成したインダクタ電極とキャパシタ電極とによりこれら中間段共振器１１５，１１６を構成する。
【００６７】
各配線層の導体パターンは、図２２に示すとおりである。この図に示すように１４層の配線層を有する積層基板を使用し、チップ底面となる第１層には入力端子１２、出力端子１３およびグランド端子１０を設け、第３層から第５層にそれぞれ設けた電極１２１〜１２５により中間段共振器である第２共振器１１５と第３共振器１１６（インダクタＬ2，Ｌ3およびキャパシタＣr2，Ｃr3）を形成する。なお、これら第２共振器１１５と第３共振器１１６を形成する各電極１２１〜１２５は、前記第一実施形態と同様にチップ中央部に配置してある。
【００６８】
また第６層には、第１共振器１１４と第２共振器１１５を結合するキャパシタＣk1の電極１２６と、第２共振器１１５と第３共振器１１６を結合するキャパシタＣk2の電極１２７と、第３共振器１１６と第４共振器１１７を結合するキャパシタＣk3の電極１２８とを設け、第９層にはバイパスキャパシタＣpを構成する電極１２９を設ける。さらに第１０層および第１１層には、初段共振器である第１共振器１１４と、最終段共振器である第４共振器１１７をそれぞれ構成するインダクタ電極１３０，１３１とキャパシタ電極１３２，１３３をそれぞれ備える。このように本発明では、実装基板に搭載するフィルタとして４段の共振器１１４〜１１７を含むフィルタ１０１を使用しても良い。
【００６９】
〔第３実施形態〕
さらに前記第一および第二実施形態では、フィルタチップの形成に積層基板を使用したが、薄膜技術（気相成膜法）を使用して積層を行ういわゆる薄膜チップにより当該フィルタチップを構成することも可能である。
【００７０】
本発明の第三の実施形態は、前記第一実施形態のチップ１１に代え、このような薄膜チップを前記ＰＣＢ７０の表面に搭載したものである。図２３に示すようにこの薄膜チップ２０１は、ベース基板２０２の表面に、スパッタや蒸着等の気相成膜法を用いて電極膜と絶縁膜と交互に成膜して各配線層を形成することにより作製する。また当該チップ２０１は、前記第一実施形態と同様に、３段（第１から第３共振器）の共振器１４〜１６を備えるフィルタである。
【００７１】
図２４に示すようにチップ２０１の配線層はこの例では１０層とし、チップ底面となる第１層には、前記第一実施形態におけるチップと同様に、入力端子１２、出力端子１３およびグランド端子１０をそれぞれ設け、これらの端子１２，１３，１０とベース基板表面に形成した各導体パターンとをビアＶにより接続する。また、第４層から第８層に第２共振器（インダクタＬ2およびキャパシタＣr2）１５を形成する電極２１１〜２１５を前記第一実施形態と同様に備え、これらの電極２１１〜２１５はチップ中央部に配置する。また、第１共振器１４と第３共振器１６のインダクタＬ1，Ｌ3とキャパシタＣr1，Ｃr3を構成する電極２１６〜２２０は第９層と第１０層に備え、これらの電極は、前記第一実施形態と同様にチップの両端部にそれぞれ配置する。なお、第１０層の中心部に備えた電極２２１は、バイパスキャパシタを形成する電極である。
【００７２】
本実施形態（薄膜チップ）によれば、フィルタチップの高さを低く抑えてモジュールのより一層の低背（薄型）化を図ることが出来る利点がある。具体的には、前記第一実施形態および従来の垂直積層型チップ（図３〜図５）では、チップの高さ寸法を現状で例えば０．３５ｍｍ程度とすることが出来るが、この薄膜チップによれば高さ寸法を例えば０．２ｍｍ（チップの長さは１．０ｍｍ、幅は０．５ｍｍ）程度とすることが可能である。
【００７３】
図２５は本実施形態のフィルタ特性を示すものであるが、同図に示すように本実施形態によれば、従来のモジュールに比べてチップの高さを格段に低くしても、前記第一実施形態と同様の実装基板（ＰＣＢ）７０を使用することにより従来のフィルタ（垂直積層型）に比べて遜色のない特性を得ることが出来る。
【符号の説明】
【００７４】
Ｃk1，Ｃk2，Ｃk3  段間結合キャパシタ
Ｃp  バイパスキャパシタ（バイパスコンデンサ）
Ｃr1，Ｃr2，Ｃr3，Ｃr4  キャパシタ
Ｌ1，Ｌ2，Ｌ3，Ｌ4  インダクタ
Ｓ１  チップ中央部
Ｓ２  チップ中心部
Ｓ３  チップ一端部
Ｓ４  チップ他端部
Ｓ５，８０  グランド非配置部
Ｖ  ビアホール
１０  グランド端子
１１，５１，５５，１０１，２０１  ＢＰＦチップ
１２  入力端子
１３  出力端子
１４，１１４  初段共振器
１５，１１５，１１６  中間段共振器
１６，１１７  最終段共振器
２１〜２４，１２１〜１２５，２１１〜２１５  中間段共振器（インダクタ及びキャパシタ）を形成する電極
２１ａ〜２４ａ  電極基端部
２５，２６，１２６〜１２８  結合キャパシタの電極
２７，１２９，２２１  バイパスキャパシタの電極
２８，１３０，２１６  初段共振器のインダクタ電極
２９，１３１，２１７  最終段共振器のインダクタ電極
３０，３２，１３２，１３４，２１８，２２０  初段共振器のキャパシタ電極
３１，３３，１３３，１３５，２１９，２２０  最終段共振器のキャパシタ電極
５２  電極
６０，７０  実装基板（ＰＣＢ）
６１，７１  実装基板表面
６２，７２  最上層の内部配線層
６３，６４，７３，７４  グランド電極
６５  入力用導体線路
６６  出力用導体線路
２０２  ベース基板
【図１】
0005339092.tif 000006
【図２】
0005339092.tif 000007
【図３】
0005339092.tif 000008
【図４】
0005339092.tif 000009
【図５】
0005339092.tif 000010
【図６】
0005339092.tif 000011
【図７】
0005339092.tif 000012
【図８】
0005339092.tif 000013
【図９】
0005339092.tif 000014
【図１０】
0005339092.tif 000015
【図１１】
0005339092.tif 000016
【図１２】
0005339092.tif 000017
【図１３】
0005339092.tif 000018
【図１４】
0005339092.tif 000019
【図１５】
0005339092.tif 000020
【図１６】
0005339092.tif 000021
【図１７】
0005339092.tif 000022
【図１８】
0005339092.tif 000023
【図１９】
0005339092.tif 000024
【図２０】
0005339092.tif 000025
【図２１】
0005339092.tif 000026
【図２２】
0005339092.tif 000027
【図２３】
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【図２４】
0005339092.tif 000029
【図２５】
0005339092.tif 000030
【図２６Ａ】
0005339092.tif 000031
【図２６Ｂ】
0005339092.tif 000032
【図２６Ｃ】
0005339092.tif 000033