(57)【特許請求の範囲】
【請求項１】
被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する撮像素子と、
前記アナログ信号をパラレルのデジタル信号に変換するアナログ・デジタル変換手段と、
前記デジタル信号のパラレルデータにおけるビット数を削減する削減手段と、
前記削減手段でビット数が削減されたパラレルデータをシリアルデータに変換するパラレル・シリアル変換手段と、
前記パラレル・シリアル変換手段で変換されたシリアルデータを伝送することが可能な複数の出力手段と、
前記パラレルデータのビット数に基づいて、前記複数の出力手段の中から前記シリアルデータを伝送する出力手段を決定する制御を行う制御手段と、
前記出力手段から伝送されたシリアルデータを前記パラレルデータに変換するシリアル・パラレル変換手段と
を有し、
前記削減手段により前記パラレルデータのビット数を削減する処理を行わない場合、前記制御手段は、第１の出力手段と第２の出力手段が前記シリアルデータを共通の第１の伝送レートで伝送するよう制御し、前記削減手段により前記パラレルデータのビット数を削減する処理を行う場合、前記制御手段は、前記第１の出力手段を停止させ、前記第２の出力手段が前記シリアルデータを前記第１の伝送レートよりも高速な第２の伝送レートで伝送するよう制御することを特徴とする撮像装置。
【請求項２】
基準クロック信号の周波数を逓倍する逓倍手段を更に有し、
前記パラレル・シリアル変換手段は、前記逓倍手段で周波数を逓倍したクロック信号を用いて、前記パラレルデータを前記シリアルデータに変換することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記削減手段は、撮像モードに応じて、前記ビット数を削減することを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
前記撮像モードが表示手段に表示させるための前記画像を撮影する表示撮影モードの場合に、前記削減手段は、前記ビット数を削減することを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記撮像モードが動画記録を行うモードの場合に、前記削減手段は、前記ビット数を削減することを特徴とする請求項３に記載の撮像装置。
【請求項６】
前記削減手段は、ＩＳＯ感度に応じて前記ビット数を削減することを特徴とする請求項１又は２に記載の撮像装置。
【請求項７】
被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する撮像素子を備えた撮像装置の駆動方法であって、
前記アナログ信号をパラレルのデジタル信号に変換するアナログ・デジタル変換ステップと、
前記デジタル信号のパラレルデータにおけるビット数を削減する削減ステップと、
前記削減ステップでビット数が削減されたパラレルデータをシリアルデータに変換するパラレル・シリアル変換ステップと、
前記パラレル・シリアル変換ステップで変換されたシリアルデータを伝送する際に、前記パラレルデータのビット数に基づいて、複数の出力手段の中から前記シリアルデータを伝送する出力手段を決定する制御を行う制御ステップと、
前記出力手段から伝送されたシリアルデータを前記パラレルデータに変換するシリアル・パラレル変換ステップと
を有し、
前記削減ステップにより前記パラレルデータのビット数を削減する処理を行わない場合、前記制御ステップは、第１の出力手段と第２の出力手段が前記シリアルデータを共通の第１の伝送レートで伝送するよう制御し、前記削減ステップにより前記パラレルデータのビット数を削減する処理を行う場合、前記制御ステップは、前記第１の出力手段を停止させ、前記第２の出力手段が前記シリアルデータを前記第１の伝送レートよりも高速な第２の伝送レートで伝送するよう制御することを特徴とする撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体を撮像する撮像素子（固体撮像素子）を備えた撮像装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
従来、ＣＣＤやＣＭＯＳといった撮像素子を備える撮像装置では、撮像素子における駆動周波数の高速化や、撮像素子の高画素化が進んでいる。
【０００３】
そのため、従来では、基板間Ｉ／Ｆにおいて、信号線の低減、低消費電力、ノイズ耐圧、高速化が求められる場面では、ＬＶＤＳドライバを有したシリアライザ／デシリアライザが使用される機会が増えている。なお、ＬＶＤＳは、「Low Voltage Differential Signaling」である。また、基板内Ｉ／Ｆにおいても、信号線の低減、低消費電力、高速化が求められる場面では、上述した基板間Ｉ／Ｆと同様に、ＬＶＤＳドライバが使用されている。
【０００４】
ＬＶＤＳ方式は、低消費電力、高速伝送及び／又は高ノイズ耐性のデータ伝送を行う電気回路あるいは装置に適用することができ、特に、大量の画像データの処理又は伝送を行う画像処理関連装置に用いて好適である（例えば、下記の特許文献１参照）。
【０００５】
図２０−１は、従来のＬＶＤＳ方式を用いたデジタルカメラ（撮像装置）の概略構成を示すブロック図である。この図２０−１には、従来のＬＶＤＳ方式を用いたデジタルカメラ（撮像装置）１２００の画像撮影処理システムにおける概略構成が示されている。以下、図２０−１に示す各構成について説明する。
【０００６】
図２０−１において、レンズ１２０１は、被写体からの光学像（被写体像）を、メカシャッタ１２０３を介して撮像素子１２０５に結像させるレンズ群である。このレンズ１２０１は、レンズ駆動部１２０２によって駆動制御され、例えば、ズーム、フォーカス、絞り等が調整される。
【０００７】
メカシャッタ１２０３は、撮像素子１２０５を所定時間露光した後、遮光する機能を有する。このメカシャッタ１２０３は、シャッタ駆動部１２０４によって駆動制御される。
【０００８】
撮像素子１２０５は、レンズ１２０１から入力された被写体像を画像として撮像する。ＣＤＳ／ＰＧＡ回路１２０６は、ＴＧ１２０８からの基準タイミング信号ＳＨＰ、サンプルタイミング信号ＳＨＤを用いて、撮像素子１２０５の出力に対して、ＣＤＳ回路で相関二重サンプルを行うことで低周波ノイズを除去し、ＰＧＡ回路によってゲイン調整する。ここで、ＣＤＳ（回路）は、「correlated double sampling circuit」であり、ＰＧＡは、「programmable gain amplifier」である。ＡＤ変換回路１２０７は、ＣＤＳ／ＰＧＡ回路１２０６からの出力信号（アナログ信号）をＴＧ１２０８から出力されるタイミング信号に基づくタイミングで、デジタル信号（例えば、パラレル１２ビットのデータ）に変換する。
【０００９】
ＴＧ１２０８は、撮像素子１２０５、ＣＤＳ／ＰＧＡ回路１２０６、ＡＤ変換回路１２０７、画像信号処理回路１２１１、ＰＬＬ回路１２１２等に対して、駆動するためのタイミング信号を出力するタイミングジェネレータである。ここで、ＰＬＬは、「Phase Lock Loops」である。
【００１０】
パラレル・シリアル変換回路（ＰＳ）１２０９は、ＬＶＤＳドライバを内蔵しており、ＡＤ変換回路１２０７によって変換されたパラレルのデジタルデータをシリアル化して当該ＬＶＤＳドライバで低振幅の差動シリアルデータに変換して出力する。この際、パラレル・シリアル変換回路（ＰＳ）１２０９は、ＰＬＬ回路１２１２から供給される画像データサンプリング信号に基づいて処理を行う。シリアル・パラレル変換回路（ＳＰ）１２１０は、ＬＶＤＳレシーバを内蔵しており、パラレル・シリアル変換回路（ＰＳ）１２０９から出力される差動シリアルデータを、元のパラレル１２ビットのデジタルデータに変換する（復元する）。
【００１１】
画像信号処理回路１２１１は、シリアル・パラレル変換回路（ＳＰ）１２１０から出力された画像信号であるパラレル１２ビットのデジタルデータの処理を行う。ＰＬＬ回路１２１２は、ＴＧ１２０８から出力されるクロック信号により、画像データサンプリング信号（ｎ倍のクロック信号）を生成し、パラレル・シリアル変換回路（ＰＳ）１２０９に供給する。
【００１２】
メモリ部Ｉ１２１３は、画像信号処理回路１２１１で処理された画像データを一時的に
記憶する。全体制御演算部１２１４は、デジタルカメラ１２００全体の制御と各種の演算を行う。また、全体制御演算部１２１４は、必要に応じて、デジタルカメラ１２００のシステム設定情報等をメモリ部ＩＩ１２２０から読み出す。
【００１３】
記録媒体制御インターフェース部１２１５は、記録媒体１２１７に対する画像データの記録または読み出しを行う。表示部１２１６は、画像データに基づく画像の表示を行う。記録媒体１２１７は、例えば、半導体メモリからなるメモリカード等の着脱可能な記憶媒体である。外部Ｉ／Ｆ部１２１８は、外部のコンピュータ等と通信を行うためのインターフェースである。操作部１２１９は、ユーザーが、デジタルカメラ１２００を起動させる際や、露出条件、ズーム位置、駆動モード等のデジタルカメラ１２００のシステム設定情報などの変更等を行う際に操作されるものである。そして、操作部１２１９は、ユーザーからデジタルカメラ１２００のシステム設定情報の変更に係る変更情報が入力されるたびに、その変更情報を全体制御演算部１２１４へ入力する。
【００１４】
図２０−２は、図２０−１に示すデジタルカメラ（撮像装置）のパラレル・シリアル変換回路（ＰＳ）１２０９及びシリアル・パラレル変換回路（ＳＰ）１２１０の内部構成を示す模式図である。
【００１５】
図２０−２に示すように、パラレル・シリアル変換回路（ＰＳ）１２０９は、パラレル・シリアル変換手段１２０９１と、ＬＶＤＳドライバ１２０９２、１２０９３及び１２０９４を備えている。また、シリアル・パラレル変換回路（ＳＰ）１２１０は、ＬＶＤＳレシーバ１２１０１、１２１０２及び１２１０３と、シリアル・パラレル変換手段１２１０４を備えている。
【００１６】
ＡＤ変換回路１２０７から出力された、例えばパラレル１２ビットのデジタルデータは、パラレル・シリアル変換手段１２０９１に入力され、上位と下位のそれぞれ６ビットのシリアルデータに変換される。そして、それぞれの６ビットのシリアルデータは、それぞれ、ＬＶＤＳドライバ１２０９２、１２０９３に出力される。そして、ＬＶＤＳドライバ１２０９２、１２０９３では、入力されたシリアルデータをＬＶＤＳ伝送（低振幅差動シリアル伝送）により、それぞれ、ＬＶＤＳレシーバ１２１０１、１２１０２に伝送する。
【００１７】
また、ＬＶＤＳドライバ１２０９４は、ＰＬＬ回路１２１２によってｎ倍されたクロック信号をＬＶＤＳ伝送して、ＬＶＤＳレシーバ１２１０３へ出力する。
【００１８】
シリアル・パラレル変換回路（ＳＰ）１２１０では、シリアル・パラレル変換手段１２１０４において、ＬＶＤＳレシーバ１２１０１、１２１０２から入力されたシリアルデータから、元の１２ビットのパラレルデータに戻す動作を行う。即ち、シリアル・パラレル変換回路１２１０では、シリアル化された１２ビットのデジタルデータを、元のパラレル１２ビットのデジタルデータに戻す動作を行う。この際、シリアル・パラレル変換回路（ＳＰ）１２１０は、ＬＶＤＳレシーバ１２１０３から出力されたクロック信号を用いて処理を行う。
【００１９】
【特許文献１】特開２００６−３５２４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、従来では、撮像素子の高画素化や、撮像素子における駆動周波数の高速化に合わせて、基板内や基板間の伝送方式として、ＬＶＤＳ方式が盛んに使用されている。
【００２１】
しかしながら、撮像素子の高画素化や高速化の更なる進展による、フレームレートの向上や情報量の増加等から、ＬＶＤＳ伝送のためのＬＶＤＳドライバのデータレートが追いつかなくなってくる。そして、ＬＶＤＳドライバのシリアルデータ用の出力ポートが撮像装置の最高速度に合わせて複数必要となっている。この場合、複数の出力ポートの全てを使用して処理を行うと、撮像装置の消費電力の増大を招くという問題があった。
【００２２】
本発明は上述の問題点に鑑みてなされたものであり、撮像装置の消費電力の抑制を実現する撮像装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の撮像装置は、被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する撮像素子と、前記アナログ信号をパラレルのデジタル信号に変換するアナログ・デジタル変換手段と、前記デジタル信号のパラレルデータにおけるビット数を削減する削減手段と、前記削減手段でビット数が削減されたパラレルデータをシリアルデータに変換するパラレル・シリアル変換手段と、前記パラレル・シリアル変換手段で変換されたシリアルデータを伝送することが可能な複数の出力手段と、前記パラレルデータのビット数に基づいて、前記複数の出力手段の中から前記シリアルデータを伝送する出力手段を決定する制御を行う制御手段と、前記出力手段から伝送されたシリアルデータを前記パラレルデータに変換するシリアル・パラレル変換手段とを有し、前記削減手段により前記パラレルデータのビット数を削減する処理を行わない場合、前記制御手段は、第１の出力手段と第２の出力手段が前記シリアルデータを共通の第１の伝送レートで伝送するよう制御し、前記削減手段により前記パラレルデータのビット数を削減する処理を行う場合、前記制御手段は、前記第１の出力手段を停止させ、前記第２の出力手段が前記シリアルデータを前記第１の伝送レートよりも高速な第２の伝送レートで伝送するよう制御する。
【００２４】
本発明の撮像装置の駆動方法は、被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する撮像素子を備えた撮像装置の駆動方法であって、前記アナログ信号をパラレルのデジタル信号に変換するアナログ・デジタル変換ステップと、前記デジタル信号のパラレルデータにおけるビット数を削減する削減ステップと、前記削減ステップでビット数が削減されたパラレルデータをシリアルデータに変換するパラレル・シリアル変換ステップと、前記パラレル・シリアル変換ステップで変換されたシリアルデータを伝送する際に、前記パラレルデータのビット数に基づいて、複数の出力手段の中から前記シリアルデータを伝送する出力手段を決定する制御を行う制御ステップと、前記出力手段から伝送されたシリアルデータを前記パラレルデータに変換するシリアル・パラレル変換ステップとを有し、前記削減ステップにより前記パラレルデータのビット数を削減する処理を行わない場合、前記制御ステップは、第１の出力手段と第２の出力手段が前記シリアルデータを共通の第１の伝送レートで伝送するよう制御し、前記削減ステップにより前記パラレルデータのビット数を削減する処理を行う場合、前記制御ステップは、前記第１の出力手段を停止させ、前記第２の出力手段が前記シリアルデータを前記第１の伝送レートよりも高速な第２の伝送レートで伝送するよう制御する。
【発明の効果】
【００２５】
本発明によれば、撮像装置の消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を実施するための最良の形態について、添付図面を参照しながら詳しく説明する。また、以下に示す本発明の実施形態においては、本発明に係る撮像装置としてデジタルカメラを適用した例について説明を行う。
【００２７】
図１は、本発明の実施形態に係るデジタルカメラ（撮像装置）の外観の一例を示す模式図である。
【００２８】
図１に示すデジタルカメラ１００において、表示部１０１は、画像や各種情報を表示する。電源スイッチ１０２は、電源のＯＮ／ＯＦＦを切り替えるスイッチである。シャッタボタン１０３は、撮影動作の開始を指示するボタンである。モード切り替えスイッチ１０４は、各種のモードを切り替えるスイッチである。
【００２９】
接続ケーブル１０５は、デジタルカメラ１００と外部機器とを接続するためのケーブルである。コネクタ１０６は、接続ケーブル１０５とデジタルカメラ１００とのコネクタである。
【００３０】
操作入力群１０７は、ユーザーからの各種の操作入力を受け付けるものであり、各種のボタンやタッチパネル等の操作部材からなる。具体的に、操作入力群１０７は、例えば、消去ボタン、メニューボタン、ＳＥＴボタン、十字に配置された４方向キー（上ボタン、下ボタン、右ボタン、左ボタン）、ホイール１０８などを有している。
【００３１】
記録媒体１０９は、デジタルカメラ１００に対して着脱可能な記録媒体であり、例えば、メモリカードやハードディスクなどからなるものである。記録媒体スロット１１０は、記録媒体１０９を格納して通信するためのスロットである。
【００３２】
図２は、本発明の実施形態に係るデジタルカメラ（撮像装置）の動作の一例を示すフローチャートである。ここで、図２に示すフローチャートの動作は、後述の図３−１に示す全体制御演算部３１４においてなされる。
【００３３】
電源スイッチ１０２が操作されてＯＮになると、ステップＳ２０１において、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、当該デジタルカメラのシステムを起動する。
【００３４】
モード切り替えスイッチ１０４によって、ＶＧＡ動画撮影、静止画撮影等の各種の撮影モード、或いは再生モードが選択されると、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、これを検知する。そして、ステップＳ２０２において、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、モード切り替えスイッチ１０４によって選択されたモードが撮影モードであるか否かを判断する。
【００３５】
ステップＳ２０２の判断の結果、モード切り替えスイッチ１０４によって選択されたモードが撮影モードである場合には、ステップＳ２０３に進む。ステップＳ２０３に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、表示撮影モードであるＥＶＦ（Electronic View Finder）モードとして被写体の撮影を行い、撮影した画像を表示部１０１に表示する。
【００３６】
続いて、ステップＳ２０４において、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、シャッタボタン１０３が押されてＯＮになったか否かを判断する。この判断の結果、シャッタボタン１０３がＯＮになっていない場合には、ステップＳ２０２に戻る。
【００３７】
一方、ステップＳ２０４の判断の結果、シャッタボタン１０３がＯＮになった場合には、記録撮影モードに移行して、ステップＳ２０５に進む。ステップＳ２０５に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、撮影モード（記録撮影モード）が静止画モードであるか否かを判断する。
【００３８】
ステップＳ２０５の判断の結果、撮影モードが静止画モードである場合には、ステップＳ２０６に進む。ステップＳ２０６に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、被写体の撮影を静止画モードで行って、撮影された静止画像の記録に係る各種の処理を行う。
【００３９】
一方、ステップＳ２０５の判断の結果、撮影モードが静止画モードでない場合には、ステップＳ２０７に進む。ステップＳ２０７に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、撮影モード（記録撮影モード）が動画モードであるか否かを判断する。
【００４０】
ステップＳ２０７の判断の結果、撮影モードが動画モードである場合には、ステップＳ２０８に進む。ステップＳ２０８に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、被写体の撮影を動画モードで行って、撮影された動画像の記録に係る各種の処理を行う。
【００４１】
一方、ステップＳ２０７で撮影モードが動画モードでないと判断された場合、或いは、ステップＳ２０２で撮影モードでないと判断された場合には、ステップＳ２０９に進む。ステップＳ２０９に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、モード切り替えスイッチ１０４によって選択されたモードに係る処理を行う。
【００４２】
ステップＳ２０６、ステップＳ２０８、或いは、ステップＳ２０９の処理が終了すると、ステップＳ２１０に進む。ステップＳ２１０に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、電源スイッチ１０２がＯＦＦになったか否かを判断する。この判断の結果、電源スイッチ１０２がＯＦＦになっていない場合には、ステップＳ２０２に戻る。
【００４３】
一方、ステップＳ２１０の判断の結果、電源スイッチ１０２がＯＦＦになった場合には、ステップＳ２１１に進む。ステップＳ２１１に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、当該デジタルカメラのシステムの起動を停止し、終了処理を行う。これにより、図２に示すフローチャートの処理が終了する。
【００４４】
図３−１は、本発明の実施形態に係るデジタルカメラ（撮像装置）のシステム構成の一例を示すブロック図である。
【００４５】
図３−１に示すデジタルカメラ１００において、レンズ３０１は、被写体からの光学像（被写体像）を、メカシャッタ３０３を介して撮像素子３０５に結像させるレンズ群である。このレンズ３０１は、レンズ駆動部３０２によって駆動制御され、例えば、ズーム、フォーカス、絞り等が調整される。
【００４６】
メカシャッタ３０３は、撮像素子３０５を所定時間露光した後、遮光する機能を有する。このメカシャッタ３０３は、シャッタ駆動部３０４によって駆動制御される。
【００４７】
撮像素子３０５は、レンズ３０１から入力された被写体像を画像として撮像する。より具体的には、撮像素子３０５は、被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する。この撮像素子３０５には、ＴＧ３０８から、水平転送パルス信号Ｈ１、Ｈ２と、リセットゲートパルス信号ＲＧが供給され、撮像素子３０５は、これらの信号に基づいて駆動する。撮像素子３０５により撮像されたアナログ信号の画像（画像信号）は、ＣＤＳ／ＰＧＡ回路３０６に出力される。
【００４８】
ＣＤＳ／ＰＧＡ回路３０６は、ＴＧ３０８からの基準タイミング信号ＳＨＰ、サンプルタイミング信号ＳＨＤを用いて、撮像素子３０５の出力に対して、ＣＤＳ回路で相関二重サンプルを行うことで低周波ノイズを除去し、ＰＧＡ回路によってゲイン調整する。
【００４９】
ＡＤ変換回路３０７は、ＣＤＳ／ＰＧＡ回路３０６から出力されたアナログ信号をＴＧ３０８から出力されるタイミング信号に基づくタイミングで、パラレルのデジタル信号に変換するアナログ・デジタル変換手段である。ＡＤ変換回路３０７で変換処理されたパラレルのデジタル信号は、ビット処理回路３２１に出力される。
【００５０】
ＴＧ３０８は、撮像素子３０５、ＣＤＳ／ＰＧＡ回路３０６、ＡＤ変換回路３０７、画像信号処理回路３１１、ＰＬＬ回路３１２等に対して、駆動するためのタイミング信号を出力するタイミングジェネレータである。このＴＧ３０８から出力される各種のタイミング信号は、全体制御演算部３１４から供給される基準クロック信号に基づくものである。
【００５１】
ビット処理回路３２１は、全体制御演算部３１４の制御に基づいて、デジタルカメラ１００の撮影モードや、ＩＳＯ感度、或いは、画像圧縮の有無に応じて、ＡＤ変換回路３０７でＡＤ変換されたデジタル信号のパラレルデータにおけるビット数を削減する。この際、本実施形態では、ビット処理回路３２１は、パラレルデータの下位のビットを切り捨てることにより、ビット数を削減する。ビット処理回路３２１でビット数が削減されたパラレルデータは、パラレル・シリアル変換回路（ＰＳ）３０９に出力される。
【００５２】
ＰＬＬ回路３１２は、ＴＧ３０８から出力されたクロック信号（基準クロック信号）の周波数をｎ倍に逓倍し、画像データサンプリング信号用のクロック信号（以下、「ＴＣＬＯＣＫ」と呼ぶ）をパラレル・シリアル変換回路（ＰＳ）３０９に供給する。
【００５３】
パラレル・シリアル変換回路（ＰＳ）３０９は、ＬＶＤＳドライバを内蔵している。そして、パラレル・シリアル変換回路（ＰＳ）３０９は、ビット処理回路３２１からのパラレルデータをシリアル化してシリアルデータに変換し、これを、ＬＶＤＳドライバを用いてシリアル・パラレル変換回路（ＳＰ）３１０に出力する。この際、パラレル・シリアル変換回路（ＰＳ）３０９は、ＰＬＬ回路３１２から供給された、ＴＧ３０８からのクロック信号の周波数をｎ倍に逓倍したクロック信号ＴＣＬＯＣＫに基づいて処理を行う。また、この場合、パラレル・シリアル変換回路（ＰＳ）３０９は、クロック信号ＴＣＬＯＣＫも、シリアルのデジタルデータと同様に、ＬＶＤＳドライバを用いてシリアル・パラレル変換回路（ＳＰ）３１０に出力する。
【００５４】
シリアル・パラレル変換回路（ＳＰ）３１０は、パラレル・シリアル変換回路（ＰＳ）３０９から出力されたシリアルデータを、ビット処理回路３２１から出力された元のパラレルデータに変換する（復元する）。この際、シリアル・パラレル変換回路（ＳＰ）３１０は、基準クロック信号やＬＶＤＳドライバを介して入力されたクロック信号ＴＣＬＯＣＫに基づいて処理を行う。
【００５５】
画像信号処理回路３１１は、シリアル・パラレル変換回路（ＳＰ）３１０から出力された画像信号であるパラレルデータの処理を行う。具体的に、画像信号処理回路３１１は、画像信号処理として、例えば、各種の補正処理、画像データの圧縮処理などを行う。
【００５６】
メモリ部Ｉ３１３は、画像信号処理回路３１１で処理された画像データを一時的に記憶
する。全体制御演算部３１４は、デジタルカメラ１００全体の制御と各種の演算を行う。また、全体制御演算部３１４は、必要に応じて、デジタルカメラ１００のシステム設定情報等や処理プログラムをメモリ部ＩＩ３２０から読み出す。
【００５７】
記録媒体制御Ｉ／Ｆ（インターフェース）部３１５は、記録媒体３１７に対する画像データの記録または読み出しを行う。表示部３１６は、画像データに基づく画像の表示を行う。この表示部３１６は、図１に示す表示部１０１に相当するものである。記録媒体３１７は、例えば、半導体メモリからなるメモリカード等の着脱可能な記憶媒体である。この記録媒体３１７は、図１に示す記録媒体１０９に相当するものである。
【００５８】
外部Ｉ／Ｆ部３１８は、外部のコンピュータ等と通信を行うためのインターフェースである。操作部３１９は、ユーザーが、デジタルカメラ１００を起動させる際や、露出条件、ズーム位置、駆動モード等のデジタルカメラ１００のシステム設定情報などの変更等を行う際に操作されるものである。そして、操作部３１９は、ユーザーからデジタルカメラ１００のシステム設定情報の変更に係る変更情報が入力されるたびに、その変更情報を全体制御演算部３１４へ入力する。この操作部３１９は、例えば、図１に示す電源スイッチ１０２、シャッタボタン１０３、モード切り替えスイッチ１０４、操作入力群１０７等を含むものである。
【００５９】
図３−２は、図３−１に示すデジタルカメラ（撮像装置）のパラレル・シリアル変換回路（ＰＳ）３０９及びシリアル・パラレル変換回路（ＳＰ）３１０の内部構成の一例を示す模式図である。
【００６０】
図３−２に示すように、パラレル・シリアル変換回路（ＰＳ）３０９は、パラレル・シリアル変換手段３０９１と、ＬＶＤＳドライバ３０９２、３０９３及び３０９４を備えている。また、シリアル・パラレル変換回路（ＳＰ）３１０は、ＬＶＤＳレシーバ３１０１、３１０２及び３１０３と、シリアル・パラレル変換手段３１０４を備えている。ここで、ＬＶＤＳドライバ３０９２及び３０９３は、パラレル・シリアル変換手段３０９１で変換されたシリアルデータを伝送することが可能な複数の出力手段に相当する。
【００６１】
全体制御演算部３１４では、ビット処理回路３２１で処理されたパラレルデータの有効ビット数に基づいて、ＬＶＤＳドライバ３０９２及び３０９３の中からシリアルデータを伝送する出力手段であるＬＶＤＳドライバを決定する。
【００６２】
パラレル・シリアル変換手段３０９１は、ビット処理回路３２１から出力されたパラレルデータをシリアルデータに変換する。その際、パラレル・シリアル変換手段３０９１は、全体制御演算部３１４による制御に基づいて、ビット処理回路３２１から出力されたパラレルデータの有効ビット数に応じて、ＬＶＤＳドライバ３０９２及び３０９３の動作を選択する。
【００６３】
このとき、全体制御演算部３１４は、ＬＶＤＳドライバの最大伝送レートの制限を加味し、例えばＬＶＤＳドライバ３０９２のみで伝送可能な場合は、当該ＬＶＤＳドライバ３０９２のみを用いてＬＶＤＳレシーバ３１０１にシリアルデータを伝送する制御を行う。この際、もう一方のＬＶＤＳドライバ３０９３については、その動作を停止する。また、例えば、ＬＶＤＳドライバ３０９２のみでは伝送出来ない場合は、ＬＶＤＳドライバ３０９２及び３０９３の両方を用いて、それぞれ、ＬＶＤＳレシーバ３１０１及び３１０２にシリアルデータを伝送する。
【００６４】
ＬＶＤＳドライバ３０９４は、ＰＬＬ回路３１２において生成されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ伝送して、ＬＶＤＳレシーバ３１０３へ出力する。
【００６５】
シリアル・パラレル変換回路（ＳＰ）３１０では、シリアル・パラレル変換手段３１０４において、ＬＶＤＳレシーバ３１０１及び／又は３１０２で受信したシリアルデータから、ビット処理回路３２１から出力された元のパラレルデータに変換する（復元する）。
【００６６】
以下、本発明に係る実施形態に基づく実施例について説明する。
【００６７】
（実施例１）
まず、本発明の実施例１について説明する。
本発明の実施例１では、ビット処理回路３２１において、撮像モードに応じて、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理を行うものである。
【００６８】
ここで、本実施例１では、ステップＳ２０６で撮影された静止画像や、ステップＳ２０８で撮影された動画像に係る出力データの有効ビットを１２ビットとし、基準クロックを周波数５０ＭＨｚとする。また、デジタルカメラ１００のＩＳＯ感度を１００とし、ＬＶＤＳドライバ３０９２及び３０９３の１つ当たりの最大伝送レートを５００Ｍｂｐｓとする。
【００６９】
この際、１２ビットのシリアルデータをＬＶＤＳドライバ３０９２のみで伝送し、もう一方のＬＶＤＳドライバ３０９３の動作を停止させて、１ポートで伝送するとした場合、その伝送レートは５０×１２＝６００Ｍｂｐｓとなる。しかしながら、この場合、デジタルカメラ１００のＬＶＤＳドライバ３０９２の最大伝送レートは５００Ｍｂｐｓであるため、ＬＶＤＳドライバ３０９２のみのシングルポートで１２ビットのシリアルデータを伝送すること不可能である。この場合、パラレル・シリアル変換回路（ＰＳ）３０９は、出力データを、ＬＶＤＳドライバ３０９２及び３０９３の２つのポートで出力することになる。
【００７０】
以下、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の内部構成及びその駆動方法について説明する。
【００７１】
まず、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード（即ち、記録撮影モード）における動作について説明する。
【００７２】
図４−１は、本発明の実施例１を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図４−１には、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード時の内部の状態が示されている。
【００７３】
図４−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された１２ビットのパラレルデータは、入力端子４０１に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって６逓倍された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫが入力端子４０２に入力される。
【００７４】
また、全体制御演算部３１４から、入力タイミング信号ＴＭＧが入力端子４０３に入力され、変換タイミング信号ＴＤＧが入力端子４０４に入力され、出力部切り替えタイミング信号ＭＯＳが入力端子４０５に入力される。また、入力端子４０３には１２本のバスが接続されており、入力端子４０４には１１本のバスが接続されており、入力端子４０５には６本のバスが接続されている。
【００７５】
切り替え手段４０６は、本例の場合、１２個の切り替え手段（スイッチ）で構成されており、それぞれ、各入力タイミング信号ＴＭＧによって切り替えられる。有効ビット数が１２ビットである場合、切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のとき、入力端子４０１に入力された１２ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。
【００７６】
切り替え手段４０８は、１１個の切り替え手段（スイッチ）で構成されており、それぞれ、各変換タイミング信号ＴＤＧによって切り替えられる。ここで、変換タイミング信号ＴＤＧが論理１のとき、切り替え手段４０８はＯＮとなり、変換タイミング信号ＴＤＧが論理０のとき、切り替え手段４０８はＯＦＦとなる。切り替え手段４０８がＯＮのときは、ＤＦＦ４０７に蓄えられたデータが１ビットずつシフトされる。
【００７７】
また、入力端子４０１のＤ１０、Ｄ９、Ｄ８、Ｄ７、Ｄ６及びＤ５に対応する切り替え手段４０８は、ＤＦＦ４０７のデータを出力部切り替え手段４０９へ出力する。出力部切り替え手段４０９は、それぞれ、各出力切り替えタイミング信号ＭＯＳによって切り替えられる。出力切り替えタイミング信号ＭＯＳが論理１のとき、出力切り替え手段４０９はＯＮとなり、出力切り替えタイミング信号ＭＯＳが０のとき、出力切り替え手段はＯＦＦとなる。出力部切り替え手段４０９がＯＮのとき、ＤＦＦ４０７から出力されたデータがシリアルデータＳＤＡＴＡ２として、出力端子４１１を介して、例えばＬＶＤＳドライバ３０９３に出力される。この場合、入力端子４０１に対応するＤＦＦ４０７から出力されるデータがシリアルデータＳＤＡＴＡ１として、出力端子４１０を介して、ＬＶＤＳドライバ３０９２に出力されることになる。
【００７８】
続いて、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード（即ち、記録撮影モード）におけるパラレル・シリアル変換手段３０９１の駆動方法について、図４−２を用いて説明する。
【００７９】
図４−２は、本発明の実施例１を示し、図４−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。
【００８０】
図４−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数３００ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図４−１に示すように、切り替え手段４０８は、入力端子４０１のＤ５に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図４−１に示すように、出力切り替え手段４０９は、入力端子４０１のＤ５に対応する場所のみ、出力部切り替えタイミング信号ＭＯＳによってＯＮされている。
【００８１】
出力端子４１０及び４１１には、それぞれ、シリアルデータＳＤＡＴＡ１（上位６ビット）及びＳＤＡＴＡ２（下位６ビット）で示される形で１ビットシリアル化されたデータが６ビットずつ出力される。そして、出力端子４１０及び４１１を介して、シリアルデータＳＤＡＴＡ１及びＳＤＡＴＡ２が、それぞれ、ＬＶＤＳドライバ３０９２及び３０９３に出力される。
【００８２】
図３−２に示すＬＶＤＳドライバ３０９２及び３０９３は、シリアルデータをＬＶＤＳ波形に変換し、それぞれ、ＬＶＤＳレシーバ３１０１及び３１０２に伝送する。そして、ＬＶＤＳレシーバ３１０１及び３１０２は、入力されたシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。
【００８３】
続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。
【００８４】
図５は、本発明の実施例１を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図５には、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード時の内部の状態が示されている。
【００８５】
図５において、ＬＶＤＳレシーバ３１０１及び３１０２によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位６ビット）及びＳＤＡＴＡ２'（下位６ビット）は、それぞれ、入力端子５０１及び５０２に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。
【００８６】
また、全体制御演算部３１４から、入力タイミング信号ＴＭＧが入力端子５０４に入力され、シリアルデータの各種の入力タイミング信号Ｉｎ１、Ｉｎ２及びＩｎ３が、それぞれ、入力端子５０５、５０６及び５０７に入力される。ここで、入力端子５０６及び５０７には、それぞれ、９本及び６本のバスが接続されている。また、全体制御演算部３１４から、有効ビット数に応じて切り替える切り替えタイミング信号ＴＮＧ及びＴＯＧが、それぞれ、入力端子５０８及び５０９に入力される。ここで、入力端子５０８及び５０９には、それぞれ、１１本及び１２本のバスが接続されている。
【００８７】
入力端子５０１、５０２にそれぞれ入力されたシリアルデータＳＤＡＴＡ１'、ＳＤＡＴＡ２'は、入力切り替え手段５１０、５１１及び５１２によって、１２個のＤＦＦ５１４で構成されたレジスタのいずれかに出力される。
【００８８】
本実施例１では、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モードの場合（即ち、記録撮影モードの場合）には、図５に示すように、入力切り替え手段５１０は、論理０となる。そして、出力端子５１８のＤ０に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２及びＤ１に対応する入力切り替え手段５１１がＯＦＦとなる。
【００８９】
合わせて、出力端子５１８のＤ６に対応する入力切り替え手段５１２がＯＮとなり、出力端子５１８のＤ１１〜Ｄ７、Ｄ５〜Ｄ０に対応する入力切り替え手段５１２がＯＦＦとなる。この結果、出力端子５１８のＤ６及びＤ０に対応するＤＦＦ５１４に、それぞれ、シリアルデータＳＤＡＴＡ１'及びＳＤＡＴＡ２'が入力される。
【００９０】
出力端子５１８のＤ６とＤ０に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'及びＳＤＡＴＡ２'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御され、このうち、出力端子５１８のＤ６に対応する切り替え手段５１３のみがＯＦＦとなる。
【００９１】
切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
【００９２】
図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード（即ち、記録撮影モード）の場合には、図５に示すように、切り替え手段５１６は、全て常に論理１（ＯＮ）となる。切り替え手段５１６が常に論理１であり、切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。
【００９３】
次に、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モードの動作に入る前のステップＳ２０３に示すＥＶＦモード（表示撮影モード）における動作について説明する。
【００９４】
図２のステップＳ２０３におけるＥＶＦモードは、画角や被写体の位置等を決めるために図１の表示部１０１に画像を表示させるものであるが、この際、本実施例１では、表示部１０１の階調性等の性能に見合うビット数に削減する。ここでは、表示部１０１の性能に見合うデータの有効ビット数を８ビットとする。
【００９５】
そのため、ステップＳ２０３におけるＥＶＦモードでは、ビット処理回路３２１において、ＡＤ変換回路３０７から出力された１２ビットのパラレルデータを８ビットに削減して出力する。その際、例えば、ＬＶＤＳドライバ３０９２の伝送レートは、５０×８＝４００Ｍｂｐｓとなる。この場合、ＬＶＤＳドライバ３０９２の出力ポートに対するデータレートを満たすため、本例では、ＥＶＦモード時に、ＬＶＤＳドライバ３０９２のみのシングルポートで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止する。
【００９６】
図６−１は、本発明の実施例１を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図６−１には、図２のステップＳ２０３におけるＥＶＦモード時の内部の状態が示されている。ここで、図６−１において、図４−１に示す構成と同様の構成には、同じ符号を付している。
【００９７】
図６−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された８ビットのパラレルデータは、例えば、入力端子４０１のＤ１１〜Ｄ４に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって８逓倍された周波数４００ＭＨｚのクロック信号ＴＣＬＯＣＫが入力端子４０２に入力される。
【００９８】
切り替え手段４０６は、それぞれ、入力端子４０３から入力された各入力タイミング信号ＴＭＧによって切り替えられる。そして、切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のときに、入力端子４０１から入力された８ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。
【００９９】
入力端子４０１のＤ１１〜Ｄ４に対応する切り替え手段４０８は、常にＯＮとなり、入力端子４０１のＤ１１〜Ｄ４に対応するＤＦＦ４０７に蓄えられたデータを１ビットずつシフトする。また、入力端子４０１の残りのＤ３〜Ｄ０に対応する切り替え手段４０８は、ＯＦＦとなる。また、出力部切り替え手段４０９は、全てＯＦＦとなる。この場合、入力端子４０１に対応するＤＦＦ４０７から出力されるデータが８ビットのシリアルデータＳＤＡＴＡ１として、出力端子４１０を介して、ＬＶＤＳドライバ３０９２に出力されることになる。
【０１００】
続いて、図２のステップＳ２０３に示すＥＶＦモードにおけるパラレル・シリアル変換手段３０９１の駆動方法について、図６−２を用いて説明する。
【０１０１】
図６−２は、本発明の実施例１を示し、図６−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。
【０１０２】
図６−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数４００ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図６−１に示すように、切り替え手段４０８は、入力端子４０１のＤ３〜Ｄ０に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図６−１に示すように、出力切り替え手段４０９は、出力部切り替えタイミング信号ＭＯＳによって全てＯＦＦされている。
【０１０３】
出力端子４１０には、シリアルデータＳＤＡＴＡ１（上位８ビット）で示される形で１ビットシリアル化されたデータが出力される。そして、出力端子４１０を介して、シリアルデータＳＤＡＴＡ１がＬＶＤＳドライバ３０９２に出力される。
【０１０４】
図３−２に示すＬＶＤＳドライバ３０９２は、８ビットのシリアルデータをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０１に伝送する。そして、ＬＶＤＳレシーバ３１０１は、入力された８ビットのシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。
【０１０５】
続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。
【０１０６】
図７は、本発明の実施例１を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図７には、図２のステップＳ２０３におけるＥＶＦモード時の内部の状態が示されている。ここで、図７において、図５に示す構成と同様の構成には、同じ符号を付している。
【０１０７】
図７において、ＬＶＤＳレシーバ３１０１によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位８ビット）は、入力端子５０１に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数４００ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。
【０１０８】
本実施例１では、図２のステップＳ２０３に示すＥＶＦモードの場合には、図７に示すように、入力切り替え手段５１０は、論理０となる。そして、出力端子５１８のＤ４に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ３、Ｄ２、Ｄ１及びＤ０に対応する入力切り替え手段５１１がＯＦＦとなる。
【０１０９】
合わせて、入力切り替え手段５１２が全てＯＦＦとなり、この結果、出力端子５１８のＤ４に対応するＤＦＦ５１４に、シリアルデータＳＤＡＴＡ１'が入力される。
【０１１０】
出力端子５１８のＤ４に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数４００ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御される。この場合、１２個の切り替え手段５１３のうち、出力端子５１８のＤ３〜Ｄ０に対応する切り替え手段５１３がＯＦＦとなり、Ｄ１１〜Ｄ４に対応する切り替え手段５１３がＯＮとなる。
【０１１１】
切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
【０１１２】
図２のステップＳ２０３に示すＥＶＦモードの場合には、図７に示すように、出力端子５１８のＤ１１〜Ｄ４に対応する切り替え手段５１６は、全て常に論理１（ＯＮ）となる。また、出力端子５１８の残りのＤ３〜Ｄ０に対応する切り替え手段５１６は、論理０（ＯＦＦ）となり、出力端子５１８のＤ３〜Ｄ０に対応するＤＦＦ５１７の入力レベルは、Ｌｏとなる。
【０１１３】
出力端子５１８のＤ１１〜Ｄ４に対応する切り替え手段５１６が論理１であり、出力端子５１８のＤ１１〜Ｄ４に対応する切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、出力端子５１８のＤ１１〜Ｄ４に対応する切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。
【０１１４】
図８は、本発明の実施例１を示し、図３−１に示すデジタルカメラ１００のシステム構成のうち、ＡＤ変換回路３０７から画像信号処理回路３１１までの処理の流れを示す模式図である。
【０１１５】
ここで、図８（ａ）には、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード（即ち、記録撮影モード）における処理の流れが示されている。この場合、ビット処理回路３２１は、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理は行わない。
【０１１６】
また、図８（ｂ）には、図２のステップＳ２０３に示すＥＶＦモード（表示撮影モード）における処理の流れが示されている。この場合、ビット処理回路３２１において、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減（本例では、１２ビットから８ビットに削減）する処理が行なわれる。
【０１１７】
本実施例では、ＥＶＦモード時において、ＡＤ変換されたデジタルデータの有効ビットを１２ビットから８ビットに削減したが、他の撮像モード（例えば動画記録モード）においても、デジタルデータの有効ビット数が削減できる場合は同様に処理される。
【０１１８】
このように、撮像モードにおいて、見合った有効ビット数に削減することによって、図８（ｂ）に示すように、ＬＶＤＳドライバの出力ポートをＬＶＤＳドライバ３０９２のみで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止することができる。即ち、この場合、１つのポート（ＬＶＤＳドライバ３０９２〜ＬＶＤＳレシーバ３１０１）のみを動作させて、他のポート（ＬＶＤＳドライバ３０９３〜ＬＶＤＳレシーバ３１０２）の動作を停止することができる。これにより、デジタルカメラ（撮像装置）の消費電力を抑制することが可能となる。
【０１１９】
（実施例２）
次に、本発明の実施例２について説明する。
本発明の実施例２では、ビット処理回路３２１において、デジタルカメラ１００のＩＳＯ感度に応じて、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理を行うものである。
【０１２０】
ここで、本実施例２では、デジタルカメラ１００では、ＩＳＯ感度を１００、２００、４００、８００及び１６００の５段階に切り替えられるものとする。
【０１２１】
図９は、ＩＳＯ感度とＳ／Ｎとの関係の一例を示す特性図である。
一般的に、図９に示すように、ＩＳＯ感度が倍になると、Ｓ／Ｎは６ｄＢ劣化し、それに合わせて、出力データの有効ビット数も少なくすることができる。
【０１２２】
デジタルカメラ１００において、ＣＤＳ／ＰＧＡ回路３０６の感度が、例えば、図９に示すＩＳＯ感度１００（通常）である場合、即ち、ＣＤＳ／ＰＧＡ回路３０６のゲインが低い場合には、撮像素子３０５の出力レベルが高く、ノイズの影響を受けにくい。このため、出力データの有効ビット数を大きくして解像度を高め、高品質な画像が得られる。ここで、本実施例２では、ＩＳＯ感度１００の場合の有効ビット数を１２ビットとする。
【０１２３】
このＩＳＯ感度１００の場合における、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の動作については、実施例１で説明した静止画や動画モードの記録撮影モードと同様である。
【０１２４】
本実施例２では、撮像素子３０５の出力レベルが小さいとき、例えばＣＤＳ／ＰＧＡ回路３０６の感度をＩＳＯ感度１６００のように感度を上げた場合、撮像素子３０５の出力レベルに対してノイズが多くなる。この場合、ビット処理回路３２１は、Ｓ／Ｎに見合ったビット数に下げる。
【０１２５】
ここで、本実施例２では、図９に示すように、各ＩＳＯ感度に応じた有効ビット数を設定する。具体的に、ＩＳＯ感度が１００、２００、４００、８００、１６００及び３２００の場合に、それぞれ、有効ビット数を１２ビット、１１ビット、１０ビット、９ビット、８ビット及び７ビットに設定する。
【０１２６】
以下、各ＩＳＯ感度のおける、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の内部構成及びその駆動方法について説明する。
【０１２７】
まず、ＩＳＯ感度２００の場合について説明する。
【０１２８】
上述したように、ＩＳＯ感度２００の場合の有効ビットは、１１ビットである。この際、１１ビットのシリアルデータをＬＶＤＳドライバ３０９２のみで伝送し、もう一方のＬＶＤＳドライバ３０９３の動作を停止させて、１ポートで伝送するとした場合、その伝送レートは５０×１１＝５５０Ｍｂｐｓとなる。しかしながら、この場合、デジタルカメラ１００のＬＶＤＳドライバ３０９２の最大ビットレートは上述したように５００Ｍｂｐｓであるため、ＬＶＤＳドライバ３０９２のみのシングルポートで１１ビットのシリアルデータを伝送すること不可能である。この場合、パラレル・シリアル変換回路（ＰＳ）３０９は、出力データを、ＬＶＤＳドライバ３０９２及び３０９３の２つのポートで出力することになる。
【０１２９】
また、この場合、２つのポートのＬＶＤＳドライバ３０９２及び３０９３で１１ビットのシリアルデータを伝送するためには、一方が上位６ビット、他方が下位５ビットと分かれてしまうため、下位５ビットにダミーの０を１ビット足して伝送することになる。
【０１３０】
図１０−１は、本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図１０−１には、ＩＳＯ感度が２００である場合の内部の状態が示されている。ここで、図１０−１において、図４−１に示す構成と同様の構成には、同じ符号を付している。
【０１３１】
図１０−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された１１ビットのパラレルデータは、入力端子４０１のＤ１１〜Ｄ１に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって６逓倍された周波数３００ＭＨｚのクロックＴＣＬＯＣＫが入力端子４０２入力される。
【０１３２】
切り替え手段４０６は、それぞれ、各入力タイミング信号ＴＭＧによって切り替えられる。切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のとき、入力端子４０１に入力された１１ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。
【０１３３】
この場合、切り替え手段４０８は、入力端子４０１のＤ５及びＤ０に対応する場所のみ、変換タイミング信号ＴＤＧによってＯＦＦとなる。また、出力切り替え手段４０９は、出力部切り替えタイミング信号ＭＯＳによって入力端子４０１のＤ５に対応する場所のみＯＮとなる。
【０１３４】
出力端子４１０及び４１１には、それぞれ、シリアルデータＳＤＡＴＡ１（上位６ビット）及びＳＤＡＴＡ２（下位５ビット＋ダミー１ビット）で示される形で１ビットシリアル化されたデータが６ビットずつ出力される。出力端子４１０及び４１１を介して、シリアルデータＳＤＡＴＡ１及びＳＤＡＴＡ２が、それぞれ、ＬＶＤＳドライバ３０９２及び３０９３に出力される。
【０１３５】
図１０−２は、本発明の実施例２を示し、図１０−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。
【０１３６】
図１０−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数３００ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図１０−１に示すように、切り替え手段４０８は、入力端子４０１のＤ５及びＤ０に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図４−１に示すように、出力切り替え手段４０９は、入力端子４０１のＤ５に対応する場所のみ、出力部切り替えタイミング信号ＭＯＳによってＯＮされている。
【０１３７】
図３−２に示すＬＶＤＳドライバ３０９２及び３０９３は、シリアルデータをＬＶＤＳ波形に変換し、それぞれ、ＬＶＤＳレシーバ３１０１及び３１０２に伝送する。そして、ＬＶＤＳレシーバ３１０１及び３１０２は、入力されたシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。
【０１３８】
続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。
【０１３９】
図１１は、本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図１１には、ＩＳＯ感度が２００である場合の内部の状態が示されている。ここで、図１１において、図５に示す構成と同様の構成には、同じ符号を付している。
【０１４０】
図１１において、ＬＶＤＳレシーバ３１０１及び３１０２によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位６ビット）及びＳＤＡＴＡ２'（下位５ビット＋ダミー１ビット）は、それぞれ、入力端子５０１及び５０２に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。
【０１４１】
ＩＳＯ感度２００とした場合には、図１１に示すように、入力切り替え手段５１０は、論理１となる。そして、出力端子５１８のＤ０に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２及びＤ１に対応する入力切り替え手段５１１がＯＦＦとなる。
【０１４２】
合わせて、出力端子５１８のＤ６に対応する入力切り替え手段５１２がＯＮとなり、出力端子５１８のＤ１１〜Ｄ７、Ｄ５〜Ｄ０に対応する入力切り替え手段５１２がＯＦＦとなる。この結果、出力端子５１８のＤ６及びＤ０に対応するＤＦＦ５１４に、それぞれ、シリアルデータＳＤＡＴＡ１'及びＳＤＡＴＡ２'が入力される。
【０１４３】
出力端子５１８のＤ６とＤ０に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'及びＳＤＡＴＡ２'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御され、このうち、出力端子５１８のＤ６に対応する切り替え手段５１３のみがＯＦＦとなる。
【０１４４】
切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
【０１４５】
ＩＳＯ感度２００の場合には、図１１に示すように、出力端子５１８のＤ１１〜Ｄ１に対応する切り替え手段５１６は、全て常に論理１（ＯＮ）となる。また、出力端子５１８の残りのＤ０に対応する切り替え手段５１６は、論理０（ＯＦＦ）となり、出力端子５１８のＤ０に対応するＤＦＦ５１７の入力レベルはＬｏとなる。
【０１４６】
出力端子５１８のＤ１１〜Ｄ１に対応する切り替え手段５１６が論理１であり、出力端子５１８のＤ１１〜Ｄ１に対応する切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、出力端子５１８のＤ１１〜Ｄ１に対応する切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。
【０１４７】
次に、ＩＳＯ感度４００の場合について説明する。
【０１４８】
上述したように、ＩＳＯ感度４００の場合の有効ビットは、１０ビットとなる。この際、１０ビットのシリアルデータをＬＶＤＳドライバ３０９２のみで伝送し、もう一方のＬＶＤＳドライバ３０９３の動作を停止させて、１ポートで伝送するとした場合、その伝送レートは５０×１０＝５００Ｍｂｐｓとなる。この場合、ＬＶＤＳドライバ３０９２の出力ポートに対するデータレートを満たすため、本例では、ＬＶＤＳドライバ３０９２のみのシングルポートで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止する。
【０１４９】
図１２−１は、本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図１２−１には、ＩＳＯ感度が４００である場合の内部の状態が示されている。ここで、図１２−１において、図４−１（或いは、図６−１）に示す構成と同様の構成には、同じ符号を付している。
【０１５０】
図１２−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された１０ビットのパラレルデータは、例えば、入力端子４０１のＤ１１〜Ｄ２に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって１０逓倍された周波数５００ＭＨｚのクロック信号ＴＣＬＯＣＫが入力端子４０２に入力される。
【０１５１】
切り替え手段４０６は、それぞれ、入力端子４０３から入力された各入力タイミング信号ＴＭＧによって切り替えられる。そして、切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のときに、入力端子４０１から入力された１０ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。
【０１５２】
入力端子４０１のＤ１１〜Ｄ２に対応する切り替え手段４０８は、常にＯＮとなり、入力端子４０１のＤ１１〜Ｄ２に対応するＤＦＦ４０７に蓄えられたデータを１ビットずつシフトする。また、入力端子４０１の残りのＤ１〜Ｄ０に対応する切り替え手段４０８は、常にＯＦＦとなる。また、出力部切り替え手段４０９は、全てＯＦＦとなる。この場合、入力端子４０１に対応するＤＦＦ４０７から出力されるデータが１０ビットのシリアルデータＳＤＡＴＡ１として、出力端子４１０を介して、ＬＶＤＳドライバ３０９２に出力されることになる。即ち、出力端子４１０からは、シリアルデータＳＤＡＴＡ１（上位１０ビット）で示される形で１ビットシリアル化されたデータがＬＶＤＳドライバ３０９２に出力される。
【０１５３】
図１２−２は、本発明の実施例２を示し、図１２−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。
【０１５４】
図１２−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数５００ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図１２−１に示すように、切り替え手段４０８は、入力端子４０１のＤ１〜Ｄ０に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図１２−１に示すように、出力切り替え手段４０９は、出力部切り替えタイミング信号ＭＯＳによって全てＯＦＦされている。
【０１５５】
図３−２に示すＬＶＤＳドライバ３０９２は、１０ビットのシリアルデータをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０１に伝送する。そして、ＬＶＤＳレシーバ３１０１は、入力された１０ビットのシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。
【０１５６】
続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。
【０１５７】
図１３は、本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図１３には、ＩＳＯ感度が４００である場合の内部の状態が示されている。ここで、図１３において、図５（或いは、図７）に示す構成と同様の構成には、同じ符号を付している。
【０１５８】
図１３において、ＬＶＤＳレシーバ３１０１によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位１０ビット）は、入力端子５０１に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数５００ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。
【０１５９】
ＩＳＯ感度４００の場合には、図１３に示すように、入力切り替え手段５１０は、論理０となる。そして、出力端子５１８のＤ２に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ１及びＤ０に対応する入力切り替え手段５１１がＯＦＦとなる。
【０１６０】
合わせて、入力切り替え手段５１２が全てＯＦＦとなり、この結果、出力端子５１８のＤ２に対応するＤＦＦ５１４に、シリアルデータＳＤＡＴＡ１'が入力される。
【０１６１】
出力端子５１８のＤ２に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数５００ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御される。この場合、１２個の切り替え手段５１３のうち、出力端子５１８のＤ１〜Ｄ０に対応する切り替え手段５１３がＯＦＦとなり、Ｄ１１〜Ｄ２に対応する切り替え手段５１３がＯＮとなる。
【０１６２】
切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
【０１６３】
ＩＳＯ感度４００の場合には、図１３に示すように、出力端子５１８のＤ１１〜Ｄ２に対応する切り替え手段５１６は、全て常に論理１（ＯＮ）となる。また、出力端子５１８の残りのＤ１〜Ｄ０に対応する切り替え手段５１６は、論理０（ＯＦＦ）となり、出力端子５１８のＤ１〜Ｄ０に対応するＤＦＦ５１７の入力レベルは、Ｌｏとなる。
【０１６４】
出力端子５１８のＤ１１〜Ｄ２に対応する切り替え手段５１６が論理１であり、出力端子５１８のＤ１１〜Ｄ２に対応する切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、出力端子５１８のＤ１１〜Ｄ２に対応する切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。
【０１６５】
次に、ＩＳＯ感度８００の場合について説明する。
【０１６６】
上述したように、ＩＳＯ感度８００の場合の有効ビットは、９ビットとなる。この際、９ビットのシリアルデータをＬＶＤＳドライバ３０９２のみで伝送し、もう一方のＬＶＤＳドライバ３０９３の動作を停止させて、１ポートで伝送するとした場合、その伝送レートは５０×９＝４５０Ｍｂｐｓとなる。この場合、ＬＶＤＳドライバ３０９２の出力ポートに対するデータレートを満たすため、本例では、ＬＶＤＳドライバ３０９２のみのシングルポートで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止する。
【０１６７】
図１４−１は、本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図１４−１には、ＩＳＯ感度が８００である場合の内部の状態が示されている。ここで、図１４−１において、図４−１（或いは、図６−１）に示す構成と同様の構成には、同じ符号を付している。
【０１６８】
図１４−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された９ビットのパラレルデータは、例えば、入力端子４０１のＤ１１〜Ｄ３に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって９逓倍された周波数４５０ＭＨｚのクロック信号ＴＣＬＯＣＫが入力端子４０２に入力される。
【０１６９】
切り替え手段４０６は、それぞれ、入力端子４０３から入力された各入力タイミング信号ＴＭＧによって切り替えられる。そして、切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のときに、入力端子４０１から入力された９ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。
【０１７０】
入力端子４０１のＤ１１〜Ｄ３に対応する切り替え手段４０８は、常にＯＮとなり、入力端子４０１のＤ１１〜Ｄ３に対応するＤＦＦ４０７に蓄えられたデータを１ビットずつシフトする。また、入力端子４０１の残りのＤ２〜Ｄ０に対応する切り替え手段４０８は、常にＯＦＦとなる。また、出力部切り替え手段４０９は、全てＯＦＦとなる。この場合、入力端子４０１に対応するＤＦＦ４０７から出力されるデータが９ビットのシリアルデータＳＤＡＴＡ１として、出力端子４１０を介して、ＬＶＤＳドライバ３０９２に出力されることになる。即ち、出力端子４１０からは、シリアルデータＳＤＡＴＡ１（上位９ビット）で示される形で１ビットシリアル化されたデータがＬＶＤＳドライバ３０９２に出力される。
【０１７１】
図１４−２は、本発明の実施例２を示し、図１４−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。
【０１７２】
図１４−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数４５０ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図１４−１に示すように、切り替え手段４０８は、入力端子４０１のＤ２〜Ｄ０に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図１４−１に示すように、出力切り替え手段４０９は、出力部切り替えタイミング信号ＭＯＳによって全てＯＦＦされている。
【０１７３】
図３−２に示すＬＶＤＳドライバ３０９２は、９ビットのシリアルデータをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０１に伝送する。そして、ＬＶＤＳレシーバ３１０１は、入力された９ビットのシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。
【０１７４】
続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。
【０１７５】
図１５は、本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図１５には、ＩＳＯ感度が８００である場合の内部の状態が示されている。ここで、図１５において、図５（或いは、図７）に示す構成と同様の構成には、同じ符号を付している。
【０１７６】
図１５において、ＬＶＤＳレシーバ３１０１によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位９ビット）は、入力端子５０１に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数４５０ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。
【０１７７】
ＩＳＯ感度８００の場合には、図１５に示すように、入力切り替え手段５１０は、論理０となる。そして、出力端子５１８のＤ３に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ４、Ｄ２、Ｄ１及びＤ０に対応する入力切り替え手段５１１がＯＦＦとなる。
【０１７８】
合わせて、入力切り替え手段５１２が全てＯＦＦとなり、この結果、出力端子５１８のＤ３に対応するＤＦＦ５１４に、シリアルデータＳＤＡＴＡ１'が入力される。
【０１７９】
出力端子５１８のＤ３に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数４５０ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御される。この場合、１２個の切り替え手段５１３のうち、出力端子５１８のＤ２〜Ｄ０に対応する切り替え手段５１３がＯＦＦとなり、Ｄ１１〜Ｄ３に対応する切り替え手段５１３がＯＮとなる。
【０１８０】
切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
【０１８１】
ＩＳＯ感度８００の場合には、図１５に示すように、出力端子５１８のＤ１１〜Ｄ３に対応する切り替え手段５１６は、全て常に論理１（ＯＮ）となる。また、出力端子５１８の残りのＤ２〜Ｄ０に対応する切り替え手段５１６は、論理０（ＯＦＦ）となり、出力端子５１８のＤ２〜Ｄ０に対応するＤＦＦ５１７の入力レベルは、Ｌｏとなる。
【０１８２】
出力端子５１８のＤ１１〜Ｄ３に対応する切り替え手段５１６が論理１であり、出力端子５１８のＤ１１〜Ｄ３に対応する切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、出力端子５１８のＤ１１〜Ｄ３に対応する切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。
【０１８３】
ＩＳＯ感度１６００の場合には、パラレルデータの有効ビット数は８ビットとなる。よって、ＩＳＯ感度１６００の場合における、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の動作については、実施例１で説明したＥＶＦモード（有効ビット数が８ビットでの動作）と同様である。
【０１８４】
以上、図９に示す各ＩＳＯ感度について、各ビット数のシリアルデータを１ポートで伝送するとした場合の伝送レートは、以下のようになる。
ＩＳＯ感度１００  ：５０×１２＝６００Ｍｂｐｓ
ＩＳＯ感度２００  ：５０×１１＝５５０Ｍｂｐｓ（ＩＳＯ感度２００の場合、実際は、ダミービットを１ビット足すため、６００Ｍｂｐｓ）
ＩＳＯ感度４００  ：５０×１０＝５００Ｍｂｐｓ
ＩＳＯ感度８００  ：５０×９＝４５０Ｍｂｐｓ
ＩＳＯ感度１６００：５０×８＝４００Ｍｂｐｓ
【０１８５】
本実施２の場合、１ポート（即ち、ＬＶＤＳドライバ３０９２）における最大伝送レートは５００Ｍｂｐｓであるため、ＩＳＯ感度が４００以上の場合に、他のポート（即ち、ＬＶＤＳドライバ３０９３）の動作を停止することができる。
【０１８６】
図１６は、本発明の実施例２を示し、図３−１に示すデジタルカメラ１００のシステム構成のうち、ＡＤ変換回路３０７から画像信号処理回路３１１までの処理の流れを示す模式図である。
【０１８７】
ここで、図１６（ａ）には、ＩＳＯ感度が１００の場合における処理の流れが示されている。この場合、ビット処理回路３２１は、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理は行わない。
【０１８８】
また、図１６（ｂ）には、ＩＳＯ感度が１６００の場合における処理の流れが示されている。この場合、ビット処理回路３２１において、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減（本例では、１２ビットから８ビットに削減）する処理が行なわれる。
【０１８９】
このように、デジタルカメラ１００（ＣＤＳ／ＰＧＡ回路３０６）のＩＳＯ感度に応じて、図９に示す有効ビット数に削減することによって、図１６（ｂ）に示すように、ＬＶＤＳドライバの出力ポートをＬＶＤＳドライバ３０９２のみで伝送することができる。そして、一方のＬＶＤＳドライバ３０９３の動作を停止することができる。即ち、この場合、１つのポート（ＬＶＤＳドライバ３０９２〜ＬＶＤＳレシーバ３１０１）のみを動作させて、他のポート（ＬＶＤＳドライバ３０９３〜ＬＶＤＳレシーバ３１０２）の動作を停止することができる。これにより、デジタルカメラ（撮像装置）の消費電力を抑制することが可能となる。
【０１９０】
（実施例３）
次に、本発明の実施例３について説明する。
図１７は、本発明の実施例３に係るデジタルカメラ（撮像装置）のシステム構成の一例を示すブロック図である。図１７において、図３−１に示す構成と同様の構成には同じ符号を付しており、図１７には、図３−１に示すＡＤ変換回路３０７から画像信号処理回路３１１までの構成のみを示している。なお、図１７では不図示であるが、本実施例３のデジタルカメラ３００には、図３−１に示すＡＤ変換回路３０７の前段の構成、及び、図３−１に示す画像信号処理回路３１１の後段の構成も、デジタルカメラ１００と同様に設けられている。
【０１９１】
図１７に示す本実施例３のデジタルカメラ３００には、図３−１に示すデジタルカメラ１００に対して、ビット処理回路３２１を含む画像圧縮処理回路９０１と、画像復元処理回路９０２を設けたものである。
【０１９２】
本発明の実施例３では、ビット処理回路３２１において、画像圧縮処理回路９０１による画像圧縮の有無に応じて、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理を行うものである。
【０１９３】
画像圧縮処理回路９０１は、全体制御演算部３１４による制御により、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータに基づく画像データの圧縮処理を行う。また、画像復元処理回路９０２は、全体制御演算部３１４による制御により、シリアル・パラレル変換回路（ＳＰ）３１０から出力されるパラレルデータから、画像圧縮処理回路９０１で圧縮処理される前の画像データを復号して復元する処理を行う。そして、画像復元処理回路９０２は、復元した画像データ（画像信号）を画像信号処理回路３１１に出力する。
【０１９４】
以下に、画像圧縮処理を行う際の簡単な一例として、差分符号化方式を用いた場合について説明する。
【０１９５】
図１８は、図１７に示す画像圧縮処理回路９０１及び画像復元処理回路９０２の内部構成の一例を示す模式図である。ここで、図１８では、図１８（ａ）に、図１７に示す画像圧縮処理回路９０１の内部構成の一例を示し、図１８（ｂ）に、図１７に示す画像復元処理回路９０２の内部構成の一例を示している。
【０１９６】
図１８（ａ）に示すように、画像圧縮処理回路９０１は、Ｄｅｌａｙ回路９０１１と、差分回路９０１２と、ビット処理回路３２１を有して構成されている。Ｄｅｌａｙ回路９０１１は、入力されたデータを１画素分遅らせる処理を行う。差分回路９０１２は、現画素と前画素との差分を取る処理を行う。ビット処理回路３２１は、全体制御演算部３１４による制御により、差分回路９０１２により出力されたデータを符号付ビットのデータにビット長を制限する処理を行って、ビット数を削減する処理を行う。
【０１９７】
例えば、本実施例３では、ＡＤ変換回路３０７でパラレルデータに変換された１画素のデジタルデータを１２ビットとし、画像圧縮処理が行われた場合に、ビット処理回路３２１では、この１２ビットのデータを符号付９ビットのデータに削減するものとする。
【０１９８】
また、その他の条件については、上述した他の実施例と同様に、基準クロックを周波数５０ＭＨｚとし、ＩＳＯ感度を１００、ＬＶＤＳドライバ３０９２及び３０９３の１つ当たりの最大伝送レートを５００Ｍｂｐｓとする。
【０１９９】
ここで、画像圧縮処理回路９０１に入力される、ＡＤ変換回路３０７によってパラレルデータに変換された１画素１２ビットのデジタルデータは、Ｄｅｌａｙ回路９０１１によって１画素分遅らされる。そして、差分回路９０１２において、ＡＤ変換回路３０７から入力された現画素のデータと、Ｄｅｌａｙ回路９０１１によって遅らされた１画素前のデータとの差分が取られる。その結果が、差分回路９０１２からビット処理回路３２１に出力される。そして、ビット処理回路３２１において、符号付９ビットのパラレルデータとして、パラレル・シリアル変換回路（ＰＳ）３０９に出力される。
【０２００】
この場合、パラレル・シリアル変換回路（ＰＳ）３０９のＬＶＤＳドライバ（例えば、図３−２に示すＬＶＤＳドライバ３０９２）の伝送レートは、５０×９＝４５０Ｍｂｐｓとなる。よって、ＬＶＤＳドライバ（例えば、図３−２に示すＬＶＤＳドライバ３０９２）の最大伝送レートである５００Ｍｂｐｓを満足するので、後述の図１９（ｂ）に示すように、ＬＶＤＳドライバの出力ポートをシングルポートで伝送する。
【０２０１】
また、図１８（ｂ）に示すように、画像復元処理回路９０２は、Ｄｅｌａｙ回路９０２１と、加算回路９０２２を有して構成されている。Ｄｅｌａｙ回路９０２１は、入力されたデータを１画素分遅らせる処理を行う。加算回路９０２２は、シリアル・パラレル変換回路（ＳＰ）３１０から入力されたデータとＤｅｌａｙ回路９０２１によって遅らされた１画素前のデータとを加算する処理を行う。
【０２０２】
画像圧縮処理回路９０１によって画像圧縮処理が行われた場合、シリアル・パラレル変換回路（ＳＰ）３１０からは、符号付９ビットのパラレルデータが画像復元処理回路９０２に入力される。この場合、Ｄｅｌａｙ回路９０２１では、シリアル・パラレル変換回路（ＳＰ）３１０から入力された符号付９ビットのパラレルデータを１画素分遅らせる処理を行う。そして、加算回路９０２２では、シリアル・パラレル変換回路（ＳＰ）３１０から入力された符号付９ビットのパラレルデータとＤｅｌａｙ回路９０２１によって遅らされた１画素前のデータとの加算処理を行う。この結果が、加算回路９０２２から画像信号処理回路３１１に出力される。
【０２０３】
図１９は、本発明の実施例３を示し、図１７に示すデジタルカメラ３００のＡＤ変換回路３０７から画像信号処理回路３１１までの処理の流れを示す模式図である。
【０２０４】
ここで、図１９（ａ）には、画像圧縮処理回路９０１で画像圧縮を行わない場合の処理の流れが示されている。この場合、ビット処理回路３２１は、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理は行わない。
【０２０５】
また、図１９（ｂ）には、画像圧縮処理回路９０１で画像圧縮を行う場合の処理の流れが示されている。この場合、ビット処理回路３２１において、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減（本例では、１２ビットから９ビットに削減）する処理が行なわれる。
【０２０６】
なお、実施例３では、画像圧縮処理の一例として差分符号化を用いた例について説明したが、例えば、ＪＰＥＧロスレス圧縮などの他の画像圧縮処理も適用可能であり、この場合も同様に、ＬＶＤＳドライバの出力ポートを切り替えることが可能である。
【０２０７】
このように、画像圧縮が行われた場合に、データのビット数を削減することによって、図１９（ｂ）に示すように、ＬＶＤＳドライバの出力ポートをＬＶＤＳドライバ３０９２のみで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止することができる。即ち、この場合、１つのポート（ＬＶＤＳドライバ３０９２〜ＬＶＤＳレシーバ３１０１）のみを動作させて、他のポート（ＬＶＤＳドライバ３０９３〜ＬＶＤＳレシーバ３１０２）の動作を停止することができる。この場合、パラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の動作は、実施例２で示したＩＳＯ感度８００の場合（有効ビット数が９ビットの場合）と同様である。実施例３によれば、実施例１及び実施例２と同様に、デジタルカメラ（撮像装置）の消費電力を抑制することが可能となる。
【０２０８】
上述した本発明の実施例１〜３では、それぞれ、デジタルカメラ１００の撮影や、ＩＳＯ感度、或いは、画像圧縮の有無に応じて、その際のデータレートにあったＬＶＤＳドライバの出力ポートの数が選択される。また、実施例１〜３では、出力ポートとして２つのＬＶＤＳドライバが搭載された例を示したが、３つ、もしくは４つなど複数のＬＶＤＳドライバを搭載した撮像装置も、同様に適用することが可能である。
【０２０９】
前述した本実施形態に係るデジタルカメラの全体制御演算部３１４の制御によりなされる当該デジタルカメラの各処理ステップは、コンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。
【０２１０】
具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記憶媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記憶媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク（ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等）システムにおける通信媒体を用いることができる。また、この際の通信媒体としては、光ファイバ等の有線回線や無線回線などが挙げられる。
【０２１１】
また、本発明は、コンピュータが供給されたプログラムを実行することにより本実施形態に係るデジタルカメラの機能が実現される態様に限られない。そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して本実施形態に係るデジタルカメラの機能が実現される場合も、かかるプログラムは本発明に含まれる。また、供給されたプログラムの処理の全て、或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて本実施形態に係るデジタルカメラの機能が実現される場合も、かかるプログラムは本発明に含まれる。
【０２１２】
また、前述した本実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【０２１３】
【図１】本発明の実施形態に係るデジタルカメラ（撮像装置）の外観の一例を示す模式図である。
【図２】本発明の実施形態に係るデジタルカメラ（撮像装置）の動作の一例を示すフローチャートである。
【図３−１】本発明の実施形態に係るデジタルカメラ（撮像装置）のシステム構成の一例を示すブロック図である。
【図３−２】図３−１に示すデジタルカメラ（撮像装置）のパラレル・シリアル変換回路（ＰＳ）及びシリアル・パラレル変換回路（ＳＰ）の内部構成の一例を示す模式図である。
【図４−１】本発明の実施例１を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。
【図４−２】本発明の実施例１を示し、図４−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。
【図５】本発明の実施例１を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。
【図６−１】本発明の実施例１を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。
【図６−２】本発明の実施例１を示し、図６−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。
【図７】本発明の実施例１を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。
【図８】本発明の実施例１を示し、図３−１に示すデジタルカメラ（撮像装置）のシステム構成のうち、ＡＤ変換回路から画像信号処理回路までの処理の流れを示す模式図である。
【図９】ＩＳＯ感度とＳ／Ｎとの関係の一例を示す特性図である。
【図１０−１】本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。
【図１０−２】本発明の実施例２を示し、図１０−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。
【図１１】本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。
【図１２−１】本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。
【図１２−２】本発明の実施例２を示し、図１２−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。
【図１３】本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。
【図１４−１】本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。
【図１４−２】本発明の実施例２を示し、図１４−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。
【図１５】本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。
【図１６】本発明の実施例２を示し、図３−１に示すデジタルカメラ（撮像装置）のシステム構成のうち、ＡＤ変換回路から画像信号処理回路までの処理の流れを示す模式図である。
【図１７】本発明の実施例３に係るデジタルカメラ（撮像装置）のシステム構成の一例を示すブロック図である。
【図１８】図１７に示す画像圧縮処理回路及び画像復元処理回路の内部構成の一例を示す模式図である。
【図１９】本発明の実施例３を示し、図１７に示すデジタルカメラ（撮像装置）のＡＤ変換回路から画像信号処理回路までの処理の流れを示す模式図である。
【図２０−１】従来のＬＶＤＳ方式を用いたデジタルカメラ（撮像装置）の概略構成を示すブロック図である。
【図２０−２】図２０−１に示すデジタルカメラ（撮像装置）のパラレル・シリアル変換回路（ＰＳ）及びシリアル・パラレル変換回路（ＳＰ）の内部構成を示す模式図である。
【符号の説明】
【０２１４】
１００  デジタルカメラ（撮像装置）
１０１  表示部
１０２  電源スイッチ
１０３  シャッタボタン
１０４  モード切り替えスイッチ
１０５  接続ケーブル
１０６  コネクタ
１０７  操作入力群
１０８  ホイール
１０９  記録媒体
１１０  記録媒体スロット
３０１  レンズ
３０２  レンズ駆動部
３０３  メカシャッタ
３０４  シャッタ駆動部
３０５  撮像素子
３０６  ＣＤＳ／ＰＧＡ回路
３０７  ＡＤ変換回路
３０８  ＴＧ（タイミング信号を出力するタイミングジェネレータ）
３０９  ＰＳ（パラレル・シリアル変換回路）
３１０  ＳＰ（シリアル・パラレル変換回路）
３１１  画像信号処理回路
３１２  ＰＬＬ回路
３１３  メモリ部Ｉ
３１４  全体制御演算部
３１５  記録媒体制御Ｉ／Ｆ部
３１６  表示部
３１７  記録媒体
３１８  外部Ｉ／Ｆ部
３１９  操作部
３２０  メモリ部ＩＩ
３２１  ビット処理回路
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５】
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【図６−１】
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【図６−２】
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【図７】
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【図８】
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【図９】
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【図１０−１】
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【図１０−２】
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【図１１】
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【図１２−１】
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【図１２−２】
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【図１３】
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【図１４−１】
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【図１４−２】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０−１】
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【図２０−２】
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