(57)【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
前記第１導電型ベース層の、一方の主面の表面部分において選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の、前記第１導電型ベース層と相対向する側の表面部分において選択的に形成された第１導電型エミッタ層と、
前記第１導電型ベース層の、前記一方の主面の前記表面部分において、前記第２導電型ベース層の外周部に選択的に形成された電界緩和構造と、
少なくとも前記第２導電型ベース層とゲート絶縁膜を介して隣接するようにして形成されたゲート電極と、
前記第２導電型ベース層及び前記第１導電型エミッタ層と電気的に接続されるようにして形成されたエミッタ電極と、
第１導電型ベース層の他方の主面上に形成された第１導電型バッファ層と、
前記第１導電型バッファ層の、前記第１導電型ベース層と相対向する側の表面部分において、前記電界緩和構造の直下に位置する領域を除いて選択的に形成された第２導電型コレクタ層と、
前記第１導電型バッファ層の、前記第１導電型ベース層と相対向する主面上において、前記第２導電型コレクタ層と電気的に接続されるようにして形成されたコレクタ電極層とを具え、
前記第２導電型コレクタ層の、前記電界緩和構造の側に位置する端部が、前記第２導電型ベース層の、前記電界緩和構造の側に位置する端部から、前記第１導電型ベース層の厚さに相当する距離以上内方に位置することを特徴とする、縦型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型半導体装置、特に縦型絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、単にＩＧＢＴと称する）に関する。
【背景技術】
【０００２】
絶縁ゲート型の高耐圧半導体装置としてのＩＧＢＴは、ゲート駆動が電圧制御であるためにゲート回路が構成しやすく、インバータやスイッチング電源等のパワーエレクトロニクス分野で広く利用されている。特に、ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えたパワーデバイスである。
【０００３】
一般にＩＧＢＴにおいては、主電流の流れる実効部（チップ中央部）と、その周辺部（チップ終端部）とに分かれる。ＩＧＢＴチップ内に上記実効部のみであると周辺部の表面電界や内部電界の上昇により絶縁破壊や低電圧アバランシェ降伏などが生じてしまう。そのため、ＩＧＢＴを本来的なＩＧＢＴ（トランジスタ）として機能する実効部（チップ中央部）と、上述した表面電界を緩和するような電界緩和構造を設けた電界緩和部（チップ終端部）とに分割して、その耐圧を向上させるような試みがなされている。
【０００４】
たとえば、特許文献１には、ＩＧＢＴを構成するｎ型ベース層の表面部分にｐ型不純物が注入されたリサーフ層を形成し、前記表面電荷を分散させて前記ＩＧＢＴの耐圧を向上させる試みがなされている。また、特許文献２には、ＩＧＢＴを構成するｎ型ベース層の表面部分にｐ型不純物が注入された複数のガードリングを形成し、前記表面電荷を分散させて前記ＩＧＢＴの耐圧を向上させる試みがなされている。
【０００５】
しかしながら、上述のように耐圧を向上させたＩＧＢＴにおいても、例えばコレクター側から注入されるホールは、全面に広がって分布する。このため、前記ＩＧＢＴをオフ状態にした場合において、前記ｎ型ベース層中に形成された空乏層が実効部下部において前記ｎ型ベース層の下側に位置するｎ型バッファ層と接触してしまい、オフした後の電圧及び電流が安定せずに振動してしまうような場合があった。その結果、上記ＩＧＢＴはオフした後においても、上記振動に起因した電磁ノイズなどが発生し、前記ＩＧＢＴに接続されたその他の素子及び機器に対してのノイズ源となってしまい、前記ＩＧＢＴを含むデバイス全体の良好な状態での駆動を妨げる要因となっていた。最悪の場合はインバータの破壊まで至る。
【０００６】
一方、上記のような振動を抑制するためには、例えばｎ型ベース層の厚さを増大することによってある程度対処することができるが、この場合は、ｎ型ベース層の厚さが増大してしまうことによって、上記ＩＧＢＴを駆動させた際の電力ロスを増大させる要因となっていた。
【０００７】
また、内部に蓄積されたキャリアによって変化する電界強度が所定の電界強度よりも大きくなると、いわゆるアバランシェが生じてしまい、所望の耐圧を達成できない要因となる。
【特許文献１】特開平０８−２８８５２４号
【特許文献１】特開２００１−２１７４２０号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、所望の耐圧を維持しつつ、ターンオン後の導通状態における電力ロスを抑制するとともに、ターンオフ以降における電力ロス並びに電磁ノイズの影響をも効果的に低減した縦型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１導電型ベース層と、前記第１導電型ベース層の、一方の主面の表面部分において選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の、前記第１導電型ベース層と相対向する側の表面部分において選択的に形成された第１導電型エミッタ層と、前記第１導電型ベース層の、前記一方の主面の前記表面部分において、前記第２導電型ベース層の外周部に選択的に形成された電界緩和構造と、少なくとも前記第２導電型ベース層とゲート絶縁膜を介して隣接するようにして形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型エミッタ層と電気的に接続されるようにして形成されたエミッタ電極と、第１導電型ベース層の他方の主面上に形成された第１導電型バッファ層と、前記第１導電型バッファ層の、前記第１導電型ベース層と相対向する側の表面部分において、前記電界緩和構造の直下に位置する領域を除いて選択的に形成された第２導電型コレクタ層と、前記第１導電型バッファ層の、前記第１導電型ベース層と相対向する主面上において、前記第２導電型コレクタ層と電気的に接続されるようにして形成されたコレクタ電極層を具え、前記第２導電型コレクタ層の、前記電界緩和構造の側に位置する端部が、前記第２導電型ベース層の、前記電界緩和構造の側に位置する端部から、前記第１導電型ベース層の厚さに相当する距離以上内方に位置することを特徴とする、縦型半導体装置に関する。
【００１０】
また、本発明の他の態様は、第１導電型ベース層と、前記第１導電型ベース層の、一方の主面の表面部分において選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の、前記第１導電型ベース層と相対向する側の表面部分において選択的に形成された第１導電型エミッタ層と、前記第１導電型ベース層の、前記一方の主面の前記表面部分において、前記第２導電型ベース層の外周部に選択的に形成された電界緩和構造と、少なくとも前記第２導電型ベース層とゲート絶縁膜を介して隣接するようにして形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型エミッタ層と電気的に接続されるようにして形成されたエミッタ電極と第１導電型ベース層の他方の主面上に形成された第１導電型バッファ層と、前記第１導電型バッファ層の、前記第１導電型ベース層と相対向する側の主面上に形成された第２導電型コレクタ層と、前記第２導電型コレクタ層の、前記第１導電型バッファ層と相対向する主面上において、前記第２導電型コレクタ層と電気的に接続されるようにして形成されたコレクタ電極層とを具え、前記ゲート電極は、前記電界緩和構造側に位置する周辺ゲート電極と、前記電界緩和構造に対し、前記周辺ゲート電極から内方に位置する中央ゲート電極とに分割され、前記周辺ゲート電極に対して、前記中央ゲート電極に対してよりも高速の制御信号を印加するように構成したことを特徴とする、縦型半導体装置に関する。
【発明の効果】
【００１１】
本発明によれば、ターンオン後の導通状態における電力ロスを抑制するとともに、ターンオフ以降における電力ロスをも抑制し、さらには電磁ノイズの影響をも効果的に除去した縦型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の具体的な実施形態について説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態における縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の構成を示す断面図である。
【００１４】
図１に示すＩＧＢＴ１０は、ｎ型ベース層（第１導電型ベース層）１１と、ｎ型ベース層１１の、一方の主面の表面部分において選択的に形成されたｐ型ベース層（第２導電型ベース層）１２と、ｐ型ベース層１２の、ｎ型ベース層１１と相対向する側の表面部分において選択的に形成されたｎ型エミッタ層（第１導電型エミッタ層）１３とを含んでいる。また、ｎ型エミッタ層１３及びｐ型ベース層１２を貫通して、ｎ型ベース層１１に至るような溝内にはゲート絶縁膜１４を介してゲート電極１５が形成されている。さらに、ゲート電極１５の上方には、ｐ型ベース層１２及びｎ型エミッタ層１３と電気的に接続するようにして、エミッタ電極１６が形成されている。
【００１５】
また、ｎ型ベース層１１の他方の主面上にはｎ型バッファ層（第１導電型バッファ層）１７が形成されており、このｎ型バッファ層１７の、ｎ型ベース層１１と相対向する側の表面部分にはｐ型コレクタ層（第２導電型コレクタ層）１８が選択的に形成されており、このｐ型コレクタ層１８と電気的に接続されるようにしてコレクタ電極１９が形成されている。
【００１６】
ｎ型ベース層１１、ｐ型ベース層１２、ｎ型エミッタ層１３、ゲート電極１５（及びゲート絶縁膜１４）、エミッタ電極１６、ｎ型バッファ層１７、ｐ型コレクタ層１８及びコレクタ電極１９は、ＩＧＢＴ１０において実際のトランジスタ駆動を生ぜしめる実効部２０として機能する。なお、実効部２０は、本来的なＩＧＢＴとしての機能（例えば、ＩＧＢＴの主電流が流れる）を奏し、ＩＧＢＴ１０を構成するチップの中心側に位置する。
【００１７】
一方、ｎ型ベース層１１の、前記一方の主面の前記表面部分においては、ｐ型ベース層１２と隣接する領域において、ｐ型ベース層１２から外方に向けて複数のガードリング２５が設けられている。このカードリング２５は、例えばｎ型ベース層１１中に選択的にｐ型の不純物が注入されることによって形成されている。このようなガードリング２５は、上述したＩＧＢＴ１０の実効部２０をトランジスタとして駆動（オンオフ）させた場合に、かかる領域に負荷される電界を緩和させる機能を奏し、いわゆる電界緩和構造として機能する。
【００１８】
なお、本実施形態では、ガードリング２５の下方には、ＩＧＢＴ１０の実効部２０を構成するｐ型コレクタ層１８及びコレクタ電極１９は形成されていない。したがって、ｎ型ベース層１１、ｎ型バッファ層１７、及びガードリング２５によって、ＩＧＢＴ１０の電界緩和部３０が構成される。なお、電界緩和部３０は、ＩＧＢＴ１０を構成するチップの終端側に位置する。
【００１９】
また、電界緩和部３０の最外側には、ｎ+型ストッパー層２７が形成されており、ＩＧＢＴ１０（チップ）の端部での導通が生じないようにしている。
【００２０】
本実施形態においては、上述したように、実効部２０が本来的なＩＧＢＴとしての機能を奏するが、加えてｐ型コレクタ層１８及びコレクタ電極１９がＩＧＢＴ１０を構成する実効部２０においてのみ形成されている。したがって、ＩＧＢＴ１０の実効部２０においては、ｐ型コレクタ層１８からｎ型ベース層１１中に比較的多量のホールが注入されるようになり、多量のキャリアが存在するようになる。
【００２１】
一方、電界緩和部３０は本来的にＩＧＢＴとしての機能を奏しないとともに、ｐ型コレクタ層１８及びコレクタ電極１９を有していない。したがって、電界緩和部３０においては、ｐ型コレクタ層１８からｎ型ベース層１１中に対してホール注入が行われないので、極少量のキャリアしか存在しない。
【００２２】
このように、ＩＧＢＴ１０の実効部２０では、比較的多量のキャリアを有するようになるので、ＩＧＢＴ１０をオフさせた場合においても、空乏層はごく狭い領域においてのみ形成されるようになる。一方、ＩＧＢＴ１０の電界緩和部３０では、空乏層はほとんど形成されないか、形成されるとしても、横方向に延在するようになる。したがって、本実施形態のＩＧＢＴ１０では、オフした後において、空乏層がｎ型バッファ層１７に接触するようなことがないので、オフ後のＩＧＢＴ１０から発せられる電圧波形及び電流波形が振動するようなことがなくなる。したがって、このような振動に伴う電磁ノイズの発生を抑制することができるようになる。
【００２３】
また、上記のように、ＩＧＢＴ１０の実効部２０及び電界緩和部３０のいずれにおいても、空乏層の形成領域は狭い範囲内に制限されるようになるので、ｎ型ベース層１１の厚さｔを例えば２００μｍ程度まで低減することができる。したがって、ＩＧＢＴ１０をオンさせて、電流をコレクタ電極１９からエミッタ電極１６に向けて縦方向に流した際の電力ロス、すなわちオン後の導通状態での電力ロスを抑制することができる。
【００２４】
また、一般のＩＧＢＴでは、内部で生成する電界強度が所定の臨界電界強度を超えて大きくなるとアバランシェが生じ、オフした後も比較的大きな電圧及び電流が残存してしまい、電力ロスに繋がってしまう。さらに、本実施形態のように、電界緩和構造を有するようなＩＧＢＴにおいて、上記臨界電界強度は、本来的なＩＧＢＴとして機能する実効部よりも電界緩和構造を有する電界緩和部において小さくなる。したがって、上述したアバランシェは、ＩＧＢＴの実効部よりも電界緩和部においてより顕著に生じる可能性が高い。
【００２５】
しかしながら、本実施形態においては、上述したように、ＩＧＢＴ１０の電界緩和部３０では、極僅かのキャリアしか有しないので、かかる部分での電界強度も極小さいものとなる。したがって、例えば電界緩和部３０におけるアバランシェの臨界電界強度が小さくても、電界緩和部３０で形成される電界の強度が前記臨界電界強度を超えることはほとんどない。結果として、本実施形態におけるＩＧＢＴ１０においては、特に電界緩和部３０でのアバランシェを効果的に抑制することができるので、かかるアバランシェに伴う電力ロス、すなわちオフ後の非導通状態での電力ロスを抑制することができる。
【００２６】
換言すれば、本実施形態のＩＧＢＴ１０によれば、ターンオン後の導通状態における電力ロスを抑制するとともに、ターンオフ後の非導通状態における電力ロスをも抑制し、さらには電磁ノイズの影響をも効果的に除去した縦型半導体装置を提供することができる。
【００２７】
なお、本実施形態では、コレクタ電極１９を実効部２０内にのみに形成するようにしているが、ｐ型コレクタ層１８を実効部２０内に形成しさえすれば、コレクタ電極１９は、電界緩和部３０内に延在するように形成しても良い。但し、本実施形態に示すように、コレクタ電極１９を実効部２０内にのみ形成するようにすれば、上述した作用効果をより顕著に奏することができる。
【００２８】
また、ｐ型コレクタ層１８は、ＩＧＢＴ１０の実効部２０内に存在すれば、上述したような作用効果を奏することができるが、電界緩和部３０の側に位置する端部１８Ａが、ｐ型ベース層１２の、電界緩和部３０の側に位置する端部１２Ａから、ｎ型ベース層１１の厚さｔに相当する距離以上（距離ｄ）で内方に位置することが好ましい。これによって、上述した作用効果をより顕著に奏することができるようになる。
【００２９】
（第２の実施形態）
図２は、第２の実施形態における縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の構成を示す断面図であり、図３は、前記ＩＧＢＴの上平面である。
【００３０】
図２に示すＩＧＢＴ４０は、ｎ型ベース層（第１導電型ベース層）４１と、ｎ型ベース層４１の、一方の主面の表面部分において選択的に形成されたｐ型ベース層（第２導電型ベース層）４２と、ｐ型ベース層４２の、ｎ型ベース層４１と相対向する側の表面部分において選択的に形成されたｎ型エミッタ層（第１導電型エミッタ層）４３とを含んでいる。また、ｎ型エミッタ層４３及びｐ型ベース層４２を貫通して、ｎ型ベース層４１に至るような溝内にはゲート絶縁膜４４を介してゲート電極４５が形成されている。さらに、ゲート電極４５の上方には、ｐ型ベース層４２及びｎ型エミッタ層４３と電気的に接続するようにして、エミッタ電極４６が形成されている。
【００３１】
また、ｎ型ベース層４１の他方の主面上にはｎ型バッファ層（第１導電型バッファ層）４７が形成されており、このｎ型バッファ層４７の、ｎ型ベース層１１と相対向する側の主面上にはｐ型コレクタ層（第２導電型コレクタ層）４８が形成されており、このｐ型コレクタ層４８と電気的に接続されるようにしてコレクタ電極４９が形成されている。
【００３２】
ｎ型ベース層４１、ｐ型ベース層４２、ｎ型エミッタ層４３、ゲート電極４５（及びゲート絶縁膜４４）、エミッタ電極４６、ｎ型バッファ層４７、ｐ型コレクタ層４８及びコレクタ電極４９は、ＩＧＢＴ４０において実際のトランジスタ駆動を生ぜしめる実効部５０として機能する。なお、実効部５０は、本来的なＩＧＢＴとしての機能（例えば、ＩＧＢＴの主電流が流れる）を奏し、ＩＧＢＴ４０を構成するチップの中心側に位置する。
【００３３】
一方、ｎ型ベース層４１の、前記一方の主面の前記表面部分においては、ｐ型ベース層４２と隣接する領域において、ｐ型ベース層４２から外方に向けて複数のガードリング５５が設けられている。このカードリング５５は、例えばｎ型ベース層１１中に選択的にｐ型の不純物が注入されることによって形成されており、いわゆる電界緩和構造として機能する。
【００３４】
本実施形態では、ガードリング５５の下方には、ｐ型コレクタ層４８及びコレクタ電極４９が実効部５０から延在して形成されている。したがって、ｎ型ベース層４１、ｎ型バッファ層４７、ｐ型コレクタ層４８、コレクタ電極４９、及びガードリング５５によって、ＩＧＢＴ４０の電界緩和部６０が構成される。なお、電界緩和部６０は、ＩＧＢＴ４０を構成するチップの終端側に位置する。
【００３５】
また、電界緩和部６０の最外側には、ｎ+型ストッパー層５７が形成されており、ＩＧＢＴ１０（チップ）の端部での導通が生じないようにしている。
【００３６】
さらに、本実施形態では、ゲート電極４５を電界緩和部６０側に位置する周辺ゲート電極４５Ａと、電界緩和部６０に対し、周辺ゲート電極４５Ａから内方に位置する中央ゲート電極４５Ｂとに分割している。図３に示すように、周辺ゲート電極４５Ａ及び中央ゲート電極４５Ｂは、それぞれ図示しない配線によって互いに独立して設けられたゲート電極パッド７１及び７２に接続され、制御部７０から互いに異なる制御信号を受けて制御されるように構成されている。
【００３７】
具体的に、ゲート電極パッド７２には、抵抗Ｒを介して制御部７０から所定の制御信号が印加され、ゲート電極パッド７１には、制御部７０から直接的に前記制御信号が印加される。したがって、ゲート電極パッド７２には、ゲート電極パッド７１よりも前記制御信号が遅延して印加されるようになる。このため、ＩＧＢＴ４０をオフにした場合、最初に周辺ゲート電極４５Ａにオフの制御信号が印加されるようになり、その後に中央ゲート電極４５Ｂにオフの制御信号が印加されるようになる。この結果、ＩＧＢＴ４０をオフにした場合、最初に電界緩和部６０がオフとなり、その後に本来的なＩＧＢＴとして機能する実効部５０がオフとなる。
【００３８】
したがって、ＩＧＢＴとして機能する実効部５０がオフとなる際には、既に電界緩和部６０がオフとなっており、蓄積されたキャリアが再結合によって消滅しているので、上記第１の実施形態と同様に、実効部５０と比較したキャリアの量は極少なくなっている。このため、ＩＧＢＴ４０の実効部５０では、比較的多量のキャリアを有するようになって、空乏層はごく狭い領域においてのみ形成されるようになる。一方、ＩＧＢＴ４０の電界緩和部６０では、空乏層はほとんど形成されないか、形成されるとしても、横方向に延在するようになる。したがって、本実施形態のＩＧＢＴ４０では、オフした後において、空乏層がｎ型バッファ層４７に接触するようなことがないので、オフ後のＩＧＢＴ４０から発せられる電圧波形及び電流波形が振動するようなことがなくなる。したがって、このような振動に伴う電磁ノイズの発生を抑制することができるようになる。
【００３９】
また、上記のように、ＩＧＢＴ４０の実効部５０及び電界緩和部６０のいずれにおいても、空乏層の形成領域は狭い範囲内に制限されるようになるので、ｎ型ベース層４１の厚さｔを例えば２００μｍ程度まで低減することができる。したがって、ＩＧＢＴ４０をオンさせて、電流をコレクタ電極４９からエミッタ電極４６に向けて縦方向に流した際の電力ロス、すなわちオン後の導通状態での電力ロスを抑制することができる。
【００４０】
さらに、ＩＧＢＴ４０の電界緩和部６０では、極僅かのキャリアしか存在しないので、かかる部分での電界強度も極小さいものとなる。したがって、電界緩和部６０におけるアバランシェの臨界電界強度が小さくても、電界緩和部６０で形成される電界の強度が前記臨界電界強度を超えることはほとんどない。結果として、本実施形態におけるＩＧＢＴ４０においても、電界緩和部６０でのアバランシェを効果的に抑制することができるので、かかるアバランシェに伴う電力ロス、すなわちオフ後の非導通状態での電力ロスを抑制することができる。
【００４１】
換言すれば、本実施形態のＩＧＢＴ４０によれば、ターンオン後の導通状態における電力ロスを抑制するとともに、ターンオフ以降における電力ロスをも抑制し、さらには電磁ノイズの影響をも効果的に除去した縦型半導体装置を提供することができる。
【００４２】
なお、本実施形態では、制御部７０から周辺ゲート電極４５Ａが接続されたゲート電極パッド７１に対しては、抵抗を介さずに直接的に制御信号を入力するようにしているが、例えば、中央ゲート電極４５Ｂの、ゲート電極パッド７２に接続された抵抗の値が、ゲート電極パッド７１に接続された抵抗の値よりも高くなる要件を満足する限りにおいて、所定の抵抗を介在させることができる。この場合でも、制御部７０からの制御信号がゲート電極パッド７２、すなわち中央ゲート電極４５Ｂに対し、ゲート電極パッド７１、すなわち周辺ゲート電極４５Ａよりも遅延して入力されるようになり、上述した本実施形態の作用効果を享受することができる。
【００４３】
また、周辺ゲート電極４５Ａは、例えば、ゲート電極４５の電界緩和部６０側の最端部４５Ｃから、ｎ型ベース層４１の厚さｔに相当する距離で画定される領域中に位置するゲート電極とすることができる。これによって、上述した作用効果をより顕著に奏することができるようになる。
【００４４】
（第３の実施形態）
図４は、第３の実施形態における縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の構成を示す断面図である。
【００４５】
本実施形態は、上述した第１の実施形態と第２の実施形態とを結合させたものである。図４から明らかなように、本実施形態におけるＩＧＢＴ８０は、第１の実施形態におけるＩＧＢＴ１０を基本とし、このＩＧＢＴ１０におけるゲート電極１５を周辺ゲート電極１５Ａと中央ゲート電極１５Ｂとに分割し、第２の実施形態におけるＩＧＢＴ４０のように、中央ゲート電極１５Ｂに対して入力する制御信号を周辺ゲート電極１５Ａに対して入力する制御信号よりも遅延させたものである。
【００４６】
したがって、本実施形態におけるＩＧＢＴ８０は、上記第１の実施形態のＩＧＢＴ１０及び上記第２の実施形態のＩＧＢＴ４０双方の特徴を示すものである。このため、これらの相乗効果によって、ターンオフ以降のＩＧＢＴ８０から発せられる電圧波形及び電流波形が振動を防止して、電磁ノイズの発生をより効果的に抑制することができるようになるとともに、ｎ型ベース層１１の厚さをさらに低減させて導通状態での電力ロスをさらに抑制することができる。また、電界緩和部３０でのアバランシェをより効果的に抑制することができるので、かかるアバランシェに伴う電力ロス、すなわちターンオフ以降における電力ロスをより効果的に抑制することができる。
【００４７】
換言すれば、本実施形態のＩＧＢＴ８０によれば、ターンオン後の導通状態における電力ロスをより効果的に抑制するとともに、ターンオフ以降における電力ロスをも抑制し、さらには電磁ノイズの影響をもより効果的に除去した縦型半導体装置を提供することができる。
【００４８】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００４９】
例えば、上記具体例では、第１導電型をｎ型とし第２導電型をｐ型としているが、第１導電型をｐ型とし第２導電型をｎ型とすることもできる。
【００５０】
また、ＩＧＢＴの厚さ方向に溝を形成し、この溝中にゲート電極を形成してなる、いわゆるトレンチ型のＩＧＢＴについて説明したが、本発明は、前記ゲート電極をエミッタ電極上に層状に形成してなるプレーナー型のＩＧＢＴに対しても適用することができる。
【００５１】
さらに、上記具体例では、電界緩和構造としてガードリングを用いた場合についてのみ示しているが、本発明は、リサーフ（resurf）構造など、その他の電界緩和構造に対しても適用することができる。
【００５２】
また、その他のバイポーラ素子、例えばダイオードなどにも適用することができる。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態における縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の構成を示す断面図である。
【図２】第２の実施形態におけるＩＧＢＴの構成を示す断面図である。
【図３】図２に示すＩＧＢＴの上平面図である。
【図４】第４の実施形態におけるＩＧＢＴの構成を示す断面図である。
【符号の説明】
【００５４】
１０，４０，８０  縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）
１１，４１  ｎ型ベース層
１２，４２  ｐ型ベース層
１３，４３  ｎ型エミッタ層
１４，４４  ゲート絶縁膜
１５，４５  ゲート電極
１６，４６  エミッタ電極
１７，４７  ｎ型バッファ層
１８，４８  ｐ型コレクタ層
１９，４９  コレクタ電極
２０，５０  実効部
３０，６０  電界緩和部
２５，５５  ガードリング
２７，５７  ｎ+ストッパー層
【図１】
0005150195.tif 000002
【図２】
0005150195.tif 000003
【図３】
0005150195.tif 000004
【図４】
0005150195.tif 000005