(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面付近にそれぞれ形成され、可変抵抗状態を保存する複数の抵抗層と、
前記複数の抵抗層下の前記半導体基板部分にそれぞれ形成され、前記複数の抵抗層とそれぞれ連結された複数の埋め込み電極と、
隣接する前記複数の抵抗層間を連結し、隣接する前記複数の埋め込み電極を連結しないように、前記半導体基板の表面付近に形成された複数のチャネル領域と、
前記半導体基板のチャネル領域上のゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記複数の抵抗層上を横切って伸張しているゲート電極とを備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記抵抗層は、両端に印加された電圧により、その抵抗状態が変わる物質を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記抵抗層は、Ｎｂ２Ｏ５、ＣｒドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＺｎＯ、ＴｉＯ２及びＨｆＯからなる群から選択された少なくとも一つをそれぞれ含むことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記ゲート絶縁膜は、前記複数の抵抗層上を横切るように伸張していることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記複数の埋め込み電極とそれぞれ連結された複数のビットラインを、前記半導体基板上にさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記複数のビットラインは、前記ゲート電極と異なる方向に伸張していることを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項７】
前記複数のビットラインは、前記ゲート電極上に層間絶縁膜を介在して形成されたことを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項８】
前記複数の埋め込み電極は、前記半導体基板の一部分を不純物でドーピングしてそれぞれ形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記半導体基板は、第１導電型の不純物でドーピングされ、前記複数の埋め込み電極は、第２導電型の不純物でドーピングしてそれぞれ形成されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記半導体基板は、臨界電圧以上が印加された場合にのみ、電気伝導性を表す金属・絶縁膜転移物質から形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記複数の埋め込み電極は、金属層または金属シリサイド層を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
ゲート、ソース及びドレインを含む制御素子と、
一端が前記制御素子のソースに連結され、可変抵抗状態を保存することができる第１抵抗ノードと、
一端が前記制御素子のドレインに連結され、可変抵抗状態を保存することができる第２抵抗ノードをそれぞれ備え、マトリックス状に配列された複数の単位セルと、
前記複数の単位セルのうち、同じ行に配列された単位セルの前記制御素子のゲートに共通に連結されるように、複数の行に配置された複数のワードラインと、
前記複数の単位セルのうち、隣接する２列に配列された単位セルの隣接する前記第１抵抗ノードの他の端及び前記第２抵抗ノードの他の端に共通に連結されるように、複数の列に配列された複数のビットラインとを備え、
前記第１抵抗ノード及び第２抵抗ノードは、両端に印加された電圧により、その抵抗状態が変わる物質を有することを特徴とする不揮発性メモリ素子。
【請求項１３】
前記第１抵抗ノード及び第２抵抗ノードは、Ｎｂ２Ｏ５、ＣｒドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＺｎＯ、ＴｉＯ２及びＨｆＯからなる群から選択された少なくとも一つをそれぞれ含むことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記制御素子は、ＭＯＳ電界効果トランジスタであることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
前記複数の単位セルのうち、同じ行に配列された隣接した２単位セルの隣接した前記第１抵抗ノードの他の端及び前記第２抵抗ノードの他の端は、互いに直接連結されたことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１６】
複数の単位層構造が複数の層に積層され、前記複数の単位層構造のそれぞれは、
半導体基板と、
前記半導体基板の表面付近にそれぞれ形成され、可変抵抗状態を保存する複数の抵抗層と、
前記複数の抵抗層下の前記半導体基板部分にそれぞれ形成され、前記複数の抵抗層とそれぞれ連結された複数の埋め込み電極と、
隣接する前記複数の抵抗層間を連結し、隣接する前記複数の埋め込み電極を連結しないように、前記半導体基板の表面付近に形成された複数のチャネル領域と、
前記半導体基板のチャネル領域上のゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記複数の抵抗層上を横切って伸張しているゲート電極とを備えることを特徴とする不揮発性メモリ素子。
【請求項１７】
前記複数の単位層構造それぞれの前記抵抗層は、両端に印加された電圧により、その抵抗状態が変わることを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項１８】
前記複数の単位層構造それぞれの前記抵抗層は、Ｎｂ２Ｏ５、ＣｒドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＺｎＯ、ＴｉＯ２及びＨｆＯからなる群から選択された少なくとも一つをそれぞれ含むことを特徴とする請求項１７に記載の不揮発性メモリ素子。
【請求項１９】
前記複数の単位層構造のうち、第１層の単位層構造の前記半導体基板は、シリコンウェーハを有し、第２層以上の単位層構造の前記半導体基板は、金属・絶縁体転移物質を有することを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項２０】
前記複数の単位層構造の前記半導体基板は互いに連結され、前記複数の単位層構造の前記ゲート電極は、互いに連結されたことを特徴とする請求項１６に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に抵抗ノードを利用した不揮発性メモリ素子、その動作方法及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子、例えば、相変化メモリ（ＰＲＡＭ）素子または抵抗メモリ（ＲＲＡＭ）素子は、抵抗ノードの可変抵抗状態を利用して動作する。最近、高容量のデータ処理を要する半導体製品の増加で、このような不揮発性メモリ素子の集積度の増大または動作ビットの増加が要求されている。例えば、マルチ・ビットで動作可能な不揮発性メモリ素子に対する必要性が増大している。
【０００３】
一方、不揮発性メモリ素子は、前述のように、高容量化されると共に、高速度化されている。すなわち、高容量のデータを処理するためには、速いデータ処理速度が要求されている。従って、不揮発性メモリ素子の動作速度の増加、例えば、フラッシュメモリ素子でのようなブロック消去（block erasing）またはフラッシュ・イレーズ（flash erasing）特性が要求されている。
【０００４】
また、不揮発性メモリ素子の集積度の増大により、動作電流を減少させるための努力が行われている。しかし、抵抗ノードを利用した不揮発性メモリ素子は、比較的高い動作電流を必要としている。動作電流の減少は、抵抗ノードの可変抵抗状態に影響を及ぼしうる。従って、従来の不揮発性メモリ素子は、動作電流を減少させるにおいて、その限界を有している。
【０００５】
例えば、ＰＲＡＭは、相変化抵抗体の結晶状態の変化による抵抗変化を利用してデータを保存する。しかし、ＰＲＡＭの結晶状態を変化させるためには、高い電流密度が必要であり、これにより動作電流が高まるという問題がある。このような動作電流の増大は、短チャネル効果（short channel effect）を誘発し、ＰＲＡＭの集積度の上昇に障害になりうる。従って、相変化抵抗体の結晶状態の変化領域を減少させ、少ない動作電流で高い電流密度を得ようとする努力が行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明が解決しようとする技術的課題は、前述の問題点を克服するためのものであり、低い動作電流、高集積化及び高速度化を提供できる不揮発性メモリ素子を提供するところにある。
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の高速度の動作方法を提供するところにある。
本発明が解決しようとするさらに他の技術的課題は、前記不揮発性メモリ素子の経済的な製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一様態による不揮発性メモリ素子は、半導体基板を備える。可変抵抗状態を保存する複数の抵抗層は、前記半導体基板の表面付近にそれぞれ形成される。複数の埋め込み電極（buried electrode）は、前記複数の抵抗層下の前記半導体基板部分にそれぞれ形成され、前記複数の抵抗層とそれぞれ連結される。複数のチャネル領域は、隣接する前記複数の抵抗層間を連結し、隣接する前記複数の下部電極を連結しないように、前記半導体基板の表面付近に形成される。ゲート絶縁膜は、前記半導体基板のチャネル領域上に提供される。そして、ゲート電極は、前記ゲート絶縁膜上に形成され、前記複数の抵抗層上を横切って伸張している。
【０００８】
前記本発明の一例で、前記抵抗層は、両端に印加された電圧により、その抵抗状態が変わる物質を有することができる。さらに、前記抵抗層は、Ｎｂ２Ｏ５、ＣｒドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＺｎＯ、ＴｉＯ２及びＨｆＯからなる群から選択された少なくとも一つをそれぞれ含むことができる。
前記本発明の他の例で、前記不揮発性メモリ素子は、前記複数の埋め込み電極とそれぞれ連結された複数のビットラインを前記半導体基板上にさらに備えることができる。
【０００９】
前記技術的課題を達成するための本発明の他の様態による不揮発性メモリ素子は、複数の層に積層された複数の単位層構造を含む。前記複数の単位層構造のそれぞれは、半導体基板と、前記半導体基板の表面付近にそれぞれ形成され、可変抵抗状態を保存する複数の抵抗層と、前記複数の抵抗層下の前記半導体基板部分にそれぞれ形成され、前記複数の抵抗層とそれぞれ連結された複数の埋め込み電極と、隣接する前記複数の抵抗層間を連結し、隣接する前記複数の下部電極を連結しないように、前記半導体基板の表面付近に形成された複数のチャネル領域と、前記半導体基板のチャネル領域上のゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記複数の抵抗層上を横切って伸張しているゲート電極とを備える。
【００１０】
前記技術的課題を達成するための本発明のさらに他の様態による不揮発性メモリ素子は、マトリックス状に配列された複数の単位セルを含む。前記複数の単位セルは、ゲート、ソース及びドレインを含む制御素子と、一端が前記制御素子のソースに連結され、可変抵抗状態を保存することができる第１抵抗ノードと、一端が前記制御素子のドレインに連結され、可変抵抗状態を保存することができる第２抵抗ノードとをそれぞれ備える。複数のワードラインは、前記複数の単位セルのうち、同じ行に配列された単位セルの前記制御素子のゲートに共通に連結されるように、複数の行に配置される。そして、複数のビットラインは、前記複数の単位セルのうち、隣接する２列に配列された単位セルの隣接する前記第１抵抗ノードの他の端及び前記第２抵抗ノードの他の端に共通に連結されるように、複数の列に配列される。
【００１１】
前記他の技術的課題を達成するための本発明の一様態による不揮発性メモリ素子の動作方法は、前記不揮発性メモリ素子を利用する。プログラム段階で、前記複数の抵抗層のうち、隣接する２つの抵抗層にデータを保存する。そして、フラッシュ・イレーズ段階で、前記複数の抵抗層のうち、所定数の抵抗層に保存されたデータを同時に消す。
前記本発明の一例で、前記フラッシュ・イレーズ段階は、前記ゲート電極にターンオン電圧を印加する段階と、前記所定数の抵抗層のうち、両エッジにある２つの抵抗層に連結された埋め込み電極間に、イレーズ電圧を印加する段階とを含むことができる。
【００１２】
前記さらに他の技術的課題を達成するための本発明による不揮発性メモリ素子の製造方法は、次の段階を含む。半導体基板の表面付近に複数のチャネル領域を限定する。前記複数のチャネル領域間の前記半導体基板内に、前記複数のチャネル領域より深く複数の埋め込み電極を形成する。前記複数の埋め込み電極上に、前記複数のチャネル領域の端部と連結されるように、可変抵抗状態を保存する複数の抵抗層をそれぞれ形成する。前記半導体基板のチャネル領域上にゲート絶縁膜を形成する。そして、前記ゲート絶縁膜上に、前記複数の抵抗層上を横切って伸張しているゲート電極を形成する。
【発明の効果】
【００１３】
本発明による不揮発性メモリ素子は、抵抗層とチャネル領域との接触面積を非常に小さくできる。従って、少ない動作電流で相変化領域に相変化に必要なだけの電流密度を供給できる。例えば、リセット電流を従来よりも１／１０以下ほどに減少させることができる。
また、本発明による不揮発性メモリ素子は、高い集積度を有することができる。すなわち、従来には、制御素子と電極構造とが別途に平行して形成されたが、本発明による不揮発性メモリ素子は、制御素子と電極構造とが統合された構造を有する。
【００１４】
また、本発明の実施形態による不揮発性メモリ素子の動作方法は、高速度のフラッシュ・イレーズ速度を有する。従って、不揮発性メモリ素子の動作速度が速まりうる。
また、本発明の実施形態による不揮発性メモリ素子の製造方法は、制御素子と電極構造とを同時に形成できる。従って、製造段階で高コストを占めるフォトリソグラフィ段階の数を減らすことができ、その結果、製造コストを減らすことができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することにより、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態に具現され、単に本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に明らかにするために提供されるものである。図面での構成要素は、説明の便宜のためにその大きさが誇張されていることがある。
【００１６】
本発明の実施形態による不揮発性メモリ素子は、抵抗ノードまたは抵抗層を利用してデータを保存することができる。従って、本発明の実施形態による不揮発性メモリ素子は、その抵抗ノードまたは抵抗層の種類により、他の名称で呼ばれることもある。例えば、本発明の実施形態による不揮発性メモリ素子は、ＰＲＡＭ素子またはＲＲＡＭ素子を含むことができるが、本発明の範囲は、このような名称に制限されるものではない。
【００１７】
図１は、本発明の一実施形態による不揮発性メモリ素子の配置を示す回路図である。
図１を参照すれば、不揮発性メモリ素子は、マトリックスに配列された複数の単位セルＣ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ３１，Ｃ３２，Ｃ３３を備える。単位セルＣ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ３１，Ｃ３２，Ｃ３３は、複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４及び複数のワードラインＷＬ１，ＷＬ２，ＷＬ３によって限定され、制御素子ＣＴ、第１抵抗ノードＲ１及び第２抵抗ノードＲ２をそれぞれ備える。
【００１８】
制御素子ＣＴは、ゲートＧ、ソースＳ及びドレインＤを有することができる。第１抵抗ノードＲ１は、その一端が制御素子ＣＴのソースＳに連結され、第２抵抗ノードＲ２は、その一端が制御素子ＣＴのドレインＤに連結されうる。複数のワードラインＷＬ１，ＷＬ２，ＷＬ３は、互いに異なる行に配列され、対応する行の制御素子ＣＴのゲートＧに共通に連結されうる。複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、互いに異なる列に配列され、隣接する第１抵抗ノードＲ１及び第２抵抗ノードＲ２に共通に連結される。
【００１９】
例えば、第１ワードラインＷＬ１は、第１行に配列された単位セルＣ１１，Ｃ１２，Ｃ１３の制御素子ＣＴのゲートＧに共通に連結されるように、第１行に配列されうる。第２ワードラインＷＬ２及び第３ワードラインＷＬ３も、第１ワードラインＷＬ１と類似の方法でそれぞれ第２行及び第３行にそれぞれ配列されうる。
【００２０】
また、第１ビットラインＢＬ１は、第１列に配列された単位セルＣ１１，Ｃ２１，Ｃ３１の第１抵抗ノードＲ１の他の端に共通に連結されうる。第２ビットラインＢＬ２は、第１列に配列された単位セルＣ１１，Ｃ２１，Ｃ３１の第２抵抗ノードＲ２の他の端及び第２列に配列された単位セルＣ１２，Ｃ２２，Ｃ３２の第１抵抗ノードＲ１の他の端に共通に連結されうる。第３ビットラインＢＬ３及び第４ビットラインＢＬ４にも、第１ビットラインＢＬ１及び第２ビットラインＢＬ２と類似の原理が適用されうる。
【００２１】
制御素子ＣＴは、スイッチング素子として動作し、例えば、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を含むことができる。ゲートＧは、ソースＳ及びドレインＤ間の電気的な連結を制御できる。例えば、ゲートＧにターンオン電圧が印加されれば、ソースＳ及びドレインＤは、電気的に連結されうる。ソースＳ及びドレインＤは、電流の流れによって便宜的に付けられた名称であるだけであり、互いに入れ替わって呼ばれることもあることは自明である。
【００２２】
第１抵抗ノードＲ１及び第２抵抗ノードＲ２は、可変抵抗状態を保存することができ、このような可変抵抗状態は、データビットとして保存されうる。例えば、抵抗ノードＲ１，Ｒ２は、低抵抗状態と高抵抗状態とを有することができ、このような低抵抗状態及び高抵抗状態は、それぞれデータ「０」または「１」に対応できる。
【００２３】
例えば、抵抗ノードＲ１，Ｒ２は、両端に印加された電圧により、その抵抗状態が変わる物質を有することができ、例えば、Ｎｂ２Ｏ５、ＣｒドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＺｎＯ、ＴｉＯ２及びＨｆＯからなる群から選択された少なくとも一つをそれぞれ含むことができる。例えば、ＧＳＴは、その結晶状態の変化によってその抵抗が変わるという点でＰＲＡＭに利用できる。他の例として、Ｎｂ２Ｏ５、ＣｒドーピングされたＳｒＴｉＯ３、ＮｉＯまたはＺｎＯは、結晶状態の変化なしにその抵抗が変わるという点でＲＲＡＭ素子に利用できる。
【００２４】
図４を参照し、ＲＲＡＭ素子に利用される抵抗ノードの電圧・電流特性を例示的にさらに詳細に説明する。図４は、抵抗ノードとして、ＮｉＯを例にしたものであり、抵抗層の物質によっては、他の形のグラフが形成されることもある。ただし、印加された電圧によって抵抗が変わりうるという点では共通する。
【００２５】
図４を参照すれば、抵抗ノードに初期電圧が印加されれば（経路(Ｐ)１０）、セット電圧、例えば、ＮｉＯの場合、４．５Ｖまでは電流がほとんど流れない。すなわち、抵抗ノードは、高い抵抗値を示す（リセット状態）。しかし、セット電圧を超えれば、電流が急激に増加する。一旦、セット電圧以上の電圧が加えられた後、再び０から電圧を印加すれば（Ｐ２０）、高い電流が流れる。すなわち、抵抗ノードは、低い抵抗値を示す（セット状態）。しかし、またリセット電圧以上に電圧が増加すれば、電流は急激に減少する（Ｐ３０）。すなわち、抵抗ノードの抵抗が再びリセット状態の高い抵抗値に還元される。以後、セット電圧に至るまで電圧を続けて増加させれば（Ｐ４０）、初期リセット状態と同じ経路を示す。
【００２６】
すなわち、抵抗ノードは、臨界電圧、例えば、セット電圧またはリセット電圧を境界に比抵抗（resistivity）が変わり、このような比抵抗変化は、印加電圧がなくなった後でも、一定範囲の電圧区間内では維持される。従って、抵抗ノードは、不揮発性メモリ素子の記録媒体として利用できる。
【００２７】
図４の抵抗ノードについての説明は、ＲＲＡＭ素子に利用されるものを例として説明し、ＰＲＡＭに利用される抵抗ノードは、他の方式で抵抗変化を経ることができる。ＰＲＡＭに利用される抵抗ノードは、相変化抵抗体と呼ばれ、このような相変化抵抗体の抵抗変化特性は、該当技術分野で当業者に周知であるので、その詳細な説明は省略する。
【００２８】
一方、前述の単位セルＣ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ３１，Ｃ３２，Ｃ３３の数は例示的なものであり、該当技術分野での当業者により適切に変形されうるということは自明である。これにより、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４及びワードラインＷＬ１，ＷＬ２，ＷＬ３の数も変形されうる。また、前述の説明での行及び列は例示的なものである。さらに、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４及びワードラインＷＬ１，ＷＬ２，ＷＬ３が行または列に配列されるといって、必ずしも直線に配列される必要のないことは自明である。
【００２９】
図２は、本発明の一実施形態による不揮発性メモリ素子の構造を示す概略的な斜視図であり、図３は、図２の不揮発性メモリ素子の断面図である。図２及び図３の不揮発性メモリ素子の構造は、図１の不揮発性メモリ素子の回路配置に対応し、重複される説明は省略する。
【００３０】
図３を参照すれば、不揮発性メモリ素子は、半導体基板１０２を備える。ただし、図２には、説明の便宜のために半導体基板１０２が図示されていない。半導体基板１０２は、シリコン（Ｓｉ）ウェーハ、ゲルマニウム（Ｇｅ）ウェーハ、または金属・絶縁体転移（ＭＩＴ：Metal-Insulator Transition）物質を有することができる。例えば、金属・絶縁体転移物質は、遷移金属酸化物、例えばＶ２Ｏ５、ＴｉＯｘを含むことができる。このような金属・絶縁体転移物質は、所定の臨界電圧以上の電圧が印加されれば、絶縁体から金属に変化しうる。このような金属・絶縁体転移物質は、後述のように、多層半導体素子を形成するのに利用されうる。
【００３１】
図２及び図３を共に参照すれば、可変抵抗状態を保存することができる複数の抵抗層１２２，１２４，１２６，１２８は、半導体基板１０２の表面付近にそれぞれ形成される。複数の埋め込み電極１１２，１１４，１１６，１１８は、抵抗層１２２，１２４，１２６，１２８下の半導体基板１０２部分にそれぞれ形成される。複数のチャネル領域１０４は、抵抗層１２２，１２４，１２６，１２８の隣接する二つの間をそれぞれ連結するように、半導体基板１０２の表面付近に形成される。ゲート絶縁膜１３０は、チャネル領域１０４に形成され、選択的に抵抗層１２２，１２４，１２６，１２８を横切って伸張できる。ゲート電極１３２は、ゲート絶縁膜１３０上に形成され、抵抗層１２２，１２４，１２６，１２８を横切って伸張できる。選択的に、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が半導体基板１０２上にさらに形成されうる。
【００３２】
埋め込み電極１１２，１１４，１１６，１１８は、半導体基板１０２内に埋没された形態に提供されうる。埋め込み電極１１２，１１４，１１６，１１８は、図１でのソースＳまたはドレインＤに対応しうる。すなわち、埋め込み電極１１２，１１４，１１６，１１８は、順にソースＳ及びドレインＤと呼ばれることもある。埋め込み電極１１２，１１４，１１６，１１８は、その位置上の配置により下部電極と呼ばれることもある。
【００３３】
例えば、埋め込み電極１１２，１１４，１１６，１１８は、半導体基板１０２に不純物をドーピングして形成されうる。その場合、半導体基板１０２が第１導電型の不純物でドーピングされた場合、埋め込み電極１１２，１１４，１１６，１１８は、第２導電型の不純物にドーピングされうる。これにより、埋め込み電極１１２，１１４，１１６，１１８及び半導体基板１０２は、ダイオード接合を形成できる。第１導電型及び第２導電型は、ｎ型及びｐ型からそれぞれ選択されたいずれか一つでありうる。
【００３４】
他の例で、埋め込み電極１１２，１１４，１１６，１１８は、金属層または金属シリサイド層を含むことができる。その場合、埋め込み電極１１２，１１４，１１６，１１８は、半導体基板１０２とショットキー（Schottky）接合を形成できる。このようなショットキー接合により、埋め込み電極１１２，１１４，１１６，１１８及び半導体基板１０２間の電流の流れは、整流特性を有することができる。
【００３５】
複数の抵抗層１２２，１２４，１２６，１２８は、図１の抵抗ノードＲ１，Ｒ２に対応しうる。例えば、抵抗層１２２，１２４，１２６，１２８それぞれは、図１の第１抵抗ノードＲ１及び第２抵抗ノードＲ２が直接連結された構造を有する。すなわち、抵抗層１２２，１２４，１２６，１２８の左側部分は、第２抵抗ノードＲ２に対応し、抵抗層１２２，１２４，１２６，１２８の右側部分は、第１抵抗ノードＲ１に対応しうる。たとえ図３で、抵抗層１２２，１２４，１２６，１２８が半導体基板１０２の表面までと形成されているとしても、さらに突出しうるということは自明である。抵抗層１２２，１２４，１２６，１２８の説明は、図１の抵抗ノードＲ１，Ｒ２の説明を参照できるので、その重複された説明は省略する。
【００３６】
複数のチャネル領域１０４は、抵抗層１２２，１２４，１２６，１２８間に配置され、抵抗層１２２，１２４，１２６，１２８を連結する役割を行う。チャネル領域１０４は、ターンオン状態で、導電層として機能するために、１つの電極の役割を行える。例えば、チャネル領域１０４は、第１抵抗層１１２及び第２抵抗層１２４の共通上部電極になりうる。ただし、チャネル領域１０４は、埋め込み電極１１２，１１４，１１６，１１８を通じてのみパワーを印加されることができるために、独立的な電極として動作できない。
【００３７】
ゲート絶縁膜１３０は、ゲート電極１３２をチャネル領域１０４と絶縁させる役割を行える。さらに、ゲート絶縁膜１３０が抵抗層１１２，１１４，１１６，１１８上にさらに伸張していることにより、抵抗層１１２，１１４，１１６，１１８をゲート電極１３２とさらに絶縁させる役割を行える。ゲート絶縁膜１３０の厚さは、動作電圧によって適切に選択され、図２及び図３は、誇張して図示されている。ゲート電極１３２は、図１のゲートＧに対応する。例えば、ゲート電極１３２は、導電性物質、例えば、ポリシリコン層、または金属層を含むことができる。
【００３８】
ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、層間絶縁膜１６０を介在してゲート電極１３２上に形成される。ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、プラグ１３５を介して埋め込み電極１１２，１１４，１１６，１１８それぞれと連結される。例えば、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、ゲート電極１３２の伸張方向とは異なる方向、例えば、埋め込み電極１１２，１１４，１１６，１１８と平行した方向に伸張できる。例えば、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、金属層を含むことができる。
【００３９】
前述の不揮発性メモリ素子は、次のような構造的な長所を有することができる。
第一に、抵抗層１１２，１１４，１１６，１１８とチャネル領域１０４との接触面積を非常に小さくできる。例えば、抵抗層１１２，１１４，１１６，１１８が相変化抵抗体を含む場合、チャネル領域１０４と接触する付近でだけ相変化が起こるために、相変化領域を減少させることができ、電流密度を大きく増加させることができる。従って、少ない動作電流で相変化領域に、相変化に必要なだけの電流密度を供給できる。従来のＰＲＡＭで、相変化領域の大きさは、１０３ｎｍ２ないし１０４ｎｍ２近辺である。しかし、本発明の実施形態で、チャネル領域１０４は、約１ｎｍ−２ｎｍの厚さと１００ｎｍほどの幅を有することができるので、１００ｎｍ２−２００ｎｍ２ほどの面積を有することができる。従って、従来よりも、相変化領域の大きさを大幅に縮少させることができるので、動作電流、例えば、リセット電流をおよそ１／１０以下に減少させることができる。
【００４０】
第二に、不揮発性メモリ素子の集積度を高めることができる。すなわち、従来においては、制御素子と電極構造とが別途に平行に形成されたが、本発明による不揮発性メモリ素子は、制御素子と電極構造とが統合された構造を有する。すなわち、チャネル領域１０４が上部電極の役割を果たし、抵抗層１２２，１２４，１２６，１２８が他の導電層を介在させずにチャネル領域１０４と直接接触する。従って、従来の制御素子の形成面積で、全体不揮発性メモリ素子を形成でき、その結果、集積度が高まりうる。
【００４１】
以下、前述の不揮発性メモリ素子の動作特性を説明する。
図５は、本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す回路図であり、図６は、本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す断面図である。
【００４２】
図５を参照すれば、プログラム動作で、選択された２単位セルＣ２１，Ｃ２３の抵抗ノードＲ１，Ｒ２にデータが保存される。例えば、第２ワードラインＷＬ２にターンオン電圧を印加し、第２列に配列された単位セルＣ２１，Ｃ２２，Ｃ２３の制御素子ＣＴをいずれもターンオンさせる。そして、第１ビットラインＢＬ１及び第２ビットラインＢＬ２間、並びに第３ビットラインＢＬ３及び第４ビットラインＢＬ４間に、プログラム電圧を印加することにより、選択された単位セルＣ２１，Ｃ２３に第１電流Ｉ１及び第２電流Ｉ２の流れをそれぞれ誘導する。これにより、選択された単位セルＣ２１，Ｃ２３の抵抗ノードＲ１，Ｒ２の抵抗状態が変化しうる。このようなプログラム電圧は、抵抗ノードＲ１，Ｒ２の種類によって適切に選択されうる。
【００４３】
図６を参照すれば、第１ビットラインＢＬ１及び第２ビットラインＢＬ２間に、第１電流Ｉ１が誘導されることにより、第１抵抗層１２２の右側部分、及び第２抵抗層１２４の左側部分の抵抗状態が変化しうる。同様に、第３ビットラインＢＬ３及び第４ビットラインＢＬ４間に、第２電流Ｉ２が誘導されることにより、第３抵抗層１２６の右側部分、及び第４抵抗層１２８の左側部分の抵抗状態が変化しうる。
【００４４】
隣接するビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のうち、二つに順次にプログラム電圧を印加することにより、前述のプログラム動作を全体的に、または選択的に行うことができる。
図７は、本発明の一実施形態による不揮発性メモリ素子のフラッシュ・イレーズ動作を示す回路図であり、図８は、本発明の一実施形態による不揮発性メモリ素子のフラッシュ・イレーズ動作を示す断面図である。
【００４５】
図７を参照すれば、フラッシュ・イレーズ動作で、第２列に配列された複数の単位セルＣ２１，Ｃ２２，Ｃ２３の抵抗ノードＲ１，Ｒ２に保存されたデータが一時に消されうる。図７には、３つの単位セルＣ２１，Ｃ２２，Ｃ２３が図示されているが、さらに多くの単位セルのデータが一度に消されることもある。
さらに具体的に見れば、第２ワードラインＷＬ２にターンオン電圧を印加し、第２列に配列された単位セルＣ２１，Ｃ２２，Ｃ２３の制御素子ＣＴをいずれもターンオンさせる。次に、第２列に配列された単位セルＣ２１，Ｃ２２，Ｃ２３のエッジに配列された第１ビットラインＢＬ１及び第４ビットラインＢＬ４間にイレーズ電圧を印加する。これにより、第２列に配列された単位セルＣ２１，Ｃ２２，Ｃ２３に第３電流Ｉ３が誘導され、その結果、第１抵抗ノードＲ１及び第２抵抗ノードＲ２に保存されたデータが消されうる。イレーズ電圧は、消そうとするデータの単位セルの数に比例する。この場合、低い動作電流で複数の単位セルＣ２１，Ｃ２２，Ｃ２３のデータを一度に消すことができる。
【００４６】
図８を参照すれば、第１ビットラインＢＬ１及び第４ビットラインＢＬ４間に、第３電流Ｉ３が誘導されることにより、抵抗層１２２，１２４，１２６，１２８に保存されたデータがいずれも一度に消されうる。
前述の本発明の実施形態による不揮発性メモリ素子の動作方法は、高速度のフラッシュ・イレーズ速度を有する。従って、不揮発性メモリ素子の動作速度が速めることができる。
【００４７】
一方、本発明の他の実施形態で、不揮発性メモリ素子は、マルチ・ビットで動作されることもある。その場合、第１抵抗ノード（図５のＲ１）及び第２抵抗ノード（図５のＲ２）にプログラム状態を異にすることにより、マルチ・ビット動作を具現できる。例えば、第１ビットラインＢＬ１及び第２ビットラインＢＬ２間の電流方向を変え、第１抵抗ノードＲ１及び第２抵抗ノードＲ２のプログラム状態を異にすることができる。
【００４８】
図９は、本発明の他の実施形態による不揮発性メモリ素子の構造を示す斜視図である。図９の不揮発性メモリ素子は、図２及び図３の不揮発性メモリ素子を単位層構造とするとき、複数個の単位層構造を積層した構造を有する。従って、図９の不揮発性メモリ素子で、単位層の構造は、図２及び図３の説明を参照でき、重複する説明は省略する。
【００４９】
図９を参照すれば、複数の単位層構造１００ａ，１００ｂ，１００ｃ，１００ｄが順に積層されている。第１単位層構造１００ａの半導体基板１０２ａは、シリコンウェーハまたはゲルマニウムウェーハを含むことができる。一方、第２単位層構造ないし第４単位層構造１００ｂ，１００ｃ，１００ｄの半導体基板１０２ｂ，１０２ｃ，１０２ｄは、金属・絶縁体転移物質をそれぞれ含むことができる。これにより、第２半導体基板ないし第４層の半導体基板１０２ｂ，１０２ｃ，１０２ｄを物質膜蒸着法を利用して容易に形成できる。半導体基板１０２ａ，１０２ｂ，１０２ｃ，１０２ｄは、絶縁膜１３５により互いに絶縁されうる。
【００５０】
このような単位層構造１００ａ，１００ｂ，１００ｃ，１００ｄの積層構造は、一般的な単層構造に比べて高い集積度を有することができる。さらに、単位層構造１００ａ，１００ｂ，１００ｃ，１００ｄのチャネル領域１０４を互いに連結してゲート電極１３２を互いに連結し、同じ面積の半導体基板１０２ａ上に形成される単位セルの数を実質的に増やすこともできる。
【００５１】
図１０ないし図１５は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
図１０を参照すれば、半導体基板表面付近に予備チャネル領域１０４’を形成する。次に、半導体基板１０２上に、半導体基板の所定部分１５２を露出するマスクパターン１５０を形成する。例えば、シリコン酸化膜（図示せず）を形成した後、フォトリソグラフィ及びエッチング技術を利用し、マスクパターン１５０を形成できる。
【００５２】
図１１を参照すれば、マスクパターン１５０から露出された半導体基板部分（図１０の１５２）をエッチングし、複数のトレンチ１５５を形成する。例えば、マスクパターン１５０をエッチング保護膜とし、ドライエッチングを利用してトレンチ１５５を形成できる。これにより、予備チャネル領域１０４’は分離され、複数のチャネル領域１０４を定義する。
【００５３】
図１２を参照すれば、トレンチ１５５の底付近にチャネル領域より深く導電層（図示せず）を形成することにより、複数の埋め込み電極１１２，１１４を形成する。例えば、トレンチ１５５の底付近の半導体基板１０２に、不純物をドーピングして導電層を形成できる。他の例として、トレンチ１５５の底付近の半導体基板１０２上に、金属層または金属シリサイド層を形成して導電層を形成できる。その場合、チャネル領域を露出するトレンチ１５５の側壁付近に、金属層または金属シリサイド層が形成されないように、導電層の形成前にトレンチ１５５側壁にスペーサ絶縁膜（図示せず）を形成することもある。
【００５４】
図１３を参照すれば、埋め込み電極１１２，１１４上に、複数の抵抗層１２２，１２４を形成する。抵抗層１２２，１２４は、チャネル領域の端部と連結されるように形成される。例えば、トレンチ１５５を埋め込むように、埋め込み電極１１２，１１４上に抵抗層物質を形成し、これを平坦化することにより、抵抗層１２２，１２４を形成できる。
【００５５】
図１４を参照すれば、半導体基板１０２上にゲート絶縁膜１３０を形成する。例えば、ゲート絶縁膜１３０は、チャネル領域上に形成され、抵抗層１２２，１２４を横切って伸張されうる。
次に、ゲート絶縁膜１３０上にゲート電極１３２を形成する。ゲート電極１３２は、抵抗層１２２，１２４を横切って伸張でき、複数のラインにパターニングされうる。
図１５を参照すれば、ゲート電極１３２上に層間絶縁膜１６０を形成する。例えば、層間絶縁膜１６０は、シリコン酸化膜またはシリコン窒化膜を含むことができる。次に、層間絶縁膜１６０上に、複数のビットラインＢＬ１，ＢＬ２を形成する。例えば、ビットラインＢＬ１，ＢＬ２は、ゲート電極１３２とは異なる方向、例えば、埋め込み電極１１２，１１４と平行した方向に伸張されうる。さらに具体的に見れば、金属層（図示せず）を層間絶縁膜１６０上に形成した後、これをパターニングすることにより、ビットラインＢＬ１，ＢＬ２を形成できる。
【００５６】
このような不揮発性メモリ素子の製造方法は、制御素子と電極構造とを同時に形成できる。従って、製造段階で高いコストを占めるフォトリソグラフィ段階の数を減らすことができ、その結果、製造コストを減らすことができる。また、前述の不揮発性メモリ素子の製造方法は、従来の製造技術をそのまま利用できる。従って、本発明の実施形態による不揮発性メモリ素子の製造方法は高い経済性を有することができる。
【００５７】
発明の特定実施形態についての以上の説明は、例示及び説明することを目的に提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で該当分野で当業者により、前記実施形態を組み合わせて実施するなど、多様な多くの修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００５８】
本発明の不揮発性メモリ素子、その動作方法、及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態による不揮発性メモリ素子の配置を示す回路図である。
【図２】本発明の一実施形態による不揮発性メモリ素子の構造を示す概略的な斜視図である。
【図３】図２の不揮発性メモリ素子の断面図である。
【図４】本発明の一実施形態による不揮発性メモリ素子の抵抗ノードの例示的な電圧・電流特性を示すグラフである。
【図５】本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す回路図である。
【図６】本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す断面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子のフラッシュ・イレーズ動作を示す回路図である。
【図８】本発明の一実施形態による不揮発性メモリ素子のフラッシュ・イレーズ動作を示す断面図である。
【図９】本発明の他の実施形態による不揮発性メモリ素子の構造を示す斜視図である。そして
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１２】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１３】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１４】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１５】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００６０】
１００ａ    第１単位層構造
１００ｂ    第２単位層構造
１００ｃ    第３単位層構造
１００ｄ    第４単位層構造
１０２    半導体基板
１０２ａ    第１単位層構造の半導体基板
１０２ｂ    第２単位層構造の半導体基板
１０２ｃ    第３単位層構造の半導体基板
１０２ｄ     第４単位層構造の半導体基板
１０４    チャネル領域
１０４’    予備チャネル領域
１１２，１１４，１１６，１１８    埋め込み電極
１２２，１２４，１２６，１２８    抵抗層
１３０    ゲート絶縁膜
１３２    ゲート電極
１３５    絶縁膜
１５０    マスクパターン
１５２    半導体基板の一定部分
１５５    トレンチ
１６０    層間絶縁膜
ＢＬ１    第１ビットライン
ＢＬ２    第２ビットライン
ＢＬ３    第３ビットライン
ＢＬ４    第４ビットライン
Ｃ１１〜Ｃ３３    単位セル
ＣＴ    制御素子
Ｄ    ドレイン
Ｇ    ゲート
Ｉ１    第１電流
Ｉ２    第２電流
Ｉ３    第３電流
Ｒ１    第１抵抗ノード
Ｒ２    第２抵抗ノード
Ｓ    ソース 
ＷＬ１，ＷＬ２，ＷＬ３    ワードライン
【図１】
0005160116.tif 000002
【図２】
0005160116.tif 000003
【図３】
0005160116.tif 000004
【図４】
0005160116.tif 000005
【図５】
0005160116.tif 000006
【図６】
0005160116.tif 000007
【図７】
0005160116.tif 000008
【図８】
0005160116.tif 000009
【図９】
0005160116.tif 000010
【図１０】
0005160116.tif 000011
【図１１】
0005160116.tif 000012
【図１２】
0005160116.tif 000013
【図１３】
0005160116.tif 000014
【図１４】
0005160116.tif 000015
【図１５】
0005160116.tif 000016