(57)【特許請求の範囲】
【請求項１】
制御電極の電位に応じて第１電極及び第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを複数有し、前記各メモリセルにおける前記第１電極及び前記第２電極が直列にそれぞれ接続され、前記制御電極がワード線にそれぞれ接続された複数のメモリセル行と、
前記直列に接続されたメモリセル間の接続点を列方向に接続する複数の列線と、
前記列線の電位レベル又は前記列線に流れる電流を検知して前記メモリセルの記憶内容を読み出す増幅手段と、
同一の前記メモリセル行で少なくとも１つの選択された第１の前記列線を前記増幅手段に接続する接続手段と、
前記選択された第１の列線に接続された読出し対象となる第１の前記メモリセルにおける他方の接続点に接続された第２の前記列線に対して第１の電位を供給する第１の電位供給手段と、
前記第１の列線に接続された第２の前記メモリセルにおける他方の接続点に接続された第３の前記列線に対して第２の電位を供給する第２の電位供給手段と、
を備えた半導体記憶装置において、
前記選択された第１の列線の電位レベルは、前記第２の電位と等しく、
且つ、前記ワード線の電位と、前記選択された第１の列線の電位レベルとの差分が、前記メモリセルの閾値電圧よりも小さく設定されていることを特徴とする半導体記憶装置。
【請求項２】
前記複数の列線には、
前記第１の電位供給手段と、前記第２の電位又は前記増幅手段に接続可能な結合手段とが、前記複数のメモリセル行を挟んで設けられていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のメモリセル行をそれぞれ有する複数の第１のメモリセルアレイブロックを有し、
前記第１の電位供給手段と、前記第２の電位又は前記増幅手段に接続可能な結合手段と、の間に、前記複数の第１のメモリセルアレイブロックが縦続接続されていることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記複数のメモリセル行をそれぞれ有する複数の第２のメモリセルアレイブロックを有し、
前記第１の電位供給手段と、前記第２の電位又は前記増幅手段に接続可能な結合手段と、の間に、前記複数の第２のメモリセルアレイブロックが並列に接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性のメモリセルにより構成される半導体記憶装置における読み出し技術、特に、メモリセルアレイの電圧印加技術方法に関するものであり、読み出し特性面での安定動作と品質向上を同時に実現するものである。
【背景技術】
【０００２】
従来、読み出し方向で２種類のデータを１つのメモリセルに保持できる不揮発性のメモリセル（以下、これを「多値メモリセル」という。）をマトリクス状に配列したメモリセルアレイを備えたフラッシュメモリ等の半導体記憶装置に関する技術が、例えば、次の文献等に開示されている。
【０００３】
【特許文献１】特開２００５−３４６７５５号公報
【特許文献２】特開２００６−３０９８１１号公報
【０００４】
図１０は、前記特許文献１に記載された従来の半導体記憶装置におけるメモリセルアレイの構成例を示す回路図である。
【０００５】
この半導体記憶装置におけるメモリセルアレイは、複数のサブブロックＳＢＫ（＝ＳＢＫ１，ＳＢＫ２，・・・）を有し、例えば、あるサブブロックＳＢＫ１には、複数のドレインセレクタ１（＝１−０〜１−７）が設けられ、他のサブブロックＢＬＫ２には、複数のドレインセレクタ１（＝１−８〜１−１０，・・・）が設けられている。各ドレインセレクタ１は、例えば、Ｎチャネル型ＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）で構成され、これらの各ソースが共通電源線ＣＯＭに接続され、各ゲートにドレインセレクト線ＤＳ（＝ＤＳＡ〜ＤＳＨ）がそれぞれ接続され、各ドレインにビット線ＢＬ（＝ＢＬ７（ｉ−１）〜ＢＬ６（ｉ），ＢＬ７（ｉ）〜ＢＬ１（ｉ＋１），・・・）の一端がそれぞれ接続されている。複数のビット線ＢＬには、これと交叉する複数のワード線ＷＬ（＝ＷＬ（０）〜ＷＬ（Ｎ））が配置されている。
【０００６】
サブブロックＳＢＫ１の各ビット線ＢＬ（＝ＢＬ７（ｉ−１）〜ＢＬ６（ｉ））間には、双方向で異なる２つのデータを記憶可能な複数の多値メモリセル２（＝２−０〜２−５０，２−１〜２−５１，・・・，２−６〜２−５６）のソース・ドレインが接続され、他のサブブロックＳＢＫ２の各ビット線ＢＬ（＝ＢＬ７（ｉ）〜ＢＬ１（ｉ＋１），・・・）間にも、複数の多値メモリセル２（＝２−７〜２−５７，２−８〜２−５８，２−９〜２−５９，・・・）のソース・ドレインが接続されている。これらの各メモリセル２のゲートは、ワード線ＷＬにそれぞれ接続されている。
【０００７】
サブブロックＢＬＫ１内の各ビット線ＢＬ（＝ＢＬ７（ｉ−１）〜ＢＬ６（ｉ））の他端には、ＮＭＯＳからなるソースセレクタ３（＝３−１１，３−１〜３−７）のソースがそれぞれ接続され、更に、サブブロックＢＬＫ２内の各ビット線ＢＬ（＝ＢＬ７（ｉ）〜ＢＬ１（ｉ＋１），・・・）の他端にも、ＮＭＯＳからなるソースセレクタ３（＝３−８〜３−１０，・・・）のソースがそれぞれ接続されている。これらの各ソースセレクタ３のゲートには、ソースセレクト線ＳＡ（＝ＳＳＡ〜ＳＳＤ）がそれぞれ接続されている。
【０００８】
複数のソースセレクタ３のドレインには、２個一対の複数対のＮＭＯＳ４・４（＝４−５・４−０，４−１・４−２，４−３・４−４，・・・）からなる１つのマルチプレクサＭＰＸのソースがそれぞれ接続されている。マルチプレクサＭＰＸ内の各対のＮＭＯＳ４・４（＝４−５・４−０，４−１・４−２，４−３・４−４，・・・）のゲートには、カラム選択線Ｙ（＝Ｙ（ｉ−１）〜Ｙ（ｉ＋１），・・・）がそれぞれ接続され、更に、奇数番目のＮＭＯＳ４（＝４−５，４−１，４−３，・・・）のドレインに、センスアンプ５−０が接続され、偶数番目のＮＭＯＳ４（＝４−０，４−２，４−４，・・・）のドレインに、センスアンプ５−１が接続されている。
【０００９】
図１１（ａ）〜（ｃ）は、図１０中における２ビット対応の多値メモリセル２の構造を示す模式的な断面図であり、同図（ａ）は書き込みの動作原理を示す図、同図（ｂ）は読み出しの動作原理を示す図、及び、同図（ｃ）は消去の動作原理を示す図である。
【００１０】
この多値メモリセル２は、ＭＯＳＦＥＴ構造の不揮発性メモリセルであって、半導体基板内に形成されたＰウェル領域２ａを有し、この表面にゲート絶縁膜２ｂを介してゲート２ｃが形成されている。ゲート２ｃの側壁には、窒化膜によるメモリ機能体２ｄ，２ｅが形成されている。Ｐウェル領域２ａの表面には、一部がメモリ機能体２ｄ，２ｅの下側に達するように、Ｎ型の拡散領域２ｆ，２ｇが形成されている。この拡散領域２ｆ，２ｇは、印加する電圧により、ソース又はドレインとなるように切り替えて使用される。
【００１１】
図１１（ａ）に示す書き込み動作では、例えば、次のようにして、メモリ機能体２ｄ，２ｅに電子を注入して書き込みを行う。左側のメモリ機能体２ｄに書き込みを行うためには、右側の拡散領域２ｇをソースに、左側の拡散領域２ｆをドレインとする。拡散領域２ｇ及びＰウェル領域２ａに０Ｖ、拡散領域２ｆとゲート２ｃに＋５Ｖを印加する。これにより、反転層２ｈが拡散領域２ｇから伸びるが、拡散領域２ｆに達することなくピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域２ｆまで高電界によって加速され、いわゆるホットエレクトロンとなる。このホットエレクトロンが、メモリ機能体２ｄに注入されることにより、書き込みが行われる。右側のメモリ機能体２ｅ近傍では、ホットエレクトロンが発生しないため、書き込みは行われない。これに対し、右側のメモリ機能体２ｅに書き込みを行うためには、左側の拡散領域２ｆをソースとし、右側の拡散領域２ｇをドレインとする。
【００１２】
図１１（ｂ）に示す読み出し動作では、例えば、次のようにして読み出しを行う。左側のメモリ機能体２ｄに記憶されたデータを読み出す場合、左側の拡散領域２ｆをソースに、右側の拡散領域２ｇをドレインとし、メモリセル２を動作させる。拡散領域２ｆ及びＰウェル領域２ａに０Ｖ、拡散領域２ｇに＋１．８Ｖ、ゲート２ｃに＋２Ｖを印加する。この時、メモリ機能体２ｄに電子が蓄積されていない場合には、ドレイン電流が流れやすい。これに対し、メモリ機能体２ｄに電子が蓄積されている場合は、このメモリ機能体２ｄの近傍で反転層が形成されにくいので、ドレイン電流が流れにくい。そのため、ドレイン電流を検出することにより、メモリ機能体２ｄの記憶データを読み出すことができる。右側のメモリ機能体２ｅに記憶されたデータを読み出す場合は、右側の拡散領域２ｇをソースに、左側の拡散領域２ｆをドレインとし、メモリセル２を動作させる。
【００１３】
図１１（ｃ）に示す消去動作では、例えば、次のようにして消去を行う。左側のメモリ機能体２ｄに記憶されたデータを消去する場合は、左側の拡散領域２ｆに正電圧（例えば、＋５Ｖ）、Ｐウェル領域２ａに０Ｖを印加して、この拡散領域２ｆとＰウェル領域２ａとのＰＮ接合に逆方向バイアスをかけ、更に、ゲート２ｃに負電圧（例えば、−５Ｖ）を印加する。拡散領域２ｇには、０Ｖを印加する。これにより、ＰＮ接合のうちゲート２ｃ付近では、負電圧が印加されたゲートの影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰウェル領域２ａ側にホットホールが発生する。このホットホールが負の電位を持つゲート２ｃ方向に引き込まれ、メモリ機能体２ｄにホール注入が行われて、このメモリ機能体２ｄの消去が行われる。右側のメモリ機能体２ｅに記憶されたデータを消去する場合は、拡散領域２ｇ，２ｆの電位を入れ替えればよい。
【００１４】
このように、２ビット対応の多値メモリセル２では、ゲート２ｃの左右の側壁にメモリ機能体２ｄ，２ｅを形成し、これらの２つのメモリ機能体２ｄ，２ｅに対応して形成された左右の拡散領域２ｆ，２ｇを、ソース又はドレインとなるように切り替えて使用することにより、２ビットのデータを記憶することができる。
【００１５】
図１２は、図１０のメモリセルアレイにおいて、例えば、メモリセル２−４２を左から右へ、同時にメモリセル２−４７を右から左へ読み出す際の電圧印加状態を示す選択状態説明図である。更に、図１３は、図１２において選択ワード線ＷＬ上のメモリセル２だけを抜き出して電流の流れうる経路を示す干渉電流説明図である。
【００１６】
図１２において、ワード線ＷＬ（Ｎ−１）が選択（論理“１”）されるのと同時に、ドレインセレクト線ＤＳＡ及びＤＳＣが選択（“１”）され、ドレインセレクタ１−０，１−２，１−８，１−１０がオン（ＯＮ）する。同時にソースセレクト線ＳＳＣが選択（“１”）され、ソースセレクタ３−３，３−７がオンする。同時にカラム選択線Ｙ（ｉ）が選択（“１”）されることにより、マルチプレクサＭＰＸ内のＮＭＯＳ４−１，４−２がオンする。
【００１７】
これにより、メモリセル２−４２がオンする場合、ドレインセレクタ１−２、及びメモリセル２−４２を通して、共通電源線ＣＯＭから電流がビット線ＢＬ２（ｉ）に流れ、ソースセレクタ３−３及びマルチプレクサＭＰＸ内のＮＭＯＳ４−１を通して、センスアンプ５−０に電流が流れ込み、論理“１”と判定される。メモリセル２−４２がオフ（ＯＦＦ）する場合は、このメモリセル２−４２が遮断されることで、ビット線ＢＬ２（ｉ）に十分な電流が流れ込まず、センスアンプ５−０は論理“０”と判定する。
【００１８】
同様に、メモリセル２−４７がオンする場合、ドレインセレクタ１−８、及びメモリセル２−４７を通して、共通電源線ＣＯＭから電流がビット線ＢＬ６（ｉ）に流れ、ソースセレクタ３−７及びマルチプレクサＭＰＸ内のＮＭＯＳ４−２を通して、センスアンプ５−１に電流が流れ込み、“１”と判定される。メモリセル２−４７がオフする場合は、メモリセル２−４７が遮断されることで、ビット線ＢＬ６（ｉ）に十分な電流が流れ込まず、センスアンプ５−１は“０”と判定する。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図１２に示される従来の半導体記憶装置における電圧印加方法は、選択されたワード線ＷＬ（Ｎ−１）上の他のメモリセル２−４０，２−４１，２−４３〜２−４６，２−４８，２−４９，・・・、特にデータが“１”（オン状態）のメモリセルを介した漏れ電流（干渉電流）の、読み出し動作に与える影響を最小限にしつつ、メモリセルアレイ面積の増加を可能な限り抑えることを目的としている。しかしながら、この手法においても、干渉電流の影響は完全には無くならないので、以下のような課題があった。
【００２０】
図１３は、図１２において選択ワード線上のメモリセルだけを抜き出して電流の流れうる経路を示す干渉電流説明図である。
【００２１】
図１３において、仮にメモリセル２−４２を左から右に読み出す際のデータが“０”（オフ状態）で、メモリセル２−４７を右から左に読み出す際のデータが“１”（オン状態）であって、且つ、これらの間に存在するメモリセル２−４３〜２−４６が左右どちらの方向でも“１”（オン状態）であった場合（オン抵抗成分が最小となる場合）に、電流がドレインセレクタ１−８からメモリセル２−４７を介してビット線ＢＬ６（ｉ）に流れ込むだけでなく、メモリセル２−４３〜２−４６を通してビット線ＢＬ２（ｉ）にも電流が僅かながら流れ込む。このメモリセル２−４２〜２−４６を通して流れ込む干渉電流の影響で、読み出し速度が低下したり、あるいはセンスアンプ５−０から見た場合の閾値電流が上昇したように見えてしまう。この現象は、電源電圧及びタイミングという観点で、少なからずアクセスタイム（即ち、アクセスマージン）の悪化を招くことになる。
【００２２】
このように、従来の半導体記憶装置において、選択されたワード線ＷＬ上の別のメモリセル２に流れる干渉電流が、高速読み出しや動作マージンに悪影響を及ぼすという問題がある。特に、このような事象は、メモリセル２の１方向当たり１ビット分のデータを記憶する方式ではほとんど無視できても、１方向当たり２ビット以上のデータを記憶させる多値メモリセル２を用いたメモリセルアレイには無視できない課題である。
【００２３】
このような課題を解決するために、特許文献１の技術を利用することが考えられる。
この特許文献１には、主ビット線（メインビット線）と副ビット線（サブビット線）を備えてなる階層ビット線方式のメモリセルアレイ構造を採用した仮想接地線方式のメモリセルアレイを備えた半導体記憶装置において、メインビット線の配線容量のばらつきを抑えて高速読み出しを可能にする技術が記載されている。
【００２４】
階層ビット線方式は、例えば、大容量半導体記憶装置に対して、これらのメモリセルアレイに記憶されたデータを高速に読み出す方式である。階層ビット線方式のメモリセルアレイでは、メモリセルアレイを列（カラム）方向に複数のサブブロックに分割し、各サブブロックのビット線をサブビット線とし、各サブブロックのサブビット線を、サブブロック選択トランジスタを介して複数本まとめてメインビット線に接続して構成され、メモリセルの選択に係るビット線の選択は、メインビット線を選択し、選択されたメインビット線に接続するサブビット線をサブブロック選択トランジスタにより選択することで行われる。
【００２５】
特に、特許文献１の図６及び段落０００４〜０００９には、干渉電流に対応する迂回排出電流が生じるのを防止するために、選択メモリセルが属するサブブロックに隣接したサブブロックのサブビット線に充電電位を供給することが開示されている。
【００２６】
しかし、この特許文献１の技術では、読み出しを行うメモリセルのソース及びドレインにメインビット線を使用しているので、干渉電流をなくすためにかけるバイアスは、更にその隣のメインビット線を使用するしかなく、結果として、読み出しに使用するサブビット線とバイアスをかけるメインビット線との間にフローティングとなるビット線ができ、このビット線が充電されるまでは干渉電流が流れるという不都合がある。このような不都合があるため、この特許文献１の技術を用いて前記課題を解決することが困難である。
【００２７】
本発明は、メモリセルアレイのバイアス条件を工夫することで、従来の課題である干渉電流を無くして高速・安定動作を実現し、更に、本発明を応用することで、メモリセル１方向当たり２ビット以上の読み出し動作を実現することも可能とする半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明の半導体記憶装置は、制御電極の電位に応じて第１電極及び第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを複数有し、前記各メモリセルにおける前記第１電極及び前記第２電極が直列にそれぞれ接続され、前記制御電極がワード線にそれぞれ接続された複数のメモリセル行と、前記直列に接続されたメモリセル間の接続点を列方向に接続する複数の列線と、前記列線の電位レベル又は前記列線に流れる電流を検知して前記メモリセルの記憶内容を読み出す増幅手段と、同一の前記メモリセル行で少なくとも１つの選択された第１の前記列線を前記増幅手段に接続する接続手段と、前記選択された第１の列線に接続された読出し対象となる第１の前記メモリセルにおける他方の接続点に接続された第２の前記列線に対して第１の電位を供給する第１の電位供給手段と、前記第１の列線に接続された第２の前記メモリセルにおける他方の接続点に接続された第３の前記列線に対して第２の電位を供給する第２の電位供給手段と、を備えた半導体記憶装置において、前記選択された第１の列線の電位レベルは、前記第２の電位と等しく、且つ、前記ワード線の電位と、前記選択された第１の列線の電位レベルとの差分が、前記メモリセルの閾値電圧よりも小さく設定されていることを特徴とする。
【発明の効果】
【００３０】
本発明の半導体記憶装置によれば、メモリセルアレイのバイアス条件を工夫し、選択された第１の列線の電位レベルを第２の電位と等しくし、且つ、ワード線の電位と、選択された第１の列線の電位レベルとの差分を、メモリセルの閾値電圧よりも小さく設定することで、干渉電流を無くし、高速・安定動作が可能になる。ひいては、メモリセルにおける閾値電圧のレベル数等を変えることにより、メモリセル１方向当たり２ビット以上の読み出し動作が実現可能となる。
【発明を実施するための最良の形態】
【００３２】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００３３】
本実施例１では、メモリセルアレイのバイアス条件を工夫することで、従来の課題である干渉電流を無くし、高速・安定動作を実現しようとするものである。更に、本実施例１を応用することで、メモリセル１方向当たり２ビット以上の読み出し動作を実現することも可能となる。
【００３４】
（実施例１の構成）
図１は、本発明の実施例１の半導体記憶装置におけるメモリセルアレイの基本構成例を示す回路図である。
【００３５】
この半導体記憶装置におけるメモリセルアレイは、第１のマルチプレクサＭＰＸＡと第２のマルチプレクサＭＰＸＢとの間に、複数の副メモリセルアレイブロック（例えば、サブブロック）ＳＢＫ（＝ＳＢＫ０，ＳＢＫ１，ＳＢＫ２，・・・）が行（ロウ）方向に配置され、そのマルチプレクサＭＰＸＢに増幅手段（例えば、センスアンプ（ＳＡ））１６が接続されている。
【００３６】
第１のマルチプレクサＭＰＸＡは、複数のＮＭＯＳ１０（＝１０−０〜１０−２，・・・）を有し、これらの各ＮＭＯＳ１０のソースが共通電源線ＶＰＣに共通に接続され、ゲートがカラム選択線ＰＹ（＝ＰＹ（ｉ），ＰＹ（ｉ＋１），ＰＹ（ｉ−１），・・・）にそれぞれ接続され、ドレインがサブブロックＳＢＫ（＝ＳＢＫ０，ＳＢＫ１，ＳＢＫ２，・・・）にそれぞれ接続されている。第２のマルチプレクサＭＰＸＢは、複数のＮＭＯＳ１１（＝１１−０〜１１−２，・・・）を有し、これらの各ＮＭＯＳ１１のソースが共通ノードＲＭＸを介してセンスアンプ１６に共通に接続され、ゲートがカラム選択線ＲＹ（＝ＲＹ（ｉ），ＲＹ（ｉ＋１），ＲＹ（ｉ−１），・・・）にそれぞれ接続され、ドレインが各サブブロックＳＢＫにそれぞれ接続されている。
【００３７】
複数のサブブロックＳＢＫのうち、例えば、サブブロックＳＢＫ０には、ＮＭＯＳからなる複数のプリチャージセレクタ１２（＝１２−１０，・・・）が設けられ、サブブロックＳＢＫ１には、ＮＭＯＳからなる複数のプリチャージセレクタ１２（＝１２−０〜１２−７，・・・）が設けられ、更に、サブブロックＳＢＫ２には、ＮＭＯＳからなる複数のプリチャージセレクタ１２（＝１２−８，１２−９，・・・）が設けられている。
【００３８】
サブブロックＳＢＫ０内の各プリチャージセレクタ１２（＝１２−１０，・・・）は、ソースがマルチプレクサＭＰＸＡ内のＮＭＯＳ１０−２のドレインに共通に接続され、ゲートが各プリチャージセレクト線ＰＳ（＝ＰＳ０７〜ＰＳ００）にそれぞれ接続され、ドレインがカラム方向に配置された各列線（例えば、ビット線）ＢＬ（＝ＢＬ７（ｉ−１），・・・）の一端にそれぞれ接続されている。サブブロックＳＢＫ１内の各プリチャージセレクタ１２−０〜１２−７は、ソースがマルチプレクサＭＰＸＡ内のＮＭＯＳ１０−０のドレインに共通に接続され、ゲートが各プリチャージセレクト線ＰＳ（＝ＰＳ００〜ＰＳ０７）にそれぞれ接続され、ドレインがカラム方向に配置された各ビット線ＢＬ（＝ＢＬ０（ｉ）〜ＢＬ７（ｉ））の一端にそれぞれ接続されている。更に、サブブロックＳＢＫ２内の各プリチャージセレクタ１２−８，１２−９，・・・は、ソースがマルチプレクサＭＰＸＡ内のＮＭＯＳ１０−１のドレインに共通に接続され、ゲートが各プリチャージセレクト線ＰＳ（＝ＰＳ００，ＰＳ０１，・・・）にそれぞれ接続され、ドレインがカラム方向に配置された各ビット線ＢＬ（＝ＢＬ０（ｉ＋１），ＢＬ１（ｉ＋１），・・・）の一端にそれぞれ接続されている。
【００３９】
サブブロックＳＢＫ０内のビット線ＢＬ７（ｉ−１），・・・、サブブロックＳＢＫ１内のビット線ＢＬ０（ｉ）〜ＢＬ７（ｉ）、及びサブブロックＳＢＫ２内のビット線ＢＬ０（ｉ＋１），ＢＬ１（ｉ＋１），・・・には、これらと交叉する複数のワード線ＷＬ（＝ＷＬ（０）〜ＷＬ（Ｎ））がロウ方向に配置されている。サブブロックＳＢＫ０，ＳＢＫ１の各ビット線ＢＬ（＝ＢＬ７（ｉ−１），ＢＬ０（ｉ）〜ＢＬ７（ｉ））間には、図１１に示すような複数の多値メモリセル１３（＝１３−０〜１３−５０，１３−１〜１３−５１，・・・，１３−７〜１３−５７）の第１電極・第２電極（例えば、ソース・ドレイン）が接続され、更に、サブブロックＳＫＢ１，ＳＫＢ２の各ビット線ＢＬ（＝ＢＬ７（ｉ），ＢＬ０（ｉ＋１），ＢＬ１（ｉ＋１），・・・）間にも、複数の多値メモリセル１３（＝１３−８〜１３−５８，１３−９〜１３−５９，・・・）のソース・ドレインが接続されている。これらの各メモリセル１３の制御電極（例えば、ゲート）は、ワード線ＷＬにそれぞれ接続されている。
【００４０】
サブブロックＳＢＫ０内の各ビット線ＢＬ（＝ＢＬ７（ｉ−１），・・・）の他端は、ＮＭＯＳからなる各ソースセレクタ１４（＝１４−１０，・・・）のドレイン・ソースを介して共通電源線ＡＧＮＤに接続されると共に、ＮＭＯＳからなる各ドレインセレクタ１５（＝１５−１０，・・・）のドレイン・ソースを介してマルチプレクサＭＰＸＢ内のＮＭＯＳ１１−２のドレインに共通に接続されている。サブブロックＳＢＫ１内の各ビット線ＢＬ（＝ＢＬ０（ｉ）〜ＢＬ７（ｉ））の他端は、ＮＭＯＳからなる各ソースセレクタ１４（＝１４−１〜１４−７）のドレイン・ソースを介して共通電源線ＡＧＮＤに接続されると共に、ＮＭＯＳからなる各ドレインセレクタ１５（＝１５−０〜１５−７）のドレイン・ソースを介してマルチプレクサＭＰＸＢ内のＮＭＯＳ１１−０のドレインに共通に接続されている。更に、サブブロックＳＢＫ２内の各ビット線ＢＬ（＝ＢＬ０（ｉ＋１），ＢＬ１（ｉ＋１），・・・）の他端は、ＮＭＯＳからなる各ソースセレクタ１４（＝１４−８，１４−９，・・・）のドレイン・ソースを介して共通電源線ＡＧＮＤに接続されると共に、ＮＭＯＳからなる各ドレインセレクタ１５（＝１５−８，１５−９，・・・）のドレイン・ソースを介してマルチプレクサＭＰＸＢ内のＮＭＯＳ１１−１のドレインに共通に接続されている。
【００４１】
各ソースセレクタ１４（＝１４−０〜１４−１０，・・・）のゲートは、各ソースセレクト線ＳＳ（＝ＳＳ００〜ＳＳ０７）に接続されている。更に、各ドレインセレクタ１５（＝１５−０〜１５−１０，・・・）のゲートは、各ドレインセレクト線ＤＳ（＝ＤＳ００〜ＤＳ０７）に接続されている。
【００４２】
ここで、マルチプレクサＭＰＸＡ及び複数のプリチャージセレクタ１２により、選択されたビット線ＢＬに対して第１の電位（例えば、共通電源線ＶＰＣの電位）を供給する第１の電位供給手段が構成され、複数のソースセレクタ１４により、選択されたビット線ＢＬに対して第２の電位（例えば、共通電源線ＡＧＮＤの電位）を供給する第２の電位供給手段が構成され、複数のドレインセレクタ１５及びマルチプレクサＭＰＸＢにより、同一のメモリセル行で少なくとも１つの選択されたビット線ＢＬをセンスアンプ１６に接続する接続手段が構成されている。
【００４３】
図２は、図１中のセンスアンプ１６の構成例を示す回路図である。
このセンスアンプ１６は、基準電流Ｉｒｅｆを入力する端子１６ａを有し、この端子１６ａに、Ｐチャネル型ＭＯＳＦＥＴ（以下「ＰＭＯＳ」という。）１６ｂのドレイン及びゲートが接続されている。ＰＭＯＳ１６ｂのソースは電源線ＶＣＣに接続され、このＰＭＯＳ１６ｂのゲートにＰＭＯＳ１６ｃのゲートが接続されている。ＰＭＯＳ１６ｃのソースは電源線ＶＣＣに接続され、このＰＭＯＳ１６ｃのドレインにＮＭＯＳ１６ｄのドレイン及びゲートが接続されている。ＮＭＯＳ１６ｄのゲートにはＮＭＯＳ１６ｆのゲートが接続され、このＮＭＯＳ１６ｆのソースがグランドＧＮＤに接続されている。ＮＭＯＳ１６ｆのドレインにはＰＭＯＳ１６ｅのドレインが接続され、このＰＭＯＳ１６ｅのソースが電源線ＶＣＣに接続されている。ＰＭＯＳ１６ｅのゲートにはＰＭＯＳ１６ｇのゲート及びドレインが接続され、このＰＭＯＳ１６ｇのソースが電源線ＶＣＣに接続されている。ＰＭＯＳ１６ｇのドレインは、端子１６ｈを介して共通ノードＲＭＸに接続されている。
【００４４】
ＰＭＯＳ１６ｂ及び１６ｃと、ＮＭＯＳ１６ｄ及び１６ｆと、ＰＭＯＳ１６ｅ及び１６ｇとは、それぞれカレントミラー回路を構成している。
【００４５】
このセンスアンプ１６では、基準電流Ｉｒｅｆが端子１６ａに供給され、ＰＭＯＳ１６ｂのソース・ドレイン間に所定のドレイン電流が流れる。このドレイン電流に対応する電流がＰＭＯＳ１６ｃ及びＮＭＯＳ１６ｄに流れ、このＰＭＯＳ１６ｃ及びＮＭＯＳ１６ｄに流れる電流に対応する電流が、ＰＭＯＳ１６ｅ及びＮＭＯＳ１６ｆに流れる。更に、ＰＭＯＳ１６ｅ及びＮＭＯＳ１６ｆに流れる電流に対応する電流がＰＭＯＳ１６ｇに流れ、端子１６ｈから共通ノードＲＭＸに出力される。
【００４６】
（実施例１の動作）
図３は、図１の半導体記憶装置におけるプリチャージセレクト線ＰＳ（＝ＰＳ００〜ＰＳ０７）、ソースセレクト線ＳＳ（＝ＳＳ００〜ＳＳ０７）、ドレインセレクト線ＤＳ（＝ＤＳ００〜ＤＳ０７）、及びカラム選択線ＰＹ（＝ＰＹ（ｉ−１）〜ＰＹ（ｉ＋１），・・・），ＲＹ（＝ＲＹ（ｉ−１）〜ＲＹ（ｉ＋１），・・・）の信号の真理値を示す図である。図４は、図１のメモリセルアレイにおいて、例えば、メモリセル１３−３２を右から左へ読み出す際の電圧印加状態を示す選択状態説明図である。更に、図５は、図４において選択ワード線ＷＬ上のメモリセル１３だけを抜き出して電流の流れうる経路を示す干渉電流説明図である。
【００４７】
図４において、第２のメモリセル１３−３２を右から左へ読み出す場合、図３の真理値に示されるように、図示しないアドレスデコーダ等によりワード線ＷＬ（Ｎ−２）が選択（“１”）されるのと同時に、図示しない制御回路等によりドレインセレクト線ＤＳ０２及びソースセレクト線ＳＳ０１が選択（“１”）され、ドレインセレクタ１５−２及びソースセレクタ１４−１がオンする。同時にプリチャージセレクト線ＰＳ０３が選択（“１”）され、プリチャージセレクタ１２−３がオンする。同時にカラム選択線ＰＹ（ｉ）及びＲＹ（ｉ）が選択されることにより、マルチプレクサＭＰＸＡ内のＮＭＯＳ１０−０及びマルチプレクサＭＰＸＢ内のＮＭＯＳ１１−０がオンする。
【００４８】
これにより、共通電源線ＶＰＣの電位はマルチプレクサＭＰＸＡ内のＮＭＯＳ１０−０及びプリチャージセレクタ１２−３を通して第２の列線（例えば、ビット線）ＢＬ３（ｉ）に供給される。又、センスアンプ１６は、共通ノードＲＭＸ、マルチプレクサＭＰＸＢ内のＮＭＯＳ１１−０及びドレインセレクタ１５−２を通して、第１の列線（例えば、ビット線）ＢＬ２（ｉ）に接続される。更に、ソースセレクタ１４−１を介して第３の列線（例えば、ビット線）ＢＬ１（ｉ）が、共通電源線ＡＧＮＤに接続される。
【００４９】
図４において、共通電源線ＶＰＣの電位を、センスアンプ１６が読み出し動作時にビット線ＢＬに与える電位ＶＢＬ（例えば  ２．２Ｖ）と等しく設定すると、ビット線ＢＬ２（ｉ）とＢＬ３（ｉ）の電位が等しくなる。更に、ワード線電位ＶＷＬとビット線電位ＶＢＬとの電位関係を、メモリセル１３−０〜１３−５９の閾値電圧Ｖｔｃｅｌｌを使って表現した場合に、
ＶＷＬ−ＶＢＬ＜Ｖｔｃｅｌｌ（例えば、ＶＷＬ＝２．７Ｖ、Ｖｔｃｅｌｌ＝１．１Ｖ）
の関係が成り立つような電位設定とすれば、図４における第１のメモリセル１３−３３はオンせず、ビット線ＢＬ２（ｉ）の電位は読み出し対象である第２のメモリセル１３−３２を右から左に向かって流れる電流のみ、あるいはメモリセル１３−３２がオフの場合には皆無となる。即ち、図５に示すように、メモリセル１３−３３がオンしないような電位関係とすることで、ビット線ＢＬ２（ｉ）に対する干渉電流を完全に無くすことが可能になる。
【００５０】
ここで、共通電源線ＡＧＮＤの電位をＧＮＤレベルとし、非選択ワード線電位と等しくすれば、読み出し動作を行っていない非選択ワード線ＷＬ（例えば、ＷＬ（２））上の、選択されたビット線ＢＬ２（ｉ）上を除くメモリセル１３−２０，１３−２１，１３−２４〜１３−２９，・・・に電圧印加されないようにすることが可能になる。これにより、無駄な電流の流れを防止できる。
【００５１】
又、メモリセル１３−３４〜１３−３９の間には、共通電源線ＶＰＣ−ＡＧＮＤ分の電位が印加されているので、仮にメモリセル１３−３４〜１３−３９の全てのメモリセルが左から右に向かって電流を流せる状態の場合に、ビット線ＢＬ３（ｉ）からビット線ＢＬ１（ｉ＋１）に向かって電流が発生する。しかしながら、メモリセル１３−３４〜１３−３９の直列オン抵抗成分が小さくないことに加え、読み出し対象であるビット線ＢＬ２（ｉ）からビット線ＢＬ３（ｉ）に向かう電流パスが無いため、ビット線ＢＬ３（ｉ）からビット線ＢＬ１（ｉ＋１）に流れる電流は読み出し動作に影響を及ぼすことがない。
【００５２】
又、図４では省略されている左隣のサブブロックＳＢＫ０の、ソースセレクト線ＳＳ０１で選択されるビット線ＢＬが共通電源線ＡＧＮＤと接続されることで、メモリセル１３−３０，１３−３１あるいはこれらのメモリセル１３−３０，１３−３１よりも左に存在するメモリセル１３は、左右の電位が共通電源線ＡＧＮＤで挟まれる形になるため、電流は流れない。よって、ビット線ＢＬ２（ｉ）上のメモリセル１３−３２の読み出し動作には全く影響を及ぼさない。
【００５３】
（実施例１の効果）
本実施例１によれば、メモリセルアレイのバイアス条件を工夫し、
ＶＷＬ−ＶＢＬ＜Ｖｔｃｅｌｌ、且つ、ＶＢＬ＝ＶＰＣ
とすることで、干渉電流を無くし、高速・安定動作が可能になる。ひいては、メモリセル１３における閾値電圧Ｖｔｃｅｌｌのレベル数等を変えることにより、メモリセル１方向当たり２ビット以上の読み出し動作が実現可能となる。
【００５４】
（実施例１の変形例）
本実施例１は、次の（ａ）〜（ｄ）のように変形できる。
【００５５】
（ａ）  本実施例１では、プリチャージセレクタ１２−０〜１２−７、ソースセレクタ１４−０〜１４−７、ドレインセレクタ１５−０〜１５−７を８カラム毎に繰り返すような配置として説明しているが、配置方法はこの例に限るものではない。同様に、メモリセル１３−０〜１３−５９の例として１方向当たり１ビットのデータを記憶できるものを例として挙げているが、例えば、図１１において、ゲート２ｃの片側にだけメモリ機能体２ｄ又は２ｅを設けた構造等にして、物理セル１個で１ビットのデータを記憶するタイプのメモリセルでも構わない。
【００５６】
（ｂ）  メモリセルアレイのバイアス条件も、読み出しターゲットとなるメモリセル１３とビット線ＢＬを共有している隣接メモリセル１３がオンしない、あるいはセンスアンプ１６から見て不要な干渉電流が流れないような条件であればよく、本実施例１に限るものではない。更に、メモリセル１３や各種セレクタ１２，１３，１４は全てＮＭＯＳで構成されたものを例として説明してきたが、各要素はＮＭＯＳに限るものではなく、ＰＭＯＳ等の他のトランジスタを使用してもよい。
【００５７】
（ｃ）  図３において、本実施例１でのプリチャージセレクタ１２、ソースセレクタ１４、ドレインセレクタ１５の選択レベルを単に“１”、非選択レベルを単に“０”と表現したが、センスアンプ１６から印加する電位や共通電源線ＶＰＣのレベルの設定によっては、前記の選択・非選択レベルに電源・ＧＮＤレベルではなく降圧電位や昇圧電位を用いても一向に構わない。
【００５８】
（ｄ）  センスアンプ１６は、図２の回路以外の他の回路構成に変更してもよい。
【実施例２】
【００５９】
（実施例２の構成）
図６は、本発明の実施例２の半導体記憶装置におけるメモリセルアレイの基本構成例を示す回路図である。この図６では、実施例１の図１に対して、階層ビット線構造のメモリセルアレイへの応用を可能にした例が示されている。
【００６０】
この半導体記憶装置におけるメモリセルアレイは、複数の主列線（例えば、メインビット線）ＭＢＬ（＝ＭＢＬ０（ｉ），ＭＢＬＥ（ｉ），ＭＢＬＥ（ｉ＋１），・・・）の一端に第１の電位供給手段（例えば、第１のマルチプレクサ）ＭＰＸＡ、他端に選択手段（例えば、第２のマルチプレクサ）ＭＰＸＢがそれぞれ接続され、その複数のメインビット線ＭＢＬにそれぞれ分岐接続された複数の副列線（例えば、サブビット線）ＳＢＬ（＝ＳＢＬ７（ｉ−１），ＳＢＬ０（ｉ）〜ＳＢＬ７（ｉ），ＳＢＬ０（ｉ＋１），ＳＢＬ１（ｉ＋１），・・・）に、複数の副メモリセルアレイブロック（例えば、サブブロック）ＳＢＫ（＝ＳＢＫ０，ＳＢＫ１，ＳＢＫ２，・・・）が接続されている。更に、第２のマルチプレクサＭＰＸＢには、共通ノードＲＭＸを介して増幅手段（例えば、センスアンプ（ＳＡ））２４が接続されている。
【００６１】
図６では、第１のマルチプレクサＭＰＸＡと第２のマルチプレクサＭＰＸＢとの間に、１段のサブブロックＳＢＫ（＝ＳＢＫ０，ＳＢＫ１，ＳＢＫ２，・・・）がロウ方向に並列接続されているが、通常は、カラム方向に複数段のサブブロックＳＢＫが縦続接続されて階層ビット線構造になっている。
【００６２】
第１のマルチプレクサＭＰＸＡは、複数のＮＭＯＳ２０（＝２０−０〜２０−３，・・・）を有し、これらの各ＮＭＯＳ２０のソースが共通電源線ＶＰＣ１に共通に接続され、ゲートがカラム選択線ＰＹ（＝ＰＹＥ（ｉ），ＰＹＯ（ｉ），ＰＹＥ（ｉ＋１），ＰＹＯ（ｉ＋１），・・・）にそれぞれ接続され、ドレインがメインビット線ＭＢＬ（＝ＭＢＬ０（ｉ），ＭＢＬＥ（ｉ），ＭＢＬＥ（ｉ＋１），・・・）にそれぞれ接続されている。第２のマルチプレクサＭＰＸＢは、複数のＮＭＯＳ２１（＝２１−０〜２１−３，・・・）を有し、これらの各ＮＭＯＳ２１のドレインがメインビット線ＭＢＬ（＝ＭＢＬ０（ｉ），ＭＢＬＥ（ｉ），ＭＢＬＥ（ｉ＋１），・・・）にそれぞれ接続され、ソースが共通ノードＲＭＸを介してセンスアンプ２４に共通に接続され、ゲートがカラム選択線ＲＹ（＝ＲＹＥ（ｉ），ＲＹＯ（ｉ），ＲＹＥ（ｉ＋１），ＲＹＯ（ｉ＋１），・・・）にそれぞれ接続されている。センスアンプ２４は、例えば、実施例１のセンスアンプ１６と同様に、図２の回路で構成されている。
【００６３】
複数のサブブロックＳＢＫのうち、例えば、サブブロックＳＢＫ０には、結合手段としての第２の接続手段（例えば、ＮＭＯＳからなる複数の奇数側のドレインセレクタ）２２（＝２２−８，・・・）と、図示しない結合手段としての第１の接続手段（例えば、ＮＭＯＳからなる複数の偶数側のドレインセレクタ）２２と、図示しない第３の電位供給手段（例えば、ＮＭＯＳからなる複数の奇数側のソースセレクタ）２３と、第２の電位供給手段（例えば、ＮＭＯＳからなる複数の偶数側のソースセレクタ）２３（＝２３−９，・・・）とが設けられている。
【００６４】
奇数側の各ドレインセレクタ２２において、ソースが図示しないメインビット線ＭＢＬに共通に接続され、ゲートが奇数側の各ドレインセレクト線ＤＳ（＝ＤＳ０１，ＤＳ０３，ＤＳ０５，ＤＳ０７）にそれぞれ接続され、ドレインがサブビット線ＳＢＬ（＝ＳＢＬ７（ｉ−１），・・・）を介して偶数側の各ソースセレクタ２２（＝２２−９，・・・）のドレインにそれぞれ接続されている。図示しない偶数側の各ドレインセレクタ２２において、ドレインが図示しないサブビット線ＳＢＬを介して奇数側の各ソースセレクタ２３のドレインにそれぞれ接続され、ゲートが偶数側の各ドレインセレクト線ＤＳ（＝ＤＳ００，ＤＳ０２，ＤＳ０４，ＤＳ０６）にそれぞれ接続され、ソースが第２のマルチプレクサＭＰＸＢを介してセンスアンプ２４に共通に接続されている。
【００６５】
図示しない奇数側の各ソースセレクタ２３において、ソースが共通電源線ＡＧＮＤに共通に接続され、ゲートが奇数側の各ソースセレクト線ＳＳ（＝ＳＳ０１，ＳＳ０３，ＳＳ０５，ＳＳ０７）にそれぞれ接続され、ドレインが図示しないサブビット線ＳＢＬを介して偶数側の各ドレインセレクタ２２のドレインにそれぞれ接続されている。偶数側の各ソースセレクタ２３（＝２３−９，・・・）において、ドレインがサブビット線ＳＢＬ（＝ＳＢＬ７（ｉ−１），・・・）を介して各ドレインセレクタ２２（＝２２−０，・・・）のドレインにそれぞれ接続され、ゲートが偶数側の各ソースセレクト線ＳＳ（＝ＳＳ００，ＳＳ０２，ＳＳ０４，ＳＳ０６）にそれぞれ接続され、ソースが共通電源線ＡＧＮＤに共通に接続されている。
【００６６】
サブブロックＳＢＫ０内のサブビット線ＳＢＬ（＝ＳＢＬ７（ｉ−１），・・・）、サブブロックＳＢＫ１内のサブビット線ＳＢＬ（＝ＳＢＬ０（ｉ）〜ＳＢＬ７（ｉ））、及びサブブロックＳＢＫ２内のサブビット線ＳＢＬ（＝ＳＢＬ０（ｉ＋１），ＳＢＬ１（ｉ＋１），・・・）には、これらと交叉する複数のワード線ＷＬ（＝ＷＬ（０）〜ＷＬ（Ｎ））がロウ方向に配置されている。サブブロックＳＢＫ０，ＳＢＫ１の各サブビット線ＳＢＬ（＝ＳＢＬ７（ｉ−１），ＳＢＬ０（ｉ）〜ＳＢＬ７（ｉ））間には、図１１に示すような複数の多値メモリセル２４（＝２４−０〜２４−５０，２４−１〜２４−５１，・・・，２４−７〜２４−５７）のソース・ドレインが接続され、更に、サブブロックＳＫＢ１，ＳＫＢ２の各サブビット線ＳＢＬ（＝ＳＢＬ７（ｉ），ＳＢＬ０（ｉ＋１），ＳＢＬ１（ｉ＋１），・・・）間にも、複数の多値メモリセル２４（＝２４−８〜２４−５８，２４−９〜２４−５９，・・・）のソース・ドレインが接続されている。これらの各メモリセル２４のゲートは、ワード線ＷＬにそれぞれ接続されている。
【００６７】
（実施例２の動作）
図７は、図６の半導体記憶装置におけるドレインセレクト線ＤＳ（＝ＤＳ００〜ＤＳ０７）、ソースセレクト線ＳＳ（＝ＳＳ００〜ＳＳ０７）、及びカラム選択線ＰＹＥ（＝ＰＹＥ（ｉ），ＰＹＯ（ｉ），ＰＹＥ（ｉ＋１），ＰＹＯ（ｉ＋１），・・・），ＲＹＥ（＝ＲＹＥ（ｉ），ＲＹＯ（ｉ），ＲＹＥ（ｉ＋１），ＲＹＯ（ｉ＋１），・・・）の信号の真理値を示す図である。図８は、図６のメモリセルアレイにおいて、例えば、メモリセル２４−２７を左から右へ読み出す際の電圧印加状態を示す選択状態説明図である。更に、図９は、図６において選択ワード線ＷＬ（２）上のメモリセル２４（＝２４−２０〜２４−２９，・・・）を抜き出して電流の流れうる経路を示す干渉電流説明図である。
【００６８】
図８において、第２のメモリセル２４−２７を左から右へ読み出す場合、図７の真理値に示されるように、図示しないアドレスデコーダ等によりワード線  ＷＬ（２）が選択（“１”）されるのと同時に、図示しない制御回路等により偶数側のドレインセレクト線ＤＳ０６及びソースセレクト線ＳＳ０６が選択（“１”）され、偶数側のドレインセレクタ２２−７及びソースセレクタ２３−７がオンする。同時に奇数側のドレインセレクト線ＤＳ０５が選択（“１”）され、偶数側のドレインセレクタ２２−４がオンする。同時にカラム選択線ＲＹＯ（ｉ）及びＰＹＥ（ｉ）が選択（“１”）されることにより、マルチプレクサＭＰＸＢ内のＮＭＯＳ２１−１及びマルチプレクサＭＰＸＡ内のＮＭＯＳ２０−０がオンする。
【００６９】
これにより、共通電源線ＶＰＣ１の第１の電位は、マルチプレクサＭＰＸＡ内のＮＭＯＳ２０−０を介してメインビット線ＭＢＬＥ（ｉ）に供給され、奇数側のドレインセレクタ２２−４を通して、第２の副列線（例えば、サブビット線）ＳＢＬ５（ｉ）に供給される。又、センスアンプ２４は、マルチプレクサＭＰＸＢ内のＮＭＯＳ２１−１を介してメインビット線ＭＢＬＯ（ｉ）に接続され、更に、偶数側のドレインセレクタ２２−７を通して、第１の副列線（例えば、サブビット線）ＳＢＬ６（ｉ）に接続される。更に、偶数側のソースセレクタ２３−７を介して、第３の副列線（例えば、サブビット線）ＳＢＬ７（ｉ）が共通電源線ＡＧＮＤに接続される。
【００７０】
図８において、共通電源線ＶＰＣ１の電位を、センスアンプ２４が読み出し動作時にサブビット線ＳＢＬに与える電位ＶＢＬ（例えば、２．２Ｖ）と等しく設定すると、サブビット線ＳＢＬ５（ｉ）とＳＢＬ６（ｉ）の電位が等しくなる。更に、ワード線電位ＶＷＬとビット線電位ＶＢＬとの電位関係を、メモリセル２４−０〜２４−５９の閾値電圧Ｖｔｃｅｌｌを使って表現した場合に、
ＶＷＬ−ＶＢＬ＜Ｖｔｃｅｌｌ（例えば、ＶＷＬ＝２．７Ｖ、Ｖｔｃｅｌｌ＝１．１Ｖ）
の関係が成り立つような電位設定とすれば、図８における第１のメモリセル２４−２６はオンせず、サブビット線ＳＢＬ６（ｉ）の電位は読み出し対象である第２のメモリセル２４−２７を左から右に向かって流れる電流のみ、あるいはメモリセル２４−２７がオフの場合には皆無となる。即ち、図９に示すように、メモリセル２４−２６がオンしないような電位関係とすることで、サブビット線ＳＢＬ６（ｉ）に対する干渉電流を完全に無くすことが可能になる。
【００７１】
ここで、共通電源線ＡＧＮＤの第２の電位をＧＮＤレベルとし、非選択ワード線電位と等しくすれば、読み出し動作を行っていない非選択ワード線ＷＬ上の、選択されたサブビット線ＳＢＬ上を除くメモリセル２４に電圧印加されないようにすることが可能になる。これにより、無駄な電流の流れを防止できる。
【００７２】
又、メモリセル２４−２０〜２４−２５の間には、共通電源線ＶＰＣ１−ＡＧＮＤ分の電位が印加されているので、仮にメモリセル２４−２０〜２４−２５の全てのメモリセル２４が右から左に向かって電流を流せる状態の場合に、サブビット線ＳＢＬ５（ｉ）からサブビット線ＳＢＬ７（ｉ−１）に向かって電流が発生する。しかしながら、メモリセル２４−２０〜２４−２５の直列オン抵抗成分が小さくないことに加え、読み出し対象であるサブビット線ＳＢＬ６（ｉ）からサブビット線ＳＢＬ５（ｉ）に向かう電流パスが無いため、サブビット線ＳＢＬ５（ｉ）からサブビット線ＳＢＬ７（ｉ−１）に流れる電流は読み出し動作に影響を及ぼすことはない。
【００７３】
又、図８では省略されている右隣のサブブロックＳＢＫ２の、偶数側のソースセレクト線ＳＳ０６で選択されるサブビット線ＳＢＬが共通電源線ＡＧＮＤと接続されることで、メモリセル２４−２８，２４−２９あるいはこれらのメモリセル２４−２８，２４−２９よりも右に存在するメモリセル２４は、左右の電位が共通電源線ＡＧＮＤで挟まれる形になるため、電流は流れない。よって、サブビット線ＳＢＬ６（ｉ）上のメモリセル２４−２７の読み出し動作には全く影響を及ぼさない。
【００７４】
（実施例２の効果）
本実施例２によれば、次の（１）〜（４）のような効果がある。
【００７５】
（１）  メモリセルアレイのバイアス条件を工夫し、
ＶＷＬ−ＶＢＬ＜Ｖｔｃｅｌｌ、且つ、ＶＢＬ  ＝  ＶＰＣ１
とすることで、干渉電流を無くし、高速・安定動作が可能になる。ひいては、メモリセル２４における閾値電圧Ｖｔｃｅｌｌのレベル数等を変えることにより、メモリセル１方向当たり２ビット以上の読み出し動作が実現可能となる。
【００７６】
（２）ドレインセレクタ２２とソースセレクタ２３を偶数・奇数サブビット線毎に分離して制御することで、実施例１に対してプリチャージセレクタ１２を省略することができ、階層ビット線構造の場合にメモリセルアレイ面積の増加を抑制することが可能となる。
【００７７】
（３）  前述したように、特許文献１の技術では、読み出しに使用するサブビット線とバイアスをかけるメインビット線との間にフローティングとなるビット線ができ、このビット線が充電されるまでは干渉電流が流れるという不都合があった。これに対し、本実施例２では、メインビット線ＭＢＬ（例えば、ＭＢＬＥ（ｉ））は読み出しを行うメモリセル２４（例えば、２４−２７）のドレインとしてしか使用しないため、バイアスをかけるサブビット線ＳＢＬ５（ｉ）を読み出しに使用するサブビット線ＳＢＬ６（ｉ）の隣にできるので、特許文献１の不都合を解消できる。しかも、特許文献１の技術では、バイアスとして電源電圧又はＧＮＤ電圧を切り替えて印加しているが、本実施例２では、バイアスとして１種類のＶＰＣ１電圧を印加すればよいので、印加電圧の制御が簡単である。
【００７８】
（４）本実施例２では、メインビット線ＭＢＬ（例えば、ＭＢＬＥ（ｉ））は読み出しを行うメモリセル２４（例えば、２４−２７）のドレインとしてしか使用しない。そのため、メインビット線ＭＢＬＥ（ｉ）→サブビット線ＳＢＬ５（ｉ）→メモリセル２４−２６→サブビット線ＳＢＬ６（ｉ）→センスアンプ２４の経路のドレインセレクタ２２−４，２２−７を、トランジスタの閾値電圧Ｖｔ落ちを気にすることなく１トランジスタ（ＰＭＯＳ）で構成することが可能である。即ち、特許文献１のように、メインビット線ＭＢＬをソース及びドレインとして使用する場合、ＰＭＯＳとＮＭＯＳがないと閾値電圧Ｖｔ落ちになるので、１トランジスタで構成することができないが、本実施例２ではこれが可能になる。
【００７９】
（実施例２の変形例）
本実施例２は、次の（ａ）〜（ｅ）のように変形できる。
【００８０】
（ａ）  本実施例２では、実施例１と同様に、ドレインセレクタ２２（例えば、２２−０〜２２−７）、ソースセレクタ２３（例えば、２３−０〜２３−７）を８カラム毎に繰り返すような配置として説明しているが、配置方法はこの例に限るものではない。同様に、メモリセル２４の例として１方向当たり１ビットのデータを記憶できるものを例として挙げているが、物理セル１個で１ビットのデータを記憶するタイプのメモリセルでも構わない。
【００８１】
（ｂ）  メモリセルアレイのバイアス条件も、実施例１と同様に、読み出しターゲットとなるメモリセル２４（例えば、２４−２７）とサブビット線ＳＢＬ（例えば、ＳＢＬ６（ｉ））を共有している隣接メモリセル２４（例えば、２４−２６）がオンしない、あるいはセンスアンプ２４から見て不要な干渉電流が流れないような条件であればよく、本実施例２に限るものではない。更に、各種セレクタ２２，２３は全てＮＭＯＳで構成されたものを例として説明してきたが、各要素はＮＭＯＳに限るものではなく、ＰＭＯＳ等の他のトランジスタを使用してもよい。
【００８２】
（ｃ）  本実施例２では、メモリセル２４をＮＭＯＳとして説明しているが、このメモリセル２４はＮＭＯＳに限るものではなく、ＰＭＯＳ等の他のトランジスタでも構わない。例えば、メモリセル２４をＰＭＯＳで構成する場合は、メモリセル電流を共通電源線ＡＧＮＤ側から流すようにし（例えば、ＡＧＮＤ＝２．２Ｖ）、且つ、例えば選択ワード線ＷＬの電位を０Ｖ、非選択ワード線の電位をＶＣＣとした上で、
｜ＶＷＬ−ＶＢＬ｜＜｜Ｖｔｃｅｌｌ｜、
且つ、ＶＢＬ＝ＶＰＣ１＝０．２〜０．４Ｖ程度
とすれば、本実施例２とほぼ同様の効果が期待できる。
【００８３】
（ｄ）  図７において、実施例１と同様に、本実施例２でのドレインセレクタ２２、ソースセレクタ２３の選択レベルを単に“１”、非選択レベルを単に“０”と表現したが、センスアンプ２４から印加する電位や共通電源線ＶＰＣ１のレベルの設定によっては、前記の選択・非選択レベルに電源・ＧＮＤレベルではなく降圧電位や昇圧電位を用いても一向に構わない。
【００８４】
（ｅ）  奇数側のドレインセレクタ２２及びソースセレクタ２３と偶数側のドレインセレクタ２２及びソースセレクタ２３とは、メモリセルアレイの両側に設けているが、メモリセルアレイの片側に配置してもよい。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施例１の半導体記憶装置におけるメモリセルアレイの基本構成例を示す回路図である。
【図２】図１中のセンスアンプ１６の構成例を示す回路図である。
【図３】図１の半導体記憶装置におけるプリチャージセレクト線、ソースセレクト線、ドレインセレクト線、及びカラム選択線の信号の真理値を示す図である。
【図４】図１のメモリセルアレイにおいて読み出す際の電圧印加状態を示す選択状態説明図である。
【図５】図４において選択ワード線上のメモリセルだけを抜き出して電流の流れうる経路を示す干渉電流説明図である。
【図６】本発明の実施例２の半導体記憶装置におけるメモリセルアレイの基本構成例を示す回路図である。
【図７】図６の半導体記憶装置におけるドレインセレクト線、ソースセレクト線、及びカラム選択線の信号の真理値を示す図である。
【図８】図６のメモリセルアレイにおいて読み出す際の電圧印加状態を示す選択状態説明図である。
【図９】図６において選択ワード線上のメモリセルを抜き出して電流の流れうる経路を示す干渉電流説明図である。
【図１０】従来の半導体記憶装置におけるメモリセルアレイの構成例を示す回路図である。
【図１１】図１０中のメモリセルの構造を示す模式的な断面図である。
【図１２】図１０のメモリセルアレイにおいて読み出す際の電圧印加状態を示す選択状態説明図である。
【図１３】図１２において選択ワード線上のメモリセルだけを抜き出して電流の流れうる経路を示す干渉電流説明図である。
【符号の説明】
【００８６】
１０−０〜１０−２，１１−０〜１１−２，２０−０〜２０−３，２１−０〜２１−３    マルチプレクサＭＰＸＡ，ＭＰＸＢのＮＭＯＳ
１２−０〜１２−１０    プリチャージセレクタ
１３−０〜１３−５９，２４−０〜２４−５９    メモリセル
１４−０〜１４−１０，２３−０〜２３−１１    ソースセレクタ
１５−０〜１５−１０，２２−０〜２２−１０    ドレインセレクタ
１６，２４    センスアンプ
【図１】
0005297673.tif 000002
【図２】
0005297673.tif 000003
【図３】
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【図４】
0005297673.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0005297673.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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