(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に設けられた複数のメモリセルと、
前記複数のメモリセルへの書き込みパルスを制御する制御回路とを具備し、
前記制御回路は、第１制御信号を出力する第１ショットパルス発生回路と、第２制御信号を出力する第２ショットパルス発生回路とを含み、
前記複数のメモリセルの何れかに書き込みを行う場合に、前記第１ショットパルス発生回路が前記第１制御信号の電位を選択レベルに遷移させることにより前記書き込みパルスの電位を第１選択レベルに変化させ、その後に、前記第２ショットパルス発生回路が前記第２制御信号の電位を選択レベルに遷移させることにより、前記書き込みパルスの電位を前記第１選択レベルから第２選択レベルに変更し、
前記複数のメモリセルに前記書き込みパルスを供給する複数のドライバを更に具備し、
前記複数のドライバの夫々は、前記第１選択レベルに対応する第１電位と前記書き込みパルスを出力する出力ノードとの間にソース・ドレインを有する第１ＭＯＳトランジスタと、前記第２選択レベルに対応する第２電位と前記出力ノードとの間にソース・ドレインを有する第２ＭＯＳトランジスタとを有し、
前記第１ＭＯＳトランジスタのゲートには、前記第１制御信号が入力され、前記第２ＭＯＳトランジスタのゲートには、前記第２制御信号が入力されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２電位は、前記第１電位より低いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１制御信号の選択レベルから非選択レベルへの遷移期間と前記第２制御信号の非選択レベルから選択レベルへの遷移期間は、重複することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記制御回路は、前記書き込みパルスを非選択レベルとするための第３制御信号を出力し、
前記複数のドライバの夫々は、前記非選択レベルに対応する第３電位と前記出力ノードとの間にソース・ドレインを有する第３ＭＯＳトランジスタを更に有し、
前記第３制御信号は、前記第３ＭＯＳトランジスタのゲートに入力されることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記出力ノードは、前記複数のワード線のうち対応する１つに接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、抵抗の差を利用して記憶情報を弁別するメモリセル、例えば相変化材料を用いたメモリセルを含む高密度集積メモリ回路、メモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、アナログ回路を有する半導体集積回路装置、不揮発性を有するランダムアクセスメモリ等に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、相変化材料を用いたメモリにおいては、以下の技術が考えられる。
【０００３】
相変化材料からなる抵抗素子を用いたメモリである相変化メモリは、セット動作により相変化材料を結晶化し、またはリセット動作により非晶質化し、相変化材料の相状態に起因する抵抗値の違いにより情報を記憶する不揮発メモリである。ちなみに、低抵抗状態であるセットと高抵抗状態であるリセットは完全な結晶状態、非晶質状態である必要は必ずしもなく、完全な結晶状態である低抵抗状態と完全な非晶質状態である高抵抗状態の中間の、任意の値を取ることが可能である。
【０００４】
リセットには、相変化材料の温度を融点以上に上昇させるために高電圧を印加する。また、相変化材料の溶融後は結晶化を防ぐために、急峻に減衰する短時間のパルスとする。セットは、相変化材料を結晶化温度以上、融点未満の温度で一定時間保持する。そのためセットパルスは、リセットパルスよりも低電圧で、時間の長いパルスとなる。
【０００５】
相変化メモリの適用先は、まず、不揮発メモリの主流であるＦＡＬＳＨメモリの置き換えが挙げられる。相変化メモリはＦＬＡＳＨメモリよりも低電圧動作、高速書き換えが可能であるため、より高性能な不揮発メモリと言える。また、さらに高速化が進めば、高速な不揮発ＲＡＭが実現可能である。現在、多くの携帯機器には不揮発性のＦＬＡＳＨメモリと高速な揮発性ＲＡＭであるＤＲＡＭ、両方のメモリが搭載されているが、これら２つのメモリの特徴を具備した不揮発ＲＡＭが実現できれば、ＦＬＡＳＨメモリとＤＲＡＭを１チップに統合することができ、全ての半導体メモリを置き換えることが可能である。
【０００６】
なお、本発明に関連する技術文献として、例えば特許文献１、非特許文献１などがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１０００８５号公報
【非特許文献】
【０００８】
【非特許文献１】「ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス（Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ）」、１９９１年１月、第３０巻、ｐ．９７−１００
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１０】
例えば、従来の相変化メモリのリセット動作には、矩形電圧パルスを印加し、相変化材料の温度を融点以上まで上昇させ、相変化材料を一旦溶かした後、急冷する。例えば相変化材料がＧｅ２Ｓｂ２Ｔｅ５である場合、矩形リセットパルスを印加した場合、相変化材料Ｇｅ２Ｓｂ２Ｔｅ５の温度変化の時定数は約２ｎｓ（ナノ秒）であるため、リセットパルス幅は３０ｎｓであっても、相変化材料は融点を越え、その後、急冷するとリセットが可能である。
【００１１】
一方、従来方式のセット動作は矩形電圧パルスを印加し、相変化材料の温度を融点未満、結晶化温度以上まで上昇させて、その温度で約１μｓ保持することで相変化材料のみならず、その周囲までも暖めている。電圧パルスを０Ｖとした後、周囲の熱により相変化材料は、相変化材料の結晶化が進行する融点未満、結晶化温度以上の温度帯で徐冷され、結晶化する。この従来方式では、相変化材料の周囲の温度が十分温まるには約１μｓの時間が必要であるため、セットに約１μｓの時間を要する。
【００１２】
このように、従来方式では相変化メモリの書込み時間を律速しているのは、セット動作である。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明による半導体装置は、セット動作において、相変化材料に印加する電圧パルスとして、印加による相変化材料の到達温度が融点以上である電圧パルスを印加して、相変化材料の温度を急上昇させ、融点に到達する前に電圧パルスの印加を止める機能を有するものである。
【００１６】
また、本発明による半導体装置は、相変化材料に印加するセット電圧を２段とし、第１電圧を印加後、第１電圧よりも低い第２電圧を印加する機能を有するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１８】
高速セット動作が要求される相変化材料を用いたメモリセル素子の書き換え速度を向上することができる。
【図面の簡単な説明】
【００１９】
【図１】（ａ），（ｂ）は、本発明の実施の形態１および２において、パルス電圧波形を示す図である。
【図２】（ａ），（ｂ）は、本発明の実施の形態１および２において、相変化材料の温度変化を示す図である。
【図３】本発明の実施の形態１において、相変化メモリの構成を示すブロック図である。
【図４】本発明の実施の形態１において、メモリセルアレイの構成を示す回路図である。
【図５】本発明の実施の形態１において、メモリセルアレイの構造を示すレイアウト図である。
【図６】本発明の実施の形態１において、メモリセルの構造を示す断面図である。
【図７】本発明の実施の形態１において、カラムセレクタの構成を示す回路図である。
【図８】本発明の実施の形態１において、ライトバッファブロックの構成を示す回路図である。
【図９】本発明の実施の形態１において、ライト動作のタイミングを示す波形図である。
【図１０】本発明の実施の形態１において、リード動作のタイミングを示す波形図である。
【図１１】本発明の実施の形態２において、相変化メモリの構成を示すブロック図である。
【図１２】本発明の実施の形態２において、ワード線制御回路の構成を示す回路図である。
【図１３】本発明の実施の形態２において、ショートパルス発生回路の構成を示す回路図である。
【図１４】本発明の実施の形態２において、２段パルス制御信号のタイミングを示す波形図である。
【図１５】本発明の実施の形態２において、２段パルス発生可能なワード線ドライバの構成を示す回路図である。
【図１６】本発明の実施の形態２において、相変化材料の結晶化速度の温度依存性を示す図である。
【図１７】本発明の実施の形態２において、実験に用いた２段パルス波形を示す図である。
【図１８】本発明の実施の形態２において、２段パルスによるセット／リセット抵抗比の実験結果を示す図である。
【図１９】（ａ）〜（ｈ）は、本発明の実施の形態２において、パルス波形と相変化材料の温度変化との関係を示す図である。
【図２０】本発明の実施の形態３において、ビット線に２段パルスを印加した時のトランジスタ特性曲線を示す図である。
【図２１】本発明の実施の形態３において、ワード線に２段パルスを印加した時のトランジスタ特性曲線を示す図である。
【図２２】本発明の実施の形態４において、界面層挿入時の相変化材料近傍の構造を示す断面図である。
【図２３】本発明の実施の形態４において、プラグ上のみに界面層を挿入した時の相変化材料近傍の構造を示す断面図である。
【図２４】（ａ），（ｂ）は、本発明の実施の形態４において、界面層を挿入した時のメモリセルの構成を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図３は本発明の実施の形態１に係る非同期式相変化メモリの構成例の要部ブロック図である。
【００２２】
まず、図３により、本実施の形態１に係る非同期式相変化メモリの構成の一例を説明する。特に制限されないが、非同期式相変化メモリでは、制御信号の状態に応じて、また、アドレスの遷移を検出して動作を行う。本実施の形態１に係る非同期式相変化メモリは、コマンドバッファＣＢ、制御信号発生回路ＣＰＧ、アドレスバッファＡＢ、アドレス遷移検知回路ＡＴＤ、ロウプリデコーダＲＰＤ、カラムプリデコーダＣＰＤ、入力バッファＤＩＢ、出力バッファＤＯＢ、センスアンプブロックＳＡ、ライトバッファブロックＷＢなどを有し、さらにメモリセルアレイＭＣＡに対応してロウデコーダＲＤＥＣ、ワード線ドライバＷＤ、カラムデコーダＣＤＥＣ、カラムセレクタＣＳＥＬなどが設けられている。ここでは、メモリセルアレイＭＣＡを１個しか示していないが、メモリセル容量に応じて、メモリセルアレイＭＣＡを複数個としても良い。
【００２３】
各回路ブロックは、以下のような役割を果たす。制御信号発生回路ＣＰＧは、コマンドバッファＣＢが取り込む外部からの制御信号ＣＭＤに応じて、入力バッファＤＩＢ、出力バッファＤＯＢ、センスアンプブロックＳＡ、ライトバッファブロックＷＢなどを制御する制御信号ＣＴＬを発生する。アドレスバッファＡＢは、外部からのアドレスＡＤＲを取り込み、内部アドレスＡＩを、アドレス遷移検知回路ＡＴＤ、ロウプリデコーダＲＰＤ、カラムプリデコーダＣＰＤへ送る。アドレス遷移検知回路ＡＴＤは、内部アドレスＡＩの遷移を検知し、アドレス遷移信号ＡＴを制御信号発生回路ＣＰＧへ出力する。具体的には、アドレスの各ビットについて変化を検出する論理をとり、それらの論理和をとってアドレス遷移信号ＡＴとする。
【００２４】
ロウプリデコーダＲＰＤは、ロウアドレスをプリデコードし、ロウプリデコードアドレスＲＰＡをロウデコーダＲＤＥＣへ出力する。ロウデコーダＲＤＥＣが、ロウプリデコードアドレスＲＰＡをさらにデコードし、それに応じてワード線ドライバＷＤが、メモリセルアレイＭＣＡ中のワード線を選択的に駆動する。カラムプリデコーダＣＰＤは、カラムアドレスをプリデコードして、カラムプリデコードアドレスＣＰＡをカラムデコーダＣＤＥＣへ出力する。カラムデコーダＣＤＥＣが、カラムプリデコードアドレスＣＰＡをさらにデコードし、それに応じてカラムセレクタＣＳＥＬが、メモリセルアレイＭＣＡ中のビット線を選択的に入出力線ＩＯに接続する。
【００２５】
入力バッファＤＩＢは、外部との入出力データＤＱのデータを所望のタイミングで取り込み、入力データＤＩをライトバッファブロックＷＢへ送る。ライトバッファブロックＷＢは、書込み動作のため、入力データＤＩに応じて、入出力線ＩＯを駆動する。センスアンプブロックＳＡは、同時に動作するビット数に応じた個数のセンスアンプを含んでなり、読出し動作のため、入出力線ＩＯの信号を増幅して判別し、読出しデータＤＯを出力する。出力バッファＤＯＢは、入出力データＤＱへ所望のタイミングで、読出しデータＤＯを出力する。
【００２６】
図４は、メモリセルアレイＭＣＡの構成例を示している。メモリセルＭＣが、ワード線ドライバＷＤに接続されたワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…と、カラムセレクタＣＳＥＬに接続されたビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…の交点に設けられる。また、ソース線ＳＬ０１，ＳＬ２３，…が設けられ、接地電圧ＶＳＳに接続される。各メモリセルＭＣは、相変化抵抗ＰＣＲとメモリセルトランジスタＭＴにより構成される。相変化抵抗ＰＣＲの一端はビット線に接続され、もう一方の端はメモリセルトランジスタＭＴのソース・ドレインの一方に接続される。相変化抵抗は、例えば、Ｔｅなどを含むカルコゲナイド材料からなる。メモリセルトランジスタのソース・ドレインの他方は、ソース線に接続され、ゲートはワード線に接続される。図４では、メモリセルトランジスタＭＴとして、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを使用しているが、バイポーラ型トランジスタを使用してもよい。
【００２７】
ここでは簡単のため示していないが、必要に応じて、読出し時の参照信号を発生するためのダミーセルも設けられる。また、ここではメモリセルトランジスタとしてＮＭＯＳトランジスタを示しているが、ＰＭＯＳトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化の観点からＭＯＳトランジスタが望ましく、ＰＭＯＳトランジスタに比べ、オン状態でのチャネル抵抗の小さいＮＭＯＳトランジスタが好適である。以下では、メモリセルトランジスタとしてＮＭＯＳトランジスタを用いる場合の電圧関係で、動作などを説明する。
【００２８】
図５に、図４のメモリセルアレイ構成に対応するレイアウトを示す。図４に示された回路的諸要素は同じ符号が付されている。図５では、太い黒線で区切った領域が、図４で図示するメモリアレイＭＣＡに対応する領域である。図５で、Ｍ１は第１の金属層、Ｍ２は第２の金属層、ＦＧはシリコン基板上に形成されたトランジスタのゲート電極として用いられる層、ＦＣＴは、ＦＬ上面とＭ１下面とを結ぶコンタクトホール、Ｒは記憶素子ＰＣＲとその上部電極層ＵＥとの積層膜、ＳＣＴはＭ１上面とＲの下面とを結ぶコンタクトホール、ＴＣＴはＭ１上面とＭ２下面とを結ぶコンタクトホール、である。記憶素子Ｒは、同一ビット線に接続されるメモリセルの間で、コンタクトホールＴＣＴを介して第２の金属層Ｍ２に引き上げられる。この第２の金属層Ｍ２が夫々のビット線として用いられる。ワード線ＷＬ０ないしＷＬ３はＦＧで形成してある。ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いる。メモリセルＭＣ１１を構成する１個のＭＯＳトランジスタが、ＱＭ１である。メモリセルＭＣ２１を構成するトランジスタＱＭ２は、トランジスタＱＭ１とソース領域を共有している。図に示すとおり、他のセルを構成するＭＯＳトランジスタも、これに倣う。
【００２９】
図６はメモリセルアレイの要部断面図である。本例は、図５に示されたアレイ構成を実現するための具体的構成例である。図６は、ロジック混載メモリ、ロジック論理回路領域及び相変化メモリセルのメモリセル領域の断面図を示すものである。半導体基板ＳＵＢに形成されたウエルＰＷに所望のトランジスタＱＭ１、ＱＭ２などが形成される。層間絶縁膜ＩＬＩｃの位置で第１層配線Ｍ１及びソース線配線などが配置される。
【００３０】
そして、この上部に、前記メモリセル領域では、下部電極プラグＰＬＵＧを介して相変化材料ＰＣＲが形成され、メモリセルを構成する主要部が形成される。そして、このメモリセル部は、その上部に配置されたプラグ状金属コンタクトＷｅを介してビット線ＢＬに接続される。
【００３１】
メモリセル領域には、例えばｎチャネル型のメモリセル選択用ＭＯＳトランジスタＱＭ１及びＱＭ２が形成されている。ｎチャネル型のメモリセル選択用ＭＯＳトランジスタＱＭ１及びＱＭ２は、ｐウエルＰＷの上部に互いに離間して形成されている。これらのトランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となっている半導体領域ＤＮ，ＤＮＣと、半導体基板上に形成されたゲート絶縁膜と、その上に形成されたゲート電極とを有している。半導体領域ＤＮＣは、同一の素子活性領域に形成される隣接するｎチャネル型のメモリセル選択用ＭＯＳトランジスタに共有されている。
【００３２】
このようなメモリセル選択用のｎチャネル型のＭＯＳトランジスタＱＭ１及びＱＭ２は、半導体基板ＳＵＢ上に堆積された層間絶縁膜ＩＬＩａ及びＩＬＩｂによって被覆されている。
【００３３】
この層間絶縁膜ＩＬＩａ，ＩＬＩｂは、例えば酸化シリコン膜からなり、例えば通例のプラズマＣＶＤ法等によって形成されている。層間絶縁膜ＩＬＩｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成されている。
【００３４】
メモリセル領域における層間絶縁膜ＩＬＩａ及びＩＬＩｂにはメモリセル選択用ＭＯＳトランジスタＱＭ１及びＱＭ２の半導体領域ＤＮ，ＤＮＣの上面が露出するような接続孔が穿孔されている。
【００３５】
この接続孔には、例えばタングステンからなる伝導材料Ｗａ，Ｗｂが埋め込まれており、コンタクト電極が形成されている。また、伝導材料にタングステンを用いる場合、相関絶縁膜ＩＬＩａ、ＩＬＩｂとの間にはバリアメタル層として、例えばＴｉＮが１０ｎｍ程度存在する。
【００３６】
このコンタクト電極は、メモリセル選択用ＭＯＳトランジスタＱＭ１及びＱＭ２の半導体領域ＤＮ，ＤＮＣと電気的に接続されている。
【００３７】
メモリセル領域における層間絶縁膜ＩＬＩｃには、例えばタングステンからなる伝導材料Ｗｃ，Ｗｄからなるコンタクト電極が露出するような接続孔が穿孔されている。また、伝導材料にタングステンを用いる場合、相関絶縁膜ＩＬＩｃとの間にはバリアメタル層として、例えばＴｉＮが１０ｎｍ程度存在する。このコンタクト電極は、メモリ選択用ｎチャネル型ＭＯＳトランジスタＱＭ１、ＱＭ２によって共有されている半導体領域ＤＮＣと電気的に接続されている。
【００３８】
層間絶縁膜ＩＬＩｃの上面には、層間絶縁膜ＩＬＩｄが堆積されている。この層間絶縁膜ＩＬＩｄは、例えば、酸化シリコンからなる。
【００３９】
メモリセル領域における層間絶縁膜ＩＬＩｄには、ソース線配線ＳＬが露出するような接続孔が穿孔されている。この接続孔には、例えばタングステンからなる伝導材料ＰＬＵＧが埋め込まれており、コンタクト電極が形成されている。また、伝導材料にタングステンを用いる場合、相関絶縁膜ＩＬＩｄとの間にはバリアメタル層として、例えばＴｉＮが１０ｎｍ程度存在する。このコンタクト電極は、ソース線配線ＳＬと電気的に接続されている。
【００４０】
メモリセル領域における層間絶縁膜ＩＬＩｅ中には、メモリ素子となる抵抗素子Ｒが形成されている。抵抗素子Ｒは、ストライプ形状に形成されており、相変化材料ＰＣＲと、その表面に被覆された、例えばタングステンから成る上部電極ＵＥとから構成されている。抵抗素子Ｒを構成する相変化材料ＰＣＲは、例えばＧｅ−Ｓｂ−Ｔｅ系相変化材料、またはＺｎ−Ｔｅ系相変化材料、またはこれらの材料の添加元素Ｘを加えたＸ−Ｇｅ−Ｓｂ−Ｔｅ系相変化材料、または添加物Ｙを加えたＹ−Ｚｎ−Ｔｅ系相変化材料がある。添加元素Ｘとしては、Ｉｎ、Ｃｒ、Ｏ、Ｎ、Ｚｎ、Ｂｉ、Ａｇ、Ａｕ、Ｓｅ等が挙げられる。添加元素Ｙとしては、Ｓｂ、Ｉｎ、Ｃｒ、Ｏ、Ｎ、Ｇｅ、Ｂｉ、Ａｇ、Ａｕ、Ｓｅ等が挙げられる。
【００４１】
相変化メモリの下部電極プラグＰＬＵＧに用いられる材料は、例えば、Ｗ、ＴｉＮ、ＴｉＷ、ＴｉＡｌＮ、ポリシリコン等が挙げられる。
【００４２】
抵抗素子Ｒの下部は、メモリセル下部コンタクト電極と電気的に接続され、これを通じてメモリセル選択用のｎチャネル型ＭＯＳトランジスタＱＭ１，ＱＭ２の半導体領域ＤＮと電気的に接続されている。
【００４３】
抵抗素子Ｒの上面には、ハードマスク絶縁膜ＨＭが堆積されている。このハードマスク絶縁膜ＨＭは、例えば、酸化シリコンからなる。ハードマスク絶縁膜ＨＭは、抵抗素子Ｒをパターニングするために堆積されたものであり、ストライプ形状に形成されている。
【００４４】
メモリセル領域における層間絶縁膜ＩＬＩｅ、ハードマスク絶縁膜ＨＭ中には、上部電極ＵＥの上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばタングステンからなる金属膜Ｗｅが埋めこまれてメモリセル上部電極コンタクトが形成される。また、伝導材料にタングステンを用いる場合、相関絶縁膜ＩＬＩｅとの間にはバリアメタル層として、例えばＴｉＮが１０ｎｍ程度存在する。
【００４５】
このメモリセル上部電極コンタクトは、抵抗素子Ｒの上面と電気的に接続され、これを通じてメモリセル選択用のｎチャネル型ＭＯＳトランジスタＱＭ１，ＱＭ２の半導体領域ＤＮと電気的に接続されている。
【００４６】
層間絶縁膜ＩＬＩｅの上面には、ビット線ＢＬが形成されている。このビット線は、アルミニウムからなるメタル層ＭＬが堆積されて形成されている。このビット線ＢＬは、例えばバリヤ金属ＢＭ及びタングステンＷｅからなる、ビット線コンタクトと電気的に接続されて、さらに、ビット線コンタクトを通して、抵抗素子Ｒと電気的に接続されている。
【００４７】
図７は、図３中のカラムセレクタＣＳＥＬの構成例を示している。これは、メモリセルアレイから２ビットずつメモリセルを選択して動作させる場合の例である。同時に選択するメモリセル数が異なっていても同様に構成できる。ビット線２本毎に、カラムスイッチＣＳＬ２が設けられ、カラムデコーダＣＤＥＣが出力するカラム選択信号により制御され、ビット線を２本ずつ、入出力線ＩＯ０，ＩＯ１に接続する。カラム選択信号は、Ｃ０１ｂとＣ０１ｔ，Ｃ２３ｂとＣ２３ｔ，…と、互いに相補な信号である。カラムスイッチＣＳＬ２は、４個のＮＭＯＳトランジスタＭＮＰ０，ＭＮＰ１，ＭＮＳ０，ＭＮＳ１と、２個のＰＭＯＳトランジスタＭＰＳ０，ＭＰＳ１からなる。ＮＭＯＳトランジスタＭＮＰ０，ＭＮＰ１は、非選択のビット線を、接地電圧ＶＳＳに保持する。ＮＭＯＳトランジスタＭＮＳ０，ＭＮＳ１とＰＭＯＳトランジスタＭＰＳ０，ＭＰＳ１は、２個のＣＭＯＳパスゲートを構成し、選択されたビット線を入出力線ＩＯ０，ＩＯ１に接続する。このように、ＣＭＯＳパスゲートを用いることにより、広い電圧範囲で、ビット線と入出力線を低抵抗で接続できる。これにより、ビット線の印加電圧の範囲を広くとり、読出し動作と書込み動作の低抵抗化及び高抵抗化を相変化抵抗に流れる電流値で分ける際に、マージンが確保できる。
【００４８】
図８は、図３中のライトバッファブロックＷＢの構成例を示している。ライトバッファブロックＷＢは、書込みパルス発生回路ＷＰＧと、２個のライトバッファＷＢ１からなる。これも、メモリセルアレイ中の２個のメモリセルへ同時に書込む場合の例である。同時に書込むメモリセル数に応じて、ライトバッファＷＢ１を設ければ、他のメモリセル数にも対応できる。書込みパルス発生回路ＷＰＧは、低抵抗化用と高抵抗化用のパルスを発生し、書込みパルス線ＷＰ０とＷＰ１にそれぞれ出力する。ライトバッファＷＢ１は、３個のインバータと２個の２入力ＮＡＮＤゲートと、２個のＮＭＯＳトランジスタＭＮＣ０，ＭＮＣ１と２個のＰＭＯＳトランジスタＭＰＣ０，ＭＰＣ１からなる２個のＣＭＯＳパスゲートで構成される。ライトバッファＷＢ１は書込み制御信号ＷＲＩＴにより活性化され、書込みデータＤＩ０，ＤＩ１に応じて、書込みパルス線ＷＰ０，ＷＰ１に入出力線ＩＯ０，ＩＯ１を接続する。ここでＣＭＯＳパスゲートを用いることにより、書込みパルス発生回路ＷＰＧによって、入出力線ＩＯ０，ＩＯ１の立下りで接地電圧まで駆動することを可能にしている。これにより、入出力線の寄生容量に充電された電荷が、ビット線及びメモリセルを通じて放電されることを防止し、ビット線電流のパルス波形の立下りを急峻にでき、安定な書込み動作を実現できる。
【００４９】
次に、以上説明してきた非同期式相変化メモリの動作を説明する。図９は、ライト動作のタイミングの例を示している。外部アドレスＡＤＲの遷移に応じて、アドレス遷移検知回路ＡＴＤがアドレス遷移信号ＡＴにパルスを発生し、ワード線ＷＬ（図４中のＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…）が切換えられる。制御信号ＣＭＤの一部であるチップ・セレクト・バー信号ＣＳｂとライト・エネーブル・バー信号ＷＥｂがロウレベルとなることにより、書込み制御信号ＷＲＩＴが‘１’となり、書込み動作が行われる。入出力データＤＱへの入力Ｄｉｎに応じて、選択されたビット線ＢＬ（図４中のＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…）を駆動する。ここで、入力Ｄｉｎが‘０’であれば、ビット線ＢＬをセット電圧ＶＳＥＴに駆動するが、‘１’であれば、ビット線ＢＬを接地電圧ＶＳＳに保つ。また、入力Ｄｉｎが‘１’であれば、ビット線ＢＬをリセット電圧ＶＲＳＴに駆動する。高抵抗化のパルスが所望のパルス幅となるように、書込み制御信号ＷＲＩＴが‘０’となり、ビット線ＢＬを接地電圧ＶＳＳに戻して書込み動作が終了する。なお、ここではＤｉｎが１ビットであるかのように説明したが、複数ビットの場合には、ビット毎にデータに応じた動作を行う。以下で他の動作タイミングについても、同様に簡単化して説明する。
【００５０】
一般的な非同期ＳＲＡＭのスペックでは、ライト動作の期間が終了する際に、入力Ｄｉｎがバリッドであることが確定する。図７の動作では、入力Ｄｉｎが‘０’であれば、そのままビット線を駆動して、低抵抗化の期間を確保している。一方、入力Ｄｉｎが‘１’であれば、バリッドであることが確定してからビット線を駆動して、ビット線を駆動するパルス幅を短くし、選択メモリセルの相変化抵抗の周囲が必要以上に温度が上昇して冷却時間が延びてしまうことを防止している。その結果、‘０’に対しても‘１’に対しても、安定な書込み動作が実現できる。また、このように高抵抗化のパルス幅を限定することにより、不要な書込み電流を流さないため、低電力な書込み動作を実現できる。
【００５１】
図１０は、リード動作のタイミングの例を示している。図９に示したライト動作と同様に、外部アドレスＡＤＲの遷移に応じて、ワード線ＷＬが切換えられる。制御信号ＣＭＤの一部であるチップ・セレクト・バー信号ＣＳｂとアウトプット・エネーブル・バー信号ＯＥｂがロウレベルとなることにより、出力バッファが活性化し、入出力データＤＱを読出しデータＤｏに応じた出力Ｄｏｕｔに駆動する。チップ・セレクト・バー信号ＣＳｂとアウトプット・エネーブル・バー信号ＯＥｂのいずれかがハイレベルとなり、リード動作の期間が終了することにより、出力バッファＤＯＢはハイ・インピーダンス状態となる。
【００５２】
相変化メモリの書き換え時に印加する電圧パルスは、下部電極プラグＰＬＵＧに対する上部電極ＵＥの電圧または、上部電極ＵＥに対する下部電極プラグＰＬＵＧの電圧として印加される。上部電極ＵＥと下部電極プラグＰＬＵＧの間に電位差が生じると相変化材料ＰＣＲを通して電流が流れ、抵抗が高い下部電極プラグＰＬＵＧおよび相変化材料ＰＣＲでジュール熱が発生する。このジュール熱が相変化材料ＰＣＲの相変化を誘起し、相変化メモリの書き換えを行う。
【００５３】
図１は相変化材料ＰＣＲに印加するパルス電圧の波形を示す図であり、（ａ）はリセット動作、（ｂ）はセット動作を示す。図２は相変化材料ＰＣＲの温度変化を示す図であり、（ａ）はリセット動作、（ｂ）はセット動作を示す。また、図１（ｂ）及び図２（ｂ）において、「本発明１」とあるのは本実施の形態１の波形であり、「本発明２」とあるのは後述する実施の形態２の波形である。また、本発明の特徴を分かりやすくするために、本発明の前提として検討した従来方式の波形も示した。
【００５４】
相変化メモリのリセットは、図１（ａ）に示すような矩形のパルスを印加する。当該パルスの印加により温度を融点以上まで上昇させ、相変化材料ＰＣＲを一旦溶かした後、急冷する。例えば、相変化材料ＰＣＲにＧｅ２Ｓｂ２Ｔｅ５を用いた場合の温度変化を説明する。Ｇｅ２Ｓｂ２Ｔｅ５の温度変化の時定数が約２ｎｓであるため、十分高い電圧パルスを印加すれば、図２（ａ）に示すように３０ｎｓ以下で相変化材料ＰＣＲの温度が融点を超える。次に、電圧パルスを０Ｖに戻すと、急速に冷却する。その結果、リセット動作は３０ｎｓ以下の時間で十分に行うことが出来る。
【００５５】
相変化メモリのセットは、図１（ｂ）に示すような「本発明１」の矩形の電圧パルスを印加する。この電圧を印加すると、図２（ｂ）に示すように「本発明１」の電圧印加により相変化材料ＰＣＲの温度が急上昇し、十分長い時間印加した場合は融点以上の温度に到達するが、融点に到達する前にパルス電圧を０Ｖとして冷却する。本方式を用いると、例えば相変化材料ＰＣＲがＧｅ２Ｓｂ２Ｔｅ５の場合、結晶化が始まる温度である１６０℃を超えた時点より、冷却により１６０℃を下回るまで、相変化材料ＰＣＲの結晶化が促進される温度帯である、結晶化温度である１６０℃以上、融点である６００℃未満に存在するため、この間に結晶化が進行する。もし電圧パルスの印加により相変化材料ＰＣＲが融点以上となると、相変化材料ＰＣＲは非晶質化するため、融点を下回った時点から結晶化が始まり、高速化の観点からは不利である。本方式を用いることで相変化材料ＰＣＲの高速の結晶化が可能となる。
【００５６】
（実施の形態２）
図１１は、本発明の実施の形態２に係る非同期式相変化メモリの構成例の要部ブロック図である。前記実施の形態１の図４から図１０で説明したメモリアレイ回路、メモリアレイ構造、メモリセル断面構造、カラムセレクタＣＳＥＬの構成、ライトバッファブロックＷＢ、ライトタイミング、リードタイミングは同様であるため、説明を省略する。大部分は前記実施の形態１で解説を行った図３のブロック図と同じであるが、加えて、ワード線に２段電圧を印加する回路が組み込まれている。外部クロックＣＬＫから信号を入力された外部クロックバッファＣＬＫＢからの信号が制御信号発生回路ＣＰＧに入力され、ロー・セット・パルスＲＳＰが作られ、これがワード線制御回路ＷＤＣＴＬに入力される。
【００５７】
図１２は、図１１に示したワード線制御回路ＷＤＣＴＬの一部を示す図、図１３は、図１２に示したショートパルス発生回路ＳＰＧの構成例を示す図、図１４は、図１２に示した２段パルス制御信号φ１、φ２、φ３の波形を示す図、図１５は、２段パルス発生可能なワード線ドライバＷＤの構成例を示す図である。
【００５８】
図１２に示した回路は、図１５に示す各ワード線ドライバＷＤに接続されており、ワード線ドライバと同じ数だけ作られる。ワード線制御回路ＷＤＣＴＬでは、入力されたロー・セット・パルスＲＳＰを受け、図１３に示すショートパルス発生回路の入力ＳＰＧｉｎに入力されたパルスを、遅延回路ＤＬＳ等を含むショートパルス発生回路ＳＰＧ等を用いて処理し、ショートパルス発生回路の出力ＳＰＧｏｕｔより、図１４に示すようなφ１、φ２、φ３のパルス波形を出力する。これらのパルスは、図１５に示すワード線ドライバＷＤに入力され、２段パルスが作られる。
【００５９】
以上で示した回路ではワード線に２段電圧を印加することが可能であるが、図１２、図１３及び図１５の回路をビット線ドライバに応用すれば、ビット線に２段電圧を印加する事も可能である。
【００６０】
本実施の形態２のセットに用いるパルス波形（本発明２）を図１（ｂ）に示す。また、そのときの温度変化（本発明２）を図２（ｂ）に示す。本実施の形態２のセットパルス波形は電圧を２水準用いる２段パルスである。本実施の形態１と比較して、本２段パルスを用いる利点は次のように説明できる。本実施の形態１で示した方法は、印加電圧が高いため、温度上昇速度が非常に速く、パルス印加を止める時間のマージンが小さい。つまり、相変化材料ＰＣＲの抵抗が低くばらついた場合、温度変化の時定数が低下し、相変化材料の昇温速度が増大し、その結果、本実施の形態１で示したセットパルス時間では融解温度を超えてしまう可能性がある。一方で、より低電圧のセットパルスを用いることが出来る２段パルスは、相変化材料ＰＣＲの温度変化の時定数が変化しても、融解温度を越える誤リセットの可能性が小さいセット方法である。
【００６１】
図１６は、相変化材料ＰＣＲにおける結晶化速度の温度依存性を示す図である。
【００６２】
非特許文献１によると、相変化材料ＰＣＲの結晶化の過程は、前半を核生成、後半を結晶成長と分けることが可能である。そしてそれぞれの過程に、図１６に示すような結晶化速度の温度依存性が存在する。核生成には核生成速度を最も高める温度Ｔ１が存在し、それ以上の温度でもそれ以下の温度でも核生成速度は減少する。温度Ｔ１以上で核生成速度が減少する理由は、相変化材料の核生成における、非晶質状態の自由エネルギーに対する結晶状態の自由エネルギーが低くなるためである。温度Ｔ１以下で核生成速度が減少する理由は、相変化材料を構成する原子の拡散係数が温度と共に急激に減少するためである。
【００６３】
また、結晶成長には、結晶化速度を最も高める、温度Ｔ１よりも低い温度Ｔ２が存在し、それ以上の温度でもそれ以下の温度でも結晶化速度は減少する。その理由は、核生成速度の温度依存性と同じメカニズムである。つまり、結晶化を最も早めるためには、図２（ｂ）に示すように、相変化材料の温度は、結晶化の前半でＴ１とし、結晶化の後半ではＴ２とすべきである。
【００６４】
２段パルスでセットをすると、高速化が可能であることを実証するために、リセット状態の相変化材料ＰＣＲに対し、様々な形状のセットパルスを印加して、セット抵抗を調べる原理実験を行った。印加したセットパルスを図１７に示す。第１電圧は、相変化材料ＰＣＲが核生成速度の最も早い温度となる電圧２．０Ｖを３０ｎｓ印加する。続けて第２電圧としてＶ２ｎｄＶの電圧をｔ２ｎｄｎｓだけ印加した。Ｖ２ｎｄは、特に、第１電圧と等しく矩形波パルスとなる２．０Ｖと、相変化材料ＰＣＲの温度は結晶成長速度が最も早い温度となる１．８Ｖを選択し、それぞれ、ｔ２ｎｄを４０ｎｓから１０ｎｓの間を５ｎｓ間隔で変化させた。これらのパルスの印加では、相変化材料ＰＣＲの温度は融点を越えない。リセット抵抗に対し、これらのセットパルスを印加した後のセット抵抗を測定して、セット抵抗に対するリセット抵抗の比を求めた。その結果を図１８に示す。
【００６５】
Ｖ２ｎｄが２．０Ｖの場合、ｔ２ｎｄを短くしていくと、相変化材料ＰＣＲの結晶化が不十分となり、セット抵抗が増大する。書込まれた情報の読み出しを高速で行うためには、セット抵抗とリセット抵抗の比は１桁以上であることが望ましい。この抵抗比の要求値を満たすには、図１８の結果より、ｔ２ｎｄは３０ｎｓ以上必要である。つまり、矩形波パルスによるセット時間は、第１電圧の印加時間３０ｎｓと、第２電圧の印加時間３０ｎｓとの和である６０ｎｓとなる。
【００６６】
一方、Ｖ２ｎｄが１．８Ｖの場合、Ｖ２ｎｄが２．０Ｖである場合に比べ、ｔ２ｎｄが同じであっても、抵抗比は大きな値をとる。これは、Ｖ２ｎｄを１．８Ｖとしたことにより、相変化材料ＰＣＲの温度は、核生成速度が最も早くなる温度から、結晶成長速度が最も早くなる温度へと変化し、Ｖ２ｎｄが２．０Ｖの場合に比べ、短時間で結晶化が進むためである。その結果、Ｖ２ｎｄが１．８Ｖの場合には、抵抗比の要求値を満たす最短のｔ２ｎｄは１０ｎｓである。つまり、２段パルスを用いると、セット時間は、第１電圧の印加時間３０ｎｓと、第２電圧の印加時間１０ｎｓの和である４０ｎｓである。
【００６７】
つまり、セットに２段パルスを用いると、１段パルスに比べて高速化が可能であることが実験により示された。
【００６８】
図１９に、パルス波形に依存した相変化材料ＰＣＲの温度変化を示した。図１９において、（ａ）〜（ｄ）がパルス波形、（ｅ）〜（ｈ）が温度変化を示し、（ａ）と（ｅ）、（ｂ）と（ｆ）、（ｃ）と（ｇ）、（ｄ）と（ｈ）がそれぞれ対応している。Ｔｍは融解温度（融点）、Ｔｃは結晶化温度であり、相変化材料がＴｃ以上、Ｔｍ未満の温度であるときに結晶化が進む。（ｅ）、（ｆ）、（ｇ）、（ｈ）では、各パルスを印加することにより相変化材料の温度がＴｃ以上、Ｔｍ以下である時間を、ｔ１，ｔ２，ｔ３，ｔ４で示した。なお、時間ｔ１，ｔ２，ｔ３，ｔ４の間には、ｔ１＜ｔ３＝ｔ４＜ｔ２の関係式が成立する。
【００６９】
図１９（ａ）はパルス幅が３０ｎｓのリセットパルスである。印加電圧がセットパルスに比べて大きいため、（ｅ）に示すように温度上昇速度が大きく、リセットパルス印加直後に融点Ｔｍを越える。リセットパルス印加後は温度が急速に低下するが、Ｔｃ以上、Ｔｍ以下の温度にある時間ｔ１はごく短いため、結晶化はほとんど進まない。その結果、相変化材料ＰＣＲのリセットが完了する。
【００７０】
図１９（ｂ）はパルス幅が３０ｎｓのセットパルスである。前記実施の形態１で説明したセット方法に対応する。通常のセット電圧よりも高めのパルス電圧印加により、図１９（ｆ）に示すように相変化材料の温度が上昇し、パルス電圧が高いためそのまま放って置くと到達する温度はＴｍ以上であるが、Ｔｍを超える前にパルスの印加を止める。その後、相変化材料の温度は低下する。その結果、相変化材料がＴｃ以上、Ｔｍ以下の温度帯に存在する時間ｔ２は、（ｆ）に示すようにＴｍを超えないため、（ａ）の場合と比較して長い時間ｔ２が確保され、結晶化が進む。
【００７１】
図１９（ｃ）は図１８で説明した１段パルスに相当するセットパルスである。電圧は、相変化材料が核生成を最も早める温度となるような値であり、（ｂ）に比べてパルス電圧が低いため、温度変化を示す（ｇ）は、（ｆ）に比べて温度の立ち上がりが緩やかである。その結果、Ｔｃを超える時間も遅くなり、パルス幅は５０ｎｓと、（ｂ）の３０ｎｓに比べて長いにも拘わらず、Ｔｃ以上、Ｔｍ以下の温度帯に存在する時間ｔ３はｔ２に比べて短い。その結果、結晶化が十分進まない。
【００７２】
図１９（ｄ）は図１８で説明した２段パルスに相当するセットパルスである。本実施の形態２で説明したセット方法に対応する。（ｈ）に示した１段目のパスル印加による温度の立ち上がりは、（ｇ）と同じである。その結果、相変化材料は核生成速度が最も早くなる温度となる。次に、第１電圧よりも低く、相変化材料が結晶成長を最も速めるような温度にする第２電圧へと切換える。その結果、結晶化過程の核生成、結晶成長が速やかに行なわれ、相変化材料がＴｃ以上、Ｔｍ以下の温度帯にある時間ｔ４が、（ｃ）、（ｇ）で示したｔ３とほぼ同じであるが、結晶化は十分行なわれる。
【００７３】
図２０はビット線に２段パルスを印加した時のトランジスタ特性曲線を示す図、図２１はワード線に２段パルスを印加した時のトランジスタ特性曲線を示す図である。
【００７４】
本実施の形態２における相変化材料に印加する２段パルスは、ビット線ＢＬまたはワード線ＷＬに、２段パルスを印加することにより作られる。相変化材料ＰＣＲが例えばＧｅ２Ｓｂ２Ｔｅ５の場合、電流電圧特性は、図２０、図２１のトランジスタの負荷曲線に示すように非オーミック性を有する。この非オーミック性の特徴は、相変化材料ＰＣＲに印加する電圧が増加するにつれ、微分抵抗は減少することである。このメカニズムをもとにビット線ＢＬまたはワード線ＷＬに２段パルスを印加した場合の、相変化材料の抵抗の変化と、相変化材料に印加される電圧の変化をもとに、相変化材料ＰＣＲで発生するジュール熱を考察する。
【００７５】
ビット線ＢＬに２段パルスを印加する場合、図２０に示すようにビット線に印加する第１電圧ＶＢＬ１ｓｔから、ビット線に印加する第２電圧ＶＢＬ２ｎｄへと減少させると、選択トランジスタに印加される電圧は、ビット線２段パルス印加時のソース−ドレイン間の第１電圧ＶＢＤＳ１ｓｔからビット線２段パルス印加時のソース−ドレイン間の第２電圧ＶＢＤＳ２ｎｄへと減少する。２本の負荷曲線は横軸方向にシフトさせた関係となっており、先に示した非オーミック性の特徴を考慮すると、相変化材料ＰＣＲの抵抗変化はＲＰＣＲ（ＶＢＤＳ２ｎｄ）−ＲＰＣＲ（ＶＢＤＳ１ｓｔ）＞０より増大することが分かる。また、相変化材料ＰＣＲに印加される電圧変化は（ＶＢＬ２ｎｄ−ＶＢＤＳ２ｎｄ）−（ＶＢＬ１ｓｔ−ＶＢＤＳ１ｓｔ）＜０であり、減少である。つまり、相変化材料ＰＣＲで発生するジュール熱ＥはＥ＝Ｖ２／Ｒで表されるが、ビット線ＢＬ電圧を第１電圧から第２電圧に変化させると、相変化材料ＰＣＲの抵抗が増大し、相変化材料ＰＣＲに印加される電圧が減少するため、ビット線２段パルス印加時の相変化材料ＰＣＲで発生するジュール熱Ｅの変化量ΔＥＢＬは必ずΔＥＢＬ＜０となる。これは、核生成温度から、それよりも温度の低い結晶成長温度への温度変化を発生させるのに適している。
【００７６】
次に、ワード線ＷＬに２段パルスを印加する場合について、図２１を用いて考える。ワード線に印加する電圧を、ワード線に印加する第１電圧ＶＷＬ１ｓｔから、ワード線に印加する第２電圧ＶＷＬ２ｎｄへと減少させると、選択トランジスタに印加される電圧は、ワード線２段パルス印加時のソース−ドレイン間の第１電圧ＶＷＤＳ１ｓｔから、ワード線２段パルス印加時のソース−ドレイン間の第２電圧ＶＷＤＳ２ｎｄへと増加する。その結果、先に示した非オーミック性の特徴より、相変化材料の抵抗変化はＲＰＣＲ（ＶＷＤＳ２ｎｄ）−ＲＰＣＲ（ＶＷＤＳ１ｓｔ）＞０となり、増大することが分かる。また、相変化材料に印加される電圧変化は、（ＶＢＬ−ＶＷＤＳ２ｎｄ）−（ＶＢＬ−ＶＷＤＳ１ｓｔ）＝ＶＷＤＳ１ｓｔ−ＶＷＤＳ２ｎｄ＜０であり、減少である。つまり、ワード線ＷＬ電圧を第１電圧から第２電圧へと変化させると、相変化材料ＰＣＲの抵抗が増大し、相変化材料ＰＣＲに印加される電圧が減少するため、ワード線２段パルス印加時の相変化材料で発生するジュール熱Ｅの変化量ΔＥＷＬは必ずΔＥＷＬ＜０となる。これは、核生成温度から、それよりも温度の低い結晶成長温度への温度変化を発生させるのに適している。
【００７７】
つまり、ビット線ＢＬまたはワード線ＷＬに２段パルスを印加した場合、共に第１電圧より第２電圧へ変化させることでジュール熱が減少し、核生成速度を最も速める温度より、それよりも低い結晶成長を早める温度に変化させることが可能である。しかしながら、相変化材料ＰＣＲの抵抗の印加電圧依存性によって、可能な温度変化の幅が異なる。この温度変化の幅は、少なくとも核生成速度を最も早める温度と結晶成長を最も速める温度の間の温度差よりも大きくなくてはいけない。よって、相変化材料ＰＣＲの抵抗の印加電圧依存性に応じてビット線ＢＬ２段パルスとワード線ＷＬ２段パルスのうち、最もジュール熱変化の大きい方法を用いることにより、所定の温度コントロールが出来る可能性が最も高くなる。つまり、ΔＥＢＬ＞ΔＥＷＬの場合はビットラインに２段パルスを印加する方法が望ましく、ΔＥＢＬ＜ΔＥＷＬの場合は、ワード線ＷＬに２段パルスを印加する方法が望ましい。
【００７８】
（実施の形態３）
実施の形態３のメモリセル回路および断面構造は図４から図１５で示した内容と同じであるため、その説明は省略する。
【００７９】
本実施の形態３に係る相変化材料に印加する２段パルスは、ビット線ＢＬにある一定の電圧を印加した状態で、ワード線ＷＬに２段の電圧パルスを印加することで作られる。ワード線ＷＬに印加する電圧は、ワード線ＷＬの第１電圧ＶＷＬ１ｓｔと、ワード線ＷＬの第１電圧ＶＷＬ１ｓｔよりも低いワード線ＷＬの第２電圧ＶＷＬ２ｎｄから成る。ワード線ＷＬの第１電圧ＶＷＬ１ｓｔは、相変化材料ＰＣＲに第１電圧ＶＰＣＲ１ｓｔが適切に印加されるように、選択トランジスタＴＲのドレイン電流とドレイン電圧とワード電圧の関係より求められる。ワード線ＷＬの第１電圧ＶＷＬ１ｓｔの時間は、得たい第１電圧ＶＰＣＲ１ｓｔの時間と同じとする。ワード線ＷＬの第２電圧ＶＷＬ２ｎｄは相変化材料ＰＣＲに第２電圧ＶＰＣＲ２ｎｄが適切に印加されるように、選択トランジスタＴＲのドレイン電圧とドレイン電流とワード電圧の関係より求められる。ワード線ＷＬの第２電圧ＶＷＬ２ｎｄの時間は、相変化材料ＰＣＲに印加される第２電圧ＶＰＣＲ２ｎｄの時間と同じとする。
【００８０】
２段パルスを直接ビット線ＢＬではなくワード線ＷＬに印加する理由は、選択トランジスタＴＲ、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のドレイン電流のバラつきを抑制するためである。
【００８１】
ビット線ＢＬに２段電圧を印加した場合の、選択トランジスタＴＲの負荷曲線の変化を図２０に示した。ビット線ＢＬには、ビット線ＢＬの第１電圧ＶＢＬ１ｓｔを印加し、その後、ビット線の第２電圧ＶＢＬ２ｎｄへと変化させる。その際、ＭＩＳＦＥＴのソースとドレイン間の印加電圧はビット線電圧印加時のソース-ドレイン間第１電圧ＶＢＤＳ１ｓｔから、ビット線電圧印加時のソース-ドレイン間第２電圧ＶＢＤＳ２ｎｄへと減少する。また、相変化材料ＰＣＲに印加される電圧も減少する。その結果、ドレイン電流は線形領域に移動し、ビット線ＢＬ電圧のばらつきに対するドレイン電流のばらつきが大きくなる。もしドレイン電流が小さくなる方向にばらついた場合、相変化材料ＰＣＲの温度が十分上昇しないため、セットが不十分となる。
【００８２】
一方で、ワード線ＷＬに２段電圧を印加した場合の、選択トランジスタＴＲの負荷曲線の変化を図２１に示した。ワード線ＷＬにはワード線ＷＬの第１電圧ＶＷＬ１ｓｔを印加し、その後、ワード線ＷＬの第２電圧ＶＷＬ２ｎｄへと変化させる。その際、ＭＩＳＦＥＴのソースとドレイン間の印加電圧は、ワード線電圧印加時のソース-ドレイン間第１電圧ＶＷＤＳ１ｓｔから、ワード線電圧印加時のソース-ドレイン間第２電圧ＶＷＤＳ２ｎｄへと増加する。また、相変化材料ＰＣＲに印加される電圧は減少する。その結果、ドレイン電流は飽和領域に移動し、ビット線ＢＬ電圧のばらつきに対するドレイン電流のばらつきは小さくなる。また、相変化材料に印加するのは、定電圧のパルスに比べて、定電流のパルスが望ましい。定電圧パルスではセットパスル印加中に相変化材料ＰＣＲの抵抗が低下し、一定電圧パルスでは電流が急激に増大する結果ジュール熱が急激に増大し、相変化材料ＰＣＲの温度が融点を超えてしまう。一方で、定電流パルスではジュール熱の急激な増大は発生しない。この現象の詳細を次に示す。
【００８３】
ワード線ＷＬに一定電流を印加すると、上部電極ＵＥと下部電極ＰＬＵＧの間には一定の電流Ｉ０が印加される。その際、セットパルス印加開始時の上部電極ＵＥと下部電極ＰＬＵＧの間の抵抗をＲ０、リセット状態の上部電極ＵＥと下部電極ＰＬＵＧの間の電圧をＶ０とすると、オームの法則より
Ｖ０＝Ｒ０×Ｉ０                 （１）
が成り立つ。次に、セットパルスの印加終了時の上部電極ＵＥと下部電極ＰＬＵＧの間の抵抗をＲ１とすると、Ｒ１＜Ｒ０が成り立つ。これは、セットパルスの印加により抵抗値が減少したためである。また、リセット状態の上部電極ＵＥと下部電極ＰＬＵＧの間の電圧をＶ１とすると、セットパルス印加終了直前では、オームの法則より
Ｖ１＝Ｒ１×Ｉ０                 （２）
の関係が成り立つ。Ｒ１＜Ｒ０の関係と、式（１）、（２）よりＶ１＜Ｖ０が成り立つことが分かる。セットパルスは相変化材料ＰＣＲのリセット状態に対して印加されるが、セットパルス印加中に徐々に低抵抗状態へと変化していく。そのため、相変化材料ＰＣＲで消費される電力はＶ０Ｉ０からＶ１Ｉ０へと変化する。電圧の関係Ｖ１＜Ｖ０より、これら消費電力の大小関係はＶ０Ｉ０＞Ｖ１Ｉ０となることが分かる。相変化材料で消費される電力は発生するジュール熱に比例するため、セットパルスの印加により発生するジュール熱は徐々に減る方向にあり、液相成長となる恐れはない。
【００８４】
一方、ビット線ＢＬに一定電圧を印加する方法では、上部電極ＵＥと下部電極ＰＬＵＧの間には一定の電圧Ｖ２が印加される。セットパルス印加開始時のリセット状態の上部電極ＵＥと下部電極ＰＬＵＧの間の抵抗をＲ２、リセット状態の上部電極ＵＥと下部電極ＰＬＵＧの間の電圧をＶ２とすると、オームの法則より
Ｖ２＝Ｒ２×Ｉ２                 （３）
が成り立つ。次に、セットパルス印加終了時の上部電極ＵＥと下部電極ＰＬＵＧの間の抵抗をＲ３とすると、Ｒ２＞Ｒ３が成り立つ。また、リセット状態の上部電極ＵＥと下部電極ＰＬＵＧの間の電流をＩ３とすると、セット状態ではオームの法則より
Ｖ２＝Ｒ３×Ｉ３                 （４）
の関係が成り立つ。Ｒ３＜Ｒ２の関係より、式（３）、（４）から、Ｉ３＞Ｉ２が成り立つことが分かる。相変化材料で消費される電力はＶ２Ｉ２からＶ２Ｉ３へと変化するが、Ｉ３＞Ｉ２の関係より、Ｖ２Ｉ２＜Ｖ２Ｉ３の関係が成り立つことが分かる。つまり、ビット線に一定電圧を印加した場合は、セットパスル印加中にジュール熱が増大する。ジュール熱の増大率Ｉ３／Ｉ２はＲ２／Ｒ３と等しいため、Ｒ２はＲ３よりも１０倍以上大きい値であることより、ジュール熱は１０倍以上増大することが分かる。その結果、相変化材料ＰＣＲの温度が結晶化温度を超え、液相成長となる可能性が非常に高くなる。液相成長すると前記の理由により高速なセットが不可能となる。つまり、高速なセットを行うためには相変化材料ＰＣＲに対して電流パルスを印加することが望ましく、ワード線ＷＬに電圧パルスを印加することが、その１つの手段である。
【００８５】
本発明で使用する２段パルスを作ることの出来る回路図は、図１１から図１５に示した。図１５はワード電圧を制御するワード線ドライバＷＤを示す。ワード線ＷＬに印加する第１電源電圧Ｖ１と第２電源電圧Ｖ２から、それぞれＰＭＯＳトランジスタＭＰ１およびＭＰ２を介してワード線電圧ＶＷＬを制御している。このＰＭＯＳトランジスタのゲートは、それぞれライトイネーブル信号φ１とφ２に接続されている。また、このＰＭＯＳトランジスタとワード線電圧ＶＷＬの間より、ＮＭＯＳトランジスタＭＮを介してグラウンド電位に引き出されている。このＮＭＯＳトランジスタＭＮのゲートは、ライトイネーブル信号φ０に接続されている。
【００８６】
待機時より、ワード線に２段の電圧を印加する時の、ライトイネーブル信号φ１，φ２，φ３の変化を図１４に示す。１段目の電圧を印加する時にはライトイネーブル信号φ０とφ１を高電位ＶＤＤからグラウンド電位ＶＳＳへと変化させる。次に、２段目の電圧を印加する時に、ライトイネーブル信号φ１をグラウンド電位ＶＳＳから高電位ＶＤＤへと変化させ、またライトイネーブル信号φ２を高電位ＶＤＤからグラウンド電位ＶＳＳへと変化させる。最後に、２段目の電圧の印加を終了するときにはライトイネーブル信号φ０をグラウンド電位ＶＳＳより高電位ＶＤＤと変化させ、ライトイネーブル信号φ２をグラウンド電位ＶＳＳから高電位ＶＤＤに変化させる。
【００８７】
（実施の形態４）
図２２及び図２３は、本発明の実施の形態４に係る相変化メモリセルのプラグ電極近傍の構造を示す断面図であり、図２２は、層間絶縁膜ＩＬＩｄ上全面に界面層ＩＬを形成した場合、図２３は、下部電極プラグＰＬＵＧ上のみに界面層ＩＬを形成した場合を示す。
【００８８】
界面層ＩＬは、層間絶縁膜ＩＬＩｄおよび下部電極プラグＰＬＵＧ上、および図２３に示す下部電極プラグＰＬＵＧ上に形成される高抵抗な膜である。
【００８９】
界面層ＩＬ挿入の目的は、層間膜ＩＮＳおよび下部電極プラグＰＬＵＧと、相変化材料ＰＣＲ間の接着力の強化または抵抗の挿入により発熱効率を増大させて書き換え電圧の低減することである。界面層ＩＬに用いる材料としては、例えば、Ｔｉ膜、Ａｌ膜、Ｔａ膜、Ｓｉ膜、ＴｉＮ膜、ＡｌＮ膜、ＴａＮ膜、ＷＮ膜、ＴｉＳｉ膜、ＴａＳｉ膜、ＷＳｉ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜、ＴｉＳｉＮ膜、ＷＳｉＮ膜が挙げられる。また、相変化材料ＰＣＲ中に含まれるＴｅはＴｉやＡｌと反応しやすいことを利用して、ＴｉとＴｅの化合物やＡｌとＴｅの化合物を導電性界面層として用いてもよい。絶縁性界面層としては、例えば、ＴｉＯ膜、ＡｌＯ膜、ＴａＯ膜、ＮｂＯ膜、ＶＯ膜、ＣｒＯ膜、ＷＯ膜、ＺｒＯ膜、ＨｆＯ膜、ＳｉＯ膜が挙げられる。
【００９０】
本実施の形態４に係るメモリセルの回路図は、図２４（ａ）、（ｂ）のように表される。このため、界面層の抵抗は、界面層に印加されている電圧ＶＩＬに依存するため、ＲＩＬ（ＶＩＬ）と表される。相変化材料に印加されている電圧をＶＰＣＲとすると、相変化材料ＰＣＲの抵抗はＲＰＣＲ（ＶＰＣＲ）と表されるため、上部電極ＵＥと下部電極プラグＰＬＵＧ間に印加される電圧をＶＴＯＴＡＬとすると、界面層ＩＬを挿入した場合の相変化材料ＰＣＲおよび界面層で発生するジュール熱ＥＴＯＴＡＬはＥＴＯＴＡＬ＝ＶＴＯＴＡＬ２／（ＲＰＣＲ（ＶＰＣＲ）＋ＲＩＬ（ＶＩＬ））と表される。ＶＴＯＴＡＬとＶＰＣＲとＶＩＬの間には、ＶＴＯＴＡＬ＝ＶＰＣＲ＋ＶＩＬの関係が成り立つため、ＶＴＯＴＡＬが決定されれば、ＶＴＯＴＡＬは、ＶＰＣＲとＶＩＬに、ＲＰＣＲとＲＩＬの比で電圧配分される。ＲＴＯＴＡＬ＝ＲＰＣＲ＋ＲＩＬと定義すると、ＲＴＯＴＡＬはＶＴＯＴＡＬの関数であることから、ＲＴＯＴＡＬ（ＶＴＯＴＡＬ）と表すことが可能である。つまりＥＴＯＴＡＬ＝ＶＴＯＴＡＬ２／ＲＴＯＴＡＬ（ＶＴＯＴＡＬ）と表すことが可能である。ＲＰＣＲ、ＲＩＬ共に非オーミックであるため、その和であるＲＴＯＴＡＬも非オーミックである。
【００９１】
ＲＴＯＴＡＬはＶＴＯＴＡＬの増加に対して減少する場合、前記実施の形態２に記載したものと同等の議論により、２段パルスはビット線ＢＬに印加するのが適当か、ワード線ＷＬに印加するのが適当か判断可能である。また、前記実施の形態３に記載したワード線ＷＬに２段パルスを印加することによりドレイン電流ばらつきを低減可能であることも同様に正しい。
【００９２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９３】
本発明は、半導体装置、電子機器等の製造業において利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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