(57)【特許請求の範囲】
【請求項１】
並列構成にあるときに入力信号電圧によって充電され，かつ直列構成にあるときに放電されて出力信号電圧を送るように構成される少なくとも２つのキャパシタと，上記各構成において上記キャパシタ（複数）の上記充電および放電を制御する手段とを備え，入力端子に与えられる入力信号電圧を，上記入力信号電圧よりも大きい出力信号電圧に変圧する変圧器，
上記変圧器の下流に配置されており，与えられるバイアスによって動作点が制御される，入力信号に所定利得を適用する増幅器，
上記増幅器から出力される信号を積算する積分器，
上記積分器からの出力をディジタル化する比較器，
上記比較器からの出力が与えられる出力端子，および
上記比較器からの出力をフィードバック信号として上記増幅器の入力に戻すフィードバック・ループを備える，
アナログ−ディジタル変換器。
【請求項２】
ＥＥＧモニタリング・システムに用いられるものであることを特徴とする，
請求項１に記載のアナログ−ディジタル変換器。
【請求項３】
上記変圧器はサンプリング・クロック発生器によって制御されることを特徴とする，請求項１に記載のアナログ−ディジタル変換器。
【請求項４】
上記増幅器が単一の増幅半導体素子を備えていることを特徴とする，請求項１に記載のアナログ−ディジタル変換器。
【請求項５】
上記増幅器が増幅素子としてバッファ・インバータを備えていることを特徴とする，請求項１に記載のアナログ−ディジタル変換器。
【請求項６】
アナログ信号をディジタル信号に変換する方法であって，
並列構成にあるときに入力信号電圧によって充電され，かつ直列構成にあるときに放電されて出力信号電圧を送るように構成される少なくとも２つのキャパシタと，上記各構成において上記キャパシタ（複数）の上記充電および放電を制御する手段を備える変圧器を用いて，入力信号電圧を上記入力信号電圧よりも大きい出力信号電圧に変圧するステップと，
上記出力信号電圧を，与えられるバイアスによって動作点が制御される増幅器を用いて増幅して増幅出力信号電圧を生成するステップと，
上記増幅出力信号電圧を積分器を用いて積算して積算増幅出力信号電圧を生成するステップと，
上記積算増幅出力信号電圧を比較器を用いてディジタル化してディジタル化積算増幅出力信号電圧を生成するステップと，
上記ディジタル化積算増幅出力信号電圧を上記出力信号電圧から減算し，上記増幅器に向かうディジタル出力ビットストリームを出力するステップを含む，
方法。
【請求項７】
ＥＥＧモニタリング・システムにおいて用いられる，
請求項６に記載の方法。
【請求項８】
上記入力信号電圧をより高い出力信号電圧に変換するステップは，サンプリング・クロック発生器からの信号の第１のフェーズにおいて並列構成にある少なくとも２つのキャパシタを上記入力信号電圧の瞬時値に充電するステップと，上記サンプリング・クロック発生器からの信号の第２フェーズにおいて直列構成にある上記少なくとも２つのキャパシタを放電するステップを含み，これにより上記キャパシタ（複数）の結合放電電圧にキャパシタの数を乗算する，
請求項６に記載の方法。
【請求項９】
上記増幅積算電圧をディジタル化するステップは，上記増幅積算電圧を所定電圧と比較するステップと，上記増幅積算電圧の値およびシステム・クロック発生器からの信号に応じた離散論理信号を生成するステップを含む，
請求項６に記載の方法。
【請求項１０】
モニタされるべき人によって連続的に持ち運ばれるＥＥＧモニタリング・システムであって，上記システムは，上記システムを持ち運ぶ人からの一または複数のＥＥＧ信号を測定するように構成される少なくとも一つの電極を備え，上記システムは上記ＥＥＧ信号に基づいて上記ＥＥＧ信号を解析して上記人における特定の生物学的発生現象を識別または予測するように構成される信号処理手段を備え，
上記システムは請求項１から５のいずれか一項に記載のアナログ−ディジタル変換器を備え，上記アナログ−ディジタル変換器が上記電極からのアナログＥＥＧ信号をディジタル信号に変換するように構成されていることを特徴とする，
ＥＥＧモニタリング・システム。
【請求項１１】
上記電極および上記アナログ−ディジタル変換器が，モニタされるべき上記人の皮膚を通して無線により電力供給を受けるように構成され，かつ上記皮膚を通して外部部分に向けて無線でディジタル化ＥＥＧ信号を送信するようにさらに構成されている埋込可能部分に配置されている，
請求項１０に記載のＥＥＧモニタリング・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願はＥＥＧモニタリング・システム（EEG monitoring systems）に関するもので，特にモニタされる人によって連続して持ち運ばれることが可能なタイプのＥＥＧモニタリング・システムに関する。より詳細には，本願はＥＥＧ信号を測定する電極またはトランスデューサからの信号のためのアナログ−ディジタル入力信号変換器に関する。この発明はさらに，ＥＥＧモニタリング・システムにおいてアナログ信号をディジタル信号に変換する方法に関する。
【背景技術】
【０００２】
アナログ−ディジタル変換器（以下，Ａ／Ｄ変換器と呼ぶ）は，刻々と変わる電流または電圧をディジタル・データ形式に変換する。いくつかの異なるＡ／Ｄ変換器トポロジーが存在し，そのそれぞれは，変換速度，正確性，量子化雑音，電流消費，語長，線形性および回路複雑性の観点において利点および相反関係（トレードオフ）を持つ。現在のディジタル補聴器設計では，デルタ−シグマＡ／Ｄ変換器タイプが望ましい変換器タイプとされている。これは，エイリアシング・フィルタの実装が簡単であること，変換雑音を設計によって制御可能であること，比較的電力消費が低いこと，既存のＡ／Ｄ変換器設計と比較して素子数が少ないために実装が比較的容易であるなど，多くの重要な要因があることに起因する。
【０００３】
定義上，信号処理装置中の固有雑音は上記信号処理装置自体によってもたらされる不要信号である。固有雑音は，たとえば不適当な作動条件，貧弱な設計または構成要素値における変化から発生することもある。これらの状況が上記信号処理装置の設計において考慮されなければならない。Ａ／Ｄ変換器ではいくつかの異なるタイプの雑音が観察されることがある。これには，変換雑音，量子化雑音，熱雑音，フリッカー雑音，組換え雑音（recombination noise），および利得発生要素（素子）における様々な物理的制限に起因する雑音がある。これらの様々な雑音タイプ源の相違を供するために最も重要な雑音タイプを以下に簡潔に論じる。
【０００４】
量子化雑音は，連続する入力電圧スパンを有限集合の電圧レベルに量子化する処理から生じ，有限集合の電圧レベルは，以下の式にしたがって，離散的な２値（バイナリ）レベルによって表すことができる。
【０００５】
【数１】
0005279948.tif 000002
【０００６】
ここで，ＬＮは可能離散レベルの数（the number of discrete levels possible）であり，ｎはディジタル領域において単一サンプルを表すために用いられるビット数である。量子化雑音は，単一サンプルの実際の入力電圧と，それを表すために用いられる離散電圧の間の差として考えることができる。すなわちこのタイプの雑音は，たとえば任意信号（the signal arbitrarily）を表すビット数を増やすことによって最小化可能であり，したがってここではさらなる議論をしないことにする。
【０００７】
熱雑音は，抵抗性媒体中の電子のランダムなブラウン運動から生じる。抵抗，帯域幅および温度が与えられることで，ｒｍｓ熱雑音Ｖｎｔは以下によって与えられる。
【０００８】
【数２】
0005279948.tif 000003
【０００９】
ここでｋｂはボルツマン定数1,38065*10−23Ｊ／Ｋであり，ＴはＫにおける絶対温度であり，ΔｆはＨｚにおける注目帯域幅であり，Ｒは考慮される回路要素（素子）のΩにおける抵抗である。ＭＯＳ半導体についての熱雑音Ｅｎは以下によって与えられる。
【００１０】
【数３】
0005279948.tif 000004
【００１１】
ここでＩdドレイン電流であり，Ｗは物理的な幅（the physical width）であり，Ｌは上記半導体要素（素子）の物理的な長さ（the physical length）である。したがって低いドレイン電流はより多くの入力雑音の結果をもたらすが，これは高い信号レベルによって補償される。
【００１２】
フリッカー雑音または１／ｆ雑音は，低周波数の雑音スペクトルにおいて優勢となる。これは真空管の時代以来ずっと電子機器において観察されており，現在の半導体デバイスにも存在する。ＥＥＧ信号は典型的には０．１〜１００Ｈｚの周波数範囲にあるので，可能な限り１／ｆ雑音を制限することが重要である。
【００１３】
電池を交換する必要なく数日間にわたって中断されずに動作可能である，モニタされる人によって連続して持ち運ばれるべき（to be continuously carried）ＥＥＧモニタリング・システムを提供するために，上記ＥＥＧモニタリング・システムの設計上の目標の一つは，電子回路によって電池から引出される電流を可能な限り小さくすること，好ましくは１ｍＡ未満の値とすることである。百回からときには千回のオーダーにおいて入力に存在する信号の増幅を提供する半導体要素は，その動作限界内において大きな利得を扱うために，そのバイアス電流としてこの電流の相当な割合を使用する。
【００１４】
上記ＥＥＧモニタリング・システムが２つの部分，たとえば電極を備える埋込可能部分（an implantable part）と，信号処理手段および電池を備える外部部分（an external part）を備える場合，上記Ａ／Ｄ変換器はほとんどの場合，上記電極とともに上記埋込可能部分に配置される。この理由は，上記Ａ／Ｄ変換器の電力消費が可能な限り低くなければならないからである。多くの場合，上記内部埋込部分は上記外部部分から必要な電力を受ける（受信する）ように調製されよう。これはインダクティブ手段（inductive means）の適用によって達成することができる。
【００１５】
人によって連続的に持ち運ばれるのに適するＥＥＧモニタは，小さくかつ目立たないものでなければならず，その電力消費は，交換の必要が生じるまでに少なくとも数日間は使うことができる軽量電池の使用が充分にできるような程度でなければならない。
【００１６】
デルタ−シグマＡ／Ｄ変換器は従来技術において知られている。その目的はディジタル領域におけるさらなる処理のために，刻々と変わるアナログ入力電圧を２値ビットストリームに変換することである。デルタ−シグマＡ／Ｄ変換器は他のＡ／Ｄ変換器設計を超える大きな利点を持つ。量子化段（たとえば，図１に示す比較器３）によって導かれる量子化雑音を低減するために，オーバーサンプリングおよび雑音シェーピング（noise shaping）が用いられる。上記オーバーサンプリングおよび雑音シェーピング・フィルタとして動作するデルタ・シグマ変調器構造は，結果として注目周波数帯からより高い周波数に上記量子化雑音を押しのける（pushing）。したがって，低雑音指数を持つ周波数帯が注目信号について作成される。欠点は，上記変換器のクロック・レートが，ナイキスト限界によって示される，最も高い注目周波数の２倍のサンプリング・レートにおいて動作する通常のアナログ−ディジタル変換器よりも高くなければならないことである。デルタ−シグマ変換器において，６４倍から１２８倍のオーバーサンプリング比が多く見られる。しかしながら，これは，上記変換器の中の構成要素（コンポーネント）の値について許される，より大きな寛容（the larger tolerance）によって獲得される利点と比較して，小さい欠点である。
【００１７】
要するに，デルタ−シグマＡ／Ｄ変換器は，デルタ−シグマ変調器およびローパス・フィルタを備えている。これは積分器，比較器およびＤフリップ・フロップを用いて作成することができる。上記フリップ・フロップの出力信号が１ビットＤ／Ａ変換器を含むフィードバック・ループを通してフィードバックされて，上記積分器の上流の入力信号（the input signal upstream of the integrator）から減算される。減算されたフィードバック信号が上記デルタ−シグマ変調器の入力に誤差信号を提供する。
【００１８】
上記Ａ／Ｄ変換器のフィードバック・ループからの誤差信号は，概して（on average），上記変換器の出力信号レベルを常に上記入力信号レベルに等しくすることを保証するために用いられる。上記変換器の入力に信号が存在しない場合，１（複数）および０（複数）の２値の対称出力ビットストリーム（a symmetric output bit stream）が上記Ａ／Ｄ変換器によって生成される。入力信号電圧がより正の電圧 （a more positive voltage）に変わると，より多くのバイナリ１が上記出力ビットストリーム中に現れ，上記入力信号電圧がより負の電圧に変わると，より多くのバイナリ０が上記出力ビットストリーム中に現れる。このように，上記デルタ−シグマＡ／Ｄ変換器はアナログ入力信号を出力ビットストリーム中の１（複数）と０（複数）の間のバランスに変換する。
【発明の開示】
【００１９】
この発明は，第１の観点において，請求項１に記載の入力変換器（an input converter）を提供する。この発明は，第２の観点において，請求項９に記載の方法を提供する。この発明は，第３の観点において，請求項１２に記載のＥＥＧモニタリング・システムを提供する。
【００２０】
上述の決定を克服するために，この発明による入力変換器は，上記入力変換器中において入力段の上流に配置され，かつその入力電圧よりも大きな出力電圧を供給する変圧比（a transformation ratio）を有する変圧器（電圧変換器）（a voltage transformer）を備える。入力信号電圧が増幅器段によって増幅される前に変換（変圧）を終えると（transformed up），上記入力信号を許容可能レベルにまで引き上げるために必要とされる増幅が小さくなり，増幅信号に対する相対的な増幅器雑音寄与分（the relative amplifier noise contribution）が低められる。
【００２１】
この発明によると，入力変換器（入力変圧器）（the input transformer）が電圧変圧器（a voltage transformer）として実装される。電圧変換器（複数）は同期された（クロック制御の）ディジタル・ネットワークに容易に実装され，上記増幅器および後続段の上記Ａ／Ｄ変換器のインピーダンスに対してそれらのインピーダンスを最適化するように設計することができる。
【００２２】
さらなる特徴および利点は，従属請求項から明らかである。
【図面の簡単な説明】
【００２３】
【図１】従来技術のデルタ−シグマＡ／Ｄ変換器の回路図である。
【図２】図１の従来技術のデルタ−シグマ変換のより詳細な回路図である。
【図３】図２のデルタ−シグマ変換器の増幅器の雑音レベル電圧Ｖｎを示す等価回路図である。
【図４】図３における増幅器への入力信号の等価変換の原理を示す回路図である。
【図５】従来技術のサンプリング・キャパシタ積分器の第１フェーズを示す回路図である。
【図６】従来技術のサンプリング・キャパシタ積分器の第２フェーズを示す回路図である。
【図７】この発明によるサンプリング・キャパシタ積分器の第１フェーズを示す回路図である。
【図８】この発明によるサンプリング・キャパシタ積分器の第２フェーズを示す回路図である。
【図９】この発明による第１フェーズにおける入力変圧器の実装の回路図である。
【図１０】この発明による第２フェーズにおける入力変圧器の実装の回路図である。
【図１１】この発明によるデルタ−シグマ・アナログ−ディジタル変換器の実施例の回路図である。
【図１２】この発明によるスイッチング・キャパシタ入力変圧器を備えた３次のデルタ−シグマＡ／Ｄ変換器の好ましい実施例の回路図である。
【図１３】図１２に示すデルタ−シグマＡ／Ｄ変換器中の最も重要な信号のいくつかを示すタイミング図である。
【図１４】図１２に示す入力変圧器Ｔのより詳細な図を示す回路図である。
【図１５】図１２に示す種類のインバータ増幅器Ｉを示す等価回路図である。
【図１６】埋込可能部分および外部部分を有するＥＥＧモニタリング・システムを示すブロック回路図である。
【図１７】ＥＥＧモニタリング・システムの埋込可能部分の上面図である。
【図１８】図１６に示すようなＥＥＧモニタリング・システムの埋込可能部分の側面図である。
【実施例】
【００２４】
以下，図面を参照してこの発明をより詳細に記述する。
【００２５】
図１は従来技術のデルタ−シグマＡ／Ｄ変換器のブロック回路図を示すもので，デルタ−シグマＡ／Ｄ変換器は，入力端子ＩＮ，減算ポイント１，積分器２，比較器３，Ｄフリップ・フロップ４，１ビット・ディジタル−アナログ変換器５，クロック発生器６，および出力端子ＯＵＴを備えている。上記入力端子ＩＮにもたらされるアナログ信号は上記減算ポイント１に与えられ，ここで１ビットＤ／Ａ変換器５からの出力信号が上記入力信号から減算されて，誤差信号（エラー信号）が生成される。上記減算ポイント１からの差信号は積分器２の入力に与えられて，上記減算ポイント１からの上記差信号の積分値（積算値）（an integral）が生成される。上記積分器２からの出力信号は比較器３の入力へもたらされ，積分信号が上記比較器３によって設定される所定のしきい値限界を超えるたびに論理「１」レベル（a logical “one”-level）が生成され，上記積分器２からの出力信号が上記所定しきい値を下回るたびに論理「０」レベルが生成される。この論理信号は次に上記フリップ・フロップ４のデータ入力に与えられる。
【００２６】
上記クロック発生器６は，上記コンパレータ３からの出力信号が適時に（in time）量子化されかつ上記クロック信号に同期されるように上記フリップ・フロップ４を制御し，上記フリップ・フロップ４はラッチ（a latch）として動作し，したがって上記入力信号を表すビットストリームを生成する。上記フリップ・フロップ４の出力からのビットストリームは，出力端子ＯＵＴと１ビットＤ／Ａ変換器５の入力とに分けられ，１ビットＤ／Ａ変換器５からは上記減算ポイント１に進んで上記入力信号から減算される。上記１ビットＤ／Ａ変換器５は，上記減算ポイント１において上記入力信号から減算するための入力信号に関して（with respect to the input signal for subtraction from the input signal in the subtraction point 1），上記ビットストリーム中の論理値１（複数）および０（複数）を正または負の電圧に変換する。
【００２７】
この構成は，本質的にフィードバック・ループをなし，ビットストリームによって経時的な入力信号の変化が表される。すなわち，入力信号レベルがゼロのときに同数のディジタルの１（複数）および０（複数）がビットストリーム中に表され，上記入力信号が正になるたびに（goes to positive），上記入力信号レベルに対する比率において（in a proportion to the input signal level）０（複数）よりも多い１（複数）が上記ビットストリーム中に表され，かつ上記信号が負になるたびに上記入力信号レベルに対する比率において１（複数）よりも多い０（複数）が上記ビットストリーム中に表される。このように，上記ビットストリームをディジタル領域におけるさらなる処理に適するディジタル形式に変換することができる。
【００２８】
ＥＥＧモニタリング・システム用のデルタ−シグマＡ／Ｄ変換器の設計（デザイン）は，小さい雑音指数（a small noise figure）および低い電流消費を持つべきである。しかしながら，何ら設計変更されることなく上記Ａ／Ｄ変換器の入力増幅器の電流消費を減少させると，上記増幅器の雑音指数は比較的増加してしまう。この問題および可能な解決法について以下にさらに詳細に説明する。
【００２９】
図２は従来技術のデルタ−シグマＡ／Ｄ変換器のより詳細な回路図を示している。上記変換器は，入力ＩＮ，第１の抵抗Ｒ１，第２の抵抗Ｒ２，増幅器Ａ，キャパシタ（コンデンサ）Ｃ，残留ループ・フィルタ（a residual loop filter）ＲＬＦ，Ｄフリップ・フロップＤＦＦ，およびクロック信号を発生するクロック発生器ＣＬＫを備えている。上記増幅器Ａおよび上記キャパシタＣは図１に示す変換器トポロジーの積分器２を形成し，上記残留ループ・フィルタＲＬＦは２次または高次のデルタ−シグマ変換器に存在する後続のローパス・フィルタ段（subsequent low-pass filter stages）を構成する。上記変換器は上記入力端子ＩＮにおいて電圧Ｕの形態のアナログ入力信号を受付け，出力端子ＯＵＴにディジタル出力信号Ｙを表すビットストリームをもたらす。上記変換器中の信号は，上記フリップ・フロップＤＦＦの出力Ｑからのビットストリームの発生まで時間的に連続することに留意されたい。
【００３０】
上記増幅器Ａおよび残留ループ・フィルタＲＬＦは上記変換器のループ・フィルタを構成し，上記ループ・フィルタの周波数伝達関数すなわちＡおよびＲＬＦの両方の周波数伝達関数が，周波数依存量子化雑音を抑制する上記変換器の能力を決定する。上記フィルタＲＦＬが上記変換器のフィードバック・ループ中に位置しているので，上記増幅器Ａの利得もＲＬＦからの雑音を抑制する。ここでの議論において，上記増幅器，ループ・フィルタをそれぞれ区別する理由は，増幅器Ａからの雑音寄与分（the noise contribution）を，フィードバック・ループ中の他の雑音源から分離するためである。他のすべての事項は等しく，したがって，上記増幅器Ａの雑音レベルは量子化ノイズとは離れて上記変換器の主要雑音成分を構成する。これは，上述したように，この特定の雑音源からの寄与分を最小化すべきであるからである。
【００３１】
上記増幅器Ａが無限利得（infinite gain）であると仮定すると，上記増幅器の上記入力端子上の信号レベルはゼロになる。他方，ＡおよびＲＬＦの組合せの全体の利得は，変換器量子化雑音が無視されるべきであるために，上記変換器の所望周波数帯域幅の全体にわたって十分に大きいと仮定することができる。すなわち，入力電圧Ｕが与えられて出力電圧Ｙが得られる場合，理想的な状態では，図２に示す変換器全体の伝達関数Ｈは以下のように推定することができる。
【００３２】
【数４】
0005279948.tif 000005
【００３３】
上記変換器の入力段からの雑音寄与分の問題に対処するために，この特定雑音源を分離しなければならない。これが図３中の回路図に示されている。
【００３４】
図３において，理想的な無雑音増幅器（ideal, noise-free amplifier）Ａおよび雑音電圧源Ｖｎが図２の上記増幅器Ａと変わっており，かつＣ，Ｒ１，Ｒ２およびＡの構成が入力電圧Ｕ，出力電圧Ｙ，および増幅器雑音電圧源Ｖｎとともに概略化されており，他方，残りの図２からの構成は明確化のために回路図から除かれている。ＡおよびＲＬＦ（図３において図示略）からの全体の増幅が上記変換器の所望帯域幅について十分であると仮定すると，上記出力電圧Ｙに対する雑音寄与分Ｙｎは以下のように記述される。
【００３５】
【数５】
0005279948.tif 000006
【００３６】
したがって，上記入力電圧Ｕに関する雑音電圧寄与分Ｕｎは上記２つの式を結合することによって次のように計算される。
【００３７】
【数６】
0005279948.tif 000007
【００３８】
これは，入力雑音Ｕｎが増幅器雑音Ｖｎに依存することを意味している。換言すると，Ｖｎを低減することができれば，上記入力雑音Ｕｎも低減されることになる。
【００３９】
上記増幅器雑音電圧Ｖｎは３つの主要起源（three primary origins）を持つ。上記増幅器Ａが有限利得（finite gain）を持つ事実に起因する雑音，上記増幅器Ａ中の非線形性から派生する相互変調積（intermodulation products），および上記増幅器Ａの入力段によって生成される熱雑音である。大きな利得値を持つ多段増幅器が熱雑音を最小化するために伝統的に用いられている。同様に，出力信号中の全体雑音を許容可能レベルに維持するために，増幅器中に十分に大きな電流を使用する半導体要素（素子）を用いることによって雑音を低減することもできる。
【００４０】
しかしながら，これらのアプローチはいずれも，電池寿命を延ばすために電流消費および素子数を最小限に抑えなければならないという，モニタされる人によって連続して持ち運ばれることができるＥＥＧモニタリング・システム用の変換器の設計において，特に魅力的であるとは言えない。したがって上記変換器内の増幅器の雑音感度（the noise sensitivity）を低減する別のやり方が望まれている。
【００４１】
理論上，たとえば，上記入力端子ＵとＲ１との間，および上記出力端子とＲ２との間に，所与の変換係数Ｎ（a given transformation factor N）を持つ理想的な変圧器（ideal transformers）を配置することによって上記入力信号Ｕと上記出力信号Ｙを変換（変圧）することで，上記雑音電圧Ｖｎを小さくすることができる。図４は，上記変換器の入力分岐および出力分岐のそれぞれに理想的な変圧器Ｔ１およびＴ２を備える，図３の変換器の等価回路図を示している。入力変圧器Ｔ１は入力電圧を比率１：Ｎ（すなわち，上記変圧器出力の電圧は上記変圧器入力の電圧のＮ倍である）に変圧し，かつフィードバック変圧器Ｔ２はフィードバック電圧を比率１：Ｎ（すなわち，上記増幅器にもたらされる電圧は出力ノードＹに現れる電圧のＮ倍である）に変圧する。抵抗Ｒ１およびＲ２の値は入力と出力のそれぞれの電流負荷を保存するために係数Ｎ２によって調整される（scaled）。同様に，積分器のキャパシタＣの値は係数Ｎ−２によって調整される。これに対応して，結果的に得られる増幅器雑音電圧Ｖｎが係数Ｖｎ／Ｎによって調整されることも明らかであろう。理論上，飽和することなく増加した入力電圧を扱うことが可能な増幅段を用いることによって，任意量によって増幅段からの雑音寄与分を低めるように調整することが可能である。上記インピーダンス変換によって上記変換器についての電流要求も小さくなる。
【００４２】
実際の変圧器は理想的なものでなく，したがって，それらのサイズ，重さ，電流消費および電力損失を考えると，人によって連続して持ち運ばれる実際のＥＥＧモニタリング・システムにおいて用いることはできない。発明者は，理想的な変圧器の均等物（the equivalent of an ideal transformer）を，満足な結果が得られる問題解決策として適用できることを見いだした。この均等物について，以下詳細に記述する。この議論のスタート地点は，サンプリング・キャパシタ（sampled capacitors）に基づくトポロジーを利用するデルタ−シグマＡ／Ｄ変換器である。サンプリング−キャパシタ段（Sampled-capacitor stages）は従来技術において知られていると考えられるが，そのサンプルリング−キャパシタＡ／Ｄ変換器の動作原理を図５および図６を参照して以下に詳細に記述する。
【００４３】
図５は従来技術のサンプリング−キャパシタ・デルタ−シグマＡ／Ｄ変換器のサンプリング・クロック制御信号の第１フェーズを示す回路図であり，この変換器は入力端子Ｕ，第１のサンプリング・キャパシタＣＳ，第１のスイッチＳＩ，第２のスイッチＳＥ，ホールド・キャパシタ（a hold capacitor）Ｃｈ，増幅器Ａ，フィードバック・ループ・キャパシタＣＳ’，フィードバック・ループ端子Ｑおよび出力端子Ｙを備えている。上記フィードバック・ループ端子ＱはＤフリップ・フロップ（図示略）からのフィードバック信号を運ぶ（carries）。スイッチＳＩおよびＳＥはサンプリング・クロック（図示略）によって制御される。図５に示すサンプリング・クロック制御信号の第１フェーズにおいて，上記サンプリング・キャパシタＣＳは，上記スイッチＳＩを介して，第１の特定時間の間，上記入力端子にもたらされる入力電圧によって充電される。第１フェーズにおいて第２のスイッチＳＥは開放されている。
【００４４】
図６の回路図に上記サンプリング・クロック制御信号の第２フェーズが示されており，上記スイッチＳＩが上記入力端子Ｕから上記サンプリング・キャパシタＣＳを切断し，かつそれを増幅器Ａの入力およびホールド・キャパシタＣｈに接続し，これにより上記サンプリング・キャパシタＣＳは第２の特定時間の間スイッチＳＩを介して放電され，その電荷が上記ホールド・キャパシタＣｈに送られる。第２フェーズにおいて上記スイッチＳＥが閉じられ，上記フィードバック・ループ・キャパシタＣＳ’を上記増幅器Ａの入力に接続する。これにより，上記増幅器Ａの入力端子の電圧は，上記第１の時間中の上記入力端子Ｕ上の電圧からフィードバック端子Ｑに表れる誤差電圧（the error voltage）を減算したものと等しくなる。第２のフェーズが終わると，上記スイッチＳＩおよびＳＥが図５に示すそれらの初期位置に復帰し，この処理が周期的に繰り返される。
【００４５】
上記スイッチＳの位置が周波数ｆＳを有する周期信号によって制御される場合，上記サンプル・キャパシタＣＳのインピーダンスＺＳは，次のように記述することができる。
【００４６】
【数７】
0005279948.tif 000008
【００４７】
図５に示す第１フェーズにおいて上記サンプリング−キャパシタ・デルタ−シグマＡ／Ｄ変換器のサンプリング・キャパシタＣＳを２つのキャパシタに分離することを考えると，そのそれぞれはＣＳ／２のキャパシタンスを持つ。したがって，電圧変換は，図７および図８のそれぞれの回路図のようにサンプリング・キャパシタ設計を切換ることによって実装することができる。図７および図８に示すサンプリング・キャパシタ回路設計は，２つの被制御スイッチＳＩおよびＳＥ，増幅器Ａ，ホールド・キャパシタＣｈ，および４つのキャパシタＣａおよびＣｂ，ＣｃおよびＣｄを備え，４つのキャパシタのそれぞれはＣＳ／２のキャパシタンスを持つ。図７において，図５に示したのと同様にして，上記スイッチＳＩは第１フェーズにおいて上記２つのキャパシタＣａおよびＣｂを上記入力端子ＩＮに並列に接続し，さらに図８において，図６に示したのと同様にして，上記スイッチＳＩは第２フェーズにおいて上記２つのキャパシタＣａおよびＣｂを上記増幅器Ａに直列に接続する。
【００４８】
同じようにして，図７における第１フェーズにおいて，上記フィードバック・キャパシタＣｃおよびＣｄが，上記スイッチＳＥを介するグランドに対してフィードバック・ループ端子Ｑ上に表れる電圧に並列に充電され，図８に示す第２フェーズにおいて，上記フィードバック・キャパシタＣｃおよびＣｄは，上記フィードバック・キャパシタＣｃおよびＣｄの放電の間，上記スイッチＳＥを介して上記フィードバック・ループ端子Ｑと上記増幅器Ａの間に直列に接続され，これによりフィードバック・ループ端子Ｑとホールド・キャパシタＣｈの間の電圧降下は２倍になる。したがって上記第２フェーズにおいて上記増幅器Ａの入力に表れる電圧は，ＶＵ−ＶＱ，すなわち２倍の入力電圧から２倍のフィードバック電圧を減算したものになる。
【００４９】
この構成の効果は，上記増幅器Ａの入力ノードが，キャパシタＣａ，Ｃｂ，Ｃｃ，Ｃｄのそれぞれによって形成される変圧器（電圧変換器）（複数）によって，入力端子Ｕおよびフィードバック・ループ端子Ｑから分離されることにある。最終的に上記入力電圧および上記フィードバック・ループ電圧を２倍にする結果，上記増幅器Ａの固有の雑音レベルＶｎが比較的小さくなり，したがって信号対雑音比が改善され，他方において，図７および図８のそれぞれにおいて示す回路外から見たときの上記増幅器段Ａの入力インピーダンスおよび出力インピーダンスの両方は維持される。
【００５０】
それぞれがＣＳ／２の値を持つキャパシタＣａ，Ｃｂ，Ｃｃ，Ｃｄを有するこの構成は，入力変圧器用に１：２の変圧係数を持ち，上記フィードバック変圧器用に２：１の変圧係数をそれぞれ持つ電圧変換と等価であり，上記ホールド・キャパシタＣＳのインピーダンスＺＳはここでは以下のようになる。
【００５１】
【数８】
0005279948.tif 000009
【００５２】
したがってこの構成は，上記増幅器Ａの入力インピーダンスを有効に４倍にする。図７および図８に示すスイッチＳＩおよびＳＥを用いることで，上記サンプリング−キャパシタ・デルタ−シグマＡ／Ｄ変換器のサンプリング・クロック周波数ｆｓの２つのフェーズと同期して（in synchronization with）上記回路の構成を切換ることによって，上記増幅器Ａの入力端子にもたらされる入力電圧Ｕは２倍の２Ｕになる。
【００５３】
上記増幅器Ａが１の利得（unity gain）を持ち，０ Ｖの誤差信号が上記フィードバック・ループ端子Ｑに表れることを考える。この場合，上記第２の変圧器ＣｃおよびＣｄの下流の出力信号は以下の通りである。
【００５４】
【数９】
0005279948.tif 000010
【００５５】
これは，キャパシタＣｃおよびＣｄが，図７に示す第１フェーズにおける並列配置と，図８に示す第２フェーズにおける直列配置の間で切替えられる（シフトする）という必須事項（the imperative）に基づく。このように，第１および第２の変圧器を備えた回路の残りから上記Ａ／Ｄ変換器の入力段の上記増幅器Ａの入力を分離することによって，有効かつ相対的雑音指数（an effective, comparative noise figure） Ｖｎ／２を，簡単かつ有効なやり方で得ることができる。
【００５６】
図７および図８の入力電圧変換回路の機能の第１および第２フェーズを示す回路図を，図９および図１０に関連して以下に記述する。図９および図１０において，電圧変換回路は入力端子Ｕ，出力端子ＶＡ，５つの被制御スイッチＳ１，Ｓ２，Ｓ３，Ｓ４およびＳ５，ならびに２つのサンプリング・キャパシタＣａおよびＣｂを備え，サンプリング・キャパシタＣａおよびＣｂの両方が図５および図６に示す回路図に関連してＣＳ／２のキャパシタンスを持っている。 上記電圧変換回路の出力端子ＶＡは，図７および図８に示すような増幅器（図示略）に接続されるべきものである。
【００５７】
図９に示す変圧器の第１フェーズにおいて，スイッチＳ１，Ｓ３およびＳ５が閉じられ，かつスイッチＳ２およびＳ４が開放される。したがって２つのキャパシタは図９において上記入力端子Ｕに並列に接続されている。したがって，上記入力端子Ｕ上に表れる電圧はキャパシタＣａおよびＣｂを同じ電圧に充電する。
【００５８】
図１０に示す上記変圧器の第２フェーズでは，スイッチＳ１，Ｓ３およびＳ５が開放され，かつスイッチＳ２およびＳ４が閉じられる。２つのキャパシタＣａおよびＣｂが直列に接続され，したがってこれらの全体の荷電電圧（their total charge voltage）が２倍となり，他方全体のキャパシタンスがＣＳ／４に減少して，上記出力端子ＶＡに接続される。キャパシタＣａおよびＣｂによって集められる結合電荷（the combined charge collected by the capacitors ＣａandＣｂ）が出力端子ＶＡへの電圧として表される。この電圧は，キャパシタＣａおよびＣｂの上記の変化する構成（the altered configuration）に起因して電圧Ｕの２倍となる。
【００５９】
図９および図１０に示す入力電圧変換器の出力端子ＶＡを，図７および図８に示すやり方で増幅器Ａの入力段に接続することを考える。上記増幅器Ａが増幅利得βを有する場合，上記入力電圧Ｕは２倍にされかつβに乗算されるが，雑音電圧Ｖｎは単にβに乗算されるだけである。入力電圧Ｕが与えられると，上記増幅器Ａからの電圧出力ＶＹは以下のようになる。
【００６０】
【数１０】
0005279948.tif 000011
【００６１】
このように，上記増幅器が２Ｕの変換された入力電圧（the transformed input voltage of 2U）を扱うことができれば，上記出力電圧ＶＹに対する雑音電圧寄与分Ｖｎは，このケースにおいて，変換されない入力電圧の雑音電圧寄与分の半分となる。
【００６２】
上記デルタ−シグマＡ／Ｄ変換器のフィードバック・ループ信号からの電圧寄与分は，図７および図８に示す第２の変圧器ＣｃおよびＣｄによって同様に２倍になる。
【００６３】
電圧変換の上記の原理は，それぞれがＣｓ／Ｎのキャパシタンスを持つ任意の数Ｎのサンプリング・キャパシタに拡張することができ，上記増幅器の明白な雑音指数をＶｎ／Ｎに等しく低減する効果がある。上記入力変圧器および上記フィードバック変圧器が同一の変圧比を持つことはこの発明の動作について本質的ではない。この原理は，増幅利得，熱雑音，相互変調雑音，および上記増幅器の有限利得に起因する誤差に関してそのパフォーマンスにおける少ない要求（the reduced demand）のために，はるかに単純な方法によって入力増幅器に実装することを可能にする。
【００６４】
したがってこの発明による上記Ａ／Ｄ変換器の入力段中の増幅器は，ＢＪＴ，ＦＥＴ，または充分な利得を持つその他の増幅要素（素子）のような一つの単一の半導体要素（素子）を含む単純かつ単一段の増幅器（a simple, single-stage amplifier）として実装することができる。単一段の増幅器は本質的に熱電圧雑音と電圧消費の間に非常に魅力的な関係（a very attractive relationship）を持つ。上記電圧変換はさらに上記増幅器のバイアス電流要求を低め，したがって，Ａ／Ｄ変換器全体の電流消費において本質部分を占める上記入力増幅器のためのバイアス電流が低められる。
【００６５】
図１１はこの発明によるデルタ−シグマ変換器ＡＤＣを示している。上記Ａ／Ｄ変換器ＡＤＣは入力端子ＩＮ，入力変換器（入力変圧器）段ＩＴ，増幅器段ＱＡ，ホールド・キャパシタＣｈ，定電流発生器Ｉｃ，フィードバック変換器（変圧器）段ＯＴ，残存ループ・フィルタＲＬＦ，比較器ＣＭＰ，フリップ・フロップＤＦＦ，および出力端子ＯＵＴを備える。上記フリップ・フロップＤＦＦはシステム・クロック源（図示略）によって制御される。上記増幅器段ＱＡには，基準電圧源Ｖｒｅｆに接続されることで動作する（powered）上記定電流源Ｉｃから定電流が与えられる。この電流は上記増幅器ＱＡの動作点（the operating point）を制御し，所望利得を上記入力信号に与えることができるようにする。
【００６６】
上記入力変圧器段ＩＴはスイッチング・トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４およびＱ５と，キャパシタＣａおよびＣｂを備えている。上記フィードバック変圧器段ＯＴはスイッチング・トランジスタＱ６，Ｑ７，Ｑ８，Ｑ９およびＱ１０と，キャパシタＣｃおよびＣｄを備えている。簡単化するために，これらの４つのキャパシタは等しいキャパシタンスである，すなわちＣａ＝Ｃｂ＝Ｃｃ＝Ｃｄとして考える。
【００６７】
上記入力変圧器段ＩＴのスイッチング・トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４およびＱ５は，サンプリング・クロック発生器（図示略）によって，上記サンプリング・クロック発生器の信号エッジが第１フェーズにおいて正に遷移（goes positive）したときに，上記スイッチング・トランジスタＱ１，Ｑ３およびＱ５が閉じ（すなわち，これらは電流を通すことができるようになる），Ｑ２およびＱ４が開く（すなわち，これらは電流を阻止する）ように制御される。これが，図１１において，各スイッチング・トランジスタのベース端子において白丸または黒丸（open or filled circle）によってそれぞれ図示されている。上記サンプリング・クロック発生器の信号エッジの第１フェーズにおいて，黒丸は閉じられたトランジスタを示し，白丸は開いたトランジスタを示す。
【００６８】
上記サンプリング・クロック発生器の信号エッジが第２フェーズにおいて負に遷移（goes negative）したとき，上記入力変圧器ＩＴの上記スイッチング・トランジスタＱ１，Ｑ３およびＱ５が開き，かつスイッチング・トランジスタＱ２およびＱ４が閉じる。上記サンプリング・クロック発生器の信号エッジの第２フェーズにおいて，白丸は閉じられたトランジスタを示し，黒丸は開いたトランジスタを示す。この構成は，図９および図１０に示す回路図のそれぞれと等価であり，図９および図１０に示す回路の本質的機能を保持しつつ，スイッチング・トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４およびＱ５がスイッチＳ１，Ｓ２，Ｓ３，Ｓ４およびＳ５とそれぞれ代わっている。上記サンプリング・クロック発生器（図示略）のクロック周波数は30ｋＨｚの大きさであり，システム・クロック発生器（図示略）のクロック周波数は１−２ＭＨｚの大きさである。
【００６９】
Ｑ１，Ｑ３およびＱ５が閉じられ，かつＱ２およびＱ４が開く第１フェーズにおいて，上記キャパシタＣａおよびＣｂは上記入力端子ＩＮに並列に接続され，各キャパシタは上記入力端末ＩＮに表れる電圧に充電される。Ｑ１，Ｑ３およびＱ５が開き，かつＱ２およびＱ４が閉じる第２フェーズにおいて，上記キャパシタＣａおよびＣｂはＱＡの入力に直列に接続され，それらの結合電荷は上記ＱＡの入力およびホールド・キャパシタＣｈに送られる。この構成のために，上記したように，上記入力変圧器ＩＴに与えられる入力電圧はその出力で２倍となる。
【００７０】
上記フィードバック変圧器ＯＴのスイッチング・トランジスタＱ６，Ｑ７，Ｑ８，Ｑ９およびＱ１０も，上記サンプリング・クロック発生器（図示略）によって，上記サンプリング・クロック発生器の信号エッジが第１フェーズにおいて正に遷移（goes positive）したときに，上記スイッチング・トランジスタＱ６，Ｑ８およびＱ１０が閉じ，Ｑ７およびＱ９が開くように制御される。これも，各スイッチング・トランジスタのベース端子において白丸または黒丸によってそれぞれ図示されており，黒丸は閉じられたトランジスタを示し，白丸は開いたトランジスタを示す。これは，上記キャパシタＣａおよびＣｂが第１フェーズにおいて上記増幅器ＱＡの入力に並列に接続され，それらの結合電荷が上記増幅器ＱＡの入力に送られることを意味する。
【００７１】
第２フェーズにおいて上記サンプリング・クロック発生器の信号エッジが負に遷移（goes negative）すると，上記スイッチング・トランジスタＱ６，Ｑ８およびＱ１０が開き，かつＱ７およびＱ９が閉じる。このケースにおいて，各トランジスタのベース端子上の白丸は閉じられたトランジスタを示し，黒丸は開いたトランジスタを示す。 これは，第２フェーズにおいて上記キャパシタＣｃおよびＣｄが出力端子ＯＵＴと直列に接続され，上記フリップ・フロップＤＦＦからの誤差電圧によって充電されることを意味する。上記キャパシタＣｃおよびＣｄは本質的に上記増幅器ＱＡのフィードバック・ループ中に配置され，上記増幅器ＱＡの入力へ誤差信号が表れる前に，上記フリップ・フロップＤＦＦの出力からのフィードバック電圧を２倍にする。
【００７２】
上記残留ループ・フィルタＲＬＦはＱＡからの信号の積分値（the integral）を出力し，上記比較器ＣＭＰは上記積分値が所定しきい値を下回る（below）たびに論理値ゼロを出力し，かつ上記積分値が所定しきい値を上回る（above）たびに論理値１を出力する。上記フリップ・フロップＤＦＦは上記比較器ＣＭＰからの２値化積分信号（the binary integral signal）を上記クロック信号ＣＬＫによって制御されるビットストリームに変換して，フィードバック信号として上記出力端子ＯＵＴおよびフィードバック変圧器ＯＴの入力の両方に与える。
【００７３】
上記変圧器ＩＴおよびＯＴのそれぞれを用いて上記増幅器ＱＡの入力に表れる電圧を２倍にすることによって，上記入力電圧は係数２（a factor two）によって増加され，結果的に，上記増幅器ＱＡへの供給電流を増加する必要なく，相対雑音電圧レベルＶｎは低められる。
【００７４】
この発明による上記デルタ−シグマＡ／Ｄ変換器は２つの目的（two goals）を同時に達成する。第１には，上記単一段の入力増幅器設計が上記入力増幅器の電流消費をかなり低めることができることを意味することであり，第２には，入力段に達する前に信号レベルの変換（変圧）を終える（transforming up）ことによって信号対雑音比が改善されることである。上記入力および上記誤差フィードバック・ループのそれぞれから上記入力段を分離する，サンプル・クロックによって制御される変圧器の適用は，電力消費の大幅な増大を伴うことなく単一段の入力増幅器を用いることから生じる信号対雑音比問題に対する解決策をもたらす。この設計は，モニタされる人によって連続して持ち運ばれることができるＥＥＧモニタリング・システムのような電池駆動回路において好ましいものであり，その結果として，１つを超える（more than one）デルタ−シグマＡ／Ｄ変換器を，ＥＥＧモニタリング・システムの電子回路の主要部分を備える回路チップ上に実装することができる。
【００７５】
図１２に示す回路図はこの発明によるデルタ−シグマＡ／Ｄ変換器（a delta-sigma A/D converter）を示している。上記Ａ／Ｄ変換器は入力変圧器段（input transformer stage），第１の積分器段，第２の積分器段，第３の積分器段，比較器段，フィルタ段，およびフリップ・フロップ段を備えている。図１２には，ＥＥＧ電極および上記入力変圧器段の入力端子に接続された接続ワイヤを備えるＥＥＧ電極段（an EEG electrode stage）も示されている。上記ＥＥＧ電極は上記変換器（the converter）自体の一部を形成するものではなく，上記変換器によってディジタル化されるべき信号を生成するものであり，上記変換器の入力インピーダンス，サンプリング周波数および入力電圧範囲は，上記ＥＥＧ電極からの信号に適合される（adapted to）。
【００７６】
上記入力変圧器段は，入力端末１および出力端末２を有する入力変圧器Ｔを含む。上記変圧器Ｔは上記ＥＥＧ電極からの出力電圧を１：３の係数によって変換（変圧）する。すなわち，上記入力変圧器Ｔの出力端子２に現れる電圧は，上記入力変圧器Ｔの入力端末１に現れる電圧の３倍になる。上記入力変圧器Ｔは３重のスイッチング・キャパシタ電圧変換器（a triple switched-capacitor voltage transformer）として構成され，その動作の詳細は図１４を参照して後述する。上記入力変圧器Ｔは第１のクロック信号φ１および第２のクロック信号φ２のそれぞれによって制御され，電圧変換（変圧）を実行する。上記クロック信号φ１およびφ２は相互に排他的である（mutually exclusive）。さらに，上記入力変圧器Ｔは上記出力端子２における出力共通モード電圧（the output common mode voltage）がゼロ・ボルトとなるように構成されている。
【００７７】
第１の積分器段は，第１のキャパシタ（コンデンサ）Ｃ１，第２のキャパシタＣ２，第３のキャパシタＣ３，およびインバータ増幅器（反転増幅器）ＩＡ１を備える。第２の積分器段は，第１のキャパシタＣ４，第２のキャパシタＣ５，第３のキャパシタＣ６，およびインバータ増幅器ＩＡ２を備える。第３の積分器段は，第１のキャパシタＣ７，第２のキャパシタＣ８，第３のキャパシタＣ９，およびインバータ増幅器ＩＡ３を備える。この木構造の積分器段（the tree integrator stages）の目的は，上記フリップ・フロップ段およびスイッチ（複数）からのフィードバック信号（複数）とともに，雑音シェーピング・ループ・フィルタ（a noise shaping loop filter）を形成することにある。上記ループ・フィルタの係数（複数）はキャパシタ比ＣＴ／Ｃ１，Ｃ１／Ｃ３，Ｃ４／Ｃ６，Ｃ７／Ｃ９によって与えられる。ここでＣＴ＝Ｃｘ＋Ｃｙ＋Ｃｚ（入力変換器のもの）である（where ＣＴ＝Ｃｘ＋Ｃｙ＋Ｃｚof the input transformer）。上記キャパシタＣ２，Ｃ５およびＣ８は，直流（ＤＣ）を除去し，かつ上記変換器中の１／ｆ雑音を減らすために用いられる増幅器オフセット電圧（the amplifier offset voltage）の保存のために用いられる。この技術は相関２重サンプリング（corrected double sampling）としても知られている。
【００７８】
上記比較器段は，第10のキャパシタＣ10，第４のインバータ増幅器ＩＡ４，および第５のインバータ増幅器ＩＡ５を備えている。上記比較器段の目的は，上記一連の積分器段（the chain of integrator stages）からの出力信号を条件付けしかつディジタル化して（to condition and digitize），デシメーション・フィルタ（decimation filter）およびフリップ・フロップ段によってさらに処理されるのに適するビットストリームにすることである。
【００７９】
上記フリップ・フロップ段は，上記比較器段からの出力信号および第１のクロック信号φ１から，出力信号Ｙ１およびＹ１（上線付）を生成する，第１のエッジによってトリガされるＤフリップ・フロップＦＦ１（a first, edge-triggered D-flip-flop FF1 ）と，第１のエッジによってトリガされるＤフリップ・フロップＦＦ１からの出力信号および第２のクロック信号φ２から，出力信号Ｙ２およびＹ２（上線付）を生成する，第２のエッジによってトリガされるＤフリップ・フロップＦＦ２（a second, edge-triggered D-flip-flop FF2 ）と，第２のエッジによってトリガされるＤフリップ・フロップＦＦ２からの出力信号および第１のクロック信号φ１から，出力信号Ｙ３およびＹ３（上線付）を生成する，第３のエッジによってトリガされるＤフリップ・フロップＦＦ３（a third, edge-triggered D-flip-flop FF3 ）を備えている。第１のフリップ・フロップＦＦ１はその出力信号Ｙ１を第２のフリップ・フロップＦＦ２の入力に与え，上記第２のフリップ・フロップＦＦ２はその出力信号Ｙ２を第３のフリップ・フロップＦＦ３の入力に与え，第３のフリップ・フロップＦＦ３はその出力信号Ｙ３およびＹ３（下線付）を，上記第１の積分器段の関連スイッチ制御入力（the relevant switch control inputs）（複数）に与える。
【００８０】
上記出力信号Ｙ１，Ｙ２，Ｙ３，Ｙ１（下線付），Ｙ２（下線付）およびＹ３（下線付）は，第１，第２および第３の積分器段のそれぞれにおいて信号フローを統制（規制）する（regulating）ための条件付フィードバック信号（conditional feedback signals）として用いられる。上記クロック信号φ１またはφ２は相互に排他的であり，第１，第２および第３のエッジによってトリガされるＤフリップ・フロップからの出力信号Ｙ１およびＹ１（下線付），Ｙ２およびＹ２（下線付），Ｙ３およびＹ３（下線付）も相互に排他的である。上記フリップ・フロップ段からの出力信号が第１，第２および第３の積分器段において信号フローを統制するやり方について以下詳細に記述する。
【００８１】
上記第１の積分器段における上記第１のキャパシタＣ１の第１のノードが，４つの，相互に排他的に制御されるスイッチに接続されている。φ１およびＹ３がハイである（φ１  and Ｙ３ is high）である，またはφ２およびＹ３（上線付）がハイであるとき，上記第１のキャパシタＣ１の上記第１のノードはグランドに接続され，φ１およびＹ３（上線付）がハイ（high）である，またはφ２およびＹ３がハイであるとき，上記第１のキャパシタＣ１の上記第１のノードはＶｈに接続される。すなわち，上記第１のキャパシタＣ１の上記第１のノードは，制御信号に依存して，グランドまたはＶｈのそれぞれに接続されることができる。
【００８２】
上記第１のキャパシタＣ１の第２のノードは，上記電圧変換器（変圧器）Ｔの出力，上記第２のキャパシタＣ２の第１のノード，および第１の入力ノードを形成する上記第３のキャパシタＣ３の第１のノードに接続されている。さらに，上記第１の入力ノードはφ１がハイになるたびにグランドに接続される。
【００８３】
上記第２のキャパシタＣ２の第２のノードは，上記第１のインバータ増幅器ＩＡ１の入力に接続されている。φ１がハイになるたびに，上記第１のインバータ増幅器ＩＡ１は短絡される（short-circuited）。φ２がハイになるたびに，上記第３のキャパシタＣ３の第２のノードは上記第１のインバータ増幅器ＩＡ１の出力および第２の入力ノードを形成する第２の積分器段の入力に接続される。φ２がハイでなくなるたびに，上記第１および第２の積分器段の間の接続が途切れる（no connection）。
【００８４】
上記第４のキャパシタＣ４の第１のノードは，２つの相互に排他的に制御されるスイッチに接続されている。φ１およびＹ２（上線付）がハイ（high）であるとき，上記第４のキャパシタＣ４の第１のノードはグランドに接続され，φ１およびＹ２がハイであるとき，上記第４のキャパシタＣ４の第１のノードはＶｈに接続される。上記第４のキャパシタＣ４の第１のノードは上記第１の積分器段からの出力信号を受信する上記第２の入力ノードにも接続されている。
【００８５】
上記第４のキャパシタＣ４の第２のノードは，上記第５のキャパシタＣ５の第１のノード，および上記第６のキャパシタＣ６の第１のノードに接続されている。上記第４のキャパシタＣ４の第２のノードもφ２がハイになるたびにグランドに接続される。上記第５のキャパシタＣ５の第２のノードは第２のインバータ増幅器ＩＡ２の入力に接続されており，φ２がハイになるたびに第２のインバータ増幅器ＩＡ２は短絡される。φ１がハイになるたびに，上記第６のキャパシタＣ６の第２のノードは第２のインバータ増幅器ＩＡ２の出力および第３の入力ノードを形成する第３の積分器段の入力に接続される。
【００８６】
上記第７のキャパシタＣ１の第１のノードが２つの相互に排他的に制御されるスイッチに接続されている。φ２およびＹ１（上線付）がハイであるとき，上記第７のキャパシタＣ１の第１のノードはグランドに接続され，φ２およびＹ１がハイであるとき，上記第７のキャパシタＣ１の第１のノードはＶｈに接続される。上記第７のキャパシタＣ４の第１のノードは，第２の積分器段からの出力信号を受信する第３の入力ノードにも接続されている。
【００８７】
上記第７のキャパシタＣ１の第２のノードが，上記第８のキャパシタＣ８の第１のノードおよび上記第９のキャパシタＣ９の第１のノードに接続されている。上記第７のキャパシタＣ１の第２のノードは，φ１がハイになるたびにグランドにも接続される。上記第８のキャパシタＣ８の第２のノードは上記第３のインバータ増幅器ＩＡ３の入力に接続されており，上記第３のインバータ増幅器ＩＡ３はφ１がハイになるたびに短絡される。φ２がハイになるたびに，上記第９のキャパシタＣ９の第２のノードが上記第３のインバータ増幅器ＩＡ３の出力および上記比較器段の入力に接続される。
【００８８】
上記比較器段は，第３の積分器段からの出力信号を受信して，上記デシメーション・フィルタによる処理に適切なビットストリームを生成する。上記ビットストリームは，上記電極からの入力信号に関して個々の積分器段の動作を制御する上記フリップ・フリップ段を通して，第１，第２および第３の積分器段のそれぞれにフィードバックもされる。
【００８９】
上記デシメーション・フィルタは，上記入力するビットストリームから複数の個別のディジタル信号の出力（図１２には１６の信号線が示されている）を生成する。これらのディジタル信号は，上記入力電極からのサンプリングされたディジタル化信号を表す，電磁送信のための符号化およびさらに上記ディジタル信号処理装置（図示略）による処理に適切な，複数セットのディジタル・ワード（sets of digital words）を形成する。
【００９０】
この発明による上記Ａ／Ｄ変換器は，特に，ＥＥＧ電圧信号を，０，１Ｈｚ（0,1 Hz）から約４０Ｈｚの間の帯域幅を持つ０，１ボルトＲＭＳ（0,1 volts RMS）以内（up to）の信号値に変換する。すなわち，３２ｋＨｚのサンプリング周波数および１２８のオーバーサンプリング比が選択された場合，上記Ａ／Ｄ変換器の有効帯域幅は次のようになる。
【００９１】
【数１１】
0005279948.tif 000012
【００９２】
これは，現在の目的（the current purpose）にかなり適切である。上記Ａ／Ｄ変換器は，０，１Ｈｚから４０Ｈｚの有効帯域幅にわたって１μＶｒｍｓよりも小さい雑音フロア（a noise floor）を持ち，０，９ボルト（0,9 volts）の供給電圧において動作するように設計される。上記ＥＥＧモニタリング・システムの内部において，この供給電圧は，上記ＥＥＧモニタリング・システムの外部に配置される対応する通信コイルによって生成される変動電磁場から誘導電流を発生する通信コイルと，電子回路によって用いるためのエネルギーを貯えるキャパシタとによって供給される。
【００９３】
図１３に示すタイミング図は，この発明によるデルタ−シグマＡ／Ｄ変換器における６つの基本的（主要）信号（six cardinal signals）を示している。図１３において上から順に見て，１番目のグラフは１／ｆｓの周期を持つ第１のサンプリング・クロック信号φ１を表しており，ここでｆｓはサンプリング周波数である。図１３の上から２番目のグラフは，同様に１／ｆｓの周期を持つ，第２のサンプリング・クロック信号φ２を表しているが，第１のサンプリング・クロック信号φ１に対して逆位相である。同時のφ１およびφ２の切替え状態を持たないようにするために（in order to not having φ１ and φ２  change state at the same time），非オーバーラップ・クロック・スキーム（a non-overlapping clock scheme）が用いられる。これは，φ１およびφ２が同時にはハイにならないことを意味する。
【００９４】
図１３の上から３番目のグラフは上記比較器段からの出力信号Ｙ０である。この信号は，上記デシメーション・フィルタに与えられるビットストリームを表す。４番目のグラフは上記第１のフリップ・フロップＦＦ１からの出力信号Ｙ１である。この信号は，クロック・パルスの半分だけ遅延された上記信号Ｙ０と等しく，上記第３の積分器段を上述したように制御するために用いられる。５番目のグラフは第１のフリップ・フロップＦＦ１からの出力信号Ｙ２を表す。この信号は，クロック・パルスの半分だけ遅延された上記信号Ｙ１と等しく，上記第２の積分器段を上述したように制御するために用いられる。６番目のグラフは上記第１のフリップ・フロップＦＦ１からの出力信号Ｙ３を表している。この信号は，クロック・パルスの半分だけ遅延された上記信号Ｙ２と等しく，上述したように，上記第３の積分器段へのフィードバックとして用いられる。
【００９５】
この発明による３次の（third-order）デルタ−シグマＡ／Ｄ変換器は，図１２に示すような電極からの入力信号を，サンプリング雑音シェーピングしかつディジタル化するように（to sample, noise-shape and digitize）構成されている。上記電極からの信号は非常に弱いので，上記信号をディジタル化する前に何らかの形態の増幅が望まれる。上記電極および上記Ａ／Ｄ変換器の電力要求を最小に維持するために，電圧変換器（変圧器）Ｔが用いられて上記信号レベルが上記Ａ／Ｄ変換器が利用可能なように増大される。図示する実施例においては，１：３の変換比を持つ変圧器が用いられている。
【００９６】
この発明によるＡ／Ｄ変換器中で用いられるために構成された変圧器Ｔが，図１４に示されている。上記変圧器Ｔは入力端子１，第１のキャパシタＣｘ，第２のキャパシタＣｙ，第３のキャパシタＣｚ，上記変圧器Ｔを通した信号フローを規制する（regulating）ための一セットの被制御スイッチ，および出力端子２を備えている。上記変圧器Ｔ中のスイッチ（複数）は，第１のクロック信号φ１および第２のクロック信号φ２のそれぞれによって制御される。上記クロック信号φ１およびφ２は，上述したように上記サンプリング・レートの周波数によって変化する。図１２において示したものと同様なやり方によって，各スイッチは，各クロック信号がハイのときに閉じられ，各クロック信号がハイでないときに開かれる。
【００９７】
第１のクロック信号φ１がハイのとき，上記キャパシタＣｘ，ＣｙおよびＣｚのそれぞれの第１のノードはいずれも上記入力端子１に接続され，上記キャパシタＣｘ，ＣｙおよびＣｚのそれぞれの第２のノードはいずれもグランドに接続される。すなわち，上記入力端子１上に表れる電圧が，上記キャパシタＣｘ，ＣｙおよびＣｚを同一電圧に充電する。
【００９８】
第２のクロック信号φ２がハイのとき，第１のキャパシタＣｘの第１のノードがグランドに接続され，第１のキャパシタＣｘの第２のノードが第２のキャパシタＣｙの第１のノードに接続され，第２のキャパシタＣｙの第２のノードが第３のキャパシタＣｚの第１のノードに接続され，上記第３のキャパシタＣｚの第２のノードが上記出力端子２に接続される。直列に接続されたキャパシタＣｘ，ＣｙおよびＣｚの充電電圧は，したがって上記入力電圧の３倍に等しい単一電圧に結合される。上記第１のクロック信号φ１が再びハイになると，上記処理が繰り返される。このようにして，上記入力端子１上に表れる電圧が，上記第１の積分器段にもたらされる前に効果的に３倍とされる。
【００９９】
図１５は，図１２に示す種類の汎用（generic）インバータ増幅器Ｉの等価回路図を示している。インバータはディジタル回路に頻繁に用いられ，その入力にもたらされる論理値を反転する（inverting）または否定する（negating）性質を持つ。インバータは，通常，飽和モードにおいて作動する相補性金属酸化半導体電界効果トランジスタ（complementary metal oxide semiconductor field effect transistor）（ＭＯＳＦＥＴ）素子からつくられる。
【０１００】
しかしながら，インバータは，入力オフセットを持つ単一段の反転増幅器（a single stage inverting amplifier）とみなすことができる。上記入力オフセットは供給電圧の約半分である。インバータ増幅器の出力は実際上プッシュプル増幅器段（a push-pull amplifier stage）である。このような増幅器段は，スイッチング・キャパシタ・システム（switched-capacitor systems）において非常に効果的である。その理由は，ＮＭＯＳ／ＰＭＯＳプッシュプル増幅器段のトランスコンダクタンス(Ｉout／Ｖin）が正負の両方の入力信号のための二次関数（a quadratic function）にしたがうからであり，これは正または負の入力のいずれかのためにのみ二次関数が存在する従来のクラスＡ出力段のケースにはない。必要な電力が低いことは，連続的に着用されるＥＥＧモニタリング・システムにとって最高に重要である。
【０１０１】
定バイアス電圧（a stable bias voltage）が与えられると，上記インバータは，本願の他のところで議論される雑音および電力の考慮によって，この発明のＡ／Ｄ変換器を含む多数の適用回路に適切な増幅を与える。固有増幅利得βが与えられた場合，インバータ増幅器の出力電圧Ｖ０は以下の通りである。
【０１０２】
【数１２】
0005279948.tif 000013
【０１０３】
ここでＶinは入力電圧である。標準的な技術を用いることで，このやり方において１５０倍程度の増幅利得値を容易に達成することができる。
【０１０４】
図１５に示すインバータ増幅器Ｉは，第１のＮＭＯＳトランジスタＱ１，ＰＭＯＳトランジスタＱ２，および第２のＮＭＯＳトランジスタＱ３を備えている。供給電圧源Ｖｈが，上記第１のＮＭＯＳトランジスタＱ１のソースに接続され，Ｖｈよりも大きな電圧値を持つバイアス電圧源Ｂ１が第１のＮＭＯＳトランジスタＱ１のゲートに接続され，第１のＮＭＯＳトランジスタＱ１のソースがＰＭＯＳトランジスタＱ２のソースに接続され，入力端子ＡがＰＭＯＳトランジスタＱ２および第２のＮＭＯＳトランジスタＱ３のそれぞれのゲート端子に接続され，ＰＭＯＳトランジスタＱ２のドレインおよび第２のＮＭＯＳトランジスタＱ３のドレインが出力端子Ｙに接続され，第２のＮＭＯＳトランジスタＱ３のソースがグランドに接続される。
【０１０５】
正の信号電圧が上記インバータ増幅器Ｉの上記入力Ａに与えられると出力電圧Ｙは負に遷移し（goes negative），負の信号電圧が上記入力Ａに与えられると上記出力電圧Ｙは正に遷移する。このようにして，上記インバータは，この発明によるＡ／Ｄ変換器において使用されるのに十分な線形性（linearity）およびひずみ指数（distortion figure）を備えた反転増幅器として作動する。
【０１０６】
図１６は，埋込可能部分（インプランタブル・パート）（implantable part）41および外部部分（external part）42を備えるＥＥＧモニタリング・システム40を示している。上記埋込可能部分41は，ＥＥＧモニタリングを必要とする人の耳の後ろの皮下に配置するのに適するもので，絶縁体（isolators）55によって分離される複数のアクティブ領域（active areas）56を持つ皮下ＥＥＧ電極（a subcutaneous EEG electrode）43を備え，上記電極43が電子回路60に接続されている。この実施例に示す上記ＥＥＧ電極43は３つのアクティブ領域56を持つが，他の実施態様においては２つのアクティブ領域のみをもつＥＥＧ電極を必要とすることもある。上記電子回路60はこの発明によるＡ／Ｄ変換器44，データパケット・コントローラ45，通信コントローラ46，および電圧レギュレータ47を備えている。上記電極43は電極ワイヤ54を介して上記Ａ／Ｄ変換器44の入力端子（複数）に接続され，上記通信コントローラ46は第１の通信コイル49に接続され，上記電圧レギュレータ47はセラミック・キャパシタ48に接続されている。上記ＥＥＧモニタリング・システム40の上記外部部分42は，第２の通信コイル50に接続されたコントローラ51，上記コントローラ51に給電する電池52，および音響信号，たとえば発作が起きたときのアラームを供給するラウドスピーカ53を備えている。
【０１０７】
使用中，上記ＥＥＧモニタリング・システム40の上記外部部分42は，ＥＥＧ信号のモニタリングを望むユーザの耳の後ろであって上記皮下埋込可能部41の近傍に配置することができ，上記埋込可能部41は上記ユーザの耳の後ろにおいて皮膚のわずかに直下に埋込まれて配置され，このようにすることで信頼性のある電気ＥＥＧ信号を上記電極43によって検出することができる。
【０１０８】
上記電極43は，ＥＥＧ信号を，２つのアクティブ領域56からの変動する電気電圧ポテンシャル（a varying electrical voltage potential）としてピックアップし，上記変動電気電圧を上記電極ワイヤ54を通じて上記Ａ／Ｄ変換器44の入力端子に与える。上記Ａ／Ｄ変換器44は上記電極43からの上記変動電気電圧をディジタル信号に変換し，上記ディジタル信号を上記データパケット・コントローラ45にもたらす。上記データパケット・コントローラ45は上記電極43からの電気信号を表すディジタル信号を，所定の通信プロトコルにしたがうデータパケットのストリーム（a stream of data packets）にアレンジし，結果的に得られたデータパケットのストリームを上記通信コントローラ46に与える。
【０１０９】
上記通信コントローラ46は２つの作動状態を切り替えるように構成されている。上記通信コントローラ46の第１の状態では，上記第１の通信コイル49によって，上記外部部分42の第２の通信コイル50からのエネルギを受けることによって電子回路60に電磁的にエネルギを与えることができる。上記第１の通信コイル49において受けられた電磁エネルギは，上記通信コントローラ46によって上記電圧レギュレータ47に転送され，上記セラミック・キャパシタ48における充電電圧（a voltage charge）として一時的に保存される。上記セラミック・キャパシタ48に保存された電気エネルギは，その後上記電子回路60のための電源として用いられる。
【０１１０】
上記通信コントローラ46の第２の状態では，電極43からの電気的ＥＥＧ信号を表わすデータパケットを，上記データパケット・コントローラ45から取得し（takes），上記第１の通信コイル49中において，それを上記外部部分42の第２の通信コイル50によって受信されかつ検出されるのに適切な電磁エネルギのバースト（bursts）に変換する。上記第２の通信コイル50は受信した電磁エネルギのバーストを，上記コントローラ51によって連続的に復号されかつ解析されるのに適する電気信号に変換する。
【０１１１】
上記ＥＥＧ信号の解析結果に依存して，たとえば，上記ＥＥＧ信号の解析から所定の医学的条件（病状）が存在すると考えられるときに，上記コントローラ51によって，アラームを鳴らす上記ラウドスピーカ53を動作するための決定を行うことができる。このアラームは上記医学的条件についてユーザを警告し，上記ユーザが，たとえば処方薬を摂取するまたは医学的条件に応じて医療関係者に即時のアドバイスまたは支援（help）を求めるために医療関係者に意見を求めるといった，上記医学的条件を緩和するための適切なステップとることを可能にする。
【０１１２】
図１７および１８は，図１６に示す上記ＥＥＧモニタリング・システム40の埋込可能部41を示している。図１７は上記埋込可能部41の上面図（平面図）を示し，図１８は対応する上記埋込可能部41の側面図を示している。上記埋込可能部41は，分離領域（isolated areas）55および電気信号の存在を検出するための皮下組織と接触するアクティブ領域56ａ，56cを備えるＥＥＧ電極43と，電子回路60，セラミック・キャパシタ48および第１の通信コイル49を備える実質的に円形のキャリア要素（carrier element）57を備える。上記埋込可能部41はユーザの耳の後ろの皮下埋込用（for subcutaneous implantation）に構成されており，上記ＥＥＧ電極43は約60mmの物理的長さおよび約１mmの物理的幅を持つ細長部材として具体化され，実質的に円形のキャリア要素57は，上記ＥＥＧ電極が容易に埋込むことができるようにするために約20mmの直径を持つ。
【０１１３】
上記ＥＥＧ電極は，ユーザの耳の後ろにおいて皮下に埋込まれて配置され，上記ＥＥＧモニタリング・システムの内部の電子機器によって検出するのに適切な信号を供給する。上記ＥＥＧ電極からの典型的な出力信号は約１μＶから100ｍＶの範囲の大きさ（magnitude）を持つ。筋収縮が通常10ｍＶの大きさの電圧レベルを生成するが，そのような信号は上記システムによって除去される。0,1から100Ｈｚの帯域幅にわたって測定される上記電極の固有雑音レベルは約１μＶ ＲＭＳであり，利用可能な出力信号の帯域幅は0,1から40Ｈｚである。上記電極は生物適合性ＰＴＦＥポリマー基材を有し，接触電極は90％のプラチナと10％のイリジウムを含む生物適合性プラチナ−イリジウム−合金[Pt-Ir]のようなものからつくられる。
【０１１４】
埋込みに先だって，上記埋込可能部41は，電極43を除いて，埋込み後の周囲組織の環境から電子回路を保護するために生物適合性樹脂（図示略）内に完全に包囲される。上記外部部分42が，上記インプラントが既に位置している耳の後ろに装着されると，上記外部部分の第２の通信コイル50は上記埋込可能部分41の第１の通信コイル49から１ｃｍ未満に近づき，これにより上記ＥＥＧモニタリング・システム40の上記埋込可能部分41と上記外部部分42の間の通信が利用可能になる。この通信は，上記外部部分42が上記埋込可能部分41へ電磁エネルギを送ること，および上記埋込可能部分41が，分析のために上記電極43からの信号を表すデータを上記外部部分42に送ることを含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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