(57)【特許請求の範囲】
【請求項１】
増幅器であって、
第1の読出しマージンを有する第1の抵抗ベースメモリセルの第1のデータを読み出し、第2の読出しマージンを有する第1の抵抗ベースメモリセルの第2のデータを読み出すために結合したビット線と、
前記ビット線に結合したトランジスタ負荷とを備え、
前記トランジスタ負荷の特性は、前記第1の読出しマージンおよび第2の読出しマージンの少なくとも一方を修正するために調整され、
前記負荷トランジスタの前記特性はトランジスタ幅であり、前記トランジスタ幅は、前記第１の読出しマージンおよび前記第２の読出しマージンの少なくとも一方が増加するように低減される増幅器。
【請求項２】
前記抵抗ベースメモリセルは、磁気抵抗ランダムアクセスメモリ(MRAM)回路、位相変化ランダムアクセスメモリ(PRAM)回路、またはスピントルク伝達MRAM(STT-MRAM)回路を含む請求項1に記載の増幅器。
【請求項３】
前記トランジスタ負荷の前記特性は、前記第1の読出しマージンと前記第2の読出しマージンを実質的に均衡させるために調整される請求項1に記載の増幅器。
【請求項４】
前記負荷トランジスタの前記特性が調整された後、前記第1の読出しマージンの第1のミーン値および第1の標準偏差値に対応する第1の統計値は、前記第2の読出しマージンの第2のミーン値および第2の標準偏差値に対応する第2の統計値に実質的に等しい請求項3に記載の増幅器。
【請求項５】
前記第1のデータは論理0値に対応し、前記第2のデータは論理1値に対応する請求項1に記載の増幅器。
【請求項６】
前記トランジスタ負荷の前記特性はトランジスタ幅である請求項1に記載の増幅器。
【請求項７】
前記第1の読出しマージンは論理0読出しマージンであり、前記第2の読出しマージンは論理1読出しマージンである請求項1に記載の増幅器。
【請求項８】
前記第1の読出しマージンおよび前記第2の読出しマージンの少なくとも一方の修正後に、参照電圧値は、実質的に不変のままである請求項1に記載の増幅器。
【請求項９】
回路であって、
データセルの第1のトランジスタ負荷と、
前記第1のトランジスタ負荷に結合しかつ磁気トンネル接合(MTJ)構造を有するデータセルに結合するビット線であって、読出し動作中、前記MTJ構造が第1の論理状態を有するときに第1の電圧値を、前記MTJ構造が第2の論理状態を有するときに第2の電圧値を有する、ビット線と、
参照セルの第2のトランジスタ負荷であって、前記第1のトランジスタ負荷に結合し、関連する参照電圧値を有する、第2のトランジスタ負荷とを備え、
前記第1のトランジスタ負荷の特性は、前記参照電圧値を実質的に変更せずに、前記第1の電圧値および前記第2の電圧値を変更するため調整可能であり、
前記特性はトランジスタ幅であり、前記トランジスタ幅は、前記第１の電圧値および前記第２の電圧値を変更するために低減される回路。
【請求項１０】
前記参照電圧値は、前記第2のトランジスタ負荷内のトランジスタのゲートの電圧である請求項9に記載の回路。
【請求項１１】
前記第1のトランジスタ負荷は、負荷トランジスタコンポーネントおよびソース縮退トランジスタコンポーネントを含む請求項9に記載の回路。
【請求項１２】
前記ソース縮退トランジスタコンポーネントは、前記負荷トランジスタコンポーネントに負のフィードバックを提供する請求項11に記載の回路。
【請求項１３】
前記ソース縮退トランジスタコンポーネントは、選択的にゲートオフされるソース縮退トランジスタを含む請求項12に記載の回路。
【請求項１４】
回路であって、
データセルの第1のトランジスタ負荷と、
前記第1のトランジスタ負荷に結合しかつ磁気トンネル接合(MTJ)構造を有するデータセルに結合するビット線であって、第1の電圧値を有するときに論理1値を有するデータを検出するようになっており、さらに第2の電圧値を有するときに論理0値を有するデータを検出するようになっている、ビット線と、
参照セルの第2のトランジスタ負荷であって、前記第1のトランジスタ負荷に結合し、関連する参照電圧値を有する、第2のトランジスタ負荷とを備え、
前記第1のトランジスタ負荷は、少なくとも1つのソース縮退トランジスタを含み、
前記第１のトランジスタ負荷は、少なくとも１つの負荷トランジスタを含み、前記負荷トランジスタは、前記第１の電圧値の前記第１の読出しマージンが、前記第２の電圧値の第２の読出しマージンに対して実質的に均衡するように低減された幅を有する回路。
【請求項１５】
前記ソース縮退トランジスタは、前記第1の電圧値の第1の読出しマージンが、前記第2の電圧値の第2の読出しマージンに対して実質的に均衡するように選択された幅を有する請求項14に記載の回路。
【請求項１６】
ゲート電圧は、読出し動作中に、前記ソース縮退トランジスタのゲートに選択的に印加される請求項14に記載の回路。
【請求項１７】
前記ゲート電圧は、漏洩電流を低減するために、選択的に遮断される請求項16に記載の回路。
【請求項１８】
第1の読出しマージンは、参照電圧値と比較される前記第1の電圧値に基づき、第2の読出しマージンは、前記参照電圧値と比較される前記第2の電圧値に基づく請求項14に記載の回路。
【請求項１９】
センス増幅器を構成する方法であって、
磁気トンネル接合(MTJ)構造を有するデータセルの第1の読出しマージンを測定するステップと、
前記MTJ構造を有する前記データセルの第2の読出しマージンを測定するステップと、
前記MTJ構造を有する前記データセルに結合するトランジスタ負荷の特性を調整することによって、前記第1の読出しマージンおよび前記第2の読出しマージンを均衡させるステップとを含み、
前記特性はトランジスタ幅であり、前記トランジスタ幅は、前記第１の読出しマージンおよび前記第２の読出しマージンを均衡させるために低減される方法。
【請求項２０】
前記トランジスタ負荷は、負荷トランジスタコンポーネントおよびソース縮退トランジスタコンポーネントを含む請求項19に記載の方法。
【請求項２１】
前記ソース縮退トランジスタコンポーネントは、前記負荷トランジスタコンポーネントに負のフィードバックを提供する請求項20に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、ソース縮退および抵抗ベースメモリ回路の信号マージンを均衡させることに関する。
【背景技術】
【０００２】
技術の進歩は、より小型でかつより強力なパーソナルコンピューティングデバイスをもたらした。たとえば、可搬型無線電話、携帯情報端末(PDA)などの無線コンピューティングデバイス、および、小型軽量でユーザによって容易に運ばれるページングデバイスを含む種々の可搬型コンピューティングデバイスが現在存在している。より具体的には、携帯電話およびインターネットプロトコル(IP)電話などの可搬型無線電話は、無線ネットワークを通じて音声およびデータパケットを通信しうる。さらに、多くのこうした無線電話は、無線電話に組み込まれる他のタイプのデバイスを含む。たとえば、無線電話はまた、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤを含みうる。同様に、こうした無線電話は、インターネットにアクセスするために使用されうるウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理しうる。しかし、こうした可搬型コンピューティングデバイスの電力消費は、電池を急速に枯渇させ、ユーザ体験を減少させうる。
【０００３】
電力消費を低減することは、こうした可搬型デバイス内での小さな回路要素フィーチャサイズ(circuitry  feature  size)および低い動作電圧をもたらした。電力消費を低減しながら、フィーチャサイズおよび動作電圧を低減することはまた、ノイズおよび製造プロセス変動に対する感度を増加させる。ノイズおよびプロセス変動に対する感度のこうした増加は、センス増幅器を使用するメモリデバイスを設計するときに克服することが難しい可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
Qualcomm  Inc.のSeung  H.  Kang、Sei  Seung  Yoon、およびMehdi  Saniと共に、Yonsei  Universityの教授Seong-Ook  Jung、Jisu  Kim、およびJee-Hwan Songによって行われた研究は、ソース縮退の新規なシステムおよび方法、ならびに抵抗ベースメモリ回路の信号マージンを均衡させる新規なシステムおよび方法をもたらした。検知マージンは、ソース縮退法を使用することによって改善される可能性がある。信号マージンは、第1のトランジスタ負荷の負荷トランジスタコンポーネントの幅を調整することによって、第1のトランジスタ負荷のソース縮退トランジスタコンポーネントの幅を調整することによって、または、両方の組合せによって均衡される可能性がある。
【０００５】
特定の実施形態では、回路が開示される。回路は、データセルの第1のトランジスタ負荷と、第1のトランジスタ負荷に結合しかつ磁気トンネル接合(MTJ)構造を有するデータセルに結合するビット線とを含む。読出し動作中、ビット線は、MTJ構造が第1の論理状態を有するときに第1の電圧値を、MTJ構造が第2の論理状態を有するときに第2の電圧値を有する。回路はさらに、参照セルの第2のトランジスタ負荷を含む。第2のトランジスタ負荷は、第1のトランジスタ負荷に結合し、関連する参照電圧値を有する。トランジスタ幅などの第1のトランジスタ負荷の特性は、参照電圧値を実質的に変更することなく、第1の電圧値および第2の電圧値を変更するように調整可能である。
【０００６】
別の特定の実施形態では、回路は、データセルの第1のトランジスタ負荷と、磁気トンネル接合(MTJ)構造を有するデータセルに結合するビット線とを含む。ビット線は、ビット線が第1の電圧値を有するときに論理1値を有するデータを検出し、ビット線が第2の電圧値を有するときに論理0値を有するデータを検出するようになっている。回路はさらに、参照セルの第2のトランジスタ負荷を含む。第2のトランジスタ負荷は、第1のトランジスタ負荷に結合し、関連する参照電圧値を有する。第1のトランジスタ負荷は、少なくとも1つのソース縮退トランジスタを含む。
【０００７】
別の特定の実施形態では、センス増幅器を構成する方法が開示される。方法は、磁気トンネル接合(MTJ)構造を有するデータセルの第1の読出しマージンを測定すること、MTJ構造を有するデータセルの第2の読出しマージンを測定すること、および、データセルに結合するトランジスタ負荷の特性を調整することによって、第1の読出しマージンおよび第2の読出しマージンを均衡させることを含む。
【０００８】
別の特定の実施形態では、増幅器が開示される。増幅器は、第1の読出しマージンを有する第1の抵抗ベースメモリセルの第1のデータを読み出し、第2の読出しマージンを有する第1の抵抗ベースメモリセルの第2のデータを読み出すために結合したビット線を含む。トランジスタ負荷がビット線に結合される。トランジスタ負荷の特性は、第1の読出しマージンおよび第2の読出しマージンを均衡させるように調整される。
【０００９】
開示される実施形態の少なくとも1つの実施形態によって提供される1つの特定の利点は、抵抗ベースメモリの動作が、抵抗ベースメモリの信号マージンを増加させることによって改善される可能性があることである。信号マージンの増加は、読出し動作中の、ノイズまたはプロセス変動に対する抵抗ベースメモリの耐性を改善する可能性がある。信号マージンの改善はまた、メモリデバイス歩留まりの改善をもたらす可能性がある。
【００１０】
本開示の他の態様、利点、および特徴は、以下の節、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、出願全体の検討後に明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】トランジスタ負荷を含む抵抗ベースメモリの第1の例証的な実施形態の回路図である。
【図２】ソース抵抗を有するトランジスタ負荷を含む抵抗ベースメモリの第2の例証的な実施形態の回路図である。
【図３】ソース縮退を有するトランジスタ負荷を含む抵抗ベースメモリの第3の例証的な実施形態の回路図である。
【図４】図1に示す参照回路の負荷線特性に関連する動作パラメータ値の特定の例証的な実施形態の図である。
【図５】図1に示す参照回路の負荷線特性の特定の例証的な実施形態の図である。
【図６】図1に示す抵抗ベースメモリの電圧特性の図である。
【図７】図2に示す抵抗ベースメモリの負荷線特性の図である。
【図８】ソース縮退がない、図1に示す抵抗ベースメモリの負荷線特性の図である。
【図９】ソース縮退がある、図3に示す抵抗ベースメモリの負荷線特性の図である。
【図１０】縮退トランジスタの幅が調整される、ソース縮退がある、図3に示す抵抗ベースメモリの負荷線特性の図である。
【図１１】負荷部分トランジスタの幅が調整される、ソース縮退がある、図3に示す抵抗ベースメモリの負荷線特性の図である。
【図１２】センス増幅器を構成する方法の特定の例証的な実施形態のフローチャートである。
【図１３】調整可能なトランジスタ負荷を有する抵抗ベースメモリ回路を含む無線デバイスの特定の例証的な実施形態のブロック図である。
【発明を実施するための形態】
【００１２】
図1を参照して、トランジスタ負荷107を含む抵抗ベースメモリの特定の例証的な実施形態が示され、全体が100で表示される。メモリ100は、第1の参照経路110および第2の参照経路120を有する参照回路102を含む。メモリ100はまた、代表的な論理ビット0データ経路130および代表的な論理ビット1データ経路140を含む。代表的な論理ビット0データ経路130は、論理0値を読み出すようになっている第1のビット線を含み、代表的な論理ビット1データ経路140は、論理1値を読み出すようになっている第2のビット線を含む。トランジスタ負荷107は、第1のビット線、第2のビット線、ならびに参照経路110および120に結合される。参照経路110および120ならびにデータ経路130および140は、第2のセンス増幅器(図示せず)における比較のための出力信号を生成するために、メモリセル部分106に負荷要素を提供するセンス増幅器部分104を有するものとして一般に表示される。特定の実施形態では、メモリ100は、磁気抵抗ランダムアクセスメモリ(MRAM)、位相変化ランダムアクセスメモリ(PRAM)、またはスピントルク伝達MRAM(STT-MRAM)である。
【００１３】
第1の参照経路110は、pチャネル金属酸化物半導体(PMOS)電界効果トランジスタ負荷112などの負荷デバイスを含む。PMOS負荷112は、参照ノード(out_ref)160に結合され、参照ノード160は、次に、クランプトランジスタ114に結合される。抵抗ベースメモリ素子の論理「0」状態に対応する抵抗R0  116は、クランプトランジスタ114に結合される。抵抗ベースメモリ素子は、例証的で非制限的な例として磁気トンネル接合(MTJ)デバイスまたはPRAMメモリセルなどの、論理「1」値に対応する第1の抵抗および論理「0」値に対応する第2の抵抗を有するデバイスである。アクセストランジスタ118は、抵抗R0  116に結合される。
【００１４】
第2の参照経路120は、PMOS負荷122などの負荷デバイスを含む。PMOS負荷122は、参照ノード(out_ref)160に結合され、参照ノード160は、次に、クランプトランジスタ124に結合される。抵抗ベースメモリ素子の論理「1」状態に対応する抵抗R1  126は、クランプトランジスタ124に結合される。アクセストランジスタ128は、抵抗R1  126に結合される。
【００１５】
代表的な論理ビット0データ経路130は、PMOS負荷132などの負荷デバイスを含む。PMOS負荷132は、参照ノード(out_data0)162に結合され、参照ノード162は、次に、クランプトランジスタ134に結合される。論理「0」状態を有する抵抗ベースメモリ素子は、抵抗R0  136として示され、抵抗R0  136は、クランプトランジスタ134に結合される。アクセストランジスタ138は、抵抗R0  136に結合される。
【００１６】
代表的な論理ビット1データ経路140は、PMOS負荷142などの負荷デバイスを含む。PMOS負荷142は、参照ノード(out_data1)164に結合され、参照ノード164は、次に、クランプトランジスタ144に結合される。論理「1」状態を有する抵抗ベースメモリ素子は、抵抗R1  146として示され、抵抗R1  146は、クランプトランジスタ144に結合される。アクセストランジスタ148は、抵抗R1  146に結合される。
【００１７】
一般に、経路110、120、130、140のそれぞれの対応するコンポーネントは、同様の構成を有してもよく、また、実質的に同様の方法で動作してもよい。クランプトランジスタ114、124、134、および144はそれぞれ、信号Vclamp154に基づいて各経路110、120、130、および140を通る電流および電圧を制限するように機能する。Vclamp154は、クランプトランジスタ114、124、134、および144がクランプ用トランジスタとして機能することを可能にする共通ゲート電圧を示す。アクセストランジスタ118、128、138、および148はそれぞれ、アクセストランジスタ118、128、138、および148に対する共通ゲート電圧を示す共通信号VWLに基づいて各経路110、120、130、および140を通る電流の流れを選択的に可能にする。PMOS負荷デバイス112、122、132、および142はそれぞれ、out_refノード160に結合されたゲート端子を有し、それにより、ゲート電圧はout_refノード160の電圧Vrefに等しい。
【００１８】
メモリデバイスの母集団の統計解析を実施することは、技術スケーリングに伴い増加する傾向がある(特に、センス増幅器の)プロセス変動に設計者が対処することを可能にする可能性がある。特定の実施形態では、センス増幅器マージンなどの信号マージンΔVは、out_data1ノード164の電圧V1とout_refノード160の電圧Vrefとの差(ΔV1)またはout_refノード160の電圧Vrefとout_data0ノード162の電圧V0との差(ΔV0)のいずれか小さい方に対応する。第1の読出しマージンΔV0と第2の読出しマージンΔV1を均衡させることによって、信号マージンΔVが改善される可能性がある。信号マージンΔVを改善することによって、メモリデバイス歩留まりが改善される可能性がある。設計者は、代表的な統計値としてΔV0とΔV1の(ミーン-N*シグマ)をとってよい。ここで、Nの値は、所望の歩留まりを達成するように選択される。
【００１９】
負荷トランジスタ112、122、132、および142のゲート電圧がVrefに等しいため、V0およびV1をシフトさせることなくVrefをシフトさせることは可能でない。しかし、データセルPMOS負荷132および142の幅を変更(vary)することは、VrefをシフトさせることなくV0およびV1をシフトさせることを可能にし、それにより、ΔV0とΔV1の均衡が可能になる。例証的な実施形態では、PMOS負荷132および142の幅を増加させることは、V0およびV1を増加させ、一方、PMOS負荷132および142の幅を減少させることは、V0およびV1を減少させる。PMOS負荷132および142の幅が調整された後、第1の読出しマージンの第1のミーン値および第1の標準偏差値に対応する第1の統計値は、第2の読出しマージンの第2のミーン値および第2の標準偏差値に対応する第2の統計値に関して均衡する可能性がある。たとえば、PMOS負荷132および142の幅が減少する場合、Vout_ref(Vref)は実質的に不変のままであるが、Vout_data0(V0)およびVout_data1(V1)は減少する。結果として、ΔV0(Vref-V0)は増加し、ΔV1( V1-Vref)は減少し、それにより、ΔV0とΔV1が均衡し、以前にΔV1がΔV0より大きかった場合に、信号マージンΔVが改善される。したがって、データセルPMOS負荷132および142の幅を変更(vary)することは、メモリ100の設計者が、メモリデバイス歩留まりを同様に改善しながら、設計制約が与えられた場合に信号マージンΔVが物理的に理論的な(physically theoretical)最大値に近づくことを可能にしながら設計制約を満たすように回路パラメータを調整することを可能にする可能性がある。
【００２０】
図2を参照して、ソース縮退を有するトランジスタ負荷207を含む抵抗ベースメモリの特定の例証的な実施形態が示され、全体が200で表示される。トランジスタ負荷207は、負荷トランジスタコンポーネント209およびソース抵抗コンポーネント211を含む。メモリ200は、第1の参照経路210および第2の参照経路220を有する参照回路202を含む。メモリ200はまた、代表的な論理ビット0データ経路230および代表的な論理ビット1データ経路240を含む。参照経路210および220ならびにデータ経路230および240は、第2のセンス増幅器(図示せず)における比較のための出力信号を生成するために、メモリセル部分206に負荷要素を提供するセンス増幅器部分204を有するものとして一般に表示される。特定の実施形態では、メモリ200は、磁気抵抗ランダムアクセスメモリ(MRAM)、位相変化ランダムアクセスメモリ(PRAM)、またはスピントルク伝達MRAM(STT-MRAM)である。
【００２１】
第1の参照経路210は、ソース抵抗デバイス253を含む。ソース抵抗デバイス253は、pチャネル金属酸化物半導体(PMOS)電界効果トランジスタ負荷などの負荷デバイス212に結合される。PMOS負荷212は、参照ノード(out_ref)260に結合され、参照ノード260は、次に、クランプトランジスタ214に結合される。抵抗ベースメモリ素子の論理「0」状態に対応する抵抗R0  216は、クランプトランジスタ214に結合される。抵抗ベースメモリ素子は、例証的で非制限的な例として磁気トンネル接合(MTJ)デバイスまたはPRAMメモリセルなどの、論理「1」値に対応する第1の抵抗および論理「0」値に対応する第2の抵抗を有するデバイスである。アクセストランジスタ218は、抵抗R0  216に結合される。
【００２２】
第2の参照経路220は、ソース抵抗デバイス263を含む。ソース抵抗デバイス263はPMOS負荷などの負荷デバイス222に結合される。PMOS負荷222は、参照ノード(out_ref)260に結合され、参照ノード260は、次に、クランプトランジスタ224に結合される。抵抗ベースメモリ素子の論理「1」状態に対応する抵抗R1  226は、クランプトランジスタ224に結合される。アクセストランジスタ228は、抵抗R1  226に結合される。
【００２３】
代表的な論理ビット0データ経路230は、ソース抵抗デバイス273を含む。ソース抵抗デバイス273は、PMOS負荷などの負荷デバイス232に結合される。PMOS負荷232は、参照ノード(out_data0)262に結合され、参照ノード262は、次に、クランプトランジスタ234に結合される。論理「0」状態を有する抵抗ベースメモリ素子は、抵抗R0  236として示され、抵抗R0  236は、クランプトランジスタ234に結合される。アクセストランジスタ238は、抵抗R0  236に結合される。
【００２４】
代表的な論理ビット1データ経路240は、ソース抵抗デバイス283を含む。ソース抵抗デバイス283は、PMOS負荷242などの負荷デバイス242に結合される。PMOS負荷242は、参照ノード(out_data1)264に結合され、参照ノード264は、次に、クランプトランジスタ244に結合される。論理「1」状態を有する抵抗ベースメモリ素子は、抵抗R1  246として示され、抵抗R1  246は、クランプトランジスタ244に結合される。アクセストランジスタ248は、抵抗R1  246に結合される。
【００２５】
一般に、経路210、220、230、240のそれぞれの対応するコンポーネントは、同様の構成を有してもよく、また、実質的に同様の方法で動作してもよい。クランプトランジスタ214、224、234、および244はそれぞれ、信号Vclamp254に基づいて各経路210、220、230、および240を通る電流および電圧を制限するように機能する。Vclamp254は、クランプトランジスタ214、224、234、および244がクランプ用トランジスタとして機能することを可能にする共通ゲート電圧を示す。アクセストランジスタ218、228、238、および248はそれぞれ、アクセストランジスタ218、228、238、および248に対する共通ゲート電圧を示す共通信号VWLに基づいて各経路210、220、230、および240を通る電流の流れを選択的に可能にする。PMOS負荷デバイス212、222、232、および242はそれぞれ、out_refノード260に結合されたゲート端子を有し、それにより、ゲート電圧はout_refノード260の電圧Vrefに等しい。例示的な実施形態では、ソース抵抗デバイス253、263、273、および283はそれぞれ、グラウンドゲートPMOS電界効果トランジスタ負荷であってよい。
【００２６】
特定の実施形態では、センス増幅器マージンなどの信号マージンΔVは、out_data1ノード264の電圧V1とout_refノード260の電圧Vrefとの差(ΔV1)またはout_refノード260の電圧Vrefとout_data0ノード262の電圧V0との差(ΔV0)のいずれか小さい方に対応する。ΔV0とΔV1を均衡させることによって、信号マージンΔVが改善される可能性がある。信号マージンΔVを改善することによって、メモリデバイス歩留まりが改善される可能性がある。技術スケーリングに伴い増加する傾向があるプロセス変動に対処するために、ΔV0とΔV1を均衡させるときに、統計解析が適用されてもよい。上述したように、統計解析は、測定変数ΔV0およびΔV1のミーン(すなわち平均)値およびシグマ(すなわち標準偏差)値を報告してもよい。
【００２７】
ソース抵抗コンポーネント211は、プロセス変動に関してバイアス安定性を増加させるために負荷トランジスタコンポーネント209と電源Vddとの間に結合される。例証的な例として、負荷トランジスタコンポーネント209を通る電流がプロセス変動により増加する場合、ソース抵抗コンポーネント211の両端の電圧降下が増加し、負荷トランジスタコンポーネント209のソース-ゲート電圧VSGの減少がもたらされる。この減少したVSGは、負荷トランジスタコンポーネント209を通る電流増加を制限する。さらに、1/(負荷トランジスタコンポーネントの負荷線の傾斜)として定義されてもよい、負荷トランジスタコンポーネント209の有効出力抵抗が増加する。ソース抵抗を付加することによって、電流変動が実質的に減少し、有効抵抗が増加し、図8〜11を参照してより完全に述べ示されるように、改善された信号マージンがもたらされる。
【００２８】
図3を参照して、ソース縮退を有するトランジスタ負荷307を含む抵抗ベースメモリの特定の例証的な実施形態が示され、全体が300で表示される。トランジスタ負荷307は、負荷トランジスタコンポーネント309およびソース縮退コンポーネント311を含む。トランジスタ負荷307はさらに、参照セルの第2のトランジスタ負荷315に結合したデータセルの第1のトランジスタ負荷313を含む。第1のトランジスタ負荷313は、373、383などの少なくとも1つのソース縮退トランジスタおよび332、342などの少なくとも1つの負荷トランジスタを含んでもよい。データセルは、336、346で示されうるように、磁気トンネル接合(MTJ)構造を有してもよい。第2のトランジスタ負荷315は、353、363などの少なくとも1つのソース縮退トランジスタおよび312、322などの少なくとも1つの負荷トランジスタを含んでもよい。参照セルは、316、326で示されうるように、磁気トンネル接合(MTJ)構造を有してもよい。一般に、第1のトランジスタ負荷313および第2のトランジスタ負荷315は、メモリ300の設計者が、メモリデバイス歩留まりを同様に改善しながら、設計制約が与えられた場合に信号マージンΔVが物理的に理論的な最大値に近づくことを可能にしながら設計制約を満たすように回路パラメータを調整することを可能にするように調整されてもよい。
【００２９】
メモリ300は、第1の参照経路310および第2の参照経路320を有する参照回路302を含む。メモリ300はまた、代表的な論理ビット0データ経路330および代表的な論理ビット1データ経路340を含む。代表的な論理ビット0データ経路330は、第1の論理状態を検出するようになっている第1のビット線を含み、代表的な論理ビット1データ経路340は、第2の論理状態を検出するようになっている第2のビット線を含む。第1のトランジスタ負荷313は、第1のビット線および第2のビット線に結合する。第2のトランジスタ負荷315は、第1のトランジスタ負荷313に結合される。参照経路310および320ならびにデータ経路330および340は、第2のセンス増幅器(図示せず)における比較のための出力信号を生成するために、メモリセル部分306に負荷要素を提供するセンス増幅器部分304を有するものとして一般に表示される。特定の実施形態では、メモリ300は、磁気抵抗ランダムアクセスメモリ(MRAM)、位相変化ランダムアクセスメモリ(PRAM)、またはスピントルク伝達MRAM(STT-MRAM)である。
【００３０】
第1の参照経路310は、pチャネル金属酸化物半導体(PMOS)電界効果トランジスタ負荷などのソース縮退デバイス353を含む。ソース縮退デバイス353は、プロセス変動に関してバイアス安定性を増加させるためにPMOS負荷312などの負荷デバイスおよび電源Vddに結合される。例証的な例として、PMOS負荷312を通る電流がプロセス変動により増加する場合、ソース縮退デバイス353の両端の電圧降下が増加し、PMOS負荷312のソース-ゲート電圧VSGの減少がもたらされる。この減少したVSGは、PMOS負荷312を通る電流増加を制限する。さらに、PMOS負荷312の有効出力抵抗が増加し、図8〜11を参照してより完全に述べ示されるように、改善された信号マージンがもたらされる。PMOS負荷312は、参照ノード(out_ref)360に結合され、参照ノード360は、次に、クランプトランジスタ314に結合される。抵抗ベースメモリ素子の論理「0」状態に対応する抵抗R0  316は、クランプトランジスタ314に結合される。抵抗ベースメモリ素子は、例証的で非制限的な例として磁気トンネル接合(MTJ)デバイスまたはPRAMメモリセルなどの、論理「1」値に対応する第1の抵抗および論理「0」値に対応する第2の抵抗を有するデバイスである。アクセストランジスタ318は、抵抗R0  316に結合される。
【００３１】
第2の参照経路320は、PMOS負荷などのソース縮退デバイス363を含む。ソース縮退デバイス363はPMOS負荷322などの負荷デバイスに結合される。PMOS負荷322は、参照ノード(out_ref)360に結合され、参照ノード360は、次に、クランプトランジスタ324に結合される。抵抗ベースメモリ素子の論理「1」状態に対応する抵抗R1  326は、クランプトランジスタ324に結合される。アクセストランジスタ328は、抵抗R1 326に結合される。
【００３２】
代表的な論理ビット0データ経路330は、PMOS負荷373などのソース縮退デバイスを含む。ソース縮退デバイス373は、PMOS負荷332などの負荷デバイスに結合される。PMOS負荷332は、参照ノード(out_data0)362に結合され、参照ノード362は、次に、クランプトランジスタ334に結合される。論理「0」状態を有する抵抗ベースメモリ素子は、抵抗R0  336として示され、抵抗R0  336は、クランプトランジスタ334に結合される。アクセストランジスタ338は、抵抗R0  336に結合される。
【００３３】
代表的な論理ビット1データ経路340は、PMOS負荷383などのソース縮退デバイスを含む。ソース縮退デバイス383は、PMOS負荷342などの負荷デバイスに結合される。PMOS負荷342は、参照ノード(out_data1)364に結合され、参照ノード364は、次に、クランプトランジスタ344に結合される。論理「1」状態を有する抵抗ベースメモリ素子は、抵抗R1  346として示され、抵抗R1  346は、クランプトランジスタ344に結合される。アクセストランジスタ348は、抵抗R1  346に結合される。
【００３４】
一般に、経路310、320、330、340のそれぞれの対応するコンポーネントは、同様の構成を有してもよく、また、実質的に同様の方法で動作してもよい。クランプトランジスタ314、324、334、および344はそれぞれ、信号Vclamp354に基づいて各経路310、320、330、および340を通る電流および電圧を制限するように機能する。Vclamp354は、クランプトランジスタ314、324、334、および344がクランプ用トランジスタとして機能することを可能にする共通ゲート電圧を示す。アクセストランジスタ318、328、338、および348はそれぞれ、アクセストランジスタ318、328、338、および348に対する共通ゲート電圧を示す共通信号VWLに基づいて各経路310、320、330、および340を通る電流の流れを選択的に可能にする。PMOS負荷デバイス312、322、332、および342はそれぞれ、out_refノード360に結合されたゲート端子を有し、それにより、ゲート電圧はout_refノード360の電圧Vrefに等しい。ソース縮退デバイス353、363、373、および383はそれぞれ、ソース縮退デバイス353、363、373、および383に対する共通ゲート電圧を示す信号Vdegenに基づいて各経路310、320、330、および340を通る電流および電圧を制限するように機能する。読出し動作中、Vdegenは、低く、PMOS負荷デバイス312、322、332、および342に負のフィードバックを提供する。非読出し動作中、Vdegenは、高く、漏洩電流を低減するために、ソース縮退デバイス353、363、373、および383を選択的に遮断する。
【００３５】
特定の実施形態では、センス増幅器マージンなどの信号マージンΔVは、out_data1ノード364の電圧とout_refノード360の電圧との差(ΔV1)またはout_refノード360の電圧とout_data0ノード362の電圧との差(ΔV0)のいずれか小さい方に対応する。上述したように、技術スケーリングに伴い増加する傾向があるプロセス変動に対処するために、ΔV0とΔV1を均衡させるときに、統計解析が適用されてもよい。統計解析は、測定変数ΔV0およびΔV1のミーン(すなわち平均)値およびシグマ(すなわち標準偏差)値を報告してもよい。1つまたは複数の設計制約に基づいて、PMOS負荷332および342の幅を変更すること、または、ソース縮退デバイス373および383の幅を変更することは、メモリ300の設計者が、設計制約が与えられた場合に信号マージンΔVが増加し、物理的に理論的な最大値に近づくことを可能にしながら設計制約を満たすように回路パラメータを調整することを可能にする可能性がある。さらに、ソース縮退デバイス353、363、373、および383を付加することによって、電流変動が実質的に減少し、有効抵抗が増加し、図8〜11を参照してより完全に述べ示されるように、改善された信号マージンがもたらされうる。
【００３６】
図4を参照して、図1に示す参照回路の負荷線特性に関連する動作パラメータ値の特定の例証的な実施形態が示され、全体が400で表示される。第1の曲線402は、「論理「0」底部側回路」と呼ばれる、それぞれ、PMOS負荷132または112がなく、アクセストランジスタ138または118、メモリ素子136または116、およびクランプトランジスタ134または114を含む、図1の論理ビット0経路130を通る第1の電流I0または第1の参照経路110を通るIref0を示す。第2の曲線404は、「論理「1」底部側回路」と呼ばれる、PMOS負荷142または122がなく、アクセストランジスタ148または128、メモリ素子146または126、およびクランプトランジスタ144または124を含む、論理ビット1経路140を通る第2の電流I1または第2の参照経路120を通るIref1を示す。
【００３７】
第3の曲線406は、それぞれ、out_data0ノード162またはout_data1ノード164の電圧の関数としての、「上部側データ回路」と呼ばれるPMOS負荷132または142を通る電流を示す。第4の曲線408は、out_refノード160の電圧の関数として図1の参照回路102のPMOS負荷112および122を通る電流Irefを示す。
【００３８】
第1の曲線402と第3の曲線406の第1の交差部410は、out_data0ノード162の電圧(Vout_data0)および図1のビット0経路130の動作点に対応する電流(I0)を示す。第2の曲線404と第3の曲線406の第2の交差部420は、out_data1ノード164の電圧(Vout_data1)および図1のビット1経路140の動作点に対応する電流(I1)を示す。第3の曲線406と第4の曲線408の第3の交差部430は、out_refノード160の電圧(Vout_ref)および参照回路102の動作点の電流(Iref)を示す。
【００３９】
out_refノード160の電圧(Vout_ref)とout_data0ノード162の電圧(Vout_data0)との電圧差ΔV0は、抵抗ベースメモリ素子に格納された論理「0」値を検出するときの、ノイズまたはプロセス変動に対するメモリ100の耐性を示す。out_data1ノード164の電圧(Vout_data1)とout_refノード160の電圧(Vout_ref)との電圧差ΔV1は、抵抗ベースメモリ素子に格納された論理「1」値を検出するときの、ノイズまたはプロセス変動に対するメモリ100の耐性を示す。メモリ100の信号マージンは、ΔV0およびΔV1の小さい方としてΔV0に等しい。同様に、電流差ΔI0およびΔI1はIrefとI0との差およびI1とIrefとの差にそれぞれ対応する。
【００４０】
図5を参照して、負荷トランジスタの幅が減少した図1の抵抗ベースメモリ100の負荷線特性の特定の例証的な実施形態が示され、全体が500で表示される。第1の曲線502および第2の曲線504は、論理「0」底部側回路および論理「1」底部側回路についての電流-電圧(I-V)特性をそれぞれ示す。負荷線540および542は、トランジスタ負荷PMOSトランジスタ112、122、132、および142の第1の幅を有する上部側データ回路および上部側参照回路のI-V特性にそれぞれ対応する。負荷線540および522は、経路130、140用の上部側データ回路のI-V特性および参照経路110、120用の上部側参照回路のI-V特性にそれぞれ対応する。ここで、トランジスタ負荷PMOSトランジスタ132および142は、第1の幅より小さい第2の幅を有し、一方、PMOSトランジスタ112および122の幅は第1の幅のままである。
【００４１】
PMOSトランジスタ132および142のより小さなトランジスタ幅は、Vout_refを変更することなく、電圧V0およびV1を減少させる。たとえば、負荷線540と542の交差部550は、図1のout_refノード160の電圧を示す。トランジスタ負荷PMOSトランジスタ112、122、132、および142の第1の幅において、負荷線540と第1の曲線502の交差部552は、論理ビット「0」出力電圧を示し、負荷線540と第2の曲線504の交差部554は、論理ビット「1」出力電圧を示す。トランジスタ負荷トランジスタ132および142の第2の幅において(PMOSトランジスタ112および122の幅は第1の幅のままである)、負荷線522と第1の曲線502の交差部553は、論理ビット「0」出力電圧を示し、負荷線522と第2の曲線504の交差部555は、論理ビット「1」出力電圧を示す。第2の幅における電圧V0(交差部553)は、第1の幅における電圧(交差部552)より小さく、ΔV0(Vref-V0)が増加し、信号マージンΔVが増加する。第2の幅における電圧V1(交差部555)が第1の幅における電圧(交差部554)より小さく、V1(V1-Vref)が減少しても、ΔV0とΔV1の小さい方としての信号マージンΔVは、第1の幅に関するΔV1よりずっと小さいΔV0が増加するため改善される。トランジスタ負荷PMOSトランジスタ132および142の幅を減少させることによって、V0およびV1は、Vout_refに対する変更なしで減少する。図4に示す例証的な実施形態を参照して先に論じたように、メモリ100の信号マージンは、ΔV0およびΔV1の小さい方としてΔV0に等しい。Vout_refに対する変更なしでV0およびV1の値を減少させることによって、ΔV0およびΔV1は、実質的に均衡可能であり、信号マージンは、図6に示すように改善される。
【００４２】
図6を参照して、図1の抵抗ベースメモリ100の電圧特性の図が示される。図6に示す例証的な実施形態では、回路パラメータの一部についての代表的なシミュレーション値は、VDD=1.1V、RMTJ_0=2.5K、およびMR=250%である。負荷均衡の前の負荷トランジスタ112、122、132、および142の幅は、0.6μmである。負荷均衡の後の負荷トランジスタ112、122、132、および142の幅は、次の通りである。参照セル負荷トランジスタ112および122の幅は0.6μmであり、データセル負荷トランジスタ132および142の幅は0.58μmである。図6(a)は、MRAMデバイスの母集団のヒストグラムであり、ΔV0およびΔV1が均衡する前の、ΔV0を示す曲線602およびΔV1を示す曲線604を含む。ここで、ΔV0はΔV1より小さい。図6(b)は、所望の歩留まりを達成するために設計者にとって関心のある可能性がある電圧範囲内のV0およびV1の挙動を示す図6(a)の部分の拡大図である。たとえば、図6(a)の曲線602についての統計値(ミーン-3*シグマ)は、0.073mVであってよく、図6(b)においてより明確に示される挙動を有する可能性がある。図6(b)では、ΔV0およびΔV1が均衡する前において、曲線606はΔV0の第1の値を示し、曲線608はΔV1の第2の値を示し、ΔV0の値は、ΔV1の値より小さい。図6(c)は、MRAMデバイスの母集団のヒストグラムであり、ΔV0およびΔV1を均衡させた後の、ΔV0を示す曲線610およびΔV1を示す曲線612を含む。図6(d)は、上述した設計者にとって関心のある可能性がある電圧範囲内のV0およびV1の挙動を示す図6(c)の部分の拡大図であり、ΔV0およびΔV1を均衡させた後の、ΔV0の第3の値を示す曲線614およびΔV1の第4の値を示す曲線616を含む。ここで、曲線614および616によって示すように、ΔV0の第3の値は、ΔV1の第4の値に実質的に等しい。たとえば、曲線614についての統計値(ミーン-3*シグマ)は0.094mVであってよく、曲線616についての統計値(ミーン-3*シグマ)は0.095mVであってよい。
【００４３】
図7を参照して、図2の抵抗ベースメモリ200のデータセルに関連する回路の負荷線部分の電流-電圧特性の図が示され、全体が700で表示される。曲線702は、ソース抵抗なしのトランジスタ負荷の電流変動を示す。曲線704は、ソース抵抗ありのトランジスタ負荷の電流変動を示す。曲線702と曲線704を比較して、ソース抵抗の付加によって、電流変動が実質的に減少し、有効抵抗が増加する。
【００４４】
図8および9は、ソース縮退がない場合とある場合のMRAMデバイスの母集団の負荷線特性をそれぞれ示す。図10および11は、第1のトランジスタ負荷のソース縮退トランジスタコンポーネントの幅が調整され、第1のトランジスタ負荷の負荷トランジスタコンポーネントの幅が調整された、ソース縮退を有するMRAMデバイスの母集団の負荷線特性をそれぞれ示す。
【００４５】
図8を参照して、ソース縮退がない場合の図1の抵抗ベースメモリ100の負荷線特性の図が示され、全体が800で表示される。第1の曲線802および第2の曲線804は、論理「0」底部側回路および論理「1」底部側回路の電流-電圧(I-V)特性をそれぞれ示す。負荷線840は、上部側データ回路のI-V特性に対応する。負荷線842は、参照経路110、120のI-V特性に対応する。領域860は、一般に図1に示すトランジスタ負荷107の負荷線840の変動を示す。図8に示す例証的な実施形態では、負荷トランジスタ112、122、132、および142の幅は、0.6μmであり、VDD=1.1V、RMTJ_0=2.5K、およびMR=250%である。ソース縮退がない場合、ΔV0およびΔV1のシミュレートされた値は、次の通りである。すなわち、ΔV0のミーン=0.193mV、ΔV0の標準偏差(シグマ)=0.045mV、ΔV0の(ミーン-3*シグマ)=0.057mV、ΔV1のミーン=0.342mV、ΔV1の標準偏差(シグマ)=0.085mV、ΔV1の(ミーン-3*シグマ)=0.087mVである。信号マージンΔVは、0.057mV(すなわち、ΔV0の(ミーン-3*シグマ)とΔV1の(ミーン-3*シグマ)の小さい方)である。
【００４６】
図8と対照的に、図9は、全体が900で表示される、ソース縮退を有する図3の抵抗ベースメモリ300の負荷線特性を示す。第1の曲線902および第2の曲線904は、論理「0」底部側回路および論理「1」底部側回路についての電流-電圧(I-V)特性をそれぞれ示す。負荷線940は、上部側データ回路のI-V特性に対応する。負荷線942は、参照経路310、320のI-V特性に対応する。領域960は、一般に図3に示すトランジスタ負荷313の負荷線940の変動を示す。図9に示す例証的な実施形態では、負荷トランジスタ312、322、332、および342の幅は、2.0μmであり、縮退トランジスタ353、363、373、および383の幅は0.3μmであり、VDD=1.1V、RMTJ_0=2.5K、およびMR=250%である。ソース縮退がある場合、ΔV0およびΔV1のシミュレートされた値は、次の通りである。すなわち、ΔV0のミーン=0.189mV、ΔV0の標準偏差(シグマ)=0.019mV、ΔV0の(ミーン-3*シグマ)=0.133mV、ΔV1のミーン=0.493mV、ΔV1の標準偏差(シグマ)=0.053mV、ΔV1の(ミーン-3*シグマ)=0.333mVである。信号マージンΔVは、0.133mV(すなわち、ΔV0の(ミーン-3*シグマ)とΔV1の(ミーン-3*シグマ)の小さい方)である。図8に示す例証的な実施形態に関連する信号マージンΔV(0.057mV)を図9に示す例証的な実施形態に関連する信号マージンΔV(0.133mV)と比較して、信号マージンは、ソース縮退がある場合に改善される。
【００４７】
図10を参照して、第1のトランジスタ負荷のソース縮退トランジスタコンポーネントの幅が調整されるソース縮退を有する図3の抵抗ベースメモリ300の負荷線特性の図が示され、全体が1000で表示される。第1の曲線1002および第2の曲線1004は、論理「0」底部側回路および論理「1」底部側回路についての電流-電圧(I-V)特性をそれぞれ示す。負荷線1040は、上部側データ回路のI-V特性に対応する。負荷線1042は、参照経路310、320のI-V特性に対応する。領域1060は、一般に図3に示すトランジスタ負荷307の負荷線1040の変動を示す。図10に示す例証的な実施形態では、データセル内の縮退トランジスタの幅を調整することによる負荷均衡が示され、負荷トランジスタ312、322、332、および342の幅は、2.0μmであり、参照セル内の縮退トランジスタ353および363の幅は0.3μmであり、データセル内の縮退トランジスタ373および383の幅は0.241μmであり、VDD=1.1V、RMTJ_0=2.5K、およびMR=250%である。縮退トランジスタ373および383の幅を調整することによって均衡させて、ΔV0およびΔV1のシミュレートされた値は、次の通りである。すなわち、ΔV0のミーン=0.217mV、ΔV0の標準偏差(シグマ)=0.014mV、ΔV0の(ミーン-3*シグマ)=0.174mV、ΔV1のミーン=0.388mV、ΔV1の標準偏差(シグマ)=0.071mV、ΔV1の(ミーン-3*シグマ)=0.175mVである。信号マージンΔVは、0.174mV(すなわち、ΔV0の(ミーン-3*シグマ)とΔV1の(ミーン-3*シグマ)の小さい方)である。
【００４８】
図9に示す例証的な実施形態を図10に示す例証的な実施形態と比較して、縮退トランジスタ373および383の幅が図10に示す実施形態において調整(減少)され、ΔV0のミーンを(図9の0.189mVから図10の0.217mVに)増加させ、ΔV1のミーンを(図9の0.493mVから図10の0.388mVに)減少させることを除いて、全ての回路パラメータが一定のままであった。信号マージンΔVは、133mV(図9)から174mV(図10)に改善した。縮退トランジスタ幅を調整することによってΔV0およびΔV1を均衡させることは、検知マージンを133mVから174mVに高める。
【００４９】
図11を参照して、第1のトランジスタ負荷の負荷トランジスタコンポーネントの幅が調整されるソース縮退を有する図3の抵抗ベースメモリ300の負荷線特性の図が示され、全体が1100で表示される。第1の曲線1102および第2の曲線1104は、論理「0」底部側回路および論理「1」底部側回路についての電流-電圧(I-V)特性をそれぞれ示す。負荷線1140は、上部側データ回路のI-V特性に対応する。負荷線1142は、参照経路310、320のI-V特性に対応する。領域1160は、一般に図3に示すトランジスタ負荷313の負荷線1140の変動を示す。図11に示す例証的な実施形態では、データセル内の負荷トランジスタの幅を調整することによる負荷均衡が示され、参照セル内の負荷トランジスタ312および322の幅は2.0μmであり、データセル内の負荷トランジスタ332および342の幅は1.42μmであり、縮退トランジスタ353、363、373、および383の幅は、0.3μmであり、VDD=1.1V、RMTJ_0=2.5K、およびMR=250%である。負荷トランジスタ332および342の幅を調整することによって均衡させて、ΔV0およびΔV1のシミュレートされた値は、次の通りである。すなわち、ΔV0のミーン=0.212mV、ΔV0の標準偏差(シグマ)=0.016mV、ΔV0の(ミーン-3*シグマ)=0.165mV、ΔV1のミーン=0.379mV、ΔV1の標準偏差(シグマ)=0.072mV、ΔV1の(ミーン-3*シグマ)=0.164mVである。信号マージンΔVは、0.164mV(すなわち、ΔV0の(ミーン-3*シグマ)とΔV1の(ミーン-3*シグマ)の小さい方)である。
【００５０】
図9に示す例証的な実施形態を図11に示す例証的な実施形態と比較して、負荷トランジスタ332および342の幅が図11に示す実施形態において調整(減少)され、ΔV0のミーンを(図9の0.189mVから図11の0.212mVに)増加させ、ΔV1のミーンを(図9の0.493mVから図11の0.379mVに)減少させることを除いて、全ての回路パラメータが一定のままであった。信号マージンΔVは、133mV(図9)から164mV(図11)に改善した。負荷トランジスタコンポーネントのトランジスタ幅を調整することによってΔV0およびΔV1を均衡させることは、検知マージンを133mVから164mVに高める。
【００５１】
図12を参照して、抵抗ベースメモリ回路内でセンス増幅器を構成する方法の特定の実施形態のフロー図が示され、全体が1200で表示される。例証的な例として、抵抗ベースメモリ回路は、磁気抵抗ランダムアクセスメモリ(MRAM)、位相変化ランダムアクセスメモリ(PRAM)、スピントルク伝達MRAM(STT-MRAM)、または他の抵抗ベースメモリデバイスを含んでもよい。
【００５２】
1202にて、磁気トンネル接合構造を有するデータセルの第1の読出しマージンΔV0が測定される。1204に移動して、磁気トンネル接合構造を有するデータセルの第2の読出しマージンΔV1が測定される。引き続き1206に移動して、第1の読出しマージンΔV0および第2の読出しマージンΔV1は、磁気トンネル接合構造を有するデータセルに結合するトランジスタ負荷の特性を調整することによって均衡される。特定の実施形態では、特性は、センス増幅器マージンを増加させるために、負荷トランジスタの幅を調整することを含んでもよい。たとえば、第1のトランジスタ負荷の負荷トランジスタコンポーネントの幅が調整されてもよく、または、データセル内の縮退トランジスタの幅が調整されてもよい。データセルの第1の読出しマージンΔV0およびデータセルの第2の読出しマージンΔV1は、抵抗ベースメモリ素子に格納された論理値を検出するときの、ノイズまたはプロセス変動に対する抵抗ベースメモリの耐性を示す。センス増幅器マージンを改善することによって、メモリデバイス歩留まりが改善される可能性がある。
【００５３】
図13を参照して、本明細書で述べるように、均衡した信号マージンを有する抵抗ベースメモリ回路を含む、無線電話などの電子デバイスの特定の例証的な実施形態のブロック図が示され、全体が1300で表示される。デバイス1300は、メモリ1332に結合し、同様に均衡した信号マージンを有する抵抗ベースメモリ回路1364に結合したデジタル信号プロセッサ(DSP)1310などのプロセッサを含む。例証的な例では、均衡した信号マージンを有する抵抗ベースメモリ回路1364は、図1に示すメモリ、図2に示すメモリ、図3に示すメモリ、図12の方法を使用して確定された調整可能なトランジスタ負荷を有し、またはその任意の組合せを含む。センス増幅器マージンを改善することによって、メモリデバイス歩留まりが改善される可能性がある。特定の実施形態では、均衡した信号マージンを有する抵抗ベースメモリ回路1364は、スピントルク伝達磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリデバイスを含む。
【００５４】
図13はまた、デジタル信号プロセッサ1310およびディスプレイ1328に結合するディスプレイコントローラ1326を示す。コーダ/デコーダ(CODEC)1334はまた、デジタル信号プロセッサ1310に結合されてよい。スピーカ1336およびマイクロフォン1338は、CODEC1334に結合されうる。
【００５５】
図13はまた、無線コントローラ1340が、デジタル信号プロセッサ1310および無線アンテナ1342に結合しうることを示す。特定の実施形態では、DSP1310、ディスプレイコントローラ1326、メモリ1332、CODEC1334、無線コントローラ1340、および負荷均衡を有する抵抗ベースメモリ回路1364は、システムインパッケージまたはシステムオンチップ1322上に含まれる。特定の実施形態では、入力デバイス1330および電源1344は、オンチップシステム1322に結合される。さらに、特定の実施形態では、図13に示すように、ディスプレイ1328、入力デバイス1330、スピーカ1336、マイクロフォン1338、無線アンテナ1342、および電源1344は、オンチップシステム1322の外部である。しかし、それぞれは、インタフェースまたはコントローラなどのオンチップシステム1322のコンポーネントに結合されうる。
【００５６】
本明細書で開示する実施形態に関連して述べる種々の例証的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてもよいことを当業者はさらに理解するであろう。ハードウェアおよびソフトウェアのこの交換可能性を明確に示すために、種々の例証的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、それらの機能によって全体が上述された。こうした機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途および全体システムの課される設計制約に依存する。当業者は、それぞれの特定の用途のためにいろいろな方法で、述べた機能を実装してもよいが、こうした実施態様の決定は、本開示の範囲からの逸脱をもたらすものとして解釈されるべきでない。
【００５７】
本明細書に開示される実施形態に関連して述べる方法またはアルゴリズムのステップは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュールで、または、2つの組合せで具現化されてもよい。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読出し専用メモリ(ROM)、プログラム可能な読出し専用メモリ(PROM)、消去可能でプログラム可能な読出し専用メモリ(EPROM)、電気的に消去可能でプログラム可能な読出し専用メモリ(EEPROM)、磁気抵抗ランダムアクセスメモリ(MRAM)、位相変化ランダムアクセスメモリ(PRAM)、またはスピントルク伝達MRAM(STT-MRAM)、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読出し専用メモリ(CD-ROM)、あるいは、当技術分野で知られている任意の他の形態の記憶媒体内に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替法では、記憶媒体はプロセッサに一体であってよい。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)内に存在してもよい。ASICは、コンピューティングデバイスまたはユーザ端末内に存在してもよい。代替法では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内でディスクリートコンポーネントとして存在してもよい。
【００５８】
開示された実施形態の先の説明は、当業者が開示された実施形態を作るかまたは使用することを可能にするために提供される。これらの実施形態に対する種々の変更は、当業者に容易に明らかになり、本明細書で規定される原理は、開示の範囲から逸脱することなく他の実施形態に適用されてもよい。したがって、本開示は、本明細書に示す実施形態に限定されることを意図されるのではなく、添付特許請求の範囲によって規定される原理および新規な特徴と矛盾しない可能な限り最も広い範囲が与えられる。
【符号の説明】
【００５９】
100  抵抗ベースメモリ
102、202、302  参照回路
104、204、304  センス増幅器部分
106、206、306  メモリセル部分
107  トランジスタ負荷
110、210、310  第1の参照経路
112、122、132、142、212、222、232、242、312、322、332、342  PMOS負荷
114、124、134、144、214、224、234、244、314、324、334、344  クランプトランジスタ
116、136、216、236、316、336  抵抗R0
118、128、138、148、218、228、238、248、318、328、338、348  アクセストランジスタ
120、220、320  第2の参照経路
126、146、226、246、326、346  抵抗R1
130、230、330  論理ビット0データ経路
140、240、340  論理ビット1データ経路
160、260、360  out_refノード
162、262、362  out_data0ノード
164、264、364  out_data1ノード
200、300  ソース縮退を有するトランジスタ負荷を含む抵抗ベースメモリ
207、307  ソース縮退を有するトランジスタ負荷
209、309  負荷トランジスタコンポーネント
211  ソース抵抗コンポーネント
253、263、273、283  ソース抵抗デバイス
311  ソース縮退コンポーネント
313  データセルの第1のトランジスタ負荷
315  参照セルの第2のトランジスタ負荷
353、363、373、383  ソース縮退トランジスタ
312、322、332、342  負荷トランジスタ
316、326、336、346  MTJ構造
1310  DSP
1322  オンチップシステム
1326  ディスプレイコントローラ
1328  ディスプレイ
1330  入力デバイス
1332  メモリ
1334  CODEC
1336  スピーカ
1338  マイクロフォン
1340  無線コントローラ
1342  無線アンテナ
1344  電源
1364  均衡した信号マージンを有する抵抗ベースメモリ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（ａ）】
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【図６（ｂ）．６（ｄ）】
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【図６（ｃ）】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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