(57)【特許請求の範囲】
【請求項１】
第１の島状半導体層と、
前記第１の島状半導体層の一部に形成されたシリサイドと、
前記シリサイドの一部を覆って設けられた第１の絶縁膜と、
前記第１の絶縁膜の開口を介して、前記シリサイドと電気的に接続する導電層と、
前記第１の絶縁膜及び前記導電層上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の島状半導体層と、を有し、
前記第２の島状半導体層の一部は前記開口と重畳し、
前記第１の島状半導体層は、ソース領域およびドレイン領域を有し、
前記ソース領域または前記ドレイン領域は、一導電性を付与する不純物が添加された領域を有し、
前記一導電性を付与する不純物が添加された領域は、前記第１の絶縁膜と重畳しないことを特徴とする半導体装置。
【請求項２】
第１の島状半導体層と、
前記第１の島状半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極の側壁に設けられたサイドウォールと、
前記第１の島状半導体層の一部に形成されたシリサイドと、
前記シリサイドの一部を覆って設けられた第１の絶縁膜と、
前記第１の絶縁膜の開口を介して、前記シリサイドと電気的に接続する導電層と、
前記第１の絶縁膜及び前記導電層上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の島状半導体層と、を有し、
前記第２の島状半導体層の一部は前記開口と重畳し、
前記第１の島状半導体層は、ソース領域およびドレイン領域を有し、
前記ソース領域または前記ドレイン領域は、一導電性を付与する不純物が添加された領域を有し、
前記一導電性を付与する不純物が添加された領域は、前記第１の絶縁膜と重畳せず、
前記サイドウォールと重畳する前記第１の島状半導体層中にＬＤＤ領域が設けられていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１の島状半導体層は単結晶半導体からなることを特徴とする半導体装置。
【請求項４】
絶縁表面上に、第１の島状半導体層を形成し、
前記第１の島状半導体層の一部にシリサイドを形成し、
前記第１の島状半導体層及び前記シリサイド上に絶縁膜を形成し、
前記絶縁膜上に第２の島状半導体層を形成し、
前記シリサイドの一部の領域及び前記第１の島状半導体層の一部の領域上の前記絶縁膜を除去し、
前記第１の島状半導体層の一部と、前記第２の島状半導体層の一部とに一導電性を付与する不純物を添加することを特徴とする半導体装置の作製方法。
【請求項５】
絶縁表面上に第１の島状半導体層を形成し、
前記第１の島状半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極の側壁にサイドウォールを形成し、
前記第１の島状半導体層の一部にシリサイドを形成し、
前記ゲート電極上に第１の絶縁膜を形成し、
前記第１の絶縁膜に開口を形成し、
前記第１の絶縁膜及び前記開口内に導電層を形成し、
前記第１の絶縁膜及び前記導電層上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第２の島状半導体膜を形成し、
前記シリサイドの一部の領域及び前記第１の島状半導体層の一部の領域上の、前記第１の絶縁膜及び前記第２の絶縁膜を除去し、
前記第１の島状半導体層の一部と、前記第２の島状半導体層の一部とに一導電性を付与する不純物を添加することを特徴とする半導体装置の作製方法。
【請求項６】
請求項４又は５において、
前記第１の島状半導体層は単結晶半導体からなることを特徴とする半導体装置の作製方法。
【請求項７】
請求項４乃至６のいずれか一項において、
前記第１の島状半導体層は、水素イオン注入剥離法によりシリコンウエハから剥離され、ガラス基板に張り合わされていることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層を複数有する半導体装置、およびその作製方法に関する。
【背景技術】
【０００２】
半導体装置の技術分野では、より微細化及び高集積化を目指し、半導体装置の高性能化、低消費電力化が図られてきた。半導体集積回路の集積度を向上させるため、集積回路（半導体素子層）を多層構造とした多層集積回路が提案されている。
【０００３】
このような多層集積回路の作製例としては、基板上に設けられた第１の半導体素子層上に有機材料の層間絶縁物を形成し、層間絶縁物上に第２の半導体素子層を積層して形成する方法が報告されている（例えば、特許文献１参照）。
【０００４】
一方、単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハに代わり、絶縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体基板（ＳＯＩ基板）が開発されており、マイクロプロセッサなどを製造する際の基板として普及しつつある。これは、ＳＯＩ基板を使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである。
【０００５】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献２参照）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００乃至１３００℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
【０００６】
また、ガラスなどの絶縁基板にＳＯＩ層を形成しようとする試みもなされている。ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られている（特許文献３及び特許文献４参照）。この場合にも、単結晶シリコン片に水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を張り合わせ後に、微小気泡層を劈開面としてシリコン片を剥離することで、ガラス基板上に薄いシリコン層（ＳＯＩ層）を形成している。
【０００７】
ガラス基板などの絶縁基板上に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））の構造として、ガラス基板上に、下地絶縁膜、活性層、ゲート絶縁膜、ゲート電極、層間絶縁膜、配線を形成した構造が挙げられる。ＴＦＴの応答速度を上げる目的の一つとして、ＴＦＴ全体のデザインルールを縮小することが行われている。
【特許文献１】特開平５−３３５４８２号公報
【特許文献２】米国特許第６３７２６０９号
【特許文献３】特開平１１−１６３３６３号公報
【特許文献４】米国特許第７１１９３６５号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ガラス基板等、シリコンウエハに比べて耐熱性の優れない支持基板上に、上記集積回路を多層構造とした多層集積回路を形成する場合、半導体層の結晶性が良好であれば、高性能化、低消費電力化を図ることができる。そのためには支持基板上に、単結晶半導体を用いて水素イオン注入剥離法により薄い単結晶半導体層（ＳＯＩ層）を形成することが有効である。
【０００９】
また、集積回路を多層構造とするほど作製工程が多く複雑になるため、工程数を少なく簡略化することが望ましい。
【００１０】
本発明の課題の一は、より集積化された多層集積回路である半導体装置を提供することである。
【００１１】
本発明の課題の一は、多層集積回路である半導体装置を生産性良く作製することである。
【課題を解決するための手段】
【００１２】
本発明は、絶縁層を介して半導体素子を構成する半導体層が積層された構造を有し、一の半導体層が配線とコンタクトする領域が、絶縁層を介して設けられる他の半導体層と重畳するように配置された構成を有する半導体装置である。この構成において、当該コンタクトする領域は、該一の半導体層に設けられる一導電型不純物領域から延在するシリサイド層によって形成される。すなわち、複数の半導体素子が絶縁層を介して積層される半導体装置において、該半導体素子と配線とのコンタクト領域をシリサイドで形成すると共に上層半導体素子と重畳する位置に配置させ、該半導体素子を構成する一導電型不純物領域と配線とのコンタクト領域との間をシリサイドで連結する構成を有する半導体装置である。
【００１３】
シリサイドは、半導体層の表面側に形成されるので、半導体層に形成される一導電型不純物領域と電気的に接続させることが可能であり、該一導電型不純物領域と配線とのコンタクト領域との間の抵抗を低減するように作用する。
【００１４】
本発明の半導体装置の作製方法は、絶縁表面上に、一部にシリサイドを有する第１の島状半導体層を形成し、その上に第２の島状半導体層を形成し、前記第１の島状半導体層の一部の領域の上方に位置する層を除去し、前記第１の島状半導体層の一部と、前記第２の島状半導体層の一部とに、一導電性を付与する不純物を添加して、前記第１の島状半導体層と、前記第２の島状半導体層とに、高濃度不純物領域を形成する。特に前記第１の半導体素子層にトランジスタを設ける場合は、前記第１の島状単結晶半導体層上に、第１のゲート絶縁膜を形成し、その上に第１のゲート電極を形成し、前記第１のゲート電極に接するサイドウォールを形成し、前記サイドウォールを形成した後、前記第１の島状単結晶半導体層の一部にシリサイドを形成する。
【００１５】
上記の作製方法によって形成される半導体装置は、絶縁表面上に、第１の島状半導体層と、その上に導電層と、その上に第２の島状半導体層と、を有する。特に前記第１の島状半導体層は、一導電性を付与する不純物が添加された第１の領域と、前記第１の領域と電気的に接続し、かつシリサイドが形成される第２の領域を含み、前記第２の領域は、前記導電層、前記第２の島状半導体層、の何れかと平面上重なるように配置され、前記第２の島状半導体層は、前記一導電性を付与する不純物が前記第１の領域と略一致する濃度にて添加された第３の領域を含む。
【００１６】
このような構成により、前記第１の領域は高濃度不純物領域となり、前記第２の領域はシリサイド形成領域となる。第１の島状半導体層を含む半導体素子は、前記第１の領域と前記第２の領域とにより形成される。特に前記第１の半導体素子層にトランジスタを設ける場合は、前記第１の領域と、前記第２の領域とがソース領域、あるいはドレイン領域となる。
【００１７】
このときシリサイドが形成される領域は、半導体接合界面領域と離間して設けられる。半導体接合界面領域とはトランジスタを例にすると、チャネル領域とソース領域との界面、チャネル領域とドレイン領域との界面、チャネル領域とＬＤＤ領域との界面、ＬＤＤ領域とソース領域との界面、ＬＤＤ領域とドレイン領域との界面等を指す。すなわち半導体接合界面領域とは半導体に添加された一導電性を付与する不純物量が変化する領域であり、半導体素子特性を決める領域を指す。
【００１８】
前記トランジスタは本発明では好ましくはトップゲート型である。なぜなら、島状半導体層の上のゲート電極をマスクとして、自己整合により基板上方から一導電性を付与する不純物を添加できるため都合が良いからである。このときゲート電極をメタル材料の積層構造とし、ゲート電極と基板との間に一部のソース領域、ドレイン領域を形成する構造も形成することができる。
【００１９】
本発明の半導体装置において、前記第１の領域を含む、基板面内のトランジスタのソース領域あるいはドレイン領域は、その上層の層間膜等の積層構造を除去することで、イオンドーピング法、あるいはイオン注入法により、一導電性を付与する不純物を添加できるよう配置される。但し上記のように、第１の半導体素子層のトランジスタのうち、シリサイドが形成され、半導体接合界面領域と離間した部分においては、その上層の層間膜等の積層構造を除去し一導電性を付与する不純物を添加しなくても良い。なぜならソース領域、ドレイン領域にシリサイドを設けることにより、不純物が添加されない部分の抵抗を十分下げることができるからである。
【００２０】
このようにシリサイドが形成されることにより、集積化に対し別の効果が得ることができる。すなわち、シリサイドが形成される半導体層領域は、一導電性を付与する不純物が添加されシリサイドが形成されない半導体層領域に比べ、抵抗が格段に低いことから、配線として用いることが可能になる。配線形成の自由度が増えれば、高集積化に寄与することが出来る。
【００２１】
本発明の半導体素子の作製方法は、トランジスタ以外にも、記憶素子、ダイオード、抵抗、コイル、容量、インダクタなど、半導体中の一導電型を付与する不純物が添加されている素子に有効である。何れの場合も、低抵抗半導体層にシリサイドを形成し、半導体接合界面領域と離間した部分においては、一導電型を付与する不純物の添加工程時、その上層の層間膜等の積層構造を除去しなくても良い。
【００２２】
本発明の半導体素子は、集積化を目的としていることから、移動度の高くサイズの小さい半導体層を形成するため、ＳＯＩ技術を用いた単結晶半導体層を用いることが好ましい。
【００２３】
本発明では一導電性を付与する不純物添加後、レーザ照射による活性化もしくは拡散炉による熱処理を行う。
【発明の効果】
【００２４】
半導体素子と配線とのコンタクト領域をシリサイドで形成すると共に上層半導体素子と重畳する位置に配置させ、該半導体素子を構成する一導電型不純物領域と配線とのコンタクト領域との間をシリサイドで連結することにより、三次元集積回路において、工程簡略化が図られ、集積度を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
本実施の形態では、より高集積化、及び小型化を付与することを目的とした半導体装置、及び半導体装置の作製方法を、図１乃至図４を用いて詳細に説明する。またこのような目的のため、以下の半導体装置には、ＳＯＩ技術を用いた単結晶半導体層を用いる例を示す。
【００２７】
本実施の形態における半導体装置は、支持基板上に単結晶半導体素子層が多層積層された構造である。本実施の形態では、２層の単結晶半導体素子層を有する半導体装置を例に示す。積層する上層及び下層の単結晶半導体素子層は積層構造を貫通する配線層によって電気的に接続する。
【００２８】
以下、本実施の形態における半導体装置の作製方法を説明する。
【００２９】
まず、図１（Ａ）に示すように、単結晶半導体基板１１０上に絶縁層１１１を形成する。絶縁層１１１は単層構造、２層以上の多層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。本実施の形態では、絶縁層１１１を絶縁膜１１１ａと絶縁膜１１１ｂでなる２層構造とする。絶縁層１１１をブロッキング膜として機能させる絶縁膜１１１ａと絶縁膜１１１ｂの組み合わせは、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
【００３０】
例えば、下層の絶縁膜１１１ａとして、単結晶半導体基板１１０を酸化処理して酸化膜を形成することができる。この酸化膜を形成するための熱酸化処理には、酸化膜成長に酸素ガスを使うドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含んだ酸化膜を絶縁膜１１１ａとして形成することができる。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ３、Ｆ、Ｂｒ２などから選ばれた一種類又は複数種類のガスを用いることができる。このような温度範囲で熱処理を行うことで、ハロゲンによる構造中金属不純物のゲッタリング効果を得ることができる。
【００３１】
次に、図１（Ｂ）に示すように、絶縁層１１１を介して、電界で加速されたイオンでなるイオンビーム１２１を単結晶半導体基板１１０に照射して、単結晶半導体基板１１０の表面から所定の深さの領域に、脆化領域１１６を形成する。イオンビーム１２１は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。イオンを添加する深さで、単結晶半導体基板１１０から分離される単結晶半導体層の厚さが決定される。この単結晶半導体層の厚さが２０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上２００ｎｍ以下になるように、脆化領域１１６が形成される深さを調節する。
【００３２】
単結晶半導体基板１１０上に脆化領域１１６を形成した後、図１（Ｃ）に示すように、絶縁層１１１の上面に接合層１１４を形成する。接合層１１４を形成する工程では、単結晶半導体基板１１０の加熱温度は、脆化領域１１６に添加した元素または分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は脆化領域１１６からガスが抜けない温度である。なお、接合層１１４は、イオン添加工程を行う前に形成することもできる。この場合は、接合層１１４を形成するときのプロセス温度は、３５０℃以上にすることができる。
【００３３】
接合層１１４は、平滑で親水性の接合面を単結晶半導体基板１１０の表面に形成するため層である。そのため、接合層１１４の平均粗さＲａが０．７ｎｍ以下、より好ましくは、０．４ｎｍ以下が好ましい。また、接合層１１４の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは５ｎｍ以上５００ｎｍ以下であり、より好ましくは１０ｎｍ以上２００ｎｍ以下である。
【００３４】
一方、支持基板１００は、光透過性である、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を例とする基板を用いる。前記例以外にも、前記ガラス基板より軟化点温度が高い材料を用いた基板を用いても良い。例えば石英基板、セラミック基板、サファイア基板などを用いても良い。
【００３５】
そして、絶縁層１１１、脆化領域１１６および接合層１１４が形成された単結晶半導体基板１１０と支持基板１００を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。また、接合層１１４の表面、および支持基板１００の活性化処理には、オゾン水による洗浄の他原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の希ガス中性原子ビーム若しくは希ガスイオンビームを用いることができる。
【００３６】
図１（Ｄ）は接合工程を説明する断面図である。接合層１１４を介して、支持基板１００と単結晶半導体基板１１０を密接させる。単結晶半導体基板１１０の端の一箇所に３００〜１５０００Ｎ／ｃｍ２程度の圧力を加える。この圧力は、１０００〜５０００Ｎ／ｃｍ２が好ましい。圧力をかけた部分から接合層１１４と支持基板１００とが接合しはじめ、接合部分が接合層１１４の全面におよぶ。その結果、支持基板１００に単結晶半導体基板１１０が密着される。この接合工程は、加熱処理を伴わず、常温で行うことができるため、支持基板１００に、ガラス基板のように耐熱温度が７００℃以下の低耐熱性の基板を用いることが可能である。
【００３７】
支持基板１００に単結晶半導体基板１１０を貼り合わせた後、支持基板１００と接合層１１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化領域１１６に亀裂を発生させない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、支持基板１００に単結晶半導体基板１１０を貼り合わせることで、支持基板１００と接合層１１４との接合界面での結合力を強固にすることができる。
【００３８】
次いで、加熱処理を行い、脆化領域１１６で剥離を生じさせて、単結晶半導体基板１１０から単結晶半導体層１１２を分離する。図１（Ｅ）は、単結晶半導体基板１１０から単結晶半導体層１１２を分離する分離工程を説明する図である。脆化領域１１６を付した要素は単結晶半導体層１１２が分離された単結晶半導体基板１１０を示している。
【００３９】
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。この加熱処理で、単結晶半導体層１１２が貼り付けられた支持基板１００の温度が５５０℃以上６５０℃以下の範囲に上昇させることが好ましい。
【００４０】
単結晶半導体層１１２は、上記工程後にＣＭＰ等を用いて、平坦化及び薄膜化されることが好ましい。例えば、単結晶半導体基板の所定の深さに、水素、ヘリウムに代表される不活性ガス、又はフッ素に代表されるハロゲンのイオンを注入し、その後熱処理を行って表層の単結晶シリコン層を剥離するイオン注入剥離法で形成することができる。また、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させ、ポーラスシリコン層をウオータージェットで劈開して剥離する方法を適用しても良い。単結晶半導体層１１２の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍである。なお、本発明はこれに限定されず、単結晶半導体層１１２の平坦化及び薄膜化は逆スパッタリング法にて行ってもよい。更には、ＣＭＰと逆スパッタリング法を併用して平坦化及び薄膜化を行ってもよい。
【００４１】
図２（Ａ）は、こうして単結晶半導体層１１２が平坦化及び薄膜化された単結晶半導体層１１２ａを有するＳＯＩ基板のうち、素子が形成される領域を表している。まず、ＳＯＩ基板の単結晶半導体層１１２ａを所望の形状となるようパターンを形成する（図２（Ｂ）を参照）。パターンの形成にはレジストマスクを用いる。所望のパターンを有するレジストマスクが形成された状態で、単結晶半導体層１１２ａをエッチングし、島状単結晶半導体層１１３を形成する。このときのエッチング条件は、島状単結晶半導体層１１３に対するエッチングレートが高く、絶縁層１１１に対するエッチングレートの低い条件とすればよく、ドライエッチング又はウエットエッチングのいずれかを選択する。
【００４２】
次に、第１のゲート絶縁膜１１５、第１のゲート電極層１２２を順次形成し、島状単結晶半導体層１１３にＬＤＤ領域１１３ｃを形成する（図２（Ｃ）を参照）。次いでサイドウォール１２４を形成し、ソース領域又はドレイン領域１１３ｂとなる部分にシリサイド１２５を形成する。
【００４３】
第１のゲート絶縁膜１１５は、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコン等により形成する。形成には、ＣＶＤ法、スパッタリング法、プラズマＣＶＤ法等を用いればよい。膜厚は、５ｎｍ以上２００ｎｍ以下とする。なお、第１のゲート絶縁膜１１５は、図示する構造に限定されず、全面に形成されていても良い。
【００４４】
第１のゲート電極層１２２は、ＣＶＤ法、スパッタリング法又は液滴吐出法等を用いて形成することができる。第１のゲート電極層１２２は、タンタル、タングステン、チタン、モリブデン、から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層を用いてもよい。また、単層でも積層でもよい。例えば、窒化チタン膜とモリブデン膜から構成される２層の積層構造又は膜厚５０ｎｍのタングステン膜と膜厚５００ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒化チタン膜を積層した３層の積層構造としてもよい。
【００４５】
ＬＤＤ領域１１３ｃは、イオンドーピング法やイオン注入法により、イオンを第１のゲート電極層に通過させるように、一導電型の不純物元素を添加することにより形成する。ＬＤＤ領域１１３ｃは一導電型の不純物が低濃度に導入された不純物領域である。なお、ＬＤＤ領域とは半導体層が多結晶シリコン膜により形成されているＴＦＴにおいて、信頼性の向上を目的として形成される領域である。半導体層が多結晶シリコンであるＴＦＴにおいてオフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル形成領域とＬＤＤ領域の接合部と、ＬＤＤ領域とドレイン領域の接合部とに分散させることができ、電界が緩和されるため、リーク電流が低減される。
【００４６】
次いで第１のゲート電極層１２２の側面にはサイドウォール１２４を設ける。サイドウォール１２４は、絶縁膜を全面に形成し、選択的にエッチングすることにより行う。なお、絶縁膜種は第１のゲート絶縁膜１１５と同様である。
【００４７】
次いでソース領域あるいはドレイン領域となる部分にシリサイド１２５を形成する。まずゲート電極層上に導電膜を形成する。導電膜の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜をスパッタリング法等の手法により成膜する。次に、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と上記導電膜とを反応させて、シリサイド１２５を形成する。
【００４８】
ソース領域またはドレイン領域は低抵抗化された半導体層であり、通常は一導電型の不純物が高濃度に導入して形成される高濃度不純物領域である。このときソース領域またはドレイン領域には一導電性を付与する不純物は、最終的に添加される濃度には及んでいない。すなわち後の工程にて添加されることになる。
【００４９】
次に、絶縁膜１３０を形成し、絶縁層上に形成される第１の配線層１２０と、島状単結晶半導体層１１３のソース領域あるいはドレイン領域と、を接続するための開口部を形成する。該開口部を介して、第１の配線層１２０を形成する。第１の配線層１２０は耐熱性を有する材料を用い、第１のゲート電極層同様、タンタル、タングステン、チタン、モリブデンから選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。
【００５０】
このように、第１のゲート電極層１２２、第１の配線層１２０は、５５０℃以上６５０℃以下の範囲の熱処理に耐えられる材料を用いることが好ましい。
【００５１】
以上の工程にて第１の単結晶半導体素子層１４０が形成される。次に、支持基板に第２の単結晶半導体素子層を形成する。
【００５２】
第１の配線層１２０を形成した後、絶縁膜１３４を形成する（図２（Ｄ）を参照）。絶縁膜１３４は平滑面を有し親水性表面を形成する。該絶縁層としては、酸化シリコン膜を用いることができる。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。
【００５３】
有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシラン（化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。なお、原料ガスに有機シランを用いて化学気相成長法により酸化シリコン層を形成する場合、酸素を付与するガスを混合させることが好ましい。酸素を付与するガスとしては、酸素、亜酸化窒素、二酸化窒素等を用いることができる。さらに、アルゴン、ヘリウム、窒素又は水素等の不活性ガスを混合させてもよい。
【００５４】
絶縁膜１３４には平坦化処理を行ってもよい。平坦化処理としては、研磨処理やエッチング処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。研磨処理としては、化学的機械研磨（ＣＭＰ）法や液体ジェット研磨法を用いることができる。エッチング処理としては、ウエットエッチング、ドライエッチング、またはその両方を適宜用いることができる。
【００５５】
そして、絶縁膜１３４上に、上記のように脆化領域が形成された、別の単結晶半導体基板を貼り合わせ、加熱処理を行い、脆化領域で剥離を生じさせて、単結晶半導体基板から単結晶半導体層を分離する。こうして支持基板に脆化領域１３５と、その上の絶縁膜１３６と、その上の第２の単結晶半導体層１３７が形成される（図３（Ａ）を参照）。
【００５６】
さらに、上記と同様に第２の単結晶半導体素子層１４１を形成する。図３（Ｂ）では第１の単結晶半導体素子層１４０と同様に、素子であるトランジスタにサイドウォールを設け、ＬＤＤ領域を形成している。
【００５７】
各単結晶半導体素子層に形成されるトランジスタは、サイドウォール及びＬＤＤ領域を形成せず、シングルドレイン形状としてもよい。この場合、単結晶半導体層形成、ゲート絶縁膜形成、ゲート電極層形成、不純物添加形成という工程を経れば良い。トランジスタは所望の機能を考慮した構造とし、例えば第１の単結晶半導体素子層１４０では工程が長くてもリーク電流の少ないアナログ演算素子を、サイドウォール及びＬＤＤ領域を用いて形成し、第２の単結晶半導体素子層１４１ではシングルドレイン構造としてデジタル演算素子を短縮した工程で作製するように、目的と生産性を考慮した構造としても良い。尚単結晶半導体素子層を２層としたが、３層以上とするときも上記のように工程を最適化する。
【００５８】
基板面内のトランジスタのソース領域、ドレイン領域は、その上層の層間膜等の積層構造を除去することで、イオンドーピング法、あるいはイオン注入法により、一導電性を付与する不純物を添加できるよう配置する。但し第１の単結晶半導体素子層１４０に形成されたソース領域、ドレイン領域の一部は、第１の配線層１２０や第２の単結晶半導体素子層１４１中の素子等の構造と、平面上で重なる領域１４３が生じてもよい。このとき少なくとも前記第１の単結晶半導体素子層１４１におけるトランジスタの半導体接合界面は、前記第１の単結晶半導体素子層１４０におけるトランジスタ、及び前記配線と重ならずに配置される。
【００５９】
次いで、前記第１の単結晶半導体素子層１４０の素子部の上方を露出するように、層間膜をエッチングする（図３（Ｃ）参照）。そして、第１の単結晶半導体素子層１４０及び第２の単結晶半導体素子層１４１中のトランジスタに一導電型を付与する不純物の導入１２３を行って、ソース領域またはドレイン領域の形成を行う。これらの領域には、前記ＬＤＤ領域形成時に低濃度の不純物が添加されるが、ここでは更にベアドープにより高濃度の不純物を導入する。本実施の形態ではｎチャネル型トランジスタを形成するので、ｎ型を付与する不純物、例えばリン（Ｐ）、砒素（Ａｓ）など半導体層に導入する。ｐチャネル型トランジスタを形成する場合は、ｐ型を付与する不純物元素、例えばボロン（Ｂ）を半導体層に導入すればよい。
【００６０】
こうしてソース領域またはドレイン領域に高濃度の不純物が添加されるが、前記第１の単結晶半導体素子層１４０に注目すると、この工程では上層に素子が形成される、すなわち平面上で重なる領域１４３のソース領域またはドレイン領域には不純物が添加されない。本実施の形態では前記第１の単結晶半導体素子層１４０内のトランジスタはシリサイド１２５が形成されており、領域１４３のソース領域またはドレイン領域の抵抗を十分低くすることができる。
【００６１】
次いで、ＣＶＤ法により酸化珪素膜を含む第１の層間絶縁膜（図示しない）を５０ｎｍ形成した後、それぞれの島状半導体領域に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザまたはエキシマレーザを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。この活性化処理により、トランジスタにおいてはＬＤＤ領域、ソース領域、ドレイン領域が機能する。
【００６２】
次に図４に示すように、層間膜１４４を形成する。層間膜１４４は、窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜で形成されている。また、窒化シリコン膜等の代わりに有機樹脂膜、若しくは保護膜の上に有機樹脂膜を積層してもよい。有機樹脂材料として、ポリイミド、ポリアミド、アクリル、ベンゾシクロブテン（ＢＣＢ）などを用いることができる。
有機樹脂膜を用いる利点は、膜の形成方法が簡単である点や、比誘電率が低いので寄生容量を低減できる点、平坦化するのに適している点などがある。勿論、上述した以外の有機樹脂膜を用いても良い。
【００６３】
その後層間膜１４４に、所望の配線を形成するための、ソース領域及びドレイン領域に達するコンタクトホールを形成した後、配線層１４５を形成する。後の工程の処理温度上限により、前記配線層１４５は、アルミニウムやアルミニウム合金等、耐熱性の低い材料を用いても良い。すなわちＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、印刷法、電解メッキ法等により、所定の場所に選択的に配線層１４５を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層１４５の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属等を用いて形成すればよい。また透光性の材料も用いることができる。
【００６４】
この配線層１４５によって、第１の単結晶半導体素子層１４０と第２の単結晶半導体素子層１４１とは電気的に接続する。図示しないが、下層の単結晶半導体層と上層の単結晶半導体層との一部が重なり積層される場合、配線層１４５は上層の単結晶半導体層を貫通して下層の単結晶半導体層あるいは第１の配線層１２０と接して形成されてもよい。上記で説明されるような積層可能な層が重なり合うように密に積層されると、より高集積化された半導体装置とすることができる。
【００６５】
図３は単結晶半導体素子層が２層積層された構造を示すが、３層以上の積層構造としてもよい。複数の単結晶半導体素子は基板上に設けられた絶縁層と単結晶半導体層を接合することによって、積層することができる。この場合、複数回に及び、所望のトランジスタの露出と一導電性を付与する不純物の導入を繰り返すことにより積層された単結晶半導体素子層が形成される。
【００６６】
このような構成にて、複数のソース領域およびドレイン領域の一導電性を付与する不純物の導入工程を、各層毎に行うのではなく、複数の層を一度に行うことに、従来技術との違いがある。本発明の作用効果の一は、前記不純物の導入工程を減らすことができるため、工程処理不備に起因する不良を軽減し、生産性良く、半導体装置を作製できることである。
【００６７】
本発明の半導体装置は、３次元的に単結晶半導体素子を積層し高集積化した構造を有する。単結晶半導体素子としては電界効果トランジスタはもちろん、単結晶半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。
【００６８】
（実施の形態２）
本実施の形態では、実施の形態１を参照し作製可能な、基板表面から一導電性を付与する不純物を添加することが可能な、素子配置例を示す。
【００６９】
本実施の形態では、昇圧回路を積層する例を説明する。昇圧回路はＣＣＤ、有機ＥＬ、低温ポリシリコン液晶、白色発光ダイオード、ＲＦ回路、多電源システムなど多くの目的で用いられている。例えば、フラッシュメモリ等の半導体装置における低電圧化に伴い、データの書き込みや消去に必要な高電圧を得るために電源電圧の昇圧が行われている。近年、半導体装置の集積回路の高集積化に伴い、小面積で効率がよく、高電圧を発生する昇圧回路が多くの分野で期待されている。
【００７０】
本実施の形態で示す半導体装置における昇圧回路は、容量素子（両極性）と、ここでは、第１の入力端部１５１と、第２の入力端部１５２と、出力端部１５３と、第１の容量素子２０５＿１〜第ｎの容量素子２０５＿ｎと、第１のダイオード１５４＿１〜第ｎのダイオード１５４＿ｎと、インバータ１５６とを有している。第１のダイオード１５４＿１〜第ｎのダイオード１５４＿ｎは、直列に接続され、第１の入力端部１５１から出力端部１５３へ整流作用をもつ整流素子である。ここでは、第１の入力端部１５１は、第１のダイオード１５４＿１の一方の電極に接続され、第１のダイオード１５４＿１の他方の電極は第２のダイオード１５４＿２の一方の電極及び第１の容量素子２０５＿１の一方の電極に接続されている（図５参照）。
【００７１】
第２の入力端部１５２は、第１の配線１５７ａと第２の配線１５７ｂに接続されている。第１の配線１５７ａは、第１の容量素子２０５＿１、第３の容量素子２０５＿３等の奇数段の容量素子の他方の電極にそれぞれ接続されている。また、第２の配線１５７ｂは、第２の容量素子２０５＿２、第４の容量素子２０５＿４等の偶数段の容量素子の他方の電極にそれぞれ接続されている。
【００７２】
第１の入力端部１５１には、所定の電圧（例えば、電源電圧）が入力され、出力端部１５３から昇圧された電圧が出力される。また、第２の入力端部１５２には、クロック信号が入力され、インバータ１５６により第１の配線１５７ａと第２の配線１５７ｂにそれぞれ反転した信号（「ハイ（Ｈｉｇｈ）」又は「ロウ（Ｌｏｗ）」）がそれぞれ入力される。従って、一定期間毎に、第１の配線１５７ａに接続された奇数段の容量素子（第１の容量素子２０５＿１、第３の容量素子２０５＿３等）の他方の電極と、第２の配線１５７ｂに接続された偶数段の容量素子（第２の容量素子２０５＿２、第４の容量素子２０５＿４等）の他方の電極に、それぞれハイ、ロウが印加される。
【００７３】
本実施の形態の半導体装置の昇圧回路の動作について図５を用いて簡単に説明する。
【００７４】
ここに示す昇圧回路はｎ個のダイオード１５４＿１〜１５４＿ｎと容量素子２０５＿１〜２０５＿ｎと、インバータ１５６から構成され、クロック信号を入力することにより、入力電圧をＶＩＮ、ダイオードの順方向電圧をＶＦとしたときに出力は（ＶＩＮ−ＶＦ）×ｎの電圧を得ることができるというものである。クロック信号は第２の入力端部１５２を通して、２０５＿１、２０５＿３の一端へ、インバータ１５６によって反転させた信号を２０５＿２の一端へ入力される。ダイオード１５４＿２から見たアノードをＡ、カソードをＢとする。クロック信号およびその反転信号によりアノードＡおよびカソードＢにそれぞれ電荷が供給される。そしてアノードＡとカソードＢの電位差がダイオードの順方向電圧ＶＦを超えたときに電流が流れ、カソード側を昇圧する。このとき上昇する電圧は（ＶＩＮ−ＶＦ）となる。回路が直列に複数接続されている場合、一段進むたびに出力電圧が（ＶＩＮ−ＶＦ）分だけ上昇する。図５の場合はｎ段直列に接続されているため出力は（ＶＩＮ−ＶＦ）×ｎ分上昇することになる。このようにして図５の回路は昇圧回路として働く。
【００７５】
図５に示す素子群１９０内のダイオードは、整流機能を求められることから、オフ電流やカット電流を下げる必要がある。すなわち素子群１９０のダイオード１５４に、サイドウォールを形成し、ＬＤＤ領域を形成することは有効である。サイドウォールが形成されていれば、次いで実施の形態１のようにソース領域、ドレイン領域にシリサイドを形成するための工程が大幅に増えないことから、本実施の形態ではダイオード１５４に、サイドウォールと、ＬＤＤ領域と、シリサイドと、を形成する。
【００７６】
次に、本実施の形態の半導体装置の昇圧回路の具体的な構成について図６、図７を用いて説明する。なお、図６は図５における素子群１９０の上面図の模式図であり、図７は図６におけるＡ１−Ａ２間の断面図の模式図である。
【００７７】
図６では、ｎ個のダイオード１５４＿１〜１５４＿ｎを示し、これを構成もしくは接続する、島状単結晶半導体層１６３＿１〜１６３＿ｎ、ゲート電極層１６７＿１〜１６７＿ｎ、配線１６８＿１〜１６８＿ｎと、導電膜１７０＿１〜１７０＿ｎとを有している。
【００７８】
図７には、支持基板１５０上に接合層１６１、絶縁層１６２を介して設けられた島状単結晶半導体層１６３＿１〜１６３＿ｎと、その上方にゲート絶縁膜１６５＿１〜１６５＿ｎを介して設けられたゲート電極層１６７＿１〜１６７＿ｎと、その上方に絶縁膜１６９と、その上方に導電膜１７０＿１〜１７０＿ｎとを有する構造の一部が示されている。また各島状単結晶半導体層には、ＬＤＤ領域１７１＿１〜１７１＿ｎ、ソース領域もしくはドレイン領域１７２＿１〜１７２＿ｎ、シリサイド層１７３＿１〜１７３＿ｎ、サイドウォール１７４＿１〜１７４＿ｎが形成されている。
【００７９】
また図７には図示していないが、ゲート電極層１６７＿１〜１６７＿ｎ、容量素子と接続する配線１６８＿１〜１６８＿ｎは同じ構造である。また図５における容量素子２０５＿１〜２０５＿ｎは複数の電極層で形成される。また第１の配線１５７ａと第２の配線１５７ｂは、導電膜１７０＿１〜１７０＿ｎと同様に形成することができる。
【００８０】
島状単結晶半導体層１６３、ゲート絶縁膜１６５及びゲート電極として機能するゲート電極層１６７から構成される薄膜トランジスタは、ゲート電極層１６７とソース電極又はドレイン電極として機能する導電膜１７０＿１とが電気的に接続されており、ダイオードとして機能する。また、導電膜１７０＿１は図５における第１のダイオード１５４＿１の一方の電極に相当し、導電膜１７０＿２は第１のダイオード１５４＿１の他方の電極に相当する。
【００８１】
このように形成されると、平面上で島状単結晶半導体層１６３＿１〜１６３＿ｎが形成される領域のうち、導電膜１７０＿１〜１７０＿ｎとが重なる領域１９５と、同重ならない領域１９６とに区別できる。
【００８２】
以上のような構成の昇圧回路のダイオードを第１の単結晶半導体素子層１９４に設け、さらに同じ構成の昇圧回路のダイオードを第２の単結晶半導体素子層１９４に設ける例を、図８、図９、図１０を用いて示す。
【００８３】
図８のように、第２の単結晶半導体素子層１９４に、第１のダイオード１５５＿１〜第ｎのダイオード１５５＿ｎを、第１の単結晶半導体素子層１９３における第１のダイオード１５４＿１〜第ｎのダイオード１５４＿ｎと同様に形成する。このとき、ｎ個のダイオード１５５＿１〜１５５＿ｎは、島状単結晶半導体層１６４＿１〜１６４＿ｎを有する。図９、図１０は、図８の第１のダイオード１５５＿１〜第ｎのダイオード１５５＿ｎからなる素子群１９１について示している。
【００８４】
このときの第２の単結晶半導体素子層１９４の配置例を図９に示す。尚図９では、説明のため、単結晶半導体素子層１９４の、島状単結晶半導体層１６４＿１〜１６４＿ｎのみ示している。島状単結晶半導体層１６４＿１〜１６４＿ｎと島状単結晶半導体層１６３＿１〜１６３＿ｎとは、領域１９５において一部重なっている。その一方、領域１９６においては重なっていないことが示される。
【００８５】
図１０は図９におけるＡ１−Ａ２間の断面図の模式図である。但し、実施の形態１に沿って、第１の単結晶半導体素子層１９３の、第１のダイオード１５４＿１〜第ｎのダイオード１５４＿ｎの上層の層間膜等の積層構造は、少なくとも領域１９６においては除去されている様子を示す。このように、第１の単結晶半導体素子層１９３及び、第２の単結晶半導体素子層１９４の、ソース領域及びドレイン領域は、半導体素子特性的に良好に動作するよう、イオンドーピング法、あるいはイオン注入法により、一導電性を付与する不純物を添加することができる。
【００８６】
その後、実施の形態１同様、層間膜を形成し、配線を形成し、所望の素子を完成させる。
【００８７】
本発明の実施の形態の作用効果は、不純物添加工程を減らすことで、生産性向上を図ることができる。このとき、領域１９５にてソース領域あるいはドレイン領域を平面上で重ねることで集積化ができる。
【００８８】
（実施の形態３）
本実施の形態では、より高集積化、及び小型化を付与することを目的とした半導体装置の例について説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
【００８９】
図１１は半導体装置の一例として、マイクロプロセッサ５００の一例を示す。このマイクロプロセッサ５００は、上記実施の形態に係る半導体装置により製造されるものである。このマイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ（ＲＯＭ）５０９、及びメモリインターフェース５１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【００９０】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１１に示すマイクロプロセッサ５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【００９１】
マイクロプロセッサ５００において、演算回路５０１及び演算回路用制御部５０２は単結晶半導体素子層５５１に形成されており、レジスタ５０６及びレジスタ制御部５０７は単結晶半導体素子層５５２に形成されており、命令解析部５０３、割り込み制御部５０４、タイミング制御部５０５、及びバスインターフェース５０８は単結晶半導体素子層５５３に形成されており、ＲＯＭ５０９及びＲＯＭインターフェース５１０は単結晶半導体素子層５５４に形成されている。本発明を用いて、形成された単結晶半導体素子層５５１、単結晶半導体素子層５５２、単結晶半導体素子層５５３、及び単結晶半導体素子層５５４が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。
【００９２】
それぞれ他基板に別工程によって作製された単結晶半導体素子層を積層して集積化するため、他層の単結晶半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い単結晶半導体素子層を形成することができる。従って、複数の単結晶半導体素子の多層構造を有する半導体装置も高性能化することができる。
【００９３】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１２を参照して説明する。図１２は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【００９４】
このような構成のＲＦＣＰＵ５１１の動作は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９はＲＦＣＰＵ５１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ５１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【００９５】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路５１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路５２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ５２３は、電源電圧又は中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【００９６】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【００９７】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット５２５が実行する方式を適用することができる。
【００９８】
ＲＦＣＰＵ５１１において、共振回路５１４、定電圧回路５１６、整流回路５１５、復調回路５１９、変調回路５２０、リセット回路５１７、発振回路５１８、電源管理回路５３０、容量部５２９、及びアンテナ５２８は単結晶半導体素子層５６１に形成されており、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、ＣＰＵ５２５、ＲＡＭ５２６、及びＲＯＭ５２７は単結晶半導体素子層５６２に形成されている。本発明を用いて、単結晶半導体素子層５６１、及び単結晶半導体素子層５６２が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。
【００９９】
上記回路は本発明の構成である単結晶半導体素子層をＳＯＩ技術を用いて２層以上積層することにより、小型化することができる。本実施の形態で示される作用効果は、不純物添加処理回数を減らすことにより、工程数の低減に作用し、前記半導体装置を生産性良く作製することである。
【０１００】
（実施の形態４）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１３を用いて説明する。
【０１０１】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ１１９０を設けることができる（図１３（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１１９１を設けることができる（図１３（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ１１９７を設けることができる（図１３（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ１１９３を設けることができる（図１３（Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１１９４を設けることができる（図１３（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロセッサ回路を有するチップ１１９５を設けることができる（図１３（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１１９６を設けることができる（図１３（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１０２】
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
【０１０３】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
【０１０４】
なお、本実施の形態は、上記実施の形態１乃至３と適宜組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の半導体装置の作製方法を説明する断面図。
【図２】本発明の半導体装置の作製方法を説明する断面図。
【図３】本発明の半導体装置の作製方法を説明する断面図。
【図４】本発明の半導体装置の作製方法を説明する断面図。
【図５】半導体装置の回路を説明する図。
【図６】本発明の半導体装置の作製方法を説明する平面図。
【図７】本発明の半導体装置の作製方法を説明する断面図。
【図８】半導体装置の回路を説明する図。
【図９】本発明の半導体装置の作製方法を説明する平面図。
【図１０】本発明の半導体装置の作製方法を説明する断面図。
【図１１】本発明の半導体装置により得られるマイクロプロセッサの構成を示すブロック図。
【図１２】本発明の半導体装置により得られるＲＦＣＰＵの構成を示すブロック図。
【図１３】本発明の半導体装置の適用例を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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