(57)【特許請求の範囲】
【請求項１】
半導体構造体を製造する方法であって、
堆積プロセスにより層間の界面を有するように応力誘発層と該応力誘発層の上に応力受容層とを形成するステップと、
前記堆積プロセス中、前記界面におけるミスフィット転位を減少させるために、前記応力受容層と前記応力誘発層との間の前記界面にカーボン・ドーピングを行うステップと、
を含み、前記応力誘発層は、緩和ＳｉＧｅ層及び非緩和ＳｉＧｅ層の少なくとも一方を含み、前記応力受容層は、上部のＳｉ層であり、前記応力誘発層のゲルマニウム含有量は、１５％から３５％の範囲であり、前記カーボン・ドーピングの割合は、原子百分率にして０．０１％から１％までの間であり、前記応力誘発層、前記応力受容層および前記界面にカーボン・ドーピングされた材料は、前記応力受容層上のゲート・スタックに隣接する部分に開口部がエッチングされ、該開口部がエピタキシャル材料で充填されていることを特徴とする、方法。
【請求項２】
前記カーボン・ドーピングは、前記界面において５０Åから５００Åまでの厚さで行われる、請求項１に記載の方法。
【請求項３】
ドープされたカーボンが、１立方センチメートル当たり１０２０カーボン原子より高い濃度である、請求項１または２に記載の方法。
【請求項４】
前記応力受容層の上に第１のゲートを形成するステップと、
前記第１のゲート、前記応力受容層、前記応力誘発層、及び前記界面にカーボン・ドーピングされた材料を、前記ゲート・スタックに隣接する部分を除き保護するステップと、
前記応力受容層、前記応力誘発層、及び前記界面にカーボン・ドーピングされた材料の保護されていない前記ゲート・スタックに隣接する部分に前記開口部を形成し、前記開口部を前記エピタキシャル材料で充填するステップと、
をさらに含む、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記カーボン・ドーピングは、
前記応力受容層と前記応力誘発層との間の界面において行われるか、
前記応力受容層と前記応力誘発層との間の界面において行われ、かつカーボン・ドープ応力誘発層を形成するか、又は、
カーボン・ドープ応力誘発層を形成するように行われる、
請求項１に記載の方法。
【請求項６】
第１の材料の層と第２の材料の層とカーボン・ドープ材料とを有する応力含有構造体の上に配置された少なくとも１つのゲート・スタックを含み、前記カーボン・ドープ材料が前記応力含有構造体におけるミスフィット転位を減少させるように構成された、半導体構造体であって、前記カーボン・ドープ材料は、
前記第１の材料の層と前記第２の材料の層との界面にある、
第１のカーボン・ドープ材料を形成する前記第１の材料の層内に存在する、及び、
第２のカーボン・ドープ材料を形成する前記第２の材料の層内に存在する、
のうちの少なくとも１つであり、
前記第１の材料の層は応力誘発層であり、前記第２の材料の層は応力受容層であり、前記応力誘発層は、緩和ＳｉＧｅ層及び非緩和ＳｉＧｅ層の少なくとも一方を含み、前記応力受容層は、上部のＳｉ層であり、前記応力誘発層のゲルマニウム含有量は、１５％から３５％の範囲であり、前記カーボン・ドープ材料は、原子百分率にして０．０１％から１％までの範囲で存在し、前記応力含有構造体は、前記少なくとも１つのゲート・スタックに隣接する部分に開口部がエッチングされ、該開口部がエピタキシャル材料で充填されていることを特徴とする、半導体構造体。
【請求項７】
応力誘発層と応力受容層と層状構造体におけるミスフィット転位を減少させるカーボン・ドープ材料とを含む前記層状構造体の上に配置されたＮ型ＦＥＴデバイスを含む半導体デバイスであって、
前記カーボン・ドープ材料は、前記応力受容層と前記応力誘発層との間の界面に存在し、前記応力誘発層は、緩和ＳｉＧｅ層及び非緩和ＳｉＧｅ層の少なくとも一方を含み、前記応力受容層は、上部のＳｉ層であり、前記応力誘発層のゲルマニウム含有量は、１５％から３５％の範囲であり、前記カーボン・ドープ材料は、原子百分率にして０．０１％から１％までの範囲で存在し、前記層状構造体は、前記Ｎ型ＦＥＴデバイスのゲート・スタックに隣接する部分に開口部がエッチングされ、該開口部がエピタキシャル材料で充填されていることを特徴とする、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス及びその製造方法に関し、より具体的には、半導体デバイスと、応力成分を有するＮ型ＦＥＴデバイス及びＰ型ＦＥＴデバイスを製造する方法とに関する。
【背景技術】
【０００２】
半導体デバイス基板内部の機械的応力によって、デバイスの性能を調節することができる。すなわち、半導体デバイス内部の応力が、半導体デバイスの特性を高めることは知られている。したがって、半導体デバイスの特性を改善するために、Ｎ型ＦＥＴ及び/又はＰ型ＦＥＴのチャネル内に引張応力及び／又は圧縮応力を生成する。しかし、応力成分がＮ型ＦＥＴデバイス及びＰ型ＦＥＴデバイスの挙動に異なる影響を与えることがよく知られている。
【０００３】
集積回路（ＩＣ）チップ内部のＮ型ＦＥＴとＰ型ＦＥＴの両方の性能を最大にするために、Ｎ型ＦＥＴ及びＰ型ＦＥＴについて別々に応力成分を設計し、適用すべきである。Ｎ型ＦＥＴの性能にとって有利な応力のタイプは、一般に、Ｐ型ＦＥＴの性能にとって不都合であるため、別々に応力成分を設計して適用すべきである。より具体的には、デバイスに張力がかかったときには、Ｎ型ＦＥＴの性能特性は向上するが、Ｐ型ＦＥＴの性能特性は低下する。
【０００４】
異なる応力要件に適応させるために、異なる材料の組み合わせを用いて、引張応力をＮ型ＦＥＴに与え、圧縮応力をＰ型ＦＥＴに与えることが知られている。応力をＦＥＴに導入するための既知のプロセスにおいては、別個のプロセス及び／又は材料を用いて、引張応力又は圧縮応力をＮ型ＦＥＴ及びＰ型ＦＥＴのそれぞれに生成する。例えば、Ｎ型ＦＥＴデバイス及びＰ型ＦＥＴデバイスのためのトレンチ分離構造を用いることが知られている。この方法によれば、Ｎ型ＦＥＴデバイスのための分離領域は、Ｎ型ＦＥＴデバイスの長手方向及び横方向に第１のタイプの機械的応力を与える第１の分離材料を含む。さらに、Ｐ型ＦＥＴのために第１の分離領域及び第２の分離領域を設け、Ｐ型ＦＥＴデバイスの分離領域の各々が、Ｐ型ＦＥＴデバイスの横方向に固有の機械的応力を与える。
【０００５】
Ｎ型ＦＥＴとＰ型ＦＥＴの両方に歪みを与えるさらなる方法は、スペーサ若しくはゲート側壁又はコンタクト・スタッドのエッチング停止ライナについて、パターン形成され引張歪み又は圧縮歪みが与えられた窒化シリコン層を使用することを含む。
【０００６】
これらの方法は、Ｎ型ＦＥＴデバイスに引張応力が与えられ、Ｐ型ＦＥＴデバイスの長手方向に沿って圧縮応力が与えられた構造体を提供するものであるが、付加的な材料及び/又はより複雑な処理を必要とし、結果的にコストが高くなる。また、これらの方法によって生じる応力のレベルは、技術的なスケーリング（technologyscaling）に伴って、飽和し、低下する傾向もある。さらに、現行の製造装置においては、Ｎ型ＦＥＴのゲート領域に埋め込みＳｉＧｅ層を含み、Ｐ型ＦＥＴのソース／ドレイン領域に埋め込みＳｉＧｅ層を含む同一の基板上に、Ｎ型ＦＥＴデバイスとＰ型ＦＥＴデバイスの両方を含む方法及び装置が、別々のプロセスの際に提供される。これらの最近の方法は、応力が、ゲート長のさらなるスケーリングに伴って増大し、設計グラウンド・ルール全体のスケーリングによってさほど影響を受けない、歪みチャネルＮ型ＦＥＴデバイス及びＰ型ＦＥＴデバイスを提供する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これらのチャネルの歪み領域における欠点は、電荷移動度の低下とそれによるデバイス性能の低下とをもたらすミスフィット転位の形成である。こうした望ましくないミスフィット転位は、デバイスが作られ、高温で処理されたときに形成される。
【０００８】
シリコン膜における歪み緩和の問題は、膜の全体の厚さを極めて薄く（５００Åより薄く）維持する必要がある熱混合シリコン・ゲルマニウム・オン・インシュレータ・デバイス（ＳＧＯＩ）については、より一層重要になっている。熱混合ＳＧＯＩにおいては、欠陥のない緩和ＳｉＧｅ層を形成し、続いてＳｉＧｅバッファ層をエピタキシャル成長させ、次いでＳｉ層をエピタキシャル成長させる。最終的な膜の厚さを５００Åより薄くする必要がある場合には、厚さが制限されるためＳｉＧｅバッファ層を成長させることができず、歪みＳｉ層を熱混合ＳＧＯＩ膜の上に直接成長させなければならない。この場合には、エピ成長界面は、ＳｉＧｅ／Ｓｉ界面に存在する。この界面は、通常、デバイス処理の際に歪み緩和をもたらす欠陥及びミスフィット転位を生成する。
【課題を解決するための手段】
【０００９】
本発明の第１の態様においては、半導体構造体を製造する方法は、層間の界面を介して応力誘発層（stress inducing layer）の上に応力受容層（stress receiving layer）を形成するステップを含む。本方法は、さらに、応力受容層と応力誘発層との間に、構造体におけるミスフィット転位を減少させるカーボン・ドーピングを行うステップを含む。
【００１０】
本発明の第２の態様においては、半導体構造体は、第１の材料と第２の材料とカーボン・ドープ材料とを有する応力含有構造体の上に配置された少なくとも１つのゲート・スタックを含む。カーボン・ドープ材料は、構造体におけるミスフィット転位を減少させるように構成される。カーボン・ドープ材料は、第１の材料と第２の材料との界面に存在することができる。第１の材料若しくはその一部をカーボン・ドープするか、又は、第２の材料若しくはその一部をカーボン・ドープすることができる。第１の材料は応力誘発材料であり、第２の材料は応力受容材料である。
【００１１】
本発明の第３の態様においては、半導体デバイスは、ＳｉＧｅ応力誘発層とＳｉ応力受容層とＳｉＧｅ応力誘発層及びＳｉ応力受容層の間の界面においてミスフィット転位を減少させるカーボン・ドープ材料とを含む層状構造体の上に配置されたＮ型ＦＥＴデバイスを含む。
【発明を実施するための最良の形態】
【００１２】
本発明は、半導体構造体及びその製造方法に関し、より具体的には、隣接するソース／ドレイン領域と共に、少なくとも１つのＳｉＧｅ層と少なくとも１つのシリコン層とを有するＮ型ＦＥＴデバイスに関する。本発明の実施形態においては、２つの層の界面領域はある程度のカーボンを含む。さらなる実施形態においては、ＳｉＧｅ層は、いかなる緩和機構も持たない初期非緩和状態とするか、又は、塑性流動を伴う緩和状態とすることができる。ＳｉＧｅ層をカーボンでドープして、カーボン・ドープＳｉＧｅ層を形成することができる。さらなる実施形態においては、界面におけるカーボンと、カーボンでドープされる緩和ＳｉＧｅ層又は非緩和ＳｉＧｅ層との組み合わせが考慮される。実施形態においては、本発明の構造体は、応力伝達を通してＮ型ＦＥＴデバイスにおける電子移動度を高め、通常はデバイスの製造プロセスにおいて、特にアニール工程において生じるミスフィット転位及び貫通転位の数又は形成を制限する。
【００１３】
実施形態においては、緩和ＳｉＧｅ又は非緩和ＳｉＧｅとシリコン界面との間の領域に０．０１％から１％（原子百分率）の範囲でカーボンを存在させることによって、こうしたミスフィット転位の形成及び伝搬を防止する。同様に、実施形態においては、カーボン・ドープされた緩和ＳｉＧｅ若しくは非緩和ＳｉＧｅの存在、又は、カーボン・ドープされた緩和ＳｉＧｅ若しくは非緩和ＳｉＧｅと、ＳｉＧｅ層及びシリコンの界面におけるカーボン・ドープ・シリコンとの組み合わせの存在によって、こうしたミスフィット転位の形成及び伝搬を防止する。
【００１４】
カーボンの量は、ドーパント活性化に必要な特定の熱サイクルと、歪みシリコン膜の特定の歪み及び厚さに応じて、調整することができる。さらに、ミスフィット転位の存在による歪み緩和を防止するのに必要なカーボン濃度は、小さいものであり、応力誘発ＳｉＧｅ層の格子定数に影響を及ぼさない。１つの実施形態においては、歪みＳｉ層の成長の最初の数単分子層にカーボンを導入することが有益である。
【００１５】
別の実施形態においては、カーボン・ドーピングは、ＳｉＧｅ層の成長の終盤に開始し、Ｓｉ層が成長する間も継続することができ、この場合には、カーボン・ドープされる区域は、ＳｉＧｅ層からＳｉ層にまで及ぶ。実施形態においては、ＳｉＧｅ／Ｓｉスタックの界面領域に、又は、ＳｉＧｅ層内のみ若しくはシリコン層内のみに、カーボンを導入することによって、他の潜在的な利点もあるが、（ｉ）ミスフィット転位が全く存在しないか又はほとんど存在しないため、Ｓｉ膜及び構造体全体の歪みが安定し、その結果デバイス性能の改善が可能になる、（ｉｉ）初期緩和ＳｉＧｅ構造体の場合には、カーボン含有量が不足する膜と比べて高い歪みを維持しながら、歪みＳｉ膜の厚さを大きくすることが可能になる、（ｉｉｉ）所与のＳｉ膜の厚さについてより高い歪みが可能になり、初期非緩和ＳｉＧｅ又は初期緩和ＳｉＧｅのいずれの場合についても、Ｎ型ＦＥＴの移動度及びデバイス性能を高める結果となる。
【００１６】
図１〜図４は、本発明に係るＮ型ＦＥＴデバイスを形成する製造プロセスを示す。図１においては、例えばシリコン・オン・インシュレータ（ＳＯＩ）などの基板１０が準備される。当該技術分野において周知の典型的なＳＩＭＯＸ又は接合プロセスを用いて、基板１０の上に任意の埋め込み酸化層（ＢＯＸ）を形成することができる。ＳＩＭＯＸ又は基板接合のいずれかによって、ＢＯＸ１２の上にシリコン層１４を設ける。シリコン層１４の上に緩和ＳｉＧｅ層又は非緩和ＳｉＧｅ層１６を選択的に成長させ、別のシリコン層２０がそれに続く。初期緩和膜の場合には、緩和プロセスは、当該技術分野において既知の標準的な熱混合ＳＧＯＩプロセスによる。領域１８は、層１６と層２０の界面におけるカーボン含有区域を示し、これによって、カーボンの含有量をＳｉＧｅ層１６及び／又はＳｉ層２０の中に到達させることができる。しかしながら、緩和ＳｉＧｅ層又は非緩和ＳｉＧｅ層１６をカーボンでドープすることによって、その緩和状態又は非緩和状態を維持しながらカーボン・ドープＳｉＧｅ層を形成できることを理解すべきである。この実装形態においてはカーボン領域１８を除くことができるが、さらなる実施形態においては、カーボン・ドープＳｉＧｅ層緩和又は非緩和ＳｉＧｅ層１６とカーボン・ドープ層２０との組み合わせが本発明によって検討される。
【００１７】
実施形態においては、層の厚さは、様々な範囲であり、例えば、基板層１０は典型的には０．７ｍｍである。ＢＯＸは、０Åから１２００Åまでの厚さとすることができ、シリコン層１４及び２０は、９０Åから３５０Åまで、好ましくは１００Åから２００Åまでの厚さとすることができる。さらに、ＳｉＧｅ層１６は、１００Åから６００Åまで、好ましくは２００Åから４００Åまでの範囲とすることができる。層１６から２０までの厚さは、デバイスの種々の設計パラメータに応じて変えて、組み合わせた厚さが３００Åから１０００Åになるようにすることができることを理解すべきである。
【００１８】
領域１８は、必ずしも本発明の分離材料の一部として構成する必要はなく、実施形態においては、ゲート・スタックの全体的な厚さには含まれない場合がある。例えば、ＳｉＧｅ層１６をカーボン・ドープ層とすることができ、この場合には、図１から図４において領域１８として符号を付ける必要はなくなる。このように、図１から図４は層１８を示しているが、上述のように他の実施形態も本発明によって考慮されることを理解すべきである（例えば、層１８は、構造体から完全に除くか、又は、カーボン・ドープＳｉＧｅ層と組み合わせる及び／又はカーボン・ドープ・シリコン層と組み合わせることができる）。実施形態においては、層１８は、層１６と２０との界面を定める領域と考えることができ、さらにカーボン・ドーパントを含み、領域の厚さは５０Åから５００Åであり、それにより、ＳｉＧｅ層１６の中に０Åから５００Åまで広がり、Ｓｉ層２０の中に０Åから２００Åまで広がる。
【００１９】
実装形態においては、緩和ＳｉＧｅ層又は非緩和ＳｉＧｅ層１６は、従来の方法で選択的に成長されられる。ゲルマニウム含有量は、Ｓｉ含有量に対する割合で０％より多くすることができ、１５％から３５％までの範囲が本発明によって考慮される。結果として区域１８が得られるカーボン・ドーピングは、堆積プロセスの間にカーボン含有前駆体を望ましい原子百分率で化学気相に加えることによって、層１６の成長の間のいずれの時点においても開始することができる。カーボン・ドーピングは、層１６の成長の完了後、層２０の成長の間も、望ましい程度まで続けられる。カーボン・ドーピングは、化学気相堆積プロセスにおいてカーボン前駆体の流れを止めることによって終了するが、シリコン層２０の成長は継続する。区域１８におけるカーボンの原子百分率は、０．０１％から１．０％まで範囲であり、好ましくは０．２％であり、好ましくは、ミスフィット転位を効果的に減少させるために１０２０カーボン原子／ｃｍ３を上回る濃度である。
【００２０】
Ｓｉは、緩和ＳｉＧｅより格子定数（すなわち、原子の間隔）が小さいため、その上面に成長するＳｉ層２０は、引張歪みを受ける、すなわち、シリコン原子は、その本来の状態より間隔が開いた状態となる。この歪みに誘発される間隔によって、ミスフィット転位の形成、すなわち加熱プロセス中の初期歪みシリコン層の変形が規則的に生じ、孤立したシリコン原子が、格子内におけるその位置を、その元素の格子定数と類似するエネルギー的により好ましい位置に変える。このミスフィット転位の形成は、例えばウェハの加熱などの歪み誘発後のプロセスや、下層１６のゲルマニウムの含有量によって決まる。
【００２１】
興味深いことに、少量のカーボンを、界面に、実施形態においては緩和ＳｉＧｅ層又は非緩和ＳｉＧｅ層に加えることによって、シリコン層２０におけるミスフィット転位の形成及び伝播が減少することが分かった。したがって、カーボンの濃度は、層１８のゲルマニウム含有量と相関関係にある。シリコン層のカーボンの量は、チャネル内の電子移動度に悪影響を及ぼさないものと思われる。
【００２２】
図２は、浅いトレンチ分離領域（ＳＴＩ）２２によって形成された分離チャネルを示す。絶縁トレンチ２２は、リソグラフィ及びエッチングのステップを含む従来のパターン形成プロセスによって形成される。ＳＴＩ２２を形成するために、例えば、パッド酸化、パッド窒化物堆積、リソグラフィによるパターン形成、反応性イオンエッチング（ＲＩＥ）といった標準的な技術を使用するパターン形成プロセスが用いられる。次いで、例えばライナー堆積、充填堆積、及び化学機械研磨を用いて、ＳＴＩ２２を形成することができる。ＳＴＩ形成プロセスは当該技術分野において周知である。
【００２３】
図３は、ソース及びドレイン（Ｓ／Ｄ）材料を配置する前のＮ型ＦＥＴデバイスを示す。プロセスはＮ型ＦＥＴデバイスについて示されるが、ゲートの形成は、Ｐ型ＦＥＴデバイスの形成と別にする必要はなく、同時に行うことができる。リソグラフィ及びエッチングのステップを含む従来のパターン形成プロセスを用いて、ポリシリコン・ゲート２４をスタックの中央に成長させる。一例として、ポリシリコンのブロックが、構造体の上に形成される。フォトレジストを構造体の上に塗布し、フォトレジストを放射線のパターンに露光させ、従来のレジスト現像液を使用してパターンを現像することを含むリソグラフィ・プロセスが適用される。リソグラフィ・ステップに続いて、ＲＩＥ、プラズマ・エッチング、イオン・ビーム・エッチング、又はレーザ・アブレーションといった従来のエッチング・プロセスを使用して、Ｎ型ＦＥＴ領域（及びＰ型ＦＥＴ領域）の活性範囲にパターンを転写し、ポリシリコン・ゲート２４を形成することができる。実施形態においては、ＳｉＮキャップ２６を配置して側壁スペーサ２８を形成し、これらは、エッチング停止キャップとして機能することになる。
【００２４】
キャップ２６及び側壁スペーサ２８もまた、従来の方法で形成される。この処理においては、犠牲ブロック材料を構造体の上に堆積させる。１つの実施形態においては、犠牲材料は、ＳｉＮ要素２６及び２８を形成する窒化化合物（例えばＳｉ３Ｎ４）である。要素２６、２８は、シラン源を用いる化学気相堆積（ＣＤＶ）などによる従来方法で形成することができる。窒化層を形成するのに適する可能性のある他の技術は、ＬＰＣＶＤ及び大気圧ＣＶＤ（ＡＰＣＶＤ）を含む。Ｎ型ＦＥＴ領域における下層１６から２０を覆うポリシリコン・ゲート２４及びその２つの側壁２８のサイズは、３００Åから８００Åの範囲のゲート２４のサイズ、Ｎ型ＦＥＴデバイスについては好ましくは４００Åのサイズを残して、スペーサが好ましい幅である１００Åを有すると、５００Åから１０００Åの範囲である。
【００２５】
図３をさらに参照すると、層１６から２０及び要素２４から２８によって形成されたスタックに隣接するＮ型ＦＥＴのウェル領域は、理想的にはシリコン層１４までエッチダウンされる。このエッチングは、初期非緩和ＳｉＧｅ層からの弾性応力伝達機構によって、上部のＳｉ層に引張歪みを誘発することになる。あるいは、このエッチングは、緩和ＳｉＧｅ層を用いるときには、弾性成分が付加されるため、上部のＳｉ層全体に実質的に加えられた引張歪みを増加させることになる。
【００２６】
図４は、（カーボン・ドープされた）ＳｉＧｅ層及びＳｉ層によって形成されたゲート・アイランドに隣接するＳ／Ｄウェルにエピタキシャル成長シリコン（ｅＳｉ）３０が充填された後のデバイスを示す。当業者であれば分かるように、上述の寸法を考慮すると、残っているゲート・アイランドは、引張応力の中に配置された長手方向のサイズとなる。
【００２７】
図５及び図６は、本発明を実装する場合の応力計算のグラフを示す。具体的には、これらのグラフは、弾性応力伝達が初期非緩和ＳｉＧｅに達する長手方向の（電流の流れの方向の）張力を示す。図５に示されるように、Ｇｅ含有量２０％と２０ｎｍのＳｉ層とを用いるＮ型ＦＥＴチャネルのチャネル内に、引張応力が存在する。図５に示されるように、応力の大きさは、ゲートの下でほぼ最大である。
【００２８】
図６にさらに示されるように、長手方向の引張応力の値は、ゲート端部の最も近くで最大である。下層のＳｉＧｅの端部（ゲート端部から約０．０４ミクロンの距離）からゲートに向かって、応力のレベルは大きく増加し、ゲート端部付近で３５０ＭＰａにまで達する。
【００２９】
図７は、種々のプロセス及び構造を考慮した場合の、チャネル内における長手方向の引張応力の平均値を示す。例えば、図７は、ゲルマニウム含有量が２０％、２５％、及び３０％の場合のそれぞれのチャネル応力レベルの平均値を示す。本発明の実施形態においては、シリコンの厚さの範囲全体（２０ｎｍ〜４０ｎｍ）にわたって、異なるゲルマニウム含有量（２０％、２５％、及び３０％）について応力レベルを計算し、ゲルマニウム含有量が最も高く、シリコンの厚さが最も薄い場合に、計算された応力レベルが最大であった。例えば、Ｇｅ含有量３０％、シリコンの厚さ２０ｎｍの場合に、約４００ＭＰａの応力レベルが得られた。
【００３０】
このように、本発明の構造体においては、引張応力がＮ型ＦＥＴのチャネル内に生成され、ミスフィット転位の数及び伝播は、少量のカーボンを応力誘発層と応力受容層との界面領域に加えることによって大きく減少する。同様に、代替的な実施形態においては、ミスフィット転位の数及び伝播は、カーボン・ドープ応力誘発層によって、又は、カーボン・ドープ応力誘発層と応力誘発層及び応力受容層の間の界面にあるカーボンとの組み合わせによって、大きく減少する。こうした応力を与えて、ミスフィット転位の発生を制御することによって、高いデバイス性能を実現することができる。さらに、本発明のプロセスを用いれば、高い歩留まりを得ながら製造コストを減少させることができる。
【００３１】
本発明を実施形態の観点から説明したが、当業者であれば、特許請求の範囲の趣旨及び範囲内で変更して本発明を実施できることが分かるであろう。例えば、本発明は、バルク基板に容易に適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る処理ステップ及び構造体並びにそれらの物質的特性の断面概略図を表わす。
【図２】本発明に係る処理ステップ及び構造体並びにそれらの物質的特性の断面概略図を表わす。
【図３】本発明に係る処理ステップ及び構造体並びにそれらの物質的特性の断面概略図を表わす。
【図４】本発明に係る処理ステップ及び構造体並びにそれらの物質的特性の断面概略図を表わす。
【図５】応力誘発ＳｉＧｅが引張応力を応力受容Ｓｉに伝達させる本発明の実装形態に係る、チャネル内の計算された引張応力の状態を示す断面図を表わす。
【図６】応力誘発ＳｉＧｅが引張応力を応力受容Ｓｉに伝達させる本発明の実装形態に係る、チャネル内の計算された引張応力の状態を示す断面図を表わす。
【図７】表面の下のＳｉチャネル領域における応力状態のプロットを示す。
【符号の説明】
【００３３】
１０：基板
１２：埋め込み酸化層（ＢＯＸ）
１４：シリコン層（Ｓｉ層）
１６：シリコン・ゲルマニウム層（ＳｉＧｅ層）
１８：カーボン領域
２０：シリコン層（Ｓｉ層）
２２：浅いトレンチ分離領域（ＳＴＩ）
２４：ポリシリコン・ゲート
２６：ＳｉＮキャップ
２８：側壁スペーサ
３０：エピタキシャル成長シリコン（ｅＳｉ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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