(57)【特許請求の範囲】
【請求項１】
半導体素子を構成された複数個の回路ブロックを半導体形成面に形成した基板と、
前記半導体形成面側に設けられ、前記半導体素子と電気的に接続され、互いに分離された第１及び第２の電極（Ｅ１，Ｅ２）と、
前記第１の電極に接続された電源層と、前記電源層を電極分離領域（２６）によって分離することによって得られ、前記第２の電極に接続されたグランド側電源層と、
前記グランド側電源層上を除く、前記電源層及び前記電極分離領域上に設けられた高誘電率層（４０）と、
前記グランド側電源層を覆うと共に、前記高誘電率層を覆うように前記基板全面に設けられたグランド層（５０）を備え、
前記電源層、前記高誘電率層、及び前記グランド層は、バイパスキャパシタを形成し、
前記バイパスキャパシタを構成する前記電源層は、前記電極分離領域（２６）により前記複数個の回路ブロックに対応して前記基板上で分割され、且つ、前記グランド側電源層及び前記電源層は、前記電極分離領域（２６）を挟んで対向するように配設され、更に、前記第２の電極（Ｅ２）及び前記グランド側電源層は互いに電気的に接続されるように積層されていることを特徴とする半導体装置。
【請求項２】
前記半導体素子は、ＰチャネルＭＯＳトランジスタであり、そのソース電極が前記電源層に接続されており、そのドレイン電極が前記グランド層に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、ＮチャネルＭＯＳトランジスタであり、そのドレイン電極が前記電源層に接続されており、そのソース電極が前記グランド層に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体素子は、ＣＭＯＳトランジスタであり、そのＰチャネルＭＯＳトランジスタのソース電極が前記電源層に接続されており、そのＮチャネルＭＯＳトランジスタのソース電極が前記グランド層に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体素子は、ダイオードであり、そのアノード電極またはカソード電極が前記電源層に接続され、そのカソード電極またはアノード電極が前記グランド層に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
請求項１〜５のいずれか一項において、前記高誘電率層は１０以上の比誘電率を有する誘電体材料によって形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびバイパスキャパシタモジュールに関し、詳細には、低周波数動作から高周波数動作に亘って、低コストな構成で半導体素子を低インピーダンス駆動することが可能な半導体装置およびバイパスキャパシタモジュールに関する。
【背景技術】
【０００２】
ＩＣ（半導体集積回路）を基板にパッケージングする際に、ＩＣの上または隣接させてキャパシタ（コンデンサ）が実装される。このキャパシタは、ＩＣ内部で発生したノイズが誤動作を引き起こすのを防ぐためのものであり、バイパスキャパシタと呼ばれている（例えば、特許文献１参照）。
【０００３】
図９は、ＩＣにバイパスキャパシタを隣接させて実装した構成を説明するための図である。図９に示すように、ＩＣ３００、３０１を基板（有機ＰＣＢ）４００に組み付けて使用する際に、基板４００にバイパスキャパシタ４０１をワイヤボンディングにより外付けして、ＩＣ３００、３０１に供給される電源電圧変動を抑えている。
【０００４】
図１０は、ＩＣ上にバイパスキャパシタを実装した構成を説明するための図である。図１０に示すように、ＩＣ５００を基板（有機ＰＣＢ）６００に組み付けて使用する際に、ＩＣ５００の上にバイパスキャパシタ５０１をワイヤボンディングにより外付けして、ＩＣ５００に供給される電源電圧変動を抑えている。
【０００５】
【特許文献１】特開平２−２０２０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記方法では、ワイヤボンディングのインダクタンス成分によって、高周波数での動作に限界があり、また、それを補うために大きなキャパシタ容量を実装する必要があるため、高コストになるとともにそのサイズが大きくなるという問題がある。
【０００７】
本発明は、上記に鑑みてなされたものであって、低周波数動作から高周波数動作に亘って、低コストな構成で半導体素子を低インピーダンス駆動することが可能な半導体装置およびバイパスキャパシタモジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明は、半導体素子が形成された基板の一方の面側に、前記半導体素子に電源を供給するための電源層およびグランド層と、当該電源層およびグランド層間に狭持された高誘電率層とで構成されるバイパスキャパシタを形成したことを特徴とする。
【０００９】
また、本発明の好ましい態様によれば、前記バイパスキャパシタは、前記基板の半導体素子の形成面側に形成されることが望ましい。
【００１０】
【００１１】
また、本発明の好ましい態様によれば、前記電源層は回路ブロック毎に分離して形成されることが望ましい。即ち、本発明の態様によれば、半導体素子が形成された半導体形成面を有する基板と、前記半導体形成面側に設けられ、前記半導体素子と電気的に接続され、互いに分離された第１及び第２の電極と、前記第１の電極に接続された電源層と、前記電源層を前記第２の電極から分離するように設けられた電極分離領域と、前記電源層及び前記電極分離領域上に設けられた高誘電率層と、前記第２の電極に接続され、前記電極分離領域によって分離された部分電源層と、前記部分電源層に接続され、前記高誘電率層を覆うように前記基板全面に設けられたグランド層を備え、前記電源層、前記高誘電率層、及び前記グランド層は、バイパスキャパシタを形成していることを特徴とする半導体装置が得られる。
【００１２】
また、本発明の好ましい態様によれば、前記半導体素子は、ＰチャネルＭＯＳトランジスタであり、そのソース電極が前記電源層に接続されており、そのドレイン電極が前記グランド層に接続されることが望ましい。
【００１３】
また、本発明の好ましい態様によれば、前記半導体素子は、ＮチャネルＭＯＳトランジスタであり、そのドレイン電極が前記電源層に接続されており、そのソース電極が前記グランド層に接続されることが望ましい。
【００１４】
また、本発明の好ましい態様によれば、前記半導体素子は、ＣＭＯＳトランジスタであり、そのＰチャネルＭＯＳトランジスタのソース電極が前記電源層に接続されており、そのＮチャネルＭＯＳトランジスタのソース電極が前記グランド層に接続されることが望ましい。
【００１５】
また、本発明の好ましい態様によれば、前記半導体素子は、ダイオードであり、そのアノード電極またはカソード電極が前記電源層に接続され、そのカソード電極またはアノード電極が前記グランド層に接続されることが望ましい。
【００１６】
また、本発明の好ましい態様によれば、前記バイバスキャパシタはモジュール構成されることが望ましい。
【００１７】
また、本発明の好ましい態様によれば、前記バイパスキャパシタの前記電源層およびグランド層と前記基板とは、ボンディングワイヤまたは半田ボールで接続されることが望ましい。
【００１８】
上記した課題を解決して、本発明の目的を達成するために、本発明は、基板に形成された半導体素子に電源を供給するための電源層およびグランド層と、前記電源層およびグランド層間に狭持された高誘電率層と、を備えたことを特徴とする。
【００１９】
また、本発明の好ましい態様によれば、前記バイバスキャパシタモジュールは、シート構造を呈することが望ましい。
【００２０】
また、本発明の好ましい態様によれば、前記電源層およびグランド層は、前記基板に半田ボールで接続されることが望ましい。本発明の態様によれば、基板に形成された半導体素子に接続して使用されるバイパスキャパシタモジュールであって、電源層と、グランド層と、前記電源層およびグランド層間に狭持された高誘電率層、前記電源層の一表面上に設けられた半田ボールと、前記グランド層にパッドにより電気的に接続されると共に前記電源層に対して電気的に絶縁され、前記電源層及び前記高誘電率層を通して、前記電源層の前記一表面上に取り出された半田ボールを有していることを特徴とするバイパスキャパシタモジュールが得られる。
【発明の効果】
【００２１】
本発明によれば、半導体素子が形成された基板の一方の面側に、半導体素子に電源を供給するための電源層およびグランド層と、当該電源層およびグランド層間に狭持された高誘電率層とで構成されるバイパスキャパシタを形成したので、低周波数動作から高周波数動作に亘って、低コストな構成で半導体素子を低インピーダンス駆動することが可能な半導体装置およびバイパスキャパシタモジュールを提供することが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下に、この発明の参考例及び最良の形態につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【参考例１】
【００２３】
図１〜図３を参照して参考例１に係る半導体装置を説明する。図１−１は参考例１に係る半導体装置の要部断面構成を示す図である。参考例１に係る半導体装置では、半導体素子として、ＣＭＯＳトランジスタおよびダイオードを基板に搭載した場合について説明する。
【００２４】
図１−１において、低濃度のＮ型不純物がドープされたＳｉ基板１０には、ＰチャネルＭＯＳトランジスタＰＴｒおよびＮチャネルＭＯＳトランジスタＮＴｒが集積されたＣＭＯＳトランジスタと、ダイオードＤｉとが形成されている。
【００２５】
ＰチャネルＭＯＳトランジスタＰＴｒは、高濃度Ｐ型不純物が拡散されて形成されたソース領域Ｓ１およびドレイン領域Ｄ１と、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ゲート電極ＧＥ１等で構成されている。
【００２６】
ＮチャネルＭＯＳトランジスタＮＴｒは、ＮチャネルＭＯＳトランジスタ形成用のＰ型ウェルＷ２と、Ｐ型ウェルＷ２に高濃度Ｎ型不純物が拡散されて形成されたソース領域Ｓ２およびドレイン領域Ｄ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２、ゲート電極ＧＥ２等で構成されている。
【００２７】
ＰチャネルＭＯＳトランジスタＰＴｒとＮチャネルＭＯＳトランジスタＰＴｒとは、両ゲート電極ＧＥ１、ＧＥ２が配線２１ｅで接続され、また、両ドレイン電極ＤＥ１、ＤＥ２が配線２１ｆで接続されて、ＣＭＯＳトランジスタを構成している。
【００２８】
ダイオードＤｉは、ダイオード形成用のＰ型ウェルＷ１、Ｐ型ウェルＷ１に高濃度Ｎ型不純物が拡散されて形成されたＮ型領域Ｃ１、アノード電極ＡＥ、カソード電極ＣＥ等で構成されている。
【００２９】
Ｓｉ基板１０上には、ＳｉＯ2からなる絶縁層（配線層）２０が形成されている。この絶縁層２０には、コンタクトホールや各種配線が形成されており、Ｖｃｃ電源層３０とアノード電極ＡＥを接続する配線２１ａ、ＧＮＤ層３０とカソード電極ＣＥを接続する配線２１ｂ、Ｖｃｃ電源層３０とソース電極ＳＥ１を接続する配線２１ｃ、ＧＮＤ層５０とソース電極ＳＥ２を接続する配線２１ｄ等が形成されている。
【００３０】
絶縁層２０の上には、ＰチャネルＭＯＳトランジスタＰＴｒのソース電極ＳＥ１やダイオードＤｉのアノード電極ＡＥにバイアス電圧Ｖｃｃを供給するためのＶｃｃ電源層３０が形成されている。Ｖｃｃ電源層３０の上には高誘電率層４０が形成されている。この高誘電率層４０の上には、ＮチャネルＭＯＳトランジスタＮＴｒのソース電極ＳＥ１やダイオードＤｉのカソード電極ＣＥを接地電位とするためのＧＮＤ層５０が形成されている。
【００３１】
上記構造の半導体装置では、Ｖｃｃ電源層３０およびＧＮＤ層５０と、Ｖｃｃ電源層３０およびＧＮＤ層５０に狭持される高誘電率層４０とでバイパスキャパシタを構成している。このように、Ｖｃｃ電源層３０、ＧＮＤ層５０、および高誘電率層４０とでバイパスキャパシタを形成することにより、大きな容量のバイパスキャパシタを形成することができる。バイパスキャパシタの容量を大きくするため、高誘電率層４０には、高誘電率材料を使用し、例えば、図２に示す高誘電率材料を使用することができる。同図では、使用可能な高誘電率材料とその比誘電率を示している。高誘電率層４０に使用する高誘電率材料としては、特に、比誘電率ε＝１０以上のものが望ましい。
【００３２】
図１−２は、図１−１の半導体装置の等価回路を示す図である。同図において、ＶｃｃとＧＮＤ間には、バイパスキャパシタＣBにより低インピーダンスが形成される。これにより、ＰチャネルＭＯＳトランジスタＰＴｒおよびＮチャネルＭＯＳトランジスタＮＴｒのソースとドレイン間に、また、ダイオードＤｉのアノードとカソード間に、低周波数から高周波数動作に亘って低インピーダンスの電源が供給される。この結果、入力信号ＩＮがローレベルからハイレベルに変化する瞬間のソース−ドレイン電流による電源電圧変動を防止することができる。
【００３３】
図３−１〜図３−６は、上記図１−１の半導体装置の製造工程の概略を説明するための図である。まず、図３−１に示すように、Ｎ型のＳｉ基板１０の表面に、Ｐ型不純物をイオン注入し、ダイオードＤｉ形成用のＰ型ウェルＷ１、ＰチャネルＭＯＳトランジスタＰＴｒ形成用のＰ型ウェルＷ２、ＰチャネルＭＯＳトランジスタＰＴｒのソース領域Ｓ１、ドレイン領域Ｄ１を形成する。そして、Ｎ型不純物をイオン注入し、ＮチャネルＭＯＳトランジスタＮＴｒのソース領域Ｓ２、ドレイン領域Ｄ２、ダイオードＤｉのＮ型領域Ｃ１を形成する。
【００３４】
つぎに、図３−２に示すように、パターニングによりＡｌ等の金属で各電極ＡＥ、ＣＥ、ＳＥ１、ＧＥ１、ＤＥ１、ＳＥ２、ＧＥ２、ＤＥ２および配線２１ｅ、２１ｆを形成する。また、スピンコーター、スパッタリング、およびＣＶＤ等により、ＳｉＯ2を積層して絶縁層２０を形成する。
【００３５】
絶縁層２０の形成後、図３−３に示すように、エッチングにより、絶縁層２０にコンタクトホール２０ａ〜２０ｄを形成する。この後、図３−４に示すように、このコンタクトホール２０ａ〜２０ｄの開口と絶縁層２０の表面に、スパッタリングやＣＶＤ等によりＡｌ等の金属を積層して配線２１ａ〜２１ｄとＶｃｃ電源層３０を形成する。
【００３６】
Ｖｃｃ電源層３０の形成後、図３−５に示すように、Ｖｃｃ電源層３０の上に、スピンコーター、スパッタリング、およびＣＶＤ等により高誘電率材料を積層して高誘電率層４０を形成する。高誘電率層４０の形成後、図３−６に示すように、Ｖｃｃ電源層３０および高誘電率層４０に、エッチングによりコンタクトホール６０ｂ、６０ｄを形成し、このコンタクトホール６０ｂ、６０ｄを絶縁処理する。
【００３７】
コンタクトホール３１ａ〜ｄの開口と高誘電率層４０の表面に、スパッタリングやＣＶＤ等でＡｌ等を積層してＧＮＤ層５０を形成し、上記図１−１に示した半導体装置を製造する。
【００３８】
参考例１によれば、半導体素子（ＣＭＯＳトランジスタ、ダイオード）が形成されたＳｉ基板１０に、当該半導体素子に電源を供給するためのＶｃｃ電源層３０およびＧＮＤ層５０と、当該Ｖｃｃ電源層３０およびＧＮＤ層５０間に狭持された高誘電率層４０とで構成されるバイパスキャパシタを形成したので、ＶｃｃとＧＮＤ間には、バイパスキャパシタにより低インピーダンスを形成でき、ＣＭＯＳトランジスタのソースとドレイン間に、また、ダイオードのアノードとカソード間に、低周波数動作から高周波数動作に亘って低インピーダンスの電源を供給することが可能となる。
【００３９】
なお、参考例１では、ＣＭＯＳトランジスタをＳｉ基板１０に形成した場合について説明したが、単体のＰチャネルＭＯＳトランジスタを形成することにしてもよい。この場合、ＰチャネルＭＯＳトランジスタのソース電極をＶｃｃ電源層３０に接続し、そのドレイン電極をＧＮＤ層５０に接続することにすればよい。また、単体のＮチャネルＭＯＳトランジスタをＳｉ基板１０に形成することにしてもよい。この場合、ＮチャネルＭＯＳトランジスタのドレイン電極をＶｃｃ電源層３０に接続し、そのソース電極をＧＮＤ層５０に接続すればよい。
【００４０】
また、参考例１では、ダイオードＤｉのアノード電極ＡＥをＶｃｃ電源層３０に、そのカソード電極ＣＥをＧＮＤ層５０に接続することとしたが、ダイオードＤｉのカソード電極ＣＥをＶｃｃ電源層３０に、そのアノード電極ＡＥをＧＮＤ層５０に接続することにしてもよい。
【００４１】
また、参考例１では、トランジスタおよびダイオードとして、ＭＯＳ構造について説明したが、本発明は、バイポーラ構造にも適用可能である。
【００４２】
また、参考例１では、基板としてＳｉ基板を使用することとしたが、本発明は、半導体素子を搭載可能な基板であれば如何なるものでもよく、ガラス基板やプラスチック基板等を使用することにしてもよい。
【実施例１】
【００４３】
図４〜図５を参照して実施例１に係る半導体装置を説明する。参考例１に係る半導体装置は、Ｖｃｃ電源層３０をＳｉ基板１０の全面に形成する構成としたものである。これに対して、実施例１に係る半導体装置は、Ｖｃｃ電源層３０を所定の回路ブロック毎に分離した構成としたものである。図４は実施例１に係る半導体装置の要部断面構成を示す図である。図４において、図１と同等機能を有する部位には同一符号を付して、その説明を省略する。
【００４４】
図４において、絶縁層２０には、Ｖｃｃ電源層３０と接続される電極Ｅ１と、ＧＮＤ層５０に接続される電極Ｅ２とが形成されている。電極Ｅ１は、ＰチャネルＭＯＳトランジスタＰＴｒのソース電極ＳＥ１およびダイオードＤｉのカソード電極ＣＥと配線２１で接続されている。また、電極Ｅ２は、ＮチャネルトＭＯＳトランジスタＮＴｒのソース電極ＳＥ２および隣のブロックのダイオードＤｉのアノード電極ＡＥ（不図示）と配線２１で接続されている。
【００４５】
図５−１〜図５−５は、上記図４の半導体装置の製造工程の概略を説明するための図である。図５−１に示すように、まず、Ｓｉ基板１０に、パターニングによりＡｌ等の金属で各電極ＡＥ、ＣＥ、ＳＥ１、ＧＥ１、ＤＥ１、ＳＥ２、ＧＥ２、ＤＥ２、Ｅ１、Ｅ２および配線２１等を形成するとともに、スピンコーター、スパッタリング、およびＣＶＤ等により、ＳｉＯ2を積層して絶縁層２０を形成する。
【００４６】
絶縁層２０を形成後、図５−２に示すように、エッチングにより絶縁層２０に、電極Ｅ１、Ｅ２とＶｃｃ電源層３０とを接続するための開口７０を形成する。
【００４７】
つぎに、図５−３に示すように、電極分離領域２６を除いて、開口７０と絶縁層２０の表面に、スパッタリングやＣＶＤ等によりＡｌ等の金属を積層して、領域分離したＶｃｃ電源層３０を形成する。
【００４８】
Ｖｃｃ電源層３０の形成後、図５−４に示すように、Ｖｃｃ電源層３０の上に、スピンコーター、スパッタリング、およびＣＶＤ等により高誘電率材料を積層して高誘電率層４０を形成する。高誘電率層４０の形成後、図５−５に示すように、電極Ｅ２およびＶｃｃ電源層３０と、ＧＮＤ層５０とを接続するための開口８０を形成する。
【００４９】
この後、開口８０と高誘電率層４０の表面に、スパッタリングやＣＶＤ等によりＡｌ等の金属を積層してＧＮＤ層５０を形成し、これにより、電極Ｅ２およびＶｃｃ電源層３０と、ＧＮＤ層５０とを接続して、上記図４に示した半導体装置を製造する。
【参考例２】
【００５０】
図６を参照して参考例２に係る半導体装置を説明する。参考例１に係る半導体装置は、バイパスキャパシタをＳｉ基板１０の半導体素子の形成面側に形成する構成としたものである。これに対して、参考例２に係る半導体装置は、バイパスキャパシタをＳｉ基板１０の半導体素子の形成面に対して反対面側に形成した構成である。
【００５１】
図６は参考例２に係る半導体装置の要部断面構成を示す図である。図６において、図１と同等機能を有する部位には同一符号を付して、その説明を省略する。同図において、Ｓｉ基板１０の裏面側には、Ｖｃｃ電源層３０、高誘電率層４０、およびＧＮＤ層５０からなるバイパスキャパシタが形成されている。
【００５２】
絶縁層２０には、ＧＮＤ層３０とカソード電極ＣＥを接続するための電極Ｅ１０、Ｖｃｃ電源層３０とアノード電極ＡＥを接続する電極Ｅ１１、Ｖｃｃ電源層３０とソース電極ＳＥ１を接続するための電極Ｅ１２、ＧＮＤ層５０とソース電極ＳＥ２を接続するための電極Ｅ１３が形成されている。各電極Ｅ１０、１１、１２、１３は、それぞれカソード電極ＣＥ、アノード電極ＡＥ、ソース電極ＳＥ１、ソース電極ＳＥ２に配線２１で接続されている。
【００５３】
Ｓｉ基板１０には、絶縁処理されたコンタクトホール１０ａ〜１０ｄが形成されている。ＧＮＤ層５０と電極Ｅ１０、Ｖｃｃ電源層３０と電極Ｅ１１、Ｖｃｃ電源層３０と電極Ｅ１２、ＧＮＤ層５０と電極Ｅ１３は、コンタクトホール１０ａ〜１０ｄ内に形成された配線１１ａ〜１１ｄでそれぞれ接続されている。
【参考例３】
【００５４】
図７を参照して参考例３に係る半導体装置を説明する。実施例１及び参考例１、２に係る半導体装置は、バイパスキャパシタをＳｉ基板１０上に積層して形成した構成である。これに対して、参考例３に係る半導体装置は、バイパスキャパシタをシート状のモジュール構成としたものである。図７−１は、参考例３に係るバイパスキャパシタシートの概略断面構成を示す図、図７−２は参考例３に係るバイパスキャパシタシートをＳｉ基板１０に搭載した場合の概略平面構成を示す図、図７−３は参考例３に係るバイパスキャパシタシートをＳｉ基板１０に搭載した場合の概略断面構成を示す図である。図７において、図１と同等機能を有する部位には同一符号を付して、その説明を省略する。
【００５５】
図７−１〜図７−３において、１００はバイパスキャパシタをモジュール構成したバイパスキャパシタシートを示している。バイパスキャパシタ１００は、Ｓｉ基板１０よりも小さい面積を呈している。バイパスキャパシタシート１００は、Ｖｃｃ電源層３０、高誘電率層４０、およびＧＮＤ層５０を備えている。Ｖｃｃ電源層３０は、高誘電率層４０およびＧＮＤ層５０に比して大きな面積となっており、外周が露出している。
【００５６】
Ｖｃｃ電源層３０には、外周に複数のパッド３１が形成されている。また、ＧＮＤ層５０には、その表面に複数のパッド５１が形成されている。Ｓｉ基板１０には、外周部に、複数のＶｃｃ用パッド２５ａおよびＧＮＤ用パッド２５ｂが形成されている。Ｖｃｃ用パッド２５ａは電極Ｅ３０に接続されており（不図示）、ＧＮＤ用パッド２５ｂは電極Ｅ３１に接続されている（不図示）。
【００５７】
そして、バイパスキャパシタシート１００をＳｉ基板１０に搭載する場合には、Ｖｃｃ電源層３０のパッド３１とＳｉ基板１０のＶｃｃ用パッド２５ａ間、およびＧＮＤ層５０のパッド５１とＳｉ基板１０のＧＮＤ用パッド２５間をそれぞれボンディングワイヤ１１０で接続する。
【００５８】
参考例３によれば、バイパスキャパシタをシート状にモジュール構成することとしたので、半導体装置の製造工程を簡略化でき、また、半導体装置を軽量化することが可能となる。
【実施例２】
【００５９】
図８を参照して実施例２に係る半導体装置を説明する。参考例３は、バイパスキャパシタシートをボンディングワイヤでＳｉ基板に接続する構成である。これに対して、実施例２は、バイパスキャパシタシートを半田ボールでＳｉ基板に接続する構成である。
【００６０】
図８は、実施例２に係る半導体装置を説明するための図である。図８−１は、実施例２に係るバイパスキャパシタシートの概略断面構成を示す図、図８−２は実施例２に係るバイパスキャパシタシートをＳｉ基板に搭載した場合の概略断面構成を示す図である。図８において、図７と同等機能を有する部位には同一符号を付して、その説明を省略する。
【００６１】
図８−１および図８−２において、２００は、バイパスキャパシタをモジュール構成したバイパスキャパシタシートを示している。バイパスキャパシタシート２００は、Ｓｉ基板１０と略同一の面積を呈している。バイパスキャパシタシート２００は、Ｖｃｃ電源層３０、高誘電率層４０、およびＧＮＤ層５０を備えている。Ｖｃｃ電源層３０の下側には半田ボール２０２が形成されている。また、ＧＮＤ層５０には下方に伸張するパッド２０１が形成されており、このパッド２０１には半田ボール２０２が形成されている。
【００６２】
Ｓｉ基板１０には、Ｖｃｃ用パッド２５ａおよびＧＮＤ用パッド２５ｂが形成されている。Ｖｃｃ用パッド２５ａは電極Ｅ３０に接続されており（不図示）、ＧＮＤ用パッド２５ｂは電極Ｅ３１に接続されている（不図示）。
【００６３】
そして、バイパスキャパシタシート２００をＳｉ基板１０に搭載する場合には、バイパスキャパシタシート２００の半田ボール２０２をリフローして、Ｓｉ基板１０のＶｃｃ用パッド２５ａおよびＧＮＤ用パッド２５ｂと接続する。ここでは、バイパスキャパシタシート２００に、半田ボール２０２を形成することとしたが、Ｓｉ基板１０のＶｃｃ用パッド２５ａおよびＧＮＤ用パッド２５ｂに半田ボールを形成することにしてもよい。
【産業上の利用可能性】
【００６４】
本発明に係る半導体装置およびバイパスキャパシタモジュールは、ＩＣ、ＬＳＩ、ＶＬＳＩ等の各種半導体装置に利用可能である。
【図面の簡単な説明】
【００６５】
【図１−１】参考例１に係る半導体装置の要部断面構成を示す図である。
【図１−２】図１−１の半導体装置の等価回路を示す図である。
【図２】高誘電率材料とその被誘電率を示す図である。
【図３−１】参考例１に係る半導体装置の製造工程の概略を説明するための図である（その１）。
【図３−２】参考例１に係る半導体装置の製造工程の概略を説明するための図である（その２）。
【図３−３】参考例１に係る半導体装置の製造工程の概略を説明するための図である（その３）。
【図３−４】参考例１に係る半導体装置の製造工程の概略を説明するための図である（その４）。
【図３−５】参考例１に係る半導体装置の製造工程の概略を説明するための図である（その５）。
【図３−６】参考例１に係る半導体装置の製造工程の概略を説明するための図である（その６）。
【図４】実施例１に係る半導体装置の要部断面構成を示す図である。
【図５−１】実施例１に係る半導体装置の製造工程の概略を説明するための図である（その１）。
【図５−２】実施例１に係る半導体装置の製造工程の概略を説明するための図である（その２）。
【図５−３】実施例１に係る半導体装置の製造工程の概略を説明するための図である（その３）。
【図５−４】実施例１に係る半導体装置の製造工程の概略を説明するための図である（その４）。
【図５−５】実施例１に係る半導体装置の製造工程の概略を説明するための図である（その５）。
【図６】参考例２に係る半導体装置の要部断面構成を示す図である。
【図７−１】参考例３に係るバイパスキャパシタシートの概略断面構成を示す図である。
【図７−２】参考例３に係るバイパスキャパシタシートをＳｉ基板に搭載した場合の概略平面構成を示す図である。
【図７−３】参考例３に係るバイパスキャパシタシートをＳｉ基板に搭載した場合の概略断面構成を示す図である。
【図８−１】実施例２に係るバイパスキャパシタシートの概略断面構成を示す図である。
【図８−２】実施例２に係るバイパスキャパシタシートをＳｉ基板に搭載した場合の概略断面構成を示す図である。
【図９】ＩＣにバイパスキャパシタを隣接させて実装した構成を説明するための図である。
【図１０】ＩＣ上にバイパスキャパシタを実装した構成を説明するための図である。
【符号の説明】
【００６６】
１０  Ｓｉ基板
１０ａ〜ｄ  コンタクトホール
１１ａ〜ｄ  配線
２０  絶縁層（配線層）
２１  配線
３０  Ｖｃｃ電源層
４０  高誘電率層
５０  ＧＮＤ層
１００、２００  バイパスキャパシタシート
ＰＴｒ  ＰチャネルＭＯＳトランジスタ
ＮＴｒ  ＮチャネルＭＯＳトランジスタ
Ｄｉ  ダイオード
Ｗ１、Ｗ２  Ｎ型ウェル
Ｓ１、Ｓ２  ソース領域
Ｄ１、Ｄ２  ドレイン領域
ＡＥ  アノード電極
ＣＥ  カソード電極
ＳＥ１、ＳＥ２  ソース電極
ＧＥ１、ＧＥ２  ゲート電極
ＤＥ１、ＤＥ２  ドレイン電極
【図１−１】
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【図１−２】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図５−５】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図８−１】
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【図８−２】
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【図９】
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【図１０】
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