(57)【特許請求の範囲】
【請求項１】
制御信号に基づいてコンデンサの充放電を切り替える充放電部と、
前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータと、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップと、
前記コンデンサの電圧に基づいて前記コンパレータの動作電流を制御する電流制御部と、
を有することを特徴とする発振回路。
【請求項２】
制御信号に基づいてコンデンサの充放電を切り替える充放電部と、
前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータと、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップと、
前記コンデンサの電圧に基づいて前記コンパレータの動作電流を制御する電流制御部と、
を有し、
前記電流制御部は、
前記コンデンサの電圧が前記コンパレータの基準電圧近傍において前記コンデンサの電圧に応じた電流を前記コンパレータに流す第１電流制御部と、
前記コンパレータに一定の動作電流を定常的に流す第２電流制御部を
有することを特徴とする発振回路。
【請求項３】
制御信号に基づいてコンデンサの充放電を切り替える充放電部と、
前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータと、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップと、
前記コンデンサの電圧に基づいて前記コンパレータの動作電流を制御する電流制御部と、
前記フリップフロップの出力信号を遅延した信号に基づいて前記コンパレータの比較結果信号を所定レベルに変更するレベル変更部を
有することを特徴とする発振回路。
【請求項４】
制御信号に基づいて充放電部でコンデンサの充放電を切り替え、
前記コンデンサの電圧をコンパレータで基準電圧と比較して比較結果信号を出力し、
前記比較結果信号でフリップフロップをセット又はリセットして前記フリップフロップの出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力し、
前記コンデンサの電圧に基づいて前記コンパレータの動作電流を制御する、
ことを特徴とする発振回路の動作電流制御方法。
【請求項５】
制御信号に基づいて充放電部でコンデンサの充放電を切り替え、
前記コンデンサの電圧をコンパレータで基準電圧と比較して比較結果信号を出力し、
前記比較結果信号でフリップフロップをセット又はリセットして前記フリップフロップの出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力し、
前記コンデンサの電圧に基づいて前記コンパレータの動作電流を制御し、
前記フリップフロップの出力信号を遅延した信号に基づいて前記コンパレータの比較結果信号を所定レベルに変更する
ことを特徴とする動作電流制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路及びその動作電流制御方法に関する。
【背景技術】
【０００２】
図９は従来の発振回路の一例の回路構成図を示す。図９において、定電流回路１は一端に電源Ｖｄｄが接続され、他端にｐチャネルＭＯＳトランジスタＭ１，Ｍ３のソースが接続されている。ＭＯＳトランジスタＭ１のドレインはｎチャネルＭＯＳトランジスタＭ２のドレインに接続され、ＭＯＳトランジスタＭ２のソースは電源Ｖｓｓに接続されている。また、ＭＯＳトランジスタＭ３のドレインはｎチャネルＭＯＳトランジスタＭ４のドレインに接続され、ＭＯＳトランジスタＭ４のソースは電源Ｖｓｓに接続されている。
【０００３】
ＭＯＳトランジスタＭ１，Ｍ２のドレインはコンデンサＣ１の一端に接続されると共にコンパレータ２の非反転入力端子に接続されている、コンデンサＣ１の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１，Ｍ２のゲートはＲＳフリップフロップ４のＱ端子に接続されている。
【０００４】
また、ＭＯＳトランジスタＭ３，Ｍ４のドレインはコンデンサＣ２の一端に接続されると共にコンパレータ３の非反転入力端子に接続されている、コンデンサＣ２の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ３，Ｍ４のゲートはＲＳフリップフロップ４のＱＢ端子に接続されている。
【０００５】
コンパレータ２，３の反転入力端子は定電圧回路５の一端に接続されて基準電圧Ｖｔｈを印加され、定電圧回路５の他端は電源Ｖｓｓに接続されている。コンパレータ２は電流入力端子を定電流回路６の一端に接続されて動作電流を供給されており、定電流回路６の他端は電源Ｖｓｓに接続されている。コンパレータ２はコンデンサＣ１の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ４のセット端子Ｓに供給する。
【０００６】
コンパレータ３は電流入力端子を定電流回路７の一端に接続されて動作電流を供給されており、定電流回路７の他端は電源Ｖｓｓに接続されている。コンパレータ３はコンデンサＣ２の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ４のリセット端子Ｒに供給する。
【０００７】
フリップフロップ４はセット端子Ｓにハイレベルの信号を供給されるとＱ端子出力をハイレベル、ＱＢ端子出力をローレベルとする。また、フリップフロップ４はリセット端子Ｒにハイレベルの信号を供給されるとＱ端子出力をローレベル、ＱＢ端子出力をハイレベルとする。フリップフロップ４のＱ端子出力とＱＢ端子出力の一方又は双方が発振信号として出力される。
【０００８】
＜動作＞
フリップフロップ４のＱ端子出力がローレベル（図１０（Ｅ））のときＭＯＳトランジスタＭ１がオン、ＭＯＳトランジスタＭ２がオフでコンデンサＣ１は充電され（図１０（Ａ））、同時にＱＢ端子出力がハイレベル（図１０（Ｆ））でＭＯＳトランジスタＭ３がオフ、ＭＯＳトランジスタＭ４がオンでコンデンサＣ２は放電される（図１０（Ｃ））。そして、コンデンサＣ１の電圧が基準電圧Ｖｔｈを超えるとコンパレータ２の出力はハイレベルとなり（図１０（Ｂ））、フリップフロップ４がセットされてＱ端子出力がハイレベル、ＱＢ端子出力がローレベルとなる。
【０００９】
このときＭＯＳトランジスタＭ１がオフ、ＭＯＳトランジスタＭ２がオンでコンデンサＣ１は放電され、同時にＱＢ端子出力がローレベルでＭＯＳトランジスタＭ３がオン、ＭＯＳトランジスタＭ４がオフでコンデンサＣ２は充電される。そして、コンデンサＣ２の電圧が基準電圧Ｖｔｈを超えるとコンパレータ３の出力はハイレベルとなり（図１０（Ｄ））、フリップフロップ４がリセットされてＱ端子出力がローレベル、ＱＢ端子出力がハイレベルとなる。
【００１０】
ところで、第１、第２入力信号の高低に応じてコンデンサの充放電電流を生成するアンプと、コンデンサの端子電圧Ｖａと上限電圧Ｖｔｈ１、下限電圧Ｖｔｈ２を各々比較する２つのコンパレータと、２つのコンパレータの各出力信号によってリセット／セットされるフリップフロップと、制御信号に応じて２つのコンパレータのいずれか一方に駆動電流を供給するスイッチとを用いて発振回路を構成する技術が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１５９３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図９に示す従来の発振回路が一定周波数の発振信号を安定して出力するためには、コンパレータ２，３に定電流回路６，７から十分な動作電流を供給する必要があり、特に、発振周波数が大きい場合にはコンパレータ２，３に供給する動作電流が大きくなる。このために、従来の発振回路は消費電力が大きいという問題があった。
【００１３】
また、発振周波数を大きい値に設定すると、コンパレータ２，３が十分に反応しきれずに、フリップフロップ４のセット端子Ｓとリセット端子Ｒが同時にハイレベルとなる禁止状態に陥り、発進停止を引き起こすおそれがあるという問題があった。
【００１４】
本発明は上記の点に鑑みてなされたもので、消費電力を低減する発振回路及びその動作電流制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一実施態様による発振回路は、
制御信号に基づいてコンデンサ（Ｃ１１，Ｃ１２又はＣ５１）の充放電を切り替える充放電部（Ｍ１１〜Ｍ１４又は５１，５２）と、
前記コンデンサ（Ｃ１１，Ｃ１２又はＣ５１）の電圧を基準電圧と比較して比較結果信号を出力するコンパレータ（１２，１３又は５３，５４）と、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部（Ｍ１１〜Ｍ１４又は５１，５２）に供給すると共に発振信号として出力するフリップフロップ（１４又は６１）と、
前記コンデンサ（Ｃ１１，Ｃ１２又はＣ５１）の電圧に基づいて前記コンパレータ（１２，１３又は５３，５４）の動作電流を制御する電流制御部（１６〜１９又は５６，５７，５９，６０）と、を有する。
【００１６】
また、本発明の他の一実施態様による発振回路は、制御信号に基づいてコンデンサ（Ｃ１１，Ｃ１２）の充放電を切り替える充放電部（Ｍ１１〜Ｍ１４）と、
前記コンデンサ（Ｃ１１，Ｃ１２）の電圧を基準電圧と比較して比較結果信号を出力するコンパレータ（Ｍ１１〜Ｍ１４）と、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部（Ｍ１１〜Ｍ１４）に供給すると共に発振信号として出力するフリップフロップ（１４）と、
前記コンデンサ（Ｃ１１，Ｃ１２）の電圧に基づいて前記コンパレータ（１２，１３）の動作電流を制御する電流制御部（１６〜１９）と、
を有し、
前記電流制御部（１６〜１９）は、
前記コンデンサ（Ｃ１１，Ｃ１２）の電圧が前記コンパレータ（１２，１３）の基準電圧近傍において前記コンデンサの電圧に応じた電流を前記コンパレータ（１２，１３）に流す第１電流制御部（１６，１８）と、
前記コンパレータ（１２，１３）に一定の動作電流を定常的に流す第２電流制御部（１７，１９）を有する。
【００１７】
また、本発明の他の一実施態様による発振回路は、制御信号に基づいてコンデンサ（Ｃ１１，Ｃ１２）の充放電を切り替える充放電部（Ｍ１１〜Ｍ１４と、
前記コンデンサ（Ｃ１１，Ｃ１２）の電圧を基準電圧と比較して比較結果信号を出力するコンパレータ（１２，１３）と、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部（Ｍ１１〜Ｍ１４）に供給すると共に発振信号として出力するフリップフロップ（１４）と、
前記コンデンサ（Ｃ１１，Ｃ１２）の電圧に基づいて前記コンパレータ（１２，１３）の動作電流を制御する電流制御部（１６〜１９）と、
前記フリップフロップ（１４）の出力信号を遅延した信号に基づいて前記コンパレータの比較結果信号を所定レベルに変更するレベル変更部（２０，Ｍ１５，２１，Ｍ１６）を有する。
【００１８】
また、本発明の他の一実施態様による発振回路の動作電流制御方法は、
制御信号に基づいて充放電部（Ｍ１１〜Ｍ１４又は５１，５２）でコンデンサ（Ｃ１１，Ｃ１２又はＣ５１）の充放電を切り替え、
前記コンデンサ（Ｃ１１，Ｃ１２又はＣ５１）の電圧をコンパレータ（１２，１３又は５３，５４）で基準電圧と比較して比較結果信号を出力し、
前記比較結果信号でフリップフロップ（１４又は６１）をセット又はリセットして前記フリップフロップ（１４又は６１）の出力信号を制御信号として前記充放電部（Ｍ１１〜Ｍ１４又は５１，５２）に供給すると共に発振信号として出力し、
前記コンデンサ（Ｃ１１，Ｃ１２又はＣ５１）の電圧に基づいて前記コンパレータ（１２，１３又は５３，５４）の動作電流を制御する。
【００１９】
また、本発明の他の一実施態様による発振回路の動作電流制御方法は、
制御信号に基づいて充放電部（Ｍ１１〜Ｍ１４）でコンデンサ（Ｃ１１，Ｃ１２）の充放電を切り替え、
前記コンデンサ（Ｃ１１，Ｃ１２）の電圧をコンパレータ（１２，１３）で基準電圧と比較して比較結果信号を出力し、
前記比較結果信号でフリップフロップ（１４）をセット又はリセットして前記フリップフロップ（１４）の出力信号を制御信号として前記充放電部（Ｍ１１〜Ｍ１４）に供給すると共に発振信号として出力し、
前記コンデンサ（Ｃ１１，Ｃ１２）の電圧に基づいて前記コンパレータ（１２，１３）の動作電流を制御し、
前記フリップフロップ（１４）の出力信号を遅延した信号に基づいて前記コンパレータ（１２，１３）の比較結果信号を所定レベルに変更する。
【００２０】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２１】
本発明によれば、消費電力を低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の発振回路の第１実施形態の回路構成図である。
【図２】電流回路１６，１７の一実施形態の回路図である。
【図３】図１の回路各部の信号波形図である。
【図４】本発明の発振回路の第１実施形態の回路構成図である。
【図５】図４の回路各部の信号波形図である。
【図６】発振信号を利用する２次の連続時間系デルタ・シグマ変調器の一実施形態の回路構成図である。
【図７】Ｄ／Ａコンバータ３４の第１実施形態の回路構成図である。
【図８】Ｄ／Ａコンバータ３４及び３５の第２実施形態の回路構成図である。
【図９】従来の発振回路の一例の回路構成図である。
【図１０】図９の回路各部の信号波形図である。
【発明を実施するための形態】
【００２３】
以下、図面に基づいて本発明の実施形態について説明する。
【００２４】
＜発振回路の第１実施形態の回路構成図＞
図１は本発明の発振回路の第１実施形態の回路構成図を示す。この発振回路は半導体集積回路化されている。図１において、定電流回路１１は一端に電源Ｖｄｄが接続され、他端にｐチャネルＭＯＳトランジスタＭ１１，Ｍ１３のソースが接続されている。ＭＯＳトランジスタＭ１１のドレインはｎチャネルＭＯＳトランジスタＭ１２のドレインに接続され、ＭＯＳトランジスタＭ１２のソースは電源Ｖｓｓに接続されている。また、ＭＯＳトランジスタＭ１３のドレインはｎチャネルＭＯＳトランジスタＭ１４のドレインに接続され、ＭＯＳトランジスタＭ１４のソースは電源Ｖｓｓに接続されている。
【００２５】
ＭＯＳトランジスタＭ１１，Ｍ１２のドレインはコンデンサＣ１１の一端に接続されると共にコンパレータ１２の非反転入力端子と電流回路１６の制御端子に接続されている。コンデンサＣ１１の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１１，Ｍ１２のゲートはＲＳフリップフロップ１４のＱ端子に接続されている。また、ＭＯＳトランジスタＭ１３，Ｍ１４のドレインはコンデンサＣ１２の一端に接続されると共にコンパレータ１３の非反転入力端子と電流回路１８の制御端子に接続されている。コンデンサＣ１２の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１３，Ｍ１４のゲートはＲＳフリップフロップ１４のＱＢ端子に接続されている。
【００２６】
コンパレータ１２，１３の反転入力端子は定電圧回路１５の一端に接続されて基準電圧Ｖｔｈを印加され、定電圧回路１５の他端は電源Ｖｓｓに接続されている。コンパレータ１２は電流入力端子を電流回路１６及び１７の一端に接続されて動作電流を供給されており、電流回路１６，１７の他端は電源Ｖｓｓに接続されている。電流回路１６はコンデンサＣ１１の電圧を供給されており、この電圧が基準電圧Ｖｔｈ近傍においてコンデンサＣ１１の電圧に応じた動作電流をコンパレータ１２に流す。
【００２７】
電流回路１７はコンパレータ１２に一定の動作電流を定常的に流す。ここで、電流回路１７がコンパレータ１２に流す動作電流Ｉ２はコンパレータ１２が内部状態を維持することができる程度の小さい値である。電流回路１６が基準電圧Ｖｔｈにおいて電流回路１７と共にコンパレータ１２に流す最大の動作電流Ｉ１はコンパレータ１２が内部状態を変化させるのに必要なある程度大きな値である。
【００２８】
コンパレータ１２はコンデンサＣ１１の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ１４のセット端子Ｓに供給する。
【００２９】
コンパレータ１３は電流入力端子を電流回路１８，１９の一端に接続されて動作電流を供給されており、電流回路１８，１９の他端は電源Ｖｓｓに接続されている。電流回路１８は制御端子にコンデンサＣ１２の電圧を供給されており、この電圧が基準電圧Ｖｔｈ近傍においてコンデンサＣ１２の電圧に応じた動作電流をコンパレータ１３に流す。
【００３０】
電流回路１９は制御端子にコンパレータ１３に一定の動作電流を定常的に流す。ここで、電流回路１９がコンパレータ１３に流す動作電流Ｉ２はコンパレータ１３が内部状態を維持することができる程度の小さい値である。電流回路１８が基準電圧Ｖｔｈにおいて電流回路１９と共にコンパレータ１３に流す最大の動作電流Ｉ１はコンパレータ１３が内部状態を変化させるのに必要なある程度大きな値である。
【００３１】
コンパレータ１３はコンデンサＣ１２の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ１４のリセット端子Ｒに供給する。
【００３２】
フリップフロップ１４はセット端子Ｓにハイレベルの信号を供給されるとＱ端子出力をハイレベル、ＱＢ端子出力をローレベルとする。また、フリップフロップ１４はリセット端子Ｒにハイレベルの信号を供給されるとＱ端子出力をローレベル、ＱＢ端子出力をハイレベルとする。フリップフロップ１４のＱ端子出力とＱＢ端子出力の一方又は双方が発振信号として出力される。
【００３３】
また、フリップフロップ１４のＱ端子は遅延回路２０を介してｎチャネルＭＯＳトランジスタＭ１５のゲートに接続され、ＭＯＳトランジスタＭ１５のドレインはフリップフロップ１４のセット端子Ｓに接続され、ＭＯＳトランジスタＭ１５のソースは電源Ｖｓｓに接続されている。このため、フリップフロップ１４のＱ端子出力がハイレベルとなったのち遅延回路２０の遅延時間を経過すると、ＭＯＳトランジスタＭ１５がオンしてフリップフロップ１４のセット端子Ｓは強制的にローレベルに変更される。
【００３４】
同様に、フリップフロップ１４のＱＢ端子は遅延回路２１を介してｎチャネルＭＯＳトランジスタＭ１６のゲートに接続され、ＭＯＳトランジスタＭ１６のドレインはフリップフロップ１４のリセット端子Ｒに接続され、ＭＯＳトランジスタＭ１６のソースは電源Ｖｓｓに接続されている。このため、フリップフロップ１４のＱＢ端子出力がハイレベルとなったのち遅延回路２０の遅延時間を経過すると、ＭＯＳトランジスタＭ１６がオンしてフリップフロップ１４のリセット端子Ｒは強制的にローレベルに変更される。
【００３５】
このように、遅延回路２０，２１，ＭＯＳトランジスタＭ１５，Ｍ１６を設けることにより、発振周波数を大きい値に設定した場合にも、フリップフロップ１４のセット端子Ｓとリセット端子Ｒが同時にハイレベルとなることを回避することができる。
【００３６】
図２に電流回路１６，１７の一実施形態の回路図を示す。図２（Ａ）において、端子２１はコンパレータ１２の電流入力端子に接続される。端子２１にはｎチャネルＭＯＳトランジスタＭ２０，Ｍ２２のドレインが接続され、ＭＯＳトランジスタＭ２０のソースはｎチャネルＭＯＳトランジスタＭ２１のドレインに接続され、ＭＯＳトランジスタＭ２１，Ｍ２２のソースは電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ２０のゲートは制御端子２２を介してＭＯＳトランジスタＭ１１，Ｍ１２のドレインに接続されている。ＭＯＳトランジスタＭ２１，Ｍ２２のゲートは端子２３からバイアス電圧Ｖｂｉａｓを供給されている。ＭＯＳトランジスタＭ２０は制御端子２２からゲートに印加される電圧に応じた電流を流す。
【００３７】
なお、図２（Ｂ）では、ＭＯＳトランジスタＭ２０が端子２１とＭＯＳトランジスタＭ２１との間に接続される代りに、ＭＯＳトランジスタＭ２０がＭＯＳトランジスタＭ２１と電源Ｖｓｓとの間に接続されている。この他にも、図２（Ａ），（Ｂ）において、ＭＯＳトランジスタＭ２１を削除した構成としても良い。
【００３８】
また、図２では電流回路１６，１７をｎチャネルＭＯＳトランジスタで構成しているが、同様にしてｐチャネルＭＯＳトランジスタで構成しても良い。また、電流回路１８，１９についても図２の電流回路１６，１７と同一構成である。
【００３９】
ところでｎチャネルＭＯＳトランジスタＭ２０のスレッショルド電圧は例えば０．６Ｖ程度である。ＭＯＳトランジスタＭ２０に所望のスイッチング動作をさせるためには、基準電圧ＶｔｈをＭＯＳトランジスタＭ２０のスレッショルド電圧以上の例えば１．０Ｖ程度の値に設定する。また、この発振回路で生成した発振信号を連続時間系デルタ・シグマ変調器のクロックとして使用する場合には、クロックのジッタが低いことが要求される。このような場合は基準電圧Ｖｔｈを高めに設定し、ＳＮ比を高くして低ジッタ化を図る。一方、低消費電流用途に発振回路を用いる場合には基準電圧Ｖｔｈを可能な限り低く設定して消費電流を低減させる。
【００４０】
＜動作＞
フリップフロップ１４のＱ端子出力がローレベルのときＭＯＳトランジスタＭ１１がオン、ＭＯＳトランジスタＭ１２がオフでコンデンサＣ１１は充電され（図３（Ａ））、同時にＱＢ端子出力がハイレベルでＭＯＳトランジスタＭ１３がオフ、ＭＯＳトランジスタＭ１４がオンでコンデンサＣ１２は放電される（図３（Ｃ））。そして、コンデンサＣ１１の電圧が基準電圧Ｖｔｈを超えるとコンパレータ１２の出力はハイレベルとなり（図３（Ｂ））、フリップフロップ１４がセットされてＱ端子出力がハイレベル、ＱＢ端子出力がローレベルとなる。
【００４１】
このときＭＯＳトランジスタＭ１１がオフ、ＭＯＳトランジスタＭ１２がオンでコンデンサＣ１１は放電され、同時にＱＢ端子出力がローレベルでＭＯＳトランジスタＭ１３がオン、ＭＯＳトランジスタＭ１４がオフでコンデンサＣ１２は充電される。そして、コンデンサＣ１２の電圧が基準電圧Ｖｔｈを超えるとコンパレータ１３出力はハイレベルとなり（図３（Ｄ））、フリップフロップ４がリセットされてＱ端子の出力がローレベル、ＱＢ端子出力がハイレベルとなる。
【００４２】
ここで、図３（Ｅ）にコンパレータ１２の動作電流を示す。電流回路１７は定常的に値Ｉ２の電流を流し、電流回路１６はコンデンサＣ１１の電圧ａが基準電圧Ｖｔｈ近傍で電流Ｉ２に加算されて最大値Ｉ１となる鋸歯状の電流を流す。コンパレータ１２は出力値がローレベル／ハイレベルで切り替るときに大きな電流Ｉ１を要するが、切り替りがないときは小さな電流Ｉ２を流しておけば内部状態を維持することができる。
【００４３】
なお、従来はコンパレータ２に定常的に値Ｉ１の電流を流しており、上記実施形態では図３（Ｅ）に梨地で示す部分の電流を削減すること下できる。電流の削減量は電流Ｉ２の値と電流Ｉ１を流す期間によって上下するものの、従来の１／２未満に削減することが可能である。
【００４４】
同様に、図３（Ｆ）にコンパレータ１３の動作電流を示す。電流回路１９は定常的に値Ｉ２の電流を流し、電流回路１８はコンデンサＣ１２の電圧ｂが基準電圧Ｖｔｈ近傍で電流Ｉ２に加算されて最大値Ｉ１となる鋸歯状の電流を流す。コンパレータ１３は出力値がローレベル／ハイレベルで切り替るときに大きな電流Ｉ１を要するが、切り替りがないときは小さな電流Ｉ２を流しておけば内部状態を維持することができる。
【００４５】
なお、従来はコンパレータ３に定常的に値Ｉ１の電流を流しており、上記実施形態では図３（Ｆ）に梨地で示す部分の電流を削減することができる。電流の削減量は電流Ｉ２の値と電流Ｉ１を流す期間によって上下するものの、従来の１／２未満に削減することが可能である。
【００４６】
これにより、コンパレータ１２，１３に流れる電流の総和は図３（Ｇ）に示すようになり、梨地で示す部分の電流を従来に比して大幅に削減することが可能となる。
【００４７】
＜発振回路の第２実施形態の回路構成図＞
図４は本発明の発振回路の第２実施形態の回路構成図を示す。この発振回路は半導体集積回路化されている。図４において、定電流回路５１は一端に電源Ｖｄｄが接続され、他端には定電流回路５２の一端が接続され、定電流回路５２の他端は電源Ｖｓｓに接続されている。定電流回路５１，５２の制御端子はＲＳフリップフロップ６１のＱ端子に接続されている。定電流回路５１，５２の接続点は、コンデンサＣ５１の一端に接続されると共に、コンパレータ５３の非反転入力端子と電流回路５６の制御端子、及びコンパレータ５４の反転入力端子と電流回路５９の制御端子に接続されている。コンデンサＣ５１の他端は電源Ｖｓｓに接続されている。
【００４８】
定電流回路５１は例えば電源ＶｄｄとコンデンサＣ５１の一端との間に第１及び第２のｐチャネルＭＯＳトランジスタを縦型接続し、第１のｐチャネルＭＯＳトランジスタのゲートにバイアス電圧を印加して定電流を流し、第２のＭＯＳトランジスタのゲートにフリップフロップ６１のＱ端子出力を印加してスイッチングを行い、Ｑ端子出力がローレベルのとき定電流を流す構成である。
【００４９】
定電流回路５２は例えばコンデンサＣ５１の一端と電源Ｖｓｓとの間に第３及び第４のｎチャネルＭＯＳトランジスタを縦型接続し、第３のＭＯＳトランジスタのゲートにフリップフロップ６１のＱ端子出力を印加してスイッチングを行い、第４のｐチャネルＭＯＳトランジスタのゲートにバイアス電圧を印加して定電流を流し、Ｑ端子出力がハイレベルのとき定電流を流す構成である。
【００５０】
なお、定電流回路５１，５２は、フリップフロップ６１のＱ端子出力を供給されるインバータと、このインバータの出力端子に一端を接続され、他端をコンデンサＣ５１の一端に接続された抵抗で構成しても良い。定電流回路５１，５２はコンデンサＣ５１の充放電を行うことができれば、どのような構成であっても良い。
【００５１】
コンパレータ５３の反転入力端子は定電圧回路５５の一端に接続されて基準電圧Ｖｔｈ１を印加され、定電圧回路５５の他端は電源Ｖｓｓに接続されている。コンパレータ５４の非反転入力端子は定電圧回路５８の一端に接続されて基準電圧Ｖｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）を印加され、定電圧回路５８の他端は電源Ｖｓｓに接続されている。
【００５２】
コンパレータ５３は電流入力端子を電流回路５６及び５７の一端に接続されて動作電流を供給されており、電流回路５６，５７の他端は電源Ｖｓｓに接続されている。電流回路５６は制御端子にコンデンサＣ５１の電圧を供給されており、この電圧が基準電圧Ｖｔｈ近傍においてコンデンサＣ５１の電圧に応じた動作電流をコンパレータ５３に流す。電流回路５７はコンパレータ５３に一定の動作電流を定常的に流す。ここで、電流回路５７がコンパレータ５２に流す動作電流はコンパレータ５３が内部状態を維持することができる程度の小さい値である。電流回路５６が基準電圧Ｖｔｈ１において電流回路５７と共にコンパレータ５３に流す最大の動作電流はコンパレータ５３が内部状態を変化させるのに必要なある程度大きな値である。
【００５３】
コンパレータ５３はコンデンサＣ５１の電圧が基準電圧Ｖｔｈ１を超えたときハイレベルとなり、基準電圧Ｖｔｈ１以下のときローレベルとなる出力信号を生成してフリップフロップ６１のセット端子Ｓに供給する。
【００５４】
コンパレータ５４は電流入力端子を電流回路５９，６０の一端に接続されて動作電流を供給されており、電流回路５９，６０の他端は電源Ｖｄｄに接続されている。電流回路５９は制御端子にコンデンサＣ５１の電圧を供給されており、この電圧が基準電圧Ｖｔｈ２近傍においてコンデンサＣ５１の電圧に応じた動作電流をコンパレータ５４に流す。
【００５５】
電流回路６０はコンパレータ５４に一定の動作電流を定常的に流す。ここで、電流回路６０がコンパレータ５４に流す動作電流はコンパレータ５４が内部状態を維持することができる程度の小さい値である。電流回路５９が基準電圧Ｖｔｈ２において電流回路６０と共にコンパレータ５４に流す最大の動作電流はコンパレータ５４が内部状態を変化させるのに必要なある程度大きな値である。
【００５６】
コンパレータ５４はコンデンサＣ５１の電圧が基準電圧Ｖｔｈ２未満のときハイレベルとなり、基準電圧Ｖｔｈ２以上のときローレベルとなる出力信号を生成してフリップフロップ６１のリセット端子Ｒに供給する。
【００５７】
フリップフロップ６１はセット端子Ｓにハイレベルの信号を供給されるとＱ端子出力をハイレベル、ＱＢ端子出力をローレベルとする。また、フリップフロップ６１はリセット端子Ｒにハイレベルの信号を供給されるとＱ端子出力をローレベル、ＱＢ端子出力をハイレベルとする。フリップフロップ６１のＱ端子出力とＱＢ端子出力の一方又は双方が発振信号として出力される。
【００５８】
電流回路５６，５７は図２（Ａ），（Ｂ）に示す構成と同一である。また、図２（Ａ），（Ｂ）において、ＭＯＳトランジスタＭ２１を削除した構成としても良い。電流回路５９，６０は図２（Ａ），（Ｂ）において、ＭＯＳトランジスタＭ２０〜Ｍ２２をｐチャネルＭＯＳトランジスタに代え、端子２１をコンパレータ５４の電流入力端子に接続し、ｐチャネルＭＯＳトランジスタ（Ｍ２１，Ｍ２２に対応）のソースを電源Ｖｄｄに接続した構成である。また、図２（Ａ），（Ｂ）において、ｐチャネルＭＯＳトランジスタＭ２１を削除した構成としても良い。
【００５９】
＜動作＞
フリップフロップ６１のＱ端子出力がローレベルのとき（図５（Ｄ））、定電流回路５１がオン、定電流回路５２がオフで、コンデンサＣ５１は充電される（図５（Ａ））。そして、コンデンサＣ５１の電圧が基準電圧Ｖｔｈ１を超えるとコンパレータ５３の出力はハイレベルとなり（図５（Ｂ））、フリップフロップ６１がセットされてＱ端子出力がハイレベル（図５（Ｄ））、ＱＢ端子出力がローレベル（図５（Ｅ））となる。
【００６０】
このとき定電流回路５１がオフ、定電流回路５２がオンでコンデンサＣ５１は放電される。そして、コンデンサＣ５１の電圧が基準電圧Ｖｔｈ２未満となるとコンパレータ５４出力はハイレベルとなり（図５（Ｃ））、フリップフロップ６１がリセットされてＱ端子の出力がローレベル、ＱＢ端子出力がハイレベルとなる。
【００６１】
ここで、図５（Ｆ）にコンパレータ５３の動作電流を示す。電流回路５７は定常的に値Ｉ２の電流を流し、電流回路５６はコンデンサＣ５１の電圧ａが基準電圧Ｖｔｈ１近傍で電流Ｉ２に加算されて最大値Ｉ１となる鋸歯状の電流を流す。コンパレータ５３は出力値がローレベル／ハイレベルで切り替るときに大きな電流Ｉ１を要するが、切り替りがないときは小さな電流Ｉ２を流しておけば内部状態を維持することができる。
【００６２】
なお、従来はコンパレータ２に定常的に値Ｉ１の電流を流しており、上記実施形態では図５（Ｆ）に梨地で示す部分の電流を削減すること下できる。電流の削減量は電流Ｉ２の値と電流Ｉ１を流す期間によって上下するものの、従来の１／２未満に削減することが可能である。
【００６３】
同様に、図５（Ｇ）にコンパレータ５４の動作電流を示す。電流回路６０は定常的に値Ｉ２の電流を流し、電流回路５９はコンデンサＣ５１の電圧ａが基準電圧Ｖｔｈ２近傍で電流Ｉ２に加算されて最大値Ｉ１となる鋸歯状の電流を流す。コンパレータ５４は出力値がローレベル／ハイレベルで切り替るときに大きな電流Ｉ１を要するが、切り替りがないときは小さな電流Ｉ２を流しておけば内部状態を維持することができる。
【００６４】
これにより、コンパレータ５３，５４に流れる電流の総和は図５（Ｈ）に示すようになり、梨地で示す部分の電流を従来に比して大幅に削減することが可能となる。
【００６５】
＜デルタ・シグマ変調器の回路構成図＞
図６は本発明の発振回路が出力する発振信号を利用する２次の連続時間系デルタ・シグマ変調器の一実施形態の回路構成図を示す。図６において、端子３０にアナログ電圧Ｖｉｎが供給されて抵抗Ｒ３１，演算増幅器３１，帰還コンデンサＣ３１で構成される１次の積分回路に供給され、さらに、演算増幅器３１の出力は抵抗Ｒ３２，演算増幅器３２，帰還コンデンサＣ３２で構成される２次の積分回路に供給される。なお、演算増幅器３１，３２の非反転入力端子には基準電圧Ｖｒｅｆが供給されている。
【００６６】
演算増幅器３２の出力はコンパレータ３３において基準電圧Ｖｒｅｆと比較されることで量子化され、Ｄ型フリップフロップ３４のＤ端子に供給される。フリップフロップ３４のクロック端子には図１又は図４の発振回路で生成された発振信号がクロックとして供給されている。フリップフロップ３４はコンパレータ３３出力を１クロック分遅延してＱ端子から出力し、また、Ｑ端子出力を反転した信号をＱＢ端子から出力する。
【００６７】
フリップフロップ３４のＱ端子出力は１ビットＤ／Ａコンバータ３４を構成する定電流回路３６の制御端子及び１ビットＤ／Ａコンバータ３５を構成する定電流回路３９の制御端子に供給される。フリップフロップ３４のＱＢ端子出力は１ビットＤ／Ａコンバータ３４を構成する定電流回路３７の制御端子及び１ビットＤ／Ａコンバータ３５を構成する定電流回路３８の制御端子に供給される。
【００６８】
Ｄ／Ａコンバータ３４は、一端を電源Ｖｄｄに接続された定電流回路３６の他端と一端を電源Ｖｓｓに接続された定電流回路３７の他端とを接続して構成されている。定電流回路３６，３７は制御端子にハイレベルを供給されるとオンして電流を流す。定電流回路３６，３７の他端は演算増幅器３１の反転入力端子に接続され、抵抗Ｒ３１を通した入力電圧とＤ／Ａコンバータ３４の出力電圧の加減算を行っており、加減算後の電圧が１次の積分回路で積分される。
【００６９】
Ｄ／Ａコンバータ３５は、一端を電源Ｖｄｄに接続された定電流回路３８の他端と一端を電源Ｖｓｓに接続された定電流回路３９の他端とを接続して構成されている。定電流回路３８，３９は制御端子にハイレベルを供給されるとオンして電流を流す。定電流回路３８，３９の他端は演算増幅器３２の反転入力端子に接続され、抵抗Ｒ３２を通した入力電圧とＤ／Ａコンバータ３５の出力電圧の加減算を行っており、加減算後の電圧が２次の積分回路で積分される。このデルタ・シグマ変調器はアナログ電圧Ｖｉｎのパルス密度変調（ＰＤＭ）を行って、１ビットデジタル変調した信号をフリップフロップ３４のＱ端子から出力する。
【００７０】
＜Ｄ／Ａコンバータの第１実施形態＞
図７はＤ／Ａコンバータ３４の第１実施形態の回路構成図を示す。Ｄ／Ａコンバータ３５についても同様の構成である。図７において、電源Ｖｄｄと電源Ｖｓｓとの間にはｐチャネルＭＯＳトランジスタＭ４１，スイッチ４１，スイッチ４２，ｎチャネルＭＯＳトランジスタＭ４２が縦型接続されている。ＭＯＳトランジスタＭ４１のゲートにはバイアス電圧Ｖｂｉａｓ＿ｐが印加されて定電流を流し、ＭＯＳトランジスタＭ４２のゲートにはバイアス電圧Ｖｂｉａｓ＿ｎが印加されて定電流を流す。
【００７１】
スイッチ４１の制御端子には端子４３を通してフリップフロップ３４のＱ端子出力が供給され、端子４３がハイレベルのときにスイッチ４１はオンする。スイッチ４２の制御端子には端子４４を通してフリップフロップ３４のＱＢ端子出力が供給され、制御端子４４がハイレベルのときにスイッチ４２はオンする。スイッチ４１，４２の接続点は端子４５から演算増幅器３１の反転入力端子に接続されている。
【００７２】
上記のスイッチ４１，４２は例えばＭＯＳトランジスタで構成される。この場合、スイッチ４１，４２の切り替え時にＭＯＳトランジスタのゲート・ソース間の寄生容量やゲート・ドレイン間の寄生容量を通して端子４５の出力電流にノイズが発生すると共に、バイアス電圧Ｖｂｉａｓ＿ｐ，Ｖｂｉａｓ＿ｎにもノイズが発生する。また、端子４５の出力電流が上記の寄生容量を充放電することにも使用されて出力電流が変動するために、フリップフロップ３４のＱ端子から出力される１ビットデジタル変調した信号の精度が低下する。
【００７３】
＜Ｄ／Ａコンバータの第２実施形態＞
図８はＤ／Ａコンバータ３４及び３５の第２実施形態の回路構成図を示す。図７において、電源Ｖｄｄと電源Ｖｓｓとの間にはｐチャネルＭＯＳトランジスタＭ４１，スイッチ４１，スイッチ４２，ｎチャネルＭＯＳトランジスタＭ４２が縦型接続されている。また、ＭＯＳトランジスタＭ４１とＭＯＳトランジスタＭ４２との間にはスイッチ４１，４２と並列にスイッチ４６，４７が接続されている。
【００７４】
ＭＯＳトランジスタＭ４１のゲートにはバイアス電圧Ｖｂｉａｓ＿ｐが印加されて定電流を流し、ＭＯＳトランジスタＭ４２のゲートにはバイアス電圧Ｖｂｉａｓ＿ｎが印加されて定電流を流す。スイッチ４１，４７の制御端子には端子４３を通してフリップフロップ３４のＱ端子出力が供給され、端子４３がハイレベルのときにスイッチ４１，４７はオンする。スイッチ４１，４２の接続点は端子４５から演算増幅器３１の反転入力端子に接続されている。スイッチ４２，４６の制御端子には端子４４を通してフリップフロップ３４のＱＢ端子出力が供給され、端子４４がハイレベルのときにスイッチ４２，４６はオンする。スイッチ４６，４７の接続点は端子４８から演算増幅器３２の反転入力端子に接続されている。
【００７５】
ここで、端子４３がハイレベルのときにスイッチ４１，４７はオンし、端子４４はローレベルであるのでスイッチ４２，４６はオフする。このため、ＭＯＳトランジスタＭ４１のドレインから流れ出す電流はスイッチ４１を通して端子４５から出力され、端子４８からスイッチ４７を通してＭＯＳトランジスタＭ４２のドレインに電流が流れ込む。
【００７６】
次に、端子４３がローレベルになるとスイッチ４１，４７はオフし、端子４４はハイレベルであるのでスイッチ４２，４６はオンする。このため、ＭＯＳトランジスタＭ４１のドレインから流れ出す電流はスイッチ４６を通して端子４８から出力され、端子４５からスイッチ４２を通してＭＯＳトランジスタＭ４２のドレインに電流が流れ込む。つまり、ＭＯＳトランジスタＭ４１は定電流回路３６，３８の動作を行い、ＭＯＳトランジスタＭ４２は定電流回路３７，３９の動作を行っている。
【００７７】
また、スイッチ４１，４６のいずれか一方がオンするためにＭＯＳトランジスタＭ４１のドレイン電位は一定となり、同様にスイッチ４２，４７のいずれか一方がオンするためにＭＯＳトランジスタＭ４２のドレイン電位は一定となる。このため、スイッチ４１，４２，４６，４７の切り替えによりスイッチ４１，４２，４６，４７を構成するＭＯＳトランジスタのゲート・ソース間の寄生容量やゲート・ドレイン間の寄生容量を通して端子４５，４８の出力電流にノイズが発生することを低減できる。
【００７８】
また、端子４３から入ったノイズがスイッチ４１を構成するＭＯＳトランジスタのゲート・ソース間の寄生容量を通してＭＯＳトランジスタＭ４１のドレインに至ると、このノイズはスイッチ４６を構成するＭＯＳトランジスタのゲート・ソース間の寄生容量を通して端子４４から出て行くため、上記のノイズの影響を低減できる。同様に、端子４４から入ったノイズがスイッチ４２を構成するＭＯＳトランジスタのゲート・ソース間の寄生容量を通してＭＯＳトランジスタＭ４２のドレインに至ると、このノイズはスイッチ４７を構成するＭＯＳトランジスタのゲート・ソース間の寄生容量を通して端子４３から出て行くため、上記のノイズの影響を低減できる。
【符号の説明】
【００７９】
１２，１３  コンパレータ
１４  フリップフロップ
１５  定電圧回路
１６〜１９  電流回路
２０，２１  遅延回路
Ｃ１１，Ｃ１２  コンデンサ
Ｍ１１〜Ｍ１６  ＭＯＳトランジスタ
【図１】
0005375753.tif 000002
【図２】
0005375753.tif 000003
【図３】
0005375753.tif 000004
【図４】
0005375753.tif 000005
【図５】
0005375753.tif 000006
【図６】
0005375753.tif 000007
【図７】
0005375753.tif 000008
【図８】
0005375753.tif 000009
【図９】
0005375753.tif 000010
【図１０】
0005375753.tif 000011