(57)【特許請求の範囲】
【請求項１】
基板上にスイッチング素子、及び前記スイッチング素子と連結された下部電極を設け、前記下部電極を覆う層間絶縁膜を形成し、前記層間絶縁膜に前記下部電極の一部を露出させる下部電極コンタクトホールを形成する段階と、
前記コンタクトホールにプラグ材料を充填して下部電極コンタクトプラグを形成する段階と、
少なくとも前記下部電極コンタクトプラグの上部を含む領域に前記下部電極コンタクトプラグに接触するフラーレン層を形成する段階と、
前記フラーレン層上に相変化層及び上部電極を順に積層する段階とを含むことを特徴とするフラーレン層を具備した相変化メモリの製造方法。
【請求項２】
前記フラーレン層をなすフラーレンは、Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８２及びＣ８４により構成されたグループから選択された少なくともいずれか一つであることを特徴とする請求項１に記載の相変化メモリの製造方法。
【請求項３】
前記フラーレン層をなすフラーレンは、その内部に金属原子を含む金属エンドヘドラルであることを特徴とする請求項１に記載の相変化メモリの製造方法。
【請求項４】
前記金属原子は、Ｌａ、Ｅｒ、Ｇｄ、Ｈｏ、Ｎｄを含むランタン系列金属原子であることを特徴とする請求項３に記載の相変化メモリの製造方法。
【請求項５】
前記下部電極コンタクトプラグの形成段階及び前記フラーレン層の形成段階で、前記下部電極コンタクトプラグの上部と前記層間絶縁膜の上面とが平坦になるように前記プラグ材料を充填し、その上に前記フラーレン層を形成することを特徴とする請求項１に記載の相変化メモリ製造方法。
【請求項６】
前記下部電極コンタクトプラグの形成段階及び前記フラーレン層の形成段階で、前記下部電極コンタクトプラグの高さが前記層間絶縁膜の上面より低いように前記プラグ材料を充填し、前記コンタクトホールの残り部分に前記フラーレン層を形成することを特徴とする請求項１に記載の相変化メモリ製造方法。
【請求項７】
前記フラーレン層の形成段階は、フラーレン単分子層を１層ないし１００層の厚さに形成することを特徴とする請求項１に記載の相変化メモリ製造方法。
【請求項８】
前記フラーレン層は、真空蒸着法を用いて形成されることを特徴とする請求項１に記載の相変化メモリ製造方法。
【請求項９】
前記相変化層を形成する前に、前記フラーレン層の形成された基板をアニーリングすることを特徴とする請求項８に記載の相変化メモリ製造方法。
【請求項１０】
前記アニーリング温度は、１００℃ないし３５０℃であることを特徴とする請求項９に記載の相変化メモリ製造方法。
【請求項１１】
前記フラーレン層は、フラーレンが含まれた溶液をコーティングして形成されることを特徴とする請求項１に記載の相変化メモリ製造方法。
【請求項１２】
前記溶液の溶媒は１，２，４−トリクロロベンゼン、二硫化炭素、トルエン、ベンゼン、クロロホルム、四塩化炭素、シクロヘキサン、ｎ−ヘキサン、ＴＨＦ、アセトニトリル、及びメタノールにより構成されたグループから選択されたいずれか一つであることを特徴とする請求項１１に記載の相変化メモリ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の製造方法に係り、さらに詳細には、下部電極と相変化層との間にフラーレン層を具備した相変化メモリの製造方法に関する。
【背景技術】
【０００２】
相変化メモリ（ＰＲＡＭ）でデータが記録される相変化層は、加熱される温度と冷却される速度とによって結晶状または非晶質状になる。前記相変化層が結晶状であるとき、ストレージノードの抵抗は低く、非晶質であるときに高い。ＰＲＡＭは、相変化層が結晶状であるときと非晶質状であるとき、前記相変化層を通過する電流抵抗が異なるという点を利用してデータを記録して読み取る不揮発性メモリ素子である。
【０００３】
現在のＰＲＡＭで問題になっている点は、相変化層を非晶質化するのに必要なリセット電流（Ｉｒｅｓｅｔ）が大きいということである。１つのセルが１つの相変化層を含むストレージノードと１つのトランジスタとからなる既存のＰＲＡＭの集積度を高めるためには、ストレージノードとトランジスタとをそれぞれ小さくせねばならない。
【０００４】
ところで、トランジスタのサイズを小さくする場合、トランジスタが受容できる最大電流も小さくなる。リセット電流がトランジスタの最大電流より大きい場合には、相変化によるデータ保存が不可能である。従って、ＰＲＡＭのリセット電流を小さくすることなしには、ＰＲＡＭの集積度を高め難い。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の従来の問題点を改善するために、本発明は、下部電極と相変化層との間にフラーレン層を具備した相変化メモリを効率的に製造する方法を提供するところにその目的がある。
【０００６】
また、本発明は、前記フラーレン層の整列状態を向上させ、前記相変化メモリの電気的特性を向上させる製造方法を提供するところにその目的がある。
【課題を解決するための手段】
【０００７】
本発明によるフラーレン層を具備した相変化メモリの製造方法は、基板上にスイッチング素子、及び前記スイッチング素子と連結された下部電極を設け、前記下部電極を覆う層間絶縁膜を形成し、前記層間絶縁膜に前記下部電極の一部を露出させるコンタクトホールを形成する段階と、前記コンタクトホールにプラグ材料を充填して下部電極コンタクトプラグを形成する段階と、少なくとも前記下部電極コンタクトプラグの上部を含む領域にフラーレン層を形成する段階と、前記フラーレン層上に相変化層及び上部電極を順に積層する段階とを含む。
【０００８】
前記フラーレン層をなすフラーレンは、Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８２及びＣ８４により構成されたグループから選択された少なくともいずれか一つでありうる。また、前記フラーレンは、その内部に金属原子を含む金属エンドヘドラルでもありうる。このとき、前記金属原子は、Ｌａ、Ｅｒ、Ｇｄ、Ｈｏ、Ｎｄを含むランタン系列金属原子でありうる。
【０００９】
前記フラーレン層の形成段階は、フラーレン単分子層を１層ないし１００層の厚さに形成でき、さらに望ましくは、１ないし１０層の厚さに形成できる。
【００１０】
本発明の一実施例によれば、前記下部電極コンタクトプラグの形成段階及び前記フラーレン層の形成段階で、前記下部電極コンタクトプラグの上部と前記層間絶縁膜の上面とが平坦になるように前記プラグ材料を充填し、その上に前記フラーレン層を形成できる。また、これと異なり、前記下部電極コンタクトプラグの高さが前記層間絶縁膜の上面より低いように前記プラグ材料を充填し、前記コンタクトホールの残り部分に前記フラーレン層を形成することもできる。
【００１１】
本発明の一実施例によれば、前記フラーレン層の形成段階で、真空蒸着法を利用してフラーレン層を形成できる。一例として、昇華による真空蒸着法を利用できる。このとき、真空蒸着を行う間、前記フラーレン層が蒸着される基板を加熱でき、基板加熱温度は、１００℃ないし４００℃でありうる。
【００１２】
本発明の一実施例によれば、前記フラーレン層の形成段階で、フラーレンが含まれた溶液をコーティングしてフラーレン層を形成できる。一例として、スピンコーティング法を利用できる。前記フラーレンの含まれた溶液の溶媒としては、トルエンを使用できる。
本発明の一実施例によれば、前記フラーレン層の形成段階後、前記相変化層を形成する前にフラーレン層の形成された基板をアニーリングできる。アニーリング温度は、１００℃ないし３５０℃とすることができ、前記アニーリングは、真空、不活性ガス、または窒素ガスの雰囲気で行われうる。また、前記アニーリング雰囲気には、水素またはアンモニアガスが添加されることもある。
【発明の効果】
【００１３】
本発明によるフラーレン層を具備した相変化メモリの製造方法は、下部電極と相変化層との間にフラーレン層を具備した相変化メモリを効率的に製造する方法を提供できる。
【００１４】
また、本発明による製造方法は、前記フラーレン層の整列状態を向上させ、前記相変化メモリのリセット電流及びセット状態の抵抗値を低下させるなど、電気的特性を向上させる。
【発明を実施するための最良の形態】
【００１５】
以下、添付された図面を参照しつつ、フラーレン層を具備した相変化メモリの構造的特徴及び長所について述べ、本発明のさまざまな実施例によるフラーレン層を具備した相変化メモリの製造方法について詳細に説明する。
【００１６】
まず、本発明の実施例による相変化メモリ（以下、第１ ＰＲＡＭ）について説明する。
【００１７】
図１は、本発明の実施例による相変化メモリの構造を示す。前記図１を参照すれば、第１ ＰＲＡＭの基板４０に導電性不純物、例えばｎ型不純物のドーピングされた第１不純物領域Ｓ１及び第２不純物領域Ｄ１が与えられた間隔で存在する。基板４０は、例えば、ｐ型シリコン基板でありうる。第１不純物領域Ｓ１及び第２不純物領域Ｄ１は、多様な形態を有することができる。第１不純物領域Ｓ１及び第２不純物領域Ｄ１のうちいずれか一つ、例えば、第１不純物領域Ｓ１は、ソース領域であり、残りの領域は、ドレイン領域でありうる。第１不純物領域Ｓ１及び第２不純物領域Ｄ１間の基板４０上に、ゲート酸化膜４２が存在し、ゲート酸化膜４２上に、ゲート４４が形成されている。基板４０、第１不純物領域Ｓ１及び第２不純物領域Ｄ１、ゲート４４は、電界効果トランジスタを構成する。かかる電界効果トランジスタは、ＰＮ接合ダイオードに代替可能である。
【００１８】
次に、基板４０上に前記トランジスタを覆う第１層間絶縁膜４６が形成されている。第１層間絶縁膜４６に、第１不純物領域Ｓ１が露出されるコンタクトホール４８が形成されている。コンタクトホール４８は、第１不純物領域Ｓ１の代わりに、第２不純物領域Ｄ１の露出される位置に形成されることもある。コンタクトホール４８は、導電性プラグ５０で充填されている。第１層間絶縁膜４６上に、導電性プラグ５０の露出された上部面を覆う下部電極５２が存在する。下部電極５２は、パッド層の役割も兼ねる。第１層間絶縁膜４６上に、下部電極５２を覆う第２層間絶縁膜５４が存在し、第２層間絶縁膜５４には、下部電極５２の上面一部が露出される下部電極コンタクトホール５６が形成されている。第２層間絶縁膜５４は、第１層間絶縁膜４６と同じ絶縁層でありうる。下部電極コンタクトホール５６は、プラグ材料で充填されて下部電極コンタクトプラグ５８をなす。
【００１９】
第２層間絶縁膜５４上に、下部電極コンタクトプラグ５８の上部面を覆うフラーレン層６０が存在する。フラーレン層６０上に、相変化層６１と上部電極６２とが順次に積層されている。前記フラーレン層６０は、ある種のフラーレン分子によってのみなることもあり、相異なる種類のフラーレン分子からなる複数の層からなることもある。前記相変化層６１は、例えば、ゲルマニウム・アンチモン・テルル（以下、ＧＳＴという）層でありうる。下部電極５２、下部電極コンタクトプラグ５８、フラーレン層６０、相変化層６１及び上部電極６２は、ビットデータの保存されるストレージノードを構成する。下部電極５２がフラーレン層６０と直接接触する場合、前記ストレージノードで下部電極コンタクトプラグ５８は、除外することもある。
【００２０】
図２は、図１の下部電極コンタクトプラグ５８、フラーレン層６０及び相変化層６１の一部を含む部分６０ｐを拡大して示す。前記図２を参照すれば、フラーレン層６０は、一例として、単分子層により表示されている。複数のフラーレン６０ｆを含む前記フラーレン層６０は、このように、１層の単分子層によりなることもあり、１層以上１００層以内の厚さによりなることもある。
【００２１】
電流がフラーレン層を通過するときの抵抗は、フラーレン層のない場合と比較して大きい。小さな領域に存在する高い抵抗領域は、その領域でのジュール熱の増大を意味するが、相変化層６１と下部電極コンタクトプラグ５８との間で発生するジュール熱は、フラーレン層６０が存在しないときより増大する。また、フラーレン層の熱伝導度は、相対的に非常に低いので、発生した熱の損失を最小化できる。従って、電流（Ｉ）がリセット電流（Ｉｒｅｓｅｔ）である場合、従来よりリセット電流を低くしても、下部電極コンタクトプラグ５８と相変化層６１との間で従来のようなジュール熱が発生する。このようにして相変化層６１のフラーレン層６０に接した部分は、相変化温度、すなわち、融点以上になって非晶質状態となる。前述のように、フラーレン層６０は、発熱量を増加させ、熱の損失を減らす手段、例えば、発熱高効率化手段として作用するということが分かる。
【００２２】
図３は、本発明の他の実施例による相変化メモリ（以下、第２ ＰＲＡＭ）の構造を示す。図３を参照すれば、前記第２ ＰＲＡＭで、下部電極コンタクトプラグ５８は、第２層間絶縁膜５４の上面より所定の厚さほど低く充填されている。このようにして下部電極コンタクトホール５６の上層部は、前記所定の厚さほど空くが、前記下部電極コンタクトホール５６のかかる空きは、フラーレン層８０で充填されている。相変化層６１は、第２層間絶縁膜５４上にフラーレン層８０の上部面を覆うように形成されている。フラーレン層８０は、材料及び層状構造の面で、前記第１ ＰＲＡＭのフラーレン層６０と同一でありえる。また、前記第２ ＰＲＡＭの残り部分も、前記第１ ＰＲＡＭと同一でありえる。
【００２３】
図４は、前記図１の実施例による相変化メモリの相変化層６１が結晶状態にあるとき並びに非晶質状態にあるとき、それぞれの場合に対して印加電流の変化による抵抗の変化を示す。前記図４で、第１グラフＧ１と第３グラフＧ３は、前記第１ ＰＲＡＭの相変化層６１が初期に結晶状態であるときの抵抗−電流特性を表す。そして、第２グラフＧ２は、前記第１ ＰＲＡＭの相変化層６１が初期に非晶質状態であるときの抵抗−電流特性を表す。各グラフＧ１，Ｇ２，Ｇ３は、初期の結晶または非晶質状態で、横軸の値に該当する大きさの電流パルスを印加した後、抵抗を測定して縦軸の値で表示したものである。
【００２４】
第１グラフＧ１及び第３グラフＧ３を参照すれば、前記第１ ＰＲＡＭの相変化層６１が初期に結晶状態であるときは、前記第１ ＰＲＡＭの抵抗は、印加電流、すなわち、電流がほぼ０．３ｍＡになるまで低い値を維持して大きい変化がない。しかし、電流が０．５ｍＡに近づきつつＰＲＡＭの抵抗は大きく増加する。これは、０．４ｍＡほどの電流パルスを印加したとき、結晶状態から非晶質状態に変化する相変化が起きたということを示す。従って、リセット電流は、ほぼ０．４ｍＡとすることができる。
【００２５】
次に、第２グラフＧ２を参照すれば、初期に非晶質状態なので、抵抗の高いＰＲＡＭは、電流パルスが印加されつつ抵抗がだんだんと低くなるということが分かる。０．３ｍＡの電流パルスが印加されれば、初期に非晶質状態である相変化層６１は、完全に結晶状態になり、抵抗は、相変化層６１が初期の結晶状態であるときと同じになる。印加電流を０．３ｍＡ以上に続けて増大させれば、非晶質状態から結晶状態に変わった相変化層６１は、再び非晶質状態になって抵抗が高まる。
【００２６】
図５は、前記図１の実施例による相変化メモリに同じパターンでリセット電流とセット電流とを反復印加するときの抵抗変化パターンを示す。前記図５は、前記第１ ＰＲＡＭに同じ印加パターンで１０回ほど電流を印加したとき、示されるＰＲＡＭの抵抗変化パターンを示している。ここで、第１グラフＧ１１は、ＰＲＡＭに印加する電流を表し、第２グラフＧ２２は、かかる電流の印加後に測定したＰＲＡＭの抵抗を表す。
【００２７】
前記図５の第１グラフ１１及び第２グラフＧ２２を参照すれば、電流は、所定の印加パターン（以下、電流印加パターン）によって反復的に印加され、これに対して現れるＰＲＡＭの抵抗も反復パターン（以下、抵抗パターン）を有するということが分かる。そして、抵抗パターンは、互いに同じであるということが分かり、また、抵抗パターン周期と電流印加パターン周期は、一致するということが分かる。また、抵抗パターンを見れば、抵抗の最小値はもとより、最大値もほとんど同じ値を有するということが分かり、抵抗パターン間の偏差が大きくないということが分かる。かかる結果は、すなわち、本発明のＰＲＡＭに対して同一条件下で何回かの最大及び最小の抵抗値を測定したとき、最大及び最小の抵抗値は、許容誤差範囲内で一定であり、最大抵抗と最小抵抗との差も許容誤差範囲内で一定であるということを意味し、本発明のＰＲＡＭの再現性が優秀であるということを立証する。
【００２８】
以下では、前述のようにフラーレン層を具備した相変化メモリの製造方法について、図面を参照しつつ例を挙げて説明する。
【００２９】
図６Ａないし図６Ｆは、前記図１に図示された相変化メモリの製造過程を図示する。まず、図６Ａに図示されたように、基板４０上にスイッチング素子（一例として、ソース領域Ｓ１、ドレイン領域Ｄ１及びゲート４４を有する電界効果トランジスタ）を設け、前記スイッチング素子を覆う第１層間絶縁膜４６上に、前記スイッチング素子と連結された下部電極５２を設け、前記下部電極５２を覆う第２層間絶縁膜５４を形成した。前記第２層間絶縁膜５４には、前記下部電極５２の一部を露出させる下部電極コンタクトホール５６を設けた。ここまでは、一般的な製造工程によってもよい。
【００３０】
次に、図６Ｂに図示されたように、前記下部電極コンタクトホール５６内に、プラグ材料を充填して下部電極コンタクトプラグ５８を形成する。前記下部電極コンタクトプラグ５８を形成するプラグ材料は、ＴｉＮでもＴｉＡｌＮでありうる。ただし、前記プラグ材料は、非制限的な例示にすぎず、本発明を限定するものではない。
【００３１】
前記下部電極コンタクトプラグ５８は、前述の第１ ＰＲＡＭの場合のように、第２層間絶縁膜５４の上面と同じ高さに形成でき、これと異なり、第２ ＰＲＡＭの場合のように、前記第２層間絶縁膜５４の上面より所定の厚さほど低く形成されることもある。後者の場合、前記下部電極コンタクトホール５６内の残り部分に、後述するフラーレン層を形成できる。
【００３２】
次に、図６Ｃに図示されたように、前記下部電極コンタクトプラグ５８の上部を含む領域にフラーレン層６０を形成する。フラーレン層６０の形成に使われるフラーレンは、Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８２及びＣ８４のうちいずれか一つでありうる。また、前記フラーレンは、内部に金属原子を含むメタルエンドヘドラル（Ｍｅｔａｌ Ｅｎｄｏｈｅｄｒａｌ）でありうる。このとき、前記金属原子は、Ｌａ、Ｅｒ、Ｇｄ、Ｈｏ、Ｎｄを含むランタン系でありうる。
【００３３】
前記フラーレン層６０の厚さは、１層の単一分子層からほぼ１００層の厚さに形成できる。前記フラーレン層６０が厚すぎれば、フラーレン層６０で発生したジュール熱が相変化層に効果的に伝えられないこともある。さらに望ましくは、フラーレン単分子層を１層ないし１０層に形成できる。
【００３４】
また、相異なる種類のフラーレンを利用して複数のフラーレン層を順次に積層することもできる。その場合、フラーレン層６０を通過する電流の抵抗は、単層である前記第１ ＰＲＡＭのフラーレン層６０より高くなる。発熱量も前記第１ ＰＲＡＭのフラーレン層６０の発熱量より大きくなる。従って、前記フラーレン層６０を複数のフラーレン層で形成することにより、リセット電流をさらに下げることができる。これと係る本発明者の実験によれば、単層のフラーレン層６０を具備する前記第１ ＰＲＡＭの場合、リセット電流は、〜０．４ｍＡほどである一方、複層のフラーレン層を具備する場合、リセット電流は、〜０．２６ｍＡほどであった。
【００３５】
前記フラーレン層６０は、さまざまな方法により形成されうる。第一の例として、真空蒸着法を挙げることができるが、通常の真空蒸着装備を利用してこれを行うことができる。真空のチャンバ内で多量のフラーレンを含むエフュージョンセル（ｅｆｆｕｓｉｏｎ ｃｅｌｌ）を加熱する。一例として、チャンバ内の圧力はほぼ１．０×１０−７Ｔｏｒｒ以下であり、加熱温度はほぼ４５０℃ないし５００℃、蒸着時間はほぼ１０分ないし６０分ほどにできる。かかる条件は、フラーレンの種類及び装備によって変わることがあり、本発明の技術的範囲を限定するものではなく、エフュージョンセルから昇華されたフラーレン分子が前記基板上に、具体的には、前記下部電極コンタクトプラグ５８の上面を含む領域に蒸着されるようにするだけで十分である。
【００３６】
一方、前記エフュージョンセルの加熱温度及び真空蒸着の実行時間により、前記フラーレン層６０の厚さを調節できる。前記のような条件下で、フラーレン層６０は、ほぼ１０分当たり１単分子層の速度で形成される。このように形成された前記フラーレン層６０の厚さは、１層の単一分子層からほぼ１００層に形成でき、さらに望ましくは、１層ないし１０層に形成できる。
【００３７】
フラーレン層６０の真空蒸着がなされる間に前記基板を加熱できる。ここで、基板というのは、薄膜が形成される板状の構造体をいい、具体的には、前記図６Ｂに図示された構造物及びその上に形成中であるフラーレン層６０を含む。基板の加熱温度は、ほぼ１００℃ないし４００℃にできる。基板を加熱することにより、蒸着中である前記フラーレン層６０でフラーレン分子の整列状態を向上させることができる。
【００３８】
その後、フラーレン層６０が蒸着された基板をアニーリングできる。アニーリング温度は、ほぼ１００℃ないし３５０℃にできる。アニーリングを介して前記フラーレン層６０のフラーレン分子整列状態を向上させ、これを介してＰＲＡＭの電気的特性を向上させることができる。かかるアニーリング工程は、非活性雰囲気で行われうる。具体的には、真空、不活性ガスまたはＮ２ガスの雰囲気で行え、前記雰囲気に水素ガス（Ｈ２）またはアンモニアガス（ＮＨ３）が添加されうる。前記アニーリング工程は、熱による前記基板の変形または変性、そして基板表面での外気との不要な化学反応が排除されうる条件下で行われることが望ましい。
【００３９】
一方、前記フラーレン層６０は、第二の例として、溶液コーティング法により形成されうる。ここで、溶液コーティング法というのは、所定の溶媒にフラーレン分子が分散された溶液を利用して前記基板表面を覆った後、前記溶媒を蒸発させてフラーレンコーティング層を形成する方法をいずれも称する。前記溶液コーティング法には、スピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）、ディッピング（ｄｉｐｐｉｎｇ）のような多様な薄膜コーティング方法が含まれうる。一例として、スピンコーティング法を利用して前記フラーレン層６０を形成する方法は、次の通りである。
【００４０】
トルエン溶媒にフラーレン分子を分散させ、濃度がほぼ０．０１ｍＭ／Ｌないし０．２ｍＭ／Ｌほどの溶液を用意する。準備された溶液に前記基板（前記図６Ｂの構造物）の上面をスピンコーティングした後、前記溶媒を蒸発させる。このとき、前記溶液の濃度を調節することにより、形成されるフラーレン層６０の厚さを調節できる。このように形成された前記フラーレン層６０の厚さは、１層の単一分子層からほぼ１００層に形成でき、さらに望ましくは、１層ないし１０層に形成できる。フラーレン分子を分散させる溶媒としてはさまざまな物質が使われ、１，２，４−トリクロロベンゼン、二硫化炭素、トルエン、ベンゼン、クロロホルム、四塩化炭素、シクロヘキサン、ｎ−ヘキサン、ＴＨＦ、アセトニトリル、及びメタノールのうちから選択されたいずれか一つでありうる。
【００４１】
フラーレン層６０をスピンコーティング法で形成した後でも、前述の真空蒸着の場合と同様に、前記フラーレン層６０の形成された基板をアニーリングできる。アニーリング温度、雰囲気のような細部条件は、前述の通りである。
【００４２】
次に、前記図６Ｄに図示されたように、前記フラーレン層６０上に相変化層６１を形成する。相変化層６１の構成物質及び形成方法は、公知のところによってもよい。一例として、前記相変化層６１は、ＧＳＴからなり、スパッタリングにより形成されうる。さらに具体的な例としては、ＧＳＴの一部成分、すなわち、ＧｅＴｅを含むターゲット及びＧＳＴの他の成分、すかわち、Ｓｂ２Ｔｅ３を含むターゲットを設け、スパッタリングガスを前記２つのターゲットに衝突させ、前記２つのターゲットに含まれた物質が均一に混合されつつ、前記フラーレン層６０上に薄膜形態の前記相変化層６１を形成できる。
【００４３】
次には、図６Ｅに図示されたように、前記相変化層６１上に上部電極６２を形成し、図６Ｆに図示されたように、前記上部電極６２、前記相変化層６１及び前記フラーレン層６０をパターニングし、前記下部電極コンタクトプラグ５８の上面を含む領域に所定大きさのストレージノードを形成できる。ストレージノードのパターニング方法には、特別の制限がない。
【００４４】
図７は、フラーレン層形成後のアニーリングによる相変化メモリの電気的特性向上を示すグラフである。前記図７のグラフは、本発明による相変化メモリの前記相変化層６１が初期にセット状態（結晶状態）及びリセット状態（非晶質状態）にあるとき、横軸に該当する大きさの電流パルスを印加した後で抵抗値を測定して縦軸に表示したものである。ここで、−●−表示は、前記フラーレン層６０形成後にアニーリング工程を経ていない場合を表し、−■−表示は、アニーリング工程を経た場合を表す。
【００４５】
前記図７のグラフを介し、前記フラーレン層６０をアニーリングした場合が、そうでない場合よりリセット状態の抵抗値が大きく、セット状態の抵抗値が小さく、またリセット電流が小さいということを確認することができる。特に、リセット電流は、アニーリングを行っていない場合に比べ、ほぼ０．０５ｍＡほど低くなった。それほどＰＲＡＭの高集積化が可能となる。また、セット状態の抵抗値は、アニーリングを行っていない場合よりほぼ１０ｋΩほど低くなった。それほどセット状態とリセット状態との抵抗比を大きくすることにより、ＰＲＡＭの駆動を容易にし、データ読み取りの正確性を向上させることができる。
【００４６】
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、望ましい実施例の例示として解釈されるものである。従って、本発明の範囲は、説明された実施例によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。
【産業上の利用可能性】
【００４７】
本発明のフラーレン層を具備した相変化メモリ素子の製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例による相変化メモリの構造を示す図面である。
【図２】図１の下部電極コンタクトプラグ、フラーレン層及び相変化層の一部を含む部分を拡大して示す図面である。
【図３】本発明の他の実施例による相変化メモリの構造を示す図面である。
【図４】前記図１の実施例による相変化メモリの相変化層６１が結晶状態にあるとき並びに非晶質状態にあるとき、それぞれの場合に対して印加電流の変化による抵抗の変化を示すグラフである。
【図５】前記図１の実施例による相変化メモリに同じパターンでリセット電流とセット電流とを反復印加するときの抵抗変化パターンを示すグラフである。
【図６Ａ】前記図１に図示された相変化メモリの製造過程を示す図面である。
【図６Ｂ】前記図１に図示された相変化メモリの製造過程を示す図面である。
【図６Ｃ】前記図１に図示された相変化メモリの製造過程を示す図面である。
【図６Ｄ】前記図１に図示された相変化メモリの製造過程を示す図面である。
【図６Ｅ】前記図１に図示された相変化メモリの製造過程を示す図面である。
【図６Ｆ】前記図１に図示された相変化メモリの製造過程を示す図面である。
【図７】フラーレン層形成後のアニーリングによる相変化メモリの電気的特性向上を示すグラフである。
【符号の説明】
【００４９】
４０  基板
４２  ゲート酸化膜
４４  ゲート
４６  第１層間絶縁膜
４８  コンタクトホール
５０  導電性プラグ
５２  下部電極
５４  第２層間絶縁膜
５６  下部電極コンタクトホール
５８  下部電極コンタクトプラグ
６０，８０  フラーレン層
６０ｆ  フラーレン
６０ｐ  下部電極コンタクトプラグ、フラーレン層及び相変化層の一部を含む部分
６１  相変化層
６２  上部電極
Ｄ１  第２不純物領域
Ｓ１  第１不純物領域
Ｇ１，Ｇ１１  第１グラフ
Ｇ２，Ｇ２２  第２グラフ
Ｇ３  第３グラフ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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