(57)【特許請求の範囲】
【請求項１】
回路が形成された半導体基板と、
前記半導体基板上に複数層積層された機能素子アレイと、
前記機能素子アレイの信号線を前記半導体基板上の回路に接続するための垂直配線とを備え、
前記垂直配線は、ストライプ状溝が形成されたあとの絶縁層の前記ストライプ状溝に堆積されて上層のメタルパターンでパターニングされて前記ストライプ状溝の長手方向に分断されて残ったメタル層の積み重ね構造として構成されている
ことを特徴とする半導体集積回路装置。
【請求項２】
前記機能素子アレイは、電気的書き換え可能なメモリセルを配列したセルアレイである
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記セルアレイは、互いに交差する第１及び第２の信号線と、各信号線のクロスポイントに配置されたメモリセルとを有し、
前記第１、第２の信号線及びメモリセルは、空隙を挟んで横方向に隣接し、
前記セルアレイの周辺の前記第１及び第２の信号線から続く周辺配線が凹型の絶縁支持材により中空状態で支持されている
ことを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記メタル層は、前記ストライプ状溝の側面及び底面に沿って堆積されてパターニングされた凹型メタル片である
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記凹型メタル片を積み上げた垂直配線は、内外壁に沿う絶縁支持材により、内外を中空状態として支持されている
ことを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、回路が形成された半導体基板上に機能素子アレイが複数層積層される三次元的な半導体集積回路装置に係り、特に機能素子アレイの信号線を基板に接続するための垂直配線の構造に関する。
【背景技術】
【０００２】
電圧、電流や熱などで物質の抵抗状態を変えてメモリセルとして利用する抵抗変化メモリ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ；ＲｅＲＡＭ）がＮＡＮＤ型フラッシュメモリの後続候補として注目されている。ＲｅＲＡＭは、微細化に向いていると同時にクロスポイントセルを構成でき、さらにセルアレイ積層化が容易である。このため、三次元（３Ｄ）セルアレイを持つ大容量ファイルメモリとして利用できるものとして、各所で研究されている（例えば、非特許文献１参照）。
【０００３】
３Ｄセルアレイを構成する際に問題となるのは、シリコン基板上の制御回路とセルアレイとの間の信号授受を行うための垂直配線（ビア配線）である。セルアレイは最小ピッチの金属配線のワード線ＷＬとビット線ＢＬによってクロスポイントセルの集合として構成されるので、ワード線ＷＬやビット線ＢＬは、セルアレイ端で垂直配線を介して基板に接続する必要がある。
【０００４】
この垂直配線の作り方は、簡単にはコンタクトの穴を掘りここに金属を埋め込む方法によるが、３Ｄセルアレイの積層数が増し、微細化が進み、ワード線ＷＬやビット線ＢＬのピッチが小さくなるとコンタクトサイズは小さくかつ深くなってくる。このためコンタクトのパターニングであるリソグラフィー、加工して穴を作るエッチングと金属を埋め込むデポジション工程がそれぞれ困難になってくる。このため垂直配線部はセルアレイ部に比べて微細化できずに全体のメモリを構成する際のボトルネックになる可能性がある。
【非特許文献１】Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、微細ピッチで配列するに好ましい垂直配線構造を持つ半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体集積回路装置は、
回路が形成された半導体基板と、
前記半導体基板上に複数層積層された機能素子アレイと、
前記機能素子アレイの信号線を前記半導体基板上の回路に接続するための垂直配線とを備え、
前記垂直配線は、ストライプ状溝が形成されたあとの絶縁層の前記ストライプ状溝の長手方向に分散的に配置されたメタル層の積み重ね構造として構成されていることを特徴とする。
【発明の効果】
【０００７】
この発明によれば、微細ピッチで配列するに好ましい垂直配線構造を持つ半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。この発明は、半導体基板上に機能素子アレイを三次元的に配列し、その機能素子アレイの信号線を基板上に接続する垂直配線を持つ集積回路装置を対象とするが、以下の実施の形態では機能素子アレイが、抵抗変化型のメモリセルを配列したセルアレイである場合を説明する。
【０００９】
［３ＤセルアレイのＲｅＲＡＭ構成］
図１は、実施の形態による３Ｄセルアレイ構造のＲｅＲＡＭについて、その３Ｄセルアレイブロック１と下地制御回路２の構成概要を示している。この例ではセルアレイブロック１は、４層のセルアレイＭＡ０〜ＭＡ３が積層された場合を示している。
【００１０】
ワード線ＷＬ及びビット線ＢＬは、隣接セルアレイ間で共有する方式とする。  各セルアレイ層のワード線ＷＬは、そのワード線方向（ｙ方向）の両端で、交互に垂直配線３１により、下地の制御回路２に接続される。ビット線ＢＬは、ビット線方向（ｘ方向）の両側から交互に出て、３Ｄセルアレイ層の下から数えて偶数番目層と奇数番目層がそれぞれ層間では共通接続されて、下地制御回路２に接続される。即ちセルアレイブロック１の４辺を全てワード線ＷＬとビット線ＢＬの垂直配線３１，３２の領域としている。無論、ワード線ＷＬとビット線ＢＬの層間での接続法は入れ替えることができ、ワード線を共通接続してもよい。
【００１１】
制御回路２は、主な回路配置例を図に示した。ビット線方向については、セルアレイの両端で垂直配線３２により基板上に降りたビット線は、マルチプレクサ（ＭＵＸ）２４ａ，２４ｂで外部からのアドレス信号とコマンドに従って選択的に設定されて、アレイバス２３ａ，２３ｂ上の信号となる。このバス上の信号はセンスアンプ回路２２ａ，２２ｂに入力される。
【００１２】
センスアンプ回路２２ａ，２２ｂは、読み出し時はビット線データを確定し、書き込み時はセル電流のモニターを行ってセルデータのプログラム完了を判定する。センスアンプ回路２２ａ，２２ｂとのデータのやり取りはデータバス２１ａ，２１ｂを介して行なわれる。
【００１３】
ワード線方向ではセルアレイの両端で垂直配線３１により基板上に降りたワード線はワード線デコーダ／マルチプレクサ２５ａ，２５ｂに入る。この回路は外部アドレスやコマンドに従ってワード線レベルを選択的に設定する。
【００１４】
外部とのデータやり取りを考慮したバス領域の設定として、この例ではワード線デコーダ／マルチプレクサ２５ａ，２５ｂとセルアレイブロック１の間に隙間を空けて一部のデータバス２１ｂをこの隙間に配置する。従ってワード線ＷＬはワード線デコーダ／マルチプレクサ２５ａ，２５ｂからセルアレイブロック１に到達すまでの間にデータバス２１ｂの領域上空を通過することになる。
【００１５】
これは、ワード線の長さが余分に必要になるデメリットもあるが、ビット線ＢＬとともにワード線ＷＬも一本おきにセルアレイブロック１の両側から交互に入力されるので、基板への垂直配線３１，３２のピッチは最小ピッチの倍にすることができる。しかも配線の対称性も良いので回路特性を各部で揃え易くかつレイアウト上もコンパクトな構成が可能でリソグラフィー的にも最小寸法での露光条件の設定に有利となるなどメリットも大きい。
【００１６】
セルアレイブロック１の直下のデータバス２１ａの領域は、その配線領域に直交する、セルアレイブロック１のワード線端の両辺に沿ってのデータバス２１ｂに２分されセルアレイブロック１の直下領域から外部に出ていく。
【００１７】
図２は、各層セルアレイの等価回路を示している。ワード線ＷＬとビット線ＢＬの各クロスポイントに、可変抵抗素子ＶＲとダイオードＤｉを直列接続したメモリセルＭＣが配置される。図３は、各層セルアレイＭＡ０−ＭＡ３の隣接するセルアレイ間で、メモリセルのダイオード極性を逆極性にすることを示している。これにより、選択ワード線をＶｄｄ、選択ビット線をＶｓｓ、非選択ワード線をＶｓｓ、非選択ビット線をＶｄｄとして、選択されたセルアレイの選択セルのデータをセンスアンプで読むことができる。ここでのワード線ＷＬとビット線ＢＬの役割は便宜的なもので、いずれをワード線と呼ぶかはシステムの状況による。
【００１８】
以上のように、セルアレイブロック１とＳｉ基板上の制御回路２はワード線ＷＬとビット線ＢＬのほぼ最小寸法ピッチの垂直配線によって行なわれる。３Ｄセルアレイをプロセスインテグレーションで構成する際どのようにこの垂直配線をくみ上げるかは重要な技術となる。
【００１９】
微細化が進むとワード線やビット線の間隔が狭くなり、線も細くなり、抵抗と容量による信号伝播の時定数が増加する。セルが小さくなりひとつのメモリチップの記憶容量が増大すると、データ転送速度を速くしないとデータチップの性能は落ちるが、メモリの大容量化とセルアレイでの信号遅延の時定数増大はこれと相反する。
【００２０】
また、クロスポイントセルには電流を流すことが多く、ジュール発熱の隣接セルへの影響も無視できなくなる。セル間や配線間の電気や熱的な干渉を出来るだけ抑制するためには、これらの間を誘電率の低い絶縁物質で充填することが望ましく、理想的には真空や不活性ガスで充填できれば良い。
【００２１】
そこで、好ましい実施態様としては、セルアレイからの垂直配線を通常のコンタクト形成工程を用いずに作成し、さらに積層された３Ｄセルアレイ内の層間絶縁膜として充填された絶縁物質を最終的に除去して中空構造とするセルアレイ構造とその製造過程を提案する。
【００２２】
ストライプ状溝を掘り、その側面から底面に沿ってメタル層を堆積した後にこれをパターニングして、溝内に分散配置されたメタル片として、これを積み上げることにより垂直配線とする。中空構造はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などのガスからの堆積法とＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法などの塗布法を組み合わせて、最終的に塗布膜を除去することで中空の支持構造を作成するという工程を用いる。
【００２３】
［比較例としての３Ｄセルアレイ形成法］
好ましい実施態様の説明に先立って、比較例として、通常用いられる配線コンタクト法を利用して、上述の３Ｄセルアレイを構成する加工法について説明する。このとき、直交するメタル配線の交点にセルを設けるクロスポイントセルアレイは、ｘ方向のスストライプパターンとｙ方向のストライプパターンの交互のＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法やイオンミリング法によるエッチングで各々のセルを孤立させて加工することが基本となる。以下、これらのエッチング法をＩＥ（Ｉｏｎ  Ｅｔｃｈｉｎｇ）法と呼ぶ。
【００２４】
１層のセルアレイをマットと呼ぶことにして、２マット分まとめてＩＥによるエッチングを行なうが、1マット分の層を積み上げてからｘ方向とｙ方向を入れ替えてストライプパターンを２マット分エッチングする工程を繰り返せば、そのエッチング工程の一番下のマットがクロスポイント部で孤立セルとして構成される。
【００２５】
この様な基本工程で使用するレイアウトパターン（コンタクト穴或いは配線のパターン、或いはそれらを形成するマスクパターンでもある）を、セルアレイの周辺配線部（ビット線引き出し部及びワード線引き出し部）に着目して、図４及び図５を用いて、基板から上のマットに向かって説明する。これらの図ではビット線ＢＬ引き出し部（ｘ方向）とワード線ＷＬ引き出し部（ｙ方向）を同じ向きで描いているが、実際のパターンは相対的に９０度回転させて並べて見る必要がある。
【００２６】
図４（１）Ｓｉ基板メタルへのコンタクトパターン：制御回路との信号の窓となるコンタクト穴パターンである。ここでは、セルアレイブロック１が８マット（８層セルアレイ）で構成されるものとしている。ワード線ＷＬはセルアレイ間で共有するものとして４層になるから、４列のワード線コンタクト部ＷＬＣ１〜ＷＬＣ４が配置される。ビット線ＢＬは、偶数層分と奇数層分の２列のビット線コンタクト部ＢＬＣ１，ＢＬＣ２が配置される。
【００２７】
ワード線ＷＬ及びビット線ＢＬ共に、前述のようにセルアレイ両側から交互に引き出されるので、これらのＷＬ，ＢＬコンタクトは配線２本分のピッチをとれる。即ちビット線コンタクト部ＢＬＣ１，ＢＬＣ２の配列ピッチは、ビット線配列ピッチをＰ１としたとき２Ｐ１であり、同様に、ワード線コンタクト部ＷＬＣ１−ＷＬＣ４の配列ピッチは、ワード線配列ピッチをＰ２としたとき２Ｐ２である。ＷＬ及びＢＬ配線ピッチＰ１，Ｐ２を最小加工寸法で決まるピッチＰ０とすれば、２Ｐ１＝２Ｐ２＝２Ｐ０となる。
【００２８】
図４（２）第１メタルパターン：３Ｄセルアレイの最下層メタル配線のパターンで、ここではｘ方向に走るビット線ＢＬのパターンと仮定している。ビット線ＢＬの端部は、２列のＢＬコンタクト部の一方ＢＬＣ１につながる。
【００２９】
図４（３）第２メタルコンタクト：第２メタル配線としてのワード線ＷＬのコンタクト穴パターンである。即ちワード線ＷＬはｙ方向に走り垂直配線につながるが、この垂直配線となるコンタクト穴パターンであり、ワード線コンタクト部ＷＬＣ１−ＷＬＣ４にそれぞれ、コンタクト穴を形成することになる。
【００３０】
図４（４）の第２メタルパターン：ワード線ＷＬの配線パターンであり、第１メタルパターンのストライプに直交し、その引き出し部は一番端のワード線コンタクト部ＷＬＣ１につながる。
【００３１】
図５（１）の第３メタルコンタクト：加工的に一番厳しくなる、ビット線コンタクト穴パターンである。第３メタルは奇数番目のビット線ＢＬであるので、偶数番目の垂直配線（ビット線コンタクト部ＢＬＣ１の位置）を迂回して、その先のビット線コンタクト部ＢＬＣ２に接続する必要がある。
【００３２】
このためコンタクト部ＢＬＣ１のコンタクト穴の幅は、次の配線が迂回できる余裕をとって最小の幅とする。最小寸法の幅の深いコンタクトにメタルを確実に埋め込めるような加工が要求される。
【００３３】
図５（２）の第３メタルパターン：奇数番目のビット線ＢＬであり、垂直配線の一部（コンタクト部ＢＬＣ１上に位置するコンタクト用埋め込み配線）と、それを迂回して先のコンタクト部ＢＬＣ２へと接続するパターンからなる。
【００３４】
図５（３）の第４メタルコンタクト：３番目と４番目のマットに共通のワード線ＷＬの垂直配線コンタクト用穴である。第２メタル配線は既に垂直配線から外れているので３列のＷＬコンタクト部ＷＬＣ２−ＷＬＣ４に対応する穴を形成することになる。
【００３５】
図５（４）の第４メタルパターン：ワード線ＷＬであり、第３メタルパターンのストライプに直交し、引き出し部は第２メタルコンタクトの一番端のコンタクト部ＷＬＣ２につながる。
【００３６】
以下同様の繰り返しで第８メタルパターンまで構成される。
【００３７】
次に、断面図を用いてセルアレイ積層工程を説明する。以下に示す断面図は、図６に示すように、第３メタルパターンの上で示せば、ビット線引き出し部のｘ方向の断面Ａ−Ａ’と、ワード線引き出し部のｙ方向の断面Ｂ−Ｂ’である。
【００３８】
ワード線コンタクト部ＷＬＣ１−ＷＬＣ４上の第２メタルのコンタクトと、ビット線コンタクト部ＢＬＣ１，ＢＬＣ２上の第３メタルのコンタクトは、それぞれ二点鎖線で示している。
【００３９】
図７の工程０：Ｓｉ基板１０１には、すでに前述の制御回路が形成されており、その表面が絶縁膜１０２で覆われている。この絶縁膜１０２に、図４（１）のコンタクトパターンをもって、ＢＬコンタクト部ＢＬＣ１，ＢＬＣ２対応及び、ワード線コンタクト部ＷＬＣ１−ＷＬＣ４対応のコンタクト穴１０３を開けて、タングステン（Ｗ）等のメタル層１０４を堆積して平坦化する。
【００４０】
メタル層１０４をパターニングすることなく、その上に更に３Ｄセルアレイブロックの最初のマットとなるメモリセル層１０５を堆積して平坦化する。メモリセル層１０５は、図２で説明したように、メモリセルが可変抵抗素子ＶＲとダイオードＤｉの直列接続として構成される場合には、可変抵抗素子ＶＲとなる遷移金属酸化物膜とダイオードＤｉ用の多結晶シリコン膜の積層構造として形成される。
【００４１】
図８の工程１：第１メタルパターン（図４（２））でメモリセル層１０５をエッチングし、引き続きメタル層１０４をエッチングして、第１メタル配線（ビット線）を形成する。このときビット線ＢＬがコンタクトＢＬＣ１に接続される様子は断面Ａ−Ａ’に現れ、またビット線ＢＬが相互に分離される様子は断面Ｂ−Ｂ’に現れている。引き続き、ＷＬ側引き出し部ではワード線コンタクト部ＷＬＣ１−ＷＬＣ４の基板メタル面が露出するように、絶縁膜１０２をエッチングする。
【００４２】
図９の工程２：工程１によってできたメタル配線の周囲を埋めるように絶縁膜１０６を堆積する。絶縁膜１０６は平坦化してメモリセル層１０５が露出した状態として次のリソグラフィに備える。
【００４３】
図１０の工程３：図４（４）の第２メタルコンタクトパターンをもって絶縁膜１０６に基板メタルへの接続のためのコンタクト穴１０７を開ける。即ち断面Ｂ−Ｂ’において、ワード線コンタクト部ＷＬＣ１−ＷＬＣ４にコンタクト穴１０７が形成される。
【００４４】
図１１の工程４：Ｗ等の第２メタル層１０８を、Ｓｉ基板のメタルへの接続のコンタクト穴１０６に埋め込むと共に配線層としても堆積し、平坦化する。
【００４５】
図１２の工程５：第２メタル層１０８上に３Ｄセルアレイブロックの２番目のマットとなるメモリセル層１０９を堆積し、図４（４）の第２メタルパターンをもって第１メタル層１０４の表面まで、エッチングを行い、第２メタル配線（ワード線）を形成する。ＷＬコンタクト部ＷＬＣ１−ＷＬＣ４では、ワード線とともにメモリセル層１０９が残され、ＢＬコンタクト部ＢＬＣ１，ＢＬＣ２の領域は、第１メタル層１０４が露出した状態になる。
【００４６】
このときワード線ＷＬがコンタクト部ＷＬＣ１に接続される様子は、断面Ｂ−Ｂ’に現れ、またワード線ＷＬが相互に分離された様子は、断面Ａ−Ａ’に現れている。
【００４７】
このエッチング工程で、先にパターン形成されたビット線ＢＬ下にビット線と同様に連続してある第１層目のメモリセル層１０５は、ワード線ＷＬとビット線ＢＬのクロスポイントにのみ残されることになる。第２層目のメモリセル層１０９は、この段階ではまだメタル層１０８のワード線ＷＬ上にワード線と一体に連続してある。
【００４８】
図１３の工程６：工程５によってできたメタル配線の周囲を埋めるように絶縁膜１１０を堆積する。絶縁膜１１０は平坦化してメモリセル層１０９が露出した状態として次のリソグラフィに備える。
【００４９】
図１４の工程７：図５（１）の第３メタルコンタクトのパターンにて絶縁膜１１０にＢＬコンタクト部ＢＬＣ１，ＢＬＣ２の第１メタルへの接続のためのコンタクト穴１１１を開ける。
【００５０】
図１５の工程８：第３メタル層１１２を、ビット線コンタクト部で第１メタルへの接続のコンタクト穴１１１に埋め込むと共に配線層として堆積し、表面を平坦化する。
【００５１】
図１６の工程９：第３メタル層１１２上に、３Ｄセルアレイブロックの３番目のマットとなるメモリセル層１１３を堆積した後、図５（２）の第３メタルパターンによって第２メタル層１０８の表面までＩＥによってエッチングを行う。即ちメモリセル層１１３からその下のメタル層１１２、更にその下のメモリセル層１０９までエッチングする。
【００５２】
これにより、２層目のビット線ＢＬがパターニングされ、同時に第２層目のメモリセル層１０９がそのビット線とその下のワード線のクロスポイントのみに残される。ＢＬコンタクト部ＢＬＣ１，ＢＬＣ２では、ビット線とともにメモリセル層１１３が残され、ＷＬコンタクト部ＷＬＣ１−ＷＬＣ４の領域は、第２メタル層１０８が露出した状態になる。
【００５３】
なお、断面Ａ−Ａ’においては、この断面の隣のビット線となる第３メタル配線は内側のＢＬコンタクト部ＢＬＣ１を迂回して、外側のＢＬコンタクト部ＢＬＣ２で第２メタル層に接続する。内側のＢＬコンタクト部ＢＬＣ１にはこの層のビット線は接続しない。この状況の一部を隣のビット線の部分の断面として、破線で示している。以下の工程でも同様である。
【００５４】
図１７の工程１０：工程９によってできたメタル配線の周囲を埋めるように絶縁膜１１４を堆積する。絶縁膜１１４は平坦化してメモリセル層１１３が露出した状態として次のリソグラフィに備える。
【００５５】
図１８の工程１１：図５（３）の第４メタルコンタクトのパターンにて絶縁膜１１４に、ワード線コンタクト部ＷＬＣ２−ＷＬＣ４の第２メタルへの接続のためのコンタクト穴１１５を開ける。
【００５６】
図１９の工程１２：第４メタル層１１６を、ワード線コンタクト部ＷＬＣ２−ＷＬＣ４で第２メタルへの接続のコンタクト穴１１５に埋め込むと共に配線層として堆積し、表面を平坦化する。
【００５７】
図２０の工程１３：第４メタル層１１６の上に３Ｄセルアレイブロックの４番目のマットとなるメモリセル層１１７を堆積し、図５（４）の第４メタルパターンによって第３メタル層１０８の表面までＩＥによってエッチングを行う。これにより、２層目のワード線ＷＬがパターニングされ、同時に第３層目のメモリセル層１１３がそのワード線とその下のビット線のクロスポイントのみに残される。ワード線コンタクト部ＷＬＣ２−ＷＬＣ４では、ワード線とともにメモリセル層１１７が残され、ＢＬコンタクト部ＢＬＣ１，ＢＬＣ２の領域は、第３メタル層１１２が露出した状態になる。
【００５８】
図２１の工程１４：工程１３によってできたメタル配線の周囲を埋めるように絶縁膜１１８を堆積する。絶縁膜１１８は平坦化してメモリセル層１１７が露出した状態として次のリソグラフィに備える。
【００５９】
図２２の工程１５：第５メタルコンタクトのパターン（繰り返しとなるので、示していないが、図５（１）の第３メタルコンタクトのパターンに同じ）にて絶縁膜１１８に、ＢＬコンタクト部ＢＬＣ１，ＢＬＣ２で第３メタルへの接続のためのコンタクト穴１１９を開ける。
【００６０】
図２３の工程１６：第５メタル層１２０を、ビット線コンタクト部ＢＬＣ１，ＢＬＣ２で第３メタルへの接続のコンタクト穴１１９に埋め込むと共に配線層として堆積し、表面を平坦化する。
【００６１】
図２４の工程１７：第５メタル層１２０の上に３Ｄセルアレイブロックの５番目のマットとなるメモリセル層１２１を堆積し、第５メタルパターン（これも繰り返しとなるので示していないが、図４（２）の第１メタルパターンに同じ）をもって第４メタル層１１６の表面までＩＥによってエッチングを行う。これにより、３層目のビット線ＢＬがパターニングされ、同時に第４層目のメモリセル層１１７がそのビット線とその下のワード線のクロスポイントのみに残される。
【００６２】
以下の工程は、繰り返しとなるので、説明は省く。
【００６３】
ここまで説明したようなコンタクトパターンを用いて３Ｄセルアレイブロックからの引き出し垂直配線を作る方法では、コンタクト穴は３Ｄマットの配線の最小寸法が例えば、図５（１）に示す第３メタルコンタクトに見られるように必要になる。しかもメタルを埋め込む深さは２マット分であり深い。
【００６４】
メモリセルアレイの大容量化には微細化と積層数の増加が必要であり、コンタクト開口、メタル埋め込み、コンタクトの各マット間での合わせなど、工程にとって困難が増してくる。また、セル間やマット内配線、配線引き出し部がますます密になり信号遅延のＣＲ時定数が増加し、セル間の熱的干渉も増大する。これらを出来るだけ軽減するには、３Ｄセルアレイブロックと配線引き出しの工程のインテグレーションを考慮する必要がある。
【００６５】
［実施態様１］
以下では、３Ｄセルアレイブロックのマット上の最小寸法が必要なコンタクト穴を用いない、好ましい実施態様について説明をする。ここでは、上の比較例で説明したような通常のコンタクト穴ではなく、コンタクト部にストライプ状溝パターンを利用する。
【００６６】
先ず、図２５−２７及び図２８−３０に、セルアレイ部から引き出されるビット線とワード線の垂直接続を構成するために必要となる各層の加工パターンを、ビット線（ＢＬ）側引き出し部及びワード線（ＷＬ）側引き出し部について示す。それぞれの引き出し部には、最終的に３Ｄセルアレイ内の中空化を行わない場合（ＳＯＧ中空化無）と中空化を行う場合（ＳＯＧ中空化有）について、併せて示している。ＢＬ方向とＷＬ方向は互いに直行するｘ方向とｙ方向であるが、これらの図では同じ水平方向で表している。
【００６７】
図２５〜図２７に示したＢＬ側引き出し部及び、図２８〜図３０に示したＷＬ側引き出し部において順に用いられるパターン即ち、（１）Ｓｉ基板メタルへのコンタクトの溝パターン、（２）第１メタルパターン、（３）アレイ周辺メタル溝パターン、（４）第２メタルパターン、（５）第３メタルパターン、（６）第４メタルパターン、（７）第５メタルパターン、（８）第６メタルパターン、（９）第７メタルパターン、（１０）第８メタルパターンは、それぞれ同じパターンの異なる部分を示していることになる。
【００６８】
これらはいずれも最小ピッチでのコンタクト穴レイアウトを不用とした３Ｄセルアレイブロックの各層マットの溝パターンや配線パターンであり、マスクパターンでもある。
【００６９】
各加工パターンの説明を簡単に行うと、次のようになる。
【００７０】
（１）Ｓｉ基板メタルへのコンタクト（図２５，図２８）
Ｓｉ基板上に形成された制御回路（周辺回路）の最上層メタルへの接続のコンタクト溝パターンである。最上層配線メタルの上に絶縁層が堆積され、その絶縁層に３Ｄセルアレイ積層に先立ってあけるコンタクト用パターンである。
【００７１】
２列のビット線コンタクト部ＢＬＣ１，ＢＬＣ２ともに、複数ビット線のコンタクト部を連続させた形のストライプ状溝パターンとしている。同様に、４列のワード線コンタクト部ＷＬＣ１−ＷＬＣ４について、それぞれ複数ワード線のコンタクト部を連続させた形のストライプ状溝パターンとしている。
【００７２】
このような溝パターンのコンタクト穴を形成すると、同じ溝内でＳｉ基板メタルが配線メタル層でショートされるが、後に説明するように溝内のメタル層は後のＩＥエッチングで分離されて、溝内にその長手方向に分散的に配置されたメタル片となる。
【００７３】
（２）第１メタルパターン（図２５，図２８）
３Ｄセルアレイの最下層をなすメタル層の必要な部分（ビット線ＢＬ部及びそのコンタクト部）のパターンである。この第１メタルパターンで形成されるビット線は、２列のコンタクト部のうち、ＢＬＣ１の溝で下地メタルにコンタクトする。
【００７４】
（３）アレイ周辺メタル溝パターン（図２５，図２８）
３Ｄセルアレイの垂直配線メタルを形成するためにビアコンタクトに代わり、メタルを溝に沿って堆積して後に配線を形成するためのメタル溝パターンである。この溝パターンの表面に沿ってメタル層を堆積し、垂直配線を後に形成する、セルアレイブロックに周辺に形成される平行したストライプ状溝パターンであり、前述の（１）Ｓｉ基板メタルへのコンタクト溝パターン幅Ｄ１より太い幅Ｄ２を持った、ラフパターンでよい。
【００７５】
（４）第２メタルパターン（図２５，図２８）
セルアレイでは第１メタルパターンに直交するメタルパターンで、クロスポイントセルを第１メタルとともに挟む第２メタル層の必要な部分（ワード線部及びそのコンタクト部）のパターンである。第１層目のワード線となるので、４つのコンタクト部ＷＬＣ１−ＷＬＣ４のうち最も内側のコンタクト部ＷＬＣ１に接続される。
【００７６】
所定ピッチで配列される垂直配線が形成されるＢＬコンタクト部ＢＬＣ１，ＢＬＣ２及びＷＬコンタクト部ＷＬＣ１−４に着目すると、ストライプ状溝パターン内でメタル層は、その長手方向に分散的にメタル片として残るように加工される。このようなメタル片の積層構造として、ＢＬ及びＷＬを基板に接続するための垂直配線が構成されることになる。
【００７７】
（５）第３メタルパターン（図２６，図２９）
セルアレイでは第２メタルパターン（ワード線ＷＬ）に直交するメタルパターン（ビット線ＢＬ）であり、クロスポイントセルを第２メタルとともに挟む第３メタル層の必要な配線部分及びコンタクト部分のパターンである。第２層目のビット線であるので、外側のコンタクト部ＢＬＣ２に接続される。
【００７８】
（６）第４メタルパターン（図２６，図２９）
セルアレイでは第３メタルパターン（ビット線ＢＬ）に直交するメタルパターン（ワード線ＷＬ）で、クロスポイントセルを第３メタルとともに挟む第４メタル層の必要な配線部分及びコンタクト部分のパターンである。第２層目のワード線であるので、内側から２番目のコンタクト部 ＷＬＣ２に接続される。
【００７９】
（７）第５メタルパターン（図２６，図２９）
セルアレイでは第４メタルパターン（ワード線ＷＬ）に直交するメタルパターン（ビット線ＢＬ）で、クロスポイントセルを第４メタルとともに挟む第５メタル層の必要な配線部分及びコンタクト部分のパターンである。第３層目のビット線であるので、内側のコンタクト部ＢＬＣ１に接続される。
【００８０】
（８）第６メタルパターン（図２６，図２９）
セルアレイでは第５メタルパターン（ビット線ＢＬ）に直交するメタルパターン（ワード線ＷＬ）で、クロスポイントセルを第5メタルとともに挟む第６メタル層の必要な配線部分及びコンタクト部分のパターンである。第３層目のワード線であるので、内側から３番目のコンタクト部  ＷＬＣ３に接続される。
【００８１】
（９）第７メタルパターン（図２７，図３０）
セルアレイでは第６メタルパターン（ワード線ＷＬ）に直交するメタルパターン（ビット線ＢＬ）で、クロスポイントセルを第６メタルとともに挟む第７メタル層の必要な配線部分及びコンタクト部分のパターンである。第４層目のビット線であるので、内側のコンタクト部ＢＬＣ１に接続される。
【００８２】
（１０）第８メタルパターン（図２７，図３０）
セルアレイでは第７メタルパターン（ビット線ＢＬ）に直交するメタルパターン（ワード線ＷＬ）で、クロスポイントセルを第７メタルとともに挟む第８メタル層の必要な配線部分及びコンタクト部分のパターンである。第４層目のワード線であるので、最も外側のコンタクト部ＷＬＣ４に接続される。
【００８３】
なお、各メタルパターンの間には、図２５及び図２８に示した（３）アレイ周辺メタル溝パターンにて溝を形成してメタルを堆積する工程が入る。
【００８４】
図３１は、３Ｄセルアレイの最上層メタル層からＳｉ基板の最上層メタルへの接続である最上層配線−基板配線接続の工程を形成するマスクパターンを示している。
【００８５】
３Ｄセルアレイの中空化を行わない場合は、配線コンタクト部ＳＣのみのパターンの形成でよい。最下層のコンタクト穴及び第１メタルパターンに比べて、それ以降のメタル溝パターン及び第２以降のメタルパターンの幅は大きくしている。
【００８６】
セルアレイの中空化を行う場合は、中空部の周辺を支えるための３Ｄ支持構造を同時に形成する必要がある。このため、メタルパターン、メタル溝パターンにおいて、コンタクト部ＳＣを取り囲んで配置したパターンは、コンタクトメタル部の支持構造を作るためのものである。Ｓｉ基板メタルへのコンタクト穴形成後、第１メタルパターンをもって、Ｓｉ基板上メタルへの接続または支持構造の最下層となるメタルパターンを形成する。そして少し幅の大きいメタル溝パターンによって、接続のための各層メタルを積み上げるとともに第２メタル以降のメタルパターンをもって、溝の表面に沿って形成されたメタルを接続部あるいは支持構造として残し、垂直方向のメタル構造を作る。
【００８７】
以下、３Ｄセルアレイとその周辺引き出し部のメタル接続の断面図を用いた作成工程を説明するが、その際の断面の位置について、図３２を用いて説明する。ビット線ＢＬ及びワード線ＷＬの引き出しは、１辺では２本に１本で対抗する辺で交互に引き出される。図３２ではｘ方向がビット線方向、ｙ方向がワード線方向であり、第３メタルパターンの一部を示している。
【００８８】
ビット線ＢＬについては偶数番目の引き出し層と奇数番目の引き出し層はそれぞれまとめられるので、垂直配線の構成が相隣接するビット線位置で異なる。そのため工程断面図として、相隣接する二つのビット線のコンタクト部の断面Ａ−Ａ’とＢ−Ｂ’を示す。ワード線のコンタクト部はどのワード線位置も同じであり、断面Ｃ−Ｃ’を示す。
【００８９】
［３Ｄセルアレイ構造の中空化を行わない場合］
まず、３Ｄセルアレイ構造の中空化を行わない場合の工程について説明する。
【００９０】
工程０（図３３Ａ〜３３Ｃ）：制御回路が形成されたＳｉ基板２００の表面は、絶縁膜２０１で覆われる。この絶縁膜の基板コンタクト部ＢＬＣ１，ＢＬＣ２，ＷＬＣ１−４の位置に、図２５及び図２８において（１）Ｓｉ基板メタルへのコンタクトパターンとして示した、複数のコンタクト部にまたがるようなストライプ状のコンタクト溝２０２を形成する。
【００９１】
その後、Ｗ等の第１メタル層２０３を堆積して平坦化し、更にクロスポイントセルを構成するメモリセル層２０４を堆積する。メモリセル層２０４は、先に説明した例と同様に、可変抵抗素子となる遷移金属酸化物膜とダイオードとなる多結晶シリコン膜のセル積層膜である。
【００９２】
絶縁膜２０１は、以下の工程で層間絶縁膜として用いるＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法によるスピン塗布膜（以下、単にＳＯＧ膜という）のエッチングに対して耐性を持つことが重要で、例えばＣＶＤによるシリコン酸化膜を用いる。即ち絶縁膜２０１は、後のＳＯＧ膜エッチングのストッパとなることが期待される。
【００９３】
図３３ＡのＡ−Ａ’断面と図３３ＢのＢ−Ｂ’断面は同じである。以下の工程断面図では、Ｓｉ基板２００については、その表面のビット線コンタクト部ＢＬＣ１，ＢＬＣ２及びワード線コンタクト部ＷＬＣ１−ＷＬＣ４を明確にした上で、省いてある。
【００９４】
工程１（図３４Ａ〜３４Ｃ）：第１メタルパターン（図２５及び図２８の（１）第１メタルパターン）をもって第１メモリセル層２０４と第１メタル層２０３を、Ｓｉ基板面までＩＥによりエッチングする。これにより、第1層目のビット線パターンとＢＬ及びＷＬコンタクトのパターンがメモリセル層２０４を重ねた状態で形成される。なお図では、絶縁膜２０１が完全に除去されるまでエッチングされるように示しているが、第１メタル層２０３までのエッチングとして、絶縁膜２０１を残して、上記のストッパとしての役割を持たせることができる。但し以下の図面でも、絶縁膜２０１が完全に除去される場合のみを示している。
【００９５】
工程２（図３５Ａ〜３５Ｃ）：ＳＯＧ膜２０５を塗布形成してエッチングにより形成された溝を埋め、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で平坦化を行い、メモリセル層２０４を露出させる。
【００９６】
この工程で、セルアレイ周辺部の大きな穴や溝は内部が完全に埋まるが、セルアレイ部のセル間（ビット線間）の溝は溝の底まで絶縁膜が埋まらず、セル間には絶縁物質のない空隙２０６が生じる。このように溝間が完全に埋まらなくても、メモリセル層２０４の露出の際に一緒に平面を形成しセル部の積層工程の基礎平面を構成できればよい。一方、セル間に形成される空隙２０６は、セル間の熱及び電気的な干渉を小さくする働きをする。
【００９７】
工程３（図３６Ａ〜３６Ｃ）：工程２に続いて、アレイ周辺メタル溝パターン（図２５及び図２８の（３））にて第１メタル層２０３の上面までＩＥによるエッチングを行い、ビアに代わるメタル垂直配線の要素となるストライプ状溝２０６を形成する。前述のように、溝２０６の幅は、先のコンタクト溝２０２より広い。ここで破線は、マスクされる位置を示している。
【００９８】
工程４（図３７Ａ〜３７Ｃ）：セルアレイの第２メタル層２０７をセルアレイ平面と溝の表面（側面及び底面）にほぼ均等に堆積してから、溝をＳＯＧ膜２０８で埋めてその表面を平坦化し、セルアレイ上のメタル層２０７の表面を露出させる。
【００９９】
工程５（図３８Ａ〜３８Ｃ）：第２メタル層２０７の平面上にメモリセル層２０９を堆積し、第２メタルパターン（図２５及び図２８の（４））で第２メモリセル層２０９とその下の第２メタル層２０７、更にその下の第１メモリセル層２０４をＩＥでエッチングする。これにより第１層目のワード線とコンタクト部パターンがメモリセル層２０９を重ねた状態でパターニングされる。同時にセルアレイ領域では第１のメモリセル層２０４がワード線とビット線のクロスポイントのみに残される。
【０１００】
この際に第２メタル層２０７を堆積する平面を構成したセル間の溝のＳＯＧ膜は除去されセル間の空隙が現れるが、この部分はクロスポイントセルのメタル層が重ならない部分であるので、エッチングの影響はセルアレイの最下面の基板上の絶縁膜２０１が残してあれば、この絶縁膜２０１に生じる。この絶縁膜２０１を耐エッチング性の膜としたのはこのためである。但し、一連の図ではこの絶縁膜２０１が完全に除去される場合のみを示している。
【０１０１】
ストライプ状溝が形成された絶縁膜上のメタル層２０７は、パターニングによって溝に沿って分散配置された凹型のメタル片２０７ａとなっており、このようなメタル片２０７ａが積み上げられる垂直配線を構成することになる。
【０１０２】
工程６（図３９Ａ〜３９Ｃ）：ＳＯＧ膜２１０によりエッチングで形成された穴を埋めて平坦化し、メモリセル層２０９を露出させる。この際、各ワード線間には、絶縁物質のない空隙２１１が出来るが、これもセル間の熱及び電気的な干渉を小さくする働きをする。
【０１０３】
工程７（図４０Ａ〜４０Ｃ）：工程６に続いて、前述のアレイ周辺メタル溝パターンにて第２メタル層２０７の上面が露出するまでＩＥによるエッチングを行い、各コンタクト部にストライプ状溝２１２を形成する。
【０１０４】
工程８（図４１Ａ〜４１Ｃ）：セルアレイの第３メタル層２１３をセルアレイ平面と溝２０６の表面にほぼ均等に堆積してから、溝２０６内をＳＯＧ膜２１４で埋めてＣＭＰにより平坦化し、メタル層２１３の表面を露出させる。
【０１０５】
工程９（図４２Ａ〜４２Ｃ）：第３メタル層２１３の平面上に第３メモリセル層２１５を堆積し、第３メタルパターン（図２６及び図２９の（５））でメモリセル層２１５とその下の第３メタル層２１３を第２メタル層２０７の表面までＩＥでエッチングする。これにより、メタル層２１３によりビット線がその上のメモリセル層２１５と共にパターニングされ、下のメモリセル層２０９がそのビット線と下のワード線の各クロスポイントにのみ残される。またこの工程で、垂直配線部には、メタル層２１３からパターニングされた２層目の凹型メタル片２１３ａが積まれたことになる。
【０１０６】
工程１０（図４３Ａ〜４３Ｃ）：ＳＯＧ膜２１６によりエッチングで形成された穴を埋めて、その後ＣＭＰで平坦化を行いメモリセル層２１５を露出させる。このとき、セル間に絶縁物質のない空隙２１７が出来る（図４３ＣのＣ−Ｃ’断面参照）。
【０１０７】
工程１１（図４４Ａ〜４４Ｃ））：工程１０に続いてアレイ周辺メタル溝パターンにて第３メタル層２１３の上面までＩＥによるエッチングを行い、メタル垂直配線の要素となるストライプ状溝２１８を形成する。
【０１０８】
工程１２（図４５Ａ〜４５Ｃ）：第４メタル層２１９をセルアレイ平面と溝２１８の表面にほぼ均等に堆積してから、溝をＳＯＧ膜２２０で埋めて平坦化し、メタル層２１９の表面を露出させる。
【０１０９】
工程１３（図４６Ａ〜４６Ｃ）：第４メタル層２１９の平面上に第４メモリセル層２２１を堆積し、第４メタルパターン（図２６及び図２９の（６））でメモリセル層２２１とその下の第４メタル層２１９を第３メタル層２１３の表面までＩＥエッチングする。垂直配線部には、３層目のメタル片２１９ａが積まれる。
【０１１０】
工程１４（図４７Ａ〜４７Ｃ）：ＳＯＧ膜２２２を用いてエッチングした穴を埋めて、ＣＭＰ処理により平坦化し、メモリセル層２２１を露出させる。このとき、セル間には絶縁物質のない空隙２２３が出来る（図４７ＡのＡ−Ａ’，図４７ＢのＢ−Ｂ’断面参照）。
【０１１１】
工程１５（図４８Ａ〜４８Ｃ）：工程１４に続いてアレイ周辺メタル溝パターンにて第４メタル層２１９の上面までＩＥエッチングを行い、ビアに代わるメタル垂直配線の要素となる溝２２４を形成する。
【０１１２】
工程１６（図４９Ａ〜４９Ｃ）：第５メタル層２２５をセルアレイ平面と溝の表面にほぼ均等に堆積してから、溝にＳＯＧ膜２２６を埋めてＣＭＰにより平坦化し、セルアレイ上のメタル表面を露出させる。
【０１１３】
工程１７（図５０Ａ〜５０Ｃ）：第５メタル層２２５平面上に第５メモリセル層２２７を堆積して、第５メタルパターン（図２６及び図２９の（７））でメモリセル層２２７と第５メタル層２２５を第４メタル層表面までＩＥによりエッチングする。垂直配線部には、４層目のメタル片２２５ａが積まれる。
【０１１４】
工程１８（図５１Ａ〜５１Ｃ）：工程１７に続いてＳＯＧ膜２２８を塗布して平坦化し、アレイ周辺メタル溝パターンにて第５メタル層上面までＩＥによるエッチングを行って、ビアに代わるメタル垂直配線の要素となる溝２２９を形成する。
【０１１５】
工程１９（図５２Ａ〜５２Ｃ）：第６メタル層２３１をセルアレイ平面と溝２２９の表面にほぼ均等に堆積してから、溝２２９にＳＯＧ膜２３２を埋め込み、平坦化してメタル表面を露出させる。
【０１１６】
工程２０（図５３Ａ〜５３Ｃ）：第６メモリセル層２３８を堆積して、第６メタルパターン（図２６及び図２９の（８））でメモリセル層２３８と第６メタル層２３１を第５メタル層２２５表面までエッチングする。垂直配線部には、５層目のメタル片２３１ａが積まれる。
【０１１７】
工程２１（図５４Ａ〜５４Ｃ）：ＳＯＧ膜２３９による平坦化、そのＳＯＧ膜への溝パターン形成、第７メタル層２４１の堆積、ＳＯＧ膜２４０の埋め込みを経て、その上に第７メモリセル層２４２を堆積し、これをパターニングする。即ち第７メタルパターン（図２７及び図３０の（９））で第６メタル層表面までＩＥエッチングする。この間、ＳＯＧ膜２３９の堆積工程でセル間に絶縁膜のない空隙２４３が現れる（図５４ＡのＡ−Ａ’及び図５４ＢのＢ−Ｂ’断面参照）。垂直配線部には、６層目のメタル片２４１ａが積まれる。
【０１１８】
工程２２（図５５Ａ〜５５Ｃ）：ＳＯＧ膜２４４による平坦化、そのＳＯＧ膜への溝パターン形成、第８メタル層２４６の堆積、ＳＯＧ膜２４５の埋め込みを経て、第８メタル層２４６の面上にセルアレイ最上層を保護するパシベーション用絶縁膜２４７、例えばＣＶＤシリコン酸化膜を堆積する。そして、第８メタルパターン（図２７及び図３０の（１０））でメモリセル層２４２と第８メタル層２４６を第７メタル層表面までＩＥエッチングする。垂直配線部には、７層目メタル片２４６ａが積まれる。
【０１１９】
工程２３（図５６Ａ〜５６Ｃ）：ＳＯＧ膜２４９によりエッチングした穴を埋めて、ＣＭＰで平坦化する。
【０１２０】
工程２４（図５７Ａ〜５７Ｃ）：セルアレイ最上層のメタルを下層のメタルと接続するための、図３１で説明したコンタクトを併せて形成後に、メタル層２５０を堆積し、これをパターニングする。これにより、３Ｄセルアレイブロックと周辺回路のメタル接続が完了する。
【０１２１】
以上の製造プロセスでは、メタル層形成に際して、ステップカバレージの良好な成膜条件を用いて表面の凹凸に沿ったメタル層を形成するものとした。従って、メタル層形成後にＳＯＧ膜の塗布、平坦化を行った。垂直配線は、凹型のメタル片が積み上げられた状態で構成されるが、その内外はＳＯＧ膜が充填されている。
【０１２２】
これに対して、例えばダマシーン法を用いて、完全にストライプ状溝をメタル層で埋め込むこともできる。この場合にも基本な工程は変わらず、メタル層堆積後の溝埋めのＳＯＧ塗布を省いてメタルの平坦化を行なえばよい。
【０１２３】
図５８Ａ〜５８Ｃは、そのような工程を適用した場合の最終構造を、図５７Ａ〜５７Ｃと対応させて示している。ＢＬ及びＷＬコンタクト部ＢＬＣ１，ＢＬＣ２，ＷＬＣ１−４には、配線につながるピラー状メタルが形成されることになる。
【０１２４】
［３Ｄセルアレイの中空化を行う場合］
次に、３Ｄセルアレイ構造の中空化を行なう場合の工程について説明する。この場合には中空構造を支える支持構造を作る工程が必要となる。各コンタクトパターンや配線パターンは、図２５−２７及び図２８−３０に示したように、中空構造有の場合もなしの場合と基本的には異ならない。ただし、第２メタルパターン以降については、ビット線迂回部の中空構造支持等を確実にするためのＴ字型パターンを用い、また支持構造のための捨てパターンを用いている。
【０１２５】
以下の工程では、先の中空化を行わない場合と同じ断面Ａ−Ａ’，Ｂ−Ｂ’及びＣ−Ｃ’に加えて、３Ｄセルアレイブロック最上層メタルから基板メタルコンタクト部ＳＣの断面Ｄ−Ｄ’を示す。図５９は、そのＤ−Ｄ’断面位置を、図３１に示した第２以降のメタルパターンに上で示したものである。
【０１２６】
層間絶縁膜としては、ＣＶＤによる絶縁膜と、塗布系の絶縁膜とを使い分ける。これらの二種には、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）などの等方的エッチングに対して選択比の大きなものが選ばれる。
【０１２７】
ＣＶＤによる絶縁膜としては、無機系絶縁膜としてよく知られているシリコン窒化膜（Ｓｉ３Ｎ４）や低誘電率層間絶縁膜でもあるＣＦなどが考えられる。塗布系絶縁膜としては、通常のＳＯＧ膜や、有機系塗布膜であるアルキルアルコキシランや有機シロキサン樹脂をベースとした有機ＳＯＧ膜や水素化シルセシキオキサン（ＨＳＱ）、メチルシルセスキシオキサン（ＭＳＱ）、有機ポリマー膜などが考えられる。
【０１２８】
以下の例では、ＣＶＤ系絶縁膜としてシリコン窒化膜を用い、塗布系絶縁膜として通常のＳＯＧ膜を用いる場合を説明する。
【０１２９】
工程０（図６０Ａ〜６０Ｄ）：制御回路が形成されたＳｉ基板３００の表面を覆う絶縁膜３０１に、図２５及び図２８の（１）シリコン基板メタルへのコンタクトパターンでビット線及びワード線コンタクト部のストライプ状溝３０２を形成し、また最上層配線コンタクトのために、図３１のシリコン基板へのコンタクトパターンでコンタクト穴３０３を形成した後、第１メタル層３０４を堆積して平坦化し、更にその上にメモリセル層３０５を積層する。図６０ＡのＡ−Ａ’断面と図６０ＢのＢ−Ｂ’断面は同じである。
【０１３０】
絶縁膜３０１は後の工程で用いる塗布ＳＯＧ膜とは異なり、ＳＯＧなどのＲＩＥエッチングに対しては耐性のある絶縁物質、例えばＣＶＤによるシリコン酸化膜を用いる。エッチング耐性が必要であることの理由は、図３４の絶縁膜２０１等に関連して説明したと同様である。但し、以下の図では、絶縁膜２０１が完全にエッチングされる場合のみを示していることも同様である。
【０１３１】
以下の工程断面図では、Ｓｉ基板３００については、その表面のビット線コンタクト部ＢＬＣ１，ＢＬＣ２、ワード線コンタクト部ＷＬＣ１−ＷＬＣ４及び最上層配線コンタクト部ＳＣを明示にした上で、省いてある。
【０１３２】
工程１（図６１Ａ〜６１Ｄ）：第１メタルパターン（図２５及び図２８の（２））を用いてメモリセル層３０５と第１メタル層３０４を、Ｓｉ基板のメタル上面までＩＥにてエッチングする。これにより第１層ビット線と必要なコンタクトメタルがパターン形成される。耐エッチングの効果上は絶縁膜２０１をエッチングしないほうが良いが、一連の図ではこれをエッチングした場合を示している。
【０１３３】
工程２（図６２Ａ〜６２Ｄ）：配線形成でできた凹凸の表面に均一に堆積できるＣＶＤ法でシリコン窒化膜３０６を堆積し、続いてＳＯＧ膜３０７を堆積してＣＭＰにより平坦化する。これにより、配線間をＳＯＧ膜で埋めて、メモリセル層３０５が露出した状態が得られる。
【０１３４】
少し具体的に説明すれば、まずＣＶＤにより出来るだけ穴表面（側面及び底面）に均等な厚みで窒化膜３０６を堆積する。この窒化膜３０６は、後にＳＯＧ膜を最終的に除去して中空化を行う場合の支持構造として利用する。次にスピン塗布によりＳＯＧ膜３０７で穴を完全に塞ぐ。
【０１３５】
この際セルアレイ周辺部の大きな穴は内部が完全に埋まるが、セルアレイ部のセル間の溝は溝の底までＳＯＧ膜が埋まらなくても良く、セル積層膜の露出の際に一緒に平面を形成しセル部の積層工程の基礎平面を構成すればよい。このため横方向に隣接するＢＬ間、ＷＬ間、及びセル間には絶縁物質のない空隙３０８が出来る。（図６２ＣのＣ−Ｃ’断面参照）、これはセル間の熱及び電気的な干渉を小さくする働きをする。この後、ＣＭＰにより平坦化処理を行う。
【０１３６】
ＢＬコンタクト部ＢＬＣ１，ＢＬＣ２及びワード線コンタクト部ＷＬＣ１−４には、この後垂直配線がメタル片の積み上げ構造として形成される。この場合、最終的にＳＯＧ膜３０７を除去して垂直配線間を中空状態にして支持するために、凹型のシリコン窒化膜３０６が絶縁支持材として用いられる。
【０１３７】
工程３（図６３Ａ〜６３Ｄ）：工程２に続いてアレイ周辺メタル溝パターン（図２５，２８の（３））にて第１メタル層３０４上面までＩＥによるエッチングを行い、ビアに代わるメタル垂直配線の要素となるストライプ状溝３０９を形成する。図には、マスクされる位置を破線で示した。
【０１３８】
工程４（図６４Ａ〜６４Ｄ）：第２メタル層３１０をセルアレイ平面と溝の表面にほぼ均一な厚みで堆積し、更にＣＶＤによるシリコン窒化膜３１１を溝に均一な厚みで堆積した後、ＳＯＧ膜３１２で穴を埋め、ＣＭＰで平坦化して、セルアレイ上のメタル表面を露出させる。シリコン窒化膜３１１は、各コンタクト部ＢＬＣ１，ＢＬＣ２，ＷＬＣ１−４に形成される垂直配線の内側を中空状態として保持するための絶縁支持材として用いられる。
【０１３９】
工程５（図６５Ａ〜６５Ｄ）：第２メタル層３１０平面上にメモリセル層３１３を堆積し、第２メタルパターン（図２５，２８の（４））でメモリセル層３１３と第２メタル層３１０を第１メタル層３０４表面までＩＥエッチングして、配線（ワード線）と必要なコンタクトをパターン形成する。即ちメモリセル層３１３を重ねた状態でワード線がパターニングされ、同時に第１メモリセル層３０５は、形成された第１層目のワード線と先に形成されている第１層ビット線とのクロスポイントのみに残される。
【０１４０】
工程６（図６６Ａ〜６６Ｄ）：シリコン窒化膜３１４を溝表面に均一に堆積し、ＳＯＧ膜３１４により溝を埋めて平坦化し、メモリセル層３１３を露出させる。シリコン窒化膜３１４は、最終的にＳＯＧ膜を除去して中空化を行う場合の支持構造として利用する。
【０１４１】
ＳＯＧ膜塗布の際、セルアレイ周辺部の大きな穴は内部が完全に埋まるが、セルアレイ部のセル間の溝は溝の底まで絶縁膜が埋まらなくても良く、セル積層膜の露出の際に一緒に平面を形成しセル部の積層工程の基礎平面を構成すればよい。このためセル間には絶縁物質のない空隙３０８が新たに出来るが、これもセル間の熱及び電気的な干渉を小さくする働きをする。
【０１４２】
この工程６を経た段階で、ＢＬ及びＷＬコンタクト部等の垂直配線形成箇所には、基板メタルにコンタクトする第１メタル層に重なるメタル層３１０が、ストライプ状溝の長手方向に分散的に配列された凹型のメタル片３１０ａとなっている。この上に、更に以下のセルアレイ工程で同様のメタル片が複数段積み上げられて、垂直配線を構成することになる。
【０１４３】
またこの段階でその凹型メタル片３１０ａの外壁及び内壁に沿うシリコン窒化膜３０６，３１１，３１４等が、最終的にＳＯＧ膜３０７，３１２を除去した後にもメタル片３１０ａを支える絶縁支持材となる。また、ＢＬやＷＬの垂直配線につながる周辺配線部は、ＳＯＧ膜が除去された後に、やはり凹型のシリコン窒化膜３０６により中空状態で保持されることになる。
【０１４４】
工程７（図６７Ａ〜６７Ｄ）：工程６に続いてアレイ周辺メタル溝パターン（図２５，２８の（３））にて第２メタル層３１０の上面位置までＩＥによるエッチングを行い、ビアに代わるメタル垂直配線の要素となるストライプ状溝３１６を形成する。
【０１４５】
工程８（図６８Ａ〜６８Ｄ）：第３メタル層３１７をセルアレイ平面と溝の表面にほぼ均等に堆積してから、溝にシリコン窒化膜３１８を堆積後、ＳＯＧ膜３１９を埋め込んでＣＭＰ処理で平坦化し、メタル表面を露出させる。
【０１４６】
工程９（図６９Ａ〜６９Ｄ）：第３メタル層３１７平面上にメモリセル層３２０を堆積し、第３メタルパターン（図２６，２９の（５））でメモリセル層３２０と第３メタル層３１７を第２メタル層表面までＩＥでエッチングする。これにより、第３メタル層によるビット線及び必要なコンタクトパターンが形成される。この段階で垂直配線部には、二つの凹型メタル片３１０ａ，３１７ａが積み上げられたことになる。
【０１４７】
工程１０（図７０Ａ〜７０Ｄ）：シリコン窒化膜３２１を均一な厚さで堆積し、ＳＯＧ膜３２２により穴を埋め込み、ＣＭＰで平坦化してメモリセル層３２０を露出させる。そのＳＯＧ膜堆積工程でも、新たにセル間に空隙３０８が形成される（図７０ＣのＣ−Ｃ’断面参照）。
【０１４８】
工程１１（図７１Ａ〜７１Ｄ）：工程１０に続いてアレイ周辺メタル溝パターン（図２５，２８の（３））にて第３メタル層３１７上面までＩＥによるエッチングを行い、溝３２３を形成する。
【０１４９】
工程１２（図７２Ａ〜７２Ｄ）：第４メタル層３２４をセルアレイ平面と溝の表面にほぼ均等に堆積し、続いてシリコン窒化膜３２５を均等に堆積した後、ＳＯＧ膜３２６により穴を埋め込み、ＣＭＰで平坦化して、メタル表面を露出させる。
【０１５０】
工程１３（図７３Ａ〜７３Ｄ）：第４メタル層３２４の平面上にメモリセル層３２７を堆積して、第４メタルパターン（図２６，２９の（６））でメモリセル層３２７と第４メタル層３２４を第３メタル層表面までＩＥでエッチングする。これにより、第２層目のワード線と必要なコンタクトパターンが形成される。垂直配線部には、３層目の凹型メタル片３２４ａが積まれたことになる。
【０１５１】
工程１４（図７４Ａ〜７４Ｄ）：シリコン窒化膜３２８を均一な厚さで堆積し、ＳＯＧ膜３２９により穴を埋め込み、ＣＭＰで平坦化してメモリセル層３２７を露出させる。そのＳＯＧ膜堆積工程でも、新たにセル間に空隙３０８が形成される（図７４ＡのＡ−Ａ’及び図７４ＢのＢ−Ｂ’断面参照）。
【０１５２】
工程１５（図７５Ａ〜７５Ｄ）：工程１４に続いてアレイ周辺メタル溝パターン（図２５，２８の（３））にて第４メタル層３２４上面までＩＥによるエッチングを行い、溝３４０を形成する。
【０１５３】
工程１６（図７６Ａ〜７６Ｄ）：第５メタル層３４１をセルアレイ平面と溝の表面にほぼ均等に堆積してから、溝にシリコン窒化膜３４２をＣＶＤで均等に堆積し、さらにＳＯＧ膜３４３で穴を埋め込んだ後、ＣＭＰで平坦化して、第５メタル層３４１の表面を露出させる。
【０１５４】
工程１７（図７７Ａ〜７７Ｄ）：第５メタル層３４１平面上にメモリセル層３４４を堆積し、第５メタルパターン（図２６，２９の（７））でメモリセル層３４４と第５メタル層３４１を第４メタル層表面までＩＥでエッチングする。これにより、第３層目のビット線と必要なコンタクトパターンが形成される。垂直配線部には、４層目の凹型メタル片３４１ａが積まれたことになる。
【０１５５】
工程１８（図７８Ａ〜７８Ｄ）：工程１７に続いて、シリコン窒化膜３４５を均一な厚みで堆積し、ＳＯＧ膜３４６を埋め込んで平坦化を行い、さらにアレイ周辺メタル溝パターンにて第５メタル層３４１上面までエッチングを行って溝３４７を形成する。
【０１５６】
工程１９（図７９Ａ〜７９Ｄ）：第６メタル層３４８をセルアレイ平面と溝の表面にほぼ均等に堆積し、溝に窒化膜３４９を均等に堆積した後、ＳＯＧ膜３５０を埋め込んで平坦化し、セルアレイ上のメタル層表面を露出させる。
【０１５７】
工程２０（図８０Ａ〜８０Ｄ）：第６メタル層３４８平面上にメモリセル層３５１を堆積し、第６メタルパターン（図２６，２９の（８））でメモリセル層３５１と第６メタル層３４８を第５メタル層表面までＩＥでエッチングする。これにより、第３層目のワード線と必要なコンタクトパターンが形成される。垂直配線部には、５層目の凹型メタル片３４８ａが積まれたことになる。
【０１５８】
工程２１（図８１Ａ〜８１Ｄ）：シリコン窒化膜３５２の堆積、ＳＯＧ膜３５３の塗布と平坦化、第７メタル層３５４の堆積、更にシリコン窒化膜３５５の堆積とＳＯＧ膜３５６の塗布と平坦化の工程を経て、第７メタル層が露出した面にメモリセル層３５７を堆積し、第７メタルパターン（図２７，３０の（９））でセル積層膜と第７メタル層を第６メタル層表面までＩＥエッチングする。これにより、第４層目のビット線と必要なコンタクトパターンが形成される。垂直配線部には、６層目の凹型メタル片３５４ａが積まれる。
【０１５９】
工程２２（図８２Ａ〜８２Ｄ）：シリコン窒化膜３５８の堆積、ＳＯＧ膜３５９の塗布と平坦化、第８メタル層３６０の堆積、更にシリコン窒化膜３６１の堆積とＳＯＧ膜３６２の塗布と平坦化の工程を経て、第８メタル層面に最上層保護膜としての例えばシリコン窒化膜３６７を堆積する。そして、第８メタルパターン（図２７，３０の（１０））でセル積層膜と第８メタル層を第７メタル層表面までＩＥエッチングする。これにより、第４層目のワード線と必要なコンタクトパターンが形成される。垂直配線部には、６層目の凹型メタル片３６０ａが積まれたことになる。
【０１６０】
工程２３（図８３Ａ〜８３Ｄ）：シリコン窒化膜３６８を均一膜厚に堆積し、ＳＯＧ膜３６９を埋め込んで平坦化して、最上層メタルの堆積準備を整える。
【０１６１】
工程２４（図８４Ａ〜８４Ｄ）：最上面の絶縁膜として更にシリコン窒化膜３７０を堆積し、これに最上層配線の基板へのコンタクトのためのコンタクト穴３７２（図８４ＤのＤ−Ｄ’断面参照）を形成して基板へのメタル接続を可能にするパスを確保して、メタル層３７１を堆積し、配線パターンを形成する。
【０１６２】
その後、等方的なエッチングであるＣＤＥ法によって、ＳＯＧ膜を除去して、セルアレイ中空化を行なう。即ち、ＳＯＧ膜が除去されて、コンタクト部の垂直メタル配線側壁が絶縁物により支持された中空構造が得られる。
【０１６３】
具体的に垂直配線は、前述のように凹型メタル片の積み重ねとして構成されるが、その凹型メタル片の内壁及び外壁に沿うシリコン窒化膜を支持材として、内外を中空状態として支持されている。更に、ビット線及びワード線から引き出される周辺配線部についても、ＳＯＧ膜が除去されて、凹型のシリコン窒化膜を支持材として、部分的に中空状態で支持されることになる。但し、ＳＯＧ膜が完全に除去されることは必ずしも必要ではなく、中空構造が完全な中空であることも必ずしも必要ではない。
【０１６４】
この発明は上記実施の形態に限られない。例えば実施の形態では三次元セルアレイ構造のＲｅＲＡＭを説明したが、他の各種メモリ装置にも適用できる。更にメモリセルを含むものとしてより一般的に機能素子を定義すれば、この発明は機能素子アレイを三次元的に配列する半導体集積回路装置に適用することが可能である。
【図面の簡単な説明】
【０１６５】
【図１】実施の形態によるＲｅＲＡＭの構成を示す図である。
【図２】同ＲｅＲＡＭのセルアレイ等価回路を示す図である。
【図３】同ＲｅＲＡＭの三次元セルアレイ構成を示す図である。
【図４】比較例に用いるビット線引き出し部のコンタクトパターン及びメタルパターンを示す図である。
【図５】同比較例に用いるワード線引き出し部のコンタクトパターン及びメタルパターンを示す図である。
【図６】同比較例のＡ−Ａ’断面及びＢ−Ｂ’断面位置を第３メタルパターン上に示す図である。
【図７】同比較例の工程０のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図８】工程１のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図９】工程２のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１０】工程３のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１１】工程４のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１２】工程５のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１３】工程６のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１４】工程７のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１５】工程８のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１６】工程９のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１７】工程１０のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１８】工程１１のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図１９】工程１２のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図２０】工程１３のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図２１】工程１４のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図２２】工程１５のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図２３】工程１６のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図２４】工程１７のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図２５】実施態様に用いるビット線引き出し部のコンタクト溝パターン及びメタルパターン（その１）を示す図である。
【図２６】同実施態様に用いるビット線引き出し部のメタルパターン（その２）を示す図である。
【図２７】同実施態様に用いるビット線引き出し部のメタルパターン（その３）を示す図である。
【図２８】同実施態様に用いるワード線引き出し部のコンタクト溝パターン及びメタルパターン（その１）を、図２５と対応させて示す図である。
【図２９】同実施態様に用いるワード線引き出し部のメタルパターン（その２）を、図２６と対応させて示す図である。
【図３０】同実施態様に用いるワード線引き出し部のメタルパターン（その３）を、図２７と対応させて示す図である。
【図３１】同実施態様における最上層配線の基板へのコンタクト部パターンを示す図である。
【図３２】同実施態様におけるＡ−Ａ’，Ｂ−Ｂ’及びＣ−Ｃ’断面位置を示す図である。
【図３３Ａ】同実施態様の工程０のＡ−Ａ’断面を示す図である。
【図３３Ｂ】同実施態様の工程０のＢ−Ｂ’断面を示す図である。
【図３３Ｃ】同実施態様の工程０のＣ−Ｃ’断面を示す図である。
【図３４Ａ】同実施態様の工程１のＡ−Ａ’断面を示す図である。
【図３４Ｂ】同実施態様の工程１のＢ−Ｂ’断面を示す図である。
【図３４Ｃ】同実施態様の工程１のＣ−Ｃ’断面を示す図である。
【図３５Ａ】同実施態様の工程２のＡ−Ａ’断面を示す図である。
【図３５Ｂ】同実施態様の工程２のＢ−Ｂ’断面を示す図である。
【図３５Ｃ】同実施態様の工程２のＣ−Ｃ’断面を示す図である。
【図３６Ａ】同実施態様の工程３のＡ−Ａ’断面を示す図である。
【図３６Ｂ】同実施態様の工程３のＢ−Ｂ’断面を示す図である。
【図３６Ｃ】同実施態様の工程３のＣ−Ｃ’断面を示す図である。
【図３７Ａ】同実施態様の工程４のＡ−Ａ’断面を示す図である。
【図３７Ｂ】同実施態様の工程４のＢ−Ｂ’断面を示す図である。
【図３７Ｃ】同実施態様の工程４のＣ−Ｃ’断面を示す図である。
【図３８Ａ】同実施態様の工程５のＡ−Ａ’断面を示す図である。
【図３８Ｂ】同実施態様の工程５のＢ−Ｂ’断面を示す図である。
【図３８Ｃ】同実施態様の工程５のＣ−Ｃ’断面を示す図である。
【図３９Ａ】同実施態様の工程６のＡ−Ａ’断面を示す図である。
【図３９Ｂ】同実施態様の工程６のＢ−Ｂ’断面を示す図である。
【図３９Ｃ】同実施態様の工程６のＣ−Ｃ’断面を示す図である。
【図４０Ａ】同実施態様の工程７のＡ−Ａ’断面を示す図である。
【図４０Ｂ】同実施態様の工程７のＢ−Ｂ’断面を示す図である。
【図４０Ｃ】同実施態様の工程７のＣ−Ｃ’断面を示す図である。
【図４１Ａ】同実施態様の工程８のＡ−Ａ’断面を示す図である。
【図４１Ｂ】同実施態様の工程８のＢ−Ｂ’断面を示す図である。
【図４１Ｃ】同実施態様の工程８のＣ−Ｃ’断面を示す図である。
【図４２Ａ】同実施態様の工程９のＡ−Ａ’断面を示す図である。
【図４２Ｂ】同実施態様の工程９のＢ−Ｂ’断面を示す図である。
【図４２Ｃ】同実施態様の工程９のＣ−Ｃ’断面を示す図である。
【図４３Ａ】同実施態様の工程１０のＡ−Ａ’断面を示す図である。
【図４３Ｂ】同実施態様の工程１０のＢ−Ｂ’断面を示す図である。
【図４３Ｃ】同実施態様の工程１０のＣ−Ｃ’断面を示す図である。
【図４４Ａ】同実施態様の工程１１のＡ−Ａ’断面を示す図である。
【図４４Ｂ】同実施態様の工程１１のＢ−Ｂ’断面を示す図である。
【図４４Ｃ】同実施態様の工程１１のＣ−Ｃ’断面を示す図である。
【図４５Ａ】同実施態様の工程１２のＡ−Ａ’断面を示す図である。
【図４５Ｂ】同実施態様の工程１２のＢ−Ｂ’断面を示す図である。
【図４５Ｃ】同実施態様の工程１２のＣ−Ｃ’断面を示す図である。
【図４６Ａ】同実施態様の工程１３のＡ−Ａ’断面を示す図である。
【図４６Ｂ】同実施態様の工程１３のＢ−Ｂ’断面を示す図である。
【図４６Ｃ】同実施態様の工程１３のＣ−Ｃ’断面を示す図である。
【図４７Ａ】同実施態様の工程１４のＡ−Ａ’断面を示す図である。
【図４７Ｂ】同実施態様の工程１４のＢ−Ｂ’断面を示す図である。
【図４７Ｃ】同実施態様の工程１４のＣ−Ｃ’断面を示す図である。
【図４８Ａ】同実施態様の工程１５のＡ−Ａ’断面を示す図である。
【図４８Ｂ】同実施態様の工程１５のＢ−Ｂ’断面を示す図である。
【図４８Ｃ】同実施態様の工程１５のＣ−Ｃ’断面を示す図である。
【図４９Ａ】同実施態様の工程１６のＡ−Ａ’断面を示す図である。
【図４９Ｂ】同実施態様の工程１６のＢ−Ｂ’断面を示す図である。
【図４９Ｃ】同実施態様の工程１６のＣ−Ｃ’断面を示す図である。
【図５０Ａ】同実施態様の工程１７のＡ−Ａ’断面を示す図である。
【図５０Ｂ】同実施態様の工程１７のＢ−Ｂ’断面を示す図である。
【図５０Ｃ】同実施態様の工程１７のＣ−Ｃ’断面を示す図である。
【図５１Ａ】同実施態様の工程１８のＡ−Ａ’断面を示す図である。
【図５１Ｂ】同実施態様の工程１８のＢ−Ｂ’断面を示す図である。
【図５１Ｃ】同実施態様の工程１８のＣ−Ｃ’断面を示す図である。
【図５２Ａ】同実施態様の工程１９のＡ−Ａ’断面を示す図である。
【図５２Ｂ】同実施態様の工程１９のＢ−Ｂ’断面を示す図である。
【図５２Ｃ】同実施態様の工程１９のＣ−Ｃ’断面を示す図である。
【図５３Ａ】同実施態様の工程２０のＡ−Ａ’断面を示す図である。
【図５３Ｂ】同実施態様の工程２０のＢ−Ｂ’断面を示す図である。
【図５３Ｃ】同実施態様の工程２０のＣ−Ｃ’断面を示す図である。
【図５４Ａ】同実施態様の工程２１のＡ−Ａ’断面を示す図である。
【図５４Ｂ】同実施態様の工程２１のＢ−Ｂ’断面を示す図である。
【図５４Ｃ】同実施態様の工程２１のＣ−Ｃ’断面を示す図である。
【図５５Ａ】同実施態様の工程２２のＡ−Ａ’断面を示す図である。
【図５５Ｂ】同実施態様の工程２２のＢ−Ｂ’断面を示す図である。
【図５５Ｃ】同実施態様の工程２２のＣ−Ｃ’断面を示す図である。
【図５６Ａ】同実施態様の工程２３のＡ−Ａ’断面を示す図である。
【図５６Ｂ】同実施態様の工程２３のＢ−Ｂ’断面を示す図である。
【図５６Ｃ】同実施態様の工程２３のＣ−Ｃ’断面を示す図である。
【図５７Ａ】同実施態様の工程２４のＡ−Ａ’断面を示す図である。
【図５７Ｂ】同実施態様の工程２４のＢ−Ｂ’断面を示す図である。
【図５７Ｃ】同実施態様の工程２４のＣ−Ｃ’断面を示す図である。
【図５８Ａ】同実施態様の工程２５のＡ−Ａ’断面を示す図である。
【図５８Ｂ】同実施態様の工程２５のＢ−Ｂ’断面を示す図である。
【図５８Ｃ】同実施態様の工程２５のＣ−Ｃ’断面を示す図である。
【図５９】他の実施態様の説明に付加するＤ−Ｄ’断面位置を示す図である。
【図６０Ａ】同実施態様の工程０のＡ−Ａ’断面図である。
【図６０Ｂ】同実施態様の工程０のＢ−Ｂ’断面図である。
【図６０Ｃ】同実施態様の工程０のＣ−Ｃ’断面図である。
【図６０Ｄ】同実施態様の工程０のＤ−Ｄ’断面図である。
【図６１Ａ】同実施態様の工程１のＡ−Ａ’断面図である。
【図６１Ｂ】同実施態様の工程１のＢ−Ｂ’断面図である。
【図６１Ｃ】同実施態様の工程１のＣ−Ｃ’断面図である。
【図６１Ｄ】同実施態様の工程１のＤ−Ｄ’断面図である。
【図６２Ａ】同実施態様の工程２のＡ−Ａ’断面図である。
【図６２Ｂ】同実施態様の工程２のＢ−Ｂ’断面図である。
【図６２Ｃ】同実施態様の工程２のＣ−Ｃ’断面図である。
【図６２Ｄ】同実施態様の工程２のＤ−Ｄ’断面図である。
【図６３Ａ】同実施態様の工程３のＡ−Ａ’断面図である。
【図６３Ｂ】同実施態様の工程３のＢ−Ｂ’断面図である。
【図６３Ｃ】同実施態様の工程３のＣ−Ｃ’断面図である。
【図６３Ｄ】同実施態様の工程３のＤ−Ｄ’断面図である。
【図６４Ａ】同実施態様の工程４のＡ−Ａ’断面図である。
【図６４Ｂ】同実施態様の工程４のＢ−Ｂ’断面図である。
【図６４Ｃ】同実施態様の工程４のＣ−Ｃ’断面図である。
【図６４Ｄ】同実施態様の工程４のＤ−Ｄ’断面図である。
【図６５Ａ】同実施態様の工程５のＡ−Ａ’断面図である。
【図６５Ｂ】同実施態様の工程５のＢ−Ｂ’断面図である。
【図６５Ｃ】同実施態様の工程５のＣ−Ｃ’断面図である。
【図６５Ｄ】同実施態様の工程５のＤ−Ｄ’断面図である。
【図６６Ａ】同実施態様の工程６のＡ−Ａ’断面図である。
【図６６Ｂ】同実施態様の工程６のＢ−Ｂ’断面図である。
【図６６Ｃ】同実施態様の工程６のＣ−Ｃ’断面図である。
【図６６Ｄ】同実施態様の工程６のＤ−Ｄ’断面図である。
【図６７Ａ】同実施態様の工程７のＡ−Ａ’断面図である。
【図６７Ｂ】同実施態様の工程７のＢ−Ｂ’断面図である。
【図６７Ｃ】同実施態様の工程７のＣ−Ｃ’断面図である。
【図６７Ｄ】同実施態様の工程７のＤ−Ｄ’断面図である。
【図６８Ａ】同実施態様の工程８のＡ−Ａ’断面図である。
【図６８Ｂ】同実施態様の工程８のＢ−Ｂ’断面図である。
【図６８Ｃ】同実施態様の工程８のＣ−Ｃ’断面図である。
【図６８Ｄ】同実施態様の工程８のＤ−Ｄ’断面図である。
【図６９Ａ】同実施態様の工程９のＡ−Ａ’断面図である。
【図６９Ｂ】同実施態様の工程９のＢ−Ｂ’断面図である。
【図６９Ｃ】同実施態様の工程９のＣ−Ｃ’断面図である。
【図６９Ｄ】同実施態様の工程９のＤ−Ｄ’断面図である。
【図７０Ａ】同実施態様の工程１０のＡ−Ａ’断面図である。
【図７０Ｂ】同実施態様の工程１０のＢ−Ｂ’断面図である。
【図７０Ｃ】同実施態様の工程１０のＣ−Ｃ’断面図である。
【図７０Ｄ】同実施態様の工程１０のＤ−Ｄ’断面図である。
【図７１Ａ】同実施態様の工程１１のＡ−Ａ’断面図である。
【図７１Ｂ】同実施態様の工程１１のＢ−Ｂ’断面図である。
【図７１Ｃ】同実施態様の工程１１のＣ−Ｃ’断面図である。
【図７１Ｄ】同実施態様の工程１１のＤ−Ｄ’断面図である。
【図７２Ａ】同実施態様の工程１２のＡ−Ａ’断面図である。
【図７２Ｂ】同実施態様の工程１２のＢ−Ｂ’断面図である。
【図７２Ｃ】同実施態様の工程１２のＣ−Ｃ’断面図である。
【図７２Ｄ】同実施態様の工程１２のＤ−Ｄ’断面図である。
【図７３Ａ】同実施態様の工程１３のＡ−Ａ’断面図である。
【図７３Ｂ】同実施態様の工程１３のＢ−Ｂ’断面図である。
【図７３Ｃ】同実施態様の工程１３のＣ−Ｃ’断面図である。
【図７３Ｄ】同実施態様の工程１３のＤ−Ｄ’断面図である。
【図７４Ａ】同実施態様の工程１４のＡ−Ａ’断面図である。
【図７４Ｂ】同実施態様の工程１４のＢ−Ｂ’断面図である。
【図７４Ｃ】同実施態様の工程１４のＣ−Ｃ’断面図である。
【図７４Ｄ】同実施態様の工程１４のＤ−Ｄ’断面図である。
【図７５Ａ】同実施態様の工程１５のＡ−Ａ’断面図である。
【図７５Ｂ】同実施態様の工程１５のＢ−Ｂ’断面図である。
【図７５Ｃ】同実施態様の工程１５のＣ−Ｃ’断面図である。
【図７５Ｄ】同実施態様の工程１５のＤ−Ｄ’断面図である。
【図７６Ａ】同実施態様の工程１６のＡ−Ａ’断面図である。
【図７６Ｂ】同実施態様の工程１６のＢ−Ｂ’断面図である。
【図７６Ｃ】同実施態様の工程１６のＣ−Ｃ’断面図である。
【図７６Ｄ】同実施態様の工程１６のＤ−Ｄ’断面図である。
【図７７Ａ】同実施態様の工程１７のＡ−Ａ’断面図である。
【図７７Ｂ】同実施態様の工程１７のＢ−Ｂ’断面図である。
【図７７Ｃ】同実施態様の工程１７のＣ−Ｃ’断面図である。
【図７７Ｄ】同実施態様の工程１７のＤ−Ｄ’断面図である。
【図７８Ａ】同実施態様の工程１８のＡ−Ａ’断面図である。
【図７８Ｂ】同実施態様の工程１８のＢ−Ｂ’断面図である。
【図７８Ｃ】同実施態様の工程１８のＣ−Ｃ’断面図である。
【図７８Ｄ】同実施態様の工程１８のＤ−Ｄ’断面図である。
【図７９Ａ】同実施態様の工程１９のＡ−Ａ’断面図である。
【図７９Ｂ】同実施態様の工程１９のＢ−Ｂ’断面図である。
【図７９Ｃ】同実施態様の工程１９のＣ−Ｃ’断面図である。
【図７９Ｄ】同実施態様の工程１９のＤ−Ｄ’断面図である。
【図８０Ａ】同実施態様の工程２０のＡ−Ａ’断面図である。
【図８０Ｂ】同実施態様の工程２０のＢ−Ｂ’断面図である。
【図８０Ｃ】同実施態様の工程２０のＣ−Ｃ’断面図である。
【図８０Ｄ】同実施態様の工程２０のＤ−Ｄ’断面図である。
【図８１Ａ】同実施態様の工程２１のＡ−Ａ’断面図である。
【図８１Ｂ】同実施態様の工程２１のＢ−Ｂ’断面図である。
【図８１Ｃ】同実施態様の工程２１のＣ−Ｃ’断面図である。
【図８１Ｄ】同実施態様の工程２１のＤ−Ｄ’断面図である。
【図８２Ａ】同実施態様の工程２２のＡ−Ａ’断面図である。
【図８２Ｂ】同実施態様の工程２２のＢ−Ｂ’断面図である。
【図８２Ｃ】同実施態様の工程２２のＣ−Ｃ’断面図である。
【図８２Ｄ】同実施態様の工程２２のＤ−Ｄ’断面図である。
【図８３Ａ】同実施態様の工程２３のＡ−Ａ’断面図である。
【図８３Ｂ】同実施態様の工程２３のＢ−Ｂ’断面図である。
【図８３Ｃ】同実施態様の工程２３のＣ−Ｃ’断面図である。
【図８３Ｄ】同実施態様の工程２３のＤ−Ｄ’断面図である。
【図８４Ａ】同実施態様の工程２４のＡ−Ａ’断面図である。
【図８４Ｂ】同実施態様の工程２４のＢ−Ｂ’断面図である。
【図８４Ｃ】同実施態様の工程２４のＣ−Ｃ’断面図である。
【図８４Ｄ】同実施態様の工程２４のＤ−Ｄ’断面図である。
【符号の説明】
【０１６６】
１…セルアレイブロック、２…制御回路、３１，３２…垂直配線、ＢＬＣ１，ＢＬＣ２…ビット線コンタクト部、ＷＬＣ１−ＷＬＣ４…ワード線コンタクト部、２００…Ｓｉ基板、２０１…絶縁膜、２０２…コンタクト穴、２０３，２０７，２１３，２１９，２２５，２３１，２４１，２４６，２５０…メタル層、２０４，２０９，２１５，２２１，２２７，２３１，２３８，２４２…メモリセル層、２０５，２０８，２１０，２１４，２２２，２２６，２２８，２３２，２３９，２４０，２４４，２４５，２４９…ＳＯＧ膜、２０６，２１２，２１８，２２４，２２９…溝、２１７，２４３，２２７…空隙、２４７…窒化膜、２０７ａ，２１３ａ，２１９ａ，２２５ａ，２３１ａ，２４１ａ，２４６ａ…凹型メタル片、３００…Ｓｉ基板、３０１…絶縁膜、３０２…コンタクト溝、３０３…コンタクト穴、３０４，３１０，３１７，３２４，３４１，３４８，３６０，３７１…メタル層、３０５，３１３，３２０，３２７，３４４，３５１，３５７…メモリセル層、３０６，３１１，３１４，３１８，３２１，３２５，３２８，３４２，３４９，３５５，３５８，３６１，３６７，３６８，３７０…シリコン窒化膜、３０７，３１２，３１５，３１９，３２２，３２６，３２９，３４３，３５０，３５６，３５９，３６２，３６９…ＳＯＧ膜、３０８…空隙、３０９，３１６，３２３，３４０，３４７…溝、３７３…空隙，３１０ａ，３１７ａ，３２４ａ，３４１ａ，３４８ａ，３５４ａ，３６０ａ…凹型メタル片。
【図１】
0005253872.tif 000002
【図２】
0005253872.tif 000003
【図３】
0005253872.tif 000004
【図４】
0005253872.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0005253872.tif 000009
【図９】
0005253872.tif 000010
【図１０】
0005253872.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３Ａ】
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【図３３Ｂ】
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【図３３Ｃ】
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【図３４Ａ】
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【図３４Ｂ】
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【図３４Ｃ】
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【図３５Ａ】
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【図３５Ｂ】
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【図３５Ｃ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３６Ｃ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３７Ｃ】
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【図３８Ａ】
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【図３８Ｃ】
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【図３９Ａ】
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【図４０Ａ】
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【図４０Ｃ】
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【図４１Ａ】
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【図４１Ｂ】
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【図４１Ｃ】
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【図４２Ａ】
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【図４２Ｂ】
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【図４２Ｃ】
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【図４３Ａ】
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【図４３Ｂ】
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【図４３Ｃ】
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【図４４Ａ】
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【図４４Ｂ】
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【図４４Ｃ】
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【図４５Ａ】
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【図４５Ｂ】
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【図４５Ｃ】
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【図４６Ａ】
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【図４６Ｂ】
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【図４６Ｃ】
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【図４７Ａ】
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【図４７Ｂ】
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【図４７Ｃ】
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【図４８Ａ】
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【図４８Ｂ】
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【図４８Ｃ】
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【図４９Ａ】
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【図４９Ｂ】
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【図４９Ｃ】
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【図５０Ａ】
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【図５０Ｃ】
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【図５１Ａ】
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【図５１Ｂ】
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【図５１Ｃ】
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【図５２Ａ】
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【図５２Ｂ】
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【図５２Ｃ】
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【図５３Ａ】
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【図５３Ｂ】
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【図５３Ｃ】
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【図５４Ａ】
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【図５４Ｂ】
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【図５４Ｃ】
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【図５５Ａ】
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【図５５Ｂ】
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【図５５Ｃ】
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【図５６Ａ】
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【図５６Ｂ】
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【図５６Ｃ】
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【図５７Ａ】
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【図５７Ｂ】
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【図５７Ｃ】
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【図５８Ａ】
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【図５８Ｂ】
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【図５８Ｃ】
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【図５９】
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【図６０Ａ】
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【図６０Ｂ】
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【図６０Ｃ】
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【図６０Ｄ】
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【図６１Ａ】
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【図６１Ｂ】
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【図６１Ｃ】
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【図６１Ｄ】
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【図６２Ａ】
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【図６２Ｂ】
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【図６２Ｃ】
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【図６２Ｄ】
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【図６３Ａ】
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【図６３Ｂ】
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【図６３Ｃ】
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【図６３Ｄ】
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【図６４Ａ】
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【図６４Ｂ】
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【図６４Ｃ】
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【図６４Ｄ】
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【図６５Ａ】
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【図６５Ｂ】
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【図６５Ｃ】
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【図６５Ｄ】
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【図６６Ａ】
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【図６６Ｂ】
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【図６６Ｃ】
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【図６６Ｄ】
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【図６７Ａ】
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【図６７Ｂ】
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【図６７Ｃ】
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【図６７Ｄ】
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【図６８Ａ】
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【図６８Ｂ】
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【図６８Ｃ】
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【図６８Ｄ】
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【図６９Ａ】
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【図６９Ｂ】
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【図６９Ｃ】
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【図６９Ｄ】
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【図７０Ａ】
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【図７０Ｃ】
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【図７１Ａ】
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【図７１Ｃ】
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【図７２Ａ】
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【図７２Ｂ】
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【図７２Ｃ】
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【図７３Ａ】
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【図７３Ｂ】
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【図７３Ｃ】
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【図７４Ａ】
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【図７４Ｂ】
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【図７４Ｃ】
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【図７４Ｄ】
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【図７５Ａ】
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【図７５Ｂ】
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【図７５Ｃ】
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【図７５Ｄ】
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【図７６Ａ】
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【図７６Ｂ】
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【図７６Ｃ】
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【図７６Ｄ】
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【図７７Ａ】
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【図７７Ｂ】
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【図７７Ｃ】
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【図７７Ｄ】
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【図７８Ａ】
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【図７８Ｂ】
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【図７８Ｃ】
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【図７８Ｄ】
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【図７９Ａ】
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【図７９Ｂ】
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【図７９Ｃ】
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【図７９Ｄ】
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【図８０Ａ】
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【図８０Ｂ】
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【図８０Ｃ】
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【図８０Ｄ】
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【図８１Ａ】
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【図８１Ｂ】
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【図８１Ｃ】
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【図８１Ｄ】
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【図８２Ａ】
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【図８２Ｂ】
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【図８２Ｃ】
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【図８２Ｄ】
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【図８３Ａ】
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【図８３Ｂ】
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【図８３Ｃ】
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【図８３Ｄ】
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【図８４Ａ】
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【図８４Ｂ】
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【図８４Ｃ】
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【図８４Ｄ】
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