(57)【特許請求の範囲】
【請求項１】
行方向に複数のブロックに分割され、行列状に配列される複数のメモリセルを含むメモリアレイを備え、
前記複数のメモリセルの各々は、
磁気データに応じて電気抵抗が変化する磁気抵抗素子と、
前記磁気抵抗素子に直列接続され、制御電極を有するスイッチ素子とを含み、
前記メモリアレイのメモリセル列にそれぞれ対応して設けられ、各々が、前記磁気データの書込みに必要な第１のデータ書込電流を流すための複数のビット線と、
各々が、前記複数のブロックの各々においてメモリセル行ごとに個別に設けられ、前記第１のデータ書込電流と交差する方向に第２のデータ書込電流を流すことによって前記磁気データの書込みを行なうための複数のディジット線と、
各々が、前記メモリアレイの対応するメモリセル行に含まれる複数の前記制御電極に接続され、第１のシート抵抗を有する導電層で形成される複数のワード線と、
前記メモリアレイのメモリセル行にそれぞれ対応して、前記複数のブロックに共通に設けられ、各々が、前記第１のシート抵抗よりも小さい第２のシート抵抗を有する導電層で形成され、対応するメモリセル行に設けられるワード線と複数箇所で電気的に接続される複数の杭打ちワード線とをさらに備える、半導体装置。
【請求項２】
前記複数のブロックに共通に設けられ、アドレス信号に基づいて、データ読取り対象およびデータ書込み対象となるメモリセルを含むメモリセル行を選択する行選択回路と、
前記複数のブロックに共通に設けられ、データ読取り時に、前記行選択回路によって選択されたメモリセル行に設けられる杭打ちワード線を活性化するワード線ドライブ回路と、
前記複数のブロックにそれぞれ対応して設けられ、データ書込み時に、前記行選択回路によって選択されたメモリセル行に設けられるディジット線に前記第２のデータ書込電流を流す複数のディジット線ドライブ回路とをさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記複数のブロックに共通に設けられ、前記アドレス信号に基づいて、データ読取り対象およびデータ書込み対象となるメモリセルを含むメモリセル列を選択する列選択回路をさらに備え、
前記複数のディジット線ドライブ回路の各々は、前記列選択回路によって選択されたメモリセル列を含むブロックに対応するディジット線に、前記第２のデータ書込電流を流す、請求項２に記載の半導体装置。
【請求項４】
前記半導体装置は、
前記複数のブロックに共通に設けられ、アドレス信号に基づいて、データ読取り対象およびデータ書込み対象となるメモリセルを含むメモリセル行を選択する行選択回路と、
前記複数のブロックに共通に設けられ、前記行選択回路によって選択されたメモリセル行に設けられる杭打ちワード線を活性化するワード線ドライブ回路と、
前記複数のブロックにそれぞれ対応して設けられる複数のディジット線ドライブ回路とをさらに備え、
前記複数のディジット線ドライブ回路の各々は、前記複数の杭打ちワード線にそれぞれ接続され、接続された杭打ちワード線の活性化状態を保持する複数のラッチ回路を含み、
前記複数のラッチ回路は、前記複数のディジット線にそれぞれ対応して設けられており、
前記複数のディジット線ドライブ回路の各々は、データ書込み時に、活性化状態を保持したラッチ回路に対応するディジット線に前記第２のデータ書込電流を流す、請求項１に記載の半導体装置。
【請求項５】
前記複数のブロックに共通に設けられ、前記アドレス信号に基づいて、データ読取り対象およびデータ書込み対象となるメモリセルを含むメモリセル列を選択する列選択回路をさらに備え、
前記複数のラッチ回路の各々は、対応するディジット線が前記列選択回路で選択されたメモリセル列を含むブロックに対応する場合に、接続された杭打ちワード線の活性化状態を保持する、請求項４に記載の半導体装置。
【請求項６】
データ書込み時に、前記列選択回路によって選択されたメモリセル列に前記第１のデータ書込電流を流すビット線ドライブ回路と、
前記行選択回路、ワード線ドライブ回路、複数のラッチ回路、列選択回路、およびビット線ドライブ回路を制御する制御回路とをさらに備え、
前記制御回路は、データ書込み時に、前記行選択回路によって選択されたメモリセル行に設けられる杭打ちワード線を前記ワード線ドライブ回路によって活性化して、活性化された杭打ちワード線に接続されるラッチ回路に活性化状態を保持させた後、前記行選択回路によって選択されたメモリセル行に設けられる杭打ちワード線を前記ワード線ドライブ回路によって非活性化し、その後、前記列選択回路によって選択されたメモリセル列に設けられるビット線に、前記ビット線ドライブ回路によって前記第１のデータ書込電流を流す、請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の主面上に基板側から順に、各層間の絶縁層を介して積層された第１〜第４の金属配線層とをさらに備え、
前記複数のメモリセルの各磁気抵抗素子は、前記第３および第４の金属配線層の間に設けられ、
前記複数のメモリセルの各スイッチ素子は、前記半導体基板の主面上に形成された電界効果トランジスタであり、
前記制御電極は、前記電界効果トランジスタのゲート電極であり、
複数の前記電界効果トランジスタのソース電極を接続する複数の配線は、前記第１の金属配線層で形成され、
前記複数の杭打ちワード線は、前記第２の金属配線層で形成され、
前記複数のディジット線は、前記第３の金属配線層で形成され、
前記複数のビット線は、前記第４の金属配線層で形成される、請求項４〜６のいずれか１項に記載の半導体装置。
【請求項８】
行列状に配列される複数のメモリセルを含み、行方向に配設された複数のブロックに分割されるメモリアレイを備え、
前記複数のメモリセルの各々は、
磁気データに応じて電気抵抗が変化する磁気抵抗素子と、
前記磁気抵抗素子に直列接続され、制御電極を有するスイッチ素子とを含み、
前記メモリアレイのメモリセル列にそれぞれ対応して設けられ、各々が、前記磁気データの書込みに必要な第１のデータ書込電流を流すための複数のビット線と、
各々が、前記複数のブロックの各々においてメモリセル行ごとに個別に設けられ、前記第１のデータ書込電流と交差する方向に第２のデータ書込電流を流すことによって前記磁気データの書込みを行なうための複数のディジット線と、
各々が、前記メモリアレイの対応するメモリセル行に含まれる複数の前記スイッチ素子の制御電極に接続され、第１のシート抵抗を有する導電層で形成される複数のワード線と、
前記メモリアレイのメモリセル行にそれぞれ対応して、前記複数のブロックのうち、前記メモリアレイの行方向の一方側に配置される複数のブロックに共通に設けられる複数の
第１の杭打ちワード線と、
前記メモリアレイのメモリセル行にそれぞれ対応して、前記複数のブロックのうち、前記複数の第１の杭打ちワード線が配置されたブロックを除く複数のブロックに共通に設けられる複数の第２の杭打ちワード線とをさらに備え、
前記複数の第１、第２の杭打ちワード線の各々は、前記第１のシート抵抗よりも小さい第２のシート抵抗を有する導電層で形成され、同一のメモリセル行に設けられるワード線と複数箇所で電気的に接続され、
前記複数のブロックに共通に設けられ、アドレス信号に基づいて、データ読取り対象およびデータ書込み対象となるメモリセルを含むメモリセル行を選択する行選択回路と、
前記複数のブロックに共通に設けられ、データ読取り時に、前記行選択回路によって選択されたメモリセル行に設けられる第１、第２の杭打ちワード線を活性化するワード線ドライブ回路と、
前記複数のブロックにそれぞれ対応して設けられ、データ書込み時に、前記行選択回路によって選択されたメモリセル行に設けられるディジット線に前記第２のデータ書込電流を流す複数のディジット線ドライブ回路とをさらに備える、半導体装置。
【請求項９】
各々が基板上に行列状に配置された複数のメモリセルを含み、前記複数のメモリセルの行方向に配置される複数のメモリブロックを備え、
前記複数のメモリセルの各々は、
磁気抵抗効果を利用してデータを記憶する磁気抵抗素子と、
前記磁気抵抗素子と直列に接続されたアクセストランジスタとを含み、
前記複数のメモリブロック毎に前記複数のメモリセルの行に対応して配設され、対応するメモリセルのアクセストランジスタの制御電極が接続される複数のワード線と、
前記複数のメモリブロック毎に前記複数のメモリセルの行に対応して配設され、対応するメモリセルの磁気抵抗素子に電流誘起による磁場を印加する複数のサブディジット線と、
前記複数のメモリブロックに共通に前記複数のワード線に対応して配設され、かつ前記複数のワード線より前記基板に対して上層の配線層で形成されて対応のワード線の各々と複数箇所で電気的に接続される複数の杭打ちワード線と、
前記複数のメモリブロックに対して共通に設けられ、前記複数のメモリセルの行選択を行う行選択回路と、
前記行選択回路からの第１の行選択信号を受け、前記複数の杭打ちワード線から選択された杭打ちワード線を活性化するワード線ドライブ回路と、
各々が、前記複数のメモリブロック毎に設けられ、前記行選択回路からの第２の行選択信号を受け、選択されたサブディジット線に電流を流す、複数のディジット線ドライブ回路とをさらに備える、半導体装置。
【請求項１０】
前記ワード線を形成する配線層のシート抵抗は、前記杭打ちワード線を形成する配線層のシート抵抗よりも大きい、請求項９に記載の半導体装置。
【請求項１１】
前記第２の行選択信号は、
メインデコード信号と、
サブデコード信号とを含み、
前記メインデコード信号は、前記複数の杭打ちワード線と異なる配線である複数のメインディジット線で伝送される、請求項９または１０に記載の半導体装置。
【請求項１２】
前記半導体装置は、前記基板の主面上に前記基板側から順に、各層間の絶縁層を介して積層された第１〜第４の金属配線層をさらに備え、
前記複数のメモリセルの各磁気抵抗素子は、前記第４の金属配線層の上層に設けられ、
前記複数のメモリセルの各アクセストランジスタは、前記基板の主面上に形成された電
界効果トランジスタであり、
前記制御電極は、前記電界効果トランジスタのゲート電極であり、
複数の前記電界効果トランジスタのソース電極を接続する複数の配線は、前記第１の金属配線層で形成され、
前記複数の杭打ちワード線は、前記第２の金属配線層で形成され、
前記複数のメインディジット線は、前記第３の金属配線層で形成され、
前記複数のサブディジット線は、前記第４の金属配線層で形成される、請求項１１に記載の半導体装置。
【請求項１３】
前記第２の行選択信号は、前記複数の杭打ちワード線で伝送される、請求項９または１０に記載の半導体装置。
【請求項１４】
前記半導体装置は、前記基板の主面上に前記基板側から順に、各層間の絶縁層を介して積層された第１〜第３の金属配線層をさらに備え、
前記複数のメモリセルの各磁気抵抗素子は、前記第３の金属配線層の上層に設けられ、
前記複数のメモリセルの各アクセストランジスタは、前記基板の主面上に形成された電界効果トランジスタであり、
前記制御電極は、前記電界効果トランジスタのゲート電極であり、
複数の前記電界効果トランジスタのソース電極を接続する複数の配線は、前記第１の金属配線層で形成され、
前記複数の杭打ちワード線は、前記第２の金属配線層で形成され、
前記複数のサブディジット線は、前記第３の金属配線層で形成される、請求項１３に記載の半導体装置。
【請求項１５】
前記半導体装置は、前記複数のメモリセルの列に対応して配設され、対応するメモリセルの磁気抵抗素子に電流誘起による磁場を印加する複数のビット線をさらに備え、
前記複数のディジット線ドライブ回路の各々は、選択メモリセルへの書込動作時に、前記選択メモリセルに対応するビット線に電流供給を開始する前に、前記選択メモリセルに対応するワード線の一時的な活性化を受けて対応のサブディジット線に電流を流し、前記対応するワード線の非活性化後も少なくとも前記対応するビット線への電流供給が開始されるまでサブディジット線の電流供給を維持する複数のラッチ回路を含む、請求項１３または１４に記載の半導体装置。
【請求項１６】
前記複数のディジット線ドライブ回路の各々は、対応するブロック内の複数のサブディジット線の各々に対応して設けられ、参照電圧を受けてデータ書込電流のオン／オフを制御する複数の駆動トランジスタをさらに含み、
前記複数のラッチ回路の各々は、対応する杭打ちワード線の活性化を保持している期間導通するトランスミッションゲートを含み、
前記複数の駆動トランジスタの各々の制御電極には、前記トランスミッションゲートを介して参照電圧が与えられる、請求項１５に記載の半導体装置。
【請求項１７】
前記行選択回路は、前記第２の行選択信号の選択状態での信号レベルを、前記第１の行選択信号の選択状態での信号レベルよりも高電圧に昇圧する電圧レベルシフト回路を含む、請求項９または１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁化の方向によって電気抵抗が変化する磁気抵抗効果を利用した薄膜磁性体記憶素子を基板上に集積した半導体装置に関する。
【背景技術】
【０００２】
低消費電力で高速動作が可能な不揮発性のＲＡＭ（Random  Access  Memory）として、ＭＲＡＭ（Magnetic  Random  Access  Memory）が注目されている。ＭＲＡＭは、磁化の方向によって電気抵抗が変化する磁気抵抗効果を利用した薄膜磁性体記憶装置の一種である。ＭＲＡＭでは、磁気抵抗素子としてＴＭＲ（Tunneling  Magneto-Resistive）素子が一般的に利用される。
【０００３】
ＴＭＲ素子は、強磁性体薄膜からなる固定磁化層および自由磁化層で薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。ＴＭＲ素子は、２つの層の磁化方向が平行か反平行かによって、「１」「０」の情報を記憶する。
【０００４】
データの読出時には、ＴＭＲ素子にセンス電流（データ読出電流）を流して、磁化方向に起因するトンネル抵抗の違いを検知する。センス電流のオン／オフを制御するためにＴＭＲ素子と直列にアクセストランジスタが設けられる。アクセストランジスタのゲート電極にはワード線が接続される。
【０００５】
データ書込時に自由磁化層の磁化方向を反転させる方法には、電流誘起による磁場によって磁化を反転させる方法と、スピン偏極した電流の注入による方法とが知られている。
【０００６】
電流誘起磁場による方法では、互いに交差して配置されたビット線とディジット線に同時に電流を流すことによって誘起される合成磁場を利用する。ビット線とディジット線の交差点近傍に配置されたＴＭＲ素子では、誘起した合成磁場の大きさがアステロイド曲線の外側になり、磁化の反転が起こる。
【０００７】
これに対して、スピン注入による方法では、ＴＭＲ素子に閾値以上のビット線電流を直接流すことによって自由磁化層の磁化の方向を反転させる。
【０００８】
自由磁化層から固定磁化層の方向に電流を流す場合には、固定磁化層と同方向のスピンを持つ電子が、トンネル絶縁膜を通過して自由磁化層に注入される。このとき、注入された電子が自由磁化層にスピントルクを及ぼすことによって、自由磁化層の磁化の方向が固定磁化層と同方向に変化する。
【０００９】
逆に、固定磁化層から自由磁化層の方向に電流を流す場合には、固定磁化層と逆方向のスピンを持つ電子は、トンネル絶縁膜で反射される。このとき、反射された電子が自由磁化層にスピントルクを及ぼすことによって、自由磁化層の磁化の方向が固定磁化層と逆方向に変化する。
【００１０】
この他のデータ書込方法として、スピン注入による方法に、電流誘起磁場による方法を組合わせる方法が知られている。
【００１１】
たとえば、特開２００７−１０９３１３号公報（特許文献１）では、データ書込時、ディジット線ドライブ回路により、選択ディジット線に書込電流を供給する。そして、その電流誘起磁場により、ディジット線に結合されるメモリセルの自由磁化層の磁化方向を、
固定磁化層と反対の方向に設定する。次いで、書込ドライブ回路からのビット線電流により、固定磁化層の偏極スピンと同一方向の偏極スピン電子を自由磁化層に注入し、データ「１」のみの書込を実行する。このスピン注入は、データ「１」を書込むメモリセルに対して並行して実行される。
【００１２】
一方、ＴＭＲメモリセルが行列状に複数個配置されたメモリアレイにおいては、メモリセル行に対応して、ディジット線およびワード線が配置され、メモリセル列に対応して、ビット線が配置される。ディジット線およびワード線は、しばしば複数に分割して配置される。
【００１３】
たとえば、特開２００３−７７２６７号公報（特許文献２）は、メモリアレイ全体を、ｍ行×ｎ列（ｍ，ｎ：自然数）の行列状に配置したメモリセルブロックに細分化する技術を開示する。各メモリセルブロックにおいて、ＴＭＲメモリセルは、行列状に配置される。各メモリセル行ごとに、データ読出用のサブワード線と、データ書込用のライトディジット線とが配置される。すなわち、ライトディジット線は、各メモリセルブロックごとに独立して、各メモリセル行に対応して配置される。さらに、行選択のための上位信号線として、メインワード線がサブワード線およびライトディジット線と階層的に設けられる。メインワード線は、複数のメモリセル行ごとに、行方向に互いに隣り合うｎ個のメモリセルブロックにまたがって共通に配置される。
【特許文献１】特開２００７−１０９３１３号公報
【特許文献２】特開２００３−７７２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述の特開２００３−７７２６７号公報（特許文献２）に開示される従来技術では、サブワード線およびライトディジット線用のドライブ回路を、行デコード回路と別に、各メモリセルブロックごとに個別に設けなければならない。したがって、メモリアレイを細分化してメモリセルブロックの数を増加させるほど、メモリアレイ全体でのドライブ回路の回路面積が増大することになる。
【００１５】
一方、データ読出速度の高速化の観点からは、メモリセルブロックの数を増やしてサブワード線の長さをより短く形成するほうが好ましい。この理由は、アクセストランジスタのゲート電圧を制御するサブワード線が、ゲートと同一の配線層に、ポリシリコンやポリサイドなどを用いて形成されるからである。これらの材料を用いる結果、サブワード線は、金属配線に比べて抵抗が大きくなるので、データ読出時に信号伝達遅延が生じてしまう。すなわち、上記従来技術では、データ読出速度の向上と回路面積の縮小とが両立し難い。
【００１６】
本来、磁気抵抗効果を利用するＭＲＡＭは、高速のデータ書込／読出の可能なことが特徴の１つである。したがって、フラッシュメモリとの差別化を図るためにも、ＭＲＡＭには、より高速にデータ書込／読出を行なえることが望ましい。
【００１７】
したがって、本発明の目的は、高速のデータ読出が可能であるとともに、ワード線ドライブ回路の面積を削減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明は、行列状に配列される複数のメモリセルを含み、行方向に複数のブロックに分割されるメモリアレイを備える半導体装置である。ここで、複数のメモリセルの各々は、磁気データに応じて電気抵抗が変化する磁気抵抗素子と、磁気抵抗素子に直列接続され、制御電極を有するスイッチ素子とを含む。そして、本発明の薄膜磁性体記憶装置は、複数
のビット線と、複数のディジット線と、複数のワード線と、複数の杭打ちワード線とをさらに備える。ここで、複数のビット線は、メモリアレイのメモリセル列にそれぞれ対応して設けられ、各々が、磁気データの書込に必要な第１のデータ書込電流を流すために用いられる。複数のディジット線は、各々が、複数のブロックの各々においてメモリセル行ごとに個別に設けられ、第１のデータ書込電流と交差する方向に第２のデータ書込電流を流すことによって磁気データの書込を行なうために用いられる。複数のワード線は、各々が、メモリアレイの対応するメモリセル行に含まれる複数の制御電極に接続され、第１のシート抵抗を有する導電層で形成される。複数の杭打ちワード線は、メモリアレイのメモリセル行にそれぞれ対応して、複数のブロックに共通に設けられ、各々が、第１のシート抵抗よりも小さい第２のシート抵抗を有する導電層で形成され、対応するメモリセル行に設けられるワード線と複数箇所で電気的に接続される。
【発明の効果】
【００１９】
本発明によれば、ワード線と複数箇所で接続され、ワード線が形成される導電層よりもシート抵抗の小さい導電層で杭打ちワード線が形成されるので、杭打ちワード線を介した信号伝達によって高速のデータ読出が可能となる。また、杭打ちワード線は複数のブロックで共通に設けられるので、ワード線を活性化するためのワード線ドライブ回路は、複数のブロックに共通に設けることができる。したがって、各ブロックごとに独立にワード線を設けてデータ読出の高速化を図る場合に比べて、ワード線ドライブ回路の数を削減することができる。
【００２０】
一方、ディジット線は各ブロックごとに独立に設けられるので、配線抵抗をより小さく抑えることができ、結果として、データ書込に十分な電流の大きさを供給することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【００２２】
また、以下の各実施の形態は、電流誘起による磁場によって自由磁化層の磁化を反転させる方式のＭＲＡＭについて説明するが、本発明は、スピン注入に電流誘起による磁場を組合わせてデータ書込を行なう方式のＭＲＡＭにも適用可能なものである。
【００２３】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成の一例を模式的に示す平面図である。
【００２４】
半導体装置１は、半導体基板ＳＵＢ基板上に形成されたマイクロコンピュータ部２、ＳＲＡＭ（Static  Random  Access  Memory）部３、アナログ回路部４、およびクロック生成部５を含む。半導体装置１は、メモリ回路、アナログ回路、およびデジタル回路が１つの半導体基板上に集積されたシステムＬＳＩ（Large  Scale  Integrated  circuit）と
呼ばれる半導体集積回路の一例である。
【００２５】
図１のマイクロコンピュータ部２は、メモリ回路としてＭＲＡＭ部６を含む。従来、マイクロコンピュータには、ＲＯＭ（Read  Only  Memory）およびＲＡＭなどのメモリ用として、フラッシュメモリやＤＲＡＭ（Dynamic  Random  Access  Memory）などの多種類
のメモリが混載されていた。ＭＲＡＭの有する高速、低消費電力、不揮発性、無制限の書換回数という特徴を生かして、半導体装置１では、これらの多種類のメモリデバイスがＭＲＡＭに置換えられている。なお、図１では、ＭＲＡＭ部６と独立してＳＲＡＭ部３が設けられているけれども、ＳＲＡＭ部３をＭＲＡＭに置換えることもできる。
【００２６】
図２は、図１のＭＲＡＭ部６の全体構成を示すブロック図である。
図２を参照して、ＭＲＡＭ部６は、命令信号ＣＭＤ、クロック信号ＣＬＫおよびアドレス信号ＡＤＤに応答して、メモリアレイ１０のランダムアクセスを行なうことによって、書込データＤｉｎの書込と読出データＤｏｕｔの読出とを行なう。
【００２７】
ＭＲＡＭ部６は、命令信号ＣＭＤおよびクロック信号ＣＬＫに応答してＭＲＡＭ部６の全体動作を制御する制御回路１４０と、行列状に配置された複数のメモリセルＭＣを有するメモリアレイ１０と、アドレス信号ＡＤＤ、書込データＤｉｎ、および読出データＤｏｕｔの入出力のための入出力回路１５０とを含む。
【００２８】
各メモリセルＭＣは、ＴＭＲ素子およびアクセストランジスタＡＴＲを含む。複数のメモリセルＭＣに対してデータ読出およびデータ書込を行なうために、メモリアレイ１０には、複数のワード線ＷＬ、ディジット線ＤＬ、およびビット線ＢＬが配置される。ワード線ＷＬおよびディジット線ＤＬは、メモリセル行に対応して行方向に配置され、ビット線ＢＬは、メモリセル列に対応して列方向に配置される。
【００２９】
入出力回路１５０は、アドレス信号ＡＤＤ、書込データＤｉｎ、および読出データＤｏｕｔをそれぞれ一時的に保持するアドレス信号用ラッチ回路１５３、書込データ用ラッチ回路１５１、および読出データ用ラッチ回路１５２を含む。
【００３０】
ＭＲＡＭ部６は、さらに、センスアンプ２０、行デコーダ（行デコード回路、行選択回路）４０、ワード線ドライバ（ワード線ドライブ回路）５０、ディジット線ドライバ（ディジット線ドライブ回路）６０、列デコーダ（列デコード回路、列選択回路）７０、およびビット線ドライバ（ビット線ドライブ回路）８０を含む。
【００３１】
センスアンプ２０は、データ読出時において選択されたメモリセルの通過電流と基準電流との差を検知増幅する。センスアンプ２０は、検知増幅した信号を読出データ用ラッチ回路１５２に出力する。
【００３２】
行デコーダ４０は、アドレス信号用ラッチ回路１５３からのアドレス信号ＡＤＤを受けて、アドレス信号ＡＤＤによって示される行アドレス信号ＲＡをデコードする。行デコーダ４０は、制御回路１４０からの命令信号ＣＭＤ（読出許可信号ＲＥ，書込許可信号ＷＥ）およびクロック信号ＣＬＫに応じて、デコード結果である行選択信号を出力する。行選択信号は、メモリアレイ１０の行選択を実行するために用いられる。
【００３３】
ワード線ドライバ５０は、データ読出時に、行デコーダ４０からの行選択信号を受けて、対応するワード線を活性化する。
【００３４】
ディジット線ドライバ６０は、データ書込時に、行デコーダ４０からの行選択信号を受けて、対応するディジット線ＤＬに、書込データ用ラッチ回路１５１からの書込データＤｉｎに応じた方向の電流を流す。
【００３５】
列デコーダ７０は、アドレス信号用ラッチ回路１５３から供給されるアドレス信号ＡＤＤを受けて、アドレス信号ＡＤＤによって示される列アドレス信号ＣＡをデコードする。列デコーダ７０は、制御回路１４０から供給される命令信号ＣＭＤ（読出許可信号ＲＥ，書込許可信号ＷＥ）およびクロック信号ＣＬＫに応じて、デコード結果である列選択信号を出力する。列選択信号は、メモリアレイ１０における列選択を実行するために用いられる。
【００３６】
ビット線ドライバ８０は、列デコーダ７０からの列選択信号を受けて、データ書込時に、対応するビット線ＢＬにデータ書込電流を流す。
【００３７】
ＭＲＡＭ部６は、さらに、上述のセンスアンプ２０、行デコーダ４０、ワード線ドライバ５０、ディジット線ドライバ６０、列デコーダ７０、およびビット線ドライバ８０などに供給する種々の参照電圧を生成する参照電源１６０を含む。
【００３８】
図３は、図２のメモリアレイ１０を構成する各メモリセルＭＣの構成を概略的に示す回路図である。
【００３９】
図３を参照して、メモリセルＭＣは、磁気データに応じて電気抵抗が変化するＴＭＲ素子と、アクセストランジスタＡＴＲとを含む。ここで、ＴＭＲ素子は、強磁性体薄膜からなる固定磁化層および自由磁化層で薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。通常、アクセストランジスタＡＴＲとして、電界効果トランジスタが用いられる。
【００４０】
ＴＭＲ素子に対して、ビット線ＢＬ、ディジット線ＤＬ、ワード線ＷＬ、およびソース線ＳＬが配置される。図３に示すように、ＴＭＲ素子は、その一端がビット線ＢＬに接続され、他端がアクセストランジスタＡＴＲのドレインに接続される。アクセストランジスタＡＴＲのソースはソース線ＳＬを介して接地ノードＧＮＤに接続される。また、アクセストランジスタＡＴＲのゲートはワード線ＷＬに接続される。
【００４１】
データ書込時においては、データ書込対象となる選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のディジット線ＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のビット線ＢＬとに、それぞれデータ書込電流が流される。ここで、ビット線ＢＬを流れる電流の方向は、書込データに応じて、切替え可能となっている。ビット線ＢＬを流れる電流の方向によって、自由磁化層の磁化の方向が決定される。
【００４２】
一方、データ読出時においては、選択メモリセルに対応するワード線ＷＬが高電圧状態に活性化されて、アクセストランジスタＡＴＲが導通状態になる。この結果、センス電流（データ読出電流）が、ビット線ＢＬからＴＭＲ素子およびアクセストランジスタＡＴＲを経て、ソース線ＳＬに流れる。なお、以下においては、信号、信号線およびデータなどの２値的な高電圧状態および低電圧状態を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００４３】
上述のソース線ＳＬ、ビット線ＢＬ、およびディジット線ＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、集積度を高め、また、製造プロセスを簡略化するために、アクセストランジスタＡＴＲのゲートと一体化される。そのため、ワード線ＷＬは、ポリシリコンやポリサイドなどを用いて形成される。
【００４４】
図４は、図２のＭＲＡＭ部６の各部の配置の一例を示す平面図である。以下、図４の左右方向を行方向ＸまたはＸ方向と称し、上下方向を列方向ＹまたはＹ方向と称する。
【００４５】
図４を参照して、メモリアレイ１０は、同一の構成を有する複数のメモリアレイに分割されて基板ＳＵＢ上に配置される。図４の場合、８個のメモリアレイ１０＿０〜１０＿７が、行方向Ｘに４行、列方向Ｙに２列配置される。各メモリアレイ１０＿０〜１０＿７は、Ｘ，Ｙ方向に行列状に配列された複数のメモリセルＭＣを含む。後述するように、各メモリアレイ１０＿０〜１０＿７は、行方向Ｘに複数のメモリブロックＢＫに分割される。
【００４６】
列デコーダ７０は、各メモリアレイ１０＿０〜１０＿７の列方向Ｙの両側に配置される。たとえば、メモリアレイ１０＿０の列方向Ｙの両側には列デコーダ７０＿０および７０＿１が設けられる。一方、行デコーダ４０は、行方向Ｘのほぼ中央に、列方向Ｙに延在して配置される。
【００４７】
センスアンプ２０は、列方向Ｙに互いに隣接した２個１組のメモリアレイの中央に配置される。図４の場合、たとえば、センスアンプ２０＿０は、メモリアレイ１０＿０と１０＿１の中央に配置される。他のセンスアンプ２０＿１〜２０＿３についても同様に配置される。
【００４８】
ここで、図４に示すＭＲＡＭ部６は、センスアンプ２０＿１〜２０＿３に接続されるビット線ＢＬが、センスアンプ２０＿１〜２０＿３を挟んで両側に配線されるオープンビット線方式によって構成される。なお、ビット線ＢＬがセンスアンプ２０で折り返されて同一方向に配線されるフォールデッドビット線方式についても、本発明を同様に適用することができる。
【００４９】
制御回路１４０および入出力回路１５０は、ＭＲＡＭ部６の列方向Ｙの一方端に配置される。
【００５０】
図５は、図４のメモリアレイ１０＿０の構成を説明するための図である。図５は、図４のＭＲＡＭ部６のメモリアレイ１０＿０〜１０＿７を代表して、メモリアレイ１０＿０の構成を示したものである。
【００５１】
図５を参照して、メモリアレイ１０＿０は、行方向Ｘに配置されるｋ個（ｋは２以上の整数）のメモリブロックＢＫ＜０＞〜ＢＫ＜ｋ−１＞（総称するとき、メモリブロックＢＫと称する。）を含む。
【００５２】
各メモリブロックＢＫは、Ｘ，Ｙ方向に行列状に配列された複数のメモリセルＭＣを含む。図５に示すように、各メモリブロックＢＫごとに、Ｘ方向にｍ×ｎ行（ｍ，ｎは２以上の整数）、Ｙ方向にｌ列（ｌは２以上の整数）のメモリセルＭＣが配置される。したがって、メモリアレイ１０＿０全体では、Ｘ方向にｍ×ｎ行、Ｙ方向にｋ×ｌ列のメモリセルＭＣが配置されることになる。なお、後述するように、パラメータｍは、メインディジット線ＭＤＬの本数を意味する。
【００５３】
たとえば、ｍ＝６４、ｎ＝４、ｋ＝４、ｌ＝１２８とすれば、各メモリブロックＢＫは、２５６ワード×１２８ビットの構成となり、各メモリブロックＢＫのメモリ容量は３２Ｋビットになる。したがって、メモリアレイ１０＿０のメモリ容量は１２８Ｋビットになり、図４のＭＲＡＭ部６全体のメモリ容量は１Ｍビットになる。
【００５４】
メモリアレイ１０＿０は、さらに、複数のビット線ＢＬ、サブディジット線ＳＤＬ、メインディジット線ＭＤＬ、ワード線ＷＬ、および杭打ちワード線ＣＷＬを含む。
【００５５】
列方向Ｙには、各メモリセル列に対応して、ｋ×ｌ本のビット線ＢＬ＜０＞〜ＢＬ＜ｋｌ−１＞（総称するとき、ビット線ＢＬと称する。）が設けられる。
【００５６】
行方向Ｘには、各メモリブロックＢＫごとに、各メモリセル行に対応して、ｍ×ｎ本のサブディジット線ＳＤＬ＜０＞〜ＳＤＬ＜ｍｎ−１＞（総称するとき、サブディジット線ＳＤＬと称する。）が設けられる。さらに、メモリアレイ１０＿０のｋ個のメモリブロックＢＫで共通に、行方向Ｘに沿ってｍ本のメインディジット線ＭＤＬ＜０＞〜ＭＤＬ＜ｍ−１＞（総称するとき、メインディジット線ＭＤＬと称する。）が設けられる。
【００５７】
実施の形態１では、ディジット線ＤＬがメインディジット線ＭＤＬとサブディジット線ＳＤＬとに階層化されている。このとき、各メモリブロックＢＫに属するｍ×ｎ本のサブディジット線ＳＤＬは、互いに隣接するｎ本のサブディジット線ＳＤＬごとに行グループを構成すると考えることができる。サブディジット線ＳＤＬ全体での行グループ数は、ｍ個になる。メインディジット線ＭＤＬは、ｍ個の行グループにそれぞれ対応する。たとえば、メインディジット線ＭＤＬ＜０＞は、サブディジット線ＳＤＬ＜０＞〜ＳＤＬ＜ｎ−１＞によって構成される行グループに対応する。同様に、メインディジット線ＭＤＬ＜ｍ−１＞は、サブディジット線ＳＤＬ＜ｍｎ−ｎ＞〜ＳＤＬ＜ｍｎ−１＞によって構成される行グループに対応する。
【００５８】
データ書込時に行デコーダ４０から出力される行選択信号には、メインディジット線ＭＤＬによって伝送されるメインデコード信号と、ｎビットのサブデコード信号ＳＤＷ＜０＞〜ＳＤＷ＜ｎ−１＞（サブデコード信号ＳＤＷ＜０：ｎ−１＞とも記載する。総称するとき、サブデコード信号ＳＤＷと称する。）とが用いられる。行デコーダ４０の出力ノードは、ｍ本のメインディジット線ＭＤＬおよびｎ本のサブデコード信号ＳＤＷ用の信号線に接続される。データ書込時には、メインディジット線ＭＤＬ上を流れるメインデコード信号によって、前述の行グループのうちの１つが選択される。さらに、選択された行グループに属する１本のサブディジット線ＳＤＬが、サブデコード信号ＳＤＷによって選択される。
【００５９】
さらに、メモリアレイ１０＿０の行方向Ｘには、各メモリブロックＢＫごとに、各メモリセル行に対応して、ｍ×ｎ本のワード線ＷＬ＜０＞〜ＷＬ＜ｍｎ−１＞（総称するとき、ワード線ＷＬと称する。）が設けられる（次図６に図示）。また、メモリアレイ１０＿０のｋ個のメモリブロックＢＫで共通に、各メモリセル行に対応して、ｍ×ｎ本の杭打ちワード線ＣＷＬ＜０＞〜ＣＷＬ＜ｍｎ−１＞（総称するとき、杭打ちワード線ＣＷＬと称する。）が設けられる。ワード線ＷＬがアクセストランジスタＡＴＲのゲートと一体化されるために、ポリシリコンやポリサイドなどによって形成されるのに対して、杭打ちワード線ＣＷＬは、ワード線の上層に金属材料によって形成される。杭打ちワード線ＣＷＬは、同一のメモリセル行に設けられたワード線ＷＬと複数箇所で電気的に接続される。杭打ちワード線ＣＷＬをシャント配線ＣＷＬとも称する。
【００６０】
メモリアレイ１０＿０は、さらに、ワード線ドライバ５０、ディジット線ドライバ６０＜０＞〜６０＜ｋ−１＞、ビット線ドライバ８０＿０，８０＿１、およびビット線選択回路９０を含む。
【００６１】
ワード線ドライバ５０は、ｋ個のメモリブロックＢＫに共通に設けられ、実施の形態１の場合、行デコーダ４０に近接して配置される。ワード線ドライバ５０の出力ノードは、杭打ちワード線ＣＷＬに接続される。行デコーダ４０は、読出許可信号ＲＥが活性化されている場合に、行アドレス信号ＲＡに基づく行選択信号をワード線ドライバ５０に伝送する。ワード線ドライバ５０は、受信した行選択信号に応じて、選択行に対応する杭打ちワード線ＣＷＬをＨレベルに活性化する。この結果、杭打ちワード線ＣＷＬと複数箇所で電気的に接続されたワード線ＷＬが活性化されて、選択行のメモリセルのＭＣのアクセストランジスタＡＴＲが導通する。
【００６２】
金属材料によって形成される杭打ちワード線ＣＷＬは、ポリシリコンやポリサイドなどを用いて形成されるワード線ＷＬに比べて抵抗が小さい。このため、杭打ちワード線ＣＷＬは、ワード線ＷＬよりも高速に信号を伝送することができる。したがって、実施の形態１のように、杭打ちワード線ＣＷＬとワード線ＷＬとを複数個所で電気的に接続することによって、ワード線ドライバ５０からの活性化信号を、最遠方のメモリセルＭＣまで高速に伝播させることができる。
【００６３】
また、杭打ちワード線ＣＷＬを用いる場合、杭打ちワード線ＣＷＬを活性化するためのワード線ドライバ５０は、複数のメモリブロックＢＫに共通に配置することができる。このため、ワード線ドライバ５０を各メモリブロックＢＫごとに配置して、ワード線ＷＬを直接活性化する場合に比べると、ワード線ドライバ５０の配置面積を削減することができる。
【００６４】
ディジット線ドライバ６０＜０＞〜６０＜ｋ−１＞（総称するとき、ディジット線ドライバ６０と称する。）は、メモリブロックＢＫ＜０＞〜ＢＫ＜ｋ−１＞にそれぞれ対応して設けられる。ディジット線ドライバ６０＜０＞〜６０＜ｋ−１＞の各々に、ｍ本のメインディジット線ＭＤＬ、およびｎ本のサブデコード信号ＳＤＷ用の信号線が接続される。また、ディジット線ドライバ６０＜０＞〜６０＜ｋ−１＞には、列デコーダ７０＿０から対応するブロック選択信号ＢＳ＜０＞〜ＢＳ＜ｋ−１＞（総称するとき、ブロック選択信号ＢＳと称する。）が与えられる。列デコーダ７０＿０は、選択メモリセルを含むメモリブロックＢＫ（以下、選択メモリブロックとも称する。）に対応するディジット線ドライバ６０に対して、ブロック選択信号ＢＳを活性化する。
【００６５】
ディジット線ドライバ６０＜０＞〜６０＜ｋ−１＞の出力ノードは、対応するメモリブロックＢＫのサブディジット線ＳＤＬに接続される。各ディジット線ドライバ６０は、活性化されたブロック選択信号ＢＳが与えられている場合に、メインディジット線ＭＤＬのメインデコード信号とサブデコード信号ＳＤＷとによって選択されるサブディジット線ＳＤＬにデータ書込電流を流す。したがって、未選択のメモリブロックＢＫにはデータ書込電流が流れないので、ＭＲＡＭ部６全体の消費電力を低減させることができ、誤書込の可能性を減少させることができる。
【００６６】
また、実施の形態１のメモリアレイ１０＿０では、上述のように、データ書込電流を流すサブディジット線ＳＤＬが各メモリブロックＢＫごとに分割されて設けられている。このため、複数のメモリブロックＢＫに共通にディジット線が設けられている場合に比べて、ディジット線の配線抵抗を低減させることができる。この結果、電源ノードＶＤＤの電圧を増加させなくても、ディジット線ドライバ６０は、データ書込に十分な大きさの電流を供給することができる。
【００６７】
ビット線ドライバ８０＿０，８０＿１は、メモリブロックＢＫを跨いで列方向Ｙの両側にそれぞれ設けられる。ビット線ドライバ８０＿０，８０＿１の出力ノードはｋ×ｌ本のビット線ＢＬ＜０＞〜ＢＬ＜ｋｌ−１＞に接続される。ビット線ドライバ８０＿０，８０＿１は、データ書込時に、列デコーダ７０＿０，７０＿１からの列選択信号に基づいて、選択列に対応するビット線ＢＬに書込データＤｉｎに応じた方向のデータ書込電流を流す。
【００６８】
ビット線選択回路９０は、データ読出時に、列デコーダ７０＿１からの列選択信号を受けて、選択列に対応するビット線ＢＬとセンスアンプ２０＿０とを接続するゲートとして機能する。
【００６９】
図６は、図５のメモリブロックＢＫ＜０＞、およびそれに対応するディジット線ドライバ６０＜０＞の構成を示す回路図である。図６は、図５に示すｋ個のメモリブロックＢＫ＜０＞〜ＢＫ＜ｋ−１＞、およびｋ個のディジット線ドライバ６０＜０＞〜６０＜ｋ−１＞をそれぞれ代表して、ディジット線ドライバ６０＜０＞およびメモリブロックＢＫ＜０＞の構成を示したものである。
【００７０】
図６を参照して、メモリブロックＢＫ＜０＞に設けられた複数のメモリセルＭＣは、ｌ
本のビット線ＢＬ＜０＞〜＜ｌ−１＞、およびｍ×ｎ本の杭打ちワード線ＣＷＬ＜０＞〜ＣＷＬ＜ｍｎ−１＞が交差する位置に設けられる。
【００７１】
各メモリセルＭＣのアクセストランジスタＡＴＲのゲートが接続されるワード線ＷＬは、対応する杭打ちワード線ＣＷＬと複数箇所で電気的に接続される。各メモリセルＭＣのアクセストランジスタＡＴＲのソースが接続されるソース線ＳＬ＜０＞〜ＳＬ＜ｍｎ−１＞（総称するとき、ソース線ＳＬと称する。）は、行方向Ｘに配線される。ソース線ＳＬの一端は、接地ノードＧＮＤに接続される。
【００７２】
サブディジット線ＳＤＬは、対応するメモリセル行に設けられたメモリセルＭＣのＴＭＲ素子に近接して行方向Ｘに配線される。各サブディジット線ＳＤＬの一端は、電源ノードＶＤＤに接続される。各サブディジット線ＳＤＬの他端は、ディジット線ドライバ６０＜０＞に設けられた対応する駆動トランジスタ６６のドレインに接続される。
【００７３】
ディジット線ドライバ６０＜０＞は、ｎ個のＡＮＤゲート６２＜０＞〜６２＜ｎ−１＞（総称するとき、ＡＮＤゲート６２と称する。）と、ｍ×ｎ個のＡＮＤゲート６８＜０＞〜６８＜ｍｎ−１＞（総称するとき、ＡＮＤゲート６８と称する。）と、ｍ×ｎ個の駆動トランジスタ６６＜０＞〜６６＜ｍｎ−１＞（総称するとき、駆動トランジスタ６６と称する。）とを含む。
【００７４】
ＡＮＤゲート６２＜０＞〜６２＜ｎ−１＞は、ｎ本のサブデコード信号ＳＤＷ＜０＞〜ＳＤＷ＜ｎ−１＞用の信号線にそれぞれ対応して設けられる。ＡＮＤゲート６２＜０＞〜６２＜ｎ−１＞の一方の入力端子には、対応するブロック選択信号ＢＳ＜０＞が共通に入力され、他方の入力端子には、対応するサブデコード信号ＳＤＷ＜０＞〜ＳＤＷ＜ｎ−１＞がそれぞれ入力される。ＡＮＤゲート６２＜０＞〜６２＜ｎ−１＞の出力端子は、ｎ本の信号線６４＜０＞〜６４＜ｎ−１＞にそれぞれ接続される。ＡＮＤゲート６２は、ブロック選択信号ＢＳ＜０＞がＨレベルに活性化され、かつ、対応するサブデコード信号ＳＤＷがＨレベルに活性化されているとき、対応する信号線６４をＨレベルに活性化する。
【００７５】
ＡＮＤゲート６８＜０＞〜６８＜ｍｎ−１＞は、ｍ×ｎ本のサブディジット線ＳＤＬ＜０＞〜ＳＤＬ＜ｍｎ−１＞にそれぞれ対応して設けられる。したがって、サブディジット線ＳＤＬと同様に、各メインディジット線ＭＤＬに対応して、ｎ個ずつのＡＮＤゲート６８で１つの行グループが構成されると考えることができる。
【００７６】
同一の行グループに属するｎ個のＡＮＤゲート６８の一方の入力端子には、対応するメインディジット線ＭＤＬが共通に接続される。同一の行グループに属するｎ個のＡＮＤゲート６８の他方の入力端子には、ｎ本の信号線６４＜０＞〜６４＜ｎ−１＞が個別に接続される。たとえば、メインディジット線ＭＤＬ＜０＞に対応するＡＮＤゲート６８＜０＞〜６８＜ｎ−１＞の他方の入力端子には、信号線６４＜０＞〜６４＜ｎ−１＞がそれぞれ接続される。同様に、メインディジット線ＭＤＬ＜ｍ−１＞に対応するＡＮＤゲート６８＜ｍｎ−ｎ＞〜６８＜ｍｎ−１＞の他方の入力端子には、信号線６４＜０＞〜６４＜ｎ−１＞がそれぞれ接続される。
【００７７】
駆動トランジスタ６６は、ＮチャネルのＭＯＳトランジスタである。駆動トランジスタ６６＜０＞〜６６＜ｍｎ−１＞のゲートには、ＡＮＤゲート６８＜０＞〜６８＜ｍｎ−１＞の出力端子がそれぞれ接続される。ＡＮＤゲート６８の出力がＨレベルに活性化されると、対応する駆動トランジスタ６６が導通する。この結果、電源ノードＶＤＤから接地ノードＧＮＤへ、サブディジット線ＳＤＬを介してデータ書込電流が流れる。
【００７８】
以上のディジット線ドライバ６０＜０＞の構成によれば、ＡＮＤゲート６２は、ブロッ
ク選択信号ＢＳとサブデコード信号ＳＤＷとの論理積を出力する。さらに、ＡＮＤゲート６８は、ＡＮＤゲート６２の出力とメインディジット線ＭＤＬのメインデコード信号との論理積を出力する。この結果、ＡＮＤゲート６８の出力に応じて、対応するサブディジット線ＳＤＬにデータ書込電流が流れる。このようにして、列デコーダ７０によって選択された選択ブロックにおいて、行デコーダ４０によって選択された選択行に対応するサブディジット線ＳＤＬにデータ書込電流が流れる。
【００７９】
次に、選択メモリセルへのデータ書込、データ読出の手順を具体的なタイミングチャートを参照して説明する。
【００８０】
図７は、メモリアレイ１０＿０のメモリセルＭＣへのデータ書込動作およびデータ読出動作を示すタイミングチャートである。図７において横軸は時間を表し、縦軸は上から順に、クロック信号ＣＬＫ、読出許可信号ＲＥ、書込許可信号ＷＥ、メインディジット線ＭＤＬ＜０＞の電圧波形、ブロック選択信号ＢＳの電圧波形、サブデコード信号ＳＤＷの電圧波形、メモリブロックＢＫ＜０＞におけるサブディジット線ＳＤＬ＜０＞の電流波形Ｉ（ＳＤＬ＜０＞）、ビット線ＢＬ＜０＞の電流波形Ｉ（ＢＬ＜０＞）、杭打ちワード線ＣＷＬ＜０＞の電圧波形、メモリブロックＢＫ＜０＞におけるワード線ＷＬ＜０＞の電圧波形を示す。
【００８１】
以下、図６のメモリブロックＢＫ＜０＞に設けられた複数のメモリセルＭＣのうち、ワード線ＷＬ＜０＞およびビット線ＢＬ＜０＞の交差点に近接して設けられたメモリセルＭＣを選択して、この選択メモリセルへのデータ書込／読出手順について、図５〜図７を参照して説明する。
【００８２】
ここで、データ書込／データ読出は、クロック信号ＣＬＫに同期して実行される。書込許可信号ＷＥがＨレベルに活性化されている時刻ｔ０〜時刻ｔ６が、選択メモリセルにデータ書込が行なわれる書込サイクルになる。また、読出許可信号ＲＥがＨレベルに活性化されている時刻ｔ６〜時刻ｔ９が、選択メモリセルからデータ読出が行なわれる読出サイクルになる。まず、データ書込サイクルについて説明する。
【００８３】
時刻ｔ１において、列デコーダ７０＿０は、ブロック選択信号ＢＳ＜０＞をＨレベルに活性化する。このとき、他のブロック選択信号ＢＳ＜１＞〜ＢＳ＜ｋ−１＞はＬレベルのまま維持される。これによって、選択メモリセルを含むメモリブロックＢＫ＜０＞（選択メモリブロック）が選択される。
【００８４】
時刻ｔ２で、行デコーダ４０は、メインディジット線ＭＤＬ＜０＞、サブデコード信号ＳＤＷ＜０＞をＨレベルに活性化する。これによって、ディジット線ドライバ６０＜０＞のＡＮＤゲート６２＜０＞および６８＜０＞の出力がＨレベルになるので、サブディジット線ＳＤＬ＜０＞に接続された駆動トランジスタ６６＜０＞が導通する。この結果、サブディジット線ＳＤＬ＜０＞にデータ書込電流が流れる。
【００８５】
次の時刻ｔ３で、ビット線ドライバ８０＿０，８０＿１は、列デコーダ７０＿０，７０＿１からの列選択信号に応答して、選択列に対応するビット線ＢＬ＜０＞に書込データＤｉｎに応じた方向のデータ書込電流を流す。この結果、サブディジット線ＳＤＬ＜０＞およびビット線ＢＬ＜０＞の両方にデータ書込電流が流れ、両者が交差する位置に近接して設けられた選択メモリセルにデータが書込まれる。
【００８６】
時刻ｔ４で、行デコーダ４０は、メインディジット線ＭＤＬ＜０＞およびサブデコード信号ＳＤＷ＜０＞をＬレベルに非活性化する。これによって、ディジット線ドライバ６０＜０＞のＡＮＤゲート６２＜０＞および６８＜０＞の出力がＬレベルに戻るので、駆動ト
ランジスタ６６＜０＞が非導通になる。この結果、メモリブロックＢＫ＜０＞におけるサブディジット線ＳＤＬ＜０＞の電流Ｉ（ＳＤＬ＜０＞）が停止して、選択メモリセルへのデータ書込が終了する。
【００８７】
時刻ｔ５で、列デコーダ７０＿０，７０＿１は、ブロック選択信号ＢＳ＜０＞をＬレベルにする。また、列デコーダ７０＿０，７０＿１は、ビット線ドライバ８０＿０，８０＿１によるビット線ＢＬ＜０＞への電流Ｉ（ＢＬ＜０＞）の供給を停止する。
【００８８】
次に、データ読出サイクルについて説明する。
行デコーダ４０からの行選択信号を受けたワード線ドライバ５０は、時刻ｔ７に、杭打ちワード線ＣＷＬ＜０＞をＨレベルに活性化する。これによって、杭打ちワード線ＣＷＬ＜０＞に接続されたワード線ＷＬ＜０＞がＨレベルに活性化され、選択行のアクセストランジスタＡＴＲが導通する。さらに、列デコーダ７０＿１からの列選択信号を受けたビット線選択回路９０は、選択列に対応するビット線ＢＬ＜０＞とセンスアンプ２０＿０とを接続する。センスアンプ２０＿０は、ビット線ＢＬ＜０＞を介して選択メモリセルに流れるデータ読出電流と基準電流との差を検知増幅する。
【００８９】
次の時刻ｔ８で、杭打ちワード線ＣＷＬ＜０＞がＬレベルに戻るので、ワード線ＷＬ＜０＞もＬレベルに戻る。これによって、選択行のアクセストランジスタＡＴＲが非導通になる。さらに、ビット線選択回路９０によって、ビット線ＢＬ＜０＞とセンスアンプ２０＿０との接続が切断される。
【００９０】
図８は、実施の形態１におけるメモリセルＭＣの断面構造図である。
図８を参照して、ｐ型半導体基板ＳＵＢの主面上には、アクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース領域１１０およびドレイン領域１１２と、ゲートとを有する。ゲートは、ワード線ＷＬと一体に形成される。半導体基板ＳＵＢの主面上には、第１から第５の金属配線層Ｍ１〜Ｍ５が、基板側からこの順で互いに層間絶縁膜を介して積層される。
【００９１】
アクセストランジスタＡＴＲのソース領域１１０は、第１の金属配線層Ｍ１を用いて形成されたソース線ＳＬと、コンタクトホールに形成された金属膜１１６を介して電気的に接続される。また、ゲートおよびワード線ＷＬは、コンタクトホールに形成された金属膜１１４を介して、第２の金属配線層Ｍ２を用いて形成された杭打ちワード線ＣＷＬと電気的に接続される。
【００９２】
メインディジット線ＭＤＬは、杭打ちワード線ＣＷＬの上層の第３の金属配線層Ｍ３を用いて形成される。さらにその上層の第４の金属配線層Ｍ４には、サブディジット線ＳＤＬが形成される。
【００９３】
ＴＭＲ素子は、サブディジット線ＳＤＬの上層に配置される。ＴＭＲ素子は、固定された磁化方向を有する磁性体層（固定磁化層）ＰＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（自由磁化層）ＦＬとを有する。固定磁化層ＰＬおよび自由磁化層ＦＬの間には、絶縁体膜で形成されるトンネルバリアＩＳＯが配置される。
【００９４】
ＴＭＲ素子は、コンタクトホールに形成された金属膜１１８およびバリアメタル１２０を介して、アクセストランジスタＡＴＲのドレイン領域１１２と電気的に接続される。バリアメタル１２０は、ＴＭＲ素子と、金属膜との間を電気的に結合するために設けられる緩衝材である。ビット線ＢＬは、ＴＭＲ素子の自由磁化層ＦＬと電気的に結合されて、ＴＭＲ素子の上層の第５の金属配線層Ｍ５に設けられる。
【００９５】
このように、実施の形態１のメモリセルＭＣでは、ソース線ＳＬ、杭打ちワード線ＣＷＬ、メインディジット線ＭＤＬ、サブディジット線ＳＤＬ、およびビット線ＢＬを形成するのに、全部で５層の金属配線層Ｍ１〜Ｍ５を必要とする。
【００９６】
以上のとおり、実施の形態１の半導体装置のＭＲＡＭ部６によれば、ワード線ＷＬと複数箇所で電気的に接続された杭打ちワード線ＣＷＬが、複数のメモリブロックＢＫに共通に配設される。ワード線ドライバ５０は、ワード線ＷＬよりも抵抗が小さい杭打ちワード線ＣＷＬを用いて、ワード線ＷＬの活性化信号を伝送する。したがって、メモリセルＭＣへの活性化信号の伝送を高速化することができ、メモリセルＭＣからのデータ読出が高速化される。
【００９７】
また、杭打ちワード線ＣＷＬを用いることによって、ワード線ドライバ５０を、複数のメモリブロックＢＫに共通に配置することができる。このため、ワード線ドライバ５０を各メモリブロックＢＫごとに設けて、ワード線ＷＬを直接活性化する場合に比べて、ワード線ドライバ５０の配置に要する面積を削減することができる。
【００９８】
一方、データ書込時にデータ書込電流を流すためのサブディジット線ＳＤＬは、各メモリブロックＢＫごとに分割されて設けられている。したがって、複数のメモリブロックＢＫに共通にディジット線が設けられている場合に比べて、ディジット線の配線抵抗を低減させることができる。この結果、データ書込に十分な大きさの電流を供給することができる。
【００９９】
また、行アドレスに基づいたブロック選択信号ＢＳを用いて、選択メモリセルを含むメモリブロックに設けられたサブディジット線ＳＤＬにのみ、データ書込電流を流すことができる。この結果、ＭＲＡＭ部６全体の消費電力を低減させることができ、また、未選択のメモリセルＭＣへの誤書込の可能性を減少させることができる。
【０１００】
［実施の形態１の変形例］
実施の形態１のメモリアレイの各構成要素の形状および配置などを変更することによって、メモリアレイの集積度をさらに高めることができる。本変形例では、図８の断面構造図のうち半導体基板から第２の金属配線層Ｍ２までの部分を変更する。具体的には、(i)メモリセルのソース領域の相互接続、(ii)ソース線の配線の変更、および(iii)ワード線と杭打ちワード線との接続部の形状および配置の変更を行なう。以下、図９〜図１１を参照して詳しく説明する。なお、接続部は、杭打ち部またはシャント部とも称する。
【０１０１】
図９は、実施の形態１の変形例によるメモリアレイのパターンレイアウトを示す平面図である。
【０１０２】
また、図１０は、図９の切断面線Ｘ−Ｘから見た断面図である。図９、図１０は、本変形例に関係する半導体基板ＳＵＢから第２の金属配線層Ｍ２までのメモリアレイの構造を示している。また、図９では、各メモリセルＭＣの領域が、２点差線によって区分して示される。
【０１０３】
まず、(i)メモリセルのソース領域１１０の相互接続、および(ii)ソース線ＳＬの配線の変更について説明する。
【０１０４】
図９、図１０に示すように、各ワード線ＷＬは、対応する行のメモリセルＭＣの中央部を通って行方向Ｘに延在する。各メモリセルＭＣでは、ワード線ＷＬを挟んだ一方の側にアクセストランジスタＡＴＲのドレイン領域１１２が形成され、他方の側にソース領域１１０が形成される。このとき、Ｙ方向に互いに隣接するメモリセルＭＣでは、ソース領域１１０が互いに対向するように配置される。
【０１０５】
本変形例では、さらに、互いに隣接するメモリセル行の境界に、行方向Ｘに延在するｎ型の不純物領域である相互接続領域１１０Ａが形成される。相互接続領域１１０Ａは、２行のメモリセル行ごとに配置される。各相互接続領域１１０Ａと、その相互接続領域１１０Ａに隣接する複数のメモリセルＭＣのソース領域１１０とは、一体的に形成される。これによって、複数のソース領域が相互接続領域１１０Ａを介して相互に電気的に接続されることになる。
【０１０６】
また、第１の金属配線層Ｍ１を用いて形成されるソース線ＳＬは、互いに隣接するメモリセル列の境界に形成され、列方向Ｙに延在する。図９の場合、ソース線ＳＬは、２列のメモリセル列ごとに設けられる。ソース線ＳＬと前述の相互接続領域１１０Ａとは、互いの交差点で、コンタクトホールに形成された金属膜１１６によって接続される。これによって、各メモリセルＭＣのソース領域１１０は、ソース線ＳＬの一端に設けられた接地ノードＧＮＤと電気的に接続されることになる。
【０１０７】
図８に示すように、実施の形態１のメモリアレイでは、各メモリセルＭＣのソース領域１１０が、コンタクトホールに形成された金属膜１１６を介してソース線ＳＬと個別に接続されていた。これに対して、本変形例では、メモリセルＭＣのソース領域１１０は、行方向Ｘに延在する相互接続領域１１０Ａを介して相互に接続される。そして、ソース線ＳＬは、相互接続領域１１０Ａに接続される。したがって、各メモリセルＭＣのソース領域１１０を接地するのに必要なソース線ＳＬの本数およびコンタクトホールの数を削減することができる。
【０１０８】
なお、各メモリセルＭＣのドレイン領域１１２は、コンタクトホールに形成された金属膜１１８によって上層のＴＭＲ素子（図示省略）と接続される。この点については実施の形態１と同様である。
【０１０９】
次に、(iii)ワード線ＷＬと杭打ちワード線ＣＷＬとの接続部の形状および配置の変更について説明する。
【０１１０】
図９、図１０に示すように、杭打ちワード線ＣＷＬは、第２の金属配線層Ｍ２を用いて、ワード線ＷＬの直上に形成される。基板ＳＵＢの厚み方向から見ると、杭打ちワード線ＣＷＬは、ワード線ＷＬを覆うようにワード線ＷＬより幅広に形成される。
【０１１１】
ここで、実施の形態１の場合、図８に示すように、杭打ちワード線ＣＷＬは、コンタクトホールに形成された金属膜１１４を介して、直下のワード線ＷＬと直接接続されていた。しかしながら、この場合、ワード線ＷＬの線幅が細くなるにつれて、ワード線ＷＬの上にコンタクトホールを設けることが困難になると考えられる。
【０１１２】
そこで、コンタクトホールを形成するために、図９の各ワード線ＷＬには、ワード線ＷＬの幅方向（列方向Ｙ）に突出する矩形状の複数の凸パターン部１２２が設けられる。凸パターン部１２２は、互いに隣接するメモリセル列の境界のうち、前述のソース線ＳＬが設けられたメモリセル列の境界を除いた一部に配置される。本変形例の場合、各ワード線ＷＬの凸パターン部１２２は、４個のメモリセルＭＣごとに１個ずつ配置される。
【０１１３】
凸パターン部１２２の突出方向は、前述の相互接続領域１１０Ａと離反する方向になる。もし、相互接続領域１１０Ａに近接する方向に凸パターン部１２２を突出させると、ワード線ＷＬに印加されたゲート電圧が、相互接続領域１１０Ａを流れる電流に影響を及ぼすことになるからである。したがって、互いに隣接するワード線ＷＬでは、凸パターン部１２２の突出方向を互いに反対方向にして、ワード線ＷＬと相互接続領域１１０Ａとの間に所定の間隔を確保する。
【０１１４】
また、同一のメモリセル列の境界には、互いに隣接するワード線ＷＬの凸パターン部１２２が両方とも設けられることはない。この理由は、もし、互いに隣接するワード線ＷＬの凸パターン部１２２が両方とも同一のメモリセル列の境界に設けられていたとすると、これらの凸パターン部１２２は互いに対向し、近接して配置されることになる。このため、互いに隣接する一方のワード線ＷＬに印加されたゲート電圧が他方のワード線ＷＬに影響を及ぼすことになり誤動作の原因になるからである。
【０１１５】
各凸パターン部１２２は、図９、図１０に示すように、コンタクトホールに形成された金属膜１２４Ａを介して、第１の金属配線層Ｍ１に形成された金属膜１２４Ｂと接続される。さらに、第１の金属配線層Ｍ１に形成された金属膜１２４Ｂは、コンタクトホールに形成された金属膜１２４Ｃを介して、杭打ちワード線ＣＷＬと接続される。このように、ワード線ＷＬの凸パターン部１２２と杭打ちワード線ＣＷＬとは、接続部１２４Ａ，１２４Ｂ，１２４Ｃ（総称するとき接続部１２４と記載する。）を介在して接続される。本変形例の場合、上述のように凸パターン部１２２の配置を工夫することによって、凸パターン部１２２の設置による新たなエリアペナルティが生じないようにしている。
【０１１６】
図１１は、実施の形態１の変形例によるメモリブロックの回路図である。図１１では、図６のメモリブロックＢＫ＜０＞に対応する部分の回路図と、各メモリセルと各配線との接続とが示される。
【０１１７】
図１１を参照して、メモリブロックＢＫ＜０＞に設けられた複数のメモリセルＭＣは、ｌ本（図１１の場合、ｌは４以上の偶数）のビット線ＢＬ＜０＞〜＜ｌ−１＞と、ｍ×ｎ本（ｍ，ｎは２以上の整数）の杭打ちワード線ＣＷＬ＜０＞〜ＣＷＬ＜ｍｎ−１＞とが交差する位置に設けられる。図１１では、４本の杭打ちワード線ＣＷＬ＜０＞〜ＣＷＬ＜３＞のみを図示している。
【０１１８】
各メモリセルＭＣのアクセストランジスタＡＴＲのゲートが接続されるワード線ＷＬは、対応する杭打ちワード線ＣＷＬと複数の接続部１２４を介して接続される。前述のように、接続部１２４は、互いに隣接するメモリセルＭＣの境界に４個のメモリセルＭＣごとに設けられる。また、偶数番のワード線ＷＬ＜０＞，ＷＬ＜２＞，…の接続部１２４と、奇数番のワード線ＷＬ＜１＞，ＷＬ＜３＞，…の接続部１２４とは異なる列に配置される。具体的には、図１１に示すように、偶数番のワード線ＷＬの接続部１２４が設けられた列と、奇数番のワード線ＷＬの接続部１２４が設けられた列との間に、各ソース線ＳＬが設けられる。
【０１１９】
相互接続領域１１０Ａは、互いに隣接するメモリセル行の境界に２行のメモリセル行ごとに設けられる。たとえば、図１１の場合、相互接続領域１１０Ａは、ワード線ＷＬ＜０＞に対応する第０番のメモリセル行と、ワード線ＷＬ＜１＞に対応する第１番のメモリセル行との間に設けられる。同様に、第２番と第３番のメモリセル行との間、第４番と第５番のメモリセル行との間に相互接続領域１１０Ａが設けられる。相互接続領域１１０Ａは、図１１で太線で表示される。各相互接続領域１１０Ａには、その両側のメモリセルＭＣのアクセストランジスタＡＴＲのソースが接続される。
【０１２０】
ソース線ＳＬ＜０＞〜ＳＬ＜（ｌ−２）／２＞は、互いに隣接するメモリセル列の境界に２列のメモリセル列ごとに設けられる。たとえば、図１１の場合、ソース線ＳＬ＜０＞は、ビット線ＢＬ＜０＞に対応する第０番のメモリセル列と、ビット線ＢＬ＜１＞に対応する第１番のメモリセル列の間に設けられる。同様に、第２番と第３番のメモリセル列の間にソース線ＳＬ＜１＞が設けられ、第４番と第５番のメモリセル列の間にソース線ＳＬ＜２＞が設けられる。各ソース線ＳＬと各相互接続領域１１０Ａとは、互いの交差点で接続される。また、ソース線ＳＬの一端は、接地ノードＧＮＤに接続される。
【０１２１】
その他の点については、実施の形態１と同様である。すなわち、サブディジット線ＳＤＬは、対応するメモリセル行に設けられたメモリセルＭＣのＴＭＲ素子に近接して行方向Ｘに配線される。また、メインディジット線ＭＤＬは、対応する複数のサブディジット線ＳＤＬごとに１本ずつ配置される。図１１では、サブディジット線ＳＤＬ＜０＞〜ＳＤＬ＜３＞に対応して、メインディジット線ＭＤＬ＜０＞が設けられる。
【０１２２】
以上のとおり、実施の形態１の変形例のメモリアレイによれば、複数のメモリセルＭＣのソース領域１１０が、行方向Ｘに延在する相互接続領域１１０Ａを介して相互に接続される。そして、相互接続領域１１０Ａは、コンタクトホールに形成された金属膜１１６を介してソース線ＳＬに接続される。このため、各メモリセルＭＣのソース領域１１０を接地するのに必要なソース線ＳＬの本数およびコンタクトホールの数を削減することができる。
【０１２３】
また、ワード線ＷＬと杭打ちワード線ＣＷＬとを接続するために、ワード線ＷＬには、ワード線ＷＬの幅方向に突出する複数の凸パターン部１２２が設けられる。このとき、凸パターン部１２２の配置を工夫することによって、凸パターン部１２２の設置による新たなエリアペナルティを生じないようにすることができる。
【０１２４】
［実施の形態２］
図１２は、実施の形態２におけるメモリアレイ１０Ａ＿０の構成を説明するための図である。図１２のメモリアレイ１０Ａ＿０は、図５の実施の形態１のメモリアレイ１０＿０を変形したものである。
【０１２５】
図１２を参照して、メモリアレイ１０Ａ＿０は、実施の形態１と同様に、行方向Ｘに配置されるｋ個（ｋは２以上の整数）のメモリブロックＢＫ＜０＞〜ＢＫ＜ｋ−１＞（総称するとき、メモリブロックＢＫと称する。）を含む。ただし、図１２では、簡単のためにｋ＝４の場合を図示している。
【０１２６】
各メモリブロックＢＫは、Ｘ，Ｙ方向に沿って行列状に配列された複数のメモリセルＭＣを含む。図１２に示すように、各メモリブロックＢＫごとに、Ｘ方向にｍ×ｎ行（ｍ，ｎは２以上の整数）、Ｙ方向にｌ列（ｌは２以上の整数）のメモリセルＭＣが設けられる。メモリアレイ１０Ａ＿０全体では、Ｘ方向にｍ×ｎ行、Ｙ方向にｋ×ｌ列（図１２では、４×ｌ列）のメモリセルＭＣが配置される。
【０１２７】
さらに、メモリアレイ１０Ａ＿０は、実施の形態１と同様に、複数のビット線ＢＬと、ビット線ドライバ８０＿０，８０＿１、およびビット線選択回路９０を含む。
【０１２８】
ビット線ＢＬは、各メモリセル列に対応して設けられる。メモリアレイ１０Ａ＿０全体で、メモリセル列と同数のｋ×ｌ本のビット線ＢＬ＜０＞〜ＢＬ＜ｋｌ−１＞が列方向Ｙに沿って配設される。
【０１２９】
ビット線ドライバ８０＿０，８０＿１は、メモリブロックＢＫの列方向Ｙの両側にそれぞれ設けられる。ビット線ドライバ８０＿０，８０＿１の出力ノードは、ビット線ＢＬ＜０＞〜ＢＬ＜ｋｌ−１＞に接続される。ビット線ドライバ８０＿０，８０＿１は、データ書込時に、列デコーダ７０＿０，７０＿１からの列選択信号に基づいて、選択列に設けられたビット線ＢＬに、書込データＤｉｎに応じた方向のデータ書込電流を流す。また、ビット線選択回路９０は、データ読出時に、列デコーダ７０＿１からの列選択信号を受けて、選択列のビット線ＢＬのデータをセンスアンプ２０＿０に伝送するためのゲートとして機能する。
【０１３０】
メモリアレイ１０Ａ＿０は、さらに、実施の形態１と同様に、複数のメインディジット線ＭＤＬ、複数のサブディジット線ＳＤＬ、およびディジット線ドライバ６０とを含む。
【０１３１】
メインディジット線ＭＤＬは、ｋ個（実施の形態２では、ｋ＝４）のメモリブロックＢＫで共通に設けられる。メモリアレイ１０＿０全体で、ｍ本のメインディジット線ＭＤＬ＜０＞〜ＭＤＬ＜ｍ−１＞が、行方向Ｘに沿って設けられる。
【０１３２】
これに対して、サブディジット線ＳＤＬは、各メモリブロックＢＫごとに設けられる。各メモリブロックでは、ｍ×ｎ本のサブディジット線ＳＤＬ＜０＞〜ＳＤＬ＜ｍｎ−１＞が、ｍ×ｎ行のメモリセル行にそれぞれ対応して設けられる。
【０１３３】
各メモリブロックＢＫに属するｍ×ｎ本のサブディジット線ＳＤＬは、互いに隣接するｎ本ずつのサブディジット線ＳＤＬによって１つの行グループを構成する。サブディジット線ＳＤＬ全体は、ｍ個の行グループを構成することになる。メインディジット線ＭＤＬは、ｍ個の行グループにそれぞれ対応する。
【０１３４】
ディジット線ドライバ６０＜０＞〜６０＜ｋ−１＞は、メモリブロックＢＫ＜０＞〜ＢＫ＜ｋ−１＞にそれぞれ対応して設けられる。データ書込時に、実施の形態１と同様に、各ディジット線ドライバ６０は、メインディジット線ＭＤＬのメインデコード信号と、ｎビットのサブデコード信号ＳＤＷ＜０＞〜ＳＤＷ＜ｎ−１＞とを、行デコーダ４０Ａから受信する。
【０１３５】
各ディジット線ドライバ６０は、さらに、対応するブロック選択信号ＢＳ＜０＞〜ＢＳ＜ｋ−１＞を列デコーダ７０＿０から受信する。ブロック選択信号ＢＳによって、メモリブロックＢＫのうちの１つが選択される。選択されたメモリブロックＢＫに設けられる前述の行グループのうち１つの行グループが、メインディジット線ＭＤＬ上を流れるメインデコード信号によって選択される。さらに、選択された行グループに属する１本のサブディジット線ＳＤＬが、サブデコード信号ＳＤＷによって選択される。ディジット線ドライバ６０は、選択されたサブディジット線ＳＤＬにデータ書込電流を流す。
【０１３６】
メモリアレイ１０Ａ＿０は、さらに、メインワード線ＭＷＬ、ワード線ＷＬ、杭打ちワード線ＣＷＬ０，ＣＷＬ１、およびワード線ドライバ５０Ａを含む。
【０１３７】
ワード線ＷＬ（次図１３に図示）は、実施の形態１と同様に、各メモリブロックＢＫごとに配設される。各メモリブロックＢＫでは、ｍ×ｎ本のワード線ＷＬ＜０＞〜ＷＬ＜ｍｎ−１＞がメモリセル行に対応して設けられる。ワード線ＷＬは、対応するメモリセル行に設けられるメモリセルＭＣのアクセストランジスタＡＴＲのゲート電極と一体化して、ポリシリコンやポリサイドなどを用いて形成される。
【０１３８】
一方、杭打ちワード線ＣＷＬ０，ＣＷＬ１およびワード線ドライバ５０の配置は、実施
の形態１と異なる。さらに、実施の形態２では、ｍ本のメインワード線ＭＷＬ＜０＞〜ＭＷＬ＜ｍ−１＞が、行方向Ｘに沿って設けられる。
【０１３９】
杭打ちワード線は、複数の第１の杭打ちワード線ＣＷＬ０＜０＞〜ＣＷＬ０＜ｍｎ−１＞と、複数の第２の杭打ちワード線ＣＷＬ１＜０＞〜ＣＷＬ１＜ｍｎ−１＞とを含む。
【０１４０】
第１の杭打ちワード線ＣＷＬ０は、複数のメモリブロックＢＫのうち、メモリアレイ１０Ａ＿０の行方向Ｘの一方側（図１２の左側）に配置される複数のメモリブロックＢＫに共通に設けられる。第２の杭打ちワード線ＣＷＬ１は、第１の杭打ちワード線ＣＷＬ０が配置されたメモリブロックＢＫを除く複数のメモリブロックＢＫに共通に設けられる。好ましくは、第１の杭打ちワード線ＣＷＬ０が配置されるメモリブロックＢＫの数と、第２の杭打ちワード線ＣＷＬ１が配置されるメモリブロックＢＫの数とが、等しく設定される。これらの杭打ちワード線ＣＷＬ０，ＣＷＬ１は、メモリセル行にそれぞれ対応して設けられる。杭打ちワード線ＣＷＬ０，ＣＷＬ１は、金属材料によって形成され、対応するメモリセル行に設けられるワード線ＷＬと複数箇所で電気的に接続される。
【０１４１】
ワード線ドライバ５０Ａは、第１の杭打ちワード線ＣＷＬ０が配置されるメモリブロックＢＫと、第２の杭打ちワード線ＣＷＬ１が配置されるメモリブロックＢＫとの間に設けられる。たとえば、図１２のように、メモリブロックＢＫの個数がｋ＝４の場合、メモリブロックＢＫ＜０＞，ＢＫ＜１＞と、メモリブロックＢＫ＜２＞，ＢＫ＜３＞との間に設けられる。この場合、杭打ちワード線ＣＷＬ０，ＣＷＬ１は、ワード線ドライバ５０Ａを起点として、ワード線ドライバ５０Ａの行方向Ｘの両側に延在する。
【０１４２】
このように、杭打ちワード線が２分割されることによって、各々の杭打ちワード線ＣＷＬ０，ＣＷＬ１の配線抵抗が、実施の形態１の場合に比べて低減する。この結果、実施の形態２では、杭打ちワード線ＣＷＬによる信号伝送が、実施の形態１の場合に比べて高速になる。このとき、ワード線ドライバ５０Ａは、分割された杭打ちワード線ＣＷＬの中央に配置されるので、ワード線ドライバ５０Ａの配置に要する面積は、実施の形態１の場合とほとんど変わらない。
【０１４３】
サブディジット線ＳＤＬの場合と同様に、杭打ちワード線ＣＷＬ０，ＣＷＬ１も、互いに隣接するｎ本ごとに行グループを構成すると考えることができる。ワード線ドライバ５０Ａに対して行方向Ｘの一方側（図１２の左側）では、ｎ本ずつの杭打ちワード線ＣＷＬ０で１つの行グループが構成される。また、ワード線ドライバ５０Ａに対して行方向Ｘの他方側（図１２の右側）では、ｎ本ずつの杭打ちワード線ＣＷＬ１で１つの行グループが構成される。
【０１４４】
メインワード線ＭＷＬは、行デコーダ４０Ａとワード線ドライバ５０Ａとの間に、行方向Ｘに沿って配設される。ｍ本のメインワード線ＭＷＬの各々が、杭打ちワード線ＣＷＬ０によって構成される行グループと、杭打ちワード線ＣＷＬ１によって構成される行グループとに対応する。たとえば、メインワード線ＭＷＬ＜０＞は、杭打ちワード線ＣＷＬ０＜０＞〜ＣＷＬ０＜ｎ−１＞によって構成される行グループと、杭打ちワード線ＣＷＬ１＜０＞〜ＣＷＬ１＜ｎ−１＞によって構成される行グループとに対応する。同様に、メインワード線ＭＷＬ＜ｍ−１＞は、杭打ちワード線ＣＷＬ０＜ｍｎ−ｎ＞〜ＣＷＬ０＜ｍｎ−１＞によって構成される行グループと、杭打ちワード線ＣＷＬ１＜ｍｎ−ｎ＞〜ＣＷＬ１＜ｍｎ−１＞によって構成される行グループとに対応する。
【０１４５】
データ読出時に行デコーダ４０Ａから出力される行選択信号には、メインワード線ＭＷＬ上を流れるメインデコード信号と、ｎビットのサブデコード信号ＳＤＲ＜０＞〜ＳＤＲ＜ｎ−１＞とが用いられる。データ読出時には、メインワード線ＭＷＬ上を流れるメイン
デコード信号によって、前述の杭打ちワード線ＣＷＬ０，ＣＷＬ１によって構成される行グループが１つずつ選択される。さらに、サブデコード信号ＳＤＲによって、選択された行グループに属する杭打ちワード線ＣＷＬ０，ＣＷＬ１のうち、選択列に対応する杭打ちワード線ＣＷＬ０，ＣＷＬ１が１本ずつ選択されて活性化される。
【０１４６】
図１３は、図１２のメモリブロックＢＫ＜２＞、ディジット線ドライバ６０＜２＞、およびワード線ドライバ５０Ａの構成を示す回路図である。図１３のメモリブロックＢＫ＜２＞およびディジット線ドライバ６０＜２＞は、図１２のメモリブロックＢＫ＜０＞〜ＢＫ＜３＞、およびディジット線ドライバ６０＜０＞〜６０＜３＞をそれぞれ代表するものである。ここで、図１３のメモリブロックＢＫ＜２＞、およびディジット線ドライバ６０＜２＞の構成は、実施の形態１の図６で説明したものと同様であるので、説明を繰り返さない。以下では、ワード線ドライバ５０Ａの構成について説明する。
【０１４７】
図１３を参照して、ワード線ドライバ５０Ａは、ｍ×ｎ個のインバータ５１＜０＞〜５１＜ｍｎ−１＞（総称するとき、インバータ５１と称する。）と、ｍ×ｎ個のインバータ５２＜０＞〜５２＜ｍｎ−１＞（総称するとき、インバータ５２と称する。）と、ｍ×ｎ個のＮＡＮＤゲート５４＜０＞〜５４＜ｍｎ−１＞（総称するとき、ＮＡＮＤゲート５４と称する。）とを含む。
【０１４８】
インバータ５１＜０＞〜５１＜ｍｎ−１＞は、行方向Ｘの一方側のｍ×ｎ本の杭打ちワード線ＣＷＬ０＜０＞〜ＣＷＬ０＜ｍｎ−１＞にそれぞれ対応して設けられる。同様に、インバータ５２＜０＞〜５２＜ｍｎ−１＞は、行方向Ｘの他方側のｍ×ｎ本の杭打ちワード線ＣＷＬ１＜０＞〜ＣＷＬ１＜ｍｎ−１＞にそれぞれ対応して設けられる。また、ＮＡＮＤゲート５４＜０＞〜５４＜ｍｎ−１＞は、ワード線ドライバ５０Ａに対して行方向Ｘの一方側のｍ×ｎ本の杭打ちワード線ＣＷＬ０＜０＞〜ＣＷＬ０＜ｍｎ−１＞にそれぞれ対応するとともに、他方側のｍ×ｎ本の杭打ちワード線ＣＷＬ１＜０＞〜ＣＷＬ１＜ｍｎ−１＞にもそれぞれ対応する。
【０１４９】
これらのインバータ５１，５２およびＮＡＮＤゲート５４は、杭打ちワード線ＣＷＬ０，ＣＷＬ１と同様に、ｎ個ずつの行グループを構成すると考えることができる。各行グループにはメインワード線ＭＷＬが１本ずつ対応する。
【０１５０】
同一の行グループに属するｎ個のＮＡＮＤゲート５４の一方の入力端子には、対応するメインワード線ＭＷＬが共通に接続される。同一の行グループに属するｎ個のＮＡＮＤゲート５４の他方の入力端子には、ｎ本のサブデコード信号ＳＤＲ＜０＞〜＜ｎ−１＞の信号線が個別に接続される。たとえば、メインワード線ＭＷＬ＜０＞に対応するＮＡＮＤゲート５４＜０＞〜５４＜ｎ−１＞の他方の入力端子には、サブデコード信号ＳＤＲ＜０＞〜ＳＤＲ＜ｎ−１＞の信号線がそれぞれ接続される。同様に、メインワード線ＭＷＬ＜ｍ−１＞に対応するＮＡＮＤゲート５４＜ｍｎ−ｎ＞〜５４＜ｍｎ−１＞の他方の入力端子には、サブデコード信号ＳＤＲ＜０＞〜ＳＤＲ＜ｎ−１＞がそれぞれ接続される。
【０１５１】
ＮＡＮＤゲート５４の出力は分岐し、分岐した出力の一方は、インバータ５１に入力され、このインバータ５１が対応する杭打ちワード線ＣＷＬ０を駆動する。また、分岐した出力の他方は、インバータ５２に入力され、このインバータ５２が対応する杭打ちワード線ＣＷＬ１を駆動する。
【０１５２】
以上のワード線ドライバ５０Ａの構成によれば、共に活性化されたメインワード線ＭＷＬおよびサブデコード信号ＳＤＲの信号線に接続されたＮＡＮＤゲート５４の出力が、Ｌレベルに活性化される。この結果、活性化されたＮＡＮＤゲート５４に接続されたインバータ５１，５２の出力がＨレベルに活性化され、インバータ５１，５２の出力を受けて杭
打ちワード線ＣＷＬ０，ＣＷＬ１がＨレベルに活性化される。このようにして、メインワード線ＭＷＬ上を流れるメインデコード信号とサブデコード信号ＳＤＲとによって、複数の杭打ちワード線ＣＷＬ０，ＣＷＬ１のうち、選択行に対応する杭打ちワード線ＣＷＬ０，ＣＷＬ１が活性化される。
【０１５３】
次に、選択メモリセルへのデータ書込、データ読出の手順を具体的なタイミングチャートを参照して説明する。
【０１５４】
図１４は、メモリアレイ１０Ａ＿０のメモリセルＭＣへのデータ書込動作およびデータ読出動作を示すタイミングチャートである。図１４において横軸は時間を表し、縦軸は上から順に、クロック信号ＣＬＫ、読出許可信号ＲＥ、書込許可信号ＷＥ、メインワード線ＭＷＬ＜０＞の電圧波形、メインディジット線ＭＤＬ＜０＞の電圧波形、ブロック選択信号ＢＳの電圧波形、サブデコード信号ＳＤＷの電圧波形、メモリブロックＢＫ＜２＞におけるサブディジット線ＳＤＬ＜０＞の電流波形Ｉ（ＳＤＬ＜０＞）、ビット線ＢＬ＜２ｌ＞の電流波形Ｉ（ＢＬ＜２ｌ＞）、サブデコード信号ＳＤＲの電圧波形、杭打ちワード線ＣＷＬ１＜０＞の電圧波形、メモリブロックＢＫ＜２＞におけるワード線ＷＬ＜０＞の電圧波形を示す。
【０１５５】
以下、図１３のメモリブロックＢＫ＜２＞に設けられた複数のメモリセルＭＣのうち、杭打ちワード線ＣＷＬ１＜０＞およびビット線ＢＬ＜２ｌ＞の交差点に近接して設けられたメモリセルＭＣを選択して、この選択メモリセルへのデータ書込／読出手順について、図１２〜図１４を参照して説明する。
【０１５６】
ここで、データ書込／データ読出は、クロック信号ＣＬＫに同期して実行される。書込許可信号ＷＥがＨレベルに活性化されている時刻ｔ０〜時刻ｔ６が、選択メモリセルにデータ書込が行なわれる書込サイクルになる。また、読出許可信号ＲＥがＨレベルに活性化されている時刻ｔ６〜時刻ｔ９が、選択メモリセルからデータ読出が行なわれる読出サイクルになる。まず、データ書込サイクルについて説明する。
【０１５７】
時刻ｔ１において、列デコーダ７０＿０は、ブロック選択信号ＢＳ＜２＞をＨレベルに活性化する。このとき、他のブロック選択信号ＢＳ＜０＞，ＢＳ＜１＞，ＢＳ＜３＞はＬレベルのまま維持される。これによって、選択メモリセルを含むメモリブロックＢＫ（選択メモリブロック）が選択される。
【０１５８】
時刻ｔ２で、行デコーダ４０Ａは、メインディジット線ＭＤＬ＜０＞、サブデコード信号ＳＤＷ＜０＞をＨレベルに活性化する。これによって、ディジット線ドライバ６０＜２＞のＡＮＤゲート６２＜０＞および６８＜０＞の出力がＨレベルになるので、サブディジット線ＳＤＬ＜０＞に接続された駆動トランジスタ６６＜０＞が導通する。この結果、サブディジット線ＳＤＬ＜０＞にデータ書込電流が流れる。
【０１５９】
次に、列デコーダ７０＿０，７０＿１から列アドレス信号ＣＡに基づく列選択信号を受けたビット線ドライバ８０＿０，８０＿１は、時刻ｔ３で、ビット線ＢＬ＜２ｌ＞に書込データＤｉｎに応じた方向のデータ書込電流を流す。この結果、サブディジット線ＳＤＬ＜０＞およびビット線ＢＬ＜２ｌ＞の両方にデータ書込電流が流れ、両者が交差する位置に近接して設けられた選択メモリセルにデータが書込まれる。
【０１６０】
時刻ｔ４で、行デコーダ４０Ａは、メインディジット線ＭＤＬ＜０＞およびサブデコード信号ＳＤＷ＜０＞をＬレベルに非活性化する。これによって、ディジット線ドライバ６０＜２＞のＡＮＤゲート６２＜０＞および６８＜０＞の出力がＬレベルに戻るので、駆動トランジスタ６６＜０＞が非導通になる。この結果、メモリブロックＢＫ＜２＞における
サブディジット線ＳＤＬ＜０＞の電流Ｉ（ＳＤＬ＜０＞）が停止して、選択メモリセルへのデータ書込が終了する。
【０１６１】
時刻ｔ５で、列デコーダ７０＿０，７０＿１は、ブロック選択信号ＢＳ＜２＞をＬレベルにする。また、列デコーダ７０＿０，７０＿１は、ビット線ドライバ８０＿０，８０＿１によるビット線ＢＬ＜２ｌ＞への電流Ｉ（ＢＬ＜２ｌ＞）の供給を停止する。
【０１６２】
次に、データ読出サイクルについて説明する。
行デコーダ４０Ａからの行選択結果を受けたワード線ドライバ５０Ａは、時刻ｔ７に、メインワード線ＭＷＬ＜０＞およびサブデコード信号ＳＤＲ＜０＞を活性化する。これによって、杭打ちワード線ＣＷＬ０＜０＞およびＣＷＬ１＜０＞がＨレベルに活性化される。この結果、杭打ちワード線ＣＷＬ０＜０＞およびＣＷＬ１＜０＞に接続されたワード線ＷＬ＜０＞がＨレベルに活性化され、選択行のアクセストランジスタＡＴＲが導通する。さらに、列デコーダ７０＿１からの列選択信号を受けたビット線選択回路９０は、選択列に対応するビット線ＢＬ＜２ｌ＞とセンスアンプ２０＿０とを接続する。センスアンプ２０＿０は、ビット線ＢＬ＜２ｌ＞を介して選択メモリセルに流れるデータ読出電流と基準電流との差を検知増幅する。
【０１６３】
次の時刻ｔ８で、杭打ちワード線ＣＷＬ＜０＞がＬレベルに戻るので、ワード線ＷＬ＜０＞もＬレベルに戻る。これによって、選択行のアクセストランジスタＡＴＲが非導通になる。さらに、ビット線選択回路９０によって、ビット線ＢＬ＜２ｌ＞とセンスアンプ２０＿０との接続が切断される。
【０１６４】
図１５は、実施の形態２におけるメモリセルＭＣの断面構造図である。図１５は、図１２に示すメモリアレイ１０Ａ＿０において、行デコーダ４０Ａとワード線ドライバ５０Ａとの間に配置されたメモリセルＭＣを、列方向Ｙに沿って切断した断面を模式的に示すものである。
【０１６５】
図１５を参照して、ｐ型半導体基板ＳＵＢの主面上には、アクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース領域１１０およびドレイン領域１１２と、ゲートとを有する。ゲートは、ワード線ＷＬと一体に形成される。半導体基板ＳＵＢの主面上には、第１から第５の金属配線層Ｍ１〜Ｍ５が、基板側からこの順で互いに層間絶縁膜を介在させて積層される。
【０１６６】
アクセストランジスタＡＴＲのソース領域１１０は、コンタクトホールに形成された金属膜１１６を介して、第１の金属配線層Ｍ１を用いて形成されたソース線ＳＬと電気的に接続される。また、ゲートおよびワード線ＷＬは、コンタクトホールに形成された金属膜１１４を介して、第２の金属配線層Ｍ２を用いて形成された杭打ちワード線ＣＷＬ０と電気的に接続される。
【０１６７】
メインディジット線ＭＤＬおよびメインワード線ＭＷＬは、杭打ちワード線ＣＷＬ０の上層の第３の金属配線層Ｍ３を用いて形成される。ｍ×ｎ行のメモリセルＭＣが行方向Ｘに配置されるのに対して、メインディジット線ＭＤＬおよびメインワード線ＭＷＬは合計で２×ｍ本である。したがって、これらの配線を同一の金属配線層に配置することは十分に可能である。
【０１６８】
サブディジット線ＳＤＬは、第４の金属配線層Ｍ４を用いて形成される。また、ＴＭＲ素子は、サブディジット線ＳＤＬの上層に配置される。ＴＭＲ素子は、固定された磁化方向を有する磁性体層（固定磁化層）ＰＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（自由磁化層）ＦＬとを有する。固定磁化層ＰＬお
よび自由磁化層ＦＬの間には、絶縁体膜で形成されるトンネルバリアＩＳＯが配置される。
【０１６９】
ＴＭＲ素子は、コンタクトホールに形成された金属膜１１８およびバリアメタル１２０を介して、アクセストランジスタＡＴＲのドレイン領域１１２と電気的に接続される。バリアメタル１２０は、ＴＭＲ素子と、金属膜との間を電気的に結合するために設けられる緩衝材である。ビット線ＢＬは、ＴＭＲ素子の自由磁化層ＦＬと電気的に結合されて、ＴＭＲ素子の上層の第５の金属配線層Ｍ５に設けられる。
【０１７０】
このように、実施の形態２のメモリセルＭＣでは、ソース線ＳＬ、杭打ちワード線ＣＷＬ０、メインディジット線ＭＤＬ、メインワード線ＭＷＬ、サブディジット線ＳＤＬ、およびビット線ＢＬを形成するのに、実施の形態１と同様に全部で５層の金属配線層Ｍ１〜Ｍ５を必要とする。
【０１７１】
以上のとおり、実施の形態２の半導体装置１のＭＲＡＭ部によれば、杭打ちワードが２分割されることによって、各々の杭打ちワード線ＣＷＬ０，ＣＷＬ１の配線抵抗が、実施の形態１の場合に比べて低減する。この結果、実施の形態２では、杭打ちワード線ＣＷＬによる信号伝送が、実施の形態１の場合に比べて高速になる。このとき、ワード線ドライバ５０Ａは、分割された杭打ちワード線ＣＷＬの中央に配置されるので、ワード線ドライバ５０Ａの配置に要する面積は、実施の形態１の場合とほとんど変わらない。
【０１７２】
一方、データ書込時にデータ書込電流を流すためのサブディジット線ＳＤＬは、実施の形態１と同様に、各メモリブロックＢＫごとに分割されて設けられている。したがって、複数のメモリブロックＢＫに共通にディジット線が設けられている場合に比べて、ディジット線の配線抵抗を低減させることができる。この結果、データ書込に十分な大きさの電流を供給することができる。
【０１７３】
さらに、実施の形態１と同様に、列アドレス信号ＣＡに基づいたブロック選択信号ＢＳを用いて、選択メモリセルを含むメモリブロックに設けられたサブディジット線ＳＤＬにのみ、データ書込電流を流すことができる。この結果、ＭＲＡＭ部全体の消費電力を低減させることができ、また、未選択のメモリセルＭＣへの誤書込の可能性を減少させることができる。
【０１７４】
なお、図１５の断面構造図のうち半導体基板ＳＵＢから第２の金属配線層Ｍ２までの構成は、図８の実施の形態１の断面構造図と同様である。したがって、実施の形態１の変形例の場合と同様に、(i)メモリセルのソース領域の相互接続、(ii)ソース線の配線の変更、および(iii)ワード線と杭打ちワード線との接続部の形状および配置の変更を行なうことによって、メモリアレイの集積度をさらに高めることができる。
【０１７５】
［実施の形態２の変形例］
必要十分な書込電流を確保するために、ディジット線ＤＬの駆動回路の電源電圧をワード線ＷＬの駆動回路の電源電圧よりも高く設定する場合がある。たとえば、ＭＲＡＭ部全体の消費電力を低減させる場合に、このような複数の内部電圧が必要になる。
【０１７６】
具体的には、図１３でサブディジット線ＳＤＬを接続する電源電圧をＶＤＤ２に増加させる。さらに、ディジット線ドライバ６０の駆動トランジスタ６６のゲート駆動電圧を増加するために、ＡＮＤゲート６８を駆動する電源電圧をＶＤＤ２に増加させるとともに、ＡＮＤゲート６８の入力信号の電圧レベルも増加させる。そこで、実施の形態２の変形例では、メインデコード信号をメインディジット線ＭＤＬに出力する前に、行デコーダ４０Ｂに設けたレベルシフタ４５によってメインデコード信号のＨレベルの電圧をＶＤＤ２に増加させる。
【０１７７】
図１６は、実施の形態２の変形例における行デコーダ４０Ｂの構成を概略的に示すブロック図である。
【０１７８】
図１６を参照して、行デコーダ４０Ｂは、デコーダ４１と、ｍ個のインバータ４２と、
それぞれｍ個のＡＮＤゲート４３および４４と、ｍ個のレベルシフタ（電圧レベルシフト回路）４５とを含む。インバータ４２およびＡＮＤゲート４３，４４の動作電圧はＶＤＤ１であり、レベルシフタ４５の動作電圧はＶＤＤ１より大きいＶＤＤ２である。
【０１７９】
デコーダ４１は、行アドレス信号ＲＡに基づくメインデコード結果をｍ個のインバータ４２に出力する。ＡＮＤゲート４３および４４の各一方の入力端子には、対応するインバータ４２の出力信号が与えられる。また、ＡＮＤゲート４３の他方の入力端子には、読出許可信号ＲＥが共通に与えられ、ＡＮＤゲート４４の他方の入力端子には、書込許可信号ＷＥが共通に与えられる。
【０１８０】
このとき、インバータ４２の出力がＨレベルであって、読出許可信号ＲＥがＨレベルに活性化されている場合には、ＡＮＤゲート４３は、Ｈレベル（電圧ＶＤＤ１）のメインデコード信号をメインワード線ＭＷＬに出力する。
【０１８１】
一方、インバータ４２の出力がＨレベルであって、書込許可信号ＷＥがＨレベルに活性化されている場合には、ＡＮＤゲート４４の出力がＨレベル（電圧ＶＤＤ１）になる。このとき、レベルシフタ４５は、ＡＮＤゲート４４の出力を受けて、その電圧レベルをＶＤＤ２に増加させる。そして、電圧レベルの増加したメインデコード信号が、メインディジット線ＭＤＬに出力される。
【０１８２】
図１７は、実施の形態２の変形例におけるメモリブロックＢＫ＜２＞、ディジット線ドライバ６０Ａ＜２＞、およびワード線ドライバ５０Ａの構成を示す回路図である。ディジット線ドライバ６０Ａ＜０＞〜６０Ａ＜３＞は、実施の形態２のディジット線ドライバ６０＜０＞〜６０＜３＞を変形したものである。図１７では、ディジット線ドライバ６０Ａ＜０＞〜６０Ａ＜３＞を代表してディジット線ドライバ６０Ａ＜２＞の構成を示している。
【０１８３】
図１７を参照して、ディジット線ドライバ６０Ａ＜２＞は、ｎ個のＡＮＤゲート６２の出力側に設けられたｎ個のレベルシフタ６３を含む点で、図１３のディジット線ドライバ６０＜２＞と異なる。レベルシフタ６３は、対応するＡＮＤゲート６２の出力を受け、その電圧レベルをＶＤＤ２まで増加させた後、ＡＮＤゲート６８に出力する。
【０１８４】
既に説明したように、実施の形態２の変形例では、ＡＮＤゲート６８の入力信号の電圧レベルをＶＤＤ２に増加させる必要がある。そこで、レベルシフタ６３を設けることによって、前述のメインディジット線ＭＤＬを流れるメインデコード信号に加えて、ＡＮＤゲート６８の他方の入力信号についてもＨレベルの電圧をＶＤＤ２に増加させる。この場合、サブデコード信号ＳＤＷおよびブロック選択信号ＢＳのＨレベルの電圧は、ＶＤＤ２より低いＶＤＤ１である。また、ＡＮＤゲート６２の駆動電圧もＶＤＤ１である。
【０１８５】
なお、ディジット線ドライバ６０Ａ＜２＞にレベルシフタ６３を設ける代わりに、行デコーダ４０Ｂおよび列デコーダ７０＿０にレベルシフタを設けて、サブデコード信号ＳＤＷおよびブロック選択信号ＢＳのＨレベルの電圧を予めＶＤＤ２に増加させてもよい。この場合、ＡＮＤゲート６２の駆動電圧もＶＤＤ２に増加させる必要がある。
【０１８６】
なお、図１７のその他の構成については、実施の形態２の図１３で説明したものと同様であるので、説明を繰り返さない。
【０１８７】
このように、実施の形態２の変形例では、行デコーダ４０Ｂにメインディジット線ＭＤＬの本数に等しいｍ個のレベルシフタ４５を設けることによって、メインデコード信号の信号レベルを増加させる。さらに、各メモリブロックＢＫのＡＮＤゲート６２の出力側に
ｎ個のレベルシフタ６３を設けることによって、サブデコード信号の信号レベルを増加させる。この結果、駆動トランジスタ６６のゲート駆動電圧を増加させて、サブディジット線を流れるデータ書込電流を増大させることを可能になる。
【０１８８】
ここで、駆動トランジスタ６６のゲート電極の直前にレベルシフタを設けることによって、駆動トランジスタ６６のゲート駆動電圧を増加させることも可能である。しかし、この場合には、各メモリブロックＢＫごとに駆動トランジスタ６６の数に等しいｍ×ｎ個のレベルシフタが必要になる。したがって、実施の形態２の変形例の方法によれば、駆動トランジスタのゲート電極の直前にレベルシフタを設ける場合よりも、レベルシフタの個数が少なくできる利点がある。なお、実施の形態１においても同様の方法によって、サブディジット線ＳＤＬに流れる書込電流を増加させることができる。
【０１８９】
［実施の形態３］
実施の形態１のＭＲＡＭ部６は、杭打ちワード線ＣＷＬを設けることによって、高速なデータ読出が可能になるとともに、行選択のための回路の面積を減少させることができる。しかし、メモリセルの構造の点からは、実施の形態１のＭＲＡＭ部６は、杭打ちワード線ＣＷＬの分だけ金属配線層が増加するので、全部で５層の金属配線層が必要である。
【０１９０】
実施の形態３のＭＲＡＭ部６では、データ書込時の行選択信号を杭打ちワード線ＣＷＬを用いてディジット線ドライバ６０に伝送させる。これによって、メインディジット線ＭＤＬが不要となるので、実施の形態１のＭＲＡＭ部６よりも１層分の金属配線層を削減することが可能になる。さらに、ラッチ回路９２を設けて杭打ちワード線ＣＷＬの活性化状態を保持することによって、杭打ちワード線ＣＷＬが活性化するタイミングと、ビット線ＢＬに電流が流れるタイミングとをずらす工夫がなされている。
【０１９１】
図１８は、実施の形態３におけるメモリアレイ１０Ｃ＿０の構成を説明するための図である。図１８のメモリアレイ１０Ｃ＿０は、図５の実施の形態１のメモリアレイ１０＿０を変形したものである。
【０１９２】
図１８を参照して、メモリアレイ１０Ｃ＿０は、実施の形態１と同様に、行方向Ｘに配置されるｋ個（ｋは２以上の整数）のメモリブロックＢＫ＜０＞〜ＢＫ＜ｋ−１＞（総称するとき、メモリブロックＢＫと称する。）を含む。
【０１９３】
各メモリブロックＢＫは、Ｘ，Ｙ方向に沿って行列状に配列された複数のメモリセルＭＣを含む。図１８に示すように、各メモリブロックＢＫごとに、Ｘ方向にｐ行（ｐは２以上の整数）、Ｙ方向にｌ列（ｌは２以上の整数）のメモリセルＭＣが設けられる。メモリアレイ１０Ｃ＿０全体では、Ｘ方向にｐ行、Ｙ方向にｋ×ｌ列のメモリセルＭＣが配置される。
【０１９４】
さらに、メモリアレイ１０Ｃ＿０は、実施の形態１と同様に、複数のビット線ＢＬと、ビット線ドライバ８０＿０，８０＿１、およびビット線選択回路９０を含む。
【０１９５】
ビット線ＢＬは、各メモリセル列に対応して設けられる。メモリアレイ１０Ｃ＿０全体で、メモリセル列と同数のｋ×ｌ本のビット線ＢＬ＜０＞〜ＢＬ＜ｋｌ−１＞が列方向Ｙに沿って配設される。
【０１９６】
ビット線ドライバ８０＿０，８０＿１は、メモリブロックＢＫの列方向Ｙの両側にそれぞれ設けられる。ビット線ドライバ８０＿０，８０＿１の出力ノードは、ビット線ＢＬ＜０＞〜ＢＬ＜ｋｌ−１＞に接続される。ビット線ドライバ８０＿０，８０＿１は、データ書込時に、列デコーダ７０＿０，７０＿１からの列選択信号に基づいて、選択列に設けら
れたビット線ＢＬに、書込データＤｉｎに応じた方向のデータ書込電流を流す。また、ビット線選択回路９０は、データ読出時に、列デコーダ７０＿１からの列選択信号を受けて、選択列のビット線ＢＬのデータをセンスアンプ２０＿０に伝送するためのゲートとして機能する。
【０１９７】
メモリアレイ１０Ｃ＿０は、さらに、ワード線ＷＬ、杭打ちワード線ＣＷＬ１、およびワード線ドライバ５０Ｃを含む。
【０１９８】
ワード線ＷＬ（図１９に図示）は、実施の形態１と同様に、各メモリブロックＢＫごとに配設される。各メモリブロックＢＫでは、ｐ本のワード線ＷＬ＜０＞〜ＷＬ＜ｐ−１＞がメモリセル行に対応して設けられる。ワード線ＷＬは、対応するメモリセル行に設けられるメモリセルＭＣのアクセストランジスタＡＴＲのゲート電極と一体化して、ポリシリコンやポリサイドなどを用いて形成される。
【０１９９】
杭打ちワード線ＣＷＬは、実施の形態１と同様に、ｋ個のメモリブロックＢＫに共通に配設される。メモリアレイ１０Ｃ＿０全体で、ｐ本の杭打ちワード線ＣＷＬ＜０＞〜ＣＷＬ＜ｐ−１＞が、メモリセル行に対応して設けられる。杭打ちワード線ＣＷＬは、金属材料によって形成され、対応するメモリセル行に設けられるワード線ＷＬと複数箇所で電気的に接続される。
【０２００】
ワード線ドライバ５０Ｃは、ｋ個のメモリブロックＢＫに共通に、行デコーダ４０Ｃに近接して配置される。ワード線ドライバ５０Ｃの出力ノードは、杭打ちワード線ＣＷＬに接続される。ワード線ドライバ５０Ｃは、データ読出時およびデータ書込時の両方の場合に、行アドレス信号ＲＡに基づく行選択信号を行デコーダ４０Ｃから受けて、杭打ちワード線ＣＷＬに出力する。このように、杭打ちワード線ＣＷＬがデータ読出時の行選択信号だけでなくデータ書込時の行選択信号も伝送する点で、実施の形態３は実施の形態１と異なる。
【０２０１】
メモリアレイ１０Ｃ＿０は、さらに、複数のサブディジット線ＳＤＬ、およびディジット線ドライバ６０Ｃとを含む。
【０２０２】
サブディジット線ＳＤＬは、実施の形態１と同様に、各メモリブロックＢＫごとに設けられる。各メモリブロックでは、ｐ本のサブディジット線ＳＤＬ＜０＞〜ＳＤＬ＜ｐ−１＞が、ｐ行のメモリセル行にそれぞれ対応して設けられる。
【０２０３】
ディジット線ドライバ６０Ｃ＜０＞〜６０＜ｋ−１＞は、メモリブロックＢＫ＜０＞〜ＢＫ＜ｋ−１＞にそれぞれ対応して設けられる。各ディジット線ドライバ６０Ｃは、ｐ本の杭打ちワード線ＣＷＬによって行選択信号を受信するとともに、行デコーダ４０Ｃからラッチ活性信号ＭＤＬＬを受信する。ラッチ活性信号ＭＤＬＬは、各ディジット線ドライバ６０Ｃに設けられる後述するラッチ回路を活性化するための信号である。さらに、ディジット線ドライバ６０Ｃは、対応するブロック選択信号ＢＳ＜０＞〜ＢＳ＜ｋ−１＞を列デコーダ７０＿０から受信する。
【０２０４】
データ書込時には、ブロック選択信号によって、メモリブロックＢＫのうちの１つが選択される。選択されたメモリブロックＢＫに設けられるｐ本のサブディジット線ＳＤＬのうち１本が、杭打ちワード線ＣＷＬを流れる行選択信号によって選択される。ディジット線ドライバ６０Ｃは、ラッチ活性信号ＭＤＬＬが活性化されている期間、選択されたサブディジット線ＳＤＬにデータ書込電流を流す。
【０２０５】
図１９は、図１８のメモリブロックＢＫ＜０＞、およびそれに対応するディジット線ド
ライバ６０Ｃ＜０＞の構成を示す回路図である。図１９のディジット線ドライバ６０Ｃ＜０＞およびメモリブロックＢＫ＜０＞は、図１８に示すｋ個のメモリブロックＢＫ＜０＞〜ＢＫ＜ｋ−１＞、およびｋ個のディジット線ドライバ６０Ｃ＜０＞〜６０Ｃ＜ｋ−１＞をそれぞれ代表するものである。図１９のメモリブロックＢＫ＜０＞の構成は、実施の形態１の図６と同様であるので、説明を繰り返さない。以下では、ディジット線ドライバ６０Ｃ＜０＞の構成について説明する。
【０２０６】
図１９を参照して、ディジット線ドライバ６０Ｃ＜０＞は、ＡＮＤゲート９１と、ｐ個のラッチ回路９２＜０＞〜９２＜ｐ−１＞（総称するときは、ラッチ回路９２と称する。）と、ｐ個の駆動トランジスタ９４＜０＞〜９４＜ｐ−１＞（総称するときは、駆動トランジスタ９４と称する。）とを含む。
【０２０７】
ＡＮＤゲート９１は、ラッチ活性信号ＭＤＬＬと、メモリブロックＢＫに対応するブロック選択信号ＢＳ＜０＞とを受けて、メモリブロックＢＫごとに定まるラッチ活性信号ＤＬＬ＜０＞を出力する。ＡＮＤゲート９１は、ラッチ活性信号ＭＤＬＬおよび対応するブロック選択信号ＢＳ＜０＞の両方とも活性化されているときに、ラッチ活性信号ＤＬＬ＜０＞を活性化する。
【０２０８】
ラッチ回路９２＜０＞〜９２＜ｐ−１＞は、サブディジット線ＳＤＬ＜０＞〜ＳＤＬ＜ｐ−１＞にそれぞれ対応して設けられる。ラッチ回路９２には、杭打ちワード線ＣＷＬ上を流れる行選択信号と、ラッチ活性信号ＤＬＬ＜０＞と、参照電圧ＶＲＥＦＤＬとが入力される。ラッチ回路９２は、ラッチ活性信号ＤＬＬ＜０＞が活性化されている間、杭打ちワード線ＣＷＬの活性化状態を保持する。そして、杭打ちワード線ＣＷＬの活性化状態を保持しているときに、ラッチ回路９２は、対応するサブディジット線ＳＤＬを駆動する駆動トランジスタ９４のゲート電極に、参照電圧ＶＲＥＦＤＬを供給する。参照電圧ＶＲＥＦＤＬは図２の参照電源１６０から供給される。
【０２０９】
駆動トランジスタ９４＜０＞〜９４＜ｐ−１＞は、サブディジット線ＳＤＬ＜０＞〜ＳＤＬ＜ｐ−１＞にそれぞれ対応して設けられる。駆動トランジスタ９４は、参照電圧ＶＲＥＦＤＬがゲート電極に印加されているときに導通し、対応するサブディジット線ＳＤＬにデータ書込電流が流れる。
【０２１０】
図２０は、図１９のディジット線ドライバ６０Ｃ＜０＞におけるラッチ回路９２＜０＞の構成を示す回路図である。図２０のラッチ回路９２＜０＞は、図１８の各ディジット線ドライバ６０Ｃ＜０＞〜６０Ｃ＜ｋ−１＞に設けられるラッチ回路９２を代表するものである。各ディジット線ドライバ６０Ｃには、同様の構成のラッチ回路９２が設けられている。
【０２１１】
図２０を参照して、ラッチ回路９２＜０＞は、ｐチャネルＭＯＳトランジスタＱ１と、ｎチャネルＭＯＳトランジスタＱ２，Ｑ３とを含む。ここで、ＭＯＳトランジスタＱ１のソースは電源ノードＶＤＤに接続され、そのドレインはノードＮ１に接続される。また、ＭＯＳトランジスタＱ２およびＱ３は、ノードＮ１と接地ノードＧＮＤとの間に直列に接続される。ＭＯＳトランジスタＱ１およびＱ２のゲートは、ともにラッチ活性信号ＤＬＬ＜０＞の信号線に接続される。また、ＭＯＳトランジスタＱ３のゲートは対応する杭打ちワード線ＣＷＬ＜０＞に接続される。
【０２１２】
さらに、ラッチ回路９２＜０＞は、２個のインバータ１３２ａおよび１３２ｂと、ｐチャネルＭＯＳトランジスタＱ４と、ｎチャネルＭＯＳトランジスタＱ５およびＱ６とを含む。ここで、インバータ１３２ａの入力端子およびインバータ１３２ｂの出力端子は、ノードＮ１に接続される。また、インバータ１３２ｂの入力端子およびインバータ１３２ａ
の出力端子は、ノードＮ２に接続される。インバータ１３２ａ，１３２ｂはラッチ動作を行なう。
【０２１３】
また、ＭＯＳトランジスタＱ４およびＱ５は、ＣＭＯＳトランスミッションゲートを構成する。これらの接続について説明すると、ＭＯＳトランジスタＱ４のソース、およびＭＯＳトランジスタＱ５のドレインは、参照電圧ＶＲＥＦＤＬの給電線に接続される。また、ＭＯＳトランジスタＱ４のドレイン、ＭＯＳトランジスタＱ５のソースは、ノードＮ３に接続される。ＭＯＳトランジスタＱ４のゲートはノードＮ１に接続され、ＭＯＳトランジスタＱ５のゲートはノードＮ２に接続される。参照電圧ＶＲＥＦＤＬの設定値によって、駆動トランジスタ９４＜０＞の導通時にサブディジット線ＳＤＬを流れるデータ書込電流の大きさが調整される。
【０２１４】
また、ＭＯＳトランジスタＱ６は、ノードＮ３および接地ノードＧＮＤの間に接続される。ＭＯＳトランジスタＱ６のゲートはノードＮ１に接続される。ノードＮ３は駆動トランジスタ９４＜０＞のゲートに接続される。
【０２１５】
次に、ラッチ回路９２＜０＞の動作について説明する。
ラッチ活性信号ＤＬＬ＜０＞の信号線および杭打ちワード線ＣＷＬ＜０＞の両方がＨレベルの場合、ＭＯＳトランジスタＱ１が非導通状態になり、ＭＯＳトランジスタＱ２，Ｑ３が導通状態になる。したがって、ノードＮ１がＬレベルになり、ノードＮ２がＨレベルになる。以下、このノードＮ１，Ｎ２の電圧レベルの状態を第１の状態と称する。第１の状態では、ＭＯＳトランジスタＱ４，Ｑ５が導通状態になり、ＭＯＳトランジスタＱ６が非導通状態になる。したがって、ノードＮ３の電位は、参照電圧ＶＲＥＦＤＬに等しくなり、駆動トランジスタ９４＜０＞は導通状態になる。この結果、サブディジット線ＳＤＬにデータ書込電流が流れる。
【０２１６】
この後、杭打ちワード線ＣＷＬ＜０＞がＬレベルになると、ＭＯＳトランジスタＱ３が非導通状態になるけれども、ラッチ活性信号ＤＬＬ＜０＞の信号線がＨレベルである限り、第１の状態は維持される。
【０２１７】
ラッチ活性信号ＤＬＬ＜０＞の信号線がＬレベルになると、ＭＯＳトランジスタＱ１が導通状態になり、ＭＯＳトランジスタＱ２が非導通状態になる。したがって、ノードＮ１はＨレベルになり、ノードＮ２はＬレベルになる。以下、このノードＮ１，Ｎ２の電圧レベルの状態を第２の状態と称する。第２の状態では、ＭＯＳトランジスタＱ４，Ｑ５が非導通状態になり、ＭＯＳトランジスタＱ６が導通状態になる。したがって、ノードＮ３の電位は、接地電位ＧＮＤに等しくなり、駆動トランジスタ９４＜０＞は非導通状態になる。この結果、サブディジット線ＳＤＬは非活性状態になる。
【０２１８】
このように、ラッチ回路９２＜０＞は、ラッチ活性信号ＤＬＬ＜０＞の信号線がＨレベルの場合に、杭打ちワード線ＣＷＬ＜０＞の活性化状態を保持して、内部状態が第１の状態になる。第１の状態では、対応するサブディジット線ＳＤＬが活性化されて、サブディジット線ＳＤＬにデータ書込電流が流れる。一方、ラッチ活性信号ＤＬＬ＜０＞の信号線がＬレベルの場合には、ラッチ回路９２＜０＞は、内部状態が第２の状態になって、サブディジット線ＳＤＬを非活性状態にする。
【０２１９】
次に、選択メモリセルへの書込、読出の手順について説明する。
図２１は、メモリアレイ１０Ｃ＿０のメモリセルＭＣへのデータ書込動作およびデータ読出動作を示すタイミングチャートである。図２１において横軸は時間を表し、縦軸は上から順に、クロック信号ＣＬＫ、読出許可信号ＲＥ、書込許可信号ＷＥ、ブロック選択信号ＢＳの電圧波形、ビット線ＢＬ＜０＞の電流波形Ｉ（ＢＬ＜０＞）、杭打ちワード線Ｃ
ＷＬ＜０＞の電圧波形、メモリブロックＢＫ＜０＞におけるワード線ＷＬ＜０＞の電圧波形、ラッチ活性信号ＭＤＬＬの電圧波形、各メモリブロックＢＫにおけるラッチ活性信号ＤＬＬの電圧波形、メモリブロックＢＫ＜０＞におけるサブディジット線ＳＤＬ＜０＞の電流波形Ｉ（ＳＤＬ＜０＞）を示す。
【０２２０】
以下、図１９のメモリブロックＢＫ＜０＞に設けられた複数のメモリセルＭＣのうち、ワード線ＷＬ＜０＞およびビット線ＢＬ＜０＞の交差点に近接して設けられたメモリセルＭＣを選択して、この選択メモリセルへのデータ書込手順について、図１８、図１９、図２１を参照して説明する。時刻ｔ７〜時刻ｔ１０のデータ読出サイクルについては、図７の実施の形態１の場合と同様であるので説明を繰り返さない。
【０２２１】
時刻ｔ１において、列デコーダ７０＿０は、ブロック選択信号ＢＳ＜０＞をＨレベルに活性化する。このとき、他のブロック選択信号ＢＳ＜１＞〜ＢＳ＜ｋ−１＞はＬレベルで不活性状態のままである。これによって、選択メモリブロックＢＫ＜０＞が選択される。
【０２２２】
時刻ｔ２で、ディジット線ドライバ６０Ｃ＜０＞は、行デコーダ４０Ｃからの信号に応答して、選択行に対応する杭打ちワード線ＣＷＬ＜０＞をＨレベルに活性化する。これに伴って、メモリブロックＢＫ＜０＞のワード線ＷＬ＜０＞もＨレベルに活性化される。
【０２２３】
また、時刻ｔ２では、ラッチ活性信号ＭＤＬＬがＨレベルになる。ここで、ブロック選択信号ＢＳ＜０＞は時刻ｔ１以降、Ｈレベルの状態が維持されているので、図１９のＡＮＤゲート９１から出力されるラッチ活性信号ＤＬＬ＜０＞がＨレベルになる。この結果、ラッチ回路９２＜０＞は杭打ちワード線ＣＷＬ＜０＞の活性化状態を保持し、メモリブロックＢＫ＜０＞のサブディジット線ＳＤＬ＜０＞にデータ書込電流が流れる。
【０２２４】
時刻ｔ３で、杭打ちワード線ＣＷＬ＜０＞がＬレベルに戻って非活性状態になる。これに伴って、メモリブロックＢＫ＜０＞のワード線ＷＬ＜０＞もＬレベルに戻る。この時刻ｔ３では、ラッチ活性信号ＭＤＬＬがＨレベルのまま維持されているので、サブディジット線ＳＤＬ＜０＞にはデータ書込電流が流れ続ける。
【０２２５】
時刻ｔ４で、ビット線ドライバ８０＿０，８０＿１は、列デコーダ７０＿０，７０＿１からの列選択信号に応答して、選択列に対応するビット線ＢＬ＜０＞に書込データＤｉｎに応じた方向のデータ書込電流を流す。
【０２２６】
時刻ｔ５で、ラッチ活性信号ＭＤＬＬがＬレベルに戻るので、図１９のＡＮＤゲート９１から出力されるラッチ活性信号ＤＬＬ＜０＞もＬレベルに戻る。そうすると、ラッチ回路９２＜０＞から駆動トランジスタ９４＜０＞のゲートに供給される電圧もＬレベルになる。この結果、サブディジット線ＳＤＬ＜０＞を流れるデータ書込電流が０になり、データ書込が終了する。
【０２２７】
時刻ｔ６で、ブロック選択信号ＢＳ＜０＞がＬレベルになるとともに、ビット線ＢＬ＜０＞を流れる電流がＬレベルに戻る。これによって、データ書込サイクルが終了する。
【０２２８】
ここで、時刻ｔ３における、杭打ちワード線ＣＷＬ＜０＞の電圧の立下りのタイミングは、ビット線ＢＬ＜０＞の電流の立上がりのタイミングよりも早くなるように設定する必要がある。この理由について、図２２を参照して、次に説明する。
【０２２９】
図２２は、ビット線ＢＬ＜０＞を流れる電流の立上がり、および杭打ちワード線ＣＷＬ＜０＞の電圧の立下りのタイミングを説明するためのタイミングチャートである。図２２の横軸は時間を示し、図２１の時刻ｔ２〜ｔ６に対応する。図２２の縦軸は、上から順に
、ビット線ＢＬ＜０＞の電流波形Ｉ（ＢＬ＜０＞）、メモリブロックＢＫ＜０＞におけるサブディジット線ＳＤＬ＜０＞の電流波形Ｉ（ＳＤＬ＜０＞）、ラッチ活性信号ＤＬＬ＜０＞の電圧波形、および杭打ちワード線ＣＷＬ＜０＞の電圧波形を示す。
【０２３０】
図１９、図２２を参照して、時刻ｔ２〜ｔ３の時間帯Ａでは、ラッチ活性信号ＤＬＬ＜０＞および杭打ちワード線ＣＷＬ＜０＞の電圧が両方ともＨレベルの状態であるので、ラッチ回路９２＜０＞は杭打ちワード線ＣＷＬ＜０＞の活性状態を保持する。また、時間帯Ａでは、杭打ちワード線ＣＷＬ＜０＞がＨレベルで活性化されているので、杭打ちワード線ＣＷＬ＜０＞に接続されたメモリセルＭＣのアクセストランジスタＡＴＲが導通状態になっている。
【０２３１】
時刻ｔ２〜ｔ５の時間帯Ｂでは、ラッチ回路９２＜０＞が活性状態を保持する。したがって、ラッチ回路９２＜０＞に対応する図１９の駆動トランジスタ９４＜０＞が導通状態になって、メモリブロックＢＫ＜０＞のサブディジット線ＳＤＬ＜０＞にデータ書込電流が流れる。
【０２３２】
時刻ｔ４〜時刻ｔ６の時間帯Ｄでは、ビット線ＢＬ＜０＞にデータ書込電流が流れる。したがって、時間帯Ｂと時間帯Ｄの共通部分である時刻ｔ４〜時刻ｔ５の間に選択メモリセルＭＣへのデータの書込が行なわれる。
【０２３３】
ここで、杭打ちワード線ＣＷＬ＜０＞がＬレベルに立下がる時刻ｔ３が、ビット線ＢＬ＜０＞にデータ書込電流が流れ始める時刻ｔ４よりも遅れると、選択メモリセルのアクセストランジスタＡＴＲを介してビット線ＢＬ＜０＞をデータ書込電流が流れることになる。このため、消費電流の増大と書込エラーが生じることになる。そこで、時刻ｔ３を時刻ｔ４よりも前にするとともに、時刻ｔ３と時刻ｔ４の間の時間帯Ｃは、ある程度の余裕を見て設定する必要がある。このように、杭打ちワード線ＣＷＬを用いてデータ書込時の行選択信号をディジット線ドライバ６０Ｃに伝送する場合に、ラッチ回路９２を用いて、ビット線ＢＬにデータ書込電流を流すタイミングを調整する必要がある。
【０２３４】
図２３は、実施の形態３におけるメモリセルの断面構造図である。
図２３を参照して、ｐ型半導体基板ＳＵＢの主面上には、アクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース領域１１０およびドレイン領域１１２と、ゲートとを有する。ゲートは、ワード線ＷＬと一体に形成される。半導体基板ＳＵＢの主面上には、第１から第４の金属配線層Ｍ１〜Ｍ４が、基板側からこの順で互いに層間絶縁膜を介在させて積層される。
【０２３５】
アクセストランジスタＡＴＲのソース領域１１０は、第１の金属配線層Ｍ１を用いて形成されたソース線ＳＬと、コンタクトホールに形成された金属膜１１６を介して電気的に接続される。また、ゲートおよびワード線ＷＬは、コンタクトホールに形成された金属膜１１４を介して、第２の金属配線層Ｍ２を用いて形成された杭打ちワード線ＣＷＬと電気的に接続される。
【０２３６】
サブディジット線ＳＤＬは、第３の金属配線層Ｍ３を用いて形成される。また、ＴＭＲ素子は、サブディジット線ＳＤＬの上層に配置される。ＴＭＲ素子は、固定された磁化方向を有する磁性体層（固定磁化層）ＰＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（自由磁化層）ＦＬとを有する。固定磁化層ＰＬおよび自由磁化層ＦＬの間には、絶縁体膜で形成されるトンネルバリアＩＳＯが配置される。
【０２３７】
ＴＭＲ素子は、コンタクトホールに形成された金属膜１１８およびバリアメタル１２０
を介して、アクセストランジスタＡＴＲのドレイン領域１１２と電気的に接続される。バリアメタル１２０は、ＴＭＲ素子と金属膜との間を電気的に結合するために設けられる緩衝材である。ビット線ＢＬは、ＴＭＲ素子の自由磁化層ＦＬと電気的に結合されて、ＴＭＲ素子の上層の第４の金属配線層Ｍ４に設けられる。
【０２３８】
図８の実施の形態１のメモリセルＭＣでは、メインディジット線ＭＤＬを形成するための金属配線層が必要である。一方、図２３の実施の形態３のメモリセルＭＣでは、メインディジット線ＭＤＬが不要である。したがって、図２３の実施の形態３のメモリセルは、図８の実施の形態１のメモリセルＭＣよりも、メインディジット線ＭＤＬの１層分だけ削減されて４層になっている。
【０２３９】
以上のとおり、実施の形態３の半導体装置１のＭＲＡＭ部によれば、杭打ちワード線ＣＷＬによってデータ書込時の行選択信号を伝送するので、実施の形態１のＭＲＡＭ部のメインディジット線ＭＤＬが不要になる。したがって、実施の形態３のＭＲＡＭ部では、実施の形態１のＭＲＡＭ部に比べて金属配線層が一層分削減される。
【０２４０】
また、ディジット線ドライバ６０Ｃに杭打ちワード線ＣＷＬの活性化状態を保持するラッチ回路９２が設置される。ラッチ回路９２は、選択メモリセルへの書込動作時に、選択メモリセルに対応するビット線ＢＬに電流供給を開始する前に、選択メモリセルに対応するワード線ＷＬの一時的な活性化を受けて対応のサブディジット線ＳＤＬに電流を流す。そして、対応のワード線ＷＬの非活性化後も少なくとも対応するビット線ＢＬへの電流供給が開始されるまでサブディジット線ＳＤＬへの電流供給を維持する。
【０２４１】
したがって、ビット線ＢＬにデータ書込電流を流してＴＭＲ素子にデータ書込を行なうときに、ワード線ＷＬを非活性にすることができる。この結果、ビット線ＢＬを流れるデータ書込電流がアクセストランジスタＡＴＲを介して流れることがないので、消費電力の増加や誤書込を防止できる。
【０２４２】
また、データ書込時にデータ書込電流を流すためのサブディジット線ＳＤＬは、実施の形態１と同様に、各メモリブロックＢＫごとに分割されて設けられている。したがって、複数のメモリブロックＢＫに共通にディジット線が設けられている場合に比べて、ディジット線の配線抵抗を低減させることができる。この結果、データ書込に十分な大きさの電流を供給することができる。
【０２４３】
さらに、実施の形態１と同様に、列アドレス信号ＣＡに基づいたブロック選択信号ＢＳを用いて、選択メモリセルを含むメモリブロックに設けられたサブディジット線ＳＤＬにのみ、データ書込電流を流すことができる。この結果、ＭＲＡＭ部全体の消費電力を低減させることができ、また、未選択のメモリセルＭＣへの誤書込の可能性を減少させることができる。
【０２４４】
また、実施の形態１と同様に、各メモリセルＭＣと接続されたワード線ＷＬと複数箇所で電気的に接続された杭打ちワード線ＣＷＬが、複数のメモリブロックＢＫに共通に配設される。したがって、ワード線ＷＬのみを用いる場合に比べて、メモリセルＭＣへの活性化信号の伝送をより高速化することができ、データ読出速度を向上することができる。
【０２４５】
また、杭打ちワード線ＣＷＬを用いることによって、ワード線ドライバ５０Ｃを、複数のメモリブロックＢＫに共通に設けることができる。このため、ワード線ドライバ５０Ｃを各メモリブロックＢＫごとに設けて、ワード線ＷＬを直接活性化する場合に比べて、ワード線ドライバ５０Ｃの配置に要する面積を削減することができる。
【０２４６】
なお、図２３の断面構造図のうち半導体基板ＳＵＢから第２の金属配線層Ｍ２までの構成は、図８の実施の形態１の断面構造図と同様である。したがって、実施の形態１の変形例の場合と同様に、(i)メモリセルのソース領域の相互接続、(ii)ソース線の配線の変更、および(iii)ワード線と杭打ちワード線との接続部の形状および配置の変更を行なうことによって、メモリアレイの集積度をさらに高めることができる。
【０２４７】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２４８】
【図１】本発明の実施の形態１の半導体装置１の構成の一例を模式的に示す平面図である。
【図２】図１のＭＲＡＭ部６の全体構成を示すブロック図である。
【図３】図２のメモリアレイ１０を構成する各メモリセルＭＣの構成を概略的に示す回路図である。
【図４】図２のＭＲＡＭ部６の各部の配置の一例を示す平面図である。
【図５】図４のメモリアレイ１０＿０の構成を説明するための図である。
【図６】図５のメモリブロックＢＫ＜０＞、およびそれに対応するディジット線ドライバ６０＜０＞の構成を示す回路図である。
【図７】メモリアレイ１０＿０のメモリセルＭＣへのデータ書込動作およびデータ読出動作を示すタイミングチャートである。
【図８】実施の形態１におけるメモリセルＭＣの断面構造図である。
【図９】実施の形態１の変形例によるメモリアレイのパターンレイアウトを示す平面図である。
【図１０】図９の切断面線Ｘ−Ｘから見た断面図である。
【図１１】実施の形態１の変形例によるメモリブロックの回路図である。
【図１２】実施の形態２におけるメモリアレイ１０Ａ＿０の構成を説明するための図である。
【図１３】図１２のメモリブロックＢＫ＜２＞、ディジット線ドライバ６０＜２＞、およびワード線ドライバ５０Ａの構成を示す回路図である。
【図１４】メモリアレイ１０Ａ＿０のメモリセルＭＣへのデータ書込動作およびデータ読出動作を示すタイミングチャートである。
【図１５】実施の形態２におけるメモリセルＭＣの断面構造図である。
【図１６】実施の形態２の変形例における行デコーダ４０Ｂの構成を概略的に示すブロック図である。
【図１７】実施の形態２の変形例におけるメモリブロックＢＫ＜２＞、ディジット線ドライバ６０Ａ＜２＞、およびワード線ドライバ５０Ａの構成を示す回路図である。
【図１８】実施の形態３におけるメモリアレイ１０Ｃ＿０の構成を説明するための図である。
【図１９】図１８のメモリブロックＢＫ＜０＞、およびそれに対応するディジット線ドライバ６０Ｃ＜０＞の構成を示す回路図である。
【図２０】図１９のディジット線ドライバ６０Ｃ＜０＞におけるラッチ回路９２＜０＞の構成を示す回路図である。
【図２１】メモリアレイ１０Ｃ＿０のメモリセルＭＣへのデータ書込動作およびデータ読出動作を示すタイミングチャートである。
【図２２】ビット線ＢＬ＜０＞を流れる電流の立上がり、および杭打ちワード線ＣＷＬ＜０＞の電圧の立下りのタイミングを説明するためのタイミングチャートである。
【図２３】実施の形態３におけるメモリセルの断面構造図である。
【符号の説明】
【０２４９】
１  半導体装置、６  ＭＲＡＭ部、１０，１０Ａ，１０Ｃ  メモリアレイ、２０  センスアンプ、４０，４０Ａ，４０Ｂ，４０Ｃ  行デコーダ、４５  レベルシフタ、５０，５０Ａ，５０Ｃ  ワード線ドライバ、６０，６０Ｃ  ディジット線ドライバ、６６，９４  駆動トランジスタ、７０  列デコーダ、８０  ビット線ドライバ、９０  ビット線選択回路、９２  ラッチ回路、ＡＤＤ  アドレス信号、ＲＡ  行アドレス信号、ＣＡ  列アドレス信号、ＡＴＲ  アクセストランジスタ、ＢＫ  メモリブロック、ＭＣ  メモリセル、ＢＬ  ビット線、ＷＬ  ワード線、ＣＷＬ，ＣＷＬ０，ＣＷＬ１  杭打ちワード線、ＭＷＬ
メインワード線、ＳＤＬ  サブディジット線、ＭＤＬ  メインディジット線、ＤＬ  ディジット線、ＳＬ  ソース線、ＳＤＲ  サブデコード信号、ＳＤＷ  サブデコード信号、
ＢＳ  ブロック選択信号、ＭＤＬＬ，ＤＬＬ  ラッチ活性信号、Ｍ１〜Ｍ５  金属配線層、ＳＵＢ  基板、ＶＲＥＦＤＬ  参照電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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