(57)【特許請求の範囲】
【請求項１】
フラッシュメモリシステムにおいて、
それぞれが少なくとも２個のフラッシュメモリチップと、前記フラッシュメモリチップを制御する制御部と、外部から入力されるデータを保存するバッファ部とを具備する複数個のチャンネル部と、
ホストによって前記チャンネル部の個数が判別され、判別された前記チャンネル部の個数により記録するデータが同一サイズに分離されて伝送されたデータを前記各チャンネル部のバッファ部に伝達するホストインターフェース部とを備え、
前記各チャンネル部に備わった制御部は、同一チャンネル上の前記フラッシュメモリチップに前記バッファ部に保存されたデータをインターリーブ方式で記録することを特徴とするフラッシュメモリシステム。
【請求項２】
前記制御部は、
前記同一チャンネル上のフラッシュメモリチップのうち選択された１つのフラッシュメモリチップのセットアップ動作、前記セットアップ動作後の前記選択されたフラッシュメモリチップのプログラム動作、及び前記選択されたフラッシュメモリチップ以外の他のフラッシュメモリチップのセットアップ動作が反復的に行われるように制御することを特徴とする請求項１に記載のフラッシュメモリシステム。
【請求項３】
前記セットアップ動作は、
前記フラッシュメモリチップに備わったページレジスタに前記バッファ部に保存されたデータをローディングすることを特徴とする請求項２に記載のフラッシュメモリシステム。
【請求項４】
前記フラッシュメモリチップは、
複数個のメモリセルアレイと、
前記複数個の各メモリセルアレイに連結されたページレジスタをさらに含むことを特徴とする請求項１に記載のフラッシュメモリシステム。
【請求項５】
前記制御部は、
前記複数個のページレジスタに順次に前記バッファ部に保存されたデータを記録するセットアップ動作を行った後、プログラム命令を指示し、前記ページレジスタに保存されたデータを前記メモリセルアレイに同時にプログラムされるように制御することを特徴とする請求項４に記載のフラッシュメモリシステム。
【請求項６】
フラッシュメモリシステムのプログラムのためのホストシステムにおいて、
それぞれが少なくとも２個のフラッシュメモリチップと、前記フラッシュメモリチップを制御する制御部と、外部から入力されるデータを保存するバッファ部とを具備する複数個のチャンネル部を備えるフラッシュメモリシステムにデータを記録するとき、前記チャンネル部の個数を判別し、判別された前記チャンネル部の個数によって記録するデータを同一サイズのデータに分離する分離部と、
前記分離されたデータをページ単位で前記フラッシュメモリシステムに伝送する伝送部とを備えることを特徴とするホストシステム。
【請求項７】
フラッシュメモリシステムのプログラム方法において、
それぞれが少なくとも２個のフラッシュメモリチップと、前記フラッシュメモリチップを制御する制御部と、外部から入力されるデータを保存するバッファ部とを具備する複数個のチャンネル部の個数が判別され、判別された前記チャンネル部の個数によって記録するデータを同一サイズのデータに分離して伝送する段階と、
前記分離・伝送されたデータを前記バッファ部に保存する段階と、
前記各チャンネル部別に独立的に前記フラッシュメモリチップに前記バッファ部に保存されたデータをインターリーブ方式でプログラムする段階とを含むことを特徴とするプログラム方法。
【請求項８】
前記分離保存されたデータをインターリーブ方式でプログラムする段階は、
前記チャンネル部のフラッシュメモリチップのうち選択された１つのフラッシュメモリチップに対するセットアップ動作を行う段階と、
前記選択されたフラッシュメモリチップにプログラム動作、及び前記選択されたフラッシュメモリチップ以外の他のフラッシュメモリチップに対するセットアップ動作を反復する段階とをさらに含むことを特徴とする請求項７に記載のプログラム方法。
【請求項９】
前記セットアップ動作は、
前記フラッシュメモリチップのページレジスタに前記バッファ部に保存されたデータをローディングすることを特徴とする請求項８に記載のプログラム方法。
【請求項１０】
前記分離保存されたデータをインターリーブ方式でプログラムする段階は、
前記フラッシュメモリチップの内部に備わった複数個のページレジスタに順次に前記分離保存されたデータをローディングする段階と、
前記複数個のページレジスタに書き込み命令を指示し、前記ページレジスタに保存されたデータを前記フラッシュメモリチップに備わったメモリセルアレイに同時にプログラムする段階とをさらに含むことを特徴とする請求項７に記載のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、さらに詳細には、複数個のフラッシュメモリチップを使用する多チャンネル（マルチチャンネル）方式のフラッシュメモリシステムで、各チャンネル別に独立的にインターリーブ方式を適用して記録するデータを保存することにより、全体の帯域幅を向上させるフラッシュメモリシステム、フラッシュメモリシステムに記録するデータを提供するホストシステム及びフラッシュメモリシステムのプログラム方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、電気的にデータを削除したり、または記録できる不揮発性記憶素子であり、セルとビットラインとの連結状態により、ノア（ＮＯＲ）型とナンド（ＮＡＮＤ）型とに区分される。
【０００３】
ＮＡＮＤフラッシュメモリは、情報を保存するための保存領域としてメモリセルアレイを備え、メモリセルアレイは、複数個のセルストリング（または、ＮＡＮＤストリングともいう）によりなる。メモリセルアレイにデータを保存したり、またはそれからデータを読み出すために、フラッシュメモリには、ページレジスタ回路が提供される。周知のように、ＮＡＮＤフラッシュメモリのメモリセルは、Ｆ−Ｎトンネリング電流（Folwer-Nordheim  tunneling  current）を利用して消去及びプログラムされる。
【０００４】
データをメモリセルアレイに保存するためには、まず書き込み（Write）命令がフラッシュメモリに与えられ、アドレス及びデータがフラッシュメモリに連続的に入力される。一般的に、プログラムされるデータは、バイトまたはワード単位でページレジスタ回路に順次に伝えられる。プログラムされるデータ、すなわち、１ページ分量のデータがいずれもページレジスタ回路にロードされれば、ページレジスタ回路に保管されたデータは、プログラム命令により、メモリセルアレイ（すなわち、選択されたページのメモリセル）に同時にプログラムされる。
【０００５】
一方、フラッシュメモリの保存容量を増加させるために、複数個のフラッシュメモリチップを利用した多チャンネル方式のフラッシュメモリシステムが提案されている。
【０００６】
図１は、従来技術による複数個のフラッシュメモリチップを利用した２チャンネル方式のフラッシュメモリシステムの構成を表した図である。図１を参照するに、従来技術による２チャンネル方式のフラッシュメモリシステム２０は、ホスト１０と通信を行って記録するデータを伝送されるホストインターフェース部２１、伝送されたデータを保存する第１バッファ部２２、第２バッファ部２３、制御部２４、及び第１フラッシュメモリチップ２５，第２フラッシュメモリチップ２６，第３フラッシュメモリチップ２７，第４フラッシュメモリチップ２８を備える。ここで、第１フラッシュメモリチップ２５及び第２フラッシュメモリチップ２６は、第１チャンネル部ＣＨ１を構成し、第３フラッシュメモリチップ２７及び第４フラッシュメモリチップ２８は、第２チャンネル部ＣＨ２を構成する。
【０００７】
図２は、図１のフラッシュメモリシステムに記録するデータを伝送する順序を表した図であり、図３は、図１のフラッシュメモリシステムの各チャンネル部ＣＨ１，ＣＨ２での記録動作のタイミング図である。
【０００８】
ホスト１０は、記録するデータを所定サイズのページ単位に分離し、第１チャンネル部ＣＨ１及び第２チャンネル部ＣＨ２に順次に伝送する。図２では、記録するデータを８Ｋバイトのページ単位に分離した場合を表した。
【０００９】
ページ単位に分離されて伝送されたデータ（以下、「ページデータ」という）は、その伝送順序により、第１バッファ部２２及び第２バッファ部２３に順次に保存される。次に、第１バッファ部２２及び第２バッファ部２３に保存されたページデータは、それぞれ第１チャンネル部ＣＨ１及び第２チャンネル部ＣＨ２に備わったフラッシュメモリチップに入力される。具体的に、制御部２４は、第１チャンネル部ＣＨ１の第１フラッシュメモリチップ２５、及び第２チャンネル部ＣＨ２の第３フラッシュメモリチップ２７に書き込み命令を指示する。書き込み命令により、アドレスと、第１バッファ部２２及び第２バッファ部２３に保存されていた第１ページデータＰ１及び第２ページデータＰ２とが第１フラッシュメモリチップ２５及び第３フラッシュメモリチップ２７の内部に備わったページレジスタに伝達される。ここで、書き込み命令により、第１バッファ部２２及び２バッファ部２３に保存されていたページデータをフラッシュメモリチップ内部に備わったページレジスタにローディングする動作をセットアップ動作と定義し、セットアップ動作に所要する時間をセットアップ時間と定義する。
【００１０】
第１フラッシュメモリチップ２５及び第３フラッシュメモリチップ２７に対するセットアップ動作が完了すれば、制御部２４は、第１フラッシュメモリチップ２５及び第３フラッシュメモリチップ２７にプログラム命令を指示し、ページレジスタにローディングされていたページデータをメモリセルアレイにプログラムする。この過程をプログラム動作と定義し、これに所要する時間をプログラム時間と定義する。
【００１１】
また、制御部２４は、第２フラッシュメモリチップ２６及び第４フラッシュメモリチップ２８に書き込み命令を指示し、第２フラッシュメモリチップ２６及び第４フラッシュメモリチップ２８の内部に備わったページレジスタそれぞれに第３ページデータＰ３及び第４ページデータＰ４をローディングする。
【００１２】
次に、制御部２４は、第１チャンネル部ＣＨ１の第１フラッシュメモリチップ２５及び第３フラッシュメモリチップ２７のレディ／ビジー（Ｒ／Ｂ）信号を利用し、第１フラッシュメモリチップ２５及び第３フラッシュメモリチップ２７に対するプログラム動作、すなわち、メモリセルアレイにページデータを保存する動作が完了しているか否かを判断し、判断結果、プログラム動作が完了した場合、第１フラッシュメモリチップ２５及び第３フラッシュメモリチップ２７に書き込み命令を指示し、第５ページデータＰ５及び第６ページデータＰ６をさらに第１フラッシュメモリチップ２５及び第３フラッシュメモリチップ２７の内部のページレジスタにローディングする過程を反復する。
【００１３】
しかし、かかる従来技術によれば、各チャンネル間のプログラム時間に差が出る場合、遅いプログラム時間を有するチャンネルにより、さらに速いプログラム時間を有するチャンネルが影響を受けるという問題が発生する。図３を参照するに、第１チャンネル部ＣＨ１のフラッシュメモリチップ２５，２６のプログラム時間を２００μｓ、第２チャンネル部ＣＨ２のフラッシュメモリチップ２７，２８のプログラム時間を４００μｓとするとき、第１チャンネル部ＣＨ１のフラッシュメモリチップに対するプログラム動作は、さらに遅いプログラム時間を有する第２チャンネル部ＣＨ２のフラッシュメモリチップのプログラム時間に影響を受ける。すなわち、第１チャンネル部ＣＨ１の第１フラッシュメモリチップ２５に、第１ページＰ１のプログラム動作が完了した状態で、第５ページＰ５の記録のためのセットアップ動作は、さらに遅いプログラム時間を有する第２チャンネル部ＣＨ２の第３フラッシュメモリチップ２７に対するプログラム動作が完了した後に可能である。これは、１つの制御部２４により、第１チャンネル部ＣＨ１及び第２チャンネル部ＣＨ２のフラッシュメモリチップに対するプログラム動作が制御されるためである。
【００１４】
従って、さらに速いプログラム時間を有する第１チャンネル部ＣＨ１の場合、プログラム動作が完了したにもかかわらず、次のページデータのセットアップ動作及びプログラム動作が行えず、図面符号Ａ，Ｂで表示されたような時間の空白が生じ、帯域幅を十分に活用できないという問題点が発生する。
【００１５】
また、図２に図示されているように、従来技術による多チャンネルフラッシュメモリシステムでは、記録するデータの伝送時に、第１ページＰ１が第１チャンネル部ＣＨ１に、第２ページＰ２が第２チャンネル部ＣＨ２に、第３Ｐ３が第１チャンネル部ＣＨ１に、第４ページＰ４が第２チャンネル部ＣＨ２に割り当てられる順次的な方法を使用するために、第１チャンネル部ＣＨ１及び第２チャンネル部ＣＨ２間のプログラム時間に差が出る場合、さらに遅いプログラム時間を有するチャンネル部に他のチャンネル部が影響を受けるという問題点がある。
【特許文献１】米国特許第６，０２６、４６５号明細書
【特許文献２】米国特許公開２００４／０２５６６３８号明細書
【特許文献３】米国特許公開２００５／０２２３１５８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従って、本発明は、前記のような問題点を解決するために案出され、複数個のフラッシュメモリチップを具備した多チャンネル方式のフラッシュメモリシステムで、フラッシュメモリチップ間のプログラム時間差による非同期的（asynchronous）特性を考慮して帯域幅を拡張したフラッシュメモリシステム、その記録のためのホストシステム、プログラム方法及び装置を提供するところに目的がある。
【課題を解決するための手段】
【００１７】
前記のような技術的課題を解決するために、本発明によるフラッシュメモリシステムは、それぞれが少なくとも２個のフラッシュメモリチップと、前記フラッシュメモリチップを制御する制御部と、外部から入力されるデータを保存するバッファ部とを具備する複数個のチャンネル部と；ホストから前記チャンネル部の個数によって分離されて伝送されたデータを前記各チャンネル部のバッファ部に伝達するホストインターフェース部とを備え、前記各チャンネル部に備わった制御部は、同一チャンネル上の前記フラッシュメモリチップに、前記バッファ部に保存されたデータをインターリーブ方式で記録することを特徴とする。
【００１８】
本発明によるフラッシュメモリシステムのプログラムのためのホストシステムは、それぞれが少なくとも２個のフラッシュメモリチップと、前記フラッシュメモリチップを制御する制御部と、外部から入力されるデータを保存するバッファ部とを具備する複数個のチャンネル部を備えるフラッシュメモリシステムにデータを記録するとき、前記チャンネル部の数によって記録するデータを同一サイズのデータに分離する分離部と；前記分離されたデータをページ単位で前記フラッシュメモリシステムに伝送する伝送部とを備えることを特徴とする。
【００１９】
本発明によるフラッシュメモリシステムのプログラム方法は、それぞれが少なくとも２個のフラッシュメモリチップと、前記フラッシュメモリチップを制御する制御部と、外部から入力されるデータを保存するバッファ部とを具備する複数個のチャンネル部の数によって記録するデータを分離して伝送する段階と、前記分離・伝送されたデータを前記バッファ部に保存する段階と、前記各チャンネル部別に独立的に前記フラッシュメモリチップに前記バッファ部に保存されたデータをインターリーブ方式でプログラムする段階とを含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、複数個のフラッシュメモリチップを具備した多チャンネル方式のフラッシュメモリシステムで、各チャンネルを構成するフラッシュメモリチップに対するプログラム動作を独立的に行うことにより、互いに異なるプログラム時間差によって全体プログラム動作が遅延されることを防止でき、フラッシュメモリシステムの帯域幅を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。
【００２２】
図４は、本発明の一実施形態によるフラッシュメモリシステムを示したブロック図である。図４を参照するに、本発明の一実施形態によるフラッシュメモリシステム４００は、ホストインターフェース部４２０、第１バッファ部４３１、第２バッファ部４４１、第１制御部４３２、第２制御部４４２及び４個のフラッシュメモリチップ４３３，４３４，４４３，４４４を備える。ここで、第１バッファ部４３１、第１制御部４３２、第１Ａフラッシュメモリチップ４３３及び第１Ｂフラッシュメモリチップ４３４は、第１チャンネル部４３０を構成し、第２バッファ部４４１、第２制御部４４２、第２Ａフラッシュメモリチップ４４３及び第２Ｂフラッシュメモリチップ４４４は、第２チャンネル部４４０を構成する。
【００２３】
ホストインターフェース部４２０は、ホスト４１０と通信を行い、ホストから伝送されるページデータを伝送順序により、各チャンネル部４３０，４４０の第１バッファ部４３１及び第２バッファ部４４１に伝達する。
【００２４】
ホスト４１０は、ホストインターフェース部４２０との通信を介してフラッシュメモリシステム４００に備わったチャンネル部の個数を判断し、判断されたチャンネル部の個数により、記録するデータを同一サイズのデータに分離する分離部（図示せず）と、前記分離されたデータを連結されたフラッシュメモリシステムに伝送する伝送部（図示せず）とを含む。具体的に、フラッシュメモリシステム４００に備わったチャンネル部の個数をｎとすれば、ホスト４１０は、記録するデータをｎ等分し、分離されたデータを所定サイズのページ単位で伝送する。例えば、本発明によるフラッシュメモリシステムに記録するデータを伝送する順序の一例を示した図５を参照するに、２個のチャンネル部を具備したフラッシュメモリシステムに所定のデータを記録しようとする場合、ホスト４１０は、全体に記録するデータを２等分した後、上位１／２部分のデータと下位１／２部分のデータとをそれぞれ各チャンネル部に割り当ててページ単位で伝送する。ホストインターフェース部４２０は、記録するデータの上位１／２部分に該当するページデータＰ１１，Ｐ１２，Ｐ１３，Ｐ１４，…，Ｐ１ｎを第１バッファ部４３１に順次に伝達し、記録するデータの下位１／２部分に該当するページデータＰ２１，Ｐ２２，Ｐ２３，Ｐ２４，…，Ｐ２ｎを第２バッファ部４４１に順次に伝達する。ページデータの大きさは、システムまたはフラッシュメモリチップの物理的な特徴によって可変的である。
【００２５】
第１バッファ部４３１及び第２バッファ部４４１に伝送されるページデータは、少なくとも各チャンネル部４３０，４４０に備わったフラッシュメモリチップの個数ほどであることが望ましい。すなわち、図４の場合のように、各チャンネル部４３０，４４０に２個のフラッシュメモリチップが備わった場合には、各バッファ部４３１，４４１に少なくとも２個のページデータが伝送されることが望ましい。これは、同一チャンネル部に備わったフラッシュメモリチップ間にインターリーブ方式を適用してプログラム動作を行うためである。
【００２６】
第１制御部４３２は、第１バッファ部４３１に保存された第１ページデータＰ１及び第２ページデータＰ１２を第１チャンネル部４３０の第１Ａフラッシュメモリチップ４３３及び第１Ｂフラッシュメモリチップ４３４にインターリーブ方式でプログラムする。
【００２７】
具体的に、第１制御部４３２は、書き込み命令、アドレス情報及び第１バッファ部４３１に保存された第１ページデータＰ１１を第１Ａフラッシュメモリチップ４３３に伝達する。伝えられた第１ページデータＰ１１は、第１Ａフラッシュメモリチップ４３３に備わったページレジスタにローディングされる。前述のように、フラッシュメモリチップの内部に備わったページレジスタにデータをローディングする動作をセットアップ動作といい、セットアップ動作に所要する時間をセットアップ時間という。
【００２８】
次に第１制御部４３２は、第１Ａフラッシュメモリチップ４３３にプログラム命令を指示し、ページレジスタにローディングされていた第１ページデータＰ１１をメモリセルアレイにプログラムする。前述のように、フラッシュメモリチップ内部のページレジスタにローディングされていたページデータをメモリセルアレイにプログラムする動作をプログラム動作と定義し、これに所要する時間をプログラム時間と定義する。
【００２９】
第１制御部４３２は、第１Ａフラッシュメモリチップ４３３に対するプログラム命令と並列的に第１Ｂフラッシュメモリチップ４３４に書き込み命令を指示し、第１Ｂフラッシュメモリチップ４３４に備わったページレジスタに第２ページデータＰ１２をローディングする。第１Ｂフラッシュメモリチップ４３４に対するセットアップ動作が完了すれば、第１制御部４３２は、第１Ｂフラッシュメモリチップ４３４にプログラム命令を指示し、ページレジスタにローディングされていた第２ページデータＰ１２を第１Ｂフラッシュメモリチップ４３４のメモリセルアレイにプログラムする。
【００３０】
次に、第１制御部４３２は、第１Ａフラッシュメモリチップ４３３及び第１Ｂフラッシュメモリチップ４３４のレディ／ビジー（Ｒ／Ｂ）信号を利用してプログラム動作の完了いかんを判断した後、記録するデータの上位１／２部分のうちの次の順序のページデータを前記のような方式で前記第１Ａフラッシュメモリチップ４３３及び第１Ｂフラッシュメモリチップ４３４に順次にインターリーブ方式でプログラムする。
【００３１】
第２制御部４４２は、第２バッファ部４４１に保存される下位１／２部分のデータＰ２１，Ｐ２２，Ｐ２３，Ｐ２４，…，Ｐ２ｎを第２Ａフラッシュメモリチップ４４３及び第２Ｂフラッシュメモリチップ４４４に記録するために、第１制御部４３２と同様にセットアップ動作及びプログラム動作を制御する。
【００３２】
図６は、図４のフラッシュメモリシステムの各チャンネル部の動作状態を表したタイミング図である。
【００３３】
本発明の実施形態によるフラッシュメモリシステムは、ホストから分離・伝送されたページデータを独立的にプログラムすることにより、遅いプログラム時間を有するチャンネル部が他のチャンネル部のプログラム動作に影響を及ぼさせない。図６を参照するに、第１チャンネル部４３０及び第２チャンネル部４４０に備わったフラッシュメモリチップ４３３，４３４，４４３，４４４のセットアップ時間を２００μｓ、第１チャンネル部４３０のフラッシュメモリチップ４３３，４３４のプログラム時間を２００μｓ、第２チャンネル部４４０のフラッシュメモリチップ４４３，４４４のプログラム時間を４００μｓとするとき、本発明の一実施形態によるフラッシュメモリシステム４００は、チャンネル部４３０，４４０ごとに制御部４３２，４４２を具備し、各制御部４３２，４４２が独立的にその連結されたチャンネル部４３０，４４０のフラッシュメモリチップに対してインターリーブ方式でプログラム動作を行うように制御することにより、さらに遅いプログラム時間を有する第２チャンネル部４４０のフラッシュメモリチップ４４３，４４４が第１チャンネル部４３０のフラッシュメモリチップ４３３，４３４に影響を及ぼさせない。前述のように、このように、各チャンネル別に独立的に記録動作を行うためには、各チャンネルごとに別途の制御部を具備する以外に、ホストで記録するデータを各チャンネル別に分離して伝送する必要がある。
【００３４】
図７は、図４のフラッシュメモリチップ４３３，４３４，４４３，４４４の構成を簡略に表した図である。図７で、図面符号７００で表示されたフラッシュメモリチップは、図４のフラッシュメモリチップ４３３，４３４，４４３，４４４に対応する。図７を参照するに、フラッシュメモリチップ７００は、第１メモリセルアレイ７１０、第２メモリセルアレイ７２０、第１ページレジスタ７１１及び第２ページレジスタ７１２を含む。ここで、１つのフラッシュメモリチップ７００内に備わるメモリセルアレイの個数と、それに対応するページレジスタの個数とは変更可能である。
【００３５】
前述のように、各ページレジスタ７１１，７１２は、制御部４３２，４４２の書き込み命令により、バッファ部４３１，４４１に保存されていたページデータを保存する。具体的には、フラッシュメモリチップ７００の内部に備わったメモリコントローラ（図示せず）は、制御部４３２，４４２の書き込み命令により、入力されるページデータを第１ページレジスタ７１１及び第２ページレジスタ７１２に順次に保存するセットアップ動作を行った後、制御部４３２，４４２のプログラム命令により、一括的に第１ページレジスタ７１１及び第２ページレジスタ７１２に保存されていたページデータを、第１メモリセルアレイ７１０及び第２メモリセルアレイ７２０に記録するプログラム動作を行う。
【００３６】
一方、フラッシュメモリチップ７００は、さらに小サイズの複数個のサブフラッシュメモリチップを具備し、内部のチップ間にインターリーブ方式でプログラム動作を行うように構成されることも可能である。その場合、さらに小サイズのサブフラッシュメモリチップは、複数個のメモリセルアレイ及び各メモリセルアレイに連結されたページレジスタをさらに具備できる。
【００３７】
図８は、本発明の他の実施形態によるフラッシュメモリシステムの構成を表した図であり、図９は、本発明の他の実施形態によるフラッシュメモリシステムに記録するデータの伝送順序を表した図である。
【００３８】
図８を参照するに、本発明の他の実施形態によるフラッシュメモリシステム８００は、４個のチャンネル部８３０，８４０，８５０，８６０を備えるという点を除き、本発明の一実施形態と類似している。
【００３９】
各チャンネル部８３０，８４０，８５０，８６０に備わったフラッシュメモリチップ間のプログラム時間差を考慮し、各チャンネル別に独立的にプログラム動作を行うために、ホスト８１０は、ホストインターフェース部８２０との通信を介してフラッシュメモリシステム８００に備わったチャンネル部の個数を判断し、判断されたチャンネル部の個数により、記録するデータを同一サイズのデータに分離して伝送する。図９を参照するに、４個のチャンネル部を具備したフラッシュメモリシステムに所定のデータを記録しようとする場合、ホスト８１０は、全体で記録するデータを４等分した後、上位１／４部分のデータ９１０、上位１／４〜２／４部分のデータ９２０、上位２／４〜３／４部分のデータ９３０、及び上位３／４〜４／４部分のデータ９４０それぞれを、各チャンネル部８３０，８４０，８５０，８６０に割り当てる。ホストインターフェース部８２０は、記録するデータの上位１／４部分に該当するページデータ９１０を第１バッファ部８３１に、記録するデータの上位１／４〜２／４部分に該当するページデータ９２０を第２バッファ部８４１に、記録するデータの上位２／４〜３／４部分に該当するページデータ９３０を第３バッファ部８５１に、記録するデータの上位３／４〜４／４部分に該当するページデータ９４０を第４バッファ部８６１に順次に伝達する。そして、各制御部８３２，８４２，８５２，８６２は、チャンネル別に伝送されてバッファ部８３１，８４１，８５１，８６１に保存されたページデータをその連結された各フラッシュメモリチップにインターリーブ方式でプログラムする。
【００４０】
図１０は、図８のフラッシュメモリシステムの各チャンネル部の動作状態を表したタイミング図である。図１０を参照するに、チャンネル部８３０，８４０，８５０，８６０ごとに備わった制御部８３２，８４２，８５２，８６２は、独立的に連結されたチャンネル部８３０，８４０，８５０，８６０のフラッシュメモリチップに対してインターリーブ方式でプログラム動作を行うように制御することにより、異なるプログラム時間を有するチャンネル部のフラッシュメモリチップの影響を受けずに、各チャンネル別に独立的にプログラム動作を行わせる。
【００４１】
図１１は、本発明によるフラッシュメモリ装置のプログラム方法を表したフローチャートである。図１１を参照するに、段階１１１０でホストは、フラッシュメモリシステムに備わったホストインターフェースとの通信を介してフラッシュメモリシステムに備わったチャンネル部の個数を判断し、判断されたチャンネル部の個数により、記録するデータを同一サイズに分離し後、分離されたデータを各チャンネル部にページ単位で伝送する。チャンネル部は、それぞれ独立したプログラム動作を制御する制御部、複数個のフラッシュメモリチップ及びホストから分離・伝送されたデータを保存するバッファ部を具備したフラッシュメモリシステムの独立した保存経路を意味する。
【００４２】
段階１１２０でホストインターフェース部は、分離・伝送されたデータを各チャンネル部に備わったバッファ部に伝達して保存する。
【００４３】
段階１１３０で各制御部は、バッファ部に備わったページデータを連結された複数個のフラッシュメモリチップにインターリーブ方式でプログラムされるように制御する。
【００４４】
本発明はまた、コンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取り可能なデータが保存されるあらゆる種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがあり、またキャリアウェーブ（例えば、インターネットを介した伝送）の形態で具現されるものも含む。また、コンピュータで読み取り可能な記録媒体は、ネットワークに連結されたコンピュータシステムに分散され、分散方式でコンピュータで読み取り可能なコードでもって保存されて実行される。
【００４５】
以上、本発明についてその望ましい実施形態を中心に述べた。本発明が属する技術分野で当業者は、本発明が本発明の本質的な特性から外れない範囲で変形された形態に具現できるということを理解することができるであろう。本発明の範囲は、前述の説明でなく、特許請求の範囲に示されており、それと同等な範囲内にあるあらゆる差異点は、本発明に含まれるものと解釈されねばならない。
【産業上の利用可能性】
【００４６】
本発明のフラッシュメモリシステム、そのプログラムのためのホストシステム及びプログラム方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】従来技術による複数個のフラッシュメモリチップを利用した２チャンネル方式のフラッシュメモリシステムの構成を表した図である。
【図２】図１のフラッシュメモリシステムに記録するデータを伝送する順序を表した図である。
【図３】図１のフラッシュメモリシステムの各チャンネル部ＣＨ１，ＣＨ２での記録動作のタイミング図である。
【図４】本発明の一実施形態によるフラッシュメモリシステムを表したブロック図である。
【図５】本発明によるフラッシュメモリシステムに記録するデータを伝送する順序の一例を表した図である。
【図６】図４のフラッシュメモリシステムの各チャンネル部の動作状態を表したタイミング図である。
【図７】図４のフラッシュメモリチップの構成を簡略に表した図である。
【図８】本発明の他の実施形態によるフラッシュメモリシステムの構成を表した図である。
【図９】本発明の他の実施形態によるフラッシュメモリシステムに記録するデータの伝送順序を表した図である。
【図１０】図８のフラッシュメモリシステムの各チャンネル部の動作状態を表したタイミング図である。
【図１１】本発明によるフラッシュメモリ装置のプログラム方法を表したフローチャートである。
【符号の説明】
【００４８】
１０，４１０，８１０    ホスト
２０    ２チャンネル方式のフラッシュメモリシステム
２１，４２０，８２０    ホストインターフェース
２２，４３１，８３１    第１バッファ部
２３，４４１，８４１    第２バッファ部
２４    制御部
２５    第１フラッシュメモリチップ
２６    第２フラッシュメモリチップ
２７    第３フラッシュメモリチップ
２８    第４フラッシュメモリチップ
４００，８００    フラッシュメモリシステム
４３０，８３０    第１チャンネル部
４３２，８３２    第１制御部
４３３，８３３    第１Ａフラッシュメモリチップ
４３４，８３４    第１Ｂフラッシュメモリチップ
４４０，８４０    第２チャンネル部
４４２，８４２    第２制御部
４４３，８４３    第２Ａフラッシュメモリチップ
４４４，８４４    第２Ｂフラッシュメモリチップ
７００    フラッシュメモリチップ
７１０    第１メモリセルアレイ
７１１    第１ページレジスタ
７１２    第２ページレジスタ
７２０    第２メモリセルアレイ
８５０    第３チャンネル部
８５１    第３バッファ部
８５２    第３制御部
８５３    第３Ａフラッシュメモリチップ
８５４    第３Ｂフラッシュメモリチップ
８６０    第４チャンネル部
８６１    第４バッファ部
８６２    第４制御部
８６３    第４Ａフラッシュメモリチップ
８６４    第４Ｂフラッシュメモリチップ
９１０    上位１／４部分のデータ
９２０    上位１／４〜２／４部分のデータ
９３０    上位２／４〜３／４部分のデータ
９４０    上位３／４〜４／４部分のデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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