(57)【特許請求の範囲】
【請求項１】
信号送受信部と、
並列に接続されたＮ個（Ｎは２以上の整数）のビット生成回路を有し、識別情報としてＮビットの２進数を発生する識別情報発生部と、
前記識別情報発生部で発生した識別情報を前記信号送受信部から送信制御する制御部とを備え、
前記ビット生成回路は、
基準信号を発生させる基準電源回路と、
並列に接続された２つの回路を含むオフセット検出回路であって、前記２つの回路の各々は前記基準信号の入力を受けるトランジスタを含む、オフセット検出回路と、
前記トランジスタを含む前記２つの回路に通電する第１及び第２のスイッチと、
前記２つのトランジスタの出力の大小を比較して２値化信号を出力する比較回路と、
前記比較回路の出力を保持するラッチ回路と、
前記第１及び第２のスイッチの開閉タイミング及び前記ラッチ回路によって前記比較回路の出力を保持するタイミングを制御するタイミング生成回路とを備え、
前記タイミング生成回路から発生されたタイミング信号によって初期状態が開である前記第１及び第２のスイッチを閉じて前記トランジスタを含む前記２つの回路に通電し、その後、前記タイミング生成回路から発生されたタイミング信号によって、過渡応答を示している前記２つのトランジスタの出力が入力されている前記比較回路の出力を前記ラッチ回路に保持することを特徴とする半導体チップ。
【請求項２】
請求項１記載の半導体チップにおいて、前記２つのトランジスタの出力を接続する第３のスイッチを有し、前記比較回路の出力を前記ラッチ回路に保持した後、前記タイミング生成回路から発生されたタイミング信号によって前記第３のスイッチを閉じることを特徴とする半導体チップ。
【請求項３】
請求項１記載の半導体チップにおいて、前記基準電源回路と前記タイミング生成回路は、前記Ｎ個のビット生成回路に共通に設けられていることを特徴とする半導体チップ。
【請求項４】
請求項１記載の半導体チップにおいて、前記ラッチ回路の出力を出力の種別ごとに計数するカウンタと、前記カウンタで多数を占めた出力種別を判定して出力する判定部とを有し、前記タイミング生成回路は、前記過渡応答を示している前記２つのトランジスタの出力が入力されている前記比較回路の出力を前記ラッチ回路に保持する工程を複数回反復することを特徴とする半導体チップ。
【請求項５】
請求項４記載の半導体チップにおいて、前記工程を奇数回反復することを特徴とする半導体チップ。
【請求項６】
請求項２記載の半導体チップにおいて、
前記トランジスタを含む回路はｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが直列に接続された回路であり、
前記基準信号は前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲートに印加され、
前記第３のスイッチは、前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのドレイン同士を接続したノードを出力端子として２つの回路の出力端子を接続し、
前記タイミング生成回路から発生されたタイミング信号により、前記第３のスイッチがオフで、前記第１及び第２のスイッチがオンのときに前記比較回路の出力を前記ラッチ回路に保持することを特徴とする半導体チップ。
【請求項７】
請求項４記載の半導体チップにおいて、センサと、前記センサの信号を増幅してディジタル化する回路とを更に有し、前記制御部は、ディジタル化された前記センサの信号を前記信号送受信部から送信制御することを特徴とする半導体チップ。
【請求項８】
請求項７記載の半導体チップにおいて、前記工程を奇数回反復することを特徴とする半導体チップ。
【請求項９】
請求項４記載の半導体チップにおいて、記憶演算回路を更に有することを特徴とする半導体チップ。
【請求項１０】
請求項９記載の半導体チップにおいて、前記工程を奇数回反復することを特徴とする半導体チップ。
【請求項１１】
センサ、前記センサの信号を増幅してディジタル化する回路、無線通信回路、並列に接続されたＮ個（Ｎは２以上の整数）のビット生成回路を有し、識別情報としてＮビットの２進数を発生する識別情報発生部、前記識別情報発生部で発生した識別情報及び前記ディジタル化したセンサ信号を前記無線通信回路から送信制御する制御部とを備える半導体チップと、
前記半導体チップに前記センサを制御する信号を送信し、センサ信号を受信するリーダとを備える無線通信計測システムにおいて、
前記半導体チップの前記ビット生成回路は、
基準信号を発生させる基準電源回路と、
並列に接続された２つの回路を含むオフセット検出回路であって、前記２つの回路の各々は前記基準信号の入力を受けるトランジスタを含む、オフセット検出回路と、
前記トランジスタを含む前記２つの回路に通電する第１及び第２のスイッチと、
前記２つのトランジスタの出力の大小を比較して２値化信号を出力する比較回路と、
前記比較回路の出力を保持するラッチ回路と、
前記第１及び第２のスイッチの開閉タイミング及び前記ラッチ回路によって前記比較回路の出力を保持するタイミングを制御するタイミング生成回路とを備え、
前記タイミング生成回路から発生されたタイミング信号によって初期状態が開である前記第１及び第２のスイッチを閉じて前記トランジスタを含む前記２つの回路に通電し、その後、前記タイミング生成回路から発生されたタイミング信号によって、過渡応答を示している前記２つのトランジスタの出力が入力されている前記比較回路の出力を前記ラッチ回路に保持することを特徴とする無線通信計測システム。
【請求項１２】
請求項１１記載の無線通信計測システムにおいて、前記ラッチ回路の出力を出力の種別ごとに計数するカウンタと、前記カウンタで多数を占めた出力種別を判定して出力する判定部とを有し、前記タイミング生成回路は、前記過渡応答を示している前記２つのトランジスタの出力が入力されている前記比較回路の出力を前記ラッチ回路に保持する工程を複数回反復することを特徴とする無線通信計測システム。
【請求項１３】
請求項１２記載の無線通信計測システムにおいて、前記工程を奇数回反復することを特徴とする無線通信計測システム。
【請求項１４】
記憶演算回路、及び並列に接続されたＮ個（Ｎは２以上の整数）のビット生成回路を有し、識別情報としてＮビットの２進数を発生する識別情報発生部を備える半導体集積回路と、
前記半導体集積回路の記憶演算回路特性を計測する計測装置と、
前記半導体集積回路の識別情報を読み込んで、当該識別情報と前記計測装置によって計測された特性を対応させる装置とを含み、
前記半導体集積回路の前記ビット生成回路は、
基準信号を発生させる基準電源回路と、
並列に接続された２つの回路を含むオフセット検出回路であって、前記２つの回路の各々は前記基準信号の入力を受けるトランジスタを含む、オフセット検出回路と、
前記トランジスタを含む前記２つの回路に通電する第１及び第２のスイッチと、
前記２つのトランジスタの出力の大小を比較して２値化信号を出力する比較回路と、
前記比較回路の出力を保持するラッチ回路と、
前記第１及び第２のスイッチの開閉タイミング及び前記ラッチ回路によって前記比較回路の出力を保持するタイミングを制御するタイミング生成回路とを備え、
前記タイミング生成回路から発生されたタイミング信号によって初期状態が開である前記第１及び第２のスイッチを閉じて前記トランジスタを含む前記２つの回路に通電し、その後、前記タイミング生成回路から発生されたタイミング信号によって、過渡応答を示している前記２つのトランジスタの出力が入力されている前記比較回路の出力を前記ラッチ回路に保持する
ことを特徴とする選別システム。
【請求項１５】
請求項１４記載の選別システムにおいて、前記ラッチ回路の出力を出力の種別ごとに計数するカウンタと、前記カウンタで多数を占めた出力種別を判定して出力する判定部とを有し、前記タイミング生成回路は、前記過渡応答を示している前記２つのトランジスタの出力が入力されている前記比較回路の出力を前記ラッチ回路に保持する工程を複数回反復することを特徴とする選別システム。
【請求項１６】
請求項１５記載の選別システムにおいて、前記工程を奇数回反復することを特徴とする選別システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路を対象とし、個々の半導体集積回路に固有の識別情報を生成する機能を具備した半導体集積回路及びその応用装置に関する。
【背景技術】
【０００２】
特開２００４−１０１２５３号公報に示されるように、複数のセンサ機能付き半導体集積回路によって生体及び化学試料の複数項目を計測するシステムが提案されている。このシステムでは、試料溶液の入った一つの反応セルに複数のセンサ機能付き半導体集積回路が投入される。各半導体集積回路には異なる検出対象物に特異的に結合するリガンドがそれぞれ固定されており、各検出対象物の検出量に応じて信号が出力される。ここでセンサ機能付き半導体集積回路には識別情報が付与されており、各半導体集積回路のセンサ情報は識別情報を使って個別に読み出され、複数の検出対象物について一括して計測することができる。また、ＷＯ０２／４５１３９には、半導体集積回路の選別にあたり、多数の同一仕様チップを識別するため、各チップに識別情報を付与して、選別結果と対応させて記録することが記載されている。
【０００３】
【特許文献１】特開２００４−１０１２５３号公報
【特許文献２】特開２００６−０８５４１１号公報
【特許文献３】特許第２９８０５７６号公報
【特許文献４】ＷＯ０２／４５１３９
【特許文献５】特開２００６−８５４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特開２００４−１０１２５３号公報に開示されたセンサ機能付き半導体集積回路をつかった測定システムにおいて、個々の半導体集積回路は固有の識別情報をもっており、複数個の半導体集積回路からのセンサ情報を同時に処理することが可能である。本発明は、半導体集積回路への識別情報付与について最適の方法を提供するものである。個々の半導体集積回路を識別するため、識別情報に求められる主な仕様は次の２点である。
(1) 異なる半導体集積回路の識別情報が互いに一致する確率が十分に小さいこと（チップ間特異性）
(2) 同一の半導体集積回路の識別情報が変動する確率が十分に小さいこと（同一チップ再現性）
上記(1)(2) を満足する従来の方法として、（ａ）半導体集積回路内にＲＯＭ（Read Only Memory）を設けてここに識別情報を書き込む、（ｂ）半導体集積回路内に電気的に書込み可能な不揮発メモリを設けてここに識別情報を書き込む、（ｃ）半導体集積回路内に電流、光、機械的カッターなどによって加工可能なヒューズを設けてこれを加工することによって識別情報を書き込む、などがある。特異性を実現する回路については、例えば特許第２９８０５７６号公報に記載されているように多くの方式が提案されている。
【０００５】
上記（ａ）−（ｃ）に示した従来方法による同一チップ再現性について検討する。（ａ）については、配線、あるいは拡散層のパターンをチップごとに変えることによって実現する。そのために、チップ製造工程においてチップごとにパターンを変えたフォトマスクを使うか、粒子線あるいはレーザなどによるマスクレスの露光手段を使う。フォトマスクでは異チップ間乱数性を実現するために、マスクを露光工程ごとに取り替える必要があり、製造コストが高くなる。一方、マスクレスの手段では製造のスループットが下がる。（ｂ）については、不揮発メモリを形成するための特別な製造工程が必要となり、やはりコストが増大する。また、一般に電気的に書き換え可能な不揮発メモリでは昇圧回路などメモリセル以外の周辺回路の占める面積が大きく、チップ面積が増大する。（ｃ）では、チップ１個ごとの加工が必要となるため、製造のスループットが低下する。
【０００６】
これらの問題を解決する一手段として、ＷＯ０２／４５１３９に、ＭＯＳトランジスタの閾値電圧などの品質保証上許容された範囲内の特性ばらつきを利用し、インバータ回路の静特性の変動を増幅して識別情報を生成する方法が提案されている。しかし、素子特性のランダムなばらつきが小さく、回路パターンなどに依存する系統的な特性ばらつきが支配的になると、識別情報が一致してしまうケースが多くなり、識別情報のチップ間特異性が損なわれる。また、素子特性のばらつきが小さいとコンパレータへの入力信号が小さくなり、ＭＯＳの熱雑音と同程度になると、サンプリングごとの値変動の頻度が増大し、識別情報の同一チップ再現性が損なわれる。
【０００７】
本発明は、半導体集積回路を構成するＭＯＳトランジスタなどの品質保証上許容された範囲の特性ばらつきを利用しながら、従来技術による問題、すなわち製造コスト、製造スループットそして識別情報のチップ間特異性及び同一チップ再現性に関する問題の解決を図る方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明は、半導体集積回路を構成するＭＯＳトランジスタなどの品質保証上許容された範囲の複数種の特性ばらつき、例えばＭＯＳトランジスタの閾値電圧、寄生容量、寄生抵抗を利用し、寄生容量のように過渡特性に影響を与える特性ばらつきを利用するために、ゲート出力をサンプリングすることを第１の手段とする。また、サンプリングを複数回実行し、サンプリング結果を解析して多数を占める値をもって識別情報の一部とすることを第２の手段とする。
【０００９】
第１の手段は、「過渡的オフセット検出法」により実現できる。図１に示すように、基準電源発生回路１５がオフセット検出回路１１に接続され、基準電源発生回路１５の出力によってオフセット検出回路１１の動作点を決める。また、オフセット検出回路１１にはタイミング生成回路１２が接続され、タイミング生成回路１２の出力で規定されるタイミングで一対のオフセット検出回路１１と比較回路１３が起動し、やはりタイミング発生回路１２で発生されるタイミング信号で、オフセット検出回路１１に含まれる一対のオフセット検出回路要素の比較出力がラッチ回路１４において保持される。この値をもって、識別情報を構成するチップ固有ＩＤ（ＵＩＤｃ）の１ビットとする。タイミング生成回路１２と基準電源発生回路１５を共通とし、オフセット検出回路１１、比較回路１３、ラッチ回路１４からなる回路ブロック１０ａを所定のビット数分だけ並列に設けた回路ブロックをＵＩＤｃ生成回路と呼ぶ。
【００１０】
第２の手段は、「多数決法」により実現できる。図７に示すように、タイミング生成回路１２において制御信号に同期してオフセット検出回路１１と比較回路１３の起動からラッチ回路１４によるオフセット比較出力の保持までのシーケンスを複数回実行し、各回のラッチ出力の値が‘０’であった回数と‘１’であった回数をカウンタ回路１７によって計数する。判定回路１８によって最も計数値の大きかった値を、ＵＩＤｃにおける当該ビットの値と定める。
【発明の効果】
【００１１】
第１の「過渡的オフセット検出法」、すなわち複数種の特性ばらつき、例えばＭＯＳの閾値電圧、寄生容量、寄生抵抗のばらつきを利用することで、識別情報が１種だけの特性ばらつきに依存することがなくなるため、チップ間特異性を向上することができる。図２は、従来技術であるインバータの静的な伝達特性をもってオフセットを検出する構成を示す図である。図２（ｃ）において、あるインバータの伝達特性が１１０であったとし、もうひとつ別のインバータのｐＭＯＳ２１の閾値電圧が１１０の場合よりも小さい場合の伝達特性は１１２のようになる。これらの２つのインバータを一対としてオフセット検出回路とすると、このオフセット検出回路の出力を増幅することでＵＩＤｃの１ビットを生成できる。しかし、閾値電圧の差が小さくオフセット検出回路の出力が小さい場合には、ＵＩＤｃにおける該当の１ビットは不安定になる。
【００１２】
そこで、図３（ａ）に示すｐＭＯＳ３０とｎＭＯＳ３１を直列に接続したオフセット検出回路要素の通電開始時における過渡特性に注目する。一対のオフセット検出回路要素をオフ状態からオン状態とするとｐＭＯＳ及びｎＭＯＳのオン抵抗と負荷容量できまる時定数によって出力端の電圧が変化するので、あらかじめ定めた時間内の変化を読みとってその大小関係を比較することによって識別情報の１ビットとする。この過渡的オフセット検出法により、チップ間特異性を大きくすることができる。
【００１３】
第２の手段、すなわちサンプリングを複数回実行してサンプリング結果を解析して多数を占める値をもって識別情報の一部とすることで、同一チップ再現性を向上することができる。
【００１４】
第１及び第２の手段に共通する効果は、通常のＬＳＩプロセスだけを用いるために、安価かつ高製造スループットで固有の識別情報を備えた半導体集積回路の製造が可能となる点にある。
【発明を実施するための最良の形態】
【００１５】
本発明では、半導体集積回路を構成するＭＯＳトランジスタ、バイポーラトランジスタ、ダイオード、不純物拡散層、配線などの特性にかかわる複数の物理パラメータのばらつきによって、個々の半導体集積回路装置に固有の識別情報を生成する。従来技術との相違は、本発明は識別情報生成回路の過渡的な応答を用いること、そして識別情報生成回路のリセット、立ち上げ、出力ラッチを複数回繰り返し、各回の出力情報を積み上げて最も出現頻度の高い出力情報を選択することである。
【００１６】
ビット数Ｎｃの２進数からなる識別情報を生成する回路の構成例を図１に示す。識別情報は、チップ固有ＩＤ（ＵＩＤｃ）ビット生成回路をＮｃ個（１０ａ，１０ｂ，…）並列に接続して生成されるビット数Ｎｃの２進数によって構成される。ＵＩＤｃビット生成回路１０ａは、オフセット検出回路１１、比較回路１２、ラッチ回路１４から構成され、オフセット検出回路のｐＭＯＳとｎＭＯＳのゲートには基準電源回路１５の出力が印加される。ＵＩＤｃビット生成回路は、タイミング生成回路１２によって回路のリセット、回路への通電、サンプリングなどが制御される。識別情報は、過渡応答をサンプリングし、比較回路１３によって２値化し、これをラッチ回路１４によってラッチしてＵＩＤｃの１ビットとする。
【００１７】
ＵＩＤｃビット生成回路１０ａにおける比較回路の構成方法に関する実施例を説明する。最初に比較のために、従来技術であるＣＭＯＳインバータによるオフセット検出回路要素を図２（ａ）に示す。図２（ｃ）は、インバータの伝達特性を示す図である。ＷＯ０２／４５１３９にあるように、ＭＯＳインバータの入力と出力を接続することにより、出力端の電圧は論理閾値ＶMをとる。インバータの構成要素であるｐＭＯＳ及びｎＭＯＳをそれぞれ抵抗Ｒ１とＲ２で置き換えた等価回路を図２（ｂ）に示す。このとき端子Ｖoutの電位は、電源電圧をＶddとすると次式(1)のように表すことができる。ＭＯＳによるインバータの場合も、同様にｐＭＯＳ、ｎＭＯＳのコンダクタンスを考慮することにより、ＶMは次式(2)のように表すことができる。ここでｋp及びｋnは、式(3)及び式(4)で定義される。μp、μnは正孔、電子の移動度、ＣoxはＭＯＳのゲート酸化膜厚、Ｗ及びＬはＭＯＳのゲート幅とゲート長、ＶTp及びＶTnはｐＭＯＳ及びｎＭＯＳの閾値電圧である。
【００１８】
【数１】
0005308658.tif 000002
【００１９】
μp、μn、Ｃox、Ｗ、Ｌ、ＶTp及びＶTnは、何れもＭＯＳ製造時のばらつきによって変動し、同じウェハの中でも分布をもち、たとえ隣り合ったＭＯＳであっても厳密に同じ値とはならない。ＶTp及びＶTnについてみると数ｍＶの差が存在する。厳密に設計値どおりのＭＯＳができた場合に、図２（ｃ）に示す特性１１０であったとすると、ｎＭＯＳのチャネル伝導度をｐＭＯＳに対して相対的に増加するパラメータ変動に対しては特性１１１の方向、ｐＭＯＳのチャネル伝導度をｎＭＯＳに対して相対的に増加するパラメータ変動に対しては特性１１２の方向に伝達関数はシフトし、一対のインバータの出力の大小を比較回路によって２値化することにより、チップ固有の識別情報の１ビットとすることができる。
【００２０】
本発明では、従来技術が利用した静的特性を決める物理パラメータだけでなく、動的な動作に影響を与える物理パラメータをも利用する。動的特性に影響を与える典型的なパラメータは静電容量である。これを図３により説明する。ｎＭＯＳ３１のソース側と接地電位との間にスイッチ４０を設け、このスイッチ４０をオフ状態からオン状態に、同時にスイッチ５６をオン状態からオフ状態にしてから一定時間ｔｄ後の出力端子４１の値を読み取る。
【００２１】
ここで図中の３４、３５、３６、３７、３８、３９、４６、４７、４８、４９は静電容量を示す。これらは寄生的な静電容量を想定しているが、意図的に形成するものであってもよい。図３（ａ）の回路は、ｐＭＯＳ３０のオン抵抗をＲ１とすることにより等価回路として図３（ｂ）のように表せる。Ｒ１は図３（ｂ）の抵抗４４に対応する。出力端４１の変化の時定数ｔLHは、式(5)のように表せる。
【００２２】
【数２】
0005308658.tif 000003
【００２３】
ここでＲ0はｐＭＯＳ及びｎＭＯＳのオン抵抗、ＣLは静電容量３４、３５、３６、３７、３８、３９、４８、４９からそれぞれ決まる量である。図３（ｃ）は、過渡特性を表す図である。ｐＭＯＳ、ｎＭＯＳ及び静電容量の値が正確に標準値であった場合のオフセット検出回路要素の過渡特性が１１３であったとすると、もうひとつ別のオフセット検出回路要素におけるインバータのｐＭＯＳ２１の閾値電圧が１１３の場合よりも小さい場合の伝達特性は１１４のようになる。本発明では、一対のオフセット検出回路要素における過渡特性に注目し、所定時刻の出力の大小によって識別情報の１ビットを生成する。
【００２４】
図３の例ではｐＭＯＳとｎＭＯＳを直列に接続することによりオフセット検出回路要素としていたが、図４に示すように、一方のＭＯＳを受動型の抵抗に置き換えてもよい。図４（ａ）はｎＭＯＳを受動型抵抗に、図４（ｃ）はｐＭＯＳを受動抵抗に置き換えた実施例である。図４（ｂ）、（ｄ）は、それぞれ図４（ａ）及び図４（ｃ）のｐＭＯＳ及びｎＭＯＳをそれぞれ抵抗Ｒ１とＲ２で置き換えた等価回路である。
【００２５】
図５に、本発明に基づくオフセット検出回路の構成例を示す。図３で示した２つのオフセット検出回路要素、すなわちｐＭＯＳトランジスタ３０とｎＭＯＳトランジスタ３１を直列に接続した第１のオフセット検出回路要素と、ｐＭＯＳトランジスタ３０ａとｎＭＯＳトランジスタ３１ａを直列に接続した第２のオフセット検出回路要素を対として、双方のオフセット検出回路要素の出力端５７及び５８を短絡するイコライズ用スイッチ５１を設ける。初期状態では、イコライズ用スイッチ５１をオン、スイッチ４０、４０ａをオフとする。動作時は、イコライズ用スイッチ５１をオフ、スイッチ４０、４０ａをオンとする。それぞれの出力端５７、５８には、ＭＯＳトランジスタのばらつきや寄生容量のばらつき反映した過渡応答が出力され、これを比較回路によって２値化することで識別情報の１ビットを得ることができる。
【００２６】
図６は、オフセット検出回路要素におけるＭＯＳトランジスタの一部を受動抵抗に置き換えた場合の実施例を示す。これらのオフセット検出回路においても、初期状態ではイコライズ用スイッチ５１をオン、スイッチ４０、４０ａをオフとし、動作時にはイコライズ用スイッチ５１をオフ、スイッチ４０、４０ａをオンとすることにより、それぞれの出力端５７、５８には、ＭＯＳトランジスタのばらつきや寄生容量のばらつき反映した過渡応答が出力され、これを比較回路によって２値化することで識別情報の１ビットを得ることができる。
【００２７】
オフセット検出回路出力を複数回サンプリングする識別情報生成回路の構成例を、図７に示す。これによりビット数Ｎｃの２進数からなる識別情報を生成できる。チップ固有ＩＤ（ＵＩＤｃ）ビット生成回路をＮｃ個（１０ａ，１０ｂ，…）並列に接続することにより、ビット数Ｎｃの識別情報を生成する。
【００２８】
ＵＩＤｃビット生成回路１０ａは、オフセット検出回路１１、比較回路１３、ラッチ回路１４から構成され、オフセット検出回路を構成するｐＭＯＳとｎＭＯＳのゲートには基準電源回路１５の出力が印加される。ＵＩＤｃビット生成回路はタイミング生成回路１２によって回路のリセット、回路への通電そしてサンプリングなどが制御される。サンプリングされた識別情報は、過渡応答を比較回路１３によって２値化し、これをラッチ回路１４によって一時的に記録する。タイミング生成回路１２によってサンプリングを複数回繰り返し、サンプリング結果をカウンタ回路１７に入力する。カウンタ回路出力を判定回路１８に入力することにより、複数のラッチ回路出力（サンプリング結果）の多数を占める値を求め、これをＵＩＤｃの１ビットとする。
【００２９】
以下、ＵＩＤｃビット生成回路１０ａの動作上の問題と解決法について述べる。ラッチ回路１４でラッチされるデータは２値データでも多値データでもよいが、２値データの場合、２進法の‘０’あるいは‘１’が各回のサンプリングでラッチされる。同一チップ上に形成されたＭＯＳなどのデバイスであっても正孔移動度μp、電子移動度μn、ＭＯＳゲート容量Ｃox、ＭＯＳゲート幅Ｗ、ＭＯＳゲート長Ｌ、ｐＭＯＳ閾値電圧ＶTp、ｎＭＯＳ閾値電圧ＶTn、寄生容量など、製造プロセスや材料不均一に起因する個々のデバイスパラメータについて、個々のデバイス固有のわずかな違いがある。オフセット検出回路要素対においてデバイスパラメータ特性に違いがあれば、オフセット検出回路要素の出力端５７，５８には出力差が発生し、同一のオフセット検出回路要素対のラッチ出力は複数回のオフセット検出−ラッチ動作において各回同一の値が得られる。しかし、多数のオフセット検出回路要素対の中には、確率的にＭＯＳトランジスタ、寄生容量、寄生抵抗などデバイスパラメータ差が小さく、出力端５７，５８の出力の差が小さくなり、熱雑音や１／ｆ雑音の影響により複数回のオフセット検出−ラッチ動作の中でラッチされる２値データが一致しない場合が出てくる。
【００３０】
この問題を解決するために、図１の識別情報生成回路にカウンタ回路１７と判定回路１８を設けた構成を採用する。まず、これまで説明したオフセット検出回路の出力をラッチし、出力に応じてカウンタをインクリメントする。タイミング生成回路により、オフセット検出−ラッチのサンプリング動作を複数回行う。そして各サンプリングにおいてラッチ回路でラッチされた‘０’と‘１’の出現回数をカウンタ回路１７でカウントし、多数を占めるデータを採用する。この方法によると、デバイスパラメータ差が小さい場合の出力変動発生の確率を大幅に低減できる。
【００３１】
複数回サンプリングの効果を図８に示す。２値出力のオフセット検出回路においてデバイスパラメータの差が小さく、複数回のサンプリングをしたときにｐの確率で２進数ｘ、１−ｐの確率で２進数ｙが出力されるとし（ｘ、ｙは互いに異なる２進数）、ｙが多数を占める状況にあるとき、ｘを誤設定とする。ｐを０．０１とすると、１回のサンプリングで誤設定される確率は０．０１であり、このままでは固有の識別情報としての信頼性を確保できない。そこでサンプリングをｎ回行って多数決をとり、多数を占めた出力を識別情報とする。この場合、サンプリング結果が同数とならないためにｎは奇数であることが望ましい。ｎ回のサンプリングをしてｒ回の誤出力がなされる確率は、次式(6)で表すことができる。
【００３２】
【数３】
0005308658.tif 000004
【００３３】
式(6)を使って、ｎ回サンプリングをして誤設定（出現確率の低い設定が多数を占める確率）がなされる誤設定率を、図８（ａ）の表の一番右のカラムに示す。ｐ＝０．０１のとき誤設定率は１回サンプリングで０．０１であるが、サンプリング数増大とともに急激に減少し、７回サンプリングとすれば、誤設定率を３．４ｅ-7にできる。図８（ｂ）に、サンプリング回数と誤設定率の変化をグラフにして示す。
【００３４】
本発明によるＵＩＤｃビット生成回路１０の一実施例を図９により説明する。これは、図７のＵＩＤｃ生成回路ブロック構成を回路図として示したものである。オフセット検出回路要素の一対のうちの片方はＭＰ１、ＭＮ１で表されるｐＭＯＳ、ｎＭＯＳの直列接続、もう一方はＭＰ２、ＭＮ２表されるｐＭＯＳ、ｎＭＯＳの直列接続である。図６のＵＩＤｃビット生成回路の全体構成を図１０に示す。ここでタイミング生成回路１０４は、各ＵＩＤｃビット生成回路に共通として１個だけ設ければよい。基準電源回路１５についてもＵＩＤｃビット生成回路ごとに設けても、チップ内に１つだけ設けて共通に利用してもよい。
【００３５】
動作タイミングについて、図１１により説明する。識別情報生成回路はuid_clkで示すクロックで駆動される。クロック周波数の設定は任意であるが、例えばＲＦ通信によく使用される周波数１３．５６ＭＨｚを１６分周した８４７．５ｋＨｚを使うことができる。通常、識別情報生成回路は低消費電力化のためにオフ状態にあるが、識別情報を生成する必要が生じた場合には、識別情報生成回路に対してuid_enable信号をオンにすることによって識別情報生成のシーケンスに入る。これにより図９中のｖｐ、ｖｎをオンとすることにより基準電源回路が整定され、節点ｖｂ、ｖｃが立ち上がってオフセット検出回路をオンにする準備ができる。It1の立ち上がりによりオフセット検出回路要素におけるスイッチ４０、４０ａがクロック２周期分だけオンになる。It1の立ち上がりからクロック１周期後にIt2がクロック１周期分だけオンになり、このタイミングで比較回路の出力がラッチされ、It1とIt2の立下りと同時にIt3が１周期だけオンになり、これに同期してカウンタがインクリメントされると同時にイコライジング用スイッチ５１がオンとなってオフセット検出回路要素対の２つの出力を短絡して出力をリセットし、次の過渡特性サンプリングに備える。これを所定の回数（図１１では７回）だけ繰り返すことによって、カウンタによりオフセット検出回路の出力prvsがデータごとに（２進数の場合はそれぞれ‘０’と‘１’について）カウントされる。所定回数だけサンプリングが実行されると、タイミング生成回路からuidlt信号に同期して判定回路１８によって‘多数決’が実行され、多数を占めた出力データの値がuid<0>として出力される。図１０に示すように、uid<0>と同様の回路構成を並列化することによってuid<1>，uid<2>，…が生成でき、これらの値を使ってチップ固有の識別情報を生成できる。例えばオフセット検出回路を８個並列に設けることにより、２進数として（０１０１０１０１）の様な８ビットチップ識別情報を生成できる。
【００３６】
本発明の識別情報生成回路を通信機能付きセンサチップ（以下ＲＦＩＤセンサチップと呼ぶ）７０に適用した例を、図１２に示す。本チップの基本構成の詳細は特開２００４−１０１２５３号公報に示されている。図１２（ａ）は、制御回路７３に接続する形で識別情報生成回路７２を搭載したＲＦＩＤセンサチップの構成例を示す。７２で生成される識別情報により、リーダ８０は通信可能な範囲にある複数のＲＦＩＤセンサチップと個別に通信することが可能になる。このＲＦＩＤセンサチップに搭載する識別情報生成回路は、図９から図１１にて説明した多数決機能を有するものが好ましい。
【００３７】
ＲＦＩＤセンサチップ７０は、例えば、溶液の温度を測定する温度センサ、溶液中のイオン濃度を検出するためのペーハーセンサ、光センサなどから計測目的に応じて選択した1種あるいは複数種で構成されたセンサ７５を内蔵している。図１２に示した計測システムは、ＲＦＩＤセンサチップ７０とリーダコイル８１を介して通信を行うリーダ８０と、リーダ８０を制御すると共に取得した測定データを処理し、測定結果の評価および記録等を行う測定制御装置８２で構成されている。
【００３８】
ＲＦＩＤセンサチップ７０は、チップコイル７６とリーダコイル８１の間の誘導結合によって電力の供給を受けるとともに信号の授受、内部クロック信号の生成を行う。リーダ８０を発生源とし、リーダコイル８１によって生成された例えば13.56MHzの交流磁場によってチップコイル７６に誘導電流を励起し、これをＲＦ通信インターフェース７１で整流して直流電圧源とする。これがＲＦＩＤセンサチップ７０の電源としてチップ内の各回路へ供給される。また、リーダ８０からリーダコイル８１を介して生成される13.56MHzの交流磁場は、ＲＦＩＤセンサチップの各ブロックに指示を与えて計測や通信を実行するための制御信号を送る搬送波としても使われる。リーダ８０で搬送波にのせられた制御信号はＲＦ通信インターフェース７１で復調、制御回路７３で復号化され７３内の論理回路を経てＲＦＩＤセンサチップの各ブロックに送られる。さらにリーダ８０で生成された交流磁場はＲＦ通信インターフェース７１で分周されることによってチップ内部クロック信号の生成にも使われる。次にＲＦＩＤセンサチップからリーダに向けた通信について説明する。センサ７５で検出された測定結果であるアナログデータは、回路ブロック７４内の増幅器で増幅、ＡＤＣでディジタルデータに変換されてから制御回路７３で符号化される。ＲＦ通信インターフェース７１において符号化されたディジタルデータによりチップコイル７６を含むＲＦＩＤセンサチップ上の共振回路の定数（例えば、共振振動数あるいはQ値）を変調する。この共振回路定数の変調によりリーダ８０の出力端（リーダコイル端）には電圧の変動が生じる。これを増幅、復調、復号化することによってＲＦＩＤセンサチップからの信号をリーダ８０に伝達することができる。上記信号の送受信において制御回路７３は符号化の他、センサ、増幅器、ＡＤＣ、センサ制御回路などを制御する機能を有し、リーダ８０からの制御信号と識別情報生成回路７２で生成されるチップに固有のＩＤ（ＵＩＤｃ）を参照することにより、制御信号が自身のチップに向けられたものか否かを判定しながらＲＦＩＤセンサチップの各ブロックを制御する。
【００３９】
図１２（ｂ）は、チップに搭載されたセンサ種類に特有のＩＤ（センサ識別情報、特開２００６−８５４１１号公報）と本発明からなるチップ固有の識別情報を組み合わせた実施例である。本実施例は、個々のチップを識別しながら、同種のセンサを搭載したチップに対する制御コマンドを一括して送信することにより、制御の簡略化と計測の同時性実現の上で効果がある。
【００４０】
図１３は、発明の識別情報生成回路を搭載したＲＦＩＤセンサチップを用いた多項目計測システムの概念図である。図中、チップ６１、６２、６３は、光センサを搭載した無線機能付きセンサチップであり、それぞれ第１のＤＮＡプローブ６４、第２のＤＮＡプローブ６５、抗体プローブ６６が表面に固定されている。チップ６７は水素イオン濃度を検知する電荷センサ（ＩＳＦＥＴ：Ion Sensitive Field Effect Transistor）、チップ６８は温度センサをそれぞれ搭載したＲＦＩＤセンサチップである。これらのチップを検体溶液９１の入った反応容器９０に投入し、検体の温度やｐＨ、検体中のターゲット９２を計測する。各ＲＦＩＤセンサチップは、固有の識別情報生成回路を搭載することにより、リーダコイル８１を有する１つのリーダ８０によって独立に制御でき、個別に情報読み出しを実行して、結果を測定制御装置８２に表示することが可能になる。
【００４１】
本発明で生成した識別情報（ＵＩＤｃ）により複数のＲＦセンサチップを駆動する場合の制御フローを図１４に示す。ここではＲＦセンサチップに搭載されたセンサ種は光センサのみの場合について説明する。まずリーダからの‘inventory’コマンドにより、リーダコイルの通信フィールド内にあるＲＦセンサチップを認識し、各ＲＦセンサチップのＵＩＤｃを取得する。ここでセンサ種はすべて光センサなのでまず、すべてのチップに‘sensor initialization’コマンドによりフォトダイオードに一定の逆方向電圧を印加し、一定の電荷を蓄える。続く信号蓄積期間に信号光が入射すると蓄えられた電荷が逐次放電し、入射した光量に応じて電荷が失われて逆方向に印加された電圧は減少する。一定時間後に‘measure’コマンドによって逆方向電圧を計測してＡＤ変換する。最後に各ＲＦセンサのセンサ計測値を、ＵＩＤを使って順次読み出すことによって計測を実行する。
【００４２】
本発明を、メモリあるいは演算回路１２１を具備した半導体集積回路１２０に適用したときの機能ブロック図を図１５に示す。本発明の識別情報生成回路７２は特別な工程を使用することなく形成が可能で、レイアウト面積も小さいことから、メモリや演算機能を有する半導体集積回路に容易に組み込むことができる。
【００４３】
図１６に示すように、メモリあるいは演算機能を具備した半導体集積回路１２０に設けられたボンディングパッド１２２にプローブ１２３を接触させて電源供給と信号の入出力を行って、特性計測装置１２５で特性を評価する。この評価結果によって不良品や選別品を分類する。従来、チップには固有の識別手段がないため、多数のチップを分類するにはマトリクス状に置かれたチップの位置座標と計測結果を対応付けていた。この方法だと、チップ位置が変わると、対応が取れなくなる問題があった。また、チップにインクやレーザなどで結果をマーキングする方法があるが、マーキングのためハードウェアが必要であり、記録できる情報量にも限界があった。本発明の識別情報生成回路をチップ内に組み込んでおけば、信号モニタ用パッドにプローブ１２６を接触させて識別情報読取装置１２８によって読み取ったチップ固有の識別情報によってチップを容易に識別できる。特性計測装置１２５と識別情報読取装置１２８は特性計測制御装置１３０によって制御され、特性計測結果は識別情報と対応付けられて特性計測制御装置１３０に記録される。これによりマーキング作業は不要となり、選別・分類作業を正確かつ効率的に実施することが可能になる。
【図面の簡単な説明】
【００４４】
【図１】チップ固有の識別情報（ＵＩＤｃ）生成回路の回路ブロックを示す図。
【図２】従来のオフセット検出回路要素を説明する図。
【図３】オフセット検出回路要素を説明する図。
【図４】ＵＩＤｃ生成回路の回路ブロックを示す図。
【図５】オフセットの複数回サンプリングの効果を示す図。
【図６】ＵＩＤｃ生成回路（１ビット分）の回路構成を示す図。
【図７】ＵＩＤｃ生成回路の駆動タイミングを示す図。
【図８】ＵＩＤｃ生成回路の回路構成を示す図。
【図９】ＵＩＤｃ生成回路を具備したＲＦＩＤセンサシステムの構成を示す図。
【図１０】ＵＩＤｃ生成回路を具備したＲＦＩＤセンサシステムの構成を示す図。
【図１１】ＵＩＤｃ生成回路を具備したＲＦＩＤセンサシステムの駆動タイミングを示す図。
【図１２】ＵＩＤｃ生成回路を具備したＲＦＩＤセンサシステムの構成を示す図。
【図１３】ＵＩＤｃ生成回路を具備したＲＦＩＤセンサによる複数項目同時計測システムの構成例を示す図。
【図１４】ＵＩＤｃ生成回路を具備したＲＦＩＤセンサの制御フローの例を示す図。
【図１５】選別のためにＵＩＤｃ生成回路を搭載した半導体集積回路の例を示す図。
【図１６】ＵＩＤｃ生成回路を半導体集積回路の選別に応用した例を示す図。
【符号の説明】
【００４５】
１０ａ−ｂ：チップ識別情報（ＵＩＤｃ）生成回路（１ビット分）の回路ブロック、１１：オフセット検出回路、１２：タイミング生成回路、１３：比較回路、１４：ラッチ回路、１５：基準電源回路、１６：ＵＩＤｃのビット０出力端子、１７：カウンタ回路、１８：判定回路、２１：ｐチャネルＭＯＳトランジスタ（ｐＭＯＳ）、２２：ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ）、３０：ｐＭＯＳ、３１：ｎＭＯＳ、３２：ｐＭＯＳのゲート端子、３３：ｎＭＯＳのゲート端子、４０：スイッチ、４１：出力端子、４２：ｐＭＯＳのｎウェル端子、４３：ｎＭＯＳのｐウェル端子、４４：ｐＭＯＳチャネルの等価抵抗、４５：ｎＭＯＳチャネルの等価抵抗、４８：負荷容量、４９：負荷容量、５１：イコライズ用スイッチ、５６：スイッチ、５７：オフセット検出回路要素の出力、５８：オフセット検出回路要素の出力、６１：ＲＦＩＤセンサチップ、６２：ＲＦＩＤセンサチップ、６３：ＲＦＩＤセンサチップ、６４：ＤＮＡプローブ、６５：ＤＮＡプローブ、６６：抗体、６７：ＲＦＩＤセンサチップ、６８：ＲＦＩＤセンサチップ、７０：ＲＦＩＤセンサ、７１：ＲＦ通信インターフェース、７２：識別情報生成回路、７３：制御回路、７４：増幅器・ＡＤＣ・センサ制御ブロック、７５：センサ、７６：チップコイル、８０：リーダ、８１：リーダコイル、８２：測定制御装置、９０：反応容器、９１：反応バッファ、９２：ターゲットＤＮＡ、１００−１０３：ＵＩＤｃ生成回路（１ビット分）の回路ブロック、１０４：タイミング生成回路、１２０；半導体集積回路、１２１：メモリあるいは演算機能ブロック、１２２：ボンディングパッド、１２３：プローブ、１２４：配線、１２５：特性計測装置、１２６：プローブ、１２７：配線、１２８：識別情報読取装置、１２９：信号モニタ用パッド、１３０：特性計測制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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