(57)【特許請求の範囲】
【請求項１】
各種データ処理を実行する機能モジュールと、
該機能モジュールの参照するレジスタ値が設定される複数のレジスタを有するとともに外部からのアクセスが不可能な外部アクセス不可レジスタ群と、
該外部アクセス不可レジスタ群の各レジスタに対応するレジスタを有し外部からレジスタ値が設定される外部アクセス可能レジスタ群と、
外部からのコピー指示に応じて該外部アクセス可能レジスタ群に設定されている該レジスタ値を該外部アクセス不可レジスタ群へコピーする機能を有するとともに、入力される信号に応じて該コピーを禁止するコピー制限処理を行うコピー制御手段とを備え、
前記コピー制御手段は、前記機能モジュールの動作状態を示すフレームゲート信号が前記機能モジュールの非動作状態を示す期間であって、且つ前記フレームゲート信号を遅延させた信号に基づいて生成されるコピー許可トリガのタイミングに基づいて判断されるコピー可能期間以外の場合に前記アクセス不可レジスタ群へのコピーを禁止することを特徴とする半導体集積回路。
【請求項２】
前記半導体集積回路は、前記機能モジュールが、複数の子機能モジュールを有し、前記外部アクセス可能レジスタ群及び前記外部アクセス不可レジスタ群が、それぞれ該子機能モジュールに対応する所定数のレジスタを有し、
前記コピー制御手段が、該複数の子機能モジュールのうち、機密を要する所定の子機能モジュールに対応する該外部アクセス不可レジスタ群に対してのみ、前記コピー制限処理を行うことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記コピー制御手段は、前記コピー指示が前記コピー可能期間以外の期間にあると、該コピー指示以降の全てのコピー指示による前記コピーを禁止することを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】
前記半導体集積回路は、前記外部アクセス可能レジスタ群のレジスタ値と前記外部アクセス不可レジスタ群のレジスタ値を比較する比較手段と、該比較手段による比較結果を外部から読み出し可能に保持する比較結果保持手段と、をさらに備えていることを特徴とする請求項１から請求項３のいずれかに記載の半導体集積回路。
【請求項５】
前記半導体集積回路は、前記機能モジュールが、複数の子機能モジュールを有し、前記外部アクセス可能レジスタ群と前記外部アクセス不可レジスタ群が、それぞれ該子機能モジュールに対応する所定数のレジスタを有する子外部アクセス可能レジスタ群と子外部アクセス不可レジスタ群を有し、前記比較結果保持手段は、該子外部アクセス可能レジスタ群と該子外部アクセス不可レジスタ群の単位で前記比較手段の比較結果を保持することを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記半導体集積回路は、前記機能モジュールが、複数の子機能モジュールを有し、前記外部アクセス可能レジスタ群と前記外部アクセス不可レジスタ群が、それぞれ該子機能モジュールに対応する所定数のレジスタを有する子外部アクセス可能レジスタ群と子外部アクセス不可レジスタ群を有し、前記比較手段は、該子外部アクセス可能レジスタ群と該子外部アクセス不可レジスタ群のそれぞれ対応するレジスタのレジスタ値を比較し、前記比較結果保持手段は、該複数の子機能モジュールのうち任意の子機能モジュールに対応する該子外部アクセス可能レジスタ群と該外部アクセス不可レジスタ群のレジスタ単位の比較結果を保持することを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記コピー制御手段は、内部動作状態の監視を行うデバッグモードにおいて、前記コピー指示による前記外部アクセス可能レジスタ群から前記外部アクセス不可レジスタ群へのコピーを予め設定された回数に制限することを特徴とする請求項１から請求項６のいずれかに記載の半導体集積回路。
【請求項８】
レジスタに設定されたレジスタ値に応じて各種データ処理を実行する機能モジュールを搭載する半導体集積回路の機密を保護する機密保護方法であって、外部からのアクセスが可能な外部アクセス可能レジスタ群のレジスタに該機能モジュールを動作させるためのレジスタ値を設定するレジスタ値設定処理と、外部からのコピー指示に応じて該外部アクセス可能レジスタ群のレジスタに設定されているレジスタ値を該機能モジュールが直接参照して動作するとともに外部アクセス不可能な外部アクセス不可レジスタ群のレジスタへコピーするコピー処理と、該コピー指示が所定のコピー可能期間以外の期間にあると該コピー処理を禁止するコピー制御処理と、を実行することを特徴とする機密保護方法。
【請求項９】
前記機密保護方法は、前記コピー制御処理において、前記コピー指示が前記コピー可能期間以外の期間にあると、該コピー指示以降の全てのコピー指示による前記コピーを禁止することを特徴とする請求項８記載の機密保護方法。
【請求項１０】
前記機密保護方法は、前記外部アクセス可能レジスタ群と前記外部アクセス不可レジスタ群のレジスタ値を比較する比較処理と、該比較処理での比較結果を外部から読み出し可能に保持する比較結果保持処理と、を実行することを特徴とする請求項８または請求項９記載の機密保護方法。
【請求項１１】
レジスタに設定されたレジスタ値に応じて各種データ処理を実行する機能モジュールを搭載する半導体集積回路の機密を保護する機密保護プログラムであって、
外部からのアクセスが可能な外部アクセス可能レジスタ群のレジスタに該機能モジュールを動作させるためのレジスタ値を設定するレジスタ値設定処理ステップと、
外部からのコピー指示に応じて該外部アクセス可能レジスタ群のレジスタに設定されているレジスタ値を該機能モジュールが直接参照して動作するとともに外部アクセス不可能な外部アクセス不可レジスタ群のレジスタへコピーするコピー処理ステップと、
該コピー指示が入力される信号に応じて判断されるコピー可能期間以外の期間にあると該コピー処理を禁止するコピー制御処理ステップとを有し、
前記コピー可能期間は、前記機能モジュールの動作状態を示すフレームゲート信号が前記機能モジュールの非動作状態を示す期間であって、且つ前記フレームゲート信号を遅延させた信号に基づいて生成されるコピー許可トリガのタイミングに基づいて判断される期間であることを特徴とする機密保護プログラム。
【請求項１２】
請求項１１記載の機密保護プログラムを記録したことを特徴とするコンピュータが読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体に関し、詳細には、回路構成やプログラムの機密を保護する半導体集積回路、該半導体集積回路内の機密保護方法、機密保護プログラム及び記録媒体に関する。
【背景技術】
【０００２】
半導体集積回路は、近年、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルなものを用いて、装置やシステムの要求に応じて機能変更を容易に行えるようになってきているが、この場合、ＦＰＧＡは、一般に入手可能な市販のデバイスであるため、そのプログラムの保護や回路構成の特定を防止する技術が要求される。
【０００３】
例えば、半導体集積回路の機能として、偽造防止等の回路を搭載している場合、偽造防止のための回路動作によって偽造防止のための秘匿情報が取得されないようにする必要がある。
【０００４】
このような偽造防止等の秘匿を要する回路の動作により、偽造防止の情報が取得可能となって、情報分析されることで、偽造防止の技術がどのようなものであるかが知られるおそれがあるため、偽造防止を適切に回避して、セキュリティを向上させる必要がある。特に、偽造防止回路の動作に関わるレジスタへのアクセスを制限する等によって、セキュリティを高める必要がある。
【０００５】
すなわち、近年、半導体集積回路の大規模化により、半導体集積回路には、多数の種類の機能が盛り込まれ、また、開発者も多人数が関わり、回路設計や評価を行うようになってきており、偽造防止等の機密を要する回路と他の回路が一緒に開発されることも増えてきている。このような半導体集積回路の開発状況において、半導体集積回路は、その内部に搭載するレジスタへの設定やデバッグ機能等のように共通の動作をする回路もあり、特に、レジスタのアクセスやデバッグ機能等は、共通のＩ／Ｆ制御である。半導体集積回路は、このように共通化がされていることにより、機密を要する内部回路のレジスタへの設定方法やデバッグ制御方法が容易に知られるおそれがあり、レジスタの設定と動作の関連性やデバッグにより、内部処理の信号、データの出力が行われてしまうおそれがある。
【０００６】
そして、従来、半導体集積回路におけるプログラムの保護や回路構成の特定を防止する方法として、暗号化によって構成データを保護する方法が一般に用いられているが、暗号化によって回路構成データを保護する場合、暗号化情報を半導体集積回路の内部に記憶させる必要があり、そのための回路設計が極めて複雑になるとともに、復号に時間がかかり、起動が遅くなるという問題がある。
【０００７】
また、半導体集積回路における回路構成の特定を防止する方法として、従来から、デバイスの部品型名の消去や基板特定部分のシリコン等による物理的な隠匿等の方法が用いられている。
【０００８】
ところが、このような方法を用いると、悪意のある第三者がその覆い隠した物質を除去することにより、比較的容易に回路構成が特定されてしまったり、製造者による修理、手直し等の必要な作業に対してその覆い隠した物質が妨げになるという問題があった。
【０００９】
そこで、従来、フィールド・プログラマブル・ゲート・アレイ内に外部回路から内部ロジックへのアクセスを制御するゲート回路を設け、予め内部の許可キー設定レジスタに設定された許可キーと前記外部回路から入力される許可キーとを比較し、一致した場合に前記ゲート回路のロックを解除して前記外部回路から内部ロジックへのアクセスを許可する回路構成特定防止方法が提案されている（特許文献１参照）。
【００１０】
すなわち、この従来技術は、回路構成全体を覆い隠すことなく、デバイスのプログラム及び機番の構造が同一構成とならない限り、プログラムが動作しないようにして、回路構成の特定を防止している。
【００１１】
【特許文献１】特開２００６−１８５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記公報記載の従来技術にあっては、予め内部の許可キー設定レジスタに設定された許可キーと外部回路から入力される許可キーとが一致することを条件として、外部回路から内部回路へのアクセスを許可しているが、外部からの許可キーについては、現在、既に各種の多数の許可キーを自動的に生成するキー生成技術があり、このようなキー生成技術で許可キーが生成されて半導体集積回路に入力されると、半導体集積回路の内部に設定されている許可キーと一致する許可キーが容易に入力されるおそれがあり、比較的容易に半導体集積回路へのアクセスが可能となり、より高いセキュリティの確保が要望される。
【００１３】
そこで、本発明は、内部回路構成の特定や動作の内容に対してより一層安価にかつより高い機密性を確保することのできる半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明は、半導体集積回路が、各種データ処理を実行する機能モジュールの参照するレジスタとして、機能モジュールが直接参照するとともに外部からのアクセスが不可能な外部アクセス不可レジスタ群と、外部からレジスタ値が設定される外部アクセス可能レジスタ群と、を搭載し、外部からのコピー指示によって、該外部アクセス可能レジスタ群のレジスタに設定されたレジスタ値を外部アクセス不可レジスタ群のレジスタにコピーする機能を有するとともに、該コピー指示が、入力される信号に応じて判断されるコピー可能期間以外の期間にあると該コピーを禁止するコピー制限処理を行うものであり、前記コピー可能期間は、前記機能モジュールの動作状態を示すフレームゲート信号が前記機能モジュールの非動作状態を示す期間であって、且つ前記フレームゲート信号を遅延させた信号に基づいて生成されるコピー許可トリガのタイミングに基づいて判断される期間であることを特徴とする。
【００１５】
また、本発明は、機能モジュールが、複数の子機能モジュールを有していると、外部アクセス可能レジスタ群及び外部アクセス不可レジスタ群が、それぞれ該子機能モジュールに対応する所定数のレジスタを有し、前記コピー制限処理として、該複数の子機能モジュールのうち、機密を要する所定の子機能モジュールに対応する該外部アクセス不可レジスタ群のレジスタに対してのみ、上述したコピー制限処理を行う。
【発明の効果】
【００１６】
本発明によれば、半導体集積回路が、各種データ処理を実行する機能モジュールの参照するレジスタとして、機能モジュールが直接参照するとともに外部からのアクセスが不可能な外部アクセス不可レジスタ群と、外部からレジスタ値が設定される外部アクセス可能レジスタ群と、を搭載し、外部からのコピー指示によって、該外部アクセス可能レジスタ群のレジスタに設定されたレジスタ値を外部アクセス不可レジスタ群のレジスタにコピーするとともに、該コピー指示が所定のコピー可能期間以外の期間にあると該コピーを禁止するコピー制限処理を行うので、機能モジュールの動作を直接制御する外部アクセス不可レジスタ群のレジスタへのレジスタ値の設定をコピー可能期間のみに限定して、レジスタ値の設定を困難なものとすることができ、レジスタのレジスタ値と機能モジュールの動作との関連性を外部から取得されることを困難なものとして、半導体集積回路の内部回路構成の特定や動作の内容に対してより一層安価にかつより一層高い機密性を確保することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【実施例１】
【００１８】
図１〜図７は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第１実施例を示す図であり、図１は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第１実施例を適用した半導体集積回路としてのＡＳＩＣ１及び周辺回路としてのＣＰＵ（Central Processing Unit ）２とデバッグ装置３のブロック構成図である。
【００１９】
図１において、ＣＰＵ２は、ＡＳＩＣ１との間で、ＡＳＩＣ１の動作を設定するレジスタ部１１へのアクセスを行なうための制御信号やデータ等を入出力し、デバッグ装置３は、ＡＳＩＣ１の機能を評価するために、ＡＳＩＣ１の回路内部の信号やデータ処理の途中結果（例えば、画像データ）等をＡＳＩＣ１から取り出すものであり、例えば、ＡＳＩＣ１から画像データを、外部メモリ等に取り込むための信号やデータの入出力を行う。
【００２０】
ＡＳＩＣ１は、図２に示すように、レジスタ部１１、複数の機能モジュールＭ１〜Ｍｎ、デバッグＩ／Ｆ１２、コピー制御部ＣＳｎ及びアクセス不可レジスタ群ＲＢｎ等を備えており、レジスタ部１１は、デコーダＤＲと機能モジュールＭ１〜Ｍｎに対応したアクセス可能レジスタ群ＲＡ１〜ＲＡｎを備えている。
【００２１】
レジスタ部１１の各アクセス可能レジスタ群ＲＡ１〜ＲＡｎは、対応する機能モジュールＭ１〜Ｍｎに接続されているが、機能モジュールＲＡｎと機能モジュールＭｎとの間には、コピー制御部（コピー制御手段）ＣＳｎとアクセス不可レジスタ群ＲＢｎが接続されている。
【００２２】
アクセス可能レジスタ群ＲＡ１〜ＲＡｎは、共通のインターフェイスの回路構成であり、ＡＳＩＣ１の外部のＣＰＵ２からのアクセスが可能である。
【００２３】
ＡＳＩＣ１のレジスタ部１１には、ＡＳＩＣ１の各機能モジュールＭ１〜Ｍｎの動作を設定する各アクセス可能レジスタ群ＲＡ１〜ＲＡｎへアクセスを行なうための制御信号とデータ信号等がＣＰＵ２から入力され、各機能モジュールＭ１〜Ｍｎは、レジスタ部１１の対応するアクセス可能レジスタ群ＲＡ１〜ＲＡｎに設定されたレジスタ値に応じて、外部から入力される画像データ等のデータ処理等の機能動作を行うが、機能モジュールＭｎは、アクセス不可レジスタ群ＲＢｎに設定されたレジスタ値に応じた機能動作を行う。すなわち、機能モジュールＭｎは、例えば、偽造防止等の機密を必要とする処理機能を行ない、その回路構成や動作等の情報の機密を必要とする秘匿回路である。
【００２４】
すなわち、ＣＰＵ２は、レジスタ部１１に、アクセス可能レジスタ群ＲＡ１〜ＲＡｎのアドレス信号ａｄｄｒ、書き込み制御信号ｗｒ及び書き込みデータｗ＿ｄａｔａを入力して、レジスタ値の設定等を行い、また、読み出し制御信号ｒｄによって、アクセス可能レジスタ群ＲＡ１〜ＲＡｎから各アクセス可能レジスタ群ＲＡ１〜ＲＡｎに書き込まれているレジスタ値である読み出しデータｒ＿ｄａｔａを読み出す。ＣＰＵ２は、各アクセス可能レジスタ群ＲＡ１〜ＲＡｎへのアクセスをアドレスａｄｄｒによって行うが、このアドレスａｄｄｒをデコーダＤＲがデコードすることで、アクセス可能レジスタ群ＲＡ１〜ＲＡｎの各レジスタにアクセスする。
【００２５】
アクセス可能レジスタ群ＲＡ１〜ＲＡｎは、それぞれ各機能モジュールＭ１〜Ｍｎ用の複数のレジスタをまとめたものであり、各機能モジュールＭ１〜Ｍｎは、対応するアクセス可能レジスタ群ＲＡ１〜ＲＡｎの各レジスタの設定値（レジスタ値）に応じて動作を行うが、機能モジュールＭｎは、上述のように、レジスタ群ＲＢｎに設定されたレジスタ値に応じて動作する。このレジスタ群ＲＢｎには、コピー制御部ＣＳｎによって制御されたアクセス可能レジスタ群ＲＡｎのレジスタ値がコピーされる。
【００２６】
デバッグＩ／Ｆ１２は、ＡＳＩＣ１をデバッグ装置３に接続して、ＡＳＩＣ１内の動作処理をデバッグするための内部信号やデータをデバッグ装置３との間で入出力するためのインターフェイスであり、各機能モジュールＭ１〜Ｍｎからの信号を選択して、デバッグ装置３へ出力する。
【００２７】
そして、各機能モジュールＭ１〜Ｍｎのうち、機能モジュールＭｎは、上述のように、例えば、偽造防止等の機密を必要とする処理機能を行ない、その回路構成や動作等の情報の機密を必要とする秘匿回路である。
【００２８】
そこで、ＡＳＩＣ１は、機能モジュールＭｎの動作を規定するレジスタとして、外部からはアクセスすることのできないアクセス不可レジスタ群ＲＢｎが設けられ、レジスタ部１１の機能モジュールＭｎに対応するアクセス可能レジスタ群ＲＡｎは、レジスタ部１１の他のアクセス可能レジスタ群ＲＡ１〜ＲＡｎ-1と同様にＣＰＵ２からアクセス可能としている。そして、アクセス不可レジスタ群ＲＢｎは、外部からのアクセス（リード、ライト）ができないため、秘匿回路である機能モジュールＭｎを動作させるためのレジスタ群ＲＢｎへのレジスタ値の設定を、アクセス可能レジスタ群ＲＡｎに設定したレジスタ値をアクセス不可レジスタ群ＲＢｎにコピーするとともに、該アクセス可能レジスタ群ＲＡｎのレジスタ値のレジスタ群ＲＢｎへのコピーをコピー制御部ＣＳｎによってタイミング規制することでコピーを制御している。
【００２９】
すなわち、このアクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎは、それぞれのレジスタが１対１に対応する構成となっており、アクセス不可レジスタ群ＲＢｎへのレジスタ値の設定は、外部のＣＰＵ２からアクセス可能レジスタ群ＲＡｎに設定されたレジスタ値をコピーすることで行なう。そして、図３に示すように、アクセス可能レジスタ群ＲＡｎには、ＣＰＵ２から書き込み制御信号ｒｅｇＡｎ＿ｗｒ、書き込みデータｗ＿ｄａｔａが入力され、また、アクセス可能レジスタ群ＲＡｎからは、ＣＰＵ２によってリードデータｒ＿ｄａｔａが読み出されるが、アクセス不可レジスタ群ＲＢｎは、ＣＰＵ２等の外部からアクセスするための制御信号であるアドレスａｄｄｒやリード制御信号ｒｄ、ライト制御信号ｗｒとの接続がなく、外部からのアクセスができない構成である。
【００３０】
そして、コピー制御部ＣＳｎには、カウンタＣＮ（図４参照）からの遅延フレームゲート信号ｆｇａｔｅ＿Ｒ、アクセス可能レジスタ群ＲＡｎからのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａ及びＣＰＵ２からの書き込み制御信号ｒｅｇＡｎ＿ｗｒ、リセット信号ｒｅｓｅｔ及びフレームゲート信号ｆｇａｔｅが入力され、これらの信号に基づいて、アクセス可能レジスタ群ＲＡｎからアクセス不可レジスタ群ＲＢｎへのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａのコピーをコピータイミングによって制御する。
【００３１】
このコピー制御部ＣＳｎは、図４に示すように、コピー可能期間設定回路２０、シフトレジスタ３１及びＡＮＤ回路３２等を備えており、コピー可能期間設定回路２０は、トリガ生成回路２１、２２及び組み合わせ回路２３を備えている。なお、本実施例のＡＳＩＣでは、クロックは、全て同じ同期クロックを用いており、各図では、同期クロックの図示を省略している。そして、このコピー制御部ＣＳｎは、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）のプログラムをＣＰＵ２が実行することで、ＣＰＵ２からアクセス可能レジスタ群ＲＡ１〜ＲＡｎにレジスタ値が設定されるが、このプログラムのうち、機密保護プログラムは、ＣＤ（Compact Disc）、ＣＤ−ＲＷ（Compact Disc Rewritable ）、ＤＶＤ（Digital Video Disk）、フレキシブルディスク等の記録媒体に記録されているレジスタ値のコピー制御を行って機密保護処理を実行する機密保護プログラムを図示しないメモリに読み込んで導入することで、後述する機密保護処理を実行するコピー制御部ＣＳｎとして構築される。また、デバッグ時には、エミュレータ等からのレジスタ値がアクセス可能レジスタ群ＲＡ１〜ＲＡｎに設定される。
【００３２】
また、アクセス不可レジスタ群ＲＢｎは、セレクタＳＥと複数のレジスタとしてのフリップフロップＦＦ１〜ＦＦｍを備え、セレクタＳＥの入力端子に、コピー部ＣＳｎを通してアクセス可能レジスタ群ＲＡｎからのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａが入力されていて、コピー制御部ＣＳｎからのコピー制御信号ｒｅｇＢｎ＿ｃｔｌがセレクタＳＥのセレクト端子に入力される。セレクタＳＥは、Ｈｉ（ｈｉｇｈ：ハイ）のコピー制御信号ｒｅｇＢｎ＿ｃｔｌが入力されると、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａを選択して、アクセス可能レジスタ群ＲＡｎの各レジスタに対応するレジスタとしてのフリップフロップＦＦ１〜ＦＦｍに該Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａをＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとして順次コピーする。
【００３３】
コピー制御部ＣＳｎは、アクセス可能レジスタ群ＲＡｎからのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａをそのままアクセス不可レジスタ群ＲＢｎのセレクタＳＥに出力するとともに、上記コピー制御信号ｒｅｇＢｎ＿ｃｔｌを生成してアクセス不可レジスタ群ＲＢｎのセレクタＳＥのセレクト端子に出力する。
【００３４】
シフトレジスタ３１には、書き込み制御信号ｒｅｇＡｎ＿ｗｒが入力され、シフトレジスタ３１は、書き込み制御信号ｒｅｇＡｎ＿ｗｒを所定タイミングだけ遅らせて、書き込み制御信号ｒｅｇＢｎ＿ｗｒとしてＡＮＤ回路３２に出力する。
【００３５】
コピー可能期間設定回路２０のトリガ生成回路２１及びトリガ生成回路２２は、それぞれフリップフロップ２１ａ、２２ａ、ＮＯＴ回路２１ｂ、２２ｂ及びＮＯＲ回路２１ｃ、２２ｃを備えており、トリガ生成回路２１には、フレームゲート信号ｆｇａｔｅが入力され、トリガ生成回路２２には、カウンタＣＮから遅延フレームゲート信号ｆｇａｔｅ＿Ｒが入力される。
【００３６】
カウンタＣＮは、図５に示すように、フレームゲート信号ｆｇａｔｅがＬｏｗ（ロー）になると、該Ｌｏｗになったときから設定値に応じた時間の後にＨｉとなる遅延フレームゲート信号ｆｇａｔｅ＿Ｒをトリガ生成回路２２に出力する。
【００３７】
トリガ生成回路２１は、フレームゲート信号ｆｇａｔｅの立ち上がり時にＨｉになるトリガを生成して組み合わせ回路２３に出力し、トリガ生成回路２２は、遅延フレームゲート信号ｆｇａｔｅ＿Ｒの立ち上がり時にＨｉになるコピー許可トリガＴＲ（図５参照）を組み合わせ回路に出力する。
【００３８】
組み合わせ回路２３は、ＮＯＲ回路２３ａ、ＯＲ回路２３ｂ、ＡＮＤ回路２３ｃ、フリップフロップ２３ｄ、ＮＯＴ回路２３ｅ及びＮＯＲ回路２３ｆが順次接続されており、最終段のＮＯＲ回路２３ｆの出力がアンド回路３２に入力される。
【００３９】
初段のＮＯＲ回路２３ａに、トリガ生成回路２１からのトリガとＮＯＴ回路２３ｅの出力が入力され、ＮＯＲ回路２３ａは、トリガ生成回路２１からのトリガとＮＯＴ回路２３ｅからの出力のＮＯＲ処理を行ってＯＲ回路２３ｂに出力する。ＯＲ回路２３ｂには、さらに、トリガ生成回路２２からのコピー許可トリガＴＲが入力され、ＯＲ回路２３ｂは、ＮＯＲ回路２３ａの出力とコピー許可トリガＴＲのＯＣＲ処理を行ってＡＮＤ回路２３ｃに出力する。アンド回路２３ｃには、さらに、初期化のためのリセット信号ｒｅｓｅｔが入力されており、アンド回路２３ｃは、ＯＲ回路２３ｂの出力とリセット信号ｒｅｓｅｔのアンド処理を行ってフリップフロップ２３ｄに出力する。フリップフロップ２３ｄは、アンド回路２３ｃからの出力をクロックによって保持してＮＯＴ回路２３ｅに出力し、ＮＯＴ回路２３ｅは、フリップフロップ２３ｄの出力を反転してＮＯＲ回路２３ｆに出力するとともに、ＮＯＲ回路２３ａに戻す。ＮＯＲ回路２３ｆは、ＮＯＴ回路２３ｅからの出力と上記フレームゲート信号ｆｇａｔｅが入力され、図５に示すように、これらのＮＯＲ処理を行って、フレームゲート信号ｆｇａｔｅがＬｏｗであって、Ｈｉのコピー許可トリガＴＲが入力された後の間だけＨｉとなるコピー可能期間信号ＣｏｋｔをＡＮＤ回路３２に出力してレジスタ間のコピー可能期間を設定する。
【００４０】
すなわち、コピー可能期間設定回路２０は、フレームゲート信号ｆｇａｔｅ、遅延フレームゲート信号ｆｇａｔｅ＿Ｒ及び初期化のためのリセット信号ｒｅｓｅｔが入力され、図５に示すように、リセット信号ｒｅｓｅｔによってリセットされた後、フレームゲート信号ｆｇａｔｅが、Ｌｏｗのレジスタアクセス可能期間であって、遅延フレームゲート信号ｆｇａｔｅ＿Ｒから生成したコピー許可トリガＴＲによって、フレームゲート信号ｆｇａｔｅがＨｉになるまでの間、Ｈｉの信号をＡＮＤ回路３２に出力して、書き込み制御信号ｒｅｇＡｎ＿ｗｒをシフトレジスタ３１で遅延させた書き込み制御信号ｒｅｇＢｎ＿ｗに基づいて、ＡＮＤ回路３２からＨｉのコピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎのセレクタＳＥに出力する。
【００４１】
アクセス不可レジスタ群ＲＢｎは、そのセレクタＳＥが、このコピー制御信号ｒｅｇＢｎ＿ｃｔｌがＨｉであるレジスタコピー制御期間に、アクセス可能レジスタ群ＲＡｎから入力されるＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａをアクセス不可レジスタ群ＲＢｎのフリップフロップＦＦ１〜ＦＦｎに順次書き込んでコピーする。
【００４２】
なお、ＡＳＩＣ１は、各機能モジュールＭ１〜Ｍｎが、対応するアクセス可能レジスタ群ＲＡ１〜ＲＡｎへのレジスタ値の設定後、アクセス可能レジスタ群ＲＡ１〜ＲＡｎの設定値（レジスタ値）に合わせた処理動作を行なうという処理動作を繰り返す。そして、フレームゲート信号ｆｇａｔｅは、Ｌｏｗの期間がレジスタアクセス可能期間であって、Ｈｉの期間がレジスタの設定値（レジスタ値）に応じて機能モジュールＭ１〜Ｍｎが動作する機能動作期間である。
【００４３】
すなわち、コピー制御部ＣＳｎは、遅延フレームゲート信号ｆｇａｔｅ＿Ｒの立ち下がりで出力されるコピー許可トリガＴＲで開始して、フレームゲート信号ｆｇａｔｅの立ち上がりで終了するコピー可能期間をコピー可能期間信号ＣｏｋｔがＨｉの期間として規定し、このコピー可能期間という限られたタイミングのみアクセス可能レジスタ群ＲＡｎのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａをアクセス不可レジスタ群ＲＢｎにＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとしてコピーすることを許可し、限られたタイミング以外では、コピーを禁止するコピー制限処理を行う。
【００４４】
次に、本実施例の作用を説明する。本実施例のＡＳＩＣ１は、秘匿回路である機能モジュールＭｎの内部回路構成の特定や動作の内容に対してより安価にかつより高い機密性を確保する。
【００４５】
すなわち、ＡＳＩＣ１は、複数の機能モジュールＭ１〜Ｍｎを搭載しており、これらの機能モジュールＭ１〜Ｍｎのうち、機能モジュールＭ１〜Ｍｎ-1は、機密を必要とするものではなく、外部からのアクセスの可能なレジスタ部１１のアクセス可能レジスタ群ＲＡ１〜ＲＡｎ-1へのＣＰＵ２からのレジスタ値の設定に応じた動作を行う。
【００４６】
ところが、ＡＳＩＣ１は、秘匿回路として機能モジュールＭｎを搭載しており、機能モジュールＭｎについては、機能モジュールＭｎに対応する外部からアクセス可能なアクセス可能レジスタ群ＲＡｎへの設定値（レジスタ値）による機能モジュールＭｎの動作内容を機密にする必要がある。
【００４７】
そこで、本実施例のＡＳＩＣ１は、外部からのアクセスの不可能なアクセス不可レジスタＲＢｎを機能モジュールＭｎの動作レジスタとして搭載するとともに、機能モジュールＭｎに対応する外部からアクセス可能であるアクセス可能レジスタ群ＲＡｎに設定されたレジスタ値であるＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａを、所定のコピー可能期間に外部からのコピー指示である書き込み制御信号ｗｒがあったときにのみ、アクセス不可レジスタＲＢｎにコピーして、機能モジュールＭｎに動作を行わせる。
【００４８】
すなわち、ＡＳＩＣ１は、ＣＰＵ２から書き込み制御信号ｗｒ、アドレス信号ａｄｄｒ及び書き込みデータｗ＿ｄａｔａが送られてくると、書き込み制御信号ｗｒとアドレス信号ａｄｄｒをレジスタ部１１のデコーダＤＲでデコードして、フレームゲート信号ｆｇａｔｅがＬｏｗの期間であるレジスタアクセス可能期間において、対応するアクセス可能レジスタ群ＲＡ１〜ＲＡｎのレジスタに書き込みデータｗ＿ｄａｔａを書き込む。
【００４９】
機能モジュールＭａ〜Ｍｎ-1は、秘匿回路ではないため、レジスタ部ＲＡ１〜ＲＡｎ-1に設定されたレジスタ値である書き込みデータｗ＿ｄａｔａに応じた動作が可能である。
【００５０】
ところが、機能モジュールＭｎは、秘匿回路であり、秘匿回路である機能モジュールＭｎに対応するアクセス可能レジスタ群ＲＡｎは、外部アクセス可能であるが、機能モジュールＭｎに設定値として設定して動作させるアクセス不可レジスタ群ＲＢｎは、外部からアクセス不可能なレジスタであり、外部からアクセス可能なアクセス可能レジスタ群ＲＡｎにＣＰＵ２から書き込まれて設定されたＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａは、そのままでは、アクセス不可レジスタ群ＲＢｎには設定されない。
【００５１】
そこで、ＡＳＩＣ１は、アクセス可能レジスタ群ＲＡｎに設定されたＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａを、コピー制御部ＣＳｎによって、外部アクセスの不可能なアクセス不可レジスタ群ＲＢｎにコピーするが、セキュリティを確保するために、コピータイミングを所定のコピー可能期間に制限している。
【００５２】
すなわち、コピー制御部ＣＳｎは、図５に示したように、そのコピー可能期間設定回路２０のトリガ生成回路２１にフレームゲート信号ｆｇａｔｅが入力され、フレームゲート信号ｆｇａｔｅがレジスタアクセス可能期間であるＬｏｗに切り替わると、トリガ生成回路２１がＨｉのトリガをコピー制御部ＣＳｎの組み合わせ回路２３に出力し、また、このフレームゲート信号ｆｇａｔｅが遅延された遅延フレームゲート信号ｆｇａｔｅＲがカウンタＣＮからコピー可能期間設定回路２０のトリガ生成回路２２に入力されると、トリガ生成回路２２がコピー許可トリガＴＲを生成して、コピー制御部ＣＳｎの組み合わせ回路２３に出力する。組み合わせ回路２３は、これらのトリガ生成回路２１からのトリガ、トリガ生成回路２２からのコピー許可トリガＴＲ及びリセット信号ｒｅｓｅｔによって、フレームゲート信号ｆｇａｔｅがＬｏｗであって、Ｈｉのコピー許可トリガＴＲが入力された後の間だけＨｉとなるコピー可能期間信号ＣｏｋｔをＡＮＤ回路３２に出力してレジスタ間のコピー可能期間を設定して、該コピー可能期間信号Ｃｏｋｔをコピー制御部ＣＳｎのＡＮＤ回路３２に出力する。
【００５３】
すなわち、コピー可能期間設定回路２０が、図５に示すように、フレームゲート信号ｆｇａｔｅがＬｏｗであって、Ｈｉのコピー許可トリガＴＲが入力された後の期間だけＨｉとなるコピー可能期間信号ＣｏｋｔをＡＮＤ回路３２に出力してコピー可能期間を設定する。
【００５４】
このフレームゲート信号ｆｇａｔｅがＬｏｗのレジスタアクセス可能期間に、ＣＰＵ２からの書き込みデータｗ＿ｄａｔａがアクセス可能レジスタ群ＲＡｎにＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとして書き込まれた後、コピー可能期間信号ＣｏｋｔがＨｉとなって、コピー可能期間になり、このＨｉの書き込み制御信号ｒｅｇＡｎ＿ｗｒがシフトレジスタ３１で遅延された書き込み制御信号ｒｅｇＢｎ＿ｗがＡＮＤ回路３２に入力されると、ＡＮＤ回路３２がＨｉのコピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎのセレクタＳＥに出力する。
【００５５】
アクセス不可レジスタ群ＲＢｎのセレクタＳＥは、コピー制御信号ｒｅｇＢｎ＿ｃｔｌがＨｉになると、コピー制御部ＣＳｎを介して入力されるアクセス可能レジスタ群ＲＡｎに書き込まれたＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａをアクセス不可レジスタ群ＲＢｎの各レジスタであるフリップフロップＦＦ１〜ＦＦｍにＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとしてコピーする。
【００５６】
機能モジュールＭｎは、このアクセス不可レジスタ群ＲＢｎに設定されたレジスタ値であるＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａ、すなわち、Ｂレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａに応じて、フレームゲート信号がＨｉの期間（機能動作期間）に動作する。  
【００５７】
ところが、コピー制御部ＣＳｎは、図５（ｈ）〜（ｊ）に示すように、フレームゲート信号ｆｇａｔｅがＬｏｗのレジスタアクセス可能期間ではあるが、コピー可能期間信号ＣｏｋｔがＬｏｗのコピー可能期間以外の期間に、書き込み制御信号ｒｅｇＡｎ＿ｗｒがＨｉとなってＣＰＵ２からの書き込みデータｗ＿ｄａｔａがアクセス可能レジスタ群ＲＡｎにＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとして書き込まれても、コピー制御信号ｒｅｇＢｎ＿ｃｔｌをＨｉとはせず、アクセス可能レジスタ群ＲＡｎのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａのアクセス不可レジスタ群ＲＢｎへのＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとしてのコピーを禁止する。
【００５８】
したがって、機密を要する秘匿回路である機能モジュールＭｎの動作を決定するレジスタであるアクセス不可レジスタ群ＲＢｎへのＣＰＵ２等の外部からのアクセスを不可能とするとともに、必要な動作を行わせるためには、外部アクセス可能なアクセス可能レジスタ群ＲＡｎに書き込みデータｗ＿ｄａｔａを設定して、該アクセス可能レジスタ群ＲＡｎに設定した書き込みデータｗ＿ｄａｔａを、コピー可能期間という限られたタイミングのみアクセス不可レジスタ群ＲＢｎにＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとしてコピーし、限られたコピー可能期間以外の期間では、コピーを行わないようにすることができる。その結果、秘匿回路である機能モジュールＭｎへのレジスタであるアクセス不可レジスタ群ＲＢｎへのアクセスやデバッグ制御に対してのセキュリティを高めることができ、レジスタの設定に対する動作やデバッグの情報の収集して該収集した情報からの機密データの分析を行うことができないようにして、ＡＳＩＣ１の内部回路構成の特定や動作の内容に対してより一層安価にかつより一層高い機密性を確保することができる。
【００５９】
なお、コピー可能期間は、上記図５に示したコピー可能期間に限るものではなく、例えば、図６に示すように、フレームゲート信号ｆｇａｔｅがレジスタアクセス可能期間であるＬｏｗのときに、コピー許可トリガＴＲがＨｉとなったときから開始し、再度コピー許可トリガＴＲがＨｉとなると終了するコピー可能期間であってもよい。さらに、コピー可能期間は、図７に示すように、その開始タイミングを、コピー許可トリガＴＲが２回入力されたタイミングに設定し、その終了タイミングを、図５のように、フレームゲート信号ｆｇａｔｅの立ち上がり、または、図６のように、コピー許可トリガＴＲの再度の入力タイミングとしてもよい。
【実施例２】
【００６０】
図８及び図９は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第２実施例を示す図であり、図８は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第２実施例を適用したＡＳＩＣのコピー制御部ＣＳｎｂの要部回路ブロック図である。
【００６１】
なお、本実施例は、上記第１実施例のＡＳＩＣ１及び周辺回路であるＣＰＵ２、デバッグ装置３と同様のＡＳＩＣ１及びＣＰＵ２、デバッグ装置３に適用したものであり、本実施例の説明においては、第１実施例と同様の構成部分については、同一の符号を付して、その説明を省略し、また、図示しない部分についても、第１実施例で用いた符号をそのまま用いて説明する。
【００６２】
本実施例は、コピー可能期間以外の期間にコピー指示である書き込み制御信号ｒｅｇＡｎ＿ｗｒがあると、それ以降のコピー動作を、たとえ、コピー可能期間に書き込み制御信号ｒｅｇＡｎ＿ｗｒがあっても禁止するものである。
【００６３】
図８において、コピー制御部（コピー制御手段）ＣＳｎｂは、上記第１実施例のＡＳＩＣ１の機能モジュールＭｎ用のアクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎとの間に接続されており、第１実施例と同様のコピー可能期間設定回路２０、シフトレジスタ３１及びＡＮＤ回路３２を搭載しているとともに、誤タイミング検出回路４０を搭載している。
【００６４】
コピー可能期間設定回路２０は、第１実施例と同様に、カウンタＣＮからの遅延フレームゲート信号ｆｇａｔｅ＿Ｒ、フレームゲート信号ｆｇａｔｅ及びリセット信号ｒｅｓｅｔからコピー可能期間を設定するコピー可能期間信号Ｃｏｋｔを生成して、誤タイミング検出回路４０に出力する。
【００６５】
誤タイミング検出回路４０には、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａ、フレームゲート信号ｆｇａｔｅ及びリセット信号ｒｅｓｅｔが入力され、ＡＮＤ回路３２には、書き込み制御信号ｒｅｇＡｎ＿ｗｒをシフトレジスタ３１で所定タイミングだけ遅らせた書き込み制御信号ｒｅｇＢｎ＿ｗｒと誤タイミング検出回路４０の出力信号であるフラグｆｌｇが入力され、ＡＮＤ回路３２は、書き込み制御信号ｒｅｇＢｎ＿ｗｒとフラグｆｌｇがともにＨｉのときに、Ｈｉのコピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎのセレクタＳＥに出力する。
【００６６】
誤タイミング検出回路４０は、ＸＯＲ回路４０ａ、ＯＲ回路４０ｂ、ＡＮＤ回路４０ｃ、ＯＲ回路４０ｄ及びフリップフロップ４０ｅを備えており、ＸＯＲ回路４０ａには、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとアクセス不可レジスタ群ＲＢｎに書き込まれているＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａが入力されている。ＸＯＲ回路４０ａは、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａのＸＯＲ処理を行って両者が異なる場合に、Ｈｉとなる信号をＯＲ回路４０ｂに出力し、ＯＲ回路４０ｂには、該ＸＯＲ回路４０ａからの出力信号が反転入力され、さらに、フレームゲート信号ｆｇａｔｅが反転入力され、さらに、コピー可能期間設定回路２０からの上記コピー可能期間信号Ｃｏｋｔが入力される。
【００６７】
ＯＲ回路４０ｂは、これらの入力のＯＣＲ処理を行って、処理結果をＡＮＤ回路４０ｃに出力し、ＡＮＤ回路４０ｃには、さらにフリップフロップ４０ｅの出力であるフラグｆｌｇが入力されている。ＡＮＤ回路４０ｃは、これらの入力のアンド処理を行って、入力がともにＨｉであると、ＯＲ回路４０ｄにＨｉの信号を出力し、ＯＲ回路４０ｄには、さらに、初期化用のリセット信号ｒｅｓｅｔが反転入力される。
【００６８】
ＯＲ回路４０ｄは、入力のいずれかがＨｉであると、Ｈｉとなる信号をフリップフロップ４０ｅに出力し、フリップフロップ４０ｅは、ＯＲ回路４０ｄからの入力を保持して、ＡＮＤ回路３２及びＡＮＤ回路４０ｃにフラグｆｌｇとして出力する。
【００６９】
誤タイミング検出回路４０は、コピー可能期間にアクセス不可レジスタ群ＲＢｎにアクセス可能レジスタ群ＲＡｎのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａがＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとしてコピーが行なわれた否かの状態を保持する。すなわち、誤タイミング検出回路４０は、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａをアクセス不可レジスタ群ＲＢｎのセレクタＳＥに出力するとともに、このＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとアクセス不可レジスタ群ＲＢｎの保持するＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａをＸＯＲ回路４０ａで比較した比較結果とフレームゲート信号ｆｇａｔｅ及びコピー可能期間設定回路２０からのコピー可能期間信号Ｃｏｋｔに基づいてコピー可能期間にコピー指示である書き込み制御信号ｒｅｇＡｎ＿ｗｒ、すなわち、書き込み制御信号ｒｅｇＢｎ＿ｗｒによって適切にＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａがアクセス不可レジスタ群ＲＢｎにコピーされて、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとが一致するか判断し、コピー可能期間に適切にＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａがアクセス不可レジスタ群ＲＢｎにコピーされると、フリップフロップ４０ｅがＡＮＤ回路３２に出力するフラグｆｌｇをＨｉとして、ＡＮＤ回路３２が書き込み制御信号ｒｅｇＢｎ＿ｗｒの入力によって、ＡＮＤ回路３２がＨｉのコピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎのセレクタＳＥ出力できるようにして、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａのアクセス不可レジスタ群ＲＢｎへのコピーを可能とする。
【００７０】
ところが、誤タイミング検出回路４０は、コピー可能期間以外の期間に書き込み制御信号ｒｅｇＡｎ＿ｗｒ（書き込み制御信号ｒｅｇＢｎ＿ｗｒ）が入力されると、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａが異なり、フリップフロップ４０ｅの出力するフラグｆｌｇがＬｏｗとなって、ＡＮＤ回路３２からのコピー制御信号ｒｅｇＢｎ＿ｃｔｌの出力を禁止するとともに、一旦フラグｆｌｇがＬｏｗになると、ＡＮＤ回路４０ｃの出力が常にＬｏｗとなって、以降、リセット信号ｒｅｓｅｔがフリップフロップ４０ｅをリセットするまで、正規のコピー可能期間であってもＡＮＤ回路３２からのコピー制御信号ｒｅｇＢｎ＿ｃｔｌの出力を禁止する。
【００７１】
次に、本実施例の作用を説明する。本実施例のコピー制御部ＣＳｎｂは、コピー可能期間以外の期間にコピー指示である書き込み制御信号ｒｅｇＡｎ＿ｗｒがあってコピー動作を行うと、それ以降のコピー動作を、たとえ、コピー可能期間に書き込み制御信号ｒｅｇＡｎ＿ｗｒがあっても禁止する。
【００７２】
すなわち、コピー制御部ＣＳｎｂの誤タイミング検出回路４０は、リセット信号ｒｅｓｅｔが入力されると、フリップフロップ４０ｅがリセットされて、ＡＮＤ回路３２及びＡＮＤ回路４０ｃに出力しているフラグｆｌｇがＨｉになる。
【００７３】
この状態で、図９に示すように、コピー制御部ＣＳｎｂは、フレームゲート信号ｆｇａｔｅがＬｏｗのレジスタアクセス可能期間Ｔ１、Ｔ２、Ｔ３・・・のうち、例えば、レジスタアクセス可能期間Ｔ１に、コピー可能期間設定回路２０から誤タイミング検出回路４０にＨｉのコピー可能期間信号Ｃｏｋｔが入力されてコピー可能期間となる。このコピー可能期間に、書き込み制御信号ｒｅｇＡｎ＿ｗｒがシフトレジスタ３１で遅延された書き込み制御信号Ｂｎ＿ｗｒがＡＮＤ回路３２に入力されると、図９にレジスタコピー動作Ｄ１で示すように、ＡＮＤ回路３２がコピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎのセレクタＳＥのセレクト端子に出力し、セレクタＳＥは、その入力端子に入力されているＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａを順次レジスタであるフリップフロップＦＦ１〜ＦＦｍにＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとしてコピーする。そして、アクセス不可レジスタ群ＲＢｎは、このコピーして保持するＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａを誤タイミング検出回路４０のＸＯＲ回路４０ａに出力し、ＸＯＲ回路４０ａは、Ｂレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａを比較して、Ｂレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａが異なる場合にＨｉとなる信号を出力し、Ｂレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａが同じ場合にＬｏｗとなる信号を出力する。
【００７４】
したがって、図９のレジスタアクセス可能期間Ｔ２ではあるが、レジスタコピー可能期間以外の期間に書き込み制御信号ｒｅｇＡｎ＿ｗｒが入力されると、レジスタアクセス可能期間Ｔ２であるため、アクセス可能レジスタ群ＲＡｎには、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａは書き込まれるが、上述のように、コピー可能期間設定回路２０は、Ｈｉのコピー可能期間信号Ｃｏｋｔを誤タイミング検出回路４０に出力しない。したがって、誤検出タイミング検出回路４０は、フリップフロップ４０ｅがＬｏｗのフラグｆｌｇをＡＮＤ回路３２に出力し、ＡＮＤ回路３２は、図９に破線で示すように、コピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎに出力しない。その結果、アクセス可能レジスタ群ＲＡｎのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａは、アクセス不可レジスタ群ＲＢｎにはコピーされない。
【００７５】
そして、誤タイミング検出回路４０は、フリップフロップ４０ｅの出力がＡＮＤ回路４０ｃにフィードバッグされていて、フリップフロップ４０ｅがＬｏｗのフラグを出し続けるため、このコピー不可状態を保持し、図９にレジスタアクセス可能期間Ｔ３に示すように、その後に、レジスタコピー可能期間に書き込み制御信号ｒｅｇＡｎ＿ｗｒが入力されても、ＡＮＤ回路３２は、Ｈｉのコピー制御信号ｒｅｇＢｎ＿ｃｔｌを出力せず、コピーを禁止する。
【００７６】
このように、本実施例のＡＳＩＣ１のコピー制御部ＣＳｎｂは、コピー指示である書き込み制御信号ｒｅｇＡｎ＿ｗｒがコピー可能期間以外の期間にあると、以降のコピー動作を禁止するので、ＡＳＩＣ１の内部回路構成の特定や動作の内容に対してより一層安価にかつより一層高い機密性を確保することができる。
【実施例３】
【００７７】
図１０〜図１３は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第３実施例を示す図であり、図１０は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第３実施例を適用したＡＳＩＣ５０の要部回路ブロック図である。
【００７８】
なお、本実施例は、上記第１実施例と同様に、半導体集積回路であるＡＳＩＣ５０に、周辺回路であるＣＰＵ２、デバッグ装置３が接続されている場合に適用したものであり、本実施例の説明においては、第１実施例と同様の構成部分については、同一の符号を付して、その説明を省略し、また、図示しない部分についても、第１実施例で用いた符号をそのまま用いて説明する。
【００７９】
図１０において、ＡＳＩＣ５０は、上記第１実施例のＡＳＩＣ１と同様のレジスタ部１１、複数の機能モジュールＭ１〜Ｍｎ、デバッグＩ／Ｆ１２、コピー制御部ＣＳｎ及びアクセス不可レジスタ群ＲＢｎ等を備えているとともに、レジスタ比較部５１を備えており、レジスタ比較部５１は、比較部（比較手段）５２とレジスタ（比較結果保持手段）５３を備えている。
【００８０】
比較部５２には、アクセス可能レジスタ群ＲＡｎの出力とアクセス不可レジスタ群ＲＢｎの出力とが入力され、比較部５２は、アクセス可能レジスタ群ＲＡｎの出力とアクセス不可レジスタ群ＲＢｎの出力を比較して、比較結果値ＲＨをレジスタ５３及び機能モジュールＭｎに出力する。
【００８１】
レジスタ５３は、比較部５２の比較結果値ＲＨを格納するレジスタであり、例えば、図１１に示すように、アクセス可能レジスタ群ＲＡｎの各レジスタ及びアクセス不可レジスタ群ＲＢｎの各レジスタにそれぞれに対応する「０」〜「１５」までの１６ビット幅のレジスタ比較結果値ＲＨを格納する。
【００８２】
すなわち、ＡＳＩＣ５０の各機能モジュールＭ１〜Ｍｎは、複数の子機能モジュールを備えており、秘匿回路である機能モジュールＭｎも、図１２に示すように、子機能モジュールＭｎｓ１〜Ｍｎｓｍを備えているが、これらの子機能モジュールＭｎｓ１〜Ｍｎｓｍのうち子機能モジュールＭｎｓ２、Ｍｎｓ３のみが機密を必要とする秘匿回路であり、他の子機能モジュールＭｎｓ１、Ｍｎｓ４〜Ｍｎｓｍは機密を必要としないものであるとする。
【００８３】
そして、いま、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎは、それぞれレジスタを有しており、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎは、それぞれ有しているレジスタが対応している。すなわち、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎは、同じ数のレジスタを有している。
【００８４】
そして、比較部５２は、機能モジュールＭｎ用のアクセス可能レジスタ群ＲＡｎの各レジスタとアクセス不可レジスタ群ＲＢｎの各レジスタの値をビット毎に比較して、比較結果値ＲＨを機能モジュールＭｎに出力するとともに、レジスタ５３に保管する。
【００８５】
図１１のレジスタ５３の比較結果値ＲＨの保管値は、アクセス可能レジスタ群ＲＡｎの各レジスタとアクセス不可レジスタ群ＲＢｎの各レジスタのレジスタ値の比較結果である比較結果値ＲＨであり、「０００１ｈ」と「０００２ｈ」が比較結果値ＲＨを記憶保持しているレジスタのアドレスである。図１１において、「１」は、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎの対応するレジスタ値が一致していることを示しており、「０」は、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎの対応するレジスタ値が異なることを示している。このレジスタ５３は、ＣＰＵ２によりアドレスａｄｄｒが「０００１ｈ」、「０００２ｈ」が指定されることで、読み出し制御信号ｒｄによって読み出し制御が行われて、アドレスａｄｄｒ「０００１ｈ」またはアドレスａｄｄｒ「０００２ｈ」の値が読み出しデータｒ＿ｄａｔａとして読み出される。
【００８６】
この読み出し値は、図１３に示すように、管理されたレジスタの結果となり、機能モジュールＭｎのアクセス可能レジスタ群ＲＡｎの各レジスタのアドレスである機能レジスタアドレスＲＡｎａｄｄとアクセス不可レジスタ群ＲＢｎの各レジスタ値を確認するためのレジスタのアドレスである機能レジスタアドレスＲＢｎａｄｄ及び確認レジスタの何ビット目に比較結果値ＲＨが格納されているかの情報が管理される。例えば、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎレジスタとしてアドレス１０００ｈの結果は、図１３の比較結果管理表から機能レジスタアドレスＲＡｎａｄｄが「１０００ｈ」である確認アドレスＲＢｎａｄｄには「０００１ｈ」が記載されていて、「０」ｂｉｔに比較結果が保管されていることを示している。
【００８７】
そして、いま、図１１のアドレスａｄｄｒ「０００１ｈ」の［０］ｂｉｔ目には、「１」が格納されているため、アクセス可能レジスタ群ＲＡｎの機能レジスタアドレスＲＡｎａｄｄ「１０００ｈ」とアクセス不可レジスタ群ＲＢｎの対応するアドレスのレジスタ値が一致していることを示している。また、確認レジスタアドレスＲＢｎａｄｄ「０００２ｈ」の［３］ｂｉｔ目には、レジスタ値が異なることを示している「０」が格納されているが、これに該当する機能レジスタアドレスＲＡｎａｄｄは、「１００１４」である。
【００８８】
したがって、このレジスタ比較部５１のレジスタ５３の比較結果管理表をＣＰＵ２によってアドレス信号ａｄｄｒと読み出し信号ｒｄで制御することで、アクセス可能レジスタ群ＲＡｎのレジスタとアクセス不可レジスタ群ＲＢｎのレジスタの比較結果値ＲＨを取得することができる。
【００８９】
一方、レジスタ比較部５２は、アクセス可能レジスタ群ＲＡｎのレジスタとアクセス不可レジスタ群ＲＢｎのレジスタの比較結果値ＲＨを機能モジュールＭｎに出力しており、機能モジュールＭｎは、この比較結果値ＲＨに基づいて、子機能モジュールＭｎｓ１〜Ｍｎｓｍのうち、機密を要する子機能モジュールＭｎｓ２、Ｍｎｓ３の出力をデバッグ装置３へ出力するか否かを制御する。
【００９０】
すなわち、図１２に示したように、秘匿回路である機能モジュールＭｎも、その全ての子機能モジュールＭｎｓ１〜Ｍｎｓｍが機密を必要とするものではなく、図１２の場合、子機能モジュールＭｎｓｗ、Ｍｎｓ３のみが機密を必要とするものであるとする。この場合、機能モジュールＭｎは、その各子機能モジュールＭｎｓ１〜Ｍｎｓｍは、その出力が順次次段の子機能モジュールＭｎｓ１〜Ｍｎｓｍに入力されているとともに、各段の子機能モジュールＭｎｓ１〜Ｍｎｓｍの出力がセレクタＭＳＥｎに入力されており、セレクタＭＳＥｎは、選択部５５からの選択に応じて、子機能モジュールＭｎｓ１〜Ｍｎｓｍから入力されているデータを選択してデバッグＩ／Ｆ１２に出力する。この選択部５５は、アクセス可能レジスタ群ＲＡｎへのレジスタ値の設定等によってセレクタＭＳＥｎによる選択を指示する。
【００９１】
そして、機能モジュールＭｎの各機能モジュールＭ１〜Ｍｎのうち機密を要する子機能モジュールＭｎｓ２、Ｍｎｓ３の出力側には、セレクタＫＭＳＥａ、ＫＭＳＥｂが配設されており、各セレクタＫＭＳＥａ、ＫＭＳＥｂには、対応する子機能モジュールＭｎｓ２、Ｍｎｓ３の出力と、該対応する子機能モジュールＭｎｓ２、Ｍｎｓ３の前段の子機能モジュールＭｎｓ１、Ｍｎｓ２の出力が入力される。具体的には、セレクタＫＭＳＥａには、子機能モジュールＭｎｓ２の出力と子機能モジュールＭｎｓ１の出力が入力され、セレクタＫＭＳＥｂには、子機能モジュールＭｎｓ３の出力とセレクタＫＭＳＥａの出力が入力される。
【００９２】
各セレクタＭＳＥａ、ＭＳＥｂには、図１０のレジスタ比較部６０から比較結果値ＲＨが入力され、比較結果値ＲＨが「１」のとき、すなわち、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎの対応するレジスタ値が一致しているときには、対応する子機能モジュールＭｎｓ２、Ｍｎｓ３の出力を次段の子機能モジュールＭｎｓ３、Ｍｎｓ４に出力するが、比較結果値ＲＨが「０」のとき、すなわち、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎの対応するレジスタ値が不一致であるときには、対応する子機能モジュールＭｎｓ２、Ｍｎｓ３の前段の子機能モジュールＭｎｓ１、Ｍｎｓ２の出力を次段の子機能モジュールＭｎｓ３、Ｍｎｓ４に出力する。
【００９３】
したがって、機能モジュールＭｎは、アクセス可能レジスタ群ＲＡｎからアクセス不可レジスタ群ＲＢｎに適切なタイミングであるコピー可能期間にコピーが行われず、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎの値が異なるときには、機密を要する子機能モジュールＭｎｓ２、Ｍｎｓ３の処理結果を、知られても影響のない処理結果に変更してデバッグ装置３に出力することができる。その結果、機密を要する子機能モジュールＭｎｓ２、Ｍｎｓ３の機密を適切かつ確実に確保することができる。
【００９４】
また、上述のように、ＡＳＩＣ５０の外部であるＣＰＵ２からアドレス信号ａｄｄｒと読み出し信号ｒｄで制御することで、アクセス可能レジスタ群ＲＡｎのレジスタとアクセス不可レジスタ群ＲＢｎのレジスタの比較結果値ＲＨを取得することができ、アクセス不可レジスタ群ＲＢｎのレジスタの設定状況を確認することができる。
【００９５】
さらに、本実施例のＡＳＩＣ１は、機密を要する機能モジュールＭｎが、複数の子機能モジュールＭｎｓ１〜Ｍｎｓｍを有し、アクセス可能レジスタ群ＲＡｎ及びアクセス不可レジスタ群ＲＢｎが、それぞれ該子機能モジュールＭｎｓ１〜Ｍｎｓｍをに対応する所定数のレジスタを有し、コピー制御部ＣＳｎが、該複数の子機能モジュールＭｎｓ１〜Ｍｎｓｍのうち、機密を要する子機能モジュールＭｎｓ２、Ｍｎｓ３に対応するアクセス可能レジスタ群ＲＡｎのレジスタからアクセス不可レジスタ群ＲＢｎのレジスタへのレジスタ値のコピーを禁止している。
【００９６】
したがって、複数の子機能モジュールＭｎｓ１〜Ｍｎｓｍのうち、機密を要する秘匿回路としての子機能モジュールＭｎｓ２、Ｍｎｓ３の動作結果が外部から取得されることを防止することができ、より一層適切かつ容易にＡＳＩＣ１の機密を保護することができる。
【実施例４】
【００９７】
図１４及び図１５は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第４実施例を示す図であり、図１４は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第４実施例を適用したＡＳＩＣ６０の要部回路ブロック図である。
【００９８】
なお、本実施例は、上記第１実施例と同様に、半導体集積回路であるＡＳＩＣ６０に、周辺回路であるＣＰＵ２、デバッグ装置３が接続されている場合に適用したものであり、本実施例の説明においては、第１実施例と同様の構成部分については、同一の符号を付して、その説明を省略し、また、図示しない部分についても、第１実施例で用いた符号をそのまま用いて説明する。
【００９９】
図１４において、ＡＳＩＣ６０は、上記第１実施例のＡＳＩＣ１と同様のレジスタ部１１、複数の機能モジュールＭ１〜Ｍｎ、デバッグＩ／Ｆ１２、コピー制御部ＣＳｎ及びアクセス不可レジスタ群ＲＢｎ等を備えているとともに、レジスタ比較部６１を備えており、レジスタ比較部６１は、比較部６２とレジスタ６３を備えている。
【０１００】
なお、図１４では、図を簡略化するために、レジスタ部１１のデコーダＤＲ、機能モジュールＭ１〜Ｍｎ及びコピー制御部ＣＳｎを省略しており、また、アクセス可能レジスタ群ＲＡ１〜ＲＡｎのうち、機密を要する機能モジュールＭｎに対応するアクセス可能レジスタ群ＲＡｎ以外のアクセス可能レジスタ群ＲＡ１〜ＲＡｎ−１を省略している。
【０１０１】
機能モジュールＭｎは、図示しないが、第３実施例と同様に、複数の子機能モジュールＭｎｓ１〜Ｍｎｓｍを備えており、アクセス可能レジスタ群ＲＡｎは、子機能モジュールＭｎｓ１〜Ｍｎｓｍに対応する数の子機能モジュール用レジスタ群（以下、子モジュール用レジスタ群という。）Ａｒ１〜Ａｒｍを備えている。
【０１０２】
また、アクセス不可レジスタ群ＲＢｎは、子機能モジュールＭｎｓ１〜Ｍｎｓｍに対応するとともに、アクセス可能レジスタ群ＲＡｎの子モジュール用レジスタ群Ａｒ１〜Ａｒｍに対応する子機能モジュール用レジスタ群（以下、子モジュール用レジスタ群という。）Ｂｒ１〜Ｂｒｍを備えている。
【０１０３】
各子モジュール用レジスタ群Ａｒ１〜Ａｒｍは、それぞれ複数のレジスタ（図１４において、フリップフロップＦＦで示している。）を備えており、各子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍは、それぞれ対応する子モジュール用レジスタ群Ａｒ１〜Ａｒｍに対応する数のレジスタを備えている。
【０１０４】
アクセス可能レジスタ群ＲＡｎの子モジュール用レジスタ群Ａｒ１〜Ａｒｍは、上述のように、コピー制御部ＣＳｎによってコピーが可能な期間が制御されて、その各レジスタのレジスタ値が、コピー可能期間にアクセス不可レジスタ群ＲＢｎの各子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍの対応するレジスタにコピーされる。
【０１０５】
そして、レジスタ比較部６１は、比較部（比較手段）６２とレジスタ（比較結果保持手段）６３を備えており、比較部６２は、上記対となる子モジュール用レジスタ群Ａｒ１〜Ａｒｍ及び子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍに対応するレジスタ群比較部６１ａ〜６１ｍを備えている。各レジスタ群比較部６１ａ〜６１ｍは、対応する子モジュール用レジスタ群Ａｒ１〜Ａｒｍ及び子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍの各レジスタに対応するアンド回路群６１ａａ〜６１ｍａと該アンド回路群６１ａａ〜６１ｍａの出力のアンドを取る総アンド回路６１ａｂ〜６１ｍｂを備えており、アンド回路群６１ａａ〜６１ｍａの各アンド回路は、子モジュール用レジスタ群Ａｒ１〜Ａｒｍと子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍの対応するレジスタのレジスタ値が同じであると、「１」を出力し、異なると、「０」を出力する。各総アンド回路６１ａｂ〜６１ｍｂは、自己に接続されているアンド回路群６１ａａ〜６１ｍａの全てのＡＮＤ回路の出力が「１」のときに、「１」をレジスタ６３に出力し、自己に接続されているアンド回路群６１ａａ〜６１ｍａの全てのＡＮＤ回路の出力が「０」のときに、「０」をレジスタ６３に出力する。
【０１０６】
レジスタ６３は、子モジュール用レジスタ群Ａｒ１〜Ａｒｍ及び子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍに対応する数、すなわち、レジスタ群比較部６１ａ〜６１ｍの数に対応する数の比較値レジスタｈｒ１〜ｈｒｍを備えており、上記総アンド回路６１ａｂ〜６１ｍｂは、対応する比較値レジスタｈｒ１〜ｈｒｍに上記出力値を出力する。
【０１０７】
そして、このレジスタ６３の各比較値レジスタｈｒ１〜ｈｒｍは、ＣＰＵ２からのアドレス信号ａｄｄｒと読み出し制御信号ｒｄによって読み出しデータｒ＿ｄａｔａとして読み出される。
【０１０８】
したがって、本実施例のＡＳＩＣ６０は、アクセス可能レジスタ群ＲＡｎからアクセス不可レジスタ群ＲＢｎに適切なタイミングにコピーが行われ、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎのレジスタの全てのレジスタ値が同じときには、アンド回路群６１ａａ〜６１ｍａの全てのアンド回路が「１」を出力し、各総アンド回路６１ａｂ〜６１ｍｂが「１」をレジスタ６３の対応する比較値レジスタｈｒ１〜ｈｒｍに出力する。
【０１０９】
ところが、ＡＳＩＣ６０は、アクセス可能レジスタ群ＲＡｎからアクセス不可レジスタ群ＲＢｎに適切なタイミングにコピーが行われず、アクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎのレジスタのレジスタ値が異なるときには、総アンド回路６１ａｂ〜６１ｍｂのアンド回路群６１ａａ〜６１ｍａのアンド回路のうち、該レジスタ値の異なるレジスタの接続されているＡＮＤ回路が「０」を出力し、該ＡＮＤ回路の属するアンド回路群６１ａａ〜６１ｍａの総アンド回路６１ａｂ〜６１ｍｂが「０」をレジスタ６３の対応する比較値レジスタｈｒ１〜ｈｒｍに出力する。
【０１１０】
このＡＳＩＣ６０の外部であるＣＰＵ２からアドレス信号ａｄｄｒと読み出し信号ｒｄで制御することで、レジスタ６３の比較値レジスタｈｒ１〜ｈｒｍを読み出しデータｒ＿ｄａｔａとして取得することができ、アクセス不可レジスタ群ＲＢｎの子モジュール用レジスタ群Ａｒ１〜Ａｒｍと子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍ毎のレジスタの設定状況を確認することができる。
【０１１１】
このように、本実施例のＡＳＩＣ６０は、機能モジュールＭｎが複数の子機能モジュールＭｎｓ１〜Ｍｎｓｍを有し、アクセス可能レジスタ群ＲＡｎが、子機能モジュールＭｎｓ１〜Ｍｎｓｍに対応する数の子モジュール用レジスタ群（子外部アクセス可能レジスタ群）Ａｒ１〜Ａｒｍを備え、また、アクセス不可レジスタ群ＲＢｎが、子機能モジュールＭｎｓ１〜Ｍｎｓｍに対応するとともに、アクセス可能レジスタ群ＲＡｎの子モジュール用レジスタ群Ａｒ１〜Ａｒｍに対応する子モジュール用レジスタ群（子外部アクセス不可レジスタ群）Ｂｒ１〜Ｂｒｍを備えている。そして、レジスタ６３が、子モジュール用レジスタ群Ａｒ１〜Ａｒｍと子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍの単位で比較部６２の比較結果を保持する。
【０１１２】
したがって、子機能モジュールＭｎｓ１〜Ｍｎｓｍに対応した子モジュール用レジスタ群Ａｒ１〜Ａｒｍと子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍのレジスタ値を比較した結果を、デバッグ時等において、外部から取得することができ、ＡＳＩＣ６０を正当に利用する者が、良好な操作性で、かつ、外部からアクセス不可能なアクセス不可レジスタ群ＲＢｎのレジスタ値が所望の設定になっているかを確認することができる。
【０１１３】
なお、上記説明のＡＳＩＣ６０は、アクセス可能レジスタ群ＲＡｎの子モジュール用レジスタ群Ａｒ１〜Ａｒｍとアクセス不可レジスタ群ＲＢｎの子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍにおいてレジスタ郡単位でレジスタ値のコピーが適切に行われているか否かの情報をレジスタ６７の比較値レジスタｋｒ１〜ｋｒｎに格納しているが、コピーの適否の結果としては、上記レジスタ郡単位に限るものではなく、例えば、図１５に示すように、レジスタ群のレジスタ単位で格納して外部に取り出せるようにしてもよい。なお、図１５において、図１４と同様の構成部分には、同一の符号を付して、その節明を省略する。
【０１１４】
図１５において、レジスタ比較部６５は、比較部６６と上記同様のレジスタ６３を備えており、比較部６６は、上記同様のアンド回路群６１ａａ〜６１ｍａと選択回路ＳＫを備えており、各アンド回路群６１ａａ〜６１ｍａの比較出力は、それぞれまとめて選択回路ＳＫに入力されている。選択回路ＳＫには、ＣＰＵ２からアドレス信号ａｄｄｒが入力され、選択回路ＳＫは、アドレス信号ａｄｄｒに基づいてアンド回路群６１ａａ〜６１ｍａから入力される比較出力のうちの１つのアンド回路群６１ａａ〜６１ｍａからの比較出力を選択してレジスタ６７に出力する。
【０１１５】
レジスタ６７は、子モジュール用レジスタ群Ａｒ１〜Ａｒｍ及び子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍの搭載しているレジスタの数に対応した数の比較値レジスタｋｒ１〜ｋｒｎを備えており、比較値レジスタｋｒ１〜ｋｒｎには、選択回路ＳＫの選択したアンド回路群６１ａａ〜６１ｍａの比較結果がそれぞれ格納される。
【０１１６】
そして、このレジスタ６７の各比較値レジスタｋｒ１〜ｋｒｎは、ＣＰＵ２からのアドレス信号ａｄｄｒと読み出し制御信号ｒｄによって読み出しデータｒ＿ｄａｔａとして読み出される。
【０１１７】
したがって、ＣＰＵ２からのアドレス信号ａｄｄｒによって選択した子機能モジュールＭｎｓ１〜Ｍｎｓｍの子モジュール用レジスタ群Ａｒ１〜Ａｒｍと子モジュール用レジスタ群Ｂｒ１〜Ｂｒｍのレジスタ単位での比較結果を、ＣＰＵ２からのアドレス信号ａｄｄｒと読み出し制御信号ｒｄによって読み出しデータｒ＿ｄａｔａとして読み出すことができる。その結果、外部からアクセス不可レジスタ群ＲＢｎのレジスタが所望の設定になっているかをレジスタのビット毎に確認することができ、ＡＳＩＣ６０を正当に使用する者に対して、レジスタの設定をミスした場合であっても、操作性が良好な状態で、レジスタの設定状態を確認することができる。
【実施例５】
【０１１８】
図１６及び図１７は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第５実施例を示す図であり、図１６は、本発明の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体の第５実施例を適用したＡＳＩＣのコピー制御部ＣＳｎｃの要部回路ブロック図である。
【０１１９】
なお、本実施例は、上記第１実施例のＡＳＩＣ１及び周辺回路であるＣＰＵ２、デバッグ装置３と同様のＡＳＩＣ１及びＣＰＵ２、デバッグ装置３に適用したものであり、本実施例の説明においては、第１実施例と同様の構成部分については、同一の符号を付して、その説明を省略し、また、図示しない部分についても、第１実施例で用いた符号をそのまま用いて説明する。
【０１２０】
本実施例は、デバッグモード時におけるコピー動作を１回に限定し、それ以降のコピー動作を、たとえ、コピー可能期間にあっても、禁止するものである。
【０１２１】
図１６において、コピー制御部（コピー制御手段）ＣＳｎｃは、上記第１実施例のＡＳＩＣ１の機能モジュールＭｎ用のアクセス可能レジスタ群ＲＡｎとアクセス不可レジスタ群ＲＢｎとの間に接続されており、第１実施例と同様のコピー可能期間設定回路２０、シフトレジスタ３１及びＡＮＤ回路３２を搭載しているとともに、コピー制限回路７０、トリガ生成回路７１及びＡＮＤ回路７２を搭載している。
【０１２２】
トリガ生成回路７１は、フリップフロップ７１ａ、ＮＯＴ回路７１ｂ及びＮＯＲ回路７１ｃを備えており、トリガ生成回路７１には、フレームゲート信号ｆｇａｔｅが入力される。
【０１２３】
トリガ生成回路７１は、フレームゲート信号ｆｇａｔｅの立ち上がり時にＨｉになるトリガを生成してＡＮＤ回路７２に出力し、ＡＮＤ回路７２には、さらに、デバッグモード時にＨｉとなるデバッグモード信号ｄｅｂｕｇ＿ｍｏｄｅが入力される。
【０１２４】
ＡＮＤ回路７２は、デバッグモード信号ｄｅｂｕｇ＿ｍｏｄｅがＨｉのデバッグモードであって、フレームゲート信号ｆｇａｔｅの立ち上がりにＨｉとなるデバッグ時コピー回数限定信号Ｄｓをコピー制限回路７０に出力する。
【０１２５】
コピー可能期間設定回路２０は、第１実施例と同様に、カウンタＣＮからの遅延フレームゲート信号ｆｇａｔｅ＿Ｒ、フレームゲート信号ｆｇａｔｅ及びリセット信号ｒｅｓｅｔからコピー可能期間を設定するコピー可能期間信号Ｃｏｋｔを生成して、コピー制限回路７０に出力する。
【０１２６】
コピー制限回路７０には、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａ、フレームゲート信号ｆｇａｔｅ、リセット信号ｒｅｓｅｔ及び上記ＡＮＤ回路７２からのデバッグ時コピー回数限定信号Ｄｓが入力され、ＡＮＤ回路３２には、書き込み制御信号ｒｅｇＡｎ＿ｗｒをシフトレジスタ３１で所定タイミングだけ遅らせた書き込み制御信号ｒｅｇＢｎ＿ｗｒとコピー制限回路７０の出力信号であるフラグｆｌｇが入力され、ＡＮＤ回路３２は、書き込み制御信号ｒｅｇＢｎ＿ｗｒとフラグｆｌｇがともにＨｉのときに、Ｈｉのコピー制御信号ｒｅｇＢｎ＿ｃｔｌ（図１７参照）をアクセス不可レジスタ群ＲＢｎのセレクタＳＥに出力する。
【０１２７】
コピー制限回路７０は、ＸＯＲ回路７０ａ、ＯＲ回路７０ｂ、ＡＮＤ回路７０ｃ、ＯＲ回路７０ｄ及びフリップフロップ７０ｅを備えており、ＸＯＲ回路７０ａには、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとアクセス不可レジスタ群ＲＢｎに書き込まれているＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａが入力される。ＸＯＲ回路７０ａは、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａのＸＯＲ処理を行って両者が異なる場合に、Ｈｉとなる信号をＯＲ回路７０ｂに出力し、ＯＲ回路７０ｂには、該ＸＯＲ回路７０ａからの出力信号が反転入力され、さらに、フレームゲート信号ｆｇａｔｅが反転入力され、さらに、コピー可能期間設定回路２０からの上記コピー可能期間信号Ｃｏｋｔが入力される。
【０１２８】
ＯＲ回路７０ｂは、これらの入力のＯＣＲ処理を行って、処理結果をＡＮＤ回路７０ｃに出力し、ＡＮＤ回路７０ｃには、さらにフリップフロップ７０ｅの出力であるフラグｆｌｇと上記ＡＮＤ回路７２からのデバッグ時コピー回数限定信号Ｄｓが入力される。ＡＮＤ回路７０ｃは、これらの入力のアンド処理を行って、入力が全てＨｉであると、ＯＲ回路７０ｄにＨｉの信号を出力し、ＯＲ回路７０ｄには、さらに、初期化用のリセット信号ｒｅｓｅｔが反転入力される。
【０１２９】
ＯＲ回路７０ｄは、入力のいずれかがＨｉであると、Ｈｉとなる信号をフリップフロップ７０ｅに出力し、フリップフロップ７０ｅは、ＯＲ回路７０ｄからの入力を保持して、ＡＮＤ回路３２及びＡＮＤ回路７０ｃにフラグｆｌｇとして出力する。
【０１３０】
コピー制限回路７０は、デバッグモード時であって、コピー可能期間にアクセス不可レジスタ群ＲＢｎにアクセス可能レジスタ群ＲＡｎのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａがＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとしてコピーが行なわれた否かの状態を保持する。すなわち、コピー制限回路７０は、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａをアクセス不可レジスタ群ＲＢｎのセレクタＳＥに出力するとともに、このＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとアクセス不可レジスタ群ＲＢｎの保持するＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａをＸＯＲ回路７０ａで比較した比較結果とフレームゲート信号ｆｇａｔｅ及びコピー可能期間設定回路２０からのコピー可能期間信号Ｃｏｋｔに基づいてコピー可能期間に書き込み制御信号ｒｅｇＡｎ＿ｗｒ、すなわち、書き込み制御信号ｒｅｇＢｎ＿ｗｒによって適切にＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａがアクセス不可レジスタ群ＲＢｎにコピーされてＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとが一致するか判断し、コピー可能期間に適切にＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａがアクセス不可レジスタ群ＲＢｎにコピーされると、フリップフロップ７０ｅがＡＮＤ回路３２に出力するフラグｆｌｇをＨｉとして、ＡＮＤ回路３２が書き込み制御信号ｒｅｇＢｎ＿ｗｒの入力によって、ＡＮＤ回路３２がＨｉのコピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎのセレクタＳＥ出力できるようにして、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａのアクセス不可レジスタ群ＲＢｎへのコピーを可能とする。
【０１３１】
また、コピー制限回路７０は、デバッグモード時であって、コピー可能期間以外の期間に書き込み制御信号ｒｅｇＡｎ＿ｗｒ（書き込み制御信号ｒｅｇＢｎ＿ｗｒ）が入力されると、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａとＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａが異なり、フリップフロップ７０ｅの出力するフラグｆｌｇがＬｏｗとなって、ＡＮＤ回路３２からのコピー制御信号ｒｅｇＢｎ＿ｃｔｌの出力を禁止するとともに、一旦フラグｆｌｇがＬｏｗになると、ＡＮＤ回路７０ｃの出力が常にＬｏｗとなって、以降、リセット信号ｒｅｓｅｔがフリップフロップ７０ｅをリセットするまで、正規のコピー可能期間であってもＡＮＤ回路３２からのコピー制御信号ｒｅｇＢｎ＿ｃｔｌの出力を禁止する。
【０１３２】
すなわち、コピー制御部ＣＳｎｃのコピー可能期間設定回路７０は、リセット信号ｒｅｓｅｔが入力されると、フリップフロップ７０ｅがリセットされて、ＡＮＤ回路３２及びＡＮＤ回路７０ｃに出力しているフラグｆｌｇがＨｉになる。
【０１３３】
この状態で、図１７に示すように、コピー制御部ＣＳｎｃは、フレームゲート信号ｆｇａｔｅがＬｏｗのレジスタアクセス可能期間Ｔ１、Ｔ２、Ｔ３・・・のうち、例えば、レジスタアクセス可能期間Ｔ１に、コピー可能期間設定回路２０からコピー可能期間設定回路７０にＨｉのコピー可能期間信号Ｃｏｋｔが入力されてコピー可能期間となる。このコピー可能期間に、書き込み制御信号ｒｅｇＡｎ＿ｗｒがシフトレジスタ３１で遅延された書き込み制御信号Ｂｎ＿ｗｒがＡＮＤ回路３２に入力されると、ＡＮＤ回路３２がコピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎのセレクタＳＥのセレクト端子に出力し、セレクタＳＥは、その入力端子に入力されているＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａを順次レジスタであるフリップフロップＦＦ１〜ＦＦｍにＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとしてコピーする。そして、アクセス不可レジスタ群ＲＢｎは、このコピーして保持するＢレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａをコピー制限回路７０のＸＯＲ回路４０ａに出力し、ＸＯＲ回路４０ａは、Ｂレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａを比較して、Ｂレジスタ書き込みデータｒｅｇＢｎ＿ｄａｔａとＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａが異なる場合にＨｉとなる信号を出力し、同じ場合にＬｏｗとなる信号を出力する。
【０１３４】
そして、コピー制限回路７０は、デバッグモードにおいて、１回コピー動作を可能とすると、以降のコピー動作を禁止する。
【０１３５】
すなわち、図１７に示すように、１回目のフレームゲート信号ｆｇａｔｅがＬｏｗであるレジスタコピー可能期間において、書き込み制御信号ｒｅｇＡｎ＿ｗｒが入力されると、書き込み制御信号ｒｅｇＡｎ＿ｗｒのタイミングでアクセス可能レジスタ群ＲＡｎに書き込まれたＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａが、シフトレジスタ３１で書き込み制御信号ｒｅｇＡｎ＿ｗｒから生成されたコピー制御信号ｒｅｇＢｎ＿ｗｒのタイミングで、アクセス不可レジスタ群ＲＢｎにコピーされる。
【０１３６】
そして、デバッグモードでデバッグモード信号ｄｅｂｕｇ＿ｍｏｄｅがＨｉのときに、フレームゲート信号ｆｇａｔｅが立ち上がると、トリガ生成回路７１がこのフレームゲート信号ｆｇａｔｅの立ち上がり時にＨｉとなる信号をアンド回路７２に出力し、アンド回路７２が、図１７に示すように、デバッグ時コピー回数限定信号Ｄｓをコピー制限回路７０のＡＮＤ回路７０ｃに出力する。
【０１３７】
したがって、図１７に示すように、フラグｆｌｇがＨｉからＬｏｗに切り替わり、以降のコピー動作を禁止する。
【０１３８】
すなわち、例えば、図１７のレジスタアクセス可能期間Ｔ２やレジスタアクセス可能期間Ｔ３においては、コピー制御回路７０は、ＬｏｗのフラグｆｌｇをＡＮＤ回路３２に出力するため、アクセス可能レジスタ群ＲＡｎには、Ａレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａは書き込まれるが、ＡＮＤ回路３２は、図１７に破線で示すように、コピー制御信号ｒｅｇＢｎ＿ｃｔｌをアクセス不可レジスタ群ＲＢｎに出力しない。その結果、アクセス可能レジスタ群ＲＡｎのＡレジスタ書き込みデータｒｅｇＡｎ＿ｄａｔａは、アクセス不可レジスタ群ＲＢｎにはコピーされない。
【０１３９】
そして、コピー制限回路７０は、フリップフロップ７０ｅの出力がＡＮＤ回路７０ｃにフィードバッグされていて、フリップフロップ７０ｅがＬｏｗのフラグを出し続けるため、このコピー不可状態を保持する。
【０１４０】
このように、本実施例のＡＳＩＣ１のコピー制御部ＣＳｎｃは、内部動作状態の監視を行うデバッグモードにおいて、コピー指示である書き込み制御信号ｒｅｇＡｎ＿ｗｒによるアクセス可能レジスタ群ＲＡｎからアクセス不可レジスタ群ＲＢｎへのコピーを予め設定された回数（上記例では、１回）に制限する。  
【０１４１】
したがって、デバッグモードで、再度、レジスタ値の設定を行ないたい場合には、ハードリセットを行なう必要があり、不正に機密回路である機能モジュールＭｎ等に関する情報を取得して解析等を行うために、試行的に種々のレジスタの設定を行なう等の行為が行われる毎にハードリセットを要求することとなり、不正行為に対する手間を多くして、ＡＳＩＣ１の内部情報の機密をより一層保護することができる。
【０１４２】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４３】
本発明は、回路構成やプログラムの機密を保護するＡＳＩＣ等の半導体集積回路、機密保護方法、機密保護プログラム及び記録媒体に利用することができる。
【図面の簡単な説明】
【０１４４】
【図１】本発明の第１実施例を適用したＡＳＩＣ及び周辺回路のブロック構成図。
【図２】図１のＡＳＩＣの回路ブロック構成図。
【図３】図２の要部回路ブロック構成図。
【図４】図２及び図３のコピー制御部及びアクセス不可レジスタ群の詳細な回路構成図。
【図５】図４の各部の信号のタイミング図。
【図６】図５のコピー可能期間の他のタイミング期間の例を示す図。
【図７】図５のコピー可能期間のさらに他のタイミング期間の例を示す図。
【図８】本発明の第２実施例を適用したＡＳＩＣのコピー制御部及びアクセス不可レジスタ群の詳細な回路構成図。
【図９】図８の各部の信号のタイミング図。
【図１０】本発明の第３実施例を適用したＡＳＩＣの要部回路ブロック図。
【図１１】図１０のレジスタ比較部のレジスタに格納される比較結果の一例を示す図。
【図１２】図１０の機能モジュールの詳細な回路ブロック構成図。
【図１３】図１０のレジスタ群のレジスタアドレスとレジスタ群とアクセス不可レジスタ群のレジスタ値の比較結果を確認するための確認レジスタアドレスとその値の格納されているビット値を示す図。
【図１４】本発明の第４実施例を適用したＡＳＩＣの要部回路ブロック図。
【図１５】本発明の第４実施例を適用した他のＡＳＩＣの要部回路ブロック図。
【図１６】本発明の第５実施例を適用したＡＳＩＣのコピー制御部の要部回路ブロック図。
【図１７】図１６のコピー制御部の各部の信号のタイミング図。
【符号の説明】
【０１４５】
１  ＡＳＩＣ
２  ＣＰＵ
３  デバッグ装置
１１  レジスタ部
１２  デバッグＩ／Ｆ
Ｍ１〜Ｍｎ  機能モジュール
ＣＳｎ  コピー制御部
ＲＢｎ  アクセス不可レジスタ群
ＤＲ  デコーダ
ＲＡ１〜ＲＡｎ  アクセス可能レジスタ群
ａｄｄｒ  アドレス信号
ｗｒ  書き込み制御信号
ｒｄ  読み出し制御信号
ｗ＿ｄａｔａ  書き込みデータ
ＣＮ  カウンタ
ｆｇａｔｅ  フレームゲート信号
ｆｇａｔｅ＿Ｒ  遅延フレームゲート信号
ｒｅｇＡｎ＿ｄａｔａ  Ａレジスタ書き込みデータ
ｒｅｇＡｎ＿ｗｒ  書き込み制御信号
ｒｅｓｅｔ  リセット信号
２０  コピー可能期間設定回路
２１、２２  トリガ生成回路
２１ａ、２２ａ  フリップフロップ
２１ｂ、２２ｂ  ＮＯＴ回路
２１ｃ、２２ｃ  ＮＯＲ回路
２３  組み合わせ回路
２３ａ  ＮＯＲ回路
２３ｂ  ＯＲ回路
２３ｃ  ＡＮＤ回路
２３ｄ  フリップフロップ
２３ｅ  ＮＯＴ回路
２３ｆ  ＮＯＲ回路
３１  シフトレジスタ
３２  ＡＮＤ回路
ＳＥ  セレクタ
ＦＦ１〜ＦＦｍ  フリップフロップ
ｒｅｇＢｎ＿ｃｔｌ  コピー制御信号
ＴＲ  コピー許可トリガ
ＣＳｎｂ  コピー制御部
４０  誤タイミング検出回路
Ｃｏｋｔ  コピー可能期間信号
４０ａ  ＸＯＲ回路
４０ｂ  ＯＲ回路
４０ｃ  ＡＮＤ回路
４０ｄ  ＯＲ回路
４０ｅ  フリップフロップ
５０  ＡＳＩＣ
５１  レジスタ比較部
５２  比較部
５３  レジスタ
５５  選択部
Ｍｎｓ１〜Ｍｎｓｍ  子機能モジュール
ＭＳＥｎ  セレクタ
ＫＭＳＥａ、ＫＭＳＥｂ  セレクタ
６０  レジスタ比較部
６１  レジスタ比較部
６２  比較部
６３  レジスタ
Ａｒ１〜Ａｒｍ  子モジュール用レジスタ群
Ｂｒ１〜Ｂｒｍ  子モジュール用レジスタ群
６１ａａ〜６１ｍａ  アンド回路群
６１ａｂ〜６１ｍｂ  総アンド回路
ｈｒ１〜ｈｒｍ  比較値レジスタ
６５  レジスタ比較部
６６  比較部
６７  レジスタ
ＳＫ  選択回路
ＣＳｎｃ  コピー制御部
７０  コピー制限回路
７０ａ  ＸＯＲ回路
７０ｂ  ＯＲ回路
７０ｃ  ＡＮＤ回路
７０ｄ  ＯＲ回路
７０ｅ  フリップフロップ
７１  トリガ生成回路
７１ａ  フリップフロップ
７１ｂ  ＮＯＴ回路
７１ｃ  ＮＯＲ回路
７２  ＡＮＤ回路
Ｄｓ  デバッグ時コピー回数限定信号
【図１】
0005124244.tif 000002
【図２】
0005124244.tif 000003
【図３】
0005124244.tif 000004
【図４】
0005124244.tif 000005
【図５】
0005124244.tif 000006
【図６】
0005124244.tif 000007
【図７】
0005124244.tif 000008
【図８】
0005124244.tif 000009
【図９】
0005124244.tif 000010
【図１０】
0005124244.tif 000011
【図１１】
0005124244.tif 000012
【図１２】
0005124244.tif 000013
【図１３】
0005124244.tif 000014
【図１４】
0005124244.tif 000015
【図１５】
0005124244.tif 000016
【図１６】
0005124244.tif 000017
【図１７】
0005124244.tif 000018