(57)【特許請求の範囲】
【請求項１】
SOI型MOS電界効果トランジスタにおいて、
素子分離領域と、前記素子分離領域に囲まれるSOIシリコン層の活性化領域と、前記活性化領域を横切って形成されるゲート電極と、前記ゲート電極の両側に形成されるサイドウォールと、前記活性化領域内でしかも前記ゲート電極の両側に形成されるソース及びドレイン層であってそれぞれの端部が少なくとも前記サイドウォールの下部まで延在して設けられる前記ソース及びドレイン層と、を有し、
前記活性化領域の端部の前記ソース及びドレイン層が全層シリサイド化されて、前記活性化領域の前記端部の前記ソース及びドレイン層と前記ソース及びドレイン層の間の前記SOIシリコン層との間にショットキー接合が形成され、前記端部以外の前記ソース及びドレイン層と前記ソース及びドレイン層の間の前記SOIシリコン層との間にPN接合が形成されていることを特徴とするSOI型MOS電界効果トランジスタ。
【請求項２】
前記素子分離領域は酸化シリコン膜であることを特徴とする請求項１記載のSOI型MOS電界効果トランジスタ。
【請求項３】
前記酸化シリコン膜はLOCOS酸化膜であることを特徴とする請求項２記載のSOI型MOS電界効果トランジスタ。
【請求項４】
前記ショットキー接合は、コバルトシリサイド、チタンシリサイドあるいはニッケルシリサイドで形成されていることを特徴とする請求項１〜３のいずれか一項に記載のSOI型MOS電界効果トランジスタ。
【請求項５】
前記ソース及びドレイン層の深さは前記SOIシリコン層の膜厚と同じであることを特徴とする請求項１〜４のいずれか一項に記載のSOI型MOS電界効果トランジスタ。
【請求項６】
SOI型MOS電界効果トランジスタの製造方法において、
SOIシリコン層の膜厚方向をすべて酸化することにより酸化シリコン膜に置換し、素子分離領域及び該素子分離領域との境界端部のみが局所的に薄膜化した活性化領域を形成する工程と、
前記活性化領域に前記SOI型MOS電界効果トランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記活性化領域に、それぞれの端部が少なくとも前記サイドウォールの下部まで延在するソース拡散層及びドレイン拡散層を形成して、前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にPN接合を形成する工程と、
高融点金属層を形成し、前記ソース拡散層及びドレイン拡散層をシリサイド化して、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にショットキー接合を形成すると共に、前記端部以外の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間の前記PN接合を残存させる工程と、
を有することを特徴とするSOI型MOS電界効果トランジスタの製造方法。
【請求項７】
SOI型MOS電界効果トランジスタの製造方法において、
SOIシリコン層の膜厚方向をすべて酸化することにより酸化シリコン膜に置換し、素子分離領域及び該素子分離領域との境界端部のみが局所的に薄膜化した活性化領域を形成する工程と、
前記活性化領域に前記SOI型MOS電界効果トランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記活性化領域に、それぞれの端部が少なくとも前記サイドウォールの下部まで延在するソース拡散層及びドレイン拡散層を形成して、前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にPN接合を形成する工程と、
高融点金属層を形成し、前記ソース拡散層及びドレイン拡散層をシリサイド化する際に、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層を全層シリサイド化して、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にショットキー接合を形成すると共に、前記端部以外の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間の前記PN接合を残存させる工程と、
を有することを特徴とするSOI型MOS電界効果トランジスタの製造方法。
【請求項８】
前記素子分離領域は、酸化シリコン膜であることを特徴とする請求項６または７に記載のSOI型MOS電界効果トランジスタの製造方法。
【請求項９】
前記酸化シリコン膜は、LOCOS酸化膜であることを特徴とする請求項８記載のSOI型MOS電界効果トランジスタの製造方法。
【請求項１０】
前記高融点金属層は、コバルト、チタンあるいはニッケルであることを特徴とする請求項６〜９のいずれか一項に記載のSOI型MOS電界効果トランジスタの製造方法。
【請求項１１】
前記ソース拡散層及びドレイン拡散層の深さは、前記SOIシリコン層の膜厚と同じであることを特徴とする請求項６〜１０のいずれか一項に記載のSOI型MOS電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、絶縁性基板上、あるいはＳＯＩ（Silicon On Insulator）基板上に作製されたMOS（Metaｌ Oside Semiconductor）電界効果トランジスタの構造及び製造方法に関するものである。特に、SOI型MOS電界効果トランジスタの基板浮遊効果に関するものである。
【０００２】
【従来の技術】
近年、従来のバルク半導体基板に代わり、ＳＯＩ基板上にMOS電界効果トランジスタ（MOSＦＥＴ）を形成することが行われている。絶縁性基板上のシリコン薄膜にMOSFETを形成することにより、接合容量や配線容量などの寄生容量の低減、基板バイアス効果の抑制、ソフトエラーやラッチアップ体制の向上、急峻なサブスレッシュホールド特性を得ることができる。これらは、集積回路素子の低消費電力化や動作速度の高速化などの高性能化に大きな効果を発揮している。
【０００３】
【発明が解決しようとする課題】
図１は、従来技術におけるＳＯＩ型ＭＯＳＦＥＴの断面図を示している。図１において、SOI基板１上に埋め込み酸化膜２及びSOIシリコン層が形成され、SOIシリコン層にMOSFETが形成されている。MOSFETはゲート絶縁膜３、ゲート電極４及びソース／ドレイン層５より構成されており、そして、ソース／ドレイン層５が埋め込み酸化膜２に達している場合には、特に、ＳＯＩ型ＭＯＳＦＥＴのボディ領域７は外部電位から完全に分離されており、MOSFETのボディ電位が固定されない浮遊状態となっている。
【０００４】
浮遊状態のボディ電位は、キャリアの注入、空乏層での生成再結合、ボディ領域を取り囲むゲートやドレイン電圧との容量結合などに依存して変動し、基板浮遊効果の影響を受ける。このため、ソース/ドレイン耐圧の劣化、トランジスタの電流電圧特性におけるキンクの発生、ドレイン電流のゲート電圧依存性においてドレイン電圧の上昇に伴う急峻な勾配特性（セルフラッチもしくはシングルラッチと称される）などを誘発する。また、回路動作においても、遅延時間の入力周波数依存性、ダイナミック回路やパスゲート回路が誤動作すること等の問題点が有ることが知られている。
【０００５】
上記の問題を回避し、ボディ電位を制御する手法が数多く提案されてきている。 例えば、文献１（IEEE、International Electron Device Meeting 1994,pp.429-432）においては、種々の解決策の有効性と課題について述べられている。ボディ領域にコンタクトを設け電位の固定を行ったり、ボディ領域をソース端子に短絡し基板浮遊効果を解消する手法やキャリアキラーとなる再結合中心をソース・ドレイン接合端に形成し、ボディ領域に蓄積される正孔をソースで消滅させる方法などが議論されている。これらの手法は、基板浮遊効果を低減する効果はあるものの、いずれも何らかの問題があることが示されている。
【０００６】
更に、ソース・ドレイン接合領域へゲルマニウム（Ge）をイオン注入することにより価電子帯のエネルギーバンドを制御する方法を提案している。シリコン・ゲルマニウム（SiGe）の混晶を形成することによりソース・ボディ間の拡散電位差（電位障壁）を低減し、NMOSボディ領域に蓄積される正孔をソースに効率的に引き抜くことができる。しかしながら、10%以上のGeの導入が結晶欠陥発生のため困難であり、解消できる拡散電位差は0.1V程度であり効率があまり良くないという問題を残している。
【０００７】
また、文献２（Japan Journal of Applied Physics Vol.37(1988)pp.1295-1299）、あるいは文献３（信学技報 SDM2000-248,pp.55-60(2000)）においては、ソース/ドレインとボディ領域をＰＮ接合により分離する従来ＭＯＳＦＥＴに代えてショットキー障壁接合型のソース構造を有するＭＯＳＦＥＴ、ショットキー障壁接合型のソース/ドレイン構造を有するＭＯＳＦＥＴが提案されており、基板浮遊効果回避に有効であることが示されている。
【０００８】
この手法では高融点金属シリサイドからなるショットキー接合を用いており、ショットキー障壁の高さがＰＮ接合の障壁（拡散電位差）より0.1V以上低く、ボディ領域に蓄積される多数キャリア（ＮＭＯＳの場合、正孔）をソースに効率的に引き抜くことが可能になり、基板浮遊効果を解消することができる。しかしながら、この構造では高融点金属シリサイド化をゲートサイドウォール形成後に行うため、ソースとチャネル間に抵抗の高い領域が形成され、MOSＦＥＴの駆動力を低下させるという問題が存在する。
【０００９】
【課題を解決するための手段】
本発明の一態様によれば、
SOI型MOS電界効果トランジスタにおいて、
素子分離領域と、前記素子分離領域に囲まれるSOIシリコン層の活性化領域と、前記活性化領域を横切って形成されるゲート電極と、前記ゲート電極の両側に形成されるサイドウォールと、前記活性化領域内でしかも前記ゲート電極の両側に形成されるソース及びドレイン層であってそれぞれの端部が少なくとも前記サイドウォールの下部まで延在して設けられる前記ソース及びドレイン層と、を有し
前記活性化領域の端部の前記ソース及びドレイン層が全層シリサイド化されて、前記活性化領域の前記端部の前記ソース及びドレイン層と前記ソース及びドレイン層の間の前記SOIシリコン層との間にショットキー接合が形成され、前記端部以外の前記ソース及びドレイン層と前記ソース及びドレイン層の間の前記SOIシリコン層との間にPN接合が形成されていることを特徴とするSOI型MOS電界効果トランジスタが提供される。
本発明の他の態様によれば、
SOI型MOS電界効果トランジスタの製造方法において、
SOIシリコン層の膜厚方向をすべて酸化することにより酸化シリコン膜に置換し、素子分離領域及び該素子分離領域との境界端部のみが局所的に薄膜化した活性化領域を形成する工程と、
前記活性化領域に前記SOI型MOS電界効果トランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記活性化領域に、それぞれの端部が少なくとも前記サイドウォールの下部まで延在するソース拡散層及びドレイン拡散層を形成して、前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にPN接合を形成する工程と、
高融点金属層を形成し、前記ソース拡散層及びドレイン拡散層をシリサイド化して、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にショットキー接合を形成すると共に、前記端部以外の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間の前記PN接合を残存させる工程と、
を有することを特徴とするSOI型MOS電界効果トランジスタの製造方法が提供される。
本発明のさらに他の態様によれば、
SOI型MOS電界効果トランジスタの製造方法において、
SOIシリコン層の膜厚方向をすべて酸化することにより酸化シリコン膜に置換し、素子分離領域及び該素子分離領域との境界端部のみが局所的に薄膜化した活性化領域を形成する工程と、
前記活性化領域に前記SOI型MOS電界効果トランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記活性化領域に、それぞれの端部が少なくとも前記サイドウォールの下部まで延在するソース拡散層及びドレイン拡散層を形成して、前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にPN接合を形成する工程と、
高融点金属層を形成し、前記ソース拡散層及びドレイン拡散層をシリサイド化する際に、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層を全層シリサイド化して、前記活性化領域の前記端部の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間にショットキー接合を形成すると共に、前記端部以外の前記ソース拡散層及びドレイン拡散層と前記ソース拡散層及びドレイン拡散層の間の前記SOIシリコン層との間の前記PN接合を残存させる工程と、
を有することを特徴とするSOI型MOS電界効果トランジスタの製造方法が提供される。
【００１０】
【発明の実施の形態】
本発明の実施の形態を説明するための工程図を図２に示す。まず、図２（ａ）に示すように、SOI基板１１上に、埋め込み酸化膜１２及びSOIシリコン層を形成し、例えばＬＯＣＯＳ法によりSOIシリコン層を酸化して、素子分離酸化膜１３で囲まれたSOIシリコン層の活性化領域１４を形成する。素子分離領域形成のための酸化はＳＯＩシリコン層の膜厚分が完全に酸化膜に置き換わるよう充分に行い、さらに、埋め込み酸化膜を透過する酸素の拡散により活性化領域端部における横方向酸化が進むようにし、活性化領域端部のＳＯＩシリコン層は他の部分に比べ薄く形成される。
【００１１】
次に、図２（ｂ）及び図２（ｃ）に示したように、活性化領域１４上にゲート酸化膜１５と多結晶シリコン層によりゲート電極１６を形成する。続いて、酸化シリコン膜（ＳｉＯ２）や窒化シリコン膜（Ｓｉ３Ｎ４）をＣＶＤ法により堆積し異方性エッチングによりサイドウォール１７を形成した後、ゲート電極１６をマスクに自己整合的にイオン注入を行い、NチャネルMOSFETのソース/ドレイン領域１８及びPチャネルMOSFETのソース/ドレイン領域１９を形成する。
【００１２】
更に、図３（a）に示すように、ＲＴＡ（Rapid Themal Annealing）法などにより窒素（Ｎ２）ガス雰囲気中で1000℃の熱処理を行い、イオン注入した不純物の活性化を行う。本実施の形態においては、ＮチャネルMOSFET及びＰチャネルMOSＦＥＴのソース/ドレイン領域の拡散層の深さは、活性化領域１４のSOIシリコン層の膜厚と同じになるようにしておく。そして、活性化によりＮチャネルMOSFETとＰチャネルMOSＦＥＴのソース/ドレイン領域１８及び１９と、SOIシリコン層のボディ領域２０との間にはＰＮ接合が形成される。
【００１３】
次いで、図３（b）に示すように、高融点金属サリサイド工程により、ソース/ドレイン領域１８及び１９の拡散層とゲート電極１６の低抵抗化を選択的に行い、高融点シリサイド層２１及び２２を形成する。本実施の形態では、ソース/ドレイン領域１８及び１９の拡散層の深さはSOIシリコン層の膜厚と一致しているため、活性化領域端部の薄いＳＯＩシリコン層を全層シリサイド化するに充分な量であり、しかも、端部以外のSOIシリコン層の膜厚がすべてシリサイド化されないように、高融点金属の膜厚を制御する。
【００１４】
例えば、所定膜厚のＳＯＩシリコン層をシリサイド化するために必要な高融点金属は、バルク材料であるシリコン層の結晶構造から容易に推定することができる。40nmのＳＯＩシリコン層を全てチタンシリサイド（ＴｉＳｉ２）にするためには、17.7nmのチタン（Ｔｉ）が必要になり、コバルトシリサイド（ＣｏＳｉ２）やニッケルシリサイド（ＮｉＳｉ）の場合には、それぞれ11.3nmのコバルト（Ｃｏ）、22.4nmのニッケル（Ｎｉ）が必要になる。
【００１５】
そして、活性化領域端部の薄いＳＯＩシリコン層を全層シリサイド化するに余りある上記に制御された膜厚の高融点金属をシリサイド化させると、活性領域端部ではＳＯＩ層のシリコンが不足して、チャネル方向のシリコンと反応してシリサイドを形成するため、活性領域端部のみだけ選択的にシリサイドがチャネル方向へ余分に成長する。その結果、図４の平面図に示すように、活性化領域１４の端部とゲート電極１６の交差部分２３でのみショットキー障壁のダイオード接合のソース/ドレインを形成することができる。サリサイド工程後は、通常のＣＭＯＳ工程に従ってコンタクトホールの開口、配線の形成を行い図３（c）に示すようにSOI型のMOS電界効果トランジスタが完成する。
【００１６】
【発明の効果】
本実施の形態では、従来のSOI型MOS電界効果トランジスタの製造方法と同じ工程により、しかも、SOI型MOS電界効果トランジスタのソース及びドレインＰＮ接合の一部分に、ポテンシャル障壁が他の部分のPN接合より小さいショットキー障壁接合を容易に形成することができ、SOI型MOS電界効果トランジスタで問題となっている基板浮遊効果をトランジスタの駆動力の劣化を引き起こすことなく解消することが可能になる。
【図面の簡単な説明】
【図１】従来技術におけるSOI型MOSFETの断面図を示す図である。
【図２】本発明の実施の形態を説明するためのSOI型MOSFETの製造工程図である。
【図３】本発明の実施の形態を説明するためのSOI型MOSFETの製造工程図である。
【図４】本発明におけるSOI型MOSFETの平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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