(57)【特許請求の範囲】
【請求項１】
第一導電型ドリフト層と、
該ドリフト層の表面に形成された第二導電型ウエル領域と、
該第二導電型ウエル領域の表面層に配置された第一導電型ソース領域を備え、
前記第二導電型ウエル領域の表面側に、前記ソース領域および前記ウエル領域と接続するソース電極を備え、
前記第二導電型ウエル領域の表面側に並設され、前記第一導電型ソース領域の表面より前記第二導電型ウエル領域を貫通して前記第一導電型ドリフト層に達する複数のトレンチと、
該複数のトレンチ内にそれぞれゲート絶縁膜を介して形成される導電性ゲート電極と、
隣り合う前記複数のトレンチ内にそれぞれ形成された前記ゲート電極を、前記第二導電型ウエル領域の表面上を跨ぐように相互に接続する帯状のゲート延長部と、を有するトレンチゲート構造を備え、
少なくとも前記第二導電型ウエル領域の表面の一部および前記ゲート電極の表面を覆うように前記ゲート電極と前記ソース電極を絶縁する層間絶縁膜を備え、
前記第二導電型ウエル領域および前記第一導電型ソース領域上に形成された前記層間絶縁膜の一部を前記トレンチから離間するように開口することにより、前記ソース領域および前記ウエル領域と前記ソース電極を接続させる帯状のコンタクト開口部を備え、
前記トレンチの平面形状はスパイク状であり、
隣り合う前記帯状のコンタクト開口部の間において該帯状のコンタクト開口部の長手方向に沿うように前記複数のスパイク状のトレンチが相互に離間するように配置されており、
前記帯状のコンタクト開口部と前記帯状のゲート延長部とが平行であり、
前記帯状のコンタクト開口部下部の前記ウエル領域と、前記帯状のゲート延長部を介して前記帯状のコンタクト開口部に隣接する他のコンタクト開口部下部のウエル領域とが、前記帯状のゲート延長部下部の前記ウエル領域とつながっていることを特徴とするＭＯＳ型半導体素子。
【請求項２】
前記複数のスパイク状のトレンチは、前記帯状のコンタクト開口部の長手方向に沿うように等間隔に配置されていることを特徴とする請求項１に記載のＭＯＳ型半導体素子。
【請求項３】
前記トレンチゲート構造に含まれる複数のスパイク状のトレンチの形状が、それぞれ四角以上の多角柱若しくは円柱であることを特徴とする請求項１または２に記載のＭＯＳ型半導体素子。
【請求項４】
前記トレンチゲート構造に含まれる複数のトレンチが側壁に（１，０，０）面方位を含むことを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体素子。
【請求項５】
前記トレンチゲート構造に含まれる複数のトレンチが側壁に絶縁膜を介して形成される導電性ゲート電極がドープドポリシリコンであることを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体素子。
【請求項６】
前記複数のトレンチゲート間を、第二導電型ウエル領域を貫通しない浅い溝で繋ぎ、この溝の中にゲート絶縁膜を介してドープドポリシリコンゲート電極で埋めこみ、前記複数のトレンチゲートを相互に接続することを特徴とする請求項１乃至５のいずれか一項に記載のＭＯＳ型半導体素子。
【請求項７】
半導体基板に対して前記トレンチゲート構造の形成された主面とは反対側の主面が第一導電領域である請求項１乃至６のいずれか一項に記載のＭＯＳ型半導体素子。
【請求項８】
半導体基板に対して前記トレンチゲート構造の形成された主面とは反対側の主面が第二導電領域である請求項１乃至６のいずれか一項に記載のＭＯＳ型半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、トレンチゲート構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体素子に関する。
【背景技術】
【０００２】
従来構造のトレンチＭＯＳ型半導体素子を図７に示す。図７（ａ）乃至図７（ｃ）はＯＦ（オリエンテーションフラット）位置が＜１，０，０＞面方位であるシリコン結晶を使用した場合のストライプ状のトレンチ５３を等間隔（平行）に配置したトレンチゲート構造を示す。
図７（ａ）は従来のトレンチＭＯＳ型半導体素子のトレンチゲート構造部の平面図であり、等間隔（平行）に配置されたストライプ状トレンチゲート構造５３、５４を、トレンチ５３と該トレンチ５３内に埋め込まれたポリシリコンなどのゲート電極５４で形成しており、さらに平行するゲート電極５４とゲート電極５４の間の領域に、ソース（エミッタ）領域とソース電極５８（（図７（ｃ））との接触をとるために、層間絶縁膜５６をエッチングにより貫通させて形成されるコンタクト５９を配置させる構造を有している。
【０００３】
図７（ｂ）は前記平面図（ａ）のＧ−Ｇ断面を示したものであり、ストライプ状トレンチ５３がｐ型ウエル領域５２を貫通してｎ型ドリフト層５１に達しており、そのトレンチ５３内をポリシリコンなどのゲート電極５４で埋める構造を有し、図７（ｃ）に示すようにソース電極５８とゲート電極５４はゲート酸化膜５５と層間絶縁膜５６により絶縁分離された構造となっている。
図７（ｃ）は平面図（ａ）のＨ−Ｈ断面を示したものであり、ストライプ状トレンチ５３がｐ型ウエル領域５２を貫通してｎ型ドリフト層５１に達しており、ｐ型ウエル領域５２の表面にはｎ型ソース（エミッタ）領域５７が形成され、ソース領域５７とドリフト層５１に挟まれたｐ型ウエル領域５２の、トレンチ５３の内表面にゲート酸化膜５５を介して形成される導電性ポリシリコンゲート電極５４に対向して、トレンチ側壁表面にチャネル領域６０が形成された構造となっており、トレンチ５３内の前記チャネル６０表面は＜１，０，０＞方位となる構造となるように、特定方向への選択的エッチングにより形成される。
【０００４】
前述した従来のトレンチＭＯＳ型半導体素子はストライプ状のトレンチゲート構造５３、５４を有しているので、チャネルが半導体基板表面に沿って形成されるプレーナゲート構造と言われるＭＯＳ型半導体素子に比べて、トレンチ５３の側壁にチャネル５９が立体的（半導体基板表面に垂直方向）に形成されるため、トレンチ５３を含むパターンユニット（セル）構造の微細化が可能になり、セル密度を上げることにより前記半導体素子のオン抵抗・オン電圧の低減が可能になるのである。さらに、前記トレンチＭＯＳ型素子では、ｎ型半導体基板５１上に形成されるｐ型ウエル領域５２をストライプ状のトレンチ５３で貫通・分離してトレンチゲート構造を形成していることから、ｎ型の蓄積層領域がｐ型ウエル領域５２より深い位置に形成されるため、島領域状に形成されるｐ型のウエル領域の間に前記蓄積層領域が形成されるプレーナゲート構造に起因するＪ−ＦＥＴ効果が避けられない非トレンチＭＯＳ型半導体素子に比べて、その分のオン抵抗成分を削減できると共に、Ｊ−ＦＥＴ効果が無いことでゲート構造の微細化も可能となるため、いっそうセル密度を上げることが可能になりオン抵抗・オン電圧の低減が達成されるとも言える。
【０００５】
一方、前述の従来のトレンチゲート構造の場合、ｐ型のウエル領域５２に逆方向電圧が印加されるとトレンチ５３底部での電界強度が最も高くなり、この部分で耐圧特性が決まってくる（低い耐圧となリ易い）という問題がある。その理由は、ストライプ状のトレンチ５３でｐ型ウエル領域５２を貫通・分離したトレンチゲート構造ではトレンチ５３によって分断されたｐ型ウエル領域５２の両端から、逆方向電圧印加に起因する空乏層が伸びて下方に凸状のトレンチ５３底部を跨いで繋がろうとするため、トレンチ５３の下方で空乏層の等電位線密度が高くなり、すなわちトレンチ５３の下方で電界強度が高くなり耐圧が低下し易くなるからである。
他方、公知文献には、トレンチの側面での電界集中を防止すべく、内壁面に成長させるエピタキシャル成長層にファセット面の形成を抑制することにより、移動度低下を防ぎオン抵抗の増大を抑制する発明が記載されている（特許文献１−課題）。トレンチの形状として、三角形、四角形、六角形の平面パターンを有するトレンチ形状が記載されている（特許文献１−図１１、図１３、図２６）。しかし、前記特許文献１の発明にかかる特定の平面パターンを有するトレンチはゲート容量の増大を抑制する機能を持たないので、ゲート容量の増大に起因するスイッチング損失の増加を低減する機能を有さないと考えられる。
【特許文献１】特開２００４−７９５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述のＭＯＳ型半導体素子はストライプ状のトレンチゲート構造として微細化することによりオン抵抗（オン電圧）の低減が可能となるものの、トレンチゲート構造がセルとして高密度に形成されることにより、各セルのトレンチゲート構造内のトレンチ内では、立体的に形成され且つトレンチ間では相互に接続されるゲート電極の容積が増加することにより、従来のプレーナーゲート構造に比べてゲート容量の増加による悪影響が新たな問題となる場合がある。たとえば、ゲート容量が増加することによるスイッチング損失の増大である。スイッチング損失が増大すると、たとえオン抵抗（電圧）は低減しても、高速スイッチングで使用した場合、トータル損失では逆に大きくなる場合もある。
さらに、ストライプ状のトレンチがｐ型ウエル領域を貫通・分離したトレンチゲート構造では、ｐ型のウエル領域に逆方向電圧が印加されると、前述のようにトレンチによって分断されたｐ型ウエル領域の両端から空乏層が下方に凸状のトレンチ底部を跨いで繋がろうとして電界強度が高くなり耐圧が低下し易くなっている。このため、低下耐圧分を補うため、高めの比抵抗の半導体基板（ドリフト層）を使用しなければならなかった。その結果、ドリフト抵抗成分の増加によるオン抵抗の増大が見られた。特にオン抵抗におけるドリフト抵抗成分の比率の大きい４０Ｖクラス以上の素子において、前記オン抵抗の増加が顕著であった。
【０００７】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的はゲート容量を低減してスイッチング損失を少なく、ドリフト抵抗を低減してオン抵抗を低くできるＭＯＳ型半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体基板である第一導電型ドリフト層と、
該ドリフト層の表面に形成された第二導電型ウエル領域と、
該第二導電型ウエル領域の表面層に配置された第一導電型ソース領域を備え、
前記第二導電型ウエル領域の表面側に、前記ソース領域および前記ウエル領域と接続するソース電極を備え、
前記第二導電型ウエル領域の表面側に並設され、前記第一導電型ソース領域の表面より前記第二導電型ウエル領域を貫通して前記第一導電型ドリフト層に達する複数のトレンチと、
該複数のトレンチ内にそれぞれゲート絶縁膜を介して形成される導電性ゲート電極と、
隣り合う前記複数のトレンチ内にそれぞれ形成された前記ゲート電極を、前記第二導電型ウエル領域の表面上を跨ぐように相互に接続する帯状のゲート延長部と、を有するトレンチゲート構造を備え、
少なくとも前記第二導電型ウエル領域の表面の一部および前記ゲート電極の表面を覆うように前記ゲート電極と前記ソース電極を絶縁する層間絶縁膜を備え、
前記第二導電型ウエル領域および前記第一導電型ソース領域上に形成された前記層間絶縁膜の一部を前記トレンチから離間するように開口することにより、前記ソース領域および前記ウエル領域と前記ソース電極を接続させる帯状のコンタクト開口部を備え、
前記トレンチの平面形状はスパイク状であり、
隣り合う前記帯状のコンタクト開口部の間において該帯状のコンタクト開口部の長手方向に沿うように前記複数のスパイク状のトレンチが相互に離間するように配置されており、
前記帯状のコンタクト開口部と前記帯状のゲート延長部とが平行であり、
前記帯状のコンタクト開口部下部の前記ウエル領域と、前記帯状のゲート延長部を介して前記帯状のコンタクト開口部に隣接する他のコンタクト開口部下部のウエル領域とが、前記帯状のゲート延長部下部の前記ウエル領域とつながっているＭＯＳ型半導体素子とすることにより、前記目的は達成される。
前記複数のスパイク状のトレンチは、前記帯状のコンタクト開口部の長手方向に沿うように等間隔に配置されているとよい。
また、前記トレンチゲート構造に含まれる複数のスパイク状のトレンチの形状が、それぞれ四角以上の多角柱若しくは円柱であることが好ましい。
【０００９】
前記トレンチゲート構造に含まれる複数のトレンチが側壁に（１，０，０）面方位を含むことがより好ましい。
前記トレンチゲート構造に含まれる複数のトレンチが側壁に絶縁膜を介して形成される導電性ゲート電極ドープドポリシリコンであることが好適である。
前記複数のトレンチゲートの間を、第二導電型ウエル領域を貫通しない浅い溝で繋ぎ、この溝の中にゲート絶縁膜を介してドープドポリシリコンゲート電極で埋めこみ、前記トレンチゲートを相互に接続することが望ましい。
【００１０】
半導体基板に対して前記トレンチゲート構造の形成されている主面とは反対側の主面が第一導電領域であることが好ましい。
または、半導体基板に対して前記トレンチゲート構造の形成されている主面とは反対側の主面が第二導電領域であることが好ましい。
【発明の効果】
【００１１】
本発明によれば、ゲート容量が低減されるので、スイッチング損失を少なく、ドリフト抵抗を低減してオン抵抗を低くできるＭＯＳ型半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１２】
図１は本発明の実施例１にかかるＭＯＳ型半導体素子を示す図であり、（ａ）はＭＯＳ型半導体素子の要部平面図、（ｂ）はＭＯＳ型半導体素子のＡ−Ａ断面図、（ｃ）は同じくＢ−Ｂ断面図である。図２は本発明の実施例２にかかるＭＯＳ型半導体素子を示す図であり、（ａ）はＭＯＳ型半導体素子の要部平面図、（ｂ）はＭＯＳ型半導体素子のＣ−Ｃ断面図、（ｃ）は同Ｄ−Ｄ断面図である。図３は本発明の実施例３にかかるＭＯＳ型半導体素子を示す図である。図４は本発明の実施例４にかかるＭＯＳ型半導体素子を示す図である。図５は本発明の実施例５にかかるＭＯＳ型半導体素子を示す図である。図６は本発明の実施例６にかかるＭＯＳ型半導体素子を示す図であり、（ａ）はＭＯＳ型半導体素子の要部平面図、（ｂ）はＭＯＳ型半導体素子のＥ−Ｅ断面図、（ｃ）は同Ｆ−Ｆ断面図である。
【００１３】
以下、本発明にかかるＭＯＳ型半導体素子について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１４】
図１（ａ）乃至図１（ｃ）はＯＦ（オリエンテーション  フラット）位置＜１，０，０＞のシリコン結晶を使用した場合のトレンチ間隔を等しく設計した四角柱スパイク状トレンチゲートＭＯＳ型半導体素子における実施例を示す。
図１（ａ）は実施例１におけるトレンチゲートの平面図であり、相互に等間隔に配置された四角柱スパイク状トレンチ３を導電性ポリシリコン（ドープド多結晶シリコン）などのゲート電極４で帯状に相互に接続しており、図１（ａ）のゲート電極４とゲート電極４の間の位置に形成されている層間絶縁膜６をエッチングにより貫通して層間絶縁膜６の下層にあるソース（エミッタ）領域７と上層のソース（エミッタ）電極８とを接続させるためのコンタクト９を形成している。以降、ソース（エミッタ）については、ソースを用いて説明する。
【００１５】
図１（ｂ）は前記平面図（ａ）のＡ−Ａ断面を示したものであり、四角柱スパイク状トレンチ３がｐ型ウエル領域２を貫通してｎ型ドリフト層１に達しており、そのトレンチ構造３を導電性ポリシリコンなどのゲート電極４で相互に接続させた構造となっており、ソース電極８とゲート電極４はゲート酸化膜５と層間絶縁膜６により分離された構造となっている。
図１（ｃ）は平面図（ａ）のＢ−Ｂ断面を示したものであり、四角柱スパイク状トレンチ構造３がｐ型ウエル領域２を貫通してｎ型ドリフト層１に達しており、ｐ型ウエル領域２の表面にはｎ型ソース領域７が形成され、ソース領域７とドリフト層１に挟まれたｐ型ウエル領域２のトレンチエッチング断面表面にゲート酸化膜５を介してポリシリコンなどのゲート電極４が配置され、前記ゲート酸化膜５を挟んでゲート電極４に対向するｐ型ウエル領域２の表面にはチャネル１０領域が形成された構造となっており、トレンチエッチングされた側壁面のシリコン表面は＜１，０，０＞方位となる構造となっている。
【００１６】
要するに、本発明では、従来のストライプ状のトレンチゲート電極で第二導電型ウエル領域を貫通・分離し、第一導電型ドリフト領域（ドレイン領域）に達するようにしたトレンチゲート構造ではなく、第二導電型ウエル領域を貫通はするが、分離はしないようにチャネルが形成される複数のトレンチ面に（１，０，０）面方位を含むスパイク状の四角以上の多角柱若しくは円柱で形成されるトレンチゲート構造とし、それぞれのスパイク状のトレンチ内のゲート電極として導電性ポリシリコンを用い、各トレンチ間を同じ導電性ポリシリコンで接続する構造とするものである。
このようなトレンチゲート構造とすることにより、従来のストライプ状トレンチ内に埋め込まれる導電性ポリシリコンより、実施例１のトレンチゲート構造ではポリシリコン容積が1／２以下に小さくなるので、ゲート容量を１／２以下に低減できスイッチング損失の大幅な改善が図れるのである。導電性ポリシリコンとして、ポリシリコンの堆積時にｎ型不純物を高濃度にドープさせたドープドポリシリコンが好ましい。
【００１７】
また、スパイク状のトレンチ電極構造は、ストライプ状のトレンチ電極構造と異なり第二導電型ウエル領域を貫通しても分離しておらず、繋がっている部分を残しているため第二導電型のウエル領域に逆方向電圧が印加されてもトレンチ底部下方における電界強度は従来のトレンチに比べて低くなり、その分低抵抗シリコン結晶の使用が可能となり、ドリフト抵抗成分を低減できるので、いっそうのオン抵抗の低下が図れるのである。
微細化の進んだトレンチＭＯＳ型半導体素子においては、通常、ゲート密度の向上によりオン抵抗の低減と同時にミラー容量が増加しており、そのため、スイッチング損失が増加する。本発明ではストライプ状のトレンチでゲート電極を形成するのではなく、トレンチを複数に分け、それぞれ４角以上の＜１，０，０＞面を側面として含む多角柱スパイク状のものとし表面を導電性ポリシリコンなどのゲート電極で接続した構造とすることにより、前記ミラー容量を半減できスイッチング損失の低減が図れるのである。
【００１８】
また、微細化の進んだトレンチＭＯＳ型半導体素子においては、特に４０Ｖクラス以上の低耐圧ＭＯＳＦＥＴにおいては、通常、既にオン抵抗の主成分はチャネル抵抗ではなくドリフト抵抗となっている。従来のように、トレンチでｐ型ウエル領域を分断し、空乏層を繋がり難くし電界集中を発生し易くして耐圧を下げるのではなく、本発明では、トレンチを複数に分け、４角以上の＜１，０，０＞面を含む多角柱スパイク状にすることにより、トレンチ周りはｐ型ウエル領域でつながっている構造として空乏層を繋がり易くして電界集中を緩和することにより、より低い抵抗のシリコン結晶を使えるようにしてドリフト抵抗を低減しオン抵抗の低減を図るものである。
またセル設計によっては多角柱スパイク状のトレンチ溝でもストライプ構造以上のチャネル密度が可能であるので、チャネル抵抗成分の低減も図ることが可能である。
【実施例２】
【００１９】
図２（ａ）乃至図２（ｃ）はＯＦ（オリエンテーション  フラット）位置＜１，０，０＞のシリコン結晶を使用した場合のＭＯＳ型半導体素子の構造を示し、ゲート電極１４により相互に接続される方向のトレンチ１３の間隔は狭く、間にコンタクト１９が形成される方向のトレンチ１３間隔は広く設計された四角柱スパイク状トレンチゲートＭＯＳ型半導体素子における実施例を示す。
図２（ａ）は実施例２におけるトレンチゲート構造の平面図を示したものであり、均等に配置された四角柱スパイク状トレンチ１３をポリシリコンなどのゲート電極１４で帯状に繋いでおり、ゲート電極１４とゲート電極１４の間の層間絶縁膜１６をエッチングしてソース電極１８とソース（エミッタ）領域１７との接触をとるためのコンタクト１９を形成している。
【００２０】
図２（ｂ）は平面図（ａ）のＣ−Ｃ断面を示したものであり、四角柱スパイク状トレンチ１３構造がｐ型ウエル領域１２を貫通してｎ型ドリフト層１１に達しており、そのトレンチ構造１３をポリシリコンなどのゲート電極１４で繋いだ構造となっており、ソース電極１８とゲート電極１４は層間絶縁膜１６により絶縁分離された構造となっている。
図２（ｃ）は平面図（ａ）のＤ−Ｄ断面を示したものであり、四角柱スパイク状トレンチ１３構造がｐ型ウエル領域１２を貫通してｎ型ドリフト層１１に達しており、ｐ型ウエル領域１１の表面にはｎ型ソース（エッミタ）領域１７が形成され、ソース領域１７とドリフト層１１に挟まれたｐ型ウエル領域１２のトレンチエッチング断面表面にゲート酸化膜１５を介してポリシリコンなどのゲート電極１４が配置されたチャネル領域２０が形成された構造となっており、トレンチエッチングされたシリコン表面は＜１，０，０＞方位となる構造となっている。
【００２１】
このようなトレンチゲート構造とすることにより、実施例1と同様に、ゲート容量が低減されるので、スイッチング損失を少なく、ドリフト抵抗を低減してオン抵抗を低くできる。
【実施例３】
【００２２】
図３はＯＦ（オリエンテーション  フラット）位置＜１，１，０＞のシリコン結晶を使用した場合のトレンチ溝３３間隔を等しく設計した四角柱スパイク状トレンチゲートＭＯＳ型半導体素子における実施例の平面図を示す。トレンチ３３面は相互に等間隔に配置され、ポリシリコンゲート電極３４により接続されたトレンチゲート構造を有し、トレンチエッチング面のシリコン面方位が＜１，０，０＞になるように設計された構造となっている。
このようなトレンチゲート構造とすることにより、実施例1と同様に、ゲート容量が低減されるので、スイッチング損失を少なく、ドリフト抵抗を低減してオン抵抗を低くできる。
【実施例４】
【００２３】
図４はＯＦ（オリエンテーション  フラット）位置＜１，１，０＞のシリコン結晶を使用した場合のゲート電極４４で繋ぐトレンチ４３の間隔は狭く間にコンタクト４５が形成されるトレンチ４３の間隔は広く設計された四角柱スパイク状トレンチゲートＭＯＳ型半導体素子における実施例を示す。トレンチ４３は均等に配置されておりトレンチエッチング面のシリコン面方位が＜１，０，０＞になるように設計された構造となっている。
このようなトレンチゲート構造とすることにより、実施例1と同様に、ゲート容量が低減されるので、スイッチング損失を少なく、ドリフト抵抗を低減してオン抵抗を低くできる。
【実施例５】
【００２４】
図５は円柱スパイク状トレンチゲートＭＯＳ型半導体素子における実施例の平面図を示す。トレンチ４６は均等に配置されておりトレンチエッチング面にシリコン面方位＜１，０，０＞が存在する構造となっている。
このようなトレンチゲート構造とすることにより、実施例1と同様に、ゲート容量が低減されるので、スイッチング損失を少なく、ドリフト抵抗を低減してオン抵抗を低くできる。
【実施例６】
【００２５】
図６（ａ）乃至図６（ｃ）はＯＦ（オリエンテーション  フラット）位置＜１，０，０＞のシリコン結晶を使用した場合のトレンチゲート構造で複数のトレンチ２３間をシリコン基板に掘られた浅いトレンチ３１内に埋め込まれたゲート電極２４で接続するように設計された四角柱スパイク状トレンチゲートＭＯＳ型半導体素子における実施例を示す。
図６（ａ）はトレンチゲートの実施例の平面図を示したものであり、均等に配置された四角柱スパイク状トレンチ２３をシリコン基板２１に掘られた浅いトレンチ３１内に埋め込まれたポリシリコンなどのゲート電極２４で繋いだ構造となっている。
図６（ｂ）は平面図（ａ）のＥ−Ｅ断面を示したものであり、四角柱スパイク状トレンチ２３がｐ型ウエル領域２２を貫通してｎ型ドリフト層２１に達しており、そのトレンチ２３構造をシリコン基板２１に掘られた浅いトレンチ３１内に埋め込まれたポリシリコンなどのゲート電極２４で繋いだ構造となっており、ソース電極２８とゲート電極２４はゲート酸化膜２５と層間絶縁膜２６により絶縁分離された構造となっている。
【００２６】
図６（ｃ）は平面図（ａ）のＦ−Ｆ断面を示したものであり、四角柱スパイク状トレンチ２３構造がｐ型ウエル領域２２を貫通してｎ型ドリフト層２１に達しており、ｐ型ウエル領域２２の表面にはｎ型ソース（エッミタ）領域２７が形成され、ソース領域２７とドリフト層２１に挟まれたｐ型ウエル領域２２のトレンチエッチング断面表面にゲート酸化膜２５を介してポリシリコンなどのゲート電極２４が配置されたチャネル領域３０が形成された構造となっており、トレンチエッチングされたシリコン表面は＜１，０，０＞方位となる構造となっている。
このようなトレンチゲート構造とすることにより、実施例1と同様に、ゲート容量が低減されるので、スイッチング損失を少なく、ドリフト抵抗を低減してオン抵抗を低くできる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施例１にかかるＭＯＳ型半導体素子を示す図であり、（ａ）はＭＯＳ型半導体素子の要部平面図、（ｂ）はＭＯＳ型半導体素子のＡ−Ａ断面図、（ｃ）はＢ−Ｂ断面図である。
【図２】本発明の実施例２にかかるＭＯＳ型半導体素子を示す図であり、（ａ）はＭＯＳ型半導体素子の要部平面図、（ｂ）はＭＯＳ型半導体素子のＣ−Ｃ断面図、（ｃ）はＤ−Ｄ断面図である。
【図３】本発明の実施例３のＭＯＳ型半導体素子にかかるトレンチゲート構造の要部平面図である。
【図４】本発明の実施例４のＭＯＳ型半導体素子にかかるトレンチゲート構造の要部平面図である。
【図５】本発明の実施例５のＭＯＳ型半導体素子にかかるトレンチゲート構造の要部平面図である。
【図６】本発明の実施例６にかかるＭＯＳ型半導体素子を示す図であり、（ａ）はＭＯＳ型半導体素子の要部平面図、（ｂ）はＭＯＳ型半導体素子のＥ−Ｅ断面図、（ｃ）はＦ−Ｆ断面図である。
【図７】従来のストライプ状トレンチＭＯＳ型半導体素子を示す図であり、（ａ）はＭＯＳ型半導体素子の要部平面図、（ｂ）はＭＯＳ型半導体素子のＧ−Ｇ断面図、（ｃ）はＨ−Ｈ断面図である。
【符号の説明】
【００２８】
１、１１、２１    第一導電型ドリフト層、半導体基板
２、１２、２２    第二導電型ウエル領域
３、１３、２３    トレンチ
４、１４、２４    ゲート電極
５、１５，２５    ゲート酸化膜
６、１６、２６    層間絶縁膜
７、１７、２７    ソース領域
８、１８、２８    ソース電極
９、１９、２９    コンタクト
１０、２０、３０  チャネル。
【図１】
0005124922.tif 000002
【図２】
0005124922.tif 000003
【図３】
0005124922.tif 000004
【図４】
0005124922.tif 000005
【図５】
0005124922.tif 000006
【図６】
0005124922.tif 000007
【図７】
0005124922.tif 000008