(57)【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリアレイと、
行アドレス信号に従って前記複数のディジット線のうちのいずれかのディジット線を選択する行デコーダと、
列アドレス信号に従って前記複数のビット線のうちのいずれかのビット線を選択する列デコーダと、
前記行デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させるディジット線ドライバと、
前記列デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込むビット線ドライバとを備え、
前記複数のディジット線の一方端は、電源電圧を受ける第１のノードに共通接続され、
前記ディジット線ドライバは、
各ディジット線に対応して設けられて対応のディジット線の他方端と第２のノードとの間に接続され、前記行デコーダによって対応のディジット線が選択されたことに応じて導通する第１のトランジスタと、
前記第２のノードと基準電圧のラインとの間に接続され、第１の定電流を流す第１の定電流素子と、
前記第１のトランジスタが導通する前に前記第２のノードを第１の電圧に充電する第１のプリチャージ回路とを含む、半導体記憶装置。
【請求項２】
前記ディジット線ドライバは、さらに、前記電源電圧のラインと前記第１のノードとの間に接続され、書込動作時に導通する第２のトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のプリチャージ回路は、前記電源電圧のラインと前記第２のノードとの間に接続され、ディジット線プリチャージ信号に応答して導通する第３のトランジスタを含む、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ビット線ドライバは、
各ビット線に対応して設けられて対応のビット線の一方端と第３のノードとの間に接続され、前記列デコーダによって対応のビット線が選択されたことに応じて導通する第４のトランジスタと、
各ビット線に対応して設けられて対応のビット線の他方端と第４のノードとの間に接続され、前記列デコーダによって対応のビット線が選択されたことに応じて導通する第５のトランジスタと、
第１の論理のデータ信号を書込む場合に導通して前記第３のノードに前記電源電圧を与える第６のトランジスタと、
前記第１の論理のデータ信号を書込む場合に導通して前記第４のノードに前記基準電圧を与える第７のトランジスタと、
第２の論理のデータ信号を書込む場合に導通して前記第４のノードに前記電源電圧を与える第８のトランジスタと、
前記第２の論理のデータ信号を書込む場合に導通して前記第３のノードに前記基準電圧を与える第９のトランジスタと、
前記第６および第７のトランジスタまたは前記第８および第９のトランジスタが導通する前に前記第３および第４のノードを第２の電圧に充電する第２のプリチャージ回路とを含む、請求項１から請求項３までのいずれかに記載の半導体記憶装置。
【請求項５】
前記ビット線ドライバは、
さらに、前記第４のノードと前記基準電圧のラインとの間に前記第７のトランジスタと直列接続され、第２の定電流を流す第２の定電流素子と、
前記第３のノードと前記基準電圧のラインとの間に前記第９のトランジスタと直列接続され、前記第２の定電流を流す第３の定電流素子とを含む、請求項４に記載の半導体記憶装置。
【請求項６】
前記第２のプリチャージ回路は、
前記電源電圧のラインと前記第３のノードとの間に接続され、ビット線プリチャージ信号に応答して導通する第１０のトランジスタと、
前記電源電圧のラインと前記第４のノードとの間に接続され、前記ビット線プリチャージ信号に応答して導通する第１１のトランジスタとを含む、請求項４または請求項５に記載の半導体記憶装置。
【請求項７】
半導体記憶装置であって、
複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリアレイと、
行アドレス信号に従って前記複数のディジット線のうちのいずれかのディジット線を選択する行デコーダと、
列アドレス信号に従って前記複数のビット線のうちのいずれかのビット線を選択する列デコーダと、
前記行デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させるディジット線ドライバと、
前記列デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込むビット線ドライバとを備え、
前記ビット線ドライバは、
各ビット線に対応して設けられて対応のビット線の一方端と第１のノードとの間に接続され、前記列デコーダによって対応のビット線が選択されたことに応じて導通する第１のトランジスタと、
各ビット線に対応して設けられて対応のビット線の他方端と第２のノードとの間に接続され、前記列デコーダによって対応のビット線が選択されたことに応じて導通する第２のトランジスタと、
第１の論理のデータ信号を書込む場合に導通して前記第１のノードに電源電圧を与える第３のトランジスタと、
前記第１の論理のデータ信号を書込む場合に導通して前記第２のノードに基準電圧を与える第４のトランジスタと、
第２の論理のデータ信号を書込む場合に導通して前記第２のノードに前記電源電圧を与える第５のトランジスタと、
前記第２の論理のデータ信号を書込む場合に導通して前記第１のノードに前記基準電圧を与える第６のトランジスタと、
前記第３および第４のトランジスタまたは前記第５および第６のトランジスタが導通する前に前記第１および第２のノードを予め定められた電圧に充電するプリチャージ回路とを含む、半導体記憶装置。
【請求項８】
前記ビット線ドライバは、
さらに、前記第２のノードと前記基準電圧のラインとの間に前記第４のトランジスタと直列接続され、予め定められた電流を流す第１の定電流素子と、
前記第１のノードと前記基準電圧のラインとの間に前記第６のトランジスタと直列接続され、前記予め定められた電流を流す第２の定電流素子とを含む、請求項７に記載の半導体記憶装置。
【請求項９】
前記プリチャージ回路は、
前記電源電圧のラインと前記第１のノードとの間に接続され、ビット線プリチャージ信号に応答して導通する第７のトランジスタと、
前記電源電圧のラインと前記第２のノードとの間に接続され、前記ビット線プリチャージ信号に応答して導通する第８のトランジスタとを含む、請求項７または請求項８に記載の半導体記憶装置。
【請求項１０】
半導体記憶装置であって、
行列状に配置され、各々が磁気的にデータを記憶する複数のメモリセルと、
前記複数のメモリセルの行と列のいずれか一方に対応して配置され、メモリセルへのデータ書込み時に第１の電位と第２の電位の電位差に基づいて書込電流を流す複数の書込電流線と、
それぞれ前記複数の書込電流線に対応して設けられ、各々の一方導通端子が対応の書込電流線に接続され、各々がアドレス信号に応答して選択的に導通する複数の転送ゲートトランジスタと、
それぞれに前記複数の転送ゲートトランジスタの他方導通端子が所定数ずつ共通接続された複数の共通配線と、
それぞれ前記複数の共通配線に対応して設けられ、各々が、前記データ書込み時に、対応の転送ゲートトランジスタの導通前に対応の共通配線を第３の電位にプリチャージする複数の書込プリチャージ回路とを備える、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、磁気的にデータ信号を記憶するメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、低消費電力で不揮発的なデータの記憶が可能な半導体記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）が注目されている。ＭＲＡＭは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。書込動作時は、選択されたディジット線ＤＬに磁化電流Ｉｍを流して、そのディジット線に対応する各メモリセルＭＣを活性化させるとともに、選択されたビット線ＢＬにデータ信号の論理に応じた方向の書込電流Ｉｗを流して、選択されたディジット線ＤＬとビット線ＢＬの交差部に配置されたメモリセルＭＣにデータ信号を書込む（たとえば、特許文献１参照）。
【特許文献１】特開２００４−１８５７５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来のＭＲＡＭでは、書込動作時に磁化電流Ｉｍおよび書込電流Ｉｗの各々にオーバーシュートが発生し、選択されたディジット線ＤＬおよびビット線ＢＬに対応する各メモリセルＭＣが過剰にディスターブされ、書込特性のマージンが低下してデータ信号の誤書込が発生するという問題があった。
【０００４】
それゆえに、この発明の主たる目的は、データ信号の誤書込を防止することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
この発明に係る半導体記憶装置は、メモリアレイ、行デコーダ、列デコーダ、ディジット線ドライバ、およびビット線ドライバを備えたものである。メモリアレイは、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含む。行デコーダは、行アドレス信号に従って複数のディジット線のうちのいずれかのディジット線を選択する。列デコーダは、列アドレス信号に従って複数のビット線のうちのいずれかのビット線を選択する。ディジット線ドライバは、行デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させる。ビット線ドライバは、列デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込む。複数のディジット線の一方端は、電源電圧を受ける第１のノードに共通接続されている。ディジット線ドライバは、第１のトランジスタ、第１の定電流素子、および第１のプリチャージ回路を含む。第１のトランジスタは、各ディジット線に対応して設けられて対応のディジット線の他方端と第２のノードとの間に接続され、行デコーダによって対応のディジット線が選択されたことに応じて導通する。第１の定電流素子は、第２のノードと基準電圧のラインとの間に接続され、第１の定電流を流す。第１のプリチャージ回路は、第１のトランジスタが導通する前に第２のノードを第１の電圧に充電する。
【０００６】
また、この発明に係る他の半導体記憶装置では、ビット線ドライバは、第１〜第６のトランジスタとプリチャージ回路を含む。第１のトランジスタは、各ビット線に対応して設けられて対応のビット線の一方端と第１のノードとの間に接続され、列デコーダによって対応のビット線が選択されたことに応じて導通する。第２のトランジスタは、各ビット線に対応して設けられて対応のビット線の他方端と第２のノードとの間に接続され、列デコーダによって対応のビット線が選択されたことに応じて導通する。第３のトランジスタは、第１の論理のデータ信号を書込む場合に導通して第１のノードに電源電圧を与える。第４のトランジスタは、第１の論理のデータ信号を書込む場合に導通して第２のノードに基準電圧を与える。第５のトランジスタは、第２の論理のデータ信号を書込む場合に導通して第２のノードに電源電圧を与える。第６のトランジスタは、第２の論理のデータ信号を書込む場合に導通して第１のノードに基準電圧を与える。プリチャージ回路は、第３および第４のトランジスタまたは第５および第６のトランジスタが導通する前に第１および第２のノードを予め定められた電圧に充電する。
【０００７】
また、この発明に係るさらに他の半導体記憶装置は、複数のメモリアレイ、複数の書込電流線、複数の転送ゲートトランジスタ、複数の共通配線、および複数の書込プリチャージ回路を備えたものである。複数のメモリセルは、行列状に配置され、各々が磁気的にデータを記憶する。複数の書込電流線は、複数のメモリセルの行と列のいずれか一方に対応して配置され、メモリセルへのデータ書込み時に第１の電位と第２の電位の電位差に基づいて書込電流を流す。複数の転送ゲートトランジスタは、それぞれ複数の書込電流線に対応して設けられ、各々の一方導通端子が対応の書込電流線に接続され、各々がアドレス信号に応答して選択的に導通する。複数の共通配線のそれぞれには、複数の転送ゲートトランジスタの他方導通端子が所定数ずつ共通接続される。複数の書込プリチャージ回路は、それぞれ複数の共通配線に対応して設けられ、各々が、データ書込み時に、対応の転送ゲートトランジスタの導通前に対応の共通配線を第３の電位にプリチャージする。
【発明の効果】
【０００８】
この発明に係る半導体記憶装置では、ディジット線ドライバの第１のトランジスタが導通する前に、第１のトランジスタと第１の定電流素子の間の第２のノードを第１の電圧に充電する。したがって、第１のトランジスタの導通時に磁化電流のオーバーシュートが発生するのを防止することができ、データ信号の誤書込の発生を防止することができる。
【０００９】
また、この発明に係る他の半導体記憶装置では、ビット線ドライバの第３および第４のトランジスタまたは第５および第６のトランジスタが導通する前に、第３および第６のトランジスタの間の第１のノードと、第４および第５のトランジスタの間の第２のノードとを予め定められた電圧に充電する。したがって、第３および第４のトランジスタまたは第５および第６のトランジスタの導通時に書込電流のオーバーシュートが発生するのを防止することができ、データ信号の誤書込の発生を防止することができる。
【００１０】
また、この発明に係るさらに他の半導体記憶装置では、転送ゲートトランジスタが導通する前に、転送ゲートトランジスタの他方導通端子が接続された共通配線を第３の電位にプリチャージする。したがって、転送ゲートトランジスタの導通時に書込電流のオーバーシュートが発生するのを防止することができ、データ信号の誤書込の発生を防止することができる。
【発明を実施するための最良の形態】
【００１１】
図１は、この発明の一実施の形態によるＭＲＡＭのメモリアレイＭＡの構成を示す回路図である。図１において、メモリアレイＭＡは、複数行複数列（たとえば２５６行２５６列）に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。
【００１２】
各メモリセルＭＣは、図２に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。
【００１３】
すなわちトンネル磁気抵抗素子ＴＭＲは、図３に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的大きな値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的小さな値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ信号１，０にそれぞれ対応付けられる。
【００１４】
データ書込時は、図３に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ディジット線ＤＬに磁化電流Ｉｍが流されるとともに、ビット線ＢＬに書込電流Ｉｗが流される。自由磁化膜ＶＬの磁化方向は、磁化電流Ｉｍおよび書込電流Ｉｗの方向の組合せによって決定される。
【００１５】
図４は、データ書込時における磁化電流Ｉｍおよび書込電流Ｉｗの方向と磁界方向との関係を示す図である。図４を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れる磁化電流Ｉｍによって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる書込電流Ｉｗによって生じる磁界Ｈ（ＢＬ）を示している。
【００１６】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。ここでは、ディジット線ＤＬには一方方向の磁化電流Ｉｍを流し、ビット線ＢＬにはデータ信号の論理（０または１）に応じた方向の書込電流Ｉｗを流すものとする。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出時は、図５に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地電圧ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読出すことができる。
【００１８】
図６は、このＭＲＡＭのデータ書込に関連する部分を示すブロック図である。図６において、このＭＲＡＭは、メモリアレイＭＡに加え、アドレスバッファ１、ＩＯバッファ２、書込タイミングコントローラ３、行デコーダ４，５、ＤＬドライバ６，７、列デコーダ８，９、書込データコントローラ１０，１１、およびＢＬドライバ１２，１３を備える。
【００１９】
アドレスバッファ１は、クロック信号ＣＬＫの立ち上がりエッジに同期して外部アドレス信号ＡＤＤ０〜ＡＤＤ１２を取り込み、行アドレス信号ＲＡ０〜ＲＡ７および列アドレス信号ＣＡ０〜ＣＡ３を生成する。ＩＯバッファ２は、クロック信号ＣＬＫの立ち上がりエッジに同期して書込データ信号Ｄ０〜Ｄ１５を取り込み、内部データ信号ＷＤ０〜ＷＤ１５を生成する。
【００２０】
書込タイミングコントローラ３は、クロック信号ＣＬＫの立ち上がりエッジにおいてチップイネーブル信号ＺＣＥおよびライトイネーブル信号ＺＷＥがともに活性化レベルの「Ｌ」レベルにされたことに応じて、ディジット線イネーブル信号ＤＬＥＮ、ディジット線プリチャージ信号ＤＬＰＣＧ、ビット線イネーブル信号ＢＬＥＮ、およびビット線プリチャージ信号ＢＬＰＣＧを生成する。
【００２１】
行デコーダ４は、ディジット線イネーブル信号ＤＬＥＮおよび行アドレス信号ＲＡ０，ＲＡ１に基づいて、内部アドレス信号ＳＤＷ０〜ＳＤＷ３を生成する。行デコーダ５は、行アドレス信号ＲＡ２〜ＲＡ７に基づいて、内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５，ＭＤＬ０〜ＭＤＬ６３を生成する。メモリアレイＭＡの２５６本のディジット線ＤＬは、予め１６本ずつグループ化されている。
【００２２】
ＤＬドライバ６は、内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５に従って、１６個のディジット線グループのうちのいずれかのディジット線グループを選択し、選択したディジット線グループに属する１６本のディジット線ＤＬの各々の一方端に電源電圧ＶＤＤを印加する。
【００２３】
ＤＬドライバ７は、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３に従って、２５６本のディジット線ＤＬのうちのいずれかのディジット線ＤＬを選択し、選択したディジット線ＤＬの他方端から接地電圧ＶＳＳのラインに参照電圧ＶＲＥＦＤＬに応じた値の磁化電流Ｉｍを流出させる。また、ＤＬドライバ７は、ディジット線プリチャージ信号ＤＬＰＣＧに応答して内部ノードをプリチャージすることにより、磁化電流Ｉｍのオーバーシュートを防止する。
【００２４】
また、列デコーダ８，９の各々は、列アドレス信号ＣＡ０〜ＣＡ３に基づいて、列選択信号ＣＳＬＷ０〜ＣＳＬＷ１５を生成する。書込データコントローラ１０は、内部データ信号ＷＤ０〜ＷＤ１５およびビット線イネーブル信号ＢＬＥＮに基づいて、書込制御信号ＷＤＰＬ０〜ＷＤＰＬ１５，ＷＤＮＬ０〜ＷＤＮＬ１５を生成する。書込データコントローラ１１は、内部データ信号ＷＤ０〜ＷＤ１５およびビット線イネーブル信号ＢＬＥＮに基づいて、書込制御信号ＷＤＰＲ０〜ＷＤＰＲ１５，ＷＤＮＲ０〜ＷＤＮＲ１５を生成する。メモリアレイＭＡの２５６本のビット線ＢＬは、予め１６本ずつグループ化されている。
【００２５】
ＢＬドライバ１２，１３の各々は、列選択信号ＣＳＬＷ０〜ＣＳＬＷ１５に従って、１６個のビット線グループの各々において１６本のビット線ＢＬのうちのいずれかのビット線ＢＬを選択し、合計１６本のビット線ＢＬを選択する。また、ＢＬドライバ１２は、書込制御信号ＷＤＰＬ０〜ＷＤＰＬ１５，ＷＤＮＬ０〜ＷＤＮＬ１５に従って動作し、選択した１６本のビット線ＢＬの各々の一方端に電源電圧ＶＤＤまたは接地電圧ＶＳＳを印加する。また、ＢＬドライバ１３は、書込制御信号ＷＤＰＲ０〜ＷＤＰＲ１５，ＷＤＮＲ０〜ＷＤＮＲ１５に従って動作し、選択した１６本のビット線ＢＬの各々の一方端に接地電圧ＶＳＳまたは電源電圧ＶＤＤを印加する。
【００２６】
このようにしてＢＬドライバ１２，１３は、書込データ信号Ｄ０〜Ｄ１５の論理レベルに応じた方向（極性）の書込電流Ｉｗをそれぞれ選択した１６本のビット線ＢＬに流す。書込電流Ｉｗの値は、参照電圧ＶＲＥＦＢＬに応じた値に設定される。また、ＢＬドライバ１２，１３の各々は、ビット線プリチャージ信号ＢＬＰＣＧに応答して内部ノードをプリチャージすることにより、書込電流のオーバーシュートを防止する。
【００２７】
図７は、ＤＬドライバ６，７の構成を示す回路図である。図７において、メモリアレイＭＡの２５６本のディジット線ＤＬは、予め１６本ずつ、１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に分割されている。各ディジット線グループＤＬＧに属する１６本のディジット線ＤＬの一方端は、ノードＮ２０に共通接続されている。各ディジット線ＤＬには、寄生抵抗が存在する。
【００２８】
ＤＬドライバ６は、それぞれ１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応して設けられた１６個のＰチャネルＭＯＳトランジスタ２０を含む。各ＰチャネルＭＯＳトランジスタ２０のソースは電源電圧ＶＤＤを受け、そのドレインは対応するディジット線グループＤＬＧのノードＮ２０に接続されている。１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応する１６個のＰチャネルＭＯＳトランジスタ２０のゲートは、それぞれ内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５を受ける。
【００２９】
ＤＬドライバ７は、それぞれ１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応して設けられた１６個のサブＤＬドライバＳＤＬＤ０〜ＳＤＬＤ１５と、論理回路２４とを含む。各サブＤＬドライバＳＤＬＤは、それぞれ１６本のディジット線ＤＬに対応して設けられた１６個のＮチャネルＭＯＳトランジスタ２１と、１６本のディジット線ＤＬに共通に設けられたＮチャネルＭＯＳトランジスタ２２，２３とを含む。各ＮチャネルＭＯＳトランジスタ２１のドレインは対応するディジット線ＤＬの他方端に接続され、そのゲートは論理回路２４に接続されている。１６個のＮチャネルＭＯＳトランジスタ２１のソースは、ノードＮ２１に共通接続されている。
【００３０】
ＮチャネルＭＯＳトランジスタ２２は、ノードＮ２１と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＤＬを受ける。ＮチャネルＭＯＳトランジスタ２２は、ノードＮ２１から接地電圧ＶＳＳのラインに、参照電圧ＶＲＥＦＤＬに応じた値の電流を流出させる定電流素子を構成する。
【００３１】
ＮチャネルＭＯＳトランジスタ２３は、電源電圧ＶＤＤのラインとノードＮ２１との間に接続される。１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応する１６個のＮチャネルＭＯＳトランジスタ２３のゲートは、それぞれディジット線プリチャージ信号ＤＬＰＣＧ０〜ＤＬＰＣＧ１５を受ける。ディジット線プリチャージ信号ＤＬＰＣＧ０〜ＤＬＰＣＧ１５は、たとえばディジット線プリチャージ信号ＤＬＰＣＧと行アドレス信号ＲＡ０〜ＲＡ７から生成される。
【００３２】
論理回路２４は、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３に従って、２５６個のＮチャネルＭＯＳトランジスタ２１のうちのいずれかのＮチャネルＭＯＳトランジスタ２１を導通させる。
【００３３】
図８は、ＤＬドライバ６，７の動作を示す回路図であり、図７はＤＬドライバ６，７の動作を示すタイムチャートである。図８および図９において、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３により、ディジット線グループＤＬＧ０に属する１６本のディジット線ＤＬのうちの図８中の左から２番目のディジット線ＤＬが指定されたものとする。
【００３４】
まず時刻ｔ０において、ディジット線プリチャージ信号ＤＬＰＣＧ０が活性化レベルの「Ｈ」レベルに立ち上げられる。これにより、ＮチャネルＭＯＳトランジスタ２３が導通し、ノードＮ２１が所定の電圧ＶＰ１＝ＶＤＤ−ＶＴＨ１に充電される。ただし、ＶＴＨ１は、ＮチャネルＭＯＳトランジスタ２３のしきい値電圧である。また、時刻ｔ０において、内部アドレス信号ＺＷＢＳ０が活性化レベルの「Ｌ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタ２０が導通して、１６本のディジット線ＤＬが電源電圧ＶＤＤに充電される。
【００３５】
次いで時刻ｔ１において、選択されたディジット線ＤＬに対応するＮチャネルＭＯＳトランジスタ２１が導通状態にされ、そのディジット線ＤＬに磁化電流Ｉｍが流れる。このとき、ノードＮ２１が所定の電圧ＶＰ１に充電されているので、磁化電流Ｉｍのオーバーシュートは発生しない。
【００３６】
なお、従来は、ＮチャネルＭＯＳトランジスタ２３が設けられておらず、ノードＮ２１のプリチャージは行なわれていなかった。このため、選択されたディジット線ＤＬに対応するＮチャネルＭＯＳトランジスタ２１を導通させたとき、ノードＮ２１の寄生容量、すなわち１６個のＮチャネルＭＯＳトランジスタ２１のソース容量とＮチャネルＭＯＳトランジスタ２２のドレイン容量を充電するための大きな電流が過渡的に流れ、図９に示すように、磁化電流Ｉｍのオーバーシュートが発生していた。
【００３７】
磁化電流Ｉｍのオーバーシュートが発生すると、選択されたディジット線ＤＬに対応する各メモリセルＭＣが過剰なディスターブを受け、書込特性のマージンが減少してしまう。このため、従来は誤書込の発生確率が高いという問題があった。これに対して本願発明では、磁化電流Ｉｍのオーバーシュートは発生しないので、書込特性のマージンを高く維持することができ、誤書込の発生確率を低くすることができる。
【００３８】
次に時刻ｔ２において、ディジット線プリチャージ信号ＤＬＰＣＧ０が非活性化レベルの「Ｌ」レベルに立ち下げられ、ＮチャネルＭＯＳトランジスタ２３が非導通にされてプリチャージが停止される。時刻ｔ２から所定時間経過後の時刻ｔ３において、トランジスタ２１が非導通にされて磁化電流Ｉｍが遮断される。
【００３９】
なお、時刻ｔ１〜ｔ２では、トランジスタ２０，２１，２３をともに導通させている。これは、トランジスタ２１を導通させる前にトランジスタ２３を非導通にすると、ノードＮ２１に蓄えられた電荷がトランジスタ２２を介して接地電圧ＶＳＳのラインに流出し、ノードＮ２１の電圧が低下してしまい、ノードＮ２１をプリチャージした効果がなくなるからである。
【００４０】
図１０は、ＢＬドライバ１２，１３の構成を示す回路図である。図１０において、メモリアレイＭＡの２５６本のビット線ＢＬは、予め１６本ずつ、１６個のビット線グループＢＬＧ０〜ＢＬＧ１５に分割されている。各ビット線ＢＬには、寄生抵抗が存在する。
【００４１】
ＤＬドライバ１２は、それぞれ１６個のビット線グループＢＬＧ０〜ＢＬＧ１５に対応して設けられた１６個のサブＢＬドライバＳＢＬＤＬ０〜ＳＢＬＤＬ１５を含む。サブＢＬドライバＳＢＬＤＬ０は、ＰチャネルＭＯＳトランジスタ３０と、ＮチャネルＭＯＳトランジスタ３１〜３３と、それぞれ１６本のビット線ＢＬに対応して設けられた１６個のＮチャネルＭＯＳトランジスタ３４とを含む。
【００４２】
ＰチャネルＭＯＳトランジスタ３０は、電源電圧ＶＤＤのラインとノードＮ３０との間に接続され、そのゲートは書込制御信号ＷＤＰＬ０を受ける。ＮチャネルＭＯＳトランジスタ３１のドレインはノードＮ３０に接続され、そのゲートは書込制御信号ＷＤＮＬ０を受ける。ＮチャネルＭＯＳトランジスタ３２は、ＮチャネルＭＯＳトランジスタ３１のソースと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＢＬを受ける。ＮチャネルＭＯＳトランジスタ３２は、参照電圧ＶＲＥＦＢＬに応じた値の電流を流出させる定電流素子を構成する。
【００４３】
ＮチャネルＭＯＳトランジスタ３３は、電源電圧ＶＤＤのラインとノードＮ３０との間に接続される。１６個のビット線グループＢＬＧ０〜ＢＬＧ１５に対応する１６個のＮチャネルＭＯＳトランジスタ３３のゲートは、それぞれビット線プリチャージ信号ＢＬＰＣＧ０〜ＢＬＰＣＧ１５を受ける。ビット線プリチャージ信号ＢＬＰＣＧ０〜ＢＬＰＣＧ１５は、たとえばビット線プリチャージ信号ＤＬＰＣＧと列アドレス信号ＣＡ０〜ＣＡ３から生成される。１６個のＮチャネルＭＯＳトランジスタ３４は、それぞれ１６本のビット線ＢＬの一方端とノードＮ３０との間に接続され、それらのゲートはそれぞれ列選択信号ＣＳＬＷ０〜ＣＳＬＷ１５を受ける。他のサブＢＬドライバＳＢＬＤＬ１〜ＳＢＬＤＬ１５の各々は、信号ＷＤＰＬ０，ＷＤＮＬ０，ＢＬＰＣＧ０の代わりに信号ＷＤＰＬ１，ＷＤＮＬ１，ＢＬＰＣＧ１；…；ＷＤＰＬ１５，ＷＤＮＬ１５，ＢＬＰＣＧ１５を受ける点が異なるだけであり、サブＢＬドライバＳＢＬＤＬ０と同じ構成である。
【００４４】
ＤＬドライバ１３は、それぞれ１６個のビット線グループＢＬＧ０〜ＢＬＧ１５に対応して設けられた１６個のサブＢＬドライバＳＢＬＤＲ０〜ＳＢＬＤＲ１５を含む。サブＢＬドライバＳＢＬＤＲ０は、ＰチャネルＭＯＳトランジスタ４０と、ＮチャネルＭＯＳトランジスタ４１〜４３と、それぞれ１６本のビット線ＢＬに対応して設けられた１６個のＮチャネルＭＯＳトランジスタ４４とを含む。
【００４５】
ＰチャネルＭＯＳトランジスタ４０は、電源電圧ＶＤＤのラインとノードＮ４０との間に接続され、そのゲートは書込制御信号ＷＤＰＲ０を受ける。ＮチャネルＭＯＳトランジスタ４１のドレインはノードＮ４０に接続され、そのゲートは書込制御信号ＷＤＮＲ０を受ける。ＮチャネルＭＯＳトランジスタ４２は、ＮチャネルＭＯＳトランジスタ４１のソースと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＢＬを受ける。ＮチャネルＭＯＳトランジスタ４２は、参照電圧ＶＲＥＦＢＬに応じた値の電流を流出させる定電流素子を構成する。
【００４６】
ＮチャネルＭＯＳトランジスタ４３は、電源電圧ＶＤＤのラインとノードＮ４０との間に接続される。１６個のビット線グループＢＬＧ０〜ＢＬＧ１５に対応する１６個のＮチャネルＭＯＳトランジスタ４３のゲートは、それぞれビット線プリチャージ信号ＢＬＰＣＧ０〜ＢＬＰＣＧ１５を受ける。１６個のＮチャネルＭＯＳトランジスタ４４は、それぞれ１６本のビット線ＢＬの他方端とノードＮ４０との間に接続され、それらのゲートはそれぞれ列選択信号ＣＳＬＷ０〜ＣＳＬＷ１５を受ける。他のサブＢＬドライバＳＢＬＤＲ１〜ＳＢＬＤＲ１５の各々は、信号ＷＤＰＲ０，ＷＤＮＲ０，ＢＬＰＣＧ０の代わりに信号ＷＤＰＲ１，ＷＤＮＲ１，ＢＬＰＣＧ１；…；ＷＤＰＲ１５，ＷＤＮＲ１５，ＢＬＰＣＧ１５を受ける点が異なるだけであり、サブＢＬドライバＳＢＬＤＲ０と同じ構成である。
【００４７】
図１１は、サブＢＬドライバＳＢＬＤＬ０，ＳＢＬＤＲ０の動作を示す回路図であり、図１２はサブＢＬドライバＳＢＬＤＬ０，ＳＢＬＤＲ０の動作を示すタイムチャートである。図１１および図１２において、列選択信号ＣＳＬＷ０〜ＣＳＬＷ１５により、ビット線グループＢＬＧ０に属する１６本のビット線ＢＬのうちの図１１中の上から２番目のビット線ＢＬが選択されるものする。また、書込制御信号ＷＤＰＬ０，ＷＤＮＬ０，ＷＤＰＲ０，ＷＤＮＲ０により、そのビット線ＢＬに図１１中の右側から左側に向かって書込電流Ｉｗが流されるものとする。初期状態では、トランジスタ３０，３１，３３，３４，４０，４１，４３，４４は非導通状態にされている。
【００４８】
まず時刻ｔ０において、ビット線プリチャージ信号ＢＬＰＣＧ０が活性化レベルの「Ｈ」レベルに立ち上げられる。これにより、ＮチャネルＭＯＳトランジスタ３３，４３が導通し、ノードＮ３０，Ｎ４０が所定の電圧ＶＰ２＝ＶＤＤ−ＶＴＨ２に充電される。ただし、ＶＴＨ２はＮチャネルＭＯＳトランジスタ３３，４３の各々のしきい値電圧である。次いで時刻ｔ１において、ビット線プリチャージ信号ＢＬＰＣＧ０が非活性化レベルの「Ｌ」レベルに立ち下げられ、ＮチャネルＭＯＳトランジスタ３３，４３が非導通になってプリチャージが停止される。
【００４９】
次に、列選択信号ＣＳＬＷ１が活性化レベルの「Ｈ」レベルにされて、選択されたビット線ＢＬに対応するＮチャネルＭＯＳトランジスタ３４，４４が導通状態にされる。次いで時刻ｔ２において、書込制御信号ＷＤＮＬ０が活性化レベルの「Ｈ」レベルに立ち上げられるとともに、書込制御信号ＷＤＰＲ０が活性化レベルの「Ｌ」レベルに立ち下げられ、トランジスタ３１，４０が導通する。
【００５０】
これにより、電源電圧ＶＤＤのラインからトランジスタ４０，４４、ビット線ＢＬ、およびトランジスタ３４，３１，３２を介して接地電圧ＶＳＳのラインに書込電流Ｉｗが流れる。このとき、ノードＮ３０，Ｎ４０が所定の電圧ＶＰ２に充電されているので、書込電流Ｉｗのオーバーシュートは発生しない。時刻ｔ２から所定時間経過後の時刻ｔ３において、トランジスタ３１，４０が非導通にされて書込電流Ｉｗが遮断される。
【００５１】
ビット線ＢＬに図１１中の右側から左側に向けて書込電流Ｉｗを流したことにより、選択されたビット線ＢＬとディジット線ＤＬの交差部のメモリセルＭＣには、たとえばデータ“１”が書き込まれる。そのメモリセルＭＣにデータ“０”を書込む場合は、トランジスタ３１，４０の代わりにトランジスタ３０，４１を導通させ、そのビット線ＢＬに図１１中の左側から右側に向けて書込電流Ｉｗを流せばよい。他のサブＢＬドライバＳＢＬＤＬ１，ＳＢＬＤＲ１；…；ＳＢＬＤＬ１５，ＳＢＬＤＲ１５の動作は、サブＢＬドライバＳＢＬＤＬ０，ＳＢＬＤＲ０の動作と同様であるので、その説明は繰り返さない。
【００５２】
なお、従来は、ＮチャネルＭＯＳトランジスタ３３，４３が設けられておらず、ノードＮ３０，Ｎ４０のプリチャージは行なわれていなかった。このため、選択されたビット線ＢＬに対応するＮチャネルＭＯＳトランジスタ３４，４４と、トランジスタ３１，４０またはトランジスタ３０，４１とを導通させたとき、ノードＮ３０の寄生容量（すなわちトランジスタ３０〜３２のドレイン容量、１６個のトランジスタ３４のソース／ドレイン容量）、またはノードＮ４０の寄生容量（すなわちトランジスタ４０〜４２のドレイン容量、１６個のトランジスタ４４のソース／ドレイン容量）を充電するための大きな電流が過渡的に流れ、図１２に示すように、書込電流Ｉｗのオーバーシュートが発生していた。
【００５３】
書込電流Ｉｗのオーバーシュートが発生すると、選択されたビット線ＢＬに対応する各メモリセルＭＣが過剰なディスターブを受け、書込特性のマージンが減少してしまう。このため、従来は誤書込の発生確率が高いという問題があった。これに対して本願発明では、書込電流Ｉｗのオーバーシュートは発生しないので、書込特性のマージンを高く維持することができ、誤書込の発生確率を低くすることができる。
【００５４】
図１３は、このＭＲＡＭの書込動作を示すタイムチャートである。図１３において、クロック信号ＣＬＫの１／１０の周期が１単位時間とされる。時刻ｔ０において、クロック信号ＣＬＫの立ち上がりエッジにおいてチップイネーブル信号ＺＣＥとライトイネーブル信号ＺＷＥが活性化レベルの「Ｌ」レベルにされると、ライトコマンドが認識され、外部アドレス信号ＡＤＤ０〜ＡＤＤ１２と書込データ信号Ｄ０〜Ｄ１５が取り込まれる。時刻ｔ０から１単位時間経過後の時刻ｔ１において、信号ＺＣＥ，ＺＷＥがともに非活性化レベルの「Ｈ」レベルに立ち上げられる。
【００５５】
時刻ｔ０から１．５単位時間経過後の時刻ｔ２において、ビット線プリチャージ信号ＢＬＰＣＧが活性化レベルの「Ｈ」レベルに立ち上げられ、サブＢＬドライバＳＢＬＤＬ，ＳＢＬＤＲのＮチャネルＭＯＳトランジスタ３３，４３が導通してノードＮ３０，Ｎ４０が所定の電圧ＶＰ２にプリチャージされる。
【００５６】
時刻ｔ２から１単位時間経過後の時刻ｔ３において、ビット線プリチャージ信号ＢＬＰＣＧが非活性化レベルの「Ｌ」レベルに立ち下げられ、サブＢＬドライバＳＢＬＤＬ，ＳＢＬＤＲのＮチャネルＭＯＳトランジスタ３３，４３が非導通になってノードＮ３０，Ｎ４０のプリチャージが停止される。また、時刻ｔ３において、ディジット線プリチャージ信号ＤＬＰＣＧが活性化レベルの「Ｈ」レベルに立ち上げられ、選択されたサブＤＬドライバＳＤＬＤのＮチャネルＭＯＳトランジスタ２３が導通してノードＮ２１が所定の電圧ＶＰ１にプリチャージされる。また、時刻ｔ３において、内部アドレス信号ＺＷＢＳ，ＭＤＬが生成され、選択されたディジット線グループＤＬＧに対応するＮチャネルＭＯＳトランジスタ２０が導通して、１６本のディジット線ＤＬが電源電圧ＶＤＤに充電される。
【００５７】
時刻ｔ３から０．５単位時間経過後の時刻ｔ４において、ディジット線イネーブル信号ＤＬＥＮが活性化レベルの「Ｈ」レベルに立ち上げられ、内部アドレス信号ＳＤＷが生成されて、選択されたディジット線ＤＬに対応するＮチャネルＭＯＳトランジスタ２１が導通して、そのディジット線ＤＬに磁化電流Ｉｍが流される。磁化電流Ｉｍのオーバーシュートは、図９で示したように、発生しない。
【００５８】
時刻ｔ４から０．５単位時間経過後の時刻ｔ５において、ディジット線プリチャージ信号ＤＬＰＣＧが非活性化レベルの「Ｌ」レベルに立ち下げられ、選択されたサブＤＬドライバＳＤＬＤのＮチャネルＭＯＳトランジスタ２３が非導通になってノードＮ２１のプリチャージが停止される。また、時刻ｔ４において、列選択信号ＣＳＬＷが生成され、各ビット線グループＢＬＧに属する１６本のビット線ＢＬのうちの選択されたビット線ＢＬに対応するＮチャネルＭＯＳトランジスタ３４，４４が導通し、選択された各ビット線ＢＬが、対応するサブＢＬドライバＳＢＬＤＬ，ＳＢＬＤＲのノードＮ３０，Ｎ４０に接続される。
【００５９】
時刻ｔ５から０．５単位時間経過後の時刻ｔ６において、ビット線イネーブル信号ＢＬＥＮが活性化レベルの「Ｈ」レベルに立ち上げられ、書込制御信号ＷＤＰ，ＷＤＮが生成されて、選択されたビット線ＢＬに対応するトランジスタ３１，４０または３０，４１が導通し、選択されたビット線ＢＬに書込電流Ｉｗが流される。書込電流Ｉｗのオーバーシュートは、図１２で示したように、発生しない。時刻ｔ６から４単位時間の間は、この状態が維持され、選択された１６個のメモリセルＭＣにそれぞれデータ信号Ｄ０〜Ｄ１５が書き込まれる。
【００６０】
時刻ｔ６から４単位時間経過後の時刻ｔ７において、ディジット線イネーブル信号ＤＬＥＮが非活性化レベルの「Ｌ」レベルに立ち下げられ、内部アドレス信号ＳＤＷがリセットされる。これにより、ＤＬドライバ７のＮチャネルＭＯＳトランジスタ２１が非導通になり、磁化電流Ｉｍが遮断される。
【００６１】
時刻ｔ７から１単位時間経過後の時刻ｔ８において、ビット線イネーブル信号ＢＬＥＮが非活性化レベルの「Ｌ」レベルに立ち下げられ、書込制御信号ＷＤＰ，ＷＤＮがリセットされる。これにより、ＢＬドライバ１２，１３のトランジスタ３０，３１，４０，４１が非導通になり、書込電流Ｉｗが遮断される。
【００６２】
時刻ｔ８から１単位時間経過後の時刻ｔ９において、内部アドレス信号ＺＷＢＳ，ＭＤＬがリセットされ、ＤＬドライバ６のＰチャネルＭＯＳトランジスタ２０が非導通になる。また、時刻ｔ９において、列選択信号ＣＳＬＷがリセットされてサブＢＬドライバＳＢＬＤＬ，ＳＢＬＤＲのＮチャネルＭＯＳトランジスタ３４，４４が非導通になる。これにより、書込動作が終了する。
【００６３】
また、図１４は、この実施の形態の変更例を示す図であって、図７と対比される図である。図１４において、この変更例では、ＤＬドライバ６が除去され、ノードＮ２０に電源電圧ＶＤＤが常時印加される。この変更例では、実施の形態と同じ効果が得られる他、ＤＬドライバ６の分だけレイアウト面積が小さくて済む。
【００６４】
また、図１５は、この実施の形態の他の変更例を示す図であって、図１０と対比される図である。図１５において、この変更例では、サブＢＬドライバＳＢＬＤＬ，ＳＢＬＤＲのＮチャネルＭＯＳトランジスタ３２，４２が除去され、ＮチャネルＭＯＳトランジスタ３１，４１のソースが接地電圧ＶＳＳのラインに直接接続されている。また、ＮチャネルＭＯＳトランジスタ３１，４１のサイズ（ゲート長、ゲート幅）は、所定の電流を流すように予め設定されている。
【００６５】
この変更例では、実施の形態と同じ効果が得られる他、ＮチャネルＭＯＳトランジスタ３２，４２と、参照電圧ＶＲＥＦＢＬを発生する回路と、参照電圧ＶＲＥＦＢＬ用の配線が不要となり、それらの分だけレイアウト面積が小さくて済む。
【００６６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６７】
【図１】この発明の一実施の形態によるＭＲＡＭのメモリアレイの構成を示す回路図である。
【図２】図１に示したメモリセルの構成を示す回路図である。
【図３】図２に示したメモリセルのデータ書込方法を説明するための図である。
【図４】図２に示したメモリセルのデータ書込方法を説明するための他の図である。
【図５】図２に示したメモリセルのデータ読出方法を説明するための図である。
【図６】図１〜図５で示したＭＲＡＭのデータ書込に関連する部分を示すブロック図である。
【図７】図６に示したＤＬドライバの構成を示す回路ブロック図である。
【図８】図７に示したＤＬドライバの動作を示す回路図である。
【図９】図７に示したＤＬドライバの動作を示すタイムチャートである。
【図１０】図６に示したサブＢＬドライバの構成を示す回路ブロック図である。
【図１１】図１０に示したサブＢＬドライバの動作を示す回路図である。
【図１２】図１０に示したサブＢＬドライバの動作を示すタイムチャートである。
【図１３】図６〜図１２に示したＭＲＡＭの書込動作を示すタイムチャートである。
【図１４】実施の形態の変更例を示す回路ブロック図である。
【図１５】実施の形態の他の変更例を示す回路図である。
【符号の説明】
【００６８】
ＭＡ  メモリアレイ、ＭＣ  メモリセル、ＢＬ  ビット線、ＷＬ  ワード線、ＤＬ  ディジット線、ＴＭＲ  トンネル磁気抵抗素子、ＡＴＲ  アクセストランジスタ、ＶＬ  自由磁化膜、ＴＢ  トンネル絶縁膜、ＦＬ  固定磁化膜、１  アドレスバッファ、２  ＩＯバッファ、３  書込タイミングコントローラ、４，５  行デコーダ、６，７  ＤＬドライバ、８，９  列デコーダ、１０，１１  書込データコントローラ、１２，１３  ＢＬドライバ、２０，３０，４０  ＰチャネルＭＯＳトランジスタ、２１〜２３，３１〜３４，４１〜４４  ＮチャネルＭＯＳトランジスタ、２４  論理回路。
【図１】
0005150935.tif 000002
【図２】
0005150935.tif 000003
【図３】
0005150935.tif 000004
【図４】
0005150935.tif 000005
【図５】
0005150935.tif 000006
【図６】
0005150935.tif 000007
【図７】
0005150935.tif 000008
【図８】
0005150935.tif 000009
【図９】
0005150935.tif 000010
【図１０】
0005150935.tif 000011
【図１１】
0005150935.tif 000012
【図１２】
0005150935.tif 000013
【図１３】
0005150935.tif 000014
【図１４】
0005150935.tif 000015
【図１５】
0005150935.tif 000016