(57)【特許請求の範囲】
【請求項１】
第一導電型の拡散層と第二導電型の拡散層との間に耐圧調整用第二導電型の拡散層を設けることで形成したＰＮ接合からなるダイオード型ＥＳＤ保護回路が第一導電型の半導体基板からなるチップの外周領域全体もしくは外周領域の一部に形成されており、前記第一導電型の拡散層もしくは前記第二導電型の拡散層のいずれかにチップの基板電位を固定するために形成されているチップ外周領域の電源もしくはグランドに電気的に接続された拡散層を用いることを特徴とするＥＳＤ保護回路を含む半導体装置。
【請求項２】
前記第一導電型の拡散層と前記耐圧調整用第二導電型の拡散層および第二導電型の拡散層の接合が平面的に直線状に接合していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第一導電型の拡散層と前記耐圧調整用第二導電型の拡散層および第二導電型の拡散層の接合が平面的に矩形状に接合していることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第一導電型の拡散層と前記耐圧調整用第二導電型の拡散層および第二導電型の拡散層の接合が平面的に波形状に接合していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第一導電型の拡散層と前記耐圧調整用第二導電型の拡散層および第二導電型の拡散層の接合が平面的に楔状に接合していることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（Electro Static Discharge: ＥＳＤ）による半導体装置の破壊を防ぐＥＳＤ保護回路を含む半導体装置に関する。
【背景技術】
【０００２】
ICの信頼性を保証するに当たって懸念すべき重要な項目として、静電気放電（Electro Static Discharge : ＥＳＤ、以下ＥＳＤ）などのノイズによる破壊が挙げられる。ＥＳＤは、様々な状況において発生しえるイベントであり、ICにおいてもそれらによる破壊が起こらないよう対策する必要がある。
【０００３】
ICなどの半導体デバイスにおいては、ＥＳＤの現象が帯電物体や放電形態によりいくつかのモデルに分類されおり、代表的なモデルとしては、帯電した人体に蓄積された静電気が半導体デバイスに放電する人体モデル(HBM)、ICの製造過程などにおいて半導体デバイスを取り扱う金属製の装置などの高い容量と低い抵抗を持つ物体が静電気の発生源となることを想定した機械モデル（MM）、半導体デバイス自身が帯電し、その他に放電することを想定した帯電デバイスモデル（CDM）などが挙げられる。
【０００４】
ICなどの半導体デバイスの信頼性を保障するには、これらの放電モデルを元に擬似的にＥＳＤを行い、十分な耐性を有しているか評価を行っておく必要がある。
【０００５】
ICにおいては、上記に示したようなＥＳＤによる破壊を防ぐ為に、従来から様々な技術が開発され、ICにＥＳＤ保護回路が設けられている。
【０００６】
従来のＥＳＤ保護回路として、図８に示す構造が挙げられる（例えば特許文献１参照）。Ｐ型基板２０４上MOSトランジスタのドレインとなるＮ+拡散層２０１が少なくとも２つの拡散領域に分割されて同じ型のＮウェル拡散層２０３内に形成されており、Ｎウェル拡散層２０３内には型の異なる少なくとも一つ以上のＰ+拡散層２０２が形成されており、Ｐ+拡散層２０２は基板電位と接続されている。この方法では、Ｎウェル拡散層２０３とＰ型基板２０４の接合によるダイオードだけではなく、Ｎウェル拡散層２０３とそのＮウェル拡散層２０３内に形成されたＰ+拡散層２０２とのダイオードによって、ＥＳＤの印加モードに係わらず、ＥＳＤに対して高い保護効果を得ることができる。
【特許文献１】特開平１１−６８０４３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置の製造は微細化技術の進歩により、チップサイズの縮小が加速し、内部回路は縮小している。しかし、半導体装置においてはＥＳＤに対する高い耐性の提供という点において市場からの要求が途絶えることはなく、ＥＳＤ破壊から半導体装置を保護しなければならない為、一概に内部回路と同様にＥＳＤ保護回路のサイズを縮小することは不可能という状態にある。それにより、チップ面積に占めるＥＳＤ保護回路の割合が大きくなり、チップサイズの縮小により製造コストの低減を狙うにしても、ＥＳＤ保護回路のサイズによって制限されるという問題が発生する。
【０００８】
また、従来のＥＳＤ保護回路においては、ＨＢＭ，ＭＭ、ＣＤＭなどの従来モデルの試験方法においては十分な耐性を持つかもしれないが、近年、気中放電試験や接触放電試験と呼ばれる従来のモデルよりもさらに厳しいモデルに対しても十分な耐性を持つことが要求されつつあり、従来のＥＳＤ保護回路を用いたとしても十分な耐性を得ることができなくなる。
【０００９】
結局、ＥＳＤ保護回路自体のサイズを大きくすることによって対応することを迫られる為、さらに微細化技術によるチップ縮小のコストメリットが低減する傾向が顕著に現れることになる。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明は以下の手段を用いた。
（１）第一導電型の拡散層および第二導電型の拡散層の接合からなるダイオード型ＥＳＤ保護回路がチップの外周領域全体もしくは外周領域の一部に形成されており、前記第一導電型の拡散層もしくは前記第二導電型の拡散層のいずれかにチップの基板電位を固定するために形成されているチップ外周領域の電源もしくはグランドに電気的に接続された拡散層を用いることを特徴とするＥＳＤ保護回路を含む半導体装置とした。
（２）前記第一導電型の拡散層および第二導電型の拡散層の接合からなるダイオード型ＥＳＤ保護回路において、第一導電型の拡散層および第二導電型の拡散層の接合が平面的に直線状に接合していることを特徴とする半導体装置とした。
（３）前記第一導電型の拡散層および第二導電型の拡散層の接合からなるダイオード型ＥＳＤ保護回路において、第一導電型の拡散層および第二導電型の拡散層の接合が平面的に矩形状に接合していることを特徴とする半導体装置とした。
（４）前記第一導電型の拡散層および第二導電型の拡散層の接合からなるダイオード型ＥＳＤ保護回路において、第一導電型の拡散層および第二導電型の拡散層の接合が平面的に波形状に接合していることを特徴とする半導体装置とした。
（５）前記第一導電型の拡散層および第二導電型の拡散層の接合からなるダイオード型ＥＳＤ保護回路において、第一導電型の拡散層および第二導電型の拡散層の接合が平面的に楔状に接合していることを特徴とする半導体装置とした。
【発明の効果】
【００１１】
本発明では、第一導電型の拡散層と第二導電型の拡散層の接合からなるダイオード型ＥＳＤ保護回路をチップの内部回路やボンディングパッドよりも外側の外周領域全体もしくは外周領域の一部に形成し、第一導電型の拡散層もしくは第二導電型の拡散層のいずれかにチップの基板電位を固定する為に形成されているチップ外周領域の電源もしくはグランドに電気的に接続された拡散層を用いることで、チップ面積を増大させずにＥＳＤ保護回路のサイズを大きくすることができ、半導体装置のＥＳＤ破壊への耐性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明による最良の形態について図面を用いて詳細に説明を行なう。
【００１３】
図１に本発明におけるＥＳＤ保護回路を含む半導体装置のチップ全体の平面図を示す。チップの構成は、図１に示すようにチップ内部３０４に内部回路領域３０２およびボンディングパッド領域３０３が配置され、チップ外周部にＥＳＤ保護回路領域３０１が配置されている。
【００１４】
図２は、領域Ａについて拡大し、詳細に示した平面図となっている。図１に示されたＥＳＤ保護回路領域３０１は、基板電位を固定するためにチップ外周部に設けられたＰ+拡散層２０２、ダイオードの耐圧を調整するために設けられる耐圧調整用Ｎ型拡散層２０５およびＮ+拡散層２０１で構成されている。Ｐ+拡散層２０２およびＮ+拡散層２０１はそれぞれコンタクトが形成され、Ｐ+拡散層２０２はグランドに電気的に接続され、Ｎ+拡散層２０１は電源もしくはその他のボンディングパッドへ電気的に接続される。Ｐ+拡散層２０２、耐圧調整用Ｎ型拡散層２０５およびＮ+拡散層は平面的に直線状に接合するように形成されている。
【００１５】
図３は、図２に示したＢ−Ｂ'一点鎖線での断面図を示している。Ｐ型基板２０４上にＥＳＤ保護回路領域３０１のＰ+拡散層２０２、耐圧調整用Ｎ型拡散層２０５、Ｎ+拡散層２０１が形成されている。本例のように基板にＰ型を使用した場合、基板電位を固定するためにチップ外周部に設けられる拡散層はＰ型となる為、Ｐ+拡散層２０２にＮ型の耐圧調整用Ｎ型拡散層２０５およびＮ+拡散層２０１を接合させ、ＰＮ接合を形成し、ダイオード型ＥＳＤ保護回路を形成する。ダイオード型ＥＳＤ保護回路は、半導体装置の動作電圧範囲内においては、動作しないように設定し、内部回路にＥＳＤによる負荷が大きくかかる前にオンするように設定しなければならない。よって、耐圧調整用Ｎ型拡散層２０５は、半導体装置にかかる最大電圧または半導体装置が保障する最大定格電圧および内部回路に使用されている素子の耐圧を加味して、ダイオード型ＥＳＤ保護回路が動作するように、濃度および図３に示した幅ｍを調整する。耐圧調整用Ｎ型拡散層２０５は図４に示すように素子分離４０１下に形成したとしてもなんら問題は無い。素子分離４０１下に耐圧調整用Ｎ型拡散層２０５を形成した場合は、幅lなども調整する。また、耐圧調整用Ｎ型拡散層２０５は必ずしもＮ型拡散層である必要は無く、狙いとする耐圧によっては拡散層自体を形成する必要も無い場合も考えられる。
【００１６】
次に上記のダイオード型ＥＳＤ保護回路の動作を説明する。Ｐ+拡散層２０２に対して電源もしくはその他のボンディングパッドへ電気的に接続されるＮ+拡散層２０１にＥＳＤによって正のノイズが印加された場合、ダイオード型ＥＳＤ保護回路のＰＮ接合には逆方向のバイアスが印加され、ある電圧に達するとＰＮ接合はなだれ降伏を起し、電流を流し始める。これによって、内部回路にＥＳＤによる負荷がかかる前にＥＳＤノイズを逃がすことが可能となる。逆にＰ+拡散層２０２に対して電源もしくはその他のボンディングパッドへ電気的に接続されるＮ+拡散層にＥＳＤによって負のノイズが印加された場合、ダイオード型ＥＳＤ保護回路のＰＮ接合は順方向のバイアスが印加されるため、電流を流す状態となり、ＥＳＤノイズを逃がすことが可能となる。
【００１７】
上記は、Ｐ+拡散層２０２を基準に説明を行ったが、Ｎ+拡散層２０１が基準となり、Ｐ+拡散層２０２にＥＳＤノイズが注入されたとしても、ダイオード型ＥＳＤ保護回路内のＰＮ接合にかかるバイアスによって、上記と同様の動作を行い、ＥＳＤノイズから内部回路を保護する働きをする。
【００１８】
本発明では、ダイオード型ＥＳＤ保護回路のＰＮ接合における一方の拡散層にチップの基板電位を固定する為に設けられているチップ外周領域の拡散層を使用し、さらにチップ外周領域と内部回路の間に存在するスペースにダイオード型ＥＳＤ保護回路を形成することによって、チップ面積を増大させずにダイオード型ＥＳＤ保護回路のサイズを大きくすることが可能となり、チップの面積を縮小しつつ、十分なＥＳＤ破壊に対する耐性を有する半導体装置を提供することが可能となる。
【００１９】
上記までの説明では、図２に示すようにダイオード型ＥＳＤ保護回路のＰ型およびＮ型の拡散層のパターンは平面的に直線状に形成されていたが、図５に示す矩形状、図６に示す楔状、図７に示す波形状のようにＰ+拡散層２０２、耐圧調整用Ｎ型拡散層２０５、Ｎ+拡散層２０１を形成することによって、単位面積当りのＰＮ接合幅を増やすことができ、本発明の効果をより高めることができる。
【００２０】
また、Ｐ型の基板を使用した場合において説明したが、Ｎ型の基板を使用した場合においても拡散層の型や印加される電圧の極性を逆に置き換えることによって、本発明を適用することが可能となる。
【００２１】
また、図１ではチップの外周領域全体にダイオード型ＥＳＤ保護回路を形成した状態を示しているが、必ずしも外周領域全体に形成する必要は無く、外周領域の一部でもよい。従来方法によるＥＳＤ保護回路と組み合わせて本発明によるダイオード型ＥＳＤ保護回路を使用することによって、さらにＥＳＤ破壊に対する耐性を向上させることも可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明による半導体装置の構造の実施例を示す模式図
【図２】本発明による半導体装置の構造の実施例を示す模式図
【図３】本発明による半導体装置の構造の実施例を示す模式図
【図４】本発明による半導体装置の構造の実施例を示す模式図
【図５】本発明による半導体装置の構造の実施例を示す模式図
【図６】本発明による半導体装置の構造の実施例を示す模式図
【図７】本発明による半導体装置の構造の実施例を示す模式図
【図８】従来の実施例による半導体装置を示す模式図
【符号の説明】
【００２３】
１０１  ゲート電極
１０２  ソース電極
１０３  ドレイン電極
１０４  Ｐ+拡散層電極
２０１  Ｎ+拡散層
２０２  Ｐ+拡散層
２０３  Ｎウェル拡散層
２０４  Ｐ型基板
２０５  耐圧調整用Ｎ型拡散層
３０１  ＥＳＤ保護回路領域
３０２  内部回路領域
３０３  ボンディングパッド領域
３０４  チップ内部
４０１  素子分離
４０３  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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