(57)【特許請求の範囲】
【請求項１】
複数のビット線と、
グローバル読み出し線と、
前記ビット線に対応して設けられ、各々が、対応の前記ビット線に結合され、データを記憶し、記憶データに基づく電流を対応の前記ビット線を通して流す複数のメモリセルと、
前記ビット線に対応して設けられ、各々が、対応の前記ビット線に結合された前記メモリセルの記憶データを読み出して前記グローバル読み出し線へ出力する複数の読み出し回路とを備え、
前記読み出し回路の各々は、
活性化された場合、対応の前記ビット線を通して流れる電流に基づく信号を出力するセンスアンプと、
前記グローバル読み出し線に結合され、前記センスアンプが活性化されていない場合には、前記グローバル読み出し線上のデータと同じ論理レベルを有するデータを前記グローバル読み出し線へ出力し、前記センスアンプが活性化されている場合には、前記センスアンプから受けた信号に基づくデータを前記グローバル読み出し線へ出力する出力回路とを含む半導体装置。
【請求項２】
前記出力回路の各々は、イネーブルされた場合には前記グローバル読み出し線へデータを出力し、ディスエーブルされた場合には前記グローバル読み出し線へのデータ出力を停止し、
前記半導体装置は、さらに、
データを読み出すべき前記メモリセルに対応する前記出力回路をイネーブルし、その後、ディスエーブルし、前記メモリセルをイネーブルしている期間において、次にデータを読み出すべき前記メモリセルに対応する前記出力回路をイネーブルする制御回路を備える請求項１に記載の半導体装置。
【請求項３】
前記センスアンプは、出力ノード対を有し、活性化されていない場合、同一論理レベルを有する信号を前記出力ノード対へ出力し、活性化された場合、対応の前記ビット線を通して流れる電流に基づく相補信号を前記出力ノード対へ出力し、
前記出力回路は、前記出力ノード対から同一論理レベルを有する信号を受けた場合には、前記グローバル読み出し線上のデータと同じ論理レベルを有するデータを前記グローバル読み出し線へ出力し、前記出力ノード対から相補信号を受けた場合には、前記センスアンプから受けた相補信号に基づくデータを前記グローバル読み出し線へ出力する請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、メモリセルから読み出したデータを共通の信号線へ出力する複数の読み出し回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetic Random Access Memory）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。また、メモリセルに対するデータ読み出しにおいて巨大磁気抵抗効果（ジャイアント・マグネット−レジスタンス効果：ＧＭＲ（Giant  Magneto  Resistive）効果）を利用するＧＭＲ素子、および磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ（Tunneling  Magneto  Resistive）効果）を利用するＭＴＪ（Magnetic  Tunneling  Junction）素子等がＭＲＡＭに使用されている。
【０００３】
ＭＴＪ素子は、強磁性体層／絶縁層／強磁性体層の３層膜で構成され、絶縁層をトンネル電流が流れる。このトンネル電流に対する抵抗値が、２つの強磁性体層の磁化方向の関係に応じて変化する。
【０００４】
ＭＲＡＭ等の半導体メモリにおいては、メモリセルの記憶データを読み出すためにセンスアンプが用いられている。たとえば、非特許文献１のFigure 26.5.2には、ラッチ型のセンスアンプを用いてメモリセルの記憶データの読み出し信号を増幅することにより、読み出し動作を行なう構成が開示されている。
【非特許文献１】T.Kawahara et al. "ISSCC 2007 26.5 2Mb Spin-Transfer Torque RAM (SPRAM) with Bit-by-Bit Bidirectional Current Write and Parallelizing-Direction Current Read " 2007 IEEE International Solid-State Circuits Conference
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、非特許文献１に記載のＭＲＡＭでは、複数のメモリセルブロックを設け、メモリセルブロックごとにセンスアンプを設け、これらのセンスアンプの出力を共通のグローバル読み出し線に接続している。
【０００６】
しかしながら、このような構成では、各センスアンプの出力信号がグローバル読み出し線上で衝突することを防ぐために、各センスアンプの出力をイネーブルする期間が重ならないようにする必要がある。すなわち、各センスアンプの出力を、間隔をあけてイネーブルする必要が生じるため、データ読み出し時間が増大してしまう。
【０００７】
それゆえに、本発明の目的は、データ読み出し時間を短縮することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施例の形態の半導体装置は、要約すれば、出力回路の各々が、対応のセンスアンプが活性化されていない場合には、グローバル読み出し線上のデータと同じ論理レベルを有するデータをグローバル読み出し線へ出力し、対応のセンスアンプが活性化されている場合には、センスアンプから受けた信号に基づくデータをグローバル読み出し線へ出力する。
【発明の効果】
【０００９】
本発明の一実施例の形態によれば、各出力回路の出力のイネーブル期間が重なっていても、各出力回路の出力データが衝突することを防ぐことができる。したがって、データ読み出し時間を短縮することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１１】
図１は、本発明の実施の形態に係る半導体装置の全体構成を示す概略ブロック図である。
【００１２】
図１を参照して、半導体装置１０１は、たとえばＭＲＡＭであり、コントロール回路５と、行列状に集積配置されたＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）を含むメモリアレイ１０と、行選択回路２０と、列デコーダ２５と、読み出し／書き込み制御回路３０と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のソース線ＳＬとを備える。
【００１３】
なお、以下においては、メモリアレイ１０が含む行列状に集積配置された複数のメモリセルＭＣの行および列をそれぞれメモリセル行およびメモリセル列とも称する。
【００１４】
行選択回路２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル行の選択動作を実行する。列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル列の選択動作を実行する。
【００１５】
読み出し／書き込み制御回路３０は、入力データＤＩＮに基づいてメモリセルＭＣに対するデータ書き込みを行なう。また、読み出し／書き込み制御回路３０は、メモリセルＭＣからデータを読み出し、読み出しデータＤＯＵＴとして外部へ出力する。
【００１６】
コントロール回路５は、制御信号ＣＭＤに応答して半導体装置１０１の全体の動作を制御する。
【００１７】
ワード線ＷＬおよびソース線ＳＬは、メモリセル行にそれぞれ対応して設けられる。ビット線ＢＬは、メモリセル列に対応して設けられる。図１には代表的に１個のメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬが代表的に１本示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。
【００１８】
図２は、本発明の実施の形態に係るメモリアレイ１０および読み出し／書き込み制御回路３０の構成を詳細に示す図である。
【００１９】
図２を参照して、メモリアレイ１０は、行列状に集積配置された複数のメモリセルＭＣを含む複数のメモリアレイブロックＭＬＡＢに分割される。メモリアレイブロックＭＬＡＢは、メモリセル行に対応して設けられた複数のダミーメモリセルＤＭＣを含む。
【００２０】
各メモリアレイブロックＭＬＡＢにおいて、選択メモリセル行および選択メモリセル列にそれぞれ対応するワード線ＷＬおよび列選択線ＳＣＬが選択状態へ駆動されることにより、データ読み出し対象のメモリセルＭＣがビット線ＢＬを通して電流を流す。
【００２１】
また、選択メモリセル行に対応するワード線ＷＬと、列選択線ＤＳＣＬとが選択状態へ駆動されることにより、データ読み出し対象のメモリセルＭＣに対応するダミーメモリセルＤＭＣがダミービット線ＤＢＬを通して電流を流す。
【００２２】
データ読み出し対象のメモリセルＭＣの属するメモリアレイブロックＭＬＡＢに結合されたデータ読み出し回路ＲＤＣは、対応のビット線ＢＬを通して流れる電流と対応のダミービット線ＤＢＬを通して流れる電流とを比較する。そして、この比較結果に基づいてデータ読み出し対象のメモリセルＭＣの記憶データを読み出し、グローバル読み出し線ＧＲＩＯへ出力する。
【００２３】
図３は、本発明の実施の形態に係る読み出し回路ＲＤＣの構成を詳細に示す図である。図３では、２つのメモリアレイブロックＭＬＡＢの各々における１つのメモリセルＭＣと、これに対応する回路を代表的に示す。
【００２４】
図３を参照して、読み出し回路ＲＤＣ１は、センスアンプＳＡ１と、出力回路ＯＵＴＣ１とを含む。読み出し回路ＲＤＣ２は、センスアンプＳＡ２と、出力回路ＯＵＴＣ２とを含む。
【００２５】
以下、センスアンプＳＡ１およびＳＡ２の各々をセンスアンプＳＡと称し、出力回路ＯＵＴＣ１およびＯＵＴＣ２の各々を出力回路ＯＵＴＣと称する場合がある。
【００２６】
センスアンプＳＡ１は、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ４，Ｍ１２と、ＰチャネルＭＯＳトランジスタＭ５〜Ｍ１１とを含む。出力回路ＯＵＴＣ１は、ＮＯＴゲートＧ１およびＧ２と、ＯＲゲートＧ３と、ＡＮＤゲートＧ４と、ＮＡＮＤゲートＧ５と、ＡＮＤゲートＧ６と、ＰチャネルＭＯＳトランジスタＭ１３と、ＮチャネルＭＯＳトランジスタＭ１４とを含む。
【００２７】
センスアンプＳＡ１は、ＮチャネルＭＯＳトランジスタＭ１およびＰチャネルＭＯＳトランジスタＭ５とＮチャネルＭＯＳトランジスタＭ２およびＰチャネルＭＯＳトランジスタＭ６とは、ゲートとドレインとが相互に接続されている、交差結合ラッチ型センスアンプである。
【００２８】
ＮチャネルＭＯＳトランジスタＭ１のドレインと、ＰチャネルＭＯＳトランジスタＭ５およびＭ７のドレインと、ＰチャネルＭＯＳトランジスタＭ９のソースと、ＮチャネルＭＯＳトランジスタＭ２のゲートと、ＰチャネルＭＯＳトランジスタＭ６のゲートとがノードＮＴに接続されている。ＮチャネルＭＯＳトランジスタＭ２のドレインと、ＰチャネルＭＯＳトランジスタＭ６、Ｍ８およびＭ９のドレインと、ＮチャネルＭＯＳトランジスタＭ１のゲートと、ＰチャネルＭＯＳトランジスタＭ５のゲートとがノードＮＢに接続されている。ＮチャネルＭＯＳトランジスタＭ１のソースと、ＮチャネルＭＯＳトランジスタＭ３のドレインとが接続されている。ＮチャネルＭＯＳトランジスタＭ２のソースと、ＮチャネルＭＯＳトランジスタＭ４のドレインとが接続されている。ＮチャネルＭＯＳトランジスタＭ３およびＭ４のソースと、ＮチャネルＭＯＳトランジスタＭ１２のドレインとが接続されている。ＮチャネルＭＯＳトランジスタＭ１２のソースと、ＰチャネルＭＯＳトランジスタＭ１０およびＭ１１のゲートとが接地電圧源に結合されている。ＰチャネルＭＯＳトランジスタＭ５〜Ｍ８のソースと、ＰチャネルＭＯＳトランジスタＭ１０およびＭ１１のソースとが正電圧源に結合されている。ＰチャネルＭＯＳトランジスタＭ１０のドレインと、ＮチャネルＭＯＳトランジスタＭ３のゲートとがビット線ＢＬ１に接続されている。ＰチャネルＭＯＳトランジスタＭ１１のドレインと、ＮチャネルＭＯＳトランジスタＭ４のゲートとがダミービット線ＤＢＬ１に接続されている。
【００２９】
ＮチャネルＭＯＳトランジスタＭ１２のゲートに制御信号ＳＡＥ１が与えられる。ＰチャネルＭＯＳトランジスタＭ７〜Ｍ９のゲートに制御信号ＰＣ１が与えられる。
【００３０】
出力回路ＯＵＴＣ１において、ＮＯＴゲートＧ１は、センス信号ＳＡＬＴ１の論理レベルを反転して出力する。ＮＯＴゲートＧ２は、制御信号ＹＳＫ１の論理レベルを反転して出力する。ＯＲゲートＧ３は、ＮＯＴゲートＧ１から受けた信号とグローバル読み出し線ＧＲＩＯ上の信号との論理和を示す信号を出力する。ＮＡＮＤゲートＧ５は、制御信号ＹＳＫ１とＯＲゲートＧ３から受けた信号との論理積を反転した信号をＰチャネルＭＯＳトランジスタＭ１３のゲートへ出力する。ＡＮＤゲートＧ４は、センス信号ＳＡＬＢ１とグローバル読み出し線ＧＲＩＯ上の信号との論理積を示す信号を出力する。ＡＮＤゲートＧ６は、ＡＮＤゲートＧ４から受けた信号の論理レベルを反転した信号とＮＯＴゲートＧ２から受けた信号の論理レベルを反転した信号との論理積を示す信号をＰチャネルＭＯＳトランジスタＭ１４のゲートへ出力する。ＰチャネルＭＯＳトランジスタＭ１３のソースが正電圧源に結合され、ドレインがグローバル読み出し線ＧＲＩＯに接続される。ＮチャネルＭＯＳトランジスタＭ１４のソースが接地電圧源に結合され、ドレインがグローバル読み出し線ＧＲＩＯに接続される。
【００３１】
メモリセルＭＣ１は、ビット線ＢＬ１と接地電圧源との間に直列に接続されるＭＴＪ素子（可変磁気抵抗素子）ＳおよびアクセストランジスタＴＲＳを含む。ダミーメモリセルＤＭＣ１は、ダミービット線ＤＢＬ１と接地電圧源との間に直列に接続されるＭＴＪ素子ＳＤおよびアクセストランジスタＴＲＳＤを含む。
【００３２】
メモリセルＭＣ１は、データ読み出し時、アクセストランジスタＴＲＳがオンすると、記憶データに基づく電流をビット線ＢＬ１を通して流す。すなわち、ビット線ＢＬ１の電位はＭＴＪ素子Ｓの抵抗値に基づく電位となる。ダミーメモリセルＤＭＣ１は、データ読み出し時、アクセストランジスタＴＲＳＤがオンすると、参照電流をダミービット線ＤＢＬ１を通して流す。すなわち、ダミービット線ＤＢＬ１の電位はＭＴＪ素子ＳＤの抵抗値に基づく電位となる。
【００３３】
センスアンプＳＡ１は、出力ノード対すなわちノードＮＴおよびＮＢを有する。センスアンプＳＡ１は、活性化時、ビット線ＢＬ１の電位とダミービット線ＤＢＬ１の電位との差を増幅し、増幅結果を示す相補信号をセンス信号ＳＡＬＴ１およびＳＡＬＢ１としてノードＮＴおよびＮＢへそれぞれ出力する。一方、センスアンプＳＡ１は、非活性化時、論理ハイレベルの信号をセンス信号ＳＡＬＴ１およびＳＡＬＢ１としてノードＮＴおよびＮＢへそれぞれ出力する。
【００３４】
出力回路ＯＵＴＣ１は、ノードＮＴおよびＮＢを介してセンスアンプＳＡから相補信号であるセンス信号ＳＡＬＴ１およびＳＡＬＢ１を受けた場合には、相補信号に基づく論理レベルを有するデータをグローバル読み出し線ＧＲＩＯへ出力する。一方、出力回路ＯＵＴＣは、ノードＮＴおよびＮＢを介してセンスアンプＳＡ１から論理ハイレベルを有するセンス信号ＳＡＬＴ１およびＳＡＬＢ１を受けた場合には、グローバル読み出し線ＧＲＩＯと同じ論理レベルを有するデータすなわちグローバル読み出し線ＧＲＩＯ上のデータと論理レベルが同じデータをグローバル読み出し線ＧＲＩＯへ出力する。
【００３５】
読み出し回路ＲＤＣ２の構成は読み出し回路ＲＤＣ１と同様であるため、ここでは詳細な説明を繰り返さない。また、メモリセルＭＣ２およびダミーメモリセルＤＭＣ２の構成はそれぞれメモリセルＭＣ１およびダミーメモリセルＤＭＣ１と同様であるため、ここでは詳細な説明を繰り返さない。
【００３６】
次に、本発明の実施の形態に係る半導体装置のデータ読み出し動作について説明する。ここでは、まずメモリセルＭＣ１の記憶データを読み出し、次にメモリセルＭＣ２の記憶データを読み出す場合について説明する。
【００３７】
図４は、本発明の実施の形態に係る半導体装置のデータ読み出し動作を示すタイムチャートである。なお、図４に示す各制御信号は、たとえばコントロール回路５が生成する。
【００３８】
図４を参照して、まず、制御信号ＰＣ１が論理ローレベルに設定される。そうすると、センスアンプＳＡ１におけるＰチャネルＭＯＳトランジスタＭ７〜Ｍ９がオンし、ノードＮＴおよびＮＢが論理ハイレベルにプリチャージされる。また、制御信号ＳＡＥ１が論理ローレベルに設定される。このとき、センスアンプＳＡ１は非活性化される。また、制御信号ＹＳＫ１が論理ローレベルに設定される。このとき、出力回路ＯＵＴＣ１の出力はハイインピーダンス状態である、すなわち出力回路ＯＵＴＣ１は、グローバル読み出し線ＧＲＩＯへのデータ出力を停止している。
【００３９】
同様に、制御信号ＰＣ２が論理ローレベルに設定される。そうすると、センスアンプＳＡ２におけるＰチャネルＭＯＳトランジスタＭ７〜Ｍ９がオンし、ノードＮＴおよびＮＢが論理ハイレベルにプリチャージされる。また、制御信号ＳＡＥ２が論理ローレベルに設定される。このとき、センスアンプＳＡ２は非活性化される。また、制御信号ＹＳＫ２が論理ローレベルに設定される。このとき、出力回路ＯＵＴＣ２の出力はハイインピーダンス状態である、すなわち出力回路ＯＵＴＣ２は、グローバル読み出し線ＧＲＩＯへのデータ出力を停止している。
【００４０】
次に、制御信号ＰＣ１およびＳＡＥ１が論理ハイレベルに設定される。そうすると、センスアンプＳＡ１が活性化され、ビット線ＢＬ１の電位とダミービット線ＤＢＬ１の電位との差を増幅し、増幅結果を示す相補信号をセンス信号ＳＡＬＴ１およびＳＡＬＢ１としてノードＮＴおよびＮＢへそれぞれ出力する。ここでは、センス信号ＳＡＬＴ１が論理ハイレベルであり、センス信号ＳＡＬＢ１が論理ローレベルである（タイミングＴ１）。
【００４１】
また、制御信号ＹＳＫ１が論理ハイレベルに設定される。そうすると、出力回路ＯＵＴＣ１は、センスアンプＳＡ１から受けた相補信号に基づく論理レベルを有するデータをグローバル読み出し線ＧＲＩＯへ出力する（タイミングＴ１）。
【００４２】
次に、制御信号ＰＣ１およびＳＡＥ１が論理ローレベルに設定される。そうすると、センスアンプＳＡ１は非活性化され、センスアンプＳＡ１におけるノードＮＴおよびＮＢが再び論理ハイレベルにプリチャージされる（タイミングＴ２）。
【００４３】
次に、制御信号ＹＳＫ２が論理ハイレベルに設定される。このとき、出力回路ＯＵＴＣ２は、センスアンプＳＡ２からのセンス信号ＳＡＬＴおよびＳＡＬＢが論理ハイレベルであることから、出力回路ＯＵＴＣ１の出力データすなわちグローバル読み出し線ＧＲＩＯ上のデータと論理レベルが同じデータをグローバル読み出し線ＧＲＩＯへ出力する（タイミングＴ３）。
【００４４】
次に、制御信号ＹＳＫ１が論理ローレベルに設定される。そうすると、出力回路ＯＵＴＣ１の出力がハイインピーダンス状態となる（タイミングＴ４）。
【００４５】
次に、制御信号ＰＣ２およびＳＡＥ２が論理ハイレベルに設定される。そうすると、センスアンプＳＡ２が活性化され、ビット線ＢＬ２の電位とダミービット線ＤＢＬ２の電位との差を増幅し、増幅結果を示す相補信号をセンス信号ＳＡＬＴ２およびＳＡＬＢ２としてノードＮＴおよびＮＢへそれぞれ出力する。ここでは、センス信号ＳＡＬＴ２が論理ローレベルであり、センス信号ＳＡＬＢ２が論理ハイレベルである。そして、出力回路ＯＵＴＣ２は、センスアンプＳＡ２から受けた相補信号に基づく論理レベルを有するデータをグローバル読み出し線ＧＲＩＯへ出力する（タイミングＴ５）。
【００４６】
ところで、非特許文献１に記載のＭＲＡＭでは、各センスアンプの出力信号がグローバル読み出し線上で衝突することを防ぐために、各センスアンプの出力を、間隔をあけてイネーブルする必要が生じるため、データ読み出し時間が増大してしまうという問題点があった。
【００４７】
しかしながら、本発明の実施の形態に係る半導体装置では、読み出し回路ＲＤＣ２における出力回路ＯＵＴＣ２は、制御信号ＹＳＫ２が論理ハイレベルに設定されることにより、出力回路ＯＵＴＣ２の出力がイネーブルされた場合でも、センスアンプＳＡ２が活性化されていないときには（タイミングＴ３）、グローバル読み出し線ＧＲＩＯ上のデータと論理レベルが同じデータをグローバル読み出し線ＧＲＩＯへ出力する。すなわち、出力回路ＯＵＴＣ２は、出力回路ＯＵＴＣ１の出力データと同じ論理レベルを有するデータをグローバル読み出し線ＧＲＩＯへ出力する。これにより、出力回路ＯＵＴＣ１の出力のイネーブル期間と出力回路ＯＵＴＣ２の出力のイネーブル期間とが重なっていても、出力回路ＯＵＴＣ１の出力データと出力回路ＯＵＴＣ２の出力データとが衝突することを防ぐことができる。
【００４８】
すなわち、読み出し回路ＲＤＣ１およびＲＤＣ２の出力を、間隔をあけてイネーブルする必要がないため、データ読み出し時間を短縮することができる。
【００４９】
また、非特許文献１に記載のＭＲＡＭにおいて、センスアンプの出力信号の処理と、このセンスアンプによる新たなメモリセルの記憶データの読み出しを並行して行なうために、センスアンプ出力とグローバル読み出し線との間にラッチ回路を設ける構成を考える。
【００５０】
このような構成では、上記のように２つの読み出し回路（以下、読み出し回路ＡおよびＢと称する。）の読み出しデータ出力のイネーブル期間が重なっている場合において、以下のような問題がある。
【００５１】
すなわち、次の読み出し対象のメモリセルに対応する読み出し回路Ｂにおいて、センスアンプの出力信号のレベルが未確定のときに、ラッチ回路の出力がイネーブルされることになる。
【００５２】
このとき、読み出し回路Ａが出力したグローバル読み出し線上のデータの論理レベルと、読み出し回路Ｂにおけるラッチ回路が保持しているデータの論理レベルとが異なる場合には、グローバル読み出し線のレベルが変わることになる。そして、読み出し回路Ｂにおけるセンスアンプの出力信号のレベルが確定し、この出力信号の論理レベルと現状のグローバル読み出し線上のデータの論理レベルとが異なる場合には、グローバル読み出し線のレベルがさらに変わることになる。すなわち、異なる読み出し回路に対応する新たなメモリセルの記憶データを読み出す際に、グローバル読み出し線のレベルが最悪の場合２回反転するため、消費電力が増大してしまう。
【００５３】
しかしながら、本発明の実施の形態に係る半導体装置では、出力回路ＯＵＴＣは、その出力がイネーブルされた場合でも、対応のセンスアンプＳＡが活性化されていないときには、グローバル読み出し線ＧＲＩＯ上のデータと論理レベルが同じデータをグローバル読み出し線ＧＲＩＯへ出力する。このような構成により、上記のようなグローバル読み出し線のレベルの不要な反転を防ぐことができるため、消費電力を低減することができる。
【００５４】
また、本発明の実施の形態に係る半導体装置では、センスアンプＳＡは、活性化されると相補信号を出力回路ＯＵＴＣへ出力し、活性化されていないときには同一レベルを有する２つの信号を出力回路ＯＵＴＣへ出力する。そして、出力回路ＯＵＴＣは、センスアンプＳＡから受けた２つの信号が相補信号であるか否かに基づいて、センスアンプＳＡが活性化されているか非活性化されているかを判別し、グローバル読み出し線ＧＲＩＯへ出力するデータ内容を切り替える。このような構成により、センスアンプＳＡが活性化されているか否かを示す制御信号を別途出力回路ＯＵＴＣへ出力する必要がなくなり、回路構成の簡易化を図ることができる。
【００５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態に係る半導体装置の全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態に係るメモリアレイ１０および読み出し／書き込み制御回路３０の構成を詳細に示す図である。
【図３】本発明の実施の形態に係る読み出し回路ＲＤＣの構成を詳細に示す図である。
【図４】本発明の実施の形態に係る半導体装置のデータ読み出し動作を示すタイムチャートである。
【符号の説明】
【００５７】
５  コントロール回路、１０  メモリアレイ、２０  行選択回路、２５  列デコーダ、３０  読み出し／書き込み制御回路、１０１  半導体装置、ＷＬ，ＷＬ０，ＷＬ１  ワード線、ＢＬ０，ＢＬ１  ビット線、ＳＣＬ，ＤＳＣＬ  列選択線、ＧＲＩＯ  グローバル読み出し線、ＤＢＬ０，ＤＢＬ１  ダミービット線、ＭＣ０〜ＭＣ５，ＭＣ，ＭＣ１，ＭＣ２  メモリセル、Ｓ，ＳＤ  ＭＴＪ素子（磁気抵抗素子）、ＴＲＳ，ＴＲＳＤ  アクセストランジスタ、ＤＭＣ１，ＤＭＣ２  ダミーメモリセル、ＳＡ１，ＳＡ２  センスアンプ、ＯＵＴＣ１，ＯＵＴＣ２  出力回路、ＲＤＣ１，ＲＤＣ２  読み出し回路、Ｍ１〜Ｍ４，Ｍ１２，Ｍ１４  ＮチャネルＭＯＳトランジスタ、Ｍ５〜Ｍ１１，Ｍ１３  ＰチャネルＭＯＳトランジスタ、Ｇ１，Ｇ２  ＮＯＴゲート、Ｇ３  ＯＲゲート、Ｇ４  ＡＮＤゲート、Ｇ５  ＮＡＮＤゲート、Ｇ６  ＡＮＤゲート。
【図１】
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【図２】
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【図３】
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【図４】
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