(57)【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極上に形成された少なくとも一つの電子照射されたデータ保存層と、
前記データ保存層上に形成された上部電極と、を含み、
前記データ保存層は、少なくとも一つの相転移層であり、
前記データ保存層は、不揮発特性を有し、印加される電圧によって第１抵抗を有する第１状態と、前記第１抵抗より大きな第２抵抗を有する第２状態とを有し、
前記データ保存層は、電圧経路が形成される電圧が低減されたソフトブレークダウン状態であり、
前記データ保存層は、酸化ニッケル（ＮｉＯ）層または酸化ハフニウム（ＨｆＯ２）層の少なくともいずれか一つを含む
ことを特徴とするストレージノード。
【請求項２】
前記データ保存層は、二つの電子照射されたデータ保存層を含む
ことを特徴とする請求項１に記載のストレージノード。
【請求項３】
下部電極と、
前記下部電極上に形成された少なくとも一つの電子照射されたデータ保存層と、
前記データ保存層上に形成された上部電極と、を含み、
前記少なくとも一つの電子照射されたデータ保存層は、少なくとも一つの誘電層であり、
前記誘電層は、ＳｉＯ２膜、窒化膜、ＰＺＴ膜、ＰＴＯ膜、ＳＢＴ膜、ＢＳＴ膜、ＰＬＺＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＴＮＯ膜、ＴＷＯ膜の少なくともいずれか一つを含み、
前記電子照射により前記データ保存層はソフトブレークダウン状態となりストレージノードの少なくとも一部を形成する
ことを特徴とするストレージノード。
【請求項４】
スイッチング手段と、
前記スイッチング手段に連結された請求項１に記載のストレージノードと、を含む
ことを特徴とする半導体メモリ素子。
【請求項５】
スイッチング素子と、これに連結されたストレージノードとを備え、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える半導体メモリ素子の製造方法において、
前記下部電極上に前記データ保存層を形成した後、前記データ保存層に電子を照射する工程を含み、
前記データ保存層は、相転移層であり、
前記データ保存層は、酸化ニッケル（ＮｉＯ）層または酸化ハフニウム（ＨｆＯ２）層の少なくともいずれか一つを含み、
前記電子の照射は、前記データ保存層がソフトブレークダウン状態となるように遂行される
ことを特徴とする半導体メモリ素子の製造方法。
【請求項６】
前記データ保存層を少なくとも２回に分けて形成し、毎回電子を照射する
ことを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項７】
前記照射される電子のエネルギーは、１ｋｅＶ以下である
ことを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項８】
スイッチング素子と、これに連結されたストレージノードとを備え、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える半導体メモリ素子の製造方法において、
前記下部電極上に前記データ保存層を形成した後、前記データ保存層に電子を照射する工程を含み、
前記データ保存層は、誘電膜であり、
前記誘電膜は、ＳｉＯ２膜、窒化膜、ＰＺＴ膜、ＰＴＯ膜、ＳＢＴ膜、ＢＳＴ膜、ＰＬＺＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＴＮＯ膜、ＴＷＯ膜の少なくともいずれか一つを含み、
前記電子の照射は、前記データ保存層がソフトブレークダウン状態となるように遂行される
ことを特徴とする半導体メモリ素子の製造方法。
【請求項９】
スイッチング素子と、これに連結されたストレージノードとを備え、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える半導体メモリ素子の製造方法において、
前記下部電極上に前記データ保存層を形成するためのソース物質ガスを供給すると同時に、前記下部電極上に電子を照射して前記データ保存層を形成する工程を含み、
前記データ保存層は、相転移層であり、
前記データ保存層は、酸化ニッケル（ＮｉＯ）層または酸化ハフニウム（ＨｆＯ２）層の少なくともいずれか一つを含み、
前記電子の照射は、前記データ保存層がソフトブレークダウン状態となるように遂行される
ことを特徴とする半導体メモリ素子の製造方法。
【請求項１０】
前記データ保存層を少なくとも２回に分けて形成する
ことを特徴とする請求項９に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記照射される電子のエネルギーは、１ｋｅＶ以下である
ことを特徴とする請求項９に記載の半導体メモリ素子の製造方法。
【請求項１２】
スイッチング素子と、これに連結されたストレージノードとを備え、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える半導体メモリ素子の製造方法において、
前記下部電極上に前記データ保存層を形成するためのソース物質ガスを供給すると同時に、前記下部電極上に電子を照射して前記データ保存層を形成する工程を含み、
前記データ保存層は、誘電膜であり、
前記誘電膜は、ＳｉＯ２膜、窒化膜、ＰＺＴ膜、ＰＴＯ膜、ＳＢＴ膜、ＢＳＴ膜、ＰＬＺＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＴＮＯ膜、ＴＷＯ膜の少なくともいずれか一つを含み、
前記電子の照射は、前記データ保存層がソフトブレークダウン状態となるように遂行される
ことを特徴とする半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレージノード、そのストレージノードを有する半導体メモリ素子および半導体メモリ素子の製造方法に係り、さらに詳細には、ストレージノードの特性を改善した半導体メモリ素子の製造方法に関する。
【背景技術】
【０００２】
低コスト、低消費電力、高速化、不揮発性などを目標として、現在まで多様な形態の半導体メモリ素子が紹介されている。しかし、現在まで紹介された半導体メモリ素子は、程度は異なるが、何れも一抹の問題点を有している。
【０００３】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、揮発性であり、ロジックＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の混在が容易ではない。そして、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、ＬＳＩ混在が容易であるが、セルが６個のトランジスタから構成されるところ、単位セル面積が大きく、かつ高コストである。また、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の短所を改善したフラッシュメモリは、ロジックＬＳＩの混在が容易であり、コスト及び消費電力面において問題が少ないが、書き込み時間が長く、かつ反復記録回数も１００万回以内に制限される。
【０００４】
半導体メモリ素子のこのような問題点を改善するために、揮発性メモリ素子及び不揮発性メモリ素子の特性を重ね備えた次世代の不揮発性メモリ素子、例えば、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）についての研究が活発に行われている。
【０００５】
ＦＲＡＭ、ＰＲＡＭ、ＭＲＡＭ及びＲＲＡＭは、何れも書き込み速度が速いという利点を有している。しかし、ＦＲＡＭは、セル面積の縮小が難しくて、大容量メモリとしての開発が難しい。そして、ＰＲＡＭは、微細化が比較的に容易であるが、低電力化のためにリセット電流を下げる必要がある。また、ＭＲＡＭの場合には、書き込み電流が大きく、データ信号の区別のためのセンシングマージンが小さいため、大容量化が難しい。また、ＲＲＡＭの場合には、微細化が容易であり、フラッシュメモリやＤＲＡＭに次ぐコスト競争力を有しており、アクセス時間が短く、非破壊読み取り動作が可能であるという利点を有しており、かつ大容量化も可能であるが、セット駆動電圧が高いという点は改善すべき事項である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明が解決しようとする技術的課題は、前記従来技術の問題点を改善するためのものであって、特性が改善されたストレージノードおよびそのストレージノードを有する半導体メモリ素子を提供するところにある。また、ストレージノードの特性を改善できる半導体メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を解決するために、本発明は、下部電極と、前記下部電極上に形成された一つの照射されたデータ保存層と、前記データ保存層上に形成された上部電極と、を含むストレージノードを提供する。前記少なくとも一つの照射されたデータ保存層は、少なくとも一つの電子照射されたデータ保存層である。前記少なくとも一つの照射されたデータ保存層は、二つの照射されたデータ保存層を含む。前記少なくとも一つの電子照射されたデータ保存層は、少なくとも一つの相変化層である。前記少なくとも一つの相変化層は、遷移金属酸化物層である。前記少なくとも一つの電子照射されたデータ保存層は、少なくとも一つの誘電層である。
【０００８】
前記技術的課題を解決するために、本発明は、スイッチング手段と、前記スイッチング手段に連結された上記のストレージノードと、を含む。
【０００９】
前記技術的課題を解決するために、本発明は、スイッチング素子と、これに連結されたストレージノードとを備え、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える半導体メモリ素子の製造方法において、前記下部電極上に前記データ保存層を形成した後、前記データ保存層に電子を照射する工程を含むことを特徴とする半導体メモリ素子の製造方法を提供する。
【００１０】
この製造方法で、前記データ保存層は、少なくとも２回に分けて形成でき、毎回電子を照射できる。
【００１１】
また、本発明は、スイッチング素子と、これに連結されたストレージノードとを備え、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える半導体メモリ素子の製造方法において、前記下部電極上に前記データ保存層を形成するためのソース物質ガスを供給すると同時に、前記下部電極上に電子を照射して前記データ保存層を形成する工程を含むことを特徴とする半導体メモリ素子の製造方法を提供する。
【００１２】
前記二つの製造方法で、照射される電子のエネルギーは、１ｋｅＶ以下でありうる。そして、前記データ保存層は、相転移層または誘電膜でありうる。また、前記相転移層は、遷移金属酸化膜から形成できる。
【００１３】
このような本発明を利用すれば、ＲＲＡＭのセット電圧を下げ、ＤＲＡＭの誘電膜の組成やＦＲＡＭの強誘電膜の組成が膜全体にわたって均一になるところ、ＤＲＡＭ及びＦＲＡＭの電気的な特性が改善されうる。
【発明の効果】
【００１４】
本発明は、半導体メモリ素子の製造過程で、ストレージノードのデータ保存層を形成した後、または形成する過程で前記データ保存層に電子照射を実施する。前記電子照射結果、前記データ保存層は、ソフトブレークダウンされるところ、ＲＲＡＭのセット電圧は、電子照射を実施していないときより大幅に低くなる。また、前記電子照射をＤＲＡＭやＦＲＡＭ製造工程に適用する場合、ＤＲＡＭの誘電膜の組成やＦＲＡＭの強誘電膜の組成が膜全体にわたって均一になる。これにより、ＤＲＡＭ及びＦＲＡＭの電気的な特性も改善されうる。
【発明を実施するための最良の形態】
【００１５】
以下、添付された図面を参照して、本発明の実施例によるストレージノードの特性を改善できる半導体メモリ素子の製造方法を詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張されて示されたものである。また、図４から基板とトランジスタの図示は便宜上省略した。
【００１６】
（実施例１）
まず、図１に示すように、基板４０に第１不純物領域４２ｓ及び第２不純物領域４２ｄと、ゲート電極を備えるゲート積層物４４とを形成してトランジスタを形成する。前記トラジスタは、スイッチング素子の一つとして使用される。前記トランジスタの代わりに、他の素子、例えば、ダイオードが使用されうる。基板４０としてｐ型またはｎ型半導体基板を使用し、第１不純物領域４２ｓ及び第２不純物領域４２ｄは、基板４０に基板４０の極性と異なる極性の導電性不純物をドーピングして形成する。基板４０上に、前記トランジスタを覆う層間絶縁層Ｌ１を形成する。
【００１７】
次に、図２に示すように、層間絶縁層Ｌ１に、第２不純物領域４２ｄが露出されるコンタクトホールｈ１を形成する。次いで、図３に示すように、コンタクトホールｈ１を導電性プラグ４６で満たす。導電性プラグ４６は、アルミニウムまたはドーピングされたポーリシリコン等で形成できる。
【００１８】
次に、図３に示すように、層間絶縁層Ｌ１上に、導電性プラグ４６の上面を覆う下部電極５０を形成する。下部電極５０は、例えば、白金（Ｐｔ）電極から形成できる。下部電極５０上にデータ保存層５２を形成する。データ保存層５２は、不揮発特性を有し、印加される電圧によって第１抵抗を有する第１状態と、前記第１抵抗より大きな第２抵抗を有する第２状態とを有しうる。このとき、前記第１状態及び第２状態は、相転移を起こしうる程度の電圧がデータ保存層５２に印加されるまで変化しない。このようなデータ保存層５２は、遷移金属酸化物層から形成できる。前記遷移金属酸化物層は、例えば、酸化ニッケル（ＮｉＯ）層や酸化ハフニウム（ＨｆＯ２）層から形成できる。
【００１９】
次に、図４に示すように、データ保存層５２に電子５４を注入する。前記電子５４は、ビーム形態でデータ保存層５２に照射できる。このとき、前記電子ビームは、電子ビーム注入装置を利用して注入する。前記電子照射過程で、電子は、データ保存層５２の照射面に均一に照射されることが望ましい。前記電子がビーム形態でデータ保存層５２に照射されるとき、照射される電子のエネルギーは、データ保存層５２の構成物質によって異なりうるが、１ＫｅＶ以下でありうる。データ保存層５２が酸化ニッケル層であるとき、前記電子の照射エネルギーは、２０ｅＶ〜１００ｅＶ程度でありうる。
【００２０】
データ保存層５２に、前記したように、電子が照射されつつ、データ保存層５２を構成する物質間の結合、例えば、ＮｉＯとＮｉＯとの結合、またはＨｆＯ２とＨｆＯ２との結合が緩い状態になる。データ保存層５２が、このような状態になったとき、データ保存層５２がソフトブレークダウン状態にある。
【００２１】
したがって、データ保存層５２がソフトブレークダウン状態にあるとき、データ保存層５２に電流経路が形成される電圧を第１電圧とし、データ保存層５２がソフトブレークダウン状態になる前の状態であるとき、データ保存層５２に電流経路が形成される電圧を第２電圧であるとすれば、前記第１電圧は、前記第２電圧より低くなる。
【００２２】
次いで、図５に示すように、データ保存層５２に対する電子５４の照射が完了した後、データ保存層５２上に上部電極５６を形成する。上部電極５６は、下部電極５０と同じ物質から形成できる。上部電極５６上に感光膜パターンＰＲ１を形成する。感光膜パターンＰＲ１は、導電性プラグ４６及びその周りの一部を覆うように形成する。以後、感光膜パターンＰＲ１をエッチングマスクとして使用して、上部電極５６の露出された部分をエッチングする。前記エッチングは、エッチング対象によるエッチング条件を変えつつ、層間絶縁層Ｌ１が露出されるまで実施する。前記エッチング後、感光膜パターンＰＲ１を除去する。前記エッチング結果、図６に示すように、層間絶縁層Ｌ１上に、下部電極５０、データ保存層５２及び上部電極５６を備えるストレージノードＳ１が形成される。ストレージノードＳ１は、導電性プラグ４６を覆う。
【００２３】
（実施例２）
前述した実施例１と同じ部材に対しては、実施例１で使用した参照番号をそのまま使用する。そして、実施例１で説明した過程及び繰り返される過程についての説明は省略する。このような前提は、下記実施例３及び実施例４にも適用する。
【００２４】
図７に示すように、下部電極５０上に、データ保存層として使用される第１物質層５２ａを形成する。第１物質層５２ａは、実施例１で説明したデータ保存層５２と同じ物質から形成できる。そして、第１物質層５２ａは、データ保存層５２より薄く形成することが望ましい。
【００２５】
図８に示すように、第１物質層５２ａを形成した後、第１物質層５２ａに対する電子照射６０（以下、１次電子照射）を実施する。１次電子照射６０は、実施例１で説明した電子照射５４と同じ方法で実施できる。このとき、データ保存層５２に比べて、第１物質層５２ａの厚さは薄い。したがって、１次電子照射６０での照射エネルギーは、実施例１での電子照射５４より小さくてもよい。
【００２６】
図９に示すように、１次電子照射６０後に、第１物質層５２ａ上に第２物質層５２ｂを形成する。第２物質層５２ｂも、データ保存層として使用され、第１物質層５２ａと同じ物質から形成できる。
【００２７】
第２物質層５２ｂを形成した後、図１０に示すように、第２物質層５２ｂに電子照射６２（以下、２次電子照射）を実施する。２次電子照射６２は、第２物質層５２ｂの厚さによって異なりうるが、１次電子照射６０と同じ条件下で実施できる。このようにして、第１物質層５２ａ及び第２物質層５２ｂからなるデータ保存層５２が形成される。
【００２８】
２次電子照射６２を実施した後、第２物質層５２ｂ上に実施例１の上部電極５６を形成する。上部電極５６上に感光膜パターンを形成し、これをエッチングマスクとして、上部電極５６、第２物質層５２ｂ、第１物質層５２ａ、及び下部電極５０を順次にエッチングする工程は、実施例１で説明したエッチング工程と同じく行われる。
【００２９】
このようなエッチング結果、図１１に示すように、層間絶縁層Ｌ１上に、下部電極５０、第１物質層５２ａ、第２物質層５２ｂ、及び上部電極５６を備えるストレージノードＳ２が形成される。ストレージノードＳ２は、実施例１のストレージノードＳ１と同じ位置に形成される。
【００３０】
（実施例３）
図１２ないし図１４に示すように、層間絶縁層Ｌ１上に下部電極５０を形成する。スパッタリング装置を利用して、実施例１のデータ保存層５０の形成に使用されるソース物質ガス５２ｐを下部電極５０上に供給する。この結果、下部電極５０上には、図１５に示すように、データ保存層７０が形成される。
【００３１】
このようなデータ保存層７０の形成過程で、下部電極５０上にデータ保存層７０が形成され始めると同時に、電子照射６６も同時に実施する。電子照射６６は、実施例１の電子照射５４と同じ方式で実施できる。また、データ保存層７０が酸化物である場合、前記形成過程で雰囲気は、酸素雰囲気を維持する。また、データ保存層７０は、少なくとも２回に分けて形成できる。
【００３２】
データ保存層７０を形成した後、データ保存層７０上に上部電極（図示せず）を形成し、下部電極５０、データ保存層７０及び前記上部電極をパターニングしてストレージノードを形成する過程は、実施例１と同じく実施できる。
【００３３】
次には、前記本発明の実施例１ないし実施例３でデータ保存層（ＨｆＯ２）を形成する過程で電子照射を実施したときと、実施していないときとの効果について説明する。
【００３４】
図１６は、データ保存層に対するＸ線回折分析結果を示すグラフである。
【００３５】
図１６で、第１グラフＧ１は、形成過程で電子照射を実施していないデータ保存層に対する回折分析結果を示すグラフである。そして、第２グラフＧ２は、形成過程で電子照射を実施したデータ保存層に対する回折分析結果を示すグラフである。
【００３６】
第１グラフＧ１及び第２グラフＧ２を比較すると、３２°と３３°との間の回折角の範囲で、第１グラフＧ１及び第２グラフＧ２のピークは大きな差があるということが分かる。
【００３７】
具体的に、前記回折角の範囲で、第１グラフＧ１のピークは、第２グラフＧ２のピークよりはるかに高いということが分かる。第１グラフＧ１の前記回折角の範囲で表れるピークは、電子照射されていないデータ保存層（ＨｆＯ２）の（１００）方向に存在する酸化されていない（Ｈｆ）に起因したものである。そして、第２グラフＧ２の前記回折角の範囲に表れるピークの減少は、電子照射されたデータ保存層（ＨｆＯ２）の（１００）方向に存在する酸化されたハフニウム（ＨｆＯ２）に起因したものである。
【００３８】
第１グラフＧ１及び第２グラフＧ２から、データ保存層を形成する過程で電子照射を実施する場合、データ保存層の物質の組成が電子照射を実施していないときより均一であるということが分かる。例えば、前記データ保存層がＨｆＯ２層であるとき、データ保存層を形成する過程で電子照射を実施しなければ、形成されたデータ保存層に酸化されていないハフニウムが内在する。したがって、最終形成されたデータ保存層の組成はＨｆＯ２及びＨｆになる。一方、データ保存層を形成する過程で電子照射を実施する場合、最終的に形成されるデータ保存層の組成は、ほぼＨｆＯ２になる。
【００３９】
次に、図１７は、電子照射データ保存層及び非電子照射データ保存層に対する漏れ電流密度の変化を示すグラフである。
【００４０】
図１７で、第１グラフＧ１１は、非電子照射データ保存層についてのものであり、第２グラフＧ２２は、電子照射データ保存層についてのものである。
【００４１】
図１７の第１グラフＧ１１及び第２グラフＧ２２を比較すると、電子照射を実施したデータ保存層で漏れ電流が非常に減少したということが分かる。
【００４２】
次に、図１８は、電子照射データ保存層及び非電子照射データ保存層に対するキャパシタンスの変化を示すグラフである。
【００４３】
図１８で、第１グラフＧＧ１は、非電子照射データ保存層についてのものであり、第２グラフＧＧ２は、電子照射データ保存層についてのものである。
【００４４】
図１８の第１グラフＧＧ１及び第２グラフＧＧ２を比較すると、電子照射を実施したデータ保存層のキャパシタンスが、電子照射を実施していないデータ保存層のキャパシタンスよりはるかに大きいということが分かる。
【００４５】
図１９は、電子照射データ保存層及び非電子照射データ保存層のセット電圧の変化を示すグラフである。図１９の結果を得るために、データ保存層としてＮｉＯ層を使用した。
【００４６】
図１９で、第１グラフＣ１及び第２グラフＣ２は、非電子照射データ保存層に対するセット電圧の変化を表し、第３グラフＣ３は、電子照射データ保存層に対するセット電圧の変化を表す。
【００４７】
図１９の第１グラフＣ１及び第２グラフＣ２と第３グラフＣ３とを比較すると、電子照射されたデータ保存層のセット電圧は、電子照射されていないデータ保存層のセット電圧よりはるかに低いということが分かる。
【００４８】
（実施例４）
実施例４は、電子照射による前述した特性をＲＲＡＭ以外の他のメモリ素子、例えば、ＤＲＡＭあるいはＦＲＡＭに対する特性改善に適用した場合である。
【００４９】
図２０に示すように、層間絶縁層Ｌ１上に、導電性プラグ４６の露出された全面を覆う下部電極８０を形成する。下部電極８０は、ＤＲＡＭキャパシタの下部電極あるいはＦＲＡＭキャパシタの下部電極でありうる。下部電極８０上に誘電膜８２を形成する。誘電膜８２は、普通の誘電定数を有する絶縁膜、例えば、ＳｉＯ２膜でありうる。また、誘電膜８２は、高誘電定数を有する絶縁膜、例えば、窒化膜、ＰＺＴ膜、ＰＴＯ膜、ＳＢＴ膜、ＢＳＴ膜、ＰＬＺＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＴＮＯ膜、ＴＷＯ膜等でありうる。下部電極８０上に、このような誘電膜８２を蒸着した後、誘電膜８２を電子照射８４する。電子照射８４は、実施例１の電子照射５４と同じ方式で実施できる。
【００５０】
図２１に示すように、電子照射８４後、誘電膜８２上に上部電極８６を形成する。上部電極８６は、下部電極８０と同じ物質から形成できるが、下部電極８０と異なる物質から形成してもよい。
【００５１】
図２２は、このように形成した下部電極８０、誘電膜８２及び上部電極８６を、実施例１で説明したような方式でパターニングして形成したストレージノードＳ３を示す。ストレージノードＳ３は、ＤＲＡＭキャパシタあるいはＦＲＡＭキャパシタでありうる。
【００５２】
前記した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものであると言うより、望ましい実施例の例示として解釈されねばならない。例えば、当業者ならば、前記電子照射工程をＲＲＡＭやＤＲＡＭ、あるいはＦＲＡＭ製造工程だけでなく、他の半導体メモリ素子の製造工程に適用でき、半導体メモリ素子ではない他の素子の製造工程にも適用できる。このとき、電子照射方式は、多様に変形できる。また、電子を部分的に照射してもよい。したがって、本発明の範囲は、説明された実施例によって限定されるものではなく、特許請求の範囲に記載された技術的思想により決まらねばならない。
【産業上の利用可能性】
【００５３】
本発明は、上下部電極の間にデータ保存層を備えるメモリ素子を含むメモリチップの製造に使用され得る。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例１による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図２】本発明の実施例１による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図３】本発明の実施例１による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図４】本発明の実施例１による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図５】本発明の実施例１による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図６】本発明の実施例１による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図７】本発明の実施例２による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図８】本発明の実施例２による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図９】本発明の実施例２による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１０】本発明の実施例２による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１１】本発明の実施例２による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１２】本発明の実施例３による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１３】本発明の実施例３による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１４】本発明の実施例３による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１５】本発明の実施例３による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１６】本発明の実施例による半導体メモリ素子の製造過程で形成されるデータ保存層に対するＸ線回折パターンを示すグラフである。
【図１７】本発明の実施例による半導体メモリ素子の製造過程で形成されるデータ保存層に対する漏れ電流特性を示すグラフである。
【図１８】本発明の実施例による半導体メモリ素子の製造過程で形成されるデータ保存層のキャパシタンス特性を示すグラフである。
【図１９】本発明の実施例による半導体メモリ素子の製造過程で形成されるデータ保存層のソフトブレークダウン電圧が下方シフトされることを示すグラフである。
【図２０】本発明の実施例４による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図２１】本発明の実施例４による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図２２】本発明の実施例４による半導体メモリ素子の製造方法を工程別に示す断面図である。
【符号の説明】
【００５５】
４６  導電性プラグ
５０  下部電極
５２  データ保存層
５４  電子
ｈ１  コンタクトホール
Ｌ１  層間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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