(57)【特許請求の範囲】
【請求項１】
シリコン（Ｓｉ）−オン−インシュレータ（ＳＯＩ）高電圧トランジスタの製造方法であって、
Ｓｉ上部層を有するＳＯＩ基板を準備する工程と、
前記Ｓｉ上部層中に、制御チャネル領域と、当該制御チャネル領域に近接する補助チャネル領域とを形成する工程と、
前記制御チャネル領域上に制御ゲートを形成し、前記補助チャネル領域上に正電圧が印加される補助ゲートを形成する工程と、
ドレイン領域、前記制御チャネル領域に近接するソース領域、前記補助チャネル領域と前記ドレイン領域との間に挿入された低ドープドレイン（ＬＤＤ）領域、及び前記制御チャネル領域と前記補助チャネル領域との間に挿入された内部ドレイン領域を形成する工程と、
を包含することを特徴とするＳＯＩ高電圧トランジスタの製造方法。
【請求項２】
前記Ｓｉ上部層を有する前記ＳＯＩ基板を準備する工程において、前記Ｓｉ上部層の層厚は、２０〜１０００ナノメートル（ｎｍ）の範囲であり、
前記ソース領域、前記制御チャネル領域、及び前記内部ドレイン領域の前記Ｓｉ上部層の層厚が５〜２００ｎｍの範囲になるように、前記Ｓｉ上部層を薄化することを特徴とする請求項１に記載のＳＯＩ高電圧トランジスタの製造方法。
【請求項３】
前記Ｓｉ上部層を薄化する工程において、前記ソース領域、前記制御チャネル領域及び前記内部ドレイン領域の前記Ｓｉ上部層の層厚が１００ｎｍよりも薄くなるように、前記Ｓｉ上部層を薄化し、
前記ドレイン領域、前記ソース領域、前記ＬＤＤ領域及び前記内部ドレイン領域を形成する工程において、前記ソース領域、前記ドレイン領域、前記ＬＤＤ領域及び前記内部ドレイン領域に、層厚３０〜１００ｎｍの範囲のＳｉ層を選択的に堆積して、隆起した前記ソース領域、隆起した前記ドレイン領域、隆起した前記ＬＤＤ領域及び隆起した前記内部ドレイン領域を形成することを特徴とする請求項２に記載のＳＯＩ高電圧トランジスタの製造方法。
【請求項４】
前記制御チャネル領域及び前記補助チャネル領域を形成する工程において、
前記制御チャネル領域のｐ型ドーピング濃度が、１立方センチメートル（ｃｍ３）当り１×１０１６〜１×１０１８の範囲になるように、前記制御チャネル領域を形成し、
前記補助チャネル領域のｎ型ドーピング濃度が１ｃｍ３当り１×１０１６〜５×１０１７の範囲になるように、前記補助チャネル領域を形成することを特徴とする請求項１に記載のＳＯＩ高電圧トランジスタの製造方法。
【請求項５】
前記制御ゲート及び前記補助ゲートを形成する工程において、
前記制御チャネル領域上に、層厚１〜１００ｎｍの範囲のゲート誘電体層を形成し、
前記補助チャネル領域上に、層厚３０〜５００ｎｍの範囲のゲート誘電体層を形成し、
前記ゲート誘電体層上にゲート電極を形成することを特徴とする請求項４に記載のＳＯＩ高電圧トランジスタの製造方法。
【請求項６】
前記ソース領域、前記ドレイン領域、前記ＬＤＤ領域及び前記内部ドレイン領域を形成する工程において、前記ソース領域及び前記ドレイン領域上に、シリサイド層を形成することを特徴とする請求項５に記載のＳＯＩ高電圧トランジスタの製造方法。
【請求項７】
前記ソース領域、前記ドレイン領域、前記ＬＤＤ領域及び前記内部ドレイン領域を形成する工程において、前記内部ドレイン領域上にシリサイド層を形成することを特徴とする請求項６に記載のＳＯＩ高電圧トランジスタの製造方法。
【請求項８】
前記ドレイン領域、前記ソース領域、前記ＬＤＤ領域及び前記内部ドレイン領域を形成する工程において、１〜５マイクロメートルの範囲の長さのＬＤＤ領域を形成することを特徴とする請求項４に記載のＳＯＩ高電圧トランジスタの製造方法。
【請求項９】
前記ソース領域、前記ドレイン領域、前記ＬＤＤ領域及び前記内部ドレイン領域を形成する工程において、
前記ソース領域、前記ドレイン領域及び前記内部ドレイン領域のｎ型ドーピング濃度が、１ｃｍ３当り１×１０１９〜１×１０２１の範囲になるように、前記ソース領域、前記ドレイン領域及び前記内部ドレイン領域を形成し、
前記ＬＤＤ領域のｎ型ドーピング濃度が、１ｃｍ３当り１×１０１６〜５×１０１７の範囲になるように、前記ＬＤＤ領域を形成することを特徴とする請求項８に記載のＳＯＩ高電圧トランジスタの製造方法。
【請求項１０】
シリコン（Ｓｉ）−オン−インシュレータ（ＳＯＩ）高電圧トランジスタであって、
Ｓｉ上部層を有するＳＯＩ基板と、
前記Ｓｉ上部層中の、制御チャネル領域及び当該制御チャネル領域に近接する補助チャネル領域と、
前記制御チャネルに近接するソース領域、前記制御チャネル領域と前記補助チャネル領域との間に挿入された内部ドレイン領域、前記補助チャネル領域に近接する低ドープドレイン（ＬＤＤ）領域、及びＬＤＤ領域の隆起した部分に近接するドレイン領域と、
前記制御チャネル領域上に制御ゲートと、
前記補助チャネル領域上に正電圧が印加される補助ゲートと、
を備えていることを特徴とするＳＯＩ高電圧トランジスタ。
【請求項１１】
前記ソース領域、前記制御チャネル領域及び前記内部ドレイン領域の前記Ｓｉ上部層の層厚は、５〜２００ナノメートル（ｎｍ）の範囲であり、前記補助チャネル領域、前記ＬＤＤ領域及び前記ドレイン領域の前記Ｓｉ上部層の層厚は、２００ｎｍ〜１０００ｎｍの範囲であることを特徴とする請求項１０に記載のＳＯＩ高電圧トランジスタ。
【請求項１２】
前記制御チャネル領域のｐ型ドーピング濃度は、１立方センチメートル（ｃｍ３）当り１×１０１６〜１×１０１８の範囲であり、
前記補助チャネル領域のｎ型ドーピング濃度は、１ｃｍ３当り１×１０１６〜５×１０１７の範囲であることを特徴とする請求項１０に記載のＳＯＩ高電圧トランジスタ。
【請求項１３】
前記制御チャネル領域上に層厚１〜１００ｎｍのゲート誘電体層と、
前記補助チャネル領域上に層厚３０〜５００ｎｍのゲート誘電体層と、
をさらに備えていることを特徴とする請求項１２に記載のＳＯＩ高電圧トランジスタ。
【請求項１４】
前記ソース領域、前記制御チャネル領域及び前記内部ドレイン領域の前記Ｓｉ上部層の層厚は１００ｎｍより薄く、
膜厚３０〜１００ｎｍのＳｉ膜が、前記ソース領域、前記ドレイン領域、前記ＬＤＤ領域及び前記内部ドレイン領域を選択的に覆うように形成されており、
前記ソース領域、前記ドレイン領域、前記内部ドレイン領域は、隆起したソース領域、隆起したドレイン領域及び隆起した内部ドレイン領域であることを特徴とする請求項１３に記載のＳＯＩ高電圧トランジスタ。
【請求項１５】
前記ソース領域及び前記ドレイン領域上にシリサイド層をさらに備えていることを特徴とする請求項１３に記載のＳＯＩ高電圧トランジスタ。
【請求項１６】
前記内部ドレイン領域上にシリサイド層をさらに備えていることを特徴とする請求項１５に記載のＳＯＩ高電圧トランジスタ。
【請求項１７】
前記ＬＤＤ領域の長さは、１〜５マイクロメートルの範囲であることを特徴とする請求項１２に記載のＳＯＩ高電圧トランジスタ。
【請求項１８】
前記ソース領域、前記ドレイン領域及び前記内部ドレイン領域のｎ型ドーピング濃度は、１ｃｍ３当り１×１０１９〜１×１０２１の範囲であり、
前記ＬＤＤ領域のｎ型ドーピング濃度は、１ｃｍ３当り１×１０１６〜５×１０１７の範囲であることを特徴とする請求項１７に記載のＳＯＩ高電圧トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、集積回路（ＩＣ）の製造に関し、特に、中耐圧素子に適用するための、ＳＯＩ上に多様な厚さのチャネルが形成された二重拡散メタル−オキサイド−セミコンダクタ−トランジスタ（ＤＭＯＳＴ）に関するものである。
【背景技術】
【０００２】
図１は、ドレイン出力が接続された基板を有する、従来の垂直出力型ＤＭＯＳＴ装置の部分断面図である。従来の横型ＭＯＳ装置の制限の一つは、チャネル長が破壊電圧に比例し、電流に反比例することである。すなわち、高電流横型装置においては、チャネルの長さを非常に短くする必要があり、これにより非常に低い破壊電圧を有している。この短いチャネルの制限に取り組むために、ＤＭＯＳＴ装置が開発された。ＤＭＯＳＴ装置は、二重拡散によって形成される。例えば、通常、高濃度のＰ型不純物を深く注入した後、高濃度のＮ型不純物を浅く注入することによって、ｎ型チャネルＤＭＯＳＴを形成している。フォトリソグラフィ処理によりチャネル長を制御する横型ＭＯＳ装置と異なり、高濃度のｐ型層（ｐ型ボディ）と高濃度のｎ型ソース領域を形成するための高濃度のｐ型不純物を注入した拡散層と、高濃度のｎ型不純物を注入した拡散層との間の距離によってＤＭＯＳＴのチャネル長は制御されている。
【０００３】
最新の技術において、高電圧高電力トランジスタは、通常、バルクシリコン半導体上又は化合物半導体上のいずれかに形成される。化合物半導体基板は非常に高価である。加えて、化合物半導体の製造は、シリコン集積回路の製造と両立できない。結果として、化合物半導体の高電圧高電力トランジスタは、非常に高価となり、汎用に適さない。バルクシリコン半導体上に形成する場合、高電圧トランジスタはＤＭＯＳＴ型である必要がある。ＤＭＯＳＴは、高電圧に耐えるための非常に長い空乏領域を有し、チャネル長の非常に短いトランジスタを形成するために、二重拡散を利用している。
【０００４】
バルクシリコンＤＭＯＳＴは一般に広い装置領域を要し、加えてトランジスタの活性領域の「底面」である基板の接触点を介して出力が行われる。前（上）部出力横型ＤＭＯＳＴ（ＬＤＭＯＳＴ）も製造されているが、これらの装置が必要とする領域は、後部出力装置の必要とする領域よりもさらに広い。ＤＭＯＳＴの空乏領域もまた、後部出力であろうと前部出力であろうと、非常に長い。空乏領域は、リーク電流の発生源であり、急激に温度を上昇させる。それゆえに、バルクシリコンＤＭＯＳＴは、高温高電圧用途に適さない。
【０００５】
シリコン−オン−インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板は、高温高電力装置の製造において多くの潜在的な利点を提供する。潜在的な利点の一部として、完全な素子分離、装置の小型化、高温での低リーク電流、及び簡易な製造工程が挙げられる。完全な素子分離は、同一チップにおける装置間のクロストークを防止する。この素子分離によって、電力装置、直線回路及びデジタル回路を、広い素子分離領域を使用することなく集積させることができる。もしかすると、非常に薄い活性Ｓｉ上部層によって、低リーク電流が実現するのかもしれない。接合空乏層の容積は、高温であっても大容量のリーク電流を生成させないために十分な程度小さくしても良い。
【非特許文献１】Ａ−ＢＣＤ  Ｔｅｃｈｎｏｌｏｇｙ（Ａｄｖａｎｃｅｄ  Ｂｉｐｏｌａｒ−ＣＭＯＳ−ＤＭＯＳ  Ｓｍａｒｔ  Ｐｏｗｅｒ  Ｐｒｏｃｅｓｓ  Ｔｅｃｈｎｏｌｏｇｙ），Ｐｈｉｌｉｐ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，ＵＲＬ；ｈｔｔｐ：／／ｗｗｗ．ｎｘｐ．ｃｏｍ／ｎｅｗｓ／ｂａｃｋｇｒｏｕｎｄｅｒｓ／ｂｇ９８０９，１９９８
【非特許文献２】Ｎ．Ｎｅｎａｄｏｖｉｃ，ｅｔ  ａｌ，“ＲＦ  Ｐｏｗｅｒ  Ｓｉｌｉｃｏｎ−Ｏｎ−Ｇｌａｓｓ  ＶＤＭＯＳＦＥＴｓ”，ＩＥＥＥ  ＥＤＬ２５，６（２５）：４２４−４２６，２００４
【非特許文献３】Ｍ．Ｗａｓｅｋｕｒａ，ｅｔ  ａｌ，“Ａｎ  ＳＯＩ−ＢｉＣＤＭＯＳ  Ｃｈｉｐｓｅｔ  ｆｏｒ  Ａｕｔｏｍｏｔｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｒａｋｅ  Ｓｙｓｔｅｍ”，２００６  ＩＥＥＥ  ＳＯＩ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＯＳＩ  ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇ，Ｐａｐｅｒ  ７．１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＯＩ基板上の電力トランジスタは、バイポーラトランジスタ、従来のＤＭＯＳトランジスタ型、又は従来のＤＭＯＳトランジスタとバイポーラトランジスタとの組合せとして形成される。従来のＤＭＯＳトランジスタ及びバイポーラトランジスタは、共に厚いＳｉ層を必要とするように設計されるため、ＳＯＩ基板の使用による上述した全ての潜在的な利点を利用することができない。例えば、Ｐｈｉｌｉｐ’ｓ  Ａ−ＢＣＤ技術は、活性Ｓｉ層を層厚１．５μｍ必要とする。Ｎｅｎａｄｏｖｉｃにより提案された型は、活性Ｓｉ上部層を層厚５μｍ必要とし、Ｗａｓｅｋｕｒａにより提案された型は、活性Ｓｉ上部層を層厚１２μｍ必要とする。リーク電流は、接合空乏領域の容積に比例するので、このような分厚い活性Ｓｉ上部層は、高いリーク電流を生成する。このことは、特に高温において問題となる。さらに、従来の市販されているＳＯＩ基板は、活性Ｓｉ上部層の厚さが１．５μｍよりも薄くなるように製造されているので、上述した分厚い膜のＳＯＩ基板は高価で注文品になる。
【０００７】
リーク電流を最小にするために、薄い活性膜領域を利用して高電力ＤＭＯＳＴ装置をＳＯＩ基板上に形成できれば有利である。
【０００８】
本発明は上記問題点に鑑みてなされたものであり、その目的は、完全な素子分離、装置の小型化、高温でのリーク電流の低減、製造工程の簡素化等のＳＯＩ基板によりもたらされる利点を有する高電圧トランジスタを実現することにある。
【課題を解決するための手段】
【０００９】
本発明は、上記問題点を解決するために、２０ナノメートル（ｎｍ）程度の薄さの活性Ｓｉ上部層を有するＳＯＩ基板を用いて製造される、独自の高電圧高電力装置の構造を提供する。本発明の高電圧高電力装置は、ＳＯＩ技術の全ての利点を有している。本発明に係る装置は、制御ゲート及び正電圧が印加される補助ゲートを有するカスコード（カスケード）装置である。補助ゲートは、装置のミラー効果を排除して、入力（制御）ゲートを出力ドレインから分離する。効果的な入力容量は非常に小さく、装置の高効率処理を可能にする。制御ゲートからドレイン端まで、及び補助ゲートからドレイン端までの表面電界は、ドーパント濃度、及び低濃度にドーピングされたドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域の長さだけでなく、補助ゲートの電圧によっても調節可能である。
【００１０】
本発明は、したがって、ＳＯＩ高電圧トランジスタの製造方法を提供する。本発明に係る方法においては、Ｓｉ上部層を有するＳＯＩ基板を準備する。そして、制御チャネル領域及びこれに近接する補助チャネル領域を、当該Ｓｉ上部層に形成する。次いで、制御ゲートによって制御チャネル領域上を覆い、正電圧が印加される補助ゲートによって補助チャネル領域上を覆う。さらに、制御チャネル領域に近接してソース領域を形成し、ＬＤＤ領域を、補助チャネル領域とドレイン領域との間に挿入する。そして、内部ドレイン領域を制御チャネル領域と補助チャネル領域との間に挿入する。
【００１１】
通常、Ｓｉ上部層の層厚は、２０〜１０００ｎｍである。一つの局面において、ソース、制御チャネル及び内部ドレインのＳｉ上部層の層厚を１００ｎｍ以下に薄化する。そして、ソース領域、ドレイン領域、ＬＤＤ領域及び内部ドレイン領域に、Ｓｉ層を選択的に堆積して、ソース領域、ドレイン領域、ＬＤＤ領域及び内部ドレイン領域のそれぞれの隆起した領域を形成する。
【００１２】
次いで、制御チャネル領域をｐ型にドープし、補助チャネル領域をｎ型にドープする。さらに、ソース領域、ドレイン領域及び内部ドレイン領域を高濃度のｎ型にドープし、ＬＤＤ領域を高濃度ではないｎ型にドープする。このＬＤＤ領域の長さは、１〜５マイクロメートルの範囲である。
【００１３】
上述した製造方法及びＳＯＩ高電圧トランジスタのさらなる詳細については、以下の実施形態において説明する。
【発明の効果】
【００１４】
本発明に係るＳＯＩ高電圧トランジスタによれば、制御ゲートとドレイン領域との間に正電圧が印加される補助ゲートを設けることによって入力ゲートと出力ドレインとを分離し、ミラー効果の影響を低減させているので、Ｓｉ層の薄いＳＯＩ基板上を用いた場合でも、高電圧トランジスタを形成することが可能である。これにより、完全な素子分離、装置の小型化、高温でのリーク電流の低減、製造工程の簡素化等のＳＯＩ基板によりもたらされる利点を損なうことなく、高電圧トランジスタを実現することが可能である。
【発明を実施するための最良の形態】
【００１５】
本発明に係るＳＯＩ高電圧トランジスタは、ＳＯＩ基板上に独自のＤＭＯＳ構造を有している。図２は、ＳＯＩ高電圧トランジスタの部分断面図である。図２に示すように、トランジスタ２００は、Ｓｉ基板２０２、埋め込み酸化膜層（ＢＯＸ）２０４、及びＳｉ上部層２０６を含むＳＯＩ基板２０１を備えている。Ｓｉ上部層２０６中には、制御チャネル領域２０８及びこれに近接する補助チャネル領域２１０が形成されている。ソース領域２１２は制御チャネル領域２０８に近接しており、内部ドレイン領域２１４は、制御チャネル領域２０８と補助チャネル領域２１０の間に挿入されている。内部ドレイン領域２１４は基準点として扱われ、この基準点における電圧が、制御トランジスタのドレイン電圧となる。この領域は可能な限り小さくすることができる。
【００１６】
ＬＤＤ領域２１６は補助チャネル領域２１０に近接しており、ドレイン領域２１８は隆起したＬＤＤ領域２１６に近接している。制御ゲート２２０は制御チャネル領域２０８を覆っており、補助ゲート２２２は補助チャネル領域２１０を覆っている。通常、Ｓｉ上部層２０６の層厚２２４は、２００〜１０００ｎｍの範囲である。
【００１７】
図３は、図２のＳＯＩ高電圧トランジスタの変形例を示す部分断面図である。ある局面において、ソース領域２１２、制御チャネル領域２０８及び内部ドレイン領域２１４が横たわるＳｉ上部層２０６の層厚３００は、５〜２００ｎｍの範囲である。一方、補助チャネル領域２１０、ＬＤＤ領域２１６及びドレイン領域２１８が横たわるＳｉ上部層２０６の層厚３０２は、２００ｎｍ〜１０００ｎｍの範囲である。
【００１８】
図４は、図２のＳＯＩ高電圧トランジスタの他の変形例を示す部分断面図である。この局面において、ソース領域２１２、制御チャネル領域２０８及び内部ドレイン領域２１４が横たわるＳｉ上部層２０６の層厚４０４は、１００ｎｍよりも短い。Ｓｉ膜４００は、ソース領域２１２、ドレイン領域２１８、ＬＤＤ領域２１６、内部ドレイン領域２１４及びドレイン領域２１８上を選択的に覆うように形成されており、その層厚４０２は、３０〜１００ｎｍの範囲である。結果として、隆起したソース領域２１２、隆起したドレイン領域２１８、隆起したＬＤＤ領域２１６及び隆起した内部ドレイン領域２１４が形成される。
【００１９】
図２、３又は４を参照して、制御チャネル領域２０８におけるｐ型ドーパント濃度は、１立方センチメートル（ｃｍ３）当り１×１０１６〜１×１０１８の範囲である。補助チャネル領域２１０はｎ型にドーピングされており、ドーピング濃度は、１ｃｍ３当り１×１０１６〜５×１０１７の範囲である。図２に示すように（図３及び４にも適用可能である）、ゲート誘電体層２２６は制御チャネル領域２０８上に横たわっており、その層厚２２８は１〜１００ｎｍの範囲である。ゲート誘電体層２３０は補助チャネル領域２１０上に横たわっており、その層厚２３２は３０〜５００ｎｍの範囲である。ソース領域２１２及びドレイン領域２１８上に、任意で（図に示すように）シリサイド層２３４を形成してもよい。さらに任意で（図示せず）、シリサイド層２３４を内部ドレイン層２１４上に形成してもよい。
【００２０】
ＬＤＤ領域２１６の長さ２３６は、１〜５マイクロメートルである。ソース領域２１２、ドレイン領域２１８及び内部ドレイン領域２１４のｎ型ドーパント濃度は、１ｃｍ３当り１×１０１９〜１×１０２１の範囲である。ＬＤＤ領域２１６のｎ型ドーパント濃度は、１ｃｍ３当り１×１０１６〜５×１０１７の範囲である。ある局面において、ＬＤＤ領域のドーピング濃度は、補助チャネル領域のドーピング濃度と同一である。
【００２１】
本明細書中で使用される場合、例えば高濃度のｐ型にドーピングされた領域のように、高濃度にドーピングされた領域を、ｐ＋（ｐ＋型にドーピングされた）として表す。そして、ｐ＋は、１ｃｍ３当り約１×１０１９〜１×１０２１の範囲のドーパント濃度に対応する。この程度にドーピングされた領域は、頻繁に接触が起こる領域である。中程度のｐ型にドーピングされた領域のように、中程度にドーピングされた領域を、ｐ（ｐ型にドーピングされた）として表す。そして、ｐは、１ｃｍ３当り約５×１０１６〜１×１０１９の範囲のドーパント濃度に対応する。低濃度のｐ型にドーピングされた領域のように、低濃度にドーピングされた領域をｐ−（ｐ−型にドーピングされた）として表す。そして、ｐ−は、１ｃｍ３当り約１×１０１５〜５×１０１６の範囲のドーパント濃度に対応する。ｎ型層においては、高濃度のｎ型にドーピングされた領域を、ｎ＋（ｎ＋型にドーピングされた）として表し、ｎ＋は、１ｃｍ３当り約１×１０１９〜１×１０２１の範囲のドーパント濃度に対応する。中程度または低濃度にドーピングされたｎ型領域は、ｎ（ｎ型にドーピングされた）として表し、ｎは、１ｃｍ３当り約１×１０１５〜１×１０１９の範囲のドーパント濃度に対応する。用語「ｎ型」は、ｎ型ドーピングのいずれかの量を表している。同様に、用語「ｐ型」は、ｐ型ドーピングのいずれかのレベルを表している。
【００２２】
（機能の詳細な説明）
図５は、基準電圧を有するＳＯＩ高電圧トランジスタの部分断面図である。当該機能解析においては、ＬＤＤドリフト領域を０と仮定する。補助ゲートの下のゲート絶縁体層の厚さを、制御ゲート誘電体層と同一又はより厚くしてもよい。通常の動作のとき、制御ゲートが入力端子である。正電圧ＶＧ２が補助ゲートに印加され、ドレインバイアス電圧はＶＤＤとなる。電圧ＶＧ２は、制御ゲートトランジスタのドレイン破壊電圧よりもわずかに高くなってもよい。制御ゲート及び補助ゲートの間の電圧はＶＤ１である。低ドレインバイアス電圧時のＶＧ２は比較的大きいので、装置は線形領域の状態で動作し、補助ゲートは装置の電流にほとんど影響しない。ドレイン電圧が上昇すると、制御ゲートチャネルはピンチオフする。電圧ＶＤ１は電圧ＶＤＤを上昇させる。そして、補助ゲートの下のチャネルはなお、線形領域の状態で動作する。この電流の流れは、以下の式（１）により表される。
【００２３】
ＩＤ＝Ｋ１（ＶＧ１−ＶＴ１）２＝Ｋ２（ＶＧ２−ＶＴ２−ＶＤＤ）（ＶＤＤ−ＶＤ１）  （１）
ドレイン電圧がさらに上昇すると、補助ゲートの下のチャネルがピンチオフする。このドレイン電流は、以下の式（２）により表される。
【００２４】
ＩＤ＝Ｋ１（ＶＧ１−ＶＴ１）２＝Ｋ２（ＶＧ２−ＶＴ２−ＶＤ１）２                （２）
ドレイン電圧がさらに上昇したとき、電圧ＶＤ１もまた上昇する。補助ゲートの下のＳｉ層は完全に空乏化する。補助ゲートの下のＳｉ層は、ドリフト領域となり、制御ゲートドレインの降伏を防止する。それゆえに最大ドレイン電圧は、以下の式（３）により表される。
【００２５】
ＶＤＤ（ＭＡＸ）≒ＶＤ１（ＭＡＸ）＋ＥＢＫＬＡＵ                                  （３）
ここで、ＥＢＫはシリコン降伏領域強度であり、ＬＡＵは補助ゲートの長さである。
【００２６】
補助ゲートの長さを１μｍである仮定し、補助ゲートの下のシリコン層のドーピング濃度を１ｃｍ３当り１０１６としたとき、ＥＢＫＬＡＵは３８Ｖである。この装置は、４０Ｖのドレインバイアス電圧に容易に耐え得る。
【００２７】
有効電子移動度を４００ｃｍ２／ＶＳであると仮定し、ゲート酸化膜の膜厚を１０ｎｍ及び制御ゲートの長さを０．５μｍとしたとき、ドレイン飽和電流は約１．２３Ａ／ｍｍである。
【００２８】
実用用途において、ＬＤＤドリフト領域は補助ゲートドレイン端における表面電界を減少させるために加えられる。それゆえに、ドレイン飽和電流は計算で求められる数値よりも低くなり得る。ドレイン飽和電流を増加させ、オン抵抗を低下させるために、補助ゲートの下及びＬＤＤ領域の上に、層厚のより厚いシリコン膜を用いてもよい。
【００２９】
図６及び７は、図５のＳＯＩ高電圧トランジスタの製造工程を示す部分断面図である。本発明に係る装置の製造工程は、以下の通りである。
【００３０】
工程１．基板は市販のＳＯＩ基板を用いる。埋め込み酸化膜層（ＢＯＸ）の層厚は、０．５〜３μｍの範囲である。Ｓｉ上部層の層厚を、２０ｎｍ〜１０００ｎｍの範囲まで薄化する。
【００３１】
工程２．イオン注入によりしきい値電圧を調節する。所望のしきい値電圧を得るために、制御ゲートのドーピング濃度を調節する。ドーピング濃度を１ｃｍ３当り１０１６〜１０１８の範囲にする。補助ゲート及びＬＤＤドリフト領域の下のドーピング濃度を、１ｃｍ３当り１０１６のオーダーにする。
【００３２】
工程３．ゲート絶縁体層を成長させる。ゲート絶縁体層は、ＳｉＯ２又はＫ値の高いいずれかの誘電材料からなる。制御ゲート絶縁体層の厚みは、チャネル長に依存し、１ｎｍ〜１００ｎｍの範囲のＳｉＯ２の厚みと同等である。補助ゲートの下のゲート酸化膜の厚さは、１００ｎｍ〜５００ｎｍの範囲である。
【００３３】
工程４．ゲート電極材料を堆積する。ゲート電極材料は、ｎ型にドーピングされたシリコン、又は他の従来の金属ゲート材料からなる。
【００３４】
工程５．フォトレジストおよびエッチングによりゲート電極を形成する。
【００３５】
工程６．酸化物又は窒化物を堆積し、エッチングしてゲート側壁を形成する。
【００３６】
工程７．選択的にシリコンを堆積し、図６に示すように、ソース領域及びドレイン領域を形成する。
【００３７】
工程８．リン又はヒ素を用いてソース領域及びドレイン領域を高濃度のｎ型にドーピングする。
【００３８】
工程９．ソース領域及びドレイン領域を選択的にシリサイド化する。いずれかの最新のサリサイド方法を用いてもよい。しかしながら、図７に示すように、Ｃｏ及びＮｉにより優れた結果をもたらすことが知られている。
【００３９】
図８は、補助ゲートの下に、層厚のより厚い活性シリコン上部膜を有するＳＯＩ高電圧トランジスタの部分断面図である。このＳＯＩ高電圧トランジスタの製造工程は、工程１を下記の工程に置き換える以外は、上述した工程と同様である。
【００４０】
工程ａ．分厚いシリコン上部膜を有するＳＯＩ基板を用いて製造を開始する。例えば、１．０μｍよりも厚いＳｉ膜を用いることができる。酸化物を５ｎｍ〜２０ｎｍ成長させ、Ｓｉ３Ｎ４を５０ｎｍ〜１００ｎｍ堆積する。
【００４１】
工程ｂ．補助ゲートからドレイン領域までをフォトレジストでマスクする。露出した窒化物をエッチングする。
【００４２】
工程ｃ．熱酸化により、シリコン上部膜を５ｎｍ〜２０ｎｍの厚さに薄化する。この工程は、低電圧集積回路装置と共に近接する領域に同時に行われてもよい。低電圧装置は、全体が空乏した装置構造又は部分的に空乏した装置構造のいずれかであってもよい。熱酸化の後、製造工程は上述した工程２に進む。
【００４３】
図９は、ＳＯＩ高電圧トランジスタの製造方法を示すフローチャートである。明確化のために、製造方法を一連の番号付けられた工程として示したが、この番号は必ずしも工程の順序を決定するものではない。これらの工程のいくつかを省略する、平行して行う、又は一連の順序を厳密に遵守することなく行い得ることは、理解されるだろう。本製造方法は、工程９００から始まる。
【００４４】
工程９０２において、Ｓｉ上部層を有するＳＯＩ基板を準備する。ある局面において、Ｓｉ上部層の層厚は、２０〜１０００ｎｍの範囲である。工程９０４において、Ｓｉ上部層中に制御チャネル領域及びこれに近接する補助チャネル領域を形成する。工程９０６において、制御チャネル領域上に制御ゲートを形成し、補助チャネル領域上に補助ゲートを形成する。工程９０８において、ドレイン領域、制御チャネル領域に近接するソース領域、補助チャネル領域とドレイン領域との間に挿入されたＬＤＤ領域、並びに制御チャネル領域と補助チャネル領域との間に挿入された内部ドレイン領域を形成する。
【００４５】
ある局面において、工程９０３において、ソース領域、制御チャネル領域及び内部ドレイン領域のＳｉ上部層を、層厚５〜２００ｎｍになるように薄化する。他の局面において、工程９０３において、ソース領域、制御チャネル領域及び内部ドレイン領域のＳｉ上部層の層厚を１００ｎｍより薄くした場合、ソース領域、ドレイン領域、ＬＤＤ領域及び内部ドレイン領域を形成する工程は、以下の副工程を含んでいてもよい。工程９０８ａにおいて、ソース領域、ドレイン領域、ＬＤＤ領域及び内部ドレイン領域上にＳｉ層を選択的に堆積する。このＳｉ層の層厚は、３０〜１００ｎｍの範囲である。工程９０８ｂにおいて、隆起したソース領域、隆起したドレイン領域、隆起したＬＤＤ領域及び隆起した内部ドレイン領域を形成する。
【００４６】
工程９０４における制御チャネル領域及び補助チャネル領域の形成工程は、以下の副工程（図示せず）を含んでいてもよい。工程９０４ａにおいて、制御チャネル領域のｐ型ドーパンド濃度を、１立方センチメートル（ｃｍ３）当り１×１０１６〜１×１０１８の範囲にする。工程９０４ｂにおいて、補助チャネル領域のｎ型ドーパント濃度を、１ｃｍ３当り１×１０１６〜５×１０１７の範囲にする。
【００４７】
工程９０６における制御ゲート及び補助ゲートの形成工程は、以下の副工程を含んでいてもよい。工程９０６ａにおいて、制御チャネル領域上に、層厚１〜１００ｎｍの範囲のゲート誘電体層を形成する。工程９０６ｂにおいて、補助チャネル上に、層厚３０〜５００ｎｍの範囲のゲート誘電体層を形成する。工程９０６ｃにおいて、ゲート誘電体層上にゲート電極を形成する。
【００４８】
工程９０８におけるソース領域、ドレイン領域、ＬＤＤ領域及び内部ドレイン領域を形成する工程は、ソース領域及びドレイン領域上にシリサイド層を形成する工程を任意で含んでいてもよい。さらに任意で、内部ドレイン領域上にシリサイド層を形成してもよい。
【００４９】
また工程９０８に関して、ＬＤＤ領域を１〜５マイクロメートルの範囲の長さに形成する。すなわち、補助チャネル領域とドレイン領域との間の距離は、１〜５マイクロメートルである。他の局面において、工程９０８におけるソース領域、ドレイン領域、ＬＤＤ領域及び内部ドレイン領域の形成工程は、以下の副工程を含んでいる。工程９０８ｃにおいて、ソース領域、ドレイン領域及び内部ドレイン領域のｎ型ドーパント濃度を、１ｃｍ３当り１×１０１９〜１×１０２１の範囲にする。工程９０８ｄにおいて、ＬＤＤ領域のｎ型ドーパント濃度を、１ｃｍ３当り１×１０１６〜５×１０１７の範囲にする。このように、二重拡散構造を形成する。
【００５０】
本発明はＳＯＩ高電圧トランジスタ及び関連する製造工程を提供する。構造、材料、ドーピングレベル及び層厚の具体的な例は、本発明を説明するために示した。しかしながら、本発明は全くこれらの例に限定されない。当業者であれば、本発明の他の変形及び実施形態は想到し得るだろう。
【産業上の利用可能性】
【００５１】
本発明に係るＳＯＩ高電圧トランジスタは、完全な素子分離、装置の小型化、高温でのリーク電流の低減、製造工程の簡素化等の利点を有することにより、様々な電子機器に適用され得るので、電気産業等に幅広く用いられ得る。
【図面の簡単な説明】
【００５２】
【図１】従来の、基板がドレインに接する垂直出力型ＤＭＯＳＴの部分断面図である。
【図２】ＳＯＩ高電圧トランジスタの部分断面図である。
【図３】図２のＳＯＩ高電圧トランジスタの変形例を示す部分断面図である。
【図４】図２のＳＯＩ高電圧トランジスタの他の変形例を示す部分断面図である。
【図５】基準電圧を有するＳＯＩ高電圧トランジスタの部分断面図である。
【図６】図５のＳＯＩ高電圧トランジスタの製造工程を示す部分断面図である。
【図７】図５のＳＯＩ高電圧トランジスタの製造工程を示す部分断面図である。
【図８】補助ゲートの下により厚い活性Ｓｉ上部層を有するＳＯＩ高電圧トランジスタの部分断面図である。
【図９】ＳＯＩ高電圧トランジスタの製造方法を示すフローチャートである。
【符号の説明】
【００５３】
２００          トランジスタ（ＳＯＩ高電圧トランジスタ）
２０１          ＳＯＩ基板
２０２          シリコン基板
２０４          埋め込み酸化膜層
２０６          Ｓｉ上部層
２０８          制御チャネル領域
２１０          補助チャネル領域
２１２          ソース領域
２１４          内部ドレイン領域
２１６          ＬＤＤ領域
２１８          ドレイン領域
２２０          制御ゲート
２２２          補助ゲート
２２６、２３０  ゲート誘電体層
２３４          シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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