(57)【特許請求の範囲】
【請求項１】
複数の変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）であって、前記複数の変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、逐次近似変換の結果として、デジタル信号（１０３ａ〜１０３ｎ）の第１の数のビットを得るために逐次近似変換を実行することによって、さらに、デジタル信号（１０３ａ〜１０３ｎ）の第２の数のビットを得るために共通可変基準電圧（１０５）に基づいて傾斜変換をその後に実行することによって、アナログ入力信号（１０４ａ〜１０４ｎ）に基づいてデジタル信号（１０３ａ〜１０３ｎ）を提供するように構成され、前記第２の数のビットは、前記アナログ入力信号（１０４ａ〜１０４ｎ）および前記逐次近似変換の前記結果間の残差に対応する、複数の変換回路、および
前記複数の変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）に前記共通可変基準電圧（１０５）を提供するように構成される共通可変基準電圧プロバイダ（１０２）を含み、
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、比較器（２０３）およびスイッチキャパシタアレイ（２０２）を含み、さらに
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれのスイッチキャパシタアレイ（２０２）に複数の異なる固定基準電圧（Ｖ１２〜Ｖ７）を提供するように構成される固定基準電圧プロバイダ（４０２）をさらに含み、スイッチキャパシタアレイ（２０２）に提供される前記複数の基準電圧（Ｖ１２〜Ｖ７）のそれぞれの固定基準電圧（Ｖ１２〜Ｖ７）は、前記スイッチキャパシタアレイ（２０２）の１つのスイッチキャパシタ（２１０1〜２１０n）に関連し、スイッチキャパシタアレイの各キャパシタには、容量の大きいキャパシタから小さいキャパシタに向かって逓増する固定基準電圧が加えられる、ハイブリッド・アナログ／デジタル変換器。
【請求項２】
前記共通可変基準電圧プロバイダ（１０２）は、前記複数の変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のアナログ入力信号（１０４ａ〜１０４ｎ）から独立して第１の電圧レベルから第２の電圧レベルまで前記共通可変基準電圧（１０５）に繰り返して傾斜をつけるように構成され、さらに
前記共通可変基準電圧プロバイダ（１０２）は、前記複数の変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）の前記変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれに前記共通可変基準電圧（１０５）の振幅に基づいて共通可変カウンタ信号（２１７）を提供するように構成される、請求項１に記載のハイブリッド・アナログ／デジタル変換器。
【請求項３】
前記複数の変換回路（１０１ａ〜１０１ｎ、２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、前記共通可変基準電圧（１０５）の振幅に対応するカウンタ値を保存するように、そこにおいてそのデジタル信号（１０３ａ〜１０３ｎ）およびそのアナログ信号（１０４ａ〜１０４ｎ）間の差は前記傾斜変換の間に最小であり、さらに、前記保存されたカウンタ値に基づいて前記第２の数のビットを導き出すように構成される、請求項２に記載のハイブリッド・アナログ／デジタル変換器。
【請求項４】
前記共通可変電圧プロバイダ（１０２）は、複数の段階的に増加する離散電圧レベルとして前記共通可変基準電圧（１０５）を提供するように構成されるデジタル／アナログ変換器を含み、
前記共通可変電圧プロバイダ（１０２）は、複数の段階的に増加する離散カウンタ値として前記共通可変カウンタ信号（２１７）を提供するように構成され、さらに
それぞれの離散カウンタ値は、前記共通可変基準電圧（１０５）の正確に１つの離散電圧レベルに対応する、請求項２または請求項３に記載のハイブリッド・アナログ／デジタル変換器。
【請求項５】
前記共通可変基準電圧プロバイダ（１０２）に含まれる前記デジタル／アナログ変換器は、精度調整信号に基づいて、前記共通可変基準電圧（１０５）のステップサイズまたは多くの離散電圧レベルを調整するように構成される、請求項４に記載のハイブリッド・アナログ／デジタル変換器。
【請求項６】
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、比較器（２０３）およびスイッチキャパシタアレイ（２０２）を含み、
前記比較器（２０３）の第１の入力端子（２０４）は、ターゲット電圧ノード（２０５）と結合され、さらに、前記比較器（２０３）の第２の入力端子（２０６）は、中間電圧ノード（２０７）、前記スイッチキャパシタアレイ（２０２）および前記共通可変基準電圧（１０５）が提供される前記共通可変基準電圧プロバイダ（１０２）の出力端子と結合され、さらに
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、前記スイッチキャパシタアレイ（２０２）および前記比較器（２０３）を用いて、前記逐次近似変換を実行することによって前記中間電圧ノード（２０７）に第１の量の電荷を加えるように、さらに、前記共通可変基準電圧（１０５）および前記比較器（２０３）を用いて、前記傾斜変換を実行することによって前記中間電圧ノード（２０７）に第２の量の電荷を加えるように構成され、前記ターゲットノード（２０５）でのターゲット電圧および前記中間ノード（２０７）での中間電圧間の差は、前記傾斜変換の後に、前記逐次近似変換の後の前記ターゲット電圧および前記中間電圧間の差に等しいまたはそれより小さい、請求項１に記載のハイブリッド・アナログ／デジタル変換器。
【請求項７】
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、前記ターゲットノード（２０５）と結合されるターゲットキャパシタ（２０８）および前記中間ノード（２０７）と結合される中間キャパシタ（２０９）を含み、
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、それぞれのアナログ／デジタル変換サイクルの前に、前記中間キャパシタ（２０８）を前記中間電圧にさらに前記ターゲットキャパシタ（２０９）を前記ターゲット電圧に充電するように構成され、さらに
前記中間電圧の振幅および前記ターゲット電圧の振幅は、現在のアナログ／デジタル変換サイクルに依存する、請求項６に記載のハイブリッド・アナログ／デジタル変換器。
【請求項８】
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、そのアナログ入力信号（１０４ａ〜１０４ｎ）が前記逐次近似変換の前の前記ターゲット電圧および前記中間電圧間の差に対応し、さらに、そのデジタル信号（１０３ａ〜１０３ｎ）が前記逐次近似変換の前の前記ターゲット電圧および前記中間電圧間の差の量子化されたデジタル表現であるように構成される、請求項７に記載のハイブリッド・アナログ／デジタル変換器。
【請求項９】
それぞれのスイッチキャパシタアレイ（２０２）は、複数のスイッチキャパシタ（２１０1〜２１０n）を含み、
前記スイッチキャパシタ（２１０1〜２１０n）の第１の端子（２１１1〜２１１n）は、前記中間ノード（２０７）と結合され、さらに
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、前記逐次近似変換の間に、それぞれのスイッチキャパシタアレイ（２０２）のそれぞれのスイッチキャパシタ（２１０1〜２１０n）の第２の端子（２１２1〜２１２n）をアース端子（２１３）または固定基準電圧端子（２１４）と切替可能に結合するように構成される、請求項６ないし請求項８の１つに記載のハイブリッド・アナログ／デジタル変換器。
【請求項１０】
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれのスイッチキャパシタアレイ（２０２）に複数の異なる固定基準電圧（Ｖ１２〜Ｖ７）を提供するように構成される固定基準電圧プロバイダ（４０２）をさらに含み、スイッチキャパシタアレイ（２０２）に提供される前記複数の基準電圧（Ｖ１２〜Ｖ７）のそれぞれの固定基準電圧（Ｖ１２〜Ｖ７）は、前記スイッチキャパシタアレイ（２０２）の１つのスイッチキャパシタ（２１０1〜２１０n）に関連する、請求項９に記載のハイブリッド・アナログ／デジタル変換器。
【請求項１１】
それぞれのスイッチキャパシタアレイ（２０２）は、前記スイッチキャパシタアレイ（２０２）の第１のスイッチキャパシタ（２１０n）に関連する、前記複数の基準電圧（Ｖ１２〜Ｖ７）の第１の固定基準電圧（Ｖ１２）の振幅が、前記スイッチキャパシタアレイ（２０２）の第２のスイッチキャパシタ（２１０n-1）に関連する、前記複数の基準電圧（Ｖ１２〜Ｖ７）の第２の固定基準電圧（Ｖ１１）の振幅より小さいように構成され、さらに
前記第１のスイッチキャパシタ（２１０n）のキャパシタンスは、前記第２のスイッチキャパシタ（２１０n-1）のキャパシタンスよりも、少なくとも２倍大きい、請求項１０に記載のハイブリッド・アナログ／デジタル変換器。
【請求項１２】
それぞれのスイッチキャパシタアレイ（２０２）は、前記スイッチキャパシタ（２１０1〜２１０n）のキャパシタンスがバイナリ化されるように構成され、
前記複数の変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）のそれぞれの変換回路（２０１、２０１ａ〜２０１ｎ、４０１、４０１ａ〜４０１ｎ）は、前記中間ノード２０７および前記共通可変基準電圧プロバイダ（１０２）の前記出力端子間に結合される結合コンデンサ（２１５）を含み、
前記結合コンデンサ（２１５）のキャパシタンスは、前記スイッチキャパシタアレイ（２０２）の前記複数のスイッチキャパシタ（２１０1〜２１０n）内の最小のキャパシタ（２１０1）のキャパシタンスに等しく、さらに
前記共通可変基準電圧プロバイダ（１０２）は、前記共通可変基準電圧（１０５）が前記逐次近似変換の間にアース電位を有するように構成される、請求項９ないし請求項１１の１つに記載のハイブリッド・アナログ／デジタル変換器。
【請求項１３】
複数の光検出器行（５０３ａ〜５０３ｍ）および複数の光検出器列（５０４ａ〜５０４ｎ）を含む光検出器アレイ（５０１）、および
請求項１ないし請求項１２の１つに記載のハイブリッド・アナログ／デジタル変換器（１００）であって、前記ハイブリッド・アナログ／デジタル変換器（１００）は、光検出器列（５０４ａ〜５０４ｎ）ごとに１つの変換回路（１０１ａ〜１０１ｎ）を含む、ハイブリッド・アナログ／デジタル変換器を含み、
それぞれの変換回路（１０１ａ〜１０１ｎ）は、前記変換回路（１０１ａ〜１０１ｎ）に関連する、前記複数の光検出器列（５０４ａ〜５０４ｎ）の光検出器列（５０４ａ〜５０４ｎ）にある光検出器（５０２ａａ〜５０２ｎｍ）ごとにアナログ／デジタル変換を連続的に実行するように構成される、イメージセンサ。
【請求項１４】
前記光検出器アレイ（５０１）のそれぞれの光検出器（５０２ａａ〜５０２ｎｍ）は、リセット電圧および光電圧を提供するように構成され、さらに
光検出器（５０２ａａ〜５０２ｎｍ）の前記リセット電圧および前記光検出器（５０２ａａ〜５０２ｎｍ）の前記光電圧間の差は、前記光検出器（５０２ａａ〜５０２ｎｍ）に現在入射する光量を決定する、請求項１３に記載のイメージセンサ。
【請求項１５】
複数のアナログ入力信号に基づいて、複数のデジタル信号を提供するための方法であって、前記方法は、
逐次近似変換の結果として、前記複数のデジタル信号の複数の第１の数のビットを得るために複数の逐次近似変換を同時に実行するステップ（７０１）、および
前記複数のデジタル信号の複数の第２の数のビットを得るために共通可変基準電圧に基づいて複数の傾斜変換を同時に実行するステップ（７２０）であって、前記複数の第２の数のビットの前記第２の数のビットのそれぞれは、前記複数のアナログ入力信号の対応するアナログ入力信号および対応する逐次近似変換の対応する結果間の差に対応する、ステップ、および
複数の異なる固定基準電圧を複数の変換回路のそれぞれの変換回路のそれぞれのスイッチキャパシタアレイに提供するステップを含み、スイッチキャパシタアレイに提供される前記複数の基準電圧のそれぞれの固定基準電圧は、前記スイッチキャパシタアレイの１つのスイッチキャパシタに関連し、スイッチキャパシタアレイの各キャパシタには、容量の大きいキャパシタから小さいキャパシタに向かって逓増する固定基準電圧が加えられる、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、デジタルスチルカメラまたはデジタルビデオカメラのためのイメージセンサにおいて使用されうるハイブリッド・アナログ／デジタル変換器を提供する。本発明のさらなる実施形態は、デジタルスチルカメラまたはデジタルビデオカメラにおいて使用されうるイメージセンサを提供する。本発明のさらなる実施形態は、複数のアナログ入力信号に基づいて複数のデジタル信号を提供するための方法を提供する。
【背景技術】
【０００２】
複数のアナログ／デジタル・チャンネル（例えば数千チャンネル）の変換のために異なる方法が存在する。必要な多数の変換器のため、パラメータ・パワーおよびエリアは、最大数の変換器、したがって、同時に変換することができる最大数のチャンネルを制限する深刻な境界を有する。多数のチャンネルを変換するためのアナログ／デジタル変換器（ＡＤＣ）は、特にイメージセンサにおいて用いられる。
【０００３】
イメージセンサにおいて、アナログ／デジタル変換器のためのパワーおよびエリアの要件は、解像度およびフレームレートのために深刻な制限を設定する。
【０００４】
ＣＭＯＳ（相補型金属酸化膜半導体）イメージセンサは、非常に高い列数および小さい列間隔のため、非常にパワーおよびエリアの効率の良いアナログ／デジタル変換器を必要とする。ＣＭＯＳイメージセンサは、近年、実質的に改善されている。その開発は、モバイル装置においてデジタルスチルカメラおよび撮像装置によって推し進められる。ＣＭＯＳイメージセンサ上にアナログ／デジタル変換器を統合することは、コスト効率の良いカメラをチップ上に構築するときに重要な特徴である。ピクセルの競争は、まだ進行中であり、それは、ＡＤＣのための厳しい設計要求をもたらす。メガピクセル・イメージセンサにおいて、１．５μｍ〜１０μｍの間隔を有する数１０００列（例えば４０００列およびより多く）は、ＡＤＣのエリアおよびパワーのための厳しい制約をもたらす。
【０００５】
従来のイメージセンサにおいて、典型的に列変換器がデジタル化のために用いられる。これらは、列パターンにおいて配置される変換器であり、それぞれの変換器は、その列において光検出器からアナログ信号を変換する。典型的なイメージセンサの列パターン（または列間隔）は、１．５μｍ〜１０μｍ間の範囲にある。列の数は、例えば、４０００列でありうる。列の数のため、変換器ごとの有能パワーは、制限される。結果として、イメージセンサのフォトダイオードの（または一般に光検出器の）暗電流において増加をもたらすイメージセンサのウォーミングは、許容されない。そうでなければ、暗電流における増加は、画質において低減をもたらしうる。それが分かるように、イメージセンサに関する課題は、非常に制限されたエリアおよびパワーを有する多数のチャンネルの平行したデジタル化である。
【０００６】
最近、撮像装置上のＡＤＣは、撮像装置レベル（典型的にパイプラインＡＤＣが用いられている場所）から列レベル（しばしば傾斜変換器が用いられる場所）まで移動する。
【０００７】
画像レベルＡＤＣの詳細については、Ｃｅｎｔｅｎ，  Ｐ．；  Ｌｅｈｒ，  Ｓ．；  Ｎｅｉｓｓ，  Ｖ．；  Ｒｏｔｈ，  Ｓ．；  Ｒｏｔｔｅ，  Ｊ．；  Ｓｃｈｅｍｍａｎｎ，  Ｈ．；  Ｓｃｈｒｅｉｂｅｒ，  Ｍ．；  Ｖｏｇｅｌ，  Ｐ．；  Ｂｏｏｎ−Ｋｅｎｇ  Ｔｅｎｇ；  Ｄａｍｓｔｒａ，  Ｋ．の「マルチ・ハイＤＲモードおよびフレキシブルスキャニングを有するＨＤＴＶアプリケーションのための２／３インチＣＭＯＳイメージセンサ（Ａ  ２／３  ｉｎｃｈ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｆｏｒ  ＨＤＴＶ  Ａｐｐｌｉｃａｔｉｏｎｓ  ｗｉｔｈ  Ｍｕｌｔｉｐｌｅ  Ｈｉｇｈ−ＤＲ  Ｍｏｄｅｓ  ａｎｄ  Ｆｌｅｘｉｂｌｅ  Ｓｃａｎｎｉｎｇ）」、Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００７．  ＩＳＳＣＣ  ２００７．  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ，  ｐｐ．５１２−６１９，  １１−１５  Ｆｅｂ．  ２００７を参照。
【０００８】
列レベルＡＤＣの詳細については、Ｗｏｏｄｗａｒｄ  Ｙａｎｇ；  Ｏｈ−Ｂｏｎｇ  Ｋｗｏｎ；  Ｊｕ−Ｉｌ  Ｌｅｅ；  Ｇｙｕ−Ｔａｅ  Ｈｗａｎｇ；  ＳｕｋＪｏｏｎｇ  Ｌｅｅの「統合された８００×６００のｔ−ＭＯＳイメージングシステム（Ａｎ  ｉｎｔｅｇｒａｔｅｄ  ８００ｘ６００  ｔ−ＭＯＳ  ｉｍａｇｉｎｇ  ｓｙｓｔｅｍ）」、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  １９９９．  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．  ＩＳＳＣＣ．  １９９９  ＪＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ，  ｖｏｌ．，  ｎｏ．，  ｐｐ．３０４−３０５，  １９９９  ｄｏｉ：  １０．１  １０９／ＩＳＳＣＣ．１９９９．７５９２６１を参照。
【０００９】
図８は、イメージセンサ内の列レベル・アナログ／デジタル変換器のブロック図を示す。このアーキテクチャにおいて、アナログ／デジタル変換器は、直接イメージセンサのピクセルアレイの列にある。このように、水平多重化の必要がない。このアーキテクチャの主な欠点は、制限されたスペースおよびパワーである。より小さいピクセルに向かう今日の傾向は、数μｍ（１．５μｍに至るまで）の列間隔をもたらす。列ピッチが（図８に示されるように）撮像装置の上部および下部にＡＤＣを分割することによって通常２倍にできるにもかかわらないが、それは、列ごとにアナログ／デジタル変換器を統合するためにまだ非常に小さい。多くのアナログ／デジタル変換器アーキテクチャは、この間隔において容易に統合可能でない。
【００１０】
普及している方法は、シングル傾斜実施であるが、このアーキテクチャは、比較器のための時間が両方によって（増加するピクセル数および増加するＡＤＣ解像度によって）低減されるように、ピクセル数およびＡＤＣ解像度を増加するために適していない。従来のイメージセンサにおいて、これらの傾斜変換器は、たびたび用いられるが、述べられたように、この方法は、あまりに低くなっている比較器決定のための所要時間のために、より大きいイメージセンサ（数メガピクセルを含む）のためにおよびより高い解像度（１２ビットに等しいまたはそれを超える）で適用できない。
【００１１】
最近、マルチランプ方法が、報告されている（Ｓｎｏｅｉｊ，  Ｍ．Ｒ．；  Ｄｏｎｅｇａｎ，  Ｐ．；  Ｔｈｅｕｗｉｓｓｅｎ，  Ａ．Ｊ．Ｐ．；  Ｍａｋｉｎｗａ，  Ｋ．Ａ．Ａ．；  Ｈｕｉｊｓｉｎｇ，  Ｊ．Ｈ．の「列レベルマルチランプシングル傾斜ＡＤＣを有するＣＭＯＳイメージセンサ（Ａ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｗｉｔｈ  ａ  Ｃｏｌｕｍｎ−Ｌｅｖｅｌ  Ｍｕｌｔｉｐｌｅ−Ｒａｍｐ  Ｓｉｎｇｌｅ−Ｓｌｏｐｅ  ＡＤＣ）」、Ｓｏｌｉｄ−Ｓｔａｒｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００７．  ＩＳＳＣＣ  ２００７．  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｐｐ．５０６−６１８，  １１−１５  Ｆｅｂ．  ２００７を参照）。
【００１２】
Ｘｉａｎｇ  ｆａｎｇ，  Ｓｒｉｎｖａｓａｎ，  Ｖ．，  Ｗｉｌｌｓ，  Ｊ．，  Ｇｒａｎａｃｋｉ，  Ｊ．，  ＬａＣｏｓｓ，  Ｊ．，  Ｃｈｏｍａ  Ｊ．の「ＣＭＯＳ・１２ビット５０ｋＳ／ｓマイクロパワーＳＡＲおよび二重傾斜ハイブリッドＡＤＣ（ＣＭＯＳ  １２  ｂｉｔｓ  ５０ｋＳ／ｓ  ｍｉｃｒｏｐｏｗｅｒ  ＳＡＲ  ａｎｄ  ｄｕａｌ−ｓｌｏｐｅ  ｈｙｂｒｉｄ  ＡＤＣ）」、Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  ２００９．  ＭＷＳＣＡＳ  '０９．  ５２nd  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｉｄｗｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ，  ｖｏｌ．，  ｎｏ．，  ｐｐ．  １８０−１８３，  ２−５  Ａｕｇ．  ２００９  ｄｏｉ：  １０．１１０９／ＭＷＳＣＡＳ．２００９．５２３６１２２によれば、逐次近似ＡＤＣ（ＳＡＲ−ＡＤＣ）および二重傾斜ＡＤＣの結合が示される。この変換器は、逐次近似ステージおよび二重傾斜積分器ステージを有する。この文献に示される変換器は、それが必要とするエリアのため、イメージセンサのために適用できなく、その理由は、それが変換器ごとにしたがってイメージセンサの列ごとに、二重傾斜積分器の実施および逐次近似ステージを必要とするからである。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、パワーおよびエリア比により良い変換率を有するアナログ／デジタル変換器のための概念を作り出すことである。
【００１４】
この目的は、請求項１に記載のハイブリッド・アナログ／デジタル変換器、請求項１３に記載のイメージセンサ、および請求項１５に記載の方法によって解決される。
【課題を解決するための手段】
【００１５】
本発明の実施形態は、複数の変換回路を含むハイブリッド・アナログ／デジタル変換器を提供する。変換回路のそれぞれは、逐次近似変換の結果として、デジタル信号の第１の数のビットを得るために逐次近似変換を実行することによって、さらに、第２の数のビットを得るために共通可変基準電圧に基づいて傾斜変換をその後に実行することによって、アナログ入力信号に基づいてデジタル信号を提供するように構成され、第２の数のビットは、アナログ入力信号および逐次近似変換の結果間の残差に対応する。ハイブリッド・アナログ／デジタル変換器は、複数の変換回路のそれぞれの変換回路に共通可変基準電圧を提供するように構成される共通可変基準電圧プロバイダをさらに含む。
【００１６】
アナログ／デジタル変換器は、それぞれが逐次近似変換を傾斜変換と結合するように構成される複数の変換回路を含み、さらに、可変基準電圧（例えばグローバルなランプまたはグローバルな傾斜）が変換回路の全てに共通可変基準電圧プロバイダによって提供される場合、アナログ／デジタル変換器内でパワーおよびエリア比により良い変換率を達成することができることは、本発明の実施形態の重要な考えである。全ての変換回路のために共通可変基準電圧プロバイダを用いることによって、変換回路において傾斜変換のために必要なエリアを、例えば、この出願の導入部分において記載されている概念の場合に、二重傾斜積分器を用いて、傾斜変換を実行するためのそれ自身の可変基準電圧をあらゆる変換回路が生成するという概念と比較して、低減することができる。
【００１７】
逐次近似変換（高変換速度）および傾斜変換（必要な小さいエリア）の利点を結合することによって、さらに、傾斜変換の間に用いられる共通可変基準電圧を提供するために共通可変基準電圧プロバイダを用いることによって、パワーおよびエリア比により良い変換率を達成することができることは、本発明の実施形態の利点である。
【００１８】
本発明の実施形態は、イメージセンサにおいて使用されうり、そこにおいて、それぞれの変換回路がその光検出器列においてそれぞれの光検出器からアナログ信号をデジタル信号に変換するように構成されるように、イメージセンサごとに、１つのハイブリッド・アナログ／デジタル変換器が使用されうり、さらに、イメージセンサのそれぞれの光検出器列がハイブリッド・アナログ／デジタル変換器の１つの変換回路に関連されうる。変換回路の全ては、変換回路がハイブリッド・アナログ／デジタル変換器の１つの共通可変基準電圧プロバイダ（例えばグローバルなランププロバイダ）からそれらの傾斜変換を実行する変換回路に基づいて共通可変基準電圧を受信することができる。換言すれば、本発明の実施形態は、複数の変換回路（例えば列ごとに１つの変換回路）およびイメージセンサごとに１つだけの共通可変基準電圧プロバイダを含むイメージセンサを可能にする。これは、この出願の導入部分において述べられる方法に優る重要な利点であり、そこにおいて、アナログ／デジタル変換器ごとに、完全な二重傾斜統合ステージが実施されなければならない。
【００１９】
本発明のさらなる実施形態によれば、ハイブリッド・アナログ／デジタル変換器は、それぞれの変換回路に共通可変基準電圧を提供するために正確に１つの共通可変基準電圧プロバイダを含むことができる。
【００２０】
本発明の実施形態において、第１の変換器バンクにおよび第２の変換器バンクに変換器の分割がありうる。このような場合、第１の基準電圧は、第１の変換器バンクのために提供されうり、さらに、第２の基準電圧は、第２の変換器バンクのために提供されうる。
【００２１】
本発明の実施形態は、添付図面を参照して以下に説明される。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の実施形態によるハイブリッド・アナログ／デジタル変換器のブロック図を示す。
【図２ａ】図２ａは、本発明の実施形態によるハイブリッド・アナログ／デジタル変換器において使用されうる変換回路のブロック図を示す。
【図２ｂ】図２ｂは、図２ａによる複数の変換回路を有する本発明のさらなる実施形態によるハイブリッド・アナログ／デジタル変換器のブロック図を示す。
【図３】図３は、異なる１２ビット・アナログ／デジタル変換器のために必要なハードウェアの比較を示す表を示す。
【図４ａ】図４ａは、本発明の実施形態によるアナログ／デジタル変換器において使用されうる別の変換回路のブロック図を示す。
【図４ｂ】図４ｂは、図４ａによる複数の変換回路を含む本発明のさらなる実施形態によるハイブリッド・アナログ／デジタル変換器のブロック図を示す。
【図５】図５は、本発明のさらなる実施形態によるイメージセンサのブロック図を示す。
【図６】図６は、本発明のさらなる実施形態によるイメージセンサのブロック図を示す。
【図７】図７は、本発明のさらなる実施形態による方法のフロー図を示す。
【図８】図８は、イメージセンサ内の従来の列レベル・アナログ／デジタル変換器のブロック図を示す。
【発明を実施するための形態】
【００２３】
本発明の実施形態が図面を参照しながら以下においてさらに詳細に説明される前に、同じまたは機能的に等しい素子には同じ参照番号が与えられ、さらに、これらの素子の繰り返した記載が省略されることを指摘しておく。そのため、同じ参照番号が与えられる素子の記載は、さまざまな実施形態において相互に交換できおよび／または適用できる。
【００２４】
図１は、ハイブリッド・アナログ／デジタル変換器１００のブロック図を示す。ハイブリッド・アナログ／デジタル変換器１００は、複数の変換回路１０１ａ〜１０１ｎおよび共通可変基準電圧プロバイダ１０２を含む。変換回路１０１ａ〜１０１ｎのそれぞれは、逐次近似変換の結果として、デジタル信号１０３ａ〜１０３ｎの第１の数のビットを得るために逐次近似変換を実行することによって、さらに、デジタル信号１０３ａ〜１０３ｎの第２の数のビットを得るために共通可変基準電圧１０５に基づいて傾斜変換をその後に実行することによって、アナログ入力信号１０４ａ〜１０４ｎに基づいてデジタル信号１０３ａ〜１０３ｎを提供するように構成され、第２の数のビットは、アナログ入力信号１０４ａ〜１０４ｎおよび逐次近似変換の結果間の残差に対応する。共通可変基準電圧プロバイダ１０２は、それぞれの変換回路１０１ａ〜１０１ｎに共通可変基準電圧１０５を提供するように構成される。
【００２５】
変換回路１０１ａ〜１０１ｎは、例えば、スイッチキャパシタ方法を用いることによって、電荷再分配の逐次近似変換を用いて逐次近似変換を実行することができる。さらに、変換回路１０１ａ〜１０１ｎは、シングル傾斜方法を用いて傾斜変換を実行することができる。
【００２６】
変換回路１０１ａ〜１０１ｎの機能は、例として変換回路１０１ａを用いて以下において説明されるが、この説明は、ハイブリッド・アナログ／デジタル変換器１００の残りの変換回路のために適用されうる。
【００２７】
変換回路１０１ａは、デジタル信号１０３ａの第１の数のビットを得るためにアナログ入力信号１０４ａに逐次近似変換を最初に実行することができる。第１の数のビットは、例えば、デジタル信号１０３ａの最上位ビットであってもよい。換言すれば、変換回路１０１ａは、逐次近似変換を用いて粗いアナログ／デジタル変換を最初に実行することができる。逐次近似変換を実行した後に、変換回路１０１ａは、デジタル信号１０３ａの第２の数のビットを得るためにアナログ入力信号１０４ａおよび逐次近似変換の結果（デジタル信号１０３ａの第１の数のビット）間の残差を変換するための傾斜変換を実行することができる。第２の数のビットは、例えば、デジタル信号１０３ａの最下位ビットであってもよい。したがって、傾斜変換は、デジタル信号１０３ａの最下位ビットを得るために細かいアナログ／デジタル変換でありうる。本発明の具体的な実施形態において、変換回路１０１ａは、１２ビットの解像度を有しうり、または換言すれば、デジタル信号１０３ａは、１２ビットを含みうる。変換回路１０１ａの逐次近似変換は、逐次近似変換の結果が６つの最上位ビット（６つのＭＳＢ）を含むように、すなわち上述の第１の数のビットが６ビットを含むように、６ビットの精度を有しうる。変換回路１０１ａによって実行される傾斜変換は、傾斜変換の結果が６つの最下位ビット（６つのＬＳＢ）を含むように、すなわち上述の第２の数のビットが６ビットを含むように、６ビットの精度を有することもできる。したがって、逐次近似変換および傾斜変換の結果であるデジタル信号１０３ａは、逐次近似変換からの６つの最上位ビットによってさらに傾斜変換からの６つの最下位ビットによって表される。
【００２８】
本発明の実施形態において、異なる数の最下位ビットおよび異なる数の最上位ビットであってもよく、そこにおいて、最下位ビットおよび最上位ビットの数は、異なっていてもよい。
【００２９】
前に説明されるように、共通可変基準電圧プロバイダ１０２は、それぞれの変換回路１０１ａ〜１０１ｎに共通可変基準電圧１０５を提供し、さらに、それぞれの変換回路１０１ａ〜１０１ｎは、共通可変基準電圧１０５に基づいてその傾斜変換を実行する。したがって、変換回路１０１ａ〜１０１ｎは、互いに等しくてもよく、さらに、それらのアナログ／デジタル変換を同時に実行してもよい。換言すれば、全ての変換回路１０１ａ〜１０１ｎ（または変換回路１０１ａ〜１０１ｎから選ばれたセット）は、それらの逐次近似変換を最初に実行することができ、さらに、その後に共通可変基準電圧１０５に基づいてそれらの傾斜変換を同時に実行することができる。したがって、共通可変基準電圧１０５は、傾斜変換の間に変換回路１０１ａ〜１０１ｎに提供されることを必要とするだけである。逐次近似変換の間に、共通可変基準電圧１０５は、変換回路１０１ａ〜１０１ｎに提供されることを必要としなくて、アースされうり、または換言すれば、アース電位を有することができる。変換回路１０１ａ〜１０１ｎにおいて逐次近似変換の使用のため、あらゆる変換回路１０１ａ〜１０１ｎは、（変換回路１０１ａ〜１０１ｎが等しい場合）逐次近似変換を実行するために同じ時間を必要とするであろう。したがって、逐次近似変換を実行する全ての変換回路１０１ａ〜１０１ｎは、逐次近似変換を同時に開始しさらに終了することができる。そのため、傾斜変換のために用いられる共通可変基準電圧１０５は、それぞれの変換回路１０１ａ〜１０１ｎに同時に提供することができる。
【００３０】
逐次近似変換とは対照的に、変換回路１０１ａ〜１０１ｎは、アナログ入力信号１０４ａ〜１０４ｎに応じて、傾斜変換を実行するために異なる時間を必要とするであろう、したがって、同時に傾斜変換を終了しないであろう。したがって、共通可変基準電圧１０５は、少なくとも、あらゆる変換回路１０１ａ〜１０１ｎがそのアナログ入力信号１０４ａ〜１０４ｎを変換することを必要とする限り提供されうる。本発明のさらなる実施形態によれば、共通可変基準電圧プロバイダ１０２は、変換回路１０１ａ〜１０１ｎから独立するが、変換回路１０１ａ〜１０１ｎがそれらの逐次近似変換を実行した後に、一定の第１の電圧レベル（例えば０ボルト）から一定の第２の電圧レベル（例えば供給電圧レベル）まで共通可変基準電圧１０５に傾斜をつけるように構成されうる。
【００３１】
したがって、共通可変基準電圧プロバイダ１０２は、変換回路１０１ａ〜１０１ｎの傾斜変換の状態から独立して、共通可変基準電圧１０５が一定の第２の電圧レベルに達するまで、逐次近似変換準備完了信号に基づいて共通可変基準電圧１０５を提供することができる。
【００３２】
共通可変基準電圧プロバイダ１０２は、共通可変基準電圧１０５を生成するためのデジタル／アナログ変換器を含むことができ、デジタル／アナログ変換器は、例えば、抵抗ラダー、Ｒ−２Ｒネットワーク、または他のいかなるデジタル／アナログ変換器原理も含むことができる。このように、共通可変電圧プロバイダ１０２は、個々のステップにおいて共通可変基準電圧１０５の振幅を変化するように構成されうる。したがって、共通可変基準電圧プロバイダ１０２は、複数の階段状に増加する離散電圧レベルとして共通可変基準電圧１０５を提供するように構成されうり、そこにおいて、アナログ／デジタル変換器のそれぞれのデジタル入力コードは、共通可変基準電圧１０５の１つの離散電圧レベルに対応する。
【００３３】
さらに、共通可変基準電圧プロバイダ１０２は、変換回路１０１ａ〜１０１ｎのそれぞれに共通可変基準電圧１０５の振幅に基づいて共通可変カウンタ信号を提供することができる。共通可変カウンタ信号は、例えば、共通可変電圧プロバイダ１０２のデジタル／アナログ変換器のための入力として用いられるデジタルコードであってもよい。
【００３４】
さらなる実施形態によれば、それぞれの変換回路１０１ａ〜１０１ｎは、それぞれの傾斜変換の間に共通可変カウンタ信号のカウンタ値を保存するように構成されうる。保存されたカウンタ値は、そのデジタル信号１０３ａ〜１０３ｎおよびそのアナログ入力信号１０４ａ〜１０４ｎ間の差が最小であるところにおいて、保存されたカウンタ値に基づいて、そのデジタル信号１０３ａ〜１０３ｎの第２の数のビットを導き出すために、共通可変基準電圧１０５の振幅に対応することができる。保存されたカウンタ値は、傾斜変換の結果であってもよく、したがって、第２の数のビットであってもよい。もちろん、それぞれの変換回路１０１ａ〜１０１ｎは、そのアナログ入力信号１０４ａ〜１０４ｎに応じて、異なるカウンタ値を保存することができる。
【００３５】
本発明のさらなる実施形態によれば、共通可変基準電圧プロバイダ１０２は、共通可変カウンタ信号を提供することができないが、それぞれの変換回路１０１ａ〜１０１ｎは、そのデジタル信号１０３ａ〜１０３ｎおよびそのアナログ信号１０４ａ〜１０４ｎ間の差が最小であるまで、傾斜変換がアクティブである限りカウントするカウンタを含むことができる。この差が最小化された場合、カウンタは停止し、さらに、カウンタ値はそのデジタル信号１０３ａ〜１０３ｎの第２の数のビットとして用いることができる。
【００３６】
本発明のさらなる実施形態によれば、ハイブリッド・アナログ／デジタル変換器１００の解像度は、可変にされうる。これは、例えば、精度調整信号に基づいて、例えば、共通可変基準電圧１０５のステップサイズおよび／または多くの離散電圧レベルを変化するように構成される共通可変基準電圧プロバイダ１０２によって実施されうる。例として、傾斜変換の間に６ビットの解像度のために、２6個の異なる離散電圧レベルは、１つの傾斜変換プロセスの間に共通可変基準電圧１０５内で共通可変基準電圧プロバイダ１０２によって提供されなければならない。１ビットだけ傾斜変換の解像度を低減することによって、２5個の離散電圧レベルだけが提供されなければならなく、それは６ビットの場合のために提供される離散電圧レベルの数の半分である。したがって、傾斜変換を実行するための所要時間は、半分にされうる。この適応解像度は、共通可変基準電圧プロバイダ１０２によって共通可変基準電圧１０５のあらゆる第２の電圧レベルを省略することによって、容易に達成することができる。まだ共通可変基準電圧１０５の同じ範囲を有するために、２つのその後に続く離散電圧レベル間のステップサイズは、増加されうる（例えば、解像度において１ビット減少するごとに２倍になる）。
【００３７】
共通可変基準電圧１０５は、多くの増加する離散電圧ステップとして共通可変基準電圧プロバイダ１０２によって提供されうり、そこにおいて、２つの異なる離散電圧ステップ間のステップサイズまたは２つの異なる離散電圧ステップ間の差は、離散電圧ステップの全てのために等しくてもよい。したがって、共通可変基準電圧プロバイダ１０２は、線形の傾斜またはランプを提供するように構成されうる。本発明のさらなる実施形態によれば、共通可変基準電圧プロバイダ１０２は、例えば、異なる離散電圧ステップ間の異なるステップサイズで非線形傾斜として共通可変基準電圧１０５を提供するように構成されうる。これは、ハイブリッド・アナログ／デジタル変換器１００のいかなる非線形性も補償するために有利でありうる。
【００３８】
したがって、本発明の実施形態は、ハイブリッド・アナログ／デジタル変換器に調整可能な解像度ひいては調整可能な変換時間を提供する。これは、おそらく、本発明の実施形態において用いられるシングル傾斜方法によるものである。特に、この出願の導入部分において述べられている二重傾斜方法と比較したときに、そこにおいて、解像度における低減は、本発明の実施形態におけるほど容易ではない。
【００３９】
図２ａは、変換回路２０１のブロック図を示し、変換回路２０１は、例えば、ハイブリッド・アナログ／デジタル変換器１００の変換回路１０１ａ〜１０１ｎの１つ、いくつか、または全てに等しくてもよい。
【００４０】
変換回路２０１は、スイッチキャパシタアレイ２０２および比較器２０３を含む。比較器２０３の第１の入力端子２０４は、ターゲット電圧ノード２０５と結合され、さらに、比較器の第２の入力端子２０６は、中間電圧ノード２０７と結合され、それにスイッチキャパシタアレイ２０２も結合される。中間電圧ノード２０７は、共通可変基準電圧１０５が提供される共通可変基準電圧プロバイダ（例えば図１からの共通可変基準電圧プロバイダ１０２）の出力端子と結合されるようにさらに構成される。変換回路２０１は、比較器２０３とともにスイッチキャパシタアレイ２０２を用いることによって上述の逐次近似変換を最初に実行するように構成される。逐次近似変換の間に、スイッチキャパシタアレイ２０２は、基準電圧Ｖｒｅｆから中間ノード２０７に第１の量の電荷を移動する電荷再分配プロセスを実行する。逐次近似変換を実行した後に、変換回路２０１は、グローバルな傾斜として共通可変基準電圧１０５を用いて、上述の傾斜変換を実行することによって中間ノード２０７に第２の量の電荷を加えるように構成される。
【００４１】
変換回路２０１は、ターゲットノード２０５と結合されるターゲットキャパシタ２０８および中間ノード２０７と結合される中間キャパシタ２０９をさらに含みうる。したがって、変換回路２０１は、それぞれのアナログ／デジタル変換サイクルの前にターゲットキャパシタ２０８をターゲット電圧にさらに中間キャパシタ２０９を中間電圧に充電するように構成されうる。中間電圧の振幅およびターゲット電圧の振幅は、現在のアナログ／デジタル変換サイクルに依存しうる。
【００４２】
例として、変換回路２０１は、いわゆるｐｉｎ構造フォトダイオードと結合されうり、これらのフォトダイオードは、改善された感度およびより低い暗電流を有する。これらのフォトダイオードについては、ノイズは、相関二重サンプリングを通してかなり低くすることができる。変換回路２０１は、ｐｉｎ構造フォトダイオードのリセット値を最初に読み出すことによってこの相関二重サンプリングを実行することができ、光に関して情報を含む読出しが続く。フォトダイオードで現在利用できる光量についての情報を得るために、これらの２つの値は、減算することができる（アナログまたはデジタル）。示された変換回路２０１については、この減算操作は、非常に簡潔な方法で実施することができる。ｐｉｎ構造フォトダイオードのリセット信号は、ターゲットキャパシタ２０８に（ターゲット電圧として）格納され、さらに、現在のアナログ／デジタル変換サイクルのための基準信号として比較器２０３の第１の入力端子２０４に送られる。光に関する情報は、中間キャパシタ２０９において中間電圧として格納される。そして、電荷再分配プロセス（逐次近似変換および傾斜変換の間）は、光でｐｉｎ構造フォトダイオードから取り除かれた量の電荷（逐次近似変換によって加えられる第１の量の電荷および傾斜変換によって加えられる第２の量の電荷）を、中間ノード２０７にしたがって比較器２０３の第２の入力端子２０６に単に加える。逐次近似変換および後の次の傾斜変換については、電荷再分配は、両方の電圧（中間電圧およびターゲット電圧）が（変換回路２０１の解像度に応じて）ほとんど等しいように行われる。したがって、変換回路２０１のデジタル信号１０３は、光およびｐｉｎ構造フォトダイオードの電圧のリセット値間の差のデジタル表現でありうる。
【００４３】
したがって、本発明の実施形態は、変換回路２０１を提供し、そこにおいて、ピクセルまたは光検出器の暗いレベルのためのサンプリングされた電圧は、光検出器での現在の光レベルのアナログ／デジタル変換のための基準電圧として用いられる。
【００４４】
したがって、変換回路２０１のアナログ入力信号のデジタル表現であるデジタル信号１０３は、逐次近似変換の前の中間電圧およびターゲット電圧間の差に対応する。このように、変換回路２０１のアナログ入力信号は、中間電圧および光電圧間の差と一致し、または換言すれば、変換回路２０１は、２つの電圧間の差をデジタル信号に変換する。示された変換回路２０１が光検出器の全部の列のためのアナログ入力信号を変換するためのイメージセンサ内で用いられる場合、比較器２０３の第１の入力端子２０４での基準電圧（ターゲット電圧）は、列内の光検出器ごとに、したがってアナログ／デジタル変換サイクルごとに異なってもよい。異なる光検出器のための異なるターゲット電圧を用いることによって、本発明の実施形態は、あらゆるアナログ／デジタル変換ために同じ基準電圧が用いられる概念と比較してノイズ低減を達成することができる。示された概念によって低減することができるノイズは、例えば、光検出器の装置公差の結果として、異なる光検出器の異なる暗いレベルの電流によって生じうる。
【００４５】
図２ａに示すように、スイッチキャパシタアレイ２０２は、複数のスイッチキャパシタ２１０1〜２１０nを含む。図２ａに示される例において、ｎ＝６である。これは、スイッチキャパシタアレイ２０２が６つのスイッチキャパシタ２１０1〜２１０nを含むことを意味するが、この数のスイッチキャパシタ２１０1〜２１０nは、所望の逐次近似変換解像度に応じて、さらなる実施形態により、任意であってもよい。この数のスイッチキャパシタ２１０1〜２１０nは、逐次近似変換の解像度を決定する。図２ａに示される例において、逐次近似変換の解像度は、６ビットである。スイッチキャパシタ２１０1〜２１０nの第１の端子２１１1〜２１１nは、中間ノード２０７としたがって比較器２０３の第２の入力端子２０６と結合される。スイッチキャパシタ２１０1〜２１０nの第２の端子２１２1〜２１２nは、変換回路２０１のアース端子２１３または変換回路２０１の固定基準電圧端子２１４と（スイッチを通して）切替可能に結合される。変換回路２０１は、逐次近似変換の間にスイッチキャパシタ２１０1〜２１０nの第２の端子２１２1〜２１２nをアース端子２１３または固定基準電圧端子２１４に切替可能に結合するように構成される。したがって、変換回路２０１は、スイッチキャパシタ２１０1〜２１０nを用いて電荷再分配の逐次近似変換を実行しうる。スイッチキャパシタ２１０1〜２１０nのキャパシタンスは、バイナリ化されうり、それは、スイッチキャパシタ２１０1〜２１０nのあらゆるキャパシタンスが最小のキャパシタ２１０1のキャパシタンスの２nの倍数であることを意味する。図２に示される例において、最小のキャパシタ２１０1は、１Ｃのキャパシタンスを有し、さらに、最大のキャパシタ２１０nは、３２Ｃのキャパシタンスを有する。スイッチキャパシタ２１０1〜２１０nのキャパシタンスをバイナリ化することによって、固定基準電圧端子２１４での固定基準電圧に基づいて、異なる量の電荷が、異なるスイッチキャパシタ２１０1〜２１０nを固定基準電圧ノード２１４と結合することによって中間ノード２０７に加えられうる。バイナリ化されたキャパシタンスを用いることによって、スイッチキャパシタ２１０1〜２１０nは、それぞれが１Ｃのキャパシタンスを有する単位キャパシタを用いて実施されうる。すなわち、最小のキャパシタ２１０1は、１つの単位キャパシタを含み、さらに、最大のキャパシタ２１０nは、３２個の単位キャパシタを含む。このように、スイッチキャパシタアレイ２０２は、６３個の単位キャパシタを含むことができる。
【００４６】
逐次近似スイッチキャパシタアレイの正しい実施のために、１Ｃのキャパシタンスを含む１つのダミーキャパシタは、スイッチキャパシタアレイ２０２が６４個の単位キャパシタを含むように、必要とされるであろう。この１つのダミーキャパシタは、共通可変基準電圧１０５を中間ノード２０７と結合するように構成される結合コンデンサ２１５によって、変換回路２０１において実現される。このように、結合コンデンサ２１５は、逐次近似変換の間に、それがダミーキャパシタとして働き（共通可変基準電圧１０５が逐次近似変換の間にアース電位を有することができ）、さらに、傾斜変換の間に、ダミーキャパシタ２１５が共通可変基準電圧１０５を中間ノード２０７と結合するために用いられるという点で、２つの異なる機能を有する。
【００４７】
0005302363.tif 000002
【００４８】
したがって、変換回路２０１は、２つのＡＤＣアーキテクチャの利点を結合し、最上位ビット（第１の数のビット、ビット１２〜ビット７）は、非常に短い時間においてスイッチキャパシタアレイ２０２を用いて逐次近似変換によって変換される。その後に、残りの最下位ビット（ビット６〜ビット１）をデジタル化する共通傾斜が行われる（共通可変基準電圧１０５は、結合コンデンサ２１５を介して中間ノード２０７に印加される）。この方法のために、６４個の単位キャパシタが、１つの変換回路２０１においてまたはイメージセンサの１つの列において必要とされるであろう。さらに、共通可変基準電圧１０５は、共通可変基準電圧プロバイダ１０２によって生成される（例えば、２6個の異なる離散電圧レベルを含む）６ビット・グローバルなランプまたはグローバルな傾斜として生成されうる。共通可変基準電圧プロバイダ１０２は、イメージレベルまたはイメージセンサレベルにおいて共通可変基準電圧１０５を生成することができ、これは、同時に、イメージセンサの全ての変換回路２０１のために共通可変基準電圧１０５を生成することができることを意味する。
【００４９】
詳細には、変換回路２０１は、以下のように働く。最初に、ターゲットキャパシタ２０８は、そのターゲット電圧に充電され、さらに、中間のキャパシタ２０９は、その中間電圧に充電される。そして、変換回路２０１は、最大のキャパシタ２１０nの第２の端子２１２nを固定基準電圧ノード２１４と結合することによって逐次近似変換を開始する。それから、比較器２０３は、中間電圧がターゲット電圧を超えるかどうかをチェックする。もしこれが事実ならば、変換回路２０１は、最大のキャパシタ２１０nの第２の端子２１２nをアース端子２１３に結合し、さらに、「０」が、デジタル信号１０３の最高のビットとして変換回路２０１の逐次近似レジスタ２１６に格納される。そうでなければ、中間電圧がターゲット電圧よりまだ小さい場合、最大のキャパシタ２１０nの第２の端子２１２nは、固定基準電圧端子２１４と結合されたままであり、さらに、「１」が、デジタル信号１０３の最高のビットとして変換回路２０１の逐次近似レジスタ２１６に格納される。このステップは、スイッチキャパシタ２１０n-1〜２１０1ごとに繰り返される。逐次近似変換の終わりに、中間電圧は、ターゲット電圧よりまだ小さくなければならない。デジタル信号１０３の第１の数のビットは、逐次近似レジスタ２１６に格納される。その後に、変換回路２０１は、ターゲット電圧および中間電圧間の残りの差をデジタル化するために傾斜変換を実行する。このように、可変共通基準電圧１０５は、結合コンデンサ２１５を介して中間ノード２０７に（共通傾斜として）印加される。したがって、共通可変基準電圧１０５の増加は、中間ノード２０７で中間電圧の増加をもたらす。中間電圧がターゲット電圧に等しくなる場合、比較器２０３は、結合コンデンサ２１５を介して与えられる電荷が逐次近似変換の後のターゲット電圧および中間電圧間の差に等しいことを意味する「１」を出力する。逐次近似レジスタ２１６は、共通可変固定基準電圧１０５の振幅に対応して、デジタル信号１０３の第２の数のビットとして、内部カウンタ値を現在格納することができる。前述のように、共通可変基準電圧プロバイダ１０２は、共通可変基準電圧１０５の振幅に対応する共通可変カウンタ信号を提供するように構成されうる。逐次近似レジスタ２１６は、この共通可変カウンタ信号を受信することができ、さらに、傾斜変換の間に、比較器２０３の「１」によってトリガされる、共通可変基準電圧１０５の現在の振幅に対応する現在のカウンタ値を格納することができる。したがって、格納されたカウンタ値は、逐次近似変換の後の中間電圧およびターゲット電圧間の差を表すことができ、さらに、デジタル信号１０３の第２の数のビットでありうる。第１の数のビットおよび第２の数のビットを格納した後に、ビットは、逐次近似レジスタ２１６の出力信号としてデジタル信号１０３および完全な変換回路２０１の出力信号を得るために結合されうる。このように、アナログ／デジタル変換サイクルが完了され、さらに、新たなアナログ／デジタル変換サイクルを開始することができる。
【００５０】
図２ｂは、本発明のさらなる実施形態によるハイブリッド・アナログ／デジタル変換器２００のブロック図を示す。ハイブリッド・アナログ／デジタル変換器２００は、例えば、図１からのハイブリッド・アナログ／デジタル変換器１００のより詳細なバージョンであってもよい。ハイブリッド・アナログ／デジタル変換器２００は、共通可変基準電圧プロバイダ１０２を含む。さらに、ハイブリッド・アナログ／デジタル変換器２００は、複数の変換回路２０１ａ〜２０１ｎを含む。変換回路２０１ａ〜２０１ｎのそれぞれは、図２ａからの変換回路２０１に等しくてもよい。共通可変基準電圧プロバイダ１０２は、変換回路２０１ａ〜２０１ｎのそれぞれに共通可変基準電圧１０５を提供するように構成される。前述のように、共通可変基準電圧プロバイダ１０２は、傾斜変換の間に変換回路２０１ａ〜２０１ｎのそれぞれに共通可変カウンタ信号２１７を提供するようにさらに構成されうる。図２ｂに示されるハイブリッド・アナログ／デジタル変換器２００は、イメージセンサにおいて実施されうり、そこにおいて、それぞれの変換回路２０１ａ〜２０１ｎは、その列において光検出器ごとにアナログ／デジタル変換を提供するために、イメージセンサの１つの列の次に配置されうる。前述のように、イメージセンサは、１つの共通可変基準電圧プロバイダ１０２を必要とするだけであろう。このように、それぞれの変換回路２０１ａ〜２０１ｎが第１の数のビットのための（ＭＳＢのための）（６ビット）電荷再分配の逐次近似アナログ／デジタル変換器と第２の数のビットのための（ＬＳＢのための）（６ビット）傾斜アナログ／デジタル変換器との結合であるという事実によって、それぞれの変換回路２０１ａ〜２０１ｎによって消費されるサイズまたはエリアは、小さく保たれうる。前述のように、２つのアナログ／ディジタル・アーキテクチャの利点は、この方法において結合される。ＭＳＢは、非常に短い時間において逐次近似変換によって変換される。その後に、共通傾斜（共通可変基準電圧１０５）は、イメージセンサの全での列に印加され、このように、残りのＬＳＢをデジタル化するために結合コンデンサ２１５を介してそれぞれの変換回路２０１ａ〜２０１ｎに印加される。図２ｂに示される（詳細な例として）１２ビット・ハイブリッドＳＡＲ傾斜アナログ／デジタル変換器２００は、１つの列においてしたがってそれぞれの変換回路２０１ａ〜２０１ｎにおいて６４個のキャパシタ（さらに任意のターゲットキャパシタおよび任意の中間キャパシタ）を含む。さらに、６ビット・グローバルなランプ（共通可変基準電圧１０５）は、共通可変基準電圧プロバイダ１０２によって生成され、それは、例えば、デジタル／アナログ変換器を含みうる。その方法のために、１つだけの共通可変基準電圧プロバイダ１０２が必要とされるであろう、このように、イメージセンサごとに１つだけの共通可変基準電圧プロバイダで十分であろう。グローバルなランプは、抵抗ラダー、Ｒ−２Ｒネットワーク、または他のいかなるデジタル／アナログ変換器によっても生成することができる。その低い線形性要件の結果として、この共通可変電圧プロバイダ１０２およびそれが含むことができるデジタル／アナログ変換器は、非常に小さくしかもパワー効率良く構築されうる。
【００５１】
さらなる実施形態によれば、変換回路２０１ａ〜２０１ｎの全ての結合コンデンサ２１５に共通可変基準電圧１０５を印加するために、駆動回路は、共通可変基準電圧プロバイダ１０２およびそれぞれの変換回路２０１ａ〜２０１ｎ間において必要とされるであろう。そのような駆動回路は、１つ以上の単純なソースフォロワおよび／または１つ以上の演算増幅器で実現されうる。
【００５２】
図３は、１２ビット・アナログ／デジタル変換器のために必要な列ハードウェアの比較を示す表を示す。電荷再分配の逐次近似アナログ／デジタル変換器は、通常、非常に良好な性能指数（ＦＯＭ）値を有する（Ｃ−Ｃ．  Ｌｉｕの「バイナリ化された誤差補償をともなう１０ｂ  １００ＭＳ／ｓ  １．１３ｍＷ  ＳＡＲ  ＡＤＣ（ｌ０ｂ  １００ＭＳ／ｓ  １．１３ｍＷ  ＳＡＲ  ＡＤＣ  ｗｉｔｈ  Ｂｉｎａｒｙ−Ｓｃａｌｅｄ  Ｅｒｒｏｒ  Ｃｏｍｐｅｎｓａｔｉｏｎ）」、Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００８．  ＩＳＳＣＣ  ２００８を参照）。これは、速度に関してそれらのパワー効率を示す。残念なことに、それらは、標準実施において必要なアナログ／デジタル変換器がバイナリ化されたキャパシタアレイとして構築されるので、あまり小さくない。このアナログ／デジタル変換器のサイズは、ビットごとに２倍になり（Ｎ＝ビットでの解像度）：
エリア〜２Nになる。
【００５３】
したがって、この実施は、それがイメージセンサにおいて典型的に使用されるように、列レベルＡＤＣに適していない。
【００５４】
傾斜変換器は、それらが小さい比較器およびデジタルカウンタから構築することができるという事実によって非常に低いエリア消費を有するが、それらの変換時間は、ビットごとに２倍になり（Ｎ＝ビットでの解像度）：
時間〜２Nになる。
【００５５】
前述のように、図３は、異なるＡＤＣアーキテクチャの比較を表に示し、そこにおいて、第１の列は、異なるＡＤＣタイプを示し、第２の列は、対応するＡＤＣタイプのために必要とされるハードウェアを示し、さらに、第３の列は、対応するＡＤＣタイプを用いて１つの変換サイクルのために必要とされる時間を示す。時間は、比較器決定で表される。図３の表から分かるように、導入されるこのアプリケーションにおいてハイブリッド手法のための列ハードウェアは、１２ビット逐次近似アナログ／デジタル変換器（４０９６個のキャパシタ）と比較して非常に低く（１２ビット・アナログ／デジタル変換器のための６４個のキャパシタ）、他方では、比較器決定の必要とされた数が、わずか７０であり、それは、傾斜アナログ／デジタル変換器のために必要とされる４０９６より非常に低く、さらに、逐次近似アナログ／デジタル変換器のためのものより少し多いだけである。したがって、本発明の実施形態は、アナログ／デジタル変換器のために特にイメージセンサ内のアナログ／デジタル変換器のために必要とされる変換時間およびハードウェア間のより良い妥協案を提供し、そこにおいて、典型的にイメージセンサの列ごとに１つの変換回路または変換ステージが必要とされる。
【００５６】
換言すれば、ハイブリッド手法については、両方の上述の方法を結合することができる。１２ビットを変換するための例として、バイナリ逐次近似変換器は、２12＝４０９６個のキャパシタンスおよび１２のクロックサイクル（比較器決定）を必要とする。傾斜変換器の４０９６は、同じ変換クロックサイクルのために必要とする。ハイブリッド手法（例えばそれは本発明の実施形態において使用される）において、例として６ビットが逐次近似変換器を用いて変換され、さらに、６ビットが傾斜変換器２6＝６４個のキャパシタンスを用いて変換され、さらに、６（逐次近似変換器）＋６４（傾斜）＝７０のクロックサイクルで十分である。
【００５７】
このように、本発明の実施形態は、速い電荷再分配の逐次近似アナログ／デジタル変換器を傾斜アナログ／デジタル変換器の小さいエリア要件と結合する。
【００５８】
逐次近似変換の解像度したがって必要とされるキャパシタの数および共通可変基準電圧１０５の解像度、このように、（傾斜変換の変換時間に対応する）離散電圧レベルの数は、必要とされたハードウェアおよび変換時間要件に応じて、任意に選択されうる。
【００５９】
本発明のいくつかの実施形態は、列ごとに１つの電荷再分配の逐次近似アナログ／デジタル変換器を用いる。これは、バイナリ・スタイルおよび２N（Ｎ＝ビットでの解像度）個のキャパシタンスにおいてビットごとに１つのクロックを必要とするであろう。これは、（必要なエリアに対応する）キャパシタンスの数が２N倍に解像度で増加することを意味する。最下位ビットのために、共通デジタル／アナログ変換器（例えば共通傾斜変換器）が用いられる。共通デジタル／アナログ変換器のために、必要なクロックの数は、２Nである。これは、解像度における増加については、クロックの数したがって時間が２N倍に増加することを意味する。
【００６０】
本発明の実施形態において用いられるハイブリッド手法については、両方の述べられた概念が結合される。図３から分かるように、バイナリ化された逐次近似アナログ／デジタル変換器と比較してエリアにおいて大幅な節減を達成することができ、さらに、傾斜変換器と比較して変換時間において大幅な低減を達成することができる。
【００６１】
図２ｂに示されるハイブリッド・アナログ／デジタル変換器２００の線形性は、バイナリ化されたスイッチキャパシタ２１０1〜２１０nの整合に依存しうる。（列間隔の結果として）変換回路２０１ａ〜２０１ｎのためのイメージセンサにおいて利用できる小さいエリアのため、キャパシタサイズしたがって述べられた単位キャパシタのサイズは、非常に制限される。これは、異なるスイッチキャパシタ２１０1〜２１０nのキャパシタンス間に比較的高い不整合をもたらしうり、それは、メジャーコード遷移でミッシングコードをもたらしうる。そのようなミッシングコードは、特にイメージセンサにおいて、非常に望ましくなく、そこにおいて、ハイブリッド・アナログ／デジタル変換器２００は使用されうり、その理由はそれらが獲得したピクチャにおいて容易に見えるからである。
【００６２】
したがって、図２ａからの変換回路２０１の拡張バージョンは、上述の課題を回避するために図４ａに示される。
【００６３】
図４ａは、それが本発明の実施形態によるハイブリッド・アナログ／デジタル変換器において使用されうるような変換回路４０１のブロック図を示す。図１に示される変換回路１０１ａ〜１０１ｎは、例えば、図４ａに示される変換回路４０１に等しくてもよい。変換回路４０１は、変換回路４０１のそれぞれのスイッチキャパシタ２１０1〜２１０nが異なる固定基準電圧Ｖ１２〜Ｖ７と結合することができるという事実によって、変換回路２０１と異なる。逐次近似変換のための異なる固定基準電圧を用いることによって、ミッシングコードが逐次近似変換の間に発生しないことを達成することができる。異なる固定基準電圧Ｖ１２〜Ｖ７のスケーリングは、ＭＳＢのバイナリ化されたキャパシタンスのための（第１の数のビットための）サブラディックス２アプローチ（ｓｕｂ  ｒａｄｉｘ  ２  ａｐｐｒｏａｃｈ）に対応する。
【００６４】
サブラディックス２アプローチを用いる別の方法は、スイッチキャパシタ２１０1〜２１０nのキャパシタンスをスケーリングすることである。しかしながら、単位キャパシタを用いてスイッチキャパシタアレイ２０２を構築する場合、サブラディックス２アプローチにおいてスイッチキャパシタ２１０1〜２１０nのキャパシタンスのスケーリングは、適していなくてもよい。したがって、変換回路４０１において、バイナリ化されたスイッチキャパシタアレイ２０２のための基準電圧Ｖ１２〜Ｖ７は、スケーリングされるサブラディックス２である。異なる固定基準電圧Ｖ１２〜Ｖ７のための可能なスケーリングは、（数値例として）：
Ｖ１２＝３Ｖ、Ｖ１１＝３．０５Ｖ、Ｖ１０＝３．１Ｖ、Ｖ９＝３．１５Ｖ、Ｖ８＝３．２Ｖ、Ｖ７＝３．２５Ｖである。
【００６５】
共通可変基準電圧１０５の電圧範囲は、例えば、０Ｖから３．３Ｖまででありうる。共通可変基準電圧１０５は、Ｖｃｏｍｍｏｎ  ＤＡＣとも呼ばれうる。したがって、共通可変基準電圧１０５の上述の第１の電圧レベルは、０Ｖ（例えばアース電位）であってもよく、そのため、共通可変基準電圧１０５の上述の第２の電圧レベルは、３．３Ｖ（例えば供給電圧）であってもよい。共通可変基準電圧プロバイダ１０２は、第１の電圧レベル０Ｖから第２の電圧レベル３．３Ｖまで共通可変基準電圧１０５に傾斜をつけるように構成される。
【００６６】
最上位ビット（ＭＳＢ）のための基準電圧のスケーリングについては、ミッシングコードが発生しないことが達成される。これは、前述のように、サブラディックス２アプローチに対応する。これは、デジタル補正プロセスを用いて除去されうる二重に発生するコードをもたらしうる。
【００６７】
前述のように、６つのＭＳＢキャパシタ（スイッチキャパシタ２１０1〜２１０n）は、バイナリ化された単位キャパシタから構築することができる。サブラディックス２関係は、異なる固定基準電圧Ｖ１２〜Ｖ７のビットごとのスケーリングによって達成される。必要とされたスケーリングされた基準電圧Ｖ１２〜Ｖ７は、中央に生成することができさらに分配することができる。
【００６８】
上述から分かるように、比較的大きいキャパシタンス（具体例において３２Ｃ）を含む第１のスイッチキャパシタ２１０nに関連する複数の固定基準電圧Ｖ１２〜Ｖ７の第１の固定基準電圧Ｖ１２の振幅は、比較的小さいキャパシタンス（具体例において１６Ｃ）を含む第２のスイッチキャパシタ２１０n-1に関連する複数の基準電圧Ｖ１２〜Ｖ７の第２の固定基準電圧Ｖ１１の振幅より小さい。これは、スイッチキャパシタ２１０1〜２１０nの全てに適用することができる。
【００６９】
図４ｂは、ハイブリッド・アナログ／デジタル変換器４００のブロック図を示す。ハイブリッド・アナログ／デジタル変換器４００は、それが（ＭＳＢの）第１の数のビットのための基準電圧がスケーリングされる変換ステージ２０１ａ〜２０１ｎと異なる複数の変換ステージ４０１ａ〜４０１ｎを含むという点で、図２ｂからのハイブリッド・アナログ／デジタル変換器２００と異なる。さらに、ハイブリッド・アナログ／デジタル変換器４００は、それぞれの変換回路４０１ａ〜４０１ｎのそれぞれの固定キャパシタアレイ２０２に複数の異なる固定基準電圧Ｖ１２〜Ｖ７を提供するように構成される固定基準電圧プロバイダ４０２を含む。複数の基準電圧Ｖ１２〜Ｖ７のそれぞれの固定基準電圧は、変換回路４０１ａ〜４０１ｎのスイッチキャパシタアレイ２０２の１つのスイッチキャパシタに関連する。したがって、固定基準電圧プロバイダ４０２は、変換回路４０１ａ〜４０１ｎに異なる固定基準電圧Ｖ１２〜Ｖ７を中央に生成しさらに分配するように構成される。図４ｂから分かるように、複数の異なる固定基準電圧Ｖ１２〜Ｖ７からのあらゆる基準固定電圧は、変換回路４０１ａ〜４０１ｎのスイッチキャパシタアレイ２０２内の同じスイッチキャパシタに関連する。例えば、固定基準電圧Ｖ１２は、スイッチキャパシタアレイ２０２内の最高のキャパシタンス（例において３２Ｃ）を有するスイッチキャパシタアレイ２０２のキャパシタを切替えるために関連し、さらに、固定基準電圧Ｖ７は、スイッチキャパシタアレイ２０２内のスイッチキャパシタの最小のキャパシタンス（具体例において１Ｃ）を有するキャパシタに関連する。
【００７０】
異なる固定基準電圧Ｖ１２〜Ｖ７は、抵抗分割器によって、または、固定基準電圧プロバイダ４０２に含まれるデジタル的に制御されるアナログ／デジタル変換器によって生成されうる。バッファは、（イメージセンサにおいて）多数の列アナログ／デジタル変換器のために、または一般に、多数の変換回路４０１ａ〜４０１ｎのために、十分な電荷を供給するために必要とされるであろう。良好な線形性とミッシングコードなしとを達成することができる。
【００７１】
最終的なアナログ／デジタル変換器値（デジタル信号１０３ａ〜１０３ｎ）を計算するために、小さいデジタル補正ロジックが、必要とされるであろう。このロジックは、第１のＭＳＢのための測定された不整合（逐次近似変換の第１のビットのための測定された不整合）を必要とするであろう。そのような補正を必要とするＭＳＢの数（逐次近似変換のビットの数）は、生産プロセスに依存しうる。意図された１８０ナノメートルの半導体プロセスのために、第１の３つのＭＳＢの補正で十分であろう。この補正は、オフチップまたはオンチップで行われてもよい。オンチップでの実施は、例えば、第１の３つのＭＳＢのための単純な加算によって、非常に単純でありうる。（第１の３つのＭＳＢのための）これらのキャパシタの不整合は、共通傾斜デジタル／アナログ変換器によって（共通可変電圧プロバイダ１０２によって）測定されうる。そして、この不整合は、レジスタに保存することができ、さらに、加算のために用いることができる。このエンハンスメントについては、強い単調性が確実にされ、それはイメージセンサが可視イメージアーチファクトを防止するために要求される。
【００７２】
以下において、示されたハイブリッド・アナログ／デジタル変換器４００の作動原理が、正確な例を用いて要約される。ハイブリッド・アナログ／デジタル変換器４００は、ハイブリッド・アーキテクチャを含む。ハイブリッド・アーキテクチャは、６つのＭＳＢのための（第１の数のビットのための）列バイナリ化された電荷再分配のＳＡＲアナログ／デジタル変換器と、残りの６つのＬＳＢのための（第２の数のビットのための）共通傾斜ＤＡＣとを含む。６つのバイナリ化されたＭＳＢキャパシタ（スイッチキャパシタ２１０1〜２１０n）は、（イメージセンサの）あらゆる列にある。変換の前に、ピクセルリセットの後の信号は、キャパシタＣreset（ターゲットキャパシタ２０８）においてサンプリングされる。ピクセルにおいて電荷移動が完了した後に、電圧は、キャパシタＣlight（中間キャパシタ２０９）に格納される。電荷再分配の逐次近似が行われ、さらに、（比較器２０３の第２の入力端子２０６で）比較器２０３の入力における電圧が次の傾斜変換のための出発点として働く。傾斜（共通可変基準電圧１０５）は、全ての列のために（全ての変換回路４０１ａ〜４０１ｎのために）生成され、さらに、キャパシタを通して（結合コンデンサ２１５を通して）個々の列と結合される。１２ビット変換のために、６つのＭＳＢクロックサイクルおよび６４個の残りのＬＳＢランプスタンプで十分である。このトポロジーは、変換速度を増加し、さらに、巨大なスイッチキャパシタアレイなしに列傾斜ＡＤＣの実現可能性を超える解像度を拡張する。ピクセルの暗いレベルのためのサンプリングされた電圧（ターゲットキャパシタ２０８でのターゲット電圧）が、比較器２０３のための入力として（基準電圧として）用いられるので、（固有の）相関二重サンプリング（ＣＤＳ）演算が実行される。不整合を補償するキャリブレーションは、傾斜変換器を用いて不整合を測定することによって、トップの２つのＭＳＢ（またはトップの３つのＭＳＢ）のために行うことができる。この方法は、傾斜変換によって６つのＭＳＢの速くてパワー効率の良いＳＡＲ（逐次近似）変換を残りの６つのＬＳＢのための簡単なハードウェアと結合する。
【００７３】
図５は、本発明のさらなる実施形態によるイメージセンサ５００のブロック図を示す。イメージセンサ５００は、光検出器アレイ５０１を含む。光検出器アレイ５０１は、複数の光検出器５０２ａａ〜５０２ｎｍを含む。光検出器アレイ５０１は、複数の光検出器行５０３ａ〜５０３ｍおよび複数の光検出器列５０４ａ〜５０４ｎに分割される。インデックスｍ、ｎは、任意であり、イメージセンサ５００の解像度に依存する。複数の光検出器５０２ａａ〜５０２ｎｍからのそれぞれの光検出器は、複数の光検出器列５０４ａ〜５０４ｎからの１つの光検出器列内におよび複数の光検出器行５０３ａ〜５０３ｍからの１つの光検出器行内に正確に位置する。１２メガピクセル・イメージセンサのための例として、イメージセンサ５００は、４０００個の光検出器列および３０００個の光検出器行、したがって、１２００万個の光検出器を含みうる。
【００７４】
複数の光検出器５０２ａａ〜５０２ｎｍの光検出器は、例えば、フォトダイオードであってもよい。
【００７５】
イメージセンサ５００は、光検出器列ごとに１つの変換回路を含むハイブリッド・アナログ／デジタル変換器をさらに含む。図５に示される具体的な実施形態において、イメージセンサ５００は、複数の変換回路１０１ａ〜１０１ｎを有するハイブリッド・アナログ／デジタル変換器１００を含み、そこにおいて、複数の変換回路１０１ａ〜１０１ｎのそれぞれの変換回路は、複数の光検出器列５０４ａ〜５０４ｎからの１つの光検出器列に関連する。イメージセンサ５００は、本発明の実施形態による他のいかなるハイブリッド・アナログ／デジタル変換器を含んでもよい。変換回路１０１ａ〜１０１ｎのそれぞれは、変換回路に関連する複数の光検出器列５０４ａ〜５０４ｎからの光検出器列にある複数の光検出器５０２ａａ〜５０２ｎｍからの光検出器ごとにアナログ／デジタル変換を連続的に実行するように構成される。例えば、複数の変換回路１０１ａ〜１０１ｎの第１の変換回路１０１ａは、複数の光検出器列５０４ａ〜５０４ｎのうちの第１の光検出器列５０４ａ内にある、複数の光検出器５０２ａａ〜５０２ｎｍのうちの光検出器５０２ａａ〜５０２ａｍのためのデジタル信号１０３ａを提供するように構成されうる。
【００７６】
イメージセンサ５００を用いて完全なピクチャを得るために、複数の変換回路１０１ａ〜１０１ｎからのそれぞれの変換回路は、複数の変換回路１０１ａ〜１０１ｎからの他の変換回路とともにｍ回のアナログ／デジタル変換を並行に実行する。共通可変基準電圧プロバイダ１０２は、共通可変基準電圧１０５を提供し、それに基づいて、変換回路１０１ａ〜１０１ｎは、それらの傾斜変換を実行し、したがって、変換回路１０１ａ〜１０１ｎのそれぞれにｍ回、共通可変基準電圧を提供する。
【００７７】
さらなる実施形態によれば、光検出器５０２ａａ〜５０２ｎｍは、いわゆるｐｉｎ構造フォトダイオードまたは４Ｔフォトダイオードであってもよく、それぞれは、光検出器５０２ａａ〜５０２ｎｍの暗い電流に対応するリセット電圧を提供し、さらに、光電圧は、光検出器５０２ａａ〜５０２ｎｍの光電流に対応する。リセット電圧および複数の光検出器５０２ａａ〜５０２ｎｍからの光検出器の光電圧間の差は、光検出器に現在入射している光量を決定する。したがって、前述のように、変換回路１０１ａ〜１０１ｎは、デジタル信号１０３ａ〜１０３ｎが光および光検出器５０２ａａ〜５０２ｎｍの光検出器電圧のリセット値間の差の表現であるように、固有の相関二重サンプリングを実行することができる。
【００７８】
図６は、本発明のさらなる実施形態によるイメージセンサ６００を示す。イメージセンサ６００は、イメージセンサ５００のさらなる具体例でありうる。イメージセンサ６００は、５μｍのピクセルサイズまたは光検出器サイズで４０００個の光検出器列および３０００個の光検出器行を含む光検出器アレイまたはピクセルアレイ５０１を含む。２０００個の列（２０００個の光検出器列の光検出器からのアナログ入力信号）は、（２０００個の変換回路を用いて）上部にデジタル化され、さらに、別の２０００個の列（別の２０００個の列の光検出器からのアナログ入力信号）は、（別の２０００個の変換回路を用いて）下部にデジタル化される。このように、列間隔は、１０μｍである。図６から分かるように、２０００個の６ビット・電荷再分配の変換器６０２は、それぞれの側に（上部および下部側に）配置され、または換言すれば、２０００個の変換回路（例えば２０００個の変換回路１０１、２０１または４０１）は、イメージセンサ６００のそれぞれの側に配置される。６つの基準電圧Ｖ１２〜Ｖ７は、（固定基準電圧発生器４０２によって）生成され、緩衝され、さらに、電荷再分配のアナログ／デジタル変換器６０２に（イメージセンサ６００のそれぞれの側に配置される変換回路のスイッチキャパシタアレイに）送られる。それぞれのデジタル信号の第１の数のビットまたは６つのＭＳＢのビットは、６つの固定基準電圧Ｖ１２〜Ｖ７を用いて逐次近似変換によって変換される。６つのＬＳＢ（またはデジタル信号の第２の数）は、グローバルな６ビット・デジタル／アナログ変換器（変換回路に６ビット・グローバルなランプとして共通可変基準電圧１０５を提供する共通可変基準電圧プロバイダ１０２）を用いることによって変換される。（デジタル信号１０３を含む）１２ビットの結果は、補正ロジック６０１に送られ、さらに、チップ外で処理される。補正ロジック６０１は、逐次近似変換の間に変換回路によって用いられる基準電圧Ｖ１２〜Ｖ７のスケーリングのため発生することができる二重コードを補償するために必要とされるであろう。
【００７９】
上から見るときに、このアプリケーションにおいて下部および上部は光検出器アレイ５０１に関して変換回路の位置を言及し、そこにおいて、光検出器アレイ５０１は、上部および下部間の中央に配置される。光検出器アレイ５０１の光検出器列は、上部から下部まで広がる。光検出器アレイ５０１の光検出器行は、左から右まで広がる。
【００８０】
図７は、複数のアナログ入力信号に基づいて複数のデジタル信号を提供するための方法７００のフロー図を示す。
【００８１】
その方法７００は、逐次近似変換の結果として、複数のデジタル信号の複数の第１の数のビットを得るために複数の逐次近似変換を同時に実行するステップ７０１を含む。
【００８２】
その方法７００は、複数の第２の数のビットを得るために共通可変基準電圧に基づいて複数の傾斜変換を同時に実行するステップ７０２をさらに含み、複数の第２の数のビットの第２の数のビットのそれぞれは、複数のアナログ入力信号の対応するアナログ入力信号および対応する逐次近似変換の結果間の差に対応する。
【００８３】
要約すると、ＣＭＯＳイメージセンサは、非常に高い列数および小さい列間隔のため非常にパワーおよびエリアの効率の良いアナログ／デジタル変換器を必要とする。本発明の実施形態は、速い電荷再分配のＳＡＲアナログ／デジタル変換器と遅いがエリア効率の良い傾斜アナログ／デジタル変換器との結合を使用する。より高いエリアを必要とするＳＡＲアナログ／デジタル変換器または遅い傾斜変換器を実施することと比較して、両方のアーキテクチャの結合は、速くてエリア効率の良い実施を可能にする。
【００８４】
本発明の実施形態は、イメージセンサのための（例えばＣＭＯＳイメージセンサのための）ハイブリッドＳＡＲ傾斜変換器を提供する。それは、１つの中央傾斜変換器の低いハードウェア消費であらゆる列においてＭＳＢの速くてパワー効率の良い変換をＳＡＲ変換器と結合する。結果として生じるハイブリッド・アナログ／デジタル変換器は、傾斜アナログ／デジタル変換器より高速に作動し、さらに、ＳＡＲアナログ／デジタル変換器より小さい。本発明の実施形態は、１８０ナノメートルのイメージセンサ技術を用いて製造することができる。
【００８５】
本発明の実施形態は、傾斜方法を有する逐次近似の方法に基づいて働く電荷再分配の変換器の結合を提供する。上位ビット決定のために、対応するキャパシタンスを有するＳＡＲ変換器が用いられる。下位ビット決定のために、傾斜変換器が容量結合される。その結合のため、速度改善を、特に純粋な傾斜方法と比較してさらなるチャンネルシステムのために、ＳＡＲ変換器と比較して、キャパシタンスの数の低減で達成することができる。
【００８６】
したがって、本発明の実施形態は、（イメージセンサのための）ハイブリッド逐次近似電荷再分配の傾斜変換器を提供する。
【００８７】
本発明の実施形態の利点は、アナログ／デジタル変換の間に、より高い解像度を達成することができるということである。これは、より動的なイメージセンサを可能にする。さらに、速度利点は、より速いセンサを可能にして、用いられうる。これらのより速いセンサで、速い動きがより良い方法においてデジタル化されうる。
【００８８】
このように、本発明の実施形態は、従来知られているよりも簡単な付加ハードウェアでより高い解像度およびより高い変換速度を可能にするハイブリッドＳＡＲ傾斜アナログ／デジタル変換器を提供する。
【００８９】
本発明の実施形態は、ＣＭＯＳイメージセンサにおいて適用されうるが、マルチチャンネルシステムの他のエリアにおいて適用されてもよい。
【００９０】
その方法７００は、装置に関してここに記載されている特徴および機能性のいずれかで補充されうり、さらに、装置のハードウェアコンポーネントを用いて実施されうる。
【００９１】
いくつかの形態が装置との関連で記載されているが、これらの形態が対応する方法の記載を表すことは明らかであり、そこにおいて、ブロックまたは装置は、方法ステップまたは方法ステップの特徴に対応する。同様に、方法ステップとの関連で記載されている形態も、対応する装置の対応するブロックまたはアイテムまたは特徴の記載を表す。
【符号の説明】
【００９２】
１００  ハイブリッド・アナログ／デジタル変換器
１０１ａ〜１０１ｎ  変換回路
１０２  共通可変基準電圧プロバイダ
１０３ａ〜１０３ｎ  デジタル信号
１０４ａ〜１０４ｎ  アナログ入力信号
１０５  共通可変基準電圧
２０１ａ〜２０１ｎ  変換回路
２０２  スイッチキャパシタアレイ
２０３  比較器
２０４  第１の入力端子
２０５  ターゲット電圧ノード
２０６  第２の入力端子
２０７  中間電圧ノード
２０８  中間キャパシタ
２０９  ターゲットキャパシタ
２１０1〜２１０n  スイッチキャパシタ
２１１1〜２１１n  第１の端子
２１２1〜２１２n  第２の端子
２１３  アース端子
２１４  固定基準電圧端子
２１５  結合コンデンサ
２１７  共通可変カウンタ信号
４０１ａ〜４０１ｎ  変換回路
４０２  固定基準電圧プロバイダ
５０１  光検出器アレイ
５０２ａａ〜５０２ｎｍ  光検出器
５０３ａ〜５０３ｍ  光検出器行
５０４ａ〜５０４ｎ  光検出器列
【図１】
0005302363.tif 000003
【図２ａ】
0005302363.tif 000004
【図２ｂ】
0005302363.tif 000005
【図３】
0005302363.tif 000006
【図４ａ】
0005302363.tif 000007
【図４ｂ】
0005302363.tif 000008
【図５】
0005302363.tif 000009
【図６】
0005302363.tif 000010
【図７】
0005302363.tif 000011
【図８】
0005302363.tif 000012