(57)【特許請求の範囲】
【請求項１】
プリント基板上の半導体素子及びそれに接続するデカップリングコンデンサの配置を決
定するためのプリント基板の設計支援装置であって、
プリント基板の層構造情報と外形情報を入力するプリント基板情報入力手段と、
コンデンサ部品の個数を入力する部品情報入力手段と、
前記層構造情報、前記外形情報、半導体素子の情報を含む部品リスト、前記デカップリ
ングコンデンサの候補であるコンデンサ部品のタイプ毎の電気特性情報を含むデータベー
ス、コンデンサ部品個数、回線結線情報リスト及び配線デザインルールに基いて決定され
た前記プリント基板上における前記半導体素子と前記デカップリングコンデンサとの配置
情報を入力する部品配置入力手段と、
少なくとも前記層構造情報、前記外形情報を元に電磁界解析を行いインダクタンス網情
報（Ｌｋ）を得る電磁界計算手段と、
前記インダクタンス網情報（Ｌｋ）と前記配置情報とを用いて、半導体素子の配置位置
からデカップリングコンデンサの配置可能位置までのインダクタンスパラメータ（Ｌ）を
計算するインダクタンスパラメータ計算手段と、
前記インダクタンスパラメータ計算手段で計算されたインダクタンスパラメータ（Ｌ）
と前記デカップリングコンデンサのタイプ情報（ｔ）および搭載個数情報（ｎ）から直交
表（ｐ）を作成するパラメータセット計算手段と、
前記インダクタンス網情報（Ｌｋ）と前記パラメータセット計算手段で作成された直交
表（ｐ）のパラメータセットを用いて回路解析を行うことで電気特性指標を計算する評価
指標計算手段と、
前記電気特性指標を前記直交表（ｐ）のパラメータ（Ｌ、ｔ、ｎ）の組合せで表す多項
式の評価式を計算する評価式計算手段と、
前記評価式を用いて、前記半導体素子とデカップリングコンデンサとの配置情報に対す
る電源ノイズ電圧を計算する電源ノイズ電圧推定手段と、
前記計算された電源ノイズ電圧と、予め定めた電源ノイズ電圧の目標値とを比較し、該
計算された電源ノイズ電圧が該目標値よりも大きい場合には、前記部品配置入力手段にお
いて再配置を行い配置情報を再作成し、該再作成した配置情報に対して、前記インダクタ
ンスパラメータ計算手段、前記パラメータセット計算手段、前記評価指標計算手段、前記
評価式計算手段及び前記電源ノイズ電圧推定手段による処理を行い、前記電源ノイズ電圧
推定手段により計算された電源ノイズ電圧が該電源ノイズ電圧の目標値より小さくなるま
で当該処理を繰り返す判定手段と、
を備えたことを特徴とするプリント基板の設計支援装置。
【請求項２】
請求項１に記載のプリント基板の設計支援装置であって、
前記デカップリングコンデンサの部品特性情報データベースを有し、前記パラメータセ
ット計算手段は該部品特性情報データベースに登録されたデカップリングコンデンサの寄
生インダクタンスの最大値、最小値、平均値を該デカップリングコンデンサのパラメータ
（ｔ）の範囲とする事で直交表（ｐ）を計算することを特徴とするプリント基板の設計支
援装置。
【請求項３】
請求項１に記載のプリント基板の設計支援装置であって、
前記プリント基板のデザインルールに関するデザインルールデータベース、部品の配置
に関する部品配置データベース、
前記デザインルールデータベースから前記デカップリングコンデンサの搭載可能エリア
を導出して前記半導体素子からの配置可能な最短配置座標を計算する座標計算手段、及び
該部品配置データベースから該半導体素子の電源ピン座標と計算された最短配置座標と該
基板インダクタンス行列とから前記半導体素子と前記デカップリングコンデンサ間の最小
基板インダクタンス（Ｌｍｉｎ）を縮約計算する縮約計算手段とを更に有し、前記半導体
素子と前記デカップリングコンデンサ間の最大インダクタンス（Ｌｍａｘ）を前記最小イ
ンダクタンス（Ｌｍｉｎ）のｋ倍とし、１＜ｋ＜１０の範囲とすることで直交表（ｐ）を
計算することを特徴とするプリント基板の設計支援装置。
【請求項４】
請求項１に記載のプリント基板の設計支援装置であって、
前記評価式計算手段は、前記パラメータセット毎の電源ノイズを指標とした電源ノイズ
評価式を計算し、前記電気特性評価手段は、前記デカップリングコンデンサの配置位置、
タイプ及び個数の少なくとも1つの変更を指定し、前記評価式計算手段で計算された電源
ノイズ評価式を用いて、変更によるデカップリングコンデンサの再配置に対応する電源ノ
イズを算出することを特徴とするプリント基板の設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パソコン・サーバ・ルータ・ストレージなどの情報処理機器を構成する半導体素子とデカップリングコンデンサを搭載するプリント基板のＣＡＤプログラムにおける、基板電源ノイズ計算方法にかかり、コンデンサの搭載個数、種類、位置の違いを高精度に高速に求める計算モデルと上記計算を高速に行うプリント基板の設計方法及びプリント基板の設計支援装置を提供する。
【背景技術】
【０００２】
プリント基板の設計において重要な指針として、搭載素子が提供する機能の実現の他に、電源ノイズの低減、機器からの電磁放射ノイズの低減があげられる。特に電源ノイズの低減はプリント基板に搭載される半導体素子やアナログ素子、ＲＦ素子などの部品の安定動作を保証する観点で重要であり、また、電源ノイズが電磁放射ノイズの励振源となりうることからそのノイズ量の制御が大切である。
【０００３】
このため、基板レイアウトの最適化をはかることにより電磁放射ノイズを抑制するプリント基板の設計方法として図２のようなフローが一般的である。すなわち、開始後、基板情報の入力１１０を行い、部品配置入力１２０を行い、この２つの情報を用いて電磁界解析１３０を行うことで基板のモデル化を行い、このモデルと半導体モデルを接続して電源ノイズの解析を回路解析１５０で行う。これにより、基板のレイアウト、部品配置に大きく依存する電源ノイズを設計段階で推定することができ、この推定された電源ノイズが目標値に対して大きいか小さいかの判定２００を行う。そして、ノイズが目標値を超える場合は再度の部品配置２１０を行い、この再部品配置２００後の情報に対して、電磁界解析１３０以降のシーケンスを判定２００が成立するまで繰り返す。
【０００４】
たとえば、部品配置の最適化技術として特許文献１、２の技術があった。これはプリント回路基板のレイアウト後、電源、グランド系のモデルを電磁界解析により作成し、基板内の電圧・電流を２次元分布を表示させることでノイズが過大な部位を特定し、その部位付近にコンデンサを配置させることでノイズ低減を図っている。
【０００５】
また、電磁界解析と回路解析の高速化として特許文献３のように、電磁界解析（ＦＤＴＤ）と回路解析（ＳＰＩＣＥ）をステップ毎に交互に解析を行うことでＩＣ回路素子を含む解析精度の向上をはかっている。
【０００６】
また、設計方法に関し特許文献４の様に、タグチメソッドを用いてアナログ回路に熟練していないものでも回路のバラツキを考慮した最適な回路常数設計を行うことができる回路設計方法がある。
【０００７】
また、直交表を用いた設計手法について特許文献５の技術がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−１４７９５２号公報
【特許文献２】特開２００４−３６２０７４号公報
【特許文献３】特開２０００−２９３５６０号公報
【特許文献４】特開２００４−１４５４１０号公報
【特許文献５】特開平１０−２０７９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の技術では、以下の課題があった。
【００１０】
すなわち、特許文献１、２、３で開示されたような技術において、設計フローはおおよそ図２のようであり、すなわち低ノイズプリント基板の設計のため、部品を再配置するたび（工程２２０）に電磁界解析１３０と回路解析１５０を行う必要があり、設計全体のＴＡＴ（ターンアラウンドタイム）が長く、設計コストの増大を招いていた。そして、これは部品点数が多くなるほど指数的に工数が伸びるという課題があった。なぜならば、部品点数が増えるほど部品の配置の組合せが増大し、そのため、設計のための電気界計算と回路計算が設計工数を増大させるためである。このため、設計が最適化される前に終了させなければならず、ノイズ対策部品を余計に搭載しなければならない課題もある。
【００１１】
また、特許文献４で開示されたような技術において、アナログ回路に精通していない設計者でも回路バラツキ要因を考慮した最適な回路定数設計を行うことができるが、低ノイズを目的としたプリント基板設計の方法へ応用の記載はなく、プリント基板設計の応用のために設計パラメータに何を選べばよいか、ワースト条件に何を選べばよいのか、電磁界解析によるモデリングなど不明であり、そのままではプリント基板設計への応用はできなかった。また、特許文献５も同じ課題を持つ。
【課題を解決するための手段】
【００１２】
本発明の目的は、熟練設計者でなくとも短ＴＡＴの設計工数で、電源ノイズの低いプリント基板の設計方法及びプリント基板の設計支援装置を提供することにある。
【００１３】
上記の課題を解決するため本発明では次の手段で実現する。すなわち、設計工程において時間のかかる電磁界解析を１回のみ行い、また、同様に時間のかかる回路解析を部品再配置毎に行うのではなく、部品の種類、部品位置、部品個数をパラメータ化し、これらのあり得る組み合わせ（パラメータセット）のうち、直交表作成することでパラメータセットを絞り込み、このしぼみ込まれたパラメータセットのみ回路解析を行う。この絞り込みのおかげで部品点数が増えた場合であっても、工数は指数的には増大しない。そして、回路解析により得られた電源インピーダンスの共振・反共振周波数での絶対値を評価指標として電源ノイズを計算し、これのパラメータセットに対する定式化を行う。この定式化することで全パラメータセットの電源インピーダンス並びに電源ノイズが式ベースで解析することができるので解析時間を短くすることができる。
【００１４】
即ち、本発明では、プリント基板上の半導体素子及びそれに接続するデカップリングコンデンサの配置を決定するためのプリント基板の設計支援装置を、プリント基板の層構成情報と外形情報を入力するプリント基板情報入力手段と、半導体素子の電源グランド情報、デカップリングコンデンサの候補であるコンデデンサ部品のタイプ毎の電気特性情報および個数を入力する部品情報入力手段と、プリント基板上における半導体素子とデカップリングコンデンサの配置を入力する部品配置入力手段と、プリント基板の層構造情報および外形情報を元に電磁界解析を行う電磁界計算手段と、電磁界計算手段により得られたインダクタンス網情報（Ｌｋ）とデカップリングコンデンサの配置情報とを用いてインダクタンスパラメータ（Ｌ）を計算するインダクタンスパラメータ計算手段と、インダクタンスパラメータ計算手段で計算されたインダクタンスパラメータ（Ｌ）とコンデンサのタイプ情報（ｔ）および搭載個数情報（ｎ）から直交表（ｐ）を作成するパラメータセット計算手段と、電磁界計算手段の解析結果とパラメータセット計算手段で作成された直交表（ｐ）のパラメータセットを用いて回路解析を行うことで電気特性指標を計算する評価指標計算手段と、評価指標計算手段により計算された電気特性指標を直交表（ｐ）のパラメータ（Ｌ、ｔ、ｎ）の組合せで表す多項式の評価式を計算する評価式計算手段と、評価式計算手段で計算された多項式の評価式を用いて、パラメータの未知の組合せについて電気特性を評価する電気特性評価手段とを備えて構成した。
【００１５】
また本発明では、ＣＡＤを用いてプリント基板に実装する半導体素子およびデカップリングコンデンサの配置を決定するための設計方法において、プリント基板の層構成情報と外形情報を入力し、プリント基板に実装する半導体素子の電源グランド情報、及びプリント基板に実装するコンデンサの型式情報と該コンデンサの電気特性情報を入力し、プリント基板上における半導体素子とコンデンサの配置を入力し、配置を入力したプリント基板の情報を元にプリント基板をメッシュ状に分割して電磁界解析によりプリント基板上の全メッシュ位置におけるインダクタンス行列（Ｌｋ）を計算し、インダクタンス行列（Ｌｋ）を用いて半導体素子の配置位置からデカップリングコンデンサの配置可能位置までのインダクタンス（Ｌ）を計算し、インダクタンス（Ｌ）とデカップリングコンデンサとして採用するコンデンサ部品のタイプ（ｔ）及び個数（ｎ）をパラメータにした直交表を作成し、  電磁界解析による計算結果と作成した直交表（ｐ）の情報とを用いて回路解析を行ってプリント基板の電気特性を計算し、計算して求めた電気特性を直交表（ｐ）のパラメータ（Ｌ、ｔ、ｎ）の組合せで表す多項式の評価式を計算し、計算して求めた多項式の評価式を用いてパラメータの未知の組合せについて電気特性を評価するようにした。
【発明の効果】
【００１６】
本発明によれば、設計者は短ＴＡＴ化された解析を熟練設計者でなくとも多数回試せるので、低ノイズなプリント基板の設計が可能になる。
【００１７】
また、これにより、本発明をパソコン・サーバ・ルータ・ストレージなどの情報処理機器や情報家電の多層基板設計に適用することでこれらの機器の設計コストにかかる値段を下げることができる効果もある。そして、多くの試行を繰り返すことができるのでより低電源ノイズな最適配置を導き出すことができるので製品の安定動作と、低放射ノイズ特性を獲得することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施例を説明する低電源ノイズプリント基板を実現する設計フローを示すフロー図である。
【図２】図２は、従来技術である低電源ノイズプリント基板設計フローを示すフロー図である。
【図３】図３は、第１の実施例を説明する多層基板の断面図である。
【図４】図４は、第１の実施例を説明する多層基板の上面図と電磁界解析のためのメッシュである。
【図５】図５は、第１の実施例を説明する多層基板の計算された等価回路の回路図である。
【図６】図６（a）は第１の実施例を説明する電源系等価回路を示す回路図、図６（ｂ）は電源インピーダンス特性を示すグラフである。
【図７】は、第１の実施例を説明するパラメータセットの計算フローを示すフロー図である。
【図８】は、第１の実施例を説明するインダクタンス（Ｌ）の範囲を計算するフローを示すフロー図である。
【図９】図９（a）は第１の実施例を説明するコンデンサをプリント基板（図示せず）上の電極パッドに接続された状態を示す斜視図、図９（ｂ）はコンデンサをプリント基板に実装した状態における実装コンデンサの等価回路を示す回路図である。
【図１０】図１０は、第１の実施例を説明する第２の電源系等価回路を示す回路図である。
【図１１】図１１は、第１の実施例を説明する半導体素子の等価回路とコンデンサの等価回路の接続図である。
【図１２】図１２は、第１の実施例を説明する第２の低電源ノイズプリント基板を実現する設計のフローを示すフロー図である。
【図１３】図１３は、第２の実施例を説明する低電源ノイズプリント基板を実現する設計のフローを示すフロー図である。
【図１４】図１４は、第２の実施例を説明するＧＵＩによる部品を再配置するフローを示すフロー図である。
【図１５】図１５は、第２の実施例を説明するＧＵＩ画面である。
【図１６】図１６は、第３の実施例を説明する低電源ノイズプリント基板を実現する設計のフローを示すフロー図である。
【図１７】図１７は、第３の実施例を説明するポート設定した状態を示すプリント基板の平面図である。
【図１８】図１８は、第４の実施例を説明する低ノイズのチップ・プリント基板を実現する設計のフローを示すフロー図である。
【図１９】図１９は、第４の実施例を説明する電源系等価回路を示す回路図である。
【図２０】図２０（ａ）は第５の実施例におけるインピーダンスの目標値判定を示すグラフ、図２０（ｂ）は第５の実施例における電源ノイズの目標値判定を示すグラフである。
【図２１】図２１は、第６の実施例を説明する電源系等価回路を示す回路図である。
【図２２】図２２は、第６の実施例を説明する低ノイズのチップ・プリント基板を実現する設計のフローを示すフロー図である。
【図２３】図２３は、第６の実施例を説明するチップの容量セル配置を設定するＧＵＩ画面の図である。
【図２４】図２４は、第６の実施例を説明する半導体チップモデルの等価回路の概要を示す回路図である。
【図２５】図２５は、第６の実施例を説明する半導体チップモデル作成のフローを示すフロー図である。
【図２６】図２６は、第７の実施例を説明する低ノイズのチップ・プリント基板を実現する設計のフローを示すフロー図である。
【発明を実施するための形態】
【００１９】
以下に、本発明を実施するための形態を、説明する。
【実施例１】
【００２０】
第１の実施例を図１〜図７を用いて説明する。  図１は本発明のプリント基板設計方法を示すフローチャートであり、フローについてまず述べる。そして、各フローについて詳述する。
【００２１】
基板情報入力工程１１０において、プリント基板の外形情報、層数、ビアホールの形状情報などをプリント基板設計に必要なプリント基板の設計情報を入力する。また、この段階にて、ここには記載されていない回路結線情報（ネットリスト）、部品リスト情報、配線禁止最小間隔などを規定した配線デザインルールなどはあらかじめ用意されている。このネットリスト、部品リストを用いて部品配置１２０を行う。ここで部品リストには機能を提供する半導体の他、電源安定化と電源ノイズ低減のためのデカプリングコンデンサの情報を含む。この部品配置１２０では半導体など、サイズの大きな部品、消費電力の多くな部品、電源ノイズがシビアな部品が仮配置され、その周りにデカップリングコンデンサが仮配置される。この工程ではプリント基板の外形や、異種電源の電源配線の分割など基板レイアウトがなされる場合もある。
【００２２】
次に、プリント基板内に配置された電源層とグランド層あるいはプレーン上の形状、（以降簡単に電源プレーンと呼ぶ）の電磁界解析１３０を行う。これにより、電源プレーンはメッシュ化され、メッシュ毎のインダクタンス行列（Ｌｋ）が求まる。
【００２３】
次に、パラメータセットの計算工程１４０により、デカップリングコンデンサの種類（ｔ）、個数（ｎ）、配置に対応したインダクタンス（Ｌ）をパラメータとした直交表（ｐ）を作成する。この直交表により作成されたパラメータセットの個数をＮとする。この個数Ｎはパラメータのすべての組み合わせよりかなり少なくなっている特徴を持つ。
【００２４】
回路解析工程１５０において、パラメータセットに応じた等価回路モデルを作成し、電源プレーンの電気回路解析を行うことでそれぞれの半導体の電源端子から見たプリント基板全体の電源インピーダンス（Ｚ１１）を計算する。電源インピーダンス（Ｚ１１）には共振・反共振を含み特に反共振周波数でのインピーダンスＺ１１は高くなる性質がある。そのため反共振周波数（ｆ０）での電源インピーダンスの絶対値｜Ｚ１１｜を計算し、これを対応するパラメータセットの電気特性評価指標とする。この計算工程１５０，１６０をパラメータセットの個数（Ｎ）回繰り返し、パラメータセットに対する評価指標｜Ｚ１１｜を得る。
【００２５】
次に電気特性評価指標の定式化工程１８０では、この評価指標｜Ｚ１１｜を用いてパラメータの組み合わせ全体に適用可能な電源インピーダンスの計算式を定式化する。一般的にはこの計算式は、パラメータを変数に、水準数―１を次数とする多項式で表されるので高速計算が可能となる。
【００２６】
次に、ノイズ電圧推定工程１９０にて、部品配置に対する電源ノイズ電圧が計算される。この計算には、パラメータセットに対する先に計算された電源インピーダンスの絶対値｜Ｚ１１｜と、反共振周波数（ｆ）での半導体が生成する電源ノイズ電流成分（Ｉ（ｆ））の積により求めることができる。すなわち、
ノイズ電圧：Ｖｎ（ｆ）＝｜Ｚ１１｜  ＊  Ｉ（ｆ）    ・・・（数１）    
である。
【００２７】
このノイズ電圧（Ｖｎ）がユーザ設定された目標値以下であるかを判定工程２００により判定し、満たしていなければ、部品は部品再配置工程２１０により再配置され、新しい部品配置情報に基づきノイズ電圧推定が工程１９０によりなされる。そして、これが目標以下となるまで工程１９０〜２１０が繰り返され、満足すれば終了される。
【００２８】
次に各工程を詳述する。  ここで理解のため、設計対象のプリント基板の断面の例を図３に示す。プリント基板のベアボード５１上に半導体素子１１，１２が搭載され、半導体素子１１，１２はそれぞれ基板５１ないにある電源層５２とグランド層５３にビアホールを介して接続されている。また、信号配線層５４で信号配線されている。半導体素子１１，１２の周辺には電源電圧安定化すなわち電源ノイズ低減のため、デカップリングコンデンサ２１，２２，２３が搭載されている。このデカップリングコンデンサは基板５１の上面にも配置されうるし、下面にも配置されうる。
【００２９】
また、図４に対象のプリント基板の上面図を示す。プリント基板のベアボード５１に斜線で示された半導体素子１１，１２が搭載され、デカップリングコンデンサ２１，２２が半導体素子１１の近傍に搭載されている。ここで、点線と小さな丸は電磁界解析工程１３０で生成されたメッシュ３００を併記している。
【００３０】
基板情報入力工程１１０では、先の述べたとおり一般的なプリント基板の設計の工程に同じであり説明の繰り返しを省略する。
【００３１】
部品配置工程１２０では図３，４のプリント基板のベアボード５１上に半導体素子１１，１２、デカップリングコンデンサ２１，２２などの部品を仮配置する。ここで、すべての部品が配置される必要はないが、電源ノイズに関連する部品は仮配置する必要がある。
【００３２】
電磁界解析工程１３０では、図４の様にプリント基板のベアボード５１をメッシュ３００により分割し、それぞれのメッシュ毎に電源層５２，グランド層５３の電源パターンの形状、層厚情報から図５のような抵抗（Ｒ）、インダクタンス（Ｌ０）、コンダクタンス（Ｇ），容量（Ｃ）が計算される。ここで、メッシュ３００内の各メッシュの端子には番号が付記されており、図５では例えば（ｉ，ｊ）、（ｉ＋１，ｊ）などと記されている。この電磁界解析工程１３０では、各メッシュの定数Ｒ，Ｌ，Ｇ，Ｃの値を電磁界計算することで求められる。そして、計算されたメッシュの等価回路のそれぞれが各端子で接続されてプリント基板５１の電源プレーン５２，グランドプレーン５３間の等価回路１３０−ａ（図５）を生成する。
【００３３】
次にパラメータセットの計算工程１４０では、  電磁界解析工程１３０で求めたインダクタンス行列（Ｌｋ）を用いて半導体の配置位置からコンデンサの配置可能位置までのインダクタンス（Ｌ）を計算する。
【００３４】
電源ノイズを低減させたい半導体として図４の半導体素子１１を選ぶ場合について説明する。半導体素子１１に対するデカップリングコンデンサ２１をプリント基板５１に搭載する場合、デカップリングコンデンサ２１の搭載可能エリアは、他の部品との干渉や部品間の最小配置距離などを規定するプリント基板のデザインルールで規定される。半導体素子１１に対して、デカップリングコンデンサの特性はコンデンサまでのインダクタンス（Ｌ）で決まる。なぜならば、半導体素子１１の電源ノイズは数１のように半導体素子１１からみた電源インピーダンスに比例し、電源インピーダンスの最大値は反共振周波数で生じるためである。
【００３５】
図６（ａ）に図３，図４の基板に対する等価回路と、図６（ｂ）にその半導体１１から見た電源インピーダンスの絶対値｜Ｚ１１｜の周波数依存性を示す。図６（ａ）において、階層（ＬＳＩ）１で示した部位の回路が半導体チップの等価回路であり、スイッチング素子が切り替わることによる電源変動を電流源（ＣＳ）で表現し、オンチップ容量をＣ１，Ｃ２で表した。この容量Ｃ１，Ｃ２は寄生インダクタンスと寄生抵抗成分を有し、これらが一般的にはカスケード接続されると表現される。
【００３６】
また、階層（ＰＫＧ）２は半導体パッケージの等価回路であり、インダクタンスと抵抗、容量Ｃ３がカタカナの“エ”字型に（あるいはアルファベットの“Ｈ”字型に）接続されている。そして、階層（ＰＣＢ）３はプリント基板５１に相当し、同様に容量Ｃ４が“エ”字型に他の寄生成分と接続されている。同様に階層（ＰＳ）４はプリント基板５１に給電する電源回路であり、コネクタで電源回路がプリント基板上の電源配線に接続される。点線で示した１３０−１が半導体素子１１の等価回路であり、コンデンサ２１，２２の等価回路が１３０−２であり、そこに至るプリント基板５１上の経路の等価回路が１３０―３である。
【００３７】
図６（ｂ）は、半導体から見た電源インピーダンスの例であり、その特徴は電源インピーダンスは周波数毎に凸と凹を繰り返し、凹の底が共振周波数、凸の頂が反共振周波数である。図６（ｂ）の例では低周波側からｆ０が第１の共振周波数、ｆ１が第１の反共振周波数、ｆ２が第２の共振周波数などとなる。ここで、電気回路理論からよく知られているように共振、反共振は並列接続されたインダクタンスと容量により生じる。
【００３８】
インダクタンス（Ｌ）のインピーダンス（ＺＬ）と、容量（Ｃ）のインピーダンス（ＺＣ）は
ＺＬ＝ｊωＬ    ・・・（数２）
ＺＣ＝１／（ｊωＣ）    ・・・（数３）
であり、このＬＣの共振周波数（ω０）は
ω０＝１／√（ＬＣ）    ・・・（数４）
で表される。ここで、ｊは純虚数であり、ωは角周波数であり、周波数ｆに対して、ω＝２πｆの関係がある。
【００３９】
このため、インダクタンス（Ｌ）と容量（Ｃ）のインピーダンスの周波数（ｆ）に対する傾きは逆となり、図６（ｂ）では波線ＺＬ４，ＺＬ３がインダクタンスのインピーダンスを、一点鎖線ＺＣ２，ＺＣ３、ＺＣ４が容量のインピーダンスを示している。実際のプリント基板の持つ容量やインダクタンスの値は各階層毎に桁で異なっている。例えば、階層（ＰＣＢ）３の容量は数１００〜数１０００μＦあるが、階層（ＰＫＧ）２の容量はオンパッケージコンデンサを搭載したとしても数〜数１０μＦ程度であり、階層（ＬＳＩ）１での容量は大きくとも数１μＦ程度である。ここで、ＺＣ２，ＺＣ３，ＺＣ４は主に図６（ａ）の閉回路のループ２，３，４の持つ大きい方の容量に対応する。
【００４０】
同様にインダクタンスも階層毎に桁で異なる。インダクタンスの場合、電流経路の面積がそのまま、差交する磁束に比例するので電流経路面積の大きさにインダクタンスが比例すると考えればよい。例えば、階層（ＬＳＩ）１では１ｃｍ程度、階層（ＰＫＧ）２では数ｃｍ、階層（ＰＣＢ）３では数１０ｃｍなどである。以上のように、階層毎に桁で異なる容量とインダクタンスをプリント基板は有するので電源インピーダンスも桁毎に凸凹を示す。また、各共振、反共振周波数でのインピーダンスは各ループ回路のＱ値（良さの因子）に依存し、これはループの寄生抵抗値、コンダクタンス値に依存する。
【００４１】
以上のように電源インピーダンスの絶対値｜Ｚ１１｜は半導体からデカップリングコンデンサまでの距離（差交磁束面積）でインダクタンスが変化するので、どこにデカップリングコンデンサを配置するかで電源インピーダンスそして電源ノイズが変化することになる。すなわち図６（ａ）の等価回路ではデカップリングコンデンサはＣ４に対応し、デカップリングコンデンサの位置は、おおよそループ３のインダクタンスに対応することになる。
【００４２】
図７を用いて図１のパラメータセットの計算工程１４０を説明する。
【００４３】
工程１４１において、デカップリングコンデンサの配置に対応するインダクタンスパラメータ（Ｌ）の範囲を計算する。この計算工程１４１は、図８のようになされる。すなわち、工程１４１１では図４の様にメッシュ化されたプリント基板のうち、デザインルールデータベース２０００から参照された制約条件と部品配置データベース２００１から、半導体素子１１の最近接に搭載できるデカップリングコンデンサの配置可能な最短配置座標を計算する。
【００４４】
工程１４１２では、基板上の座標から等価回路上のメッシュ座標へと変換する。すなわち、このプリント基板上の部品座標情報を元に、半導体素子１１の電源ピンの位置を座標１とし、デカップリングコンデンサ位置を座標２とすると、等価回路１３０−ａ上のメッシュの中で、それら座標１、２に対応するメッシュ座標（ｉ１，ｊ１）、（ｉ２，ｊ２）を計算し変換する。
【００４５】
そして、工程１４１３にて最小インダクタンス（Ｌｍｉｎ）の計算を行う。この計算には最短距離に対応する２つのメッシュ座標（ｉ１，ｊ１），（ｉ２，ｊ２）間のインダクタンス（Ｌ）を、図５の等価回路１３０−ａからインダクタンス行列（Ｌｋ）を用いて計算する。この計算によりデカップリングコンデンサの最近接配置位置を最小のインダクタンスパラメータ（Ｌｍｉｎ）とできる。また、工程１４１４にて最大インダクタンス（Ｌｍａｘ）を計算する。このパラメータは基板上の半導体素子から最遠部を選んで求めてもよいし、１０程度の定数（ｋ＝１０）とおいてもよい。
【００４６】
以上により、インダクタンスパラメータ（Ｌ）の範囲を指定することができた。
【００４７】
同様に図７の工程１４２では寄生インダクタンスの範囲を計算する。すなわち、プリント基板設計で使用されるコンデンサのうち、その全種類の中からそのコンデンサの有する寄生インダクタンス（ＥＳＬ）の情報を部品特性が格納されているデータベース２００２から参照し、そのＥＳＬの最大値と最小値の範囲を計算する。
【００４８】
また、図９のように実装状態を想定したＥＳＬを計算してもよい。図９（ａ）はコンデンサをプリント基板に実装した状態を示す図（斜視図）であり、コンデンサ２１が図示していないプリント基板上に形成された電極パッド３１，３２に実装され搭載されている。そして、パッド３１，３２は、円柱のビアホール５１，５２の電極である円形パッド４１，４２に引き出され接続されている。ビアホール５１，５２の先端はプリント基板５１の電源層あるいはグランド層に接続されるので、接続端子を丸数字１、丸数字２とすると、この実装されたコンデンサの等価回路１３０−２は図９（ｂ）の様に表現できる。すなわち、丸数字１，丸数字２間の寄生成分として、ビアホールとパッドのインダクタンス＋抵抗成分、コンデンサ２１が持つ寄生抵抗（ＥＳＲ）と寄生インダクタンス（ＥＳＬ）および、容量（Ｃｃａｐ）の直接接続である。このコンデンサの基板実装形態は基板レイアウト設計に先立ちわかっている場合が多いので、その実装形態に対応する一度電磁界解析してモデル化することで寄生インダクタンスも予め知りうるわけである。もちろんこれをデータベース２００２に登録し工程１４２のＥＳＬの範囲計算に用いる。
【００４９】
次に、図７の工程１４３で、デカップリングコンデンサ個数（ｎ）の範囲を設定する。この設定はユーザに入力を求めてもよいし、あらかじめ最小値をｎｍｉｎ＝１、最大値をｎｍａｘ＝１００の様に決めておいてもよい。
【００５０】
工程１４４では以上工程１４１〜１４３で決まった３パラメータ（Ｌ，ｔ，ｎ）から直交表を作成する。例えば最大値、最小値、中央値を持ち、第３水準で直交表を作成する場合、９つのパラメータセット（ｐ）が求まる。これは全組み合わせである、３＾３＝２７通りに対して１／３に減っているのて、次の回路解析の時間を大幅に減じることができる。なお、直交表については特許文献４に詳しい。
【００５１】
図１の工程１５０では、このパラメータセットｐ（Ｌ，ｔ，ｎ）に対する回路解析を行う。例えば、ＳＰＩＣＥと呼ばれるシミュレータを用いることで回路解析がなされる。用いる等価回路は図６（ａ）を用いる。ここで、デカップリングコンデンサの位置に対するインダクタンスパラメータ（Ｌ）は等価回路１３０−３で表現されており、デカップリングコンデンサの種類（ｔ）に対応して図９（ｂ）のような経路を含むコンデンサの等価回路１３０−２で表す。個数（ｎ）に対しては、同じ等価回路１３０−４をｎ個並列接続する。すなわち、図１０の様に、ｎ個のコンデンサに応じた等価回路１３０−４〜１３０−４ｎを階層２と階層３の間に挿入して計算する。
【００５２】
また、図１１の様にプリント基板５１の等価回路１３０−ａを用いて計算してもよい。プリント基板５１等価回路１３０−ａに、各部品配置に対応するメッシュ座標に等価回路が接続される。例えば、１３０−３は半導体素子１１の等価回路であり、１３０−２はデカップリングコンデンサの等価回路である。等価回路１３０−２は最近傍位置に対応するメッシュに接続される。この場合、コンデンサ位置に対するインダクタンス（Ｌ）パラメータは距離（パターンの長さ）と線形な関係があるので、インダクタンス（Ｌ）の値は、これに等しい半導体素子１１，１２の電源ピンからの距離を半径とする円上に配置されるのと等価になる。すなわち、インダクタンス（Ｌ）の値の範囲は、搭載位置の距離に再変換できる。
【００５３】
このように図６（ａ）、図１０あるいは図１１のように等価回路を用いることで図１の工程１５０の計算が可能となる。そして、回路解析１５０の結果、指標として電源インピーダンスの絶対値｜Ｚ１１｜を取った指標計算１６０が可能となる。この計算には、図６（ｂ）の反共振周波数（ｆ１、ｆ３）の電源インピーダンスの絶対値｜Ｚ１１｜で大きい方をとる。こうすることですべてのパラメータセット（ｐ）に対して、一つの指標を計算できる。
【００５４】
工程１８０においては、パラメータセット（ｐ）の各パラメータ（Ｌ，ｔ，ｎ）を対する電源インピーダンスの絶対値｜Ｚ１１｜指標をした推定式が計算される。この計算方法は特許文献５に詳しい。推定式Ｚ１１は数５のようにパラメータを変数とし、
Ｚ１１＝｜Ｚ１１（ｐ）｜＝｜Ｚ１１（Ｌ，ｔ，ｎ）｜
＝ａ０＋Σ（ａｉ・Ｌ＾ｉ＋ｂｉ・ｔ＾ｉ＋ｃｉ・ｎ＾ｉ）（ｉ＝１．．２）
・・・（数５）
Ｌｍｉｎ      ＜  Ｌ  ＜  Ｌｍａｘ，  
ＥＳＬｍｉｎ  ＜  ｔ  ＜  ＥＳＬｍａｘ，
ｎｍｉｎ      ＜  ｎ  ＜  ｎｍａｘ．
で有効な精度を有する。ここで、ａ０は定数で、ａｉ，ｂｉ，ｃｉは各パラメータ（Ｌ，ｔ，ｎ）の係数であり、ｉは１から２まで加算（Σ）される。また、必要であれば、Ｌとｎの積など、交互作用を定義し、２次の項を推定式に加えることで高精度化をはかることも可能である。この工程１８０により各パラメータの範囲内であればパラメータのどのような組合せで対しても電気特性評価指標である電源インピーダンスの絶対値｜Ｚ１１｜を電磁界解析なしで算術計算できることになる。
【００５５】
図１の工程１９０においては、数５の推定式を用いてノイズ電圧を推定する。  推定にはパラメータセット（ｐ）に対するＺ１１を数１に代入して計算される。本計算は算術計算であるのできわめて高速に計算できる。
【００５６】
図１の工程２００で目標値以下であるか判定し、未達であれば、工程２１０において部品を再配置する。そして工程１９０でノイズ電圧が再推定され再び工程１９０でノイズ電圧推定され工程２００で判断される、という一連のシーケンスをとる。
【００５７】
更に、図面１２の様に検証工程２２０を追加してもよい。これは、判定工程２００にて推定式ベースの部品再配置後のノイズ電圧が目標値を下回り合格した後に、その最終的な部品配置でのノイズ電圧が目標値を下回ったのかの検証を行うことである。
【００５８】
すなわち、この最終部品配置に対する電磁界解析と回路解析を行うことで、この最終部品配置の電源ノイズが目標値を本当に下回るのかを高精度に検証することができる。これにより、工程１８０で求めた推定式が誤差を多分に含む場合であっても、工程２２０で電磁界解析、回路解析を行うので設計精度を担保できるという効果がある。
【００５９】
また、工程２２０で詳細検証を行って目標のノイズ値よりも大きいとの判断が工程２３０でが出た場合は、工程１４０に戻り、パラメータの範囲を狭めて再計算することで、パラメータの絞り込みが短ＴＡＴで可能となる。
【００６０】
本実施例では、電気特性評価指標に電源インピーダンスの絶対値｜Ｚ１１｜をとり、これを用いて数１を用いて電源ノイズの推定を行った。この方法ばかりでなく回路解析１５０にて電源ノイズそのものを計算し、その変動ノイズの最大値（Ｖｎ）を工程１６０で求める電気特性評価指標に取る事もできる。このＶｎを用いて工程１８０での定式化は数５と同様な考え方で、
Ｖｎ＝Ｖｎ（ｐ）＝Ｖｎ（Ｌ，ｔ，ｎ）
＝ａ０＋Σ（ａｉ・Ｌ＾ｉ＋ｂｉ・ｔ＾ｉ＋ｃｉ・ｎ＾ｉ）（ｉ＝１．．２）
・・・（数６）
Ｌｍｉｎ      ＜  Ｌ  ＜  Ｌｍａｘ，  
ＥＳＬｍｉｎ  ＜  ｔ  ＜  ＥＳＬｍａｘ，
ｎｍｉｎ      ＜  ｎ  ＜  ｎｍａｘ．
である。この場合、工程１９０では数６の算術計算を行う。同様にパラメータセット（ｐ）も、（Ｌ，ｔ，ｎ）ばかりでなく、パッケージの大きさ、ボール数や信号―グランド比などを選んでもよい。これにより設計の自由度が向上し、かつ、回路解析を繰り返さないという短ＴＡＴ設計の本質は保持している。
【実施例２】
【００６１】
第２の実施例を図１３，１４、１５を用いて説明する。  図１３で、図１との差は、部品配置を行う工程２３０をＧＵＩ（グラフィカルユーザインタフェース）で行うことである。その工程２３０を図１４に示す。
【００６２】
工程２３０のシーケンスは、まず、工程２３１で配置に伴うノイズ電圧の推定を実施例１に同じく数１に従って推定式を用いて行う。そして、工程２３２において、計算結果を図１５の様に表示する。
【００６３】
図１５では、パソコンのウインドウ８０内に基板レイアウト情報エリア８１と電源インピーダンスを示すインダクタンス情報エリア８２と、電圧波形を表示する波形情報エリア８３画面を持つ。
【００６４】
基板情報エリア８１ではプリント基板５１内に電源層パターン５２，半導体素子１１、１２や、コンデンサ２１，２２が表示されている。そして、デザインルールで規定された、デカップリングコンデンサ２１，２２の搭載可能エリア６１が白抜きで表示されている。今、ユーザはマウスカーソル７１でコンデンサ２２を選択し、左下方向に移動させると、インピーダンス情報エリア８２、と波形情報エリア８３の波形が移動に伴って変化する。エリア８２内の波形が、実線から波線へ変化する。これは、電源インピーダンスが多項式の推定式で表現されているので、マウス移動の時間程度でもパソコンはこの電源インピーダンスを計算することができ、リアルタイムに表示させることが可能となる。ここでの周波数（ｆ）に対するインピーダンスＺ１１（ｆ）の計算は次式のように行う。
Ｚ１１（ｆ）＝ＺＣ２／／ＺＣ３／／ＺＣ４／／ＺＬ３／／ＺＬ４    ・・・（数７）
ここで、記号“／／”は並列接続した場合の合成インピーダンスを意味する。そして、ＺＣ２，ＺＣ３，ＺＬ３，ＺＬ４のそれぞれの値が数５の様にパラメータセット（ｐ）で多項式により定式化されている。例えば、ＺＣ２ならば、
ＺＣ２＝ａ０＋Σ（ａｉ・Ｌ＾ｉ＋ｂｉ・ｔ＾ｉ＋ｃｉ・ｎ＾ｉ）（ｉ＝１．．２）                                                                  ・・・（数８）
の多項式で表現されている。このため、複数の周波数（ｆ）に対する電源インピーダンスの絶対値Ｚ１１（ｆ）は、多項式で表現されたＺＣ２，ＺＣ３、ＺＬ３などのパラメータで算術計算可能であり、高速計算が可能である。
【００６５】
また、電源ノイズ波形（Ｖｇｎｄ（ｔ））は、
Ｖｇｎｄ（ｔ）＝Σ（Ｚ１１（ｆｉ）＊Ｉ（ｆｉ））  （ｉ＝１．．ｋ）
・・・（数９）
のように計算すればよい。すなわち、電源インピーダンスＺ１１の反共振点周波数（ｆｉ）の個数をｋ個選び、その周波数での電源インピーダンスＺ１１とノイズ電流源モデルの電流値との積を求めることで電源ノイズ波形を計算することができる。そして、これも多項式を用いた算術演算なのでリアルタイム表示を可能とするソフトウエアの実装ができる。
【００６６】
また、エリア８２に目標インピーダンス（Ｚｔａｒｇｅｔ）が表示されていれば、更にユーザはコンデンサ２２の配置を、目標に近づけるように短い時間で設計することができる。同様にノイズ電圧の目標値（Ｖｔａｒｇｅｔ）を表示すれば同様な効果が得られる。
【００６７】
ここで、図１４の工程と図１５の画面上の動作の対応は、マウスによる部品配置の移動は図１４では部品選択の操作が工程２３４のパラメータの選択に、マウスによる部品の移動が工程２３５のパラメータ値の変更（この場合、配置位置）と、計算イベントの発生工程２３６での動作になる。また、工程２３５のパラメータ値の変更で、コンデンサのサイズや種類（ｔ）を変更するのは、図示していないが、部品リストからマウスにより選択することでなされる。また、コンデンサの個数（ｎ）も、ＧＵＩでコンデンサを追加できる。これは設計者がコンデンサを１つおいてはまた１つ追加しという操作で（ｎ）が加算される。
【００６８】
本実施例によれば、熟練設計者でなくともデカップリングコンデンサの種類、搭載場所、個数を画面上に操作だけで目標電源インピーダンスと電圧波形をリアルタイムにモニタしながら選択できるので、短時間で設計を完了させることができる。これは回路解析を部品再配置毎に繰り返す代わりに多項式で表された推定式（数５，数６）を用いるので達成できる。
【実施例３】
【００６９】
第３の実施例を図１６〜図１７を用いて説明する。実施例１との差は工程１３０の電磁界解析でインダクタンスＬｋではなくＹパラメータを計算することと、工程１６０の回路解析の変わりに行列演算を行うこと（工程１５５）である。ここでＹパラメータとはアドミタンスパラメータのことで、Ｙパラメータは解析対象の周波数範囲における個々の周波数のアドミタンスの行列である。回路計算の代わりにＹパラメータを使うことで実施例１における工程１５０〜１７０の繰り返しによる電気特性評価指標の定式化を短時間に行える利点がある。
【００７０】
以下にこのようなＹパラメータを使うことで回路計算に比べて計算が高速化する理由を述べる。
【００７１】
まず、Ｙパラメータを用いてコンデンサ部品を置き換えたときの給電系のインピーダンスの変化をどのように計算するかを説明する。この手法では、まず第一に図１７に示すように対象のプリント配線基板に搭載部品情報を何も付加しない状態で、ＬＳＩ搭載箇所及びコンデンサ部品搭載箇所に解析用のポートを立てる。図１７では２つのＬＳＩ搭載用のポート１３とポート１４を立てている。これらＬＳＩ用のポートはＬＳＩ実装エリアの中央の電源パッド及びグランドパッドに対して、ポートの＋と−をそれぞれ割り当てるように設定する。また、図１７では２４〜２６をはじめとして多数のコンデンサ搭載箇所にもポートを立てており、先ほどと同様に電源パッド及びグランドパッドに対して、ポートの＋と−をそれぞれ割り当てるように設定する。このようにＬＳＩ用のポート数をｎｐ
、コンデンサを置くためのポート数をｎｔとすると、全ポート数ｎ＝ｎｐ＋ｎｔとすると、ベアボードのアドミタンスマトリクス[Ｙ]ｎｘｎは以下のようにグループ化できる。
|[Y11]npxnp   [Y12]npxnt  |
[Ｙ]nxn＝|                        |                ・・・（数１０）
|[Y21]ntxnp   [Y22]ntxnt  |nxn
また、図９で示したコンデンサの等価回路から、コンデンサのＹパラメータは容易に計算できる。ここで、例えばYaというアドミタンスを持つ回路とYbというアドミタンスを持つ回路が並列接続されれているとき、両者を接続した後の全体回路のアドミタンスＹ‘はＹ’＝Ｙａ＋Ｙｂと表現できるから、（数１０）表すプリント基板の電気特性Ｙと、各コンデンサ用ポートに接続するコンデンサのアドミタンスの組み合わせを表現した行列Ｙｃの２つのアドミタンス行列から、以下の通り簡単な行列の足し算でコンデンサ搭載後のアドミタンスＹ‘を計算することができる。
|[Y11]npxnp   [Y12]npxnt |        |[ 0 ]npxnp   [ 0 ]npxnt |
[Ｙ’]nxn＝ |                       |    ＋  |                       |  
|[Y21]ntxnp   [Y22]ntxnt |nxn     |[ 0 ]ntxnp   [ Yc]ntxnt  |nxn
・・・（数１１）
ここで、[0]は零行列、[Yc]はデカップリングコンデンサの体格行列を示す。
【００７２】
このようにして、工程１４０で得られたパラメータセットを元にして、コンデンサ搭載条件に応じた複数のコンデンサ用アドミタンス行列Ｙｃを用意して計算すれば、各種コンデンサ搭載条件に応じた全体のアドミタンス行列が得られ、結果として各LSIのポートから見た各種コンデンサ搭載条件でのＹパラメータを得て、それを元にインピーダンスＺ１１を計算することができる。
【００７３】
なお、ここではＹパラメータを用いたが、ＳパラメータやＺパラメータ（インピーダンスパラメータ）などの他の周波数パラメータを用いても同様の行列演算が可能であり、場合によってこれら他のパラメータを使ってももちろん良い。  
【実施例４】
【００７４】
第4の実施例を図１８〜図１９を用いて説明する。実施例１との差は、図１８の設計方法を示すフローチャートにおいて半導体チップの給電系特性を最適化する工程を追加している点である。半導体チップの給電系特性を最適化するフローを追加することで、半導体チップの設計段階で半導体チップに搭載するオンチップ容量を見積もることができるという効果がある。
【００７５】
図18のフローについて説明する。
プログラムを開始し、工程400で半導体チップ設計情報・基板設計情報を入力する。ついで工程420で半導体チップの等価回路とプリント基板の等価回路を結合した給電系全体等価回路を作成する。工程120で基板上に部品を初期配置し、工程130で電磁界解析を実施する。工程140で基板設計のパラメータから直交表を作成し、工程150と工程160で半導体チップと基板を含む全体の給電系特性｜Z11｜を解析する。この解析は工程170でパラメータの数だけ繰り返して実施し、工程180で各パラメータについて電気特性評価指標を数式化する。得られた数式を用いて工程190でノイズ電圧を推定し、工程200でノイズ電圧が目標値を満足するか判定する。目標値を満たせばフローは終了だが、満たさない場合は工程210で部品を再配置してノイズ電圧の推定を繰り返す。但し、工程430において数式に入力するパラメータを制限しており、この制限下でノイズ電圧が目標値を満たさず収束しない場合、工程440で半導体チップの等価回路の容量成分を増大させて工程140以下のフローを繰り返す。こうして最終的に目標値を満たした時点で、必要最小限のコンデンサまたはオンチップ容量で動作するように給電系が最適化される。
【００７６】
以下に図１８に追加した工程400〜の詳細を説明する。
工程400では半導体チップ・パッケージ・基板の設計情報の入力を行う。パッケージ・基板の情報は部品情報(t)として実施例1同様に入力する。半導体チップに関しては、サイズ情報やプロセス情報および目標値を入力する。
【００７７】
工程420では半導体チップを含むプリント基板の給電系等価回路を工程400で入力した設計情報から作成する。本実施例では図１９の130-1Aに示すように、電源端子92Vとグランド端子92G間を抵抗、インダクタンス、容量の直列回路と電流源CSを並列に接続して半導体チップの給電系等価回路を表現している。電流源ＣＳはスイッチング素子が切り替わることによる電源変動を表現しており、半導体プロセス・消費電力・クロック周波数・チップサイズを基に計算される。もちろん、半導体チップの等価回路は本等価回路以外の構成でも良く、半導体チップのレイアウトを2次元的・3次元的に分割した等価回路やより複雑な等価回路を用いても良い。
【００７８】
工程430では直交表のパラメータテーブル内で工程200が収束するか判定する。工程190で半導体チップ給電系等価回路内の電源端子92Vのノイズ電圧を計算し、工程200で電源端子92Vのノイズ電圧が目標値以下となるか判定する。工程430で実現可能な範囲で入力パラメータのテーブルを作成し、このパラメータテーブルの制限内で工程210の部品再配置を繰り返す。パラメータテーブル内でノイズ電圧が目標値以下にならない場合、工程430で収束不可能と判定して工程440へ移る。
【００７９】
工程440では半導体チップ部の等価回路の容量成分を増加する処理を行う。工程430で収束不可能と判定された場合、半導体チップの容量成分が小さいことに起因すると判断し、工程440で等価回路の容量成分を増加させる。具体的には１回の処理につき容量成分を5％増加させる。なお容量増加の割合は5％でなくとも良く、給電系に応じて変更できる。
【実施例５】
【００８０】
第５の実施例を図２０を用いて説明する。実施例1〜４との差は、図１、図１２、図１６、図１８のフローチャート内のノイズ電圧推定値と目標値を判定する工程200で、目標値に半導体チップの動作許容電圧を用いる点である。目標値として周波数特性を持つ半導体チップの動作許容電圧を用いることで、半導体チップ・パッケージ・基板の給電系特性について、動作に影響を及ぼす帯域のみ対策することが可能となり、より無駄の少ない給電系を設計できるという効果がある。
【００８１】
図２０(a)に工程190で計算した給電系インピーダンス解析結果とインピーダンスの目標値を示す。工程190で半導体チップ・パッケージ・基板の給電特性を考慮した全体のインピーダンスプロファイル|Z11|が算出され、このインピーダンス|Z11|と電流値I(f)の積がチップの動作を保障するためのノイズ電圧Vnとなる。このとき、図２０(b)に示すVtarget_newのように、ノイズ電源への感度が高い特定の帯域を避けるように目標設定することでより無駄の少ない給電系最適化が可能となる。
たとえばノイズ電圧の目標値がVtargetのように一定値の場合、目標とするインピーダンスプロファイルはZtargetのように周波数依存性を持たず、最適化するインピーダンスプロファイルを全帯域でZtarget以下にする必要がある。一方、ノイズ電圧が周波数特性をもつVtarget_newの場合、最適化するインピーダンスプロファイルもZtarget_newのように周波数依存性を持つため全帯域で低インピーダンスにする必要が無く、必要十分な給電系設計が可能となる。
【実施例６】
【００８２】
第６の実施例を図２１〜図２５を用いて説明する。実施例4との差は半導体チップの等価回路の電源端子を多ピン化した点である。半導体チップの電源端子を多ピン化することで電源端子毎に設計を最適化できるため、半導体チップやパッケージ等が構造的に端子毎の特性が大きく異なる場合に、それぞれの端子の特性に対応した給電系設計が可能になるという効果がある。
【００８３】
本実施例では、実施例4では単一だった半導体チップの電源端子を複数の電源端子に細分化している。本実施例では電源端子数は8個であり、各電源端子の半導体パッケージ・プリント基板との接続を表現するため、図６（a）で示した電源系等価回路を図２１に示すような等価回路に置き換える。
【００８４】
図２１において、半導体チップの各電源端子からみた半導体パッケージの等価回路C131-1、C132-1・・・C138-1はパッケージの等価回路C131-2、C132-2・・・C138-2に接続される。各パッケージモデル間は電源端子間をLV1-1、LV2-1・・・LV7-1で接続され、グランド端子間をLG1-1、LG2-1・・・LG7-1で接続される。各パッケージモデルはPCBモデルC131-3、C132-3・・・C138-3に接続される。各PCBモデル間は電源端子間をLV1-2、LV2-2・・・LV7-2で接続され、グランド端子間をLG1-2、LG2-2・・・LG7-2で接続され半導体チップの各電源端子とプリント基板を接続する場所によって半導体チップから見た給電系特性には差が現れる。このため、図２１に示した給電系等価回路では、半導体チップの電源端子・グランド端子は図５の電源プレーンとグランドプレーンのメッシュ状の等価回路網において構造的にもっとも近い端子に接続するべきである。
【００８５】
半導体チップの電源系の等価回路を多ピン化したことにより、半導体チップとプリント基板の最適化設計は図２２に示されるフローで実施される。
【００８６】
プログラムを開始し、工程400で半導体チップ設計情報・基板設計情報を入力する。ついで工程410で半導体チップモデルの等価回路を作成し、工程420で給電系全体の等価回路を作成する。工程120で基板上に部品を初期配置し、工程130で電磁界解析を実施する。
【００８７】
工程140で基板設計のパラメータから直交表を作成し、工程150と工程160で半導体チップと基板を含む全体の給電系特性｜Z11｜を解析する。この解析は工程170でパラメータの数だけ繰り返して実施し、工程180で各パラメータについて電気特性評価指標を数式化する。得られた数式を用いて工程190で各電源端子のノイズ電圧を推定し、工程200でノイズ電圧が目標値を満足するか判定する。全電源端子で目標値を満たせばフローは終了だが、満たさない場合は工程210で部品を再配置してノイズ電圧の推定を繰り返す。但し、工程430において数式に入力するパラメータを制限しており、この条件下で目標値を満たさず収束しない場合、工程440で半導体チップの等価容量を増大させて工程140以下のフローを繰り返す。こうして最終的に目標値を満たした時の半導体チップと基板の給電系が最適な給電系と言える。
【００８８】
以下に図２２に追加した工程400〜の詳細を説明する。
工程400では半導体チップ・パッケージ・基板の設計情報の入力を行う。パッケージ・基板の情報は部品情報(t)として実施例1同様に入力し、半導体チップの設計情報はレイアウト入力GUI（図２３）で入力する。図２３では半導体チップのプロセス情報、ならびに電源パッド92VP〜99VP、グランドパッド92Gp〜99Gpの配置を入力し、続けて容量セル91のサイズ・配置を入力する。
【００８９】
工程410では半導体チップモデルを作成する。工程400で入力した半導体チップ設計情報、コアセルのサイズと配置、各電源端子の配置から半導体チップの給電系等価回路を作成する。図２４に示すように、半導体チップの給電系等価回路は電源端子92Vpと93Vp間やグランド端子92Gpと93Gp間は抵抗素子で接続しており、電源端子92Vpとグランド端子92Gp間には容量素子C1-1と抵抗素子R1-1の直列回路と電流源を並列に挿入している。なお、電源端子間・グランド端子間を接続する素子としてインダクタンス素子を追加しても良いし、抵抗素子とインダクタンス素子を置換しても良い。
【００９０】
モデル作成の工程を図２５に示す。
抵抗素子について説明する。工程411にて半導体プロセスや消費電力で決まる給電系配線の配線幅や配線厚みから半導体チップ内給電系の単位長さ当りの抵抗値R0を算出する。工程412でこの単位長さ当り抵抗値と各電源端子・グランド端子間の距離Lnから端子間抵抗RV1〜10、RG1〜10を計算する。また、左右のチップ端のパッド列で給電系が分断される場合、RV7〜10、RG7〜10を高抵抗（例えば1MΩ以上）とすればよい。なお、チップ給電系内部を複数の格子に分割し、等価回路をメッシュ状に構築しても良い。
容量素子C1-1〜C8-1はコアセルの設計情報から決定する。工程413でプロセス情報・セル面積・層数等の設計情報からコアセルの容量が計算でき、初期値として各電源端子に等分に割り振られる。
【００９１】
電流源ＣＳ1〜8はスイッチング素子が切り替わることによる電源変動を表現しており、半導体プロセス・消費電力・クロック周波数・チップサイズを基に計算される。
【００９２】
工程414では、CnとRnを組み合わせた等価回路を構築し、容量素子の接続位置は各セルに最も近い電源端子とグランド端子間とする。たとえば図２０の91容量セルに最も近い給電系端子は電源端子92とグランド端子93となり、このとき図２１の等価回路では容量素子C1-1は電源端子95とグランド端子96の間に接続される。他の素子も同様にして接続する。
【００９３】
工程420では給電系全体の等価回路を作成する。工程410で作成した半導体チップの等価回路とプリント基板の等価回路を組み合わせて全体の給電系等価回路を作成する。等価回路は図21に示すように複数の電源端子・グランド端子を持ち、プリント基板の構造的に最近接となるノードに接続される。
【００９４】
工程430では直交表のパラメータテーブル内で工程200が収束するか判定する。工程190で各電源端子のノイズ電圧を計算し、工程200で全電源端子のノイズ電圧が目標値以下となるか判定する。工程430で実現可能な範囲で入力パラメータのテーブルを作成し、このパラメータテーブルの制限内で工程210の部品再配置を繰り返す。パラメータテーブル内でノイズ電圧が目標値以下にならない場合、工程430で収束不可能と判定して工程440へ移る。
【００９５】
工程440では半導体チップ部の等価回路の容量成分を増加する処理を行う。工程430で収束不可能と判定された場合、半導体チップの容量成分が小さいことに起因すると判断し、工程440で等価回路の容量成分を増加させる。具体的には、工程430が作成したパラメータテーブルにおいて、工程200で目標値以下となった回数が最も多い電源端子に近い容量素子を5％増加させる。
【００９６】
なお容量増加の割合は5％でなくとも良いし、一度の処理で容量を増加する素子は複数でももちろん良い。
【実施例７】
【００９７】
第7の実施例を図２６を用いて説明する。実施例4〜6との差は給電系の最適化判定を行う工程200で目標値にインピーダンスを用いた点である。ノイズ電圧で判定する場合、電気特性指標｜Z11｜から一度電圧を推定する処理が必要となり計算時間が増大する。このため、ノイズ電圧ではなくインピーダンスで判定することでより高速な処理が可能になるという効果がある。
【００９８】
以下に図２６に追加した工程400〜の詳細を説明する。
開始から工程180までのフローは実施例4と同様である。
工程190で電気特性評価指標の式からインピーダンスを推定する。この式は直接インピーダンスを計算するため、給電系全体のインピーダンスは高速に計算できる。
【００９９】
工程200でインピーダンスの目標値と推定したインピーダンスを比較し判定する。実施例6のように半導体チップの等価回路に電源端子が複数ある場合、各電源端子毎に目標値との比較を行う。
【０１００】
目標値を満たさない場合、工程430で現実的なパラメータテーブル内で工程200の判定が収束するか否かを判定する。収束の可能性があれば工程210で部品の再配置後に工程190を繰り返すループを行い、収束の可能性が無ければ工程440で半導体チップの等価回路の容量成分を増加させて工程140から繰り返すループを行う。
【０１０１】
目標値を満たす場合、工程220で目標値を満たしたパラメータを用いて電磁界解析と回路解析を実施してノイズ電圧を解析する。工程230で解析したノイズ電圧をノイズ電圧の目標値と比較し、給電系が最適化されているかを検証する。
【０１０２】
ノイズ電圧が目標値以下であれば終了だが、目標値を満たさなければ工程440で半導体チップの等価回路の容量成分を増加し、工程140から繰り返すループを行う。
【符号の説明】
【０１０３】
１・・・電源インピーダンス等価回路の半導体チップの階層    ２・・・電源インピーダンス等価回路の半導体パッケージの階層    ３・・・電源インピーダンス等価回路のプリント基板の階層    ４・・・電源インピーダンス等価回路の電源回路の階層    １１、      １２・・・半導体素子    １３、１４・・・半導体素子用ポート    ２１〜２３・・・デカップリングコンデンサ    ２４〜２６・・・デカップリングコンデンサ用ポート          ３１，３２・・・コンデンサパッド    ４１、４２・・・ビアのパッド    ５２，５３・・・  ビアホール（部分）    ５１・・・プリント基板    ５２・・・プリント基板内の電源層
５３・・・プリント基板内のグランド層    ５４・・・プリント基板内の信号層    
６１・・・コンデンサ搭載可能エリア    ７１・・・マウスカーソル    ８０・・・ＰＣの作業ウインドウ    ８１・・・プリント基板表示エリア    ８２・・・電源インピーダンス表示エリア    ８３・・・電源ノイズ表示エリア    ９０・・・チップ全体表示エリア    ９１・・・容量セルのシンボル    ９２Ｖ・・・半導体チップの電源パッド
９２Ｇ・・・半導体チップのグランドパッド    ９２ＶＰ〜９９ＶＰ・・・半導体チップの電源パッド    ９２ＧＰ〜９９ＧＰ・・・半導体チップのグランドパッド    
１３０−ａ・・・プリント基板５１の等価回路    １３０−１・・・半導体素子の等価回路    １３０−２・・・実装パターンを含むコンデンサの等価回路    
１３０−３・・・半導体素子からコンデンサまでの基板の電源―グランドの等価回路
１３１−１・・・電源端子1に対応する半導体素子の等価回路    １３１−２・・・電源端子1に接続するパッケージの電源―グランドの等価回路    １３１−３・・・電源端子1周辺のPCB基板の電源―グランドの等価回路    １３１−４・・・電源端子1周辺の実装パターンを含むコンデンサの等価回路    １３２−１・・・電源端子２に対応する半導体素子の等価回路    １３２−２・・・電源端子２に接続するパッケージの電源―グランドの等価回路    １３２−３・・・電源端子２周辺のPCB基板の電源―グランドの等価回路    １３２−４・・・電源端子２周辺の実装パターンを含むコンデンサの等価回路
１３８−１・・・電源端子８に対応する半導体素子の等価回路    １３８−２・・・電源端子８に接続するパッケージの電源―グランドの等価回路    １３８−３・・・電源端子８周辺のPCB基板の電源―グランドの等価回路    １３８−４・・・電源端子８周辺の実装パターンを含むコンデンサの等価回路    ＣＳ・・・半導体素子の等価回路で電流源回路部    ＣＳ１〜ＣＳ８・・・半導体素子の各電源端子から見た等価回路の電流源回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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