(57)【特許請求の範囲】
【請求項１】
バッファリングイネーブル信号と入力アドレスとから第１ラッチ入力アドレスを生成するアドレス入力手段と、
前記第１ラッチ入力アドレスとクロックとから第２ラッチ入力アドレスを生成するクロック同期手段と、
有効アドレス信号がイネーブルになった状態で入力されるクロック信号の遷移に応じて生成されるコマンドパルス信号と前記第２ラッチ入力アドレスとから同期出力アドレスを生成する同期式アドレスラッチ手段と、
有効アドレス信号と前記クロックとから同期モードであるか否かを判別して同期モード信号を生成する同期モード検出手段と、
前記同期モード信号と、有効アドレス信号のイネーブルに応じて生成されるアドレスストローブ信号及び前記第２ラッチ入力アドレスから非同期出力アドレスを生成する非同期式アドレスラッチ手段と、
を含むことを特徴とする半導体記憶装置のアドレスバッファ。
【請求項２】
前記アドレス入力手段は、
前記バッファリングイネーブル信号がイネーブルになったか否かに応じて前記入力アドレスの入力を制御する制御部と、
前記制御部の制御により前記入力アドレスを駆動して前記第１ラッチ入力アドレスを生成する駆動部と、
を含むことを特徴とする請求項１に記載の半導体記憶装置のアドレスバッファ。
【請求項３】
前記制御部は、
ゲート端に前記バッファリングイネーブル信号が入力され、ソース端に周辺電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタと、
ゲート端に前記バッファリングイネーブル信号が入力され、ドレーン端が前記駆動部に接続され、かつソース端が接地される第２トランジスタと、
を含むことを特徴とする請求項２に記載の半導体記憶装置のアドレスバッファ。
【請求項４】
前記駆動部は、
ゲート端に前記入力アドレスが入力され、ソース端が前記制御部に接続され、かつドレーン端が第１ノードを介して前記制御部に接続される第３トランジスタと、
ゲート端に前記入力アドレスが入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第４トランジスタと、
前記第１ノードに印加される電位の位相を反転して前記第１ラッチ入力アドレスを出力するインバータと、
を含むことを特徴とする請求項３に記載の半導体記憶装置のアドレスバッファ。
【請求項５】
前記第１トランジスタのドレーン端は前記第３トランジスタのソース端に接続され、前記第２トランジスタのドレーン端は前記第１ノードに接続されることを特徴とする請求項４に記載の半導体記憶装置のアドレスバッファ。
【請求項６】
前記同期式アドレスラッチ手段は、
前記コマンドパルス信号がイネーブルになったか否かにより前記第２ラッチ入力アドレスから第１及び第２アドレス生成信号を生成するアドレス生成制御部と、
前記第１及び第２アドレス生成信号を受信して前記同期出力アドレスを生成するアドレス生成部と、
前記同期出力アドレスをラッチするラッチ部と、
を含むことを特徴とする請求項１に記載の半導体記憶装置のアドレスバッファ。
【請求項７】
前記アドレス生成制御部は、
ゲート端に前記コマンドパルス信号が入力され、ソース端に周辺電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端が第２ノードに接続され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第１ノードに接続される第２トランジスタと、
ゲート端が前記第２ノードに接続され、ドレーン端が前記第１ノードに接続される第３トランジスタと、
ゲート端に前記コマンドパルス信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第２ノードに接続される第４トランジスタと、
ゲート端が前記第１ノードに接続され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第２ノードに接続される第５トランジスタと、
ゲート端が前記第１ノードに接続され、ドレーン端が前記第２ノードに接続される第６トランジスタと、
ゲート端に前記第２ラッチ入力アドレスが入力され、ドレーン端が前記第３トランジスタのソース端に接続され、かつソース端が第３ノードに接続される第７トランジスタと、
前記第２ラッチ入力アドレスを反転するインバータと、
ゲート端に前記インバータの出力信号が入力され、ドレーン端が前記第６トランジスタのソース端に接続され、かつソース端が前記第３ノードに接続される第８トランジスタと、
ゲート端に前記コマンドパルス信号が入力され、ドレーン端が前記第３ノードに接続され、かつソース端が接地される第８トランジスタと、
ゲート端に前記コマンドパルス信号が入力され、ドレーン端が前記第３ノードに接続され、かつソース端が接地される第９トランジスタと、
を含み、前記第２ノードから出力される信号が前記第１アドレス生成信号であり、前記第１ノードから出力される信号が前記第２アドレス生成信号であることを特徴とする請求項６に記載の半導体記憶装置のアドレスバッファ。
【請求項８】
前記アドレス生成部は、
前記第１アドレス生成信号を非反転駆動する第１及び第２インバータと、
前記第２アドレス生成信号を反転駆動する第３インバータと、
ゲート端に前記第２インバータの出力信号が入力され、ソース端に周辺電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端に前記第２インバータの出力信号が入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第２トランジスタと、
を含み、前記第１ノードから出力される信号が前記同期出力アドレスであることを特徴とする請求項６に記載の半導体記憶装置のアドレスバッファ。
【請求項９】
前記ラッチ部は、前記アドレス生成部から出力される前記同期出力アドレスに対するラッチ構造を形成する第１及び第２インバータを含むことを特徴とする請求項６に記載の半導体記憶装置のアドレスバッファ。
【請求項１０】
前記同期モード検出手段は、
前記有効アドレス信号がイネーブルになったか否かに応じて前記クロックの駆動及びラッチを制御する制御部と、
前記制御部の制御により前記クロックを駆動する駆動部と、
前記駆動部で駆動された信号をラッチするラッチ部と、
を含むことを特徴とする請求項１に記載の半導体記憶装置のアドレスバッファ。
【請求項１１】
前記制御部は、
前記有効アドレス信号を所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転する第１インバータと、
前記有効アドレス信号と前記第１インバータの出力信号を受信して有効アドレスパルス信号を出力するナンドゲートと、
ゲート端に前記有効アドレスパルス信号が入力され、ソース端に周辺電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタと、
を含むことを特徴とする請求項１０に記載の半導体記憶装置のアドレスバッファ。
【請求項１２】
前記駆動部は、
ゲート端に前記クロックが入力され、ソース端が前記制御部に接続され、かつドレーン端が第１ノードに接続される第２トランジスタと、
ゲート端に前記クロックが入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第３トランジスタと、
を含むことを特徴とする請求項１１に記載の半導体記憶装置のアドレスバッファ。
【請求項１３】
前記ラッチ部は、
前記第１ノードに伝達された信号を受信する第２インバータと、
前記第２インバータとラッチ構造を形成する第３インバータと、
を含み、前記同期モード信号を出力することを特徴とする請求項１２に記載の半導体記憶装置のアドレスバッファ。
【請求項１４】
前記第１トランジスタのドレーン端が前記第２トランジスタのソース端に接続され、前記第１ノードが前記第２インバータの入力端に接続されることを特徴とする請求項１３に記載の半導体記憶装置のアドレスバッファ。
【請求項１５】
前記非同期式アドレスラッチ手段は、
前記同期モード信号と前記アドレスストローブ信号を組み合わせてラッチイネーブル信号を生成する信号組合部と、
前記ラッチイネーブル信号がイネーブルになったか否かにより前記第２ラッチ入力アドレスから第１及び第２アドレス生成信号を生成するアドレス生成制御部と、
前記第１及び第２アドレス生成信号を受信して前記非同期出力アドレスを生成するアドレス生成部と、
前記非同期出力アドレスをラッチするラッチ部と、
を含むことを特徴とする請求項１に記載の半導体記憶装置のアドレスバッファ。
【請求項１６】
前記バッファリングイネーブル信号は、チップセレクト信号の立ち下がりエッジから生成されたローイネーブル信号であることを特徴とする請求項１に記載の半導体記憶装置のアドレスバッファ。
【請求項１７】
前記有効アドレス信号は、有効アドレスコマンドの位相が反転して生成されたハイイネーブル信号であることを特徴とする請求項１に記載の半導体記憶装置のアドレスバッファ。
【請求項１８】
クロックの電位がローレベルであれば第１ラッチ入力アドレスを駆動して第２ラッチ入力アドレスを生成し、前記クロックの電位がハイレベルであれば前記第２ラッチ入力アドレスをラッチするクロック同期手段と、
同期モードが検出されれば、有効アドレス信号がイネーブルになった状態で入力されるクロック信号の遷移に応じて生成されるコマンドパルス信号の制御によって前記第２ラッチ入力アドレスを駆動及びラッチして同期出力アドレスを生成する同期式アドレスラッチ手段と、
非同期モードが検出されれば、有効アドレス信号のイネーブルに応じて生成されるアドレスストローブ信号の制御によって前記第２ラッチ入力アドレスを駆動及びラッチして非同期出力アドレスを生成する非同期式アドレスラッチ手段と、
を含むことを特徴とする半導体記憶装置のアドレスバッファ。
【請求項１９】
前記クロック同期手段は、
前記クロックの入力に応じて前記第１ラッチ入力アドレスの駆動及びラッチを制御する制御部と、
前記制御部の制御により前記第１ラッチ入力アドレスを駆動する駆動部と、
前記制御部の制御により前記駆動部で駆動された信号をラッチするラッチ部と、
を含むことを特徴とする請求項１又は１８に記載の半導体記憶装置のアドレスバッファ。
【請求項２０】
前記制御部は、
ゲート端に前記クロックが入力され、ソース端に周辺電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタと、
前記クロックの位相を反転する第１インバータと、
ゲート端に前記第１インバータの出力信号が入力され、ドレーン端が前記駆動部に接続され、かつソース端が接地される第２トランジスタと、
ゲート端に前記第１インバータの出力信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記ラッチ部に接続される第３トランジスタと、
ゲート端に前記クロックが入力され、ドレーン端が前記ラッチ部に接続され、かつソース端が接地される第４トランジスタと、
を含むことを特徴とする請求項１９に記載の半導体記憶装置のアドレスバッファ。
【請求項２１】
前記駆動部は、
ゲート端に前記第１ラッチ入力アドレスが入力され、ソース端が前記制御部に接続され、かつドレーン端が第１ノードに接続される第５トランジスタと、
ゲート端に前記第１ラッチ入力アドレスが入力され、ドレーン端が前記第１ノードに接続され、かつソース端が前記制御部に接続される第６トランジスタと、
を含むことを特徴とする請求項２０に記載の半導体記憶装置のアドレスバッファ。
【請求項２２】
前記ラッチ部は、
前記駆動部から伝達された信号を反転して前記第２ラッチ入力アドレスとして出力する第２インバータと、
ゲート端に前記第２ラッチ入力アドレスが入力され、ソース端が前記制御部に接続され、かつドレーン端が前記第２インバータの入力端に接続される第７トランジスタと、
ゲート端に前記第２ラッチ入力アドレスが入力され、ドレーン端が前記第２インバータの入力端に接続され、かつソース端が前記第２制御部に接続される第８トランジスタと、
を含むことを特徴とする請求項２１に記載の半導体記憶装置のアドレスバッファ。
【請求項２３】
前記第１トランジスタのドレーン端が前記第５トランジスタのソース端に接続され、前記第２トランジスタのドレーン端が前記第６トランジスタのソース端に接続され、前記第３トランジスタのドレーン端が前記第７トランジスタのソース端に接続され、前記第４トランジスタのドレーン端が前記第８トランジスタのソース端に接続され、かつ第２インバータの入力端が前記第１ノードに接続されることを特徴とする請求項２２に記載の半導体記憶装置のアドレスバッファ。
【請求項２４】
前記同期式アドレスラッチ手段は、
同期モードが検出されれば前記第２ラッチ入力アドレスから第１及び第２アドレス生成信号を生成するアドレス生成制御部と、
前記第１及び第２アドレス生成信号を受信して前記同期出力アドレスを生成するアドレス生成部と、
前記同期出力アドレスをラッチするラッチ部と、
を含むことを特徴とする請求項１８に記載の半導体記憶装置のアドレスバッファ。
【請求項２５】
前記アドレス生成制御部は、
ゲート端にコマンドパルス信号が入力され、ソース端に周辺電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端が第２ノードに接続され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第１ノードに接続される第２トランジスタと、
ゲート端が前記第２ノードに接続され、ドレーン端が前記第１ノードに接続される第３トランジスタと、
ゲート端に前記コマンドパルス信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第２ノードに接続される第４トランジスタと、
ゲート端が前記第１ノードに接続され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第２ノードに接続される第５トランジスタと、
ゲート端が前記第１ノードに接続され、ドレーン端が前記第２ノードに接続される第６トランジスタと、
ゲート端に前記第２ラッチ入力アドレスが入力され、ドレーン端が前記第３トランジスタのソース端に接続され、かつソース端が第３ノードに接続される第７トランジスタと、
前記第２ラッチ入力アドレスを反転するインバータと、
ゲート端に前記インバータの出力信号が入力され、ドレーン端が前記第６トランジスタのソース端に接続され、かつソース端が前記第３ノードに接続される第８トランジスタと、
ゲート端に前記コマンドパルス信号が入力され、ドレーン端が前記第３ノードに接続され、かつソース端が接地される第９トランジスタと、
を含み、前記第２ノードから出力される信号が前記第１アドレス生成信号であり、前記第１ノードから出力される信号が前記第２アドレス生成信号であることを特徴とする請求項２４に記載の半導体記憶装置のアドレスバッファ。
【請求項２６】
前記アドレス生成部は、
前記第１アドレス生成信号を非反転駆動する第１及び第２インバータと、
前記第２アドレス生成信号を反転駆動する第３インバータと、
ゲート端に前記第２インバータの出力信号が入力され、ソース端に周辺電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端に前記第２インバータの出力信号が入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第２トランジスタと、
を含み、前記第１ノードから出力される信号が前記同期出力アドレスであることを特徴とする請求項２４に記載の半導体記憶装置のアドレスバッファ。
【請求項２７】
前記ラッチ部は、前記アドレス生成部から出力される前記同期出力アドレスに対するラッチ構造を形成する第１及び第２インバータを含むことを特徴とする請求項２４に記載の半導体記憶装置のアドレスバッファ。
【請求項２８】
前記非同期式アドレスラッチ手段は、
同期モード信号と前記アドレスストローブ信号を組み合わせてラッチイネーブル信号を生成する信号組合部と、
前記ラッチイネーブル信号がイネーブルになったか否かにより前記第２ラッチ入力アドレスから第１及び第２アドレス生成信号を生成するアドレス生成制御部と、
前記第１及び第２アドレス生成信号を受信して前記非同期出力アドレスを生成するアドレス生成部と、
前記非同期出力アドレスをラッチするラッチ部と、
を含むことを特徴とする請求項１８に記載の半導体記憶装置のアドレスバッファ。
【請求項２９】
前記信号組合部は、
前記同期モード信号を反転する第１インバータと、
前記インバータの出力信号と前記アドレスストローブ信号を受信するナンドゲートと、
前記ナンドゲートの出力信号を反転して前記ラッチイネーブル信号を出力する第２インバータと、
を含むことを特徴とする請求項１５又は２８に記載の半導体記憶装置のアドレスバッファ。
【請求項３０】
前記アドレス生成制御部は、
ゲート端に前記コマンドパルス信号が入力され、ソース端に周辺電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端が第２ノードに接続され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第１ノードに接続される第２トランジスタと、
ゲート端が前記第２ノードに接続され、ドレーン端が前記第１ノードに接続される第３トランジスタと、
ゲート端に前記コマンドパルス信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第２ノードに接続される第４トランジスタと、
ゲート端が前記第１ノードに接続され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記第２ノードに接続される第５トランジスタと、
ゲート端が前記第１ノードに接続され、ドレーン端が前記第２ノードに接続される第６トランジスタと、
ゲート端に前記第２ラッチ入力アドレスが入力され、ドレーン端が前記第３トランジスタのソース端に接続され、かつソース端が第３ノードに接続される第７トランジスタと、
前記第２ラッチ入力アドレスを反転するインバータと、
ゲート端に前記インバータの出力信号が入力され、ドレーン端が前記第６トランジスタのソース端に接続され、かつソース端が前記第３ノードに接続される第８トランジスタと、
ゲート端に前記コマンドパルス信号が入力され、ドレーン端が前記第３ノードに接続され、かつソース端が接地される第９トランジスタと、
を含み、前記第２ノードから出力される信号が前記第１アドレス生成信号であり、前記第１ノードから出力される信号が前記第２アドレス生成信号であることを特徴とする請求項１５又は２８に記載の半導体記憶装置のアドレスバッファ。
【請求項３１】
前記アドレス生成部は、
前記第１アドレス生成信号を非反転駆動する第１及び第２インバータと、
前記第２アドレス生成信号を反転駆動する第３インバータと、
ゲート端に前記第２インバータの出力信号が入力され、ソース端に周辺電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端に前記第２インバータの出力信号が入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第２トランジスタと、
を含み、前記第１ノードから出力される信号が前記同期出力アドレスであることを特徴とする請求項１５又は２８に記載の半導体記憶装置のアドレスバッファ。
【請求項３２】
前記ラッチ部は、前記アドレス生成部から出力される前記同期出力アドレスに対するラッチ構造を形成する第１及び第２インバータを含むことを特徴とする請求項１５又は２８に記載の半導体記憶装置のアドレスバッファ。
【請求項３３】
前記コマンドパルス信号は、有効アドレスコマンドがイネーブルになった状態で入力される前記クロックの立ち上がりエッジから生成されたハイイネーブル信号であることを特徴とする請求項１又は請求項２５に記載の半導体記憶装置のアドレスバッファ。
【請求項３４】
前記アドレスストローブ信号は、有効アドレスコマンドの立ち下がりエッジから生成されたハイイネーブル信号であることを特徴とする請求項１又は請求項１８に記載の半導体記憶装置のアドレスバッファ。
【請求項３５】
前記同期出力アドレス又は非同期出力アドレスの位相を制御して出力アドレスとして出力する位相制御手段をさらに含むことを特徴とする請求項１又は請求項１８に記載の半導体記憶装置のアドレスバッファ。
【請求項３６】
前記位相制御手段は、少なくとも１つ以上のインバータを含むことを特徴とする請求項３５に記載の半導体記憶装置のアドレスバッファ。
【請求項３７】
ａ）バッファリングイネーブル信号と入力アドレスとから第１ラッチ入力アドレスを生成するステップと、
ｂ）前記第１ラッチ入力アドレスとクロックとから第２ラッチ入力アドレスを生成するステップと、
ｃ）有効アドレス信号と前記クロックとから同期モードであるか否かを判別して同期モード信号を生成するステップと、
ｄ）有効アドレス信号がイネーブルになった状態で入力されるクロック信号の遷移に応じて生成されるコマンドパルス信号と前記第２ラッチ入力アドレスとから同期出力アドレスを生成するステップと、
ｅ）前記同期モード信号と、有効アドレス信号のイネーブルに応じて生成されるアドレスストローブ信号及び前記第２ラッチ入力アドレスから非同期出力アドレスを生成するステップと、
を含むことを特徴とする半導体記憶装置のアドレスバッファリング方法。
【請求項３８】
前記ａ）ステップは、前記バッファリングイネーブル信号がイネーブルになれば、前記入力アドレスを駆動して前記第１ラッチ入力アドレスとして出力するステップであることを特徴とする請求項３７に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項３９】
前記ｂ）ステップは、前記クロックの電位がローレベルであれば前記第１ラッチ入力アドレスを駆動して前記第２ラッチ入力アドレスとして出力し、前記クロックの電位がハイレベルであれば前記第２ラッチ入力アドレスをラッチしてこれを持続的に出力するステップであることを特徴とする請求項３７に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４０】
前記ｃ）ステップは、前記有効アドレス信号から有効アドレスパルス信号を生成して前記有効アドレスパルス信号がイネーブルになれば前記クロックを駆動及びラッチして前記同期モード信号を生成し、前記有効アドレスパルス信号がディセーブルになれば前記同期モード信号のラッチ状態を保持するステップであることを特徴とする請求項３７に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４１】
前記ｄ）ステップは、前記コマンドパルス信号がイネーブルになれば前記第２ラッチ入力アドレスを駆動して前記同期出力アドレスを生成及びラッチし、前記コマンドパルス信号がディセーブルになれば既に生成された前記同期出力アドレスのラッチ状態を保持するステップであることを特徴とする請求項３７に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４２】
前記ｅ）ステップは、前記同期モード信号と前記アドレスストローブ信号からラッチイネーブル信号を生成して、前記ラッチイネーブル信号がイネーブルになれば前記第２ラッチ入力アドレスを駆動して前記非同期出力アドレスを生成及びラッチし、前記ラッチイネーブル信号がディセーブルになれば既に生成された前記非同期出力アドレスのラッチ状態を保持するステップであることを特徴とする請求項３７に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４３】
前記バッファリングイネーブル信号は、チップセレクト信号の立ち下がりエッジから生成されたローイネーブル信号であることを特徴とする請求項３７に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４４】
前記有効アドレス信号は、有効アドレスコマンドの位相が反転して生成されたハイイネーブル信号であることを特徴とする請求項３７に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４５】
ａ）クロックの電位がローレベルであれば第１ラッチ入力アドレスを駆動して第２ラッチ入力アドレスを生成し、前記クロックの電位がハイレベルであれば前記第２ラッチ入力アドレスをラッチするステップと、
ｂ）同期モードが検出されれば、有効アドレス信号がイネーブルになった状態で入力されるクロック信号の遷移に応じて生成されるコマンドパルス信号の制御によって前記第２ラッチ入力アドレスを駆動及びラッチして同期出力アドレスを生成するステップと、
ｃ）非同期モードが検出されれば、有効アドレス信号のイネーブルに応じて生成されるアドレスストローブ信号の制御によって前記第２ラッチ入力アドレスを駆動及びラッチして非同期出力アドレスを生成するステップと、
を含むことを特徴とする半導体記憶装置のアドレスバッファリング方法。
【請求項４６】
前記ｂ）ステップは、同期モード時に発生するコマンドパルス信号がイネーブルになれば前記第２ラッチ入力アドレスを駆動して前記同期出力アドレスを生成及びラッチし、前記コマンドパルス信号がディセーブルになれば既に生成された前記同期出力アドレスのラッチ状態を保持するステップであることを特徴とする請求項４５に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４７】
前記ｃ）ステップは、非同期モード時に入力される前記アドレスストローブ信号からラッチイネーブル信号を生成し、前記ラッチイネーブル信号がイネーブルになれば前記第２ラッチ入力アドレスを駆動して前記非同期出力アドレスを生成及びラッチし、前記ラッチイネーブル信号がディセーブルなれば既に生成された前記非同期出力アドレスのラッチ状態を保持することを特徴とする請求項４５に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４８】
前記コマンドパルス信号は、有効アドレスコマンドがイネーブルになった状態で入力される前記クロックの立ち上がりエッジから生成されたハイイネーブル信号であることを特徴とする請求項３７又は請求項４６に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項４９】
前記アドレスストローブ信号は、有効アドレスコマンドの立ち下がりエッジから生成されたハイイネーブル信号であることを特徴とする請求項３７又は請求項４５に記載の半導体記憶装置のアドレスバッファリング方法。
【請求項５０】
前記同期出力アドレス又は非同期出力アドレスの位相を制御して出力アドレスとして出力するステップをさらに含むことを特徴とする請求項３７又は請求項４５に記載の半導体記憶装置のアドレスバッファリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のアドレスバッファ及びアドレスバッファリング方法に関し、より詳しくは、同期式アドレスバッファリング動作と非同期式アドレスバッファリング動作をすべて行うことができる半導体記憶装置のアドレスバッファ及びアドレスバッファリング方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体記憶装置には数多くのメモリセルが備えられ、アドレスを用いて各々のメモリセルにデータの入出力動作を行う。前記アドレスは半導体記憶装置の外部から入力され、半導体記憶装置はアドレスバッファを備えて外部アドレスを内部アドレスに切り替えて使用する。半導体記憶装置にはクロックを用いる装置もあり、クロックを用いない装置もある（例えば、特許文献１参照。）。これによって、クロックを用いる半導体記憶装置には同期式アドレスバッファが備えられ、クロックを用いない半導体記憶装置には非同期式アドレスバッファが備えられる。
【０００３】
以下、従来の技術に係るアドレスバッファについて添付された図面を参照して説明すれば次の通りである。
図１は、従来の技術に係る半導体記憶装置の非同期式アドレスバッファの構成を示したブロック図である。
【０００４】
前記非同期式アドレスバッファは、バッファリングイネーブル信号ｂｅｎと入力アドレスｉａｄからラッチ入力アドレスｌｉａを生成するアドレス入力手段２、及びアドレスストローブ信号ａｓｔと前記ラッチ入力アドレスｌｉａを受信して非同期出力アドレスａｏａを生成するアドレスラッチ手段４で構成される。
【０００５】
この時前記バッファリングイネーブル信号ｂｅｎはローイネーブル信号であり、前記アドレスストローブ信号ａｓｔはハイイネーブル信号である。前記バッファリングイネーブル信号ｂｅｎは、チップセレクト信号(以下、／ＣＳ（Chip Select）信号)の立ち下がりエッジを用いて生成することができる。そして、前記アドレスストローブ信号ａｓｔは、アドレスの入力動作を指令するコマンド信号である有効アドレスコマンド(以下、／ＡＤＶ信号)の立ち下がりエッジを用いて生成するか、あるいは前記がイネーブルになった状態で入力されるクロックの立ち上がりエッジを用いて生成することができる。しかし、前記バッファリングイネーブル信号ｂｅｎ及び前記アドレスストローブ信号ａｓｔは、上述した方法のみに生成されるものではない。
【０００６】
前記バッファリングイネーブル信号ｂｅｎがディセーブルになれば、すなわちハイレベルの電位を有するようになれば、前記入力アドレスｉａｄの入力に対する前記アドレス入力手段２の出力である前記ラッチ入力アドレスｌｉａは、前記入力アドレスｉａｄの電位レベルに関係なくハイレベルの電位を有する。この時の前記ラッチ入力アドレスｌｉａはアドレスとしての何の意味を有するものではない。
【０００７】
しかし、前記バッファリングイネーブル信号ｂｅｎがイネーブルになってローレベルの電位を有するようになれば、前記入力アドレスｉａｄは、前記アドレス入力手段２で駆動され、前記ラッチ入力アドレスｌｉａとして出力される。この時前記ラッチ入力アドレスｌｉａは、前記入力アドレスｉａｄと同様の位相を有する。
【０００８】
その後、前記アドレスストローブ信号ａｓｔがイネーブルになれば、前記ラッチ入力アドレスｌｉａは前記アドレスラッチ手段４に入力される。前記アドレスラッチ手段４は、前記アドレスストローブ信号ａｓｔの立ち上がり時間に入力される前記ラッチ入力アドレスｌｉａを駆動して前記非同期出力アドレスａｏａを生成し、この時の前記非同期出力アドレスａｏａを格納する。この時、前記非同期出力アドレスａｏａは前記ラッチ入力アドレスｌｉａと同様の電位レベルを有する。しかし、前記アドレスストローブ信号ａｓｔがディセーブルになった状態で入力される前記ラッチ入力アドレスｌｉａは、前記非同期出力アドレスａｏａに何の影響を及ぼすことができず、この時の前記非同期出力アドレスａｏａは無意味な信号になる。
【０００９】
図２は、従来の技術に係る半導体記憶装置の同期式アドレスバッファの構成を示すブロック図である。
図２に示すように、前記同期式アドレスバッファは、前記バッファリングイネーブル信号ｂｅｎと前記入力アドレスｉａｄとから第１ラッチ入力アドレスｌｉａ１を生成するアドレス入力手段６と、クロックｃｌｋに前記第１ラッチ入力アドレスｌｉａ１を同期して第２ラッチ入力アドレスｌｉａ２を生成するクロック同期手段８と、コマンドパルス信号ｃｍｐと前記第２ラッチ入力アドレスｌｉａ２を受信して同期出力アドレスｓｏａを生成するアドレスラッチ手段１０とから構成される。
【００１０】
ここで、前記コマンドパルス信号ｃｍｐは、前記／ＡＤＶ信号がイネーブルになった状態で入力される前記クロックの立ち上がりエッジを用いて生成することができる。しかし、前記コマンドパルス信号ｃｍｐは上述した方法のみに生成されるものではない。
【００１１】
非同期式アドレスバッファと同様に、前記バッファリングイネーブル信号ｂｅｎがディセーブルになれば、前記入力アドレスｉａｄの入力に対する前記アドレス入力手段６の出力である前記第１ラッチ入力アドレスｌｉａ１は、前記入力アドレスｉａｄの電位レベルに関係なくハイレベルの電位を有する。この時の前記ラッチ入力アドレスｉａｄはアドレスとしての何の意味を有するものではない。
【００１２】
しかし、前記バッファリングイネーブル信号ｂｅｎがイネーブルになれば前記入力アドレスｉａｄは、前記アドレス入力手段６で駆動されて前記第１ラッチ入力アドレスｌｉａ１として出力される。この時、前記第１ラッチ入力アドレスｌｉａ１は前記入力アドレスｉａｄと同様の位相を有する。
【００１３】
その後、前記クロック同期手段８は、前記第１ラッチ入力アドレスｌｉａ１を受信して前記クロックｃｌｋの立ち上がり時間にこれを駆動して前記第２ラッチ入力アドレスｌｉａ２を生成し、この時の前記第２ラッチ入力アドレスｌｉａ２を格納する。この時、前記第２ラッチ入力アドレスｌｉａ２は、前記第１ラッチ入力アドレスｌｉａ１と同様の位相を有する。前記第２ラッチ入力アドレスｌｉａ２は前記クロックｃｌｋの次の立ち上がり時間まで電位レベルが保持され、前記クロック同期手段８は、前記クロックｃｌｋの立ち上がり時間毎にこのような動作を繰り返し実施する。
【００１４】
前記アドレスラッチ手段１０は、前記第２ラッチ入力アドレスｌｉａ２を受信し、前記コマンドパルス信号ｃｍｐの立ち上がり時間にこれを駆動して前記同期出力アドレスｓｏａを生成し、この時の前記同期出力アドレスｓｏａを格納する。この時の前記同期出力アドレスｓｏａは、前記第２ラッチ入力アドレスｌｉａ２と同様の位相を有する。前記同期出力アドレスｓｏａは前記コマンドパルス信号ｃｍｐの次の立ち上がり時間まで電位レベルが保持され、前記アドレスラッチ手段１０は前記コマンドパルス信号ｃｍｐの立ち上がり時間毎にこのような動作を繰り返し実施する。
【００１５】
図３は、図１に示した非同期式アドレスバッファの動作を説明するためのタイミング図である。クロックの存在有無に応じた非同期式アドレスバッファの動作を説明するためにクロックが入力されない区間とクロックが入力される区間とを区分した。
【００１６】
図面には、クロックｃｌｋ、前記／ＣＳ信号、前記／ＡＤＶ信号、前記入力アドレスｉａｄ、前記アドレスストローブ信号ａｓｔ、前記バッファリングイネーブル信号ｂｅｎ、前記ラッチ入力アドレスｌｉａ、及び前記非同期出力アドレスａｏａが示されている。ここで、前記／ＣＳ信号、前記／ＡＤＶ信号、及び前記バッファリングイネーブル信号ｂｅｎは、ローイネーブル信号である。
【００１７】
図３に示すように、前記／ＣＳ信号の立ち下がり時間の影響を受けて前記バッファリングイネーブル信号ｂｅｎがイネーブルになることが分かる。また、前記／ＡＤＶ信号の影響で前記入力アドレスｉａｄが有効な値を有することと前記アドレスストローブ信号ａｓｔが発生することが分かる。前記ラッチ入力アドレスｌｉａは、前記バッファリングイネーブル信号ｂｅｎがイネーブルになれば前記入力アドレスｉａｄと同様の位相を有する。そして、前記非同期出力アドレスａｏａは、前記アドレスストローブ信号ａｓｔの立ち上がり時間に前記ラッチ入力アドレスｌｉａから生成される。
【００１８】
この時、前記クロックｃｌｋが入力され始めれば、前記入力アドレスｉａｄが有効な値を有する区間は減少する。なぜならば、前記入力アドレスｉａｄの前記クロックｃｌｋに対するセットアップタイム及びホールドタイムは予め設定されており、前記入力アドレスｉａｄの有効区間が前記クロックｃｌｋの立ち下がりエッジを越えることができないためである。前記クロックｃｌｋが入力されない区間では、前記入力アドレスｉａｄは前記／ＡＤＶ信号がディセーブルになった後にも所定時間の間有効な値を保持した。しかし、前記クロックｃｌｋが入力され始めれば前記入力アドレスｉａｄの有効区間が減少する。したがって、前記ラッチ入力アドレスｌｉａの有効区間もまた減少することになり、前記アドレスストローブ信号ａｓｔが前記ラッチ入力アドレスｌｉａの無意味な値をラッチするため、前記非同期出力アドレスａｏａは無意味な値を有することになる。
【００１９】
図４は、図２に示す同期式アドレスバッファの動作を説明するためのタイミング図である。図３と同様に、クロックの存在有無による同期式アドレスバッファの動作を説明するためにクロックが入力されない区間とクロックが入力される区間とを区分した。
【００２０】
図面には、前記クロックｃｌｋ、前記／ＣＳ信号、前記／ＡＤＶ信号、前記入力アドレスｉａｄ、前記第１ラッチ入力アドレスｌｉａ１、前記第２ラッチ入力アドレスｌｉａ２、前記コマンドパルス信号ｃｍｐ、及び前記同期出力アドレスｓｏａが示されている。図３と同様に、前記／ＣＳ信号及び前記／ＡＤＶ信号はローイネーブル信号である。図４に示すように、前記／ＡＤＶ信号の影響で前記入力アドレスｉａｄが有効な値を有することが分かる。そして、前記入力アドレスｉａｄに前記第１ラッチ入力アドレスｌｉａ１が影響を受けて生成されることが分かる。前記第２ラッチ入力アドレスｌｉａ２は、前記クロックｃｌｋの立ち上がり時間に前記第１ラッチ入力アドレスｌｉａ１から生成される。前記クロックｃｌｋの立ち上がり時間に前記第１ラッチ入力アドレスｌｉａ１が有効な値を有すれば、前記第２ラッチ入力アドレスｌｉａ２も前記第１ラッチ入力アドレスｌｉａ１と同様の位相の有効な値を有することになり、前記第１ラッチ入力アドレスｌｉａ１が無意味な値を有すれば、前記第２ラッチ入力アドレスｌｉａ２も無意味な値を有することになる。また、前記同期出力アドレスｓｏａも前記コマンドパルス信号ｃｍｐの立ち上がり時間に前記第２ラッチ入力アドレスｌｉａ２から生成される。
【００２１】
この時、前記クロックｃｌｋが入力されない区間では、前記同期出力アドレスｓｏａが無意味な値を有することが分かる。これは、前記クロックｃｌｋがないので前記第２ラッチ入力アドレスｌｉａ２及び前記コマンドパルス信号ｃｍｐが生成されないためである。
【００２２】
このように、従来の半導体記憶装置では、クロックが入力されれば同期式アドレスバッファは正常的に動作するが、非同期式アドレスバッファは正常の出力アドレスを生成することができない。また、クロックが入力されなければ非同期式アドレスバッファは正常的に動作するが、同期式アドレスバッファは正常の出力アドレスを生成することができない。したがって、クロックを選択的に受信して使わなければならないＰｓｅｕｄｏ・ＳＲＡＭなどの半導体記憶装置を実現するのに技術的限界が存在した。
【特許文献１】特開２００２−３５８７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明は、上述した問題点を解決するために鑑みてなされたものであって、本発明の目的は、クロックが入力されれば同期式アドレスバッファリング動作を行い、クロックが入力されなければ非同期式アドレスバッファリング動作を行うことによって、クロックが入力されたか否かに関わらず、アドレスバッファリング動作を行うことができる半導体記憶装置のアドレスバッファ及びアドレスバッファリング方法を提供することである。
【課題を解決するための手段】
【００２４】
上述した技術的課題を達成するための本発明の一態様に係る半導体記憶装置のアドレスバッファは、バッファリングイネーブル信号と入力アドレスとから第１ラッチ入力アドレスを生成するアドレス入力手段と、前記第１ラッチ入力アドレスとクロックとから第２ラッチ入力アドレスを生成するクロック同期手段と、有効アドレス信号がイネーブルになった状態で入力されるクロック信号の遷移に応じて生成されるコマンドパルス信号と前記第２ラッチ入力アドレスとから同期出力アドレスを生成する同期式アドレスラッチ手段と、有効アドレス信号と前記クロックとから同期モードであるか否かを判別して同期モード信号を生成する同期モード検出手段と、前記同期モード信号と、有効アドレス信号のイネーブルに応じて生成されるアドレスストローブ信号及び前記第２ラッチ入力アドレスから非同期出力アドレスを生成する非同期式アドレスラッチ手段とを含むことを特徴とする。
【００２５】
また、本発明の他の態様に係る半導体記憶装置のアドレスバッファは、  クロックの電位がローレベルであれば第１ラッチ入力アドレスを駆動して第２ラッチ入力アドレスを生成し、前記クロックの電位がハイレベルであれば前記第２ラッチ入力アドレスをラッチするクロック同期手段と、同期モードが検出されれば、有効アドレス信号がイネーブルになった状態で入力されるクロック信号の遷移に応じて生成されるコマンドパルス信号の制御によって前記第２ラッチ入力アドレスを駆動及びラッチして同期出力アドレスを生成する同期式アドレスラッチ手段と、非同期モードが検出されれば、有効アドレス信号のイネーブルに応じて生成されるアドレスストローブ信号の制御によって前記第２ラッチ入力アドレスを駆動及びラッチして非同期出力アドレスを生成する非同期式アドレスラッチ手段とを含むことを特徴とする。
【００２６】
そして、本発明のまた他の態様に係る半導体記憶装置のアドレスバッファリング方法は、ａ）バッファリングイネーブル信号と入力アドレスとから第１ラッチ入力アドレスを生成するステップと、ｂ）前記第１ラッチ入力アドレスとクロックとから第２ラッチ入力アドレスを生成するステップと、ｃ）有効アドレス信号と前記クロックとから同期モードであるか否かを判別して同期モード信号を生成するステップと、ｄ）有効アドレス信号がイネーブルになった状態で入力されるクロック信号の遷移に応じて生成されるコマンドパルス信号と前記第２ラッチ入力アドレスとから同期出力アドレスを生成するステップと、ｅ）前記同期モード信号と、有効アドレス信号のイネーブルに応じて生成されるアドレスストローブ信号及び前記第２ラッチ入力アドレスから非同期出力アドレスを生成するステップとを含むことを特徴とする。
【００２７】
また、本発明のまた他の一態様に係る半導体記憶装置のアドレスバッファリング方法は、  ａ）クロックの電位がローレベルであれば第１ラッチ入力アドレスを駆動して第２ラッチ入力アドレスを生成し、前記クロックの電位がハイレベルであれば前記第２ラッチ入力アドレスをラッチするステップと、ｂ）同期モードが検出されれば、有効アドレス信号がイネーブルになった状態で入力されるクロック信号の遷移に応じて生成されるコマンドパルス信号の制御によって前記第２ラッチ入力アドレスを駆動及びラッチして同期出力アドレスを生成するステップと、ｃ）非同期モードが検出されれば、有効アドレス信号のイネーブルに応じて生成されるアドレスストローブ信号の制御によって前記第２ラッチ入力アドレスを駆動及びラッチして非同期出力アドレスを生成するステップとを含むことを特徴とする。
【発明の効果】
【００２８】
本発明に係る半導体記憶装置のアドレスバッファ及びアドレスバッファリング方法は、クロックが入力されれば同期式アドレスバッファリング動作を行い、クロックが入力されなければ非同期式アドレスバッファリング動作を行うことによって、クロックが入力されたか否かに関わらずアドレスバッファリング動作を行うことができる効果がある。
【発明を実施するための最良の形態】
【００２９】
以下では、添付された図面に基づき、本発明の好ましい実施形態についてより詳しく説明する。
【００３０】
図５は、本発明に係わる半導体記憶装置のアドレスバッファの構成を示したブロック図である。
図５に示すように、本発明に係る半導体記憶装置のアドレスバッファは、バッファリングイネーブル信号ｂｅｎと入力アドレスｉａｄから第１ラッチ入力アドレスｌｉａ１を生成するアドレス入力手段２０、前記第１ラッチ入力アドレスｌｉａ１とクロックｃｌｋから第２ラッチ入力アドレスｌｉａ２を生成するクロック同期手段３０、コマンドパルス信号ｃｍｐと前記第２ラッチ入力アドレスｌｉａ２から同期出力アドレスｓｏａを生成する同期式アドレスラッチ手段４０、有効アドレス信号ｖａｄと前記クロックｃｌｋから同期モードであるか否かを判別して同期モード信号ｓｙｍを生成する同期モード検出手段５０、前記同期モード信号ｓｙｍとアドレスストローブ信号ａｓｔ及び前記第２ラッチ入力アドレスｌｉａ２から非同期出力アドレスａｏａを生成する非同期式アドレスラッチ手段６０、及び前記同期出力アドレスｓｏａ又は前記非同期出力アドレスａｏａの位相を制御して出力アドレスｏａｄとして出力する位相制御手段７０で構成される。
【００３１】
この時、前記バッファリングイネーブル信号ｂｅｎはローイネーブル信号であり、前記コマンドパルス信号ｃｍｐ、前記アドレスストローブ信号ａｓｔ、及び前記有効アドレス信号ｖａｄは、ハイイネーブル信号である。前記バッファリングイネーブル信号ｂｅｎは、／ＣＳ信号の立ち下がりエッジを用いて生成することができる。そして、前記コマンドパルス信号ｃｍｐは、前記／ＡＤＶ信号がイネーブルになった状態で入力される前記クロックｃｌｋの立ち上がりエッジを用いて生成することができる。また、前記アドレスストローブ信号ａｓｔは、アドレスの入力動作を指令するコマンド信号である／ＡＤＶ信号の立ち下がりエッジを用いて生成するか、あるいは前記／ＡＤＶ信号がイネーブルになった状態で入力される前記クロックｃｌｋの立ち上がりエッジを用いて生成することができる。そして、前記有効アドレス信号ｖａｄは、前記／ＡＤＶ信号の位相を反転して生成することができる。しかし、前記バッファリングイネーブル信号ｂｅｎ、前記コマンドパルス信号ｃｍｐ、前記アドレスストローブ信号ａｓｔ、及び前記有効アドレス信号ｖａｄは、上述した方法のみに生成されるものではない。
【００３２】
前記バッファリングイネーブル信号ｂｅｎがイネーブルになって前記アドレス入力手段２０に入力されれば前記入力アドレスｉａｄは、前記アドレス入力手段２０で駆動されて前記第１ラッチ入力アドレスｌｉａ１として出力される。この時、前記第１ラッチ入力アドレスｌｉａ１は、前記入力アドレスｉａｄと同様の位相を有する。
【００３３】
その後、前記クロック同期手段３０は、前記クロックｃｌｋがローレベルであれば前記第１ラッチ入力アドレスｌｉａ１を駆動して前記第２ラッチ入力アドレスｌｉａ２として出力及びラッチする。しかし、前記クロックｃｌｋがハイレベルであれば前記第１ラッチ入力アドレスｌｉａ１の入力を遮断し、既に生成された前記第２ラッチ入力アドレスｌｉａ２のラッチ状態を保持する。
【００３４】
前記同期式アドレスラッチ手段４０は、前記第２ラッチ入力アドレスｌｉａ２を受信して、前記コマンドパルス信号ｃｍｐの立ち上がり時間にこれを駆動して前記同期出力アドレスｓｏａを生成し、この時の前記同期出力アドレスｓｏａを格納する。この時、前記同期出力アドレスｓｏａは、前記第２ラッチ入力アドレスｌｉａ２と同様の位相を有する。これによって、前記同期出力アドレスｓｏａは前記コマンドパルス信号ｃｍｐの次の立ち上がり時間まで電位レベルが保持され、前記同期式アドレスラッチ手段４０は、前記コマンドパルス信号ｃｍｐの立ち上がり時間毎にこのような動作を繰り返し実施する。結局、前記クロックｃｌｋが入力されなければ前記コマンドパルス信号ｃｍｐが発生しないので、前記同期出力アドレスｓｏａは前記クロックｃｌｋの入力によって生成されると見ることができる。
【００３５】
前記同期モード検出手段５０は、前記有効アドレス信号ｖａｄがイネーブルになった状態で前記クロックｃｌｋが入力されれば前記同期モード信号ｓｙｍを発生する。
【００３６】
その後、前記非同期式アドレスラッチ手段６０は、前記同期モード信号ｓｙｍがイネーブルになれば前記第２ラッチ入力アドレスｌｉａ２の入力を遮断する。しかし、前記同期モード信号ｓｙｍがディセーブルになった状態で前記アドレスストローブ信号ａｓｔがイネーブルになれば前記第２ラッチ入力アドレスｌｉａ２が入力される。その後、前記アドレスストローブ信号ａｓｔの立ち上がり時間に入力される前記第２ラッチ入力アドレスｌｉａ２を駆動して前記非同期出力アドレスａｏａを生成し、この時の前記非同期出力アドレスａｏａを格納する。この時、前記非同期出力アドレスａｏａは、前記第２ラッチ入力アドレスｌｉａ２と同様の位相を有する。すなわち、前記クロックｃｌｋが発生しない状態で前記アドレスストローブ信号ａｓｔがイネーブルになれば、前記非同期出力アドレスａｏａが生成される。
【００３７】
前記位相制御手段７０は、少なくとも１つ以上のインバータで構成され、前記同期出力アドレスｓｏａ又は前記非同期出力アドレスａｏａの位相を制御して最終的に前記出力アドレスｏａｄを出力する機能を行う。
【００３８】
図６は、図５に示したアドレス入力手段の詳細構成を示した回路図である。
図６に示すように、前記アドレス入力手段２０は、前記バッファリングイネーブル信号ｂｅｎがイネーブルになったか否かに応じて前記入力アドレスｉａｄの入力を制御する第１制御部２１０、及び前記第１制御部２１０の制御により前記入力アドレスｉａｄを駆動して前記第１ラッチ入力アドレスｌｉａ１を生成する第１駆動部２２０で構成される。
【００３９】
ここで、前記第１制御部２１０は、ゲート端に前記バッファリングイネーブル信号ｂｅｎが入力され、ソース端に周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第１駆動部２２０に接続される第１トランジスタＴＲ１、及びゲート端に前記バッファリングイネーブル信号ｂｅｎが入力され、ドレーン端が前記第１駆動部２２０に接続され、かつソース端が接地される第２トランジスタＴＲ２で構成される。
【００４０】
そして、前記第１駆動部２２０は、ゲート端に前記入力アドレスｉａｄが入力され、ソース端が前記第１制御部２１０の前記第１トランジスタＴＲ１のドレーン端に接続され、かつドレーン端が前記第１制御部２１０の前記第２トランジスタＴＲ２のドレーン端との共通ノードである第１ノードＮ１に接続される第３トランジスタＴＲ３、ゲート端に前記入力アドレスｉａｄが入力され、ドレーン端が前記第１ノードＮ１に接続され、かつソース端が前記接地端子に接続される第４トランジスタＴＲ４、及び前記第１ノードＮ１に印加される電位の位相を反転して前記第１ラッチ入力アドレスｌｉａ１を出力する第１インバータＩＶ１で構成される。
【００４１】
前記バッファリングイネーブル信号ｂｅｎはローイネーブル信号であるため、ディセーブルになれば前記第１トランジスタＴＲ１はターンオフし、前記第２トランジスタＴＲ２はターンオンする。したがって、前記第１ノードＮ１の電位はローレベルになり、前記第１ラッチ入力アドレスｌｉａ１はハイレベルの信号になる。この時、前記第１ラッチ入力アドレスｌｉａ１は、アドレスとしての何の意味も有し得ない。
【００４２】
しかし、前記バッファリングイネーブル信号ｂｅｎがイネーブルになれば、前記第１トランジスタＴＲ１はターンオンし、前記第２トランジスタＴＲ２はターンオフする。この時、前記第１ノードＮ１に印加される電位は前記入力アドレスｉａｄの位相が反転した形になる。したがって、前記第１ラッチ入力アドレスｌｉａ１は、前記入力アドレスｉａｄが２つのインバータを通過した形になる。すなわち、前記バッファリングイネーブル信号ｂｅｎのイネーブル状態で入力される前記入力アドレスｉａｄは、２つのインバータによって駆動された後、前記第１ラッチ入力アドレスｌｉａ１として出力される。
【００４３】
図７は、図５に示したクロック同期手段の詳細構成を示した回路図である。
前記クロック同期手段３０は、前記クロックｃｌｋの入力に応じて前記第１ラッチ入力アドレスｌｉａ１の駆動及びラッチを制御する第２制御部３１０、前記第２制御部３１０の制御により前記第１ラッチ入力アドレスｌｉａ１を駆動する第２駆動部３２０、及び前記第２制御部３１０の制御により前記第２駆動部３２０で駆動された信号をラッチする第１ラッチ部３３０で構成される。
【００４４】
ここで、前記第２制御部３１０は、ゲート端に前記クロックｃｌｋが入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第２駆動部３２０に接続される第５トランジスタＴＲ５、前記クロックｃｌｋの位相を反転する第２インバータＩＶ２、ゲート端に前記第２インバータＩＶ２の出力信号が入力され、ドレーン端が前記第２駆動部３２０に接続され、かつソース端が接地される第６トランジスタＴＲ６、ゲート端に前記第２インバータＩＶ２の出力信号が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第１ラッチ部３３０に接続される第７トランジスタＴＲ７、及びゲート端に前記クロックｃｌｋが入力され、ドレーン端が前記第１ラッチ部３３０に接続され、かつソース端が接地される第８トランジスタＴＲ８で構成される。
【００４５】
そして、前記第２駆動部３２０は、ゲート端に前記第１ラッチ入力アドレスｌｉａ１が入力され、ソース端が前記第２制御部３１０の前記第５トランジスタＴＲ５のドレーン端に接続され、かつドレーン端が第２ノードＮ２に接続される第９トランジスタＴＲ９、及びゲート端に前記第１ラッチ入力アドレスｌｉａ１が入力され、ドレーン端が前記第２ノードＮ２に接続され、かつソース端が前記第２制御部３１０の前記第６トランジスタＴＲ６のドレーン端に接続される第１０トランジスタＴＲ１０で構成される。
【００４６】
また、前記第１ラッチ部３３０は、前記第２駆動部３２０の前記第２ノードＮ２に印加される電位の位相を反転して前記第２ラッチ入力アドレスｌｉａ２として出力する第３インバータＩＶ３、ゲート端に前記第２ラッチ入力アドレスｌｉａ２が入力され、ソース端が前記第２制御部３１０の前記第７トランジスタＴＲ７のドレーン端に接続され、かつドレーン端が前記第２ノードＮ２に接続される第１１トランジスタＴＲ１１、及びゲート端に前記第２ラッチ入力アドレスｌｉａ２が入力され、ドレーン端が前記第２ノードＮ２に接続され、かつソース端が前記第２制御部３１０の前記第８トランジスタＴＲ８のドレーン端に接続される第１２トランジスタＴＲ１２で構成される。
【００４７】
前記クロック同期手段３０に入力される前記クロックｃｌｋの電位がローレベルである時、前記第２制御部３１０の前記第５及び第６トランジスタＴＲ５、ＴＲ６はターンオンし、前記第７及び第８トランジスタＴＲ７、ＴＲ８はターンオフする。これによって前記第１ラッチ入力アドレスｌｉａ１は、第２駆動部３２０の前記第９及び第１０トランジスタＴＲ９、ＴＲ１０によって位相が反転して前記第２ノードＮ２に伝達される。前記第２ノードＮ２に伝達された信号は、前記第３インバータＩＶ３を介して再び位相が反転して前記第２ラッチ入力アドレスｌｉａ２として出力される。この時、前記第７及び第８トランジスタＴＲ７、ＴＲ８がターンオフするので前記第１ラッチ部３３０を介したラッチ動作は行われない。
【００４８】
しかし、前記クロックｃｌｋの電位がハイレベルであれば、前記第２制御部３１０の前記第５及び第６トランジスタＴＲ５、ＴＲ６はターンオフし、前記第７及び第８トランジスタＴＲ７、ＴＲ８はターンオンする。これによって前記第２駆動部３２０を介した前記第１ラッチ入力アドレスｌｉａ１の駆動動作は行われない。しかし、前記第７及び第８トランジスタＴＲ７、ＴＲ８がターンオンするため前記第１ラッチ部３３０のラッチ動作は遂行される。前記クロックｃｌｋの電位がローレベルである時に出力された前記第２ラッチ入力アドレスｌｉａ２は、前記クロックｃｌｋがハイレベルになれば前記第１１及び第１２トランジスタＴＲ１１、ＴＲ１２を介して反転して前記第２ノードＮ２に伝達される。前記第２ノードＮ２に伝達された信号は、前記第３インバータＩＶ３を介して反転して前記第２ラッチ入力アドレスｌｉａ２になり、このような動作が繰り返し実行される。
【００４９】
このように、前記クロック同期手段３０は、入力される前記クロックｃｌｋの電位がローレベルであれば前記第１ラッチ入力アドレスｌｉａ１を駆動して前記第２ラッチ入力アドレスｌｉａ２を生成し、前記クロックｃｌｋの電位がハイレベルであれば既に生成されていた前記第２ラッチ入力アドレスｌｉａ２をラッチする動作を遂行する。
【００５０】
図８は、図５に示した同期式アドレスラッチ手段の詳細構成を示した回路図である。
図８に示すように、前記同期式アドレスラッチ手段４０は、前記コマンドパルス信号ｃｍｐがイネーブルになったか否かにより前記第２ラッチ入力アドレスｌｉａ２から第１及び第２アドレス生成信号ａｄｇ１、ａｄｇ２を生成する第１アドレス生成制御部４１０、前記第１及び第２アドレス生成信号ａｄｇ１、ａｄｇ２を受信して前記同期出力アドレスｓｏａを生成する第１アドレス生成部４２０、及び前記同期出力アドレスｓｏａをラッチする第２ラッチ部４３０で構成される。
【００５１】
ここで、前記第１アドレス生成制御部４１０は、ゲート端に前記コマンドパルス信号ｃｍｐが入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が第３ノードＮ３に接続される第１３トランジスタＴＲ１３、ゲート端が第４ノードＮ４に接続され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第３ノードＮ３に接続される第１４トランジスタＴＲ１４、ゲート端が前記第４ノードＮ４に接続され、ドレーン端が前記第３ノードＮ３に接続される第１５トランジスタＴＲ１５、ゲート端に前記コマンドパルス信号ｃｍｐが入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第４ノードＮ４に接続される第１６トランジスタＴＲ１６、ゲート端が前記第３ノードＮ３に接続され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第４ノードＮ４に接続される第１７トランジスタＴＲ１７、ゲート端が前記第３ノードＮ３に接続され、ドレーン端が前記第４ノードＮ４に接続される第１８トランジスタＴＲ１８、ゲート端に前記第２ラッチ入力アドレスｌｉａ２が入力され、ドレーン端が前記第１５トランジスタＴＲ１５のソース端に接続され、かつソース端が第５ノードＮ５に接続される第１９トランジスタＴＲ１９、前記第２ラッチ入力アドレスｌｉａ２を反転する第４インバータＩＶ４、ゲート端に前記第４インバータＩＶ４の出力信号が入力され、ドレーン端が前記第１８トランジスタＴＲ１８のソース端に接続され、かつソース端が前記第５ノードＮ５に接続される第２０トランジスタＴＲ２０、及びゲート端に前記コマンドパルス信号ｃｍｐが入力され、ドレーン端が前記第５ノードＮ５に接続され、かつソース端が接地される第２１トランジスタＴＲ２１で構成される。
【００５２】
この時、前記第４ノードＮ４から前記第１アドレス生成部４２０に伝達される信号が前記第１アドレス生成信号ａｄｇ１であり、前記第３ノードＮ３から前記第１アドレス生成部４２０に伝達される信号が前記第２アドレス生成信号ａｄｇ２である。
【００５３】
そして、前記第１アドレス生成部４２０は、前記第１アドレス生成信号ａｄｇ１を非反転駆動する第５及び第６インバータＩＶ５、ＩＶ６、前記第２アドレス生成信号ａｄｇ２を反転駆動する第７インバータＩＶ７、ゲート端に前記第６インバータＩＶ６の出力信号が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が第６ノードＮ６に接続される第２２トランジスタＴＲ２２、及びゲート端に前記第７インバータＩＶ７の出力信号が入力され、ドレーン端が前記第６ノードＮ６に接続され、かつソース端が接地される第２３トランジスタＴＲ２３で構成される。
【００５４】
この時、前記第６ノードＮ６に伝達される信号が前記同期出力アドレスｓｏａである。
前記第２ラッチ部４３０は、前記第６ノードＮ６の前記同期出力アドレスｓｏａに対するラッチ構造を形成する第８及び第９インバータＩＶ８、ＩＶ９で構成される。
【００５５】
このように構成された前記同期式アドレスラッチ手段４０において、入力される前記コマンドパルス信号ｃｍｐがイネーブルになれば、前記第１アドレス生成制御部４１０の前記第１３及び第１６トランジスタＴＲ１３、ＴＲ１６はターンオフし、前記第２１トランジスタＴＲ２１はターンオンする。したがって、前記第１アドレス生成制御部４１０の動作は前記第２ラッチ入力アドレスｌｉａ２の影響を受けることになる。すなわち、前記第２ラッチ入力アドレスｌｉａ２の電位がハイレベルであれば前記第１９トランジスタＴＲ１９はターンオンし、前記第２０トランジスタＴＲ２０はターンオフするため、前記第３ノードＮ３の電位はローレベルになり、前記第４ノードＮ４の電位はハイレベルになる。その後、ハイレベルの前記第１アドレス生成信号ａｄｇ１は前記第１アドレス生成部４２０の前記第２２トランジスタＴＲ２２をターンオフし、ローレベルの前記第２アドレス生成信号ａｄｇ２は前記第２３トランジスタＴＲ２３をターンオンする。したがって、前記第６ノードＮ６に印加される前記同期出力アドレスｓｏａの電位はローレベルになり、これは前記第２ラッチ部４３０に格納される。同じく前記コマンドパルス信号ｃｍｐがイネーブルになった状態でローレベルの前記第２ラッチ入力アドレスｌｉａ２が入力されれば、前記同期出力アドレスｓｏａはハイレベルになり、これは前記第２ラッチ部４３０に格納される。
【００５６】
しかし、前記コマンドパルス信号ｃｍｐがディセーブルになれば、前記第１アドレス生成制御部４１０の前記第１３及び第１６トランジスタＴＲ１３、ＴＲ１６がターンオンするため、前記第２ラッチ入力アドレスｌｉａ２に関係なく前記第３及び第４ノードＮ３、Ｎ４にはハイレベルの電位が印加される。これによって、ハイレベルの電位を有する前記第１アドレス生成信号ａｄｇ１は、前記第１アドレス生成部４２０の前記第２２トランジスタＴＲ２２をターンオフする。そして、ハイレベルの電位を有する前記第２アドレス生成信号ａｄｇ２は前記第２３トランジスタＴＲ２３をターンオフする。したがって、前記第６ノードＮ６には前記第１及び第２アドレス生成信号ａｄｇ１、ａｄｇ２が伝達されない。しかし、前記第２ラッチ部４３０に前記同期出力アドレスｓｏａが既に格納されているので、前記第６ノードＮ６は既に格納されていた同期出力アドレスｓｏａの電位レベルを保持する。
【００５７】
このように前記同期式アドレスラッチ手段４０は、前記コマンドパルス信号ｃｍｐがイネーブルになれば前記第２ラッチ入力アドレスｌｉａ２から前記同期出力アドレスｓｏａを生成し、前記コマンドパルス信号ｃｍｐがディセーブルになれば既に格納された前記同期出力アドレスｓｏａを持続的に出力する。前記コマンドパルス信号ｃｍｐは前記クロックｃｌｋによって生成されるため、結局、前記同期式アドレスラッチ手段４０はクロックの制御によってアドレスをバッファリングするものである。
【００５８】
図９は、図５に示した同期モード検出手段の詳細構成を示した回路図である。
前記同期モード検出手段５０は、前記有効アドレス信号ｖａｄがイネーブルになったか否かに応じて前記クロックｃｌｋの駆動及びラッチを制御する第３制御部５１０、前記第３制御部５１０の制御により前記クロックｃｌｋを駆動する第３駆動部５２０、及び前記第３駆動部５２０で駆動された信号をラッチする第３ラッチ部５３０で構成される。
【００５９】
ここで、前記第３制御部５１０は、前記有効アドレス信号ｖａｄを所定時間遅延させる遅延器ＤＬＹ、前記遅延器ＤＬＹの出力信号を反転する第１０インバータＩＶ１０、前記有効アドレス信号ｖａｄと前記第１０インバータＩＶ１０の出力信号を受信して有効アドレスパルス信号ｖａｐを出力する第１ナンドゲートＮＤ１、及びゲート端に前記有効アドレスパルス信号ｖａｐが入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第３駆動部５２０に接続される第２４トランジスタＴＲ２４で構成される。
【００６０】
そして、前記第３駆動部５２０は、ゲート端に前記クロックｃｌｋが入力され、ソース端が前記第３制御部５１０の前記第２４トランジスタＴＲ２４のドレーン端に接続され、かつドレーン端が第７ノードＮ７に接続される第２５トランジスタＴＲ２５、及びゲート端に前記クロックｃｌｋが入力され、ドレーン端が前記第７ノードＮ７に接続され、かつソース端が接地される第２６トランジスタＴＲ２６で構成される。
【００６１】
また、前記第３ラッチ部５３０は、前記第７ノードＮ７に伝達された信号に対するラッチ構造を形成する第１１及び第１２インバータＩＶ１１、ＩＶ１２で構成される。
【００６２】
前記有効アドレス信号ｖａｄはハイイネーブル信号であるため、前記第１ナンドゲートＮＤ１から出力される前記有効アドレスパルス信号ｖａｐは、前記有効アドレス信号ｖａｄより短いイネーブルタイムを有するローイネーブル信号になる。前記有効アドレスパルス信号ｖａｐがイネーブルになれば、前記第３制御部５１０の前記第２４トランジスタＴＲ２４がターンオンするため、前記第３駆動部５２０は前記クロックｃｌｋを反転して前記第７ノードＮ７に伝達する。その後、第３ラッチ部５３０の前記第１１及び第１２インバータＩＶ１１、ＩＶ１２は、前記第７ノードＮ７に伝達された信号を反転して前記同期モード信号ｓｙｍを出力し、これを格納する。
【００６３】
しかし、前記有効アドレスパルス信号ｖａｐがディセーブルになれば、前記第３制御部５１０の前記第２４トランジスタＴＲ２４がターンオフするため、前記第３駆動部５２０は前記クロックｃｌｋを前記第７ノードＮ７に伝達することができない。この時、前記第３ラッチ部５３０の前記第１１及び第１２インバータＩＶ１１、ＩＶ１２は、前記同期モード信号ｓｙｍを格納しているのでこれを持続的に出力する。
【００６４】
このように前記同期モード検出手段５０は、入力される前記有効アドレス信号ｖａｄの制御によって、前記クロックｃｌｋを駆動及びラッチして前記同期モード信号ｓｙｍを生成する。その後、前記同期モード信号ｓｙｍを受信した装置らは、前記クロックｃｌｋが入力されなければ前記同期モード信号ｓｙｍがディセーブルになるため、現在非同期モード状態であることを把握することができ、前記クロックｃｌｋの入力によって、前記同期モード信号ｓｙｍがイネーブルになれば現在同期モード状態であることを把握することができる。
【００６５】
図１０は、図５に示した非同期式アドレスラッチ手段の詳細構成を示した回路図である。
図１０に示すように、前記非同期式アドレスラッチ手段６０は、前記同期モード信号ｓｙｍと前記アドレスストローブ信号ａｓｔを組み合わせてラッチイネーブル信号ｌｔｅを生成する信号組合部６１０、前記ラッチイネーブル信号ｌｔｅがイネーブルになったか否かに応じて前記第２ラッチ入力アドレスｌｉａ２から第３及び第４アドレス生成信号ａｄｇ３、ａｄｇ４を生成する第２アドレス生成制御部６２０、前記第３及び第４アドレス生成信号ａｄｇ３、ａｄｇ４を受信して前記非同期出力アドレスａｏａを生成する第２アドレス生成部６３０、及び前記非同期出力アドレスａｏａをラッチする第４ラッチ部６４０で構成される。
【００６６】
ここで、前記信号組合部６１０は、前記同期モード信号ｓｙｍを反転する第１３インバータＩＶ１３、前記第１３インバータＩＶ１３の出力信号と前記アドレスストローブ信号ａｓｔを受信する第２ナンドゲートＮＤ２、及び前記第２ナンドゲートＮＤ２の出力信号を反転して前記ラッチイネーブル信号ｌｔｅを出力する第１４インバータＩＶ１４で構成される。
【００６７】
そして、前記第２アドレス生成制御部６２０は、ゲート端に前記ラッチイネーブル信号ｌｔｅが入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が第８ノードＮ８に接続される第２７トランジスタＴＲ２７、ゲート端が第９ノードＮ９に接続され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第８ノードＮ８に接続される第２８トランジスタＴＲ２８、ゲート端が前記第９ノードＮ９に接続され、ドレーン端が前記第８ノードＮ８に接続される第２９トランジスタＴＲ２９、ゲート端に前記ラッチイネーブル信号ｌｔｅが入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第９ノードＮ９に接続される第３０トランジスタＴＲ３０、ゲート端が前記第８ノードＮ８に接続され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記第９ノードＮ９に接続される第３１トランジスタＴＲ３１、ゲート端が前記第８ノードＮ８に接続され、ドレーン端が前記第９ノードＮ９に接続される第３２トランジスタＴＲ３２、ゲート端に前記第２ラッチ入力アドレスｌｉａ２が入力され、ドレーン端が前記第２９トランジスタＴＲ２９のソース端に接続され、かつソース端が第１０ノードＮ１０に接続される第３３トランジスタＴＲ３３、前記第２ラッチ入力アドレスｌｉａ２を反転する第１５インバータＩＶ１５、ゲート端に前記第１５インバータＩＶ１５の出力信号が入力され、ドレーン端が前記第３２トランジスタＴＲ３２のソース端に接続され、かつソース端が前記第１０ノードＮ１０に接続される第３４トランジスタＴＲ３４、及びゲート端に前記ラッチイネーブル信号ｌｔｅが入力され、ドレーン端が前記第１０ノードＮ１０に接続され、かつソース端が接地される第３５トランジスタＴＲ３５で構成される。
【００６８】
ここで、前記第９ノードＮ９から前記第２アドレス生成部６３０に伝達される信号が前記第３アドレス生成信号ａｄｇ３であり、前記第８ノードＮ８から前記第２アドレス生成部６３０に伝達される信号が前記第４アドレス生成信号ａｄｇ４である。
【００６９】
そして、前記第２アドレス生成部６３０は、前記第３アドレス生成信号ａｄｇ３を非反転駆動する第１６及び第１７インバータＩＶ１６、ＩＶ１７、前記第４アドレス生成信号ａｄｇ４を反転駆動する第１８インバータＩＶ１８、ゲート端に前記第１７インバータＩＶ１７の出力信号が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が第１１ノードＮ１１に接続される第３６トランジスタＴＲ３６、及びゲート端に前記第１８インバータＩＶ１８の出力信号が入力され、ドレーン端が前記第１１ノードＮ１１に接続され、かつソース端が接地される第３７トランジスタＴＲ３７で構成される。
ここで、前記第１１ノードＮ１１に伝達される信号が前記非同期出力アドレスａｏａである。
【００７０】
前記第４ラッチ部６４０は、前記第１１ノードＮ１１の前記同期出力アドレスａｏａに対するラッチ構造を形成する第１９及び第２０インバータＩＶ１９、ＩＶ２０で構成される。
【００７１】
このように構成された前記非同期式アドレスラッチ手段６０において、前記信号組合部６１０に入力される前記同期モード信号ｓｙｍがイネーブルになれば、前記アドレスストローブ信号ａｓｔがイネーブルになったか否かに関係なく前記信号組合部６１０の出力信号はローレベルの電位を有する。すなわち、クロックが入力される同期モードでは前記ラッチイネーブル信号ｌｔｅがディセーブルになるのである。しかし、前記同期モード信号ｓｙｍがディセーブルになれば、前記アドレスストローブ信号ａｓｔが前記第２ナンドゲートＮＤ２と前記第１４インバータＩＶ１４を通って、前記ラッチイネーブル信号ｌｔｅとして出力される。すなわち、クロックが入力されない非同期モードでは前記ラッチイネーブル信号ｌｔｅがイネーブルになる。
【００７２】
前記ラッチイネーブル信号ｌｔｅがイネーブルになれば、前記第２アドレス生成制御部６２０の前記第２７及び第３０トランジスタＴＲ２７、ＴＲ３０はターンオフし、前記第３５トランジスタＴＲ３５はターンオンする。これによって前記第２アドレス生成制御部６２０の動作は、前記第２ラッチ入力アドレスｌｉａ２の影響を受ける。すなわち、前記第２ラッチ入力アドレスｌｉａ２の電位がハイレベルであれば、前記第３３トランジスタＴＲ３３はターンオンし、前記第３４トランジスタＴＲ３４はターンオフするため、前記第８ノードＮ８の電位はローレベルになり、前記第９ノードＮ９の電位はハイレベルになる。その後、ハイレベルの前記第３アドレス生成信号ａｄｇ３は前記第２アドレス生成部６３０の前記第３６トランジスタＴＲ３６をターンオフし、ローレベルの前記第４アドレス生成信号ａｄｇ４は前記第３７トランジスタＴＲ３７をターンオンする。したがって、前記第１１ノードＮ１１に印加される前記非同期出力アドレスａｏａの電位はローレベルになり、これは前記第４ラッチ部６４０に格納される。同じく、前記ラッチイネーブル信号ｌｔｅがイネーブルになった状態でローレベルの前記第２ラッチ入力アドレスｌｉａ２が入力されれば、前記非同期出力アドレスａｏａはハイレベルになり、これは前記第４ラッチ部６４０に格納される。
【００７３】
しかし、前記ラッチイネーブル信号ｌｔｅがディセーブルになれば前記第２アドレス生成制御部６２０の前記第２７及び第３０トランジスタＴＲ２７、ＴＲ３０がターンオンするため、前記第２ラッチ入力アドレスｌｉａ２に関係なく前記第８及び第９ノードＮ８、Ｎ９にはハイレベルの電位が印加される。これによってハイレベルの電位を有する前記第３アドレス生成信号ａｄｇ３は、前記第２アドレス生成部６３０の前記第３６トランジスタＴＲ３６をターンオフする。そして、ハイレベルの電位を有する前記第４アドレス生成信号ａｄｇ４は、前記第３７トランジスタＴＲ３７をターンオフする。したがって、前記第１１ノードＮ１１には前記第３及び第４アドレス生成信号ａｄｇ３、ａｄｇ４が伝達されない。しかし、前記第４ラッチ部６４０に前記非同期出力アドレスａｏａが既に格納されているので、前記第１１ノードＮ１１は既に格納されていた非同期出力アドレスａｏａの電位レベルを保持する。
【００７４】
このように前記非同期式アドレスラッチ手段６０は、前記ラッチイネーブル信号ｌｔｅがイネーブルになれば前記第２ラッチ入力アドレスｌｉａ２から前記非同期出力アドレスａｏａを生成し、前記ラッチイネーブル信号ｌｔｅがディセーブルになれば既に格納された前記同期出力アドレスｓｏａを持続的に出力する。前記ラッチイネーブル信号ｌｔｅは、非同期モードで前記アドレスストローブ信号ａｓｔによって生成されるため、結局、前記非同期式アドレスラッチ手段６０は、クロックが入力されない時にアドレスをバッファリングするものである。
【００７５】
図１１は、本発明に係わる半導体記憶装置のアドレスバッファの動作を説明するためのタイミング図である。クロックの存在有無に応じた前記アドレスバッファの動作を説明するためにクロックが入力されない区間とクロックが入力される区間とを区分した。
【００７６】
図１１には、前記クロックｃｌｋ、前記／ＣＳ信号、前記／ＡＤＶ信号、前記入力アドレスｉａｄ、前記バッファリングイネーブル信号ｂｅｎ、前記同期モード信号ｓｙｍ、前記第１ラッチ入力アドレスｌｉａ１、前記第２ラッチ入力アドレスｌｉａ２、前記コマンドパルス信号ｃｍｐ、前記アドレスストローブ信号ａｓｔ、及び前記出力アドレスｏａｄが示されている。ここで、前記／ＣＳ信号、前記／ＡＤＶ信号、及び前記バッファリングイネーブル信号ｂｅｎは、ローイネーブル信号である。
【００７７】
図１１に示すように、前記／ＣＳ信号の立ち下がり時間の影響を受けて前記バッファリングイネーブル信号ｂｅｎがイネーブルになることが分かる。また、前記／ＡＤＶ信号の影響で前記入力アドレスｉａｄが有効な値を有することと前記アドレスストローブ信号ａｓｔが発生することが分かる。この時、前記入力アドレスｉａｄが有効な値を有する区間が前記クロックｃｌｋによって制限されるのは従来技術と同様の作用である。そして、前記同期モード信号ｓｙｍは、クロックｃｌｋが入力され始まる時にイネーブルになる。前記第１ラッチ入力アドレスｌｉａ１は、前記バッファリングイネーブル信号ｂｅｎがイネーブルになれば前記入力アドレスｉａｄと同様の位相を形成する。また、前記第２ラッチ入力アドレスｌｉａ２は、前記第１ラッチ入力アドレスｌｉａ１と同様の位相を形成する。この時、前記クロックｃｌｋが入力される区間では、前記第２ラッチ入力アドレスｌｉａ２が有する有効な値が前記クロックｃｌｋの立ち下がり時間まで保持されることが分かる。
【００７８】
前記クロックｃｌｋが入力されない区間、すなわち非同期モードで前記出力アドレスｏａｄは、前記アドレスストローブ信号ａｓｔの立ち上がり時間に前記第２ラッチ入力アドレスｌｉａ２から生成される。そして、前記クロックｃｌｋが入力される区間、すなわち同期モードで前記出力アドレスｏａｄは、前記コマンドパルス信号ｃｍｐの立ち上がり時間に前記第２ラッチ入力アドレスｌｉａ２から生成される。前記アドレスストローブ信号ａｓｔは、同期モード区間でもイネーブルになる。しかし、この時前記同期モード信号ｓｙｍがイネーブルになっているので、前記アドレスストローブ信号ａｓｔは前記出力アドレスｏａｄの生成に何の影響を及ぼすことができない。結局、本発明に係る半導体記憶装置のアドレスバッファでは、クロックが入力されたか否かに関わらず前記出力アドレスｏａｄが生成される。
【００７９】
このように、本発明に係る半導体記憶装置では、クロックが入力されたか否かに応じてコマンドパルス信号又はアドレスストローブ信号を選択的に用いて出力アドレスを生成することにより、同期モードにおいても、また非同期モードにおいてもアドレスバッファリング動作を行うことができる。したがって、クロックを選択的に受信して使わなければならないＰｓｅｕｄｏ・ＳＲＡＭなどの半導体記憶装置を実現するのに技術的限界を克服することができる。
【００８０】
このように、本発明が属する技術分野の当業者であれば、本発明ではその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができるということを理解するはずである。したがって、以上で記述した実施形態は、全面的に例示的であって限定的なものではないものと理解しなければならない。本発明の範囲は、詳細な説明よりは特許請求の範囲によって明示されるものであり、特許請求の範囲の意味及び範囲そして、その等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００８１】
【図１】従来の技術に係る半導体記憶装置の非同期式アドレスバッファの構成を示すブロック図である。
【図２】従来の技術に係る半導体記憶装置の同期式アドレスバッファの構成を示すブロック図である。
【図３】図１に示した非同期式アドレスバッファの動作を説明するためのタイミング図である。
【図４】図２に示した同期式アドレスバッファの動作を説明するためのタイミング図である。
【図５】本発明に係わる半導体記憶装置のアドレスバッファの構成を示すブロック図である。
【図６】図５に示したアドレス入力手段の詳細構成を示す回路図である。
【図７】図５に示したクロック同期手段の詳細構成を示す回路図である。
【図８】図５に示した同期式アドレスラッチ手段の詳細構成を示す回路図である。
【図９】図５に示した同期モード検出手段の詳細構成を示す回路図である。
【図１０】図５に示した非同期式アドレスラッチ手段の詳細構成を示す回路図である。
【図１１】本発明に係わる半導体記憶装置のアドレスバッファの動作を説明するためのタイミング図である。
【符号の説明】
【００８２】
Ｎ１〜Ｎ１１…第１〜第１１ノード
Ｖｐｅｒｉ…周辺電圧
２…アドレス入力手段
４…アドレスラッチ手段
６…アドレス入力手段
８…クロック同期手段
１０…アドレスラッチ手段
２０…アドレス入力手段
３０…クロック同期手段
４０…同期式アドレスラッチ手段
５０…同期モード検出手段
６０…非同期式アドレスラッチ手段
７０…位相制御手段
２１０…第１制御部
２２０…第１駆動部
３１０…第２制御部
３２０…第２駆動部
３３０…第１ラッチ部
４１０…第１アドレス生成制御部
４２０…第１アドレス生成部
４３０…第２ラッチ部
５１０…第３制御部
５２０…第３駆動部
５３０…第３ラッチ部
６１０…信号組合部
６２０…第２アドレス生成制御部
６３０…第２アドレス生成部
６４０…第４ラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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