(57)【特許請求の範囲】
【請求項１】
導電体と、
ソース領域とドレイン領域とを有する半導体と、
前記ソース領域と前記ドレイン領域との間において、前記導電体と前記半導体とにそれぞれ接して前記導電体と前記半導体との間に設けられた単分子層と、
を備え、
前記半導体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記半導体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置。
【請求項２】
前記単分子層を構成する分子は、前記半導体の伝導帯下端付近のＬＵＭＯ（Lowest Unoccupied Molelcular Orbital）準位を有するか、または前記半導体の価電子帯上端付近のＨＯＭＯ（Highest Occupied Molecular Orbital）準位を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記単分子層は、前記半導体との境界にシロキサン結合を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
導電体と、
ソース領域とドレイン領域とを有する半導体と、
前記ソース領域と前記ドレイン領域との間において、前記半導体に接して前記半導体と前記導電体との間に設けられた絶縁体と、
前記絶縁体と前記導電体とにそれぞれ接して前記絶縁体と前記導電体との間に設けられた単分子層と、
を備え、
前記絶縁体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記絶縁体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置。
【請求項５】
第１の導電体と、
ソース領域とドレイン領域とを有する半導体と、
前記ソース領域と前記ドレイン領域との間において、前記半導体に接して前記半導体と前記第１の導電体との間に設けられた第１の絶縁体と、
前記第１の絶縁体に接して前記第１の絶縁体と前記第１の導電体との間に設けられた第２の導電体と、
前記第２の導電体に接して前記第２の導電体と前記第１の導電体との間に設けられた第２の絶縁体と、
前記第２の絶縁体と前記第１の導電体とにそれぞれ接して前記第２の絶縁体と前記第１の導電体との間に設けられた単分子層と、
を備え、
前記第２の絶縁体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記第２の絶縁体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置。
【請求項６】
前記単分子層は、前記絶縁体との境界にシロキサン結合を有することを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記分子の前記準位は、前記単分子層に接した前記導電体の真空仕事関数と略同一であることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記単分子層は、シアノ化合物、キノン構造を有する化合物、ニトロ化合物、オキサジアゾール構造を有する化合物、フラーレン、シラシクロペンタジエン、フルバレン構造を有する化合物、硫黄または窒素をヘテロ原子として含む５または６員環の複素環を含む化合物及びその重合体、芳香族アミン、シアニン色素、及び金属錯体よりなる群から選択されたいずれかにより形成されてなることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記単分子層は、ビスプロパンジニトリル−２，２’−（４，４’，５，５’，７，７’−ヘキサクロロ［２，２’−ビ−９Ｈ−フルオレン］−９，９’−ジイリデン）、ビス［３，６−ジクロロ−５−（４−クロロフェニル）−２，５−シクロヘキサジエン−１，４−ジオン］−２，２’−（１，３−フェニレン）、ビスベンゾニトリル−４，４’−［［１，１’−ビフェニル］−４，４’−ジイル−ビス（１，３，４−オキサジアゾール−５，２−ジイル）］、４，４’，５，５’，７，７’−ヘキサクロロ［２，２’−ビ−９Ｈ−フルオレン］−９，９’−ジオン、ビス［３，５−ビス（ナフタレン−１，８−ジカルボン酸無水物−４−イル）フェニル］メチレン、５，５’’’’’−ジフェニル−２，２’：５’，２’’：５’’，２’’’：５’’’，２’’’’：５’’’’，２’’’’’−セキシチオフェン、置換または非置換のＮ，Ｎ，Ｎ’，Ｎ’−テトラフェニルベンジジン、銅フタロシアニン、ポリ（３，４−エチレンジオキシチオフェン）、１，１，２，２−テトラ［４−（ジフェニルアミノ）フェニル］エタン、４，４’−ビス［ビス（ｍ−トリル）アミノ］−１，１’：４’，１’’−テルフェニル、テトラ［４−（ジフェニルアミノ）フェニル］エテン、１，３，４，６−テトラ［４−（ジフェニルアミノ）フェニル］シクロヘキサン、及び置換または非置換のトリフェニルアミンよりなる群から選択されたいずれかにより形成されてなることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項１０】
前記単分子層は、自己組織化単分子層（Self-Assembled Monolayer）法により形成されたものであることを特徴とする請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
前記半導体は、有機半導体であることを特徴とする請求項１〜１０のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、具体的には、金属／半導体（ＭＳ）構造または金属／絶縁体／半導体（ＭＩＳ）構造を備えた半導体装置に関する。
【背景技術】
【０００２】
金属ゲート電極を用いたＭＩＳ電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）や、ＭＳ型半導体装置（ショットキー接合型半導体装置）において、デバイス動作を容易ならしめるため、印加電圧の閾値（Ｖｔｈ、以下「閾値電圧」という）を制御することが求められている。すなわち、通常の半導体または絶縁体と金属との界面においては、バンドギャップ内の界面準位に起因して閾値電圧が変動するところ、この閾値電圧を制御することが求められている。
【０００３】
これに関連する従来技術としては、ゲート電極と半導体表面との間に、ドナー性分子とアクセプタ性分子を含む有機薄膜を有する電界効果トランジスタとし、有機薄膜の種類や構造を選ぶことにより、しきい値電圧やオン、オフ時のドレイン・ソース間電流の差を任意に設定することを可能ならしめるものがある（特許文献１）。
【０００４】
しかしながら、これは、ゲート電極に所定の電圧を印加することにより、有機薄膜のドナー性分子とアクセプタ性分子との間で電荷移動が生じ、これにより半導体表面電位が制御されるというものであるため、事前に表面電位を予測することは困難である。すなわち、様々な種類の有機薄膜を用いてそれぞれの表面電位を測定する試行錯誤を行う必要がある。
【特許文献１】特開昭６２−２２２６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる課題の認識に基づいてなされたものであり、ＭＩＳ型半導体装置やＭＳ型半導体装置において、簡便な手法により半導体層の界面準位を所望のエネルギー準位に設定することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、導電体と、ソース領域とドレイン領域とを有する半導体と、前記ソース領域と前記ドレイン領域との間において、前記導電体と前記半導体とにそれぞれ接して前記導電体と前記半導体との間に設けられた単分子層と、を備え、前記半導体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記半導体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、導電体と、ソース領域とドレイン領域とを有する半導体と、前記ソース領域と前記ドレイン領域との間において、前記半導体に接して前記半導体層と前記導電体との間に設けられた絶縁体と、前記絶縁体と前記導電体とにそれぞれ接して前記絶縁体と前記導電体との間に設けられた単分子層と、を備え、前記絶縁体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記絶縁体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の他の一態様によれば、第１の導電体と、ソース領域とドレイン領域とを有する半導体と、前記ソース領域と前記ドレイン領域との間において、前記半導体に接して前記半導体層と前記第１の導電体との間に設けられた第１の絶縁体と、前記第１の絶縁体に接して前記第１の絶縁体と前記第１の導電体との間に設けられた第２の導電体と、前記第２の導電体に接して前記第２の導電体と前記第１の導電体との間に設けられた第２の絶縁体と、前記第２の絶縁体と前記第１の導電体とにそれぞれ接して前記第２の絶縁体と前記第１の導電体との間に設けられた単分子層と、を備え、前記第２の絶縁体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記第２の絶縁体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ＭＩＳ型半導体装置やＭＳ型半導体装置において、簡便な手法により半導体層の界面準位を所望のエネルギー準位に設定することが可能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。すなわち、図１は、半導体層（半導体）１０と金属層（導電体）１４との間に単分子層１２を導入したＭＳ型半導体装置（ショットキー接合型半導体装置）を表す。
【００１２】
図２は、本発明の第１の実施形態に係る半導体装置の具体例を表す断面図である。図１に表したものと基本的に構成は同じであり、半導体層（半導体）２０と金属層（導電体）２４との間に単分子層２２を導入したものである。そして、半導体層２０は、単分子層２２との界面を形成する領域をゲート長方向の両側から挟む一対のソース・ドレイン拡散層２０Ａ、２０Ａを有しており、ＭＳ型電界効果トランジスタとなっている。
【００１３】
図３及び４は、単分子層１２、２２を構成する分子の化学構造式の例を表す模式図である。このような分子のうちから所望の界面準位を踏まえ一種類の分子を選び、その単分子層を形成する。すなわち、これらの分子を２次元的に配列し、厚み方向には実質的に単一の分子のみとすることにより、単分子層１２、２２が形成される。
【００１４】
本発明の第１の実施形態の効果を、図５及び６を用いて説明する。 
図５は、第１の実施形態と対比される比較例の半導体装置の模式断面図である。本比較例においては、一対のソース・ドレイン拡散層３０Ａを有する半導体３０と金属層３２とを接合しただけであり、単分子層は設けられていない。 
図６（ａ）〜（ｄ）は、第１の実施形態の効果を説明するための概念図であり、状態密度分布を表した模式図である。状態密度は曲線により表し、状態が満たされた領域を陰影で表した。簡単のため、界面に欠陥を含まない場合を表した。
【００１５】
図６（ａ）は、比較例(単分子層１２、２２を導入しない場合）における状態密度分布を表し、金属層３２と半導体層３０のバンドギャップ付近の状態密度分布を表している。この場合、バルク結晶のエネルギーバンド構造によって決まる電気的中性準位（Charge Neutrality Level：ＣＮＬ）にフェルミ準位がピン止め（Fermi Level Pinning：ＦＬＰ）される。
【００１６】
一方、図６（ｂ）〜（ｄ）は、本実施形態（単分子層１２、２２を導入した場合）に係る半導体装置における状態密度分布を説明するための模式図である。すなわち、図６（ｂ）は、半導体層１０、２０が単独で存在するときの状態密度分布を表し、図６（ｃ）は、単分子層１２、２２が単独で存在するときの状態密度分布を表し、図６（ｄ）は、金属層１４、２４／単分子層１２、２２／半導体層１０、２０という積層構造を形成したときの界面付近の状態密度分布を表している。図６（ｄ）に表したように、半導体層１０、２０のバンドギャップ内であって特定のエネルギー準位付近において、局所的に状態密度が高くなる。以下、この状態密度が最高となるエネルギー準位を「バンドギャップ内極大準位」という。この結果、電気的中性準位はバンドギャップ内極大準位に移動し、ここにフェルミ準位がピン止めされる。
【００１７】
バンドギャップ内極大準位は、単分子層１２、２２に由来する。すなわち、バンドギャップ内極大準位は、単独で存在するときの単分子層１２、２２の分子の状態密度が最も高くなるエネルギー準位（以下、「分子準位」という）に由来し、接合後の半導体層１０、２０の伝導帯下端（Conduction Band Minimum：ＣＢＭ）または価電子帯上端（Valence Band Maximum：ＶＢＭ）とバンドギャップ内極大準位との位置関係は、それぞれ単独で存在するときの半導体層１０、２０のＣＢＭまたはＶＢＭと単分子層１２、２２の分子の電子準位との位置関係に概ね対応する。
【００１８】
分子準位は、分子のイオン化ポテンシャル（Ionization Potential：ＩＰ）または電子親和力（Electron Affinity：ＥＡ）から導き出すことができる。図３及び図４に、各分子のイオン化ポテンシャル（ＩＰ）及び電子親和力（ＥＡ）を表した。
【００１９】
このようにして、イオン化ポテンシャルまたは電子親和力を基に適宜有機化合物を選択することにより、試行錯誤を行うことなく、所望のエネルギー準位にフェルミ準位をピン止めすることができ、半導体の界面準位を所望のエネルギー準位に設定することができる。これにより、簡便な手法により金属層の実効仕事関数を所望の値に設定することが可能となり、多様なデバイス動作が可能となる。
【００２０】
半導体層１０、２０としては、単結晶Ｓｉが一般的であるが、多結晶Ｓｉ、アモルファスＳｉ、Ｇｅ、化合物半導体、ＳＯＩ（Silicon On Insulator）、有機高分子等も挙げられる。 
金属層１４、２４については、シリコンを用いた場合の代表的なｎ金属としては、例えばＡｌ及びＴａが挙げられ、代表的なｐ金属としては、例えばＰｔ及びＡｕが挙げられる。また、これら以外にも、例えば、Ｃｏ、Ｂｅ、Ｎｉ、Ｒｈ、Ｐｄ、Ｔｅ、Ｒｅ、Ｍｏ、Ｈｆ、Ｍｎ、Ｚｎ、Ｚｒ、Ｉｎ、Ｂｉ、Ｒｕ、Ｗ、Ｉｒ、Ｅｒ、Ｌａ、Ｔｉ、及びＹのうちから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることができる。さらに、これらの金属のケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることができる。
【００２１】
単分子層１２、２２及び単分子層の分子については、半導体層１０、２０の伝導帯下端（ＣＢＭ）または価電子帯上端（ＶＢＭ）と分子準位との位置関係が変動しないようにするとの観点から、界面構造との相互作用によって特殊な電子準位（状態密度が極大となるエネルギー準位）や双極子モーメントが生じないような分子構造や分子層構造を採用することが望ましい。 
単分子層に使われる分子としては、多様な電子状態を持つ有機分子が望ましく、また、金属や酸化物と反応を起こしにくいものが望ましい。
【００２２】
分子の大きさは、酸化膜換算膜厚（Equivalent Oxide Thickness：ＥＯＴ：以下、「換算膜厚」という）の抑制の観点からは、小さいほうが望ましい。分子の形状は、換算膜厚抑制の観点からは三次元的よりも一、二次元的なものが望ましく、分子の集合状態が嵩高くならないようにするためには直鎖状よりも環状や平面状のものが望ましい。また、熱安定性の観点からは、５員環または６員環程度の芳香環を主な構成要素にするものが望ましい。分子自体が極性を持つことを抑制するためには、対称な構造を有するものが望ましい。分子準位及びバンドギャップ内極大準位の安定性の観点からは、置換基により生じる電子準位より、例えば複素環におけるヘテロ原子により生じる電子準位を基に選ぶほうが望ましい。
【００２３】
ここで、界面原子密度が１０１５ｃｍ−２である場合、界面準位密度がこれよりも３桁低い１０１２ｃｍ−２／ｅＶ程度になると、フェルミ準位が固定化（ピン止め）することがわかっている（表面科学  Vol.21, No.12, pp.791-799, 2000）。これから、界面原子密度が１０１５ｃｍ−２の場合には、状態密度が１０１２ｃｍ−２より１桁高い１０１３ｃｍ−２／ｅＶ以上の物質を導入すれば、当該物質の分子準位にフェルミ準位がピン止めされるということがいえる。したがって、単分子層の密度は、界面原子密度の１％以上であることが望ましい。
【００２４】
また、界面のダングリングボンド密度が比較的高い場合は、ダングリングボンドと分子の非結合性軌道との間で電荷移動や共有結合生成等の反応が生じ、これによりバンドギャップ内極大準位が分子準位から変動する。逆に、上記と同様の考察から、ダングリングボンド密度が１０１２ｃｍ−２より１桁低い１０１１ｃｍ−２より低ければ、分子準位はダングリングボンドの影響を受けないということがいえる。このため、金属層／半導体層界面はダングリングボンド密度が１０１１ｃｍ−２より低いことが望ましい。一方、ダングリングボンド密度が１０１１ｃｍ−２以上１０１３ｃｍ−２以下の場合は、単分子層の分子は非結合性軌道を半導体のバンドギャップ内に持たないことが望ましい。
【００２５】
金属層１４、２４に用いる金属がｎ金属の場合、単分子層１２、２２の分子としては、Ｓｉの伝導帯下端（ＣＢＭ）（４．０５ｅＶ）付近のＬＵＭＯ（Lowest Unoccupied Molelcular Orbital）準位を持つ分子が望ましい。ＬＵＭＯ準位は、電子親和力（ＥＡ）の値から見積もることができる（ＥＡがＬＵＭＯ準位となる）。具体的には、シアノ化合物、キノン構造を有する化合物、ニトロ化合物、オキサジアゾール構造を有する化合物等が挙げられる。図３は、それらの具体例を表す。（ａ）はビスプロパンジニトリル−２，２’−（４，４’，５，５’，７，７’−ヘキサクロロ［２，２’−ビ−９Ｈ−フルオレン］−９，９’−ジイリデン）、（ｂ）はビス［３，６−ジクロロ−５−（４−クロロフェニル）−２，５−シクロヘキサジエン−１，４−ジオン］−２，２’−（１，３−フェニレン）、（ｃ）はビスベンゾニトリル−４，４’−［［１，１’−ビフェニル］−４，４’−ジイル−ビス（１，３，４−オキサジアゾール−５，２−ジイル）］、（ｄ）は４，４’，５，５’，７，７’−ヘキサクロロ［２，２’−ビ−９Ｈ−フルオレン］−９，９’−ジオン、（ｅ）はビス［３，５−ビス（ナフタレン−１，８−ジカルボン酸無水物−４−イル）フェニル］メチレンである。それぞれのＥＡは、（ａ）は４．３ｅＶ、（ｂ）は３．９ｅＶ、（ｃ）は３．７ｅＶ、（ｄ）は４．０ｅＶ、（ｅ）は４．０ｅＶである。他にはフラーレンやシロール（シラシクロペンタジエン。シクロペンタジエンの炭素がケイ素に置き換わった化合物）系を挙げることができる。特に、シロール系は複素環であるため熱安定性がよく、またバンドギャップ内に非結合性軌道がないためダングリングボンド密度が大きい場合にも有効である。
【００２６】
金属層１４、２４に用いる金属がｐ金属の場合、単分子層１２、２２の分子としては、Ｓｉの価電子帯上端（ＶＢＭ）（５．１７ｅＶ）付近のＨＯＭＯ（Highest Occupied Molecular Orbital）準位を持つ分子が望ましい。ＨＯＭＯ準位は、（第一）イオン化ポテンシャル（ＩＰ）の値から見積もることができる（ＩＰがＨＯＭＯ準位となる）。具体的には、フルバレン構造を有する化合物、硫黄または窒素をヘテロ原子として含む５または６員環の複素環を含む化合物及びその重合体、窒素の非共有電子対を持つ芳香族アミン、シアニン色素、金属錯体（ポルフィリン錯体、メタロセン、金属フタロシアニン）等が挙げられる。ここで、単分子層１２、２２を重合体により形成する場合には、モノマーが一次元的または二次元的に重合したものを用いることができる。図４は、それらの具体例を表す。（ａ）は５，５’’’’’−ジフェニル−２，２’：５’，２’’：５’’，２’’’：５’’’，２’’’’：５’’’’，２’’’’’−セキシチオフェン、（ｂ）はＮ，Ｎ，Ｎ’，Ｎ’−テトラフェニルベンジジン、（ｃ）は銅フタロシアニン、（ｄ）はポリ（３，４−エチレンジオキシチオフェン）、（ｅ）は１，１，２，２−テトラ［４−（ジフェニルアミノ）フェニル］エタン、（ｆ）は４，４’−ビス［ビス（ｍ−トリル）アミノ］−１，１’：４’，１’’−テルフェニル、（ｇ）はテトラ［４−（ジフェニルアミノ）フェニル］エテン、（ｈ）は１，３，４，６−テトラ［４−（ジフェニルアミノ）フェニル］シクロヘキサン、（ｉ）はＮ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（ｍ−トリル）ベンジジンである。それぞれのＩＰは、（ａ）は５．０ｅＶ、（ｂ）は５．５ｅＶ、（ｃ）は５．０ｅＶ、（ｄ）は５．２ｅＶ、（ｅ）は５．４ｅＶ、（ｆ）は５．２ｅＶ、（ｇ）は５．３ｅＶ、（ｈ）は５．０ｅＶ、（ｉ）は５．５ｅＶである。（ｂ）及び（ｉ）は、ＴＰＤ（トリフェニルジアミン、Ｎ，Ｎ，Ｎ’，Ｎ’−テトラフェニルベンジジン）の構造を持つものであり、有機ＥＬデバイスの正孔輸送材料としても用いられる。また、これ以外の置換されたＴＰＤも同様のＩＰを有すると考えられる。
【００２７】
単分子層１２、２２は、外部から半導体層１０、２０の表面に積層するあらゆる手法により作成することができる。被覆性に優れ、整った界面を形成することから、例えば、自己集積能があるラングミュア・ブロジェット（ＬＢ）膜または自己組織化単分子層（Self Assembled Monolayer：ＳＡＭ）膜などを用いることができる。ＳＡＭ膜は、熱安定性があり、分子の拡散を防ぐこともできる。また、自己集積化がよいと嵩高くなり、換算膜厚が大きくなる。このため、ＳＡＭ膜形成においては気相法を用いることができる。これにより、単分子層であり、かつ、二次元的に非晶質な膜が生成され、換算膜厚が抑制される。単分子層の層厚は、０．３ｎｍ以下であることが望ましい。
【００２８】
なお、ＳＡＭ膜形成能が優れたシランカップリング剤を単分子層１２、２２の分子の末端基として導入することができる。このためには、例えば、分子にシリル基を導入し、その後、半導体層１０、２０の表面でシランカップリング反応をさせる。これにより、単分子層１２、２２と半導体層１０、２０はシロキサン結合で結ばれ、熱的安定性を有するＳＡＭ膜を半導体層１０、２０の上に形成することができる。 
次に、本実施形態によれば、工程劣化に強く、プロセスウィンドウを広く取ることができるということについて説明する。
【００２９】
これまでは界面に欠陥がないことを前提に説明してきた。しかし、界面に欠陥が存在しても、それより効果の強いＦＬＰ（フェルミ準位のピン止め）を起こすことで閾値電圧の変動を抑制することができる。このため、本実施形態によれば、欠陥低減のための工程が本質的に重要でなくなり、工程劣化に強くなる。また、界面状態の詳細は重要でなく、有機化合物分子を高精度に界面領域に導入する必要がないため、プロセスウィンドウを広く取ることができる。
【００３０】
（第２の実施形態）
次に、本発明の第２の実施形態について、図７〜１０を用いて説明する。 
図７は、本発明の第２の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。本実施形態においては、金属層（導電体）４６／絶縁層（絶縁体）４２／半導体層（半導体）４０のＭＩＳ型半導体装置において、絶縁層４２と金属層４６との間に単分子層４４が導入されている。
【００３１】
図８は、本発明の第２の実施形態に係る半導体装置の具体例を表す断面図である。 
シリコン基板（半導体）５０の表面上に、例えばシリコン酸化膜とハフニウムシリケート膜で構成される金属シリケート絶縁膜（絶縁体）５２、ＴＰＤ分子ＳＡＭ膜（単分子層）５４、及びゲート電極（導電体）５６を積層したＭＩＳ構造が形成されている。金属シリケート膜５２、ＳＡＭ膜５４、及びゲート電極５６は、図８において例えば紙面と垂直の方向（ゲート幅方向）に伸びる短冊形状を有する。
【００３２】
ゲート電極５６は、例えばＡｕからなる。ゲート電極５６の両側壁には、側壁絶縁膜５８が形成されている。シリコン基板５０は、金属シリケート膜５２との界面を形成する領域をゲート長方向の両側から挟む一対の浅い拡散領域５０Ｂと、これら拡散領域５０Ｂの外側にある一対の深い拡散領域５０Ａと、を有する。拡散領域５０Ａ、５０Ｂは、高濃度に不純物が拡散されている。また、深い拡散領域５０Ａの上には、金属シリサイド層５０Ｃが形成されている。
【００３３】
一対の浅い拡散領域５０Ｂの間には、ゲートへの電圧印加により形成されるチャネル領域５０Ｄが形成されている。チャネル領域５０Ｄは、トランジスタの閾値電圧の調整のため、添加する不純物の量が適宜調整されている。なお、このＭＩＳＦＥＴの両脇には、例えば、隣の素子との間を電気的に絶縁する素子分離領域が形成される（図示せず）。
【００３４】
ここで、半導体装置は、Ｐ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴとすることができる。または、半導体装置は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスとすることもできる。
【００３５】
本発明の第２の実施形態の効果を、図９及び１０を用いて説明する。 
図９（ａ）〜（ｄ）は、第２の実施形態の効果を説明するための概念図であり、状態密度分布を表す模式図である。図６と同様に、状態密度を曲線で表し、状態が満たされた領域を陰影で表した。図６と同様に、簡単のため、界面に欠陥を含まない場合を表した。
【００３６】
図９（ａ）は、比較例(単分子層４４、５４を導入しない場合）における状態密度分布を表し、金属層４６、５６と絶縁層４２、５２のバンドギャップ付近の状態密度分布を表している。この場合、第１の実施形態と同様に、バルク結晶のエネルギーバンド構造により決まる電気的中性準位にフェルミ準位がピン止めされる。
【００３７】
一方、図９（ｂ）〜（ｄ）は、本実施形態（単分子層４４、５４を導入した場合）に係る半導体装置における状態密度分布を説明するための模式図である。すなわち、図９（ｂ）は、絶縁層４２、５２が単独で存在するときの状態密度分布を表し、図９（ｃ）は、単分子層４４、５４が単独で存在するときの状態密度分布を表し、図９（ｄ）は、金属層４６、５６／単分子層４４、５４／絶縁層４２、５２という積層構造を形成したときの界面付近の状態密度分布を表している。図９（ｄ）に表したように、絶縁層４２、５２のバンドギャップ内にはバンドギャップ内極大準位が存在する。この結果、電気的中性準位はバンドギャップ内極大準位に移動し、ここにフェルミ準位がピン止めされる。
【００３８】
第１の実施形態に関して前述したように、バンドギャップ内極大準位は、単分子層４４、５４の分子のイオン化ポテンシャルまたは電子親和力を基に適宜有機化合物を選択することにより、試行錯誤を行うことなく、所望のエネルギー準位にフェルミ準位をピン止めすることができ、絶縁層４２、５２の界面準位を所望のエネルギー準位に設定することができる。これにより、簡便な手法で金属層４６、５６の実効仕事関数を所望の値に設定することが可能となり、多様なデバイス動作が可能となる。
【００３９】
この効果の意義を示す一例として、金属層の実効仕事関数と真空仕事関数とを等しくする具体例について以下に説明する。  
金属ゲート電極を用いたＭＩＳ構造において、デバイス動作時の閾値電圧から求められた金属電極の仕事関数を、実効仕事関数（φｅｆｆ）と呼ぶ。これに対して、電極金属固有の仕事関数を、真空仕事関数（φｖａｃ）と呼ぶ。閾値電圧の制御のしやすさの観点からはφｅｆｆ＝φｖａｃであることが理想であるが、一般にはこれは成立しない。ｐ金属でφｅｆｆ＜φｖａｃ、ｎ金属でφｅｆｆ＞φｖａｃとなる。この結果、理想の閾値電圧よりも実際の閾値電圧のほうが小さくなり、デバイス動作が困難になる。これに対して、本実施形態によれば、上述したように、容易に金属電極の実効仕事関数と真空仕事関数とを等しくすることができ、閾値電圧の制御が容易となる。
【００４０】
図１０は、特許文献１に開示されている半導体装置における分子層の作用を説明するための概念図である。すなわち、図１０（ａ）及び（ｂ）は、状態密度分布を模式的に表した図である。ここで、状態密度は曲線で表し、状態が満たされた領域を陰影により表した。  
ここで、前述した特許文献１においても、解決すべき課題は、界面の閾値電圧の制御であるとされている。
【００４１】
図１０（ａ）は、単分子層を導入しない場合の、金属層と絶縁層のバンドギャップ付近の状態密度分布を表している。この場合、バルク結晶のエネルギーバンド構造によって決まる電気的中性準位にフェルミ準位がピン止めされる。すなわち、通常の半導体又は絶縁体と金属との界面においては、バンドギャップ中の界面準位に起因して閾値電圧の変動が生じる。
【００４２】
これを回避するため、特許文献１では、有機分子からなる単分子層を導入して界面準位をなくす、という手法を用いている。図１０（ｂ）は、特許文献１に開示された半導体装置（単分子層を導入した場合）において、金属層／単分子層／絶縁層からなる積層構造を形成したときの界面付近の状態密度分布を表す。図１０（ｂ）に表した状態においては、有機分子の価電子と絶縁層表面のダングリングボンドとを反応させたり、分子間または電極・分子間で電荷を移動させて界面準位を変化させている。ここで用いる有機分子の分子準位はもともとドナー・アクセプタ準位に位置するが、電荷移動の結果、バンドギャップの外に移動する。この結果、界面準位は存在しなくなる。また、ドナー性分子とアクセプタ分子の間の電荷移動で生じた電気双極子によって、表面電位が制御される。この事例でも表面電位を所望の位置に変動させることはできるが、この現象は有機分子の価電子とダングリングボンドとの相互作用等の結果として生じるものであるため、事前に表面電位を予測することは困難である。すなわち、様々な種類の有機薄膜を用いてそれぞれの表面電位を測定する試行錯誤を行う必要がある。このため、特許文献１に開示されている半導体装置は、所望の表面電位を得るために、相対的にコストがかかる。
【００４３】
これに対して、本実施形態によれば、図９に関して前述したように、所定のバンドギャップ内極大準位を有する単分子層を設けることにより、所望のエネルギー準位にフェルミ準位をピン止めできる。つまり、金属電極の実効仕事関数と真空仕事関数とを容易に等しくすることができ、閾値電圧の制御が容易となる。   
特許文献１においては、フェルミ準位がピン止めされることにより、高密度の界面準位のためＦＥＴ（電界効果トランジスタ）動作はしないということを前提にして、この界面準位をなくすことを主眼に置いて対策を講じている。これに対して、本実施形態は、逆にフェルミ準位のピン止めという現象を利用して、分子準位を用いて所望のエネルギー準位にフェルミ準位をピン止めし、もって閾値制御（ＦＥＴ動作）を可能ならしめている。
【００４４】
本実施形態における半導体層４０、５０、金属層４６、５６、単分子層４４、５４については、第１の実施形態で挙げたものと同様のものを用いることができる。
【００４５】
絶縁層４２、５２としては、あらゆる有限のバンドギャップを有する材料系が対象となる。例えば、Ａｌ、Ｈｆ、Ｙ、Ｔｉ，Ｚｒ，Ｓｉ，Ｔａ、及びランタノイド元素から選ばれる少なくとも一種類以上の元素を含む酸化物、窒化物、及び酸窒化物等の高誘電率の金属酸化物膜（ｈｉｇｈ−ｋ膜）が挙げられる。ここで、ランタノイド元素は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕを含む。本実施形態の半導体装置において、ｈｉｇｈ−ｋ膜を構成するＨｆシリケート、Ｚｒシリケート等に窒素を添加することにより、これらｈｉｇｈ−ｋ膜を非晶質とすることができる。これにより、ｈｉｇｈ−ｋ膜の耐熱性を向上させるとともに、ゲートリーク電流を抑えることができる。
【００４６】
一方、シランカップリング剤を単分子層４４、５４の分子の末端基として導入すると、ＳＡＭ膜が形成しやすくなる。特に、絶縁層４２、５２の材料は金属酸化物であることが多いことや、シランカップリング剤は金属酸化物上のＳＡＭ膜の形成を促進することから、シランカップリング剤を導入することは有効である。これにより、単分子層と絶縁層はシロキサン結合で結ばれ、熱的安定性を有するＳＡＭ膜をｈｉｇｈ−ｋ膜上に形成することができる。このＳＡＭ膜は、少なくとも３００℃まで破壊されないことが判明している（Jpn. J. Appl. Phys. Vol. 40 (2001) pp. 4344-4348）。  
また、第１の実施形態と同様に、本実施形態においても、工程劣化に強く、プロセスウィンドウを広く取ることができる。
【００４７】
以下、絶縁層４２、５２の材料として金属酸化物を用いた場合について説明する。  
絶縁層４２、５２の材料として金属酸化物を用いた場合、一般に酸素欠損を生じ、金属との間で電荷移動が生じる。この対策としては、（１）追加酸化や熱処理を行う、（２）異種元素を導入する、などの技術があった。しかし、（１）については、追加酸化をすると換算膜厚が増え、また熱処理をすると閾値電圧が変動するという問題があり、（２）については、原子一層レベルでの工程管理が必要となるため、プロセスウィンドウが狭いという問題がある。
【００４８】
これに対して、本実施形態においては、（１）の技術のように換算膜厚が増加することがなく、また、（２）の技術のように原子レベルで制御する必要がなく、有機化合物の分子レベルの工程管理でよいため、プロセスウィンドウを広く取ることができる。すなわち、本実施形態における工程管理は、熱処理で拡散しやすい原子を用いるのでなく、原子と比べて大きいため拡散しにくい有機化合物分子を用いるものであり、また、界面の構造の詳細に因らないため、原子一層レベルでの組成を制御するという管理ではなく、有機化合物の構造を選択するという管理でよいため、プロセスウインドウを広くできる。
【００４９】
本実施形態のうち、ＴＰＤ分子のＳＡＭ膜からなる単分子層４４、５４を用いた場合において、φｅｆｆを測定したところ、５．２ｅＶとなった。これは、ＴＰＤ分子のＳＡＭ膜を導入しない場合に測定した値である４．７ｅＶと比較して、元のφｖａｃ＝５．５ｅＶに近い値であり、効果があることが確認できる。また、工程劣化も起きていないことがわかる。
【００５０】
（第３の実施形態）
次に、本発明の第３の実施形態である半導体装置の製造方法について、図１１〜１４を参照しつつ説明する。  
図１１〜１４は、本実施形態の製造工程を表す断面図である。本実施形態の半導体装置は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを含むＣＭＯＳデバイスである。この製造方法は、いわゆるリプレースメントゲート法を用いたものである。
【００５１】
まず、図１１に表すように、半導体基板１００に、ＳＴＩ（Shallow Tranch Isolation）構造の素子分離層１０６によって分離されたＮ型ウェル領域１０２及びＰ型ウェル領域１０４を形成する。続いて、Ｎ型ウェル領域１０２及びＰ型ウェル領域１０４にそれぞれダミーゲート（図示せず）を形成する。これらダミーゲートをマスクとして、Ｎ型ウェル領域１０２にＰ型不純物を注入してＰ型エクステンション層１１０を形成するとともに、Ｐ型ウェル領域１０４にＮ型不純物を注入してＮ型エクステンション層１１４を形成する。その後、上記ダミーゲートの側部に側壁層１１６を形成する。その後、ダミーゲート及び側壁層１１６をマスクとして、Ｎ型ウェル領域１０２にＰ型不純物を注入してＰ型拡散層１０８を形成するとともに、Ｐ型ウェル領域１０４にＮ型不純物を注入してＮ型拡散層１１２を形成する。
【００５２】
その後、層間絶縁膜１１８を堆積し、層間絶縁膜１１８を平坦化する。その後、上記ダミーゲートを除去して、図１１に表す構造を得る。図１１からわかるように、ダミーゲートが除去された後に、溝１２０が形成される。なお、Ｐ型拡散層１０８及びＮ型拡散層１１２の上に、サリサイド層（図示せず）が形成されていてもよい。
【００５３】
次に、図１２に表すようにゲート絶縁材料膜１２２を堆積する。本実施形態では、例えば、Ｈｆの原子濃度が３０％のハフニウムシリケートからなるゲート絶縁材料膜１２２を３ｎｍ堆積することができる。堆積方法としては、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法を用いることができる。堆積方法は、ダミーゲートが除去された後の溝１２０の底面及び側面に沿ってゲート絶縁材料膜１２２を形成することが可能な方法であればよく、例えば、ＣＶＤ（Chemical Vapor Deposition：化学気相堆積）法等でもよい。
【００５４】
次に、図１３に表すように、ゲート絶縁材料膜１２２の上に、ゲート絶縁材料膜１２２に沿って単分子層１２４を堆積する。ここで、単分子層１２４は、例えば、ＬＢ膜でもＳＡＭ膜でもよい。分子種は、図３の（ｅ）の分子を用いることができる。その後、１２４ａの領域を選択エッチングした後、単分子層１２４ａを堆積する。単分子層１２４ａは、例えば、ＬＢ膜でもＳＡＭ膜でもよい。分子種は、例えば図４の（ｅ）の分子を用いることができる。
【００５５】
次に、図１４を参照しつつ説明する。まず、溝１２０を埋め込むように金属ゲート層１２６を堆積する。金属ゲート層１２６は、例えばＷ（タングステン）からなるものでよい。堆積方法としては、例えばＭＯＣＶＤ法が挙げられる。その後、通常のＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって上面全体を平坦化する。これにより、ＰチャネルＭＩＳトランジスタ形成領域とＮチャネルＭＩＳトランジスタ形成領域との上に、ゲート絶縁膜１２２及び１２２ａと、単分子層１２４及び１２４ａと、ゲート電極１２６とを形成し、図１４に表す構造を得る。Ｗは仕事関数が４．１〜５．２ｅＶであるため、ｎ金属、ｐ金属の両方に使用することができる。
【００５６】
本実施形態の効果は、第１の実施形態及び第２の実施形態に関して前述したものと同様である。また、各構成要素等は、本実施形態の趣旨に反しない範囲で第１の実施形態及び第２の実施形態で述べたものを適宜用いることができる。
【００５７】
（第４の実施形態）
次に、本発明の第４の実施形態である有機トランジスタ及びその製造方法について、図１５〜１７を用いて説明する。  
図１５は、本発明の第４の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。本実施形態の構成は、以下の通りである。基板７０の上に絶縁層７２が形成され、絶縁層７２の上に有機半導体からなるチャネル形成用の半導体層（半導体）７８が形成される。半導体層７８の両側に、ソース・ドレイン電極７６、７６が形成される。半導体層７８と、ソース・ドレイン電極７６、７６とを覆うように、絶縁層（絶縁体）８０が形成される。絶縁層８０の上に、単分子層８２が形成され、単分子層８２の上にゲート電極（導電体）８４が形成される。
【００５８】
次に、本発明の第４の実施形態に係る半導体装置の具体例及びその製造方法について、図１６〜１８を用いて説明する。  
図１８は、本発明の第４の実施形態に係る有機トランジスタを表す断面図である。  
十分に厚い液晶性ポリマーからなる基板７０の上に絶縁性微粒子を含む絶縁層７２が形成され、絶縁層７２の上に有機半導体であるペンタセンからなるチャネル形成用の半導体層７８が形成される。半導体層７８の両側に、金属からなるソース・ドレイン電極７６、７６が形成される。半導体層７８と、ソース・ドレイン電極７６、７６とを覆うように、ハフニウムシリケートからなる絶縁層８０が形成される。絶縁層７２と半導体層７８の間、及び絶縁層７２と絶縁層８０との間には、フッ素系側鎖を持つポリイミドからなる絶縁層７４が形成される。絶縁層８０の上に、ＴＰＤ分子のＳＡＭ膜からなる単分子層８２が形成され、単分子層８２の上に金属からなるゲート電極８４が形成される。
【００５９】
以下に、本実施形態の半導体装置の製造方法の具体例を示す。  
図１６〜１８は、本実施形態の半導体装置の製造工程を表す断面図である。  
トップゲート型の有機電界効果トランジスタ（有機ＦＥＴ）について、ソース・ドレイン及びゲートの形成方法としてインクジェット描画法を用いた例を挙げる。
【００６０】
図１６に表すように、液晶性ポリマーからなる基板７０の上に、直径５０ｎｍのＳｉＯ２微粒子を含むＳｉＯ２系酸化物をオフセット印刷で塗布し、絶縁性微粒子を含む絶縁層７２を形成する。このとき、微粒子以外の部分が約２０ｎｍの厚さになるようにすることができる。これに紫外線を照射した後、２５０℃のオーブンで６０分焼成する。ＳｉＯ２微粒子部分の凹凸は、ＳｉＯ２系酸化物層に対して平均で４０ｎｍ程度露出する。ＳｉＯ２微粒子の密度は、例えば、約５０個／μｍ２である。次に、フッ素系側鎖を持つ低表面エネルギーのポリイミドを１０ｎｍの厚さになるように印刷し、絶縁性微粒子を含まない絶縁層７４を形成する。その後焼成を行う。その後、ソース部及びドレイン部となる領域だけにエッチングを行い、これら領域から絶縁層７４を取り除く。
【００６１】
その後、ソース・ドレイン電極７６、７６を、インクジェット描画法を用いて形成する。電極材料には、例えば、金コロイドを水系の溶液に分散したものを用いることができる。この金コロイド溶液を絶縁層７４の上部表面のうちチャネル部となる領域（半導体層７８が形成される領域）にインクジェット描画で塗布する。ここで、絶縁層７４を構成するフッ素系側鎖を持つポリイミドの表面エネルギーが３０ｍＮ／ｍと非常に低いため、金コロイド溶液は絶縁層７４上で二つに分離し、チャネル部の両側に設けられたソース部及びドレイン部に自発的に移動して安定化する。この状態で、例えば２５０℃のオーブンで６０分焼成を行い、金コロイド粒子同士を融着して完全に金属化してソース・ドレイン電極７６、７６とする。その後、基板の洗浄を行う。
【００６２】
その後、図１７に表すように、絶縁層７４の上部表面のうちチャネル部となる領域に、ペンタセン前駆体クロロホルム溶液をインクジェット描画法にて１００ｎｍ形成する。その後、２００℃のオーブンで６０分焼成を行ってペンタセンを結晶化させる。これにより、半導体層７８を形成することができる。チャネル長は、例えば５μｍとすることができる。
【００６３】
次に、図１８を参照しつつ説明する。上記のようにして形成した基板の上に半導体層７８と、ソース・ドレイン電極７６、７６とを覆うように、ハフニウムシリケート層を堆積し、絶縁性微粒子を含まない絶縁層８０を形成する。その後、ＴＰＤ分子のＳＡＭ膜からなる単分子層８２を形成する。その後、チャネル部の直上となる領域に金属からなるゲート電極８４をインクジェット描画法で形成する。電極材料には、ソース・ドレイン電極と同様に、例えば金コロイドの分散溶液を用いることができる。液滴径は、例えば２０μｍとすることができる。焼成は、例えば、２５０℃のオーブンで６０分行う。
【００６４】
絶縁性微粒子及び絶縁性微粒子を含む絶縁層７２については、上述した具体例においてはこれら両方にＳｉＯ２を用いるが、これ以外にも、例えば、Ａｌ２Ｏ３やＴａ２Ｏ５等の他の無機系絶縁材料を用いることもできる。また、例えば、ポリイミド、ポリアミド、ポリアミドイミド等の有機系絶縁材料を用いることもできる。
【００６５】
半導体層７８については、上述の具体例においてはペンタセンを用いるが、その他の低分子半導体材料の可溶性前駆体や、材料そのものが可溶性の低分子半導体材料を用いることもできる。また、高分子系の有機半導体材料であってホッピング伝導が主鎖伝導よりも支配的なものを用いることもできる。
【００６６】
ソース・ドレイン電極７６、７６、及びゲート電極８４の導電性材料については、上述した具体例においては金コロイドを分散させた溶液を用いるが、これ以外にも、例えばナノ粒子を用いた低温焼成が可能なＰｔ等あらゆる高導電性金属のコロイド溶液を用いることもできる。また、インクジェット描画により塗布することができるＰＥＤＯＴ−ＰＳＳ（Polystyrenesulfonate doped PEDOT（Poly(3,4-ethylenedioxythiophene)））等の有機系の導電性材料を用いることもできる。
【００６７】
本実施形態の効果は、第１の実施形態及び第２の実施形態に関して前述したものと同様である。また、各構成要素等は、本実施形態の趣旨に反しない範囲で第１の実施形態及び第２の実施形態で述べたものを適宜用いることができる。
【００６８】
（第５の実施形態）
次に、本発明の第５の実施形態である不揮発性半導体メモリセル及びその製造方法について、図１９〜図２５を用いて説明する。  
図１９は、本発明の第５の実施形態に係る半導体装置を概念的に表す断面図である。本実施形態の半導体装置は、制御ゲート層（第１の導電体）２１０／単分子層２０８／絶縁層（第２の絶縁体）２０６／浮遊ゲート層（第２の導電体）２０４／絶縁層（第１の絶縁体）２０２／半導体層（半導体）２００という積層構造を有する。これは、例えば、ＮＡＮＤ型不揮発性半導体メモリ装置の一つのセル部分を表している。
【００６９】
図２０は、本発明の第５の実施形態に係る不揮発性半導体メモリセルを表す断面図である。  
ｐ型Ｓｉ基板３００の上に、熱酸窒化膜（ＳｉＯＮ膜）からなるトンネル絶縁膜３０２を介して、ｎ＋型多結晶Ｓｉ層からなる浮遊ゲート電極３０４が形成されている。浮遊ゲート電極３０４の上に、ＨｆＡｌＯｘからなる電極間絶縁膜３０６が形成されている。そして、電極間絶縁膜３０６の上にＴＰＤ分子のＳＡＭ膜からなる単分子層３０８が形成され、その上にＡｕからなる制御ゲート電極３１０が形成されている。
【００７０】
トンネル絶縁膜３０２の膜厚は、例えば７ｎｍから８ｎｍ程度である。浮遊ゲート電極３０４と制御ゲート電極３１０の膜厚は、例えば３０ｎｍから６０ｎｍ程度である。電極間絶縁膜３０６の膜厚は、例えば１０ｎｍから３０ｎｍ程度である。浮遊ゲート電極３０４を構成するｎ＋型多結晶Ｓｉの仕事関数は約４ｅＶであり、制御ゲート電極３１０を構成するＡｕの仕事関数は約５ｅＶである。
【００７１】
浮遊ゲート電極３０４については、本実施形態ではｎ＋型多結晶Ｓｉを用いたが、それ以外に、例えばＡｕ、Ｐｔ、Ｃｏ、Ｂｅ、Ｎｉ、Ｒｈ、Ｐｄ、Ｔｅ、Ｒｅ、Ｍｏ、Ａｌ、Ｈｆ、Ｔａ、Ｍｎ、Ｚｎ、Ｚｒ、Ｉｎ、Ｂｉ、Ｒｕ、Ｗ、Ｉｒ、Ｅｒ、Ｌａ、Ｔｉ、及びＹから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることもできる。また、これらのケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることもできる。
【００７２】
制御ゲート電極３１０については、本実施形態ではＡｕを用いたが、それ以外に、例えばＰｔ、Ｃｏ、Ｂｅ、Ｎｉ、Ｒｈ、Ｐｄ、Ｔｅ、Ｒｅ、Ｍｏ、Ａｌ、Ｈｆ、Ｔａ、Ｍｎ、Ｚｎ、Ｚｒ、Ｉｎ、Ｂｉ、Ｒｕ、Ｗ、Ｉｒ、Ｅｒ、Ｌａ、Ｔｉ、及びＹから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることもできる。また、これらのケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることもできる。
【００７３】
電極間絶縁膜３０６を構成する高誘電率材料については、本実施形態ではＨｆＡｌＯｘを用いたが、それ以外に、例えばＡｌ、Ｈｆ、Ｌａ、Ｙ、Ｃｅ、Ｔｉ、Ｚｒ、Ｓｉ、及びＴａから選ばれる少なくとも一種類以上の元素を含む酸化物、窒化物、または酸窒化物を用いることができ、それらの膜の積層物を用いることもできる。また、これらの高誘電体絶縁膜と、Ｓｉ酸化膜、Ｓｉ窒化膜、またはＳｉ酸窒化膜を組み合わせた積層物を用いてもよい。
【００７４】
次に、本実施形態の半導体装置の製造方法について説明する。  
図２１〜２５は、本発明の第５の実施形態に係る不揮発性半導体メモリセルの製造工程を表す断面図である。各図の（ａ）と（ｂ）は、互いに直交する断面を表している。
【００７５】
まず、図２１に表すように、所望の不純物をドーピングしたｐ型Ｓｉ基板４００の上部表面に、トンネル絶縁膜となる厚さ約７ｎｍから８ｎｍのＳｉＯＮ膜４０２を熱酸化法により形成する。その後、浮遊ゲート電極となる厚さ６０ｎｍのリンドープのｎ＋型多結晶Ｓｉ層４０４をＣＶＤ法で堆積する。このときの温度は、例えば６２０℃とすることができる。その後、素子分離加工のためのマスク材４０６をＣＶＤ法で堆積する。
【００７６】
その後、レジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、マスク材４０６、多結晶Ｓｉ層４０４、ＳｉＯＮ膜４０２を順次エッチング加工する。その後、Ｓｉ基板４００の露出領域をエッチングして、深さ１００ｎｍの素子分離溝４０８を形成する。
【００７７】
その後、図２２に表すように、全面に素子分離用のシリコン酸化膜４１０を堆積して、素子分離溝４０８を完全に埋め込む。その後、シリコン酸化膜４１０の上部表面をＣＭＰ法で除去して、表面を平坦化する。このとき、マスク材４０６の上面が露出する。
【００７８】
次に、図２３を参照しつつ説明する。露出したマスク材４０６を、選択的にエッチング除去する。その後、シリコン酸化膜４１０の露出表面を希フッ酸溶液でエッチング除去し、ｎ＋多結晶Ｓｉ層４０４の側壁面４１２を露出させる。その後、上部全表面に、電極間絶縁膜となる厚さ１５ｎｍのＨｆＡｌＯｘ膜４１４を形成する。ＨｆＡｌＯｘ膜４１４は、例えば、Ａｌ（ＣＨ３）３、Ｈｆ［Ｎ（ＣＨ３）２］４とＨ２Ｏを原料として２５０℃でＡＬＤ法を実施し、続いて１０００℃、Ｎ２、１気圧の雰囲気でアニールを行うことによって形成することができる。 
その後、図２４に表すように、ＴＰＤ分子のＳＡＭ膜４１６を堆積し、Ａｕを蒸着して制御金属ゲート電極４１８とする。
【００７９】
なお、これらの膜の製造方法は、ここに例示した方法には限られない。他の原料ガスを用いてもよく、また、ＡＬＤ、ＣＶＤ法以外の、例えばスパッタ法、蒸着法、レーザアブレーション（Laser ablation）法、もしくはＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー成長）法、またはこれらの手法を組み合わせた成膜方法を用いてもよい。
【００８０】
その後、レジストマスク（図示せず）を用いたＲＩＥ法により、制御金属ゲート電極４１８、ＳＡＭ膜４１６、ＨｆＡｌＯｘ膜４１４、多結晶Ｓｉ層４０４、ＳｉＯＮ膜４０２を順次エッチング加工して、ワード線方向のスリット部４２０を形成する。これにより、浮遊ゲート電極及び制御ゲート電極の形状が確定する。 
最後に、図２５に表すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜４２２を熱酸化法で形成する。その後、イオン注入法を用いてｎ＋型のソース・ドレイン拡散層４００Ａを形成する。その後、全面を覆うようにシリコン酸化膜等の層間絶縁膜４２４をＣＶＤ法で形成する。その後は、配線層等を形成して、不揮発性メモリセルが完成する。
【００８１】
本実施形態の効果は、第１の実施形態及び第２の実施形態に関して前述したとおりである。また、各構成要素等は、本実施形態の趣旨に反しない範囲で第１の実施形態及び第２の実施形態で述べたものを適宜用いることができる。
【００８２】
（シミュレーション実施例）  
次に、単分子層を導入することの効果に関するシミュレーション実施例について、図２６及び図２７を参照しつつ説明する。  
上述した単分子層を導入することの効果を検証するため、以下の通りシミュレーションを行った。
【００８３】
金属層にはｎ金属であるアルミニウム（Ａｌ）を用い、絶縁層にはＨｆＯ２を用いた。両者の間に単分子層を導入することにより、金属層（ｎ金属であるアルミニウム）の実効仕事関数（ＷＦｅｆｆ）を、所望の値（ここでは、ｐ金属の実効仕事関数）に設定することが可能か否かについて調べた。
【００８４】
単分子層には、トリフェニルアミン（triphenylamine：ＴＰＡ）を用いた。ＴＰＡは、ＴＰＤを半分に切断したような分子であり、ＴＰＤと殆ど同じ電子構造を有する。このため、ＴＰＡのイオン化ポテンシャル（ＩＰ）は５．５ｅＶ程度であると見積もることができる。この値は、ｐ金属の実効仕事関数に近い値である。すなわち、ＴＰＡは、ｐ金属型にフェルミ準位をピン止めする機能を有する分子（ｐ型ピニング分子）であると期待される。また、置換されたＴＰＡも同様の効果を有すると考えられる。
【００８５】
図２６は、実施例及び比較例に係る構造を表す模式図である。  
図２６（ａ）は、実施例に係る構造を表す模式図である。Ａｌ結晶とＨｆＯ２結晶との間にＴＰＡからなる単分子層が導入されている。また、図２６（ｂ）は、ＴＰＡの分子構造を表す模式図である。  
一方、図２６（ｃ）は、実施例と対比される比較例に係る構造を表す模式図である。単分子層は存在せず、Ａｌ結晶とＨｆＯ２結晶のみの構造となっている、
これら単位格子について、三次元周期境界条件の下で解析を行った。最上層のＡｌ結晶の表面は真空に接し、最下層のＨｆＯ２結晶の底面を中心に、上下対称となる構造を用いた。すなわち、実施例についてはＡｌ／ＴＰＡ／ＨｆＯ２／ＴＰＡ／Ａｌという構造を用い、比較例についてはＡｌ／ＨｆＯ２／Ａｌという構造を用いた。
【００８６】
実施例及び比較例に係る構造体の実効仕事関数を求めるため、密度汎関数理論に基づく、第一原理擬ポテンシャルを用いた第一原理電子構造計算ソフトにより、構造緩和シミュレーションを行った。このソフトでは、基底関数に平面波基底を用いている。
【００８７】
実効仕事関数（ＷＦｅｆｆ）の変化は、界面の双極子モーメントにより、金属及び絶縁体のバンド端の準位が相対的に変化する結果生じると考えられている。ここで、実効仕事関数は、フェルミ準位をゼロとして測った価電子帯上端（ＶＢＭ）のエネルギー値（価電子帯オフセット：Valence Band Offset：ＶＢＯ）を用いて、次の理論式から予測することができる。
ＷＦｅｆｆ＝χ＋（ｋα＋１）Ｅ’ｇ−ＶＢＯ’
それぞれの記号の意味は次の通りである。  
χは、電子親和力である。  
ｋ＝Ｅｇ／Ｅ’ｇ−１。ただし、Ｅｇは実測のバンドギャップ、Ｅ’ｇは計算で得られるバンドギャップである。  
α＝Ｄｃ／（Ｄｃ＋Ｄｖ）。ただし、Ｄｃは絶縁体の伝導帯の実効的な状態密度、Ｄｖは絶縁体の価電子帯の実効的な状態密度である。  
ＶＢＯ’＝−ＶＢＯ（価電子帯オフセット）。  
「（ｋα＋１）」は、第一原理計算によって算出されるバンドギャップ（Ｅ’ｇ）が過小となるため、補正のために設けられた係数である。
【００８８】
Ａｌ／ＨｆＯ２構造については、各々の値は次のようになる。
【００８９】
χ＝２．５、ｋ＝０．６６７、α＝０．３８３、Ｅ’ｇ＝３．６  
次に、比較例に係る構造、すなわちＴＰＡからなる単分子層が導入されない構造（Ａｌ／ＨｆＯ２／Ａｌ）、及び実施例に係る構造、すなわちＴＰＡからなる単分子層が導入された構造（Ａｌ／ＴＰＡ／ＨｆＯ２／ＴＰＡ／Ａｌ）のそれぞれについて、価電子帯オフセット（ＶＢＯ）を求める。
【００９０】
一般に、バンド端は、状態密度（Density Of States：ＤＯＳ）から求めることができる。金属／絶縁体界面の構造モデルは必ず金属になるので、バンドギャップは存在しない。このため、絶縁体領域のバンド端を、界面から離れた場所にある原子周りの状態密度を調べて求める。
【００９１】
図２７は、実施例及び比較例に係るシミュレーション結果を表すグラフ図である。  
図２７（ａ）は、比較例に係る状態密度を表すグラフ図である。すなわち、このグラフ図は、ＴＰＡからなる単分子層を含まない構造（Ａｌ／ＨｆＯ２／Ａｌ）について、金属層／絶縁層界面から離れた場所に存在するハフニウム（Ｈｆ）原子及び酸素（Ｏ）原子の周りの領域に射影した状態密度（Atomic Local Density Of States：ＡＬＤＯＳ）を表す。前述したように、価電子帯オフセット（ＶＢＯ）は、フェルミ準位をゼロとして測った価電子帯上端のエネルギー値である。したがって、図２７（ａ）において低エネルギー側のピークが立ち上がり始める位置が価電子帯上端（ＶＢＭ）で、そのエネルギー値が価電子帯オフセット（ＶＢＯ）である。図から、ＶＢＯ＝−３と読み取れる。
【００９２】
一方、図２７（ｂ）は、実施例に係る状態密度を表すグラフ図である。すなわち、このグラフ図は、ＴＰＡからなる単分子層を含む構造（Ａｌ／ＴＰＡ／ＨｆＯ２／ＴＰＡ／Ａｌ）について、金属層／絶縁層界面から離れた場所に存在するハフニウム（Ｈｆ）原子及び酸素（Ｏ）原子の、原子軌道に射影した状態密度（ＡＬＤＯＳ）を表す。それぞれの元素について、２原子を取り上げて調べた（Ｈｆ１、Ｈｆ２５、Ｏ９、及びＯ３３）。上記と同様の要領で、この構造のＶＢＯは、ＶＢＯ＝−１．３と読み取れる。
【００９３】
したがって、Ａｌ／ＨｆＯ２／Ａｌ構造については、ＶＢＯ’＝３．０となり、ＷＦｅｆｆ＝４．０２ｅＶとなる。このＷＦｅｆｆの値は、実測値（４．２ｅＶ、M. Koyama et al., Tech. Digest IEDM, p499 (2004)）をよく再現している。  
一方、Ａｌ／ＴＰＡ／ＨｆＯ２／ＴＰＡ／Ａｌ構造については、ＶＢＯ’＝１．３となり、ＷＦｅｆｆ＝５．７ｅＶとなる。このＷＦｅｆｆの値は、ｐ金属のＷＦｅｆｆの値に近い。
【００９４】
以上から、ｐ型ピニング分子と考えられるＴＰＡ（イオン化ポテンシャル（ＩＰ）≒５．５ｅＶ）からなる単分子層を導入することにより、金属層／絶縁層界面の電気的中性準位（ＣＮＬ）が変化し、ｎ金属であるＡｌの実効仕事関数（４．０２ｅＶ）が変動してｐ金属の実効仕事関数に近い値（５．７ｅＶ）になったことが確認できた。ここで、変化後の実効仕事関数（５．７ｅＶ）は、ＴＰＡのイオン化ポテンシャル（約５．５ｅＶ）に近い値である。すなわち、単分子層の導入によって特定のエネルギー準位にフェルミ準位がピン止めされたことになる。  
したがって、本実施例によって、特定のイオン化ポテンシャルを持つ分子からなる単分子層を導入することにより、金属層の実効仕事関数を所望の値に設定することが可能となることが確認された。
【００９５】
以上、本発明の実施の形態について説明した。しかし、本発明はこれらの記述に限定されるものではない。前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、本発明の実施の形態が備える各要素およびその配置などは、例示したものに限定されるわけではなく適宜変更することができる。 
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の具体例を表す断面図である。
【図３】単分子層１２、２２を構成する分子の化学構造式の例を表す模式図である。
【図４】単分子層１２、２２を構成する分子の化学構造式の例を表す模式図である。
【図５】第１の実施形態と対比される比較例の半導体装置の模式断面図である。
【図６】第１の実施形態の効果を説明するための概念図であり、状態密度分布を表した模式図である。
【図７】本発明の第２の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の具体例を表す断面図である。
【図９】第２の実施形態の効果を説明するための概念図であり、状態密度分布を表す模式図である。
【図１０】特許文献１に開示されている半導体装置における分子層の作用を説明するための概念図である。
【図１１】第３実施形態の製造工程を表す断面図である。
【図１２】第３実施形態の製造工程を表す断面図である。
【図１３】第３実施形態の製造工程を表す断面図である。
【図１４】第３実施形態の製造工程を表す断面図である。
【図１５】本発明の第４の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。
【図１６】本発明の第４の実施形態の半導体装置の製造工程を表す断面図である。
【図１７】本発明の第４の実施形態の半導体装置の製造工程を表す断面図である。
【図１８】本発明の第４の実施形態に係る有機トランジスタを表す断面図である。
【図１９】本発明の第５の実施形態に係る半導体装置を概念的に表す断面図である。
【図２０】本発明の第５の実施形態に係る不揮発性半導体メモリセルを表す断面図である。
【図２１】本発明の第５の実施形態に係る不揮発性半導体メモリセルの製造工程を表す断面図である。
【図２２】本発明の第５の実施形態に係る不揮発性半導体メモリセルの製造工程を表す断面図である。
【図２３】本発明の第５の実施形態に係る不揮発性半導体メモリセルの製造工程を表す断面図である。
【図２４】本発明の第５の実施形態に係る不揮発性半導体メモリセルの製造工程を表す断面図である。
【図２５】本発明の第５の実施形態に係る不揮発性半導体メモリセルの製造工程を表す断面図である。
【図２６】実施例及び比較例に係る構造を表す模式図である。
【図２７】実施例及び比較例に係るシミュレーション結果を表すグラフ図である。
【符号の説明】
【００９７】
１０ 半導体層
１２ 単分子層
１４ 金属層
２０ 半導体層
２０Ａ ソース・ドレイン拡散層
２２ 単分子層
３０ 半導体層
３０Ａ ソース・ドレイン拡散層
３２ 金属層
４０ 半導体層
４２ 絶縁層
４４ 単分子層
４６ 金属層
５０ シリコン基板
５０Ａ 拡散領域
５０Ｂ 拡散領域
５０Ｃ 金属シリサイド層
５０Ｄ チャネル領域
５２ 金属シリケート膜
５４ 単分子層
５６ ゲート電極
５８ 側壁絶縁膜
７０ 基板
７２ 絶縁層
７４ 絶縁層
７６ ソース・ドレイン電極
７８ 半導体層
８０ 絶縁層
８２ 単分子層
８４ ゲート電極
１０２ Ｎ型ウェル領域
１０４ Ｐ型ウェル領域
１０６ 素子分離層
１０８ Ｐ型拡散層
１１０ Ｐ型エクステンション層
１１２ Ｎ型拡散層
１１４ Ｎ型エクステンション層
１１６ 側壁層
１１８ 層間絶縁膜
１２０ 溝
１２２ ゲート絶縁材料膜
１２２，１２２ａ ゲート絶縁膜
１２４ 単分子層
１２４ａ 単分子膜
１２６ ゲート電極
１２６ 金属ゲート層
２０８ 単分子層
３００ 基板
３０２ トンネル絶縁膜
３０４ 浮遊ゲート電極
３０６ 電極間絶縁膜
３０８ 単分子膜
３１０ 制御ゲート電極
４００ 基板
４００Ａ ソース・ドレイン拡散層
４０２ ＳｉＯＮ膜
４０４ Ｓｉ層
４０６ マスク材
４０８ 素子分離溝
４１０ シリコン酸化膜
４１２ 側壁面
４１８ 制御金属ゲート電極
４２０ スリット部
４２２ シリコン酸化膜
４２４ 層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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