(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなる積層構造と、前記積層構造の側面を覆うようにして形成された側壁と、前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層とを具える半導体装置であって、
前記側壁は、ＳｉＯ２、ＳｉＮ及びＳｉＯＮの少なくとも一つからなり、
前記上部絶縁膜は、Ａｌ、Ｓｉ、およびＬａの酸化物であり、
前記上部絶縁層でのＬａに対するＳｉの個数比Ｓｉ／Ｌａが、０．９３以上、２．７８以下であり、
前記上部絶縁層でのＬａに対するＡｌの個数比Ａｌ／Ｌａが、０．０６２５以上、９６以下であり、
前記上部絶縁層でのＬａおよびＡｌに対するＳｉの個数比Ｓｉ／（Ｌａ＋Ａｌ）が、０．６以上である、
ことを特徴とする、半導体装置。
【請求項２】
前記上部絶縁膜の真空に対する比誘電率が１２．４以上２７未満を満たす範囲であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
半導体基板と、前記半導体基板上において、ゲート絶縁膜及びゲート電極が順次に積層されてなる積層構造と、前記積層構造の側面を覆うようにして形成された側壁と、前記半導体基板の、前記ゲート絶縁膜両側に形成された不純物ドーピング層とを具える半導体装置であって、
前記側壁は、ＳｉＯ２、ＳｉＮ及びＳｉＯＮの少なくとも一つからなり、
前記ゲート絶縁膜は、Ａｌ、Ｓｉ、およびＬａの酸化物であり、
前記ゲート絶縁膜でのＬａに対するＳｉの個数比Ｓｉ／Ｌａが、０．９３以上、２．７８以下であり、
前記ゲート絶縁膜でのＬａに対するＡｌの個数比Ａｌ／Ｌａが、０．０６２５以上、９６以下であり、
前記ゲート絶縁膜でのＬａおよびＡｌに対するＳｉの個数比Ｓｉ／（Ｌａ＋Ａｌ）が、０．６以上である、
ことを特徴とする、半導体装置。
【請求項４】
前記ゲート絶縁膜の真空に対する比誘電率が１２．４以上２７未満を満たす範囲であることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
半導体基板上において、トンネル絶縁膜及び電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、ＳｉＯ２層、Ｌａを含む酸化物層、Ａｌ２Ｏ３層、並びにＬａ及びＡｌの複合酸化物層からなる群より選ばれる少なくとも二つの層を順次形成するとともに、熱処理を実施して前記少なくとも二つの層を拡散混合させ、Ａｌ、Ｓｉ、およびＬａの酸化物からなる上部絶縁膜を形成する工程と、
前記上部絶縁膜上に制御電極を形成し、前記トンネル絶縁膜、前記電荷蓄積層、前記上部絶縁膜、及び前記制御電極に対し、前記半導体基板の表面が露出するようにして積層方向においてエッチング処理を施して、前記トンネル絶縁膜、前記電荷蓄積層、前記上部絶縁膜及び前記制御電極からなる積層構造を形成する工程と、
前記積層構造の側面を覆うようにして、ＳｉＯ２、ＳｉＮ及びＳｉＯＮの少なくとも一つからなる側壁を形成する工程と、
前記積層構造及び前記側壁をマスクとして前記半導体基板にイオン注入を行い、前記半導体基板の前記トンネル絶縁膜の両側に不純物ドーピング層を形成する工程と、
を具え、
前記上部絶縁層でのＬａに対するＳｉの個数比Ｓｉ／Ｌａが、０．９３以上、２．７８以下であり、
前記上部絶縁層でのＬａに対するＡｌの個数比Ａｌ／Ｌａが、０．０６２５以上、９６以下であり、
前記上部絶縁層でのＬａおよびＡｌに対するＳｉの個数比Ｓｉ／（Ｌａ＋Ａｌ）が、０．６以上である、
ことを特徴とする、半導体装置の製造方法。
【請求項６】
前記上部絶縁膜の真空に対する比誘電率が１２．４以上２７未満を満たす範囲であることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板上において、ＳｉＯ２層、Ｌａを含む酸化物層、Ａｌ２Ｏ３層、並びにＬａ及びＡｌの複合酸化物層からなる群より選ばれる少なくとも二つの層を順次形成するとともに、熱処理を実施して前記少なくとも二つの層を拡散混合させ、Ａｌ、Ｓｉ、およびＬａの酸化物からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート絶縁膜及び前記ゲート電極に対し、前記半導体基板の表面が露出するようにして積層方向においてエッチング処理を施して、前記ゲート絶縁膜及び前記ゲート電極からなる積層構造を形成する工程と、
前記積層構造の側面を覆うようにして、ＳｉＯ２、ＳｉＮ及びＳｉＯＮの少なくとも一つからなる側壁を形成する工程と、
前記積層構造及び前記側壁をマスクとして前記半導体基板にイオン注入を行い、前記半導体基板の前記トンネル絶縁膜の両側に不純物ドーピング層を形成する工程と、
を具え、
前記ゲート絶縁膜でのＬａに対するＳｉの個数比Ｓｉ／Ｌａが、０．９３以上、２．７８以下であり、
前記ゲート絶縁膜でのＬａに対するＡｌの個数比Ａｌ／Ｌａが、０．０６２５以上、９６以下であり、
前記ゲート絶縁膜でのＬａおよびＡｌに対するＳｉの個数比Ｓｉ／（Ｌａ＋Ａｌ）が、０．６以上である、
ことを特徴とする、半導体装置の製造方法。
【請求項８】
前記上部絶縁膜の真空に対する比誘電率が１２．４以上２７未満を満たす範囲であることを特徴とする、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
EEPROMに代表される不揮発性半導体記憶装置は、半導体基板上にトンネル酸化膜、電荷蓄積層、層間絶縁膜、及び制御電極を積層した構造をとる。そして、前記制御電極に高電圧を印加し、前記トンネル絶縁膜を介して前記半導体基板から前記電荷蓄積層に電子を注入することで書込みを行う。なお、前記電荷蓄積層が多結晶シリコンに代表されるような導電性の電荷蓄積層を用いる構造を一般に浮遊ゲート型、シリコン窒化膜に代表される絶縁性の電荷蓄積層を用いる構造を一般に浮遊トラップ型という。
【０００３】
浮遊ゲート型の半導体記憶装置において、十分な電子を浮遊ゲートへ注入するためには、トンネル絶縁膜と層間絶縁膜の容量比を適切な値に設定する必要がある。従来においては、浮遊ゲート側面を層間絶縁膜で取り囲む構造をとることで、トンネル絶縁膜と層間絶縁膜との容量比（カップリング比）を所望の値としている。
【０００４】
しかしながら、上記半導体記憶装置の微細化に伴い、浮遊ゲート高さを低減する必要に迫られている。浮遊ゲート高さを低減しつつ、所望のカップリング比を維持するためには、前記半導体記憶装置を構成する層間絶縁膜の薄膜化が必要である。しかしながら、前記層間絶縁膜の薄膜化は浮遊ゲートからのリーク電流を増大し、電荷の蓄積を困難にする。このため、前記層間絶縁膜を高誘電率の絶縁膜から構成し、その厚さを維持しつつ、カップリング比を所望の値としている。
【０００５】
また、浮遊トラップ型の半導体記憶装置においては、一般に消去動作が遅いという欠点が存在する。消去動作を高速化するためには、制御電極からの電子の注入を抑制しつつ、電荷蓄積層から基板への電子の放出を行う必要がある。このため、前記半導体記憶装置を構成するブロック絶縁膜を高誘電率の絶縁膜から構成し、高い絶縁性を担保するようにしている。
【０００６】
さらに、CMOSトランジスタ等の半導体装置においても、その微細化に伴ってゲート絶縁膜の薄膜化される傾向にあり、その結果、前記ゲート絶縁膜を介したリーク電流の増大が問題視されている。
【０００７】
半導体記憶装置のブロック絶縁膜等として使用可能な高誘電率絶縁膜としては、例えば特許文献１において、HfO2、HfAlO、HfSiO、ハフニウムシリコンオキシナイトライド、ZrO2、ZrSiO、ジルコニウムシリコンオキシナイトライドのいずれか一つ、あるいはこれらを組み合わせた膜を用いることが開示されている。また、非特許文献１には、上記高誘電率絶縁膜として、La、Al、及びSiを含んだ酸化物が開示されている。
【特許文献１】特開２００３−６８８９７号
【非特許文献１】D.Mazza and S.Ronchetti, Mater Res Bull., vol.34, No.9, pp.1375-1382, 1999
【０００８】
しかしながら、上述した高誘電率絶縁膜は、ある温度以上の熱処理において、SiO2と反応しシリケートを形成することが知られている。また、上述した半導体記憶装置においては、トンネル酸化膜、電荷蓄積層、層間絶縁膜、及び制御電極からなる積層構造の側面にはSiO2からなる側壁が形成されている。したがって、不純物活性化の熱処理工程において、前記層間絶縁膜が前記側壁と反応してしまい、前記半導体記憶装置の特性を劣化させてしまう場合があった。
【０００９】
一方、CMOSトランジスタにおいては、ゲート絶縁膜及びゲート電極からなる積層構造の側壁には通常SiNが用いられているので、上述した半導体記憶装置のように、熱処理工程を経ても、前記ゲート絶縁膜を上述のような高誘電率絶縁膜から構成した場合においても、前記ゲート絶縁膜と前記側壁との反応は生じにくい。しかしながら、上記熱処理条件によっては、上記ゲート絶縁膜と上記側壁との反応を無視できない場合が生じ、その結果、前記トランジスタ特性を劣化させてしまう場合がある。
【００１０】
さらに、CMOSトランジスタ等の半導体装置においては、ゲート絶縁膜を上述のような高誘電率絶縁膜から構成した場合、シリコン基板の表層部分に形成されたSiO2層と反応して低誘電率層が形成されてしまい、電気的膜厚を低減できないばかりか、多量の界面準位が発生し、トランジスタ特性が劣化するという問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、ゲート絶縁膜や層間絶縁膜を熱的に安定な高誘電率絶縁膜から構成し、半導体装置を製造する際の熱処理を経ても、前記高誘電率絶縁膜の、他の構成部材との反応を抑制し、前記半導体装置の特性変動を抑制することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決すべく、本発明の一態様は、半導体基板と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなる積層構造と、前記積層構造の側面を覆うようにして形成された側壁と、前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層とを具える半導体装置であって、前記側壁は、SiO2、SiN及びSiONの少なくとも一つからなり、前記上部絶縁膜は、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物であり、金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上であるとともに、前記上部絶縁膜の誘電率がAl2O3と一致する比率以下であり、金属Mに対するAlの個数比Al/Mが、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl2O3の結晶化を抑制する比率以下であることを特徴とする、半導体装置(第１の半導体装置)に関する。
【００１３】
また、本発明の一態様は、半導体基板と、前記半導体基板上において、ゲート絶縁膜及びゲート電極が順次に積層されてなる積層構造と、前記積層構造の側面を覆うようにして形成された側壁と、前記半導体基板の、前記ゲート絶縁膜両側に形成された不純物ドーピング層とを具える半導体装置であって、前記側壁は、SiO2、SiN及びSiONの少なくとも一つからなり、前記ゲート絶縁膜は、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物であり、金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上であるとともに、前記ゲート絶縁膜の誘電率がAl2O3と一致する比率以下であり、金属Mに対するAlの個数比Al/Mが、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl2O3の結晶化を抑制する比率以下であることを特徴とする、半導体装置（第２の半導体装置）に関する。
【００１４】
さらに、本発明の一態様は、半導体基板上において、トンネル絶縁膜及び電荷蓄積層を形成する工程と、前記電荷蓄積層上に、SiO2層、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属Mを含む酸化物層、Al2O3層、並びに金属M及びAlの複合酸化物層からなる群より選ばれる少なくとも二つの層を順次形成するとともに、熱処理を実施して前記少なくとも二つの層を拡散混合させ、金属M、Al及びSiの酸化物からなり、金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上であるとともに、前記上部絶縁膜の誘電率がAl2O3と一致する比率以下であり、金属Mに対するAlの個数比Al/Mが、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl2O3の結晶化を抑制する比率以下である上部絶縁膜を形成する工程と、前記上部絶縁膜上に制御電極を形成し、前記トンネル絶縁膜、前記電荷蓄積層、前記上部絶縁膜、及び前記制御電極に対し、前記半導体基板の表面が露出するようにして積層方向においてエッチング処理を施して、前記トンネル絶縁膜、前記電荷蓄積層、前記上部絶縁膜及び前記制御電極からなる積層構造を形成する工程と、記積層構造の側面を覆うようにして、SiO2、SiN及びSiONの少なくとも一つからなる側壁を形成する工程と、前記積層構造及び前記側壁をマスクとして前記半導体基板にイオン注入を行い、前記半導体基板の前記トンネル絶縁膜の両側に不純物ドーピング層を形成する工程と、を具えることを特徴とする、半導体装置の製造方法（第１の半導体装置の製造方法）に関する。
【００１５】
また、本発明の一態様は、半導体基板上において、SiO2層、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属Mを含む酸化物層、Al2O3層、並びに金属M及びAlの複合酸化物層からなる群より選ばれる少なくとも二つの層を順次形成するとともに、熱処理を実施して前記少なくとも二つの層を拡散混合させ、金属M、Al及びSiの酸化物からなり、金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上であるとともに、前記上部絶縁膜の誘電率がAl2O3と一致する比率以下であり、金属Mに対するAlの個数比Al/Mが、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl2O3の結晶化を抑制する比率以下であるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート絶縁膜及び前記ゲート電極に対し、前記半導体基板の表面が露出するようにして積層方向においてエッチング処理を施して、前記ゲート絶縁膜及び前記ゲート電極からなる積層構造を形成する工程と、前記積層構造の側面を覆うようにして、SiO2、SiN及びSiONの少なくとも一つからなる側壁を形成する工程と、前記積層構造及び前記側壁をマスクとして前記半導体基板にイオン注入を行い、前記半導体基板の前記トンネル絶縁膜の両側に不純物ドーピング層を形成する工程と、を具えることを特徴とする、半導体装置の製造方法（第２の半導体装置の製造方法）に関する。
【発明の効果】
【００１６】
上記態様によれば、ゲート絶縁膜や層間絶縁膜を熱的に安定な高誘電率絶縁膜から構成し、半導体装置を製造する際の熱処理を経ても、前記高誘電率絶縁膜の、他の構成部材との反応を抑制し、前記半導体装置の特性変動を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
（第1の半導体装置）
第1の半導体装置は、半導体基板と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなる積層構造と、前記積層構造の側面を覆うようにして形成された側壁と、前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層とを具える。
【００１８】
第1の半導体装置において、前記上部絶縁膜は、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物（第1の要件）であることが必要である。これは、このような上記金属Mを含んだ酸化物が基本的に高い誘電率を有し、かつAlを含むことで結晶化温度が増大することに起因するものであって、前記上部絶縁膜の前提条件となるものである。
【００１９】
また、金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上(第２の要件)であるとともに、前記上部絶縁膜の誘電率がAl2O3と一致する比率以下（第３の要件）であることが必要である。さらに、金属Mに対するAlの個数比Al/Mが、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl2O3の結晶化を抑制する比率以下（第４の要件）であることが必要である。以下、これらの要件について説明する。
【００２０】
＜金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上（第２の要件）＞
第1の半導体装置の上部絶縁膜においては、金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上であることが必要である。これによって、第１の半導体装置の側壁を特にSiO2から構成した場合、例えば前記制御電極を多結晶シリコンから構成して不純物活性化の熱処理工程を実施した場合においても、前記層間絶縁膜と前記側壁との反応を抑制することができる。
【００２１】
すなわち、前記上部絶縁膜がSiO2を既に固溶限以上の割合で含んでいるので、上述した熱処理工程を実施しても、上記側壁のSiO2が前記上部絶縁膜中に入り込むことができない。したがって、前記上部絶縁膜と前記側壁との反応を抑制することができ、第１の半導体記憶装置の特性を劣化させてしまうことがない。
【００２２】
なお、上記側壁がSiONから構成されている場合においても、前記上部絶縁膜がSiO2を固溶限以上の割合で含んでいることによって、分離したSiO2が前記上部絶縁膜中に入り込むことがなく、結果として、前記上部絶縁膜と前記側壁との反応を抑制することができ、第１の半導体記憶装置の特性を劣化させてしまうことがない。
【００２３】
さらに、上記側壁はSiNから構成されている場合においても、前記上部絶縁膜がSiO2を固溶限以上の割合で含んでいることによって、前記側壁のSiNやSiO2不純物等が前記上部絶縁膜中に入り込むことがない。結果として、前記上部絶縁膜と前記側壁との反応を抑制することができ、第１の半導体記憶装置の特性を劣化させてしまうことがない。
【００２４】
また、上記電荷蓄積層がSiN、もしくはSiONから構成される場合においても、前記上部絶縁膜がSiO2を固溶限以上の割合で含んでいることによって、前記電荷蓄積層のSiNやSiO2不純物等が前記上部絶縁膜中に入り込むことがない。結果として、前記上部絶縁膜と前記電荷蓄積層との反応を抑制することができ、第１の半導体記憶装置の特性を劣化させてしまうことがない。
【００２５】
次に、金属MとしてLaを用い、前記上部絶縁膜がLaAlSiOなる組成で表される場合について、上述した個数比Si/Laの定量化を実施した。最初に、Al/La比率を変化させたLaAlO膜上にSiO2膜を成膜し、N2雰囲気中,900℃,30秒の熱処理を行い、LaAlO膜とSiO2膜との反応を行った。図1は、LaAlO中に固溶したSi量とLaAlO中に含まれるLa量との関係を示すグラフである。
【００２６】
図1に示すように、La/Alの比率によらず、Si/La〜1の関係を満たしていることがわかる。一方、La2O3中のSiO2の固溶限はSi/La=1を満たすことから、LaAlO中のSiO2の固溶限はLa2O3中の固溶限とほぼ一致することがわかる。したがって、1≦Si/Laなる関係を満足していれば、LaAlSiOはSiO2を固溶限以上の割合で含むことになり、上述した第２の要件を満足する。
【００２７】
なお、図1に示す近似直線の傾きから、厳密には0.93≦Si/Laの関係を満たすことによって、LaAlSiOはSiO2を固溶限以上の割合で含むことになる。
【００２８】
＜上部絶縁膜の誘電率がAl2O3と一致する比率以下（第３の要件）＞
前記上部絶縁膜は、上述したように、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物であり、これら構成元素の割合を変化させることによって、その誘電率が変化する。しかしながら、前記構成元素の割合を変化させることによって、前記誘電率が減少してしまう場合があるので、前記構成元素の割合は所定の誘電率以上となり、前記上部絶縁膜の高誘電率絶縁膜としての特性を担保する必要がある。
【００２９】
このため、前記上部絶縁膜の誘電率は、汎用の高誘電率絶縁膜であるAl2O3をベンチマークとし、これ以上の誘電率を有するようにする。前記上部絶縁膜がMAlSiOなる組成で表される場合、Al2O3の比誘電率は10であり、SiO2の比誘電率は3.9であるので、金属Mの酸化物MOの比誘電率をk、M,Al,Siの個数比をM:Al:Siとすると、MAlSiOの比誘電率は
( M×k + Al×10 + Si×3.9 )/( M + Al + Si )
で与えられる。
【００３０】
このため、前記上部絶縁膜の誘電率をAl2O3以上とするためには、
10≦( M×k + Al×10 + Si×3.9 )/( M + Al + Si )
を満たせば良い。上式を変形すると、Si/M≦(k-10)/6.1が得られる。これによって、Si/M個数比の上限が定まる。
【００３１】
一方、Si/M個数比の下限は、第２の要件中で説明したように、MAlO中におけるSiO2の固溶限で与えられる。したがって、SiO2の固溶限におけるSi/M個数比をxとすると、上記第２の要件を満足するには、x≦Si/Mであることが要求される。結果として、前記上部絶縁膜において、上記第２の要件及び上記第３の要件を満足するSi/M個数比は、x≦Si/M≦(k-10)/6.1で表すことができる。
【００３２】
また、上式を満たすSi/M組成が存在するためには、x及びkがx≦(k-10)/6.1の関係を満たす必要があるが、前記上部絶縁膜を構成する希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属Mは上記要件を満足する。
【００３３】
例えば、金属MがLaの場合、La2O3の比誘電率k=27、SiO2固溶限におけるSi/La個数比x=0.93を上式に代入することにより、上述の条件を満たすSi/La個数比は0.93≦Si/La≦2.78となる。
【００３４】
金属MがZrの場合、ZrO2の比誘電率k=25、SiO2固溶限におけるSi/Zr個数比x=1を上式に代入することにより、上述の条件を満たすSi/Zr個数比は1≦Si/Zr≦2.459となる。金属MがHfの場合、HfO2の比誘電率k=25、SiO2固溶限におけるSi/Hf個数比x=1を上式に代入することにより、上述の条件を満たすSi/Hf個数比は1≦Si/Hf≦2.459となる。
【００３５】
＜金属Mに対するAlの個数比Al/Mが、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl2O3の結晶化を抑制する比率以下（第４の要件）＞
金属Mに対するAlの個数比は、金属Mの酸化物MO及びAl2O3双方の結晶化を抑制できる範囲とする。これは、前記上部絶縁膜中に結晶相が存在すると、結晶粒界が伝導パスとなり前記上部絶縁膜の絶縁特性が劣化し、リーク電流等を生成することに起因する。
【００３６】
また、SiO2層とMAlO複合酸化物層を熱処理によって混合させてMAlSiO酸化物層を形成する場合、熱処理時における金属Mの酸化物MO及びAl2O3の結晶化はSiO2層との反応を不均一にし、均一なMAlSiO酸化物層の形成を困難にする。
【００３７】
結晶とは単位格子の繰り返しであることから、結晶の組成に含まれない異種原子は単位構造の繰り返しを妨げ、結晶成長を抑制する効果がある。したがって、金属Mの酸化物MOに対してはAlが、Al2O3に対しては金属Mがそれぞれ異種原子として働き、結晶化を抑制する。結晶化を効果的に抑制するには、異種原子の比率は単位格子８個に対し、１個以上存在することが好ましい。このような条件では、隣接した単位格子に平均して１個以上の異種原子が存在し、並進対称性を得ることができないため、効果的に結晶成長を抑制できる。
【００３８】
以下に金属MがLaの場合を例として具体的に説明する。
La2O3に対してはAl原子が異種原子に相当する。La2O3の単位格子中には２個のLa原子が含まれることから、単位格子８個中に１６個のLa原子が存在する。したがって、隣接した単位格子に平均して１個以上のAl原子が存在するためには、Al/La個数比は1/16≦Al/Laを満足することが必要である。これによって、La2O3の結晶化を抑制できる。
【００３９】
一方、Al2O3に対してはLa原子が異種原子に相当する。α-Al2O3の単位格子中には１２個のAl原子が含まれることから、単位格子８個中に９６個のAl原子が存在する。したがって、隣接した単位格子に平均して１個以上のLa原子が存在するためには、La/Al個数比は１/96≦La/Alを満たせばよい。すなわち、Al/La≦96であれば上記条件を満たし、Al2O3の結晶化を抑制できる。
【００４０】
以上より、La2O3及びAl2O3の結晶化抑制の観点からLaに対するAl比率は0.0625≦Al/La≦96なる関係を満たすことが望ましい。
【００４１】
なお、M=Y,Pr,Zr,Nd,Sm,Gd,Hfにおける酸化物MOの単位格子中のM元素個数、Al/M個数比の下限値及び上限値を図２に示す。
【００４２】
（第２の半導体装置）
第２の半導体装置は、半導体基板と、前記半導体基板上において、ゲート絶縁膜及びゲート電極が順次に積層されてなる積層構造と、前記積層構造の側面を覆うようにして形成された側壁と、前記半導体基板の、前記ゲート絶縁膜両側に形成された不純物ドーピング層とを具える。
【００４３】
第２の半導体装置において、前記ゲート絶縁膜は、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物（第1の要件）であることが必要である。また、金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上(第２の要件)であるとともに、前記ゲート絶縁膜の誘電率がAl2O3と一致する比率以下（第３の要件）であることが必要である。さらに、金属Mに対するAlの個数比Al/Mが、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl2O3の結晶化を抑制する比率以下（第４の要件）であることが必要である。以下、これらの要件について説明する。
【００４４】
＜ゲート絶縁膜は、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物（第１の要件）＞
本要件は、上記金属Mを含んだ酸化物が基本的に高い誘電率を有し、かつAlを含むことで結晶化温度が増大することに起因するものであって、前記ゲート絶縁膜の前提条件となるものである。
【００４５】
図３は、熱酸化で形成した5nmのSiO2膜上にLaAlO膜を形成し、900℃,N2,30secの熱工程を加えLaAlSiO膜とした試料の断面TEM像である。La,Al,Si比はLa:Al:Si=1:1:1.2である。図３から明らかなように、900℃の熱履歴を経たにもかかわらず、得られたLaAlSiO膜は均一な非晶質を形成していることがわかる。
【００４６】
また、図４にLaAlSiO膜の容量‐電圧特性を示し、図５にリーク電流密度‐酸化膜換算電界特性を示す。図４から明らかなように、容量‐電圧特性曲線は急峻な立ち上がりを見せており、界面順位の少ない絶縁膜であることがわかる。断面TEMによる物理膜厚から導出した真空に対する比誘電率は12.4であった。また、図５から明らかなように、酸化膜換算電界10MV/cmにおけるリーク電流密度はSiO2の1/1000以下であり、リーク特性も良好であることがわかる。
【００４７】
＜金属Mに対するSiの個数比Si/Mが、金属MとAlの複合酸化物中のSiO2固溶限における比率以上（第２の要件）＞
第２の半導体装置のゲート絶縁膜において、金属Mに対するSiの個数比Si/Mを、金属MとAlの複合酸化物中のSiO2固溶限における比率以上とすることが要求される。これは、基本的に第１の半導体装置における場合と同様の理由に基づいて要求されるものである。すなわち、第２の半導体装置の側壁を特にSiO2から構成した場合、例えば前記ゲート電極を多結晶シリコンから構成して不純物活性化の熱処理工程を実施した場合においても、前記ゲート絶縁膜と前記側壁との反応を抑制することができる。
【００４８】
すなわち、前記ゲート絶縁膜がSiO2を既に固溶限以上の割合で含んでいるので、上述した熱処理工程を実施しても、上記側壁のSiO2が前記ゲート絶縁膜中に入り込むことができない。したがって、前記ゲート絶縁膜と前記側壁との反応を抑制することができ、第２の半導体装置の特性を劣化させてしまうことがない。
【００４９】
なお、上記側壁がSiON及びSiNから構成されている場合においても、上記第１の半導体装置の場合と同様に、分離したSiO2等が前記ゲート絶縁膜中に入り込むことがなく、結果として、前記ゲート絶縁膜と前記側壁との反応を抑制することができ、第２の半導体装置の特性を劣化させてしまうことがない。
【００５０】
Si基板上に、SiO2層、SiON層、LaAlSiO層、及びSiO2層が順次に積層されてなる積層構造と、これに950℃,N2,10minの熱工程を加えたものの断面TEM像を図６に示す。950℃の熱履歴を経たにも関わらず、LaAlSiO下のSiONの膜厚に変化がないことから、SiONに対しても反応が抑制できることがわかる。酸素元素を全てN元素で置換したSiNに対しても同様に反応が抑制できることは容易に類推可能である。
【００５１】
また、第２の半導体装置がCMOSトランジスタ等の場合において、上記ゲート絶縁膜がシリコン基板の表層部分に形成されたSiO2層と反応して低誘電率層が形成されてしまうという問題を回避することができる。したがって、電気的膜厚の低減することができるとともに、多量の界面準位の発生を抑制することができ、トランジスタ特性の劣化を抑制することができる。
【００５２】
なお、金属MをLaとした場合の具体例は、上記第１の半導体装置の場合と同様である。
【００５３】
＜ゲート絶縁膜の誘電率がAl2O3と一致する比率以下（第３の要件）＞
前記ゲート絶縁膜は、上述したように、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物であり、これら構成元素の割合を変化させることによって、その誘電率が変化する。したがって、この場合も、前記構成元素の割合を変化させることによって、前記誘電率が減少してしまう場合があるので、前記上部絶縁膜の誘電率は、汎用の高誘電率絶縁膜であるAl2O3をベンチマークとし、これ以上の誘電率を有するようにする。
【００５４】
したがって、例えば前記ゲート絶縁膜がMAlSiOなる組成で表される場合、上記同様に、MAlSiOの比誘電率がAl2O3の比誘電率以上となるには、Si/M≦(k-10)/6.1なる関係を満足すれば良い。また、Si/M個数比の下限は、SiO2の固溶限におけるSi/M個数比xを用いて、x≦Si/Mであることが要求される。結果として、前記ゲート絶縁膜において、上記第２の要件及び上記第３の要件を満足するSi/M個数比は、x≦Si/M≦(k-10)/6.1で表すことができる。
【００５５】
なお、金属MがLa、Zr、Hfの場合の具体例は、上記第１の半導体装置と同様である。
【００５６】
＜金属Mに対するAlの個数比Al/Mが、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl2O3の結晶化を抑制する比率以下（第４の要件）＞
本要件も、第１の半導体装置の場合のように、金属Mに対するAlの個数比は、金属Mの酸化物MO及びAl2O3双方の結晶化を抑制できる範囲とする。これは、前記ゲート絶縁膜中に結晶相が存在すると、結晶粒界の作用によって、前記上部絶縁膜の絶縁特性や平坦性の劣化を引き起こし、素子特性を劣化させることに起因する。
【００５７】
具体的には、金属Mの酸化物MOに対してはAlが、Al2O3に対しては金属Mがそれぞれ異種原子として働き、結晶化を抑制する。結晶化を効果的に抑制するには、異種原子の比率は単位格子８個に対し、１個以上存在することが好ましい。このような条件では、隣接した単位格子に平均して１個以上の異種原子が存在し、並進対称性を得ることができないため、効果的に結晶成長を抑制できる。
【００５８】
金属MがLaの場合の具体例は、上記第１の半導体装置の場合と同様である。
【００５９】
（LaAlSiO上部絶縁膜及びゲート絶縁膜）
次に、上記第１の半導体装置及び第２の半導体装置において、上部絶縁膜及びゲート絶縁膜が、LaAlSiOなる組成を有する場合について詳細に説明する。Laを含んだ酸化物は基本的に高い誘電率を有し、また、Alを含むことで結晶化温度が高い傾向にある。前述した通り、Siを固溶限以上に含むことで、側壁のSiO2、SiON及びSiNとの反応を抑制することができる。
【００６０】
前記上部絶縁膜及び前記ゲート絶縁膜をLaAlSiO組成の酸化物から構成した場合、La:Al:Si=1:1:1を満足すると、LaAlSiO5なる結晶相が存在するようになる。このような結晶相が存在すると、リーク特性が劣化することから上記結晶相の生成を抑制することが好ましい。
【００６１】
上述した結晶相が生成されるか否かは、LaAlSiO組成の酸化物におけるLa、Al、及び,Siの組成比で決定され、特にSiのLa及びAlに対する組成比で決定される。したがって、LaAlSiO組成の酸化物を前記上部絶縁膜及び前記ゲート絶縁膜に対して用いる際には、Si/(La+Al)比を上記結晶相が生成されないような範囲とすることが必要である。
【００６２】
例えば、図３に関連して説明したように、La:Al:Si=1:1:1.2の場合、生成されるLaAlSiO膜は非晶質となることから、Siの割合を増大させることにより、上記LaAlSiO5結晶相の生成を抑制することができる。
【００６３】
したがって、La:Al:Si=1:1:1.2の要件を満たす場合に、図３に示すようにLaAlSiO5結晶相を含まない非晶質の膜が形成されると過程すると、La：1及びAl：1に対してSi：1.2以上であることが必要となるので、Si/(La+Al)比≧0.6であることが要求される。
【００６４】
また、LaAlSiO酸化物の誘電率は、汎用の高誘電率絶縁膜であるAl2O3をベンチマークとし、これ以上の誘電率を有するようにする。LaAlSiO酸化物の比誘電率は( La×27 + Al×10 + Si×3.9 )/( La + Al + Si )で与えられることから、LaAlSiO酸化物の誘電率がAl2O3の誘電率以上となるには、( La×27 + Al×10 + Si×3.9 )/( La + Al + Si )≧10なる関係を満足する必要がある。したがって、Si/(La+Al)比≦2.78であることが要求される。
【００６５】
なお、図３に示す非晶質LaAlSiO酸化物の比誘電率は12.4であるので、上記要件を満足している。但し、LaAlSiO酸化物の非晶質性を満足する限りにおいてLaAlSiO酸化物の比誘電率は高いほど好ましい。具体的には、La2O3の比誘電率である２７に限りなく近いことが好ましい。しかしながら、上記LaAlSiO酸化物の非晶質性を満足するためにはSiを含む必要があるので、その比誘電率は２７未満となる。
【００６６】
（第１の半導体装置の具体例）
図７は、第１の半導体装置の一例としてのNAND型フラッシュメモリの素子構造を示す断面図である。なお、図７においては、上記素子構造のチャネル長方向の断面を示している。
【００６７】
図７に示すように、本例におけるNAND型フラッシュメモリ１０は、シリコン基板１１上において、順次トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４、及び制御電極１５が積層されてなる。また、これらの層が積層されることによって形成された積層構造の側面を覆うようにして側壁１６が形成され、さらに、シリコン基板１１のトンネル絶縁膜１２の両側には不純物ドーピング層１１Aが形成されている。
【００６８】
トンネル絶縁膜１２は、例えばシリコン基板１１を熱酸化することによって形成された厚さ２〜６ｎｍのSiO2膜とすることができる。また、電荷蓄積層１３は、例えばCVD法などの公知の方法によって形成された厚さ１〜１０ｎｍのSiN膜とすることができる。さらに、制御電極１５は、多結晶シリコン膜、窒化チタン、窒化タンタル等の導電性窒化膜から構成することができる。また、側壁１６はSiO2から構成することができる。
【００６９】
ブロック絶縁膜１４は、上述した上部絶縁膜であり、上述した要件を満足する、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物から構成する。したがって、以下に説明する製造方法において、所定の熱処理を実施した場合においても、SiO2からなる側壁１６とブロック絶縁膜１４とが反応することがない。したがって、メモリ１０の特性を劣化させることがない。
【００７０】
なお、電荷蓄積層１３をマトリックス層中に微結晶を含むようなドット型の電荷蓄積層とすることもできる。前記微結晶はSi,Ti,Hf,Ge及びこれらの酸化物、窒化物、酸窒化物により選択された材料により構成することができる。さらに、電荷蓄積層１３に代えて浮遊ゲートとすることによって、浮遊ゲート型メモリを構成することもできる。前記浮遊ゲートは多結晶シリコンによって構成することができる。
【００７１】
次に、図７に示すNAND型フラッシュメモリ１０の製造方法について説明する。図８〜１３は、NAND型フラッシュメモリ１０の製造方法における工程図である。
【００７２】
最初に、図８に示すように、シリコン基板１１上においてトンネル絶縁膜１２及び電荷蓄積層１３を順次形成する。上述のように、トンネル絶縁膜１２は、シリコン基板１１を熱酸化することによって形成することができ、電荷蓄積層１３はCVD法などの公知の成膜技術を用いて形成することができる。
【００７３】
次いで、図９に示すように、電荷蓄積層１３上にSiO2層、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属Mを含む酸化物層、Al2O3層、並びに金属M及びAlの複合酸化物層からなる群より選ばれる少なくとも二つの層を順次形成する。本例では、SiO2層１４１及びMAｌO複合酸化物層１４２を順次に形成している。SiO2層１４１及びMAｌO複合酸化物層１４２は、それぞれALD法（原子層堆積法）、CVD法、熱蒸着法、電子線蒸着法、スパッタ法などの公知の成膜技術を用いて形成することができる。また、電荷蓄積層にSiNもしくはSiONを用いる場合、これらの表面を酸化することで、上記SiO2層とすることも可能である。このとき、上記SiO2層が窒素を含むことから、MAlO複合酸化物層と混合後のブロック絶縁層１４も窒素を含み、LaAlSiONとなり、LaAlSiOに比べて高い誘電率を得ることができる。さらに、MAlO複合酸化物層１４２は、Al2O3への金属Mのイオン注入により、MAlO複合酸化物層とすることも可能である。
【００７４】
次いで、例えば圧力760torrの窒素雰囲気中において900〜1000℃の温度で30秒間熱処理を行い、図１０に示すように、SiO2層１４１とMAlO複合酸化物層１４２とを混合させてMAlSiO酸化物層とし、ブロック絶縁膜１４を形成する。
【００７５】
なお、ブロック絶縁膜１４を形成するための熱処理は、後に説明する制御電極１５の成膜後に行うこともできる。この場合、上記熱処理中における外部からの余剰酸素が電荷蓄積層１３内に取り込まれることによる電荷蓄積層１３の酸化を抑制することができる。また、制御電極１５が多結晶シリコンの場合、上記熱処理を制御電極１５中の不純物活性化アニールと同時に行うことができるので、メモリ１０の製造工程数を削減することができる。上記熱処理は、側壁の形成以前であればよく、後に説明するパターニング後に行うことも可能である。
【００７６】
次いで、図１１に示すように、ブロック絶縁膜１４上に制御電極１５を形成し、次いで、図１２に示すように、制御電極１４上にフォトレジストパターン１７を形成する。次いで、図１３に示すように、フォトレジストパターン１７をマスクとし、反応性イオンエッチング法により、制御電極１５、ブロック絶縁膜１４、電荷蓄積層１３、及びトンネル絶縁膜１２を順次エッチングするとともに分断し、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４、及び制御電極１５が順次に積層されてなる積層構造１８を形成する。
【００７７】
次いで、積層構造１８の側面にSiO2からなる側壁１６を形成し、積層構造１８及び側壁１６をマスクとしてイオン注入を行って不純物ドーピング層１１Ａを形成し、図７に示すようなNAND型フラッシュメモリ１０を得る。なお、不純物ドーピングは、リンを加速電圧40keV、ドーズ量2×1015cm2の条件で行うことができる。
【００７８】
（第２の半導体装置の具体例）
図１４は、第２の半導体装置の一例としての電界効果トランジスタの素子構造を示す断面図である。
【００７９】
図１４に示すように、本例における電界効果トランジスタ２０は、シリコン基板２１上において、ゲート絶縁膜２２及びゲート電極２３が形成されている。また、ゲート絶縁膜２２及びゲート電極２３からなる積層構造の側面には、例えばSiNなどからなる側壁２４が形成されている。さらに、シリコン基板２１内には、例えばSiO2からなる素子分離絶縁膜２５が形成されている。また、ゲート絶縁膜２２の両側には不純物ドーピング層２１Ａが形成されている。
【００８０】
ゲート電極２３には、例えばSiO2からなる層間絶縁膜２６を介して配線層２７が電気的に接続されており、シリコン基板２１の不純物ドーピング層２１Ａにも同じく層間絶縁膜２６を介して配線層２８が接続されている。配線層２７はいわゆるゲート配線層であり、配線層２８はいわゆる信号配線層である。
【００８１】
ゲート絶縁膜２２は、上述したゲート絶縁膜であり、上述した要件を満足する、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物から構成する。したがって、以下に説明する製造方法において、所定の熱処理を実施した場合においても、SiNからなる側壁２４とゲート絶縁膜２２とが反応することがない。また、シリコン基板１１の表層部分に形成されたSiO2層と反応して低誘電率層が形成されるようなことがない。したがって、電気的膜厚の低減及び界面準位の発生を抑制し、トランジスタ特性が劣化するという問題を回避することができる。
【００８２】
ゲート電極２３は、例えば多結晶シリコン膜、窒化チタン、窒化タンタル等の導電性窒化膜、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、パラジウムシリサイド、エルビウムシリサイド、イッテルビウムシリサイド、ルテチウムシリサイド、サマリウムシリサイド、ストロンチウムシリサイド、イットリウムシリサイド、ランタンシリサイド等の金属シリサイドから構成することができる。また、上記シリサイドを２種類以上組み合わせた、３元系以上のシリサイドを用いて構成することも可能である。配線層２７及び２８は、Au、Pt、Al、Cu等の電気的良導体から構成することができる。
【００８３】
次に、図１４に示す電界効果トランジスタ２０の製造方法について説明する。図１５〜２１は、電界効果トランジスタ２０の製造方法における工程図である。
【００８４】
最初に、図１５に示すように、シリコン基板１１に対して溝形成のための反応性イオンエッチングを行って素子分離のための溝を形成し、次いでCVD法などの公知の成膜技術によって、前記溝をSiO2等で埋め込み、素子分離絶縁膜２５を形成する。次いで、シリコン基板２１に対して熱酸化処理を施し、表面に図示しないSiO2膜を形成する。なお、前記熱酸化処理に代えて、直接CVD法などによって前記SiO2膜を形成することもできる。
【００８５】
次いで、図１６に示すように、シリコン基板２１上に熱酸化SiO2膜を介して、SiO2層、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属Mを含む酸化物層、Al2O3層、並びに金属M及びAlの複合酸化物層からなる群より選ばれる少なくとも一つの層を順次形成する。本例では、SiO2層２２１及びMAlO複合酸化物層２２２を順次に形成している。SiO2層２２１及びMAlO複合酸化物層２２２は、それぞれCVD法、熱蒸着法、電子線蒸着法、スパッタ法などの公知の成膜技術を用いて形成することができる。さらに、MAlO複合酸化物層２２２は、Al2O3への金属Mのイオン注入により、MAlO複合酸化物層とすることも可能である。
【００８６】
次いで、例えば圧力760torrの窒素雰囲気中において900〜1000℃の温度で30秒間熱処理を行い、図１７に示すように、SiO2層２２１とMAlO複合酸化物層２２２とを混合させてMAlSiO酸化物層とし、ゲート絶縁膜２２を形成する。
【００８７】
なお、ゲート絶縁膜２２を形成するための熱処理は、後に説明するゲート電極２３の形成後に行うこともできる。この場合、上記熱処理中における外部からの余剰酸素がシリコン基板２１内に取り込まれることによる低誘電率層の形成を抑制することができる。また、ゲート電極２３が多結晶シリコンの場合、上記熱処理をゲート電極２３中の不純物活性化アニールと同時に行うことができるので、トランジスタ２０の製造工程数を削減することができる。上記熱処理は、側壁の形成以前であればよく、後に説明するパターニング後に行うことも可能である。
【００８８】
次いで、ゲート絶縁膜２２上にゲート電極層を形成し、パターニングを行うことによって、図１８に示すような、シリコン基板２１上にゲート絶縁膜２２及びゲート電極２３が順次に積層されてなる積層構造２９を形成する。
【００８９】
次いで、図１９に示すように、CVD法によってSiN膜を形成し、反応性イオンエッチングを行うことによって、積層構造２９の側面に側壁２４を形成する。次いで、積層構造２９及び側壁２４をマスクとしてシリコン基板２１にイオン注入を行い、ゲート絶縁膜２２の両側において不純物ドーピング層２１Ａを形成する。
【００９０】
次いで、図２１に示すように、CVD法等により積層構造２９及び側壁２４を覆うようにしてSiO2からなる層間絶縁膜２６を形成する。次いで、層間絶縁膜２６に開口を形成し、かかる開口を埋設するようにして配線層２７及び２８を形成することによって、図１４に示すような電界効果トランジスタ２０を得る。
【００９１】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００９２】
例えば、本発明の積層構造は必ずしもSi基板上に限ったものではなく、Si基板上に形成されたウェル上に形成することもできる。また、SiGe基板上、Ge基板上、SiGeC基板、又はこれらの基板上に形成されたウェル上への形成も可能である。さらには、絶縁膜上薄膜半導体が形成されたSOI（silicon on insulator）基板、GOI（germaniumu on insulator）、基板SGOT（silicon-germaniumu on insulator）基板、又はこれらの基板上に形成されたウェル上への形成も可能である。
【００９３】
また、上記具体例においては、チャネルが平坦な構造としているが、FIN構造に代表されるようなチャネル部分が立体的な構造をしたものに対しても本発明は当然有効である。また、素子の配列も平面上に限ったものでなく、積層構造、縦型構造に対しても本発明は有効である。
【００９４】
また、上記具体例においては、NAND型の素子配列を示したが、NOR型、AND型、DINOR型の不揮発性半導体記憶装置、NOR型とNAND型を融合したNANO型フラッシュメモリ、さらには、１つの記憶素子が２つの選択トランジスタに挟み込まれた構造を有する3Tr-NAND型等にも本発明は有効である。
【００９５】
さらに、上記具体例においては金属M,Si,Al,Oの４元系について示したが、これに元素を加えた５元系以上の系においても本発明の効果は有効である。また、酸素元素の一部または全てをN元素で置換したものも同様である。
【図面の簡単な説明】
【００９６】
【図１】LaAlO中に固溶したSi量とLaAlO中に含まれるLa量との関係を示すグラフである。
【図２】M=Y,Pr,Zr,Nd,Sm,Gd,Hfにおける酸化物MOの単位格子中のM元素個数、Al/M個数比の下限値及び上限値を示す図である。
【図３】LaAlSiO膜の断面TEM像である。
【図４】LaAlSiO膜の容量‐電圧特性を示すグラフである。
【図５】LaAlSiO膜のリーク電流密度‐酸化膜換算電界特性を示すグラフである。
【図６】Si基板上に、SiO2層、SiON層、LaAlSiO層、及びSiO2層を順次に積層されて得た積層構造の熱処理前後の断面TEM像である。
【図７】第１の半導体装置の一例としてのNAND型フラッシュメモリの素子構造を示す断面図である。
【図８】図７に示すNAND型フラッシュメモリの製造方法における工程図である。
【図９】同じく、図７に示すNAND型フラッシュメモリの製造方法における工程図である。
【図１０】同じく、図７に示すNAND型フラッシュメモリの製造方法における工程図である。
【図１１】同じく、図７に示すNAND型フラッシュメモリの製造方法における工程図である。
【図１２】同じく、図７に示すNAND型フラッシュメモリの製造方法における工程図である。
【図１３】同じく、図７に示すNAND型フラッシュメモリの製造方法における工程図である。
【図１４】第２の半導体装置の一例としての電界効果トランジスタの素子構造を示す断面図である。
【図１５】図１４に示す電界効果トランジスタの製造方法における工程図である。
【図１６】同じく、図１４に示す電界効果トランジスタの製造方法における工程図である。
【図１７】同じく、図１４に示す電界効果トランジスタの製造方法における工程図である。
【図１８】同じく、図１４に示す電界効果トランジスタの製造方法における工程図である。
【図１９】同じく、図１４に示す電界効果トランジスタの製造方法における工程図である。
【図２０】同じく、図１４に示す電界効果トランジスタの製造方法における工程図である。
【図２１】同じく、図１４に示す電界効果トランジスタの製造方法における工程図である。
【符号の説明】
【００９７】
１１  シリコン基板
１２  トンネル絶縁膜
１３  電荷蓄積層
１４  ブロック絶縁膜
１５  制御電極
１６  側壁
１８  積層構造
２１  シリコン基板
２２  ゲート絶縁膜
２３  ゲート電極
２４  側壁
２５  素子分離絶縁膜
２６  層間絶縁膜
２７，２８  配線層
２９  積層構造
【図１】
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【図２】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図３】
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【図６】
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