(57)【特許請求の範囲】
【請求項１】
インタレース画像信号をフレーム毎に倍速でノンインタレース化し、同一の情報を重複して有する２組の倍速のノンインタレース画像信号を生成する倍速処理手段と、
倍速処理手段により生成された２組の倍速のノンインタレース画像信号に対する所定の画像処理後、該画像処理後の２組の倍速のノンインタレース画像信号のうちの一つの組のものから奇数走査線を抽出して奇数走査線の画像信号を生成し、他の組のものから偶数走査線を抽出して偶数走査線の画像信号を生成することにより１フレーム分のインタレース画像信号を得るインタレース処理手段とよりなり、
前記倍速処理手段は奇数走査線の画像信号または偶数走査線の画像信号を格納する格納手段を有し、
該格納手段に格納された奇数走査線の画像信号または偶数走査線の画像信号を当該格納手段から順次走査線毎に倍速で読み出し、該奇数走査線の画像信号または偶数走査線の画像信号に引き続いて順次走査線毎に送信されてくる偶数走査線の画像信号または奇数走査線の画像信号と走査線毎に倍速で交互に配置することにより倍速でノンインタレース化する構成とされてなる画像処理装置。
【請求項２】
インタレース画像信号をフレーム毎に倍速でノンインタレース化し、同一の情報を重複して有する２組の倍速のノンインタレース画像信号を生成する倍速処理段階と、
所定の画像処理後、該画像処理後の２組の倍速のノンインタレース画像信号のうちの一つの組のものから奇数走査線を抽出して奇数走査線の画像信号を生成し、他の組のものから偶数走査線を抽出して偶数走査線の画像信号を生成することにより１フレーム分のインタレース画像信号を得るインタレース処理段階とよりなり、
前記倍速処理段階は送信されてくる奇数走査線の画像信号または偶数走査線の画像信号を格納手段に書き込む書込段階を有し、
該格納手段に書き込まれた奇数走査線の画像信号または偶数走査線の画像信号を当該格納手段から順次走査線毎に倍速で読み出し、該奇数走査線の画像信号または偶数走査線の画像信号に引き続いて順次走査線毎に送信されてくる偶数走査線の画像信号または奇数走査線の画像信号と走査線毎に倍速で交互に配置することにより倍速でノンインタレース化する構成とされてなる画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置及び画像処理方法に係り、特にノンインタレース画像信号とインタレース画像信号との間の変換を伴う画像処理を行う画像処理装置及び画像処理方法に関する。
【背景技術】
【０００２】
ビデオカメラやデジタルカメラ（以下総称して「カメラ」と称する）における静止画の処理及び動画の処理（以下総称して「任意的画像処理」と称する）に関連して所謂「インタレース→ノンインタレース→インタレース」変換が行われる。【０００３】
この「インタレース→ノンインタレース→インタレース」変換は、後述するインタレース画像信号をノンインタレース画像信号に変換し、その後再度インタレース画像信号に戻す処理をいう。【０００４】
この「インタレース→ノンインタレース→インタレース」変換処理に関し、変換に要する回路の部品点数の削減、消費電力の削減、任意的画像処理後の画像情報からモニタ表示用或いは外部供給用のインタレース画像を容易に得られるようにすること、及びカメラの画像を取得する周期に容易に対応出来ること等が望まれる。【０００５】
これらの課題は画像処理全般を実行するために設けられたのカメラのＬＳＩ，ＦＰＧＡ（以下総称して「集積回路」と称する）及びその周辺に適用される集積回路、外部メモリ、並びにカメラで得られた画像信号を処理する集積回路及び外部メモリの制御方法の工夫により達成されるものと考えられる。【０００６】
図１Ａ乃至図１Ｃは、インタレース画像信号のフォーマット及びノンインタレース画像信号のフォーマットを説明するための図である。【０００７】
図１Ａはモニタ上の画像を説明するための図である。図示の如く、この例においてモニタ上の画像（１フレーム分）は、交互に配列された２４０本の奇数走査線ＯＤＤ（１）乃至ＯＤＤ（２４０）と、同じく２４０本の偶数走査線ＥＶＥＮ（１）乃至ＥＶＥＮ（２４０）との、計４８０本の走査線よりなる。【０００８】
図１Ｂはインタレース画像信号を説明するための図である。【０００９】
図示の如くインタレース画像信号は、まず上記計４８０本の走査線のうち、奇数走査線のみＯＤＤ（１）乃至ＯＤＤ（２４０）、すなわち１、３，５，...、４７９番目の走査線の画像信号がその順番で順次送信される。その後、偶数走査線ＥＶＥＮ（１）乃至ＥＶＥＮ（２４０），すなわち２，４，６，...、４８０番目の走査線の画像信号がその順番で送信される。【００１０】
図１Ｃはノンインタレース画像信号を説明するための図である。【００１１】
図示の如くノンインタレース画像信号は、まず上記計４８０本の走査線が、その順序通り、奇数走査線ＯＤＤ（１）、偶数走査線ＥＶＥＮ（１）、奇数走査線ＯＤＤ（２）、偶数走査線ＥＶＥＮ（２）、...、奇数走査線ＯＤＤ（２４０）、偶数走査線ＥＶＥＮ（２４０）、すなわち１，２，３，４，５，６，...、４７９，４８０番目の走査線の画像信号がその順番で送信される。【００１２】
従来、カメラで撮影した静止画や動画に対し任意的画像処理を施す場合、上記ノンインタレース画像信号の状態で処理することが多い。他方映像表示装置（単に「モニタ」と称する）に対しては、インタレース画像信号の状態で供給する必要がある。【００１３】
したがって任意的画像処理後のノンインタレース画像信号からインタレース画像信号への変換が必要となる。この変換は、通常メモリ（ＳＤＲＡＭ、ＳＲＡＭ、ＤＲＡＭ、ＱＤＲ、ＱＤＲII、集積回路の内部のＲＡＭ等）を使用してなされる。すなわちメモリに対しノンインタレース画像信号を順番走査線毎に書込み、ここからインタレース画像信号の順番に読出すのである。【００１４】
図２は一般的なビデオカメラの内部ブロック図を示す。【００１５】
ここではカメラ１で撮影されたインタレース画像信号は、インタレース画像信号からノンインタレース画像信号へと変換する回路（以下単に「インタ・ノンインタ回路」と称する）２により、フレームメモリ３を利用してノンインタレース画像信号に変換される。このようにして得られたノンインタレース画像信号に対し画像処理部４にて任意的画像処理（フィルタ機能処理、電子ズーム処理等）が施される。その後、ノンインタレース画像信号からインタレース画像信号へと変換する回路（以下単に「ノンインタ・インタ回路」と称する）５によってフレームメモリ６を利用してインタレース画像信号に変換される。或いはノンインタレース画像信号からＶＧＡ画像信号へと変換する回路７によりＶＧＡ画像信号に変換される。【００１６】
このようにして得られたインタレース画像信号は外部供給用のコネクタ９及び表示用アナログモニタ１０へと送信される。他方ＶＧＡ画像信号は外部供給用のコネクタ１２及び表示用ＶＧＡモニタ１１へと送信される。或いはこれらの画像信号はハードディスクレコーダ等の記録器８へと送信される。【００１７】
図３は上述のビデオカメラの構成に対し、任意的画像処理の途中の状態の画像信号をモニタすることを可能とする回路構成例を示す。【００１８】
ここでは図２における画像処理部４が画像処理部４Ａ，４Ｂに機能分割されており、各画像処理部４Ａ，４Ｂによる任意的画像処理の前後の画像信号が各々ノンインタ・インタ回路５Ｃ，５Ｂ，５Ａによってフレームメモリ６Ｃ，６Ｂ，６Ａを利用してインタレース画像信号に変換される。変換後の信号は各々外部供給用のコネクタ９Ｃ，９Ｂ，９Ａ及び表示用アナログモニタ１０Ｃ，１０Ｂ，１０Ａへと、それぞれ送信される。【００１９】
図４Ａ，４Ｂ，４Ｃは、図２に示す各機能ブロック２，３，４，５，６による処理の流れを説明するための図である。【００２０】
上記の如く、カメラ１で撮影した静止画や動画はインタレース画像信号であるのに対し、画像処理部４における任意的画像処理はノンインタレース画像状態でなされる。その際のインタレース画像信号からノンインタレース画像信号への変換においてフレームメモリ３が使用される。【００２１】
すなわちインタ・ノンインタ回路２はインタレース画像信号を送信順にメモリ３に書き込み、１フレーム分の画像信号のフレームメモリ３への書き込み後、これをノンインタレース画像信号の送信順で読み出す。このようにして得られたノンインタレース画像は画像処理部４において任意的画像処理がなされた後、ノンインタレース画像信号からインタレース画像信号への変換を行う回路（ノンインタ・インタ回路）５により、フレームメモリ６を利用してインタレース画像信号に戻される。このようにインタレース画像信号とノンインタレース画像信号との間の信号変換のために、任意的画像処理の前後で計２個のフレームメモリ３，６を要していた。【００２２】
ここで、入力画像信号から出力画像信号までの許容遅延時間が１フレーム以上の場合はノンインタレース画像信号に対する画像処理部４での任意的画像処理を等速で行う（以下単に「等速処理」と称する）。図４Ｂはその際のタイムチャートを示す。以下図と共に等速処理による任意的画像処理を行う画像処理装置の動作の流れを説明する。【００２３】
図４Ｂ中、まずカメラ１から信号経路Ｐ４へと順次出力される１フレーム分の奇数画像信号ＯＤＤ（Ａ）及び偶数画像信号ＥＶＥＮ（Ａ）のうち、最初に送信される奇数走査線の画像信号ＯＤＤ（Ａ）が順次フレームメモリ３に書き込まれる。これが終了するとインタ・ノンインタ回路２は、書き込まれた奇数走査線の画像信号ＯＤＤ（Ａ）をフレームメモリ３から順次読み出しながら、次に送信される偶数走査線の画像信号ＥＶＥＮ（Ａ）と、順次走査線毎に交互に配列して信号経路Ｐ２へと出力する（ＯＤＤ（Ａ）／ＥＶＥＮ（Ａ））。【００２４】
このようにしてノンインタレース画像信号へと変換されて供給される画像信号を、画像処理部４が等速処理する（ＯＤＤ（Ａ'）／ＥＶＥＮ（Ａ'））。【００２５】
このようにして得られた任意的画像処理後のノンインタレース画像信号ＯＤＤ（Ａ'）／ＥＶＥＮ（Ａ'）は信号経路Ｐ３へ出力され、ノンインタ・インタ回路５により、インタレース画像信号へと変換される。【００２６】
ここでは任意的画像処理後のノンインタレース画像信号ＯＤＤ（Ａ'）／ＥＶＥＮ（Ａ'）が順次フレームメモリ６へと書き込まれる。任意的画像処理後のノンインタレース画像信号ＯＤＤ（Ａ'）／ＥＶＥＮ（Ａ'）の前半部の書き込みが終了した時点で、ノンインタ・インタ回路５は、書き込まれた画像信号のうちから奇数走査線ＯＤＤ（Ａ'）のみを順次フレームメモリ６から読み出す。その後、引き続いて送信される任意的画像処理後のノンインタレース画像信号ＯＤＤ（Ａ'）／ＥＶＥＮ（Ａ'）の後半部のうちから、やはり奇数走査線ＯＤＤ（Ａ'）を用い、インタレース画像信号の奇数走査線部分ＯＤＤ（Ａ'）を生成して信号経路Ｐ４へ出力する。【００２７】
その後ノンインタ・インタ回路５は、その時点で１フレーム分書き込まれている任意的画像処理後のノンインタレース画像信号中の偶数走査線ＥＶＥＮ（Ａ'）を順次読み出すことで、インタレース画像信号の偶数走査線部分ＥＶＥＮ（Ａ'）を生成して信号経路Ｐ４へ出力する。【００２８】
他方、その許容遅延時間が１フィールドの場合、すなわち信号経路Ｐ１から信号経路Ｐ４へと至る迄の信号の遅れが１フィールド、すなわち１／２フレームの場合、任意的画像処理を約２倍の速度で行う（以下単に「倍速処理」と称する）。その際のタイムチャート図５Ｂに示す。【００２９】
ここでは図４Ｂの場合と異なり、インタ・ノンインタ回路２は、供給されるインタレース画像信号のうちの奇数走査線ＯＤＤ（Ａ）をフレームメモリ３へ書き込み後、これを読み出しながら、引き続き送信されてくるその偶数画像信号ＥＶＥＮ（Ａ）と、走査線単位で交互に配列することで、倍速のノンインタレース画像信号を生成して信号経路Ｐ２へ供給する。【００３０】
そしてノンインタ・インタ回路５は、画像処理部４における任意的画像処理後の倍速のノンインタレース画像信号ＯＤＤ（Ａ'）／ＥＶＥＮ（Ａ'）のうちの偶数走査線部分ＥＶＥＮ（Ａ'）を一旦フレームメモリ６へ書き込みながら、奇数走査線部分ＯＤＤ（Ａ'）を、信号経路Ｐ４へ供給する。その後フレームメモリ６から偶数走査線部分ＥＶＥＮ（Ａ'）を読み出す。このようにして、１フィールド分の遅れで信号経路Ｐ４へインタレース画像信号ＯＤＤ（Ａ'）、ＥＶＥＮ（Ａ'）を供給する。【００３１】
又図３に示す回路例の如く、任意的画像処理の途中の画像信号を抽出するような場合においても、ノンインタレース画像信号をインタレース画像信号へ変換する際のメモリ７Ｂ等が別途必要となる。任意的画像処理後に使用するメモリ７Ａと共有することにより部品の追加を回避する方法が考えられる。しかしながらそのようにした場合、任意的画像処理の途中の画像信号を抽出している間は任意的画像処理後の画像信号をモニタに出力出来ない。或いはメモリの制御を時分割処理して双方をモニタに出力する方法も考えられるが、同時に多数のモニタへの出力には限界があった。【００３２】
また一般にカメラによって画像を取得する周期には、３０Ｈｚ周期と６０Ｈｚ周期の２種類が在る。図１Ａに示す如く１枚の画像は、奇数走査線と偶数走査線とで構成されている。この場合、６０Ｈｚのタイミングで画像を取得し、そのタイミングを維持しながら各取得画像中、奇数走査線のみによる画像と偶数走査線のみによる画像とを交互に抽出して供給する方式、すなわち６０Ｈｚ方式と、３０Ｈｚのタイミングで画像を取得し、これを奇数走査線画像と偶数走査線画像とに分解し、６０Ｈｚのタイミングで順次時系列で出力する方式、すなわち３０Ｈｚ方式とがある。【００３３】
上記６０Ｈｚ方式の場合、交互に抽出される奇数走査線と偶数走査線とは撮影時刻が異なる。このため、それらを使用してそのままノンインタレース画像信号に変換した場合、時刻の異なる画像同士が走査線を交互に隣接する形態で合成される。その際のモニタの画像のイメージを図６Ｂ乃至６Ｄに示し、時間軸に沿う画像の変化のタイムチャートを図６Ａに示す。【００３４】
上記の如く撮影時刻の異なる画像同士（図６Ｂ中、Ｏ１とＥ２，Ｏ３とＥ４）を走査線を交互に隣接する形態で一画像に合成すると、画像ＯＥ１２，ＯＥ３４の如くの状態となる。【００３５】
すなわち、図中右方向に移動中の物体を撮影した場合、早い時点の奇数走査線のみによる画像Ｏ１（図６Ｂ）と、その時点から６０Ｈｚ相当のタイミング分遅延した時点の偶数走査線画像Ｅ２（図６Ｃ）とを比較すると、後者の画像の方が撮影物体が右方向にシフトしている。その結果、両者を合成してノンインタレース画像信号を生成すると、物体の輪郭線が鋸上の画像ＯＥ１２またはＯＥ３４となる（図６Ｄ）。【００３６】
その状態でたとえば任意的画像処理としての電子ズーム処理を行うと、撮影時刻の差分を原因として、結果的に動画に鋸状のノイズが発生する。同様にフィルタリング処理を行った場合、積算値に計算誤差が生じる。このようなノイズは、図６Ｄ中、破線で囲った部分に示される如く、本来直線状の撮影物体の輪郭線が上記の如く鋸状となり、その状態に対して任意的画像処理を行い、その後再度インタレース画像信号に変換することによって生ずる。
【特許文献１】特開昭６２−２１７２８７号公報
【特許文献２】特開平６−２６１２９９号公報
【特許文献３】特許第２７３１６３９号
【発明の開示】
【発明が解決しようとする課題】
【００３７】
本発明は上記問題点に鑑み、所謂「インタレース→ノンインタレース→インタレース」変換を行う構成を有する画像処理装置または画像処理方法において、当該変換に要するメモリ資源を最小限とし得る構成を提供することを目的とする。或いは６０Ｈｚ方式においても任意的画像処理によるノイズ等の発生を効果的に防止し得る構成を提供することを目的とする。
【課題を解決するための手段】
【００３８】
本発明の一つの態様では、インタレース画像信号をフレーム毎に倍速でノンインタレース化し、各々が同一の情報を重複して有する２組の倍速のノンインタレース配列の画像信号を生成し、このようにして生成された２組の倍速のノンインタレース画像信号に対する所定の画像処理（すなわち任意的画像処理）後、該画像処理後の２組の倍速のノンインタレース画像信号のうちの一つの組のものから奇数走査線を抽出して奇数走査線の画像信号を生成し、他の組のものから偶数走査線を抽出して偶数走査線の画像信号を生成することにより１フレーム分のインタレース画像信号を得る構成とした。また、上述したノンインタレース配列の画像信号を生成する場合には、送信されてくる奇数走査線の画像信号または偶数走査線の画像信号を格納手段に書き込み、該格納手段に書き込まれた奇数走査線の画像信号または偶数走査線の画像信号を当該格納手段から順次走査線毎に倍速で読み出し、該奇数走査線の画像信号または偶数走査線の画像信号に引き続いて順次走査線毎に送信されてくる偶数走査線の画像信号または奇数走査線の画像信号と走査線毎に倍速で交互に配置することにより倍速でノンインタレース化する構成とした。
【００３９】
この構成によれば、２組の倍速のノンインタレース配列の画像信号を生成し、任意的画像処理後、そのうちの一つの組の分から奇数走査線の画像信号を得、他の組の分から偶数走査線の画像信号を得ることによりインタレース画像信号得る。その結果、ノンインタレース画像信号をインタレース画像信号へ変換する際にはフレームメモリが不要となる。
【００４０】
最終的に得たいインタレース画像信号では、図１Ｂに示す如く、１フレームの１／２の各フィールドの期間のうち、前半部分の１フィールド期間に奇数走査線が配置され、後半部分の１フィールド期間に偶数走査線が配置される。【００４１】
上記本発明の一つの態様による構成における倍速のノンインタレース配列の画像信号は、前半部分の１フィールド期間と後半部分の一フィールド期間の各々において、１フレーム分の情報が完全に含まれている。したがって前半部分の１フィールド期間に含まれる奇数走査線を抽出し、後半部分の１フィールド期間に含まれる偶数走査線を抽出することにより、求めようとしている上記インタレース画像信号が得られる。このように単に抽出によりインタレース化が可能となるため、画像信号をバッファリングする必要が無くなり、フレームメモリが不要となる。【００４３】
この構成では、同一の情報を走査線毎に重複して有する倍速で２倍の奇数走査線の画像信号と、同一の情報を走査線毎に重複して有する倍速で２倍の偶数走査線の画像信号とが生成される。この信号は、前半部分の１フィールド期間に同一の情報を走査線毎に重複して有する倍速で２倍の奇数走査線の画像信号を有し、後半部分の１フィールド期間に同一の情報を走査線毎に重複して有する倍速で２倍の偶数走査線の画像信号を有する。このため、これらに任意的画像処理を施した後、前半部分の１フィールド期間に含まれる２倍の奇数走査線から一組の奇数走査線を抽出し、後半部分の１フィールド期間に含まれる２倍の偶数走査線から一組の偶数走査線を抽出することで、求めるインタレース画像信号が得られる。【００４４】
この場合も上記同様、単に抽出による処理のため、画像信号をバッファリングする必要が無くなり、フレームメモリが不要となる。【００４５】
またこの場合、６０Ｈｚ方式においても異なる撮影時刻の画像信号を合成することを行う代わりに同時刻の奇数走査線を重複して有する画像信号または同時刻の偶数走査線を重複して有する画像信号を生成するため、上記任意的画像処理におけるノイズの発生を効果的に防止し得る。
【発明の効果】
【００４６】
このように、本発明によればインタレース画像信号が供給され、任意的画像処理を施した後に再度インタレース画像信号として出力する処理において、必要なメモリ資源を最小限とし得る画像処理装置及び画像処理方法を提供可能である。また、６０Ｈｚ方式においても任意的画像処理におけるノイズの発生を効果的に防止可能な画像処理装置及び画像処理方法を提供可能である。
【図面の簡単な説明】
【００４７】
【図１Ａ】インタレース画像信号とノンインタレース画像信号とを説明するための図である（その１）。
【図１Ｂ】インタレース画像信号とノンインタレース画像信号とを説明するための図である（その２）。
【図１Ｃ】インタレース画像信号とノンインタレース画像信号とを説明するための図である（その３）。
【図２】一般的なビデオカメラの構成を説明するためのブロック図（その１）である。
【図３】一般的なビデオカメラの構成を説明するためのブロック図（その２）である。
【図４Ａ】従来の一例の画像処理装置について説明するための図（その１）である。
【図４Ｂ】従来の一例の画像処理装置について説明するための図（その２）である。
【図５Ａ】従来の一例の画像処理装置について説明するための図（その３）である。
【図５Ｂ】従来の一例の画像処理装置について説明するための図（その４）である。
【図６Ａ】従来の画像処理の問題点を説明するための図（その１）である。
【図６Ｂ】従来の画像処理の問題点を説明するための図（その２）である。
【図６Ｃ】従来の画像処理の問題点を説明するための図（その３）である。
【図６Ｄ】従来の画像処理の問題点を説明するための図（その４）である。
【図７Ａ】従来の画像処理の問題点を説明するための図（その５）である。
【図７Ｂ】従来の画像処理の問題点を説明するための図（その６）である。
【図８Ａ】本発明の実施の形態の効果を説明するための図（その１）である。
【図８Ｂ】本発明の実施の形態の効果を説明するための図（その２）である。
【図８Ｃ】本発明の実施の形態の効果を説明するための図（その３）である。
【図８Ｄ】本発明の実施の形態の効果を説明するための図（その４）である。
【図９Ａ】本発明の第１実施例による画像処理装置の機能ブロック図である。
【図９Ｂ】本発明の第２実施例による画像処理装置の機能ブロック図である。
【図９Ｃ】本発明の第３実施例による画像処理装置の機能ブロック図である。
【図９Ｄ】本発明の第４実施例による画像処理装置の機能ブロック図である。
【図１０Ａ】本発明の実施例（第１の方式）における信号処理の流れを説明するための図（その１）である。
【図１０Ｂ】本発明の実施例（第１の方式）における信号処理の流れを説明するための図（その２）である。
【図１１Ａ】本発明の実施例（第２の方式）における信号処理の流れを説明するための図（その１）である。
【図１１Ｂ】本発明の実施例（第２の方式）における信号処理の流れを説明するための図（その２）である。
【図１２Ａ】本発明の実施例（第１の方式）における画像信号の様子を説明するための図（その１）である。
【図１２Ｂ】本発明の実施例（第１の方式）における画像信号の様子を説明するための図（その２）である。
【図１２Ｃ】本発明の実施例（第１の方式）における画像信号の様子を説明するための図（その３）である。
【図１２Ｄ】本発明の実施例（第１の方式）における画像信号の様子を説明するための図（その４）である。
【図１２Ｅ】本発明の実施例（第１の方式）における画像信号の様子を説明するための図（その５）である。
【図１３Ａ】本発明の実施例（第２の方式）における画像信号の様子を説明するための図（その１）である。
【図１３Ｂ】本発明の実施例（第２の方式）における画像信号の様子を説明するための図（その２）である。
【図１３Ｃ】本発明の実施例（第２の方式）における画像信号の様子を説明するための図（その３）である。
【図１３Ｄ】本発明の実施例（第２の方式）における画像信号の様子を説明するための図（その４）である。
【図１３Ｅ】本発明の実施例（第２の方式）における画像信号の様子を説明するための図（その５）である。
【発明を実施するための最良の形態】
【００４８】
以下本発明の実施の形態について説明する。【００４９】
本発明の実施の形態によれば、インタレース画像信号からノンインタレース画像信号への変換において、ノンインタレース配列の画像信号に対し任意的画像処理を行う機能に対し、インタレース画像信号を書き込んだメモリからノンインタレース配列の画像信号を時系列に２組読出す。読出す画像信号は、走査線単位でＯＤＤ(1),ＥＶＥＮ(1),ＯＤＤ(2),ＥＶＥＮ(2)，…，ＯＤＤ(240),ＥＶＥＮ(240)、すなわち１，２，３，４，...，４７９，４８０番目の走査線の順番で４８０ラインを１組とし、２組目も同様の内容を同様の順番で読出す。読出す速度は、入力画像に対して倍速とする。【００５０】
その２組のノンインタレース配列の画像信号に対する任意画像処理後に再度インタレース画像信号の配列に変換する場合、最初の１組から奇数走査線ＯＤＤ（１），ＯＤＤ（２），...のみを出力し、偶数走査線ＥＶＥＮ（１），ＥＶＥＮ（２），...を出力しない。他方次の１組からは、偶数走査線のみを出力し、奇数走査線を出力しない。【００５１】
この方式により、ノンインタレース配列の画像信号からインタレース画像信号に変換する場合、クロック乗換え回路を適用することでメモリを使用しない方式、又は、クロック乗換え程度の小さなサイズのメモリを使用する方式を適用可能である。その結果、１フィールド分、１フレーム分、又は、それ以上の大きなサイズのメモリは不要となる。【００５２】
本発明の他の実施の形態では、ノンインタレース配列の画像信号に対し任意的画像処理する機能に対し、インタレース画像信号を書き込んだメモリから「擬似的なノンインタレース配列の画像信号」を時系列に２組読出す。ここで読出す「擬似的なノンインタレース配列の画像信号」の一組目として、奇数走査線のみを、走査線毎に重複して順次読み出す。すなわちＯＤＤ(1),ＯＤＤ(1),ＯＤＤ(2),ＯＤＤ(2)…ＯＤＤ(240),ＯＤＤ(240)であって、１，１，３，３，５，５，...，４７９，４７９番目の走査線を、その順で計４８０走査線分、順次読み出す。同様に「擬似的なノンインタレース配列の画像信号」の二組目として、偶数走査線のみを、走査線毎に重複して順次読み出す。すなわちＥＶＥＮ(1),ＥＶＥＮ(1),ＥＶＥＮ(2),ＥＶＥＮ(2)…ＥＶＥＮ(240),ＥＶＥＮ(240)であって、２，２，４，４，６，６，...，４８０，４８０番目の走査線を、その順で計４８０走査線分、順次読み出す。それぞれ読出す速度は、入力画像に対して倍速とする。【００５３】
その２組の疑似ノンインタレース配列の画像信号に対する任意画像処理後に再度インタレース画像信号の配列に変換する場合、最初の１組から、上記同じ番号の走査線が重複して含まれたものから、重複しないように走査線を一本置きに抽出する。すなわち、奇数走査線ＯＤＤ（１），ＯＤＤ（２），...（１，３，５，...番目）を得る。同様に、次の１組から、上記同じ番号の走査線が重複して含まれたものから、重複しないように走査線を一本置きに抽出する。すなわち、偶数走査線ＥＶＥＮ（１），ＥＶＥＮ（２），...（２，４，６，...番目）を得る。【００５４】
この方式により、疑似ノンインタレース配列の画像信号からインタレース画像信号に変換する場合、上記同様、メモリを使用しない方式、又は、クロック乗換え程度の小さなサイズのメモリを使用する方式を適用可能である。その結果、１フィールド分、１フレーム分、又は、それ以上の大きなサイズのメモリが不要となる。【００５５】
ここで上記の如く、任意的画像処理、すなわちフィルタリング処理や電子ズーム処理を行う場合、ノンインタレース配列の状態で処理する場合が殆どである。そのノンインタレース配列の状態から、モニタ等へ出力する際、上記の如くインタレース配列に戻す必要がある。その場合従来技術では一旦メモリにバッファリングし、そこから順番を入れ替えて読み出すことによりインタレース化していた。しかしながら必要なタイミングで必要な走査線の画像信号が提供されるように構成することにより、バッファリングするためのメモリは不要となる。【００５６】
すなわちインタレース画像信号とノンインタレース画像信号とは、奇数走査線と偶数走査線の配列が異なる。しかしながらこのノンインタレース画像信号の配列（単に「ノンインタレース配列」と称する）の画像信号が２組分倍速で提供されるようにすれば、その中から必要な走査線を抽出することによりインタレース画像信号の配列を得ることが可能となる。【００５７】
その際の走査線の配列はＯＤＤ(1),ＥＶＥＮ(1),ＯＤＤ(2),ＥＶＥＮ(2)…ＯＤＤ(240),ＥＶＥＮ(240)の順番とし、計４８０ラインを倍速で読出す。通常の１組分のノンインタレース配列の画像信号を生成する回路を使用し、その処理を倍速で行わせればよい。その結果、１フレーム分の画像信号を１／２の時間で生成することが可能となる。そこで余った後半の１／２の時間を利用し、更に他の１組の同内容のノンインタレース配列の画像信号を冗長に生成させる。そして任意的画像処理後にその前半部から奇数走査線のみを抽出し後半部から偶数走査線のみを抽出することで、バッファリングを行うことなくインタレース画像信号を得ることができる。【００５８】
このようにノンインタレース配列の画像信号を余分に１組を用意することにより、既存の倍速の画像処理回路でも、容易にメモリ(ノンインタレース画像信号からインタレース画像信号に変換するためのバッファリング手段)が不要な構成が得られる。【００５９】
既存の倍速で画像を処理する回路を適用してノンインタレース配列の画像信号を余分に１組用意する処理を行わせることは容易である。すなわち、図５Ｂに示す従来の倍速処理を行う方式において、カメラ１から得られたインタレース画像信号から倍速のノンインタレース画像信号ＯＤＤ（Ａ）／ＥＶＥＮ（Ａ）を得た後、フレームメモリ３から、これと同じ走査線の配列となるように画像信号を読み出せばよい。この方式によれば後段のメモリが不要になる為、メモリの部品点数を半分とすることが可能となる。【００６０】
また上記倍速のノンインタレース配列の画像信号を２組生成する方式（以下「第１の方式」と称する）及び疑似ノンインタレース配列の画像信号、すなわち同じ走査線が順次重複する倍速の画像信号を奇数走査線の１組と偶数走査線の１組の計２組生成する方式（以下「第２の方式」と称する）の相互の切換を容易に行い得る構成を提供することが可能である。【００６１】
これは、読み出すべきメモリの上位のアドレスを変更するのみで容易に実現し得る。たとえばフレームメモリに書き込まれたインタレース画像信号のアドレスが００００，０００１，０００２，...（奇数走査線）、１０００，１００１，１００２，...（偶数走査線）であった場合、００００，１０００，０００１，１００１，...の順で読み出すことで奇数走査線と偶数走査線とを交互に読み出すことができ第１の方式を実現可能である。この場合最上位のアドレスは０，１，０，１，０，１，...としている。これに対し、最上位のアドレスのみを０，０，０，０，...へ変更することにより、読み出される走査線は００００，００００，０００１，０００１，...となり、この場合、全て奇数走査線を２本ずつ重複して読み出すことができ、第２の方式を実現できる。【００６２】
上記の如く、第２の方式では読み出す走査線の配列として,ＯＤＤ(1),ＯＤＤ(1),ＯＤＤ(2),ＯＤＤ(2)…ＯＤＤ(240),ＯＤＤ(240)の４８０ラインを１組目として読出し、次の１組では、ＥＶＥＮ(1),ＥＶＥＮ(1),ＥＶＥＮ(2),ＥＶＥＮ(2)…ＥＶＥＮ(240),ＥＶＥＮ(240)の順番で４８０ライン分読出す。【００６３】
この第２の方式では、供給されるインタレース画像信号が６０Ｈｚ方式による場合のように、奇数走査線のみによる画像と偶数走査線のみによる画像との撮影時刻が異なるような場合であっても、上記任意的画像処理におけるノイズの発生を防止し得る。すなわち、上記２組の各組に含まれる走査線は、それぞれ、最初の一組は奇数走査線のみであり、次の一組は偶数走査線のみである。その結果各組とも、撮影時刻が同じ走査線のみが含まれることとなる。したがって任意的画像処理を、各組の擬似的ノンインタレース配列の画像信号の各々に対し行うことにより、図６Ａ乃至６Ｄとともに説明したノイズの発生を確実に回避可能である。【００６４】
したがって、第１の方式を３０Ｈｚ方式に適用し、第２の方式を６０Ｈｚ方式に適用することが考えられる。【００６５】
上記の如く第１の方式において、走査線単位の画像を切り換えて第２の方式を実現するには単にメモリの上位のアドレスを変更するのみでよく、容易な為、３０Ｈｚ方式及び６０Ｈｚ方式のそれぞれのカメラの動作モードに容易に対応させることが可能である（後述の図９Ｃの第３実施例参照）。【００６６】
このように本発明の実施の形態によれば、所謂「インタレース→ノンインタレース→インタレース」変換において、インタレース画像信号からノンインタレース画像信号への変換用のメモリと、ノンインタレース画像信号からインタレース画像信号への変換用のメモリの計２種のメモリの内、後半のメモリが不要となる。このため部品点数を削減可能である。【００６７】
本発明の実施の形態によれば、インタレース画像信号からノンインタレース画像信号に変換するためのメモリから、２組のノンインタレース配列の画像信号または疑似ノンインタレース配列の画像信号を読出す。その結果読み出し動作回数が２倍となる。しかしながらメモリはＦＰＧＡやＡＳＩＣの外に付ける方式が一般的な為、メモリ個数の削減により、入出力ピンによる消費電力の削減効果が大きく、結果的には消費電力を削減可能と考える。【００６８】
またノンインタレース配列の画像信号または疑似ノンインタレース配列の画像信号からインタレース画像信号を抽出する際に要される回路は比較的に小さな回路で容易に実現し得る。したがって任意的画像処理途中の画像信号を監視するためのモニタを容易に切り換え可能となる。【００６９】
また任意的画像処理を行う処理回路の構成自体を変えずに、カメラの画像を取得する方式、すなわち３０Ｈｚ方式、６０Ｈｚ方式の別等に対し、容易に対応出来る。したがって既存の画像処理回路を容易に適用可能である。【００７０】
図７Ａ，７Ｂは、異なる撮影時刻に対応する奇数走査線と偶数走査線とを合成してノンインタレース画像信号を生成し、これに対しフィルタリング処理等の任意的画像処理を施す際の問題点を説明するための図である。【００７１】
すなわち、異なる撮影時刻の走査線を合成して得られた画像（図７Ａ）に対し、これをあたかも同時刻に撮影された一つの画像としてフィルタリング処理を行った場合、たとえば図７Ｂに示す如くの補正がなされる。ここで図７Ｂ中、▽印（白抜き逆三角形）の補正は結果的に誤った補正を意味し、□印（白抜き正方形）の補正は許容範囲の補正を意味する。【００７２】
すなわちフィルタリング処理では、たとえば撮影された物体の輪郭部分をスムーズにするように補正がなされる。このように当該任意的画像処理が施された後に、図７Ｂの画像が奇数走査線のみによる画像と偶数走査線のみによる画像とに分解されてインタレース化される。このため、結果的に得られる動画において物体の動き等がスムーズとならず、ぎこちない動きとなることが考えられる。【００７３】
図８Ａ乃至８Ｄは本発明の実施の形態における上記第２の方式を適用した場合の効果を説明するための図である。【００７４】
この場合、異なる撮影時刻の走査線を合成した場合に得られる画像（図８Ａ）に対し、本実施の形態の第２の方式では、同時刻に撮影された奇数走査線による画像（図８Ｂ）と、それから所定時間遅れた、やはり同時刻に撮影された偶数走査線による画像（図８Ｃ）とを、上記疑似ノンインタレース配列の画像として得る。そして各々の疑似インタレース配列の画像信号に対し、上記フィルタリング処理により、□印（白抜き正方形）で示すような補正がなされる。【００７５】
補正後に得られた画像信号をインタレース画像信号としてモニタで見た場合、図８Ｄに示す如くの画像が得られる。この場合、実際には奇数走査線ＯＤＤ（１），ＯＤＤ（２），ＯＤＤ（３），...による画像が先に表示され、その後所定時間遅れて偶数操作線ＥＶＥＮ（１），ＥＶＥＮ（２），ＥＶＥＮ（３），...による画像が表示される。その結果物体の移動がスムーズに見える動画が得られる。【００７６】
図９Ａ乃至図９Ｄは各々が上述の本発明の実施の形態に則った構成を有する、本発明の第１乃至第４実施例による画像処理装置の構成をそれぞれ示すブロック図である。【００７７】
各々の図において、図２、３，４Ａ，５Ａとともに説明した従来技術と同様な構成については同じ符号を付し、重複する説明を省略する。【００７８】
図９Ａ，９Ｂ及び９Ｄに示す第１、第２及び第４実施例の各々は、上記第１の方式或いは第２の方式のいずれかをも適用可能である。【００７９】
図９Ａに示す第１実施例では、インタ・ノンインタ回路２，画像処理部４，間引き回路２１及びクロック乗り換え回路２２が、一のＦＰＧＡ或いはＡＳＩＣ等の基板３０上に形成される。間引き回路２１は、上記２組の倍速のノンインタレース配列の画像信号または疑似インタレース配列の画像信号の各々から、奇数走査線及び偶数走査線をそれぞれ順次抽出する機能を有する。【００８０】
クロック乗換え回路２２は、間引き回路２１によって抽出された信号のクロックタイミングを、供給先の条件に合致するように調整するための機能を有する。具体的にはフリップフロップ回路等を適用可能である。【００８１】
図９Ｂに示す第２実施例の構成は上記第１実施例の構成と同様である。但し、図９Ａに示されるクロック乗換え回路２２の代わりにメモリ２３を設けている。すなわち上記同様のクロックタイミングの調整の目的で一旦メモリに画像信号を書き込み、これを供給先の条件に合致するクロックタイミングで読み出す機能を有する。図９Ｂに示す第２実施例では、インタ・ノンインタ回路２，画像処理部４，間引き回路２１及びメモリ２３が、一のＦＰＧＡ或いはＡＳＩＣ等の基板３１上に形成される。上記メモリ２３は、ＦＰＧＡ、ＡＳＩＣ等の基板内のＲＡＭが適用される。【００８２】
図９Ｃに示す第３実施例の構成も上記第１実施例の構成と同様である。但しこの実施例は、画像信号を供給するカメラとして、上記６０Ｈｚ方式によるカメラ１Ａと、３０Ｈｚ方式によるカメラ１Ｂとを備える。操作者はスイッチ１Ｄを操作することによりセレクタ１Ｃを切り換え、これら２種のカメラ１Ａ，１Ｂのうちから所望のものを選択する。【００８３】
図９Ｃの第３実施例では、図９Ａのインタ・ノンインタ回路２の代わりに、インタ・ノンインタ回路３３が設けられている。これは書き込み回路４１以外に２種の読み出し回路４２，４３を備え、上記スイッチ１Ｄの操作によりこれを切り換えるセレクタ４４を有する。すなわち、上記の如く、３０Ｈｚ方式のカメラ１Ａが選択された際には第１の方式にしたがった読み出し回路４２が適用され、６０Ｈｚ方式のカメラ１Ｂが選択された際には第２の方式にしたがった読み出し回路４３が適用されるように自動的に切り換えられる。【００８４】
それ以外は図９Ａの第１の実施例或いは図９Ｂの第２実施例のいずれかの構成と同様の構成とされる。【００８５】
上記第１，第２実施例同様、信号処理回路は一のＦＰＧＡ或いはＡＳＩＣ等の基板３５上に形成される。【００８６】
図９Ｄに示す第４実施例は、図９Ａの第１実施例と同様の構成を有する。但しこの場合、上述の図３に示す回路例同様、画像処理部が、電子ズーム処理等の任意的画像処理を行う画像処理部４Ａとフィルタ機能処理等を行う画像処理部４Ｂとに分割され、夫々の処理の前後で画像信号を、それぞれアナログモニタ１０Ｃ，１０Ｂ，１０Ａで監視可能としている。【００８７】
そのため、第４実施例の構成では、それぞれの画像信号毎に間引き回路２１Ｃ，２１Ｂ，２１Ａ及びクロック乗換え回路２２Ｃ，２２Ｂ，２２Ａが設けられている。【００８８】
以下、図９Ａの第１実施例の構成において、上記第１の方式を適用した場合の動作について図１０Ａ及び１０Ｂ並びに図１２Ａ乃至１２Ｅとともに説明する。【００８９】
図１０Ａは上記図９Ａと同様の第１実施例による画像処理装置の機能ブロック図である。【００９０】
図１０Ｂに示す如く、たとえば順次フィールド単位でカメラ１から信号経路Ｐ１に供給されるインタレース画像信号ＯＤＤ（Ｃ）及びＥＶＥＮ（Ｃ）に対し、インタ・ノンインタ回路２はまず、奇数走査線の画像信号ＯＤＤ（Ｃ）（すなわち走査線ＯＤＤ（１），ＯＤＤ（２），...，ＯＤＤ（２４０））をフレームメモリ３に順次書き込む。これが終了すると、インタ・ノンインタ回路２は、倍速のクロックタイミングで、これら走査線（ＯＤＤ（１），ＯＤＤ（２），...，ＯＤＤ（２４０））をフレームメモリ３から順次読み出しながら、引き続いて信号経路Ｐ１から供給される偶数走査線の画像信号ＥＶＥＮ（Ｃ）（走査線ＥＶＥＮ（１），ＥＶＥＮ（２），...，ＥＶＥＮ（２４０））と順次交互に配列しながら信号経路Ｐ２に供給する。【００９１】
その結果、画像処理部４に対し、１フィールド期間内に１組目のノンインタレース配列、すなわちＯＤＤ（１）、ＥＶＥＮ（１），ＯＤＤ（２），ＥＶＥＮ（２），...，ＯＤＤ（２４０），ＥＶＥＮ（２４０）の計４８０本の走査線分の画像信号（ＯＤＤ（Ｃ）／ＥＶＥＮ（Ｃ））が共有される（図１２Ｂ，１２Ｃ）。【００９２】
なお図１２Ａは上記カメラ１から供給される画像信号のイメージを示す。但し実際に信号経路Ｐ１を経てインタ・ノンインタ回路２に供給されるインタレース画像信号は図１０Ｂに示す如く、各フレーム毎に図１２Ａに示される走査線のうち、奇数走査線のみが最初に順次供給され、その後引き続いて偶数走査線のみが順次供給される。【００９３】
またこれらの図中、ＯＤＤ（１），ＥＶＥＮ（１）等は、各々走査線毎の画像信号を示す。【００９４】
またインタ・ノンインタ回路２は、上記動作と平行して、上記供給される偶数走査線の画像信号ＥＶＥＮ（Ｃ）をフレームメモリ３に順次書き込む。その結果、上記１組目のノンインタレース配列の倍速画像信号が信号経路Ｐ２に供給された際、同じ内容の画像信号がフレームメモリ３に書き込まれた状態となる。【００９５】
次にインタ・ノンインタ回路２はこのようにフレームメモリ３に書き込まれた、上記一組目のノンインタレース配列と同じ内容の画像信号を、これと同じ構成となるように順次読み出して信号経路Ｐ２に供給する。その結果、図１２Ｂ、図１２Ｃに示す上記１組目のノンインタレース配列の供給に引き続き、図１２Ｄ，図１２Ｅに示す、同じ内容の２組目のノンインタレース配列が信号経路Ｐ２に供給されることになる。これら各組みのノンインタレース配列の画像信号（各々４８０本の走査線）は上記の如く倍速のクロックタイミングで供給されている。その結果、入力信号から１／２フレーム分遅延した１フレームの期間内に、同内容を有するノンインタレース配列の画像信号が、２組（ＯＤＤ（Ｃ）／ＥＶＥＮ（Ｃ）；ＯＤＤ（Ｃ）／ＥＶＥＮ（Ｃ））順次供給されることになる。【００９６】
このようにして供給された２組の倍速のノンインタレース配列の画像信号は画像処理部４で所定の任意的画像処理を受けた後、そのまま殆ど遅延なしに信号経路Ｐ３に供給される。これを受けた間引き回路２１では、上記の如く、１組目のノンインタレース配列の画像信号から奇数走査線のみを抽出し、２組目のノンインタレース配列の画像信号から偶数走査線のみを抽出する。【００９７】
ここではノンインタレース配列の画像信号ＯＤＤ（１），ＥＶＥＮ（１），ＯＤＤ（２），ＥＶＥＮ（２），...のうち、１組目からは奇数走査線の画像信号ＯＤＤ（１），ＯＤＤ（２），...、のみを取り込み、同様にして２組目からは偶数走査線の画像信号ＥＶＥＮ（１），ＥＶＥＮ（２），...、のみを取り込む処理を行う。【００９８】
その結果、元の伝送速度、すなわち１フレーム当たり４８０本の走査線（ＯＤＤ（１）、ＯＤＤ（２），．．、ＯＤＤ（２４０）；ＥＶＥＮ（１），ＥＶＥＮ（２），...，ＥＶＥＮ（２４０））を有するインタレース画像信号ＯＤＤ（Ｃ'）、ＥＶＥＮ（Ｃ'）を信号経路Ｐ４上で得ることができる。【００９９】
次に上記第２の方式を適用した場合の動作について図１１Ａ及び１１Ｂ並びに図１３Ａ乃至１３Ｅとともに説明する。【０１００】
図１１Ａは上記図９Ａと同様の第１実施例による画像処理装置の機能ブロック図である。【０１０１】
図１１Ｂに示す如く、たとえば順次フィールド単位でカメラ１から信号経路Ｐ１に供給されるインタレース画像信号ＯＤＤ（Ｃ）及びＥＶＥＮ（Ｃ）に対し、インタ・ノンインタ回路２はまず、奇数走査線の画像信号ＯＤＤ（Ｃ）（すなわち走査線ＯＤＤ（１），ＯＤＤ（２），...，ＯＤＤ（２４０））をフレームメモリ３に順次書き込む。またインタ・ノンインタ回路２は、このようにフレームメモリ３に走査線毎に書き込んだ奇数走査線の画像信号ＯＤＤ（１），ＯＤＤ（２），...を、走査線毎に順次２回づつ読み出す。【０１０２】
具体的には、図１１Ｂに示す如く、走査線ＯＤＤ（１）のほぼ前半部分をフレームメモリ３に書き込んだ段階でその読み出しを開始する。ここでは書き込みの速度に対し、読み出しは倍速のクロックタイミングでなされる。このため上記の如く読み出しの開始タイミングを一走査線の半分程度を遅らせることにより、読み出しの途中で読み出すべき信号がメモリに未だ書き込まれていない状態となることを防止する。【０１０３】
このような書き込み及び同じ信号の読み出し動作が１走査線分済むと、同じ信号を再度、同じく倍速のクロックタイミングで読み出す。これを繰り返すことにより、カメラ１からの画像信号の供給タイミングから略１／２走査線分遅延して、各走査線が重複する態様で、１フレーム分の奇数走査線が信号経路Ｐ２に供給される。図１３Ｂ、１３Ｃはこの状態を示す。【０１０４】
その後インタ・ノンインタ回路２は、同じ要領で、引き続き信号経路Ｐ１を経て供給される偶数走査線ＥＶＥＮ（１），ＥＶＥＮ（２），...，ＥＶＥＮ（２４０）につき、順次フレームメモリ３に書き込むとともに、略１／２走査線分遅延して同信号を読み出す動作を行う。その結果、上記同様カメラ１からの画像信号の供給タイミングから略１／２走査線分遅延して、各走査線が重複する態様で、１フレーム分の偶数走査線が信号経路Ｐ２に供給される。図１３Ｄ、１３Ｅはこの状態を示す。【０１０５】
図１３Ａは上記カメラ１から供給される画像信号のイメージを示す。但し実際に信号経路Ｐ１を経てインタ・ノンインタ回路２に供給されるインタレース画像信号は図１１Ｂに示す如く、各フレーム毎に図１３Ａに示される走査線のうち、奇数走査線のみが最初に順次供給され、その後引き続いて偶数走査線のみが順次供給される。【０１０６】
図１１Ｂの経路Ｐ２並びに図１３Ｂ及び図１３Ｃ、或いは１３Ｄ，１３Ｅに示す、同じ画像信号が走査線毎に重複した倍速の奇数走査線画像信号ＯＤＤ（１），ＯＤＤ（１），ＯＤＤ（２），ＯＤＤ（２），...，ＯＤＤ（２４０），ＯＤＤ（２４０）及び偶数走査線画像信号ＥＶＥＮ（１），ＥＶＥＮ（１），ＥＶＥＮ（２），ＥＶＥＮ（２），...，ＥＶＥＮ（２４０），ＥＶＥＮ（２４０）は、図１３Ｂ，１３Ｄに示す如く、各々４８０本の走査線に相当する情報量を有する。これらを「疑似ノンインタレース配列の画像信号」と称する。これは上記第１の方式における各々のノンインタレース配列の倍速の画像信号ＯＤＤ（１），ＥＶＥＮ（１），ＯＤＤ（２），ＥＶＥＮ（２），...，ＯＤＤ（２４０），ＥＶＥＮ（２４０）（図１０Ｂの信号経路Ｐ２，図１２Ｂ，１２Ｄ）に相当する情報量である。【０１０７】
このようにして供給された２組の倍速の疑似ノンインタレース配列の画像信号は、上記第１の方式の場合同様、画像処理部４で所定の任意的画像処理を受けた後、そのまま殆ど遅延なしに信号経路Ｐ３に供給される。これを受けた間引き回路２１では、上記の如く、１組目の疑似ノンインタレース配列の画像信号（すなわち奇数走査線を重複して含む画像信号）から一通りの（すなわち重複のない）奇数走査線のみを抽出し、２組目の疑似ノンインタレース配列の画像信号（すなわち偶数走査線を重複して含む画像信号）から一通りの（すなわち重複のない）偶数走査線のみを抽出する。【０１０８】
ここでは１組目の疑似ノンインタレース配列の画像信号ＯＤＤ（１），ＯＤＤ（１），ＯＤＤ（２），ＯＤＤ（２），...のうち、一通りの奇数走査線の画像信号ＯＤＤ（１），ＯＤＤ（２），...、のみを取り込み、同様にして２組目の疑似ノンインタレース配列の画像信号ＥＶＥＮ（１），ＥＶＥＮ（１），ＥＶＥＮ（２），ＥＶＥＮ（２），...のうち、一通りの偶数走査線の画像信号ＥＶＥＮ（１），ＥＶＥＮ（２），...、のみを取り込んで信号経路Ｐ４に供給する。【０１０９】
その結果、元の伝送速度、すなわち１フレーム当たり４８０本の走査線（ＯＤＤ（１）、ＯＤＤ（２），．．、ＯＤＤ（２４０）；ＥＶＥＮ（１），ＥＶＥＮ（２），...，ＥＶＥＮ（２４０））を有するインタレース画像信号ＯＤＤ（Ｃ'）、ＥＶＥＮ（Ｃ'）が信号経路Ｐ４上で得られる。
【図１Ａ】
0005225068.tif 000002
【図１Ｂ】
0005225068.tif 000003
【図１Ｃ】
0005225068.tif 000004
【図２】
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【図３】
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【図４Ａ】
0005225068.tif 000007
【図４Ｂ】
0005225068.tif 000008
【図５Ａ】
0005225068.tif 000009
【図５Ｂ】
0005225068.tif 000010
【図６Ａ】
0005225068.tif 000011
【図６Ｂ】
0005225068.tif 000012
【図６Ｃ】
0005225068.tif 000013
【図６Ｄ】
0005225068.tif 000014
【図７Ａ】
0005225068.tif 000015
【図７Ｂ】
0005225068.tif 000016
【図８Ａ】
0005225068.tif 000017
【図８Ｂ】
0005225068.tif 000018
【図８Ｃ】
0005225068.tif 000019
【図８Ｄ】
0005225068.tif 000020
【図９Ａ】
0005225068.tif 000021
【図９Ｂ】
0005225068.tif 000022
【図９Ｃ】
0005225068.tif 000023
【図９Ｄ】
0005225068.tif 000024
【図１０Ａ】
0005225068.tif 000025
【図１０Ｂ】
0005225068.tif 000026
【図１１Ａ】
0005225068.tif 000027
【図１１Ｂ】
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【図１２Ａ】
0005225068.tif 000029
【図１２Ｂ】
0005225068.tif 000030
【図１２Ｃ】
0005225068.tif 000031
【図１２Ｄ】
0005225068.tif 000032
【図１２Ｅ】
0005225068.tif 000033
【図１３Ａ】
0005225068.tif 000034
【図１３Ｂ】
0005225068.tif 000035
【図１３Ｃ】
0005225068.tif 000036
【図１３Ｄ】
0005225068.tif 000037
【図１３Ｅ】
0005225068.tif 000038