(57)【特許請求の範囲】
【請求項１】
ディスプレイ・システムであって、
複数のピクセル回路を含むとともに、複数のセグメントに分割され、各セグメントが複数行の複数のピクセルを含むピクセルアレイであって、各ピクセル回路は、発光デバイスと、前記発光デバイスを駆動して発光させるための駆動トランジスタと、キャパシタと、前記ピクセル回路をプログラミングするためにデータ・ラインに接続された第１スイッチ・トランジスタと、前記駆動トランジスタのスレッショルド電圧を発生するための第２スイッチ・トランジスタとを含むピクセルアレイと、
プログラミング動作中に前記第１スイッチ・トランジスタを、データを受けるように制御するとともに、スレッショルド電圧発生動作中に前記第２スイッチ・トランジスタを、前記駆動トランジスタのスレッショルド電圧を発生するように制御するドライバと、
を含み、
前記ドライバは、前記ピクセルアレイにおける２以上の行のピクセル回路であって、前記複数のセグメントの中の第１セグメントの２以上の行のピクセル回路において、前記スレッショルド電圧発生動作を同時に実行させる一方、前記複数のセグメントの第２セグメントのピクセル回路において駆動動作またはプログラミング動作を実行させ、
前記ドライバは、第２セグメントのいかなる行についてスレッショルド電圧発生動作を行わせる前に、第１セグメントにおける少なくとも２行についてプログラムさせる、
ディスプレイ・システム。
【請求項２】
前記ドライバは、前記第２セグメントにプログラミング動作を実行させているときに、前記第１セグメントに、前記プログラミング動作とは独立してスレッショルド電圧発生動作を実行させる、ように構成されている、請求項１に記載のディスプレイ・システム。
【請求項３】
各セグメントが複数の行を含み、各セグメントの複数の行のそれぞれについて前記プログラミング動作が連続して実行される、請求項１に記載のディスプレイ・システム。
【請求項４】
各セグメントが複数の行を含み、前記スレッショルド電圧生成動作が各セグメントに連続して実行される、請求項１に記載のディスプレイ・システム。
【請求項５】
前記複数のピクセル回路のそれぞれでは、前記第１スイッチ・トランジスタのゲート端子が第１選択ラインに接続され、前記第２スイッチ・トランジスタのゲート端子が第２選択ラインに接続され、前記第２スイッチ・トランジスタの第２端子がグランドに接続され、前記第１および第２の選択ラインが前記ドライバによって駆動され、前記第２スイッチ・トランジスタの第１端子が前記駆動トランジスタのゲート端子に接続され、前記第１スイッチ・トランジスタの第１端子がデータ・ラインに接続され、前記第１スイッチ・トランジスタの第２端子が前記駆動トランジスタのゲート端子に接続され、前記駆動トランジスタの第１端子が電源に接続され、前記データ・ラインが前記ドライバによって駆動され、前記キャパシタの第１端子が前記駆動トランジスタのゲート端子に接続され、前記キャパシタの第２端子が前記発光デバイスの第１端子および前記駆動トランジスタの第２端子に接続され、前記発光デバイスの第２端子がグランドに接続される、請求項１に記載のディスプレイ・システム。
【請求項６】
前記複数のピクセル回路のそれぞれは、前記キャパシタとして第１キャパシタを含むとともに、
前記複数のピクセル回路のそれぞれは、さらに、
第２キャパシタと、第３スイッチ・トランジスタを含み、
前記複数のピクセル回路のそれぞれでは、第１スイッチ・トランジスタのゲート端子が第１選択ラインに接続されており、第２および第３スイッチ・トランジスタのゲート端子が、第２選択ラインに接続され、
第１および第２選択ラインは、前記ドライバによって駆動され、
第１スイッチ・トランジスタの第１端子が前記データ・ラインに接続され、第１スイッチ・トランジスタの第２端子は前記第１キャパシタの第２端子および第２キャパシタの第１端子に接続され、
前記第２スイッチ・トランジスタの第１端子が第１スイッチ・トランジスタの第２端子に接続され、前記第２スイッチ・トランジスタの第２端子がグランドに接続され、
第３スイッチ・トランジスタの第１端子が駆動トランジスタの第１端子および発光デバイスの第２端子に接続され、
駆動トランジスタの第２端子がグランドに接続され、発光デバイスの第１端子が電源に接続され、
第３スイッチ・トランジスタの第２端子が駆動トランジスタのゲート端子に接続され、
前記第１キャパシタの第１端子が前記駆動トランジスタのゲート端子に接続され、前記第１キャパシタの第２端子が前記第２キャパシタの第１端子に接続され、前記第２キャパシタの第２端子がグランドに接続される、請求項１に記載のディスプレイ・システム。
【請求項７】
ディスプレイ・システムを駆動する方法であって、
前記ディスプレイ・システムは、
複数のピクセル回路を含むとともに、複数のセグメントに分割され、各セグメントが複数行の複数のピクセルを含むピクセルアレイであって、各ピクセル回路は、発光デバイスと、前記発光デバイスを駆動して発光させるための駆動トランジスタと、キャパシタと、前記ピクセル回路をプログラミングするためにデータ・ラインに接続された第１スイッチ・トランジスタと、前記駆動トランジスタのスレッショルド電圧を発生するための第２スイッチ・トランジスタとを含むピクセルアレイ、
を含むとともに、
前記方法が、
前記ピクセルアレイの２以上の行の複数のピクセル回路における第２トランジスタを制御し、複数のセグメントの中の第１セグメントの各ピクセル回路に、前記データ・ラインを操作することなく、前記ピクセル回路の中の前記駆動トランジスタのスレッショルド電圧を同時に発生させるように制御するとともに、
前記第１セグメントのピクセル回路の第２スイッチ・トランジスタの制御から独立して、前記第２セグメントのピクセル回路の第１スイッチ・トランジスタを制御して前記第２セグメントのピクセル回路をプログラムする、
方法。
【請求項８】
各セグメントは、第１の複数行を含み、前記第２スイッチ・トランジスタの制御は、複数のセグメントにおける各セグメントについて連続して実行される、
請求項７に記載の方法。
【請求項９】
前記トランジスタのうちの少なくとも１つが、アモルファス・シリコン、ナノ／マイクロ結晶質シリコン、ポリ・シリコン、有機トランジスタを含む有機半導体、ＭＯＳＦＥＴを含むＮＭＯＳ／ＰＭＯＳテクノロジまたはＣＭＯＳテクノロジ、ｐ型材料、またはｎ型材料を使用して製造される、
請求項１に記載のディスプレイ・システム。
【請求項１０】
前記駆動トランジスタまたは前記発光デバイスは、スレッショルド電圧を発生する第１フェーズの間に、前記ピクセル回路の前記キャパシタをプリチャージするために、前記ドライバによって電圧制御可能なラインに接続される、
請求項１に記載のディスプレイ・システム。
【請求項１１】
各ピクセル回路において、前記キャパシタは、前記駆動トランジスタのゲート端子および前記発光デバイスの間に接続されている、
請求項１に記載のディスプレイ・システム。
【請求項１２】
請求項１に記載のディスプレイ・システムにおいて、
前記複数のピクセル回路のそれぞれは、
前記キャパシタとして、第１端子および第２端子を有する第１キャパシタであって、前記第１端子が前記駆動トランジスタのゲート端子に接続されている、第１キャパシタを有し、
前記複数のピクセル回路のそれぞれは、前記第１キャパシタの第２端子に接続される第１端子と、１つの電位に接続される第２端子を有する第２キャパシタをさらに含み、
前記第１スイッチ・トランジスタは、前記第２キャパシタの第１端子および第１キャパシタの第２端子に接続されている、
ディスプレイ・システム。
【請求項１３】
請求項６に記載のディスプレイ・システムであって、
前記第２スイッチ・トランジスタ、第３スイッチ・トランジスタおよび前記駆動トランジスタが、前記駆動トランジスタのスレッショルド電圧を発生する回路を形成する、
ディスプレイ・システム。
【請求項１４】
請求項７に記載の方法であって、
第１セグメントにおける前記第２スイッチ・トランジスタの制御および前記第１スイッチ・トランジスタの制御は、前記第２セグメントにおいて、前記第２スイッチ・トランジスタの制御および第１スイッチ・トランジスタの制御が実行された後に、行われる、
方法。
【請求項１５】
請求項７に記載の方法であって、
前記第２セグメントにおいて前記第２スイッチ・トランジスタの制御が行われている間に、前記第１セグメントにおいて前記第２スイッチ・トランジスタの制御が行われる、
方法。
【請求項１６】
請求項１に記載のディスプレイ・システムであって、
前記ドライバは、
前記第１セグメントにおける複数のピクセル回路の前記スレッショルド電圧が発生されている間に、前記第２セグメントのピクセル回路を駆動して光を射出させる、
ディスプレイ・システム。
【請求項１７】
請求項７に記載の方法であって、
第２セグメントにおけるピクセル回路のプログラミングと並行して第１セグメントにおける複数のピクセル回路についての前記スレッショルド電圧を発生するように第２スイッチ・トランジスタの制御が行われる、
方法。
【請求項１８】
請求項７に記載の方法であって、
さらに、
第２セグメントにおけるピクセル回路の駆動と並行して、第１セグメントにおける複数のピクセル回路の前記スレッショルド電圧の発生が行われるように、前記第１セグメントにおける複数のピクセル回路の第２トランジスタの制御が行われる間に、
前記第２セグメントの第２ピクセル回路を駆動して光を射出させる、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ・テクノロジに関し、より詳細には、発光デバイス・ディスプレイを駆動するための方法およびシステムに関する。
【背景技術】
【０００２】
最近、アモルファス・シリコン（ａ‐Ｓｉ）、ポリ‐シリコン、有機、またはそのほかの駆動バックプレーンを用いたアクティブ‐マトリクス有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイが、アクティブ‐マトリクス液晶ディスプレイに対するその利点に起因して、より魅力的なものとなった。ａ‐Ｓｉバックプレーンを使用するＡＭＯＬＥＤディスプレイは、たとえば、異なる基板の使用を広げ、かつ柔軟なディスプレイを実現可能にする低温製造およびその低コスト製造を含む利点を有する。またＯＬＥＤは、広い視野角を伴う高解像度ディスプレイをもたらす。
【０００３】
ＡＭＯＬＥＤディスプレイは、それぞれが有機発光ダイオード（ＯＬＥＤ）、およびバックプレーン・エレクトロニクスを有し、かつ行および列のアレイとして配列されたピクセルの行および列のアレイを含む。ＯＬＥＤが電流駆動デバイスであることから、ＡＭＯＬＥＤのピクセル回路は、正確かつ一定の駆動電流を提供できる必要がある。
【０００４】
図１は、従来の電圧プログラムＡＭＯＬＥＤディスプレイのための従来的な動作サイクルを図解している。図１において『Ｒｏｗｉ』（ｉ＝１，２，３）は、ＡＭＯＬＥＤディスプレイのｉ番目の行のマトリクス・ピクセル・アレイを表す。図１において『Ｃ』は、ピクセル回路の駆動トランジスタのゲート‐ソース端子間にわたって補償電圧が現れる補償電圧生成サイクルを表し、『ＶＴ‐ＧＥＮ』は、駆動トランジスタのスレッショルド電圧ＶＴが生成されるＶＴ生成サイクルを表し、『Ｐ』は、駆動トランジスタのゲートに対してプログラミング電圧を印加することによってピクセル電流のレギュレーションが行われる電流レギュレーション・サイクルを表し、『Ｄ』は、駆動トランジスタによりコントロールされた電流によってピクセル回路のＯＬＥＤが駆動される駆動サイクルを表す。
【０００５】
ＡＭＯＬＥＤディスプレイの各行について、動作サイクルが、補償電圧生成サイクル『Ｃ』、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』、電流レギュレーション・サイクル『Ｐ』、および駆動サイクル『Ｄ』を含む。通常、これらの動作サイクルが、図１に示されるとおり、マトリクス構造についてシーケンシャルに実行される。たとえば、第１行（すなわち、Ｒｏｗ１）の全プログラミング・サイクル（すなわち『Ｃ』、『ＶＴ‐ＧＥＮ』、および『Ｐ』）が実行され、その後、第２行（すなわち、Ｒｏｗ２）がプログラムされる。
【０００６】
しかしながら、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』が、駆動ＴＦＴの正確なスレッショルド電圧の生成に大きな時間配分を必要とすることから、このタイミング・スケジュールが大面積ディスプレイで採用できない。さらに、２つの余分な動作サイクル（すなわち『Ｃ』および『ＶＴ‐ＧＥＮ』）の実行が、結果としてより大きな電力消費をもたらし、さらに余分なコントロール信号を必要として、それがより高い実装コストを招く。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、既存のシステムの欠点の少なくとも１つを回避するか、または緩和する方法およびシステムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の態様によれば、行および列で配列された複数のピクセル回路を含むピクセル・アレイを含むディスプレイ・システムが提供される。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル回路は、プログラミングのためのパス、および駆動トランジスタのスレッショルドを生成するための第２のパスを含む。このシステムは、ピクセル・アレイにプログラミングのためのデータを提供するための第１のドライバ、および１つまたは複数の駆動トランジスタのための駆動トランジスタのスレッショルドの生成をコントロールするための第２のドライバを含む。第１のドライバおよび第２のドライバは、ピクセル・アレイを駆動してプログラミングおよび生成動作を独立に実行する。
【０００９】
本発明の別の態様によれば、ディスプレイ・システムを駆動する方法が提供される。ディスプレイ・システムは、行および列で配列された複数のピクセル回路を含むピクセル・アレイを含む。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル回路は、プログラミングのためのパス、および駆動トランジスタのスレッショルドを生成するための第２のパスを含む。この方法は、１つまたは複数の駆動トランジスタのための駆動トランジスタのスレッショルドの生成をコントロールするステップ、そのコントロールするステップとは独立に、ピクセル・アレイにプログラミングのためのデータを提供するステップを含む。
【００１０】
本発明の追加の態様によれば、行および列で配列された複数のピクセル回路を含むピクセル・アレイを含むディスプレイ・システムが提供される。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジスタを有する。このシステムは、ピクセル・アレイにプログラミングのためのデータを提供するための第１のドライバ、および行内の各ピクセル回路の老化ファクタを生成し、対応するピクセル回路内にストアするための第２のドライバを含み、複数のフレームのための行内のピクセル回路のプログラミングおよび駆動は、ストアされた老化ファクタに基づく。ピクセル・アレイは、複数のセグメントに分割される。老化ファクタを生成するための第２のドライバによって駆動される信号ラインのうちの少なくとも１つは、セグメント内において共有される。
【００１１】
本発明の追加の態様によれば、ディスプレイ・システムを駆動する方法が提供される。ディスプレイ・システムは、行および列で配列された複数のピクセル回路を含むピクセル・アレイを含む。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル・アレイは、複数のセグメントに分割される。この方法は、各行について、セグメント信号を使用して各ピクセル回路の老化ファクタを生成し、老化ファクタを対応するピクセル回路内にストアするステップ、およびセグメント信号が各セグメントによって共有されること、およびストアされた老化ファクタに基づいて複数のフレームについて行内のピクセル回路をプログラムし、駆動するステップを含む。
【００１２】
本発明のこの要約は、必ずしも本発明のすべての特徴を述べているわけではない。
【００１３】
本発明のこれらの、およびこのほかの特徴は、以下の添付図面を参照した説明からより明らかなものとなろう。
【発明を実施するための最良の形態】
【００１４】
本発明の実施態様を、行および列に配列されてＡＭＯＬＥＤディスプレイを形成する有機発光ダイオード（ＯＬＥＤ）等の発光デバイスおよび薄膜トランジスタ（ＴＦＴ）等の複数のトランジスタを有するピクセル回路を使用して説明する。ピクセル回路は、ＯＬＥＤ用のピクセル・ドライバを含むことができる。しかしながら、ピクセルがＯＬＥＤ以外のいずれかの発光デバイスを含むこともでき、またピクセルがＴＦＴ以外のいずれかのトランジスタを含むこともできる。ピクセル回路内のトランジスタは、ｎ型トランジスタ、ｐ型トランジスタ、またはそれらの組み合わせとすることができる。ピクセル内のトランジスタは、アモルファス・シリコン、ナノ／マイクロ結晶質シリコン、ポリ・シリコン、有機半導体テクノロジ（たとえば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳテクノロジまたはＣＭＯＳテクノロジ（たとえば、ＭＯＳＦＥＴ）を使用して製造できる。説明においては、『ピクセル回路』および『ピクセル』が相互交換可能に使用されることがある。ピクセル回路は、電流プログラム・ピクセルまたは電圧プログラム・ピクセルとすることができる。以下の説明においては、『信号』および『ライン』が相互交換可能に使用されることがある。
【００１５】
本発明の実施態様は、駆動ＴＦＴの正確なスレッショルド電圧を生成するためのテクニックを伴う。結果としてこれは、たとえばピクセルの老化、および処理の変動に起因するピクセル・エレメントの特性のシフトに抗して安定した電流を生成する。これは、ＯＬＥＤの輝度の安定性を強化する。またこれは、電力消費および信号を低減し、結果として低い実装コストをもたらす。
【００１６】
セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールを詳細に説明する。これらのスケジュールは、駆動トランジスタのスレッショルド電圧ＶＴを生成するためのサイクルの時間配分を拡張する。以下において説明するとおり、ディスプレイ・アレイ内の行はセグメント化され、動作サイクルは、複数のカテゴリ、たとえば２カテゴリに分割される。たとえば、第１のカテゴリが補償サイクルおよびＶＴ生成サイクルを含み、第２のカテゴリが電流レギュレーション・サイクルおよび駆動サイクルを含む。各カテゴリのための動作サイクルは、各セグメントについてシーケンシャルに実行されるが、２つのカテゴリは、２つの隣接するセグメントについて実行される。たとえば、電流レギュレーションおよび駆動サイクルが第１のセグメントについてシーケンシャルに実行されている間、補償およびＶＴ生成サイクルが第２のセグメントについて実行される。
【００１７】
図２は、本発明の実施態様に従った、発光ディスプレイの安定した動作のためのセグメント化されたタイミング・スケジュールの例を図解している。図２において『Ｒｏｗｋ』（ｋ＝１，２，３，．．．，ｊ，ｊ＋１，ｊ＋２）は、ディスプレイ・アレイ内のｋ番目の行を表し、矢印は、実行方向を示している。
【００１８】
各行について、図２のタイミング・スケジュールは、補償電圧生成サイクル『Ｃ』、ＶT生成サイクル『ＶＴ‐ＧＥＮ』、電流レギュレーション・サイクル『Ｐ』、および駆動サイクル『Ｄ』を含む。
【００１９】
図２のタイミング・スケジュールは、プログラミング時間に影響を与えることなくＶＴ生成サイクル『ＶＴ‐ＧＥＮ』の時間配分を拡張する。これを達成するために、図２のセグメント化されたアドレシング・スキームが適用されるディスプレイ・アレイの行がいくつかのセグメントとしてカテゴリ分けされる。各セグメントは、したがって、ＶＴ生成サイクルが実行される行を含む。図２においてＲｏｗ１、Ｒｏｗ２、Ｒｏｗ３、．．．Ｒｏｗｊは、ディスプレイ・アレイの複数の行内の１つのセグメント内にある。
【００２０】
各セグメントのプログラミングは、１番目および２番目の動作サイクル『Ｃ』および『ＶＴ‐ＧＥＮ』の実行を伴って開始する。その後、電流較正サイクル『Ｐ』がそのセグメント全体について実行される。その結果としてＶＴ生成サイクル『ＶＴ‐ＧＥＮ』の時間配分が、ｊ．τＰまで拡張され、それにおいてｊは各セグメント内の行の数であり、τＰは、１番目の動作サイクル『Ｃ』（または電流レギュレーション・サイクル）の時間配分である。
【００２１】
また、フレーム時間τＦは、Ｚ×ｎ×τＰであり、それにおいてｎはディスプレイ内の行の数、Ｚはセグメント内の反復回数の関数である。たとえば、図２においては、ＶＴ生成が、セグメントの第１行から開始して最後の行に至り（１番目の反復）、その後プログラミングが第１行から開始して最後の行に至る（２番目の反復）。したがって、Ｚが２にセットされる。反復回数が増加すると、フレーム時間がＺ×ｎ×τＰになり、それにおいてＺは反復回数であり、２より大きくなることがある。
【００２２】
図３は、本発明の実施態様に従った、発光ディスプレイの安定した動作のための並列タイミング・スケジュールの例を図解している。図３において『Ｒｏｗｋ』（ｋ＝１，２，３，．．．，ｊ，ｊ＋１）は、ディスプレイ・アレイ内のｋ番目の行を表す。
【００２３】
図２と同様に、図４のタイミング・スケジュールは、各行について補償電圧生成サイクル『Ｃ』、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』、電流レギュレーション・サイクル『Ｐ』、および駆動サイクル『Ｄ』を含む。
【００２４】
図３のタイミング・スケジュールは、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』の時間配分を拡張するが、τＰがτＦ／ｎとして保存され、それにおいてτＰは１番目の動作サイクル『Ｃ』の時間配分であり、τＦはフレーム時間、ｎはディスプレイ・アレイ内の行の数である。図３において、Ｒｏｗ１〜Ｒｏｗｊは、ディスプレイ・アレイの複数の行内のセグメント内にある。
【００２５】
上記のアドレシング・スキームによれば、各セグメントの電流レギュレーション・サイクル『Ｐ』が、次のセグメントの１番目の動作サイクル『Ｃ』と並列に実行される。このようにこのディスプレイ・アレイは、並列動作をサポートするべく設計され、すなわち互いに影響を及ぼし合うことなく異なるサイクルを、たとえば補償およびプログラミング、ＶＴ生成および電流レギュレーションを独立に実行する能力を有する。
【００２６】
図４は、図２および３のタイミング・スケジュールのためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解している。図４においてＳＥＬ［ａ］（ａ＝１，．．．，ｍ）は、行を選択する選択信号を表し、ＣＴＲＬ［ｂ］（ｂ＝１，．．．，ｍ）は、行内の各ピクセルにおいて駆動ＴＦＴのスレッショルド電圧を生成するコントロール信号を表し、ＶＤＡＴＡ［ｃ］（ｃ＝１，．．．，ｎ）は、プログラミング・データを提供するデータ信号を表す。図４のＡＭＯＬＥＤディスプレイ１０は、行および列で配列された複数のピクセル回路１２、ＳＥＬ［ａ］およびＣＴＲＬ［ｂ］をコントロールするためのアドレス・ドライバ１４、およびＶＤＡＴＡ［ｃ］をコントロールするためのデータ・ドライバ１６を含む。ピクセル回路１２の行（たとえばＲｏｗ１，．．．，Ｒｏｗｍ‐ｈ，Ｒｏｗｍ‐ｈ＋１，．．．，Ｒｏｗｍ）は、上記のとおりにセグメント化される。特定のサイクルを並列に実行するために、ＡＭＯＬＥＤディスプレイ１０は、並列動作をサポートするべく設計されている。
【００２７】
図５は、セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できるピクセル回路の例を図解している。図５のピクセル回路５０は、ＯＬＥＤ  ５２、ストレージ・キャパシタ５４、駆動ＴＦＴ  ５６、およびスイッチＴＦＴ  ５８および６０を含む。選択ラインＳＥＬ１がスイッチＴＦＴ  ５８のゲート端子に接続されている。選択ラインＳＥＬ２がスイッチＴＦＴ  ６０のゲート端子に接続されている。スイッチＴＦＴ  ５８の第１の端子は、データ・ラインＶＤＡＴＡに接続され、スイッチＴＦＴ  ５８の第２の端子は、ノードＡ１において駆動ＴＦＴ  ５６のゲートに接続される。スイッチＴＦＴ  ６０の第１の端子は、ノードＡ１に接続され、スイッチＴＦＴ  ６０の第２の端子は、グラウンド・ラインに接続される。駆動ＴＦＴ  ５６の第１の端子は、コントロール可能な電圧源ＶＤＤに接続され、駆動ＴＦＴ  ５６の第２の端子は、ノードＢ１においてＯＬＥＤ  ５２のアノード電極に接続される。ストレージ・キャパシタ５４の第１の端子は、ノードＡ１に接続され、ストレージ・キャパシタ５４の第２の端子は、ノードＢ１に接続される。ピクセル回路５０は、セグメント化されたタイミング・スケジュール、並列タイミング・スケジュール、およびそれらの組み合わせとともに使用可能である。
【００２８】
ＶＴ生成は、トランジスタ５６および６０を通じて生じ、一方、電流レギュレーションは、トランジスタ５８によりＶＤＡＴＡラインを通じて実行される。したがって、このピクセルは、並列動作を実装できる。
【００２９】
図６は、ピクセル回路５０に適用されるタイミング・スケジュールの例を図解している。図７において『Ｘ１１』、『Ｘ１２』、『Ｘ１３』、および『Ｘ１４』は、動作サイクルを表す。Ｘ１１は図２および３の『Ｃ』に対応し、Ｘ１２は図２および３の『ＶＴ‐ＧＥＮ』に対応し、Ｘ１３は図２および３の『Ｐ』に対応し、Ｘ１４は図２および３の『Ｄ』に対応する。
【００３０】
図５および６を参照するとストレージ・キャパシタ５４は、１番目の動作サイクルＸ１１の間に負の電圧（‐Ｖｃｏｍｐ）まで充電され、その間、駆動ＴＦＴ  ５６のゲート電圧はゼロである。２番目の動作サイクルＸ１２の間には、ノードＢ１が‐ＶＴまで充電され、それにおいてＶＴは駆動ＴＦＴ  ５６のスレッショルドである。このサイクルＸ１２は、それがスイッチ・トランジスタ６０を介して実行され、スイッチ・トランジスタ５８を介さないことからデータ・ラインＶＤＡＴＡに影響を及ぼすことなく実行可能であり、その結果、別の行のための別の行の動作サイクルを実行することが可能になる。３番目の動作サイクルＸ１３の間に、ノードＡ１がプログラミング電圧ＶＰまで充電され、結果としてＶＧＳ＝ＶＰ＋ＶＴが得られ、それにおいてＶＧＳは、駆動ＴＦＴ  ５６のゲート‐ソース電圧を表す。
【００３１】
図７は、セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できるピクセル回路の別の例を図解している。図７のピクセル回路７０は、ＯＬＥＤ  ７２、ストレージ・キャパシタ７４および７６、駆動ＴＦＴ  ７８、およびスイッチＴＦＴ  ８０、８２、および８４を含む。第１の選択ラインＳＥＬ１が、スイッチＴＦＴ  ８０および８２のゲート端子に接続されている。第２の選択ラインＳＥＬ２が、スイッチＴＦＴ  ８４のゲート端子に接続されている。スイッチＴＦＴ  ８０の第１の端子は、ＯＬＥＤ  ７２のカソードに接続され、スイッチＴＦＴ  ８０の第２の端子は、ノードＡ２において駆動ＴＦＴ  ７８のゲート端子に接続される。スイッチＴＦＴ  ８２の第１の端子は、ノードＢ２に接続され、スイッチＴＦＴ  ８２の第２の端子は、グラウンド・ラインに接続される。スイッチＴＦＴ  ８４の第１の端子は、データ・ラインＶＤＡＴＡに接続され、スイッチＴＦＴ  ８４の第２の端子は、ノードＢ２に接続される。ストレージ・キャパシタ７４の第１の端子は、ノードＡ２に接続され、ストレージ・キャパシタ７４の第２の端子は、ノードＢ２に接続される。ストレージ・キャパシタ７６の第１の端子は、ノードＢ２に接続され、ストレージ・キャパシタ７６の第２の端子は、グラウンド・ラインに接続される。駆動ＴＦＴ  ７８の第１の端子は、ＯＬＥＤ  ７２のカソード電極に接続され、駆動ＴＦＴ  ７８の第２の端子は、グラウンド・ラインに結合される。ＯＬＥＤ  ７２のアノード電極は、コントロール可能な電圧源ＶＤＤに結合される。ピクセル回路７０は、セグメント化されたタイミング・スケジュール、並列タイミング・スケジュール、およびそれらの組み合わせを採用することができる。
【００３２】
ＶＴ生成は、トランジスタ７８、８０、および８２を通じて生じ、一方、電流レギュレーションは、トランジスタ８４によりＶＤＡＴＡラインを通じて実行される。したがって、このピクセルは、並列動作を実装できる。
【００３３】
図８は、ピクセル回路７０に適用されるタイミング・スケジュールの例を図解している。図８において『Ｘ２１』、『Ｘ２２』、『Ｘ２３』、および『Ｘ２４』は、動作サイクルを表す。
【００３４】
Ｘ２１は図２および３の『Ｃ』に対応し、Ｘ２２は図２および３の『ＶＴ‐ＧＥＮ』に対応し、Ｘ２３は図２および３の『Ｐ』に対応し、Ｘ２４は図２および３の『Ｄ』に対応する。
【００３５】
図７および８を参照すると、ピクセル回路７０は、蓄積ＶＴに対するプログラミング電圧の追加にブートストラップ効果を採用しており、それにおいてＶＴは、駆動ＴＦＴ  ７８のスレッショルド電圧である。１番目の動作サイクルｘ２１の間に、ノードＡ２が補償電圧ＶＤＤ‐ＶＯＬＥＤまで充電され、ノードＢ２がグラウンドまで放電されるが、それにおいてＶＯＬＥＤは、ＯＬＥＤ  ７２の電圧である。２番目の動作サイクルＸ２２の間に、ノードＡ２における電圧が駆動ＴＦＴ  ７８のＶＴまで変化される。電流レギュレーションは、３番目の動作サイクルＸ２３の間に生じ、その間にノードＢ２がプログラミング電圧ＶＰまで充電され、その結果、ノードＡ２がＶＰ＋ＶＴまで変化する。
【００３６】
前述したセグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールは、ピクセル回路が駆動ＴＦＴの正確なスレッショルド電圧を生成するための充分な時間を提供する。その結果として、ピクセルの老化、処理の変動、またはそれらの組み合わせに抗して安定した電流が生成される。動作サイクルは、セグメント内の１つの行のプログラミング・サイクルに、そのセグメント内の別の行のプログラミング・サイクルがオーバーラップするようにセグメント内において共有される。したがって、高い表示速度を、ディスプレイのサイズとは無関係に維持できる。
【００３７】
共有シグナリング・アドレシング・スキームを詳細に説明する。共有シグナリング・アドレシング・スキームによれば、ディスプレイ・アレイ内の行が、いくつかのセグメントに分割される。ピクセル回路の老化ファクタ（たとえば、駆動ＴＦＴのスレッショルド電圧、ＯＬＥＤ電圧）はピクセル内にストアされる。ストアされている老化ファクタは、複数のフレームのために使用される。老化ファクタの生成に必要な１またはそれより多くの信号は、そのセグメント内において共有される。
【００３８】
たとえば、駆動ＴＦＴのスレッショルド電圧ＶＴは、同時に各セグメント用に生成される。その後、そのセグメントが正常な動作に置かれる。スレッショルド電圧の生成に必要なデータ・ラインおよび選択ラインを除くすべての余分な信号は（たとえば、図１０のＶＳＳ）、各セグメント内の行の間において共有される。ＴＦＴの漏れ電流が小さいとすれば、妥当なストレージ・キャパシタを使用したＶＴの蓄積は、より頻繁でない補償サイクルに帰結する。その結果、電力消費が劇的に低減する。
【００３９】
各セグメントについてＶＴ生成サイクルが行われることから、ＶＴ生成サイクルに割り当てられる時間がセグメント内の行数倍に拡張され、より精密な補償をもたらす。ａ‐Ｓｉ：ＴＦＴの漏れ電流が小さい（たとえば１０‐１４台）ことから、生成されたＶＴをキャパシタ内に蓄積し、ほかのいくつかのフレームに使用することができる。その結果、次の後補償フレームの間の動作サイクルがプログラミングおよび駆動サイクルに還元される。したがって、外部ドライバに、および寄生キャパシタンスの充電／放電に関連付けされる電力消費が同じいくつかのフレームの間で分割される。
【００４０】
図９は、本発明の実施態様に従った発光ディスプレイのための共有シグナリング・アドレシング・スキームの例を図解している。共有シグナリング・アドレシング・スキームは、インターフェースおよびドライバの複雑性を低減する。
【００４１】
共有シグナリング・アドレシング・スキームが適用されるディスプレイ・アレイは、図２および３についての場合と同様にいくつかのセグメントに分割される。図９において、『Ｒｏｗ［ｊ，ｋ］』（ｋ＝１，２，３，．．．，ｈ）は、ｊ番目のセグメント内のｋ番目の行を表し、『ｈ』は各セグメント内の行の数であり、『Ｌ』は、同一の生成済みＶＴを使用するフレームの数である。図９において、『Ｒｏｗ［ｊ，ｋ］』（ｋ＝１，２，３，．．．，ｈ）は１つのセグメント内であり、『Ｒｏｗ［ｊ‐１，ｋ］』（ｋ＝１，２，３，．．．，ｈ）は別のセグメント内である。
【００４２】
図９のタイミング・スケジュールは補償サイクル『Ｃ  ＆  ＶＴ‐ＧＥＮ』（たとえば、図９の３０１）、プログラミング・サイクル『Ｐ』、および駆動サイクル『Ｄ』を含む。補償区間３００は、駆動ＴＦＴのスレッショルド電圧が生成されてピクセル内に蓄積される生成フレーム・サイクル３０２、補償サイクル『Ｃ  ＆  ＶＴ‐ＧＥＮ』（たとえば、図９の３０１）をディスプレイの通常の動作のほかに、および通常の動作フレームであるＬ‐１個の後補償フレーム・サイクル３０４を含む。生成フレーム・サイクル３０２は、１つのプログラミング・サイクル『Ｐ』および１つの駆動サイクル『Ｄ』を含む。Ｌ‐１個の後補償フレーム・サイクル３０４は、プログラミング・サイクル『Ｐ』および駆動サイクル『Ｄ』のセットを直列に含む。
【００４３】
図９に示されているとおり、各行の駆動サイクルは、直前の行からτＰの遅延を伴って開始し、τＰはプログラミング・サイクル『Ｐ』に割り当てられた時間配分である。最後のフレームにおける駆動サイクル『Ｄ』のタイミングは、各行について、ｉ×τＰだけ縮小され、それにおいて『ｉ』は、そのセグメント内のその行に先行する行の数である（たとえば、Ｒｏｗ［ｊ，ｈ］の場合は（ｈ‐１））。
【００４４】
τＰ（たとえば１０μｓ台）がフレーム時間（たとえば１６ｍｓ台）よりはるかに小さいことから、遅れ時間の効果は無視できる。しかしながら、この効果を最小化するため、遅れ時間に起因する平均輝度の損失がすべての行にわたって等しくなるように、その都度プログラミング方向を変更するか、この効果を、補償サイクルの前および後のフレームのプログラミング電圧において考慮する。たとえば、行のプログラミングのシーケンスを各ＶＴ生成サイクルの後に変更する（すなわち、上から下と、下から上に向かうプログラミングを反復する）。
【００４５】
図１０は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路の例を図解している。図１０のピクセル回路９０は、ＯＬＥＤ  ９２、ストレージ・キャパシタ９４および９６、駆動ＴＦＴ  ９８、およびスイッチＴＦＴ  １００、１０２、および１０４を含む。このピクセル回路９０は、図７のピクセル回路７０に類似である。駆動ＴＦＴ  ９８、スイッチＴＦＴ  １００、および第１のストレージ・キャパシタ９４は、ノードＡ３において接続される。スイッチＴＦＴ  １０２および１０４、および第１および第２のストレージ・キャパシタ９４および９６は、ノードＢ３において接続される。ＯＬＥＤ  ９２、駆動ＴＦＴ  ９８、およびスイッチＴＦＴ  １００は、ノードＣ３において接続される。スイッチＴＦＴ  １０２、第２のストレージ・キャパシタ９６、および駆動ＴＦＴ  ９８は、コントロール可能な電圧源ＶＳＳに接続される。
【００４６】
図１１は、ピクセル回路９０に適用されるタイミング・スケジュールの例を図解している。図１１において、『Ｘ３１』、『Ｘ３２』、『Ｘ３３』、『Ｘ３４』、および『Ｘ３５』は、動作サイクルを表す。
【００４７】
Ｘ３１、Ｘ３２、およびＸ３３は、補償サイクル（たとえば図９の３０１）に対応し、Ｘ３４は、図９の『Ｐ』に対応し、Ｘ３５は図９の『Ｄ』に対応する。
【００４８】
図１０および１１を参照すると、ピクセル回路９０は、生成済みＶＴに対するプログラミング電圧の追加にブートストラップ効果を採用しており、それにおいてＶＴは、駆動ＴＦＴ  ９８のスレッショルド電圧である。補償サイクル（たとえば図９の３０１）は、最初の３サイクルＸ３１、Ｘ３２、およびＸ３３を含む。１番目の動作サイクルＸ３１の間に、ノードＡ３が補償電圧ＶＤＤ‐ＶＯＬＥＤまで充電される。１番目の動作サイクルＸ３１のタイミングは、不要な放射の効果をコントロールするために小さい。２番目の動作サイクルＸ３２の間に、ＶＳＳが高い正電圧Ｖ１（たとえば、Ｖ１＝２０Ｖ）まで上昇し、したがってノードＡ３が高い電圧にブートストラップされ、またノードＣ３もＶ１まで上昇し、その結果としてＯＬＥＤ  ９２をオフにする。３番目の動作サイクルＸ３３の間に、ノードＡ３の電圧がスイッチＴＦＴ  １００および駆動ＴＦＴ  ９８を通じて放電されてＶ２＋ＶＴに落ち着くが、それにおいてＶＴは駆動ＴＦＴ  ９８のスレッショルド電圧であり、Ｖ２は、たとえば１６ボルトである。ＶＳＳは、電流レギュレーション・サイクルの前にゼロになり、ノードＡ３はＶＴになる。プログラミング電圧ＶＰＧが、４番目の動作サイクルＸ３４の間にブートストラップによって生成済みのＶＴに追加される。電流レギュレーションは、４番目の動作サイクルＸ３４内に生じ、その間にノードＢ３がプログラミング電圧ＶＰＧ（たとえば、ＶＰＧ＝６Ｖ）まで充電される。したがって、ノードＡ３における電圧がＶＰＧ＋ＶＴに変化し、結果としてＶＴとは独立のオーバードライブ電圧をもたらす。５番目のサイクルＸ３５（駆動サイクル）の間のピクセル回路の電流は、ＶＴのシフトと独立になる。ここでは、ＶＴ生成区間の間のＶＴの蓄積に第１のストレージ・キャパシタ９４が使用される。
【００４９】
図１２は、図１０のピクセル回路９０のピクセル電流の安定性を図解している。図１２において『ΔＶＴ』は、駆動ＴＦＴ（たとえば、図１０の９８）のスレッショルド電圧におけるシフトを表し、『ｌｐｉｘｅｌ内誤差（％）』は、ΔＶＴによって引き起こされるピクセル電流内の変化を表す。図１２に示されているとおり、図１０のピクセル回路９０は、駆動ＴＦＴのＶＴ内における２Ｖのシフトの後でさえ、高度に安定した電流を提供する。
【００５０】
図１３は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路の別の例を図解している。図１３のピクセル回路１１０は、図１０のピクセル回路９０に類似であるが、２つのスイッチＴＦＴを含む。ピクセル回路１１０は、ＯＬＥＤ  １１２、ストレージ・キャパシタ１１４および１１６、駆動ＴＦＴ  １１８、およびスイッチＴＦＴ  １２０および１２２を含む。駆動ＴＦＴ  １１８、スイッチＴＦＴ  １２０、および第１のストレージ・キャパシタ１１４は、ノードＡ４において接続される。スイッチＴＦＴ  １２２および第１および第２のストレージ・キャパシタ１１４および１１６は、ノードＢ４において接続される。ＯＬＥＤ  １１２のカソード、駆動ＴＦＴ  １１８、およびスイッチＴＦＴ  １２０は、ノードＣ４において接続される。第２のストレージ・キャパシタ１１６および駆動ＴＦＴ  １１８は、コントロール可能な電圧源ＶＳＳに接続される。
【００５１】
図１４は、ピクセル回路１１０に適用されるタイミング・スケジュールの例を図解している。図１５において、『Ｘ４１』、『Ｘ４２』、『Ｘ４３』、『Ｘ４４』、および『Ｘ４４』は、動作サイクルを表す。Ｘ４１、Ｘ４２、およびＸ４３は、補償サイクル（たとえば図９の３０１）に対応し、Ｘ４４は、図９の『Ｐ』に対応し、Ｘ４５は図９の『Ｄ』に対応する。
【００５２】
図１３および１４を参照すると、ピクセル回路１１０は、生成済みＶＴに対するプログラミング電圧の追加にブートストラップ効果を採用している。補償サイクル（たとえば図９の３０１）は、最初の３サイクルＸ４１、Ｘ４２、およびＸ４３を含む。１番目の動作サイクルＸ４１の間に、ノードＡ４が補償電圧ＶＤＤ‐ＶＯＬＥＤまで充電される。１番目の動作サイクルＸ４１のタイミングは、不要な放射の効果をコントロールするために小さい。２番目の動作サイクルＸ４２の間に、ＶＳＳが高い正電圧Ｖ１（たとえば、Ｖ１＝２０Ｖ）まで上昇し、したがってノードＡ４が高い電圧にブートストラップされ、またノードＣ４もＶ１まで上昇し、その結果としてＯＬＥＤ  １１２をオフにする。３番目の動作サイクルＸ４３の間に、ノードＡ４の電圧がスイッチＴＦＴ  １２０および駆動ＴＦＴ  １１８を通じて放電されてＶ２＋ＶＴに落ち着くが、それにおいてＶＴは駆動ＴＦＴ  １１８のスレッショルド電圧であり、Ｖ２は、たとえば１６ボルトである。ＶＳＳは、電流レギュレーション・サイクルの前にゼロになり、ノードＡ４はＶＴになる。プログラミング電圧ＶＰＧが、４番目の動作サイクルＸ４４の間にブートストラップによって生成済みのＶＴに追加される。電流レギュレーションは、４番目の動作サイクルＸ４４内に生じ、その間にノードＢ４がプログラミング電圧ＶＰＧ（たとえば、ＶＰＧ＝６Ｖ）まで充電される。したがって、ノードＡ４における電圧がＶＰＧ＋ＶＴに変化し、結果としてＶＴとは独立のオーバードライブ電圧をもたらす。５番目のサイクルＸ４５（駆動サイクル）の間のピクセル回路の電流は、ＶＴのシフトと独立になる。ここでは、ＶＴ生成区間の間のＶＴの蓄積に第１のストレージ・キャパシタ１１４が使用される。
【００５３】
図１５は、図１０のピクセル回路のためのＡＭＯＬＥＤディスプレイ構造の例を図解している。図１５において、ＧＳＥＬ［ａ］（ａ＝１，．．．，ｋ）は図１０のＳＥＬ２に対応し、ＳＥＬ１［ｂ］（ｂ＝１，．．．，ｍ）は図１０のＳＥＬ１に対応し、ＧＶＳＳ［ｃ］（ｃ＝１，．．．，ｋ）図１０のＶＳＳに対応し、ＶＤＡＴＡ［ｄ］（ｄ＝１，．．．，ｎ）は図１０のＶＤＡＴＡに対応する。図１５のＡＭＯＬＥＤディスプレイ２００は、行および列で配列された複数のピクセル回路９０、ＧＳＥＬ［ａ］、ＳＥＬ１［ｂ］、およびＧＶＳＳ［ｃ］をコントロールするためのアドレス・ドライバ２０４、およびＶＤＡＴＡ［ｓ］をコントロールするためのデータ・ドライバ２０６を含む。ピクセル回路９０の行は、前述のとおりにセグメント化される。図１５には、例としてセグメント［１］およびセグメント［ｋ］が示されている。
【００５４】
図１０および１５を参照すると、１つのセグメント内の行のＳＥＬ２およびＶＳＳ信号が互いに接続されてＧＳＥＬおよびＧＶＳＳ信号を形成している。
【００５５】
図１６は、図１４のピクセル回路のためのＡＭＯＬＥＤディスプレイ構造の例を図解している。図１７において、ＧＳＥＬ［ａ］（ａ＝１，．．．，ｋ）は図１４のＳＥＬ２に対応し、ＳＥＬ１［ｂ］（ｂ＝１，．．．，ｍ）は図１４のＳＥＬ１に対応し、ＧＶＳＳ［ｃ］（ｃ＝１，．．．，ｋ）図１４のＶＳＳに対応し、ＶＤＡＴＡ［ｄ］（ｄ＝１，．．．，ｎ）は図１４のＶＤＡＴＡに対応する。図１６のＡＭＯＬＥＤディスプレイ２１０は、行および列で配列された複数のピクセル回路１１０、ＧＳＥＬ［ａ］、ＳＥＬ１［ｂ］、およびＧＶＳＳ［ｃ］をコントロールするためのアドレス・ドライバ２１４、およびＶＤＡＴＡ［ｓ］をコントロールするためのデータ・ドライバ２１６を含む。ピクセル回路１１０の行は、前述のとおりにセグメント化される。図１５には、例としてセグメント［１］およびセグメント［ｋ］が示されている。
【００５６】
図１４および１６を参照すると、１つのセグメント内の行のＳＥＬ２およびＶＳＳ信号が互いに接続されてＧＳＥＬおよびＧＶＳＳ信号を形成している。
【００５７】
図１５および１６を参照すると、このディスプレイ・アレイは、物理的に隣接する行の間においてＶＳＳおよびＧＳＥＬ信号を共有することによってその面積を減少させることができる。それに加えて、同一セグメント内のＧＶＳＳおよびＧＳＥＬが併合されてセグメントＧＶＳＳおよびＧＳＥＬラインが形成される。したがって、コントロール信号が低減される。さらに、信号を駆動するブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもたらされる。
【００５８】
図１７は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解している。図１７のピクセル回路は、ＯＬＥＤ  １３２、ストレージ・キャパシタ１３４および１３６、駆動ＴＦＴ  １３８、およびスイッチＴＦＴ  １４０、１４２、および１４４を含む。第１の選択ラインＳＥＬが、スイッチＴＦＴ  １４２のゲート端子に接続される。第２の選択ラインＧＳＥＬが、スイッチＴＦＴ  １４４のゲート端子に接続される。ＧＣＯＭＰ信号ラインが、スイッチＴＦＴ  １４０のゲート端子に接続される。スイッチＴＦＴ  １４０の第１の端子は、ノードＡ５に接続され、スイッチＴＦＴ  １４０の第２の端子は、ノードＣ５に接続される。駆動ＴＦＴ  １３８の第１の端子は、ノードＣ５に接続され、駆動ＴＦＴ  １３８の第２の端子は、ＯＬＥＤ  １３２のアノードに接続される。スイッチＴＦＴ  １４２の第１の端子は、データ・ラインＶＤＡＴＡに接続され、スイッチＴＦＴ  １４２の第２の端子は、ノードＢ５に接続される。スイッチＴＦＴ  １４４の第１の端子は、電圧源ＶＤＤに接続され、スイッチＴＦＴ  １４４の第２の端子は、ノードＣ５に接続される。第１のストレージ・キャパシタ１３４の第１の端子は、ノードＡ５に接続され、第１のストレージ・キャパシタ１３４の第２の端子は、ノードＢ５に接続される。第２のストレージ・キャパシタ１３６の第１の端子は、ノードＢ５に接続され、第２のストレージ・キャパシタ１３６の第２の端子は、ＶＤＤに接続される。
【００５９】
図１８は、ピクセル回路１３０に適用されるタイミング・スケジュールの例を図解している。図１８において、動作サイクルＸ５１、Ｘ５２、Ｘ５３、およびＸ５４は、生成フレーム・サイクル（たとえば図９の３０２）を形成し、２番目の動作サイクルＸ５３およびＸ５４は、後補償フレーム・サイクル（たとえば図９の３０４）を形成する。Ｘ５３およびＸ５４は、通常の動作サイクルであるが、残りは補償サイクルである。
【００６０】
図１７および１８を参照すると、ピクセル回路１３０は、生成済みＶＴに対するプログラミング電圧の追加にブートストラップ効果を採用しており、それにおいてＶＴは、駆動ＴＦＴ  １３８のスレッショルド電圧である。補償サイクル（たとえば図９の３０１）は、最初の２サイクルＸ５１およびＸ５２を含む。１番目の動作サイクルＸ５１の間に、ノードＡ５が補償電圧まで充電され、ノードＢ５が、スイッチＴＦＴ  １４２およびＶＤＡＴＡを介してＶＲＥＦまで充電される。１番目の動作サイクルＸ５１のタイミングは、不要な放射の効果をコントロールするために小さい。２番目の動作サイクルＸ５２の間にＧＳＥＬがゼロになり、したがってスイッチＴＦＴ  １４４をオフにする。ノードＡ５の電圧はスイッチＴＦＴ  １４０および駆動ＴＦＴ  １３８を介して放電されてＶＯＬＥＤ＋ＶＴに落ち着くが、それにおいてＶＯＬＥＤはＯＬＥＤ  １３２の電圧であり、ＶＴは駆動ＴＦＴ  １３８のスレッショルド電圧である。プログラミング・サイクルの間、すなわち３番目の動作サイクルＸ５３の間に、ノードＢ５がＶＰ＋ＶＲＥＦまで充電されるが、それにおいてＶＰはプログラミング電圧である。したがって、駆動ＴＦＴ  １３８のゲート電圧がＶＯＬＥＤ＋ＶＴ＋ＶＰになる。ここでは、補償区間の間のＶＴ＋ＶＯＬＥＤの蓄積に第１のストレージ・キャパシタ１３４が使用される。
【００６１】
図１９は、図１７のピクセル回路１３０のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解している。図１９においてＧＳＥＬ［ａ］（ａ＝１，．．．，ｋ）は、図１７のＧＳＥＬに対応し、ＳＥＬ［ｂ］（ｂ＝１，．．．，ｍ）は、図１７のＳＥＬ１に対応し、ＧＣＭＰ［ｃ］（ｃ＝１，．．．，ｋ）は、図１７のＧＣＯＭＰに対応し、ＶＤＡＴＡ［ｄ］（ｄ＝１，．．．，ｎ）は、図１７のＶＤＡＴＡに対応する。図１９のＡＭＯＬＥＤディスプレイ２２０は、行および列で配列された複数のピクセル回路１３０、ＳＥＬ［ａ］、ＧＳＥＬ［ｂ］、およびＧＣＯＭＰ［ｃ］をコントロールするためのアドレス・ドライバ２２４、およびＶＤＡＴＡ［ｃ］をコントロールするためのデータ・ドライバ２２６を含む。ピクセル回路１３０の行は、前述のとおりにセグメント化される（たとえば、セグメント［１］およびセグメント［ｋ］）。
【００６２】
図１７および１９に示されているとおり、１つのセグメント内の行のＧＳＥＬおよびＧＣＯＭＰ信号が互いに接続されてＧＳＥＬおよびＧＣＯＭＰラインを形成している。ＧＳＥＬおよびＧＣＯＭＰ信号は、そのセグメント内において共有される。それに加えて、同一セグメント内のＧＶＳＳおよびＧＳＥＬが併合されてセグメントＧＶＳＳおよびＧＳＥＬラインが形成される。したがって、コントロール信号が低減される。さらに、信号を駆動するブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもたらされる。
【００６３】
図２０は、共有アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解している。図２０のピクセル回路１５０は、図１７のピクセル回路１３０に類似である。ピクセル回路１５０は、ＯＬＥＤ  １５２、ストレージ・キャパシタ１５４および１５６、駆動ＴＦＴ  １５８、およびスイッチＴＦＴ  １６０、１６２、および１６４を含む。スイッチＴＦＴ  １６４のゲート端子は、ＧＳＥＬではなくコントロール可能な電圧源ＶＤＤに接続される。駆動ＴＦＴ  １５８、スイッチＴＦＴ  １６２、および第１のストレージ・キャパシタ１５４は、ノードＡ６に接続される。スイッチＴＦＴ  １６２および第１および第２のストレージ・キャパシタ１５４および１５６は、ノードＢ６に接続される。駆動ＴＦＴ  １５８およびスイッチＴＦＴ  １６０および１６４は、ノードＣ６に接続される。
【００６４】
図２１は、ピクセル回路１５０に適用されるタイミング・スケジュールの例を図解している。図２１において、動作サイクルＸ６１、Ｘ６２、Ｘ６３、およびＸ６４は、生成フレーム・サイクル（たとえば図９の３０２）を形成し、２番目の動作サイクルＸ６３およびＸ６４は、後補償フレーム・サイクル（たとえば図９の３０４）を形成する。
【００６５】
図２０および２１を参照すると、ピクセル回路１５０は、生成済みＶＴに対するプログラミング電圧の追加にブートストラップ効果を採用しており、それにおいてＶＴは、駆動ＴＦＴ  １５８のスレッショルド電圧である。補償サイクル（たとえば図９の３０１）は、最初の２サイクルＸ６１およびＸ６２を含む。１番目の動作サイクルＸ６１の間に、ノードＡ６が補償電圧まで充電され、ノードＢ６が、スイッチＴＦＴ  １６２およびＶＤＡＴＡを介してＶＲＥＦまで充電される。１番目の動作サイクルｘ６１のタイミングは、不要な放射の効果をコントロールするために小さい。２番目の動作サイクルｘ６２の間にＶＤＤがゼロになり、したがってスイッチＴＦＴ  １６４をオフにする。ノードＡ６の電圧はスイッチＴＦＴ  １６０および駆動ＴＦＴ  １５８を介して放電されてＶＯＬＥＤ＋ＶＴに落ち着くが、それにおいてＶＯＬＥＤはＯＬＥＤ  １５２の電圧であり、ＶＴは駆動ＴＦＴ  １５８のスレッショルド電圧である。プログラミング・サイクルの間、すなわち３番目の動作サイクルｘ６３の間に、ノードＢ６がＶＰ＋ＶＲＥＦまで充電されるが、それにおいてＶＰはプログラミング電圧である。駆動ＴＦＴ  １５８のゲート電圧がＶＯＬＥＤ＋ＶＴ＋ＶＰとなることが明らかにされた。ここでは、補償区間の間のＶＴ＋ＶＯＬＥＤの蓄積に第１のストレージ・キャパシタ１５４が使用される。
【００６６】
図２２は、図２０のピクセル回路１５０のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解している。図２２においてＳＥＬ［ａ］（ａ＝１，．．．，ｍ）は、図２２のＳＥＬに対応し、ＧＣＭＰ［ｂ］（ｂ＝１，．．．，Ｋ）は、図２２のＧＣＯＭＰに対応し、ＧＶＤＤ［ｃ］（ｃ＝１，．．．，ｋ）は、図２２のＶＤＤに対応し、ＶＤＡＴＡ［ｄ］（ｄ＝１，．．．，ｎ）は、図２２のＶＤＡＴＡに対応する。図２２のＡＭＯＬＥＤディスプレイ２３０は、行および列で配列された複数のピクセル回路１５０、ＳＥＬ［ａ］、ＧＣＯＭＰ［ｂ］、およびＧＶＤＤ［ｃ］をコントロールするためのアドレス・ドライバ２３４、およびＶＤＡＴＡ［ｃ］をコントロールするためのデータ・ドライバ２３６を含む。ピクセル回路２３０の行は、前述のとおりにセグメント化される（たとえば、セグメント［１］およびセグメント［ｋ］）。
【００６７】
図２０および２２を参照すると、１つのセグメント内の行のＶＤＤおよびＧＣＯＭＰ信号が互いに接続されてＧＶＤＤおよびＧＣＯＭＰラインを形成している。ＧＶＤＤおよびＧＣＯＭＰ信号は、そのセグメント内において共有される。それに加えて、同一セグメント内のＧＶＤＤおよびＧＣＯＭＰが併合されてセグメントＧＶＤＤおよびＧＣＯＭＰラインが形成される。したがって、コントロール信号が低減される。さらに、信号を駆動するブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもたらされる。
【００６８】
本発明の実施態様によれば、動作サイクルがセグメント内で共有され、駆動ＴＦＴの正確なスレッショルド電圧が生成される。これは電力消費および信号を低減し、結果としてより低い実装コストをもたらす。
【００６９】
セグメント内の１つの行の動作サイクルは、そのセグメント内の別の行の動作サイクルとオーバーラップされる。したがって、高い表示速度を、ディスプレイのサイズとは無関係に維持できる。
【００７０】
生成されるＶＴの精度は、ＶＴ生成サイクルに割り付けられる時間に依存する。生成されるＶＴは、ストレージ・キャパシタンスおよび駆動ＴＦＴのパラメータの関数であり、その結果として特殊な不整合が、駆動トランジスタの所定のスレッショルド電圧のためのストレージ・キャパシタ内の不整合の中で関連付けされる影響を生成されるＶＴに及ぼす。ＶＴ生成サイクルの時間の増加は、生成されるＶＴに対するその特殊な不整合の効果を低減する。本発明の実施態様によれば、フレーム・レートに影響を与えること、または行数を低減することのいずれも伴わずにＶＴに割り当てられるタイミングの拡張が可能であり、したがって不完全な補償および空間的不整合の効果を、パネルのサイズとは無関係に低減することができる。
【００７１】
ＶＴ生成時間が増加されて、駆動ＴＦＴのゲート‐ソース端子間にわたるそのスレッショルド電圧ＶＴの高精度リカバリを可能にする。その結果としてパネル全体の一様性が向上する。それに加えて、アドレシング・スキームのためのピクセル回路は、ピクセルの老化に従って、予測可能な、より高い電流を提供することが可能であり、それによりＯＬＥＤの輝度の低下を補償する。
【００７２】
本発明の実施態様によれば、アドレシング・スキームが、バックプレーンの安定性を改善し、またＯＬＥＤの輝度の低下も補償する。電力消費および実装コストにおけるオーバーヘッドは、既存の補償駆動スキームと比較して９０％超低減される。
【００７３】
共有アドレシング・スキームが低い電力消費を保証することから、モバイル応用等の低電力応用に向いている。モバイル応用は、限定ではないが携帯情報端末（ＰＤＡ）、携帯電話等とすることができる。
【００７４】
すべての引例は、参照によってこれに援用される。
【００７５】
以上、１または複数の実施態様に関連して本発明を説明してきた。しかしながら、当業者には明らかであろうが、請求項内に定義されている本発明の範囲から逸脱することなしに多くの変形および修正を行うことが可能である。
【図面の簡単な説明】
【００７６】
【図１】従来のＡＭＯＬＥＤディスプレイのための従来的な動作サイクルを図解した説明図である。
【図２】本発明の実施態様に従った、発光ディスプレイの安定した動作のためのセグメント化されたタイミング・スケジュールの例を図解した説明図である。
【図３】本発明の実施態様に従った、発光ディスプレイの安定した動作のための並列タイミング・スケジュールの例を図解した説明図である。
【図４】図２および３のタイミング・スケジュールのためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。
【図５】セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できる電圧プログラムされるピクセル回路の例を図解した説明図である。
【図６】図５のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。
【図７】セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できる電圧プログラムされるピクセル回路の別の例を図解した説明図である。
【図８】図７のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。
【図９】本発明の実施態様に従った発光ディスプレイのための共有シグナリング・アドレシング・スキームの例を図解した説明図である。
【図１０】共有シグナリング・アドレシング・スキームが適用できるピクセル回路の例を図解した説明図である。
【図１１】図１０のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。
【図１２】図１０のピクセル回路のピクセル電流の安定性を図解した説明図である。
【図１３】共有シグナリング・アドレシング・スキームが適用できるピクセル回路の別の例を図解した説明図である。
【図１４】図１３のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。
【図１５】図１０のピクセル回路のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。
【図１６】図１３のピクセル回路のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。
【図１７】共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解した説明図である。
【図１８】図１７のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。
【図１９】図１７のピクセル回路のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。
【図２０】共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解した説明図である。
【図２１】図２０のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。
【図２２】図２０のピクセル回路のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。
【符号の説明】
【００７７】
１０  ＡＭＯＬＥＤディスプレイ、１２  ピクセル回路、１４  アドレス・ドライバ、１６  データ・ドライバ、５０  ピクセル回路、５２  ＯＬＥＤ、５４  ストレージ・キャパシタ、５６  駆動ＴＦＴ；トランジスタ、５８  スイッチＴＦＴ；トランジスタ；スイッチ・トランジスタ、６０  スイッチＴＦＴ；トランジスタ；スイッチ・トランジスタ、７０  ピクセル回路、７２  ＯＬＥＤ、７４  ストレージ・キャパシタ、７６  ストレージ・キャパシタ、７８  駆動ＴＦＴ、８０  スイッチＴＦＴ、８２  スイッチＴＦＴ、８４  スイッチＴＦＴ、９０  ピクセル回路、９２  ＯＬＥＤ、９４  ストレージ・キャパシタ、９６  ストレージ・キャパシタ、９８  駆動ＴＦＴ、１００  スイッチＴＦＴ、１０２  スイッチＴＦＴ、１０４  スイッチＴＦＴ、１１０  ピクセル回路、１１２  ＯＬＥＤ、１１４  ストレージ・キャパシタ、１１６  ストレージ・キャパシタ、１１８  駆動ＴＦＴ、１２０  スイッチＴＦＴ、１２２  スイッチＴＦＴ、１３０  ピクセル回路、１３２  ＯＬＥＤ、１３４  ストレージ・キャパシタ、１３６  ストレージ・キャパシタ、１３８  駆動ＴＦＴ、１４０  スイッチＴＦＴ、１４２  スイッチＴＦＴ、１４４  スイッチＴＦＴ、１５０  ピクセル回路、１５２  ＯＬＥＤ、１５４  ストレージ・キャパシタ、１５６  ストレージ・キャパシタ、１５８  駆動ＴＦＴ、１６０  スイッチＴＦＴ、１６２  スイッチＴＦＴ、１６４  スイッチＴＦＴ、２００  ＡＭＯＬＥＤディスプレイ、２０４  アドレス・ドライバ、２０６  データ・ドライバ、２１０  ＡＭＯＬＥＤディスプレイ、２１４  アドレス・ドライバ、２１６  データ・ドライバ、２２０  ＡＭＯＬＥＤディスプレイ、２２４  アドレス・ドライバ、２２６  データ・ドライバ、２３０  ＡＭＯＬＥＤディスプレイ、２３４  アドレス・ドライバ、２３６  データ・ドライバ、３００  補償区間、３０２  生成フレーム・サイクル、３０４  後補償フレーム・サイクル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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