(57)【特許請求の範囲】
【請求項１】
活性領域を備えた半導体基板と、
前記基板に形成されたゲート電極と、
前記活性領域と前記ゲート電極との間に積層されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜とを含み、
前記トンネリング絶縁膜に印加される電界の強度が前記ブロッキング絶縁膜に印加される電界の強度より高く、
前記ブロッキング絶縁膜はメンデレーエフ周期率表のＩＩＩ族又はＶＢ族に位置する元素の金属酸化物又は金属窒化酸化物にＩＶ族元素がドーピングされた物質膜を少なくとも一つ含むことを特徴とする浮遊トラップ型不揮発性半導体メモリ素子。
【請求項２】
前記トンネリング絶縁膜はシリコン熱酸化膜で形成されることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
【請求項３】
前記ＩＶ族元素はＺｒ、Ｓｉ、Ｔｉ、Ｈｆのうち一つであることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
【請求項４】
活性領域を備えた半導体基板と、
前記基板に形成されたゲート電極と、
前記活性領域と前記ゲート電極との間に積層されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜とを含み、
前記トンネリング絶縁膜に印加される電界の強度が前記ブロッキング絶縁膜に印加される電界の強度より高く、
前記ブロッキング絶縁膜はＨｆＯ２、Ｈｆ１−ｘＡｌｘＯｙ及びＨｆｘＳｉ１−ｘＯ２、ハフニウムシリコンオキシナイトライド、ＺｒＯ２、ＺｒｘＳｉｌ−ｘＯ２、ジルコニウムシリコンオキシナイトライドのうち選択された一つ又はこれらの組み合わせ膜を含むことを特徴とする浮遊トラップ型不揮発性半導体メモリ素子。
【請求項５】
前記ブロッキング絶縁膜はＡｌ２Ｏ３膜、Ｔａ２Ｏ５膜、ＴｉＯ２膜、ＰＺＴ［Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３］膜、ＰｂＴｉＯ３膜、ＰｂＺｒＯ３膜、ランタンがドーピングされたＰＺＴ［（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３］膜、ＰｂＯ膜、ＳｒＴｉＯ３膜、ＢａＴｉＯ３膜、ＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ３］膜、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜、Ｂｉ４Ｔｉ３Ｏ１２膜のうち選択された一つ又はこれらの組み合わせ膜を少なくとも一つ含むことを特徴とする請求項４に記載の不揮発性半導体メモリ素子。
【請求項６】
活性領域を備えた半導体基板と、
前記基板に形成されたゲート電極と、
前記活性領域と前記ゲート電極との間に積層されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜とを含み、
前記トンネリング絶縁膜に印加される電界の強度が前記ブロッキング絶縁膜に印加される電界の強度より高く、
前記ブロッキング絶縁膜は、
前記電荷貯蔵層に隣接した高誘電膜及び前記ゲート電極に隣接したシリコン酸化膜を含むことを特徴とする浮遊トラップ型不揮発性半導体メモリ素子。
【請求項７】
活性領域を備えた半導体基板と、
前記基板に形成されたゲート電極と、
前記活性領域と前記ゲート電極との間に積層されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜とを含み、
前記トンネリング絶縁膜に印加される電界の強度が前記ブロッキング絶縁膜に印加される電界の強度より高く、
前記ブロッキング絶縁膜は、
前記電荷貯蔵層に隣接したシリコン酸化膜及び前記ゲート電極に隣接した高誘電膜を含むことを特徴とする浮遊トラップ型不揮発性半導体メモリ素子。
【請求項８】
活性領域を備えた半導体基板と、
前記基板に形成されたゲート電極と、
前記活性領域と前記ゲート電極との間に積層されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜とを含み、
前記トンネリング絶縁膜に印加される電界の強度が前記ブロッキング絶縁膜に印加される電界の強度より高く、
前記ブロッキング絶縁膜は、
順次に積層された第１シリコン酸化膜、高誘電膜及び第２シリコン酸化膜を含むことを特徴とする浮遊トラップ型不揮発性半導体メモリ素子。
【請求項９】
前記電荷貯蔵層はＳｉ３Ｎ４、シリコンオキシナイトライド膜、シリコンリッチなシリコン酸化膜、強誘電体膜のうち一つの膜からなることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ素子に関するものであって、より詳細には、電荷貯蔵層が備えられた浮遊トラップ型不揮発性メモリ素子に関するものである。
【背景技術】
【０００２】
不揮発性半導体メモリ素子は、メモリセル構造により浮遊ゲート型メモリ素子と浮遊トラップ型メモリ素子に分けることができる。浮遊ゲート型メモリ素子は、メモリ素子で基板チャネルと調節ゲートとの間の絶縁膜により孤立された導電体である浮遊ゲートを形成し、浮遊ゲート内に自由電荷（ｆｒｅｅ  ｃａｒｒｉｅｒｓ）の形態で電荷を貯蔵する方法によりプログラミングを遂行する。浮遊トラップ型メモリ素子は、メモリ素子でゲート電極と半導体基板との間に設けられた非導電性電荷貯蔵層内に形成されるトラップに電荷を貯蔵する方法によりプログラミングを遂行することができる。
【０００３】
浮遊ゲート型メモリ素子は導電体浮遊ゲートを用いるので、浮遊ゲートと基板を離れるトンネリング絶縁膜の一部に欠陥が生じるようになれば、浮遊ゲートに貯蔵された全ての電荷を失うことができる。従って、浮遊ゲート型メモリ素子は信頼性を維持するために、メモリ素子に浮遊トラップ型に比べて相対的に厚いトンネリング絶縁膜が必要である。この場合、トンネリング絶縁膜の厚さを増加させることによって、高い動作電圧が要求されて複雑な周辺回路が必要になる。その結果、半導体装置で素子高集積化の限界を有し、高い消費電力の問題点を有する。
【０００４】
一方、浮遊トラップ型メモリ素子は、電荷が深いレベルのトラップ（ｄｅｅｐ  ｌｅｖｅｌ  ｔｒａｐ）に貯蔵されるので、浮遊ゲート型メモリ素子に比べて薄い厚さのトンネリング絶縁膜を用いることが可能である。従って、５Ｖ乃至１０Ｖの低い動作電圧で運用されることができる。又、浮遊ゲート型に比べて簡単な素子構造を有するので、工程が単純であって、高い集積度の実現が容易である。
【０００５】
図１は従来の浮遊トラップ型メモリ素子のＳＯＮＯＳ構成を示す断面図である。
【０００６】
図１を参照すると、浮遊トラップ型メモリ素子には、ｐ−型半導体基板１０の活性領域上に順次に積層されたトンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜２４及びゲート電極２７で構成されたゲートパターンが位置する。ゲートパターンの両側の活性領域にｎ＋型不純物拡散層２８が形成されている。一般的に前記トンネリング絶縁膜２０は熱酸化膜で形成され、前記電荷貯蔵層２２はシリコン窒化膜で形成される。
【０００７】
図２は図１のI−I'に沿って切断された浮遊トラップ型単位メモリ素子のバンドダイアグラムである。
【０００８】
図２を参照すると、半導体基板１０、トンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜２４及びゲート電極２７に該当する物質は各々固有のエネルギーバンドギャップを有し、エネルギーバンドギャップの差により各々の界面に電位バリヤー（ｐｏｔｅｎｔｉａｌ  ｂａｒｒｉｅｒ）が存在する。従来の浮遊トラップ型メモリ素子で、電荷貯蔵層２２に該当するシリコン窒化膜は約５ｅＶのエネルギーバンドギャップを有し、トンネリング絶縁膜２０としてシリコン酸化膜と電荷貯蔵層２との間の界面で伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）の電位バリヤーは約１ｅｖ、価電子帯（ｖａｌａｎｃｅ  ｂａｎｄ）の電位バリヤーは約２ｅＶ程度である。
【０００９】
シリコン窒化膜は三つのトラップレベル（ｔｒａｐ  ｌｅｖｅｌ）を有する。シリコン窒化膜のトラップセンターは三つの窒素原子と結合し、一つのダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）を有するシリコン原子で構成される。前記ダングリングボンドに電子が結合されない時、即ち、正孔（ｈｏｌｅ）が結合されている状態は、第１トラップレベルＥ１に位置する。前記ダングリングボンドに電子が一つ結合されている状態は前記第１トラップレベルＥ１より高い第２トラップレベルＥ２に位置し、電子が二つ結合されている状態は、前記第２トラップレベルＥ２より高い第３トラップレベルＥ３に位置する。
【００１０】
浮遊トラップ型不揮発性メモリ装置において、メモリ素子の基本的な動作はシリコン窒化膜のこれらトラップレベルを利用したことである。ゲート電極２７にプラス電圧が印加されれば、トンネリング絶縁膜２０を通じて電子がトンネリングされて電荷貯蔵層２２内のトラップに捕獲される。単位メモリ素子は、電荷貯蔵層２２内に電子が重なることによって、しきい電圧が上昇する。逆に、図３のように、ゲート電極２７にマイナス電圧を印加すれば、電荷貯蔵層２２内のトラップに捕獲されていた電子がトンネリング絶縁膜２０を通じてトンネリングされて半導体基板１０に抜き出る。これと同時に、半導体基板１０から正孔がトンネリング絶縁膜２０を通過してトンネリングされて電荷貯蔵層２２の第１トラップレベルＥ１に捕獲される。これにより、素子のしきい電圧が低くなる
【００１１】
ところで、メモリ素子が正常的な動作を遂行するためには、チャネルから注入される電荷量がゲート電極から注入される電荷量に比べて相対的に多くする必要がある。例えば、ゲート電極にプラス電圧を印加する時、ゲート電極から浮遊トラップに供給される正孔の量とチャネルから浮遊トラップに供給される電子の量が同一であれば、マイナスとプラスの電荷が相殺されてしきい電圧の変化しない。従って、しきい電圧の変化を用いた素子動作は不可能になる。
【００１２】
トンネリング酸化膜の厚さが２０Å以下である場合、直接トンネリングによる電流量が、Ｆ−Ｎトンネリングによる電流量を超過する。トンネリング酸化膜の厚さが２０Å以下であれば、直接トンネリングにより電荷が移動し、５０Å厚さ程度のブロッキング酸化膜Ｆ−Ｎトンネリングにより電荷が移動するので、チャネルから注入される電荷量がゲート電極から注入される電荷量に比べて相対的に多くすることができる。このように、トンネリング絶縁膜を形成する酸化膜の厚さを２０Å以下とし、ブロッキング絶縁膜の厚さはさらに厚くすれば、浮遊トラップのプログラミングと消去動作時電荷の供給は、チャネル側により主に行われ、しきい電圧の調節及び素子の正常動作が容易く行われる。
【００１３】
しかし、トンネリング絶縁膜であるシリコン酸化膜の厚さを２０Å以下に薄く形成すれば、浮遊トラップに貯蔵された電荷の漏出も容易く行われるので、不揮発性半導体装置の不揮発性の特性又はデータ維持機能が低下される。
【００１４】
一方、トンネリング絶縁膜であるシリコン酸化膜の厚さを２０Å以上に厚くすれば、データ維持機能は強化されるが、電荷は主にＦ−Ｎトンネリングのみにより浮遊トラップに流入されたり、流出される。ところで、Ｆ−Ｎトンネリングは、電荷キャリアーの有効質量（ｅｆｆｅｃｔｉｖｅ  ｍａｓｓ）が小さく、電荷キャリアー経路上の電界の強度が大きいほど容易く生じる。このようなＦ−Ｎトンネリングの特性は、場合によって、素子の正常的な動作が不可能にすることができる。以下、素子動作の難点を説明するためにプログラミング動作時と消去動作時にメモリ素子で生じる現象をより詳細に説明する。
【００１５】
先ず、プログラミング動作を見ると、トンネリング絶縁膜とブロッキング絶縁膜は全ての酸化膜であるので、プログラミング初期の素子動作でゲート電極に電圧が印加される場合、次の数学式１のような同一の電界を有する。
【００１６】
【数１】
0005160470.tif 000002
【００１７】
この際、添字ｏｔ、ｏｂ、ＳＩＮは、各々トンネリング絶縁膜とブロッキング絶縁膜、シリコン窒化膜を意味し、Ｅは電界、Ｖｇはゲート電極の電圧、Φｍｓ及びΦｂは基板とゲート電極の仕事関数の差及び基板表面の電位、Ｘ酸化膜の厚さ、εは誘電率を意味する。
【００１８】
プログラミング動作初期において、ゲート電極にプラス電圧が印加されれば、ゲート電極から浮遊トラップへは正孔が移動し、チャネルから浮遊トラップへは電子が移動する。通常的に、電子の有効質量は正孔の有効質量に比べて小さい。従って、チャネルから供給される電子がゲート電極から供給される正孔に比べて多いので、しきい電圧は上昇する。
【００１９】
しかし、プログラミング動作時、電荷貯蔵層の浮遊トラップで継続的な電子捕獲が行われると、ブロッキング絶縁膜に印加される電界がトンネリング絶縁膜に印加される電界より強くなる。そうすると、電荷貯蔵層に捕獲された電子が再びブロッキング絶縁膜を通じて放出されたり、ゲート電極から正孔が注入されてプログラムによるしきい電圧の上昇幅が制限されるようになる。
【００２０】
一方、消去動作においては、ゲート電極にマイナス電圧が印加されれば、Ｆ−Ｎトンネリングによりゲート電極から浮遊トラップへは電子が移動し、チャネルから浮遊トラップへは正孔が移動する。有効質量（ｅｆｆｅｃｔｉｖｅ  ｍａｓｓ）では電子が正孔より小さいので、ゲート電極からの電子流入がさらに容易く行われることができる。消去動作初期に電荷貯蔵層であるシリコン窒化膜の浮遊トラップは電子により均一に満たされている状態を前提したら、Ｑは負の数であり、ブロッキング絶縁膜とトンネリング絶縁膜には次の数学式２及び数学式３のような電界を有する。
【００２１】
【数２】
0005160470.tif 000003
【００２２】
【数３】
0005160470.tif 000004
【００２３】
この際、添字ｏｔ、ｏｂ、ｎは各々トンネリング絶縁膜、ブロッキング絶縁膜、電子貯蔵層を意味し、Ｅは電界、Ｖｇはゲート電極の電圧、Φｍｓ及びΦｂは基板とゲート電極の仕事関数の差及び基板表面の電位、Ｘ酸化膜の厚さ、εは誘電率、Ｑはシリコン窒化膜に充電された電荷量を意味する。
【００２４】
結局、トンネリング絶縁膜の厚さが２０Å以上の場合、トンネリング絶縁膜とブロッキング絶縁膜で同一なＦ−Ｎトンネリングにより電荷が移動するので、消去動作ではゲート電極から供給される電子がチャネルから供給される正孔に比べて多くなり、浮遊トラップは続けてマイナスに帯電されるので、しきい電圧の下落及びデータ消去はよく行われない。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開平５−１２９６２５号公報
【特許文献２】特開平１１−１８６５２８号公報
【特許文献３】特開平１１−２９７８６７号公報
【特許文献４】特開２０００−３４９２８５号公報
【特許文献５】特開平８−７８５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
本発明は上述したように、従来の不揮発性半導体メモリ装置の浮遊トラップ型メモリ素子の問題点を解決するためのものであって、データ保有機能を強化するためにトンネリング絶縁膜を形成する酸化膜を２０Å以上に設ける場合にも消去動作が正確に行われることができる不揮発性半導体メモリ装置の浮遊トラップ型メモリ素子を提供することを目的とする。
【００２７】
本発明は又、プログラミングと消去のスピードを向上させることができる浮遊トラップ型メモリ素子を提供することを目的とする。
【課題を解決するための手段】
【００２８】
前記目的を達成するための本発明の素子は、半導体基板、基板上に形成されたゲート電極、基板とゲート電極との間に順次に形成されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜、ゲート電極の両側の基板に形成された不純物ドーピング層を含む。ブロッキング絶縁膜の誘電率がトンネリング絶縁膜の誘電率に比べて大きいことを少なくとも一層含むことを特徴とする。トンネリング絶縁膜に印加される電界の強度がブロッキング絶縁膜に印加される電界の強度より高いことを特徴とする。
【００２９】
本発明において、トンネリング絶縁膜は通常シリコン熱酸化膜で形成する。ブロッキング絶縁膜は誘電率が高くて、絶縁性が優れた高誘電膜で形成することが望ましい。又、前記ブロッキング絶縁膜は高誘電膜単一層で形成すること以外に、高誘電膜とゲート電極との間にそして／又は高誘電膜とチャネルとの間に、漏洩電流を防止するためのシリコン酸化膜などの電荷バリヤー膜をさらに備えて形成することができる。
【００３０】
ブロッキング絶縁膜と酸化膜の誘電率は、消去時のブロッキング絶縁膜とトンネリング絶縁膜の電界の強度を考慮してブロッキング絶縁膜を通じた電子の注入による電荷量の変化よりトンネリング絶縁膜を通じた正孔の注入又は電子の放出による電荷量の変化がさらに大きい状態になるように決めることが望ましい。
【００３１】
本発明の一実施形態において、前記半導体素子はＮＡＮＤ型セルアレイの形態で配置されることができる。具体的に、本発明の一実施形態は半導体基板上に並んで配置された複数の活性領域を含む。前記活性領域の上部をストリング選択ゲート電極及び接地選択ゲート電極が並んで横切る。前記ストリング選択ゲート電極と前記接地選択ゲート電極との間で複数のメモリゲート電極が前記活性領域の上部を並んで横切る。前記各活性領域と前記各メモリゲート電極との間にトンネリング絶縁膜、電荷貯蔵層及びブロッキング絶縁膜が順次に積層される。前記ゲート電極の両側の活性領域内に不純物ドーピング層が形成される。本発明において、前記ブロッキング絶縁膜の誘電率は、トンネリング絶縁膜の誘電率に比べて大きいことを特徴とする。即ち、前記トンネリング絶縁膜はシリコン熱酸化膜で形成することができ、前記ブロッキング絶縁膜は誘電率が高くて、絶縁性が優れた高誘電膜で形成することができる。トンネリング絶縁膜に印加される電界の強度がブロッキング絶縁膜に印加される電界の強度より高いことを特徴とする。前記選択ゲート電極と前記活性領域との間には単一ゲート絶縁膜が介されたり、トンネリング絶縁膜、電荷貯蔵層及びブロッキング絶縁膜が順次に積層されて介されることができる。
【発明の効果】
【００３２】
本発明によると、浮遊トラップ型不揮発性半導体メモリ素子において、データ保有機能を強化するためトンネリング絶縁膜を形成する酸化膜を２０Å以上に設けられてトンネリングがＦ−Ｎトンネリングにより主に行われる場合にも素子の各動作が誤謬なく実行されることができ、又は、プログラミングと消去のスピードを向上させて半導体メモリ装置の性能を全般的に向上させることができる。
【図面の簡単な説明】
【００３３】
【図１】従来の浮遊トラップ型単位メモリ素子の典型的なＳＯＮＯＳ構成を示す断面図である。
【図２】図１のI−I'に沿って切断された浮遊トラップ型メモリ素子のエネルギーバンド図である。
【図３】図２の状態でゲート電極に相対的に低い電圧が印加される際のエネルギーバンド及びキャリアーフローを示す図面である。
【図４】本発明の一実施形態による浮遊トラップ型メモリ素子の基板からゲート電極への物質層によるエネルギーバンド図である。
【図５】本発明の他の実施形態において、浮遊トラップ型メモリ素子の基板からゲート電極への物質層によるエネルギーバンド図である。
【図６】本発明の他の実施形態において、浮遊トラップ型メモリ素子の基板からゲート電極への物質層によるエネルギーバンド図である。
【図７】本発明の他の実施形態において、浮遊トラップ型メモリ素子の基板からゲート電極への物質層によるエネルギーバンド図である。
【図８】本発明の一実施形態によるメモリ素子のセルアレイを示す平面図である。
【図９】図８のI−I'に沿って切断された半導体素子のセルアレイを示す断面図である。
【図１０】図８のI−I'に沿って切断された半導体素子のセルアレイを示す断面図である
【発明を実施するための形態】
【００３４】
以下、添付した図面に基づいて本発明の望ましい実施形態を詳細に説明する。
【００３５】
図４は本発明の一実施形態による浮遊トラップ型メモリ素子の物質層によるエネルギーバンド図である。
【００３６】
図４を参照すると、図４の膜の配置は従来の浮遊トラップ型メモリ素子のＳＯＮＯＳ構造と類似の構造を有するが、ブロッキング絶縁膜がトンネリング絶縁膜のような酸化膜ではなく、高誘電膜からなる。即ち、基板からゲート電極まで半導体基板１０、トンネリング絶縁膜２０、電荷貯蔵層２２、高誘電膜３４、ゲート電極２７が順次に配置される。本発明の浮遊トラップ型不揮発性メモリ素子でのトンネリング絶縁膜とブロッキング絶縁膜の電界の強度を察すると、プログラミング動作初期で、次の数学式４及び５のようになる。
【００３７】
【数４】
0005160470.tif 000005
【００３８】
【数５】
0005160470.tif 000006
【００３９】
この際、添字ｏｔ、ｏｂ、ｎは各々トンネリング絶縁膜、高誘電膜であるブロッキング絶縁膜、電子貯蔵層を意味し、Ｅは電界、Ｖｇはゲート電極の電圧、Φｍｓ及びΦｂは基板とゲート電極の仕事関数の差及び基板表面の電位、Ｘ酸化膜の厚さ、εは誘電率を意味する。
【００４０】
ブロッキング絶縁膜の誘電率がトンネリング絶縁膜の誘電率に比べて高くなるように高誘電膜を用いるので、数学式５で示されたように、トンネリング絶縁膜の電界の強度がブロッキング絶縁膜の電界の強度に比べて誘電率比ほど強い。
【００４１】
従って、プログラミング動作時、トンネリング絶縁膜を通じた電子の注入はさらに容易く実施される。その結果、ゲート電極からのホールの流入に比べてチャネルからの電子流入がさらに多いので、プログラミング動作が容易く行われ、この際、しきい電圧の上昇スピードの増加効果が得られる。
【００４２】
一方、数学式１と数学式４を比較すれば、従来のＳＯＮＯＳ構造浮遊トラップ型素子のトンネリング酸化膜に印加される電界に比べて本発明ではさらに高い電界が印加される。即ち、次の数学式６のように従来のトンネリング酸化膜に印加される電界から本発明の実施形態によってトンネリング酸化膜に印加される電界を引くと、従来に印加された電界がプラスであるという前提下に、常にプラスになることが分かる。
【００４３】
【数６】
0005160470.tif 000007
【００４４】
この際、ε（ｏｂ）は高誘電膜を用いた場合のブロッキング絶縁膜の誘電率を意味する。
【００４５】
従って、同一なゲート電圧印加時、従来に比べてさらに速いプログラミング動作スピードが得られる。
【００４６】
一方、消去動作でのトンネリング絶縁膜とブロッキング絶縁膜での電界の強度は、次の数学式７及び８のようになる。
【００４７】
【数７】
0005160470.tif 000008
【００４８】
【数８】
0005160470.tif 000009
【００４９】
この際、Ｑはマイナス値なので、ブロッキング絶縁膜の誘電率ε(ｏｂ)をトンネリング絶縁膜の誘電率ε（ｏｔ）に比べて十分に大きくすると、トンネリング絶縁膜での電界をブロッキング絶縁膜の電界に比べて十分に高くすることができる。従って、電荷キャリアーである正孔と電子の有効質量の差にもかかわらず、トンネリング絶縁膜を通じた電荷キャリアーの移動、即ち、チャネル正孔の流入と電荷貯蔵層電子の流出による電荷量の変化がブロッキング絶縁膜を通じた電荷キャリアーの移動、即ち、ゲート電極電子流入による電荷量の変化より大きくすることできる。結局、マイナスに帯電された電荷貯蔵層で、チャネル正孔の流入によりしきい電圧が低くなる消去動作が容易く達成されることができる。
【００５０】
又は、数学式６の演算のような方法により、本発明と従来の消去動作時、トンネリング絶縁膜に印加される電界を比較すると、本発明の適用によるトンネリング絶縁膜での電界が常に高いことが分かる。従って、消去動作のスピードも増加し、全体半導体装置の動作スピードも増加される。
【００５１】
図５乃至図７は本発明の他の実施形態において、物質層によるエネルギーバンド図である。
【００５２】
図５を参照すると、基板からゲート電極まで半導体基板１０、トンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜４４、ゲート電極２７が順次に配置される。電荷貯蔵層２２とゲート電極２７との間に高誘電膜３４以外に、ゲート電極２７の方にシリコン酸化膜３６を追加させてブロッキング絶縁膜４４を高誘電膜３４とシリコン酸化膜３６の二重膜で構成する。
【００５３】
図６を参照すると、基板からゲート電極まで半導体基板１０、トンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜５４、ゲート電極２７が順次に配置される。電荷貯蔵層２２と、ゲート電極２７の下方の高誘電膜３４との間にシリコン酸化膜３８を追加させてブロッキング絶縁膜５４を高誘電膜３４とシリコン酸化膜３８の二重膜で構成する。
【００５４】
又、図７を参照すると、基板からゲート電極まで半導体基板１０、トンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜６４、ゲート電極２７が順次に配置される。高誘電膜３４とゲート電極２７との間及び高誘電膜３４と電荷貯蔵層２２との間に各々シリコン酸化膜３６、３８を追加させてブロッキング絶縁膜６４をシリコン酸化膜３８、高誘電膜３４、シリコン酸化膜３６の三重膜で構成する。
【００５５】
図５乃至図７に示された実施形態において、ブロッキング絶縁膜の誘電率εｏｂは前記ブロッキング絶縁膜を構成する高誘電膜及び酸化膜の誘電率により決められる。これら実施形態でブロッキング絶縁膜が従来技術と同一の厚さを有したら、電界の変化は高誘電膜の誘電率及び厚さに依存する。従って、数学式４乃至数学式７は、図５乃至図７で説明された実施形態にも同一に適用することができる。ブロッキング絶縁膜を構成する前記酸化膜はブロッキング絶縁膜の降伏電圧を高めるため形成したり、前記高誘電膜とゲート電極、又は前記高誘電膜と電荷貯蔵層との間の接着性のために形成することができる。
【００５６】
本発明の実施形態において、前記高誘電膜は周期率表上のＩＩＩ族元素又はＶＢ族元素の金属酸化物にＩＶ族元素がドーピングされた金属酸化物（ｍｅｔａｌｌｉｃ  ｏｘｉｄｅ）又は金属窒化酸化物（ｍｅｔａｌｌｉｃ  ｏｘｙｎｉｔｒｉｄｅ）であるとか、前記金属酸化物にＩＶ族元素がドーピングされた金属酸化物又は金属窒化酸化物であり得る。この際、前記ドーピングされるＩＶ元素は前記金属酸化物の０．１重％（ｗｅｉｇｈｔ  ｐｅｒｃｅｎｔ）乃至３０重％（ｗｅｉｇｈｔ  ｐｅｒｃｅｎｔ）程度添加して漏洩電流と界面状態密度（ｉｎｔｅｒｆａｃｅ  ｓｔａｔｅ  ｄｅｎｓｉｔｙ）を減少させることができる。又、前記高誘電膜はＨｆＯ２、Ｈｆ１−ｘＡｌＯｙ又はＨｆｘＳｉ１−ｘＯ２、ハフニウムシリコンオキナイトライド（Ｈｆ−Ｓｉ−ｏｘｙｎｉｔｒｉｄｅ）、ＺｒＯ２、ＺｒｘＳｉｌ−ｘＯ２、ジルコニウムシリコンオキナイトライド（Ｚｒ−Ｓｉ−ｏｘｙｎｉｔｒｉｄｅ）で形成することもできる。
【００５７】
望ましくは、前記高誘電膜は誘電率が１０であり、エネルギーバンドギャップが８．３ｅＶであるＡｌ２Ｏ３膜、又は誘電率が２５であり、バンドギャップが８．３ｅＶであるＺｒＰ２膜を用いることができる。前記高誘電膜としては、Ａｌ２Ｏ３及びＺｒＯ２以外にＹ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＰＺＴ[Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３]、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ランタンがドーピングされたＰＺＴ[（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３]、ＰｂＯ、ＳｒＴｉＯ３、ＢａＴｉＯ３、Ｖ２Ｏ５、ＢＳＴ[（Ｂａ、Ｓｒ）ＴｉＯ３]、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、Ｂｉ４Ｔｉ３Ｏ１２のような物質膜を用いたり、各高誘電物質膜の組み合せからなる膜を用いることが望ましい。
【００５８】
又、電荷貯蔵層は典型的にシリコン窒化膜が用いられるが、その以外にも、シリコンオキナトライド、シリコンリッチなシリコン酸化膜、その他、強誘電膜（ｆｅｒｒｏｅｌｅｔｒｉｃ  ｌａｙｅｒ）を用いることができる。
【００５９】
図８は本発明の一実施形態によるメモリ素子のセルアレイを示す平面図である。
【００６０】
図９及び図１０は図８のI−I'に沿って切断された半導体素子のセルアレイを示す断面図である。
【００６１】
図８乃至図１０を参照すると、半導体基板１０に複数の活性領域Ａｃｔが配置される。前記活性領域Ａｃｔは前記半導体基板に一方向に平行に配置される。前記活性領域Ａｃｔの上部を横切って共通ソースラインＣＳＬが配置され、前期共通ソースラインＣＳＬから所定間隔離れて前記活性領域Ａｃｔの各々にビットラインプラグＤＣが接続される。前記ビットラインプラグＤＣは前記共通ソースラインＣＳＬと並ぶ方向に配列される。前記共通ソースラインＣＳＬ及び前記ビットラインプラグＤＣの間の前記活性領域Ａｃｔの上部をストリング選択ゲート電極１１７ｓ及び接地選択ゲート電極１１７ｇが並んで横切る。前記ストリング選択ゲート電極１１７ｓは前記ビットラインＤＣと隣り合い、前記接地選択ゲート電極１１７ｇは前記共通ソースラインＣＳＬに隣接する。前記ストリング選択ゲート電極１１７ｓ及び前記接地選択ゲート電極１１７ｇの間に複数のメモリゲート電極１１７ｍが配置されて前記活性領域Ａｃｔの上部を並んで横切る。前記活性領域Ａｃｔと前記メモリゲート電極１１７ｍとの間に順次に積層されたトンネリング絶縁膜１１０、電荷貯蔵層１１２及びブロッキング絶縁膜１１４が介される。この際、前記トンネリング絶縁膜１１０、前記電荷貯蔵層１１２及び前記ブロッキング絶縁膜１１４は本発明の実施形態で上述したことと同一な物質として形成する。前記ストリング選択ゲート電極１１７ｓ、前記接地選択ゲート電極１１７ｇ及び前記メモリゲート電極１１７ｍの両側に不純物ドーピング領域１０２が形成されている。前記共通ソースラインＣＳＬは前記接地選択ゲート電極１１７ｇに隣接した不純物ドーピング領域（ソース領域１０２ｓ）の各々に接続される。前記ゲート電極１１７ｇ、１１７ｍ、１１７ｓ及び前記共通ソースラインＣＳＬを有する半導体基板の全面に層間絶縁膜１２０により覆われる。前記ビットラインプラグＤＣは前記層間絶縁膜１２０を貫通して前記ストリング選択ゲート１１７ｓに隣接した不純物ドーピング領域（ドレイン領域１０２ｄ）に各々接続される。前記層間絶縁膜１２０の上部で複数のビットラインＢＬが前記ゲート電極１１７ｇ、１１７ｍ、１１７ｓの上部を横切る。前記ビットラインＢＬは前記ビットラインプラグＤＣと電気的に接続される。
【００６２】
前記各メモリゲート電極１１７ｍと前記各活性領域Ａｃｔが交差する領域にメモリセルが位置し、前記各選択ゲート１１７ｓ、１１７ｇと前記各活性領域Ａｃｔが交差する領域に選択トランジスタが位置する。
【００６３】
図９に示されたように、前記接地選択ゲート電極１１７ｇ及び前記ストリング選択ゲート電極１１７ｓの各々と前記活性領域（図８のＡｃｔ）の間には、トンネル絶縁膜１１０、電荷貯蔵層１１２及びブロッキング絶縁膜１１４が順次に積層されて介されることができる。この場合、メモリ素子の動作前に前記接地選択ゲート電極１１７ｇ及び前記ストリング選択ゲート電極１１７ｓにマイナス電圧を印加して選択トランジスタのしきい電圧を低下させることができる。
【００６４】
これと異なり、図１０に示されたように、前記接地選択ゲート電極１１７ｇ及び前記ストリング選択ゲート電極１１７ｓの各々と前記活性領域（図８のＡｃｔ）との間には単一層のゲート絶縁膜１１６が介されることもできる。前記ゲート絶縁膜１１６はシリコン酸化膜又はシリコンオキシナイトライドのうち一つであったり、これらの複合膜であり得る。
【符号の説明】
【００６５】
１０  半導体基板
２０  トンネリング絶縁膜
２２  電荷貯蔵層
２７  ゲート電極
３４  高誘電膜
３６，３８  シリコン酸化膜
４４，５４，６４，１１４  ブロッキング絶縁膜
１０２  不純物ドーピング領域
１１０  トンネリング絶縁膜
１１２  電荷貯蔵層
１１７ｓ  ストリング選択ゲート電極
１１７ｇ  接地選択ゲート電極
１１７ｍ  メモリゲート電極
１２０  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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