(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタをアレイ状に配置した素子領域及び前記素子領域の外側の周辺領域を有するＴＦＴアレイ基板を備えたフォトセンサーの製造方法であって、
基板上に薄膜トランジスタを形成する工程と、
前記薄膜トランジスタのドレイン電極上にコンタクトホールを有するパッシベーション膜を形成する工程と、
前記パッシベーション膜の上にアモルファスシリコン膜を成膜して、フォトダイオードを形成する工程と、を備え、
前記基板の前記薄膜トランジスタが形成された前記素子領域の外側の周辺領域では、基板端の前記パッシベーション膜及び前記薄膜トランジスタのゲート絶縁膜が除去され、
前記周辺領域の前記パッシベーション膜のエッヂは、基板周辺の前記ゲート絶縁膜のエッヂと同じ位置、又は前記ゲート絶縁膜のエッヂより外側に形成され、
前記基板端において、前記アモルファスシリコン膜と前記基板とが接触するよう前記パッシベーション膜のエッジの外側まで前記アモルファスシリコン膜を成膜した後、前記周辺領域において前記アモルファスシリコン膜をエッチングすることで前記パッシベーション膜を露出するフォトセンサーの製造方法。
【請求項２】
前記薄膜トランジスタの上に前記パッシベーション膜を形成する工程の後に、前記パッシベーション膜をパターニングするマスクパターンにより、前記周辺領域の前記ゲート絶縁膜を除去する工程と、を更に備えた請求項１に記載のフォトセンサーの製造方法。
【請求項３】
前記薄膜トランジスタのドレイン電極上にコンタクトホールを有するパッシベーション膜を形成する工程の後に、前記コンタクトホールの内部から前記パッシベーション膜上まで延在するよう下部電極を形成する工程を更に有し、
前記コンタクトホールにおいて、前記下部電極の上に前記フォトダイオードが内包されている請求項１又は２に記載のフォトセンサーの製造方法。
【請求項４】
前記薄膜トランジスタのドレイン電極上にコンタクトホールを有するパッシベーショシ膜を形成する工程の後に、前記コンタクトホールの内部から前記パッシベーション膜上まで延在するよう下部電極を形成する工程を更に有し、
前記フォトダイオードは、前記コンタクトホールの外側に形成されている請求項１又は２に記載のフォトセンサーの製造方法。
【請求項５】
前記パッシベーション膜よりも上層にシンチレーターが形成されており、
少なくとも低ノイズアンプとＡ／Ｄコンパレータを有するデジタルボード、前記薄膜トランジスタを駆動するドライバーボード、および電荷を読み出す読み出しボードが接続されている請求項１乃至４のうちいずれか１項に記載のフォトセンサーの製造方法。
【請求項６】
Ｘ線を前記シンチレーターにより可視光に変換することによりＸ線撮像表示を行う機能を有する請求項５に記載のフォトセンサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可視光を電荷へ変換するフォトダイオード及びスイッチング素子に用いられる薄膜トランジスタ（以下、ＴＦＴと呼ぶ）をマトリクス状に配置したＴＦＴアレイ基板を備えたフラットパネルであるフォトセンサー及びその製造方法に関する。
【背景技術】
【０００２】
可視光を光電変換するフォトダイオードとＴＦＴとを配置したＴＦＴアレイ基板を備えたフラットパネルであるフォトセンサーは、密着イメージセンサーやＸ線撮像表示装置などに適用され広く用いられている。特に、ＴＦＴアレイ基板上にＸ線を可視光に変換するシンチレーターを設けることにより構成されるフラットパネルＸ線撮像表示装置（以後、ＦＰＤと呼ぶ）は医療産業等への適用が有望な装置である。
【０００３】
Ｘ線画像診断の分野では精密画像（静止画）とリアルタイム画像観察（動画）が使い分けられている。静止画の撮影には主にＸ線フイルムが今なお使用されている。一方、動画の撮影には光電子増倍管とＣＣＤを組み合わせた撮像管（イメージインテンシファイア）が使用されている。Ｘ線フイルムは空間分解能が高い反面、感度が低く静止画しか撮影できない。また、Ｘ線フイルムは、撮影後に現像処理を必要とし、即時性に欠けるといった欠点がある。一方、撮像管は感度が高く動画の撮影が可能である反面、空間分解能が低い。また、撮像管は、真空デバイスであるため大型化に限界があるといった欠点がある。
【０００４】
ＦＰＤには、ＣｓＩなどのシンチレ一夕一によってＸ線を光に変換後、フォトダイオードにより電荷へ変換する間接変換方式と、Ｓｅを代表とするＸ線検出素子によりＸ線を直接電荷へ変換する直接変換方式がある。間接変換方式は、直接変換方式に比べ、量子効率が高く、シグナル／ノイズ比に優れ、少ない被爆線量で透視、撮影が可能である。間接変換方式のＦＰＤのアレイ基板に関する構造や製造方法については従来から開示がなされている。（例えば、特許文献１〜２参照）
【特許文献１】特開２００４−６３６６０号公報（図９）
【特許文献２】特開２００４−４８０００号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＦＰＤのアレイ基板においては、フォトセンサーの感度やノイズ等に影響を与えるフォトダイオードの形成は重要となる。フォトセンサーは、電極上に形成されたアモルファスシリコン層からなる。例えば、特許文献１のように、ゲート電極と同じレイヤで構成された電極上にフォトセンサーを形成すると、以下のような問題が生じる。すなわち、フォトダイオードの下部の電極をゲート配線と同じ材料で形成した場合は、ゲート電極自体が最下層にあるため、ドライエッチによるダメージをより多く受ける。これにより、フォトダイオードのリーク電流の増大を招くという問題がある。
【０００６】
さらに、フォトセンサーは、ソース電極層６０５やドレイン電極層６０６の形成によるダメージも受けることになるが、これは材料の選択性を狭めることになる。また、ソース電極層６０５とカソード電極層６０９との接続には、マスク数の増加や開口寸法のマージン減少という問題もある。
【０００７】
このような問題を回避するため、特許文献２のように、フォトセンサーの下部に形成される電極を、薄膜トランジスタのソース電極やドレイン電極と同じレイヤで構成された電極上に形成することがある。
【０００８】
ところで、ＰＩＮ型のフォトセンサーを用いてＦＰＤを形成する場合において、リアルタイム画像観察を行うためには、フォトセンサーのアモルファスシリコンの膜厚を厚くする必要がある。その結果、膜応力が大きくなり、アモルファスシリコンと下地膜との間の密着性が弱い場所でアモルファスシリコンが浮く現象が発生する。この結果、処理装置のダストが増加し、付着物による欠陥数の増加が発生する。一般的に、アモルファスシリコンと窒化シリコンとの密着性は、弱いことが知られており、図２１のように、ＴＦＴ部分の窒化シリコン（６０２、６１４）を残し、その他の窒化シリコンを全て除去している（特許文献１）。ここで、６００はガラス基板、６０１はゲート電極、６０２は絶縁層、６０３はチャネル層、６０４はアモルファスシリコン層、６０５はソース電極層を示している。前述のように、窒化シリコンを全て除去すると、ゲート絶縁膜６０２の段差をソース電極６０５、ドレイン電極層６０６が乗り越える必要があり、この段差部分でのソース電極６０５、ドレイン電極層６０６の断線不良が懸念される。そのため、アモルファスシリコンとの密着性を考慮した上で、ソース電極及びドレイン電極の断線を防止することができる新たな構造を採用することが不可欠となる。
【課題を解決するための手段】
【０００９】
本発明に係るフォトセンサーの一態様は、薄膜トランジスタをアレイ状に配置した素子領域を有するＴＦＴアレイ基板を備えたフォトセンサーであって、前記薄膜トランジスタの上部に設けられ、コンタクトホールが形成されたパッシベーション膜と、前記コンタクトホールを介して前記薄膜トランジスタのドレイン電極と接続するフォトダイオードとを備え、前記ＴＦＴアレイ基板の前記素子領域の外側の周辺領域では、基板端の前記パッシベーション膜及び前記ゲート絶縁膜が除去され、前記周辺領域の前記パッシベーション膜のエッヂは、前記基板周辺の前記ゲート絶縁膜のエッヂと同じ位置、又は前記ゲート絶縁膜のエッヂより外側に形成されていることを特徴とする。
【００１０】
本発明に係るフォトセンサーの製造方法の一態様は、薄膜トランジスタをアレイ状に配置した素子領域及び前記素子領域の外側の周辺領域を有するＴＦＴアレイ基板を備えたフォトセンサーの製造方法であって、基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタのドレイン電極上にコンタクトホールを有するパッシベーショシ膜を形成する工程と、前記パッシベーション膜の上にフォトセンサーを形成する工程と、を備え、前記基板の前記薄膜トランジスタが形成された前記素子領域の外側の周辺領域では、基板端の前記パッシベーション膜及び前記ゲート絶縁膜が除去され、前記周辺領域の前記パッシベーション膜のエッヂは、前記基板周辺の前記ゲート絶縁膜のエッヂと同じ位置、又は前記ゲート絶縁膜のエッヂより外側に形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明に係るフォトセンサーの一態様によれば、フォトセンサーに備えられるフォトダイオードを構成するアモルファスシリコン層の成膜時に、ＴＦＴアレイ基板の基板端で密着力が向上し、アモルファスシリコン膜が剥れることを防止することが出来る。さらに、アモルファスシリコン成膜後の写真製版などの処理においてアモルファスシリコン膜が剥れることによる処理装置の汚染や、アモルファスシリコン膜の剥れの再付着による異物に起因するパターン不良を抑止できるので、大型のフォトセンサーにおいても欠陥の少ないパネルを実現することが出来る。
【発明を実施するための最良の形態】
【００１２】
［実施の形態１］
以下、本発明の実施の形態を示す図面に基づき具体的に説明する。図１は、本実施の形態にかかるフォトセンサーに備えられるＴＦＴアレイ基板の平面図を示したものである。図２は、図１においてＩＩ−ＩＩで示された箇所における断面図である。ＴＦＴアレイ基板には、受光画素がアレイ状に配列されている。各画素には、１つのフォトダイオード１００と１つの薄膜トランジスタ（以下、ＴＦＴという。）１０１が設けられている。従って、基板上には、フォトダイオード１００及びＴＦＴ１０１がアレイ状に配列されている。ここで、フォトダイオード１００及びＴＦＴ１０１がアレイ状に形成された領域を素子領域とし、その外側の領域を周辺領域とする。例えば、素子領域は矩形状に形成され、周辺領域は額縁状に形成されている。そして、周辺領域は、素子領域に形成されている配線の端子部分よりも外側に形成される。従って、基板の中央に素子領域が配置され、素子領域の外側に配線の端子が形成された端子領域が配置される。さらに、端子領域の外側に周辺領域が配置される。
【００１３】
基板には、ＴＦＴ１０１を駆動するため、複数のゲート電極２ｂを含むゲート配線２、及び複数のデータ配線１４が形成されている。なお、ゲート配線２のうち、ＴＦＴ１０１を構成する部分をゲート電極２ｂとしている。データ配線１４は、ソース電極６に接続されている。ここでは、複数のゲート配線２は、横方向に形成され、データ配線１４が縦方向に形成されている。ゲート電極２ｂとソース電極６とは、ゲート絶縁膜３を介して交差している。複数のゲート配線２は、平行に配列されている（図１）。また、複数のデータ配線１４は、平行に配列されている。ゲート配線２は、横一列に配列されたＴＦＴ１０１にゲート信号を供給する。これにより、横一列のＴＦＴ１０１が同時にＯＮする。データ配線１４は、縦一列に配列された複数のＴＦＴ１０１からデータを順次読み出す。隣接するゲート配線２と隣接するデータ配線１４で区画される領域が受光画素領域となる。従って、フォトセンサーは、２次元アレイ光検出器である。
【００１４】
絶縁性基板であるガラス基板１上に、低抵抗金属材料であるＡｌ（アルミニウム）を主成分とする金属よりなるゲート配線２が形成されている。Ａｌを主成分とする金属としてはＡｌＮｉＮｄ、ＡｌＮｉＳｉ、ＡｌＮｉＭｇ等のＮｉを含むＡｌ合金、すなわちＡｌ−Ｎｉ合金を用いることができる。また、ゲート配線２は、その他のＡｌ合金であってもよい。更に、Ａｌ以外にも、ゲート配線２に低抵抗金属材料としてＣｕ等を用いてもよい。また、ゲート配線２は、低抵抗金属材料の単層に限られるものではなく、例えば、低抵抗金属材料と他の金属材料との積層膜であってもよい。ゲート絶縁膜３は、ゲート電極２ｂを覆うように形成される。ゲート絶縁膜３上に、ゲート電極２ｂと対向するように半導体層４が形成されている。半導体層４は、水素原子が添加されたアモルファスシリコン（以下、ａ−Ｓｉ：Ｈ層とする。）である。この半導体層４上にオーミックコンタクト層５が形成されている。オーミックコンタクト層５は、ａ−Ｓｉ：Ｈ層にｎ型の不純物が高濃度にドープされている（以下、ｎ＋ａ−Ｓｉ：Ｈ層とする。）。
【００１５】
データ配線１４とゲート配線２との交差点近傍には、ＴＦＴ１０１が配置されている。ＴＦＴ１０１は、半導体層４、コンタクト層５、ゲート電極２ｂ、ゲート絶縁膜３、ソース電極６、及びドレイン電極７等を有している。ここで、半導体層４は、チャネル領域、ソース領域、及びドレイン領域を有している。チャネルは、ソース領域とドレイン領域の間に配置される。ソース領域とドレイン領域の上には、オーミックコンタクト層５が形成されている。ソース領域の上には、ソース電極６が形成され、ドレイン領域の上には、ドレイン電極７が形成されている。
【００１６】
ソース電極６及びドレイン電極７は、このオーミックコンタクト層５を介して、半導体層４と接続する。ソース電極６やドレイン電極７を覆うようにして、第一パッシベーション膜８が形成されている。第一パッシベーション膜８には、コンタクトホールＣＨ１が形成されている。この開口したコンタクトホールＣＨ１を介して、ドレイン電極７と接続するように、フォトダイオード１００が形成されている。
【００１７】
受光画素領域の中央に略矩形状のフォトダイオード１００が形成されている。このフォトダイオード１００が受光画素となる。フォトダイオード１００は、３層積層構造を有している。フォトダイオード１００は、ガラス基板１側から順に、アモルファスシリコン膜９、１０、１１を備えている。アモルファスシリコン膜９は、Ｐ（リン）がドープされている。アモルファスシリコン膜１０は、イントリンシックである。アモルファスシリコン膜１１は、Ｂ（ボロン）がドープされている。フォトダイオード１００は、ドレイン電極７上に形成され、ドレイン電極７と接続される。具体的には、ドレイン電極７上の第一パッシベーション膜８には、コンタクトホールＣＨ１が形成されている。そして、コンタクトホールＣＨ１内にアモルファスシリコン９が形成されている。フォトダイオード１００は、コンタクトホールＣＨ１に内包されるように形成されている。さらにアモルファスシリコン１１の上層には、ＩＺＯ、ＩＴＺＯ、ＩＴＳＯ等からなる透明電極１２が形成されている。このように構成されたフォトダイオード１００は、受光した光を電荷に変換する。
【００１８】
第二パッシベーション膜１３は、フォトダイオード１００及びＴＦＴ１０１を覆うように形成される。第二パッシベーション膜１３は、コンタクトホールＣＨ２、ＣＨ３が形成されている。コンタクトホールＣＨ２は、第一パッシベーション膜８及び第二パッシベーション膜１３を貫通する。第二パッシベーション膜１３上のデータ配線１４は、コンタクトホールＣＨ２を介してソース電極６と接続されている。第二パッシベーション膜１３上のバイアス配線１５は、コンタクトホールＣＨ３を介して透明電極１２と接続されている。ここで、データ配線１４とバイアス配線１５は、少なくともその最上層もしくは最下層にＡｌ−Ｎｉ合金膜が形成されている。なお、データ配線１４及びバイアス配線１５は、Ａｌ−Ｎｉ合金膜の単層であってもよい。最上層にＡｌ−Ｎｉ合金膜がある場合、さらに表面を窒化層としてもよい。
【００１９】
また、データ配線１４は、３層積層構造からなるフォトダイオード１００において変換された電荷を読み出すための配線である。また、バイアス配線１５は、光が当たらないときにＯｆｆ状態を作るために、３層積層構造からなるフォトダイオード１００に逆バイアスをかけるための配線である。さらに、第二パッシベーション膜１３上には、ＴＦＴ１０１を遮光するための遮光層１６が形成されている。遮光層１６は、例えば、バイアス配線１５の幅広部分により形成される。そして、第二パッシベーション膜１３、遮光層１６、データ配線１４、及びバイアス配線１５等を覆うようにして第三パッシベーション膜１７が形成されている。また、第三パッシベーション膜１７の上には、第四パッシベーション膜１８が形成されている。ここで、第四パッシベーション膜１８は、表面が平坦な膜であり、例えば有機樹脂などからなる。
【００２０】
さらに、データ配線１４の間には、バイアス配線１５が形成されている。すなわち、データ配線１４とバイアス配線１５が交互に配置されている。データ配線１４及びバイアス配線１５は、平行に形成されている。従って、バイアス配線１５は、ゲート配線２と交差する。また、バイアス配線１５は、ゲート配線２との交差位置において、幅広に形成され、ＴＦＴ１０１を覆っている。バイアス配線１５は、フォトダイオード１００上を通過するように形成される。バイアス配線１５は、フォトダイオード１００上の透明電極１２と接続され、フォトダイオード１００に逆バイアス電圧を供給する。
【００２１】
このように構成されたフォトセンサーでは、データ配線１４は、フォトダイオード１００からの電荷をＴＦＴ１０１を介して読み出す。具体的には、ゲート配線２に供給されるゲート信号によって、ＴＦＴ１０１をＯＮしていく。これによって、電荷がＴＦＴ１０１を介してデータ配線１４に読み出される。
【００２２】
次に、図３、図４を参照してＴＦＴアレイ基板端部に関する説明を以下に行う。図３はＴＦＴアレイ基板の正面図である。図４はＴＦＴアレイ基板端部の断面図である。基板には、フォトダイオード１００とＴＦＴ１０１がアレイ状に配列されている。ＴＦＴ１０１は、ソースがデータ配線１４に接続され、ゲートがゲート配線２に接続され、ドレインがフォトダイオード１００に接続されている。フォトダイオード１００及びＴＦＴ１０１がアレイ状に配列された領域は、素子領域１０２である。図３では、矩形状に形成された素子領域１０２の左上の角部周辺を示している。そして、素子領域１０２の外側には、額縁状の端子領域１０４が形成されている。端子領域１０４には、ゲート配線２のゲート端子２ａ、データ配線１４のデータ端子１４ａ、バイアス配線１５のバイアス端子１５ａが配設されている。これらの端子は、各配線の端部近傍に形成されている。すなわち、配線の素子領域１０２の外側まで引き出された部分が、端子となる。各端子は表面側に露出しており、外部の配線に接続される。なお、各端子の外側には、ショートリング配線が形成されていてもよい。さらに、端子領域１０４の外側が周辺領域１０３となる。従って、端子領域１０４は、周辺領域１０３と素子領域１０２との間に配置される。周辺領域１０３は、額縁状に形成されている。周辺領域１０３では、ガラス基板１端部のゲート絶縁膜３及び第一パッシベーション膜８が除去されている。
【００２３】
絶縁性基板であるガラス基板１上には、ゲート絶縁膜３が形成されている。ゲート絶縁膜３は、基板端２７より幅Ｗ１の領域で除去されている。すなわち、ゲート絶縁膜３には、ゲート絶縁膜が形成されていない幅Ｗ１で示されるゲート絶縁膜除去領域が形成されている。このゲート絶縁膜除去領域は、ガラス基板１の全周において形成されている。換言すれば、ゲート絶縁膜３は、エッヂ２８が形成されている。ゲート絶縁膜３を覆うようにして、第一パッシベーション膜８が形成されている。第一パッシベーション膜８は、基板端２７より幅Ｗ２の領域で除去され、幅Ｗ２で示される第一パッシベーション除去領域が形成されている。第一パッシベーション除去領域は、ガラス基板１の全周において形成されている。すなわち、第一パッシベーション膜８には、エッヂ２９が形成されている。第一パッシベーション膜８は、ゲート絶縁膜３のエッヂ２８を乗り越えるように形成されている。換言すれば、第一パッシベーション膜８は、ゲート絶縁膜３からはみ出すよう形成されている。この時の幅Ｗ１と幅Ｗ２の関係はＷ１≧Ｗ２である。すなわち、ガラス基板１の全周において、基板端２７とエッヂ２８との間にエッヂ２９が配置されている。換言すれば、エッヂ２９がエッヂ２８の外側に形成されている。さらにその上層には、第二パッシベーション膜１３、第三パッシベーション膜１７、及び第四パッシベーション膜１８が形成されている。
【００２４】
第二パッシベーション膜１３には、エッヂ３０が形成されている。第三パッシベーション膜１７には、エッヂ３１が形成されている。また、第四パッシベーション膜１８には、エッヂ３２が形成されている。なお、第二パッシベーション膜１３、第三パッシベーション膜１７及び第四パッシベーション膜１８のエッヂ３０、３１、３２は、任意の位置に形成されている。なお、ここではガラス基板１に対し、Y方向に沿ったエッヂについて述べたが、Ｘ方向に沿ったエッヂについても、ゲート絶縁膜３のエッヂ２８と第一パッシベーション膜８のエッヂ２９が同じ配置関係にあれば、基板端２７からの距離は、同一である必要が無い。
【００２５】
図１、２に示すＴＦＴアレイ基板を用いて、公知の方法によりＸ線撮像装置などのようなフォトセンサーを製造することも可能である。図示しないが、図１に示す第四パッシベーション膜１８の上に、例えばＣｓＩからなるＸ線を可視光に変換するシンチレ一ターを蒸着し、低ノイズアンプとＡ／Ｄコンバーターなどを有するデジタルボード、ＴＦＴを駆動するドライバーボード、および電荷を読み出す読み出しボードを接続することにより、Ｘ線撮像装置を作成することが出来る。
【００２６】
本実施の形態にかかるフォトセンサーに備えられるＴＦＴアレイ基板では、フォトダイオードを構成するＳｉ層の形成時の基板周辺でのＳｉ層の密着力の低下を防止できる。そのため、ＴＦＴアレイ基板からの異物の発生を抑えられ、欠陥の少ない大型のフォトセンサーを実現することができる。
【００２７】
次に、図５（ａ）〜（ｄ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）、(ｂ)、図９（ａ）、(ｂ)を用いて本実施の形態にかかるフォトセンサーに備えられるＴＦＴアレイ基板の製造方法について説明する。なお、図５、図６、図７、図８、及び図９は、図２、図４に対応する箇所における工程ごとの断面図である。なお、図６と図７、図８と図９は、それぞれ同じ工程での各場所の断面を示す。
【００２８】
最初にガラス基板１上に、第一の導電性薄膜として、Ａｌを主成分とする金属を形成する。例えば、Ｎｉを含むＡｌ合金によって第一の導電性膜を形成する。例えば、ＡｌＮｉＮｄを、スパッタリング法により形成することで第一の導電性膜を形成する。成膜条件は、圧力０．２〜０．５Ｐａ、ＤＣパワー１．０〜２．５ｋＷ（パワー密度で示すと０．１７〜０．４３Ｗ／ｃｍ２）とする。また、成膜温度は、室温〜１８０℃位までの範囲を適用する。
【００２９】
第一の導電性膜の膜厚は、１５０〜３００ｎｍとする。現像液との反応を抑えるためにＡｌＮｉＮｄの上に、窒化したＡｌＮｉＮｄＮ層を形成しても良い。また、ＡｌＮｉＮｄの代わりにＡｌＮｉＳｉやＡｌＮｉＭｇなどを使用しても良い。さらに、データ配線１４やバイアス配線１５に、同じ材料を用いれば、生産効率を向上させることもできる。また、Ａｌ以外にも低抵抗金属材料として、ＣｕもしくはＣｕ合金を用いることができる。この場合には、Ａｌと同様にスパッタリング法で成膜することができる。
【００３０】
次に、第一のフォトリソグラフィー工程でゲート電極形状のレジストを形成する。図５（ａ）に示ように、エッチング工程において、例えば、燐酸・硝酸・酢酸の混酸を用いて第一の導電性薄膜をパターニングしてゲート電極２ｂを含むゲート配線２を形成する。なお、ゲート配線２の断面形状をテーパー形状にすると、後工程の膜形成における断線などの不良を低減できる。エッチングは、燐酸、硝酸及び酢酸の混酸を例に挙げたが、エッチング液の種類はこの限りではない。また、ゲート配線２の形成には、ドライエッチを用いても良い。本実施の形態においては、フォトダイオードの形成の際に、ゲート配線２が露出しない構造となっている。そのため、ゲート配線２として、ダメージにそれほど強くないＡｌやＣｕを主成分とする金属を用いることができる。そのため、低抵抗な配線を形成できるので、大型のフォトセンサーを形成することが可能となる。
【００３１】
次に、図５（ｂ）に示すように、ゲート絶縁膜３を２００〜４００ｎｍ、ａ−Ｓｉ：H（水素原子が添加されたアモルファスシリコン）半導体層４を１００〜２００ｎｍ、ｎ＋ａ−Ｓｉ：Ｈのオーミックコンタクト層５を２０〜５０ｎｍの膜厚で、プラズマＣＶＤ法で積層する。なお、フォトセンサーは、高い電荷読み出し効率が求められ、駆動能力の高いトランジスタが求められる。そのため、ａ−Ｓｉ：Ｈ半導体層４を、２ステップに分割して成膜し、トランジスタの高性能化を図っても良い。その場合の成膜条件としては、１層目はデポレートが５〜２０ｎｍ／ｍｉｎ（５０〜２００Å／ｍｉｎ）とする。この低速レートにより、良質な膜を形成する。その後、成膜条件は、残りを３０ｎｍ／ｍｉｎ（３００Å／ｍｉｎ）以上のデポレートとする。また、ゲート絶縁膜３、ａ−Ｓｉ：Ｈ半導体層４、ｎ＋ａ−Ｓｉ：Ｈのオーミックコンタクト層５を、成膜温度が２５０〜３５０℃で成膜する。
【００３２】
次に、第二のフォトリソグラフィー工程で、チャネル形状のレジストを形成する。そして、図５（ｃ）に示すように、エッチング工程で、半導体層４とオーミックコンタクト層５を、アイランド状にパターニングする。このアイランド状に形成された半導体層４には、ソース領域、ドレイン領域、及びチャネル領域が形成される。エッチングでは、例えばＳＦ６とＨＣｌの混合ガスを用いたプラズマを用いて行う。なお、チャネルの断面形状をテーパー形状にすると、後工程の膜形成における断線などの不良を低減できる。ここで、エッチングガスとしてＳＦ６とＨＣｌの混合ガスを例として挙げたが、エッチングに用いるガス種は、この限りではない。
【００３３】
次に、第三のフォトリソグラフィー工程で、基板周辺のみ開口するパターン（図示せず）を形成する。そして、図５（ｄ）に示すように、ゲート絶縁膜３を周辺領域の全周にわたって除去する。周辺領域１０３において、ゲート絶縁膜３を基板１の表面が露出するまで除去する。エッチングでは、例えばＣＦ４とＯ２の混合ガスのプラズマを用いてパターニングする。エッチングガスとしてＣＦ４とＯ２の混合ガスを挙げたが、エッチングガスはこの限りでは無い。
【００３４】
次に、第二の導電性薄膜を成膜する。第二の導電性薄膜の形成は、例えばスパッタリング法を用いて、Ｃｒなどの高融点金属膜を成膜することにより行う。膜厚は５０〜３００ｎｍ形成する。
【００３５】
次に、第四のフォトリソグラフィー工程で、ソース電極とドレイン電極に対応するレジスト（図示せず）を形成する。そして、図６（ａ）及び図７（ａ）に示すように、エッチング工程において、例えば、硝酸セリウムアンモニウムと硝酸の混酸を用いて第二の導電性薄膜をパターニングし、ソース電極６及びドレイン電極７を形成する。その後、形成した電極をマスクにして、例えばＳＦ６とＨＣｌの混合ガスを用いたプラズマを用いて、オーミックコンタクト層５をエッチングする。これにより、薄膜トランジスタを形成する。ここまでの工程で、３枚のマスクを使用しているが、シリコンアイランド化とソース電極６、ドレイン電極７及びオーミックコンタクト層５の形成という第二、第三のフォトリソグラフィー工程において、グレートーンマスク等を利用してもよい。グレートーンマスクを用いることで、１枚のマスク工程でソース電極６、ドレイン電極７及びオーミックコンタクト層５を形成することができる。
【００３６】
また、ソース電極６とドレイン電極７の形成のエッチング液として硝酸セリウムアンモニウムと硝酸の混酸を挙げ、オーミックコンタクト層５のエッチングガスとしてＳＦ６とＨＣｌの混合ガスを挙げたが、エッチング液及びエッチングガスはこの限りではない。さらに、本実施の形態においては第二の導電性薄膜としてＣｒを用いる形態について説明したが、第二の導電性薄膜として、Ｃｒの他にも、Ｓｉとのオーミックコンタクトが取れる金属であってもよい。薄膜トランジスタの特性を向上させるために、この後、パッシベーション膜８を形成する前に、水素ガスを用いたプラズマ処理を行い、バックチャネル側、すなわち半導体層４の表面を荒らしてもよい。これにより、ＴＦＴ１０１が形成される。
【００３７】
次に、図６（ｂ）及び図７（ｂ）に示すように、プラズマＣＶＤ等の方法で、第一パッシベーション膜８を形成する。そして、第五のフォトリソグラフィー工程で、ドレイン電極７とＰ（リン）をドープしたアモルファスシリコン膜９とのコンタクトをとるためのコンタクトホールＣＨ１を、レジスト（図示せず）にて形成する。例えば、コンタクトホールＣＨ１は、ＣＦ４とＯ２の混合ガスのプラズマを用いて、第一パッシベーション膜８をエッチングしてパターニングすることで形成することができる。第一パッシベーション膜８は、基板１の周辺領域１０３の全周にわたって除去されている。第一パッシベーション膜８のエッヂ２９は、ゲート絶縁膜３のエッヂ２８よりも外側に形成されている。すなわち、基板１の端部からゲート絶縁膜３のエッヂ２８までの幅Ｗ１は、基板１の端部から第一パッシベーション膜８のエッヂ２９までの幅Ｗ２よりも大きい。第一パッシベーョン膜８としては、誘電率の低い酸化珪素（ＳｉＯ２）膜を、膜厚２００〜４００ｎｍで形成する。酸化珪素膜の成膜条件は、ＳｉＨ４流量が１．６９〜８．４５×１０−２Ｐａ・ｍ３／ｓ（１０〜５０ｓｃｃｍ）、Ｎ２Ｏ流量が３．３８〜８．４５×１０−１Ｐａ・ｍ３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ（パワー密度で示すと０．０１５〜０．６７Ｗ／ｃｍ２）とする。また、成膜温度は２００〜３００℃とする。
【００３８】
なお、エッチングガスにＣＦ４とＯ２の混合ガスを挙げたが、エッチングガスの種類はこの限りでは無い。さらには、第一パッシベーション膜８として酸化珪素を挙げたが、この限りでは無い。第一パッシベーション膜８は、ＳｉＮやＳｉＯＮでもよい。なお、第一パッシベーション膜８には、下層に設けられたＳｉＮと上層に設けられたＳｉＯ２との積層膜を用いてもよい。さらには、第一パッシベーション膜８として、下層に設けられたＳｉＯＮと上層に設けられたＳｉＯ２との積層膜を用いてもよい。この場合、上記ガスに水素、窒素、NＨ３を加えて形成する。また、第四のフォトリソグラフィー工程において、コンタクトホールＣＨ１の開口エッヂは、ドレイン電極７とフォトダイオード１００とが接続する領域のエッヂより外側に配置されるマスクにより形成する。
【００３９】
次に、プラズマＣＶＤ法で、アモルファスシリコン膜９、アモルファスシリコン膜１０、アモルファスシリコン膜１１を形成する。アモルファスシリコン膜９はフォトダイオード１００を形成するためのＰ（リン）がドープされている。アモルファスシリコン膜１０はイントリンシックである。アモルファスシリコン膜１１は、Ｂ（ボロン）がドープされている。アモルファスシリコン膜９、１０、１１は、一度も真空を破らずに同一成膜室で順番に成膜する。この時、得られるシリコン積層膜の各膜厚は、Ｐ（リン）をドープしたアモルファスシリコン膜９の膜厚が５〜６０ｎｍ、イントリンシックのアモルファスシリコン膜１０の膜厚が０．５〜２．０μｍ、Ｂ（ボロン）をドープしたアモルファスシリコン膜１１の膜厚が１０〜８０ｎｍである。イントリンシックのアモルファスシリコン膜１０は、例えばＳｉＨ４流量が１．６９〜３．３８×１０ー１Ｐａ・ｍ３／ｓ（１００〜２００ｓｃｃｍ）、Ｈ２流量が１．６９〜５．０７×１０−１Ｐａ・ｍ３／ｓ（１００〜３００ｓｃｃｍ）、成膜圧力は１００〜３００Ｐａ、ＲＦパワーが３０〜１５０Ｗ（パワー密度で示すと、０．０１〜０．０５Ｗ／ｃｍ２）、成膜温度は２００〜３００℃で成膜する。Ｐ（リン）あるいはＢ（ボロン）のドープトシリコンはそれぞれ０．２〜１．０％のＰＨ３あるいはＢ２Ｈ６を上記成膜条件のガスに混合した成膜ガスで成膜する。
【００４０】
Ｂ（ボロン）をドープしたアモルフアスシリコン膜１１は、イオンシャワードーピング方法またはイオン注入方法により、イントリンシックのアモルファスシリコン膜１０の上層部にＢ（ボロン）を注入して形成しても良い。なお、イオン注入を用いてＢドープしたアモルファスシリコン膜１１を形成する場合、それに先立ってイントリンシックのアモルファスシリコン膜１０の表面に膜厚５〜４０ｎｍのＳｉＯ２膜を形成してもよい。これは、Ｂを注入する際のダメージを軽減させるためである。その場合、イオン注入後にＳｉＯ２膜をＢＨＦ等により除去してもよい。
【００４１】
次に例えばＩＺＯ、ＩＴＺＯ、ＩＴＳＯのいずれかのターゲットを用いたスパッタ法により非結晶透明導電膜を成膜する。成膜条件は、圧力０．３〜０．６Ｐａ、ＤＣパワーは３〜１０ｋＷ（パワー密度で言うなれば、０．６５〜２．３Ｗ／ｃｍ２）、Ａｒ流量８．４５〜２５．４×１０−２Ｐａ・ｍ３／ｓ（５０〜１５０ｓｃｃｍ）、酸素流量１．６９〜３．３８×１０−３Ｐａ・ｍ３／ｓ（１〜２ｓｃｃｍ）とする。また、成膜温度は、室温から１８０℃くらいまでとする。以上の条件により非結晶透明導電膜を成膜する。非結晶透明導電膜の成膜後、第六のフォトリソグラフィー工程で、レジスト（図示せず）を形成する。そして、図６（ｃ）及び図７（ｃ）に示すように、例えばシュウ酸を用いてエッチングを行い、パターニングすることで透明電極１２を形成する。なお、エッチング液としてシュウ酸を挙げたが、エッチング液はこの限りではない。本実施の形態においては、透明電極１２としてＩＺＯ、ＩＴＺＯ、ＩＴＳＯのいずれかを含む膜を用いることで、下層のＢ（ボロン）をドープしたアモルファスシリコン膜１１上を、微小な結晶粒をほとんど含まない非結晶状態で成膜することができる。したがって、エッチング残渣を生じないという効果を奏する。さらに、透明電極１２は、上記の材料を混合した膜を用いてもよいし、それぞれの材料からなる膜を積層させた構造でもよい。または、それぞれの材料を混合させた膜を積層させてもよい。
【００４２】
次に、第七のフォトリソグラフィー工程で、透明電極１２のパターンより一回り大きく、かつ、コンタクトホールＣＨ１の開口エッヂより内側になるようなレジストパターンを形成する。次に、図８（ａ）、図９（ａ）に示すように、例えば、ＳＦ６とＨＣｌの混合ガスのプラズマを用いてアモルファスシリコン層、すなわち、Ｐ（リン）をドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、Ｂ（ボロン）をドープしたアモルファスシリコン膜１１の３層をパターニングする。図９（ａ）に示すように、基板１の周辺領域１０３においては、アモルファスシリコン膜９、１０、１１が除去され、第一パッシベーション膜８が露出する。また、ゲート絶縁膜３は、第一パッシベーション膜８に覆われて露出していない。なお、エッチングガスとしてＳＦ６とＨＣｌの混合ガスを挙げたが、エッチングガスはこの限りではない。これにより、３層積層構造からなるフォトダイオードが形成される。Ｐ（リン）をドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、及びＢ（ボロン）をドープしたアモルファスシリコン膜１１の３層から構成されるフォトダイオードは、コンタクトホールＣＨ１の開口エッヂよりも内側に形成されている。したがって、ドレイン電極７のパターン端よりも内側にも形成されていることになる。
【００４３】
次に、フォトダイオードを保護するための第二パッシベーション膜１３を成膜する。その後、第八のフォトリソグラフィー工程で、ソース電極６とデータ配線１４とを接続するコンタクトホールＣＨ２、及びフォトダイオードの透明電極１２とバイアス配線１５とを接続するコンタクトホールＣＨ３に対応するレジストパターン（図示せず）を形成する。そして、ＣＦ４とＡｒの混合ガスを用いたプラズマを用いて、コンタクトホールをパターニングする。この時、ゲート配線２の端部と導電パターン２１とを接続するコンタクトホールＣＨ４やコンタクトホールＣＨ６を同時に開口してもよい。データ配線１４とバイアス配線１５にかかる負荷容量を小さくするために、第二パッシベーション膜１３として、誘電率の低い酸化珪素膜を０．５〜１．５μｍの厚膜で成膜する。酸化珪素膜の成膜条件は、ＳｉＨ４流量が１．６９〜８．４５×１０−２Ｐａ・ｍ３／ｓ（１０〜５０ｓｃｃｍ）、Ｎ２Ｏ流量が３．３８〜８．４５×１０−１Ｐａ・ｍ３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ（パワー密度で示すと、０．０１５〜０．６７Ｗ／ｃｍ２）とする。また、成膜温度は、２００〜３００℃とする。なお、第二パッシベーション膜１３の材料として酸化珪素膜を挙げたが、この限りではない。
【００４４】
第二パッシベーション膜１３は、ＳｉＮ等でもよい。また、コンタクトホールの開口の際には、その断面がテーパー形状となるように加工すると上層の被覆性が向上し、断線等を低減できる。また、本実施の形態では、第二パッシベーション膜１３を成膜した後に、コンタクトホールＣＨ２、ＣＨ３を開口する製造方方法について記載したが、製造方法は、必ずしもこれに限定されるものではない。例えば、あらかじめコンタクトホールＣＨ１を開口する際に、同時に、コンタクトホールＣＨ２、ＣＨ３やコンタクトホールＣＨ４、ＣＨ６に相当する箇所に開口しておいてもよい。この場合、第一パッシベーション膜８が除去できるので、第二パッシベーション膜１３を成膜した後の開口のエッチング時間を短縮できる、という効果を奏する。
【００４５】
次に、データ配線１４、バイアス配線１５、および遮光層１６を形成するために、第三の導電性薄膜を成膜する。第三の導電性薄膜として、抵抗が低く、かつ耐熱性に優れ、かつ透明導電膜とのコンタクト特性に優れたＮｉを含むＡｌ合金で成膜する。例えば、第三の導電性薄膜として、ＡｌＮｉＮｄを膜厚０．５〜１．５μmで成膜する。データ配線１４、およびバイアス配線１５は、ＡｌＮｉＮｄの単層でも良い。また、ＡｌＮｉＮｄと、ＭｏやＭｏ合金、あるいはＣｒなどの高融点金属との積層でも良い。また、現像液との反応を抑えるために、ＡｌＮｉＮｄの上に、窒化したＡｌＮｉＮｄＮを形成しても良い。例えば、スパッタリング法により下地をＭｏ合金、その上に、ＡｌＮｉＮｄを連続成膜する。成膜条件は、圧力０．２〜０．５Ｐａ、ＤＣパワーが１．０〜２．５ｋＷ（パワー密度で言うなれば、０．１７〜０．４３Ｗ／ｃｍ２）とする。また、成膜温度は、室温から１８０℃ぐらいまでの範囲で行う。
【００４６】
次に、図８（ｂ）、図９（ｂ）に示すように、第九のフォトリソグラフィー工程でデータ配線１４、バイアス配線１５、および遮光層１６に対応するレジストを形成する。ＡｌＮｉＮｄとＭｏの積層膜の場合は、例えば燐酸、硝酸、酢酸の混酸を用いてパターニングする。なお、エッチング液としては燐酸、硝酸及び酢酸の混酸を挙げたが、エッチング液の種類はこの限りではない。ここで、データ配線１４はＣＨ２を介してソース電極６と接続する。また、バイアス配線１５は、ＣＨ３を介して透明電極１２と接続している。バイアス配線１５としては、先の通りＮｉを含むＡｌ合金、もしくは高融点金属が最下層に用いられているので、下層の透明電極１２との間のコンタクト抵抗は低く、良好な接続を得ることができる。
【００４７】
次に、データ配線１４、およびバイアス配線１５を保護するために、第三パッシベーション膜１７、第四パッシベーション膜１８を形成する。例えば、第三パッシベーション膜１７にＳｉＮを用い、第四パッシベーション膜１８に平坦化膜を用いる。
【００４８】
第十のフォトリソグラフィー工程で、端子との接続を取るためのコンタクトホールＣＨ５やＣＨ７をレジストにて形成する。そして、ＣＦ４とＯ２の混合ガスのプラズマを用い、パターニングする。エッチングガスとしては、ＣＦ４とＯ２の混合ガスを挙げたが、用いるエッチングガスはこの限りでは無い。なお、第四パッシベーション膜１８として、感光性を持つ平坦化膜を用いる。これにより、第十のフォトリソグラフィー工程における第四パッシベーション膜１８のパターニングは、露光と現像処理によって行ってもよい。
【００４９】
次に、端子引き出し電極２２となる導電膜を成膜する。電極材料は信頼性を確保するために、例えばアモルファスＩＴＯなどの透明導電膜を成膜する。次に、第十一のフォトリソグラフィー工程にて、端子形状のレジストを形成する。例えば、シュウ酸を用いてエッチングすることで、端子引き出し電極２２を形成する。端子引き出し電極２２は、図３において端子領域１０４に設けられる。端子引き出し電極２２は、ゲート配線２、データ配線１４及びバイアス配線１５などの配線を、端子領域１０４において外部と接続するための引き出し端子である。その後、アニールによりＩＴＯを結晶化する。ここで、端子引き出し電極２２は、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）に示すように、コンタクトホールＣＨ５やＣＨ７を介して、導電パターン２１や配線の端部２４と接続される。
【００５０】
図１０（ａ）は、ガラス基板１の端子領域１０４における断面図である。図１０（ａ）に示すように、ゲート絶縁膜３、第一パッシベーション膜８、及び第二パッシベーション膜１３を貫通するように、コンタクトホールＣＨ４が形成されている。第二パッシベーション膜１３の上には、導電パターン２１が形成されている。この導電パターン２１は、データ配線１４及びバイアス配線１５と同じ層に形成されている。導電パターン２１は、このコンタクトホールＣＨ４を介して、配線の端部２０と接続されている。第三パッシベーション膜１７及び第四パッシベーション膜１８を貫通するように、コンタクトホールＣＨ５が形成されている。コンタクトホールＣＨ５の内側から第四パッシベーション膜１８の表面に延在するように、端子引き出し電極２２が形成されている。端子引き出し電極２２は、コンタクトホールＣＨ５の底面及び側面に形成されている。端子引き出し電極２２は、コンタクトホールＣＨ５を介して導電パターン２１と接続されている。すなわち、端子引き出し電極２２は、導電パターン２１を介して配線の端部２０と接続されている。この端子引出し電極２２は、端子領域１０４に形成され、例えば、ゲート配線２の引き出し端子とすることができる。
【００５１】
なお、ゲート配線２以外のデータ配線１４、バイアス配線１５といった配線についても同様に、配線として形成された導電層は、コンタクトホールを介して基板表面に形成された引き出し電極２２に接続される。端子引き出し電極２２は、端子領域１０４に形成され、それぞれの配線を外部と接続するための引き出し端子となる。
【００５２】
図１０（ｂ）は、ガラス基板１の端子領域１０４における他の断面図である。図１０（ｂ）に示すように、ゲート絶縁膜３、第一パッシベーション膜８、及び第二パッシベーション膜１３を貫通するようにコンタクトホールＣＨ４が形成されている。第二パッシベーション膜１３の上には、導電パターン２１が形成されている。この導電パターン２１は、データ配線１４及びバイアス配線１５と同じ層に形成されている。導電パターン２１は、コンタクトホールＣＨ４を介して配線の端部２０に接続されている。第一パッシベーション膜８の上には、ショートリング配線２３が形成されている。ショートリング配線２３は、配線の端部２０よりも基板端側に配設されている。ショートリング配線２３は、例えば、端子領域１０４に形成される。また、第二パッシベーション膜１３には、コンタクトホールＣＨ２が形成されている。導電パターン２１は、コンタクトホールＣＨ２を介してショートリング配線２３に接続されている。
【００５３】
ショートリング配線２３は、透明電極１２と同じ層に形成されている。すなわち、ショートリング配線２３は、導電パターン２１を介して配線の端部２０に接続されている。第二パッシベーション膜１３、第三パッシベーション膜１７及び第四パッシベーション膜１８を貫通するように、コンタクトホールＣＨ５が形成されている。コンタクトホールＣＨ５の内部から第四パッシベーション膜１８の表面に延在するように、端子引き出し電極２２が形成されている。端子引き出し電極２２は、コンタクトホールＣＨ５の底面及び側面に形成されている。端子引き出し電極２２は、コンタクトホールＣＨ５を介してショートリング配線２３に接続されている。すなわち、端子引き出し電極２２は、ショートリング配線２３及び導電パターン２１を介して配線の端部２０に接続されている。図１０（ｂ）に示される配線の端部２０は、例えば、ゲート配線２の端部とすることができる。ショートリング配線２３は、図示しない外部の保護回路などに接続されている。ショートリング配線２３は、例えば、フォトセンサーの製造工程等において、接続された配線に過電流が流れた場合等に配線をショートさせ、フォトセンサーを保護するために形成されている。
【００５４】
図１１（ａ）は、ガラス基板１の端子領域１０４における、データ配線１４、バイアス配線１５に設けられた端子の断面図である。図１１（ａ）に示すように、ガラス基板１の上には、ショートリング配線２３が形成されている。このショートリング配線２３は、ゲート配線２と同じ層に形成されている。ゲート絶縁膜３、第一パッシベーション膜８及び第二パッシベーション膜１３を貫通するように、コンタクトホールＣＨ６が形成されている。第二パッシベーション膜１３の上には、配線の端部２４が形成されている。配線の端部２４は、コンタクトホールＣＨ６を介してショートリング配線２３に接続されている。第三パッシベーション膜１７及び第四パッシベーション膜１８を貫通するようにコンタクトホールＣＨ７が形成されている。コンタクトホールＣＨ７の内部から第四パッシベーション膜１８の表面に延在するように端子引き出し電極２２が形成されている。端子引き出し配線２２は、コンタクトホールＣＨ７の底面及び側面に形成されている。端子引き出し配線２２は、コンタクトホールＣＨ７を介して配線の端部２４に接続されている。すなわち、端子引き出し電極２２は、配線の端部２４を介してショートリング配線２３に接続されている。例えば、配線の端部２４は、データ配線１４又はバイアス配線１５の端部とすることができる。また、この端子引き出し電極２２は、例えば、データ配線１４又はバイアス配線１５に接続されたショートリング配線２３の引き出し端子とすることができる。
【００５５】
図１１（ｂ）は、ガラス基板１の端子領域１０４における、データ配線１４、バイアス配線１５に設けられた端子の他の断面図である。図１１（ｂ）では、ショートリング配線２３が図１１（ａ）とは異なる配線層に形成されている。図１１（ｂ）に示すように、第一パッシベーション膜８の上には、ショートリング配線２３が形成されている。このショートリング配線２３は、透明電極１２と同じ層に形成されている。第二パッシベーション膜１３には、コンタクトホールＣＨ２が形成されている。第二パッシベーション膜１３の上には、配線の端部２４が形成されている。配線の端部２４は、コンタクトホールＣＨ２を介してショートリング配線２３に接続されている。ショートリング配線２３は、配線の端部２４よりも基板端側に形成されている。
【００５６】
第二パッシベーション膜１３、第三パッシベーション膜１７及び第四パッシベーション膜１８を貫通するように、コンタクトホールＣＨ７が形成されている。コンタクトホールＣＨ７の内部から第四パッシベーション膜１８の表面に延在するように、端子引き出し電極２２が形成されている。端子引き出し電極２２は、コンタクトホールＣＨ７の底面及び側面に形成されている。端子引き出し電極２２は、コンタクトホールＣＨ７を介してショートリング配線２３に接続されている。すなわち、端子引き出し電極２２は、ショートリング配線２３を介して配線の端部２４に接続されている。配線の端部２４は、例えば、データ配線１４又はバイアス配線１５の端部とすることができる。
【００５７】
なお、本実施の形態の説明においては、第三のフォトリソグラフィー工程のパターンを用いて基板周辺のゲート絶縁膜３を除去したが、ソース電極６とドレイン電極７を形成した後に周辺のゲート絶縁膜３を除去してもよい。例えば、オーミックコンタクト層５の成膜後に、基板周辺のオーミックコンタクト層５、半導体層４及びゲート絶縁膜３を除去してもよい。また、第五のフォトリソグラフィー工程において、コンタクトホールＣＨ１を開口するパターニングを行うマスクパターンに、基板周辺を開口したものを用いる。そして、コンタクトホールＣＨ１の形成工程において、そのマスクパターンを用いて、第一パッシベーション膜８とゲート絶縁膜３を同時に除去し、図１２（ａ）の形状としても良い。この方法によると、第五のフォトリソグラフィー工程で、周辺領域１０３のゲート絶縁膜３、及び第一パッシベーション膜８をエッチングすることができるため、上記の第三のフォトリソグラフィー工程を省略することができる。なお、第一パッシベーション膜８とゲート絶縁膜３とを同時に除去する場合は、ドレイン電極７のドライエッチダメージを少なくするエッチング条件で行うのが望ましい。
【００５８】
また、図１０（ｂ）、及び図１１（ｂ）では、第一パッシベーション膜８と第二パッシベーション膜１３との間に、ショートリング配線２３が設けられていたが、ショートリング配線２３は、他のレイヤで形成してもよい。例えば、ショートリング配線２３をゲート絶縁膜３と第一パッシベーション膜８との間のレイヤで形成してもよい。この場合、そのレイヤ上に第一パッシベーション膜８を貫通するコンタクトホールを形成する。もちろん、ショートリング配線２３は、透明電極１２と異なるレイヤであってもよい。
【００５９】
また、本実施の形態の説明においては、第二パッシベーション膜１３のエッヂ３０は、第一パッシベーション膜８より基板端側に配置したが、図１２（ｂ）に示すようにコンタクトホールＣＨ２、ＣＨ３、ＣＨ４、及びＣＨ６の形成時に、基板端の第一パッシベーション膜８、ゲート絶縁膜３の一部を同時にエッチングする場合には、エッチングされた膜のエッヂ２８、２９は第二パッシベーション膜１３のエッヂ３０とほぼ同一形状となる。ただし、図１２（ｂ）に示すように、基板端より幅Ｗ１、Ｗ２の位置のガラス基板１上に第一パッシベーション膜８の痕跡３３及びゲート絶縁膜３エッヂの痕跡３４が形成される。
【００６０】
従来のフォトセンサーの製造工程においては、基板の端部までゲート絶縁膜３及び第一パッシベーション膜８が形成された上部に、アモルファスシリコン層９、１０、１１を成膜していた。そのため、基板１の端部では、ゲート絶縁膜３及び第一パッシベーション膜８が積層され上に、膜厚のアモルファスシリコン膜９、１０、１１が形成されることとなる。そのため、フォトダイオードの出力を上げるためにアモルファスシリコンの膜厚化が進むと、ゲート絶縁膜３と、アモルファスシリコン膜９、１０、１１との密着性が弱くなり、基板１の端部において、アモルファスシリコン膜の膜はがれが生じる。これに対し、本実施の形態では、基板１の周辺領域１０３において、ゲート絶縁膜３を除去することで、基板１とアモルファスシリコン膜９、１０、１１との密着性の向上を図っている。また、ゲート絶縁膜３のエッヂ２８を覆うように、第一パッシベーション膜８を形成することで、基板端部の段差をアモルファスシリコン膜が乗り越えやすいようにする。これにより、基板端部において、アモルファスシリコンの密着性を向上させ、フォトセンサーの信頼性を向上させることができる。
【００６１】
［実施の形態２］
本実施の形態１において、フォトダイオード１００の下部電極となるドレイン電極７とアモルファスシリコン膜９とを接続するコンタクトホールＣＨ１を形成する際に、エッチング条件によっては、エッチングガスの成分がポリマーを形成し、ドレイン電極７上に再付着する場合がある。このような状態においては、フォトダイオードを構成するＰ（リン）をドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、Ｂ（ボロン）をドープしたアモルファスシリコン膜１１を成膜する際に、ドレイン電極７との密着性が悪く、アモルファスシリコン膜の膜はがれが発生することがある。
【００６２】
本実施の形態２においては、以下、フォトダイオード１００及びＴＦＴアレイ基板周辺での、アモルファスシリコン膜の膜はがれを防止する実施の形態について、図１３、図１４に基づき説明する。図１３は、本実施の形態にかかるフォトセンサーに備えられるＴＦＴアレイ基板の平面図を示したものである。図１４は、図１３においてＸＩＶ−ＸＩＶで示された箇所における断面図である。本実施の形態２においては、図１３、１４に示すように、フォトダイオード１００の下に下部電極２５が形成されている。下部電極２５は、コンタクトホールＣＨ１を覆うように形成されている。下部電極２５は、コンタクトホールＣＨ１の内部から第一パッシベーション膜８の表面まで延在されていることを特徴とする。また、フォトダイオード１００は、下部電極２５と接続するようにその上部に形成されていることを特徴とする。さらに、フォトダイオード１００は、コンタクトホールＣＨ１に内包されている。フォトダイオード１００は、コンタクトホールＣＨ１の開口エッヂ近傍（図１４中の破線の領域２６）をまたがないようにして配置されていることに特徴がある。したがって、実施の形態１と同様に、基板周辺のアモルファスシリコン膜の膜はがれを防止に加え、ＴＦＴアレイパターン内でのアモルファスシリコン膜の膜剥れを防止することができる。
【００６３】
次に、製造方法について説明する。第五のフォトリソグラフィー工程により、コンタクトホールＣＨ１を形成するまでは、実施の形態１と同様の製造方法で形成するため、説明を省略する。本実施の形態２においては、コンタクトホールＣＨ１の形成後、フォトダイオード１００の下部電極２５となる第四の導電性薄膜を成膜する。第四の導電性薄膜の形成は、例えばスパッタリング法を用いて、Ｃｒなどの高融点金属膜を成膜することにより行う。
【００６４】
実施の形態２の製造方法は、実施の形態１の第五のフォトグラフィー工程と第六のフォトグラフィー工程との間に、更に１回のフォトグラフィー工程が追加されている。図１５（ａ）、（ｂ）に示すように、この追加されたフォトリソグラフィー工程で、コンタクトホールＣＨ１を覆うようにしてフォトダイオードの下部電極２５を形成する。次に、Ｐ（リン）をドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、Ｂ（ボロン）をドープしたアモルファスシリコン膜１１を成膜する。下部電極２５は、コンタクトホールＣＨ１を形成した後に形成されている上に、下部電極２５の表面には表面汚染が残りにくい。そのため、アモルファスシリコン積層膜との密着力が良く、膜剥れを防止することが可能となる。なお、ドレイン電極７と下部電極２５の界面には、エッチングガスによるポリマーが残存し、界面が汚染している場合があるが、フォトダイオードとのコンタクト抵抗から見るとドレイン電極７と下部電極２５とのコンタクト抵抗の増加は微少であり問題ない。
【００６５】
アモルファスシリコン積層膜を形成する以降の製造方法については、実施の形態１と同様の方法で形成するため省略する。前述の通り、実施の形態２については、フォトダイオード１００がコンタクトホールＣＨ１の開口エッヂ近傍において下部電極２５が第一パッシベーション膜８を覆っている領域（図１４中の破線の領域２６）をまたがないようにして配置されていることに特徴がある。したがって、実施の形態１と同様に、フォトダイオード１００を構成するアモルファスシリコン積層膜には、段差を乗り越える領域が無いため、リーク電流の少ない良好なフォトダイオ−ド１００を形成することができる。さらに、下部電極２５を形成し、フォトダイオード１００をその上部に形成することにより、コンタクトホールＣＨ１を開口する際に付着するポリマーに起因するアモルファスシリコン膜の剥れを防止することができる。
【００６６】
本実施の形態の説明においては、フォトダイオード１００は下部電極２５に内包する配置となっており、フォトダイオード１００は、コンタクトホールＣＨ１の開口エッヂ内に配置されていることを前提としていた。しかしながら、前記のようにフォトダイオード１００を配置するためには、フォトリソグラフィー工程において少なくともコンタクトホールＣＨ１とドレイン電極７とのアライメントマージン、コンタクトホールＣＨ１とフォトダイオードとのアライメントマージンの２種類のアライメントマージンと、コンタクトホールＣＨ１、ドレイン電極７及びフォトダイオードの３種類の仕上がりばらつきを考慮して設計を行う必要がある。そのため、条件を考慮してフォトダイオード１００を配置するよう設計すると、フォトダイオードの開口率低下につながる場合もある。ここで、開口率を低下させることがない実施の形態２の変形例を、図１６、図１７に基づき説明する。図１６は、本実施の形態にかかるフォトセンサーに備えられるＴＦＴアレイ基枚の平面図を示したものである。図１７は、図１６においてＸＶＩＩ−ＸＶＩＩで示された箇所における断面図である。
【００６７】
製造方法については、ドレイン電極７の形成、コンタクトホールＣＨ１の開口、下部電極２５を形成する時のマスク寸法以外は実施の形態２と同様の方法で形成するため、説明を省略する。図１６に示すように、この変形例では、実施の形態２と同様に、ドレイン電極７と下部電極２５とのコンタクトホールＣＨ１の開口エッヂを、フォトダイオード１００を構成するアモルファスシリコン積層膜が乗り越えないよう構成されている。ここで、変形例の特徴は、フォトダイオード１００を形成するアモルファスシリコン積層膜が、コンタクトホールＣＨ１の外側に形成されていることに特徴がある。下部電極２５は、コンタクトホールＣＨ１の内部から第一パッシベーション膜８の表面まで延在されている。
【００６８】
フォトダイオード１００は、コンタクトホールＣＨ１の外側において、第一パッシベーション膜８の上に形成された下部電極２５の上に形成されている。このように、変形例では、フォトダイオード１００がコンタクトホールＣＨ１の開口エッヂの段差に乗り上げず、コンタクトホールＣＨ１の外側の均一な下地膜の上に形成されることとなる。そのため、下地膜の上に形成されたフォトダイオード１００が、下地膜から浮いてしまう現象を低減させることができる。前記の配置では、フォトダイオード１００のフォトリソグラフィー工程において、フォトダイオード１００と下部電極２５とのアライメントマージンのみを確保すればよく、実施の形態１よりアライメントマージンを小さくすることが可能となる。この結果、関口率を高めることが可能となる。
【００６９】
［実施の形態３］
実施の形態１、２において、第一パッシベーション膜８上にクリーンルーム中の雰囲気による有機汚染などにより、部分的に第一パッシベーション膜８とアモルファスシリコン膜９、１０、１１との密着力が低くなる場合がまれに発生する。その結果、アモルファスシリコン膜の膜剥れが発生し不良率が高くなる場合がある。
【００７０】
本実施の形態３において、以下、フォトダイオード１００及びＴＦＴアレイ基板周辺での、アモルファスシリコン膜の膜はがれを防止する実施の形態を図１８（ａ）〜（ｃ）、図１９（ａ）〜（ｃ）に基づき説明する。図１８及び図１９は、図１３及び図１４に対応する箇所における工程毎の断面図である。実施の形態３の特徴は、その製造方法にある。実施の形態３の製造方法において完成されたＴＦＴ基板については、図１３、図１４に示される第２の実施形態と略同一構成である。
【００７１】
以下、製造方法について説明する。第五のフォトリソグラフィー工程によりコンタクトホールＣＨ１を形成するまでは、実施の形態１及び実施の形態２と同様の製造方法で形成するため説明は省略する。本実施の形態３においては、コンタクトホールＣＨ１の形成後、フォトダイオード１００の下部電極２５となる第四の導電性薄膜を成膜する。第四の導電性薄膜の形成は、例えば、スパッタリング法を用いて、Ｃｒなどの高融点金属膜を成膜することにより行う。実施の形態３では、下部電極２５が積層されたアモルファスシリコンの形成後にパターニングされることに特徴がある。
【００７２】
次に、図１８（ａ）、図１９（ａ）に示すように、プラズマＣＶＤ法でフォトダイオード１００を形成するためのＰ（リン）をドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、Ｂ（ボロン）をドープしたアモルファスシリコン膜１１を一度も真空を破らずに同一成膜室で順番に成膜する。すなわち、第四の導電性膜をパターニングせずに、アモルファスシリコン膜９、１０、１１を成膜する。従って、第四の導電性薄膜が略全面に形成された状態で、アモルファスシリコン膜９、１０、１１が成膜される。
【００７３】
次に、例えばＩＺＯ、ＩＴＺＯ、ＩＴＳＯのいずれかのターゲットを用いたスパッタ法により非結晶透明導電膜を成膜する。非結晶透明導電膜の成膜後、第六のフォトリソグラフィー工程で、レジスト（図示せず）を形成する。そして、例えばシュウ酸を用いてエッチングを行い、パターニングして透明電極１２を形成する。
【００７４】
次に、第七のフォトリソグラフィー工程で透明電極１２のパターンより一回り大きく、かつ、コンタクトホールＣＨ１の開口エッヂより内側になるようなレジストパターンを形成する。次に、図１８（ｂ）、図１９（ｂ）に示すように、アモルファスシリコン層すなわち、Ｐ（リン）をドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、Ｂ（ボロン）をドープしたアモルファスシリコン膜１１の３層をパターニングする。これにより、３層積層構造からなるフォトダイオードが形成される。
【００７５】
次に、フォトリソグラフィー工程でアモルファスシリコン膜９、１０、１１のパターンより一回り大きいレジストパターンを形成する。そして、図１８（ｃ）、図１９（ｃ）に示すように、下部電極２５となる第四の導電性薄膜をパターニングする。
【００７６】
下部電極２５を形成する以降の製造方法については、実施の形態１、２の積層アモルファスシリコンを形成した以降と同様の方法で形成するため省略する。この製造方法により、基板端部のアモルファスシリコン膜の膜剥れを防止するだけでなく、ＴＦＴアレイ基板内の第一パッシベーション膜８上のアモルファスシリコン膜、コンタクトホールＣＨ１内部のアモルファスシリコン膜の膜剥れを防止することができる。
【００７７】
なお、本実施の形態の説明においては、フォトダイオード１００は下部電極２５を内包する配置となっているが、図１６、図１７に示す配置としてもアモルファスシリコン膜のはがれを防止することができる。
【００７８】
また、基板端部の本実施の形態の説明においては、ゲート絶縁膜３のエッヂ２８は、第一パッシベーション膜２９に覆われている形状としたが、本実施例の図１９（ａ）の状態を、図２０に示す状態としてもアモルファスシリコン膜のはがれを防止することができる。このように、実施の形態２とは異なる製造方法であっても、アモルファスシリコン膜のはがれを防止することができるフォトセンサーを製造することができる。
【００７９】
本案施例１、２、３に記述したＴＦＴは、アモルファスシリコンを用いた逆スタガ型のチャネルエッチタイプについて記述したが、ポリシリコンＴＦＴやクリスタルシリコンを用いたＭＯＳを用いても良く、さらにはスイッチング機能をもつ素子とフォトダイオードを組み合わせても良い。
【００８０】
上記の様に得られるアレイ基板を用いて、公知の方法によりＸ線撮像装置などのようなフォトセンサーを製造することも可能である。図示しないが、図２に示す第四パッシベーション膜１８上、もしくはそれよりも上層に、例えばＣｓＩからなるＸ線を可視光に変換するシンチレーターを蒸着により形成する。そして、低ノイズアンプとＡ／Ｄコンバーターなどを有するデジタルボード、ＴＦＴを駆動するドライバーボード、及び電荷を読み出す読み出しボードを接続し、Ｘ線撮像装置を作成することが出来る。
【図面の簡単な説明】
【００８１】
【図１】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板の平面図である。
【図２】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板の断面図である。
【図３】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基底端部の平面図である。
【図４】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板端部の断面図である。
【図５】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板の基板端部の製造工程を示す断面図である。
【図６】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板の製造工程を示す断面図である。
【図７】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板端部の製造方法を示す断面図である。
【図８】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板の製造工程を示す断面図である。
【図９】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板端部の製造工程を示す断面図である。
【図１０】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板の端子部の製造工程を示す断面図である。
【図１１】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイ基板の端子部の製造工程を示す断面図である。
【図１２】実施の形態１に係るフォトセンサーに備えられるＴＦＴアレイの他の例による基板端部の断面図である。
【図１３】実施の形態２に係るフォトセンサーに備えられるＴＦＴアレイ基板の平面図である。
【図１４】実施の形態２に係るフォトセンサーに備えられるＴＦＴアレイ基板の断面図である。
【図１５】実施の形態２に係るフォトセンサーに備えられるＴＦＴアレイ基板の製造工程を示す断面図である。
【図１６】実施の形態２に係るフォトセンサーに備えられる他の例によるＴＦＴアレイ基板と基板の平面図である。
【図１７】実施の形態２に係るフォトセンサーに備えられる他の例によるＴＦＴアレイ基板と基板の断面図である。
【図１８】実施の形態３に係るフォトセンサーに備えられるＴＦＴアレイ基板の製造工程を示す断面図である。
【図１９】実施の形態３に係るフォトセンサーに備えられるＴＦＴアレイ基板の製造工程を示す基板端部の断面図である。
【図２０】実施の形態３に係るフォトセンサーに備えられるＴＦＴアレイ基板の他の製造工程を示す基板端部の断面図である。
【図２１】特許文献１に記載されたＴＦＴアレイ基板の断面図である。
【符号の説明】
【００８２】
１ ガラス基板  ２ ゲート配線  ３ ゲート絶縁膜  ４ 半導体層
５ オーミックコンタクト層  ６ ソース電極  ７ ドレイン電極
８ 第一パッシベーション膜  ９ アモルファスシリコン膜
１０ アモルファスシリコン膜  １１ アモルファスシリコン膜  １２ 透明電極
１３ 第二パッシベーション膜  １４ データ配線  １５ バイアス配線
１６ 遮光層  １７ 第三パッシベーション膜  
１８ 第四パッシベーション膜  ２０ 端部
２１ 導電パターン  ２２ 電極  ２３ ショートリング配線  ２４ 端部
２５ 下部電極  ２６ 領域  ２７ 基板端  ２８〜３２ エッヂ  
３３、３４ 痕跡  １００ フォトダイオード  ６０２ ゲート絶縁膜
６０５ ソース電極層  ６０５ ソース電極  ６０６ ドレイン電極層  
６０９ カソード電極層  ＣＨ１〜ＣＨ７ コンタクトホール  Ｗ１、Ｗ２ 幅
１０２  素子領域    １０３  周辺領域    １０４  端子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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