(57)【特許請求の範囲】
【請求項１】
基板上に気相成長法により成膜された、未分極処理の、キュリー点Ｔｃが２８０℃であるＮｂ添加ＰＺＴからなる圧電体膜に対して、０℃以下の温度条件下で、所定の向きの、該圧電体膜の抗電界以上の大きさの電界を印加することにより、前記圧電体膜の自発分極を、前記所定の向きに配向させることを特徴とする圧電体膜の分極方法。
【請求項２】
前記未分極処理の圧電体膜が柱状結晶構造を有し、該未分極処理の圧電体膜の自発分極が、前記基板側から前記成膜面側に向かう向きに配向しているものであり、
前記所定の向きが、前記成膜面側から前記基板側に向かう向きであることを特徴とする請求項１記載の圧電体膜の分極方法。
【請求項３】
基板上に、下部電極層、圧電体膜および上部電極層がこの順に積層されてなる圧電素子を備えてなる圧電素子構造体の製造方法であって、
前記基板上に前記下部電極層、前記圧電体膜、前記上部電極層を順次成膜する成膜工程において、前記圧電体膜として、キュリー点Ｔｃが２８０℃であるＮｂ添加ＰＺＴからなる圧電体膜を気相成長法により成膜し、
請求項１記載の分極方法を用いて、前記圧電体膜に分極処理を施すことにより、
前記圧電体膜の自発分極が、前記上部電極層から前記下部電極層に向かう向きに配向している圧電素子構造体を製造することを特徴とする圧電素子構造体の製造方法。
【請求項４】
前記気相成長法としてスパッタ法を用い、前記圧電体膜として柱状結晶構造を有する圧電体膜を成膜することを特徴とする請求項３記載の圧電素子構造体の製造方法。
【請求項５】
前記圧電体膜を２０μｍ以下の厚みとなるように成膜することを特徴とする請求項３または４記載の圧電素子構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電体膜の分極方法および該分極方法を用いて圧電体膜に分極処理を施す工程を含む圧電素子構造体の製造方法に関するものである。
【背景技術】
【０００２】
電界印加強度の増減に伴って伸縮する圧電性を有する圧電体と、圧電体に対して電界を印加する電極とを備えた圧電素子が、インクジェット式記録ヘッドに搭載されるアクチュエータ等として使用されている。
【０００３】
圧電体材料としては、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下において「ＰＺＴ」と表記する）等のペロブスカイト構造を有する複合酸化物が知られている。かかる材料は電界無印加時において自発分極性を有する強誘電体である。なお、被置換イオンの価数よりも高い価数を有する各種ドナイオンを添加したＰＺＴでは、真性ＰＺＴよりも強誘電性能等の特性が向上すると共にキュリー温度が低下することが知られている。ＡサイトのＰｂ２＋を置換するドナイオンとして、Ｂｉ３＋，及びＬａ３＋等の各種ランタノイドのカチオンが知られており、ＢサイトのＺｒ４＋及び／又はＴｉ４＋を置換するドナイオンとして、Ｖ５＋，Ｎｂ５＋，Ｔａ５＋，Ｓｂ５＋，Ｍｏ６＋，及びＷ６＋等が知られている。
【０００４】
圧電素子として利用するためには、予め自発分極を所定方向に配向させるため、圧電体に対して分極処理を施す必要がある。分極処理としては、圧電体の上下面に電極を形成し、その電極間に電界を１００℃前後の温度条件下で印加する方法が一般的である。
【０００５】
特許文献１には、圧電体を一方向に飽和分極させた後、０℃から−５０℃までの温度において電界を印加して逆分極を行うことにより、初期の飽和分極より低い分極度の所望の分極率を得る分極方法が提案されている。ここでは、圧電体を飽和分極させる方法として、具体的には０．２ｍｍ厚の圧電体に対して、８０℃で６００Ｖ、３０分の条件で、絶縁油の中で分極処理を行う方法が記載されている。
【０００６】
近年、圧電素子中の圧電体の薄膜化および圧電特性の向上が図られおり、１００μｍ以下の厚みの圧電体膜を備えた圧電素子が提案されている。
【０００７】
圧電体膜を成膜する方法としては、スパッタ法、蒸着法、ゾルゲル法、レーザーアブレージョン法、有機金属化合物堆積法（ＭＯＤ）、有機金属化合物化学的気相堆積法（ＭＯＣＶＤなど種々の成膜方法がある。
【０００８】
これらの成膜方法のうちスパッタ法により圧電体膜を成膜すると、成膜された圧電体膜は、分極処理を行うことなく、成膜直後の状態で基板側から膜表面に向かう自発分極を有するものとなることが知られている。
【特許文献１】特開平５−１６０４６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
基板上にスパッタ法により成膜される圧電体膜を圧電素子として利用する場合、予め下部電極層が形成された基板上に、すなわち下部電極層上に圧電体膜を成膜し、圧電体膜上に上部電極層を形成する。このような、基板側から膜表面に向かう（下部電極層側から上部電極層側に向かう）自発分極を有する圧電体膜を備えた圧電素子構造体を実用化する場合、駆動時の電界の向きを自発分極の向きと一致させるためには、（１）上部電極層側を接地電位とし、下部電極層側をアドレス電極として正電位とする、あるいは、（２）下部電極層側を接地電位とし、上部電極層側をアドレス電極として負電位として駆動させる必要がある。
【００１０】
（１）の場合、基板側の電極である下部電極層を個別電極とする必要があり、製造プロセスが複雑になるという問題がある。他方（２）の場合、負電圧用の駆動ＩＣが必要となり、負電圧駆動を行うための負電圧駆動用ＩＣは正電圧駆動用ＩＣと比較してサイズが大きく、負電圧駆動用ＩＣを備えるために、これを備える装置全体のサイズが大きくなってしまう、また１枚のウェハから製造可能な素子数をＩＣサイズに合わせて減らす必要が生じること、さらには、負電圧駆動用ＩＣ自体も正電圧用と比較して高価であることからコスト高となるという問題がある。
【００１１】
そこで、圧電体膜の自発分極を反転させることにより、下部電極層を個別電極とすることなく、正電圧駆動ドライバＩＣを利用可能とすることが望まれる。自発分極を反転させるための反転分極方法としては、従来の分極処理と同様に、圧電体を挟む上下電極間に電圧を印加して行う方法を適用することが考えられる。また、圧電素子構造体において、複数の圧電素子の圧電体膜の自発分極の反転分極は一括して分極処理を施すことが望ましく、その場合、各圧電体膜の電極間にそれぞれ電圧を印加して多数の素子の圧電体膜について一括分極反転を行うこととなる。
【００１２】
しかしながら、本発明者らの実験によれば、圧電素子構造体に対して、１００℃前後の温度条件下で上述の一括分極反転処理を施した場合、電圧印加時の膜破壊による素子欠陥率が３０％以上と非常に高く、実用化できないという問題が生じた。
【００１３】
一般に、電圧印加時における膜破壊は、電圧印加時に組成欠陥や構造欠陥など相対的に抵抗が低い部分、もしくは表面欠損部や気孔部など形状的に電荷がたまりやすい部分をトリガーとして始まることが知られている。圧電体膜に連続的に電界を印加し続けると、トリガー部分の電荷集中箇所において発熱が生じ、局所的に温度が高くなる。この局所的に温度が高くなった部分において、急激に抵抗が下がることにより、電荷集中による破壊に至ると考えられる。
【００１４】
圧電素子構造体の分極処理において、複数の素子に共通のベタ電極である下部電極と、素子毎に設けられる上部電極との間に、一括して電圧を印加する場合、全電荷量は電極面積が大きくなればなるほど大きくなるものであり、複数の素子に対して一括して電圧を印加するためにトータル電極面積が大きくなり、電荷集中による破壊が生じやすくなる。このため、複数の素子を均一に反転させることが難しく、欠陥率が非常に高く、実用化が困難であった。
【００１５】
分極処理時の膜破壊の問題は、成膜時にＰｂが抜けてしまう組成欠陥を多く含む鉛系圧電体において顕著であり、さらには、キュリー点が低い、添加物系ＰＺＴ圧電体やリラクサ系Ｐｂ含有圧電体などにおいて顕著である。また、１００μｍ以下程度の厚みの圧電体膜は、バルク圧電体の場合と比較して、電界印加による破壊が起こりやすい。
【００１６】
本発明は、上記事情を鑑みてなされたものであり、破壊なく圧電体膜の自発分極を所定の向きに配向させる圧電体膜の分極方法を提供することを目的とするものである。また、圧電体膜の自発分極の向きが上部電極層側から下部電極層側に向かう向きである、実用化可能な圧電素子構造体の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
本発明の分極方法は、基板上に気相成長法により成膜された、未分極処理の、キュリー点Ｔｃが３００℃以下である圧電体膜に対して、０℃以下の温度条件下で、所定の向きの、該圧電体膜の抗電界以上の大きさの電界を印加することにより、前記圧電体膜の自発分極を、前記所定の向きに配向させることを特徴とするものである。
【００１８】
本発明の分極方法は、前記未分極処理の圧電体膜が柱状結晶構造を有し、該未分極処理の圧電体膜の自発分極が、前記基板側から前記成膜面側に向かう向きに配向しているものに対して特に好適である。
【００１９】
なお、抗電界とは、自発分極の向きが反転する電界をいう。  
また、本明細書において、「圧電体膜」とは１００μｍ以下の厚みの、基板上に成膜された圧電体をいうものであって、研磨により厚みが調整されたもの、及び形成後に、基板上に貼り付けられたもの等は含まないものとする。  
本発明の分極方法は、特に２０μｍ以下の厚みの圧電体膜に対して好適である。
【００２０】
本発明の圧電素子構造体の製造方法は、基板上に、下部電極層、圧電体膜および上部電極層がこの順に積層されてなる圧電素子を備えてなる圧電素子構造体の製造方法であって、
前記基板上に前記下部電極層、前記圧電体膜、前記上部電極層を順次成膜する成膜工程において、前記圧電体膜として、キュリー点Ｔｃが３００℃以下の圧電体膜を気相成長法により成膜し、
請求項１記載の分極方法を用いて、前記圧電体膜に分極処理を施すことにより、
前記圧電体膜の自発分極が、前記上部電極層から前記下部電極層に向かう向きに配向している圧電素子構造体を製造することを特徴とするものである。
【００２１】
前記圧電体膜として、少なくともＰｂを含むペロブスカイト型酸化物からなるものを成膜することが好ましい。
【００２２】
さらに、前記気相成長法としてスパッタ法を用い、前記圧電体膜として柱状結晶構造を有する圧電体膜を成膜することが好ましい。
【００２３】
また、前記圧電体膜を２０μｍ以下の厚みとなるように成膜することが好ましい。
【発明の効果】
【００２４】
本発明の分極方法によれば、基板上に気相成長法により成膜された、未分極処理の、キュリー点Ｔｃが３００℃以下である圧電体膜に対して、０℃以下の温度条件下で、所定の向きの、該圧電体膜の抗電界以上の大きさの電界を印加するので、電界印加時の圧電体膜の温度上昇を抑制し、リーク電流による膜破壊を抑制することができ、膜破壊を生じさせることなく、圧電体膜の自発分極を、所定の向きに配向させることができる。
【００２５】
本発明の圧電素子構造体の製造方法によれば、圧電体膜の成膜後、０℃以下の温度条件下で、上部電極層から下部電極層に向かう（成膜面側から基板側に向かう）電界を印加するので、電界印加時の圧電体膜の温度上昇を抑制し、リーク電流による膜破壊を抑制することができ、膜破壊を生じさせることなく、圧電体膜の自発分極を、上部電極層から下部電極層に向かう向きに配向させることができる。すなわち、クラックやボイドといった圧電素子の欠陥率を抑制した、自発分極が上部電極層から下部電極層に向かう向きに配向している実用化可能な圧電素子構造体を製造することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態について説明する。  
「圧電体膜の分極方法」
本発明者は、キュリー点Ｔｃが３００℃以下である圧電体膜に対して、所定温度以下の低温で分極処理を施すことにより、圧電体膜に破壊が生じることなくその自発分極を所定の向きに飽和分極させることができることを見いだした。
【００２７】
すなわち、本発明は、基板上に気相成長法により成膜された、未分極処理の、キュリー点Ｔｃが３００℃以下である圧電体膜に対して、０℃以下の温度条件下で、所定の向きの、該圧電体膜の抗電界以上の大きさの電界を印加することにより、前記圧電体膜の自発分極を、前記所定の向きに配向させることを特徴とする。
【００２８】
図１は、キュリー点が約２５０℃であるＮｂ添加ＰＺＴ圧電体膜の温度対電流値の測定結果（昇温、降温曲線）を示すものであり、Ｎｂ添加ＰＺＴ圧電体膜に３０ｋＶ／ｍｍの電圧を印加しつつ昇温もしくは降温時の暗電流値の変化を測定したものである。
【００２９】
この図１から、キュリー点（約２５０℃）に近づくほど急激に抵抗が下がり、電流値が上昇することがわかる。昇温時において、室温側から１５０℃付近までは暗電流値はほぼ０であるが、１５０℃を超えると暗電流値が徐々に大きくなり始め、２００℃を超えると増大する。先に述べたとおり、電界印加時に、電界集中箇所にて発熱が進むと急激に抵抗が下がり、これにより更なる電荷集中が生じ、膜破壊に至ると考えられる。なお、室温で分極反転を実施した場合、欠陥等で電荷集中を生じやすいトリガー部分では約２００℃から３００℃まで温度上昇していることがサーモビュワーで確認されている。
【００３０】
図１に示すＮｂ添加ＰＺＴの場合を例に挙げると、仮に欠陥等のトリガー部分で電荷集中が生じたとしても、キュリー点近傍の温度まで昇温しなければ、破壊に至らない。従って、本発明の分極方法のように、０℃以下の低温下で圧電体膜を積極的に冷却した状態で電界を印加する分極処理を行えば、電圧印加により圧電体膜中の組成欠陥や構造欠陥等の電荷が溜まりやすい部分に電荷集中が起こったとしても、電荷集中箇所の発熱を抑制することができ、膜破壊を抑制することができる。
【００３１】
特にＰＺＴ圧電体膜のように、Ｐｂを含むペロブスカイト型酸化物からなる膜は、スパッタによる成膜時にＰｂの組成欠陥が生じやすく、この組成欠陥部分は電荷集中が起こりやすいものであることから、０℃以下の低温下で電界を印加する分極処理を適用する効果が高い。
【００３２】
また、ＰＺＴにおいて、ＡサイトをＰｂ２＋をＢｉ３＋，及びＬａ３＋等の各種ランタノイドのカチオンで置換した、及び／又は、ＢサイトのＺｒ４＋及び／又はＴｉ４＋をＶ５＋，Ｎｂ５＋，Ｔａ５＋，Ｓｂ５＋，Ｍｏ６＋，及びＷ６＋等で置換した添加物系ＰＺＴや、高価数のドナイオンに合わせてＮｉ２＋、Ｃｏ２＋等の低価数のアクセプタイオンを共ドープしたリラクサ系Ｐｂ含有圧電体、例えば、ＰＺＴにＰｂ（Ｎｉ１／３Ｎｂ２／３）Ｏ３を添加する系など、組成系が増加するほど、３成分系ＰＺＴと比較して低くなる傾向があり、積極的に冷却しつつ分極処理を行う本発明を適用する効果が高い。
【００３３】
また、膜厚が薄ければ薄いほど電荷集中による破壊確率は大きくなるため、低温下での電界印加による分極処理は、膜厚の薄い、例えば２０μｍ以下、さらには１０μｍの以下の圧電体膜に対して効果が高い。
【００３４】
また、圧電体膜の温度を低くするほど、発熱によるキュリー点到達確率は低くなるため効果が大きい。しかしながら、温度を低くするほど抗電界が大きくなり、分極処理時の印加電界を大きくする必要がある。また極低温ほど温度安定制御のための装置構成が複雑化し、コストアップに繋がるため、低くても−５０℃以上とすることが望ましく、さらには−２０℃以上とすることが望ましい。
【００３５】
「圧電素子構造体の製造方法」
本発明の実施形態にかかる圧電体膜の分極方法を用いた圧電素子構造体の製造方法を図２〜６を参照して説明する。図２および図３は製造工程を示す圧電素子構造体の要部断面図、図４は圧電素子構造体に分極処理を施す工程を示す要部断面図、図５は本発明の製造方法により得られる圧電素子構造体１の要部断面図、図６は本発明の製造方法により得られる圧電素子構造体１の概略平面図である。なお、視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
【００３６】
図２に示すように、まず、複数の振動板（ダイアフラム）１２が形成されてなる基板１１を用意し、該基板１１上に下部電極層２２を形成する。必要に応じて、下部電極層２２を成膜する前に、バッファ層や密着層を成膜してもよい。その後、下部電極層２２上に、キュリー点が３００℃以下であり、厚み２０μｍ以下である圧電体膜２３を気相成長法により成膜し、さらに圧電体膜２３上に上部電極層２４を成膜する。
【００３７】
このとき、後記の成膜条件でスパッタ法により圧電体膜２３を成膜することにより、キュリー点が３００℃以下である、柱状結晶構造を有し、自発分極ｄｐが下部電極層２２から上部電極層２４に向かう向きの圧電体膜２３を得ることができる。
【００３８】
その後、図３に示すように、上部電極層２４と圧電体膜２３とをエッチングして振動板１２に対応させて分離させた構造体１Ａを作製する。
【００３９】
その後、本発明の圧電体膜の分極方法を用いて圧電体膜の自発分極を、上部電極層２４から下部電極層２２に向かう向きに配向させる。分極処理は、図４に示すように、構造体１Ａを冷却装置５０内に配し、０℃以下の温度条件下で行う。
【００４０】
この分極処理により、図５示すような自発分極ｄｐが上部電極層２４から下部電極層２２へ向かう向き（下向き）の圧電素子構造体１を製造することができる。
【００４１】
上記製造方法では、圧電体膜のエッチングを行い個々の素子に分離した後に分極処理をするものとしたが、分極処理を行った後に素子分離を行ってもよい。また、圧電体膜は複数の圧電素子に共通の連続膜でもよいが、互いに分離する構成とすることで、個々の素子における伸縮がスムーズに起こるので、より大きな変位量が得られ好ましい。なお、圧電体膜が個々の素子毎に分離されている場合、圧電体膜上に設けられる上部電極層は、圧電体膜の表面において中央部に圧電体膜より小さめに形成することが好ましい。これは、圧電体膜が非常に薄くなってくると、上部電極、下部電極の間隔が小さく圧電体膜両端からリークが生じる恐れがあるためである。ただし、構造体の製造上は圧電体膜と上部電極層の大きさは略一致したものとする方が工程を簡素化できる。
【００４２】
（圧電体膜の成膜方法）
キュリー点が３００℃以下の圧電体膜の成膜方法について説明する。圧電体膜を成膜させる気相成長法としては、ＣＶＤ法、スパッタ法、エアロゾルデポジション法などがあるが、ここでは、特に、圧電特性に優れた圧電体膜を作製することができるスパッタ法について説明する。以下に説明する成膜方法を用い、少なくともＰｂを含むペロブスカイト型酸化物からなる圧電体膜を成膜すれば、柱状結晶構造を有し、その自発分極が基板側から成膜面側に向かう向きに配向したものを得ることができる。なお、本発明の製造方法は、成膜方法はスパッタ法に限られるものではなく、スパッタ法以外の気相成長法で成膜してもよく、また、成膜される圧電体膜は柱状結晶構造に限るものではなく、柱状結晶構造を有しないものであってもよい。
【００４３】
圧電体膜の成膜は、スパッタ装置内において行う。スパッタ法において、成膜される膜の特性を左右するファクターとしては、成膜温度、基板の種類、基板に先に成膜された膜があれば下地の組成、基板の表面エネルギー、成膜圧力、雰囲気ガス中の酸素量、投入電力、基板−ターゲット間距離、プラズマ中の電子温度及び電子密度、プラズマ中の活性種密度及び活性種の寿命等が考えられる。
【００４４】
本出願人は多々ある成膜ファクターの中で、成膜される膜の特性への影響の大きなファクターを検討し、良質な膜を成膜可能となる成膜条件を見出している（特開２００８−０８１８０１号公報、特開２００８−０８１８０２号公報、特開２００８−１０６３５３号公報を参照。）。具体的には、成膜温度Ｔｓと、Ｖｓ−Ｖｆ（Ｖｓは成膜時のプラズマ中のプラズマ電位、Ｖｆはフローティング電位）、Ｖｓ、及び基板−ターゲット間距離Ｄのいずれかとを好適化することにより、良質な膜を成膜できることを見出している。すなわち、成膜温度Ｔｓを横軸にし、Ｖｓ−Ｖｆ，Ｖｓ，及び基板−ターゲット間距離Ｄのいずれかを縦軸にして、膜の特性をプロットすると、ある範囲内（以下に示す条件）において良質な膜を成膜できることを見出している。なお、成膜温度Ｔｓは、成膜する圧電体膜のキュリー点よりも高い温度とする。
【００４５】
（第１の成膜条件）
成膜温度Ｔｓと、Ｖｓ−Ｖｆとを好適化した成膜条件であり、成膜温度Ｔｓ（℃）と、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）とフローティング電位Ｖｆ（Ｖ）との差であるＶｓ−Ｖｆ（Ｖ）とが、下記式（１）及び（２）を充足する成膜条件で成膜を行う。なお、下記式（１）〜（３）を充足する成膜条件で成膜を行うことが特に好ましい。  
Ｔｓ（℃）≧４００・・・（１）、
−０．２Ｔｓ＋１００＜Ｖｓ−Ｖｆ（Ｖ）＜−０．２Ｔｓ＋１３０・・・（２）、
１０≦Ｖｓ−Ｖｆ（Ｖ）≦３５・・・（３）
なお、Ｖｓ−Ｖｆは、基板とターゲットとの間にアースを設置するなどして、変えることができる。なお、特開２００８-０８１８０３号公報に記載の成膜装置を用いることにより、簡易な方法でプラズマ空間電位を調整することができる。この成膜装置は、ターゲットを保持するターゲットホルダの成膜基板側の外周を取囲むシールドを備え、シールドの存在によって、プラズマ空間の電位状態を調整することができるよう構成されている。
【００４６】
（第２の成膜条件）
成膜温度Ｔｓと基板ＢとターゲットＴとの離間距離（基板―ターゲット間距離）Ｄ（ｍｍ）とを好適化した成膜条件であり、成膜温度Ｔｓ（℃）と基板―ターゲット間距離Ｄ（ｍｍ）とが下記式（４）及び（５）を充足する条件、又は（６）及び（７）を充足する成膜条件で成膜する。  
４００≦Ｔｓ（℃）≦５００・・・（４）、
３０≦Ｄ（ｍｍ）≦８０・・・（５）、
５００≦Ｔｓ（℃）≦６００・・・（６）、
３０≦Ｄ（ｍｍ）≦１００・・・（７）
【００４７】
（第３の成膜条件）
成膜温度Ｔｓと成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）とを好適化した成膜条件であり、成膜温度Ｔｓ（℃）と、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）とが、下記式（８）及び（９）を充足する成膜条件又は、（１０）及び（１１）を充足する成膜条件で成膜する。  
４００≦Ｔｓ（℃）≦４７５・・・・（８）、
２０≦Ｖｓ（Ｖ）≦５０・・・・・・（９）、
４７５≦Ｔｓ（℃）≦６００・・・（１０）、
Ｖｓ（Ｖ）≦４０・・・・・・・・（１１）
【００４８】
なお、上述の第１から第３の成膜条件のいずれかを満たす条件で、例えば、下記一般式（Ｐ）で表されるペロブスカイト型酸化物からなる圧電体膜を成膜することにより、配向性の高い圧電体膜を得ることができる。
【００４９】
（Ｐｂ1-ｘ＋δＡｘ）（ＺｒyＴｉ1-y)1-zＭz]ＯW・・・（Ｐ）
（式中、Ｐｂ及びＡはＡサイト元素であり、ＡはＰｂ以外の少なくとも１種の元素である。Ｚｒ、Ｔｉ及びＭはＢサイト元素であり、ＭはＶ族及びＶＩ族の元素群より選ばれた少なくとも１種の金属元素である。
【００５０】
ｘ≧０、ｙ＞０、ｚ≧０。  
δ＝０及びＷ＝３が標準であるが、これらの値はペロブスカイト構造をとり得る範囲内で基準値からずれてもよい。）
上記式（Ｐ）で表されるペロブスカイト型酸化物はｘ＝ｚ＝０のとき、チタン酸ジルコン酸鉛（ＰＺＴ）である。ＡはＬａ、Ｂｉのうちの少なくとも１種の金属元素であることが好ましい。Ｍは、Ｎｂ，Ｗ，Ｎｉからなる群より選ばれた少なくとも１種の金属元素であることが好ましい。
【００５１】
上記式（Ｐ）において、特にｘ＞０および／またはｚ＞０のような、添加物系のＰＺＴ酸化物を、上記いずれかの成膜方法により成膜すると、３００℃以下程度のキュリー点を有する圧電体膜を得ることができる。
【００５２】
上記いずれかの成膜条件で成膜された圧電体膜は、基板側から結晶成長の方向（成膜面側）に延びる多数の柱状結晶からなる膜であり、かつその自発分極の向きが下部電極層側から上部電極層側へ、すなわち、基板から圧電体膜表面（成膜面）に向かうものとなる。
【００５３】
なお、柱状結晶の成長方向は基板面に対して非平行であればよく、略垂直方向でも斜め方向でも構わない。圧電体膜をなす多数の柱状結晶の平均柱径は特に制限なく、３０ｎｍ以上１μｍ以下が好ましい。柱状結晶の平均柱径が過小では、強誘電体として充分な結晶成長が起こらない、所望の圧電性能が得られないなどの恐れがある。柱状結晶の平均柱径が過大では、パターニング後の形状精度が低下するなどの恐れがある。
【００５４】
なお、上記では特にＰｂを含むペロブスカイト型酸化物であるＰＺＴ系の圧電体膜について例を挙げたが、ＰＺＴ系以外のＢａＴｉＯ３やＬｉＮｂＯ３などの圧電材料においてもスパッタ法で成膜することにより、ＰＺＴ系と同様の自発分極が生じることから、これらの圧電体膜を備えるものとしてもよい。
【００５５】
（分極方法）
図４に示すように、低温域で温度制御可能な冷却装置５０内に構造体１Ａを配置し、冷却装置５０により温度制御を行い、構造体１Ａを０℃以下の所定温度下にて、圧電体膜２３に所定の電圧を印加する。冷却装置５０としては、例えば、市販のクライオスタットを用いることができる。
【００５６】
圧電素子の下部電極層２２を接地させ、各上部電極層２４を正電位となるように分極反転駆動電源４０に接続し、上下電極間に上部電極層２４から下部電極２２に向かう（成膜面側から基板側に向かう）向きの電界Ｅを印加する。両電極間に印加する電圧の大きさは圧電体膜２３の抗電界以上の電界Ｅが圧電体膜２３に印加される大きさとする。電圧保持時間は１分〜３０分程度とする。
【００５７】
例えば、キュリー点２８０℃のＮｂ添加ＰＺＴからなる圧電体膜に対しては、クライオスタット内の温度を０℃とし、圧電体膜の温度を０℃に安定させ後、クライオスタット内の温度を０℃に維持した状態で、１０ｋＶ／ｍｍの大きさの電圧を、１０分間連続的に印加する。
【００５８】
（圧電素子構造体）
上記実施形態の圧電素子構造体の製造方法により得られる圧電素子構造体１の構成について説明する。図５および図６に示すように、圧電素子構造体１は、基板１１上に複数の圧電素子２を備えてなる。本実施形態においては、基板１１は複数のダイアフラム構造が形成されてなる構造体であり、各振動板１２上にそれぞれ圧電素子２が設けられている。圧電素子２は、下部電極層２２、スパッタ法等の気相成長法により成膜された圧電体膜２３、上部電極層２４が基板１１上に順次積層された素子であり、上部電極層２４と下部電極層２２とにより厚み方向に電界が印加される構成である。
【００５９】
下部電極層２２は基板１１の略全面に形成されており複数の圧電素子２の共通電極となっている。一方、圧電体膜２３、上部電極層２４は各振動板１２に応じた分離パターン状に構成されている。
【００６０】
圧電素子構造体１における圧電素子２の圧電体膜２３の自発分極ｄｐは、上部電極層２４から下部電極層２２に向かう向き（成膜面から基板１１に向かう向き）に配向している。
【００６１】
基板１１としては、熱伝導率、加工性が良いことからシリコン基板が好ましく、特には、シリコン基板上にＳｉＯ２膜とＳｉ活性層とが順次積層されたＳＯＩ基板等の積層基板が好適に用いられる。また、振動板１２と下部電極層２２との間に、格子整合性を良好にするためのバッファ層や、電極と基板との密着性を良好にするための密着層等を設けても構わない。
【００６２】
振動板は本実施形態のような基板１１の一部を加工したものに限るものではなく、基板とは別体とし、基板と貼り合わせてもよい。基板と振動板とを別体で構成する場合には、基板としては、シリコンのみならず，ガラス，ステンレス（ＳＵＳ），イットリウム安定化ジルコニア（ＹＳＺ），アルミナ，サファイヤ，及びシリコンカーバイド等を用いることができる。
【００６３】
下部電極層２２の主成分としては、特に制限なく、Ｉｒ、Ａｕ，Ｐｔ，ＩｒＯ２，ＲｕＯ２，ＬａＮｉＯ３，及びＳｒＲｕＯ３等の金属又は金属酸化物、及びこれらの組合せが挙げられる。下部電極層２２と上部電極層２４の厚みは特に制限なく、５０〜５００ｎｍであることが好ましい。
【００６４】
上部電極層２４の主成分としては、特に制限なく、下部電極層２２で例示した材料、Ａｌ，Ｔａ，Ｃｒ，及びＣｕ等の一般的に半導体プロセスで用いられている電極材料、及びこれらの組合せが挙げられる。
【００６５】
圧電体膜２３の厚みは、好ましくは２０μｍ以下、さらに好ましくは１０μｍ以下である。
【００６６】
本圧電素子構造体１では、上部電極層２４をアドレス電極とする正電圧駆動により、電界印加強度の増減に伴う伸縮が効果的に起こり、電界誘起歪による圧電効果が効果的に得られる。すなわち、本圧電素子構造体１を用いたアクチュエータを構成する場合、下部電極層２２を印加電圧が固定されるグラウンド（ＧＮＤ）電極とし、上部電極層２４を印加電圧が変動されるアドレス電極として、正電圧駆動ドライバＤ＋を利用することができるので、負電圧駆動ドライバを利用する場合と比較して、コストを抑制することができると共に、装置全体の大きさを小さく構成することができる。
【００６７】
なお、圧電素子構造体１は、正電圧駆動ドライバＤ＋を備え、例えば、振動板１２の下部をインクを貯留する加圧液室としてインクジェット式記録ヘッドに適用することができ、多チャンネルインク吐出部分の圧電変位が均一化されるため、インク吐出量が一定となり、面内均一性アップによる高画質化に繋がる。また、本発明の製造方法を用いれば素子破壊率をほぼ０％に抑制することができるため、歩留まりを上昇させコストダウンが可能となる。
【実施例】
【００６８】
上述の第１の成膜条件によりスパッタ法で形成された、Ｎｂ添加ＰＺＴからなるキュリー点２８０℃の圧電体膜を備えた構造体である複数のサンプル（サンプル１〜１０）に対して、異なる温度条件下で電界を印加して分極処理を施し、評価を行った。図７および図８は、構造体の分極処理時の構成を示す概念図であり、図７は分極処理時の構成を示す概略断面図、図８は構造体の概略平面図である。
【００６９】
分極処理に供される構造体４は、Ｓｉ基板３１上に下部電極層３２としてＴｉ層３２ａおよびＩｒ層３２ｂを形成し、下部電極層３２上に、スパッタ法により膜厚５μｍのＮｂ添加系ＰＺＴ圧電体膜３３を成膜し、さらにＴｉ層３４ａ、Ｉｒ層３４ｂからなる上部電極３４をＰＺＴ圧電体膜３３上にパターン形成したものである。ここではＮｂ添加ＰＺＴ圧電体膜３３上に２００チャンネル（２００素子相当）分の電極を形成した。さらに、各上部電極３４から引き出し配線３６を形成し、その末端には電極パッド３５を形成した。なお、引き出し配線３６および電極パット３５形成領域においては、圧電体膜３３上にポリイミド樹脂層３７を設け、該樹脂層３７上に配線３６、パッド３５を形成している。
【００７０】
電極パッド３５にプローブもしくはワイヤーボンディングもしくはＦＰＣ(Flexible Printed Circuit)配線により分極反転駆動電源４０に接続し、下部電極３２は接地させた。
【００７１】
上記構成のサンプル１〜１０について、構造体４をクライオスタット５０内に配置し、クライオスタット５０内をそれぞれ下記表１に示す温度に維持した状態で、分極処理を行った。このとき、構造体の各電極層間（２００チャンネル）に対して同時に、上下電極間に印加電圧：１０ｋＶ／ｍｍ、電圧保持時間１０分の条件で電界Ｅを印加して分極反転処理を行った。この分極反転処理後の構造体について、２００チャンネル中の破壊されたチャンネル数から破壊率を調べた。
【００７２】
表１は、サンプル１〜１０の温度条件および分極処理後の破壊率を示すものである。
【表１】
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【００７３】
表１に示す結果を、温度と破壊率との関係を示すグラフとして図９に示す。  
温度条件１００℃で分極処理を行ったものは破壊率３０−４０％と非常に破壊率が高く、一方、温度条件１０℃以下では破壊率０％を得ることができた。この結果から、破壊率を１０％以下とするためには、２０℃以下とする必要があり、さらに、破壊率を０％にするためには、温度０℃以下が好ましいことが明らかである。
【００７４】
なお、ここではキュリー点２８０℃のＮｂ添加ＰＺＴ膜を圧電体膜としており、キュリー点Ｔｃを基準にすると、２０℃以下とは、[Ｔｃ−２６０（℃）]以下に相当し、０℃以下とは[Ｔｃ−２８０（℃）]以下に相当する。
【産業上の利用可能性】
【００７５】
本発明の圧電素子構造体は、インクジェット式記録ヘッド，磁気記録再生ヘッド，ＭＥＭＳ（Micro Electro-Mechanical Systems）デバイス，マイクロポンプ，超音波探触子等に搭載される圧電アクチュエータ等に好ましく利用できる。
【図面の簡単な説明】
【００７６】
【図１】Ｎｂ添加ＰＺＴ圧電体膜における暗電流の温度依存性を示す図
【図２】本発明に係る実施形態の製造方法の製造工程を示す要部断面図（その１）
【図３】本発明に係る実施形態の製造方法の製造工程を示す要部段面図（その２）
【図４】本発明に係る実施形態の製造方法の分極処理工程を示す要部断面図
【図５】本発明に係る実施形態の製造方法により製造される圧電素子構造体の要部断面図
【図６】本発明に係る実施形態の製造方法により製造される圧電素子構造体の概略平面図
【図７】実施例の構造体の構成および分極処理時の構成を示す要部の概略断面図
【図８】実施例の構造体の構成および分極処理時の構成を示す要部の概略平面図
【図９】実施例における分極処理温度と破壊率との関係を示すグラフ
【符号の説明】
【００７７】
１    圧電素子構造体
１Ａ    圧電素子構造体（分極処理前）
２    圧電素子
１１、３１    基板
１２    振動板
２２、３２    下部電極層
２３、３３    圧電体膜
２４、３４    上部電極層
４０    電源
５０    冷却装置（クライオスタット）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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