(57)【特許請求の範囲】
【請求項１】
電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、
各々が前記メモリセルの前記制御ゲートに接続された複数のワード線と、
各々が電圧を発生する第１チャージポンプ回路と第２チャージポンプ回路とを含む電圧発生回路と、
各々が前記ワード線毎に設けられ、前記電圧発生回路で発生された前記電圧を印加する複数のワード線ドライバと
を具備し、前記第１チャージポンプ回路で発生された前記電圧は、データのプログラム時及び読み出し時において非選択とされたワード線のうち、選択ワード線に隣接するワード線に対応した前記ワード線ドライバに与えられ、
前記第２チャージポンプ回路で発生された前記電圧は、前記非選択とされたワード線のうち、前記選択ワード線に隣接しないワード線に対応した前記ワード線ドライバに与えられる
ことを特徴とする半導体記憶装置。
【請求項２】
前記ワード線ドライバの各々は、前記第１チャージポンプ回路で発生された電圧を、対応する前記ワード線に転送する第１スイッチと、
前記第２チャージポンプ回路で発生された電圧を、対応する前記ワード線に転送する第２スイッチと
を備え、前記第１チャージポンプ回路は、前記プログラム時において第１電圧を発生し、前記読み出し時において第２電圧を発生し、
前記第１スイッチは、前記プログラム時には前記第１電圧を転送し、前記読み出し時には前記第２電圧を転送する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電圧発生回路は、前記第１チャージポンプ回路の発生する電圧の上限を決めるリミッター回路を更に備え、該リミッター回路は、前記プログラム時及び読み出し時に共通に使用される
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを有するメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）が知られている。また、大容量化及び高集積化可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリが知られている。近年のＮＡＮＤ型フラッシュメモリでは、その微細化及び多値（multi-level）化が進むにつれて、必要とされる電圧の種類も増加している。例えばデータのプログラム時に着目した場合、非選択のワード線に印加すべき電圧だけでも複数種類ある（例えば特許文献１参照）。
【０００３】
しかし、電圧の種類や、電圧を発生するチャージポンプ回路の負荷の変動を増やすことは、チャージポンプ回路の数・種類を増やすことになり、またチャージポンプ回路の制御を困難にさせる。
【特許文献１】米国特許７，０８８，６２０明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、回路規模の増加を抑制しつつ、動作電圧の制御性を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
この発明の一態様に係る半導体記憶装置は、電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、各々が前記メモリセルの前記制御ゲートに接続された複数のワード線と、各々が電圧を発生する第１チャージポンプ回路と第２チャージポンプ回路とを含む電圧発生回路と、各々が前記ワード線毎に設けられ、前記電圧発生回路で発生された前記電圧を印加する複数のワード線ドライバとを具備し、前記第１チャージポンプ回路で発生された前記電圧は、データのプログラム時及び読み出し時において非選択とされたワード線のうち、選択ワード線に隣接するワード線に対応した前記ワード線ドライバに与えられ、前記第２チャージポンプ回路で発生された前記電圧は、前記非選択とされたワード線のうち、前記選択ワード線に隣接しないワード線に対応した前記ワード線ドライバに与えられる。
【発明の効果】
【０００６】
この発明によれば、回路規模の増加を抑制しつつ、動作電圧の制御性を向上出来る半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【０００９】
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、センスアンプ２０、ソース線ドライバ３０、ロウデコーダ４０、ドライバ回路５０、電圧発生回路６０、及び制御回路７０を備えている。
【００１０】
まずメモリセルアレイ１０について説明する。メモリセルアレイ１０は、複数のメモリセルユニット１１を備えている。メモリセルユニット１１の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
【００１１】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ〜ＢＬｍ（ｍは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｍについても、単にビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１１を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１２】
図１では、１行のメモリセルユニット１１のみを図示している。しかし、メモリセルアレイ１０内には複数行のメモリセルユニット１１が設けられても良い。この場合、同一列にあるメモリセルユニット１１は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット１１は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００１３】
センスアンプ２０は、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。
【００１４】
ソース線ドライバ３０は、ソース線に電圧を与える。
【００１５】
ロウデコーダ４０は、セレクトゲート線ＳＧＤ、ＳＧＳ毎に設けられたＭＯＳトランジスタ４１、４２、ワード線ＷＬ０〜ＷＬ３１毎に設けられたＭＯＳトランジスタ４３、及びブロックデコーダ４４を備えている。
【００１６】
ＭＯＳトランジスタ４１、４２の電流経路の一端は、それぞれ対応するセレクトゲート線ＳＧＤ、ＳＧＳに接続され、他端はそれぞれ信号線ＳＧＤＤ、ＳＧＳＤに接続される。またＭＯＳトランジスタ４３の電流経路の一端は、それぞれ対応するワード線ＷＬ０〜ＷＬ３１に接続され、他端はそれぞれ信号線ＣＧ０〜ＣＧ３１に接続される。以下、信号線ＣＧ０〜ＣＧ３１を区別しない場合には、単に信号線ＣＧと呼ぶ。そして、同一のメモリブロック内の選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに接続されたＭＯＳトランジスタ４１〜４３のゲートは、同一の制御線ＴＧに接続される。
【００１７】
ブロックデコーダ４４は、外部からブロックアドレスを受け取りデコードする。そして、選択メモリセルトランジスタが含まれるメモリセルユニット１１に対応するＭＯＳトランジスタ４３が接続された制御線ＴＧを選択して、ＭＯＳトランジスタ４１〜４３をオン状態とする。
【００１８】
ドライバ回路５０は、信号線ＳＧＤＤ、ＳＧＳＤ毎に設けられたセレクトゲート線ドライバ５１、５２、信号線ＣＧ毎に設けられたワード線ドライバ５３、及びページデコーダ５０を備えている。
【００１９】
ページデコーダ５４は、外部からページアドレスを受け取りデコードする。そしてそのデコード結果が各ドライバ５１〜５３に与えられる。セレクトゲート線ドライバ５１、５２はそれぞれ、ページデコーダ５４におけるデコード結果に応じて、信号線ＳＧＤＤ、ＳＧＳＤに電圧を印加する。ワード線ドライバ５３はそれぞれ、ページデコーダ５４におけるデコード結果に応じて、信号線ＣＧ０〜ＣＧ３１に電圧を印加する。各ドライバ５１〜５３の構成と、それぞれが印加する電圧については、後に詳述する。
【００２０】
制御回路７０は、外部からコマンドを受け取り、コマンドに応じて電圧発生回路６０の動作を制御する。すなわち制御回路７０は、データの書き込み時、読み出し時、消去時等において、適切な電圧を発生するよう、電圧発生回路６０に対して命令する。
【００２１】
電圧発生回路６０は、第１チャージポンプ回路６１、４個の第２チャージポンプ回路６２−１〜６２−４、及び第３チャージポンプ回路６３を備えている。なお、第２チャージポンプ回路６２−１〜６２−４について、特に区別をしない限りは単に第２チャージポンプ回路６２と呼ぶ。
【００２２】
第１チャージポンプ回路６１は、メモリセルトランジスタＭＴに対するデータのプログラム時及び読み出し時において、選択ワード線ＷＬに隣接する非選択ワード線ＷＬに印加すべき電圧を発生する。
【００２３】
第２チャージポンプ回路６２は、メモリセルトランジスタＭＴに対するデータのプログラム時及び読み出し時において、第１チャージポンプ回路６１によって電圧が与えられる非選択ワード線以外の非選択ワード線に印加すべき電圧を発生する。
【００２４】
第３チャージポンプ回路６３は、各ドライバ５１〜５３の制御に必要な電圧を発生する。
【００２５】
なお、電圧発生回路６０内には、プログラム時に選択ワード線に印加すべきプログラム電圧ＶＰＧＭを発生するチャージポンプ回路、及び読み出し時に選択ワード線に印加すべき読み出し電圧ＶＣＧＲを発生するチャージポンプ回路（第４チャージポンプ回路）も含まれるが、図示は省略する。
【００２６】
第１〜第３チャージポンプ回路６１〜６３及び上記第４チャージポンプ回路の発生する電圧について、図２を用いて説明する。図２は、第１〜第３チャージポンプ回路６１〜６３及び第４チャージポンプ回路の発生する電圧を示す表である。
【００２７】
図示するように、第１チャージポンプ回路６１は、データのプログラム時には電圧ＶＰＡＳＳＨを発生し、読み出し時には電圧ＶＲＥＡＤＬＡを発生する。第２チャージポンプ回路６２は、プログラム時には電圧ＶＰＡＳＳ（＜ＶＰＡＳＳＨ）、または電圧ＶＰＡＳＳ及び電圧ＶＰＡＳＳＬ（＜ＶＰＡＳＳ）を発生し、読み出し時には電圧ＶＲＥＡＤを発生する。第３チャージポンプ回路６３は、プログラム時及び読み出し時に電圧ＶＲＥＡＤＨを発生する。そして第４チャージポンプ回路は、上述のようにプログラム時には電圧ＶＰＧＭを発生し、読み出し時には電圧ＶＣＧＲを発生する。これらの電圧の用途については後述する。
【００２８】
次に、上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００２９】
図示するように、各々のメモリセルトランジスタＭＴは１６値（16-levels）のデータ（４ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“９”、“Ａ”、“Ｂ”、…“Ｆ”の１６種のデータを保持出来る。メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７＜Ｖ７８である。“８”データの閾値電圧Ｖth８は、Ｖ７８＜Ｖth８＜Ｖ８９である。“９”データの閾値電圧Ｖth９は、Ｖ８９＜Ｖth９＜Ｖ９Ａである。“Ａ”データの閾値電圧ＶthＡは、Ｖ９Ａ＜ＶthＡ＜ＶＡＢである。“Ｂ”データの閾値電圧ＶthＢは、ＶＡＢ＜ＶthＢ＜ＶＢＣである。“Ｃ”データの閾値電圧ＶthＣは、ＶＢＣ＜ＶthＣ＜ＶＣＤである。“Ｄ”データの閾値電圧ＶthＤは、ＶＣＤ＜ＶthＤ＜ＶＤＥである。“Ｅ”データの閾値電圧ＶthＥは、ＶＤＥ＜ＶthＥ＜ＶＥＦである。“Ｆ”データの閾値電圧ＶthＦは、ＶＥＦ＜ＶthＦである。
【００３０】
なお、メモリセルトランジスタＭＴが保持可能なデータは上記１６値に限らず、例えば２値（１ビットデータ）、４値（２ビットデータ）、８値（３ビットデータ）などであっても良い。
【００３１】
次に、図１で説明したワード線ドライバ５３の構成について、図４を用いて説明する。図４は、ワード線ドライバ５３の各々の回路図である。図示するようにワード線ドライバ５３は、ｎチャネルＭＯＳトランジスタ８０〜８５を備えている。
【００３２】
ＭＯＳトランジスタ８０は、ゲートにレベルシフタ回路ＬＳＴＰからの出力信号が入力され、電流経路の一端に電圧ＶＰＧＭまたはＶＣＧＲが印加され、電流経路の他端が対応する信号線ＣＧ０〜ＣＧ３１のいずれかに接続されている。  
ＭＯＳトランジスタ８１は、ゲートにローカルポンプ回路ＳＷＶＰＡＳＳ１からの出力信号が入力され、電流経路の一端に電圧ＶＰＡＳＳまたはＶＲＥＡＤが印加され、電流経路の他端が対応する信号線ＣＧ０〜ＣＧ３１のいずれかに接続されている。  
ＭＯＳトランジスタ８２は、ゲートにローカルポンプ回路ＳＷＶＰＡＳＳ２からの出力信号が入力され、電流経路の一端に電圧ＶＰＡＳＳＬが印加され、電流経路の他端が対応する信号線ＣＧ０〜ＣＧ３１のいずれかに接続されている。  
ＭＯＳトランジスタ８３は、ゲートにレベルシフタ回路ＬＳＨＶＸ１からの出力信号が入力され、電流経路の一端に電圧ＶＧＰが印加され、電流経路の他端が対応する信号線ＣＧ０〜ＣＧ３１のいずれかに接続されている。  
ＭＯＳトランジスタ８４は、ゲートにレベルシフタ回路ＬＳＨＶＸ２からの出力信号が入力され、電流経路の一端に電圧ＶＩＳＯが印加され、電流経路の他端が対応する信号線ＣＧ０〜ＣＧ３１のいずれかに接続されている。  
ＭＯＳトランジスタ８５は、ゲートにローカルポンプ回路ＳＷＶＰＡＳＳ３からの出力信号が入力され、電流経路の一端に電圧ＶＰＡＳＳＨまたはＶＲＥＡＤＬＡが印加され、電流経路の他端が対応する信号線ＣＧ０〜ＣＧ３１のいずれかに接続されている。
【００３３】
上記レベルシフタ回路ＬＳＴＰ、ローカルポンプ回路ＳＷＶＰＡＳＳ１〜ＳＷＶＰＡＳＳ３、及びレベルシフタ回路ＬＳＨＶＸ１、ＬＳＨＶＸ２は、ページデコーダ５４によって選択される。そしてレベルシフタ回路ＬＳＨＶＸ１、ＬＳＨＶＸ２は、その出力信号を電圧ＶＲＥＡＤＨレベルにレベル変換する。また、電圧ＶＧＰ、ＶＩＳＯは、例えば電圧発生回路６０から与えられても良いし、その他の電圧を流用したものであっても良い。これらの電圧の役割については後述する。そして上記構成のワード線ドライバ５３において、ページデコーダ５４のデコード結果に応じてＭＯＳトランジスタ８０〜８５のいずれか１つのＭＯＳトランジスタがオン状態とされる。
【００３４】
すなわち、選択ワード線に対応するワード線ドライバ５３ではＭＯＳトランジスタ８０がオン状態とされることにより、プログラム時には電圧ＶＰＧＭが対応する信号線ＣＧに転送され、読み出し時には電圧ＶＣＧＲが対応する信号線ＣＧに転送される。
【００３５】
また非選択ワード線に対応するワード線ドライバ５３では、プログラム時にはＭＯＳトランジスタ８１〜８５のいずれかがオン状態とされることにより、電圧ＶＰＡＳＳ、ＶＰＡＳＳＬ、ＶＧＰ、ＶＩＳＯ、またはＶＰＡＳＳＨのいずれかが、対応する信号線ＣＧに転送される。読み出し時には、ＭＯＳトランジスタ８１、８５のいずれかがオン状態とされることにより、電圧ＶＲＥＡＤ、ＶＲＥＡＤＬＡのいずれかが、対応する信号線ＣＧに転送される。
【００３６】
次に、セレクトゲート線ドライバ５１の構成について、図５を用いて説明する。図５は、セレクトゲート線ドライバ５１の回路図である。図示するようにセレクトゲート線ドライバ５１は、ｎチャネルＭＯＳトランジスタ９０〜９２、及び抵抗素子９３、９４を備えている。
【００３７】
ＭＯＳトランジスタ９０は、ゲートにレベルシフタ回路ＬＳＨＶＸ３からの出力信号が入力され、電流経路の一端に電圧ＶＳＧが抵抗素子９３を介して印加され、電流経路の他端が対応する信号線ＳＧＤＤに接続されている。  
ＭＯＳトランジスタ９１は、ゲートにレベルシフタ回路ＬＳＨＶＸ４からの出力信号が入力され、電流経路の一端に電圧ＶＳＧが抵抗素子９４を介して印加され、電流経路の他端が対応する信号線ＳＧＤＤに接続されている。  
ＭＯＳトランジスタ９２は、ゲートにレベルシフタ回路ＬＳＨＶＸ５からの出力信号が入力され、電流経路の一端に電圧ＶＳＧＤまたはＳＧＤＶＤＤが印加され、電流経路の他端が対応する信号線ＳＧＤＤに接続されている。
【００３８】
上記レベルシフタ回路ＬＳＨＶＸ３〜ＬＳＨＶＸ５はページデコーダ５４によって選択され、このうちレベルシフタ回路ＬＳＨＶＸ３、ＬＳＨＶＸ４は、その出力信号を電圧ＶＲＥＡＤＨレベルにレベル変換する。また、電圧ＶＳＧ、ＶＳＧＤ、ＳＧＤＶＤＤは、例えば電圧発生回路６０から与えられる。そして上記構成のセレクトゲート線ドライバ５１において、ページデコーダ５４のデコード結果に応じてＭＯＳトランジスタ９０〜９２のいずれか１つのＭＯＳトランジスタがオン状態とされる。
【００３９】
すなわち、プログラム時にはＭＯＳトランジスタ９１、９２のいずれかがオン状態とされ、電圧ＶＳＧ、ＶＳＧＤのいずれかが信号線ＳＧＤＤに転送される。読み出し時には、ＭＯＳトランジスタ９１がオン状態とされて、電圧ＶＳＧが信号線ＳＧＤＤに転送される。消去時には、ＭＯＳトランジスタ９２がオン状態とされて、電圧ＳＧＤＶＤＤが信号線ＳＧＤＤに転送される。更にデータのベリファイ時には、ＭＯＳトランジスタ９０がオン状態とされて、電圧ＶＳＧが信号線ＳＧＤＤに転送される。
【００４０】
次に、セレクトゲート線ドライバ５２の構成について、図６を用いて説明する。図６は、セレクトゲート線ドライバ５２の回路図である。図示するようにセレクトゲート線ドライバ５２は、ｎチャネルＭＯＳトランジスタ１００〜１０２、及び抵抗素子１０３を備えている。
【００４１】
ＭＯＳトランジスタ１００は、ゲートにレベルシフタ回路ＬＳＨＶＸ６からの出力信号が入力され、電流経路の一端に電圧ＶＳＧが印加され、電流経路の他端が対応する信号線ＳＧＳＤに接続されている。  
ＭＯＳトランジスタ１０１は、ゲートにレベルシフタ回路ＬＳＨＶＸ７からの出力信号が入力され、電流経路の一端に電圧ＶＳＧが抵抗素子１０３を介して印加され、電流経路の他端が対応する信号線ＳＧＳＤに接続されている。  
ＭＯＳトランジスタ１０２は、ゲートにレベルシフタ回路ＬＳＨＶＸ８からの出力信号が入力され、電流経路の一端に０Ｖが印加され、電流経路の他端が対応する信号線ＳＧＳＤに接続されている。
【００４２】
レベルシフタ回路ＬＳＨＶＸ６〜ＬＳＨＶＸ８はページデコーダ５４によって選択され、このうちレベルシフタ回路ＬＳＨＶＸ６、ＬＳＨＶＸ７は、その出力信号を電圧ＶＲＥＡＤＨレベルにレベル変換する。また電圧ＶＳＧは、例えば電圧発生回路６０から与えられる。そして上記構成のセレクトゲート線ドライバ５２において、ページデコーダ５４のデコード結果に応じてＭＯＳトランジスタ１００〜１０２のいずれか１つのＭＯＳトランジスタがオン状態とされる。
【００４３】
すなわち、読み出し時にはＭＯＳトランジスタ１０１がオン状態とされて、電圧ＶＳＧが信号線ＳＧＳＤに転送される。消去時には、ＭＯＳトランジスタ１０２がオン状態とされて、０Ｖが信号線ＳＧＳＤに転送される。更にデータのプログラム時及びベリファイ時には、ＭＯＳトランジスタ１００がオン状態とされて、電圧ＶＳＧが信号線ＳＧＳＤに転送される。
【００４４】
上記ワード線ドライバ５３によって各ワード線ＷＬに印加される電圧について、図７を用いて説明する。図７は、データのプログラム時及び読み出し時において、選択ワード線ＷＬ及び非選択ワード線ＷＬに印加される電圧を示す表である。
【００４５】
図示するように、選択ワード線ＷＬｉ（ｉ：０〜３０のいずれか）に印加される電圧は、プログラム時にはＶＰＧＭであり、読み出し時にはＶＣＧＲである。すなわち、ワード線ＷＬｉに対応するワード線ドライバ５３においては、ＭＯＳトランジスタ８０がオン状態とされる。
【００４６】
また、選択ワード線ＷＬｉにセレクトゲート線ＳＧＤ側で隣接する非選択ワード線ＷＬ（ｉ＋１）に印加される電圧は、プログラム時にはＶＰＡＳＳＨであり、読み出し時にはＶＲＥＡＤＬＡである。すなわち、非選択ワード線ＷＬ（ｉ＋１）に対応するワード線ドライバ５３においては、ＭＯＳトランジスタ８５がオン状態とされる。
【００４７】
また、その他の非選択ワード線ＷＬに印加される電圧は、プログラム時にはＶＰＡＳＳ、ＶＰＡＳＳＬ、ＶＧＰ、ＶＩＳＯのいずれかである。すなわち、ワード線ドライバ５３においては、ＭＯＳトランジスタ８１〜８４のいずれかがオン状態とされる。また読み出し時に印加される電圧はＶＲＥＡＤである。すなわち、ワード線ドライバ５３においては、ＭＯＳトランジスタ８１がオン状態とされる。
【００４８】
次に、上記構成のＮＡＮＤ型フラッシュメモリのデータのプログラム動作及び読み出し動作の詳細について、特にワード線ＷＬに印加される電圧に着目しつつ、以下説明する。
【００４９】
＜プログラム動作＞  
まずプログラム動作について説明する。以下では、電荷蓄積層に電荷を注入してメモリセルトランジスタＭＴの閾値電圧を上昇させる場合を“０”プログラムと呼ぶ。他方、電荷蓄積層に電荷を注入せず、閾値電圧を変化させない場合（換言すれば、保持データが別のレベルに遷移しない程度の電荷注入に抑える場合）を“１”プログラムと呼ぶことにする。図８は、データのプログラム時における、セレクトゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬ０〜ＷＬ３１に印加される電圧を示す表である。
【００５０】
図示するように、セレクトゲート線ＳＧＤには電圧ＶＳＧＤが印加され、セレクトゲート線ＳＧＳには０Ｖが印加される。また、前述の通り選択ワード線ＷＬｉには電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ（ｉ＋１）には電圧ＶＰＡＳＳＨが印加され、その他の非選択ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｉ＋２）〜ＷＬ３１には電圧ＶＰＡＳＳが印加される。
【００５１】
なお、電圧ＶＰＧＭは、電荷蓄積層に電荷を注入するための高電圧であり、例えば２０Ｖである。また電圧ＶＰＡＳＳＨ、ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とすることの出来る電圧である。電圧ＶＰＧＭ、ＶＰＡＳＳＨ、ＶＰＡＳＳの関係は、ＶＰＧＭ＞ＶＰＡＳＳＨ＞ＶＰＡＳＳである。また、電圧ＶＳＧＤは、選択トランジスタＳＴ１に対して“０”プログラムデータを転送させ、“１”プログラムデータを転送させない電圧である。言い換えれば、“０”プログラム時には選択トランジスタＳＴ１がオン状態となり、“１”プログラム時には選択トランジスタＳＴ１がカットオフとなる電圧である。
【００５２】
以上の結果、メモリセルトランジスタＭＴ０〜ＭＴ３１はオン状態となり、チャネルが形成される。つまり、メモリセルユニット１１内のメモリセルトランジスタＭＴ０〜ＭＴ３１に電流経路が形成され、それらが導通状態となる。また、セレクトゲート線ＳＧＳには０Ｖが印加されているため、選択トランジスタＳＴ２はカットオフ状態となる。これに対して選択トランジスタＳＴ１は、プログラムデータに応じてオン状態、またはカットオフ状態となる。
【００５３】
“０”プログラムが行われる場合には、ビット線には書き込み電圧（例えば０Ｖ）が印加される。従って、選択トランジスタＳＴ１はオン状態となり、ビット線に与えられた０ＶをメモリセルトランジスタＭＴ０〜ＭＴ３１のチャネルへ転送する。すると、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉでは、ゲートとチャネルとの間の電位差がほぼＶＰＧＭとなり、電荷が電荷蓄積層に注入される。その結果、メモリセルトランジスタＭＴｉの閾値電圧が上昇し、“０”プログラムが行われる。
【００５４】
他方、“１”プログラムが行われる場合には、ビット線には書き込み禁止電圧Ｖinhibit（＞書き込み電圧）が印加され、選択トランジスタＳＴ１はカットオフ状態となる。従って、メモリセルユニット１１内のメモリセルトランジスタＭＴ０〜ＭＴ３１のチャネルは電気的にフローティングの状態となる。すると、メモリセルトランジスタＭＴ０〜ＭＴ３１のチャネル電位は、ゲート電位（ＶＰＧＭ、ＶＰＡＳＳＨ、ＶＰＡＳＳ）とのカップリングにより上昇する。そのため、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉでは、ゲートとチャネルとの間の電位差が十分ではなく、電荷蓄積層に電荷が（保持データが遷移するほどには）注入されない。その結果、メモリセルトランジスタＭＴｉの閾値電圧は変わらず、“１”プログラムが行われる。同様に、非選択ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｉ＋１）〜ＷＬ３１に接続されたメモリセルトランジスタＭＴ０〜ＭＴ（ｉ−１）、ＭＴ（ｉ＋１）〜ＭＴ３１でも、ゲートとチャネルとの間の電位差は小さく、電荷蓄積層に電荷は注入されない。
【００５５】
＜読み出し動作＞  
次に、データの読み出し動作について説明する。図９は、データの読み出し時における、セレクトゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬ０〜ＷＬ３１に印加される電圧を示す表である。
【００５６】
図示するように、セレクトゲート線ＳＧＤ、ＳＧＳには電圧ＶＳＧが印加される。また、前述の通り選択ワード線ＷＬｉには電圧ＶＣＧＲが印加され、非選択ワード線ＷＬ（ｉ＋１）には電圧ＶＲＥＡＤＬＡが印加され、その他の非選択ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｉ＋２）〜ＷＬ３１には電圧ＶＲＥＡＤが印加される。
【００５７】
なお、電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また電圧ＶＣＧＲは、読み出し対象となるメモリセルトランジスタに印加される電圧であり、読み出そうとするデータに応じて変化される。例えば“０”データの読み出し時にはＶ０１とされ、“１”データの読み出し時にはＶ１２とされる。更に電圧ＶＲＥＡＤＬＡは、メモリセルトランジスタＭＴ（ｉ＋１）のデータに応じて変化し、メモリセルトランジスタＭＴ（ｉ＋１）をオン状態とする電圧である。また、電圧ＶＳＧは、選択トランジスタＳＴ１、ＳＴ２をオン状態とする電圧である。
【００５８】
以上の結果、選択トランジスタＳＴ１、ＳＴ２、及び非選択のメモリセルトランジスタＭＴ０〜ＭＴ（ｉ−１）、ＭＴ（ｉ＋１）〜ＭＴ３１がオン状態となる。そしてメモリセルトランジスタＭＴｉが電圧ＶＣＧＲよりも低い閾値電圧に相当するデータを保持していればオン状態となり、ビット線の電圧が低下する。他方、メモリセルトランジスタＭＴｉが電圧ＶＣＧＲ以上の閾値電圧に相当するデータを保持していればオフ状態となり、ビット線の電圧はプリチャージ電位を維持する。このようにしてビット線に生じる電位変化をセンスアンプ２０がセンス・増幅することにより、データの読み出しが行われる。
【００５９】
上記読み出し動作の詳細について、図１０を用いて説明する。図１０は、データの読み出し時における選択ワード線ＷＬｉ及び非選択ワード線ＷＬ（ｉ＋１）の電位のタイミングチャートである。
【００６０】
図示するように、データの読み出しは時刻ｔ１〜ｔ２に行われる第１の読み出しステップと、時刻ｔ３〜ｔ４に行われる第２の読み出しステップとを含む。
【００６１】
第１の読み出しステップでは、選択ワード線ＷＬｉよりもドレイン側に位置する非選択ワード線ＷＬ（ｉ＋１）に接続された非選択のメモリセルトランジスタ（ｉ＋１）からデータが読み出される。これは、選択メモリセルトランジスタＭＴｉが受ける、フローティングゲート間のカップリングの影響（以下、これをカップリング効果と呼ぶことにする）を把握するために行われる。すなわち、メモリセルトランジスタＭＴは、隣接するメモリセルトランジスタＭＴの影響によって、その閾値電圧が見かけ上高くなることがある。その影響は、隣接するメモリセルトランジスタＭＴの保持するデータによって異なる。そこで第１の読み出しステップでは、非選択のメモリセルトランジスタＭＴ（ｉ＋１）の読み出しを行い、メモリセルトランジスタＭＴ（ｉ＋１）の保持するデータを予め確認する。そのため第１の読み出しステップでは、選択ワード線ＷＬｉに電圧ＶＲＥＡＤが印加され、非選択ワード線ＷＬ（ｉ＋１）に電圧ＶＣＧＲが印加される。電圧ＶＣＧＲは、１６値のデータに応じて１６段階に変化する。そして各段階において、“０”〜“Ｆ”データの読み出しが行われる。
【００６２】
次に第２のステップにおいて、選択ワード線ＷＬｉに接続された選択メモリセルトランジスタＭＴｉからのデータの読み出しが行われる。すなわち、選択ワード線ＷＬｉに電圧ＶＣＧＲが印加され、非選択ワード線ＷＬ（ｉ＋１）に電圧ＶＲＥＡＤＬＡが印加される。電圧ＶＲＥＡＤＬＡは、前述の通り第１チャージポンプ回路６１によって生成され、その値は、第１の書き込みステップでメモリセルトランジスタＭＴ（ｉ＋１）から読み出したデータに応じた値とされる。なお図９に示した電圧は、第２の読み出しステップにおける電圧である。
【００６３】
次に、上記のプログラム時及び読み出し時における電圧発生回路６０の動作について説明する。
【００６４】
まず、プログラム時について図１１を用いて説明する。図１１は、電圧発生回路６０のブロック図である。図示するように、第１チャージポンプ回路６１は、ワード線ＷＬ（ｉ＋１）へ印加される電圧ＶＰＡＳＳＨを生成する。第３チャージポンプ回路６３は、電圧ＶＲＥＡＤＨを生成する。また第２チャージポンプ回路６２−１、６２−３は、互いの出力ノードが共通接続されて電圧ＶＰＡＳＳを生成し、更に第２チャージポンプ回路６２−２、６２−４も互いの出力ノードが共通接続されて電圧ＶＰＡＳＳを生成する。
【００６５】
次に、読み出し時について図１２を用いて説明する。図１２は、電圧発生回路６０のブロック図である。図示するように、第１チャージポンプ回路６１は、ワード線ＷＬ（ｉ＋１）へ印加される電圧ＶＲＥＡＤＬＡを生成する。第３チャージポンプ回路６３は、電圧ＶＲＥＡＤＨを生成する。また第２チャージポンプ回路６２−１、６２−３は、互いの出力ノードが共通接続されて電圧ＶＲＥＡＤを生成する。更に第２チャージポンプ回路６２−２、６２−４は、互いの出力ノードが共通接続されて電圧ＶＲＥＡＤＨを生成する。
【００６６】
上記のように、この発明の第１の実施形態に係る半導体記憶装置であると、下記（１）の効果が得られる。  
（１）半導体記憶装置の回路規模の増加を抑制しつつ、電圧を高精度に制御出来る。  
ＮＡＮＤ型フラッシュメモリにおいては、プログラム特性やリード特性を最適化する為に、様々な電圧が各ワード線ＷＬに印加される。その為、ワード線ドライバは様々な電圧をスイッチングして、各ワード線ＷＬに最適な電圧を印加できるようになっている。
【００６７】
そして、使用する電圧が多様になるにつれて、非選択ワード線に電圧を供給するための電圧発生システムも複雑化している。これは、電圧発生システムが不可の変動をも考慮しなければならないためである。
【００６８】
一方、最近では、電荷蓄積層間のカップリング効果を補正することが重要となっている。その際に重要となる技術が、選択ワード線ＷＬｉに隣接する非選択ワード線ＷＬ（ｉ＋１）の電圧を、他の非選択ワード線とは独立に制御する技術である。
【００６９】
すなわち、ＮＡＮＤ型フラッシュメモリでは、データは必ずしもソース側のメモリセルトランジスタＭＴから順にプログラムされていくわけではない。例えば、ワード線ＷＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴ（ｎ＋１）にプログラムを行った後、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴｎにプログラムを行う場合もある（本手法については後述する）。
【００７０】
このようなプログラム手法を用いる場合、プログラム時のブート特性を向上させるには、非選択ワード線ＷＬ（ｉ＋１）の電圧を、その他の非選択ワード線ＷＬに印加する電圧ＶＰＡＳＳよりも高い電圧ＶＰＡＳＳＨにすることが望ましい。またデータの読み出し時には、ワード線ＷＬ（ｉ＋１）の電圧を、読み出しレベルに応じて高精度に制御する必要がある。
【００７１】
この点、従来の電圧発生システムであると、非選択ワード線ＷＬ（ｉ＋１）のみに印加すべき電圧を考慮した構成となっていない。従って、非選択ワード線ＷＬ（ｉ＋１）に印加すべき電圧は、電圧ＶＰＡＳＳＨや電圧ＶＲＥＡＤを発生するチャージポンプ回路のいずれかを使用することになる。つまり、図１で説明した電圧発生回路６０における第２チャージポンプ回路６２のいずれかを使用することになる。
【００７２】
しかしながら、これらのチャージポンプ回路は、多数の非選択ワード線ＷＬに印加されるべき高電圧（ＶＰＡＳＳやＶＲＥＡＤ）を発生するものである。従って、高い電圧発生能力を有し、その回路規模も大変大きい。そのため、これらのチャージポンプ回路のいずれかに、非選択ワード線ＷＬ（ｉ＋１）に印加すべき電圧を発生させる場合には、同様のチャージポンプ回路が新たに必要となることも考えられ、ＮＡＮＤ型フラッシュメモリの回路規模が増加する。
【００７３】
また、上記チャージポンプ回路は電圧発生能力に非常に優れる。これに対して、電圧を印加すべき負荷は非選択ワード線ＷＬ（ｉ＋１）に過ぎない。つまり、チャージポンプ回路の能力と負荷との関係にアンバランスが生じる。その結果、発生される電圧にリップルやオーバーシュート等が生じ、電圧制御性が悪化するという問題も起きる。
【００７４】
しかし、本実施形態に係る構成であると、従来の第２、第３チャージポンプ回路６２、６３とは別に、新たに第１チャージポンプ回路６１を設けている。そして第１チャージポンプ回路６１を、非選択ワード線ＷＬ（ｉ＋１）に印加すべき電圧ＶＰＡＳＳＨ、ＶＲＥＡＤＬＡの発生用として用いている。
【００７５】
すると、第１チャージポンプ回路６１は、他の電圧（例えばＶＰＡＳＳ、ＶＲＥＡＤ等）を発生する必要が無く、且つ負荷は１本のワード線でしかないので、高い電圧発生能力は不要である。従って、第１チャージポンプ回路６１のサイズを小さく出来、ＮＡＮＤ型フラッシュメモリの回路規模増加を最小限に抑えることが出来る。
【００７６】
また、第１チャージポンプ回路６１は１本のワード線ＷＬ（ｉ＋１）に対して電圧ＶＰＡＳＳＨ、ＶＲＥＡＤＬＡのみを発生すれば良いので、それに合わせて特性を最適化出来る。そのため、第１チャージポンプ回路６１と負荷とのアンバランスは小さく、電圧を一定に保つ上での障害を最小限とすることが出来るので、電圧制御性を向上出来る。
【００７７】
更に、新たに第１チャージポンプ回路６１を設けても、ワード線ドライバ回路５３は、プログラム時と読み出し時とで共用出来る。すなわち図４に示す構成において、電圧ＶＰＡＳＳＨと電圧ＶＲＥＡＤＬＡとは、共にＭＯＳトランジスタ８５の電流経路を介して信号線ＣＧに与えられる。従って、ワード線ドライバ５３の回路規模増加も最小限に抑えることが出来る。
【００７８】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、プログラム時に非選択ワード線に印加する電圧として、電圧ＶＰＡＳＳの他に電圧ＶＰＡＳＳＬを使用するものである。本実施形態に係るＮＡＮＤ型フラッシュメモリの構成や基本的な動作は第１の実施形態と同じであるので説明は省略し、以下では第１の実施形態と異なる点についてのみ説明する。図１３乃至図１５は、プログラム時における電圧発生回路６０のブロック図である。なお、電圧ＶＰＡＳＳＬは、０Ｖ＜ＶＰＡＳＳＬ＜ＶＰＡＳＳなる関係を満たす電圧である。勿論、電圧ＶＰＡＳＳＬはＶＰＡＳＳと同様、メモリセルトランジスタＭＴをオン状態とさせることの出来る電圧である。
【００７９】
図１３は、３０本の非選択ワード線３１本のうち、１〜１０本の非選択ワード線ＷＬに電圧ＶＰＡＳＳＬが印加され、残り（つまり２０〜２９本のいずれか）の非選択ワード線ＷＬに電圧ＶＰＡＳＳが印加される場合（CASE I）について示している。この場合、電圧ＶＰＡＳＳＬは第２チャージポンプ回路６２−１によって生成され、電圧ＶＰＡＳＳは３つの第２チャージポンプ回路６２−２〜６２−４によって生成される。
【００８０】
図１４は、３０本の非選択ワード線３１本のうち、１１〜２０本の非選択ワード線ＷＬに電圧ＶＰＡＳＳＬが印加され、残り（つまり１０〜１９本のいずれか）の非選択ワード線ＷＬに電圧ＶＰＡＳＳが印加される場合（CASE II）について示している。この場合、電圧ＶＰＡＳＳＬは２つの第２チャージポンプ回路６２−１、６２−３によって生成され、電圧ＶＰＡＳＳも２つの第２チャージポンプ回路６２−２、６２−４によって生成される。
【００８１】
図１５は、３０本の非選択ワード線３１本のうち、２１〜２９本の非選択ワード線ＷＬに電圧ＶＰＡＳＳＬが印加され、残り（つまり１〜９本のいずれか）の非選択ワード線ＷＬに電圧ＶＰＡＳＳが印加される場合（CASE III）について示している。この場合、電圧ＶＰＡＳＳＬは３つの第２チャージポンプ回路６２−１、６２−３、６２−４によって生成され、電圧ＶＰＡＳＳは１つの第２チャージポンプ回路６２−２によって生成される。
【００８２】
上記のように、この発明の第２の実施形態に係る半導体記憶装置であると、上記第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果が得られる。  
（２）半導体記憶装置の動作信頼性を向上出来る。  
本実施形態に係る構成であると、非選択のメモリセルトランジスタＭＴのチャネルをブーストさせるために使用する電圧として、ＶＰＡＳＳの他にＶＰＡＳＳＬを使用している。
【００８３】
このように、複数の種類の電圧をチャネルブースト用に使用することで、チャネルを効率的にブーストすることが出来る。その結果、誤書き込み等を効果的に防止し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【００８４】
更に、電圧ＶＰＡＳＳ、ＶＰＡＳＳＬを発生する第２チャージポンプ回路６２の数は、それぞれの電圧を印加すべきワード線本数に応じて変化する。すなわち、電圧ＶＰＡＳＳを印加すべきワード線本数が多いほど、多くの第２チャージポンプ回路６２が電圧ＶＰＡＳＳ発生用として用いられ、電圧ＶＰＡＳＳＬの発生用として使用される第２チャージポンプ回路６２の数は少ない。逆に電圧ＶＰＡＳＳＬを印加すべきワード線本数が多い場合には、多くの第２チャージポンプ回路６２が電圧ＶＰＡＳＳＬ発生用として用いられ、電圧ＶＰＡＳＳ発生用として使用される第２チャージポンプ回路６２の数は少なくされる。
【００８５】
従って、電圧発生システムと負荷とのバランスを取ることが出来、電圧制御性を向上出来る。このことも、ＮＡＮＤ型フラッシュメモリの動作信頼性の向上に寄与する。
【００８６】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態または第２の実施形態における、電圧発生回路の詳細に関するものである。従って、本実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成や動作は第１または第２の実施形態と同じであるので説明は省略し、以下では第１、第２の実施形態と異なる点についてのみ説明する。図１６は、本実施形態に係るＮＡＮＤ型フラッシュメモリの備える電圧発生回路６０の回路図であり、特に電圧ＶＰＡＳＳＨ、ＶＲＥＡＤＬＡ発生システムについて示している。
【００８７】
図示するように電圧発生回路６０は、前述の第１チャージポンプ回路６１の他に、ポンプ制御回路６４、リミッター回路６５、比較器６６、及びｎチャネルＭＯＳトランジスタ６７、６８を備えている。
【００８８】
第１チャージポンプ回路６２は、ポンプ制御回路６４の制御に従って、電圧ＶＰＡＳＳＨ、ＶＲＥＡＤＬＡの電圧値を決定し、生成する。
【００８９】
ＭＯＳトランジスタ６７は、ゲートに信号ＳＷ１が入力され、電流経路の一端が第１チャージポンプ回路６１の出力ノードに接続され、電流経路の他端から電圧ＶＰＡＳＳＨを出力する。そして信号ＳＷ１は、プログラム時に“Ｈ”レベルとされる。すなわちＭＯＳトランジスタ６７は、プログラム時において第１チャージポンプ回路６１から出力された電圧ＶＰＡＳＳＨを、ワード線ドライバ５３に転送する。
【００９０】
ＭＯＳトランジスタ６８は、ゲートに信号ＳＷ２が入力され、電流経路の一端が第１チャージポンプ回路６１の出力ノードに接続され、電流経路の他端から電圧ＶＲＥＡＤＬＡを出力する。そして信号ＳＷ２は、データの読み出し時に“Ｈ”レベルとされる。すなわちＭＯＳトランジスタ６８は、読み出し時において第１チャージポンプ回路６１から出力された電圧ＶＲＥＡＤＬＡを、ワード線ドライバ５３に転送する。
【００９１】
リミッター回路６５は、抵抗素子１１０〜１１２、及びｎチャネルＭＯＳトランジスタ１１３、１１４を備えている。抵抗素子１１０の一端は第１チャージポンプ回路６１の出力ノードに接続され、他端は抵抗素子１１１の一端に接続され、抵抗素子１１１の他端は抵抗素子１１２の一端に接続される。ＭＯＳトランジスタ１１３は、ゲートに信号ＲＥＳＥＬ１が入力され、電流経路の一端が抵抗素子１１１の他端と抵抗素子１１２の一端との接続ノードに接続される。そして、信号ＲＥＳＥＬ１がプログラム時に“Ｈ”レベルとされることで、ＭＯＳトランジスタ１１３はオン状態とされる。ＭＯＳトランジスタ１１４は、ゲートに信号ＲＥＳＥＬ２が入力され、電流経路の一端が抵抗素子１１２の他端に接続される。そして、信号ＲＥＳＥＬ２が読み出し時に“Ｈ”レベルとされることで、ＭＯＳトランジスタ１１４はオン状態とされる。
【００９２】
比較器６６は、抵抗素子１１０の他端と抵抗素子１１１の一端との接続ノードにおける電圧と、基準電圧ＶＲＥＦとを比較する。そして、比較結果をポンプ制御回路６４へ出力する。
【００９３】
ポンプ制御回路６４は、比較器６６における比較結果に基づいて、第１チャージポンプ回路６１の動作を制御する。
【００９４】
上記構成において、電圧ＶＰＡＳＳＨ、ＶＲＥＡＤＬＡの上限値が、リミッター回路６５によって決定される。すなわち、ポンプ制御回路６４により、プログラム時における電圧ＶＰＡＳＳＨは、抵抗素子１１０と抵抗素子１１１との分圧比に応じて決まる値とされる。また読み出し時における電圧ＶＲＥＡＤＬＡは、抵抗素子１１０と、抵抗素子１１１、１１２との分圧比に応じて決まる値とされる。
【００９５】
上記のように、この発明の第３の実施形態に係る半導体記憶装置であると、上記第１の実施形態で説明した（１）及び第２の実施形態で説明した（２）の効果に加えて、下記（３）の効果が得られる。  
（３）半導体記憶装置の回路規模の増加を抑制出来る。  
本実施形態に係る構成であると、各ワード線ドライバ５３におけるリミッター回路６５を、プログラム時と読み出し時とで共用出来る。すなわち、電圧ＶＰＡＳＳＨと電圧ＶＲＥＡＤＬＡとは、共に同一のリミッター回路６５により、その上限値が決定される。従って、新たに第１チャージポンプ回路６１を設けたとしても、ワード線ドライバ５３の回路規模増加も最小限に抑えることが出来る。
【００９６】
なお図１６では図示を省略しているが、第２チャージポンプ回路６２及び第３チャージポンプ回路６３についても、第１チャージポンプ回路６１と同様にリミッター回路や比較器、ポンプ制御回路等が設けられる。
【００９７】
上記のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置であると、メモリセルユニット１１と、ワード線ＷＬと、ドライバ回路５３と、電圧発生回路６０とを備えている。メモリセルユニット１１では、電荷蓄積層と、電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルＭＴが直列接続されている。ワード線ＷＬは、メモリセルＭＴの制御ゲートに接続される。ドライバ回路５３は、データのプログラム時及び読み出し時において、ワード線ＷＬのいずれかを選択すると共に、選択ワード線ＷＬ及び非選択ワード線ＷＬに電圧を印加する。電圧発生回路６０は、第１チャージポンプ回路６１及び第２チャージポンプ回路６２を備え、該第１、第２チャージポンプ回路６１、６２の発生する電圧を、ドライバ回路５３に出力する。第１チャージポンプ回路６１は、非選択ワード線ＷＬのうち、選択ワード線ＷＬｉに隣接する第１ワード線ＷＬ（ｉ＋１）に与えられる電圧ＶＰＡＳＳＨ、ＶＲＥＡＤＬＡの発生専用に用いられる。第２チャージポンプ回路６２は、非選択ワード線ＷＬのうち、選択ワード線ＷＬｉに隣接しない第２ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｉ＋２）〜ＷＬ３１に与えられる電圧を発生する。
【００９８】
上記構成によれば、ワード線ＷＬ（ｉ＋１）専用の第１チャージポンプ回路６１を、プログラム時と読み出し時とで共用している。これにより、ロウ（row）系のドライバ回路５３もプログラム時と読み出し時とで共用出来、更に第１チャージポンプ回路６１のリミッター回路もプログラム時と読み出し時とで共用出来る。従って、回路面積のオーバーヘッドを最小限に抑えつつ、高度な制御電圧供給システムを提供出来る。その結果、ＮＡＮＤ型フラッシュメモリのプログラム特性や読み出し特性を向上出来、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【００９９】
なお上記実施形態における第１チャージポンプ回路６１は、選択ワード線ＷＬｉにドレイン側で隣接するワード線ＷＬ（ｉ＋１）に印加すべき電圧のみを発生する場合について説明した。しかし、選択ワード線ＷＬｉに隣接する非選択ワード線ＷＬであれば、ワード線ＷＬ（ｉ＋１）に限定されるものでは無い。すなわち、ＮＡＮＤ型フラッシュメモリの微細化の進展に従い、ワード線ＷＬ（ｉ＋１）のみならず、ワード線ＷＬ（ｉ−１）の制御性も考慮することの必要性が増すことが考えられ、その場合にも上記実施形態を適用することが出来る。このような例について、以下説明する。
【０１００】
図１７及び図１８は、上記実施形態の第１変形例に係るＮＡＮＤ型フラッシュメモリにおける、セレクトゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬ０〜ＷＬ３１に印加される電圧を示す表であり、図１７はプログラム時、図１８は読み出し時について示している。図１７及び図１８に示すように、電圧ＶＰＡＳＳＨ、ＶＲＥＡＤＬＡは、ワード線ＷＬ（ｉ＋１）では無くワード線ＷＬ（ｉ−１）に印加されても良い。本変形例では、ワード線ＷＬ（ｉ＋１）には電圧ＶＰＡＳＳ、ＶＲＥＡＤが印加される。
【０１０１】
図１９及び図２０は、上記実施形態の第２変形例に係るＮＡＮＤ型フラッシュメモリにおける、セレクトゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬ０〜ＷＬ３１に印加される電圧を示す表であり、図１９はプログラム時、図２０は読み出し時について示している。図１９及び図２０に示すように、電圧ＶＰＡＳＳＨ、ＶＲＥＡＤＬＡは、ワード線ＷＬ（ｉ＋１）とワード線ＷＬ（ｉ−１）との両方に印加されても良い。
【０１０２】
また上記実施形態では、プログラム時に全ての非選択ワード線ＷＬに電圧ＶＰＡＳＳまたはＶＰＡＳＳＨが印加される場合について説明した。しかし、必ずしもＶＰＡＳＳまたはＶＰＡＳＳＨが全ての非選択ワード線ＷＬに印加される必要は無い。このような場合について、以下説明する。
【０１０３】
データのプログラム時、“１”プログラムを行うメモリセルトランジスタＭＴを含むメモリセルユニット１１では、選択トランジスタＳＴ１、ＳＴ２はカットオフ状態とされる。従って、このメモリセルユニット１１に含まれるメモリセルトランジスタＭＴのチャネルは電気的にフローティングとされ、その電位はワード線ＷＬとのカップリングにより上昇する。その結果、このメモリセルユニット１１において、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉでは、ゲートとチャネルとの電位差が小さくなり、電荷が電荷蓄積層へ注入されず、結果として“１”プログラムが実行される。このように、ワード線とのカップリングによりチャネル電位を上昇させる方法は、セルフブースト方式として知られている。
【０１０４】
セルフブースト方式では、如何に効率よくチャネル電位をブーストするかが重要である。なぜなら、ブーストが十分でないと、メモリセルトランジスタＭＴに対して誤って“０”プログラムされてしまう恐れがあるからである。この点、プログラム済みのメモリセルトランジスタＭＴを用いてセルフブーストを行うと、その保持するデータによってはブースト効率が低下する場合がある。そのため、セルフブーストに用いるメモリセルトランジスタにおいては、消去状態のメモリセルトランジスタＭＴの比率を高くすることが好ましい。このような場合につき、図２１を用いて説明する。
【０１０５】
図２１は、上記実施形態の第３変形例に係るＮＡＮＤ型フラッシュメモリのプログラム時における、セレクトゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬ０〜ＷＬ３１に印加される電圧を示す表である。
【０１０６】
図示するように、選択ワード線ＷＬｉよりもソース線寄りの非選択ワード線ＷＬ（ｉ−５）に電圧ＶＩＳＯが印加される。電圧ＶＩＳＯは例えば０Ｖであり、メモリセルトランジスタＭＴをカットオフ状態とするための電圧である。これにより、メモリセルトランジスタＭＴ（ｉ−４）よりもソース側に位置し、且つ既にプログラム済みのメモリセルトランジスタＭＴ０〜ＭＴ（ｉ−５）は、セルフブーストに寄与しない。従って、メモリセルトランジスタＭＴｉ〜ＭＴ３１のチャネルのブースト効率を向上出来る。
【０１０７】
また、ワード線ＷＬ０、ＷＬ３１、及び電圧ＶＩＳＯが印加されるワード線ＷＬ（ｉ−５）に隣接するワード線ＷＬ（ｉ−４）、ＷＬ（ｉ−６）には、中間電圧ＶＧＰが印加される。電圧ＶＧＰは、ＶＩＳＯ、ＶＳＧＤ＜ＶＧＰ＜ＶＰＡＳＳなる関係を満たす電圧である。この電圧ＶＧＰを印加することにより、隣接するワード線間、及びワード線とセレクトゲート線間に大きな電位差が生じることを防止出来る。
【０１０８】
なお、図２１では電圧ＶＰＡＳＳＨがワード線ＷＬ（ｉ＋１）にのみ印加される場合を例に説明したが、ワード線ＷＬ（ｉ＋１）の代わりにワード線ＷＬ（ｉ−１）に印加されても良いし、ワード線ＷＬ（ｉ＋１）、ＷＬ（ｉ−１）の両方に印加されても良い。また、カットオフとされるメモリセルトランジスタＭＴは、ワード線ＷＬ（ｉ−５）に接続されたメモリセルトランジスタＭＴ（ｉ−５）に限らず、メモリセルトランジスタＭＴｉよりもソース側に位置するメモリセルトランジスタであれば良い。
【０１０９】
＜データのプログラム方法の例＞  
次に、上記第１乃至第３の実施形態に係るＮＡＮＤ型フラッシュメモリにおける、データのプログラム方法の一例について説明する。但し、説明の簡略化の為に、以下では４値（4-levels）ＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明する。しかし、プログラム方法の原理は、上記実施形態で述べた１６値ＮＡＮＤ型フラッシュメモリでも同様であるし、８値などのその他の多値（multi-bit）ＮＡＮＤ型フラッシュメモリでも同様である。
【０１１０】
図２２は、メモリセルトランジスタＭＴの閾値分布を示すグラフである。図示するように、各々のメモリセルトランジスタＭＴは４値のデータ（２ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“１１”、“０１”、“１０”、“００”の４種のデータを保持出来る。但し図２２では各データを２進数表記している。
【０１１１】
メモリセルトランジスタＭＴにおける“１１”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“０１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“１０”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“００”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。
【０１１２】
次に、上記データの書き込み方法について、図２３を用いて説明する。図２３はメモリセルトランジスタＭＴの閾値分布を示すグラフであり、プログラム時における閾値分布の変化を示している。
【０１１３】
前述の通り、データは１ページに対して一括して書き込まれる。またデータは、２ビットのうちの１ビットずつ書き込まれる。この際、図示するように、２ビットのうちのまず下位ビットのデータが書き込まれ、次に上位ビットのデータが書き込まれる。下位ビットにつき“０”プログラムを行う場合、閾値電圧がＶ０１〜Ｖ２３の範囲で粗くプログラムが行われる。そして上位ビットのプログラムの際に、“１０”をプログラムする際にはその閾値がＶ１２〜Ｖ２３の範囲になるようにプログラムが行われ、“００”をプログラムする際にはＶ２３より高くなるようプログラムが行われる。
【０１１４】
上記書き込み方法における、各ワード線に対する書き込み順序について図２４を用いて説明する。図２４は、メモリセルアレイ１０の模式図である。図中において、各ワード線に付記した数字が、プログラムの行われる順番であり、更に図中における“（Ｌ）”が下位ビットのプログラムを示し、“（Ｕ）”が上位ビットのプログラムを示す。図示するように、まずワード線ＷＬｊにつき下位ビットがプログラムされ、次にワード線ＷＬ（ｊ＋１）につき下位ビットがプログラムされる。その後、ワード線ＷＬｊの上位ビットがプログラムされ、次にワード線ＷＬ（ｊ＋２）につき下位ビットがプログラムされ、次にワード線ＷＬ（ｊ＋１）につき上位ビットがプログラムされる。つまり、必ずしもワード線順にデータが書き込まれるのでは無い。具体的には、あるワード線について上位ビットをプログラムする際には、当該ワード線に隣接する他のワード線につき、下位ビットのプログラムを終わらせておく。
【０１１５】
本書き込み方法によれば、メモリセルＭＣに対するカップリング効果の影響を低減できる。本方法であると、下位ビットについては粗いプログラムが行われているだけなので、下位ビットについてしかプログラムが行われていないメモリセルトランジスタＭＴでは、先の述べたカップリング効果の影響は殆ど受けない。そして、上位ビットのプログラムでも、メモリセルトランジスタの閾値の変動を小さく出来る。従って、上記カップリング効果によるメモリセルトランジスタの閾値変動の程度を小さくすることが出来る。
【０１１６】
なお上記方法では、あるワード線に接続されたメモリセルトランジスタの上位ビット及び下位ビットが、それぞれ一括してプログラム書き込まれる場合について説明した。すなわち、１本のワード線に接続された（ｍ＋１）個のメモリセルトランジスタＭＴに対して、データが一括してプログラムされる。しかし、データは例えば偶数ビット線及び奇数ビット線単位でプログラムされても良い。この場合について、図２５を用いて説明する。図２５は、メモリセルアレイの模式図である。図示するように、データのプログラムは次のようになる。すなわち、まずワード線ＷＬｊの下位ビット（偶数ビット線）、次にワード線ＷＬｊの下位ビット（奇数ビット線）、次にワード線ＷＬ（ｊ＋１）の下位ビット（偶数ビット線）、次にワード線ＷＬ（ｊ＋１）の下位ビット（奇数ビット線）、次にワード線ＷＬｊの上位ビット（偶数ビット線）、次にワード線ＷＬｊの上位ビット（奇数ビット線）、次にワード線ＷＬ（ｊ＋２）の下位ビット（偶数ビット線）、次にワード線ＷＬ（ｊ＋２）の下位ビット（奇数ビット線）、…の順にプログラムが行われる。
【０１１７】
＜データのセンス方法の例＞  
次に、データのセンス方法の一例について説明する。図２６は、上記実施形態で説明したセンスアンプ２０の回路図である。図示するようにセンスアンプ２０は、スイッチ素子１２０〜１２３、ｎチャネルＭＯＳトランジスタ１２４〜１２６、ｐチャネルＭＯＳトランジスタ１２７、キャパシタ素子１２８、及びラッチ回路１２９を備えている。ＭＯＳトランジスタ１２４の電流経路の一端には、スイッチ素子１２０を介して電圧ＶＤＤが与えられ、他端はノードＮ１に接続され、ゲートには信号Ｓ１が入力される。ＭＯＳトランジスタ１２５の電流経路の一端はノードＮ１に接続され、他端はビット線ＢＬに接続され、またスイッチ素子１２３を介して電圧ＶＳＳが与えられ、ゲートには信号Ｓ２が与えられる。ＭＯＳトランジスタ１２６の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートには信号Ｓ３が与えられる。ノードＮ２には、スイッチ素子１２１を介して電圧ＶＤＤが与えられる。キャパシタ素子１２８の一方電極はノードＮ２に接続され、他方電極には電圧ＶＳＳが与えられる。ＭＯＳトランジスタ１２７の電流経路の一端には、スイッチ素子１２２を介して電圧ＶＤＤが与えられ、他端はラッチ回路１２９に接続され、ゲートはノードＮ２に接続される。
【０１１８】
上記構成によるデータのセンス方法について簡単に説明する。まずメモリセルが“１”プログラムされている場合である。初めに、スイッチ素子１２０、ＭＯＳトランジスタ１２４、１２５、１２６がオン状態とされ、ビット線ＢＬは約０．６５Ｖ程度にプリチャージされ、ノードＮ１、Ｎ２の電位はそれぞれ０．９Ｖ、２．５Ｖ程度にプリチャージされる。すなわち、メモリセルトランジスタＭＴがオン状態であるから、ビット線ＢＬに電流を流しながら、各ノードがプリチャージされる。
【０１１９】
次に、スイッチ素子１２１がオフ状態とされる。すると、ノードＮ２からビット線ＢＬに流れる電流によって、ノードＮ２が放電され、その電位は約０．９Ｖ程度となる。ビット線ＢＬに流れる電流によって、ノードＮ１の電位は０．９Ｖ以下になるが、ＭＯＳトランジスタ１２４が電流を供給することで、ノードＮ１の電位は０．９Ｖに維持される。
【０１２０】
ノードＮ２の電位が０．９Ｖであるので、ＭＯＳトランジスタ１２７がオン状態となる。よって、ラッチ回路１２９は電圧ＶＤＤを保持する。ラッチ回路１２９がＶＤＤを保持することで、スイッチ素子１２０がオフ状態、スイッチ素子１２３がオン状態となり、ノードＮ２の電位は０Ｖとなる。その結果、ラッチ回路１２９は電圧ＶＤＤを保持し続ける。
【０１２１】
次に選択メモリセルが“０”プログラムされている場合について説明する。この場合、ノードＮ２の電位は約２．５Ｖを維持する。従って、ＭＯＳトランジスタ１２７はオフ状態となり、ラッチ回路１２９は電圧ＶＳＳ（０Ｖ）を保持する。これにより、スイッチ素子１２０がオン状態、スイッチ素子１２３がオフ状態となり、ノードＮ２の電位は２．５Ｖを維持し、ラッチ回路１２９は電圧ＶＳＳを保持し続ける。
【０１２２】
上記のように、ビット線の電流を検知するセンスアンプを用いれば、隣接するビット線の電位変動の影響を考慮する必要が無く、全ビット線から一括してデータを読み出すことが可能となる。
【０１２３】
すなわち、上記実施形態に係る半導体記憶装置は、  
（１）電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニット；前記メモリセルの前記制御ゲートに接続されたワード線；データのプログラム時及び読み出し時において、前記ワード線のいずれかを選択すると共に、選択ワード線及び非選択ワード線に電圧を印加するドライバ回路； and 第１、第２チャージポンプ回路を備え、該第１、第２チャージポンプ回路の発生する電圧を前記ドライバ回路に出力する電圧発生回路、を具備し、前記第１チャージポンプ回路は、前記非選択ワード線のうち、前記選択ワード線に隣接する第１ワード線に与えられる電圧の発生専用に用いられ、前記第２チャージポンプ回路は、前記非選択ワード線のうち、前記選択ワード線に隣接しない第２ワード線に与えられる電圧を発生する。  
（２）上記（１）において、前記ドライバ回路は、前記ワード線毎に設けられたワード線ドライバを備え、前記ワード線ドライバは、前記第１チャージポンプ回路で発生された電圧を前記第１ワード線に転送する第１スイッチと、前記第２チャージポンプ回路で発生された電圧を前記第２ワード線に転送する第２スイッチとを備え、前記第１チャージポンプ回路は、前記プログラム時において第１電圧を発生し、前記読み出し時において第２電圧を発生し、前記第１スイッチは、前記プログラム時には前記第１電圧を転送し、前記読み出し時には前記第２電圧を転送する。  
（３）上記（１）において、前記プログラム時において前記第１チャージポンプ回路は、前記第２チャージポンプ回路の発生する電圧よりも大きい電圧を発生する。  
（４）上記（１）において、前記メモリセルは、閾値電圧に応じて２ビット以上のマルチレベルのデータを保持可能であり、前記読み出し時において前記第１チャージポンプ回路は、前記データの読み出しレベルに応じて、発生する電圧を変化させる。  
（５）上記（１）において、前記電圧発生回路は、前記第１チャージポンプ回路の発生する電圧の上限を決めるリミッター回路を更に備え、該リミッター回路は、前記プログラム時及び読み出し時に共通に使用される。  
（６）上記（１）において、前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線； and 前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線、を更に備え、前記第１ワード線は、前記ビット線側で前記選択ワード線に隣接する。  
（７）上記（１）において、前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線； and 前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線、を更に備え、前記第１ワード線は、前記ソース線側で前記選択ワード線に隣接する。  
（８）上記（１）において、前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線； and 前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線、を更に備え、前記第１ワード線は、前記ビット線側で前記選択ワード線に隣接するワード線であり、且つ前記ソース線側で前記選択ワード線に隣接するワード線である。  
（９）上記（１）において、前記メモリセルは、２ビット以上のマルチレベルのデータを保持し、前記データは１ビットずつ前記メモリセルに書き込まれ、いずれかの前記ワード線に接続された前記メモリセルへの、前記データにおける最下位ビットより上位のビットの書き込みは、前記ワード線にドレイン側で隣接する前記第１ワード線に接続された前記メモリセルへの、前記データにおける前記最下位ビットの書き込みの後に行われる。  
（１０）上記（１）において、前記データの読み出し時において、前記選択ワード線に接続された前記メモリセルからデータが読み出される前に、前記第１ワード線に接続された非選択の前記メモリセルからデータが読み出される。  
（１１）電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニット；各々が前記メモリセルの前記制御ゲートに接続された複数のワード線；各々が電圧を発生する第１チャージポンプ回路と第２チャージポンプ回路とを含む電圧発生回路； and 各々が前記ワード線毎に設けられ、前記電圧発生回路で発生された前記電圧を印加する複数のワード線ドライバ、を具備し、前記第１チャージポンプ回路で発生された前記電圧は、データのプログラム時及び読み出し時において非選択とされたワード線のうち、選択ワード線に隣接するワード線に対応した前記ワード線ドライバに与えられ、前記第２チャージポンプ回路で発生された前記電圧は、前記非選択とされたワード線のうち、前記選択ワード線に隣接しないワード線に対応した前記ワード線ドライバに与えられる。  
（１２）上記（１１）において、前記ワード線ドライバの各々は、前記第１チャージポンプ回路で発生された電圧を、対応する前記ワード線に転送する第１スイッチと、前記第２チャージポンプ回路で発生された電圧を、対応する前記ワード線に転送する第２スイッチとを備え、前記第１チャージポンプ回路は、前記プログラム時において第１電圧を発生し、前記読み出し時において第２電圧を発生し、前記第１スイッチは、前記プログラム時には前記第１電圧を転送し、前記読み出し時には前記第２電圧を転送する。  
（１３）上記（１１）において、前記プログラム時において前記第１チャージポンプ回路は、前記第２チャージポンプ回路の発生する電圧よりも大きい電圧を発生する。  
（１４）上記（１１）において、前記メモリセルは、閾値電圧に応じて２ビット以上のマルチレベルのデータを保持可能であり、前記読み出し時において前記第１チャージポンプ回路は、前記データの読み出しレベルに応じて、発生する電圧を変化させる。  
（１５）上記（１１）において、前記電圧発生回路は、前記第１チャージポンプ回路の発生する電圧の上限を決めるリミッター回路を更に備え、該リミッター回路は、前記プログラム時及び読み出し時に共通に使用される。  
（１６）上記（１１）において、前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線； and 前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線、を更に備え、前記第１チャージポンプ回路で発生された前記電圧は、前記非選択とされたワード線のうち、前記選択ワード線に、前記ビット線側で隣接するワード線に対応した前記ワード線ドライバに与えられる。  
（１７）上記（１１）において、前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線； and 前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線、を更に備え、前記第１チャージポンプ回路で発生された前記電圧は、前記非選択とされたワード線のうち、前記選択ワード線に、前記ソース線側で隣接するワード線に対応した前記ワード線ドライバに与えられる。  
（１８）上記（１１）において、前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線； and 前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線、を更に備え、前記第１チャージポンプ回路で発生された前記電圧は、前記非選択とされたワード線のうち、前記選択ワード線に、前記ビット線側及び前記ソース線側で隣接する２本のワード線に対応した前記ワード線ドライバに与えられる。  
（１９）上記（１１）において前記メモリセルは、２ビット以上のマルチレベルのデータを保持し、前記データは１ビットずつ前記メモリセルに書き込まれ、いずれかの前記ワード線に接続された前記メモリセルへの、前記データにおける最下位ビットより上位のビットの書き込みは、前記ワード線にドレイン側で隣接する前記第１ワード線に接続された前記メモリセルへの、前記データにおける前記最下位ビットの書き込みの後に行われる。  
（２０）上記（１１）において、前記データの読み出し時において、前記選択ワード線に接続された前記メモリセルからデータが読み出される前に、前記第１ワード線に接続された非選択の前記メモリセルからデータが読み出される。
【０１２４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１２５】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係る電圧発生回路の発生する電圧を示すダイアグラム。
【図３】この発明の第１の実施形態に係るメモリセルトランジスタの閾値分布を示すグラフ。
【図４】この発明の第１の実施形態に係るワード線ドライバの回路図。
【図５】この発明の第１の実施形態に係るセレクトゲート線ドライバの回路図。
【図６】この発明の第１の実施形態に係るセレクトゲート線ドライバの回路図。
【図７】この発明の第１の実施形態に係るフラッシュメモリにおいて、プログラム時及び読み出し時にワード線に印加される電圧を示すダイアグラム。
【図８】この発明の第１の実施形態に係るフラッシュメモリにおいて、プログラム時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。
【図９】この発明の第１の実施形態に係るフラッシュメモリにおいて、読み出し時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。
【図１０】この発明の第１の実施形態に係るフラッシュメモリにおいて、読み出し時にワード線に印加される電圧を示すタイミングチャート。
【図１１】この発明の第１の実施形態に係る電圧発生回路のブロック図。
【図１２】この発明の第１の実施形態に係る電圧発生回路のブロック図。
【図１３】この発明の第２の実施形態に係る電圧発生回路のブロック図。
【図１４】この発明の第２の実施形態に係る電圧発生回路のブロック図。
【図１５】この発明の第２の実施形態に係る電圧発生回路のブロック図。
【図１６】この発明の第３の実施形態に係るフラッシュメモリの備える電圧発生回路の、一部領域を示すブロック図。
【図１７】この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリにおいて、プログラム時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。
【図１８】この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリにおいて、読み出し時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。
【図１９】この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリにおいて、プログラム時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。
【図２０】この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリにおいて、読み出し時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。
【図２１】この発明の第１乃至第３の実施形態の第３変形例に係るフラッシュメモリにおいて、プログラム時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。
【図２２】この発明の第１乃至第３の実施形態の第４変形例に係るメモリセルトランジスタの閾値分布を示すグラフ。
【図２３】この発明の第１乃至第３の実施形態の第４変形例に係るメモリセルトランジスタの閾値分布を示すグラフであり、プログラム時における閾値分布の変化を示すグラフ。
【図２４】この発明の第１乃至第３の実施形態の第４変形例に係るメモリセルアレイの模式図。
【図２５】この発明の第１乃至第３の実施形態の第５変形例に係るメモリセルアレイの模式図。
【図２６】この発明の第１乃至第３の実施形態の第６変形例に係るフラッシュメモリの備えるセンスアンプの回路図。
【符号の説明】
【０１２６】
１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…メモリセルユニット、２０…センスアンプ、３０…ソース線ドライバ、４０…ロウデコーダ、４１〜４３、６７、６８、８０〜８５、９０〜９２、１００〜１０２、１１３、１１４…ＭＯＳトランジスタ、４４…ブロックデコーダ、５０…ドライバ回路、５１、５２…セレクトゲート線ドライバ、５３…ワード線ドライバ、５４…ページドライバ、６０…電圧発生回路、６１…第１チャージポンプ回路、６２、６２−１〜６２−４…第２チャージポンプ回路、６３…第３チャージポンプ回路、６４…ポンプ制御回路、６５…リミッター回路、６６…比較器、７０…制御回路、９３、９４、１０３、１１０〜１１２…抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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