(57)【特許請求の範囲】
【請求項１】
光電変換装置の製造方法であって、
素子領域と素子分離領域とを含む下地基板の表面に酸化膜を形成する酸化膜形成工程と、
前記素子領域に開口を有するマスクを前記酸化膜の上に形成するマスク形成工程と、
前記酸化膜における前記開口により露出した領域を介して第１導電型の不純物イオンを前記下地基板に注入することにより、前記下地基板における前記素子領域の前記酸化膜の下方に第１の半導体領域を第１の厚さで形成する第１の注入工程と、
前記酸化膜における前記開口により露出した領域を酸化することにより、前記露出した領域の厚さを増加させる酸化工程と、
前記酸化膜における前記開口により露出していない領域を露出させる露出工程と、
前記露出工程の後に、前記酸化工程において厚さが増加しなかった部分を介して前記第１導電型の不純物イオンを前記下地基板に注入することにより、前記下地基板における前記素子分離領域の前記酸化膜の下方に、前記第１の厚さより厚い第２の厚さで第２の半導体領域を形成する第２の注入工程と、
前記第２の注入工程の後に、前記第１の半導体領域の上方に、光電変換された信号を蓄積するための前記第１導電型と反対の第２導電型の第３の半導体領域を含む光電変換部を形成する素子形成工程と、
を備えたことを特徴とする光電変換装置の製造方法。
【請求項２】
前記マスク形成工程は、
前記酸化膜の上に窒化膜を形成する窒化膜形成工程と、
前記窒化膜の上に、前記素子領域に第１開口を有するレジストマスクを形成するレジストマスク形成工程と、
前記窒化膜における前記第１開口により露出した領域をエッチングすることにより、前記素子領域に第２開口を有する窒化膜マスクを形成するエッチング工程と、
を含み、
前記第１の注入工程では、前記第１開口及び前記第２開口により露出した領域を介して前記下地基板に不純物イオンを注入し、
前記酸化工程では、前記レジストマスクを除去し、その後、前記酸化膜における前記第２開口により露出した領域を酸化する
ことを特徴とする請求項１に記載の光電変換装置の製造方法。
【請求項３】
前記酸化工程において厚さが増加した部分を含む前記酸化膜の表面は、前記素子分離領域に対して前記素子領域が凸部となる段差を有する
ことを特徴とする請求項１又は２に記載の光電変換装置の製造方法。
【請求項４】
前記第２の注入工程の後に、前記酸化工程において厚さが増加した部分を含む前記酸化膜を除去する除去工程と、
前記除去工程の後に、前記下地基板の上に半導体層を成長させることにより、前記下地基板および前記半導体層を含む半導体基板を形成する成長工程と、
をさらに備え、
前記素子形成工程では、前記半導体基板における前記第１の半導体領域と前記半導体層の表面との間に前記第３の半導体領域を形成し、
前記半導体層の表面は、前記素子分離領域に対して前記素子領域が凹部となる段差を有する
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置の製造方法。
【請求項５】
半導体装置の製造方法であって、
第１領域及び第２領域を含む下地基板の表面に酸化膜を形成する酸化膜形成工程と、
前記第１領域に開口を有するマスクを前記酸化膜の上に形成するマスク形成工程と、
前記酸化膜における前記開口により露出した領域を介して不純物イオンを前記下地基板に注入することにより、前記下地基板における前記第１領域の前記酸化膜の下方に第１の半導体領域を第１の厚さで形成する第１の注入工程と、
前記酸化膜における前記開口により露出した領域を酸化することにより、前記露出した領域の厚さを増加させる酸化工程と、
前記酸化膜における前記開口により露出していない領域を露出させる露出工程と、
前記露出工程の後に、前記酸化工程において厚さが増加しなかった部分を介して不純物イオンを前記下地基板に注入することにより、前記下地基板における前記第２領域の前記酸化膜の下方に、前記第１の厚さより厚い第２の厚さで第２の半導体領域を形成する第２の注入工程と、
前記第２の注入工程の後に、前記酸化工程において厚さが増加した部分を含む前記酸化膜を除去する除去工程と、
前記除去工程の後に、前記下地基板の上に半導体層を成長させることにより、前記下地基板および前記半導体層を含む半導体基板を形成する成長工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記マスク形成工程は、
前記酸化膜の上に窒化膜を形成する窒化膜形成工程と、
前記窒化膜の上に、前記第１領域に第１開口を有するレジストマスクを形成するレジストマスク形成工程と、
前記窒化膜における前記第１開口により露出した領域をエッチングすることにより、前記第１領域に第２開口を有する窒化膜マスクを形成するエッチング工程と、
を含み、
前記第１の注入工程では、前記第１開口及び前記第２開口により露出した領域に不純物イオンを注入し、
前記酸化工程では、前記レジストマスクを除去し、その後、前記酸化膜における前記第２開口により露出した領域を酸化する
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
素子領域と素子分離領域とを含む半導体基板を有する光電変換装置であって、
前記半導体基板は、
前記素子領域に配され、光電変換された信号を蓄積するための第１導電型の半導体領域をそれぞれ含む複数の光電変換部と、
前記素子領域における前記光電変換部の下方に第１の厚さで配された前記第１導電型と反対の第２導電型の第１の半導体領域と、
前記素子分離領域に配され、前記複数の光電変換部を電気的に分離するための素子分離部と、前記素子分離領域における前記素子分離部の下方に、前記第１の厚さより厚い第２の厚さで配された前記第２導電型の第２の半導体領域と、
前記第１の半導体領域および前記第２の半導体領域の上に設けられた第１導電型の第１半導体層と、
前記第１の半導体領域および前記第２の半導体領域の上であって前記第１半導体層の上に配された第１導電型の第２半導体層と、を有し、
前記複数の光電変換部は前記第２半導体層に形成され、
前記光電変換装置は、有効画素領域およびオプティカルブラック領域を有し、前記複数の光電変換部および前記素子分離部は、前記有効画素領域および前記オプティカルブラック領域に配され、
前記第１の半導体領域および前記第２の半導体領域は、前記有効画素領域に配され、前記オプティカルブラック領域に配されておらず、
前記光電変換装置は、前記オプティカルブラック領域に配された前記複数の光電変換部の下方に前記オプティカルブラック領域にわたって配された第２導電型の半導体領域を更に含む、ことを特徴とする光電変換装置。
【請求項８】
請求項７に記載の光電変換装置と、
前記光電変換装置の撮像面へ像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、を備えたことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置の製造方法、半導体装置の製造方法、光電変換装置、及び撮像システムに関する。
【背景技術】
【０００２】
光電変換装置は、近年、ディジタルスチルカメラ、ビデオカムコーダを中心とする２次元の画像入力装置に、あるいはファクシミリ、スキャナを中心とする１次元の画像読み取り装置に利用され、急速に需要が高まっている。
【０００３】
光電変換装置には、例えば、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ:電荷結合素子）やＭＯＳ型センサが用いられている。ＭＯＳ型センサの代表としては、ＣＭＯＳセンサが実用化されている。
【０００４】
ＣＭＯＳセンサは、画素配列と制御部とを備える。
【０００５】
画素配列では、複数の画素が行方向及び列方向に配列されたている。各画素は、図１１に示す回路構成をしている。図１１は、従来のＣＭＯＳセンサにおける画素の回路構成図である。
【０００６】
図１１において、１００１は、光を信号（電荷）に変換して蓄積するフォトダイオード（以下、「ＰＤ」という）である。１００２は、ＰＤ１００１で蓄積された信号（電荷）を転送する転送ＭＯＳトランジスタである。１００３は、フローティングディフュージョン（以下、「ＦＤ」という）である。１００４は、ＦＤ１００３及びＰＤ１００１をリセットするためのリセット信号がゲートに供給されるリセットＭＯＳトランジスタである。１００５は、制御部により画素配列の任意の１行を選択するための選択信号がゲートに供給される選択ＭＯＳトランジスタである。１００６は、低電流源１００８とともにソースフォロワ動作を行うことにより、ＦＤ１００３から入力された信号を増幅して列信号線１００７へ出力する増幅ＭＯＳトランジスタである。
【０００７】
制御部は、画素配列における複数の画素のそれぞれを制御する。制御部は、図示していないが、画素からの信号を処理するための回路、および画素内のトランジスタを駆動するための駆動回路（シフトレジスタ）の少なくとも一方を含む。制御部は、画素配列と同一基板内に周辺回路として形成されている。
【０００８】
図１１に示す回路構成を実現するため、特許文献１に開示された技術では、図１２に示す断面構造になるように各画素を形成している。図１２は、従来のＣＭＯＳセンサにおける画素の断面構成図である。
【０００９】
図１２に示すように、ＰＤ１００１は、電荷蓄積層１００１ａ及び保護層１００１ｂを含む。電荷蓄積層１００１ａは、ＰＤ１００１に入射した光１１０９に応じて生成された信号（電荷、電子）を蓄積するためのＮ型の半導体領域である。保護層１００１ｂは、電荷蓄積層１００１ａを保護するためのＰ＋型の半導体領域である。ここで、「Ｐ＋型」は、「Ｐ型」の領域よりもＰ型の不純物の濃度が高いことを示す。
【００１０】
素子分離部１１０２は、絶縁膜で形成され、複数のＰＤ１００１の電荷蓄積層１００１ａを電気的に分離している。素子分離部１１０２の下には、Ｐ＋型の半導体領域であるチャネルストップ領域１１０６が形成されている。さらに、チャネルストップ領域１１０６及び電荷蓄積層１００１ａの周囲には、Ｐ−型の半導体領域であるウエル領域１１０７が形成されている。ここで、「Ｐ−型」は、「Ｐ型」の領域よりもＰ型の不純物の濃度が低いことを示す。
【００１１】
このような構造により、特許文献１によれば、隣接画素への電荷の漏れを高いレベルで防止することができるとされている。
【００１２】
なお、図１２では、転送ＭＯＳトランジスタ１００２のゲート１００２ａ及びＦＤ１００３も図示されている。
【特許文献１】特開２００６-３１０６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年、光電変換装置では、所定のチップ面積において多画素化することが要求されているので、単位画素が占める面積を小さくすることが求められている。
【００１４】
図１２に示す断面構造を有する画素を微細化すると、隣接するＰＤ（光電変換部）１００１の間隔も小さくなることがある。
【００１５】
この場合、ＰＤ１００１の電荷蓄積層１００１ａにより蓄積されている信号がウエル領域１１０７を介して隣接するＰＤ１００１の電荷蓄積層１００１ａへ漏れる可能性がある。ウエル領域１１０７は、Ｐ−型の半導体領域であるので、隣接する電荷蓄積層１００１ａに対する十分な電位障壁を形成できない。これにより、ＰＤ１００１の感度が低下する可能性がある。
【００１６】
また、ＰＤ１００１の電荷蓄積層１００１ａがウエル領域１１０７を介して隣接する画素の電荷蓄積層１００１ａと容量結合することにより、隣接する画素の電荷蓄積層１００１ａからクロストークを受ける可能性がある。
【００１７】
一方、光電変換装置に限定されない一般的な半導体装置の製造方法では、半導体基板内の所定の領域に精度よく厚さの異なる半導体領域を形成することが困難である。
【００１８】
具体的には、半導体基板内の所定の領域に半導体領域を形成するためのイオン注入装置において、不純物イオンの加速エネルギーが、そのイオン加速機による構造上の制約を受けることがある。イオン注入装置のイオン加速機では、通常、複数の磁場加速機を用いてイオン化した不純物を加速する。このようなイオン注入装置により数メートルの距離で加速できるエネルギは、現実的な装置の床面積を考慮すると、１〜２ＭｅＶ程度が限界である。多価イオンのイオン化率効率が進行方向の距離に対して指数関数的に低下するため、最終的にウエハ付近に到達するイオン数、すなわちドーズ量はさらに少なくなる。これにより、半導体基板内の所定以上の深さに不純物イオンを注入することが困難である。
【００１９】
また、イオン注入装置において加速エネルギーを増加させると、それにより不純物イオンが注入された半導体基板において、注入方向と垂直な方向への不純物濃度のバラツキいわゆる横方向標準偏差が増加してしまう可能性がある。これにより、半導体基板内に濃度の異なる不純物を形成する際の横方向の精度が低下する可能性がある。
【００２０】
さらに、シリコン基板へのイオン注入は、シリコン単結晶構造を破壊してしまうため、格子間への不純物の再配置と結晶欠陥回復のための注入後の熱処理が欠かせない。特に後者の結晶欠陥は、光電変換装置において特に影響が大きい。深い準位を形成しやすい重金属などの基点となる欠陥を形成する可能性が高く、光電変換装置により得られる画像において致命的な白傷を発生させる可能性がある。すなわち、注入エネルギが大きいほど、イオン注入量が多いほど、且つ、注入の回数が多いほど、欠陥回復のための熱処理温度及び処理時間を高く、長く設定しなければならず、所望のプロファイル設計が難しく、欠陥残が発生する可能性がある。
【００２１】
本発明の第１の目的は、光電変換部の間隔を小さくした場合でも光電変換部の感度を向上するとともに、隣接する光電変換部の間のクロストークを抑制することにある。
【００２２】
本発明の第２の目的は、半導体基板内における所定以上の深さの位置に厚さの異なる半導体領域を形成する際の精度を向上することにある。
【課題を解決するための手段】
【００２３】
本発明の第１側面に係る光電変換装置の製造方法は、光電変換装置の製造方法であって、素子領域と素子分離領域とを含む下地基板の表面に酸化膜を形成する酸化膜形成工程と、前記素子領域に開口を有するマスクを前記酸化膜の上に形成するマスク形成工程と、前記酸化膜における前記開口により露出した領域を介して第１導電型の不純物イオンを前記下地基板に注入することにより、前記下地基板における前記素子領域の前記酸化膜の下方に第１の半導体領域を第１の厚さで形成する第１の注入工程と、前記酸化膜における前記開口により露出した領域を酸化することにより、前記露出した領域の厚さを増加させる酸化工程と、前記酸化膜における前記開口により露出していない領域を露出させる露出工程と、前記露出工程の後に、前記酸化工程において厚さが増加しなかった部分を介して前記第１導電型の不純物イオンを前記下地基板に注入することにより、前記下地基板における前記素子分離領域の前記酸化膜の下方に、前記第１の厚さより厚い第２の厚さで第２の半導体領域を形成する第２の注入工程と、前記第２の注入工程の後に、前記第１の半導体領域の上方に、光電変換された信号を蓄積するための前記第１導電型と反対の第２導電型の第３の半導体領域を含む光電変換部を形成する素子形成工程とを備えたことを特徴とする。
【００２４】
本発明の第２側面に係る半導体装置の製造方法は、半導体装置の製造方法であって、第１領域及び第２領域を含む下地基板の表面に酸化膜を形成する酸化膜形成工程と、前記第１領域に開口を有するマスクを前記酸化膜の上に形成するマスク形成工程と、前記酸化膜における前記開口により露出した領域を介して不純物イオンを前記下地基板に注入することにより、前記下地基板における前記第１領域の前記酸化膜の下方に第１の半導体領域を第１の厚さで形成する第１の注入工程と、前記酸化膜における前記開口により露出した領域を酸化することにより、前記露出した領域の厚さを増加させる酸化工程と、前記酸化膜における前記開口により露出していない領域を露出させる露出工程と、前記露出工程の後に、前記酸化工程において厚さが増加しなかった部分を介して不純物イオンを前記下地基板に注入することにより、前記下地基板における前記第２領域の前記酸化膜の下方に、前記第１の厚さより厚い第２の厚さで第２の半導体領域を形成する第２の注入工程と、前記第２の注入工程の後に、前記酸化工程において厚さが増加した部分を含む前記酸化膜を除去する除去工程と、前記除去工程の後に、前記下地基板の上に半導体層を成長させることにより、前記下地基板及び前記半導体層を含む半導体基板を形成する成長工程とを備えたことを特徴とする。
【００２５】
本発明に係る第３側面に係る光電変換装置は、素子領域と素子分離領域とを含む半導体基板を有する光電変換装置であって、前記半導体基板は、前記素子領域に配され、光電変換された信号を蓄積するための第１導電型の半導体領域をそれぞれ含む複数の光電変換部と、前記素子領域における前記光電変換部の下方に第１の厚さで配された前記第１導電型と反対の第２導電型の第１の半導体領域と、前記素子分離領域に配され、前記複数の光電変換部を電気的に分離するための素子分離部と、前記素子分離領域における前記素子分離部の下方に、前記第１の厚さより厚い第２の厚さで配された前記第２導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域の上に設けられた第１導電型の第１半導体層と、前記第１の半導体領域および前記第２の半導体領域の上であって前記第１半導体層の上に配された第１導電型の第２半導体層と、を有し、前記複数の光電変換部は前記第２半導体層に形成され、前記光電変換装置は、有効画素領域およびオプティカルブラック領域を有し、前記複数の光電変換部および前記素子分離部は、前記有効画素領域および前記オプティカルブラック領域に配され、前記第１の半導体領域および前記第２の半導体領域は、前記有効画素領域に配され、前記オプティカルブラック領域に配されておらず、前記光電変換装置は、前記オプティカルブラック領域に配された前記複数の光電変換部の下方に前記オプティカルブラック領域にわたって配された第２導電型の半導体領域を更に含むことを特徴とする。
【００２６】
本発明の第４側面に係る撮像システムは、上記の光電変換装置と、前記光電変換装置の撮像面へ像を形成する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、光電変換部の間隔を小さくした場合でも光電変換部の感度を向上できるとともに、隣接する光電変換部の間のクロストークを抑制することができる。
【００２８】
また、本発明によれば、半導体基板内における所定以上の深さの位置に厚さの異なる半導体領域を形成する際の精度を向上することができる。
【発明を実施するための最良の形態】
【００２９】
次に、本発明の各実施形態について図面を参照して説明する。なお、本発明の各実施形態は、光電変換装置に関して説明するが、他の半導体装置にも適用することができる。他の半導体装置は、ＤＲＡＭなどのメモリデバイスや、マイコンなどのロジックデバイスを含む。
【００３０】
本発明の第１実施形態に係る光電変換装置２００を、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置２００の構成図である。
【００３１】
光電変換装置２００は、画素配列ＰＡ及び制御部１０を備える。
【００３２】
画素配列ＰＡでは、複数の画素１０１が行方向及び列方向に配列されている。図１では、複数の画素１０１が４行４列の画素である場合が例示的に示されている。各画素１０１は、光電変換部１０２、転送ＭＯＳトランジスタ１０３、増幅ＭＯＳトランジスタ１０４、ＦＤ（フローティングディフュージョン）１１９、リセットＭＯＳトランジスタ１０５、選択ＭＯＳトランジスタ１０６を含む。光電変換部１０２は、例えば、フォトダイオードである。
【００３３】
制御部１０は、垂直走査回路１１０、ＭＯＳトランジスタ１１３、１１４、保持部１１８、及び水平走査回路１１７を含む。
【００３４】
同じ行の選択ＭＯＳトランジスタ１０６は、選択線１０７を介して垂直走査回路１１０からゲートにアクティブな信号が供給された際にオンする。選択ＭＯＳトランジスタ１０６がオンした画素は、垂直走査回路１１０により選択された状態になる。
【００３５】
同じ行のリセットＭＯＳトランジスタ１０５は、リセット線１０８を介して垂直走査回路１１０からゲートにアクティブな信号が供給された際にオンする。リセットＭＯＳトランジスタ１０５は、オンした際に、ＦＤ１１９をリセットする。
【００３６】
同じ行の転送ＭＯＳトランジスタ１０３は、転送線１０９を介して垂直走査回路１１０からゲートにアクティブな信号が供給された際にオンする。転送ＭＯＳトランジスタ１０３は、オンした際に、光電変換部１０２により蓄積された信号をＦＤ１１９へ転送する。ＦＤ１１９は、転送された信号を増幅ＭＯＳトランジスタ１０４のゲートへ入力する。増幅ＭＯＳトランジスタ１０４は、電流源１１２とともにソースフォロワー動作を行い、入力された信号（ノイズ信号又は光信号）を増幅して列信号線１１１へ出力する。
【００３７】
ＭＯＳトランジスタ１１３及び１１４は、それぞれ、列信号線１１１へ出力された光信号及びノイズ信号を保持部１１８へ転送する。保持部１１８は、光信号及びノイズ信号を所定期間だけ保持する。水平走査回路１１７は、保持部１１８を列ごとに順次選択して、各列の光信号及びノイズ信号をそれぞれ光信号出力線１１５及びノイズ信号出力線１１６へ転送する。図示しない差動増幅回路は、光信号出力線１１５及びノイズ信号出力線１１６へ転送された光信号及びノイズ信号の差分を演算して出力する。
【００３８】
次に、光電変換装置２００のレイアウト構成を説明する。図２は、光電変換装置２００のレイアウト構成を示す平面図の一例である。
【００３９】
光電変換部１０２を取り囲む破線の領域には、光電変換部１０２よりも半導体基板ＳＢ内の深い位置に、後述する第２の半導体領域２１１が配置されている。第２の半導体領域２１１は、Ｐ＋型の半導体領域である。ここで、「Ｐ＋型」は、「Ｐ型」の領域よりもＰ型の不純物の濃度が高いことを示す。これにより、隣接する光電変換部１０２の間の電位障壁を高くすることができる。第２の半導体領域２１１は、光電変換部１０２を囲む素子分離部２０２に対応する領域に形成されている。ただし、完全に対応している必要はなく、隣接する光電変換部１０２の間の電位障壁を高くすることができるような破線の領域に配されていれば良い。また、光電変換部１０２が配された領域（内側の破線で囲まれた領域）には、光電変換部１０２よりも半導体基板ＳＢ内の深い位置に、後述する第１の半導体領域２１０が配置されている。第１の半導体領域２１０は、Ｐ型の半導体領域である。第１の半導体領域２１０の厚さ（第１の厚さ）は、光電変換部１０２の飽和電荷を確保できるように、第２の半導体領域２１１の厚さ（第２の厚さ）より薄くなっている。
【００４０】
光電変換部１０２とＦＤ１１９との間には、転送トランジスタ１０３のゲート１０３ａが配置される。ＦＤ１１９は、転送トランジスタ１０３を介して光電変換部１０２から転送された信号（電荷）を一時的に保持する。図２では、増幅ＭＯＳトランジスタ１０４、リセットＭＯＳトランジスタ１０５及び選択ＭＯＳトランジスタ１０６の図示が省略されている。
【００４１】
次に、光電変換装置２００の断面構成を説明する。図３は、図２のＡ−Ａ断面図である。なお、図３では、コンタクトプラグ以降の上層部の構造の図示が省略されている。
【００４２】
図３に示すように、光電変換装置２００は、素子領域（第１領域）ＡＲと素子分離領域（第２領域）ＰＲとを含む半導体基板ＳＢを有する。半導体基板ＳＢは、複数の光電変換部１０２、第１の半導体領域２１０、素子分離部２０２、チャネルストップ領域２０６、第２の半導体領域２１１、ベース領域２１２、及び半導体領域２０８を含む。
【００４３】
各光電変換部１０２は、素子領域ＡＲに配されている。光電変換部１０２は、電荷蓄積層（第３の半導体領域）１０２ａ、半導体領域２０５、保護層１０２ｂを含む。電荷蓄積層１０２ａは、例えばエピタキシャル成長により形成される。電荷蓄積層１０２ａは、光電変換された信号を蓄積するため領域であり、Ｎ型（第１導電型）の半導体領域である。半導体領域２０５は、Ｎ−型の半導体領域である。「Ｎ−型」は、「Ｎ型」の領域よりもＮ型の不純物の濃度が低いことを示す。電荷蓄積層１０２ａ及び半導体領域２０５は、光電変換部１０２のカソードとして機能する。保護層１０２ｂは、電荷蓄積層１０２ａを保護する領域であり、Ｐ＋型の半導体領域である。なお、光電変換部１０２のアノード領域として機能するのは、第１の半導体領域２１０、第２の半導体領域２１１、半導体領域２０８である。
【００４４】
電荷蓄積層１０２ａは、半導体領域２０５に比べて、信号（電荷、電子）にとってポテンシャルが低い個所になる。光電変換部１０２は、蓄積期間において信号（電荷、電子）を電荷蓄積層１０２ａに蓄積する。電荷蓄積層１０２ａは、転送ＭＯＳトランジスタ１０３のゲート１０３ａの下に一部入り込む構造になっている。この構造（電荷完全転送に適した構造）により、転送ＭＯＳトランジスタ１０３がオンすると、光電変換部１０２の電荷蓄積層１０２ａからＦＤ１１９へ信号（電荷）が完全に転送される。信号（電荷）を完全に転送することで、光電変換部１０２の電荷蓄積層１０２ａに残存する信号量（電子数）のゆらぎが少なくなるので、ランダムノイズの小さい光電変換装置を実現できる。転送ＭＯＳトランジスタ１０３のゲート１０３ａを形成する前に、パターニング及びイオン注入を行って電荷蓄積層１０２ａを形成することにより、転送ＭＯＳトランジスタ１０３のゲート１０３ａの下に一部入り込む電荷蓄積層１０２ａを形成できる。あるいは、転送ＭＯＳトランジスタ１０３のゲート１０３ａを形成した後に斜めにイオン注入を行うことにより、転送ＭＯＳトランジスタ１０３のゲート１０３ａの下に一部入り込む電荷蓄積層１０２ａを形成できる。
【００４５】
第１の半導体領域２１０は、素子領域ＡＲにおける光電変換部１０２の下方に第１の厚さｄ１で配されている。第１の半導体領域２１０は、電荷蓄積層１０２ａの導電型（Ｎ型）と反対のＰ型（第２導電型）の半導体領域である。
【００４６】
素子分離部２０２は、素子分離領域ＰＲに配されている。素子分離部２０２は、複数の光電変換部１０２を電気的に分離する。
【００４７】
チャネルストップ領域２０６は、素子分離部２０２の下に配されている。チャネルストップ領域２０６は、Ｐ＋型の半導体領域２０６である。
【００４８】
第２の半導体領域２１１は、素子分離領域ＰＲにおける素子分離部２０２の下方に、第１の厚さｄ１より厚い第２の厚さｄ２で配されている。第２の半導体領域２１１は、電荷蓄積層１０２ａの導電型（Ｎ型）と反対のＰ＋型（第２導電型）の半導体領域である。横方向へのポテンシャルバリア（電位障壁）を得るため、第２の半導体領域２１１の不純物濃度は、第１の半導体領域２１０の不純物濃度より高くする。
【００４９】
ここで、第１の半導体領域２１０と第２の半導体領域２１１との境界の横方向の位置は、光電変換部１０２の開口面積と入射する光が到達しする位置とを考慮して決めればよい。
【００５０】
ベース領域２１２は、第１の半導体領域２１０及び第２の半導体領域２１１の下に配されている。ベース領域２１２は、Ｎ型の不純物を含む領域である。
【００５１】
半導体領域２０８は、チャネルストップ領域２０６と第２の半導体領域２１１との間に配される。
【００５２】
なお、図３に示すように、半導体領域２０８と第２の半導体領域２１１とは完全に接触していない構造であっても、これらのＰ型半導体領域が光電変換部１０２の電荷蓄積層１０２ａに対して、充分なポテンシャル障壁を形成していれはよい。また、半導体領域２０８は複数のプロファイルを有していてもよいし、半導体領域２０７がポテンシャルバリアを兼用してもよく、半導体領域２０８が不純物濃度で連続したプロファイルを有していても、当然問題なく所望の特性を得ることができる。
【００５３】
このように、Ｐ型の半導体領域が半導体領域２０５及び電荷蓄積層１０２ａを囲うことで、隣接する光電変換部１０２の間のポテンシャルバリア（電位障壁）を高くすることができる。これにより、光電変換部１０２が生成した信号（電荷）が、隣接する光電変換部１０２へ漏れることを防ぐことができる。すなわち、光電変換部１０２は、発生した信号（電荷）を確実に蓄積することができる。また、半導体領域２０７はＦＤ１１９を覆うように形成されるため、入射光によって発生した信号（電荷）がＦＤ１１９へ吸収されることを防ぐことができる。さらに、ＦＤ１１９と電荷蓄積層１０２ａとの耐圧を確保するように、転送ＭＯＳトランジスタ１０３の特性を決定できる。さらに図示していないが、半導体領域２０７は画素内の他のトランジスタの下にも配置され、これらのＭＯＳトランジスタのウエルとしても作用させることができる。
【００５４】
次に、図３に示す断面構成を実現するための光電変換装置２００の製造方法を、図４及び図５を用いて説明する。図４及び図５は、光電変換装置２００の製造方法を示す工程断面図である。
【００５５】
図４のａに示すように、まず下地基板３１２を準備する。下地基板３１２は、素子領域ＡＲと素子分離領域ＰＲとを含む。下地基板３１２は、Ｎ型の不純物を含む。
【００５６】
次に、下地基板３１２を熱酸化することにより、下地基板３１２の表面にシリコン酸化膜３０１を形成する（酸化膜形成工程）。
【００５７】
そして、熱ＣＶＤ成長法により、シリコン酸化膜３０１の上にシリコン窒化膜を成膜する（マスク形成工程の窒化膜形成工程）。
【００５８】
次に、シリコン窒化膜の上にレジストを塗布する。フォトリソグラフィーにより素子領域ＡＲのレジストを選択的に除去する。これにより、シリコン窒化膜の上に、素子領域ＡＲに第１開口３０３ａを有するレジストマスク３０３を形成する（マスク形成工程のレジストマスク形成工程）。
【００５９】
そして、シリコン窒化膜における第１開口３０３ａにより露出した領域をドライエッチング法でエッチングすることにより、素子領域ＡＲに第２開口３０２ａを有する窒化膜マスク３０２を形成する（マスク形成工程のエッチング工程）。その際、ドライエッチング条件は、シリコン酸化膜に対して高い選択比を持つように条件が設定されるため、シリコン酸化膜３０１はほとんどエッチングされない。
【００６０】
なお、エッチング後のシリコン酸化膜３０１は、続いて行われるイオン注入工程のチャネリングを防止でき、注入エネルギに対して十分に余裕度のある膜厚であればよいので、５〜１００ｎｍ程度が適当である。
【００６１】
次に、シリコン酸化膜３０１における第１開口３０３ａ及び第２開口３０２ａにより露出した領域を介してＰ型の不純物イオンを下地基板３１２に注入する。Ｐ型の不純物イオンは、例えば、ボロンイオンである。これにより、下地基板３１２における素子領域ＡＲのシリコン酸化膜３０１の下方に不純物イオン３０４が注入される（第１の注入工程）。  不純物イオン３０４を安定化させるため加熱することにより、図４のｂに示すように、下地基板３１２における素子領域ＡＲのシリコン酸化膜３０１の下方に、第１の半導体領域２１０を第１の厚さｄ１で形成する（第１の注入工程）。
【００６２】
次に、レジストマスク３０３を除去し、洗浄を行う。シリコン酸化膜３０１における第２開口３０２ａにより露出した領域を酸化することにより、露出した領域の厚さを増加させる（酸化工程）。酸化工程において厚さが増加した部分３０１ａは、例えば、１００〜３００ｎｍ程度の厚さを有する。窒化膜マスク３０２が残っている領域の酸化がすすまないため、酸化工程において厚さが増加した部分３０１ａを含むシリコン酸化膜３０１の表面は、素子分離領域ＰＲに対して素子領域ＡＲが凸部となる段差３０１ｂを有する。
【００６３】
例えば、酸化工程において厚さが増加した部分３０１ａの厚さは、酸化工程において厚さが増加しなかった部分３０１ｃの厚さに対して、１００ｎｍ以上の差を有している。この場合、段差３０１ｂの高さＨ１は、５０ｎｍ以上である。
【００６４】
そして、窒化膜マスク３０２を除去することにより、シリコン酸化膜３０１における第２開口３０２ａにより露出していない領域（酸化工程において厚さが増加しなかった部分３０１ｃ）を露出する（露出工程）。
【００６５】
露出工程の後に、酸化工程において厚さが増加しなかった部分３０１ｃを介してＰ型の不純物イオンを下地基板３１２に注入する。これにより、下地基板３１２における素子分離領域ＰＲのシリコン酸化膜３０１の下方に不純物イオン３０６が注入される（第２の注入工程）。
【００６６】
不純物イオン３０６を安定化させるため加熱することにより、図５のａに示すように、下地基板３１２における素子分離領域ＰＲのシリコン酸化膜３０１の下方に、第２の厚さｄ２で第２の半導体領域２１１を形成する（第２の注入工程）。第２の厚さｄ２は、第１の厚さｄ１より厚い。
【００６７】
次に、第２の注入工程の後に、酸化工程において厚さが増加した部分３０１ａを含むシリコン酸化膜３０１を除去する（除去工程）。酸化工程において厚さが増加した部分３０１ａの厚さと、酸化工程において厚さが増加しなかった部分３０１ｃの厚さとが異なるため、図５のａに示すように、下地基板３１２の表面は、素子分離領域ＰＲに対して素子領域ＡＲが凹部となる段差３１２ｂを有する。
【００６８】
例えば、除去したシリコン酸化膜３０１において、酸化工程において厚さが増加した部分３０１ａの厚さは、酸化工程において厚さが増加しなかった部分３０１ｃの厚さに対して、１００ｎｍ以上の差を有していたとする。この場合、段差３１２ｂの高さＨ２は、５０ｎｍ以上である。
【００６９】
除去工程の後に、図５のｂに示すように、下地基板３１２の上に半導体層４０５をエピタキシャル成長させる。これにより、下地基板３１２及び半導体層４０５を含む半導体基板ＳＢを形成する（成長工程）。ここで、下地基板３１２の表面が素子分離領域ＰＲに対して素子領域ＡＲが凹部となる段差３１２ｂを有するので、半導体層４０５の表面も、素子分離領域ＰＲに対して素子領域ＡＲが凹部となる段差４０５ｂを有する。この段差４０５ｂは、エピタキシャル成長後の露光位置合わせに用いることができる。
【００７０】
例えば、段差３１２ｂの高さＨ２は、５０ｎｍ以上であるとする。この場合、段差４０５ｂの高さＨ３も、５０ｎｍ以上になる。
【００７１】
次に、第１の半導体領域２１０の上方に、電荷蓄積層１０２ａを形成する。すなわち、半導体基板ＳＢにおける第１の半導体領域２１０と半導体層４０５の表面４０５ａとの間に電荷蓄積層１０２ａを形成する（素子形成工程）。
【００７２】
なお、半導体領域２０８、半導体領域２０７、保護層１０２ｂ、チャネルストップ領域２０６、素子分離部２０２、転送ＭＯＳトランジスタ１０３のゲート１０３ａの形成工程及びコンタクトプラグ作成以降の工程の説明を省略する。
【００７３】
また、本実施形態では、エピタキシャル成長させた半導体層の導電型をＮ−型としたが、これをＰ−型とし、他の全ての導電型を反転することにより、ホール蓄積型画素を構成した場合にも本発明を適用できることは言うまでもない。
【００７４】
以上述べたように、本実施形態によれば、原理的には画素感度に最も影響がある第１の半導体領域２１０とそれに隣接する第２の半導体領域２１１とを同じ深さに自己整合的に形成することができる。また、従来の高エネルギー注入装置の限界エネルギーよりも深い位置に半導体領域を形成できるため、光電変換装置の感度を大幅に向上できるほか、隣接する画素への漏れ込みを少なくでき混色を低減することができる。また、基板への電荷の漏れを抑制するための半導体領域の位置をより深く形成できるため、従来例と比較して単位面積あたりの電子を蓄積するための半導体領域の体積が大きい光電変換部１０２を構成することができる。すなわち、光電変換素子の飽和電荷をも大きくすることができる。
【００７５】
このように、光電変換部の間隔を小さくした場合でも、隣接する光電変換部の電荷蓄積層の間に十分な電位障壁を形成することができるので、光電変換部の感度を向上できる。また、隣接する光電変換部の電荷蓄積層が容量結合することを避けることができるので、隣接する光電変換部の間のクロストークを抑制することができる。すなわち、光電変換部の間隔を小さくした場合でも光電変換部の感度を向上できるとともに、隣接する光電変換部の間のクロストークを抑制することができる。
【００７６】
また、イオン注入を高エネルギー注入機を使用せずに、中電流あるいは大電流注入装置を用いて任意のイオン注入量に制御でき、且つ、各拡散層のレジストパターニングもイオン注入エネルギが低い値で処理できる。このため、低ダメージの半導体領域を、容易にかつ微細にパターニングして形成することができる。すなわち、半導体基板内に厚さの異なる半導体領域を形成する際の精度を向上することができる。
【００７７】
さらに、本実施形態により、以下のうち少なくとも１つの効果が達成されても良い。
【００７８】
光電変換部が光を受ける受光面から深い位置に形成される半導体領域を容易に精度よく作成し、半導体領域を形成する時に作成されるシリコン段差が、エピタキシャル成長後のシリコン表面に容易に以降の工程に必要な位置合わせ段差を提供できる。
【００７９】
一方、最も深い位置での隣接画素への漏れ込みが少ないため、光電変換部１０２が飽和した場合も、深い位置に配されたＰ型の半導体領域をとおしてＮ基板に飽和電荷が排出されるので、スミア特性もより向上する。
【００８０】
また、Ｐ型半導体領域が格子状に配置されることで、電荷蓄積層１０２ａの全抵抗値が低下し、ＧＮＤ電位が安定するので、高速読み出し動作を行ってもシェーディングが少ない画像を得ることができる。
【００８１】
次に、本発明の光電変換装置を適用した撮像システムの一例を図６に示す。
【００８２】
撮像システム９０は、図６に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置２００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００８３】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。
【００８４】
撮影レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置２００の撮像面に被写体の像を形成する。
【００８５】
絞り９３は、光路上において撮影レンズ９２と光電変換装置２００との間に設けられ、撮影レンズ９２を通過後に光電変換装置２００へ導かれる光の量を調節する。
【００８６】
撮像装置８６の光電変換装置２００は、光電変換装置２００の撮像面に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置２００から読み出して出力する。
【００８７】
撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。
【００８８】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【００８９】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００９０】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００９１】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００９２】
タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００９３】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００９４】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００９５】
以上の構成により、光電変換装置２００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００９６】
次に、本発明の第２実施形態に係る光電変換装置５００を、図７を用いて説明する。図７は、本発明の第２実施形態に係る光電変換装置５００の断面構成を示す図である。
【００９７】
光電変換装置５００は、半導体層５０７を備える。半導体層５０７は、Ｐ−型の不純物を含む。これにより、Ｐ型の半導体領域を形成する際に画素全面にわたってイオン注入を実施すればよいため、必要とされる加工精度を低減できる。また、Ｐ型の半導体領域の不純物プロファイルを調整することにより、電荷蓄積層１０２ａの空乏化電圧を調整でき、同時に転送特性のバラツキも小さくできる。従って、本実施形態は、画素数が多く、チップ面積がおおきい光電変換装置により効果を発揮する。
【００９８】
次に、本発明の第３実施形態に係る光電変換装置６００を、図８を用いて説明する。図８は、本発明の第３実施形態に係る光電変換装置６００の断面構成を示す図である。
【００９９】
光電変換装置６００の画素配列ＰＡは、有効画素領域とオプティカルブラック領域とを有する。オプティカルブラック領域に含まれる画素の構成が、第１実施形態と異なる。
【０１００】
図８に示すように、オプティカルブラック領域に含まれる画素（以下、ＯＢ画素とする）には、第１の半導体領域２１０及び第２の半導体領域２１１（図３参照）が配されない。すなわち、光電変換装置６００の製造方法が次の点で第１実施形態と異なる。
【０１０１】
図４のａ及びｂに示す工程では、ＯＢ画素のみ、レジスト及びシリコン窒化膜に開口を形成せずに、Ｐ型の不純物イオン３０４が注入されないようにする。あるいは、ＯＢ画素部を隠すようにレイアウトされたマスクを一枚用い、レジストパターニング及びイオン注入を行う。これにより、ＯＢ画素のみ第１の半導体領域２１０及び第２の半導体領域２１１がない構造を得ることができる。
【０１０２】
ただし、第１の半導体領域２１０が形成されないと、基板からのノイズ成分、主に正孔の電荷蓄積層への混入が懸念される。そこで、図５のｂに示す工程では、半導体層６０５をエピタキシャル成長させた後に、オプティカルブラック領域の全面にＰ型の不純物イオンを注入することにより、半導体層６０５内に半導体領域６０８を形成する。
【０１０３】
本実施形態により、ＯＢ画素以外の画素の感度を高く保ちつつ、長波長、特に遠赤外波長により発生した光キヤリアのＯＢ画素への混入を低減でき、ＯＢ画素の黒レベルが上昇する不具合を回避することができる。すなわち、ＯＢ画素の特性の改善できる。
【０１０４】
なお、有効画素領域に含まれる画素の構成は、第１実施形態と同様である。
【０１０５】
次に、本発明の第４実施形態に係る光電変換装置７００を、図９を用いて説明する。図９は、本発明の第４実施形態に係る光電変換装置７００の断面構成を示す図である。
【０１０６】
図５のｂに示す工程では、１０００度以上で半導体層４０５をエピタキシャル成長させる。このため、半導体層４０５が成長する過程で、Ｎ型の不純物が半導体層４０５から第１の半導体領域２１０へ拡散する可能性がある。
【０１０７】
それに対して、本実施形態では、光電変換装置５００は、半導体層７０５ａ，７０５ｂ及び半導体領域７１１を備える。半導体層７０５ａは、第１の半導体領域２１０と半導体層７０５ｂとの間に配される。半導体領域７１１は、半導体領域２０８と第２の半導体領域２１１との間に配される。半導体層７０５ａは、Ｎ−−型の半導体領域であり、半導体層７０５ｂは、Ｎ−型の半導体領域である。すなわち、半導体層７０５ａのＮ型の不純物濃度が半導体層２０５（図３参照）のＮ型の不純物濃度に比べて低くなっているので、Ｎ型の不純物が半導体層７０５ａから第１の半導体領域２１０へ拡散しにくくなっている。このように、半導体層７０５ａ及び７０５ｂの厚さを適切に制御することによって、７０５ｂで飽和電荷量を確保しながら、半導体層７０５ａで不純物が第１の半導体領域２１０へ拡散することを低減できるので、画素の長高感度化を実現することができる。
【０１０８】
次に、本発明の第５実施形態に係る光電変換装置９００を、図１０を用いて説明する。図１０は、本発明の第５実施形態に係る光電変換装置９００の断面構成を示す図である。  光電変換装置９００の画素配列ＰＡは、制御部９１０の構成が、第１実施形態と異なる。
【０１０９】
図１０に示すように、制御部９１０には、第１の半導体領域２１０及び第２の半導体領域２１１（図３参照）が配されない。制御部９１０では、ゲート９０１及びソース（又はドレイン）９１３を含むＮＭＯＳトランジスタが形成されているＰ型のウエル９０７の下に、Ｐ型の埋め込み拡散層９０８及びＰ型の埋め込み分離層９１１が配されている。これにより、ＮＭＯＳトランジスタ（９０１，９１３）のソース（又はドレイン）９１３と、Ｎ型の下地基板９１２と、Ｐ型のウエル９０７とで形成される寄生バイポーラ構造のベース抵抗を下げることができ、ラッチアップ耐性を向上できる。
【０１１０】
また、ゲート９０２及びソース（又はドレイン）９０４を含むＰＭＯＳトランジスタが形成されているＮ型のウエル９０３の下に、Ｐ型の埋め込み分離層９１１が配されている。Ｎ型のウエル９０３の横に、Ｐ型のウエル９０７及びＰ型の拡散分離層９０８が配されている。これにより、Ｎ型のウエル９０３の電位をフローティングにすることができ、他の回路から発生し、基板を通じて混入するノイズ９１５を遮蔽することができる。
【０１１１】
本実施形態によれば、光電変換部の感度を向上しつつ、制御部のラッチアップ耐性を向上でき、基板電流起因のノイズ成分を低減できる。
【０１１２】
なお、以上述べた第３実施形態から第５実施形態は、それぞれ第１実施形態及び第２実施形態へ相互に組み合わせて実施でき、効果を得ることができるのはいうまでもない。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１実施形態に係る光電変換装置２００の構成図。
【図２】光電変換装置２００のレイアウト構成を示す平面図の一例。
【図３】図２のＡ−Ａ断面図。
【図４】光電変換装置２００の製造方法を示す工程断面図。
【図５】光電変換装置２００の製造方法を示す工程断面図。
【図６】第１実施形態に係る光電変換装置を適用した撮像システムの構成図。
【図７】本発明の第２実施形態に係る光電変換装置５００の断面構成を示す図。
【図８】本発明の第３実施形態に係る光電変換装置６００の断面構成を示す図。
【図９】本発明の第４実施形態に係る光電変換装置７００の断面構成を示す図。
【図１０】本発明の第５実施形態に係る光電変換装置９００の断面構成を示す図。
【図１１】従来のＣＭＯＳセンサにおける画素の回路構成図。
【図１２】従来のＣＭＯＳセンサにおける画素の断面構成図。
【符号の説明】
【０１１４】
９０  撮像システム
２００，５００，６００，７００，９００  光電変換装置
【図１】
0005366396.tif 000002
【図２】
0005366396.tif 000003
【図３】
0005366396.tif 000004
【図４】
0005366396.tif 000005
【図５】
0005366396.tif 000006
【図６】
0005366396.tif 000007
【図７】
0005366396.tif 000008
【図８】
0005366396.tif 000009
【図９】
0005366396.tif 000010
【図１０】
0005366396.tif 000011
【図１１】
0005366396.tif 000012
【図１２】
0005366396.tif 000013