(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に、第２導電型のドレイン領域と、前記ドレイン領域と一方の端が接続する第２導電型のドリフト領域と、前記ドリフト領域を間に挟んで前記ドレイン領域に対向し前記ドリフト領域の他方の端と接続する第２導電型のソース領域と、前記ドリフト領域および前記ソース領域に接する第１導電型のウェル領域と、前記ドリフト領域と接する第１導電型ゲート領域とを有し、前記ソース領域が複数形成され、複数の前記ソース領域を所望の数の群にまとめ、該群にそれぞれ対応するように接続する複数のソース電極と、を備えた電界効果型接合トランジスタと、
ドレイン端子が前記電界効果型接合トランジスタのソース電極の一部に接続され、ゲート端子が前記電界効果型接合トランジスタのソース電極の他部と抵抗を介して接続され、ソース端子がスイッチング素子を制御するための制御信号を出力する制御回路および容量素子と接続される第２導電型ＭＯＳＦＥＴと、
を備えた起動回路を備え、
前記電界効果型接合トランジスタのドレイン電極と電源端子とが接続されたたことを特徴とするスイッチング電源用ＩＣ。
【請求項２】
前記ソース領域は、前記ドレイン領域を中心とする同一の円周上に形成されることを特徴とする請求項１に記載のスイッチング電源用ＩＣ。
【請求項３】
第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、該ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、前記半導体基板の表面層に該ソース領域と対向し該ソース領域と等間隔に形成される第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれ該両領域と接し前記半導体基板の表面層に形成される第２導電型のドリフト領域と、前記ゲート領域と接続するゲート電極と、前記ドレイン領域と接続するドレイン電極と、複数の前記ソース領域を所望の数の群にまとめ、該群にそれぞれ対応するように接続する複数のソース電極と、を備えた電界効果型接合トランジスタと、
ドレイン端子が前記電界効果型接合トランジスタのソース電極の一部に接続され、ゲート端子が前記電界効果型接合トランジスタのソース電極の他部と抵抗を介して接続され、ソース端子がスイッチング素子を制御するための制御信号を出力する制御回路および容量素子と接続される第２導電型ＭＯＳＦＥＴと、
を備えた起動回路を備え、
前記電界効果型接合トランジスタのドレイン電極と電源端子とが接続されたたことを特徴とするスイッチング電源用ＩＣ。
【請求項４】
前記ドリフト領域上に形成され該ドリフト領域と接して形成される第１導電型の半導体領域を有することを特徴とする請求項３に記載のスイッチング電源用ＩＣ。
【請求項５】
前記起動回路と前記制御回路とが同一半導体基板内に集積されたことを特徴とする請求項１ないし４のいずれか一項に記載のスイッチング電源用ＩＣ。
【請求項６】
請求項１ないし５のいずれか一項に記載のスイッチング電源用ＩＣを備えたスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、起動回路に用いる電界効果型接合トランジスタ、これを用いたスイッチング電源用ＩＣおよびこの電界効果型接合トランジスタを用いたスイッチング電源に関する。
【背景技術】
【０００２】
スイッチング電源用ＩＣは、個別の高耐圧スイッチングトランジスタを制御するための専用ＩＣである。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路により起動電流の供給が必要となる。通常は起動回路をスイッチング電源用ＩＣと同一の半導体基板に集積し、部品点数の削減、電源システムの簡素化を実現している。
【０００３】
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン形素子の耐圧は４５０Ｖ程度必要である。このノーマリオン形素子は、スイッチング電源用ＩＣとモノリシック化するために横型高耐圧電界効果型接合トランジスタ（電界効果型接合トランジスタ：ＪＦＥＴ）として実現する。この素子の電流駆動能力によってスイッチング電源の設計仕様が決定される。
【０００４】
図７は、従来のスイッチング電源の回路図である。交流電源１０１からヒューズ１０２を通して整流器１０３に交流電圧が印加され、整流器１０３から直流電圧が電源コンデンサ１０４に印加され、電源コンデンサ１０４が直流電源となる。この電源コンデンサ１０４から直流電圧が、トランス１０５の一次捲線１０６とスイッチング電源用ＩＣ１２０の電源端子３０１を介して起動回路１３３のＪＦＥＴ３０２のドレイン端子に印加される。ＪＦＥＴ３０２のソース端子３０３は、ｎＭＯＳＦＥＴ３０４のドレイン端子と接続し、かつ、抵抗を介してｎＭＯＳＦＥＴ３０４のゲート端子３０６と接続する。ゲート端子３０６は制御回路１２９の電源部１３１のｎＭＯＳＦＥＴ１３４と接続する。ｎＭＯＳＦＥＴ３０４のソース端子は、制御回路１２９の電源部１３１と起動回路出力電圧端子３０８を介して平滑コンデンサ１１０と接続する。
【０００５】
ゲート端子３０６の電圧レベルは、平滑コンデンサ１１０が所定の電圧に充電された際の起動回路出力電圧端子３０８の電圧レベルにおいて、ｎＭＯＳＦＥＴ３０４のしきい値電圧以上に設計する。このゲート端子３０６の電圧レベルによってＪＦＥＴ３０２のソース端子３０３の電圧レベルが決まる。電源コンデンサ１０４から電源電圧が印加されると、ｎＭＯＳＦＥＴ３０４がオンし、起動電流が、ＪＦＥＴ３０２およびｎＭＯＳＦＥＴ３０４を通って平滑コンデンサ１１０を充電する。平滑コンデンサ１１０が所定の電圧になったところで制御回路１２９が起動し、制御部１３２からの制御信号によりｎＭＯＳＦＥＴ１２１が動作を開始する。ｎＭＯＳＦＥＴ１２１が動作を開始すると、トランス１０５の二次捲線１１１ｂで発生した電圧に基づいて流れる電流がダイオード１１２を介して平滑コンデンサ１１０を充電し、ｎＭＯＳＦＥＴ１２１が動作継続する。トランス１０５の二次捲線１１１ａからの電流がダイオード１０７を介して出力コンデンサ１０８を充電し、この出力コンデンサ１０８から直流電圧、直流電流が出力端子１０９を通して出力される。また、制御回路１２９が起動すると、電源部１３１のｎＭＯＳＦＥＴ１３４がオンし、ゲート端子３０６の電圧が低下し、ｎＭＯＳＦＥ３０４がオフする。ｎＭＯＦＥＴ３０４がオフするとＪＦＥＴ３０２のソース端子３０３の電圧レベルが高くなり、ＪＦＥＴ３０２がオフする。
【０００６】
図８は、図７のＪＦＥＴ３０２の構成図で、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ部詳細図、同図（ｃ）は同図（ｂ）のＸ１−Ｘ１線で切断した要部断面図、同図（ｄ）は同図（ｂ）のＸ２−Ｘ２線で切断した要部断面図である。
【０００７】
ｐ基板３０の表面層に選択的にゲート領域１（ｐウェル領域）を形成し、このゲート領域１の一部に所定の幅で入り込ませた、ドリフト領域２（ドリフトウェル領域）を形成し、ドリフト領域２のゲート領域１に入り込んだ箇所にソース領域３（ソースウェル領域）を複数（この例では８個）形成する。このソース領域３と対向して離れた箇所にドレイン領域４（第３ｎウェル領域）を形成する。ソース領域３はドレイン領域４から等間隔となる円周上に形成する。ソース領域３とドレイン領域４は同時に形成することができる。また、ゲート領域１の表面上には、領域２，３，４を取り囲むようにゲート電極配線となる金属配線２１が形成されている。金属配線２１はドリフト領域２の上にＬＯＣＯＳ酸化膜１２を介して形成されるフィールドプレート１３と接続されており、グランドＧＮＤに接続している。
【０００８】
ソース領域３の各表面層にソースコンタクト領域７を形成し、ドレイン領域４の表面層にドレインコンタクト領域８を形成する。ソース領域３はソースコンタクト領域７を介して金属配線２３に接続され、ドレイン領域４はドレインコンタクト領域８を介して金属配線２４に接続される。ゲート領域１で囲まれたソース領域３とドリフト領域２とゲート領域１で構成されるｐｎ接合から広がる空乏層１１は、高濃度のソース領域３側には狭く、低濃度のドリフト領域２側には広く広がる。そのため、ドリフト領域２の濃度を変えることで、空乏層１１の広がりを変化させてチャネル幅Ｗ１を制御することができる。
【０００９】
上記のＪＦＥＴ４０は、高耐圧化のための構造はゲート領域１とドリフト領域の接合が担当し、大電流のための構造はソース領域３が担当するように役割を分担させることで高耐圧化と低オン抵抗化を両立している。
【００１０】
また、ＪＦＥＴ４０は、ゲート領域１が常に接地されており、ソース領域３が正電位にバイアスされると空乏層１１が広がる。あるドレイン電圧が印加されているとき、ソース領域３の電位上昇と共にチャネルがピンチオフしてドレイン電流は減少し続け、ドリフト領域２（チャネル）がカットオフされるとドレイン電流は遮断される（ほとんど流れなくなる）。
【００１１】
また、特許文献１には、横型高耐圧ＪＦＥＴを直列接続することでドレイン電圧依存性の少ないカットオフ電圧を実現できることが記載されている。
【００１２】
また、特許文献２には、横型高耐圧ＪＦＥＴのドリフト層の一部を高濃度化して、耐圧を犠牲にすることなく起動電流向上を実現できることが記載されている。
【特許文献１】特開２００１−７１２１号公報
【特許文献２】特開２００５−２６８３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図７に示した起動回路１３３の構成では、起動回路１３３の入力電圧が電源端子３０１を通してＪＦＥＴ３０２に印加され、起動電流が、出力端子３０８を介して平滑コンデンサ１１０へ充電されるが、出力端子３０８からの逆流電流を防止するために、ｎＭＯＳＦＥＴ３０４はエンハンスメント型で構成する。ｎＭＯＳＦＥＴ３０４がエンハンスメント型であるために、ｎＭＯＳＦＥＴ３０４をオンさせるにはゲート端子３０６の電圧レベルは、ｎＭＯＳＦＥＴ３０４のしきい値電圧以上が必要である。この電圧をＪＦＥＴ３０２のソース端子３０３から抵抗３０５を介して導いている。ｎＭＯＳＦＥＴ３０４のソース端子は起動回路出力端子３０８に接続されているため、起動回路出力端子３０８の電圧によってｎＭＯＳＦＥＴ３０４は基板バイアス効果が発生し、起動回路出力端子３０８の電圧レベルが上がるほど、ｎＭＯＳＦＥＴ３０４のしきい値電圧は増加する。よって、ゲート端子３０６に導かれるべき電圧は、平滑コンデンサ１１０が起動電流により所定の電圧に充電された時点の起動回路出力端子３０８の電圧レベルにおけるｎＭＯＳＦＥＴ３０４のしきい値電圧以上必要になる。
【００１４】
一方で、起動回路入力側のＪＦＥＴ３０２（４０）は、ソース端子の電圧レベルが高くなるほどチャネル幅Ｗ１が狭まり電流が減少するため、電流を多く流す場合はＪＦＥＴ３０２のソース端子３０３には低い電圧レベルが求められる。
【００１５】
図７のような回路では、ｎＭＯＳＦＥＴ３０４のゲート端子３０６が上述のように、起動電流により平滑コンデンサ１１０が所定の電圧に充電された時点の起動回路出力端子３０８の電圧レベルに対するしきい値電圧以上の電圧に設定されており、さらに、ｎＭＯＳＦＥＴ３０４のドレインが、ＪＦＥＴ３０２のソース３０３と接続され、ゲート端子がＪＦＥＴ３０２のソース３０３と抵抗３０５を介して接続されているため、ＪＦＥＴ３０２のソース３０３の電圧もゲート端子３０６とほぼ等しい電圧となっている。このため、ｎＭＯＳＦＥＴ３０４のソース端子の電圧レベル（起動電流出力端子３０８の電圧レベル）に比べＪＦＥＴ３０２のソース端子３０３の電圧レベルが高くなっている。このような場合、ｎＭＯＳＦＥＴ３０４のソース端子の電圧レベルとＪＦＥＴ３０２のソース端子３０３の電圧レベルがほぼ等しいものに比べて、起動電流が少なくなる、または、平滑コンデンサ１１０の充電電圧レベルが低くなる、または、起動電流が少なくなり平滑コンデンサ１１０の充電電圧レベルも低くなる。
【００１６】
この発明の目的は、前記の課題を解決して、起動電流を多く流して起動時間を短縮でき、かつ、起動回路出力電圧レベルを高くできる電界効果型接合トランジスタ、スイッチング電源用ＩＣおよびスイッチング電源を提供することである。
【課題を解決するための手段】
【００１７】
前記の目的を達成するために、第１導電型の半導体基板に、第２導電型のドレイン領域と、前記ドレイン領域と一方の端が接続する第２導電型のドリフト領域と、前記ドリフト領域を間に挟んで前記ドレイン領域に対向し前記ドリフト領域の他方の端と接続する第２導電型のソース領域と、前記ドリフト領域および前記ソース領域に接する第１導電型のウェル領域と、前記ドリフト領域と接する第１導電型ゲート領域とを有し、前記ソース領域が複数形成され、複数の前記ソース領域を所望の数の群にまとめ、該群にそれぞれ対応するように接続する複数のソース電極と、を備えた電界効果型接合トランジスタと、ドレイン端子が前記電界効果型接合トランジスタのソース電極の一部に接続され、ゲート端子が前記電界効果型接合トランジスタのソース電極の他部と抵抗を介して接続され、ソース端子がスイッチング素子を制御するための制御信号を出力する制御回路および容量素子と接続される第２導電型ＭＯＳＦＥＴと、を備えた起動回路を備え、
前記電界効果型接合トランジスタのドレイン電極と電源端子とが接続されたたことを特徴とするスイッチング電源用ＩＣとする。
【００１８】
また、前記ソース領域は、前記ドレイン領域を中心とする同一の円周上に形成される構成とする。
【００１９】
また、第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、該ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、前記半導体基板の表面層に該ソース領域と対向し該ソース領域と等間隔に形成される第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれ該両領域と接し前記半導体基板の表面層に形成される第２導電型のドリフト領域と、前記ゲート領域と接続するゲート電極と、前記ドレイン領域と接続するドレイン電極と、複数の前記ソース領域を所望の数の群にまとめ、該群にそれぞれ対応するように接続する複数のソース電極と、ドレイン端子が前記電界効果型接合トランジスタのソース電極の一部に接続され、ゲート端子が前記電界効果型接合トランジスタのソース電極の他部と抵抗を介して接続され、ソース端子がスイッチング素子を制御するための制御信号を出力する制御回路および容量素子と接続される第２導電型ＭＯＳＦＥＴと、を備えた起動回路を備え、
前記電界効果型接合トランジスタのドレイン電極と電源端子とが接続されたたことを特徴とするスイッチング電源用ＩＣとする。
【００２１】
また、前記ドリフト領域上に形成され該ドリフト領域と接して形成される第１導電型の半導体領域を有する構成とする。
【００２２】
前記起動回路と前記制御回路とが同一半導体基板内に集積された構成とする。
【００２３】
上記いずれかに記載のスイッチング電源用ＩＣを備えたスイッチング電源とする。
【発明の効果】
【００２４】
この発明によれば、一個のドレイン領域に対して複数個のソース領域を有するＪＦＥＴにおいて、そのソース電極を複数のグループに分けることで一つのＪＦＥＴに等価的に複数のＪＦＥＴを形成することができる。
【００２５】
このＪＦＥＴをスイッチング電源の起動回路に適用し、起動用のｎＭＯＳＦＥＴのゲート信号を与えるＪＦＥＴと、この起動用のｎＭＯＳＦＥＴを介して容量素子（平滑コンデンサ）に電流を供給するＪＦＥＴに役割分担させることで、起動電流供給能力の増大を図り、スイッチング電源の動作範囲を広げることができる。
【発明を実施するための最良の形態】
【００２６】
発明の実施するための最良の形態を以下の実施例で説明する。
【実施例１】
【００２７】
図１は、この発明の第１実施例の電界効果型接合トランジスタの構成図で、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ部詳細図、同図（ｃ）は同図（ｂ）のＸ１−Ｘ１線で切断した要部断面図、同図（ｄ）は同図（ｂ）のＸ２−Ｘ２線で切断した要部断面図である。以下の説明でＪＦＥＴ１０は、ノーマリオン型の電界効果型接合トランジスタであり、図４の制御回路１２９へ起動電力を供給する起動用半導体素子である。
【００２８】
図１を用いてＪＦＥＴ１０の構成について説明する。ｐ基板３０の表面層に選択的にゲート領域１（ｐウェル領域）を形成し、このゲート領域１の一部に所定の幅で入り込ませて、ドリフト領域２（ドリフトウェル領域）を形成し、ドリフト領域２の入り込んだ箇所にソース領域３（ソースウェル領域）を８個形成する。このソース領域３と対向して離れた箇所にドレイン領域４（第３ｎウェル領域）を形成する。ソース領域３は、ドレイン領域４から等間隔となる円周上に形成する。ソース領域３とドレイン領域４は、同時に拡散により形成することができる。また、ゲート領域１の表面上には、ドリフト領域２、ソース領域３およびドレイン領域４を取り囲むようにゲート電極配線となる金属配線２１が形成されている。ドリフト領域２の上には、絶縁膜（ＬＯＣＯＳ酸化膜）１２を介してポリシリコンからなるフィールドプレート１３が形成されている。
【００２９】
ソース領域３の各表面層にソースコンタクト領域７を形成し、ドレイン領域４の表面層にドレインコンタクト領域８を形成する。ゲート領域１で囲まれたソース領域３とドリフト領域２とゲート領域１で構成されるｐｎ接合から広がる空乏層１１の広がりは、高濃度のソース領域３側には狭く、低濃度のドリフト領域２側に広く広がる。そのため、ドリフト領域２の濃度を変えることで、空乏層の拡がりを変化させてチャネル幅Ｗ１を制御することができる。ＪＦＥＴ１０のゲート領域１は常に接地される。またソース領域３はソースコンタクト領域７を介して金属配線５（図３のｎＭＯＳＦＥＴ１２４のソース端子）に接続するものと金属配線６（図３のｎＭＯＳＦＥＴ１２５のゲート端子）に接続するものと、２系統に分配されている。これは従来の金属配線２３をＢ部で分離して、２個の金属配線５，６とすることで得られる。
【００３０】
図示しないが金属配線２１は、ゲート領域１およびフィールドプレート１３と接続し、グランドＧＮＤに接続している。
【００３１】
このように、高耐圧化のための構造はゲート領域１とドリフト領域２の接合が担当し、大電流のための構造はソース領域３が担当するように役割分担させることで高耐圧化と低オン抵抗化を両立することが出来る。
【００３２】
このＪＦＥＴ１０は、ドレインコンタクト領域８に電圧が供給されるとドレイン電流が放射状に流れる。ソースコンタクト領域７が正電位にバイアスされ、この電位が上昇しある電位になるとドリフト領域２が空乏層１１によりカットオフされドレイン電流が遮断される。図３の起動回路１３３に用いる場合には、ドレイン−ソース間は、主にゲート領域１とドリフト領域２の接合で５００Ｖ以上の耐圧を持つように設計される。
【００３３】
図３のスイッチング電源ＩＣ１２０に示すように、起動回路１３３を構成するｎ型ＭＯＳＦＥＴ１２７のドレインにＪＦＥＴ１２５のソース端子２０３Ｂが接続し、ｎ型ＭＯＳＦＥＴ１２７のゲート端子２０６に抵抗１２６を介してＪＦＥＴ１２４のソース端子２０３Ａがそれぞれ接続される。通常は起動電流確保のためにｎ型ＭＯＳＦＥＴ１２７のドレインに接続されるＪＦＥＴ１０を構成するＪＦＥＴ１２５のソース領域３の数は、ｎ型ＭＯＳＦＥＴ１２７のゲート端子２０６と接続されるＪＦＥＴ１０を構成するＪＦＥＴ１２４のソース領域３の数よりも多くなるよう金属配線６、５を配置する。この例では５個のソース領域を一つの群、３個のソース領域を他の群としたが、群を構成するソース領域の数は固定したものではなく、例えばソース領域の数を７個としたものを一つの群とし、1個としたものを他の群としてもよい。また、この例では２つの群にした場合であるが、さらに群の数を増やして、等価的なＪＦＥＴの数を増やした電界効果型接合トランジスタとすることもできる。
【００３４】
図１のようなＪＦＥＴ１０（ｎＭＯＳＦＥＴ１２４，１２５）では、ドレイン領域４と複数のソース領域３との間に形成されるチャネルから電流を取り出すソース端子（金属配線５、６）を２つ配置されるようにしたので、電流を取り出す端子を複数（ここではソース端子２０３Ａ、２０３Ｂの２個）とれる。これにより別素子化することなしにそれぞれのソース端子に印加する電圧を独立させることができるので電流制御の自由度が増える。
【００３５】
図２は、この発明の第２実施例の電界効果型接合トランジスタの構成図で、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＣ部詳細図、同図（ｃ）は同図（ｂ）のＸ１−Ｘ１線で切断した要部断面図、同図（ｄ）は同図（ｂ）のＸ２−Ｘ２線で切断した要部断面図である。
【００３６】
図１との違いは、ドリフト領域２上にゲート領域１と接するｐ型半導体領域２２が形成され、ドリフト領域２がこのｐ型半導体領域２２とｐ基板３０で挟み込まれている点である。そのため、ソース領域３と接する近傍のドリフト領域２に広がる空乏層１１はドリフト領域２の上面と下面から広がってドリフト領域２はピンチオフし、さらに進むとカットオフするようになる。つまり、図１では空乏層１１が横方向に広がってピンチオフするのに対して図２では縦方向に広がってピンチオフする。動作は図１と同じである。
【００３７】
尚、図２（ａ）において、ソース領域３がゲート領域１へのドリフト領域２の入り込んだ領域全てに形成されているが、図１（ａ）のようにドリフト領域２が入り込んだ領域の一部に形成して構わない。
【００３８】
図３は、この発明の第３実施例のスイッチング電源の回路図である。図３のスイッチング電源１００と図７のスイッチング電源とで異なる点は、起動回路１３３に図８のＪＦＥＴ４０の代わりに図１のＪＦＥＴ１０が用いられている点である。また、図７と同一箇所には同一の符号を付した。
【００３９】
交流電源１０１からヒューズ１０２を通して整流器１０３に交流電圧が印加され、整流器１０３から直流電圧が電源コンデンサ１０４に印加され、電源コンデンサ１０４が直流電源となる。この電源コンデンサ１０４から直流電圧がトランス１０５の一次捲線１０６に印加される。また、電源コンデンサ１０４から直流電圧がスイッチング電源用ＩＣ１２０のＪＦＥＴ１０（ＪＦＥＴ１２４、１２５）のドレイン端子１２３にも印加される。ＪＦＥＴ１２４、１２５のゲート端子はグランドＧＮＤに電位が固定され、ＪＦＥＴ１２４のソース端子２０３Ａは抵抗１２６を介してｎＭＯＳＦＥＴ１２７のゲート端子２０６と制御回路１２９に接続する。ＪＦＥＴ１２５のソース端子２０３ＢはｎＭＯＳＦＥＴ１２７のドレイン端子に接続し、ｎＭＯＳＦＥＴ１２７のソース端子が制御回路１２９と平滑コンデンサ１１０に接続する。制御回路１２９は、電源部１３１と制御部１３２から構成され、電源部１３１は、制御部１３２に電源を供給するものである。また、電源部１３１には、図示しない、ゲート端子２０６およびｎＭＯＳＦＥＴ１２７のソース端子と接続され、ＪＦＥＴ１２４、ＪＦＥＴ１２５それぞれに定電流を流すための定電流回路が設けられている。さらに電源部１３１には、平滑コンデンサ１１０が所定の電圧まで充電された際にオンされるｎＭＯＳＦＥＴ１３４が設けられている。ここでの所定の電圧とは、制御回路１２９を安定に起動させることができる電圧である。
【００４０】
この回路の動作を以下に説明する。
【００４１】
ＪＦＥＴ１０のドレイン端子１２３に接続された電源電圧からＪＦＥＴ１２４に定電流が流れる。ゲート端子２０６の電圧は、平滑コンデンサ１１０が所定の電圧に充電されるまでの起動回路出力電圧端子１２８の電圧レベルにおいて、ｎＭＯＳＦＥＴ１２７がオンを維持するためのしきい値電圧以上となるように設定されている。よって、ｎＭＯＳＦＥＴ１２７がオンし、ＪＦＥＴ１２５およびｎＭＯＳＦＥＴ１２７に定電流（起動電流）が流れ、平滑コンデンサ１１０を充電する。起動電流は、平滑コンデンサ１１０が所定の電圧に充電された際の起動回路出力端子１２８の電圧レベルにおいて、ＪＦＥＴ１２５のチャネルが狭められて起動電流が減少しない範囲に設計される。起動電流よりもｎＭＯＳＦＥＴ１２７のチャネルを流れる電流能力が十分確保されていれば（例えばチャネル幅を十分広く設計している。）、ｎＭＯＳＦＥＴ１２７のドレイン−ソース間で発生する電位差はわずかであるので設計の自由度が増す。平滑コンデンサ１１０が所定の電圧に充電されると制御回路１２９が起動し、ｎＭＯＳＦＥＴ１２１が動作を開始する。ｎＭＯＳＦＥＴ１２１が動作を開始すると、トランス１０５の二次捲線１１１ｂからの電流がダイオード１１２を介して平滑コンデンサ１１０を充電し、ｎＭＯＳＦＥＴ１２１が動作継続する。また、ｎＭＯＳＦＥＴ１２１が動作を開始すると、トランス１０５の二次捲線１１１ａからの電流がダイオード１０７を介して出力コンデンサ１０８を充電し、この出力コンデンサ１０８から出力端子１０９を通して直流電圧、直流電流が出力される。また、制御回路１２９が起動すると、電源部１３１のｎＭＯＳＦＥＴ１３４をオンして、ゲート端子２０６の電圧レベルをｎＭＯＳＦＥＴ１２７のしきい値より低くし、ｎＭＯＳＦＥＴ１２７をオフする。ｎＭＯＳＦＥＴ１２７がオフすることにより、ＪＦＥＴ１２５のソース端子の電圧レベルが高くなり、ＪＦＥＴ１２５のドリフト領域（チャネル）がカットオフされドレイン電流（定電流）が遮断される。ＪＦＥＴ１２４は、抵抗１２６によって電圧降下を発生し、ソース端子の電圧レベルが高くなり、ドレイン領域（チャネル）がカットオフされドレイン電流が遮断される。
【００４２】
このように、図３に示したスイッチング電源１００では、ゲート端子２０６は、ｎＭＯＳＦＥＴ１２７のドレイン端子と分離されているので、ゲート端子２０６の電圧レベルはｎＭＯＳＦＥＴ１２７のドレイン端子の電圧レベルと無関係になる。よって、ＪＦＥＴ１２５のソース端子２０３Ｂの電圧レベルがｎＭＯＦＥＴ１２７のソース端子の電圧レベルとほぼ同じ程度に低くできるため、平滑コンデンサ１１０の充電電圧のレベルを所定の充電電圧レベルとする場合、起動電流を、図７に示したスイッチング電源に比べて大きくすることができる。また、ＪＦＥＴ１２５のソース端子２０３Ｂの電圧レベルがｎＭＯＦＥＴ１２７のソース端子の電圧レベルとほぼ同じ程度に低くできるため、所定の起動電流を流す場合、起動回路出力端子１２８の電圧レベルを、図７に示したスイッチング電源に比べて高くすることができる。以下に具体的数値を用いて説明する。
【００４３】
図１では、ＪＦＥＴ１２５のソース領域３が５個で、ＪＦＥＴ１２４のソース領域３が３個の場合について示したが、以下の例では、ＪＦＥＴ１２５のソース領域３が７個で、ＪＦＥＴ１２４のソース領域３が１個の場合について示す。
【００４４】
図４は、ＪＦＥＴ１２５、ｎＭＯＳＦＥＴ１２７およびｎＭＯＳＦＥＴ３０４の電流−電圧特性を示す図であり、図４の（ａ）は、ＪＦＥＴ１２５のドレイン電圧（Ｖｊｄ）が１００Ｖの場合における電流−電圧特性を示し、同図（ｂ）は、図３のｎＭＯＳＦＥＴ１２７のソース電圧（Ｖｍｓ）が１７Ｖの場合におけるｎＭＯＳＦＥＴ１２７の電流−電圧特性を示し、同図（ｃ）は、図７のｎＭＯＳＦＥＴ３０４のＶｍｓが１７Ｖの場合におけるｎＭＯＳＦＥＴ３０４の電流―電圧特性を示す。図４において、横軸はＪＦＥＴ１２５のソース端子電圧レベル（Ｖｊｓ）または、ｎＭＯＳＦＥＴのドレイン端子電圧レベル（Ｖｍｄ）であり、縦軸は、ＪＦＥＴ１２５のソース電流（Ｉｊｓ）である。図５は、ｎＭＯＳＦＥＴ１２７、３０４に用いるｎＭＯＳＦＥＴのスイッチング特性を示す図であり、同図（ａ）は、ｎＭＯＳＦＥＴのソース端子の電圧レベル（Ｖｍｓ）（充電電圧レベル）が０Ｖの場合のスイッチング特性を示し、同図（ｂ）は、Ｖｍｓが１７Ｖの場合のスイッチング特性を示す。図５において、横軸は、ｎＭＯＳＦＥＴのゲート端子電圧レベル（Ｖｍｇ）であり、縦軸は、ｎＭＯＳＦＥＴのドレイン電流（Ｉｍｄ）である。図６は、ｎＭＯＳＦＥＴ１２７、３０４に用いるｎＭＯＳＦＥＴの基板バイアス効果を示す図である。図６において、横軸は、ｎＭＯＳＦＥＴのソース端子の電圧レベル（Ｖｍｓ）であり、縦軸は、ドレイン電流（Ｉｍｄ）が１μＡ流れるに必要なｎＭＯＳＦＥＴのゲート端子の電圧レベル（Ｖｍｇｏｎ）である。
【００４５】
ここで、充電電圧レベル（Ｖｍｓ）が１７Ｖとなるようにする場合、基板バイアス効果により、図５、６に示すように、Ｖｍｓが１７Ｖの時にｎＭＯＳＦＥＴ１２７のオンを維持するためには、ゲート端子２０６の電圧レベル（Ｖｇ）は２４Ｖ以上必要（オン電流が１μＡ流れた時点をオン状態とした。）である。Ｖｍｓが１７Ｖのとき、図４の交点ＢよりＪＦＥＴ２０３Ｂの電圧レベル（Ｖｊｓ）は１７．２Ｖ、ＪＦＥＴ２０３Ｂに流れる電流（Ｉｊｓ）は５．８７ｍＡ（ソースの数７個）となる。よって、起動電流として５．８７ｍＡ流すことができる。
【００４６】
この素子を、従来の図７に示すスイッチング電源に用いた場合は、充電電圧（Ｖｍｓ）が１７Ｖとなるようにする場合、ｎＭＯＳＦＥＴ３０４のゲート端子３０６には２４Ｖ以上印加する必要がある。ゲート端子３０６の電圧レベルが２４Ｖの場合、ＪＦＥＴ３０２のソース端子３０３（Ｖｊｓ）の電圧も２４Ｖとなる。ここで、図４の交点Ａから２．７１ｍＡが得られる。しかしながら、図４の（ａ）は、ソース領域を７個とした場合の特性を示しているが、従来のＪＦＥＴ３０２では８個全てのソース領域を起動電流を流すために使用していることから、ソース領域を８個の場合に変換すると、２．７１ｍＡ×８／７＝３．１０ｍＡとなる。よって、起動電流として３．１０ｍＡ流すことができる。
このように、従来回路に比べ本発明の回路の方が起動電流を多く流すことができる。また、起動電流を流すＪＦＥＴ１２５のソース領域を７個から５個にした場合を考えると、５．８７ｍＡ×５／７＝４．１９ｍＡとなり、この場合においても従来回路より起動電流を多く流すことができる。
【００４７】
また、起動電流を所定の値、例えば７ｍＡとした場合、図７に示す従来回路では、図４よりＩｊｓが７ｍＡ×７／８＝６．１３ｍＡのときＶｊｓは１６．８Ｖである。また、図６よりＶｇが１６．８Ｖとき、Ｖｍｓは１１．６Ｖとなる。よって、Ｖｍｓは１１．６Ｖまでしか上がらない。図３に示す本発明の回路では、図４より、起動電流が７ｍＡのときＶｊｓは１５．２Ｖであり、ＶｍｓはＶｊｓとほぼ同じ電圧レベルであるので、Ｖｍｓは１５Ｖ程度まで上がる。
【００４８】
このように、従来回路に比べ本発明の回路の方が充電電圧を高くすることができる。
【００４９】
以上の実施例の他にＪＦＥＴのソース端子とｎＭＯＳＦＥＴのゲート端子を分離する方法として、図３に示したスイッチング電源１００において、ＪＦＥＴ３０２とは別のＪＦＥＴをもう一つ形成し、そのＪＦＥＴのドレインを端子３０１に接続しソースをゲート端子３０６と接続することで、ＪＦＥＴ３０２のソースとゲート端子３０６を分離することが考えられるが、別に形成するＪＦＥＴもＪＦＥＴ３０２と同様の耐圧が必要であるため、ソース領域とドレイン領域との間隔も同じにする必要があり、ＪＦＥＴ３０２と同じ大きさのＪＦＥＴを形成することになる。この場合、チップ面積が大きくなりコストが高くなる。図１に示したＪＦＥＴ１０を用いるとチップ面積が小さくコストが安いスイッチング電源用ＩＣおよびスイッチング電源を提供することができる。
【００５０】
本発明に適用できるＪＦＥＴは、１つのドレイン領域に対して複数のソース領域が形成されているものであればよく、上記の実施例に示したＪＦＥＴの以外であってもよい。例えば、図２に示すＪＦＥＴ１０において、ゲート領域１が無く、金属配線２１が半導体領域２２に接するように配置されたものや、図２に示すＪＦＥＴ１０において、ゲート領域１が無く、半導体領域２２がドリフト領域２の一部の上に形成され、金属配線２１が半導体領域２２に接するように配置されたものなどが考えられる。
【図面の簡単な説明】
【００５１】
【図１】この発明の第１実施例の電界効果型接合トランジスタの構成図で、（ａ）は要部平面図、（ｂ）は（ａ）のＡ部詳細図、（ｃ）は（ｂ）のＸ１−Ｘ１線で切断した要部断面図、（ｄ）は（ｂ）のＸ２−Ｘ２線で切断した要部断面図
【図２】この発明の第２実施例の電界効果型接合トランジスタの構成図で、（ａ）は要部平面図、（ｂ）は（ａ）のＣ部詳細図、（ｃ）は（ｂ）のＸ１−Ｘ１線で切断した要部断面図、（ｄ）は（ｂ）のＸ２−Ｘ２線で切断した要部断面図
【図３】この発明の第３実施例のスイッチング電源の回路図
【図４】ＪＦＥＴ１２５、ｎＭＯＳＦＥＴ１２７およびｎＭＯＳＦＥＴ３０４の電流−電圧特性を示す図であり、図４の（ａ）は、ＪＦＥＴ１２５のドレイン電圧（Ｖｊｄ）が１００Ｖの場合における電流−電圧特性を示し、同図（ｂ）は、図３のｎＭＯＳＦＥＴ１２７のソース電圧（Ｖｍｓ）が１７Ｖの場合におけるｎＭＯＳＦＥＴ１２７の電流−電圧特性を示し、同図（ｃ）は、図７のｎＭＯＳＦＥＴ３０４のＶｍｓが１７Ｖの場合におけるｎＭＯＳＦＥＴ３０４の電流―電圧特性を示す
【図５】ｎＭＯＳＦＥＴ１２７、３０４に用いるｎＭＯＳＦＥＴのスイッチング特性を示す図であり、同図（ａ）は、ｎＭＯＳＦＥＴのソース端子の電圧レベル（Ｖｍｓ）（充電電圧レベル）が０Ｖの場合のスイッチング特性を示し、同図（ｂ）は、Ｖｍｓが１７Ｖの場合のスイッチング特性を示す
【図６】ｎＭＯＳＦＥＴ１２７、３０４に用いるｎＭＯＳＦＥＴの基板バイアス効果を示す図
【図７】従来のスイッチング電源の回路図
【図８】ＪＦＥＴ３０２の構成図で、（ａ）は要部平面図、（ｂ）は（ａ）のＡ部詳細図、（ｃ）は（ｂ）のＸ１−Ｘ１線で切断した要部断面図、（ｄ）は（ｂ）のＸ２−Ｘ２線で切断した要部断面図
【符号の説明】
【００５２】
１    ゲート領域
２    ドリフト領域
３    ソース領域
４    ドレイン領域
５、６  金属配線（ソース電極配線）
７    ソースコンタクト領域
８    ドレインコンタクト領域
８ａ  ドレイン電極配線
９    絶縁膜
１０、１２４、１２５    ＪＦＥＴ
１１    空乏層
２１    金属配線（ゲート電極配線）
２２    ｐ型半導体領域
３０    ｐ基板
１００    スイッチング電源
１０１    ヒーズ
１０３    整流器
１０４    電源コンデンサ
１０５    トランス
１０６    一次巻線
１０７    ダイオード
１０８    出力コンデンサ
１０９    出力端子
１１０    平滑コンデンサ
１１１ａ、１１１ｂ  二次巻線
１１２    ダイオード
１２０    スイッチング電源用ＩＣ
１２１、１２７  ｎＭＯＳＦＥＴ
１２３    ドレイン端子
１２６    ソース電極
１２８    電源端子
１２９    制御回路
１３１    電源部
１３２    制御部
１３３    起動回路
２０３Ａ、２０３Ｂ  ソース端子
２０６    ゲート端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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