(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１導電型の第１のチャネルドープ層と；前記第１のチャネルドープ層を挟むように形成された第２導電型の第１のソース／ドレイン拡散層と；前記第１のチャネルドープ層と前記ソース／ドレイン拡散層との間に形成された前記第１導電型の第１のポケット領域と；前記第１のチャネルドープ層上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有する第１のトランジスタと、
前記半導体基板内に形成された前記第１導電型の第２のチャネルドープ層と；前記第２のチャネルドープ層を挟むように形成された前記第２導電型の第２のソース／ドレイン拡散層と；前記第２のチャネルドープ層と前記第２のソース／ドレイン拡散層との間に形成された前記第１導電型の第２のポケット領域と；前記第２のチャネルドープ層上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２のトランジスタと、
前記半導体基板内に形成された前記第１導電型の第３のチャネルドープ層と；前記第３のチャネルドープ層を挟むように形成された前記第２導電型の第３のソース／ドレイン拡散層と；前記第３のチャネルドープ層と前記第３のソース／ドレイン拡散層との間に形成された前記第１導電型の第３のポケット領域と；前記第３のチャネルドープ層上に第３のゲート絶縁膜を介して形成された第３のゲート電極とを有し、前記第２のトランジスタより閾値電圧が低い第３のトランジスタとを有し、
前記第１のゲート電極の中心部の直下における前記第１導電型の不純物のピーク濃度は、前記第２のゲート電極の中心部の直下における前記第１導電型の不純物のピーク濃度より低く、且つ、前記第３のゲート電極の中心部の直下における前記第１導電型の不純物のピーク濃度以下であり、
前記第１のゲート電極の縁部の直下における前記第１導電型の不純物のピーク濃度は、前記第２のゲート電極の縁部の直下における前記第１導電型の不純物のピーク濃度より高く、且つ、前記第３のゲート電極の縁部の直下における前記第１導電型の不純物のピーク濃度より高い
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート電極の縁部の直下における前記第１導電型の不純物の濃度ピークの深さは、前記第２のゲート電極の縁部の直下における前記第１導電型の不純物の濃度ピークの深さより浅く、且つ、前記第３のゲート電極の縁部の直下における前記第１導電型の不純物の濃度ピークの深さより浅い
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１のゲート絶縁膜の膜厚、前記第２のゲート絶縁膜の膜厚及び前記第３のゲート絶縁膜の膜厚が、互いに等しい
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第１のトランジスタは、信号経路を設定するスイッチマトリクス内に設けられており、
前記第２のトランジスタ及び前記第３のトランジスタは、論理ブロック内に設けられている
ことを特徴とする半導体装置。
【請求項５】
半導体基板の第１の領域内に形成された第１のトランジスタと、前記半導体基板の第２の領域内に形成された第２のトランジスタと、前記半導体基板の第３の領域内に形成された、前記第２のトランジスタより閾値電圧が低い第３のトランジスタとを有する半導体装置の製造方法であって、
前記第２の領域内に第１導電型の第１のチャネルドープ層を形成する工程と、
前記第１のチャネルドープ層より前記第１導電型の不純物の濃度の低い第２のチャネルドープ層を前記第１の領域内に形成するとともに、前記第１のチャネルドープ層より前記第１導電型の不純物の濃度の低い第３のチャネルドープ層を前記第３の領域内に形成する工程と、
前記第１の領域上に第１のゲート絶縁膜を形成し、前記第２の領域上に第２のゲート絶縁膜を形成し、前記第３の領域上に第３のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記第３のゲート絶縁膜上に第３のゲート電極を形成する工程と、
前記第２のゲート電極及び前記第３のゲート電極をマスクとして、前記第２の領域及び前記第３の領域に前記第１導電型の不純物を導入することにより、前記第２の領域に前記第１導電型の第１のポケット領域を形成するとともに、前記第３の領域に前記第１導電型の第２のポケット領域を形成する工程と、
前記第１のゲート電極をマスクとして、前記第１の領域に前記第１導電型の不純物を導入することにより、前記第１のポケット領域及び前記第２のポケット領域より前記第１導電型の不純物の濃度が高い第３のポケット領域を前記第１の領域に形成する工程と、
前記第１のゲート電極の両側の前記半導体基板内に第１のソース／ドレイン拡散層を形成し、前記第２のゲート電極の両側の前記半導体基板内に第２のソース／ドレイン拡散層を形成し、前記第３のゲート電極の両側の前記半導体基板内に第３のソース／ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第３のポケット領域を形成する工程では、前記第１のゲート電極の端部の直下における前記第１導電型の不純物の濃度ピークの深さが、前記第２のゲート電極の縁部の直下における前記第１導電型の不純物の濃度ピークの深さより浅く、且つ、前記第３のゲート電極の縁部の直下における前記第１導電型の不純物の濃度ピークの深さより浅くなるように、前記第３のポケット領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜、前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜の膜厚が互いに等しい
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第１のトランジスタは、信号経路を設定するスイッチマトリクス内に設けられており、
前記第２のトランジスタ及び前記第３のトランジスタは、論理ブロック内に設けられている
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、ユーザが作業現場で自由にプログラミングすることができるＬＳＩであるＦＰＧＡ（Field Programmable Gate Array）が大きく注目されている。
【０００３】
ＦＰＧＡは、高速トランジスタや超高速トランジスタが形成された複数の論理ブロックと、かかる論理ブロック間の信号の経路を設定するスイッチマトリクスとを有している。かかるスイッチマトリックスには、多数のパストランジスタが設けられている。
【特許文献１】特開２００５−１０１５４０号公報
【特許文献２】特表２００５−５０３６６８号公報
【特許文献３】特開平５−１７４１６２号公報
【特許文献４】特開平６−２３２２５９号公報
【特許文献５】特開平８−５０３１１１号公報
【特許文献６】特開平８−３３５６３７号公報
【特許文献７】特開平１０−１４３４４１号公報
【特許文献８】特開２００５−５６１１号公報
【特許文献９】特開平８−１６２９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、提案されている半導体装置においては、パストランジスタにおいて出力電圧が低下してしまう、即ち、信号が減衰してしまう場合があった。
【０００５】
本発明の目的は、パストランジスタにおける出力信号の低下を抑制し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板内に形成された第１導電型の第１のチャネルドープ層と；前記第１のチャネルドープ層を挟むように形成された第２導電型の第１のソース／ドレイン拡散層と；前記第１のチャネルドープ層と前記ソース／ドレイン拡散層との間に形成された前記第１導電型の第１のポケット領域と；前記第１のチャネルドープ層上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有する第１のトランジスタと、前記半導体基板内に形成された前記第１導電型の第２のチャネルドープ層と；前記第２のチャネルドープ層を挟むように形成された前記第２導電型の第２のソース／ドレイン拡散層と；前記第２のチャネルドープ層と前記第２のソース／ドレイン拡散層との間に形成された前記第１導電型の第２のポケット領域と；前記第２のチャネルドープ層上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２のトランジスタと、前記半導体基板内に形成された前記第１導電型の第３のチャネルドープ層と；前記第３のチャネルドープ層を挟むように形成された前記第２導電型の第３のソース／ドレイン拡散層と；前記第３のチャネルドープ層と前記第３のソース／ドレイン拡散層との間に形成された前記第１導電型の第３のポケット領域と；前記第３のチャネルドープ層上に第３のゲート絶縁膜を介して形成された第３のゲート電極とを有し、前記第２のトランジスタより閾値電圧が低い第３のトランジスタとを有し、前記第１のゲート電極の中心部の直下における前記第１導電型の不純物のピーク濃度は、前記第２のゲート電極の中心部の直下における前記第１導電型の不純物のピーク濃度より低く、且つ、前記第３のゲート電極の中心部の直下における前記第１導電型の不純物のピーク濃度以下であり、前記第１のゲート電極の縁部の直下における前記第１導電型の不純物のピーク濃度は、前記第２のゲート電極の縁部の直下における前記第１導電型の不純物のピーク濃度より高く、且つ、前記第３のゲート電極の縁部の直下における前記第１導電型の不純物のピーク濃度より高いことを特徴とする半導体装置が提供される。
【０００７】
本発明の他の観点によれば、半導体基板の第１の領域内に形成された第１のトランジスタと、前記半導体基板の第２の領域内に形成された第２のトランジスタと、前記半導体基板の第３の領域内に形成された、前記第２のトランジスタより閾値電圧が低い第３のトランジスタとを有する半導体装置の製造方法であって、前記第２の領域内に第１導電型の第１のチャネルドープ層を形成する工程と、前記第１のチャネルドープ層より前記第１導電型の不純物の濃度の低い第２のチャネルドープ層を前記第１の領域内に形成するとともに、前記第１のチャネルドープ層より前記第１導電型の不純物の濃度の低い第３のチャネルドープ層を前記第３の領域内に形成する工程と、前記第１の領域上に第１のゲート絶縁膜を形成し、前記第２の領域上に第２のゲート絶縁膜を形成し、前記第３の領域上に第３のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記第３のゲート絶縁膜上に第３のゲート電極を形成する工程と、前記第２のゲート電極及び前記第３のゲート電極をマスクとして、前記第２の領域及び前記第３の領域に前記第１導電型の不純物を導入することにより、前記第２の領域に前記第１導電型の第１のポケット領域を形成するとともに、前記第３の領域に前記第１導電型の第２のポケット領域を形成する工程と、前記第１のゲート電極をマスクとして、前記第１の領域に前記第１導電型の不純物を導入することにより、前記第１のポケット領域及び前記第２のポケット領域より前記第１導電型の不純物の濃度が高い第３のポケット領域を前記第１の領域に形成する工程と、前記第１のゲート電極の両側の前記半導体基板内に第１のソース／ドレイン拡散層を形成し、前記第２のゲート電極の両側の前記半導体基板内に第２のソース／ドレイン拡散層を形成し、前記第３のゲート電極の両側の前記半導体基板内に第３のソース／ドレイン拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、第１のトランジスタの第１導電型の第１のチャネルドープ層における第１導電型の不純物濃度が比較的低く設定されており、且つ、第１のトランジスタの第１導電型のポケット領域が比較的浅く且つ比較的高濃度に形成されている。第１のチャネルドープ層における第１導電型の不純物濃度が比較的低く設定されており、且つ、第１のポケット領域が比較的浅く形成されているため、第１のトランジスタにおける出力信号の低下を抑制することが可能となる。しかも、第１のポケット領域が比較的高濃度に形成されているため、第１のトランジスタの閾値電圧を比較的高く設定することができ、ひいては、第１のトランジスタのオフ電流を抑制することが可能となる。このため、本発明によれば、第１のトランジスタにおけるオフ電流を抑制しつつ、第１のトランジスタにおける出力電圧の低下を防止することができる。
【０００９】
また、本発明によれば、第１のトランジスタの出力電圧の低下を防止するために、第１のトランジスタの第１のゲート電極に比較的高い電圧を印加することを要しない。このため、第１のトランジスタの第１のゲート絶縁膜の膜厚を、第２のトランジスタの第２のゲート絶縁膜や第３のトランジスタの第３のゲート絶縁膜より厚く設定することを要しない。このため、本発明によれば、第１のトランジスタの第１のゲート電極と第２のトランジスタの第２のゲート絶縁膜と第３のトランジスタの第３のゲート絶縁膜とを同じ工程で形成することができ、製造工程の増加を防止することができ、低コスト化に寄与することができる。
【発明を実施するための最良の形態】
【００１０】
上述したように、提案されている半導体装置においては、パストランジスタにおいて出力電圧が低下してしまう場合があった。
【００１１】
提案されている半導体装置において、パストランジスタにおける出力電圧の低下が生じていたのは、パストランジスタのチャネル領域（チャネルドープ層）における不純物濃度を比較的高く設定していたためである。提案されている半導体装置において、パストランジスタのチャネル領域の不純物濃度を比較的高く設定していたのは、パストランジスタにおけるオフ電流を抑制するためである。
【００１２】
パストランジスタにおけるオフ電流を抑制しつつ、パストランジスタの出力電圧を向上する手法として、パストランジスタのゲート電極に比較的高い電圧を印加することが考えられる（オーバードライブ）。
【００１３】
しかし、パストランジスタのゲート電極に比較的高い電圧を印加した場合には、パストランジスタのゲート電極に電圧を印加した際におけるゲートリーク電流が大きくなってしまう。
【００１４】
パストランジスタにおけるゲートリーク電流が大きくなってしまうのを防止すべく、パストランジスタのゲート絶縁膜の膜厚を厚く設定することも考えられる。
【００１５】
しかし、パストランジスタのゲート絶縁膜の膜厚を厚くするためには、高速トランジスタのゲート絶縁膜や超高速トランジスタのゲート絶縁膜を形成する工程と別個の工程でパストランジスタのゲート絶縁膜を形成しなければならず、製造工程の増加を招いてしまう。
【００１６】
このため、オフ電流の増加、ゲートリーク電流の増加及び製造工程の増加等を招くことなく、パストランジスタの出力電圧の低下を抑制する技術が待望されていた。
【００１７】
［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図１５を用いて説明する。図１は、本実施形態による半導体装置を示す概略図である。図２は、本実施形態による半導体装置を示す断面図である。
【００１８】
ここでは、本発明の原理をＦＰＧＡ（Field Programmable Gate Array）に適用する場合を例に説明するが、本発明の原理は、ＦＰＧＡのみならず、他のあらゆる半導体装置に適用することが可能である。
【００１９】
図１（ａ）に示すように、半導体基板１０上には、複数の論理ブロック１２が形成されている。各々の論理ブロック１２には、複数の高速トランジスタ（High Speed Transistor、HS Transistor）１４（図２参照）と、複数の超高速トランジスタ（Ultra High Speed Transistor、UHS Transistor）１６（図２参照）とが形成されている。超高速トランジスタ１６は、高速トランジスタ１４と比較して動作速度の速いトランジスタである。超高速トランジスタ１６の閾値電圧は、高速トランジスタ１４の閾値電圧より低い。また、超高速トランジスタ１６のオン電流は、高速トランジスタ１４のオン電流より大きい。また、超高速トランジスタ１６のオフ電流は、高速トランジスタ１４のオフ電流より大きい。
【００２０】
論理ブロック１２の周囲には、スイッチマトリクス１８が形成されている。
【００２１】
図１（ｂ）は、スイッチマトリクス１８を示す概念図である。配線２２と配線２２とが交差する領域には、信号経路を設定するための信号経路設定部２４がそれぞれ設けられている。
【００２２】
図１（ｃ）は、信号経路設定部２４を示す回路図である。
【００２３】
信号経路設定部２４には、複数のパストランジスタ（パスゲート）２０が形成されている。パストランジスタ２０は、各々の論理ブロック１２間の信号経路を設定するスイッチの役割を果たすものである。パストランジスタ２０は、パストランジスタ２０を制御するためのＳＲＡＭ（図示せず）により制御される。ＳＲＡＭは、パストランジスタをオン状態又はオフ状態に適宜設定する。
【００２４】
図２における紙面左側は、パストランジスタ形成領域２を示している。図２における紙面中央は、高速トランジスタ形成領域４を示している。図２における紙面右側は、超高速トランジスタ形成領域６を示している。
【００２５】
まず、パストランジスタ２０について説明する。
【００２６】
パストランジスタ形成領域２における半導体基板１０内には、例えば第１導電型のウェル２６ａが形成されている。第１導電型の半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。第１導電型のドーパント不純物としては、例えばボロン（Ｂ）が用いられている。第１導電型のウェル２６ａにおけるボロンのピーク濃度は、９×１０１７ｃｍ−３となっている。第１導電型のウェル２６ａにおけるボロンの濃度ピークは、例えば半導体基板の表面から５５０ｎｍの深さに位置している。
【００２７】
パストランジスタ形成領域２における半導体基板１０上には、ゲート絶縁膜２８ａを介してゲート電極３０ａが形成されている。ゲート絶縁膜２８ａの膜厚は、例えば２ｎｍとする。
【００２８】
ゲート電極３０ａの下方における半導体基板１０内には、第１導電型のチャネルドープ層（チャネル領域）３２ａが形成されている。チャネルドープ層３２ａに導入する第１導電型のドーパント不純物としては、例えばインジウム（Ｉｎ）が用いられている。
【００２９】
半導体基板１０内には、チャネル領域３２ａを挟むように第１導電型のポケット領域３４ａが形成されている。ポケット領域３４ａは、ゲート電極３０ａに自己整合で形成されている。ポケット領域３４ａに導入する第１導電型のドーパント不純物としては、例えばＩｎが用いられている。
【００３０】
ゲート電極３０ａの両側の半導体基板１０内には、ゲート電極３０ａに自己整合で形成された第２導電型の不純物拡散領域（エクステンション領域）３６ａが形成されている。エクステンション領域３６ａに導入する第２導電型のドーパント不純物としては、例えばＡｓ（砒素）が用いられている。
【００３１】
ポケット領域３４ａは、チャネル領域３２ａとエクステンション領域３６ａとの間に位置している。
【００３２】
ゲート電極３０ａの側壁部分には、シリコン酸化膜３８が形成されている。かかるシリコン酸化膜３８は、サイドウォール絶縁膜４２の一部を構成するものである。
【００３３】
シリコン酸化膜３８が形成されたゲート電極３０ａの側壁部分には、シリコン窒化膜４０が形成されている。シリコン酸化膜３８とシリコン窒化膜４０とにより、サイドウォール絶縁膜４２が構成されている。
【００３４】
サイドウォール絶縁膜４２が形成されたゲート電極３０ａの両側の半導体基板１０内には、ゲート電極３０ａ及びサイドウォール絶縁膜４２に自己整合で形成された第２導電型の不純物拡散領域４４ａが形成されている。不純物拡散領域４４ａに導入する第２導電型のドーパント不純物としては、例えばリン（Ｐ）が用いられている。かかる不純物拡散領域４４ａは、エクステンションソース／ドレイン構造のソース／ドレイン拡散層４６ａの深い領域を構成するものである。こうして、不純物拡散領域３６ａと不純物拡散領域４４ａとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層４６ａが形成されている。
【００３５】
パストランジスタ２０のチャネルドープ層３２ａにおける第１導電型の不純物濃度は、比較的低く設定されている。このため、ゲート電極３０ａの中央部の直下、即ち、ゲート電極３０ａの長手方向の中心線の直下におけるＩｎのピーク濃度は、例えば１．４×１０１８ｃｍ−３となっている。また、ゲート電極３０ａの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から２０ｎｍの深さに位置している。
【００３６】
パストランジスタ３０のポケット領域３４ａにおける第１導電型の不純物濃度は、比較的高く設定されており、パストランジスタ３０のポケット領域３４ａの深さは比較的浅く設定されている。このため、ゲート電極３０ａの縁部の直下におけるＩｎのピーク濃度は、例えば１．８×１０１９ｃｍ−３となっている。また、ゲート電極３０ａの縁部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から１０ｎｍの深さに位置している。
【００３７】
ゲート電極３０ａの上部には、例えばコバルトシリサイドより成るシリサイド膜４７ａが形成されている。
【００３８】
ソース／ドレイン拡散層４６ａの上部には、例えばコバルトシリサイドより成るシリサイド膜４７ｂが形成されている。かかるシリサイド膜４７ｂは、ソース／ドレイン電極として機能する。
【００３９】
こうして、パストランジスタ２０が構成されている。
【００４０】
次に、高速トランジスタ１４について説明する。
【００４１】
高速トランジスタ形成領域４における半導体基板１０内には、例えば第１導電型のウェル２６ｂが形成されている。第１導電型の不純物としては、例えばボロンが用いられている。第１導電型のウェル２６ｂにおけるボロンのピーク濃度は、９×１０１７ｃｍ−３となっている。第１導電型のウェル２６ｂにおけるボロンの濃度ピークは、例えば半導体基板１０の表面から５５０ｎｍの深さに位置している。
【００４２】
高速トランジスタ形成領域４における半導体基板１０上には、ゲート絶縁膜２８ｂを介してゲート電極３０ｂが形成されている。高速トランジスタ１４のゲート絶縁膜２８ｂの膜厚は、例えば２ｎｍとする。即ち、高速トランジスタ１４のゲート絶縁膜２８ｂの膜厚は、パストランジスタ２０のゲート絶縁膜２８ａの膜厚と同じとなっている。
【００４３】
ゲート電極３０ｂの下方における半導体基板１０内には、第１導電型のチャネルドープ層（チャネル領域）３２ｂが形成されている。チャネルドープ層３２ｂに導入する第１導電型のドーパント不純物としては、例えばＩｎが用いられている。
【００４４】
半導体基板１０内には、チャネル領域３２ｂを挟むように第１導電型のポケット領域３４ｂが形成されている。ポケット領域３４ｂは、ゲート電極３０ｂに自己整合で形成されている。ポケット領域３４ｂに導入する第１導電型のドーパント不純物としては、例えばＩｎが用いられている。
【００４５】
ゲート電極３０ｂの両側の半導体基板１０内には、ゲート電極３０ｂに自己整合で形成された第２導電型の不純物拡散領域（エクステンション領域）３６ｂが形成されている。エクステンション領域３６ｂに導入する第２導電型のドーパント不純物としては、例えばＡｓが用いられている。
【００４６】
ポケット領域３４ｂは、チャネル領域３２ｂとエクステンション領域３６ｂとの間に位置している。
【００４７】
ゲート電極３０ｂの側壁部分には、シリコン酸化膜３８とシリコン窒化膜４０とから成るサイドウォール絶縁膜４２が形成されている。
【００４８】
サイドウォール絶縁膜４２が形成されたゲート電極３０ｂの両側の半導体基板１０内には、ゲート電極３０ｂ及びサイドウォール絶縁膜４２に自己整合で形成された第２導電型の不純物拡散領域４４ｂが形成されている。不純物拡散領域４４ｂに導入する第２導電型のドーパント不純物としては、例えばリンが用いられている。かかる不純物拡散領域４４ｂは、エクステンションソース／ドレイン構造のソース／ドレイン拡散層４６ｂの深い領域を構成するものである。こうして、不純物拡散領域３６ｂと不純物拡散領域４４ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層４６ｂが形成されている。
【００４９】
高速トランジスタ１４のチャネルドープ層３２ｂにおける第１導電型の不純物濃度は、比較的高く設定されている。このため、ゲート電極３０ｂの中央部の直下、即ち、ゲート電極３０ｂの長手方向の中心線の直下におけるＩｎのピーク濃度は、例えば３．２×１０１８ｃｍ−３となっている。また、ゲート電極３０ｂの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から３２ｎｍの深さに位置している。
【００５０】
高速トランジスタ１４のポケット領域３４ｂにおける第１導電型の不純物濃度は、比較的低く設定されており、高速トランジスタ１４のポケット領域３４ｂの深さは比較的深く設定されている。このため、ゲート電極３０ｂの縁部の直下におけるＩｎのピーク濃度は、例えば６．５×１０１８ｃｍ−３となっている。また、ゲート電極３０ｂの縁部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から１２ｎｍの深さに位置している。
【００５１】
ゲート電極３０ｂの上部には、例えばコバルトシリサイドより成るシリサイド膜４７ａが形成されている。
【００５２】
ソース／ドレイン拡散層４６ｂの上部には、例えばコバルトシリサイドより成るシリサイド膜４７ｂが形成されている。かかるシリサイド膜４７ｂは、ソース／ドレイン電極として機能する。
【００５３】
こうして、高速トランジスタ１４が構成されている。
【００５４】
次に、超高速トランジスタ１６について説明する。
【００５５】
超高速トランジスタ形成領域６における半導体基板１０内には、例えば第１導電型のウェル２６ｃが形成されている。第１導電型の不純物としては、例えばボロンが用いられている。第１導電型のウェル２６ｃにおけるボロンのピーク濃度は、９×１０１７ｃｍ−３となっている。第１導電型のウェル２６ｃにおけるボロンの濃度ピークは、例えば半導体基板１０の表面から５５０ｎｍの深さに位置している。
【００５６】
超高速トランジスタ形成領域６における半導体基板１０上には、ゲート絶縁膜２８ｃを介してゲート電極３０ｂが形成されている。超高速トランジスタ１６のゲート絶縁膜２８ｃの膜厚は、例えば２ｎｍとする。即ち、超高速トランジスタ１６のゲート絶縁膜２８ｃの膜厚は、パストランジスタ２０のゲート絶縁膜２８ａの膜厚及び超高速トランジスタ１４のゲート絶縁膜２８ｂの膜厚と同じとなっている。
【００５７】
ゲート電極３０ｃの下方における半導体基板１０内には、第１導電型のチャネルドープ層（チャネル領域）３２ｃが形成されている。チャネルドープ層３２ｃに導入する第１導電型のドーパント不純物としては、例えばＩｎが用いられている。
【００５８】
半導体基板１０内には、チャネル領域３２ｃを挟むように第１導電型のポケット領域３４ｃが形成されている。ポケット領域３４ｃは、ゲート電極３０ｃに自己整合で形成されている。ポケット領域３４ｃに導入する第１導電型のドーパント不純物としては、例えばＩｎが用いられている。
【００５９】
ゲート電極３０ｃの両側の半導体基板１０内には、ゲート電極３０ｃに自己整合で形成された第２導電型の不純物拡散領域（エクステンション領域）３６ｃが形成されている。エクステンション領域３６ｃに導入する第２導電型のドーパント不純物としては、例えばＡｓが用いられている。
【００６０】
ポケット領域３４ｃは、チャネル領域３２ｃとエクステンション領域３６ｃとの間に位置している。
【００６１】
ゲート電極３０ｃの側壁部分には、シリコン酸化膜３８とシリコン窒化膜４０とから成るサイドウォール絶縁膜４２が形成されている。
【００６２】
サイドウォール絶縁膜４２が形成されたゲート電極３０ｃの両側の半導体基板１０内には、ゲート電極３０ｃ及びサイドウォール絶縁膜４２に自己整合で形成された第２導電型の不純物拡散領域４４ｃが形成されている。不純物拡散領域４４ｃに導入する第２導電型のドーパント不純物としては、例えばリンが用いられている。かかる不純物拡散領域４４ｃは、エクステンションソース／ドレイン構造のソース／ドレイン拡散層４６ｃの深い領域を構成するものである。こうして、不純物拡散領域３６ｃと不純物拡散領域４４ｃとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層４６ｃが形成されている。
【００６３】
超高速トランジスタ１６のチャネルドープ層３２ｃにおける第１導電型の不純物濃度は、比較的低く設定されている。このため、ゲート電極３０ｃの中央部の直下、即ち、ゲート電極３０ｃの長手方向の中心線の直下におけるＩｎのピーク濃度は、例えば２．２×１０１８ｃｍ−３となっている。また、ゲート電極３０ｂの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から３２ｎｍの深さに位置している。
【００６４】
超高速トランジスタ１６のポケット領域３４ｃにおける第１導電型の不純物濃度は、比較的低く設定されており、超高速トランジスタ１６のポケット領域３４ｃの深さは比較的深く設定されている。このため、ゲート電極３０ｃの縁部の直下におけるＩｎのピーク濃度は、例えば５．０×１０１８ｃｍ−３となっている。また、ゲート電極３０ｂの縁部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から１１ｎｍの深さに位置している。
【００６５】
ゲート電極３０ｃの上部には、例えばコバルトシリサイドより成るシリサイド膜４７ａが形成されている。
【００６６】
ソース／ドレイン拡散層４６ｃの上部には、例えばコバルトシリサイドより成るシリサイド膜４７ｂが形成されている。かかるシリサイド膜４７ｂは、ソース／ドレイン電極として機能する。
【００６７】
こうして、超高速トランジスタ１６が構成されている。
【００６８】
このように、本実施形態では、パストランジスタ２０の第１導電型のチャネルドープ層３２ａにおける第１導電型の不純物濃度が比較的低く設定されている。このため、パストランジスタ２０のゲート電極３０ａの中央部の直下におけるＩｎのピーク濃度は、高速トランジスタ１４のゲート電極３０ｂの中央部の直下におけるＩｎのピーク濃度より低くなっており、且つ、超高速トランジスタ１６のゲート電極３０ｃの中央部の直下におけるＩｎのピーク濃度以下となっている。
【００６９】
また、本実施形態では、パストランジスタ２０の第１導電型のポケット領域３４ａが比較的浅く形成されている。このため、パストランジスタ２０のゲート電極３４ａの縁部の直下におけるＩｎの濃度ピークの深さが、高速トランジスタ１４のゲート電極３４ｂの縁部の直下におけるＩｎの濃度ピークの深さより浅くなっており、且つ、超高速トランジスタ１６のゲート電極３４ｃの縁部の直下におけるＩｎの濃度ピークの深さより浅くなっている。
【００７０】
また、本実施形態では、パストランジスタ２０の第１導電型のポケット領域３４ａが比較的高濃度に形成されている。このため、パストランジスタ２０のゲート電極３４ａの縁部の直下におけるＩｎのピーク濃度が、高速トランジスタ１４のゲート電極３４ｂの縁部の直下におけるＩｎのピーク濃度より大きくなっており、且つ、超高速トランジスタ１６のゲート電極３４ｃの縁部の直下におけるＩｎのピーク濃度より大きくなっている。
【００７１】
図３は、パストランジスタにおけるアクセプタ不純物の濃度分布を示す図である。
【００７２】
図４は、高速トランジスタにおけるアクセプタ不純物の濃度分布を示す図である。
【００７３】
図５は、超高速トランジスタにおけるアクセプタ不純物の濃度分布を示す図である。
【００７４】
図６は、ゲート電極の中央部の直下におけるアクセプタ不純物の濃度分布を示すグラフである。図６において、実線を用いて示したアクセプタ不純物の濃度分布は、パストランジスタ２０の場合を示している。また、図６において、破線を用いて示したアクセプタ不純物の濃度分布は、高速トランジスタ１４の場合を示している。また、図６において、一点鎖線を用いて示したアクセプタ不純物の濃度分布は、超高速トランジスタ１６の場合を示している。
【００７５】
図７は、ゲート電極の縁部の直下におけるアクセプタ不純物の濃度分布を示すグラフである。図７において、実線を用いて示したアクセプタ不純物の濃度分布は、パストランジスタ２０の場合を示している。また、図７において、破線を用いて示したアクセプタ不純物の濃度分布は、高速トランジスタ１４の場合を示している。また、図７において、一点鎖線を用いて示したアクセプタ不純物の濃度分布は、超高速トランジスタ１６の場合を示している。
【００７６】
図３乃至図６から分かるように、パストランジスタ２０のゲート電極３０ａの中央部の直下におけるアクセプタ不純物のピーク濃度は、高速トランジスタ１４のゲート電極３０ｂの中央部の直下におけるアクセプタ不純物のピーク濃度より小さくなっている。また、パストランジスタ２０のゲート電極３０ａの中央部の直下におけるアクセプタ不純物のピーク濃度は、超高速トランジスタ１６のゲート電極３０ｃの中央部の直下におけるアクセプタ不純物のピーク濃度以下となっている。
【００７７】
図７から分かるように、パストランジスタ２０のゲート電極３０ａの縁部の直下におけるアクセプタ不純物のピーク濃度は、高速トランジスタ１４のゲート電極３０ｂの縁部の直下におけるアクセプタ不純物のピーク濃度より大きくなっている。また、パストランジスタ２０のゲート電極３０ａの縁部の直下におけるアクセプタ不純物のピーク濃度は、超高速トランジスタ１６のゲート電極３０ｃの縁部の直下におけるアクセプタ不純物のピーク濃度より大きくなっている。
【００７８】
また、図７から分かるように、パストランジスタ２０のゲート電極３０ａの縁部の直下におけるアクセプタ不純物の濃度ピークの深さは、高速トランジスタ１４のゲート電極３０ｂの縁部の直下におけるアクセプタ不純物の濃度ピークの深さより浅くなっている。また、パストランジスタ２０のゲート電極３０ａの縁部の直下におけるアクセプタ不純物の濃度ピークの深さは、超高速トランジスタ１６のゲート電極３０ｃの縁部の直下におけるアクセプタ不純物の濃度ピークの深さより浅くなっている。
【００７９】
（評価結果）
次に、本実施形態による半導体装置の評価結果を図８を用いて説明する。
【００８０】
図８は、オフ電流と出力電圧との関係を示すグラフである。図８における横軸は、ドレインの電位を１．２Ｖとし、ゲート、ソース及び基板の電位を０Ｖとしたときの、トランジスタのオフ電流値を示している。図８における縦軸は、ゲート及びドレインの電位を１．２Ｖとし、基板の電位を０Ｖとしたときの、ソース電位、即ち、トランジスタの出力電圧を示している。
【００８１】
図８において△印で示すプロットは、実施例１の場合を示している。実施例１では、チャネルドープ層にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、８×１０１２ｃｍ−２とした。加速電圧は、１８５ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して７度とした。また、実施例１では、ポケット領域にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、適宜変化させた。加速電圧は、１０ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して２８度とした。
【００８２】
図８において○印で示すプロットは、実施例２の場合を示している。実施例２では、チャネルドープ層にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、８×１０１２ｃｍ−２とした。加速電圧は、１８５ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して７度とした。また、実施例２では、ポケット領域にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、適宜変化させた。加速電圧は、２０ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して２８度とした。
【００８３】
図８において◇印で示すプロットは、実施例３の場合を示している。実施例３では、チャネルドープ層にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、８×１０１２ｃｍ−２とした。加速電圧は、１８５ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して７度とした。また、実施例３では、ポケット領域にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、適宜変化させた。加速電圧は、４０ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して２８度とした。
【００８４】
図８において◆印で示すプロットは、比較例１の場合を示している。比較例１では、チャネルドープ層にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、適宜変化させた。加速電圧は、１８５ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して７度とした。また、比較例１では、ポケット領域にドーパント不純物を導入する際の条件を、以下のように設定した。ドーズ量は、適宜変化させた。ドーパント不純物としては、Ｉｎを用いた。加速電圧は、４０ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して２８度とした。なお、比較例１のトランジスタは、超高速トランジスタに相当するものである。
【００８５】
図８において■印で示すプロットは、比較例２の場合を示している。比較例２では、チャネルドープ層にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、適宜変化させた。チャネルドープ層へのドーパント不純物の注入は２回に分けて行い、１回目のドーパント不純物の導入における加速電圧は１３５ｋｅＶとし、２回目のドーパント不純物の導入における加速電圧は１００ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して７度とした。また、比較例２では、ポケット領域にドーパント不純物を導入する際の条件を、以下のように設定した。ドーパント不純物としては、Ｉｎを用いた。ドーズ量は、適宜変化させた。加速電圧は、４０ｋｅＶとした。ドーパント不純物の入射角は、基板面の法線方向に対して２８度とした。なお、比較例２のトランジスタは、高速トランジスタに相当するものである。
【００８６】
図８に示すように、比較例１，２の場合には、トランジスタの出力電圧は、オフ電流を低減するに伴って著しく低下してしまう。例えば、比較例２では、オフ電流を１×１０−９Ａ／μｍまで低減した場合には、出力電圧は１３０ｍＶも低下してしまう。
【００８７】
これに対し、本実施形態の場合、即ち、実施例１〜３の場合には、オフ電流を低減した場合であっても、トランジスタの出力電圧の低下は比較的小さい。例えば、実施例１では、オフ電流を１×１０−９Ａ／μｍまで低減した場合でも、出力電圧は３８ｍＶしか低下していない。
【００８８】
このことから、本実施形態によれば、パストランジスタ２０のオフ電流を抑制しつつ、パストランジスタ２０における出力電圧の低下を防止し得ることが分かる。
【００８９】
このように、本実施形態では、パストランジスタ２０の第１導電型のチャネルドープ層３２ａにおける第１導電型の不純物濃度が比較的低く設定されており、且つ、パストランジスタ２０の第１導電型のポケット領域３４ａが比較的浅く且つ比較的高濃度に形成されている。第１導電型のチャネルドープ層３２ａにおける第１導電型の不純物濃度が比較的低く設定されており、且つ、ポケット領域３４ａが比較的浅く形成されているため、パストランジスタ２０における出力信号の低下を抑制することが可能となる。しかも、第１導電型のポケット領域３４ａが比較的高濃度に形成されているため、パストランジスタ２０の閾値電圧を比較的高く設定することができ、ひいては、オフ電流を抑制することが可能となる。このため、本実施形態によれば、パストランジスタにおけるオフ電流を抑制しつつ、パストランジスタにおける出力電圧の低下を防止することが可能となる。
【００９０】
また、本実施形態では、パストランジスタ２０の出力電圧の低下を防止するために、パストランジスタ２０のゲート電極３０ａに比較的高い電圧を印加することを要しない。このため、パストランジスタ２０のゲート絶縁膜２８ａの膜厚を、高速トランジスタ１４のゲート絶縁膜２８ｂや超高速トランジスタ１６のゲート絶縁膜２８ｃより厚く設定することを要しない。このため、本実施形態によれば、パストランジスタ２０のゲート絶縁膜２８ａと高速トランジスタ１４のゲート絶縁膜２８ｂと超高速トランジスタ１６のゲート絶縁膜２８ｃとを同じ工程で形成することができ、製造工程の増加を防止することができる。このため、本実施形態によれば、低コスト化に寄与することができる。
【００９１】
なお、パストランジスタ２０においては高速トランジスタ１４や超高速トランジスタ１６のような極めて速い動作速度が要求されるわけではないため、ポケット領域３４ａを比較的浅く且つ高濃度に形成しても、特段の問題は生じない。
【００９２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図９乃至図１５を用いて説明する。図９乃至図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図９乃至図１５における紙面左側は、パストランジスタ形成領域２を示している。図９乃至図１５における紙面中央は、高速トランジスタ形成領域４を示している。図９乃至図１５における紙面右側は、超高速トランジスタ形成領域６を示している。
【００９３】
まず、図９（ａ）に示すように、第１導電型の半導体基板１０の表面に、熱酸化法により、膜厚１０ｎｍ程度の犠牲酸化膜４８を形成する。第１導電型の半導体基板１０としては、例えばＰ型のシリコン基板を用いる。かかるシリコン基板１０の比抵抗は、例えば１０Ωμｍ程度とする。
【００９４】
次に、図９（ｂ）に示すように、パストランジスタ形成領域２、高速トランジスタ形成領域４及び超高速トランジスタ形成領域６における半導体基板１０内に、イオン注入法により、第１導電型のドーパント不純物を導入する。かかる第１導電型のドーパント不純物としては、例えばボロンを用いる。ボロンを注入する際の条件は、例えば以下の通りとする。加速電圧は、例えば１７０ｋｅＶとする。ドーズ量は、例えば３．５×１０１３ｃｍ−２とする。こうして、パストランジスタ形成領域２における半導体基板１０内に第１導電型のウェル２６ａが形成され、高速トランジスタ形成領域４における半導体基板１０内に第１導電型のウェル２６ｂが形成され、超高速トランジスタ形成領域６における半導体基板１０内に第１導電型のウェル２６ｃが形成される。上記のような条件でボロンを注入すると、ボロンのピーク濃度は、２×１０１８ｃｍ−３程度となる。また、ボロンの濃度ピークは、半導体基板１０の表面から５５０ｎｍ程度の深さに位置することとなる。パストランジスタ形成領域２、高速トランジスタ形成領域４及び超高速トランジスタ形成領域６のいずれにおいても、ボロンのピーク濃度は等しくなる。また、パストランジスタ形成領域２、高速トランジスタ形成領域４及び超高速トランジスタ形成領域６のいずれにおいても、ボロンの濃度ピークの深さは等しくなる。
【００９５】
次に、全面に、スピンコート法により、フォトレジスト膜５０を形成する。
【００９６】
次に、フォトリソグラフィ技術を用い、高速トランジスタ形成領域を露出する開口部（図示せず）をフォトレジスト膜５０に形成する。
【００９７】
次に、フォトレジスト膜５０をマスクとして、イオン注入法により、第１導電型のドーパント不純物を導入する（図１０（ａ）参照）。かかる第１導電型のドーパント不純物としては、例えばＩｎを用いる。Ｉｎの注入は、２回に分けて行う。第１回目のＩｎの注入条件は、例えば以下の通りとする。加速電圧は、例えば１３５ｋｅＶとする。ドーズ量は、例えば６×１０１２ｃｍ−２とする。Ｉｎの入射角は、半導体基板１０の表面の法線に対して例えば７度とする。第２回目のＩｎの注入条件は、例えば以下の通りとする。加速電圧は、例えば１００ｋｅＶとする。ドーズ量は、例えば１×１０１３ｃｍ−２とする。Ｉｎの入射角は、半導体基板１０の表面の法線に対して例えば７度とする。このような条件でＩｎを注入すると、Ｉｎのピーク濃度は例えば４×１０１８ｃｍ−３程度となる。また、Ｉｎの濃度ピークは、半導体基板１０の表面から４０ｎｍ程度の深さに位置することとなる。こうして、高速トランジスタ形成領域４にチャネルドープ層３２ｂが形成される。この後、フォトレジスト膜５０を剥離する。
【００９８】
次に、全面に、スピンコート法により、フォトレジスト膜５２を形成する。
【００９９】
次に、フォトリソグラフィ技術を用い、パストランジスタ形成領域２を露出する開口部（図示せず）及び超高速トランジスタ形成領域６を露出する開口部（図示せず）を、フォトレジスト膜５２に形成する。
【０１００】
次に、フォトレジスト膜５２をマスクとして、イオン注入法により、第１導電型のドーパント不純物を導入する（図１０（ｂ）参照）。かかる第１導電型のドーパント不純物としては、例えばＩｎを用いる。Ｉｎの注入条件は、例えば以下の通りとする。加速電圧は、例えば１８５ｋｅＶとする。ドーズ量は、例えば８×１０１２ｃｍ−２とする。Ｉｎの入射角は、半導体基板１０の表面の法線に対して例えば７度とする。このような条件でＩｎを注入すると、Ｉｎのピーク濃度は例えば１．２×１０１８ｃｍ−３程度となる。また、Ｉｎの濃度ピークは、半導体基板の表面から８０ｎｍ程度の深さに位置することとなる。こうして、パストランジスタ形成領域２にチャネルドープ層３２ａが形成され、超高速トランジスタ形成領域６にチャネルドープ層３２ｃが形成される。この後、フォトレジスト膜５２を剥離する。
【０１０１】
次に、図１１（ａ）に示すように、フッ酸を用い、半導体基板１０の表面の犠牲酸化膜４８をエッチング除去する。
【０１０２】
次に、図１１（ｂ）に示すように、熱酸化法により、半導体基板１０の表面にゲート絶縁膜２８を形成する。ゲート絶縁膜２８の膜厚は、例えば２ｎｍ程度とする。ゲート絶縁膜２８を形成した後におけるボロンのピーク濃度、ボロンの濃度ピークの深さ、Ｉｎのピーク濃度、Ｉｎの濃度ピークの深さは、例えば以下のようになる。ウェル２６ａ〜２６ｃにおけるボロンのピーク濃度は、例えば９×１０１７ｃｍ−３程度となる。また、ウェル２６ａ〜２６ｃにおけるボロンの濃度ピークは、半導体基板１０の表面から５５０ｎｍ程度の深さに位置することとなる。パストランジスタ形成領域２と超高速トランジスタ形成領域６とおけるＩｎのピーク濃度は、例えば８．６×１０１７ｃｍ−３程度となる。パストランジスタ形成領域２と超高速トランジスタ形成領域６とにおけるＩｎの濃度ピークは、半導体基板１０の表面から６０ｎｍ程度の深さに位置することとなる。高速トランジスタ形成領域４におけるＩｎのピーク濃度は、例えば４．２×１０１７ｃｍ−３程度となる。高速トランジスタ形成領域４におけるＩｎの濃度ピークは、半導体基板１０の表面から８０ｎｍ程度の深さに位置することとなる。
【０１０３】
次に、例えばＣＶＤ法により、ポリシリコン膜を形成する。ポリシリコン膜の膜厚は、例えば１００ｎｍ程度とする。
【０１０４】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。こうして、パストランジスタ形成領域２、高速トランジスタ形成領域４及び超高速トランジスタ形成領域６に、ポリシリコンより成るゲート電極３０ａ〜３０ｃがそれぞれ形成される（図１２（ａ）参照）。
【０１０５】
次に、全面に、スピンコート法により、フォトレジスト膜５４を形成する。
【０１０６】
次に、フォトリソグラフィ技術を用い、高速トランジスタ形成領域４を露出する開口部（図示せず）と超高速トランジスタ６を露出する開口部（図示せず）とをフォトレジスト膜５４に形成する。
【０１０７】
次に、図１２（ｂ）に示すように、フォトレジスト膜５４をマスクとして、イオン注入法により、第１導電型のドーパント不純物を導入する。かかる第１導電型のドーパント不純物としては、例えばＩｎを用いる。Ｉｎの注入条件は、例えば以下の通りとする。加速電圧は、例えば４０ｋｅＶとする。ドーズ量は、例えば９×１０１２ｃｍ−２とする。Ｉｎの入射角は、半導体基板の表面の法線に対して例えば２８度とする。Ｉｎの注入は、４方向からそれぞれ行う。このような条件でＩｎを注入した後においては、Ｉｎのピーク濃度及びＩｎの濃度ピークの深さは、以下の通りとなる。高速トランジスタ形成領域４のゲート電極３０ｂの中央部の直下におけるＩｎのピーク濃度は、例えば２．４×１０１８ｃｍ−３程度となる。また、高速トランジスタ形成領域４のゲート電極３０ｂの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば３５ｎｍの深さに位置する。高速トランジスタ形成領域１４のゲート電極３０ｂの縁部の直下におけるＩｎのピーク濃度は、８．３×１０１８ｃｍ−３程度となる。高速トランジスタ形成領域１４のゲート電極３０ｂの縁部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば３３ｎｍ程度の深さに位置する。超高速トランジスタ形成領域６のゲート電極３０ｃの中央部の直下におけるＩｎのピーク濃度は、例えば１．３×１０１８ｃｍ−３程度となる。また、超高速トランジスタ形成領域６のゲート電極３０ｃの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば３２ｎｍ程度の深さに位置する。また、超高速トランジスタ形成領域６のゲート電極３０ｃの縁部の直下におけるＩｎのピーク濃度は、例えば７．３×１０１８ｃｍ−３程度となる。また、超高速トランジスタ形成領域６のゲート電極３０ｃの縁部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば３２ｎｍの深さに位置する。こうして、高速トランジスタ形成領域４及び超高速トランジスタ形成領域６にポケット領域３４ｂ、３４ｃがそれぞれ形成される。この後、フォトレジスト膜５４を剥離する。
【０１０８】
次に、全面に、スピンコート法により、フォトレジスト膜５６を形成する。
【０１０９】
次に、フォトリソグラフィ技術を用い、パストランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜５６に形成する。
【０１１０】
次に、図１３（ａ）に示すように、フォトレジスト膜５６をマスクとして、イオン注入法により、第１導電型のドーパント不純物を導入する。かかる第１導電型のドーパント不純物としては、例えばＩｎを用いる。Ｉｎの注入条件は、例えば以下の通りとする。加速電圧は、例えば１０ｋｅＶとする。ドーズ量は、例えば２．８×１０１３ｃｍ−２とする。Ｉｎの入射角は、半導体基板１０の表面の法線に対して例えば２８度とする。Ｉｎの注入は、４方向からそれぞれ行う。このような条件でＩｎを注入した後においては、パストランジスタ形成領域２におけるＩｎのピーク濃度及びＩｎの濃度ピークの深さは、以下の通りとなる。パストランジスタ形成領域２のゲート電極３０ａの中央部の直下におけるＩｎのピーク濃度は、例えば７．６×１０１７ｃｍ−３程度となる。また、パストランジスタ形成領域２のゲート電極３０ａの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば５２ｎｍ程度の深さに位置する。また、パストランジスタ形成領域２のゲート電極３０ａの縁部の直下におけるＩｎのピーク濃度は、例えば６．６×１０１９ｃｍ−３程度となる。また、パストランジスタ形成領域２のゲート電極３０ａの縁部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば１９ｎｍの深さに位置する。こうして、パストランジスタ形成領域２にポケット領域３４ａが形成される。この後、フォトレジスト膜５６を剥離する。
【０１１１】
次に、図１３（ｂ）に示すように、イオン注入法により、ゲート電極３０ａ〜３０ｃをマスクとして、第２導電型のドーパント不純物を半導体基板１０内に導入する。かかる第２導電型のドーパント不純物としては、例えばＡｓを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば３ｋｅＶとする。ドーズ量は、例えば８×１０１４ｃｍ−２とする。ドーパント不純物の入射角は、例えば半導体基板１０の表面の法線に対して０度とする。こうして、ゲート電極３０ａ〜３０ｃの両側の半導体基板１０内に、エクステンション領域３６ａ〜３６ｃがそれぞれ形成される。
【０１１２】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜３８を形成する。原料ガスとしては、例えばＴＥＯＳガスを用いる。基板温度は、例えば６５０℃とする。シリコン酸化膜３８の膜厚は、例えば３０ｎｍ程度とする。
【０１１３】
次に、全面に、例えばＣＶＤ法により、シリコン窒化膜４０を形成する。基板温度は、例えば６８０℃とする。シリコン窒化膜４０の膜厚は、例えば６０ｎｍとする。
【０１１４】
次に、シリコン窒化膜３８及びシリコン酸化膜４０を異方性エッチングする。これにより、シリコン酸化膜３８とシリコン窒化膜４０とから成るサイドウォール絶縁膜４２が形成される（図１４（ａ）参照）。
【０１１５】
次に、図１４（ｂ）に示すように、ゲート電極３０ａ〜３０ｃとサイドウォール絶縁膜４２とをマスクとして、イオン注入法により、半導体基板１０内に第２導電型のドーパント不純物を導入する。かかる第２導電型のドーパント不純物としては、例えばリンを用いる。リンの注入は、２回に分けて行う。第１回目のリンの注入は、以下のような条件で行う。加速電圧は、例えば１７ｋｅＶとする。ドーズ量は、例えば６×１０１３ｃｍ−２とする。第２回目のリンの注入は、以下のような条件で行う。加速電圧は、例えば６ｋｅＶとする。ドーズ量は、例えば１．５×１０１６ｃｍ−２とする。こうして、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４４ａ〜４４ｃが形成される。
【０１１６】
不純物拡散領域３６ａ〜３６ｃと不純物拡散領域４４ａ〜４４ｃとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層４６ａ〜４６ｃがそれぞれ構成される。
【０１１７】
次に、ソース／ドレイン拡散層４６ａ〜４６ｃに導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば１０２０℃とする。熱処理時間は、例えば１秒とする。
【０１１８】
次に、全面に、高融点金属膜を形成する。かかる高融点金属膜としては、例えばコバルト膜を形成する。高融点金属膜の膜厚は、例えば５ｎｍとする。
【０１１９】
次に、ゲート電極３０ａ〜３０ｃ内のシリコン原子と高融点金属膜中のコバルト原子とを反応させるとともに、半導体基板１０内のシリコン原子と高融点金属膜中のコバルト原子とを反応させるための熱処理を行う。熱処理温度は、例えば５００℃とする。熱処理時間は、例えば３０分とする。これにより、ゲート電極３０ａ〜３０ｃのシリコン原子と高融点金属膜中のコバルト原子とが反応し、コバルトシリサイドより成るシリサイド膜４７ａが形成される。また、半導体基板１０内のシリコン原子と高融点金属膜中のコバルト原子とが反応し、コバルトシリサイドより成るシリサイド膜４７ｂが形成される。かかるシリサイド膜４７ｂは、ソース／ドレイン電極として機能する。
【０１２０】
次に、未反応の高融点金属膜をエッチング除去する。
【０１２１】
次に、シリサイド膜４７ａ、４７ｂに対して更なる熱処理を行う。熱処理温度は、例えば６００℃とする。熱処理時間は、４０ｓｅｃとする。このような条件で熱処理を行った後においては、ボロンのピーク濃度、ボロンの濃度ピークの深さ、Ｉｎのピーク濃度及びＩｎの濃度ピークの深さは、例えば以下のようになる。ウェル２６ａ〜２６ｃにおけるボロンのピーク濃度は、例えば９×１０１７ｃｍ−３程度となる。また、ウェル２６ａ〜２６ｃにおけるボロンの濃度ピークは、半導体基板１０の表面から５５０ｎｍ程度の深さに位置することとなる。パストランジスタ形成領域２のゲート電極３０ａの中央部の直下におけるＩｎのピーク濃度は、例えば１．４×１０１８ｃｍ−３程度となる。また、パストランジスタ形成領域２のゲート電極３０ａの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば２０ｎｍの深さに位置する。また、パストランジスタ形成領域２のゲート電極３０ａの縁部の直下におけるＩｎのピーク濃度は、例えば１．８×１０１９ｃｍ−３程度となる。また、パストランジスタ形成領域２のゲート電極３０ａの縁部の直下におけるＩｎの濃度ピークは、例えば半導体基板１０の表面から１０ｎｍの深さに位置する。また、高速トランジスタ形成領域４のゲート電極３０ｂの中央部の直下におけるＩｎのピーク濃度は、例えば３．２×１０１８ｃｍ−３程度となる。また、高速トランジスタ形成領域４のゲート電極３０ｂの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば３２ｎｍの深さに位置する。また、高速トランジスタ形成領域４のゲート電極３０ｂの縁部の直下におけるＩｎのピーク濃度は、６．５×１０１８ｃｍ−３程度となる。また、高速トランジスタ形成領域４のゲート電極３０ｂの縁部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば１２ｎｍ程度の深さに位置する。また、超高速トランジスタ形成領域６のゲート電極３０ｃの中央部の直下におけるＩｎのピーク濃度は、例えば２．２×１０１８ｃｍ−３程度となる。また、超高速トランジスタ形成領域６のゲート電極３０ｃの中央部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば３２ｎｍ程度の深さに位置する。また、超高速トランジスタ形成領域６のゲート電極３０ｃの縁部の直下におけるＩｎのピーク濃度は、例えば５．０×１０１８ｃｍ−３程度となる。また、超高速トランジスタ形成領域６のゲート電極３０ｃの縁部の直下におけるＩｎの濃度ピークは、半導体基板１０の表面から例えば１１ｎｍの深さに位置する。
【０１２２】
こうして、本実施形態による半導体装置が製造される。
【０１２３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１２４】
例えば、上記実施形態では、Ｎチャネル型のパストランジスタ２０、Ｎチャネル型の高速トランジスタ１４及びＮチャネル型の超高速トランジスタ１６を例に説明したが、Ｐチャネル型のパストランジスタ、Ｐチャネル型の高速トランジスタ及びＰチャネル型の超高速トランジスタを形成してもよい。
【０１２５】
また、上記実施形態では、パストランジスタ２０のゲート電極３０ａの中心部の直下における第１導電型の不純物のピーク濃度が、超高速トランジスタ１６のゲート電極３０ｂの中心部の直下における第１導電型の不純物のピーク濃度より低い場合を例に説明したが、パストランジスタ２０のゲート電極３０ａの中心部の直下における第１導電型の不純物のピーク濃度と、超高速トランジスタ１６のゲート電極３０ｂの中心部の直下における第１導電型の不純物のピーク濃度とが等しくてもよい。即ち、パストランジスタ２０のチャネル領域３２ａの第１導電型の不純物濃度が比較的低く設定されていればよい。
【図面の簡単な説明】
【０１２６】
【図１】本発明の一実施形態による半導体装置を示す概略図である。
【図２】本発明の一実施形態による半導体装置を示す断面図である。
【図３】パストランジスタにおけるアクセプタ不純物の濃度分布を示す図である。
【図４】高速トランジスタにおけるアクセプタ不純物の濃度分布を示す図である。
【図５】超高速トランジスタにおけるアクセプタ不純物の濃度分布を示す図である。
【図６】ゲート電極の中央部の直下におけるアクセプタ不純物の濃度分布を示すグラフである。
【図７】ゲート電極の縁部の直下におけるアクセプタ不純物の濃度分布を示すグラフである。
【図８】オフ電流と出力電圧との関係を示すグラフである。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【符号の説明】
【０１２７】
２…パストランジスタ形成領域
４…高速トランジスタ形成領域
６…超高速トランジスタ形成領域
１０…半導体基板
１２…論理ブロック
１４…高速トランジスタ
１６…超高速トランジスタ
１８…スイッチマトリクス
２０…パストランジスタ
２２…配線
２４…信号経路設定部
２６ａ〜２６ｃ…ウェル
２８、２８ａ〜２８ｃ…ゲート絶縁膜
３０ａ〜３０ｃ…ゲート電極
３２ａ〜３２ｃ…チャネルドープ層、チャネル領域
３４ａ〜３４ｃ…ポケット領域
３６ａ〜３６ｃ…不純物拡散領域、エクステンション領域
３８…シリコン酸化膜
４０…シリコン窒化膜
４２…サイドウォール絶縁膜
４４ａ〜４４ｃ…不純物拡散領域
４６ａ〜４６ｃ…ソース／ドレイン拡散層
４７ａ、４７ｂ…シリサイド膜
４８…犠牲酸化膜
５０…フォトレジスト膜
５２…フォトレジスト膜
５４…フォトレジスト膜
５６…フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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