(57)【特許請求の範囲】
【請求項１】
第１の電源が供給される第１の電源供給ラインと、
前記第１の電源よりも電圧の低い第２の電源が供給される第２の電源供給ラインと、
基準電圧が入力される基準電圧入力部と、
比較対象電圧が入力される比較対象電圧入力部と、
閾値電圧が所定の値である反転型比較増幅器を備え、前記基準電圧入力部から入力される前記基準電圧と前記比較対象電圧入力部から入力される前記比較対象電圧との大小を比較する比較部と、
前記比較部の比較結果を出力する出力部と、
前記第１の電源供給ラインの第１抵抗値を設定する第１の抵抗値設定部と、
前記第２の電源供給ラインの第２抵抗値を設定する第２の抵抗値設定部と、
を備えたチョッパ型コンパレータであって、
前記第１の抵抗値設定部の前記第１抵抗値と前記第２の抵抗値設定部の前記第２抵抗値との比率の値は、前記反転型比較増幅器の前記閾値電圧の変動を低減するような値に設定され、
前記第１及び第２の抵抗値設定部は、「ｒ１／ｒ２＝（１−α）／α」を満たすように前記第１及び前記第２抵抗値を設定する構成であり、ｒ１は前記第１抵抗値を示し、ｒ２は前記第２抵抗値を示し、αは前記反転型比較増幅器の構成により決定される固有の値を示す、ことを特徴とするチョッパ型コンパレータ。
【請求項２】
前記比率は、前記反転型比較増幅器に流れる電流値の変化に基づいて設定されることを特徴とする請求項１記載のチョッパ型コンパレータ。
【請求項３】
前記反転型比較増幅器は、Ｐチャンネルトランジスタ及びＮチャンネルトランジスタを含む構成であり、
前記比率は、前記Ｐチャンネルトランジスタのオン抵抗と前記Ｎチャンネルトランジスタのオン抵抗との比率と等しくなるように設定されることを特徴とする請求項１又は２記載のチョッパ型コンパレータ。
【請求項４】
前記第１及び第２の抵抗値設定部の何れか一方又は双方の抵抗値は、配線により形成された抵抗の抵抗値を含むことを特徴とする請求項１乃至３のいずれか一項に記載のチョッパ型コンパレータ。
【請求項５】
前記第１及び第２の抵抗値設定部の何れか一方又は双方の抵抗値は、ボンディングワイヤで形成された抵抗の抵抗値を含むことを特徴とする請求項１乃至４のいずれか一項に記載のチョッパ型コンパレータ。
【請求項６】
前記第１及び第２の抵抗値設定部の何れか一方又は双方の抵抗値は、スルーホールで形成された抵抗の抵抗値を含むことを特徴とする請求項１乃至５のいずれか一項に記載のチョッパ型コンパレータ。
【請求項７】
請求項１乃至６のいずれか一項に記載のチョッパ型コンパレータを備えたＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバーターなどに用いられるチョッパ型コンパレータに関する。
【背景技術】
【０００２】
アナログ値をデジタル値に変換するＡ／Ｄコンバータは、計測、制御、通信など様々な分野で広く用いられているが、近年のＡ／Ｄコンバータのビット数増加等の回路の高精度化に伴い、基準電圧との差が微小であるアナログ電圧の正確な変換が要求されている。係るＡ／Ｄコンバータの精度を決める主要構成要素として入力電圧と基準電圧との比較判定を行うコンパレータが挙げられるが、Ａ／Ｄコンバータに使用されるコンパレータには、例えば、回路構成が比較的簡単なチョッパ型コンパレータがある。Ａ／Ｄコンバータの主要構成要素であるチョッパ型コンパレータにも当然に比較判定精度の向上が要求されているが、チョッパ型コンパレータの比較判定精度を悪化させる要因としては、例えば、チョッパ型コンパレータを構成するインバータ中のＭＯＳＦＥＴの寄生容量等に起因して発生するオフセット誤差などがあり、係る誤差を低減する方法として、チョッパ型コンパレータに特別なオフセット補正回路を設け、オフセット誤差を低減する方法などが提案されている（例えば、特許文献１参照）。
【特許文献１】特開平０５−２３５７６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかるに、従来から、Ａ／Ｄコンバータを構成するチョッパ型コンパレータの比較判定精度を向上させる方法は提案されていたが、十分な比較判定精度を確保できない場合があった。
【０００４】
本発明は、上記に鑑みてなされたもので、消費電流変化にともなう電源電圧の変動に起因して発生する誤差を低減し、比較判定精度を向上させたチョッパ型コンパレータを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、第１の発明は、第１の電源が供給される第１の電源供給ライン（４０）と、前記第１の電源よりも電圧の低い第２の電源が供給される第２の電源供給ライン（５０）と、基準電圧が入力される基準電圧入力部（Ｖｒｅｆ）と、比較対象電圧が入力される比較対象電圧入力部（Ｖｉｎ０）と、閾値電圧が所定の値である反転型比較増幅器（２０−１）を備え、前記基準電圧入力部（Ｖｒｅｆ）から入力される前記基準電圧と前記比較対象電圧入力部（Ｖｉｎ０）から入力される前記比較対象電圧との大小を比較する比較部（１１０）と、前記比較部（１１０）の比較結果を出力する出力部（Ｖｏｕｔ１）と、前記第１の電源供給ライン（４０）の第１抵抗値（ｒ１）を設定する第１の抵抗値設定部（３０）と、前記第２の電源供給ライン（５０）の第２抵抗値（ｒ２）を設定する第２の抵抗値設定部（３０）と、を備えたチョッパ型コンパレータ（１００）であって、前記第１の抵抗値設定部（３０）の前記第１抵抗値（ｒ１）と前記第２の抵抗値設定部（３０）の前記第２抵抗値（ｒ２）との比率の値は、前記反転型比較増幅器（２０−１）の前記閾値電圧の変動を低減するような値に設定され、前記第１及び第２の抵抗値設定部（３０）は、「ｒ１／ｒ２＝（１−α）／α」を満たすように前記第１及び前記第２抵抗値（ｒ１及びｒ２）を設定する構成であり、ｒ１は前記第１抵抗値を示し、ｒ２は前記第２抵抗値を示し、αは前記反転型比較増幅器（２０−１）の構成により決定される固有の値を示す、ことを特徴とする。
【０００６】
第２の発明は、第１の発明に係るチョッパ型コンパレータ（１００）において、前記比率は、前記反転型比較増幅器（２０−１）に流れる電流値の変化に基づいて設定されることを特徴とする。
【０００７】
第３の発明は、第１又は第２の発明に係るチョッパ型コンパレータ（１００）において、前記反転型比較増幅器（２０−１）は、Ｐチャンネルトランジスタ（２３）及びＮチャンネルトランジスタ（２４）を含む構成であり、前記比率は、前記Ｐチャンネルトランジスタ（２３）のオン抵抗と前記Ｎチャンネルトランジスタ（２４）のオン抵抗との比率と等しくなるように設定されることを特徴とする。
【０００８】
第４の発明は、第１乃至第３の何れか一に記載の発明に係るチョッパ型コンパレータ（１００）において、前記第１及び第２の抵抗値設定部（３０）の何れか一方又は双方の抵抗値は、配線により形成された抵抗の抵抗値を含むことを特徴とする。
【０００９】
第５の発明は、第１乃至第４の何れか一に記載の発明に係るチョッパ型コンパレータ（１００）において、前記第１及び第２の抵抗値設定部（３０）の何れか一方又は双方の抵抗値は、ボンディングワイヤで形成された抵抗の抵抗値を含むことを特徴とする。
【００１０】
第６の発明は、第１乃至第５の何れか一に記載の発明に係るチョッパ型コンパレータ（１００）において、前記第１及び第２の抵抗値設定部（３０）の何れか一方又は双方の抵抗値は、スルーホールで形成された抵抗の抵抗値を含むことを特徴とする。
【００１１】
第７の発明は、第１乃至第６の何れか一に記載の発明に係るチョッパ型コンパレータ（１００）を備えたＡ／Ｄ変換器であることを特徴とする。
【００１２】
尚、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１３】
本発明によれば、消費電流変化にともなう電源電圧の変動に起因して発生する誤差を低減し、比較判定精度を向上させたチョッパ型コンパレータを提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００１５】
〈実施例１〉
図１は本発明の実施例１のチョッパ型コンパレータ１００の回路構成例を示す図である。
【００１６】
図１に示すチョッパ型コンパレータ１００は、抵抗値設定部３０、第１の電源供給ライン４０、第２の電源供給ライン５０、比較部１１０から構成されている。
【００１７】
基準電圧入力部（Ｖｒｅｆ）は基準電圧が入力される端子である。また、比較対象電圧入力部（Ｖｉｎ０）は基準電圧入力部（Ｖｒｅｆ）に入力される基準電圧と比較される比較対象電圧が入力される端子である。Ｖｏｕｔ１は、前記基準電圧と前記比較対象電圧との大小を比較した結果が出力される出力端子である。
【００１８】
比較部１１０は、入力選択部１０、電圧保持部１５、反転型比較増幅器２０−１、短絡選択部ＳＷ３から構成され、入力選択部１０の出力端子（Ｖｏｕｔ０）は電圧保持部１５の一端に接続され、電圧保持部１５の他端は短絡選択部ＳＷ３の一端と反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）に接続されている。短絡選択部ＳＷ３の他端は反転型比較増幅器２０−１の出力端子（Ｖｏｕｔ１）に接続されている。第１の電源（Ｖｄｄ）は第１の電源供給ライン４０を通り、抵抗値設定部３０中の抵抗Ｒ１を経由して反転型比較増幅器２０−１の正側電源供給部２１に接続されている。第２の電源（Ｖｓｓ）は第２の電源供給ライン５０を通り、抵抗値設定部３０中の抵抗Ｒ２を経由して反転型比較増幅器２０−１の負側電源供給部２２に接続されている。
【００１９】
比較部１１０中の入力選択部１０はスイッチＳＷ１、ＳＷ２から構成されている。比較部１１０中の電圧保持部１５はコンデンサＣ１から構成されている。
【００２０】
抵抗値設定部３０は抵抗Ｒ１、Ｒ２から構成されている。抵抗値設定部３０は、第１の電源供給ライン４０と第２の電源供給ライン５０の抵抗値を設定する。
【００２１】
スイッチ制御部６０は、比較部１１０の入力選択部１０中のスイッチＳＷ１、ＳＷ２と短絡選択部ＳＷ３をＯＮ／ＯＦＦ制御する。
【００２２】
Ｉｉｎｖ１は反転型比較増幅器２０−１に流れる電流である。
【００２３】
図１に示すチョッパ型コンパレータ１００の動作について説明する。最初にサンプリング動作が行われる。すなわち、スイッチ制御部６０の指令により、比較部１１０の入力選択部１０中のスイッチＳＷ１がＯＦＦ（開放）、ＳＷ２がＯＮ（短絡）、短絡選択部ＳＷ３がＯＮ（短絡）に設定される。この時、反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）と出力端子（Ｖｏｕｔ１）は短絡選択部ＳＷ３を介して短絡されるため、反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）の電圧と出力端子（Ｖｏｕｔ１）の電圧は等しくなる。
【００２４】
ここで、比較部１１０中の反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）と出力端子（Ｖｏｕｔ１）が短絡された場合の、反転型比較増幅器２０−１の動作について考える。図２は実施例１のチョッパ型コンパレータ１００を構成する反転型比較増幅器２０−１の内部回路構成例を示す図である。また、図３は図１のチョッパ型コンパレータ１００を構成する反転型比較増幅器２０−１の入出力特性の例を示す図である。図２に示すように、反転型比較増幅器２０−１はＰＭＯＳ・ＦＥＴ２３とＮＭＯＳ・ＦＥＴ２４とから構成されており、正側電源供給部２１にはＶｄｄ［Ｖ］の電圧が供給され、負側電源供給部２２にはＶｓｓ［Ｖ］の電圧が供給されている。反転型比較増幅器２０−１において、スイッチング動作時には、ＰＭＯＳ・ＦＥＴ２３又はＮＭＯＳ・ＦＥＴ２４の何れか一方がＯＮとなり、出力（Ｖｏｕｔ１）は'Ｈ'または'Ｌ'となる。反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）と出力端子（Ｖｏｕｔ１）が短絡された場合には、反転型比較増幅器２０−１中のＰＭＯＳ・ＦＥＴ２３とＮＭＯＳ・ＦＥＴ２４が同時にＯＮになるので、仮にＰＭＯＳ・ＦＥＴ２３とＮＭＯＳ・ＦＥＴ２４のＯＮ抵抗がほぼ等しい値であると仮定すると、反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）と出力端子（Ｖｏｕｔ１）の電圧は、約（Ｖｄｄ＋Ｖｓｓ）／２［Ｖ］となり、これが閾値電圧Ｖｔｈ［Ｖ］になる。また、図３に示すように、この時にＰＭＯＳ・ＦＥＴ２３とＮＭＯＳ・ＦＥＴ２４に流れる電流Ｉｉｎｖ１は最大になる。尚、ここで言うＯＮ抵抗は、微少領域において、ゲートソース間電圧Ｖｇｓが変化したときのドレイン電流Ｉｄの変化の逆数（Ｖｇｓ／Ｉｄ）を意味する（以降の説明においても同じ）。
【００２５】
このように、図１に示す比較部１１０中の反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）と出力端子（Ｖｏｕｔ１）とが短絡選択部ＳＷ３を介して短絡された場合には、反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）の電圧と出力端子（Ｖｏｕｔ１）の電圧は閾値電圧Ｖｔｈ［Ｖ］になり、電圧保持部１５の反転型比較増幅器２０−１側の一端の電圧もＶｔｈ［Ｖ］となる。ここで、比較対象電圧入力部（Ｖｉｎ０）に比較対象電圧Ｖｉｎ０［Ｖ］が入力されると、サンプリング動作時には入力選択部１０中のＳＷ２が短絡されているため、電圧保持部１５の他端の電圧もＶｉｎ０［Ｖ］となる。従って、電圧保持部１５の両端電圧は（Ｖｔｈ−Ｖｉｎ０）［Ｖ］となり、電圧保持部１５に（Ｖｔｈ−Ｖｉｎ０）［Ｖ］の電圧が保持される。
【００２６】
次に、比較動作が行われる。すなわち、図１に示すスイッチ制御部６０の指令により、比較部１１０の入力選択部１０中のスイッチＳＷ１がＯＮ、ＳＷ２がＯＦＦ、短絡選択部ＳＷ３がＯＦＦに設定される。基準電圧入力部（Ｖｒｅｆ）に基準電圧Ｖｒｅｆ［Ｖ］が入力されると、電圧保持部１５の両端電圧（Ｖｔｈ−Ｖｉｎ０［Ｖ］）は変化しないため、反転型比較増幅器２０−１の入力（Ｖｉｎ１）の電圧は、Ｖｉｎ１＝（Ｖｒｅｆ＋（Ｖｔｈ−Ｖｉｎ０））［Ｖ］となる。これを変形するとＶｉｎ１＝（（Ｖｒｅｆ−Ｖｉｎ０）＋Ｖｔｈ）［Ｖ］となる。ここで、Ｖｉｎ０>Ｖｒｅｆならば、反転型比較増幅器２０−１の出力（Ｖｏｕｔ１）は'Ｈ'となる。また、Ｖｉｎ０<Ｖｒｅｆならば、反転型比較増幅器２０−１の出力（Ｖｏｕｔ１）は'Ｌ'となる。このように、反転型比較増幅器２０−１でＶｉｎ０［Ｖ］とＶｒｅｆ［Ｖ］は比較され、反転増幅されて反転型比較増幅器２０−１の出力（Ｖｏｕｔ１）から比較結果が出力される。以上が、図１に示すチョッパ型コンパレータ１００の基本的な動作である。
【００２７】
次に、上述のサンプリング動作時と比較動作時のＩｉｎｖ１の差について考える。図４は本発明の実施例１のチョッパ型コンパレータ２００の回路構成例を示す図である。同図中、図１、図２と同一部品については、同一符号を付し、その説明は省略する。図１と異なる部分は、反転型比較増幅器２０−１の内部構成を記載した点と、Ｖｒｅｆ＝２［Ｖ］、Ｖｉｎ０＝３［Ｖ］という条件を設定した点である。尚、この条件は説明の都合上、仮に設定したものであり、本実施例は、この条件に限定されるものではない。また、サンプリング時のＩｉｎｖ１をＩｉｎｖ１（Ｓ）、比較時のＩｉｎｖ１をＩｉｎｖ１（Ｃ）とする。図４において、反転型比較増幅器２０−１の閾値電圧Ｖｔｈは、ＰＭＯＳ・ＦＥＴ２３のＯＮ抵抗とＮＭＯＳ・ＦＥＴ２４のＯＮ抵抗とで決まる。ここで、ＰＭＯＳ・ＦＥＴ２３のＯＮ抵抗をＰ［オーム］とし、ＮＭＯＳ・ＦＥＴ２４のＯＮ抵抗をＮ［オーム］とすると、Ｖｔｈ＝（（Ｖｄｄ−Ｖｓｓ）×Ｎ）／（Ｐ＋Ｎ）＋Ｖｓｓと表せる。
【００２８】
以上の条件下において、サンプリング動作時には、図４に示す反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）の電圧と出力端子（Ｖｏｕｔ１）の電圧は閾値電圧Ｖｔｈとなり、この時にはＩｉｎｖ１（Ｓ）の電流が流れる。図５は図４のチョッパ型コンパレータ２００を構成する反転型比較増幅器２０−１の入出力特性の例を示す図である。図５に示すようにサンプリング動作時の電流が最大電流となり、Ｉｉｎｖ１（Ｓ）＝Ｉｉｎｖ１（ＭＡＸ）である。
【００２９】
次に、比較動作時は、図４に示すチョッパ型コンパレータ２００中の反転型比較増幅器２０−１の入力端子（Ｖｉｎ１）の電圧は、Ｖｉｎ１＝（（Ｖｒｅｆ−Ｖｉｎ０）＋Ｖｔｈ）＝（２−３）＋Ｖｔｈ＝（Ｖｔｈ−１）［Ｖ］となる。これは、Ｖｉｎ１<Ｖｔｈであるから、反転型比較増幅器２０−１の出力端子（Ｖｏｕｔ１）は'Ｈ'となる。ここで、図５に示すように、Ｖｉｎ１＝（Ｖｔｈ−１）［Ｖ］の位置がＶｉｎ１＝Ｖｔｈの位置から十分に離れていると仮定すれば、比較動作時の電流は、Ｉｉｎｖ１（Ｃ）＝０である。このように、サンプリング動作時の電流Ｉｉｎｖ１（Ｓ）と比較動作時の電流Ｉｉｎｖ１（Ｃ）は大きく異なる。
【００３０】
次に、抵抗値設定部３０の影響について考える。抵抗値設定部３０中の抵抗Ｒ１、Ｒ２が特別な抵抗値に設定されてない場合について考える。この場合は、抵抗Ｒ１、Ｒ２はゼロであることが理想であるが、実際には配線等により生じる抵抗が存在するため、固有の抵抗値を持つ。例えば、抵抗Ｒ１＝ｒ１［オーム］、抵抗Ｒ２＝ｒ２［オーム］であると仮定する。比較動作時の反転型比較増幅器２０−１の正側電源供給部２１の電圧変動をΔＶｄｄ（Ｃ）、負側電源供給部２２の電圧変動をΔＶｓｓ（Ｃ）とすれば、ΔＶｄｄ（Ｃ）＝Ｉｉｎｖ１（Ｃ）×ｒ１、ΔＶｓｓ（Ｃ）＝Ｉｉｎｖ１（Ｃ）×ｒ２の電圧降下が生じるはずであるが、図４の条件下ではＩｉｎｖ１（Ｃ）＝０であるから、抵抗Ｒ１、Ｒ２による電圧降下はなく、ΔＶｄｄ（Ｃ）＝ΔＶｓｓ（Ｃ）＝０である。つまり、抵抗Ｒ１、Ｒ２の値によらず、図４の反転型比較増幅器２０−１の正側電源供給部２１はＶｄｄ［Ｖ］、負側電源供給部２２はＶｓｓ［Ｖ］となる。ここで、比較動作時の閾値電圧をＶｔｈ（Ｃ）とし、α＝Ｎ／（Ｐ＋Ｎ）とおけば、Ｖｔｈ（Ｃ）＝（（Ｖｄｄ−Ｖｓｓ）×Ｎ）／（Ｐ＋Ｎ）＋Ｖｓｓ＝（Ｖｄｄ−Ｖｓｓ）×α＋Ｖｓｓ［Ｖ］・・・式（１）となる。
【００３１】
一方、サンプリング動作時は、Ｉｉｎｖ１（Ｓ）＝Ｉｉｎｖ１（ＭＡＸ）であるから、サンプリング動作時の反転型比較増幅器２０−１の正側電源供給部２１の電圧変動をΔＶｄｄ（Ｓ）、負側電源供給部２２の電圧変動をΔＶｓｓ（Ｓ）とすれば、抵抗Ｒ１、Ｒ２でそれぞれΔＶｄｄ（Ｓ）＝Ｉｉｎｖ１（ＭＡＸ）×ｒ１、ΔＶｓｓ（Ｓ）＝Ｉｉｎｖ１（ＭＡＸ）×ｒ２の電圧降下が生じ、図４の反転型比較増幅器２０−１の正側電源供給部２１の電圧は（Ｖｄｄ−ΔＶｄｄ（Ｓ））［Ｖ］、負側電源供給部２２の電圧は（Ｖｓｓ＋ΔＶｓｓ（Ｓ））［Ｖ］となる。ここで、サンプリング動作時の閾値電圧をＶｔｈ（Ｓ）とすれば、Ｖｔｈ（Ｓ）＝（（Ｖｄｄ−ΔＶｄｄ（Ｓ））−（Ｖｓｓ＋ΔＶｓｓ（Ｓ）））×Ｎ／（Ｐ＋Ｎ）＋Ｖｓｓ＋ΔＶｓｓ（Ｓ）＝（（Ｖｄｄ−ΔＶｄｄ（Ｓ））−（Ｖｓｓ＋ΔＶｓｓ（Ｓ）））×α＋Ｖｓｓ＋ΔＶｓｓ（Ｓ）＝（Ｖｄｄ−ΔＶｄｄ（Ｓ））×α＋（Ｖｓｓ＋ΔＶｓｓ（Ｓ））×（１−α）［Ｖ］・・・式（２）となる。式（１）と式（２）とを比較すると、ΔＶｄｄ（Ｓ）及びΔＶｓｓ（Ｓ）の影響でＶｔｈ（Ｃ）≠Ｖｔｈ（Ｓ）となり、比較動作中とサンプリング動作中の閾値電圧は同じにはならないことがわかる。この結果として、反転型比較増幅器２０−１による比較動作に誤差が生じることになる。このことは、精度の良い比較動作を行う上で問題となる。
【００３２】
ここで、サンプリング動作中の閾値電圧Ｖｔｈ（Ｓ）と比較動作中の閾値電圧Ｖｔｈ（Ｃ）との差をΔＶｔｈとすると、式（１）、（２）より、ΔＶｔｈ＝Ｖｔｈ（Ｓ）−Ｖｔｈ（Ｃ）＝（（Ｖｄｄ−ΔＶｄｄ（Ｓ））×α＋（Ｖｓｓ＋ΔＶｓｓ（Ｓ））×（１−α））−（（Ｖｄｄ−Ｖｓｓ）×α＋Ｖｓｓ）＝（−α×ΔＶｄｄ（Ｓ））＋（１−α）×ΔＶｓｓ（Ｓ）・・・式（３）となる。さらに、ΔＶｄｄ（Ｓ）に起因する閾値変動をΔＶｔｈ（Ｖｄｄ）、ΔＶｓｓ（Ｓ）に起因する閾値変動をΔＶｔｈ（Ｖｓｓ）とすると、式（３）より、ΔＶｔｈ（Ｖｄｄ）＝（−α×ΔＶｄｄ（Ｓ））・・・式（４）、ΔＶｔｈ（Ｖｓｓ）＝（１−α）×ΔＶｓｓ（Ｓ）・・・式（５）となる。さらに変形すると、ΔＶｔｈ（Ｖｄｄ）／ΔＶｄｄ（Ｓ）＝−α・・・式（６）、ΔＶｔｈ（Ｖｓｓ）／ΔＶｓｓ（Ｓ）＝（１−α）・・・式（７）となる。また、当然に、ΔＶｔｈ＝ΔＶｔｈ（Ｖｄｄ）＋ΔＶｔｈ（Ｖｓｓ）・・・式（８）である。ここで、αは反転型比較増幅器２０−１を構成するＰＭＯＳ・ＦＥＴ２３のＯＮ抵抗とＮＭＯＳ・ＦＥＴ２４のＯＮ抵抗とで決まる固有の値であるから、Ｖｔｈ（Ｖｄｄ）／ΔＶｄｄ（Ｓ）、Ｖｔｈ（Ｖｓｓ）／ΔＶｓｓ（Ｓ）は一定の値になる。この様子を、図６（ａ）、（ｂ）に示す。図６は、電源電圧Ｖｄｄ及びＶｓｓと閾値電圧Ｖｔｈが比例関係にあることを示す図である。
【００３３】
ここで、ΔＶｄｄ（Ｓ）とＩｉｎｖ１（Ｓ）の関係を記述すると、ΔＶｄｄ（Ｓ）＝（Ｉｉｎｖ１（Ｓ）×ｒ１）・・・式（９）となる。また、ΔＶｓｓ（Ｓ）とＩｉｎｖ１（Ｓ）の関係を記述すると、ΔＶｓｓ＝（Ｉｉｎｖ１（Ｓ）×ｒ２）・・・式（１０）となる。式（４）より、ΔＶｔｈ（Ｖｄｄ）＝（−α×ΔＶｄｄ（Ｓ））＝−α×（Ｉｉｎｖ１（Ｓ）×ｒ１）・・・式（１１）となる。また、式（５）より、ΔＶｔｈ（Ｖｓｓ）＝（１−α）×ΔＶｄｄ（Ｓ）＝（１−α）×Ｉｉｎｖ１（Ｓ）×ｒ２・・・式（１２）となる。尚、前述のように、αは一定値であり、ｒ１、ｒ２も一定値である。また、ＦＥＴの電圧と電流の関係は、よく知られているように２次曲線で表されるため、式（１１）及び（１２）は、図７（ａ）、（ｂ）のような特性となる。図７は、電源電圧Ｖｄｄと閾値電圧の変化ΔＶｔｈ（Ｖｄｄ）との関係、電源電圧Ｖｓｓと閾値電圧の変化ΔＶｔｈ（Ｖｓｓ）との関係を示す図である。
【００３４】
このように、抵抗値設定部３０中の抵抗Ｒ１、Ｒ２の抵抗値ｒ１、ｒ２が特別な値に設定されてない場合は、図７（ａ）、（ｂ）に示すように、必ずしもΔＶｔｈ（Ｖｄｄ）−ΔＶｔｈ（Ｖｓｓ）＝０とはならない。
【００３５】
ここで、ΔＶｔｈ（Ｖｄｄ）とΔＶｔｈ（Ｖｓｓ）の差をΔＶｔｈとすれば、ΔＶｔｈ＝ΔＶｔｈ（Ｖｄｄ）−ΔＶｔｈ（Ｖｓｓ）＝（−α×Ｉｉｎｖ１（Ｓ）×ｒ１）＋（（１−α）×Ｉｉｎｖ１（Ｓ）×ｒ２）・・・式（１３）となる。更に変形して整理し、式（１３）＝０になる条件を求めると、ｒ１／ｒ２＝（１−α）／α・・・式（１４）となる。すなわち、式（１４）を満たすように、ｒ１及び／又はｒ２を予め設定してやれば、消費電流変化（Ｉｉｎｖ１（Ｓ）−Ｉｉｎｖ１（Ｃ））にともなう電源電圧の変動に起因して発生する閾値電圧の変動を低減させることがでる。この結果、比較判定誤差を低減し、比較判定精度を向上させることができる。尚、α、Ｉｉｎｖ１（Ｓ）、Ｉｉｎｖ１（Ｃ）は、反転型比較増幅器２０−１を構成するＰＭＯＳ・ＦＥＴ２３、ＮＭＯＳ・ＦＥＴ２４などの特性で決まる回路に固有の値であり、事前に知ることができる。
【００３６】
また、実施例１では、比較動作中の電流Ｉｉｎｖ１（Ｃ）＝０としたが、Ｉｉｎｖ１（Ｃ）≠０の場合には、式（１３）は、ΔＶｔｈ＝ΔＶｔｈ（Ｖｄｄ）−ΔＶｔｈ（Ｖｓｓ）＝（−α×（Ｉｉｎｖ１（Ｓ）−Ｉｉｎｖ１（Ｃ））×ｒ１）＋（（１−α）×（Ｉｉｎｖ１（Ｓ）−Ｉｉｎｖ１（Ｃ））×ｒ２）＝０・・・式（１５）となる。更に変形して整理し、式（１５）＝０になる条件を求めると、式（１３）の場合と同様に、ｒ１／ｒ２＝（１−α）／αとなる。すなわち、この場合にも、式（１４）を満たすように、ｒ１及び／又はｒ２を予め設定してやれば、消費電流変化（Ｉｉｎｖ１（Ｓ）−Ｉｉｎｖ１（Ｃ））にともなう電源電圧の変動に起因して発生する閾値電圧の変動を低減させることがでる。この結果、比較判定誤差を低減し、比較判定精度を向上させることができる。
【００３７】
尚、半導体集積回路内で使用されるチョッパ型コンパレータの場合には、抵抗値設定部３０中の抵抗Ｒ１、Ｒ２の抵抗値であるｒ１、ｒ２の値は、ポリシリコンなどを使用して抵抗を形成することで所定の値に設定することができる。また、ｒ１の抵抗値は、第１の電源供給ライン４０の配線により形成された抵抗の抵抗値を含めて所定の値に設定してもよく、ｒ２の抵抗値は、第２の電源供給ライン５０の配線により形成された抵抗の抵抗値を含めて所定の値に設定してもよい。尚、配線により形成される抵抗の抵抗値は配線の幅、配線の長さ、配線の厚さにより調整することができる。
【００３８】
また、ｒ１の抵抗値は、第１の電源供給ライン４０がボンディングワイヤーを含む場合には、ボンディングワイヤーにより形成された抵抗の抵抗値を含めて所定の値に設定してもよく、ｒ２の抵抗値は、第２の電源供給ライン５０がボンディングワイヤーを含む場合には、ボンディングワイヤーにより形成された抵抗の抵抗値を含めて所定の値に設定してもよい。
【００３９】
また、ｒ１の抵抗値は、第１の電源供給ライン４０が複数の配線層を接続するスルーホールを経由している場合には、スルーホールにより形成された抵抗の抵抗値を含めて所定の値に設定してもよく、ｒ２の抵抗値は、第２の電源供給ライン５０が複数の配線層を接続するスルーホールを経由している場合には、スルーホールにより形成された抵抗の抵抗値を含めて所定の値に設定してもよい。
【００４０】
プリント基板上で使用されるチョッパ型コンパレータの場合には、ｒ１、ｒ２の抵抗値は、チップ抵抗などを使用して設定することができる。また、ｒ１の抵抗値は、第１の電源供給ライン４０の配線により形成された抵抗の抵抗値を含めて所定の値に設定してもよく、ｒ２の抵抗値は、第２の電源供給ライン５０の配線により形成された抵抗の抵抗値を含めて所定の値に設定してもよい。尚、配線により形成される抵抗の抵抗値は配線の幅、配線の長さ、配線の厚さにより調整することができる。
【００４１】
また、ｒ１の抵抗値は、第１の電源供給ライン４０が複数の配線層を接続するスルーホールを経由している場合には、スルーホールにより形成された抵抗の抵抗値を含めて所定の値に設定してもよく、ｒ２の抵抗値は、第２の電源供給ライン５０が複数の配線層を接続するスルーホールを経由している場合には、スルーホールにより形成された抵抗の抵抗値を含めて所定の値に設定してもよい。
【００４２】
〈実施例2〉
図８は本発明の実施例２のチョッパ型コンパレータ３００の回路構成例を示す図である。同図中、図１と同一部品については、同一符号を付し、その説明は省略する。図１と異なる部分は、比較部３１０の構成である。比較部３１０は、電圧保持部２５、３５、短絡選択部ＳＷ４、ＳＷ５、反転型比較増幅器２０−２、２０−３が追加され、電圧保持部と反転型比較増幅器と短絡選択部が３段直列に接続された構成となっている。抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８は配線等によって生じる抵抗である。また、抵抗値設定部３０を構成する抵抗Ｒ１、Ｒ２は、反転型比較増幅器２０−１、２０−２、２０−３の共通インピーダンスとなる。
【００４３】
図８のチョッパ型コンパレータ３００中の比較部３１０において、反転型比較増幅器２０−１の出力（Ｖｏｕｔ１）が、電圧保持部２５を介して反転型比較増幅器２０−２の入力（Ｖｉｎ２）に接続され、反転型比較増幅器２０−２の出力（Ｖｏｕｔ２）が、電圧保持部３５を介して反転型比較増幅器２０−３の入力（Ｖｉｎ３）に接続されている。
【００４４】
サンプリング動作時には、比較部３１０の入力選択部１０中のＳＷ２、短絡選択部ＳＷ３、短絡選択部ＳＷ４、短絡選択部ＳＷ５がＯＮ、入力選択部１０中のＳＷ１がＯＦＦになるようにスイッチ制御部６０により制御される。比較動作時には、比較部３１０の入力選択部１０中のＳＷ２、短絡選択部ＳＷ３、短絡選択部ＳＷ４、短絡選択部ＳＷ５がＯＦＦ、入力選択部１０中のＳＷ１がＯＮになるようにスイッチ制御部６０により制御される。比較の原理については実施例１と同様である。
【００４５】
反転型比較増幅器と電圧保持部を３段直列に接続することによって、チョッパ型コンパレータ３００に入力される基準電圧Ｖｒｅｆ［Ｖ］と比較対象電圧Ｖｉｎ０［Ｖ］の差が、微少な場合であっても、反転型比較増幅器２０−３の出力（Ｖｏｕｔ３）には大きな電圧を出力することができる。例えば、Ｖｒｅｆ＝２．０００［Ｖ］、Ｖｉｎ０＝２．００５［Ｖ］、反転型比較増幅器２０−１、２０−２、２０−３の増幅率がいずれも１０倍であると仮定すると、Ｖｏｕｔ１＝（２．０００−２．００５）×１０×−１＝０．０５０［Ｖ］、Ｖｏｕｔ２＝Ｖｏｕｔ１×１０×−１＝０．０５０×１０×−１＝−０．５００［Ｖ］、Ｖｏｕｔ３＝Ｖｏｕｔ２×１０×−１＝−０．５００×１０×−１＝５．０００［Ｖ］となり、入力選択部１０のＶｒｅｆ＝２．０００［Ｖ］とＶｉｎ０＝２．００５［Ｖ］の差が０．００５［Ｖ］であっても、Ｖｏｕｔ３には５［Ｖ］の電圧が出力される。このように、微少な電圧を扱う場合には、図８のように反転型比較増幅器と電圧保持部を多段に直列に接続する構成にする必要がある。下記は、微少な電圧を扱う場合に関しての説明である。
【００４６】
サンプリング動作時と比較動作時の反転型比較増幅器２０−１、２０−２、２０−３に流れる電流の変化について考える。最初に反転型比較増幅器２０−１に流れる電流Ｉｉｎｖ１ついて考える。反転型比較増幅器２０−１では、微少な電圧と閾値電圧Ｖｔｈが比較される。例えば、上記例では、入力選択部１０のＶｒｅｆ＝２．０００［Ｖ］とＶｉｎ０＝２．００５［Ｖ］の差が０．００５［Ｖ］であり、この場合は、反転型比較増幅器２０−１の入力（Ｖｉｎ１）の電圧は、Ｖｉｎ１＝Ｖｔｈ−０．００５［Ｖ］となる。実施例１と同様に、サンプリング動作時の電流が最大電流になるが、図３の入出力特性からわかるように実施例１と異なり、比較動作時にも、大きな電流が流れる。Ｖｉｎ１の電圧がＶｔｈと極めて近い値（Ｖｉｎ１＝Ｖｔｈ−０．００５［Ｖ］）だからである。すなわち、サンプリング動作時の電流Ｉｉｎｖ１（Ｓ）と比較動作時のＩｉｎｖ１（Ｃ）は、Ｉｉｎｖ１（Ｓ）≒Ｉｉｎｖ１（Ｃ）、つまり、ΔＩｉｎｖ１＝Ｉｉｎｖ１（Ｓ）−Ｉｉｎｖ１（Ｃ）≒０となる。よって、ΔＩｉｎｖ１がＶｔｈの変動に与える影響な極めて小さい。従って、抵抗Ｒ３、Ｒ４の抵抗値については、無視してもかまわない。
【００４７】
次に反転型比較増幅器２０−２に流れる電流Ｉｉｎｖ２について考える。上記例では、反転型比較増幅器２０−１の増幅率は１０倍であるから、反転型比較増幅器２０−２の入力（Ｖｉｎ２）の電圧は、Ｖｉｎ２＝Ｖｔｈ＋０．０５［Ｖ］となる。Ｖｉｎ２の電圧がＶｔｈと極めて近い値（Ｖｔｈ＋０．０５［Ｖ］）であるため、図３の入出力特性からわかるように、Ｉｉｎｖ１と同様に、Ｉｉｎｖ２には、比較動作時にも、大きな電流が流れる。すなわち、サンプリング動作時の電流Ｉｉｎｖ２（Ｓ）と比較動作時のＩｉｎｖ２（Ｃ）は、Ｉｉｎｖ２（Ｓ）≒Ｉｉｎｖ２（Ｃ）、つまり、ΔＩｉｎｖ２＝Ｉｉｎｖ２（Ｓ）−Ｉｉｎｖ２（Ｃ）≒０となる。よって、ΔＩｉｎｖ２がＶｔｈの変動に与える影響は極めて小さい。従って、抵抗Ｒ５、Ｒ６の抵抗値については、無視してもかまわない。
【００４８】
次に反転型比較増幅器２０−３に流れる電流Ｉｉｎｖ３について考える。上記例では、反転型比較増幅器２０−２の増幅率は１０倍であるから、反転型比較増幅器２０−３の入力（Ｖｉｎ３）の電圧は、Ｖｉｎ３＝Ｖｔｈ−０．５［Ｖ］となる。Ｖｉｎ３の電圧はＶｉｎ１、Ｖｉｎ２の場合と比較して、Ｖｔｈから離れた値（Ｖｔｈ−０．５［Ｖ］）であるため、図３の入出力特性からわかるように、Ｉｉｎｖ３の場合は、Ｉｉｎｖ１、Ｉｉｎｖ２の場合と比較すると明らかに比較動作時の電流Ｉｉｎｖ３（Ｃ）とサンプリング動作時の電流Ｉｉｎｖ３（Ｓ）との電流の差が大きい。すなわち、Ｉｉｎｖ３（Ｓ）>Ｉｉｎｖ３（Ｃ）となる。つまり、ΔＩｉｎｖ３がＶｔｈの変動に与える影響は大きい。
【００４９】
ここで、ΔＩｉｎｖ３＝Ｉｉｎｖ３（Ｓ）−Ｉｉｎｖ３（Ｃ）がＶｔｈの変動に与える影響について考える。ΔＩｉｎｖ３は抵抗Ｒ１、Ｒ２、Ｒ７、Ｒ８を流れるときに電圧降下を生じるので、反転型比較増幅器２０−３の正側電源供給部６１と負側電源供給部６２とに供給される電圧はサンプリング動作時と比較動作時とで差が出る。しかし、反転型比較増幅器２０−３の入力（Ｖｉｎ３）に入力される電圧は、既に反転型比較増幅器２０−１と反転型比較増幅器２０−２で十分大きな値（１００倍）に増幅されているため、反転型比較増幅器２０−３のＶｔｈの変動が比較動作に与える影響は小さいと考えられる。従って、抵抗Ｒ７、Ｒ８の抵抗値については、無視してもかまわない。
【００５０】
ところで、ΔＩｉｎｖ３は共通インピーダンスである抵抗値設定部３０を構成する抵抗Ｒ１とＲ２にも流れ、電圧降下を生じるので、反転型比較増幅器２０−１、２０−２、２０−３の正側電源供給部２１、５１、６１と負側電源供給部２２、５２、６２とに供給される電圧はサンプリング動作時と比較動作時とで差が出る。ここで、反転型比較増幅器２０−１は、最も微少な電圧の比較動作を行うので、ΔＩｉｎｖ３が共通インピーダンスである抵抗値設定部３０を構成する抵抗Ｒ１とＲ２に流れ、電圧降下を生じると、反転型比較増幅器２０−１のＶｔｈが変動し、比較動作に大きな影響を与える。
【００５１】
以上の説明をまとめると、サンプリング動作時の電流と比較動作時の電流との差が最も大きいのは、反転型比較増幅器２０−３であり、そのときの電流の差はΔＩｉｎｖ３である。しかし、ΔＩｉｎｖ３が、サンプリング動作時と比較動作時の閾値電圧Ｖｔｈの変動に大きな影響を与えるのは、ΔＩｉｎｖ３が、共通インピーダンスである抵抗値設定部３０を構成する抵抗Ｒ１とＲ２に流れることで生じる電圧降下のみである。
【００５２】
すなわち、図８に示すチョッパ型コンパレータ３００は、３段の反転型比較増幅器で構成されているが、図１、図４に示す、１段の反転型比較増幅器で構成されたチョッパ型コンパレータ１００、２００の場合と全く同様に、サンプリング動作時と比較動作時に抵抗値設定部３０を構成する抵抗Ｒ１とＲ２に流れる電流の差のみが、閾値電圧Ｖｔｈの変動に大きな影響を与える。よって、図８の場合にも、実施例１で説明した方法と同様の方法で抵抗値設定部３０中の抵抗Ｒ１及び／又はＲ２の抵抗値ｒ１、ｒ２を設定してやれば良い。すなわち、式（１４）を満たすように、ｒ１及び／又はｒ２を予め設定してやれば、消費電流変化にともなう電源電圧の変動に起因して発生する閾値電圧の変動を低減させることがでる。この結果、比較判定誤差を低減し、比較判定精度を向上させることができる。
【００５３】
〈実施例３〉
図９は本発明のチョッパ型コンパレータ１００を備えたＡ／Ｄ変換器の回路構成例を示す図である。同図中、図１と同一部品については、同一符号を付し、その説明は省略する。図９は、６ビットのＡ／Ｄ変換器の例である。
【００５４】
図９に示すＡ／Ｄ変換器は、チョッパ型コンパレータ１００、スイッチ制御部６０、Ｄ／Ａ変換部５００、レジスタ部６００、変換制御部７００から構成されている。
【００５５】
レジスタ部６００は、変換制御部７００の指令により、ディジタルデータを設定し、Ｄ／Ａ変換部５００に出力する。Ｄ／Ａ変換部５００はレジスタ部６００から出力されるディジタルデータを対応するアナログ電圧に変換し、チョッパ型コンパレータ１００の基準電圧入力部（Ｖｒｅｆ）に出力する。また、変換制御部７００はスイッチ制御部６０に指令を出し、チョッパ型コンパレータ１００の動作を制御する。
【００５６】
図９に示すＡ／Ｄ変換器の動作について簡単に説明する。
【００５７】
チョッパ型コンパレータ１００の比較対象電圧入力部（Ｖｉｎ０）には、アナログ入力電圧Ａが入力されている。
【００５８】
変換制御部７００は、スイッチ制御部６０に指令を出し、チョッパ型コンパレータ１００を構成する比較部１１０の入力選択部１０中のＳＷ１をＯＦＦ、ＳＷ２をＯＮ、短絡選択部ＳＷ３をＯＮにし、サンプリング動作を行う。図１０はＡ／Ｄ変換を行う際の図９中のレジスタ部６００の真理値表の例を示す図である。レジスタ部６００は、図１０の真理値表に従い、Ｄ／Ａ変換部５００にデータを出力する。レジスタ部６００は、最初に図１０の１のデータ（ＬＨＨＨＨＨ）をＤ／Ａ変換部５００に出力する。Ｄ／Ａ変換部５００は入力されたデータを、対応するアナログ電圧に変換し、チョッパ型コンパレータ１００の基準電圧入力部（Ｖｒｅｆ）に出力する。変換制御部７００は、スイッチ制御部６０に指令を出し、チョッパ型コンパレータ１００を構成する比較部１１０の入力選択部１０中のＳＷ１をＯＮ、ＳＷ２をＯＦＦ、短絡選択部ＳＷ３をＯＦＦにし、アナログ入力電圧Ａと基準電圧入力部（Ｖｒｅｆ）の電圧との比較動作を行う。尚、サンプリング動作と比較動作の詳細は、実施例１及び実施例２に示したとおりである。比較結果はチョッパ型コンパレータ１００の出力Ｖｏｕｔ１からレジスタ部６００に出力される。このデータがＤ５となる。レジスタ部６００は、続いて、図１０の２のデータ（Ｄ５ＬＨＨＨＨ）をＤ／Ａ変換部５００に出力する。Ｄ／Ａ変換部５００は入力されたデータを、対応するアナログ電圧に変換し、チョッパ型コンパレータ１００の基準電圧入力部（Ｖｒｅｆ）に出力する。アナログ入力電圧Ａと基準電圧入力部（Ｖｒｅｆ）の電圧との比較動作が行われ、比較結果はチョッパ型コンパレータ１００の出力Ｖｏｕｔ１からレジスタ部６００に出力される。このデータがＤ４となる。同様に、レジスタ部６００は、図１０の真理値表に従い、図１０の３乃至７のデータをＤ／Ａ変換部５００に逐次出力する。Ｄ／Ａ変換部５００は入力されたデータを、対応するアナログ電圧に逐次変換し、チョッパ型コンパレータ１００の基準電圧入力部（Ｖｒｅｆ）に出力し、アナログ入力電圧Ａと基準電圧入力部（Ｖｒｅｆ）の電圧とが逐次比較される。比較結果はチョッパ型コンパレータ１００の出力Ｖｏｕｔ１からレジスタ部６００に逐次出力される。このデータがＤ３乃至Ｄ０となる。以上で、Ａ／Ｄ変換が終了し、Ｄ５乃至Ｄ０が、アナログ入力電圧Ａに対応するディジタルデータとなる。
【００５９】
このように、チョッパ型コンパレータ１００を使用してＡ／Ｄ変換器を構成することができるが、実施例１及び実施例２で説明したように、比較動作時とサンプリング動作時の電流値の差によって、チョッパ型コンパレータ１００の閾値電圧Ｖｔｈが変動すると、アナログ入力電圧とＶｒｅｆとの比較結果に誤りが生じ、誤った変換データがＡ／Ｄ変換器から出力されることになる。このことは、特に下位ビットの比較動作（例えば、Ｄ０を出力する場合の比較動作）を行う場合に問題となる。そこで、実施例１及び実施例２で示したように、抵抗値設定部３０中の抵抗Ｒ１、Ｒ２の抵抗値ｒ１、ｒ２を式（１４）を満たすような値に予め設定してやれば、消費電流変化にともなう電源電圧の変動に起因して発生する閾値電圧の変動を低減させることができ、下位ビットの比較動作を含めたチョッパ型コンパレータ１００の比較判定誤差を低減し、Ａ／Ｄ変換器の変換精度を向上させることができる。
【００６０】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００６１】
例えば、実施例１乃至３において、電圧保持部はコンデンサ１個で構成されているが、複数のコンデンサを直列や並列に接続した構成としても良いし、さらにそれらを組み合わせた構成としても良い。電圧を保持できれば、どのような構成であってもかまわない。
【００６２】
また、実施例１では比較型反転増幅器を１段使用するチョッパ型コンパレータの例を、実施例２では比較型反転増幅器を３段使用するチョッパ型コンパレータの例を示したが、比較型反転増幅器の段数を２段或はより多段に構成したチョッパ型コンパレータにも本発明を同様に適用できる。
【００６３】
また、実施例１乃至３において、理解を容易にするために、具体的な数値を示して説明している部分があるが、本発明は、実施例１乃至３に示した数値に限定せずに適用することができる。
【００６４】
また、実施例２では、消費電流変化にともなう電源電圧の変動に起因して発生する比較型反転増幅器の閾値電圧の変動に最も影響の大きい抵抗Ｒ１、Ｒ２の抵抗値のみを予め所定の値に設定することで、消費電流変化にともなう電源電圧の変動に起因して発生する閾値電圧の変動を低減させる例を示したが、より高い精度を求める場合に、抵抗Ｒ１、Ｒ２以外の抵抗についても、抵抗Ｒ１、Ｒ２と同様に実施例２で示した方法で閾値電圧の変動を低減させる抵抗値に予め設定しても良い。
【００６５】
また、実施例３では、チョッパ型コンパレータ１００を使用するＡ／Ｄ変換器の例を示したが、チョッパ型コンパレータ３００でも同様にＡ／Ｄ変換器が構成できる。また、比較型反転増幅器の段数をより多段に構成したチョッパ型コンパレータを使用してもかまわない。
【００６６】
また、実施例３では、６ビットのＡ／Ｄ変換器の例を示したが、本発明のチョッパ型コンパレータは６ビットのＡ／Ｄ変換器に限定せずに適用することができる。
【００６７】
また、実施例３では、レジスタ６００の真理値表の例を図１０に示したが、必ずしも図１０の真理値表に従わなくてもかまわない。
【００６８】
また、実施例３では、チョッパ型コンパレータをＡ／Ｄ変換器に使用する例を説明したが、基準電圧入力部と比較対象電圧入力部に入力される電圧を比較する用途であれば、Ａ／Ｄ変換器以外に使用してもかまわない。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１のチョッパ型コンパレータ１００の回路構成例を示す図である。
【図２】本発明の実施例１のチョッパ型コンパレータ１００を構成する反転型比較増幅器２０−１の内部回路構成例を示す図である。
【図３】本発明の実施例１のチョッパ型コンパレータ１００を構成する反転型比較増幅器２０−１の入出力特性の例を示す図である。
【図４】本発明の実施例１のチョッパ型コンパレータ２００の回路構成例を示す図である。
【図５】本発明の実施例１のチョッパ型コンパレータ２００を構成する反転型比較増幅器２０−１の入出力特性の例を示す図である。
【図６】電源電圧Ｖｄｄ及びＶｓｓと閾値電圧Ｖｔｈが比例関係にあることを示す図である。
【図７】電源電圧Ｖｄｄと閾値電圧の変化ΔＶｔｈ（Ｖｄｄ）との関係、電源電圧Ｖｓｓと閾値電圧の変化ΔＶｔｈ（Ｖｓｓ）との関係を示す図である。
【図８】本発明の実施例２のチョッパ型コンパレータ３００の回路構成例を示す図である。
【図９】本発明のチョッパ型コンパレータ１００を備えたＡ／Ｄ変換器の回路構成例を示す図である。
【図１０】Ａ／Ｄ変換を行う際の図９中のレジスタ部６００の真理値表の例を示す図である。
【符号の説明】
【００７０】
１０  入力選択部
１５  電圧保持部
２０−１  反転型比較増幅器
２０−２  反転型比較増幅器
２０−３  反転型比較増幅器
２１  正側電源供給部
２２  負側電源供給部
２３  ＰＭＯＳ・ＦＥＴ
２４  ＮＭＯＳ・ＦＥＴ
２５  電圧保持部
３０  抵抗値設定部
３５  電圧保持部
４０  第１の電源供給ライン
５０  第２の電源供給ライン
５１  正側電源供給部
５２  負側電源供給部
６０  スイッチ制御部
６１  正側電源供給部
６２  負側電源供給部
１００  チョッパ型コンパレータ
１１０  比較部
２００  チョッパ型コンパレータ
２１０  比較部
３００  チョッパ型コンパレータ
３１０  比較部
５００  Ｄ／Ａ変換部
６００  レジスタ部
７００  変換制御部
Ｒ１〜Ｒ８  抵抗
Ｃ１〜Ｃ３  コンデンサ
ＳＷ１、ＳＷ２  スイッチ
ＳＷ３〜ＳＷ５  短絡選択部
Ｖｄｄ  第１の電源
Ｖｓｓ  第２の電源
Ｖｒｅｆ  基準電圧入力部
Ｖｉｎ０  比較対象電圧入力部
Ｖｉｎ１〜Ｖｉｎ３  入力
Ｖｏｕｔ０〜Ｖｏｕｔ３  出力
Ｉｉｎｖ、Ｉｉｎｖ１〜Ｉｉｎｖ３  電流
Ｖｔｈ  閾値電圧
Ａ  アナログ電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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