(57)【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子から前記第２のスイッチ素子の方向に流れる逆電流の発生検出を行う逆流検出回路部と、
を備え、
前記逆流検出回路部は、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧を、｜ｋ｜＞１になるようにｋ倍して、該接続部の電圧に比例した比例電圧を生成すると共に、該比例電圧の傾きと符号が逆である所定の第１の基準電圧を生成し、前記比例電圧と該第１の基準電圧との電圧比較を行って前記出力端子から第２のスイッチ素子の方向に流れる逆電流の発生検出を行い、前記制御回路部は、前記逆流検出回路部が前記逆電流の発生を検出すると、前記第２のスイッチ素子を強制的にオフさせて遮断状態にすることを特徴とする同期整流型スイッチングレギュレータ。
【請求項２】
入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子から前記第２のスイッチ素子の方向に流れる逆電流の発生検出を行う逆流検出回路部と、
を備え、
前記逆流検出回路部は、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧を｜ｋ｜＞１になるようにｋ倍し該接続部の電圧に比例した比例電圧を生成すると共に、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧に所定の電圧を加算し時間に対して所定の傾きを持ち該傾きが前記比例電圧の傾きと符号が逆である第１の基準電圧を生成し、前記比例電圧と該第１の基準電圧との電圧比較を行って前記出力端子から第２のスイッチ素子の方向に流れる逆電流の発生検出を行い、前記制御回路部は、前記逆流検出回路部が前記逆電流の発生を検出すると、前記第２のスイッチ素子を強制的にオフさせて遮断状態にすることを特徴とする同期整流型スイッチングレギュレータ。
【請求項３】
前記逆流検出回路部は、
前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧に比例した比例電圧を生成して出力する比例電圧生成回路と、
前記第１の基準電圧を生成して出力する第１の基準電圧発生回路と、
前記比例電圧と該第１の基準電圧との電圧比較を行って前記逆電流の発生検出を行い、該検出結果を示す信号を前記制御回路部に出力する逆電流検出回路と、
を備え、
前記比例電圧生成回路は、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧と、所定の第２の基準電圧との差電圧に比例した前記比例電圧を生成して出力することを特徴とする請求項１又は２記載の同期整流型スイッチングレギュレータ。
【請求項４】
前記比例電圧生成回路は、
一端が前記第２のスイッチ素子と前記インダクタが接続される接続部に接続された第１の抵抗と、
制御電極に入力された信号に応じた電流を該第１の抵抗の他端に出力する第１のトランジスタと、
一方の入力端が前記第１の抵抗の他端に接続され、他方の入力端に前記第２の基準電圧が入力され、出力端が前記第１のトランジスタの制御電極に接続された演算増幅回路と、
前記第１のトランジスタに流れた電流が入力され、該入力電流に比例した電流を出力するカレントミラー回路と、
該カレントミラー回路の出力電流を電圧に変換して前記比例電圧を生成して出力する電流−電圧変換回路と、
を備えることを特徴とする請求項３記載の同期整流型スイッチングレギュレータ。
【請求項５】
前記比例電圧生成回路は、
一端が前記第２のスイッチ素子と前記インダクタが接続される接続部に接続された第１の抵抗と、
制御電極に入力された信号に応じた電流を該第１の抵抗の他端に出力する第１のトランジスタと、
一方の入力端が前記第１の抵抗の他端に接続され、他方の入力端に前記第２の基準電圧が入力され、出力端が前記第１のトランジスタの制御電極に接続された演算増幅回路と、
制御電極に該演算増幅回路の出力信号が入力され、前記第１のトランジスタに流れた電流に比例した電流を出力する第２のトランジスタと、
該第２のトランジスタの出力電流を電圧に変換して前記比例電圧を生成して出力する電流−電圧変換回路と、
を備えることを特徴とする請求項３記載の同期整流型スイッチングレギュレータ。
【請求項６】
前記比例電圧生成回路は、
一端が前記第２のスイッチ素子と前記インダクタが接続される接続部に接続された第１及び第２の各抵抗の直列回路と、
制御電極に入力された信号に応じた電流を該直列回路の他端に出力する第１のトランジスタと、
一方の入力端が前記第１の抵抗と第２の抵抗の接続部に接続され、他方の入力端に前記第２の基準電圧が入力され、出力端が前記第１のトランジスタの制御電極に接続された演算増幅回路と、
を備え、
前記第１のトランジスタと前記直列回路との接続部から前記比例電圧を出力することを特徴とする請求項３記載の同期整流型スイッチングレギュレータ。
【請求項７】
前記第２の基準電圧は、接地電圧であることを特徴とする請求項３、４、５又は６記載の同期整流型スイッチングレギュレータ。
【請求項８】
前記電流−電圧変換回路は、前記第１の抵抗と同一の製造工程で生成された第２の抵抗からなることを特徴とする請求項４又は５記載の同期整流型スイッチングレギュレータ。
【請求項９】
前記第１及び第２の各トランジスタは、同一導電型のトランジスタであることを特徴とする請求項５記載の同期整流型スイッチングレギュレータ。
【請求項１０】
前記第１及び第２の各抵抗は、同一の製造工程で形成されることを特徴とする請求項６記載の同期整流型スイッチングレギュレータ。
【請求項１１】
前記比例電圧生成回路は、前記第２のスイッチ素子がオンして導通状態にあるときは作動し、前記第２のスイッチ素子がオフして遮断状態にあるときは動作を停止することを特徴とする請求項３、４、５、６、７、８、９又は１０記載の同期整流型スイッチングレギュレータ。
【請求項１２】
前記比例電圧生成回路は、前記第２のスイッチ素子がオフして遮断状態にあるときは、前記第１の基準電圧よりも大きい電圧を生成して出力することを特徴とする請求項３、４、５、６、７、８、９又は１０記載の同期整流型スイッチングレギュレータ。
【請求項１３】
前記第１及び第２の各スイッチ素子、制御回路部及び逆流検出回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１又は１２記載の同期整流型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に安定化された電圧を供給する同期整流型スイッチングレギュレータに関し、特に軽負荷時の高効率化を実現することができる同期整流型スイッチングレギュレータに関する。
【背景技術】
【０００２】
図１３は、従来の同期整流型スイッチングレギュレータの回路例を示した図である。
図１３のスイッチングレギュレータ１００は、降圧型の同期整流型スイッチングレギュレータであり、軽負荷時には出力端子ＯＵＴから同期整流用トランジスタＳ１０２を介して接地電圧ＧＮＤに電流が逆流する。このような逆電流による効率の低下を防止するために、図１３のスイッチングレギュレータ１００では、コンパレータ１０７を用いて、スイッチングトランジスタＳ１０１と同期整流用トランジスタＳ１０２との接続部Ｌｘの電圧ＶＬｘが、接地電圧ＧＮＤ以上に上昇するタイミングを検出して、同期整流用トランジスタＳ１０２をオフさせて逆電流の発生を防止していた。
【０００３】
しかし、図１３のスイッチングレギュレータ１００では、逆電流が発生してから同期整流用トランジスタＳ１０２をオフさせるまでに、コンパレータ１０７において遅延時間が発生するため、出力端子ＯＵＴからインダクタＬ１０１を介して逆電流が流れ、効率が低下していた。
そこで、スイッチングトランジスタＳ１０１と同期整流用トランジスタＳ１０２との接続部Ｌｘの電圧ＶＬｘを、接地電圧ＧＮＤよりも所定の電圧だけ低い電圧と比較して、逆電流が発生する前に検出回路が検出信号を出力して同期整流用トランジスタＳ１０２をオフさせるようにして、逆電流の発生を防止することができた（例えば、特許文献１参照。）。
【特許文献１】特開２００６−３３３６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、接続部Ｌｘの電圧ＶＬｘを、接地電圧ＧＮＤよりも所定の電圧だけ低い電圧と比較することで逆電流を検出しており、接続部Ｌｘの電圧ＶＬｘは時間に対する変化の傾きが非常に小さい。このため、コンパレータ１０７の出力信号が反転するために必要な電圧差が発生するまでに時間がかかるため、微小な入力電圧の電圧差を検出して出力信号を反転させるにはコンパレータ１０７の消費電流を大きくする必要があり、軽負荷時の効率を低下させるという問題があった。
【０００５】
本発明は、このような問題を解決するためになされたものであり、逆流検出回路の遅延時間を短縮することができると共に、消費電流を大幅に削減することができ、効率を改善することができる同期整流型スイッチングレギュレータを得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子から前記第２のスイッチ素子の方向に流れる逆電流の発生検出を行う逆流検出回路部と、
を備え、
前記逆流検出回路部は、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧を、｜ｋ｜＞１になるようにｋ倍して、該接続部の電圧に比例した比例電圧を生成すると共に、該比例電圧の傾きと符号が逆である所定の第１の基準電圧を生成し、前記比例電圧と該第１の基準電圧との電圧比較を行って前記出力端子から第２のスイッチ素子の方向に流れる逆電流の発生検出を行い、前記制御回路部は、前記逆流検出回路部が前記逆電流の発生を検出すると、前記第２のスイッチ素子を強制的にオフさせて遮断状態にするものである。
【０００９】
また、この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチ素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行うと共に、前記第２のスイッチ素子に対して前記第１のスイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子から前記第２のスイッチ素子の方向に流れる逆電流の発生検出を行う逆流検出回路部と、
を備え、
前記逆流検出回路部は、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧を｜ｋ｜＞１になるようにｋ倍し該接続部の電圧に比例した比例電圧を生成すると共に、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧に所定の電圧を加算し時間に対して所定の傾きを持ち該傾きが前記比例電圧の傾きと符号が逆である第１の基準電圧を生成し、前記比例電圧と該第１の基準電圧との電圧比較を行って前記出力端子から第２のスイッチ素子の方向に流れる逆電流の発生検出を行い、前記制御回路部は、前記逆流検出回路部が前記逆電流の発生を検出すると、前記第２のスイッチ素子を強制的にオフさせて遮断状態にするものである。
【００１１】
具体的には、前記逆流検出回路部は、
前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧に比例した比例電圧を生成して出力する比例電圧生成回路と、
前記第１の基準電圧を生成して出力する第１の基準電圧発生回路と、
前記比例電圧と該第１の基準電圧との電圧比較を行って前記逆電流の発生検出を行い、該検出結果を示す信号を前記制御回路部に出力する逆電流検出回路と、
を備え、
前記比例電圧生成回路は、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧と、所定の第２の基準電圧との差電圧に比例した前記比例電圧を生成して出力するようにした。
【００１２】
この場合、前記比例電圧生成回路は、
一端が前記第２のスイッチ素子と前記インダクタが接続される接続部に接続された第１の抵抗と、
制御電極に入力された信号に応じた電流を該第１の抵抗の他端に出力する第１のトランジスタと、
一方の入力端が前記第１の抵抗の他端に接続され、他方の入力端に前記第２の基準電圧が入力され、出力端が前記第１のトランジスタの制御電極に接続された演算増幅回路と、
前記第１のトランジスタに流れた電流が入力され、該入力電流に比例した電流を出力するカレントミラー回路と、
該カレントミラー回路の出力電流を電圧に変換して前記比例電圧を生成して出力する電流−電圧変換回路と、
を備えるようにした。
【００１３】
また、前記比例電圧生成回路は、
一端が前記第２のスイッチ素子と前記インダクタが接続される接続部に接続された第１の抵抗と、
制御電極に入力された信号に応じた電流を該第１の抵抗の他端に出力する第１のトランジスタと、
一方の入力端が前記第１の抵抗の他端に接続され、他方の入力端に前記第２の基準電圧が入力され、出力端が前記第１のトランジスタの制御電極に接続された演算増幅回路と、
制御電極に該演算増幅回路の出力信号が入力され、前記第１のトランジスタに流れた電流に比例した電流を出力する第２のトランジスタと、
該第２のトランジスタの出力電流を電圧に変換して前記比例電圧を生成して出力する電流−電圧変換回路と、
を備えるようにしてもよい。
【００１４】
また、前記比例電圧生成回路は、
一端が前記第２のスイッチ素子と前記インダクタが接続される接続部に接続された第１及び第２の各抵抗の直列回路と、
制御電極に入力された信号に応じた電流を該直列回路の他端に出力する第１のトランジスタと、
一方の入力端が前記第１の抵抗と第２の抵抗の接続部に接続され、他方の入力端に前記第２の基準電圧が入力され、出力端が前記第１のトランジスタの制御電極に接続された演算増幅回路と、
を備え、
前記第１のトランジスタと前記直列回路との接続部から前記比例電圧を出力するようにしてもよい。
【００１６】
また、前記第２の基準電圧は、接地電圧であるようにしてもよい。
【００１７】
具体的には、前記電流−電圧変換回路は、前記第１の抵抗と同一の製造工程で生成された第２の抵抗からなるようにした。
【００１８】
また、前記第１及び第２の各トランジスタは、同一導電型のトランジスタであるようにした。
【００１９】
また、前記第１及び第２の各抵抗は、同一の製造工程で形成されるようにした。
【００２０】
また、前記比例電圧生成回路は、前記第２のスイッチ素子がオンして導通状態にあるときは作動し、前記第２のスイッチ素子がオフして遮断状態にあるときは動作を停止するようにしてもよい。
【００２１】
この場合、前記比例電圧生成回路は、前記第２のスイッチ素子がオフして遮断状態にあるときは、前記第１の基準電圧よりも大きい電圧を生成して出力する用にした。
【００２２】
また、前記第１及び第２の各スイッチ素子、制御回路部及び逆流検出回路部は、１つのＩＣに集積されるようにしてもよい。
【発明の効果】
【００２３】
本発明の同期整流型スイッチングレギュレータによれば、出力端子からの第２のスイッチ素子に向かって流れる逆電流の発生検出を行うために、前記第２のスイッチ素子と前記インダクタが接続される接続部の電圧に比例した比例電圧を生成し、該比例電圧から、前記出力端子から第２のスイッチ素子の方向に流れる逆電流の発生検出を行い、前記制御回路部は、前記逆流検出回路部が前記逆電流の発生を検出すると、前記第２のスイッチ素子を強制的にオフさせて遮断状態にするようにした。このように、第２のスイッチ素子とインダクタとの接続部の電圧に比例した比例電圧から前記逆電流の発生検出を行うようにしたことから、逆流検出回路部の遅延時間を短縮することができると共に、消費電流を大幅に削減することができ、効率を改善することができる。
【発明を実施するための最良の形態】
【００２４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する降圧型スイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＳ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＳ２とを備えている。
【００２５】
更に、スイッチングレギュレータ１は、第１基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、スイッチングトランジスタＳ１と同期整流用トランジスタＳ２の動作制御を行う制御回路６と、逆流検出回路７とを備えている。逆流検出回路７は、比例電圧生成回路１１と、第２基準電圧発生回路１２と、コンパレータ１３とで構成されている。
【００２６】
なお、スイッチングトランジスタＳ１は第１のスイッチ素子を、同期整流用トランジスタＳ２は第２のスイッチ素子を、基準電圧発生回路２、抵抗Ｒ１，Ｒ２、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５及び制御回路６は制御回路部を、逆流検出回路７は逆流検出回路部をそれぞれなす。また、第２基準電圧発生回路１２は第１の基準電圧発生回路を、コンパレータ１３は逆電流検出回路をそれぞれなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＳ１及び／又は同期整流用トランジスタＳ２、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００２７】
第１基準電圧発生回路２は、所定の第１基準電圧Ｖｒｅｆ１を生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する。また、誤差増幅回路３は、入力された分圧電圧Ｖｆｂと第１基準電圧Ｖｒｅｆ１との電圧差を増幅して出力信号ＥＡｏを生成し出力する。発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷの電圧比較を行ってＰＷＭ制御を行うためのＰＷＭパルス信号Ｓｐｗｍを生成して出力する。
【００２８】
制御回路６は、入力されたＰＷＭパルス信号Ｓｐｗｍに応じてスイッチングトランジスタＳ１及び同期整流用トランジスタＳ２のいずれか一方を排他的にオンさせて導通状態にするように、スイッチングトランジスタＳ１及び同期整流用トランジスタＳ２の動作制御を行う。逆流検出回路７は、出力端子ＯＵＴから同期整流用トランジスタＳ２に向かって流れる逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると所定の信号Ｖｄｅｔを制御回路６に出力し、制御回路６は、同期整流用トランジスタＭ２をオフさせて遮断状態にして、逆電流の発生を防止する。
【００２９】
入力端子ＩＮと接地電圧ＧＮＤとの間にはスイッチングトランジスタＳ１と同期整流用トランジスタＳ２が直列に接続され、スイッチングトランジスタＳ１と同期整流用トランジスタＳ２との接続部をＬｘとする。接続部Ｌｘと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間には、抵抗Ｒ１及びＲ２が直列に接続されると共にコンデンサＣ１が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧Ｖｆｂが出力される。また、誤差増幅回路３において、非反転入力端には分圧電圧Ｖｆｂが、反転入力端には第１基準電圧Ｖｒｅｆ１がそれぞれ入力され、出力端は、ＰＷＭコンパレータ５の非反転入力端に接続されている。
【００３０】
ＰＷＭコンパレータ５の反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたＰＷＭパルス信号Ｓｐｗｍは、制御回路６に入力される。制御回路６は、スイッチングトランジスタＳ１及び同期整流用トランジスタＳ２の各ゲートにそれぞれ制御信号を出力して、スイッチングトランジスタＳ１及び同期整流用トランジスタＳ２の動作制御を行う。比例電圧生成回路１１には、接続部Ｌｘの電圧ＶＬｘが入力されており、電圧ＶＬｘに比例した比例電圧Ｖｓ１を生成して出力する。第２基準電圧発生回路１２は、所定の第２基準電圧Ｖｒｅｆ２を生成して出力し、コンパレータ１３において、非反転入力端には比例電圧Ｖｓ１が、反転入力端には第２基準電圧Ｖｒｅｆ２がそれぞれ入力され、コンパレータ１３は、比例電圧Ｖｓ１と第２基準電圧Ｖｒｅｆ２との電圧比較結果を示す比較信号Ｖｄｅｔを生成して制御回路６に出力する。
【００３１】
このような構成において、比例電圧Ｖｓ１が第２基準電圧Ｖｒｅｆ２未満であり、接続部Ｌｘから接地電圧ＧＮＤに電流が流れる逆電流が発生する兆候がない場合は、コンパレータ１３からローレベルの信号Ｖｄｅｔが出力される。このような状態において、出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのＰＷＭパルス信号Ｓｐｗｍのパルス幅が変化する。この結果、スイッチングトランジスタＳ１がオンする時間が短くなり、それに応じて同期整流用トランジスタＳ２がオンする時間が長くなって、出力電圧Ｖｏｕｔが低下するように制御される。
【００３２】
また、出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのＰＷＭパルス信号Ｓｐｗｍのパルス幅が変化する。この結果、スイッチングトランジスタＳ１がオンする時間が長くなり、それに応じて同期整流用トランジスタＳ２がオンする時間が短くなって、出力電圧Ｖｏｕｔが上昇するように制御される。スイッチングレギュレータ１は、このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
次に、比例電圧Ｖｓ１が第２基準電圧Ｖｒｅｆ２以上になり、逆電流が発生する兆候又は逆電流の発生を検出した場合は、コンパレータ１３からハイレベルの信号Ｖｄｅｔが出力され、制御回路６は、入力されたＰＷＭパルス信号Ｓｐｗｍに関係なく、同期整流用トランジスタＳ２をオフさせて遮断状態にする。
【００３３】
ここで、図２は、図１の比例電圧生成回路１１の回路例を示した図であり、図２を用いて比例電圧生成回路１１の動作についてもう少し詳細に説明する。
図２において、比例電圧生成回路１１は、演算増幅回路１７、ＮＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ２，Ｍ３及び抵抗Ｒ３，Ｒ４で構成されている。なお、ＮＭＯＳトランジスタＭ１は第１のトランジスタを、抵抗Ｒ３は第１の抵抗を、抵抗Ｒ４は第２の抵抗をそれぞれなす。
ＰＭＯＳトランジスタＭ２及びＭ３は、カレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ２及びＭ３において、各ソースは入力電圧Ｖｉｎにそれぞれ接続され、各ゲートは接続されてＰＭＯＳトランジスタＭ２のドレインに接続されている。
【００３４】
ＰＭＯＳトランジスタＭ２のドレインと電圧ＶＬｘとの間にはＮＭＯＳトランジスタＭ１及び抵抗Ｒ３が直列に接続され、ＮＭＯＳトランジスタＭ１と抵抗Ｒ３との接続部は演算増幅回路１７の反転入力端に接続されている。演算増幅回路１７の非反転入力端は接地電圧ＧＮＤに接続され、演算増幅回路１７の出力端はＮＭＯＳトランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ３のドレインと接地電圧ＧＮＤとの間には抵抗Ｒ４が接続され、ＰＭＯＳトランジスタＭ３と抵抗Ｒ４との接続部から比例電圧Ｖｓ１が出力される。
【００３５】
ＮＭＯＳトランジスタＭ１と抵抗Ｒ３との接続部の電圧をＶａとすると、抵抗Ｒ３の両端電圧は（Ｖａ−ＶＬｘ）になり、ＰＭＯＳトランジスタＭ２からＮＭＯＳトランジスタＭ１及び抵抗Ｒ３に流れる電流ｉ１は、抵抗Ｒ３の抵抗値をｒ３とすると下記（１）式のようになる。
ｉ１＝（Ｖａ−ＶＬｘ）／ｒ３………………（１）
【００３６】
ＰＭＯＳトランジスタＭ２及びＭ３のトランスコンダクタンスをそれぞれｇｍ２及びｇｍ３とすると、ＰＭＯＳトランジスタＭ３から出力される電流ｉ２は、下記（２）式のようになる。
ｉ２＝ｉ１×ｇｍ３／ｇｍ２＝（ｇｍ３／ｇｍ２）×（Ｖａ−ＶＬｘ）／ｒ３………………（２）
なお、ＭＯＳトランジスタの移動度をμ、ゲート酸化膜容量をＣｏｘ、ゲート幅をＷ、ゲート長をＬ、及びしきい値電圧をＶｔｈとすると、トランスコンダクタンスｇｍは、ｇｍ＝μ×Ｃｏｘ×Ｗ／Ｌ×（Ｖｇｓ−Ｖｔｈ）で表される。
したがって、抵抗Ｒ４の抵抗値をｒ４とすると、比例電圧Ｖｓ１は、下記（３）式のようになる。
Ｖｓ１＝ｉ３×ｒ４＝（Ｖａ−ＶＬｘ）×（ｇｍ３／ｇｍ２）×（ｒ４／ｒ３）………………（３）
【００３７】
演算増幅回路１７により、電圧Ｖａが接地電圧ＧＮＤになるようにＮＭＯＳトランジスタＭ１の動作が制御されることから、Ｖａ＝０であり、
ｋ＝（ｇｍ３／ｇｍ２）×（ｒ４／ｒ３）
とすると、前記（３）式は、下記（４）式のようになり、比例電圧生成回路１１は、電圧ＶＬｘを−ｋ倍した比例電圧Ｖｓ１を出力することが分かる。なお、｜ｋ｜＞１である。
Ｖｓ１＝ｋ×（−ＶＬｘ）＝−ｋ×ＶＬｘ………………（４）
【００３８】
次に、図３は、電圧ＶＬｘ、比例電圧Ｖｓ１及び第２基準電圧Ｖｒｅｆ２との関係例を示した図である。
図３において、時刻ｔ１でスイッチングトランジスタＳ１がオフすると共に同期整流用トランジスタＳ２がオンすると、電圧ＶＬｘは接地電圧ＧＮＤよりも小さくなり、接地電圧ＧＮＤから電圧ＶＬｘに向かって電流が流れる。同期整流用トランジスタＳ２がオンしてインダクタＬ１に充電されたエネルギーが放電されると、電圧ＶＬｘは上昇する。図３で示すように、比例電圧生成回路１１からの比例電圧Ｖｓ１は、接地電圧ＧＮＤを軸として電圧ＶＬｘと線対象にある破線を更にｋ倍した実線のようになる。
【００３９】
ここで、時刻ｔ２で逆流を検出しようとした場合、時刻ｔ２で比例電圧Ｖｓ１と第２基準電圧Ｖｒｅｆ２との大小関係が逆転するように第２基準電圧Ｖｒｅｆ２を設定する。電圧ＶＬｘの傾きｍ１は、同期整流用トランジスタＳ２のオン抵抗をＲｏｎとし、インダクタＬ１のインダクタンスをＬとすると、一般的に下記（５）式のようになる。
ｍ１＝Ｒｏｎ×（−Ｖｏｕｔ／Ｌ）………………（５）
したがって、比例電圧Ｖｓ１の傾きｍ２は、ｍ１を−ｋ倍した値になるため、下記（６）式のようになる。
ｍ２＝−ｋ×Ｒｏｎ×（−Ｖｏｕｔ／Ｌ）………………（６）
【００４０】
例えば図１３のような従来技術では、電圧ＶＬｘの時間に対する変化の傾きが小さいため、コンパレータ１０７の各入力端間に発生する入力誤差電圧が小さく、コンパレータ１０７の出力信号の信号レベルが反転するのに必要な該入力誤差電圧が発生するまでに時間がかかっていた。例えば、コンパレータ１０７の出力信号の信号レベルが反転するのに必要な入力誤差電圧をＶｅｒｒとすると、コンパレータ１０７の出力信号の信号レベルが反転するまでの遅延時間Ｔｄｌｙ１は、下記（７）式のようになる。
Ｔｄｌｙ１＝Ｖｅｒｒ／｜ｍ１｜………………（７）
遅延時間Ｔｄｌｙ１が長くなると、逆流を未然に防止することができなくなり、効率が大幅に低下する。このため、コンパレータ１０７の消費電流を増加させることで増幅率を上げてＶｅｒｒを小さくする必要があったため、やはり効率が低下していた。
【００４１】
これに対して、本第１の実施の形態のスイッチングレギュレータ１では、コンパレータ１３の出力信号Ｖｄｅｔの信号レベルが反転するのに必要な入力誤差電圧をＶｅｒｒとすると、コンパレータ１３の出力信号Ｖｄｅｔの信号レベルが反転するまでの遅延時間Ｔｄｌｙ２は、下記（８）式のようになる。
Ｔｄｌｙ２＝Ｖｅｒｒ／｜ｍ２｜………………（８）
【００４２】
ここで、前記（５）式及び（６）式から、｜ｍ２｜＝ｋ×｜ｍ１｜であるから、前記（８）式は、下記（９）式のようになる。
Ｔｄｌｙ２＝Ｖｅｒｒ／｜ｍ１｜／ｋ………………（９）
前記（９）式から、従来の前記（６）式よりも遅延時間が１／ｋ倍に短縮されていることが分かる。
【００４３】
なお、図１では、第２基準電圧Ｖｒｅｆ２を生成する第２基準電圧発生回路１２を使用した場合を例にして示したが、第２基準電圧Ｖｒｅｆ２の代わりに第１基準電圧Ｖｒｅｆ１を使用することができる場合は、図４に示すように、コンパレータ１３の反転入力端に第１基準電圧Ｖｒｅｆ１を入力するようにすればよい。このようにすることにより、第２基準電圧発生回路１２が不要になり、回路構成を簡単にすることができコストの削減を図ることができる。
このように、本第１の実施の形態におけるスイッチングレギュレータは、コンパレータ１３による遅延時間を短縮させることができ、逆電流発生検出に要する時間を短縮させることができ、逆電流発生時により早く逆流防止動作を行うことができると共に、逆電流を未然に防止することで効率を低下させず、コンパレータ１３の消費電流を大幅に削減することができ、更なる効率の改善を図ることができる。
【００４４】
第２の実施の形態
前記第１の実施の形態では、コンパレータ１３の反転入力端に第２基準電圧Ｖｒｅｆ２を入力するようにしたが、コンパレータ１３の反転入力端に電圧ＶＬｘに所定の電圧Ｖ１を加算した参照電圧Ｖｓ２を入力するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図５では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００４５】
図５における図１との相違点は、図１の第２基準電圧発生回路１２を削除し、コンパレータ１３の反転入力端と接続部Ｌｘとの間に参照電圧生成回路２１を設けたことにあり、これに伴って、図１の逆流検出回路７を逆流検出回路７ａにし、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。
図５において、スイッチングレギュレータ１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する降圧型スイッチングレギュレータである。
【００４６】
スイッチングレギュレータ１ａは、スイッチングトランジスタＳ１と、同期整流用トランジスタＳ２と、第１基準電圧発生回路２と、抵抗Ｒ１，Ｒ２と、インダクタＬ１と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、制御回路６と、逆流検出回路７ａとを備えている。なお、逆流検出回路７ａは逆流検出回路部をなし、参照電圧生成回路２１は第１の基準電圧発生回路を、参照電圧Ｖｓ２は第１の基準電圧をそれぞれなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＳ１及び／又は同期整流用トランジスタＳ２、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００４７】
逆流検出回路７ａは、出力端子ＯＵＴから同期整流用トランジスタＳ２に向かって流れる逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると所定の信号Ｖｄｅｔを制御回路６に出力し、制御回路６は、同期整流用トランジスタＭ２をオフさせて遮断状態にして、逆電流の発生を防止する。コンパレータ１３において、非反転入力端には比例電圧Ｖｓ１が、反転入力端には、参照電圧生成回路２１から、電圧ＶＬｘに所定の電圧Ｖ１が加算された参照電圧Ｖｓ２がそれぞれ入力され、コンパレータ１３は、比例電圧Ｖｓ１と参照電圧Ｖｓ２との電圧比較結果を示す信号Ｖｄｅｔを生成して制御回路６に出力する。
【００４８】
このような構成において、図６は、電圧ＶＬｘ、比例電圧Ｖｓ１及び参照電圧Ｖｓ２との関係例を示した図である。
コンパレータ１３の非反転入力端に入力される参照電圧Ｖｓ２（＝ＶＬｘ＋Ｖ１）は傾きがｍ１であるため、コンパレータ１３の出力信号の信号レベルが反転するのに必要な入力誤差電圧をＶｅｒｒとすると、出力信号レベルが反転するまでの遅延時間Ｔｄｌｙ３は、下記（１０）式のようになる。
Ｔｄｌｙ３＝Ｖｅｒｒ／（｜ｍ２｜＋｜ｍ１｜）………………（１０）
【００４９】
前記（５）式及び（６）式から、｜ｍ２｜＝ｋ×｜ｍ１｜であるから、前記（１０）式は、下記（１１）式のようになる。
Ｔｄｌｙ３＝Ｖｅｒｒ／｜ｍ１｜／（ｋ＋１）………………（１１）
前記（７）式と比較して、遅延時間を１／（ｋ＋１）に短縮することができる。
【００５０】
参照電圧生成回路２１は、図７で示すような簡単な回路で構成することができる。
図７において、参照電圧生成回路２１は、所定の定電流ｉ３を生成して出力する定電流源２５と抵抗Ｒ５で構成されている。入力電圧Ｖｉｎと電圧ＶＬｘとの間には定電流源２５と抵抗Ｒ５が直列に接続され、定電流源２５と抵抗Ｒ５との接続部から参照電圧Ｖｓ２が出力される。抵抗Ｒ５に定電流ｉ３を流すことにより、抵抗Ｒ５の抵抗値をｒ５とすると、抵抗Ｒ５の両端には（ｉ３×ｒ５）の電圧が発生し、参照電圧Ｖｓ２は電圧ＶＬｘに（ｉ３×ｒ５）の電圧を加算した電圧となり、下記（１２）式のようになる。
Ｖｓ２＝ＶＬｘ＋ｉ３×ｒ５………………（１２）
【００５１】
電圧（ｉ３×ｒ５）を所定値Ｖ１であるとすると、前記（１２）式は下記（１３）式のようになる。
Ｖｓ２＝ＶＬｘ＋Ｖ１………………（１３）
このように、本第２の実施の形態におけるスイッチングレギュレータは、コンパレータ１３の反転入力端に、参照電圧生成回路２１で電圧ＶＬｘに所定値Ｖ１を加算して生成した参照電圧Ｖｓ２を入力するようにしたことから、前記第１の実施の形態と同様の効果を得ることができると共に、前記第１の実施の形態よりも、コンパレータ１３による遅延時間を短縮させることができ、逆電流発生検出に要する時間を更に短縮させることができ、逆電流発生時に、より早く逆流防止動作を行うことができる。
【００５２】
第３の実施の形態．
前記第１の実施の形態において、比例電圧生成回路１１が電圧ＶＬｘをｋ倍した比例電圧Ｖｓ３を生成し、コンパレータ１３の反転入力端に負の基準電圧−Ｖｒｅｆ３が入力されるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図８は、本発明の第３の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図８では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００５３】
図８における図１との相違点は、図１の比例電圧生成回路１１を、電圧ＶＬｘをｋ倍した比例電圧Ｖｓ３を生成して出力する比例電圧生成回路３１に置き換えると共に、図１の第２基準電圧発生回路１２を、所定の負の第３基準電圧−Ｖｒｅｆ３を生成して出力する第３基準電圧発生回路３２に置き換えたことにある。これに伴って、図１の逆流検出回路７を逆流検出回路７ｂにし、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ｂにした。
図８において、スイッチングレギュレータ１ｂは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する降圧型スイッチングレギュレータである。
【００５４】
スイッチングレギュレータ１ｂは、スイッチングトランジスタＳ１と、同期整流用トランジスタＳ２と、第１基準電圧発生回路２と、抵抗Ｒ１，Ｒ２と、インダクタＬ１と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、制御回路６と、逆流検出回路７ｂとを備えている。逆流検出回路７ｂは、比例電圧生成回路３１と、第３基準電圧発生回路３２と、コンパレータ１３とで構成されている。なお、逆流検出回路７ｂは逆流検出回路部を、第３基準電圧発生回路３２は第１の基準電圧発生回路をそれぞれなす。また、スイッチングレギュレータ１ｂにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＳ１及び／又は同期整流用トランジスタＳ２、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００５５】
逆流検出回路７ｂは、出力端子ＯＵＴから同期整流用トランジスタＳ２に向かって流れる逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると所定の信号Ｖｄｅｔを制御回路６に出力し、制御回路６は、同期整流用トランジスタＭ２をオフさせて遮断状態にして、逆電流の発生を防止する。コンパレータ１３において、非反転入力端には比例電圧生成回路３１から比例電圧Ｖｓ３が、反転入力端には、第３基準電圧発生回路３２から所定の負の基準電圧−Ｖｒｅｆ３がそれぞれ入力され、コンパレータ１３は、比例電圧Ｖｓ３と基準電圧−Ｖｒｅｆ３との電圧比較結果を示す信号Ｖｄｅｔを生成して制御回路６に出力する。
【００５６】
このような構成において、図９は、電圧ＶＬｘ、比例電圧Ｖｓ３及び第３基準電圧−Ｖｒｅｆ３との関係例を示した図である。なお、図９の場合、図３の説明において、−ｋ倍をｋ倍に、すなわちｋと示された部分は−ｋに、−ｋと示された部分はｋにそれぞれ置き換え、比例電圧Ｖｓ１を比例電圧Ｖｓ３に、第２基準電圧Ｖｒｅｆ２を第３基準電圧−Ｖｒｅｆ３に置き換える以外は同様であるのでその説明を省略する。前記第１の実施の形態では、電圧ＶＬｘを−ｋ倍して比例電圧Ｖｓ１を生成したのに対して、本第３の実施の形態では、電圧ＶＬｘをｋ倍して比例電圧Ｖｓ３を生成するようにしたことから、比例電圧生成回路３１の回路を簡略化することができる。
【００５７】
このように、本第３の実施の形態では、前記第１の実施の形態と同様の効果を得ることができると共に、前記第１の実施の形態よりも比例電圧生成回路の回路構成を簡単にすることができ、回路面積の縮小を図ることができる。
【００５８】
なお、前記第１及び第２の各実施の形態における比例電圧生成回路１１は、図２のような回路構成に限定されるものではない。
図１０は、比例電圧生成回路１１の他の回路例を示した図であり、図１０では、図２と同じもの又は同様のものは同じ符号で示している。
図１０において、比例電圧生成回路１１は、演算増幅回路１７、ＰＭＯＳトランジスタＭ２，Ｍ３及び抵抗Ｒ３，Ｒ４で構成されている。なお、ＰＭＯＳトランジスタＭ２は第１のトランジスタを、ＰＭＯＳトランジスタＭ３は第２のトランジスタをそれぞれなす。
【００５９】
ＰＭＯＳトランジスタＭ２及びＭ３において、各ソースは入力電圧Ｖｉｎにそれぞれ接続され、各ゲートは接続されて演算増幅回路１７の出力端に接続されている。ＰＭＯＳトランジスタＭ２のドレインと電圧ＶＬｘとの間には抵抗Ｒ３が接続され、ＰＭＯＳトランジスタＭ２と抵抗Ｒ３との接続部は演算増幅回路１７の非反転入力端に接続されている。演算増幅回路１７の反転入力端は接地電圧ＧＮＤに接続されている。ＰＭＯＳトランジスタＭ３のドレインと接地電圧ＧＮＤとの間には抵抗Ｒ４が接続され、ＰＭＯＳトランジスタＭ３と抵抗Ｒ４との接続部から比例電圧Ｖｓ１が出力される。図１０の場合の比例電圧Ｖｓ１を示す式は、図２の場合と同様である。
【００６０】
図１１は、比例電圧生成回路１１の他の回路例を示した図であり、図１１では、図２と同じもの又は同様のものは同じ符号で示している。
図１１において、比例電圧生成回路１１は、演算増幅回路１７、ＮＭＯＳトランジスタＭ１及び抵抗Ｒ３，Ｒ４で構成されている。ＮＭＯＳトランジスタＭ１のドレインは入力電圧Ｖｉｎに接続され、ＮＭＯＳトランジスタＭ１のソースと電圧ＶＬｘとの間には、抵抗Ｒ４及びＲ３が直列に接続されている。ＮＭＯＳトランジスタＭ１のゲートは演算増幅回路１７の出力端に接続され、抵抗Ｒ４と抵抗Ｒ３との接続部は演算増幅回路１７の反転入力端に接続されている。演算増幅回路１７の非反転入力端は接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ１と抵抗Ｒ４との接続部から比例電圧Ｖｓ１が出力される。なお、図１１において、ＮＭＯＳトランジスタＭ１の代わりにＰＭＯＳトランジスタＭ１ａを使用してもよく、このようにした場合は図１１は図１２のようになる。
図１１及び図１２の場合、それぞれ比例電圧Ｖｓ１は、前記（４）式と同じになるが、ｋ＝ｒ４／ｒ３となる。
【００６１】
また、前記第１から第３の各実施の形態において、比例電圧生成回路は、制御回路６から出力される制御信号から同期整流用トランジスタＭ２がオフして遮断状態にあるか否かの検出を行い、同期整流用トランジスタＭ２がオフして遮断状態にあるときは、動作を停止するか又はコンパレータ１３からハイレベルの信号Ｖｄｅｔが出力されるような電圧を生成して出力するようにしてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図２】図１の比例電圧生成回路１１の回路例を示した図である。
【図３】図１における電圧ＶＬｘ、比例電圧Ｖｓ１及び第２基準電圧Ｖｒｅｆ２との関係例を示した図である。
【図４】本発明の第１の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。
【図５】本発明の第２の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図６】図５における電圧ＶＬｘ、比例電圧Ｖｓ１及び参照電圧Ｖｓ２との関係例を示した図である。
【図７】図５の参照電圧生成回路２１の回路例を示した図である。
【図８】本発明の第３の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図９】図８における電圧ＶＬｘ、比例電圧Ｖｓ３及び第３基準電圧−Ｖｒｅｆ３との関係例を示した図である。
【図１０】比例電圧生成回路１１の他の回路例を示した図である。
【図１１】比例電圧生成回路１１の他の回路例を示した図である。
【図１２】比例電圧生成回路１１の他の回路例を示した図である。
【図１３】従来の同期整流型スイッチングレギュレータの回路例を示した図である。
【符号の説明】
【００６３】
１，１ａ，１ｂ  スイッチングレギュレータ
２  第１基準電圧発生回路
３  誤差増幅回路
４  発振回路
５  ＰＷＭコンパレータ
６  制御回路
７，７ａ，７ｂ  逆流検出回路
１０  負荷
１１，３１  比例電圧生成回路
１２  第２基準電圧発生回路
１３  コンパレータ
１７  演算増幅回路
２１  参照電圧生成回路
２５  定電流源
３２  第３基準電圧発生回路
Ｓ１  スイッチングトランジスタ
Ｓ２  同期整流用トランジスタ
Ｌ１  インダクタ
Ｃ１  コンデンサ
Ｒ１〜Ｒ５  抵抗
Ｍ１  ＮＭＯＳトランジスタ
Ｍ１ａ，Ｍ２，Ｍ３  ＰＭＯＳトランジスタ
【図１】
0005151332.tif 000002
【図２】
0005151332.tif 000003
【図３】
0005151332.tif 000004
【図４】
0005151332.tif 000005
【図５】
0005151332.tif 000006
【図６】
0005151332.tif 000007
【図７】
0005151332.tif 000008
【図８】
0005151332.tif 000009
【図９】
0005151332.tif 000010
【図１０】
0005151332.tif 000011
【図１１】
0005151332.tif 000012
【図１２】
0005151332.tif 000013
【図１３】
0005151332.tif 000014