(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上に抵抗体を形成する工程と、
前記ゲート電極の側面上及び前記抵抗体の側面上にサイドウォール・スペーサを形成する工程と、
前記サイドウォール・スペーサを形成した前記半導体基板上に、窒素を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜を形成した前記半導体基板に不純物イオンを注入し、前記半導体基板に不純物領域を形成する工程と、
前記不純物領域の形成後、前記第１絶縁膜上に窒素を含む第２絶縁膜を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜が前記抵抗体上に残るように前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、
前記第１絶縁膜及び前記第２絶縁膜が残った領域を除く前記抵抗体上、及び、前記不純物領域上に、シリサイド層を形成する工程と、
を含み、
前記エッチング工程において、前記サイドウォール・スペーサは、前記第１絶縁膜及び前記第２絶縁膜よりもエッチング耐性が高いことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜は、１ｎｍ〜５ｎｍの膜厚で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜は、原子層成長法によって形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記エッチング後で且つ前記シリサイド層形成前に、前記不純物領域の表面をウェットエッチングする工程を更に有し、
前記ウェットエッチング工程において、前記第１絶縁膜及び前記第２絶縁膜は、前記サイドウォール・スペーサよりもエッチング耐性が高いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記サイドウォール・スペーサは、シリコン酸化膜からなり、前記第１絶縁膜及び前記第２絶縁膜は、シリコン窒化物からなることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上に抵抗体を形成する工程と、
前記ゲート電極の側面上及び前記抵抗体の側面上に第１サイドウォール・スペーサを形成する工程と、
前記第１サイドウォール・スペーサ上に第２サイドウォール・スペーサを形成する工程と、
前記第２サイドウォール・スペーサ上に第３サイドウォール・スペーサを形成する工程と、
前記第３サイドウォール・スペーサを形成した前記半導体基板上に、窒素を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜を形成した前記半導体基板に不純物イオンを注入し、前記半導体基板に不純物領域を形成する工程と、
前記不純物領域の形成後、前記第１絶縁膜上に窒素を含む第２絶縁膜を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜が前記抵抗体上に残るように前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、
前記エッチング後、前記不純物領域の表面及び前記第３サイドウォール・スペーサをウェットエッチングする工程と、
前記ウェットエッチング工程後、前記第１絶縁膜及び前記第２絶縁膜が残った領域を除く前記抵抗体上、及び、前記不純物領域上に、シリサイド層を形成する工程と、
を含み、
前記エッチング工程において、前記第３サイドウォール・スペーサは、前記第１絶縁膜及び前記第２絶縁膜よりもエッチング耐性が高く、
前記ウェットエッチング工程において、前記第１絶縁膜及び前記第２絶縁膜は、前記第３サイドウォール・スペーサよりもエッチング耐性が高いことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１サイドウォール・スペーサはシリコン酸化物からなり、前記第２サイドウォール・スペーサはシリコン窒化膜からなり、前記第３サイドウォール・スペーサはシリコン酸化物からなることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタと抵抗素子とを備える半導体装置の製造方法に関するものであり、特に、電界効果トランジスタのゲート電極やソース・ドレイン領域の表面上にシリサイド層が設けられた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置では、ゲート電極およびソース・ドレイン領域を低抵抗化するために、シリサイド形成技術が用いられている。
【０００３】
シリサイド形成技術とは、ゲート電極及びソース・ドレイン領域におけるシリコンを、コバルト及びニッケル等の高融点金属材料と反応させることにより、ゲート電極及びソース・ドレイン領域上に金属シリサイド層を形成する技術である。
【０００４】
ところで、チップ上には、電界効果トランジスタの他に抵抗素子を形成する場合がある。この抵抗素子を形成するには、例えば、トレンチ素子分離などの素子分離領域の上にパターン化された多結晶シリコン層が用いられる。従って、この抵抗素子用の多結晶シリコン層のパターン化は、ゲート電極を形成するための多結晶シリコン膜をパターニングすると共に行われる。しかし、多結晶シリコン層を抵抗素子として使用するため、抵抗素子用にパターン化された多結晶シリコン層上には、金属シリサイド層を形成しない。
【０００５】
そのため、抵抗素子用の多結晶シリコン層上に形成された金属シリサイド層上に、５〜２０ｎｍのＳｉＮ膜及び４０ｎｍのＳｉＯ２膜からなるシリサイドブロック用のパターンを形成し、シリサイド層形成をブロックすることにより抵抗素子を形成する技術が開示されている（例えば、特許文献１）。
【０００６】
そして、シリサイドブロックに用いる下層のＳｉＮ膜の形成はソース・ドレイン不純物注入後に行われている。従って、不純物注入の際の汚染物、原子量の大きな元素、又はクラスターイオン等の注入を防ぐブロック膜が形成されておらず、サイドウォール・スペーサの表面に汚染物が注入される。その結果、サイドウォールの絶縁性は低下する。
【０００７】
一方、シリサイド層を形成するための高融点金属をシリコン基板上に堆積する前に、シリコン基板上の自然酸化膜、又はブロック膜を除去する必要がある。その除去工程において、弗酸（ＨＦ）溶液等を用いたウェットエッチングが用いられる。その際、サイドウォール・スペーサが過剰にエッチングされる。その結果、サイドウォール・スペーサが変形してしまい、製品ロット毎における電界効果トランジスタにおける寄生抵抗のばらつきが発生してしまう。
【０００８】
さらに、その除去工程において、弗酸（ＨＦ）溶液等を用いたウェットエッチングの際に、シリサイドブロックにおけるＳｉＯ２のエッチングレートが大きいため、製品ロット毎にエッチング量のばらつきが発生する場合がある。そのため、製品ロット毎に、金属シリサイド層が形成される多結晶シリコン層の形成領域にばらつきが発生する。そのため、抵抗素子の抵抗値のばらつきが発生してしまう。
【特許文献１】特開２００５−７９２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、製品ロット毎の電界効果トランジスタにおける寄生抵抗のばらつきを抑制すると共に、抵抗素子における抵抗のばらつきを抑制することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の課題を解決する手段として、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上に抵抗体を形成する工程と、前記ゲート電極の側面上及び前記抵抗体の側面上にサイドウォール・スペーサを形成する工程と、前記サイドウォール・スペーサを形成した前記半導体基板上に、窒素を含む第１絶縁膜を形成する工程と、前記第１絶縁膜を形成した前記半導体基板に不純物イオンを注入し、前記半導体基板に不純物領域を形成する工程と、前記不純物領域の形成後、前記第１絶縁膜上に窒素を含む第２絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜が前記抵抗体上に残るように前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、前記第１絶縁膜及び前記第２絶縁膜が残った領域を除く前記抵抗体上、及び、前記不純物領域上に、シリサイド層を形成する工程とを含み、前記エッチング工程において、前記サイドウォール・スペーサは、前記第１絶縁膜及び前記第２絶縁膜よりもエッチング耐性が高い。
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上に抵抗体を形成する工程と、前記ゲート電極の側面上及び前記抵抗体の側面上に第１サイドウォール・スペーサを形成する工程と、前記第１サイドウォール・スペーサ上に第２サイドウォール・スペーサを形成する工程と、前記第２サイドウォール・スペーサ上に第３サイドウォール・スペーサを形成する工程と、前記第３サイドウォール・スペーサを形成した前記半導体基板上に、窒素を含む第１絶縁膜を形成する工程と、前記第１絶縁膜を形成した前記半導体基板に不純物イオンを注入し、前記半導体基板に不純物領域を形成する工程と、前記不純物領域の形成後、前記第１絶縁膜上に窒素を含む第２絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜が前記抵抗体上に残るように前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、前記エッチング後、前記不純物領域の表面及び前記第３サイドウォール・スペーサをウェットエッチングする工程と、前記ウェットエッチング工程後、前記第１絶縁膜及び前記第２絶縁膜が残った領域を除く前記抵抗体上、及び、前記不純物領域上に、シリサイド層を形成する工程とを含み、前記エッチング工程において、前記第３サイドウォール・スペーサは、前記第１絶縁膜及び前記第２絶縁膜よりもエッチング耐性が高く、前記ウェットエッチング工程において、前記第１絶縁膜及び前記第２絶縁膜は、前記第３サイドウォール・スペーサよりもエッチング耐性が高い。
【発明の効果】
【００１１】
本発明によれば、不純物領域を形成する際に第１絶縁膜を透過して不純物注入が行われるため、サイドウォール・スペーサの表面に対する汚染物、原子量の大きな元素、又はクラスターイオン等の導入を抑制することができる。さらに、第１絶縁膜の上に第２窒化膜を積層してシリサイドブロックが形成される。従って、自然酸化膜を除去する工程の前にシリコン窒化膜を除去する工程が不要となるため、サイドウォール・スペーサの膜減を抑制することができる。そのため、製品ロット毎の電界効果トランジスタにおける寄生抵抗のばらつきを抑制することができる。さらに、自然酸化膜を除去する工程のエッチングの際、シリサイドブロックを形成するＳｉＮのエッチング耐性がＳｉＯ２と比較して高い。そのため、シリサイドブロックの形成幅に適切に制御することができる。そのため、製品ロット毎の抵抗素子の抵抗値のばらつき抑制に寄与する半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の第１実施例及び第２実施例について説明する。ただし、本発明は各実施例に限定されるものではない。
（第１実施例）
第１実施例にかかる半導体装置の製造工程について、図１〜図５を用いて説明する。
【００１３】
まず、図５Ｂを参照にして、第１実施例における半導体装置７００の構造を説明する。
【００１４】
半導体装置７００は、ｐ型シリコン基板１００上にＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ）トランジスタ４００、抵抗素子領域５００及び抵抗素子領域５１０を備える。ＭＩＳトランジスタ４００において、ゲート電極１２０はゲート絶縁膜１１０を介してｐ型シリコン基板１００上に形成される。ゲート電極１２０はポリシリコンからなる。ゲート電極１２０の側面上にはサイドウォール・スペーサ１６１が形成される。不純物領域１３０及び１８１は、ゲート電極１２０の両側に位置するｐ型シリコン基板１００の内部に形成される。ゲート電極１２０及び不純物領域１８１の上面にはシリサイド層２１０が形成される。抵抗形成領域５００はｐ型シリコン基板１００内に形成される。抵抗形成領域５１０は素子分離領域１４１上に形成される。
【００１５】
抵抗素子領域５００はｐ型シリコン基板１００の内部に形成される。抵抗素子領域５００上には、シリコン窒化膜１７１及び１９１からなるシリサイドブロック２０１が形成される。なお、コンタクト領域としてのシリサイド膜２１０は、シリサイドブロック２０１の両側に位置するｐ型シリコン基板１００の内部に形成される。
【００１６】
抵抗素子領域５１０は、素子分離領域１４１の上に形成される。抵抗素子用ポリシリコンパターン１５０は、素子分離領域１４１の上に形成される。抵抗素子用ポリシリコンパターン用ポリシリコンパターン１５０はポリシリコンからなる。抵抗素子用ポリシリコンパターン１５０の側面上にはサイドウォール・スペーサ１６１が形成される。抵抗素子用ポリシリコンパターン１５０上には、シリコン窒化膜１７２及び１９２からなるシリサイドブロック２０１が形成される。なお、コンタクト領域としてのシリサイド膜２１０は、シリサイドブロック２０１の両側に位置する抵抗素子用ポリシリコンパターン１５０の内部に形成される。
【００１７】
図１から図５までの図は、第１実施例に係る半導体装置７００の製造方法を詳細に説明するものである。
【００１８】
図１Ａは、ゲート電極１２０及び抵抗素子用ポリシリコンパターン１５０を形成するところを示す。ｐ型シリコン基板１００に形成した溝に絶縁物を埋め込み、素子分離領域１４０及び１４１を形成する。次いで、ｐ型シリコン基板１００の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法及び熱窒化法により、例えばシリコン酸窒化膜からなる膜厚１ｎｍ〜１０ｎｍのゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０の上にポリシリコン膜を堆積した後にパターニングして、膜厚５０ｎｍ〜１５０ｎｍの多結晶シリコン膜からなるゲート電極１２０を３０ｎｍ〜５０ｎｍの幅で形成する。なお、素子分離領域１４１の上に、多結晶シリコン膜からなる抵抗素子用ポリシリコンパターン１５０が形成される。また、ゲート絶縁膜１１０は、シリコン酸窒化膜に限らず、ジルコニア系酸化膜又はハフニウム系酸化膜等、高誘電率を有する絶縁性材料で形成してもよい。
【００１９】
次に、ゲート電極１２０をマスクとしてイオン注入を行うことにより、ｐ型シリコン基板１００の上部に、ｐ型シリコン基板１００の上部に、例えば不純物濃度１×１０２０ｃｍ−３のｐ型不純物を含む不純物領域１３０を形成する。不純物領域１３０は、素子分離領域１４０及び１４１を除くｐ型シリコン基板１００上全てに形成される。なお、抵抗素子領域５００上及び抵抗素子領域５１０上にレジストマスクを形成し、不純物領域１３０が形成されないようにしてもよい。
【００２０】
図１Ｂは、ｐ型シリコン基板１００の全面に、５０ｎｍ〜１５０ｎｍの膜厚でシリコン酸化膜１６０を形成するようすを示す。シリコン酸化膜１６０は、例えばＣＶＤ法によって形成される。
【００２１】
図２Ａは、ｐ型シリコン基板１００上に形成されたシリコン酸化膜１６０に対して全面を異方性エッチングして、ゲート電極１２０および抵抗素子用ポリシリコンパターン１５０の側面上に、サイドウォール・スペーサ１６１を形成するようすを示す。その際、サイドウォール・スペーサ１６１の形成幅は５０ｎｍ〜７０ｎｍとなる。
【００２２】
図２Ｂは、シリコン窒化膜１７０を形成したところを示す。堆積方法は、不純物領域１３０の拡散が起こらないように、ジクロロシラン(ｄｉｃｈｒｏｒｏｓｉｌａｎｅ, ＳｉＨ２Ｃｌ２)及びアンモニアガスを用いて、５００度以下の原子層成長（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法によって行われるのが望ましい。シリコン窒化膜１７０は、後述する不純物注入の保護フィルタ膜として用いることができる。保護フィルタ膜とは、後述する不純物注入時に、炭素等からなる汚染物、原子量の大きな元素、又はクラスターイオン等の注入を防ぐために形成される。シリコン窒化膜１７０の膜厚は１ｎｍ〜５ｎｍであることが望ましい。シリコン窒化膜１７０が１ｎｍ以下で形成されると、汚染物の注入を抑制できない。また、シリコン窒化膜１７０が５ｎｍ以上で形成されると、汚染物だけでなく不純物の注入を阻害してしまう問題が発生する。
【００２３】
図３Ａは、サイドウォール・スペーサ１６１を形成したｐ型シリコン基板１００のシリコン窒化膜１７０上にイオン注入を行い、不純物領域１８１及び不純物領域１８２を形成するようすを示した図である。ゲート電極１２０及びサイドウォール・スペーサ１６１をマスクとして、矢印１８０で示す方向にｐ型シリコン基板１００にｎ型不純物であるリン又は砒素を注入し、不純物領域１８１及び不純物領域１８２が形成される。リン注入の条件は、加速エネルギー１ｋｅＶ〜１０ｋｅＶ、及びドーズ量１×１０１５／ｃｍ２〜２×１０１６／ｃｍ２である。砒素注入の条件は、加速エネルギー１ｋｅＶ〜３０ｋｅＶ、及びドーズ量１×１０１５／ｃｍ２〜２×１０１６／ｃｍ２である。この不純物注入の結果、不純物領域１８１及び不純物領域１８２は、ｐ型シリコン基板１００の表面上から２０ｎｍ〜１００ｎｍの領域に形成される。
【００２４】
なお、トランジスタ形成領域４００上にレジストマスクを形成して、抵抗素子形成領域にｐ型不純物であるボロンを注入し、不純物領域１８２を形成してもよい。この場合、ボロン注入の条件は、加速エネルギー１ｋｅＶ〜５ｋｅＶ、及びドーズ量１×１０１５／ｃｍ２〜５×１０１５／ｃｍ２である。不純物領域１８２の形成深さは、ｐ型シリコン基板１００の表面上から２０ｎｍ〜１００ｎｍである。
【００２５】
図３Ｂは、短時間の熱処理を行い、不純物領域１８１及び不純物領域１８２の不純物を活性化させるようすを示す図である。熱処理工程における条件は、例えば９００℃〜１０２５℃で昇温及び降温の時間を除くと、ほぼ１秒のＲＴＡ処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速高温熱処理）が望ましい。
【００２６】
図４Ａは、イオンが注入されたシリコン窒化膜１７０上に、シリコン窒化膜１９０を形成するようすを示す図である。シリコン窒化膜１９０の膜厚は２０ｎｍ〜３０ｎｍであることが望ましい。堆積方法は、不純物領域１３０の拡散が起こらないように、ジクロロシラン(ｄｉｃｈｒｏｒｏｓｉｌａｎｅ, ＳｉＨ２Ｃｌ２)及びアンモニアガスを用いて、５００度以下の原子層成長（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法が望ましい。
【００２７】
図４Ｂは、ｐ型シリコン基板１００の抵抗形成領域５００上にシリサイドブロック２００を形成し、抵抗素子用ポリシリコンパターン１５０の抵抗形成領域５１０上にシリサイドブロック２０１を形成するようすを示す図である。まず、不図示のフォトレジストが、シリコン窒化膜１９０上のｐ型シリコン基板１００の抵抗形成領域５００上に形成される。又、不図示のフォトレジストが、シリコン窒化膜１９０上の抵抗素子用ポリシリコンパターン１５０の抵抗形成領域５１０上に形成される。次いで、シリコン窒化膜１７０及びシリコン窒化膜１９０に対して全面を異方性エッチングして、シリサイドブロック２００及びシリサイドブロック２０１が形成される。シリサイドブロック２００は、シリコン窒化膜１７１及びシリコン窒化膜１９１が積層されて形成される。シリサイドブロック２０１は、シリコン窒化膜１７２及びシリコン窒化膜１９２が積層されて形成される。その後、不図示のフォトレジストはシリサイドブロック２００及びシリサイドブロック２０１上から除去される。
【００２８】
その際、シリコン窒化膜１７０及びシリコン窒化膜１９０の合計の膜厚は１０ｎｍ〜３５ｎｍであることが望ましい。合計の膜厚が１０ｎｍ以下で形成されると、後述する自然酸化膜除去工程の際、シリサイドブロック２００及びシリサイドブロック２０１が除去されてしまう。合計の膜厚が３５ｎｍ以上で形成されると、ＭＩＳトランジスタ４００の高集積化のため、サイドウォール・スペーサ１６１間の間隔が３０ｎｍ程度となる。そのため、後述する自然酸化膜除去工程の際、シリサイドブロック２００及びシリサイドブロック２０１をエッチングしても、ｐ型シリコン基板１００上及び抵抗素子用ポリシリコンパターン１５０上にコンタクト領域を形成するための領域を形成できなくなる問題が発生する。
【００２９】
図５Ａは、ｐ型シリコン基板１００の表面に残留する自然酸化膜を除去するようすを示す図である。図５Ａに示すように、弗酸溶液によるウェットエッチングにより、ｎ型シリコン１００の表面は水素終端される。
【００３０】
このとき、サイドウォール・スペーサ１６１とシリサイドブロック２０１及びシリサイドブロック２０２は、弗酸溶液によってエッチングされる。シリサイドブロック２０１及びシリサイドブロック２０２を形成するシリコン窒化物の弗酸に対するエッチングレートと、サイドウォール・スペーサ１６１を形成するシリコン酸化膜の弗酸に対するエッチングレートは、例えば１：２．５である。サイドウォール・スペーサ１６１を例えば膜厚５０ｎｍで形成した場合、ウェットエッチングの結果膜厚は２５ｎｍとなる。また、シリサイドブロック２０１及びシリサイドブロック２０２を例えば２０ｎｍの膜厚で形成した場合、ウェットエッチングの結果膜厚は１０ｎｍとなる。そのため、シリサイドブロック２０１及びシリサイドブロック２０２が薄く形成されても、本エッチング工程の結果、ｐ型シリコン基板１００の抵抗形成領域上、及び抵抗素子用ポリシリコンパターン１５０の抵抗形成領域上に残存するようになる。
【００３１】
図５Ｂは、ゲート電極１２０における表面上、ｐ型シリコン基板１００上及び抵抗形成領域５１０におけるコンタクト形成領域上にシリサイド層２１０を形成するようすを示す図である。
【００３２】
図５Ｂに示すように、例えば膜厚８ｎｍのコバルトを全面に堆積し、４５０℃の温度で３０秒の熱処理を行う。その後、未反応のコバルトを除去する。これにより、ゲート電極１２０及び不純物領域１８１の上に、シリサイド層２１０が形成される。同様に、抵抗素子用ポリシリコンパターン１５０の縁部のコンタクト形成領域上に、シリサイド層２１０が形成される。なお、コバルトの代わりにニッケルを堆積してもよい。
【００３３】
その後、例えばシリコン窒化膜からなる不図示のＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ)を堆積し、不図示の層間絶縁膜を堆積する。ＣＥＳＬは、シリサイド層上におけるエッチング量を均一に制御するために形成される。その後に、層間絶縁膜の平坦化、コンタクトホール及びコンタクトプラグの形成を行う。その後、配線層を形成して、半導体装置７００が完成する。
【００３４】
第１実施例における半導体装置７００によれば、不純物領域を形成する際に第１絶縁膜であるシリコン窒化膜１７１を透過して不純物注入が行われるため、サイドウォール・スペーサ１６１の表面に対する汚染物の導入を抑制することができる。さらに、シリコン窒化膜１７１の上にシリコン窒化膜１９１を積層してシリサイドブロック２００及びシリサイドブロック２０１が形成される。従って、自然酸化膜除去工程の前にシリコン窒化膜１７１を除去する工程が不要となるため、サイドウォール・スペーサ１６１の膜減を抑制することができる。そのため、製品ロット毎の電界効果トランジスタにおける寄生抵抗のばらつきを抑制することができる。さらに、自然酸化膜除去工程の際、シリサイドブロック２０１を形成するＳｉＮのエッチング耐性がＳｉＯ２と比較して高い。そのため、シリサイドブロック２０１の形成幅に適切に制御することができる。そのため、抵抗素子の抵抗値のばらつき抑制に寄与する半導体装置の製造方法を提供できる。
【００３５】
（第２実施例）
第２実施例にかかる半導体装置７０１の製造工程について、図６〜図１１を用いて説明する。
まず、図１１Ｂを参照にして、第２実施例における半導体装置７０１の構造を説明する。なお、第２実施例において、第１実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００３６】
半導体装置７０１は、ｐ型シリコン基板１００上にＭＩＳトランジスタ４０１、抵抗素子領域５００及び抵抗素子領域５１１を備える。ＭＩＳトランジスタ４０１において、ゲート電極１２０の側面上にはＬ字型の第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１が形成される。第１サイドウォール・スペーサ２２１はシリコン酸化物からなる。第２サイドウォール・スペーサ２３１はシリコン窒化物からなる。
【００３７】
抵抗素子領域５１１は、素子分離領域１４１の上に形成される。抵抗素子用ポリシリコンパターン１５０の側面上にはＬ字型の第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１が形成される。第１サイドウォール・スペーサ２２１はシリコン酸化物からなる。第２サイドウォール・スペーサ２３１はシリコン窒化物からなる。
【００３８】
図６から図１１までの図は、第２実施例に係る半導体装置７０１の製造方法を詳細に説明するものである。
【００３９】
図６Ａは、図１Ａと同様に、ゲート電極１２０及び抵抗素子用ポリシリコンパターン１５０を形成するようすを示した図である。
【００４０】
図６Ｂは、ｐ型シリコン基板１００の全面に、シリコン酸化膜２２０及びシリコン窒化膜２３０を順次積層するようすを示す図である。シリコン酸化膜２２０は例えば１０ｎｍの膜厚で、シリコン窒化膜２３０は例えば２０ｎｍの膜厚で、ｐ型シリコン基板１００の全面に形成される。シリコン酸化膜２２０及びシリコン窒化膜２３０は、例えばＣＶＤ法によって形成される。
【００４１】
図７Ａは、ｐ型シリコン基板１００上に形成されたシリコン酸化膜２２０及びシリコン窒化膜２３０に対して全面を異方性エッチングして、ゲート電極１２０および抵抗素子用ポリシリコンパターン１５０の側面上に、第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１を形成するようすを示す。その際、第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１の合計の形成幅は５０ｎｍ〜７０ｎｍとなる。
【００４２】
図７Ｂは、ｐ型シリコン基板１００の全面に、シリコン酸化膜２４０を順次積層するようすを示す図である。シリコン酸化膜２４０は例えば２０ｎｍの膜厚で、ｐ型シリコン基板１００の全面に形成される。シリコン酸化膜２４０は、例えばＣＶＤ法によって形成される。
【００４３】
図８Ａは、ｐ型シリコン基板１００上に形成されたシリコン酸化膜２４０に対して全面を異方性エッチングして、第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１の側面上に、第３サイドウォール・スペーサ２４１を形成するようすを示す。その際、第３サイドウォール・スペーサ２４１の形成幅は例えば２０ｎｍとなる。
【００４４】
図８Ｂは、図１Ａと同様に、ｐ型シリコン基板１００全面に不純物注入の保護フィルタ膜としてシリコン窒化膜１７０を形成するようすを示す図である。
【００４５】
図９Ａは、図３Ａと同様に、ｐ型シリコン基板１００にｐ型シリコン基板１００のシリコン窒化膜１７０上にイオン注入を行い、不純物領域１８１及び不純物領域１８２を形成するようすを示す図である。ゲート電極１２０、第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１及び第３サイドウォール・スペーサ２４１をマスクとして、ｐ型シリコン基板１００にｎ型不純物であるリン又は砒素を注入し、不純物領域１８１及び不純物領域１８２が形成される。
【００４６】
図９Ｂは、図３Ｂと同様に、短時間の熱処理を行い、不純物領域１８１及び不純物領域１８２の不純物を活性化させるようすを示す図である。熱処理工程における条件は、例えば９００℃〜１０２５℃で昇温及び降温の時間を除くと、ほぼ１秒のＲＴＡ処理が望ましい。
【００４７】
図１０Ａは、図４Ａと同様に、シリコン窒化膜１７０上に、シリコン窒化膜１９０を形成するようすを示す図である。
【００４８】
図１０Ｂは、図４Ｂと同様に、ｐ型シリコン基板１００の抵抗形成領域５００上にシリサイドブロック２００を形成し、抵抗素子用ポリシリコンパターン１５０の抵抗形成領域５１１上にシリサイドブロック２０１を形成するようすを示す図である。
【００４９】
図１０Ａは、ｐ型シリコン基板１００の表面に残留する自然酸化膜を除去するようすを示す図である。図５Ａに示すように、弗酸溶液によるウェットエッチングにより、ｎ型シリコン１００の表面は水素終端される。このとき、第３サイドウォール・スペーサ２４１、シリサイドブロック２０１及びシリサイドブロック２０２は、弗酸溶液によってエッチングされる。第３サイドウォール・スペーサ２４１はウェットエッチングの結果除去され、第２サイドウォール・スペーサ２３１が露出する。また、シリサイドブロック２０１及びシリサイドブロック２０２を例えば２０ｎｍの膜厚で形成した場合、ウェットエッチングの結果膜厚は１０ｎｍとなる。そのため、第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１はゲート電極１２０の側面上に残存するため、ゲート電極１２０における絶縁性の低下を防ぐことが可能となる。
【００５０】
図１１Ｂは、図５Ｂと同等に、ゲート電極１２０における表面上、ｐ型シリコン基板１００上及び抵抗形成領域５１１の抵抗素子用ポリシリコンパターン１５０上におけるコンタクト形成領域上にシリサイド層２１０を形成するようすを示す図である。
【００５１】
その後、第１実施例と同様に、例えばシリコン窒化膜からなる不図示のＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ)を堆積し、不図示の層間絶縁膜を堆積する。その後に、層間絶縁膜の平坦化、コンタクトホール及びコンタクトプラグの形成を行う。その後、配線層を形成して、半導体装置７０１が完成する。
【００５２】
第２実施例に係る半導体装置７０１によれば、ｐ型シリコン基板１００の表面に残留する自然酸化膜を除去する際に、第３サイドウォール・スペーサ２４１がウェットエッチングによって除去され、第２サイドウォール・スペーサ２３１が露出する。その結果、第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１はゲート電極１２０の側面上に残存するため、第１サイドウォール・スペーサ２２１及び第２サイドウォール・スペーサ２３１の膜減を制御することができる。そのため、ゲート電極１２０における絶縁性の低下を防ぐことが可能となる。そのため、製品ロット毎の電界効果トランジスタにおける寄生抵抗のばらつきを抑制することができる。
【図面の簡単な説明】
【００５３】
【図１】図１は、本発明の第１実施例によるｎ型ＭＩＳトランジスタ７００の製造方法を示す断面図である。
【図２】図２は、本発明の第１実施例によるｎ型ＭＩＳトランジスタ７００の製造方法を示す断面図である。
【図３】図３は、本発明の第１実施例によるｎ型ＭＩＳトランジスタ７００の製造方法を示す断面図である。
【図４】図４は、本発明の第１実施例によるｎ型ＭＩＳトランジスタ７００の製造方法を示す断面図である。
【図５】図５は、本発明の第１実施例によるｎ型ＭＩＳトランジスタ７００の製造方法を示す断面図である。
【図６】図６は、本発明の第２実施例によるｎ型ＭＩＳトランジスタ７０１の製造方法を示す断面図である。
【図７】図７は、本発明の第２実施例によるｎ型ＭＩＳトランジスタ７０１の製造方法を示す断面図である。
【図８】図８は、本発明の第２実施例によるｎ型ＭＩＳトランジスタ７０１の製造方法を示す断面図である。
【図９】図９は、本発明の第２実施例によるｎ型ＭＩＳトランジスタ７０１の製造方法を示す断面図である。
【図１０】図１０は、本発明の第２実施例によるｎ型ＭＩＳトランジスタ７０１の製造方法を示す断面図である。
【図１１】図１１は、本発明の第２実施例によるｎ型ＭＩＳトランジスタ７０１の製造方法を示す断面図である。
【符号の説明】
【００５４】
１００  ｐ型シリコン基板
１１０  ゲート絶縁膜
１２０  ゲート電極
１３０  不純物領域
１４０、１４１  素子分離領域
１５０  抵抗素子用ポリシリコンパターン
１６０  シリコン酸化膜
１６１  サイドウォール・スペーサ
１７０  シリコン窒化膜（第１絶縁膜）
１７１  シリコン窒化膜（第１絶縁膜）
１７２  シリコン窒化膜（第１絶縁膜）
１８０  矢印（不純物イオン注入）
１８１  不純物領域
１９０  シリコン窒化膜（第２絶縁膜）
１９１  シリコン窒化膜（第２絶縁膜）
１９２  シリコン窒化膜（第２絶縁膜）
２００  シリサイドブロック
２０１  シリサイドブロック
２１０  シリサイド層
２２０  シリコン酸化膜
２２１  第１サイドウォール・スペーサ
２３０  シリコン窒化膜
２３１  第２サイドウォール・スペーサ
２４０  シリコン酸化膜
２４１  第３サイドウォール・スペーサ
４００、４０１  ＭＩＳトランジスタ
５００、５０１、５１０、５１１  抵抗形成領域
７００  半導体装置
７０１  半導体装置
【図１】
0005292878.tif 000002
【図２】
0005292878.tif 000003
【図３】
0005292878.tif 000004
【図４】
0005292878.tif 000005
【図５】
0005292878.tif 000006
【図６】
0005292878.tif 000007
【図７】
0005292878.tif 000008
【図８】
0005292878.tif 000009
【図９】
0005292878.tif 000010
【図１０】
0005292878.tif 000011
【図１１】
0005292878.tif 000012