(57)【特許請求の範囲】
【請求項１】
基板の上に配置された半導体フィンと、
前記半導体フィンの側壁上に配置されたゲート誘電体と、
前記半導体フィン及び前記ゲート誘電体を覆う逆Ｕ字形状のゲート電極であって、前記半導体フィンのより近くに配置されたコンフォーマルな第１の領域における第１の応力と、該半導体フィンからより遠くに配置されたコンフォーマルな第２の領域における、前記第１の応力とは異なる第２の応力とを有するゲート電極と、
前記ゲート電極によって覆われていない前記半導体フィンの端部に設けられた一対のソース／ドレイン領域と、
を備えるフィンＦＥＴ構造体。
【請求項２】
前記基板が半導体オン・インシュレータ基板である、請求項１に記載のフィンＦＥＴ構造体。
【請求項３】
前記半導体フィンは、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体材料及び有機半導体材料からなる群から選択された半導体材料を備える、請求項１に記載のフィンＦＥＴ構造体。
【請求項４】
前記半導体フィンは、前記基板内の台座の上に配置される、請求項１に記載のフィンＦＥＴ構造体。
【請求項５】
前記ゲート電極の上に配置された、前記第２の応力及び前記第１の応力とは異なる第３の応力を有する応力付与層をさらに備える、請求項１に記載のフィンＦＥＴ構造体。
【請求項６】
構造体を製造する方法であって、
基板の上に半導体フィンを形成するステップと、
前記半導体フィンのより近くに配置された第１の領域における第１の応力と、該半導体フィンからより遠くに配置された第２の領域における、前記第１の応力とは異なる第２の応力とを有するゲート電極を、該半導体フィンの上に形成するステップとを含み、
前記ゲート電極を形成するステップは、
前記半導体フィンを覆う逆Ｕ字形状のゲート電極材料を形成するステップと、
前記逆Ｕ字形状のゲート電極材料にイオン注入して部分的にアモルファス化されたゲート電極を形成するステップであって、前記ゲート電極は、前記半導体フィンのより近くのアモルファス化されていない領域と、前記半導体フィンからより遠くのアモルファス化された領域とを含む、ステップと、
前記部分的にアモルファス化されたゲート電極上に応力付与層を形成するステップと、
前記応力付与層の形成後の前記ゲート電極をアニールして、前記ゲート電極の前記アモルファス化された領域を再結晶化させて前記第２の応力を有する前記第２の領域を形成するステップと、
前記アニール後に前記応力付与層を除去するステップとを含み、
前記ゲート電極の前記アモルファス化されていない領域は、前記第１の応力を有する前記第１の領域を提供する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体構造体に関する。より具体的には、本発明は、半導体構造体内の機械的応力効果及び／又はドーパント再分配効果の利用による強化された半導体デバイス性能に関する。
【背景技術】
【０００２】
半導体技術が進歩し、半導体デバイスの密度要件が増したため、デバイスのゲート電極長の減少といった、寸法が減少した半導体デバイス（例えば、ＭＯＳＦＥＴデバイス）を製造する必要性が増した。著しい寸法の減少に起因する密度の増加に適応する新規な半導体構造体が、ｆｉｎＦＥＴ構造体を用いる二重ゲート・デバイスである。ｆｉｎＦＥＴ構造体は、基板の上に横方向の半導体フィンの組を含む垂直方向のチャネル・デバイスを提供するものである。望ましい短チャネル効果（ＳＣＥ）制御を得るために、半導体フィンのデバイス・チャネル領域を十分に薄いものにし、完全欠乏型半導体デバイスの形成を保証する。一般に、一対のゲート誘電体層が、対向する一対の半導体フィン側壁の上に配置される。一般に、逆Ｕ字形状のゲート電極が、半導体フィンの上に配置され、ゲート誘電体層の対を覆っている。他の幾つかの場合には、ゲート電極は、フィンの上に配置されないため、フィンの側壁に制限される。
【０００３】
望ましいＳＣＥ制御を有する省スペースのトランジスタ構造体を提供するｆｉｎＦＥＴ構造体の域を越えて、半導体デバイスは、今や、トランジスタ性能を強化するために、機械的応力の効果（ＭＳＥ）及び／又はドーパント再分布又は移動度の効果を用いるように設計されることが多い。一般に、ＭＳＥは、半導体デバイス内に強化された電荷キャリア移動度を提供するように設計される。一般に、強化された電荷キャリア移動度により、強化された半導体デバイス性能がもたらされる。
【０００４】
ｆｉｎＦＥＴ構造体の性能を改善するために、応力が加えられた部品を用いてｆｉｎＦＥＴ構造体を製造することができる。例えば、（１）特許文献１のＲＩＭ、及び、（２）特許文献２のＬｅｅ他の各々が、ｆｉｎＦＥＴ内の応力が加えられた半導体フィン構造体を教示する。それぞれが、応力が加えられた半導体フィン構造体を形成する際に、層状部品のために格子不整合を用いることによって、応力が加えられた半導体フィン構造体を提供する。
【０００５】
ｆｉｎＦＥＴデバイスの望ましいＳＣＥ制御及び省スペースの利点は、半導体デバイス技術において著しく重要なものであり続けると思われ、同様に、応力が加えられた構造体も、性能が強化された半導体デバイスを提供し続けることから、ｆｉｎＦＥＴ内で応力が加えられた構造体が引き続き利用されると思われる。
【０００６】
【特許文献１】米国特許第６，８１５，７３８号明細書
【特許文献２】米国公開第２００４／０２５６６４７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、一対のｆｉｎＦＥＴ構造体、及び、ｆｉｎＦＥＴ構造体の製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
ｆｉｎＦＥＴ構造体の対の第１のものが、基板の上に配置された半導体フィンを含む。この構造体はまた、半導体フィンの上に配置されたゲート電極も含む。第１の構造体内では、第１のゲート電極が、半導体フィンのより近くに配置された第１の領域における第１の応力と、該半導体フィンからより遠くに配置された第２の領域における、第１の応力とは異なる第２の応力とを有する。
【０００９】
ｆｉｎＦＥＴ構造体の対の第２のものが、基板内の台座の上に配置された半導体フィンを含む。この半導体フィンは、基板内の台座の上に位置合わせ状態に配置されることが好ましい。
【００１０】
この方法は、ｆｉｎＦＥＴ構造体の第１のものから得られる。この方法は、基板の上に半導体フィンを形成するために提供される。この方法はまた、半導体フィンの上にゲート電極を形成するためにも提供され、ゲート電極は、半導体フィンのより近くに配置された第１の領域における第１の応力と、半導体フィンからより遠くに配置された第２の領域における、第１の応力とは異なる第２の応力とを有する。
【発明を実施するための最良の形態】
【００１１】
下記に述べられるように、本発明の目的、特徴、及び利点は、好ましい実施形態の説明の文脈において理解される。本開示の重要な部分を形成する好ましい実施形態の説明は、添付図面の文脈の中で理解される。
【００１２】
本発明は、性能が強化されたｆｉｎＦＥＴ構造体と、ｆｉｎＦＥＴ構造体を製造する方法とを提供するものである。
【００１３】
図１〜図１３は、本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【００１４】
具体的には、図１は、埋込み誘電体層１２が上に配置された基板１０を示す。半導体層１４が、埋込み誘電体層１２の上に配置される。ハードマスク層１６が、半導体層１４の上に配置される。最後に、パターン形成されたフォトレジト層１８が、ハードマスク層１６の上に配置される。
【００１５】
基板１０は、これらに限られるものではないが、導体材料、半導体材料、又は誘電体材料を含む、幾つかの材料のいずれかを含むことができる。一般的には、基板１０は、半導体材料を含む。半導体材料は、これらに限られるものではないが、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）合金、炭化シリコン（ＳｉＣ）、シリコン・ゲルマニウム合金カーバイド（ＳｉＧｅＣ）、及び（ＩＩＩ−Ｖ族）及び（ＩＩ−ＶＩ族）半導体材料のような化合物半導体材料を含む群から選択することができる。化合物半導体材料の限定されない例は、ヒ化ガリウム材料、ヒ化インジウム材料、及びリン化インジウム材料を含む。一般的には、基板１０は、約１ミルから約３ミルまでの厚さを有する。
【００１６】
埋込み誘電体層１２は、一般に、基板１０が半導体材料を含むときに、該基板１０を構成する半導体材料の酸化物を含む。代替的に、埋込み誘電体層１２は、窒化物、酸窒化物、又は代替的な誘電体材料を含むことができる。半導体製造の技術分野において通常の方法を用いて、埋込み誘電体層１２を形成することができる。この方法の限定されない例は、熱アニール法、化学気相成長法、及び物理気相成長法を含む。一般的に、埋込み誘電体層１２は、約２００オングストロームから約１００００オングストロームまでの厚さを有する。
【００１７】
半導体層１４は、同様に当該技術分野において通常のものである幾つかの半導体材料のいずれかを含むことができる。半導体材料は、これらに限られるものではないが、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、炭化シリコン、シリコン・ゲルマニウム合金カーバイド、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他の化合物（ＩＩＩ−Ｖ族）及び（ＩＩ−ＶＩ族）半導体材料を含むことができる。半導体層１４はまた、有機半導体材料を含むこともできる。一般的に、半導体層１４は、約３００オングストロームから約１０００オングストロームまでの厚さを有する。
【００１８】
基板１０（半導体材料を含むとき）、埋込み誘電体層１２、及び半導体層１４は、全体として、半導体オン・インシュレータ基板を含む。実施形態及び本発明において、基板１０は、一般に、シリコン又はシリコン・ゲルマニウム合金半導体材料を含み、埋込み誘電体層１２は、一般に、対応するシリコン又はシリコン・ゲルマニウム合金半導体材料を含み、半導体層１４もまた、一般に、対応するシリコン又はシリコン・ゲルマニウム合金半導体材料を含む。半導体製造の技術分野において通常のものである幾つかの方法のいずれかを用いて、半導体オン・インシュレータ基板を形成することができる。こうした方法の限定されない例は、層転写法、積層法、特にｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  ｏｘｙｇｅｎ（ＳＩＭＯＸ）法を含む。
【００１９】
ハードマスク層１６は、他の点では当該技術分野においてほぼ通常のものであるハードマスク材料を含む。ハードマスク材料の限定されない例は、一般にシリコン及び／又はゲルマニウムの酸化物、窒化物、及び酸窒化物を含むが、他の元素の酸化物、窒化物、及び酸窒化物を用いることもできる。上述のハードマスク材料は、これらに限られるものではないが、熱アニール法、化学気相成長法、及び物理気相成長スパッタリング法を含む方法を用いて堆積させることができる。一般的に、ハードマスク層１６は、約２００オングストロームから約４００オングストロームまでの厚さを有するが、こうした厚さは、実施形態又は本発明を制限するものではない。
【００２０】
パターン形成されたフォトレジト層１８が、当該技術分野において通常のものであるフォトレジト材料を含むことができる。限定されない例は、正のフォトレジト材料、負のフォトレジト材料、及びハイブリッド・フォトレジト材料を含む。レジストを処理し、スピン・コーティング、露光、及び当該技術分野において通常のものである現像方法及び材料を用いて、パターン形成されたフォトレジト層１８を形成することができる。一般的に、パターン形成されたフォトレジト層１８は、約５０００オングストロームから約１５０００オングストロームまでの厚さを有する。
【００２１】
図２は、連続的にハードマスク層１６、半導体層１４、及び部分的に埋込み誘電体層１２をエッチングし、半導体フィン１４ａの上に位置合わせ状態に配置され、次に、エッチングされた埋込み誘電体層１２’内の台座１３の上に位置合わせ状態に配置された、パターン形成されたハードマスク層１６ａを生成した結果を示す。一般的に、台座１３は、エッチングされた埋込み誘電体層１２’内に、約２００オングストロームから約４００オングストロームまでの高さを有する。パターン形成されたハードマスク層１６ａを形成するための少なくともハードマスク層１６の上記エッチングは、パターン形成されたフォトレジト層１８をエッチング・マスクとして用いながら行われる。半導体層１４から半導体フィン１４ａをパターン形成するとき、及び、通常、埋込み誘電体層１２をエッチングして埋込み誘電体層１２’を形成するときにも、パターン形成されたフォトレジト層１８を有する又は有していないパターン形成されたハードマスク層１６ａが利用される。
【００２２】
上記の層を異方的にエッチングし、よって、ほぼ真っ直ぐな側壁を形成することが好ましい。こうしたエッチングには、一般的に、反応性イオン・エッチング・プラズマ・エッチング液又はイオンビーム・エッチング液のような別の異方性エッチング液が用いられる。通常あまり一般的ではないものの、特定状況下で湿式化学エッチング液材料を用いることもできるが、これらは、一般に、等方性エッチング液である。反応性イオン・エッチング・プラズマ・エッチング液を用いる場合、シリコン含有ハードマスク材料又はシリコン含有誘電体材料をエッチングするとき、フッ素含有エッチング液のガス組成が用いられる。シリコン含有半導体材料又はゲルマニウム含有半導体材料をエッチングするとき、塩素含有エッチング液のガス組成が用いられる。
【００２３】
図３は、半導体フィン１４ａの対向する一対の側壁の上に配置された一対のゲート誘電体層２０を示す。ゲート誘電体層２０の対は、一般に、半導体フィン１４ａを構成する半導体材料の熱酸化物を含む。図示されるように、熱技術が用いられるとき、ゲート誘電体層２０は、半導体フィン１４ａの表面部分内に形成される。代替的に、熱成長された誘電体材料以外の堆積された誘電体材料を用いることもできる。堆積された誘電体が用いられるとき、ゲート誘電体は、通常、側壁上にも、半導体フィン１４ａの上にも存在する。こうした代替的な堆積された誘電体材料は、これらに限られるものではないが、真空において測定されたときに約４から約２０までの誘電率を有する他の酸化シリコン、窒化シリコン、及び酸窒化シリコン、並びに、酸化ハフニウム、ケイ化ハフニウム、酸化アルミニウム、酸化チタン、酸化ランタン、チタン酸バリウム・ストロンチウム（ＢＳＴ）、ジルコン酸チタン酸鉛（ＰＺＴ）及び他の強誘電性材料のようなより重い酸化金属を含むことができる。より重い酸化金属は、一般に、約２０より大きい誘電率、ことによると少なくとも１００の高さの誘電率を有する。一般に、ゲート誘電体層２０の対の各々は、熱酸化シリコン材料からなるとき、約１０オングストロームから約２０オングストロームまでの厚さを有する。
【００２４】
図４は、半導体フィン１４ａ、エッチングされた埋込み誘電体層１２’、ゲート誘電体層２０の対、並びにパターン形成されたハードマスク層１６ａの上に配置された逆Ｕ字形状のゲート電極２２を示す。ゲート電極２２は、一般に、ドープされたポリシリコン材料（すなわち、立法センチメートル当たり、約１ｅ１８から１ｅ２０までのドーパント原子のドーパント濃度）。深さが特定されたアモルファス領域、さもなければ非結晶領域を形成するために、ゲート電極導体材料が、通常状態で結晶状態にあるか、さもなければ、非結晶化又はアモルファス化その他の処理を受けやすい秩序状態にある場合には、代替的なゲート電極導体材料を用いることができる。したがって、こうした他の導体材料は、これらに限られるものではないが、特定の金属、金属合金、金属窒化物、及び金属シリサイドを含むことができる。他の点で当該技術分野においてほぼ通常のものである堆積方法及びパターン形成方法を用いて、ゲート電極２２を形成することができる。限定されない例は、化学気相成長法及び物理気相成長法を含む。一般に、ゲート電極２２は、約８００オングストロームから約１５００オングストロームまでの厚さを有する。
【００２５】
図５は、図４の半導体構造体に対応する半導体構造体の概略的な平面図を示す。
【００２６】
図５は、エッチングされた埋込み誘電体層１２’を示す。ドッグボーン形状のパターン形成されたハードマスク層１６ａが、エッチングされた埋込み誘電体層１２’の上に配置される。半導体フィン１４ａ及びゲート誘電体層２０の対が、パターン形成されたハードマスク１６ａの下に位置合わせされる。要素１４ａ及び２０は、図５には具体的に示されていない。ゲート電極２２は、その中央部において、半導体フィン１４ａ及び上にあるパターン形成されたハードマスク層１６ａを横断する。ゲート電極２２によって覆われた半導体フィン１４ａの部分は、チャネル領域を含む。ゲート電極２２によって覆われていない半導体フィン１４ａの端部分は、続いて一対のソース／ドレイン領域を配置し、形成することができる領域を含む。パターン形成されたハードマスク層１６ａ及びその下に位置合わせされた半導体フィン１４ａの両方のドッグボーン形状は、中央の軸方向部分より大きい線幅を有する一対の耳付き両端部まで延びる軸方向の中央部分を有するように意図される。中央の軸方向部分は、約０．０５ミクロンから約０．３０ミクロンまでの線幅を有することができるが、実施形態も本発明も、このような線幅の範囲に限定されるものではない。図５は、特定の角度をもつパターン形成されたハードマスク層１６ａのドッグボーンの耳付き両端部を示すが、図５に示されるような個々のｆｉｎＦＥＴ構造体において、耳付き両端部は、代替的に、あまり角度がついていない形状をもつものであってもよい。
【００２７】
同様に、図５の概略的な平面図は、単一の半導体フィン及びゲート電極を有する別個のデバイスとして本実施形態によるｆｉｎＦＥＴを示すが、こうした特定の構造体は、実施形態又は本発明を制限するものではない。寧ろ、実施形態は、多数のｆｉｎＦＥＴデバイスを、一方向又は両方向の単一の細長い橋渡し状ゲート電極（ゲート電極２２のような）と結合させることもできると考えられる。また、多数のデバイスを、一方向又は両方向の代替的な橋渡し状半導体フィン（半導体フィン１４ａのような）を通して結合させることもできる。
【００２８】
図６は、図５に示される断面参照面６−６に従った、半導体フィン１４ａのソース／ドレイン拡張領域を通る概略的な断面図を示す。
【００２９】
図６は、エッチングされた埋込み誘電体層１２’内の台座１３の上に配置された半導体フィン１４ａを示す。図６はまた、半導体フィン１４ａの対向する側壁の上に配置されたゲート誘電体層２０の対、及び、該半導体フィン１４ａの上に配置されたパターン形成されたハードマスク層１６ａも示す。最後に、図６は、拡張領域内に配置された拡張注入及び／又はハロ注入を形成するために用いられる第１の注入イオン２１の線量を示す。第１の注入イオン２１の線量は、一般に、エッチングされた埋込み誘電体層１２’の主面に対して、約３０°から約４５°までの傾斜角で、かつ、さらにｆｉｎＦＥＴ製造の技術分野において通常の濃度で与えられる。第１の注入イオン２１の線量はまた、製造されることが望ましいｆｉｎＦＥＴの極性に適切な極性も有する。
【００３０】
図７は、概略的な断面図が図６に示されるｆｉｎＦＥＴの更なる処理の結果を示す、概略的な断面図を示す。
【００３１】
図７は、ゲート誘電体層２０の対の側壁を覆い、図６に示されるようなパターン形成されたハードマスク層１６ａを組み込む連続的スペーサ層１６’を示す。一般的に、連続的スペーサ層１６’は、パターン形成されたハードマスク層１６ａを構成するハードマスク材料と類似したスペーサ材料、同等のスペーサ材料、又は同一のスペーサ材料を含む。典型的な限定ではない例は、酸化物、窒化物、及び酸窒化物を含む。一般的に、連続的スペーサ層１６’は、異方性エッチバック・ステップに続くブランケット層（すなわち、約３００オングストロームから約５００オングストロームまでの厚さ）の堆積ステップを用いて形成される。ブランケット層の堆積のために、化学気相成長法（熱作動式及びプラズマ作動式）並びに物理成長法を用いることができる。他の方法を排除するものではない。
【００３２】
図７に示されるような連続的スペーサ層１６’は、概略的な断面図が図４に示される半導体構造体の更なるアモルファス化イオン注入処理に伴って、半導体フィン層１４ａ内のソース／ドレイン領域及び拡張領域に、望ましくないイオン注入による損傷がもたらされることを防止する。したがって、図６の半導体構造体の拡張及びハロ・イオン注入処理も、図７に示される連続的スペーサ層１６’処理も、通常、実施形態及び本発明による図４の半導体構造体の付加的なアモルファス化イオン注入処理の前に行われる。
【００３３】
図８は、図５に示される断面参照面４−４を貫通して見たときの、図４の半導体構造体のこうした付加的なアモルファス化イオン注入処理の結果を示す。同様に、付加的なアモルファス化イオン注入処理は、一般に、図６及び図７に示される処理の後に行われる。
【００３４】
図８は、部分的にアモルファス化されたゲート電極２２’を形成するためにゲート電極２２にイオン注入した結果を示す。部分的にアモルファス化されたゲート電極２２’は、半導体フィン１４ａのより近くに配置されたアモルファス化されていないサブ層２２ａを含む。部分的にアモルファス化されたゲート電極２２’はまた、半導体フィン１４ａからより遠くに配置された表面層のようなアモルファス化されたサブ層２２ｂも含む。部分的にアモルファス化されたゲート電極２２’は、アモルファス化されたサブ層２２ｂの厚さに対応する距離だけアモルファス化される。この距離は、半導体フィン１４ａとエッチングされた埋込み誘電体層１２’との界接面より深いことが好ましい。アモルファス化は、アモルファス化イオン２３の線量を用いて行われる。アモルファス化イオン２３の線量は、図８に示されるような部分的にアモルファス化されたゲート電極２２’によって覆われていない半導体フィン１４ａ内のソース／ドレイン領域の特定の部分、又は、図７に示されるような連続的スペーサ層１６’のより厚い部分をドープするために、アモルファス化イオンを用いることもできる限り、ドーパント・イオンも含む多様なものであることが好ましい。アモルファス化イオン２３は、同様に、ゲルマニウム・アモルファス化イオンのような、非ドーパント・アモルファス化イオンを含むこともできる。他のより重い非アモルファス化イオンを用いることもできる。一般的に、ドーパント・アモルファス化イオン及び非ドーパント・アモルファス化イオンを含むアモルファス化イオン３４の総濃度は、立方センチメートル当たり、約１ｅ１８から約１ｅ２２までのドーパント原子である。アモルファス化イオン２３は、図６に示されるように、約３０°から約４５°までの傾斜角で提供されることが好ましいが、これは、本実施形態においても又は本発明においても必要とされない。
【００３５】
図９は、部分的にアモルファス化されたゲート電極２２’の上に配置されたパッド誘電体層２４、及び、該パッド誘電体層２４の上に配置された応力付与層２６を示す。
【００３６】
パッド誘電体層２４は、一般に、パッド誘電体層のために従来より用いられるような幾つかの誘電体材料のいずれかを含む。限定ではない例は、酸化シリコン材料、窒化シリコン材料、及び酸窒化シリコン材料を含む。酸化シリコン材料が、特に一般的である。パッド誘電体層２４は、当該技術分野において通常のものである幾つかの方法のいずれかを用いて形成することができる。限定ではない例は、熱酸化法、化学気相成長法、及び物理気相成長法を含む。熱酸化法を用いてパッド誘電体層２４を形成し、酸化シリコン材料を生成することが好ましい。一般的に、パッド誘電体層２４は、約１０オングストロームから約１００オングストロームまでの厚さを有する。
【００３７】
応力付与層２６は、幾つかの応力付与材料のいずれかを含むことができるが、実際的な観点から、応力付与材料は、応力付与層又は下にあるいずれかの層の劣化がない高温アニールを可能にする熱抵抗特性をもたなければならない。応力付与材料の限定されない例は、窒化シリコン材料及び酸窒化シリコン材料である。窒化シリコン材料が特に好ましい。応力付与層２６は、ｎ−ｆｉｎＦＥＴ又はｐ−ｆｉｎＦＥＴに適した正の応力又は負の応力を有することができる。
【００３８】
同じく実際的な観点から、応力付与層２６を形成するときに応力に影響を及ぼすように用い得る幾つかのプロセス変数がある。限定されない例は、堆積温度、開始材料、堆積速度及び厚さである。一般的に、応力付与層は、約５００オングストロームから約２０００オングストロームまでの厚さを有するが、実施形態も本発明もそのように制限されるものではない。
【００３９】
図１０は、図９の半導体構造体を熱アニールした結果を示す。熱アニールに伴って、部分的にアモルファス化されたゲート電極２２’が再結晶化し、再結晶化されたゲート電極２２’’を生成する。本実施形態の文脈内では、部分的にアモルファス化されたゲート電極２２’を再結晶化し、再結晶化されたゲート電極２２’’を生成することが、同時にアモルファス化されたサブ層２２ｂの再結晶化を引き起こし、再結晶化されたサブ層２２ｂ’を生成する。部分的にアモルファス化されたゲート電極２２’が再結晶化し、再結晶化されたゲート電極２２’’を生成するとき、該部分的にアモルファス化されたゲート電極２２’は、応力付与層２６の応力条件の影響下でそれを行う（すなわち、特にアモルファス化されたサブ層２２ｂに対して）。したがって、再結晶化されたゲート電極２２’’は、半導体フィン１４ａ及びエッチングされた埋込み誘電体層１２’のより近くに配置された第１の部分又は領域（すなわち、最初の応力レベルを用いて形成されたアモルファス化されていないサブ層２２ａ）における第１の応力と、半導体フィン１４ａ及びエッチングされた埋込み誘電体層１２’からより遠くの別個の第２の部分又は領域（すなわち、再結晶化されたサブ層２２ｂ’）における第２の応力とを有する。さらに、再結晶化及びそれに伴う熱アニール中、部分的にアモルファス化されたゲート電極２２’及び半導体フィン１４ａ内に含まれるドーパントが、応力付与層２６からアモルファス化されたサブ層２２ｂ内に与えられる応力の文脈内で再分布される。この種及び機構のドーパントの再分布も、ｆｉｎＦＥＴデバイス性能を強化することができる。
【００４０】
再結晶化されたゲート電極２２’’については、内部の第１の応力を第２の応力より小さくすることができ、又は、第１の応力を第２の応力より大きくすることもできる。第１の応力及び第２の応力は、共に圧縮応力としてもよく、又は、共に引張応力としてもよい。代替的に、第１の応力及び第２の応力の一方を引張応力とし、第１の応力及び第２の応力のもう一方を圧縮応力とすることもできる。（応力勾配をもたらす。）
【００４１】
部分的にアモルファス化されたゲート電極２２’を再結晶化し、再結晶化されたゲート電極２２’’を生成することは、半導体製造の技術分野において通常のものである幾つかの熱アニール法のいずれかを用いて行うことができる。限定されない例は、炉アニール法及び高速熱アニール法を含む。一般的に、限定的ではないが、部分的にアモルファス化されたゲート電極２２’が、約２時間から約６時間までの時間、約１０００℃から約１２００℃までの温度で熱アニールされる。一般的に、熱アニールは、ヘリウム、アルゴン、クリプトン、又は窒素雰囲気のような不活性雰囲気内で行われるが、これは、必要とされない。当業者には理解されるように、上記の熱アニール条件はまた、半導体フィン１４ａのソース／ドレイン領域の再結晶化、及び、内部に注入された活性ドーパントのドライブインをも提供する。
【００４２】
図１１は、図１０の半導体構造体から、応力付与層２６及びパッド誘電体層２４を連続的に剥離した結果を示す。剥離時に、再結晶化されたゲート電極２２’’は、露出されたままにされる。半導体製造の技術分野において通常の方法及び材料を用いながら、これらを連続的に剥離することができる。特に、制限なく、窒化シリコン材料又は酸窒化シリコン材料については、水溶性リン酸材料を用いることができる。同様に制限なく、酸化シリコン材料については、水溶性フッ化水素酸材料を用いることができる。他の適切な湿式化学エッチング材料及び乾式プラズマ・エッチング材料を用いることもできる。
【００４３】
図１１は、第１の例における、本発明の好ましい実施形態による半導体構造体を示す。第１の例において、半導体構造体は、エッチングされた埋込み誘電体層１２’内の台座１３の上に位置合わせされた半導体フィン１４ａを含む。台座１３は、エッチングされた埋込み誘電体層１２’の周囲部分の上に半導体フィン１４ａを離間配置する。この間隔のために、次に半導体フィン１４ａの上に配置され、形成される再結晶化されたゲート電極２２’’が、より完全な重複を有するように配置される。図１１によるｆｉｎＦＥＴ構造体内では、再結晶化されたゲート電極２２’’が、異なる応力を有する多数の領域を有する。この多数の領域は、半導体フィン１４ａのより近くに配置され、第１の応力を有する第１の領域と、該半導体フィン１４ａからより遠くに配置され、第１の応力とは異なる第２の応力を有する第２の領域とを含む。
【００４４】
好ましい実施形態は、異なる応力の２つの領域をもつ再結晶化されたゲート電極２２’’を有するものとして本発明を示すが、本実施形態も本発明も、そのように制限されるものではない。寧ろ、当業者には理解されるように、本発明は、多数の連続的な応力付与層の影響下で、同時及び連続的に行われる再結晶化と共に、ゲート電極のイオン注入アモルファス化を連続的に浅くしながら実施することができる。上記のプロセス・シーケンスは、幾重にも再結晶化されたゲート電極内に、さらに付加的に定められた応力領域を生成する。
【００４５】
図１２は、図１１のｆｉｎＦＥＴの更なる処理の結果を示す、概略的な平面図を示す。図１２はまた、図５にも対応するが、再結晶化されたゲート電極２２’’によって覆われていない半導体フィン層１４ａのソース／ドレイン領域の上に配置された一対のシリサイド層２８を有している。図５のｆｉｎＦＥＴ構造体と比較した図１２のｆｉｎＦＥＴ構造体を提供するために、再結晶化されたゲート電極２２’’によって覆われていない半導体フィン層１４ａの上に配置された、パターン形成されたハードマスク層１６ａの部分が除去される。これらは、半導体製造の技術分野において通常のエッチング方法を用いて除去することができる。この方法は、これらに限られるものではないが、湿式化学エッチング法、乾式プラズマ・エッチング法を含むことができる。
【００４６】
半導体フィン層１４ａのソース／ドレイン領域が露出されると、当該技術分野においても通常の方法を用いて、シリサイド層２８の対を形成することができる。一般的に、シリサイド層２８の対は、金属シリサイドを用いて形成され、金属層の堆積、熱アニール、及びその後の未反応の金属エッチング法（すなわち、サリサイド法）を形成する。代替的な方法を用いることもできる。一般的な金属シリサイド形成金属は、これらに限られるものではないが、タングステン、コバルト、白金、ニッケル、及びチタンを含む。熱アニール条件は、一般に、約１秒から約１０分間、約３５０℃から約８５０℃までである。未反応の金属エッチング液は、特定の金属に特有のものであり、一般に湿式化学エッチング液であるが、これは、本発明の要件ではない。一般に、シリサイド層２８の対の各々は、約５０オングストロームから約３００オングストロームまでの厚さを有する。これらは、本発明において任意のものである。
【００４７】
図１３は、本発明において、図１２に示されるようなシリサイド層２８の対が任意のものであるため、図１１又は図１２の半導体構造体の更なる処理の結果を示す。図１３は、再結晶化されたゲート電極２２’’の上に配置された第２の応力付与層３０を示す。この第２の応力付与層３０は、応力付与層２６のために用いられるものと類似した、同等の、或いは同一の応力付与材料を含むことができる。類似した方法、同等の方法、又は同一の方法を用いて、第２の応力付与層３０を形成することもできる。第２の応力付与層３０は、一般に、約２００オングストロームから約１０００オングストロームまでの厚さを有する。
【００４８】
本実施形態内では、第２の応力付与層３０は、（１）再結晶化されたゲート電極２２’’のアモルファス化されていないサブ層２２ａ内の半導体フィン１４ａのより近くの第１の応力、又は、（２）再結晶化されたゲート電極２２’’の再結晶化されたサブ層２２ｂ’内の半導体フィン１４ａからより遠い第２の応力のいずれとも異なる、第３の応力を有することができる。第１の応力、第２の応力、及び第３の応力は、連続的な応力の進行（増加又は減少のいずれか）を定めることができる。代替的に、これらは、不連続の応力の進行を定めることができる。第１の応力、第２の応力、及び第３の応力の各々は、別個に、引張応力又は圧縮応力とすることができる。第１の応力、第２の応力、及び第３の応力の大きさを変えることもできるが、一般に、約−３．５ＧＰａから２．５ＧＰａまでの範囲である。
【００４９】
図１３は、更なる本発明の好ましい実施形態による半導体構造体を示す。この半導体構造体は、内部の半導体フィン１４ａのより近くに配置された第１の領域（すなわち、アモルファス化されていないサブ層２２ａ）内の第１の応力と、半導体フィン１４ａからより遠くに配置された第２の領域（すなわち、再結晶化されたサブ層２２ｂ’）内の、第１の応力とは異なる第２の応力とを有する再結晶化されたゲート電極２２’’を含むｆｉｎＦＥＴ構造体を含む。このｆｉｎＦＥＴ構造体はまた、再結晶化されたゲート電極２２’’の上に配置された応力付与層３０も含む。応力付与層３０は、第１の応力又は第２の応力のいずれとも異なる第３の応力を有することができる。実施形態に従ったｆｉｎＦＥＴにおける再結晶化されたゲート電極２２’’の多数の部分内の異なる応力レベルが、ｆｉｎＦＥＴにおける半導体フィン１４ａ内の応力の調整を助ける。また、このことは、強化されたｆｉｎＦＥＴ性能をもたらし得る。
【００５０】
本発明の好ましい実施形態は、本発明の制限ではなく、本発明の例証である。本発明による、さらに添付の特許請求の範囲による実施形態を依然として提供しながら、本発明の好ましい実施形態による方法、材料、構造体、及び範囲に修正及び変更をなすことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図２】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図３】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図４】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図５】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図６】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図７】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図８】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図９】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図１０】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図１１】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図１２】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【図１３】本発明の好ましい実施形態によるｆｉｎＦＥＴ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図及び平面図を示す。
【符号の説明】
【００５２】
１０：基板
１２：埋込み誘電体層
１２’：エッチングされた埋込み誘電体層
１４：半導体層
１４ａ：半導体フィン
１６：ハードマスク層
１６ａ：パターン形成されたハードマスク層
１６’：連続的スペーサ層
１８：パターン形成されたフォトレジト層
２０：ゲート誘電体層
２２：ゲート電極
２２’：部分的にアモルファス化されたゲート電極
２２’’：再結晶化されたゲート電極
２４：パッド誘電体層
２６：応力付与層
２８：シリサイド層
３０：第２の応力付与層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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