(57)【特許請求の範囲】
【請求項１】
第１電源ノードと第１ノードの間に結合され、少なくとも１つの制御端子を有する第１オン・ダイ可変インピーダンス装置と、
第１電源ノードと第２ノードの間に結合され、少なくとも１つの制御端子を有する第２オン・ダイ可変インピーダンス装置と、
前記第２オン・ダイ可変インピーダンス装置の前記少なくとも１つの制御端子と第１の分圧器を形成するように第２ノードと接地の間に結合された外付け精密抵抗経路と、
入力端子および少なくとも１つの出力端子を有するオン・ダイ・インピーダンス制御回路であって、前記オン・ダイ・インピーダンス制御回路は入力端子と少なくとも１つの出力端子を有し、前記入力端子は第２ノードに結合され、かつ前記出力端子は前記第１および第２オン・ダイ可変インピーダンス装置の対応する前記制御端子に結合され、そして前記オン・ダイ・インピーダンス制御回路は少なくとも２つの入力端子を有するコンパレータと、前記コンパレータの出力端子に結合された状態機械（４３０）とを備える、
オン・ダイ・インピーダンス制御回路であって、
前記コンパレータの前記入力端子の一方に、低域フィルタ（４２２、４２４）を介して前記第１の分圧器（４１０、４１６）の第２ノード（４１２）を結合するとともに、
前記コンパレータの前記入力端子の他方に、前記第１電源ノードと接地との間で直列に結合された２つの抵抗を有する第２の分圧器（４１８、４２０）の該２つの抵抗の間のノード（４３４）を結合し、
前記コンパレータの出力端子の出力を、前記コンパレータの出力端子を周期的に前記低域フィルタのＲＣ時定数の半分に等しいかまたはそれより小さいサンプリング周期でサンプルするように構成される前記状態機械（４３０）を介して、前記第１および第２オン・ダイ可変インピーダンス装置のそれぞれの前記少なくとも一つの制御端子（４０２、４１０）に結合し
て前記第１および第２オン・ダイ可変インピーダンス装置のインピーダンスを制御するオン・ダイ・インピーダンス制御回路と
を備える回路。
【請求項２】
内部に配置された複数の出力ドライバを有する第１の集積回路と、
少なくとも１つの第２の集積回路に外付けされ、それぞれが前記出力ドライバに結合された複数の電気導体と、
それぞれが前記複数の電気導体に結合された複数の可変インピーダンス成端装置と基準成端装置とを有する前記第２の集積回路と、この第２の集積回路内に配置された第３の集積回路とを備えるとともに、前記複数の可変インピーダンス成端装置と基準成端装置のそれぞれが制御入力端子を有し、
前記第３の集積回路の内部に配置され、前記複数の可変インピーダンス成端装置と基準成端装置のインピーダンスを制御するために前記複数の可変インピーダンス成端装置と基準成端装置の前記制御入力端子に結合された出力端子を有するインピーダンス制御回路と
を備えるシステムであって、
前記インピーダンス制御回路は、少なくとも２つの入力端子を有するコンパレータと、前記コンパレータの出力端子に結合された状態機械（４３０）とを有し、
前記コンパレータの前記入力端子の一方に、低域フィルタ（４２２、４２４）を介して、電源ノードと接地との間で直列に結合された前記基準成端装置の制御入力端子と外付け精密抵抗とからなる第１の分圧器（４１０、４１６）の該制御入力端子と外付け精密抵抗との間のノード（４１２）を結合するとともに、
前記コンパレータの前記入力端子の他方に、前記電源ノードと接地との間で直列に結合された２つの抵抗を有する第２の分圧器（４１８、４２０）の該２つの抵抗の間のノード（４３４）を結合し、
前記コンパレータの出力端子の出力を、前記コンパレータの出力端子を周期的に前記低域フィルタのＲＣ時定数の半分に等しいかまたはそれより小さいサンプリング周期でサンプルするように構成される前記状態機械（４３０）を介して、インピーダンスを制御しようとする可変インピーダンス成端装置の制御入力端子と前記基準成端装置の制御入力端子に結合し
て当該可変インピーダンス成端装置と前記基準成端装置のインピーダンスを制御することを特徴するシステム。
【請求項３】
複数のオープン・ドレイン・ドライバを有する第１集積回路と、
前記複数のオープン・ドレイン・ドライバに結合された複数のバス線と、
複数の受信器回路を有する第２集積回路であって前記複数の受信器回路が前記複数のバス線に結合された第２集積回路と、
前記第２集積回路の内部に配置された、それぞれが制御入力端子を有する複数のインピーダンス制御成端装置と基準成端装置と
を備えるシステムであって、
前記複数のバス線のそれぞれに結合された前記複数のインピーダンス制御成端装置と基準成端装置は、少なくとも２つの入力端子を有するコンパレータと前記コンパレータの出力端子に結合された状態機械（４３０）を有したインピーダンス制御回路に結合され、    前記コンパレータの前記入力端子の一方に、低域フィルタ（４２２、４２４）を介して電源ノードと接地との間で直列に結合された前記基準成端装置の制御入力端子と外付け精密抵抗とからなる第１の分圧器（４１０、４１６）の該制御入力端子と外付け精密抵抗との間のノード（４１２）を結合するとともに、
前記コンパレータの前記入力端子の他方に、前記電源ノードと接地との間で直列に結合された２つの抵抗を有する第２の分圧器（４１８、４２０）の該２つの抵抗の間のノード（４３４）を結合し、
前記コンパレータの出力端子の出力を、前記インピーダンス制御回路によって、前記コンパレータの出力端子を周期的に前記低域フィルタのＲＣ時定数の半分に等しいかまたはそれより小さいサンプリング周期でサンプルするように構成される前記状態機械（４３０）を介して、インピーダンスを制御しようとするインピーダンス制御成端装置の前記制御入力端子と前記基準成端装置の制御入力端子に結合し
て前記インピーダンス制御成端装置と前記基準成端装置のインピーダンスを制御することを特徴とするシステム。
【発明の詳細な説明】
【０００１】    （発明の背景）
（発明の分野）
本発明は、一般に集積回路に関し、より詳細には、集積インピーダンス整合成端回路に関する。
【０００２】    （背景）
半導体製造技術の進歩により、回路の設計者は、非常に多くのトランジスタを１つのダイ上に統合することが可能になった。例えば、現代の集積回路（ＩＣ）は、一般に、１つの小さい基板上に相互接続された数百万のトランジスタを含んでいる。通常、これらは電界効果トランジスタ（ＦＥＴ）である。同時に、コンピュータ・アーキテクチャ、より具体的には、プロセッサ・アーキテクチャは、サイクル時間をより短くする方向に向かっている。半導体の製造とプロセッサ・アーキテクチャのこれらの進歩により、非常に高速な集積回路を生産するようになった。
【０００３】  コンピュータ・システムを含むがこれに限定されない多くの電子システムは、それぞれが高速で動作するいくつかの集積回路で作成されている。通常、様々な集積回路は、１つまたは複数のバスによって電子的に相互接続されている。通常、これらのバスは、様々な集積回路内部およびそれらの間で通信経路となる物理的な相互接続信号線の集合である。この分野で既知であるように、集積回路間でバスを介して転送される信号は、データ、命令、または制御情報などが代表として示されるであろう。これらの集積回路の高速動作能力から最高の利益を得るために、一般に、バスを介する高速データ転送速度での通信が所望される。
【０００４】  バスを介する高速電気通信を容易にするために、様々な技術が開発されてきた。例えば、論理１と論理ゼロを区別するために必要な電圧の変化を低減し、また、信号の遷移に必要な時間の量を低減し、したがってより速い動作に備えることなどである。バスを介する高速通信を可能にするために有用な他の技術は、成端装置を使用することである。適切な信号線の成端により、信号の反射によって生じる問題が低減または解消される。通常、成端装置は、信号線と電源ノードの間に結合されている抵抗として実装される。
【０００５】  低コストで面積効率の良い、伝送線に対するインピーダンス整合成端を提供する回路と方法が必要である。
【０００６】    （発明の概要）
簡潔にいえば、本発明は伝送線を終端し、著しく反射を低減するオンチップ・インピーダンス制御成端装置を提供する。
【０００７】  本発明のある実施態様では、本インピーダンス制御成端装置は、電源ノードと入力ノードの間に結合されたＮＦＥＴとＰＦＥＴのデジタル制御した組合せを含む。ターンオンさせられたＮＦＥＴとＰＦＥＴの数により、成端装置のインピーダンスが決定される。
【０００８】  本発明の他の実施態様では、インピーダンス制御成端装置は、電源ノードと入力ノードの間に結合され、成端装置のインピーダンスを設定するために、アナログ・バイアス電圧を提供する制御回路に結合されたゲート端子を有するｐチャネル電界効果トランジスタを含む。
【０００９】    （詳細な説明）
本発明の例示的な実施形態について、以下に記述する。明瞭化のために、本明細書では、実際の実装に関する全ての態様については記述しない。当然、そのような実際の実装の開発では、システムに関係する制約およびビジネスに関係する制約の準拠など、実装ごとに変動する開発者の特有の目標を達成するために、多くの実装特有の決定をしなければならないことを理解されたい。さらに、そのような開発努力は、複雑で時間がかかるにも関わらず、本開示の利益を有する当業者にとって、義務的な仕事であることを理解されたい。
【００１０】  概略
本発明の実施形態は、各信号線上で外部抵抗を必要とせずに、オフチップの伝送線を終端し、それにより必要な配線の量を低減するとともにシステムのコストを低減する回路と方法を提供する。
【００１１】  本発明による例示的な回路は、基準ｐチャネル電界効果トランジスタ（ＰＦＥＴ）に結合された出力端子を有するインピーダンス制御回路を含む。その基準ＰＦＥＴの出力インピーダンスを制御して、単一の外部抵抗のインピーダンスとほぼ整合させる。また、インピーダンス制御回路出力端子は、終端する各外部伝送線に結合された成端ＰＦＥＴのゲート端子を駆動するように結合されている。このようにして、単一の基準抵抗により、受信器チップに関するプロセス、電圧、温度の変動に関わらず、多くの伝送線を適切に終端することが可能になる。当業者なら、電界効果トランジスタは、可変インピーダンス装置と見ることができ、トランジスタのソース端子とドレン端子の間のインピーダンスが、ゲート端子に印加された電圧の関数であるということを理解するであろう。
【００１２】  本発明の代替実施形態は、ＮＦＥＴとＰＦＥＴの組合せを、基準成端装置およびインピーダンス制御信号線成端装置の両方として使用することが可能である。
【００１３】  外部成端抵抗をオンチップ・インピーダンス制御成端装置と置換することによって、外部抵抗に必要な回路板の領域が省かれる。さらに、外部抵抗を受信器チップに接続するために使用する配線スタブも除去される。配線スタブは、望ましくない信号の反射に寄与するので、配線スタブを除去することは利点である。
【００１４】  用語
チップ、集積回路、モノリシック装置、半導体装置、マイクロ電子装置という用語は、この分野では、しばしば区別なく使用される。本発明は、一般にこれらの用語がこの分野で理解されているように、上記の全てに適用可能である。
【００１５】  金属線、トレース、ワイヤ、導体、信号経路、シグナリング媒体という用語は全て関係付けられている。上記に列挙した関係付けられている用語は、一般に互換性があり、特有な場合から一般的な場合へこの順番で現れる。プリント回路板上の様々な導電素子は、導体のほかにもランド、バイアス、およびめっきスルー・ホールと呼ばれてきた。
【００１６】  「ゲート」という用語は、文脈に依存し、集積回路を記述する際に２つの意味で使用することができる。本明細書で使用するように、論理ゲートの文脈で使用するとき、ゲートは任意の論理機能を実現する回路を指す。トランジスタ回路構成の文脈で使用するときは、端子が３つであるＦＥＴの絶縁ゲート端子を指す。ＦＥＴは、半導体基板を考慮するときは、端子が４つの装置と見ることもできるが、本発明の例示的な実施形態を記述する目的では、従来のゲート−ドレン−ソースの端子が３つのモデルを使用して、ＦＥＴを記述する。
【００１７】  コンピュータ・システム、特にパーソナル・コンピュータ・システムでは、完全に機能的なコンピュータを形成するために、プロセッサの他に、いくつかの集積回路が必要の場合が多い。様々なメモリ制御、バス・インタフェース、および周辺機能は、一般にこれらの追加の集積回路に含まれる。この追加機能のほとんどは、集合的にチップ・セットと呼ばれる１つまたは複数のチップに組み込まれる。この機能を使用する集積回路は、コア論理チップ、またはブリッジ回路、あるいはグルー論理と呼ばれることもある。
【００１８】  いくつかの現代の電子システムでは、バスを使用して、様々な集積回路を相互接続する。通常、バスは、相互接続信号線の論理的な集まりを指す。バスの各相互接続信号線は、２つ以上の信号ソース、および／またはそれに結合された２つ以上の受信器を有することがある。例えばコンピュータなどの、これに限定されない、ある高性能システムでは、バスを使用して、マイクロプロセッサをチップ・セットまたは他のマイクロプロセッサに相互接続する。そのような相互接続の重要な特性は、非常に高速の動作が望ましいということである。そのような高速動作のシステムでは、ドライバおよび受信器として、Ｇｕｎｎｉｎｇ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｌｏｇｉｃ（ＧＴＬ）または他の同様の回路構成を使用することが一般的になっている。これらのオープン・ドレイン・ドライバは、様々な集積回路を１つに接続する伝送線を成端電源ノードに抵抗を経て終端することを要求する。成端電源ノードは、この分野では、しばしばＶttと呼ばれる。動作時のＶttの一般的な値は約１．５ボルトである。当業者および本開示の利益を有する者なら、成端電源に対し他の値を選択することが可能であることを理解するであろう。本発明は、成端電源の特定な値に限定されるものではない。
【００１９】  一般に、成端は、ボードまたは基板上に、外部抵抗を集積回路と共に同じ場所に配置することによって達成される。コンピュータ・システムでは、これらの外部成端抵抗は、しばしば、マザーボード上に配置されるか、または、カルフォルニア州サンタ・クララのＩｎｔｅｌ  Ｃｏｒｐ．から入手可能であるＰｅｎｔｉｕｍ（登録商標）ＩＩプロセッサなどのマイクロプロセッサでは、シングルエッジ接続カートリッジ（ＳＥＣＣ）に配置される。１つまたは複数の外部抵抗を各相互接続信号線に対して使用する。バスの相互接続信号線に結合された外部抵抗は、一般に、２つの目的のために役立つ。第１は、動作時に、いずれのオープン・ドレイン・バス・ドライバも能動的に相互接続信号線を低レベルにプルしないとき、外部抵抗が相互接続信号線を所定の電圧にプルアップする。第２に、動作時に、外部抵抗は、信号の反射を終端するように作用する。
【００２０】  伝送線を終端する、この場合では、様々な集積回路を相互接続しているバスの相互接続信号線を終端するとき、伝送線の特性インピーダンスと整合するように抵抗の値を選択する。信号が、このようにして終端される伝送線の端に到着するとき、電圧と、信号のエネルギーを搬送する現在の波形は、（理想的には）反射せずに、成端抵抗によって吸収される。信号が反射される場合、信号波伝送線の上下を進行し続け、したがって、後続の信号のエッジと干渉することになることに留意されたい。当業者なら、インピーダンスは、抵抗およびリアクタンスを含む複雑な値であるが、伝送線を終端するとき、特定の抵抗値を有する抵抗を選択することが一般的であることを理解するであろう。この分野で一般的であり、本明細書で使用するように、インピーダンスの整合は、負荷のインピーダンスを電力ソースの内部インピーダンスとほぼ等しくするように作用する抵抗を用いることを指すことが可能である。
【００２１】  外部抵抗の使用により、伝送線によく整合した成端が提供されるが、この構成は、いくつかの欠点を有する。個別の外部抵抗は高価である。さらに、これらの外部抵抗は、それらが取り付けられているボードまたはカートリッジ基板上で貴重な場所を消費する。さらに、入力バッファが接続されている伝送線上にスタブが存在する。このスタブは、伝送線上を進行する信号の一部を反射する傾向がある。
【００２２】  本発明の例示的な実施形態では、伝送線の成端は、オープン・ドレイン・ドライバによって駆動されるバス線に結合されている受信器とオンチップで統合されているＰＦＥＴによって形成されている。この例示的な実施形態では、バス線はＧＴＬとドライバによって駆動される。他の実施形態では、伝送線の成端はＮＦＥＴとＰＦＥＴの組合せを含むインピーダンス制御成端装置によって形成される。
【００２３】  受信器またはドライバとして機能する複数の集積回路がシステムに存在する場合、伝送線の遠方端の装置のみが、成端を組み込むことが必要であることに留意されたい。また、成端抵抗は、伝送線と完全に整合する必要はないので、不当に性能を犠牲にせずに、より理想的ではないが、より簡単な追跡回路を使用することが可能である。
【００２４】  回路構成
図２は、本発明の実施形態の概略図である。この場合では、集積回路の一部が示されており、より具体的には、オンチップ・インピーダンス制御成端装置と、基準装置を有するインピーダンス制御回路を備える入力バッファの一部が示されている。当業者および本開示の利益を有する者なら、本発明は、特定の集積回路の機能によって限定されないことを理解するであろう。すなわち、本発明のオンチップ・インピーダンス制御成端装置は、マイクロプロセッサ、チップ・セット、メモリ、グラフィックコントローラとして機能する集積回路、または高速バスに結合することが可能であるあらゆる他のタイプの集積回路に実装することが可能である。同様に、本発明を説明するために、１つの成端装置を示しているが、複数の成端装置は、全て、単一のインピーダンス制御回路によって制御されたインピーダンスを有することが可能であることを理解されたい。すなわち、単一の外部基準抵抗を使用して、複数の成端装置のインピーダンスを十分に設定することが可能である。
【００２５】  本明細書で言及しているように、インピーダンス制御回路は、オフチップ抵抗と共に基準オンチップ・ドライバを動作させることによって、基準オンチップ・ドライバのインピーダンスを制御するフィードバック・ループである。ある実装では、インピーダンス制御オンチップ・ドライバは、電界効果トランジスタとして実装される。他の実装では、インピーダンス制御オンチップ・ドライバは、ＮＦＥＴとＰＦＥＴの組合せとして実装され、ターンオンされるＮＦＥＴ／ＰＦＥＴの対の数がドライバのインピーダンスを決定する。一般に、基準オンチップ・ドライバは、電気的に直列に外部の精密抵抗に結合されており、それにより、抵抗を有する分圧器を形成する。ドライバの強度（例えば、電界効果トランジスタのオン抵抗、または複数の電界効果トランジスタの有効なオン抵抗、あるいはオンとされた電界効果トランジスタの数）を制御して、分圧器によって生成された電圧を電源電圧のほぼ半分に駆動する。これらの条件下では、オンチップ・ドライバと基準抵抗のインピーダンスはほぼ等しくなる。
【００２６】  オンチップ・ドライバのほぼ同一なコピーを、外部抵抗とほぼ整合するように動作するインピーダンス制御ドライバ（すなわち成端装置）として使用する。ある実装では、電界効果トランジスタは、基準オンチップ・ドライバのゲート端子に印加された電圧とほぼ同じ電圧をそれぞれのゲート端子に受けるように構成されている。そのような実施形態では、電源電圧と基板電圧などの他のパラメータも、基準オンチップ・ドライバと共に使用したものとほぼ同一の値に維持される。代替の実装では、以下でより完全に議論するが、複数のＮＦＥＴとＰＦＥＴを組み合わせて使用し、基準装置と成端装置の両方を形成する。そのような実装では、ＦＥＴのゲートは、通常、アナログ・バイアス電圧でほなく、デジタル制御信号を受信する。
【００２７】  図２に示すように、集積回路は、ソース−ドレンが電源ノード２０６と入力ノード２０４の間に結合された第１ＰＦＥＴ２０２を含む。入力ノード２０４は、バス線など相互接続信号線に結合するように適合されている。
【００２８】  入力バッファ回路２１８は入力ノード２０４に結合された入力端子を有する。当業者および本開示の利益を有する者なら、バス線から信号を受信することと、オンチップ・インピーダンス制御成端装置に結合することの両方に適している多くの入力バッファ回路構成が存在することを理解するであろう。任意の適切な入力バッフア回路構成を本発明による成端装置と併用することが可能である。入力バッファは、１つの論理ゲートと同程度に簡単にすることが可能であり、また、レベル・シフタ、ラッチ、差動増幅器、および／または緩衝の複数段階を含む非常に複雑なものも可能である。本発明は、特定の入力バッファ構成に限定されるものではない。
【００２９】  さらに図２を参照すると、電源ノード２０６とノード２１２の間にソース−ドレンが結合された第２ＰＦＥＴ２１０示されている。ノード２１２は、インピーダンス制御回路２１４の入力端子に結合されている。抵抗２１６がノード２１２と接地との間に結合されている。抵抗２１６は、通常、集積回路に外付けされている。例示的な実施形態では、抵抗２１６は精密度がプラスマイナス１％である５０オームの抵抗であるが、本発明は特定の抵抗値に限定されるものではない。ＰＦＥＴ２０２とＰＦＥＴ２１０のゲート端子は、共にノード２０８に結合されている。また、インピーダンス制御回路２１４の出力端子もノード２０８に結合されている。
【００３０】  ＰＦＥＴ２１０を抵抗２１６とインピーダンス制御回路２１４とともに動作させてノード２０８にバイアス電圧を生成する。ノード２０８のバイアス電圧は、入力ノード２０４と電源ノード２０６の間の経路の実効インピーダンスを決定する。
【００３１】  図３は、オンチップ・インピーダンス制御成端装置を備える第１集積回路と、バス・ドライバを備える第２集積回路と、第１および第２集積回路間に結合された信号線とを有する本発明によるシステムを示す。より具体的には、第１集積回路２０１は図２に示したものである。図３に示すように、第２集積回路３０１は、オープン・ドレイン・ドライバ回路を有する。この例示的なシステムでは、集積回路３０１のオープン・ドレイン・ドライバは、ｎチャネル電界効果トランジスタ（ＮＦＥＴ）３０２によって実施される。ＮＦＥＴ３０２は、出力ノード３０４と接地の間にドレン−ソースが結合されている。バス線３０６は、集積回路３０１の出力ノード３０４に結合されており、さらに、集積回路２０１の入力ノード２０４に結合されている。このようにして、２つの集積回路の間に相互接続信号線が形成されている。
【００３２】  図４は、本発明の代替実施形態の概略図を示す。この場合では、集積回路４０１の一部が示されており、より具体的には、オンチップ・インピーダンス制御成端装置を備える入力バッファの一部と、基準装置を有するインピーダンス制御回路が示されている。概略的には、図４からわかるように、基準成端装置は、外部精密抵抗と直列に構成されて分圧器を形成している。この分圧器の出力ノードがコンパレータの１つの入力端子に結合されている。オンチップで製作された第２分圧器の出力ノードがコンパレータの第２入力端子に結合されている。コンパレータの出力は、基準インピーダンスコントローラのインピーダンスが、外部抵抗のインピーダンスにほぼ整合するまで、それを低減または増大するために使用する制御情報を生成するように機能する状態機械に結合されている。状態機械の出力は、デジタル低域フィルタを通過した後、インピーダンス制御成端装置のインピーダンスを設定する。
【００３３】  さらに図４を参照すると、基準成端装置４１０は、ノード４１２に結合されている。抵抗４１６は、ノード４１２と接地の間に結合されている。通常、抵抗４１６は集積回路４０１に外付けされた精密抵抗（例えば、＋／−１％）である。抵抗４２２は、ノード４１２とノード４３２の間に結合されている。キャパシタ４２４は、ノード４３２と接地の間に結合されている。抵抗４２２とキャパシタ４２４は、低域フィルタを形成している。低域フィルタは、高周波数ノイズの注入を低減するように作用する。また、キャパシタ４２４は、電源ノイズの注入を遮断するようにも作用する。トランジスタとキャパシタのＲＣ時定数については、コンパレータの出力をサンプルするレートと関連して、以下でさらに議論する。この例示的な実施形態では、抵抗４２２は、ｎウェル抵抗として形成され、キャパシタ４２４は、ソース端子とドレン端子が電気的に結合されたｎチャネル電界効果トランジスタ（ＮＦＥＴ）で形成されている。他の構造を使用して、抵抗とキャパシタの両方を形成することができ、本発明は、ｎウェル抵抗、またはＮＦＥＴキャパシタに限定されないことを理解されたい。
【００３４】  抵抗４１８と４２０は、電源ノード４０６と接地の間で直列に結合されて分圧器を形成している。より具体的には、抵抗４１８は電源ノード４０６とノード４３４の間に結合され、抵抗４２０はノード４３４と接地の間に結合されている。それぞれの抵抗は、他方のインピーダンスに等しい、またはほぼ等しいインピーダンスを有する。このようにして、ノード４３４の電圧はノード４０６の電圧の半分にほぼ等しくなっている。この例示的な実施形態では、抵抗４１８と４２０のそれぞれは、ゲート端子がドレン端子に結合され、本体端子がソース端子に結合されているＰＦＥＴとして実装される。抵抗４１８と４２０のそれぞれは、ほぼ同一の物理的な配置を有するように集積回路４１０上に形成されることが好ましい。抵抗４１８と４２０のそれぞれは抵抗４２２の値の２倍にほぼ等しい抵抗値を有する。キャパシタ４２６がノード４３４と接地の間に結合されている。キャパシタ４２６は電源ノイズの注入を遮断するように作用する。キャパシタ４２４は、ソース端子とドレン端子が電気的に１つに結合されているｎチャネル電界効果トランジスタ（ＮＦＥＴ）として形成されている。他の構造を使用して、抵抗とキャパシタの両方を形成することができ、本発明は、ＰＦＥＴ抵抗、またはＮＦＥＴ抵抗に限定されないことを理解されたい。
【００３５】  さらに図４を参照すると、コンパレータ４２８が２つの入力端子と１つの出力端子を有することがわかる。コンパレータ４２８の第１入力端子は、ノード４３２に結合され、コンパレータ４２８の第２入力端子は、ノード４３４に結合されている。このようにして、基準成端装置４１０と抵抗４１６のインピーダンスの比の低域ろ過した関数であるノード４３２の電圧がノード４０６の電圧の半分にほぼ等しいノード４３４の電圧と比較される。
【００３６】  状態機械４３０がコンパレータ４２８の出力端子に結合されている。また、状態機械４３０は、クロック信号ＣＬＫを受信するように結合されている。クロック信号ＣＬＫの好ましい周期は、抵抗４２２とキャパシタ４２４のＲＣ時定数の半分に等しいかまたはそれより小さい。コンパレータ４２８の出力がクロック信号ＣＬＫの周期に従って状態機械４３０によってサンプルされる。状態機械４３０は、デジタル低域フィルタ４３６を経て、基準成端装置４１０に結合される出力を生成する。ノード４３２の電圧がノード４３４の電圧より高いことをコンパレータ４２８の出力が示す場合、状態機械４３０は、基準成端装置４１０のインピーダンスを増大させる出力を生成する。同様に、コンパレータ４２８の出力が、ノード４３２の電圧がノード４３４の電圧より小さいことを示す場合、状態機械４３０は、基準成端装置４１０のインピーダンスを低減させる出力を生成する。そのような状態機械の実装は、この分野ではよく知られており、そのようなブロックは、しばしば、コンピュータ・ソフトウェアによって実装される。当業者なら、ゲート・アレイ、標準セル、または完全に特注の集積回路の配置で状態機械を形成するなどのファクタに基づいて、実際のゲート・レベルの実装が変わる可能性があることを理解するであろう。
【００３７】  さらに図４を参照すると、状態機械４３０の出力４０８は、デジタル低域フィルタ４３６に結合されていることがわかる。デジタル低域フィルタ４３６によって生成される出力は、インピーダンス制御成端装置４０２に結合されている。ノード４３２とノード４３４の電圧は、決して正確には整合しない可能性があるので、状態機械４３０は、継続的に、インピーダンスを増大および低減するように基準成端装置４１０に命令するであろう。デジタル低域フィルタ４３６は、状態機械４３０が生成した出力を受信し、状態機械４３０の出力の急速な変化をろ過するように機能する。このようにして、インピーダンス制御成端装置４０２は伝送線を終端する比較的安定なインピーダンスの値を提供する。
【００３８】  代替として、デジタル低域フィルタは、コンパレータ４２８と状態機械４３０の間に結合することも可能である。これにより、インピーダンス制御信号、したがって、成端装置のインピーダンスが定常状態の条件下で、理想的な動作点のまわりを振動する結果となる。そのような振動は、デジタル低域フィルタを備えない回路で予期される振動よりも小さいものである。しかし、そのような構成は、デジタル・インピーダンスコントローラ４０２、４１０が比較的多数の制御信号入力を有するとき、低域フィルタを実装することがより簡単であるという点で、有利である。デジタル低域フィルタ４３６をコンパレータ４２８と状態機械４３０の間に配置することによって、低域フィルタは唯一の入力信号、すなわちコンパレータ４２８の出力を処理することになる。一方、デジタル低域フィルタ４３６を図４に示すように配置すると、デジタル低域フィルタは、状態機械４３０によって生成された全ての制御信号を処理しなければならない。すなわち、集積回路の物理的な設計の際に、より広いデータ経路を収容しなければならない。
【００３９】  本発明の他の代替実施形態では、インピーダンスコントローラ４０２、４１０に送信されるデジタル制御信号は、制御信号の発生源と行き先の間にある一連のラッチを通過するようにしてもよい。そのような一連のラッチは、この分野では、パイプライン・ラッチと呼ばれている。そのようなパイプラインは、追加の遅延時間を導入するが、通常これは、欠点とは見なされない。当業者なら、インピーダンスコントローラを直接制御信号の発生源に結合するか、または一連のラッチを通過させるかの論理的な同等性を理解するであろう。
【００４０】  インピーダンス制御成端装置４０２はノード４０４に結合されている。また、入力バッファ４１８もノード４０４に結合されている。図２に示した実施形態に関連して記述したように、任意の適切な入力バッファ回路構成を本発明による成端装置と併用することが可能である。入力バッファは、論理ゲートと同程度に簡単にするか、または非常に複雑にして、レベル・シフタ、ラッチ、差動増幅器、および／または緩衝の複数段階を含ませることも可能である。本発明は、特定の入力バッファ構成に限定されるものではない。
【００４１】  図５は、図４の実施形態で使用する成端装置の例示的な実装を示す。この例示的な実装では、ＰＦＥＴとそれと同じ数のＮＦＥＴが電源ノードと出力ノードの間で並列に結合されている。ＮＦＥＴとＰＦＥＴは、ゲート端子で相補的な制御信号を受信する。したがって、ＮＦＥＴ／ＰＦＥＴの対はほぼ同時にオンされかつオフされる。より具体的には、ＰＦＥＴ５０４は、電源ノード５０２とノード５１６の間にソース−ドレインが結合されており、ＰＦＥＴ５０６は、電源ノード５０２とノード５１６の間にソース−ドレインが結合されている。同様に、ＮＦＥＴ５０８は、電源ノード５０２とノード５１６の間にドレン−ソースが結合されており、ＮＦＥＴ５１０は、電源ノード５０２とノード５１６の間にドレン−ソースが結合されている。２つの制御信号ノード５１８、５２０がそれぞれＰＦＥＴ５０４と５０６のゲート端子に結合されている。また、制御信号ノード５１８、５２０は、それぞれインバータ５１２、５１４の入力端子に結合されている。インバータ５１２、５１４の出力端子は、それぞれ、ＮＦＥＴ５０８、５１０のゲートに結合されている。図５に示す成端装置は、図４に示す実施形態の基準成端装置４１０およびインピーダンス制御成端装置４０２の両方として使用することができる。
【００４２】  当業者および本開示の利益を有する者なら、より多数のトランジスタの対を使用して、インピーダンス整合をより細かくすることができることを理解するであろう。例えば、５つの２進加重した対を図５の成端装置で使用する場合、３１の異なる駆動インピーダンスの選択が利用可能である。いずれにしろ、本発明は、特定の数またはタイプのトランジスタに限定されるものではない。
【００４３】  電力消費を制御または低減するために、本発明の回路の一部を遮断することが可能である。より具体的には、低電力の状態中、本発明を使用する集積回路では、インピーダンス制御ループを遮断して電力を節約し、一方オン・ダイ成端は維持する。したがって、成端回路は、電圧と温度の変動を追跡することを停止するが、伝送線の成端は（いくらか効率は劣るが）続行する。通常、低電力状態を出るために使用する信号など、比較的少数の制御信号のみが、低電力状態中に能動的なので、これは、妥当なトレードオフであると考えられる。当業者および本開示の利益を有する者なら、低電力状態中に、他のトレードオフを作成することが可能であることを理解するであろう。
【００４４】  結論
本発明の実施形態は、集積回路間の高速シグナリングのために使用する伝送線を終端するオンチップ・インピーダンス制御成端装置を提供する。
【００４５】  本発明の実施形態の利点は、１つの外部基準抵抗を使用して、複数のオンチップ成端装置のインピーダンスを設定することができることである。
【００４６】  本発明の実施形態の他の利点は外部成端抵抗が各バスに必要ないことである。
【００４７】  本発明は、示した実施形態に対する様々な変更と代用で実装することが可能である。例えば、本発明は、抵抗プログラム可能インピーダンス制御パラメータで実装することが可能である。他の代替は、ＰＦＥＴ以外のＮＦＥＴなどの能動装置を成端装置として使用する場合である。さらに他の代替は、抵抗ではなく能動回路を使用して、基準インピーダンスを提供する。
【００４８】  当業者なら、本発明の性質を説明するために記述および示した詳細、材料、および部分とステップの構成に関する様々な他の変更を、添付の請求項で示すように、本発明の原理および範囲から逸脱せずに実施することが可能であることを理解するであろう。
【図面の簡単な説明】
【図１】  バス・ドライバ、バス受信器、および成端装置の従来の構成を示す概略図である。
【図２】  本発明による、オンチップ・インピーダンス整合成端装置を有する集積回路を示す概略図である。
【図３】  バス・ドライバを備える第１集積回路と、オンチップ・インピーダンス制御成端装置を備える第２集積回路と、第１および第２集積回路間に結合された信号線とを有する、本発明によるシステムを示す概略図である。
【図４】  本発明による、オンチップ・インピーダンス制御成端装置を有する集積回路を示す概略図である。
【図５】  図４のオンチップ・インピーダンス制御成端装置を示す、トランジスタレベルの概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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