(57)【特許請求の範囲】
【請求項１】
スイッチング素子と、前記スイッチング素子に接続されたインダクタとを有し、前記スイッチング素子をスイッチング周期毎に駆動することにより出力電圧を制御するスイッチング電源装置であって、
前記インダクタに流れるインダクタ電流を検出する電流検出手段と、
前記電流検出手段の検出結果を記憶する記憶手段と、
前記出力電圧と所定の基準電圧との誤差を増幅する誤差増幅手段と、
前記誤差増幅手段の増幅結果又は前記記憶手段に記憶されたｍ（ｍは１以上の整数）スイッチング周期前の検出結果のいずれか一方にキャリア信号を重畳させた重畳結果と該キャリア信号が重畳されていないもう一方のものとの比較結果に基づいて、前記スイッチング素子の駆動信号を生成する駆動信号生成手段と、を備えることを特徴とする、スイッチング電源装置。
【請求項２】
前記駆動信号生成手段は、
前記スイッチング周期を生み出すクロック信号をセット入力とし、前記比較結果に基づく信号をリセット入力とするフリップフロップを備え、
前記フリップフロップの出力に基づいて前記駆動信号を生成する、請求項１に記載のスイッチング電源装置。
【請求項３】
前記電流検出手段の検出結果は、前記スイッチング周期に同期して前記記憶手段に順次記憶される、請求項１又は２に記載のスイッチング電源装置。
【請求項４】
スイッチング素子と、前記スイッチング素子に接続されたインダクタとを有し、前記スイッチング素子をスイッチング周期毎に駆動することにより出力電圧を制御するスイッチング電源装置であって、
前記インダクタに流れるインダクタ電流を検出する電流検出手段と、
前記電流検出手段の検出結果が入力される記憶手段と、
前記出力電圧と所定の基準電圧との誤差を増幅する誤差増幅手段と、
前記記憶手段に記憶されたｍ（ｍは１以上の整数）スイッチング周期前の検出結果が入力されるコンパレータと、
前記誤差増幅手段の増幅結果にキャリア信号を重畳させた重畳結果と前記記憶手段に記憶されたｍ（ｍは１以上の整数）スイッチング周期前の検出結果との前記コンパレータによる比較結果に基づいて、前記スイッチング素子の駆動信号を生成する駆動信号生成手段と、を備えることを特徴とする、スイッチング電源装置。
【請求項５】
スイッチング素子と、前記スイッチング素子に接続されたインダクタとを有し、前記スイッチング素子をスイッチング周期毎に駆動することにより出力電圧を制御するスイッチング電源装置であって、
前記インダクタに流れるインダクタ電流を検出する電流検出手段と、
コンパレータと、
前記電流検出手段と前記コンパレータとの間に設けられ、前記電流検出手段の検出結果を記憶する記憶手段と、
前記出力電圧と所定の基準電圧との誤差を増幅する誤差増幅手段と、
前記誤差増幅手段の増幅結果又は前記記憶手段に記憶されたｍ（ｍは１以上の整数）スイッチング周期前の検出結果のいずれか一方にキャリア信号を重畳させた重畳結果と該キャリア信号が重畳されていないもう一方のものとの前記コンパレータによる比較結果に基づいて、前記スイッチング素子の駆動信号を生成する駆動信号生成手段と、を備えることを特徴とする、スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子と、前記スイッチング素子に接続されたインダクタとを有し、前記スイッチング素子をスイッチング周期毎に駆動することにより出力電圧を制御するスイッチング電源装置に関する。
【背景技術】
【０００２】
従来技術として、出力回路にＬＣ回路が構成され、スイッチング素子をオン／オフすることによって負荷に安定的な電力を供給するスイッチング電源装置が知られている（例えば、特許文献１，２参照）。スイッチング電源装置の制御装置は、出力電圧をフィードバックすることによってスイッチング素子をオン／オフするためのＰＷＭ信号（パルス幅変調信号）を生成するとともに、電流モード制御によってインダクタを流れる出力電流をフィードバックすることによって位相進み補償を行っている。
【特許文献１】特開２００４−２９７９４３号公報
【特許文献２】特開２００５−１７６５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、実際には電圧フィードバック制御にキャリアの周期に応じた遅延が生じるため、制御周波数領域がＰＷＭ制御のキャリア周波数に近づくにつれて、スイッチング電源の出力の位相ずれが顕著になることがある。
【０００４】
そこで、本発明は、出力の位相ずれを抑制することができる、スイッチング電源装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、第１の発明に係るスイッチング電源装置は、
スイッチング素子と、前記スイッチング素子に接続されたインダクタとを有し、前記スイッチング素子をスイッチング周期毎に駆動することにより出力電圧を制御するスイッチング電源装置であって、
前記インダクタに流れるインダクタ電流を検出する電流検出手段と、
前記電流検出手段の検出結果を記憶する記憶手段と、
前記出力電圧と所定の基準電圧との誤差を増幅する誤差増幅手段と、
前記誤差増幅手段の増幅結果又は前記記憶手段に記憶されたｍ（ｍは１以上の整数）スイッチング周期前の検出結果のいずれか一方にキャリア信号を重畳させた重畳結果と該キャリア信号が重畳されていないもう一方のものとの比較結果に基づいて、前記スイッチング素子の駆動信号を生成する駆動信号生成手段と、を備えることを特徴とする。
【０００６】
第２の発明は、第１の発明に係るスイッチング電源装置であって、
前記スイッチング周期を生み出すクロック信号をセット入力とし、前記比較結果に基づく信号をリセット入力とするフリップフロップを備え、
前記フリップフロップの出力に基づいて前記駆動信号を生成することを特徴とする。
【０００７】
第３の発明は、第１又は第２の発明に係るスイッチング電源装置であって、
前記電流検出手段の検出結果は、前記スイッチング周期に同期して前記記憶手段に順次記憶されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、出力の位相ずれを抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００１０】
図１は、本発明の一実施形態である降圧型スイッチング電源１００の回路構成を示した概略図である。降圧型スイッチング電源１００は、基準電圧入力端子１に接続された基準電源からの入力電圧ＶＩＮを用いて負荷１４に電力を供給する電源装置であって、入力電圧ＶＩＮの電圧変動や負荷１４の消費電流（負荷電流）の変動に対して、基準電源からの入力電圧ＶＩＮを降圧変換した一定の電圧を負荷１４側に出力する電源装置（いわゆる降圧型スイッチングレギュレータ）である。降圧型スイッチング電源１００が車両に搭載された場合、例えば、基準電源は車載バッテリに相当するものであり、負荷１４は車載の電気負荷（例えば、マイクロコンピュータ、ＩＣ、抵抗負荷、モータなど）に相当するものである。車両に搭載される電気負荷は多種多様であり、各電気負荷の消費電流の違いにより車載バッテリの電圧は変動しやすいため、本実施形態のような降圧型スイッチング電源を搭載することは効果的である。また、降圧型スイッチング電源１００は、複数の電圧系（例えば、１４Ｖ系と４２Ｖ系）を有する車両において、両電圧系間の電圧変換を行うコンバータとして用いても、効果的である。
【００１１】
誤差増幅器８は、負荷１４に印加される出力電圧ＶＯＵＴとその目標電圧との誤差を所定の増幅度で増幅した増幅電圧を出力する。また、ランプ信号発生回路９は、スイッチング素子２（２Ａ，２Ｂ）を駆動する駆動信号（ＰＷＭ信号）を生成するためのキャリア信号として、ランプ信号（ノコギリ波）を出力する。加算器１０は、誤差増幅器８からの増幅電圧とランプ信号発生回路９からのランプ信号とを加算した重畳電圧を出力する。加算器１０からの重畳電圧は、コンパレータ１７の非反転入力端子に入力される。
【００１２】
一方、電流検出部５は、インダクタ４に流れる電流（インダクタ電流）を検出する。電流検出部５によって検出されたインダクタ電流は、サンプルホールド回路１５によってサンプルホールドされる。サンプルホールド回路１５によってサンプルホールドされたインダクタ電流値に応じた電圧は、後に詳述する遅延回路１６を介して、コンパレータ１７の反転入力端子に入力される。
【００１３】
コンパレータ１７は、加算器１０からの重畳電圧とインダクタ電流値に応じた電圧とを比較し、その比較結果を駆動回路１３に出力する。駆動回路１３は、コンパレータ１７の出力電圧レベルに従って、出力電圧ＶＯＵＴが所定の目標電圧となるようなデューティ比でスイッチング素子２（２Ａ，２Ｂ）を駆動する駆動信号（ＰＷＭ信号）を出力する。その駆動信号に基づきスイッチング素子２のそれぞれがスイッチング動作を行うことによって、基準電源からの入力電圧ＶＩＮの降圧がなされる。なお、スイッチング素子２の具体例として、ＩＧＢＴ，ＭＯＳＦＥＴ，バイポーラトランジスタ等の半導体素子が挙げられる。
【００１４】
ＰＷＭ信号に基づき、ハイサイドのスイッチング素子２Ａがオンし、ローサイドのスイッチング素子２Ｂがオフすると、スイッチング素子２Ａと２Ｂとの間の接続点に接続されたインダクタ４に電流が流れ、出力コンデンサ６に蓄電される。そして、ＰＷＭ信号に基づき、スイッチング素子２Ａがオフし、スイッチング素子２Ｂがオンすると、インダクタ４に流れていた電流を流し続けようと、インダクタ４とインダクタ４の出力側に接続された出力コンデンサ６とスイッチング素子２Ｂとを通って電流が還流する。このようなスイッチング動作をすることによって、平滑された出力電圧ＶＯＵＴが出力端子７から出力される。なお、スイッチング素子２Ｂを設けることによって、インダクタ４の入力側に接続されたダイオード３による発熱を抑えることができる。また、ダイオード３があれば、電流の還流が可能であるため、スイッチング素子２Ｂが無い構成であってもよい。また、ダイオード３がショットキーダイオードであれば、リカバリー電流が少ないためノイズを低減することができるとともに、順方向電圧が小さいため発熱も抑えることができる。
【００１５】
ところで、理想的にはＰＷＭ制御の特性は、
ＶＯＵＴ＝ＩＬ／［ＲＯＵＴ／／ＲＬＯＡＤ／／（１／ｊωＣＯＵＴ）］
＝｛ＲＳ／［ＲＯＵＴ／／ＲＬＯＡＤ／／（１／ｊωＣＯＵＴ）］｝×ＥＲＲＯＵＴ
・・・（１）
で与えられる。ここで、ＶＯＵＴはスイッチング電源の出力電圧、ＩＬはインダクタ電流、ＲＳはインダクタ電流を検出するための変換抵抗、ＲＯＵＴはスイッチング電源の出力抵抗、ＲＬＯＡＤはスイッチング電源の出力に接続される負荷の負荷抵抗、ＣＯＵＴは出力コンデンサの電気容量、ＥＲＲＯＵＴはＶＯＵＴとその目標電圧との誤差を増幅する誤差増幅器の出力電圧、ωは制御周波数領域の角周波数である。
【００１６】
しかしながら、理想的な電流制御では高周波領域においても位相が９０°以上まわることはないが、実際にはスイッチング毎の制御遅れが存在するため、制御周波数領域がＰＷＭ制御のキャリア周波数に近づくにつれて、スイッチング電源の出力の位相遅れが顕著になる。すなわち、ＰＷＭ制御が離散制御である限り、ｎ番目のスイッチングタイミングの演算は少なくともｎ＋１番目のスイッチングタイミングのフィードバック演算に反映されるため、実際のＰＷＭ制御の特性は、
ＶＯＵＴ（ｎ＋１）＝｛ＲＳ／［ＲＯＵＴ／／ＲＬＯＡＤ／／（１／ｊωＣＯＵＴ）］｝
×ＥＲＲＯＵＴ（ｎ）  ・・・（２）
となる。したがって、角周波数ωが演算周期に近づくと１周期分の位相の遅れが発生する。
【００１７】
図８（ａ）は、従来のスイッチング電源において、出力電圧とその目標電圧との誤差を増幅する誤差増幅器の出力に対する電源出力のゲイン特性を示した図である。図８（ｂ）は、従来のスイッチング電源において、出力電圧とその目標電圧との誤差を増幅する誤差増幅器の出力に対する電源出力の位相特性を示した図である。図８は、誤差増幅器の出力点にＡＣ入力を入れたときの電源出力のゲインと位相の変化を示したシミューレーション結果である。図８（ｂ）に示されるように、誤差増幅器の出力の角周波数ωが大きくなるにつれて電源出力の位相の遅れが大きくなるとともに、その位相遅れの大きさはＰＷＭ制御のキャリア周波数が小さくなるにつれて顕著になる。
【００１８】
この点、誤差増幅器の出力から電源出力までは９０°位相が遅れるものとして設計したとしても、それ以上遅れた場合に電源出力の安定性が失われるおそれがある。図８において、例えば、制御周波数領域が１００ｋＨｚ近辺の場合には、１０ＭＨｚ以上のキャリア周波数に設定しなければ、電源出力の位相が９０°以上遅れてしまう。逆に、例えば、２ＭＨｚのキャリア周波数に設定されている場合、２０ｋＨｚ以下の制御周波数領域で制御されなければ、電源出力の位相が９０°以上遅れてしまう。この対策として、キャリア周波数を上げることが考えられ得るが、キャリア周波数を上げるとスイッチング損失やスイッチングノイズ等の懸念が場合によっては生じ、困難が伴うことがある。
【００１９】
そこで、降圧型スイッチング電源１００には、電源出力の出力電圧ＶＯＵＴに基づいてＰＷＭ信号を生成するための誤差増幅器８を備える電圧フィードバック回路の位相遅れに合わせるように、電流検出部５によって検出されたインダクタ電流に基づいて位相進み補償を行うためのサンプルホールド回路１５を備える電流フィードバック回路の位相を遅らせるため、遅延回路１６が備えられている。遅延回路１６を含め、図１に示される降圧型スイッチング電源１００の詳細な構成例とその動作について説明する。図２は、降圧型スイッチング電源１００の第１の構成例を示した図である。図３は、降圧型スイッチング電源１００の第１の構成例の動作を示したタイミングチャートである。
【００２０】
インダクタ４には、ＰＷＭ信号（図３（ｊ）（ｋ）参照）に従ってスイッチング素子２がオン／オフされることにより、図３（ａ）のようにインダクタ電流が流れる。基本動作として、ＨレベルのＰＷＭ信号（ｊ）によりスイッチング素子２Ａがオンしている場合にはインダクタ電流は増加し、ＬレベルのＰＷＭ信号（ｊ）によりスイッチング素子２Ａがオフしている場合にはインダクタ電流は減少する。
【００２１】
インダクタ電流（ａ）は、電流検出部５に備えられた変換抵抗５Ａによって当該電流の大きさに比例する電圧に変換されてサンプルホールド回路１５に入力される。サンプルホールド回路１５は、クロック信号発生回路１３Ａからの制御クロック信号（ｈ）に従ったサンプル周期で変換抵抗５Ａによる変換電圧をサンプルする。クロック信号発生回路１３Ａが出力する制御クロック信号（ｈ）は、スイッチング素子２のスイッチング周期を決めるＰＷＭ制御のキャリア周波数を生成するための信号である。サンプルホールド回路１５は、例えば、制御クロック信号（ｈ）の立ち上がり（又は、立ち下がり）タイミングでインダクタ電流（ａ）に相当するアナログ電圧をサンプルする。このサンプリングされたアナログ電圧は、Ａ／Ｄコンバータ１８によってデジタル値に変換され、サンプリング値として、レジスタ１６に保存される。
【００２２】
サンプリングホールド回路１５によるサンプリング値は、Ａ／Ｄコンバータ１８を介して、制御クロック信号（ｈ）に基づくサンプリングタイミングに従って、複数のレジスタ１６に順次保存される。図２の場合、３つのレジスタ１６Ａ，１６Ｂ，１６Ｃが設けられている。ｎ＋１回目のサンプリングタイミングにおいて、レジスタ１６Ａに保存されたｎ回目のサンプリング値はレジスタ１６Ｂに移動し、新たなｎ＋１回目のサンプリング値がレジスタ１６Ａに保存される。そして、ｎ＋２回目のサンプリングタイミングにおいて、レジスタ１６Ｂに保存されたｎ回目のサンプリング値はレジスタ１６Ｃに移動し、レジスタ１６Ａに保存されたｎ＋１回目のサンプリング値はレジスタ１６Ｂに移動し、新たなｎ＋２回目のサンプリング値がレジスタ１６Ａに保存される。その結果、現在から２周期前のサンプリングの結果がレジスタ１６Ｃに保存されていることになる。レジスタ１６Ｃに保存されたサンプリング値は、コンパレータ１７Ａの反転入力端子に入力される。
【００２３】
一方、誤差増幅器８は、出力電圧ＶＯＵＴとその目標電圧との誤差を増幅して出力する。誤差増幅器８の増幅率は、他の回路との関係から適切な値に設定すればよい。誤差増幅器８の出力電圧（ｆ）にランプ信号発生回路９からのランプ信号が加算器１０によって加算された重畳信号（ｅ）は、コンパレータ１７Ａの非反転入力端子に入力される。
【００２４】
コンパレータ１７Ａは、レジスタ１６Ｃに保存されたサンプリング値（ｄ）と重畳信号（ｅ）とを比較し、サンプリング値（ｄ）が重畳信号（ｅ）より小さい場合にはＨレベル信号を出力し、サンプリング値（ｄ）が重畳信号（ｅ）より大きい場合にはＬレベル信号を出力する（図３（ｇ））。このコンパレータ１７Ａの比較結果に基づいて、ハイサイドのスイッチング素子２Ａとローサイドのスイッチング素子２Ｂの駆動信号が生成される。
【００２５】
コンパレータ１７Ａの出力（ｇ）は、インバータ１７Ｂを介して、フリップフロップ１３Ｂのリセット端子Ｒに反転入力される。また、制御クロック信号（ｈ）は、フリップフロップ１３Ｂのセット端子Ｓに入力される。フリップフロップ１３Ｂは、コンパレータ１７Ａの出力（ｇ）を制御クロック信号（ｈ）に同期させる。制御クロック信号（ｈ）の立ち上がりエッジがセット端子Ｓに入力されることによって、出力端子ＱからＨレベル信号が出力され、コンパレータ１７Ａの出力（ｇ）がインバータ１７Ｂを介して反転することにより立ち上がりエッジがリセット端子Ｒに入力されることによって、出力端子ＱからＬレベル信号が出力される（図３（ｉ）参照）。
【００２６】
出力端子Ｑは、ハイサイドのスイッチング素子２Ａの駆動信号を出力するＡＮＤ回路１３Ｆの一方の入力端子に接続されるとともに、入力信号を遅延させて出力する遅延回路１３Ｃを介してＡＮＤ回路１３Ｆのもう一方の入力端子に接続される。また、出力端子Ｑは、インバータ１３Ｅを介して、ローサイドのスイッチング素子２Ｂの駆動信号を出力するＡＮＤ回路１３Ｇの一方の入力端子に接続されるとともに、入力信号を遅延させて出力する遅延回路１３Ｄを介してＡＮＤ回路１３Ｇのもう一方の入力端子に接続される。
【００２７】
リセット端子ＲがＬｏレベルの状態で、制御クロック信号（ｈ）の立ち上がりによって、出力端子ＱはＨレベルになる。出力端子ＱがＬレベルからＨレベルに切り替わった時、インバータ１３Ｅの存在によってＡＮＤ回路１３ＧにＬレベルが入力されるので、スイッチング素子２Ｂはオフする。また、遅延回路１３Ｃによって出力端子ＱがＨレベルに切り替わってから所定時間経過した後に、ＡＮＤ回路１３Ｆの入力が共にＨレベルとなるので、スイッチング素子２Ａはオンする。したがって、遅延回路１３Ｃによって、スイッチング素子２Ａと２Ｂが同時期にオン状態となって貫通電流が流れないように、図３に示されるデッドタイムを設けることができる。スイッチング素子２Ｂがオフした後にスイッチング素子２Ａがオンすると、インダクタ電流が増加する。
【００２８】
また、コンパレータ１７Ａに入力される重畳信号（ｅ）がサンプリング値（ｄ）より小さくなることによって、コンパレータ１７Ａの出力はＨからＬレベルに切り替わる。コンパレータ１７Ａの出力がＨからＬレベルに切り替わる時、インバータ１７Ｂによってフリップフロップ１３Ｂのリセット端子ＲはＬからＨレベルに切り替わるので、出力端子ＱはＬレベルになる。出力端子ＱがＨレベルからＬレベルに切り替わった時、ＡＮＤ回路１３ＦにＬレベルが入力されるので、スイッチング素子２Ａはオフする。また、出力端子ＱがＨレベルからＬレベルに切り替わった時、インバータ１３Ｅの存在によってＡＮＤ回路１３ＧにＨレベルが入力されるとともに、遅延回路１３Ｄによって出力端子ＱがＬレベルに切り替わってから所定時間経過した後に、ＡＮＤ回路１３Ｇの入力が共にＨレベルとなるので、スイッチング素子２Ｂはオンする。したがって、遅延回路１３Ｄによって、スイッチング素子２Ａと２Ｂが同時期にオン状態となって貫通電流が流れないように、図３に示されるデッドタイムを設けることができる。スイッチング素子２Ａがオフすると、インダクタ電流が減少する。
【００２９】
したがって、上述の実施例１によれば、レジスタ１６Ｃに保存された現在から２周期前のサンプリング値（ｄ）を重畳信号（ｅ）と比較することができるので、電流フィードバックと電圧フィードバックの位相ずれを合わせることができるようになる。
【実施例２】
【００３０】
図４は、降圧型スイッチング電源１００の第２の構成例を示した図である。図５は、降圧型スイッチング電源１００の第２の構成例の動作を示したタイミングチャートである。実施例１と同様の構成については、同一の符号を付して、その説明を省略又は簡略する。第２の構成例は、図４に示される複数のキャパシタ１６（１６Ｄ，１６Ｅ，１６Ｆ）にインダクタ電流のサンプリング値をアナログ電圧として複数保持するものである。
【００３１】
インダクタ４には、ＰＷＭ信号（図５（ｊ）（ｋ）参照）に従ってスイッチング素子２がオン／オフされることにより、図５（ａ）のようにインダクタ電流が流れる。
【００３２】
インダクタ電流（ａ）は、電流検出部５に備えられた変換抵抗５Ａ及びオペアンプ５Ｂによって当該電流の大きさに比例するアナログ電圧に変換されてサンプルホールド回路１５に入力される。オペアンプ５Ｂは、変換抵抗５Ａによって電圧値に変換されたインダクタ電流値を所定の参照電圧ＶＲＥＦ基準にレベルシフトし所定の増幅率で増幅する。
【００３３】
サンプルホールド回路１５は、制御クロック信号（ｈ）に同期する複数の異なるタイミング信号φに従ってスイッチング動作する複数のスイッチ１５と、オペアンプ５Ｂで増幅されたインダクタ電流値の増幅電圧が供給される複数のキャパシタとを備える。スイッチ１５は、例えば、トランジスタ等のスイッチング素子でよい。タイミング信号φの各周期並びにスイッチ１５及びキャパシタ１６の数は、各サンプリングタイミングにおけるインダクタ電流のサンプリング値をいくつ保存すべきかに応じて決められる。本実施例では、３サンプリング分のサンプリング値が保存可能なように、タイミング信号φ１〜φ６に従ってスイッチング動作する６つのスイッチ１５Ａ〜１５Ｆと、３つのキャパシタ１６Ｄ〜１６Ｆとを備える。タイミング信号φ１〜φ６の各周期はスイッチング素子２のスイッチング周期の３倍である。また、オペアンプ５Ｂにより増幅されたサンプリング値をキャパシタ１６に保存するためのタイミング信号φ１〜φ３は互いに１２０°位相がずれているとともに、キャパシタ１６に保存されたサンプリング値をオペアンプ１７Ａの反転入力端子に出力するためのタイミング信号φ４〜φ６も互いに１２０°位相がずれている。タイミング信号φ１〜φ３の立ち上がりタイミングと立ち下がりタイミングは、制御クロック信号（ｈ）のそれらと同期する。タイミング信号φ１の立ち上がりタイミングでタイミング信号φ４が立ち下がり、タイミング信号φ１の立ち下がりタイミングでタイミング信号φ５が立ち上がる。タイミング信号φ２の立ち上がりタイミングでタイミング信号φ５が立ち下がり、タイミング信号φ２の立ち下がりタイミングでタイミング信号φ６が立ち上がる。タイミング信号φ３の立ち上がりタイミングでタイミング信号φ６が立ち下がり、タイミング信号φ３の立ち下がりタイミングでタイミング信号φ４が立ち上がる。
【００３４】
オペアンプ５Ｂにより増幅されたｎ回目のサンプリング値は、スイッチ１５Ｄがオフの状態で、タイミング信号φ１によってオンしたスイッチ１５Ａを介してキャパシタ１６Ｄに供給され、タイミング信号φ１によってスイッチ１５Ａがオフすることによりその直前のキャパシタ１６Ｄの電圧値がサンプルホールドされる。続いて、オペアンプ５Ｂにより増幅されたｎ＋１回目のサンプリング値は、スイッチ１５Ｅがオフの状態で、タイミング信号φ２によってオンしたスイッチ１５Ｂを介してキャパシタ１６Ｅに供給され、タイミング信号φ２によってスイッチ１５Ｂがオフすることによりその直前のキャパシタ１６Ｅの電圧値がサンプルホールドされる。続いて、オペアンプ５Ｂにより増幅されたｎ＋２回目のサンプリング値は、スイッチ１５Ｆがオフの状態で、タイミング信号φ３によってオンしたスイッチ１５Ｃを介してキャパシタ１６Ｆに供給され、タイミング信号φ３によってスイッチ１５Ｃがオフすることによりその直前のキャパシタ１６Ｆの電圧値がサンプルホールドされる。
【００３５】
このとき、ｎ＋２回目のサンプリングタイミングにおいて、タイミング信号φ４によってスイッチ１５Ｄがオンすることによりキャパシタ１６Ｄに保存されたｎ回目のサンプリング値が、コンパレータ１７Ａの反転入力端子に入力される。そして、ｎ＋３回目のサンプリングタイミングにおいて、タイミング信号φ４に従ってスイッチ信号１５Ｄがオフする。同様に、ｎ＋３回目のサンプリングタイミングにおいて、タイミング信号φ５によってスイッチ１５Ｅがオンすることによりキャパシタ１６Ｅに保存されたｎ＋１回目のサンプリング値が、コンパレータ１７Ａの反転入力端子に入力される。そして、ｎ＋４回目のサンプリングタイミングにおいて、タイミング信号φ５に従ってスイッチ信号１５Ｅがオフする。同様に、ｎ＋４回目のサンプリングタイミングにおいて、タイミング信号φ６によってスイッチ１５Ｆがオンすることによりキャパシタ１６Ｆに保存されたｎ＋２回目のサンプリング値が、コンパレータ１７Ａの反転入力端子に入力される。そして、ｎ＋５回目のサンプリングタイミングにおいて、タイミング信号φ６に従ってスイッチ信号１５Ｆがオフする。つまり、コンパレータ１７Ａの反転入力端子には、現在から２周期前のインダクタ電流のサンプリング値が入力される（図５（ｌ））。なお、現在からｎ周期前のインダクタ電流のサンプリング値をコンパレータ１７Ａの反転入力端子に入力させる場合には、図４に示される構成と同様に、ｎ＋１個のキャパシタ１６を設けて、それらの両端にスイッチ１５を設ければよい。
【００３６】
一方、誤差増幅器８は、出力電圧ＶＯＵＴの積分値を出力する（図５（ｆ））。ランプ信号発生回路９からのランプ信号をオペアンプ１０Ａ及びカレントミラー回路１０Ｂによって電流変換した後に抵抗器１０Ｃによって変換された電圧値と誤差増幅器８の出力値とが加算された重畳信号（ｅ）が、コンパレータ１７Ａの非反転入力端子に入力される。オペアンプ１０Ａ，カレントミラー回路１０Ｂ及び抵抗器１０Ｃが、図１に示される加算器１０に相当する。
【００３７】
コンパレータ１７Ａは、キャパシタ１６に保存されたサンプリング値（（ｂ）（ｃ）（ｄ）のいずれか）と重畳信号（ｅ）とを比較し、そのサンプリング値が重畳信号（ｅ）より小さい場合にはＨレベル信号を出力し、そのサンプリング値が重畳信号（ｅ）より大きい場合にはＬレベル信号を出力する（図５（ｇ））。このコンパレータ１７Ａの比較結果に基づいて、ハイサイドのスイッチング素子２Ａとローサイドのスイッチング素子２Ｂの駆動信号が生成される。以下の動作は、実施例１と同様のため、省略する。
【００３８】
したがって、上述の実施例２によれば、キャパシタ１６に保存された現在から２周期前のサンプリング値（（ｂ）（ｃ）（ｄ）のいずれか）を重畳信号（ｅ）と比較することができるので、電流フィードバックと電圧フィードバックの位相ずれを合わせることができるようになる。
【実施例３】
【００３９】
図６は、昇圧型スイッチング電源２００を示した図である。図７は、昇圧型スイッチング電源２００の動作を示したタイミングチャートである。実施例１、２と同様の構成については、同一の符号を付して、その説明を省略又は簡略する。
【００４０】
インダクタ４には、ＰＷＭ信号（図７（ｊ）（ｋ）参照）に従ってスイッチング素子２がオン／オフされることにより、図７（ａ）のようにインダクタ電流が流れる。基本動作として、ＨレベルのＰＷＭ信号（ｊ）によりスイッチング素子２Ｂがオンしている場合にはインダクタ電流は増加し、ＬレベルのＰＷＭ信号（ｊ）によりスイッチング素子２Ｂがオフしている場合にはインダクタ電流は減少する。
【００４１】
インダクタ電流（ａ）は、電流検出部５によって当該電流の大きさに比例する電圧に変換されてサンプルホールド回路１５に入力される。サンプルホールド回路１５によってサンプルホールドされたインダクタ電流値のサンプリング値は、実施例１，２と同様の遅延回路１６を介して、コンパレータ１７の反転入力端子に入力される。
【００４２】
一方、実施例１，２と同様に、加算器１０は、誤差増幅器８からの増幅電圧とランプ信号発生回路９からのランプ信号とを加算した重畳電圧を出力する。加算器１０からの重畳電圧は、コンパレータ１７の非反転入力端子に入力される。
【００４３】
コンパレータ１７は、実施例１，２と同様に、加算器１０からの重畳電圧と遅延回路１６を介して保存されたインダクタ電流値のサンプリング値とを比較し、その比較結果を駆動回路１３に出力する。コンパレータ１７は、遅延回路１６によって遅延したサンプリング値（ｌ）と重畳信号（ｅ）とを比較し、そのサンプリング値が重畳信号（ｅ）より小さい場合にはＨレベル信号を出力し、そのサンプリング値が重畳信号（ｅ）より大きい場合にはＬレベル信号を出力する（図７（ｇ））。駆動回路１３は、コンパレータ１７の出力電圧レベルに従って、出力電圧ＶＯＵＴが所定の目標電圧となるようなデューティ比でスイッチング素子２（２Ａ，２Ｂ）を駆動する駆動信号（ＰＷＭ信号）を出力する（図７（ｊ）（ｋ））。駆動回路１３の構成は、実施例１，２の駆動回路と同様の構成のため、説明を省略する。その駆動信号に基づきスイッチング素子２のそれぞれがスイッチング動作を行うことによって、基準電源からの入力電圧ＶＩＮの降圧がなされる。
【００４４】
つまり、ＰＷＭ信号に基づき、ローサイドのスイッチング素子２Ｂがオンし、ハイサイドのスイッチング素子２Ａがオフすると、スイッチング素子２Ａと２Ｂとの間の接続点に接続されたインダクタ４に電流が流れ、インダクタ４にエネルギーが蓄積される。そして、ＰＷＭ信号に基づき、スイッチング素子２Ｂがオフし、スイッチング素子２Ａがオンすると、インダクタ４に蓄積されたエネルギーが、スイッチング素子２Ａを介してインダクタ４の出力側に接続された出力コンデンサ６に蓄積される。このようなスイッチング動作をすることによって、平滑された出力電圧ＶＯＵＴが出力端子７から出力される。なお、スイッチング素子２Ａを設けることによって、スイッチング素子２Ａに並列接続されたダイオード３による発熱を抑えることができる。また、ダイオード３があれば、電流の流通が可能であるため、スイッチング素子２Ａが無い構成であってもよい。
【００４５】
したがって、上述の実施例３によれば、遅延回路１６によって遅延したサンプリング値（ｌ）を重畳信号（ｅ）と比較することができるので、電流フィードバックと電圧フィードバックの位相ずれを合わせることができるようになる。
【００４６】
このように、上述の実施例によれば、誤差増幅器８の出力で現在のｎ回目のスイッチング周期からｍスイッチング周期前に検出されたインダクタ電流ＩＬ（ｎ−ｍ）を制御することになるので、ＰＷＭ制御の特性は、
ＥＲＲＯＵＴ＝ＲＳ×ＩＬ（ｎ−ｍ）  ・・・（３）
ＶＯＵＴ（ｎ＋１）＝｛ＲＳ／［ＲＯＵＴ／／ＲＬＯＡＤ／／（１／ｊωＣＯＵＴ）］｝
×ＥＲＲＯＵＴ（ｎ＋ｍ）  ・・・（４）
となる（ｎ，ｍは１以上の整数、且つ、ｎ＞ｍ）。つまり、ｎ＋ｍ回目のスイッチング周期における誤差増幅器の出力電圧ＥＲＲＯＵＴ（ｎ＋ｍ）を用いて、ｎ＋１回目のスイッチング周期における出力電圧ＶＯＵＴが制御されるので、出力電圧ＶＯＵＴの位相が戻されることになる。
【００４７】
図９は、本実施例に係るスイッチング電源において、キャリア周波数が２ＭＨｚの場合のＰＷＭ制御のゲイン−フェイズ特性を示した図である。図９（ａ）は、本実施例に係るスイッチング電源において、誤差増幅器８の出力に対する電源出力ＶＯＵＴのゲイン特性を示した図である。図８（ｂ）は、本実施例に係るスイッチング電源において、誤差増幅器８の出力に対する電源出力ＶＯＵＴの位相特性を示した図である。図９内の「ｄｅｌａｙ」とは、電流フィードバック回路の位相を遅らせるための遅延回路１６によって遅延される時間（すなわち、遅延回路１６の入出力間の遅延時間）を示す。図９（ｂ）に示されるように、遅延回路１６によって電流フィードバック回路に遅延時間を設けることによって、位相の遅れを抑えることができる（ｄｅｌａｙ＝１μｓの場合の位相の遅れは、ｄｅｌａｙ＝０μｓの場合より小さい）。その結果、電源出力ＶＯＵＴの安定性を確保することができる。
【００４８】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００４９】
例えば、ＰＷＭ信号生成用のキャリア信号は、ランプ信号に限らず、正弦波信号などの他のキャリア信号でもよい。
【００５０】
また、上述の実施例では、コンパレータ１７において誤差増幅器８の出力値とランプ信号とを加算した加算値と遅延回路１６の出力値とを比較した構成であったが、同義の構成として、コンパレータ１７において遅延回路１６の出力値からランプ信号を減算した減算値と誤差増幅器８の出力値とを比較する構成でもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態である降圧型スイッチング電源１００の回路構成を示した概略図である。
【図２】降圧型スイッチング電源１００の第１の構成例を示した図である。
【図３】降圧型スイッチング電源１００の第１の構成例の動作を示したタイミングチャートである。
【図４】降圧型スイッチング電源１００の第２の構成例を示した図である。
【図５】降圧型スイッチング電源１００の第２の構成例の動作を示したタイミングチャートである。
【図６】昇圧型スイッチング電源２００を示した図である。
【図７】昇圧型スイッチング電源２００の動作を示したタイミングチャートである。
【図８】従来のスイッチング電源において、ＰＷＭ制御のゲイン−フェイズ特性を示した図である。
【図９】本実施例に係るスイッチング電源において、ＰＷＭ制御のゲイン−フェイズ特性を示した図である。
【符号の説明】
【００５２】
２，２Ａ，２Ｂ  スイッチング素子
４  インダクタ
５  電流検出部
８  誤差増幅器
９  ランプ信号発生回路
１３  駆動回路
１５  サンプルホールド回路
１６  遅延回路
１７，１７Ａ  コンパレータ
【図１】
0005141122.tif 000002
【図２】
0005141122.tif 000003
【図３】
0005141122.tif 000004
【図４】
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【図５】
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【図６】
0005141122.tif 000007
【図７】
0005141122.tif 000008
【図８】
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【図９】
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