(57)【特許請求の範囲】
【請求項１】
半導体基体の主面に、第１の絶縁領域を形成する第１の工程と、
前記第１の絶縁領域上に導電体領域を形成する第２の工程と、
前記導電体領域の一部に、前記第１の絶縁領域が露出するまでエッチングして開口部を形成する第３の工程と、
前記開口部内の前記第１の絶縁領域をエッチングし、前記開口部内の前記半導体基体を露出させるとともに、前記半導体基体と前記導電体領域との間にアンダーカット部を形成する第４の工程と、
前記アンダーカット部を含む前記開口部内の前記半導体基体上に、前記半導体基体とは異なる禁制帯を有する半導体材料からなるヘテロ半導体層を形成する第５の工程と、
前記開口部内の前記半導体基体が露出し、前記アンダーカット部内の前記ヘテロ半導体層を残すように、前記ヘテロ半導体層を除去してヘテロ接合領域を形成する第６の工程と、
前記開口部内及び前記導電体領域に第２の絶縁領域を形成する第７の工程と、
前記開口部内の前記第２の絶縁領域に接する電極を形成する第８の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第６の工程は、前記ヘテロ半導体層の一部を熱酸化する工程と、
前記へテロ半導体層の熱酸化した部位をエッチングにより除去する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第６の工程における前記エッチングは、ウエットエッチングであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３の工程は、前記開口部をテーパー形状に形成することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第６の工程と前記第７の工程の間に、前記開口部内の前記半導体基体の前記表面を所定の深さまでエッチングする工程を含むことを特徴とする請求項１乃至３に記載の半導体装置の製造方法。
【請求項６】
前記半導体基体であって、前記ヘテロ接合領域が形成された近傍に電界緩和領域を形成する工程を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記半導体基体は、炭化珪素、窒化ガリウム、もしくはダイヤモンドからなることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記ヘテロ接合領域は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウムのいずれかからなることを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合領域を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート絶縁膜と半導体基体との間にヘテロ接合領域を設けた電界効果トランジスタが知られている（特許文献１参照）。当該電界効果トランジスタは、ソース電極を接地し、かつ、ドレイン電極に所定の正の電位を印加した状態において、ゲート電極の電位を制御することで、スイッチとして機能する。ゲート電極を接地した状態では、Ｐ−型多結晶シリコン層とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合ダイオードの逆方向バイアス特性になり、オフ状態となる。一方、ゲート電極に正電圧が印加されると、Ｐ−型多結晶シリコン層は強反転状態となり表面にＮ＋型層が形成される。更に、Ｐ−型多結晶シリコン層と炭化珪素エピタキシャル領域とのヘテロ接合領域の界面に電界が作用し、当該ヘテロ接合領域の界面がなすエネルギー障壁の厚さが薄くなり、トンネル電流が生じてオン状態となる。
【特許文献１】特開２００４−１４００６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ここで、一般的に、上記電界効果トランジスタにヘテロ接合領域を形成する場合、フォトリソグラフィーによるパターニングにより形成していると考えられるが、露光装置の位置合わせ精度や、レジストパターン幅のばらつきにより、上記ヘテロ接合領域の界面の幅がばらつくことから、オフ状態に発生するリーク電流にばらつきが生じ、トランジスタ特性が悪化する虞を否定できないといった問題があった。
【０００４】
本発明は、こうした問題に鑑みてなされたものであり、ヘテロ接合領域の界面の幅のばらつきを抑制する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的達成のため、本発明に係る半導体装置の製造方法は、半導体基体と導電体領域との間に熱酸化した絶縁膜を形成し、当該熱酸化させた絶縁膜を自己整合的にエッチングすることで半導体基体と導電体領域との間にアンダーカット部を形成した後、当該アンダーカット部内に半導体基体と禁制帯幅の異なる半導体材料を埋設し、ヘテロ接合領域を形成する。
【発明の効果】
【０００６】
本発明に係る半導体装置の製造方法によれば、エッチングによる時間制御によって精度良くアンダーカット部を形成することができ、アンダーカット部内に自己整合的にヘテロ接合領域を形成することができるので、ヘテロ接合領域界面幅のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【０００７】
以下に、本発明の第１乃至第４の実施形態に係る半導体装置の製造方法について、図１乃至図１１を参照して説明する。
【０００８】
なお、第１乃至第４の実施形態では、本発明に係る半導体装置の製造方法を電界効果トランジスタの製造方法に適用している。また、図１、図５、図７および図１０では、当該電界効果トランジスタの単位セルを２つ対向して並べた断面を表している。そして、第１乃至第４の実施形態に係る半導体装置は、電界効果トランジスタの単位セルを２つ対向して並べた断面構造としている。実際には、これらの単位セルが複数並列に配置接続されて１つのトランジスタを形成するが、上記断面構造で代表して説明する。
【０００９】
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置の製造方法で製造された半導体装置について、図１を参照して説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。図１に示すように、第１の実施形態に係る半導体装置では、Ｎ型高濃度（Ｎ＋型）の炭化珪素からなるＮ＋型炭化珪素基体１の表面上に、Ｎ型低濃度（Ｎ−型）のＮ−型炭化珪素エピタキシャル層２を備える。半導体基体であるＮ−型炭化珪素エピタキシャル層２の表面側に、それぞれのセルに対応して、第１の絶縁領域である絶縁膜３を備える。絶縁膜３上に、導電体領域であるＮ＋型多結晶シリコン領域４を備えている。ここで、Ｎ＋型多結晶シリコン領域４は、ヘテロ接合領域５とソース電極９とを電気的に接続する導電体の役割を持つ。
【００１０】
また、第１の実施形態に係る半導体装置では、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン領域４との間の空間であるアンダーカット部２２（図３参照）に、ヘテロ接合領域５を備える。ヘテロ接合領域５は、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合を形成している。Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合領域５との接合部に隣接して、第２の絶縁領域であるゲート絶縁膜６を備える。ゲート絶縁膜６を介して、電極であるゲート電極７を備えている。更に、Ｎ＋型多結晶シリコン領域４上に、ソース電極９を備える。ソース電極９とゲート電極７は、層間絶縁膜８によって絶縁される。Ｎ＋型炭化珪素基体１の裏面には、ドレイン電極１０が電気的に低抵抗でオーミック接続されている。なお、電界効果トランジスタの単位セルの断面構造については、上記の通りであるが、単位セルが複数並列接続されたチップの最外周部では、電界効果トランジスタのオフ時における周辺での電界集中を緩和して高耐圧を実現するためにガードリング等の終端構造（不図示）が採用される。当該終端構造として、パワーデバイス分野で用いられる一般的な終端構造を適用できる。その説明は省略する。
【００１１】
次に、第１の実施形態に係る半導体装置の基本的な動作について説明する。図１に示した第１の実施形態に係る半導体装置は、ソース電極９を接地し、ドレイン電極１０に所定の正の電位を印加した状態で、ゲート電極７の電位を制御することで、スイッチとして機能する。つまり、ゲート電極７を接地した状態では、炭化珪素エピタキシャル層２とヘテロ接合領域５との界面（以下、ヘテロ接合界面とする。）に形成されたエネルギーバリアにより電子の流れを遮断し、オフ状態となる。一方、ゲート電極７に正電圧が印加されると、ヘテロ接合界面に電界が作用し、ヘテロ接合界面がなすエネルギー障壁の厚さが薄くなり、トンネル電流が生じてオン状態となる。
【００１２】
次に、第１の実施形態に係る半導体装置の製造方法について、図２乃至図４を参照して説明する。第１の実施形態に係る半導体装置の製造方法は、図２（Ａ）〜図４（Ｈ）に示した工程を含む。以下、図２（Ａ）〜図４（Ｈ）の順に各工程を説明する。図２は、図１に示す半導体装置の製造方法を示す断面工程図である。図３は、図２に続く断面工程図、図４は、図３に続く断面工程図である。
【００１３】
図２（Ａ）に示すように、Ｎ＋型炭化珪素基体１上にＮ−型炭化珪素エピタキシャル層２を形成し、形成されたＮ−型炭化珪素エピタキシャル層２上に絶縁膜３を形成し、形成された絶縁膜３上にＮ＋型多結晶シリコン領域４を形成する（第1の工程並びに第２の工程）。
【００１４】
具体的には、Ｎ＋型炭化珪素基体１の表面上に、Ｎ−型炭化珪素エピタキシャル層２を形成する。炭化珪素はいくつかのポリタイプ（結晶多形）が存在するが、Ｎ＋型炭化珪素基体１およびＮ−型炭化珪素エピタキシャル層２を構成する炭化珪素のポリタイプとして、代表的な４Ｈを用いている。Ｎ＋型炭化珪素基体１は、数１０〜数１００μｍ程度の厚さを持つ。Ｎ−型炭化珪素エピタキシャル層２は、例えば、不純物濃度が１０１４〜１０１８個/ｃｍ３、厚さが数μｍ〜数１０μｍとして形成される。次に、Ｎ−型炭化珪素エピタキシャル層２の表面上に、絶縁膜３を数１０Å〜数μｍの厚さで成膜する。絶縁膜３の材料として、例えば、シリコン酸化膜を用いることができる。この場合、絶縁膜３の成膜方法として、熱酸化法、ＣＶＤ法を用いることができる。続いて、絶縁膜３上にＮ＋型多結晶シリコン領域４を数１０Å〜数μｍの厚さで成膜する。Ｎ＋型多結晶シリコン領域４の成膜方法として、低圧ＣＶＤなどが用いられる。また、Ｎ型不純物の導入方法として、例えば、成膜中に不純物を導入する方法や、多結晶シリコンを成膜した後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。
【００１５】
次に、図２（Ｂ）および図２（Ｃ）に示すように、絶縁膜３が露出するまでＮ＋型多結晶シリコン領域４をエッチングし、開口部を形成する（第３の工程）。
【００１６】
具体的には、まずＮ＋型多結晶シリコン領域４上にレジストを塗布し、フォトリソグラフィーによりパターニングし、レジストマスク１１を形成する。次に、レジストマスク１１をマスクにしてＮ＋型多結晶シリコン領域４をエッチングし、Ｎ＋型多結晶シリコン領域４に開口部を形成する。そして、Ｎ＋型多結晶シリコン領域４のエッチング方法として、ドライエッチングを用いることができる。この際、Ｎ＋型多結晶シリコン領域４と絶縁膜３の選択比の高いドライエッチング条件を用いることで、絶縁膜３が露出した時点でドライエッチングを止めることができ、ドライエッチングのプラズマダメージがＮ−型炭化珪素エピタキシャル層２に達することを抑制することができる。これにより、良好な特性のヘテロ接合界面およびＭＯＳ界面を形成することができる。その後、レジストマスク１１を除去する。
【００１７】
次に、図３（Ｄ）に示すように、開口部内の絶縁膜３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン領域４との間にアンダーカット部２２を形成する（第４の工程）。
【００１８】
具体的には、絶縁膜３の選択的なエッチング方法として、例えば、フッ酸によるウエットエッチングを用いることができる。なお、絶縁膜３を選択的にエッチングでき、アンダーカット部２２を形成できるエッチング方法であれば、ドライエッチングや他のエッチング方法でもかまわない。しかしながら、ウエットエッチングを用いることで、ヘテロ接合界面にプラズマ等のダメージが入ることを回避できる。また、アンダーカット部２２の幅として、数１０Å〜数μｍとすることができる。ここで、アンダーカット部２２の幅をＸ、絶縁膜３の厚さをＹとする。Ｘ／Ｙの値が大きすぎると、第３の工程におけるＮ−型多結晶シリコン層５１の成膜時に、カバレッジが悪くなり、ボイド等が生じる可能性があるため、ＸとＹの値を適切に選ぶことが必要である。例えば、Ｘ／Ｙの値として、５以下程度とすることで、ボイド等の発生を抑制することができる。
【００１９】
次に、図３（Ｅ）に示すように、Ｎ＋型多結晶シリコン領域４上に、開口部内のＮ−型炭化珪素エピタキシャル層２の表面に、および、アンダーカット部２２内に、半導体領域であるＮ−型多結晶シリコン層５１を形成する（第５の工程）。ここで、Ｎ−型多結晶シリコン層５１は、Ｎ−型炭化珪素エピタキシャル層２とバンドギャップの異なる半導体材料である多結晶シリコンからなる。
【００２０】
具体的には、Ｎ＋型多結晶シリコン領域４上、Ｎ−型炭化珪素エピタキシャル層２の表面、アンダーカット部２２内に、多結晶シリコンを成膜する。多結晶シリコンの成膜方法として、例えば、低圧ＣＶＤなどが用いられる。多結晶シリコンの膜厚を、絶縁膜３の厚さの半分以上とすることで、ボイド等を生じることなく、アンダーカット部２２に多結晶シリコンを埋設することができる。多結晶シリコンにＮ型不純物を導入し、Ｎ−型多結晶シリコン層５１を形成する。多結晶シリコンにＮ型不純物を導入する方法として、例えば、成膜中に不純物を導入する方法や、多結晶シリコンを成膜した後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。ここで、上述したように、アンダーカット部２２の幅Ｘと絶縁膜３の厚さＹを適切に選ぶことで、ボイド等を生じることなく、アンダーカット部２２内にＮ−型多結晶シリコン層５１を埋設することができる。
【００２１】
次に、図３（Ｆ）に示すように、アンダーカット部２２以外に形成されたＮ−型多結晶シリコン層５１を除去する（第６の工程）。すなわち、Ｎ−型炭化珪素エピタキシャル層２の表面上のＮ−型多結晶シリコン層５１を除去し、Ｎ−型炭化珪素エピタキシャル層２の表面を露出させる。Ｎ−型多結晶シリコン層５１の膜厚分だけＮ−型多結晶シリコン層５１を熱酸化する。その後、熱酸化したＮ−型多結晶シリコン層５１の熱酸化膜を、例えば、フッ酸等を用いたウエットエッチングで除去する。この際、熱酸化は等方的に進行するため、Ｎ＋型多結晶シリコン領域４上のＮ−型多結晶シリコン層５１も熱酸化されるので、同様に除去される。
【００２２】
ここで、アンダーカット部２２に埋設されたＮ−型多結晶シリコン層５１は自己整合的に熱酸化しないので、Ｎ−型多結晶シリコン層５１をアンダーカット部２２内に残すことができる。これから、Ｎ＋型多結晶シリコン領域４上、および、Ｎ−型炭化珪素エピタキシャル層２の表面上のＮ−型多結晶シリコン層５１を除去することで、アンダーカット部２２内にヘテロ接合領域５を形成することができる。また、熱酸化する量を、Ｎ−型多結晶シリコン層５１の膜厚より多くすることで、ヘテロ接合界面の幅、すなわち、アンダーカット部２２の幅を調整することもできる。
【００２３】
なお、アンダーカット部２２以外に形成されたN-型多結晶シリコン層５１を熱酸化および酸化膜エッチングを用いて除去しているが、例えば基板面に対して縦方向に異方性ドライエッチングを行うことにより、図３（F）-２のように、N＋型多結晶シリコン層４の一部にN-型多結晶シリコン層５１を残すようにしても良く、この場合、工程数が少なくなる。
【００２４】
次に、図４（Ｇ）に示すように、開口部内のＮ−型炭化珪素エピタキシャル層２の表面、ヘテロ接合領域５の側面およびＮ＋型多結晶シリコン領域４に接するゲート絶縁膜６を形成し（第７の工程）、開口部内のゲート絶縁膜６に接するゲート電極７を形成する（第８の工程）。
【００２５】
すなわち、ゲート絶縁膜６を、例えば１０００Å程度堆積させる。ゲート絶縁膜６として、シリコン酸化膜が好適に用いられる。ゲート絶縁膜６の堆積方法として、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いることができる。次に、ゲート電極７を堆積する。ゲート電極７として、例えば不純物を導入した多結晶シリコンなどが用いられる。次に、図４（Ｈ）に示すように、堆積したゲート電極７上にレジストを塗布し、フォトリソグラフィーによりレジストをパターニングし、レジストをマスクにしてゲート電極７をパターニングする。続いて、層間絶縁膜８を成膜する。その後、層間絶縁膜８にコンタクトホールを開口する。更に、ソース電極９、ドレイン電極１０を形成し、図１に示した第１の実施形態に係る半導体装置（絶縁ゲート型トランジスタ）を完成させる。
【００２６】
以上より、第１の実施形態に係る半導体装置の製造方法では、Ｎ−型炭化珪素エピタキシャル層２の主面に、絶縁膜３を形成する第１の工程と、絶縁膜３上にＮ＋型多結晶シリコン領域４を形成する第２の工程と、Ｎ＋型多結晶シリコン領域４の一部に、絶縁膜３が露出するまでエッチングして開口部を形成する第３の工程と、前記開口部内の絶縁膜３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン領域４との間に空間を形成する第４の工程と、少なくとも前記空間を含む前記開口部内の、Ｎ−型炭化珪素エピタキシャル層２とは異なる禁制帯を有する半導体材料を形成し、ヘテロ接合領域を形成する第５の工程と、少なくとも前記開口部内のＮ−型炭化珪素エピタキシャル層２が露出するように、前記異なる禁制帯を有する半導体材料を除去する第６の工程と、前記開口部内及びＮ＋型多結晶シリコン領域４にゲート絶縁膜６を形成する第７の工程と、前記開口部内のゲート絶縁膜６に接するゲート電極７を形成する第８の工程とを含む。
【００２７】
これにより、時間制御によって精度良くアンダーカット部２２を形成することができ、アンダーカット部２２内に自己整合的にヘテロ接合領域５を形成することができるので、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
【００２８】
また、第１の実施形態に係る半導体装置の製造方法は、Ｎ−型多結晶シリコン層５１を熱酸化した後、熱酸化したＮ−型多結晶シリコン層５１をウエットエッチングにより除去する。これにより、ドライエッチングでＮ−型多結晶シリコン層５１を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでＮ−型多結晶シリコン層５１を除去することで、プラズマによるダメージを回避することができる。
【００２９】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図５乃至図６を参照して説明する。また、第２の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と同様の構造には同じ番号を付し、同じ用語を用いて、説明を省略する。
【００３０】
図５は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【００３１】
ここで、第２の実施形態に係る半導体装置が第１の実施形態に係る半導体装置と異なる点は、開口部内のＮ−型炭化珪素エピタキシャル層２の表面が所定の深さまでエッチングされていることである。すなわち、ゲート電極７の底面が、Ｎ−型炭化珪素エピタキシャル層２に形成された溝２３（図６参照）の中にある、いわゆるトレンチゲート型である。
【００３２】
次に、第２の実施形態に係る半導体装置の製造方法について、図６を参照して説明する。図６は、図５に示す半導体装置の製造方法を示す断面工程図である。第２の実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法とほとんど同じである。第２の実施形態に係る半導体装置の製造方法が第１の実施形態に係る半導体装置の製造方法と異なる点は、第６の工程（図３（Ｆ）参照）と第７の工程（図４（Ｇ）参照）との間に、開口部内のＮ−型炭化珪素エピタキシャル層２の表面を所定の深さまでエッチングする工程を含むことである。
【００３３】
具体的には、図２（Ａ）〜図３（Ｆ）に示した工程と同じ工程を実施する。次に、Ｎ＋型多結晶シリコン領域４をマスクとして、ドライエッチングにより、Ｎ−型炭化珪素エピタキシャル層２の表面から所定の深さの溝２３を形成する。この際、エッチング条件によっては、マスクであるＮ＋型多結晶シリコン領域４もエッチングされるが、Ｎ＋型多結晶シリコン領域４の厚さを十分厚くしておくことで、所定の深さの溝２３を形成することができる。なお、第４の工程において、Ｎ−型炭化珪素エピタキシャル層２の表面上のＮ−型多結晶シリコン層５１を除去する方法として、ドライエッチングを用いた場合には、ドライエッチングにより溝２３を形成する本工程を連続して実施することもできる。次に、図４（Ｇ）〜図４（Ｈ）に示した工程と同様の工程を実施する。更に、第１の実施形態と同様に、ソース電極９、ドレイン電極１０を形成し、図５に示した第２の実施形態に係る半導体装置を完成させる。
【００３４】
以上より、第２の実施形態に係る半導体装置の製造方法では、Ｎ−型炭化珪素エピタキシャル層２の主面に、絶縁膜３を形成する第１の工程と、絶縁膜３上にＮ＋型多結晶シリコン領域４を形成する第２の工程と、Ｎ＋型多結晶シリコン領域４の一部に、絶縁膜３が露出するまでエッチングして開口部を形成する第３の工程と、前記開口部内の絶縁膜３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン領域４との間に空間を形成する第４の工程と、少なくとも前記空間を含む前記開口部内の、Ｎ−型炭化珪素エピタキシャル層２とは異なる禁制帯を有する半導体材料を形成し、ヘテロ接合領域を形成する第５の工程と、少なくとも前記開口部内のＮ−型炭化珪素エピタキシャル層２が露出するように、前記異なる禁制帯を有する半導体材料を除去する第６の工程と、開口部内のＮ−型炭化珪素エピタキシャル層２の表面を所定の深さまでエッチングする工程と、前記開口部内及びＮ＋型多結晶シリコン領域４にゲート絶縁膜６を形成する第７の工程と、前記開口部内のゲート絶縁膜６に接するゲート電極７を形成する第８の工程とを含む。
【００３５】
これにより、時間制御によって精度良くアンダーカット部２２を形成することができる。そして、アンダーカット部２２内に自己整合的にヘテロ接合領域５を形成することができ、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
【００３６】
また、第２の実施形態に係る半導体装置の製造方法では、第１の実施形態と同様に、第６の工程は、Ｎ−型多結晶シリコン層５１を熱酸化した後、熱酸化したＮ−型多結晶シリコン層５１をウエットエッチングにより除去する。これにより、第４の工程において、ドライエッチングでＮ−型多結晶シリコン層５１を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでＮ−型多結晶シリコン層５１を除去することで、プラズマによるダメージを回避することができる。
【００３７】
また、第２の実施形態に係る半導体装置の製造方法では、第６の工程と第７の工程の間に、開口部内のＮ−型炭化珪素エピタキシャル層２の表面を所定の深さまでエッチングする工程を含む。また、半導体装置は電界効果トランジスタである。これにより、第２の実施形態に係る半導体装置を、いわゆるトレンチゲート型にすることができる。これから、いわゆるプレーナ型である第１の実施形態に係る半導体装置と比べて、ゲート電極７の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、電界効果トランジスタのオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
【００３８】
（第３の実施形態）
次に、第３の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図７乃至図８を参照して説明する。また、第３の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と同様の構造には同じ番号を付し、同じ用語を用いて、説明を省略する。図７は、本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【００３９】
ここで、第３の実施形態に係る半導体装置が第１の実施形態に係る半導体装置と異なる点は、開口部がテーパー形状に形成されていることである。すなわち、ヘテロ接合領域５において、Ｎ−型炭化珪素エピタキシャル層２、ヘテロ接合領域５およびゲート絶縁膜６が互いに接する部分の形状が、鋭角になっていることである。
【００４０】
次に、第３の実施形態に係る半導体装置の製造方法について、図８を参照して説明する。図８は、図７に示す半導体装置の製造方法を示す断面工程図である。図９は、図８に続く断面工程図である。第３の実施形態に係る半導体装置の製造方法が第１の実施形態に係る半導体装置の製造方法と異なる点は、開口部をテーパー形状に形成することである。
【００４１】
第３の実施形態に係る半導体装置の製造方法では、まず、図２（Ａ）に示した工程と同じ工程を実施する。
【００４２】
次に、図８（Ｉ）および図８（Ｊ）に示すように、絶縁膜３が露出するまでＮ＋型多結晶シリコン領域４をエッチングし、テーパー形状の開口部を形成する工程を実施する。具体的には、Ｎ＋型多結晶シリコン領域４上にレジストを塗布し、フォトリソグラフィーによりパターニングし、レジストマスク１１を形成する。この際、レジストマスク１１の側面の形状をテーパー形状に形成する。テーパー形状に形成するためには、露光・現像条件を調整しても良いし、通常の露光・現像を行った後、酸素プラズマ等で角部のレジストをエッチングしても良い。
【００４３】
次に、レジストマスク１１をマスクにしてＮ＋型多結晶シリコン領域４をエッチングし、Ｎ＋型多結晶シリコン領域４に開口部を形成する。Ｎ＋型多結晶シリコン領域４のエッチング方法として、ドライエッチングを用いることができる。この際、Ｎ＋型多結晶シリコン領域４と絶縁膜３の選択比の高いドライエッチング条件を用いることで、絶縁膜３が露出した時点でドライエッチングを止めることができ、ドライエッチングのプラズマダメージがＮ−型炭化珪素エピタキシャル層２に達することを抑制することができる。これにより、良好な特性のヘテロ接合界面およびＭＯＳ界面を形成することができる。その後、レジストマスク１１を除去する。
【００４４】
また、本エッチング工程により、レジストマスク１１の側面のテーパー形状が、Ｎ＋型多結晶シリコン領域４に転写され、Ｎ＋型多結晶シリコン領域４に形成される開口部もテーパー形状となる。なお、第３の実施形態では、開口部をテーパー形状とするために、レジストマスク１１の側面をテーパー形状としたが、他の方法を用いることもできる。例えば、レジストマスク１１の側面を直角に近い形状に形成しておき、Ｎ＋型多結晶シリコン領域４をドライエッチングする際に、レジストマスク１１とＮ＋型多結晶シリコン領域４のエッチングレートの差を小さくしておくことで、レジストマスク１１を横方向に後退させながらＮ＋型多結晶シリコン領域４をエッチングすることができる。このようなエッチング方法を用いても、開口部をテーパー形状に形成することができる。
【００４５】
次に、第１の実施形態と同様に、図９（Ｋ）に示すように、開口部内の絶縁膜３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン領域４との間にアンダーカット部２２を形成する工程を実施する。ここで、絶縁膜３の選択的なエッチング方法として、例えば、フッ酸によるウエットエッチングを用いることができる。なお、絶縁膜３を選択的にエッチングでき、アンダーカット部２２を形成できるエッチング方法であれば、ドライエッチングや他のエッチング方法でもかまわない。しかしながら、ウエットエッチングを用いることで、ヘテロ接合界面にプラズマ等のダメージが入ることを回避できる。
【００４６】
また、アンダーカット部２２の幅として、数１０Å〜数μｍとすることができる。ここで、アンダーカット部２２の幅をＸ、絶縁膜３の厚さをＹとする。Ｘ／Ｙの値が大きすぎると、第３の工程におけるＮ−型多結晶シリコン層５１の成膜時に、カバレッジが悪くなり、ボイド等が生じる可能性があるため、ＸとＹの値を適切に選ぶことが必要である。例えば、第１の実施形態と同様に、Ｘ／Ｙの値として、５以下程度とすることで、ボイド等の発生を抑制することができる。
【００４７】
次に、第１の実施形態と同様に、図９（Ｌ）に示すように、Ｎ＋型多結晶シリコン領域４上に、開口部内のＮ−型炭化珪素エピタキシャル層２の表面に、および、アンダーカット部２２内に、Ｎ−型多結晶シリコン層５１を形成する工程を実施する。ここで、Ｎ−型多結晶シリコン層５１は、Ｎ−型炭化珪素エピタキシャル層２とバンドギャップの異なる半導体材料である多結晶シリコンからなる。具体的には、Ｎ＋型多結晶シリコン領域４上、Ｎ−型炭化珪素エピタキシャル層２の表面、アンダーカット部２２内に、多結晶シリコンを成膜する。多結晶シリコンの成膜方法として、例えば、低圧ＣＶＤなどが用いられる。多結晶シリコンの膜厚を、絶縁膜３の厚さの半分以上とすることで、ボイド等を生じることなく、アンダーカット部２２に多結晶シリコンを埋設することができる。
【００４８】
多結晶シリコンにＮ型不純物を導入し、Ｎ−型多結晶シリコン層５１を形成する。多結晶シリコンにＮ型不純物を導入する方法として、例えば、成膜中に不純物を導入する方法や、多結晶シリコンを成膜した後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。ここで、上述したように、アンダーカット部２２の幅Ｘと絶縁膜３の厚さＹを適切に選ぶことで、ボイド等を生じることなく、アンダーカット部２２内にＮ−型多結晶シリコン層５１を埋設することができる。
【００４９】
次に、第１の実施形態と同様に、図９（Ｍ）に示すように、アンダーカット部２２以外に形成されたＮ−型多結晶シリコン層５１を除去し、ヘテロ接合領域５を形成する工程を実施する。すなわち、Ｎ−型炭化珪素エピタキシャル層２の表面上のＮ−型多結晶シリコン層５１を除去し、Ｎ−型炭化珪素エピタキシャル層２の表面を露出させる。Ｎ−型多結晶シリコン層５１の膜厚分だけＮ−型多結晶シリコン層５１を熱酸化する。その後、熱酸化したＮ−型多結晶シリコン層５１の熱酸化膜を、例えば、フッ酸等を用いたウエットエッチングで除去する。この際、熱酸化は等方的に進行するため、Ｎ＋型多結晶シリコン領域４上のＮ−型多結晶シリコン層５１も熱酸化されるので、同様に除去される。
【００５０】
しかしながら、アンダーカット部２２に埋設されたＮ−型多結晶シリコン層５１は熱酸化しないので、Ｎ−型多結晶シリコン層５１をアンダーカット部２２内に残すことができる。これから、Ｎ＋型多結晶シリコン領域４上、および、Ｎ−型炭化珪素エピタキシャル層２の表面上のＮ−型多結晶シリコン層５１を除去することで、アンダーカット部２２内にヘテロ接合領域５を形成することができる。また、熱酸化する量を、Ｎ−型多結晶シリコン層５１の膜厚より多くすることで、へテロ接合領域の界面の幅であるヘテロ接合界面の幅、すなわち、アンダーカット部２２の幅を調整することもできる。なお、熱酸化および酸化膜エッチングを用いてＮ−型多結晶シリコン層５１を除去しているが、ドライエッチングやウエットエッチングを用いてＮ−型多結晶シリコン層５１を除去しても良い。また、ヘテロ接合領域５における開口部側側面の形状は、Ｎ＋型多結晶シリコン領域４に形成された開口部の形状を引き継ぎ、図９（Ｍ）に示したようなテーパー形状となる。
【００５１】
次に、図４（Ｇ）〜図４（Ｈ）に示した工程と同様の工程を実施する。更に、第１の実施形態と同様に、ソース電極９、ドレイン電極１０を形成し、図７に示した第３の実施形態に係る半導体装置を完成させる。これにより、ヘテロ接合領域５における開口部側側面の形状がテーパー形状となるので、ヘテロ接合領域５において、Ｎ−型炭化珪素エピタキシャル層２、ヘテロ接合領域５およびゲート絶縁膜６が互いに接する部分の形状が鋭角になる。これから、第１の実施形態に係る半導体装置と比べて、ゲート絶縁膜６の厚さが同じ場合、上記接する部分からゲート電極７までの最短距離が短くなる。よって、ゲート電極７の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、電界効果トランジスタのオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
【００５２】
以上より、第３の実施形態に係る半導体装置の製造方法では、Ｎ−型炭化珪素エピタキシャル層２の主面に、絶縁膜３を形成する第１の工程と、絶縁膜３上にＮ＋型多結晶シリコン領域４を形成する第２の工程と、Ｎ＋型多結晶シリコン領域４の一部に、絶縁膜３が露出するまでエッチングして、テーパー状の開口部を形成する第３の工程と、前記開口部内の絶縁膜３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン領域４との間に空間を形成する第４の工程と、少なくとも前記空間を含む前記開口部内の、Ｎ−型炭化珪素エピタキシャル層２とは異なる禁制帯を有する半導体材料を形成し、ヘテロ接合領域を形成する第５の工程と、少なくとも前記開口部内のＮ−型炭化珪素エピタキシャル層２が露出するように、前記異なる禁制帯を有する半導体材料を除去する第６の工程と、前記開口部内及びＮ＋型多結晶シリコン領域４にゲート絶縁膜６を形成する第７の工程と、前記開口部内のゲート絶縁膜６に接するゲート電極７を形成する第８の工程とを含む。
【００５３】
これにより、時間制御によって精度良くアンダーカット部２２を形成することができる。そして、アンダーカット部２２内にヘテロ接合領域５を形成することができ、アンダーカット部２２の幅、すなわち、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
【００５４】
また、第３の実施形態に係る半導体装置の製造方法では、第１の実施形態と同様に、Ｎ−型多結晶シリコン層５１を熱酸化した後、熱酸化したＮ−型多結晶シリコン層５１をウエットエッチングにより除去する。これにより、第４の工程において、ドライエッチングでＮ−型多結晶シリコン層５１を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでＮ−型多結晶シリコン層５１を除去することで、プラズマによるダメージを回避することができる。
【００５５】
また、第３の実施形態に係る半導体装置の製造方法では、開口部をテーパー形状に形成する。また、半導体装置は電界効果トランジスタである。これにより、ヘテロ接合領域５における開口部側側面の形状がテーパー形状となり、ヘテロ接合領域５において、Ｎ−型炭化珪素エピタキシャル層２、ヘテロ接合領域５およびゲート絶縁膜６が互いに接する部分の形状を鋭角にすることができる。これから、第１の実施形態に係る半導体装置と比べて、ゲート絶縁膜６の厚さが同じ場合、上記接する部分からゲート電極７までの最短距離が短くなるので、ゲート電極７の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、電界効果トランジスタのオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
【００５６】
（第４の実施形態）
次に、第４の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図１０乃至図１１を参照して説明する。また、第４の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と同様の構造には同じ番号を付し、同じ用語を用いて、説明を省略する。図１０は、本発明の第４の実施形態に係る半導体装置の構成を示す断面図である。
【００５７】
第４の実施形態に係る半導体装置が第１の実施形態に係る半導体装置と異なる点は、Ｎ−型炭化珪素エピタキシャル層２の表面で、且つ、ヘテロ接合領域５の近傍に電界緩和領域１２を備えることである。
【００５８】
次に、第４の実施形態に係る半導体装置の製造方法について、図１１を参照して説明する。第４の実施形態に係る半導体装置の製造方法が第１の実施形態に係る半導体装置の製造方法と異なる点は、Ｎ−型炭化珪素エピタキシャル層２の表面に絶縁膜３を形成する前に、Ｎ−型炭化珪素エピタキシャル層２の表面で、且つ、ヘテロ接合領域５の近傍に電界緩和領域１２を形成する工程を含むことである。
【００５９】
第４の実施形態に係る半導体装置の製造方法では、まず、第１の実施形態と同様に、図１１（Ｎ）に示すように、Ｎ−型炭化珪素エピタキシャル層２をＮ＋型炭化珪素基体１の表面上に形成する。炭化珪素はいくつかのポリタイプ（結晶多形）が存在するが、Ｎ＋型炭化珪素基体１およびＮ−型炭化珪素エピタキシャル層２を構成する炭化珪素のポリタイプとして、代表的な４Ｈを用いている。Ｎ＋型炭化珪素基体１は、第１の実施形態と同様に、数１０〜数１００μｍ程度の厚さを持つ。Ｎ−型炭化珪素エピタキシャル層２は、第１の実施形態と同様に、例えば、不純物濃度が１０１４〜１０１８個/ｃｍ３、厚さが数μｍ〜数１０μｍとして形成される。更に、Ｎ−型炭化珪素エピタキシャル層２の表面上の所定領域に、フォトリソグラフィーを用いてレジストマスク１１を形成する。次に、図１１（Ｏ）に示すように、レジストマスク１１をマスクとして、Ｎ−型炭化珪素エピタキシャル層２に不純物１３をイオン注入し、不純物注入領域１４を形成する。不純物１３として、例えば、アルミやボロンなどを用いることができる。
【００６０】
次に、図１１（Ｐ）に示すように、レジストマスク１１を除去し、１７００℃程度の高温の熱処理を行うことで、不純物注入領域１４をＰ型の電界緩和領域１２とすることができる。なお、第４の実施形態では、Ｎ−型炭化珪素エピタキシャル層２の表面と絶縁膜３とが接触する領域およびＮ−型炭化珪素エピタキシャル層２の表面とゲート絶縁膜６とが接触する領域に、電界緩和領域１２を形成しているが、いずれか一方だけ形成しても良い。その後、第１の実施形態と同様に、Ｎ−型炭化珪素エピタキシャル層２の表面上に、絶縁膜３を数１０Å〜数μｍの厚さで成膜する。絶縁膜３の材料として、例えば、シリコン酸化膜を用いることができる。この場合、絶縁膜３の成膜方法として、熱酸化法、ＣＶＤ法を用いることができる。続いて、絶縁膜３上にＮ＋型多結晶シリコン領域４を数１０Å〜数μｍの厚さで成膜する。Ｎ＋型多結晶シリコン領域４の成膜方法として、低圧ＣＶＤなどが用いられる。また、Ｎ型不純物の導入方法として、例えば、成膜中に不純物を導入する方法や、多結晶シリコンを成膜した後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。
【００６１】
次に、図２（Ｂ）〜図４（Ｈ）に示した工程と同じ工程を実施する。更に、第１の実施形態と同様に、ソース電極９、ドレイン電極１０を形成し、図１０に示した第４の実施形態に係る半導体装置を完成させる。これにより、Ｎ−型炭化珪素エピタキシャル層２の表面で、且つ、ヘテロ接合領域５の近傍に電界緩和領域１２を形成できる。これから、電界効果トランジスタのオフ時にヘテロ接合界面に高電界が印加されるのを緩和でき、オフ時のリーク電流を低減することができる。
【００６２】
以上より、第４の実施形態に係る半導体装置の製造方法では、Ｎ−型炭化珪素エピタキシャル層２に電界緩和領域１２を形成する工程と、Ｎ−型炭化珪素エピタキシャル層２に絶縁膜３を形成する第１の工程と、絶縁膜３上にＮ＋型多結晶シリコン領域４を形成する第２の工程と、Ｎ＋型多結晶シリコン領域４の一部に、絶縁膜３が露出するまでエッチングして開口部を形成する第３の工程と、開口部内の絶縁膜３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン領域４との間にアンダーカット部２２を形成する第４の工程と、少なくとも前記空間を含む前記開口部内の前記半導体基体と前記半導体基体とは異なる禁制帯を有する半導体材料とによって、ヘテロ接合領域５を形成する第５の工程と、少なくともアンダーカット部２２に形成されたヘテロ接合領域５を残しつつ、他の領域に形成された半導体材料を除去する工程と、前記開口部内及び前記導電体領域に第２の絶縁領域を形成する第７の工程と、前記開口部内の前記第２の絶縁領域に接する電極を形成する第８の工程とを含む。
【００６３】
これにより、時間制御によって精度良くアンダーカット部２２を形成することができる。そして、アンダーカット部２２内に自己整合的にヘテロ接合領域５を形成することができ、アンダーカット部２２の幅、すなわち、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
【００６４】
また、第４の実施形態に係る半導体装置の製造方法では、第１の実施形態と同様に、第４の工程は、Ｎ−型多結晶シリコン層５１を熱酸化した後、熱酸化したＮ−型多結晶シリコン層５１をウエットエッチングにより除去する。これにより、ドライエッチングでＮ−型多結晶シリコン層５１を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでＮ−型多結晶シリコン層５１を除去することで、プラズマによるダメージを回避することができる。
【００６５】
また、第４の実施形態に係る半導体装置の製造方法では、Ｎ−型炭化珪素エピタキシャル層２の表面に絶縁膜３を形成する前に、Ｎ−型炭化珪素エピタキシャル層２の表面で、且つ、ヘテロ接合領域５の近傍に電界緩和領域１２を形成する工程を含む。これにより、Ｎ−型炭化珪素エピタキシャル層２の表面で、且つ、ヘテロ接合領域５の近傍に電界緩和領域１２を形成できる。これから、電界効果トランジスタのオフ時にヘテロ接合界面に高電界が印加されるのを緩和でき、オフ時のリーク電流を低減することができる。
【００６６】
本発明に係る半導体装置の製造方法では、Ｎ−型炭化珪素エピタキシャル層２に絶縁膜３を形成する第１の工程と、絶縁膜３上にＮ＋型多結晶シリコン領域４を形成する第２の工程と、Ｎ＋型多結晶シリコン領域４の一部に、絶縁膜３が露出するまでエッチングして開口部を形成する第３の工程と、開口部内の絶縁膜３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン領域４との間にアンダーカット部２２を形成する第４の工程と、少なくとも前記空間を含む前記開口部内の前記半導体基体と前記半導体基体とは異なる禁制帯を有する半導体材料とによって、ヘテロ接合領域５を形成する第５の工程と、少なくともアンダーカット部２２に形成されたヘテロ接合領域５を残しつつ、他の領域に形成された半導体材料を除去する工程と、前記開口部内及び前記導電体領域に第２の絶縁領域を形成する第７の工程と、前記開口部内の前記第２の絶縁領域に接する電極を形成する第８の工程とを含む。
【００６７】
これにより、時間制御によって精度良くアンダーカット部２２を形成することができる。そして、アンダーカット部２２内に自己整合的にヘテロ接合領域５を形成することができ、アンダーカット部２２の幅、すなわち、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
【００６８】
また、本発明に係る半導体装置の製造方法では、Ｎ−型多結晶シリコン層５１を熱酸化した後、熱酸化したＮ−型多結晶シリコン層５１をウエットエッチングにより除去する。これにより、ドライエッチングでＮ−型多結晶シリコン層５１を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでＮ−型多結晶シリコン層５１を除去することで、プラズマによるダメージを回避することができる。
【００６９】
また、本発明に係る半導体装置の製造方法では、開口部をテーパー形状に形成する。これにより、ヘテロ接合領域５における開口部側側面の形状がテーパー形状となり、ヘテロ接合領域５において、Ｎ−型炭化珪素エピタキシャル層２、ヘテロ接合領域５およびゲート絶縁膜６が互いに接する部分の形状を鋭角にすることができる。これから、ゲート絶縁膜６の厚さが同じ場合、上記接する部分からゲート電極７までの最短距離が短くなるので、ゲート電極７の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、半導体装置のオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
【００７０】
また、本発明に係る半導体装置の製造方法では、開口部内のＮ−型炭化珪素エピタキシャル層２の表面を所定の深さまでエッチングする工程を含む。これにより、いわゆるトレンチゲート型にすることができ、いわゆるプレーナ型の半導体装置と比べて、ゲート電極７の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、半導体装置のオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
【００７１】
また、本発明に係る半導体装置の製造方法では、Ｎ−型炭化珪素エピタキシャル層２の表面に絶縁膜３を形成する前に、Ｎ−型炭化珪素エピタキシャル層２の表面で、且つ、ヘテロ接合領域５の近傍に電界緩和領域１２を形成する工程を含む。これにより、半導体装置のオフ時にヘテロ接合界面に高電界が印加されるのを緩和でき、オフ時のリーク電流を低減することができる。
【００７２】
また、本発明に係る半導体装置の製造方法において、半導体基体は、炭化珪素、窒化ガリウム、もしくはダイヤモンドからなる。
【００７３】
また、本発明に係る半導体装置の製造方法において、ヘテロ接合領域は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウムのいずれかからなる。
【００７４】
なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第４の実施形態に係る半導体装置の製造方法では、ヘテロ接合領域５を形成するＮ−型多結晶シリコン層５１をＮ−型として説明したが、特にこれに限定されるものでなく、Ｎ＋型でも良い。更に、特許文献１と同様にＰ−型を用いることもできる。Ｐ−型を用いた場合には、トランジスタの基本的な動作は、特許文献１に記載されたものと同様である。
【００７５】
また、第１乃至第４の実施形態に係る半導体装置の製造方法では、ヘテロ接合領域５とソース電極９を電気的に接続する導電体として、Ｎ＋型多結晶シリコン領域４を用いたが、特にこれに限定されるものでなく、ヘテロ接合領域５とソース電極９を電気的に接続できる導電体であれば、他の導電体でも良い。
【００７６】
また、第１乃至第４の実施形態に係る半導体装置の製造方法では、Ｎ＋型炭化珪素基体１およびＮ−型炭化珪素エピタキシャル層２を構成する炭化珪素基体のポリタイプとして４Ｈを用いたが、特にこれに限定されるものでなく、３Ｈ、６Ｈおよび他のポリタイプを用いることもできる。
【００７７】
また、第１乃至第４の実施形態に係る半導体装置の製造方法では、Ｎ＋型炭化珪素基体１およびＮ−型炭化珪素エピタキシャル層２の材料として炭化珪素を用いたが、特にこれに限定されるものでなく、窒化ガリウムやダイヤモンドを用いても良い。
【００７８】
また、第１乃至第４の実施形態に係る半導体装置の製造方法では、ヘテロ接合領域５を多結晶シリコンから形成しているが、特にこれに限定されるものでなく、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウムなどから形成しても良い。
【００７９】
また、第１乃至第４の実施形態に係る半導体装置の製造方法では、ヘテロ接合領域５を多結晶シリコンから形成しているが、特にこれに限定されるものでなく、単結晶シリコン、アモルファスシリコンなどから形成しても良い。
【００８０】
また、第１乃至第４の実施形態に係る半導体装置の製造方法では、半導体装置を、電界効果トランジスタの単位セルを２つ対向して並べた構造としているが、特にこれに限定されるものでなく、単位セル１つからなる構造でも良いし、複数の単位セルを並べた構造でも良い。
【００８１】
また、第４の実施形態に係る半導体装置の製造方法では、Ｎ−型炭化珪素エピタキシャル層２の表面で、且つ、ヘテロ接合領域５の近傍に、不純物１３をイオン注入し、Ｐ型の電界緩和領域１２を形成しているが、特にこれに限定されるものでない。Ｎ−型炭化珪素エピタキシャル層２におけるヘテロ接合領域５の近傍に形成された溝に埋め込まれた誘電体を電界緩和領域としても良い。更に、Ｎ−型炭化珪素エピタキシャル層２におけるヘテロ接合領域５の近傍に、ボロンやバナジウムをイオン注入し結晶を変化させることで形成した高抵抗領域などを、電界緩和領域として使用しても良い。
【００８２】
また、第４の実施形態に係る半導体装置の製造方法では、いわゆるプレーナ型の電界効果トランジスタに電界緩和領域１２を適用した半導体装置の製造方法を示したが、特にこれに限定されるものでなく、図１２に示すように、いわゆるトレンチゲート型の電界効果トランジスタに電界緩和領域を適用しても良い。また、第３の実施形態に係る半導体装置に電界緩和領域を適用しても良い。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図。
【図２】図１に示す半導体装置の製造方法を示す断面工程図。
【図３】図２に続く断面工程図。
【図４】図３に続く断面工程図。
【図５】本発明の第２の実施形態に係る半導体装置の構成を示す断面図。
【図６】図５に示す半導体装置の製造方法を示す断面工程図。
【図７】本発明の第３の実施形態に係る半導体装置の構成を示す断面図。
【図８】図７に示す半導体装置の製造方法を示す断面工程図。
【図９】図８に続く断面工程図。
【図１０】本発明の第４の実施形態に係る半導体装置の構成を示す断面図。
【図１１】図１０に示す半導体装置の製造方法を示す断面工程図。
【図１２】第４の実施形態に係る半導体装置の変形例を示す断面図。
【符号の説明】
【００８４】
１  Ｎ＋型炭化珪素基体、
２  半導体基体であるＮ−型炭化珪素エピタキシャル層、
３  第１の絶縁領域である絶縁膜、
４  導電体領域であるＮ＋型多結晶シリコン領域、５  ヘテロ接合領域、
６  第２の絶縁領域であるゲート絶縁膜、７  電極であるゲート電極、
８  層間絶縁膜、９  ソース電極、１０  ドレイン電極、
１１  レジストマスク、１２  電界緩和領域、１３  不純物、
１４  不純物注入領域、
２２  空間であるアンダーカット部、２３  溝、
５１  半導体領域であるＮ−型多結晶シリコン層、
Ｘ  アンダーカット部２２の幅、Ｙ  絶縁膜３の厚さ
【図１】
0005374923.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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