(57)【特許請求の範囲】
【請求項１】
第２のＭＯＳトランジスタを用いた電力増幅部と、該電力増幅部にバイアスを供給する適応バイアス発生部と、前記第２のＭＯＳトランジスタのゲートに固定バイアスを供給する固定バイアス発生部とで構成された増幅回路において、
前記適応バイアス発生部は、一端に所定電圧が供給されるインダクタ素子と、ゲートが前記インダクタ素子の他端に接続される第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのゲートに接続され、他端が前記第１のＭＯＳトランジスタのドレインに接続される抵抗素子と、該抵抗素子に並列接続される容量素子とを備え、
前記第１のＭＯＳトランジスタのソースからバイアス電流を発生し、
前記インダクタ素子は、第１のインダクタと、該第１のインダクタの両端に接続される第１の容量及び第２の容量とを有するπ型フィルタ構造を備え、
前記電力増幅部への入力信号レベルに応じて、前記適応バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することにより優れた線形性が得られ、前記π型フィルタ構造を有することにより特定帯域のノイズを低減することを特徴とする増幅回路。
【請求項２】
第２のＭＯＳトランジスタを用いた電力増幅部と、該電力増幅部にバイアスを供給する適応バイアス発生部と、前記第２のＭＯＳトランジスタのゲートに固定バイアスを供給する固定バイアス発生部とで構成された増幅回路において、
前記適応バイアス発生部は、一端に所定電圧が供給される抵抗素子と、ゲートが前記抵抗素子の他端に接続される第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのゲートに接続され、他端が前記第１のＭＯＳトランジスタのドレインに接続されるインダクタ素子と、前記抵抗素子に並列接続される容量素子とを備え、
前記第１のＭＯＳトランジスタのソースからバイアス電流を発生し、
前記インダクタ素子は、第１のインダクタと、該第１インダクタの両端に接続される第１の容量及び第２の容量とを有するπ型フィルタ構造を備え、
前記電力増幅部への入力信号レベルに応じて、前記適応バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することにより優れた線形性が得られ、前記π型フィルタ構造を有することにより特定帯域のノイズを低減することを特徴とする増幅回路。
【請求項３】
第２のＭＯＳトランジスタを用いた電力増幅部と、該電力増幅部にバイアスを供給する適応バイアス発生部と、前記第２のＭＯＳトランジスタのゲートに固定バイアスを供給する固定バイアス発生部とで構成された増幅回路において、
前記適応バイアス発生部は、一端に所定電圧が供給されるインダクタ素子と、ゲートが前記インダクタ素子の他端に接続される第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのゲートに接続され他端が前記第１のＭＯＳトランジスタのドレインに接続される抵抗素子と、該抵抗素子に並列接続される容量素子とを備え、
前記第１のＭＯＳトランジスタのソースからバイアス電流を発生し、
前記インダクタ素子は、直列接続される第１のインダクタ及び第２のインダクタと、該第１及び第２のインダクタの接続点に接続される第１の容量とを有するＴ型フィルタ構造を備え、
前記電力増幅部への入力信号レベルに応じて、前記適応バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することにより優れた線形性が得られ、前記Ｔ型フィルタ構造を有することにより特定帯域のノイズを低減することを特徴とする増幅回路。
【請求項４】
第２のＭＯＳトランジスタを用いた電力増幅部と、該電力増幅部にバイアスを供給する適応バイアス発生部と、前記第２のＭＯＳトランジスタのゲートに固定バイアスを供給する固定バイアス発生部とで構成された増幅回路において、
前記適応バイアス発生部は、一端に所定電圧が供給される抵抗素子と、ゲートが前記抵抗素子の他端に接続される第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのゲートに接続され、他端が前記第１のＭＯＳトランジスタのドレインに接続されるインダクタ素子と、前記抵抗素子に並列接続される容量素子とを備え、
前記第１のＭＯＳトランジスタのソースからバイアス電流を発生し、
前記インダクタ素子は、直列接続される第１のインダクタ及び第２のインダクタと、該第１及び第２のインダクタの接続点に接続される第１の容量とを有するＴ型フィルタ構造を備え、
前記電力増幅部への入力信号レベルに応じて、前記適応バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することにより優れた線形性が得られ、前記Ｔ型フィルタ構造を有することにより特定帯域のノイズを低減することを特徴とする増幅回路。
【請求項５】
前記所定電圧は固定であり、前記インダクタ素子のインダクタンス値、前記抵抗素子の抵抗値、前記容量素子の容量値、および、前記第１のＭＯＳトランジスタのＷ／Ｌ値のうちの少なくとも１つが可変であることを特徴とする請求項１乃至４のいずれかに記載の増幅回路。
【請求項６】
前記インダクタ素子は、ボンディングワイヤにより形成されていることを特徴とする請求項１乃至４のいずれかに記載の増幅回路。
【請求項７】
前記電力増幅部は、ゲートに前記入力信号が供給され、ドレインに負荷が接続されると共に前記ドレインから出力信号を出力する第２のＭＯＳトランジスタを備えることを特徴とする請求項１乃至４のいずれかに記載の増幅回路。
【請求項８】
前記第２のＭＯＳトランジスタのゲートに印加する入力信号中のＤＣ成分を阻止するＤＣ阻止用の容量素子を更に備えたことを特徴とする請求項７に記載の増幅回路。
【請求項９】
前記固定バイアス発生部は、バイアス電流源と、ドレインに前記バイアス電流源からの電流が供給されゲートが前記ドレインと接続される第３のＭＯＳトランジスタ（Ｍ３）と、前記第３のＭＯＳトランジスタのゲートに接続されバイアス電流を入力信号に印加するバイアス用インダクタ素子とを備えることを特徴とする請求項１乃至８のいずれかに記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低雑音であり且つ直線性にも優れた増幅回路に関する。
【背景技術】
【０００２】
図１４は、直線性に優れた増幅回路として提案された従来の増幅回路１４０の回路図である（例えば非特許文献参照）。
この増幅回路１４０は、適応バイアス発生部１４１によって電力増幅部１４２にバイアスを供給するように構成されている。
電力増幅部１４２は、ＮＭＯＳトランジスタＭ２のドレインと電源ＶＤＤとの間に負荷抵抗ＺＬが接続され、ゲートにはＲＦ入力信号が入力されるＲＦ入力端子ＲＦＩＮが設けられ、ドレインにはＲＦ出力信号が出力されるＲＦ出力端子ＲＦＯＵＴが設けられたソース接地増幅器を成している。
【０００３】
適応バイアス発生部１４１は、ＮＭＯＳトランジスタＭ１のゲートと適応バイアス入力端子Ｇとの間に抵抗Ｒ１が接続され、ＮＭＯＳトランジスタＭ１のドレインとゲートとの間が抵抗Ｒ２を介してダイオード接続されて構成されている。
そして、適応バイアス発生部１４１のＮＭＯＳトランジスタＭ１のソースからの出力がＮＭＯＳトランジスタＭ２のゲートに印加されるようにして電力増幅部１４２にバイアスが供給される。
【０００４】
図１４のような回路では、適応バイアス発生部１４１における適応バイアス入力端子Ｇの電位をＶｇとすると、消費電流および線形性の観点からＶｇはクラスＣバイアスされることが望ましい。即ち、Ｖｇ＞Ｖ（ＲＦＩＮ）＋Ｖｔｈ（Ｍ１）に設定されることが理想的である。ここで、Ｖ（ＲＦＩＮ）はＲＦ入力端子ＲＦＩＮにおけるＲＦ入力信号の電圧であり、Ｖｔｈ（Ｍ１）はＮＭＯＳトランジスタＭ１の閾値電圧である。
【０００５】
次に、図１５を用いて従来の増幅回路１４０の回路の動作を説明する。図１５は、図１４の回路の動作を説明するための図である。
図１５（ａ）は、電力増幅部１４２へのＲＦ入力信号の振幅が小さい時のＲＦ入力電圧Ｖ（ＲＦＩＮ）と適応バイアス発生部１３１のＮＭＯＳトランジスタＭ１に発生する電流Ｉａｄｐとの関係を示す図である。
【０００６】
図１５（ａ）において、ＶAVE（ＲＦＩＮ）はＲＦ入力電圧の平均値である。この図におけるように、電力増幅部１４２へのＲＦ入力信号の振幅が小さい時は、適応バイアス発生部１４１のＮＭＯＳトランジスタＭ１及び抵抗Ｒ２から成るＭＯＳダイオードは、クラスＣバイアスされている為、オフ状態が保持される。従って電流Ｉａｄｐは流れない。
図１５（ｂ）は、電力増幅部１４２へのＲＦ入力信号の振幅が大きい時のＲＦ入力電圧Ｖ（ＲＦＩＮ）と適応バイアス発生部１４１のＮＭＯＳトランジスタＭ１に発生する電流Ｉａｄｐとの関係を示す図である。
【０００７】
図１５（ｂ）に示すように、電力増幅部１４２へのＲＦ入力信号が大きい時は、適応バイアス発生部１４１の入力端子Ｇの電位Ｖｇが低い方に引っ張られる瞬間が発生する。即ち、適応バイアス発生部１４１のＮＭＯＳトランジスタＭ１のゲート−ソース電圧をＶｇｓ（Ｍ１）とすると、
Ｖｇｓ（Ｍ１）＝Ｖｇ−Ｖ（ＲＦＩＮ）＞Ｖｔｈ（Ｍ１）
が成立する瞬間が生じる。そして、その瞬間だけＮＭＯＳトランジスタＭ１がオンとなり、電流Ｉａｄｐが流れる。そのため、流れた電流Ｉａｄｐに相当する電荷分だけ、電力増幅部１４２のＮＭＯＳトランジスタＭ２のゲートの電位が上昇し、ＮＭＯＳトランジスタＭ２のゲート−ソース電圧Ｖｇｓ（Ｍ２）が高くなる。
【０００８】
ここで、ＮＭＯＳトランジスタＭ２の閾値電圧をＶｔｈ（Ｍ２）とすると、Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍ２）が高ければ、ＭＯＳトランジスタの線形性は高くなる。従って、図１４に示された構成によれば、ＮＭＯＳトランジスタＭ２の線形性が向上し、結果的に、図１４の増幅回路１４０の線形性が向上することになる。
このように、図１４の増幅回路１４０は、適応バイアス発生部１４１のＮＭＯＳトランジスタＭ１及び抵抗Ｒ２から成るＭＯＳダイオードがオンであるときに、即ち、ＲＦ入力信号の振幅が大きいときのみ、電力増幅部１４２に流れる電流を増やす。従って、この電力増幅回路１４０は、低雑音（低歪）であり、且つ、電力効率に優れる。また、適応バイアス発生部１４１を構成する素子は、電力増幅部１４２を構成する素子と同一仕様の素子（ＭＯＳトランジスタ）によって形成されるため、プロセスの変動による特性のばらつきを生ぜず、従って、その影響を受けない。
【０００９】
図１４を参照して説明した適応バイアス発生部１４１は、いわゆるプリディストータとして機能する。適応バイアス発生部１４１の歪み特性は、電力増幅部１４２の歪み特性と逆位相の歪み特性を有するため、電力増幅部１４２に上述の適応バイアス発生部１４１を付加することによって増幅回路１４０全体での歪み特性が改善される。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】IEEE Microwaves ＆ Wireless Component Letters（MWCL） 2003 "A 0.25um 20dBm 2.4GHz CMOS Power Amplifier with an Integrated Diode Linearizer" Chemg-Chi Yen, Huey-Ru Chuang．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、適応バイアス発生部１４１への入力電流Ｉａｄｐは、抵抗Ｒ１と、抵抗Ｒ２及びＮＭＯＳトランジスタＭ１からなるＭＯＳダイオードとを通過して電力増幅部１４２のＮＭＯＳトランジスタＭ２のゲートに印加されるので、バイアス電流自体が大きな熱雑音を含むため、増幅回路１４０全体でのＳＮＲが不十分であるという問題を残す。
本発明は、上述のような状況に鑑みてなされたものであり、直線性に優れ且つ低雑音である増幅回路を提供することをその目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するべく、ここに、以下に列記するような技術を提案する。
（１）第２のＭＯＳトランジスタ（Ｍ２）を用いた電力増幅部（１０２）と、該電力増幅部（１０２）にバイアスを供給する適応バイアス発生部（１０１）と、前記第２のＭＯＳトランジスタ（Ｍ２）のゲートに固定バイアスを供給する固定バイアス発生部（１０３）とで構成された増幅回路（１００）において、
前記適応バイアス発生部（１０１）は、一端に所定電圧が供給されるインダクタ素子（Ｌ１）と、ゲートが前記インダクタ素子（Ｌ１）の他端に接続される第１のＭＯＳトランジスタ（Ｍ１）と、一端が前記第１のＭＯＳトランジスタ（Ｍ１）のゲートに接続され、他端が前記第１のＭＯＳトランジスタ（Ｍ１）のドレインに接続される抵抗素子（Ｒ２）と、該抵抗素子（Ｒ２）に並列接続される容量素子（Ｃ２）とを備え、
前記第１のＭＯＳトランジスタ（Ｍ１）のソースからバイアス電流を発生し、前記インダクタ素子（Ｌ１）は、第１のインダクタ（Ｌ１）と、該第１のインダクタ（Ｌ１）の両端に接続される第１の容量（Ｃ１Ａ）及び第２の容量（Ｃ１Ｂ）とを有するπ型フィルタ構造を備え、前記電力増幅部（１０２）への入力信号レベルに応じて、前記適応バイアス発生部（１０１）が適応的に変化するバイアスを前記電力増幅部（１０２）に供給することにより優れた線形性が得られ、前記π型フィルタ構造を有することにより特定帯域のノイズを低減することを特徴とする増幅回路。
上記（１）の増幅回路では、前記電力増幅部への入力信号レベルに応じて、前記バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することによって、線形性に優れた特性が実現されるとともに、特定帯域のノイズを低減したり、バイアスの帯域を制限することによりノイズを低減したりすることができる増幅回路が実現される。
【００１３】
（２）第２のＭＯＳトランジスタ（Ｍ２）を用いた電力増幅部（８０２）と、該電力増幅部（８０２）にバイアスを供給する適応バイアス発生部（８０１）と、前記第２のＭＯＳトランジスタ（Ｍ２）のゲートに固定バイアスを供給する固定バイアス発生部（８０３）とで構成された増幅回路（８００）において、
前記適応バイアス発生部（８０１）は、一端に所定電圧が供給される抵抗素子（Ｒ１）と、ゲートが前記抵抗素子（Ｒ１）の他端に接続される第１のＭＯＳトランジスタ（Ｍ１）と、一端が前記第１のＭＯＳトランジスタ（Ｍ１）のゲートに接続され、他端が前記第１のＭＯＳトランジスタ（Ｍ１）のドレインに接続されるインダクタ素子（Ｌ２）と、前記抵抗素子（Ｒ１）に並列接続される容量素子（Ｃ１）とを備え、
前記第１のＭＯＳトランジスタ（Ｍ１）のソースからバイアス電流を発生し、前記インダクタ素子（Ｌ２）は、第１のインダクタ（Ｌ１）と、該第１インダクタ（Ｌ１）の両端に接続される第１の容量（Ｃ１Ａ）及び第２の容量（Ｃ１Ｂ）とを有するπ型フィルタ構造を備え、前記電力増幅部（８０２）への入力信号レベルに応じて、前記適応バイアス発生部（８０１）が適応的に変化するバイアスを前記電力増幅部（８０２）に供給することにより優れた線形性が得られ、前記π型フィルタ構造を有することにより特定帯域のノイズを低減することを特徴とする増幅回路。
上記（２）の増幅回路では、前記電力増幅部への入力信号レベルに応じて、前記バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することによって、線形性に優れた特性を得るとともに、特定帯域のノイズを低減したり、バイアスの帯域を制限することによりノイズを低減したりすることができる増幅回路が実現される。
【００１４】
（３）第２のＭＯＳトランジスタ（Ｍ２）を用いた電力増幅部（１０２）と、該電力増幅部（１０２）にバイアスを供給する適応バイアス発生部（１０１）と、前記第２のＭＯＳトランジスタ（Ｍ２）のゲートに固定バイアスを供給する固定バイアス発生部（１０３）とで構成された増幅回路（１００）において、
前記適応バイアス発生部（１０１）は、一端に所定電圧が供給されるインダクタ素子（Ｌ１）と、ゲートが前記インダクタ素子（Ｌ１）の他端に接続される第１のＭＯＳトランジスタ（Ｍ１）と、一端が前記第１のＭＯＳトランジスタ（Ｍ１）のゲートに接続され他端が前記第１のＭＯＳトランジスタ（Ｍ１）のドレインに接続される抵抗素子（Ｒ２）と、該抵抗素子（Ｒ２）に並列接続される容量素子（Ｃ２）とを備え、
前記第１のＭＯＳトランジスタ（Ｍ１）のソースからバイアス電流を発生し、
前記インダクタ素子（Ｌ１）は、直列接続される第１のインダクタ（Ｌ１Ａ）及び第２のインダクタ（Ｌ１Ｂ）と、該第１及び第２のインダクタ（Ｌ１Ａ，Ｌ１Ｂ）の接続点に接続される第１の容量（Ｃ１）とを有するＴ型フィルタ構造を備え、
前記電力増幅部（１０２）への入力信号レベルに応じて、前記適応バイアス発生部（１０１）が適応的に変化するバイアスを前記電力増幅部（１０２）に供給することにより優れた線形性が得られ、前記Ｔ型フィルタ構造を有することにより特定帯域のノイズを低減することを特徴とする増幅回路。
上記（３）の増幅回路では、前記電力増幅部への入力信号レベルに応じて、前記バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することによって、線形性に優れた特性が実現されるとともに、特定帯域のノイズを低減したり、バイアスの帯域を制限することによりノイズを低減したりすることができる増幅回路が実現される。
【００１５】
（４）第２のＭＯＳトランジスタ（Ｍ２）を用いた電力増幅部（８０２）と、該電力増幅部（８０２）にバイアスを供給する適応バイアス発生部（８０１）と、前記第２のＭＯＳトランジスタ（Ｍ２）のゲートに固定バイアスを供給する固定バイアス発生部（８０３）とで構成された増幅回路（８００）において、
前記適応バイアス発生部（８０１）は、一端に所定電圧が供給される抵抗素子（Ｒ１）と、ゲートが前記抵抗素子（Ｒ１）の他端に接続される第１のＭＯＳトランジスタ（Ｍ１）と、一端が前記第１のＭＯＳトランジスタ（Ｍ１）のゲートに接続され、他端が前記第１のＭＯＳトランジスタ（Ｍ１）のドレインに接続されるインダクタ素子（Ｌ１）と、前記抵抗素子（Ｒ１）に並列接続される容量素子（Ｃ１）とを備え、
前記第１のＭＯＳトランジスタ（Ｍ１）のソースからバイアス電流を発生し、前記インダクタ素子（Ｌ２）は、直列接続される第１のインダクタ（Ｌ１Ａ）及び第２のインダクタ（Ｌ１Ｂ）と、該第１及び第２のインダクタ（Ｌ１Ａ，Ｌ１Ｂ）の接続点に接続される第１の容量（Ｃ１）とを有するＴ型フィルタ構造を備え、
前記電力増幅部（８０２）への入力信号レベルに応じて、前記適応バイアス発生部（８０１）が適応的に変化するバイアスを前記電力増幅部（８０２）に供給することにより優れた線形性が得られ、前記Ｔ型フィルタ構造を有することにより特定帯域のノイズを低減することを特徴とする増幅回路。
上記（４）の増幅回路では、前記電力増幅部への入力信号レベルに応じて、前記バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することによって、線形性に優れた特性を得るとともに、特定帯域のノイズを低減したり、バイアスの帯域を制限することによりノイズを低減したりすることができる増幅回路が実現される。
【００１６】
（５）前記所定電圧は固定であり、前記インダクタ素子のインダクタンス値、前記抵抗素子の抵抗値、前記容量素子の容量値、および、前記第１のＭＯＳトランジスタのＷ／Ｌ値のうちの少なくとも１つが可変であることを特徴とする請求項（１）乃至（４）のいずれかに記載の増幅回路。
上記（５）の増幅回路では、（１）乃至（４）のいずれかの増幅回路において特に、前記所定電圧は固定であり、前記インダクタ素子のインダクタンス値、前記抵抗素子の抵抗値、前記容量素子の容量値、および、前記第１のＭＯＳトランジスタのＷ／Ｌ値のうちの少なくとも１つが可変であるため、要求仕様に良く合致した特性の増幅回路が実現される。
（６）前記インダクタ素子は、ボンディングワイヤにより形成されていることを特徴とする請求項１乃至４のいずれかに記載の増幅回路。
上記（６）の増幅回路では、（１）ないし（４）の何れか一の増幅回路において特に、半導体チップ上に形成されるインダクタ素子の代わりに、ボンディングワイヤをインダクタとして用いることができる増幅回路が実現される。
【００１７】
（７）前記電力増幅部は、ゲートに前記入力信号が供給され、ドレインに負荷が接続されると共に前記ドレインから出力信号を出力する第２のＭＯＳトランジスタを備えることを特徴とする請求項（１）乃至（４）のいずれかに記載の増幅回路。
上記（７）の増幅回路では、（１）乃至（４）の何れか一の増幅回路において特に、第２のＭＯＳトランジスタの出力として、低雑音且つ直線性に優れた出力特性が得られる。
【００１８】
（８）前記第２のＭＯＳトランジスタのゲートに印加する入力信号中のＤＣ成分を阻止するＤＣ阻止用の容量素子を更に備えたことを
特徴とする（７）の増幅回路。
上記（８）の増幅回路では、（７）の増幅回路において特に、入力信号中のＤＣ成分の変動に影響されない出力特性が得られる。
【００１９】
（９）前記固定バイアス発生部は、バイアス電流源と、ドレインに前記バイアス電流源からの電流が供給されゲートが前記ドレインと接続される第３のＭＯＳトランジスタ（Ｍ３）と、前記第３のＭＯＳトランジスタのゲートに接続されバイアス電流を入力信号に印加するバイアス用インダクタ素子とを備えることを特徴とする請求項（１）乃至（８）のいずれかに記載の増幅回路。
上記（９）の増幅回路では、（９）の増幅回路において特に、第３ＭＯＳトランジスタによるカレントミラー効果によってバイアス用インダクタ素子を介して第３ＭＯＳトランジスタのゲートに供給している。これによりＲＦ入力信号が小さいときのバイアス電流を精度良く制御でき、増幅回路の効率を向上させることができる。また、電力増幅部のＤＣバイアス電流を、カレントミラー効果によって設定できるので、広い周波数範囲に渡って動作が安定した増幅回路を実現することができる。
【発明の効果】
【００２３】
本発明の増幅回路によれば、適応バイアス発生部のインピーダンス素子であるインダクタ、容量素子、および、ＭＯＳトランジスタのインピーダンス共振を利用してバイアス電流を増加させることによって線形性を向上させることができる。そして、更に、このバイアス電流は、主としてインピーダンス素子であるインダクタ素子、および、容量素子という熱雑音を発生しない素子中を通過してくるので低雑音であり、このため極めて高いＳＮＲが得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一つの実施の形態としての増幅回路の構成を表す回路図である。
【図２】図１の増幅回路のＤＣ等価回路を表す図である。
【図３】図１の増幅回路のＡＣ等価回路を表す図である。
【図４】図１の増幅回路の適応バイアス発生部における入力電圧及び容量素子の容量値をパラメータにして、線形性を表すパラメータとして用いられる相互変調歪みＯＩＰ３をシミュレーションした結果を示す図である。
【図５】相互変調歪みの定義とその測定方法について説明するための図である。
【図６】図１の増幅回路におけるＲＦ入力電圧の入力レベルに対する利得のシミュレーション結果を示す図である。
【図７】図１の増幅回路におけるＲＦ入力電圧の入力レベルに対する相互変調歪みＯＩＰ３のシミュレーション結果を示す図である。
【図８】本発明の他の実施の形態としての増幅回路を表す回路図である。
【図９】図８の増幅回路のＤＣ等価回路を表す図である
【図１０】図８の回路のＡＣ等価回路を表す図である。
【図１１】図８の増幅回路の適応バイアス発生部における入力電圧及び容量素子の容量値をパラメータにして、線形性を表すパラメータとして用いられる相互変調歪みＯＩＰ３をシミュレーションした結果を示す図である。
【図１２】図８の増幅回路におけるＲＦ入力電圧の入力レベルに対する利得のシミュレーション結果を示す図である。
【図１３】図８の増幅回路におけるＲＦ入力電圧の入力レベルに対する相互変調歪みＯＩＰ３のシミュレーション結果を示す図である。
【図１４】従来の増幅回路の回路図である。
【図１５】図１４の回路の動作を説明するための図である。
【発明を実施するための形態】
【００２５】
以下に図面を参照して本発明の実施の形態について詳述することにより本発明を明らかにする。
（第１の実施の形態）
図１は、本発明の一つの実施の形態としての増幅回路の構成を表す回路図である。
図１（ａ）の増幅回路１００は、適応バイアス発生部１０１によって電力増幅部１０２にバイアスを供給する構成に加えて、固定バイアス発生部１０３からもバイアスを供給するように構成されている。
【００２６】
電力増幅部１０２は、ＮＭＯＳトランジスタＭ２のドレインと電源ＶＤＤとの間に負荷抵抗ＺＬが接続され、ゲートにはＲＦ入力信号が入力されるＲＦ入力端子ＲＦＩＮが設けられ、ソースにはＲＦ出力信号が出力されるＲＦ出力端子ＲＦＯＵＴが設けられたソース接地増幅器を成している。尚、入力信号中のＤＣ成分の変動に影響されない出力特性を得るために、ＲＦ入力端子ＲＦＩＮは、ＤＣ阻止用の容量素子ＣＩＮを介してＮＭＯＳトランジスタＭ２のゲートに接続されている。
【００２７】
また、適応バイアス発生部１０１は、ＮＭＯＳトランジスタＭ１のゲートと適応バイアス入力端子Ｇとの間にインダクタＬ１が接続され、ＮＭＯＳトランジスタＭ１のドレインとゲートとの間が抵抗Ｒ２を介してダイオード接続され、更に、この抵抗Ｒ２に容量素子Ｃ２が並列接続されて構成されている。
そして、適応バイアス発生部１０１の出力は、ソース接地増幅器である電力増幅部１０２のＮＭＯＳトランジスタＭ２のゲートに印加される。
【００２８】
即ち、この適応バイアス発生部１０１は、より一般的に言えば、一端（適応バイアス入力端子Ｇ）に所定電圧（適応バイアス入力電圧Ｖｇ）が供給されるインダクタ素子（インダクタＬ１）と、ゲートが前記インダクタの他端に接続される第１ＭＯＳトランジスタ（ＮＭＯＳトランジスタＭ１）と、一端が前記第１ＭＯＳトランジスタのゲートに接続され他端が前記第１ＭＯＳトランジスタのドレインに接続される抵抗素子（抵抗Ｒ２）と、前記抵抗素子に並列接続される容量素子（容量素子Ｃ２）と、を備え、前記第１ＭＯＳトランジスタ（ＮＭＯＳトランジスタＭ１）のソースからバイアス電流を発生することを特徴とするバイアス発生回路である。
【００２９】
ここで、インダクタ素子（インダクタＬ１）は半導体チップ上の素子として形成されるが、その素子の代わりに、半導体チップのパッドとリードフレームとを結線するボンディングワイヤをインダクタＬ１として用いてもよい。
ここで、インダクタ素子（インダクタＬ１）は、図１（ｂ）に示すように、インダクタＬ１と、インダクタＬ１の一端と接地間に接続される容量Ｃ１Ａと、インダクタＬ１の他端と接地間に接続される容量Ｃ１Ｂと、を有するπ型フィルタ構造にしてもよい。
【００３０】
または、インダクタ素子（インダクタＬ１）は、図１（ｃ）に示すように、直列接続されたインダクタＬ１Ａ、Ｌ１Ｂと、インダクタＬ１Ａ、Ｌ１Ｂの接続点と接地間に接続される容量Ｃ１Ａと、を有するＴ型フィルタ構造にしてもよい。
図１（ｂ）に示すπ型フィルタ構造や図１（ｃ）に示すＴ型フィルタ構造によれば、特定帯域のノイズを低減したり、バイアスの帯域を制限することによりノイズを低減したりすることもできる。
【００３１】
一方、固定バイアス発生部１０３は、ＮＭＯＳトランジスタＭ３のドレインと電源ＶＤＤとの間にバイアス電流源Ｉｂｉａｓが接続され、ＮＭＯＳトランジスタＭ３のドレインとゲートとの間が短絡回路でダイオード接続され、更に、ゲートがバイアス供給用のインダクタＬ３を介して電力増幅部１０２のＮＭＯＳトランジスタＭ２のゲートに接続されて構成されている。そして、ＮＭＯＳトランジスタＭ３は、自らのドレイン電流をカレントミラー効果で、電力増幅部１０２のバイアス電流として供給する。
【００３２】
上述のような構成の増幅回路１００では、適応バイアス発生部１０１において、適応バイアス入力端子Ｇの適応バイアス入力電圧Ｖｇを既述の図１４の従来例における抵抗Ｒ１の代わりにインダクタＬ１に入力し、また、ダイオード接続用の抵抗Ｒ２と並列に容量素子Ｃ２を配置することによってバイアス電流への熱雑音の重畳を最小化し、その結果として増幅回路１００のＳＮＲを向上させることを可能にしている。
【００３３】
更に、固定バイアス発生部１０３は、バイアス電流を分離するために、インダクタＬ３を使用しており、バイアス電流源Ｉｂｉａｓからの固定バイアス電流Ｉｂｉａｓを、ＮＭＯＳトランジスタＭ３によるカレントミラー効果によってインダクタＬ３を介してＮＭＯＳトランジスタＭ２のゲートに供給している。
上述のような回路構成を採ることによって、ＲＦ入力信号が小さいときのバイアス電流を精度良く制御でき、電力増幅部１０２の効率、従って増幅回路１００の効率を向上させることができる。更にまた、電力増幅部１０２のＤＣバイアス電流を、カレントミラー効果によって設定できるので、広い周波数範囲に渡って動作が安定した増幅回路１００を実現することができる。
【００３４】
次に、図２を参照して図１の増幅回路１００のＤＣ的な動作を説明し、図３を参照して図１の増幅回路１００の高周波でのＡＣ的な動作を説明する。
図２は、図１の増幅回路１００のＤＣ等価回路を表す図である。
図２（ａ）は、図１の増幅回路１００中、電力増幅部１０２について、その負荷ＺＬを純抵抗ＲＬとして簡略化した電力増幅部１０２−１として表し、適応バイアス発生部１０１について、そのインダクタＬ１の部分を短絡し且つ容量素子Ｃ２の部分を開放にして簡略化した適応バイアス発生部１０１−１として表し、更に、固定バイアス発生部１０３については、そのインダクタＬ３の部分を短絡して簡略化した固定バイアス発生部１０３−１として表して、ＤＣに関わる部分のみを残した図であり、図２（ｂ）は、図２（ａ）の等価回路を表す図である。
【００３５】
この場合、適応バイアス発生部１０１−１のＮＭＯＳトランジスタＭ１のゲート−ソース電圧をＶｇｓ（Ｍ１）、閾値電圧をＶｔｈ（Ｍ１）とすると、Ｖｇｓ（Ｍ１）＜Ｖｔｈ（Ｍ１）なので、既述の図１４（ａ）におけると同様に、電流Ｉａｄｐ＝０となり、電力増幅部１０２−１は固定バイアス発生部１０３−１からのバイアス電流のみで動作する。
【００３６】
図３は、図１の増幅回路１００の回路のＡＣ等価回路を表す図である。
図３（ａ）は、図１の増幅回路１００中、電力増幅部１０２について、そのＤＣ阻止用容量素子ＣＩＮの部分を短絡し且つインダクタＬ３の部分を開放として簡略化した電力増幅部１０２−２として表すと共に、固定バイアス発生部１０３を省略し、ＡＣに関わる部分のみを残した図１を簡略化した図であり、図３（ｂ）は、図３（ａ）の等価回路を表す図である。
【００３７】
以下ではＲＦ入力電圧Ｖ（ＲＦＩＮ）は十分に大きく、適応バイアス発生部は、図２（ｂ）で表されているところと同様に、電流Ｉａｄｐが間欠的に流れるものとする。
この図３（ｂ）では、高周波信号のＡＣ的な経路（ＡＣパス）がパス１およびパス２の２つ存在する事が明示されている。即ち、第１の経路（パス１）として、適応バイアス入力端子ＧからインダクタＬ１、ＮＭＯＳトランジスタＭ２のゲート−ソース間容量Ｃｇｓ（Ｍ１）を通るパス１と、第２の経路として、適応バイアス入力端子ＧからインダクタＬ１、容量素子Ｃ２、ＮＭＯＳトランジスタのドレイン−ソース間容量Ｃｄｓ（Ｍ１）を通るパス２と、が存在することが分かる。
【００３８】
この２つのＡＣ的な経路の共振インピーダンスで電流Ｉａｄｐが決まる。即ち、電流Ｉａｐｄは、ＮＭＯＳトランジスタＭ１の相互コンダクタンスをｇｍ１、ゲート−ソース電圧をＶｇｓ（Ｍ１）とすると、ｇｍ１×ｖｇｓ（Ｍ１）による定常的な電流と、２つのＡＣパスを流れる電流との総和で決まる。
よって、電流Ｉａｐｄの増加に従って、電力増幅部１０２−２のＮＭＯＳトランジスタＭ２のゲート−ソース電圧Ｖｇｓ（Ｍ２）も増大し、増幅器の線形性をより高めることができる。さらに、ＡＣパスを２つ有することにより、容量素子Ｃ２の制御範囲を広く取ることができる。
このように、共振インピーダンスの制御によって電流Ｉａｄｐを制御し、ひいては電力増幅部１０２−２の特性を適切に調整することができる。
【００３９】
図４は、適応バイアス発生部１０１における入力電圧Ｖｇ及び容量素子Ｃ２の容量値をパラメータにして、線形性を表すパラメータとして用いられる相互変調歪みＯＩＰ３（Output Interrecept Point 3rd）をシミュレーションした結果を示す図である。ここで、図４は、適応バイアス発生部１０１において、ダイオード動作しているＮＭＯＳトランジスタＭ１についての動作状態を示しており、電力増幅部のＮＭＯＳトランジスタＭ２についての動作状態を示すものではない。
【００４０】
ここで相互変調歪みＯＰＩ３の定義とその測定方法について図５を用いて説明する。
図５（ａ）に示すように、測定装置は、一般的な相互変調ひずみ測定装置を用いる。相互変調ひずみ測定装置は、周波数ｆ１、振幅Ｐ１の信号Ｓ１を発生する信号源５１と、周波数ｆ２、振幅Ｐ２の信号Ｓ２を発生する信号源５２と、２つの信号源５１、５２からの信号Ｓ１、Ｓ２を加算し加算した信号Ｓ３を被測定回路（ＤＵＴ）５４に入力する入力信号発生源５３と、被測定回路５４からの出力信号を測定するスペクトルアナライザ５５と、を備えている。
【００４１】
図５（ｂ）に示すように、出力信号には、周波数ｆ１及び周波数ｆ２を有する基本波信号と、周波数２×ｆ１−ｆ２及び周波数２×ｆ２−ｆ１の３次混変調歪みの発生周波数を有する相互変調信号とが含まれる。基本波信号のピーク値をＰ０（ｄＢｍ）、基本波信号のピーク値と相互変調信号のピーク値との差をΔＩＭ（ｄＢ）としたとき、相互変調歪みＯＰＩ３（ｄＢｍ）は、ＯＰＩ３＝Ｐ０＋ΔＩＭ／２と定義される。
【００４２】
図４に示すように、相互変調歪みＯＩＰ３が既述の適応バイアス発生部１０１における容量素子Ｃ２の容量値Ｃ２軸上に沿って２つのピークを有している。適応バイアス発生部１０１の入力電圧Ｖｇが高くなると、インダクタＬ１及び容量素子Ｃ２の２つのＡＣパスによる共振インピーダンスによる電流よりもＭＯＳダイオードを定常的に流れる電流の方が、相互変調歪みＯＩＰ３の支配要因になっていることが分かる。しかし、適応バイアス発生部の入力電圧Ｖｇの低い領域では、インダクタＬ１及び容量素子Ｃ２の２つのＡＣパスによる共振インピーダンスによる電流が、相互変調歪みＯＩＰ３の支配要因になっていることが分かる。
【００４３】
図６は、図１の増幅回路におけるＲＦ入力電圧の入力レベルに対する利得のシミュレーション結果を示す図である。適応バイアス発生部を付加した場合は、固定バイアス発生部のみの場合と比べて、ＲＦ入力電圧の入力レベルが小さくなっても高い利得を維持していることが分かる。
図７は、図１の増幅回路におけるＲＦ入力電圧の入力レベルに対する相互変調歪みＯＩＰ３のシミュレーション結果を示す図である。適応バイアス発生部を付加した場合は、固定バイアス発生部のみの場合と比べて、ＲＦ入力電圧の入力レベルが大きい場合であっても高い相互変調歪みＯＩＰ３を維持していることが分かる。
【００４４】
（第２の実施の形態）
次に、図８を用いて本発明に係る第２の実施の形態について説明する。
図８は、本発明の２の実施の形態としての増幅回路を表す回路図である。
図８の増幅回路８００は、適応バイアス発生部８０１によって第１の実施の形態と同様の電力増幅部８０２にバイアスを供給する構成に加えて、固定バイアス発生部８０３からもバイアスを供給するように構成されている。
【００４５】
電力増幅部８０２は、ＮＭＯＳトランジスタＭ２のドレインと電源ＶＤＤとの間に負荷抵抗ＺＬが接続され、ゲートにはＲＦ入力信号が入力されるＲＦ入力端子ＲＦＩＮが設けられ、ソースにはＲＦ出力信号が出力されるＲＦ出力端子ＲＦＯＵＴが設けられたソース接地増幅器を成している。尚、入力信号中のＤＣ成分の変動に影響されない出力特性を得るために、ＲＦ入力端子ＲＦＩＮは、ＤＣ阻止用の容量素子ＣＩＮを介してＮＭＯＳトランジスタＭ２のゲートに接続されている。
【００４６】
また、適応バイアス発生部８０１は、ＮＭＯＳトランジスタＭ１のゲートと適応バイアス入力端子Ｇとの間に抵抗Ｒ１と容量素子Ｃ１との並列回路が接続され、ＮＭＯＳトランジスタＭ１のドレインとゲートとの間がインダクタＬ２を介してダイオード接続されて構成されている。
そして、適応バイアス発生部８０１の出力は、ソース接地増幅器である電力増幅部８０２のＮＭＯＳトランジスタＭ２のゲートに印加される。
【００４７】
即ち、この適応バイアス発生部８０１は、より一般的に言えば、一端（適応バイアス入力端子Ｇ）に所定電圧が供給される抵抗素子（抵抗Ｒ１）と、ゲートが前記抵抗素子の他端に接続される第１ＭＯＳトランジスタ（ＮＭＯＳトランジスタＭ１）と、一端が前記第１ＭＯＳトランジスタのゲートに接続され他端が前記第１ＭＯＳトランジスタのドレインに接続されるインダクタ素子（インダクタＬ２）と、前記抵抗素子に並列接続される容量素子（容量素子Ｃ１）と、を備え、
前記第１ＭＯＳトランジスタ（ＮＭＯＳトランジスタＭ１）のソースからバイアス電流を発生することを特徴とするバイアス発生回路である。
【００４８】
一方、固定バイアス発生部８０３は、ＮＭＯＳトランジスタＭ３のドレインと電源ＶＤＤとの間にバイアス電流源Ｉｂｉａｓが接続され、ＮＭＯＳトランジスタＭ３のドレインとゲートとの間が短絡回路でダイオード接続され、更に、ゲートがバイアス供給用のインダクタＬ３を介して電力増幅部８０２のＮＭＯＳトランジスタＭ２のゲートに接続されて構成されている。そして、ＮＭＯＳトランジスタＭ３は、自らのドレイン電流をカレントミラー効果で、電力増幅部８０２のバイアス電流として供給する。
【００４９】
上述のような構成の増幅回路８００では、適応バイアス発生部８０１において、適応バイアス入力端子Ｇの適応バイアス入力電圧Ｖｇを抵抗Ｒ１と容量素子Ｃ１との並列回路に入力し、また、ダイオード接続用のインダクタＬ２を配置することによってバイアス電流への熱雑音の重畳を最小化し、その結果として増幅回路１００のＳＮＲを向上させることを可能にしている。
【００５０】
尚、固定バイアス発生部８０３については、上述のとおり、図１の実施の形態における固定バイアス発生部と同様の構成を有する。即ち、バイアス電流を分離するために、インダクタＬ３を使用しており、バイアス電流源Ｉｂｉａｓからの固定バイアス電流Ｉｂｉａｓを、ＮＭＯＳトランジスタＭ３によるカレントミラー効果によってインダクタＬ３を介してＮＭＯＳトランジスタＭ２のゲートに供給している。
【００５１】
上述のような回路構成を採ることによって、ＲＦ入力信号が小さいときのバイアス電流を精度良く制御でき、電力増幅部８０２、従って増幅回路８００、の効率を向上させることができる。更にまた、電力増幅部８０２のＤＣバイアス電流を、カレントミラー効果によって設定できるので、広い周波数範囲に渡って動作が安定した増幅回路８００を実現することができる。
【００５２】
次に、図９を参照して図８の増幅回路８００のＤＣ的な動作を説明し、図１０を参照して図８の増幅回路８００の高周波でのＡＣ的な動作を説明する。
図９は、図８の増幅回路８００のＤＣ等価回路を表す図である。
図９（ａ）は、図８の増幅回路８００中、電力増幅部８０２について、その負荷ＺＬを純抵抗ＲＬとし簡略化した電力増幅部８０２−１として表し、適応バイアス発生部８０１について、その容量素子Ｃ１の部分を開放にし且つインダクタＬ２の部分を短絡して簡略化した適応バイアス発生部８０１−１として表し、更に、固定バイアス発生部８０３については、そのインダクタＬ３の部分を短絡して簡略化した固定バイアス発生部８０３−１として表して、ＤＣに関わる部分のみを残した図であり、図９（ｂ）は、図９（ａ）の等価回路を表す図である。
【００５３】
この場合、適応バイアス発生部８０１−１のＮＭＯＳトランジスタＭ１のゲート−ソース電圧をＶｇｓ（Ｍ１）、閾値電圧をＶｔｈ（Ｍ１）とすると、Ｖｇｓ（Ｍ１）＜Ｖｔｈ（Ｍ１）なので、既述の図１５（ａ）におけると同様に、電流Ｉａｄｐ＝０となり、電力増幅部８０２−１は固定バイアス発生部８０３−１からのバイアス電流のみで動作する。
【００５４】
図１０は、図８の回路のＡＣ等価回路を表す図である。
図１０（ａ）は、図９のＤＣ阻止用容量素子ＣＩＮの部分を短絡し、インダクタＬ３の部分を開放として固定バイアス発生部を省略し、ＡＣに関わる部分のみを残した図８を簡略化した図であり、その等価回路を図１１（ｂ）に示す。
以下ではＲＦ入力電圧Ｖ（ＲＦＩＮ）は十分に大きく、適応バイアス発生部８０１−２は、既述の図１５（ｂ）におけると同様に、電流Ｉａｄｐは間欠的に流れるものとする。
【００５５】
この図１０（ｂ）では、高周波信号のＡＣ的な経路（ＡＣパス）が１つ存在する事が明示されている。即ち、経路として、適応バイアス入力端子Ｇから、抵抗Ｒ１及び容量素子Ｃ１、ＮＭＯＳトランジスタＭ１のゲート−ソース間容量Ｃｇｓ（Ｍ１）を通るパスが存在することが分かる。
即ち、既述の第１の実施の形態では２つあった高周波信号の経路（ＡＣパス）のうちＮＭＯＳトランジスタＭ１のドレイン−ソース間容量Ｃｄｓ（Ｍ１）を通るパスがインダクタＬ２によって開放状態になっている。高周波帯域ではインダクタＬ２のインピーダンス値Ｚ（Ｌ２）が大きくなるので、適応バイアス発生部８０１が共振状態となることはほとんど無い。
【００５６】
このＡＣ的な１つの経路の共振インピーダンスで電流Ｉａｄｐが決まる。換言すれば、電流Ｉａｐｄは、ＮＭＯＳトランジスタＭ１の相互コンダクタンスをｇｍ１、ゲート−ソース電圧をＶｇｓ（Ｍ１）とすると、ｇｍ１×ｖｇｓ（Ｍ１）による定常的な電流と、１つのＡＣパスを流れる電流の総和で決まる。
よって、電流Ｉａｐｄの増加に従って、ＮＭＯＳトランジスタＭ２のゲート−ソース電圧Ｖｇｓ（Ｍ２）も増大し、増幅回路８００の線形性をより高めることができる。更に、ＡＣパスが１つなので、制御が容易にできる。
このように、第１の実施の形態と同様に、共振インピーダンスの制御によって電流Ｉａｄｐを制御することができる。
【００５７】
図１１は、図８の増幅回路８００の適応バイアス発生部８０１の入力電圧Ｖｇ及び容量素子Ｃ２の容量値をパラメータにして、線形性を表すパラメータである相互変調歪みＯＩＰ３をシミュレーションした結果を表す図である。ここで、図１１は、適応バイアス発生部８０１において、ダイオード動作しているＮＭＯＳトランジスタＭ１についての動作状態を示しており、電力増幅部のＮＭＯＳトランジスタＭ２についての動作状態を示すものではない。
【００５８】
相互変調歪みＯＰＩ３の定義とその測定方法については図５を参照して既述のとおりである。
図１１に示すように、相互変調歪みＯＩＰ３が容量素子Ｃ１の容量値Ｃ１軸上に沿って１つのピークを有している。適応バイアス発生部の入力電圧Ｖｇが高くなると、ＡＣパスによる共振インピーダンスによる電流よりもＭＯＳダイオードを定常的に流れる電流の方が、相互変調歪みＯＩＰ３の支配要因になっていることが分かる。
【００５９】
しかし、適応バイアス発生部の入力電圧Ｖｇの低い領域では、ＡＣパスによる共振インピーダンスによる電流が、相互変調歪みＯＩＰ３の支配要因になっていることが分かる。
ＡＣパスを１つしか持たない第２の実施の形態では、適応バイアス発生部８０１の容量素子Ｃ１の容量値Ｃ１を変化させた時のＯＩＰ３曲線は極大値を１つだけ持つ形を呈し、このため制御が容易である。
【００６０】
図１２は、図８の増幅回路８００におけるＲＦ入力電圧の入力レベルに対する増幅器の利得のシミュレーション結果を表す図である。
図１２のとおり、適応バイアス発生部８０１を付加した場合は、第１の実施の形態と同様の特性を示し、固定バイアス発生部８０３のみの場合と比べて、ＲＦ入力電圧の入力レベルが小さくなっても高い利得を維持していることが分かる。
【００６１】
図１３は、図８の増幅回路８００におけるＲＦ入力電圧の入力レベルに対する相互変調歪みＯＩＰ３のシミュレーション結果を示す。
第２の実施の形態による適応バイアス発生部８０１を付加した場合は、固定バイアス発生部８０３のみの場合と比べて、ＲＦ入力電圧の入力レベルが大きい場合でも高い相互変調歪みＯＩＰ３を維持していることが分かる。さらに、既述の第１の実施の形態との比較においても、ＲＦ入力電圧の入力レベルが大きい場合でも更に高い相互変調歪みＯＩＰ３を維持していることが分かる。
【００６２】
上述した第１及び第２の実施の形態では、増幅器（電力増幅部）の外部からＭＯＳダイオードに印加される適応バイアス発生部の入力電圧Ｖｇを変動させて増幅器の動作点を決めているが、適応バイアス発生部の入力電圧Ｖｇを固定とし、増幅器内のインピーダンス素子の素子値、例えば抵抗Ｒ２の抵抗値、容量素子Ｃ２の容量値、インダクタＬ１のインダクタンス値、ＮＭＯＳトランジスタＭ１のＷ／Ｌ値、等のうちの何れかを増減してもよい。
【００６３】
この場合、素子値の増減は、増幅回路の開発過程で要求仕様を満たすための各パラメータとして種々試算しながら可変設定して各最適値を見出す課程で行われるのが１つのケースである。そして、製品段階では、各素子値をこのようにして見出された最適値に固定するという方法がとられることが多い。しかしながら、製品として出荷される段階においても素子値が可変である形態をとるように増幅回路を構成し、ユーザ側で最適な素子値に調整し得るようにしてもよい。
【００６４】
素子値の増減を可能にする方法としては、受動素子については、既知の素子値を持つ複数の同種の素子を、直列或いは並列に接続して組み合わせることを可能にした切替え回路（スイッチ）を外部から操作可能にして、所望の仕様を充足するような組み合わせを設定する等の方法が考えられる。また、ＮＭＯＳトランジスタのＷ／Ｌ値についても同様に、複数に分割して形成された各個のＮＭＯＳトランジスタの（並列）接続の数を外部から操作可能にして、所望の仕様を充足するような組み合わせを行って１つのＮＭＯＳトランジスタとして用いるようにする等の方法が考えられる。
このように素子値を増減することによって、増幅器に加算するバイアス電流値を制御すると、プロセス変動に追従することが容易になる。
更に、雑音を発生しない容量素子Ｃ２の容量値を増減させてバイアス電流を制御することにより、広い制御範囲に渡って低雑音特性を実現することも出来る。
【符号の説明】
【００６５】
１００，１４０，８００……………………………増幅回路
１０１，１４１，８０１……………………………適応バイアス発生部
１０２，１４２，８０２……………………………電力増幅部
１０３，８０３………………………………………固定バイアス発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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