(57)【特許請求の範囲】
【請求項１】
チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域を有する半導体層と、前記チャネルの上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた浮遊電極と、前記浮遊電極の上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられたゲート電極と、を有し、前記浮遊電極に電荷を注入することによりデータの記憶状態を変化させる不揮発性半導記憶装置の駆動方法であって、前記浮遊電極に第１の極性の電荷が注入された状態とするために、
前記第１の極性の電荷を前記浮遊電極に注入する第５の電位差を前記半導体層と前記ゲート電極との間に与え、
その後、前記第１の極性と逆極性の第２の極性の電荷を前記第２の絶縁膜に注入する第６の電位差を前記半導体層と前記ゲート電極との間に与えることを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項２】
前記第１の極性は、負であり、
前記第５の電位差は、前記半導体層の電位よりも前記ゲート電極の電位が高くなる電位差であり、
前記第６の電位差は、前記半導体層の電位よりも前記ゲート電極の電位のほうが低くなる電位差であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の駆動方法。
【請求項３】
前記第１の極性は、正であり、
前記第５の電位差は、前記半導体層の電位よりも前記ゲート電極の電位のほうが低くなる電位差であり、
前記第６の電位差は、前記半導体層の電位よりも前記ゲート電極の電位のほうが高くなる電位差であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の駆動方法。
【請求項４】
チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域を有する半導体層と、
前記チャネルの上に設けられた第１の絶縁膜と、
前記第１の絶縁膜の上に設けられた浮遊電極と、
前記浮遊電極の上に設けられた第２の絶縁膜と、
前記第２の絶縁膜の上に設けられたゲート電極と、
前記浮遊電極に電荷を注入することによりデータの記憶状態を制御する制御回路と、
を備え、
前記制御回路は、請求項１〜３のいずれか１つに記載の駆動方法を実行することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊電極を有するトランジスタ型メモリセルを用いた不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
浮遊ゲートを有するＮＡＮＤ型フラッシュメモリにおいては、昨今の微細化の進行に伴い、電荷保持を担う絶縁膜の電気的膜厚を縮小する必要が生じている。電気的膜厚の縮小によって浮遊ゲートに蓄積している電荷が抜け、閾値電圧の保持特性の劣化を引き起こす問題が生じる。また、絶縁膜の電気的膜厚を縮小する目的で、高誘電率材料を絶縁膜の一部として使用する傾向がある。高誘電率材料は欠陥が多く、電荷を捕獲する特性を有している。高誘電率材料に捕獲された電荷は、閾値電圧に影響を与えるので、捕獲された電荷が時間の経過と共に離脱していくと、閾値電圧の保持特性が劣化してしまう。
【０００３】
こうした高誘電率材料を有する浮遊ゲート型フラッシュメモリに特に発生する問題を回避すべく、絶縁膜の電荷捕獲特性に即した電荷注入方法が検討されている。  
例えば、特許文献１には、消去バイアスを印加する前に、消去単位中にある全てのメモリセルを書き込み、その後に消去バイアスを印加することで、電荷保持特性を向上し信頼性を向上する技術が開示されている。  
また、特許文献２には、コントロールゲートに半導体基板よりも低い電圧を印加して、酸化膜または酸化膜と半導体基板との界面付近に捕捉された電荷をデトラップすることにより、リードマージンを確保し動作の信頼性を向上する技術が開示されている。
【０００４】
一方、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型不揮発性記憶装置においても、絶縁膜中の電荷の位置を制御することによって、保持特性を向上させたり、書き込み・消去の高速化が可能となっている。
【０００５】
しかしながら、浮遊ゲート型フラッシュメモリにおいては、絶縁膜中、特にブロック絶縁膜中の電荷捕獲を制御することによる性能向上の検討が乏しく、ブロック絶縁膜に着目した保持特性の向上や書き込み・消去の高速化に必要な駆動方法は未だ提案されていない。
【特許文献１】米国特許出願公開第２００５／０００６６９８号明細書
【特許文献２】特開２００７−３５２１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的は、絶縁膜中の電荷分布を電気的に制御することにより、書き込み・消去を高速化したり、或いはデータの保持特性を向上させる不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域を有する半導体層と、前記チャネルの上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた浮遊電極と、前記浮遊電極の上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられたゲート電極と、を有し、前記浮遊電極に電荷を注入することによりデータの記憶状態を変化させる不揮発性半導記憶装置の駆動方法であって、前記浮遊電極に第１の極性の電荷が注入された状態とするために、前記第１の極性の電荷を前記浮遊電極に注入する第５の電位差を前記半導体層と前記ゲート電極との間に与え、その後、前記第１の極性と逆極性の第２の極性の電荷を前記第２の絶縁膜に注入する第６の電位差を前記半導体層と前記ゲート電極との間に与えることを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
【０００９】
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域を有する半導体層と、前記チャネルの上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた浮遊電極と、前記浮遊電極の上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられたゲート電極と、前記浮遊電極に電荷を注入することによりデータの記憶状態を制御する制御回路と、を備え、前記制御回路は、上記のいずれかの駆動方法を実行することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、絶縁膜中の電荷分布を電気的に制御することにより、書き込み・消去を高速化したり、或いはデータの保持特性を向上させる不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布を例示する模式的断面図である。  
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法が適用される不揮発性半導体記憶装置の構造を例示する模式的断面図である。  
なお、本願明細書と図２以降の各図については、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
図２に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法が適用される不揮発性半導体記憶装置１００は、浮遊ゲート型メモリセルを有している。  
不揮発性半導体記憶装置１００は、半導体層１の上に、下から順に、第１の絶縁膜（トンネル絶縁膜）５Ａ、浮遊ゲート（浮遊電極）３、第２の絶縁膜（ブロック絶縁膜）５Ｂ、ゲート電極４が積層された構造を有する。そして、ゲート電極４をマスクとして半導体層１にＮ型の不純物をイオン注入などで導入することにより、ソース領域及びドレイン領域拡散層２が形成されている。すなわち、不揮発性半導体記憶装置１００は、半導体層１の表面部に離間して設けられたソース・ドレイン領域２と、ソース・ドレイン領域２の間のチャネル上に設けられた第１の絶縁膜５Ａと、第１の絶縁膜５Ａの上に設けられた浮遊電極３と、浮遊電極３の上に設けられた第２の絶縁膜５Ｂと、第２の絶縁膜５Ｂの上に設けられたゲート電極４と、を備える。
【００１３】
浮遊電極３は、第１の絶縁膜５Ａ及び第２の絶縁膜５Ｂに囲まれているため、浮遊電極３に注入された電荷は、保持される。すなわち、不揮発性半導体記憶装置１００においては、浮遊電極３に電荷を注入することによりデータの記憶状態を変化させる。
【００１４】
半導体層１には、例えば、Ｐ型不純物がドーピングされた半導体層を用いることができる。そして、半導体層１は、Ｐ型ウェルやＰ型半導体層(例えばＳＯＩ：Silicon On Insulator 層)あるいはＰ型のポリシリコン層などを含んでもよい。
【００１５】
なお、不揮発性半導体記憶装置１００は、Ｎチャネル型の浮遊ゲート型メモリセルの例であるが、本発明は、Ｎチャネル型に限らず、Ｐチャネル型にも適用可能である。その際、ソース・ドレイン領域２及び半導体層１の不純物を逆極性とし、半導体層１とゲート電極４に印加する電圧を交換すれば良いので、Ｐチャネル型についての説明は省略する。
【００１６】
浮遊電極３には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＧａＡｓ、ＩｎＰ等の半導体材料、またはＴｉ、Ｔａ、Ａｕ、Ａｌ、Ｍｏ等の金属材料を用いることができる。また、浮遊電極３に、ポリシリコン層を用いた場合、１枚の層形態の他、例えば、２層または３層の形態としても良い。また、浮遊電極３は、層形態だけでなくナノクリスタルでも良い。
【００１７】
第１の絶縁膜５Ａ及び第２の絶縁膜５Ｂとしては、酸窒化シリコン（ＳｉＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート(ＨｆＡｌＯ３)、窒化ハフニア(ＨｆＯＮ)、窒化ハフニウム・アルミネート(ＨｆＡｌＯＮ)、ハフニウム・シリケート(ＨｆＳｉＯ)、窒化ハフニウム・シリケート(ＨｆＳｉＯＮ)、酸化ランタン(Ｌａ２Ｏ３)、ランタン・アルミネート(ＬａＡｌＯ３)、など様々な材料を用いることができる。
【００１８】
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法が適用される不揮発性半導体記憶装置を例示する列方向の模式的断面図である。  
図３に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法が適用される不揮発性半導体記憶装置１００においては、半導体層１の上に複数の浮遊ゲート型メモリセル（Ｍ１〜Ｍｎ）が配列されている。各メモリセルのゲート電極４は、隣のＮＡＮＤストリング列と電気的に接触しており、ワードラインＷＬ１〜ＷＬｎと称している。ワードラインＷＬ１〜ＷＬｎ間の下方の半導体層１の表面部分にはソース・ドレイン領域２が形成されている。
【００１９】
第１のセレクトトランジスタＳ１及び第２のセレクトトランジスタＳ２は、通常のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。これら第１、第２のセレクトトランジスタＳ１、Ｓ２のゲート電極は、それぞれ第１のセレクトゲートＳＧ１及び第２のセレクトゲートＳＧ２を構成する。
【００２０】
これら浮遊ゲート型メモリセルＭ１〜Ｍｎ、及び、第１、第２のセレクトトランジスタＳ１、Ｓ２の上に、層間絶縁膜６(例えば二酸化シリコン)が厚く堆積される。
【００２１】
第２のセレクトトランジスタＳ２に近接しているソース・ドレイン領域２には、ビットコンタクトＢＣ２を介してビットラインＢＬ２が接続されている。同様に、第１のセレクトトランジスタＳ１に近接しているソース・ドレイン領域２には、ビットコンタクトＢＣ１を介してビットラインＢＬ１が接続されている。ビットコンタクトＢＣ１及びビットラインＢＬ１は図示しない。
【００２２】
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。  
図４に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法においては、まず、第１の電位差を、半導体層１とゲート電極４との間に与える（ステップＳ１１０）。なお、この半導体層１とゲート電極４とは、上に説明した、不揮発性半導体記憶装置１００の半導体層１とゲート電極４である。この第１の電位差により、第２の絶縁膜５Ｂに第１の極性の電荷を注入する。  
そして、第２の電位差を、半導体層１とゲート電極４との間に与える（ステップＳ１２０）。この第２の電位差により、第２の絶縁膜５Ｂに、第１の極性の電荷と逆極性の第２の極性の電荷を注入する。  
そして、第３の電位差を、半導体層１とゲート電極４との間に与える（ステップＳ１３０）。この第３の電位差により、浮遊電極３に第１の極性の電荷を注入する。
これにより、第２の絶縁膜５Ｂ中の電荷分布を電気的に制御し、書き込み・消去を高速化し、データの保持特性を向上することができる。
【００２３】
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示する別のフローチャート図である。  
本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法においては、まず、第２の絶縁膜５Ｂに第１の極性の電荷を注入する。（ステップＳ２１０）。  
そして、第２の絶縁膜５Ｂに、第１の極性の電荷と逆極性の第２の極性の電荷を注入する（ステップＳ２２０）。  
そして、浮遊電極３に第１の極性の電荷を注入する（ステップＳ２３０）。  
これにより、第２の絶縁膜５Ｂ中の電荷分布を電気的に制御し、書き込み・消去を高速化し、データの保持特性を向上することができる。
【００２４】
すなわち、第１の極性は、負であり、第１の電位差は、半導体層１の電位よりもゲート電極４の電位が高くなる電位差であり、第２の電位差は、半導体層１の電位よりもゲート電極４の電位が低くなる電位差であり、第３の電位差は、半導体層１の電位よりもゲート電極４の電位が高くなる電位差とすることができる。
また、第１の極性は、正であり、第１の電位差は、半導体層１の電位よりもゲート電極４の電位が低くなる電位差であり、第２の電位差は、半導体層１の電位よりもゲート電極４の電位が高くなる電位差であり、第３の電位差は、半導体層１の電位よりもゲート電極４の電位が低くなる電位差とすることができる。
なお、電子は、電位の低いところから電位の高いところに流れ、正孔は、電位の高いところから電位の低いところに流れる。
【００２５】
以下、第１の極性が負の極性であり、第２の極性が正の極性である場合、すなわち、上記のステップＳ２３０が、浮遊電極（浮遊ゲート）３に電子を注入する場合について説明する。ここで、以下、データ書き込みは、浮遊電極３に電子を注入する動作で、データ消去は、浮遊電極３に正孔を注入する動作として説明する。
【００２６】
図６は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するグラフ図である。  
図６は、データ書き込みとして、浮遊電極３に電子を注入する場合を例示している。同図の横軸は時間を表し、縦軸は半導体層１とゲート電極４との間の電位差を表している。
図６に表したように、本実施形態の不揮発性半導体記憶装置の駆動方法では、不揮発性半導体記憶装置１００の半導体層１とゲート電極４とに、事前書き込みＰＷ１の動作のための第１の電位差を与えた（ステップＳ１１０、ステップＳ２１０）後、事前消去ＰＥ１の動作のための第２の電位差を与え（ステップＳ１２０、ステップＳ２２０）、その後、データ書き込みＤＷの動作のための第３の電位差（ステップＳ１３０、ステップＳ２３０）を与える。ここで、第１の電位差と第３の電位差とは、同じ極性であり、正の極性とする。そして、第２の電位差は、負の極性である。すなわち、注入する電荷の極性と、そのために付与する電位差の極性と、は互いに逆である。
【００２７】
すなわち、第１の極性が、負の極性であり、第１の電位差（事前書き込みＰＷ１）は、半導体層１に印加する第１の電圧より高い第２の電圧をゲート電極４に印加することにより与えられ、第２の電位差（事前消去ＰＥ１）は、半導体層１に印加する第３の電圧より低い第４の電圧をゲート電極４に印加することにより与えられ、第３の電位差（データ書き込みＤＷ）は、半導体層１に印加する第５の電圧より高い第６の電圧をゲート電極４に印加することにより与えられる。  
なお、図６に表したように、上記の事前書き込みＰＷ１の前に、通常のデータ消去ＤＥの動作を行っても良い。
【００２８】
これにより、データ書き込みＤＷ（ステップＳ１３０、ステップＳ２３０）の前の不揮発性半導体記憶装置１００の状態は、図１に表したように、第２の絶縁膜５Ｂ中のゲート電極４に近い側の領域の欠陥を電子で充満し、第２の絶縁膜５Ｂ中の浮遊電極３に近い領域の欠陥を正孔で充満した状態となる。
【００２９】
なお、上記の事前書き込みＰＷ１及び事前消去ＰＥ１との一連動作を、以下プリセットＰ１と称する。
【００３０】
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布の時間変化を例示する模式的断面図である。  
図７（ａ）は初期状態を表し、図７（ｂ）は事前書き込みＰＷ１後の状態を表し、図７（ｃ）は事前消去ＰＥ１後の状態を表し、図７（ｄ）はデータ書き込みＤＷ後の状態を表している。  
そして、同図は、データ書き込みとして、浮遊電極３に電子を注入する場合を例示している。  
図７（ａ）に表したように、本実施形態の不揮発性半導体記憶装置の駆動方法の初期の状態では、例えば、通常のデータ消去ＤＥが行われた後の状態であり、第２の絶縁膜５Ｂの欠陥は正孔で充満されている。
【００３１】
そして、図７（ｂ）に表したように、事前書き込みＰＷ１の動作の後には、第２の絶縁膜５Ｂの欠陥が電子で充満される。すなわち、事前書き込みＰＷ１によって、半導体層１から浮遊電極３に電子が注入される。浮遊電極３に注入された電子の一部は、浮遊電極３を通過し、第２の絶縁膜５Ｂへ注入され、第２の絶縁膜５Ｂ中の離散トラップ（欠陥）は電子で充満される。
【００３２】
そして、図７（ｃ）に表したように、その後の事前書き込みＰＥ１の動作によって、第２の絶縁膜５Ｂの浮遊電極３側の一部の領域の欠陥には正孔が捕獲される。すなわち、事前消去ＰＥ１によって、半導体層１から浮遊電極３に正孔が注入される。浮遊電極３に注入された正孔の一部は、浮遊電極３を通過し、第２の絶縁膜５Ｂへ注入され、電子で充満された第２の絶縁膜５Ｂ中の一部の離散トラップに正孔が捕獲される。具体的には、事前消去ＰＥ１によって、第２の絶縁膜５Ｂ中の半導体層１側（浮遊電極３側）の界面近傍に正孔が捕獲される。
【００３３】
以上のプリセットＰ１（事前書き込みＰＷ１及び事前消去ＰＥ１）によって、第２の絶縁膜５Ｂ中には、図７（ｃ）及び図１に例示したような電荷分布が形成される。すなわち、第２の絶縁膜５Ｂのゲート電極４側の界面近傍に電子が、半導体層１側（浮遊電極３側）の界面近傍に正孔が捕獲されている電荷分布が形成される。
【００３４】
そして、この状態にした後に、図７（ｄ）に表したように、データ書き込みＤＷの動作を行い、浮遊電極３に電子を注入する。
【００３５】
なお、上記において、図７（ｃ）に例示したように、事前消去ＰＥ１の動作においては、第２の絶縁膜５Ｂの浮遊電極３側の領域のみに正孔を注入し、第２の絶縁膜５Ｂの全領域には正孔を注入しない。すなわち、事前消去ＰＥ１によって、第２の絶縁膜５Ｂ中の全ての離散トラップ（欠陥）を、正孔によって完全には充満しない。
【００３６】
これにより、データ書き込みＤＷの前に、第２の絶縁膜５Ｂ中のゲート電極４に近い側の領域の欠陥を電子で充満させ、第２の絶縁膜５Ｂ中の浮遊電極３に近い領域の欠陥を正孔で充満させることができる。この状態にした後に、データ書き込みＤＷによる電子の注入を行うと、第２の絶縁膜５Ｂ中の欠陥は、電子でほとんど充満されているため、第２の絶縁膜５Ｂ中の浮遊電極３近傍の電子の欠乏を充満する以外には、第２の絶縁膜５Ｂへの電子の供給を行う必要がないため、瞬時に書き込みが完了する。すなわち、データ書き込みＤＷの動作が実質的に高速化できる。
【００３７】
この時、事前書き込みＰＷ１の後の事前消去ＰＥ１を省略した場合、浮遊電極３は、電子で充満されることになり、その後実施されるデータ書き込みＤＷの前の状態はデータ消去の状態ではない。これに対し、本実施形態に係る不揮発性半導体記憶装置の駆動方法のように、事前書き込みＰＷ１の後に事前消去ＰＥ１を実行することで、浮遊電極３はデータ消去された状態となる。これにより、データ消去された状態からデータ書き込みＤＷを実行できるので、安定した動作が実現できる。
【００３８】
このように、本実施形態の不揮発性半導体記憶装置の駆動方法では、第２の絶縁膜５Ｂに電荷が注入され、その電荷の少なくとも一部が第２の絶縁膜５Ｂに捕獲され、この結果、浮遊電極３への電荷注入を促進することができる。すなわち、これにより、データ書き込みＤＷの効率を向上させることができる。
【００３９】
（第１の比較例）
図８は、第１の比較例の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するグラフ図である。  
図８は、データ書き込みとして、浮遊電極３に電子を注入する場合を例示している。  
図８に表したように、第１の比較例の不揮発性半導体記憶装置の駆動方法では、データ書き込みＤＷの動作のための第３の電位差だけが与えられる。すなわち、第１の比較例の不揮発性半導体記憶装置の駆動方法では、図４に例示したステップＳ１１０及びステップＳ１２０を有さない。すなわち、図５に例示したステップＳ２１０及びステップＳ２２０を有さない。  
なお、上記のデータ書き込みＤＷの前に、通常のデータ消去ＤＥの動作が行われる。
【００４０】
図９は、第１の比較例の駆動方法を適用して形成される不揮発性半導体記憶装置の電荷分布の時間変化を例示する模式的断面図である。  
図９（ａ）は初期状態を表し、図９（ｂ）はデータ書き込みＤＷ後の状態を表している。そして、同図は、データ書き込みとして、浮遊電極３に電子を注入する場合を例示している。  
図９（ａ）に表したように、初期の状態では、例えば、通常のデータ消去ＤＥが行われた後の状態であり、第２の絶縁膜５Ｂの欠陥は正孔で充満されている。そして、この状態において、データ書き込みＤＷの動作を行うと、図９（ｂ）に表したように、第２の絶縁膜５Ｂへ電子を供給し、第２の絶縁膜５Ｂ中の欠陥を電子で充満した後に、浮遊電極３に電子を注入するので、時間がかかってしまう。すなわち、データ書き込みＤＷの動作に長い時間を要する。
【００４１】
これに対し、本実施形態の不揮発性半導体記憶装置の駆動方法においては、データ書き込みＤＷの前に、第２の絶縁膜５Ｂ中のゲート電極４に近い側の領域の欠陥を電子で充満させ、第２の絶縁膜５Ｂ中の浮遊電極３に近い領域の欠陥を正孔で充満させているので、瞬時に書き込みが完了し、データ書き込みＤＷの動作が実質的に高速化できる。
【００４２】
なお、上記の事前書き込みＰＷ１及び事前消去ＰＥ１に用いる電圧及び印加時間は、メモリセルの寸法に依存する。メモリセルの世代交代に対応して、用いる電圧及び印加時間を変えることができる。ただし、事前書き込みＰＷ１及び事前消去ＰＥ１に用いる電圧及び印加時間の設定は、第１の絶縁膜５Ａの電気的な損傷を考慮する必要がある。好ましくは、第１の絶縁膜５Ａに印加される電界が、２０ＭＶ／ｃｍ以下であると良い。より好ましくは、低電圧で、かつ高速に動作させるために、第１の絶縁膜５Ａに印加される電界が１５ＭＶ／ｃｍ以下であり、印加時間が１０秒以下であると良い。
【００４３】
次に、上記の電荷分布、すなわち、第２の絶縁膜５Ｂのゲート電極４側の界面近傍に電子が捕獲され、半導体層１側の界面近傍に正孔が捕獲される電荷分布が形成された時における、電子の注入による閾値の変動への効果について説明する。  
上記の電荷分布におけるメモリセルのフラットバンド電圧をＶＦＢとする。ゲート電極４にゲート電圧ＶＧが印加された時、第１の絶縁膜５Ａには、
【数１】
0005166095.tif 000002
の電界が印加され、フラットバンド電圧ＶＦＢは、
【数２】
0005166095.tif 000003
で表される。ここで、φＳは、半導体層１の表面ポテンシャルであり、Ｔはメモリスタック全体の等価酸化膜厚（ＥＯＴ：Equivalent Oxide Thickness）であり、Ｔ２は第２の絶縁膜５Ｂの膜厚であり、ε２とは第２の絶縁膜５Ｂの比誘電率である。第１の絶縁膜５Ａの膜厚をＴ１とし、第１の絶縁膜５Ａの比誘電率をε１とし、絶縁膜（シリコン酸化膜）の比誘電率をεｓとすると、Ｔ＝εｓＴ１／ε１＋εｓＴ２／ε２である。  
そして、Ｑ（Ｃ／ｃｍ２）は浮遊電極３に蓄積した電荷量、ε０は真空の誘電率、ρ（ｘ）は第２の絶縁膜５Ｂ中の電荷分布である。なお、図１に表したように、ｘはゲート電極４から浮遊電極３方向への距離である。
【００４４】
図１０は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法及び比較例の駆動方法を適用して形成される電荷分布を例示するグラフ図である。  
図１０（ａ）及び図１０（ｂ）は、それぞれ、本実施形態及び比較例の、不揮発性半導体記憶装置の第２の絶縁膜５Ｂ中の電荷分布ρ（ｘ）を表している。本図の横軸は、ゲート電極４から浮遊電極３方向への距離ｘを表し、縦軸は、電荷量を表す。また、図中のＮＨは正孔の密度、ＮＥは電子の密度、ｑは素電荷量である。
【００４５】
図１０（ａ）に表したように、本実施形態に係る駆動方法による電荷分布ρ（ｘ）は、第２の絶縁膜５Ｂ（Ｔ２）のほぼ全域が電子で充満されているが、浮遊電極３の近傍の領域が正孔で充満されている状態となっている。すなわち、図１に例示した電荷分布である。
【００４６】
ここで、数式１で表した電界Ｅによって、半導体層１から浮遊電極３へ注入される電子電流をＪ（Ｅ）とし、浮遊電極３から第２の絶縁膜５Ｂに注入される電子電流をＪ’（Ｅ’）とすると、微小時間Δｔの間に浮遊電極３に注入される電荷量Ｑは、Ｑ＝（Ｊ（Ｅ）−Ｊ’（Ｅ’））Δｔとなる。
【００４７】
図１０（ａ）に表した電荷分布の状態において、データ書き込みＤＷのための電子を浮遊電極３に注入すると、その電子の一部は、第２の絶縁膜５Ｂ中にも注入される。  
本実施形態に係る駆動方法による電荷分布Ｅ１では、図１０（ａ）に表したように、第２の絶縁膜５Ｂ中の浮遊電極３の近傍の領域が正孔で充満されているので、第２の絶縁膜５Ｂに電子が注入されると、第２の絶縁膜５Ｂに注入された電子と第２の絶縁膜５Ｂ中の浮遊電極３近傍の正孔は瞬時に再結合し、浮遊電極３の近傍領域は瞬時に電子で充満され、第２の絶縁膜５Ｂは全て電子で充満される。このため、データ書き込みが瞬時に終了する。結果として、書き込み速度が向上する。
【００４８】
すなわち、データ書き込みＤＷのための電子を注入する前にプリセットＰ１を行うことによって、データ書き込みＤＷの前に第２の絶縁膜５Ｂ中の欠陥を電子で充満させておくことができる。第２の絶縁膜５Ｂ中の欠陥は電子でほとんど充満されているため、データ書き込みＤＷによる電子の注入では、第２の絶縁膜５Ｂ中の浮遊電極３近傍の電子の欠乏を充満する以外には、第２の絶縁膜５Ｂへの電子の供給を行う必要がないため、瞬時に書き込みが完了する。
【００４９】
一方、図１０（ｂ）に表したように、第１の比較例の駆動方法における第２の絶縁膜５Ｂの電荷分布Ｅ２では、データ書き込みＤＷの動作前には、単に消去動作を行った状態であり、第２の絶縁膜５Ｂのほぼ全域が正孔で充満されている。
【００５０】
データ書き込みＤＷの動作では、浮遊電極３への電子の供給以外にも、第２の絶縁膜５Ｂ中へも電子が供給され、第２の絶縁膜５Ｂ中の正孔を再結合によって消失させ、さらに電子が充満されていく。浮遊電極３へ注入される電荷の一部が第２の絶縁膜５Ｂへ注入され、第２の絶縁膜５Ｂ中の電子を充満していくので、徐々に書き込みが進行する。このため、本実施形態に係る駆動方法のようにプリセットＰ１を実施する場合と比べて、書き込み速度が低い。
【００５１】
図１１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法と第１の比較例の駆動方法による閾値電圧の時間変化を例示するグラフ図である。  
図１１は、データ書き込みＤＷにおける閾値電圧の時間変化を表しており、横軸は時間、縦軸は浮遊電極３の閾値電圧を表す。本図において、書き込み曲線Ｗ１は、本実施形態（データ書き込みＤＷの動作の前にプリセットＰ１を実施）に対応し、書き込み曲線Ｗ２は、第１の比較例（データ書き込みＤＷの動作の前に単に消去動作を実施）に対応する。  図１１に表したように、本実施形態に係る不揮発性半導体記憶装置の駆動方法により、プリセットＰ１を行った場合では、第２の絶縁膜５Ｂ中の欠陥を電子で充満させてから書き込み動作に移行するために、書き込み動作が向上する。
【００５２】
すなわち、本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法においては、浮遊ゲート型メモリセルに対して、データ書き込みＤＷ（閾値を変化させるための電子注入）の前に、事前書き込みＰＷ１の動作と、引き続き、事前消去ＰＥ１の動作を行うことによって、書き込みの速度を向上させる。  
特に、Ｐ型の半導体層１を適用する場合には、複数のＮＡＮＤ列がワードラインＷＬ１〜ＷＬｎを介して接続されているため、ワードラインを０Ｖに保持して半導体層１に正の消去電圧を印加すると複数のメモリセルに対して消去動作を行うことになる。よって、ワードラインでつながった複数のＮＡＮＤ列に対して、データ書き込みＤＷ（保持を前提にした書き込み）前に、一括して本実施形態に係る不揮発性半導体記憶装置の駆動方法を用いることが好適である。
【００５３】
図１２は、本発明の第１実施形態に係る不揮発性半導体記憶装置の駆動方法が適用される不揮発性半導体記憶装置の閾値分布を例示するグラフ図である。  
図１２（ａ）、（ｂ）は、それぞれ、２値及び４値のメモリセルの閾値分布を例示している。同図において、横軸はビット分布、縦軸は閾値電圧を表す。  
図１２（ａ）に表したように、本実施形態に係る不揮発性半導体記憶装置の駆動方法は、２値の場合、”１”レベルから”０”レベルに書き込み動作を行う際に、好適に適用される。  
また、図１２（ｂ）に表したように、４値の場合、“１１”、“１０”、“００”、“０１”の４つのレベルがあり、どの２つの組み合わせのレベル間のデータ書き込みＤＷの際にも、本実施形態に係る不揮発性半導体記憶装置の駆動方法は、適用可能である。ただし、消去が一括して行われるという場合は、“１１”レベルから“１０”レベルへの書き込みに際して、本実施形態の駆動方法は最も好適に用いることができる。
【００５４】
なお、ＮＡＮＤ型メモリでは、各メモリセルのばらつきによって生じる閾値の分布を制御するために、ベリファイ書き込み（T.Tanaka, Y.Tanaka, H.Nakamura, H.Oodaira, S.Aritome, R.Shirota, and F.Masuoka, “A Quick Intelligent Programming Architecture 3V-Only NAND-EEPROMs”, Symp. VLSI Circuit Dig. Tech. Papers, pp.20-21, June (1992)）を行うことがある。  
本実施形態に係る不揮発性半導体記憶装置の駆動方法は、ベリファイ書き込みの前後に好適に用いることができる。
【００５５】
（第２の実施の形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法は、データ消去の際の駆動方法である。  
すなわち、第１の極性が正の極性であり、第２の極性が負の極性である場合、すなわち、図５に例示したステップＳ２３０が、浮遊電極（浮遊ゲート）３に正孔を注入する場合である。第２の実施形態に係る不揮発性半導体記憶装置の駆動方法では、第１の実施形態で説明した極性を逆にする。すなわち、図５及び図６に例示した動作の極性を逆にすれば良い。
【００５６】
図１３は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布を例示する模式的断面図である。  
図１３は、データ消去ＤＥ前の電荷分布を例示している。  
図１３に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法によって、データ消去ＤＥの前には、第２の絶縁膜５Ｂのほぼ全域が正孔で充満しており、浮遊電極３側の界面近傍の領域が電子で充満している電荷分布を形成する。  
これにより、データ消去ＤＥの効率が向上し、データ消去ＤＥの動作が実質的に高速化できる。
【００５７】
図１４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するグラフ図である。  
図１４は、データ消去ＤＥとして、浮遊電極３に正孔を注入する場合を例示している。同図の横軸は時間を表し、縦軸は半導体層１とゲート電極４との電位差を表している。  図１４に表したように、データ消去ＤＥのために浮遊電極３に正孔を注入する際、本実施形態の不揮発性半導体記憶装置の駆動方法では、不揮発性半導体記憶装置に対して、事前消去ＰＥ２の動作のための第１の電位差を与えた後、事前書き込みＰＷ２の動作のための第２の電位差を与え、その後、データ消去ＤＥの動作のための第３の電位差を与える。ここで、第１の電位差と第３の電位差とは、同じ極性であり、負の極性とする。そして、第２の電位差は、正の極性である。すなわち、注入する電荷の極性と、そのために付与する電位差の極性と、は互いに逆である。
【００５８】
すなわち、第１の極性は、正の極性であり、第１の電位差（事前消去ＰＥ２）は、半導体層１に印加する第７の電圧より低い第８の電圧をゲート電極４に印加することにより与えられ、第２の電位差（事前書き込みＰＷ２）は、半導体層１に印加する第９の電圧より高い第１０の電圧をゲート電極４に印加することにより与えられ、第３の電位差（データ消去ＤＥ）は、半導体層１に印加する第１１の電圧より低い第１２の電圧をゲート電極４に印加することにより与えられる。  
すなわち、浮遊電極３に正孔を注入する第２の実施形態では、上記で説明した電子を注入する第１の実施形態に対して極性が逆になる。
【００５９】
なお、上記の事前消去ＰＥ２及び事前書き込みＰＷ２との一連動作を、以下プリセットＰ２と称する。
【００６０】
このように、データ消去ＤＥ（浮遊電極３の閾値電圧変化させるための正孔の注入）の前に、プリセットＰ２（事前消去ＰＥ２の動作及び事前書き込みＰＷ２の動作）を行うことで、図１３に表したように、データ消去ＤＥの前に、第２の絶縁膜５Ｂのほぼ全域が正孔で充満しており、浮遊電極３側の界面近傍の領域が電子で充満している電荷分布が形成できる。  
これにより、第１の実施形態で説明した効果と同様に、本実施形態に係る不揮発性半導体記憶装置の駆動方法によって、データ消去ＤＥの効率が向上し、データ消去ＤＥの動作が実質的に高速化できる。
【００６１】
なお、ＮＡＮＤ型メモリセルを採用する場合においては、一括して本実施形態の駆動方法を用いると、消去動作が重複する。従って、事前消去ＰＥ２を実質的に省略することができる。一方、上記で説明した不揮発性半導体記憶装置１００に対して、極性が逆の別のメモリセルには、本実施形態に係る不揮発性半導体記憶装置の駆動方法を好適に適用できる。つまり、ソース・ドレイン領域２と半導体層１の不純物を逆極性とし、半導体層１とゲート電極４に印加する電圧を交換することで、本実施形態の駆動方法を極性が逆の別のメモリセルに好適に適用することができる。
【００６２】
なお、プリセットＰ１またはプリセットＰ２に用いる電圧パルスは、複数の電圧パルスの組み合わせでも良い。すなわち、事前書き込みＰＷ１、ＰＷ２及び事前消去ＰＥ１、ＰＥ２は、それぞれ複数回実施しても良い。このとき、少なくとも、印加する電圧の極性がいずれも同一である点と、電圧パルス印加後の閾値が目的とする閾値に到達している点と、を満たす。
【００６３】
次に、上記の本実施形態の不揮発性半導体記憶装置の駆動方法が適用されるＮＡＮＤ列の動作方法について説明する。  
ＮＡＮＤ型メモリでは、ワードラインＷＬ１〜ＷＬｎを介して、隣接するＮＡＮＤ列に接続されているため、複数のＮＡＮＤ列に対して、一括して本実施形態の不揮発性半導体記憶装置の駆動方法を用いることが適している。
【００６４】
図１５は、本発明の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するタイムチャート図である。  
同図において、ＳＧ１及びＳＧ２はセレクトゲート、ＷＬ１、ＷＬ２、ＷＬ３及びＷＬｎはワードライン、ＢＬ１及びＢＬ２はビットライン、ＳＳは半導体層１に対応している。
【００６５】
本実施形態に係る不揮発性半導体記憶装置の駆動方法では、図１５に例示したタイムチャートに従って、プリセットＰ１を行う。  
すなわち、時刻ＴＴ２より前の時間ＴＴ１内にベリファイ書き込みが完了している。その後、時刻ＴＴ２〜時刻ＴＴ３の間の時間に、事前書き込みＰＷ１を行う。事前書き込みＰＷ１では、ビットラインＢＬ２の電位を０Ｖに保ちつつ、セレクトゲートＳＧ２に５Ｖ程度の電圧を印加して、第２のセレクトトランジスタＳ２を導通状態にする。また、ワードラインＷＬ１〜ＷＬｎへは書き込みに用いられる電圧ＶＰＧＭを印加する。
【００６６】
次に、時刻Ｔ３〜時刻Ｔ４の間の時間に、事前消去ＰＥ１の動作を行う。事前消去ＰＥ１の動作では、ワードラインＷＬ１〜ＷＬｎの電位を０Ｖに保ちつつ、半導体層１に電圧ＶＥＲＳを印加する。データ書き込みＤＷ（閾値を変化させるための電子の注入）は、時刻Ｔ４以降に行う。
【００６７】
また同様に、データ消去ＤＥの際には、時刻ＴＴ２〜時刻ＴＴ３の時間に、事前消去ＰＥ２を行い、時刻ＴＴ３〜時刻ＴＴ４の時間に、事前書き込みＰＷ２の動作を行い、データ消去ＤＥ（閾値を変化させるための正孔の注入）は、時刻ＴＴ４以降に行う。
【００６８】
その他、ＮＡＮＤ型メモリセルに限らず、電荷捕獲特性のある欠陥を含む絶縁膜を有するならば、本実施形態に係る不揮発性半導体記憶装置の駆動方法が適用可能である。例えば、ＮＯＲ型メモリセルにおいてもプリセットＰ１またはプリセットＰ２によって絶縁膜中の電荷分布を制御でき、電荷の注入による閾値電圧の変化、すなわち、データ書き込みＤＷ及びデータ消去ＤＥが高速化する。
【００６９】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。  
第３の実施の形態に係る不揮発性半導体記憶装置の駆動方法においては、電荷を注入した後の保持特性を向上させる。本実施形態においては、閾値を変化させるための電荷の注入の後、引き続き、事後の電荷の注入を行う。すなわち、本実施形態では、閾値を変化させるための電荷の注入の後に、注入した電荷の極性に応じて書き込み動作、あるいは消去動作を行うことによって、保持特性を向上させる。
【００７０】
図１６は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。  
図１６に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法においては、まず、第５の電位差を、半導体層１とゲート電極４との間に与える（ステップＳ３１０）。この第５の電位差により、浮遊電極３に第１の極性の電荷を注入する。  
そして、第６の電位差を、半導体層１とゲート電極４との間に与える（ステップＳ３２０）。この第６の電位差により、第１の極性と逆極性の第２の極性の電荷を第２の絶縁膜５Ｂに注入する。  
これにより、絶縁膜中の電荷分布を電気的に制御することにより、データの保持特性を向上することができる。
【００７１】
図１７は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示する別のフローチャート図である。  
すなわち、図６に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法においては、まず、浮遊電極３に第１の極性の電荷を注入する。（ステップＳ４１０）。  
そして、第２の絶縁膜５Ｂに、第１の極性の電荷と逆極性の第２の極性の電荷を注入する（ステップＳ４２０）。  
これにより、浮遊電極３の閾値電圧の変化を抑制できる。すなわち、絶縁膜中の電荷分布を電気的に制御することにより、データの保持特性を向上することができる。
【００７２】
図１８は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するグラフ図である。  
図１８は、データ書き込みとして、浮遊電極３に電子を注入する場合を例示している。同図の横軸は時間を表し、縦軸は半導体層１とゲート電極４との電位差を表している。
【００７３】
図１８に表したように、本実施形態の不揮発性半導体記憶装置の駆動方法では、不揮発性半導体記憶装置に対して、データ書き込みＤＷの動作のための第５の電位差を与えた後、事後消去ＡＥの動作のための第６の電位差を与える。ここで、第５の電位差は正の極性であり、第６の電位差は、負の極性である。
【００７４】
すなわち、第１の極性は、負の極性であり、第５の電位差（データ書き込みＤＷ）は、半導体層１に印加する第１３の電圧より高い第１４の電圧をゲート電極４に印加することにより与えられ、第６の電位差（事後消去ＡＥ）は、半導体層１に印加する第１５の電圧より低い第１６の電圧をゲート電極４に印加することにより与えられる。
【００７５】
図１９は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布の時間変化を例示する模式的断面図である。  
図１９（ａ）はデータ書き込みＤＷの後の状態を表し、図１９（ｂ）は事後消去ＡＥの後の状態を表している。そして、同図は、データ書き込みＤＷとして、浮遊電極３に電子を注入する場合を例示している。  
図１９（ａ）に表したように、本実施形態の不揮発性半導体記憶装置の駆動方法では、データ書き込みＤＷの動作を行い、浮遊電極３に電子を注入する。これにより、第２の絶縁膜５Ｂにも電子が注入され、電子は第２の絶縁膜５Ｂの欠陥に捕獲される。  
そして、図１９（ｂ）に表したように、事後消去ＡＥによって、第２の絶縁膜５Ｂに正孔を注入し、浮遊電極３の近傍の領域に正孔を捕獲させる。
【００７６】
図２０は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するタイムチャート図である。  
図２０は、図４に例示したＮＡＮＤ列に対して、事後消去ＡＥを行う時のタイムチャートを表している。同図において、ＳＧ１及びＳＧ２はセレクトゲート、ＷＬ１、ＷＬ２、ＷＬ３及びＷＬｎはワードライン、ＢＬ１及びＢＬ２はビットライン、ＳＳは半導体層１に対応している。
【００７７】
まず、図２０に表したように、時刻ＴＴ６までの時間ＴＴ５内に電子の注入が完了している。例えば、メモリセルＭ１が、電子の注入によって到達した閾値をＶＴＨ，１とする。
その後、時刻ＴＴ６〜時刻ＴＴ７の間の時間に、事後消去ＡＥの動作を行う。具体的には、ワードラインＷＬ１〜ＷＬｎの電位を０Ｖに保ちつつ、半導体層１に事後消去ＡＥの動作のための電圧を印加する。事後消去ＡＥの動作によってもたらされる閾値の変化量をΔＶＴＨ，１とする。結果として、メモリセルＭ１の閾値ＶＴＨ，２は、
【数３】
0005166095.tif 000004
となる。時刻ＴＴ７以降、次の電荷注入が行われるまで、電荷保持が行われる。
【００７８】
データ消去ＤＥの動作に用いられる電圧の設定は、第１の絶縁膜５Ａの電気的な損傷を考慮する必要がある。好ましくは、第１の絶縁膜５Ａに印加される電界が、２０ＭＶ／ｃｍ以下であると良い。より好ましくは、低電圧で、かつ高速に動作させるために、第１の絶縁膜５Ａに印加される電界が、１５ＭＶ／ｃｍ以下であり、印加時間が１０秒以下であると良い。
【００７９】
図２１は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布を例示するグラフ図である。  
図２１は、データ書き込みＤＷ後の事後消去ＡＥの動作の後の、不揮発性半導体記憶装置の第２の絶縁膜５Ｂ中の電荷分布ρ（ｘ）を表している。本図の横軸は、ゲート電極４から浮遊電極３方向への距離ｘを表し、縦軸は、電荷量を表す。  
図２１に表したように、本実施形態に係る駆動方法による電荷分布ρ（ｘ）（電荷分布Ｅ３）は、第２の絶縁膜５Ｂ（Ｔ２）のほぼ全域が電子で充満されているが、浮遊電極３近傍の領域は正孔で充満されて状態である。すなわち、図１９（ｂ）に例示した電荷分布である。
【００８０】
すなわち、事後消去ＡＥが終了した直後の第２の絶縁膜５Ｂ中の電荷分布は、第２の絶縁膜５Ｂの全域に電子が密度ＮＥ（ｃｍ−３）で存在し、浮遊電極３側の界面近傍の厚さｔ２の領域に、正孔が密度ＮＨ（ｃｍ−３）で存在している。この時、浮遊電極３の閾値電圧は、
【数４】
0005166095.tif 000005
となる。ここで、電荷保持の過程で、第２の絶縁膜５Ｂ中の浮遊電極３側の界面近傍の正孔が、第２の絶縁膜５Ｂ中に均一に分布していくと、閾値電圧は、
【数５】
0005166095.tif 000006
となる。数式４と数式５から、閾値電圧の変化は、
【数６】
0005166095.tif 000007
となる。
【００８１】
そして、第２の絶縁膜５Ｂ中の正孔が、浮遊電極３界面近傍の領域のみに分布させている本実施形態の場合においては（Ｔ２＞ｔ２）、閾値電圧は、上昇する。すなわち、第２の絶縁膜５Ｂ中の浮遊電極３界面近傍の領域に存在する正孔が、保持過程で、第２の絶縁膜５Ｂの全域に再分布化する（正孔再分布化）と、閾値電圧が上昇する効果がある。
【００８２】
一方、浮遊電極３の電荷保持の過程では、第２の絶縁膜５Ｂ中の電荷は、浮遊電極３やゲート電極４へ放出されていく。また、浮遊電極３に蓄積した電荷も、第１の絶縁膜５Ａまたは第２の絶縁膜５Ｂを介して、浮遊電極３やゲート電極４へ放出されていく。電荷が放出されると、閾値電圧は低下してしまう。特に、電子の放出が、閾値電圧の低下の主な原因である。
【００８３】
図２２は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法による閾値電圧の変化を例示するグラフ図である。  
同図の横軸は時間を表し、縦軸は閾値電圧を表す。そして、破線は、上記の正孔再分布化よる閾値電圧の変化を表し、一点鎖線は、上記の電子放出による閾値電圧の変化を表し、実線は、正孔再分布化及び電子放出の両方の合計の閾値電圧の変化を表す。  
図２２に表したように、第２の絶縁膜５Ｂ中の浮遊電極３界面近傍の領域のみに正孔を分布させ、この正孔が再分布化することによって、時間の経過と共に閾値電圧は上昇する。一方、浮遊電極３に蓄積した電子が放出されることによって、時間の経過と共に閾値電圧は低下する。この正孔再分布化による閾値電圧の上昇は、電子放出による閾値電圧の低下と、逆の挙動であるため、互いに補償し合う。すなわち、本実施形態に係る不揮発性半導体記憶装置の駆動方法では、データ書き込みＤＷ（電子の注入）の後に、事後消去ＡＥの動作を行うことによって、電荷保持の過程で、第２の絶縁膜５Ｂ中の電荷の再分布を促すことができ、この電荷の再分布は、電荷の放出による閾値電圧の低下を補償し、結果として閾値電圧の変化を抑制する効果を持つ。
【００８４】
（第２の比較例）
第２の比較例の不揮発性半導体記憶装置の駆動方法では、図１６に例示したステップＳ３２０を有さない。すなわち、図１７に例示したステップＳ４２０を有さない。そして、データ書き込みＤＷの後に、図１８に例示した事後消去ＡＥを有さない。このため、データ書き込みＤＷの後の電荷分布は、図１９（ａ）に例示した状態である。すなわち、時刻ＴＴ６までの時間ＴＴ５内に、データ書き込みＤＷとして、十分な量の電子の注入が行われ、第２の絶縁膜５Ｂ中の欠陥は、電子で充満される。そして、本実施形態の場合のように、第２の絶縁膜５Ｂの浮遊電極３側の界面近傍の領域に正孔がない。このため、閾値電圧の低下を補償する手段がないため、保持期間の間に閾値電圧は低下してしまう。
【００８５】
図２３は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法及び第２の比較例の駆動方法による閾値電圧の時間変化を例示するグラフ図である。  
図２３は、電荷保持状態における閾値電圧の時間変化を例示しており、横軸は時間、縦軸は閾値電圧を示す。同図において、保持曲線Ｈ１は、本実施形態に係る不揮発性半導体記憶装置の駆動方法に対応し、保持曲線Ｈ２は、第２の比較例の駆動方法に対応する。  
図２３に表したように、本実施形態に係る不揮発性半導体記憶装置の駆動方法においては、データ書き込みＤＷ（電子の注入）の後に、事後消去ＡＥの動作を行うことによって、閾値電圧の保持特性は、保持曲線Ｈ１のようになる。一方、第２の比較例の駆動方法では、データ書き込み（電子の注入）の後に、事後消去ＡＥの動作を省いており、保持曲線Ｈ２のようになる。すなわち、本実施形態に係る駆動方法によって、閾値電圧の変化を遅らせることができる。  
このように、本実施形態の不揮発性半導体記憶装置の駆動方法では、データ書き込みＤＷ（電子の注入）の後に、事後消去ＡＥの動作を行うことによって、閾値電圧の保持特性が向上する。  
なお、事後消去ＡＥの動作に用いる電圧パルスは、複数の電圧パルスの組み合わせでも良い。この時、少なくとも、印加する電圧の極性がいずれも同一である点と、電圧パルス印加後の閾値電圧が目的とする閾値に到達している点と、を満たす。
【００８６】
（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。  
上記で説明した第３の実施形態に係る不揮発性半導体記憶装置の駆動方法は、浮遊電極３にデータ書き込みＤＷのための電荷を注入した後の保持特性を向上させた。このとき、注入する電荷として電子の場合を例示したが、本発明はこれに限らず、正孔を注入する場合にも適用できる。  
第４の実施の形態に係る不揮発性半導体記憶装置の駆動方法においては、正孔を注入した場合、すなわちデータ消去した場合の保持特性を向上させる。この場合、第３の実施形態で説明した極性を逆にすれば良い。  
すなわち、図１８に例示した電位差の極性を逆に設定すれば良い。すなわち、データ消去ＤＥ（正孔の注入）の後に、事後書き込みＡＷの動作を行う。
【００８７】
すなわち、第１の極性は、正の極性であり、第５の電位差は、半導体層１に印加する第１７の電圧より低い第１８の電圧をゲート電極４に印加することにより与えられ、第６の電位差は、半導体層１に印加する第１９の電圧より高い第２０の電圧をゲート電極４に印加することにより与えられる。
【００８８】
図２４は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布を例示するグラフ図である。  
図２４は、本実施形態の動作方法を適用した場合の、データ消去ＤＥ（浮遊電極３への正孔の注入）の後の事後書き込みＡＷの後の、不揮発性半導体記憶装置の第２の絶縁膜５Ｂ中の電荷分布ρ（ｘ）を表している。本図の横軸は、ゲート電極４から浮遊電極３方向への距離ｘを表し、縦軸は、電荷量を表す。  
図２４に表したように、本実施形態に係る駆動方法によって形成される電荷分布ρ（ｘ）（電荷分布Ｅ４）は、第２の絶縁膜５Ｂ（Ｔ２）のほぼ全域が正孔で充満されているが、浮遊電極３近傍の領域が電子で充満されている状態である。
【００８９】
これにより、第３の実施形態で説明した効果と同様の効果によって、データ消去後の保持特性が向上する。  
すなわち、第２の絶縁膜５Ｂ中の浮遊電極３界面近傍の領域に存在する電子が、保持過程で、第２の絶縁膜５Ｂの全域に再分布化する（電子再分布化）と、閾値電圧が低下する。一方、浮遊電極３の電荷保持の過程では、第２の絶縁膜５Ｂ中の正孔は、浮遊電極３やゲート電極４へ放出され、閾値電圧は上昇する。これらの閾値電圧の変化は、互いに逆の挙動であるため、両者が補償しあって、結果としてデータ消去後の保持特性が向上する。
【００９０】
図２５は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の駆動方法による閾値電圧の変化を例示するグラフ図である。  
同図の横軸は時間を表し、縦軸は閾値電圧を表す。そして、破線は、上記の電子再分布化よる閾値電圧の変化を表し、一点鎖線は、上記の正孔放出による閾値電圧の変化を表し、実線は、電子再分布化及び正孔放出の両方の合計の閾値電圧の変化を表す。  
図２５に表したように、第２の絶縁膜５Ｂ中の浮遊電極３界面近傍の領域に電子を分布させ、この電子が再分布化することによって、時間の経過と共に閾値電圧は低下する。一方、浮遊電極３に蓄積した正孔が放出されることによって、時間の経過と共に閾値電圧は上昇する。この電子再分化による閾値電圧の上昇は、正孔放出による閾値電圧の低下と、逆の挙動であるため、両者は補償し合う。
【００９１】
すなわち、本実施形態に係る不揮発性半導体記憶装置の駆動方法では、データ消去ＤＥ（正孔の注入）の後に、事後書き込みＡＷの動作を行うことによって、電荷保持の過程で、第２の絶縁膜５Ｂ中の電荷の再分布を促すことができ、この電荷の再分布は、電荷の放出による閾値電圧の変化を補償し、結果として閾値電圧の変化を抑制する効果を持つ。
【００９２】
なお、以上説明した第１〜第４の実施形態に係る不揮発性半導体記憶装置の駆動方法は連続して実施しても良い。  
すなわち、第１の極性の電荷を第２の絶縁膜５Ｂに注入する第１の電位差を半導体層１とゲート電極４との間に与え、その後、第１の極性と逆極性の第２の極性の電荷を第２の絶縁膜５Ｂに注入する第２の電位差を半導体層１とゲート電極４との間に与え、その後、第１の極性の電荷を浮遊電極３に注入する第３の電位差を半導体層１とゲート電極４との間に与え、その後、第２の極性の電荷を第２の絶縁膜５Ｂに注入する第４の電位差を半導体層１とゲート電極４との間に与える。  
これにより、データ書き込み及びデータ消去は高速化し、データ書き込み及びデータ消去後の保持特性が向上する。
【００９３】
（第５の実施の形態）
次に本発明の第５の実施の形態について説明する。  
図２６は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の構成を例示するブロック図である。  
図２６に表したように、本発明の第５の実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１１と、制御回路１０を備える。メモリセルアレイ１１中の各メモリセルは、浮遊電極３を有するトランジスタ型のメモリセルである。
【００９４】
すなわち、メモリセル１１は、半導体層１の表面部に離間して設けられたソース・ドレイン領域２と、ソース・ドレイン領域２の間のチャネル上に設けられた第１の絶縁膜５Ａと、第１の絶縁膜５Ａの上に設けられた浮遊電極３と、浮遊電極３の上に設けられた第２の絶縁膜５Ｂと、第２の絶縁膜５Ｂの上に設けられたゲート電極４と、を含む。
【００９５】
そして、制御回路１０は、上記で説明した各実施形態に係る駆動方法の少なくともいずれかを実行する。
【００９６】
制御回路１０は、書き込み電圧や消去電圧あるいは読み出し電圧を発生させる電圧発生回路１３と、電圧発生回路１３で発生させた電圧をメモリセルアレイ１１へ接続させる電圧制御回路１２と、メモリセルアレイ１１に書き込まれた情報を読み出すための読み出し回路１４を有している。
【００９７】
上記の第１〜第４の実施形態で説明したプリセットＰ１、プリセットＰ２、事後消去ＡＥ、事後書き込みＡＷ、データ書き込みＤＷ及びデータ消去ＤＥの各動作を実施するにあたり、必要とされる電圧は、電圧発生回路１３から供給される。それぞれの動作に必要とされる印加時間は、電圧制御回路１２によって制御される。
【００９８】
なお、上記の実施形態に係る不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置は、浮遊ゲート型のメモリセルの全てに適用することができる。例えば、半導体層１の材料は、シリコン基板のみならず、ポリシリコン基板、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板であっても良い。また、半導体層１の形状は、Ｐ型ウェルあるいはＰ型半導体層(ＳＯＩ：Silicon On Insulator)のみならず、ＳＧＯＩ(Silicon Germanium On Insulator)やＧＯＩ(Germanium On Insulator)であっても良い。
【００９９】
また、絶縁膜に高誘電率材料を適用した浮遊ゲート型フラッシュメモリは、高誘電率材料が電荷を捕獲する特性を有する。従って、上記の実施形態に係る不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置は、絶縁膜に高誘電率材料を適用した浮遊ゲート型フラッシュメモリに好適に適用することができる。
【０１００】
また、浮遊ゲート型のメモリセルにおいて、セルの構造は、縦型トランジスタやＦＩＮ型トランジスタの構造でも良く、メモリセルアレイ自体が縦に積層された構造でも良い。
【０１０１】
また、本発明は、浮遊ゲート電極を含むメモリセルを有するメモリセルアレイに適用でき、ＮＡＮＤ型やＮＯＲ型の他、ＡＮＤ型（H.Kume, M.Kato, T,Adachi, T.Tanaka, T.Sasaki, T.Okazaki, N.Miyamoto, S.Saeki, Y.Ohji, M.Ushiyama, J.Yagami, T.Morimoto, and T.Nishida, “A 1.28 μm2 contactless memory cell technology for 3V-only 64Mbit EEPROM”, IEDM Tech. Dig., pp.991-993, Dec. (1992)）、ＤＩＮＯＲ型（H.Onoda, Y.Kunori, S.Kobayashi, M.Ohi, A.Fukumoto, N.Ajika, and H.Miyoshi, “A novel cell structure suitable for a 3 Volt operation , sector erase Flash memory”, IEDM Tech. Dig., pp.599-602, Dec. (1992)）、スプリット・ゲート型（G.Samachisa, C.Su, Y.Kao, G.Smarandoiu, T.Wong, and C.Hu, “A 128KFlash EEPROM using double polysilicon technology”, ISSCC Dig. Tech. Papers, pp.76-77, Feb. (1987)）、スタック型（V.N.Kynett, A.Baker, M.Fandrich, G.Hoeketra, O.Jungroth, J.Kreitels, and S.Wells, “An in-system reprogrammable 256K CMOS Flash memory”, ISSCC Dig. Tech. Papers, pp.132-133, Feb. (1988)）、３層ポリシリコン型（F.Masuoka, M.Asano, H.Iwashita, T.Komuro, and S.Tanaka, “A new Flash EEPROM cell using triple polysilicon technology”, IEDM Tech. Dig., pp.464-467, Dec. (1984)）、３Ｔｒ−ＮＡＮＤ（特開２００７−１１５４０７号公報）など、様々な浮遊ゲート電極を含むメモリセルアレイに適用できる。
【０１０２】
また、上記の実施形態に係る不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置は、半導体層１からの電荷の注入を想定して記述してあるものの、ゲート電極４から電荷が注入されるゲート注入型のメモリセルにも適用できる。  
ゲート注入型のメモリセルの場合、浮遊電極３への電荷の注入において、半導体層１とゲート電極４の果たす役割が逆になる。このため、半導体層１に印加する電圧とゲート電極４に印加する電圧とを交換することによって、第１〜第５の実施形態に係る不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を、ゲート注入型のメモリセルに適用することができる。
【０１０３】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０４】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法が適用される不揮発性半導体記憶装置の構造を例示する模式的断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法が適用される不揮発性半導体記憶装置を例示する列方向の模式的断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示する別のフローチャート図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するグラフ図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布の時間変化を例示する模式的断面図である。
【図８】第１の比較例の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するグラフ図である。
【図９】第１の比較例の駆動方法を適用して形成される不揮発性半導体記憶装置の電荷分布の時間変化を例示する模式的断面図である。
【図１０】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法及び比較例の駆動方法を適用して形成される電荷分布を例示するグラフ図である。
【図１１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法と第１の比較例の駆動方法による閾値電圧の時間変化を例示するグラフ図である。
【図１２】本発明の第１実施形態に係る不揮発性半導体記憶装置の駆動方法が適用される不揮発性半導体記憶装置の閾値分布を例示するグラフ図である。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布を例示する模式的断面図である。
【図１４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するグラフ図である。
【図１５】本発明の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するタイムチャート図である。
【図１６】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。
【図１７】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示する別のフローチャート図である。
【図１８】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するグラフ図である。
【図１９】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布の時間変化を例示する模式的断面図である。
【図２０】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するタイムチャート図である。
【図２１】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布を例示するグラフ図である。
【図２２】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法による閾値電圧の変化を例示するグラフ図である。
【図２３】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法及び第２の比較例の駆動方法による閾値電圧の時間変化を例示するグラフ図である。
【図２４】本発明の第４の実施形態に係る不揮発性半導体記憶装置の駆動方法を適用して形成される電荷分布を例示するグラフ図である。
【図２５】本発明の第４の実施形態に係る不揮発性半導体記憶装置の駆動方法による閾値電圧の変化を例示するグラフ図である。
【図２６】本発明の第５の実施形態に係る不揮発性半導体記憶装置の構成を例示するブロック図である。
【符号の説明】
【０１０７】
１  半導体層
２  ソース・ドレイン領域
３  浮遊電極（浮遊ゲート）
４  ゲート電極
５Ａ  第１の絶縁膜（トンネル絶縁膜）
５Ｂ  第２の絶縁膜（ブロック絶縁膜）
６  層間絶縁膜
１０  制御回路
１１  メモリセルアレイ
１２  電圧制御回路
１３  電圧発生回路
１４  読み出し回路
１００  不揮発性半導体記憶装置
ＡＥ  事後消去
ＡＷ  事後書き込み
ＢＣ１、ＢＣ２  ビットコンタクト（ソース・ドレイン領域への電気的な接触端子）
ＢＬ１、ＢＬ２  ビットライン（ソース・ドレイン領域への配線）
ＤＥ  データ消去
ＤＷ  データ書き込み
Ｅ１、Ｅ２、Ｅ３、Ｅ４  電荷分布
Ｈ１、Ｈ２  保持曲線
Ｍ１、Ｍ２、Ｍ３、Ｍｎ  メモリセル
ＰＥ１、ＰＥ２  事前消去
ＰＷ１、ＰＷ２  事前書き込み
Ｓ１、Ｓ２  セレクトトランジスタ
ＳＧ１、ＳＧ２  セレクトゲート（セレクトトランジスタＳ１、Ｓ２のゲート電極）
Ｔ１、Ｔ２  膜厚
ＴＴ１、ＴＴ５  時間
ＴＴ２、ＴＴ３、ＴＴ４、ＴＴ６、ＴＴ７  時刻
Ｗ１、Ｗ２  書き込み曲線
ＷＬ１〜ＷＬ３、ＷＬｎ  ワードライン
【図１】
0005166095.tif 000008
【図２】
0005166095.tif 000009
【図３】
0005166095.tif 000010
【図４】
0005166095.tif 000011
【図５】
0005166095.tif 000012
【図６】
0005166095.tif 000013
【図７】
0005166095.tif 000014
【図８】
0005166095.tif 000015
【図９】
0005166095.tif 000016
【図１０】
0005166095.tif 000017
【図１１】
0005166095.tif 000018
【図１２】
0005166095.tif 000019
【図１３】
0005166095.tif 000020
【図１４】
0005166095.tif 000021
【図１５】
0005166095.tif 000022
【図１６】
0005166095.tif 000023
【図１７】
0005166095.tif 000024
【図１８】
0005166095.tif 000025
【図１９】
0005166095.tif 000026
【図２０】
0005166095.tif 000027
【図２１】
0005166095.tif 000028
【図２２】
0005166095.tif 000029
【図２３】
0005166095.tif 000030
【図２４】
0005166095.tif 000031
【図２５】
0005166095.tif 000032
【図２６】
0005166095.tif 000033