(57)【特許請求の範囲】
【請求項１】
インダクタと、該インダクタ上に配置される電源ＩＣと、前記インダクタ上に配置され、ノイズを低減する一つもしくは複数のコンデンサとを有するマイクロ電源モジュールにおいて、前記インダクタがソレノイドコイルを分割した分割インダクタであるとともに中継用の端子を含む複数の端子および中間タップを有し、少なくとも一つの前記コンデンサが、前記中間タップを介して前記分割インダクタの分割点と接続し前記電源ＩＣを形成する半導体基板上に半導体プロセスで形成される集積コンデンサであり、前記中継用の端子が前記電源ＩＣのグランド端子および前記インダクタの外に配置されるグランド配線と接続することを特徴とするマイクロ電源モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、携帯機器およびパソコンなどに用いられるマイクロ電源装置を構成するマイクロ電源モジュールに関する。
【背景技術】
【０００２】
現在の電子機器内の高速ボ−ドと言われるプリント基板上には、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）固有の複数の低電圧供給電源が搭載されており、このプリント基板上に搭載される低電圧供給電源の占有スペ−ス（占有面積と占有高さ）をできるだけ小さくすることが求められている。このＬＳＩ固有の低電圧供給電源（電源装置）はＰＯＬ（Ｐｏｉｎｔ  Ｏｆ  Ｌｏａｄ）電源と呼ばれていて、電源ＩＣ、インダクタ、コンデンサという個別の部品で構成されており、負荷であるＬＳＩに電力を供給している。このＰＯＬ電源はＬＳＩ近傍でＬＳＩと共に同一のプリント基板に配置される。
現状のプリント基板に搭載されるＬＳＩは１個で２電源（電圧レベルが２つ）、３電源（電圧レベルが３つ）が必要となることも多く、それに対応してＰＯＬ電源も２個もしくは３個必要となる。
しかし、プリント基板のスペ−スについての制約は厳しく、かつＰＯＬ電源が複数ともなると全てのＰＯＬ電源をＬＳＩ近傍に配置することは困難である。特に、携帯電話に搭載されるプリント基板のスペースは厳しい。そのためプリント基板に搭載されるＰＯＬ電源のスペースもできるだけ小さくすることが求められる。携帯電話の場合は、ＰＯＬ電源の占有面積を小さくするだけでなく、その占有高さについても１ｍｍ以下という厳しい要求がセットメーカーから出されている。
【０００３】
そのため、電源ＩＣ、インダクタを一体化したマイクロ電源モジュールが開発され、このマイクロ電源モジュールと入力・出力コンデンサをプリント基板に搭載することで、プリント基板の占有面積を小さくすることが行われている。
図１４〜図１６は、従来のＰＯＬ電源の構成図であり、図１４は回路図、図１５はプリント基板上の配置図、図１６はインダクタの要部平面図である。
ＰＯＬ電源２０３（電源装置）は、入力コンデンサ１、インダクタ３５、電源ＩＣ１０１および出力コンデンサ３で構成され、電源ＩＣ１０１はインダクタ３５上に搭載されている。
図１４および図１５において、電源１２の高電位側の配線とＰＯＬ電源２０３の高電位側の入力端子１５と接続し、入力端子１５と入力コンデンサ１の一方の端子ｊが接続し、端子ｊがインダクタ３５に形成された外部端子ａを経由して電源ＩＣ１０１の高電位側の入力端子ｄと接続し、電源ＩＣ１０１の高電位側の出力端子ｅとインダクタ３５の一方の端子ｍと接続し、インダクタ３５の他方の端子ｂと出力コンデンサ３の一方の端子ｋと接続し、出力コンデンサ３の一方の端子ｋとＰＯＬ電源２０３の高電位側の出力端子１７と接続し、出力端子１７と負荷１３の高電位側と接続する。
【０００４】
入力コンデンサ１の他方の端子ｇ，電源ＩＣのグランド端子ｆおよび出力コンデンサ３の他方の端子ｉが、それぞれＰＯＬ電源２０３のグランド側の入力端子１６，インダクタ３５の端子ｃを介して接続点ｈおよびＰＯＬ電源２０３のグランド側の出力端子１８において電源１２のグランド１４と接続するグランド配線２１と接続する。
入力端子１６と接続点ｈの間のグランド配線２１を第１グランド配線１９とし、接続点ｈと出力端子１８の間のグランド配線２１を第２グランド配線２０とする。入力端子１５、１６、出力端子１７、１８、接続点ｈはプリント基板６０上にある。
また、第１グランド配線１９のインダクタンスは第１ＧＮＤインダクタンス（Ｌｇｎｄ１）とし、第２グランド配線２のインダクタンスは第２ＧＮＤインダクタンス（Ｌｇｎｄ２）とする。また、Ｌｇｎｄ１とＬｇｎｄ２を総称してＬｇｎｄと呼ぶ。
前記電源ＩＣ１０１はオン用ＭＯＳＦＥＴ６と、オフ用ＭＯＳＦＥＴ７と、これらを制御する制御回路８とで構成され、オン用ＭＯＳＦＥＴ６のソースが電源ＩＣ１０１の高電位側の入力端子ｄと接続し、オン用ＭＯＳＦＥＴ６のドレインおよびオフ用ＭＯＳＦＥＴ７のドレインが電源ＩＣ１０１の高電位側の出力端子ｅと接続し、オフ用ＭＯＳＦＥＴ７のソースが電源Ｉ１０１のグランド端子ｆと接続する。
【０００５】
尚、オン用ＭＯＳＦＥＴ６はｐチャネル型ＭＯＳＦＥＴであり、オフ用ＭＯＳＦＥＴ７はｎチャネル型ＭＯＳＦＥＴである。オフ用ＭＯＳＦＥＴ７はインダクタ３５に流れる電流を還流させる還流ダイオードの働きをする。ＰＯＬ電源２０３は負荷１３（ＬＳＩなど）の電源となるもので、一つの電圧レベルを出力する低電圧電源である。
図１６において、インダクタ３５はフェライト基板２４の両面にコイルパターン２４ａ、２４ｂを形成し、上側のコイルパタンーン２４ａと下側のコイルパターン２４ｂをフェライト基板２４に形成した貫通孔を介して接続導体２４ｃで接続しソレノイドコイルを形成している。フェライト基板２４の外周部の表側と裏側には端子が形成され、フェライト基板２４の側面で互いが接続されている。複数個形成された端子３０の内２個の端子ｍ、ｂはソレノイドコイルの両端と接続し、他の端子ａ、ｃなどは電源ＩＣ１０１の端子ｄ、ｆとプリント基板の配線パターンを接続する中継点の端子である。
また、特許文献１には、ＰＯＬ電源の占有面積を小さくするために、電源ＩＣ、インダクタ、コンデンサを３層に積層した構造のマイクロ電源モジュールが開示されている。
これらのＰＯＬ電源に要求されることは、前記のように占有スペースが小さいことと合わせて、如何に低ノイズ性能を得るかということも求められている。ＰＯＬ電源から出力される電圧は低電圧であり、ＬＳＩである負荷（低電圧・高周波）から要求されるＳ／Ｎに対し、この低電圧は直接的に影響を与える。そのためにＰＯＬ電源には低ノイズ性能が強く求められる。
【０００６】
また、特許文献２は、一般的に、単体のインダクタ，コンデンサの組み合わせより大きな減衰が得られることが知られているＴ型フィルタに関するものであり、リード線の両端にインダクタンス素子を取り付け、このリード線にコンデンサを接続したものであるので、二連のインダクタを一括して構成することができるほか、コンデンサを一箇所接続することで、容易にＴ型のＬＣローパスフィルタが構成できることが開示されている。
また、特許文献３には、上下のフェライトブロックの間にリードフレームを挟み、かつ，下フェライトブロックにリードフレームに通じるように形成した貫通孔にチップコンデンサを挿入してその端子電極の一方をリードフレームに接続し、他方を下フェライトブロックの下面に設けた共通アース端子に接続するように構成することで、簡単な構造で組み立てを容易に行うことができて、生産性が高く量産に適するＬＣフィルタアレイが得られることが開示されている。
【特許文献１】特開２００４−７２８１５号公報
【特許文献２】特開昭６２−１２４７２３号公報
【特許文献３】特開平６−２５１９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１で開示されている電源ＩＣ、インダクタ、コンデンサを３層に積層した構造のマイクロ電源モジュールは占有面積は小さくなるものの占有高さが１ｍｍを超えて大きくなり、携帯電話など占有高さに対して厳しい要求のある用途には適用が困難である。
また、入力・出力コンデンサをプリント基板上に配線する従来のＰＯＬ電源の構造では、プリント基板上の配線によるＧＮＤインダクタンスＬｇｎｄがあるため、低ノイズ性能を実現することが困難である。
また、特許文献２、３に開示されているものは、マイクロ電源モジュールに用いるフィルタとしては占有高さが高く、占有面積も大きいために採用は困難である。
図１７および図１８は、プリント基板のＧＮＤインダクタンス（Ｌｇｎｄ）の違いで減衰特性（ノイズ性能）が異なることを示したシミュレーション結果を示す図であり、図１７はＬｇｎｄ１＝Ｌｇｎｄ２＝１ｎＨの場合、図１８はＬｇｎｄ１＝Ｌｇｎｄ２＝３ｎＨの場合である。
図１９は、図１７および図１８の減衰特性をシミュレーションするときの等価回路図を示し、同図（ａ）は図１７のオン時をシミュレーションするときの等価回路図、同図（ｂ）は図１８のオフ時をシミュレーションするときの等価回路である。
【０００８】
オン時とはオン用ＭＯＳＦＥＴ６がオンして負荷１３に電力が供給される場合であり、オフ時とは、オン用ＭＯＳＦＥＴ６がオフし、オフ用ＭＯＳＦＥＴ７がオンして、負荷１３へ電力が供給される場合である。
ＭＯＳＦＥＴ６、７がオン・オフのスイッチング時に高周波のノイズを発生しそれが負荷１３へ伝導ノイズとして伝播する。この伝導ノイズはオン用ＭＯＳＦＥＴ６がオンし、オフ用ＭＯＳＦＥＴ７がオフして、負荷１３に電力が供給されているときに発生するオン時のノイズと、オン用ＭＯＳＦＥＴ６がオフし、オフ用ＭＯＳＦＥＴ７がオンして、負荷１３に電力が供給されているとき発生するオフ時のノイズがある。
図１９（ａ）の回路では、図１４の電源１２を取り除き、オン用ＭＯＳＦＥＴ６をオン状態、オフ用ＭＯＳＦＥＴ７をオフ状態にしたときに電流が流れる回路を、オン時のシミュレーションの等価回路として表す。
具体的には、オン用ＭＯＳＦＥＴ６の代わりにノイズ発生器５０を挿入し、オフ用ＭＯＳＦＥＴ７を除いて、インダクタ３５と出力コンデンサ３と第２グランド配線２０と第１グランド配線１９と入力コンデンサ１の回路である。ノイズ発生器５０からノイズを模擬した高周波電圧を入力し出力コンデンサ３の電圧を出力電圧としてシミュレーションで導出する。
【０００９】
図１９（ｂ）の回路では図１４のオン用ＭＯＳＦＥＴ６をオフ状態、オフ用ＭＯＳＦＥＴ７をオン状態としたときに電流が流れる回路を、オフ時のシミュレーションの等価回路として表す。
具体的には、オフ用ＭＯＳＦＥＴ７の代わりにノイズ発生器５０を挿入し、オン用ＭＯＳＦＥＴを除いて、インダクタ３５と出力コンデンサ３と第２グランド配線２０の回路である。等価回路における出力コンデンサの電圧をシミュレーションで導出する。
ノイズ発生器５０で１ＭＨｚ〜１０００ＭＨｚの範囲の高周波の電圧を入力し、出力される高周波の電圧をシミュレーションで導出する。出力波形のピーク値が入力波形のピーク値を基準としてどの程度低下したかを（出力波形のピーク値／入力波形のピーク値）をｄＢに換算して減衰量とし、この減衰量の周波数依存性が減衰特性となる。減衰量が大きいほど伝導ノイズが負荷１３に伝達されないことになるので低ノイズ性能（低ノイズ化された出力）が得られるということになる。図１７および図１８の縦軸はオフ時の減衰量を例に挙げて示した。
図１７および図１８から分かるように、減衰特性はグランド配線２１のインダクタンス（ＧＮＤインダクタンス）に依存する。ＧＮＤインダクタンスが大きいほど減衰量は小さくなり、大きな伝導ノイズが出力端子１７から負荷１３のＬＳＩに伝達される。
【００１０】
一般的なＰＯＬ電源においては、電源ＩＣとインダクタと入力・出力コンデンサなどの複数の個別部品をセットメーカー側が購入し、これらの個別部品をプリント基板の配線パターンに配置（レイアウト・アートワーク配線）する。
そのため、グランド配線２１のインダクタンスであるＧＮＤインダクタンスはセットメーカー側が使用するプリント基板の配線パターンに大きく依存する。回路的に同一の電源回路であっても個別部品を配置する配線パターンが異なると減衰特性に大きな差異が生じることになる。
このことはセットメーカーの立場から見ると、電源ＩＣとインダクタと入力・出力コンデンサを個別にプリント基板に組み立てる場合には、配線パターンでノイズ性能が変化するので使い勝手がよいとは言い難い。このように、使いこなす難易度が高いことは、セットメーカーの機器開発において、開発の妨げになるから、デバイスメ−カーは使い勝手の良いデバイス（マイクロ電源モジュール）を開発し供給することが求められる。
このような観点から、図１５に示すような電源ＩＣ１０１とインダクタ３５を一体化したマイクロ電源モジュール２０２は、部品点数が少ない面では、セットメーカーの使い勝手はよいと言える。しかし、ノイズ性能に関しては、マイクロ電源モジュール２０２と入力・出力コンデンサ１、３を別個にプリント基板６０上で配線するために、グランド配線２１のＧＮＤインダクタンスがプリント基板６０上に形成した配線パターンで左右されて、使い勝手がよいとは言えない。
【００１１】
そのため、マイクロ電源モジュール２０２を供給するデバイスメーカー側には、ＰＯＬ電源２０３の占有スペースの増大を招くことなく、コスト増加も最小限に抑えながらグランド配線２１に依存する伝導ノイズの低減（低ノイズ化：低ノイズ性能）を図ることが強く求められる。
特許文献１では、セラミックコンデンサ、インダクタおよびＩＣチップを積層したマイクロ電源モジュールが開示されており、この構成は、プリント基板の配線パターンによるＧＮＤインダクタンスの影響は受けにくく、高周波電流をモジュ−ル内で流す最短ル−トを形成できる面では、低ノイズ性能を得るのに有効である。
しかし、この３層の積層構造のマイクロ電源モジュールは、占有高さが高く、１ｍｍを超えるので携帯電話を製造するセットメーカーの要求を満たすことができない。
また、２個のセラミックコンデンサ（入力コンデンサと出力コンデンサ）をインダクタの下に配置し、さらにプリント基板へ伝達される信号を出力する多数の外部端子をセラミックスコンデンサの全外周部に形成する必要があり、インダクタに外部端子を形成する場合より製造が困難である。
また、Ｔ型フィルタ事態はノイズ低減に対して有力な手段であるが、特許文献２、３に開示されているような個別部品としてのＴ型フィルタを適用することでは、コスト，サイズおよびＬｇｎｄの問題を解決することができない。
【００１２】
この発明の目的は、前記の課題を解決して、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができるマイクロ電源モジュールを提供することである。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、インダクタと、該インダクタ上に配置される電源ＩＣと、前記インダクタ上に配置され、ノイズを低減する一つもしくは複数のコンデンサとを有するマイクロ電源モジュールにおいて、前記インダクタがソレノイドコイルを分割した分割インダクタであるとともに中継用の端子を含む複数の端子および中間タップを有し、少なくとも一つの前記コンデンサが、前記中間タップを介して前記分割インダクタの分割点と接続し前記電源ＩＣを形成する半導体基板上に半導体プロセスで形成される集積コンデンサであり、前記中継用の端子が前記電源ＩＣのグランド端子および前記インダクタの外に配置されるグランド配線と接続する構成とする。
【００１４】
このように第１、第２ノイズ吸収用コンデンサをインダクタ上に形成することで、伝導ノイズをこのコンデンサに還流させることで出力端子に伝達するノイズを低減できる。また、コンデンサを電源ＩＣの隣に配置し、インダクタ、電源ＩＣと３層に積層しないで、マイクロ電源モジュールの高さを低く抑えることができる。
また、前記第１、第２ノイズ吸収用コンデンサが共にセラミックコンデンサからなるデカップリングコンデンサであると小さな体積で大きなキャパシタンスを得ることができる。
また、外部の電源の高電位側およびグランドと接続する低電位側とそれぞれ接続する高電位側の入力端子およびグランド側の入力端子と、前記高電位側の入力端子と一端が接続し、前記低電位側の入力端子と他端が接続する入力コンデンサと、該入力コンデンサの一端と高電位側の入力端子が接続する電源ＩＣと、該電源ＩＣの高電位側の出力端子と一端が接続するインダクタと、該インダクタの他端と一端が接続する出力コンデンサと、該出力コンデンサの一端と接続する高電位側の出力端子と、低電位側の出力端子と、グランド側の前記入力端子と前記入力コンデンサの他端を接続し、前記出力コンデンサの他端と低電位側の出力端子を接続し、低電位側の入力端子と前記電源ＩＣのグランド端子と低電位側の前記出力端子をそれぞれ接続するグランド配線とを有し、低電位側の前記入力端子と前記電源ＩＣのグランド端子が接続する接続点の間の前記グランド配線を第１グランド配線とし、該接続点と低電位側の前記出力端子の間の前記グランド配線を第２グランド配線とするマイクロ電源装置を構成するマイクロ電源モジュールにおいて、前記インダクタと、該インダクタ上に配置される前記電源ＩＣと、該電源ＩＣを形成した半導体基板上に形成されるノイズ吸収用コンデンサとを有し、前記電源ＩＣがオン用ＭＯＳＦＥＴとオフ用ＭＯＳＦＥＴおよびこれらのＭＯＳＦＥＴを制御する制御回路で構成され、前記オン用ＭＯＳＦＥＴのドレインと前記オフ用ＭＯＳＦＥＴのドレインが接続し、前記オン用ＭＯＳＦＥＴのソースと前記電源ＩＣの前記高電位側の入力端子が接続し、前記オン用ＭＯＳＦＥＴのドレインと前記電源ＩＣの前記高電位側の出力端子が接続し、前記オフ用ＭＯＳＦＥＴのソースと前記電源ＩＣの前記グランド端子が接続し、前記インダクタを分割し分割点もしくは該分割点に接続される前記インダクタの中間タップに前記ノイズ吸収用コンデンサの一端を接続し、該ノイズ吸収用コンデンサの他端を前記電源ＩＣを構成する前記オフ用ＭＯＳＦＥＴのソースと接続する構成にする。
【００１５】
このように、分割インダクタを用いることで、ｐＦオーダーの小さなノイズ吸収用コンデンサでもノイズ低減効果の大きなノイズフィルタとすることができる。また、前記の第１、第２ノイズ吸収用コンデンサがこの小さな１個のノイズ吸収用コンデンサで置き換えられるので、マイクロ電源モジュールの占有面積を小さくできる。また、ノイズ吸収用コンデンサの高さはせいぜい数μｍなので、マイクロ電源モジュールの高さも殆ど高くならない。
また、外部の電源の高電位側と接続する高電位側の入力端子と該高電位側の入力端子と一端が接続する入力コンデンサと、該入力コンデンサの一端と高電位側の入力端子が接続する電源ＩＣと、該電源ＩＣの高電位側の出力端子と一端が接続するインダクタと、該インダクタの他端と一端が接続する出力コンデンサと、該出力コンデンサの一端と接続する高電位側の出力端子とを有するマイクロ電源装置のマイクロ電源モジュールにおいて、
前記入力コンデンサの他端および前記出力コンデンサの他端と接続する低電位側の入出力端子を有し、前記インダクタと、該インダクタ上に配置される前記電源ＩＣと、該電源ＩＣに隣接して前記インダクタ上に配置される前記入力コンデンサと前記出力コンデンサと、前記入出力端子とを有し、前記電源ＩＣがオン用ＭＯＳＦＥＴとオフ用ＭＯＳＦＥＴおよびこれらのＭＯＳＦＥＴを制御する制御回路で構成され、前記オン用ＭＯＳＦＥＴのドレインと前記オフ用ＭＯＳＦＥＴのドレインが接続し、前記オン用ＭＯＳＦＥＴのソースと前記電源ＩＣの前記高電位側の入力端子と接続し、前記オン用ＭＯＳＦＥＴのドレインが前記電源ＩＣの前記高電位側の出力端子と接続し、前記オフ用ＭＯＳＦＥＴのソースが前記電源ＩＣのグランド端子と接続し、前記電源ＩＣの前記グランド端子が前記低電位側の入出力端子と接続し、該低電位側の入出力端子が負荷の低電位側に接続する構成とする。
【００１６】
こうすると、プリント基板に形成されるグランド配線の影響を防止できるのでノイズ低減効果が得られる。また、インダクタ上にマイクロ電源装置が形成されるので、セットメーカ側の使い勝手がよい。また、マイクロ電源装置も小型化できる。
さらに、このマイクロ電源装置において、前記電源ＩＣを形成した半導体基板上に形成されるノイズ吸収用コンデンサとを付加し、前記インダクタを分割し分割点に前記ノイズ吸収用コンデンサの一端を接続し、該ノイズ吸収用コンデンサの他端を前記電源ＩＣを構成するオフ用ＭＯＳＦＥＴのドレインと接続すると、さらにノイズ低減効果が大きくなる。
【００１７】
また、前記インダクタの一端から前記分割点までのインダクタンスをＬ１とし、前記分割点から前記インダクタの他端までのインダクタンスをＬ２とし、Ｋ＝Ｌ１／Ｌ２とするとき、Ｋが１〜９の範囲にあると、ノイズ低減に効果が出てくるのでよい。
また、前記オン用ＭＯＳＦＥＴが横型のｐチャネルＭＯＳＦＥＴであり、前記オフ用ＭＯＳＦＥＴが横型のｎチャネルＭＯＳＦＥＴであり、該両者がゲートにオン信号を入力したときに、ソース・ドレイン間で双方向に電流を流せる双方向ＭＯＳＦＥＴである。
また、前記オフ用ＭＯＳＦＥＴを前記電源ＩＣの前記高電位側の出力端子と接続する側をカソード、前記電源ＩＣの前記グランド端子と接続する側をアノードとするダイオードに代えることができる。
【発明を実施するための最良の形態】
【００１９】
発明の実施の形態を以下の実施例で説明する。尚、以下の図の説明で従来と同一部位には同一の符号を付した。
【実施例１】
【００２０】
図１は、この発明の第１実施例のマイクロ電源モジュールの説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。
同図（ａ）おいて、マイクロ電源装置１０３（ＰＯＬ電源）は、入力コンデンサ１、電源ＩＣ１０１、インダクタ２、出力コンデンサ３、第１ノイズ吸収用コンデンサ４および第２ノイズ吸収用コンデンサ５で構成される。
外部の電源１２の高電位側と接続するマイクロ電源装置１０３の高電位側の入力端子１５と入力コンデサ１の一方の端子ｊが接続し、電源１２のグランド１４と接続するマイクロ電源装置１０３のグランド側の入力端子１６と入力コンデンサ１の他方の端子ｇが接続する。入力コンデンサ１の一方の端子ｊとインダクタ２に形成した外部用端子ａが接続し、この外部用端子ａと電源ＩＣ１０１の高電位側の入力端子ｄおよび第１ノイズ吸収用コンデンサ４の一端４ａが接続し、電源ＩＣ１０１の高電位側の出力端子ｅとインダクタ２の一方の端子ｍが接続する。インダクタ２の他方の端子ｂが、出力コンデンサ３の一方の端子ｋおよび第２ノイズ吸収用コンデンサ５の一方の端子５ａと接続する。出力コンデンサ３の一方の端子ｋとマイクロ電源装置１０３の高電位側の出力端子１７が接続し、この出力端子１７と負荷１３の高電位側が接続する。第１、第２ノイズ吸収用コンデンサ４、５の他端４ｂ、５ｂと電源ＩＣ１０１のグランド端子ｆをそれぞれ第１配線９および第２配線１０で接続するとともに、電源ＩＣ１０１のグランド端子ｆをインダクタ２に形成したグランド端子ｃと第３配線で接続する。マイクロ電源装置１０３のグランド側の入力端子１６と、負荷１３の低電位側と接続するマイクロ電源装置１０３のグランド側の出力端子１８はプリント基板のグランド配線２１で接続する。入力コンデンサ１の他方の端子ｇと入力端子１６が接続し、グランド配線２１とインダクタ２に形成したグランド端子ｃとが接続点ｈで接続し、出力コンデンサ３の他方の端子ｉとマイクロ電源装置の低電位側の出力端子１８が接続する。入力端子１６と接続点ｈの間のグランド配線２１が第１グランド配線１９であり、接続点ｈから出力端子１８の間のグランド配線２１が第２グランド配線２０である。
【００２１】
前記電源ＩＣ１０１はオン用ＭＯＳＦＥＴ６と、オフ用ＭＯＳＦＥＴ７と、これらを制御する制御回路８とで構成される。オン用ＭＯＳＦＥＴ６のソースＳが電源ＩＣ１０１の入力端子ｄと接続し、ドレインＤとオフ用ＭＯＳＦＥＴ７のドレインＤとが電源ＩＣ１０１の出力端子ｅと接続し、オフ用ＭＯＳＦＥＴ７のソースＳが電源ＩＣ１０１のグランド端子ｆと接続する。第１、第２ノイズ吸収用コンデンサ４、５はデカップリングコンデンサとも呼ばれ、セラミックコンデンサを用いている。
尚、オン用ＭＯＳＦＥＴ６はｐチャネル型ＭＯＳＦＥＴであり、オフ用ＭＯＳＦＥＴ７はｎチャネル型ＭＯＳＦＥＴである。また両者は横型ＭＯＳＦＥＴであり、ゲートにオン信号を入力するとソース・ドレイン間で双方向に電流を流すことができる双方向ＭＯＳＦＥＴである。ここでは、オン用ＭＯＳＦＥＴ６の入力コンデンサ４と接続する側をソースＳ、インダクタ２と接続する側をドレインＤとする。オフ用ＭＯＳＦＥＴ７のインダクタ２と接続する側をドレインＤ、グランド端子ｆと接続する側をソースＳとする。またオフ用ＭＯＳＦＥＴ７はインダクタ２に流れる電流を還流させる還流ダイオードの働きをして、ゲートにオン信号を与えることでソースからドレインに向って還流電流が流れる。このオフ用ＭＯＳＦＥＴ７はダイオードと置き変えても構わない。
【００２２】
マイクロ電源モジュール１０２は、インダクタ２と電源ＩＣ１０１と第１、第２ノイズ吸収用コンデンサ４、５と第１配線９、第２配線１０とを備えて構成される。
前記第１グランド配線１９のインダクタンスが数ｎＨの第１ＧＮＤインダクタンス（Ｌｇｎｄ１）であり、前記第２グランド配線２０のインダクタンスが数ｎＨの第２ＧＮＤインダクタンス（Ｌｇｎｄ２）である。また前記第１配線９のインダクタンスが０．１ｎＨ程度の第１配線インダクタンスであり、第２配線１０のインダクタンスが０．１ｎＨ程度の第２配線インダクタンスである。
同図（ｂ）および同図（ｃ）において、インダクタ２上に電源ＩＣ１０１とその隣に第１、第２ノイズ吸収用コンデンサ４、５が固着している。また、図示しないプリント基板上に入力コンデンサ１、インダクタ２、出力コンデンサ３が固着する。
図２は、図１のマイクロ電源装置の減衰特性を示す図である。この図は、マイクロ電源モジュール１０２内に０．０１μＦのセラミックコンデンサである第１、第２ノイズ吸収用コンデンサ４、５を内蔵した場合の減衰特性である。インダクタ２のインダクタンスは２μＨである。図中のＣ１、Ｃ２は第１、第２ノイズ吸収用コンデンサの容量で共に０．０１μＦであり、Ｌｇｎｄ１、Ｌｇｎｄ２は第１、第２グランド配線のインダクタンスで共に３ｎＨである。尚、縦軸の減衰量はオフ時の減衰量であり、シミュレーションは図１９（ｂ）の回路に０．０１μＦの第２ノイズ吸収用コンデンサ５の容量と０．１ｎＨの第２配線１０の第２配線インダクタンスを付加して行った。図示しないがオン時の減衰量もシミュレーションした。そのときは、図１９（ａ）の回路に０．０１μＦの第１、第２ノイズ吸収用コンデンサ４、５の容量と０．１ｎＨの第１、第２の配線インダクタンスを付加した。
【００２３】
図２から、第１、第２ノイズ吸収用コンデンサ４、５を内蔵してない図１８に比べて、減衰特性が大きく異なり、低ノイズ性能が大きく改善されている。
また、図３に示すように同じセラミックコンデンサである第１、第２ノイズ吸収用コンデンサ４、５（０．０１μＦ）をマイクロ電源モジュール１０２外の図示しないプリント基板上に実装したとしても図４に示すように減衰効果は得られない。この図４は、図３の回路のオフ時の減衰特性をシミュレーションしたものであり、その減衰特性は図１８で示す減衰特性と同程度である。
このように減衰効果を得るためには、マイクロ電源モジュ−ル１０２内でかつ第１、第２ノイズ吸収用コンデンサ４、５の容量の値として、前述の０．０１μＦオーダーと比較的大きな容量が必要であり、図５に示すように、ｐＦオーダーの小さい容量では十分な低ノイズ性能の効果は期待できない。尚、図５も図３の回路のオフ時の減衰特性をシミュレーションしたものであり、Ｃ１＝Ｃ２＝１００ｐＦとした以外は、図４のものと同じシミュレーション条件である。
すなわち、マイクロ電源モジュール１０２内の入力と出力にノイズ低減を目的に、ノイズ吸収用コンデンサ（デカップリング用コンデンサ）を内蔵する場合には、０．０１μＦオーダーの容量が必要である。この点では比較的大容量が実現できるセラミックコンデンサを用いることは有効である。しかし、セラミックコンデンサの場合、誘電損失ｔａｎδの影響が大きい。
【００２４】
さらに、セラミックコンデンサを用いる場合、電源ＩＣ１０１と別にインダクタ２上に設けるので、実装・組立工数の増大になることと、ノイズ吸収用コンデンサ４、５の面積分だけインダクタ２の占有面積が大きくなる。
つぎに、ｐＦオーダーの小容量コンデンサでノイズ低減効果が期待できて、実装・組み立て工数の増大がなく、インダクタ２の占有面積が大きくならない方法について説明する。尚、セラミックコンデンサは小容量とするとＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ：等価直列抵抗）が大きくなる傾向があり、低ノイズ性能の効果が期待できない。そのため、小容量コンデンサとしてセラミックコンデンサは使用できない。
【実施例２】
【００２５】
図６は、この発明の第２実施例のマイクロ電源モジュールの説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｄ）は集積コンデンサの要部断面図である。図７は、図６のインダクタの詳細な平面図である。
図１との違いは、図６に示すように、ノイズ吸収用コンデンサをｐＦオーダーに小さくして電源ＩＣ１０６を形成する半導体基板４０上に集積コンデンサ２３を形成したことと、インダクタを分割点ｒで分割した分割インダクタ２２とし、この分割点ｒと接続する中間タップｑをこの集積コンデンサ２３の一端ｐと接続し、集積コンデンサ２３の他端ｎをオフ用ＭＯＳＦＥＴ７のソースＳと接続した点である。この集積コンデンサ２３と分割インダクタ２２でＴ型フィルタを構成する。
すなわち、上述のようにＴ型フィルタは単体のインダクタ，コンデンサの組み合わせより大きな減衰が得られるので、集積コンデンサでも充分な減衰特性を得ることができるように、集積コンデンサをＴ型フィルタに用いることを発案したのである。
図６（ｄ）において、集積コンデンサ２３は、電源ＩＣ１０６が形成された半導体基板４０上に層間絶縁膜４１を形成し、その上に電極として第１ポリシリコン膜４２を形成し、この第１ポリシリコン膜４２上に数十ｎｍの厚さの酸化膜４３を形成し、この酸化膜４３上に電極として第２ポリシリコン膜４４を形成し、その上に電極・配線となる金属膜４５を形成して製作される平行平板型のコンデンサである。第１ポリシリコン膜４２は図示しない金属配線と接続する。
【００２６】
図７において、インダクタ２２はフェライト基板２４の両面にコイルパターン２４ａ、２４ｂを形成し、上側のコイルパタンーン２４ａと下側のコイルパターン２４ｂをフェライト基板２４に形成した貫通孔を介して接続導体２４ｃで接続しソレノイドコイルを形成している。フェライト基板２４の外周部の表側と裏側には外部端子３０（ａ，ｃを含む）やインダクタ端子ｍ、ｂおよび分割端子（中間タップ）ｑなどが形成され、それぞれの端子の表側と裏側はフェライト基板２４の側面で互いが接続されている。複数個形成された各端子の内、２個の端子ｍ、ｂはインダクタ２２内部でソレノイドコイルの両端と、外部で電源ＩＣ１０６の端子ｅおよび出力コンデンサ３の端子ｋとそれぞれ接続し、１個の端子は分割端子ｑで集積コンデンサ２３と接続し、端子ａ、ｃは電源ＩＣ１０６の端子ｄ、ｆとプリント基板の配線パターンや入力コンデンサ１や出力コンデンサ３などとを接続するための中継用の端子である。また、分割端子ｑを介さずにソレノイドコイルの分割点ｒと集積コンデンサ２３の一端ｐを直接接続しても構わない。
ｐＦオーダーの小容量コンデンサを単に第１、第２ノイズ吸収用コンデンサとして内蔵しても、図５に示すように低ノイズ性能は得られない。そこで、分割インダクタ２２と組み合わせてＴ型フィルタを構成させ、かつ分割インダクタ２２の大きなインダクタンス（μＨオーダー）を利用することで、小容量（ｐＦオーダー）の集積コンデンサ２３でも減衰効果が得られるようにするのである。
【００２７】
低誘電体材料である酸化膜４３を用いているので、ｔａｎδが小さく、容量を小さくしてもＥＳＲは小さく、低ノイズ性能の効果が期待できる。また、半導体基板４０上に集積コンデンサ２３を形成するのでマイクロ電源モジュール１０７の占有スペースは大きくならない。
さらに、集積コンデンサ２３の高さ（厚さ）はせいぜいμｍオーダーなので、マイクロ電源モジュール１０７の占有高さも増大しない。また、集積コンデンサ２３はＩＣプロセスを用いて他の箇所を形成するときに同時に形成できるので製造コストの増大はない。
この分割インダクタ２２の一端ｍと分割点ｒの間のインダクタンスをＬ１、他端ｂと分割点ｒの間のインダクタンスをＬ２とした場合、分割する前のインダクタンスＬはＬ＝Ｌ１＋Ｌ２で２μＨとなる。この分割インダクタ２２の分割端子ｑにデカップリングコンデンサである集積コンデンサ２３（Ｃｍ）を接続して、Ｔ型フィルタ（プリント基板上の出力コンデンサＣｏｕｔを含めるとπ型）が構成される。分割されない場合は分割比はＬ１：Ｌ２＝１０：０である。
この分割比はインダクタの分割端子ｑに集積コンデンサ２３が接続しているので、マイクロ電源モジュ−ル１０７外にあるプリント基板上に配線される第１、第２グランド配線１９、２０のＧＮＤインダクタンスとは関係なくなる。従って、分割インダクタ２２のＬ１およびＬ２と集積コンデンサ２３のｐＦオーダーの容量のみで定まる最適な分割比（Ｌ１：Ｌ２）を求めることで大きな低ノイズ性能を得ることができる。
【００２９】
オン時の従来回路の減衰量をａａ、本発明回路の減衰量をｂｂとし、オフ時の従来回路の減衰量をｃｃ、本発明回路の減衰量をｄｄとする。１周期のデューティ（時比率）を例えばオン期間４０％、オフ期間６０％とした場合（オンデューティＤ＝オン期間／（オン期間＋オフ期間）＝０．４）の１周期の平均化された減衰量をｅｅとすると、ｅｅ＝（（ｂｂ−ａａ）×０．４＋（ｄｄ−ｃｃ）×０．６）／２で表される。
図９において、パラメータとしては、オンデューティＤは０．６と０．４、周波数は１００ＭＨｚ、２００ＭＨｚ、３００ＭＨｚのそれぞれを組み合わせて、最も減衰量ｅｅの小さいオンデューティＤが０．６で周波数が１００ＭＨｚの場合と、最も減衰量ｅｅが大きいオンデューティＤが０．４で周波数が３００ＭＨｚの場合を示した。また、これは、ＧＮＤインダクタンスＬｇｎｄ１およびＬｇｎｄ２が共に３ｎＨの場合である。
オンデューティＤが０．６で周波数が１００ＭＨｚの場合において、このＫを減少させ１未満とすると減衰量ｅｅが−５ｄＢより小さくなり、低ノイズ性能が得られなくなるので、Ｋの値は１以上とするとよい。また、Ｋの値が９（Ｌ１：Ｌ２＝９：１）を超えると減衰量が−５ｄＢ以下となるので、Ｋの値としては９が限界である。また、Ｋ＝２．３（Ｌ１：Ｌ２＝７：３）が最も良い低ノイズ性能が得られるポイントである。
【００３０】
以上のことから、Ｋの値を１以上で９以下とすると、この減衰量を−５ｄＢ以上（ここでいう以上とは、ｄＢの値がマイナスで絶対値がより大きいことを示す）とすることができるのでノイズ低減効果がある。ここでは、減衰特性でノイズに効果があると認められる減衰量を−５ｄＢ以上とした。
前記のことから、集積コンデンサ２３（１００ｐＦ程度）を電源ＩＣ１０６（チップ）上に形成し、その電源ＩＣ１０６を分割インダクタ２２上に形成して一体化することで、マイクロ電源モジュール１０７は、図１に示すようなセラミックコンデンサを別個に設ける必要がない。そのため、実装・組立工数を増やすことなく、マイクロ電源モジュール１０７の本来の特徴である小型化と低ノイズ化を図ることができる。
その結果、図１のマイクロ電源モジュール１０２を用いた場合と同様に、プリント基板性能（ＧＮＤインダクタンスの大小）による影響を軽減できるので、セットメーカーから見て使い勝手のよいマイクロ電源モジュールとすることができる。
また、本実施例の変形例として、分割インダクタ２２の分割を１つでなく複数とし、今回用いた集積コンデンサ２３もより小さい容量（数１０ｐＦ）で構成したインダクタ多段分割−集積コンデンサ複合フィルタとしても将来展開が見込める。
【実施例３】
【００３１】
図１０は、この発明の第３実施例のマイクロ電源モジュールの説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。このマイクロ電源モジュール１１０はこれだけでマイクロ電源装置１１１となる。
図１と近い構成であるが、図１との違いは、ノイズ吸収用コンデンサ４、５を使用せずに、入力コンデンサ１と出力コンデンサ３をインダクタ２７上に電源ＩＣ１０１と隣接して配置した点である。図中の３１は入力コンデンサ１の他端１ｂと入出力端子２６（図１における端子ｃ）を接続する第４配線であり、３２は出力コンデンサ３の他端３ｂと入出力端子２６と接続する第５配線である。また、３３は電源ＩＣ１０１のグランド端子ｆと入出力端子２６を接続する第６配線である。
こうすると、第１、第２グランド配線１９、２０のインダクタンスである第１、第２ＧＮＤインダクタンスの影響が排除され、さらに第４、第５配線３１、３２がインダクタ２７上に形成され、そのインダクタンスは第１、第２ＧＮＤインダクタンスと比べて一桁以上小さいので、図１１のシミュレーション結果に示すように、低ノイズ性能が得られる。またマイクロ電源装置１１１としての占有面積もインダクタ２７上に入力・出力コンデンサ１、３を集積し、ノイズ吸収用コンデンサ４、５を除去したことにより図１の場合よりは小さくなる。
【００３２】
また、特許文献１の３層に積層したマイクロ電源モジュールの場合に比べ２層であるので占有高さが小さくなり、携帯電話など占有高さに厳しい制限を設けているセットメーカーの要求に応えることができる。
【実施例４】
【００３３】
図１２は、この発明の第４実施例のマイクロ電源モジュールの説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。このマイクロ電源モジュール１１２はこれだけでマイクロ電源装置１１３となる。
図１０と近い構成であるが、図１０との違いは、図６と同じＴ型フィルタを付加した点である。こうすると、マイクロ電源モジュール１１２の占有面積と占有高さを図１０のものと同じにして、さらに、図１３のシミュレーション結果に示すように、図１より低ノイズ性能が得られ、さらに図８よりも低ノイズ性能に優れている。
第２実施例の図６のマイクロ電源モジュール１０７と比べて、図１２のマイクロ電源モジュール１１２は占有高さはほぼ同じであるが占有面積は大きくなる。しかし分割インダクタ２８上に必要部品を全て搭載したために、第１、第２実施例のようにプリント基板に部品を搭載したマイクロ電源装置１０３、１０８の占有面積より、本実施例のマイクロ電源装置１１３の占有面積は小さくなる。
そのため、携帯電話などの携帯機器の小型化に寄与できる。また、Ｔ型フィルタを形成しているので、第３実施例より優れた低ノイズ性能が得られる。また、ＧＮＤインダクタンスが極めて小さくできるので第２実施例より低ノイズ性能が得られる。
【００３４】
尚、前記の第１〜第４実施例では、本発明のマイクロ電源モジュールを搭載したＰＯＬ電源（マイクロ電源装置）としては、最も使用されている降圧型コンバータの場合を例に挙げて説明した。
しかし、第１実施例で示したセラミックコンデンサをノイズ吸収用コンデンサ４、５に用いて形成したノイズフィルタをインダクタ２上に形成することや、第２実施例で示したｐＦオーダーのノイズ吸収用コンデンサである集積コンデンサ２３を電源ＩＣ１０６を形成した半導体基板４０上に形成し、インダクタを分割した分割インダクタ２２と組合わせてＴ型フィルタを構成することや、第３、第４実施例で示した入力・出力コンデンサ１、３をインダクタ２７、２８上に搭載することなどの考え方は、他のチョッパー型コンバータ（昇圧型、昇降圧型）などにも適用できる。
尚、第１〜第４実施例で示した前記のマイクロ電源モジュール１０２、１０６、１１０、１１２の高さは、インダクタの高さが０．５ｍｍ程度、電源ＩＣの高さが０．３ｍｍ程度、セラミックコンデンサの高さが０．４ｍｍ程度であるので、携帯電話などで求められる１ｍｍ以下とすることができる。
【図面の簡単な説明】
【００３５】
【図１】この発明の第１実施例のマイクロ電源モジュールの説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図
【図２】図１のマイクロ電源装置の減衰特性を示す図
【図３】第１、第２ノイズ吸収用コンデンサをマイクロ電源モジュ−ル１０２外のプリント基板上に実装した場合のマイクロ電源装置の回路図
【図４】図３の回路で第１、第２ノイズ吸収用コンデンサ４、５を０．０１μＦとした場合の減衰特性を示す図
【図５】図３の回路で第１、第２ノイズ吸収用コンデンサ４、５をｐＦオーダーとした場合の減衰特性を示す図
【図６】この発明の第２実施例のマイクロ電源モジュールの説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｄ）は集積コンデンサの要部断面図
【図７】図６のインダクタの詳細な平面図
【図８】インダクタの分割比をＬ１：Ｌ２＝８：２（Ｋ＝Ｌ１／Ｌ２＝４）、集積コンデンサ２３の容量を１００ｐＦとした場合の減衰特性を示す図
【図９】減衰量とＫの関係を示す図
【図１０】この発明の第３実施例のマイクロ電源モジュールの説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図
【図１１】図１０のマイクロ電源装置（マイクロ電源モジュール）の減衰特性を示す図
【図１２】この発明の第４実施例のマイクロ電源モジュールの説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図
【図１３】図１２のマイクロ電源装置（マイクロ電源モジュール）の減衰特性を示す図
【図１４】従来のＰＯＬ電源の回路図
【図１５】従来のＰＯＬ電源のプリント基板上の配置図
【図１６】従来のインダクタの要部平面図
【図１７】図１４のＰＯＬ電源でＬｇｎｄを１ｎＨとした場合の減衰特性の図
【図１８】図１４のＰＯＬ電源でＬｇｎｄを３ｎＨとした場合の減衰特性の図
【図１９】減衰特性をシミュレーションする場合の等価回路図で、（ａ）はオン時のシミュレーション回路図、（ｂ）はオフ時のシミュレーション回路図
【符号の説明】
【００３６】
１    入力コンデンサ
２、２７  インダクタ
３    出力コンデンサ
４    第１ノイズ吸収用コンデンサ
５    第２ノイズ吸収用コンデンサ
６    オン用ＭＯＳＦＥＴ
７    オフ用ＭＯＳＦＥＴ
８    制御回路
９    第１配線
１０    第２配線
１１    第３配線
１２    電源
１３    負荷
１４    グランド
１５    高電位側入力端子
１６    グランド側入力端子
１７    高電位側出力端子
１８    低電位側出力端子
１９    第１グランド配線
２０    第２グランド配線
２１    グランド配線
２２、２８  分割インダクタ
２３    集積コンデンサ
２４    フェライト
２４ａ  コイルパターン（表側）
２４ｂ  コイルパターン（裏側）
２４ｃ  接続導体
２６    低電位側入出力端子
３０    外部端子
１０１、１０６  電源ＩＣ
１０２、１０４、１０７、１１０、１１２  マイクロ電源モジュール
１０３、１０５、１０８、１１１、１１３  マイクロ電源装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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