(57)【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極の側壁の少なくとも一部と接する抵抗変化膜と、
前記抵抗変化膜上に積層される上部電極と、
前記下部電極と、前記抵抗変化膜及び上部電極の積層との間に挿入される層間膜と、
を有し、
前記抵抗変化膜と前記上部電極の積層は、前記下部電極の上方から、前記側壁の少なくとも一部と接するように延びる形状を有し、
前記下部電極の側壁、該側壁と接する前記抵抗変化膜、及び該側壁に対向する前記上部電極が、前記抵抗変化膜の抵抗状態を切り換えることを特徴とする抵抗変化素子。
【請求項２】
複数の抵抗変化素子の配列と、
前記抵抗変化素子の各々に電圧を供給する配線と、
を有する記憶装置であって、
前記抵抗変化素子の各々は、
下部電極と、
前記下部電極の側壁の少なくとも一部と接する抵抗変化膜と、
前記抵抗変化膜上に積層される上部電極と、
前記下部電極と、前記抵抗変化膜及び上部電極の積層との間に挿入される層間膜と、
を有し、
前記抵抗変化膜と前記上部電極の積層は、前記下部電極の上方から、前記側壁の少なくとも一部と接するように延びる形状を有し、
前記下部電極の側壁、該側壁と接する前記抵抗変化膜、及び該側壁に対向する前記上部電極が、前記抵抗変化膜の抵抗状態を切り換えることを特徴とする記憶装置。
【請求項３】
前記下部電極は、前記配線と直交する方向に延びる共通下部電極であり、
前記共通下部電極上に、２以上の前記抵抗変化素子が配置され、前記各抵抗変化素子の前記抵抗変化膜が前記共通下部電極の側壁の少なくとも一部と接することを特徴とする請求項２に記載の記憶装置。
【請求項４】
下部電極上に、層間膜を介して抵抗変化膜と導体膜を連続して積層に形成し、
前記抵抗変化膜と前記導体膜の積層を、前記積層が前記下部電極の上方から延びて前記下部電極の側壁の少なくとも一部と接する形状に加工して前記抵抗変化膜上の上部電極を形成し、
前記下部電極の側壁、該側壁と接する前記抵抗変化膜、及び該側壁に対向する前記上部電極で、前記抵抗変化膜の抵抗状態を切り換え可能にする
ことを特徴とする抵抗変化素子の作製方法。
【請求項５】
基板上に、所望の膜厚の下部電極の配列を形成し、
前記下部電極上に、層間絶縁膜を介して、抵抗変化膜と導体膜の積層を形成し、
前記抵抗変化膜と前記導体膜の積層を、前記積層が前記下部電極の上方から延びて前記下部電極の側壁の少なくとも一部と接する領域を有する形状に加工して前記抵抗変化膜上の上部電極を形成し、
前記上部電極に接続される配線を形成し、
前記下部電極の側壁、該側壁と接する前記抵抗変化膜、及び該側壁に対向する前記上部電極で、前記抵抗変化膜の抵抗状態を切り換え可能にする
ことを特徴とする記憶装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは記憶装置に関し、特に、微細化した動作領域を有する抵抗変化素子とこれを用いた抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、およびこれらの作製方法に関する。
【背景技術】
【０００２】
ＲｅＲＡＭ（Resistive Random Access Memory）は、抵抗変化素子を記憶素子として用いた不揮発性のメモリ装置である。遷移金属酸化物等の抵抗変化材料を一対の電極で挟み込んで電極間に電圧を印加すると、電圧の印加に応じて異なる電気抵抗状態をとることを利用して、メモリ機能を実現している。ＲｅＲＡＭは、不揮発性であることに加えて、抵抗値の変化が大きい、読み出しの余裕度が高い、素子構造がシンプルである、高集積化が容易である、など多くの優れた特徴を持ち、次世代のメモリとして期待されている。
【０００３】
図１（ａ）は、従来のＲｅＲＡＭの断面構造を示す概略図である。一般的なＲｅＲＡＭの抵抗変化素子（メモリ素子）１１０は、層間絶縁膜１１１上に形成された下部電極１１２と上部電極１１４の間に、抵抗変化膜（たとえば遷移金属酸化物膜）１１３を挟み込んだ平行平板型積層構造をしている。上部電極１１４と下部電極１１２の間に電圧を印加すると、抵抗変化膜１１３の電気抵抗が変化して、２つの異なる抵抗状態（リセット状態、セット状態）をとる。
【０００４】
抵抗変化素子１１０の動作面は、電圧の印加を受ける電極１１２又は１１４と、抵抗変化膜１１３との界面である。この構成では、外部配線との接続用のコンタクトホール１１８が、メモリ動作面の直上に配置されるため、平行平板型の抵抗変化素子１１０の動作領域の面積は、コンタクトホール１１８のサイズ、すなわち、フォトリソグラフィ技術を含む加工技術精度に限定されてしまう。
【０００５】
抵抗変化素子１１０の動作メカニズムは、まず２つの抵抗状態間を遷移可能にするための初期動作として、フォーミング電圧を印加する。フォーミング電圧の印加によって、抵抗変化膜１１３に電流パスとなるフィラメントが形成され得る状態にする。その後、動作電圧（セット電圧及びリセット電圧）の印加によって、該フィラメントの発生状態を変化させて、セット／リセット動作、即ち、書込みと消去を実行する。抵抗変化素子１１０の動作領域の面積が大きいほどフィラメント数も増加するが、フィラメント数が増加するとリセット電流の制御にばらつきが生じ、その結果、メモリとしての動作もばらつく。高密度化の要請からだけではなく、安定した信頼性の高い動作を実現するには、抵抗変化素子１１０の動作面積は小さい方が望ましい。しかし、上述のように、従来の構造では、フォトリソグラフィ技術の加工精度によって微細化が制限される。
【０００６】
一方、図１（ｂ）のように、抵抗変化素子１２０の動作面積Ｃを小さくして、情報の書き込み時や消去時の過渡電流を減らし、消費電流を低減する構成が提案されている（たとえば、特許文献１参照）。この構成では、２つの電気抵抗状態を情報として記憶する抵抗変化膜１２３の横方向に、一対の電極１２２ａ、１２２ｂが配置され、それぞれが抵抗変化膜１２３と接する。抵抗変化膜１２３と、電極１２２ａ、１２２ｂの少なくとも一方との接触面積（動作面積）Ｃは、この素子作製の製造プロセスの最少加工寸法の２乗よりも小さい。
【特許文献１】特開２００６−３４４８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の平行平板型の抵抗変化素子の動作面積は、フォトリソグラフィ技術及び加工技術の最小寸法で決定される。さらに、外部電極用コンタクトホールが、動作面とほぼ一致するサイズで上部電極上に形成されるため、その面積は、合せマージンを加味すると、製造加工装置の加工性能よりも大きくなる。このため、セル面積を低減してメモリセル性能を向上しようにも、製造加工装置の性能、精度に制限されてしまう。
【０００８】
一方、図１（ｂ）のように側方電極を配置する構成では、メモリセルの高密度化が困難である。
【０００９】
そこで、本発明では、ばらつきの影響を抑制し、メモリ動作の安定化、低電流化を実現することのできる抵抗変化素子とこれを用いた半導体記憶装置の提供を課題とする。
【００１０】
また、製造加工装置の加工性能に依存せず、また、合せマージンを考慮する必要のない微細なメモリ動作領域を、自己整合的に形成することのできる抵抗変化素子の作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題を実現するために、下部電極の側壁をメモリセルの動作領域とし、動作領域の面積を規定する一片の長さを、下部電極の膜厚で制御する。
【００１２】
本発明の第１の側面では、抵抗変化素子を提供する。抵抗変化素子は、下部電極と、前記下部電極の側壁の少なくとも一部と接する抵抗変化膜と、前記抵抗変化膜上に積層される上部電極と、を有する。
【００１３】
良好な構成例では、前記下部電極と、前記抵抗変化膜及び上部電極の積層との間に挿入される層間膜をさらに有する。あるいは、前記下部電極側壁と前記抵抗変化膜との界面が、前記抵抗変化膜の抵抗状態を切り換える動作面積を規定する。
【００１４】
第２の側面では、上記の抵抗変化素子を利用した記憶装置を提供する。記憶装置は、複数の抵抗変化素子の配列と、前記抵抗変化素子の各々に電圧を供給する配線と、を有し、
前記抵抗変化素子の各々は、下部電極と、前記下部電極の側壁の少なくとも一部と接する抵抗変化膜と、前記抵抗変化膜上に積層される上部電極と、を有する。
【００１５】
ひとつの構成例では、記憶装置は、前記抵抗変化素子の各々に接続される選択トランジスタを有する（１Ｔ１Ｒ型配列）。別の構成例では、前記下部電極は、前記配線と直交する方向に延びる共通下部電極であり、前記共通下部電極上に、２以上の前記抵抗変化素子が配置され、前記各抵抗変化素子の抵抗変化膜が前記共通下部電極の側壁の少なくとも一部と接する（クロスポイント型配列）。クロスポイント型配列を用いる場合には，各層の間にダイオードを形成し，迷走電流(sneak current)により誤読み出しを防ぐ構成にしてもよい。
【００１６】
第３の側面では、抵抗変化素子の作製方法を提供する。この方法は、
（ａ）下部電極上に、層間膜を介して抵抗変化膜と導体膜を連続して積層に形成し、
（ｂ）前記抵抗変化膜と導体膜の積層を、前記抵抗変化膜が、前記下部電極の側壁の少なくとも一部と接する形状に加工する
工程を含む。
【００１７】
第４の側面では、抵抗変化素子を利用した記憶装置の作製方法を提供する。記憶装置の作成方法は、
（ａ）基板上に、下部電極の配列を形成し、
（ｂ）前記下部電極上に、層間絶縁膜を介して、抵抗変化膜と導体膜の積層を形成し、
（ｃ）前記抵抗変化膜と導体膜の積層を、前記抵抗変化膜が前記下部電極の側壁の少なくとも一部と接する領域を有する形状に加工し、
（ｄ）前記導体膜に接続される配線を形成する
工程を含む。
【発明の効果】
【００１８】
抵抗変化素子の動作領域を微細化し、集積度を向上することができる。このような抵抗変化素子を記憶装置に適用したときは、微細な動作領域でメモリ動作の安定性を図るとともに、高集積化が可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して、本発明の良好な実施形態を説明する。図２（ａ）及び図２（ｂ）は、本発明の一実施形態における抵抗変化素子１０の概略図である。抵抗変化素子１０は、電圧印加に応じて、２つの異なる抵抗状態、高抵抗状態と低抵抗状態を取る。この抵抗状態の変化は、抵抗変化素子１０に形成される電流パス（フィラメント）の状態が変化することにより生じる現象と解されている。
【００２０】
抵抗変化素子１０は、下部電極１１と、下部電極１１の側壁１１Ｓの少なくとも一部と接する抵抗変化膜１５と、抵抗変化膜１５上に積層される上部電極１６とを有する。この抵抗変化素子１０の主動作部分は、点線のサークルＡで囲む部分であり、図２（ｂ）に示すように、下部電極１１の側壁１１Ｓと、抵抗変化膜１５との接触領域が動作領域２０となる。
【００２１】
抵抗変化膜１５と上部電極１６とは、後述するように、積層構造に連続形成され、所定の形状に一括加工されている。図２の例では、抵抗変化膜１５上に積層される上部電極１６の一部は、層間膜１２を介して下部電極１１の上方に位置し、ビット線等の外部配線（不図示）との電気的接続をとる接続パッドとしても機能する。
【００２２】
動作時には、上部電極１６又は下部電極１１を介して電気的な刺激が与えられると、抵抗変化膜１５にフィラメントと呼ばれる導電性のパスが形成されて、そのフィラメント部分の抵抗が切り替わることにより、低抵抗状態（金属的状態）と高抵抗状態（絶縁的状態）の間を遷移する。図２（ｂ）で、フィラメントが形成される動作領域２０の面積は、下部電極１１の膜厚ｔと、抵抗変化膜１５が下部電極側壁１１Ｓにオーバラップする加工寸法Ｌとで決定される。
【００２３】
動作領域２０を下部電極１１の側壁１１Ｓに配置することによって、動作領域２０のサイズを下部電極１１の膜厚ｔで制御できるので、製造加工装置の最少加工寸法以下に微細化することができる。これによって、形成されるフィラメント状態のばらつきを抑制し、２つの異なる抵抗状態の間を安定して遷移させ、かつ電流量を低減することが可能になる。さらに、集積度を向上することができる。
【００２４】
図３は、図２の抵抗変化素子１０を１Ｔ１Ｒ型のメモリセルアレイに適用した実施例１のＲｅＲＡＭ（抵抗変化メモリ又は半導体記憶装置）３０の概略構成図である。１Ｔ１Ｒ型メモリセルでは、１つのメモリセルが、１つの選択トランジスタＴｒと１つの抵抗変化素子（Ｒ）１０とで構成される。図３の例では、抵抗変化素子１０の下部電極１１は、層間絶縁膜（層間膜ａ）３４に形成されたタングステン（Ｗ）のコンタクトプラグ３１を介して、半導体基板２１上の選択トランジスタ（Ｔｒ）に接続されている。抵抗変化素子１０の上部電極１６は、ビット線３６に接続される。選択トランジスタＴｒは、Ｗプラグ３１と反対側で、接地線（ＧＮＤ）３２に接続される。
【００２５】
この構成では、動作面が下部電極の側壁に配置され、外部配線へのコンタクトと分離される。動作面のサイズを下部電極の膜厚で制御できるので、製造加工装置の加工精度以下に微細化することができる。その結果、メモリとしての動作が安定する。
【００２６】
動作において、抵抗変化素子１０をセットするときは、選択トランジスタＴｒをＯＮ状態にして下部電極１１を接地電位とし、ビット線３６を介して、抵抗変化素子１０にセット電圧を印加する。これにより、抵抗変化素子１０が、いずれか一方の抵抗状態、たとえば低抵抗状態に書き込まれる。この低抵抗状態は電源供給がなくなっても維持される。抵抗変化素子１０をリセットするときは、選択トランジスタＴｒをＯＮ状態にして下部電極１１を接地電位とし、ビット線３６を介して、抵抗変化素子１０に所定の電流又は所定のリセット電圧を印加する。これにより、抵抗変化素子１０は、他方の抵抗状態、たとえば高抵抗状態にリセット（消去）される。抵抗変化素子１０の状態を検出するときは、選択トランジスタＴｒをＯＮにして、ビット線３６と接地線３２との間の抵抗値を調べる。
【００２７】
図４及び図５は、図３の実施例１で用いられる抵抗変化素子１０の作製工程図である。図示されるプロセスフローでは、選択トランジスタの作製工程を省略してあるが、選択トランジスタＴｒは通常のＣＭＯＳプロセスで作製することができる。
【００２８】
図４（ａ）に示すように、ＣＭＰ技術を用いて、選択トランジスタ（Ｔｒ）のドレイン（図３参照）に接続されたタングステン（Ｗ）プラグ３１を、層間絶縁膜３４の表面に露出させる。
【００２９】
次に、図４（ｂ）に示すように、下部電極膜４１として、たとえばＴｉＮ膜４１を１００ｎｍ形成し、連続して層間絶縁膜４２として、たとえば酸化膜４２を１００ｎｍ形成する。ＴｉＮ膜４１は、アルゴン／窒素雰囲気によるリアクティブスパッタ法を採用し、酸化膜４２は、３９０℃でＴＥＯＳプラズマＣＶＤ法によって堆積する。下部電極膜４１としては、ＴｉＮの他に、Ｐｔ，Ｔｉ，Ｗ，Ｃｕ，Ｎｉ，Ｔａ，ＴａＮ，Ｉｒ，Ｒｕ，ＩｒＯ２，ＲｕＯ２等を用いることができ、これらの金属の組み合わせとしてもよい。
【００３０】
次に、図４（ｃ）に示すように、酸化膜４２と下部電極膜４１を連続して所定の形状にパターニングして、Ｗプラグ３１に接続する下部電極１１と、下部電極１１上に積層される層間膜１２を形成する。パターニングは、通常のフォトリソグラフィ技術で形成したレジストパターン（不図示）をエッチングマスクとして用い、フッ素系ガスを用いたＲＩＥ法で酸化膜４２を加工し、続いて塩素系ガスを用いたＲＩＥ法でＴｉＮ膜４１を加工する。この加工工程で、下部電極１１の側壁形状は若干テーパ状になってもよい。
【００３１】
次に、図４（ｄ）に示すように、全面に抵抗変化膜４５として遷移金属酸化物（ＴＭＯ）膜４５と、上部電極膜４６を連続して成膜する。ＴＭＯ膜４５は、たとえばＮｉＯを膜厚１０ｎｍに形成する。続いて、上部電極膜４６としてＰｔ膜４６を膜厚５０ｎｍに形成する。ＮｉＯ膜４５はアルゴン／酸素雰囲気によるリアクティブスパッタ法、Ｐｔ膜４６はアルゴン雰囲気によるスパッタ法を用い、連続した層構造に堆積する。抵抗変化膜４５としては、ＮｉＯ以外に、ＴｉＯ２，ＮｂＯ，ＺｒＯ２，ＷＯ３，Ｃｕ２Ｏ，Ｔａ２Ｏ５，ＺｎＯ，ＣｏＯ，Ａｌ２Ｏ３等の金属酸化物が考えられる。上部電極膜４６としては、Ｐｔ以外に、Ｗ，Ｃｕ，ＴｉＮ，Ｔａ，ＴａＮ，Ｔｉ，Ｎｉ，Ｉｒ，Ｒｕ，ＩｒＯ２，ＲｕＯ２等が考えられる。
【００３２】
次に、図５（ｅ）に示すように、ＮｉＯ抵抗変化膜４５が下部電極１１の側壁の少なくとも一部とオーバラップするように、Ｐｔ上部電極膜４６とＮｉＯ抵抗変化膜４５をエッチング加工する。具体的には、通常のフォトリソグラフィ技術で形成したレジストパターン（不図示）をエッチングマスクとして用い、塩素系ガスを用いたＲＩＥ法で、Ｐｔ上部電極膜４６とＮｉＯ抵抗変化膜４５を連続加工する。これによって、抵抗変化膜１５が層間膜１２上から、下部電極１１の側壁の少なくとも一部と接触するようにオーバラップして延びる形状となる。抵抗変化膜１５上には、同形状に加工された上部電極１６が積層され、図２（ａ）の抵抗変化素子１０が作製される。
【００３３】
このとき、下部電極１１の側壁とオーバラップする抵抗変化膜１５の加工寸法（線幅Ｌ）は、製造加工装置の加工性能で決定されるが、下部電極１１の膜厚ｔを制御することで、動作面積を調整することができる。つまり、図２（ｂ）に示すメモリ動作領域２０（以下、単に「動作領域２０」と称する）の面積は、（加工寸法Ｌ）＊（下部電極膜厚ｔ）となり、加工寸法に制限がある場合でも、下部電極１１の膜厚を制御することによって、微細な動作領域の形成が可能となる。また、動作領域２０は、下部電極１１の側壁１１Ｓの一部分を覆っていればよく、合せマージンは十分大きく取れる。
【００３４】
次に、図５（ｆ）に示すように、層間絶縁膜として、例えば膜厚１００ｎｍの酸化膜４７を、３９０℃でＴＥＯＳプラズマＣＶＤ法により堆積する。
【００３５】
次に、図５（ｇ）に示すように、上部電極１６と外部配線（不図示）を接続するためのコンタクトホール４８を、酸化膜４７に形成する。コンタクトホール４８は、上部電極１６の上方に開口を有するレジストパターン（不図示）を形成し、フッ素系ガスを用いたＲＩＥ法を用いて酸化膜４７を加工することで形成される。
【００３６】
次に、図５（ｈ）に示すように、外部配線形成用の導体膜として、たとえばＡｌ膜４９を４００ｎｍ、アルゴン雰囲気によるスパッタ法で堆積する。通常のフォトリソグラフィ技術でレジストパターン（不図示）を形成し、これをエッチングマスクに、塩素系ガスを用いたＲＩＥ法を用いて、選択トランジスタＴｒのワード線（ゲート）に直交するようにビット線３６（図３参照）を形成する。これにより、図３のＲｅＲＡＭ３０のメモリセルアレイが作製される。
【００３７】
このような構成と作製方法により、高速、高集積の記憶装置を効率的に製造することが可能になる。
【００３８】
図６は、図２の抵抗変化素子１０Ａをクロスポイント型のメモリセルアレイに適用した実施例２のＲｅＲＡＭ（抵抗変化メモリ又は半導体記憶装置）５０の概略構成図である。実施例１の１Ｔ１Ｒ型メモリセルアレイでは、抵抗変化素子１０の下部電極１１を選択トランジスタのドレインに接続して、高速なセル選択と動作の切り換えを行っていた。実施例２のクロスポイント型のメモリセル構造では、選択トランジスタを用いずに、周辺回路から電圧制御する。すなわち、抵抗変化素子１０Ａのみでメモリセルを構成するので、集積化に優れ、大容量化に適している。層間膜５４として、たとえば酸化膜基板を用いることができる。ただし、周辺に存在する低抵抗状態の抵抗変化素子を介した迷走電流を防ぐため、実際には抵抗変化素子と直列に、ダイオードを形成することが望ましい。ダイオードはトランジスタと異なり、Ｐ型およびＮ型半導体の積層により形成できるため、原理的には抵抗変化素子の面積と同等まで減少させることが可能であり、面積の増加には影響しない。
【００３９】
図７（ａ）及び図７（ｂ）は、図６のメモリセルの構成を示す概略図である。実施例２の構成では、共通下部電極５１上に複数の抵抗変化素子１０Ａが配置されている。この例では、ビット線５６と直交する方向に延びる共通下部電極５１上に、層間膜５２を介して抵抗変化膜１５と上部電極１６の積層体が複数配置されている。抵抗変化膜１５と上部電極１６の各積層体は、層間膜５２の上面から、共通下部電極５１の側壁５１Ｓに沿って延び、共通下部電極５１の側壁５１Ｓの少なくとも一部とオーバラップする。上部電極１６、抵抗変化膜１５、および共通下部電極５１のオーバラップ領域で、抵抗変化素子１０Ａが構成される。
【００４０】
実施例１と同様に、抵抗変化素子１０Ａの動作領域２０の面積は、製造加工装置の加工寸法Ｌと、下部電極１１の膜厚ｔとで決定されるので、下部電極１１の膜厚ｔを制御することで、各メモリセルの動作領域２０を微細化することができる。
【００４１】
図８及び図９は、図６の実施例２で用いられる抵抗変化素子１０Ａの作製工程図である。まず、図８（ａ）に示すように、層間絶縁膜（酸化膜基板）５４上に、下部電極膜６１として、ＴｉＮ膜６１を１００ｎｍ成膜し、連続して層間絶縁膜６２として例えばＴＥＯＳ酸化膜６２を１００ｎｍ成膜する。ＴｉＮ膜６１は、アルゴン／窒素雰囲気によるリアクティブスパッタ法で、ＴＥＯＳ酸化膜６２は、３９０℃でＴＥＯＳプラズマＣＶＤ法によって形成する。下部電極膜６１としては、ＴｉＮ以外に、Ｐｔ，Ｔｉ，Ｗ，Ｃｕ，Ｎｉ，Ｔａ，ＴａＮ，Ｉｒ，Ｒｕ，ＩｒＯ２，ＲｕＯ２、これらの組み合わせを用いることができる。
【００４２】
次に、図８（ｂ）に示すように、ＴＥＯＳ酸化膜６２とＴｉＮ膜６１を連続してパターニングして、共通下部電極５１と、共通下部電極５１上の層間膜５２を形成する。パターニングサイズは、複数のメモリセル１０Ａが共通下部電極５１とクロスポイントに形成できる大きさとする。加工条件としては、通常のフォトリソグラフィ技術で形成したレジストパターン（不図示）をエッチングマスクとして用い、フッ素系ガスを用いたＲＩＥ法でＴＥＯＳ酸化膜６２を、続いて塩素系ガスを用いたＲＩＥ法でＴｉＮ膜６１をエッチングする。このとき、共通下部電極５１の側壁形状は、若干テーパ状になってもよい。
【００４３】
次に、図８（ｃ）に示すように、全面に抵抗変化膜の一例としての遷移金属酸化物（ＴＭＯ）膜６５と、上部電極膜６６を連続して積層に堆積する。ＴＭＯ膜６５は、たとえばアルゴン／酸素雰囲気でリアクティブスパッタリング法により、ＮｉＯを１０ｎｍ成膜する。上部電極膜６６は、アルゴン雰囲気によるスパッタ法を用いてＰｔを５０ｎｍ堆積する。抵抗変化膜６５としては、ＮｉＯ以外に、ＴｉＯ２，ＮｂＯ，ＺｒＯ２，ＷＯ３，Ｃｕ２Ｏ，Ｔａ２Ｏ５，ＺｎＯ，ＣｏＯなどの遷移金属酸化物や、アルミナ（Ａｌ２Ｏ３）等の金属酸化物を用いることができる。上部電極膜６６には、Ｐｔ以外にＷ，Ｃｕ，ＴｉＮ，Ｔａ，ＴａＮ，Ｔｉ，Ｎｉ，Ｉｒ，Ｒｕ，ＩｒＯ２，ＲｕＯ２等を用いることができる。
【００４４】
次に、図８（ｄ）に示すように、Ｐｔ膜６６とＮｉＯ膜６５を、たとえば塩素系ガスを用いたＲＩＥ法で連続加工して、ＮｉＯ抵抗変化膜１５が共通下部電極５１の側壁にオーバラップし、このＮｉＯ抵抗変化膜１５上に上部電極１６が積層される抵抗変化素子１０Ａを形成する。
【００４５】
抵抗変化膜１５が共通下部電極５１の側壁とクロスする部分が、動作領域２０となる。抵抗変化膜１５が共通下部電極５１の側壁とクロスする線幅Ｌは、製造加工装置の加工性能で制限されるが、共通下部電極５１の膜厚ｔが、動作領域２０の一辺となるので（図７（ａ）参照）、共通下部電極５１の膜厚ｔを制御することによって、動作領域２０の面積を低減し、微細なセルの形成が可能となる。
【００４６】
また、動作領域２０は共通下部電極５１の側壁５１Ｓの一部分をクロスすればよく、合せマージンを十分大きく取ることができる。
【００４７】
次に、図９（ｅ）に示すように、層間絶縁膜６７として、たとえば膜厚１００ｎｍの酸化膜６７を、３９０℃でＴＥＯＳプラズマＣＶＤ法により成膜する。
【００４８】
次に、図９（ｆ）に示すように、上部電極１６と外部配線（不図示）を接続するためのコンタクトホール６８を、層間絶縁膜６７に形成する。コンタクトホール６８、通常のフォトリソグラフィ技術で形成したレジストパターン（不図示）をエッチングマスクとし、フッ素系ガスを用いたＲＩＥ法を用いて形成する。これにより、抵抗変化素子１０Ａの上部電極１６が露出する。
【００４９】
次に、図９（ｇ）に示すように、外部配線形成用に、たとえば主としてＡｌ膜６９を４００ｎｍ、アルゴン雰囲気によるスパッタ法で堆積し、通常のフォトリソグラフィ技術で形成したレジストパターンをエッチングマスクとして用い、塩素系ガスを用いたＲＩＥ法により、共通下部電極５１と直交するビット線３６（図６参照）を形成する。
【００５０】
図１０（ａ）は、実際に作製した図２の抵抗変化素子１０のサンプルのＳＥＭ写真、図１０（ｂ）及び図１０（ｃ）は、その模式図である。サンプルでは、ＴｉＮ下部電極（ＢＥＬ）１１の膜厚ｔを５０ｎｍ、ＮｉＯ抵抗変化膜（ＴＭＯ）１５の膜厚を１０ｎｍ、ＮｉＯ抵抗変化膜１５上に積層されるＰｔ上部電極（ＴＥＬ）１６の膜厚を５０ｎｍ、下部電極１１上のＳｉＯ2層間膜１２の膜厚は１００ｍｍとした。上部電極（ＴＥＬ）／抵抗変化膜（ＴＭＯ）の積層ラインのパターニングはＥＢ描画により形成した。ライン幅、すなわち加工サイズ（Ｌ）は、０．０５μｍである。下部電極１１の側壁の動作面積Ｓは、
Ｓ＝ｔ＊Ｌ＝０．０５μｍ×０．０５μｍ＝０．００２５μｍ2
となる。
【００５１】
図１１は、下部電極１１の膜厚ｔを１５０ｎｍに設定し、それ以外の条件を同じにして作製したサンプルの電気特性図である。この場合、下部電極１１の側壁の動作面積Ｓは、
Ｓ＝ｔ＊Ｌ＝０．１５μｍ×０．０５μｍ＝０．００７５μｍ2
である。図１１（ａ）の電流電圧特性グラフにおいて、縦軸は電流値（Ａ）を、横軸は電圧値（Ｖ）を示す。図１１（ｂ）のＯＮ−ＯＦＦ時の抵抗変化特性グラフにおいて、縦軸は抵抗値（Ω）を、横軸はＯＮ−ＯＦＦ回数（ループ回数）を示す。
【００５２】
図１１（ａ）の例では、高抵抗状態をリセット状態、低抵抗状態をセット状態とする。電気特性の評価において、まず、グラフの太線で示すように、下部電極１１と上部電極１６の間に、フォーミング電圧を印加する。フォーミング電圧は、５０μＡの電流制限を設定した状態で、０Ｖ〜４Ｖの範囲で直流電圧をスイープして印加する。この例では、フォーミングに要する電圧は２．７Ｖである。フォーミングを行った後、抵抗変化素子の状態は低抵抗（セット）状態に戻る。
【００５３】
リセット状態にするには、グラフの実線で示すように、電流制限を解除して、セット電圧よりも低いリセット電圧を印加する。この例では、０〜１．２Ｖの範囲で直流電圧をスイープする。そうすると、いったん電流制限値を超えて徐々に抵抗が下がった後、１Ｖ近傍で一気に高抵抗状態へと遷移する。
【００５４】
セット動作の評価としては、グラフの破線で示すように、２００μＡの電流制限をかけた状態で、０〜３Ｖの範囲で直流電圧をスイープする。印加電圧が上昇して、１．１〜１．２Ｖに近づくと、急峻にＩＶプロファイルが立ち上がって、低抵抗状態（セット状態）に遷移する。このとき、電流制限が設定されているので、低抵抗状態への遷移は一定のレベルに制御される。その後、電圧パルスを印加しなくても、低抵抗状態は維持される。
【００５５】
図１１（ａ）のグラフから明らかなように、動作領域の面積Ｓを下部電極の膜厚ｔで制御して微細にすることによって、セット時のばらつきを抑制し、書き込み動作を安定して行えることがわかる。また、図１１（ｂ）のグラフから、１１回のＯＮ−ＯＦＦ回数で、低抵抗と高抵抗の間を安定して均一に遷移することがわかる。
【００５６】
以上述べたように、実施例１、実施例２のいずれにおいても、メモリの動作領域を下部電極１１の側壁とすることで、動作領域の面積を下部電極１１の膜厚で制御することができる。その結果、動作面積を製造加工装置の加工寸法以下に微細化できるので、ばらつきの影響が抑制され、メモリ動作の安定化、低電流化が実現される。クロスポイント型のメモリセルアレイに適用する場合は、集積度をさらに向上することができる。
【図面の簡単な説明】
【００５７】
【図１】従来の抵抗変化素子の構成を示す概略断面図である。
【図２】本発明の一実施形態における抵抗変化素子の構成を示す概略斜視図である。
【図３】図２の抵抗変化素子を１Ｔ１Ｒ型メモリセルアレイに適用した実施例１の概略構成図である。
【図４】図３のメモリセルアレイにおける抵抗変化素子の作製工程図（その１）である。
【図５】図３のメモリセルアレイにおける抵抗変化素子の作製工程図（その２）である。
【図６】図２の抵抗変化素子をクロスポイント型メモリセルアレイに適用した実施例２の概略構成図である。
【図７】図６のメモリセルアレイにおいて、共通下部電極の側壁に形成される動作領域を示す図である。
【図８】図６のメモリセルアレイにおける抵抗変化素子の作製工程図（その１）である。
【図９】図６のメモリセルアレイにおける抵抗変化素子の作製工程図（その２）である。
【図１０】抵抗変化素子のサンプルのＳＥＭ写真と断面模式図である。
【図１１】図１０の抵抗変化素子の電気特性を示す図である。
【符号の説明】
【００５８】
１０、１０Ａ  抵抗変化素子（メモリ装置に適用される場合の記憶素子）
１１  下部電極（ＢＥＬ）
１２、５２  層間膜ｂ
１５  抵抗変化膜（ＴＭＯ膜）
１６  上部電極（ＴＥＬ）
２０  動作領域
３０、５０  半導体記憶装置（ＲｅＲＡＭ）
３４、５４  層間膜ａ
３６、５６  ビット線
５１  共通下部電極
Ａ  動作部
Ｔｒ  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１０】
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