(57)【特許請求の範囲】
【請求項１】
第１の電位が与えられる第１の電源入力と、前記第１の電位より低い第２の電位が与えられる第２の電源入力との間に接続された複数のインバータを備え、
前記複数のインバータは、前段のインバータの出力端子が後段のインバータの入力端子に接続されることによって、直列に接続され、
前記複数のインバータのうち最終段のインバータの出力端子は、オープン状態になっており、
ＥＳＤサージに前記複数のインバータが応答するときに、前記出力端子と前記入力端子との接続ノードの電位が前記第１の電位と前記第２の電位との間の保護電位になると、前記複数のインバータに第１の電源入力から第２の電源入力に向かって貫通電流が流れ、
前記第１および第２の電源入力に前記第１および第２の電位が与えられているときは、前記複数のインバータの論理値が一定の状態に保持されていることを特徴とするＥＳＤ保護回路。
【請求項２】
前記前段のインバータの出力端子を前記後段のインバータの入力端子に接続することによって、前記複数のインバータは、ライン状に接続されていることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記インバータが、単数または複数のインバータから成り、
前記インバータは、前記第１の電源入力と前記第２の電源入力との間に直列に接続されたＰ型トランジスタおよびＮ型トランジスタを含み、
前記Ｐ型トランジスタおよび前記Ｎ型トランジスタのゲートは、前記入力端子として共通に接続され、
前記Ｐ型トランジスタおよび前記Ｎ型トランジスタの各一端は、前記出力端子として共通に接続され、
前記Ｐ型トランジスタの他端は、前記第１の外部電源入力端子に接続され、
前記Ｎ型トランジスタの他端は、前記第２の外部電源入力端子に接続され、
ＥＳＤサージに複数の前記インバータが応答するときに、前記保護電位は、前記第２の電位より前記Ｎ型トランジスタの閾値電圧だけ高い電位と前記第１の電位より前記Ｐ型トランジスタの閾値電圧の絶対値だけ低い電位との間の電位であることを特徴とする請求項１または請求項２に記載のＥＳＤ保護回路。
【請求項４】
前記第２の電位より高く前記第１の電位より低い第３の電位が与えられる第３の電源入力と前記第１の電源入力との間に接続されたサージ転送部をさらに備え、
ＥＳＤサージが前記第３の電源入力に入力されたときに、前記サージ転送部は、サージ電流を前記第３の電源入力から前記第１の電源入力へ転送させ、
前記複数のインバータは、前記第１および前記第３の電源入力に共通に設けられていることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記第３の電位は、前記第１の電位以下であることを特徴とする請求項４に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路および半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路中の電界効果トランジスタは、その高性能化に伴ってスケーリングされているが、近年ではそのゲート絶縁膜の厚みは二酸化珪素に換算して１ｎｍ近くにまで薄膜化されているものも珍しくない。
【０００３】
ゲート絶縁膜が薄膜化されると、電気的な絶縁破壊耐圧は膜厚に依存して著しく低下する。このような薄膜ゲート絶縁膜を有する電界効果トランジスタを備えた半導体装置においては、製造中や使用時などに機械や人間の持つ静電気が半導体装置中に入ると、ゲート絶縁膜に高い電圧がかかって破壊されることがある。このような現象をＥＳＤ（Electro Static Discharge）破壊と呼ぶ。
【０００４】
そこで、多くの半導体装置は、外部からのサージ電流の侵入を防ぐためのＥＳＤ保護回路を有し、ゲート絶縁膜がＥＳＤ破壊されるのを防いでいる（例えば、特許文献１参照）。
【０００５】
特許文献１に開示されたＥＳＤ保護回路は、外部ＧＮＤ端子と、内部回路のドレインとの間に、インバータを介して、内部回路のドレインが、外部ＧＮＤ端子に直接つながらないようにし、内部回路のトランスファーゲートの入力をＧＮＤレベルにしたい場合でも、Ｐ型トランジスタのドレインからウェルを介してＶＤＤに電流が流れこむことを防ぎ、またＮ型トランジスタのドレインから外部電源電位ＶＤＤ端子へ電子が流れこむことを防いでいる。
【０００６】
然しながら、特許文献１に開示されたＥＳＤ保護回路は、ＥＳＤの一規格であるＣＤＭ（Charged Device Model）のような速いサージの場合に、保護素子がサージに応答する初期段階において電圧オーバーシュートがおき、内部回路のゲート絶縁膜が破壊される問題がある。
【０００７】
特に、小規模に電源分離された電源回路の場合に、ＣＤＭモードによるＥＳＤ破壊が顕著になる問題がある。
【特許文献１】特開平１１−１４１１７号公報
【特許文献２】特開２００７−３６０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、応答速度の速いＥＳＤ保護回路およびそれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る実施形態に従ったＥＳＤ保護回路は、第１の電位が与えられる第１の電源入力と、前記第１の電位より低い第２の電位が与えられる第２の電源入力との間に接続された複数のインバータを備え、前記複数のインバータは、前段のインバータの出力端子が後段のインバータの入力端子に接続されることによって、直列に接続され、前記複数のインバータのうち最終段のインバータの出力端子は、オープン状態になっており、ＥＳＤサージに前記複数のインバータが応答するときに、前記出力端子と前記入力端子との接続ノードの電位が前記第１の電位と前記第２の電位との間の保護電位になると、前記複数のインバータに第１の電源入力から第２の電源入力に向かって貫通電流が流れ、前記第１および第２の電源入力に前記第１および第２の電位が与えられているときは、前記複数のインバータの論理値が一定の状態に保持されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、応答速度の速いＥＳＤ保護回路およびそれを用いた半導体装置が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
図１は本発明の実施例１に係るＥＳＤ保護回路およびそれを用いた半導体装置を示す図で、図１（ａ）は半導体装置を示す回路図、図１（ｂ）は第１のＥＳＤ保護回路を示す回路図である。
【００１３】
図１（ａ）に示すように、本実施例の半導体装置１０は、例えばロジックＬＳＩで、内部回路１１と、内部回路１１をサージから保護する第１のＥＳＤ回路１２と、第２のＥＳＤ回路１３とを具備している。
【００１４】
第１のＥＳＤ保護回路１２は、ＥＳＤの一規格であるＣＤＭ（Charged Device Model）のような速いサージに対して応答し、内部回路１１内のＭＯＳトランジスタ１４のゲート絶縁膜が破壊されるのを防止する。
第２のＥＳＤ保護回路１３は、ＣＤＭより遅いサージに対して応答するＥＳＤ保護回路で、内部回路１１内のＭＯＳトランジスタ１４のゲート絶縁膜が破壊されるのを防止する。第２のＥＳＤ保護回路１３は、第１のＥＳＤ保護回路１２より応答速度の遅いものであれば良く、通常のＥＳＤ保護回路を用いることができる。
【００１５】
内部回路１１、第１のＥＳＤ保護回路１２、第２のＥＳＤ保護回路１３は、第１の電位（ＶＤＤ）が与えられる第１外部電源入力端子１５と、第１の電位ＶＤＤより低い第２の電位ＶＳＳ（ここでは接地電位ＧＮＤ）が与えられる第２外部電源入力端子１６との間に接続されている。
【００１６】
図１（ｂ）に示すように、第１のＥＳＤ保護回路１２は前段の出力端子を後段の入力端子に接続し、リング状に接続された複数のインバータ（論理ゲート回路）１７を具備している。
即ち、第１のＥＳＤ保護回路１２は、偶数段のインバータリングで、前段のインバータ１７の出力端子を後段のインバータ１７の入力端子に接続し、最終段のインバータ１７の出力端子を初段のインバータ１７の入力端子に接続し、最終段の出力が初段の入力に帰還される閉ループを構成している。
【００１７】
図２はインバータ１７を示す回路図である。図２に示すように、インバータ１７は、ＰチャネルＭＯＳトランジスタ２１とＮチャネルＭＯＳトランジスタ２２が相補的に接続されたＣＭＯＳインバータである。
インバータ１７の第１電源端子２３が第１外部電源入力端子１５に接続され、第２電源端子２４が第２外部電源入力端子１６に接続される。
より詳細には、インバータ１７は、第１外部電源入力端子１５と第２外部電源入力端子１６との間に直列に接続されたＰ型トランジスタ２１およびＮ型トランジスタ２２を含む。Ｐ型トランジスタ２１およびＮ型トランジスタ２２の各ゲートは、入力端子２５として共通に接続されている。Ｐ型トランジスタ２１のドレインおよびＮ型トランジスタ２２のドレインは、出力端子２６として共通に接続されている。Ｐ型トランジスタ２１のソースは、第１電源端子２３に接続され、Ｎ型トランジスタ２２のソースは、第２電源端子２４に接続されている。
【００１８】
周知のように、ＣＭＯＳインバータは入出力電圧の変化時、即ちＣＭＯＳインバータが応答する初期段階において、入力電圧Ｖｉｎが第１の電位ＶＤＤより低く、且つ第２の電位ＶＳＳより高い中間の電位が与えられると、Ｐ−ＭＯＳトランジスタ２１およびＮ−ＭＯＳトランジスタ２２がともに導通状態になるときがあり、第１の電位ＶＤＤから第２の電位ＶＳＳに向かって貫通電流が流れる。
【００１９】
図３は第１のＥＳＤ保護回路１２の動作を示すタイミングチャートである。第１および第２外部電源端子１５、１６に第１および第２の電位ＶＤＤ、ＶＳＳが与えられていないときに、半導体装置１０のパッケージに帯電した静電気が第１および第２外部電源入力端子１５、１６との間で放電し、ＣＤＭサージが発生した場合のシミュレーション結果を示している。
【００２０】
図中、黒塗丸印の実線３１は第１外部電源入力端子１５と第２外部電源入力端子１６との間に印加されるＣＤＭサージ電圧（ＶＤＤ−ＶＳＳ）を示し、黒塗四角印の実線３２はインバータ１７の入力端子２５と第２外部電源入力位端子１６との間に生じる入力電圧（Ｖｉｎ−ＶＳＳ）を示している。
黒塗三角印の実線３３はインバータ１７の出力端子と外部基準電位端子１６との間に生じる出力電圧（Ｖｏｕｔ−ＶＳＳ）を示し、×印の実線３４はインバータ１７に流れるＣＤＭサージ電流（貫通電流）を示している。
【００２１】
図３に示すように、立ち上がり時間が１ｎｓ以下の早いＣＤＭサージが生じると、このような短時間では第１のＥＳＤ保護回路１２が有するインバータ１７の入力電位Ｖｉｎおよび出力電位Ｖｏｕｔは固定されず、インバータ１７の入力端２５および出力端２６はフローティングノードとして振舞う。
【００２２】
このような状況においては、インバータ１７の入力電圧３２および出力電圧３３は自己整合的に第１の電位ＶＤＤと第２の電位ＶＳＳとの中間の電位になるので、インバータ１７にＣＤＭサージ電流３１（貫通電流）が流れる。
より詳細には、ＥＳＤサージに複数のインバータ１７が応答する初期動作において、入力端子２５または出力端子２６に印加される保護電位は、第２の電位ＶｓｓよりＮ型トランジスタ２２の閾値電圧だけ高い電位と、第１の電位ＶＤＤよりＰ型トランジスタ２１の閾値電圧の絶対値だけ低い電位との間の電位である。これにより、インバータ１７のＰ型トランジスタ２１およびＮ型トランジスタ２２の両方がオン状態になる。
例えば、サージ電圧として８ＶがＶＤＤに印加され、Ｖｓｓが０Ｖとする。入力端子２５の電位（図３の３２）が６Ｖまで上昇したとすれば、Ｐ型トランジスタ２１のソース−ゲート間に−２Ｖの電位差が印加され、Ｎ型トランジスタのソース−ゲート間に６Ｖの電位差が印加される。Ｐ型トランジスタ２１の閾値電圧の絶対値を２Ｖ未満に設定し、かつ、Ｎ型トランジスタ２２の閾値電圧を６Ｖ未満に設定すれば、Ｐ型トランジスタ２１およびＮ型トランジスタ２２の両方がオン状態になる。これにより、インバータ１７（１段目のインバータ）に貫通電流が流れる。
このとき、出力端子２６は２Ｖになる。出力端子２６は、次段のインバータ（２段目のインバータ）の入力端子に接続されている。よって、２段目のインバータの入力端子には、２Ｖが入力される。この場合、２段目のインバータのＰ型トランジスタのソース−ゲート間に−６Ｖの電位差が印加され、Ｎ型トランジスタのソース−ゲート間に２Ｖの電位差が印加される。Ｐ型トランジスタの閾値電圧の絶対値を６Ｖ未満に設定し、かつ、Ｎ型トランジスタの閾値電圧を２Ｖ未満に設定すれば、Ｐ型トランジスタおよびＮ型トランジスタの両方がオン状態になる。これにより、２段目のインバータにも貫通電流が流れる。
このとき、２段目のインバータの出力端子は６Ｖになる。従って、さらに次の段のインバータ（３段目のインバータ）の入力端子には、６Ｖが印加される。従って、３段目のインバータの動作は１段目のインバータの動作と同様である。３段目のインバータの次の段のインバータ（４段目のインバータ）の動作は、２段目のインバータの動作と同様である。このように、６Ｖを入力し２Ｖを出力するインバータと、２Ｖを入力し６Ｖを出力するインバータとが交互に連結される。
このような２種類の動作を行うインバータが同じ構成を有するためには、Ｎ型トランジスタ２２の閾値電圧を、複数のインバータ１７における入力端子２５と第２の電位Ｖｓｓとの電位差のうち最小の電位差未満（上記例では２Ｖ未満）にする必要がある。また、ＥＳＤサージに複数のインバータ１７が応答するときに、Ｐ型トランジスタ２１の閾値電圧の絶対値を、複数のインバータ１７における第１の電位ＶＤＤと入力端子２５との電位差のうち最小の電位差未満（上記例では２Ｖ未満）にする必要がある。これにより、同じ構成を有するインバータ１７の総てがＥＳＤサージの応答時にオン状態となり、貫通電流を流すことができる。
【００２３】
これにより、第１のＥＳＤ保護回路１２が動作してＣＤＭサージを放電し、第１外部電源入力端子１５と第２外部基準電位端子１６との電位差を一定値以内に保つように働く。
【００２４】
その結果、ＣＤＭサージ電圧３１のオーバーシュートが抑制され、内部回路１１のＭＯＳトランジスタ１４のゲート絶縁膜をＥＳＤ破壊から保護することが可能である。
【００２５】
図４は半導体装置１０のサージ破壊試験結果を比較例と対比して示す図で、図４（ａ）か本実施例を示す図、図４（ｂ）が比較例を示す図である。ここで、比較例とは半導体装置１０が第１のＥＳＤ保護回路１２を有しない場合を意味している。
【００２６】
サージ破壊試験は、サージ電流を模擬したパルス電流をＤＵＴ（Device Under Test）に印加することができるＶＦ−ＴＬＰ（Very Fast Transmission Line Pulse）装置を用いて行った。
比較のためにＶＦ−ＴＬＰ装置より電流パルス立ち上がり時間の長いノーマルＴＬＰ装置での試験結果も示している。始めに比較例について説明する。
【００２７】
図４（ｂ）に示すように、比較例では、ＶＬ―ＴＬＰ試験のサージ破壊電流は１Ａ程度と極端に低い値を示している。
これは、第２のＥＳＤ保護回路１３のＥＳＤサージに対する応答速度が、ＣＤＭサージの立ち上がり速度より遅いため、第２のＥＳＤ保護回路１３が動作する以前にＣＤＭサージの過電流により、第１外部電源入力端子１５のパッドの電位が、内部回路１１のＭＯＳトランジスタ１４のゲート絶縁膜の耐圧以上に昇圧されてしまい、初期の電圧オーバーシュートによって破壊されたためである。
【００２８】
一方、ノーマルＴＬＰ試験のサージ破壊電流は８Ａ程度と高い値を示している。従来の第２のＥＳＤ保護回路１３は、ＣＤＭサージより遅いＥＳＤサージに対しては十分な応答速度を有しているためである。
【００２９】
図４（ａ）に示すように、本実施例では、ＶＬ―ＴＬＰ試験のサージ破壊電流は８Ａ程度と高い値を示している。
これは、第１のＥＳＤ保護回路１２のＥＳＤサージに対する応答速度が、ＣＤＭサージの立ち上がり速度と比較して十分に早いので、初期の電圧オーバーシュートが生じないためである。
【００３０】
ノーマルＴＬＰ試験のサージ破壊電流も８Ａ程度と高い値を示している。これは、従来の第２のＥＳＤ保護回路１３が機能するためである。
図５は通常の第２のＥＳＤ保護回路１３の一例を示す回路図である。ＭＯＳトランジスタ４１に寄生するＮＰＮバイポーラトランジスタを利用するＧＧ（Grounded Gate）ＭＯＳの例である。
【００３１】
第１および第２外部電源入力端子１５、１６に第１および第２の電位ＶＤＤ、ＶＳＳが与えられている通常動作時には、第１のＥＳＤ保護回路１２の偶数段インバータリングは動的な動作（リング発振）をしないので、前段の出力端子と後段の入力端子の接続ノードの電位は第１の電位ＶＤＤまたは第２の電位ＶＳＳに固定される。
その結果、第１のＥＳＤ保護回路１２はＡＣ電流やＤＣ電流をほとんど消費せず、半導体装置１０の通常動作に影響を及さない。
【００３２】
また、偶数段インバータリングは、リングを構成するインバータの入力端子が前段のインバータの出力に接続される構成となる。すべての入力端子はＭＯＳトランジスタ２１、２２を介して第１の電位ＶＤＤや第２の電位ＶＳＳとカップリングしている。
そのため、直接第１の電位ＶＤＤや第２の電位ＶＳＳに接続されている場合と比較して、ＥＳＤサージの初期段階においてフローティングノードとして振舞いやすくなる。
【００３３】
第１のＥＳＤ保護回路１２のインバータの段数には特に制限はない。インバータの段数が多いほどサージ電流容量が大きくなるが、占有面積が増大する。
そのため、必要なサージ電流容量に応じてインバータの段数を定めればよい。種々検討した結果、インバータリングの段数は４段以上が適当であった。
【００３４】
以上説明したように、本実施例の第１のＥＳＤ保護回路１２は、第１の電位ＶＤＤが与えられる第１外部電源入力端子１５と、第１の電位ＶＤＤより低い第２の電位ＶＳＳが与えられる第２外部電源入力端子１６との間に接続されるとともに、前段の出力端子２６を後段の入力端子２５に接続し、リング状に接続された複数のインバータ１７を具備している。
【００３５】
その結果、ＥＳＤサージに複数のインバータ１７が応答する初期段階において、前段の出力端子２６と後段の入力端子２５の接続ノードに第１の電位ＶＤＤより低く、且つ第２の電位ＶＳＳより高い中間の電位が与えられると、複数のインバータ１７に第１の電位ＶＤＤから第２の電位ＶＳＳに向かって貫通電流が流れる。
従って、応答速度の速い第１のＥＳＤ保護回路１２およびそれを用いた半導体装置１０が得られる。
【００３６】
ここでは、論理ゲート回路がＣＭＯＳインバータ１７である場合について説明したが、上述した貫通電流が流れるものであれば、他の論理ゲート回路でも構わない。
例えば、一部にＮＡＮＤゲートおよびＮＯＲゲートなどを含む論理ゲート回路でも同様な効果を期待することができる。
【００３７】
第１のＥＳＤ保護回路１２が偶数段のインバータリングである場合について説明したが、奇数段のインバータリングでも可能である。
奇数段のインバータリングは、動的な動作（リング発振）をするので、無駄な電力が消費されるが、ＣＤＭサージに対するＥＳＤ保護回路として機能することは同様である。
【実施例２】
【００３８】
図６は本発明の実施例２に係る第１のＥＳＤ保護回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、複数のインバータが、一部のインバータを共用する２重のリング状に接続されていることにある。
【００３９】
即ち図６に示すように、本実施例の第１のＥＳＤ保護回路５０は、インバータ５１からインバータ５２の間に含まれるインバータ、およびインバータ５３からインバータ５４の間に含まれるインバータがリング状に接続された第１のインバータリングＩと、インバータ５１からインバータ５２の間に含まれるインバータ、およびインバータ５５からインバータ５６の間に含まれるインバータがリング状に接続された第２のインバータリングIIを具備している。
【００４０】
インバータ５２の出力端子を分岐して、インバータ５３およびインバータ５５の両方の入力端子に接続し、インバータ５４およびインバータ５６の出力端子をインバータ５１の入力端子に共通接続することにより、インバータ５１からインバータ５２の間に含まれるインバータが、第１および第２インバータリングＩ、IIで共用されている。
インバータ５１に替わる論理ゲート回路として、例えば２入力ＮＡＮＤゲート回路、または２入力ＮＯＲゲート回路などが適している。２入力端子の一方をインバータ５４の出力端子に接続し、他方をインバータ５６の出力端子に接続する。
【００４１】
以上説明したように、本実施例のＥＳＤ保護回路４０では、複数のインバータが一部のインバータを共用する２重のリング状に接続されている。論理ゲート回路に、ＮＯＴ、ＮＡＮＤ、ＮＯＲが混在している場合に適している。
【００４２】
ここでは、一部のインバータを共用する２重のリング状に接続する場合について説明したが一部のインバータを共用する更に多重のリング状に接続しても構わない。
図７は複数のインバータ１７が、一部のインバータを共用する３重のリング状に接続された第１のＥＳＤ保護回路６０を示す図である。
【実施例３】
【００４３】
図８は本発明の実施例３に係るＥＳＤ保護回路およびそれを用いた半導体装置を示す図で、図８（ａ）は半導体装置を示す回路図、図８（ｂ）は第１のＥＳＤ保護回路を示す回路図である。
【００４４】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、複数のインバータがライン状に接続されていることにある。
【００４５】
即ち図８に示すように、本実施例の半導体装置７０は、第１のＥＳＤ保護回路７１と、第１のＥＳＤ保護回路７１に接続された第２の回路７２とを有している。
第１のＥＳＤ保護回路７１は前段の出力端子を後段の入力端子に接続し、ライン状に接続された複数のインバータ１７を具備している。
【００４６】
初段のインバータ１７の入力端は第２の回路７２の出力端に接続され、最終段のインバータ１７の出力端子は初段のインバータ１７の入力端子に接続されずに、オープン状態になっている。
【００４７】
第２の回路７２は、第１および第２外部電源入力端子１５、１６に第１の電位ＶＤＤおよび第２の電位ＶＳＳが与えられていないときは、出力端がフローティング状態となり、第１および第２外部電源入力端子１５、１６に第１の電位ＶＤＤおよび第２の電位ＶＳＳが与えられているときは、一定値を出力する回路である。
第２の回路７２はこの条件を満たすものであれば良く、例えば半導体装置７０の既存の回路を利用することができる。
【００４８】
また、第２の回路７２として、通常フリップフロップのリセット信号を生成するために用いられるパワーオンリセット回路を用いることができる。
図９はパワーオンリセット回路を示す回路図である。図９に示すように、パワーオンリセット回路は抵抗８１とキャパシタ８２との直列回路と、入力端子が抵抗８１とキャパシタ８２の接続ノードに接続されたインバータ８３とを具備している。
【００４９】
第１および第２外部電源入力端子１５、１６に第１の電位ＶＤＤおよび第２の電位ＶＳＳが与えられていないときは、インバータ８３の入力端子の電位は不定になり、インバータ８３の出力端子はフローティングノードとして振舞う。
【００５０】
その結果、前段の出力端子２６と後段の入力端子２５の接続ノードに第１の電位ＶＤＤより低く、且つ第２の電位ＶＳＳより高い中間の電位が与えられると、複数のインバータ１７に第１の電位ＶＤＤから第２の電位ＶＳＳに向かって貫通電流が流れる。
従って、応答速度の速い第１のＥＳＤ保護回路７１およびそれを用いた半導体装置７０が得られる。
【００５１】
一方、第１および第２外部電源入力端子１５、１６に第１の電位ＶＤＤおよび第２の電位ＶＳＳが与えられると、抵抗８１を通してキャパシタ８２が充電され、インバータ８３の入力端子の電位が上昇する。
インバータ８３の入力端子の電位が第１の電位ＶＤＤになると、インバータ８３は“Ｌ”レベル（一定値）を出力する。
【００５２】
その結果、通常動作時には、初段のインバータ１７の入力端子が“Ｌ”レベルに固定されるので、第１のＥＳＤ保護回路７１は動的な動作をしないので、前段の出力端子と後段の入力端子の接続ノードの電位は第１の電位ＶＤＤまたは第２の電位ＶＳＳに固定される。
【００５３】
従って、第１のＥＳＤ保護回路７１はＡＣ電流やＤＣ電流をほとんど消費せず、半導体装置７０の通常動作に影響を及さない。
【００５４】
以上説明したように、本実施例の第１のＥＳＤ保護回路７１は、前段の出力端子を後段の入力端子に接続し、ライン状に接続された複数のインバータ１７を具備している。
これによれば、最終段のインバータの出力端子を初段のインバータの入力端子に接続するリターン配線が不要になる利点がある。
【００５５】
ここでは、最終段のインバータ１７の出力端子がオープン状態である場合について説明したが、図１０に示すように、最終段のインバータ１７の出力端子を任意の第３の回路９０に接続することもできる。
【００５６】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）  請求項１において、前記複数の論理ゲート回路が、一部の論理ゲート回路を共用する多重のリング状に接続されているＥＳＤ保護回路。
【００５７】
（付記２）  第１の電位が与えられる第１外部電源入力端子と、前記第１の電位より低い第２の電位が与えられる第２外部電源入力端子との間に接続された内部回路と、前記第１外部電源入力端子と、前記第２外部電源入力端子との間に接続されるとともに、前段の出力端子を後段の入力端子に接続し、ライン状に接続された複数の論理ゲート回路を具備し、ＥＳＤサージに前記複数の論理ゲート回路が応答する初期段階において、前記出力端子と前記入力端子の接続ノードに前記第１の電位より低く、且つ前記第２の電位より高い中間の電位が与えられると、前記複数の論理ゲート回路に第１の電位から第２の電位に向って貫通電流が流れ、前記第１および第２外部電源入力端子に前記第１および第２の電位が与えられているときは、初段の前記論理ゲート回路の前記入力端子に一定の状態の論理値が与えられているＥＳＤ保護回路。
【実施例４】
【００５８】
図１１は、本発明に係る実施例４に従ったＥＳＤ保護回路およびそれを用いた半導体装置の構成図である。実施例４による半導体装置２０は、接地電位Ｖｓｓに接続された第２の外部電源入力端子１６の他に、複数の電位ＶＤＤ１およびＶＤＤ２にそれぞれ接続された第１の外部電源入力端子１５および第３の外部電源入力端子２５を備えている。つまり、実施例４は、電位の異なる複数の電源を有する実施形態である。電位ＶＤＤ２は、Ｖｓｓよりも高い電位であり、かつ、ＶＤＤ１よりも低い電位である。図１１では、２種類の電源電位ＶＤＤ１およびＶＤＤ２のみ示しているが、後述の通り、本発明の半導体装置は３種類以上の電源電位を有していてもよい。
【００５９】
実施例４において、内部回路１１、第１のＥＳＤ保護回路１２、第２のＥＳＤ保護回路１３、第１の外部電源入力端子１５および第２の外部電源入力端子１６の各構成および接続関係は、第１から第３の実施形態のいずれかの構成および接続関係と同様でよい。
【００６０】
実施例４は、第２の外部電源入力端子１６と第３の外部電源入力端子２５との間に接続された内部回路２１と、第２の外部電源入力端子１６と第３の外部電源入力端子２５との間に接続された第３のＥＳＤ保護回路２３と、第１の外部電源入力端子１５と第２の外部電源入力端子１６との間に接続されたサージ転送回路３１と、電源電位ＶＤＤ２に接続された第３の外部電源入力端子２５とをさらに備えている。
【００６１】
第３のＥＳＤ保護回路２３の構成は、第２のＥＳＤ保護回路１３の構成と同様でよい。即ち、第３のＥＳＤ保護回路２３は、第２のＥＳＤ保護回路１３と同様に、ＣＤＭより遅いＥＳＤサージに対して応答するＥＳＤ保護回路であり、内部回路２１内のＭＯＳトランジスタ２４のゲート絶縁膜が破壊されるのを防止する。第３のＥＳＤ保護回路２３は、第１のＥＳＤ保護回路１２およびサージ転送回路３１より応答速度の遅いものであれば良く、通常のＥＳＤ保護回路を用いることができる。第３のＥＳＤ保護回路２３の応答速度は、第２のＥＳＤ保護回路１３とほぼ同じ応答速度でよい。
【００６２】
サージ転送回路３１の応答速度は、第１のＥＳＤ保護回路１２の応答速度と同程度、あるいは、それ以上である。また、サージ転送回路３１は、第２の外部電源入力端子２５が第１の外部電源入力端子１５よりも高電位になったときに動作する回路である。
【００６３】
保護対象である内部回路１１および内部回路２１は、それぞれ異なる電源電位ＶＤＤ１およびＶＤＤ２の供給を受けて動作する。第１の外部電源入力端子１５にＣＤＭサージが入力された場合、実施例４は、第１の実施形態と同様に動作する。従って、この場合の動作の説明は省略する。
【００６４】
ここで、第３の外部電源入力端子２５と第２の外部電源入力端子１６との間には、第１のＥＳＤ保護回路１２に対応するＥＳＤ保護回路が設けられていない。即ち、ＣＤＭサージのような速いサージに対して応答する保護回路は、内部回路２１に対しては設けられていない。従って、第３の外部電源入力端子２５にＣＤＭサージが入力された場合、実施例４は次のように動作する。
【００６５】
第３の外部電源入力端子２５にＣＤＭサージが入力された場合、初期段階において、第３のＥＳＤ保護回路２３は動作しない。しかし、第３の外部電源入力端子２５の電位が第１の外部電源入力端子１５の電位よりもかなり大きくなるので、サージ転送回路３１がサージ電流を第３の外部電源入力端子２５から第１の外部電源入力端子１５へ高速に転送する。これにより、サージ電流は、第１のＥＳＤ保護回路１２を貫通して第２の電位ＶＳＳへ流れる。その結果、電源電位ＶＤＤ２と基準電位ＶＳＳとの間の電圧オーバーシュートを抑制し、内部回路２１をＣＤＭサージから保護することができる。
【００６６】
サージ転送回路３１は、第１のＥＳＤ保護回路１２とともに電源電位ＶＤＤ２の電圧オーバーシュートを抑制するための放電経路の一部となる。このため、サージ転送回路３１は、ＣＤＭサージに対する応答速度において第２および第３のＥＳＤ保護回路１３および２３よりも高速に動作する必要があることはもちろんのこと、第１のＥＳＤ保護回路２３と同じかそれよりも速く動作する必要がある（条件１）。
【００６７】
さらに、サージ転送回路３１は、通常動作時において導通してはならず、ＥＳＤサージが生じた場合にのみ動作する（条件２）。即ち、サージ転送回路３１は、ＥＤＳサージが生じたときにのみ導通する必要があり、通常動作においては、第１の外部電源入力端子１５と第３の外部電源入力端子２５との間に印加される電位差では導通してはならない。
【００６８】
図１２（Ａ）から図１２（Ｅ）は、条件１および条件２を満たすサージ転送回路３１の具体例を示す図である。
【００６９】
図１２（Ａ）に示すように、サージ転送回路３１は、単一のダイオードであってもよい。ダイオードのアノードが第３の外部電源入力端子２５に接続され、ダイオードのカソードが第１の外部電源入力端子１５に接続されている。単一のダイオードは、第１のＥＳＤ保護回路１２を構成し得るインバータ、ダイオードストリング、サイリスタ等と比較して高速に動作する。よって、単一のダイオードは条件１を満たすことができる。
【００７０】
また、通常動作ではＶＤＤ２はＶＤＤ１よりも低いので、サージ転送回路３１は、第１の外部電源入力端子１５と第３の外部電源入力端子２５との間を分離している。一方、ＣＤＭサージが第３の外部電源入力端子２５に印加された場合、第３の外部電源入力端子２５の電位は、短時間の間に第１の外部電源入力端子１５の電位よりも高い電位にオーバーシュートする。この場合には、サージ転送回路３１は、サージ電流を第３の外部電源入力端子２５から第１の外部電源入力端子１５へ流す。従って、単一のダイオードは、条件２を満たすことができる。
【００７１】
また、図１２（Ｂ）に示すように、サージ転送回路３１は、複数のダイオードを直列に接続したダイオードストリングであってもよい。ダイオードストリングのアノードが第３の外部電源入力端子２５に接続され、ダイオードストリングのカソードが第１の外部電源入力端子１５に接続されている。
【００７２】
ダイオードの段数を変更することによって、サージ転送回路３１の反応速度を第１のＥＳＤ保護回路１２の反応速度以下することができる。例えば、第１のＥＳＤ保護回路１２もダイオードストリングで構成されている場合、サージ転送回路３１のダイオードの段数を、第１から第３のＥＳＤ保護回路１２、１３および２３のダイオードの段数よりも少なく設定すればよい。これにより、ダイオードストリングは、条件１を満たすことができる。
【００７３】
また、図１２（Ａ）に示した単一ダイオードと同様に、このダイオードストリングは、通常動作では、第１の外部電源入力端子１５と第３の外部電源入力端子２５との間を分離している。しかし、ＣＤＭサージが第３の外部電源入力端子２５に印加された場合、サージ電流を第１の外部電源入力端子１５へ流す。従って、ダイオードストリングは条件２を満たすことができる。
【００７４】
図１２（Ｃ）に示すように、サージ転送回路３１は、サイリスタであってもよい。サイリスタのアノード−カソード間の距離を調節することによって、サージ転送回路３１の反応速度を第１のＥＳＤ保護回路１２の反応速度以下にすることができる。例えば、第１のＥＳＤ保護回路１２の反応速度以下に設定することができる。例えば、第１のＥＳＤ保護回路１２もサイリスタで構成されている場合、条件１を満たすために、サージ転送回路３１のサイリスタのアノード−カソード間の距離は、第２のＥＳＤ保護回路１３または第３のＥＳＤ保護回路２３のそれよりも短い。また、サイリスタを採用した場合、それに付属するトリガー素子の高速化も必要である。
【００７５】
また、このサイリスタは、通常動作では、第１の外部電源入力端子１５と第３の外部電源入力端子２５との間を分離し、かつ、ＣＤＭサージが第３の外部電源入力端子２５に印加された場合に、サージ電流を第１の外部電源入力端子１５へ流す。従って、サイリスタは条件２を満たすことができる。
【００７６】
図１２（Ｄ）または図１２（Ｅ）に示すように、サージ転送回路３１は、ＮＭＯＳまたはＰＭＯＳで構成してもよい。サージ転送回路３１がＮＭＯＳである場合、ゲートは、第２の外部電源入力端子１６に接続される。ソースが、ゲートとともに第２の外部電源入力端子１６に接続されている場合、サージ転送回路３１は、ＧＧＮＭＯＳ（Gate Grounded NMOS）となる。
【００７７】
サージ転送回路３１がＰＭＯＳである場合、ゲートは、ソースとともに第１の外部電源入力端子１５に接続される。ＮＭＯＳまたはＰＭＯＳのチャネル長を調節することによって、サージ転送回路３１の反応速度を第１のＥＳＤ保護回路１２の反応速度以下にすることができる。例えば、第１のＥＳＤ保護回路１２もＮＭＯＳまたはＰＭＯＳで構成されている場合、サージ転送回路３１を構成するＮＭＯＳまたはＰＭＯＳのチャネル長は、第１のＥＳＤ保護回路１２のそれよりも短い。これにより、ＮＭＯＳおよびＰＭＯＳは、条件１を満たすことができる。
【００７８】
また、これらのＮＭＯＳおよびＰＭＯＳは、通常動作では、第１の外部電源入力端子１５と第３の外部電源入力端子２５との間を分離し、かつ、ＣＤＭサージが第３の外部電源入力端子２５に印加された場合に、サージ電流を第１の外部電源入力端子１５へ流す。従って、ＮＭＯＳおよびＰＭＯＳは、条件２を満たすことができる。
【００７９】
図１１では、２つの電源電位ＶＤＤ１およびＶＤＤ２のみ示されているが、電源の個数は３つ以上（ＶＤＤｎ（ｎは３以上の整数）であってよい。この場合には、ＶＤＤｎのうち最も電位の高い電源に対応する外部電源入力端子にＣＤＭサージに対処可能な第１のＥＳＤ保護回路１２を接続する。
【００８０】
さらに、ＶＤＤ（ｉ−１）とＶＤＤｉ（３≦ｉ≦ｎ）との間に、それぞれサージ転送回路３１を設ける。サージ転送回路３１のカソード側を電源電位の高い方の入力端子に接続し、そのアノード側を電源電位の低い方の入力端子に接続する。これにより、通常動作時において、サージ転送回路３１に順バイアスが印加されることがない。よって、条件２を満たすことができる。
【００８１】
複数のサージ転送回路３１は、図１２（Ａ）から図１２（Ｅ）のいずれの構成を採用してもよい。複数のサージ転送回路３１は、総て同じ構成でもよく、それぞれ異なる構成であってもよい。
【００８２】
実施例４では、いずれかの外部電源入力端子にＣＤＭサージが入力された場合には、サージ電流は、単数または複数のサージ転送回路３１を介して第１のＥＳＤ保護回路１２へ転送され、第１のＥＳＤ保護回路１２を介してＶｓｓへ流れる。これにより、各電源に接続された複数の内部回路はＣＤＭサージから保護される。
【００８３】
実施例４では、分離された複数の電源が設けられている場合であっても、ＣＤＭに対処可能な第１のＥＳＤ保護回路１２を各電源ごとに設ける必要が無く、１つの第１のＥＳＤ保護回路１２が複数の外部電源入力端子に共通に設けられていればよい。
【００８４】
サージ転送回路３１は、第１のＥＳＤ保護回路１２よりも設置面積が小さい。例えば、サージ転送回路３１は、単一のダイオードで構成されることができる。第１のＥＳＤ保護回路１２は、少なくとも複数のダイオードからなるダイオードストリングであることが必要である。サージ転送回路３１および第１のＥＳＤ保護回路１２がダイオードストリングから構成される場合であっても、サージ転送回路３１のダイオードの段数は、第１のＥＳＤ保護回路１２のそれよりも小さい。サージ転送回路３１および第１のＥＳＤ保護回路１２がサイリスタから構成される場合であっても、サージ転送回路３１のアノード−カソード間距離は、第１のＥＳＤ保護回路１２のそれよりも短い。サージ転送回路３１および第１のＥＳＤ保護回路１２がＮＭＯＳまたはＰＭＯＳから構成される場合であっても、サージ転送回路３１のゲート長は、第１のＥＳＤ保護回路１２のそれよりも短い。
【００８５】
サージ転送回路３１と第１のＥＳＤ保護回路１２とが異なる種類のＥＳＤ保護回路であっても、サージ転送回路３１は、第１のＥＳＤ保護回路１２よりも設置面積が小さい。
【００８６】
実施例４にように、１つの第１のＥＳＤ保護回路１２を複数の外部電源入力端子に共通に設けることによって、半導体装置全体のチップサイズを小さくすることができる。さらに、実施例４は、実施例１から実施例３のいずれかの効果を得ることができる。
【実施例５】
【００８７】
実施例５による半導体装置の構成は、実施例４による半導体装置の構成と同様でよい。従って、図１１を参照して、実施例５を説明する。
【００８８】
実施例５では、ＣＤＭサージに対処可能な第１のＥＳＤ保護回路１２を設けた第１の外部電源入力端子１５の電位ＶＤＤ１は、通常動作およびスタンドバイ時において、常時、ＣＤＭサージに対処可能なＥＳＤ保護回路を有しない第３の外部電源入力端子２５の電位ＶＤＤ２と同じかそれより低い電位である。
【００８９】
例えば、スタンドバイ時において、第３の外部電源入力端子２５は電位ＶＤＤ２から切断され、一方で、第１の外部電源入力端子１５は電位ＶＤＤ１との接続を維持する。つまり、第１の外部電源入力端子１５には常時電源投入状態にしておきながら、消費電力を削減するために、スタンドバイ時には、第３の外部電源入力端子２５は電位ＶＤＤ２から切断される。
【００９０】
これにより、ＥＳＤサージが生じない限り、スタンドバイ時においても、サージ転送回路３１は動作しない。従って、実施例５は、スタンドバイ時においては部分的に電源を電源入力端子から切断することによって消費電力を抑制することができ、それとともに、ＥＳＤサージが生じた場合には内部回路を保護することができる。
【００９１】
電源電圧が３つ以上ある場合、実施例５の構成は、実施例４の構成と同様でよい。実施例５では、電源電圧ＶＤＤｎのうち最大電圧のみを常時電源投入状態にしておく。これにより、ＣＤＭのような高速なＥＳＤサージが印加された場合に、実施例５は、電圧オーバーシュートを抑制するための放電経路を確保することができ、かつ、部分的電源遮断の技術を用いて消費電力を抑制することができる。
【００９２】
第１の外部電源入力端子１５に接続する電源（ＶＤＤ１）として、Ｉ／Ｏ（Input/Output）回路用の電源（信号入出力回路を駆動する電源）を利用することが考えられる。Ｉ／Ｏ回路用の電源は、一般に内部回路で使用する電源よりも高い電圧が使用されるからである。また、一般に、信号は信号入力端子へ何時入力されるのか不明である。そのため、Ｉ／Ｏ回路用の電源は、通常、常時電源投入されている。そのため、Ｉ／Ｏ回路用の電源は、ＣＤＭサージに対処可能な第１のＥＳＤ保護回路１２に接続する第１の外部電源入力端子１５に接続する電源として適している。
【００９３】
実施例５は、スタンドバイ時において、ＣＤＭサージに対処可能なＥＳＤ保護回路に対応した電源入力端子に接続された電源以外の電源を、電源入力端子から切断する。これにより、スタンドバイ時における消費電力を抑制することができる。実施例５は、さらに実施例４の効果を得ることができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１に係るＥＳＤ保護回路およびそれを用いた半導体装置を示す図で、図１（ａ）は半導体装置を示す回路図、図１（ｂ）は第１のＥＳＤ保護回路を示す回路図。
【図２】本発明の実施例１に係る第１のＥＳＤ保護回路の論理ゲート回路を示す回路図。
【図３】本発明の実施例１に係る第１のＥＳＤ保護回路の動作を示すタイミングチャート。
【図４】本発明の実施例１に係る半導体装置のサージ破壊試験結果を比較例と対比して示す図で、図４（ａ）か本実施例を示す図、図４（ｂ）が比較例を示す図。
【図５】通常の第２のＥＳＤ保護回路を示す回路図。
【図６】本発明の実施例２に係る第１のＥＳＤ保護回路を示す回路図。
【図７】本発明の実施例２に係る別の第１のＥＳＤ保護回路を示す回路図。
【図８】本発明の実施例３に係るＥＳＤ保護回路およびそれを用いた半導体装置を示す図で、図８（ａ）は半導体装置を示す回路図、図８（ｂ）は第１のＥＳＤ保護回路を示す回路図。
【図９】本発明の実施例３に係る半導体装置の第２の回路を示す回路図。
【図１０】本発明の実施例３に係る別の第１のＥＳＤ保護回路を示す回路図。
【図１１】本発明に係る実施例４に従ったＥＳＤ保護回路およびそれを用いた半導体装置の構成図。
【図１２】サージ転送回路３１の具体例を示す図。
【符号の説明】
【００９５】
１０、７０  半導体装置
１１  内部回路
１２、５０、６０、７１  第１のＥＳＤ保護回路
１３  第２のＥＳＤ保護回路
１４  ＭＯＳトランジスタ
１５  第１外部電源入力端子
１６  第２外部電源入力端子
１７、５１〜５６、８３  インバータ（論理ゲート回路）
２１  Ｐ―ＭＯＳトランジスタ
２２  Ｎ―ＭＯＳトランジスタ
２３  第１電源端子
２４  第２電源端子
２５  入力端子
２６  出力端子
７２  第２の回路
８１  抵抗
８２  キャパシタ
９０  第３の回路
ＶＤＤ  第１の電位
ＶＳＳ  第２の電位
【図１】
0005166148.tif 000002
【図２】
0005166148.tif 000003
【図３】
0005166148.tif 000004
【図４】
0005166148.tif 000005
【図５】
0005166148.tif 000006
【図６】
0005166148.tif 000007
【図７】
0005166148.tif 000008
【図８】
0005166148.tif 000009
【図９】
0005166148.tif 000010
【図１０】
0005166148.tif 000011
【図１１】
0005166148.tif 000012
【図１２】
0005166148.tif 000013