(57)【特許請求の範囲】
【請求項１】
メモリーセルアレイを備える電荷トラップメモリーであって、該アレイ内の各メモリーセルは、
チャネル表面を有するチャネルと、該チャネルに隣接したソース端子及びドレイン端子とを含む半導体と、
ゲートと該チャネル表面の間の誘電体スタックであって、
該ゲートと該チャネル表面のうち一方に接するトンネル誘電体層と、
該トンネル誘電体層上の電荷トラップ誘電体層と、
該電荷トラップ誘電体層上の阻止誘電体層と
を含む誘電体スタックと、
前記メモリーセルアレイに結合され、リード、プログラム、及び消去動作のために選択されたメモリーセルにバイアス電圧を印加する回路であって、該バイアス電圧は、前記ゲートと前記半導体との間に印加され、１４ＭＶ／ｃｍ未満の大きさの電界を発生させ、前記トンネル誘電体層を通る正孔トンネル現象を引き起こす、バイアス電圧を印加するための回路と、
を備え、
該阻止誘電体層は、該電荷トラップ誘電体層に接する誘電率κ1の第１層と、該ゲートと該チャネル表面のうち他方に接する第２層とを含み、該第２層は該第１層の誘電率κ1より高い誘電率κ2を有し、該第２層の厚みは、該第１層の厚みのκ2／κ1倍より小さい、
電荷トラップメモリー。
【請求項２】
前記誘電体スタックは１６０Å未満の実効酸化膜厚ＥＯＴを有し、前記トンネル誘電体層は約４０Åと５５Åの間の実効酸化膜厚ＥＯＴを有し、前記阻止誘電体層は９５Å未満の実効酸化膜厚ＥＯＴを有する請求項１に記載のメモリー。
【請求項３】
前記電荷トラップ誘電体層は窒化シリコンからなり、前記阻止誘電体層の前記第１層は酸化シリコンからなる請求項１に記載のメモリー。
【請求項４】
前記阻止誘電体層の前記第２層は酸化アルミニウムからなる請求項１に記載のメモリー。
【請求項５】
前記阻止誘電体層は前記電荷トラップ誘電体層と前記ゲートとの間に位置する請求項１に記載のメモリー。
【請求項６】
前記阻止誘電体層の前記第２層の誘電率κ2は７より大きい請求項１に記載のメモリー。
【請求項７】
前記阻止誘電体層の前記第１層は酸化シリコン又は酸窒化シリコンからなり、前記電荷トラップ誘電体層は窒化シリコンと酸窒化シリコンのうち少なくとも１つからなる請求項１に記載のメモリー。
【請求項８】
前記阻止誘電体層の前記第１層は酸化シリコン又は酸窒化シリコンからなり、該阻止誘電体層の前記第２層は酸化アルミニウムからなり、前記電荷トラップ誘電体層は窒化シリコンと酸窒化シリコンのうち少なくとも１つからなる請求項１に記載のメモリー。
【請求項９】
前記トンネル誘電体層は、複数の材料の組合せからなり、前記チャネル表面の近くにおいてその価電子帯エネルギーレベルが相対的に低く、該チャネル表面から第１距離において価電子帯エネルギーレベルは増加し、該チャネル表面から２ｎｍ超の第２距離において価電子帯エネルギーレベルは減少するよう構成された請求項１に記載のメモリー。
【請求項１０】
前記トンネル誘電体層は前記チャネル表面上に位置し、前記ゲートは金属、金属化合物、ｎ＋ドープポリシリコン、又はｐ＋ドープポリシリコンからなる請求項１に記載のメモリー。
【請求項１１】
前記トンネル誘電体層は、前記チャネルに隣接し１８Å以下の厚みの第１酸化シリコン層と、該第１酸化シリコン層上の３０Å以下の厚みの窒化シリコン層と、該窒化シリコン層上の３０Å以下の厚みの酸化シリコン層とを含む請求項１に記載のメモリー。
【請求項１２】
前記トンネル誘電体層は、約３〜５ｎｍの厚みの二酸化シリコン又は酸窒化シリコンの単独層からなる請求項１に記載のメモリー。
【請求項１３】
メモリーセルアレイを備える電荷トラップメモリーであって、該アレイ内の各メモリーセルは、
チャネル表面を有するチャネルと、該チャネルに隣接したソース端子及びドレイン端子とを含む半導体と、
該チャネルに隣接し１８Å以下の厚みの第１酸化シリコン層と、該第１酸化シリコン層上の３０Å以下の厚みの窒化シリコン層と、該窒化シリコン層上の３０Å以下の厚みの酸化シリコン層とを含み該チャネル表面上に位置するトンネル誘電体層と、
５０Å以上の厚みの窒化シリコンからなり該トンネル誘電体層上に位置する電荷トラップ誘電体層と、
該電荷トラップ誘電体層に接する誘電率κ1の酸化シリコンの第１層と、ゲートに接し該κ1より高い誘電率κ2を有し、該第１層の厚みのκ2／κ1倍より小さい厚みを持つ第２層とを含み該電荷トラップ誘電体層上に位置する阻止誘電体層と、
該阻止誘電体層上の該ゲートと、
前記メモリーセルアレイに結合され、リード、プログラム、及び消去動作のために選択されたメモリーセルにバイアス電圧を印加する回路であって、該バイアス電圧は、前記ゲートと前記半導体との間に印加され、１４ＭＶ／ｃｍ未満の大きさの電界を発生させ、前記トンネル誘電体層を通る正孔トンネル現象を引き起こす、バイアス電圧を印加するための回路と、
を備える、電荷トラップメモリー。
【請求項１４】
前記阻止誘電体層は９５Å未満の実効酸化膜厚ＥＯＴを有する請求項１３に記載のメモリー。
【請求項１５】
チャネル表面を有するチャネル領域と、該チャネル領域に隣接したソース端子及びドレイン端子とを含む半導体を画成することと、
ゲートを画成することと、
該チャネル表面と該ゲートとの間に誘電体スタックを形成することと
を含み、
該誘電体スタックを形成することは、
該チャネル表面と該ゲートのうち一方に接するトンネル誘電体層を形成することと、
該トンネル誘電体層上に電荷トラップ誘電体層を形成することと、
該電荷トラップ誘電体層上に阻止誘電体層を形成することと
を含み、該阻止誘電体層を形成することは、
該電荷トラップ誘電体層に接する第１材料層を形成することと、
該チャネル表面と該ゲートのうち他方に接する第２材料層を形成することと
を含み、該第２材料層は該第１材料層より高い誘電率を有し、
さらに、
前記ゲートと前記半導体との間にバイアス電圧を印加し、１４ＭＶ／ｃｍ未満の大きさの電界を発生させ、前記トンネル誘電体層を通る正孔トンネル現象を引き起こす、バイアス電圧を印加するための回路を形成することと、を含む、
電荷トラップメモリー製造方法。
【請求項１６】
前記誘電体スタックは１６０Å未満の実効酸化膜厚ＥＯＴを有し、前記トンネル誘電体層は約４０Åと５５Åの間の実効酸化膜厚ＥＯＴを有し、前記阻止誘電体層は９５Å未満の実効酸化膜厚ＥＯＴを有する請求項１５に記載の製造方法。
【請求項１７】
前記トンネル誘電体層は、無視できるほどの電荷トラップ効率を持った複数の材料の組合せからなり、前記チャネル表面の近くにおいてその価電子帯エネルギーレベルが相対的に低く、該チャネル表面から第１オフセットにおいて価電子帯エネルギーレベルは増加し、該チャネル表面から２ｎｍ超の第２オフセットにおいて価電子帯エネルギーレベルは減少するよう構成された請求項１５に記載の製造方法。
【請求項１８】
前記第２材料層の誘電率は７より大きい請求項１５に記載の製造方法。
【請求項１９】
前記ゲートは金属、金属化合物、ｎ＋ドープポリシリコン、又はｐ＋ドープポリシリコンからなる請求項１５に記載の製造方法。
【請求項２０】
前記トンネル誘電体層は、前記チャネルに隣接し１８Å以下の厚みの第１酸化シリコン層と、該第１酸化シリコン層上の３０Å以下の厚みの窒化シリコン層と、該窒化シリコン層上の３０Å以下の厚みの酸化シリコン層とを含む請求項１５に記載の製造方法。
【請求項２１】
前記トンネル誘電体層は、約３〜５ｎｍの厚みの二酸化シリコン又は酸窒化シリコンの単独層からなる請求項１５に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリー技術、特に、高速消去及びプログラム動作に適合したスケーラブル電荷トラップメモリー技術に関する。
【背景技術】
【０００２】
フラッシュメモリーは不揮発性集積回路メモリー技術の１つである。従来のフラッシュメモリーは浮遊ゲートメモリーセルを使用する。メモリーデバイスの密度が増加し、浮遊ゲートメモリーセル同士が近くなるのに伴って、隣接する浮遊ゲートに蓄えられた電荷間の干渉が問題となってきた。これが浮遊ゲートメモリーセルに基づくフラッシュメモリーの密度を増加させる可能性を制限している。フラッシュメモリーに使用される別の種類のメモリーセルは、電荷トラップメモリーセルと呼ばれ、浮遊ゲートの代わりに誘電体電荷トラップ層を使用する。電荷トラップメモリーセルは、浮遊ゲート技術で発生するセル間干渉を引き起こさない誘電体電荷トラップ材料を使用し、より高密度のフラッシュメモリーに適用されることが期待される。
【０００３】
通常の電荷トラップメモリーセルはチャネルで隔てられたソースとドレインと、トンネル誘電体層、電荷蓄積層、及び阻止誘電体層を含む誘電体スタックによって該チャネルから隔てられたゲートとを有する電界効果トランジスタＦＥＴ構造からなる。ＳＯＮＯＳデバイスと呼ばれる従来の構造では、ソースとドレインとチャネルとはシリコン基板（Ｓ）内に形成され、トンネル誘電体層は酸化シリコン（Ｏ）で形成され、電荷蓄積層は窒化シリコン（Ｎ）で形成され、阻止誘電体層は酸化シリコン（Ｏ）で形成され、ゲートはポリシリコン（Ｓ）からなる。ＳＯＮＯＳデバイスは複数の周知のバイアス技術の１つを使用して電子トンネル現象によりプログラムされ、正孔トンネル現象又は電子励起により消去される。消去の実用的な動作速度を達成するために、トンネル誘電体層はかなり薄く（３０Å未満）でなければならない。しかし、この厚さでは、メモリーセルの耐久特性と電荷保持特性が、従来の浮遊ゲートに比べて悪い。また、比較的厚いトンネル誘電体層の場合、消去動作に必要な電界は、ゲートからの阻止誘電体層を通る電子注入を引き起こす。この電子注入は、電荷トラップデバイス内の電荷レベルが平衡レベルに収束する消去飽和状態を引き起こす。特許文献１を参照。しかし、消去飽和レベルが高すぎると、そのセルは全く消去できないか、又はプログラムされた状態と消去された状態の間の閾値マージンが多くの用途にとって小さくなりすぎる。
【０００４】
消去に必要な高い電界によるゲートからの電子注入を減らす阻止誘電体層の能力を改善するために技術調査を行った。特許文献２、特許文献３、非特許文献１、及び非特許文献２を参照。上記文献のうち、非特許文献２は、ゲートは窒化タンタルを使用して実現され、阻止誘電体層は酸化アルミニウムを使用して実現され、約４ｎｍの比較的厚いトンネル誘電体層を持ったＳＯＮＯＳ型メモリーセル（ＴＡＮＯＳデバイスと呼ぶ）を開示する。窒化タンタルの比較的高い仕事関数はゲートからの電子注入を防ぎ、酸化アルミニウムの高い誘電率は、トンネル誘電体層の電界に比べて阻止誘電体層を通る電界の大きさを減少させる。非特許文献２は、メモリーセルの降伏電圧と、酸化アルミニウム層の厚みと、トンネル誘電体層の厚みとの間のトレードオフを報告している。ＴＡＮＯＳデバイス内に４ｎｍ厚二酸化シリコントンネル誘電体があるので、消去速度を達成するために比較的高い消去電圧が提案されている。消去速度の増加は、印加電圧の増加又はトンネル誘電体層の厚みの減少を必要とする。消去のための印加電圧の増加は降伏電圧によって制限される。トンネル誘電体層の厚みの減少は、上述のように電荷保持の問題によって制限される。
【０００５】
また、より低い電界での消去のためにトンネル誘電体層の性能を改善するために技術調査を行った。特許文献４（「ＢＥ‐ＳＯＮＯＳデバイス」を開示）、非特許文献３、非特許文献４、及び特許文献５を参照。
【０００６】
ＢＥ‐ＳＯＮＯＳ技術は、優れた性能を提供し、従来のＳＯＮＯＳ型メモリーの消去速度、耐久性、及び電荷保持の問題の多くを解消することが立証されている。しかし、消去飽和の問題はこのデバイスの動作パラメータを制限し続ける。また、デバイスサイズが縮小するとともに、消去飽和の問題がより深刻となることが予想される。
【０００７】
これらの従来技術は誘電率κが７を超える高κ誘電体、例えば、酸化アルミニウムの利点を強調してきた。より高い誘電率は、プログラム速度と消去速度を改善し、セルの閾値電圧ウィンドウを改善し、実効酸化膜厚みＥＯＴを減少させてプログラム及び消去時の動作電圧を下げることで性能を改善する。このＥＯＴは、当該層の厚みに二酸化シリコンの誘電率とこの材料の誘電率との比をかけたものとして定義される。しかし、酸化アルミニウム等の高κ材料を高品質で製造するのは困難である。また、電荷トラップ層の電荷トラップ効率は阻止誘電体の材料を変えると変化する。例えば、窒化シリコン／酸化シリコン界面は電荷リークに抗する「深い」電荷トラップ準位を提供する。特許文献６を参照。従って、高κ材料を阻止誘電体に使用した場合、より低いκで高品質の二酸化シリコンを使用した場合より電子励起電流が大きくなるトレードオフを伴う。勿論、阻止誘電体層に二酸化シリコンを使用すると、低κ材料における比較的高い電界強度により高閾値消去飽和の問題を引き起こす。
【０００８】
高閾値消去飽和の問題に取り組んだ１つの従来技術が、特許文献７に記載されている。特許文献７は２次電荷トラップ層を含む多層阻止誘電体構造を提案している。特許文献７によると、２次電荷トラップ層に電子をトラップすることで、該阻止誘電体構造にかかる電界の大きさは減少し、消去動作中の１次電荷トラップ層への電子注入を減少させる。特許文献７によると、このようにして、より低い消去飽和が実現される。
【０００９】
２００７年０８月２７日付で出願した同時係属の米国特許出願第１１／８４５，２７６に、阻止誘電体層は酸化アルミニウム等の高κ材料からなり、ＢＥ‐ＳＯＮＯＳトンネル層と組み合されたメモリーセルが記載されている。高κ阻止誘電体はこれを横切る電界の大きさを減少させ、従って、チャネルからの正孔注入による消去動作中の電子注入を減らす。しかし、このような高κ材料は欠陥を有する可能性が高く、この材料層を比較的厚くして電荷リーク、又は他の信頼性の問題を防ぐことが必要となる。２００７年０８月２７日付で出願した同時係属の米国特許出願第１１／８４５，３２１は、誘電率を増加させるためにドープされた高品質の二酸化シリコン膜を形成可能であることを利用する金属ドープ二酸化シリコンの使用を開示する。
【００１０】
一般に、チャネルからの正孔のトンネル現象を引き起こすための消去バイアス時にゲートからの電子注入が発生する問題（これは消去飽和を引き起こす）は、トンネル層における比較的高い電界の必要性から発生する。このトンネル層の高電界は、阻止誘電体層における高電界も必要とする。阻止誘電体層の誘電率を増加させると、阻止誘電体層内の電界の大きさが小さくなることで動作が改善される可能性が高い。しかし、高κ阻止誘電体層は標準的な二酸化シリコン層の場合より厚くなければならないので、トンネル層の電界の大きさは減少する。従って、これらの従来技術の恩恵はより厚い阻止誘電体層の必要性によって限定される。
【００１１】
特許文献８は、図５〜図７において阻止誘電体層の実効酸化膜厚みを最小にするよう試みながら多層阻止誘電体層を使用することを提案する。特許文献８では、高κ阻止酸化物の目的は、チャネルとゲートの間のスタックの特定の物理的厚みに対する実効酸化膜厚みＥＯＴを減少させ、ゲート注入を減らすことである（段落００３４〜００４２参照）。特許文献８の着想に従ってＥＯＴを減少させるために、多層阻止誘電体層において、バッファ層に比べて高κ層の厚みを厚くする。しかし、阻止誘電体層の実際の全厚みの大きな増加なしに、薄いバッファ酸化物層が保持と信頼性の点で大きな利益を提供するように思えない。また、高κ誘電体の使用の最近の研究は、例えば非特許文献５の図７に示されているように、そのようなセルのデータ保持は不十分であることを示している。
【００１２】
従って、高品質で容易に製造され、従来技術の信頼性とデータ保持の問題を解消する、非常に小さなメモリーデバイスに適用可能な新しいメモリー技術を提供することが望ましい。
【特許文献１】米国特許第７，０７５，８２８号明細書
【特許文献２】米国特許第６，９１２，１６３号明細書
【特許文献３】米国特許第７，１６４，６０３号明細書
【特許文献４】米国特許出願公開第２００６／０１９８１８９Ａ１号明細書
【特許文献５】米国特許出願公開第２００６／０２６１４０１Ａ１号明細書
【特許文献６】特開平１１−０４０６８２号公報
【特許文献７】米国特許出願公開第２００５／０００６６９６号明細書
【特許文献８】米国特許出願公開第２００３／００４７７５５Ａ１号明細書
【非特許文献１】Shinら, "A Highly Reliable SONOS-type NAND FIash  Memory Cell with Al2O3 or Top Oxide," IEDM, 2003 (MANOS)
【非特許文献２】Shinら, "A Novel NAND-type MONOS Memory using 63 nm Process Technology for a Multi-Gigabit Flash EEPROMs", IEEE 2005
【非特許文献３】Lueら, "BE-SONOS: A Bandgap Engineered SONOS with Excellent Performance and Reliability"(ＢＥ−ＳＯＮＯＳ：優れた性能と信頼性を持ったバンドギャップ操作ＳＯＮＯＳ), IEEE, December 2005
【非特許文献４】Wangら, "Reliability and Processing Effects of the Bandgap Engineered SONOS (BE-SONOS) Flash Memory", IEEE, May 2007
【非特許文献５】Changら, "Reliability Characteristics of TANOS (TaN/AlO/SiN/Oxide/Si) NAND FIash Memory with Rounded Coner (RC) Structure", Non-Volatile Semiconductor Memory Workshop, 2008 and 2008 International Conference on Memory Technology and Design. NVSMW/ICMTD 2008. Joint, 18-22 May 2008, Pages: 117 - 118
【発明の開示】
【課題を解決するための手段】
【００１３】
本発明の阻止誘電体操作電荷トラップメモリーセルは、阻止誘電体によってゲートから分離された電荷トラップ要素を含みゲートとチャネルとの間に位置する誘電体スタックを有する。該阻止誘電体は該電荷トラップ要素に接し高品質に作ることができる二酸化シリコン等の第１層と、該ゲートに接する第２層とを含む。該第２層は第１層より高い誘電率を有し、好ましく高κ材料、より好ましくは７を超える誘電率の材料でできている。後述するように、該第２層は該第１層の誘電率κ1より高い誘電率κ2を有し、該第２層の厚みは、該第１層の厚みのκ2／κ1倍より小さい。この厚みの関係は、バッファ層として働く比較的厚い第１層の使用を可能にし、デバイスの電荷保持特性、耐久性、及びリードディスターブ特性を含む全信頼性を向上させるとともに、ゲート注入を抑制して消去飽和レベルを下げる。
【００１４】
下記に詳細に説明するように、電子障壁高さと誘電率の両方がゲートとの界面において高く、ゲートからの電子注入を抑制すると期待される。一方、電荷トラップ要素に接する該第１層が該第２層の欠陥をマスクするバッファとして働き電荷保持特性を向上させる。
【００１５】
実施形態において、チャネルと該電荷トラップ要素の間にバンドギャップ操作トンネル層が設けられ、後述する多層阻止誘電体と組合わされて正孔トンネル現象による高速消去動作を可能にする。
【００１６】
従って、新しいメモリーセルは、高速プログラミングと消去飽和のない高速消去とを可能にする多層阻止誘電体構造体及びバンドギャップ操作トンネル層を有し、優れた信頼性と保持特性を提供する。このメモリーセルを製造するプロセスは、バンドギャップ操作トンネル層と組合わされた多層阻止誘電体を形成することを含む。
【００１７】
本明細書に記載された実施形態は、該電荷トラップ要素とゲートの間に阻止誘電体層を、チャネルと該電荷トラップ要素の間にトンネル層を有しているが、メモリーセルは逆にして、阻止誘電体がチャネルに接し、トンネル層がゲートに接するように作られてもよい。
【００１８】
この技術は、後述するメモリーにおいて、無視できるほどの電荷トラップ効率とバンドオフセット特性とを持った複数の材料の組合せからなるバンドギャップ操作トンネル誘電体と組合わされる。このバンドオフセット特性は、半導体との界面の薄い領域において相対的に大きな正孔トンネル障壁高さと、チャネル表面から例えば、２ｎｍ未満の第１位置において正孔トンネル障壁高さが相対的に低くなるよう価電子帯エネルギーレベルが増加することを含む。また、バンドオフセット特性は、チャネル表面から２ｎｍ超の第２位置において相対的に高い電子トンネル障壁高さの薄い層を設けて伝導帯エネルギーレベルが増加することを含む。この薄い層は相対的に低い正孔トンネル障壁高さの材料を該電荷トラップ要素から分離する。
【００１９】
本発明の電荷トラップデバイスの高κトップ誘電体（Ａｌ2Ｏ3等）と窒化物トラップ層の間の酸化物バッファ層は、より良好な信頼性を持ったメモリーセルをもたらす。一方、高κトップ誘電体は電界を弱め、消去時のゲート注入を抑制する。ゲート注入はゲートとＡｌ2Ｏ3との界面によって決定されるので、酸化物バッファ層の挿入は消去機構を変えることはない。実際、酸化物バッファ層は保持特性とリードディスターブ信頼性を劇的に改善することが示される。この酸化物バッファ層はＭＡ‐ＢＥ‐ＳＯＮＯＳデバイスの信頼性を大きく改善する。
【００２０】
高κトップ誘電体は、電荷トラップデバイスにおいて必須であると広く考えられている。元になった考え（C.H. Leeら, IEDM Tech. Dig., pp. 26.5.1 - 26.5.4, 2003）は浮遊ゲートデバイスにおける類似のものであり、高κポリ間誘電体を使用することでゲートカップリング比（ＧＣＲ）を増加させることができるというものである。しかし、電荷トラップデバイスは平面構造であり、浮遊ゲートセルと同じ種類のゲートカップリング比操作に依存しない。実際、平面構造の電荷トラップデバイスの場合、ボトムトンネル酸化膜内の電界は、簡単に｜ＶG−ＶT｜／ＥＯＴ（ＥＯＴは実効酸化膜厚）で決定され、トップ誘電体に依らない。一方、多くの現在のＭＡＮＯＳ構造体は比較的厚いＡｌ2Ｏ3を阻止層として使用し（リークを防ぐために）、大きなＥＯＴ（約１５ｎｍ）を有している（Y. Shinら, IEDM Tech. Dig., pp. 327-330, 2005）。このような大きなＥＯＴは理論によればプログラム／消去速度において助けとはならないはずである。
【００２１】
高κトップ誘電体の実際の役割は、消去時のゲート注入の抑制であると考えられる（S.C. Laiら, VLSI-TSA, pp. 14-15, 2007. S.C. Laiら, IEEE NVSMW, pp. 88-89, 2007）。高κトップ誘電体は消去時、より低い電界を有している。金属ゲートとトップ誘電体の間の伝導帯オフセット（障壁高さ）が十分高ければ、消去時ゲート注入はかなり抑制できる。ＭＡＮＯＳの実際の消去機構は電子励起である（厚いトンネル酸化膜を持つＭＯＮＯＳと同様に）と考えられる（S.C. Laiら, VLSI-TSA, pp. 14-15, 2007）。Ａｌ2Ｏ3を使用するゲート注入の抑制は、非常に大きな電界（＞１６ＭＶ／ｃｍ）が電子励起を増加させるのを可能にする。しかし、このような大きな電界はデバイスに重大な劣化をもたらし、絶縁破壊につながる（Y. Shinら, IEDM Tech. Dig., pp. 327-330, 2005）。
【００２２】
金属ゲートと、酸化アルミニウム阻止層と、バンドギャップ操作トンネル層とを備えるメモリーセルＭＡ‐ＢＥ‐ＳＯＮＯＳ（S.C. Laiら, IEEE NVSMW, pp. 88-89, 2007）が我々の同時係属の米国特許出願に記載されている。このようなセルは消去飽和のない速い消去速度を提供することが示されている。バンド操作ＯＮＯ障壁は効率的な正孔トンネル消去を提供するために使用される。しかし、我々はＡｌ2Ｏ3トップ誘電体の導入がデータ保持特性を大きく劣化させることを発見した。Ａｌ2Ｏ3が電荷リークの根本原因であると考えられる。この問題を解決するために、我々はＡｌ2Ｏ3と窒化膜の間に酸化物バッファ層を挿入する。従って、この新しい構造は本質的にＡｌ2Ｏ3トップキャップ層を持つＢＥ‐ＳＯＮＯＳ構造（H.T. Lueら, IEDM Tech. Dig., pp. 22.3.1-22.3.4, 2005）である。ゲート注入はゲートとＡｌ2Ｏ3との界面によって決まるので、酸化物バッファ層の挿入は、消去機構を変えることはない。一方、信頼性は大きく改善される。また、酸化アルミニウムの比較的薄い層はゲート注入を抑制するのに十分であり、酸化物バッファ層の厚みは酸化アルミニウム層の厚みの半分を超えてもよい。バッファ層の厚みは他の高κ材料の使用のために上述のように、第２層は第１層の誘電率κ1より高い誘電率κ2を有し、第２層の厚みは、第１層の厚みのκ2／κ1倍より小さいという関係によって一般化される。
【００２３】
本技術は、多層阻止誘電体層内の電界を減少させるための技術と組み合わされ、ゲート又はチャネル界面における相対的に高い伝導帯オフセットと、電荷トラップ要素と多層阻止誘電体層の間の高品質な界面（欠陥のない）とを維持する。結果として、より薄い阻止誘電体スタックを維持しながら高κ材料の利点が得られる。また、多層阻止誘電体層は消去に必要な電界の大きさを低減するための技術と組み合わされて、飽和のない高速消去動作を達成し、従来のデバイスに比べて大きなメモリーウィンドウを可能にする。また、本メモリーセルの電荷保持特性と耐久性は非常に良い。前記のより薄い阻止誘電体スタックは、所定の電圧時、トンネル層におけるより大きな電界をもたらし、メモリーの耐久性と電荷保持特性とを犠牲にすることなくより高速の消去動作を可能にする。
【００２４】
リード、プログラム、及び消去動作のために選択されたメモリーセルにバイアス電圧を印加するための回路がメモリーセルアレイに結合される。この消去動作は、２０Ｖ未満のゲートと半導体（チャネルとソース／ドレイン接合を含む）間動作電圧において１０ｍｓ未満でセル閾値を２Ｖ超低下させる高速消去動作を含む。
【００２５】
本発明の新メモリーセル構造は、良好なデータ保持特性とリードディスターブに対する高い耐性とを含む良好な信頼性を有している。この新メモリーセル構造は、高κキャップ層によってゲート注入を十分抑制することができるので、より低い消去飽和レベルとより大きなメモリーウィンドウとを有する。
【発明の効果】
【００２６】
従って、この新しいデバイスは４５ｎｍノードを超えるＮＡＮＤフラッシュ用途に適している。
【００２７】
本発明の他の特徴及び利点は、下記の詳細な説明と添付の図面と請求項から理解されるであろう。
【発明を実施するための最良の形態】
【００２８】
図１〜図３４を参照しながら、本発明の実施形態を詳細に説明する。
【００２９】
図１は多層阻止誘電体層とバンドギャップ操作誘電体トンネル層とを使用する電荷トラップメモリーセルの概略図である。メモリーセルは、半導体内にチャネル１０と、チャネル１０に隣接するソース１１及びドレイン１２とを備える。ゲート１８は、多層阻止誘電体層と、電荷トラップ層と、トンネル層とを含み誘電体材料でできた電荷蓄積構造体として働く多層スタックの上を覆う。
【００３０】
本実施形態のゲート１８は、Ｐ+ポリシリコンからなる。Ｎ+ポリシリコンを使用してもよい。他の実施形態は、金属、金属化合物、又はこれらの組合せ、例えば、白金、窒化タンタル、ケイ化金属、アルミニウム、又は他の金属又は金属化合物ゲート材料（例えば、Ｔｉ、ＴｉＮ、Ｔａ、Ｒｕ、Ｉｒ、ＲｕＯ2、ＩｒＯ2、Ｗ、ＷＮ等）をゲート１８に使用する。幾つかの用途では、４ｅＶ、好ましくは４．５ｅＶを超える仕事関数を持つ材料を使用することが好ましい。ゲートとして使用するのに適した様々な高仕事関数材料は上記特許文献２に記載されている。このような材料は通常、スパッターと物理的蒸着技術を使用して蒸着され、反応性イオンエッチングを使用してパターン形成される。
【００３１】
図１の実施形態では、誘電体トンネル層は、チャネル１０の表面１０ａ上の二酸化シリコンでできた正孔トンネル層と呼ばれる第１層１３を含む材料の複合体からなる。第１層１３は例えば現場蒸気生成ＩＳＳＧを使用し、必要に応じて蒸着後ＮＯアニールまたは蒸着時、雰囲気にＮＯを加えて窒化物形成を行うことで形成される。二酸化シリコンの第１層１３の厚みは２０Å未満、好ましくは１５Å以下である。代表的な実施形態では１０Åまたは１２Å厚である。
【００３２】
窒化シリコンの層１４（バンドオフセット層と呼ばれる）は、二酸化シリコンの第１層１３上に位置し、例えばジクロロシランＤＣＳとＮＨ3前駆体を６８０℃で使用する低圧化学蒸着法ＬＰＣＶＤを使用して形成される。別の実施形態では、バンドオフセット層はＮ2Ｏ前駆体を用いる同様のプロセスを使用して形成された酸窒化シリコンからなる。窒化シリコンの層１４の厚みは３０Å未満、好ましくは２５Å以下である。
【００３３】
二酸化シリコンの第２層１５（分離層と呼ばれる）は、窒化シリコンの層１４上に位置し、例えばＬＰＣＶＤ高温酸化物ＨＴＯ蒸着法を使用して形成される。二酸化シリコンの第２層１５の厚みは３０Å未満、好ましくは２５Å以下である。第１位置における価電子帯エネルギーレベルは、半導体との界面と第１位置の間の薄い領域を通過する正孔トンネル現象を引き起こすのに十分な電界は、第１位置の後の価電子帯エネルギーレベルを第１位置の後の操作トンネル誘電体内の正孔トンネル障壁を実際上無くすレベルに上げるのにも十分であるようなレベルである。この構造は、高速の電界アシスト正孔トンネル現象を可能にする一方、当該セルからデータを読み出す又は隣接するセルをプログラムする等の他の動作目的のために電界がないか、又は小さな電界が存在する時の該操作トンネル誘電体を通る電荷リークを効果的に防ぐ。
【００３４】
代表的なデバイスにおいて、操作トンネル誘電体層は、極薄酸化シリコン層Ｏ１（例えば１８Å以下）と、極薄窒化シリコン層Ｎ１（例えば３０Å以下）と、極薄酸化シリコン層Ｏ２（例えば３５Å以下）とを備え、その結果、半導体との界面から１５Å以下のオフセット点において価電子帯エネルギーレベルは約２．６ｅＶ増加する。第２オフセット点（界面から例えば約３０Å〜４５Å）において該Ｏ２層のより低い価電子帯エネルギーレベル（より高い正孔トンネル障壁）でかつより高い伝導帯エネルギーレベルの領域によってＮ１層を電荷トラップ層から分離する。正孔トンネル現象を引き起こすのに十分な電界は、該第２位置が界面からより離れた距離にあるので第２位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を実際上無くすレベルに上昇させる。従って、該Ｏ２層は、電界アシスト正孔トンネル現象をあまり妨げない、一方、低電界時にはリークを阻止する操作トンネル誘電体の能力を向上させる。
【００３５】
本明細書に記載したメモリーセルの実施形態は、Ｎ+ポリシリコン等のポリシリコンまたはアルミニウム等の金属からなるゲートを備える。別の実施形態では、Ｎ+ポリシリコンの仕事関数より大きな仕事関数を持つ材料、例えばＰ+ポリシリコン、白金、窒化タンタル、又は仕事関数、伝導度、製造性のために選ばれた他の材料からなる。
【００３６】
図２、図３を参照しながら、誘電体トンネル層の構造をより詳細に下記に説明する。
【００３７】
本実施形態の電荷トラップ層１６は、例えばＬＰＣＶＤを使用して形成された５０Åを超える（本実施形態の例えば約７０Åを含む）厚みの窒化シリコンからなる。他の電荷トラップ材料と構造、例えば酸窒化シリコン（ＳｉxＯyＮz）、シリコンリッチな窒化シリコン、シリコンリッチな酸化シリコン、ナノ粒子が埋め込まれたトラップ層等を使用してもよい。様々な電荷トラップ材料が上記特許文献５に記載されている。
【００３８】
本実施形態の阻止誘電体層はバッファ層１７Ａと高κキャップ層１７Ｂとのスタックである。高κとは誘電率が７を超えていることを表す。例えばＡｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等の材料がそうである。
【００３９】
二酸化シリコンのバッファ層は、湿式炉酸化プロセスにより窒化物から湿式転化によって形成されてもよい。他の実施形態は、高温酸化物（ＨＴＯ）又はＬＰＣＶＤ‐ＳｉＯ2を使用して実現されてもよい。酸化アルミニウムキャップ誘電体層は原子蒸着とその後に膜を強化するために約９００℃で６０秒間急速熱アニールすることにより形成されてもよい。
【００４０】
これらのプロセスを使用して欠陥がほとんどない酸化シリコンの層を形成することができ、これと酸化アルミニウム等の高κ、高伝導帯オフセット材料でできたキャップ層とが組合されて優れた保持特性と非常に低い消去飽和電圧とを持った阻止誘電体層を提供する。従って、ＥＯＴを下げ、動作電圧を下げることができる。
【００４１】
代表的な実施形態では、第１層１３は１３Åの二酸化シリコンであり、バンドオフセット層１４は２０Åの窒化シリコンであり、分離層１５は２５Åの二酸化シリコンであり、電荷トラップ層１６は７０Åの窒化シリコンであり、阻止誘電体層１７Ａ、１７Ｂは５Åと９０Åの間の酸化シリコンと５Åと９０Åの間の酸化アルミニウムのキャップ層とであってもよい。ゲート材料はＰ+ポリシリコン（仕事関数は約５．１ｅＶ）であってもよい。保持特性を改善するために、該酸化シリコンの層は３０Åを超える厚みを持つのが好ましい。
【００４２】
また、酸化シリコン（κ＝３．９）と酸化アルミニウム（κ＝約８）の組合せの場合、阻止誘電体層のトップ層１７Ｂの厚みとボトム層１７Ａの厚みの比は２未満にできることが分かった。一般に、トップ層１７Ｂの厚みは、ボトム層１７Ａの厚みの両誘電率の比倍より小さくできる。従って、上記阻止誘電体層は、電荷トラップ誘電体層に接する誘電率κ１の第１層１７Ａと、チャネル表面とゲートのうち１つに接するκ１より高い誘電率κ２の第２層１７Ｂとを含む。第２層１７Ｂは第１層１７Ａの厚みのκ２／κ１倍より小さい厚みを持つ。トップキャップ層が酸化アルミニウムである場合、誘電率は約８であり、障壁高さ又は伝導帯オフセットは３ｅＶより大きく、消去飽和のＶFB＜−２Ｖが得られる。Ａｌ2Ｏ3の障壁高さはＳｉＯ2とほぼ同じであり、酸化アルミニウムの電子障壁高さ又は伝導帯オフセットは、ゲートがＮ+ポリシリコンの場合、約３．１ｅＶである。
【００４３】
本明細書で説明するメモリーセルの例では、２０Ｖ未満の電圧で合理的な動作速度（プログラムと消去）を得るために、ゲートとチャネルの間の多層誘電体スタック（例えば、高κＯ‐Ｎ‐Ｏ‐Ｎ‐Ｏと高κＯ‐Ｎ‐Ｏ）の全実効酸化膜厚ＥＯＴは、１６０Å未満であるべきである。バンドギャップ操作（ＢＥ）ＯＮＯトンネル障壁又は単独層ＳｉＯ2トンネル酸化膜のＥＯＴは、約４０〜５５Å、好ましくは４５〜５０Åの範囲である。窒化物電荷トラップ層のＥＯＴは、通常約２５〜４０Å、好ましくは３０〜３５Åの範囲である。従って、本明細書で説明するメモリーセルの場合、多層阻止誘電体層（例えば、ＳｉＯ2バッファ層とＡｌ2Ｏ3）のＥＯＴは９５Å未満、好ましくは７５〜８５Åの範囲である。
【００４４】
図２は、図１の層１３〜１５のスタックを含む誘電体トンネル構造の伝導帯と価電子帯の低電界時のエネルギーレベルの概略図であり、Ｕ字形の伝導帯と逆Ｕ字形の価電子帯を示す。右側から、半導体のバンドギャップが領域３０に示され、正孔トンネル層の価電子帯と伝導帯が領域３１に示され、オフセット層のバンドギャップが領域３２に示され、分離層の価電子帯と伝導帯が領域３３に示され、電荷トラップ層の価電子帯と伝導帯が領域３４に示されている。負号の付いた円で表わされ電荷トラップ領域３４内にトラップされた電子は、３つの領域３１、３２、３３全てにおいてトンネル誘電体層の伝導帯は、該トラップのエネルギーレベルより高いので、チャネルの伝導帯へトンネルすることができない。電子トンネル現象の尤度は、トンネル誘電体層内のＵ字形の伝導帯の下で、トラップからチャネルへのエネルギーレベル水平線の上の面積と相関がある。従って、低電界時、電子トンネル現象はまず起らない。同様に、領域３０内のチャネルの価電子帯内の正孔は、領域３１、３２、３３の全厚みとチャネル界面での高い正孔トンネル障壁高さとによって、電荷トラップ層（領域３４）へのトンネリングを阻止される。正孔トンネル現象の尤度は、トンネル誘電体層内の逆Ｕ字形の価電子帯の上で、チャネルから電荷トラップ層へのエネルギーレベル水平線の下の面積と相関がある。従って、低電界時、正孔トンネル現象はまず起らない。正孔トンネル層が二酸化シリコンを含む代表的な実施形態では、約４．５ｅＶの正孔トンネル障壁高さは正孔トンネル現象を妨げる。窒化シリコンの価電子帯は、チャネルの価電子帯より１．９ｅＶ低い。従って、誘電体トンネル構造の全３つの領域３１、３２、３３の価電子帯は、チャネル領域３０の価電子帯よりかなり低い。従って、本明細書で説明するトンネル層は、半導体との界面にある薄い層（領域３１）の比較的大きな正孔トンネル障壁高さと、チャネル表面から２ｎｍ未満離れた第１位置での価電子帯エネルギーレベルの増加３７を含むバンドオフセット特性によって特徴付けられる。該バンドオフセット特性は、比較的高いトンネル障壁高さの材料でできた薄い層（領域３３）を設けたことによる、チャネルから離れた第２位置での価電子帯エネルギーレベルの減少３８を更に含む。これにより価電子帯は逆Ｕ字形となる。同様に、これら材料の選択によって、伝導帯はＵ字形となる。
【００４５】
図３は、正孔トンネル現象を起こす（図３でＯ１層の厚みは約１５Å）ために印加されたトンネル領域３１において約−１２ＭＶ／ｃｍの電界条件下における前記誘電体トンネル構造体のバンド概略図である。この電界下で価電子帯はチャネル表面から上向きに傾斜している。従って、チャネル表面からあるオフセット距離で誘電体トンネル構造の価電子帯のエネルギーレベルはかなり上昇し、図においてチャネル領域の価電子帯のバンドエネルギーレベルより上に上昇する。従って、チャネルの価電子帯レベルと、トンネルスタックの傾斜した逆Ｕ字形価電子帯の間の面積（図３の陰を付けた）が減少し、正孔トンネルの確率が大きく増加する。バンドオフセットは、高電界時、トンネル誘電体から領域３２のオフセット層と領域３３の分離層との阻止機能を効果的に消し、比較的小さな電界（例えば、Ｅ＜１４ＭＶ／ｃｍ）で大きな正孔トンネル電流を発生させる。
【００４６】
分離層（領域３３）はオフセット層（領域３２）を電荷トラップ層（領域３４）から分離する。これは、低電界時、実効的な電子と正孔両方に対する阻止能力を増加させ、電荷保持特性を向上させる。
【００４７】
本実施形態では、オフセット層３２は無視できる電荷トラップ効率を持つよう十分薄くなければならない。また、オフセット層は誘電体で、非伝導性である。従って、窒化シリコンを使用する実施形態では、オフセット層の厚さは３０Å未満、好ましくは約２５Å以下であるべきである。
【００４８】
二酸化シリコンを使用する実施形態では、正孔トンネル領域３１の厚さは２０Å未満、好ましくは１５Å未満であるべきである。例えば、好適な実施形態では、正孔トンネル領域３１は約１３Å又は１０Å厚の二酸化シリコンであり、上述の窒化プロセスを経て極薄の酸窒化シリコンとなる。
【００４９】
本発明の実施形態では、層間の明確な遷移のない酸化シリコン、酸窒化シリコン、及び窒化シリコンの複合体が必要な逆Ｕ字形価電子帯を持ち、チャネル表面から該オフセット距離で価電子帯のエネルギーレベルの、効率的正孔トンネル現象に必要な変化があれば、この複合体を用いてトンネル誘電体層を実現してもよい。また、他の材料の組合せを使用してバンドオフセットを実現してもよい。
【００５０】
本技術は、ＳＯＮＯＳ型メモリーの正孔トンネル現象に依存する必要性に関連する問題を解決したので、該トンネル誘電体層の説明は電子トンネリングではなく正孔トンネリングに注目する。例えば、実用的な速度の正孔トンネリングを許すのに十分薄い二酸化シリコンだけからなるトンネル誘電体は、薄すぎて電子トンネリングによるリークを阻止できない。しかし、上記バンドギャップ操作は電子トンネリングの性能も向上させる。従って、電子トンネリングによるプログラミングと、正孔トンネリングによる消去の両方は、バンドギャップ操作によってかなり向上する。
【００５１】
別の実施形態では、多層トンネルスタックは、従来のＭＯＮＯＳデバイスにおけるような単独層トンネル酸化膜又は他のトンネル層構造体で置き換えてもよい。従来のＭＯＮＯＳ（トンネル酸化膜＞３ｎｍ）は良好なデータ保持特性を有しているが、ＳｉＯ2トップ酸化膜がゲート注入をあまり抑制できないので、その消去飽和レベルはＮＡＮＤ用途には高すぎることが知られている。
【００５２】
上述したようにＭＡＮＯＳ／ＴＡＮＯＳが提案された。これらの構造体は、トップ酸化膜（κ＝３．９）の代りにＡｌ2Ｏ3（κ≒８）を使用する。この結果、消去飽和はかなり抑えられ、ＭＡＮＯＳデバイスは、ＭＯＮＯＳより低い消去飽和レベルと、大きなメモリーウィンドウを有する。しかし、単独の高κトップ誘電体の使用は新たな信頼性問題を引き起こす。これは、高κ誘電体がしばしば従来のＳｉＯ2トップ酸化膜よりリークが多いためである。従って、単独の高κトップ誘電体の使用は保持信頼性を提供しない。
【００５３】
開示したように、追加の高κキャップ膜がＭＯＮＯＳのトップ酸化膜上にキャップされる。この新しい構造は、バッファ層のリーク電流は小さく、トラップ層（ＳｉＮ）とバッファ層（ＳｉＯ2）との界面に深いトラップを形成するので、良好な保持特性及びリードディスターブ特性を有する。また、トップ高κ膜は、その高い誘電率によりゲート注入を抑制できる。従って、この新しい構造は、ＮＡＮＤフラッシュ用途に適した低消去飽和レベルと大きなメモリーウィンドウを得ることができる。
【００５４】
図４は、図１のものと同様の電荷トラップメモリーセルのゲートスタックの概略図であり、消去プロセス時の電界の動的挙動を示す。このゲートスタックは正孔トンネル層４３と、バンドオフセット層４４と、分離層４５とを含み、これらは組合わされて当該デバイスの誘電体トンネル層として働く。電荷トラップ層４６が誘電体トンネル層上に示されている。バッファ層４７Ａとキャップ層４７Ｂとを含む多層構造体からなる阻止誘電体層は、電荷トラップ層４６をゲート４８から分離する。消去プロセス時、電界はメモリーセルのゲートとチャネルに印加されたバイアス電圧ＶG、ＶWによって生成され、誘電体トンネル層４３、４４、４５を通る電界ＥTUN５０と、阻止誘電体層４７Ａ／４７Ｂを通る電界ＥB５１が発生する。誘電体トンネル層を通る電界ＥTUN５０の大きさは、電荷トラップ層４６内への正孔トンネル電流５２を引き起こすのに十分である。高い誘電率のために、阻止誘電体層のキャップ層４７Ｂを通る電界ＥB５１の大きさは、誘電体トンネル層内の二酸化シリコンを通る電界より約３．９／κだけ（３．９は二酸化シリコンの誘電率、κはキャップ層４７Ｂの誘電率）小さい。従って、ゲート４８の十分な電子親和力と、比較的低い電界ＥB５１と、阻止誘電体層４７Ａ／４７Ｂの厚みとのために、電子トンネル電流５３は実際上阻止され、消去飽和効果なしに大きなメモリーウィンドウを可能にする。本開示のメモリーデバイスは、消去時、誘電体トンネル層に１４ＭＶ／ｃｍ以下の最大電界が発生するのに十分な低バイアス電圧がゲートと半導体の間に印加され、これに対応して低電界が阻止誘電体層に存在する状態で動作可能である。
【００５５】
図５Ａ〜図５Ｄは阻止誘電体層の伝導帯概略図であり、図５Ａは阻止誘電体層が二酸化シリコン層単独の場合、図５Ｂは酸化アルミニウム層単独の場合、図５Ｃは第１例の二酸化シリコン／酸化アルミニウムのスタック層の場合、図５Ｄは第１例より酸化アルミニウム層が厚い第２例の二酸化シリコン／酸化アルミニウムのスタック層の場合である。ゲートからの電子注入のトンネル確率はこれらの図から理解できる。各物質内の電界の大きさは伝導帯の傾斜に反映される。従って、図５Ｃ、図５ＤにおいてＯ３とラベル付けされた二酸化シリコンバッファ層に対応する領域は、酸化アルミニウムキャップ層に対応する領域より大きな傾斜を持つ。ゲート界面における伝導帯オフセットは、伝導帯のステップの高さに反映される。図５Ａに示したようなバンドギャップ操作ＳＯＮＯＳデバイスの場合、伝導帯オフセットは比較的大きいが、電界が大きいのでトンネル確率は比較的高い。図５Ｂに示したような酸化アルミニウム阻止誘電体層の場合、比較的高い誘電率（例えば、７を超える）による伝導帯のより低い傾斜のために、また伝導帯オフセットは比較的高いい（例えば、３ｅＶを超える）のでトンネル確率は比較的低い。図５Ｃ、図５Ｄは、二酸化シリコンバッファ層と酸化アルミニウムトップ層を有する多層スタックの場合、酸化アルミニウムトップ層の厚みが最小値より大きい限り、ゲート注入のトンネル確率はほぼ同じであることを示唆する。従って、より薄い酸化アルミニウム層を有する実施形態図５Ｃのトンネル確率は、より厚い酸化アルミニウム層を有する実施形態図５Ｄとほぼ同じである。
【００５６】
上述したようなメモリーセルを図６に示すようにＮＡＮＤ型アレイ状に配置することができる。このアレイは複数のビット線ＢＬ‐１、ＢＬ‐２、ＢＬ‐３、ＢＬ‐４、・・・と複数のワード線ＷＬ‐１、ＷＬ‐２、・・・、ＷＬ‐Ｎ‐１、ＷＬ‐Ｎとを備える。各グループのＮ個のメモリーセルが直列に、対応するビット線に結合されたブロック選択トランジスタとソース線に結合されたソース選択トランジスタとの間に接続されている。ブロック選択ワード線ＢＳＴは横列に並んだブロック選択トランジスタに結合され、ソース選択ワード線ＳＳＴは横列に並んだソース選択トランジスタに結合されている。従って、例えば、代表的なビット線ＢＬ‐２では、ブロック選択トランジスタ６０は、ブロック選択ワード線ＢＳＴ信号に応答してメモリーセル６１‐１〜６１‐Ｎの列をビット線ＢＬ‐２に接続する。この列の最後のメモリーセル６１‐Ｎは、ソース選択ワード線ＳＳＴ信号に応答してこの列をソース線ＳＬに結合するソース選択トランジスタ６２に接続されている。
【００５７】
別の実施形態では、メモリーセルはフラッシュメモリーデバイスでしばしば使用されるＡＮＤ型アレイ、ＮＯＲ型アレイ、又はバーチャルグランド型アレイ状に配置されてもよい。
【００５８】
プログラミングは、ＮＡＮＤアレイにおいて、ＦＮ（Fowler Nordheim）トンネル現象を発生させる漸増ステップパルスプログラミング（ＩＳＰＰ）又は他のプロセスを適用することで実現される。ＩＳＰＰは、例えば、約＋１７Ｖのゲートバイアスから始まり、プログラミングステップ毎に約０．２Ｖだけ電圧を増加させるステップ状プログラミング電圧を印加することを含む。各パルスは例えば、約１０μｓの一定のパルス幅を持っていてもよい。この技術の変形例では、連続する各パルスのパルス幅と増分は、特定の実施形態の要求に合うように可変である。この種のメモリーセルは、従来に比べて直線状のプログラミング特性と、非常に大きなメモリーウィンドウを示し、多レベルプログラミング技術を用いて１セル当り多ビットを記憶するのに特に適している。別の実施形態では、いわゆる電圧パルス自己ブースト技術をプログラミングに適用する。また、アレイ特性に適合した他のバイアス構成を適用してもよい。
【００５９】
他のプログラミングバイアス技術を適用してもよい。ＮＯＲアレイの場合、従来の技術の他にホット電子トンネル現象又はＦＮトンネル現象を発生させる様々なバイアス構成を適用してもよい。
【００６０】
図７と図８は、ＮＡＮＤ型アレイで使用される本開示の代表的なメモリーセル構造の、ワード線を横切る断面図とワード線に沿った断面図をそれぞれ示す。図７はチャネル領域７４、７５と、チャネル領域に接するソース／ドレイン端子７１、７２、７３とを含む半導体７０を示す。ソース端子とドレイン端子の間のチャネル長は５０ｎｍ未満が好ましく、好適な実施形態では３０ｎｍ以下である。複合誘電体トンネル層７６、電荷トラップ層７７、多層阻止誘電体層７８Ａ／７８Ｂ、及びワード線層７９がチャネル領域７４、７５上のスタック８０、８１内に配列されている。
【００６１】
図８は、図７の構造のワード線に沿った断面を示し、図７と同じ符号を付けた同じスタックを含む。直列接続されたセルの縦列同士は浅いトレンチ分離ＳＴＩ構造体８２、８３、８４によって分離されている。図において、チャネル７４の表面と隣のチャネル７４Ａの表面は平面である。このデバイスの別の実施形態は、製造技術及び所望の製品に依って断面が凹状のチャネル表面か、又は凸状のチャネル表面を含む。誘電体トンネル層７６と、層７７、７８Ａ／７８Ｂ、７９を含むスタックのその他の部分は、チャネルが平面か凹状か凸状かに依らず一致する形状でチャネル表面を覆う。ＳＴＩ構造体（例えば、８２、８３）間のチャネル幅は５０ｎｍ未満が好ましく、ＳＴＩ技術が許す限り小さいのがより好ましい。
【００６２】
図９は、金属又はポリシリコンゲート、多層高κキャップ阻止誘電体、及びバンドギャップ操作トンネル誘電体層を有する上述した阻止誘電体操作ＢＥ‐ＳＯＮＯＳメモリーセルを使用する集積回路のブロック図である。集積回路８１０は、半導体基板上に阻止誘電体操作ＢＥ‐ＳＯＮＯＳメモリーセルを使用して実現されたメモリーアレイ８１２を含む。ワード線（横列）・ブロック選択デコーダ８１４は、メモリーアレイ８１２の横列に沿って配置された複数のワード線及びブロック選択線８１６に電気的に結合されている。ビット線（縦列）デコーダ・ドライバ８１８は、メモリーアレイ８１２の縦列に沿って配置された複数のビット線８２０に電気的に結合され、メモリーアレイ８１２のメモリーセルからのデータの読み出し、及び書き込みを行う。アドレスはバス８２２を介してワード線デコーダ・ドライバ８１４とビット線デコーダ８１８に供給される。ブロック８２４内のリードモード、プログラムモード、消去モードのための電流源を含むセンスアンプ及びデータ入力構造体は、ビット線デコーダ８１８にデータバス８２６を介して結合されている。データは、データ入力線８２８を介して集積回路８１０の入力／出力ポート、又は集積回路８１０内または外にある他のデータ供給元からブロック８２４内の該データ入力構造体に供給される。本実施形態では、汎用プロセッサーまたは専用回路、又はメモリーセルアレイに支援されたシステムオンチップ機能を提供するモジュールの組合せ等の他の回路８３０が集積回路８１０に含まれている。データは、データ出力線８３２を介してブロック８２４内のセンスアンプから集積回路８１０の入力／出力ポート、又は集積回路８１０内または外にある他のデータ供給先へ供給される。
【００６３】
アレイ８１２は、用途に依ってＮＡＮＤアレイ、ＡＮＤアレイ、又はＮＯＲアレイであってよい。得られる非常に大きなメモリーウィンドウが、１セル当り多ビットを記憶するのを可能にする。従って、多ビットセンスアンプが当該デバイスに含まれてよい。
【００６４】
本実施例のコントローラは、バイアス構成ステートマシン８３４を使用してバイアス構成供給電圧電流源８３６の用途、例えば、リード、プログラム、消去、消去ベリファイ、及びプログラムベリファイのワード線及びビット線電圧または電流を制御し、アクセス制御プロセスを使用してワード線／ソース線動作を制御する。コントローラ８３４は周知の専用論理回路を使用して実現されてもよい。別の実施形態では、コントローラ８３４は、当該デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサーであり、同じ集積回路上に実現されてもよい。更に別の実施形態では、専用論理回路と汎用プロセッサーとの組合せをコントローラ８３４の実現に使用してもよい。
【００６５】
図１０はシミュレートされたフラットバンド電圧（メモリーセルの閾値電圧に関係する）対消去バイアス時間のグラフであり、チャネル表面上の二酸化シリコン１３Åのトンネル層（Ｏ１）と、窒化シリコン２０Åのオフセット層（Ｎ１）と、二酸化シリコン２５Åの分離層（Ｏ２）とを備えるトンネル誘電体層と、窒化シリコン７０Åの電荷トラップ層（Ｎ２）と、二酸化シリコン９０Å厚の阻止誘電体（Ｏ３）とを有するメモリーセルの実施形態と、同様のセルで、阻止誘電体が酸化アルミニウム約８０Å厚の層でキャップされた二酸化シリコン約５０Å厚のバッファ層（Ｏ３）からなる実施形態（両実施形態の実効酸化膜厚は約１７８Åとなる）について、負１８Ｖ消去バイアスの時のシミュレートされた消去曲線を示す。これらの実施形態では、チャネルは接地され、ゲート電圧ＶGは約−１８Ｖである。プロットの軌跡１００１は、酸化アルミニウムキャップ層なしの実施形態の場合、負２Ｖより高いフラットバンド電圧で消去飽和が発生することを示す。しかし、プロットの軌跡１０００は、酸化アルミニウムキャップ層があると、少なくとも−４Ｖ未満のフラットバンド電圧まで消去飽和を避けられることを示す。
【００６６】
図１１は、同様のセルで電荷トラップ層Ｎ２の厚みが異なる場合のシミュレートされたフラットバンド電圧対消去バイアス時間のグラフである。二酸化シリコンバッファ層Ｏ３の厚みと酸化アルミニウムキャップ層の厚みとを調整する。電荷トラップ層は６０Å、バッファ層は３０Å、キャップ層は７０Åである実施形態は、電荷トラップ層は７０Å、バッファ層は５０Å、キャップ層は８０Åである実施形態よりずっと高い消去速度を有する。この消去速度特性は、前者の実効酸化膜厚がより小さく、トンネル層にかかる電界の大きさがより大きいことによって説明できる。しかし、電荷トラップ層は６０Åである実施形態では、バッファ層Ｏ３はキャップ層の厚みのκ２／κ１倍より小さい。従って、このようなセルの電荷保持時間は減少するであろう。
【００６７】
図１２は、二酸化シリコン約５０Å厚のバッファ層と酸化アルミニウム約８０Å厚のキャップ層とを有するメモリーセルの実施形態の、様々な消去バイアス電圧に対するシミュレートされたフラットバンド電圧対消去バイアス時間のグラフである。図示のように、消去速度は、消去バイアスを−１８Ｖから約−２０Ｖに増加させると大きく改善する。約−２０Ｖの消去バイアスにおいて、７Ｖを超える閾値の低減を約１００ｍｓで達成できる。２Ｖを超える閾値の低減を１ｍｓ未満で達成できる。
【００６８】
図１３は、ゲートはアルミニウムで阻止誘電体内にキャップ層があるメモリーセル実施形態とないメモリーセル実施形態の性能を例示する。アルミニウムゲートは比較的低い仕事関数を有している。しかし、キャップ誘電体層の使用が消去飽和閾値をほぼ負４Ｖのフラットバンド電圧に下げることが分かる。一方、単独の二酸化シリコン阻止層を持つ実施形態では、消去飽和は正１Ｖより高い。
【００６９】
図１４は、６０Å二酸化シリコンバッファ層と８０Å酸化アルミニウムキャップ層とを有する本開示のメモリーセル実施形態のベーク試験に対する保持特性を示す。図から分かるように、約３Ｖ、２Ｖ、１Ｖ、−１Ｖ、−２Ｖのフラットバンド電圧閾値の場合、電荷保持特性は１５０℃において百万秒までのベーク時間に対してかなり良好である。
【００７０】
図１５Ａと図１５Ｂは、それぞれ６０Å二酸化シリコンバッファ層と６５Å酸化アルミニウムキャップ層とを有するメモリーセル実施形態と、二酸化シリコンバッファ層がなく１５０Å酸化アルミニウム阻止層を有するメモリーセル実施形態との様々なリード電圧（例えば、ＮＡＮＤ構成におけるリード時ワード線電圧）に対するリードディスターブ特性を例示する。両実施形態は比較的小さい仕事関数のアルミニウムゲートを有する。図１５Ａに示すように、リード電圧が約７．６Ｖを超えても、百万リードサイクル試験にセル閾値電圧が１Ｖ超変わることなく合格する。一方、二酸化シリコンバッファ層なしの場合、この試験に合格する最大リード電圧は６Ｖに近い。
【００７１】
図１６は１５０Å厚酸化アルミニウム阻止層と６０Å二酸化シリコンバッファ層／６５Å酸化アルミニウムキャップ層のスタックとを有するＭＡ‐ＢＥ‐ＳＯＮＯＳ実施形態のリードサイクル数対リード電圧のグラフである。百万サイクル試験に合格するリードバイアスの場合、この試験から二酸化シリコンバッファ層の使用は耐久性を２桁超向上させることが予想される。
【００７２】
図１７は高κキャップ層７１７Ｂを含み図１のバンドギャップ操作トンネル層を持たないＭＯＮＯＳ多層スタックからなるメモリーセルを示す。図１７の高仕事関数ゲート７１８は任意の金属ゲート材料、或いはポリシリコンでできていてよい。高κキャップ層はゲート注入を十分に抑制できるので、仕事関数が４．３ｅＶと低いアルミニウム等の材料を含むほとんど全ての金属膜を使用できる。ＴａＮ、ＴｉＮ、Ｐ+ポリＳｉゲート、及びＮ+ポリＳｉゲートが好適である。白金もよい金属ゲート材料である。他の材料はＴｉ、Ｔａ、Ａｌ、Ｗ、ＷＮ、ＲｕＯ2等を含む。
【００７３】
キャップ層７１７Ｂは、６を超える誘電率の高誘電率層、例えばＡｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等である。本発明では、Ａｌ2Ｏ3、ＨｆＯ2が好適である。高κトップキャップ層の厚みは３〜２０ｎｍである。
バッファ層７１７Ａは窒化物から湿式転化されたＳｉＯ2、高温酸化物（ＨＴＯ）、ＬＰＣＶＤ‐ＳｉＯ2等であってもよい。しかし、湿式転化ＳｉＯ2が好適である。バッファ層７１７Ａの好適な厚みは、０．５〜８ｎｍである。この厚みはキャップ層７１７Ｂの厚みのκ１／κ２倍を超えるという関係を満たす。
【００７４】
二酸化シリコンのバッファ層と酸化アルミニウムのキャップ層とを使用する実施形態の場合、ＳｉＯ2バッファ層の厚みの範囲は、２０〜７０Åの範囲が好ましい。Ａｌ2Ｏ3キャップ層の厚みは５０Å未満が好ましい。好適な実施形態は約６０ÅのＳｉＯ2バッファ層と約４０ÅのＡｌ2Ｏ3キャップ層を使用する。
【００７５】
電荷トラップ層７１６は高いトラップ密度を提供する窒化シリコンが好ましい。例えば、酸窒化シリコン、シリコンリッチな窒化物、及びシリコンリッチな酸化物を含む他の材料を電荷トラップ層として使用できる。
【００７６】
トンネル層７１４はシリコンチャネル上に３〜５ｎｍの範囲の厚みで形成される。シリコン基板の酸化によって形成されるトンネル酸化膜である炉酸化膜が本実施形態では好適である。
【００７７】
図１８は、典型的なＭＯＮＯＳと、上記高κキャップ層を有するＭＯＮＯＳと、ＭＡＮＯＳとの消去特性を示す。セルの寸法が下記の表に示されている。白金がシミュレーションにおけるゲート材料である。ＭＡＮＯＳと高κキャップ層を有するＭＯＮＯＳとは、ＭＯＮＯＳより低い消去飽和レベルと大きなメモリーウィンドウを有する。また、ＭＡＮＯＳと高κキャップ層を有するＭＯＮＯＳとは、高い消去速度も有している。
【００７８】
【表１】
0005281849.tif 000002
単位：Å
【００７９】
従来の阻止酸化膜としての単独のＳｉＯ2層と比較して、高κキャップ層はより高い誘電率を持ち、ゲート電子注入を十分に抑制できる。従って、高κキャップ層は阻止酸化膜のＥＯＴスケーリングを考慮しても良好である。
【００８０】
図１９は、ＭＯＮＯＳと、高κキャップ層を有するＭＯＮＯＳと、ＭＡＮＯＳとの保持特性を示す。ＭＯＮＯＳと高κキャップ層を有するＭＯＮＯＳとはＭＡＮＯＳより良好な保持特性を有している。これはトップ酸化膜（ＳｉＯ2）により不安定な高κ／ＳｉＮ界面がないためである。
【００８１】
図２０は、ＭＡＮＯＳと、高κキャップ層を有するＭＯＮＯＳとのリードディスターブ特性を示す。不安定な高κ／ＳｉＮ界面がないために高κキャップ層を有するＭＯＮＯＳはまた良好な性能を示す。
【００８２】
要約すると、高κキャップ層を有するＭＯＮＯＳは、上記表の３つの実施形態のうちで最も良好な性能、例えば、低消去飽和レベル、大きなメモリーウィンドウ、良好な保持特性、リードディスターブに対する良好な耐性を有する。
【００８３】
上記実施形態はｎチャネルデバイスを使用して実現され、ソース端子とドレイン端子はｎ型不純物がドープされている。本技術は、ソース端子とドレイン端子はｐ型不純物がドープされるｐチャネルデバイスを使用しても実現できる。
【００８４】
上記実施形態は平面チャネル表面を持つデバイスを使用して実現されている。本技術は、円筒形チャネル表面、フィン形チャネル、凹状チャネル等の非平面構造のデバイスを使用して実現されてもよい。
【００８５】
上記実施形態では電荷蓄積スタックは、トンネル層がチャネル表面上にあり、阻止誘電体層がゲートに隣接するよう構成されている。別の実施形態では、電荷蓄積スタックは、トンネル層がゲートに隣接し、阻止誘電体層がチャネル表面上にあるよう逆転されてもよい。
【００８６】
メモリーセル及びメモリーアーキテクチャが、バッファ層と高誘電率材料のキャップ層とを含む複合多層阻止誘電体層を使用して提供される。この複合構造は該高誘電率材料と電荷トラップ層の間の不安定な界面をなくす。実験結果は本デバイスが消去飽和を抑制し、優れたデータ保持特性を提供することを示している。非常に大きなメモリーウィンドウ（７Ｖを超える）と、優れたサイクル耐久性、リードディスターブ耐性、及びデータ保持特性とが示された。４５ｎｍ以下のオーダーのゲート長を持つメモリーセルを提供できる。
【００８７】
S.C. Laiら, IEEE NVSMW, pp. 88-89, 2007に記載のものに基本的に類似のＭＡ‐ＢＥ‐ＳＯＮＯＳの作製に基づいて実験結果を得た。Ａｌ2Ｏ3蒸着前に、窒化物の一部を転化して得られた様々な酸化物バッファ層が炉湿式酸化によって形成される。このデバイスの典型的なＴＥＭ断面図を図２１に示す。ＳｉＯ2バッファ層を持つＭＡＮＯＳも比較のために作製した。
【００８８】
図２２はＢＥ‐ＳＯＮＯＳの消去速度が同じＥＯＴのＭＯＮＯＳよりずっと速いことを示す。これはＢＥ‐ＳＯＮＯＳのＯＮＯトンネル障壁が消去時のチャネル正孔トンネル効率を大きく改善し、一方、ＭＯＮＯＳ内の電子励起が非常にゆっくりであるためである。一方、ゲート材料は消去飽和に大きな影響がある。高い仕事関数の金属ゲート（例えば、Ｐｔ）がこのタイプのセルのゲート注入を抑制するのに必要である。
【００８９】
ゲート注入を抑制するために、追加のＡｌ2Ｏ3層がＢＥ‐ＳＯＮＯＳの上に形成される。図２３は様々なＳｉＯ2バッファ層を持つＭＡ‐ＢＥ‐ＳＯＮＯＳの消去特性を比較する。図は、ＭＡ‐ＢＥ‐ＳＯＮＯＳが「ｎタイプ」（低仕事関数）Ａｌゲートを使用しても、ＰｔゲートＢＥ‐ＳＯＮＯＳのように低消去飽和レベルを有することを示す。高い仕事関数の金属ゲートと組み合わせた時、消去飽和は更に改善することが予想できる。
【００９０】
図２３において、ＳｉＯ2バッファ層を持つＭＡ‐ＢＥ‐ＳＯＮＯＳの明らかに低い消去速度は、高いＥＯＴのためである。消去速度を公平に比較するために、図２４に示すように過渡解析（H.T. Lueら, IEEE Electron Device Letters, vol. 25, pp.816-818, 2004）を使用する。Ｊ‐Ｅプロットは明らかに、全てのデバイスが、同じＯＮＯトンネル障壁を持っているので同じ消去電流密度を有することを示している。これにより、酸化物バッファ層は消去機構に影響しないことが立証された。
【００９１】
我々は追加の酸化物バッファ層を有するＭＡＮＯＳも研究した。図２５は酸化物バッファ層を挿入してもＭＡＮＯＳと基本的に同様の消去性能であることを示す。しかし、ＭＡＮＯＳは、電子励起が基板正孔注入に比べて非常にゆっくりであるために、ＢＥ‐ＳＯＮＯＳよりずっと消去速度が遅いことを示す。従って、ＭＡＮＯＳは消去速度の点で実用性がより低い。
【００９２】
図２６は１５０℃における様々な酸化物バッファ層を持ったＭＡ‐ＢＥ‐ＳＯＮＯＳの保持特性を比較する。より厚い酸化物バッファ層はデータ保持特性を改善することができる。このことはＡｌ2Ｏ3が電荷リークを引き起こすことを示唆する。図２７はリードディスターブ試験結果を示す。本デバイスは高ゲート電圧（＞６Ｖ）ストレスに耐えることができる。図２８はＶread＜７Ｖ時、リードディスターブ寿命が１Ｍリードサイクルを超えることを示す。図２９はバッファ層が薄くなるとリードディスターブが少しずつ劣化し、酸化物バッファ層の厚みが酸化アルミニウムキャップ層の厚みの半分以上である場合かなり改善することを示す。従って、これらの結果によると、上述したように比較的厚いバッファ層を設けるのが望ましい。
【００９３】
図３０は様々なＳｉＯ2バッファ層厚みのＭＡ‐ＢＥ‐ＳＯＮＯＳのサイクル耐久性を示す。全てのデバイスが、１０，０００Ｐ／Ｅサイクル後、メモリーウィンドウを十分維持できる。
【００９４】
４０Å厚酸化物バッファ層と６０Å厚酸化アルミニウムキャップ層を含むＭＡ‐ＢＥ‐ＳＯＮＯＳ（１３/２０/２５/５０/４０/６０）のサイクル試験後の保持特性が図３１に示されている。デバイスは先ず３Ｖのフラットバンド電圧レベルにプログラムされた。サイクル試験後のデバイスは比較的大きな初期電荷損失を示す。しかし、長期の保持特性は新生状態と類似している。
【００９５】
図３２は、５０Å二酸化シリコンバッファ層と６０Å酸化アルミニウムキャップ層を含むアルミニウムゲートＭＡ‐ＢＥ‐ＳＯＮＯＳデバイスと、５０Å二酸化シリコン単独阻止層を含むＴｉＮゲートＢＥ‐ＳＯＮＯＳデバイスと、二酸化シリコンバッファ層なしで１５０Å酸化アルミニウムキャップ層を含むＭＡ‐ＢＥ‐ＳＯＮＯＳデバイスと、二酸化シリコンバッファ層なしの白金ゲートＭＡＮＯＳデバイスとを含む様々なデバイスの保持特性を比較する。図において、ＴｉＮゲートＢＥ‐ＳＯＮＯＳが最良の保持性能を示す。ＭＡＮＯＳと、酸化物バッファ層なしのＭＡ‐ＢＥ‐ＳＯＮＯＳの両方が悪い保持性能を示す。このデータは窒化物電荷トラップ層に直接接しているＡｌ2Ｏ3が電荷リークを引き起こすことを示唆する。
【００９６】
Ａｌ2Ｏ3トップ誘電体のスケーリング可能性も調べた。図３３は様々なＡｌ2Ｏ3厚みのＭＡ‐ＢＥ‐ＳＯＮＯＳを比較する。４ｎｍＡｌ2Ｏ3と３ｎｍ酸化物バッファ層も良好な消去性能を維持できることを示す。図３４において、４ｎｍＡｌ2Ｏ3と３ｎｍ酸化物バッファ層は良好なデータ保持特性も有している。
【００９７】
上記において好適な実施形態と実施例を参照しながら本発明を開示したが、これらの実施例は限定する意図ではなく、例示することを意図していることは、理解されるべきである。本発明の思想と添付の請求項の範囲内に入る変更及び組合せを当業者は容易に想到するであろうことは考慮されている。
【図面の簡単な説明】
【００９８】
【図１】本発明に係るメモリーセルの実施形態の概略図である。
【図２】低電界時のバンドオフセット技術を含むトンネル誘電体層のバンド線図である。
【図３】高電界時のバンドオフセット技術を含むトンネル誘電体層のバンド線図である。
【図４】本発明に係るメモリーセルの実施形態の消去動作時の電界とトンネル電流とを例示する。
【図５Ａ】単独二酸化シリコン層からなる阻止誘電体層の伝導帯線図である。
【図５Ｂ】単独酸化アルミニウム層からなる阻止誘電体層の伝導帯線図である。
【図５Ｃ】第１例の二酸化シリコン／酸化アルミニウム層スタックからなる阻止誘電体層の伝導帯線図である。
【図５Ｄ】第１例より酸化アルミニウム層が厚い第２例の二酸化シリコン／酸化アルミニウム層スタックからなる阻止誘電体層の伝導帯線図である。
【図６】本発明のメモリーセルを使用するＮＡＮＤ型メモリーアレイの概略図である。
【図７】ＮＡＮＤ構成の本発明のメモリーセルのワード線に垂直な単純化された断面図である。
【図８】ＮＡＮＤ構成の本発明のメモリーセルのワード線に沿った単純化された断面図である。
【図９】本発明の実施形態に係るメモリーセルとバイアス回路とを使用する集積回路のブロック図である。
【図１０】フラットバンド電圧対消去バイアス時間のグラフであり、単独二酸化シリコン層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルと本開示の多層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルの消去曲線を示す。
【図１１】フラットバンド電圧対消去バイアス時間のグラフであり、異なる多層阻止誘電体構造体の消去曲線を示す。
【図１２】フラットバンド電圧対消去バイアス時間のグラフであり、本開示の多層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルの異なる消去バイアス電圧に対する消去曲線を示す。
【図１３】フラットバンド電圧対消去バイアス時間のグラフであり、アルミニウムゲートを有し、単独二酸化シリコン層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルと多層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルの消去曲線を示す。
【図１４】フラットバンド電圧対ベーク時間のグラフであり、多層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルの様々な閾値レベルの時の電荷保持特性を示す。
【図１５Ａ】多層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルの様々なリード電圧に対するフラットバンド電圧の変化対ストレス時間のグラフである。
【図１５Ｂ】単独酸化アルミニウム層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルの様々なリード電圧に対するフラットバンド電圧の変化対ストレス時間のグラフである。
【図１６】多層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルと単独酸化アルミニウム層阻止誘電体を有するＢＥ‐ＳＯＮＯＳセルとのリードサイクル数対リード電圧のグラフである。
【図１７】高κキャップ層を有するＭＯＮＯＳ型メモリーセルの単純化された断面図である。
【図１８】ＭＯＮＯＳと、高κキャップ層を有するＭＯＮＯＳと、ＭＡＮＯＳとの消去特性を示す。
【図１９】ＭＯＮＯＳと、高κキャップ層を有するＭＯＮＯＳと、ＭＡＮＯＳとの保持特性を示す。
【図２０】ＭＯＮＯＳと、高κキャップ層を有するＭＯＮＯＳと、ＭＡＮＯＳとのリードディスターブ特性を示す。
【図２１】ＳｉＯ2バッファ層を有するＭＡ‐ＢＥ‐ＳＯＮＯＳのＴＥＭ顕微鏡写真を示す。
【図２２】異なるゲート材料を含むＭＯＮＯＳとＢＥ‐ＳＯＮＯＳの消去特性を示し、Ａｌ（ｎ型）、ＴｉＮ（中間ギャップ）、Ｐｔ（ｐ型）が比較される。ＢＥ‐ＳＯＮＯＳがＭＯＮＯＳよりずっと速い消去速度を持ち（両デバイスともＥＯＴは約１３０Å）、ＢＥ‐ＳＯＮＯＳの場合、より高い仕事関数の金属ゲートの消去飽和がより低い。
【図２３】様々な厚みのＳｉＯ2バッファ層を有するＰｔゲートＢＥ‐ＳＯＮＯＳとＡｌゲートＭＡ‐ＢＥ‐ＳＯＮＯＳとのＶG＝−１５Ｖにおける消去特性を示す。ＡｌゲートＭＡ‐ＢＥ‐ＳＯＮＯＳはＰｔゲートＢＥ‐ＳＯＮＯＳと同様に低い消去飽和レベルを示す。これはＡｌ2Ｏ3トップキャップ層はゲート注入をかなり抑制できることを示す。
【図２４】図２３のデバイスの消去過渡電流密度を示す。全てのサンプルが同じ消去Ｊ‐Ｅ曲線を示す。これは全てのデバイスが、同じＯＮＯトンネル障壁を持っているので同じ消去機構を有することを示唆している。
【図２５】酸化物バッファ層ありのＭＡＮＯＳとなしのＭＡＮＯＳの消去速度の比較を示す。ＳｉＯ2バッファ層ありのＭＡＮＯＳとなしのＭＡＮＯＳのＥＯＴはそれぞれ１５．４ｎｍと１７．２ｎｍである。ゲート材料は両デバイスともアルミニウムである。
【図２６】様々な厚みの酸化物バッファ層を持ったＭＡ‐ＢＥ‐ＳＯＮＯＳの１５０℃ベーク保持特性を示す。より厚い酸化物バッファ層がデータ保持特性を改善する。
【図２７】酸化物バッファ層を有するＭＡ‐ＢＥ‐ＳＯＮＯＳ（１３/２０/２５/５０/４０/６０）のリードディスターブ試験結果を示す。様々なゲート電圧が消去状態（ＶFB＝−１．５Ｖ）に印加される。
【図２８】図２７と同じ４ｎｍＳｉＯ2バッファ層を有するＭＡ‐ＢＥ‐ＳＯＮＯＳのリード数対Ｖread曲線を示す。リード数＝（初期ＶFB＝−１．５ＶでΔＶFB＝１Ｖとなるストレス時間）／（１ｍｓリードアクセス時間）。Ｖread＜７Ｖ時、リード数は１Ｍリードサイクルを超える。
【図２９】異なる厚みのＳｉＯ2バッファ層を持ったＭＡ‐ＢＥ‐ＳＯＮＯＳのリードディスターブ特性を示す。より薄い酸化物バッファ層がわずかに改善されたリードディスターブ特性を示す。
【図３０】異なる厚みのＳｉＯ2バッファ層を持ったＭＡ‐ＢＥ‐ＳＯＮＯＳのサイクル耐久性を示す。１０Ｋサイクルストレス後、全てのデバイスがメモリーウィンドウを十分維持できる。
【図３１】４ｎｍＳｉＯ2バッファ層を有するＭＡ‐ＢＥ‐ＳＯＮＯＳの異なるＰ／Ｅサイクル後の保持特性を示す。全てのデバイスが先ずＶFB＝３Ｖにプログラムされ、１５０℃でベークされる。サンプルの膜スタックは１３/２０/２５/５０/４０/６０であり、ゲートはＡｌ金属である。
【図３２】酸化物バッファ層を持ったＭＡ‐ＢＥ‐ＳＯＮＯＳ（１３/２０/２５/５０/５０/６０）と、ＴｉＮゲートＢＥ‐ＳＯＮＯＳ（１３/２０/２５/５０/５０）と、酸化物バッファ層のないＭＡ‐ＢＥ‐ＳＯＮＯＳと、酸化物バッファ層のないＭＡＮＯＳとの保持特性の比較を示す。
【図３３】異なる厚みのＡｌ2Ｏ3を持ったＭＡ‐ＢＥ‐ＳＯＮＯＳの消去特性を示す。非常に薄い（４ｎｍ）Ａｌ2Ｏ3トップキャップ層は良好な消去性能を示し、消去飽和レベルは低い（ＶFB＜−２Ｖ）。
【図３４】ＳｉＯ2バッファ層を有し、異なるＡｌ2Ｏ3厚みのＭＡ‐ＢＥ‐ＳＯＮＯＳの１５０℃ベーク保持特性を示す。ゲート材料はアルミニウム（Ａｌ）である。
【図１】
0005281849.tif 000003
【図２】
0005281849.tif 000004
【図３】
0005281849.tif 000005
【図４】
0005281849.tif 000006
【図５Ａ】
0005281849.tif 000007
【図５Ｂ】
0005281849.tif 000008
【図５Ｃ】
0005281849.tif 000009
【図５Ｄ】
0005281849.tif 000010
【図６】
0005281849.tif 000011
【図７】
0005281849.tif 000012
【図８】
0005281849.tif 000013
【図９】
0005281849.tif 000014
【図１０】
0005281849.tif 000015
【図１１】
0005281849.tif 000016
【図１２】
0005281849.tif 000017
【図１３】
0005281849.tif 000018
【図１４】
0005281849.tif 000019
【図１５Ａ】
0005281849.tif 000020
【図１５Ｂ】
0005281849.tif 000021
【図１６】
0005281849.tif 000022
【図１７】
0005281849.tif 000023
【図１８】
0005281849.tif 000024
【図１９】
0005281849.tif 000025
【図２０】
0005281849.tif 000026
【図２２】
0005281849.tif 000027
【図２３】
0005281849.tif 000028
【図２４】
0005281849.tif 000029
【図２５】
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【図２６】
0005281849.tif 000031
【図２７】
0005281849.tif 000032
【図２８】
0005281849.tif 000033
【図２９】
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【図３０】
0005281849.tif 000035
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図２１】
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