(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板にディープトレンチ構造を有する第１の素子分離膜を形成してＮＭＯＳ領域とＰＭＯＳ領域を分離するステップと、
（ｂ）前記ＮＭＯＳ領域に前記第１の素子分離膜よりも浅い深さにドープされたＰウェルを形成し、前記ＰＭＯＳ領域に前記第１の素子分離膜よりも浅い深さにドープされたＮウェルを形成するステップと、
（ｃ）前記ＰウェルにＮ型ドリフト領域を形成し、前記ＮウェルにＰ型ドリフト領域を形成するステップと、
（ｄ）前記第１の素子分離膜より浅いトレンチ構造を有し、前記Ｎ型及びＰ型ドリフト領域の各々と第１の素子分離膜との間に複数の第２の素子分離膜を形成するステップと、
（ｅ）前記ＮＭＯＳ領域と前記ＰＭＯＳ領域にそれぞれゲート酸化膜とゲート電極を形成するステップと、
（ｈ）前記Ｎウェルの内部に形成された第２の素子分離膜と前記第１の素子分離膜との間に前記Ｎウェルと直に接触するＮ型バルクイオン注入領域を形成するステップと、
（ｉ）前記Ｐウェルの上部に形成された第２の素子分離膜と前記第１の素子分離膜との間に前記Ｐウェルと直に接触するＰ型バルクイオン注入領域を形成するステップと
を含むことを特徴とするディープトレンチ構造を有する半導体素子の製造方法。
【請求項２】
（ｆ）前記Ｎ型ドリフト領域にゲート電極を挟んでＮ型ソース領域とドレイン領域を形成するステップと、
（ｇ）前記Ｐ型ドリフト領域にゲート電極を挟んでＰ型ソース領域とドレイン領域を形成するステップと、
をさらに含むことを特徴とする請求項１に記載のディープトレンチ構造を有する半導体素子の製造方法。
【請求項３】
前記第１の素子分離膜は、３〜６μｍの深さと０．４〜１．３μｍの幅を有するように形成することを特徴とする請求項１に記載のディープトレンチ構造を有する半導体素子の製造方法。
【請求項４】
前記複数の第２の素子分離膜は、０．７〜１．５μｍの深さと０．３〜１．０μｍの幅を有するように形成することを特徴とする請求項１に記載のディープトレンチ構造を有する半導体素子の製造方法。
【請求項５】
前記複数の第２の素子分離膜は、
前記Ｎ型ドリフト領域及び前記Ｐ型ドリフト領域より更に深いことを特徴とする請求項１に記載のディープトレンチ構造を有する半導体素子の製造方法。
【請求項６】
前記第１の素子分離膜は、
酸化膜とポリシリコン膜との二重層であることを特徴とする請求項１に記載のディープトレンチ構造を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディープトレンチ構造を有する半導体素子の製造方法に係り、より詳しくは、高電圧の動作電圧に応じて高濃度にドープされる隣り合う素子のウェルとウェルを効率よく隔離するためのディープトレンチ構造を有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体回路の高集積化が進むに伴い、種々の機能の集積回路が同じ製品に共存することになった。この理由から、多重電圧／電流駆動用の高電圧トランジスター（High Voltage Transistor）が望まれる。
【０００３】
一方、薄膜トランジスター液晶ディスプレイ素子（Thin Film Transistor-Liquid Crystal Device；ＴＥＦ−ＬＣＤ）は駆動回路と制御回路を備えているが、制御回路は５Ｖロジックに構成され、且つ、駆動部は３０Ｖ以上の高電圧トランジスターから構成されているため、標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor ＦＥＴ）工程によっては製造することができず、高電圧素子の製造工程を適用する場合には制御回路の電力消耗が大きくなると共に製品のサイズも増大してしまうという不都合がある。
【０００４】
かような不都合を解消するために、１．２μｍロジック技術に高電圧トランジスターを適用する目的でマスク工程とイオン注入工程を追加して、ロジック素子の特性を変えることなく電圧と電流のレベルを容易に調節可能な方法が提案されている。
【０００５】
一方、通常の高電圧素子の場合、高電圧に耐えるために深いウェルが採用されるが、動作電圧が高くなるほど、隣り合うウェル同士を隔離させることが困難であるという不都合がある。
【０００６】
すなわち、図１に示すように、高電圧ウェルＨＮＷが形成された基板にはドリフト領域１が形成され、且つ、その上部にゲート酸化膜２及びゲート電極３が形成される。
【０００７】
また、ゲート電極３を基準として両側のドリフト領域１には、狭幅の素子分離膜４により電気的に隔離されるソース／ドレイン領域５とバルクイオン注入領域６が形成される。
【０００８】
ここで、ソース／ドレイン領域５とバルクイオン注入領域６との隔離は狭幅の素子分離膜４により行われるが、高い動作電圧を有する高電圧素子から高電圧ウェルＨＮＷを隔離するためには、小さな深さを有するトレンチ構造によって、図１に示すように、広幅の素子分離膜７を形成しなければならないため、素子のサイズ増大を引き起こし、駆動ドライバーＩＣとして不向きである。
【０００９】
すなわち、最近の傾向は小型化、高集積化及び低コストを要しているのに対し、素子のサイズ増大により素子のコスト高及び集積度の低下を引き起こし、駆動ドライバーＩＣとしての使用に好適ではないという不都合がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、各ウェル領域よりも深いディープトレンチ構造の素子分離膜を形成し、浅いトレンチ構造の素子分離膜によりドリフト領域のソース領域とドレイン領域を隔離することにより、高電圧の動作電圧を必要とするＰＭＯＳ領域およびＮＭＯＳ領域のウェルを効率よく隔離可能なディープトレンチ構造を有する半導体素子及びその製造方法を提供するところにある。
【課題を解決するための手段】
【００１４】
上記の課題を解消するために、本発明によるディープトレンチ構造を有する半導体素子の製造方法は、（ａ）半導体基板にディープトレンチ構造を有する第１の素子分離膜を形成してＮＭＯＳ領域とＰＭＯＳ領域を分離するステップと、（ｂ）前記ＮＭＯＳ領域に前記第１の素子分離膜よりも浅い深さにドープされたＰウェルを形成し、前記ＰＭＯＳ領域に前記第１の素子分離膜よりも浅い深さにドープされたＮウェルを形成するステップと、（ｃ）前記ＰウェルにＮ型ドリフト領域を形成し、前記ＮウェルにＰ型ドリフト領域を形成するステップと、（ｄ）前記第１の素子分離膜より浅いトレンチ構造を有し、前記Ｎ型及びＰ型ドリフト領域の各々と第１の素子分離膜との間に複数の第２の素子分離膜を形成するステップと、（ｅ）前記ＮＭＯＳ領域と前記ＰＭＯＳ領域にそれぞれゲート酸化膜とゲート電極を形成するステップと、（ｈ）前記Ｎウェルの内部に形成された第２の素子分離膜と前記第１の素子分離膜との間に前記Ｎウェルと直に接触するＮ型バルクイオン注入領域を形成するステップと、（ｉ）前記Ｐウェルの上部に形成された第２の素子分離膜と前記第１の素子分離膜との間に前記Ｐウェルと直に接触するＰ型バルクイオン注入領域を形成するステップとを含むことを特徴とする。
【００１５】
また、本発明によるディープトレンチ構造を有する半導体素子の製造方法は、（ｆ）前記Ｎ型ドリフト領域にゲート電極を挟んでＮ型ソース領域とドレイン領域を形成するステップと、（ｇ）前記Ｐ型ドリフト領域にゲート電極を挟んでＰ型ソース領域とドレイン領域を形成するステップと、をさらに含むことを特徴とする。
【発明の効果】
【００１６】
本発明は、高電圧の動作電圧に応じて高濃度にドープされる各ウェルをディープトレンチ構造の素子分離膜により隔離することにより広幅構造のトレンチを形成することから、高電圧素子のウェルを隔離する従来の技術の問題点が改善され、その結果、素子の高集積化と小型化及びサイズ減少によるコスト節減の効果が得られる。
【発明を実施するための最良の形態】
【００１７】
図２は、本発明によるディープトレンチ構造を有する半導体素子の高電圧領域を示す断面図であり、図３は、本発明によるディープトレンチ構造を有する半導体素子の低電圧領域を示す断面図である。なお、ここでは、低電圧領域についての詳細な説明は省略する。
【００１８】
図２及び図３を参照すると、半導体基板１０は、それぞれディープトレンチ構造を有する第１の素子分離膜１６によりＰＭＯＳ領域とＮＭＯＳ領域にそれぞれ分離され、それぞれ互いに反対型のＮウェルＨＮＷとＰウェルＨＰＷが形成されている。
【００１９】
また、ＮウェルＨＮＷとＰウェルＨＰＷの上部にはゲート酸化膜２０ａ、２０ｂとゲート電極２２ａ、２２ｂが積層されている。
【００２０】
さらに、各ゲート電極２２ａ、２２ｂの両側の各ウェルＨＮＷ、ＨＰＷ内には各ウェルとは反対型にドープされたＰ型ドリフト領域Ｐ  ＤｒｉｆｔとＮ型ドリフト領域Ｎ  Ｄｒｉｆｔが形成される。
【００２１】
さらに、各ドリフト領域Ｐ Ｄｒｉｆｔ、Ｎ Ｄｒｉｆｔには各ドリフト領域Ｐ Ｄｒｉｆｔ、Ｎ Ｄｒｉｆｔと同じ導電型にドープされたソース領域とドレイン領域がゲート電極２２ａ、２２ｂを挟んで所定の距離だけ離れて形成される。
【００２２】
すなわち、ＰＭＯＳ領域におけるゲート電極２２ａの一方の側のＰ型ドリフト領域Ｐ ＤｒｉｆｔにはＰ型ソース領域３０ａが形成され、ゲート電極２２ａの他方の側のＰ型ドリフト領域Ｐ ＤｒｉｆｔにはＰ型ドレイン領域３２ａが形成される。
【００２３】
また、ＮＭＯＳ領域におけるゲート電極２２ｂの一方の側のＮ型ドリフト領域Ｎ ＤｒｉｆｔにはＮ型ドレイン領域３２ｂが形成され、ゲート電極２２ｂの他方の側のＮ型ドリフト領域Ｎ ＤｒｉｆｔにはＰ型ソース領域３０ｂが形成される。
【００２４】
さらに、各ドリフト領域の外側には第１の素子分離膜１６よりも浅いトレンチ構造を有する第２の素子分離膜１８が形成される。
【００２５】
ここで、第１の素子分離膜１６は３〜６μｍの深さと０．４〜１．３μｍの幅を有し、第２の素子分離膜１８は０．７〜１．５μｍの深さと０．３〜１．０μｍの幅を有する。
【００２６】
また、ＰウェルＨＰＷとＮウェルＨＮＷの上部にはそれぞれ第２の素子分離膜１８によりソース領域３０ａ、３０ｂ及びドレイン領域３２ａ、３２ｂと隔離されるバルクイオン注入領域４０ａ、４０ｂが形成される。
【００２７】
ここで、各バルクイオン注入領域４０ａ、４０ｂは各ウェルのピックアップのためのものであり、ウェルと同じ型にドープされる。
【００２８】
このように、本発明は、ウェルの深さよりも深いトレンチ構造を有する素子分離膜を形成して素子の各ウェル間の電気的な隔離を効率よく行うことにより、高電圧の動作電圧を必要とする素子の小型化及び高集積化を達成することができる。
【００２９】
図４Ａ及び図４Ｂは、本発明によるディープトレンチ構造を有する半導体素子の製造方法を示す工程断面図である。
【００３０】
先ず、図４Ａを参照すると、半導体基板１０の上にパッド酸化膜１２とパッド窒化膜１４を形成した後、素子分離膜領域を限定するためにパッド窒化膜１４とパッド酸化膜１２をこの順にエッチングする。
【００３１】
次いで、パッド窒化膜１４をハードマスクとして半導体基板１０を所定の深さにエッチングして深いトレンチを形成する。
【００３２】
次いで、図４Ｂに示すように、通常の素子分離膜の形成工程により深いトレンチの埋め込み及び平坦化を行って３〜６μｍの深さと０．４〜１．３μｍの幅を有する第１の素子分離膜１６を形成することにより、ＮＭＯＳ領域とＰＭＯＳ領域を分離する。
【００３３】
すなわち、図示はしないが、パッド窒化膜１４を除去した後、深いトレンチに、サイドウォール酸化膜（図示せず）を、９００〜１２００℃、好ましくは、１０５０℃のドライ酸化工程により、１００〜３００Å、好ましくは、２００Åの厚さに形成する。
【００３４】
また、ＨＬＤ酸化膜（図示せず）を、１５００〜２５００Å、好ましくは、２０００Åの厚さへの蒸着工程、ポリシリコンギャップ埋め工程及びエッチバックウェット酸化工程、９００〜１１００℃、好ましくは、１０００℃のウェット酸化工程により、１０００〜２０００Å、好ましくは、１５００Åの厚さに形成する。
【００３５】
次いで、第１の素子分離膜１６により分離されたＰＭＯＳ領域とＮＭＯＳ領域に第１の素子分離膜１６よりも浅い深さにドープされたＮウェルＨＮＷとＰウェルＨＰＷを形成する。
【００３６】
すなわち、ＮＭＯＳ領域をフォトレジストパターンにマスクした後、高濃度のＮ型不純物イオン注入工程を行うことにより、ＰＭＯＳ領域にＮウェルＨＮＷを形成し、ＰＭＯＳ領域をフォトレジストパターンにマスクした後、高濃度のＰ型不純物イオン注入工程を行うことにより、ＮＭＯＳ領域にＰウェルＨＰＷを形成する。
【００３７】
図４Ｃを参照すると、ＮウェルＨＮＷとＰウェルＨＰＷにそれぞれＰ型ドリフト領域Ｐ ＤｒｉｆｔとＮ型ドリフト領域Ｎ Ｄｒｉｆｔを形成した後、各ドリフト領域に注入されたイオンが拡散されるように熱処理工程を行う。
【００３８】
すなわち、フォトレジストパターンによりＮウェルＨＮＷの上部の一部だけを露出させた後、低濃度のＰ型不純物イオン注入工程を行うことにより、Ｐ型ドリフト領域Ｐ Ｄｒｉｆｔを形成し、フォトレジストパターンによりＰウェルＨＰＷの上部の一部だけを露出させた後、低濃度のＮ型不純物イオン注入工程を行うことにより、Ｎ型ドリフト領域Ｎ Ｄｒｉｆｔを形成する。
【００３９】
また、各ドリフト領域の外側に所定のフォトリソグラフィ工程を行うことにより第１の素子分離膜１６よりも浅い、すなわち、０．７〜１．５μｍの深さと０．３〜１．０μｍの幅を有する第２の素子分離膜１８を形成する。
【００４０】
ここで、第２の素子分離膜１８は、通常の素子分離工程を用いて形成するものであって、ハードマスクを用いたエッチング、サイドウォール酸化膜の形成、ライナー窒化膜の形成、バッファー酸化膜の形成、ＨＬＤ酸化膜及びＨＤＰ酸化膜の形成、化学機械的な平坦化、ＨＬＤアニールなどの工程により形成する。
【００４１】
図４Ｄを参照すると、基板の上部に酸化膜及びポリシリコン膜を形成した後、フォトリソグラフィ工程を行うことにより、ＰＭＯＳ領域とＮＭＯＳ領域にそれぞれゲート酸化膜２０ａ、２０ｂとゲート電極２２ａ、２２ｂを形成する。
【００４２】
次いで、図４Ｅに示すように、ゲート電極２２ａ、２２ｂの両側のドリフト領域Ｐ Ｄｒｉｆｔ、Ｎ Ｄｒｉｆｔにそれぞれソース領域３０ａ、３０ｂとドレイン領域３２ａ、３２ｂを形成する。
【００４３】
すなわち、ＰＭＯＳ領域のＰ型ドリフト領域Ｐ Ｄｒｉｆｔに高濃度のＰ型イオン注入を行うことにより、ゲート電極２２ａを挟んで所定の距離だけ離れるようにソース領域３０ａとドレイン領域３２ａを形成する。
【００４４】
また、ＮＭＯＳ領域のＮ型ドリフト領域Ｎ Ｄｒｉｆｔに高濃度のＮ型イオン注入を行うことにより、ゲート電極２２ｂを挟んで所定の距離だけ離れるようにソース領域３０ｂとドレイン領域３２ｂを形成する。
【００４５】
さらに、ＮウェルＨＮＷとＰウェルＨＰＷに第２の素子分離膜１８によりソース領域またはドレイン領域３０ａ、３０ｂと隔離されるバルクイオン注入領域４０ａ、４０ｂを形成する。
【００４６】
このとき、ＮウェルＨＮＷにはＮ型バルクイオン注入領域４０ａを形成し、ＰウェルＨＰＷにはＰ型バルクイオン注入領域４０ｂを形成する。
【００４７】
この後、通常の隔離膜形成とメタル工程及び配線工程を行う。
【００４８】
図５は、本発明によるディープトレンチ構造を有する半導体素子の特性を示すグラフであって、ＰＭＯＳの電流−電圧曲線（Ｉ−Ｖ曲線）を示すグラフである。
【００４９】
同図を参照すると、本発明によるディープトレンチ構造を有する半導体素子はＶＧ＝−２０Ｖに動作可能であり、しかも、飽和電流特性に優れていることが分かる。これは、ＮウェルＨＮＷとＰウェルＨＰＷとの間に深いトレンチが形成されて効率よい隔離が達成され、その結果、内電圧に耐えるように設計されたためである。
【図面の簡単な説明】
【００５０】
【図１】従来の技術による半導体素子の高電圧領域を示す断面図。
【図２】本発明によるディープトレンチ構造を有する半導体素子の高電圧領域を示す断面図。
【図３】本発明によるディープトレンチ構造を有する半導体素子の低電圧領域を示す断面図。
【図４ａ】本発明によるディープトレンチ構造を有する半導体素子の製造方法を示す工程断面図。
【図４ｂ】本発明によるディープトレンチ構造を有する半導体素子の製造方法を示す工程断面図。
【図４ｃ】本発明によるディープトレンチ構造を有する半導体素子の製造方法を示す工程断面図。
【図４ｄ】本発明によるディープトレンチ構造を有する半導体素子の製造方法を示す工程断面図。
【図４ｅ】本発明によるディープトレンチ構造を有する半導体素子の製造方法を示す工程断面図。
【図５】本発明によるディープトレンチ構造を有する半導体素子の特性を示すグラフであって、ＰＭＯＳの電流−電圧曲線（Ｉ−Ｖ曲線）を示すグラフ。
【符号の説明】
【００５１】
１０：基板、
１２：パッド酸化膜、
１４：パッド窒化膜、
１６：第１の素子分離膜、
１８：第２の素子分離膜、
２０ａ、２０ｂ：ゲート酸化膜、
２２ａ、２２ｂ：ゲート電極、          
３０ａ、３０ｂ：ソース／ドレイン領域、
４０、４０ｂ：バルクイオン注入領域
【図１】
0005229626.tif 000002
【図２】
0005229626.tif 000003
【図３】
0005229626.tif 000004
【図４ａ】
0005229626.tif 000005
【図４ｂ】
0005229626.tif 000006
【図４ｃ】
0005229626.tif 000007
【図４ｄ】
0005229626.tif 000008
【図４ｅ】
0005229626.tif 000009
【図５】
0005229626.tif 000010