(57)【特許請求の範囲】
【請求項１】
半導体素子と、薄膜トランジスタとを有する半導体装置であって、
前記半導体素子は、
第１の不純物領域を有する第１の半導体膜と、
前記第１の半導体膜上の第１の絶縁膜と、
前記第１の絶縁膜上の分割された複数の電極と、
前記複数の電極の間に形成されたサイドウォールと、
前記第１の不純物領域の一部に形成された金属シリサイド層と、を有し、
前記複数の電極の間には、前記第１の不純物領域が形成され、
前記金属シリサイド層は前記第１の半導体膜の第１の方向の両端に形成され、
前記複数の電極は、前記第１の方向には分割されず、前記第１の方向と交差する第２の方向に分割され、
前記薄膜トランジスタは、
前記第１の不純物領域と同一工程で形成された第２の不純物領域を有する第２の半導体膜と、
前記第２の半導体膜上の第２の絶縁膜と、
前記第２の絶縁膜上のゲート電極と、
前記ゲート電極の側壁に形成されたサイドウォールと、
前記第２の不純物領域の一部に形成された金属シリサイド層と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと言う）の特性を評価するための評価用素子（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ：以下、ＴＥＧと言う）に関する。また該ＴＥＧの作製方法、該ＴＥＧを用いた半導体装置における電気特性の評価方法及び該ＴＥＧを用いて評価した半導体装置に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタ（ＴＦＴ）は非晶質半導体膜で構成されていたため、１０ｃｍ２／Ｖ・ｓｅｃ以上の電界効果移動度を持つＴＦＴを得ることはほとんど不可能であった。しかし、結晶性半導体膜で構成されたＴＦＴが登場し、高い電界効果移動度を持つＴＦＴを実現することが可能となった。
【０００３】
結晶性半導体膜のＴＦＴは高い電界効果移動度を持つため、ＴＦＴを使って各種機能回路を同一基板上に同時に作製することが可能である。例えば、表示装置において、以前は表示部にドライバＩＣなどを実装して駆動回路としていたのに対し、結晶性半導体膜のＴＦＴを用いることで、同一基板上に表示部とシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などで構成される駆動回路を配置することが可能となった。駆動回路はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとからなるＣＭＯＳ回路を基本として形成されている。駆動回路ではオン電流駆動能力を高めるためにオン電流値を十分確保する必要がある。
【０００４】
オン特性を向上させる方法として、ＴＦＴの寄生抵抗を下げる方法がある。具体的には、ソース領域、ドレイン領域にメタルシリサイドを設けて、寄生抵抗を小さくするものである（例えば特許文献１参照）。
【０００５】
ソース領域、ドレイン領域をメタルシリサイド化した場合には、シリコン（Ｓｉ）の不純物領域の表面にメタルシリサイドが形成され、メタルシリサイドとＳｉの接触領域が形成される。その際、Ｓｉの不純物領域の抵抗が高いとメタルシリサイドとＳｉの接触部はショットキー接合となる。ショットキー接合が形成されると接触抵抗が高く、ＴＦＴのオン特性が下がる。オン特性を向上させるには、Ｓｉの抵抗を低くして、メタルシリサイドとＳｉの接触部をオーミックな接合にする必要がある。
【０００６】
また、各種回路でＳｉを抵抗として用いる場合があるが、メタルシリサイド化を行うと全てのＳｉ表面がメタルシリサイド化され、抵抗が低くなり過ぎてしまう。そのため、メタルシリサイド化したＳｉを抵抗として用いると回路面積が大きくなるという問題があった。
【０００７】
Ｓｉを抵抗として使用する領域のＳｉ上のみメタル、あるいはメタルシリサイドを除去するという方法もあるが、工程数が増加するという問題があった。
【特許文献１】特開平１０−９８１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
現在、サブミクロンＴＦＴの研究が盛んに行われている。しかし、メタルシリサイド化の手法を用いて、ソース領域及びドレイン領域をメタルシリサイド化した場合、Ｓｉの不純物領域の抵抗を測定することは困難であった。
【０００９】
その為、ＴＦＴを作製した際に目的とするオン特性が得られていない場合、Ｓｉの抵抗が高いことが原因なのか、それともＳｉの抵抗は十分に低く他に原因があるのかを調べることが困難であった。
【００１０】
ＴＦＴ作製後に、Ｓｉの抵抗を測定することが可能であれば、Ｓｉの抵抗値から、メタルシリサイドとＳｉの接触がオーミックな接合になっているか推定することができる。ＴＦＴの特性が異常な場合、Ｓｉの抵抗を測定して、規格値を外れていることが確認できれば、プロセスへのフィードバックを速やかに行うことが可能となる。
【００１１】
以上より、本発明は、ソース領域及びドレイン領域がメタルシリサイド化されたＴＦＴを有する基板において、Ｓｉの不純物領域の抵抗を測定することを課題とする。また、不純物領域のメタルシリサイド化を行うが、一方で不純物領域の一部がメタルシリサイド化されないＳｉ領域を、工程数を増やすことなく作製することを課題とする。ＴＦＴ作製後のＳｉの抵抗を測定することにより、工程へのフィードバックを行い、歩留まりの向上を図ることを課題とする。
【課題を解決するための手段】
【００１２】
本発明者は、通常のＴＦＴ形成工程のＳｉの抵抗を測定するＴＥＧの構造を変更し、ある特定の測定条件で測定することにより、メタルシリサイド化を行った基板で、Ｓｉの抵抗を測定するＴＥＧを考えた。
【００１３】
本発明の特徴の一つは、ＴＦＴが形成されるものと同一の基板上に形成され、不純物領域を有する半導体膜と、半導体膜上に形成された絶縁膜と、絶縁膜上に形成され半導体膜上で第１の方向（チャネル幅方向）に間隔ａを空けて複数に分割された電極と、電極の側壁に接して形成された幅ｂの絶縁物及び複数に分割された電極間の領域に形成された絶縁物と、不純物領域の一部の表面に形成されたシリサイド層と、シリサイド層と接続する配線と、複数に分割された電極に接続する配線を有し、複数に分割された電極と電極の間の領域は、絶縁物で覆われ、シリサイド層を有しない領域である半導体装置を特徴とする。
【００１４】
また、本発明は、不純物領域のメタルシリサイド化を行う一方で不純物領域の一部がメタルシリサイド化されないＳｉ領域を、工程数を増やすことなく作製することができる。そして、このメタルシリサイド化されていないＳｉの不純物領域を抵抗とした抵抗素子を作製することができるため、必要に応じて、この抵抗素子を回路の抵抗として用いることで、回路面積を縮小することができる。
【００１５】
本発明の特徴の一つは、島状の半導体膜を形成し、半導体膜に接する第１の絶縁膜を形成し、半導体膜及び第１の絶縁膜を覆って導電膜を形成し、導電膜をエッチングし、第１の絶縁膜を介して半導体膜と重なり、且つ半導体膜上で第１の方向に間隔ａを空けて複数に分割された電極を形成し、電極をマスクにして半導体膜に不純物元素を添加し、不純物領域を形成し、電極及び前記半導体膜を覆って第２の絶縁膜を形成し、第２の絶縁膜を異方性エッチングする工程を有し、第２の絶縁膜を異方性エッチングする工程において、電極の側面には幅ｂの絶縁物が形成され、且つ複数に分割された電極間の領域には絶縁物が形成され、電極間の間隔ａと前記電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしていることを特徴とする。
【００１６】
本発明の特徴の一つは、半導体素子と、薄膜トランジスタとを備えた半導体装置の作製方法であって、前記半導体素子の作製工程及び前記薄膜トランジスタの作製工程は、島状の半導体膜を形成し、半導体膜に接する第１の絶縁膜を形成し、半導体膜及び第１の絶縁膜を覆って導電膜を形成し、導電膜をエッチングし、第１の絶縁膜を介して半導体膜と重なる電極を形成し、電極をマスクにして半導体膜に不純物元素を添加し、不純物領域を形成し、電極及び半導体膜を覆って第２の絶縁膜を形成し、第２の絶縁膜を異方性エッチングし、半導体膜の一部を露出させ、半導体膜の露出している部分に接する金属膜を形成した後、加熱処理をして前記半導体膜の露出している部分に金属シリサイド層を形成する工程を共に有し、半導体素子は、導電膜をエッチングする工程において、半導体膜上で電極が第１の方向に間隔ａを空けて複数に分割されており、第２の絶縁膜を異方性エッチングする工程において、電極の側面には幅ｂの絶縁物が形成され、且つ複数に分割された電極間の領域には絶縁物が形成され、電極間の間隔ａと前記電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしていることを特徴とする。
【００１７】
本発明の特徴の一つは、半導体素子の特性に基づき、薄膜トランジスタの特性を評価する半導体装置の評価方法であって、前記半導体素子の作製工程及び前記薄膜トランジスタの作製工程は、島状の半導体膜を形成し、半導体膜に接する第１の絶縁膜を形成し、半導体膜及び第１の絶縁膜を覆って導電膜を形成し、導電膜をエッチングし、第１の絶縁膜を介して半導体膜と重なる電極を形成し、電極をマスクにして半導体膜に不純物元素を添加し、不純物領域を形成し、電極及び半導体膜を覆って第２の絶縁膜を形成し、第２の絶縁膜を異方性エッチングし、半導体膜の一部を露出させ、半導体膜の露出している部分に接する金属膜を形成した後、加熱処理をして前記半導体膜の露出している部分に金属シリサイド層を形成する工程を共に有し、半導体素子は、導電膜をエッチングする工程において、半導体膜上で電極が第１の方向に間隔ａを空けて複数に分割されており、第２の絶縁膜を異方性エッチングする工程において、電極の側面には幅ｂの絶縁物が形成され、且つ複数に分割された電極間の領域には絶縁物が形成され、電極間の間隔ａと前記電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしており、半導体素子の電極下の半導体膜が非導通となる電圧を電極に印加し、半導体素子の半導体膜の抵抗を測定することにより不純物領域の抵抗を求め、不純物領域の抵抗に基づき、薄膜トランジスタの特性を評価することを特徴とする。
【００１８】
本発明の特徴の一つは、不純物領域を有する半導体膜と、半導体膜に接し、不純物領域の一部を露出するように形成された絶縁膜と、絶縁膜を介して半導体膜と重なり、且つ半導体膜上で第１の方向に間隔ａを空けて複数に分割された電極と、電極の側面に形成された幅ｂの絶縁物及び複数に分割された電極間の領域に形成された絶縁物と、不純物領域の露出している部分に形成された金属シリサイド層とを有し、電極間の間隔ａと電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしていることを特徴とする。
【００１９】
本発明の特徴の一つは、半導体素子と、薄膜トランジスタとを備えた半導体装置であって、半導体素子及び薄膜トランジスタは、不純物領域を有する半導体膜と、半導体膜に接し、不純物領域の一部を露出するように形成された絶縁膜と、絶縁膜を介して半導体膜と重なる電極と、不純物領域の露出している部分に形成された金属シリサイド層とをそれぞれ有し、半導体素子は、半導体膜上で電極が第１の方向に間隔ａを空けて複数に分割されており、電極の側面に形成された幅ｂの絶縁物及び複数に分割された電極間の領域に形成された絶縁物を有し、電極間の間隔ａと電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしている。
【発明の効果】
【００２０】
本発明は、不純物領域をメタルシリサイド化したＴＦＴ作製工程において、工程数を増加させることなく、不純物領域の一部がメタルシリサイド化されていないＳｉ領域を有する評価用の半導体素子を形成することができる。この半導体素子を用いて、ある特定の測定条件で測定することにより、Ｓｉの不純物領域の抵抗を測定することができ、工程不良の発見が容易となり、工程へのフィードバックが容易となる。
【００２１】
本発明は、不純物領域のメタルシリサイド化を行う一方で不純物領域の一部がメタルシリサイド化されないＳｉ領域を、工程数を増加させることなく形成することができるため、メタルシリサイド化されていないＳｉの不純物領域を回路の抵抗素子に用いることにより、回路サイズの縮小が容易となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
また、以下に示す実施の形態１〜７は実施可能な範囲で自由に組み合わせることが可能である。
（実施の形態１）
【００２４】
以下に、薄膜トランジスタ（ＴＦＴ）と、評価用素子（ＴＥＧ）に用いる半導体素子の構造及びその作製方法について、図１〜図１２を用いて説明する。各図面の（ａ）（ｂ）（ｃ）は、（ａ）はＴＦＴの作製工程を示す断面図であり、（ｂ）はＴＥＧの作製工程を示す断面図であり、（ｃ）はＴＥＧの作製工程を示す上面図である。（ａ）と（ｂ）は断面の切り方が異なっており、（ａ）はチャネル長方向の断面図を示しているのに対し、（ｂ）はチャネル幅方向（ＴＥＧをＴＦＴとみなした場合）の断面図を示している。つまり、（ｂ）は（ｃ）のＡ−Ａ’における断面図であるのに対し、（ａ）は（ｃ）で言うとＡ−Ａ’と交わる方向の断面図である。
本実施の形態の半導体装置のプロセス評価に用いられるＴＥＧは、不純物領域を有する半導体膜と、半導体膜に接する絶縁膜と、絶縁膜を介して半導体膜と重なり、且つ半導体膜上で第１の方向に間隔ａを空けて複数に分割された電極と、電極の側面に形成された幅ｂの絶縁物及び複数に分割された電極間の領域に形成された絶縁物とを有し、電極間の間隔ａと電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしている。
【００２５】
まず、図１（ａ）（ｂ）（ｃ）に示すように、基板１１１上に下地絶縁膜１１２を１００〜３００ｎｍ形成する。基板１１１としてはガラス基板、石英基板、プラスティック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。
【００２６】
下地絶縁膜１１２は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）（酸化窒化珪素とも言う）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（窒化酸化珪素とも言う）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造を用いることができる。特に、基板からの汚染が懸念される場合には、下地絶縁膜を形成するのが好ましい。
【００２７】
また、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマで、ガラス基板の表面を直接処理しても良い。プラズマの生成はラジアルスロットアンテナを用いたマイクロ波励起のプラズマ処理装置を用いることができる。このとき、窒素（Ｎ２）、またはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）などの窒化物気体を導入すると、ガラス基板の表面を窒化することができる。このガラス基板の表面に形成された窒化物層は、窒化珪素を主成分とするので、ガラス基板側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化珪素膜または酸窒化珪素膜をプラズマＣＶＤ法で形成して下地絶縁膜１１２としても良い。
【００２８】
他にも、酸化珪素や、酸窒化珪素などによる下地絶縁膜１１２の表面に対し同様なプラズマ処理を行うことにより、その表面及び表面から１〜１０ｎｍの深さを窒化処理することができる。このきわめて薄い窒化珪素の層により、その上に形成する半導体層へ応力の影響を与えることなくブロッキング層とすることができる。
【００２９】
また、半導体膜に接する下地絶縁膜１１２は、膜厚０．０１〜１０ｎｍ、好ましくは１〜５ｎｍの窒化珪素膜、あるいは窒化珪素酸化膜とすると好ましい。後の結晶化工程で、半導体膜に金属元素を添加して結晶化する方法を用いた場合、金属元素をゲッタリングする必要がある。このときに、下地絶縁膜が酸化珪素膜であると、酸化珪素膜と半導体膜の珪素膜との界面において、珪素膜中の金属元素と酸化珪素膜中の酸素が反応して金属酸化物になり、金属元素がゲッタリングされにくくなる場合がある。よって、半導体膜に接する下地絶縁膜部分は酸化珪素膜ではない層にすることが好ましい。下地絶縁膜は、膜の固定電荷の少ない膜を用いると良い。
【００３０】
続いて、半導体膜を１０〜１００ｎｍ形成する。半導体膜の材料はＴＦＴに求められる特性に応じて選択することができ、シリコン膜、シリコンゲルマニウム膜、炭化シリコン膜のいずれでも良い。半導体膜としては、非晶質半導体膜または微結晶半導体膜を成膜し、エキシマレーザー等を用いたレーザー結晶化法により結晶化した結晶性半導体膜を用いるのが好ましい。微結晶半導体膜は、ＳｉＨ４等の珪素の水素化物をグロー放電分解することにより得ることができる。珪素の水素化物を水素又はフッ素の希ガス元素とで希釈して用いることにより、微結晶半導体膜の形成を容易なものとすることができる。
【００３１】
また、結晶化技術としてはハロゲンランプを用いたラピッドサーマルアニール法（ＲＴＡ法）や、加熱炉を使用して結晶化する技術を適用することも可能である。さらに、非晶質半導体膜にニッケル等の金属元素を添加し、添加された金属を結晶核として固相成長させる方法を用いても良い。
【００３２】
次に半導体膜をパターニングし、島状の半導体膜１１３を形成する。島状の半導体膜１１３を覆うように、第１の絶縁膜１１４を５〜５０ｎｍ形成する。第１の絶縁膜は島状の半導体膜に接しており、ゲート絶縁膜として機能する。
【００３３】
第１の絶縁膜１１４としてはＣＶＤ法やスパッタ法により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などのいずれかを適宜組み合わせて積層構造としてもよい。高密度プラズマで低電子温度のラジカルにより、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などのいずれかを適宜組み合わせて積層構造としてもよい。本実施形態では、第１の絶縁膜１１４は、ＳｉＮｘＯｙ膜及びＳｉＯｘＮｙ膜の積層構造とする。この場合において、当該絶縁膜の表面を、前述と同様に、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理して緻密化しても良い。この処理は第１の絶縁膜１１４の成膜に先立って行っても良い。すなわち、半導体膜１１３の表面に対してプラズマ処理を行う。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、その上に堆積する絶縁膜と良好な界面を形成することができる。
【００３４】
続いて、第１の絶縁膜１１４上に電極となる導電膜１１５を形成する。導電膜１１５としては、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮｘ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮｘ）膜、モリブデン（Ｍｏ）膜、前記膜を積層させた積層膜、例えば、Ａｌ膜とＴａ膜との積層、Ａｌ膜とＴｉ膜との積層、ＴａＮ膜とＷ膜との積層などを用いることができる。本実施の形態では、導電膜１１５を窒化タンタル（ＴａＮｘ）３０ｎｍと、窒化タンタル上のタングステン（Ｗ）３７０ｎｍの積層膜とする。
【００３５】
続いて、導電膜１１５上にフォトマスクを用い、フォトリソグラフィー技術を使用してマスク１１６を形成する（図１（ａ）（ｂ）（ｃ））。
マスク１１６は、ＴＦＴとＴＥＧとで異なる形状を有する。ＴＦＴのマスク１１６は半導体膜上で第１の方向（Ａ−Ａ’を結ぶ方向）に分割されていないが、ＴＥＧのマスク１１６は、半導体膜上で第１の方向（Ａ−Ａ’を結ぶ方向）に間隔を空けて複数に分割されている。
【００３６】
続いて、マスク１１６を用いて導電膜１１５のエッチングを行い、電極１１７を形成する。（図２（ａ）（ｂ）（ｃ））。
この工程において、ＴＦＴの電極１１７とＴＥＧの電極１１７とは異なる形状に形成される。ＴＥＧの電極１１７は、半導体膜上で第１の方向（Ａ−Ａ’を結ぶ方向）に間隔ａを空けて複数に分割される。これに対しＴＦＴの電極１１７は、半導体膜上で第１の方向（Ａ−Ａ’を結ぶ方向）に分割されない。
【００３７】
本実施の形態では、マスク１１６を用いて、導電膜１１５の窒化タンタル（ＴａＮｘ）３０ｎｍ＼タングステン（Ｗ）３７０ｎｍの積層膜のタングステン（Ｗ）をエッチングする。第１のエッチングでは、窒化タンタル（ＴａＮｘ）３０ｎｍに対して選択比の高いエッチング条件でエッチングすることが好ましい。第１のエッチングでは、エッチングガスとしてＣＦ４、Ｃｌ２、Ｏ２の混合ガスを用い、混合比はＣＦ４／Ｃｌ２／Ｏ２＝６０／５０／４５ｓｃｃｍである。０．６７Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には１５０Ｗの電力を投入する。試料ステージの温度は−１０℃にする。なお、マスク１１６は垂直な形状を有することが好ましい。第１のエッチングを行うとマスク１１６の側壁にエッチングの反応生成物が付着する。その反応生成物は、シュウ酸を主成分とする薬液（商品名：ＳＰＲ３０１）を用いて６０℃で１０分間侵積し、反応生成物を除去する。続いて、剥離液に侵積し、マスクを除去する。続いて、タングステン（Ｗ）をマスクにして、窒化タンタル（ＴａＮｘ）をエッチングする。第２のエッチングにより、電極１１７を形成する。このとき、第１の絶縁膜１１４をエッチングしないように、第１の絶縁膜１１４に対し選択比の高いエッチング条件でエッチングすることが好ましい。また、タングステン（Ｗ）に対してもエッチングしないように、タングステン（Ｗ）に対し選択比の高いエッチング条件でエッチングすることが好ましい。第２のエッチングの条件は、２．００Ｐａの圧力でコイル型の電極に１０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。エッチングガスはＣｌ２である。試料ステージの温度は−１０℃にする。
【００３８】
以上の工程により、垂直の電極形状を得る。この電極１１７はゲート電極として機能する。
【００３９】
本実施の形態のエッチングは、ドライエッチングで行うことができ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００４０】
次に、島状の半導体膜１１３に不純物元素の添加を行う。本実施の形態では、島状の半導体膜１１３に高濃度の不純物イオン１１８のドーピングを行う（図３（ａ）（ｂ）（ｃ））。図３（ｂ）は図３（ｃ）のＡ−Ａ’の断面図を示している。第１の絶縁膜を透過させて島状の半導体膜１１３に高濃度の不純物元素をドーピングし、高濃度不純物領域１１９ａ、１１９ｂ、１１９ｃを形成する。高濃度不純物領域１１９ａ、１１９ｂ、１１９ｃの元素濃度は１×１０１８〜１×１０２２ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３）とする。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００４１】
次に第１の絶縁膜１１４、電極１１７を覆うように、第２の絶縁膜を形成する。第２の絶縁膜は、プラズマＣＶＤ法により窒素を含む酸化珪素（ＳｉＯｘＮｙ膜）（ｘ＞ｙ）を１００ｎｍ、その後、熱ＣＶＤ法により酸化珪素膜（ＳｉＯ２膜）を２００ｎｍ成膜して形成する。第２の絶縁膜としては、プラズマＣＶＤでＴＥＯＳ／Ｏ２系材料により酸化珪素膜（ＳｉＯｘＮｙ膜）を形成しても良い。
【００４２】
次に第２の絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、電極１１７の側面に接する絶縁物１２０及び複数に分割された電極間の領域に絶縁物１２０を形成する（図４（ａ）（ｂ）（ｃ））。この工程において、電極１１７の上面は露出される。ただし、電極１１７上にマスクとして用いた絶縁膜が形成されている場合があり、その場合は電極１１７の上面は露出されないことがある。電極の側面に形成された絶縁物は、その幅ｂが１０ｎｍ〜３００ｎｍで形成可能である。幅ｂは、複数に分割された電極間の領域以外の電極の側面に形成された絶縁物の幅である。
図２（ｂ）の構成の複数に分割された電極１１７間の間隔ａは、電極の側面に形成される絶縁物の幅ｂの２倍より小さければよい。すなわち、複数に分割された電極間の間隔ａと電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしていればよい。このａ＜２ｂの関係を満たしていれば、複数に分割された電極と電極の間の領域は異方性エッチングの工程を経てもなお絶縁物に覆われた状態となる。よって、複数に分割された電極間の領域は後の工程でメタルシリサイド化されない。
電極の側面に形成された絶縁物１２０はサイドウォールとなり、後にシリサイドを形成する際のマスクとして用いる。また、このエッチング工程によって第１の絶縁膜も一部除去して絶縁膜１２１を形成し、半導体膜の一部を露出させる。第１の絶縁膜を除去し半導体膜を露出させる工程は、電極、電極の側面に接する絶縁物及び複数に分割された電極間の領域に形成された絶縁物をマスクとして行う。この露出した半導体膜部分が後にソース領域及びドレイン領域となる。絶縁膜１２１はゲート絶縁膜として機能する。絶縁膜と半導体膜のエッチングの選択比が低い場合は、露出している半導体膜は多少エッチングされ膜厚が薄くなる。
【００４３】
なお、絶縁物を形成する前、または絶縁物形成後に、不純物領域の熱活性化を行っても良い。活性化はレーザー光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。また、本構成はシリサイドにより配線とコンタクトするため、不純物領域の熱活性化の工程は省くこともできる。
【００４４】
次に露出した半導体膜部分の表面に形成された自然酸化膜除去後、金属膜１２２を成膜する（図５（ａ）（ｂ）（ｃ））。金属膜１２２は半導体膜と反応してシリサイドを形成する材料でなる。金属膜としては、例えばニッケル膜、チタン膜、コバルト膜、白金膜、もしくはこれら元素のうち少なくとも２種類を含む合金でなる膜等がある。本形態では金属膜１２２としてニッケル膜を用い、室温の下、成膜電力５００Ｗ〜１ｋＷでニッケル膜をスパッタにより成膜する。
【００４５】
ニッケル膜を成膜した後、加熱処理によってシリサイド層１２３を形成する。シリサイド層１２３はここではニッケルシリサイドとなる。加熱処理はＲＴＡやファーネスアニール等を用いることができる。次に未反応のニッケルを除去する。ここではＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１からなるエッチング溶液を用いて未反応のニッケルを除去する。未反応のニッケルを除去すると、不純物領域が露出されむき出しになっていた領域のみシリサイド層１２３が残る。（図６（ａ）（ｂ）（ｃ））
【００４６】
その後、層間絶縁膜１２４を形成する（図７（ａ）（ｂ）（ｃ））。層間絶縁膜１２４は有機材料もしくは無機材料を用いて形成する。層間絶縁膜１２４は単層構造でも良いし、積層構造でも良い。層間絶縁膜１２４にシリサイド層１２３を露出するためのコンタクトホール１２５をエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、エッチングして配線１２６を形成する。図７（ｂ）は図７（ｃ）のＡ−Ａ’断面である。図７（ｄ）は図７（ｃ）のＢ−Ｂ’断面であり、図７（ｅ）は図７（ｃ）のＣ−Ｃ’断面である。
【００４７】
なお、層間絶縁膜を形成する前、または層間絶縁膜が積層なら１層目もしくは２層目の膜を形成した後に、不純物領域の熱活性化を行っても良い。熱活性はレーザー光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。また、本構成はシリサイドにより配線とコンタクトしているため、不純物領域の熱活性化の工程は省くこともできる。
【００４８】
本実施の形態の構成は、図６（ａ）（ｂ）（ｃ）に示すように、高濃度不純物領域１１９ａ、１１９ｂはシリサイド化されているが、１１９ｃは複数に分割された電極間の領域においてシリサイド化されていない。本実施の形態の構成は、工程を増やすことなく、シリサイド化される領域とシリサイド化されない領域を形成することができる。
【００４９】
また、図５（ａ）（ｂ）（ｃ）に示すように、電極の側面に接する絶縁物を形成してから金属膜１２２を形成したが、この方法に限定されるものではない。電極の側面に接する絶縁物の代わりにマスクを用いても良い。その方法を図８〜図１１を用いて説明する。図３の不純物イオンのドーピング後、電極１１７及び複数に分割された電極間の領域を覆うようにマスク１２７を形成する（図８（ａ）（ｂ）（ｃ））。マスク１２７は酸化珪素膜等の絶縁膜やレジストマスク等を用いることができる。その後、エッチングを行って第１の絶縁膜の一部を除去して半導体膜の一部を露出させ、絶縁膜１２１を形成する。この露出した半導体膜の部分が後にソース領域及びドレイン領域となる。絶縁膜１２１はゲート絶縁膜として機能する。
【００５０】
次に、図９（ａ）（ｂ）（ｃ）及び図１０（ａ）（ｂ）（ｃ）に示すように、金属膜１２２を形成し、熱処理により、露出している半導体膜部分にシリサイド層１２３を形成する。その後未反応の金属膜を除去する。その後は層間絶縁膜１２４を形成し、配線１２６を形成し、図１１（ａ）（ｂ）（ｃ）の構成となる。マスク１２７をそのまま残す構成を図示したが、シリサイドを形成した後にマスク１２７を除去しても良い。図１１（ｄ）は図１１（ｃ）のＢ−Ｂ’断面であり、図１１（ｅ）は図１１（ｃ）のＣ−Ｃ’断面である。
【００５１】
異方性エッチングにより電極の側面及び分割された電極間の領域に形成される絶縁物を用いる代わりにマスクを用いる方法は、本形態に限らず、後述する実施の形態２、３、４にも適用できる。
【００５２】
以上より、本実施形態で作製したＴＦＴを含む半導体装置は、不純物領域をメタルシリサイド化したＴＦＴと不純物領域の一部をメタルシリサイド化していない複数に分割された電極を有する半導体素子を工程数を増加させることなく、同一基板上に形成することができる。
【００５３】
本実施形態で作製した不純物領域の一部をメタルシリサイド化していない複数に分割された電極を有する半導体素子の測定方法を図１２を用いて説明する。この半導体素子を用いることにより不純物領域がメタルシリサイド化された半導体素子を含む半導体装置において、不純物領域の抵抗を測定することが可能となる。図１２は前記半導体素子をＴＦＴと抵抗の等価回路で示している。
図７（ｃ）の半導体素子の上面図で半導体膜上に電極１１７が形成されている領域（Ｂ−Ｂ’断面）が、図１２の等価回路でＴＦＴに相当する。図７（ｃ）の半導体素子の上面図で複数に分割された電極１１７間に不純物領域（１１９ｃ）が形成されている領域（Ｃ−Ｃ’断面）が、図１２の等価回路で抵抗に相当する。
【００５４】
図３に示す不純物イオン１１８に、リン（Ｐ）、砒素（Ａｓ）等を用いて、Ｎ型の高濃度不純物領域を形成した場合、図１２に示す等価回路のＴＦＴはＮ型ＴＦＴとなる。Ｎ型ＴＦＴが形成されている場合には、端子２にＮ型ＴＦＴが非導通状態（オフ状態）となるようなマイナスの電圧を印加する。Ｎ型ＴＦＴがオフ状態の場合には、ＴＦＴの部分は電流が流れないので、実質的には等価回路としては元々の抵抗のみと近似することができる。本条件で、端子３をグランド（ＧＮＤ）にし、端子１の電圧を変動させて、電流―電圧特性から図１２の等価回路の抵抗値を求めることができる。前記条件は、端子３をグランドに設定したが、端子１、２、３の電圧の関係は相対的なものであり、この条件に限定されない。端子２の電圧は端子１及び端子３の電圧より小さければよい。また、Ｎ型ＴＦＴの閾値が低くノーマリーオン或いはディプリーション型になっている場合には、端子２の電圧は端子１及び端子３の電圧よりＶｔｈ＋０．３Ｖ〜Ｖｔｈ＋２．０Ｖ程度小さい値を設定することが好ましい。
【００５５】
図３に示す不純物イオン１１８に、ボロン（Ｂ）、ガリウム（Ｇａ）等を用いて、Ｐ型の高濃度不純物領域を形成した場合、図１２に示す等価回路のＴＦＴはＰ型ＴＦＴとなる。Ｐ型ＴＦＴが形成されている場合には、端子２にＰ型ＴＦＴが非導通状態（オフ状態）となるようなプラスの電圧を印加する。Ｐ型ＴＦＴがオフ状態の場合には、ＴＦＴの部分は電流が流れないので、実質的には等価回路としては元々の抵抗のみと近似することができる。本条件で、端子３をグランド（ＧＮＤ）にし、端子１の電圧を変動させて、電流―電圧特性から図１２の等価回路の抵抗値を求めることができる。前記条件は、端子３をグランドに設定したが、端子１、２、３の電圧の関係は相対的なものであり、この条件に限定されない。端子２の電圧は端子１及び端子３の電圧より大きければよい。また、Ｐ型ＴＦＴの閾値が低くノーマリーオン或いはディプリーション型になっている場合には、端子２の電圧は端子１及び端子３の電圧よりＶｔｈ＋０．３Ｖ〜Ｖｔｈ＋２．０Ｖ程度大きい値を設定することが好ましい。
【００５６】
本実施の形態により、不純物領域をメタルシリサイド化したＴＦＴ作製工程において、工程数を増加させることなく、不純物領域の一部がメタルシリサイド化されていないＳｉ領域を有する評価用の半導体素子を形成することができる。この半導体素子を用いて、特定の測定条件で測定することにより、Ｓｉの不純物領域の抵抗を測定することができ、工程不良の発見が容易となり、工程へのフィードバックが容易となる。
【００５７】
本実施の形態では、３つのＴＦＴと２つの抵抗が並列接続した半導体素子を示したが、ＴＦＴと抵抗の数はこれに限定されない。必要に応じてＴＦＴと抵抗の数を増減させることができる。
（実施の形態２）
【００５８】
本実施の形態では、低濃度不純物領域を有する半導体装置を図１３に示す。また、本形態において、実施の形態１と同じものについては同じ符号を用い、詳細な説明を省略する。
図１３（ａ）はＴＦＴの断面図であり、図１３（ｂ）、（ｄ）、（ｅ）は半導体素子（ＴＥＧ）の断面図、図１３（ｃ）は半導体素子の上面図を示している。図１３（ｂ）は図１３（ｃ）のＡ−Ａ’断面である。図１３（ｄ）は図１３（ｃ）のＢ−Ｂ’断面であり、図１３（ｅ）は図１３（ｃ）のＣ−Ｃ’断面である。なお、図１３（ａ）は図１３（ｃ）で言うとＡ−Ａ’と交わるＢ−Ｂ’の方向の断面図に相当する。
【００５９】
本実施の形態は、図２まで実施の形態１と同様な工程でＴＦＴ及び半導体素子を形成する。次に、電極１１７をマスクとして低濃度の不純物イオンをドーピングし、低濃度不純物領域を形成する。低濃度不純物領域の元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３）とする。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００６０】
次に、電極の側面に接する絶縁物１２０及び複数に分割された電極間の領域に絶縁物１２０を形成し、また、第１の絶縁膜をエッチングして新たに絶縁膜１２１を形成する。このときに、絶縁膜と半導体膜とのエッチングの選択比が小さい場合は、絶縁膜１２１の形成と同時に絶縁物１２０で覆われていない半導体膜は多少エッチングされ、その膜厚が薄くなる。
【００６１】
次に、電極１１７及び絶縁物１２０をマスクとして、高濃度の不純物イオンをドーピングし、高濃度不純物領域４０４を形成する。高濃度の不純物イオンのドーピングにより、低濃度不純物領域４０５が形成される。高濃度不純物領域４０４の元素濃度は１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３とする。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００６２】
次に、シリサイド層１２３を形成した後、層間絶縁膜１２４、配線１２６を形成して、図１３の構成を得る。
【００６３】
図示しないが、実施の形態１と同様に絶縁物１２０を形成せずにマスク１２７を形成して本形態の半導体素子の構成を形成しても良い。
【００６４】
以上の工程より、低濃度不純物領域４０５（絶縁膜を介して電極と重なって配置されていないＬｏｆｆ領域）を有するＴＦＴが完成する。本形態で形成したＴＦＴはＬｏｆｆ領域を有するため、ゲート長が短くなると生じる短チャネル効果を抑えることができる。
【００６５】
以上より、本実施形態で作製したＴＦＴを含む半導体装置は、高濃度不純物領域をメタルシリサイド化したソース領域及びドレイン領域及びＬｏｆｆ領域を有するＴＦＴと低濃度不純物領域をメタルシリサイド化していない半導体素子を工程数を増加させることなく、同一基板上に形成することができる。
【００６６】
本実施形態で作製した低濃度不純物領域をメタルシリサイド化していない半導体素子の測定方法は、実施の形態１で説明したのと同様であるので、ここでは説明を省略する。
【００６７】
本実施の形態により、不純物領域をメタルシリサイド化したＴＦＴ作製工程において、工程数を増加させることなく、不純物領域の一部がメタルシリサイド化されていないＳｉ領域を有する評価用の半導体素子を形成することができる。この半導体素子を用いて、特定の測定条件で測定することにより、Ｓｉの不純物領域の抵抗を測定することができ、工程不良の発見が容易となり、工程へのフィードバックが容易となる。
（実施の形態３）
【００６８】
本実施の形態では、絶縁膜を介して電極と重なって配置されている低濃度不純物領域（Ｌｏｖ領域）を有するＴＦＴを含む半導体装置を図１４に示す。また、本形態において、実施の形態１〜２と同じものについては同じ符号を用い、詳細な説明を省略する。
図１４（ａ）はＴＦＴの断面図であり、図１４（ｂ）、（ｄ）、（ｅ）は半導体素子（ＴＥＧ）の断面図、図１４（ｃ）は半導体素子（ＴＥＧ）の上面図を示している。図１４（ｂ）は図１４（ｃ）のＡ−Ａ’断面である。図１４（ｄ）は図１４（ｃ）のＢ−Ｂ’断面であり、図１４（ｅ）は図１４（ｃ）のＣ−Ｃ’断面である。なお、図１４（ａ）は図１４（ｃ）で言うとＡ−Ａ’と交わるＢ−Ｂ’の方向の断面図に相当する。
【００６９】
本実施の形態は、島状の半導体膜を覆うように第１の絶縁膜を形成するまで実施の形態１と同様な工程でＴＦＴ及び半導体素子を形成する。
次に、第１の絶縁膜上に、電極となる第１の導電膜及び第１の導電膜上に第２の導電膜を形成する。まず、第１の導電膜を５〜５０ｎｍ形成する。第１の導電膜としては、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を用いることができる。その上に第２の導電膜を１５０〜５００ｎｍ形成する。第２の導電膜としては、例えば、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、タンタルを主成分とする膜等を用いることができる。ただし、第１の導電膜と第２の導電膜は互いのエッチングにおいて選択比の取れる組み合わせにしなければならない。選択比の取れる第１の導電膜＼第２の導電膜の組み合わせとして例えば、Ａｌ＼Ｔａ、Ａｌ＼Ｔｉ、ＴａＮ＼Ｗを用いることができる。本実施の形態では第１の導電膜をＴａＮ、第２の導電膜をＷとする。
【００７０】
続いて、第２の導電膜上にフォトマスクを用い、フォトリソグラフィー技術を使用してレジストからなるマスクを形成する。このマスクは、ＴＦＴとＴＥＧとで異なる形状を有する。ＴＦＴのマスクは半導体膜上で第１の方向（Ａ−Ａ’を結ぶ方向）に分割されていないが、ＴＥＧのレジストは、半導体膜上で第１の方向（Ａ−Ａ’を結ぶ方向）に間隔を空けて複数に分割されている。
続いて、レジストからなるマスクを用いて第２の導電膜及び第１の導電膜をほぼ同じ第１の形状にエッチングする。
この工程において、ＴＦＴの第１及び第２の導電膜と半導体素子（ＴＥＧ）の第１及び第２の導電膜とは異なる形状に形成される。ＴＥＧの第１及び第２の導電膜は、半導体膜上で第１の方向（Ａ−Ａ’を結ぶ方向）に複数に分割される。これに対しＴＦＴの第１及び第２の導電膜は、半導体膜上で第１の方向（Ａ−Ａ’を結ぶ方向）に分割されない。
第２の導電膜のエッチングは、エッチングガスとしてＣｌ２、ＳＦ６、Ｏ２の混合ガスを用い、混合比はＣｌ２／ＳＦ６／Ｏ２＝３３／３３／１０ｓｃｃｍである。０．６７Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。
第１の導電膜のエッチングは、０．６７Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。エッチングガスはＣｌ２である。
【００７１】
次に、１．３３Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には電力は投入しない。エッチングガスはＣｌ２、ＳＦ６、Ｏ２の混合ガスとし、混合比はＣｌ２／ＳＦ６／Ｏ２＝２２／２２／３０ｓｃｃｍである。このエッチングでは、レジストからなるマスクを後退させ、マスクの幅を細らせる。これと同時に後退するレジストをマスクとして第２の導電膜のゲート長も同様に後退させ、第２の形状にエッチングする。このとき、第１の導電膜はエッチングされないでほぼ第１の形状のまま残る。
【００７２】
以上の工程により、図１４に示すとおり下層のゲート長が上層のゲート長よりも長い形状である電極形状を得る。本実施形態の電極形状は、エッチング時のレジスト後退幅を利用して形成される。
この工程において、ＴＥＧは複数に分割された第１及び第２の導電膜からなる電極を有し、電極１１７は第２の導電膜を基準にして、間隔ａを空けて形成される。
【００７３】
本実施形態の下層のゲート長が上層のゲート長よりも長い形状である電極１１７の作製方法では、電極１１７は下層の第１の導電膜５１１と上層の第２の導電膜５１２からなり、第１の導電膜５１１のゲート長と第２の導電膜５１２のゲート長の差（Ｌｏｖ長）を、２０〜２００ｎｍにすることができ、非常に微細な電極構造を形成することが可能である。
【００７４】
本実施の形態のエッチングは、ドライエッチングで行うことができ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００７５】
次に、島状の半導体膜１１３に低濃度の不純物イオンのドーピングを行う。第１の導電膜５１１と第１の絶縁膜を透過させて島状の半導体膜１１３に低濃度の不純物元素をドーピングし、第１の導電膜と重なる島状の半導体膜部分に低濃度不純物領域５０９を形成する。また、同時に第１の絶縁膜のみを通過させ島状半導体膜の両端部分にも不純物元素をドーピングし、低濃度不純物領域を形成する。低濃度不純物領域の元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３）とする。加速電圧としては、不純物イオンが第１の導電膜と第１の絶縁膜を透過できる電圧を用いる。例えば、５０ｋＶから９０ｋＶ（好ましくは６０ｋＶから８０ｋＶ）を用いる。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００７６】
低濃度不純物領域５０９へのドーピングは、第１の絶縁膜だけでなく第１の導電膜５１１も介して行われる。そのため、低濃度不純物領域５０９の不純物元素の濃度は他の低濃度不純物領域よりも低い。
【００７７】
次に、第１の導電膜５１１及び第２の導電膜５１２からなる電極１１７をマスクとして、島状の半導体膜１１３に高濃度の不純物イオンのドーピングを行い、高濃度不純物領域５１３を形成する。高濃度不純物領域５１３の元素濃度は１×１０１８〜１×１０２２ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３）とする。加速電圧としては、島状の半導体膜１１３中の下部の元素濃度を１×１０１７〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１８〜５×１０１９ａｔｏｍｓ／ｃｍ３）にするために、１０ｋＶから２０ｋＶを用いる。本実施の形態では、１０ｋＶを用いる。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００７８】
次に第１の絶縁膜及び電極１１７を覆うように、第２の絶縁膜を形成する。第２の絶縁膜は、プラズマＣＶＤ法により窒素を含む酸化珪素膜（ＳｉＯｘＮｙ膜）（ｘ＞ｙ）を１００ｎｍ、その後、熱ＣＶＤ法により酸化珪素膜（ＳｉＯ２膜）を２００ｎｍ成膜して形成する。絶縁膜としては、プラズマＣＶＤでＴＥＯＳ／Ｏ２系により酸化珪素膜（ＳｉＯｘＮｙ膜）を形成しても良い。
【００７９】
次に第２の絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、電極１１７の側面に接する絶縁物１２０及び複数に分割された電極間の領域に絶縁物１２０を形成する。電極の側面に形成された絶縁物は、その幅ｂが第２の導電膜を基準にして１０ｎｍ〜３００ｎｍで形成可能である。
複数に分割された電極１１７の間隔ａは、電極の側面に形成される絶縁物の幅ｂの２倍より小さければよい。すなわち、複数に分割された電極間の間隔ａと電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしていればよい。なお、間隔ａと幅ｂはいずれも第２の導電膜を基準にした値である。このａ＜２ｂの関係を満たしていれば、複数に分割された電極と電極の間の領域は異方性エッチングの工程を経てもなお絶縁物に覆われた状態となる。よって、複数に分割された電極間の領域は後の工程でメタルシリサイド化されない。
電極の側面に形成された絶縁物１２０はサイドウォールとなり、後にシリサイドを形成する際のマスクとして用いる。また、このエッチング工程によって第１の絶縁膜も一部除去して絶縁膜１２１を形成し、半導体膜の一部を露出させる。第１の絶縁膜を除去し半導体膜を露出させる工程は、電極、電極の側面に接する絶縁物及び複数に分割された電極間の領域に形成された絶縁物をマスクとして行う。この露出した半導体膜部分が後にソース領域及びドレイン領域となる。絶縁膜１２１はゲート絶縁膜として機能する。絶縁膜と半導体膜のエッチングの選択比が低い場合は、露出している半導体膜は多少エッチングされ膜厚が薄くなる。
【００８０】
次に、シリサイド層１２３を形成した後、層間絶縁膜１２４、配線１２６を形成して、図１４の構成を得る。
【００８１】
図示しないが、実施の形態１と同様に絶縁物１２０を形成せずにマスク１２７を形成して本形態のＴＦＴの構成を形成しても良い。
【００８２】
以上の工程より、Ｌｏｖ領域として低濃度不純物領域５０９を有するＴＦＴが完成する。本形態で形成したＴＦＴはＬｏｖ領域を有するため、ゲート長が短くなると生じる短チャネル効果を抑えることができる。
【００８３】
以上より、本実施形態で作製したＴＦＴを含む半導体装置は、高濃度不純物領域をメタルシリサイド化したソース領域及びドレイン領域及びＬｏｖ領域を有するＴＦＴと不純物領域をメタルシリサイド化していない半導体素子を工程数を増加させることなく、同一基板上に形成することができる。
【００８４】
本実施形態で作製した不純物領域をメタルシリサイド化していない半導体素子の測定方法は、実施の形態１で説明したのと同様であるので、ここでは説明を省略する。
【００８５】
本実施の形態により、不純物領域をメタルシリサイド化したＴＦＴ作製工程において、工程数を増加させることなく、不純物領域の一部がメタルシリサイド化されていないＳｉ領域を有する評価用の半導体素子を形成することができる。この半導体素子を用いて、特定の測定条件で測定することにより、Ｓｉの不純物領域の抵抗を測定することができ、工程不良の発見が容易となり、工程へのフィードバックが容易となる。
【００８６】
（実施の形態４）
本実施の形態では、絶縁膜を介して電極と重なって配置されている低濃度不純物領域（Ｌｏｖ領域）及び絶縁膜を介して電極と重なって配置されていない低濃度不純物領域（Ｌｏｆｆ領域）を有する構成を図１５を用いて説明する。また、本形態において、実施の形態１〜３と同じものについては同じ符号を用い、詳細な説明を省略する。
図１５（ａ）はＴＦＴの断面図であり、図１５（ｂ）、（ｄ）、（ｅ）は半導体素子（ＴＥＧ）の断面図、図１５（ｃ）は半導体素子（ＴＥＧ）の上面図を示している。図１５（ｂ）は図１５（ｃ）のＡ−Ａ’断面である。図１５（ｄ）は図１５（ｃ）のＢ−Ｂ’断面であり、図１５（ｅ）は図１５（ｃ）のＣ−Ｃ’断面である。なお、図１５（ａ）は図１５（ｃ）で言うとＡ−Ａ’と交わるＢ−Ｂ’の方向の断面図に相当する。
【００８７】
本実施の形態は、下層の第１の導電膜５１１のゲート長が上層の第２の導電膜５１２のゲート長よりも長い形状である電極１１７を形成するまで実施の形態３と同様な工程でＴＦＴ及び半導体素子を形成する。
次に、島状の半導体膜に低濃度の不純物イオンのドーピングを行う。第１の導電膜５１１と第１の絶縁膜を透過させて島状の半導体膜に低濃度の不純物元素をドーピングし、第１の導電膜と重なる島状の半導体膜部分に低濃度不純物領域５０９を形成する。また、同時に第１の絶縁膜のみを通過させ島状半導体膜の両端部分にも不純物元素をドーピングし、低濃度不純物領域を形成する。低濃度不純物領域の元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３）とする。加速電圧としては、不純物イオンが第１の導電膜と第１の絶縁膜を透過できる電圧を用いる。例えば、５０ｋＶから９０ｋＶ（好ましくは６０ｋＶから８０ｋＶ）を用いる。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００８８】
低濃度不純物領域５０９へのドーピングは、第１の絶縁膜だけでなく第１の導電膜５１１も介して行われる。そのため、低濃度不純物領域５０９の不純物元素の濃度は他の低濃度不純物領域よりも低い。
【００８９】
次に、第１の導電膜５１１及び第２の導電膜５１２からなる電極１１７の側面に接する絶縁物１２０及び複数に分割された電極間の領域に絶縁物１２０を形成し、また、第１の絶縁膜をエッチングして新たに絶縁膜１２１を形成する。このときに、絶縁膜と半導体膜とのエッチングの選択比が小さい場合は、絶縁膜１２１の形成と同時に絶縁物１２０で覆われていない半導体膜は多少エッチングされ、その膜厚が薄くなる。
電極の側面に接する絶縁物は、その幅ｂが第２の導電膜を基準にして１０ｎｍ〜３００ｎｍで形成可能である。複数に分割された電極１１７の間隔ａは、電極の側面に形成される絶縁物の幅ｂの２倍より小さければよい。すなわち、複数に分割された電極間の間隔ａと電極の側面に形成された絶縁物の幅ｂは、ａ＜２ｂの関係を満たしていればよい。なお、間隔ａと幅ｂはいずれも第２の導電膜を基準にした値である。
【００９０】
次に、電極１１７及び絶縁物１２０をマスクとして、高濃度の不純物イオンをドーピングし、高濃度不純物領域４０４を形成する。高濃度の不純物イオンのドーピングにより、低濃度不純物領域４０５が形成される。高濃度不純物領域４０４の元素濃度は１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３とする。ドーピング法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００９１】
次に、シリサイド層１２３を形成した後、層間絶縁膜１２４、配線１２６を形成して、図１５の構成を得る。
【００９２】
図示しないが、実施の形態１と同様に絶縁物１２０を形成せずにマスク１２７を形成して本形態の半導体素子の構成を形成しても良い。
【００９３】
以上の工程より、Ｌｏｖ領域及びＬｏｆｆ領域を有するＴＦＴが完成する。本形態で形成したＴＦＴはＬｏｖ領域及びＬｏｆｆ領域を有するため、ゲート長が短くなると生じる短チャネル効果をより抑えることができる。
【００９４】
以上より、本実施形態で作製したＴＦＴを含む半導体装置は、高濃度不純物領域をメタルシリサイド化したソース領域及びドレイン領域及びＬｏｖ領域及びＬｏｆｆ領域を有するＴＦＴと低濃度不純物領域をメタルシリサイド化していない半導体素子を工程数を増加させることなく、同一基板上に形成することができる。
【００９５】
本実施形態で作製した低濃度不純物領域をメタルシリサイド化していない半導体素子の測定方法は、実施の形態１で説明したのと同様であるので、ここでは説明を省略する。
【００９６】
本実施の形態により、不純物領域をメタルシリサイド化したＴＦＴ作製工程において、工程数を増加させることなく、不純物領域の一部がメタルシリサイド化されていないＳｉ領域を有する評価用の半導体素子を形成することができる。この半導体素子を用いて、特定の測定条件で測定することにより、Ｓｉの不純物領域の抵抗を測定することができ、工程不良の発見が容易となり、工程へのフィードバックが容易となる。
【００９７】
（実施の形態５）
実施の形態１、２、３、４ではＴＦＴと同時に作製した半導体素子を評価用素子（ＴＥＧ）として用いる例を示したが、本実施の形態ではこの半導体素子をそのまま回路の抵抗素子に用いる例を示す。
実施の形態１、２、３または４を用いて形成したＳｉの不純物領域の一部をメタルシリサイド化していない半導体素子を用いた回路について説明する。
【００９８】
本実施の形態では、半導体素子を遅延回路に用いる例について説明するが、前記に限定されるものではなく、種々の回路の抵抗として使用できる。
【００９９】
Ｎ型の不純物イオンをドーピングして形成した抵抗素子を用いた遅延回路を図１６（ａ）を用いて説明する。端子５０１は入力端子、端子５０２は出力端子で、素子５０３は実施の形態１、２、３または４を用いて形成した半導体素子であり、ＴＦＴと抵抗の等価回路で示している。素子５０３中のＴＦＴはＮ型ＴＦＴとなるため、ゲート電極はグラウンド（ＧＮＤ）に接続し、ＴＦＴをオフ状態にする。ＴＦＴがオフ状態の場合には、ＴＦＴの部分は電流が流れないので、実質的には等価回路としては元々の抵抗のみと近似することができる。よって、ＴＦＴをオフ状態にすることで素子５０３を抵抗素子として用いることができる。
端子５０１から入力される信号は図１６（ａ）の素子５０３と容量５０５を通り、端子５０２から出力される。
【０１００】
端子５０１から入力される信号の電位は零以上である。素子５０３中のＴＦＴはＮ型ＴＦＴが図１７（ａ）に示すエンハンスメント型ＴＦＴの構成であれば、入力信号が変化しても常にＴＦＴはオフ状態となる。図１７（ｂ）に示すディプリーション型ＴＦＴの構成では、入力される信号の電位がほとんど零であっても、ＴＦＴの部分を電流が流れることがある。この場合は、素子５０３中の抵抗が大きければ問題ない。しかし、素子５０３中の抵抗が低ければ、ＴＦＴの部分を流れる電流の大きさが無視できなくなり、素子５０３全体の抵抗は入力信号により変化する。素子５０３中の抵抗値によりディプリーション型ＴＦＴの構成かエンハンスメント型の構成かを決める必要がある。
【０１０１】
Ｐ型の不純物イオンをドーピングして形成した抵抗素子を用いた遅延素子を図１６（ｂ）を用いて説明する。端子５０１は入力端子、端子５０２は出力端子で、素子５０４は実施の形態１、２、３または４を用いて形成した半導体素子であり、ＴＦＴと抵抗の等価回路で示している。素子５０４中のＴＦＴはＰ型ＴＦＴとなるため、ゲート電極は電源線（Ｖｄｄ）に接続し、ＴＦＴをオフ状態にする。ＴＦＴがオフ状態の場合には、ＴＦＴの部分は電流が流れないので、実質的には等価回路としては元々の抵抗のみと近似することができる。よって、ＴＦＴをオフ状態にすることで素子５０４を抵抗素子として用いることができる。
端子５０１から入力される信号は図１６（ｂ）の素子５０４と容量５０５を通り、端子５０２から出力される。
【０１０２】
端子５０１から入力される信号の電位は零以上である。素子５０４中のＴＦＴはＰ型ＴＦＴが図１８（ａ）に示すエンハンスメント型ＴＦＴの構成であれば、入力信号が変化しても常にＴＦＴはオフ状態となる。図１８（ｄ）に示すディプリーション型ＴＦＴの構成では、入力される信号の電位がほとんど零であっても、ＴＦＴの部分を電流が流れることがある。この場合は、素子５０４中の抵抗が大きければ問題ない。しかし、素子５０４中の抵抗が低ければ、ＴＦＴの部分を流れる電流の大きさが無視できなくなり、素子５０４全体の抵抗は入力信号により変化する。素子５０４中の抵抗値によりディプリーション型ＴＦＴの構成かエンハンスメント型の構成かを決める必要がある。
【０１０３】
本発明は、不純物領域のメタルシリサイド化を行う一方で不純物領域の一部がメタルシリサイド化されないＳｉ領域を、工程数を増やすことなく作製することができる。そして、このメタルシリサイド化されていないＳｉの不純物領域を抵抗とした抵抗素子を作製することができるため、この抵抗素子を回路の抵抗として用いることで、回路面積を縮小することができる。
【０１０４】
複数に分割された電極のチャネル幅方向の幅Ｗは、できるだけ狭い幅に形成すると、回路面積を縮小できてよい。
【０１０５】
素子５０３では、３つのＴＦＴと２つの抵抗が並列接続した抵抗素子を示したが、ＴＦＴと抵抗の数はこれに限定されない。必要な抵抗値に応じてＴＦＴと抵抗の数を増減させることができる。
【０１０６】
（実施の形態６）
実施の形態１、２、３または４を用いて形成したＳｉの不純物領域の一部をメタルシリサイド化していない半導体素子を回路の抵抗素子に用いる他の例について説明する。
本実施の形態では、ローパスフィルター回路について説明するが、前記に限定されるものではなく、ハイパスフィルター回路等の種々の回路の可変抵抗として本実施の形態を使用できる。
【０１０７】
Ｎ型の不純物イオンをドーピングして形成した抵抗素子を用いたローパスフィルター回路を図１９（ａ）を用いて説明する。端子８０１は入力端子、端子８０２は出力端子で、素子８０３は可変抵抗素子である。端子８０４は素子８０３の抵抗値を制御する制御端子である。説明は省略するが、同様にしてＰ型の不純物イオンをドーピングして、素子８０５の抵抗値を制御する制御端子である端子８０６を有する図１９（ｂ）のローパスフィルターを形成することも可能である。
【０１０８】
端子８０１から入力される信号は図１９（ａ）の可変抵抗素子８０３と容量８０７を通り、端子８０２から出力される。その際、可変抵抗素子８０３の抵抗値と容量値から決まるある一定値以下の低周波数の信号は端子８０２に出力される。可変抵抗素子８０３中のＴＦＴは、図１９（ｂ）に示すエンハンスメント型ＴＦＴの構成、または、ディプリーション型ＴＦＴを用いることができる。
【０１０９】
端子８０４は可変抵抗素子８０３の制御端子であり、電圧をグラウンド（ＧＮＤ）から電源電圧（Ｖｄｄ）まで変化させることが可能である。
【０１１０】
可変抵抗素子８０３は低濃度不純物領域或いは高濃度不純物領域からなる抵抗とＴＦＴで構成されるが、低濃度不純物領域或いは高濃度不純物領域からなる抵抗の抵抗値とＴＦＴを流れる電流の大きさを調整することにより、任意の範囲で抵抗値を変化させることが可能となる。また、低濃度不純物領域或いは高濃度不純物領域からなる抵抗の抵抗値に対して極狭い範囲で抵抗値を変化させることも可能である。この抵抗値変化を利用して、パスフィルター回路の閾値周波数を制御することが可能である。
【０１１１】
本実施の形態では、可変抵抗素子を用いたパスフィルター回路の閾値周波数制御に関して説明したが、本実施の形態で示した可変抵抗素子を遅延回路の遅延時間制御など種々の回路に使用することができる。
【０１１２】
本発明は、不純物領域のメタルシリサイド化を行う一方で不純物領域の一部がメタルシリサイド化されないＳｉ領域を、工程数を増やすことなく作製することができる。そして、このメタルシリサイド化されていないＳｉの不純物領域を抵抗とした抵抗素子を作製することができるため、この抵抗素子を回路の抵抗として用いることで、回路面積を縮小することができる。
【０１１３】
複数に分割された電極のチャネル幅方向の幅Ｗは、できるだけ狭い幅に形成すると、回路面積を縮小できてよい。
【０１１４】
素子８０３では、３つのＴＦＴと２つの抵抗が並列接続した抵抗素子を示したが、ＴＦＴと抵抗の数はこれに限定されない。必要な抵抗値に応じてＴＦＴと抵抗の数を増減させることができる。
【０１１５】
（実施の形態７）
実施の形態１、２、３、４、５又は６に示した半導体装置は、様々な電子機器を作製する際に用いることができる。そのような電子機器の例として、テレビジョン装置、ビデオカメラ、デジタルカメラ等のカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
【０１１６】
本発明を用いることにより、回路の集積度を向上させることが可能となる。また、作製した半導体装置の製品の品質は良好な状態である。その具体例を図２０を用いて説明する。
【０１１７】
図２０（Ａ）は表示装置であり、筐体１９０１、支持台１９０２、表示部１９０３、スピーカー部１９０４、ビデオ入力端子１９０５などを含む。この表示装置は、実施の形態１ないし６で示した作製方法により形成した薄膜トランジスタや半導体素子あるいは回路をその表示部１９０３および駆動回路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１１８】
図２０（Ｂ）はコンピュータであり、筐体１９１１、表示部１９１２、キーボード１９１３、外部接続ポート１９１４、ポインティングマウス１９１５などを含む。実施の形態１ないし６で示した作製方法を用いることにより、表示部１９１２やその他の回路への本発明の適用が可能である。さらに、本発明は本体内部のＣＰＵ、メモリなどの半導体装置にも適用が可能である。
【０１１９】
また、図２０（Ｃ）は携帯電話であり、携帯情報端末の１つの代表例である。この携帯電話は筐体１９２１、表示部１９２２、センサ部１９２４、操作キー１９２３などを含む。センサ部１９２４は、光センサ素子を有しており、センサ部１９２４で得られる照度に合わせて表示部１９２２の輝度コントロールを行ったり、センサ部１９２４で得られる照度に合わせて操作キー１９２３の照明制御を行うことで携帯電話の消費電流を抑えることができる。また、ＣＣＤなどの撮像機能を有する携帯電話であれば、光学ファインダーの近くに設けられたセンサ部１９２４のセンサ受光量が変化することで撮影者が光学ファインダーを覗いたか否かを検出する。撮影者が光学ファインダーを覗いている場合には、表示部１９２２をオフとすることで消費電力を抑えることができる。
【０１２０】
上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ、情報携帯端末）、デジタルカメラ、小型ゲーム機などの電子機器は携帯情報端末であるため、表示画面が小さい。従って、上述した実施の形態で示した微細なトランジスタや半導体素子を用いてＣＰＵ、メモリ、センサなどの機能回路を形成することによって、小型・軽量化を図ることができる。
【０１２１】
また、本発明のＴＦＴや半導体素子を薄膜集積回路、または非接触型薄膜集積回路装置（無線ＩＣタグ、ＲＦＩＤ（無線認証、Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とも呼ばれる）として用いることもできる。また、ＩＣタグを様々な電子機器に貼り付けることにより、電子機器の流通経路などを明確にすることができる。
【０１２２】
図２０（Ｄ）は、パスポート１９４１に無線ＩＣタグ１９４２を付けている状態を示している。また、パスポート１９４１に無線ＩＣタグを埋め込んでもよい。同様にして、運転免許証、クレジットカード、紙幣、硬貨、証券、商品券、チケット、トラベラーズチェック（Ｔ／Ｃ）、健康保険証、住民票、戸籍謄本などに無線ＩＣタグを付けたり埋め込むことができる。この場合、本物であることを示す情報のみを無線ＩＣタグに入力しておき、不正に情報を読み取ったり書き込んだりできないようにアクセス権を設定する。これは、実施の形態１ないし６で示したＴＦＴや半導体素子をメモリを用いることにより実現できる。このようにタグとして利用することによって、偽造されたものと区別することが可能になる。
【０１２３】
このほかに、無線ＩＣタグをメモリとして用いることも可能である。図２０（Ｅ）は無線ＩＣタグ１９５１を野菜の包装に貼り付けるラベルに用いた場合の例を示している。また、包装そのものに無線ＩＣタグを貼り付けたり埋め込んだりしても構わない。無線ＩＣタグ１９５１には、生産地、生産者、製造年月日、加工方法などの生産段階のプロセスや、商品の流通プロセス、価格、数量、用途、形状、重量、賞味期限、各種認証情報などを記録することが可能になる。無線ＩＣタグ１９５１からの情報は、無線式のリーダ１９５２のアンテナ部１９５３で受信して読み取り、リーダ１９５２の表示部１９５４に表示することによって、卸売業者、小売業者、消費者が把握することが容易になる。また、産者、取引業者、消費者のそれぞれに対してアクセス権を設定することによって、アクセス権を有しない場合は読み込み、書き込み、書き換え、または消去ができない仕組みになっている。
【０１２４】
また、無線ＩＣタグは以下のように用いることができる。会計の際に無線ＩＣタグに会計を済ませたことを記入し、出口にチェック手段を設け、会計済みであることを無線ＩＣタグに書き込まれているかをチェックする。会計を済ませていないで店を出ようとすると、警報が鳴る。この方法によって、会計のし忘れや万引きを予防することができる。
【０１２５】
さらに、顧客のプライバシー保護を考慮すると、次のような方法にすることも可能である。レジで会計をする段階で、（１）無線ＩＣタグに入力されているデータを暗証番号などでロックする、（２）無線ＩＣタグに入力されているデータそのものを暗号化する、（３）無線ＩＣタグに入力されているデータを消去する、（４）無線ＩＣタグに入力されているデータを破壊する、のいずれかを行う。これらは他の実施の形態にて挙げたメモリを用いることによって実現することができる。そして、出口にチェック手段を設け、（１）〜（４）のいずれかの処理が行われたか、または無線ＩＣタグのデータに何も処理が行われていない状態であるかをチェックすることによって、会計の有無をチェックする。このようにすると、店内では会計の有無を確認することが可能であり、店外では所有者の意志に反して無線ＩＣタグの情報を読み取られることを防止することができる。
【０１２６】
以上に挙げた無線ＩＣタグは、従来用いているバーコードより製造コストが高いため、コスト低減を図る必要がある。本発明を用いることにより、工程不良の発見が容易となり、工程へのフィードバックが容易となるめ、コストの低減に有効である。また、どの無線ＩＣタグも品質が高く、かつ性能のばらつきがないように製作することができる。
【０１２７】
以上のように、本発明により作製された半導体装置の適用範囲は極めて広く、本発明により作製された半導体装置を様々な分野の電子機器に用いることができる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の実施の形態１を示す図。
【図２】本発明の実施の形態１を示す図。
【図３】本発明の実施の形態１を示す図。
【図４】本発明の実施の形態１を示す図。
【図５】本発明の実施の形態１を示す図。
【図６】本発明の実施の形態１を示す図。
【図７】本発明の実施の形態１を示す図。
【図８】本発明の実施の形態１を示す図。
【図９】本発明の実施の形態１を示す図。
【図１０】本発明の実施の形態１を示す図。
【図１１】本発明の実施の形態１を示す図。
【図１２】本発明の実施の形態１を示す図。
【図１３】本発明の実施の形態２を示す図。
【図１４】本発明の実施の形態３を示す図。
【図１５】本発明の実施の形態４を示す図。
【図１６】本発明の実施の形態５を示す図。
【図１７】本発明の実施の形態５を示す図。
【図１８】本発明の実施の形態５を示す図。
【図１９】本発明の実施の形態６を示す図。
【図２０】本発明の実施の形態７を示す図。
【符号の説明】
【０１２９】
１１１  基板
１１２  下地絶縁膜
１１３  島状の半導体膜
１１４  第１の絶縁膜
１１５  導電膜
１１６  マスク
１１７  電極
１１８  不純物イオン
１１９ａ  高濃度不純物領域
１１９ｂ  高濃度不純物領域
１１９ｃ  高濃度不純物領域
１２０  絶縁物
１２１  絶縁膜
１２２  金属膜
１２３  シリサイド層
１２４  層間絶縁膜
１２５  コンタクトホール
１２６  配線
１２７  マスク
４０４  高濃度不純物領域
４０５  低濃度不純物領域
５０１  端子
５０２  端子
５０３  素子
５０４  素子
５０５  容量
５０９  低濃度不純物領域
５１１  第１の導電膜
５１２  第２の導電膜
５１３  高濃度不純物領域
８０１  端子
８０２  端子
８０３  素子
８０４  端子
８０５  素子
８０６  端子
８０７  容量
１９０１  筐体
１９０２  支持台
１９０３  表示部
１９０４  スピーカー部
１９０５  ビデオ入力端子
１９１１  筐体
１９１２  表示部
１９１３  キーボード
１９１４  外部接続ポート
１９１５  ポインティングマウス
１９２１  筐体
１９２２  表示部
１９２３  操作キー
１９２４  センサ部
１９４１  パスポート
１９４２  無線ＩＣタグ
１９５１  無線ＩＣタグ
１９５２  無線式のリーダ
１９５３  アンテナ部
１９５４  表示部
【図１】
0005250186.tif 000002
【図２】
0005250186.tif 000003
【図３】
0005250186.tif 000004
【図４】
0005250186.tif 000005
【図５】
0005250186.tif 000006
【図６】
0005250186.tif 000007
【図７】
0005250186.tif 000008
【図８】
0005250186.tif 000009
【図９】
0005250186.tif 000010
【図１０】
0005250186.tif 000011
【図１１】
0005250186.tif 000012
【図１２】
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【図１３】
0005250186.tif 000014
【図１４】
0005250186.tif 000015
【図１５】
0005250186.tif 000016
【図１６】
0005250186.tif 000017
【図１７】
0005250186.tif 000018
【図１８】
0005250186.tif 000019
【図１９】
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【図２０】
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