(57)【特許請求の範囲】
【請求項１】
カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第１クロック信号、第２クロック信号及び第３クロック信号に応答して１水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、  
前記シフトレジスタ部にそれぞれ接続され前記スキャンパルスと前記第３クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第１出力ノードに印加し第１出力ノードを順次ターンオンレベルでセットさせると共に前記第３クロック信号をそれぞれの第２出力ノードに印加し第２出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第１共通制御信号によって前記第１出力ノードを共にターンオンレベルでセットさせると共に第２共通制御信号によって前記第２出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、
前記選択部にそれぞれ接続され前記第１出力ノードがセットされた直後から前記第２出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第２出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備えることを特徴とするゲートドライバ。
【請求項２】
前記第１乃至第３クロック信号は１水平期間ずつ位相がシフトされる５相のゲートクロック内で選択され、
前記第１クロック信号は対応するシフトレジスタ部のスキャンパルスと位相が同期され、前記第２クロック信号は前記第１クロック信号と２水平期間位相が遅延され、
前記第３クロック信号は第２クロック信号と２水平期間位相が遅延されることを特徴とする請求項１記載のゲートドライバ。  
【請求項３】
前記選択信号は２Ｄ映像構成時にはターンオンレベルで入力され、３Ｄ映像構成時にはターンオフレベルで入力されることを特徴とする請求項１記載のゲートドライバ。
【請求項４】
前記２Ｄ映像構成時には前記第１及び第２共通制御信号はターンオフレベルで入力され、
前記３Ｄ映像構成時には、
前記第１共通制御信号は前記第１出力ノードをセットさせるための第１区間においてターンオンレベルで入力され、前記第２出力ノードをセットさせるための第３区間、前記第１区間と前記第３区間の間の第２区間、及び前記第３区間以後の第４区間それぞれにおいてターンオフレベルで入力され、
第２共通制御信号は前記第３区間ターンオンレベルで入力され、前記第１区間、前記第２区間、及び前記第４区間それぞれにおいてターンオフレベルで入力されることを特
徴とする請求項３記載のゲートドライバ。
【請求項５】
前記選択部それぞれは、
前記選択信号によって前記スキャンパルスの入力端と前記第１出力ノードの間の電流パスをスイッチングする第１ＴＦＴと、
前記選択信号によって前記第３クロック信号の入力端と前記第２出力ノードの間の電流パスをスイッチングする第２ＴＦＴと、
前記第１共通制御信号によって前記第１出力ノードとターンオンレベルの第１直流駆動電圧の入力端の間の電流パスをスイッチングする第３ＴＦＴと、
前記第１共通制御信号によってターンオフレベルの第２直流駆動電圧の入力端と前記第２出力ノードの間の電流パスをスイッチングする第４ＴＦＴと、
前記第２共通制御信号によって前記第２直流駆動電圧の入力端と前記第１出力ノードの間の電流パスをスイッチングする第５ＴＦＴと、
前記第２共通制御信号によって前記第２出力ノードと前記第１直流駆動電圧の入力端の間の電流パスをスイッチングする第６ＴＦＴを備えることを特徴とする請求項４記載のゲートドライバ。
【請求項６】
前記エミッションパルスは、前記１及び第２区間においてターンオフレベルで発生され、前記第３及び第４区間においてターンオンレベルで発生されることを特徴とする請求項４記載のゲートドライバ。
【請求項７】
複数のスキャンラインとエミッションラインに接続された複数の画素を含む表示パネルと、
前記スキャンラインにスキャンパルスを供給し前記エミッションラインにエミッションパルスを供給するゲートドライバを備え、
前記ゲートドライバは、
カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第１クロック信号、第２クロック信号及び第３クロック信号に応答して１水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、
前記シフトレジスタ部にそれぞれ接続され前記スキャンパルスと前記第３クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第１出力ノードに印加し第１出力ノードを順次ターンオンレベルでセットさせると共に前記第３クロック信号をそれぞれの第２出力ノードに印加して第２出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第１共通制御信号によって前記第１出力ノードを共にターンオンレベルでセットさせると共に第２共通制御信号によって前記第２出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、
前記選択部にそれぞれ接続され前記第１出力ノードがセットされた直後から前記第２出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第２出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備えることを特徴とする有機発光ダイオード表示装置。
【請求項８】
前記第１乃至第３クロック信号は１水平期間ずつ位相がシフトされる５相のゲートクロック内で選択され、
前記第１クロック信号は対応するシフトレジスタ部のスキャンパルスと位相が同期され、前記第２クロック信号は前記第１クロック信号と２水平期間位相が遅延され、前記第３クロック信号は第２クロック信号と２水平期間位相が遅延されることを特徴とする請求項７記載の有機発光ダイオード表示装置。
【請求項９】
前記選択信号は２Ｄ映像構成時にはターンオンレベルで入力され、３Ｄ映像構成時にはターンオフレベルで入力されることを特徴とする請求項７記載の有機発光ダイオード表示装置。
【請求項１０】
前記２Ｄ映像構成時には前記第１及び第２共通制御信号はターンオフレベルで入力され、
前記３Ｄ映像構成時には、
前記第１共通制御信号は前記第１出力ノードをセットさせるための第１区間においてターンオンレベルで入力され、前記第２出力ノードをセットさせるための第３区間、前記第１区間と前記第３区間の間の第２区間、及び前記第３区間以後の第４区間それぞれにおいてターンオフレベルで入力され、
第２共通制御信号は前記第３区間ターンオンレベルで入力され、前記第１区間、前記第２区間、及び前記第４区間それぞれにおいてターンオフレベルで入力されることを特徴とする請求項９記載の有機発光ダイオード表示装置。
【請求項１１】
前記エミッションパルスは、 前記第１及び第２区間においてターンオフレベルで発生され、前記第３及び第４区間においてターンオンレベルで発生されることを特徴とする請求項１０記載の有機発光ダイオード表示装置。
【請求項１２】
前記選択部それぞれは、
前記選択信号によって前記スキャンパルスの入力端と前記第１出力ノードの間の電流パスをスイッチングする第２０ＴＦＴと、
前記選択信号によって前記第３クロック信号の入力端と前記第２出力ノードの間の電流パスをスイッチングする第２１ＴＦＴと、
前記第１共通制御信号によって前記第１出力ノードとターンオンレベルの第１直流駆動電圧の入力端の間の電流パスをスイッチングする第２２ＴＦＴと、  
前記第１共通制御信号によってターンオフレベルの第２直流駆動電圧の入力端と前記第２出力ノードの間の電流パスをスイッチングする第２３ＴＦＴと、  
前記第２共通制御信号によって前記第２直流駆動電圧の入力端と前記第１出力ノードの間の電流パスをスイッチングする第２４ＴＦＴと、
前記第２共通制御信号によって前記第２出力ノードと前記第１直流駆動電圧の入力端の間の電流パスをスイッチングする第２５ＴＦＴを備えることを特徴とする請求項１０記載の有機発光ダイオード表示装置。
【請求項１３】
前記第１及び第２区間は前記３Ｄ映像を構成するための左目映像データまたは右目映像データが前記画素に順次アドレッシングされる区間に対応し、
前記第３及び第４区間はアドレッシング完了した前記左目映像データまたは右目映像データによって前記画素が共に発光する区間に対応することを特徴とする請求項１０記載の有機発光ダイオード表示装置。
【請求項１４】
前記ゲートドライバは前記表示パネルの非表示領域に形成されることを特徴とする請求項７記載の有機発光ダイオード表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は有機発光ダイオード表示装置のゲートドライバに関する。 
【背景技術】
【０００２】
最近、多様な平板表示装置（Flat Panel Display、ＦＰＤ）に対する開発が加速されている。特に、有機発光ダイオード表示装置は自ら発光する自発光素子を利用することで応答速度が速く、発光効率、輝度及び視野角が大きいという長所がある。
【０００３】
有機発光ダイオード表示装置は画素ごとに有機発光ダイオードを有する。有機発光ダイオードはアノード電極とカソード電極の間に形成された有機化合物層を含む。有機化合物層は正孔注入層（Hole Injection layer、ＨＩＬ）、正孔輸送層（Hole transport layer、ＨＴＬ）、発光層（Emission layer、ＥＭＬ）、電子輸送層（Electron transport layer、ＥＴＬ） 及び電子注入層（Electron Injection layer、ＥＩＬ）を含む。アノード電極とカソード電極に駆動電圧が印加されれば正孔輸送層（ＨＴＬ）をパスした正孔と電子輸送層（ＥＴＬ）をパスした電子が発光層（ＥＭＬ）に移動され励起子を形成し、その結果発光層（ＥＭＬ）が可視光を発生する。
【０００４】
有機発光ダイオード表示装置は有機発光ダイオードが含まれた画素をマトリックス形態で配し画素の明るさをビデオデータの階調によって制御する。有機発光ダイオード表示装置は能動素子であるＴＦＴを選択的にターン-オンさせ画素を選択しストレージキャパシター（）に充電された電圧で画素の発光を維持する。
【０００５】
最近、有機発光ダイオード表示装置を表示素子で利用して２次元映像（以下、「２Ｄ映像」という）だけでなく３次元立体映像（以下、「３Ｄ映像」という）を実現しようとする研究が活発に行われている。３Ｄ映像を実現するために現在実用化されている方式には偏光眼鏡方式と液晶シャッター眼鏡方式がある。
【０００６】
この内液晶シャッター眼鏡方式は表示素子に左目映像と右目映像をフレーム単位で交互に表示しこの表示タイミングに同期して液晶シャッター眼鏡の左右目シャッターを開閉することで３Ｄ映像を構成する。液晶シャッター眼鏡は左目映像が表示される第ｎフレーム期間の間その左目シャッターのみを開放し、 右目映像が表示される第ｎ＋１フレーム期間の間その右目シャッターのみを開放することによって時分割方式で両眼視差を作り出す。
【０００７】
有機発光ダイオード表示装置は表示パネルに形成されたゲート信号ラインを駆動するためのゲートドライバ、すなわち、スキャンラインを駆動するためのスキャンドライバとエミッションラインを駆動するためのエミッションドライバなどを含む。スキャンドライバはデータのアドレッシングタイムを決定するためのスキャンパルスをスキャンラインに供給する。エミッションドライバは画素の発光タイムを決定するためのエミッションパルスをエミッションラインに供給する。データがアドレッシングされる期間でスキャンパルスはターンオンレベル（またはアクティブレベル）で発生されエミッションパルスはターンオフレベル（またはインアクティブレベル）で発生されて、画素が発光される期間でスキャンパルスはターンオフレベルで発生されてエミッションパルスはターンオンレベルで発生される。ゲートドライバはＧＩＰ（Gate In Panel）方式に従って画素のＴＦＴと同一の工程で表示パネルの外郭部非表示領域に形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、このようなＧＩＰ方式のゲートドライバで、エミッションドライバはスキャンドライバスキャンパルスの入力を受け、このスキャンパルスを利用しエミッションパルスを生成する。通常スキャンパルスは所定の幅を有しておおよそ１水平期間ずつ位相がシフトされるように生成される。したがって、エミッションパルスもこのスキャンパルスに属しておおよそ１水平期間ずつ位相がシフトされるように生成されるしかない。
【０００９】
その結果、従来ＧＩＰ方式のゲートドライバは、図１の（Ａ）のように２Ｄ映像を構成するための順次発光には適用され得るが、図１の（Ｂ）のように３Ｄ映像を構成するための同時発光には適用できない。同時発光のためには左目映像または右目映像が表示される期間ですべてのエミッションラインに供給されるエミッションパルスが共にターンオンレベルで発生されなければならないという問題があった。
【００１０】
そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的は、順次発光と同時発光を選択的に実行するようにしたゲートドライバ及びこれを含む有機発光ダイオード表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明に係るゲートドライバはカスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第１クロック信号、第２クロック信号及び第３クロック信号に応答して１水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、前記シフトレジスタ部にそれぞれ接続されて前記スキャンパルスと前記第３クロック信号の入力を受け、ターンオンレベルの選択信号に応答して前記スキャンパルスをそれぞれの第１出力ノードに印加し第１出力ノードを順次ターンオンレベルでセットさせると共に前記第３クロック信号をそれぞれの第２出力ノードに印加して第２出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第１共通制御信号によって前記第１出力ノードを共にターンオンレベルでセットさせると共に第２共通制御信号によって前記第２出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、前記選択部にそれぞれ接続され前記第１出力ノードがセットされた直後から前記第２出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第２出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備える。
【００１２】
本発明の実施の形態に係る有機発光ダイオード表示装置は複数のスキャンラインとエミッションラインに接続された複数の画素を含む表示パネルと、前記スキャンラインにスキャンパルスを供給し前記エミッションラインにエミッションパルスを供給するゲートドライバを備え、前記ゲートドライバは、カスケード接続された複数のシフトレジスタ部を含み、スタート電圧と第１クロック信号、第２クロック信号及び第３クロック信号に応答して１水平期間ずつ位相がシフトされるスキャンパルスを出力するシフトレジスタブロックと、前記シフトレジスタ部にそれぞれ接続されて前記スキャンパルスと前記第３クロック信号の入力を受け、ターンオンレベルの選択信号に応答し前記スキャンパルスをそれぞれの第１出力ノードに印加し第１出力ノードを順次ターンオンレベルでセットさせると共に前記第３クロック信号をそれぞれの第２出力ノードに印加し第２出力ノードを順次ターンオンレベルでセットさせる一方、ターンオフレベルの前記選択信号に応答して第１共通制御信号によって前記第１出力ノードを共にターンオンレベルでセットさせると共に第２共通制御信号によって前記第２出力ノードを共にターンオンレベルでセットさせる複数の選択部を含む選択ブロックと、前記選択部にそれぞれ接続されて前記第１出力ノードがセットされた直後から前記第２出力ノードがセットされる直前までエミッションパルスをターンオフレベルで発生し、前記第２出力ノードがセットされた直後から前記エミッションパルスをターンオンレベルで発生する複数のバッファー部を含むバッファーブロックを備える。
【発明の効果】
【００１３】
以上説明したように本発明に係るゲートドライバ及びこれを含む有機発光ダイオード表示装置はシフトレジスタブロックとバッファーブロック間に選択ブロックを追加し順次発光と同時発光を選択的に実行することができる。すなわち、本発明は２Ｄ映像構成時には順次アドレッシングと共に順次発光を実行し、３Ｄ映像構成時には順次アドレッシングが全て完了した以後に同時発光を実行することができる。
【００１４】
さらに、本発明に係るゲートドライバ及びこれを含む有機発光ダイオード表示装置は３Ｄ映像構成時に別途の外部制御信号を利用してエミッションパルスを生成することができる、エミッションパルスの制御が非常に容易になる効果がある。
【図面の簡単な説明】
【００１５】
【図１】２Ｄ映像実現のための順次発光と３Ｄ映像実現のための同時発光を示す図である。
【図２】本発明の実施の形態に係るゲートドライバを概略的に示すブロック図である。
【図３】５相ゲートクロックから選択される３つのクロック信号を示す図である。
【図４】選択ブロックに含まれた複数の選択部の内でいずれか一つを詳しく示す図である。
【図５】２Ｄモード及び３Ｄモードそれぞれで選択ブロックに印加される制御信号の論理レベルを示す図である。
【図６】２Ｄモードで順次発生されるエミッションパルスを示す図である。
【図７】３Ｄモードで共に発生されるエミッションパルスを示す図である。
【図８】互いに従属的に接続された第１シフトレジスタ部、第１選択部及び第１バッファー部を具体的に示す図である。
【図９】２Ｄモードで第１選択部及び第１バッファー部の動作説明のための波形図である。
【図１０】３Ｄモードで第１選択部及び第１バッファー部の動作説明のための波形図である。
【図１１】本発明の実施の形態に係る有機発光ダイオード表示装置を示すブロック図である。
【図１２】本発明の実施の形態に係る有機発光ダイオード表示装置を示すブロック図である。
【図１３】本発明の実施の形態に係る有機発光ダイオード表示装置を通じて３Ｄ映像を実現する例を示す図である。
【発明を実施するための形態】
【００１６】
以下に添付図面の図２乃至図１３を参照して、本発明の好適な実施の形態について詳細に説明する。
【００１７】
図２乃至図１０は本発明の実施の形態に係るゲートドライバを示す。
【００１８】
図２を参照すると、本発明の実施の形態に係るゲートドライバはシフトレジスタブロック１と、選択ブロック２と、バッファーブロック３を備える。
【００１９】
シフトレジスタブロック１は互いにカスケード（cascade）接続された複数のシフトレジスタ部（１１〜１ｎ）を含み、おおよそ１水平期間の幅を有しおおよそ１水平期間ずつ位相がシフトされるスキャンパルスｇ１〜スキャンパルスｇｎを出力する。
【００２０】
シフトレジスタ部（１１〜１ｎ）には１水平期間位ずつ位相がシフトされターンオンレベルとターンオフレベルの間でスイングする５相のゲートクロックの内で３個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３が入力される。ここで、第１クロック信号（ＣＬＫ１）は対応されるシフトレジスタ部のスキャンパルスと位相が同期され、第２クロック信号ＣＬＫ２は第１クロック信号ＣＬＫ１おおよそ２水平期間位位相が遅延され、第３クロック信号ＣＬＫ３は第２クロック信号ＣＬＫ２おおよそ２水平期間位位相が遅延される。例えば、図９のように第１シフトレジスタ部１１で、第１クロック信号（ＣＬＫ１）は第１ゲートクロック（ＧＣＬＫ１）に当たり、第２クロック信号（ＣＬＫ２）は第３ゲートクロック（ＧＣＬＫ３）に当たり、第３クロック信号（ＣＬＫ３）は第５ゲートクロック（ＧＣＬＫ５）に当たる。同一の方式で第ｎシフトレジスタ部（１ｎ）で、第１クロック信号（ＣＬＫ１）は第５ゲートクロック（ＧＣＬＫ５）に当たり、第２クロック信号（ＣＬＫ２）は第２ゲートクロック（ＧＣＬＫ２）に当たり、第３クロック信号（ＣＬＫ３）は第４ゲートクロックＧＣＬＫ４に当たる。
【００２１】
シフトレジスタ部（１１〜１ｎ）にはターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）とターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）が入力される。第１シフトレジスタ部１１は別途のスタート電圧（ＶＳＴ）の入力を受け動作され、第２乃至第ｎシフトレジスタ部（１２〜１ｎ）それぞれは直前の段のスキャンパルス（ｇ１〜ｇｎ−１）をスタート電圧で入力を受け動作される。第１シフトレジスタ部１１に入力されるスタート電圧（ＶＳＴ）は図９のように第３クロック信号（ＣＬＫ３）すなわち、第５ゲートクロック（ＧＣＬＫ５）に同期される。
【００２２】
選択ブロック２は複数の選択部（２１〜２ｎ）を含む。選択部（２１〜２ｎ））にはターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）とターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）が入力される。選択部（２１〜２ｎ）はシフトレジスタ部（１１〜１ｎ）の出力端にそれぞれ接続されシフトレジスタ部（１１〜１ｎ）スキャンパルス（ｇ１〜ｇｎを入力を受ける。選択部（２１〜２ｎ）には第３クロック信号（ＣＬＫ３）が入力される。第１選択部２１に入力される第３クロック信号（ＣＬＫ３）は第５ゲートクロック（ＧＣＬＫ５）に当たり、第２選択部２２に入力される第３クロック信号（ＣＬＫ３）は第１ゲートクロック（ＧＣＬＫ１）に当たり、第ｎ−１選択部２ｎ−１に入力される第３クロック信号（ＣＬＫ３）は第３ゲートクロック（ＧＣＬＫ３）に当たり、第ｎ選択部（２ｎ）に入力される第３クロック信号（ＣＬＫ３）は第４ゲートクロックＧＣＬＫ４に当たる。
【００２３】
選択部（２１〜２ｎ）は選択信号（ＳＥＬ）と、第１共通制御信号（ＳＥＢ） 及び第２共通制御信号（ＳＥ）を共通で入力を受ける。選択信号（ＳＥＬ）は ２Ｄ映像構成時にターンオンレベルで入力され、３Ｄ映像構成時にターンオフレベルで入力される。選択部（２１〜２ｎ）はターンオンレベルの選択信号（ＳＥＬ）に応答してスキャンパルスｇ１〜スキャンパルスｇｎをそれぞれの第１出力ノード（ＮＡ）に印加して第１出力ノード（ＮＡ）を順次ターンオンレベルでセット（set）させることと共に第３クロック信号（ＣＬＫ３）をそれぞれの第２出力ノード（ＮＢ）に印加して第２出力ノード（ＮＢ）を順次ターンオンレベルでセットさせる。選択部（２１〜２ｎ）はターンオフレベルの選択信号（ＳＥＬ）に応答し第１共通制御信号（ＳＥＢ）によって第１出力ノード（ＮＡ）を共にターンオンレベルでセットさせることと共に第２共通制御信号（ＳＥ）によって第２出力ノード（ＮＢ）を共にターンオンレベルでセットさせる。
【００２４】
バッファーブロック３は複数のバッファー部（３１〜３ｎ）を含む。バッファー部（３１〜３ｎ）にはターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）とターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）が入力される。バッファー部（３１〜３ｎ）それぞれは第１及び第２出力ノード（ＮＡ、ＮＢ）を通じて選択ブロック２の選択部（２１〜２ｎ）に１対１に接続される。バッファー部（３１〜３ｎ）それぞれは第１出力ノード（ＮＡ）がターンオンレベルでセットされた直後第２出力ノード（ＮＢ）がターンオンレベルでセットされる直前までエミッションパルスをはターンオフレベルで発生し第２出力ノード（ＮＢ）がターンオンレベルでセットされた直後エミッションパルスをターンオンレベルで発生する。
【００２５】
図４は選択ブロック２に含まれた複数の選択部（２１〜２ｎ）の内いずれか一つを詳しく示す。図４で、'gout'はスキャンパルスｇ１〜スキャンパルスｇｎ中いずれか一つを指示する。
【００２６】
図４を参照すると、選択部はＰ−ｔｙｐｅで構成される複数のＴＦＴ（Ｔ２０〜Ｔ２５）を備える。
【００２７】
第２０ＴＦＴ（Ｔ２０）は選択信号（ＳＥＬ）の入力端に接続されたゲート電極、スキャンパルス（gout）の入力端に接続されたソース電極、第１出力ノード（ＮＡ）に接続されたドレーン電極を備える。第２０ＴＦＴ（Ｔ２０）は選択信号（ＳＥＬ）によってスキャンパルス（gout）の入力端と第１出力ノード（ＮＡ）の間の電流パスをスイッチングする。
【００２８】
第２１ＴＦＴ（Ｔ２１）は選択信号（ＳＥＬ）の入力端に接続されたゲート電極、第３クロック信号（ＣＬＫ３）の入力端に接続されたソース電極、第２出力ノード（ＮＢ）に接続されたドレーン電極を備える。第２１ＴＦＴ（Ｔ２１）は選択信号（ＳＥＬ）によって第３クロック信号（ＣＬＫ３）の入力端と第２出力ノード（ＮＢ）の間の電流パスをスイッチングする。
【００２９】
第２２ＴＦＴ（Ｔ２２）は第１共通制御信号（ＳＥＢ）の入力端に接続されたゲート電極、第１出力ノード（ＮＡ）に接続されたソース電極、第１直流駆動電圧（ＥＶＳＳ）の入力端に接続されたドレーン電極を備える。第２２ＴＦＴ（Ｔ２２）は第１共通制御信号（ＳＥＢ）によって第１出力ノード（ＮＡ）と第１直流駆動電圧（ＥＶＳＳ）の入力端の間の電流パスをスイッチングする
【００３０】
第２３ＴＦＴ（Ｔ２３）は第１共通制御信号（ＳＥＢ）の入力端に接続されたゲート電極、第２直流駆動電圧（ＥＶＤＤ）の入力端に接続されたソース電極、第２出力ノード（ＮＢ）に接続されたドレーン電極を備える。第２３ＴＦＴ（Ｔ２３）は第１共通制御信号（ＳＥＢ）によって第２直流駆動電圧（ＥＶＤＤ）の入力端と第２出力ノード（ＮＢ）の間の電流パスをスイッチングする。
【００３１】
第２４ＴＦＴ（Ｔ２４）は第２共通制御信号（ＳＥ）の入力端に接続されたゲート電極、第２直流駆動電圧（ＥＶＤＤ）の入力端に接続されたソース電極、第１出力ノード（ＮＡ）に接続されたドレーン電極を備える。第２４ＴＦＴ（Ｔ２４）は第２共通制御信号（ＳＥ）によって第２直流駆動電圧（ＥＶＤＤ）の入力端と第１出力ノード（ＮＡ）の間の電流パスをスイッチングする。
【００３２】
第２５ＴＦＴ（Ｔ２５）は第２共通制御信号（ＳＥ）の入力端に接続されたゲート電極、第２出力ノード（ＮＢ）に接続されたソース電極、第１直流駆動電圧（ＥＶＳＳ）の入力端に接続されたドレーン電極を備える。第２５ＴＦＴ（Ｔ２５）は第２共通制御信号（ＳＥ）によって第２出力ノード（ＮＢ）と第１直流駆動電圧（ＥＶＳＳ）の入力端の間の電流パスをスイッチングする。  
【００３３】
このような選択部の動作を図５乃至図７を結付して説明すると次のようである。
【００３４】
図５のように ２Ｄ映像を構成するための２Ｄモードで、選択信号（ＳＥＬ）はターンオンレベル（Ｌｏｗ）で入力され、第１及び第２共通制御信号（ＳＥＢ、ＳＥ）はターンオフレベル（Ｈｉｇｈ）で入力される。２Ｄモードで第２０ＴＦＴ（Ｔ２０）と第２１ＴＦＴ（Ｔ２１）はターンオンされ、第２２ＴＦＴ（Ｔ２２）乃至第２５ＴＦＴ（Ｔ２５）はターンオフされる。
【００３５】
このようなＴＦＴ（Ｔ２０〜Ｔ２５）のスイッチング動作を通じて第１出力ノード（ＮＡ）はスキャンパルス（gout）によってターンオンレベルでセットされ、第２出力ノード（ＮＢ）は第３クロック信号（ＣＬＫ３）によってターンオンレベルでセットされる。その結果、バッファーブロック３を通じて発生されるエミッションパルス（ＥＭ１〜ＥＭｎ）は図６のように第１出力ノード（ＮＡ）がスキャンパルス（gout）によってセットされる時ターンオフレベル（High）でライジング（rising）された後、このターンオフレベル（High）を第２出力ノード（ＮＢ）が第３クロック信号（ＣＬＫ３）によってセットされる直前まで維持する。そして、エミッションパルス（ＥＭ１〜ＥＭｎ）は第２出力ノード（ＮＢ）が第３クロック信号（ＣＬＫ３）によってセットされる時ターンオンレベル（Ｌｏｗ）でフォーリング（falling）された後、このターンオンレベル（Ｌｏｗ）をおおよそ１フレーム間維持する。第３クロック信号（ＣＬＫ３）は第１クロック信号（ＣＬＫ１）に同期されるスキャンパルス（gout）４水平期間遅延され入力されるので、エミッションパルスは４水平期間（４Ｈ）位ターンオフレベル（High）を維持する。スキャンパルス（gout）と第３クロック信号（ＣＬＫ３）はそれぞれ選択部（２１〜２ｎ）に順次１水平期間ずつ遅延され入力されるので、隣り合うエミッションパルスのターンオフレベル（High）は３水平期間（３Ｈ）位ずつオーバーラップ（overlap）される。エミッションパルスがターンオフレベル（High）に発生される区間はデータのアドレッシング区間（Addressing）に対応され、エミッションパルスがターンオンレベル（Ｌｏｗ）に発生される区間は発光区間（Emission）に対応される。このように、２Ｄモードでは第１出力ノード（ＮＡ）が順次セットされ、また、第２出力ノード（ＮＢ）が順次セットされるのでバッファーブロック３を通じて発生されるエミッションパルス（ＥＭ１〜ＥＭｎ）は１水平期間ずつ順次で位相がシフトされ順次発光を実行することができるようになる。
【００３６】
一方、図５のように ３Ｄ映像を構成するための３Ｄモードで、選択信号（ＳＥＬ）はターンオフレベル（High）で入力される。第１共通制御信号（ＳＥＢ）は第１出力ノード（ＮＡ）をセットさせるための第１区間（Ｐ１）ターンオンレベル（Ｌｏｗ）で入力され、第２出力ノード（ＮＢ）をセットさせるための第３区間（Ｐ３）、第１区間（Ｐ１）と第３区間（Ｐ３）の間の第２区間（Ｐ２）、及び第３区間以後の第４区間（Ｐ４）それぞれにおいてターンオフレベル（High）で入力される。第２共通制御信号（ＳＥ）は第２出力ノード（ＮＢ）をセットさせるための第３区間（Ｐ３）ターンオンレベル（Ｌｏｗ）で入力され、第１出力ノード（ＮＡ）をセットさせるための第１区間（Ｐ１）、第１区間（Ｐ１）と第３区間（Ｐ３）の間の第２区間（Ｐ２）、及び第３区間以後の第４区間（Ｐ４）それぞれにおいてターンオフレベル（Ｈｉｇｈ）で入力される。３Ｄモードで第２０ＴＦＴ（Ｔ２０）及び第２１ＴＦＴ（Ｔ２１）は第１乃至第４区間（Ｐ１〜Ｐ４）で継続しターンオフになる。第１区間（Ｐ１）で第２２ＴＦＴ（Ｔ２２）と第２３ＴＦＴ（Ｔ２３）はターンオンされ、第２４ＴＦＴ（Ｔ２４）と第２５ＴＦＴ（Ｔ２５）はターンオフされる。第３区間（Ｐ３）で第２２ＴＦＴ（Ｔ２２）と第２３ＴＦＴ（Ｔ２３）はターンオフされ、第２４ＴＦＴ（Ｔ２４）と第２５ＴＦＴ（Ｔ２５）はターンオンされる。第２区間Ｐ２と第４区間Ｐ４で、第２２ＴＦＴ（Ｔ２２）乃至第２５ＴＦＴ（Ｔ２５）は全てターンオフされる。
【００３７】
このようなＴＦＴ（Ｔ２０〜Ｔ２５）のスイッチング動作を通じて第１出力ノード（ＮＡ）は第１共通制御信号（ＳＥＢ）によって第１区間（Ｐ１）ターンオンレベルでセットされ、第２出力ノード（ＮＢ）は第２共通制御信号（ＳＥ）によって第３区間（Ｐ３）ターンオンレベルでセットされる。その結果、バッファーブロック３を通じて発生されるエミッションパルス（ＥＭ１〜ＥＭｎ）は図７のように第１出力ノード（ＮＡ）が第１共通制御信号（ＳＥＢ）によってセットされる時ターンオフレベル（High）でライジング（rising）された後、このターンオフレベル（High）を第２出力ノード（ＮＢ）が第２共通制御信号（ＳＥ）によってセットされる直前まで維持する。そして、エミッションパルス（ＥＭ１〜ＥＭｎ）は第２出力ノード（ＮＢ）が第２共通制御信号（ＳＥ）によってセットされる時ターンオンレベル（Ｌｏｗ）でフォーリング（falling）された後、このターンオンレベル（Ｌｏｗ）をおおよそ一フレーム（１Ｆ）間維持する。第１及び第２共通制御信号（ＳＥＢ、ＳＥ）はすべての選択部に同タイミングに入力されるので、エミッションパルス（ＥＭ１〜ＥＭｎ）は共におおよそ１フレームを周期でターンオフレベル（High）とターンオンレベル（Ｌｏｗ）を繰り返すようになる。エミッションパルスがターンオフレベル（High）で発生される第１及び第２区間（Ｐ１、Ｐ２）は左目映像データまたは右目映像データが画素に順次アドレッシングされる区間に対応され、エミッションパルスがターンオンレベル（Ｌｏｗ）で発生される第３及び第４区間（Ｐ３、Ｐ４）はアドレッシング完了した左目映像データまたは右目映像データによって画素が共に発光する区間に対応される。このように、３Ｄモードでは第１出力ノード（ＮＡ）が共にセットされまた、第２出力ノード（ＮＢ）が共にセットされるのでバッファー部（３１〜３ｎ）を通じて発生されるエミッションパルス（ＥＭ１〜ＥＭｎ）は位相遅延なしに同時発光を実行する。
【００３８】
図８は互いに従属的に接続された第１シフトレジスタ部１１、第１選択部２１及び第１バッファー部３１の具体的な回路を示す。
【００３９】
第１シフトレジスタ部１１は Ｐ−ｔｙｐｅで構成される複数のＴＦＴ（Ｔ１０〜Ｔ１９）と、複数のキャパシター（Ｃ１０〜Ｃ１２）を備える。
【００４０】
第１０ＴＦＴ（Ｔ１０）はスタート電圧（ＶＳＴ）の入力端にダイオードコネクション（diode-connection） されるように接続されたゲート電極とドレーン電極、第１１ＴＦＴ（Ｔ１１）のドレーン電極に接続されたソース電極を備える。第１１ＴＦＴ（Ｔ１１）は第３クロック信号（ＣＬＫ３）の入力端に接続されたゲート電極、Ｑノードに接続されたソース電極、第１０ＴＦＴ（Ｔ１０）のソース電極に接続されたドレーン電極を備える。第１２ＴＦＴ（Ｔ１２）はＱＢノードに接続されたゲート電極、第１３ＴＦＴ（Ｔ１３）のドレーン電極に接続されたソース電極、Ｑノードに接続されたドレーン電極を備える。第１３ＴＦＴ（Ｔ１３）は ＱＢノードに接続されたゲート電極、第２直流駆動電圧（ＥＶＤＤ）の入力端に接続されたソース電極、第１２ＴＦＴ（Ｔ１２）のソース電極に接続されたドレーン電極を備える。第１４ＴＦＴ（Ｔ１４）は第２クロック信号（ＣＬＫ２）の入力端に接続されたゲート電極、第１５ＴＦＴ（Ｔ１５）のドレーン電極に接続されたソース電極、第１直流駆動電圧（ＥＶＳＳ）の入力端に接続されたドレーン電極を備える。第１５ＴＦＴ（Ｔ１５）は第２クロック信号（ＣＬＫ２）の入力端に接続されたゲート電極、ＱＢノードに接続されたソース電極、第１４ＴＦＴ（Ｔ１４）のソース電極に接続されたドレーン電極を備える。第１６ＴＦＴ（Ｔ１６）はスタート電圧（ＶＳＴ）の入力端に接続されたゲート電極、第１７ＴＦＴ（Ｔ１７）のドレーン電極に接続されたソース電極、ＱＢノードに接続されたドレーン電極を備える。第１７ＴＦＴ（Ｔ１７）はスタート電圧（ＶＳＴ）の入力端に接続されたゲート電極、第２直流駆動電圧（ＥＶＤＤ）の入力端に接続されたソース電極、第１６ＴＦＴ（Ｔ１６）のソース電極に接続されたドレーン電極を備える。 第１８ＴＦＴ（Ｔ１８）はＱノードに接続されたゲート電極、出力端（Ｎｏ１１）に接続されたソース電極、第１クロック信号（ＣＬＫ１）の入力端に接続されたドレーン電極を備える。第１９ＴＦＴ（Ｔ１９）はＱＢノードに接続されたゲート電極、第２直流駆動電圧（ＥＶＤＤ）の入力端に接続されたソース電極、出力端（Ｎｏ１１）に接続されたドレーン電極を備える。第１０キャパシター（Ｃ１０）はＱノードと第２直流駆動電圧（ＥＶＤＤ）の入力端の間に接続される。第１１キャパシター（Ｃ１１）はＱＢノードと第２直流駆動電圧（ＥＶＤＤ）の入力端の間に接続される。第１２キャパシター（Ｃ１２）はＱノードと出力端（Ｎｏ１１）の間に接続される。
【００４１】
このような第１シフトレジスタ部１１の動作を図９を参照して説明すると、次のようである。互いに同期されるスタート電圧（ＶＳＴ）と第３クロック信号（ＣＬＫ３）が入力されれば、第１０、第１１ＴＦＴ（Ｔ１０、Ｔ１１）がターンオンされＱノードを中間レベルで放電し、第１６及び第１７ＴＦＴ（Ｔ１６、Ｔ１７）がターンオンされＱＢノードをはターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）で充電する。引き継いで、スタート電圧（ＶＳＴ）１水平期間遅延された第１クロック信号（ＣＬＫ１）が入力されれば、Ｑノードの電位はブスティングされて中間レベルターンオンレベル（ＥＶＳＳ）に低くなる。これによって、第１８ＴＦＴ（Ｔ１８）はターンオンされて第１クロック信号（ＣＬＫ１）を第１スキャンパルス（ｇ１）として出力端（Ｎｏ１１）に印加する。Ｑノードの電位は第１クロック信号（ＣＬＫ１）の入力が終わった時点中間レベルにまた上昇する。引き継いで、第１クロック信号（ＣＬＫ１）２水平期間遅延された第２クロック信号（ＣＬＫ２）が入力されれば、第１４及び第１５ＴＦＴ（Ｔ１４、Ｔ１５）のターンオンによって ＱＢノードはターンオンレベルの第１直流駆動電圧（ＥＶＳＳＳ）に放電する。これによって、第１９ＴＦＴ（Ｔ１９）はターンオンされてターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）を第１スキャンパルス（ｇ１）として出力端（Ｎｏ１１）に印加する。ＱＢノードがターンオンレベルの第１直流駆動電圧（ＥＶＳＳＳ）で放電する時、第１２及び第１３ＴＦＴ（Ｔ１２、Ｔ１３）のターンオンによってＱノードはターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）で充電される。これによってＱノードの電位は中間レベルターンオフレベル（ＥＶＤＤ）に上昇する。第１０乃至１２キャパシター（Ｃ１０〜Ｃ１２）は出力端（Ｎｏ１１）に印加される第１スキャンパルス（ｇ１）の出力波形を安定化させる機能をする。
【００４２】
第１選択部２１は図４で説明したことと実質的に同一の。
【００４３】
第１バッファー部３１はＰ−ｔｙｐｅで構成される複数のＴＦＴ（Ｔ３０〜Ｔ３９）と、複数のキャパシター（Ｃ３０、Ｃ３１）を備える。
【００４４】
第３０ＴＦＴ（Ｔ３０）は第１選択部２１の第２出力ノード（ＮＢ）に接続されたゲート電極、ＥＱノードに接続されたソース電極、第１直流駆動電圧（ＥＶＳＳＳ）の入力端に接続されたドレーン電極を備える。第３１ＴＦＴ（Ｔ３１）は第１選択部２１の第１出力ノード（ＮＡ）に接続されたゲート電極、ＥＱＢノードに接続されたソース電極、第１直流駆動電圧（ＥＶＳＳＳ）の入力端に接続されたドレーン電極を備える。第３２ＴＦＴ（Ｔ３２）はＥＱＢノードに接続されたゲート電極、第３３ＴＦＴ（Ｔ３３）のドレーン電極に接続されたソース電極、ＥＱノードに接続されたドレーン電極を備える。第３３ＴＦＴ（Ｔ３３）はＥＱＢノードに接続されたゲート電極、第２直流駆動電圧（ＥＶＤＤ）の入力端に接続されたソース電極、第３２ＴＦＴ（Ｔ３２）のソース電極に接続されたドレーン電極を備える。第３４ＴＦＴ（Ｔ３４）は出力端（Ｎｏ３１）に接続されたゲート電極、ＥＱノードに接続されたソース電極、第１直流駆動電圧（ＥＶＳＳＳ）の入力端に接続されたドレーン電極を備える。第３５ＴＦＴ（Ｔ３５）は第１選択部２１の第２出力ノード（ＮＢ）に接続されたゲート電極、第２直流駆動電圧（ＥＶＤＤ）の入力端に接続されたソース電極、ＥＱＢノードに接続されたドレーン電極を備える。第３６ＴＦＴ（Ｔ３６）は出力端（Ｎｏ３１）に接続されたゲート電極、第３８ＴＦＴ（Ｔ３８）と第３９ＴＦＴ（Ｔ３９）に共通接続されるソース電極、第１直流駆動電圧（ＥＶＳＳＳ）の入力端に接続されたドレーン電極を備える。第３７ＴＦＴ（Ｔ３７）はＥＱノードに接続されたゲート電極、出力端（Ｎｏ３１）に接続されたソース電極、第１直流駆動電圧（ＥＶＳＳＳ）の入力端に接続されたドレーン電極を備える。第３８ＴＦＴ（Ｔ３８）はＥＱＢノードに接続されたゲート電極、第３６ＴＦＴ（Ｔ３６）のソース電極に接続されたソース電極、 出力端（Ｎｏ３１）に接続されたドレーン電極を備える。第３９ＴＦＴ（Ｔ３９）はＥＱＢノードに接続されたゲート電極、第２直流駆動電圧（ＥＶＤＤ）の入力端に接続されたソース電極、第３６ＴＦＴ（Ｔ３６）のソース電極に接続されたドレーン電極を備える。第３０キャパシター（Ｃ３０）は第２直流駆動電圧（ＥＶＤＤ）の入力端とＥＱＢノードの間に接続され、第３１キャパシター（Ｃ３１）はＥＱノードと出力端（Ｎｏ３１）の間に接続される。
【００４５】
このような第１バッファー部３１の動作を図９及び図１０を参照して説明すると次のようである。
【００４６】
先ず、２Ｄモードでの第１バッファー部３１の動作を図９を参照して説明する。
【００４７】
第１クロック信号（ＣＬＫ１）に同期される第１スキャンパルス（ｇ１）によって第１出力ノード（ＮＡ）がターンオンレベルでセットになれば、第３１ＴＦＴ（Ｔ３１）はターンオンされてＥＱＢノードをターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）で放電する。これによって第３８及び第３９ ＴＦＴ（Ｔ３８、Ｔ３９）はターンオンされターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）を出力端（Ｎｏ３１）に印加することで第１エミッションパルス（ＥＭ１）をライジングさせる。この時、第３２及び第３３ＴＦＴ（Ｔ３２、Ｔ３３）もターンオンされてＥＱノードをはターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）で充電することで、第３７ＴＦＴ（Ｔ３７）をはターンオフさせる。第１エミッションパルス（ＥＭ１）は第２出力ノード（ＮＢ）がターンオンレベルでセットされるまでターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）で維持される。
【００４８】
続いて、第１クロック信号（ＣＬＫ１）４水平期間（４Ｈ）位遅延された第３クロック信号（ＣＬＫ３）によって第２出力ノード（ＮＢ）がターンオンレベルでセットになれば、第３０ＴＦＴ（Ｔ３０）はターンオンされてＥＱノードをターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）で放電する。これによって第３７ＴＦＴ（Ｔ３７）はターンオンされてターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）を出力端（Ｎｏ３１）に印加することで第１エミッションパルス（ＥＭ１）をフォーリングさせる。この時、第３５ＴＦＴ（Ｔ３５）もターンオンされてＥＱＢノードをはターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）で充電することで、第３８及び第３９ＴＦＴ（Ｔ３８、Ｔ３９）をはターンオフさせる。第３４ＴＦＴ（Ｔ３４）は出力端（Ｎｏ３１）の電位がターンオンレベルでフォーリングされる時点ターンオンされて第１エミッションパルス（ＥＭ１）をおおよそ一フレーム間ターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）で維持させる。第３６ＴＦＴ（Ｔ３６）は出力端（Ｎｏ３１）の電位がターンオンレベルにフォーリングされる時点でターンオンされて第３８ＴＦＴ（Ｔ３８）と第３９ＴＦＴ（Ｔ３９）の間にターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）を印加する。第３０及び第３１キャパシター（Ｃ３０、Ｃ３１）は出力端（Ｎｏ３１）に印加される第１エミッションパルス（ＥＭ１）の出力波形を安定化させる。図９に示された第２エミッションパルス（ＥＭ２）は第１バッファー部３１の下に配置された第２バッファー部（３２）で発生される信号として、第１エミッションパルス（ＥＭ１）１水平期間遅延され発生される。
【００４９】
次に、３Ｄモードでの第１バッファー部３１の動作を図１０を参照して説明する。
【００５０】
第１共通制御信号（ＳＥＢ）によって第１区間（Ｐ１）で第１出力ノード（ＮＡ）がターンオンレベルでセットされれば、第３１ＴＦＴ（Ｔ３１）はターンオンされてＥＱＢノードをターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）で放電する。これによって第３８及び第３９ＴＦＴ（Ｔ３８、Ｔ３９）はターンオンされてターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）を出力端（Ｎｏ３１）に印加することで第１エミッションパルス（ＥＭ１）をライジングさせる。この時、第３２及び第３３ＴＦＴ（Ｔ３２、Ｔ３３）もターンオンされてＥＱノードをはターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）で充電することで、第３７ＴＦＴ（Ｔ３７）をはターンオフさせる。 第１エミッションパルス（ＥＭ１）は第２区間（Ｐ２）間ターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）で維持される。
【００５１】
続いて、第２共通制御信号（ＳＥ）によって第３区間（Ｐ３）で第２出力ノード（ＮＢ）がターンオンレベルでセットされれば、第３０ＴＦＴ（Ｔ３０）はターンオンされてＥＱノードをターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）で放電する。これによって第３７ＴＦＴ（Ｔ３７）はターンオンされてターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）を出力端（Ｎｏ３１）に印加することで第１エミッションパルス（ＥＭ１）をフォーリングさせる。この時、第３５ＴＦＴ（Ｔ３５）もターンオンされてＥＱＢノードをはターンオフレベルの第２直流駆動電圧（ＥＶＤＤ）で充電することで、第３８及び第３９ＴＦＴ（Ｔ３８、Ｔ３９）をはターンオフさせる。第３４ＴＦＴ（Ｔ３４）は出力端（Ｎｏ３１）の電位がターンオンレベルにライジングされる時点ターンオンされて第１エミッションパルス（ＥＭ１）を第４区間（Ｐ４）内にもターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）で維持させる。 第３６ＴＦＴ（Ｔ３６）は出力端（Ｎｏ３１）の電位がターンオンレベルでライジングされる時点ターンオンされて第３８ＴＦＴ（Ｔ３８）と第３９ＴＦＴ（Ｔ３９）の間にターンオンレベルの第１直流駆動電圧（ＥＶＳＳ）を印加する。第３０及び第３１キャパシター（Ｃ３０、Ｃ３１）は出力端（Ｎｏ３１）に印加される第１エミッションパルス（ＥＭ１）の出力波形を安定化させる。図１０に示された第２エミッションパルス（ＥＭ２）は第１バッファー部３１の下に配置された第２バッファー部（３２）で発生される信号として、第１エミッションパルス（ＥＭ１）と共に発生される。
【００５２】
図１１乃至図１３は本発明の実施の形態に係る有機発光ダイオード表示装置を示す。
【００５３】
図１１及び図１２を参照すると、本発明の実施の形態に係る有機発光ダイオード表示装置は画素（Ｐ）がマトリックス形態に配列される表示パネル５０と、 データライン５４を駆動させるためのデータドライバ５２と、ゲートラインを駆動させるためのゲートドライバ５３と、ドライバ（５２、５３）の動作を制御する制御回路５１を備える。有機発光ダイオード表示装置は３Ｄ映像を構成するための液晶シャッター眼鏡６０をさらに備える。
【００５４】
表示パネル５０には複数のデータライン５４とゲートラインが互いに交差されてその交差領域ごとに画素（Ｐ）が配置される。ゲートラインは複数のスキャンライン５５と複数のエミッションライン５６を含む。画素（Ｐ）それぞれは第１駆動電圧（Ｖｄｄ）、第２駆動電圧（Ｖｓｓ）、第３駆動電圧（Ｖｒｅｆ）を供給受ける。画素（Ｐ）それぞれは駆動電流によって発光する有機発光ダイオードと、ソース-ゲートの間電圧によって駆動電流を制御する駆動ＴＦＴと、スキャンライン５５に接続された少なくとも一つ以上のスイッチＴＦＴと、エミッションライン５６に接続されたエミッションＴＦＴと、少なくとも一つのストレージ キャパシターを備えることがある。
【００５５】
制御回路５１は外部入力されるデジタルビデオデータ（ＤＡＴＡ）を表示パネル５０の解像度に合うように再整列しデータドライバ５２に供給する。 また、制御回路５１は垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、ドットクロック信号（ＤＣＬＫ）及びデータイネーブル信号（ＤＥ） などのタイミング信号に基礎しデータドライバ５２の動作タイミングを制御するためのデータ制御信号（ＤＤＣ）と、ゲートドライバ５３の動作タイミングを制御するためのゲート制御信号（ＧＤＣ）を発生する。ゲート制御信号（GDC）はゲートスタートパルス（VST）とゲートクロック（GCLK１〜GCLK５）を含む。
【００５６】
制御回路５１は３Ｄ映像構成時には、デジタルビデオデータ（ＤＡＴＡ）を、左目映像を構成するための左目データ（Ｌ）と右目映像を構成するための右目データ（Ｒ）で分離した後データドライバ５２に供給する。制御回路５１は３Ｄ映像構成時には、液晶シャッター眼鏡６０のシャッター（ＳＴＬ、ＳＴＲ）を制御するためのシャッター制御信号（ＣＳＴ）を発生する。制御回路５１は３Ｄ映像構成時には、フレーム周波数を入力フレーム周波数のＮ（Ｎは２以上の正の整数）倍で遞倍しＮ倍速フレーム周波数を基準で制御信号（ＤＤＣ、ＧＤＣ、ＣＳＴ）を発生させればよい。ここで、入力フレーム周波数はＰＡＬ（Phase Alternate Line） 方式で５０ＨｚでありＮＴＳＣ（National Television Standards Committee） 方式で６０Ｈｚである。制御回路５１は２Ｄ映像構成時には、ターンオンレベルの選択信号（ＳＥＬ）を発生し、３Ｄ映像構成時には、ターンオフレベルの選択信号（ＳＥＬ）を発生する。
【００５７】
データドライバ５２はデータ制御信号（ＤＤＣ）によって制御回路５１で入力されるデータ（ＤＡＴＡ）をアナログデータ電圧（以下、データ電圧と称する）に変換しデータライン１４に供給する。
【００５８】
ゲートドライバ５３は図２乃至図１０を通じて説明したシフトレジスタブロック１、選択ブロック２及びバッファーブロック３を備える。シフトレジスタブロック１はゲート制御信号（ＧＤＣ）によってスキャンパルスを発生してスキャンライン５５に供給する。選択ブロック２は選択信号（ＳＥＬ）によってバッファーブロック３の動作を制御する。バッファーブロック３は選択ブロック２の出力によってエミッションパルスを発生しエミッションライン５６に供給する。ゲートドライバ５３はＧＩＰ（Gate In Panel） 方式に従って画素のＴＦＴと同一の工程で表示パネル５０の非表示領域に形成される。
【００５９】
液晶シャッター眼鏡６０は電気的に個別制御される左目シャッター（ＳＴＬ）と右目シャッター（ＳＴＲ）を備える。左目シャッター（ＳＴＬ）と右目シャッター（ＳＴＲ）それぞれは第１透明基板、第１透明基板上に形成された第１透明電極、第２透明基板、第２透明基板上に形成された第２透明電極、第１及び第２透明基板の間に形成された液晶層を含む。第１透明電極には基準電圧が供給され第２透明電極にはＯＮ／ＯＦＦ電圧が供給される。左目シャッター（ＳＴＬ）と右目シャッター（ＳＴＲ）それぞれはシャッター制御信号（ＣＳＴ）に応答し第２透明電極にＯＮ電圧が供給される時には表示パネル５０の光を透過させる一方、第２透明電極にＯＦＦ電圧が供給される時には表示パネル５０の光を遮断する。
【００６０】
シャッター制御信号送信部５８は制御回路５１に接続され、制御回路５１入力されるシャッター制御信号（ＣＳＴ）を有線/無線インターフェースを通じてシャッター制御信号受信部６２に伝送する。シャッター制御信号受信部６２は液晶シャッター眼鏡６０に設置され有線/無線インターフェースを通じてシャッター制御信号（ＣＳＴ）を受信し、シャッター制御信号（ＣＳＴ）によって液晶シャッター眼鏡６０の左目シャッター（ＳＴＬ）と右目シャッター（ＳＴＲ）を交互に開閉する。シャッター制御信号（ＣＳＴ）が第１論理値でシャッター制御信号受信部６２に入力される時（すなわち、左目映像が表示される時）、左目シャッター（ＳＴＬ）の第２透明電極にＯＮ電圧が供給される一方に右目シャッター（ＳＴＲ）の第２透明電極にＯＦＦ電圧が供給される。シャッター制御信号（ＣＳＴ）が第２論理値でシャッター制御信号受信部６２に入力される時（すなわち、右目映像が表示される時）、左目シャッター（ＳＴＬ）の第２透明電極にＯＦＦ電圧が供給される一方に右目シャッター（ＳＴＲ）の第２透明電極にＯＮ電圧が供給される。結果的に、液晶シャッター眼鏡６０の左目シャッター（ＳＴＬ）は左目映像が表示される期間で開放され、液晶シャッター眼鏡６０の右目シャッター（ＳＴＲ）は右目映像が表示される期間で開放される。
【００６１】
図１３は本発明の実施の形態に係る有機発光ダイオード表示装置を通じて３Ｄ映像を実現する例を示す。
【００６２】
図１３を参照すると、本発明に係る有機発光ダイオード表示装置は左目映像のアドレッシング期間の間ゲートドライバを通じてスキャンラインを順次駆動しデータ電圧を画素に全て充電した後、左目映像の発光期間の間ゲートドライバを通じてエミッションラインを同時駆動し画素を同時発光させる。そして、左目映像の発光期間で液晶シャッター眼鏡の左目シャッター（ＳＴＬ）を開放し、画素入射される左目映像の供給を受ける。左目表示期間で液晶シャッター眼鏡の右目シャッター（ＳＴＲ）は閉鎖される。
【００６３】
そして、本発明に係る有機発光ダイオード表示装置は右目映像のアドレッシング期間の間ゲートドライバを通じてスキャンラインを順次駆動しデータ電圧を画素に全て充電した後、右目映像の発光期間の間ゲートドライバを通じてエミッションラインを同時駆動し画素を同時発光させる。そして、右目映像の発光期間で液晶シャッター眼鏡の右目シャッター（ＳＴＲ）を開放し、画素入射される右目映像の供給を受ける。右目表示期間で液晶シャッター眼鏡の左目シャッター（ＳＴＬ）は閉鎖される。
【００６４】
一方、本発明の実施の形態に係る有機発光ダイオード表示装置は２Ｄ映像構成時にはゲートドライバを通じて図１の（Ａ）のようにに順次アドレッシング及び順次発光を実現する。
【００６５】
以上説明した内容を通じて当業者なら本発明の技術思想を逸脱しない範囲内で多様な変更及び修正が可能であることが分かる。本発明の実施の形態ではゲートドライバのＴＦＴがＰ−ｔｙｐｅのポリシリコンを含む場合を例で挙げたが、本発明の技術的思想は以外にもアモルファスシリコンまたはオキサイド シリコン等を含む場合にもそのまま及ぶ。したがって、本発明は詳細な説明に記載した内容に限定されるのではなく特許請求の範囲によって決められなければならないはずである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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