(57)【特許請求の範囲】
【請求項１】
基板に第１の拡散領域及び第２の拡散領域を形成する工程と、
前記基板上、前記第１の拡散領域上、及び前記第２の拡散領域上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に、前記第１の拡散領域を露出する開口部を形成する工程と、
前記開口部に、第１の導電材料を形成してプラグを形成する工程と、
前記第１の層間絶縁膜上及び前記プラグ上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をエッチングして、前記第２の層間絶縁膜中に、少なくとも一部が前記プラグ上に位置し、底にエッチングされた前記第２の層間絶縁膜を有する第１の配線溝と、底にエッチングされた前記第２の層間絶縁膜を有する第２の配線溝と、を同時に形成する工程と、
前記第１の配線溝の底の前記第２の層間絶縁膜の一部をエッチングして、前記第１の配線溝の底の前記第２の層間絶縁膜中に前記プラグを露出する第１のコンタクトホールを形成し、同時に前記第２の配線溝の底の前記第２の層間絶縁膜をエッチングし、前記第２の配線溝において前記第１の層間絶縁膜を露出させて、前記第２の配線溝の底面を前記第１のコンタクトホール形成後に前記第１の配線溝の底に残る前記第２の層間絶縁膜の上面よりも低くする工程と、
前記低くする工程の後、前記第２の配線溝の下の露出された前記第１の層間絶縁膜をエッチングすることにより、前記基板上の前記第２の拡散領域を露出する第２のコンタクトホールを形成する工程と、
前記第１の配線溝内および前記第２の配線溝内、前記第１のコンタクトホール内、第２のコンタクトホール内、前記第２の層間絶縁膜上に、第２の導電材料を形成する工程と、
前記第２の層間絶縁膜上の第２の導電材料を化学的機械研磨により除去し、前記第１および第２の配線溝に第１および第２の配線パターンを、また前記第１および第２のコンタクトホールに第１および第２のコンタクトプラグを、前記第２の導電材料によりそれぞれ形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の層間絶縁膜を形成する工程は、さらに前記第２の層間絶縁膜上にハードマスク膜を形成する工程を含み、
前記第２の配線溝において前記第１の層間絶縁膜を露出させる工程は、前記ハードマスク膜をマスクに実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
基板に第１の拡散領域及び第２の拡散領域を形成する工程と、
前記基板上、前記第１の拡散領域上、及び前記第２の拡散領域上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に、前記第１の拡散領域を露出する開口部を形成する工程と、
前記開口部に、第１の導電材料を形成してプラグを形成する工程と、
前記第１の層間絶縁膜上及び前記プラグ上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜および前記第１の層間絶縁膜を貫通し前記第２の拡散領域を露出するように第２のコンタクトホールを形成する工程と、
前記第２の層間絶縁膜をエッチングして、前記第２の層間絶縁膜中に、少なくとも一部が前記プラグ上に位置し、底にエッチングされた前記第２の層間絶縁膜を有する第１の配線溝と、また少なくとも一部が前記第２のコンタクトホールと平面視で重なって位置し、底にエッチングされた前記第２の層間絶縁膜を有する第２の配線溝と、を同時に形成する工程と、
前記第１の配線溝の底の前記第２の層間絶縁膜の一部をエッチングして、前記プラグを露出する第１のコンタクトホールを形成し、同時に前記第２の配線溝の底の前記第２の層間絶縁膜をエッチングし、前記第２の配線溝において前記第１の層間絶縁膜を露出させて、前記第２の配線溝の底面を前記第１のコンタクトホール形成後に前記第１の配線溝の底に残る前記第２の層間絶縁膜の上面よりも低くする工程と、
前記第１および第２の配線溝、前記第１のコンタクトホール内、第２のコンタクトホール内、前記第２の層間絶縁膜上に、第２の導電材料を形成する工程と、
前記第２の層間絶縁膜上の前記第２の導電材料を化学的機械研磨により除去し、前記第１および第２の配線溝に第１および第２の配線パターンを、また前記第１および第２のコンタクトホールに第１および第２のコンタクトプラグを、前記第２の導電材料によりそれぞれ形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
キャパシタを有する半導体装置の製造方法であって、
第１及び第２の素子領域を画成された基板上に、前記第１及び第２の素子領域を連続的に覆うように第１の層間絶縁膜を形成する工程と、
前記第１の素子領域において、前記第１の層間絶縁膜中に第１の配線パターンを、前記第２の素子領域において、前記第１の層間絶縁膜中に第２の配線パターンを形成する工程と、
前記第１の素子領域において、前記第１の層間絶縁膜上に、前記第１の配線パターンと電気的にコンタクトするキャパシタを形成する工程と、
前記第１の層間絶縁膜上に、前記第１の素子領域から前記第２の素子領域まで連続して、前記キャパシタを覆うように第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をエッチングして、前記第１の素子領域において底にエッチングされた第２の層間絶縁膜を有する第１の配線溝を、前記第２の素子領域において底にエッチングされた第２の層間絶縁膜を有する第２の配線溝を、同時に形成する工程と、
前記第１の配線溝の底の前記第２の層間絶縁膜の一部をエッチングして、前記第１の配線溝において前記キャパシタを露出する第１のコンタクトホールを形成し、同時に、前記第２の配線溝の底の前記第２の層間絶縁膜をエッチングし、前記第２の配線溝の深さを前記第１の配線溝の深さよりも増大させる工程と、前記第２の配線溝の底面を前記第１のコンタクトホール形成後に前記第１の配線溝の底に残る前記第２の層間絶縁膜の上面よりも低くする工程と、
前記低くする工程の後、前記第２の素子領域において、前記第２の配線溝の底の前記第２の層間絶縁膜中に、前記第２の配線パターンを露出する第２のコンタクトホールを形成する工程と、
前記第１の配線溝内及び第２の配線溝内、前記第１のコンタクトホール内、前記第２のコンタクトホール内、前記第２の層間絶縁膜上に導電材料を形成する工程と、
前記第２の層間絶縁膜上の前記導電材料を化学的機械研磨により除去し、前記第１および第２の配線溝のそれぞれに第３及び第４の配線パターンを、前記第１及び第２のコンタクトホールのそれぞれに第１及び第２のコンタクトプラグを、前記導電材料により形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に深さの異なるコンタクトプラグまたはビアプラグが形成された多層配線構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
今日の半導体装置では、基板上に形成された多数の素子を接続するために、ＣＭＰ法（chemical mechanical polishing）法により平坦化された多層配線構造が使われる。典型的な多層配線構造では、基板上に配線層や層間絶縁膜が交互に形成されており、層間絶縁膜を隔てて形成された配線層あるいは導電部が、コンタクトプラグ等により相互に電気的に接続される。このような多層配線構造中に形成されるコンタクトプラグは、接続する導電部、例えば、拡散領域やゲート領域の位置により深さが異なることが多い。
【０００３】
特に微細化されたＤＲＡＭ集積回路装置あるいはＤＲＡＭを含む集積回路装置の場合、メモリセルキャパシタに蓄積された電荷の散逸を可能な限り抑制し、十分に長いリフレッシュ間隔を確保するのが望ましく、このためにはメモリセルトランジスタを構成するＭＯＳＦＥＴにおいて、拡散領域における格子欠陥の発生を抑制する必要がある。このためには前記拡散領域の不純物濃度を抑制する必要があるが、このような不純物濃度の低い拡散領域にコンタクトするコンタクトプラグは、Ｓｉに対して低いコンタクト抵抗が実現できるように、同じ導電型のポリシリコンにより形成するのが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−１５２４４９号公報
【特許文献２】特開２００２−５０７４８号公報
【特許文献３】特開平１０−２０００７５号公報
【特許文献４】特開２０００−７７４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、ＤＲＡＭ集積回路装置あるいはＤＲＡＭを含む集積回路装置は、ＤＲＡＭメモリセルのみならず、周辺回路あるいは様々な論理回路などを含んでおり、これらの回路中にはＣＭＯＳ回路が含まれるのが普通である。そこで、このようなＣＭＯＳ回路においては、コンタクトプラグを特定の導電型のポリシリコンにより形成することができず、ｎ型拡散領域およびｐ型拡散領域のいずれに対しても同じように作用する最適な仕事関数を有する金属プラグを使い、同時に拡散領域の不純物濃度を増大させることにより、コンタクト抵抗を低減させる必要がある。
【０００６】
しかし、このような構成をＤＲＡＭと組み合わせようとすると、半導体集積回路装置の製造工程が非常に複雑になってしまう。
【０００７】
上記の問題を解決するために、深さの異なるコンタクトホールを同時に形成する方法も考えられるが、次のような問題が発生する。
【０００８】
図１は、一つのコンタクトホールにポリシリコンプラグを形成し、他のコンタクトホールに金属プラグを形成し、深さの異なるコンタクトホールを１枚のマスクで同時に形成した、仮想的な半導体装置の断面図である。
【０００９】
図１を参照するに、この仮想的半導体装置は素子分離構造５７０Ａが形成されたシリコン基板５７０上に形成されており、前記シリコン基板５７０上にはゲート絶縁膜５７１Ｉを介して、例えばポリサイド構造のゲート電極５７１と前記ゲート電極５７１上の窒化膜パターン５７２とよりなるゲート構造５７０Ｇが形成されており、前記ゲート構造５７０Ｇは、窒化膜よりなる側壁絶縁膜５７３により覆われている。
【００１０】
前記シリコン基板５７０上には前記ゲート構造５７０Ｇを覆うように層間絶縁膜５７０Ｂが形成されており、前記層間絶縁膜５７０Ｂ中には、前記シリコン基板５７０中に形成された拡散領域５６１Ａ，５６１Ｂとの電気接続のために、コンタクトホール５９５，５９６がそれぞれ形成されている。また前記層間絶縁膜５７０Ｂ中には、前記ポリサイドゲート電極５７１との電気接続のために、コンタクトホール５９７が形成されている。
【００１１】
図示の構造では前記拡散領域５６１Ｂにコンタクトして、ショットキー障壁によるコンタクト抵抗を低減するためにポリシリコンプラグ５８１が形成されており、前記コンタクトホール５９６は、前記ポリシリコンプラグ５８１を露出するように形成されている。
【００１２】
このように、前記仮想的半導体装置では深さの異なるコンタクトホール５９５，５９６，５９７が形成されることになる。
【００１３】
しかし、図１に示すように、互いに異なる深さを有するコンタクトホール５９５〜５９７を同時に形成しようとすると、より深い深さのコンタクトホール５９５が拡散領域５６１に到達するようなエッチング量でエッチングを行った場合には、コンタクトホール５９６では、ポリシリコンプラグ５８１がエッチングされてしまい、また場合によってはゲート電極５７１が露出するまでエッチングが進行したりするなど、符号５９１，５９２で示すようにオーバーエッチングが発生してしまうのが避けられない。
【００１４】
この状態でコンタクトホール５９６にタングステン等の導体を充填し、半導体装置を形成すると、前記拡散領域５６１Ｂに隣接するゲート電極５７１と前記コンタクトホール５９６を介して前記拡散領域５６１Ｂに接続される配線パターンとの間の絶縁耐圧が低下するという問題が発生する。
【００１５】
特に、コンタクトホール５９６の径が大きい場合や位置ずれが生じた場合にはゲート電極５７１を露出するまでエッチングが進行し、ゲート電極５７１とコンタクトホールを埋め込んだメタルとが短絡する問題が発生する。
【００１６】
図２は、このようなレジストパターンのアライメントずれが生じた状態でエッチングを行った場合の半導体装置の断面図である。
【００１７】
図２に示すように、開口部５９９にポリシリコンプラグ５８１に対するアライメントずれが生じた場合には、オーバーエッチング５９３がゲート電極５７１上に生じてしまい、コンタクトホール５９６に埋め込まれるメタルとゲート電極５７１とが短絡してしまう問題が発生する。
【００１８】
ところで、非常に微細化されたＤＲＡＭ集積回路装置あるいはＤＲＡＭを含む集積回路装置では、ＤＲＡＭメモリセル領域においてはメモリセルキャパシタのキャパシタンスが非常に小さいことに鑑み、配線パターンの寄生容量を低減させるのが重要な課題となる。これに対し、周辺回路領域や論理回路領域においては動作速度の向上のため、配線パターンの抵抗を低減するのが重要な課題となる。
【００１９】
例えば、特開２００２−５０７４８号公報には、すでに形成された配線パターンを部分的にエッチングし、配線パターンの高さを低減することにより、寄生容量を低減する構成が提案されている。しかし、この従来の構成では、既存の配線パターンの表面をエッチングするため、配線パターンを構成する金属結晶の粒界においてエッチングが促進され、配線パターンの厚さが局所的に変動してしまい、エレクトロマイクレーション耐性の劣化など、半導体装置の信頼性に問題が報じてしまう。また、この従来の構成では、すべてのコンタクトプラグが金属により形成されるため、コンタクトプラグにコンタクトする拡散領域の不純物濃度を増大させる必要があり、DRAMのメモリセルトランジスタなどでは格子欠陥などにより、メモリセルキャパシタに蓄積した電荷が容易に散逸してしまい、短い間隔でリフレッシュを行うことが必要になる。一方、この問題を回避するために拡散領域の不純物濃度を低減させた場合には、ショットキー障壁によるコンタクト抵抗増大の問題が生じてしまう。
【００２０】
また、特開平１０−２２３８５８号公報には、メモリセル領域と周辺回路領域とで層間絶縁膜中に段差を形成し、メモリセル領域には浅い配線溝を、周辺回路領域には深い配線溝を形成することにより、メモリセル領域の配線パターンについては寄生キャパシタンスを低減し、周辺回路領域の配線パターンについては寄生抵抗を低減する構成が記載されている。しかし、この従来の構成では、浅い配線溝と深い配線溝に同時にコンタクトホールを形成する必要があり、段差を有した微細パターン露光時に焦点深度の問題が発生するのが避けられない。またこの従来技術では、コンタクトホールを形成する際に位置ずれが生じると、先に図２で説明したのと同様な問題が生じてしまう。
【００２１】
さらに、特開平１０−２０００７５号公報にも、メモリセル領域と周辺回路領域とで層間絶縁膜中に段差を形成し、メモリセル領域に浅い配線溝を、周辺回路領域に深い配線溝を形成する構成が記載されているが、この従来の構成では、コンタクトホール形成時に、先に説明した焦点深度の問題が発生するのが避けられない。また、この従来の構成では、ＣＭＯＳ回路を含むすべてのコンタクトホールに同時にコンタクトプラグが形成されるため、コンタクトプラグを金属により形成する必要があり、ＤＲＡＭメモリセルトランジスタにおいては、先に説明した蓄積電荷のリークあるいはコンタクト抵抗の増大の問題が避けられない。
【００２２】
さらに、特開２０００−７７４０７号公報には、自己整合コンタクト構造とダマシン法により形成された配線パターンを組み合わせた半導体装置が記載されている。この従来の構成では、配線パターンが形成される配線溝を浅く形成し、配線パターンの寄生容量を低減すると同時に、部分的により深い配線溝を形成し、寄生抵抗の低い配線パターンを形成している。しかし、この従来の構造では、浅い配線パターンがビアプラグ上面とコンタクトするように設計されるため、深い配線パターンがビアプラグ上を通過しようとすると、ビアプラグに切り込んでしまい、ビアプラグに隣接するゲート電極など他の導電部と短絡を生じる恐れがある。このため、このような深い配線パターンをビアプラグとコンタクトさせる場合には、いったんビアプラグに浅い配線パターンをコンタクトさせ、深い配線パターンをこのような浅い配線パターンに接続するように構成する必要があるが、かかる構成は回路パターンを非常に複雑にしてしまう。また、この従来の構成でも、すべてのコンタクトプラグが同時に形成されるため、コンタクトプラグを金属により形成する必要があり、ＤＲＡＭメモリセルトランジスタにおいては、先に説明した蓄積電荷のリークあるいはコンタクト抵抗の増大の問題が避けられない。
【００２３】
このように、ＤＲＡＭメモリセル領域と論理素子を含む領域とでは、多層配線構造に課せられる要求が異なっており、これらを同時に満足させることのできる安価で信頼性の高い半導体装置の製造方法が必要とされている。
【００２４】
そこで本発明は上記の問題点を解決した新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【００２５】
本発明のより具体的な課題は、配線層と、前記配線層の下方に、前記配線層に対して相互に異なった高さレベルで形成され、それぞれ異なった材料よりなる複数の導電部とを含み、前記複数の導電部が前記配線層に接続される構成を有し、コンタクト抵抗を抑制でき、少ない工程で、容易に形成できる半導体装置の製造方法を提供することにある。
【００２６】
本発明の他の課題は、前記配線層の厚さが、基板上の第１の領域と第２の領域とで異なる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の一観点によれば、基板に第１の拡散領域及び第２の拡散領域を形成する工程と、前記基板上、前記第１の拡散領域上、及び前記第２の拡散領域上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜中に、前記第１の拡散領域を露出する開口部を形成する工程と、前記開口部に、第１の導電材料を形成してプラグを形成する工程と、前記第１の層間絶縁膜上及び前記プラグ上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜をエッチングして、前記第２の層間絶縁膜中に、少なくとも一部が前記プラグ上に位置し、底にエッチングされた前記第２の層間絶縁膜を有する第１の配線溝と、底にエッチングされた前記第２の層間絶縁膜を有する第２の配線溝と、を同時に形成する工程と、前記第１の配線溝の底の前記第２の層間絶縁膜の一部をエッチングして、前記第１の配線溝の底の前記第２の層間絶縁膜中に前記プラグを露出する第１のコンタクトホールを形成し、同時に前記第２の配線溝の底の前記第２の層間絶縁膜をエッチングし、前記第２の配線溝において前記第１の層間絶縁膜を露出させて、前記第２の配線溝の底面を前記第１のコンタクトホール形成後に前記第１の配線溝の底に残る前記第２の層間絶縁膜の上面よりも低くする工程と、前記低くする工程の後、前記第２の配線溝の下の露出された前記第１の層間絶縁膜をエッチングすることにより、前記基板上の前記第２の拡散領域を露出する第２のコンタクトホールを形成する工程と、前記第１の配線溝内および前記第２の配線溝内、前記第１のコンタクトホール内、第２のコンタクトホール内、前記第２の層間絶縁膜上に、第２の導電材料を形成する工程と、前記第２の層間絶縁膜上の第２の導電材料を化学的機械研磨により除去し、前記第１および第２の配線溝に第１および第２の配線パターンを、また前記第１および第２のコンタクトホールに第１および第２のコンタクトプラグを、前記第２の導電材料によりそれぞれ形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００２８】
本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第２の導電領域と前記配線パターンとのコンタクトを、前記第２のコンタクトホールを介して行うことにより、前記第２の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第１の溝部分を十分に深く形成することができる。
【００２９】
本発明の他の観点によれば、基板に第１の拡散領域及び第２の拡散領域を形成する工程と、前記基板上、前記第１の拡散領域上、及び前記第２の拡散領域上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜中に、前記第１の拡散領域を露出する開口部を形成する工程と、前記開口部に、第１の導電材料を形成してプラグを形成する工程と、前記第１の層間絶縁膜上及び前記プラグ上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜および前記第１の層間絶縁膜を貫通し前記第２の拡散領域を露出するように第２のコンタクトホールを形成する工程と、前記第２の層間絶縁膜をエッチングして、前記第２の層間絶縁膜中に、少なくとも一部が前記プラグ上に位置し、底にエッチングされた前記第２の層間絶縁膜を有する第１の配線溝と、また少なくとも一部が前記第２のコンタクトホールと平面視で重なって位置し、底にエッチングされた前記第２の層間絶縁膜を有する第２の配線溝と、を同時に形成する工程と、前記第１の配線溝の底の前記第２の層間絶縁膜の一部をエッチングして、前記プラグを露出する第１のコンタクトホールを形成し、同時に前記第２の配線溝の底の前記第２の層間絶縁膜をエッチングし、前記第２の配線溝において前記第１の層間絶縁膜を露出させて、前記第２の配線溝の底面を前記第１のコンタクトホール形成後に前記第１の配線溝の底に残る前記第２の層間絶縁膜の上面よりも低くする工程と、前記第１および第２の配線溝、前記第１のコンタクトホール内、第２のコンタクトホール内、前記第２の層間絶縁膜上に、第２の導電材料を形成する工程と、前記第２の層間絶縁膜上の前記第２の導電材料を化学的機械研磨により除去し、前記第１および第２の配線溝に第１および第２の配線パターンを、また前記第１および第２のコンタクトホールに第１および第２のコンタクトプラグを、前記第２の導電材料によりそれぞれ形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００３０】
本発明によれば、フォトリソグラフィ工程により先に深いコンタクトホールを形成し、後から配線溝を形成することにより、異なった深さの配線溝を有する多層配線構造をデュアルダマシン法で形成する際に、露光光学系の焦点深度の不足による露光の不良の問題が解消され、また前記コンタクトホールを基板上のパターンに対して位置合わせし、配線溝をコンタクトホールに対して位置合わせすることにより、配線溝を基板上のパターンに対して高い精度で位置合わせすることができる。
【００３１】
本発明のその他の観点によれば、キャパシタを有する半導体装置の製造方法であって、第１及び第２の素子領域を画成された基板上に、前記第１及び第２の素子領域を連続的に覆うように第１の層間絶縁膜を形成する工程と、前記第１の素子領域において、前記第１の層間絶縁膜中に第１の配線パターンを、前記第２の素子領域において、前記第１の層間絶縁膜中に第２の配線パターンを形成する工程と、前記第１の素子領域において、前記第１の層間絶縁膜上に、前記第１の配線パターンと電気的にコンタクトするキャパシタを形成する工程と、前記第１の層間絶縁膜上に、前記第１の素子領域から前記第２の素子領域まで連続して、前記キャパシタを覆うように第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜をエッチングして、前記第１の素子領域において底にエッチングされた第２の層間絶縁膜を有する第１の配線溝を、前記第２の素子領域において底にエッチングされた第２の層間絶縁膜を有する第２の配線溝を、同時に形成する工程と、前記第１の配線溝の底の前記第２の層間絶縁膜の一部をエッチングして、前記第１の配線溝において前記キャパシタを露出する第１のコンタクトホールを形成し、同時に、前記第２の配線溝の底の前記第２の層間絶縁膜をエッチングし、前記第２の配線溝の深さを前記第１の配線溝の深さよりも増大させる工程と、前記第２の配線溝の底面を前記第１のコンタクトホール形成後に前記第１の配線溝の底に残る前記第２の層間絶縁膜の上面よりも低くする工程と、前記低くする工程の後、前記第２の素子領域において、前記第２の配線溝の底の前記第２の層間絶縁膜中に、前記第２の配線パターンを露出する第２のコンタクトホールを形成する工程と、前記第１の配線溝内及び第２の配線溝内、前記第１のコンタクトホール内、前記第２のコンタクトホール内、前記第２の層間絶縁膜上に導電材料を形成する工程と、前記第２の層間絶縁膜上の前記導電材料を化学的機械研磨により除去し、前記第１および第２の配線溝のそれぞれに第３及び第４の配線パターンを、前記第１及び第２のコンタクトホールのそれぞれに第１及び第２のコンタクトプラグを、前記導電材料により形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００３２】
本発明によれば、高い位置の導電領域と低い位置の導電領域に同時にコンタクトホールを形成する際に生じる、高い位置の導電領域、例えばキャパシタ上部電極が過剰なエッチングを受け、その下の層、例えばキャパシタ絶縁膜が損傷を受ける問題、およびこれに関連して生じるキャパシタ絶縁膜の耐久性、例えばＭＩＭキャパシタ絶縁膜の長期信頼性などの問題を、前記低い位置の導電領域に対して連続してエッチングを行い、その際、コンタクトホール形成を確実にするためにオーバーエッチングを行ったような場合であっても、効果的に回避することができる。さらに本発明によれば、多層配線構造中の配線パターンを、その下の導体構造を損傷することなく、同一層中において異なった厚さに形成することが可能になる。
【００３３】
さらに、第１の層間絶縁膜上にＭＩＭキャパシタなどのキャパシタを形成する本発明の一実施例によれば、キャパシタ上部電極と基板上の導電領域との高さの差が大きい場合であっても、コンタクトホールを焦点深度不足の問題を生じることなく高精度に形成することが可能である。このため、多層配線構造を、キャパシタや導電領域にコンタクトして、高い歩留まりで製造することが可能になる。
【発明の効果】
【００３４】
本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。
【００３５】
また、本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【図面の簡単な説明】
【００３６】
【図１】図１は、深さの異なるコンタクトホールを同時に形成した場合の問題点を示す半導体装置の断面図である。
【図２】レジストパターンのアライメントがずれた状態でエッチングを行った場合の問題点を示す半導体装置の断面図である。
【図３】本発明の第１の実施の形態によるＤＲＡＭ集積回路装置の平面図である。
【図４】第１の実施の形態によるＤＲＡＭ集積回路装置の断面図である。
【図５】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図である。
【図６】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図である。
【図７】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図である。
【図８】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図である。
【図９】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図である。
【図１０】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その１）である。
【図１１】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その２）である。
【図１２】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その３）である。
【図１３】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その４）である。
【図１４】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その５）である。
【図１５】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その６）である。
【図１６】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その７）である。
【図１７】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その８）である。
【図１８】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その９）である。
【図１９】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その１０）である。
【図２０】第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示す図（その１１）である。
【図２１】本発明の第２の実施の形態による半導体装置の断面図である。
【図２２】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図２３】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図２４】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図２５】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図２６】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その５）である。
【図２７】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その６）である。
【図２８】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その７）である。
【図２９】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その８）である。
【図３０】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その９）である。
【図３１】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１０）である。
【図３２】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１１）である。
【図３３】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１２）である。
【図３４】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１３）である。
【図３５】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１４）である。
【図３６】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１５）である。
【図３７】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１６）である。
【図３８】本発明の第２の実施の形態による半導体装置の製造工程を示す図（その１７）である。
【図３９Ａ】本発明の第３の実施の形態による半導体装置の構成を示す図である。
【図３９Ｂ】本発明の第３の実施の形態による半導体装置の構成を示す図である。
【図４０Ａ】本発明の第３の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図４０Ｂ】本発明の第３の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図４０Ｃ】本発明の第３の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図４０Ｄ】本発明の第３の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図４０Ｅ】本発明の第３の実施の形態による半導体装置の製造工程を示す図（その５）である。
【図４０Ｆ】本発明の第３の実施の形態による半導体装置の製造工程を示す図（その６）である。
【図４０Ｇ】本発明の第３の実施の形態による半導体装置の製造工程を示す図（その７）である。
【図４１】本発明の第４の実施の形態による半導体装置の構成を示す図である。
【図４２Ａ】本発明の第４の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図４２Ｂ】本発明の第４の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図４２Ｃ】本発明の第４の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図４２Ｄ】本発明の第４の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図４２Ｅ】本発明の第４の実施の形態による半導体装置の製造工程を示す図（その５）である。
【図４２Ｆ】本発明の第４の実施の形態による半導体装置の製造工程を示す図（その６）である。
【図４２Ｇ】本発明の第４の実施の形態による半導体装置の製造工程を示す図（その７）である。
【図４３Ａ】本発明の第５の実施の形態による半導体装置の構成を示す図である。
【図４３Ｂ】本発明の第５の実施の形態による半導体装置の構成を示す図である。
【図４４Ａ】本発明の第５の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図４４Ｂ】本発明の第５の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図４４Ｃ】本発明の第５の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図４４Ｄ】本発明の第５の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図４５Ａ】本発明の第６の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図４５Ｂ】本発明の第６の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図４５Ｃ】本発明の第６の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図４５Ｄ】本発明の第６の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図４６Ａ】本発明の第７の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図４６Ｂ】本発明の第７の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図４６Ｃ】本発明の第７の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図４６Ｄ】本発明の第７の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図４６Ｅ】本発明の第７の実施の形態による半導体装置の製造工程を示す図（その５）である。
【図４７Ａ】本発明の第８の実施の形態による半導体装置の構成を示す図である。
【図４７Ｂ】本発明の第８の実施の形態による半導体装置の構成を示す図である。
【図４８Ａ】本発明の第８の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図４８Ｂ】本発明の第８の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図４８Ｃ】本発明の第８の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図４８Ｄ】本発明の第８の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図４９Ａ】本発明の第９の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図４９Ｂ】本発明の第９の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図４９Ｃ】本発明の第９の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図４９Ｄ】本発明の第９の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図４９Ｅ】本発明の第９の実施の形態による半導体装置の製造工程を示す図（その５）である。
【図４９Ｆ】本発明の第９の実施の形態による半導体装置の製造工程を示す図（その６）である。
【図５０Ａ】本発明の第１０の実施の形態による半導体装置の製造工程を示す図（その１）である。
【図５０Ｂ】本発明の第１０の実施の形態による半導体装置の製造工程を示す図（その２）である。
【図５０Ｃ】本発明の第１０の実施の形態による半導体装置の製造工程を示す図（その３）である。
【図５０Ｄ】本発明の第１０の実施の形態による半導体装置の製造工程を示す図（その４）である。
【図５０Ｅ】本発明の第１０の実施の形態による半導体装置の製造工程を示す図（その５）である。
【発明を実施するための形態】
【００３７】
以下、図面に基づいて本発明の実施の形態を説明する。
【００３８】
（第１の実施の形態）
図３は、本発明の第１の実施の形態によるＤＲＡＭ集積回路装置１０の構成を示す平面図である。
【００３９】
図３を参照するに、前記ＤＲＡＭ集積回路装置１０は、メモリセル領域１０Ａと周辺回路領域１０Ｂとを含み、図３中の左側領域がメモリセル領域１０Ａを示しており、図３中の右側領域が周辺回路領域１０Ｂを示している。
【００４０】
メモリセル領域１０Ａには拡散領域１７１，１７１Ａと、素子分離領域１２１と、格子状に形成されたゲート電極１４２及び配線２２２と、ポリシリコンプラグ１９１とが形成されており、ポリシリコンプラグ１９１は拡散領域１７１Ａと配線２２２との間を接続している。ゲート電極１４２はワード線としての機能を有し、配線２２２はビット線としての機能を有している。
【００４１】
周辺領域１０Ｂには、拡散領域１７１Ｂと、ゲート電極１４２と、配線２２２と、コンタクト２１２，２１３が形成されている。コンタクト２１２は、配線２２２と拡散領域１７１Ｂとの間を接続している。コンタクト２１３は、配線２２２とゲート電極１４２との間を接続している。
【００４２】
図４は、前記ＤＲＡＭ集積回路装置１０の、図３中のＸ−Ｘ方向に沿った断面図を示す。
【００４３】
始めに、図４を用いて第１の実施の形態のＤＲＡＭ集積回路装置１０の構成について説明する。
【００４４】
図４を参照するに、前記メモリセル領域１０Ａ及び周辺回路領域１０Ｂにおいては、ｐ型シリコン基板１００上に、電荷蓄積のためのトレンチキャパシタ１１０と、素子分離領域１２１と拡散領域１７１，１７１Ａ，１７１Ｂとが形成されている。前記ｐ型シリコン基板１００上には、ゲート酸化膜１３１、ゲート電極１４２およびシリコン窒化膜１５１よりなる３層ゲート構造が形成されており、前記ゲート構造の側壁面には、シリコン窒化膜１５２がサイドウォール絶縁膜として形成されている。さらに、前記シリコン窒化膜１５２上にはＢＰＳＧ（boro-phosphosilicate glass）膜１８１が形成されている。
【００４５】
前記メモリセル領域１０Ａにおいて前記ＢＰＳＧ膜１８１には、一対のゲート構造間に形成された拡散領域１７１Ａと前記ＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気接続のため、ポリシリコンプラグ１９１が、ゲート電極１４２に自己整合した状態で形成されている。
【００４６】
一方、前記周辺回路領域１０Ｂにおいては前記ＢＰＳＧ膜１８１に、前記ゲート電極１４２及び前記拡散領域１７１Ｂと、前記ＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気的接続のため、コンタクトプラグ２１２が形成されている。
【００４７】
次に、図４の断面図をもとに、本発明の第１の実施の形態によるＤＲＡＭ集積回路装置１０の製造工程を、図５〜図２０を参照しながら説明する。
【００４８】
図５〜図２０は、本発明の第１の実施の形態によるＤＲＡＭ集積回路装置の製造工程を示した図である。
【００４９】
図５を参照するに、前記メモリセル領域１０Ａにおいては前記ｐ型シリコン基板１００中にポリシリコンピラー１１２と酸化物カラー１１３とよりなるトレンチキャパシタ１１０が形成され、さらに素子分離領域１２１が形成される。前記素子分離領域１２１は、例えば、ＳＴＩ（shallow trench isolation）構造のもので、素子分離溝をシリコン酸化膜などの絶縁膜で充填する周知の方法により形成することができる。
【００５０】
次に、図６の工程において前記シリコン基板１００上にゲート酸化膜１３１を５ｎｍの膜厚で形成し、さらに前記ゲート酸化膜１３１上に、１００ｎｍの膜厚のポリシリコン膜と１００ｎｍの膜厚のタングステンシリサイド膜とからなるポリサイド膜１４１を形成し、さらにその上に２００ｎｍの膜厚のシリコン窒化膜１５１を形成し、さらに前記シリコン窒化膜１５１上に、形成したいゲート電極構造に対応したレジストパターン１６１を形成する。
【００５１】
次に、図７の工程において、前記レジストパターン１６１をマスクに前記シリコン窒化膜１５１とポリサイド膜１４１とを順次パターニングし、ワード線を形成するゲート電極パターン１４２を形成する。その後、レジスト膜１６１を除去する。前記ゲート電極パターン１４２は、その上の窒化膜パターン１５１と共に、ゲート電極構造１４２Ｇを形成する。
【００５２】
次に、図８の工程において前記ゲート電極構造１４２Ｇおよび前記素子分離領域１２１をマスクに、前記シリコン基板１００中にｎ型不純物元素をイオン注入法により導入し、前記ｐ型シリコン基板１００中にｎ型拡散領域１７１，１７１Ａ，１７１Ｂを形成し、図９の工程において前記シリコン基板１００上に、シリコン窒化膜１５２を、前記ゲート電極構造１４２Ｇを覆うように、１００ｎｍの膜厚で成膜する。なお周辺回路トランジスタでは、サイドウォール絶縁膜の形成や高濃度不純物拡散領域の形成等は、周知の方法で形成されるものであり、詳細な説明を省略する。
【００５３】
次に、図１０の工程において前記シリコン窒化膜１５２上に第１の層間絶縁膜となるＢＰＳＧ膜１８１を、５００ｎｍの膜厚で形成し、さらにこのＢＰＳＧ膜１８１を熱処理によりリフローさせ、その後ＣＭＰにより研磨を行い、ＢＰＳＧ膜１８１の表面を平坦化する。図１０中の膜厚Ａは、前記ゲート電極構造１４２Ｇ上面を覆うシリコン窒化膜１５２表面から測ったＢＰＳＧ膜１８１の厚さを示すが、前記研磨処理は、例えば前記研磨後において、前記膜厚Ａが２００ｎｍとなるように実行される。
【００５４】
次に、前記メモリセル領域１０Ａ中、一対のゲート電極１４２間に形成された拡散領域上にポリシリコンプラグを形成する工程について説明する。先にも説明したように、このようなポリシリコンプラグは、配線パターンと拡散領域との間のコンタクト抵抗を低減するために形成される。
【００５５】
図１１を参照するに、前記ＢＰＳＧ膜１８１上には、前記ポリシリコンプラグが形成される前記メモリセル領域１０Ａに形成された一対のゲート電極１４２間の拡散領域１７１Ａに対応した開口部Ｃを有するレジストパターン１６２が形成され、次に図１２の工程において前記レジストパターン１６２をマスクにＲＩＥ法によりエッチングを行い、前記ゲート電極パターン１４２間に形成された拡散領域１７１Ａを露出するように開口部Ｄを形成する。
【００５６】
この図１２の工程におけるエッチングプロセスは、まず前記ＢＰＳＧ膜１６２のエッチング速度が大きく一方前記シリコン窒化膜１５２のエッチング速度が小さい条件で実行され、前記シリコン窒化膜１５２を露出させた後、前記シリコン窒化膜１５２及びゲート酸化膜１３１をエッチングすることにより実行される。前記開口部Ｄの形成後、前記レジストパターン１６２は除去される。
【００５７】
次に、図１３の工程において、図１２に示した開口部Ｄの内部及びＢＰＳＧ膜１８１上に、ｎ型不純物元素がドープされたポリシリコン膜を形成し、ＣＭＰ法を用いて前記ＢＰＳＧ膜１８１の表面１８１Ａが露出するまで研磨を行い、前記開口部Ｄ中に、ｎ型不純物元素がドープされたポリシリコンパターンよりなるポリシリコンプラグ１９１を形成する。
【００５８】
次に、前記ポリシリコンプラグ１９１及びＢＰＳＧ膜１８１上に形成される配線溝部の形成工程について説明する。
【００５９】
図１４の工程において、前記図１３に示した構造上に第２の層間絶縁膜となるＢＰＳＧ膜１８２を２００ｎｍの膜厚に形成し、図１５に示すように、前記ＢＰＳＧ膜１８２中に前記ポリシリコンプラグ１９１とコンタクトする配線パターンに対応した配線用溝を形成するため、前記ＢＰＳＧ膜１８２上に対応するレジストパターン１６３を形成する。
【００６０】
次に、図１６の工程において前記レジスト膜１６３をマスクにＲＩＥ法により前記ＢＰＳＧ膜１８２を、前記ポリシリコンプラグ１９１が露出するまでエッチングし、前記ＢＰＳＧ膜１８２中に前記にポリシリコンプラグ１９１を露出する配線溝２０１を形成する。前記配線溝２０１の形成後、前記レジスト膜１６３は除去される。
【００６１】
このように、前記配線溝２０１を形成する工程において、エッチングはポリシリコンプラグ１９１の上面が露出するまでに限られるため、従来のようにさらに深くエッチングを行うことによりポリシリコンプラグ１９１の上面がエッチング損傷される問題は生じない。また前記配線溝部２０１はポリシリコンプラグ１９１を露出するため、ポリシリコンプラグ１９１と配線溝２０１中に形成される導電部材とが電気接続される。
【００６２】
なお、先に説明した図１４において、ＢＰＳＧ膜１８１とＢＰＳＧ膜１８２との間に、エッチングにより配線溝部２０１を形成する際にストッパ膜として作用するシリコン窒化膜を形成してもよい。この場合、図１３に示した構造上にシリコン窒化膜を１０ｎｍの膜厚に形成し、その上に前記第２の層間絶縁膜となるＢＰＳＧ膜１８２を２００ｎｍの膜厚で形成する。その後、前記ＢＰＳＧ膜１８２上に前記レジストパターン１６３を形成し、前記レジストパターン１６３をマスクにＲＩＥ法により、前記ＢＰＳＧ膜１８２のエッチング速度が大きく前記シリコン窒化膜のエッチング速度の小さいエッチング条件でＢＰＳＧ膜１８２のエッチングを、前記シリコン窒化膜が露出するまで実行する。次いで、前記シリコン窒化膜をエッチング可能なエッチング条件でエッチングを行い、前記シリコン窒化膜を除去して、ＢＰＳＧ膜１８２中に前記ポリシリコンプラグ１９１を露出するように前記配線溝２０１を形成する。前記配線溝２０１形成後、前記レジスト膜１６３を除去する。このように、エッチングのストッパ膜となるシリコン窒化膜を形成することで、ストッパ膜が無い場合と比較して配線溝２０１のエッチングの際に深の制御が容易となる。
【００６３】
次に、周辺回路領域に形成されたゲート電極１４２及び拡散領域１７１Ｂ上にコンタクトホールを形成する工程について説明する。
【００６４】
図１７を参照するに、前記ＢＰＳＧ膜１８１上には前記周辺回路領域１０Ｂ中のゲート電極１４２に対応した開口部Ｇと、前記周辺回路領域１０Ｂ中の拡散領域１７１Ｂに対応した開口部Ｈとが形成されたレジストパターン１６４が形成され、図１８の工程において、前記レジスト膜１６４をマスクにして前記ＢＰＳＧ膜１５１をＲＩＥ法によりエッチングすることにより、前記ゲート電極１４２を構成するポリサイドパターンと前記シリコン基板１００中に形成された拡散領域１７１とが露出される。
【００６５】
すなわち、この図１８の工程においては、前記ゲート電極１４２の上部において、レジストパターン１６４に形成された開口部Ｇに対応して前記ＢＰＳＧ膜１８１、シリコン窒化膜１５２及びシリコン窒化膜１５１中を延在し、前記ゲート電極１４２を露出するコンタクトホール３３２が形成される。前記コンタクトホール３３２の深さは５００ｎｍ程度である。
【００６６】
一方、前記拡散領域１７１の上部では、前記レジストパターン１６４に形成された開口部Ｈに対応して、前記ＢＰＳＧ膜１８１、シリコン窒化膜１５２及びゲート酸化膜１３１を貫通し、前記拡散領域１７１を露出するコンタクトホール３３１が形成される。このコンタクトホール３３１の深さは７００ｎｍ程度である。
【００６７】
前記コンタクトホール３３１，３３２の形成後、前記レジストパターン１６４は除去される。なお、前記コンタクトホール３３１，３３２を同時に形成しても、前記コンタクトホール３３１，３３２の深さの差が小さいことと、前記コンタクトホール３３２により露出されるゲート電極１４２は、厚い素子分離用絶縁膜１２１上に形成されることから、損傷を懸念する必要はない。
【００６８】
次に、図１９の工程において、前記配線溝２０１及びコンタクトホール３３１，３３２の内部に、ＴａＮ膜２１１及びＣｕ膜（図示せず）をスパッタ装置により、真空中で順次形成した後、前記Ｃｕ膜をシード層にメッキ処理を行い、Ｃｕ膜２２１を形成する。
【００６９】
次に、図２０の工程において、このようにして形成されたＣｕ膜２２１を、ＣＭＰを用いてＢＰＳＧ膜１８２の表面１８２Ａが露出するまで研磨し、前記ポリシリコンプラグ１９１の上面と接触するＣｕ配線パターン２２２と、前記周辺回路領域１０Ｂに形成されたゲート電極１４２及び拡散領域１７１の上面と接触し、かつ、前記Ｃｕ配線パターン２２２と接続されているコンタクト２１２とを同時に形成することができる。すなわち、本発明によれば、Ｃｕ配線パターン及びコンタクトプラグ上のコンタクトホールを別々に形成する場合と比較して工程が簡略化される。
【００７０】
また、本実施例では、前記ポリシリコンプラグ１９１を第１の層間絶縁膜であるＢＰＳＧ膜１８１に形成し、さらに前記ＢＰＳＧ膜１８１中に前記ポリシリコンプラグ１９１の上面を露出するように配線溝２０１を形成することで、ポリシリコンプラグ１９１上に電気接続のためのコンタクトホールを形成する必要が無くなる。
【００７１】
なお、先にも述べたように、深さが異なる複数のコンタクトホールを同時に形成する場合には、深さの浅いコンタクトホールが形成されたプラグの上面がエッチングによるダメージを受けやすい問題が生じるが、本実施の形態によれば、ポリシリコンプラグ１９１が配線２２２パターンに直接に接触するようため、ポリシリコンプラグ１９１と配線パターン２２２との間にコンタクトホールを形成する必要が無く、このため前記ポリシリコンプラグ１９１が、コンタクトホール形成時にエッチングにより生じる損傷を受けることは無い。また、これに関連して、前記ポリシリコンプラグ１９１に、ゲート電極１４２まで達するようなコンタクトホールが形成されることがない。さらに、前記配線パターン２２２はポリシリコンプラグ１９１の上面全体と接触するため、接触面積が大きく、ポリシリコンプラグ１９１の上面が損傷されていないため密着性も向上し、抵抗値を低減することが可能になる。
【００７２】
（第２の実施の形態）
図２１は、本発明の第２の実施の形態による半導体装置２００の構成を示す図である。図２１中の領域１０１ＡはＭＩＭキャパシタが形成される領域を示しており、領域１０１Ｂは、保護膜としてシリコン窒化膜２３１が形成される領域を示している。
【００７３】
まず、図２１を参照しながら、本発明の第２の実施の形態による半導体装置２００の構成について説明する。
【００７４】
図２１を参照するに、前記半導体装置２００はシリコン基板１０１上に形成されており、前記シリコン基板１０１上に形成されゲート電極及び拡散領域よりなるトランジスタ（図示せず）と、前記シリコン基板１０１の表面を覆うシリコン窒化膜２３０と、前記シリコン窒化膜２３０上に形成されたＢＰＳＧ膜２４１と、前記ＢＰＳＧ膜２４１中に形成されたコンタクトプラグ３４１と、前記ＢＰＳＧ膜２４１及びコンタクトプラグ３４１上に形成された層間絶縁膜２４２と、前記層間絶縁膜２４２中に形成された配線パターン３５１と、前記層間絶縁膜２４２上に、前記第１の領域１０１Ａに対応して形成されたＭＩＭキャパシタ４００と、前記層間絶縁膜２４２上に前記第２の領域１０１Ｂに対応して形成されたシリコン窒化膜２３１と、前記層間絶縁膜上に前記ＭＩＭキャパシタ４００と前記シリコン窒化膜２３１を覆うように形成された層間絶縁膜２４３と、前記層間絶縁膜２４３中に形成された配線溝及びコンタクトホールを導電材料で充填することにより形成された配線パターン３５３とより構成されている。
【００７５】
前記配線パターン３５３は、配線部３５２及びビアプラグ部３７１から構成されており、同一の導電材料により同時に形成されている。
【００７６】
前記ＭＩＭキャパシタ４００は、上部電極３０５、ＳｉＯ膜２９２及び下部電極３０４から構成されている。前記半導体装置２００は、寄生抵抗及び寄生容量を小さくして動作スピードを速くするためにこのようなＭＩＭキャパシタ４００を用いている。
【００７７】
前記層間絶縁膜２４１中に形成されたコンタクトプラグ３４１は、その下面においてトランジスタ（図示せず）と接触し、上面において前記配線パターン３５１と接触している。第１の領域１０１Ａにおいて前記層間絶縁膜２４３中の配線パターン３５２は、前記ＭＩＭキャパシタ４００を介して前記層間絶縁膜２４２中の配線パターン３５１と接触している。一方、前記第２の領域１０１Ｂにおいて、前記層間絶縁膜２４２中の配線パターン３５２は、前記ビアプラグ３７１を介して前記配線パターン３５１と接触している。
【００７８】
前記半導体装置２００では、前記配線パターン３５１，３５２、ＭＩＭキャパシタ４００、ビアプラグ３７１及びコンタクトプラグ３４１がこのように相互接続されて回路を形成し、電圧を加えることでトランジスタが駆動し、データの書き込み・読み出し等が可能となる。
【００７９】
図２２〜図３８は、図２１の半導体装置２００の製造工程を示す。
【００８０】
以下、前記半導体装置２００の製造工程について、図２2〜図３８を参照しながら説明する。
【００８１】
はじめに前記コンタクトプラグ３４１の形成工程について説明する。
【００８２】
図２２に示すように、最初に前記シリコン基板１０１上にゲート電極及び拡散領域からなるトランジスタ（図示せず）形成した後、前記基板１０１上に前記トランジスタを覆うようにシリコン窒化膜２３０とＢＰＳＧ膜２４１とを順に、それぞれ１００ｎｍと９００ｎｍの膜厚に成膜する。さらにＣＭＰ法を用いて前記ＢＰＳＧ膜２４１の研磨を行い、前記ＢＰＳＧ膜２４１表面を平坦化する。この平坦化処理の結果、例えば前記ＢＰＳＧ膜２４１の膜厚が６００ｎｍに設定される。
【００８３】
この後、前記ＢＰＳＧ膜２４１上に、前記ＢＰＳＧ膜２４１中に形成されるコンタクトプラグ３４１に対応した開口部を有するレジストパターン１６５を形成し、前記レジストパターン１６５をマスクに前記シリコン窒化膜２３０及びＢＰＳＧ膜２４１をエッチングし、前記シリコン基板１０１を露出するコンタクトホール３３３を形成する。
【００８４】
前記コンタクトホール３３３形成後、前記レジスト膜１６５は剥離処理により除去される。
【００８５】
次に、図２３の工程において、前記層間絶縁膜２４１上に前記コンタクトホール３３３の側壁面および底面を覆うようにＴｉ／ＴｉＮ膜２５１を形成し、さらに前記Ｔｉ／ＴｉＮ膜２５１を介して前記コンタクトホール３３３を充填するようにタングステン膜２６１を前記層間絶縁膜２４１上に約４００ｎｍの膜厚に形成し、さらに前記層間絶縁膜２４１上の余計なＴｉ／ＴｉＮ膜２５１およびタングステン膜２６１を、前記層間絶縁膜２４１が露出されるまでＣＭＰ法により研磨・除去し、前記コンタクトホール３３３の内部に前記Ｔｉ／ＴｉＮ膜２５１及びタングステン膜２６１よりなるコンタクトプラグ３４１を形成する。
【００８６】
次に、前記層間絶縁膜２４２中に形成される配線パターン３５１の形成工程について説明する。
【００８７】
図２４を参照するに、まず図２３の構造上に前記層間絶縁膜２４２が、例えばＣＶＤ（chemical vapor deposition）法により形成される。典型的には前記層間絶縁膜２４２はＨＤＰ膜やＦＳＧ（fluoric silicate glass）膜等により形成されるが、上記の膜に限定されるものではない。前記層間絶縁膜２４２の形成後、前記膜２４２上に、形成したい配線溝に対応するレジスト開口部Ｏを有するレジストパターン２８１を形成する。
【００８８】
次に図２５の工程において、前記レジストパターン２８１をマスクに、前記層間絶縁膜２４２を前記コンタクトプラグ３４１及びＢＰＳＧ膜２４１が露出するまでエッチングし、前記層間絶縁膜２４２中に、配線溝として開口部Ｐを形成する。前記レジスト膜２８１は前記開口部Ｐ形成後に剥離処理により除去される。
【００８９】
次に、図２６に示すように、前記層間絶縁膜２４２上に前記開口部Ｐの側壁面および底面を覆うようにＴａＮ膜およびＣｕ膜（図示せず）をスパッタ装置により真空中で連続的に順次形成し、次いで前記Ｃｕ膜をシード層に、前記層間絶縁膜２４２上に前記開口部Ｐを前記ＴａＮ膜およびＣｕ膜を介して充填するように、メッキ法によりＣｕ膜２８１を形成する。
【００９０】
さらにＣＭＰを用いて前記層間絶縁膜２４２上のＣｕ膜およびＴａＮ膜を除去し、前記開口部Ｐ中にＣｕ配線パターン３５１を形成する。
【００９１】
次に、配線３５１上に形成される保護膜の形成工程について説明する。
【００９２】
図２７を参照するに、前記配線パターン３５１を形成された層間絶縁膜２４２上に、Ｃｕ拡散防止膜としてシリコン窒化膜２３１を７０ｎｍの膜厚で形成し、さらにその上にＳｉＯ2膜２９１をそれぞれ１００ｎｍの膜厚で形成する。
【００９３】
次に、図２８の工程において、前記ＳｉＯ2膜２９１上に前記第２の領域を覆うようにレジストパターン２８２を形成し、図２９の工程において前記レジストパターン２８２をマスクに前記ＳｉＯ2膜２９１を除去する。この後、前記レジストパターン２８２は剥離処理により除去されるが、さらにこのようにしてパターニングされた前記ＳｉＯ2膜２９１をマスクとして前記シリコン窒化膜２３１をエッチングすることにより、図３０に示すように、第１の領域１０１Ａにおいて前記配線パターン３５１及び層間絶縁膜２４２の上面を露出させ、一方前記第２の領域１０１Ｂにおいて前記配線パターン３５１をシリコン窒化膜２３１で覆った構造が得られる。
【００９４】
次に前記ＭＩＭキャパシタ４００の形成工程を説明する。
【００９５】
図３１を参照するに、図３０の構造上にＴｉＮ膜３０１、ＳｉＯ2膜２９２及びＴｉＮ膜３０２を、それぞれ２００ｎｍ，４０ｎｍおよび１５０ｎｍの膜厚で順次形成する。前記ＴｉＮ膜３０１，３０２は例えばスパッタ法を用いて形成し、一方前記ＳｉＯ2膜２９２はＣＶＤ法を用いて形成する。
【００９６】
さらに、図３１の工程では、前記第１の領域１０１Ａに前記ＭＩＭキャパシタ４００が形成されるように、前記ＴｉＮ膜３０２上に前記領域１０１Ａを覆うようにレジストパターン２８３を形成する。
【００９７】
次に、図３２の工程において前記レジストパターン２８３をマスクに、前記ＴｉＮ膜３０５，ＳｉＯ2膜２９２及びＴｉＮ膜３０４のエッチングをＲＩＥ法により、前記層間絶縁膜２４２の上面が露出するまで行い、前記第１の領域１０１Ａに、前記ＴｉＮ膜３０４を下部電極、前記ＳｉＯ2膜２９２をキャパシタ絶縁膜、前記ＴｉＮ膜３０５を上部電極とするＭＩＭキャパシタ４００を形成する。前記ＭＩＭキャパシタ４００の形成の後、前記レジスト膜２８３は剥離処理により除去される。図３２のエッチング工程では、前記前記第２の領域１０１Ｂにシリコン窒化膜２３１が形成されているため、前記層間絶縁膜３５１中の配線パターン３５１が損傷することはない。
【００９８】
次に、図２１の層間絶縁膜２４２中に前記配線パターン３５２に対応して形成される配線溝の形成工程について説明する。
【００９９】
図３３を参照するに、前記層間絶縁膜２４２上には前記素子領域１０１Ａにおいて前記ＭＩＭキャパシタ４００を覆うように、また前記素子領域１０１Ｂにおいて前記シリコン窒化膜２３１を覆うように、酸化シリコンからなる層間絶縁膜２４３を１１００ｎｍの膜厚で形成し、さらにこれを図３４に示した膜厚Ｂが７３０ｎｍ程度になるように、ＣＭＰ法により研磨する。前記層間絶縁膜２４３としては、例えばＣＶＤ法で形成されたＨＤＰ膜やＦＳＧ膜を用いることができるが、これらに限定されるものではない。
【０１００】
次に、図３３の工程では、前記層間絶縁膜２４３上にレジストを塗布し、これに前記素子領域１０１Ａにおいて前記ＭＩＭキャパシタ４００に対応し、前記素子領域１０１Ｂにおいて前記シリコン窒化膜２３１に対応した開口部Ｅを形成することにより、レジストパターン２８４を形成する。
【０１０１】
次に、図３４の工程において前記レジストパターン２８４をマスク、前記ＭＩＭキャパシタ４００の上部電極３０５上面が露出するまで前記層間絶縁膜２４３をエッチングし、前記層間絶縁膜２４３中に配線溝３１１を形成する。前記配線溝３１１の形成後、前記レジストパターン２８４は除去される。
【０１０２】
本実施の形態によれば、前記上部電極３０５の上面が露出するように配線溝３１１を形成することで、前記上部電極３０５の上面に、電気接続のためのビアホールを形成する必要がなくなる。したがって、ビアホール形成のためのエッチングにより、前記上部電極３０５の上面が損傷を受けることが無い。
【０１０３】
次に、前記ビアプラグ３７１の形成工程について説明する。
【０１０４】
図３５を参照するに、図３４に示した構造上から前記レジスト膜２８４を除去した後、前記層間絶縁膜２４３上に前記第１の領域１０１Ａにおいて前記ＭＩＭキャパシタ４００を覆うようにレジストを塗布し、さらにこれに前記第２の領域１０１Ｂ中の配線パターン３５１に対応した開口部Ｑを形成することにより、レジストパターン２８５を形成する。
【０１０５】
次に、前記レジストパターン２８５をマスクに前記層間絶縁膜２４３及びシリコン窒化膜２３１のエッチングを行い、図３６に示すように前記配線溝３１１中に、前記層間絶縁膜２４２中の配線パターン３５１を露出するビアホール３６１を形成する。前記ビアホール３６１を形成、前記レジスト膜２８５は剥離処理により除去される。
【０１０６】
次に、配線溝部３１１及びビアホール３６１への金属膜の埋め込み工程について説明する。
【０１０７】
図３７を参照するに、図３６に示した配線溝部３１１及びビアホール３６１の表面を覆うように、ＴａＮ膜２７２及びＣｕ膜（図示せず）をスパッタリングにより、真空中で順次連続的に形成し、さらに前記Ｃｕ膜をシード層に、前記配線溝３１１およびビアホール３６１をメッキ法により、Ｃｕ膜２８２で充填する。
【０１０８】
次に、図３８の工程において前記Ｃｕ膜２８２を、前記層間絶縁膜２４３の上面２４３Ａが露出するまでＣＭＰで研磨し、前記配線パターン３５２及びビアプラグ３７１からなる配線パターン３５３を、同時に形成する。
【０１０９】
このように、本実施例では上部電極３０５の上面に、上部電極３０５と接触する配線溝３１１を形成することで、上部電極３０５上に電気接続のためのビアホールを形成する必要がなくなり、ビアホール３６１の形成の際のエッチングにより上部電極３０５が損傷する問題を回避することができる。また、配線パターン３５２は上部電極３０５の上面全体と接触するため、接触面積が増大し、抵抗値が低減される。また前記上部電極３０５の上面が損傷を受けないため配線３５２と上部電極３０５との間の密着性を向上させることができる。
【０１１０】
なお、本実施の形態では配線３５２は上部電極３０５の上面全体と接触していたが、配線３５２は上部電極３０５の上面全体と接触していなくてもよい。従来のビアプラグと上部電極３０５の接触面積よりも大きいため本実施の形態と同様の効果が得られる。
【０１１１】
本発明によれば、ＭＩＭキャパシタの製造工程において、深いコンタクトホール形成時に露出された浅い上部電極がエッチングされてしまうことにより、ＭＩＭキャパシタ絶縁膜に生じる長期間信頼性の低下の問題が、解消される。
【０１１２】
（第３の実施の形態）
図３９Ａ，３９Ｂは、本発明の第３の実施の形態によるＤＲＡＭ集積回路装置２０の構成を示す。ただし図３９Ａは前記ＤＲＡＭ集積回路装置２０の平面図を、図３９Ｂは、図４０Ａ中、二点鎖線に沿った断面図を示す。
【０１１３】
図３９Ａを参照するに、前記ＤＲＡＭ集積回路装置２０はシリコン基板２１上に形成されており、前記シリコン基板２１には、先に説明したトレンチキャパシタ１１０と同様な構成を有するメモリセルＭＣ1，ＭＣ2が形成されるメモリセル領域２１Ａと、周辺回路あるいは論理回路が形成される周辺回路領域２１Ｂとが、ＳＴＩ構造などの素子分離構造２１Ｃにより画成されており、前記メモリセル領域２１Ａ上には、それぞれのゲート絶縁膜を介して、ワード線２２の一部を構成するゲート電極２２Ｇ1，２２Ｇ2が形成されている。各々のゲート電極２１Ｇ1，２１Ｇ2はポリシリコン膜とシリサイド層とを積層したポリサイド構造を有し、それぞれの側壁面が側壁絶縁膜により、また上面が、前記側壁絶縁膜に連続する薄い絶縁膜により覆われている。
【０１１４】
図示の例では前記シリコン基板２１中、前記ゲート電極ゲート電極２１Ｇ1，２１Ｇ2間にｎ型拡散領域２１ｓが形成され、また前記ゲート電極２１Ｇ1の外側にはｎ型拡散領域２１ｄ1が、また前記ゲート電極２１Ｇ2の外側にはｎ型拡散領域２１ｄ2が形成されている。前記ｎ型拡散領域２１ｄ1は前記メモリセルキャパシタＭＣ1に、また前記ｎ型拡散領域２１ｄ2は前記メモリセルキャパシタＭＣ2に、それぞれ接続されている。
【０１１５】
一方、前記周辺回路領域２１Ｂにはゲート電極２２Ｈが形成されており、前記ゲート電極２２Ｈの一部は導体パターン２２Ｈ1として、前記素子分離領域２２Ｃ上を延在している。また前記周辺回路領域２１Ｂにおいては、シリコン基板２１中、前記ゲート電極２２Ｈの両側にｎ型あるいはｐ型の拡散領域２１ａ，２１ｂが形成されている。前記ゲート電極２２Ｈおよび導体パターン２２Ｈ1においても、料側壁面上に側壁絶縁膜が形成されている。また前記ゲート電極２２Ｈおよび導体パターン２２Ｈ1の上面が、前記ゲート電極２２Ｇ1，２２Ｇ2と同様な薄い絶縁膜により覆われている。
【０１１６】
前記ＤＲＡＭ集積回路装置では、さらに前記シリコン基板２１上に前記ゲート電極２２Ｇ1，２２Ｇ2あるいは２２Ｈ，２２Ｈ1を覆うように層間絶縁膜２３が形成されており、前記層間絶縁膜２３中には、前記ゲート電極２２Ｇ1，２２Ｇ2間に、それぞれの側壁絶縁膜により画成された自己整合コンタクトホール２１ｐが形成されており、前記自己整合コンタクトホール２１ｐはｎ+型にドープされたポリシリコンプラグ２３Ｐにより充填されている。このようなポリシリコンプラグ２３Ｐは、前記自己整合コンタクトホール２１Ｐを前記層間絶縁膜２３上に堆積したポリシリコン膜で充填した後、前記層間絶縁膜２３上のポリシリコン膜をＣＭＰ工程により除去することで形成される。かかるＣＭＰ工程の結果、前記ポリシリコンプラグ２３Ｐの上面が前記層間絶縁膜２３の表面に露出し、前記上面は前記層間絶縁膜２３の上面と共通の平面を形成する。
【０１１７】
本実施例においては、図３９Ｂの断面図よりわかるように、前記層間絶縁膜２３の表面部分が、前記周辺回路領域２１Ｂに対応して後で説明するエッチング工程により除去されており、その結果、前記メモリセル領域２１Ａと前記周辺回路領域２１Ｂとの境界部分において段差部２３Ｓが形成されているのがわかる。また前記段差部２３Ｓにおいて、前記層間絶縁膜２３の表面は、前記エッチング工程においてエッチングストッパとして使われたＳｉＮ膜２３Ｎにより覆われているのがわかる。
【０１１８】
このように、前記ＳｉＮ膜２３Ｎにより覆われた前記層間絶縁膜２３上には、別の層間絶縁膜２４が形成されており、前記層間絶縁膜２４中には、前記メモリセル領域２１Ａに対応して配線溝２４Ａが、また前記周辺回路領域２１Ｂに対応して配線溝２４Ｂが形成される。前記配線溝２４Ａおよび２４Ｂは、いずれも底部において前記層間絶縁膜２３を露出するが、前記層間絶縁膜２３には、先に説明したように段差部２３Ｓが形成されているため、前記配線溝２４Ｂの方が前記配線溝２４Ａよりも深く形成される。
【０１１９】
さらに、前記ＤＲＡＭ集積回路装置２０においては、前記配線溝２４Ａにおいて前記導体パターン２２Ｈ1を露出するコンタクトホール２３Ｃが、また前記配線溝２４Ｂにおいて前記拡散領域２１ａを露出するコンタクトホール２３Ｄが形成されており、さらに前記配線溝２４Ａおよび２４Ｂは、前記コンタクトホール２３Ｃ，２３Ｄを含めて、Ｃｕ膜により充填されており、前記配線溝２４ＡにはＣｕ配線パターン２５Ａが、また前記配線溝２４ＢにはＣｕ配線パターン２５Ｂが形成される。前記Ｃｕ配線パターン２５Ａは、前記コンタクトホール２３Ｃを充填するＣｕプラグ２５Ｐを、その一部として含み、前記Ｃｕ配線パターン２５Ｂは、前記コンタクトホール２３Ｄを充填するＣｕプラグ２５Ｑを、その一部として含む。
【０１２０】
前記Ｃｕ配線パターン２５Ａ，２５Ｂの形成は、デュアルダマシン法により、前記配線溝２４Ａ，２４ＢをＣｕ層で充填した後、層間絶縁膜２４上の余剰のＣｕ層をＣＭＰ法により除去して形成されるため、前記層間絶縁膜２４の表面に一致する平坦な表面を有する。
【０１２１】
かかる構成のＤＲＡＭ集積回路装置２０では、デュアルダマシン法により形成された、配線パターン２５Ａ，２５Ｂを含む多層配線構造を有しているにもかかわらず、ＤＲＡＭメモリセルトランジスタのｎ型拡散領域２１ｓにコンタクトするコンタクトプラグを、前記ｎ+型のポリシリコンプラグ２３Ｐにより形成することができ、このため前記拡散領域２１ｓの不純物濃度を増大させなくてもコンタクト抵抗を低減できる。その結果、前記拡散領域２１ｓと同時に形成されるｎ型拡散領域２１ｄ1，２１ｄ2の不純物濃度を低減でき、これらの拡散領域中の格子欠陥によるキャパシタリーク電流の増大が抑制される。
【０１２２】
さらに、本実施例では、前記周辺回路領域における配線溝２４Ｂが深く形成されるため、前記溝２４Ｂに形成される配線パターン２５Ｂの厚さが大きく、配線パターンの寄生抵抗を効果的に低減することができる。一方、前記メモリセル領域における配線溝２４Ａは浅く形成されるため、前記溝２４Ａに形成される配線パターン２５Ａは厚さが小さく、寄生容量が効果的に低減される。このため、ＤＲＡＭ集積回路装置２０はメモリセルキャパシタＭＣ1，ＭＣ2が微細化されても、情報の読み書きを確実に行うことができる一方で、周辺回路あるいは前記シリコン基板２１上にモノリシックに形成された論理回路の動作速度を向上させることができる。
【０１２３】
またＤＲＡＭ集積回路装置２０では前記ポリシリコンプラグ２３Ｐが多層配線構造に直接にコンタクトするため、前記シリコン基板２１上を上方に高く延在しているのに対し、多層配線構造がコンタクトする他の導体パターン２２Ｈ1あるいは拡散領域２１ａはシリコン基板２１の表面近傍に形成されており、大きな段差が存在するが、以下に説明するように、このような大きな段差が存在しても、前記コンタクトホール２３Ｃあるいは２３Ｄの露光が困難になることはなく、これらのコンタクトホールを形成する際においても、大きな開口数を有する高解像度露光光学系を使って、非常に微細なパターニングを行うことが可能である。
【０１２４】
以下、ＤＲＡＭ集積回路装置２０の製造工程を、図４０Ａ〜４０Ｇを参照しながら説明する。ただし図中、メモリセルキャパシタＭＣ1，ＭＣ2の図示は省略する。
【０１２５】
図４０Ａを参照するに、図示の工程では、前記シリコン基板２１中に前記メモリセルキャパシタＭＣ1，ＭＣ2（図示せず）、素子分離領域２１Ｃ、およびゲート電極２２Ｇ1，２２Ｇ2，２２Ｈおよび導体パターン２２Ｈ1の形成の後、前記ゲート電極２２Ｇ1，２２Ｇ2，２２Ｈおよび導体パターン２２Ｈ1を層間絶縁膜２３で覆い、さらに前記自己整合コンタクトホール２３ｐを周知の技術により形成する。さらに、前記自己整合コンタクトホール２３ｐをｎ+型ポリシリコン膜で充填した後、ＣＭＰ法により前記層間絶縁膜２３上の余剰のポリシリコン膜を除去することにより、前記コンタクトホール２３ｐ中にポリシリコンプラグ２３Ｐを形成する。
【０１２６】
次に、図４０Ｂの工程において前記層間絶縁膜２３がレジストパターンＲ１をマスクに部分的にエッチングされ、前記段差２３Ｓが形成される。
【０１２７】
さらに、図４０Ｃの工程において、このように段差２３Ｓを形成された層間絶縁膜２３上にＳｉＮ膜２３Ｎが形成され、さらに前記ＳｉＮ膜２３Ｓ上に層間絶縁膜２４を堆積した後、表面をＣＭＰ法により平坦化する。
【０１２８】
次に、図４０Ｄの工程において前記層間絶縁膜２４を、レジストパターンＲ２をマスクに、また前記ＳｉＮ膜２３Ｎをエッチングストッパに使ってドライエッチングし、前記素子領域２１Ａに対応して浅い配線溝２４Ａを、また前記素子領域２１Ｂに対応してより深い配線溝２４Ｂを形成する。
【０１２９】
さらに、図４０Ｅの工程において前記ＳｉＮ膜２３Ｎを、前記レジストパターンＲ２をマスクにドライエッチングして、前記配線溝２４Ａの底部に前記層間絶縁膜２３およびポリシリコンプラグ２３Ｐの上面を、また前記配線溝２４Ｂの底部に前記層間絶縁膜２３の段差部を露出する。
【０１３０】
さらに、図４０Ｆの工程において前記レジストパターンＲ２が除去され、新たに前記層間絶縁膜２４上に前記配線溝２４Ａ，２４Ｂを充填するように次のレジスト膜が形成される。さらに前記レジスト膜をフォトリソグラフィ工程によりパターニングしてレジストパターンＲ３を形成し、このようにして形成されたレジストパターンＲ３マスクに前記配線溝２４Ａ，２４Ｂの底部において露出している層間絶縁膜２３をドライエッチングすることにより、前記導体パターン２２Ｈ1および拡散領域２１ａをそれぞれ露出するコンタクトホール２３Ｃおよび２３Ｄが形成される。
【０１３１】
さらに、図４０Ｇの工程において前記レジストパターンＲ３を除去し、前記層間絶縁膜２４上に前記配線溝２４Ａ，２４Ｂおよびコンタクトホール２３Ｃ，２３Ｄを充填するようにＣｕ層（図示せず）を堆積し、さらに前記層間絶縁膜２４上の余分なＣｕ層をＣＭＰ法により除去することにより、図４０Ｇに示す、前記配線溝２４Ａ，２４ＢがそれぞれＣｕ配線パターン２５Ａ，２５Ｂにより充填され、また前記コンタクトホール２３Ｃが前記Ｃｕ配線パターン２５Ａの一部をなすＣｕコンタクトプラグ２５Ｐにより、また前記コンタクトホール２３Ｄが前記Ｃｕ配線パターン２５Ｂの一部をなすＣｕコンタクトプラグ２５Ｑにより充填された、前記図３９Ｂに対応する構造が得られる。
【０１３２】
本実施例においては、図４０Ｆの工程において前記コンタクトホール２３Ｃ，２３Ｄを形成する際に、前記ポリシリコンプラグ２３Ｐはすでに前記配線溝２４Ａ底部に露出しているため、高さの高いポリシリコンプラグ２３Ｐのためのコンタクトホールを形成する必要がなく、開口数が大きく焦点深度の浅い高分解能光学系を使ったフォトリソグラフィ工程を使うことが可能で、前記コンタクトホール２３Ｃ，２３Ｄを微細化することが可能である。
【０１３３】
また、本実施例では前記Ｃｕ配線パターン２５Ａを、すでに形成されている配線パターンをエッチングすることなく薄く形成でき、このような手段を使う従来技術において生じる、Ｃｕ粒界の選択的なエッチングによるエレクトロマイクレーション耐性の劣化の問題を回避することができる。
【０１３４】
（第４の実施の形態）
図４１は、本発明の第４の実施の形態によるＤＲＡＭ集積回路装置３０の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図４１においてもメモリセルキャパシタＭＣ1，ＭＣ2の図示は省略している。
【０１３５】
図４１を参照するに、本実施例においては前記段差部２３Ｓが前記素子分離構造２１Ｃ上、前記メモリセル領域２１Ａ寄りの位置に形成されており、その結果、前記配線溝２４Ａの一部に前記段差部２３Ｓに対応した、深い部分２４Ａａが形成される。それ以外では、図４１の構成は先の図４０Ｂの構成と同じである。
【０１３６】
次に、図４１のＤＲＡＭ集積回路装置３０の製造工程を、図４２Ａ〜４２Ｇを参照しながら説明する。
【０１３７】
図４２Ａを参照するに、この工程は先の図４０Ａの工程と同じであり、素子分離領域２１Ｃ、およびゲート電極２２Ｇ1，２２Ｇ2，２２Ｈおよび導体パターン２２Ｈ1の形成の後、前記ゲート電極２２Ｇ1，２２Ｇ2，２２Ｈおよび導体パターン２２Ｈ1が層間絶縁膜２３で覆われ、さらに前記自己整合コンタクトホール２３ｐが周知の技術により形成される。さらに、前記自己整合コンタクトホール２３ｐをｎ+型ポリシリコン膜で充填した後、ＣＭＰ法により前記層間絶縁膜２３上の余剰のポリシリコン膜を除去することにより、前記コンタクトホール２３ｐ中にポリシリコンプラグ２３Ｐが形成される。
【０１３８】
次に、図４２Ｂの工程において、先の図４０Ｂの工程と同様に前記層間絶縁膜２３中にレジストパターンＲ１を使って段差部２３Ｓが形成されるが、本実施例においては前記段差部２３Ｓが、前記素子分離構造２１Ｃ上、前記素子領域２１Ａにより近い部分、より具体的には、前記素子分離構造２１Ｃ上の導電パターン２２Ｈ1よりも素子領域２１Ａの側に寄った部分に形成される。
【０１３９】
さらに、図４２Ｃの工程において、先の図４０Ｃの工程と同様に前記段差２３Ｓを形成された層間絶縁膜２３上にＳｉＮ膜２３Ｎが形成され、さらに前記ＳｉＮ膜２３Ｓ上に層間絶縁膜２４が堆積され、その後、前記層間絶縁膜２４の表面がＣＭＰ法により平坦化される。
【０１４０】
次に、図４２Ｄの工程において、レジストパターンＲ２をマスクに、また前記ＳｉＮ膜２３Ｎをエッチングストッパに前記層間絶縁膜２４をドライエッチングし、前記層間絶縁膜２４中に前記素子領域２１Ａに対応して配線溝２４Ａを、また前記素子領域２１Ｂに対応して配線溝２４Ｂを形成する。その際、本実施例では前記段差部２３Ｓが前記レジストパターンＲ２よりも前記素子領域２１Ａの側に寄っているため、前記配線溝２４Ａには前記段差部２３Ｓに対応して、深さが前記配線溝２４Ｂと同じの、溝部分２４Ａａが形成される。
【０１４１】
次に、図４２Ｅの工程において、このようにして形成された配線溝２４Ａ，２４Ｂおよび配線溝部分２４Ａａの底部に露出しているＳｉＮ膜２３Ｎが、前記レジストパターンＲ２をマスクにドライエッチングを行うことにより除去され、さらに図４２Ｆの工程において前記レジストパターンＲ２を除去した後、新たにレジスト膜を前記層間絶縁膜２４上に、前記レジスト膜が前記配線溝２４Ａおよび２４Ｂ、および前記配線溝２４ａを充填するように形成する。
【０１４２】
さらに、前記レジスト膜をフォトリソグラフィ工程によりパターニングして前記コンタクトホール２３Ｃ，２３Ｄに対応したレジスト窓を形成し、このようにして形成されたレジストパターンＲ３をマスクに前記層間絶縁膜２３をパターニングすることにより、前記層間絶縁膜２３中に前記コンタクトホール２３Ｃ，２３Ｄを形成する。
【０１４３】
さらに、図４２Ｇの工程において前記レジストパターンＲ３を除去し、さらに前記配線溝２４Ａ，２４Ｂおよび配線溝部分２４ＡａをＣｕ層（図示せず）により充填し、前記層間絶縁膜２４上の余分なＣｕ層をＣＭＰ法により除去することにより、先に図４１で説明したＤＲＡＭ集積回路装置３０に対応した構造が得られる。
【０１４４】
本実施例によれば、図４２Ｆの工程において前記コンタクトホール２３Ｃ，２３Ｄを層間絶縁膜２３中にフォトリソグラフィ工程により形成する際に、同一面Ｈ上においてこれらのコンタクトホールの形成を行うことができ、前記層間絶縁膜２３中に前記段差部２３Ｓが存在していても、かかる段差部による焦点深度の問題を完全に回避することが可能になる。
【０１４５】
（第５の実施の形態）
図４３Ａ，４３Ｂは、本発明の第５の実施の形態によるＤＲＡＭ集積回路装置４０の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１４６】
図４３Ａ，４３Ｂを参照するに、ＤＲＡＭ集積回路装置４０は先に説明したＤＲＡＭ集積回路装置２０と同様な構成を有するが、前記配線溝２４Ａを形成する際に、前記層間絶縁膜２４を層間絶縁膜２３が露出するまでエッチングせずに、底部２４ａを残す。そこで、前記配線溝２４Ａを充填する配線パターン２５Ａは、前記ポリシリコンプラグ２３Ｐに、前記底部２４ａ中に形成されたコンタクトホール２４Ｃを介してコンタクトする。
【０１４７】
また本実施例では前記配線溝２４Ｂは前記層間絶縁膜２３の表面を露出するように形成されており、従って前記配線溝２４Ｂの底部は、前記配線溝２４Ａの底部よりも、前記層間絶縁膜２４の底部２４ａの厚さ分だけ深く形成されている。
【０１４８】
かかる構成では、前記層間絶縁膜２３の厚さが比較的薄く、またこれに伴ってポリシリコンプラグ２３Ｐの高さが比較的低い場合でも、前記配線溝２４Ａに形成される配線パターン２５Ａの高さを低減することで配線パターン２５Ａの寄生容量を低減でき、同時に配線溝２４Ｂに形成される配線パターン２５Ｂの高さを低減することで、配線パターン２５Ｂの抵抗を低減できる。
【０１４９】
以下、図４３Ａ，４３ＢのＤＲＡＭ集積回路装置４０の製造工程を、図４４Ａ〜４４Ｄを参照しながら説明する。ただし図中、メモリセルキャパシタＭＣ1，ＭＣ2は省略する。
【０１５０】
本実施例においては、先に説明した図４０Ａの工程の後、図４４Ａの工程において前記層間絶縁膜２３上に層間絶縁膜２４を形成し、さらにレジストパターンＲ１１をマスクに前記底部２３Ｂが残るように前記層間絶縁膜２４を素子領域２１Ａにおいてドライエッチングし、前記層間絶縁膜２４中に配線溝２４Ａを形成する。図４０Ａよりわかるように、前記ドライエッチング工程は、前記配線溝２４Ａの底に前記底部２４ａが残るように実行される。またこのドライエッチング工程においては前記素子領域２１Ｂにおいても前記層間絶縁膜２４が同様にエッチングされ、配線溝２４Ｂが形成される。図４４Ａの状態では、前記配線溝２４Ｂの底にも、前記底部２４ａと同じ厚さの絶縁膜２４ｂが、前記層間絶縁膜２４の一部として存在している。
【０１５１】
次に、図４４Ｂの工程において前記レジストパターンＲ１１が除去され、新たなレジストパターンＲ１２を使って前記配線溝２４Ａの底において、前記底部２４ａ中を延在するように、前記ポリシリコンプラグ２３Ｐを露出するコンタクトホール２４Ｃを形成する。同時に、前記配線溝２４Ｂにおいて前記底部２４ｂをドライエッチングし、前記溝２４Ｂの底において前記層間絶縁膜２３を露出させる。
【０１５２】
次に、図４４Ｃの工程において前記レジストパターンＲ１１が除去され、さらに新たなレジスト膜を、前記配線溝２４Ａおよび２４Ｂ，および前記コンタクトホール２４Ｃを充填するように形成し、さらに前記レジスト膜を露光および現像することにより、前記導体パターン２２Ｈ1および拡散領域２１ａに対応したレジスト窓を有するレジストパターンＲ１３を形成する。図４４Ｃの工程では、このようにして形成されたレジストパターンＲ１３をマスクに前記層間絶縁膜２４ａおよび２３をパターニングすることにより、前記導体パターン２２Ｈ1を露出するコンタクトホール２３Ｃが、また前記層間絶縁膜２３をパターニングすることにより、前記拡散領域２１ａを露光するコンタクトホール２３Ｄが形成される。
【０１５３】
さらに、図４４Ｄの工程において前記レジストパターンＲ１３を除去し、さらに前記配線溝２４Ａ，２４Ｂおよびコンタクトホール２３Ｃ，２３Ｄおよびコンタクトホール２４ＣをＣｕ層により充填し、さらに前記層間絶縁膜２４上の余分なＣｕ層をＣＭＰ法により除去することにより、図４４Ｄに示す、Ｃｕ配線パターン２５Ａが前記配線溝２４Ａにおいて前記コンタクトホール２４Ｃにより前記ポリシリコンプラグ２３Ｐとコンタクトし、配線パターン２５Ａの一部が前記コンタクトホール２３Ｃを充填してコンタクトプラグ２５Ｐを形成し、また前記配線溝２４Ｂ中のＣｕ配線パターン２５Ｂの一部が前記コンタクトホール２３Ｄを充填してコンタクトプラグ２５Ｑを形成する構造が得られる。
【０１５４】
本実施例においては、前記ポリシリコンプラグ２３Ｐ上のコンタクトホール２４Ｃと、前記コンタクトホール２３Ｃあるいは２３Ｄは、別々の工程で形成されるため、段差部を露光する際に生じる焦点深度の不足による露光不良の問題は生じることがなく、大きな開口数を有する高分解能露光光学系を有する露光装置を使って、前記コンタクトホール２３Ｃ，２３Ｄあるいは２４Ｃを、高い精度で形成することができる。
【０１５５】
先にも説明したように、本実施例においては前記配線溝２４Ａと配線溝２４Ｂの深さの差を、前記配線溝２４Ａの底を画成する絶縁膜２４ａにより実現している。このため、前記絶縁膜２４ａの膜厚を十分に大きく設定することにより、前記ポリシリコンプラグ２３Ｐの高さが比較的小さい場合でも、十分な差を、前記配線溝２４Ａおよび２４Ｂの深さに対して確保することが可能になる。
【０１５６】
（第６の実施の形態）
図４５Ａ〜４５Ｄは、本発明の第６の実施の形態によるＤＲＡＭ集積回路装置５０の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また本実施例においても、前記メモリセルキャパシタＭＣ1，ＭＣ2の説明は省略する。
【０１５７】
図４５Ａは先の図４４Ａの工程に対応するが、本実施例においては前記層間絶縁膜２３と２４との間にＳｉＮ膜５１Ｎを介在させ、また前記層間絶縁膜２４を、間にＳｉＮ膜５２Ｎを介在させた絶縁膜２４1と２４2の積層により形成している。
【０１５８】
そこで、図４５Ａの工程では前記ＳｉＮ膜５２Ｎをエッチングストッパに前記層間絶縁膜２４のうちの絶縁膜２４2がドライエッチングされ、前記メモリセル領域２１Ａに対応して配線溝２４Ａが、また前記周辺回路領域２１Ｂに対応して配線溝２４Ｂが、同じ深さで形成されている。
【０１５９】
次に、図４５Ｂの工程において前記図４４Ｂの工程と同様に前記レジストパターンＲ１１が除去され、前記レジストパターンＲ１２をマスクに前記ＳｉＮ膜５２Ｎおよびその下の層間絶縁膜２４1，さらにその下のＳｉＮ膜５１Ｎが順次ドライエッチングされ、前記ポリシリコンプラグ２３Ｐを露出する開口部２４Ｃが、前記配線溝２４Ａの底に形成される。また同時に、前記配線溝２４Ｂがさらにエッチングされ、前記層間絶縁膜２３の表面が前記配線溝２４Ｂの底において露出する。
【０１６０】
さらに、図４５Ｃの工程において前記図４４Ｃの工程と同様にレジストパターンＲ１３を使ってコンタクトホール２３Ｃ，２３Ｄが形成され、図４５Ｄの工程において図４４Ｄの工程と同様に前記配線溝２４Ａおよびコンタクトホール２３Ｃ，２４Ｃを充填するようにＣｕ配線パターン２５Ａが、また配線溝２４Ｂおよびコンタクトホール２３Ｄを充填するようにＣｕ配線パターン２５Ｂが形成される。
【０１６１】
本実施例においては、前記配線溝２４Ａあるいは２４Ｂを形成する際にＳｉＮ膜５２Ｎあるいは５１Ｎがエッチングストッパ膜として作用し、前記配線溝２４Ａ，２４Ｂの深さを、プロセス時間に頼らずに正確に制御することが可能になる。
【０１６２】
（第７の実施の形態）
図４６Ａ〜４６Ｅは、本発明の第７の実施の形態によるＤＲＡＭ集積回路装置６０の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また本実施例においても、前記メモリセルキャパシタＭＣ1，ＭＣ2の説明は省略する。
【０１６３】
図４６Ａは先の図４５Ａの工程に対応するが、本実施例では、さらに前記絶縁膜２４2上に別の絶縁膜５３Ｎを形成している。
【０１６４】
図４５Ａの工程と同様に、図４６Ａの工程においては前記配線溝２４Ａおよび２４Ｂが同一の深さに、前記ＳｉＮ膜５２Ｎをエッチングストッパとして形成され、図４６Ｂの工程において前記絶縁膜２４1中に、後で説明するレジストパターンＲ２２をマスクに、コンタクトホール２４Ｃが、前記ＳｉＮ膜５１Ｎを露出するように形成される。
【０１６５】
図４６Ｂの工程では前記レジストパターンＲ２２が、前記配線溝２４Ａと配線溝２４Ｂとの間に形成され前記ＳｉＮ膜５３Ｎで覆われた絶縁膜パターン２４2を部分的に露出しており、前記コンタクトホール２４Ｃの形成と同時に、前記配線溝２４Ｂにおいて前記絶縁膜２４1が、前記ＳｉＮ膜５３Ｎをハードマスクに、自己整合的にエッチングされ、前記ＳｉＮ膜５１Ｎがエッチングストッパ膜として露出される。
【０１６６】
次に図４６Ｃの工程においてさらに前記コンタクトホール２４Ｃの底および前記配線溝２４Ｂの底において露出されていたＳｉＮ膜５１Ｎが、前記レジストパターンＲ２２をマスクとしたエッチング工程により除去される。
【０１６７】
さらに、図４６Ｄの工程において、前記図４６Ｃの工程に対応して前記コンタクトホール２３Ｃ，２３Ｄが、レジストパターンＲ１３をマスクに形成され、さらに図４６Ｅの工程において前記レジストパターンＲ１３を除去した後、前記配線溝２４Ａおよび２４Ｂを、前記コンタクトホール２３Ｃ、２３Ｄおよびコンタクトホール２４Ｂを含めてＣｕ層により充填し、さらに余分なＣｕ層をＣＭＰ工程により除去することにより、前記配線溝２４Ａに前記コンタクトホール２４Ｃを充填するＣｕ配線層２５Ａが、また前記配線溝２４Ｂに、前記コンタクトホール２３Ｃ，２３Ｄを充填するコンタクトプラグ２５Ｐ，２５Ｑをその一部として含むＣｕ配線層２５Ｂが形成された構造が得られる。
【０１６８】
図４７Ａは図４６Ａの工程で使われるレジストパターンＲ１１を、また図４７Ｂは図４６Ｂ，４６Ｃの工程で使われるレジストパターンＲ２２を示す平面図である。
【０１６９】
図４７Ａを参照するに、前記レジストパターンＲ１１は前記配線溝２４Ａに対応するレジスト窓Ｒ１１Ａと前記配線溝２４Ｂに対応するレジスト窓Ｒ１１Ｂを有し、従って前記層間絶縁膜２４2上に形成されたＳｉＮ膜５３Ｎには、図４６Ａの工程において、前記配線溝２４Ａおよび２４Ｂの形状に従って開口部が形成される。
【０１７０】
一方、図４７Ｂでは前記レジストパターンＲ２２は前記メモリセル領域２１Ａおよび素子分離領域２１Ｃのみを覆い、周辺回路領域２１Ｂは覆わない。またレジストパターンＲ２２は、前記コンタクトホール２４Ｃに対応したレジスト窓のみを有している。
【０１７１】
一方、前記周辺回路領域においては、前記層間絶縁膜２４2は、前記配線溝２４Ｂに対応した開口部を形成されたＳｉＮ膜５３Ｎにより覆われているため、この状態で図４６Ｂあるいは図４６Ｃのドライエッチング工程を行った場合、前記ＳｉＮ膜５３Ｎがハードマスクとして作用し、前記配線溝２４Ｂの領域のみがエッチングされる。
【０１７２】
すなわち、本実施例においては、図４６Ｂあるいは図４６Ｃの工程において前記周辺回路領域２１ＢにおいてレジストパターンＲ２２を先の工程で使われたレジストパターンＲ１１に整合して形成する必要がなく、半導体装置の製造工程が大幅に簡素化される。
【０１７３】
（第８の実施の形態）
図４８Ａ〜４８Ｄは、本発明の第８の実施の形態によるＤＲＡＭ集積回路装置７０の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１７４】
図４８Ａを参照するに、本実施例では先に説明した図４２Ａの構造上にＳｉＮ膜５１Ｎと絶縁膜２４1とＳｉＮ膜５２Ｎと絶縁膜２４2とＳｉＮ膜５３Ｎとを順次積層し、さらに前記ＳｉＮ膜５３Ｎ上に、前記導体パターン２２Ｈ1および拡散領域２１ａに対応したレジスト窓を有するレジストパターンＲ４１を形成する。さらに前記レジストパターンＲ４１をマスクに、前記ＳｉＮ膜５３Ｎ，前記絶縁膜２４2，前記ＳｉＮ膜５２Ｎ，前記絶縁膜２４1，前記ＳｉＮ膜５１Ｎおよびその下の層間絶縁膜２３を順次エッチングすることにより、前記層間層間絶縁膜２３中に前記導電パターン２２Ｈ1を露出するコンタクトホール２３Ｃと、前記拡散領域２１ａを露出するコンタクトホール２３Ｄとを形成する。
【０１７５】
次に、図４８Ｂの工程において前記レジスト膜Ｒ４１を除去し、前記コンタクトホール２３Ｃ，２３Ｄを形成されたＳｉＮ膜５３Ｎ上に、前記配線溝２４Ａおよび２４Ｂに対応したレジスト窓を有するレジストパターンＲ４２を形成し、さらに前記レジストパターンＲ４２をマスクに前記ＳｉＮ膜５２Ｎおよびその下の絶縁膜２４2をパターニングすることにより、前記メモリセル領域２１Ａに対応して配線溝２４Ａが、前記周辺回路領域に対応して配線溝２４Ｂが形成される。図４８Ｂの状態では、さらに前記配線溝２４Ａ，２４Ｂの底においてＳｉＮ膜５３Ｎが、同じレジストパターンＲ４２をマスクにエッチング除去されている。なお、図４８Ｂの工程、および次の図４８Ｃの工程においても、前記コンタクトホール２３Ｃ，２３Ｄには樹脂膜が充填され、コンタクトホール２３Ｃあるいは２３Ｄにより露出される導体パターン２２Ｈ1あるいは拡散領域２１ａを保護している。
【０１７６】
次に、図４８Ｃの工程において前記レジストパターンＲ４２を除去し、先に前記図４７Ｂで説明したレジストパターンＲ２２に対応したレジストパターンＲ４３を、前記レジストパターンＲ４３が前記配線溝２４Ａを充填するように形成する。
【０１７７】
さらに、図４８Ｃの工程では、前記レジストパターンＲ４３中に形成されたレジスト窓を介して前記絶縁膜２４1を前記ＳｉＮ膜５１Ｎが露出するまでドライエッチングすることにより、前記配線溝２４Ａ中に、前記ポリシリコンプラグ２３Ｐを露出するコンタクトホール２４Ｃを形成する。
【０１７８】
また、図４８Ｃの工程では前記コンタクトホール２４Ｃの形成と同時に、前記配線溝２４Ｂにおいて前記絶縁膜２４1がエッチングされ、前記配線溝２４Ｂの深さが、前記ＳｉＮ膜５１Ｎが露出するまで増大される。
【０１７９】
さらに、図４８Ｄの工程において前記レジストパターンＲ４３およびコンタクトホール２３Ｃ，２３Ｄ中の保護樹脂膜が除去され、さらに前記配線溝２４Ａ，２４Ｂおよびコンタクトホール２３Ｃ，２３Ｄおよび２４ＣをＣｕ層により充填した後、前記ＳｉＮ膜５３Ｎ上の余分なＣｕ層をＣＭＰ法により除去することにより、前記配線溝２４Ａおよび２４Ｂ中にＣｕ配線パターン２５Ａ，２５Ｂが、前記Ｃｕ配線パターン２５Ａが前記コンタクトホール２４Ｃを充填するように、また前記Ｃｕ配線パターン２５Ａの一部を構成するＣｕプラグ２５Ｐが前記コンタクトホール２３Ｃを充填するように、さらに前記Ｃｕ配線パターン２５Ｂの一部を構成するＣｕプラグ２５Ｑが前記コンタクトホール２３Ｄを充填するように形成される。
【０１８０】
このように、本実施例に示すように本発明を、先にコンタクトホール２３Ｃ，２３Ｄが形成されるように実施することも可能である。
【０１８１】
（第９の実施の形態）
次に、ＭＩＭキャパシタを有する本発明の第９の実施の形態による半導体装置８０の製造工程を、図４９Ａ〜図４９Ｆを参照しながら説明する。
【０１８２】
図４９Ａを参照するに、半導体装置８０はシリコン基板（図示せず）上にＳｉＮバリア膜８１Ａで覆われた配線パターン８１を有し、前記配線パターン８１は層間絶縁膜８２により覆われている。さらに前記層間絶縁膜８２上には次の層間絶縁膜８３が形成されており、前記層間絶縁膜８２、８３中には、前記配線パターン８１に到達するビアプラグ８２Ａ，８２Ｂ，８２Ｃが形成されている。
【０１８３】
前記層間絶縁膜８３は平坦面を有し、前記平坦面において前記ビアプラグ８２Ａ，８２Ｂ，８２Ｃの上面が露出している。図示の例では、前記ビアプラグ８２Ｃは前記層間絶縁膜８３上に形成されたＳｉＮ膜８３Ａにより覆われている。
【０１８４】
前記層間絶縁膜８３上には、下部電極８４ａとキャパシタ絶縁膜８４ｂと上部電極８４ｃとを積層した構成のＭＩＭキャパシタ８４が形成されており、図示の例では前記下部電極８４ｃが前記層間絶縁膜８３上において前記ビアプラグ８２Ａ，８２Ｂとコンタクトする。
【０１８５】
このように、図４９Ａの構成では、前記ＭＩＭキャパシタ８４の上部電極８４ｃが前記層間絶縁膜８３中に埋設されているビアプラグ８２Ｃの上面よりも実質的に高い位置に形成される。
【０１８６】
次に、図４９Ｂの工程において、前記キャパシタ８４は前記層間絶縁膜８３上に形成された次の層間絶縁膜８５により覆われ、前記層間絶縁膜８５上にはＣＭＰ法による平坦化工程の後、ＳｉＮ膜８６を介して前記キャパシタ８４の上部電極への配線パターンに対応したレジスト窓Ｒ８１ａおよび前記ビアプラグ８２Ｃへの配線パターンに対応したレジスト窓Ｒ８１ｂを有するレジストパターンＲ８１が形成される。
【０１８７】
さらに、図４９Ｂの工程では、前記ＳｉＮ膜８６を、前記レジストパターンＲ８１をマスクにパターニングし、次に図４９Ｃの工程において前記層間絶縁膜８５を、同じレジストパターンＲ８１をマスクにパターニングすることにより、前記層間絶縁膜８５中に、前記レジスト窓Ｒ８１ａに対応した配線溝８５Ａを、また前記レジスト窓８１ｂに対応した配線溝８５Ｂを、実質的に共通の深さに形成する。
【０１８８】
次に、図４９Ｄの工程において前記レジストパターンＲ８１を除去し、さらに前記配線溝８５Ａを覆うレジストパターンＲ８２を形成する。さらに前記レジストパターンＲ８２をマスクに、また前記レジストパターンＲ８２により露出された部分においては先に図４９Ｂの工程でパターニングされたＳｉＮ膜８６をハードマスクに、前記層間絶縁膜８５をドライエッチングすることにより、前記配線溝８５Ｂの深さを増大させる。
【０１８９】
次に、図４９Ｅの工程において前記レジストパターンＲ８２を除去し、新たにレジスト膜を、前記配線溝８５Ａおよび配線溝８５Ｂを充填するように形成する。
【０１９０】
図４９Ｅの工程では、さらに前記レジスト膜を露光および現像することにより、前記ビアプラグ８２Ｃに対応したレジスト窓Ｒ８３ａを有するレジストパターンＲ８３を形成し、前記レジストパターンＲ８３をマスクに前記層間絶縁膜８５をドライエッチングすることにより、前記配線溝８５Ｂ中にビアホール８５ｂを形成する。
【０１９１】
さらに、図４９Ｆの工程において前記レジストパターンＲ８３を除去し、さらに前記ビアホール８５ｂの底に露出していたＳｉＮ膜８３Ａおよび層間絶縁膜８５の表面に形成されていたＳｉＮ膜８６を除去し、前記配線溝８５Ａおよび８５ＢをＣｕ層により、前記ビアホール８５ｂも含めて充填し、さらに前記層間絶縁膜８５上の余分なＣｕ層をＣＭＰ法により除去することにより、前記浅い配線溝８５ＡをＣｕ配線パターン８７Ａにより、また前記深い配線溝８５ＢをＣｕ配線パターン８７Ｂにより充填した構造が得られる。
【０１９２】
（第１０の実施の形態）
次に、ＭＩＭキャパシタを有する本発明の第１０の実施の形態による半導体装置９０の製造工程を、図５０Ａ〜５０Ｅを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１９３】
本実施例では図５０Ａの工程において先に図４９Ａで説明したのと同様な構造を形成する。ただし本実施例では、前記ＭＩＭキャパシタ８４の高さがそれほど高くない場合を取り扱うため、図５０Ａの工程において前記層間絶縁膜８３上に形成されるＭＩＭキャパシタ８４の上部電極８４ｃの厚さは、前記下部電極８４ａの厚さと同程度に設定されている。
【０１９４】
本実施例では図５０Ｂの工程において、図５０Ａの構造上に前記層間絶縁膜８５を厚く形成し、このようにして形成した層間絶縁膜８５を、前記層間絶縁膜８５上に形成されたレジストパターンＲ９１をマスクにパターニングすることにより、前記層間絶縁膜８５中に前記ＭＩＭキャパシタ８４上に形成される配線パターンのための配線溝８５Ａを、また前記ビアプラグ８２Ｃに接続される配線パターンのための配線溝８５Ｂを、さらに前記配線溝８５Ａの一部に形成されるコンタクトホールに対応する配線溝８５Ｃを、共通の、前記ＭＩＭキャパシタ８４の上部電極が露出しないように選ばれた深さに形成する。
【０１９５】
次に、図５０Ｃの工程において前記レジストパターンＲ９１を除去し、前記配線溝８５Ａを覆うように形成された新たなレジストパターンＲ９２をマスクにドライエッチングを行うことにより、前記配線溝８５Ｂの深さを増大させると同時に、前記コンタクトホールに対応する配線溝８５Ｃの深さを増大させ、前記ＭＩＭキャパシタ８４の上部電極８４ｃを露出させる。これにより、前記配線溝８５Ｃは、前記層間絶縁膜８５中において前記ＭＩＭキャパシタの上部電極８４ｃを露出させるコンタクトホールを形成する。
【０１９６】
さらに、図５０Ｄの工程において前記レジストパターンＲ９２を除去し、前記配線溝８５Ａ，８５Ｂおよびコンタクトホール８５Ｃを充填するようにレジスト膜を形成し、さらにこれを露光および現像して前記ビアプラグ８２Ｃに対応したレジスト窓を有するレジストパターンＲ９３を形成する。図５０Ｄの工程では、このようにして形成されたレジストパターンＲ９３をマスクに前記配線溝８５Ｂ中において前記層間絶縁膜８５をパターニングし、前記ビアプラグ８２Ｃを覆っているＳｉＮ膜８３Ａを露出させるコンタクトホール８５ｂを形成する。
【０１９７】
さらに、図５０Ｅの工程においてレジストパターンＲ９３を除去し、前記コンタクトホール８５ｂを除去した後、前記層間絶縁膜８５上に前記配線溝８５Ａ，８５Ｂおよびコンタクトホール８５Ｃを充填するようにＣｕ層を堆積し、さらに前記層間絶縁膜８５上の余分なＣｕ層をＣＭＰ法により除去することにより、前記配線溝８５ＡにおいてＣｕ配線パターン８７Ａを、また配線溝８５ＢにおいてＣｕ配線パターン８７Ｂを有する構造が得られるが、かかる構造では、前記Ｃｕ配線パターン８７Ａの一部が、前記コンタクトホール８５Ｃを充填するＣｕコンタクトプラグ８７Ｃにより、前記ＭＩＭキャパシタ８４の上部電極８４ｃにコンタクトする。
【０１９８】
本実施例においても、前記Ｃｕ配線パターン８７Ｂの深さが、前記ＭＩＭキャパシタ８４にコンタクトするＣｕ配線パターン８５Ａの深さよりも大きく形成されている。
【０１９９】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の記載の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０２００】
本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。また本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【０２０１】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有し、また基板上に高さの大きく異なる複数の導電領域を有する半導体装置において、コンタクトホールをフォトリソグラフィ工程により形成する際に、導電領域の高さが大きく異なっていても、焦点深度の不足による露光困難性の問題が解消し、大きな開口数の高解像度露光光学系を使って、平坦面上と同様な、非常に微細なコンタクトホールを形成することが可能になる。さらに本発明によれば、前記配線パターンを含む多層配線構造から延在するコンタクトプラグを、前記多層配線構造にコンタクトする第２の導電領域と異なる材料により形成することにより、例えばメモリセル領域と周辺回路領域あるいは論理回路領域を含む半導体集積回路装置において前記第２の導電領域をポリシリコンとすることにより、前記基板中において前記第２の導電領域とコンタクトする拡散領域の不純物濃度を、低いコンタクト抵抗を犠牲にすることなく低減でき、同時にＣＭＯＳ素子のｎ型あるいはｐ型拡散領域とコンタクトするコンタクトプラグを、前記配線パターンを形成するのと同じ金属プラグとすることにより、拡散領域の導電型に無関係に安定したコンタクトを実現することが可能になる。特に本発明において前記配線溝を、前記コンタクトホールが形成される部分において、前記第２の導電領域とコンタクトする部分におけるよりも深く形成することにより、このような部分において配線の寄生抵抗を低減できると同時に、前記第２の導電領域とコンタクトする領域において、配線の寄生容量を低減することが可能になる。また本発明では多層配線構造をデュアルダマシン法により形成するため、前記配線パターンおよびコンタクトプラグをＣｕなどの低抵抗金属により形成できる。
【０２０２】
また、本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第２の導電領域と前記配線パターンとのコンタクトを、前記第２のコンタクトホールを介して行うことにより、前記第２の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第１の溝部分を十分に深く形成し、この部分における配線寄生抵抗を効果的に低減させることが可能になる。
【０２０３】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有するＤＲＡＭ集積回路装置において、基板上のメモリセル領域においてメモリセルトランジスタの一部を形成する拡散領域にコンタクトする導電性プラグをポリシリコンとすることで、前記導電性プラグと拡散領域との間のコンタクト抵抗を抑制しつつ、拡散領域の不純物濃度を低減できる。拡散領域の不純物濃度を低減することにより、メモリセルトランジスタの拡散領域から延在するメモリセルキャパシタにおける蓄積電荷のリークが低減され、ＤＲＡＭのリフレッシュ動作が向上する。一方、ＣＭＯＳ回路が形成される基板上の周辺回路領域においては、前記多層配線構造は基板上の素子あるいは導電領域と、前記配線パターンを形成するのと同じ金属よりなる導電性プラグによりコンタクトするため、前記素子あるいは導電領域がｐ型であってもｎ型であっても、安定したコンタクトを確保することができる。さらに本発明によれば、前記第１および第２のコンタクトホールをフォトリソグラフィ工程により形成する際に、焦点深度の不足による露光困難性の問題を回避することができる。
【０２０４】
また、本発明によれば、デュアルダマシン法により形成される多層配線構造を有する半導体装置の製造方法において、高さの大きく異なる第１および第２の導電領域が存在する場合でも、前記多層配線構造中に前記第２の導電領域を露出するように導電溝を形成した後で、より低い前記第１の導電領域を形成するコンタクトホールを形成するため、これら高さの異なる導電領域を露出するコンタクトホールをフォトリソグラフィ工程により形成する際に、これらのコンタクトホールを同時に形成した場合に高さの高い導電領域が、高さの低い導電領域を露出するコンタクトホール形成の際に過剰なエッチングを受け、損傷してしまう問題が解消される。
【０２０５】
また、本発明によれば、デュアルダマシン法により、高さの異なる、従って厚さの異なる配線層を、同一配線層中に、前記配線層の下の配線層に損傷を与えることなく形成することが可能になる。
【０２０６】
また、本発明によれば、前記コンタクトホールの露光時に露光光学系の焦点深度が不足する問題は生じない。また本発明において、前記配線溝を、前記コンタクトホールが形成される部分において、前記第２の導電領域とコンタクトする部分におけるよりも深く形成することにより、このような部分において配線の寄生抵抗を低減できると同時に、前記第２の導電領域とコンタクトする領域において、配線の寄生容量を低減することが可能になる。また本発明では多層配線構造をデュアルダマシン法により形成するため、前記配線パターンおよびコンタクトプラグをＣｕなどの低抵抗金属により形成できる。
【０２０７】
また、本発明によれば、デュアルダマシン法により多層配線構造を形成する際に、多層配線構造中に配線パターンを異なった深さで形成でき、その結果、必要な個所において配線パターンの寄生抵抗を減少させることができ、また必要な個所において寄生容量を減少させることができる。その際、前記高い位置に形成される第２の導電領域と前記配線パターンとのコンタクトを、前記第２のコンタクトホールを介して行うことにより、前記第２の導電領域の高さが比較的小さい場合でも配線パターンと基板との間に十分な距離が確保できるため、寄生抵抗を低減したい個所において前記第１の溝部分を十分に深く形成し、この部分における配線寄生抵抗を効果的に低減させることが可能になる。特に本発明においては、前記第１の配線溝を形成する工程、および前記第２の配線溝により前記第１の層間絶縁膜を露出させる工程においてエッチングストッパ膜を使うことにより、深さの異なる配線溝を安定に形成することが可能になる。
【０２０８】
また、本発明によれば、フォトリソグラフィ工程により先に深いコンタクトホールを形成し、後から配線溝を形成することにより、異なった深さの配線溝を有する多層配線構造をデュアルダマシン法で形成する際に、露光光学系の焦点深度の不足による露光の不良の問題が解消され、また前記コンタクトホールを基板上のパターンに対して位置合わせし、配線溝をコンタクトホールに対して位置合わせすることにより、配線溝を基板上のパターンに対して高い精度で位置合わせすることができる。
【０２０９】
また、本発明によれば、前記第１の層間絶縁膜上にＭＩＭキャパシタなどのキャパシタが形成されていて、その結果、前記キャパシタの上部電極と基板上の導電領域との間に大きな高さの差が存在するような半導体装置の場合であっても、コンタクトホールを焦点深度の不足の問題を回避して確実に高い精度で形成でき、前記キャパシタおよび前記導電領域にコンタクトする多層配線構造を、確実に歩留まり良く形成できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９Ａ】
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【図３９Ｂ】
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【図４０Ａ】
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【図４０Ｂ】
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【図４０Ｃ】
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【図４０Ｄ】
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【図４０Ｅ】
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【図４０Ｆ】
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【図４０Ｇ】
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【図４１】
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【図４２Ａ】
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【図４２Ｂ】
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【図４２Ｃ】
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【図４２Ｄ】
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【図４２Ｅ】
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【図４２Ｆ】
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【図４２Ｇ】
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【図４３Ａ】
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【図４３Ｂ】
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【図４４Ａ】
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【図４４Ｂ】
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【図４４Ｃ】
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【図４４Ｄ】
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【図４５Ａ】
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【図４５Ｂ】
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【図４５Ｃ】
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【図４６Ａ】
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【図４６Ｂ】
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【図４６Ｃ】
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【図４６Ｄ】
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【図４６Ｅ】
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【図４７Ａ】
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【図４７Ｂ】
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【図４８Ａ】
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【図４８Ｂ】
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【図４８Ｃ】
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【図４８Ｄ】
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【図４９Ａ】
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【図４９Ｂ】
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【図４９Ｃ】
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【図４９Ｄ】
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【図４９Ｅ】
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【図４９Ｆ】
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【図５０Ａ】
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【図５０Ｂ】
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【図５０Ｃ】
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【図５０Ｄ】
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【図５０Ｅ】
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