(57)【特許請求の範囲】
【請求項１】
ハイサイドとローサイドの第１の一対のスイッチング素子と、
第１の一対のスイッチング素子の各々に並列接続した第１の一対のダイオードと、
ハイサイドとローサイドの第２の一対のスイッチング素子と、
第２の一対のスイッチング素子の各々に並列接続した第２の一対のダイオードと、
入力信号の正負に応じて第１の一対のスイッチング素子を交互にオン・オフ駆動する第１の駆動手段と、
入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子を交互にオン・オフ駆動する第２の駆動手段と、
第１、第２の一対のスイッチング素子の両端に接続された片電源と、
第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に接続されたＬＣ回路とを備え、
ＬＣ回路のコンデンサの一端をグランドと接続し、
ＬＣ回路のコンデンサと並列に負荷を接続するようにしたこと、
を特徴とするＤクラスアンプ。
【請求項２】
第１のＤクラスアンプ回路と第２のＤクラスアンプ回路を有し、
第１のＤクラスアンプ回路は、ハイサイドとローサイドの第１の一対のスイッチング素子と、
第１の一対のスイッチング素子の各々に並列接続した第１の一対のダイオードと、
ハイサイドとローサイドの第２の一対のスイッチング素子と、
第２の一対のスイッチング素子の各々に並列接続した第２の一対のダイオードと、
入力信号の振幅の正負に応じて第１の一対のスイッチング素子を交互にオン・オフ駆動する第１の駆動手段と、
入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子を交互にオン・オフ駆動する第２の駆動手段と、
第１、第２の一対のスイッチング素子の両端に接続された第１の片電源と、
第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に接続された第１のＬＣ回路とを備え、
第２のＤクラスアンプ回路は、ハイサイドとローサイドの第１の一対のスイッチング素子と、
第１の一対のスイッチング素子の各々に並列接続した第１の一対のダイオードと、
ハイサイドとローサイドの第２の一対のスイッチング素子と、
第２の一対のスイッチング素子の各々に並列接続した第２の一対のダイオードと、
入力信号の振幅の正負に応じて第１の一対のスイッチング素子を交互にオン・オフ駆動する第１の駆動手段と、
入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子を交互にオン・オフ駆動する第２の駆動手段と、
第１、第２の一対のスイッチング素子の両端に接続された第２の片電源と、
第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に接続された第２のＬＣ回路とを備え、
第１のＬＣ回路のコンデンサの一端と第２のＬＣ回路のコンデンサの一端をグランドと接続し、
第１のＬＣ回路と第２のＬＣ回路の間に負荷を接続するようにし、
第１のＤクラスアンプ回路の第１の駆動手段が第１の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路の第１の駆動手段は第１の一対のスイッチング素子のローサイドをオン（オフ）し、第１のＤクラスアンプ回路の第２の駆動手段が第２の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路の第２の駆動手段は第２の一対のスイッチング素子のローサイドをオン（オフ）するようにしたこと、
を特徴とするＤクラスアンプ。
【請求項３】
ハイサイドとローサイドの第１の一対のスイッチング素子の各々に第１の一対のダイオードを並列接続し、
ハイサイドとローサイドの第２の一対のスイッチング素子の各々に第２の一対のダイオードを並列接続し、
第１、第２の一対のスイッチング素子の両端に片電源を接続し、
第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間にＬＣ回路を接続し、
ＬＣ回路のコンデンサの一端をグランドと接続するとともにＬＣ回路のコンデンサと並列に負荷を接続し、
入力信号の正負に応じて第１の一対のスイッチング素子を交互にオン・オフ駆動し、
入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子を交互にオン・オフ駆動するようにしたこと、
を特徴とするＤクラスアンプのスイッチング駆動方法。
【請求項４】
第１のＤクラスアンプ回路のハイサイドとローサイドの第１の一対のスイッチング素子の各々に第１の一対のダイオードを並列接続し、
ハイサイドとローサイドの第２の一対のスイッチング素子の各々に第２の一対のダイオードを並列接続し、
第１、第２の一対のスイッチング素子の両端に第１の片電源を接続し、
第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に第１のＬＣ回路を接続し、
第２のＤクラスアンプ回路のハイサイドとローサイドの第１の一対のスイッチング素子の各々に第１の一対のダイオードを並列接続し、
ハイサイドとローサイドの第２の一対のスイッチング素子の各々に第２の一対のダイオードを並列接続し、
第１、第２の一対のスイッチング素子の両端に第２の片電源を接続し、
第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に第２のＬＣ回路を接続し、
第１のＬＣ回路のコンデンサの一端と第２のＬＣ回路のコンデンサの一端をグランドと接続するとともに、第１のＬＣ回路と第２のＬＣ回路の間に負荷を接続し、
入力信号の正負に応じて第１、第２のＤクラスアンプ回路の第１の一対のスイッチング素子を交互にオン・オフ駆動するとともに、
入力信号をＰＷＭ変調したパルスに基づき第１、第２のＤクラスアンプ回路の第２の一対のスイッチング素子を交互にオン・オフ駆動するようにし、
この際、第１のＤクラスアンプ回路の第１の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路の第１の一対のスイッチング素子のローサイドをオン（オフ）し、第１のＤクラスアンプ回路の第２の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路の第２の一対のスイッチング素子のローサイドをオン（オフ）するようにしたこと、
を特徴とするＤクラスアンプのスイッチング駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤクラスアンプ、Ｄクラスアンプのスイッチング駆動方法に係り、とくに片電源を用いたＤクラスアンプ、Ｄクラスアンプのスイッチング駆動方法に関する。
【背景技術】
【０００２】
オーディオパワーアンプでは電力効率の高いＤクラスアンプが用いられるようになってきている。Ｄクラスアンプにはハイサイドとローサイドの一対のスイッチング素子を１組有するハーフブリッジ接続と、ハイサイドとローサイドの一対のスイッチング素子を２組用いたフルブリッジ接続がある。また、電源形式には片電源（＋Ｂ）と両電源（±Ｂ）があり、車載用パワーアンプでは、バッテリ電圧をＤＣ／ＤＣコンバータで昇圧して＋Ｂまたは±Ｂを作成している。特開２００６−６０２７８号の図２には両電源とハーフブリッジ接続を組み合わせた構成例が開示されている。図１に概略の構成を示す。直列接続されて交互にオン・オフを繰り返すスイッチング素子１、２の各々に個別にフライホイールダイオードＤ１、Ｄ２が並列接続されており、２つのスイッチング素子１、２の接続点Ｐ（電圧をＶ０とする）とグランドとの間にＬＣ回路１０と負荷ＲＬが接続されている。スイッチング素子１、２の両端には電源部２０から±Ｂが供給されている。スイッチング素子１、２は入力信号により高周波の三角波をＰＷＭ変調して作成した駆動パルスＤＰ１、ＤＰ２（ＤＰ２はＤＰ１の反転）に基づき交互にオン・オフされる。スイッチング素子１がオン、２がオフの場合、Ｖ０は＋Ｂとなり、スイッチング素子１がオフ、２がオンの場合、Ｖ０は−Ｂとなる。今、Ｖ０の平均電圧が＋となっており、スイッチング素子１のオン期間がオフ期間より長く、ＬＣ回路１０のコイルＬＦにＰから負荷ＲＬの方向へ電流が流れていたとして（図１（１）参照）、スイッチング素子１がオン、２がオフの状態から１がオフ、２がオンの状態に切り替わったとき、コイルＬＦに流れる電流が連続性を保とうとするため引き続き、Ｐから負荷ＲＬの方向へ流れる（図１（２）参照）。このときの電流方向は電源部２０から見て本来流れる方向とは逆な回生電流となるため電源部２０の−Ｂ側の大容量コンデンサが充電されて−ＢがΔＶだけ大きくなってしまう電源パンピング現象が起きる。また、入力信号が零で駆動パルスＤＰ１、ＤＰ２のデューティ比が５０％の場合、Ｖ０には＋Ｂ／２の直流バイアスが生じる。
【０００３】
特表２０００−５１３１５９号の図５には片電源とフルブリッジ接続を組み合わせた構成例が開示されている。図２に概略の構成を示す。直列接続されて交互にオン・オフを繰り返すスイッチング素子１、２の各々に個別にフライホイールダイオードＤ１、Ｄ２が並列接続されており、２つのスイッチング素子１、２の接続点Ｐ１（電圧をＶ１とする）がＬＣ回路１０を介して負荷ＲＬの一端と接続されている。また直列接続されて交互にオン・オフを繰り返すスイッチング素子３、４の各々に個別にフライホイールダイオードＤ３、Ｄ４が並列接続されており、２つのスイッチング素子３、４の接続点Ｐ２（電圧をＶ２とする）がＬＣ回路１１を介して負荷ＲＬの他端と接続されている。ＬＣ回路１０と１１のコンデンサＣＦの一端はグランドに接続されている。スイッチング素子１、２の両端と３、４の両端には片電源の電源部２１から＋Ｂが供給されている。スイッチング素子１、２は入力信号により高周波の三角波をＰＷＭ変調して作成した駆動パルスＤＰ１、ＤＰ２（ＤＰ２はＤＰ１の反転）に基づき交互にオン・オフされる。スイッチング素子３、４は駆動パルスＤＰ２、ＤＰ１に基づき交互にオン・オフされる。スイッチング素子１、４がオン、２、３がオフの場合、Ｖ１−Ｖ２は＋Ｂとなり、スイッチング素子１、４がオフ、２、３がオンの場合、Ｖ１−Ｖ２は−Ｂとなる。よって、負荷ＲＬには＋Ｂの２倍の電圧が掛かるので、両電源並の出力電力を得ることができる。また、片電源なので両電源の場合よりもパンピング現象は小さくなるが、電源部２１に回生電流が流れるのでパンピング現象自体を無くすことはできない。
【０００４】
ところで、図２の駆動パルスＤＰ１、ＤＰ２のデューティ比が５０％の場合、原理的にはＶ１、Ｖ２ともに約＋Ｂ／２となり、グランドから見た場合に直流バイアスが生じる。
【０００５】
【特許文献１】特開２００６−６０２７８号公報の図２
【特許文献２】特表２０００−５１３１５９号公報の図５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記した従来技術の問題に鑑み、片電源により出力電力が大きく取れ、回生電流によるパンピング現象が発生しにくいＤクラスアンプを提供することを、その目的とする。
【課題を解決するための手段】
【０００７】
本発明のＤクラスアンプの１つは、ハイサイドとローサイドの第１の一対のスイッチング素子と、第１の一対のスイッチング素子の各々に並列接続した第１の一対のダイオードと、ハイサイドとローサイドの第２の一対のスイッチング素子と、第２の一対のスイッチング素子の各々に並列接続した第２の一対のダイオードと、入力信号の振幅の正負に応じて第１の一対のスイッチング素子を交互にオン・オフ駆動する第１の駆動手段と、入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子を交互にオン・オフ駆動する第２の駆動手段と、第１、第２の一対のスイッチング素子の両端に接続された片電源と、第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に接続されたＬＣ回路とを備え、ＬＣ回路のコンデンサの一端をグランドと接続し、ＬＣ回路のコンデンサと並列に負荷を接続するようにしたこと、を特徴としている。
本発明のＤクラスアンプの他の１つは、第１のＤクラスアンプ回路と第２のＤクラスアンプ回路を有し、第１のＤクラスアンプ回路は、ハイサイドとローサイドの第１の一対のスイッチング素子と、第１の一対のスイッチング素子の各々に並列接続した第１の一対のダイオードと、ハイサイドとローサイドの第２の一対のスイッチング素子と、第２の一対のスイッチング素子の各々に並列接続した第２の一対のダイオードと、入力信号の振幅の正負に応じて第１の一対のスイッチング素子を交互にオン・オフ駆動する第１の駆動手段と、入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子を交互にオン・オフ駆動する第２の駆動手段と、第１、第２の一対のスイッチング素子の両端に接続された第１の片電源と、第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に接続された第１のＬＣ回路とを備え、第２のＤクラスアンプ回路は、ハイサイドとローサイドの第１の一対のスイッチング素子と、第１の一対のスイッチング素子の各々に並列接続した第１の一対のダイオードと、ハイサイドとローサイドの第２の一対のスイッチング素子と、第２の一対のスイッチング素子の各々に並列接続した第２の一対のダイオードと、入力信号の振幅の正負に応じて第１の一対のスイッチング素子を交互にオン・オフ駆動する第１の駆動手段と、入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子を交互にオン・オフ駆動する第２の駆動手段と、第１、第２の一対のスイッチング素子の両端に接続された第２の片電源と、第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に接続された第２のＬＣ回路とを備え、第１のＬＣ回路のコンデンサの一端と第２のＬＣ回路のコンデンサの一端をグランドと接続し、第１のＬＣ回路と第２のＬＣ回路の間に負荷を接続するようにし、第１のＤクラスアンプ回路の第１の駆動手段が第１の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路の第１の駆動手段は第１の一対のスイッチング素子のローサイドをオン（オフ）し、第１のＤクラスアンプ回路の第２の駆動手段が第２の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路の第２の駆動手段は第２の一対のスイッチング素子のローサイドをオン（オフ）するようにしたこと、を特徴としている。
本発明のＤクラスアンプのスイッチング駆動方法の１つは、ハイサイドとローサイドの第１の一対のスイッチング素子の各々に第１の一対のダイオードを並列接続し、ハイサイドとローサイドの第２の一対のスイッチング素子の各々に第２の一対のダイオードを並列接続し、第１、第２の一対のスイッチング素子の両端に片電源を接続し、第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間にＬＣ回路を接続し、ＬＣ回路のコンデンサの一端をグランドと接続するとともにＬＣ回路のコンデンサと並列に負荷を接続し、入力信号の正負に応じて第１の一対のスイッチング素子を交互にオン・オフ駆動し、入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子を交互にオン・オフ駆動するようにしたこと、を特徴としている。
本発明のＤクラスアンプのスイッチング駆動方法の他の１つは、第１のＤクラスアンプ回路のハイサイドとローサイドの第１の一対のスイッチング素子の各々に第１の一対のダイオードを並列接続し、ハイサイドとローサイドの第２の一対のスイッチング素子の各々に第２の一対のダイオードを並列接続し、第１、第２の一対のスイッチング素子の両端に第１の片電源を接続し、第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に第１のＬＣ回路を接続し、第２のＤクラスアンプ回路のハイサイドとローサイドの第１の一対のスイッチング素子の各々に第１の一対のダイオードを並列接続し、ハイサイドとローサイドの第２の一対のスイッチング素子の各々に第２の一対のダイオードを並列接続し、第１、第２の一対のスイッチング素子の両端に第２の片電源を接続し、第１の一対のスイッチング素子の間の第１の接続点と、第２の一対のスイッチング素子の間の第２の接続点との間に第２のＬＣ回路を接続し、第１のＬＣ回路のコンデンサの一端と第２のＬＣ回路のコンデンサの一端をグランドと接続するとともに、第１のＬＣ回路と第２のＬＣ回路の間に負荷を接続し、入力信号の正負に応じて第１、第２のＤクラスアンプ回路の第１の一対のスイッチング素子を交互にオン・オフ駆動するとともに、入力信号をＰＷＭ変調したパルスに基づき第１、第２のＤクラスアンプ回路の第２の一対のスイッチング素子を交互にオン・オフ駆動するようにし、この際、第１のＤクラスアンプ回路の第１の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路の第１の一対のスイッチング素子のローサイドをオン（オフ）し、第１のＤクラスアンプ回路の第２の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路の第２の一対のスイッチング素子のローサイドをオン（オフ）するようにしたこと、を特徴としている。
【発明の効果】
【０００８】
請求項１、３の発明によれば、スイッチンク素子をフルブリッジ接続したので、片電源により両電源並の大きな出力電力を取ることができる。また、回生電流が電源を流れないので、パンピング現象が発生しにくく、出力電圧がグランドを中心に変化するので直流バイアスが発生しない。
請求項２、４の発明によれば、シングルエンドの第１、第２のＤクラスアンプ回路をブリッジ接続したことで、片電源の４倍の出力電圧を得ることができ、より大きな出力電力を取ることができる。また、回生電流が電源を流れないので、パンピング現象が発生しにくく、出力電圧がグランドを中心に変化するので直流バイアスが発生しない。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の最良の形態を実施例に基づき説明する。
【実施例１】
【００１０】
次に図３を参照して本発明の第１実施例を説明する。図３は本発明に係るオーディオ用Ｄクラスアンプの構成を示す回路図である。
図３において、１と２は直列接続されたハイサイドとローサイドの第１の一対のスイッチング素子、３と４は直列接続されたハイサイドとローサイドの第２の一対のスイッチング素子、Ｄ１とＤ２は各々スイッチング素子１と２に並列接続されたフライホイールダイオード、Ｄ３とＤ４は各々スイッチング素子３と４に並列接続されたフライホイールダイオード、２１は＋Ｂの片電源であり、フローティング状態で第１、第２の一対のスイッチング素子１と２、３と４の両端に接続されている。１０はコイルＬＦとコンデンサＣＦから成る低域通過用のＬＣ回路であり、コンデンサＣＦの一端がグランドと接続されてシングルエンドを構成している。ＲＬはＬＣ回路１０の出力側でコンデンサＣＦと並列接続された負荷（スピーカ）である。
【００１１】
３０は入力信号の瞬時値の正負に応じて第１の一対のスイッチング素子１、２を交互にオン・オフ駆動する第１の駆動回路であり、図４に具体的な回路構成を示す。図４において、第１の駆動回路３０の内、３１は入力信号をグランド電位と比較するコンパレータであり、入力信号の瞬時値が正の期間ローレベル、負の期間ハイレベルとなる第１パルスを出力する。第１パルスは遅延回路３２とＡＮＤ回路３３の一方の入力端子に入力され、遅延回路３２の出力がＡＮＤ回路３３の他方の入力端子に入力されている。ＡＮＤ回路３３からはデッドタイム付の第１スイッチングパルスＳＰ１がドライバ３４を介してスイッチング素子１に出力される。第１スイッチングパルスＳＰ１は入力信号の瞬時値が負の間ハイとなり（但し、ハイ期間はデッドタイム分だけ短い）、スイッチング素子１をオンし、正の間ローとなり、スイッチング素子１をオフする。
３５はコンパレータ３１の出力を反転する反転回路であり、入力信号の瞬時値が正の期間ハイレベル、負の期間ローレベルとなる第２パルスを出力する。第２パルスは遅延回路３６とＡＮＤ回路３７の一方の入力端子に入力され、遅延回路３６の出力がＡＮＤ回路３７の他方の入力端子に入力されている。ＡＮＤ回路３７からはデッドタイム付の第２スイッチングパルスＳＰ２がドライバ３８を介してスイッチング素子２に出力される。第２スイッチングパルスＳＰ２は入力信号の瞬時値が正の期間ハイとなり（但し、ハイ期間はデッドタイム分だけ短い）、スイッチング素子２をオンし、負の間ローとなり、スイッチング素子２をオンする（図６参照）。
【００１２】
４０は入力信号をＰＷＭ変調したパルスに基づき第２の一対のスイッチング素子３、４を交互にオン・オフする第２の駆動回路であり、図５に具体的な回路構成を示す。図５において、第２の駆動回路４０の内、４１は高周波の三角波を発生する三角波発生器、４２は入力信号と三角波を比較し、入力信号の瞬時値が三角波の瞬時値より大きい期間ハイレベル、入力信号の瞬時値が三角波の瞬時値より小さい期間ローレベルとなる第３パルスを出力するコンパレータ、４３は入力信号の極性を反転する反転回路、４４は極性反転された入力信号と三角波を比較し、反転後の入力信号の瞬時値が三角波の瞬時値より大きい期間ハイレベル、入力信号の瞬時値が三角波の瞬時値より小さい期間ローレベルとなる第４パルスを出力するコンパレータ、４５は第３パルスと第４パルスの排他的論理和をとるＸＯＲ回路、４６は第３パルスと第４パルスの排他的否定和をとるＸＮＯＲ回路、４７は第１の駆動回路３０のコンパレータ３１の出力に基づき入力信号の瞬時値が正の間、ＸＯＲ回路４５の出力を選択出力し、負の間、ＸＮＯＲ回路４６の出力を選択出力するスイッチ回路であり、スイッチ回路４７から第５パルスが出力される。第５パルスは遅延回路４８とＡＮＤ回路４９の一方の入力端子に入力され、遅延回路４８の出力がＡＮＤ回路４９の他方の入力端子に入力されている。ＡＮＤ回路４９からはデッドタイム付の第３スイッチングパルスＳＰ３がドライバ５０を介してスイッチング素子３に出力される。第３スイッチングパルスＳＰ３は入力信号の瞬時値が三角波の瞬時値より大きい期間と、極性反転した入力信号の瞬時値が三角波の瞬時値より大きい期間にハイとなり（但し、ハイ期間はデッドタイム分だけ短い）、スイッチング素子３をオンし、他の期間ローとなり、スイッチング素子３をオフする。
【００１３】
５１はスイッチ回路４７の出力を反転する反転回路であり、第６パルスを出力する。第６パルスは遅延回路５２とＡＮＤ回路５３の一方の入力端子に入力され、遅延回路５２の出力がＡＮＤ回路５３の他方の入力端子に入力されている。ＡＮＤ回路５３からはデッドタイム付の第４スイッチングパルスＳＰ４がドライバ５４を介してスイッチング素子４に出力される。第４スイッチングパルスＳＰ４は入力信号の瞬時値が三角波の瞬時値より小さい期間と、極性反転した入力信号の瞬時値が三角波の瞬時値より小さい期間にハイとなり（但し、ハイ期間はデッドタイム分だけ短い）、スイッチング素子４をオンし、他の期間ローとなり、スイッチング素子４をオフする（図７参照）。
【００１４】
図６は第１の駆動回路３０の動作を示す線図、図７は入力信号が正の期間の第２の駆動回路４０の動作を示す線図、図８、図９は入力信号が正の期間の回生電流の経路を示す説明図、図１０は入力信号が負の期間の第２の駆動回路４０の動作を示す線図、図１１、図１２は入力信号が負の期間の回生電流の経路を示す説明図であり、以下、これらの図を参照して上記した実施例の動作を説明する。
（１）入力信号の瞬時値が正の期間（図３、図６〜図９参照）
入力信号の瞬時値が正の期間は第１スイッチングパルスＳＰ１がロー、第２スイッチングパルスＳＰ２がハイとなっている（但し、第２スイッチングパルスＳＰ２のハイ期間はデッドタイム分だけ短い）。このため、第１の一対のスイッチング素子の内、スイッチング素子１がオフを維持し、２がオンを維持する。一方、第３スイッチングパルスＳＰ３は入力信号の瞬時値に比例するＰＷＭ変調をされてハイとローを繰り返し（但し、ハイ期間はデッドタイム分だけ短い）、ハイの間、第２の一対のスイッチング素子の内、スイッチング素子３をオンし、ローの間オフする。第４スイッチングパルスＳＰ４は第３スイッチングパルスＳＰ３がハイの間ローとなり、ローの間ハイとなり（但し、ハイ期間はデッドタイム分だけ短い）、ハイの間、第２の一対のスイッチング素子の内、スイッチング素子４をオンし、ローの間オフする。これにより、第２の一対のスイッチング素子３、４は交互にオンオフを繰り返す（図３のスイッチング素子１、２の実線の状態、図８、図９参照）。
【００１５】
時系列的に見ると、例えば図７の時点ｔ１でスイッチング素子３がオン、スイッチング素子４がオフとなり（図３のスイッチング素子３、４の実線の状態参照）、時点ｔ２でスイッチング素子３、４ともにオフとなり（デッドタイム。図８参照）、時点ｔ３でスイッチング素子３がオフ、４がオンとなり（図９参照）、時点ｔ４でスイッチング素子３、４がともにオフとなり（デッドタイム。図８参照）、時点ｔ５で再びスイッチング素子３がオン、４がオフとなり（図３のスイッチング素子３、４の実線の状態参照）、以下、同様の動作を繰り返す。
ｔ１−ｔ２の期間は、第１の一対のスイッチング素子１、２の接続点Ｐ１の電位Ｖ０がグランドとなり、第２の一対のスイッチング素子３、４の接続点Ｐ２の電位Ｖ１が＋Ｂとなり、この＋Ｂがスイッチング素子３、ＬＣ回路１０を介して負荷ＲＬのグランド側とは反端側に印加される。ｔ２−ｔ５の期間は、スイッチング素子３がオフしているので、片電源２１はフローティング状態となる。一方、ｔ１−ｔ２の期間にコイルＬＦを電流が接続点Ｐ２からコンデンサＣＦの方向に流れていたとすると（図３の符号Ｉ参照）、ｔ２でスイッチング素子３がオフしたあともコイルＬＦには同じ方向に電流が流れ続けようとするが、この回生電流はｔ２−ｔ３の期間とｔ４−ｔ５の期間では負荷ＲＬ、スイッチング素子２、フライホイールダイオードＤ４、コイルＬＦの経路で流れ（図８参照）、ｔ３−ｔ４の期間では負荷ＲＬ、スイッチング素子２、スイッチング素子４とフライホイールダイオードＤ４、コイルＬＦの経路で流れる（図９参照）。従って、回生電流は片電源２１に流れ込むことはない。
【００１６】
（１）入力信号の瞬時値が負の期間（図３、図６、図１０、図１１、図１２参照）
入力信号の瞬時値が負の期間は第１スイッチングパルスＳＰ１がハイ、第２スイッチングパルスＳＰ２がローとなっている（但し、第１スイッチングパルスＳＰ１のハイ期間はデッドタイム分だけ短い）。このため、第１の一対のスイッチング素子の内、スイッチング素子１がオンを維持し、２がオフを維持する。一方、第３スイッチングパルスＳＰ３は入力信号の瞬時値に比例するＰＷＭ変調をされてハイとローを繰り返し（但し、ハイ期間はデッドタイム分だけ短い）、ハイの間、第２の一対のスイッチング素子の内、スイッチング素子３をオンし、ローの間オフする。第４スイッチングパルスＳＰ４は第３スイッチングパルスＳＰ３がハイの間ローとなり、ローの間ハイとなり（但し、ハイ期間はデッドタイム分だけ短い）、ハイの間、第２の一対のスイッチング素子の内、スイッチング素子４をオンし、ローの間オフする。これにより、第２の一対のスイッチング素子３、４は交互にオンオフを繰り返す（図３のスイッチング素子１、２の破線の状態、図１１、図１２参照）。
【００１７】
時系列的に見ると、例えば図１０の時点ｔ１’でスイッチング素子３がオフ、スイッチング素子４がオンとなり（図３のスイッチング素子３、４の破線の状態）、時点ｔ２’でスイッチング素子３、４ともにオフとなり（デッドタイム。図１１参照）、時点ｔ３’でスイッチング素子３がオン、４がオフとなり（図１２参照）、時点ｔ４’でスイッチング素子３、４がともにオフとなり（デッドタイム。図１１参照）、時点ｔ５’で再びスイッチング素子３がオフ、４がオンとなり（図３のスイッチング素子３、４の破線の状態）、以下、同様の動作を繰り返す。
ｔ１’−ｔ２’の期間は、第１の一対のスイッチング素子１、２の接続点Ｐ１の電位Ｖ０がグランドとなり、第２の一対のスイッチング素子３、４の接続点Ｐ２の電位Ｖ１が−Ｂとなり、この−Ｂがスイッチング素子３、ＬＣ回路１０を介して負荷ＲＬのグランド側とは反端側に印加される。ｔ２’−ｔ５’の期間は、スイッチング素子４がオフしているので、片電源２１はフローティング状態となる。一方、ｔ１’−ｔ２’の期間にコイルＬＦを電流がコンデンサＣＦの側から接続点Ｐ２の方向に流れていたとすると（図３の符号Ｉ’参照）、ｔ２’でスイッチング素子４がオフしたあともコイルＬＦには同じ方向に電流が流れ続けようとするが、この回生電流はｔ２’−ｔ３’の期間とｔ４’−ｔ５’の期間ではＰ２、フライホイールダイオードＤ３、スイッチング素子１、負荷ＲＬの経路で流れ（図１１参照）、ｔ３’−ｔ４’の期間ではスイッチング素子３とフライホイールダイオードＤ３、スイッチング素子１、負荷ＲＬの経路で流れる（図１２参照）。従って、入力信号が負の期間も回生電流が片電源２１に流れ込むことはない。
【００１８】
この実施例によれば、負荷ＲＬのグランドとは反対側にグランドを中心としてほぼ±Ｂに変化する電圧が印加されるので、出力電力が両電源並に大きくなるとともに、直流バイアスが生じない。また、回生電流が片電源２１に流れ込まないので、パンピング現象が起きない。
【００１９】
次に図１３を参照して本発明の第２実施例を説明する。図１３は本発明に係るオーディオ用Ｄクラスアンプの構成を示す回路図である。
図１３では、図３のＤクラスアンプと全く同様に構成された２組の第１、第２のＤクラスアンプ回路７０、８０を備え、第１のＤクラスアンプ回路７０の第１のＬＣ回路１０ＡのコンデンサＣＦの一端と第２のＤクラスアンプ回路８０の第２のＬＣ回路１０ＢのコンデンサＣＦの一端をグランドと接続し、第１のＤクラスアンプ回路７０の第１のＬＣ回路１０Ａと第２のＤクラスアンプ回路８０の第２のＬＣ回路１０Ｂの間に負荷ＲＬを接続してある。
また、第１のＤクラスアンプ回路７０の第１の駆動回路３０が第１の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路８０の第１の駆動回路３０は第１の一対のスイッチング素子のローサイドをオン（オフ）し、第１のＤクラスアンプ回路７０の第２の駆動回路４０が第２の一対のスイッチング素子のハイサイドをオン（オフ）するとき、第２のＤクラスアンプ回路８０の第２の駆動回路４０は第２の一対のスイッチング素子のローサイドをオン（オフ）するようにしてある。即ち、第１のＤクラスアンプ回路７０では第１の駆動回路３０のスイッチングパルスＳＰ１とＳＰ２はスイッチング素子１と２に印加されているが、第２のＤクラスアンプ回路８０では第１の駆動回路３０のスイッチングパルスＳＰ１とＳＰ２はスイッチング素子２と１に印加されている。第１のＤクラスアンプ回路７０では第２の駆動回路４０のスイッチングパルスＳＰ３とＳＰ４はスイッチング素子３と４に印加されているが、第２のＤクラスアンプ回路８０では第２の駆動回路４０のスイッチングパルスＳＰ３とＳＰ４はスイッチング素子４と３に印加されている。
【００２０】
図１３のＤクラスアンプにおいて、入力信号が正の期間は、第１のＤクラスアンプ回路７０のスイッチング素子１がオフ、２がオンを継続し、第２のＤクラスアンプ回路８０のスイッチング素子１がオン、２がオフを継続する。そして、入力信号の瞬時値に応じてＰＷＭ変調されたスイッチングパルスＳＰ３、ＳＰ４により、第１のＤクラスアンプ回路７０の第２の一対のスイッチング素子３と４が交互にオン・オフし、これに同期して、第２のＤクラスアンプ回路８０の第２の一対のスイッチング素子３、４が交互にオン・オフする（但し、第１のＤクラスアンプ回路７０と第２のＤクラスアンプ回路８０とではオン・オフするサイドが逆）。或る時点で、第１のＤクラスアンプ回路７０のスイッチング素子３がオン、４がオフ、第２のＤクラスアンプ回路８０のスイッチング素子３がオフ、４がオンとなっているとき（図１３参照）、第１のＤクラスアンプ回路７０の接続点Ｐ２の電位Ｖ２が＋Ｂ、第２のＤクラスアンプ回路８０の接続点Ｐ２の電位Ｖ２が−Ｂとなるので、負荷ＲＬには第２のＤクラスアンプ回路８０の側から見て第１のＤクラスアンプ回路７０の側にほぼ＋２Ｂが印加される。
【００２１】
このとき、第１のＤクラスアンプ回路７０の第１のＬＣ回路１０ＡのコイルＬＦに第１のＤクラスアンプ回路７０から負荷ＲＬの方向へ電流が流れており、第２のＤクラスアンプ回路８０の第２のＬＣ回路１０ＢのコイルＬＦに負荷ＲＬから第２のＤクラスアンプ回路８０の方向へ電流が流れていたとすると（図１３のＩ参照。電流経路は第１のＤクラスアンプ回路７０の第１の片電源２１Ａ、スイッチング素子３、接続点Ｐ２、第１のＬＣ回路１０Ａ、負荷ＲＬ、第２のＤクラスアンプ回路８０の第２のＬＣ回路１０Ｂ、接続点Ｐ２、スイッチング素子４、第２の片電源２１Ｂ、スイッチング素子１、接続点Ｐ１、グランド、第１のＤクラスアンプ回路７０の接続点Ｐ１、スイッチング素子２、第１の片電源２１Ａ）、その後、デッドタイムに入り第１のＤクラスアンプ回路７０と第２のＤクラスアンプ回路８０の第２のスイッチング素子３、４がともにオフとなったとき、回生電流は図１４の如く、第２のＤクラスアンプ回路８０のＤ３、スイッチング素子１、接続点Ｐ１、グランド、第１のＤクラスアンプ回路７０の接続点Ｐ１、スイッチング素子２、Ｄ４の経路で流れ、第１、第２の片電源２１Ａ、２１Ｂには流れない。
次に、デッドタイムが終わり第１のＤクラスアンプ回路７０のスイッチング素子３がオフ、４がオン、第２のＤクラスアンプ回路８０のスイッチング素子３がオン、４がオフとなったとき、回生電流は図１５の如く、第２のＤクラスアンプ回路８０のスイッチング素子３とＤ３、スイッチング素子１、接続点Ｐ１、グランド、第１のＤクラスアンプ回路７０の接続点Ｐ１、スイッチング素子２、スイッチング素子４とＤ４、接続点Ｐ２の経路で流れ、やはり第１、第２の片電源２１Ａ、２１Ｂには流れない。
【００２２】
これと異なり図１３のＤクラスアンプにおいて、入力信号が負の期間は、第１のＤクラスアンプ回路７０のスイッチング素子１がオン、２がオフを継続し、第２のＤクラスアンプ回路８０のスイッチング素子１がオフ、２がオンを継続する。そして、入力信号の瞬時値に応じてＰＷＭ変調されたスイッチングパルスＳＰ３、ＳＰ４により、第１のＤクラスアンプ回路７０の第２の一対のスイッチング素子３と４が交互にオン・オフし、これに同期して、第２のＤクラスアンプ回路８０の第２の一対のスイッチング素子３、４が交互にオン・オフする（但し、第１のＤクラスアンプ回路７０と第２のＤクラスアンプ回路８０とではオン・オフするサイドが逆）。或る時点で、第１のＤクラスアンプ回路７０のスイッチング素子３がオフ、４がオン、第２のＤクラスアンプ回路８０のスイッチング素子３がオン、４がオフとなっているとき、第１のＤクラスアンプ回路７０の接続点Ｐ２の電位Ｖ２が−Ｂ、第２のＤクラスアンプ回路８０の接続点Ｐ２の電位Ｖ２が＋Ｂとなるので、負荷ＲＬには第２のＤクラスアンプ回路８０の側から見て第１のＤクラスアンプ回路７０の側にほぼ−２Ｂが印加される。
【００２３】
このとき、第１のＤクラスアンプ回路７０の第１のＬＣ回路１０ＡのコイルＬＦに負荷ＲＬから第１のＤクラスアンプ回路７０の方向へ電流が流れており、第２のＤクラスアンプ回路８０の第２のＬＣ回路１０ＢのコイルＬＦに第２のＤクラスアンプ回路８０から負荷ＲＬの方向へ電流が流れていたとすると（図１６のＩ’参照）、電流経路は第２のＤクラスアンプ回路８０の第２の片電源２１Ｂ、スイッチング素子３、接続点Ｐ２、第２のＬＣ回路１０Ｂ、負荷ＲＬ、第１のＤクラスアンプ回路７０の第１のＬＣ回路１０Ａ、接続点Ｐ２、スイッチング素子４、第１の片電源２１Ａ、スイッチング素子１、接続点Ｐ１、グランド、第２のＤクラスアンプ回路８０の接続点Ｐ１、スイッチング素子２、第２の片電源２１Ｂ）、その後、デッドタイムに入り第１のＤクラスアンプ回路７０と第２のＤクラスアンプ回路８０の第２のスイッチング素子３、４がともにオフとなったとき、回生電流は図１７の如く、第１のＤクラスアンプ回路７０のＤ３、スイッチング素子１、接続点Ｐ１、グランド、第２のＤクラスアンプ回路８０の接続点Ｐ１、スイッチング素子２、Ｄ４の経路で流れ、第１、第２の片電源２１Ａ、２１Ｂには流れない。
次に、デッドタイムが終わり第１のＤクラスアンプ回路７０のスイッチング素子３がオン、４がオフ、第２のＤクラスアンプ回路８０のスイッチング素子３がオフ、４がオンとなったとき、回生電流は図１８の如く、第１のＤクラスアンプ回路７０のスイッチング素子３とＤ３、スイッチング素子１、接続点Ｐ１、グランド、第２のＤクラスアンプ回路８０の接続点Ｐ１、スイッチング素子２、スイッチング素子４とＤ４、接続点Ｐ２の経路で流れ、やはり第１、第２の片電源２１Ａ、２１Ｂには流れない。
【００２４】
図１３の実施例によれば、負荷ＲＬの一端側から見て他端側には±２Ｂに変化する電圧が印加されるので、出力電力を非常に大きくすることができる。また、回生電流が第１、第２の片電源２１Ａ、２１Ｂに流れ込まないので、パンピング現象が起きない。
【産業上の利用可能性】
【００２５】
本発明は、オーディオ用、その他の用途の片電源を用いたＤクラスアンプに適用できる。
【図面の簡単な説明】
【００２６】
【図１】従来のオーディオ用Ｄクラスアンプの一例を示す回路図である。
【図２】従来のオーディオ用Ｄクラスアンプの他の例を示す回路図である。
【図３】本発明の第１実施例に係るオーディオ用Ｄクラスアンプの回路図である（実施例１）。
【図４】図３中の第１の駆動回路の回路図である。
【図５】図３中の第２の駆動回路の回路図である。
【図６】第１の駆動回路の動作を説明する線図である。
【図７】入力信号が正の場合の第２の駆動回路の動作を説明する線図である。
【図８】入力信号が正の場合の回生電流の経路を示す説明図である。
【図９】入力信号が正の場合の回生電流の経路を示す説明図である。
【図１０】入力信号が負の場合の第２の駆動回路の動作を説明する線図である。
【図１１】入力信号が負の場合の回生電流の経路を示す説明図である。
【図１２】入力信号が負の場合の回生電流の経路を示す説明図である。
【図１３】本発明の第２実施例に係るオーディオ用Ｄクラスアンプの回路図である（実施例２）。
【図１４】図１３のオーディオ用Ｄクラスアンプの動作説明図である。
【図１５】図１３のオーディオ用Ｄクラスアンプの動作説明図である。
【図１６】図１３のオーディオ用Ｄクラスアンプの動作説明図である。
【図１７】図１３のオーディオ用Ｄクラスアンプの動作説明図である。
【図１８】図１３のオーディオ用Ｄクラスアンプの動作説明図である。
【符号の説明】
【００２７】
１、２、３、４  スイッチング素子
１０  ＬＣ回路
１０Ａ  第１のＬＣ回路
１０Ｂ  第２のＬＣ回路
２１  片電源
２１Ａ  第１の片電源
２１Ｂ  第２の片電源
３０  第１の駆動回路
４０  第２の駆動回路
７０  第１のＤクラスアンプ回路
８０  第２のＤクラスアンプ回路
ＲＬ  負荷
ＬＦ  コイル
【図１】
0005131002.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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