(57)【特許請求の範囲】
【請求項１】
縦続接続された第１〜第Ｎのステージと、前記第１〜第Ｎのステージからの出力デジタ
ル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイ
プライン型Ａ／Ｄ変換器であって、
前記第１〜第Ｎのステージのうちの第Ｍ（１≦Ｍ＜Ｎ）のステージと第Ｍ＋１のステー
ジとは時分割で使用する全差動型の演算増幅器を共有するとともに、前記演算増幅器はリ
セット回路を含み、
前記第Ｍのステージは、
正の入力信号および負の入力信号についてそれぞれ量子化してデジタル信号にそれぞれ
変換するとともに、当該の各デジタル信号を第１および第２のアナログ信号にそれぞれ変
換して出力する第１の変換器と、
第１のサンプルホールド回路を含み、前記第１のサンプルホールド回路のホールド動作
時に、前記演算増幅器を使用して、前記正の入力信号と前記第１のアナログ信号との差分
増幅を行うとともに、前記負の入力信号と前記第２のアナログ信号との差分増幅を行う第
１の差分増幅回路と、を備え、
かつ、前記第Ｍ＋１のステージは、
前記演算増幅器からの正の出力信号および負の出力信号についてそれぞれ量子化してデ
ジタル信号にそれぞれ変換するとともに、当該の各デジタル信号を第３および第４のアナ
ログ信号にそれぞれ変換して出力する第２の変換器と、
第２のサンプルホールド回路を含み、前記第２のサンプルホールド回路のホールド動作
時に、前記演算増幅器を使用して、前記正の出力信号と前記第３のアナログ信号との差分
増幅を行うとともに、前記負の出力信号と前記第４のアナログ信号との差分増幅を行う第
２の差分増幅回路と、を備え、
前記第１の差分増幅回路は、自己の差分増幅回路に含まれる寄生容量に基づいて前記第
２の差分増幅回路が差分増幅する際に生ずる誤差を補正する補正回路を含むことを特徴と
するパイプライン型Ａ／Ｄ変換器。
【請求項２】
前記補正回路は、前記第１のサンプルホールド回路のサンプリング動作時であって前記
第２の差分増幅回路の前記演算増幅器の使用時において前記寄生容量によって発生する誤
差電圧を打ち消す補正用キャパシタを含むことを特徴とする請求項１に記載のパイプライ
ン型Ａ／Ｄ変換器。
【請求項３】
前記第１のサンプルホールド回路は、
前記演算増幅器の反転入力端子と第１のスイッチを介して接続される第３のサンプルホ
ールド回路と、
前記演算増幅器の非反転入力端子と第２のスイッチを介して接続される第４のサンプル
ホールド回路と、を備え、
前記寄生容量は、前記第１のスイッチに並列に形成される第１の寄生容量と前記第２の
スイッチに並列に形成される第２の寄生容量とであり、
前記補正回路は、
前記第２のスイッチの前記第４のサンプルホールド回路側の端子と前記第１のスイッチ
の前記演算増幅器の反転入力端子側の端子との間に接続される第１の補正用キャパシタと
、
前記第１のスイッチの前記第３のサンプルホールド回路側の端子と前記第２のスイッチ
の前記演算増幅器の非反転入力端子との間に接続される第２の補正用キャパシタと、を備
えることを特徴とする請求項１または請求項２に記載のパイプライン型Ａ／Ｄ変換器。
【請求項４】
縦続接続された第１〜第Ｎのステージと、前記第１〜第Ｎのステージからの出力デジタ
ル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイ
プライン型Ａ／Ｄ変換器であって、
前記第１〜第Ｎのステージのうちの第Ｍ（１≦Ｍ＜Ｎ）のステージと第Ｍ＋１のステー
ジとは時分割で使用する全差動型の演算増幅器を共有するとともに、前記演算増幅器はリ
セット回路を含み、
前記第Ｍのステージは、
正の入力信号および負の入力信号についてそれぞれ量子化してデジタル信号にそれぞれ
変換するとともに、当該の各デジタル信号を第１および第２のアナログ信号にそれぞれ変
換して出力する第１の変換器と、
第１のサンプルホールド回路を含み、前記第１のサンプルホールド回路のホールド動作
時に、前記演算増幅器を使用して、前記正の入力信号と前記第１のアナログ信号との差分
増幅を行うとともに、前記負の入力信号と前記第２のアナログ信号との差分増幅を行う第
１の差分増幅回路と、を備え、
かつ、前記第Ｍ＋１のステージは、
前記演算増幅器からの正の出力信号および負の出力信号についてそれぞれ量子化してデ
ジタル信号にそれぞれ変換するとともに、当該の各デジタル信号を第３および第４のアナ
ログ信号にそれぞれ変換して出力する第２の変換器と、
第２のサンプルホールド回路を含み、前記第２のサンプルホールド回路のホールド動作
時に、前記演算増幅器を使用して、前記正の出力信号と前記第３のアナログ信号との差分
増幅を行うとともに、前記負の出力信号と前記第４のアナログ信号との差分増幅を行う第
２の差分増幅回路と、を備え、
前記第１の差分増幅回路は、自己の差分増幅回路に含まれる寄生容量に基づいて前記第
１のサンプルホールド回路が動作する際に生ずる誤差を補正する補正回路を含むことを特
徴とするパイプライン型Ａ／Ｄ変換器。
【請求項５】
前記補正回路は、前記第１のサンプルホールド回路の動作時に前記寄生容量によって発
生する誤差電圧を打ち消す補正用キャパシタを含むことを特徴とする請求項４に記載のパ
イプライン型Ａ／Ｄ変換器。
【請求項６】
前記第１のサンプルホールド回路は、
前記演算増幅器の反転入力端子と第１のスイッチを介して接続される第３のサンプルホ
ールド回路と、
前記演算増幅器の非反転入力端子と第２のスイッチを介して接続される第４のサンプル
ホールド回路と、を備え、
前記第２のサンプルホールド回路は、
前記演算増幅器の反転入力端子と第３のスイッチを介して接続される第５のサンプルホ
ールド回路と、
前記演算増幅器の非反転入力端子と第４のスイッチを介して接続される第６のサンプル
ホールド回路と、を備え、
前記寄生容量は、
前記第３のサンプルホールド回路に含まれる第１のキャパシタの入力端と前記第５のサ
ンプルホールド回路の出力端との間に形成される第１の寄生容量と、
前記第４のサンプルホールド回路に含まれる第２のキャパシタの入力端と前記第６のサ
ンプルホールド回路の出力端との間に形成される第２の寄生容量とであり、
前記補正回路は、
前記第１のキャパシタの入力端と前記第６のサンプルホールド回路の出力端との間に接
続される第１の補正用キャパシタと、
前記第２のキャパシタの入力端と前記第５のサンプルホールド回路の出力端との間に接
続される第２の補正用キャパシタと、
を備えることを特徴とする請求項４または請求項５に記載のパイプライン型Ａ／Ｄ変換
器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来、パイプライン型Ａ／Ｄ変換器としては、小ビットのＡ／Ｄ変換ステージ（ステー
ジ）を複数段縦列接続し、各ステージで得られたデジタル値を演算して最終デジタル値を
得るものが知られている（例えば特許文献１参照）。
各ステージは、入力アナログ信号をサブＡ／Ｄ変換器で量子化してデジタル信号に変換
し、このデジタル信号をサブＤ／Ａ変換器によりＤ／Ａ変換する。そして、入力アナログ
信号とサブＤ／Ａ変換器で得られたアナログ信号の減算処理を行い、得られた信号を演算
増幅器で増幅して、次のステージに出力する。
【０００３】
ところで、パイプライン型Ａ／Ｄ変換器は、例えばカラーの画像信号（Ｒ信号、Ｇ信号
、およびＢ信号）のＡ／Ｄ変換に使用される。この場合には、カラーセンサからのＲ信号
、Ｇ信号、およびＢ信号がマルチプレクサで切り換えられてパイプライン型Ａ／Ｄ変換器
に入力され、Ｒ信号、Ｇ信号、およびＢ信号はそれぞれＡ／Ｄ変換される。そして、この
Ａ／Ｄ変換されたデジタルデータに基づいて表示装置に画像表示される。
しかし、表示装置に画像表示された場合に、その表示画像上にゴーストが表れるという
場合があり、この解決が望まれる。
【特許文献１】特開２００５−２５２３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の目的は、カラー画像信号などをＡ／Ｄ変換して画像表示する場合に、
表示画像上に表れるゴーストなどの画像劣化を解決することができるパイプライン型Ａ／
Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成から
なる。
第１の発明は、縦続接続された第１〜第Ｎのステージと、前記第１〜第Ｎのステージか
らの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と
、を備えたパイプライン型Ａ／Ｄ変換器であって、前記第１〜第Ｎのステージのうちの第
Ｍ（１≦Ｍ＜Ｎ）のステージと第Ｍ＋１のステージとは時分割で使用する全差動型の演算
増幅器を共有するとともに、前記演算増幅器はリセット回路を含み、前記第Ｍのステージ
は、正の入力信号および負の入力信号についてそれぞれ量子化してデジタル信号にそれぞ
れ変換するとともに、当該の各デジタル信号を第１および第２のアナログ信号にそれぞれ
変換して出力する第１の変換器と、第１のサンプルホールド回路を含み、前記第１のサン
プルホールド回路のホールド動作時に、前記演算増幅器を使用して、前記正の入力信号と
前記第１のアナログ信号との差分増幅を行うとともに、前記負の入力信号と前記第２のア
ナログ信号との差分増幅を行う第１の差分増幅回路と、を備え、かつ、前記第Ｍ＋１のス
テージは、前記演算増幅器からの正の出力信号および負の出力信号についてそれぞれ量子
化してデジタル信号にそれぞれ変換するとともに、当該の各デジタル信号を第３および第
４のアナログ信号にそれぞれ変換して出力する第２の変換器と、第２のサンプルホールド
回路を含み、前記第２のサンプルホールド回路のホールド動作時に、前記演算増幅器を使
用して、前記正の出力信号と前記第３のアナログ信号との差分増幅を行うとともに、前記
負の出力信号と前記第４のアナログ信号との差分増幅を行う第２の差分増幅回路と、を備
え、前記第１の差分増幅回路は、自己の差分増幅回路に含まれる寄生容量に基づいて前記
第２の差分増幅回路が差分増幅する際に生ずる誤差を補正する補正回路を含む。
【０００６】
第２の発明は、第１の発明において、前記補正回路は、前記第１のサンプルホールド回
路のサンプリング動作時であって前記第２の差分増幅回路の前記演算増幅器の使用時にお
いて前記寄生容量によって発生する誤差電圧を打ち消す補正用キャパシタを含む。
第３の発明は、第１または第２の発明において、前記第１のサンプルホールド回路は、
前記演算増幅器の反転入力端子と第１のスイッチを介して接続される第３のサンプルホー
ルド回路と、前記演算増幅器の非反転入力端子と第２のスイッチを介して接続される第４
のサンプルホールド回路と、を備え、前記寄生容量は、前記第１のスイッチに並列に形成
される第１の寄生容量と前記第２のスイッチに並列に形成される第２の寄生容量とであり
、前記補正回路は、前記第２のスイッチの前記第４のサンプルホールド回路側の端子と前
記第１のスイッチの前記演算増幅器の反転入力端子側の端子との間に接続される第１の補
正用キャパシタと、前記第１のスイッチの前記第３のサンプルホールド回路側の端子と前
記第２のスイッチの前記演算増幅器の非反転入力端子との間に接続される第２の補正用キ
ャパシタと、を備える。
【０００７】
第４の発明は、縦続接続された第１〜第Ｎのステージと、前記第１〜第Ｎのステージか
らの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と
、を備えたパイプライン型Ａ／Ｄ変換器であって、前記第１〜第Ｎのステージのうちの第
Ｍ（１≦Ｍ＜Ｎ）のステージと第Ｍ＋１のステージとは時分割で使用する全差動型の演算
増幅器を共有するとともに、前記演算増幅器はリセット回路を含み、前記第Ｍのステージ
は、正の入力信号および負の入力信号についてそれぞれ量子化してデジタル信号にそれぞ
れ変換するとともに、当該の各デジタル信号を第１および第２のアナログ信号にそれぞれ
変換して出力する第１の変換器と、第１のサンプルホールド回路を含み、前記第１のサン
プルホールド回路のホールド動作時に、前記演算増幅器を使用して、前記正の入力信号と
前記第１のアナログ信号との差分増幅を行うとともに、前記負の入力信号と前記第２のア
ナログ信号との差分増幅を行う第１の差分増幅回路と、を備え、かつ、前記第Ｍ＋１のス
テージは、前記演算増幅器からの正の出力信号および負の出力信号についてそれぞれ量子
化してデジタル信号にそれぞれ変換するとともに、当該の各デジタル信号を第３および第
４のアナログ信号にそれぞれ変換して出力する第２の変換器と、第２のサンプルホールド
回路を含み、前記第２のサンプルホールド回路のホールド動作時に、前記演算増幅器を使
用して、前記正の出力信号と前記第３のアナログ信号との差分増幅を行うとともに、前記
負の出力信号と前記第４のアナログ信号との差分増幅を行う第２の差分増幅回路と、を備
え、前記第１の差分増幅回路は、自己の差分増幅回路に含まれる寄生容量に基づいて前記
第１のサンプルホールド回路が動作する際に生ずる誤差を補正する補正回路を含む。
【０００８】
第５の発明は、第４の発明において、前記補正回路は、前記第１のサンプルホールド回
路の動作時に前記寄生容量によって発生する誤差電圧を打ち消す補正用キャパシタを含む
。
第６の発明は、第４または第５の発明において、前記第１のサンプルホールド回路は、
前記演算増幅器の反転入力端子と第１のスイッチを介して接続される第３のサンプルホー
ルド回路と、前記演算増幅器の非反転入力端子と第２のスイッチを介して接続される第４
のサンプルホールド回路と、を備え、前記第２のサンプルホールド回路は、前記演算増幅
器の反転入力端子と第３のスイッチを介して接続される第５のサンプルホールド回路と、
前記演算増幅器の非反転入力端子と第４のスイッチを介して接続される第６のサンプルホ
ールド回路と、を備え、前記寄生容量は、前記第３のサンプルホールド回路に含まれる第
１のキャパシタの入力端と前記第５のサンプルホールド回路の出力端との間に形成される
第１の寄生容量と、前記第４のサンプルホールド回路に含まれる第２のキャパシタの入力
端と前記第６のサンプルホールド回路の出力端との間に形成される第２の寄生容量とであ
り、前記補正回路は、前記第１のキャパシタの入力端と前記第６のサンプルホールド回路
の出力端との間に接続される第１の補正用キャパシタと、前記第２のキャパシタの入力端
と前記第５のサンプルホールド回路の出力端との間に接続される第２の補正用キャパシタ
と、を備える。
【０００９】
このような構成の本発明によれば、例えばＡ／Ｄ変換の対象となる複数の入力信号をマ
ルチプレクサで選択的に入力し、それらそれぞれＡ／Ｄ変換して多チャネル化する場合に
、チャネル間の相互干渉（クロストーク）をなくして、高精度のＡ／Ｄ変換ができる。
また、本発明によれば、例えば単一のチャネルの場合にも、信号の変化に忠実に追従す
るＡ／Ｄ変換器を実現できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
図１は、本発明のパイプライン型Ａ／Ｄ変換器に係る第１実施形態の全体構成を示すブ
ロック図である。
この第１実施形態に係るパイプラインＡ／Ｄ変換器は、図１に示すように、縦続接続さ
れた複数段の第１〜第Ｎのステージ１−１、１−２、１−３、１−４・・・１−Ｎを備え
ている。また、第１〜第Ｎのステージ１−１〜１−Ｎからの出力デジタル信号ＤＱ１〜Ｄ
ＱＮが入力され、最終的なデジタル信号ＤＱを出力するデジタル補正回路（誤差補正回路
）２を備えている。
【００１１】
図１において、ステージ１−１〜１−（Ｎ−１）は、例えば０．５ビットの冗長を有す
る１．５ビットのデジタル信号ＤＱ１〜ＤＱＮ−１を出力する。また、最終のステージ１
−Ｎは、２ビットのデジタル信号ＤＱＮを出力する。デジタル補正回路２は、ステージ１
−１〜１−Ｎからの１．５ビット又は２ビットのデジタル信号ＤＱ１〜ＤＱＮの値を重み
付けして加算し、最終のデジタル信号ＤＱを出力する。
【００１２】
そして、この第１実施形態に係るパイプラインＡ／Ｄ変換器は、図１の第１のステージ
１−１（広義には第Ｍのステージ（１≦Ｍ＜Ｎ））および第２のステージ１−２（広義に
は第Ｍ＋１のステージ）を図２のように構成した。
すなわち、第１のステージ１−１は、図２に示すように、サブＡ／Ｄ変換器１２と、サ
ブＤ／Ａ変換器１４と、サンプルホールド回路１６と、減算器１８と、を備えている。
また、第２のステージ１−２は、図２に示すように、サブＡ／Ｄ変換器２２と、サブＤ
／Ａ変換器２４と、サンプルホールド回路２６と、減算器２８と、を備えている。
さらに、この第１実施形態では、図２に示すように、第１のステージ１−１と第２のス
テージ１−２で時分割で使用する演算増幅器３０を共用するようにし、共用のためにリセ
ット回路３１、３２およびスイッチＳＷ１５、ＳＷ２５を設けた。
【００１３】
図２の回路について、さらに具体的に説明する。
サブＡ／Ｄ変換器１２は、入力信号ＶＩＮをＡ／Ｄ変換し、１．５ビットのデジタル信
号を出力する。サブＤ／Ａ変換器１４は、サブＡ／Ｄ変換器１２の出力デジタル信号をア
ナログ信号に変換する。サンプルホールド回路１６は、入力アナログ信号ＶＩＮのサンプ
リングとホールドの動作を行う。減算器１８は、サンプルホールド回路１６からの出力ア
ナログ信号とサブＤ／Ａ変換器１４からの出力アナログ信号との減算処理を行う。
【００１４】
サブＡ／Ｄ変換器２２は、第１ステージが差分出力時の増幅器３０の出力ＶＩＮをＡ／
Ｄ変換し、１．５ビットのデジタル信号を出力する。サブＤ／Ａ変換器２４は、サブＡ／
Ｄ変換器２２の出力デジタル信号をアナログ信号に変換する。サンプルホールド回路２６
は、第１ステージが差分出力時の増幅器３０の出力ＶＩＮのサンプリングとホールドの動
作を行う。減算器２８は、サンプルホールド回路２６からの出力アナログ信号とサブＤ／
Ａ変換器２４からの出力アナログ信号との減算処理を行う。
【００１５】
そして、この第１実施形態では、図２に示すように、第１のステージ１−１と第２のス
テージ１−２とで、演算増幅器３０（残渣増幅器）が共用される。すなわち、サンプルホ
ールド回路１６（２６）でホールドしたアナログ信号からサブＤ／Ａ変換器１４（２４）
の出力アナログ信号を減算した信号を増幅する演算増幅器３０が、第１および第２のステ
ージ１−１、１−２で時分割に使用される。
具体的には、サンプルホールド回路１６（減算器１８）の出力端子と演算増幅器３０の
入力端子の間にはスイッチＳＷ１５が設けられる。また、サンプルホールド回路２６（減
算器２８）の出力端子と演算増幅器３０の入力端子の間にはスイッチＳＷ２５が設けられ
る。
【００１６】
そして、スイッチSW１５がオンかつスイッチSW２５がオフになると、演算増幅器３０は
、第１のステージ１−１によって使用され、減算処理後のアナログ信号を増幅（ゲインＧ
＝２）する。一方、スイッチSW２5がオンかつスイッチSW１５がオフになると、演算増幅
器３０は、第２のステージ１−２によって使用され、減算処理後のアナログ信号を増幅（
ゲインＧ＝２）する。
なお、第１実施形態では、全ての隣り合うステージ間において演算増幅器３０を共用す
る必要は必ずしもなく、一部の隣り合うステージ間のみで演算増幅器３０を共用するよう
にしてもよい。
【００１７】
ところで、第１実施形態は、演算増幅器３０が隣り合うステージ間で共用される。従っ
て、例えば第１のステージ１−１がサンプリング期間である場合にも、第２のステージ１
−２はホールド期間（演算期間）になるため、第２のステージ１−２のために演算増幅器
３０は動作する必要がある。また、第２のステージ１−２がサンプリング期間である場合
にも、第１のステージ１−１はホールド期間（演算期間）になるため、第１のステージ１
−１のために演算増幅器３０は動作する必要がある。
そこで、第１実施形態では、図２に示すようなリセット回路３１、３２が設けられ、所
定のタイミングで演算増幅器３０がリセット状態になる。
【００１８】
具体的には、例えば第１のステージ１−１がサンプリング期間からホールド期間に切り
替わり、第２のステージ１−２がホールド期間からサンプリング期間に切り替わるタイミ
ングや、第１のステージ１−１がホールド期間からサンプリング期間に切り替わり、第２
のステージ１−２がサンプリング期間からホールド期間に切り替わるタイミングにおいて
、リセット信号ＲＥＳがアクティブになる。これにより、演算増幅器３０の入力端子、出
力端子がアナロググランドＡＧの電圧レベル（０Ｖ）に設定されて、演算増幅器３０がリ
セットされる。
【００１９】
従って、過大入力が起因となって演算増幅器３０の出力がオーバフロー状態になっても
、演算増幅器３０による演算開始前（ホールド開始前）に、演算増幅器３０がリセット状
態になる。従って、入力が正常値に戻った後は、次段のステージ以降にオーバフロー状態
が伝搬しないようになるため、パイプラインＡ／Ｄ変換器の出力値も直ぐに正常値に復帰
する。この結果、大きな変換誤差が生じる期間を短くできる。
本発明に係る第１実施形態は、図２の演算増幅器３０を図３のように差動入力の全差動
型の演算増幅器７０で構成し、カラー画像のＲＧＢの各アナログ信号をマルチプレクサを
用いてそれぞれＡ／Ｄ変換して多チャネル化する場合に、ＲＧＢの各アナログ信号が精度
良くＡ／Ｄ変換されず、表示画像にゴーストが現れて画像が劣化する場合があるという点
に着目したものである。
【００２０】
そして、その原因が第１ステージ１−１のサンプルホールド回路１６−１、１６−２と
差動増幅器７０の入力端子との間に設けたスイッチＳＷ１５−１、ＳＷ２５−１に並列に
形成されあるいは存在する寄生容量ＣＰ１、ＣＰ１’であることを見出した。
そこで、図３の回路では、第１ステージ１−１のサンプリング動作時に寄生容量ＣＰ１
、ＣＰ１’に充電される電荷によって発生する誤差電圧を打ち消す補正回路８０を設け、
寄生容量ＣＰ１、ＣＰ１’に起因する第２ステージ１−２が演算増幅器７０を用いて差分
増幅する際に生ずる誤差を補正するようにした。
【００２１】
次に、図３の回路の概略的な構成について説明する。
図３の回路では、図２の演算増幅器３０を差動入力の全差動型の演算増幅器７０で構成
するので、図２の第１ステージ１−１におけるサブＡ／Ｄ変換器１２、サブＤ／Ａ変換器
１４、サンプルホールド回路１６、およびスイッチＳＷ１５は、それぞれ同様な２つの構
成要素が必要となる。
すなわち、図３に示すように、第１ステージ１−１は、２つのサンプルホールド回路１
６−１、１６−２、２つのスイッチ１５−１、１５−２、および補正回路８０などを含ん
でいる。図３では、２つのサブＡ／Ｄ変換器および２つのサブＤ／Ａ変換器は省略されて
いる。図２のリセット回路３１としては、スイッチＳＷ７３、ＳＷ７４を備えている。
【００２２】
ここで、サンプルホールド回路１６−１、１６−２、スイッチ１５−１、１５−２、演
算増幅器７０が差分増幅回路を構成する。
また、図３の回路では、図２の第２ステージ１−２におけるサブＡ／Ｄ変換器２２、サ
ブＤ／Ａ変換器２４、サンプルホールド回路２６、およびスイッチＳＷ２５は、それぞれ
同様な２つの構成要素が必要となる。
すなわち、図３に示すように、第２ステージ１−２は、２つのサンプルホールド回路２
６−１、２６−２、２つのスイッチ２５−１、２５−２などを含んでいる。図３では、２
つのサブＡ／Ｄ変換器および２つのサブＤ／Ａ変換器は省略されている。図２のリセット
回  ３２としては、スイッチＳＷ７２を備えている。
ここで、サンプルホールド回路２６−１、２６−２、スイッチ２５−１、２５−２、演
算増幅器７０が差分増幅回路を構成する。
【００２３】
図３の回路について、さらに具体的に説明する。
サンプルホールド回路１６−１は、演算増幅器７０の反転入力端子（−）側に配置され
ている。また、サンプルホールド回路１６−２は、演算増幅器７０の非反転入力端子（＋
）側に配置されている。サンプルホールド回路１６−１は、図３に示すように、スイッチ
ング素子などからなるスイッチＳＷ５１〜ＳＷ５５、およびキャパシタＣ１１、Ｃ１２な
どからなる。また、サンプルホールド回路１６−２は、同様にスイッチング素子などから
なるスイッチＳＷ６１〜ＳＷ６５、およびキャパシタＣ１３、Ｃ１４などからなる。
【００２４】
ここで、サンプルホールド回路１６−１、１６−２に供給されるアナログ電圧ＶＤＡＣ
−、ＶＤＡＣ＋は、サンプルホールド回路１６−１，１６−２に供給される入力信号ＶＩ
Ｎ＋とＶＩＮ−の差電圧を図２のサブＡ／Ｄ変換器１２に相当するサブＡ／Ｄ変換器（図
示せず）でＡ／Ｄ変換してデジタル信号を取得し、その取得したデジタル信号を図２のサ
ブＤ／Ａ変換器１４に相当するサブＤ／Ａ変換器（図示せず）でＤ／Ａ変換して得られる
差動電圧である。
【００２５】
サンプルホールド回路２６−１、２６−２は、演算増幅器７０の反転出力端子（−）側
に配置されている。サンプルホールド回路２６−２は、演算増幅器７０の非反転入力端子
（＋）側に配置されている。サンプルホールド回路２６−１は、図３に示すように、スイ
ッチング素子などからなるスイッチＳＷ８１〜ＳＷ８３、およびキャパシタＣ２１、Ｃ２
２などからなる。サンプルホールド回路２６−２は、同様に、スイッチング素子などから
なるスイッチＳＷ９１〜ＳＷ９３、およびキャパシタＣ２３、Ｃ２４などからなる。
【００２６】
ここで、サンプルホールド回路２６−１、２６−２に供給されるアナログ電圧ＶＤＡＣ
−、ＶＤＡＣ＋は、差動増幅器７０の出力電圧ＶＱ＋とＶＱ−の差電圧を図２のサブＡ／
Ｄ変換器２２に相当するサブＡ／Ｄ変換器（図示せず）でＡ／Ｄ変換してデジタル信号を
取得し、その取得したデジタル信号を図２のサブＤ／Ａ変換器２４に相当するサブＤ／Ａ
変換器（図示せず）でＤ／Ａ変換して得られる差動電圧である。
補正回路８０は、図３に示すように、寄生容量ＣＰ１の充電電荷によって発生する誤差
電圧を打ち消す補正用キャパシタＣＰ１ｔ’と、寄生容量ＣＰ１’の充電電荷によって発
生する誤差電圧を打ち消す補正用キャパシタＣＰ１ｔとを備えている。
補正用キャパシタＣＰ１ｔの一端側は、スイッチＳＷ１５−１のサンプルホールド回路
１６−１側の端子に接続されている。補正用キャパシタＣＰ１ｔの他端側は、スイッチＳ
Ｗ１５−２の差動増幅器７０の非反転入力端子側の端子に接続されている。
【００２７】
また、補正用キャパシタＣＰ１ｔ’の一端側は、スイッチＳＷ１５−２のサンプルホー
ルド回路１６−２側の端子に接続されている。補正用キャパシタＣＰ１ｔ’の他端側は、
スイッチＳＷ１５−１の差動増幅器７０の反転入力端子側の端子に接続されている。
ここで、補正用キャパシタＣＰ１ｔ、ＣＰ１ｔ’の容量値は、寄生容量ＣＰ１、ＣＰ１
’の容量値をＣＰ１、ＣＰ１’とすると、ＣＰ１ｔ＝ＣＰ１’、ＣＰ１ｔ’＝ＣＰ１の関
係を満たすものとする。
なお、補正用キャパシタＣＰ１ｔ、ＣＰ１ｔ’は、上記の要件を満たせば、特に設ける
必要はなく、配線間の容量を使用することができる。また、配線間の容量だけでは上記の
要件を満たさない場合には、不足分の容量値のキャパタを追加することで補うようにすれ
ば良い。
【００２８】
次に、このような構成からなる図３の回路の動作例について、図３〜図５を参照して説
明する。
図３の回路では、第１の期間には、スイッチＳＷ１５−１、ＳＷ１５−２がオフになる
とともにスイッチＳＷ２５−１、ＳＷ２５−２がオンになり、第１のステージ１−１がサ
ンプリング動作を行い、第２のステージ１−２がホールド動作を行い、そのときの各部の
スイッチの状態は図３に示すようになる。
第１の期間の終了後のリセット期間には、スイッチＳＷ１５−１、ＳＷ１５−２、ＳＷ
２５−１、ＳＷ２５−２がいずれもオフになり、そのときの各部のスイッチの状態は図４
に示すようになる。
【００２９】
さらに、リセット期間の終了後の第２の期間には、スイッチＳＷ１５−１、ＳＷ１５−
２がオンになるとともにスイッチＳＷ２５−１、ＳＷ２５−２がオフになり、第１のステ
ージ１−１がホールド動作を行い、第２のステージ１−２がサンプリング動作を行い、そ
のときの各部のスイッチの状態は図５に示すようになる。
さらに詳述すると、第１の期間には、サンプルホールド回路１６−１は、スイッチＳＷ
５１〜ＳＷ５３がオンになり、スイッチＳＷ５４、ＳＷ５５がオフになる。サンプルホー
ルド回路１６−２は、スイッチＳＷ６１〜ＳＷ６３がオンになり、スイッチＳＷ６４、Ｓ
Ｗ６５がオフになる。リセット回路３１、３２であるスイッチSW７２〜SW７４はオフとな
る。一方、サンプルホールド回路２６−１は、スイッチＳＷ８３がオンになり、スイッチ
ＳＷ８１、ＳＷ８２がオフになる。サンプルホールド回路２６−２は、スイッチＳＷ９３
がオンになり、スイッチＳＷ９１、ＳＷ９２がオフになる。リセット回路３１、３２であ
るスイッチSW７２〜SW７４はオフとなる。
【００３０】
このため、第１の期間では、サンプルホールド回路１６−１は負の入力アナログ信号（
逆相アナログ信号）ＶＩＮ−のサンプリング動作を行い、サンプルホールド回路１６−２
は正の入力アナログ信号（正相アナログ信号）ＶＩＮ＋のサンプリング動作を行う。また
、サンプルホールド回路２６−１、２６−２と演算増幅器７０とは減算、増幅などの演算
処理を行ない、電圧のホールド動作を行う。
次にリセット期間では、各部の状態は図４に示すようになり、リセット回路３１、３２
であるスイッチＳＷ７２〜ＳＷ７４がオンなり、その他のスイッチはいずれもオフとなる
。
【００３１】
さらに、第２の期間には、サンプルホールド回路１６−１は、スイッチＳＷ５４、ＳＷ
５５がオンになり、スイッチＳＷ５１〜ＳＷ５３がオフになる。サンプルホールド回路１
６−２は、スイッチＳＷ６４、ＳＷ６５がオンになり、スイッチＳＷ６１〜ＳＷ６３がオ
フになる。リセット回路３１、３２であるスイッチSW７２〜SW７４はオフとなる。
一方、サンプルホールド回路２６−１は、スイッチＳＷ８１、ＳＷ８２がオンになり、
スイッチＳＷ８３がオフになる。サンプルホールド回路２６−２は、スイッチＳＷ９１、
ＳＷ９２がオンになり、スイッチＳＷ９３がオフになる。リセット回路３１、３２である
スイッチSW７２〜SW７４はオフとなる。
【００３２】
このため、第２の期間では、サンプルホールド回路１６−１、１６−２と演算増幅器７
０とは、減算、増幅などの演算処理を行ない、電圧のホールド動作を行う。サンプルホー
ルド回路２６−１、２６−２は、演算増幅器７０からの正負の出力信号ＶＱのサンプリン
グ動作をそれぞれ行う。このときには、寄生容量ＣＰ１の両端はスイッチＳＷ１５−１に
よって短絡され、寄生容量ＣＰ１’の両端はスイッチＳＷ１５−２によって短絡されるの
で、第２の期間では寄生容量ＣＰ１、ＣＰ１’が充電されることはない。
次にリセット期間では、各部の状態は再び図４に示すようになり、リセット回路３１、
３２であるスイッチＳＷ７２〜ＳＷ７４がオンなり、その他のスイッチはいずれもオフと
なる。
【００３３】
以上の動作において、アナログ入力電圧VIN＋およびVIN−が所定の範囲内にあり演算増
幅器７０の出力が飽和せずに正常に動作している場合は、その負帰還動作によって、その
反転入力端子（−）および非反転入力端子（＋）の電圧は共にアナロググランド電位VCM
とほぼ同じ電圧で安定している。しかし、演算増幅器７０の出力電圧が飽和するほどの過
大な入力電圧が印加されると、その安定した負帰還動作状態が崩れ前記反転入力端子（−
）および非反転入力端子（＋）の電圧はもはやアナロググランド電位VCMに留まっている
ことはできず、大きく乖離した電圧に向かって遷移する。
【００３４】
例えば、入力電圧として正極性の過大電圧が印加された場合、即ち、非反転入力端（＋
）に正の過大電圧が印加され、反転入力端子（−）に負の過大電圧が印加された場合は、
演算増幅器７０の出力端子VQ＋は正側に飽和し、出力端子VQ−は負側に飽和する。その結
果、前記反転入力端子（−）の電圧はアナロググランド電位（VCM)から上昇し、非反転入
力端子（＋）の電圧は下降する。
【００３５】
図３の状態において、入力端子ＶＩＮ＋とＶＩＮ−に過大電圧が印加され、これをキャ
パシタＣ１１〜Ｃ１４でサンプリングし、演算増幅器７０はステージ１−２の差分増幅を
しており飽和はしていなものとする。次に図４に示されたリセット状態の期間を経た後に
図５の状態となり、この時演算増幅器７０の出力が前記過大入力に起因して飽和状態とな
る。この飽和出力はステージ１−２のキャパシタＣ２１〜Ｃ２４によってサンプリングさ
れた後、図４に示されたリセット状態を経て再度図３の状態に戻る。この時、演算増幅器
７０の出力はキャパシタＣ２１〜Ｃ２４に充電された飽和電圧によって飽和する。次に再
度図４に示されたリセット状態に遷移するが、この遷移時に寄生容量CP１およびCP１’を
通じて入力電圧のサンプリングを終えたキャパシタC１１〜C１４に電荷が注入されて誤差
電圧が発生する。
【００３６】
まず、図３〜図５において補正用キャパシタCP1ｔおよびCP1ｔ’がない場合について述
べる。前記に説明した図３の状態、即ち、演算増幅器７０の出力が飽和し、ステージ１−
１のＣ１１からＣ１４が次の入力電圧ＶＩＮをサンプリングしている状態において、演算
増幅器７０の反転入力端子（−）は正側にシフトし非反転入力端子（＋）は負側にシフト
している。続くリセット期間に入ると、図４に示された通りリセット用スイッチＳＷ７２
〜ＳＷ７４がオンとなり、他全てのスイッチはオフとなる。アナロググランド電位ＶＣＭ
を基準に正に充電された寄生容量ＣＰ１と負に充電されたＣＰ１’はこのリセット期間に
ＳＷ７３とＳＷ７４を介してアナロググランド電位ＶＣＭに接続される。この時、ＳＷ５
３とＳＷ６３は共にオフであるから、Ｃ１１とＣ１２には負電荷がＣＰ１から注入される
ことになり、同様にＣ１３とＣ１４にはＣＰ１’から正電荷が注入されることになる。こ
れらの注入電荷はＣ１１〜Ｃ１４各キャパシタの端子間電圧を変化させることになり、結
果としてサンプリングされた電圧に誤差を発生させる。入力信号が画像信号である場合は
、これがゴーストの原因となる。
【００３７】
例えば、ＲＧＢ画像信号をマルチプレクサで順次切り換えて１つのＡ／Ｄ変換器で変換
している場合において、Ｒ信号が過大信号でその他ＧおよびＢ信号が正常であった場合で
も、Ｒ信号の影響が次に変換するＧまたはＢ信号の変換結果に影響を与えてゴーストとな
る。また、マルチプレクサを用いない場合でも、画像信号の明暗の境目で変換結果に誤差
が生じる。
そこで本発明は、寄生容量ＣＰ１およびＣＰ１’によって発生する誤差電圧を補正用キ
ャパシタＣＰ１ｔおよびＣＰ１ｔ’を追加することによって打ち消し、画像信号をＡ／Ｄ
変換した場合でもゴースト等の誤差をなくしたかあるいは大幅に低減したＡ／Ｄ変換器を
実現するものである。
【００３８】
まず、出力飽和時にＣＰ１ｔはＣＰ１と同じ電圧に充電される。続くリセット期間にお
いて、前述の通りＣＰ１はＣ１１およびＣ１２の電圧を変化させるが、ＣＰ１ｔはＣ１３
およびＣ１４の電圧を同様に変化させる。ここで、Ｃ１１＋Ｃ１２＝Ｃ１３＋Ｃ１４、か
つＣＰ１＝ＣＰ１ｔであるので、Ｃ１１とＣ１２の共通接続点の電圧変化量とＣ１３とＣ
１４の共通接続点の電圧変化量は変化方向（極性）も含めて等しい。入力電圧はＶＩＮ＋
端子とＶＩＮ−端子の差電圧、即ち、Ｃ１１とＣ１２に充電された電圧とＣ１３とＣ１４
に充電された電圧との差として扱われるので、ＣＰ１ｔ＝ＣＰ１とすればＣＰ１によるサ
ンプリング電圧に加算された誤差電圧をＣＰ１ｔによって打ち消すことができる。
【００３９】
同様に、ＣＰ１’ｔ＝ＣＰ１’とすれば、ＣＰ１’によって入力電圧に加算された誤差
を打ち消すことができる。
以上説明したように、第１実施形態によれば、第１ステージ１−１のサンプリング動作
時に寄生容量ＣＰ１、ＣＰ１’の充電電荷によって発生する誤差電圧を打ち消すための補
正回路８０を設け、補正回路８０によって寄生容量ＣＰ１、ＣＰ１’に基づいて第２ステ
ージ１−２が演算増幅器７０を用いて差分増幅する際に生ずる誤差を補正するようにした
。
【００４０】
このため、第１実施形態を用いて、例えばカラー画像のＲＧＢの各アナログ信号をマル
チプレクサを用いて選択的に入力し、それらそれぞれＡ／Ｄ変換して多チャネル化する場
合に、チャネル間の相互干渉（ゴーストやクロストーク）をなくして、高精度のＡ／Ｄ変
換を実現できる。
また、第１実施形態によれば、例えば単一のチャネルの場合にも、信号の変化に忠実に
追従するＡ／Ｄ変換器を実現できる。
【００４１】
（第２実施形態）
次に、本発明の第２実施形態について図６を参照して説明する。
この第２実施形態は、図２の演算増幅器３０を図６のように差動入力の全差動型の演算
増幅器７０で構成し、カラー画像のＲＧＢの各アナログ信号をマルチプレクサを用いてそ
れぞれＡ／Ｄ変換して多チャネル化する場合に、ＲＧＢの各アナログ信号が精度良くＡ／
Ｄ変換されず、表示画像にゴーストが表れて画像が劣化する場合があるという点に着目し
たものである。
【００４２】
そして、その原因が第１ステージ１−１のサンプルホールド回路１６−１を構成するキ
ャパシタＣ１１の一端と第２ステージ１−２のサンプルホールド回路２６−１の出力端と
の間に形成されあるいは存在する寄生容量ＣＰ２、および第１ステージ１−１のサンプル
ホールド回路１６−２を構成するキャパシタＣ１４の一端と第２ステージ１−２のサンプ
ルホールド回路２６−２の出力端との間に存在する寄生容量ＣＰ２であることを見出した
。
【００４３】
そこで、図６の回路では、第１ステージ１−１の動作時に寄生容量ＣＰ２、ＣＰ２’に
よって発生する誤差電圧を打ち消す補正回路９０を設け、寄生容量ＣＰ２、ＣＰ２’に起
因する第１ステージ１−２のサンプルホールド回路１６−１、１６−２が動作する際に生
ずる誤差を補正するようにした。
この第２実施形態の構成は図６に示す通りであって、図３の構成を基本とし、図３の補
正回路８０を補正回路９０に置き換えたものである。したがって、図３と同一構成要素に
は同一符号を付してその説明はできるだけ省略する。
【００４４】
補正回路９０は、図６に示すように、寄生容量ＣＰ２、ＣＰ２’によって発生する誤差
電圧を打ち消すために、２つの補正用キャパシタＣＰ２ｔ、ＣＰ２ｔ’を備えている。
補正用キャパシタＣＰ２ｔの一端側は、サンプルホールド回路１６−２を構成するキャ
パシタＣ１４の一端側（入力側）に接続されている。補正用キャパシタＣＰ２ｔの他端側
は、サンプルホールド回路２６−１の出力端に接続されている。
また、補正用キャパシタＣＰ２ｔ’の一端側は、サンプルホールド回路１６−１を構成
するキャパシタＣ１１の一端側（入力側）に接続されている。補正用キャパシタＣＰ２ｔ
’の他端側は、サンプルホールド回路２６−２の出力端に接続されている。
【００４５】
ここで、補正用キャパシタＣＰ２ｔ、ＣＰ２ｔ’の容量値は、寄生容量ＣＰ２、ＣＰ２
’の容量値をＣＰ２、ＣＰ２’とすると、ＣＰ２ｔ＝ＣＰ２’、ＣＰ２ｔ’＝ＣＰ２の関
係を満たすものとする。
なお、補正用キャパシタＣＰ２ｔ、ＣＰ２ｔ’は、上記の要件を満たせば、特に設ける
必要はなく、配線間の容量を使用することができる。また、配線間の容量だけでは上記の
要件を満たさない場合には、不足分の容量値のキャパタを追加することで補うようにすれ
ば良い。
【００４６】
次に、このような構成からなる図６の回路の動作例について、図６〜図８を参照して説
明する。
図６の回路の基本的な動作は、図３の回路の基本的な動作と同一であるので、その基本
的な動作の説明は省略し、第１の期間、リセット期間、第２の期間の補正回路９０の動作
について主に説明する。
第１の期間では、各部のスイッチの状態は図６に示すようになる。このため、第１の期
間では、サンプルホールド回路１６−１は負の入力アナログ信号ＶＩＮ−のサンプリング
動作を行い、サンプルホールド回路１６−２は正の入力アナログ信号ＶＩＮ＋のサンプリ
ング動作を行う。また、サンプルホールド回路２６−１、２６−２と演算増幅器７０とは
減算、増幅などの演算処理を行ない、電圧のホールド動作を行う。
【００４７】
次に、寄生容量ＣＰ２およびＣＰ２’の影響について説明する。ここで、ＶＩＮ＋端子
およびＶＩＮ−端子のアナログ入力電圧はアナロググランド電位ＶＣＭを基準に正負対称
に変化するものとする。ステージ１−２はホールド演算中であるが、演算増幅器７０の反
転入力端子（−）に着目すると、この端子には演算用キャパシタＣ２１，Ｃ２２に加えて
アナログ入力端子ＶＩＮ−に電気的に接続された寄生容量ＣＰ２が同時に接続されている
。これは、ＳＷ２５−１とＳＷ５１がオン状態であることから明白である。同様に非反転
入力端子（＋）にもＳＷ２５−２とＳＷ６２を通じてＣＰ２’がアナログ入力端子ＶＩＮ
＋に接続されている。
【００４８】
この状態でアナログ入力電圧ＶＩＮが変化すると、ＣＰ２およびＣＰ２’を通じて電荷
がＣ２１およびＣ２３に注入されるのでホールド演算中の演算増幅器７０の出力電圧が変
化し、誤差電圧が発生する。ＶＱ＋端子における誤差電圧をＶｅとすると、Ｖｅ＝−（Ｃ
Ｐ２／Ｃ２１）ＶＩＮ−であり、ＶＱ−端子における誤差電圧をＶｅ’とすると、Ｖｅ’
＝−（ＣＰ２’／Ｃ２３）ＶＩＮ＋である。
通常、サンプリング期間中にアナログ入力電圧は変化するので、これらの寄生容量によ
る誤差発生を回避することは困難である。
【００４９】
そこで本発明では、入力電圧サンプリング期間中に入力アナログ電圧が変化しても、寄
生容量ＣＰ２およびＣＰ２’を通じてＣ２１およびＣ２３に注入される電荷を相殺するた
めの補償用キャパシタＣＰ２ｔおよびＣＰ２ｔ’を追加することにより、前記誤差電圧発
生をなくすかあるいは大幅に低減することを可能にした。
補正用キャパシタＣＰ２ｔは寄生容量ＣＰ２とは逆極性の入力端子ＶＩＮ＋にＳＷ６２
を通じて接続される。また、同様に補正用キャパシタＣＰ２ｔ’は寄生容量ＣＰ２’とは
逆極性の入力端子ＶＩＮ−にＳＷ５１を通じて接続される。
ここで、ＣＰ２ｔ＝ＣＰ２かつＣＰ２ｔ’＝ＣＰ２’であるから、これらの補正用キャ
パシタによる演算増幅器７０の出力電圧シフト量を、それぞれＶＱ＋端子においてＶｓ、
ＶＱ−端子においてＶｓ’とすると以下の通りとなる。
【００５０】
Ｖｓ＝（Ｃｐ２ｔ／Ｃ２１）ＶＩＮ＋，  Ｖｓ’＝（Ｃｐ２ｔ’／Ｃ２３）ＶＩＮ−
前述の通り、ＶＩＮ＋とＶＩＮ−は極性が異なるだけで絶対値は同じであるから、ＶＱ
＋端子の誤差電圧は打ち消されて以下の通り０となる。
Ｖｅ＋Ｖｓ＝｛（ＣＰ２ｔ−ＣＰ２）／Ｃ２１｝＊ＶＩＮ−＝０
同様に、ＶＱ＋端子の誤差電圧も打ち消されて０となる。
Ｖｅ’＋Ｖｓ’＝｛（ＣＰ２ｔ’−ＣＰ２’）／Ｃ２３｝＊ＶＩＮ＋＝０
この結果、サンプルホード回路１６−１、１６−２は、寄生容量ＣＰ２、ＣＰ２’に起
因して誤動作することはなく、正常なホールド動作が補償される。
【００５１】
次にリセット期間では、各部の状態は再び図７に示すようになり、リセット回路３１、
３２であるスイッチＳＷ７２〜ＳＷ７４がオンなり、その他のスイッチはいずれもオフと
なる。このため、寄生容量ＣＰ２、ＣＰ２’は、そのリセット動作などに何ら影響を与え
ることはない。
続く第２の期間においては、寄生容量ＣＰ２はＳＷ５４とＳＷ８２を通じて演算増幅器
７０の出力端子ＶＱ＋とアナロググランドＶＣＭの間に接続されるだけなので、誤差電圧
を発生させることはない。同様に、寄生容量ＣＰ２’もＳＷ６４とＳＷ９２を通じて演算
増幅器７０の出力端子ＶＱ−とアナロググランドＶＣＭとの間に接続されるだけなので、
誤差電圧を発生させることはない。
以上説明したように、第２実施形態によれば、第１ステージ１−１の動作時に寄生容量Ｃ
Ｐ２、ＣＰ２’によって発生する誤差電圧を打ち消すための補正回路９０を設け、補正回
路９０によって寄生容量ＣＰ２、ＣＰ２’に基づいて第１ステージ１−１のサンプルホー
ルド回路１６−１、１６−２が動作する際の誤差を補正するようにした。
【００５２】
このため、第２実施形態を用いて、例えばカラー画像のＲＧＢの各アナログ信号をマル
チプレクサを用いて選択的に入力し、それらそれぞれＡ／Ｄ変換して多チャネル化する場
合に、チャネル間の相互干渉（ゴーストやクロストーク）をなくして、高精度のＡ／Ｄ変
換を実現できる。
また、第２実施形態によれば、例えば単一のチャネルの場合にも、信号の変化に忠実に
追従するＡ／Ｄ変換器を実現できる。
【００５３】
（変形例）
図３の実施形態では補正回路８０を設けるようにし、図６の実施形態では補正回路９０
を設けるようにした。しかし、変形例として、補正回路８０と補正回路９０の双方の補正
回路を設けるようにすれば、２つの回路の各効果を相乗した効果が実現できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態の全体構成を示すブロック図である。
【図２】図１に示すステージの構成を機能で表示したブロック図である。
【図３】図２に示す回路の演算増幅器を全差動型の演算増幅器とした場合の実施形態の構成を示す回路図であり、第１の期間の動作状態を示す。
【図４】図３の回路のリセット期間の動作状態を示す回路図である。
【図５】図３の回路の第２の期間の動作状態を示す回路図である。
【図６】本発明の第２実施形態の要部の構成を示す回路図である。
【図７】図６の回路のリセット期間の動作状態を示す回路図である。
【図８】図６の回路の第２の期間の動作状態を示す回路図である。
【符号の説明】
【００５５】
１−１〜１−Ｎ・・・ステージ、２・・・デジタル補正回路、１２、２２・・・サブＡ
／Ｄ変換器、１４、２４・・・サブＤ／Ａ変換器、１５、１５−１、１５−２・・・スイ
ッチ素子、１６、２６、１６−１、１６−２、２６−１、２６−２・・・サンプルホール
ド回路、１８、２８・・・減算器、３０・・・演算増幅器、７０・・・全差動型の演算増
幅器、８０、９０・・・補正回路
【図１】
0005186981.tif 000002
【図２】
0005186981.tif 000003
【図３】
0005186981.tif 000004
【図４】
0005186981.tif 000005
【図５】
0005186981.tif 000006
【図６】
0005186981.tif 000007
【図７】
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【図８】
0005186981.tif 000009