(57)【特許請求の範囲】
【請求項１】
アナログ入力信号と比較用の信号とを比較した結果を出力するコンパレータと、
基準クロックにより、予め設定された基準時から前記コンパレータの出力信号が変わるタイミングまでの時間幅を測定する時間幅測定手段と、
前記コンパレータの出力信号を前記基準クロックの１周期より短い時間遅らせた遅延コンパレータ出力信号を出力する遅延手段と、
前記基準クロックを用い、当該基準クロックの刻時時点での前記遅延コンパレータ出力信号に基づき、前記時間幅測定手段により測定された測定時間幅と真の時間幅との誤差を求める誤差算出手段と、
を備え、
前記測定時間幅と前記誤差とに基づきディジタル出力信号を得ることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記誤差算出手段に基づき、時間幅測定手段の測定を制御することを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記誤差算出手段が、前記遅延コンパレータ出力信号の変化を検出した場合に、時間幅測定手段の測定を終了する制御信号を送信することを特徴とする請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記遅延手段が、互いに遅延時間が異なる、複数の前記遅延コンパレータ出力信号を出力し、
前記誤差算出手段が、前記複数の遅延コンパレータ出力信号より、前記誤差を求めることを特徴とする請求項１から請求項３のいずれか一項に記載のＡ／Ｄ変換器。
【請求項５】
前記遅延手段が、直列に並んだ複数個の遅延素子により構成され、前記各遅延素子の出力端から、各前記遅延コンパレータ出力信号を出力することを特徴とする請求項４に記載のＡ／Ｄ変換器。
【請求項６】
前記遅延素子の数が、１以上、１６以下であることを特徴とする請求項５に記載のＡ／Ｄ変換器。
【請求項７】
前記誤差算出手段が、前記コンパレータの出力信号が変わるタイミング後の、基準クロックの１周期以内におけるタイミングにおける、前記遅延コンパレータ出力信号の値のパターンにより、前記誤差を算出することを特徴とする請求項４から請求項６のいずれか一項に記載のＡ／Ｄ変換器。
【請求項８】
前記比較用の信号として、前記コンパレータにアナログ回路からのランプ信号を入力することを特徴とする請求項１から請求項７のいずれか一項に記載のＡ／Ｄ変換器。
【請求項９】
前記遅延手段が、前記基準クロックの１周期より長い時間遅らせた長遅延コンパレータ出力信号を少なくとも１つ出力し、
前記誤差算出手段が、アナログ入力信号として基準信号を入力した際の基準誤差と、前記長遅延コンパレータ出力信号を含む複数の遅延コンパレータ出力信号とに基づき、前記誤差を算出することを特徴とする請求項１から請求項８のいずれか一項に記載のＡ／Ｄ変換器。
【請求項１０】
アナログ入力信号と比較用の信号とを比較したコンパレータ出力信号を出力するコンパレータ出力ステップと、
基準クロックにより、予め設定された基準時から前記コンパレータ出力信号が変わるタイミングまでの時間幅を測定する時間幅測定ステップと、
前記コンパレータ出力信号を前記基準クロックの１周期より短い時間遅らせた遅延コンパレータ出力信号を出力する遅延ステップと、
前記基準クロックを用い、当該基準クロックの刻時時点での前記遅延コンパレータ出力信号に基づき、前記測定された測定時間幅と真の時間幅との誤差を求める誤差算出ステップと、
前記測定時間幅と前記誤差とに基づきディジタル出力信号を算出するディジタル信号出力ステップと、
を備えたことを特徴とするＡ／Ｄ変換方法。
【請求項１１】
遅延ステップで、前記基準クロックの１周期より長い時間遅らせた長遅延コンパレータ出力信号を少なくとも１つ出力し、
前記誤差算出ステップで、アナログ入力信号として基準信号を入力した際の基準誤差と、前記長遅延コンパレータ出力信号を含む複数の遅延コンパレータ出力信号とに基づき、前記誤差を算出することを特徴とする請求項１０に記載のＡ／Ｄ変換方法。
【請求項１２】
請求項１から請求項９のいずれか１つに記載の前記Ａ／Ｄ変換器を備えたことを特徴とする固体撮像装置。
【請求項１３】
請求項１０または請求項１１に記載の前記Ａ／Ｄ変換方法を備えたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い分解能で高速にＡ／Ｄ変換することができるＡ／Ｄ変換器、Ａ／Ｄ変換方法、およびＡ／Ｄ変換器もしくはＡ／Ｄ変換方法を備えた固体撮像装置に関する。
【背景技術】
【０００２】
ディジタルスチルカメラ（Digital still camera）およびディジタルビデオカメラ（Digital video camera）といった機器におけるイメージセンサ（固体撮像素子）では、アナログ入力信号をディジタル出力信号に変換するＡ／Ｄ（analog-to-digital）変換器が用いられている。これらの機器の普及により機器に対するニーズの質が高まり、低価格でより高精細な画像を実現でき、高速撮影もできるイメージセンサが求められ、Ａ／Ｄ変換器にも高い分解能と高い変換速度とが求められるようになってきている。
【０００３】
そのため、Ａ／Ｄ変換器の多くは、回路の大きさや変換速度、同時に多くのアナログ入力信号をＡ／Ｄ変換する必要性から、シングルスロープ型のＡ／Ｄ変換器が多く用いられている（例えば、特許文献１参照）。
【０００４】
図１に示すように、従来のシングルスロープ型Ａ／Ｄ変換器１は、ランプ信号rampの電圧と、被測定信号（アナログ入力信号）ainの電圧をコンパレータ（比較器）２で比較する。このコンパレータ２は、両電圧の大小関係が変化したことを示す信号compを出力する。そして比較を開始してからcomp信号が有効になるまでの時間を、ビットカウンタ３が、クロック信号発生器４が発生したクロック信号clkの数をカウントすることで測定する。
【特許文献１】特開平７−８６９３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図２のタイミング図に示すように、従来のシングルスロープ型のＡ／Ｄ変換器１は、ランプ信号の電圧を徐々に上昇させ、被測定信号ain信号の電圧以上になるまでの経過時間を測定するために、クロック信号clkの数をカウントしていた。この構造ために、電圧分解能を高めるためには、ランプ信号の電圧の上昇率を下げ、すなわち図２におけるランプ信号の傾きを小さくすることにより、時間（２のべき乗分の時間増加）をかけてカウントする必要があった。例えば、９ビットの分解能を有するＡ／Ｄ変換器１は、クロック信号を５１２回カウントする必要がある。このＡ／Ｄ変換器１を１０ビットにするためにはクロック信号を１０２４回カウントする必要がある。よって、高い分解能を得るためには、変換時間の大幅な増加が必要であった。
【０００６】
他の方法として、クロック信号clkを高速化する方法も考えられる。しかし分解能を高めるためには、クロック信号clkの周波数を２のべき乗で大きくする必要がある。例えば、９bitの分解能を有するＡ／Ｄ変換器１を同じ変換時間で１０ビットの分解能にするためには、クロック信号clkの周波数を２倍にする必要がある。同様に９ビットの分解能を１１ビットにするためには、クロック信号clkの周波数を４倍にする必要がある。
【０００７】
しかし、クロック信号clkの高速化には限界がある。また、一般的に高速動作可能なディジタル回路は、コストが高くなる上に消費電力の増加や熱問題、それに伴うノイズ問題等を引き起こすので、安価な一般品に採用するには不向きである。
【０００８】
本発明は、上記課題を解決するためになされたものであり、従来のシングルスロープ型Ａ／Ｄ変換器に対して、Ａ／Ｄ変換時間の大幅な増大をすることなく、より高い分解能のＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、請求項１に記載の発明は、アナログ入力信号と比較用の信号とを比較した結果を出力するコンパレータと、基準クロックにより、予め設定された基準時から前記コンパレータの出力信号が変わるタイミングまでの時間幅を測定する時間幅測定手段と、前記コンパレータの出力信号を前記基準クロックの１周期より短い時間遅らせた遅延コンパレータ出力信号を出力する遅延手段と、前記基準クロックを用い、当該基準クロックの刻時時点での前記遅延コンパレータ出力信号に基づき、前記時間幅測定手段により測定された測定時間幅と真の時間幅との誤差を求める誤差算出手段と、を備え、前記測定時間幅と前記誤差とに基づきディジタル出力信号を得る。
【００１０】
よって、遅延コンパレータ出力信号により、基準クロックの１周期より細かい時間幅が測定できるため、誤差を求めることができる。したがって、基準クロックを上げることなく、また回路規模の大幅な増大をすることなく、より高い分解能のディジタル出力信号を得ることができる。また遅延手段が複数ある場合、並列化も可能なため、Ａ／Ｄ変換時間の大幅な増大をすることなく、より高い分解能のディジタル出力信号を得ることができる。
【００１１】
また、請求項２に記載の発明は、前記誤差算出手段に基づき、時間幅測定手段の測定を制御する。
【００１２】
また、請求項３に記載の発明は、前記誤差算出手段が、前記遅延コンパレータ出力信号の変化を検出した場合に、時間幅測定手段の測定を終了する制御信号を送信する。
【００１３】
この場合、誤差算出手段と時間幅測定手段とが連動して、それぞれの出力を出すことができるため、一方の出力データを長い時間記憶させるための回路が不要であり、回路が簡素化できる。
【００１４】
特に、誤差算出手段が測定を終了する制御信号を送信して時間幅測定手段を終了させることにより、時間幅の測定と誤差の測定とがほぼ同時、すなわち、基準クロックの周期のレベル以内に求まるので、誤差算出手段と時間幅測定手段との出力のタイミングを合わせる特別な回路を必要とせず、高速にＡ／Ｄ変換を行うことができる。
【００１５】
また、請求項４に記載の発明は、前記遅延手段が、互いに遅延時間が異なる、複数の前記遅延コンパレータ出力信号を出力し、前記誤差算出手段が、前記複数の遅延コンパレータ出力信号より、前記誤差を求める。
【００１６】
この場合、互いに遅延時間が異なる複数の遅延コンパレータ出力信号により、コンパレータの出力信号が変わるタイミング付近をさらに細かくカバーでき、より高い分解能のディジタル出力信号を得ることができる。
【００１７】
また、請求項５に記載の発明は、前記遅延手段が、直列に並んだ複数個の遅延素子により構成され、前記各遅延素子の出力端から、各前記遅延コンパレータ出力信号を出力する。
【００１８】
この場合、遅延素子が直列に並んでいるため、狭い幅で回路を構成できる。例えば、固体撮像素子に本発明のＡ／Ｄ変換器を用いた場合、固体撮像素子の各ピクセル間の幅に収めるように細長く構成できる。また、同じ遅延時間の遅延素子が使えるため、遅延時間が大きい遅延素子が不要であるため、回路全体を小型化でき、コストダウンも図ることができる。さらに各遅延手段の処理を並列にできるため、高速にＡ／Ｄ変換できる。
【００１９】
また、請求項６に記載の発明は、前記遅延素子の数が、１以上、１６以下である。
【００２０】
この場合、遅延素子の数を１６個以下に抑えることにより、直列に並んだ方向の長さが短く回路構成ができるため、小規模で高精度なディジタル出力信号を得ることができる。特に、本発明のＡ／Ｄ変換器をイメージセンサに用いた場合、Ａ／Ｄ変換器を含めたイメージセンサのサイズを小型化できる。
【００２１】
また、請求項７に記載の発明は、前記誤差算出手段が、前記コンパレータの出力信号が変わるタイミング後の、基準クロックの１周期以内におけるタイミングにおける、前記遅延コンパレータ出力信号の値のパターンにより、前記誤差を算出する。
【００２２】
この場合、遅延コンパレータ出力信号の値のパターンの数は限られているため、それほど規模の大きくない変換テーブルにより、高速に誤差を算出できる。
【００２３】
また、請求項８に記載の発明は、前記比較用の信号として、前記コンパレータにアナログ回路からのランプ信号を入力する。
【００２４】
この場合、回路構成がシンプルになり、高速にＡ／Ｄ変換できる。
【００２５】
また、請求項９に記載の発明は、前記遅延手段が、前記基準クロックの１周期より長い時間遅らせた長遅延コンパレータ出力信号を少なくとも１つ出力し、前記誤差算出手段が、アナログ入力信号として基準信号を入力した際の基準誤差と、前記長遅延コンパレータ出力信号を含む複数の遅延コンパレータ出力信号とに基づき、前記誤差を算出する。
【００２６】
この場合、基準クロックの１周期を超えた遅延の長遅延コンパレータ出力信号を有することで、基準クロックの１周期以内の誤差を求める際の冗長性があるため、遅延手段の遅延素子にばらつきがあったり、温度や駆動電圧等の使用環境が異なったりしても、変動をカバーできる。すなわち、遅延素子のばらつきや環境変動に頑健性を有し、歩留まりがよくなる。また、設計に余裕が生じる。このため、回路の設計時間の短縮や、コスト削減も図れる。
【００２７】
また、請求項１０に記載の発明は、アナログ入力信号と比較用の信号とを比較したコンパレータ出力信号を出力するコンパレータ出力ステップと、基準クロックにより、予め設定された基準時から前記コンパレータ出力信号が変わるタイミングまでの時間幅を測定する時間幅測定ステップと、前記コンパレータ出力信号を前記基準クロックの１周期より短い時間遅らせた遅延コンパレータ出力信号を出力する遅延ステップと、前記基準クロックを用い、当該基準クロックの刻時時点での前記遅延コンパレータ出力信号に基づき、前記測定された測定時間幅と真の時間幅との誤差を求める誤差算出ステップと、前記測定時間幅と前記誤差とに基づきディジタル出力信号を算出するディジタル信号出力ステップと、を備える。
【００２８】
また、請求項１１に記載の発明は、遅延ステップで、前記基準クロックの１周期より長い時間遅らせた長遅延コンパレータ出力信号を少なくとも１つ出力し、前記誤差算出ステップで、アナログ入力信号として基準信号を入力した際の基準誤差と、前記長遅延コンパレータ出力信号を含む複数の遅延コンパレータ出力信号とに基づき、前記誤差を算出する。
【００２９】
また、請求項１２に記載の発明は、前記Ａ／Ｄ変換器を備えた固体撮像素子である。
【００３０】
また、請求項１３に記載の発明は、前記Ａ／Ｄ変換方法を備えた固体撮像素子である。
【００３１】
これらの場合、本発明のＡ／Ｄ変換器またはＡ／Ｄ変換方法を固体撮像素子に用いることにより、処理時間の増大をすることなく、より高精度で小型の固体撮像素子を提供できる。
【発明の効果】
【００３２】
本発明によれば、コンパレータ出力信号を基準クロックの１周期より短い時間遅らせた遅延コンパレータ出力信号に基づき、基準クロックの１周期より細かい精度で、測定時間幅と真の時間幅と誤差を求めることができる。したがって、基準クロックを上げることなく、また回路規模の大幅な増大をすることなく、より高い分解能のディジタル出力信号を得ることができる。また遅延手段が複数ある場合、並列化も可能なため、Ａ／Ｄ変換時間の大幅な増大をすることなく、より高い分解能のディジタル出力信号を得ることができる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
【００３４】
（第１実施形態）
まず、本発明の第１実施形態に係るＡ／Ｄ変換器の概要構成および機能について、図３から図６を用いて説明する。
【００３５】
図３は、本発明の第１実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【００３６】
図３に示すように、Ａ／Ｄ変換器１０は、アナログ入力信号ainと比較用の信号（ランプ信号）rampとを比較した結果を出力するコンパレータ（比較器）２と、予め設定された基準時からコンパレータ２のコンパレータ出力信号compが変わるタイミングまでの時間幅Ttrueを基準クロック（クロック信号）clkの精度の分解能でカウントして測定時間幅Tdigitalを測定する上位ビットカウンタ１５と、上位ビットカウンタ１５の精度を補い高分解能で時間幅Ttrueを測定するための下位ビット生成回路２０と、備える。
【００３７】
ここで、時間幅Ttrue、と測定時間幅Tdigitalと、誤差Tdeltaとの関係は、図２に示されている。
【００３８】
そしてＡ／Ｄ変換器１０は、基準クロックclkを発生するクロック信号発生器４と、ランプ信号rampを発生するランプ電圧発生回路５と、に接続している。
【００３９】
コンパレータ２は、アナログ入力信号ainの第１の入力端およびランプ信号rampの第２の入力端と、コンパレータ出力信号compを出力する出力端と、を有しており、２つの入力端の電圧のうち、どちらが大きいか判定して、出力端に、“Ｈｉ”か“Ｌｏｗ”かのコンパレータ出力信号compを出力する。
【００４０】
コンパレータ２の第２の入力端は、ランプ電圧発生回路５に、コンパレータ２の出力端は、下位ビット生成回路２０に接続している。
【００４１】
クロック信号発生器４は、出力信号として１周期Tcycleの矩形波を出力する。
【００４２】
ランプ電圧発生回路５は、図４に示すように、タイミング調整回路６により制御され、定電流源からの電流をＯＮ／ＯＦＦするスイッチ７と、定電流源からの電流を貯えるコンデンサ８と、を有してアナログ回路を構成し、比較用の信号としてランプ信号rampをコンパレータ２に出力する。またタイミング調整回路６からは、スタート信号startが下位ビット生成回路２０に出力される。このタイミング調整回路６は、ランプ信号ramp発生の動作開始と、スタート信号startにより下位ビット生成回路２０を介して上位ビットカウンタ１５の動作開始時間の調整を行う回路である。なおランプ電圧発生回路５は、下位ビット生成回路２０が高速動作を行うので、アナログ回路が望ましい。
【００４３】
上位ビットカウンタ１５は、通常のシングルスロープ型Ａ／Ｄ変換器のカウンタで採用されている構成と同じであり、例えば、フリップフロップが８個並んだ８ビットのアップカウンタである。
【００４４】
そして上位ビットカウンタ１５は、基準クロックclkにより、予め設定された基準時からコンパレータ２の出力信号compが変わるタイミングまでの時間幅を測定する時間幅測定手段の一例として機能する。
【００４５】
下位ビット生成回路２０は、上位ビットカウンタ１５により測定された測定時間幅Tdigitalと真の時間幅Ttrueとの誤差を求める誤差算出手段の一例として機能する。
【００４６】
図３に示したように、上位ビットカウンタ１５は、クロック信号発生器４と下位ビット生成回路２０と、に接続する。下位ビット生成回路２０は、コンパレータ２と、クロック信号発生器４とランプ電圧発生回路５と、上位ビットカウンタ１５と、に接続する。
【００４７】
上位ビットカウンタ１５の入力端には、クロック信号発生器４からの基準クロックclkと、下位ビット生成回路２０からの制御信号c_enとが入力され、上位ビットカウンタ１５の出力端から、測定時間幅Tdigitalを示す上位ビット出力信号dout［１２：４］が出力される。
【００４８】
下位ビット生成回路２０の入力端には、コンパレータ２の出力信号compと、クロック信号発生器４からの基準クロックclkと、ランプ電圧発生回路５からのスタート信号startとが入力され、下位ビット生成回路２０の出力端から、誤差を示す下位ビット出力信号dout［３：０］と、上位ビットカウンタ１５の測定を制御するための、制御信号c_enを上位ビットカウンタ１５に出力する。
【００４９】
そして、Ａ／Ｄ変換器１０は、上位ビットカウンタ１５の前記測定時間幅と下位ビット生成回路２０で算出した誤差とに基づきディジタル出力信号を得る。
【００５０】
ここで図２に示したように、従来のシングルスロープ型Ａ／Ｄ変換器１は、基準クロックclkに同期して動作するカウンタ等で時間を測定するので、必然的に量子化誤差が生じる。基準クロックclkの周期時間である周期Tcycle単位で測定するので、真の時間幅Ttrueに対して、測定結果は測定時間幅Tdigitalとなり誤差Tdeltaを生じる。Ａ／Ｄ変換器としての分解能を向上するためには、誤差Tdeltaを測定する必要がある。
【００５１】
次に、本実施形態に係る下位ビット生成回路２０の詳細な構成を図５および図６に基づき説明する。
【００５２】
図５は、下位ビット生成回路２０の構成回路を示すブロック図である。図６は、下位ビット生成デコーダ（doutデコーダ）２１における変換テーブルの例を示す説明図である。
【００５３】
まず、図５に示すように、下位ビット生成回路２０は、コンパレータ出力信号compを基準クロックclkの１周期Tcycleより短い時間遅らせた遅延コンパレータ出力信号ｆｄを出力する遅延手段の一例としての遅延素子ＤＢと、遅延素子ＤＢからの遅延コンパレータ出力信号ｆｄを記憶するためのＤ型のフリップフロップＦＦと、フリップフロップＦＦの出力パターンから誤差を算出するための変換テーブルを有する下位ビット生成デコーダ２１と、上位ビットカウンタ１５を制御するための信号を発生させる上位ビット制御デコーダ（c_enデコーダ）２２と、上位ビット制御デコーダ２２からの出力信号decをラッチさせて記憶するＤ型のフリップフロップ２３と、を備える。
【００５４】
遅延素子ＤＢは、遅延素子ＤＢ０〜ＤＢ１５が１６個直列に並んでいる。遅延素子ＤＢ０〜ＤＢ１５はそれぞれ遅延時間Tdbを有し、遅延素子ＤＢ０の入力端には、コンパレータ出力信号compが入力され、各遅延素子ＤＢ０〜ＤＢ１５の出力端から、各遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］を出力する。そして、各遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］は、それぞれ、遅延時間Tdb、２×Tdb、・・・１６×Tdbを有し、遅延素子ＤＢは、互いに遅延時間が異なる、複数の前記遅延コンパレータ出力信号を出力する遅延手段の一例として機能する。ここで、Tdb時間の１６倍の時間が周期Tcycleに、ほぼ等しい時間になるようにTdbを調整する。この時間調整の誤差時間は、Tdb時間の１／２以下にすることが望ましい。
【００５５】
フリップフロップＦＦは、フリップフロップＦＦ０〜ＦＦ１５により構成され各遅延コンパレータ出力信号ｆｄを入力する入力端Ｄと、基準クロックclkを入力するクロック入力端ＣＫと、外部からのリセット信号resetを入力する入力端ＳＥＴと、出力信号dloを出力する出力端Ｑと、を有する。
【００５６】
それぞれフリップフロップＦＦ０〜ＦＦ１５のデータ入力端Ｄは、遅延素子ＤＢ０〜ＤＢ１５の出力端にそれぞれ接続されている。クロック入力端ＣＫは、クロック信号発生器４に接続されている。
【００５７】
そしてフリップフロップＦＦは、入力端ＣＫに入力された基準クロックclkが、“Ｌｏｗ”から“Ｈｉ”に立ち上がるときの各遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］の値を、遅延コンパレータ出力信号dlo［０］〜dlo［１５］として出力端Ｑに出力して保持する。なお、“Ｈｉ”から“Ｌｏｗ”に立ち下がるとき、各遅延コンパレータ出力信号ｆｄの値を出力端Ｑに出力して保持するようにしてもよい。
【００５８】
下位ビット生成デコーダ２１は、各遅延素子ＤＢ０〜ＤＢ１５の遅延時間から誤差Tdeltaへ変換するための変換テーブルを有する。そして、下位ビット生成デコーダ２１は、コンパレータ２の出力信号compが変わるタイミング後の、基準クロックの１周期Tcycle以内におけるタイミングにおける、各遅延素子ＤＢ０〜ＤＢ１５の遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］の値のパターンにより、誤差Tdeltaを算出する。
【００５９】
具体的には、誤差Tdeltaに対応し、遅延コンパレータ出力信号dlo［１５：０］から、真の時間幅Ttrueの下位ビットを示す下位ビット信号dec［３：０］を出力する。ここで、遅延コンパレータ出力信号dlo［１５：０］は、遅延コンパレータ出力信号dlo［０］〜dlo［１５］を束ねて表現した１６ビットの信号である。
【００６０】
このように、遅延コンパレータ出力信号dlo［１５：０］に基づき、測定時間幅Tdigitalと真の時間幅Ttrueとの誤差Tdeltaを求める。
【００６１】
次に、上位ビット制御デコーダ２２は、各遅延素子ＤＢ０〜ＤＢ１５の遅延時間から上位ビットカウンタ１５を制御する制御信号c_enを生成するための変換テーブルを有する。そして、上位ビット制御デコーダ２２は、遅延コンパレータ出力信号dlo［１５：０］から上位ビットカウンタ１５を制御するための出力信号clr_enを出力する。このように、誤差算出手段一例としての下位ビット生成回路２０の上位ビット制御デコーダ２２が、誤差に対応した下位ビット出力信号dout［３：０］の前の段階における信号を利用して上位ビットカウンタ１５を制御している。
【００６２】
ここで、図６は、下位ビット生成デコーダ２１および上位ビット制御デコーダ２２の変換の一例を示す変換テーブルである。
【００６３】
この変換テーブルには、各遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］と、これらを束ねた遅延コンパレータ出力信号dlo［１５：０］と、下位ビット信号dec［３：０］と、上位ビット制御デコーダ２２の出力信号clr_enとの対応関係が示されている。各遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］は２進表示、dlo［１５：０］およびdec［３：０］は１６進表示、上位ビット制御デコーダ２２のclr_enは、２進表示だが、電圧の“Ｈｉ”または“Ｌｏｗ”で表されている。
【００６４】
この変換テーブルを実現する論理回路により、下位ビット生成デコーダ２１および上位ビット制御デコーダ２２は、それぞれ、各遅延コンパレータ出力信号dlo［１５：０］から、下位ビット信号dec［３：０］や出力信号clr_enを出力する。
【００６５】
なお、遅延コンパレータ出力信号の値のパターンの数は遅延素子ＤＢ等の遅延手段の数＋１に限られている。それは、図７や図８に示したように、各遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］の出力信号の階段状の形が、順に時間の進行方向にずれていくパターンしかないからである。したがって、遅延素子ＤＢの数が増えても、変換テーブルの規模はそれほど大きくならない。
【００６６】
次に、フリップフロップ２３は、図５に示したように、下位ビット生成デコーダ２１からの下位ビット信号dec［３：０］を入力する入力端Ｄと、基準クロックclkを入力する入力端ＣＫと、下位ビット出力信号dout［３：０］を出力する出力端Ｑと、出力端Ｑの出力信号をラッチするための信号を入力する入力端enと、を有する。
【００６７】
そして、フリップフロップ２３は、入力端enが“Ｌｏｗ”の場合に、下位ビット出力信号dout［３：０］をラッチし、入力端enが“Ｈｉ”であって、基準クロックclkが立ち上がるときに、入力端Ｄの下位ビット信号dec［３：０］の値が、下位ビット出力信号dout［３：０］の値に変わる。
【００６８】
次に、図に基づき、本実施形態にかかるＡ／Ｄ変換器１０の動作、特に下位ビット生成回路２０の動作について説明する。
【００６９】
図７は、図５の下位ビット生成回路２０の動作タイミングを示すタイミングチャートである。
【００７０】
まず、図７に示すように、下位ビット生成回路２０は、Ａ／Ｄ変換前にリセット信号resetにより全てのフリップフロップＦＦを“Ｈｉ”に初期化する。初期化後、図７に示すように、ランプ電圧発生回路５からのスタート信号startが“Ｈｉ”になった後（タイミングｔ1）、Ａ／Ｄ変換が開始される。ここで、スタート信号startにより、ランプ電圧発生回路５によるランプ信号rampの発生動作も開始するものとする。
【００７１】
Ａ／Ｄ変換が開始され、ランプ信号rampと被測定信号であるアナログ入力信号ainの大小関係が変化した時（タイミングｔcomp）、コンパレータ２は、コンパレータ出力信号compを“Ｈｉ”から“Ｌｏｗ”に変化させる。
【００７２】
下位ビット生成回路２０内部で、コンパレータ出力信号compは、遅延素子ＤＢ０の遅延時間Tdbにより、遅延時間としてTdbだけ遅れた信号である遅延コンパレータ出力信号ｆｄ［０］となる。同様に、遅延コンパレータ出力信号ｆｄ［１］は、コンパレータ出力信号compより遅延時間として２×Tdb時間だけ遅れた信号になる。同様に遅延コンパレータ出力信号ｆｄ［２］は、コンパレータ出力信号compより遅延時間として３×Tdb時間だけ遅れた信号となる。このように、遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］は、それぞれ遅延時間Tdbだけ遅れた信号となる。そして、フリップフロップＦＦ０〜ＦＦ１５は、基準クロックclkの立ち上がりで同時にラッチを行う。
【００７３】
次に、上述の動作について図７に基づき詳細に説明する。
【００７４】
図７に示したように、タイミングｔ1からｔ3では、コンパレータ出力信号compが常に“Ｈｉ”なので、フリップフロップＦＦ０〜ＦＦ１５は全て“Ｈｉ”を記憶する。しかし、タイミングｔcompでコンパレータ出力信号compが“Ｈｉ”から“Ｌｏｗ”に変化するので、タイミングｔ4では、遅延時間Tdelayの時間に応じて“Ｈｉ”を記憶するフリップフロップＦＦと“Ｌｏｗ”を記憶するフリップフロップＦＦが存在する。ここで遅延時間Tdelayとは、コンパレータ出力信号compが“Ｈｉ”から“Ｌｏｗ”に変化したタイミングから次の基準クロックclkによりカウントされるタイミングまで、すなわち基準クロックclkが立ち上がるタイミングまでの時間である。
【００７５】
図７では、個々のフリップフロップＦＦまでの遅延時間の違いによって、フリップフロップＦＦ０〜ＦＦ４までが“Ｌｏｗ”を記憶し、フリップフロップＦＦ５〜ＦＦ１５は“Ｈｉ”を記憶した状態を示した。
【００７６】
次に、図８にタイミングｔ4前後を拡大した図を示す。
【００７７】
フリップフロップＦＦ０〜ＦＦ１５の１６個のフリップフロップがタイミングｔ4で記憶したデータにより、同フリップフロップＦＦ群の出力信号であるラッチされた遅延コンパレータ出力信号dlo［１５:０］は、“ＦＦＥ０”となる。
【００７８】
ラッチされた遅延コンパレータ出力信号dlo［１５:０］は、遅延時間Tdelayに相当する値である。
【００７９】
誤差Tdelta＝（Tdb×１６）−Tdelay    ・・・（１）
の関係があるので、遅延時間Tdelayから誤差Tdeltaを求めることができる。下位ビット生成デコーダ２１の変換テーブルにより遅延時間Tdelayに対応した、ラッチされる前の下位ビット信号dec［３:０］（ラッチ後はdout［３：０］）を算出する。
【００８０】
ここで、遅延時間Tdelayは、
Tdelay＝Tdb×（１６−dout［３：０］の１０進法の値）    ・・・（２）
の関係があるので、式（１）と式（２）により、
Tdelta＝Tdb×（dout［３：０］の１０進法の値）・・・（３）
となる。
【００８１】
次に、図９に、図６の変換テーブルの一部に対応した動作タイミングを示すタイミングチャートである。ここには、dec［３:０］が１６進法で“０”、“１”、または、“２”になる時の、タイミングチャートが示されている。
【００８２】
図９に示すように、誤差Tdeltaが大きくなるにつれて、dec［３:０］が“０”、“１”、“２”となる。式（３）より、dec［３:０］＝“０”の時、誤差Tdelta＝０、dec［３:０］＝“１”の時、誤差Tdelta＝Tdb、dec［３:０］＝“２”の時、誤差Tdelta＝２Tdbと測定される。
【００８３】
なお、下位ビット生成デコーダ２１のデコード機能によって、ラッチされた遅延コンパレータ出力信号dlo［１５:０］信号から下位ビット信号dec［３:０］信号に変換する。変換された下位ビット信号dec［３:０］は、Ａ／Ｄ変換器１０の下位ビットに相当する。
【００８４】
次に、上位ビットカウンタ１５と下位ビット生成回路２０との連動について図７に基づき、説明する。
【００８５】
図７に示すように、タイミングｔcompにおいて、コンパレータ出力信号compが”Ｈｉ”から“Ｌｏｗ”に変化したことによりラッチされた遅延コンパレータ出力信号dlo［１５:０］信号は“ＦＦＦＦ”以外の値になる。例えば、図７のタイミングｔ4では、遅延コンパレータ出力信号dlo［１５:０］信号は“ＦＦＥ０”に変わる。
【００８６】
よって、ラッチされた遅延コンパレータ出力信号dlo［１５:０］が“ＦＦＦＦ”以外の値になった時、上位ビットカウンタ１５のカウント動作を停止する必要がある。この上位ビットカウンタ１５の動作を制御する信号が制御信号c_enである。
【００８７】
この制御信号c_enは、Ａ／Ｄ変換開始を指示する信号であるスタート信号startが“Ｈｉ”の状態であることを検出した次の基準クロックclkの立ち上がりから“Ｈｉ”になり、上位ビットカウンタ１５の動作を開始させる。例えば図７では、タイミングｔ2である。
【００８８】
“Ｈｉ”になった制御信号c_enは、ラッチされた遅延コンパレータ出力信号dlo[１５:０]が“ＦＦＦＦ”以外の値になった時に“Ｈｉ”から“Ｌｏｗ”に変化し、上位ビットカウンタ１５の動作を停止させる。例えば図７では、タイミングｔ4において、遅延コンパレータ出力信号dlo［１５:０］信号は“ＦＦＥ０”に変わる。このように、誤差算出手段一例としての下位ビット生成回路２０の上位ビット制御デコーダ２２が、遅延コンパレータ出力信号compの変化を検出した場合に、時間幅測定手段の測定を終了する制御信号を送信する。また、誤差Tdeltaを求める前の信号、例えば遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］の値のパターンにより、下位ビット生成回路２０が、上位ビットカウンタ１５を制御している。
【００８９】
なお、このような動作を上位ビット制御デコーダ２２がするように、図５において、上位ビット制御デコーダ２２の出力信号clr_enに基づき、制御信号c_enが生成されている。
【００９０】
次に、フリップフロップ２３の動作を図７に基づき説明する。
【００９１】
遅延コンパレータ出力信号dlo［１５:０］は、基準クロックclkの立ち上がり毎に変化し、下位ビット信号dec［３：０］も変化するので、図５に示したフリップフロップ２３を用いてラッチし、下位ビット出力信号dout［３:０］信号とする。
【００９２】
下位ビット出力信号dout［３:０］信号がラッチされた時、上位ビットカウンタ１５の動作も停止しているので、図７に示すように、信号valにて、Ａ／Ｄ変換が終了し、dout［１２:０］信号が有効な状態になったことを外部回路に対して示す。
【００９３】
なお、このような動作を行うため、制御信号c_enに基づき信号latch_decや信号valが生成される回路が図５に示されたように構成されている。
【００９４】
以上、これら一連の動作によって、本回路は、アナログ信号をディジタル信号に変換する。
【００９５】
次に、図１０および図１１に基づき、コンパレータ出力信号compの立ち下りと基準クロックclkの立ち上がりとが同時に起きた場合における、下位ビット生成回路２０と上位ビットカウンタ１５との連動の動作の一例を説明する。
【００９６】
Ａ／Ｄ変換器１０の特徴の１つは、制御信号c_enによって下位カウンタの動作と上位カウンタの動作が連動している点である。特に、コンパレータ出力信号compの立ち下りが、基準クロックclkの立ち上がりと同時に発生した場合である。
【００９７】
図１０に下位ビット信号dout（dout［１５:０］）が“４Ｆ”になる場合、図１１に図１０とほぼ同じタイミングでコンパレータ出力信号compが変化し、結果としてdout が“５０”になる場合を例に示した。
【００９８】
図１０は、タイミングｔaの基準クロックclkの立ち上がりで、遅延コンパレータ出力信号ｆｄ［１５:０］＝“1111_1111_1111_1110” (フリップフロップＦＦ０のみが“Ｌｏｗ”を記憶した場合)した場合である。
【００９９】
遅延コンパレータ出力信号ｆｄの結果から、タイミングｔaにおける基準クロックclkの立ち上がりで、ラッチされた遅延コンパレータ出力信号dlo［１５:０］は“ＦＦＦＥ”となる。このdlo［１５:０］が“ＦＦＦＥ”になったことで制御信号c_enが“Ｌｏｗ”になり、上位ビットカウンタ１５のカウント動作を停止する。その結果、上位ビットカウンタ１５結果である上位ビット出力信号dout［１２:４］は“４”となり、下位カウンタの結果である下位ビット出力信号dout［３:０］は“Ｆ”となる。
【０１００】
図１１では、タイミングｔbにコンパレータ出力信号compが“Ｈｉ”から“Ｌｏｗ”に変化したが、その変化をフリップフロップＦＦ０〜ＦＦ１５のいずれも感知しなかった場合の例である。感知しなかった結果、タイミングｔbでは、遅延コンパレータ出力信号ｆｄ［１５:０］=“1111_1111_1111_1111”である。その結果、制御信号c_enは”Ｈｉ”を維持し続ける。次の基準クロックclkの立ち上がりであるタイミングｔcでは、遅延コンパレータ出力信号ｆｄ［１５:０］=“0000_0000_0000_0000”となる。その結果、ラッチされた遅延コンパレータ出力信号dlo［１５:０］は“００００”となる。また、この信号dlo［１５:０］が“００００”になったことにより、制御信号c_enが“Ｌｏｗ”になり、上位ビットカウンタ１５のカウント動作を停止する。その結果、上位ビットカウンタ１５の結果である上位ビット出力信号dout［１２:４］は“５”となり、下位ビット生成回路２０の結果である下位ビット出力信号dout［３:０］は“０”となる。
【０１０１】
このように、下位ビット生成回路２０が上位ビットカウンタ１５を制御するので、コンパレータ出力信号compと基準クロックclkの立ち上がりが同時に発生した場合でも、正常に本回路は動作する。
【０１０２】
以上、本実施形態によれば、コンパレータ出力信号compを基準クロックclkの１周期Tcycleより短い時間遅らせた遅延コンパレータ出力信号dlo［１５：０］に基づき、基準クロックclkの１周期Tcycleより細かい精度で、測定時間幅Tdigitalと真の時間幅Ttrueと誤差Tdeltaを求めることができる。したがって、基準クロックclkを上げることなく、また回路規模の大幅な増大をすることなく、より高い分解能のディジタル出力信号を得ることができる。また遅延素子ＤＢが複数ある場合、並列化も可能なため、Ａ／Ｄ変換時間の大幅な増大をすることなく、より高い分解能のディジタル出力信号を得ることができる。このように、従来のシングルスロープ型Ａ／Ｄ変換器に対して、Ａ／Ｄ変換時間の大幅な増大や、回路規模の大幅な増大をすることなく、より高い分解能のＡ／Ｄ変換器を提供できる。
【０１０３】
また、下位ビット生成回路２０は、基準クロックclkによるカウント動作より高速なカウントが可能になる。本実施形態では４ビットの下位ビット出力信号dout［３：０］を生成するので、同じ分解能を有する従来型のシングルスロープ型Ａ／Ｄ変換器と比較して、１６倍高速な動作速度を有するＡ／Ｄ変換器を実現することが可能となる。すなわち、下位ビット３ビットを１基準クロックで算出できるので、上位ビット９ビット分を算出する時間により、１３ビットの精度を得ることができる。さらに、本実施形態は、下位ビットは１基準クロックしか動作せず、上位ビット９ビット分の動作で実質的に済むため、消費電力やノイズ発生を抑えることができる。
【０１０４】
また、下位ビット生成回路２０に基づき、上位ビットカウンタ１５を制御する。具体的には、下位ビット生成回路２０の下位ビット生成デコーダ２１が、遅延コンパレータ出力信号compの変化を検出した場合に、上位ビットカウンタ１５の測定を終了する制御信号c_enを送信する。この場合、下位ビット生成回路２０と上位ビットカウンタ１５とが連動して、それぞれの出力、下位ビット出力信号dout［３：０］および上位ビット出力信号dout［１２：４］を出すことができ、出力時間を合わせるため、一方の出力を長い時間記憶するための回路が不要であり、回路が簡素化できる。
【０１０５】
特に、下位ビット生成回路２０が測定を終了する制御信号を送信して上位ビットカウンタ１５を終了させることにより、時間幅Tdigitalの測定と誤差Tdeltaの測定とがほぼ同時、すなわち、基準クロックclkの１周期Tcycleのレベル以内に求まるので、下位ビット生成回路２０と上位ビットカウンタ１５との出力のタイミングを合わせる特別な回路を必要とせず、高速にＡ／Ｄ変換を行うことができる。
【０１０６】
また、各遅延素子ＤＢ０〜１５が、互いに遅延時間が異なる、複数の遅延コンパレータ出力信号compを出力し、下位ビット生成回路２０が、複数の遅延コンパレータ出力信号compより、誤差Tdeltaを求める場合、互いに遅延時間が異なる複数の遅延コンパレータ出力信号compにより、コンパレータ２の出力信号が変わるタイミング付近をさらに細かくカバーでき、より高い分解能のディジタル出力信号を得ることができる。
【０１０７】
また、各遅延素子ＤＢ０〜１５が、直列に複数個並び、各遅延素子ＤＢ０〜１５の出力端から、各遅延コンパレータ出力信号compを出力する場合、遅延素子ＤＢが直列に並んでいるため、狭い幅でＡ／Ｄ変換器の回路を構成できる。例えば、イメージセンサにＡ／Ｄ変換器１０を用いた場合、イメージセンサの各ピクセル間の幅に収めるように細長く構成できる。また、同じ遅延時間の遅延素子が使えるため、遅延時間が大きい遅延素子が不要であるため、回路全体を小型化でき、コストダウンも図ることができる。さらに各遅延素子ＤＢからの出力を並列に処理できるため、高速にＡ／Ｄ変換できる。なお、イメージセンサはＣＭＯＳ（Complementary Metal Oxide Semiconductor）タイプでもＣＣＤ（Charge Coupled Device）タイプでもよい。
【０１０８】
さらに、一般にＡ／Ｄ変換器は、動作時のノイズが小さな回路が求められる。本実施形態の下位ビット生成回路２０は、遅延素子ＤＢを使った非同期回路による構成なので、一般的な同期回路と比較してノイズの小さな回路を実現できる。
【０１０９】
また、遅延素子ＤＢの数が、１以上、１６以下である場合、遅延素子ＤＢの数を１６個以下に抑えることにより、直列に並んだ方向の長さが短い回路構成ができるため、小規模で高精度なディジタル出力信号を得ることができる。具体的には、遅延素子ＤＢの数が１６個の場合、遅延素子の大きさは約５μｍ×７μｍであり、直列に並んだ方向の長さが１１２μｍとなる。コンパレータ２の長さを約１００μｍで構成できるので、遅延素子ＤＢの数が１６個の場合、遅延素子の長さが、コンパレータ２とほぼ同じ長さである。
【０１１０】
特に、イメージセンサに用いた場合、Ａ／Ｄ変換器１０を含めたイメージセンサを小型化できる。例えば、イメージセンサに用いる場合、コンパレータ２、カウンタ（上位ビットカウンタ１５、下位ビット生成回路２０）、遅延素子ＤＢ、およびフリップフロップＦＦを画素に対応して並べる必要がある。遅延素子ＤＢの数が１６個でＡ／Ｄ変換器１０を構成する場合、コンパレータ２の長さは約１００μｍ、カウンタの長さは約１０８μｍにそれぞれ構成でき、併せて約２００μｍとなり、遅延素子ＤＢの全体の長さは１１２μｍ、フリップフロップＦＦの全体の長さは約２００μｍであり、併せて、約３１２μｍとなる。
【０１１１】
一方、遅延素子ＤＢの数が３２個でＡ／Ｄ変換器１０を構成する場合、コンパレータ２の長さは約１００μｍ、カウンタの長さは約９６μｍにそれぞれ構成でき、併せて約１９６μｍとなり、遅延素子ＤＢの全体の長さは２２４μｍ、フリップフロップＦＦの全体の長さは約４００μｍであり、併せて約６２４μｍとなり、遅延素子ＤＢとこれに対応したフリップフロップＦＦと併せた長さが、コンパレータ２とカウンタとを併せた長さを大幅に超えてしまう。
【０１１２】
また遅延素子ＤＢの数に関して、イメージセンサの画素サイズを２．５μｍ四方、イメージセンサの画素数を約２００万画素とし、幅５μｍ（画素２個分の幅）のカラム状のＡ／Ｄ変換器を、イメージセンサの画素アレイ（約３０００μｍ角）の上下に配置した場合における画素アレイとＡ／Ｄ変換器とを併せた回路部の上下方向の長さは、遅延素子ＤＢの数が１６個の場合は約４０００（３０００＋５００×２）μｍ、３２個の場合は約４６３０（３０００＋８２０×２）μｍ、６４個の場合は約６１０４（３０００＋１５５２×２）μｍとなる。従来のイメージセンサの場合、画素アレイやコンパレータやカウンタ等を併せた回路部の上下方向の長さは約３５００μｍ、画素アレイやランプ電圧発生回路やクロック信号発生器等を併せた回路部の幅方向の長さは、約４５００μｍとなる。遅延素子ＤＢの数が１６個では、従来に比べ面積の増加が約１０％ほどで済む。したがって、シリコンウエハから取出せるチップの数があまり減少しないため、低コストで高精度、高速のイメージセンサを作成することができる。
【０１１３】
また、下位ビット生成回路２０が、コンパレータ出力信号compが変わるタイミングｔcomp後の、基準クロックclkの１周期Tcycle以内におけるタイミングにおける、遅延コンパレータ出力信号compの値のパターンにより、誤差Tdeltaを算出する場合、遅延コンパレータ出力信号compの値のパターンの数は限られているため、それほど規模の大きくない変換テーブルにより、高速に誤差Tdeltaを算出できる。
【０１１４】
また、比較用の信号として、アナログ回路のランプ電圧発生回路５からのランプ信号をコンパレータ２に入力しているので、Ｄ／Ａ変換器等のアナログ回路が不要で、全体の回路規模が小さくになり、しかも、高速にＡ／Ｄ変換できる。
【０１１５】
なお、Ｄ／Ａ変換器により生成された階段状のランプ信号を比較用の信号としても本Ａ／Ｄ変換器１０により、高分解能で高速にＡ／Ｄ変換できる。
【０１１６】
また、シングルスロープ方式に限らず、２重積分方式等他のＡ／Ｄ変換に対しても、本発明は適用できる。
【０１１７】
また、本実施形態では、遅延素子ＤＢ０〜ＤＢ１５の１６個を用いたが、遅延素子ＤＢ０を省いた構成でもよい。この場合、タイミングチャートにおける説明が多少異なってくるが、遅延素子ＤＢが１つ少ない構成でも、上述した同様な効果を実現できる。
【０１１８】
（第２実施形態）
次に、本発明の第２実施形態に係るＡ／Ｄ変換器について説明する。
【０１１９】
まず、第２実施形態に係るＡ／Ｄ変換器の概要構成について、図１２および図１３を用いて説明する。なお、前記第１実施形態と同一または対応する部分には、同一の符号を用いて異なる構成および作用のみを説明する。その他の実施形態および変形例も同様とする。
【０１２０】
図１２は、本発明の第２実施形態に係るＡ／Ｄ変換器の遅延素子における遅延時間の状態を示す模式図である。図１３は、Ａ／Ｄ変換器の遅延素子における遅延時間の状態を示す模式図である。
【０１２１】
図１２に示すように、本実施形態のＡ／Ｄ変換器１０Ａは、下位ビット生成回路２０Ａが、第１実施形態の下位ビット生成回路２０と異なる。
【０１２２】
図１３に示すように、下位ビット生成回路２０Ａにおける遅延素子は遅延時間Tdb’を有し、第１実施形態における下位ビット生成回路２０の図５のように直列に１６個並んでいる。最大の遅延時間は、Tdb’×１６となり、基準クロックclkの１周期Tcycleより長くなる。そして、下位ビット生成回路２０Ａにおける遅延素子は、基準クロックclkの１周期Tcycle内にある分解能部用の遅延素子と、１周期Tcycle外にある冗長部用の遅延素子とに分けることができる。この冗長部用の遅延素子からの出力が、基準クロックclkの１周期Tcycleより長い時間遅らせた長遅延コンパレータ出力信号である。
【０１２３】
例えば、図１３に示したように、分解能部用の遅延素子が１２個、冗長部用の遅延素子が４個である。これは、確定的な値でなく、Ａ／Ｄ変換器１０Ａが使われる環境温度や、電圧や、各遅延素子の遅延時間Tdb’ばらつきによる。なお遅延時間Tdb’は各遅延素子で異なっていてもよい。
【０１２４】
遅延時間Tdb’の遅延素子以外は、図５に示した第１実施形態における下位ビット生成回路２０とほぼ同じ構成である。
【０１２５】
次に、下位ビット生成回路２０Ａの動作について説明する。
【０１２６】
まず、第１実施形態で説明した下位ビット生成回路２０の動作の前に、予め値が確定した電圧（基準信号）をアナログ入力信号ainとして、コンパレータ２の第１の入力端に入力して、下位ビット生成回路２０Ａの分解能部または冗長部に該当する遅延素子の数を求める。これが、基準信号を入力した際の基準誤差に対応する。
【０１２７】
例えば、コンパレータ２により電圧の値を時間領域に変換した場合、ちょうど１周期Tcycleの整数倍になる入力電圧をコンパレータ２に入力する。そして、次の基準クロックclkが立ち上がるタイミングで、遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］のパターンを測定する。仮に、各遅延素子からの出力の遅れが、１周期Tcycleにすべて収まっていれば、遅延コンパレータ出力信号ｆｄ［０］〜ｆｄ［１５］はすべて“Ｌｏｗ”であるが、図１３に示すように、４個はみ出た分、すなわち、遅延コンパレータ出力信号ｆｄ［１２］〜ｆｄ［１５］が“Ｈｉ”となる。このように、予め、下位ビット生成回路２０Ａの分解能部または冗長部に該当する遅延素子の数を測定しておく。なお、基準誤差を求める際、比較器２の出力信号の代わりに、基準クロックclkに同期し、１周期Tcycle時間だけ“Ｈｉ”の信号（例えば基準クロックclkを２分周した信号）をコンパレータ出力信号compとして、下位ビット生成回路２０Ａに入力してもよい。コンパレータ出力信号compが“Ｈｉ”から“Ｌｏｗ”になるタイミングが、１周期Tcycleとなり、分解能部または冗長部に該当する遅延素子の数を測定することできる。この場合、基準誤差を求めるための信号を容易に作成できる。
【０１２８】
それから、Ａ／Ｄ変換器１０Ａによる測定を第１実施形態のＡ／Ｄ変換器１０と同様に行い下位ビット出力信号dout［３：０］を算出する。但し、誤差Tdeltaへの換算式が異なる。
【０１２９】
次に、下位ビット出力信号dout［３：０］から誤差Tdeltaへの換算式について説明する。
【０１３０】
まず、各遅延素子の遅延時間Tdb'は、
Tdb'＝ 周期Tcycle／分解能部の数        ・・・（４）
となる。ここで、分解能部の数が、基準誤差に対応する。
また遅延時間Tdelayは、
Tdelay＝Tdb'×（分解能部の数−（dout［３：０］の１０進法表記））・・・（５）
となり、誤差Tdeltaは、
Tdelta＝（Tdb'×分解能部の数）−Tdelay    ・・・（６）
となるので、式（４）〜（６）より、
Tdelta
＝Tdb'×（dout［３：０］の１０進法表記）
＝周期Tcycle／分解能部の数×（dout［３：０］の１０進法表記）・・・（７）
となる。
【０１３１】
このように、基準誤差に対応する分解能部の数と、長遅延コンパレータ出力信号を含む複数の遅延コンパレータ出力信号compとに基づき、誤差deltaを算出する。
【０１３２】
以上、本実施形態によれば、冗長部の遅延素子により基準クロックの１周期Tcycleを超えた遅延の長遅延コンパレータ出力信号を利用することにより、基準クロックの１周期Tcycle以内の誤差Tdeltaを求める際の冗長性があるため、遅延素子にばらつきがあったり、温度や駆動電圧等の使用環境が異なったりしても、これらの変動をカバーできる。すなわち、遅延素子のばらつきや環境変動に頑健性を有し、歩留まりがよくなる。また、遅延素子の遅延時間Tdb'に関して最大の遅延時間を１周期Tcycleに合うように調節する必要がなくなり、設計に余裕が生じる。このため、回路の設計時間の短縮や、コスト削減も図れる。
【０１３３】
なお、遅延素子ＤＢの数が１６個であると、例えば、分解能部を１２ビット、冗長部を４ビットのように構成でき、分解能部において少なくとも８ビットあれば、下位ビットを３ビット分は確保できるので、実用上、遅延素子ＤＢの数は１６個が最も好ましい。
【０１３４】
また、基準クロックの１周期Tcycleが、遅延時間Tdb'×８〜Tdb'×１６に収まり、しかも遅延時間Tdb'×１２近傍になるようにすることが好ましい。この場合、回路規模をそれほど大きくせず、高精度で環境変動に頑健性の有するＡ／Ｄ変換器１０Ａを実現できる。
【０１３５】
なお、基準クロックの１周期Tcycleが５ｎｓの場合、式（４）より、５ｎｓ／１６＜Tdb'＜５ｎｓ／８、すなわち、３１２ｐｓ＜Tdb'＜６２５ｐｓの間を遅延素子の遅延時間が変動してもよい。
【０１３６】
（第３実施形態）
次に、本発明の第３実施形態に係るＡ／Ｄ変換器を用いた固体撮像装置について説明する。
【０１３７】
まず、第３実施形態に係る固体撮像装置の概要構成について、図１４および図１５を用いて説明する。
【０１３８】
図１４は、本発明の第３実施形態に係る固体撮像装置の基本構成を示すブロック図である。図１５は、固体撮像装置における列信号読出手段の具体的な構成例を示すブロック図である。
【０１３９】
図１４に示すように、固体撮像装置３０は、画素（ピクセル）Ｐが並べられた固体撮像素子３１と、行信号読出手段３２と、列信号読出手段３３とを備える。
【０１４０】
固体撮像素子３１は、多数の画素Ｐ配列（図示の例の場合、Ｉ行Ｊ列の画素配列）から構成され、光信号を電圧の画像信号に変える。なお、便宜上、４行５列の小規模な画素配列が示されているが、実際には、より大規模な画素配列が用いられる。例えば、いわゆるメガピクセル級の固体撮像素子３１の場合、１０００行１０００列といったオーダーの大規模な画素配列が用いられる。
【０１４１】
行信号読出手段３２および列信号読出手段３３は、固体撮像素子３１内の（Ｉ×Ｊ）個の各画素が生成した画像信号を順次外部へ読み出す。
【０１４２】
行信号読出手段３２は、各行を順番に１行ずつ選択し、選択された行に所属するＪ個の画素からの画像信号をＪ本の列方向信号線Ｌにアナログ画像信号として読み出す処理を行う。例えば、図１４に示す例の場合、まず第１行目が選択され、この第１行目に所属するＪ個（図の例では５個）の画素Ｐからの画像信号が、Ｊ本の列方向信号線Ｌにそれぞれアナログ画像信号として読み出されることになる。
【０１４３】
一方、列信号読出手段３３は、こうして各列の列方向信号線上に読み出されている画像信号を、各列ごとに順番に読み出して、ディジタル信号出力線Loutへと出力する処理を行う。
【０１４４】
次に、列信号読出手段３３の内部構成について、図１５に基づき説明する。
【０１４５】
図１５に示すように、列信号読出手段３３は、各列方向信号線Ｌに接続されたＡ／Ｄ変換器１０と、外部にディジタル出力するか否かのスイッチングを行うスイッチ３５と、スイッチ３５を選択する列選択器３６と、を備える。
【０１４６】
Ａ／Ｄ変換器１０は、列方向に細長く形成されていて、ノイズの影響を受けないように信号源（画素Ｐ）にできるだけ近い場所に設置してある。
【０１４７】
そして、各スイッチ３５の手前にＡ／Ｄ変換器１０が配置されており、Ｊ本の列方向信号線Ｌに読み出されたアナログ画像信号は、スイッチ３５に到達する前にディジタルデータへと変換される構成である。各スイッチ３５は、ディジタル信号出力線Loutに直接接続されており、スイッチ３５を経たディジタルデータは、そのままディジタル信号出力線Loutへと出力される。なお、図示されていないクロック信号発生器４およびランプ電圧発生回路５により、各Ａ／Ｄ変換器１０に基準クロックclkとランプ信号rampが入力される。
【０１４８】
このようにＡ／Ｄ変換器１０を固体撮像装置３０に用いることにより、処理時間の増大をすることなく、より高精度で小型の固体撮像装置３０を提供できる。特に、Ａ／Ｄ変換器１０は細長く形成できるので、各列に対して画素の幅にＡ／Ｄ変換器１０に収めることができ、小型の固体撮像装置３０を実現できる。
【０１４９】
なお、Ａ／Ｄ変換器は、第２実施形態のＡ／Ｄ変換器１０Ａでもよい。また、本発明のＡ／Ｄ変換器は、イメージセンサに限らず、面上に広がった臭いセンサや味覚センサや、温度センサや圧力センサ等にも適用できる。
【０１５０】
さらに、本発明は、上記各実施形態に限定されるものではない。上記各実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【０１５１】
【図１】従来のＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図１に示したＡ／Ｄ変換器が動作した時のタイミングチャートである。
【図３】本発明の第１実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【図４】図３に示すランプ電圧発生回路の構成回路を示すブロック図である。
【図５】図３に示す下位ビット生成回路の構成回路を示すブロック図である。
【図６】図４の下位ビット生成デコーダにおける変換テーブルの例を示す説明図である。
【図７】図５の下位ビット生成回路の動作タイミングを示すタイミングチャートである。
【図８】図７のタイミングｔ4前後のタイミングチャートを示す拡大図である。
【図９】図６の変換テーブルの一部に対応した動作タイミングを示すタイミングチャートである。
【図１０】図５の下位ビット生成回路と上位ビットカウンタとの連動の動作タイミングの一例を示すタイミングチャートである。
【図１１】図１０と同様、他の一例を示すタイミングチャートである。
【図１２】本発明の第２実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【図１３】図１２のＡ／Ｄ変換器の遅延素子における遅延時間の状態を示す模式図である。
【図１４】本発明の第３実施形態に係る固体撮像装置の基本構成を示すブロック図である。
【図１５】図１４に示す固体撮像装置における列信号読出手段の具体的な構成例を示すブロック図である。
【符号の説明】
【０１５２】
２…コンパレータ
４…クロック信号発生器
５…ランプ電圧発生回路
１０、１０Ａ…Ａ／Ｄ変換器
１５…上位ビットカウンタ（時間幅測定手段）
２０、２０Ａ…下位ビット生成回路
２１…下位ビット生成デコーダ（誤差算出手段）
２２…上位ビット制御デコーダ
３０…固体撮像装置
ＤＢ…遅延素子（遅延手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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