(57)【特許請求の範囲】
【請求項１】
絶縁基板上に形成された半導体膜と、前記半導体膜上に積層されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜からなるゲートを有し、前記ゲートに覆われた領域の前記半導体膜をチャネルとするTFTであって、
前記ゲートに覆われていない半導体膜のN型不純物がドープされた領域をソース及びドレインとするN型のTFTと、前記ゲートに覆われていない半導体膜のP型不純物がドープされた領域をソース及びドレインとするP型のTFTが形成されているとともに、
前記半導体膜と同層の半導体膜にN型不純物がドープされた領域を下部容量電極とし、金属膜からなる上部容量電極との間に前記ゲート絶縁膜と同層の絶縁膜を介在させた容量が形成されたTFT基板の製造方法であって、
第１のマスクを透明な領域と不透明な領域と半透明な領域を有するハーフトーンマスクとし、第２のマスクを透明な領域と不透明な領域を有するマスクとして、
第１と第２のマスクを用いて前記N型及びP型のTFTのゲート及び上部容量電極を加工し、
N型TFTのチャネルと、N型TFTのソース及びドレインと、P型TFTのチャネルと、P型TFTのソース及びドレインと、下部容量電極となる領域の半導体膜の不純物濃度を前記第１のマスクと第２のマスクのパターンにより作り分ける工程を含み、
N型TFTのチャネルとN型TFTのソース及びドレインとの境界、及びP型TFTのチャネルとP型TFTのソース及びドレインとの境界が全て、前記ハーフトーンマスクの不透明領域と半透明領域及び不透明領域と透明領域の境界以外で定義されていることを特徴とするTFT基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置や有機発光素子を用いた表示装置に用いられるTFT基板の製造方法に係り、特に、同一基板上にN型とP型の薄膜トランジスタ（TFT）を有するCMOS型のTFT基板の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（以下、TFTと称する場合がある）は液晶表示装置などに用いられるが、基板上に画素のみでなく駆動回路も形成する場合、高い移動度が得られる多結晶Si膜を用いたTFTを用いるのが一般的である。特に、N型とP型の両方のTFTが形成されたいわゆるCMOS型のTFT基板は、N型TFTのみが形成されたTFT基板に比べ、回路設計の自由度が高い利点があるが、従来では製造に用いるマスク数が増加する問題がある。
【０００３】
一般にはP型のTFTのソース及びドレインの形成用に１枚マスクが増加する。しきい値をP型とN型のTFTで個別に調整する場合にはさらに１枚マスク数が増加する。マスクを削減する方法としては、画素電極へのコンタクト工程を削減することが行われている。また、透明な領域と不透明な領域のほかに、半透明な領域を有するいわゆるハーフトーンマスクを用いてマスク数を削減することが行われている。
【０００４】
ハーフトーンマスクを用いて半導体膜と金属膜の加工を統合する方法および画素電極へのコンタクトを削減する方法の例は、たとえば下記特許文献１に、ゲート及びソース及びドレイン形成用のドーピングに用いるマスクを統合する方法は、たとえば下記特許文献２、特許文献３に開示されている。
【０００５】
従来技術による、ハーフトーンマスクを用いたCMOS型のTFT基板のゲート及びドーピングの製造方法の一例を図１９に示す。図１９は、製造方法に用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。  ２枚のマスクMSK１、MSK２及びハーフトーンマスクHMK１の計３枚のマスクでN型TFT、P型TFT及び容量への不純物注入と電極形成を行う。なお、図２０は、前記TFT基板上の部材の各領域とマスクパターンとの対応関係を表によって示している。P型TFTのチャネルPCHの端部は、ハーフトーンマスクHMKの不透明領域BLと透明領域OPの境界で定義されている。また、N型TFTのチャネルNCHの端部は、ハーフトーンマスクHMKの不透明領域BLと半透明領域HTの境界及び不透明領域BLと透明領域OPの境界で定義されている。
【０００６】
また、図２１ないし図２２は、図１９に示したTFT基板の製造方法の一例を示す工程図である。図２１ａ)において、ガラス基板GLS上に下地膜UDCを介してポリシリコンPSIがパターニングされ、その上にゲート絶縁膜GIと金属膜M1とM2が積層されている。そして、ハーフトーンマスクHMKにより、不透明領域BLに対応する厚膜レジストパターンRSTと、半透明領域HTに対応する薄膜レジストパターンTFRを形成する。金属膜M2とM1を一括エッチングして、図２１ｃ）に示す形状とした後、アッシングにより薄膜レジストを除去する。このとき、厚膜レジストの一部も除去され、寸法が縮小される。残ったレジストをマスクとして金属膜M2をエッチングした後、金属膜M１及びゲート絶縁膜GIを介して低濃度でN型不純物を注入し、ゲートオーバーラップドレインGLDを形成し、図２１ｄ）に示す構成とする。レジスト除去後に全面にN型不純物を低加速で高濃度に注入し、金属膜M1及びM2をマスクとしてN型TFTのソース及びドレインNSDを形成する。さらに、別途マスクを用いてレジストパターンRSTを形成し、TFTを保護しつつN型不純物を注入し下部容量電極BDを形成し、図２２ｂ)に示す構成とする。レジスト除去後、図２２ｃ）に示すように、N型TFT及び容量を覆うレジストパターンRSTを別途マスクを用いて形成し、P型不純物をN型不純物より高濃度で注入し、P型TFTのソース及びドレインPSDを形成し、レジストを除去して、図２２ｄ）に示す構成を得る。計３枚のマスクによりN型及びP型のゲート、ソース及びドレイン、及び下部容量電極が形成される。
【特許文献１】SID 07 DIGEST p.73, (2007)
【特許文献２】特開2002-217429号公報
【特許文献３】特開2007-72451号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述したTFT基板の製造方法は、半導体膜と金属膜の加工をハーフトーンマスクにより統合する場合、半導体膜からなるチャネルへの金属汚染を避けるため別途絶縁膜を設けるなど製造工程が増加する問題がある。
【０００８】
また、画素電極へのコンタクトを削減する場合、画素電極のレイアウトに制約が生じて開口率が低下する問題がある。ゲート形成とドーピングのみを統合する方法では開口率に影響する画素電極周りのレイアウトを変更することなくマスク数が削減できる利点があるが、従来ではTFT特性に影響するチャネル長を安定して形成するという点において不十分であった。具体的には、ハーフトーンマスクの不透明領域の境界を用いてソース及びドレインとチャネルの境界を定義するパターンを用いており、レジストアッシング時の後退量のバラつきにより、チャネル長が一定しない問題があった。例えば上述した図１９の構成例では、その製造工程である図２１ｄ）において、P型TFTのゲートPGT及びN型TFTのゲートNGTの第２の金属膜M2が、ハーフトーンマスクの不透明領域に対応するレジストパターンをアッシングしたパターンにより形成されており、レジストパターンRSTのアッシングによる後退量の影響を受けるため、寸法精度が低下する。ゲートPGTの第２金属膜は図２２ｃ）に示すようにP型TFTのチャネルPCHに、ゲートNGTの第２金属膜は図２１のｄ）に示すようにN型TFTのチャネルNCHに対応しており、チャネル長の寸法精度が低下する。
【０００９】
また、従来法ではハーフトーンマスクを用いても、N型とP型のTFTのしきい値を個別に調整するためには、チャネルの不純物濃度を調整するためのマスクが別途必要となる問題があった。
【００１０】
本発明は、ハーフトーンマスクを用いてマスク数を削減しつつ、これらの不具合が解消された製造工程を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
（１）本発明によるTFT基板の製造方法は、たとえば、絶縁基板上に形成された半導体膜と、前記半導体膜上に積層されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜からなるゲートを有し、前記ゲートに覆われた領域の前記半導体膜をチャネルとするTFTであって、
前記ゲートに覆われていない半導体膜のN型不純物がドープされた領域をソース及びドレインとするN型のTFTと、前記ゲートに覆われていない半導体膜のP型不純物がドープされた領域をソース及びドレインとするP型のTFTが形成されているとともに、
前記半導体膜と同層の半導体膜にN型不純物がドープされた領域を下部容量電極とし、金属膜からなる上部容量電極との間に前記ゲート絶縁膜と同層の絶縁膜を介在させた容量が形成されたTFT基板の製造方法であって、
第１のマスクを透明な領域と不透明な領域と半透明な領域を有するハーフトーンマスクとし、第２のマスクを透明な領域と不透明な領域を有するマスクとして、
第１と第２のマスクを用いて前記N型及びP型のTFTのゲート及び上部容量電極を加工し、
N型TFTのチャネルと、N型TFTのソース及びドレインと、P型TFTのチャネルと、P型TFTのソース及びドレインと、下部容量電極となる領域の半導体膜の不純物濃度を前記第１のマスクと第２のマスクのパターンにより作り分ける工程を含み、
N型TFTのチャネルとN型TFTのソース及びドレインとの境界、及びP型TFTのチャネルとP型TFTのソース及びドレインとの境界が全て、前記ハーフトーンマスクの不透明領域と半透明領域及び不透明領域と透明領域の境界以外で定義されていることを特徴とする。
【００１３】
本発明によれば、ハーフトーンマスクの寸法精度が低下するパターンをチャネルとソース及びドレインの境界の定義に用いないことで、マスク数を削減しつつチャネル長を安定して形成できる。
【００２１】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２２】
本発明によるTFT基板の製造方法によれば、ハーフトーンマスクの寸法精度が低下するパターンをチャネルとソース及びドレインの境界の定義に用いないことで、マスク数を削減しつつチャネル長を安定して形成できるようになる。
【００２３】
また、本発明によるTFT基板の製造方法によれば、N型TFTとP型TFTのチャネルの不純物濃度を、マスク数を増加することなく個別に制御できるようになる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明によるＴＦＴ基板の製造方法を図面を用いて説明する。
【００２５】
〈第１の実施例〉
図１は、本発明による第１の実施例の製造方法に用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。
【００２６】
図１において、透明領域と不透明領域（図中ＢＬで示す）を有する通常のマスクMSKと、透明領域と半透明領域（図中ＨＴで示す）と不透明領域（図中ＢＬで示す）を有するハーフトーンマスクHMKの計２枚のマスクを用い、P型及びN型TFTのソース及びドレインPSD及びNSD、チャネルPCH及びNCHと、容量の上部電極UD、下部電極BDが作り分けられている。
【００２７】
また、図２は、TFT基板上の部材の各領域とマスクパターンとの対応関係を示した表である。すなわち、図２において、N型TFTのチャネルNCH及びP型TFTのチャネルPCHは、通常のマスクMKSの不透明領域BLにより遮光され未露光となり、ハーフトーンマスクHMKの半透明領域HTでハーフ露光される領域に形成されることを示している。また、N型TFTのソース及びドレインNSDは、通常マスクMSKの透明領域で露光され、ハーフトーンマスクHMKの半透明領域HTでハーフ露光される領域に形成されることを示している。なお、本例では、下部容量電極に接続され、上部容量電極に覆われていない半導体膜からなる引出し電極LDも、同じマスクの領域により形成される。
【００２８】
また、P型TFTのソース及びドレインPSDは、通常マスクMSKの不透明領域BLで遮光され未露光となり、ハーフトーンマスクHMKの半透明領域HTでハーフ露光される領域に形成されることを示している。
【００２９】
本構成では、P型TFTのチャネルPCHはハーフトーンマスクの半透明領域HTのパターン規定されており、不透明領域BLとの境界を含まない。また、N型TFTのチャネルNCHは、通常マスクMSKの不透明領域BLのパターンで規定されており、同様にハーフトーンマスクHMKの不透明領域BLの境界を含まない。よって、後述するようにアッシング時のレジストパターンの縮小の影響がなく、チャネルの精度の低下を抑制できる効果を奏する。
【００３０】
なお、本例では、N型のTFTのチャネル端に、ゲートに覆われていない低濃度のN型領域LDDが接続された、いわゆるLDD（Lightly-Doped-Drain）型のTFTとなっている。LDD型のTFTは、耐圧に優れ、またリーク電流が少ないという利点を有するからである。
【００３１】
図３ないし図５は、図１に示すTFT基板の製造方法の一実施例を示した工程図である。図３及び図４は断面図を示し、図５は平面図を示す。
【００３２】
まずガラス基板GLS上に下地膜UDCを介して多結晶Si膜PSIを形成する。下地膜UDCには例えばプラズマCVDを用いて堆積したシリコン窒化膜とシリコン酸化膜の積層膜を用いる。多結晶Si膜PSIの形成にはシランを原料とするアモルファスSi膜をプラズマCVDにより形成後、レーザを用いて結晶化するなど公知の方法を用いることができる。多結晶Si膜PSIを別途マスクを用いたホトリソグラフィ技術により加工した後、Si酸化膜からなるゲート絶縁膜GIをTEOS（Tetra-Ethyl-Ortho-Silicate）を用いたプラズマCVD法により堆積する。ゲート絶縁膜GIの厚さは30nm以上150nm以下、望ましくは100nm程度とする。  さらに第１の金属膜M1、第２の金属膜M2をスパッタにより堆積して図３のａ)及び図５のａ)に示す構成とする。第１の金属膜M１としてはTiまたはTiN膜、第２の金属膜M2としてはMoまたはMoW合金膜を用いる。第１の金属膜M1と第２の金属膜M2はそれぞれ独立に選択エッチングできる組み合わせとする。また、第１の金属膜M1は厚さ20nmから50nm程度、望ましくは30nm程度とし、第２の金属膜M2は100nm以上300nm以下、望ましくは200nm程度とする。なおゲート絶縁膜GIの形成後、または形成前に、必要に応じて前記多結晶Si膜PSIにしきい値調整用の不純物注入を行うことができる。
【００３３】
レジストを塗布した後、通常マスクMSKを用いてレジストを露光・現像し、図３ｂ）に示すレジストパターンRSTを形成する。レジストパターンRSTをマスクとして第２の金属膜M2をエッチングする。エッチングには燐酸、硝酸の混合液を用いたウェットエッチングを用いることができる。このとき、第２の金属膜M2がレジストパターンより１um程度に後退した形状になるよう、いわゆるサイドエッチングを用いて加工する。さらにレジストパターンRSTをマスクとし、第１の金属膜M1及びゲート絶縁膜GIを通してN型TFTのソース及びドレインNSDおよび下部容量電極BDとなる多結晶Si膜PSIにN型の不純物を注入し、図３ｃ)及び図５ｂ)に示す構成とする。N型不純物としてはリンイオンを70keV程度に加速し、ドーズ量を1×10の15乗/cm2程度注入する。レジストを除去した後、80keV程度の加速でドーズ量1×10の13乗/cm2程度の低濃度でN型不純物となるリンを注入し、N型TFTのゲート端付近に低濃度のN型領域LDDを形成し図３ｄ)及び図５ｃ)に示す構成とする。ついでハーフトーンマスクHMKを用い、厚みの異なるレジストパターンを形成する。なお、本例ではいずれもレジストとしては露光された部分が除去される、いわゆるポジ型のレジストを用いる。マスクの半透明領域HTのレジストをハーフ露光してレジストを部分的に残し、薄膜レジストパターンTFRとする。同時に、不透明領域BLに対応する未露光領域に通常の厚さのレジストパターンRSTを形成して図４ａ)に示す構成とする。次にレジストパターンTFR及びRSTをマスクとして第２の金属膜M2をエッチングする。さらに、ハーフトーンマスクHMKで露光されレジストパターンが形成されていない領域にP型不純物を注入し、P型TFTのソース及びドレインPSDを形成して図４ｂ）及び図５ｄ）に示す構成とする。P型不純物としてはB(ボロン)を用い、加速電圧30keV程度でドーズ量1×10の15乗/cm2程度を注入する。本例ではP型TFTのソース及びドレインPSDにはN型不純物が注入されないため、P型不純物のドーズ量はN型不純物のドーズ量と独立に定めることができ、注入量を削減することができる利点がある。レジストをアッシングして薄膜レジストパターンを除去した後、図４ｃ）及び図５ｅ)に示すように、第１金属膜M1をエッチングし、P型TFTのゲートPGTとN型TFTのゲートNGT及び上部容量電極UDを形成する。アッシングには酸素を含むガスによるプラズマアッシングを用い、薄膜レジストのみが開口されるようアッシング時間を調整する。第１の金属膜M1のエッチングにはドライエッチを用い、第２の金属膜M2及びアッシング後に残留した厚膜レジストRSTをマスクとして加工する。加工後、レジストを除去して図４ｅ)及び図５ｆ)に示す構成としN型及びP型のTFTと容量を形成する。
【００３４】
上述した実施例によれば、従来３枚のマスクを使用していたゲート及びN型とP型のTFTのソース及びドレインと容量電極の加工を２枚のマスクのみで行うことができる。また、TFTのチャネルにアッシング時にレジストパターンが縮小するハーフトーンマスクの不透明領域由来のパターンを用いていないため、チャネル長の精度の低下が抑制され、均一な特性のTFTを製造することができる。
【００３５】
図２３ないし図２５は本発明によるTFT基板の製造方法を用いて製造される液晶表示装置用のTFT基板の例である。
【００３６】
図２３に示すように、ガラス基板GLS上に画像を表示する画素PXLがマトリックス状に複数形成され、それぞれの画素を独立に駆動するゲート線GLN及びドレイン線DLNが形成されている。画素を駆動するための走査回路VDRと、映像信号を分配するための信号線駆動回路HDRが同じくTFTを用いて形成されている。N型及びP型のTFTは走査回路VDR及び信号線駆動回路HDRに用いられる。また、画素にはたとえばN型TFTと容量が形成される。
【００３７】
図２４は画素部分の断面図、図２５は画素の平面図を示している。図２４は図２５におけるXXIV−XXIV線における箇所の断面を示している。
【００３８】
図２４に示すように、本発明によるN型TFTであるNTFTと、容量CSTがガラス基板GSL上に形成されている。図４ｄ)に示した工程の後に、層間絶縁膜ILIを堆積し、ホトリソグラフィ技術によりコンタクトホールCNTを形成し、さらに配線DLMを形成してTFTのドレインNSDと接続する。SiN膜からなる無機保護膜PASを形成後、感光性有機膜からなる有機保護膜OPCを形成し、無機保護膜PASにスルーホールTHを形成する。最後にITO(Indium-Tin-Oxide)からなる透明電極をスパッタにより形成したのち、画素電極ITOに加工して図２４に示す構造のTFT基板を得る。本発明の方法では、層間絶縁膜ILIの堆積以降は従来の製造工程と変更なく、画素電極の形状も従来の方法と同じとすることができるため、マスク削減に伴う開口率の減少は抑制される。
【００３９】
〈第２の実施例〉
図６は、本発明による第２の実施例の製造方法に用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。また、図７はTFT基板上の部材の各領域とマスクパターンとの対応関係を示した表である。
【００４０】
図６において、P型TFTのチャネルPCHが通常マスクMSKの不透明領域BLにより未露光とされ、ハーフトーンマスクMSKの透明領域で露光された領域に形成されている。
【００４１】
また、N型TFTのチャネルNCHが通常マスクMSKの不透明領域BLにより未露光とされハーフトーンマスクHMKの半透明領域HTによりハーフ露光された領域に形成されている。
【００４２】
また、P型TFTのソース及びドレインPSDが通常マスクMSKの透明領域で露光されハーフトーンマスクHMKの透明領域で露光された領域に形成されている。
【００４３】
また、N型TFTのソース及びドレインNSDが通常マスクMSKの透明領域で露光されハーフトーンマスクHMKの半透明領域によりハーフ露光された領域に形成されている。なお、引出し電極LDも同じ領域で形成される。
【００４４】
また、下部容量電極BDが、通常マスクMKSの透明領域で露光されハーフトーンマスクHMKの不透明領域BLで未露光とされた領域に形成されている。なお、本例では、配線WRが通常マスク及びハーフトーンマスクのいずれでも未露光とされた領域に形成される。
【００４５】
本例では、P型TFTのチャネルPCH及びN型TFTのチャネルNCHはいずれも通常マスクMSKの不透明領域BLに由来し、アッシング時にパターンがレジスト後退の影響を受けるハーフトーンマスクHMKの不透明領域と半透明領域の境界及び不透明領域と透明領域の境界を含まないようになっている。よって、チャネル長の寸法精度の低下が抑制されている。
【００４６】
図８ないし図１０は図６に示した構成のTFT基板の製造方法の例である。図８と図９は断面図、図１０は平面図を示す。第１の実施例と同様に、ガラス基板GLS上に下地膜UDCを介して多結晶Si膜からなる半導体膜PSIを複数の領域に形成し、その上にゲート絶縁膜GI、第１の金属膜M1、第２の金属膜M2を順次積層し、図８ａ)及び図１０ａ)に示した構成とする。なおゲート絶縁膜GIの形成後または形成前に半導体膜PSIにN型TFT用のしきい値調整用の不純物注入を行う。
【００４７】
通常マスクMSKを用いてレジストパターンRSTを形成し、図８ｂ）に示す構成とする。該レジストパターンRSTをマスクとして第２の金属膜M2及び第１の金属膜M1を加工する。この時、第２の金属膜M2及び第１の金属膜M1はレジストパターンRSTより後退した形状に加工する。レジストパターンRSTをマスクとしてN型不純物を注入してN型TFTのソース及びドレインNSD及び下部容量電極BDを形成し、図８ｃ）及び図１０ｂ）に示す構成とする。このとき、P型TFTのソース及びドレインPSDにもN型不純物が注入される。レジスト除去後にN型不純物を低濃度で注入し、レジストパターンRSTから第２の金属膜M2及び第１の金属膜M1が後退した領域に低濃度不純物領域LDDを形成して、図８ｄ）及び図１０ｃ）に示す構成とする。さらに、第３の金属膜M3をスパッタ後、ハーフトーンマスクHMKを用いて厚みの異なるレジストパターンRST'を形成し、図８ｅ)に示す構成とする。第３の金属膜M3及びゲート絶縁膜GIを通し、第２の金属膜M2及びレジストパターンRST'をマスクとしてP型不純物を注入し、P型TFTのソース及びドレインPSDを形成して図９ａ)及び図１０ｄ）に示す構成とする。P型不純物の注入量は、図8c)においてN型TFTのソースドレインNSDを形成する際に注入したN型不純物の濃度より大とし、ソースドレインPSDがP型となるように調整される。例えば、N型不純物の注入量を1×1015/cm2とし、P型不純物の注入量を2×1015/cm2とする。第３の金属膜M3はP型不純物が透過できるように例えば厚さ30nmのMoとする。さらに、第３の金属膜M3及び第２の金属膜M2をエッチングし、第１の金属膜M1のみからなるP型TFTのゲートPGTを形成した後、P型TFTのしきい値を調整するための低濃度のN型不純物注入を第１の金属膜M1及びゲート絶縁膜GIを通してチャネルPCHに行い、図９ｂ)及び図１０ｅ）に示す構成とする。注入量はLDDを形成する際の注入量よりもさらに少なく、例えば2×10の12乗/cm2のドーズ量とする。レジストをアッシングして薄膜レジスト部分を除去し、さらに第３の金属膜M3及び第２の金属膜M2を除去し、第１の金属膜M1のみからなるN型TFTのゲートNGTを形成すると同時に、第３の金属膜M3からなる上部容量電極UDを形成して図９ｃ）及び図１０ｆ）に示す構成とする。レジストを除去してP型及びN型のTFTと容量が形成された図９ｄ）及び図１０ｇ）に示す構成を得る。また、本例では同時に第1の金属膜M1、第２の金属膜M2、第３の金属膜M3の積層からなる配線WRを形成でき、低抵抗な配線として用いることができる。なお、図９ｄ）に示す工程の後に図２４に示したのと同様な配線及び画素電極を形成することによって、液晶表示用のTFT基板とすることができる。
【００４８】
本例では、第１の実施例に比べてもマスクを増やすことなく、P型とN型のチャネルに異なる濃度の不純物を注入することで、P型TFTとN型TFTのしきい値を個別に調整することができる利点を有する。
【００４９】
〈第３の実施例〉
図１１は、本発明による第３の実施例の製造方法に用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。また、図１２はTFT基板上の部材の各領域とマスクパターンの対応関係を示した表である。
【００５０】
図１１において、P型TFTのチャネルPCHが通常マスクの不透明領域BLにより未露光とされ、ハーフトーンマスクHMKの半透明領域HTによりハーフ露光された領域に形成される。また、N型TFTのチャネルNCHが、通常マスクMSKの不透明領域BLにより未露光とされ、ハーフトーンマスクHMKの不透明領域BLにより未露光とされた領域に形成される。また、P型TFTのソース及びドレインPSDが、通常マスクMSKの透明領域により露光され、ハーフトーンマスクHMKの半透明領域によりハーフ露光された領域に形成される。また、N型TFTのソース及びドレインNSDが、通常マスクの透明領域で露光され、ハーフトーンマスクの不透明領域で未露光とされた領域に形成される。また、下部容量電極BDが、通常マスクの不透明領域BLにより未露光とされ、ハーフトーンマスクHMKの透明領域で露光された領域に形成される。なお、下部容量電極BDに接続され、上部容量電極UDに覆われていない半導体膜からなる引出し電極LDが、通常マスクMSK及びハーフトーンマスクHMKの透明領域でそれぞれ露光された領域に形成されている。
【００５１】
本例においても、P型TFTのチャネルPCHおよびN型TFTのチャネルNCHは、通常マスクの不透明領域により定義されており、ハーフトーンマスクの不透明領域と透明領域及び不透明領域と半透明領域の境界を含まないようになっている。よって、アッシング時のレジスト変形の影響を受けずチャネル寸法が安定する効果を奏する。
【００５２】
図１３ないし１４は、図１１に示したTFT基板の製造方法の工程を示す図である。
【００５３】
まず、図１３ａ)ではガラス基板GLS上に下地膜UDCを介し多結晶Siからなる半導体膜PSIが形成されており、さらにその上にゲート絶縁膜GIと第１の金属膜M1が積層された状態となっている。なお、必要に応じ、第１の金属膜M1の形成前にN型TFTのしきい値調整用の低濃度のP型不純物の注入を多結晶Si膜PSIに行う。次いで、ハーフトーンマスクHMKを用いて、半透明領域HTによりハーフ露光された領域に薄膜レジストパターンTFRを、不透明領域BLにより未露光となる領域に厚膜レジストパターンRTSをそれぞれ形成し、図１３ｂ）に示す構成とする。レジストをマスクとして第１の金属膜M1をエッチングし、レジスト及び第１の金属膜M1をマスクとしてN型不純物を注入し、下部容量電極BDに第１のN型不純物注入を行う。第１の金属膜M1は不純物注入においてマスクとなるよう、厚さ200nm程度の高融点金属で形成される。さらに、アッシングにより薄膜レジストを除去した後、再度第１の金属膜M1をエッチングし、P型TFTのチャネルPCHとなる領域にP型TFTのしきい値調整用の低濃度のN型不純物注入を行い、図１３ｄ）に示す構成とする。レジスト除去後に第２の金属膜M1をスパッタにより積層した後、通常マスクMSKを用いてレジストパターンRSTを形成して、図１４ａ）に示す構成とする。レジストパターンRST及び第１の金属膜M1をマスクとして、第２の金属膜M2及びゲート絶縁膜GIを通してP型不純物を注入し、P型TFTのソース及びドレインPSDを形成し、図１４ｂ）に示す構成とする。この時、引出し電極LDとなる領域にもP型不純物が注入される。なお第２金属膜M2には、注入されるP型不純物に対して透過性をもつよう、厚さ50nm程度の薄い金属膜を用いる。
【００５４】
さらに、レジストをマスクとして第２の金属膜M2及び第１の金属膜M1をエッチングする。エッチングは第２の金属膜M2および第１の金属膜M1を一括して行い、第２の金属膜M2がレジストから後退した形状に加工する。例えば、第１の金属膜M1及び第２の金属膜M2をMoW合金で形成し、燐酸と硝酸を含むエッチング液で加工することができる。レジストをマスクとして第２のN型不純物注入を行いN型TFTのソース及びドレインNSDを形成し、図１４ｃ）に示す構成とする。この時、引出し電極LDとなる領域およびP型TFTのソース及びドレインとなる領域にもN型不純物が注入される。P型TFTのソース及びドレインをP型とするため、第２のN型不純物注入のドーズ量は、P型不純物注入のドーズ量よりも少なく設定される。また、引出し電極LDを下部容量電極BDと同じN型とするため、第１及び第２のN型不純物注入のドーズ量の和は、P型不純物注入のドーズ量より小となるように設定される。例えば、第１のN型不純物注入のドーズ量を1×10の15乗/cm2とし、第２のN型不純物注入のドーズ量を5×10の14乗/cm2とし、P型不純物注入のドーズ量を1×10の15乗/cm2とすれば、N型TFTのソース及びドレインNSDは5×10の14乗/cm2のN型不純物によりN型に、P型TFTのソース及びドレインPSDは5×10の14乗/cm2のN型不純物と1×10の15乗/cm2のP型不純物によりP型に、引出し電極LDは第１及び第２のN型不純物注入による1.5×10の15乗/cm2のN型不純物と1×10の15乗/cm2のP型不純物によりN型にそれぞれドーピングされる。
【００５５】
さらに、レジストを除去後、全面に低加速で低濃度のN型不純物を、第１の金属膜M1及び第２の金属膜M2をマスクとして注入し、N型TFTのチャネル端に低濃度不純物領域LDDを形成して、図１４ｄ）に示す構成を得る。この時、N型不純物の注入加速電圧は第２の金属膜M2でも遮蔽されるよう調整される。例えば、厚さ100nmのゲート絶縁膜及び厚さ50nmのMoW合金からなる第２金属膜に対し、リンイオンを注入する場合、加速電圧を50keV程度とする。
【００５６】
本例でも、P型TFTのチャネルPCH及びN型TFTのチャネルNCHはいずれも通常マスクの不透明領域により定義され、ハーフトーンマスクの不透明領域と半透明領域の境界及び不透明領域と透明領域の境界のいずれも含まないため、アッシングによるレジスト後退によるパターン精度の低下の影響がなくなる。また、本例においても、第１の実施例と同じマスク数で、P型TFTとN型TFTのしきい値を個別に調整できる利点を有する。また、第１及び第２の各実施例と同様に、配線工程を追加して液晶用のTFT基板を得ることができる効果を奏する。
【００５７】
〈第４の実施例〉
図１５は、本発明による第３の実施例の製造方法に用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。また、図１６はTFT基板上の部材の各領域とマスクパターンの対応関係を示した表である。
【００５８】
図１５において、P型TFTのチャネルPCHが通常マスクMSKの不透明領域BLにより未露光とされ、ハーフトーンマスクHMKの不透明領域BLにより未露光とされた領域に形成される。また、N型TFTのチャネルNCHが、通常マスクMSKの不透明領域BLにより未露光とされ、ハーフトーンマスクHMKの半透明領域HTによりハーフ露光された領域に形成される。また、P型TFTのソース及びドレインPSDが、通常マスクMSKの透明領域で露光され、ハーフトーンマスクHMKの不透明領域BLで未露光とされた領域に形成される。また、N型TFTのソース及びドレインNSDが、通常マスクMSKの透明領域で露光され、ハーフトーンマスクHMKの半透明領域HTでハーフ露光された領域に形成される。また、下部容量電極BDが、通常マスクMSKの不透明領域BLで未露光とされ、ハーフトーンマスクの透明領域で露光された領域に形成される。
【００５９】
なお、本例では、引出し電極LDが通常マスクの透明領域で露光され、ハーフトーンマスクの透明領域で露光された領域に形成される。本例は、N型TFTのチャネル端にゲートNGTに覆われた低濃度のN型不純物がドープされた領域GLDが形成された、いわゆるGOLD（Gate-Overlap-Drain）型のTFTを形成する例としている。
【００６０】
本例においても、P型TFT及びN型TFTのチャネルはいずれも通常マスクの不透明領域により定義されており、アッシング時の精度低下があるハーフトーンマスクの不透明領域と透明領域及び不透明領域と半透明領域の境界に由来しないため、チャネルを高精度に形成できる利点を有する。
【００６１】
図１７ないし図１８は、図１６に示したTFT基板の製造方法の工程を示す図である。
【００６２】
第一の実施例の場合と同様に、まず、図１８ａ)に示す構成を形成する。この場合も、必要に応じ、第１の金属膜M1及び第２の金属膜M2の形成前に、P型TFTのしきい値を調整するための低濃度のN型不純物注入を多結晶Si膜に行っている。次に通常マスクMSKを用いてレジストパターンRSTを形成し、図１８ｂ）に示す構成とする。第２の金属膜M2と第１の金属膜M１を順次エッチングした後にP型不純物を注入し、P型TFTのソース及びドレインPSDを形成して、図１８ｃ）に示す形状とする。この時、N型TFTのソース及びドレインNSD及び引出し電極LDとなる領域にもP型不純物が注入される。また、第２の金属膜M2がレジストパターンより後退した形状とし、第１の金属膜M1はレジストパターンとほぼ同じ形状とする。このような形状は、例えば第２の金属膜M2にMoW合金、第１の金属膜M1にTaを用い、第１の金属膜M1及び第の２金属膜M2をドライエッチにより加工した後、第２の金属膜M2のみをエッチングするエッチング液を用いて後退させる方法により形成できる。レジストを除去した後、ハーフトーンマスクHMKを用いて厚膜レジストパターンRSTと薄膜レジストパターンTFRを形成し、図１8ａ)に示す構成とする。レジストをマスクとし、容量部の第２の金属膜M2をエッチングして第１の金属膜M1のみからなる上部容量電極UDを形成する。さらに、第２の金属膜M2及びゲート絶縁膜GIを通して第１のN型不純物注入を行い下部容量電極BDおよび引出し電極LDにN型不純物を注入して、図１8ｂ)に示す構成とする。アッシングにより薄膜レジストを除去した後、第２の金属膜M2及びレジストパターンをマスクとして低濃度のN型不純物注入を行い、低濃度領域GLDを形成する。また、第１のN型不純物注入より低加速で第１の金属膜M1と第２の金属膜M2及びレジストをマスクとして第２のN型不純物注入を行い、N型TFTのソース及びドレインNSDを形成して、図１8ｃ)に示す構成とする。下部容量電極BDがN型となるよう、第１のN型不純物のドーズ量をP型不純物の注入量より多くする。また、N型TFTのソース及びドレインNSDがN型となるよう、第２のN型不純物のドーズ量をP型不純物の注入量より多くする。さらに第２の金属膜M2をエッチングして第１の金属膜M2のみからなるN型TFTのゲートNGTを形成し、第１の金属膜M2を通してN型TFTのしきい値を調整するためチャネルNCHに低濃度P型不純物注入を行い、図１8ｄ）に示す構成とする。この場合のP型不純物の注入ドーズ量は低濃度N型領域GLDの形成に用いたN型不純物量よりも小さく設定する。例えば、低濃度N型不純物注入のドーズ量を3×10の13乗/cm2とし、しきい値調整用のP型不純物注入のドーズ量を3×10の12乗/cm2とする。さらにレジストを除去し、図１8ｅ)に示すように、同一基板上にP型TFTとN型TFT及び容量を形成する。
【００６３】
本例においても、N型TFTとP型TFTのしきい値を個別に調整できるという利点を有する。また、第１の例と同様に、配線及び画素電極を形成して、液晶表示用のTFT基板を形成することもできる。
【００６４】
なお、以上の説明においては液晶表示装置用のTFT基板の例を挙げたが、本発明は液晶のほか、有機発光素子を用いた表示装置、TFTを用いたセンサが内蔵された半導体装置など、TFT基板を用いた他の公知な装置にも適用することができる。
【００６５】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いてもよい。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００６６】
【図１】本発明によるTFT基板の製造方法（第１の実施例）において、それに用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。
【図２】図１に示すTFT基板上の部材の各領域とマスクパターンとの対応関係を示した表である。
【図３】本発明によるTFT基板の製造方法の第１の実施例を図４とともに示す断面工程図である。
【図４】本発明によるTFT基板の製造方法の第１の実施例を図３とともに示す断面工程図である。
【図５】本発明によるTFT基板の製造方法の第１の実施例を示す平面工程図である。
【図６】本発明によるTFT基板の製造方法（第２の実施例）において、それに用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。
【図７】図６に示すTFT基板上の部材の各領域とマスクパターンとの対応関係を示した表である。
【図８】本発明によるTFT基板の製造方法の第２の実施例を図９とともに示す断面工程図である。
【図９】本発明によるTFT基板の製造方法の第２の実施例を図８とともに示す断面工程図である。
【図１０】本発明によるTFT基板の製造方法の第２の実施例を示す平面工程図である。
【図１１】本発明によるTFT基板の製造方法（第３の実施例）において、それに用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。
【図１２】図１１に示すTFT基板上の部材の各領域とマスクパターンとの対応関係を示した表である。
【図１３】本発明によるTFT基板の製造方法の第３の実施例を図１４とともに示す断面工程図である。
【図１４】本発明によるTFT基板の製造方法の第３の実施例を図１３とともに示す断面工程図である。
【図１５】本発明によるTFT基板の製造方法（第４の実施例）において、それに用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。
【図１６】図１５に示すTFT基板上の部材の各領域とマスクパターンとの対応関係を示した表である。
【図１７】本発明によるTFT基板の製造方法の第４の実施例を図１８とともに示す断面工程図である。
【図１８】本発明によるTFT基板の製造方法の第４の実施例を図１７とともに示す断面工程図である。
【図１９】従来のTFT基板の製造方法において、それに用いられるマスクパターンとそれによって得られるTFT基板の構成を示す図である。
【図２０】図１９に示すTFT基板上の部材の各領域とマスクパターンとの対応関係を示した表である。
【図２１】従来のTFT基板の製造方法の一例を図２２とともに示す断面工程図である。
【図２２】従来のTFT基板の製造方法の一例を図２１とともに示す断面工程図である。
【図２３】本発明により製造されるTFT基板の一実施例を示す平面図である。
【図２４】図２３に示すTFT基板の画素部分の一実施例を示す断面図である。
【図２５】図２３に示すTFT基板の画素部分の一実施例を示す平面図である。
【符号の説明】
【００６７】
ＮＴＦＴ……N型TFT、ＰＴＦＴ……P型TFT、ＧＬＳ……ガラス基板、ＵＤＣ……下地膜、ＰＳＩ……多結晶Si膜、ＧＩ……ゲート絶縁膜、Ｍ１……第の１金属膜、Ｍ２……第２の金属膜、Ｍ３……第３の金属膜、ＮＧＴ……N型TFTゲート  、ＰＧＴ……P型TFTゲート、ＢＤ……下部容量電極、ＵＤ……上部容量電極、ＬＩ……層間絶縁膜、ＣＮＴ……コンタクトホール、ＡＬ……配線、ＯＰＣ……有機保護膜、ＩＴＯ……透明電極、ＮＣＨ……N型TFTチャネル、ＰＣＨ……P型TFTチャネル、ＮＳＤ……N型TFTソース及びドレイン、ＰＳＤ……P型TFTソース及びドレイン、ＬＤＤ……N型低濃度ドープ領域、ＲＳＴ……レジスト、ＴＦＲ……薄膜レジスト、ＭＳＫ……マスク、ＨＭＫ……ハーフトーンマスク、ＢＬ……不透明領域、ＨＴ……半透明領域、ＯＰ……透明領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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