(57)【特許請求の範囲】
【請求項１】
半導体装置におけるゲート構造の形成の一部として、ゲート酸化膜上に窒化珪素膜を形成する方法であって、
（１）デカップルドプラズマ窒化（DPN）法により、半導体基板上に存在するゲート酸化膜の上部に、窒化珪素の層を形成するステップと、
（２）次に、熱処理チャンバ内で、前記半導体基板を加熱して、N2に暴露するステップと、その後、同じ温度で、前記半導体基板をN2およびN2Oの混合物に暴露するステップと、
を有し、
前記（２）の両ステップは、900℃〜1050℃の範囲の温度で、5トール〜300トールの範囲の圧力下で実施されることを特徴とする方法。
【請求項２】
前記半導体基板をN2およびN2Oの混合物に暴露するステップは、N2：N2Oが10：1の比となるように、前記混合物を提供するステップを有することを特徴とする請求項1に記載の方法。
【請求項３】
前記（２）のステップは、前記（１）のステップの後に、in-situで実施されることを特徴とする請求項1に記載の方法。
【請求項４】
形成される前記半導体装置は、表面pチャネルMOSFETであることを特徴とする請求項1に記載の方法。
【請求項５】
形成される前記ゲート構造は、p+ポリシリコンゲート構造であることを特徴とする請求項４に記載の方法。
【請求項６】
半導体装置において、ポリシリコン層とゲート絶縁層の間の界面電荷を抑制する方法であって、
ゲート絶縁層は、ゲート酸化膜と、窒化珪素の層とを有し、
（１）デカップルドプラズマ窒化（DPN）法により、半導体基板のゲート酸化膜の上部に、窒化珪素の層を形成するステップと、
（２）次に、熱処理チャンバ内で、前記半導体基板を加熱して、N2に暴露するステップと、その後、同じ温度で、前記半導体基板をN2およびN2Oの混合物に暴露するステップと、
（３）次に、前記ゲート酸化膜の上部の前記窒化珪素層に、ポリシリコンを成膜するステップと、
を有し、
前記（２）の両ステップは、900℃〜1050℃の範囲の温度で、5トール〜300トールの範囲の圧力下で実施され、
前記界面電荷は、2.4×1012／cm2・eV未満であることを特徴とする方法。
【請求項７】
ゲート構造におけるドーパント侵入抵抗を高める方法であって、
（１）デカップルドプラズマ窒化（DPN）法により、半導体基板のゲート酸化膜の上部に、窒化珪素の層を形成するステップと、
（２）次に、熱処理チャンバ内で、前記半導体基板を加熱して、N2に暴露するステップと、その後、同じ温度で、前記半導体基板をN2およびN2Oの混合物に暴露するステップと、
を有し、
前記（２）の両ステップは、900℃〜1050℃の範囲の温度で、5トール〜300トールの範囲の圧力下で実施されることを特徴とする方法。
【請求項８】
前記ドーパントはボロンであることを特徴とする請求項7に記載の方法。
【請求項９】
ゲート酸化膜と、窒化珪素の層とを有するゲート構造において、前記窒化珪素層の窒素濃度が0.5％だけ低下するまでの、窒素減衰時間を延伸する方法であって、
（１）デカップルドプラズマ窒化（DPN）法により、半導体基板のゲート酸化膜の上部に、窒化珪素の層を形成するステップと、
（２）次に、熱処理チャンバ内で、前記半導体基板を加熱して、N2に暴露するステップと、その後、同じ温度で、前記半導体基板をN2およびN2Oの混合物に暴露するステップと、
（３）次に、前記ゲート酸化膜の上部の前記窒化珪素層上に、ポリシリコンを成膜するステップと、
を有し、
前記（２）の両ステップは、900℃〜1050℃の範囲の温度で、5トール〜300トールの範囲の圧力下で実施され、
前記窒素減衰時間は、4時間よりも長いことを特徴とする方法。
【請求項１０】
前記DPNの完了と前記成膜するステップの間の待機時間は、最大12時間まで延伸されることを特徴とする請求項9に記載の方法。
【請求項１１】
半導体装置において、フラットバンド電圧のシフトを抑制する方法であって、
（１）デカップルドプラズマ窒化（DPN）法により、半導体基板のゲート酸化膜の上部に、窒化珪素の層を形成するステップと、
（２）次に、熱処理チャンバ内で、前記半導体基板を加熱して、N2に暴露するステップと、その後、同じ温度で、前記半導体基板をN2およびN2Oの混合物に暴露するステップと、
を有し、
前記（２）の両ステップは、900℃〜1050℃の範囲の温度で、5トール〜300トールの範囲の圧力下で実施され、
前記フラットバンド電圧のシフトは、-0.4V未満であることを特徴とする方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。また、本発明は、ゲート構造を有する半導体装置の形成に関する。特に、本発明は、半導体装置におけるゲート構造の一部として、ゲート酸化膜の上部に窒化珪素層を形成することに関する。
【背景技術】
【０００２】
半導体産業では、製品世代から製品世代にわたる装置寸法の絶え間ない縮小化により、半導体装置製造において、多くの技術的な挑戦が生じている。そのような挑戦の一つは、MOSFET（金属酸化物半導体電界効果型トランジスタ）装置のゲート酸化膜に関する。ゲート酸化膜は、半導体基板とゲート構造（トランジスタ）との間に挟まれた酸化物層である。装置寸法の縮小化とともに、ゲート酸化物の厚さも縮小してきている。しかしながら、ある時点で、酸化物が極めて薄くなると、ゲート内の導電性材料と下側の半導体基板の間に、十分な電気的絶縁性を提供することが難しくなる。また、ゲート酸化物層が薄くなると、注入ドーパントイオンがゲート酸化物内により拡散し易くなる。これらの結果、トランジスタ、さらには装置全体に、特性に関する問題が生じる。
【０００３】
窒化処理、すなわちゲート酸化物の上部に、窒化珪素層を有するゲート絶縁層を形成する方法は、そのような特性の問題に対処するために開発された、一つの技術である。薄い窒化珪素の上部層を有するゲート酸化膜は、窒化珪素上部層を有さない同じ厚さのゲート酸化膜に比べて、より大きな電気絶縁性を有する。また、窒化珪素上部層は、ドーパントのゲート酸化物への拡散に対する抵抗を提供する。
【０００４】
ある窒化処理の方法は、デカップルド（decoupled）プラズマ窒化（DPN）法である。DPN法により成長した窒化膜は、注入バリアとして機能し、その後のイオン注入ステップにおいて、後続の熱処理ステップの間に、ドーパントがゲート絶縁層内のゲート酸化物のバルクに泳動することが抑制される。またこれは、ゲート絶縁層の絶縁特性の維持に寄与し、電気的特性の問題を回避することができる。その結果、DPN法は、60nmの技術閾値またはこれを下回る、半導体装置の製造における有益な処理ステップとなる。
【０００５】
DPN法のような窒化処理方法は、表面pチャネルMOSFET装置の形成に使用することができる。ボロンは、表面pチャネルMOSFET装置において、p+ポリシリコンゲート構造の形成に使用される、一般的なドーパントである。p+ポリシリコンゲート構造のゲート酸化膜に対してDPN法を実施することにより、ゲート絶縁層が形成され、ゲート絶縁層内のゲート酸化物のバルクに、ボロンが注入されることを回避することができる。
【０００６】
しかしながら、DPN法は、ゲート絶縁層と該ゲート絶縁層上の導電性材料の間の界面電荷を増加させる。この導電性材料は、しばしば、ポリシリコンの層である。またDPN法は、装置のフラットバンド電圧をシフトさせるとともに、負のバイアス温度不安定性（NBTI）劣化が生じる場合がある。
【０００７】
これらの問題が複合的に生じるため、DPN法は、再加工が難しい。これは、窒化珪素層を除去し、下側のゲート絶縁層または半導体基板上の他の構造に、恒久的な損傷を生じさせずに、必要な窒素含有量で、窒化珪素層を再形成することが難しいためである。その結果、DPN処理が未完成の半導体ウェハまたは不適正なDPN処理がなされた半導体ウェハを、スクラップとして廃棄する必要が生じる。あるいは処理を完遂させることができた場合であっても、そのようなウェハは、信頼性の劣るまたは機能しない装置になる。
【０００８】
窒化処理の後であって、製造工程の次のステップの前、すなわちしばしばポリシリコン成膜のようなステップの前に、熱処理を導入することにより、フラットバンド電圧のシフトおよび負のバイアス温度不安定性（NBTI）の劣化のような問題に、対処することができる。後処理としての窒化熱処理またはPNA法は、ゲート絶縁層のゲート酸化物におけるメタ安定な珪素−酸素結合を化学的に低下させ、ボロンの侵入抵抗を向上する。半導体産業におけるPNAの既知の方法は、熱処理の間、窒素ガス（N2）に対してウェハを暴露するステップを有する。
【０００９】
DPN法の使用により生じ得る追加の問題は、DPN処理が完了した後、時間とともに窒素の減衰が生じることである。ゲート絶縁層の上部の窒化珪素層中の窒素の濃度は、時間とともに減少し、この結果、最終的に、ゲート構造の閾値電圧（Vf）に変化が生じるようになる。PNA法は、この問題に対処することができる点で有意であるが、N2ベースのPNA処理プロセスの後には、例えばDPN処理が完了してから約4時間後には、有害な窒素ロス（0.5％）が生じ得る。この劣化量により、Si−N結合が弱まり、さらには保護性が低下して、注入ボロンがゲート絶縁層のゲート酸化物に侵入することを抑制することが難しくなる。このような保護性の低下は、PMOS（pチャネル金属酸化物半導体）装置の場合、15〜25mVのVfのシフトにつながる。従って、製造環境において、DPN処理の完了と、次のポリシリコンの成膜のようなステップの開始の間の時間を、4時間未満にして、待機時間を厳しく維持することが推奨されることになる。一旦、ポリシリコンが成膜されると、ゲート絶縁層の窒化珪素層からの窒素減衰は、もはや生じなくなる。従って、不必要な窒素劣化を避けるため、PNA処理は、この待機時間窓の内に実施する必要がある。
【００１０】
しかしながら、製造環境においては、この4時間の待機時間窓以内で、PNAステップを実施することが難しい場合がある。特に、ポリシリコンの成膜に、電気炉式の機械を使用している場合などである。通常DPN法は、ポリシリコン成膜プロセスに比べて、単位時間当たりのウェハの処理容量が少ない。例えば、DPN処理プロセスは、約20.4ウェハ／時間の収容力であるのに対して、例えばポリシリコン成膜プロセスは、1ロット25ウェハとして、一度に4ロットを処理することができる。これは、100枚のウェハがDPN機器から取り出され、PNAが完了され、これらのウェハが4時間以内にポリシリコン成膜に供される必要があることを意味する。
【００１１】
N2のみによるPNA法の代替法が検討されている。例えば、Zhongらの米国特許出願公開第2003／170956号（「Zhong」）には、熱処理プロセスにおいて、N2：O2を4：1の混合比で導入することが示されている。しかしながら、この処理プロセスは、電気炉型の機械で実施され、従って、熱処理プロセスの前に、チャンバ式の機械で処理が行われるような、in-situによるDPN処理プロセスではない。また、2つの連続する処理ステップでは、短い待機時間窓内で、2つの機械のそれぞれが必要となるという問題がある。例えば、2つの機器は、広い製造領域にわたって広がっており、相互に隣接していない場合がある。また、半導体機器は、しばしば、内部バッファロットを有し、このロットは、新しいロットが入る前に処理されるように計画される。また、Zhongの文献では、N2：O2の処理プロセスは、60から150分の間行われ、さらに待機時間が長くなる。
【００１２】
N2OのみのPNA法も評価されており、これは、N2のみのPNA法に比べて窒素の劣化速度が遅いことが確認されている。しかしながら、N2OのみのPNA法で処理された窒化珪素層には、N2のみのPNA法によって処理された層に比べて、約半分の初期窒素存在量しかない。N2のみのPNA法およびN2OのみのPNA法では、いずれもほぼ同程度、界面電荷が抑制される。しかしながら、フラットバンド電圧のシフトは、N2OのみのPNAにおいてより顕著であり、これは、半導体装置の特性の劣化につながる。従って、N2のみのPNA法およびN2OのみのPNA法は、いずれも、前述の従来技術の問題に完全に対処することはできない。
【特許文献１】米国特許出願公開第2003／170956号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述の従来技術の問題の少なくとも一つを解決することを課題とする。
【課題を解決するための手段】
【００１４】
前述の従来技術の問題の少なくとも一つを解決するため、本願では、半導体装置におけるゲート構造の形成の一部として、ゲート酸化膜上に窒化珪素膜を形成する方法であって、
窒化処理プロセスにより、半導体基板上のゲート酸化膜の上部に、薄い窒化珪素の層を形成するステップと、
熱処理チャンバ内で、前記半導体基板を加熱するステップと、
前記熱処理チャンバ内で、前記半導体基板をN2に暴露するステップと、
前記熱処理チャンバ内で、前記半導体基板をN2およびN2Oの混合物に暴露するステップと、
を有する方法が示される。
【００１５】
また、本願では、半導体装置において、ポリシリコンとゲート絶縁層の間の界面電荷を抑制する方法であって、
デカップルドプラズマ窒化（DPN）法により、半導体基板のゲート酸化膜の上部に、窒化珪素の層を形成するステップと、
熱処理チャンバ内で、前記半導体基板を加熱するステップと、
前記熱処理チャンバ内で、前記半導体基板をN2に暴露するステップと、
前記熱処理チャンバ内で、前記半導体基板をN2およびN2Oの混合物に暴露するステップと、
前記窒化珪素層にポリシリコンを成膜するステップと、
を有する方法が示される。
【００１６】
本願発明者らは、本願に示されているように、2段階のPN法を利用することにより、すなわち、熱処理チャンバ内で半導体基板をN2に暴露するステップと、その後熱処理チャンバ内で半導体基板をN2とN2Oの混合物に暴露する第2のステップとにより、前述の1または2以上の問題を解決できることを見出した。例えば、本願に示された方法では、半導体装置におけるフラットバンド電圧のシフトが抑制され、負のバイアス温度不安定性（NBTI）が抑制され、および／または閾値電圧の低下が最小限にされる。また、本願で示された方法は、DPN処理プロセスが完了した後の窒素の減衰速度が小さく、すなわちゲート絶縁膜における窒化珪素膜の窒素濃度の減少速度が小さい。さらに、本願に示された方法では、半導体装置において、p+ポリシリコンゲート構造の形成に使用されるボロン等のドーパントに対する侵入抵抗が向上する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例について説明する。示された記載および例は、本発明を限定するものと解してはならない。
【００１８】
本願に示す方法は、半導体装置におけるゲート構造の形成の一部として、ゲート酸化膜上に窒化珪素層を形成する方法であり、この方法は、窒化処理プロセスにより、半導体基板のゲート酸化膜の上部に薄い窒化珪素層を形成するステップと、熱処理チャンバ内で半導体装置を熱処理するステップと、熱処理チャンバ内で半導体基板をN2に暴露するステップと、熱処理チャンバ内で半導体基板をN2 およびN2Oの混合物に暴露するステップとを有する。ゲート酸化膜は、15〜40Åの厚さを有しても良い。ある実施例では、ゲート酸化膜は、22Åの厚さである。
【００１９】
窒化処理プロセスは、例えば、デカップルドプラズマ窒化（DPN）法であっても良い。また他の窒化処理プロセスを使用して、ゲート絶縁層の窒化珪素層を形成しても良い。これらの処理プロセスには、半導体ウェハが窒素含有ガス中に暴露される、チャンバ使用系の処理プロセスが含まれる。これらの処理プロセスは、プラズマを使用しても使用しなくても良い。ゲート酸化膜上に形成される窒化珪素層は、10〜20Åの厚さを有しても良い。ある実施例では、窒化珪素層は、13Åの厚さを有する。
【００２０】
少なくとも一つの実施例では、窒化珪素層の形成に続く熱処理プロセスの間、半導体基板は、2つの別個のステップとして、N2およびN2とN2Oの混合物に暴露される。設定された処理時間の間、熱処理チャンバ内に、N2が導入される。次のステップでは、設定された処理時間の間、このチャンバに、N2とN2Oの混合物が導入される。ある実施例では、N2の処理時間は、20秒（20”）であり、N2／N2O混合物の処理時間は、10秒（10”）である。
【００２１】
ただし、PNA法のためN2／N2O混合物を使用すると、N2のみのPNA法に比べて、ゲート絶縁層内の初期の窒素百分率が低くなる。図1には、後処理としての各種窒化熱処理（PNA）条件における窒素の百分率プロファイルのグラフを示す。より具体的には、図1には、ゲート絶縁層内の窒化珪素中の窒素の百分率が、窒化処理と、ポリシリコンの成膜のような次の処理ステップの間の待機時間の関数として示されている。窒化珪素内の窒素濃度は、百分率単位で縦軸に示されており、待機時間は、時間単位で横軸に示されている。N2／N2OのPNA法の3つの代替組み合わせが、N2のみのPNA法の場合とともに示されている。図1は、N2のみのPNA法の方が、前述のようなN2／N2Oのいかなる組み合わせ態様のPNA法よりも、ゲート絶縁層中の初期窒素濃度が高いことを示している。N2の処理時間が20秒で、N2／N2Oの処理時間が10秒の一代替例の場合、初期窒素量は、N2のみのPNAを使用した場合よりも約2％少ない。
【００２２】
ゲート絶縁層内の窒化珪素が高い初期窒素百分率を示すことは、窒素減衰の影響が抑制される点で有意である。しかしながら、N2およびN2Oを含むPNA処理プロセスでは、窒化珪素中の窒素の初期百分率は、N2のみを使用するPNA処理プロセスに比べて低くなる。本願発明者らは、PNA法の前のDPN処理プロセスを調整することにより、PNA法後に、膜中に、N2のみのPNA法を利用したときと同等の初期窒素百分率を得ることができることを見出した。これが可能となるような調整の一例は、DPN処理時間を10秒だけ長くすることである。DPN処理の調整の第2の例は、DPN用の設定RFパワーを150ワットだけ高めた状態で、処理時間を同等に維持することである。図1には、N2／N2O混合物での30秒間のステップを含み、N2のみによる前段のステップを含まない一代替例では、窒化珪素層内の窒素の初期百分率が最小となることが示されている。すなわち、図1には、PNA処理プロセスにおいてN2のみのステップを含むことの重要性が示されている。さらなる検討により、本願発明者らは、所与の問題のため示されたいくつかの代替例において、窒化珪素膜中の初期の窒素百分率のような特性が同等であっても、N2のみによる第1のステップと、N2／N2O混合物を用いる第2のステップとの、2段階PNA処理プロセスでは、他の代替例に比べて、全体的に良好な結果が得られることを見出した。
【００２３】
少なくとも一つの実施例では、N2とN2Oは、10：1の割合で存在する。熱処理温度は、例えば、900℃から1050℃の範囲であり、圧力は、例えば、5トールから300トールの範囲である。少なくとも一つの実施例では、熱処理温度は、950℃であり、圧力は、5トールである。
【００２４】
本発明の少なくとも一つの実施例では、熱処理ステップは、チャンバプロセスにおける窒化処理の後、in-situで実施される。これにより、窒化処理のみを実施する一つの機器から、熱処理のみを行う別の機器に、半導体ウェハを移動する必要を排除することができる。従って、in-situ熱処理により、高い生産性が助長され、窒化処理プロセスの完了から次の処理ステップ、例えばポリシリコンの成膜の開始までの間の待機時間が限度内に適合される。追加の利点として、窒化処理と熱処理プロセスの間、ウェハが周囲大気に暴露されなくなり、in-situ熱処理の実施により、窒化処理から熱処理プロセスの間に生じ得る、窒化珪素層内の窒素百分率の減衰が抑制される。
【００２５】
本発明の少なくとも一つの実施例では、前述の方法は、表面pチャネルMOSFETに、ゲート構造を形成するための方法である。また、この方法は、表面nチャネルMOSFETの形成、またはpチャネルもしくはnチャネルのいずれかのタイプの埋設ゲート構造の形成に使用されても良い。表面pチャネルMOSFETにゲート構造を形成する際に利用される窒化処理プロセスは、デカップルドプラズマ窒化（DPN）法であっても良い。他の窒化処理プロセスを使用して、窒化珪素層を形成しても良い。形成されるゲート構造は、例えば、p+ポリシリコンゲート構造である。
【００２６】
また本願では、半導体装置において、ポリシリコン層とゲート絶縁層の間の界面電荷を抑制する方法が示され、この方法は、前述の方法：すなわちデカップルドプラズマ窒化（DPN）法により、半導体基板のゲート酸化膜の上部に窒化珪素層を形成するステップと、熱処理チャンバ内で半導体基板を加熱するステップと、熱処理チャンバ内で半導体基板をN2に暴露するステップと、熱処理チャンバ内で半導体基板をN2とN2Oの混合物に暴露するステップと、その後、窒化珪素層上にポリシリコンを成膜するステップと、を有する。
【００２７】
図2には、界面電荷とPNA法の各種条件の関係を示す。前述のように、界面電荷は、ゲート絶縁層と、該ゲート絶縁層の上部の導電性材料の間の電荷である。縦軸は、単位がcm2×Ev（電子ボルト）の界面電荷（Dit）を示しており、全てのデータは、1012のオーダーでスケールされている。横軸は、PNA法の条件を示している。PNA法の3つのN2／N2Oの組み合わせが、N2のみおよびN2OのみのPNA法の場合とともに示されている。また比較のため、DPN処理がされていないゲート酸化物、従って窒化珪素上部層を有さないゲート酸化物の界面電荷も示されている（表示「ISSG OX 40A」）。図2では、N2のみの第1のステップと、N2とN2Oの混合物を用いる第2のステップと、を有するPNA処理プロセスは、N2のみのPNA法の場合と、界面電荷が同等であることが示されている。しかしながら、2段階プロセスは、N2OのみのPNA法よりも低い界面電荷が得られる点で、有意である。前述のように、DPN処理プロセスは、界面電荷を高める。従って、ISSG OX 40Aで表示された、DPN処理されていないゲート酸化物は、最小の界面電荷を有する。
【００２８】
前述のように、本願で示された方法では、半導体装置におけるフラットバンド電圧のシフトを抑制することができる。図3には、図2に示したものと同様のPNA条件におけるフラットバンド電圧の図を示す。フラットバンド電圧は、V単位の縦軸に示されており、PNA処理条件は、横軸に示されている。界面電荷の場合と同様、N2のみの第1のステップと、N2／N2Oの第2のステップとを有する2段階のPNA処理プロセスでは、N2のみまたはN2Oのみのいずれかを用いたPNA処理プロセスに比べて、フラットバンド電圧が低くなっている。
【００２９】
さらに別の実施例では、本願の方法は、半導体装置においてゲート絶縁層のドーパントの侵入抵抗を高めるための方法である。少なくとも一つの実施例では、ドーパントとして、ボロンが使用される。N2／N2OのPNA処理プロセスの後では、ボロンに対する侵入抵抗が向上する。これは、窒化処理により形成されたゲート絶縁層の窒化珪素層が、PNA処理プロセスにより改良され、N2またはN2Oのみにより形成される層よりも緻密になるためである。図4には、DPN法およびPNA法の各種実験条件における膜に対する侵入データの表を示す。「DPN」の見出しの下に記載されている百分率の列は、PNA法の後の窒化珪素膜中の窒素の百分率である。「PNA」の列は、PNA処理プロセスにN2またはN2Oの何れが使用されたかを示している。「POR（skip）」と記載された2つの行は、DPN法またはPNA法のいずれかが施されておらず、さらにボロン注入がされていないことを示す。2つの「POR（skip）」行は、比較のため示されている。フェムトファラッド／ミクロンの単位（fF／μｍ）で、4つの装置タイプの容量データが示されている：CA_OL_PD（PFETゲート／ドレインオーバーラップキャパシタ）、CA_OL_PDK（厚いPFETゲート酸化物／ドレインオーバーラップキャパシタ）、CA_OL_ND（NFETゲート／ドレインオーバーラップキャパシタ）およびCA_OL_NDK（NFET厚いゲート酸化物／ドレインオーバーラップキャパシタ）である。容量は、ボロン侵入の程度に関係し、ボロンがより多く侵入するほど、キャパシタンスの値は大きくなる。図4には、16％のN2OのPNA法の一代替例では、16％のN2のPNA法に比べて、より良好なボロン侵入抵抗、従って低い容量が得られることが示されている。16％の値は、PNA処理後の窒化珪素中の窒素の百分率を表している。また、膜中に同等の窒素百分率が得られるN2OのPNA処理プロセスにおいても、N2Oの代わりにN2を使用した点のみが異なる16％N2の一代替例に比べて、より良好なボロン侵入抵抗が得られる。これらの結果は、PNA処理プロセスにN2Oを使用することの利点を示している。また、16％N2OのPNA法の一代替例では、ボロン注入を実施していない「POR(skip)」の代替例と同等の容量が得られている。従って、16％N2OのPNA法の一代替例では、PFETおよびNFETの厚いゲート酸化物／ドレインのオーバーラップキャパシタの両方において、PNA処理を実施した、全ての代替例の中で、最良のボロン侵入抵抗（さらには最小の容量）を提供することができる。
【００３０】
さらに別の実施例では、本願に示された方法では、半導体装置におけるゲート絶縁層の窒素の減衰時間を延伸することができる。図5には、PNA法の各種実験条件における窒素量の減衰百分率のグラフを示す。窒素百分率量の減衰は、ゲート絶縁層の窒化珪素層の窒素濃度の低下百分率である。ゲート絶縁層の窒化珪素層の窒素低下量は、百分率単位で縦軸に示されており、窒化処理と、ポリシリコンの成膜のような次の処理ステップの間の待機時間は、横軸に時間単位で示されている。図には、3つのN2およびN2Oの組み合わせの結果が、N2のみのPNA法の場合とともに示されている。図5には、N2のみのPNA法の場合の窒素の減衰速度が、N2／N2Oのいかなる組み合わせと比べても、より大きいことが示されている。また、図5には、2つのN2／N2OのPNA法の組み合わせの場合、0.5％を超える減衰が生じるまでに、最大12時間、待機時間が延びることが示されている。
【００３１】
また、本願に示された方法では、半導体装置において、負のバイアス温度不安定性（NBTI）の劣化が抑制され、および／または閾値電圧の低下が最小限にされる。図6および図7には、後処理における各種窒化熱処理条件に対するスタンバイ電流（IDS）と閾値電圧（VTS）の関係のグラフを示す。スタンバイ電流は、各図の縦軸に示されており、μA／μmの単位である。閾値電圧は、各図の横軸に示されており、mV単位である。図6には、NMOS装置のデータが示されており、図7には、PMOS装置のデータが示されている。図6および図7の各々には、N2OのPNA法を利用した一つの代替例が示されており、この場合、DPN処理により、窒化珪素膜中に16％の窒素が含まれる。図6および図7の各々の他の5つの代替例は、N2のみのPNA法を利用しており、この場合、14乃至22％の範囲の窒素百分率が得られる。また、各種DPN処理条件を使用することにより、14乃至22％の範囲の窒素百分率が得られる。図6および図7の両方において、N2OのPNA法を使用する代替例では、N2のみを使用し、DPN処理の後に22％の窒素百分率を示す代替例に比べて、同等の閾値電圧の低下が得られる。これらの結果は、PNA処理プロセスでのN2Oの使用により、閾値電圧の低下がある程度抑制されることを示している。
【００３２】
前述の記載は、一例のため示されたものである。これは、厳密なものではなく、記載された正確な態様および実施例に、本発明を限定するものではない。明細書の検討および示された本発明の実施例の実施により、当業者には、本発明の変更および適合が明らかである。
【００３３】
また、本願には、本発明の一実施例が示されているが、本発明の範囲は、本願の開示に基づき当業者に明らかな、等価な素子、改変、削除、組み合わせ（例えば、各実施例の態様の組み合わせ）、適合および／または変更を有する、いかなるおよび全ての実施例をも含む。請求項における限定は、請求項の使用用語に基づいて、広く解され、明細書または本出願の出願経過において、記載された例に限定されるものではない。これらの例は、非排他的なものとして考慮される。また、示された方法の各ステップは、本発明の原理から逸脱しない限り、ステップの順番の見直しおよび／またはステップの挿入もしくは削除を含む、いかなる態様で修正しても良い。従って、明細書および各例は、一例に過ぎないものとして解され、本発明の真の範囲および思想は、特許請求の範囲に示されており、これは、それを包含する均等物を含む。
【図面の簡単な説明】
【００３４】
【図１】後処理の各種窒化熱処理条件における窒素百分率プロファイルのグラフである。
【図２】後処理の各種窒化熱処理ガス条件における界面電荷を示す図である。
【図３】後処理の各種窒化熱処理ガス条件におけるフラットバンド電圧を示す図である。
【図４】DPN処理および後処理の窒化熱処理の各種実験条件におけるボロンの侵入データを示した表である。
【図５】後処理の各種窒化熱処理条件における窒素百分率の減衰のグラフである。
【図６】後処理の各種窒化熱処理条件におけるNMOS装置のスタンバイ電流（IDS）と閾値電圧（VTS）の関係を示すグラフである。
【図７】後処理の各種窒化熱処理条件におけるPMOS装置のスタンバイ電流（IDS）と閾値電圧（VTS）の関係を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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