(57)【特許請求の範囲】
【請求項１】
パワー素子と、前記パワー素子を制御する集積化された制御回路とを同一パッケージに備えた半導体装置であって、
前記制御回路は、出力段に、直列接続された２つのトランジスタと、前記直列接続されたトランジスタにそれぞれ並列接続されたダイオードと、前記直列接続されたトランジスタの接続点から引き出され前記パワー素子への駆動信号を出力する出力電極と、前記直列接続されたトランジスタの一端である接地電極とを有し、
前記パワー素子の制御電極と前記出力電極とが接続され、前記接地電極を前記パッケージの外部に導出する接地端子を備えた半導体装置の試験方法において、
前記パワー素子のソース端子と前記制御回路の接地端子との間にあらかじめ定めた電圧を印加し、前記出力段の前記トランジスタに並列に接続された前記ダイオードを介して前記パワー素子の制御端子に電圧を加えることを特徴とする半導体装置の試験方法。
【請求項２】
前記制御回路は前記パワー素子に流れる電流を検出するための電流検出用電極を有し、
前記電流検出用電極と前記パワー素子のソース電極とが前記パッケージの外部にそれぞれ導出されていることを特徴とする請求項１記載の半導体装置の試験方法。
【請求項３】
前記パワー素子はソースパッドを備え、
電流検出用端子は前記ソースパッドに前記パッケージの内部にて接続されていることを特徴とする請求項１記載の半導体装置の試験方法。
【請求項４】
前記制御回路の電流検出用端子と直列に接続されたスイッチを有し、
前記スイッチは、前記制御回路に電源供給が行われているときはオン、電源供給が行われていないときはオフとなることを特徴とする請求項３記載の半導体装置の試験方法。
【請求項５】
半導体装置の試験のときには、
前記スイッチをオフし、
前記パワー素子のソース端子と前記制御回路の接地端子との間にあらかじめ定めた電圧を印加し、前記出力段の前記トランジスタに並列に接続された前記ダイオードを介して前記パワー素子の制御端子に電圧を加えることを特徴とする請求項４記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー素子と集積化された制御回路とを備えた半導体装置であって、特にパッケージ化された半導体装置の試験方法に関する。
【背景技術】
【０００２】
パワー素子とそのパワー素子を駆動する制御ＩＣとを一体的にパッケージした半導体装置は、種々の分野で使用され、例えば半導体基板上に低電圧系回路部と高電圧系回路部とを一体に有するものが実用化されている（例えば、特許文献１参照）。またパワー素子としては、ＭＯＳＦＥＴなどの半導体素子の他にＩＧＢＴ（Insulated Gate Bipolar Transistor）なども使用されている。図５はこのようなパッケージ化された従来の半導体装置の構成を示す回路図である。
【０００３】
この半導体装置は、パッケージ１００の中にＭＯＳＦＥＴ１０１と制御ＩＣ１０２とを有し、制御ＩＣ１０２の出力段にはトランジスタＴｒ１０１，Ｔｒ１０２の直列回路が設けられ、その接続点（中点）がＭＯＳＦＥＴ１０１のゲート電極に接続されている。制御ＩＣ１０２のＯＵＴ電極とＧＮＤ（接地）電極との間には抵抗Ｒ１０１が接続され、ＭＯＳＦＥＴ１０１のゲート電極に溜まった電荷はこの抵抗Ｒ１０１を通して放電される。ＭＯＳＦＥＴ１０１の電流検出用のＩＳ電極からの電流検出信号は誤差増幅器ＯＰ１０１に入力され、電流制御モードのフィードバック制御が行われる。
【０００４】
また、制御ＩＣ１０２には上記の電流検出用のＩＳ電極、駆動信号を出力するＯＵＴ電極、ＧＮＤ電極の他に、電源が供給されるＶｃｃ電極が設けられている。パッケージ１００としては、ＭＯＳＦＥＴ１０１のドレイン電極と接続された外部端子１１１、ソース電極と接続された外部端子１１２、ゲート電極と接続された外部端子１１３、制御ＩＣ１０２のＶｃｃ電極と接続された外部端子１１４、ＧＮＤ電極と接続された外部端子１１５、および電流検出用のＩＳ電極と接続された外部端子１１６が設けられている。
【０００５】
上記の半導体装置は、ＭＯＳＦＥＴ１０１のゲート電極とそれを制御する制御ＩＣ１０２のＯＵＴ電極が接続されており、半導体素子であるＭＯＳＦＥＴ１０１の試験を行う場合には、ゲート電極を外部に導出し、その外部端子１１３に直流電源１０３の電圧を加えて試験を行っている。
【０００６】
図６および図７は他の従来の半導体装置の構成を示す回路図である。図６に示す半導体装置は、端子数の制約でパッケージ１００にＭＯＳＦＥＴ１０１のゲート電極と接続された外部端子を設けられない場合を示している。この場合、制御ＩＣ１０２のＶｃｃ電極を経由してＭＯＳＦＥＴ１０１のゲート電極に直流電源１０３の電圧を加えて試験を行うようにしている。
【０００７】
図７に示す半導体装置は、パッケージ１００にＭＯＳＦＥＴ１０１のゲート電極と接続された外部端子１１３を設けることができるが、ＭＯＳＦＥＴ１０１のソース電極がＩＳ電極に接続されている場合を示している。この場合、制御ＩＣ１０２のＯＵＴ電極からＩＳ電極へ電流が流れる経路が存在するが、制御ＩＣ１０２を動作させてＯＵＴ電極からＭＯＳＦＥＴ１０１のゲート電極へ電圧を印加することにより試験が可能である。ＧＮＤ電極とＩＳ電極との間にはダイオードＤ１０１が接続されている。
【特許文献１】特開２０００−３０７０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような従来の半導体装置においては、パワー素子の試験のためにゲート端子を外部に導出する必要があり、端子数に制約があってゲート端子を外部に導出することができない場合には、ゲート端子に電圧を加える試験が不可能である。また、ゲート端子を外部に導出することができても制御ＩＣのＩＳ端子がパワー素子のソースに接続されていて制御ＩＣのＯＵＴ端子からＩＳ端子へ電流が流れる経路が存在する場合も、ゲート端子に電圧を加える試験が不可能である。このような半導体装置では、制御ＩＣを動作させてＯＵＴ端子からパワー素子のゲートへ電圧を印加する方法をとっているが、制御ＩＣにＵＶＬＯ（Under Voltage Lock Out）機能がある場合には、例えばＯＵＴ電圧が８Ｖ以上しか加わらないようなことがあり、パワー素子のゲート閾値電圧などを測定することができない。また、ゲート制御による定電力制御における熱抵抗試験を実施することができない。このため、寄生ダイオードに定電流を流して熱抵抗を測定しており、パワー素子のソース・ドレイン電圧のばらつきにより熱抵抗の試験制度は悪いものとなる。
【０００９】
なお、制御ＩＣに試験用の機能を持たせることは、回路規模が大きくなり、実用的ではない。また、汎用のパワー素子の試験機では試験を行うことができない。
本発明は、このような点に鑑みてなされたものであり、パワー素子の制御端子を外部に導出することなく、また制御回路を動作させることなく、パワー素子の制御端子に駆動電圧を印加することができ、汎用の試験機でパワー素子の試験を行うことができる半導体装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では上記課題を解決するために、パワー素子と、前記パワー素子を制御する集積化された制御回路とを同一パッケージに備えた半導体装置であって、前記制御回路は、出力段に、直列接続された２つのトランジスタと、前記直列接続されたトランジスタにそれぞれ並列接続されたダイオードと、前記直列接続されたトランジスタの接続点から引き出され前記パワー素子への駆動信号を出力する出力電極と、前記直列接続されたトランジスタの一端である接地電極とを有し、前記パワー素子の制御電極と前記出力電極とが接続され、前記接地電極を前記パッケージの外部に導出する接地端子を備えた半導体装置の試験方法において、前記パワー素子のソース端子と前記制御回路の接地端子との間にあらかじめ定めた電圧を印加し、前記出力段の前記トランジスタに並列に接続された前記ダイオードを介して前記パワー素子の制御端子に電圧を加えることを特徴とする半導体装置の試験方法が提供される。
【００１１】
このような半導体装置の試験方法によれば、制御回路の接地端子に電圧を加えることで、制御回路のトランジスタと並列に接続されたダイオードを通してパワー素子の制御電極に駆動電圧を印加することができ、パワー素子の制御電極を外部に導出することなく、また制御回路を動作させることなく、汎用の試験機でパワー素子の試験を行うことができる。
【発明の効果】
【００１２】
本発明の半導体装置の試験方法は、制御回路の接地端子に電圧を加えることで、制御回路のトランジスタと並列に接続されたダイオードを通してパワー素子の制御電極に駆動電圧を印加することができ、パワー素子の制御電極を外部に導出することなく、また制御回路を動作させることなく、汎用の試験機でパワー素子の試験を行うことができるという利点がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態の半導体装置を図面を参照して説明する。
図１は本発明の第１の実施の形態の半導体装置の構成を示す回路図である。この半導体装置は、図５〜図７に示す半導体装置と同様、パッケージ１０の中にパワー素子であるＭＯＳＦＥＴ１と集積化された制御回路である制御ＩＣ２とを有している。パワー素子として、ここではＭＯＳＦＥＴを例に説明するが、これに限らず、ＩＧＢＴなどにも適用が可能である。
【００１４】
制御ＩＣ２の出力段にはハイサイド側のトランジスタＴｒ１とローサイド側のトランジスタＴｒ２の直列回路が設けられる。トランジスタＴｒ１，Ｔｒ２の接続点が制御ＩＣ２のＯＵＴ端子に接続されている。制御ＩＣ２のＯＵＴ端子は、パッケージ１０の内部において、ＭＯＳＦＥＴ１の制御端子であるゲート電極（ゲート端子）に接続されている。トランジスタＴｒ１，Ｔｒ２をＣＭＯＳなどのＭＯＳ型のトランジスタで構成すると、トランジスタＴｒ１，Ｔｒ２には、構造上寄生ダイオードＤ１，Ｄ２が並列接続される。並列にダイオードが接続された構成であってもよい。トランジスタＴｒ１，Ｔｒ２をバイポーラトランジスタで構成する場合には、ダイオードを並列接続する。
【００１５】
また、制御ＩＣ２の出力段のＯＵＴ電極（出力端子）とＧＮＤ電極（接地端子）との間には抵抗Ｒ１が接続され、ＭＯＳＦＥＴ１のゲートに溜まった電荷はこの抵抗Ｒ１を通して放電される。ＭＯＳＦＥＴ１に流れる電流を検出するためのＩＳ電極（電流検出用端子）からの電流検出信号は誤差増幅器ＯＰ１に入力され、電流制御モードのフィードバック制御が行われる。
【００１６】
また、制御ＩＣ２には上記の電流検出用のＩＳ電極、２つのトランジスタＴｒ１，Ｔｒ２の接続点から引き出されて駆動信号を出力するＯＵＴ電極、ＧＮＤ電極の他に、電源が供給されるＶｃｃ電極が設けられている。パッケージ１０には、外部に導出された外部端子として、ＭＯＳＦＥＴ１のドレイン電極と接続された外部端子１１およびソース電極と接続された外部端子１２の他に、制御ＩＣ２のＶｃｃ電極と接続された外部端子１３、ＧＮＤ電極と接続された外部端子１４、および電流検出用のＩＳ電極と接続された外部端子１５が設けられている。
【００１７】
また、ＭＯＳＦＥＴ１のゲート電極と制御ＩＣ２のＯＵＴ電極とが接続されている。ＭＯＳＦＥＴ１のゲート電極は外部端子に接続されていない。
次に、上記のように構成された半導体装置の試験方法について説明する。
【００１８】
パッケージ１０内のパワー素子の試験としては、パワー素子（ＭＯＳＦＥＴ）の主電極（ドレイン−ソース）間に所定の電圧を印加し、さらにパワー素子のゲートにも駆動電圧を印加してパワー素子の電気的特性を測定する。
【００１９】
図１のパッケージ１０において、ＭＯＳＦＥＴ１のドレイン電極は外部端子１１に、ソース電極は外部端子１２にそれぞれ導出されているため、外部端子１１，１２間に電圧を印加することは可能である。ＭＯＳＦＥＴ１のゲート電極を直接外部に導出する端子は設けられていない。そこで、ＭＯＳＦＥＴ１のソース電極と制御ＩＣ２のＧＮＤ電極から導出された外部端子１４との間に直流電源３を接続する。すると、直流電源３の電圧は、外部端子１４→制御ＩＣ２のＧＮＤ電極→トランジスタＴｒ２の寄生ダイオードＤ２→制御ＩＣ２のＯＵＴ電極を介して、ＭＯＳＦＥＴ１のゲート電極に駆動電圧として印加される。
【００２０】
直流電源３を外して外部端子１４を接地すると、ＭＯＳＦＥＴ１のゲート電極に印加された電圧がオフとなり、ＭＯＳＦＥＴ１のゲート電極に蓄積した電荷は、制御ＩＣ２のＯＵＴ電極とＧＮＤ電極との間に接続された放電用の抵抗Ｒ１→制御ＩＣ２のＧＮＤ電極→外部端子１４を介して放電され、ＭＯＳＦＥＴ１のゲート電極に電荷が溜まることはない。
【００２１】
このように、制御ＩＣ２のＧＮＤ電極に電圧を加えることで、制御ＩＣ２のトランジスタＴｒ２と並列に接続された寄生ダイオードＤ２を通してＭＯＳＦＥＴ１のゲート電極に駆動電圧を印加することができる。このため、ＭＯＳＦＥＴ１のゲート電極を外部に導出することなくＭＯＳＦＥＴ１の試験を行うことができる。その際、制御ＩＣ２を駆動させる必要がない。すなわち制御ＩＣ２にその電源電圧Ｖｃｃを印加したり、制御ＩＣ２の出力段のトランジスタＴｒ１，Ｔｒ２を駆動する必要がない。そのため、汎用の試験機を用いて、ＭＯＳＦＥＴ１の各電極に所定の電圧を印加する試験を行うことができる。
【００２２】
すなわち、制御ＩＣの種類によって試験機のドライブ回路部分を変更する必要がないので、従来から使用されているパワー素子用の試験機を使用することができる。例えば、熱抵抗試験を行うときにはゲート制御による定電力制御の方法を採用することができ、精度のよい測定が可能となる。また、Ｌ負荷試験でも汎用のパワー素子の試験機を使用することができ、制御ＩＣを動作させる専用の試験機は不要となる。さらに、パワー素子のゲート閾値電圧なども測定することができ、品質のよい製品を提供することが可能となる。
【００２３】
また、上記の半導体装置の製造に際しては、ＭＯＳＦＥＴ１および制御ＩＣ２をリードフレームのダイパッドに搭載し、ＭＯＳＦＥＴ１および制御ＩＣ２の相互の接続ならびに、外部端子（上記リードフレームのインナーリード）への接続をそれぞれワイヤボンディングで行うようにすることができる。
【００２４】
図２は本発明の第２の実施の形態の半導体装置の構成を示す回路図である。この半導体装置は、制御ＩＣ２のＩＳ電極が外部に導出されていない構成である。制御ＩＣ２のＩＳ電極は、パッケージ１０内において、パワー素子であるＭＯＳＦＥＴ１のソース電極に接続される。その他は図１の半導体装置と同様の構成である。このような半導体装置においても、制御ＩＣ２のＧＮＤ電極に電圧を加えることで、制御ＩＣ２のトランジスタＴｒ２と並列に接続された寄生ダイオードＤ２を通してＭＯＳＦＥＴ１のゲート電極に駆動電圧を印加することができ、ＭＯＳＦＥＴ１のゲート電極を外部に導出することなく、また制御ＩＣ２を動作させることなく、汎用の試験機でＭＯＳＦＥＴ１の試験を行うことができる。
【００２５】
この実施の形態における半導体装置の試験方法について説明する。
図１に示した場合と同様に、パワー素子（ＭＯＳＦＥＴ）の主電極（ドレイン−ソース）間に所定の電圧を印加し、さらにパワー素子のゲートにも駆動電圧を印加してパワー素子の電気的特性を測定する。
【００２６】
図２のパッケージ１０において、ＭＯＳＦＥＴ１のドレイン電極は外部端子１１に、ソース電極は外部端子１２にそれぞれ導出されているため、外部端子１１，１２間に電圧を印加することは可能である。ＭＯＳＦＥＴ１のソース電極と制御ＩＣ２のＧＮＤ電極から導出された外部端子１４との間に直流電源３を接続する。すると、直流電源の電圧は、外部端子１４→制御ＩＣ２のＧＮＤ電極→トランジスタＴｒ２の寄生ダイオードＤ２→制御ＩＣ２のＯＵＴ電極を介して、ＭＯＳＦＥＴ１のゲート電極に駆動電圧として印加される。
【００２７】
ここで、パッケージ１０の内部において、制御ＩＣ２のＩＳ電極とパワー素子であるＭＯＳＦＥＴ１のソース電極とが接続されているが、ＩＳ電極からＧＮＤ電極へのルートがない構造であるため、直流電源３の電圧は、トランジスタＴｒ２の寄生ダイオードＤ２→制御ＩＣ２のＯＵＴ電極を介して、ＭＯＳＦＥＴ１のゲート電極に駆動電圧として印加される。
【００２８】
直流電源３を外して外部端子１４を接地すると、ＭＯＳＦＥＴ１のゲート電極に印加された電圧がオフとなり、ＭＯＳＦＥＴ１のゲートに蓄積した電荷は、制御ＩＣ２のＯＵＴ電極とＧＮＤ電極との間に接続された放電用の抵抗Ｒ１→制御ＩＣ２のＧＮＤ電極→外部端子１４を介して放電され、ＭＯＳＦＥＴ１のゲート電極に電荷が溜まることはない。
【００２９】
このように、制御ＩＣ２のＧＮＤ電極に電圧を加えることで、制御ＩＣ２のトランジスタＴｒ２と並列に接続された寄生ダイオードＤ２を通してＭＯＳＦＥＴ１のゲート電極に駆動電圧を印加することができる。このため、ＭＯＳＦＥＴ１のゲート電極を外部に導出することなくＭＯＳＦＥＴ１の試験を行うことができる。その際、制御ＩＣ２を駆動させる必要がない。すなわち制御ＩＣ２にその電源電圧Ｖｃｃを印加したり、制御ＩＣ２の出力段のトランジスタＴｒ１，Ｔｒ２を駆動する必要がない。そのため、汎用の試験機を用いて、ＭＯＳＦＥＴ１の各電極に所定の電圧を印加する試験を行うことができる。
【００３０】
すなわち、制御ＩＣの種類によって試験機のドライブ回路部分を変更する必要がないので、従来から使用されているパワー素子用の試験機を使用することができる。例えば、熱抵抗試験を行うときにはゲート制御による定電力制御の方法を採用することができ、精度のよい測定が可能となる。また、Ｌ負荷試験でも汎用のパワー素子の試験機を使用することができ、制御ＩＣを動作させる専用の試験機は不要となる。さらに、パワー素子のゲート閾値電圧なども測定することができ、品質のよい製品を提供することが可能となる。
【００３１】
また、上記の半導体装置の製造に際しては、ＭＯＳＦＥＴ１および制御ＩＣ２をリードフレームのダイパッドに搭載し、ＭＯＳＦＥＴ１および制御ＩＣ２の相互の接続ならびに、外部端子（上記リードフレームのインナーリード）への接続をそれぞれワイヤボンディングで行うようにすることができる。
【００３２】
図３は本発明の第３の実施の形態の半導体装置の構成を示す回路図である。この半導体装置は、制御ＩＣ２のＩＳ電極がＭＯＳＦＥＴ１のソース電極に接続されていて、制御ＩＣ２のＯＵＴ電極からＩＳ電極へ電流が流れる経路が存在する場合の構成である。制御ＩＣ２のＩＳ電極と直列に接続されたスイッチＳＷ１を有しており、このスイッチＳＷ１は、制御ＩＣ２のＶｃｃ電極に電源供給が行われているときはオン、電源供給が行われていないときはオフとなる。スイッチＳＷ１と制御ＩＣ２のＧＮＤ電極との間にはダイオードＤ３が接続されている。
【００３３】
この実施の形態における半導体装置の試験方法について説明する。
図１に示した場合と同様に、パワー素子（ＭＯＳＦＥＴ）の主電極（ドレイン−ソース）間に所定の電圧を印加し、さらにパワー素子のゲートにも駆動電圧を印加してパワー素子の電気的特性を測定する。
【００３４】
図２のパッケージ１０において、ＭＯＳＦＥＴ１のドレイン電極は外部端子１１に、ソース電極は外部端子１２にそれぞれ導出されているため、外部端子１１，１２間に電圧を印加することは可能である。
【００３５】
次に、スイッチＳＷ１をオフとし、ＭＯＳＦＥＴ１のソース電極と制御ＩＣ２のＧＮＤ電極から導出された外部端子１４との間に直流電源３を接続する。すると、直流電源の電圧は、外部端子１４→制御ＩＣ２のＧＮＤ電極→トランジスタＴｒ２の寄生ダイオードＤ２→制御ＩＣ２のＯＵＴ電極を介して、ＭＯＳＦＥＴ１のゲート電極に駆動電圧として印加される。
【００３６】
ここで、パッケージ１０の内部において、制御ＩＣ２のＩＳ電極とパワー素子であるＭＯＳＦＥＴ１のソース電極とが接続されているが、ＩＳ電極からＧＮＤ電極へのルートは、スイッチＳＷ１がオフすることにより遮断されているため、直流電源３の電圧は、トランジスタＴｒ２の寄生ダイオードＤ２→制御ＩＣ２のＯＵＴ電極を介して、ＭＯＳＦＥＴ１のゲート電極に駆動電圧として印加される。
【００３７】
直流電源３を外して外部端子１４を接地すると、ＭＯＳＦＥＴ１のゲート電極に印加された電圧がオフとなり、ＭＯＳＦＥＴ１のゲートに蓄積した電荷は、制御ＩＣ２のＯＵＴ電極とＧＮＤ電極との間に接続された放電用の抵抗Ｒ１→制御ＩＣ２のＧＮＤ電極→外部端子１４を介して放電され、ＭＯＳＦＥＴ１のゲート電極に電荷が溜まることはない。
【００３８】
このように、制御ＩＣ２のＧＮＤ電極に電圧を加えることで、制御ＩＣ２のトランジスタＴｒ２と並列に接続された寄生ダイオードＤ２を通してＭＯＳＦＥＴ１のゲート電極に駆動電圧を印加することができる。このため、ＭＯＳＦＥＴ１のゲート電極を外部に導出することなくＭＯＳＦＥＴ１の試験を行うことができる。その際、制御ＩＣ２を駆動させる必要がない。すなわち制御ＩＣ２にその電源電圧Ｖｃｃを印加したり、制御ＩＣ２の出力段のトランジスタＴｒ１，Ｔｒ２を駆動する必要がない。そのため、汎用の試験機を用いて、ＭＯＳＦＥＴ１の各電極に所定の電圧を印加する試験を行うことができる。
【００３９】
すなわち、制御ＩＣの種類によって試験機のドライブ回路部分を変更する必要がないので、従来から使用されているパワー素子用の試験機を使用することができる。例えば、熱抵抗試験を行うときにはゲート制御による定電力制御の方法を採用することができ、精度のよい測定が可能となる。また、Ｌ負荷試験でも汎用のパワー素子の試験機を使用することができ、制御ＩＣを動作させる専用の試験機は不要となる。さらに、パワー素子のゲート閾値電圧なども測定することができ、品質のよい製品を提供することが可能となる。
【００４０】
また、上記の半導体装置の製造に際しては、ＭＯＳＦＥＴ１および制御ＩＣ２をリードフレームのダイパッドに搭載し、ＭＯＳＦＥＴ１および制御ＩＣ２の相互の接続ならびに、外部端子（上記リードフレームのインナーリード）への接続をそれぞれワイヤボンディングで行うようにすることができる。
【００４１】
図４は本発明の第４の実施の形態の半導体装置の構成を示す回路図である。この半導体装置は、図３に示すスイッチＳＷ１に替えて、ダイオードＤ１１と抵抗Ｒ１１からなるスイッチＳＷ２を設けたものである。このスイッチＳＷ２は、通常動作時はダイオードＤ１１を介してＭＯＳＦＥＴ１に流れる電流を検出し、抵抗Ｒ１１を通して放電させる。ＭＯＳＦＥＴ１の試験時は、ダイオードＤ１１でＭＯＳＦＥＴ１のソース電極に流れる電流をブロックしているので、ＭＯＳＦＥＴ１のゲート電極へ駆動電圧を加えることができる。このような半導体装置においても、制御ＩＣ２のＧＮＤ電極に電圧を加えることで、制御ＩＣ２のトランジスタＴｒ２と並列に接続された寄生ダイオードＤ２を通してＭＯＳＦＥＴ１のゲート電極に駆動電圧を印加することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態の半導体装置の構成を示す回路図である。
【図２】本発明の第２の実施の形態の半導体装置の構成を示す回路図である。
【図３】本発明の第３の実施の形態の半導体装置の構成を示す回路図である。
【図４】本発明の第４の実施の形態の半導体装置の構成を示す回路図である。
【図５】パッケージ化された従来の半導体装置の構成を示す回路図である。
【図６】他の従来の半導体装置の構成を示す回路図である。
【図７】他の従来の半導体装置の構成を示す回路図である。
【符号の説明】
【００４３】
１  ＭＯＳＦＥＴ
２  制御ＩＣ
３  直流電源
１０  パッケージ
１１〜１５  外部端子
Ｄ１，Ｄ２  寄生ダイオード
Ｄ３，Ｄ１１  ダイオード
ＯＰ１  誤差増幅器
Ｒ１，Ｒ１１  抵抗
ＳＷ１，ＳＷ２  スイッチ
Ｔｒ１，Ｔｒ２  トランジスタ
【図１】
0005194585.tif 000002
【図２】
0005194585.tif 000003
【図３】
0005194585.tif 000004
【図４】
0005194585.tif 000005
【図５】
0005194585.tif 000006
【図６】
0005194585.tif 000007
【図７】
0005194585.tif 000008