(57)【特許請求の範囲】
【請求項１】
入力された周期パルスを昇圧して出力するパルス昇圧回路であって、
前記周期パルスが一端に印加されるコンデンサと、
前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、
前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を出力信号線に出力するスイッチング回路と、
前記コンデンサの他端に前記スイッチング回路を介して接続され、前記出力信号線を電源Ｖｃｃにより充電する出力信号線充電回路と、
を備え、
前記周期パルスの高レベルが前記コンデンサの一端に印加される前に、前記スイッチング回路をオンにし、前記充電回路と前記スイッチング回路を通して、前記出力信号線を予め電源Ｖｃｃにより充電するとともに、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電し、
前記出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスの高レベルをコンデンサの一端に印加し、前記スイッチング回路を通して、前記周期パルスの高圧レベルの電圧と、前記コンデンサの充電電圧とを加算した電圧を前記出力信号線に出力するように構成されたこと、
を特徴とするパルス昇圧回路。
【請求項２】
入力された周期パルスを昇圧して出力するパルス昇圧回路であって、
ＬｏｗとＨｉｇｈを交互に繰り返す第１の周期パルスＣＬＫＢを基に、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤを生成するディレイ回路と、
前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、
前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、
前記第１の周期パルスＣＬＫＢがＬｏｗの時にオンし、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、
前記コンデンサの他端に前記スイッチング回路を介して接続され、前記第１の周期パルスＣＬＫＢがＬｏｗの時に、前記出力信号線を電源Ｖｃｃから充電する出力信号線充電回路と、
を備え、
前記周期パルスＣＬＫＢがＬｏｗに遷移した後の前記所定のディレイΔｔの期間に、前記出力信号線が前記充電回路および前記スイッチング回路を通して電源Ｖｃｃの電圧により充電されるとともに、前記出力信号線が前記出力信号線充電回路を通して電源Ｖｃｃの電圧により充電され、
前記ディレイΔｔの期間の経過後に、前記第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、該第２の周期パルスＣＬＫＤのレベルと、前記コンデンサの充電電圧レベルとを加算した電圧が、前記スイッチング回路を通して前記出力信号線に出力されるように構成されたこと
を特徴とするパルス昇圧回路。
【請求項３】
入力された周期パルスを昇圧して出力するパルス昇圧回路であって、
２／３周期のＬｏｗ区間とこのＬｏｗ区間に続く１／３周期のＨｉｇｈ区間と繰り返す第１の周期パルスＣＬＫＢと、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤと、を生成するディレイ回路と、
前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、
前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、
前記第１の周期パルスＣＬＫＢがＬｏｗの時にオンし、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、
前記コンデンサの他端に前記スイッチング回路を介して接続され、前記第１の周期パルスＣＬＫＢがＬｏｗの時にオンし、前記出力信号線を電源Ｖｃｃから充電する出力信号線充電回路と、
を備え、
前記周期パルスＣＬＫＢがＬｏｗに遷移した後の前記所定のディレイΔｔの期間に、前記出力信号線が前記充電回路および前記スイッチング回路を通して電源Ｖｃｃの電圧により充電されるとともに、前記出力信号線が前記出力信号線充電回路を通して電源Ｖｃｃの電圧に充電され、
前記ディレイΔｔの期間の経過後に、前記第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、該第２の周期パルスＣＬＫＤの電圧レベルと、前記コンデンサの充電電圧レベルとを加算した電圧が前記出力信号線に出力されるように構成されたこと
を特徴とするパルス昇圧回路。
【請求項４】
入力された周期パルスを昇圧して出力するパルス昇圧回路であって、
２／３周期のＬｏｗ区間とこのＬｏｗ区間に続く１／３周期のＨｉｇｈ区間との３分割された周期を繰り返す第１の周期パルスＣＬＫＢと、前記第１の周期パルスＣＬＫＢと１／３周期位相が遅れた第２の周期パルスＣＬＫＤを生成するクロック生成回路と、
前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、
前記コンデンサの他端に接続され、該コンデンサを電源Ｖｃｃにより充電する充電回路と、
前記第１の周期パルスＣＬＫＢがＬｏｗの時にオンし、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、
前記コンデンサの他端に前記スイッチング回路を介して接続され、前記第１の周期パルスＣＬＫＢがＬｏｗの時にオンし、前記出力信号線を電源Ｖｃｃから充電する出力信号線充電回路と、
を備え、
前記周期パルスＣＬＫＢがＬｏｗに遷移した後の前記第２の周期パルスＣＬＫＤがＬｏｗである最初の１／３周期の期間に、前記出力信号線が前記充電回路および前記スイッチング回路を通して電源Ｖｃｃの電圧により充電されるとともに、前記出力信号線が前記出力信号線充電回路を通して電源Ｖｃｃの電圧に充電され、
前記最初の１／３周期の期間の経過後の次の１／３周期において、前記第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、該第２の周期パルスＣＬＫＤの電圧レベルと、前記コンデンサの充電電圧レベルとを加算した電圧が前記出力信号線に出力されるように構成されたこと、
を特徴とするパルス昇圧回路。
【請求項５】
前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、
ドレインが電源Ｖｃｃに接続され、ゲートが前記第２の周期パルスＣＬＫＤの論理反転信号ＣＬＫＤＢに接続され、ソースが前記コンデンサの他端に接続されるディプリーションタイプの第３のＮＭＯＳトランジスタＴＤ１と、
前記第３のＮＭＯＳトランジスタＴＤ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、
前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、
ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、
を備えることを特徴とする請求項２から請求項４のいずれか一項に記載のパルス昇圧回路。
【請求項６】
前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、
ドレインおよびゲートが共に電源Ｖｃｃに接続され、ソースが前記コンデンサの他端に接続される第１のＮＭＯＳトランジスタＴＩ１と、
前記第１のＮＭＯＳトランジスタＴＩ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、
前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、
ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、
を備えることを特徴とする請求項２から請求項４のいずれか一項に記載のパルス昇圧回路。
【請求項７】
前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、
ソースが電源Ｖｃｃに接続され、ドレインが前記コンデンサの他端に接続されると共に、ゲートが前記出力信号線に接続される第２のＰＭＯＳトランジスタＴＰ２と、
前記第２のＰＭＯＳトランジスタＴＰ２のドレインにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、
前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、
ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、
を備えることを特徴とする請求項２から請求項４のいずれか一項に記載のパルス昇圧回路。
【請求項８】
入力された周期パルスを昇圧して出力するパルス昇圧回路がｎ段（ｎ≧２）接続されて構成されるｎ段のパルス昇圧回路であって、
前記各段のパルス昇圧回路は、
初段のパルス昇圧回路については前記周期パルスが一端に印加され、２段目以降のパルス昇圧回路については前段のパルス昇圧回路の出力信号線から出力される昇圧されたパルスが一端に印加されるコンデンサと、
前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、
前記コンデンサの他端と前記出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、
前記コンデンサの他端に前記スイッチング回路を介して接続され、前記出力信号線を前記電源Ｖｃｃにより充電する出力信号線充電回路と、
を備え、
前記周期パルスの高レベルが前記初段のパルス昇圧回路のコンデンサの一端に印加される前に、前記出力信号線が前記充電回路および前記スイッチング回路を通して電源Ｖｃｃの電圧により充電するとともに、前記出力信号線充電回路により、各段のパルス昇圧回路の出力信号線を予め電源Ｖｃｃにより充電し、
前記各段の出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスの高レベルを初段のパルス昇圧回路のコンデンサの一端に印加すると共に、前記各段のスイッチング回路をオンにし、前記周期パルスの高レベルの電圧と、前記各段のコンデンサの充電電圧とを加算した電圧を、最終段のパルス昇圧回路の出力信号線に出力するように構成されたこと、
を特徴とするパルス昇圧回路。
【請求項９】
ＬｏｗとＨｉｇｈを交互に繰り返す第１の周期パルスＣＬＫＢを基に、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤを生成するディレイ回路を、備え、
前記各段のパルス昇圧回路は、
初段のパルス昇圧回路については前記第２の周期パルスＣＬＫＤが一端に印加され、２段目以降のパルス昇圧回路については前段のパルス昇圧回路の出力信号線から出力される昇圧されたパルスが一端に印加されるコンデンサと、
ドレインおよびゲートが共に電源Ｖｃｃに接続され、ソースが前記コンデンサの他端に接続される第１のＮＭＯＳトランジスタＴＩ１と、
前記第１のＮＭＯＳトランジスタＴＩ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、  前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、
ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、
を備えることを特徴とする請求項８に記載のパルス昇圧回路。
【請求項１０】
入力された周期パルスを昇圧して出力するパルス昇圧回路がｎ段（ｎ≧２）接続されて構成されるｎ段のパルス昇圧回路であって、
前記各段のパルス昇圧回路は、
奇数段（ｎ＝１、３、・・・）のパルス昇圧回路については所定の高レベルの位相期間（高レベル期間＜低レベル期間）を有する周期パルスＣＬＫＤが一端に印加され、偶数段（ｎ＝２、４、・・・）のパルス昇圧回路については前記周期パルスＣＬＫＤを略半周期位相シフトした周期パルスＣＬＫＤＢ´が一端に印加されるコンデンサと、
初段のパルス昇圧回路においては、電源Ｖｃｃに接続されると共に該電源Ｖｃｃにより当該初段のコンデンサの他端を充電し、２段目以降のパルス昇圧回路においては、前段のコンデンサの他端に接続されると共に、該前段のコンデンサの他端の充電電圧により当該段のコンデンサの他端を充電する充電回路と、
前記コンデンサの他端と出力信号線とを接続し、前記コンデンサの他端の充電電圧を出力信号線に出力するスイッチング回路と、
前記コンデンサの他端に前記スイッチング回路を介して接続され、前記出力信号線を電源Ｖｃｃにより充電する出力信号線充電回路と、
を備え、
前記奇数段のパルス昇圧回路については、
前記周期パルスＣＬＫＤの高レベルがコンデンサの一端に印加される前に、前記出力信号線が前記充電回路および前記スイッチング回路を通して電源Ｖｃｃの電圧により充電するとともに、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電し、
前記出力信号線を予め電源Ｖｃｃにより充電した後に、前記周期パルスＣＬＫＤの高レベルを前記コンデンサの一端に印加し、前記周期パルスＣＬＫＤの高圧レベルの電圧と当該段のコンデンサの充電電圧とを加算した電圧を、前記スイッチング回路を通して出力信号線に出力すると共に、当該段が最終段でない場合に前記加算した電圧を後段の充電回路に出力し、
前記偶数段のパルス昇圧回路については、
前記周期パルスＣＬＫＤＢ´の高レベルがコンデンサの一端に印加される前に、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電し、
前記出力信号線を予め電源Ｖｃｃにより充電した後に、前記周期パルスＣＬＫＤＢ´の高レベルを前記コンデンサの一端に印加し、前記周期パルスＣＬＫＤＢ´の高圧レベルの電圧と当該段のコンデンサの充電電圧とを加算した電圧を、前記スイッチング回路を通して出力信号線に出力すると共に、当該段が最終段でない場合に前記加算した電圧を後段の充電回路に出力するように構成されたこと、
を特徴とするパルス昇圧回路。
【請求項１１】
ＬｏｗとＨｉｇｈを交互に繰り返す第１の周期パルスＣＬＫＢを基に、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤと、前記第１の周期パルスＣＬＫＢがＬｏｗからＨｉｇｈへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＬｏｗの場合にＬｏｗとなる第３の周期パルスＣＬＫＤＢ´とを生成するディレイ回路を、備え、
前記各段のパルス昇圧回路内の初段目のパルス昇圧回路は、
前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、
ドレインおよびゲートが共に電源Ｖｃｃに接続され、ソースが前記コンデンサの他端に接続される第１のＮＭＯＳトランジスタＴＩ１と、
前記第１のＮＭＯＳトランジスタＴＩ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、
前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線ＶｃｃＸ２にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、
ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、
を備え、
２段目以降の偶数段のパルス昇圧回路は、
前記第３の周期パルスＣＬＫＤＢ´が一端に印加されるコンデンサＣ２と、
ドレインおよびゲートに前段のコンデンサＣ１の充電電圧が印加され、ソースが前記コンデンサＣ２の他端に接続される第１のＮＭＯＳトランジスタＴＩ３と、
前記第１のＮＭＯＳトランジスタＴＩ３のソースにソースが接続されると共に、ゲートに前段の出力信号線ＶｃｃＸ２が接続される第１のＰＭＯＳトランジスタＴＰ３と、
前記第１のＰＭＯＳトランジスタＴＰ３のドレインおよび出力信号線ＶｃｃＸ３にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ３のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ３と、
ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ４と、
を備え、
２段目以降の奇数段のパルス昇圧回路は、
前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサＣ３と、
ドレインおよびゲートに前段のコンデンサＣ２の充電電圧が印加され、ソースが前記コンデンサＣ３の他端に接続される第１のＮＭＯＳトランジスタＴＩ５と、
前記第１のＮＭＯＳトランジスタＴＩ５ソースにソースが接続されると共に、ゲートに前段の出力信号線ＶｃｃＸ３が接続される第１のＰＭＯＳトランジスタＴＰ５と、
前記第１のＰＭＯＳトランジスタＴＰ５のドレインおよび出力信号線ＶｃｃＸ４にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ５のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ５と、
ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ６と、
を備えることを特徴とする請求項１０に記載のパルス昇圧回路。
【請求項１２】
周期パルスが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を出力信号線に出力するスイッチング回路と、前記コンデンサの他端に前記スイッチング回路を介して接続され、前記出力信号線を電源Ｖｃｃにより充電する出力信号線充電回路と、を有するパルス昇圧回路におけるパルス昇圧方法であって、
前記周期パルスの高レベルが前記コンデンサの一端に印加される前に、前記スイッチング回路をオンにし、前記充電回路と前記スイッチング回路を通して、前記出力信号線を予め電源Ｖｃｃにより充電するとともに、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電する手順と、
前記出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスＣＬＫＤの高レベルを前記コンデンサの一端に印加し、前記スイッチング回路を通して、前記周期パルスＣＬＫＤの電圧レベルと、前記コンデンサの充電電圧レベルとを加算した電圧を前記出力信号線に出力する手順と、
を含むことを特徴とするパルス昇圧方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージロスが少なく、効率の良いパルス昇圧回路、およびパルス昇圧方法に関する。
【背景技術】
【０００２】
近年のＬＳＩ（大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖ、２０Ｖと言うように多電源が要求され、かつ高電圧が必要になることが多い。従来、このような多電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は単一電源であり、ＬＳＩ内部において多電源を生成することが要求されていた。さらに、近年は、持ち運びが便利なモバイル用途で、バッテリ駆動の要求が強く、低電圧化の要求が強くなってきた。
【０００３】
従来からよく用いられているチャージポンプ回路として、図１５（Ａ）に示すような、２相クロック駆動のものがある。ＮＭＯＳトランジスタＴ１〜Ｔ（ｎ＋１）は転送用トランジスタ、Ｃ１〜Ｃｎは、ポンプ用コンデンサである。ＮＭＯＳトランジスタＴ１〜Ｔ（ｎ＋１）は、ゲートとドレインが接続されている、いわゆるダイオード接続されており、ＮＭＯＳトランジスタのしきい値をＶＴｈｎとすると、ノードｎ１とｎ２との電位差はほぼしきい値ＶＴｈｎになる。このため、図１５（Ａ）に示すような回路では、しきい値ＶＴｈｎを小さく設定するのが好ましい。例えば、通常は、ＶＴｈｎ≒０Ｖ程度に設定する。この回路の利点は簡単な構成でチャージポンプが実現できることである。この場合は、電源電圧をＶｃｃとし、Ｎ段の構成のチャージポンプの場合は、出力電圧Ｖｏｕｔは、「Ｖｏｕｔ＝ｎ×Ｖｃｃ」で表される。図１５（Ｂ）に動作波形を示す。
【０００４】
一方、バッテリ使用で、電源電圧が低電圧化されてきており、例えば、１．５Ｖから２０Ｖを生成するためには、上記式にて、ｎ＝１４、すなわちポンプ段数が１４段必要になる。この場合、ＮＭＯＳトランジスタが１５個直列に接続されるので、出力インピーダンスが高くなり、電流能力が落ちてしまう問題がある。また、レイアウト面積が大きくなってコスト増加になってしまう問題があった。 
【０００５】
この問題を解決するために、本願の発明者らは、図１６（Ａ）に示すＶｃｃＸ２回路１０１のように、ポンプする電圧を従来のＶｃｃレベルから２Ｖｃｃレベルに振幅を増加させることができるパルス昇圧回路を先に提案した（特許文献１を参照）。図１６（Ｂ）に、ＶｃｃＸ２回路１０１をチャージポンプ回路に使用した動作波形を示す。また、２Ｖｃｃのパルスを生成するパルス生成回路を図１７（Ａ）に示す。（なお、図１７に示す回路構成の説明は、実施の形態の項において行なわれる。）
【０００６】
例えば、２Ｖｃｃのパルス昇圧回路１０１を採用すると、Ｖｏｕｔ＝ｎ×（２Ｖｃｃ）となるので、ｎ＝７となり、インピーダンスが半分となり、面積も半分となる。４Ｖｃｃの場合には、同じく、Ｖｏｕｔ＝ｎ×（４Ｖｃｃ）となるので、ｎ＝４となり、インピーダンスが１／４になり、電流能力は４倍になる。
【０００７】
図１８に、この昇圧パルス生成回路の動作波形を示す。
ＣＬＫＢがＬｏｗ（ロー：０レベル）になり、ＣＬＫがＨｉｇｈ（ハイ：電源Ｖｃｃレベル）になると、出力信号線ＶｃｃＸ２はＩタイプトランジスタ（閾値が０Ｖ）ＴＩ１、ＰＭＯＳトランジスタＴＰ１を経由して充電される。同時に、ＣＬＫがＨｉｇｈになることで、コンデンサＣ１によりノードＮＶ２が２Ｖｃｃとなり、出力信号線ＶｃｃＸ２も２Ｖｃｃまで充電される。ＣＬＫＢがＨｉｇｈ、ＣＬＫがＬｏｗになると、ＰＭＯＳトランジスタＴＰ１がオフして、ノードＮＶ２のレベルがＶｃｃ、出力信号線ＶｃｃＸ２のレベルが０Ｖとなる。
【特許文献１】特開２００４−２２２３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述した特許文献１のパルス昇圧回路の動作を詳細分析すると、図１８に示すように、出力信号線ＶｃｃＸ２を充電する場合に、まず、ＮＭＯＳ＿Ｉタイプ（Ｉｎｔｒｉｎｓｉｃ−Ｔｙｐｅ：閾値がほぼ０Ｖに設定されたトランジスタ）トランジスタＴＩ１とＰＭＯＳトランジスタＴＰ１とを介して電源Ｖｃｃから充電される。ある程度充電されたところで、コンデンサＣ１のカップリングによりノードＮＶ２が２Ｖｃｃレベルに持ち上げられて、この２ＶｃｃがＰＭＯＳトランジスタＴＰ１を介して出力信号線ＶｃｃＸ２に電圧が伝達される。
【０００９】
図１８に示すように、例えば、ノードＮＶ２がＴＩ１を介してまだ十分充電されていないときにコンデンサＣ１により２Ｖｃｃに持ち上げられると（図のΔＴの期間）、チャージロスが生じて、結果的に、出力信号線ＶｃｃＸ２は２Ｖｃｃより低い電圧（ΔＶ分下がる）にしか持ち上げられないことになる。要するに、効率が悪化する。また、特許文献１の従来技術では、パルス昇圧回路の駆動方法について詳しくは開示されていなかった。
【００１０】
本発明は、斯かる実情に鑑みなされたものであり、本発明の第１の目的は、パルス昇圧回路に最適な駆動方法を使用することにより、チャージロスの少ない、効率の良いパルス昇圧回路を提供することにある。また、本発明の第２の目的は、パルス昇圧回路の改良により、チャージロスがなく、高速に動作可能な、パルス昇圧回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するためになされたものであり、本発明の一態様におけるパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路であって、前記周期パルスが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を出力信号線に出力するスイッチング回路と、前記コンデンサの他端に前記スイッチング回路を介して接続され、前記出力信号線を電源Ｖｃｃにより充電する出力信号線充電回路と、を備え、前記周期パルスの高レベルが前記コンデンサの一端に印加される前に、前記スイッチング回路をオンにし、前記充電回路と前記スイッチング回路を通して、前記出力信号線を予め電源Ｖｃｃにより充電するとともに、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電し、前記出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスの高レベルをコンデンサの一端に印加し、前記スイッチング回路を通して、前記周期パルスの高圧レベルの電圧と、前記コンデンサの充電電圧とを加算した電圧を前記出力信号線に出力するように構成されたこと、を特徴とする。また、本発明の一態様におけるパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路であって、前記周期パルスが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、を備え、前記周期パルスの高レベルが前記コンデンサの一端に印加される前に、前記スイッチング回路をオンにし、前記充電回路と前記スイッチング回路を通して、前記出力信号線を予め電源Ｖｃｃにより充電し、前記出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスの高レベルを前記コンデンサの一端に印加し、前記スイッチング回路を通して、前記周期パルスの高圧レベルの電圧と、前記コンデンサの充電電圧とを加算した電圧を前記出力信号線に出力するように構成されたこと、を特徴とする。
上記構成からなる本発明のパルス昇圧回路では、コンデンサの充電電圧を周期パルスにより昇圧して出力信号線に出力する前に、予め出力信号線を電源Ｖｃｃの電圧に充電しておき、その後に周期パルスの高レベルとコンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、周期パルスの高レベルと、前記コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する際の電圧の低下を低減することができる。このため、チャージロスを低減して電源Ｖｃｃの２倍の電圧（Ｖｃｃ×２）の周期パルスを生成することができ、効率が大幅に改善される。
【００１２】
また、本発明のパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路であって、ＬｏｗとＨｉｇｈを交互に繰り返す第１の周期パルスＣＬＫＢを基に、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤを生成するディレイ回路と、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記第１の周期パルス信号ＣＬＫＢがＬｏｗの時にオンし、前記コンデンサの他端と前記出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、を備え、前記周期パルスＣＬＫＢがＬｏｗに遷移した後の前記所定のディレイΔｔの期間に、前記出力信号線が前記充電回路および前記スイッチング回路を通して電源Ｖｃｃの電圧により充電され、前記ディレイΔｔの期間の経過後に、前記第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、該第２の周期パルスＣＬＫＤの電圧レベルと、前記コンデンサの充電電圧レベルとを加算した電圧が前記出力信号線に出力されること、を特徴とする。
上記構成からなる本発明のパルス昇圧回路では、周期パルスＣＬＫＢがＨｉｇｈ（Ｖｃｃ）のときに、コンデンサを電源Ｖｃｃの電圧に充電しておく。そして、周期パルスＣＬＫＢがＬｏｗに遷移した後の所定のディレイΔｔの期間において、出力信号線を電源Ｖｃｃに電圧に充電し、その後に第２の周期パルスＣＬＫＤをＨｉｇｈに遷移させ、第２の周期パルスＣＬＫＤのレベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、第２の周期パルスＣＬＫＤのレベルと、前記コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する際の電圧の低下を低減することができる。このため、チャージロスを低減して電源Ｖｃｃの２倍の電圧（Ｖｃｃ×２）の周期パルスを生成することができ、効率が大幅に改善される。
【００１３】
また、本発明のパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路であって、２／３周期のＬｏｗ区間とこのＬｏｗ区間に続く１／３周期のＨｉｇｈ区間との３分割された周期を繰り返す第１の周期パルスＣＬＫＢと、前記第１の周期パルスＣＬＫＢと１／３周期位相が遅れた第２の周期パルスＣＬＫＤを生成するクロック生成回路と、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサを電源Ｖｃｃにより充電する充電回路と、前記第１の周期パルスＣＬＫＢがＬｏｗの時にオンし、前記コンデンサの他端と前記出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、を備え、前記周期パルスＣＬＫＢがＬｏｗに遷移した後の前記第２の周期パルスＣＬＫＤがＬｏｗである最初の１／３周期の期間に、前記出力信号線が前記充電回路および前記スイッチング回路を通して電源Ｖｃｃの電圧により充電され、前記最初の１／３周期の期間の経過後の次の１／３周期において、前記第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、該第２の周期パルスＣＬＫＤの電圧レベルと、前記コンデンサの充電電圧レベルとを加算した電圧が前記出力信号線に出力されるように構成されたこと、を特徴とする。
上記構成からなる本発明のパルス昇圧回路では、周期パルスＣＬＫＢのクロック周期を３分割（２／３周期のＬｏｗ区間と、１／３周期のＨｉｇｈ区間）して１／３周期毎に動作をさせる。ＣＬＫＢの最初のＬｏｗ区間で、出力信号線を電源Ｖｃｃの電圧に充電し、ＣＬＫＢの次のＬｏｗ区間で、第２の周期パルスＣＬＫＤをＨｉｇｈにして、この第２の周期パルスＣＬＫＤの電圧レベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、チャージロスを低減して電源Ｖｃｃの２倍の電圧（Ｖｃｃ×２）の周期パルスを生成することができ、効率が大幅に改善される効果に加えて、余分なディレイ回路が必要なく、基本クロックに同期して動作をさせることが出来るパルス昇圧回路を提供できる。
【００１４】
また、本発明のパルス昇圧回路は、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、ドレインおよびゲートが共に電源Ｖｃｃに接続され、ソースが前記コンデンサの他端に接続される第１のＮＭＯＳトランジスタＴＩ１と、前記第１のＮＭＯＳトランジスタＴＩ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、を備えることを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、コンデンサへの充電回路をダイオード接続された第１のＮＭＯＳトランジスタＴＩ１により構成し、スイッチング回路を第１のＰＭＯＳトランジスタＴＰ１により構成する。そして、周期パルスＣＬＫＢがＬｏｗに遷移した後の所定のディレイΔｔの期間か、または３分割された周期パルスＣＬＫＢの最初の１／３周期の期間において、第１のＮＭＯＳトランジスタＴＩ１および第１のＰＭＯＳトランジスタＴＰ１を通して出力信号線を電源Ｖｃｃに充電する。その後に第２の周期パルスＣＬＫＤをＨｉｇｈに遷移させ、第１のＰＭＯＳトランジスタＴＰ１を通して、第２の周期パルスＣＬＫＤの電圧レベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、第２の周期パルスＣＬＫＤの電圧レベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する際の電圧の低下を低減することができる。このため、チャージロスを低減して電源Ｖｃｃの２倍の電圧（Ｖｃｃ×２）の周期パルスを生成することができ、効率が大幅に改善される。
【００１５】
また、本発明のパルス昇圧回路は、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、ソースが電源Ｖｃｃに接続され、ドレインが前記コンデンサの他端に接続されると共に、ゲートが前記出力信号線に接続される第２のＰＭＯＳトランジスタＴＰ２と、前記第２のＰＭＯＳトランジスタＴＰ２のドレインにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、を備えることを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、コンデンサへの充電回路をゲートが出力信号線に接続された第２のＰＭＯＳトランジスタＴＰ２により構成し、スイッチング回路を第１のＰＭＯＳトランジスタＴＰ１により構成する。そして、周期パルスＣＬＫＢがＬｏｗに遷移した後の所定のディレイΔｔの期間か、または３分割された周期パルスＣＬＫＢの最初の１／３周期の期間において、第２のＰＭＯＳトランジスタＴＰ２および第１のＰＭＯＳトランジスタＴＰ１を通して、出力信号線を電源Ｖｃｃに充電する。その後に第２の周期パルスＣＬＫＤをＨｉｇｈに遷移させ、第１のＰＭＯＳトランジスタＴＰ１を通して、第２の周期パルスＣＬＫＤの電圧レベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、第２の周期パルスＣＬＫＤの電圧レベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する際の電圧の低下を低減することができる。このため、チャージロスを低減して電源Ｖｃｃの２倍の電圧（Ｖｃｃ×２）の周期パルスを生成することができ、効率が大幅に改善される。
【００１６】
また、本発明のパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路であって、ＬｏｗとＨｉｇｈを交互に繰り返す第１の周期パルスＣＬＫＢを基に、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤを生成するディレイ回路と、前記周期パルスＣＬＫＤが一端に印加されるコンデンサと、コンデンサの他端に接続される充電回路であって、前記第２の周期パルスＣＬＫＤがＬｏｗの期間に電源Ｖｃｃから前記コンデンサへの充電を行うディプリーションタイプのトランジスタスイッチで構成される充電回路と、前記第１の周期パルス信号ＣＬＫＢがＬｏｗの時にオンし、前記コンデンサの他端と前記出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、を備え、前記周期パルスＣＬＫＢがＬｏｗに遷移した後の前記所定のディレイΔｔの期間に、前記出力信号線が前記充電回路および前記スイッチング回路を通して電源Ｖｃｃの電圧により充電され、前記ディレイΔｔの期間の経過後に、前記第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、該第２の周期パルスＣＬＫＤの電圧レベルと、前記コンデンサの充電電圧レベルとを加算した電圧が前記出力信号線に出力されるように構成されたこと、を特徴とする。
上記構成からなる本発明のパルス昇圧回路では、コンデンサに電源Ｖｃｃから充電を行う充電回路に、ディプリーションタイプのトランジスタを使用する。
これにより、コンデンサを高効率で充電することができる。
【００１７】
また、本発明のパルス昇圧回路は、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、ドレインが電源Ｖｃｃに接続され、ゲートが前記第２の周期パルスＣＬＫＤの論理反転信号ＣＬＫＤＢに接続され、ソースが前記コンデンサの他端に接続されるディプリーションタイプの第３のＮＭＯＳトランジスタＴＤ１と、前記第３のＮＭＯＳトランジスタＴＤ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、を備えることを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、コンデンサに電源Ｖｃｃから充電を行なう充電回路に、ディプリーションタイプのトランジスタＴＤ１を使用し、第２の周期パルスＣＬＫＤがＬｏｗの時にコンデンサに充電を行なう。
これにより、コンデンサを高効率で充電することができる。
【００１８】
また、本発明のパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路であって、前記周期パルスが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を出力信号線に出力するスイッチング回路と、前記出力信号線を電源Ｖｃｃにより充電する出力信号線充電回路と、を備え、前記周期パルスの高レベルが前記コンデンサの一端に印加される前に、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電し、前記出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスの高レベルをコンデンサの一端に印加し、前記スイッチング回路を通して、前記周期パルスの高圧レベルの電圧と、前記コンデンサの充電電圧とを加算した電圧を前記出力信号線に出力するように構成されたこと、を特徴とする。
上記構成からなる本発明のパルス昇圧回路では、コンデンサの充電電圧を周期パルスにより昇圧して出力信号線に出力する前に、出力信号線充電回路により、予め出力信号線を電源Ｖｃｃの電圧に充電しておき、その後に周期パルスの高レベルとコンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、周期パルスの高レベルと、前記コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する際の電圧の低下を低減することができる。このため、チャージロスを低減して電源Ｖｃｃの２倍の電圧（Ｖｃｃ×２）の周期パルスを生成することができ、効率が大幅に改善される。
【００１９】
また、本発明のパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路であって、ＬｏｗとＨｉｇｈを交互に繰り返す第１の周期パルスＣＬＫＢを基に、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤを生成するディレイ回路と、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記第１の周期パルス信号ＣＬＫＢがＬｏｗの時にオンし、前記コンデンサの他端と前記出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、前記第１の周期パルス信号ＣＬＫＢがＬｏｗの時に、前記出力信号線を電源Ｖｃｃから充電する出力信号線充電回路と、を備え、前記周期パルスＣＬＫＢがＬｏｗに遷移した後の前記所定のディレイΔｔの期間に、前記出力信号線が前記出力信号線充電回路を通して電源Ｖｃｃの電圧により充電され、前記ディレイΔｔの期間の経過後に、前記第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、該第２の周期パルスＣＬＫＤのレベルと、前記コンデンサの充電電圧レベルとを加算した電圧が、前記スイッチング回路を通して前記出力信号線に出力されるように構成されたことを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、第２の周期パルスＣＬＫＤがＬｏｗの時に、出力信号線充電回路により、予め出力信号線を電源Ｖｃｃの電圧により充電しておく。その後、第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、第２の周期パルスＣＬＫＤの電圧レベルとコンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、周期パルスＣＬＫＤの電圧レベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する際の電圧の低下を低減することができる。このため、チャージロスを低減して電源Ｖｃｃの２倍の電圧（Ｖｃｃ×２）の周期パルスを生成することができ、効率が大幅に改善される。
【００２０】
また、本発明のパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路であって、２／３周期のＬｏｗ区間とこのＬｏｗ区間に続く１／３周期のＨｉｇｈ区間と繰り返す第１の周期パルスＣＬＫＢと、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤと、を生成するディレイ回路と、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記第１の周期パルス信号ＣＬＫＢがＬｏｗの時にオンし、前記コンデンサの他端と前記出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、前記第１の周期パルス信号ＣＬＫＢがＬｏｗの時にオンし、前記出力信号線を電源Ｖｃｃから充電する出力信号線充電回路と、を備え、前記周期パルスＣＬＫＢがＬｏｗに遷移した後の前記所定のディレイΔｔの期間に、前記出力信号線が前記出力信号線充電回路を通して電源Ｖｃｃの電圧に充電され、前記ディレイΔｔの期間の経過後に、前記第２の周期パルスＣＬＫＤがＨｉｇｈになることにより、該第２の周期パルスＣＬＫＤの電圧レベルと、前記コンデンサの充電電圧レベルとを加算した電圧が前記出力信号線に出力されるように構成されたことを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、周期パルスＣＬＫＢのクロック周期を３分割（２／３周期のＬｏｗ区間と、１／３周期のＨｉｇｈ区間）する。そして、第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗに遷移した後のディレイΔｔの期間に、出力信号線充電回路により出力信号線ＶｃｃＸ２をＶｃｃに充電し、ディレイΔｔの経過後、直ちに周期パルスＣＬＫＤをＨｉｇｈに遷移させ、出力信号線に２×Ｖｃｃの電圧を出力する。この周期パルスＣＬＫＤは、２／３周期が経過するまでＨｉｇｈが維持される。そして、２／３周期を経過すると、第１の周期パルスＣＬＫＢがＨｉｇｈ（ＣＬＫＤはＬｏｗ）になり、出力信号線の電圧出力を停止する。
これにより、高速かつ高効率なパルス昇圧回路を提供することができる。
【００２１】
また、本発明のパルス昇圧回路は、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、ドレインおよびゲートが共に電源Ｖｃｃに接続され、ソースが前記コンデンサの他端に接続される第１のＮＭＯＳトランジスタＴＩ１と、前記第１のＮＭＯＳトランジスタＴＩ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、を備えることを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、コンデンサへの充電回路をダイオード接続された第１のＮＭＯＳトランジスタＴＩ１により構成し、スイッチング回路を第１のＰＭＯＳトランジスタＴＰ１により構成する。また、出力信号線を電源Ｖｃｃから直接充電する出力信号線充電回路として、第４のＮＭＯＳトランジスタＴＩ２を設ける。そして、周期パルスＣＬＫＢがＬｏｗに遷移した後の所定のディレイΔｔの期間において、第４のＰＭＯＳトランジスタＴＩ２を通して出力信号線を電源Ｖｃｃに充電する。その後に第２の周期パルスＣＬＫＤをＨｉｇｈに遷移させ、第１のＰＭＯＳトランジスタＴＰ１を通して、第２の周期パルスＣＬＫＤの電圧レベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、高速かつ高効率なパルス昇圧回路を提供することができる。
【００２２】
また、本発明のパルス昇圧回路は、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、ソースが電源Ｖｃｃに接続され、ドレインが前記コンデンサの他端に接続されると共に、ゲートが前記出力信号線に接続される第２のＰＭＯＳトランジスタＴＰ２と、前記第２のＰＭＯＳトランジスタＴＰ２のドレインにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、を備えることを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、コンデンサへの充電回路をゲートが出力信号線に接続された第２のＰＭＯＳトランジスタＴＰ２により構成し、スイッチング回路を第１のＰＭＯＳトランジスタＴＰ１により構成する。また、出力信号線を電源Ｖｃｃから直接充電する出力信号線充電回路として、第４のＮＭＯＳトランジスタＴＩ２を設ける。そして、周期パルスＣＬＫＢがＬｏｗに遷移した後の所定のディレイΔｔの期間において、第４のＰＭＯＳトランジスタＴＩ２を通して出力信号線を電源Ｖｃｃに充電する。その後に第２の周期パルスＣＬＫＤをＨｉｇｈに遷移させ、第１のＰＭＯＳトランジスタＴＰ１を通して、第２の周期パルスＣＬＫＤの電圧レベルと、コンデンサの充電電圧レベルとを加算した電圧を出力信号線に出力する。
これにより、高速かつ高効率なパルス昇圧回路を提供することができる。
【００２３】
また、本発明のパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路がｎ段（ｎ≧２）接続されて構成されるｎ段のパルス昇圧回路であって、前記各段のパルス昇圧回路は、初段のパルス昇圧回路については前記周期パルスが一端に印加され、２段目以降のパルス昇圧回路については前段のパルス昇圧回路の出力信号線から出力される昇圧されたパルスが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記コンデンサの他端と前記出力信号線とを接続して、前記コンデンサの他端の充電電圧を前記出力信号線に出力するスイッチング回路と、前記出力信号線を前記電源Ｖｃｃにより充電する出力信号線充電回路と、を備え、前記周期パルスの高レベルが前記初段のパルス昇圧回路のコンデンサの一端に印加される前に、前記出力信号線充電回路により、各段のパルス昇圧回路の出力信号線を予め電源Ｖｃｃにより充電し、前記各段の出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスの高レベルを初段のパルス昇圧回路のコンデンサの一端に印加すると共に、前記各段のスイッチング回路をオンにし、前記周期パルスの高レベルの電圧と、前記各段のコンデンサの充電電圧とを加算した電圧を、最終段のパルス昇圧回路の出力信号線に出力するように構成されたこと、を特徴とする。
上記構成からなる本発明のパルス昇圧回路では、本発明のパルス昇圧回路のｎ段を直列に接続する。そして、各段のコンデンサのそれぞれをＶｃｃに充電すると共に、予め出力信号線を電源Ｖｃｃにより充電しておき、その後に、周期パルスを高レベルに立ち上げることにより、周期パルスの電圧レベルと各段のコンデンサの充電電圧レベルとを加算して、電源Ｖｃｃのｎ＋１倍の電圧の周期パルスを発生させる。
これにより、本発明のパルス昇圧回路を使用して、電源Ｖｃｃのｎ＋１倍の出力パルスを容易に、かつ高効率で生成することができる。
【００２４】
また、本発明のパルス昇圧回路は、ＬｏｗとＨｉｇｈを交互に繰り返す第１の周期パルスＣＬＫＢを基に、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤを生成するディレイ回路を、備え、前記各段のパルス昇圧回路は、初段のパルス昇圧回路については前記第２の周期パルスＣＬＫＤが一端に印加され、２段目以降のパルス昇圧回路については前段のパルス昇圧回路の出力信号線から出力される昇圧されたパルスが一端に印加されるコンデンサと、ドレインおよびゲートが共に電源Ｖｃｃに接続され、ソースが前記コンデンサの他端に接続される第１のＮＭＯＳトランジスタＴＩ１と、前記第１のＮＭＯＳトランジスタＴＩ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、を備えることを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、本発明のパルス昇圧回路のｎ段を直列に接続する。そして、各段のコンデンサのそれぞれをＶｃｃに充電すると共に、予め出力信号線を電源Ｖｃｃにより充電しておき、その後に、第２の周期パルスＣＬＫＤをＨｉｇｈに立ち上げることにより、第２の周期パルスＣＬＫＤの電圧レベルと各段のコンデンサの充電電圧レベルを加算して、電源Ｖｃｃのｎ＋１倍の電圧の周期パルスを発生させる。この場合に、各段のパルス昇圧回路において、コンデンサへの充電回路をダイオード接続されたＮＭＯＳトランジスタＴＩ１により構成し、スイッチング回路をＰＭＯＳトランジスタＴＰ１により構成する。また、出力信号線を電源Ｖｃｃから直接充電する出力信号線充電回路として、ＮＭＯＳトランジスタＴＩ２を設ける。
これにより、本発明のパルス昇圧回路を使用して、電源Ｖｃｃのｎ＋１倍の出力パルスを容易に、かつ高効率で生成することができる。
【００２５】
また、本発明のパルス昇圧回路は、入力された周期パルスを昇圧して出力するパルス昇圧回路がｎ段（ｎ≧２）接続されて構成されるｎ段のパルス昇圧回路であって、前記各段のパルス昇圧回路は、奇数段（ｎ＝１、３、・・・）のパルス昇圧回路については所定の高レベルの位相期間（高レベル期間＜低レベル期間）を有する周期パルスＣＬＫＤが一端に印加され、偶数段（ｎ＝２、４、・・・）のパルス昇圧回路については前記周期パルスＣＬＫＤを略半周期位相シフトした周期パルスＣＬＫＤＢ´が一端に印加されるコンデンサと、初段のパルス昇圧回路においては、電源Ｖｃｃに接続されると共に該電源Ｖｃｃにより当該初段のコンデンサの他端を充電し、２段目以降のパルス昇圧回路においては、前段のコンデンサの他端に接続されると共に、該前段のコンデンサの他端の充電電圧により当該段のコンデンサの他端を充電する充電回路と、前記コンデンサの他端と出力信号線とを接続し、前記コンデンサの他端の充電電圧を出力信号線に出力するスイッチング回路と、前記出力信号線を電源Ｖｃｃにより充電する出力信号線充電回路と、を備え、前記奇数段のパルス昇圧回路については、前記周期パルスＣＬＫＤの高レベルがコンデンサの一端に印加される前に、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電し、前記出力信号線を予め電源Ｖｃｃにより充電した後に、前記周期パルスＣＬＫＤの高レベルを前記コンデンサの一端に印加し、前記周期パルスＣＬＫＤの高圧レベルの電圧と当該段のコンデンサの充電電圧とを加算した電圧を、前記スイッチング回路を通して出力信号線に出力すると共に、当該段が最終段でない場合に前記加算した電圧を後段の充電回路に出力し、前記偶数段のパルス昇圧回路については、前記周期パルスＣＬＫＤＢ´の高レベルがコンデンサの一端に印加される前に、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電し、前記出力信号線を予め電源Ｖｃｃにより充電した後に、前記周期パルスＣＬＫＤＢ´の高レベルを前記コンデンサの一端に印加し、前記周期パルスＣＬＫＤＢ´の高圧レベルの電圧と当該段のコンデンサの充電電圧とを加算した電圧を、前記スイッチング回路を通して出力信号線に出力すると共に、当該段が最終段でない場合に前記加算した電圧を後段の充電回路に出力するように構成されたこと、を特徴とする。
上記構成からなる本発明のパルス昇圧回路では、本発明のパルス昇圧回路のｎ段を直列に接続して、電源Ｖｃｃのｎ＋１倍の電圧の周期パルスを発生させる。例えば、３段構成の場合に、初段のパルス昇圧回路内のコンデンサの充電電圧レベルを周期パルスＣＬＫＤにより２Ｖｃｃに昇圧させ、この２ｖｃｃのレベルで２段目のパルス昇圧回路内のコンデンサを充電した後に、周期パルスＣＬＫＤとは略半周期位相が異なる周期パルスＣＬＫＤＢ´により２段目のコンデンサの充電電圧レベルを３Ｖｃｃに昇圧させ、この３Ｖｃｃのレベルで３段目のパルス昇圧回路内のコンデンサを充電する。そして、最後に、周期パルスＣＬＫＤにより３段目のコンデンサの充電電圧レベルを４Ｖｃｃとして出力信号線に出力する。この場合に、各段において昇圧動作を行い、出力信号線にコンデンサの充電電圧を出力する際に、出力信号線を予め出力信号線充電回路により電源Ｖｃｃにより充電しておく。
これにより、本発明のパルス昇圧回路を使用して、電源Ｖｃｃのｎ＋１倍の出力パルスを容易に、かつ高効率で生成することができる。また、奇数段のパルス昇圧回路と偶数段のパルス昇圧回路において位相をずらして昇圧を行なうことにより、昇圧のための負荷を時間的に平均化することができる。
【００２６】
また、本発明のパルス昇圧回路は、ＬｏｗとＨｉｇｈを交互に繰り返す第１の周期パルスＣＬＫＢを基に、前記第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤと、前記第１の周期パルスＣＬＫＢがＬｏｗからＨｉｇｈへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に前記第１の周期パルスＣＬＫＢがＬｏｗの場合にＬｏｗとなる第３の周期パルスＣＬＫＤＢ´とを生成するディレイ回路を、備え、前記各段のパルス昇圧回路内の初段目のパルス昇圧回路は、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサと、ドレインおよびゲートが共に電源Ｖｃｃに接続され、ソースが前記コンデンサの他端に接続される第１のＮＭＯＳトランジスタＴＩ１と、前記第１のＮＭＯＳトランジスタＴＩ１のソースにソースが接続されると共に、ゲートに前記第１の周期パルスＣＬＫＢが印加される第１のＰＭＯＳトランジスタＴＰ１と、前記第１のＰＭＯＳトランジスタＴＰ１のドレインおよび前記出力信号線ＶｃｃＸ２にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ１のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ１と、ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ２と、を備え、２段目以降の偶数段のパルス昇圧回路は、前記第３の周期パルスＣＬＫＤＢ´が一端に印加されるコンデンサＣ２と、ドレインおよびゲートに前段のコンデンサＣ１の充電電圧が印加され、ソースが前記コンデンサＣ２の他端に接続される第１のＮＭＯＳトランジスタＴＩ３と、前記第１のＮＭＯＳトランジスタＴＩ３のソースにソースが接続されると共に、ゲートに前段の出力信号線ＶｃｃＸ２が接続される第１のＰＭＯＳトランジスタＴＰ３と、前記第１のＰＭＯＳトランジスタＴＰ３のドレインおよび出力信号線ＶｃｃＸ３にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ３のゲートにゲートが共通接続される第２のＮＭＯＳトランジスタＴＮ３と、ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ４と、を備え、２段目以降の奇数段のパルス昇圧回路は、前記第２の周期パルスＣＬＫＤが一端に印加されるコンデンサＣ３と、ドレインおよびゲートに前段のコンデンサＣ２の充電電圧が印加され、ソースが前記コンデンサＣ３の他端に接続される第１のＮＭＯＳトランジスタＴＩ５と、前記第１のＮＭＯＳトランジスタＴＩ５ソースにソースが接続されると共に、ゲートに前段の出力信号線ＶｃｃＸ３が接続される第１のＰＭＯＳトランジスタＴＰ５と、前記第１のＰＭＯＳトランジスタＴＰ５のドレインおよび出力信号線ＶｃｃＸ４にドレインが接続され、ソースが電源ＧＮＤに接続されると共に、前記第１のＰＭＯＳトランジスタＴＰ５のゲートにゲ���トが共通接続される第２のＮＭＯＳトランジスタＴＮ５と、ゲートに前記第１の周期パルスＣＬＫＢの論理反転信号が印加され、ドレインが電源Ｖｃｃに接続され、ソースが前記出力信号線に接続される第４のＮＭＯＳトランジスタＴＩ６と、を備えることを特徴とする。
上記構成からなる本発明のパルス昇圧回路では、本発明のパルス昇圧回路のｎ段を直列に接続して、電源Ｖｃｃのｎ＋１倍の電圧の周期パルスを発生させる。例えば、３段構成の場合に、初段のパルス昇圧回路内のコンデンサＣ１の充電電圧レベルを第２の周期パルスＣＬＫＤにより２Ｖｃｃに昇圧させ、この２ｖｃｃのレベルで２段目のパルス昇圧回路内のコンデンサＣ２を充電した後に、第３の周期パルスＣＬＫＤＢ´により２段目のコンデンサＣ２の充電電圧レベルを３Ｖｃｃに昇圧させ、この３Ｖｃｃのレベルで３段目のパルス昇圧回路内のコンデンサＣ３を充電する。そして、最後に、第２の周期パルスＣＬＫＤにより３段目のコンデンサＣ３の充電電圧レベルを４Ｖｃｃとして出力信号線ＶｃｃＸ４に出力する。この場合に、各段のパルス昇圧回路において、コンデンサへの充電回路をダイオード接続されたＮＭＯＳトランジスタＴＩ１、ＴＩ３、ＴＩ５により構成し、スイッチング回路をＰＭＯＳトランジスタＴＰ１、ＴＰ３、ＴＰ５により構成する。また、出力信号線を電源Ｖｃｃから直接充電する出力信号線充電回路として、ＮＭＯＳトランジスタＴＩ２、ＴＩ４、ＴＩ６を設ける。
これにより、本発明のパルス昇圧回路を使用して、電源Ｖｃｃのｎ＋１倍の出力パルスを容易に、かつ高効率で生成することができる。また、奇数段のパルス昇圧回路と偶数段のパルス昇圧回路において位相をずらして昇圧を行なうことにより、昇圧のための負荷を時間的に平均化することができる。
【００２７】
また、本発明のパルス昇圧方法は、周期パルスが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を出力信号線に出力するスイッチング回路と有するパルス昇圧回路におけるパルス昇圧方法であって、前記周期パルスの高レベルが前記コンデンサの一端に印加される前に、前記スイッチング回路をオンにし、前記充電回路と前記スイッチング回路を通して、前記出力信号線を予め電源Ｖｃｃにより充電する手順と、前記出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスＣＬＫＤの高レベルを前記コンデンサの一端に印加し、前記スイッチング回路を通して、前記周期パルスＣＬＫＤの電圧レベルと、前記コンデンサの充電電圧レベルとを加算した電圧を前記出力信号線に出力する手順と、を含むことを特徴とする。
【００２８】
また、本発明のパルス昇圧方法は、周期パルスが一端に印加されるコンデンサと、前記コンデンサの他端に接続され、該コンデンサの他端を電源Ｖｃｃにより充電する充電回路と、前記コンデンサの他端と出力信号線とを接続して、前記コンデンサの他端の充電電圧を出力信号線に出力するスイッチング回路とを有するパルス昇圧回路におけるパルス昇圧方法であって、前記出力信号線を電源Ｖｃｃから充電する出力信号線充電回路を使用すると共に、前記周期パルスの高レベルが前記コンデンサの一端に印加される前に、前記出力信号線充電回路により、前記出力信号線を予め電源Ｖｃｃにより充電する手順と、前記出力信号線を電源Ｖｃｃにより予め充電した後に、前記周期パルスＣＬＫＤの高レベルをコンデンサの一端に印加し、前記スイッチング回路を通して、前記周期パルスＣＬＫＤの高レベルの電圧と、前記コンデンサの充電電圧レベルとを加算した電圧を前記出力信号線に出力する手順と、を含むことを特徴とする。
【発明の効果】
【００２９】
本発明においては、パルス昇圧回路に最適な駆動方法を提供することにより、チャージロスのない、効率の良いパルス昇圧回路を実現できる。また、パルス昇圧回路の改良により、チャージロスがなく、高速に動作可能な、パルス昇圧回路を提供できる。
【発明を実施するための最良の形態】
【００３０】
［第１の実施の形態］
図１（Ａ）は、本発明の第１の実施の形態に係わるパルス昇圧回路の構成を示す図であり、図１７（Ａ）のパルス昇圧回路の駆動方法を改良した例である。また、図２に、その駆動方法（動作波形）を示す。
【００３１】
図１（Ａ）に示すパルス昇圧回路の回路構成は、図１７（Ａ）に示すパルス昇圧回路の回路構成と比較して、周期パルスＣＬＫＤの態様が異なる点を除いて同様である。
【００３２】
すなわち、図１７（Ａ）に示すパルス昇圧回路と同様に、周期パルスＣＬＫＤがコンデンサＣ１の一端に供給される。また、ＩタイプのＮＭＯＳトランジスタＴＩ１のドレインは電源Ｖｃｃに接続され、ゲートがドレインに接続され、ソースがコンデンサＣ１の他端およびＰＭＯＳトランジスタＴＰ１のソースに接続されている。ＰＭＯＳトランジスタＴＰ１およびＮＭＯＳトランジスタＴＮ１はインバータを構成しており、各ゲートの接続点に周期パルスＣＬＫＢの電圧が加えられ、各ドレインの接続点は出力信号線ＶｃｃＸ２に接続されている。
【００３３】
なお、以下の説明においては、「出力信号線ＶｃｃＸ２の信号電圧」を「出力信号ＶｃｃＸ２」と呼ぶことがある。後述する出力信号線ＶｃｃＸ３、ＶｃｃＸ４についても同様である。また、「周期パルスＣＬＫＢ」を単に「ＣＬＫＢ」と符号で呼ぶことがある。他の周期パルス信号についても、単に符号で呼ぶことがある。また、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを単に「トランジスタ」と呼ぶことがある。また、動作波形においてＬｏｗ（ロー）は低レベル（０レベル）を意味し、Ｈｉｇｈ（ハイ）は高レベル（電源Ｖｃｃレベル）を意味している。
【００３４】
このように、図１（Ａ）に示すパルス昇圧回路と図１７（Ａ）に示すパルス昇圧回路の回路構成は同様であるが、入力信号が異なる。すなわち、コンデンサＣ１の入力に、ＣＬＫ（ＣＬＫＢの反転信号）をΔＴ以上遅らせたＣＬＫＤを入力する点が異なる（図２を参照）。この周期パルスＣＬＫＤは、ディレイ回路１において、周期パルスＣＬＫＢから生成される。
【００３５】
ディレイ回路１では、周期パルスＣＬＫＢを基に、周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後に所定のディレイΔｔを有してＬｏｗからＨｉｇｈになると共に、周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる周期パルスＣＬＫＤを生成する。
【００３６】
図１（Ａ）に示すパルス昇圧回路の動作を図２を参照して説明する。入力信号となる周期パルスＣＬＫＢがＨｉｇｈ（Ｖｃｃ）のときは、ＰＭＯＳトランジスタＴＰ１がオフ、ＮＭＯＳトランジスタＴＮ１がオンしているので、出力信号ＶｃｃＸ２は０Ｖ、ノードＮＶ２はＶｃｃに充電されている。
【００３７】
まず、入力信号ＣＬＫＢがＬｏｗ（０Ｖ）になると、ＮＭＯＳトランジスタＴＮ１がオフ、ＰＭＯＳトランジスタＴＰ１がオンするため、出力信号ＶｃｃＸ２はトランジスタＴＩ１、ＴＰ１を介して電源Ｖｃｃから充電され、ΔＴの経過後に、Ｖｃｃレベルまで充電される。
【００３８】
ΔＴの経過後、入力信号ＣＬＫＤがＨｉｇｈになると、ノードＮＶ２がコンデンサＣ１のカップリングを受けて２Ｖｃｃまで上昇し、トランジスタＴＰ１を介して出力信号ＶｃｃＸ２は２Ｖｃｃまで充電される。ΔＴを確保できているので、ノードＮＶ２も出力信号ＶｃｃＸ２も十分Ｖｃｃレベルに充電されるため、チャージロスもなく２Ｖｃｃまで充電でき、効率が大幅に改善される。
【００３９】
ＶｃｃＸ２の放電時は、ＣＬＫＢをＨｉｇｈ、ＣＬＫＤをＬｏｗにして、初期状態に戻す。ここでは、ほぼ同一タイミングで、ＣＬＫＢとＣＬＫＤを遷移させているが、放電時、ＰＭＯＳトランジスタＴＰ１が順方向にならないように放電させれば、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１との間の突入電流の問題はない。または、ＴＰ１のＮＷｅｌｌを独立させて、ＮＷｅｌｌ電位をしっかり取っておけば、問題ない。さらに、確実を期する場合は、ＣＬＫＤのＬｏｗになるタイミングを少し遅らせれば良い。
【００４０】
図１（Ｂ）は、図１（Ａ）に示すパルス昇圧回路の変形例を示す図であり、図１（Ａ）に示すＩタイプのNＭＯＳトランジスタＴＩ１を通常のＰＭＯＳトランジスタＴＰ２に置き換え、ＰＭＯＳトランジスタＴＰ２のゲートを出力信号線ＶｃｃＸ２に接続したものである。この例は、入力信号ＣＬＫＢがＨｉｇｈの時に、ＰＭＯＳトランジスタＴＰ２がオンになり、ノードＮＶ２をＶｃｃに充電するなど、図１（Ａ）に示すパルス昇圧回路の動作と同様である。なお、図２に示す動作波形における周期をＴ１としておく。
【００４１】
なお、図１において、前述の充電回路は、NＭＯＳトランジスタＴＩ１またはＰＭＯＳトランジスタＴＰ２が相当し、前述のスイッチング回路は、ＰＭＯＳトランジスタＴＰ１が相当する。
【００４２】
また、前述の第１のＮＭＯＳトランジスタＴＩ１は、ＮＭＯＳトランジスタＴＩ１が相当し、前述の第１のＰＭＯＳトランジスタＴＰ１は、ＰＭＯＳトランジスタＴＰ１が相当し、前述の第２のＮＭＯＳトランジスタＴＮ１は、ＮＭＯＳトランジスタＴＮ１が相当し、前述の第２のＰＭＯＳトランジスタＴＰ２は、ＰＭＯＳトランジスタＴＰ２が相当する。
【００４３】
[第２の実施の形態]
図３は、本発明の第２の実施の形態に係わるパルス昇圧回路の駆動方法（動作波形）を示す図である。この第２の実施の形態におけるパルス昇圧回路は、図１に示すパルス昇圧回路の構成と同様であるが、図１に示す周期パルスＣＬＫＢが、図３に示す周期パルスＣＬＫＢに変更され、図１に示す周期パルスＣＬＫＤが、図３に示す周期パルスＣＬＫＤに変更されている。
【００４４】
図３に示す本発明の第２の実施の形態における駆動方法では、図２に示す第１の実施の形態の例における周期Ｔ１に対して、第２の実施の形態の周期Ｔ２はＴ２＝（３／４）×Ｔ１とする。
【００４５】
周期パルスＣＬＫＢおよびＣＬＫＤを入力することは、図１に示す例と同様であるが、周期パルスＣＬＫＢのクロック周期を３分割して１／３周期毎に動作をさせることで、余分なディレイ回路が必要なく、基本クロックに同期してパルス昇圧動作をさせることが出来る駆動方法となる。クロックを生成する回路の一例を図４に示す。
【００４６】
図４（Ａ）は、インバータ２ａ、２ｂ、２ｃと、コンデンサＣａ、Ｃｂ、Ｃｃとで構成されるＣＲディレイ３段のオシレータ（発振器）ＯＳＣを示し、このオシレータＯＳＣにより出力信号φ１、φ２、φ３を生成する。出力信号φ１、φ２、φ３はそれぞれインバータ３ａ、３ｂ、３ｃにより論理が反転され、反転信号φ１Ｂ、φ２Ｂ、φ３Ｂが生成される。
【００４７】
図４（Ｂ）は、周期パルスＣＬＫＢの生成回路を示し、信号φ１、φ２Ｂ、φ３が入力されるナンドゲート４ａと、信号φ１Ｂ、φ２、φ３Ｂが入力されるナンドゲート４ｂと、ナンドゲート４ａ、４ｂの各出力信号が入力されるナンドゲート４ｃにより、周期パルスＣＬＫＢが生成される。
【００４８】
図４（Ｃ）は、周期パルスＣＬＫＤの生成回路を示し、信号φ１、φ２Ｂ、φ３Ｂが入力されるナンドゲート５ａと、信号φ１Ｂ、φ２、φ３が入力されるナンドゲート５ｂと、ナンドゲート５ａ、５ｂの各出力信号が入力されるナンドゲート５ｃにより、周期パルスＣＬＫＤが生成される。なお、図４に示すクロック生成回路の動作波形を図５に示す。
【００４９】
［第３の実施の形態］
図６は、本発明の第３の実施の形態に係わるパルス昇圧回路の構成を示す図である。図６（Ａ）に示すパルス昇圧回路は、図１（Ａ）に示す第１の実施の形態のパルス昇圧回路のＮＭＯＳトランジスタＴＩ１の代わりに、ＮＭＯＳ＿Ｄタイプ（Ｄｅｐｌｅｔｉｏｎ−Ｔｙｐｅ）トランジスタＴＤ１を設けたものである。また、トランジスタＴＤ１のゲートに、周期パルスＣＬＫＤの反転信号ＣＬＫＤＢを入力し（図７を参照）、コンデンサＣ１の一端には周期パルスＣＬＫＤを入力する。周期パルスＣＬＫＤは、ディレイ回路１により、周期パルスＣＬＫＢを基にして生成され、周期パルスＣＬＫＤＢはインバータ６により周期パルスＣＬＫDの論理を反転させて生成される。
【００５０】
なお、図６（Ｂ）に示すパルス昇圧回路は、ＮＭＯＳ＿ＤタイプトランジスタＴＤ１のゲートに、出力信号ＶｃｃＸ２をインバータ７により論理反転させた信号を入力する例である。すなわち、図６（Ａ）に示すクロック信号ＣＬＫＤＢの代わりに、出力信号ＶｃｃＸ２の反転信号を利用する例である。
【００５１】
この例では、信号ＶｃｃＸ２がＶｃｃ以下の場合に、ＮＭＯＳ＿ＤタイプトランジスタＴＤ１がオンとなり、ノードＮＶ２をＶｃｃに充電するように動作し、図６（Ａ）に示す回路と同様の動作になる。
【００５２】
図７は、図６に示すパルス昇圧回路の動作波形を示す図である。
図６（Ａ）に示すパルス昇圧回路を例に説明すると、ＣＬＫＢがＨｉｇｈ（Ｖｃｃ）のときに、出力信号ＶｃｃＸ２は０Ｖ、また、ＰＭＯＳトランジスタＴＰ１がオフしているので、ノードＮＶ２はトランジスタＴＤ１を介してＶｃｃに充電される。
【００５３】
ここで、ＣＬＫＢが立ち下がると、ＮＭＯＳトランジスタＴＮ１がオフ、ＰＭＯＳトランジスタＴＰ１がオンし、出力信号線ＶｃｃＸ２はトランジスタＴＤ１、ＴＰ１を介してＶｃｃに充電される。ここで、ΔＴの経過後にＣＬＫＤＢがＬｏｗ、ＣＬＫＤがＨｉｇｈに変化すると、ノードＮＶ２が２Ｖｃｃまで持ち上げられ、出力信号線ＶｃｃＸ２もトランジスタＴＰ１を介して２Ｖｃｃに昇圧される。
【００５４】
なお、図７に示す例では、周期パルスＣＬＫＢをディレイさせた周期パルスＣＬＫＤを使用する例であるが、もちろん、図３に示したように、１／３周期で分割された駆動方式を用いればさらに効率がよくなる。
【００５５】
なお、図６に示す第３の実施の形態のパルス昇圧回路において、前述の充電回路は、NＭＯＳトランジスタＴＤ１が相当し、前述のスイッチング回路は、ＰＭＯＳトランジスタＴＰ１が相当する。
【００５６】
また、前述の第３のＮＭＯＳトランジスタＴＤ１は、ＮＭＯＳトランジスタＴＤ１が相当し、前述の第１のＰＭＯＳトランジスタＴＰ１は、ＰＭＯＳトランジスタＴＰ１が相当し、前述の第２のＮＭＯＳトランジスタＴＮ１は、ＮＭＯＳトランジスタＴＮ１が相当する。
【００５７】
［第４の実施の形態］
図８は、本発明の第４の実施の形態に係わるパルス昇圧回路の構成を示す図である。図８（Ａ）に示すパルス昇圧回路は、図１（Ａ）に示す第１の実施の形態のパルス昇圧回路に、出力信号線ＶｃｃＸ２を電源Ｖｃｃから直接充電する出力信号線充電回路として、ＮＭＯＳ＿ＩタイプトランジスタＴＩ２を追加した例であり、他の構成は図１に示すパルス昇圧回路と同様である。
【００５８】
このＮＭＯＳ＿ＩタイプトランジスタＴＩ２のドレインは電源Ｖｃｃに接続され、ソースが出力信号線ＶｃｃＸ２に接続され、ゲートには周期パルスＣＬＫＢの反転信号ＣＬＫ（図９を参照）が入力される。
【００５９】
また、図８（Ｂ）に示すパルス昇圧回路は、図１（Ｂ）に示す第１の実施の形態のパルス昇圧回路に、ＮＭＯＳ＿ＩタイプトランジスタＴＩ２を追加した例である。
【００６０】
本発明の趣旨は、新たにＶｃｃ充電用のＮＭＯＳ＿ＩタイプトランジスタＴＩ２を設けて、出力信号線ＶｃｃＸ２を電源Ｖｃｃから直接充電することにより、高速かつ高効率なパルス昇圧回路を提供することにある。
【００６１】
図９は、図８に示すパルス昇圧回路の駆動方法（駆動波形）を示す図である。
以下、図８（Ａ）に示す回路を例に、図９を参照して、その動作を説明する。
周期パルスＣＬＫＢがＨｉｇｈのときは、ＰＭＯＳトランジスタＴＰ１がオフ、ＮＭＯＳトランジスタＴＮ１がオン、ＮＭＯＳ＿ＩタイプトランジスタＴＩ２がオフとなり、ノードＮＶ２がＶｃｃ、出力信号線ＶｃｃＸ２は０Ｖとなっている。ここで、周期パルスＣＬＫＢがＬｏｗ、ＣＬＫがＨｉｇｈとなると、出力信号線ＶｃｃＸ２は従来どおり、トランジスタＴＩ１、ＴＰ１を介してＶｃｃに充電されるが、トランジスタＴＩ２より直接Ｖｃｃに充電されるため、急速な充電が可能である。なお、出力信号ＶｃｃＸ２の符号ａで示す充電曲線が、本例（第４の実施の形態）の場合の充電曲線であり、符号ｂで示す充電曲線は、第１の実施の形態の場合の充電曲線を示している。
【００６２】
もし、従来の回路で、急速充電を行おうとすると、トランジスタＴＩ１及びＴＰ１を大きな容量にする必要があるが、トランジスタＴＩ１及びＴＰ１が直列に接続されているため、面積が大きくなるという欠点がある。さらに、トランジスタＴＩ１及びＴＰ１を大きくすると、コンデンサＣ１の寄生容量が増加することになり、昇圧効率が低下する。
【００６３】
図９に示すように、急速充電が可能になることにより、Ｖｃｃ充電期間がΔＴより大幅に短縮でき、周期を短縮できる。図の例では、周期Ｔ３＝（１／２）×Ｔ１に設定している。
【００６４】
また、図１０は、図８に示すパルス昇圧回路の駆動方法の応用例である。図３に示す第２の実施の形態におけるパルス昇圧回路の駆動方法（１／３周期に分割する方法）を図８に適用した例である。
【００６５】
図１０に示す例では、周期パルスＣＬＫＢを１／３周期に分割する点では、図３に示す第２の実施の形態の場合と同様であるが、ＣＬＫＢがＬｏｗに遷移した後に、出力信号線ＶｃｃＸ２をディレイΔｔの期間でＶｃｃに充電し、Δｔの経過後、１／３周期の経過を待たずに、直ちに周期パルスＣＬＫＤをＨｉｇｈに遷移させ、出力信号線に２×Ｖｃｃの電圧を出力する。
【００６６】
図８に示す第２の実施の形態では、図１に示す第１の実施の形態に比較して元々２倍の高速化が図られている。（周期Ｔ３＝（１／２）×Ｔ１）
【００６７】
従って、Ｔ１を基準に比較すると、図９に対して図１０ではさらに（１／８）Ｔ１分の高速化が図れる。結果として、図１０に示すように、得られる周期Ｔ４は、Ｔ４＝（３／８）Ｔ１となり、倍速以上の高速化が達成できる。
【００６８】
なお、初期充電用の充電期間ΔＴは、ΔＴ≦（１／８）Ｔ１であれば良いので、ΔＴを設定する手段としては、ディレイ回路を用いても良いし、また、図４のクロック生成回路の周期パルスＣＬＫＤを用いても良い。
【００６９】
なお、図８に示す第４の実施の形態のパルス昇圧回路において、前述の充電回路は、NＭＯＳトランジスタＴＩ１またはＰＭＯＳトランジスタＴＰ２が相当し、前述のスイッチング回路は、ＰＭＯＳトランジスタＴＰ１が相当し、前述の出力信号線充電回路はＮＭＯＳトランジスタＴＩ２が相当する。
【００７０】
また、前述の第１のＮＭＯＳトランジスタＴＩ１は、ＮＭＯＳトランジスタＴＩ１が相当し、前述の第１のＰＭＯＳトランジスタＴＰ１は、ＰＭＯＳトランジスタＴＰ１が相当し、前述の第２のＮＭＯＳトランジスタＴＮ１は、ＮＭＯＳトランジスタＴＮ１が相当し、前述の第４のＮＭＯＳトランジスタＴＩ２は、ＮＭＯＳトランジスタＴＩ２が相当する。
【００７１】
［第５の実施の形態］
図１１は、本発明の第５の実施の形態に係わるパルス昇圧回路の構成を示す図である。図１１に示す例は、４倍のＶｃｃ出力電圧を発生するパルス昇圧回路の高速化の例である。
【００７２】
図１１に示す例は、図８（Ａ）に示したパルス昇圧回路を、３段に接続した例であり、同じ回路構成のパルス昇圧回路１１、１２および１３を３つ直列に接続したものである。
【００７３】
図１１に示すように、１段目のパルス昇圧回路１１は、周期パルスＣＬＫＤがコンデンサＣ１の一端に供給される。また、ＩタイプのＮＭＯＳトランジスタＴＩ１のドレインは電源Ｖｃｃに接続され、ゲートがドレインと接続され、ソースがコンデンサＣ１の他端およびＰＭＯＳトランジスタＴＰ１のソースに接続されている。ＰＭＯＳトランジスタＴＰ１およびＮＭＯＳトランジスタＴＮ１はインバータを構成しており、各ゲートの接続点に周期パルスＣＬＫＢが加えられ、各ドレインの接続点が出力信号線ＶｃｃＸ２に接続されている。また、ＮＭＯＳ＿ＩタイプトランジスタＴＩ２のドレインは電源Ｖｃｃに接続され、ソースが出力信号線ＶｃｃＸ２に接続され、ゲートには周期パルスＣＬＫ（周期パルスＣＬＫＢの反転信号）が入力される。
【００７４】
また、２段目のパルス昇圧回路１２においては、１段目の出力信号線ＶｃｃＸ２がコンデンサＣ２の一端に接続される。また、ＩタイプのＮＭＯＳトランジスタＴＩ３のドレインは電源Ｖｃｃに接続され、ゲートがドレインと接続され、ソースがコンデンサＣ２の他端およびＰＭＯＳトランジスタＴＰ３のソースに接続されている。ＰＭＯＳトランジスタＴＰ３およびＮＭＯＳトランジスタＴＮ３はインバータを構成しており、各ゲートの接続点に周期パルスＣＬＫＢの電圧が加えられ、各ドレインの接続点が出力信号線ＶｃｃＸ３に接続されている。また、ＮＭＯＳ＿ＩタイプトランジスタＴＩ４のドレインは電源Ｖｃｃに接続され、ソースが出力信号線ＶｃｃＸ３に接続され、ゲートには周期パルスＣＬＫが入力される。
【００７５】
また、３段目のパルス昇圧回路１３においては、２段目の出力信号線ＶｃｃＸ３がコンデンサＣ３の一端に接続される。また、ＩタイプのＮＭＯＳトランジスタＴＩ５のドレインは電源Ｖｃｃに接続され、ゲートがドレインと接続され、ソースがコンデンサＣ３の他端およびＰＭＯＳトランジスタＴＰ５のソースに接続されている。ＰＭＯＳトランジスタＴＰ５およびＮＭＯＳトランジスタＴＮ５はインバータを構成しており、各ゲートの接続点に周期パルスＣＬＫＢの電圧が加えられ、各ドレインの接続点が出力信号線ＶｃｃＸ４に接続されている。また、ＮＭＯＳ＿ＩタイプトランジスタＴＩ６のドレインは電源Ｖｃｃに接続され、ソースが信号線ＶｃｃＸ４に接続され、ゲートには周期パルスＣＬＫが入力される。
【００７６】
上記構成において、コンデンサＣ１、Ｃ２、およびＣ３のそれぞれをＶｃｃに充電した後に、周期パルスＣＬＫＤをＨｉｇｈに立ち上げることにより、周期パルスＣＬＫＤの電圧レベル（Ｖｃｃ）と、コンデンサＣ１の充電電圧レベル（Ｖｃｃ）と、コンデンサＣ２の充電電圧レベル（Ｖｃｃ）と、コンデンサＣ３の充電電圧レベル（Ｖｃｃ）とを加算して、出力信号線ＶｃｃＸ４に４倍のＶｃｃ電圧を発生させることができる。
【００７７】
図１２は、図１１に示すパルス昇圧回路の駆動方法（動作波形）を示す図である。図１１に示す動作波形のうちの（イ）で示す波形は、１段目のパルス昇圧回路１１の動作波形を示している。また、(ロ)で示す波形は２段目のパルス昇圧回路１２の動作波形を示し、（ハ）で示す波形は４段目のパルス昇圧回路１３の動作波形を示している。
【００７８】
図１１に示す波形から分かるように、Δｔの期間で、各段のコンデンサＣ１、Ｃ２、Ｃ３を急速にＶｃｃに充電すると共に、Δｔの経過後に、周期パルスＣＬＫＤをＨｉｇｈに立ち上げることにより、２段目のパルス昇圧回路により出力信号線ＶｃｃＸ３に２Ｖｃｃの電圧が得られ、３段目のパルス昇圧回路により出力信号線ＶｃｃＸ４に４Ｖｃｃの電圧が得られる。すなわち、周期パルスＣＬＫＤのレベル（Ｖｃｃ）と、各コンデンサＣ１、Ｃ２およびＣ３の各充電レベルとが加算されたレベルの電圧（４Ｖｃｃ）が出力信号線Ｖｃｃ４Ｘに生じる。
【００７９】
このように、図１１に示すパルス昇圧回路では、急速充電用のトランジスタＴＩ２、ＴＩ４、ＴＩ６を設けることにより、高速且つ高効率な４倍Ｖｃｃのパルス昇圧回路が得られる。
【００８０】
なお、図１１に示す例では、３段のパルス昇圧回路で構成される例を示したが、この段数はいくつであってもよい。また、ｎ段で構成した場合は、電源Ｖｃｃのｎ＋１倍の電圧レベルのパルスを生成することができる。
【００８１】
なお、図１１に示す第５の実施の形態のパルス昇圧回路において、前述の第１のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタＴＩ１、ＴＩ３、またはＴＩ５のいずれかが相当し、前述の第１のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタＴＰ１、ＴＰ３またはＴＰ５のいずれかが相当し、前述の第２のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタＴＮ１、ＴＮ３またはＴＮ５にいずれかが相当し、前述の第４のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタＴＩ２、ＴＩ４、またはＴＩ６のいずれかが相当する。
【００８２】
［第６の実施の形態］
図１３は、本発明の第６の実施の形態に係わるパルス昇圧回路の構成を示す図である。
図１３に示すパルス昇圧回路は、図１１に示すパルス昇圧回路と同様に、図８（Ａ）に示すパルス昇圧回路を３段に接続した例であり、同じ回路構成のパルス昇圧回路２１、２２および２３を３つ直列に接続したものである。また、図１１に示すパルス昇圧回路と同様に、急速充電用のトランジスタＴＩ２、ＴＩ４、ＴＩ６を設けている。
【００８３】
また、ディレイ回路１Ａでは、周期パルスＣＬＫＢを基に、第１の周期パルスＣＬＫＢがＨｉｇｈからＬｏｗへ遷移した後にディレイΔｔを有してＬｏｗからＨｉｇｈになると共に、周期パルスＣＬＫＢがＨｉｇｈの場合にＬｏｗとなる第２の周期パルスＣＬＫＤを生成する。また、周期パルスＣＬＫＢがＬｏｗからＨｉｇｈへ遷移した後にディレイΔｔを有してＬｏｗからＨｉｇｈになると共に、周期パルスＣＬＫＢがＬｏｗの場合にＬｏｗとなる周期パルスＣＬＫＤＢ´を生成する（図１４を参照）。
【００８４】
図１３に示すパルス昇圧回路と、図１１に示すパルス昇圧回路とが構成上異なるのは、
各段のパルス昇圧回路間の信号線の接続方法と、周期パルスの印加方法である。
【００８５】
すなわち、図１３に示すパルス昇圧回路では、初段目のパルス昇圧回路２１の出力信号線ＶｃｃＸ２を、２段目のパルス昇圧回路２２のインバータ（ＴＰ３およびＴＮ３）のゲートに接続するとともに、ノードＮＶ２を２段目のパルス昇圧回路２２内のＮＭＯＳトランジスタＴＩ３のドレインに接続している。
【００８６】
また、２段目のパルス昇圧回路２２の出力信号線ＶｃｃＸ３を、３段目のパルス昇圧回路２３のインバータ（ＴＰ５およびＴＮ５）のゲートに接続するとともに、ノードＮＶ３を３段目のパルス昇圧回路２３内のＮＭＯＳトランジスタＴＩ５のドレインに接続している。また、２段目のパルス昇圧回路２２内のコンデンサＣ２の一端には周期パルスＣＬＫＤＢ´が印加される。また、１段目のパルス昇圧回路２１内のコンデンサＣ１の一端と、３段目のパルス昇圧回路２３内のコンデンサＣ３の一端には周期パルスＣＬＫＤが印加される。
【００８７】
上記構成により、位相をずらして昇圧するタイプの４倍Ｖｃｃパルス昇圧回路を実現することができる。図１４は、図１３に示すパルス昇圧回路の動作波形を示す図である。
【００８８】
図１４に示す動作波形のうちの（イ）で示す波形は、１段目のパルス昇圧回路２１の動作波形を示している。また、(ロ)で示す波形は２段目のパルス昇圧回路２２の動作波形を示し、（ハ）で示す波形は４段目のパルス昇圧回路２３の動作波形を示している。
【００８９】
この波形に示されるように、期間Ｔｏｕｔの位相では、３段目のパルス昇圧回路２３のノードＮＶ４のコンデンサＣ３の電圧（３Ｖｃｃ）を、周期パルスＣＬＫＤにより４Ｖｃｃまで昇圧して出力信号線ＶｃｃＸ４に出力する。また、このＴｏｕｔの位相において、ＣＬＫＤのＨｉｇｈによりノードＮＶ２を２Ｖｃｃに昇圧させ、この２Ｖｃｃの電圧により、ノードＮＶ３を充電する。
【００９０】
一方、期間Ｔｃｈｇの位相では、ＣＬＫＤＢ´のＨｉｇｈにより、ノードＮＶ３を３Ｖｃｃまで昇圧させ、この電位によりノードＮＶ４を３Ｖｃｃに充電する。このように、１段目と３段目のノードＮＶ２およびＮＶ４の昇圧をＣＬＫＤで行い、２段目のノードＮＶ３の昇圧をＣＬＫＤＢ´で行なう。
【００９１】
すなわち、図１３に示す例では、コンデンサＣ１の充電電圧レベルをＣＬＫＤにより２Ｖｃｃに昇圧させ、この２ｖｃｃのレベルでコンデンサＣ２を充電した後に、ＣＬＫＤＢ´によりコンデンサＣ２の充電電圧レベルを３Ｖｃｃに昇圧させ、この３ＶｃｃのレベルでコンデンサＣ３を充電する。そして、最後に、ＣＬＫＤによりコンデンサＣ３の充電電圧レベルを４Ｖｃｃとして出力信号線ＶｃｃＸ４に出力する。
【００９２】
一方、図１１に示す例では、コンデンサＣ１、Ｃ２、およびＣ３のそれぞれをＶｃｃに充電した後に、周期パルスＣＬＫＤをＨｉｇｈに立ち上げることにより、周期パルスＣＬＫＤの電圧レベル（Ｖｃｃ）と、コンデンサＣ１の充電電圧レベル（Ｖｃｃ）と、コンデンサＣ２の充電電圧レベル（Ｖｃｃ）と、コンデンサＣ３の充電電圧レベル（Ｖｃｃ）とを加算して、出力信号線ＶｃｃＸ４に４倍のＶｃｃ電圧を発生させている。
【００９３】
このように、図１３に示すパルス昇圧回路では、位相をずらして昇圧することにより、昇圧のための負荷を時間的に平均化することができる。また、図１１に示すパルス昇圧回路と同様に、高速且つ高効率な４倍Ｖｃｃのパルス昇圧回路が得られる。
【００９４】
なお、図１３に示す例では、３段のパルス昇圧回路で構成される例を示したが、この段数はいくつであってもよい。また、ｎ段で構成した場合は、電源Ｖｃｃのｎ＋１倍の電圧レベルのパルスを生成することができる。
【００９５】
なお、図１３に示す第６の実施の形態のパルス昇圧回路において、前述の第１のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタＴＩ１、ＴＩ３、またはＴＩ５のいずれかが相当し、前述の第１のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタＴＰ１、ＴＰ３またはＴＰ５のいずれかが相当し、前述の第２のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタＴＮ１、ＴＮ３またはＴＮ５にいずれかが相当し、前述の第４のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタＴＩ２、ＴＩ４、またはＴＩ６のいずれかが相当する。
【００９６】
以上、本発明のパルス昇圧回路について説明したが、図２で説明した第１の実施の形態のように、周期パルスＣＬＫＢに対してディレイした周期パルスＣＬＫＤを生成して、出力信号線を予め充電する方法と、図３で説明した第２の実施の形態のように、周期パルスＣＬＫＢを１／３周期に分割して、最初の１／３周期で出力信号線を充電する方法と、は組み合わせて使用することもできる。
【００９７】
以上、本発明の実施の形態について説明したが、本発明のパルス昇圧回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態に係わるパルス昇圧回路の構成を示す図である。
【図２】第１の実施の形態のパルス昇圧回路の駆動方法（動作波形）を示す図である。
【図３】第２の実施の形態のパルス昇圧回路の駆動方法（動作波形）を示す図である。
【図４】クロック生成回路の例を示す図である。
【図５】図４に示すクロック生成回路における各部の動作波形を示す図である。
【図６】第３の実施の形態に係わるパルス昇圧回路の構成を示す図である。
【図７】図６に示すパルス昇圧回路の駆動方法（動作波形）を示す図である。
【図８】本発明の第４の実施の形態に係わるパルス昇圧回路の構成を示す図である。
【図９】図８に示すパルス昇圧回路の駆動方法（駆動波形）を示す図である。
【図１０】図８に示すパルス昇圧回路の駆動方法の応用例（駆動波形）を示す図である。
【図１１】本発明の第５の実施の形態に係わるパルス昇圧回路の構成を示す図である。
【図１２】図１１に示すパルス昇圧回路の駆動方法（動作波形）を示す図である。
【図１３】第６の実施の形態に係わるパルス昇圧回路の構成を示す図である。
【図１４】図１３に示すパルス昇圧回路の駆動方法（駆動波形）を示す図である。
【図１５】従来のチャージポンプ回路の構成例を示す図である。
【図１６】図１５に示すチャージポンプ回路の動作波形を示す図である。
【図１７】従来技術のパルス昇圧回路の構成を示す図である。
【図１８】図１７に示すパルス昇圧回路の動作波形を示す図である。
【符号の説明】
【００９９】
１・・・ディレイ回路、２ａ、２ｂ、２ｃ、３ａ、３ｂ、３ｃ、６、７・・・インバータ、４ａ、４ｂ、４ｃ・・・ナンドゲート、５ａ、５ｂ、５ｃ・・・ナンドゲート、１１、１２、１３・・・パルス昇圧回路、２１、２２、２３・・・パルス昇圧回路、Ｃａ、Ｃｂ、Ｃｃ・・・コンデンサ、Ｃ１、Ｃ２、Ｃ３・・・コンデンサ、ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ５・・・ＰＭＯＳトランジスタ、ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ５・・・ＮＭＯＳトランジスタ、ＴＩ１、ＴＩ２、ＴＩ３、ＴＩ４、ＴＩ５、ＴＩ６・・・Ｉタイプトランジスタ（閾値が０Ｖ）、ＴＤ１・・・ディプリーションタイプのＮＭＯＳトランジスタ、ＯＳＣ・・・オシレータ（発振器）、ＶｃｃＸ２、ＶｃｃＸ３、ＶｃｃＸ４・・・出力信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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