(57)【特許請求の範囲】
【請求項１】
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したＭＩＳ構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第１の窒化物半導体層、
電子を供給する第２の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、ｐ型の導電性を有する第３の窒化物半導体層を配置し、
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第２の窒化物半導体層とオーミック接触をしている
ことを特徴とするトランジスタ。
【請求項２】
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したＭＩＳ構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第１の窒化物半導体層、
電子を供給する第２の窒化物半導体層、
ドレイン電極とその周辺部領域の一部に、ｐ型の導電性を有する第３の窒化物半導体層を配置し、
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層、および、電子を供給する第２の窒化物半導体層と接触しており、
ソース電極は、電子を供給する第２の窒化物半導体層とオーミック接触をしている
ことを特徴とする窒化物半導体トランジスタ。
【請求項３】
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したＭＩＳ構造を有する電界効果トランジスタであり、
導電性の基板、
該導電性の基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層、
キャリアが走行する第１の窒化物半導体層、
電子を供給する第２の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、ｐ型の導電性を有する第３の窒化物半導体層を配置し、
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第２の窒化物半導体層とオーミック接触をしており、
ソース電極と導電性の基板は、電気的に接続されている
ことを特徴とする窒化物半導体トランジスタ。
【請求項４】
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したＭＩＳ構造は、
窒化物半導体上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成されている
ことを特徴とする請求項１〜３のいずれか一項に記載の窒化物半導体トランジスタ。
【請求項５】
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したＭＩＳ構造は、
前記第２の窒化物半導体層上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
該ゲート電極の下に配置される前記第２の窒化物半導体層は、フッ素原子が添加されたフッ素原子含有領域を有し、
前記第２の窒化物半導体層のフッ素原子含有領域は、面密度として、１×１０13ｃｍ-2程度のフッ素原子を含む
ことを特徴とする請求項１〜３のいずれか一項に記載の窒化物半導体トランジスタ。
【請求項６】
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したＭＩＳ構造は、
ゲート電極の直下の第２の窒化物半導体層部分に、選択的に成長されるアンドープの窒化物半導体層と、
該アンドープの窒化物半導体層の表面を覆うように形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
前記第２の窒化物半導体層とアンドープの窒化物半導体層の界面には、負の分極電荷が発生している
ことを特徴とする請求項１〜３のいずれか一項に記載の窒化物半導体トランジスタ。
【請求項７】
前記ｐ型の導電性を有する第３の窒化物半導体層は、電子を供給する第２の窒化物半導体層の表面に形成され、
前記ｐ型の導電性を有する第３の窒化物半導体層と第２の窒化物半導体層との接合は、ｐ+ｎ接合またはｐ+ｉ接合を構成している
ことを特徴とする請求項１〜６のいずれか一項に記載の窒化物半導体トランジスタ。
【請求項８】
電子を供給する第２の窒化物半導体層は、キャリアが走行する第１の窒化物半導体層の表面に形成され、
電子を供給する第２の窒化物半導体層とキャリアが走行する第１の窒化物半導体層との接合面は、ヘテロ接合界面を構成している
ことを特徴とする請求項１〜７のいずれか一項に記載の窒化物半導体トランジスタ。
【請求項９】
電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層は、緩衝層の表面に形成され、
キャリアが走行する第１の窒化物半導体層は、第４の窒化物半導体層の表面に形成され、
第１の窒化物半導体層／第４の窒化物半導体層／緩衝層の積層構造において、
第４の窒化物半導体層は、
導電性の基板中の導電性を決定するキャリアである、電子また正孔に対して、緩衝層から第１の窒化物半導体層への注入経路における、エネルギー障壁を形成する
ことを特徴とする請求項３に記載の窒化物半導体トランジスタ。
【請求項１０】
前記導電性の基板は、ｎ型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層は、電子に対するエネルギー障壁を形成する窒化物半導体層である
ことを特徴とする請求項３または９に記載の窒化物半導体トランジスタ。
【請求項１１】
前記導電性の基板は、ｐ型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層は、正孔に対するエネルギー障壁を形成する窒化物半導体層である
ことを特徴とする請求項３または９に記載の窒化物半導体トランジスタ。
【請求項１２】
前記導電性の基板の裏面には、裏面電極が形成されており、
ソース電極と、導電性の基板の裏面電極とが電気的に接続されている
ことを特徴とする請求項３、９または１０いずれか一項に記載の窒化物半導体トランジスタ。
【請求項１３】
前記基板は、高抵抗基板である
ことを特徴とする請求項１または２に記載の窒化物半導体トランジスタ。
【請求項１４】
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層とオーミック接触をしており、
ドレイン電極は、電子を供給する第２の窒化物半導体層と接触して、ショットキー接合を形成している
ことを特徴とする請求項２に記載の窒化物半導体トランジスタ。
【請求項１５】
前記ｐ型の導電性を有する第３の窒化物半導体層は、電子を供給する第２の窒化物半導体層の表面に形成され、
電子を供給する第２の窒化物半導体層は、キャリアが走行する第１の窒化物半導体層の表面に形成され、
前記ｐ型の導電性を有する第３の窒化物半導体層／第２の窒化物半導体層／第１の窒化物半導体層の積層構造は、ｐ+ｎ接合またはｐ+ｉｎ接合を構成しており、
該ｐ+ｎ接合またはｐ+ｉｎ接合によって形成されている、ビルト・イン・ポテンシャルは、１．７６ｅＶ〜５．０ｅＶの範囲である
ことを特徴とする請求項７に記載の窒化物半導体トランジスタ。
【請求項１６】
ドレイン電極と電子を供給する第２の窒化物半導体層との接触により形成される、ショットキー接合の障壁高さは、０．３ｅＶ〜１．５ｅＶの範囲である
ことを特徴とする請求項１４に記載の窒化物半導体トランジスタ。
【請求項１７】
電子を供給する第２の窒化物半導体層とキャリアが走行する第１の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第２の窒化物半導体層と第１の窒化物半導体層と間の伝導帯端エネルギーの不連続により、伝導帯にポテンシャル障壁が形成され、
該へテロ接合界面において、伝導帯に形成されるポテンシャル障壁は、０．１３ｅＶ〜０．７７ｅＶの範囲である
ことを特徴とする請求項８に記載の窒化物半導体トランジスタ。
【請求項１８】
電子を供給する第２の窒化物半導体層とキャリアが走行する第１の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第２の窒化物半導体層と第１の窒化物半導体層と間の価電子帯端エネルギーの不連続により、価電子帯にポテンシャル障壁が形成され、
該へテロ接合界面において、価電子帯に形成されるポテンシャル障壁は、０．０５ｅＶ〜０．３３ｅＶの範囲である
ことを特徴とする請求項８に記載の窒化物半導体トランジスタ。
【請求項１９】
基板上にエピタキシャル成長により形成される、窒化物半導体層は、
（０００１）面成長している
ことを特徴とする請求項１〜１８のいずれか一項に記載の窒化物半導体トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系半導体を用いた電界効果トランジスタに関する。本発明は、特に、電力制御用デバイスに適用可能であり、低いゲートリーク電流を保ったまま、低オン抵抗と高耐圧化を実現する構造を有する窒化物半導体トランジスタに関する。
【背景技術】
【０００２】
窒化物系半導体は、バンドギャップが大きく、電子飽和速度が高いという特長を有している。この利点を利用して、窒化物系半導体を用いた電界効果トランジスタは、高周波デバイス用だけではなく、電力制御用デバイスへの実用化開発が盛んに行われている。電力制御用デバイスへの応用では、スイッチング動作の際、ＯＦＦ状態とするため、ゲート電極へ負のゲート・バイアスＶgsを印加する必要がない、エンハンスメント（ノーマリ・オフ）型電界効果トランジスタであることが要求される。
【０００３】
図６に、電力制御用デバイスへの応用を目的として、提案されているノーマリ・オフ型電界効果トランジスタの一例を示す（特許文献１を参照）。図６に例示される電界効果トランジスタは、ノーマリ・オン型の高周波用トランジスタと同等のドレイン電流を得るために、次の構造を利用している。従来、ノーマリ・オフ型電界効果トランジスタとする際に、電子供給層のＡｌ組成を低くしたり、厚さを薄くしたりする手段が利用されているが、図６に例示される電界効果トランジスタでは、ゲート電極の直下にｐ+ＡｌＧａＮ層を形成することによりノーマリ・オフ型を実現している。この構造では、ゲート電極に正の電圧を加えると、ｐ+ＡｌＧａＮ層からチャネル層中へ正孔が注入される。その際、注入された正孔に起因して、ゲート電極直下のチャネル領域内では、電子の発生が誘起される。従って、ゲート電極直下のチャネル領域内に存在する電子濃度を高めることができ、ＯＮ状態における、ドレイン電流密度が格段に増加する。すなわち、ＯＮ状態における、ドレイン電流−ドレイン電圧（Ｉｄｓ−Ｖｄｓ）特性から算定されるオン抵抗の低減がなされている。図６に例示されるノーマリ・オフ型電界効果トランジスタは、ＯＮ状態において、ノーマリ・オン型トランジスタと同等の高いドレイン電流密度が得られることが、その特長として挙げられている。
【特許文献１】特開２００７−１９３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＭＩＳ型ノーマリ・オフ型電力制御用トランジスタでは、スイッチング動作は、「ＯＦＦ状態」では、ゲート電圧Ｖgs＝０Ｖとし、「ＯＮ状態」では、ゲート電圧Ｖｇｓを、＋１０Ｖ程度に設定している。「ＯＮ状態」へのスイッチング動作のため、＋１０Ｖ程度のゲート電圧Ｖgsを印加する上では、図６に例示されるノーマリ・オフ型電界効果トランジスタでは、下記の点を改良することが必要である。
【０００５】
高周波デバイスとして利用される、ノーマリ・オン型トランジスタでは、ショットキー・ゲート電極が利用されており、そのショットキー障壁ΦBは、１ｅＶ程度である。その際、ゲート電圧Ｖgsが＋２Ｖ程度に達すると、ショットキー接合に流れる順方向電流が急激に増加するため、ショットキー・ゲート電極に印加可能なゲート電圧Ｖgsの上限は、＋２Ｖ程度となっている。一方、図６に例示されるノーマリ・オフ型電界効果トランジスタでは、例えば、ゲート電極の直下にｐ+ＡｌＧａＮ層を形成し、ゲート電極／ｐ+ＡｌＧａＮ層／ＡｌＧａＮ電子供給層／ＧａＮチャネル層の積層構造が利用されている。従って、ゲート電極に正のゲート電圧Ｖgsを印加すると、ｐ+ＡｌＧａＮ層／ＡｌＧａＮ電子供給層／ＧａＮチャネル層で構成されるｐｎ接合は、順方向にバイアスされる。このｐｎ接合の順方向電流は、ゲート電圧Ｖgsが、＋４Ｖから＋６Ｖ程度を超えない範囲では、低い水準であるが、ゲート電圧Ｖgsが、＋６Ｖを超えると、急激に増加する。従って、「ＯＮ状態」へのスイッチング動作に、＋６Ｖ以上の「オン信号」を採用する際、実際に印加されるゲート電圧Ｖgsは、例えば、＋５Ｖ程度となるように、電圧変換を行うなど、回路設計時に特別な配慮を払う必要がある。
【０００６】
例えば、ゲート電極／ｐ+ＡｌＧａＮ層の部分を、絶縁膜を挟んだゲート電極／絶縁膜／ｐ+ＡｌＧａＮ層のＭＩＳ構造に置き換えると、ゲート電圧Ｖgsは、ＭＩＳ構造部分に印加されるバイアスＶMISと、ｐ+ＡｌＧａＮ層／ＡｌＧａＮ電子供給層／ＧａＮチャネル層で構成されるｐｎ接合に印加されるバイアスＶpnとに分割される。すなわち、Ｖｇｓ＝ＶMIS＋Ｖpnとなる。ＶMIS＞０Ｖの場合、ｐ+型半導体上に形成されている、ゲート電極／絶縁膜／ｐ+ＡｌＧａＮ層のＭＩＳ構造は、逆方向にバイアスされた状態となっている。従って、該ゲート電極／絶縁膜／ｐ+ＡｌＧａＮ層のＭＩＳダイオードの逆方向電流ＩMIS-Rと、ｐｎ接合の順方向電流Ｉpn-Fが等しくなる（ＩMIS-R＝Ｉpn-F）ように、ゲート電圧Ｖgsは、ＶMISとＶpnに分割される。
【０００７】
その結果、例えば、ゲート電圧Ｖgsが、＋６Ｖを超え、＋１０Ｖに達しても、実際に、ｐｎ接合に印加されるバイアスＶpnは、＋５Ｖ以下に抑制することも可能となる。すなわち、ゲート電極／絶縁膜／ｐ+ＡｌＧａＮ層のＭＩＳ構造において、絶縁膜によって、ゲート電極からｐ+ＡｌＧａＮ層への正孔の注入、ｐ+ＡｌＧａＮ層からゲート電極への電子の放出が抑制されるため、ゲート電流（順方向のリーク電流）の急激な上昇を抑えることが可能となる。一方、ゲート電圧Ｖgsは、ＶMISとＶpnに分割されるため、実際に、ｐ+ＡｌＧａＮ層／ＡｌＧａＮ電子供給層／ＧａＮチャネル層で構成されるｐｎ接合に印加されるバイアスＶpnの制御は、難しさを増す。ゲート電極／絶縁膜／ｐ+ＡｌＧａＮ層のＭＩＳダイオードの逆方向のＩMIS-R−ＶMIS-R特性を利用して、ゲート電流（順方向のリーク電流）が抑制されている状態では、ｐ+ＡｌＧａＮ層から、ＧａＮチャネル層への正孔注入が押さえられる。従って、ＧａＮチャネル層への正孔注入に起因する、電子の発生も抑制され、オン抵抗の低減効果の達成が困難となる。すなわち、ゲート電圧Ｖgsが、＋６Ｖを超えても、ｐ+ＡｌＧａＮ層の電位の正方向への変化ΔＶ（ｐｎ接合に印加される順方向バイアスＶpn）が少ないため、ＯＮ状態になった状態でも、ドレイン電流密度の増加効果を十分に達成することは困難となる。
【０００８】
本発明の目的は、「ＯＮ状態」では、ノーマリ・オン型高周波トランジスタと同等のドレイン電流密度が得られ、例えば、電力制御トランジスタで用いられる、正の電圧１０Ｖの「オン信号」をゲート電極に印加した際、ゲート電極に流れるゲートリーク電流を十分に低い水準に抑制でき、電力制御用デバイスへの応用に適するノーマリ・オフ型トランジスタを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の窒化物半導体トランジスタは、上記の課題を解決するため、下記の構成を採用している。例えば、正の電圧１０Ｖの「オン信号」をゲート電極に印加した際、ゲート電極に流れる順方向電流を抑制するため、ゲート電極と窒化物半導体からなる電子供給層の間に絶縁膜を挿入して、ＭＩＳ構造とする。また、「ＯＮ状態」において、高いドレイン電流密度を得るため、ドレイン電極と、窒化物半導体からなる電子供給層の間にｐ型窒化物半導体層を挿入して、このｐ型窒化物半導体層に対して、ドレイン電極がオーミック接触を形成する構造とする。その際、ｐ型窒化物半導体層／窒化物半導体からなる電子供給層／チャネル層の積層構造は、Ｐ+Ｉｎ-接合またはＰ+ｎ-接合を構成するため、正のドレイン電圧を印加して、このＰ+Ｉｎ-接合またはＰ+ｎ-接合に順方向バイアスが印加される状態とする。この順方向バイアス状態において、ドレイン電極からｐ型窒化物半導体層に正孔を注入し、さらに、拡散電流として、正孔が電子供給層を超えて、チャネル層に注入される状態とする。
【００１０】
すなわち、本発明にかかる窒化物半導体トランジスタ、例えば、その第１の形態の窒化物半導体トランジスタは、下記の構成を有する。
【００１１】
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したＭＩＳ構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第１の窒化物半導体層、
電子を供給する第２の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、ｐ型の導電性を有する第３の窒化物半導体層を配置し、
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第２の窒化物半導体層とオーミック接触をしている
ことを特徴とするトランジスタとする。
【発明の効果】
【００１２】
本発明にかかる窒化物半導体トランジスタにおいては、ゲート電極を、絶縁膜を介して、窒化物半導体からなる電子供給層上に形成して、ＭＩＳ構造としている。このＭＩＳ構造に、ゲート電圧として、正の電圧を印加した状態では、順方向にバイアスされるが、印加されるゲート電圧は、絶縁膜層内の電界に起因する電位差と、窒化物半導体からなる電子供給層中の電界に起因する電位差に分割される。その結果、絶縁膜層を超えて、ゲート電極へと流れる電流密度は抑制される。例えば、１０Ｖの「正の電圧」をゲート電極に印加した際にも、ゲート電極への流れる順方向のリーク電流は、電力制御デバイスとして利用する場合に許容される範囲に抑制される。また、「ＯＮ状態」において、ｐ型窒化物半導体層／窒化物半導体からなる電子供給層／チャネル層の積層構造に順方向バイアスを印加し、ドレイン電極からｐ型窒化物半導体層に正孔を注入し、さらに、拡散電流として、正孔が電子供給層を超えて、チャネル層に注入される状態としている。その結果、「ＯＮ状態」では、チャネル層に注入される正孔に起因して、該正孔が注入された領域では、ソース電極側より電子が供給され、チャネル層に電子が誘起される。チャネル層にゲート電極直下のチャネル領域を通過して、ドレイン領域に流入する電子が増加するため、全体として、ドレイン電流密度の上昇がなされる。すなわち、ゲート電極領域において「ノーマリ・ＯＦＦ」状態を達成するため、電子供給層自体は、ノンドープの窒化物半導体とした際、ドレイン領域において、電子供給層から供給され、チャネル層の界面に蓄積されるキャリア（電子）密度は抑制される。一方、「ＯＮ状態」において、ｐ型窒化物半導体層／窒化物半導体からなる電子供給層／チャネル層の積層構造に順方向バイアスを印加し、ドレイン電極からｐ型窒化物半導体層に正孔を注入し、「電荷中性」を保つため、注入される正孔量に対応する電子の誘起がソース電極側からの電子の供給によりなされる条件が達成されると、高いドレイン電流密度が達成される。達成されるドレイン電流密度は、高周波トランジスタのドレイン電流密度と同等以上の水準となる。
【００１３】
従って、本発明によって、高周波トランジスタと同等のドレイン電流密度が得られ、電力制御トランジスタで用いられる正の電圧１０Ｖがゲート電極に加えられてもゲート電極にリーク電流が流れない電力制御用ノーマリ・オフ型トランジスタが提供される
【発明を実施するための最良の形態】
【００１４】
以下に、本発明にかかる窒化物半導体トランジスタをさらに詳しく説明する。
【００１５】
本発明にかかる窒化物半導体トランジスタは、下記の３種の形態の電界効果トランジスタとすることが好ましい。
【００１６】
本発明の第１の形態では、
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したＭＩＳ構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第１の窒化物半導体層、
電子を供給する第２の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、ｐ型の導電性を有する第３の窒化物半導体層を配置し、
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第２の窒化物半導体層とオーミック接触をしている
ことを特徴とするトランジスタとする。
【００１７】
本発明の第２の形態では、
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したＭＩＳ構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第１の窒化物半導体層、
電子を供給する第２の窒化物半導体層、
ドレイン電極とその周辺部領域の一部に、ｐ型の導電性を有する第３の窒化物半導体層を配置し、
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層、および、電子を供給する第２の窒化物半導体層と接触しており、
ソース電極は、電子を供給する第２の窒化物半導体層とオーミック接触をしている
ことを特徴とする窒化物半導体トランジスタとする。
【００１８】
本発明の第３の形態では、
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したＭＩＳ構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層、
キャリアが走行する第１の窒化物半導体層、
電子を供給する第２の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、ｐ型の導電性を有する第３の窒化物半導体層を配置し、
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第２の窒化物半導体層とオーミック接触をしており、
ソース電極と導電性の基板は、電気的に接続されている
ことを特徴とする窒化物半導体トランジスタとする。
【００１９】
本発明の窒化物半導体トランジスタにおいては、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したＭＩＳ構造は、
窒化物半導体上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成されている構造を選択することができる。
【００２０】
また、ゲート電極と窒化物半導体界面に絶縁膜を挿入したＭＩＳ構造は、
前記第２の窒化物半導体層上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
該ゲート電極の下に配置される前記第２の窒化物半導体層は、フッ素原子が添加されたフッ素原子含有領域を有し、
前記第２の窒化物半導体層のフッ素原子含有領域は、面密度として、１×１０13ｃｍ-2程度のフッ素原子を含んでいる構造を選択することができる。
【００２１】
さらには、ゲート電極と窒化物半導体界面に絶縁膜を挿入したＭＩＳ構造は、
ゲート電極の直下の第２の窒化物半導体層部分に、選択的に成長されるアンドープの窒化物半導体層と、
該アンドープの窒化物半導体層の表面を覆うように形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
前記第２の窒化物半導体層とアンドープの窒化物半導体層の界面には、負の分極電荷が発生している構造を選択することができる。
【００２２】
本発明の窒化物半導体トランジスタにおいては、
前記ｐ型の導電性を有する第３の窒化物半導体層は、電子を供給する第２の窒化物半導体層の表面に形成され、
前記ｐ型の導電性を有する第３の窒化物半導体層と第２の窒化物半導体層との接合は、ｐ+ｎ接合またはｐ+ｉ接合を構成している構造を採用することが好ましい。
【００２３】
その際、
電子を供給する第２の窒化物半導体層は、キャリアが走行する第１の窒化物半導体層の表面に形成され、
電子を供給する第２の窒化物半導体層とキャリアが走行する第１の窒化物半導体層との接合面は、ヘテロ接合界面を構成している構造を採用することが好ましい。
【００２４】
特に、本発明の第３の形態にかかる窒化物半導体トランジスタでは、
電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層は、緩衝層の表面に形成され、
キャリアが走行する第１の窒化物半導体層は、第４の窒化物半導体層の表面に形成され、
第１の窒化物半導体層／第４の窒化物半導体層／緩衝層の積層構造において、
第４の窒化物半導体層は、
導電性の基板中の導電性を決定するキャリアである、電子また正孔に対して、緩衝層から第１の窒化物半導体層への注入経路における、エネルギー障壁を形成する構造を採用することが好ましい。
【００２５】
例えば、
前記導電性の基板は、ｎ型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層は、電子に対するエネルギー障壁を形成する窒化物半導体層である構造を採用することができる。
【００２６】
あるいは、
前記導電性の基板は、ｐ型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層は、正孔に対するエネルギー障壁を形成する窒化物半導体層である構造を採用することもできる。
【００２７】
本発明の第３の形態にかかる窒化物半導体トランジスタでは、例えば、
前記導電性の基板の裏面には、裏面電極が形成されており、
ソース電極と、導電性の基板の裏面電極とが電気的に接続されている構造を採用する。
【００２８】
一方、本発明の第１の形態、第２の形態にかかる窒化物半導体トランジスタでは、
前記基板は、高抵抗基板であることが望ましい。
【００２９】
本発明の第２の形態にかかる窒化物半導体トランジスタでは、
ドレイン電極は、前記ｐ型の導電性を有する第３の窒化物半導体層とオーミック接触をしており、
ドレイン電極は、電子を供給する第２の窒化物半導体層と接触して、ショットキー接合を形成している構造を採用することが好ましい。例えば、
ドレイン電極と電子を供給する第２の窒化物半導体層との接触により形成される、ショットキー接合の障壁高さは、０．８ｅＶ〜１．１ｅＶの範囲である構造を選択することが可能である。
【００３０】
本発明にかかる窒化物半導体トランジスタでは、例えば、
前記ｐ型の導電性を有する第３の窒化物半導体層は、電子を供給する第２の窒化物半導体層の表面に形成され、
電子を供給する第２の窒化物半導体層は、キャリアが走行する第１の窒化物半導体層の表面に形成され、
前記ｐ型の導電性を有する第３の窒化物半導体層／第２の窒化物半導体層／第１の窒化物半導体層の積層構造は、ｐ+ｎ接合またはｐ+ｉｎ接合を構成しており、
該ｐ+ｎ接合またはｐ+ｉｎ接合によって形成されている、ビルト・イン・ポテンシャルは、０．７ｅＶ〜５．０ｅＶの範囲である構造を利用することが好ましい。
【００３１】
本発明にかかる窒化物半導体トランジスタでは、例えば、
電子を供給する第２の窒化物半導体層とキャリアが走行する第１の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第２の窒化物半導体層と第１の窒化物半導体層と間の伝導帯端エネルギーの不連続により、伝導帯にポテンシャル障壁が形成され、
該へテロ接合界面において、伝導帯に形成されるポテンシャル障壁は、０．１３ｅＶ〜０．７７ｅＶの範囲である構造を選択することができる。
【００３２】
さらには、
電子を供給する第２の窒化物半導体層とキャリアが走行する第１の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第２の窒化物半導体層と第１の窒化物半導体層と間の価電子帯端エネルギーの不連続により、価電子帯にポテンシャル障壁が形成され、
該へテロ接合界面において、価電子帯に形成されるポテンシャル障壁は、０．０５ｅＶ〜０．３３ｅＶの範囲である構造を選択することができる。
【００３３】
本発明にかかる窒化物半導体トランジスタでは、通常、
基板上にエピタキシャル成長により形成される、窒化物半導体層は、
（０００１）面成長している構造に作製することが好ましい。
【００３４】
上述の本発明にかかる窒化物半導体トランジスタにおける、好ましい形態について、さらに説明する。
【００３５】
まず、第１の形態、第２の形態では、緩衝層、キャリアが走行する第１の窒化物半導体層、電子を供給する第２の窒化物半導体層、ｐ型の導電性を有する第３の窒化物半導体層には、緩衝層を基板上に成長し、この緩衝層上に第１の窒化物半導体／第２の窒化物半導体層／第３の窒化物半導体層を順次積層したエピタキシャル成長膜を利用することができる。例えば、キャリアが走行する第１の窒化物半導体層、電子を供給する第２の窒化物半導体層、ｐ型の導電性を有する第３の窒化物半導体層として、ＧａＮチャネル層、ＡｌＧａＮ電子供給層、Ｐ+型ＡｌＧａＮ層を選択する際には、緩衝層として、下記の構成を選択することが好ましい。
【００３６】
基板上に成長により、緩衝層を形成する工程では、まず、下地層として、ノンドープのＡｌＮ薄膜を成長させ、核生成層として利用することが好ましい。この核生成層として利用する、ノンドープのＡｌＮ薄膜の膜厚は、４ｎｍ〜２００ｎｍの範囲に選択することが望ましい。ノンドープのＡｌＮ薄膜自体は、絶縁性の薄膜となる。次いで、核生成層を、下地層として、ＡｌＧａＮ／ＧａＮ周期層をエピタキシャル成長により形成する。
【００３７】
このＡｌＧａＮ／ＧａＮ周期層は、膜厚ｔbのＡｌＧａＮ層と膜厚ｔwのＧａＮ層を交互に積層した構造である。その膜厚周期（ｔb＋ｔw）は、１ｎｍ〜５ｎｍの範囲に選択し、ＡｌＧａＮ／ＧａＮ周期層の合計膜厚は、１００ｎｍ〜５００ｎｍの範囲に選択することが望ましい。膜厚ｔbのＡｌＧａＮ層の組成：Ａｌx0Ｇａ1-x0Ｎにおける、Ａｌ組成（ｘ0）は、１．０≧ｘ0≧０．１の範囲に選択する。膜厚ｔbのＡｌＧａＮ層と膜厚ｔwのＧａＮ層の比率ｔb：ｔwは、１：２〜２：１の範囲に選択することが好ましい。
【００３８】
ＡｌＧａＮ／ＧａＮ周期層では、Ａｌx0Ｇａ1-x0Ｎ層の伝導帯端エネルギーＥｃ（Ａｌx0Ｇａ1-x0Ｎ）とＧａＮ層の伝導帯端エネルギーＥｃ（ＧａＮ）の差、バンド不連続ΔＥｃ（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）に起因して、伝導帯端エネルギーは、周期的な構造を有する。また、ＡｌＧａＮ層の価電子帯端エネルギーＥｖ（Ａｌx0Ｇａ1-x0Ｎ）とＧａＮ層の価電子帯端エネルギーＥｖ（ＧａＮ）の差、バンド不連続ΔＥｖ（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）に起因して、価電子帯端エネルギーは、周期的な構造を有する。膜厚周期（ｔb＋ｔw）が十分に薄いと、自由キャリアの電子、正孔は、上記の周期的なポテンシャル構造に代えて、実効的な伝導帯端エネルギーＥｃ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）、実効的な価電子帯端エネルギーＥｖ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）に支配される状態となる。この実効的な伝導帯端エネルギーＥｃ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）は、Ｅｃ（Ａｌx0Ｇａ1-x0Ｎ）＞Ｅｃ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）＞Ｅｃ（ＧａＮ）に位置し、実効的な価電子帯端エネルギーＥｖ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）は、Ｅｖ（ＧａＮ）＞Ｅｖ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）＞Ｅｖ（Ａｌx0Ｇａ1-x0Ｎ）に位置している。その位置は、膜厚比率ｔb：ｔwと、膜厚周期（ｔb＋ｔw）に依存する。例えば、膜厚比率ｔb：ｔwが同じであっても、膜厚周期（ｔb＋ｔw）が減少すると、Ｅｃ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）は上昇し、Ｅｖ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）は下降する。
【００３９】
ＡｌＮ核生成層と、ＡｌＧａＮ／ＧａＮ周期層とのヘテロ接合界面では、ＡｌＮの伝導帯端エネルギーＥｃ（ＡｌＮ）と、実効的な伝導帯端エネルギーＥｃ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）との差違に相当する、バンド不連続：ΔＥｃ（ＡｌＮ/（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ））が存在する。
【００４０】
ＡｌＧａＮ／ＧａＮ周期層の表面において、通常、その実効的な格子定数ａ（ＡｌＧａＮ／ＧａＮ）は、ＧａＮの格子定数ａ（ＧａＮ）、Ａｌx0Ｇａ１−x0Ｎの格子定数ａ（Ａｌx0Ｇａ１−x0Ｎ）に対して、ａ（ＧａＮ）≧ａ（ＡｌＧａＮ／ＧａＮ）＞ａ（Ａｌx0Ｇａ１−x0Ｎ）となる。すなわち、核生成層として利用するＡｌＮの格子定数ａ（ＡｌＮ）から、ＡｌＧａＮ／ＧａＮの各薄膜層を周期的に積層することで、格子緩和が進み、その表面では、実効的な格子定数ａ（ＡｌＧａＮ／ＧａＮ）となる。
【００４１】
ＧａＮチャネル層、ＡｌＧａＮ電子供給層、Ｐ+型ＡｌＧａＮ層は、この実効的な格子定数ａ（ＡｌＧａＮ／ＧａＮ）を有するＡｌＧａＮ／ＧａＮ周期層の表面にエピタキシャル成長により形成することができる。
【００４２】
上記の例では、核生成層として利用するＡｌＮ層を形成した後、ＡｌＧａＮ／ＧａＮ周期層構造を用いて、格子緩和を行っているが、該周期構造の平均Ａｌ組成を有するＡｌＧａＮ層単一層を利用しても、同様の格子緩和効果が得られる。
【００４３】
同様に、第３の形態では、緩衝層、電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層、キャリアが走行する第１の窒化物半導体層、電子を供給する第２の窒化物半導体層、ｐ型の導電性を有する第３の窒化物半導体層は、緩衝層を基板上に成長し、この緩衝層上に第４の窒化物半導体／第１の窒化物半導体層／第２の窒化物半導体層／第３の窒化物半導体層を順次積層したエピタキシャル成長膜を利用することができる。例えば、電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層、キャリアが走行する第１の窒化物半導体層、電子を供給する第２の窒化物半導体層、ｐ型の導電性を有する第３の窒化物半導体層として、Ｐ+型ＡｌＧａＮバリア層、ＧａＮチャネル層、ＡｌＧａＮ電子供給層、Ｐ+型ＡｌＧａＮ層を選択する際には、緩衝層として、下記の構成を選択することが好ましい。
【００４４】
基板上にエピタキシャル成長により、緩衝層を形成する工程では、まず、下地層として、ノンドープのＡｌＮ薄膜を成長させ、核生成層として利用することが好ましい。この核生成層として利用する、ノンドープのＡｌＮ薄膜の膜厚は、４ｎｍ〜２００ｎｍの範囲に選択することが望ましい。ノンドープのＡｌＮ薄膜自体は、絶縁性の薄膜となる。次いで、核生成層を、下地層として、ＡｌＧａＮ／ＧａＮ周期層をエピタキシャル成長により形成する。
【００４５】
このＡｌＧａＮ／ＧａＮ周期層は、膜厚ｔbのＡｌＧａＮ層と膜厚ｔwのＧａＮ層を交互に積層した構造である。その膜厚周期：（ｔb＋ｔw）は、１ｎｍ〜５ｎｍの範囲に選択し、ＡｌＧａＮ／ＧａＮ周期層の合計膜厚は、１００ｎｍ〜５００ｎｍの範囲に選択することが望ましい。膜厚ｔbのＡｌＧａＮ層の組成：Ａｌx0Ｇａ１−x0Ｎにおける、Ａｌ組成（ｘ0）は、１．０≧ｘ0≧０．０５の範囲に選択する。膜厚ｔbのＡｌＧａＮ層と膜厚ｔwのＧａＮ層の比率、ｔb：ｔwは、２：１〜１：２の範囲に選択することが好ましい。
【００４６】
ＡｌＧａＮ／ＧａＮ周期層の表面において、通常、その実効的な格子定数ａ（ＡｌＧａＮ／ＧａＮ）は、ＧａＮの格子定数ａ（ＧａＮ）、Ａｌx0Ｇａ１−x0Ｎの格子定数ａ（Ａｌx0Ｇａ１−x0Ｎ）に対して、ａ（ＧａＮ）＞ａ（ＡｌＧａＮ／ＧａＮ）≧ａ（Ａｌx0Ｇａ１−x0Ｎ）となる。すなわち、核生成層として利用するＡｌＮの格子定数ａ（ＡｌＮ）から、ＡｌＧａＮ／ＧａＮの各薄膜層を周期的に積層することで、格子緩和が進み、その表面では、実効的な格子定数ａ（ＡｌＧａＮ／ＧａＮ）となる。
【００４７】
上記の例では、核生成層として利用するＡｌＮ層を形成した後、ＡｌＧａＮ／ＧａＮ周期層構造を用いて、格子緩和を行っているが、該周期構造の平均Ａｌ組成を有するＡｌＧａＮ層単一層を利用しても、同様の格子緩和効果が得られる。
【００４８】
Ｐ+型ＡｌＧａＮバリア層、ＧａＮチャネル層、ＡｌＧａＮ電子供給層、Ｐ+型ＡｌＧａＮ層は、この実効的な格子定数ａ（ＡｌＧａＮ／ＧａＮ）を有するＡｌＧａＮ／ＧａＮ周期層の表面にエピタキシャル成長により形成することができる。
【００４９】
前記緩衝層、電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層、キャリアが走行する第１の窒化物半導体層、電子を供給する第２の窒化物半導体層、ｐ型の導電性を有する第３の窒化物半導体層は、基板上に、六方晶の結晶系（ウルツ鉱型構造）を有する成長膜で形成する。表１に、六方晶の結晶系を有する、III族窒化物系半導体；ＡｌＮ、ＧａＮ、ＩｎＮの構造定数、物性定数の一部を示す。
【００５０】
【表１】
0005292895.tif 000002
【００５１】
一般に、III族窒化物系半導体のエピタキシャル成長に利用可能な基板としては、下記表２−１に示すものが知られている。その基板材料の熱・電気的特性を表２−２に示す。
【００５２】
【表２−１】
0005292895.tif 000003
【００５３】
【表２−２】
0005292895.tif 000004
【００５４】
なお、各種基板表面に、核生成層用のＡｌＮ層を成長させた際、両者の結晶方位の関係は、下記表２−３に示すものとなることが報告されている。
【００５５】
【表２−３】
0005292895.tif 000005
【００５６】
本発明にかかる窒化物半導体トランジスタにおいては、前記緩衝層、電子または正孔に対するエネルギー障壁を形成する第４の窒化物半導体層、キャリアが走行する第１の窒化物半導体層、電子を供給する第２の窒化物半導体層、ｐ型の導電性を有する第３の窒化物半導体層は、いずれも、（０００１）面成長膜であることが好ましい。そのため、基板上に形成される、ＡｌＮ核生成層が、Ｃ面（（０００１）面）成長可能な基板を利用することが好ましい。従って、基板として、ＳｉＣのＣ面（（０００１）面）基板、サファイア（α−Ａｌ2Ｏ3）のＣ面（（０００１）面）基板、Ｓｉのｏ面（（１１１）面）基板、ＡｌＮ，ＧａＮのＣ面（（０００１）面）基板を利用することが好ましい。Ｓｉ基板、ＳｉＣ基板は、大口径の基板が容易に入手可能であり、上記の多層エピタキシャル膜を作製する上では、好適な基板である。
【００５７】
第１の形態、第２の形態では、基板として、高抵抗基板を利用する。該高抵抗基板の抵抗率ρsubは、ρsub≧１×１０5 Ω・ｃｍとすることが好ましい。
【００５８】
その表面に形成される、核生成層用のＡｌＮ層も、絶縁性のＡｌＮとする。ＡｌＮのバンド・ギャップ・エネルギーをＥｇ（ＡｌＮ）とすると、そのＡｌＮ核生成層の表面においては、その伝導帯端Ｅｃ（ＡｌＮ−ｔｏｐ）とフェルミ・レベルＥfとの差違（Ｅｃ（ＡｌＮ−ｔｏｐ）−Ｅf）は、（Ｅｃ（ＡｌＮ−ｔｏｐ）−Ｅf）≒1/2・Ｅｇ（ＡｌＮ）となる。
【００５９】
第１の形態、第２の形態では、キャリアが走行する第１の窒化物半導体層は、ノンドープの窒化物半導体で構成することが好ましい。その際、第１の窒化物半導体層の膜厚ｔS1と、残留するドナー濃度ＮD-S1は、該第１の窒化物半導体層の誘電率をεr-S1とする際、下記の条件を満たす範囲に選択することが好ましい。例えば、（ＮD-S1・ｔS1）は、（１×１０16  ｃｍ-3）・（１０-4ｃｍ）≧ＮD-S1・ｔS1≧（０．０１×１０15  ｃｍ-3）・（１０-4ｃｍ）の範囲とする。その際、第１の窒化物半導体層の膜厚ｔS1は、動作電圧（ドレイン電圧Ｖds）３００Ｖ〜６００Ｖを達成する上では、ＧａＮの絶縁破壊電界強度（ＥB（ＧａＮ））３×１０6ｃｍ-1を考慮すると、ＥB（ＧａＮ）・ｔS1≧３００Ｖの条件を満たすように、１０００ｎｍ以上を選択することが好ましい。一方、ウエハのそりを５０００ｎｍ以下とし、クラックの発生を抑えるため、第１の窒化物半導体層の膜厚ｔS1は、５０００ｎｍ以下に選択することが好ましい。
【００６０】
なお、該第１の窒化物半導体層が空乏化している場合、その空間電荷に起因するポテンシャルの変化量は、1/2・｛ｑ/εr-S1｝・ＮD-S1・（ｔS1）2  ｅＶとなる。
【００６１】
キャリアが走行する第１の窒化物半導体層と、緩衝層の界面が、例えば、ＧａＮチャネル層と、ＡｌＧａＮ／ＧａＮ周期層との界面である場合、この界面には、バンド不連続に起因する障壁が存在する。この電子に対する障壁は、ＧａＮの伝導帯端エネルギーＥｃ（ＧａＮ）と、実効的な伝導帯端エネルギーＥｃ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）との差違に相当する。このバンド不連続：ΔＥｃ（（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）／ＧａＮ）＝｛Ｅｃ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）−Ｅｃ（ＧａＮ）｝を利用して、ＧａＮチャネル層中に電子の閉じ込めを行う。また、正孔に対する障壁は、ＧａＮの価電子帯端エネルギーＥｖ（ＧａＮ）と、実効的な伝導帯端エネルギーＥｖ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）との差違に相当する。このバンド不連続：ΔＥｖ（（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）／ＧａＮ）＝｛Ｅｖ（ＧａＮ）−Ｅｖ-eff（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）｝を利用して、ＧａＮチャネル層中に正孔の閉じ込めを行う。
【００６２】
従って、温度Ｔ（Ｔ＝３００Ｋ）に対して、ΔＥｃ（（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）／ＧａＮ）＞２ｋＴ（ｋは、ボルツマン定数を表す）ならびに、ΔＥｖ（（Ａｌx0Ｇａ1-x0Ｎ/ＧａＮ）／ＧａＮ）＞２ｋＴを満たすように、ＡｌＧａＮ／ＧａＮ周期層の構成を、上述の範囲に選択することが好ましい。
【００６３】
電子を供給する第２の窒化物半導体層も、ノンドープの窒化物半導体で構成することが好ましい。その際、第２の窒化物半導体層の膜厚ｔS2と、残留するドナー濃度ＮD-S2は、該第２の窒化物半導体の誘電率をεr-S2とする際、下記の条件を満たす範囲に選択することが好ましい。第２の窒化物半導体層と第１の窒化物半導体層との界面に発生する分極電荷σS2/S1が、σS2/S1＝１×１０13ｃｍ-2である場合、σS2/S1より（ＮD-S2・ｔS2）が十分に小さい条件を満たす範囲に選択する。例えば、（ＮD-S2・ｔS2）は、（５×１０18  ｃｍ-3）・（３０×１０-7ｃｍ）≧ＮD-S2・ｔS2≧（１×１０15  ｃｍ-3）・（３０×１０-7ｃｍ）の範囲とする。
【００６４】
なお、該第２の窒化物半導体層が空乏化している場合、その空間電荷に起因するポテンシャルの変化量は、1/2・｛ｑ/εr-S2｝・ＮD-S2・（ｔS2）2  ｅＶとなる。その際、ゲート金属と第２の窒化物半導体層のショットキー障壁高さで、ノーマリ・オフ化が可能な条件、例えば、１．５ｅＶ≧1/2・｛ｑ/εr-S2｝・ＮD-S2・（ｔS2）2  ｅＶ≧０ｅＶを満たすように、残留するドナー濃度ＮD-S2に対して、膜厚ｔS2を選択することが好ましい。
【００６５】
例えば、電子を供給する第２の窒化物半導体層として、ＡｌＧａＮ電子供給層を採用し、キャリアが走行する第１の窒化物半導体層として、ＧａＮチャネル層を用い、ＡｌＧａＮ電子供給層とＧａＮチャネル層とのヘテロ接合界面を形成する。ＡｌＧａＮ電子供給層の組成：Ａｌx2Ｇａ1-x2Ｎにおける、Ａｌ組成（ｘ2）は、下記のように選択することが好ましい。
【００６６】
このヘテロ接合界面では、Ａｌx2Ｇａ1-x2Ｎの伝導帯端エネルギーＥｃ（Ａｌx2Ｇａ1-x2Ｎ）とＧａＮの伝導帯端エネルギーＥｃ（ＧａＮ）の差による、バンド不連続ΔＥｃ（Ａｌx2Ｇａ1-x2Ｎ/ＧａＮ）＝｛Ｅｃ（Ａｌx2Ｇａ1-x2Ｎ）−Ｅｃ（ＧａＮ）｝が存在する。また、Ａｌx2Ｇａ1-x2Ｎの価電子帯端エネルギーＥｖ（Ａｌx0Ｇａ1-x0Ｎ）とＧａＮの価電子帯端エネルギーＥｖ（ＧａＮ）の差による、バンド不連続ΔＥｖ（Ａｌx2Ｇａ1-x2Ｎ/ＧａＮ）＝｛Ｅｖ（ＧａＮ）−Ｅｖ（Ａｌx2Ｇａ1-x2Ｎ）｝が存在する。このバンド不連続ΔＥｃ（Ａｌx2Ｇａ1-x2Ｎ/ＧａＮ）を電子に対する障壁として、ＧａＮチャネル層内に電子を蓄積する。また、バンド不連続ΔＥｖ（Ａｌx2Ｇａ1-x2Ｎ/ＧａＮ）は、正孔に対する障壁として利用する。
【００６７】
従って、温度Ｔ（Ｔ＝３００Ｋ）に対して、ΔＥｃ（（Ａｌx2Ｇａ1-x2Ｎ/ＧａＮ）／ＧａＮ）＞２ｋＴ（ｋは、ボルツマン定数を表す）ならびに、ΔＥｖ（（Ａｌx2Ｇａ1-x2Ｎ/ＧａＮ）／ＧａＮ）＞２ｋＴを満たすように、Ａｌx2Ｇａ1-x2ＮのＡｌ組成（ｘ2）は、ｘ2≧０．０４の範囲に選択することが好ましい。
【００６８】
一方、ＧａＮ上にエピタキシャル成長する際、格子不整合に依存する臨界膜厚を考慮すると、Ａｌx2Ｇａ1-x2ＮのＡｌ組成（ｘ2）は、０．５≧ｘ2の範囲に選択することが好ましい。
【００６９】
従って、第２の窒化物半導体層／第１の窒化物半導体層を、Ａｌx2Ｇａ1-x2Ｎ/ＧａＮの構造とする際、Ａｌx2Ｇａ1-x2ＮのＡｌ組成（ｘ2）は、０．５≧ｘ2≧０．０４の範囲に選択することが望ましい。
【００７０】
一方、ソース電極は、電子を供給する第２の窒化物半導体層の表面にオーミック接触を形成する。その際、その接触抵抗率ρCを、ρC≦１ｘ１０-3  Ω・ｃｍ-2とすることが望ましい。そのため、電子を供給する第２の窒化物半導体層として、ＡｌＧａＮ電子供給層を用いる場合、そのＡｌx2Ｇａ1-x2ＮのＡｌ組成（ｘ2）は、０．４≧ｘ2≧０の範囲に選択することが好ましい。
【００７１】
ソース電極の直下においては、電子を供給する第２の窒化物半導体層とキャリアが走行する第１の窒化物半導体層とのヘテロ接合界面に、電子を蓄積させ、二次元電子ガスを形成することが好ましい。従って、このヘテロ接合界面における、第２の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ２-rear）と、フェルミ・レベルＥfとの差（Ｅｃ（Ｓ２-rear）−Ｅf）を、少なくとも、（Ｅｃ（Ｓ２-rear）−Ｅf）≧２ｋＴとすることが好ましい。二次元電子ガスの形成に利用される、ヘテロ接合界面における、第２の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ２-rear）と、第１の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ１-front）の差は、｛Ｅｃ（Ｓ２-rear）−Ｅｃ（Ｓ１-front）｝＞（Ｅｃ（Ｓ２-rear）−Ｅf）≧２ｋＴとする。好ましくは、０．７７ｅＶ≧｛Ｅｃ（Ｓ２-rear）−Ｅｃ（Ｓ１-front）｝≧０．１ｅＶの範囲に選択する。
【００７２】
一方、このヘテロ接合界面における、第２の窒化物半導体層の価電子帯端エネルギーＥｖ（Ｓ２-rear）と、第１の窒化物半導体層の価電子帯端エネルギーＥｖ（Ｓ１-front）の差も、｛Ｅｖ（Ｓ１-front）−Ｅｖ（Ｓ２-rear）｝＞２ｋＴとする。好ましくは、０．３３ｅＶ≧｛Ｅｖ（Ｓ１-front）−Ｅｖ（Ｓ２-rear）｝≧０．０５ｅＶの範囲に選択する。
【００７３】
勿論、ソース電極の直下においては、第１の窒化物半導体層の価電子帯端エネルギーＥｖ（Ｓ１-front）と、フェルミ・レベルＥfとの差（Ｅf−Ｅｖ（Ｓ１-front））を、少なくとも、（Ｅf−Ｅｖ（Ｓ１-front））≫ｋＴとなる。第１の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ１-front）と、フェルミ・レベルＥfとの差（Ｅf−Ｅｃ（Ｓ１-front））は、（Ｅf−Ｅｃ（Ｓ１-front））＞ｋＴとする。
【００７４】
さらに、ソース電極は、第２の窒化物半導体層の表面にオーミック接触を形成する。すなわち、第２の窒化物半導体層に対して、その表面に接するソース電極の金属から、電子の注入が生じる構成とする。その際、第２の窒化物半導体層と、その表面に接するソース電極の金属との間の障壁高さ障壁、ΦM/S2は、第２の窒化物半導体の電子親和力ｅχ（Ｓ２）ｅＶと、その表面に接する金属材料Ｍohmicの仕事関数ｅψ（Ｍohmic）ｅＶとの差、｛ｅψ（Ｍohmic）−ｅχ（Ｓ２）｝に相当する。本発明においては、ΦM/S2は、０．８５ｅＶ≧ΦM/S2≧０ｅＶの範囲に選択することが好ましい。
【００７５】
ドレイン電圧Ｖdsが、オフセット電圧より高く（Ｖds＞Ｖoff-set）、ゲート電圧Ｖgsが、Ｖgs＞ＶTである際、「ＯＮ状態」となり、ドレイン電流Ｉdが流れると、このソース電極／第２の窒化物半導体層／第１の窒化物半導体層は、逆方向にバイアスされる状態となる。その結果、ソース電極から、第２の窒化物半導体層へと、電子が注入され、さらに、第２の窒化物半導体層と第１の窒化物半導体層の界面に蓄積される。その際、ドレイン電流Ｉdに相当する電流が、ソース電極を流れる。
【００７６】
ソース電極を形成する際、第２の窒化物半導体の表面に接する金属材料Ｍohmicとしては、Ｔｉ、Ｎｂ、Ｍｏ、Ｔａなどが利用できる。これらの金属材料Ｍohmicの仕事関数ｅψ（Ｍohmic）ｅＶは、例えば、Ｔｉの仕事関数は、ｅψ（Ｔｉ）ｅＶ＝４．３ｅＶである。ソース電極の形成において、第２の窒化物半導体の表面に接する金属材料Ｍohmicとして、仕事関数ｅψ（Ｍohmic）ｅＶが、５．０ｅＶ≧ｅψ（Ｍohmic）≧４．０ｅＶの範囲の金属を利用することができる。
【００７７】
ドレイン電極は、ｐ型導電性の第３の窒化物半導体層の表面に接触して、オーミック接触を形成する。ｐ型導電性の第３の窒化物半導体層は、第２の窒化物半導体層と同じ、窒化物半導体であるが、アクセプタを高濃度にドーピングして、Ｐ+型の導電性を示す窒化物半導体層とすることが好ましい。ｐ型導電性の第３の窒化物半導体層中にドーピングするアクセプタ不純物原子の濃度ＮA-S3は、５×１０19  ｃｍ-3≧ＮD-S1≧２×１０18  ｃｍ-3の範囲とする。なお、ｐ型導電性の第３の窒化物半導体層の膜厚ｔS3は、２００ｎｍ≧ｔS3≧２０ｎｍの範囲に選択することができる。
【００７８】
第３の窒化物半導体層と、その表面に接するドレイン電極の金属との間の障壁高さ障壁、ΦM/S3は、第３の窒化物半導体の電子親和力ｅχ（Ｓ３）ｅＶと、その表面に接する金属材料Ｍdreinの仕事関数ｅψ（Ｍdrein）ｅＶとの差、｛ｅψ（Ｍdrain）−ｅχ（Ｓ３）｝に相当する。このドレイン電極を形成する際、ｐ型導電性の第３の窒化物半導体の表面に接する金属材料Ｍdrainとしては、Ｎｉ、Ｐｔ、Ａｕ、Ｐｄなどが利用できる。これらの金属材料Ｍdrainの仕事関数ｅψ（Ｍdrain）ｅＶは、例えば、Ｎｉの仕事関数は、ｅψ（Ｎｉ）ｅＶ＝５．２ｅＶである。ドレイン電極形成では、ｐ型導電性の第３の窒化物半導体の表面に接する金属材料Ｍdrainとして、仕事関数ｅψ（Ｍdrain）ｅＶが、６．０ｅＶ≧ｅψ（Ｍdrain）≧５．１ｅＶの範囲の金属を利用することができる。
【００７９】
ゲート電極の直下では、第２の窒化物半導体の表面には、絶縁膜を介して、ゲート電極が形成されている。ゲート電極／絶縁膜の界面では、ゲート電極のうち、絶縁膜の表面に接する金属材料Ｍgateの仕事関数ｅψ（Ｍgate）ｅＶと、絶縁膜の表面の絶縁材料Ｉfrontの電子親和力ｅχ（Ｉfront）ｅＶとの差、（ｅψ（Ｍgate）−ｅχ（Ｉfront））ｅＶに相当する、障壁ΦM/Iが生成する。絶縁膜／第２の窒化物半導体層の界面では、絶縁膜の裏面の絶縁材料Ｉrearの電子親和力ｅχ（Ｉrear）ｅＶと、第２の窒化物半導体層の電子親和力ｅχ（Ｓ２）ｅＶとの差、（ｅχ（Ｓ２）−ｅχ（Ｉrear））ｅＶに相当する、障壁ΦI/Sが生成する。
【００８０】
ゲート電極のうち、絶縁膜の表面に接する金属材料Ｍgateとしては、Ｎｉ、Ｐｔ、Ａｕ、Ｐｄ、Ａｌ、Ｍｏ、Ｎｂ，Ｔａなどが利用できる。これらの金属材料Ｍgateの仕事関数ｅψ（Ｍgate）ｅＶは、例えば、Ｎｉの仕事関数は、ｅψ（Ｎｉ）ｅＶ＝５．１ｅＶである。絶縁膜の表面に接する金属材料Ｍgateとして、仕事関数ｅψ（Ｍgate）ｅＶが、６．０ｅＶ≧ｅψ（Ｍgate）≧４．０ｅＶの範囲の金属を利用することができる。
【００８１】
絶縁膜は、例えば、ＳｉＮ、ＳｉＯ2、Ａｌ2Ｏ3、Ｈｆ2Ｏ3、ＭｇＯ、ＺｎＯなどの絶縁体からなる膜が利用できる。その際には、絶縁膜が単層の場合は、表面の絶縁材料Ｉfrontと、裏面の絶縁材料Ｉrearは、同じ絶縁材料であり、電子親和力ｅχ（Ｉfront）ｅＶと電子親和力ｅχ（Ｉrear）ｅＶは等しくなっている。例えば、ＳｉＮの電子親和力は、ｅχ（ＳｉＮ）ｅＶ＝０．９ｅＶである。絶縁膜として、電子親和力ｅχ（Ｉ）が、ｅχ（Ｉ）≧ｅψ（Ｍgate）の範囲の絶縁材料を利用することができる。絶縁膜を複数層、例えば、ＳｉＯ2／ＳｉＮ、Ｈｆ2Ｏ3／Ａｌ2Ｏ3などで構成してもよい。
【００８２】
その他、ゲート電極の直下では、ゲート電極／絶縁膜／第２の窒化物半導体層の構造を、絶縁膜と第２の窒化物半導体層の界面に、アンドープの薄膜の窒化物半導体膜を挿入する構造へと変更することができる。挿入されるアンドープの薄膜の窒化物半導体膜の膜厚ｔspacerと、残留するドナー濃度ＮD-spacerは、例えば、（ＮD-spacer・ｔspacerS2）を、（１×１０17  ｃｍ-3）・（１０×１０-7ｃｍ）≧ＮD-spacerS2・ｔspacerS2≧（１×１０15  ｃｍ-3）・（１０×１０-7ｃｍ）の範囲とすることが可能である。
【００８３】
本発明にかかる窒化物半導体トランジスタでは、ドレイン電圧Ｖdsを、Ｖds＝０Ｖとし、ゲート電圧Ｖgsを、Ｖgs＝０Ｖとする際、「ＯＦＦ状態」となっている。その際、ゲート電極の直下では、ゲート電極／絶縁膜／第２の窒化物半導体層／第１の窒化物半導体層の積層構造において、第２の窒化物半導体層／第１の窒化物半導体層の界面には、キャリア（電子）が存在しない状態となっている。従って、第２の窒化物半導体層／第１の窒化物半導体層の界面では、第１の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ１-front）と、フェルミ・レベルＥfとの差（Ｅｃ（Ｓ１-front）−Ｅf）は、（Ｅｃ（Ｓ１-front）−Ｅf）＞ｋＴとなっている。一方、第２の窒化物半導体と、第１の窒化物半導体の伝導帯端エネルギーの差、バンド不連続｛Ｅｃ（Ｓ２）−Ｅｃ（Ｓ１）｝＝ΔＥｃ（Ｓ２／Ｓ１）を考慮すると、この界面における、第２の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ２-rear）と、フェルミ・レベルＥfとの差（Ｅｃ（Ｓ２-rear）−Ｅf）は、（Ｅｃ（Ｓ２-rear）−Ｅf）＞ΔＥｃ（Ｓ２／Ｓ１）＋ｋＴとなっている。さらには、チャネル領域では、絶縁膜／第２の窒化物半導体層の界面における、第２の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ２-front）と、フェルミ・レベルＥfとの差（Ｅｃ（Ｓ２-front）−Ｅf）は、（Ｅｃ（Ｓ２-front）−Ｅf）＞（Ｅｃ（Ｓ２-rear）−Ｅf）＞ΔＥｃ（Ｓ２／Ｓ１）＋ｋＴとなっている。従って、少なくとも、ゲート電極の直下のチャネル領域では、アンドープの薄膜の窒化物半導体膜／第２の窒化物半導体層部分は、空乏化している状態となっている。
【００８４】
第３の形態では、基板として、導電性の基板を利用する。
【００８５】
該導電性基板として、ｎ型伝導性の基板を利用する場合、緩衝層と、キャリアが走行する第１の窒化物半導体層の間に、電子に対するエネルギー障壁を形成する第４の窒化物半導体層が設けられる。
【００８６】
例えば、電子に対するエネルギー障壁を形成する第４の窒化物半導体層として、Ｐ+導電性の窒化物半導体層を利用することができる。このＰ+導電性の窒化物半導体層の膜厚ｔS4:P+と、アクセプタ不純物濃度ＮA-S4は、例えば、（ＮA-S4・ｔS4:P+）は、（５×１０19  ｃｍ-3）・（３０×１０-7ｃｍ）≧（ＮA-S4・ｔS4:P+）≧（５×１０18  ｃｍ-3）・（３０×１０-7ｃｍ）の範囲とすることが可能である。第１の窒化物半導体層とＰ+導電性の窒化物半導体層との接合面は、ｎＰ+型接合となっている。電子に対するエネルギー障壁は、ｎＰ+型接合のビルト・イン・ポテンシャル、ｅＶbuilt-in（Ｓ１／Ｓ４）に相当する。
【００８７】
あるいは、電子に対するエネルギー障壁を形成する第４の窒化物半導体層として、絶縁性であり、導電性基板に対して、その伝導帯端エネルギーＥｃの差、すなわち、基板の伝導帯端エネルギーＥｃ（Ｓｕｂ）と、第４の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ３）の差、ΔＥｃ（Ｓｕｂ／Ｓ３）が大きなものを選択することもできる。第４の窒化物半導体層として、例えば、０．７７ｅＶ＞ΔＥｃ（Ｓｕｂ／Ｓ３）＞  ３ｋＴ  ｅＶの条件を満足する、絶縁性の窒化物半導体層を利用することもできる。その際、基板／緩衝層／第４の窒化物半導体層／第１の窒化物半導体層の構造は、例えば、Ｎ+/ｎ/ｉ/ｎの導電性を示す。すなわち、ｎ−ｉ−ｎ型のトンネル・ダイオード構造が構成され、第４の窒化物半導体層は、電子に対するエネルギー障壁として機能する。
【００８８】
また、ｎ型伝導性の基板の裏面には、裏面電極を設け、該裏面電極は、ソース電極と等しい電位に保つ構成とする。その際には、ｎＰ+型接合は、逆方向にバイアスされた状態となり、このｎＰ+型接合を超えて、ｎ型伝導性の基板から、第１の窒化物半導体層への電子の流入は抑制される。また、ｎ−ｉ−ｎ型のヘテロ接合を、電子に対するエネルギー障壁として利用する場合も、ｎ型伝導性の基板から第１の窒化物半導体層への電子の流入は抑制される。
【００８９】
該導電性基板として、ｐ型伝導性の基板を利用する場合、緩衝層と、キャリアが走行する第１の窒化物半導体層の間に、正孔に対するエネルギー障壁を形成する第４の窒化物半導体層が設けられる。
【００９０】
例えば、正孔に対するエネルギー障壁を形成する第４の窒化物半導体層として、絶縁性であり、第１の窒化物半導体に対する価電子帯端エネルギーＥｖの差、すなわち、バンド不連続｛Ｅｖ（Ｓ１）−Ｅｖ（Ｓ３）｝＝ΔＥｖ（Ｓ１／Ｓ３）が大きなものを選択することが好ましい。例えば、０．３ｅＶ＞ΔＥｖ（Ｓ１／Ｓ３）＞３ｋＴ  ｅＶの範囲に選択することができる。
【００９１】
また、ｐ型伝導性の基板の裏面には、裏面電極を設け、該裏面電極は、ソース電極と等しい電位に保つ構成とする。その際には、第１の窒化物半導体層／第４の窒化物半導体層／緩衝層／ｐ型伝導性の基板の間は、逆方向にバイアスされた状態となり、第４の窒化物半導体層を超えて、ｐｎ型伝導性の基板から、第１の窒化物半導体層への正孔の流入は抑制される。
【００９２】
本発明にかかる窒化物半導体トランジスタの「ＯＮ状態」の動作特性を以下に説明する。
【００９３】
図１に示す構造では、例えば、ゲート電極と窒化物半導体界面に絶縁膜を挿入したＭＩＳ構造を有するＡｌＧａＮ／ＧａＮヘテロ接合トランジスタにおいて、ドレイン電極直下にｐ+ＡｌＧａＮ層を形成し、ドレイン電極はｐ+ＡｌＧａＮ層とオーミック接触をしている。
【００９４】
第２の窒化物半導体層／第１の窒化物半導体層は、例えば、ＡｌＧａＮ／ＧａＮヘテロ接合を形成しており、「ＯＮ状態」では、チャネル領域において、この界面に生じる２次元電子ガスの電流輸送により、トランジスタが動作する。ゲート電極直下には、絶縁膜を挟んで、ＡｌＧａＮからなる電子供給層上に、ゲート電極が形成されている。その際、ゲート電極に印加されるゲート電圧Ｖgs＝０Ｖである際には、チャネル領域では、第２の窒化物半導体層／第１の窒化物半導体層は、空乏化するように、第２の窒化物半導体層／第１の窒化物半導体層の膜厚、残留ドナー濃度、ならびに、ゲート電極における障壁高さが選択されている。一方、ゲート電圧Ｖgsを正とすると、第２の窒化物半導体層／第１の窒化物半導体層の界面に２次元電子ガスが蓄積して、「ＯＮ状態」となる。すなわち、閾値電圧ＶTを正の値とする、「ノーマリー・ＯＦＦ」型の窒化物半導体トランジスタとなっている。
【００９５】
ドレイン電極に正の電圧を印加し、ゲート電極に閾値電圧ＶTより高いゲート電圧Ｖgsを印加して、「ＯＮ状態」とした際、ゲートに順方向バイアスは印加されるが、ＭＩＳ構造を選択しているので、ゲートリーク電流は抑制されている。具体的には、ゲート電圧Ｖgsとし、Ｖgs＝１０Ｖを印加しても、順方向のリーク電流は低い水準に保たれている。
【００９６】
ドレイン電極直下には、Ｐ型の第３の窒化物半導体層／第２の窒化物半導体層／第１の窒化物半導体層の積層構造、例えば、ｐ+ＡｌＧａＮ層／ＡｌＧａＮからなる電子供給層／ＧａＮからなるチャネル層の積層構造により、Ｐ+Ｉｎ-接合またはＰ+ｎ-接合が構成されている。その際、ドレイン電極は、Ｐ型の第３の窒化物半導体層、例えば、ｐ+ＡｌＧａＮ層とオーミック接合を形成している。
【００９７】
ゲート電極に印加されるゲート電圧Ｖgsが、閾値電圧ＶTより低い（Ｖgs＜ＶT）場合には、ドレイン電極に正の電圧を印加しても、ドレイン電流は流れず、「ＯＦＦ状態」となっている。その際、例えば、ｐ+ＡｌＧａＮ層／ＡｌＧａＮからなる電子供給層／ＧａＮからなるチャネル層の積層構造のＰ+Ｉｎ-接合またはＰ+ｎ-接合は、順方向にバイアスされた状態となっており、ドレイン電極から正孔が注入される。ＧａＮからなるチャネル層中に正孔が注入されると、ゲート−ドレイン間のチャネル層中には、注入された正孔に相当する電子が誘起される。
【００９８】
電力制御デバイスでは、高い耐圧を実現するため、ゲート−ドレイン距離を大きく取っている。「ＯＮ状態」となると、ゲート−ドレイン間のチャネル層中に正孔が注入される。このチャネル層中に注入される正孔の量に相当する量の電子が、ソース電極側から供給され、該注入領域に電子が誘起される。その際、ドレイン電極−ゲート−ソース間の領域では、チャネル層中の電子は、第２の窒化物半導体層／第１の窒化物半導体層へテロ接合界面に蓄積される。正孔の注入量を増すと、その界面に蓄積可能な最大の電子濃度以上まで、注入される正孔の量に相当する量の電子の誘起が可能である。その状況では、高周波デバイスと同等以上のドレイン電流密度が得られる。従って、ゲート耐圧を得るため、ゲート−ドレイン間距離を高周波デバイスより長くとっても、低オン抵抗化が可能となっている。
【００９９】
ゲート電極に印加されるゲート電圧Ｖgsが、閾値電圧ＶTより低い（Ｖgs＜ＶT）場合には、ドレイン電極に正の電圧を印加しても、ゲート電極直下のチャネル領域を電子は流れない。その際、ドレイン電極から注入された正孔は、ゲート−ドレイン間の電界によって、ゲート電極のドレイン側の端まで進む。正孔の拡散長は、アプライドフィジクスレター巻８６ 号０５ ２１０５（２００５）（Appl. Phys. Lett. Vol.86, 05 2105 (2005)）に記載のように、転位密度が１０6ｃｍ-2にまで低減しても、０．２μｍと小さい。従って、ゲート電圧Ｖgsが、閾値電圧ＶTより低い（Ｖgs＜ＶT）範囲では、正孔は、ドレイン電極直下のチャネル領域を超えて、ゲート電極−ソース電極間まで拡散することは無い。従って、チャネル層中に注入される正孔の量に相当する量の電子の誘起が起因となって、ドレイン電流が流れることは無い。
【０１００】
すなわち、本発明にかかる窒化物半導体トランジスタでは、高周波トランジスタと同等以上のドレイン電流密度が得られ、オン抵抗が低く、電力制御トランジスタで用いられる正の電圧１０Ｖをゲート電極に加えられても、ゲート電極に流れる順方向のゲートリーク電流は低い水準であり、高い耐圧を有する電力制御用ノーマリ・オフ型トランジスタが得られる。
【０１０１】
以下に、具体例を挙げて、本発明の半導体装置をより詳しく説明する。ここに示す具体例は、本発明の最良の実施形態の一例であるが、本発明は、これら具体例に例示される形態に限定されるものではない。
【０１０２】
以下に例示する具体例は、本発明の半導体装置を電界効果トランジスタの形態に構成する事例である。
【０１０３】
（第一の形態）
以下に、本発明の第１の形態の電界効果トランジスタの構造と、その動作原理を説明する。
【０１０４】
図１は、本発明の第１の形態の電界効果トランジスタの構造の一例を模式的に示す断面図である。
【０１０５】
基板１上に、膜厚ｔ2の緩衝層２、チャネル層として、膜厚ｔ3の第１の窒化物半導体層３、電子供給層として、膜厚ｔ4の第２の窒化物半導体層４、ならびに、Ｐ型の伝導性を有する、膜厚ｔ5の第３の窒化物半導体層５が、順次成長されている。ドレイン領域以外では、第３の窒化物半導体層５は、エッチング除去され、第２の窒化物半導体層４の表面が露出されている。
【０１０６】
電子供給層の第２の窒化物半導体層４の表面に、ソース電極６が形成され、Ｐ型の伝導性を有する第３の窒化物半導体層５の表面に、ドレイン電極７が形成されている。ソース電極６は、第２の窒化物半導体層４とオーミック接合を形成し、ドレイン電極７は、第３の窒化物半導体層５とオーミック接合を形成している。ソース電極６とドレイン電極７とで挟まれる領域に、ゲート電極８が設けられている。
【０１０７】
電子供給層の第２の窒化物半導体層４の表面に、ゲート電極８を形成するリセス部が形成されている。このリセス部が形成された、第２の窒化物半導体層４の表面は、絶縁膜９で被覆されており、リセス部に絶縁膜９を介して、ゲート電極８が埋め込まれる形状で形成されている。このゲート電極８は、ゲート長Ｌgate-8とされ、その直下には、ゲート電極８／絶縁膜９／第２の窒化物半導体層４により、ＭＩＳ構造が構成されている
絶縁膜９の膜厚は、第２の窒化物半導体層４の表面とリセス部の底部分では、膜厚ｔ9であり、リセス部の側壁を被覆している部分では、膜厚ｔ9-wellである。
【０１０８】
リセス部の深さｄrecessは、絶縁膜９の膜厚ｔ9よりも、大きく選択することができる。また、絶縁膜９の膜厚ｔ9を、リセス部の深さｄrecessよりも厚く選択することもできる。
【０１０９】
また、リセス部の幅Ｗrecessは、リセス部の側壁面の絶縁膜の膜厚ｔ9-wellと、ゲート電極８のゲート長Ｌgate-8に対して、Ｗrecess＝Ｌgate-8＋２×ｔ9-wellの条件を満たすように設定される。
【０１１０】
リセス部の直下のチャネル領域では、第２の窒化物半導体層４の膜厚は、リセス部の形成に伴いエッチングされ、薄くなっている。リセス部直下の第２の窒化物半導体層４の膜厚ｔ4-recessは、リセス部の深さｄrecessを応じて、ｔ4-recess＝ｔ4−ｄrecessになっている。
【０１１１】
ゲート電極８の直下のチャネル領域では、ゲート電極８／絶縁膜９／膜厚ｔ4-recessの第２の窒化物半導体層４／第１の窒化物半導体層３の積層構造となっている。ゲート電極８に印加されるゲート電圧Ｖgsを、Ｖgs＝０Ｖとした際、このチャネル領域には、キャリア（電子）が存在しない状態とされている。すなわち、閾値電圧ＶTは、ＶT＞０Ｖとなっている。
【０１１２】
ゲート電極８／絶縁膜９の界面では、ゲート電極８のうち、絶縁膜９の表面に接する金属材料Ｍgateの仕事関数ｅψ（Ｍgate）ｅＶと、絶縁膜９の表面の絶縁材料Ｉfrontの電子親和力ｅχ（Ｉfront）ｅＶとの差、（ｅψ（Ｍgate）−ｅχ（Ｉfront））ｅＶに相当する、障壁ΦM/Iが生成する。絶縁膜９／第２の窒化物半導体層４の界面では、絶縁膜９の裏面の絶縁材料Ｉrearの電子親和力ｅχ（Ｉrear）ｅＶと、第２の窒化物半導体層４の電子親和力ｅχ（Ｓ２）ｅＶとの差、（ｅχ（Ｓ２）−ｅχ（Ｉrear））ｅＶに相当する、障壁ΦI/Sが生成する。
【０１１３】
また、第２の窒化物半導体層４／第１の窒化物半導体層３の界面では、第２の窒化物半導体と第１の窒化物半導体との伝導帯エネルギー差によるバンド不連続ΔＥｃ（Ｓ２／Ｓ１）が存在している。また、価電子帯エネルギー差によるバンド不連続ΔＥｖ（Ｓ２／Ｓ１）が存在している。
【０１１４】
「ＯＮ状態」となった際には、第２の窒化物半導体層４／第１の窒化物半導体層３の界面では、バンド不連続ΔＥｃ（Ｓ２／Ｓ１）に相当するエネルギー障壁を利用して、キャリア（電子）が蓄積される。その際、バンド不連続ΔＥｃ（Ｓ２／Ｓ１）＞２ｋＴとなるように、第２の窒化物半導体層４／第１の窒化物半導体層の材料を選択することが好ましい。
【０１１５】
Ｖgs＝０Ｖとした際、このチャネル領域には、キャリア（電子）が存在しない状態であるので、ゲート電極８直下の膜厚ｔ4-recessの第２の窒化物半導体層４、ならびに、第１の窒化物半導体層３の表面側は、空乏化している。また、第２の窒化物半導体層４／第１の窒化物半導体層３のヘテロ接合界面は、キャリア（電子）は蓄積されていない。その場合、第１の窒化物半導体層３の表面側の空乏化している領域の膜厚ｔ3g-scは、ｔ3≧ｔ3g-scとなる。
【０１１６】
第２の窒化物半導体層４は、アンドープあるいは、ｎ型不純物（ドナー）を添加しており、含まれるｎ型不純物（ドナー）濃度を、ＮD（Ｓ２）ｃｍ-3とすると、空乏化した際、イオン化したｎ型不純物（ドナー）に起因する空間電荷の面密度は、ＮD（Ｓ２）・ｔ4-recessｃｍ-2となる。第１の窒化物半導体層３は、アンドープであり、含まれる残留ｎ型不純物（ドナー）濃度を、ＮD（Ｓ１）ｃｍ-3とすると、膜厚ｔ3g-scが空乏化した際、イオン化したｎ型不純物（ドナー）に起因する空間電荷の面密度は、ＮD（Ｓ１）・ｔ3g-scｃｍ-2となる。
【０１１７】
Ｖgs＝０Ｖとした際、第２の窒化物半導体層４、第１の窒化物半導体層３中の空乏化部分は、空間電荷に起因するバンド・ベンド（曲がり）を示す。その結果、膜厚ｔ4-recessの第２の窒化物半導体層４中に、伝導帯端のエネルギー・レベル差、ΔＥｃ（Ｓ２：ＮD（Ｓ２）・ｔ4-recess）と、第２の窒化物半導体層４と第１の窒化物半導体層３の間に生じる分極電界に由来するエネルギー・レベル差、ΔＥｃｐ（Ｓ１：Polarization）が生じている。第１の窒化物半導体層３の膜厚ｔ3g-scの空乏化領域中に、伝導帯端のエネルギー・レベル差、ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）が生じている。
【０１１８】
Ｖgs＝０Ｖとした際、ゲート電極８の直下のチャネル領域における、バンド図を考慮すると、ΦM/I≧ΦI/S＋ΔＥｃ（Ｓ２：ＮD（Ｓ２）・ｔ4-recess）＋ΔＥｃｐ（Ｓ１：Polarization）＋ΔＥｃ（Ｓ２／Ｓ１）＋ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）の関係を満すことが、ノーマリ・オフ型トランジスタを構成する際、必要である。例えば、前記条件を達成するように、第２の窒化物半導体層４と第１の窒化物半導体層３の窒化物半導体材料の組み合わせ、（ＮD（Ｓ２）、ｔ4-recess）の組み合わせ、（ＮD（Ｓ１）、ｔ3g-sc）の組み合わせを適宜選択する。
【０１１９】
「ＯＮ状態」とするためには、第１の窒化物半導体層３中に存在する空乏化領域を消失させることが可能な、正のゲート電圧Ｖgsをゲート電極８に印加する必要がある。従って、「ＯＦＦ状態」から「ＯＮ状態」へと移行させる、閾値電圧ＶTは、少なくとも、ＶT＞ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）／ｑ＞０Ｖ（但し、ｑは、電子の電荷量（単位電荷）を表す）となる。
【０１２０】
ドレイン電極７の直下では、ドレイン電極７／Ｐ型の伝導性を有する第３の窒化物半導体層５／第２の窒化物半導体層４／第１の窒化物半導体層３の積層構造が形成されている。
【０１２１】
Ｐ型の伝導性を有する第３の窒化物半導体層５は、ｐ型不純物（アクセプタ）が高濃度で添加されており、ｐ+層として機能する。ドレイン電極７／Ｐ型の伝導性を有する第３の窒化物半導体層５の間では、オーミック性接触が達成されている。この界面では、ドレイン電極７のうち、第３の窒化物半導体層５に接する金属材料Ｍohmicの仕事関数ｅψ（Ｍohmic）ｅＶと、第３の窒化物半導体層５の電子親和力ｅχ（Ｓ３）ｅＶとの差、（ｅψ（Ｍohmic）−ｅχ（Ｓ３））ｅＶに相当する、障壁ΦM/S3が生成する。この障壁ΦM/S3に起因して、ｐ+層の界面に形成される空乏化領域の厚さは、極めて薄い。そのため、空乏化領域をトンネリングして、ｐ+層中からドレイン電極７へと電子は、速やかに放出され、見かけ上、ドレイン電極７からＰ型の伝導性を有する第３の窒化物半導体層５へと正孔が注入される。
【０１２２】
一方、Ｐ型の伝導性を有する第３の窒化物半導体層５／第２の窒化物半導体層４／第１の窒化物半導体層３の部分は、Ｐ+Ｉｎ-接合またはＰ+ｎ-接合を構成する。その際、Ｐ+Ｉｎ-接合またはＰ+ｎ-接合では、Ｐ+層における、伝導帯端エネルギーＥｃ（Ｐ+）とフェルミ・レベル・エンルギーＥfの差違（Ｅｃ（Ｐ+）−Ｅf）と、ｎ-層における、伝導帯端エネルギーＥｃ（ｎ-）とフェルミ・レベル・エンルギーＥfの差違（Ｅｃ（ｎ-）−Ｅf）との間に差違ある。従って、Ｐ+Ｉｎ-接合またはＰ+ｎ-接合には、｛（Ｅｃ（Ｐ+）−Ｅf）−（Ｅｃ（ｎ-）−Ｅf）｝に相当するビルト・イン・ポテンシャルｅＶbuilt-inが生成されている。そのため、第２の窒化物半導体層４中に含まれるｎ型不純物（ドナー）はイオン化している。すなわち、この第２の窒化物半導体層４は、空乏化している。また、第２の窒化物半導体層４／第１の窒化物半導体層３の界面には、バンド不連続ΔＥｃ（Ｓ２／Ｓ１）が存在しているため、キャリア（電子）が発生した際には、この界面に蓄積される。
【０１２３】
ドレイン電極７に印加されるドレイン電圧Ｖdsが、正の電圧である場合、ドレイン電極７直下のエネルギーバンドを図２に示す。その際、Ｐ+Ｉｎ-接合（Ｐ+ｎ-接合）は、順方向にバイアスされた状態となり、第２の窒化物半導体層４に対して、正孔の拡散と、電子の拡散が起こる。すなわち、Ｐ+層である、Ｐ型の伝導性を有する第３の窒化物半導体層５から、Ｉｎ-領域である第２の窒化物半導体層４／第１の窒化物半導体層３に向かって、正孔が拡散する。同時に、第１の窒化物半導体層３中から、第２の窒化物半導体層４／第１の窒化物半導体層３の界面に、さらには、その界面のバンド不連続ΔＥｃ（Ｓ２／Ｓ１）を超えて、第２の窒化物半導体層４へと電子が拡散する。
【０１２４】
この拡散電流として、第３の窒化物半導体層５から、第２の窒化物半導体層４を超えて、第１の窒化物半導体層３へと注入された正孔は、第１の窒化物半導体層３中の価電子帯のバンド・ベンド（曲がり）に従って、分布する。
【０１２５】
Ｖgs＝０Ｖでは、「ＯＦＦ状態」となっており、ドレイン電圧Ｖdsは、正の電圧であっても、ドレイン電流は流れていない。そのため、第１の窒化物半導体層３中に形成されている上記の正孔濃度分布と、電子濃度分布は、平衡状態となっている。図３に、ドレイン電圧Ｖdsは、正の電圧である際、「ＯＦＦ状態」である場合について、図１に例示する本発明の第１の形態の電界効果トランジスタの第１の窒化物半導体層３中に形成されている正孔濃度を模式的に示す。
【０１２６】
ゲート電極８直下のチャネル領域からソース電極６までの部分では、正孔濃度は「０」となっている。ゲート電極８直下のチャネル領域のドレイン電極７側の端からドレイン電極７までの部分には、正孔が分布している。その際、ドレイン電極７直下の領域では、正孔濃度が高く、ゲート電極８直下のチャネル領域のドレイン電極７側の端に向かって、正孔濃度は減少する。「ＯＦＦ状態」の場合、ゲート電極８直下のチャネル領域では、第１の窒化物半導体層３は空乏化しているが、ドレイン電極７側に存在する正孔が僅かに拡散している。その正孔が僅かに拡散している領域は、第１の窒化物半導体層３における、正孔の拡散長Ｌholeに相当する。また、ドレイン電極７には、正のドレイン電圧Ｖdsが印加されている際、第１の窒化物半導体層３中に形成されている正孔濃度に起因して、電位差が存在する。すなわち、ドレイン電極７直下の領域では、電位が高く、ゲート電極８直下のチャネル領域からソース電極６までの部分では、電位が低い。その間、ゲート電極８直下のチャネル領域のドレイン電極７側の端からドレイン電極７までの部分には、電位勾配が形成されている。
【０１２７】
なお、第１の窒化物半導体層３における、正孔の拡散長Ｌholeは、第１の窒化物半導体の組成、ならびに、転位密度に依存する。例えば、ＧａＮの場合、その転位密度を１０6ｃｍ-2にまで低減しても、正孔の拡散長Ｌholeは、０．２μｍであることが、アプライドフィジクスレター巻８６ 号０５ ２１０５（２００５）（Appl. Phys. Lett. Vol.86, 05 2105 (2005)）に報告されている。
【０１２８】
Ｖgs＝０Ｖの場合、ドレイン電極７に印加される、正のドレイン電圧Ｖdsが高くなるとともに、ゲート電極８直下のチャネル領域のドレイン電極７側の端からドレイン電極７までの部分に存在する正孔濃度も上昇する。その場合にも、ゲート電極８直下のチャネル領域のドレイン電極７側における、正孔が僅かに拡散している領域は、正孔の拡散長Ｌhole≒０．２μｍ程度である。従って、ゲート長Ｌgate-8をこの正孔の拡散長Ｌholeよりも有意に長くする（Ｌgate-8≫Ｌhole）と、ゲート電極８直下のチャネル領域を超えて、ゲート電極８とソース電極６の間の領域まで拡散によって、正孔が達することは無い。すなわち、ゲート電極８直下のチャネル領域を超えて、拡散してくる正孔と、電子との再結合による、再結合電流が生じることは回避される。従って、高いオフ耐圧が得られる。
【０１２９】
一方、Ｖgs＞ＶT＞０Ｖとし、「ＯＮ状態」となると、ゲート電極８直下のチャネル領域でも、第２の窒化物半導体層４／第１の窒化物半導体層３の界面にキャリア（電子）が蓄積した状態となる。従って、ソース電極６側から流入する電子と、ドレイン電極７から注入される正孔は、ゲート電極８直下のチャネル領域の第２の窒化物半導体層４／第１の窒化物半導体層３の界面近傍で再結合すると、再結合電流が発生する。
【０１３０】
「ＯＮ状態」となる際に達成される、この状況は、図６に例示するｐ＋ゲート・ノーマリ・オフ・電界効果型トランジスタにおける「ＯＮ状態」の状況に類似しており、同様に高いドレイン電流密度を与える。従って、図７に例示するＭＩＳ構造・ノーマリ・オフ・電界効果型トランジスタと比較すると、図１に例示する、本発明の第１の形態の電界効果トランジスタにおいては、有意に高いドレイン電流密度が達成される。
【０１３１】
次に、具体例を用いて、本発明の第１の形態の電界効果トランジスタの構造を説明する。
【０１３２】
（第１の実施形態）
図４は、第１の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第１の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
【０１３３】
基板１として、高抵抗Ｓｉ基板を用いている。例えば、（１１１）面Ｓｉ基板上に、（０００１）面成長した、緩衝層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５を順次エピタキシャル成長により形成する。
【０１３４】
（１１１）面Ｓｉ基板上に、例えば、核生成層として、膜厚４ｎｍのＡｌＮバッファ層、引き続き、ＡｌＧａＮ／ＧａＮ周期層を１０００ｎｍ形成し、このＡｌＮバッファ層とＡｌＧａＮ／ＧａＮ周期層を、緩衝層２として利用する。ＡｌＧａＮ／ＧａＮ周期層上に、第１の窒化物半導体層３として、膜厚１０００ｎｍのＧａＮ層、第２の窒化物半導体層４として、Ａｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのＡｌＧａＮ層を形成する。さらに、第３の窒化物半導体層５として、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのｐ+−ＡｌＧａＮ層を形成する。このｐ+−ＡｌＧａＮ層中に、添加されるＺｎ濃度は、１０19ｃｍ-3に選択する。
【０１３５】
ドレイン電極領域をレジストでカバーして、それ以外の領域の第３の窒化物半導体層５をエッチング除去する。このｐ+−ＡｌＧａＮ層の選択的エッチングには、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを利用する。
【０１３６】
露呈されたＡｌＧａＮ層の表面に形成するソース電極６として、Ｔｉ、Ａｌ金属を蒸着、リフトオフ工程を用いて形成する。ｐ+−ＡｌＧａＮ層の表面に形成するドレイン電極７として、Ｎｉ、Ａｕ金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、６５０℃で熱処理することにより、オーミック性のコンタクトを形成している。
【０１３７】
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ１μｍのレジスト膜をマスクとして、加速電圧：１００ｋＶ，注入密度：２×１０14  ｃｍ-2を選択している。素子分離の後、プラズマＣＶＤ法によりＳｉＮ膜２００ｎｍを形成する。このＳｉＮ膜に、リセス部を形成するための開口部を形成する。リセス部のＳｉＮ膜を、開口幅２．０μｍで六フッ化イオウ（ＳＦ6）ガスを主成分としたＩＣＰプラズマを用いて除去する。このＳｉＮ膜の開口部に露呈しているＡｌＧａＮ層を、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを用いて、２０ｎｍエッチング除去して、リセス部を形成する。従って、リセス部の直下においては、ＡｌＧａＮ層の厚さは、１０ｎｍとなる。
【０１３８】
その後、ゲート絶縁膜として、例えば、プラズマＣＶＤ法によりＳｉＮ膜を２０ｎｍ形成する。リセス部の側壁を被覆する、ＳｉＮ膜の膜厚は、２０ｎｍとなっている。なお、リセス部の深さ２０ｎｍと、ＳｉＮ膜の膜厚２０ｎｍが等しいため、リセス部の底面を被覆するＳｉＮ膜の表面と、リセス部以外のＡｌＧａＮ層の表面は、同じレベルに位置している。
【０１３９】
ゲート電極８を、例えば、Ｎｉ２０ｎｍ，Ａｕ２００ｎｍを蒸着、リフトオフして形成する。その際、リセス部に、ゲート絶縁膜を介して、埋め込むように形成されているゲート電極８は、（２．０μｍ−２×２０ｎｍ）に相当するゲート長を有する。
【０１４０】
なお、リフトオフにより形成される電極の幅は、リセス部の幅より広く、ドレイン電極７側では、合計厚さ（２００ｎｍ＋２０ｎｍ）のＳｉＮ膜で被覆されている、リセス部以外のＡｌＧａＮ層の表面を一部被覆している。ＳｉＮ膜を介して、このリセス部以外のＡｌＧａＮ層の表面上を覆う部分は、フィールドプレート電極とし機能する。このフィールドプレート電極部分は、リセス部からドレイン電極７側に、５μｍ張り出している。
【０１４１】
また、リセス部のドレイン電極７側の端から、第３の窒化物半導体層５のゲート電極側の端までの幅は、１２μｍに選択している。第３の窒化物半導体層５自体の幅は、１００μｍに選択している。
【０１４２】
リセス部の底面において、ゲート電極８の直下のＡｌＧａＮ層の厚さと、ゲート長の比率は、（２．０μｍ−２×２０ｎｍ）／１０ｎｍである。
【０１４３】
対比のため、図５に例示する、従来構造のＭＩＳ型ノーマリ・オフ・トランジスタと、図６に例示する、従来構造のＰ+ゲート・ノーマリ・オフ・トランジスタを、以下の手順で作製する。
【０１４４】
図５に例示する、従来構造のＭＩＳ型ノーマリ・オフ・トランジスタは、上記の第１の実施形態の電界効果トランジスタに対して、次の点を変更した構造としている。ドレイン電極部を、第２の窒化物半導体層４のＡｌＧａＮ層の表面に、ソース電極６と同じ構成のオーミック電極を形成して、ドレイン電極７として利用している。
【０１４５】
具体的には、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのｐ+−ＡｌＧａＮ層の形成ステップを省いている。また、ソース電極６を形成する工程において、ドレイン電極７も併せて形成する。その際、リセス部のドレイン電極７側の端から、ドレイン電極７のゲート電極８側の端までの幅は、１２μｍに選択している。
【０１４６】
図６に例示する、従来構造のＰ+ゲート・ノーマリ・オフ・トランジスタは、上記の第１の実施形態の電界効果トランジスタに対して、次の点を変更した構造としている。ドレイン電極部を、第２の窒化物半導体層４のＡｌＧａＮ層の表面に、ソース電極６と同じ構成のオーミック電極を形成して、ドレイン電極７として利用している。一方、ゲート部分の構造は、第２の窒化物半導体層４として、Ａｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのＡｌＧａＮ層を利用し、その表面にＰ+ゲート構造を作製している。
【０１４７】
具体的には、第２の窒化物半導体層４上に、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのｐ+−ＡｌＧａＮ層を形成する。このｐ+−ＡｌＧａＮ層をエッチング加工して、リセス部に相当する位置に、幅２．０μｍのＰ+ゲート部を作製する。すなわち、幅２．０μｍのレジスト・マスクを利用し、それ以外の領域のｐ+−ＡｌＧａＮ層をエッチング除去する。このｐ+−ＡｌＧａＮ層の選択的エッチングには、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを利用する。
【０１４８】
露呈されたＡｌＧａＮ層の表面に形成するソース電極６、ドレイン電極７として、Ｔｉ、Ａｌ金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、６５０℃で熱処理することにより、オーミック性のコンタクトを形成している。
【０１４９】
幅２．０μｍのＰ+ゲート部（ｐ+−ＡｌＧａＮ層）の表面に形成するゲート電極８として、Ｎｉ、Ａｕ金属を蒸着、リフトオフ工程を用いて形成する。このゲート電極８も、窒素雰囲気中、６５０℃で熱処理することにより、オーミック性のコンタクトを形成している。
【０１５０】
その後、ソース電極６とドレイン電極７とで挟まれる領域に、プラズマＣＶＤ法によりＳｉＮ膜２００ｎｍを形成する。この厚さ２００ｎｍのＳｉＮ膜は、露呈されているＡｌＧａＮ層の表面を被覆する、保護絶縁膜として機能する。
【０１５１】
その際、Ｐ+ゲート部のドレイン電極７側の端から、ドレイン電極７のゲート電極８側の端までの幅は、１２μｍに選択している。
【０１５２】
ゲート電極８の直下のＡｌＧａＮ層の厚さと、Ｐ+ゲート部のゲート長の比率は、（２．０μｍ）／３０ｎｍである。
【０１５３】
ドレイン電極７に、正のドレイン電圧Ｖds＝２０Ｖを印加し、ゲート電極８に、正のゲート電圧Ｖgs＝ＶT＋５Ｖを印加し、「ＯＮ状態」となっている場合における、各トランジスタの第２の窒化物半導体層４、第１の窒化物半導体層３中に存在する電子、正孔の分布を、図４、図５、図６中に模式的に示す。
【０１５４】
図５に示す、従来構造のＭＩＳ型ノーマリ・オフ・トランジスタの場合、「ＯＮ状態」では、第２の窒化物半導体層４と第１の窒化物半導体層３の界面に電子が蓄積されている。
【０１５５】
図４に示す第１の実施形態の電界効果トランジスタの場合、「ＯＮ状態」では、第２の窒化物半導体層４と第１の窒化物半導体層３の界面に電子が蓄積されている。また、ドレイン電極７側の第３の窒化物半導体層５（ｐ+ＡｌＧａＮ層）から、第２の窒化物半導体層４へと、正孔が拡散により注入されている。さらに、第２の窒化物半導体層４を超えて、第１の窒化物半導体層３中への拡散した正孔は、第２の窒化物半導体層４と第１の窒化物半導体層３の界面に近接した、第１の窒化物半導体層３中の領域に分布する。第１の窒化物半導体層３内の正孔濃度の分布は、ゲート電極８直下のチャネル領域、ならびに、ソース電極６側では、正孔濃度は、０となっている。ゲート電極８のドレイン電極７側の端から、ドレイン電極７側の第３の窒化物半導体層５（ｐ+ＡｌＧａＮ層）の直下までの領域に、正孔は分布している。
【０１５６】
図５に示す、従来構造のＭＩＳ型ノーマリ・オフ・トランジスタと比較すると、第１の実施形態の電界効果トランジスタでは、拡散によって、注入された正孔に対応するように、拡散によって電子の注入がなされる結果、第２の窒化物半導体層４と第１の窒化物半導体層３の界面に蓄積される電子の量が増加している。
【０１５７】
図６に示す、従来構造のＰ+ゲート・ノーマリ・オフ・トランジスタの場合、「ＯＮ状態」では、Ｐ+ゲート部の直下では、ｐ+ＡｌＧａＮ層／ＡｌＧａＮ層／ＧａＮ層からなるＰ+Ｉｎ-接合またはＰ+ｎ-接合は、順方向にバイアスされる。その結果、ｐ+ＡｌＧａＮ層（Ｐ+ゲート部）から、ＡｌＧａＮ層（第２の窒化物半導体層４）を超えて、ＧａＮ層（第１の窒化物半導体層３）中へと拡散した正孔は、第２の窒化物半導体層４と第１の窒化物半導体層３の界面に近接した、第１の窒化物半導体層３中の領域に分布する。第１の窒化物半導体層３内の正孔濃度の分布は、ゲート電極８直下のチャネル領域と、そのソース電極６側に集中している。一方、ゲート電極８のドレイン電極７側の端から、ドレイン電極７の直下までの領域では、正孔濃度は、０となっている。
【０１５８】
図５に示す、従来構造のＭＩＳ型ノーマリ・オフ・トランジスタと比較すると、図６に示す、従来構造のＰ+ゲート・ノーマリ・オフ・トランジスタでは、拡散によって、注入された正孔に対応するように、拡散によって電子の注入がなされる結果、第２の窒化物半導体層４と第１の窒化物半導体層３の界面に蓄積される電子の量が増加している。
【０１５９】
図７に、図４、図５、図６に示す三種のノーマリ・オフ・トランジスタについて、ドレイン電極７に、正のドレイン電圧Ｖds＝２０Ｖを印加する条件で、測定されるドレイン電流−ゲート電圧（Ｉd−Ｖgs）特性を対比して示す。
【０１６０】
図４に示す第１の実施形態の電界効果トランジスタと、図５に示す従来構造のＭＩＳ型ノーマリ・オフ・トランジスタは、ともに、ＭＩＳ構造のゲート電極を採用しており、その閾値電圧ＶTは、ともに、ＶT≒３Ｖとなっている。一方、図６に示す従来構造のＰ+ゲート・ノーマリ・オフ・トランジスタでは、Ｐ+ゲートを採用しているため、その閾値電圧ＶTは、ＶT≒１．８Ｖとなっている。
【０１６１】
図４に示す第１の実施形態の電界効果トランジスタと、図５に示す従来構造のＭＩＳ型ノーマリ・オフ・トランジスタは、ともに、ゲート電圧Ｖgs＝１０Ｖの条件で動作でき、その際、ドレイン電流密度Ｉd／Ｗgateは、それぞれ、Ｉd／Ｗgate≒０．４０Ａ／ｍｍ、Ｉd／Ｗgate≒０．２０Ａ／ｍｍである。一方、図６に示す従来構造のＰ+ゲート・ノーマリ・オフ・トランジスタでは、ゲートリーク電流の上昇のため、ゲート電圧Ｖgs＝７Ｖ以下の範囲でしか、良好な動作しない。その際、ゲート電圧Ｖgs＝７Ｖにおける、ドレイン電流密度Ｉd／Ｗgateは、Ｉd／Ｗgate≒０．２９Ａ／ｍｍである。
【０１６２】
図４に示す第１の実施形態の電界効果トランジスタと、図６に示す従来構造のＰ+ゲート・ノーマリ・オフ・トランジスタでは、「ＯＮ状態」では、ｐ+ＡｌＧａＮ層／ＡｌＧａＮ層／ＧａＮ層からなるＰ+Ｉｎ-接合またはＰ+ｎ-接合に順方向のバイアスが印加される構造を採用することで、チャネル層のＧａＮ層中に正孔が注入され、注入された正孔によってドレイン電流に寄与する電子が誘起され、ドレイン電流密度が上昇している。そのドレイン電流密度は、ノーマリ・オンの従来型高周波デバイスのドレイン電流密度と遜色の無い値である。
【０１６３】
一方、図５に示す従来構造のＭＩＳ型ノーマリ・オフ・トランジスタでは、チャネル層のＧａＮ層中への正孔注入はなされていないので、ドレイン電流密度は相対的に低くなっている。そのドレイン電流密度は、ノーマリ・オンの従来型高周波デバイスのドレイン電流密度と比較して、低くなっている。
【０１６４】
図８に、図４、図５、図６に示す三種のノーマリ・オフ・トランジスタについて、ドレイン電極７に、正のドレイン電圧Ｖds＝２０Ｖを印加する条件で、測定されるゲート電流−ゲート電圧（Ｉg−Ｖgs）特性を対比して示す。
【０１６５】
図４に示す第１の実施形態の電界効果トランジスタと、図５に示す従来構造のＭＩＳ型ノーマリ・オフ・トランジスタは、ともに、ＭＩＳ構造のゲート電極を採用しており、ゲート電圧Ｖgs＝１０Ｖ以下の範囲では、ゲート電流密度Ｉ8／Ｗgateは、Ｉ8／Ｗgate＜１０-9  Ａ／ｍｍの範囲である。一方、図６に示す従来構造のＰ+ゲート・ノーマリ・オフ・トランジスタでは、Ｐ+ゲートを採用しているため、ｐ+ＡｌＧａＮ層／ＡｌＧａＮ層／ＧａＮ層からなるＰ+Ｉｎ-接合またはＰ+ｎ-接合に順方向のバイアスが印加され、ゲート電圧Ｖgsがその閾値電圧ＶTを超えると、ゲート電流密度Ｉ8／Ｗgateが上昇を示す。ゲート電圧Ｖgsが８Ｖ付近で、デバイス安定動作の目安である、ゲート電流密度Ｉ8／Ｗgateの水準１０-3Ａ／ｍｍに達している。
【０１６６】
図４に示す第１の実施形態の電界効果トランジスタの構造は、電力制御用デバイスに要求される、高ドレイン電流密度、正のゲート電圧Ｖgs＝１０Ｖ印加時の低ゲート電流密度の二つの要件をともに満足すると判断される。
【０１６７】
第１の実施形態の電界効果トランジスタでは、基板として、高抵抗の（１１１）面Ｓｉ基板を用いて、その上に、（０００１）面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、（０００１）面成長したIII族窒化物のエピタキシャル膜を形成でき、高抵抗な基板であれば、高抵抗の（１１１）面Ｓｉ基板に代えて、サファイア基板、ＳｉＣ基板、ＺｎＯ基板等を利用することができる。
【０１６８】
また、基板上に成長する核生成層として、膜厚４ｎｍのＡｌＮバッファ層、引き続き、ＡｌＧａＮ／ＧａＮ周期層を１０００ｎｍ形成し、このＡｌＮバッファ層とＡｌＧａＮ／ＧａＮ周期層を、緩衝層２として利用している。それに代えて、核生成層として、膜厚４ｎｍのＡｌＮバッファ層、引き続き、ＡｌＧａＮ／ＧａＮ周期層の平均Ａｌ組成と等しいＡｌ組成のＡｌＧａＮ単層を１０００ｎｍ形成し、このＡｌＮバッファ層とＡｌＧａＮ単層を、緩衝層２として利用することもできる。
【０１６９】
（第２の実施形態）
図９は、第２の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第２の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
【０１７０】
基板１として、高抵抗Ｓｉ基板を用いている。例えば、（１１１）面Ｓｉ基板上に、（０００１）面成長した、緩衝層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５を順次エピタキシャル成長により形成する。
【０１７１】
（１１１）面Ｓｉ基板上に、例えば、核生成層として、膜厚４ｎｍのＡｌＮバッファ層、引き続き、ＡｌＧａＮ／ＧａＮ周期層を１０００ｎｍ形成し、このＡｌＮバッファ層とＡｌＧａＮ／ＧａＮ周期層を、緩衝層２として利用する。ＡｌＧａＮ／ＧａＮ周期層上に、第１の窒化物半導体層３として、膜厚１０００ｎｍのＧａＮ層、第２の窒化物半導体層４として、Ａｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのＡｌＧａＮ層を形成する。さらに、第３の窒化物半導体層５として、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのｐ+−ＡｌＧａＮ層を形成する。このｐ+−ＡｌＧａＮ層中に、添加されるＺｎ濃度は、１０19ｃｍ-3に選択する。
【０１７２】
ドレイン電極領域をレジストでカバーして、それ以外の領域の第３の窒化物半導体層５をエッチング除去する。このｐ+−ＡｌＧａＮ層の選択的エッチングには、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを利用する。
【０１７３】
露呈されたＡｌＧａＮ層の表面に形成するソース電極６として、Ｔｉ、Ａｌ金属を蒸着、リフトオフ工程を用いて形成する。ｐ+−ＡｌＧａＮ層の表面に形成するドレイン電極７として、Ｎｉ、Ａｕ金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、６５０℃で熱処理することにより、オーミック性のコンタクトを形成している。
【０１７４】
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ１μｍのレジスト膜をマスクとして、加速電圧：１００ｋＶ，注入密度：２×１０14  ｃｍ-2を選択している。素子分離の後、プラズマＣＶＤ法によりＳｉＮ膜２００ｎｍを形成する。このＳｉＮ膜に、開口部を形成する。ＳｉＮ膜を、開口幅２．０μｍで六フッ化イオウ（ＳＦ6）ガスを主成分としたＩＣＰプラズマを用いて除去する。本第２の実施形態では、このＳｉＮ膜の開口部に露呈しているＡｌＧａＮ層の表面から、フッ素（Ｆ）を拡散させ、フッ素拡散領域を形成している。
【０１７５】
例えば、アイ・イ・イ・イ  エレクトロン・デバイス・レターズ２００５年第２６巻４３５ページ（IEEE Electron Device Letters, Vol.26, p.435 (2005)）に記載の条件に従って、四フッ化炭素（ＣＦ4）ガスを用いたプラズマ中に、開口部に露呈しているＡｌＧａＮ層を２分３０秒間曝露させる。この処理によって、開口部に露呈しているＡｌＧａＮ層の表面から、拡散深さ６０ｎｍの範囲まで、フッ素原子の拡散が進行する。表面から導入されるフッ素原子の濃度は、表面濃度は、５×１０19  ｃｍ-3に相当し、この領域全体に導入されるフッ素原子の面密度は、１×１０15  ｃｍ-2に選択されている。従って、フッ素拡散領域では、導入されたフッ素原子により、第１の窒化物半導体層／第２の窒化物半導体層の界面に発生する正の分極電荷が打ち消される。
【０１７６】
その後、ゲート絶縁膜として、例えば、プラズマＣＶＤ法によりＳｉＮ膜を２０ｎｍ形成する。開口部に露呈しているＡｌＧａＮ層の表面、ならびに、ＳｉＮ膜の開口部側壁を被覆する、ＳｉＮ膜の膜厚は、２０ｎｍとなっている。
【０１７７】
ゲート電極８を、例えば、Ｎｉ２０ｎｍ，Ａｕ２００ｎｍを蒸着、リフトオフして形成する。その際、開口部に、ゲート絶縁膜を介して、埋め込むように形成されているゲート電極８は、（２．０μｍ−２×２０ｎｍ）に相当するゲート長を有する。
【０１７８】
なお、リフトオフにより形成される電極の幅は、開口部の幅より広く、ドレイン電極７側では、合計厚さ（２００ｎｍ＋２０ｎｍ）のＳｉＮ膜で被覆されている、開口部以外のＡｌＧａＮ層の表面を一部被覆している。ＳｉＮ膜を介して、この開口部以外のＡｌＧａＮ層の表面上を覆う部分は、フィールドプレート電極とし機能する。このフィールドプレート電極部分は、開口部からドレイン電極７側に、５μｍ張り出している。
【０１７９】
また、開口部のドレイン電極７側の端から、第３の窒化物半導体層５のゲート電極側の端までの幅は、１２μｍに選択している。第３の窒化物半導体層５自体の幅は、１００μｍに選択している。
【０１８０】
リセス部の底面において、ゲート電極８の直下のＡｌＧａＮ層の厚さと、ゲート長の比率は、（２．０μｍ−２×２０ｎｍ）／１０ｎｍである。
【０１８１】
ゲート電極８直下においては、ゲート電極／絶縁膜／ｉ型ＡｌＧａＮ領域／ＡｌＧａＮ層／ＧａＮ層の積層構造が形成されている。その結果、ゲート電極８に、ゲート電圧Ｖgs＝０Ｖを印加した状態では、「ＯＦＦ状態」となっている。ゲート部は、ＭＩＳ構造で構成されている。
【０１８２】
第２の実施形態の電界効果トランジスタにおいても、ドレイン電極７に、正のドレイン電圧Ｖds＝２０Ｖを印加する条件で、測定されるゲート電流−ゲート電圧（Ｉg−Ｖgs）特性は、第１の実施形態の電界効果トランジスタと実質的に同様なものとなる。また、ドレイン電極７に、正のドレイン電圧Ｖds＝２０Ｖを印加する条件で、測定されるドレイン電流−ゲート電圧（Ｉd−Ｖgs）特性に関しても、第２の実施形態の電界効果トランジスタの性能は、第１の実施形態の電界効果トランジスタの性能と、実質的に同様なものとなる。
【０１８３】
図４に示す第１の実施形態の電界効果トランジスタの構造と同様に、図９に示す第２の実施形態の電界効果トランジスタの構造も、電力制御用デバイスに要求される、高ドレイン電流密度、正のゲート電圧Ｖgs＝１０Ｖ印加時の低ゲート電流密度の二つの要件をともに満足すると判断される。
【０１８４】
第２の実施形態の電界効果トランジスタでは、基板として、高抵抗の（１１１）面Ｓｉ基板を用いて、その上に、（０００１）面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、（０００１）面成長したIII族窒化物のエピタキシャル膜を形成でき、高抵抗な基板であれば、高抵抗の（１１１）面Ｓｉ基板に代えて、サファイア基板、ＳｉＣ基板、ＺｎＯ基板等を利用することができる。
【０１８５】
（第３の実施形態）
図１０は、第３の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第３の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
【０１８６】
基板１として、高抵抗ＳｉＣ基板を用いている。例えば、（０００1）面ＳｉＣ基板上に、（０００１）面成長した、緩衝層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５を順次エピタキシャル成長により形成する。
【０１８７】
（０００1）面ＳｉＣ基板上に、例えば、核生成層として、膜厚４ｎｍのＡｌＮバッファ層、引き続き、ＡｌＧａＮ／ＧａＮ周期層を１０００ｎｍを形成し、このＡｌＮバッファ層とＡｌＧａＮ／ＧａＮ周期層を、緩衝層２として利用する。ＡｌＧａＮ／ＧａＮ周期層上に、第１の窒化物半導体層３として、膜厚１０００ｎｍのＧａＮ層、第２の窒化物半導体層４として、Ａｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのＡｌＧａＮ層を形成する。さらに、第３の窒化物半導体層５として、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのｐ+−ＡｌＧａＮ層を形成する。このｐ+−ＡｌＧａＮ層中に、添加されるＺｎ濃度は、１０19ｃｍ-3に選択する。
【０１８８】
ドレイン電極領域をレジストでカバーして、それ以外の領域の第３の窒化物半導体層５をエッチング除去する。このｐ+−ＡｌＧａＮ層の選択的エッチングには、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを利用する。
【０１８９】
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ１μｍのレジスト膜をマスクとして、加速電圧：１００ｋＶ，注入密度：５×１０14  ｃｍ-2を選択している。素子分離の後、プラズマＣＶＤ法によりＳｉＮ膜２００ｎｍを形成する。このＳｉＮ膜に、開口部を形成する。ＳｉＮ膜を、開口幅２．０μｍで六フッ化イオウ（ＳＦ6）ガスを主成分としたＩＣＰプラズマを用いて除去する。
【０１９０】
本第３の実施形態では、このＳｉＮ膜の開口部に露呈しているＡｌＧａＮ層の表面に、選択成長により、アンドープＧａＮを１０ｎｍ成長している。従って、この開口部においては、アンドープＧａＮ層／ＡｌＧａＮ層／ＧａＮ層の積層構造が形成される。
【０１９１】
さらに、選択成長用マスクとして利用したＳｉＮ膜を、ＢＨＦ処理により除去する。露呈されたＡｌＧａＮ層の表面に形成するソース電極６として、Ｔｉ、Ａｌ金属を蒸着、リフトオフ工程を用いて形成する。ｐ+−ＡｌＧａＮ層の表面に形成するドレイン電極７として、Ｎｉ、Ａｕ金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、６５０℃で熱処理することにより、オーミック性のコンタクトを形成している。
【０１９２】
その後、ゲート絶縁膜として、例えば、プラズマＣＶＤ法によりＳｉＮ膜を２０ｎｍ形成する。
【０１９３】
ゲート電極８を、例えば、Ｎｉ２０ｎｍ，Ａｕ２００ｎｍを蒸着、リフトオフして形成する。
【０１９４】
なお、リフトオフにより形成されるゲート電極８の幅は、選択成長されたアンドープＧａＮ層の幅より広く、アンドープＧａＮ層に近接するＡｌＧａＮ層の表面を一部被覆している。ＳｉＮ膜を介して、このアンドープＧａＮ層以外のＡｌＧａＮ層の表面上を覆う部分は、フィールドプレート電極とし機能する。このフィールドプレート電極部分は、開口部からドレイン電極７側に、５μｍ張り出している。
【０１９５】
また、開口部のドレイン電極７側の端から、第３の窒化物半導体層５のゲート電極側の端までの幅は、１２μｍに選択している。第３の窒化物半導体層５自体の幅は、１００μｍに選択している。
【０１９６】
ゲート電極８直下においては、ゲート電極／絶縁膜／ＧａＮ層／ＡｌＧａＮ層／ＧａＮ層の積層構造が形成されている。その際、ＧａＮ層／ＡｌＧａＮ層の界面、ならびに、ＡｌＧａＮ層／ＧａＮ層の界面には、分極効果に起因して、それぞれ、σp（ＧａＮ/ＡｌＧａＮ）とσp（ＡＧａＮ/ＧａＮ）の界面電荷が生成する。ＡｌＧａＮ層の膜厚を３０ｎｍに選択する際、格子不整合に起因して、ＡｌＧａＮ層のみに引っ張り歪が存在する状態となる。その結果、界面電荷の和、｛σp（ＧａＮ/ＡｌＧａＮ）＋σp（ＡＧａＮ/ＧａＮ）｝は、実質的に、｛σp（ＧａＮ/ＡｌＧａＮ）＋σp（ＡＧａＮ/ＧａＮ）｝≒０となっている。その結果、第３の実施形態の電界効果トランジスタにおいても、ゲート電極８に、ゲート電圧Ｖgs＝０Ｖを印加した状態では、「ＯＦＦ状態」となっている。ゲート部は、ＭＩＳ構造で構成されている。
【０１９７】
第３の実施形態の電界効果トランジスタにおいても、ドレイン電極７に、正のドレイン電圧Ｖds＝２０Ｖを印加する条件で、測定されるゲート電流−ゲート電圧（Ｉg−Ｖgs）特性は、第１の実施形態の電界効果トランジスタと実質的に同様なものとなる。また、ドレイン電極７に、正のドレイン電圧Ｖds＝２０Ｖを印加する条件で、測定されるドレイン電流−ゲート電圧（Ｉd−Ｖgs）特性に関しても、第３の実施形態の電界効果トランジスタの性能は、第１の実施形態の電界効果トランジスタの性能と、実質的に同様なものとなる。
【０１９８】
図４に示す第１の実施形態の電界効果トランジスタの構造と同様に、図１０に示す第３の実施形態の電界効果トランジスタの構造も、電力制御用デバイスに要求される、高ドレイン電流密度、正のゲート電圧Ｖgs＝１０Ｖ印加時の低ゲート電流密度の二つの要件をともに満足すると判断される。
【０１９９】
第３の実施形態の電界効果トランジスタでは、基板として、高抵抗の（０００１）面ＳｉＣ基板を用いて、その上に、（０００１）面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、（０００１）面成長したIII族窒化物のエピタキシャル膜を形成でき、高抵抗な基板であれば、高抵抗の（０００1）面ＳｉＣ基板に代えて、サファイア基板、Ｓｉ基板、ＺｎＯ基板等を利用することができる。
【０２００】
（第２の形態）
以下に、本発明の第２の形態の電界効果トランジスタの構造と、その動作原理を説明する。
【０２０１】
図１１の（ａ）は、本発明の第２の形態の電界効果トランジスタの構造の一例を模式的に示す、平面図であり、図１１の（ｂ）は、そのドレイン電極部分を、破線で示す部位にて、切断して、その切断面側から観察する際、観測される構造を模式的に示す断面図である。
【０２０２】
基板１上に、膜厚ｔ2の緩衝層２、チャネル層として、膜厚ｔ3の第１の窒化物半導体層３、電子供給層として、膜厚ｔ4の第２の窒化物半導体層４、ならびに、Ｐ型の伝導性を有する、膜厚ｔ5の第３の窒化物半導体層５が、順次成長されている。ドレイン領域以外では、第３の窒化物半導体層５は、エッチング除去され、第２の窒化物半導体層４の表面が露出されている。ドレイン領域では、第３の窒化物半導体層５は、ストライプ状にエッチング加工されており、ストライプ状の第３の窒化物半導体層５の間に、第２の窒化物半導体層４の表面が露出されている部分が存在している。
【０２０３】
電子供給層の第２の窒化物半導体層４の表面に、ソース電極６が形成されている。一方、ドレイン領域では、ストライプ状の第３の窒化物半導体層５の表面、ならびに、その間に露呈している第２の窒化物半導体層４の表面に、ドレイン電極７が形成されている。ソース電極６は、第２の窒化物半導体層４とオーミック接合を形成している。一方、ドレイン電極７は、ストライプ状の第３の窒化物半導体層５とオーミック接合を形成している。また、その間に露呈している第２の窒化物半導体層４に対しては、ドレイン電極７は、ショットキー接合を形成している。ソース電極６とドレイン電極７とで挟まれる領域に、ゲート電極８が設けられている。
【０２０４】
電子供給層の第２の窒化物半導体層４の表面に、ゲート電極８を形成するリセス部が形成されている。このリセス部が形成された、第２の窒化物半導体層４の表面は、絶縁膜９で被覆されており、リセス部に絶縁膜９を介して、ゲート電極８が埋め込まれる形状で形成されている。このゲート電極８は、ゲート長Ｌgate-8とされ、その直下には、ゲート電極８／絶縁膜９／第２の窒化物半導体層４により、ＭＩＳ構造が構成されている
絶縁膜９の膜厚は、第２の窒化物半導体層４の表面とリセス部の底部分では、膜厚ｔ9であり、リセス部の側壁を被覆している部分では、膜厚ｔ9-wellである。
【０２０５】
リセス部の深さｄrecessは、絶縁膜９の膜厚ｔ9よりも、大きく選択することができる。また、絶縁膜９の膜厚ｔ9を、リセス部の深さｄrecessよりも厚く選択することもできる。
【０２０６】
また、リセス部の幅Ｗrecessは、リセス部の側壁面の絶縁膜の膜厚ｔ9-wellと、ゲート電極８のゲート長Ｌgate-8に対して、Ｗrecess＝Ｌgate-8＋２×ｔ9-wellの条件を満たすように設定される。
【０２０７】
リセス部の直下のチャネル領域では、第２の窒化物半導体層４の膜厚は、リセス部の形成に伴いエッチングされ、薄くなっている。リセス部直下の第２の窒化物半導体層４の膜厚ｔ4-recessは、リセス部の深さｄrecessを応じて、ｔ4-recess＝ｔ4−ｄrecessになっている。
【０２０８】
ゲート電極８の直下のチャネル領域では、ゲート電極８／絶縁膜９／膜厚ｔ4-recessの第２の窒化物半導体層４／第１の窒化物半導体層３の積層構造となっている。ゲート電極８に印加されるゲート電圧Ｖgsを、Ｖgs＝０Ｖとした際、このチャネル領域には、キャリア（電子）が存在しない状態とされている。すなわち、閾値電圧ＶTは、ＶT＞０Ｖとなっている。
【０２０９】
ゲート電極８／絶縁膜９の界面では、ゲート電極８のうち、絶縁膜９の表面に接する金属材料Ｍgateの仕事関数ｅψ（Ｍgate）ｅＶと、絶縁膜９の表面の絶縁材料Ｉfrontの電子親和力ｅχ（Ｉfront）ｅＶとの差、（ｅψ（Ｍgate））ｅＶに相当する、障壁ΦM/Iが生成する。絶縁膜９／第２の窒化物半導体層４の界面では、絶縁膜９の裏面の絶縁材料Ｉrearの電子親和力ｅχ（Ｉrear）ｅＶと、第２の窒化物半導体層４の電子親和力ｅχ（Ｓ２）との差、（ｅχ（Ｓ２）−ｅχ（Ｉrear））ｅＶに相当する、障壁ΦI/S）が生成する。
【０２１０】
また、第２の窒化物半導体層４／第１の窒化物半導体層３の界面では、第２の窒化物半導体と第１の窒化物半導体との伝導帯エネルギー差によるバンド不連続ΔＥｃ（Ｓ２／Ｓ１）が存在している。また、価電子帯エネルギー差によるバンド不連続ΔＥｖ（Ｓ２／Ｓ１）が存在している。
【０２１１】
「ＯＮ状態」となった際には、第２の窒化物半導体層４／第１の窒化物半導体層３の界面では、バンド不連続ΔＥｃ（Ｓ２／Ｓ１）に相当するエネルギー障壁を利用して、キャリア（電子）が蓄積される。その際、バンド不連続ΔＥｃ（Ｓ２／Ｓ１）＞２ｋＴとなるように、第２の窒化物半導体層４／第１の窒化物半導体層の材料を選択することが好ましい。
【０２１２】
Ｖgs＝０Ｖとした際、このチャネル領域には、キャリア（電子）が存在しない状態であるので、ゲート電極８直下の膜厚ｔ4-recessの第２の窒化物半導体層４、ならびに、第１の窒化物半導体層３の表面側は、空乏化している。また、第２の窒化物半導体層４／第１の窒化物半導体層３のヘテロ接合界面は、キャリア（電子）は蓄積されていない。その場合、第１の窒化物半導体層３の表面側の空乏化している領域の膜厚ｔ3g-scは、ｔ3≧ｔ3g-scとなる。
【０２１３】
第２の窒化物半導体層４は、アンドープあるいは、ｎ型不純物（ドナー）を添加しており、含まれるｎ型不純物（ドナー）濃度を、ＮD（Ｓ２）ｃｍ-3とすると、空乏化した際、イオン化したｎ型不純物（ドナー）に起因する空間電荷の面密度は、ＮD（Ｓ２）・ｔ4-recessｃｍ-2となる。第１の窒化物半導体層３は、アンドープであり、含まれる残留ｎ型不純物（ドナー）濃度を、ＮD（Ｓ１）ｃｍ-3とすると、膜厚ｔ3g-scが空乏化した際、イオン化したｎ型不純物（ドナー）に起因する空間電荷の面密度は、ＮD（Ｓ１）・ｔ3g-scｃｍ-2となる。
【０２１４】
Ｖgs＝０Ｖとした際、第２の窒化物半導体層４、第１の窒化物半導体層３中の空乏化部分は、空間電荷に起因するバンド・ベンド（曲がり）を示す。その結果、膜厚ｔ4-recessの第２の窒化物半導体層４中に、伝導帯端のエネルギー・レベル差、ΔＥｃ（Ｓ２：ＮD（Ｓ２）・ｔ4-recess）と、第２の窒化物半導体層４と第１の窒化物半導体層３の間に生じる分極電界に由来するエネルギー・レベル差、ΔＥｃｐ（Ｓ１：Polarization）が生じている。第１の窒化物半導体層３の膜厚ｔ3g-scの空乏化領域中に、伝導帯端のエネルギー・レベル差、ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）が生じている。
【０２１５】
Ｖgs＝０Ｖとした際、ゲート電極８の直下のチャネル領域における、バンド図を考慮すると、ΦM/I≧ΦI/S＋ΔＥｃ（Ｓ２：ＮD（Ｓ２）・ｔ4-recess）＋ΔＥｃｐ（Ｓ１：Polarization）＋ΔＥｃ（Ｓ２／Ｓ１）＋ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）の関係を満すことが、ノーマリ・オフ型トランジスタを構成する際、必要である。例えば、前記条件を達成するように、第２の窒化物半導体層４と第１の窒化物半導体層を構成する窒化物半導体材料の組み合わせ、（ＮD（Ｓ２）、ｔ4-recess）の組み合わせ、（ＮD（Ｓ１）、ｔ3g-sc）の組み合わせを適宜選択する。
【０２１６】
「ＯＮ状態」とするためには、第１の窒化物半導体層３中に存在する空乏化領域を消失させることが可能な、正のゲート電圧Ｖgsをゲート電極８に印加する必要がある。従って、「ＯＦＦ状態」から「ＯＮ状態」へと移行させる、閾値電圧ＶTは、少なくとも、ＶT＞ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）／ｑ＞０Ｖ（但し、ｑは、電子の電荷量（単位電荷）を表す）となる。
【０２１７】
ドレイン電極７の直下において、ストライプ状の第３の窒化物半導体層５が存在する領域では、ドレイン電極７／Ｐ型の伝導性を有する第３の窒化物半導体層５／第２の窒化物半導体層４／第１の窒化物半導体層３の積層構造が形成されている。一方、第２の半導体層４の表面が露呈している領域では、ドレイン電極７／第２の窒化物半導体層４／第１の窒化物半導体層３の積層構造が形成されている。
【０２１８】
図１２の（ａ）は、ドレイン電極７の直下において、ストライプ状の第３の窒化物半導体層５が存在する領域のバンド・ダイアグラムを模式的に示す。図１２の（ｂ）は、ドレイン電極７の直下において、第２の半導体層４の表面が露呈している領域のバンド・ダイアグラムを模式的に示す。
【０２１９】
Ｐ型の伝導性を有する第３の窒化物半導体層５は、ｐ型不純物（アクセプタ）が高濃度で添加されており、ｐ+層として機能する。ドレイン電極７／Ｐ型の伝導性を有する第３の窒化物半導体層５の間では、オーミック性接触が達成されている。この界面では、ドレイン電極７のうち、第３の窒化物半導体層５に接する金属材料Ｍohmicの仕事関数ｅψ（Ｍohmic）ｅＶと、第３の窒化物半導体層５の電子親和力ｅχ（Ｓ３）ｅＶとの差、（ｅψ（Ｍohmic）−ｅχ（Ｓ３））ｅＶに相当する、障壁ΦM/S3が生成する。この障壁ΦM/S3に起因して、ｐ+層の界面に形成される空乏化領域の厚さは、極めて薄い。そのため、空乏化領域をトンネリングして、ｐ+層中からドレイン電極７へと電子は、速やかに放出され、見かけ上、ドレイン電極７からＰ型の伝導性を有する第３の窒化物半導体層５へと正孔が注入される。
【０２２０】
Ｐ型の伝導性を有する第３の窒化物半導体層５／第２の窒化物半導体層４／第１の窒化物半導体層３の積層構造部分は、Ｐ+Ｉｎ-接合またはＰ+ｎ-接合を構成する。その際、Ｐ+Ｉｎ-接合またはＰ+ｎ-接合では、Ｐ+層における、伝導帯端エネルギーＥｃ（Ｐ+）とフェルミ・レベル・エンルギーＥfの差違（Ｅｃ（Ｐ+）−Ｅf）と、ｎ-層における、伝導帯端エネルギーＥｃ（ｎ-）とフェルミ・レベル・エンルギーＥfの差違（Ｅｃ（ｎ-）−Ｅf）との間に差違ある。従って、Ｐ+Ｉｎ-接合またはＰ+ｎ-接合には、｛（Ｅｃ（Ｐ+）−Ｅf）−（Ｅｃ（ｎ-）−Ｅf）｝に相当するビルト・イン・ポテンシャルｅＶbuilt-inが生成されている。そのため、第２の窒化物半導体層４中に含まれるｎ型不純物（ドナー）はイオン化している。すなわち、この第２の窒化物半導体層４は、空乏化している。その際、第２の窒化物半導体層４／第１の窒化物半導体層３の界面には、バンド不連続ΔＥｃ（Ｓ２／Ｓ１）が存在しているため、キャリア（電子）が発生した際には、この界面に電子が蓄積される。
【０２２１】
ドレイン電極７に印加されるドレイン電圧Ｖdsが、正の電圧である場合、Ｐ+Ｉｎ-接合（Ｐ+ｎ-接合）は、順方向にバイアスされた状態となり、第２の窒化物半導体層４に対して、正孔の拡散と、電子の拡散が起こる。すなわち、Ｐ+層である、Ｐ型の伝導性を有する第３の窒化物半導体層５から、Ｉｎ-領域である第２の窒化物半導体層４／第１の窒化物半導体層３に向かって、正孔が拡散する。同時に、第１の窒化物半導体層３中から、第２の窒化物半導体層４／第１の窒化物半導体層３の界面に、さらには、その界面のバンド不連続ΔＥｃ（Ｓ２／Ｓ１）を超えて、第２の窒化物半導体層４へと電子が拡散する。
【０２２２】
このＰ+Ｉｎ-接合（Ｐ+ｎ-接合）に順方向バイアスが印加され、第３の窒化物半導体層５の伝導帯端Ｅｃ（Ｓ３）と、第１の窒化物半導体層３の伝導帯端Ｅｃ（Ｓ１）との間のエネルギー差がｋＴに達すると、このＰ+Ｉｎ-接合（Ｐ+ｎ-接合）には大きな順方向電流が流れる。すなわち、Ｐ+Ｉｎ-接合（Ｐ+ｎ-接合）に印加される順方向バイアス、ＶPIN-forwardが、第３の窒化物半導体層５のバンド・ギャップ・エネルギーＥｇ（Ｓ３）に対して、Ｅｇ（Ｓ３）−ｑ・ＶPIN-forward≦ｋＴの条件を満たすと、大きな順方向電流が流れる。換言すると、Ｐ+Ｉｎ-接合（Ｐ+ｎ-接合）に大きな順方向電流を流すためには、Ｐ+Ｉｎ-接合（Ｐ+ｎ-接合）に印加される順方向バイアス、ＶPIN-forwardを、ｑ・ＶPIN-forward≧（Ｅｇ（Ｓ３）−ｋＴ）とすることが必要である。ドレイン電圧Ｖdsに対して、Ｐ+Ｉｎ-接合（Ｐ+ｎ-接合）に印加される順方向バイアス、ＶPIN-forwardは、Ｖds＞ＶPIN-forwardとなっている。従って、Ｐ+Ｉｎ-接合（Ｐ+ｎ-接合）に大きな順方向電流を流すためには、ドレイン電圧Ｖdsを、ｑ・Ｖds＞（Ｅｇ（Ｓ３）−ｋＴ）とすることが必要である。
【０２２３】
一方、第２の窒化物半導体層４は、アンドープあるいは、ｎ型不純物（ドナー）を添加しており、ｉ層またはｎ-層として機能する。そのため、ドレイン電極７／第２の窒化物半導体層４の間では、オーミック性接触は達成されず、ショットキー接合となっている。この界面では、ドレイン電極７のうち、第３の窒化物半導体層５に接する金属材料Ｍohmicの仕事関数ｅψ（Ｍohmic）ｅＶと、第２の窒化物半導体層４の電子親和力ｅχ（Ｓ２）ｅＶとの差、（ｅψ（Ｍohmic）−ｅχ（Ｓ２））ｅＶに相当する、障壁ΦM/S2が生成する。
【０２２４】
ドレイン電極７に印加されるドレイン電圧Ｖdsが、正の電圧である場合、このドレイン電極７／第２の窒化物半導体層４／第１の窒化物半導体層３の積層構造からなるショットキー接合は、順方向にバイアスされた状態となる。このショットキー接合に印加される順方向バイアスＶMES（Ｍohmic／Ｓ３）が、障壁ΦM/S2に対して、｛ΦM/S2−ｑ・ＶMES（Ｍohmic／Ｓ３）｝≦ｋＴの条件を満たすと、大きな順方向電流が流れる。ドレイン電圧Ｖdsに対して、このショットキー接合に印加される順方向バイアスＶMES（Ｍohmic／Ｓ３）は、Ｖds＞ＶMES（Ｍohmic／Ｓ３）となっている。従って、ドレイン電圧Ｖdsを、ｑ・Ｖds＞ｑ・ＶMES（Ｍohmic／Ｓ３）≧（ΦM/S2−ｋＴ）とすると、このショットキー接合に、大きな順方向電流を流すことが可能である。
【０２２５】
勿論、第２の窒化物半導体層４のバンド・ギャップ・エネルギーＥｇ（Ｓ２）に対して、障壁ΦM/S4は、Ｅｇ（Ｓ２）＞ΦM/S2となっている。従って、例えば、第２の窒化物半導体層４のバンド・ギャップ・エネルギーＥｇ（Ｓ２）と第３の窒化物半導体層５のバンド・ギャップ・エネルギーＥｇ（Ｓ３）が等しい場合、Ｅｇ（Ｓ３）＝Ｅｇ（Ｓ２）＞ΦM/S2となる。
【０２２６】
従って、本発明の第２の形態の電界効果トランジスタにおいては、ゲート電極８に印加するゲート電圧Ｖgsを、正の閾値電圧ＶTよりも高くする（Ｖgs＞ＶT＞０Ｖ）と、「ＯＮ状態」となるが、ドレイン電圧Ｖdsが、ｑ・Ｖds＞（ΦM/S2−ｋＴ）の条件を満たさない範囲では、ドレイン電流Ｉdは、低い水準となる。一方、ドレイン電圧Ｖdsが、ｑ・Ｖds＞（ΦM/S2−ｋＴ）の条件を満たすと、ドレイン電圧Ｖdsの上昇ともに、ドレイン電流Ｉdも上昇する。換言すると、本発明の第２の形態の電界効果トランジスタにおいては、オフセット電圧Ｖoff-setは、（ΦM/S2−ｋＴ）/ｑ  Ｖとなる。
【０２２７】
その際、ドレイン電圧Ｖdsが、（Ｅｇ（Ｓ３）−ｋＴ）＞ｑ・Ｖds＞（ΦM/S2−ｋＴ）の範囲では、「ＯＮ状態」となっている場合、主に、ドレイン電極７の直下に、第２の半導体層４の表面が露呈している領域を介して、ドレイン電流Ｉdは流れている。ドレイン電圧Ｖdsが、ｑ・Ｖds＞（Ｅｇ（Ｓ３）−ｋＴ）＞（ΦM/S2−ｋＴ）の範囲に達すると、「ＯＮ状態」となっている場合、ドレイン電極７の直下に、第２の半導体層４の表面が露呈している領域に加えて、ドレイン電極７の直下に、ストライプ状の第３の窒化物半導体層５が存在する領域を介しても、ドレイン電流Ｉdが流れる状態となる。
【０２２８】
なお、上述の本発明の第１の形態の電界効果トランジスタにおいては、ゲート電極８に印加するゲート電圧Ｖgsを、正の閾値電圧ＶTよりも高くする（Ｖgs＞ＶT＞０Ｖ）と、「ＯＮ状態」となるが、ドレイン電圧Ｖdsが、ｑ・Ｖds＞（Ｅｇ（Ｓ３）−ｋＴ）の条件を満たさない範囲では、ドレイン電流Ｉdは、低い水準となる。換言すると、本発明の第１の形態の電界効果トランジスタにおいては、オフセット電圧Ｖoff-setは、（Ｅｇ（Ｓ３）−ｋＴ）/ｑ  Ｖに相当する値となる。
【０２２９】
本発明の第２の形態の電界効果トランジスタにおいては、ドレイン電極７の直下に、ストライプ状の第３の窒化物半導体層５が存在する領域と、ドレイン電極７の直下に、第２の半導体層４の表面が露呈している領域とを併用することで下記の効果を達成している。すなわち、ドレイン電極７の直下に、ストライプ状の第３の窒化物半導体層５が存在する領域を有することにより、本発明の第２の形態の電界効果トランジスタにおいても、上述の本発明の第１の形態の電界効果トランジスタと同様に、高いドレイン電流密度が得られる。加えて、ドレイン電極７の直下に、第２の半導体層４の表面が露呈している領域を併用することにより、本発明の第２の形態の電界効果トランジスタのオフセット電圧Ｖoff-set（（ΦM/S2−ｋＴ）/ｑ  Ｖ）は、本発明の第１の形態の電界効果トランジスタのオフセット電圧Ｖoff-set（（Ｅｇ（Ｓ３）−ｋＴ）/ｑ  Ｖ）よりも、大幅に低減される。
【０２３０】
例えば、ドレイン電極７／第２の窒化物半導体層４の間のショットキー接合の障壁ΦM/S2（接触電位差）は、１ｅＶ程度であるが、第３の窒化物半導体層５のバンド・ギャップ・エネルギーＥｇ（Ｓ３）は、約４ｅＶ程度となる場合には、それに伴うオフセット電圧Ｖoff-setの相違は、顕著なものとなる。
【０２３１】
なお、この二つの効果を十分に発揮する上では、ストライプ状の第３の窒化物半導体層５の面積の総和Ｓtotal（Ｓ３）と、ドレイン電極７の直下に、第２の半導体層４の表面が露呈している領域の面積の総和Ｓtotal（Ｍohmic/Ｓ２）の比率を、少なくとも、５０／５０≧Ｓtotal（Ｍohmic/Ｓ２）／Ｓtotal（Ｓ３）≧１０／７０の範囲に選択することが好ましい。
【０２３２】
次に、具体例を用いて、本発明の第２の形態の電界効果トランジスタの構造を説明する。
【０２３３】
（第４の実施形態）
図１３は、第４の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第４の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
【０２３４】
基板１として、高抵抗ＳｉＣ基板を用いている。例えば、（０００1）面ＳｉＣ基板上に、（０００１）面成長した、緩衝層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５を順次エピタキシャル成長により形成する。
【０２３５】
（０００1）面ＳｉＣ基板上に、例えば、核生成層として、膜厚４ｎｍのＡｌＮバッファ層、引き続き、ＡｌＧａＮ／ＧａＮ周期層を１０００ｎｍを形成し、このＡｌＮバッファ層とＡｌＧａＮ／ＧａＮ周期層を、緩衝層２として利用する。ＡｌＧａＮ／ＧａＮ周期層上に、第１の窒化物半導体層３として、膜厚１０００ｎｍのＧａＮ層、第２の窒化物半導体層４として、Ａｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのＡｌＧａＮ層を形成する。さらに、第３の窒化物半導体層５として、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのｐ+−ＡｌＧａＮ層を形成する。このｐ+−ＡｌＧａＮ層中に、添加されるＺｎ濃度は、１０19ｃｍ-3に選択する。
【０２３６】
ドレイン電極領域をストライプ状のレジストでカバーして、それ以外の領域の第３の窒化物半導体層５をエッチング除去する。このｐ+−ＡｌＧａＮ層の選択的エッチングには、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを利用する。なお、エッチング・マスクに利用する、ストライプ状のレジストは、ストライプ幅２０μｍ、ストライプ長さ１００μｍ、ストライプ間の間隙５μｍとしている。また、ストライプ状のレジストの端から、ゲート電極８の形成に利用するリセス部のドレイン電極７側の端までの間隙は、１２μｍとしている。
【０２３７】
露呈されたＡｌＧａＮ層の表面に形成するソース電極６として、Ｔｉ、Ａｌ金属を蒸着、リフトオフ工程を用いて形成する。ストライプ状のｐ+−ＡｌＧａＮ層が形成されている、ドレイン電極領域に、ドレイン電極７として、Ｎｉ、Ａｕ金属を蒸着、リフトオフ工程を用いて形成する。このドレイン電極７は、ストライプ状のｐ+−ＡｌＧａＮ層と、その間に露呈しているＡｌＧａＮ層の表面と接触している。ストライプ状のｐ+−ＡｌＧａＮ層の面積の和Ｓtotal（Ｓ３）と、ドレイン電極７と接触しているＡｌＧａＮ層の表面面積の和Ｓtotal（Ｍohmic/Ｓ２）の比率は、Ｓtotal（Ｍohmic/Ｓ２）／Ｓtotal（Ｓ３）＝５/２０に選択している。ＡｌＧａＮ層の表面とソース電極６、ならびに、ストライプ状のｐ+−ＡｌＧａＮ層表面とドレイン電極７は、窒素雰囲気中、６５０℃で熱処理することにより、オーミック性のコンタクトを形成している。
【０２３８】
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ１μｍのレジスト膜をマスクとして、加速電圧：１００ｋＶ，注入密度：４×１０14  ｃｍ-2を選択している。素子分離の後、プラズマＣＶＤ法によりＳｉＮ膜２００ｎｍを形成する。このＳｉＮ膜に、リセス部を形成するための開口部を形成する。リセス部のＳｉＮ膜を、開口幅２．０μｍで六フッ化イオウ（ＳＦ6）ガスを主成分としたＩＣＰプラズマを用いて除去する。このＳｉＮ膜の開口部に露呈しているＡｌＧａＮ層を、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを用いて、２０ｎｍエッチング除去して、リセス部を形成する。従って、リセス部の直下においては、ＡｌＧａＮ層の厚さは、１０ｎｍとなる。
【０２３９】
その後、ゲート絶縁膜として、例えば、プラズマＣＶＤ法によりＳｉＮ膜を２０ｎｍ形成する。リセス部の側壁を被覆する、ＳｉＮ膜の膜厚は、２０ｎｍとなっている。なお、リセス部の深さ２０ｎｍと、ＳｉＮ膜の膜厚２０ｎｍが等しいため、リセス部の底面を被覆するＳｉＮ膜の表面と、リセス部以外のＡｌＧａＮ層の表面は、同じレベルに位置している。
【０２４０】
ゲート電極８を、例えば、Ｎｉ２０ｎｍ，Ａｕ２００ｎｍを蒸着、リフトオフして形成する。その際、リセス部に、ゲート絶縁膜を介して、埋め込むように形成されているゲート電極８は、（２．０μｍ−２×２０ｎｍ）に相当するゲート長を有する。
【０２４１】
なお、リフトオフにより形成される電極の幅は、２．０μｍに選択されている。従って、リセス部以外のＡｌＧａＮ層の表面は、この電極によって被覆されていない状態となっている。すなわち、リセス部のドレイン電極７側には、フィールドプレート電極に相当する構造は設けられていない。
【０２４２】
また、リセス部のドレイン電極７側の端から、第３の窒化物半導体層５のゲート電極側の端までの幅は、１２μｍに選択している。第３の窒化物半導体層５自体の幅は、上記のストライプの長さ１００μｍに相当している。
【０２４３】
リセス部の底面において、ゲート電極８の直下のＡｌＧａＮ層の厚さと、ゲート長の比率は、（２．０μｍ−２×２０ｎｍ）／１０ｎｍである。
【０２４４】
従って、第４の実施形態の電界効果トランジスタの構造を、上面から見ると、図１１の（ａ）に例示する構造に相当している。図１３の断面図に示す構造は、ストライプ状のｐ+−ＡｌＧａＮ層が存在する領域の断面構造を模式的に示すものである。なお、そのドレイン電極部分を、図１１の（ａ）中、破線で示す部位にて、切断して、その切断面側から観察する際、観測される構造は、図１１の（ｂ）に例示する構造に相当している。
【０２４５】
対比のため、図１に例示する構造を有する、本発明の第１の形態の電界効果トランジスタを、以下の手順で作製する。
【０２４６】
図１に例示する構造を有する、本発明の第１の形態の電界効果トランジスタは、上記の第４の実施形態の電界効果トランジスタに対して、次の点を変更した構造となっている。ストライプ状のｐ+−ＡｌＧａＮ層に代えて、ストライプ間にＡｌＧａＮ層が露呈する領域をなくし、全体が、矩形形状のｐ+−ＡｌＧａＮ層がドレイン電極領域に存在する構造となっている。この矩形形状のｐ+−ＡｌＧａＮ層のゲート電極８側の端と、ゲート電極８の形成に利用するリセス部のドレイン電極７側の端までの間隙は、１２μｍとしている。
【０２４７】
また、図１に例示する構造を有する、本発明の第１の形態の電界効果トランジスタにおける、ｐ+−ＡｌＧａＮ層の面積Ｓfull（Ｓ３）と、第４の実施形態の電界効果トランジスタにおける、ストライプ状のｐ+−ＡｌＧａＮ層の面積の和Ｓtotal（Ｓ３）の比率は、Ｓtotal（Ｓ３）／Ｓfull（Ｓ３）＝２０／２５となっている。
【０２４８】
ゲート電圧Ｖgs＝８Ｖに設定した際、図１３に示す第４の実施形態の電界効果トランジスタと、図１に示す構造の本発明の第１の形態の電界効果トランジスタについて、測定されるドレイン電流−ドレイン電圧（Ｉd−Ｖds）特性を、図１４に対比して示す。
【０２４９】
ｐ+−ＡｌＧａＮ/ｎ-−ＡｌＧａＮ/ＧａＮのＰ+Ｉｎ-接合（またはＰ+ｎ-接合）に用いられる、Ａｌ0.20Ｇａ0.80Ｎのバンド・ギャップ・エネルギーは、Ｅｇ（Ａｌ0.20Ｇａ0.80Ｎ）≒３．８ｅＶ程度である。その際、図１に示す、本発明の第１の形態の電界効果トランジスタでは、ドレイン電極部は、ｐ+−ＡｌＧａＮ/ｎ-−ＡｌＧａＮ/ＧａＮのＰ+Ｉｎ-接合（またはＰ+ｎ-接合）で構成されているため、オフセット電圧Ｖoff-setは、約４Ｖとなっている。
【０２５０】
一方、Ａｕ/Ｎｉ/ｎ-−Ａｌ0.20Ｇａ0.80Ｎで構成されるショットキー接合の障壁ΦM/S2は、ΦM/S2≒１．１ｅＶ程度である。その際、第４の実施形態の電界効果トランジスタでは、第２の窒化物半導体層４のＡｌＧａＮ層の表面にＮｉ／Ａｕ電極が形成されている部分がドレイン電極部に存在するため、オフセット電圧Ｖoff-setは、約１Ｖとなっている。ドレイン電圧Ｖdsが、Ｖds＞４Ｖとなると、ドレイン電極部に存在する、ｐ+−ＡｌＧａＮ/ｎ-−ＡｌＧａＮ/ＧａＮのＰ+Ｉｎ-接合（またはＰ+ｎ-接合）は、順方向にバイアスされる。その際、第３の窒化物半導体層５（ｐ+−ＡｌＧａＮ層）からチャネル層の第１の窒化物半導体層３（ＧａＮ層）に正孔が注入され、それに起因して、キャリア（電子）が誘起され、ｎ-−ＡｌＧａＮ/ＧａＮ界面に蓄積される。その結果、ドレイン電圧Ｖdsが、Ｖds＞５Ｖとなると、ドレイン電流密度は、０．４０Ａ／ｍｍの水準に達している。
【０２５１】
図１３に示す第４の実施形態の電界効果トランジスタは、電力制御用デバイスに要求される、高いドレイン電流密度、正のゲート電圧１０Ｖ印加時の低いゲート電流密度の二つの条件を満たしている。さらに、「ＯＮ状態」において、ドレイン電流Ｉdの立ち上がりを示す、ドレイン電圧Ｖdsのオフセット電圧Ｖoff-setは、大幅に低減されている。
【０２５２】
第４の実施形態の電界効果トランジスタでは、基板として、高抵抗の（０００１）面ＳｉＣ基板を用いて、その上に、（０００１）面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、（０００１）面成長したIII族窒化物のエピタキシャル膜を形成でき、高抵抗な基板であれば、高抵抗の（０００1）面ＳｉＣ基板に代えて、サファイア基板、Ｓｉ基板、ＺｎＯ基板等を利用することができる。
【０２５３】
（第３の形態）
以下に、本発明の第３の形態の電界効果トランジスタの構造と、その動作原理を説明する。
【０２５４】
図１５は、本発明の第３の形態の電界効果トランジスタの構造の一例を模式的に示す断面図である。
【０２５５】
導電性の基板１上に、膜厚ｔ2の緩衝層２、導電性の基板１中のキャリア（電子または正孔）に対するエネルギー障壁となるバリア層として、膜厚ｔ12の第４の窒化物半導体層１２、チャネル層として、膜厚ｔ3の第１の窒化物半導体層３、電子供給層として、膜厚ｔ4の第２の窒化物半導体層４、ならびに、Ｐ型の伝導性を有する、膜厚ｔ5の第３の窒化物半導体層５が、順次成長されている。ドレイン領域以外では、第３の窒化物半導体層５は、エッチング除去され、第２の窒化物半導体層４の表面が露出されている。
【０２５６】
電子供給層の第２の窒化物半導体層４の表面に、ソース電極６が形成され、Ｐ型の伝導性を有する第３の窒化物半導体層５の表面に、ドレイン電極７が形成されている。ソース電極６は、第２の窒化物半導体層４とオーミック接合を形成し、ドレイン電極７は、第３の窒化物半導体層５とオーミック接合を形成している。ソース電極６とドレイン電極７とで挟まれる領域に、ゲート電極８が設けられている。
【０２５７】
電子供給層の第２の窒化物半導体層４の表面に、ゲート電極８を形成するリセス部が形成されている。このリセス部が形成された、第２の窒化物半導体層４の表面は、絶縁膜９で被覆されており、リセス部に絶縁膜９を介して、ゲート電極８が埋め込まれる形状で形成されている。このゲート電極８は、ゲート長Ｌgate-8とされ、その直下には、ゲート電極８／絶縁膜９／第２の窒化物半導体層４により、ＭＩＳ構造が構成されている
絶縁膜９の膜厚は、第２の窒化物半導体層４の表面とリセス部の底部分では、膜厚ｔ9であり、リセス部の側壁を被覆している部分では、膜厚ｔ9-wellである。
【０２５８】
リセス部の深さｄrecessは、絶縁膜９の膜厚ｔ9よりも、大きく選択することができる。また、絶縁膜９の膜厚ｔ9を、リセス部の深さｄrecessよりも厚く選択することもできる。
【０２５９】
また、リセス部の幅Ｗrecessは、リセス部の側壁面の絶縁膜の膜厚ｔ9-wellと、ゲート電極８のゲート長Ｌgate-8に対して、Ｗrecess＝Ｌgate-8＋２×ｔ9-wellの条件を満たすように設定される。
【０２６０】
リセス部の直下のチャネル領域では、第２の窒化物半導体層４の膜厚は、リセス部の形成に伴いエッチングされ、薄くなっている。リセス部直下の第２の窒化物半導体層４の膜厚ｔ4-recessは、リセス部の深さｄrecessを応じて、ｔ4-recess＝ｔ4−ｄrecessになっている。
【０２６１】
ゲート電極８の直下のチャネル領域では、ゲート電極８／絶縁膜９／膜厚ｔ4-recessの第２の窒化物半導体層４／第１の窒化物半導体層３の積層構造となっている。ゲート電極８に印加されるゲート電圧Ｖgsを、Ｖgs＝０Ｖとした際、このチャネル領域には、キャリア（電子）が存在しない状態とされている。すなわち、閾値電圧ＶTは、ＶT＞０Ｖとなっている。
【０２６２】
ゲート電極８／絶縁膜９の界面では、ゲート電極８のうち、絶縁膜９の表面に接する金属材料Ｍgateの仕事関数ｅψ（Ｍgate）ｅＶと、絶縁膜９の表面の絶縁材料Ｉfrontの電子親和力ｅχ（Ｉfront）ｅＶとの差、（ｅψ（Ｍgate）−ｅχ（Ｉfront））ｅＶに相当する、障壁ΦM/Iが生成する。絶縁膜９／第２の窒化物半導体層４の界面では、絶縁膜９の裏面の絶縁材料Ｉrearの電子親和力ｅχ（Ｉrear）ｅＶと、第２の窒化物半導体層４の電子親和力ｅχ（Ｓ２）ｅＶとの差、（ｅχ（Ｓ２）−ｅχ（Ｉrear））ｅＶに相当する、障壁ΦI/Sが生成する。
【０２６３】
また、第２の窒化物半導体層４／第１の窒化物半導体層３の界面では、第２の窒化物半導体と第１の窒化物半導体との伝導帯エネルギー差によるバンド不連続ΔＥｃ（Ｓ２／Ｓ１）が存在している。また、価電子帯エネルギー差によるバンド不連続ΔＥｖ（Ｓ２／Ｓ１）が存在している。
【０２６４】
「ＯＮ状態」となった際には、第２の窒化物半導体層４／第１の窒化物半導体層３の界面では、バンド不連続ΔＥｃ（Ｓ２／Ｓ１）に相当するエネルギー障壁を利用して、キャリア（電子）が蓄積される。その際、バンド不連続ΔＥｃ（Ｓ２／Ｓ１）＞２ｋＴとなるように、第２の窒化物半導体層４／第１の窒化物半導体層の材料を選択することが好ましい。
【０２６５】
Ｖgs＝０Ｖとした際、このチャネル領域には、キャリア（電子）が存在しない状態であるので、ゲート電極８直下の膜厚ｔ4-recessの第２の窒化物半導体層４、ならびに、第１の窒化物半導体層３の表面側は、空乏化している。また、第２の窒化物半導体層４／第１の窒化物半導体層３のヘテロ接合界面は、キャリア（電子）は蓄積されていない。その場合、第１の窒化物半導体層３の表面側の空乏化している領域の膜厚ｔ3g-scは、ｔ3≧ｔ3g-scとなる。
【０２６６】
第２の窒化物半導体層４は、アンドープあるいは、ｎ型不純物（ドナー）を添加しており、含まれるｎ型不純物（ドナー）濃度を、ＮD（Ｓ２）ｃｍ-3とすると、空乏化した際、イオン化したｎ型不純物（ドナー）に起因する空間電荷の面密度は、ＮD（Ｓ２）・ｔ4-recessｃｍ-2となる。第１の窒化物半導体層３は、アンドープであり、含まれる残留ｎ型不純物（ドナー）濃度を、ＮD（Ｓ１）ｃｍ-3とすると、膜厚ｔ3g-scが空乏化した際、イオン化したｎ型不純物（ドナー）に起因する空間電荷の面密度は、ＮD（Ｓ１）・ｔ3g-scｃｍ-2となる。
【０２６７】
Ｖgs＝０Ｖとした際、第２の窒化物半導体層４、第１の窒化物半導体層３中の空乏化部分は、空間電荷に起因するバンド・ベンド（曲がり）を示す。その結果、膜厚ｔ4-recessの第２の窒化物半導体層４中に、伝導帯端のエネルギー・レベル差、ΔＥｃ（Ｓ２：ＮD（Ｓ２）・ｔ4-recess）と、第２の窒化物半導体層４と第１の窒化物半導体層３の間に生じる分極電界に由来するエネルギー・レベル差、ΔＥｃｐ（Ｓ１：Polarization）が生じている。第１の窒化物半導体層３の膜厚ｔ3g-scの空乏化領域中に、伝導帯端のエネルギー・レベル差、ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）が生じている。
【０２６８】
Ｖgs＝０Ｖとした際、ゲート電極８の直下のチャネル領域における、バンド図を考慮すると、ΦM/I≧ΦI/S＋ΔＥｃ（Ｓ２：ＮD（Ｓ２）・ｔ4-recess）＋ΔＥｃｐ（Ｓ１：Polarization）＋ΔＥｃ（Ｓ２／Ｓ１）＋ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）の関係を満すことが、ノーマリ・オフ型トランジスタを構成する際、必要である。例えば、前記条件を達成するように、第２の窒化物半導体層４と第１の窒化物半導体層３を構成する窒化物半導体材料の組み合わせ、（ＮD（Ｓ２）、ｔ4-recess）の組み合わせ、（ＮD（Ｓ１）、ｔ3g-sc）の組み合わせを適宜選択する。
【０２６９】
「ＯＮ状態」とするためには、第１の窒化物半導体層３中に存在する空乏化領域を消失させることが可能な、正のゲート電圧Ｖgsをゲート電極８に印加する必要がある。従って、「ＯＦＦ状態」から「ＯＮ状態」へと移行させる、閾値電圧ＶTは、少なくとも、ＶT＞ΔＥｃ（Ｓ１：ＮD（Ｓ１）・ｔ3g-sc）／ｑ＞０Ｖ（但し、ｑは、電子の電荷量（単位電荷）を表す）となる。
【０２７０】
一方、導電性の基板１の裏面には、導電性の基板１とオーミック接触している裏面電極が形成されている。この裏面電極は、ソース電極６と電気的に接続され同電位となっている。従って、導電性の基板１と、ドレイン電極７との間にも、ドレイン電圧Ｖdsに相当するバイアスが印加される。
【０２７１】
導電性の基板１が、ｎ型導電性の基板である際には、第４の窒化物半導体層１２は、導電性の基板１中のキャリア（電子）に対するエネルギー障壁となるバリア層として機能する。
【０２７２】
緩衝層２、ならびに、チャネル層の第１の窒化物半導体層３は、ｎ-型の窒化物半導体からなる層とする際、ドレイン電極７に、正のドレイン電圧Ｖdsを印加すると、チャネル層の第１の窒化物半導体層３と、ソース電極６間には、正のバイアスが印加される状態となる。従って、チャネル層の第１の窒化物半導体層３と、ｎ型導電性の電極１の間にも、正のバイアスが印加される状態となる。電子に対するエネルギー障壁として機能するバリア層である、第４の窒化物半導体層１２には、例えば、ｐ型不純物を高い濃度でドーピングされている、p型導電性を示す窒化物半導体からなる層を採用する。その際、第１の窒化物半導体層３／第４の窒化物半導体層１２／第１の窒化物半導体層３／基板は、ｎ-層／ｐ+層／ｎ-層／ｎ+基板の構造を形成するため、ｎ型導電性の基板１から第１の窒化物半導体層３への電子の注入は防止される。
【０２７３】
すなわち、ｐ+層／ｎ-層／ｎ+基板のｐ+ｎ-接合では、ｐ+層における、伝導帯端エネルギーＥｃ（ｐ+）とフェルミ・レベル・エンルギーＥfの差違（Ｅｃ（ｐ+）−Ｅf）と、ｎ-層における、伝導帯端エネルギーＥｃ（ｎ-）とフェルミ・レベル・エンルギーＥfの差違（Ｅｃ（ｎ-）−Ｅf）との間に差違ある。従って、ｐ+ｎ-接合には、｛（Ｅｃ（ｐ+）−Ｅf）−（Ｅｃ（ｎ-）−Ｅf）｝に相当するビルト・イン・ポテンシャルｅＶbuilt-in（ｐ+／ｎ-）が生成されている。また、ｎ-層／ｐ+層のｎ-ｐ+接合でも、｛（Ｅｃ（ｐ+）−Ｅf）−（Ｅｃ（ｎ-）−Ｅf）｝に相当するビルト・イン・ポテンシャルｅＶbuilt-in（ｎ-／ｐ+）が生成されている。ｎ-層／ｐ+層／ｎ-層／ｎ+基板の構造に、正の電圧を印加した場合、ｐ+層／ｎ-層／ｎ+基板部分のｐ+ｎ-接合には、順バイアスが印加され、一方、ｎ-層／ｐ+層部分のｎ-ｐ+接合には、逆バイアスが印加された状態となる。ｎ-層／ｐ+層部分のｎ-ｐ+接合を流れる、逆方向電流が制限されているため、ｎ型導電性の基板１から第１の窒化物半導体層３への電子の注入は防止される。
【０２７４】
あるいは、電子に対するエネルギー障壁を形成する第４の窒化物半導体層として、絶縁性であり、導電性基板に対して、その伝導帯端エネルギーＥｃの差、すなわち、基板の伝導帯端エネルギーＥｃ（Ｓｕｂ）と、第４の窒化物半導体層の伝導帯端エネルギーＥｃ（Ｓ３）の差、ΔＥｃ（Ｓｕｂ／Ｓ３）が大きなものを選択することもできる。第４の窒化物半導体層として、例えば、０．７７ｅＶ＞ΔＥｃ（Ｓｕｂ／Ｓ３）＞  ３ｋＴ  ｅＶの条件を満足する、絶縁性の窒化物半導体層を利用することもできる。その際、基板／緩衝層／第４の窒化物半導体層／第１の窒化物半導体層の構造は、例えば、Ｎ+/ｎ/ｉ/ｎの導電性を示す。すなわち、ｎ−ｉ−ｎ型のトンネル・ダイオード構造が構成され、第４の窒化物半導体層は、電子に対するエネルギー障壁として機能する。
【０２７５】
また、導電性の基板１が、ｐ型導電性の基板である際には、第４の窒化物半導体層１２は、導電性の基板１中のキャリア（正孔）に対するエネルギー障壁となるバリア層として機能する。
【０２７６】
緩衝層２、ならびに、チャネル層の第１の窒化物半導体層３は、ｎ-型の窒化物半導体からなる層とする際、ドレイン電極７に、正のドレイン電圧Ｖdsを印加すると、チャネル層の第１の窒化物半導体層３と、ソース電極６間には、正のバイアスが印加される状態となる。従って、チャネル層の第１の窒化物半導体層３と、ｐ型導電性の電極１の間にも、正のバイアスが印加される状態となる。
【０２７７】
正孔に対するエネルギー障壁として機能するバリア層である、第４の窒化物半導体層１２には、例えば、絶縁性であり、緩衝層２との界面において、伝導帯のバンド不連続ΔＥｖに起因するエネルギー障壁を形成する、バンド・ギャップ・エネルギーＥｇの大きな窒化物半導体からなる層を採用する。その際、第１の窒化物半導体層３／第４の窒化物半導体層１２／第１の窒化物半導体層３／基板は、ｎ-層／Ｉ層／ｎ-層／ｐ+基板の構造を形成するため、ｐ型導電性の基板１から第１の窒化物半導体層３への正孔の注入は防止される。
【０２７８】
従って、図１５に示す構造の本発明の第３の形態の電界効果トランジスタでは、ドレイン電極７に、高いドレイン電圧Ｖdsを印加する際、「ＯＦＦ状態」において、導電性の基板１から、導電性の基板１中のキャリア（電子または正孔）に対するエネルギー障壁となるバリア層である、第４の窒化物半導体層１２を超えたキャリア（電子または正孔）の注入は防止されている。
【０２７９】
例えば、ｎ-層／ｐ+基板のｎ-ｐ+接合では、ｐ+基板における、伝導帯端エネルギーＥｃ（ｐ+）とフェルミ・レベル・エンルギーＥfの差違（Ｅｃ（ｐ+）−Ｅf）と、ｎ-層における、伝導帯端エネルギーＥｃ（ｎ-）とフェルミ・レベル・エンルギーＥfの差違（Ｅｃ（ｎ-）−Ｅf）との間に差違ある。従って、ｎ-ｐ+接合には、｛（Ｅｃ（ｐ+）−Ｅf）−（Ｅｃ（ｎ-）−Ｅf）｝に相当するビルト・イン・ポテンシャルｅＶbuilt-in（ｎ-／ｐ+）が生成されている。また、ｎ-層／Ｉ層／ｎ-層の部分は、トンネル・ダイオードに相当する構造を構成している。ｎ-層／Ｉ層／ｎ-層／ｐ+基板の構造に正の電圧を印加した場合、ｎ-層／ｐ+基板のｎ-ｐ+接合には、順バイアスが印加され、残りの電圧は、ｎ-層／Ｉ層／ｎ-層の部分に印加される。ｎ-層／ｐ+層部分のｎ-ｐ+接合を流れる、逆方向電流が制限されているため、ｐ型導電性の基板１から第１の窒化物半導体層３への正孔の注入は防止される。
【０２８０】
図１５に示す構造の本発明の第３の形態の電界効果トランジスタでは、導電性の基板１を、ソース電極６と同電位としているため、ドレイン電極７に、高いドレイン電圧Ｖdsを印加する際、第２の窒化物半導体層４、第１の窒化物半導体層３中に形成される電界は、ゲート電極８が位置する横方向に分布するだけでなく、縦方向にも分布する。その結果、ゲート電極８のドレイン端付近での電界の集中を緩和する効果が得られる。
【０２８１】
高抵抗基板を使用する、横型電界効果トランジスタを高電圧動作する際には、チャネル層中に存在する深い準位に電子の捕獲が生じることに起因して、チャネル層の電位の変動と、それに伴うチャネル狭窄に因って、オン抵抗の増加がしばしば観測される。一方、図１５に示す構造の本発明の第３の形態の電界効果トランジスタでは、導電性基板の電位は、ソース電極の電位と等しくなっており、さらに、キャリア（電子または正孔）に対するエネルギー障壁となるバリア層を設けているので、チャネル層中に存在する深い準位に、電子あるいは正孔が捕獲されても、チャネル層自体の電位は、大きく変動することはない。従って、図１５に示す構造の本発明の第３の形態の電界効果トランジスタでは、チャネル層の電位の変動と、それに伴うチャネル狭窄に起因する、オン抵抗の増加も回避される。
【０２８２】
（第５の実施形態）
図１５は、第５の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第５の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
【０２８３】
基板１として、ｎ型導電性のＳｉ基板を用いている。例えば、（１１１）面ｎ型Ｓｉ基板上に、（０００１）面成長した、緩衝層２、第４の窒化物半導体層１２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５を順次エピタキシャル成長により形成する。
【０２８４】
（１１１）面ｎ型Ｓｉ基板上に、例えば、核生成層として、膜厚４ｎｍのＡｌＮバッファ層、引き続き、ＡｌＧａＮ／ＧａＮ周期層を１０００ｎｍ形成し、このＡｌＮバッファ層とＡｌＧａＮ／ＧａＮ周期層を、緩衝層２として利用する。ＡｌＧａＮ／ＧａＮ周期層上に、第４の窒化物半導体層１２として、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚４０ｎｍのｐ+−ＡｌＧａＮ層を形成する。このバリア層に利用する、ｐ+−ＡｌＧａＮ層中に、添加されるＺｎ濃度は、１０19ｃｍ-3に選択する。第１の窒化物半導体層３として、膜厚１０００ｎｍのＧａＮ層、第２の窒化物半導体層４として、Ａｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのＡｌＧａＮ層を形成する。さらに、第３の窒化物半導体層５として、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚３０ｎｍのｐ+−ＡｌＧａＮ層を形成する。このｐ+−ＡｌＧａＮ層中に、添加されるＺｎ濃度も、１０19ｃｍ-3に選択する。
【０２８５】
ドレイン電極領域をレジストでカバーして、それ以外の領域の第３の窒化物半導体層５をエッチング除去する。このｐ+−ＡｌＧａＮ層の選択的エッチングには、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを利用する。
【０２８６】
露呈されたＡｌＧａＮ層の表面に形成するソース電極６として、Ｔｉ、Ａｌ金属を蒸着、リフトオフ工程を用いて形成する。ｐ+−ＡｌＧａＮ層の表面に形成するドレイン電極７として、Ｎｉ、Ａｕ金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、６５０℃で熱処理することにより、オーミック性のコンタクトを形成している。
【０２８７】
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ１μｍのレジスト膜をマスクとして、加速電圧：１００ｋＶ，注入密度：４×１０14  ｃｍ-2を選択している。素子分離の後、プラズマＣＶＤ法によりＳｉＮ膜２００ｎｍを形成する。このＳｉＮ膜に、リセス部を形成するための開口部を形成する。リセス部のＳｉＮ膜を、開口幅２．０μｍで六フッ化イオウ（ＳＦ6）ガスを主成分としたＩＣＰプラズマを用いて除去する。このＳｉＮ膜の開口部に露呈しているＡｌＧａＮ層を、三塩化ホウ素（ＢＣｌ3）ガスを主成分としたＩＣＰプラズマを用いて、２０ｎｍエッチング除去して、リセス部を形成する。従って、リセス部の直下においては、ＡｌＧａＮ層の厚さは、１０ｎｍとなる。
【０２８８】
その後、ゲート絶縁膜として、例えば、プラズマＣＶＤ法によりＳｉＮ膜を２０ｎｍ形成する。リセス部の側壁を被覆する、ＳｉＮ膜の膜厚は、２０ｎｍとなっている。なお、リセス部の深さ２０ｎｍと、ＳｉＮ膜の膜厚２０ｎｍが等しいため、リセス部の底面を被覆するＳｉＮ膜の表面と、リセス部以外のＡｌＧａＮ層の表面は、同じレベルに位置している。
【０２８９】
ゲート電極８を、例えば、Ｎｉ２０ｎｍ，Ａｕ２００ｎｍを蒸着、リフトオフして形成する。その際、リセス部に、ゲート絶縁膜を介して、埋め込むように形成されているゲート電極８は、（２．０μｍ−２×２０ｎｍ）に相当するゲート長を有する。
【０２９０】
なお、リフトオフにより形成される電極の幅は、２．０μｍに選択されている。従って、リセス部以外のＡｌＧａＮ層の表面は、この電極によって被覆されていない状態となっている。すなわち、リセス部のドレイン電極７側には、フィールドプレート電極に相当する構造は設けられていない。
【０２９１】
また、リセス部のドレイン電極７側の端から、第３の窒化物半導体層５のゲート電極側の端までの幅は、１０μｍに選択している。第３の窒化物半導体層５自体の幅は、１００μｍに選択している。リセス部のドレイン電極７側の端から、ドレイン電極７のゲート電極側の端までの幅は、１５μｍに選択している。一方、リセス部のソース電極６側の端から、ソース電極６のゲート電極側の端までの幅は、１μｍに選択している。
【０２９２】
リセス部の底面において、ゲート電極８の直下のＡｌＧａＮ層の厚さと、ゲート長の比率は、（２．０μｍ−２×２０ｎｍ）／１０ｎｍである。
【０２９３】
また、ｎ型導電性のＳｉ基板１と、ソース電極６との間の接続には、下記のビア・ホール接続を利用している。ｎ型Ｓｉ基板１の裏面から、ソース電極６に向けて、直径８０μｍの貫通孔を六フッ化イオウ（ＳＦ6）ガスを主成分としたＩＣＰプラズマを形成する。この直径８０μｍ、深さ２００μｍの貫通孔に、Ａｕをメッキすることにより、ビア・ホール接続を行っている。
【０２９４】
ｎ型Ｓｉ基板１の裏面には、Ｔｉ／Ａｌからなるオーミック性の裏面電極が形成されている。また、貫通孔の側壁面には、基板１、緩衝層２、第４の窒化物半導体層１２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５の側端面が露呈している。Ａｕメッキ膜と、前記基板１、緩衝層２、第４の窒化物半導体層１２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５の側端面とが、直接電気的に接することを防止するため、貫通孔の側壁面は、スパッタ法で形成されたＴｉ／Ｐｔ／Ａｕ膜で被覆する構造を採用している。
【０２９５】
対比のため、図１に例示する構造を有する、本発明の第１の形態の電界効果トランジスタを、以下の手順で作製する。
【０２９６】
図１に例示する構造を有する、本発明の第１の形態の電界効果トランジスタは、上記の第５の実施形態の電界効果トランジスタに対して、次の点を変更した構造となっている。基板１として、（１１１）面ｎ型Ｓｉ基板に代えて、（１１１）面高抵抗Ｓｉ基板を利用している。また、第４の窒化物半導体層１２として利用する、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚４０ｎｍのｐ+−ＡｌＧａＮ層を有していない。従って、基板１の表面に、緩衝層２を介して、第１の窒化物半導体層３が形成されている。
【０２９７】
なお、高抵抗Ｓｉ基板の裏面と、ソース電極６とは、上記の第５の実施形態の電界効果トランジスタと同様に、ビア・ホール接続を行っている。すなわち、高抵抗Ｓｉ基板の裏面に裏面電極を設け、ソース電極６と電気的に接続し、同電位としている。
【０２９８】
第５の実施形態の電界効果トランジスタと、前記の図１の構造を有する、本発明の第１の形態の電界効果トランジスタについて測定される、オン抵抗のドレイン・ストレス電圧依存性を対比して、図１６に示す。
【０２９９】
このオン抵抗のドレイン・ストレス電圧依存性の測定は、下記の条件で実施する。ゲート電圧Ｖgs＝０Ｖの「ＯＦＦ状態」において、ドレイン電極７に印加するドレイン電圧Ｖdsとして、パルス幅（ストレス時間）２０ｍｓｅｃのパルス状のドレイン・ストレス電圧を、繰り返し周期１００ｍｓｅｃで、延べ１ｓｅｃ間印加する。その後、オン抵抗を、ゲート電圧Ｖgs＝８Ｖの「ＯＮ状態」において、ドレイン電圧Ｖds＝１０Ｖにおける、ドレイン電流密度Ｉd（Ａ／ｍｍ）の測定値から、ΔＶds／ΔＩdとして、算出する。
【０３００】
前記の図１の構造を有する、本発明の第１の形態の電界効果トランジスタは、前記のオン抵抗のドレイン・ストレス電圧依存性の測定条件においては、ドレイン・ストレス電圧が８０Ｖを超えると、オン抵抗の急激な増加を示している。それに対して、第５の実施形態の電界効果トランジスタは、前記のオン抵抗のドレイン・ストレス電圧依存性の測定条件においては、ドレイン・ストレス電圧が２００Ｖ以下の範囲では、オン抵抗の急激な増加を示していない。
【０３０１】
図１５に示す第５の実施形態の電界効果トランジスタは、電力制御用デバイスに要求される、高いドレイン電流密度、正のゲート電圧１０Ｖ印加時の低いゲート電流密度の二つの条件を満たしている。さらに、ゲート電圧Ｖgs＝０Ｖの「ＯＦＦ状態」において、２００Ｖの高いドレイン・ストレス電圧を印加しても、「ＯＮ状態」のオン抵抗は低く保たれている。従って、高いドレイン電圧Ｖdsを用いて、高電圧動作する際にも、低損失動作可能な電力制御用デバイスとして利用可能である。
【０３０２】
第５の実施形態の電界効果トランジスタでは、基板として、ｎ型導電性の（１１１）面Ｓｉ基板を用いて、その上に、（０００１）面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、（０００１）面成長したIII族窒化物のエピタキシャル膜を形成でき、ｎ型導電性の基板であれば、（１１１）面ｎ型Ｓｉ基板に代えて、ＳｉＣのｎ型導電性基板、ＺｒＢのｎ型導電性基板等を利用することができる。
【０３０３】
さらに、ｎ型導電性基板に代えて、ｐ型導電性基板を利用する際には、第４の窒化物半導体層１２として、Ｚｎ−ドープＡｌ0.20Ｇａ0.80Ｎ（Ａｌ組成０．２０）からなる膜厚４０ｎｍのｐ+−ＡｌＧａＮ層に代えて、膜厚４０ｎｍのＡｌ0.30Ｇａ0.70Ｎ（Ａｌ組成０．３０）層を用いることで、同等の特性を達成することができる。その際、その表面に、（０００１）面成長したIII族窒化物のエピタキシャル膜を形成でき、低抵抗のｐ型導電性の基板であれば、ｐ型Ｓｉ基板、ＳｉＣのｐ型導電性基板、ＺｒＢのｐ型導電性基板等を利用することもできる。
【産業上の利用可能性】
【０３０４】
本発明は、電力制御用デバイスに適用可能なノーマリ・オフ型電界効果トランジスタの作製に利用できる。
【図面の簡単な説明】
【０３０５】
【図１】本発明の第１の形態の電界効果トランジスタの構造を模式的に示す断面図である。
【図２】本発明の第１の形態の電界効果トランジスタにおいて、そのドレイン電極付近のエネルギーバンド図を模式的に示す図である。
【図３】本発明の第１の形態の電界効果トランジスタにおいて、ゲート電圧Ｖgs＝０Ｖ、ドレイン電圧Ｖds＝１００Ｖを印加する際、トランジスタ内部に形成される横方向の電位分布、電子・正孔分布、ならびに正孔濃度分布を模式的に示す断面図である。
【図４】本発明にかかる第１の実施形態の電界効果トランジスタの構造を模式的に示す断面図である。
【図５】従来のＭＩＳ型ノーマリ・オフ・電界効果トランジスタの構造を模式的に示す断面図である。
【図６】従来のｐ+ゲート・ノーマリ・オフ・電界効果トランジスタの構造を模式的に示す断面図である。
【図７】本発明の第１の形態の電界効果トランジスタと、従来のＭＩＳ型ノーマリ・オフ・電界効果トランジスタ、ｐ+ゲート・ノーマリ・オフ・電界効果トランジスタにおける、ドレイン電流のゲート電圧に対する依存性（Ｉd−Ｖgs特性）を対比して示す図である。
【図８】本発明の第１の形態の電界効果トランジスタと、従来のＭＩＳ型ノーマリ・オフ・電界効果型トランジスタ、ｐ+ゲート・ノーマリ・オフ・電界効果型トランジスタにおける、ゲート電流のゲート電圧に対する依存性（ゲートリーク電流特性）を対比して示す図である。
【図９】本発明にかかる第２の実施形態の電界効果トランジスタの構造を模式的に示す断面図である。
【図１０】本発明にかかる第３の実施形態の電界効果トランジスタの構造を模式的に示す断面図である。
【図１１】本発明の第２の形態の電界効果トランジスタの特徴的構造を模式的に示す平面図と断面図である。
【図１２】本発明の第２の形態の電界効果トランジスタにおいて、その特徴的構造のドレイン電極付近のエネルギーバンド図を模式的に示す図である。
【図１３】本発明にかかる第４の実施形態の電界効果トランジスタの構造を模式的に示す断面図である。
【図１４】図１に示す構造を有する、本発明の第１の形態の電界効果トランジスタと、本発明にかかる第４の実施形態の電界効果トランジスタにおける、ドレイン電流−ドレイン電圧特性（Ｉd−Ｖds特性）を対比して示す図である。
【図１５】本発明の第３の形態の電界効果型トランジスタの構造を模式的に示す断面図である。
【図１６】図１に示す構造を有する、本発明にかかる第１の形態の電界効果型トランジスタと、本発明にかかる第５の実施形態の電界効果型トランジスタにおける、オン抵抗のドレイン・ストレス電圧印加による劣化特性を対比して示す図である。
【符号の説明】
【０３０６】
１…基板（ＳｉＣ，サファイア，Ｓｉ等）
２…緩衝層
３…第１の窒化物半導体層
４…第２の窒化物半導体層
５…第３の窒化物半導体層
６…ソース電極
７…ドレイン電極
８…ゲート電極
９…絶縁膜
１０…正孔
１１…電子
１２…第４の窒化物半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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