(57)【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記化合物半導体基板上方に形成されたエピタキシャル積層であって、チャネル層、該チャネル層上方の低抵抗化用キャップ層を含むエピタキシャル積層と、
前記チャネル層にオーミック接触を形成する、ソース電極とドレイン電極と、
前記ソース電極とドレイン電極の間で前記キャップ層を除去して形成されたリセスと、
前記リセスから離れる方向に前記キャップ層のエッジから後退した位置、又はエッジと同一位置に端部を持つ、前記キャップ層上面上に形成された第１の絶縁膜と、
前記リセスの半導体表面、前記第１の絶縁膜を覆って形成され、ゲート電極用開口を有する第２の絶縁膜と、
前記ゲート電極用開口を介して前記リセス上に形成されたゲート電極と、
を有し、前記第１の絶縁膜の前記キャップ層エッジからの後退量が、前記ソース電極側で前記ドレイン電極側より大きい化合物半導体装置。
【請求項２】
前記ドレイン側で、前記第１の絶縁膜の端部と前記キャップ層エッジとの間の距離が、２０ｎｍ以下である請求項１記載の化合物半導体装置。
【請求項３】
前記第２の絶縁膜が、前記第１の絶縁膜より薄い請求項１または２記載の化合物半導体装置。
【請求項４】
前記チャネル層と前記キャップ層との間に形成されたキャリア供給層をさらに有し、
高電子移動度トランジスタを構成する請求項１〜３のいずれか１項記載の化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置に関し、特に化合物半導体基板を用いて形成した、高電子移動度トランジスタ（ＨＥＭＴ）等の化合物半導体装置に関する。
【背景技術】
【０００２】
ＩｎＰ基板を用いたＨＥＭＴの１種においては、ＩｎＰ基板上にバッファ層、チャネル（電子走行）層、キャリア（電子）供給層、を積層した後、コンタクト用のキャップ層を形成し、ゲート電極下方ではキャップ層を除去し、キャリア供給層上にＴ型ゲート電極を形成した構造が採用される。ウェットエッチング工程において、化合物半導体層表面とレジスト層との密着性を確保するためには、化合物半導体表面に絶縁膜を形成することが望まれる。
【０００３】
特開平６−２３２１７９号は、キャップ層上に絶縁層を積層し、絶縁層中に開口を形成し、開口からキャップ層をウェットエッチングし、開口を介してゲート電極を形成する方法、構造を開示する。以下、図６Ａ〜６Ｅを参照して、説明する。
【０００４】
図６Ａに示す構造を、図６Ｂ〜６Ｅに示す製造工程を介して作成する。
【０００５】
図６Ｂに示すように、分子線エピタキシ（ＭＢＥ）や有機金属気相エピタキシ（ＯＭＶＰＥ）により、半絶縁性ＩｎＰ基板１１０上に、ノンドープのＩｎＰまたはＩｎＰと格子整合するＩｎＡｌＡｓからなるバッファ層１１１を約３０００Å、バッファ層１１１上に、ＩｎＧａＡｓからなるチャネル層１１２を約１５０Å、チャネル層１１２上に、電子濃度が５×１０18／ｃｍ3 のＩｎ0.52Ａｌ0.48Ａｓからなる電子供給層１１３を４００Å、電子供給層１１３上に、電子濃度が５×１０18／ｃｍ3 のＩｎ0.53Ｇａ0.47Ａｓからなるキャップ層１１４を１００Å成長する。尚、チャネル層１１２はＩｎＰであってもよい。
【０００６】
図６Ｃに示すように、ドレインとソースのオーミック電極１１５，１１６をキャップ層１１４上の所定領域に蒸着で形成し、アロイ処理によりオーミック電極１１５，１１６下に高濃度のｎ型の層を形成する。次に、プラズマＣＶＤにより、ＳｉＮの絶縁膜１７を約５００〜１０００Åの厚さに形成する。ＳｉＮよりも低温で形成することができる絶縁材、例えばＳｉＯ2 やＳｉＯＮを適用してもよい。
【０００７】
図６Ｄに示すように、フォトリソグラフィにより、開口を有するフォトレジスト膜ＦＡを形成し、フォトレジスト膜ＦＡをエッチングマスクとして絶縁膜１１７をエッチングし、開口Ａ1となる部分を除去する。この開口Ａ1を形成した絶縁膜１１７が後述するリセスエッチングを行う際のマスクとなり、かつゲートのチャネル長およびチャネル幅を規定することとなる。開口Ａ1を形成した後、フォトレジスト膜ＦＡは除去する。
【０００８】
図６Ｅに示すように、フォトリソグラフィにより、開口Ａ1 を含んでそれよりも更に広い領域Ｂ1 に開口を有するフォトレジスト膜ＦＢを形成する。フォトレジスト膜ＦＢを形成した後、絶縁膜１１７をマスクとして、キャップ層１１４をリセスエッチングする。絶縁膜１１７の開口Ａ1 よりも広いリセスをキャップ層１１４に形成する。このリセスエッチングには、リン酸水溶液と過酸化水素水のエッチング液を適用できる。電子供給層１１３にもリセス構造が形成される。
【０００９】
次に、夫々５００Å／５００Å／５０００Åの厚さでＴｉ／Ｐｔ／Ａｕを順次に真空蒸着し、リフトオフにより不要なフォトレジストＦＢを除去することにより、Ｔ型ゲート電極を残す。
【００１０】
このようにして、図６Ａに示すショットキゲート電極１１８を形成する。ショットキゲート電極１１８の脚部は、絶縁膜１１７の開口部Ａ1 に沿って矩形状に形成され、電子供給層１１３には接触するが、キャップ層１１４には接触しない。開口Ａ1 はショットキゲート電極１１８により密閉され、リセス構造による内部空隙は、外部雰囲気から完全に遮断される。
【００１１】
図６Ａ〜６Ｅに示す構造、製造方法によれば、リセスエッチングのマスクとして用いたＳｉＮ膜がゲート電極の配置を制約する。ＳｉＮ膜の開口位置よりも、ゲート電極をキャップ層側面に近づけることはできない。ゲート電極に対してリセス構造は対称的であり、ゲート電極をソース電極に近付け、ドレイン電極から離して、ソース抵抗を低減し、ドレイン耐圧を向上するドレインオフセット構造を実現することはできない。
【００１２】
国際公開ＷＯ  ０３／０６７７６４号は、キャップ層の上にホスホシリケートガラス（ＰＳＧ）等でダミーパターンを形成し、その上にＳｉＮ膜を堆積し、ソース、ドレインに対して非対称な、ゲート電極を配置したい、位置でキャップ層に達する開口をＳｉＮ膜に形成し、開口からダミーパターンをエッチング除去する。開口からオフセットした、ダミーパターンを除去した部分からその下のキャップ層をエッチングし、ドレインオフセット構造を実現することを提案する。
【００１３】
キャップ層に形成したリセス上方に庇状のＳｉＮ膜が存在すること、ゲート電極がＳｉＮ膜に接することは、特開平６−２３２１７９号と同様である。ドレインオフセット構造を実現できるが、ゲート電極の配置はＳｉＮ膜の庇構造に制限され、ゲート電極と庇状ＳｉＮ膜との間には寄生容量が発生する。
【００１４】
ＧａＮまたはＧａＮ系化合物半導体を用いた化合物半導体装置の開発が活発である。ＧａＮは、バンドギャップが３．４ｅＶと高く、高耐圧動作が可能である。ＧａＮは高耐圧であり、例えば携帯電話の基地局用高電子移動度トランジスタ（ＨＥＭＴ）等、高電圧、高速動作が要求される用途での応用が期待されている。サファイア、ＳｉＣ，ＧａＮ，Ｓｉ等の基板上に、ＧａＮ／ＡｌＧａＮを結晶成長し、ＧａＮ層を電子走行層とするＧａＮ−ＨＥＭＴが種々報告されている。現在、電流オフ時の耐圧として３００Ｖを超える値が報告されている。ＳｉＣ基板を用いたＧａＮ−ＨＥＭＴにおいて最も良好な出力特性が得られている。ＳｉＣの熱伝導率が高いことが寄与している。高速動作ＧａＮデバイスを作製するためには、寄生容量を制限するため、半絶縁性ＳｉＣ基板を用いる。
【００１５】
ＧａＮ−ＨＥＭＴにおいても、キャップ層にリセスを形成し、リセス上にゲート電極を形成する構造が可能である。この場合、ＩｎＰ基板を用いたＨＥＭＴと同様、リセス上に張り出す絶縁膜の庇が形成される。
【００１６】
【特許文献１】特開平６−２３２１７９号公報
【特許文献２】国際公開ＷＯ  ０３／０６７７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、絶縁膜をマスクとしてキャップ層をリセスエッチングするが、庇状絶縁膜は残らない化合物半導体装置を提供することである。
【００１８】
本発明の他の目的は、キャップ層に形成したリセスとゲート電極との相対的配置を高い自由度で選択できる化合物半導体装置を提供することである。
【００１９】
ＩｎＰ基板上に形成した化合物半導体素子は、素子分離領域をエッチングして素子領域をメサ状に残すことが望ましい。
【００２０】
本発明のさらに他の目的は、素子領域周辺をエッチングして素子分離を行ない、かつ優れた特性を有する化合物半導体装置を提供することである。
【課題を解決するための手段】
【００２１】
本発明の１観点によれば、
化合物半導体基板と、
前記化合物半導体基板上方に形成されたエピタキシャル積層であって、チャネル層、該チャネル層上方の低抵抗化用キャップ層を含むエピタキシャル積層と、
前記チャネル層にオーミック接触を形成する、ソース電極とドレイン電極と、
前記ソース電極とドレイン電極の間で前記キャップ層を除去して形成されたリセスと、
前記リセスから離れる方向に前記キャップ層のエッジから後退した位置、又はエッジと同一位置に端部を持つ、前記キャップ層上面上に形成された第１の絶縁膜と、
前記リセスの半導体表面、前記第１の絶縁膜を覆って形成され、ゲート電極用開口を有する第２の絶縁膜と、
前記ゲート電極用開口を介して前記リセス上に形成されたゲート電極と、
を有し、前記第１の絶縁膜の前記キャップ層エッジからの後退量が、前記ソース電極側で前記ドレイン電極側より大きい化合物半導体装置
が提供される。
【発明の効果】
【００２３】
ゲート電極形成領域のキャップ層を絶縁膜マスクを用いてエッチングしてリセスを形成するが、庇状に残る絶縁膜は除去するので、ゲート電極配置の自由度が向上する。
【００２４】
電子線レジスト層を多重露光し、リセス形成用開口を形成した後、同一電子線レジスト層を用い、リセス形成用開口を拡大して庇除去用開口を形成するので、工程数増加を抑制し、精度を向上することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施例を説明する。
【００２６】
図１Ａ〜１Ｐは、第１の実施例による化合物半導体装置の製造方法の主要工程を示す基板の断面図であり、図２Ａ〜２Ｄは製造工程に用いるレジストパターンの平面形状を概略的に示す基板の平面図である。
【００２７】
図１Ａに示すように、半絶縁性（si）ＩｎＰ基板１１の上に、有機金属気相成長（ＭＯＣＶＤ）により、厚さ５０ｎｍ以上の真性（ｉ）−ＩｎＡｌＡｓバッファ層１２、厚さ５ｎｍ以上のｉ−ＩｎＧａＡｓチャネル（電子走行）層１３、ｉ−ＩｎＡｌＡｓスペーサ層１４ａ、５×１０１２ｃｍ−２のプレーナドープ１４ｂ、ｉ−ＩｎＡｌＡｓバリア層１４ｃ、例えば厚さ２ｎｍ〜６ｎｍのＩｎＰエッチストッパ層１５、例えば厚さ５０ｎｍのコンタクト用ｎ−ＩｎＧａＡｓキャップ層１６を成長する。バッファ層１２、チャネル層１３の厚さの上限は特にないが、実用的には上限厚さは３μｍであろう。ｉ−ＩｎＡｌＡｓスペーサ層１４ａ、５×１０１２ｃｍ−２のプレーナドープ１４ｂ、ｉ−ＩｎＡｌＡｓバリア層１４ｃをまとめてキャリア供給層１４と考えることもできる。キャリア供給層１４の厚さは、５ｎｍ〜３０ｎｍであり、例えば、ｉ−ＩｎＡｌＡｓスペーサ層１４ａの厚さは３ｎｍ、ｉ−ＩｎＡｌＡｓバリア層１４ｃの厚さは６ｎｍである。キャリア供給層１４をｉ−ＩｎＡｌＡｓスペーサ層１４ａとｎ−ＩｎＡｌＡｓ層１４ｃの積層で構成してもよい。ｎ−ＩｎＧａＡｓキャップ層１６のキャリア濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば１×１０１９ｃｍ−３である。キャップ層はその上に形成するソース電極、ドレイン電極のコンタクト抵抗を低減（低抵抗化）する。ＩｎＰエッチストッパ層１５は省略してもよい。
【００２８】
ＭＯＣＶＤに用いるソースガスは、例えば、Ｉｎ用トリメチルインジウム（ＴＭＩｎ）、Ａｌ用トリメチルアルミニウム（ＴＭＡｌ）、Ｇａ用トリエチルガリウム（ＴＥＧａ）、Ａｓ用アルシン（ＡｓＨ３）、Ｐ用ホスフィン（ＰＨ３）、ｎ型不純物Ｓｉ用シラン（ＳｉＨ４）ないしジシラン（Ｓｉ２Ｈ６）である。
【００２９】
ｎ−ＩｎＧａＡｓキャップ層１６の上に、ホトリソグラフィにより、素子領域を画定するレジストパターンＲＰ１を形成する。
【００３０】
図２Ａは、レジストパターンＲＰ１の平面形状の例を概略的に示す。矩形状のレジストパターンＲＰ１が素子領域を画定し、その周囲に露出している領域が素子分離領域となる。素子領域の寸法は、例えば図中左右方向であるソース−ドレイン方向の寸法が１０μｍであり、図中縦方向であるゲート幅方向が５０μｍである。図示の都合上、縦方向を縮小して示している。
【００３１】
図１Ａに戻り、レジストパターンＲＰ１をエッチングマスクとし、燐酸と過酸化水素水の混合液でエピタキシャル積層をチャネル層１３まで、ウェットエッチングする。その後、レジストパターンＲＰ１は除去する。
【００３２】
図１Ｂに示すように、ｉ−ＩｎＧａＡｓチャネル層１３、ＩｎＡｌＡｓキャリア供給層１４、ＩｎＰエッチストッパ層１５、ｎ−ＩｎＧａＡｓキャップ層１６で形成された素子領域メサＭＳが形成される。
【００３３】
図１Ｃに示すように、ｎ−ＩｎＧａＡｓキャップ層１６上にソース電極、ドレイン電極をリフトオフで形成するための開口を有するレジストパターンＲＰ２をホトリソグラフィにより形成する。
【００３４】
図２Ｂは、レジストパターンＲＰ２の平面形状を概略的に示す。メサＭＳ上に２つの矩形開口ＡＰを有するレジストパターンが形成される。ソース／ドレイン電極を画定する開口ＡＰは、ソース／ドレイン電極間に２μｍの間隔をおいて、対向配置される。
【００３５】
図１Ｃに戻り、基板上方からｎ−ＩｎＧａＡｓキャップ層１６上に、例えば厚さ２０ｎｍのＴｉ層、厚さ５０ｎｍのＰｔ層、厚さ２００ｎｍのＡｕ層を蒸着し、オーミック電極層１９を形成する。レジストパターンＲＰ２上の金属層をレジストパターンＲＰ２と共に除去し、リフトオフにより、オーミック電極１９を残す。必要に応じてアニールを行い、オーミック特性を確保する。
【００３６】
図１Ｄに示すように、オーミック電極１９を形成したメサＭＳを覆うように、第１の絶縁膜２１をプラズマＣＶＤにより堆積する。第１の絶縁膜２１は、例えばＳｉＮ膜であり、厚さ１０ｎｍ〜５０ｎｍ、例えば厚さ２０ｎｍである。
【００３７】
図１Ｅに示すように、基板上に電子線レジスト層を塗布し、異なるドーズ量で描画してレジストパターンＲＰ３を形成する。例えば、日本ゼオン製電子線レジストＺＥＰ５２０−Ａ７を厚さ３００ｎｍスピンコートし、１８０℃で３分間ベークする。リセス領域開口用パターンＡＰ１を高ドーズ量、例えば２５０μＣ／ｃｍ２で描画する。さらに、リセス形成用エッチングで形成される第１の絶縁膜の庇を除去するための拡張開口形成用パターンＡＰ２をパターンＡＰ１の両側に例えば幅５０ｎｍづつ、低ドーズ量、例えば１２５μＣ／ｃｍ２で描画する。
【００３８】
図２Ｃは、レジストパターンＲＰ３の平面形状を示す。メサＭＳを横断し、両側の段差部に達する高ドーズ量リセス領域開口用パターンＡＰ１が形成される。パターンＡＰ１の短辺は例えば０．２μｍ（２００ｎｍ）とする。さらに開口を両側にそれぞれ５０ｎｍ拡張する低ドーズ量拡張開口形成用パターンＡＰ２が形成される。
【００３９】
同一の電子線描画工程でパターンＡＰ１，ＡＰ２を描画すると、通常のＥＢ露光装置で１０ｎｍの精度が得られる。通常のＥＢ露光装置で異なるＥＢ露光工程で得られる精度約３０ｎｍより著しく高い精度である。なお、高精度のＥＢ露光装置を用いれば、異なる露光工程で１０ｎｍの精度を得ることもできる。
【００４０】
図１Ｆに示すように、電子線描画後、まず低溶解度現像液（例えば日本ゼオン製：ＺＭＤ−Ｂ）を用いて、高ドーズ量描画領域のみを現像し、第１の開口ＡＰ１を形成する。このレジストパターンをＲＰ３Ａとする。低溶解度現像液とは、高ドーズ量領域を開口させるが、低ドーズ量領域を開口させるに至らない溶解力を持った現像液である。
【００４１】
レジストパターンＲＰ３Ａをエッチングマスクとし、ＳＦ６またはＣＦ４をエッチャントとしたドライエッチングにより、第１の開口ＡＰ１内に露出している第１の絶縁膜２１を除去する。第１の開口ＡＰ１を転写した開口が形成される。
【００４２】
図１Ｇに示すように、レジストパターンＲＰ３Ａ、エッチされた第１の絶縁膜２１をマスクとして、リン酸と過酸化水素水、水の混合液を用いたウェットエッチングによりｎ−ＩｎＧａＡｓキャップ層１６をエッチングする。クエン酸系エッチャントを用いたウェットエッチングを併せて用いてもよい。ＩｎＰエッチストッパ層１５はエッチストッパとして機能する。ｎ−ＩｎＧａＡｓキャップ層１６はサイドエッチされ、第１の絶縁膜２１の開口より幅の広いリセスＲＣが形成される。リセスを画定するｎ−ＩｎＧａＡｓキャップ層１６のエッジから第１の絶縁膜２１が庇状に突出する。
【００４３】
図１Ｈに示すように、高溶解度現像液（例えば日本ゼオン製：ＺＥＰ−ＳＤ）を用いて、低ドーズ量描画領域を現像し、第２の開口ＡＰ２を形成する。このレジストパターンをＲＰ３Ｂとする。第１の絶縁膜２１の庇部分および隣接するキャップ層１６エッジ近傍上部分が露出する。第２の開口ＡＰ２は、例えば第１の開口ＡＰ１を両側に幅５０ｎｍづつ拡げたものである。高溶解度現像液とは、低ドーズ量領域までも開口させる溶解力を持った現像液である。
【００４４】
図１Ｉに示すように、レジストパターンＲＰ３Ｂをエッチングマスクとし、ＳＦ６またはＣＦ４をエッチャントとしたドライエッチングにより、開口ＡＰ２内に露出している第１の絶縁膜２１を除去する。
【００４５】
図１ＪはレジストパターンＲＰ３Ｂを除去した状態を示す。キャップ層１６にリセスＲＣが形成され、絶縁膜２１は、キャップ層１６上面のリセス側エッジから後退した位置にのみ存在し、庇は消滅している。庇が消滅しているので、ゲート電極はリセス内の任意の位置に形成できる。但し、リセスには半導体表面が露出している。半導体表面は絶縁膜でパッシベートすることが好ましい。絶縁膜はレジスト層の密着性も増加する。
【００４６】
図１Ｋに示すように、基板全面上に、例えば厚さ２０ｎｍの窒化シリコン膜である第２の絶縁膜２２をプラズマＣＶＤで堆積する。リセスに露出した半導体表面は第２の絶縁膜２２で覆われる。
【００４７】
図１Ｌに示すように、ゲート電極形成用の３層ＥＢレジストパターンＲＰ４を形成する。３層のレジスト層を塗布し、最上層にＴ型ゲート電極の幅広部を画定する開口をＥＢ露光、現像し、中間層にＴ型ゲート電極の幅広部収容空間を形成し、最下層にゲート電極のゲート長を規定するＴ型ゲート電極の脚部用開口をＥＢ露光、現像する。ゲート電極用開口は、ソース側キャップ層側面を覆う第２の絶縁膜２２表面（リセス端部）とＴ型ゲート電極狭幅部（脚部）との間隔が例えば３０ｎｍとなるように配置する。ゲート電極がソース電極に近付けられたオフセットゲート電極の配置になる。図中右側には、開口内に露出したメサエッジ部を示す。
【００４８】
図２Ｄは、レジストパターンＲＰ４のＴ型ゲート電極の脚部用開口の形状を概略的に示す。メサＭＳを横断する開口が形成され、メサＭＳ上面と共にメサＭＳ側面も露出する。
【００４９】
図１Ｍに示すように、レジストパターンＲＰ４をエッチングマスクとし、ＳＦ６またはＣＦ４をエッチャントとしたドライエッチングにより、開口内に露出している第２の絶縁膜２２を除去する。
【００５０】
図１Ｎに示すように、クエン酸、過酸化水素水、水の混合液を用いて、開口から侵入させ、ｉ−ＩｎＧａＡｓチャネル層１３をサイドエッチングする。ｉ−ＩｎＧａＡｓチャネル層１３側面が、メサＭＳ側面から後退しエアギャップＡＧを形成する。
【００５１】
図１Ｏに示すように、上方から基板上に、例えば厚さ２０ｎｍのＴｉ層、厚さ５０ｎｍのＰｔ層、厚さ２００ｎｍのＡｕ層を蒸着し、リフトオフによってＴ型ゲート電極２３を形成する。Ｔ型ゲート電極の脚部はソース側キャップ層の側面上の第２の絶縁膜から３０ｎｍの距離まで近接して形成され、上部の幅広部がゲート電極の電気抵抗を低くする。
【００５２】
図１Ｐは、レジストパターンＲＰ４を除去した状態を示す。リセス内の第２の絶縁膜２２を除去した部分にゲート電極２３の脚部が形成され、メサ側部においてはゲート電極とチャネル層１３とはエアギャップＡＧにより分離されている。
【００５３】
第１の実施例においては、１枚の電子線レジストにドーズ量の異なる複数種類のパターンを描画することにより、高精度で複数種類のエッチングマスクを得ることができる。後に作るパターンの第２の開口が、前に作ったパターンの第１の開口を含むという制限は有るが、その他の相対的位置関係は自由である。リセスの形状と、リセス両側のキャップ層上面上の絶縁膜除去領域の選択を自由に行なえる。また、絶縁膜の庇がなくなるので、ゲート電極をリセス内所望の位置に配置できる。
【００５４】
図３Ａに示すように、ソース側に近付けたオフセットゲート電極に代え、リセスＲＣ中央にゲート電極２３を配置してもよい。３層電子線レジスト層に形成するゲート電極用開口の位置を調整するのみで実現できる。
【００５５】
第１の絶縁膜と第２の絶縁膜とが積層される領域では、合計厚さが増加する。ゲート電極近傍では、厚い絶縁膜は寄生容量を増加させる原因になる。第２の絶縁膜２２によって十分な保護効果が得られる場合、その下の第１の絶縁膜２１は省略することもできる。第１の絶縁膜２１を除去すると、絶縁膜表面とゲート電極との間の距離が減少し、寄生容量を低減する効果が得られる。
【００５６】
図３Ｂは、ゲート電極両側の第１の絶縁膜２１を広く除去する形態を示す。例えばソース／ドレイン電極が約２μｍの間隔で対向する場合、図１Ｅ，２Ｃに示すレジストパターンＲＰ３において、低ドーズ量拡張開口形成用パターンＡＰ２をソース／ドレイン電極１９から約１００ｎｍの位置まで拡張し、図１Ｉに示す第１の絶縁膜２１のドライエッチング工程で広く第１の絶縁膜２１を除去する。結果として得られる状態が図３Ｂであり、図１Ｊに対応する。その後、図１Ｋの工程で第１の絶縁膜と同等厚さの第２の絶縁膜２２を堆積し、さらに図１Ｌ以下の工程を行う。ゲート電極近傍において、第１の絶縁膜２１と第２の絶縁膜２２の積層部分を減少ないし消滅させると、ゲート電極の寄生容量が減少し、高周波特性が向上する。
【００５７】
図３Ｃは、第２の絶縁膜に関する第１の変形例を示す。露出した半導体表面は第２の絶縁膜で覆い、パッシベートすると共に、レジスト層との密着性を向上することが好ましいが、高周波特性のためには第２の絶縁膜２２の厚さは薄い方が好ましい。そこで、第１の絶縁膜２１より薄い第２の絶縁膜２２を形成することにより、折衷的解決を行う。例えば、第１の絶縁膜２１が厚さ２０ｎｍのＳｉＮ膜であり、第２の絶縁膜２２は厚さ５ｎｍのＳｉＮ膜とする。
【００５８】
目的によっては、パッシベーション機能はある程度まで犠牲にしてもよいが、レジスト層との密着性は確保したい場合もある。
【００５９】
図３Ｄは、第２の絶縁膜に関する第２の変形例を示す。第２の絶縁膜２２をＳｉ原子の配列した層で形成する。例えば、プラズマ励起周波数１３．５６ＭＨｚ、パワー５０Ｗ，ＳｉＨ４流量１０ｓｃｃｍ、圧力１０００ｍｔｏｒｒ、基板温度２５０℃で、半導体基板表面をＳｉＨ４プラズマに暴露する。この結果、半導体表面にはＳｉ原子が配列する。このＳｉ原子配列層を第２の絶縁膜２２とする。その後、半導体表面の酸素等と反応し、酸化膜が生じる。極めて薄い絶縁膜が形成でき、ゲート電極の寄生容量を極めて低くすることができる。なお、シラン（ＳｉＨ４）プラズマに代え、ジシラン（Ｓｉ２Ｈ６）プラズマを用いることも可能であろう。
【００６０】
図４Ａは、ゲート電極の寄生容量に関して、本発明者らが実験的に測定した結果を概略的に示す断面図である。ドレイン側寄生容量はゲート電極直下に集中し、ソース側容量はソース側の広範な領域に分布する。また、高耐圧、高周波ＨＥＭＴにおいては、ドレインーゲート間に大きな電界集中を生じる。この電界集中は、化学的変化を促進させる。
【００６１】
これらの状況から、ドレイン側半導体表面は、比較的厚い絶縁膜で被覆されている方が信頼性、高周波特性上有利である。
【００６２】
図４Ｂは、これらの要求に答えられる第１の実施例の変形例を示す。例えばソース電極Ｓとドレイン電極Ｄが約２μｍの間隔で対向する場合、図１Ｅ，２Ｃに示すレジストパターンＲＰ３において、低ドーズ量拡張開口形成用パターンＡＰ２をソース側ではソース電極１９から約１００ｎｍの位置まで拡張し、ドレイン側では第１の絶縁膜の庇を消滅させるだけの最小量とする。より具体的には、第１の絶縁膜２１の庇が部分的にでも残るのは好ましくないので、キャップ層１６のゲート電極側エッジから１０ｎｍ後退した位置までドレイン側開口ＡＰ２を形成する。多重電子線描画の精度が１０ｎｍなので、結果として得られる第１の絶縁膜のエッジは、キャップ層１６のゲート電極側エッジから０ｎｍ〜２０ｎｍ（２０ｎｍ以下）後退した位置までの間となる。設計をエッジから２０ｎｍ後退した位置とすれば、第１の絶縁膜が残るのは、キャップ層１６のゲート電極側エッジから１０ｎｍ〜３０ｎｍ後退した位置までの間となる。
【００６３】
図１Ｉに示す第１の絶縁膜２１のドライエッチング工程で、キャップ層１６の上で、ソース側では広く、ドレイン側では狭く第１の絶縁膜を除去する。結果として得られる状態が図４Ｂであり、図１Ｊに対応する。その後、図１Ｋの工程で第１の絶縁膜と同等厚さの第２の絶縁膜２２を堆積し、さらに図１Ｌ以下の工程を行う。ゲート電極のソース側近傍には第１の絶縁膜２１と第２の絶縁膜２２の積層部分が存在しなくなるため、ゲート−ソース間の寄生容量が減少し、高周波特性が向上する。ドレイン側では、キャップ層１６のほぼ全面上で第１の絶縁膜２１と第２の絶縁膜２２の積層が残り、信頼性、高耐圧を実現する。なお、前述のように、第２の絶縁膜を第１の絶縁膜より薄くしてもよいことは当業者に自明であろう。
【００６４】
ゲート電極形成領域にリセスを形成するのはＩｎＰ基板を用いたＨＥＭＴに限らない。以下、第２の実施例による、半絶縁性ＳｉＣ基板上に形成したＧａＮ層を電子走行層（チャネル層）とするＨＥＭＴについて説明する。
【００６５】
図５Ａに示すように、半絶縁性ＳｉＣ基板３１の上に、ＭＯＣＶＤで、ＧａＮ電子走行層３３、ｎ型ＡｌＧａＮ電子供給層３４、ｎ型ＧａＮキャップ層３６をエピタキシャルに成長する。なお、ＧａＮ電子走行層３３とＳｉＣ基板３１との間にバッファ層を形成してもよい。素子領域を囲んで、例えばＡｒをイオン注入し、素子分離領域３７を形成する。
【００６６】
図５Ｂに示すように、ソース／ドレイン電極領域を開口するレジストマスクを用い、ドライエッチングでキャップ層３６をエッチングし、Ｔｉ層を例えば厚さ２０ｎｍ、Ａｌ層を例えば厚さ２００ｎｍ蒸着などにより形成し、リフトオフしてソース／ドレイン電極３９を形成する。必要に応じて合金化熱処理を行なう。
【００６７】
図５Ｃに示すように、基板表面に、例えば窒化シリコン膜である、第１の絶縁膜４１を例えば厚さ２０ｎｍプラズマＣＶＤ等により堆積する。
【００６８】
図５Ｄに示すように、第１の絶縁膜４１の上に電子線レジスト層を塗布し、異なるドーズ量で描画してレジストパターンＲＰ３を形成する。例えば、日本ゼオン製電子線レジストＺＥＰ５２０−Ａ７を厚さ３００ｎｍスピンコートし、１８０℃で３分間ベークする。リセス領域開口用パターンＡＰ１を高ドーズ量、例えば２５０μＣ／ｃｍ２で描画する。さらに、リセス形成用エッチングで形成される第１の絶縁膜の庇を除去するための拡張開口形成用パターンＡＰ２をパターンＡＰ１の両側に例えば幅５０ｎｍづつ、低ドーズ量、例えば１２５μＣ／ｃｍ２で描画する。
【００６９】
図５Ｅに示すように、電子線描画後、まず低溶解度現像液（例えば日本ゼオン製：ＺＭＤ−Ｂ）を用いて、高ドーズ量描画領域のみを現像し、開口ＡＰ１を形成する。このレジストパターンをＲＰ３Ａとする。
【００７０】
レジストパターンＲＰ３Ａをエッチングマスクとし、ＳＦ６またはＣＦ４をエッチャントとしたドライエッチングにより、開口ＡＰ１内に露出している第１の絶縁膜４１を除去する。
【００７１】
レジストパターンＲＰ３Ａ、エッチされた第１の絶縁膜４１をマスクとし、エッチャントとして水酸化カリウム（ＫＯＨ）水溶液を用いたウェットエッチングによりｎ−ＧａＮキャップ層３６をエッチングする。ｎ−ＧａＮキャップ層３６はサイドエッチされ、第１の絶縁膜４１の開口より幅の広いリセスＲＣが形成される。リセスを画定するｎ−ＧａＮキャップ層３６のエッジから第１の絶縁膜４１が庇状に突出する。
【００７２】
図５Ｆに示すように、高溶解度現像液（例えば日本ゼオン製：ＺＥＰ−ＳＤ）を用いて、低ドーズ量描画領域を現像し、開口ＡＰ２を形成する。このレジストパターンをＲＰ３Ｂとする。第１の絶縁膜４１の庇部分およびキャップ層３６エッジ近傍上部分が露出する。
【００７３】
レジストパターンＲＰ３Ｂをエッチングマスクとし、ＳＦ６またはＣＦ４をエッチャントとしたドライエッチングにより、開口ＡＰ２内に露出している第１の絶縁膜４１を除去する。
【００７４】
図５Ｇに示すように、基板全面上に、例えば厚さ２０ｎｍの窒化シリコン膜である第２の絶縁膜４２をプラズマＣＶＤで堆積する。リセスに露出した半導体表面は第２の絶縁膜４２で覆われる。
【００７５】
図５Ｈに示すように、ゲート電極形成用の３層ＥＢレジストパターンＲＰ４を形成する。３層のレジスト層を塗布し、最上層にＴ型ゲート電極の幅広部を画定する開口をＥＢ露光、現像し、中間層にＴ型ゲート電極の幅広部収容空間を形成し、最下層にゲート電極のゲート長を規定するゲート電極の脚部用開口をＥＢ露光、現像する。ゲート電極の脚部用開口は、ソース側キャップ層側面を覆う第２の絶縁膜表面（リセス端部）とＴ型ゲート電極狭幅部（脚部）との間隔が例えば３０ｎｍとなるように配置する。
【００７６】
レジストパターンＲＰ４をエッチングマスクとし、ＳＦ６またはＣＦ４をエッチャントとしたドライエッチングにより、開口内に露出している第２の絶縁膜４２を除去する。ここで、絶縁膜４２を除去しなければ、図５Ｋに示すようにＭＩＳ型ゲート電極を有するトランジスタを作製できる。
【００７７】
図５Ｉに示すように、上方から基板上に、例えば厚さ１０ｎｍのＮｉ層、厚さ３００ｎｍのＡｕ層を蒸着し、リフトオフによってＴ型ゲート電極４３を形成する。Ｔ型ゲート電極の脚部はソース側キャップ層の側面上の第２の絶縁膜４２から３０ｎｍの距離まで近接して形成され、上部の幅広部がゲート電極の電気抵抗を低くする。
【００７８】
図５Ｊに示すように、ゲート電極を包むように、保護膜として全面に第３の絶縁膜４４、例えば窒化シリコン膜、をプラズマＣＶＤにより堆積する。この第３の絶縁膜の配置は、図１Ｐの破線２４で示すように、第１の実施例においても適用可能である。
【００７９】
ウェットエッチングにハードマスクを用いても、庇を消滅させることができ、そのための工程増加は少ない。ゲート電極の配置の自由度が増大し、オフセット配置も可能となる。絶縁膜の配置を調整することにより、寄生容量を調整することができる。高周波特性、耐圧を満足する設計が容易になる。第１の実施例の変形例が第２の実施例にも可能である。
【００８０】
以上実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、ＩｎＰ基板を用いたＨＥＭＴ，ＳｉＣ基板を用いたＧａＮ−ＨＥＭＴに限らず、他の種類のＨＥＭＴを作成することもできる。ＨＥＭＴの代わりに、ＭＩＳＦＥＴを形成することもできる。この場合は、キャリア供給層は形成せず、ドープしたチャネル層の上にキャップ層を形成する。その他、種々の変形、置換、改良、組み合わせ、等が可能なことは当業者に自明であろう。
【００８１】
以下、本発明の特徴を付記する。
【００８２】
（付記１）
化合物半導体基板と、
前記化合物半導体基板上方に形成されたエピタキシャル積層であって、チャネル層、該チャネル層上方の低抵抗化用キャップ層を含むエピタキシャル積層と、
前記チャネル層にオーミック接触を形成する、ソース電極とドレイン電極と、
前記ソース電極とドレイン電極の間で前記キャップ層を除去して形成されたリセスと、
前記リセスから離れる方向に前記キャップ層のエッジから後退した位置、又はエッジと同一位置に端部を持つ、前記キャップ層上面上に形成された第１の絶縁膜と、
前記リセスの半導体表面、前記第１の絶縁膜を覆って形成され、ゲート電極用開口を有する第２の絶縁膜と、
前記ゲート電極用開口を介して前記リセス上に形成されたゲート電極と、
を有する化合物半導体装置。
【００８３】
（付記２）  
前記ゲート電極と前記ドレイン電極との間の距離が、前記ゲート電極と前記ソース電極との間の距離より大きい付記１記載の化合物半導体装置。
【００８４】
（付記３）
前記第１の絶縁膜の前記キャップ層エッジからの後退量が、前記ソース電極側で前記ドレイン電極側より大きい付記１または２記載の化合物半導体装置。
【００８５】
（付記４）
前記ドレイン側で、前記第１の絶縁膜の端部と前記キャップ層エッジとの間の距離が、１０ｎｍ以下である付記１〜３のいずれか１項記載の化合物半導体装置。
【００８６】
（付記５）
前記第２の絶縁膜が、前記第１の絶縁膜より薄い付記１〜４のいずれか１項記載の化合物半導体装置。
【００８７】
（付記６）  
前記第１、第２の絶縁膜が窒化シリコン膜である付記１〜５のいずれか１項記載の化合物半導体装置。
【００８８】
（付記７）  
前記第２の絶縁膜が、シリコン原子層、またはシリコン原子層から派生した酸化シリコン層である付記１〜５のいずれか１項記載の化合物半導体装置。
【００８９】
（付記８）
前記チャネル層と前記キャップ層との間に形成されたキャリア供給層をさらに有し、
高電子移動度トランジスタを構成する付記１〜７のいずれか１項記載の化合物半導体装置。
【００９０】
（付記９）  
前記化合物半導体基板がＩｎＰ基板であり、
前記チャネル層が、ＩｎＧａＡｓ層であり、
前記キャリア供給層がＩｎＡｌＡｓ層であり、
前記キャップ層がｎ型ＩｎＧａＡｓ層であり、
前記エピタキシャル積層がメサ状にパターニングされている、
付記１〜８のいずれか１項記載の化合物半導体装置。
【００９１】
（付記１０）  
前記化合物半導体基板がＳｉＣ基板であり、
前記チャネル層が、ＧａＮ層であり、
前記キャリア供給層がＡｌＧａＮ層であり、
前記キャップ層がｎ型ＧａＮ層である、
付記１〜８のいずれか１項記載の化合物半導体装置。
【００９２】
（付記１１）
（Ａ）化合物半導体基板上方に、ＭＯＣＶＤにより、下方からでチャネル層、低抵抗化用キャップ層を含むエピタキシャル積層を成長する工程と、
（Ｂ）前記チャネル層にオーミック接触を形成する、ソース電極とドレイン電極とを形成する工程と、
（Ｃ）前記ソース電極、ドレイン電極を覆って、前記キャップ層上に第１の絶縁膜を形成する工程と、
（Ｄ）前記第１の絶縁膜の上に電子線レジスト層を形成し、異なるドーズ量の電子線露光を行なう工程であって、リセス形成用開口を高ドーズ量で、庇除去用開口を低ドーズ量で、電子線露光する、電子線リソグラフィ工程と、
（Ｅ）前記電子線レジスト層を低溶解度現像液で現像してリセス形成用開口を形成し、前記第１の絶縁膜をエッチングする工程と、
（Ｆ）前記リセス形成用開口を形成した前記電子線レジスト層と前記第１の絶縁膜をマスクとして前記キャップ層を選択的にウェットエッチングし、前記リセス形成用開口より幅広のリセスを形成すると共に、前記リセス上に張り出す前記第１の絶縁膜の庇を残す工程と、
（Ｇ）前記電子線レジスト層を高溶解度現像液で現像して庇除去用開口を形成し、露出している前記第１の絶縁膜をエッチングして前記第１の絶縁膜の庇を消滅させる工程と、
（Ｈ）前記第１の絶縁膜を覆って、露出した半導体表面上に第２の絶縁膜を形成する工程と、
（Ｉ）前記第２の絶縁膜の上にゲート電極用開口を有するレジストパターンを形成する工程と、
（Ｊ）前記レジストパターン上にゲート電極形成用金属層を形成し、リフトオフしてゲート電極を形成する工程と、
を含む化合物半導体装置の製造方法。
【００９３】
（付記１２）
前記工程（Ｈ）が、前記第１の絶縁膜より薄い第２の絶縁膜を形成する付記１１記載の化合物半導体装置の製造方法。
【００９４】
（付記１３）  
前記工程（Ｉ）が、前記レジストパターンをエッチングマスクとして前記第２の絶縁膜をエッチングし、半導体表面を露出する付記１１又は１２記載の化合物半導体装置の製造方法。
【００９５】
（付記１４）
前記工程（Ｃ）と（Ｈ）とが、窒化シリコン膜を形成する付記１１〜１３のいずれか１項記載の化合物半導体装置の製造方法。
【００９６】
（付記１５）
前記工程（Ｈ）が、化合物半導体基板をＳｉＨ４プラズマにさらすことにより、シリコン原子層を形成することを含む付記１１〜１３のいずれか１項記載の化合物半導体装置の製造方法。
【００９７】
（付記１６）
前記工程（Ａ）が、前記チャネル層と前記キャップ層との間にキャリア供給層を成長し、
化合物半導体装置が高電子移動度トランジスタを構成する付記１１〜１５のいずれか１項記載の化合物半導体装置の製造方法。
【００９８】
（付記１７）  
前記工程（Ａ）が、ＩｎＰ基板の上に、ＩｎＧａＡｓチャネル層、ＩｎＡｌＡｓキャリア供給層、ｎ型ＩｎＧａＡｓキャップ層を含むエピタキシャル積層を形成する付記１６記載の化合物半導体装置の製造方法。
【００９９】
（付記１８）  
（Ｋ）前記工程（Ａ）と（Ｂ）との間に、前記エピタキシャル積層をメサ状にエッチングする素子分離工程、
をさらに含む付記１７記載の化合物半導体装置の製造方法。
【０１００】
（付記１９）  
前記工程（Ｆ）はリン酸、過酸化水素水、水の混合液を用いる付記１７または１８記載の化合物半導体の製造方法。
【０１０１】
（付記２０）  
前記工程（Ａ）が、ＳｉＣ基板の上に、ＧａＮチャネル層、ＡｌＧａＮキャリア供給層、ｎ型ＧａＮキャップ層を含むエピタキシャル積層を形成する付記１６記載の化合物半導体装置の製造方法。
【０１０２】
（付記２１）  
（Ｌ）前記工程（Ａ）と（Ｂ）との間に、素子領域を囲んで前記エピタキシャル積層にイオン注入を行なう素子分離工程、
をさらに含む付記２０記載の化合物半導体装置の製造方法。
【図面の簡単な説明】
【０１０３】
【図１−１】／
【図１−２】／
【図１−３】／
【図１−４】図１Ａ〜１Ｐは、本発明の第１の実施例による化合物半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】図２Ａ〜２Ｄは、第１の実施例による化合物半導体装置の製造方法に用いるレジストパターンの平面形状の例を示す平面図である。
【図３】図３Ａ〜３Ｄは、第１の実施例の変形例を示す半導体基板の断面図である。
【図４】図４Ａは本発明者らが実験的に確認したゲート電極周辺の容量分布を概略的に示す半導体基板の断面図，図４Ｂは、第１の実施例の変形例を示す半導体基板の断面図である。
【図５−１】／
【図５−２】図５Ａ〜５Ｋは、本発明の第２の実施例による化合物半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図６】図６Ａ〜６Ｅは、従来技術による化合物半導体装置およびその製造方法の主要工程を示す半導体基板の断面図である。
【符号の説明】
【０１０４】
１１      ＩｎＰ基板、
１２      （ＩｎＡｌＡｓ）バッファ層、
１３      （ＩｎＧａＡｓ）電子走行層（チャネル層）
１４      キャリア供給層
１４ａ  ｉ−ＩｎＡｌＡｓスペーサ層、
１４ｂ  プレーナドープ、
１４ｃ  ｉ−ＩｎＡｌＡｓバリア層
１５      （ＩｎＰ）エッチストッパ層
１６      ｎ−ＩｎＧａＡｓキャップ層、
１９      オーミック電極、
２１      （ＳｉＮ）絶縁膜
２２      （ＳｉＮ）絶縁膜
２３      ゲート電極、
３１      ＳｉＣ基板、
３３      （ＧａＮ）電子走行層
３４      （ＡｌＧａＮ）キャリア供給層、
３６      ｎ−ＩｎＧａＮキャップ層、
３７      素子分離領域、
３９      オーミック電極、
４１      （ＳｉＮ）絶縁膜、
４２      （ＳｉＮ）絶縁膜、
４３      ゲート電極、
４４      （ＳｉＮ）絶縁膜、
ＲＰ      レジストパターン、
ＡＰ      開口、
ＲＣ      リセス、
ＭＳ      メサ、
ＡＧ      エアギャップ
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図２】
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【図３】
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【図４】
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【図５−１】
0005186661.tif 000009
【図５−２】
0005186661.tif 000010
【図６】
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