(57)【特許請求の範囲】
【請求項１】
電圧パルスの印加により電気抵抗が２以上の異なる抵抗状態に変化し、前記抵抗状態を不揮発的に保持することにより情報を記憶可能な可変抵抗素子を備えるメモリセルを複数備えてなるメモリセルアレイと、
前記可変抵抗素子の取り得る抵抗値の範囲を、複数の目標範囲と複数の中間範囲に区分し、前記メモリセルの抵抗値が、複数の前記目標範囲と複数の前記中間範囲の内の何れの範囲内にあるかを判定する判定処理を行う判定回路と、
前記可変抵抗素子に対し抵抗値が前記目標範囲の中の１つの範囲内となるように電圧パルスを印加して、前記メモリセルに情報を書き込む書き込み回路と、を備え、
隣接する２つの前記目標範囲間に前記中間範囲が２以上存在し、
前記判定回路において抵抗値が前記中間範囲にあると判定された前記メモリセルに対し、前記中間範囲別に設定された第１印加条件で電圧パルスを印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記可変抵抗素子の抵抗値が、複数の前記目標範囲と複数の前記中間範囲の内の何れの前記範囲内にあるかを判定するための複数のリファレンスレベルを備えたリファレンス回路を備え、
前記判定回路が、前記可変抵抗素子の抵抗値またはその換算値を前記リファレンスレベルの夫々と比較して、前記判定処理を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記書き込み回路が、書き込み動作時において、書き込み対象の選択メモリセルの前記可変抵抗素子に対し所定の第２印加条件で電圧パルスを印加して書き込み処理を行い、
前記判定回路が、前記書き込み処理後、前記選択メモリセルに対し前記判定処理を行い、
前記書き込み回路が、前記書き込み動作における前記判定処理後、抵抗値が前記中間範囲の１つにあると判定された前記選択メモリセルの前記可変抵抗素子に対し、前記第１印加条件で電圧パルスを印加することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記判定回路が、読み出し動作時において、読み出し対象の選択メモリセルに対し前記判定処理を行い、前記可変抵抗素子の抵抗値が前記中間範囲の１つにあると判定された前記選択メモリセルについて、前記中間範囲に最も近い前記目標範囲に対応する情報値を出力し、
前記書き込み回路が、前記読み出し動作における前記判定処理後、抵抗値が前記中間範囲の１つにあると判定された前記選択メモリセルの前記可変抵抗素子に対し、前記第１印加条件で電圧パルスを印加することを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記判定回路が、リフレッシュ動作時において、リフレッシュ対象の選択メモリセルに対し前記判定処理を行い、
前記書き込み回路が、前記リフレッシュ動作における前記判定処理後、抵抗値が前記中間範囲の１つにあると判定された前記選択メモリセルの前記可変抵抗素子に対し、前記第１印加条件で電圧パルスを印加することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
電圧パルスの印加により電気抵抗が２以上の異なる抵抗状態に変化し、前記抵抗状態を不揮発的に保持することにより情報を記憶可能な可変抵抗素子を備えるメモリセルを複数備えてなるメモリセルアレイを備える不揮発性半導体記憶装置の制御方法であって、
前記可変抵抗素子の取り得る抵抗値の範囲を、複数の目標範囲と複数の中間範囲に区分し、
隣接する２つの前記目標範囲間に前記中間範囲が２以上存在し、
前記メモリセルの抵抗値が、複数の前記目標範囲と複数の前記中間範囲の内の何れの範囲内にあるかを判定する判定処理を行う判定工程と、
前記判定工程において抵抗値が前記中間範囲にあると判定された前記メモリセルに対し、前記中間範囲別に設定された第１印加条件で電圧パルスを印加する電圧印加工程と、を実行することを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加により電気抵抗が２以上の異なる抵抗状態に変化し、前記抵抗状態を不揮発的に保持することにより情報を記憶可能な可変抵抗素子を備えるメモリセルを複数備えてなるメモリセルアレイを備える不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）、ＲＲＡＭ（抵抗変化メモリ：ＲＲＡＭは登録商標）等の不揮発性メモリの開発が盛んに行われている。
【０００３】
これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易であり、既存のＣＭＯＳプロセスとの親和性が高いことに利点があることから注目されている。
【０００４】
ＲＲＡＭは、図７に示すように、第１電極１０１と、第２電極１０２と、第１電極１０１と第２電極１０３の間に介装された可変抵抗体１０２を備える可変抵抗素子Ｒで構成されている。第１電極１０１と第２電極１０２との間に電気的ストレスとして電圧パルスを印加することにより、可変抵抗体１０２の電気抵抗を可逆的且つ不揮発的に２以上の抵抗状態に変化させる（スイッチング動作）ことができ、これにより情報を不揮発的に記憶させることができる。
【０００５】
可変抵抗体１０２の材料としては、例えば、超巨大磁気抵抗効果で知られるペロブスカイト材料がある（例えば、特許文献１、非特許得文献１参照）。尚、ペロブスカイト材料としては、例えば、ペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜がある（特許文献１参照）。また、可変抵抗体１０２の他の材料としては、例えば、遷移金属の酸化物である酸化チタン（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜がある（例えば、特許文献２、非特許得文献２参照）。尚、可変抵抗体１０２として酸化チタンや酸化ニッケル等の遷移金属酸化物を用いた場合、可変抵抗素子Ｒに流れ込む電流による熱上昇によって酸化物中に局所的に抵抗率が低下した領域（以下、適宜「フィラメントパス」と称す）が形成されたり、分解されたりすることによって、抵抗変化が発生していると考えられている（非特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特表２００２−５３７６２７号公報
【非特許文献】
【０００７】
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．他、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，２０００年，Ｖｏｌ．７６，ｐ．２７４９−２７５１
【非特許文献２】Ｈ．Ｐａｇｎｉａ他、“Ｂｉｓｔａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｅｌｅｃｔｒｏｆｏｒｍｅｄ  Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｄｅｖｉｃｅｓ”，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），１９８８年，ｖｏｌ．１０８，ｐ．１１−６５
【非特許文献３】G. Dearnaley他, ”Electrical phenomena in amorphous oxide films”, Rep. Prog. Phys., 1970年, Vol. 33, p.1129-1191
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、図８は、可変抵抗素子Ｒが２つの抵抗状態、即ち、高抵抗状態及び低抵抗状態の間で変化する場合におけるＩＶ特性を示している。
【０００９】
より具体的には、図８（ａ）は、高抵抗状態への書き込み処理を行った場合に、抵抗状態が目標となる抵抗値の範囲である目標範囲にある場合のＩＶ特性を、図８（ｂ）は、低抵抗状態への書き込み処理を行った場合に、抵抗状態が目標範囲にある場合のＩＶ特性を、図８（ｃ）は、高抵抗状態への書き込み処理を行った場合に、抵抗状態が目標範囲にない場合のＩＶ特性を、図８（ｄ）は、低抵抗状態への書き込み処理を行った場合に、抵抗状態が目標範囲にない場合のＩＶ特性を夫々示している。
【００１０】
高抵抗状態に書き込まれたメモリセルの場合、抵抗状態が目標範囲にある場合は、図８（ａ）のように、非線形性が強い特性を示すが、抵抗状態が目標範囲に無い場合は、即ち、書き込みが不十分の場合は、図８（ｃ）のように、非線形性が弱い特性を示すことになる。同様に、低抵抗状態に書き込まれたメモリセルの場合、図８（ｂ）のように、抵抗状態が目標範囲にある場合は、線形性の強い特性を示し、抵抗状態が目標範囲にない場合、即ち、書き込みが不十分の場合は、図８（ｄ）のように、線形性が弱い特性を示すことになる。
【００１１】
このような書き込み処理後の抵抗状態のばらつきは、可変抵抗素子Ｒの劣化に影響する。例えば、図８（ｃ）のように、高抵抗状態への書き込みで抵抗状態が目標範囲にないメモリセルに対し、抵抗状態が目標範囲にある他のメモリセルと同じ電圧条件で低抵抗状態への書き込み処理を行うと、書き込み過剰になり、可変抵抗素子Ｒを劣化させる可能性がある。ここで、図９及び図１０は、高抵抗状態と低抵抗状態の間で抵抗状態を遷移させた場合の抵抗状態の変化を示しており、ＲＥＳＥＴは高抵抗状態への書き込み処理を行った場合の抵抗状態を、ＳＥＴは低抵抗状態への書き込み処理を行った場合の抵抗状態を夫々示している。図９は、抵抗状態が目標範囲内のメモリセル、即ち、劣化していないメモリセルの遷移を示しており、図１０は、劣化したメモリセルの遷移を２つのサンプルについて示している。図９と比較して、図１０では、一方のサンプルについては、ＳＥＴ２の低抵抗状態への書き込み処理以降、特に、ＲＥＳＥＴ３の高抵抗状態への書き込み処理において、所望の抵抗状態を得られなくなっていることが分かる。同様に、他方のサンプルについては、ＳＥＴ３の低抵抗状態への書き込み処理以降、特に、ＲＥＳＥＴ４の高抵抗状態への書き込み処理において、所望の抵抗状態を得られなくなっていることが分かる。
【００１２】
従って、ＲＲＡＭにおいてメモリセルの抵抗状態のばらつきを抑えることは、不揮発性半導体記憶装置の信頼性等の観点から、重要であり、メモリセルの抵抗状態のばらつきを抑えることができる不揮発性半導体記憶装置が望まれている。
【００１３】
尚、メモリセルの抵抗状態のばらつきを抑える方法としては、例えば、高抵抗状態への書き込み処理で抵抗状態が目標範囲内に到達しないメモリセルに対し、再度高抵抗状態への書き込み処理を行うことが考えられる。しかし、書き込み処理の電圧パルスの電圧値及びパルス幅の設定によっては、目標範囲からの抵抗値の差異の小さいメモリセルが書き込み過剰になる可能性がある。図１１は、オーバーライトの回数と可変抵抗素子Ｒの劣化の関係を示しており、オーバーライトが可変抵抗素子Ｒの劣化に繋がり、誤書き込みの要因になる可能性があることを示している。
【００１４】
本発明は上記の問題に鑑みてなされたものであり、その目的は、抵抗状態のばらつきを抑えてＲＲＡＭの可変抵抗素子の劣化を効果的に防止する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電圧パルスの印加により電気抵抗が２以上の異なる抵抗状態に変化し、前記抵抗状態を不揮発的に保持することにより情報を記憶可能な可変抵抗素子を備えるメモリセルを複数備えてなるメモリセルアレイと、前記可変抵抗素子の取り得る抵抗値の範囲を、複数の目標範囲と複数の中間範囲に区分し、前記メモリセルの抵抗値が、複数の前記目標範囲と複数の前記中間範囲の内の何れの範囲内にあるかを判定する判定処理を行う判定回路と、前記可変抵抗素子に対し抵抗値が前記目標範囲の中の１つの範囲内となるように電圧パルスを印加して、前記メモリセルに情報を書き込む書き込み回路と、を備え、隣接する２つの前記目標範囲間に前記中間範囲が２以上存在し、前記判定回路において抵抗値が前記中間範囲にあると判定された前記メモリセルに対し、前記中間範囲別に設定された第１印加条件で電圧パルスを印加することを特徴とする。
【００１６】
更に、上記特徴の不揮発性半導体記憶装置は、前記可変抵抗素子の抵抗値が、複数の前記目標範囲と複数の前記中間範囲の内の何れの前記範囲内にあるかを判定するための複数のリファレンスレベルを備えたリファレンス回路を備え、前記判定回路が、前記可変抵抗素子の抵抗値またはその換算値を前記リファレンスレベルの夫々と比較して、前記判定処理を行うことが好ましい。
【００１７】
更に、上記特徴の不揮発性半導体記憶装置は、前記書き込み回路が、書き込み動作時において、書き込み対象の選択メモリセルの前記可変抵抗素子に対し所定の第２印加条件で電圧パルスを印加して書き込み処理を行い、前記判定回路が、前記書き込み処理後、前記選択メモリセルに対し前記判定処理を行い、前記書き込み回路が、前記書き込み動作における前記判定処理後、抵抗値が前記中間範囲の１つにあると判定された前記選択メモリセルの前記可変抵抗素子に対し、前記第１印加条件で電圧パルスを印加することが好ましい。
【００１８】
更に、上記特徴の不揮発性半導体記憶装置は、前記判定回路が、読み出し動作時において、読み出し対象の選択メモリセルに対し前記判定処理を行い、前記可変抵抗素子の抵抗値が前記中間範囲の１つにあると判定された前記選択メモリセルについて、前記中間範囲に最も近い前記目標範囲に対応する情報値を出力し、前記書き込み回路が、前記読み出し動作における前記判定処理後、抵抗値が前記中間範囲の１つにあると判定された前記選択メモリセルの前記可変抵抗素子に対し、前記第１印加条件で電圧パルスを印加することが好ましい。
【００１９】
更に、上記特徴の不揮発性半導体記憶装置は、前記判定回路が、リフレッシュ動作時において、リフレッシュ対象の選択メモリセルに対し前記判定処理を行い、前記書き込み回路が、前記リフレッシュ動作における前記判定処理後、抵抗値が前記中間範囲の１つにあると判定された前記選択メモリセルの前記可変抵抗素子に対し、前記第１印加条件で電圧パルスを印加することが好ましい。
【００２０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電圧パルスの印加により電気抵抗が２以上の異なる抵抗状態に変化し、前記抵抗状態を不揮発的に保持することにより情報を記憶可能な可変抵抗素子を備えるメモリセルを複数備えてなるメモリセルアレイを備える不揮発性半導体記憶装置の制御方法であって、前記可変抵抗素子の取り得る抵抗値の範囲を、複数の目標範囲と複数の中間範囲に区分し、隣接する２つの前記目標範囲間に前記中間範囲が２以上存在し、前記メモリセルの抵抗値が、複数の前記目標範囲と複数の前記中間範囲の内の何れの範囲内にあるかを判定する判定処理を行う判定工程と、前記判定工程において抵抗値が前記中間範囲にあると判定された前記メモリセルに対し、前記中間範囲別に設定された第１印加条件で電圧パルスを印加する電圧印加工程と、を実行することを特徴とする。
【発明の効果】
【００２１】
上記特徴の不揮発性半導体記憶装置によれば、可変抵抗素子の抵抗値が中間範囲内にある場合に、中間範囲別に設定された第１印加条件で電圧パルスを印加するので、目標範囲の下限値または上限値に対応する抵抗値と可変抵抗素子の抵抗値の差異に応じた電圧パルスを印加できる。これによって、可変抵抗素子が過剰書き込みになる可能性が低くなるので、可変抵抗素子の劣化をより効果的に防止することが可能になる。
【００２２】
更に、上記特徴の不揮発性半導体記憶装置において、読み出し動作時に、可変抵抗素子の抵抗値が中間範囲にある選択メモリセルについて、最も近い目標範囲に対応する情報値を出力するように構成すれば、可変抵抗素子の抵抗値が目標範囲外の選択メモリセルについても、読み出し動作をより適切に行うことができる。更に、上記特徴の不揮発性半導体記憶装置において、読み出し動作時に、可変抵抗素子の抵抗値が中間範囲にある選択メモリセルに対し第１印加条件で電圧パルスを印加するように構成すれば、読み出しディスターブにより可変抵抗素子の抵抗値が目標範囲外となった選択メモリセルの抵抗値を目標範囲内にすることができるので、可変抵抗素子の劣化をより効果的に防止することが可能になる。
【００２３】
また、上記特徴の不揮発性半導体記憶装置において、例えば、書き込み動作や読み出し動作を行わない期間に、リフレッシュ動作として、可変抵抗素子の抵抗値が目標範囲内にない選択メモリセルに対し第１印加条件で電圧パルスを印加するように構成すれば、経時劣化により可変抵抗素子の抵抗値が目標範囲外となった選択メモリセルの抵抗値を目標範囲内にすることができるので、可変抵抗素子の劣化をより効果的に防止することが可能になる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る不揮発性半導体記憶装置の概略構成例を示す概略ブロック図である。
【図２】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成例を示す概略ブロック図である。
【図３】目標範囲と中間範囲の設定の一例について示す概略構成図である。
【図４】本発明に係る不揮発性半導体記憶装置の制御方法の一例を示すフローチャートである。
【図５】本発明に係る不揮発性半導体記憶装置の制御方法の一例を示すフローチャートである。
【図６】本発明に係る不揮発性半導体記憶装置の制御方法の一例を示すフローチャートである。
【図７】ＲＲＡＭのメモリセルの概略構成例を示す概略ブロック図である。
【図８】ＲＲＡＭの可変抵抗素子のＩＶ特性を示すグラフである。
【図９】ＲＲＡＭの可変抵抗素子の抵抗状態を高抵抗状態と低抵抗状態の間で遷移させた場合の抵抗状態の変化を示すグラフである。
【図１０】ＲＲＡＭの可変抵抗素子の抵抗状態を高抵抗状態と低抵抗状態の間で遷移させた場合の抵抗状態の変化を示すグラフである。
【図１１】ＲＲＡＭの可変抵抗素子のオーバーライトの回数と劣化の関係を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、本発明に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法（以下、適宜「本発明装置」、「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２６】
先ず、本発明装置の構成について、図１及び図２を基に説明する。
【００２７】
本発明装置１は、図１及び図２に示すように、電圧パルスの印加により電気抵抗が２以上の異なる抵抗状態に変化し、抵抗状態を不揮発的に保持することにより情報を記憶可能な可変抵抗素子Ｒを備えるメモリセルＭを複数備えてなるメモリセルアレイ１０と、本発明装置１の動作制御を行う制御回路１１と、メモリセルＭに印加する複数種類の電圧または複数種類の電流を発生させる電圧発生回路１２と、メモリセルアレイ１０からの出力をリファレンス回路１７を用いて比較するセンス回路１６と、ワード線デコーダ１４及びビット線デコーダ１５を介して処理対象の選択メモリセルＭに電圧パルスを印加して書き込み動作を行う書き込み回路１３を備えて構成されている。
【００２８】
メモリセルアレイ１０は、図２に示すように、ｍ×ｎ個のメモリセルＭを備えて構成されている。ただし、ｍ、ｎは１以上の整数である。メモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、ゲート端子がワード線ＷＬｊに、ソース端子がソース線ＳＬｊに夫々接続されたＭＯＳトランジスタＴと、一端がビット線ＢＬｉに、他端がＭＯＳトランジスタＴのドレイン端子に夫々接続された可変抵抗素子Ｒを備えて構成されている。
【００２９】
可変抵抗素子Ｒの構成は、図７に示す従来の可変抵抗素子Ｒの構成と同じであり、本実施形態では、可変抵抗体１０２がＨｆＯｘ、第１電極１０１及び第２電極１０３が共にＴｉＮで構成されており、可変抵抗素子Ｒの抵抗値が高抵抗状態と低抵抗状態の２つの抵抗状態の間で変化する場合について説明する。尚、本実施形態では、可変抵抗素子Ｒの抵抗値が高抵抗状態と低抵抗状態の２つの抵抗状態の間で変化する場合を想定しているが、これに限るものではなく、３以上の抵抗状態の間で変化する可変抵抗素子Ｒであっても良い。
【００３０】
更に、本実施形態では、可変抵抗体１０２がＨｆＯｘ、第１電極１０１及び第２電極１０３が共にＴｉＮで構成されている場合を想定して説明するが、これに限るものではない。可変抵抗体１０２の材料としては、ＨｆＯｘだけでなく、例えば、ＣｏＯ、ＮｉＯ、ＴａＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＡｌＯｘ、ＣｕＯｘ、ＮｂＯｘ等の金属酸化物で電圧印加によって抵抗が変化する公知の可変抵抗材料が使用できる。また、第１電極１０１の材料は、可変抵抗体１０２を構成する金属酸化物がｎ型半導体であるかｐ型半導体であるかによって変わる。可変抵抗体１０２がＴｉＯｘ、ＴａＯｘのようなｎ型半導体の場合は、第１電極１０１の材料として、ＰｔやＴｉＮのような仕事関数が４．５ｅＶより大きな金属を用い、可変抵抗体１０２がＣｏＯ、ＮｉＯのようなｐ型半導体の場合は、仕事関数が４．５ｅＶより小さなＴｉやＴａのような金属を用い、第１電極１０１と可変抵抗体１０２を構成する金属酸化物の間にショットキー障壁ができるような組み合わせとすることで、可変抵抗素子Ｒとして良好なスイッチング特性（高抵抗状態と低抵抗状態間の抵抗状態の遷移特性）を得ることができ、望ましい。第２電極１０３の材料としては、例えば、Ｔｉ、Ｔａ、Ｈｆ、又はＺｒから選択される金属の何れかを含む金属酸化物または金属窒化物が考えられる。
【００３１】
制御回路１１は、図示しないが、外部入力されたアドレス信号を記憶するアドレスバッファと、書き込み動作時に外部入力されたデータ信号を記憶し、読み出し動作時に外部出力するデータ信号を記憶するデータバッファを備えて構成されており、外部から書き込み動作または読み出し動作を示す制御信号を受け付けて、後述する書き込み動作、書き込みベリファイ動作、読み出し動作及びセルフリフレッシュ動作の制御を行う。また、内部指示に基づいて、リフレッシュ動作の制御を行う。尚、内部指示による書き込み動作及び読み出し動作の制御を行えるように構成しても良い。
【００３２】
ワード線デコーダ１４は、ワード線ＷＬ１〜ＷＬｎと接続し、選択ワード線と非選択ワード線に分離して、後述する書き込み動作、書き込みベリファイ動作、読み出し動作、セルフリフレッシュ動作、及び、リフレッシュ動作の各動作別に、選択ワード線電圧ＶＷＬ１と非選択ワード線電圧ＶＷＬ０を印加する。選択ワード線電圧ＶＷＬ１が印加されたワード線に接続するメモリセルＭのＭＯＳトランジスタＴはＯＮ状態となり、非選択ワード線電圧ＶＷＬ０が印加されたワード線に接続するメモリセルＭのＭＯＳトランジスタＴはＯＦＦ状態となる。
【００３３】
ビット線デコーダ１５は、ビット線ＢＬ１〜ＢＬｍと接続し、選択ビット線と非選択ビット線に分離して、後述するメモリセルＭに対する書き込み動作、書き込みベリファイ動作、読み出し動作、セルフリフレッシュ動作、及び、リフレッシュ動作の各動作別に、後述する第１印加条件で、選択ビット線電圧ＶＢＬ１と非選択ビット線電圧ＶＢＬ０を印加する。選択ビット線電圧ＶＢＬ１が印加されたビット線が選択され、非選択ビット線電圧ＶＢＬ０が印加されたビット線が非選択となる。
【００３４】
電圧発生回路１２は、後述するメモリセルＭに対する書き込み動作、書き込みベリファイ動作、読み出し動作、セルフリフレッシュ動作、及び、リフレッシュ動作の各動作別に設定された第１印加条件で、選択ワード線電圧ＶＷＬ１、非選択ワード線電圧ＶＷＬ０、選択ビット線電圧ＶＢＬ１及び非選択ビット線電圧ＶＢＬ０等の電圧を発生させる。
【００３５】
書き込み回路１３は、電圧発生回路１２、ワード線デコーダ１４、ビット線デコーダ１５、後述するセンス回路１６及びリファレンス回路１７に接続され、電圧発生回路１２で生成された電圧をワード線デコーダ１４及びビット線デコーダ１５に供給し、後述するセンス回路１６から選択メモリセルＭの可変抵抗素子Ｒの抵抗値の情報を受け付けるように構成されている。
【００３６】
センス回路１６（判定回路）は、ソース線ＳＬ１〜ＳＬｎと接続し、後述するメモリセルＭに対する書き込みベリファイ動作、読み出し動作、セルフリフレッシュ動作、及び、リフレッシュ動作での読み出し処理において、ソース線ＳＬ１〜ＳＬｎに流れる電流を選択ソース線と非選択ソース線に分離して検知し、当該電流の電流値を電圧に換算したレベル（可変抵抗素子Ｒの抵抗値の換算値）を、複数のリファレンス回路１７のリファレンスレベル（ここでは、電圧値）と比較して、選択メモリセルＭの可変抵抗素子Ｒの抵抗値を検出する。尚、本実施形態のセンス回路１６は、電圧の差動センス回路である場合を想定しているが、電流値を可変抵抗素子Ｒの抵抗値の換算値とし、電流の差動センス回路で構成しても良い。また、本実施形態のリファレンス回路１７は、可変抵抗素子Ｒの抵抗値に対応する抵抗値を持つ抵抗素子で構成されている。
【００３７】
より具体的には、本実施形態のセンス回路１６は、可変抵抗素子Ｒの取り得る抵抗値の範囲を、複数の目標範囲と複数の中間範囲に区分し、メモリセルＭの抵抗値が、複数の目標範囲と複数の中間範囲の内の何れの範囲内にあるかを判定する判定処理を行う。
【００３８】
ここで、図３は、目標範囲と中間範囲の設定の一例について示しており、隣接する２つの目標範囲間に中間範囲が２以上存在するように構成されている。本実施形態では、上述したように、可変抵抗素子Ｒの抵抗値が高抵抗状態と低抵抗状態の２つの抵抗状態の間で変化するので、高抵抗状態に対応する目標範囲Ａ１、低抵抗状態に対応する目標範囲Ａ６、及び、目標範囲Ａ１と目標範囲Ａ６の間を４分割した中間範囲Ａ２〜Ａ５が設定されている。リファレンス回路１７ａ〜１７ｅには、夫々、目標範囲Ａ１及びＡ６、中間範囲Ａ２〜Ａ５夫々の境界の抵抗値Ｒｅｆ１〜Ｒｅｆ５に対応するリファレンスレベル、ここでは、抵抗値の換算値としての電圧値が設定されている。センス回路１６は、可変抵抗素子Ｒの抵抗値を示すメモリセルアレイ１０からの出力をリファレンスレベルＲｅｆ１〜Ｒｅｆ５の夫々と比較して、判定処理を行う。
【００３９】
次に、本発明方法について、図４〜図６を基に説明する。
【００４０】
〈書き込み動作時の制御方法〉
書き込み動作時の本発明方法について、図４を基に説明する。
【００４１】
外部から書き込み動作を指示する制御信号が入力されると、制御回路１１が、アドレス信号及びデータ信号を受け付け、書き込み回路１３が、アドレス信号によって特定される書き込み対象の選択メモリセルＭの可変抵抗素子Ｒに対し、ワード線デコーダ１４及びビット線デコーダ１５を介して、所定の第２印加条件で電圧パルスを印加して書き込み処理を行う（ステップ＃１００）。ここでは、データ信号によって示される選択メモリセルＭの期待値が高抵抗状態に対応する値であり、選択メモリセルＭを低抵抗状態から高抵抗状態に書き込む場合（ＲＥＳＥＴ動作）について説明する。
【００４２】
引き続き、本発明装置１は、書き込みベリファイ処理を行う（ステップ＃１１０）。詳細には、書き込みベリファイ処理では、先ず、センス回路１６が、メモリセルアレイ１０からの出力信号のレベルをリファレンス回路１７のリファレンスレベルと比較して、選択メモリセルＭに対する判定処理を行う（ステップ＃１１１）。
【００４３】
ここで、出力信号のレベルは、選択メモリセルの抵抗値に応じて流れる電流値を電圧に換算したレベルであり、抵抗値が大きいと出力信号の電圧レベルも高くなる。また、リファレンスレベルは、中間範囲の上限値及び下限値に対応する抵抗値を、同様に電圧値に換算した値となっている。
【００４４】
また、ここでの判定処理は、メモリセルアレイ１０からの出力信号のレベルを、図３に示すＲｅｆ１〜Ｒｅｆ５の５つのリファレンスレベルと比較して行う。メモリセルアレイ１０からの出力信号のレベルがリファレンスレベルＲｅｆ１〜Ｒｅｆ５より高い場合をＨ、低い場合をＬとすると、判定結果が（ＨＨＨＨＨ）の場合は選択メモリセルＭの可変抵抗素子Ｒの抵抗値が目標範囲Ａ１にあると判定できる。同様に、判定結果が（ＬＨＨＨＨ）の場合は中間範囲Ａ２に、判定結果が（ＬＬＨＨＨ）の場合は中間範囲Ａ３に、判定結果が（ＬＬＬＨＨ）の場合は中間範囲Ａ４に、判定結果が（ＬＬＬＬＨ）の場合は中間範囲Ａ５に、判定結果が（ＬＬＬＬＬ）の場合は目標範囲Ａ６にあると判定できる。
【００４５】
引き続き、本発明装置１は、判定処理の結果、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が目標範囲Ａ１にあると判定した場合は（ステップ＃１１２で「ＹＥＳ」分岐）、書き込み処理が正常に完了したと判定して、書き込みベリファイ処理を終了する。
【００４６】
更に、本発明装置１は、判定処理の結果、抵抗値が期待値に対応する目標範囲以外の範囲にあると判定された選択メモリセルＭの前記可変抵抗素子Ｒに対し、第１印加条件で電圧パルスを印加する。尚、本実施形態では、中間範囲Ａ２〜Ａ５の夫々に加え、目標範囲Ａ６についても第１印加条件が設定されている。具体的には、本発明装置１は、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が目標範囲Ａ１にないと判定した場合は（ステップ＃１１２で「ＮＯ」分岐）、書き込み処理が正常に完了しなかったと判定し、書き込み回路１３が、当該選択メモリセルＭの可変抵抗素子Ｒに対し、中間範囲Ａ２〜Ａ５、目標範囲Ａ６別に設定された第１印加条件で電圧パルスを印加する（ステップ＃１１３）。ここでは、第１印加条件として、電圧パルスの電圧値が中間範囲Ａ２〜Ａ５、目標範囲Ａ６別に設定されている。より具体的には、中間範囲Ａ２の場合に電圧Ｖ１パルス幅Ｔ１の電圧パルスを、中間範囲Ａ３の場合に電圧Ｖ２パルス幅Ｔ２の電圧パルスを、中間範囲Ａ４の場合に電圧Ｖ３パルス幅Ｔ３の電圧パルスを、中間範囲Ａ５の場合に電圧Ｖ４パルス幅Ｔ４の電圧パルスを、目標範囲Ａ６の場合に電圧Ｖ５パルス幅Ｔ５の電圧パルスを夫々用いるとすると、目標範囲Ａ１からの抵抗値の差異が大きいほど電圧パルスの電圧値が大きくなるように、｜Ｖ１｜＜｜Ｖ２｜＜｜Ｖ３｜＜｜Ｖ４｜＜｜Ｖ５｜に設定されている。尚、第１印加条件としては、目標範囲Ａ１からの抵抗値の差異が大きいほど電圧パルスのパルス幅が大きくなるように、｜Ｔ１｜＜｜Ｔ２｜＜｜Ｔ３｜＜｜Ｔ４｜＜｜Ｔ５｜に設定しても良いし、パルス幅及び電圧値の両方を中間範囲Ａ２〜Ａ５、目標範囲Ａ６別に設定しても良い。尚、目標範囲Ａ６の第１印加条件は、第２印加条件と同じであっても良い。
【００４７】
引き続き、本発明装置１は、第１印加条件で電圧パルスを印加した選択メモリセルＭに対し、再度、ステップ＃１１１から書き込みベリファイ処理を実行する（ステップ＃１１０）。
【００４８】
尚、ここでは、外部から書き込み指示があった場合について説明したが、内部で書き込み指示があった場合についても同様に、書き込み動作時の本発明方法を適用できる。
【００４９】
また、選択メモリセルＭを低抵抗状態から高抵抗状態に書き込む場合（ＲＥＳＥＴ動作）について説明したが、高抵抗状態から低抵抗状態に書き込む場合（ＳＥＴ動作）についても同様に適用できる。具体的には、目標範囲Ａ１の場合に電圧Ｖ０パルス幅Ｔ０の電圧パルスを用いるとすると、目標範囲Ａ６となるように書き込むので、目標範囲Ａ６からの抵抗値の差異が大きいほど電圧パルスの電圧値が大きくなるように｜Ｖ０｜＞｜Ｖ１｜＞｜Ｖ２｜＞｜Ｖ３｜＞｜Ｖ４｜に設定する。尚、目標範囲Ａ６からの抵抗値の差異が大きいほど電圧パルスのパルス幅が大きくなるように｜Ｔ０｜＞｜Ｔ１｜＞｜Ｔ２｜＞｜Ｔ３｜＞｜Ｔ４｜に設定しても良いし、電圧値及びパルス幅の両方を中間範囲Ａ２〜Ａ５、目標範囲Ａ１別に設定しても良い。
【００５０】
〈読み出し動作時の制御方法〉
読み出し動作時の本発明方法について、図５を基に説明する。
【００５１】
外部から読み出し動作を指示する制御信号が入力されると、制御回路１１が、アドレス信号を受け付け、当該アドレスが示す選択メモリセルＭのデータを読み出す読み出し処理を行う（ステップ＃２００）。
【００５２】
具体的には、本発明装置１は、読み出し処理を開始すると、センス回路１６が、メモリセルアレイ１０からの出力信号のレベルをリファレンス回路１７のリファレンスレベルと比較して、選択メモリセルＭに対する判定処理を行う（ステップ＃２０１）。ここでは、書き込み処理の場合と同様に、メモリセルアレイ１０からの出力信号のレベルを、図３に示すＲｅｆ１〜Ｒｅｆ５の５つのリファレンスレベルと比較して、判定処理を行う。
【００５３】
引き続き、本発明装置１は、センス回路１６により、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が中間範囲Ａ２〜Ａ５にあると判定された場合（ステップ＃２０２で「中間範囲」分岐）、制御回路１１が、選択メモリセルＭの情報値として、判定された中間範囲に最も近い目標範囲に対応する情報値を出力する（ステップ＃２０３）。ここでは、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が、図３に示すＲｅｆ０（＝Ｒｅｆ３）より大きい場合は高抵抗状態と判定して高抵抗状態に対応する情報値を出力し、Ｒｅｆ０より小さい場合は低抵抗状態と判定して低抵抗状態に対応する情報値を出力する。即ち、センス回路１６により選択メモリセルＭの可変抵抗素子Ｒの抵抗値が中間範囲Ａ２及びＡ３にあると判定された場合は、制御回路１１が目標範囲Ａ１に対応する情報値を外部出力し、センス回路１６により選択メモリセルＭの可変抵抗素子Ｒの抵抗値が中間範囲Ａ４及びＡ５にあると判定された場合は、制御回路１１が目標範囲Ａ６に対応する情報値を外部出力する。
【００５４】
更に、本発明装置１は、センス回路１６により、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が目標範囲Ａ１にあると判定された場合は（ステップ＃２０２で「目標範囲」分岐）、制御回路１１が目標範囲Ａ１に対応する情報値を外部出力し（ステップ＃２０４）、センス回路１６により抵抗値が目標範囲Ａ６に在ると判定された場合は（ステップ＃２０２で「目標範囲」分岐）目標範囲Ａ６に対応する情報値を外部出力し（ステップ＃２０４）、当該選択メモリセルＭに対する読み出し処理（ステップ＃２００）を終了する。
【００５５】
引き続き、本発明装置１は、前回の判定処理で抵抗値が中間範囲の１つにあると判定された選択メモリセルＭに対するセルフリフレッシュ処理を行う（ステップ＃２１０）。詳細には、本発明装置１の書き込み回路１３が、抵抗値が中間範囲の１つにあると判定された選択メモリセルＭの可変抵抗素子Ｒに対し、第１印加条件で電圧パルスを印加する（ステップ＃２１１）。
【００５６】
より詳細には、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が中間範囲Ａ２及びＡ３にある場合は、目標範囲Ａ１となるように設定された第１印加条件で電圧パルスを印加する。ここで、第１印加条件は、中間範囲Ａ２の場合に電圧Ｖ６パルス幅Ｔ６の電圧パルスを、中間範囲Ａ３の場合に電圧Ｖ７パルス幅Ｔ７の電圧パルスを夫々用いるとすると、目標範囲Ａ１からの抵抗値の差異が大きいほど電圧パルスの電圧値が大きくなるように、｜Ｖ６｜＜｜Ｖ７｜に設定されている。尚、第１印加条件としては、目標範囲Ａ１からの抵抗値の差異が大きいほど電圧パルスのパルス幅が大きくなるように、｜Ｔ６｜＜｜Ｔ７｜に設定しても良いし、パルス幅及び電圧値の両方を中間範囲Ａ２及びＡ３別に設定しても良い。
【００５７】
更に、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が中間範囲Ａ４及びＡ５にある場合は、目標範囲Ａ６となるように設定された第１印加条件で電圧パルスを印加する。ここで、第１印加条件は、中間範囲Ａ４の場合に電圧Ｖ８パルス幅Ｔ８の電圧パルスを、中間範囲Ａ５の場合に電圧Ｖ９パルス幅Ｔ９の電圧パルスを夫々用いるとすると、目標範囲Ａ６からの抵抗値の差異が大きいほど電圧パルスの電圧値が大きくなるように、｜Ｖ８｜＞｜Ｖ９｜に設定されている。尚、第１印加条件としては、目標範囲Ａ６からの抵抗値の差異が大きいほど電圧パルスのパルス幅が大きくなるように、｜Ｔ８｜＞｜Ｔ９｜に設定しても良いし、パルス幅及び電圧値の両方を中間範囲Ａ４及びＡ５別に設定しても良い。
【００５８】
引き続き、本発明装置１は、第１印加条件で電圧パルスを印加した選択メモリセルＭに対し、判定処理を行う（ステップ＃２１２）。可変抵抗素子Ｒの抵抗値が目標範囲Ａ１またはＡ６にある場合は、処理を終了し（ステップ＃２１３で「目標範囲」分岐）、可変抵抗素子Ｒの抵抗値が中間範囲Ａ２〜Ａ５にある場合は、再度ステップ＃２１１からセルフリフレッシュ処理を実行する（ステップ＃２１３で「中間範囲」分岐）。
【００５９】
尚、ここでは、外部から読み出し指示があった場合について説明したが、内部で読み出し指示があった場合についても同様に、読み出し動作時の本発明方法を適用できる。
【００６０】
〈リフレッシュ動作時の制御方法〉
リフレッシュ動作時の本発明方法について、図６を基に説明する。
【００６１】
本発明装置１は、本実施形態では、書き込み動作及び読み出し動作が一定時間指示されない場合に、一定時間毎に、自動的にリフレッシュ動作を実行するように構成されている。
【００６２】
本発明装置１は、リフレッシュ動作を開始すると、センス回路１６が、リフレッシュ対象の選択メモリセルＭを読み出して判定処理を行う（ステップ＃３０１）。
【００６３】
本発明装置１は、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が目標範囲Ａ１またはＡ６にあると判定された場合は（ステップ＃３０２で「目標範囲」分岐）、当該選択メモリセルＭに対するリフレッシュ処理を終了する。
【００６４】
本発明装置１は、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が中間範囲Ａ２〜Ａ５の１つにあると判定された場合は（ステップ＃３０２で「中間範囲」分岐）、書き込み回路１３が、当該選択メモリセルＭの可変抵抗素子Ｒに対し、第１印加条件で電圧パルスを印加する。より詳細には、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が中間範囲Ａ２及びＡ３にある場合は、目標範囲Ａ１となるように設定された第１印加条件で電圧パルスを印加する。ここで、第１印加条件は、中間範囲Ａ２の場合に電圧Ｖ１０パルス幅Ｔ１０の電圧パルスを、中間範囲Ａ３の場合に電圧Ｖ１１パルス幅Ｔ１１の電圧パルスを夫々用いるとすると、目標範囲Ａ１からの抵抗値の差異が大きいほど電圧パルスの電圧値が大きくなるように、｜Ｖ１０｜＜｜Ｖ１１｜に設定されている。尚、第１印加条件としては、目標範囲Ａ１からの抵抗値の差異が大きいほど電圧パルスのパルス幅が大きくなるように、｜Ｔ１０｜＜｜Ｔ１１｜に設定しても良いし、パルス幅及び電圧値の両方を中間範囲Ａ２及びＡ３別に設定しても良い。
【００６５】
更に、選択メモリセルＭの可変抵抗素子Ｒの抵抗値が中間範囲Ａ４及びＡ５にある場合は、目標範囲Ａ６となるように設定された第１印加条件で電圧パルスを印加する。ここで、第１印加条件は、中間範囲Ａ４の場合に電圧Ｖ１２パルス幅Ｔ１２の電圧パルスを、中間範囲Ａ５の場合に電圧Ｖ１３パルス幅Ｔ１３の電圧パルスを夫々用いるとすると、目標範囲Ａ６からの抵抗値の差異が大きいほど電圧パルスの電圧値が大きくなるように、｜Ｖ１２｜＞｜Ｖ１３｜に設定されている。尚、第１印加条件としては、目標範囲Ａ６からの抵抗値の差異が大きいほど電圧パルスのパルス幅が大きくなるように、｜Ｔ１２｜＞｜Ｔ１３｜に設定しても良いし、パルス幅及び電圧値の両方を中間範囲Ａ４及びＡ５別に設定しても良い。
【００６６】
引き続き、本発明装置１は、第１印加条件で電圧パルスを印加した選択メモリセルＭに対し、ステップ＃３０１の判定処理を実行する。
【００６７】
尚、ここでは、リフレッシュ動作について説明したが、読み出し動作及びリフレッシュ動作以外の動作であって、期待値が不明の場合に適用しても良い。また、リフレッシュ動作を内部指示に基づいて実行する場合を想定して説明したが、外部指示に基づいて実行可能に構成しても良い。
【００６８】
〈別実施形態〉
尚、上記実施形態では、リファレンス回路１７を複数備える場合について説明したが、これに限るものではない。例えば、リファレンスレベルを任意に変更可能なリファレンス回路１７を備える場合に、リファレンスレベルを適宜変更して、複数の目標範囲と複数の中間範囲の内の何れの範囲内にあるかを判定するように構成しても良い。
【符号の説明】
【００６９】
１        本発明に係る不揮発性半導体記憶装置
１０      メモリセルアレイ
１１      制御回路
１２      電圧発生回路
１３      書き込み回路
１４      ワード線デコーダ
１５      ビット線デコーダ
１６      センス回路（判定回路）
１７      リファレンス回路
１０１    第１電極
１０２    可変抵抗体
１０３    第２電極
Ｍ        メモリセル
Ｒ        可変抵抗素子
Ｔ        ＭＯＳトランジスタ
ＷＬ      ワード線
ＢＬ      ビット線
ＳＬ      ソース線
【図１】
0005351863.tif 000002
【図２】
0005351863.tif 000003
【図３】
0005351863.tif 000004
【図４】
0005351863.tif 000005
【図５】
0005351863.tif 000006
【図６】
0005351863.tif 000007
【図７】
0005351863.tif 000008
【図８】
0005351863.tif 000009
【図９】
0005351863.tif 000010
【図１０】
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【図１１】
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