(57)【特許請求の範囲】
【請求項１】
第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜又は窒化膜或はレジストをマスクとして用いてエッチングにより半導体素子用のトレンチを形成するとともに次工程用の合わせマーク用のトレンチも形成する工程と、前記マスクとして用いた酸化膜又は窒化膜或はレジストを除去した後、エピタキシャル成長法により第２導電型領域を前記トレンチを形成した第１導電型のシリコン基板上に成長させて前記トレンチを埋め込む工程と、前記エピタキシャル成長の際に前記トレンチの開口部より上部に成長した第２導電型領域のオーバーデポ層を、第１導電型層表面をエッチストッパーとして電気化学的エッチングにより除去し、前記第１導電型層表面を露出させる工程と、前記合わせマーク用のトレンチ部分を除いて酸化膜又は窒化膜或はレジストで再び前記シリコン基板表面を覆い、該合わせマーク用のトレンチ部分のみを再びエッチングして、次の研磨工程で消滅しない深さとして次工程用合わせマークを形成する工程と、前記酸化膜又は窒化膜或はレジストを取り除く工程と、前記第１導電型層表面を露出させたシリコン基板表面を研磨して平坦化する工程を含むことを特徴とするスーパージャンクション構造を有する半導体素子の製造方法。
【請求項２】
第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜をマスクとして用いてエッチングによりトレンチを形成する工程と、前記マスクとして用いた酸化膜を次工程用の合わせマーク用のトレンチ形成位置をしめす目印部分を残して除去する工程と、エピタキシャル成長法により第２導電型領域を前記トレンチを形成した第１導電型のシリコン基板上に成長させて前記トレンチを埋め込む工程と、前記エピタキシャル成長の際に前記トレンチの開口部より上部に成長した第２導電型領域のオーバーデポ層を、第１導電型層表面をエッチストッパーとして電気化学的エッチングにより除去し、前記第１導電型層表面を露出させる工程と、前記目印部分の酸化膜の近傍に合わせマーク用のトレンチをドライエッチングにより次の研磨工程で消滅しない深さに形成する工程と、前記目印部分の酸化膜を取り除く工程と、前記第１導電型層表面を露出させたシリコン基板表面を研磨して平坦化する工程を含むことを特徴とするスーパージャンクション構造を有する半導体素子の製造方法。
【請求項３】
前記第１導電型のシリコン基板に形成するトレンチの側壁及び底面の面方位を（１００）とすることを特徴とする請求項１又は請求項２に記載のスーパージャンクション構造を有する半導体素子の製造方法。
【請求項４】
前記電気化学的エッチングにより前記第１導電型層表面を露出させる工程において、前記電気化学的エッチングの終了時期をエッチング電流の変化をモニターすることによって決定することを特徴とする請求項１から請求項３のいずれか１項に記載のスーパージャンクション構造を有する半導体素子の製造方法。
【請求項５】
前記第２導電型の領域をエピタキシャル成長法により形成する工程では、ジクロロシラン又はトリクロロシランとＨＣｌガスを供給しながら第２導電型の領域を形成することを特徴とする請求項１から請求項４のいずれか１項に記載のスーパージャンクション構造を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にｎ型の半導体基板に形成されたトレンチ内にｐ型の半導体をエピタキシャル成長させることにより、ｎ型半導体領域とｐ型半導体領域とが縞状に繰り返し接合された、ｐｎ接合構造の並列構造を有する半導体、例えば、スーパージャンクションＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
通常の縦型パワーＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ：プレーナー型）では、その耐圧に応じてオン抵抗の下限値が理論的に定まる。すなわち、素子の耐圧を高くするとオン抵抗の下限値も高くなり、スイッチング損失が大きくなることが避けられない。これは、オン状態で流れるドリフト電流の方向とオフ状態（逆バイアス状態）で空乏層が広がる方向が同じためである。換言すると、素子の耐圧を高くするためには、ドリフト層の抵抗を高くする必要がある。
こうした事情は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やダイオード等についても同じである。
【０００３】
こうした問題に対し、不純物濃度を高めたｎ型ドリフト層領域と、ｐ型の仕切り領域を並列かつ交互に繰り返したｐｎ接合構造をもった縦型パワーＭＯＳＦＥＴ（スーパージャンクションＭＯＳＦＥＴ）が提案され、実用化されている（例えば、特許文献１参照）。こうした構造のパワーＭＯＳＦＥＴでは、ｐｎ接合を繰り返し並列に形成しているため、オフ状態の時に、横方向、縦方向共に空乏領域を形成できるため、ドリフト層全体を幅広く空乏化でき、高い耐圧を確保できる。また、この構成であればドリフト層の不純物濃度を高めることができるので、オン抵抗を低減できる。
【０００４】
ｐｎ接合構造を並列かつ交互に繰り返した半導体基板を得るには、半導体基板に対しイオン注入工程とエピタキシャル層の成長工程とを繰り返して形成する方法もあるが、微細化が難しく特性の向上に限界があり、また、工程数が増大しやすく、操作が煩雑となり、コスト面にも問題が生じる。これに対し、第１導電型のシリコン単結晶基板の表面にエッチングによりトレンチ（溝）を形成し、該トレンチを第２導電型の充填エピタキシャル層で埋めることで、並列かつ交互に繰り返した構成のｐｎ接合構造を形成する技術が開示されている（例えば、特許文献２、特許文献３参照）。
【０００５】
上記トレンチをエピタキシャル成長法によりエピタキシャル層で埋める場合、オン抵抗をより低下させるためには、耐圧を決めるトレンチ深さに対して、トレンチの開口幅を小さく、つまりは、そのアスペクト比を大きくする必要がある。しかし、アスペクト比を大きくすると、トレンチの形状が基板の表面に対し法線方向に細長い長方形となるので、トレンチをエピタキシャル成長法によりエピタキシャル膜で埋める途中でトレンチ開口部分が塞がりやすくなり、内部に空隙（ボイド）が残留しやすくなることが指摘されている（例えば、特許文献３参照）。この問題の解決策としては、トレンチを埋める工程で、エピタキシャル層の成長を途中で一旦止め、新たにＨＣｌガスを導入し、開口部を狭窄しているエピタキシャル層部分をエッチング除去してから、エピタキシャル層の成長を再開する方法や、あるいはＨＣｌガスを導入しながらエピタキシャル成長を行う方法（例えば、特許文献４参照）が開示されている。
【０００６】
しかしながら、トレンチを形成し、エピタキシャル成長によりトレンチを埋める方法では、所定の位置に平坦な鏡面化された表面を確保することが重要となる。しかし、トレンチ部のみをエピタキシャル成長で埋めることは出来ず、それ以外の部分にもエピタキシャル成長が行われ、基板の表面にシリコン単結晶の段差や盛り上がり（突起物）等が形成される。そのため、エピタキシャル成長後に基板表面を研磨等により、突起部やポリシリコンを除去し、平坦化する必要がある。
【０００７】
そこで、平坦化処理に関して、上記特許文献２には、エピタキシャル成長後の基板表面を化学機械研磨法により研磨することが示されている。しかし、精度良くトレンチの深さを制御する手法に問題が残されていた。それに対し、上記特許文献３にトレンチを形成する際のマスク酸化膜を研磨時にストッパ膜として基板表面の研磨を行うことが提案されている。また、酸化膜をエッチストッパーとして、ドライエッチング法により基板表面に形成されたシリコン突起物をエッチングで除去する方法も示されている。一方、特許文献５には、トレンチを形成する際のマスク酸化膜をストッパーとして基板表面のシリコン突起物を研磨、又は、エッチングで除去した後、ストッパーとした酸化膜を除去し研磨により平坦化を行うことが示されている。
【０００８】
【特許文献１】欧州特許出願公開第００５３８５４号明細書
【特許文献２】特開２０００−３４０５７８号公報
【特許文献３】特開２００１−１９６５７３号公報
【特許文献４】特開２００５−０１１８８０号公報
【特許文献５】特開２００５−５７１４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、トレンチをエピタキシャル成長で埋め込んだ後の、平坦化に関する様々な手法が提案されている。その代表的なものは、トレンチを形成する時に用いる酸化膜を残して、トレンチをエピタキシャル成長で埋め込みトレンチ開口部に生ずるシリコンの突起物を研磨、エッチング等で除去する際、前記酸化膜をストッパーとして基準面を得る製造手法である。この手法では、トレンチをエピタキシャル成長で埋め込む際に基板の結晶方位を選定し、ＨＣｌガスを用いた選択エピタキシャル成長を行うことで突起物の形状を一定にすることができ、それを比較的安定して除去することが可能となる。しかし、上記のような従来の手法を用いると酸化膜の周辺下部もエッチングされてしまう。また、ＲＩＥ（反応性イオンエッチング）によるダメージを除去するために、犠牲酸化をすると、図１１に示されるように、トレンチの表層部に酸化膜の庇が生じてしまい、その結果、埋込みエピタキシャル成長時に、トレンチ開口部近傍に転位の発生が起こり、デバイスの電気的特性に悪影響を及ぼすという問題があることが判った。
【００１０】
本発明は、これらの事情を考慮してなされたものであり、第１導電型シリコン基板に縞状のトレンチを形成し、エピタキシャル成長によりトレンチ内が第２導電型領域とされたスーパージャンクション構造を有する半導体素子の製造方法において、トレンチ開口部近傍に転位を発生させることがなく、鏡面化された所定の表面のエピタキシャルウェーハを着実に得るための製造方法を提供するものである。すなわち、研磨工程の研磨代を少なくでき、第２導電型領域の深さの精度を向上させることが可能となり、高品質な並列ｐｎ接合構造を有する半導体を優れた生産性で製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明は、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜又は窒化膜或はレジストをマスクとして用いてエッチングによりトレンチを形成する工程と、前記マスクとして用いた酸化膜又は窒化膜或はレジストを除去する工程と、エピタキシャル成長法により第２導電型領域を前記トレンチを形成した第１導電型のシリコン基板上に成長させて前記トレンチを埋め込む工程と、前記エピタキシャル成長の際に前記トレンチの開口部より上部に成長した第２導電型領域のオーバーデポ層を、第１導電型層表面をエッチストッパーとして電気化学的エッチングにより除去し、前記第１導電型層表面を露出させる工程と、前記第１導電型層表面を露出させたシリコン基板表面を研磨して平坦化する工程を含むことを特徴とするスーパージャンクション構造を有する半導体素子の製造方法である。
【００１２】
このように、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、上記のような工程を有する製造方法によってスーパージャンクション構造を有する半導体素子を製造すれば、酸化膜マスク又は窒化膜或はレジストマスクを除去してからエピタキシャル成長するので、トレンチ開口部近傍に転位の発生を生じさせることがなく、その後第１導電型表層面をエッチストッパーとして電気化学的エッチングするので、加工歪を発生させることなくオーバーデポ領域を除去でき、また、エッチングの終了を電流モニターで適切に制御できるので、僅かな研磨により鏡面化された所定の表面のスーパージャンクション構造を有する半導体素子を着実に得ることができる。また、研磨工程の研磨代が少なくでき、第２導電型領域の深さの精度を向上させることが可能となり、高品質な並列ｐｎ接合構造を有する半導体素子を優れた生産性で製造することができる。
【００１３】
また、本発明では、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜又は窒化膜或はレジストをマスクとして用いてエッチングにより半導体素子用のトレンチを形成するとともに次工程用の合わせマーク用のトレンチも形成する工程と、前記マスクとして用いた酸化膜又は窒化膜或はレジストを除去した後、エピタキシャル成長法により第２導電型領域を前記トレンチを形成した第１導電型のシリコン基板上に成長させて前記トレンチを埋め込む工程と、前記エピタキシャル成長の際に前記トレンチの開口部より上部に成長した第２導電型領域のオーバーデポ層を、第１導電型層表面をエッチストッパーとして電気化学的エッチングにより除去し、前記第１導電型層表面を露出させる工程と、前記合わせマーク用のトレンチ部分を除いて酸化膜又は窒化膜或はレジストで再び前記シリコン基板表面を覆い、該合わせマーク用のトレンチ部分のみを再びエッチングして、次の研磨工程で消滅しない深さとして次工程用合わせマークを形成する工程と、前記酸化膜又は窒化膜或はレジストを取り除く工程と、前記第１導電型層表面を露出させたシリコン基板表面を研磨して平坦化する工程を含むことを特徴とするスーパージャンクション構造を有する半導体素子の製造方法を提供する。
【００１４】
このように、上記のような工程を有する製造方法によってスーパージャンクション構造を有する半導体素子を製造すれば、上記と同様に、トレンチ開口部近傍に転位の発生を生じさせることがなく、僅かな研磨により鏡面化された所定の表面のスーパージャンクション構造を有する半導体素子を着実に得ることができる。また、研磨工程の研磨代が少なくでき、第２導電型領域の深さの精度を向上でき、高品質な並列ｐｎ接合構造を有する半導体素子を優れた生産性で製造することができる。さらに、前記第１導電型のシリコン基板に酸化膜又は窒化膜或はレジストをマスクとして用いてエッチングにより半導体素子用のトレンチを形成するとともに次工程用の合わせマーク用のトレンチも形成しておき、前記第１導電型層表面を露出させた後、前記合わせマーク用のトレンチ部分を除いて酸化膜又は窒化膜或はレジストで再び前記シリコン基板表面を覆い、該合わせマーク用のトレンチ部分のみを再びエッチングして、次の研磨工程で消滅しない深さとして次工程用合わせマークを形成することにより、次工程でのマスク合わせを安定的に精度良く行うことができ、効率的である。
【００１５】
さらに、本発明では、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜をマスクとして用いてエッチングによりトレンチを形成する工程と、前記マスクとして用いた酸化膜を次工程用の合わせマーク用のトレンチ形成位置をしめす目印部分を残して除去する工程と、エピタキシャル成長法により第２導電型領域を前記トレンチを形成した第１導電型のシリコン基板上に成長させて前記トレンチを埋め込む工程と、前記エピタキシャル成長の際に前記トレンチの開口部より上部に成長した第２導電型領域のオーバーデポ層を、第１導電型層表面をエッチストッパーとして電気化学的エッチングにより除去し、前記第１導電型層表面を露出させる工程と、前記目印部分の酸化膜の近傍に合わせマーク用のトレンチをドライエッチングにより次の研磨工程で消滅しない深さに形成する工程と、前記目印部分の酸化膜を取り除く工程と、前記第１導電型層表面を露出させたシリコン基板表面を研磨して平坦化する工程を含むことを特徴とするスーパージャンクション構造を有する半導体素子の製造方法を提供する。
【００１６】
このように、上記のような工程を有する製造方法によってスーパージャンクション構造を有する半導体素子を製造すれば、上記と同様に、トレンチ開口部近傍に転位の発生を生じさせることがなく、僅かな研磨により鏡面化された所定の表面のスーパージャンクション構造を有する半導体素子を着実に得ることができる。また、研磨工程の研磨代が少なくでき、第２導電型領域の深さの精度を向上させることができ、高品質な並列ｐｎ接合構造を有する半導体素子を優れた生産性で製造することができる。さらには、前記マスクとして用いた酸化膜を次工程用の合わせマーク用のトレンチ形成位置をしめす目印部分を残して除去しておき、前記第１導電型層表面を露出させた後、前記目印部分の酸化膜の近傍に合わせマーク用のトレンチをドライエッチングにより次の研磨工程で消滅しない深さに形成した後、目印部分の酸化膜を除去することにより、縞状のトレンチの線幅が細い場合においても、表面を精度よく平坦化することができる。
【００１７】
また、本発明におけるスーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に形成するトレンチの側壁及び底面の面方位を（１００）とすることが好ましい。
【００１８】
このように、前記第１導電型のシリコン基板に形成するトレンチの側壁、底面の面方位を（１００）とすれば、例えば、第１導電型のシリコン基板の表面に作製した縞状のトレンチをエピタキシャル成長法により第２導電型のシリコン単結晶を成長させて埋め込む際に、該トレンチ開口部に生じる第２導電型領域の盛り上がりやポリシリコンの形状を略台形状に一定にすることができ、またトレンチを埋め込む過程で発生しうるボイド（空隙）の発生を防止することができる。該シリコンの盛り上がり等の形状が略均一となれば、該シリコンの盛り上がり等を除去して平坦化する際のスピンエッチングを同一条件としてエッチング処理を行うことが可能となるので、高効率化を図ることができる。
【００１９】
また、前記電気化学的エッチングにより前記第１導電型層表面を露出させる工程において、前記電気化学的エッチングの終了時期をエッチング電流の変化をモニターすることによって決定するのが好ましい。
【００２０】
このように、本発明のスーパージャンクション構造を有する半導体素子の製造方法における、電気化学的エッチングにより前記第１導電型層表面を露出させる工程において、電気化学的エッチングの終了時期をエッチング電流の変化をモニターすることによって決定することで、エッチングの終端を正確に管理できるので、トレンチの開口部より上部に形成される第２導電型領域のオーバーデポ層を除去し、第１導電型層表面を着実に露出させることができ、精度の高いエッチング処理を実現することができる。このため、最終的な研磨工程では、研磨の取り代を少なくでき、かつ安定的に平坦な鏡面の並列ｐｎ接合が形成された主表面を有する半導体素子を得ることができる。
【００２１】
また、前記第２導電型の領域をエピタキシャル成長法により形成する工程では、ジクロロシラン又はトリクロロシランとＨＣｌガスを供給しながら第２導電型の領域を形成するのが好ましい。
【００２２】
このように、選択エピタキシャル成長によりトレンチを埋め込む際、ＨＣｌガスを供給すると、トレンチを埋め込む過程で生じうる空隙（ボイド）を発生しにくくすることができると共に、一部酸化膜を残した場合であっても酸化膜上への多結晶シリコンの成長を抑制することができる。
【発明の効果】
【００２３】
本発明によれば、第１導電型シリコン基板に縞状のトレンチを形成し、エピタキシャル成長によりトレンチ内が第２導電型領域とされたスーパージャンクション構造を有する半導体素子の製造方法において、トレンチ開口部近傍に転位を発生させることがなく、鏡面化された所定の表面のスーパージャンクション構造を有する半導体素子を着実に得ることができる。また、研磨工程の研磨代を少なくでき、第２導電型領域の深さの精度を向上させることが可能となり、高品質な並列ｐｎ接合構造を有する半導体素子を優れた生産性で製造することができる。
【発明を実施するための最良の形態】
【００２４】
上述のように、トレンチを形成し、エピタキシャル成長によりトレンチを埋める方法では、所定の位置に平坦な鏡面化された表面を確保することが重要となる。しかし、トレンチ部のみをエピタキシャル成長で埋めることは出来ず、それ以外の部分にもエピタキシャル成長が行われ、基板の表面にシリコン単結晶の段差や盛り上がり（突起物）等が形成される。そのため、基板表面を研磨等により、突起部やポリシリコンを除去し、平坦化することが必要となり、平坦化に関する様々な手法が提案されている。
【００２５】
しかしながら、従来のトレンチエッチング手法を用いると酸化膜の周辺下部もエッチングされてしまうという問題があった。また、ＲＩＥによるダメージを除去するために、犠牲酸化をすると、トレンチの表層部に酸化膜の庇が生じてしまい、その結果、トレンチ開口部近傍に転位が発生し、デバイスの電気的特性に悪影響を及ぼすことが判った。
【００２６】
そこで、本発明者は、上記問題を解決するため、鋭意検討した結果、第１導電型シリコン基板に縞状のディープトレンチを形成し、エピタキシャル成長によりトレンチ内が第２導電型領域とされたスーパージャンクション構造を有する半導体素子の製造において、トレンチを形成する際マスクを用い、用いたマスクを除去して、ＨＣｌガスを供給し選択エピ成長でトレンチを埋め込むことで、表面側も単結晶成長が進み、マスクとしての酸化膜を残してエピ成長した場合に生ずる、酸化膜との境界からの転位発生を防ぐことができることを見出した。
【００２７】
酸化膜を除去するとトレンチ開口部の結晶性が良好となる点については上記特許文献３にも触れられているが、この場合、基準面が容易に得られなくなり、その後の平坦化に支障が生じていた。研磨工程としてはバッチ処理が一般的だが、クロスのライフや定盤の状態によりバッチ内で１０％前後の研磨速度のバラツキが生じてしまう。また、ウェーハの厚さバラツキによりバッチ内の研磨速度のバラツキが生じてしまい、好ましくない。
【００２８】
基板にｎ/ｎ＋型のエピタキシャルウェーハを用いることで、エピタキシャル層の厚さを測定し、取り代を決定することも可能ではあるが、エピタキシャル層の厚さバラツキが土５％前後であるため、この場合においても、表面側の基準面を用いることが不可欠となる。
【００２９】
そこで、本発明では、マスクとして用いる酸化膜等を除去し、トレンチをエピタキシャル成長法で埋め込む手法を用いても表面側の基準面を確保できる方法を考案した。
すなわち、本発明において提供される第一のスーパージャンクション構造を有する半導体素子の製造方法は、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜又は窒化膜或はレジストをマスクとして用いてエッチングによりトレンチを形成する工程と、前記マスクとして用いた酸化膜又は窒化膜或はレジストを除去する工程と、エピタキシャル成長法により第２導電型領域を前記トレンチを形成した第１導電型のシリコン基板上に成長させて前記トレンチを埋め込む工程と、前記エピタキシャル成長の際に前記トレンチの開口部より上部に成長した第２導電型領域のオーバーデポ層を、第１導電型層表面をエッチストッパーとして電気化学的エッチングにより除去し、前記第１導電型層表面を露出させる工程と、前記第１導電型層表面を露出させたシリコン基板表面を研磨して平坦化する工程を含むことを特徴とする。
【００３０】
また、本発明において提供される第二のスーパージャンクション構造を有する半導体素子の製造方法は、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜又は窒化膜或はレジストをマスクとして用いてエッチングにより半導体素子用のトレンチを形成するとともに次工程用の合わせマーク用のトレンチも形成する工程と、前記マスクとして用いた酸化膜又は窒化膜或はレジストを除去した後、エピタキシャル成長法により第２導電型領域を前記トレンチを形成した第１導電型のシリコン基板上に成長させて前記トレンチを埋め込む工程と、前記エピタキシャル成長の際に前記トレンチの開口部より上部に成長した第２導電型領域のオーバーデポ層を、第１導電型層表面をエッチストッパーとして電気化学的エッチングにより除去し、前記第１導電型層表面を露出させる工程と、前記合わせマーク用のトレンチ部分を除いて酸化膜又は窒化膜或はレジストで再び前記シリコン基板表面を覆い、該合わせマーク用のトレンチ部分のみを再びエッチングして、次の研磨工程で消滅しない深さとして次工程用合わせマークを形成する工程と、前記酸化膜又は窒化膜或はレジストを取り除く工程と、前記第１導電型層表面を露出させたシリコン基板表面を研磨して平坦化する工程を含むことを特徴とする。
【００３１】
さらに、本発明では、第三のスーパージャンクション構造を有する半導体素子の製造方法として、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内にエピタキシャル成長法により第２導電型の領域を形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜をマスクとして用いてエッチングによりトレンチを形成する工程と、前記マスクとして用いた酸化膜を次工程用の合わせマーク用のトレンチ形成位置をしめす目印部分を残して除去する工程と、エピタキシャル成長法により第２導電型領域を前記トレンチを形成した第１導電型のシリコン基板上に成長させて前記トレンチを埋め込む工程と、前記エピタキシャル成長の際に前記トレンチの開口部より上部に成長した第２導電型領域のオーバーデポ層を、第１導電型層表面をエッチストッパーとして電気化学的エッチングにより除去し、前記第１導電型層表面を露出させる工程と、前記目印部分の酸化膜の近傍に合わせマーク用のトレンチをドライエッチングにより次の研磨工程で消滅しない深さに形成する工程と、前記目印部分の酸化膜を取り除く工程と、前記第１導電型層表面を露出させたシリコン基板表面を研磨して平坦化する工程を含むことを特徴とするスーパージャンクション構造を有する半導体素子の製造方法を提供する。
【００３２】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明するが、本発明はこれらの記載によって限定されるものではない。
図１は、本発明における第一及び第二のスーパージャンクション構造を有する半導体素子の製造方法の各工程のフロー図である。図２〜図１０は、本発明における第一及び第二のスーパージャンクション構造を有する半導体素子の製造方法の各工程におけるウェーハの概略断面図である。図１７は、このようなウェーハを用いて製造されたプレーナー型のスーパージャンクションＭＯＳＦＥＴの概略断面図である。
【００３３】
まず、本発明における第一のスーパージャンクション構造を有する半導体素子の製造工程を説明する。
ｎ型シリコン単結晶基板１ａ上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層１ｂを成長させ、ｎ／ｎ＋型シリコンエピタキシャル基板１を用意する（図１Ａ、図２参照）。この基板１は、オリフラ方位あるいはノッチ方位が共に、（１００）のものとすることが好ましい。次に、基板１の表面に、酸化膜又は窒化膜或はレジスト膜２のパターンを形成し（図１Ｂ、図３参照）、フォトリソグラフィーにより、トレンチ３をＲＩＥ（反応性イオンエッチング）等により形成する（図１Ｃ、図４参照）。
【００３４】
ここで、形成するトレンチ３の側壁、底面の面方位は（１００）とすることが好ましい。このように、第１導電型のシリコン基板に形成するトレンチの側壁及び底面の面方位を（１００）とすれば、第１導電型のシリコン基板の表面に作製した縞状のトレンチを選択エピタキシャル成長法により第２導電型のシリコン単結晶で埋め込む際に、該トレンチ開口部に生じる第２導電型のシリコン単結晶の盛り上がりやポリシリコンの形状を略台形状に一定にすることができ、またトレンチを埋め込む過程で発生しうるボイド（空隙）の発生を防止することができる。該シリコンの盛り上がり等の形状が略均一となれば、該シリコンの盛り上がり等を除去して平坦化する際のスピンエッチングを同一条件としてエッチング処理を行うことが可能となるので、高効率化を図ることができる。
【００３５】
ＲＩＥでは生産性に優れたボッシュ法を用いるのが好ましい。上述した通り、ＲＩＥによるダメージを除去するために、犠牲酸化をすると、酸化膜や窒化膜マスク等を用いた場合には、図１１に示されるような庇が出来やすく、表層部の転位発生の原因になる。しかし、本発明におけるスーパージャンクション構造を有する半導体素子の製造方法では、次工程のように酸化膜等を除去してしまうので、この問題が解決される。
【００３６】
次いで、上記工程においてマスクとして用いた酸化膜又は窒化膜或はレジストを除去し、トレンチ３内を洗浄する（図１Ｄ、図５参照）。トレンチ内の汚染やダメージは、水素ベークを十分行うか、ガスエッチングを必要最低限の量行うことで洗浄することができる。
その後、前記ｎ型エピタキシャル層とほぼ同程度の抵抗率のｐ型シリコンのエピタキシャル成長を行い、基板１上にｐ型領域４を成長させてトレンチ３を埋め込む（図１Ｅ、図６参照）。この際、トリクロロシラン又はジクロロシランをソースガスとして、ＨＣｌガスを同時に供給することが好ましい。
【００３７】
また、トレンチ３内に空隙（ボイド）が形成されないように、エピタキシャル成長は反応律速的条件下で行う方が好ましい。具体的には、成長温度は１０００℃程度に設定しトリクロロシランの供給量を多くすることが好ましい。こうすることで、比較的低速でエピタキシャル成長させることができる。また、ウェーハ（基板１）面内の成長速度を一定とするため、枚葉タイプの成長装置を用いる方が好ましい。
【００３８】
また、エピタキシャル成長は、トレンチ３が埋まる最低限の時間行った後、さらに所定の時間行われる（オーバーデポ）。その結果、図６に示されるように、ｐ型領域４は、トレンチの開口部より上部にオーバーデポ層５を有するように形成される。このオーバーデポによりエピタキシャル層表面が平坦な面とすることができる（図１２参照）。
【００３９】
次に、ｐ型領域４のオーバーデボ層５を電気化学的エッチングにより除去する（図１Ｆ、図７）。この時、基板１のｎ型層６表面をエッチストッパーとする。こうすることで、オーバーデポ層を確実に除去することができ、ｎ型層６表面を露出させ、基板１表面側の基準面とすることができる。また、この際、トレンチ内のｐ型領域４が僅かにエッチングされた状態でエッチングが終了される。
【００４０】
尚、この電気化学的エッチングの終了時期はエッチング電流の変化をモニターすることによって決定することができる。
上記のように、オーバーデポを行うことでトレンチを埋め込んだエピタキシャル層の表面を平坦にすることができるが、表層のｐ型エピタキシャル層（オーバーデポ層）の厚さを精密に制御することは非常に難しい。また、この厚さを非破壊で測定することはできない。また、エッチング量が大きすぎるとトレンチ部が深くなり、その後研磨等で平坦化することが困難になる。エッチングが不足すると、表層にｐ型領域が残りデバイス作成に支障をきたしたり、次工程のアライメントが出来なくなったりする。
【００４１】
本発明において採用した電気化学的エッチングでは、エッチング量に比例した電流がウェーハと電極間に流れる。一定の電圧負荷の下でエッチングを行う場合、エッチングが進みｎ型層が露出してエッチストップが起こると、エッチング面積が半分近くになるため、電流量が減少する。従って、エッチング電流をモニターし、電流量の変化を基準に適当な時点でエッチングを停止することにより、基準面となるｎ型層表面を着実に露出させ、ｐ型領域との段差を望ましい小ささにすることができ、精度の高いエッチング処理を実現することができる。
【００４２】
また、上記の電気化学的エッチングは、図１４に示されるように、例えば、約７０℃程度に保持された約３５％のＫＯＨ水溶液からなる電解液１０に基板１のｎ＋型層１ｂ（裏面）を正極に、白金１２を負極になるように浸漬した状態にして行うことができる。このエッチングシステムでは電流計１１によりエッチング量をモニターできるようにしてあり、エッチング槽は暗くしてウェーハに強い光が当たらないようにするのが好ましい。また、電極間に電圧を与えてエッチングを行いそのときの電流量をモニターすると、あるところまでエッチングが進むと電流量が低下するので、電流量の低下が安定した時点でエッチングを終了すればよい。
【００４３】
このようにして、ｐ型領域４のオーバーデボ層５を電気化学的エッチングにより除去し、ｎ型層６表面を露出させた後、基板１表面に残る微細な凹凸を除去し、鏡面化するために、基板１主表面を研磨して平坦化する（図１Ｉ、図１０参照）。この際、研磨方法としては、ケミカルメカニカル研磨が好ましく用いられる。また、研磨機としては、研磨代の面内均一性に優れる枚葉タイプの研磨機が好適である。
【００４４】
次に、本発明における第二のスーパージャンクション構造を有する半導体素子の製造方法について説明する。
ｎ型シリコン単結晶基板１ａ上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層１ｂを成長させ、ｎ／ｎ＋型シリコンエピタキシャル基板１を用意する（図１Ａ、図２参照）。この基板１は、オリフラ方位あるいはノッチ方位が共に、（１００）のものとすることが好ましい。次に、基板１の表面に、酸化膜又は窒化膜或はレジスト膜２のパターンを形成し（図１Ｂ、図３参照）、フォトリソグラフィーにより、トレンチ３をＲＩＥ（反応性イオンエッチング）等により形成する（図１Ｃ、図４参照）。上記と同様の理由により、形成するトレンチ３の側壁、底面の面方位は（１００）とすることが好ましい。また、ＲＩＥも上記と同様に、生産性に優れたボッシュ法を用いるのが好ましい。ここで、半導体素子用のトレンチ３を形成するとともに、次工程用の合わせマーク用のトレンチも形成する。この次工程用の合わせマーク用のトレンチは、例えば、縞状パターンの線幅と等しいか、より細い線幅とすればよい。
【００４５】
次いで、上記工程においてマスクとして用いた酸化膜又は窒化膜或はレジストを除去し、トレンチ３内を洗浄する（図１Ｄ、図５参照）。その後、前記ｎ型エピタキシャル層とほぼ同程度の抵抗率のｐ型シリコンのエピタキシャル成長を行い、基板１上にｐ型領域４を形成してトレンチ３を埋め込む（図１Ｅ、図６参照）。この際、トリクロロシラン又はジクロロシランをソースガスとして、ＨＣｌガスを同時に供給することが好ましい。エピタキシャル成長は、トレンチ３が埋まる最低限の時間行った後、さらに所定の時間行われる（オーバーデポ）。その結果、図６に示されるように、ｐ型領域４は、トレンチの開口部より上部にオーバーデポ層５を有するように形成される。
【００４６】
次に、ｐ型領域４のオーバーデボ層５を電気化学的エッチングにより除去する（図１Ｆ、図７）。この時、基板１のｎ型層６表面をエッチストッパーとする。こうすることで、オーバーデポ層を確実に除去することができ、ｎ型層６表面を露出させ、基板１表面側の基準面とすることができる。また、この際、トレンチ内のｐ型領域４が僅かにエッチングされた状態でエッチングが終了される。ここで、電気化学的エッチングの方法としては上記と同様のものを採用できる。
【００４７】
このようにして、ｐ型領域４のオーバーデボ層５を電気化学的エッチングにより除去し、ｎ型層６表面を露出させた後、電気化学的エッチングにより露出した次工程用の合わせマーク用のトレンチ部分７を除いて再び前記シリコン基板１表面を酸化膜又は窒化膜或はレジスト９で覆い、エッチングされないようにし、フォトリソグラフィーを行う（図１Ｇ、図８参照）。続いて、合わせマーク用のトレンチ部分のみを再びエッチングして、次の研磨工程で消滅しない深さとして次工程用の合わせマーク８を形成する（図１Ｈ、図９参照）。
【００４８】
次工程用の合わせマーク８を形成した後、基板１表面に残る微細な凹凸を除去し、鏡面化するために、基板１主表面を研磨して平坦化する（図１Ｉ、図１０参照）。この際、研磨方法としては、ケミカルメカニカル研磨が好ましく用いられる。また、研磨機としては、研磨代の面内均一性に優れる枚葉タイプの研磨機が好適である。
【００４９】
尚、次工程用の合わせマーク用のトレンチ部分とは別の位置にエッチングにより次工程の合わせマークを形成するようにしてもよい（不図示）。すなわち、図８に示されるような、次工程用の合わせマーク用のトレンチ部分７とは別の位置に新たなマークを窓開けし、エッチングして所定の段差を形成し、これを次工程用の合わせマークの形成に利用することができる。この場合、形成した新たなマークは次の研磨工程で消失するようにすればよい。
【００５０】
本発明における第一、第二のスーパージャンクション構造を有する半導体素子の製造方法は、各々、以上のような工程により、高品質な並列ｐｎ接合構造スーパージャンクション型半導体素子を優れた生産性で製造することができる。しかしながら、縞状のトレンチの線幅が細い場合には、ステッパーの合わせマークの線幅はステッパーの機種により最小線幅に制約があり、上記のような方法で次工程用の合わせマークを形成すると、合わせマーク用のトレンチが埋まらないうちに縞状トレンチ部が埋まってしまい、合わせマーク用のトレンチを埋めようとすると必要以上なオーバーデポを行わなければならず、生産性の悪化やオーバーデポ層の厚さムラの増大という問題が生じてしまう。
【００５１】
このような場合には、上述したような本発明の第三のスーパージャンクション構造を有する半導体素子の製造方法を好適に用いることができる。以下、本発明における第三のスーパージャンクション構造を有する半導体素子の製造について説明する。
【００５２】
図１５は、本発明における第三のスーパージャンクション構造を有する半導体素子の製造方法の各工程を示したフローである。
まず、ｎ型シリコン単結晶基板上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層を成長させ、ｎ／ｎ＋型シリコンエピタキシャル基板１を用意する（図１５Ａ参照）。この基板は、オリフラ方位あるいはノッチ方位が共に、（１００）のものとすることが好ましい。次に、基板の表面に、酸化膜のパターンを形成し（図１５Ｂ参照）、フォトリソグラフィーにより、トレンチをＲＩＥ（反応性イオンエッチング）等により形成する（図１５Ｃ参照）。上記と同様の理由により、形成するトレンチの側壁、底面の面方位は（１００）とすることが好ましい。また、ＲＩＥも上記と同様に、生産性に優れたボッシュ法を用いるのが好ましい。
【００５３】
次いで、上記工程においてマスクとして用いた酸化膜を次工程用の合わせマーク用のトレンチ形成位置を示す目印部分を残して除去し、トレンチ内を洗浄する（図１５Ｄ参照）。その後、前記ｎ型エピタキシャル層とほぼ同程度の抵抗率のｐ型シリコンのエピタキシャル成長を行い、基板上にｐ型領域を成長させてトレンチを埋め込む（図１５Ｅ参照）。この際、トリクロロシラン又はジクロロシランをソースガスとして、ＨＣｌガスを同時に供給することが好ましい。エピタキシャル成長は、トレンチが埋まる最低限の時間行った後、さらに所定の時間行い、トレンチの開口部より上部にオーバーデポ層を有するようにｐ型領域が形成される。
【００５４】
次に、ｐ型領域のオーバーデボ層を電気化学的エッチングにより除去する（図１５Ｆ参照）。この時、基板のｎ型層表面をエッチストッパーとして、オーバーデポ層を確実に除去し、ｎ型層表面を露出させる。ここで、電気化学的エッチングの方法としては上記と同様のものを採用できる。
【００５５】
その後、前記目印部分の酸化膜の近傍に合わせマーク用のトレンチをドライエッチングにより次の研磨工程で消滅しない深さに形成する（図１５Ｇ参照）。そして、目印部分の酸化膜を取り除く（図１５Ｈ参照）。その後、基板表面に残る微細な凹凸を除去し、鏡面化するために、ｎ型層表面を露出させたシリコン基板表面を研磨して平坦化する（図１５Ｉ）。この際、研磨方法としては、ケミカルメカニカル研磨が好ましく用いられる。また、研磨機としては、研磨代の面内均一性に優れる枚葉タイプの研磨機が好適である。
【００５６】
尚、形成した次工程用の合わせマーク用のトレンチ形成位置をしめす目印部分が次工程用の合わせマークとなるようにすることもできる。この場合、電気化学的エッチングにより露出した酸化膜を除去せずに、酸化膜が残る条件で基板主表面を研磨した後、エッチングで酸化膜を除去することで段差を形成し、これを次工程の合わせマークとすることもできる。研磨量が少ない場合は段差が小さいので、そのまま酸化して次工程で合わせマークとして問題なく用いることができる。
【実施例】
【００５７】
以下に本発明の実施例、比較例をあげてさらに具体的に説明するが、本発明はこれらに限定されるものではない。
【００５８】
（実施例１）
まず、ｎ型シリコン単結晶基板上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層を成長させ、ｎ／ｎ＋型シリコンエピタキシャル基板を用意した。この基板は、オリフラ方位あるいはノッチ方位が共に、（１００）のものとした。次に、基板の表面に、レジスト膜パターンを形成し、フォトリソグラフィーにより、側壁、底面の結晶方位が（１００）であるトレンチをＲＩＥにより５０μｍの深さで形成した。トレンチの線幅は４μｍとした。ここで、半導体素子用のトレンチを形成するとともに、次工程用の合わせマーク用のトレンチも形成した。この合わせマーク用のトレンチは、縞状パターンの線幅と等しい線幅とした。
【００５９】
次いで、上記工程に用いたレジストマスクを除去し、犠牲酸化によりトレンチ内の洗浄、ダメージ除去を行った。その後、トリクロロシランをソースガスとして、ＨＣｌガスを同時に供給し、前記ｎ型エピタキシャル層とほぼ同程度の抵抗率のｐ型シリコンのエピタキシャル成長を行い、基板上にｐ型領域を形成してトレンチを埋め込んだ。
【００６０】
また、エピタキシャル成長は、枚葉タイプの成長装置を用い、成長温度を１０１０℃程度に設定し、トリクロロシランの供給量を多くして、０．５μｍ／ｍｉｎ前後の低速な成長速度でエピタキシャル層を形成した。
【００６１】
また、エピタキシャル成長は、トレンチが埋まる最低限の時間行った後、オーバーデポを行い、トレンチの開口部より上部にオーバーデポ層を有するようにｐ型領域を形成した。
【００６２】
次に、ｐ型領域のオーバーデボ層を基板のｎ型層表面をエッチストッパーとして電気化学的エッチングにより除去した。この電気化学的エッチングは、図１４に示されるように、７０℃程度に保持された約３５％のＫＯＨ水溶液１０に基板１のｎ＋型層１ｂ（裏面）を正極に、白金１２を負極になるように浸漬した状態にして行った。尚、エッチング槽は暗くしてウェーハに強い光が当たらないようにした。電流計１１によりエッチング量をモニターし、あるところまでエッチングが進むと電流量が低下するので、電流量の低下が安定した時点でエッチングを終了するようにした。
【００６３】
このようにして、ｐ型領域のオーバーデボ層を電気化学的エッチングにより除去し、ｎ型層表面を露出させた後、電気化学的エッチングにより露出した次工程用の合わせマーク用のトレンチ部分を除いて再び前記シリコン基板表面をレジストで覆い、エッチングされないようにし、フォトリソグラフィーを行った。続いて、合わせマーク用のトレンチ部分のみを再びエッチングして、次の研磨工程で消滅しない深さとして次工程用の合わせマークを形成した。
【００６４】
この際、枚葉タイプの研磨機を用いた。このようにして、作製されたスーパージャンクション構造を有する半導体素子において、ステッパーによる合わせマークの信号読み取りを行った。研磨後、追加エッチングを行った合わせマーク部は約１μｍの段差が残り、スッテッパーによる信号読み取りが問題なくできることが確認できた。すなわち、次工程の合わせマークとして問題なく用いることができることが確認できた。次にウェーハを酸化し、合わせマークを用いて、ｐ型ベース領域１３を縞状トレンチにアライメントさせるように形成した。その後の工程は基本的に通常のパワーＭＯＳの製造工程と同様とした。図１６はパワーＭＯＳ製造の途中工程の概略断面図であり、最終的なスーパージャンクションの構造の概略断面図は図１７である。尚、ｐ型ベース領域１３内には、ｎ＋ソース１４が形成されており、その上にはゲート電極１５が設けられている。
【００６５】
（比較例１）
酸化膜を除去しない点以外は、実施例と同様な方法でｐｎ接合構造を持つエピタキシャルウェーハを製造した。
【００６６】
実施例１において、エピタキシャル成長法により、トレンチの開口部より上部にオーバーデポ層を有するようにｐ型領域を形成してトレンチ内を埋め込んだ段階で、ウェーハを劈開し選択エッチングで結晶欠陥を調べたが表層部には、ボイド、転位等の欠陥は観察されなかった（図１２）。これに対し、酸化膜を残した状態でｐ型領域でトレンチ内を埋め込んだ比較例１ではトレンチ開口部近傍で結晶欠陥が見られた（図１３）。
【００６７】
（実施例２）
ｎ型シリコン単結晶基板上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層を成長させ、ｎ／ｎ＋型シリコンエピタキシャル基板を用意した。この基板は、オリフラ方位あるいはノッチ方位が共に、（１００）のものとした。基板を酸化し、次工程用の合わせマーク用のトレンチ形成位置を示す目印部分を残してそれ以外の部分は酸化膜を除去した。アライメントマークの最小線幅は４．０μｍであった。そして、目印部分を基準に縞状のパターンをレジストで形成した。アライメントマークはこのとき酸化膜で覆うようにした。この酸化膜をマスクに用いて約１５μｍの深さで線幅が１．５μｍのディープトレンチをＲＩＥで形成した。
【００６８】
マスクとして用いた酸化膜を次工程用の合わせマーク用のトレンチ形成位置を示す目印部分を残して除去し、トレンチ内を洗浄した。その後、ｎ型エピタキシャル層とほぼ同程度の抵抗率のｐ型シリコンのエピタキシャル成長を行い、基板上にｐ型領域を成長させてトレンチを埋め込んだ。この際、トリクロロシラン又はジクロロシランをソースガスとして、ＨＣｌガスを同時に供給した。エピタキシャル成長は、トレンチが埋まる最低限の時間行った後、さらに所定の時間行い、トレンチの開口部より上部にオーバーデポ層を有するようにｐ型領域を形成した。
【００６９】
次に、ｐ型領域のオーバーデボ層を電気化学的エッチングにより除去した。この時、基板のｎ型層表面をエッチストッパーとして、オーバーデポ層を確実に除去し、ｎ型層表面を露出させる。ここで、電気化学的エッチングの方法は実施例１と同様とした。
【００７０】
その後、前記目印部分の酸化膜の近傍に合わせマーク用のトレンチをドライエッチングにより次の研磨工程で消滅しない深さに形成した後、目印部分の酸化膜を除去した。そして、ｎ型層表面を露出させたシリコン基板表面をケミカルメカニカル研磨により研磨して平坦化した。
【００７１】
この場合、研磨代は１μｍ程度で、得られたウェーハにレジストを塗布し塗布ムラの発生がないこと、および、ステッパーでアライメント信号が問題なく得られることを確認した。また、実施例１、比較例１と同様に、トレンチ内を埋め込んだ段階で劈開し選択エッチングで結晶欠陥を調べたが、表層部には、転位等の欠陥は観察されなかった。
【００７２】
以上の結果から、本発明におけるスーパージャンクション構造を有する半導体素子の製造方法を用いれば、トレンチ開口部近傍に転位を発生させることがなく、鏡面化された所定の表面のスーパージャンクション構造を有する半導体素子を着実に得ることができ、研磨工程の研磨代が少なくでき、第２導電型（ｐ型）領域の深さの精度を向上させることが可能となり、高品質な並列ｐｎ接合構造スーパージャンクション型パワーＭＯＳＦＥＴを優れた生産性で製造することができることが確認することができた。
【００７３】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な効果を奏するいかなるものであっても本発明の技術的範囲に包含される。
例えば、本実施の形態および本実施例においては、ｎ型シリコンエピタキシャル基板を用い、該基板上に形成したトレンチをｐ型領域で埋めると説明したが、その逆の場合でも構わない。
【図面の簡単な説明】
【００７４】
【図１】本発明におけるスーパージャンクション構造を有する半導体素子の製造工程の一例を示すフロー図である。
【図２】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＡ工程におけるウェーハの概略断面図である。
【図３】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＢ工程におけるウェーハの概略断面図である。
【図４】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＣ工程におけるウェーハの概略断面図である。
【図５】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＤ工程におけるウェーハの概略断面図である。
【図６】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＥ工程におけるウェーハの概略断面図である。
【図７】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＦ工程におけるウェーハの概略断面図である。
【図８】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＧ工程におけるウェーハの概略断面図である。
【図９】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＨ工程におけるウェーハの概略断面図である。
【図１０】本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＩ工程におけるウェーハの概略断面図である。
【図１１】ボッシュ法で酸化膜マスクによりトレンチエッチングをしたときの開口部の状況の１例を示す図である。
【図１２】実施例１におけるトレンチをエピタキシャル成長で埋め込んだ段階の表層近傍の結晶欠陥をエッチングで観察した断面ＳＥＭ写真である。
【図１３】比較例１における酸化膜マスクを残してトレンチをエピタキシャル成長で埋め込んだ段階の表層近傍の結晶欠陥をエッチングで観察した断面ＳＥＭ写真である。
【図１４】電気化学的エッチングによるオーバーデポ層のエッチングの概略図である。
【図１５】本発明におけるエピタキシャルウェーハの製造工程の他の例を示すフロー図である。
【図１６】スーパージャンクション型プレーナー型ＭＯＳＦＥＴの製造工程の一段階を示す図である。
【図１７】スーパージャンクション型プレーナー型ＭＯＳＦＥＴの概略断面図である。
【符号の説明】
【００７５】
１ａ…ｎ型シリコン基板、  １ｂ…ｎ＋エピタキシャル層、  
１…ｎ／ｎ＋シリコンエピタキシャル基板、  ２…酸化膜又は窒化膜或はレジスト、  
３…トレンチ、  ４…ｐ型領域、  ５…オーバーデポ層、  ６…ｎ型層、  
７…予め形成した合わせマークの領域、  ８…次工程用の合わせマーク、  
９…酸化膜又は窒化膜或はレジスト、  １０…電解液（ＫＯＨ）、  １１…電流計、  
１２…白金、  １３…ｐ型ベース領域、  １４…ｎ＋ソース、  １５…ゲート電極。
【図１】
0005194912.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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