(57)【特許請求の範囲】
【請求項１】
一方の主面を表面（１１）、他方の主面を裏面（１２）とする半導体基板（１０）と、
前記半導体基板（１０）に設けられた領域であって、前記半導体基板（１０）の表面（１１）に開口し且つ前記裏面（１２）側では閉塞された複数個の有底穴（２０）を当該領域内に有する第１の領域（１）と、
前記半導体基板（１０）において前記第１の領域（１）に隣り合う領域であって、前記半導体基板（１０）の厚さ方向に貫通する貫通穴（３０）を当該領域内に有する第２の領域（２）と、を備え、
個々の前記有底穴（２０）は前記貫通穴（３０）よりも小さい穴幅を有するものであり、
個々の前記有底穴（２０）には、当該穴の内面を被覆するように設けられた有底筒状の第１の導電体（４０）と、この第１の導電体（４０）の内側に設けられた第２の導電体（６０）と、これら第１および第２の導電体（４０、６０）の間に設けられ、これらを絶縁する絶縁体（５０）とが充填されており、
前記第１の領域（１）において、前記第１の導電体（４０）、前記絶縁体（５０）、前記第２の導電体（６０）は、それぞれ前記有底穴（２０）の内部から前記半導体基板（１０）の表面（１１）における隣り合う前記有底穴（２０）の間にも設けられることにより、前記第１の導電体（４０）、前記絶縁体（５０）、前記第２の導電体（６０）は、前記複数個の有底穴（２０）間にて連続して形成されたものとなっており、
前記第１の領域（１）は、前記第１および第２の導電体（４０、６０）とこれらの間に介在する前記絶縁体（５０）によって静電容量が形成されてなる容量形成部として構成されており、
前記貫通穴（３０）には、当該穴の内面を被覆するように前記第１の導電体（４０）が設けられるとともに、この第１の導電体（４０）の内側に前記第２の導電体（６０）が設けられ、さらに、これら第１および第２の導電体（４０、６０）の間に前記絶縁体（５０）が設けられており、
前記有底穴（６０）における前記第１の導電体（４０）、前記第２の導電体（６０）は、それぞれ前記貫通穴（３０）における前記第１の導電体（４０）、前記第２の導電体（６０）に電気的に接続されることにより、前記半導体基板（１０）の表裏両面（１１、１２）に取りだされていることを特徴とする半導体装置。
【請求項２】
前記有底穴（２０）における前記第１の導電体（４０）、前記第２の導電体（６０）と、前記貫通穴（３０）における前記第１の導電体（４０）、前記第２の導電体（６０）とは、それぞれ前記半導体基板（１０）の表面（１１）における前記有底穴（２０）と前記貫通穴（３０）の間の部位に設けられた前記第１の導電体（４０）、前記第２の導電体（６０）により電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通穴（３０）および前記有底穴（２０）はともに穴形状が円形の穴であり、前記有底穴（２０）の穴径の方が前記貫通穴（３０）の穴径よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数個の有底穴（２０）は、個々の穴形状が六角形の穴であってハニカム状の集合体として構成されたものであり、
前記有底穴（２０）の穴の最大幅が前記貫通穴（３０）の穴径よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記有底穴（２０）は、個々が溝形状に形成されたものであり、
前記有底穴（２０）における溝の長手方向と直交する方向の幅が、前記貫通穴（３０）の穴径よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記複数個の有底穴（２０）は、当該複数個の有底穴（２０）のうちの１つの有底穴を中心として、その他の有底穴が円環状の穴形状をなすものとして、当該１つの有底穴の外側に配置されることにより、前記複数個の有底穴（２０）の全体として同心円形状の配置とされているものであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
一方の主面を表面（１１）、他方の主面を裏面（１２）とする半導体基板（１０）を用意し、
前記半導体基板（１０）の表面（１１）側に、複数個の有底の第１の穴（２１）と前記表面（１１）からの深さが前記第１の穴（２１）よりも深い有底の第２の穴（３１）とを形成する第１の工程と、
第１の導電体（４０）を、複数個の前記第１の穴（２１）の内面および前記第２の穴（３１）の内面にてそれぞれ有底筒状に形成すると共に、半導体基板（１０）の表面（１１）のうち前記第１の穴（２１）の間に位置する部位、および、前記第１の穴（２１）と前記第２の穴（３１）との間の部位に形成することにより、前記第１の導電体（４０）を１つの連続した層として形成する第２の工程と、
絶縁体（５０）を、複数個の前記第１の穴（２１）における前記第１の導電体（４０）の内面および前記第２の穴（３１）における前記第１の導電体（４０）の内面にてそれぞれ有底筒状に形成すると共に、前記半導体基板（１０）の表面（１１）のうち前記第１の穴（２１）の間に位置する部位、および、前記第１の穴（２１）と前記第２の穴（３１）との間の部位にて前記第１の導電体（４０）上に形成することにより、前記絶縁体（５０）を１つの連続した層として形成する第３の工程と、
第２の導電体（６０）を、複数個の前記第１の穴（２１）における前記絶縁体（５０）の中空部および前記第２の穴（３１）における前記絶縁体（５０）の中空部にそれぞれ充填すると共に、前記半導体基板（１０）の表面（１１）のうち前記第１の穴（２１）の間に位置する部位、および、前記第１の穴（２１）と前記第２の穴（３１）との間の部位にて前記絶縁体（５０）上に形成することにより、前記第２の導電体（６０）を１つの連続した層として形成する第４の工程と、
前記半導体基板（１０）の裏面（１２）から前記第２の穴（３１）の底部側の前記第１の導電体（６０）および前記絶縁体（５０）が露出するまで、前記半導体基板（１０）をその裏面（１２）側から薄肉化する第５の工程と、
しかる後、前記半導体基板（１０）の裏面（１２）において前記第２の穴（３１）にて露出する前記絶縁体（５０）を除去して、前記第２の穴（３１）の底部側の前記第２の導電体（６０）を露出させる第６の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の工程では、前記第１の穴（２１）の方が前記第２の穴（３１）よりも穴幅が小さいものとして、前記第１の穴（２１）および前記第２の穴（３１）を同時にドライエッチングすることにより、前記第１の穴（２１）の方が前記第２の穴（３１）よりも浅いものとすることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に設けられた穴に、絶縁体を介して２つの導電体を充填してなる電極部を有する半導体装置、および、そのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
たとえば、この種の半導体装置としては、半導体基板の表裏両面を電気的に接続するための貫通電極部を有するものが提案されている（たとえば、特許文献１、特許文献２参照）。このものは、半導体チップの性能向上、小型化のためにチップを積層する場合などに用いて好適なものである。
【０００３】
このものにおける電極部は、具体的には、エッチングなどにより、半導体基板の表裏両面に開口する貫通穴を設け、その貫通穴の中に、スパッタやＣＶＤなどにより、穴の内面側から筒状の第１の導電体、その第１の導電体の内面を被覆する筒状の絶縁体、さらにこの絶縁体の中空部に充填された柱状の第２の導電体を充填してなる。
【０００４】
そして、この貫通電極部においては、たとえば、第２の導電体を信号用、第１の導電体をＧＮＤ用として、第２の導電体を第１の導電体でシールドすることにより、第２の導電体におけるノイズ低減を図るようにする。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１９４５５号公報
【特許文献２】特開２００７−８１１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、上記したようなシールド効果を大きくするためには、絶縁体を介して配置された第１の導電体と第２の導電体とによって構成される静電容量が大きい方が望ましい。
【０００７】
しかしながら、当該静電容量を大きくしようとするためには、両導電体の対向する面積を大きくする必要があり、上記した従来のものでは、貫通穴の径を大きくする方法が必要となる。このような貫通穴の増大は電極部の大型化を招き、好ましくない。
【０００８】
本発明は、上記問題に鑑みてなされたものであり、半導体基板に設けられた穴に、絶縁体を介して２つの導電体を充填してなる電極部を有する半導体装置において、２つの導電体間の容量を大きくするのに適した構成を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、一方の主面を表面（１１）、他方の主面を裏面（１２）とする半導体基板（１０）を備えるとともに、さらに、以下に示す各点を有することを特徴としている。
【００１０】
・半導体基板（１０）には、半導体基板（１０）の表面（１１）に開口し且つ裏面（１２）側では閉塞された複数個の有底穴（２０）を当該領域内に有する第１の領域（１）と、第１の領域（１）に隣り合う領域であって半導体基板（１０）の厚さ方向に貫通する貫通穴（３０）を当該領域内に有する第２の領域（２）とが備えられており、個々の有底穴（２０）は貫通穴（３０）よりも小さい穴幅を有するものであること。
【００１１】
・個々の有底穴（２０）には、当該穴の内面を被覆するように設けられた有底筒状の第１の導電体（４０）と、この第１の導電体（４０）の内側に設けられた第２の導電体（６０）と、これら第１および第２の導電体（４０、６０）の間に設けられ、これらを絶縁する絶縁体（５０）とが充填されていること。
【００１２】
・第１の領域（１）において、第１の導電体（４０）、絶縁体（５０）、第２の導電体（６０）は、それぞれ有底穴（２０）の内部から半導体基板（１０）の表面（１１）における隣り合う有底穴（２０）の間にも設けられることにより、第１の導電体（４０）、絶縁体（５０）、第２の導電体（６０）は、複数個の有底穴（２０）間にて連続して形成されたものとなっており、第１の領域（１）は、第１および第２の導電体（４０、６０）とこれらの間に介在する絶縁体（５０）によって静電容量が形成されてなる容量形成部として構成されていること。
【００１３】
貫通穴（３０）には、当該穴の内面を被覆するように第１の導電体（４０）が設けられるとともに、この第１の導電体（４０）の内側に第２の導電体（６０）が設けられ、さらに、これら第１および第２の導電体（４０、６０）の間に絶縁体（５０）が設けられていること。
【００１４】
・有底穴（６０）における第１の導電体（４０）、第２の導電体（６０）は、それぞれ貫通穴（３０）における第１の導電体（４０）、第２の導電体（６０）に電気的に接続されることにより、半導体基板（１０）の表裏両面（１１、１２）に取りだされていること。本発明はこれらの点を特徴としている。
【００１５】
それによれば、第２の領域（２）は、容量形成部の各導電体（４０、６０）を半導体基板（１０）の表裏両面（１１、１２）に取りだすための取りだし部として構成される。一方、第１の領域（１）では、複数個の有底穴（２０）の集合体を設け、個々の有底穴（２０）にて絶縁体（５０）を介して２つの導電体（４０、６０）を配置することで、容量形成部が構成されるから、２つの導電体（４０、６０）の対向面積を大きくしてその容量を大きくすることができ、しかも、各有底穴（２０）は第２の領域（２）における貫通穴（３０）よりも幅の狭いものであるから、容量形成部の大型化を極力抑制するのに好ましい。
【００１６】
よって、本発明によれば、半導体基板（１０）に設けられた穴（２０、３０）に、絶縁体（５０）を介して２つの導電体（４０、６０）を充填してなる電極部を有する半導体装置において、２つの導電体（４０、６０）間の容量を大きくするのに適した構成を提供することができる。
【００１７】
ここで、請求項２に記載の発明のように、請求項１に記載の半導体装置においては、有底穴（２０）における第１の導電体（４０）、第２の導電体（６０）と、貫通穴（３０）における第１の導電体（４０）、第２の導電体（６０）とは、それぞれ半導体基板（１０）の表面（１１）における有底穴（２０）と貫通穴（３０）の間の部位に設けられた第１の導電体（４０）、第２の導電体（６０）により電気的に接続されているものにできる。
【００１８】
また、請求項３に記載の発明のように、請求項１または２に記載の半導体装置においては、貫通穴（３０）および有底穴（２０）はともに穴形状が円形の穴であり、有底穴（２０）の穴径の方が前記貫通穴（３０）の穴径よりも小さいものにできる。
【００１９】
また、このようにすることで、貫通穴（３０）、有底穴（２０）をドライエッチングにより形成する場合、上記穴径の差異を利用したエッチングレートの違いによって貫通穴（３０）、有底穴（２０）を容易に形成することが可能である。
【００２０】
また、請求項４に記載の発明のように、請求項１または２に記載の半導体装置においては、複数個の有底穴（２０）は、個々の穴形状が六角形の穴であってハニカム状の集合体として構成されたものであり、有底穴（２０）の穴の最大幅が貫通穴（３０）の穴径よりも小さいものとしてもよい。
【００２１】
複数個の有底穴（２０）がハニカム状に配置されているから、半導体基板（１０）の機械的強度の点で好ましい。また、上記同様、穴幅の差異を利用したエッチングレートの違いによって貫通穴（３０）、有底穴（２０）を容易に形成することが可能である。
【００２２】
また、請求項５に記載の発明のように、請求項１または２に記載の半導体装置においては、有底穴（２０）は、個々が溝形状に形成されたものであり、有底穴（２０）における溝の長手方向と直交する方向の幅が、貫通穴（３０）の穴径よりも小さいものとしてもよい。この場合も、上記同様、穴幅の差異を利用したエッチングレートの違いによって貫通穴（３０）、有底穴（２０）を容易に形成することが可能である。
【００２３】
また、請求項６に記載の発明では、請求項１に記載の半導体装置において、複数個の有底穴（２０）は、当該複数個の有底穴（２０）のうちの１つの有底穴を中心として、その他の有底穴が円環状の穴形状をなすものとして、当該１つの有底穴の外側に配置されることにより、複数個の有底穴（２０）の全体として同心円形状の配置とされているものであることを特徴としている。
【００２４】
このように、複数個の有底穴（２０）を全体として、同心円状、換言すれば年輪形状に配置したものとしてもよい。
【００２５】
請求項７に記載の発明は、半導体装置の製造方法であり、一方の主面を表面（１１）、他方の主面を裏面（１２）とする半導体基板（１０）を用意し、以下に示す各工程を行うものである。
【００２６】
・半導体基板（１０）の表面（１１）側に、複数個の有底の第１の穴（２１）と表面（１１）からの深さが第１の穴（２１）よりも深い有底の第２の穴（３１）とを形成する第１の工程。
【００２７】
・第１の導電体（４０）を、複数個の第１の穴（２１）の内面および第２の穴（３１）の内面にてそれぞれ有底筒状に形成すると共に、半導体基板（１０）の表面（１１）のうち第１の穴（２１）の間に位置する部位、および、第１の穴（２１）と第２の穴（３１）との間の部位に形成することにより、第１の導電体（４０）を１つの連続した層として形成する第２の工程。
【００２８】
・絶縁体（５０）を、複数個の第１の穴（２１）における第１の導電体（４０）の内面および第２の穴（３１）における第１の導電体（４０）の内面にてそれぞれ有底筒状に形成すると共に、半導体基板（１０）の表面（１１）のうち第１の穴（２１）の間に位置する部位、および、第１の穴（２１）と第２の穴（３１）との間の部位にて第１の導電体（４０）上に形成することにより、絶縁体（５０）を１つの連続した層として形成する第３の工程。
【００２９】
・第２の導電体（６０）を、複数個の第１の穴（２１）における絶縁体（５０）の中空部および第２の穴（３１）における絶縁体（５０）の中空部にそれぞれ充填すると共に、半導体基板（１０）の表面（１１）のうち第１の穴（２１）の間に位置する部位、および、第１の穴（２１）と第２の穴（３１）との間の部位にて絶縁体（５０）上に形成することにより、第２の導電体（６０）を１つの連続した層として形成する第４の工程。
【００３０】
・半導体基板（１０）の裏面（１２）から第２の穴（３１）の底部側の第１の導電体（６０）および絶縁体（５０）が露出するまで、半導体基板（１０）をその裏面（１２）側から薄肉化する第５の工程。
【００３１】
しかる後、半導体基板（１０）の裏面（１２）において第２の穴（３１）にて露出する絶縁体（５０）を除去して、第２の穴（３１）の底部側の第２の導電体（６０）を露出させる第６の工程。本発明の製造方法は、これらの各工程を含むことを特徴としている。それによれば、請求項１の半導体装置を適切に製造し得る製造方法が提供される。
【００３２】
また、請求項８に記載の発明では、請求項７に記載の半導体装置の製造方法において、第１の工程では、第１の穴（２１）の方が第２の穴（３１）よりも穴幅が小さいものとして、第１の穴（２１）および第２の穴（３１）を同時にドライエッチングすることにより、第１の穴（２１）の方が第２の穴（３１）よりも浅いものとすることを特徴としている。
【００３３】
それによれば、穴幅が小さい穴の方が、エッチングレートが遅いので、結果的に穴幅の小さい第１の穴（２１）が浅い穴となり、第１の穴（２１）と第２の穴（３１）を容易に形成できる。
【００３４】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図である。
【図２】図１に示される半導体装置の一部断面斜視図である。
【図３】第１実施形態の半導体装置の製造方法を示す工程図である。
【図４】図３に続く製造方法を示す工程図である。
【図５】図４に続く製造方法を示す工程図である。
【図６】図５（ｂ）のＡ視部分平面図である。
【図７】図５に続く製造方法を示す工程図である。
【図８】本発明の第２実施形態に係る半導体装置の一部断面斜視図である。
【図９】本発明の第３実施形態に係る半導体装置の一部断面斜視図である。
【図１０】本発明の第４実施形態に係る半導体装置の一部断面斜視図である。
【図１１】本発明の第５実施形態に係る半導体装置の一部断面斜視図である。
【図１２】第５実施形態の他の例としての半導体装置の一部断面斜視図である。
【図１３】本発明の第６実施形態に係る半導体装置の概略断面図である。
【図１４】本発明の第７実施形態に係る半導体装置の概略斜視図である。
【図１５】図１４中のＢ部、Ｃ部の概略断面図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００３７】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略断面構成を示す図である。また、図２は、本半導体装置を、図１に示される断面構成に加えて半導体基板１０の表面１１側の斜視構成を合わせて示す一部断面斜視図である。
【００３８】
本半導体装置は、半導体基板１０に設けられた穴２０、３０に、絶縁体５０を介して２つの導電体４０、６０を充填してなる電極部を有するものである。半導体基板１０は、板状を成し、一方の主面を表面１１、他方の主面を裏面１２とするものである。
【００３９】
この半導体基板１０は、たとえばシリコン半導体などの一般的なものであり、少なくとも第１の領域１および第２の領域２においては、抵抗率が０．１Ω・ｃｍ以下であることが望ましい。これは、半導体基板１０自身も本半導体装置における電流経路として機能させやすいからである。このような低抵抗率は、半導体基板１０にドープされる不純物濃度の調整により容易に実現される。
【００４０】
そして、半導体基板１０の第１の領域１には、半導体基板１０の表面１１に開口し且つ裏面１２側では閉塞された複数個の有底穴２０が設けられている。ここでは、各有底穴２０は穴形状が円形をなす穴であり、第１の領域１において複数個の有底穴２０の集合体が形成されたものとされている。
【００４１】
一方、半導体基板１０の第１の領域１に隣り合う第２の領域２には、表裏両面１１、１２に直交する方向である半導体基板１０の厚さ方向に貫通する貫通穴３０が設けられている。本実施形態では、半導体基板１０のうち平面略円形の第１の領域１の外周囲に第１の領域１を取り囲むように第２の領域２が存在している。そして、この第２の領域２には、複数個の有底穴２０の集合体を取り囲むように、貫通穴３０が複数個配置されている。
【００４２】
また、個々の有底穴２０は貫通穴３０よりも小さい穴幅を有するものとされている。ここでは、貫通穴３０も有底穴２０と同様に穴形状が円形の穴であるが、その穴径は、有底穴２０の方が貫通穴３０よりも小さい。つまり、各穴は穴の直径を穴幅として、個々の有底穴２０は貫通穴３０よりも小さい穴幅を有するものとされている。
【００４３】
なお、これら各穴２０、３０は、後述するように、トレンチエッチングにより形成されるものであり、上記の穴径の差異を利用したエッチングレートの違いによって貫通穴３０、非貫通の有底穴２０を形成するようにしている。
【００４４】
また、個々の有底穴２０には、当該穴の内面を被覆するように設けられた有底筒状の第１の導電体４０と、この第１の導電体４０の内側に設けられた第２の導電体６０と、これら第１および第２の導電体４０、６０の間に設けられ、これら両導電体４０、６０間を絶縁する絶縁体５０とが充填されている。
【００４５】
言い換えるならば、個々の有底穴２０においては、当該穴の内面側から穴空間の中心部に向かって、有底筒状の第１の導電体４０、その第１の導電体４０の内面を被覆する有底筒状の絶縁体５０、さらにこの絶縁体５０の中空部に充填された柱状の第２の導電体６０が設けられている。
【００４６】
さらに言うならば、有底穴２０の内部においては、穴の内面から穴空間の中心部に向かって、第１の導電体４０、絶縁体５０、第２の導電体６０が順次、有底穴２０の深さ方向に延びる層として積層された構造とされている。つまり、有底穴２０の内部において当該構造における積層方向は、有底穴２０の深さ方向とは直交する方向となる。
【００４７】
ここで、第１の導電体４０、第２の導電体６０は、半導体基板１０よりも低抵抗の材料で形成されることが望ましく、たとえばＣｕ、Ａｌ、Ｗなどの金属が挙げられる。これら金属は、たとえばスパッタ、ＣＶＤ、メッキなどにより形成される。また絶縁体５０としては、誘電率が３以上の材料が望ましく、たとえばスパッタ、ＣＶＤなどにより形成されるシリコン酸化物、タンタル酸化物などが挙げられる。
【００４８】
また、半導体基板１０の第１の領域１において、第１の導電体４０、絶縁体５０および第２の導電体６０は、それぞれ有底穴２０の内部から半導体基板１０の表面１１における隣り合う有底穴２０の間にも設けられている。それにより、第１の導電体４０、絶縁体５０、第２の導電体６０は、複数個の有底穴２０間にて連続して形成されたものとなっている。
【００４９】
つまり、各有底穴２０に設けられている第１の導電体４０、絶縁体５０、第２の導電体６０は、それぞれ有底穴２０の内部から半導体基板１０の表面１１における有底穴２０の開口縁部にはみ出し、さらに、隣り合う有底穴２０の内部にまで連続して形成されたものとなっている。
【００５０】
つまり、隣り合う有底穴２０同士にて、半導体基板１０の表面１１を介して、第１の導電体４０、絶縁体５０、第２の導電体６０が積層されてなるサンドイッチ構造体が連続して形成されている。
【００５１】
具体的に、本実施形態では、半導体基板１０の表面１１上からみたときの第１の導電体４０の平面形状については、当該第１の導電体４０は、有底穴２０および貫通穴３０ではこれら穴に落ち込んだ形状を有するが、それ以外の半導体基板１０の表面１１では、第１の領域１および第２の領域２に亘って連続した層として形成されている。
【００５２】
また、絶縁体５０の当該平面形状も、その下地である第１の導電体４０の平面形状を承継している。さらに、第２の導電体５０は、有底穴２０および貫通穴３０の各穴から半導体基板１０の表面１１に亘って連続して形成されており、半導体基板１０の表面１１において、有底穴２０および貫通穴３０の各開口部を塞ぎつつ、且つ、有底穴２０間、貫通穴３０間、有底穴２０と貫通穴３０間の部位を被覆するように、１つの連続した層として形成されている。
【００５３】
つまり、各穴２０、３０から半導体基板１０の表面１１に亘って、半導体基板１０側から第１の導電体４０、絶縁体５０、第２の導電体６０が順次積層されてなるサンドイッチ構造体が連続して形成されている。
【００５４】
それにより、結果的に、すべての有底穴２０の当該サンドイッチ構造体は、互いに連続したものとされ、この連続したサンドイッチ構造体により１つの静電容量が形成されている。
【００５５】
こうして、半導体基板１０の第１の領域１は、当該サンドイッチ構造体による容量形成部、すなわち、第１および第２の導電体４０、６０とこれらの間に介在する絶縁体５０によって静電容量が形成されてなる容量形成部として構成されている。
【００５６】
また、貫通穴３０には、当該穴の内面を被覆するように第１の導電体４０が設けられるとともに、この第１の導電体４０の内側に第２の導電体６０が設けられ、さらに、これら第１および第２の導電体４０、６０の間に絶縁体５０が設けられている。つまり、この貫通穴３０においても、上記した有底穴２０と同様のサンドイッチ構造とされている。
【００５７】
すなわち、貫通穴３０の内面側から、穴の内面を被覆する有底筒状の第１の導電体４０、その第１の導電体４０の内面を被覆する有底筒状の絶縁体５０、さらにこの絶縁体５０の中空部に充填された柱状の第２の導電体６０が設けられている。そして、貫通穴３０においては、各導電体４０、６０および絶縁体５０は、半導体基板１０の表面１１から裏面１２に延びて配置されている。
【００５８】
そして、有底穴６０における第１の導電体４０、第２の導電体６０は、それぞれ貫通穴３０における第１の導電体４０、第２の導電体６０に電気的に接続されている。それにより、有底穴６０における第１の導電体４０、第２の導電体６０は、貫通穴３０における第１の導電体４０、第２の導電体６０を介して半導体基板１０の表裏両面１１、１２に取りだされている。
【００５９】
つまり、半導体基板１０の第２の領域２は、上記第１の領域１における容量形成部の各導電体４０、６０を半導体基板１０の表裏両面１１、１２に取りだすための取りだし部として構成されている。ここでは、具体的に、半導体基板１０の表面１１を利用して、有底穴２０と貫通穴３０間の各導電体４０、６０同士の電気的接続がなされている。
【００６０】
本実施形態では、有底穴２０における第１の導電体４０、第２の導電体６０と、貫通穴３０における第１の導電体４０、第２の導電体６０とは、それぞれ半導体基板１０の表面１１における有底穴２０と貫通穴３０の間の部位に設けられた第１の導電体４０、第２の導電体６０により電気的に接続されている。それにより、有底穴２０における各導電体４０、６０は、貫通穴３０における導電体４０、６０を介して半導体基板１０の表裏両面１１、１２に取りだされている。
【００６１】
ここでは、上述したように、第２の導電体６０は、有底穴２０および貫通穴３０の各穴から半導体基板１０の表面１１に亘って連続して形成された１つの連続した層として形成されている。そして、第２の導電体６０は、貫通穴３０を介して半導体基板１０の表面１１から裏面１２に向かって延び、当該裏面１２側にて取り出されるようになっている。
【００６２】
ここで、この半導体基板１０の表面１１における連続層としての第２の導電体６０は、表面側信号端子７１として構成されている。本実施形態では、この表面側信号端子７１により、上記した有底穴２０間の第２の導電体６０同士の電気的接続、有底穴２０と貫通穴３０との間の第２の導電体６０同士の電気的接続が実現されている。
【００６３】
なお、表面側信号端子７１は、図２ではその一部が半円として示されているが、全体としては第１の領域１から第２の領域２に亘る平面円形状をなしている。
【００６４】
一方、第１の導電体４０も、上述したように、絶縁体５０とともに有底穴２０間で連続して形成されるとともに、半導体基板１０の表面１１における有底穴２０と貫通穴３０の間の部位から、貫通穴３０の内部まで連続して設けられている。そして、貫通穴３０における第１の導電体４０は、これも絶縁体５０とともに半導体基板１０の裏面１２にまで引き出され、当該裏面１２側にて取り出されるようになっている。
【００６５】
また、半導体基板１０の裏面１２には、裏面側第１の導電体接続層７５が設けられており、各貫通穴３０から半導体基板１０の裏面１２に引き出された第１の導電体４０は、この裏面側第１の導電体接続層７５に電気的に接続されている。
【００６６】
ここでは、この裏面側第１の導電体接続層７５は、半導体基板１０の裏面１２のうち第１の領域１および第２の領域２に設けられた連続した１つの層である。そして、この裏面側第１の導電体接続層７５は、貫通穴３０の部分では、第１の導電体４０に接触してこれを被覆しつつ、貫通穴３０における第１の導電体４０よりも内周の部位では開口するようにパターニングされたものである（後述の図６参照）。
【００６７】
ここでは、この裏面側第１の導電体接続層７５は、第１の導電体４０と同じ材料よりなるものであるが、第１の導電体４０と同程度の導電機能を有するものであれば、第１の導電体４０とは異なる材料よりなるものであってもよい。たとえば、第１の導電体４０がＣｕのとき、裏面側第１の導電体接続層７５はＡｌであってもよい。
【００６８】
そして、半導体基板１０の裏面１２側においては、この裏面側第１の導電体接続層７５を被覆するように被覆絶縁体７７が形成されている。また、この被覆絶縁体７７は、貫通穴３０にて、貫通穴３０内の絶縁体５０と接続されている。
【００６９】
この被覆絶縁体７７は、上記各穴２０、３０の絶縁体５０と同様の材料よりなるものであるが、ここでは区別のために被覆絶縁体７７ということにする。また、この被覆絶縁体７７は、各穴２０、３０の絶縁体５０と同程度の絶縁機能を有するものであれば、各穴２０、３０の絶縁体５０とは異なる材料よりなるものであってもよい。
【００７０】
この被覆絶縁体７７は、半導体基板１０の裏面１２において、貫通穴３０における第２の導電体６０の部分、および、裏面側第１の導電体接続層７５のうち後述する裏面側ＧＮＤ端子８２との接続部にて、開口している。
【００７１】
そして、半導体基板１０の裏面１２側には、裏面側信号端子７２が形成されている。この裏面側信号端子７２は、上記した表面側信号端子７１と対応する裏面１２側の位置にて被覆絶縁体７７を被覆しつつ、被覆絶縁体７７の開口部にて貫通穴３０の第２の導電体６０と接触するように形成された連続した層である。半導体基板１０の裏面１２において、この裏面側信号端子７２を介して、各貫通穴３０に露出する第２の導電体６０同士が、電気的に接続されている。
【００７２】
ここでは、裏面側信号端子７２と表面側信号端子７１とは、第１の領域１から第２の領域２に亘る略同一の平面円形をなしている。こうして、裏面側信号端子７２と表面側信号端子７１とは、貫通穴３０における第２の導電体６０を介して電気的に接続されている。
【００７３】
また、半導体基板１０の裏面１２の第２の領域２のうち貫通穴３０から外れた部位にて、上記した裏面側ＧＮＤ端子８２は、この裏面側信号端子７２の周囲を取り巻くように、円環状に形成されている。
【００７４】
この裏面側ＧＮＤ端子８２は、被覆絶縁体７７の開口部にて露出する裏面側第１の導電体接続層７５と接触して電気的に接続されており、裏面側信号端子７２とは被覆絶縁体７７を介して離れて配置されることにより電気的に絶縁されている。
【００７５】
そして、半導体基板１０の表面１１の第２の領域２では、裏面側ＧＮＤ端子８２と対応する位置に表面側ＧＮＤ端子８１が形成されている。ここでは、表面側ＧＮＤ端子８１は、裏面側ＧＮＤ端子８２と略同一の円環状をなしており、表面側信号端子７１の外周囲を取り巻くように形成されている。なお、表面側ＧＮＤ端子８１は、図２ではその半分が示されている。
【００７６】
この表面側ＧＮＤ端子８１と半導体基板１０の表面１１との間では、絶縁体５０および第１の導電体４０が、貫通穴３０よりはみ出して形成されるとともに、当該絶縁体５０の一部が開口し、この開口部から第１の導電体４０が露出している。
【００７７】
そして、この開口部を介して、表面側ＧＮＤ端子８１と第１の導電体４０とは、接触して電気的に接続されている。また、表面側ＧＮＤ端子８１と表面側信号端子７１とは、当該絶縁体５０を介して離れて配置されることにより電気的に絶縁されている。
【００７８】
ここで、上記した各導電体４０、６０の接続構成をまとめると、半導体基板１０の第１の領域１すなわち有底穴２０に形成されて容量形成部を構成する第１の導電体４０は、半導体基板１０の表面１１を介して、第２の領域２すなわち貫通穴３０に形成されて取り出し部を構成する第１の導電体４０に電気的に接続されている。
【００７９】
それにより、半導体基板１０の表面１１では、貫通穴３０の開口縁部に位置する表面ＧＮＤ端子８１に取り出され、半導体基板１０の裏面１２では、裏面側第１の導電体接続層７５を介して裏面側ＧＮＤ端子８２に取り出されている。
【００８０】
一方、半導体基板１０の第１の領域１すなわち有底穴２０に形成されて容量形成部を構成する第２の導電体６０は、半導体基板１０の表面１１を介して、第２の領域２すなわち貫通穴３０に形成されて取り出し部を構成する第２の導電体６０に電気的に接続されている。
【００８１】
それにより、半導体基板１０の表面１１では、貫通穴３０上に位置する表面信号端子７１に取り出され、半導体基板１０の裏面１２では、裏面側信号端子７２に取り出されている。こうして、有底穴２０の各導電体４０、６０は、貫通穴３０の各導電体４０、６０を介して、半導体基板１０の表裏両面に取りだされ、各端子７１、７２、８１、８２に接続されている。
【００８２】
ここで、これら各信号端子７１、７２およびＧＮＤ端子８１、８２は、半導体基板１０の両面１１、１２に取り出された各導電体４０、６０をさらに他の部分に接続するためのものである。
【００８３】
たとえば、当該信号端子７１、７２およびＧＮＤ端子８１、８２は、半導体基板１０の各面１１、１２にて、同じ半導体基板１０内に形成された図示しない半導体素子や、当該基板１０に搭載された図示しない電子部品、あるいは図示しない基板外部の端子などと電気的に接続されるようになっている。
【００８４】
そして、たとえば半導体装置においては、図１に示されるように、表面側信号端子７１がｉｎ、すなわち信号の入力側、裏面側信号端子７２がｏｕｔ、すなわち信号の出力側とされる。この場合、外部からのノイズを含んだ信号が表面側信号端子７１から入力されると、ノイズが、信号端子とＧＮＤ端子間で形成されたキャパシタを介して、各ＧＮＤ端子８１、８２に流れるため、裏面側信号端子７２からはノイズが低減された信号が出力される。
【００８５】
ところで、本実施形態によれば、半導体基板１０の第２の領域２は、容量形成部の各導電体４０、６０を半導体基板１０の表裏両面１１、１２に取りだすための取りだし部として構成される。
【００８６】
一方、半導体基板１０の第１の領域１では、複数個の有底穴２０の集合体を設け、個々の有底穴２０にて絶縁体５０を介して２つの導電体４０、６０を配置することで、容量形成部を構成し、すべての有底穴２０の容量形成部を連続したものとしているから、２つの導電体４０、６０の対向面積を大きくしてその静電容量を大きくすることができる。
【００８７】
しかも、各有底穴２０は第２の領域２における貫通穴３０よりも幅の狭いものであり、かつ近接して配置できるから、容量形成部の大型化を極力抑制するだけでなく配線の引き回しによる寄生インダクタンスや抵抗成分の影響を受けにくくするのに好ましい。よって、本実施形態によれば、高周波ノイズを効果的に除去するために２つの導電体４０、６０間の容量を大きくするのに適した構成を提供することができる。
【００８８】
次に、図３〜図７も参照して、本実施形態の半導体装置の製造方法について述べる。図３は本半導体装置の製造方法を示す工程図、図４は図３に続く製造方法を示す工程図、図５は図４に続く製造方法を示す工程図、図６は図５（ｂ）のＡ視部分平面図、図７は図５に続く製造方法を示す工程図である。なお、図３〜図５および図７は、上記図１に対応した断面にて各ワークを示している。
【００８９】
まず、一方の主面を表面１１、他方の主面を裏面１２とする半導体基板１０を用意する。そして、図３（ａ）に示されるように、半導体基板１０の表面１１側に、複数個の有底の第１の穴２１と表面１１からの深さが第１の穴２１よりも深い有底の第２の穴３１とを形成する（第１の工程）。
【００９０】
ここでは、穴幅を変えてドライエッチングすることにより、有底穴２０となる浅い第１の穴２１と、貫通穴３０となる深い第２の穴３１とを同時に形成する。具体的には、第１の穴２１の方が第２の穴３１よりも穴幅が小さいものとする。ここでは、上述したように有底穴２０および貫通穴３０はともに開口形状が円形であるから、第１の穴２１の方が第２の穴３１よりも穴径が小さいものとする。
【００９１】
ここで、穴幅を変えることは、フォトリソグラフなどにより形成されるエッチングマスクの開口パターンを調整すれば容易に行える。そして、第１の穴２１および第２の穴３１を同時にドライエッチングすることにより、第１の穴２１の方が第２の穴３１よりも浅いものとする。
【００９２】
これは、穴幅が小さい穴の方が、エッチングレートが遅いので、結果的に穴幅の小さい第１の穴が浅い穴となるためである。ここでドライエッチングとしては、たとえばＳＦ６ガスなどを用いたエッチングが挙げられる。
【００９３】
次に、図３（ｂ）に示されるように、半導体基板１０の表面１１側から第１の導電体４０を成膜する。それにより、第１の導電体４０は、複数個の第１の穴２１の内面および第２の穴３１の内面にてそれぞれ有底筒状に形成されると共に、半導体基板１０の表面１１のうち第１の穴２１の間に位置する部位、および、第１の穴２１と第２の穴３１との間の部位に形成される（第２の工程）。
【００９４】
このように、第２の工程では、各穴２１、３１の内部から半導体基板１０の表面１１に亘って連続した１つの層として、第１の導電体４０を形成する。このとき、第１の導電体４０は、たとえばスパッタ、ＣＶＤ、メッキなどの成膜手法を用いて、Ｃｕ、Ａｌ、Ｗなどにより形成される。
【００９５】
次に、図３（ｃ）に示されるように、半導体基板１０の表面１１側から絶縁体５０を成膜する。それにより、絶縁体５０は、複数個の第１の穴２１における第１の導電体４０の内面および第２の穴３１における第１の導電体４０の内面にてそれぞれ有底筒状に形成される（第３の工程）。
【００９６】
それと共に、この第３の工程では、絶縁体５０は、半導体基板１０の表面１１のうち第１の穴２１の間に位置する部位、および、第１の穴２１と第２の穴３１との間の部位にて第１の導電体４０上に形成される。
【００９７】
このように、第３の工程では、各穴２１、３１の内部から半導体基板１０の表面１１に亘って第１の導電体４０上に連続して形成された１つの層として、絶縁体５０を形成する。このとき絶縁体５０は、たとえばスパッタ、ＣＶＤなどの成膜手法を用いて、シリコン酸化物、タンタル酸化物などにより形成される。
【００９８】
次に、図４（ａ）に示されるように、半導体基板１０の表面１１側から第２の導電体６０を成膜する。それにより、第２の導電体６０は、複数個の第１の穴２１における絶縁体５０の中空部および第２の穴３１における絶縁体５０の中空部にそれぞれ充填される（第４の工程）。
【００９９】
それと共に、この第４の工程では、半導体基板１０の表面１１のうち第１の穴２１の間に位置する部位、および、第１の穴２１と第２の穴３１との間の部位にて絶縁体５０上に形成される。
【０１００】
このように、第４の工程では、各穴２１、３１の内部から半導体基板１０の表面１１に亘って絶縁体５０上に連続して形成された１つの層として、第２の導電体６０を形成する。このとき、第２の導電体６０は、たとえばスパッタ、ＣＶＤ、メッキなどの成膜手法を用いて、Ｃｕ、Ａｌ、Ｗなどにより形成される。
【０１０１】
次に、図４（ｂ）に示されるように、半導体基板１０の表面１１上に形成されている第２の導電体６０を、フォトリソグラフ法などによりパターニングする。このパターニングでは、上記第２の導電体６０よりなる表面側信号端子７１が形成され、その表面側信号端子７１の周囲の第２の導電体６０は除去される。
【０１０２】
さらに、図４（ｂ）に示されるように、半導体基板１０の表面１１にて、表面側信号端子７１の周囲にて露出している絶縁体５０を、フォトリソグラフ法などによりパターニングして、当該絶縁体５０のうち上記表面側ＧＮＤ端子８１と第１の導電体４０との接続部となる部位を開口させ、開口部５１を形成する。なお、この絶縁体５０の開口部５１は、上記表面側ＧＮＤ端子８１と同様の平面円環状の開口形状であってもよいが、不連続な開口部が円周上に配置されたものであってもよい。
【０１０３】
次に、図４（ｃ）に示されるように、この絶縁体５０の開口部５１上に、第１の導電体４０と同じ材料、成膜手法により上記表面側ＧＮＤ端子８１を形成する。これにより、表面側ＧＮＤ端子８１と第１の導電体４１とが電気的に接続される。
【０１０４】
次に、図５（ａ）に示されるように、半導体基板１０の裏面１２から第２の穴３１の底部側の第１の導電体６０および絶縁体５０が露出するまで、半導体基板１０をその裏面１２側から薄肉化する（第５の工程）。
【０１０５】
具体的には、半導体基板１０の裏面１２側を、研磨などにより、削っていくことにより、薄肉化を行う。この場合、研磨としては、たとえば一般的な機械的・化学的研磨（ＣＭＰ）などが挙げられる。
【０１０６】
このとき、深い方の第２の穴３１は基板厚さ方向に貫通する貫通穴３０となり、浅い方の第１の穴２１は貫通しない有底穴２０となるまで薄肉化する。これにより、貫通穴３０および有底穴２０が形成され、貫通穴３０においては、第１の導電体４０および絶縁体５０が半導体基板１０の裏面１２にて露出する。ただし、この状態では、半導体基板１０の裏面１２側においては、貫通穴３０では第２の導電体６０は絶縁体５０に被覆された状態であり、当該裏面１２側には露出しない。
【０１０７】
次に、図５（ｂ）に示されるように、半導体基板１０の裏面１２にて、フォトリソグラフ法などを用いて、第２の導電体６０と同じ材料、成膜手法により、裏面側第１の導電体接続層７５を形成する。
【０１０８】
このとき、図６に示されるように、半導体基板１０の裏面１２では、貫通穴３０の絶縁体５０は裏面側第１の導電体接続層７５から露出し、貫通穴３０の第２の導電体６０は裏面側第１の導電体接続層７５と接触して電気的に接続される。
【０１０９】
次に、図７（ａ）に示されるように、半導体基板１０の裏面１２にて、フォトリソグラフ法などを用いて、各穴２０、３０の絶縁体５０と同じ材料、成膜手法により、被覆絶縁体７７を形成する。
【０１１０】
このとき、被覆絶縁体７７は、第１の領域１および第２の領域２において半導体基板１０の裏面１２全体に成膜した後、当該被覆絶縁体７７のうち貫通穴３０の絶縁体５０の部分、および、裏面側ＧＮＤ端子８２と第１の導電体４０との接続部分では開口するようにパターニングする。
【０１１１】
また、この被覆絶縁体７７のパターニングのとき、第６の工程として、半導体基板１０の裏面１２において第２の穴３１すなわち貫通穴３０に露出する絶縁体５０を除去して、第２の穴３１の底部側の第２の導電体６０を露出させる。
【０１１２】
その後、図７（ｂ）に示されるように、フォトリソグラフ法などを用いて、第１の導電体と同材料よりなる裏面側ＧＮＤ端子８２、および、第２の導電体と同材料よりなる裏面側信号端子７２をそれぞれ形成する。こうして、本実施形態の半導体装置が完成する。
【０１１３】
なお、上記製造方法の第１の工程では、第１の穴２１の方が第２の穴３１よりも穴幅が小さいものとして、これら両穴２１および３１を同時にドライエッチングすることにより、第１の穴２１の方が第２の穴３１よりも浅いものとした。
【０１１４】
しかし、たとえば、第１の穴２１と第２の穴３１とを別々にエッチングして形成することで、両穴２１、３１の穴幅を変えることなく各穴２１、３１の深さを制御し、深さの異なる第１の穴２１と第２の穴３１とを形成するようにしてもよい。
【０１１５】
（第２実施形態）
図８は、本発明の第２実施形態に係る半導体装置における半導体基板１０の断面および表面１１側の構成を示す一部断面斜視図である。本実施形態は、上記第１実施形態に比べて、有底穴２０の穴形状が相違するものであり、ここでは、その相違点を中心に述べることとする。
【０１１６】
図８に示されるように、本実施形態では、複数個の有底穴２０は、個々の穴形状が六角形の穴であって、複数個の有底穴２０全体としてハニカム状をなす集合体として構成されている。
【０１１７】
ここにおいても、個々の有底穴２０は貫通穴３０よりも小さい穴幅を有するものとされているが、具体的には、六角形状の有底穴２０の穴の最大幅（すなわち当該六角形の対角線上の幅）が貫通穴３０の穴径よりも小さいものとされている。
【０１１８】
本実施形態によれば、複数個の有底穴２０がハニカム状に配置されているから、多くの有底穴２０を少ない基板面積で効率良く配置できるとともに、穴形成による半導体基板１０の機械的強度の点の低下を極力抑制できる。また、上記第１実施形態と同様に、穴幅の差異を利用したエッチングレートの違いによって貫通穴３０、有底穴２０を容易に形成することが可能であるという利点がある。
【０１１９】
なお、本実施形態の半導体装置は、有底穴２０の開口形状が上記第１実施形態の円形から六角形に変わったところが相違するものであるから、この有底穴となる上記第１の穴２１の穴形状を変えるところ以外は、第１実施形態と同様の製造方法で製造することができる。
【０１２０】
（第３実施形態）
図９は、本発明の第３実施形態に係る半導体装置における半導体基板１０の断面および表面１１側の構成を示す一部断面斜視図である。本実施形態も、上記第１実施形態に比べて、有底穴２０の穴形状が相違するものであり、ここでは、その相違点を中心に述べることとする。
【０１２１】
図９に示されるように、本実施形態では、複数個の有底穴２０は、個々が溝形状に形成されたものであり、有底穴２０における溝の長手方向と直交する方向の幅が、貫通穴３０の穴径よりも小さいものとして構成されている。本実施形態によれば、上記第１実施形態と同様に、穴幅の差異を利用したエッチングレートの違いによって貫通穴３０、有底穴２０を容易に形成することが可能であるという利点がある。
【０１２２】
なお、本実施形態の半導体装置は、有底穴２０の開口形状が上記第１実施形態の円形から溝形状に変わったところが相違するものであるから、この有底穴となる上記第１の穴２１の穴形状を変えるところ以外は、第１実施形態と同様の製造方法で製造することができる。
【０１２３】
（第４実施形態）
図１０は、本発明の第４実施形態に係る半導体装置における半導体基板１０の断面および表面１１側の構成を示す一部断面斜視図である。本実施形態は、上記第１実施形態に比べて、有底穴２０と貫通穴３０の配置を逆にしたところが相違するものであり、ここでは、その相違点を中心に述べることとする。
【０１２４】
上記第１実施形態では、上記図１に示したように、半導体基板１０のうち第１の領域１の外周囲に第１の領域１を取り囲むように第２の領域２が存在していたが、図１０に示されるように、本実施形態では、第１実施形態とは逆に、第２の領域２の外周囲に第２の領域２を取り囲むように第１の領域１を存在させている。
【０１２５】
つまり、本実施形態では、貫通穴３０が形成されている第２の領域２の外側に、有底穴２０が形成されている第１の領域１が位置しているが、この有底穴２０における各導電体４０、６０と、貫通穴３０における各導電体４０、６０の接続構成は上記第１実施形態と同様である。
【０１２６】
つまり、有底穴２０の第１の導電体４０は、半導体基板１０の表面１１にて表面ＧＮＤ端子８１に取り出されているとともに、半導体基板１０の表面１１を介して、貫通穴３０の第１の導電体４０に電気的に接続され、そこから半導体基板１０の裏面１２にて、裏面側第１の導電体接続層７５を介して裏面側ＧＮＤ端子８２に取り出されている。
【０１２７】
一方、有底穴２０の第２の導電体６０は、半導体基板１０の表面１１にて表面信号端子７１に取り出されているとともに、半導体基板１０の表面１１を介して貫通穴３０の第２の導電体６０に電気的に接続され、そこから半導体基板１０の裏面１２にて裏面側信号端子７２に取り出されている。
【０１２８】
こうして、本半導体装置においても、有底穴２０における第１の導電体４０、第２の導電体６０は、それぞれ貫通穴３０における第１の導電体４０、第２の導電体６０に電気的に接続されることにより、半導体基板１０の表裏両面１１、１２にて各端子７１、７２、８１、８２に取りだされた構成が実現されている。
【０１２９】
このような本実施形態の半導体装置は、上記第１実施形態の製造方法の第１の工程において、有底穴２０と貫通穴３０の位置を変えてやればよく、それ以外は、同様の製造工程を経ることにより製造される。
【０１３０】
なお、本第４実施形態は、貫通穴３０の外側に有底穴２０を配置したものであるから、本実施形態においても、有底穴２０は、上記第２実施形態のように、六角形の穴形状でハニカム状の集合体とした構成としたり、上記第３実施形態のように、溝形状としたりしてもよいことはもちろんである。
【０１３１】
（第５実施形態）
図１１は、本発明の第５実施形態に係る半導体装置における半導体基板１０の断面および表面１１側の構成を示す一部断面斜視図である。本実施形態は、上記第１実施形態に比べて、有底穴２０の穴形状が相違するものであり、ここでは、その相違点を中心に述べることとする。
【０１３２】
上記第１実施形態では、上記図２に示したように、独立した円形の穴形状を有する有底穴２０が、複数個分散して半導体基板１０の第１の領域１に配置されていた。
【０１３３】
それに対して、図１１に示されるように、本実施形態では、複数個の有底穴２０は、当該複数個の有底穴２０のうちの１つの有底穴２０を中心として、その他の有底穴２０が円環状の穴形状をなすものとし、さらに当該その他の有底穴２０を当該１つの有底穴の外側に配置することにより、複数個の有底穴２０の全体として各有底穴２０が同心円形状に配置された集合体とされている。
【０１３４】
ここでは、当該同心円における中心の有底穴２０は、穴形状が円形であるが、円環状であってもよい。そして、その中心の有底穴２０の外側に位置する有底穴２０は、さらに径の大きな円環状の穴となり、さらにその外側に順次、円環状の有底穴２０を設けていく場合には、当然ながら、その径も順次大きくなっていくものである。ただし、この場合も、各有底穴２０の穴幅は貫通穴３０よりも小さい穴幅を有するものとされている。
【０１３５】
そして、本実施形態においても、個々の有底穴２０では、当該穴の内面側から穴の中心部に向かって第１の導電体４０、絶縁体５０、第２の導電体６０が積層されたサンドイッチ構造とされている。
【０１３６】
そして、このサンドイッチ構造は、半導体基板１０の表面および各有底穴の内部にて連続して形成されており、上記第１実施形態と同様、すべての有底穴２０のサンドイッチ構造が連続したものとされて、容量形成部を構成している。
【０１３７】
このように、複数個の有底穴２０を全体として、同心円状、換言すれば年輪形状に配置したものとしても、上記第１実施形態と同様、２つの導電体４０、６０間の容量を大きくするのに適した構成を提供することができる。
【０１３８】
また、図１２は、本第５実施形態の他の例としての半導体装置における半導体基板１０の断面および表面１１側の構成を示す一部断面斜視図である。
【０１３９】
本実施形態においても、上記第４実施形態と同様に、貫通穴３０が形成されている第２の領域２の外側に、有底穴２０が形成されている第１の領域１が位置しているものとしてもよい。
【０１４０】
この図１２の例では、同心円状に配置された複数個の有底穴２０における当該同心円の中心に貫通穴３０を配置させている。そして、この貫通穴３０の外側に、１番目の円環状の有底穴２０、さらにその外側に円環状の有底穴２０を設けて、同心円状の配置を構成している。
【０１４１】
なお、本実施形態の半導体装置は、複数個の有底穴２０の開口形状および配置を上記第１実施形態の独立した円形の集合体から同心円状の集合体に変えたところが、相違するものであるから、この有底穴となる上記第１の穴２１の穴形状および配置を変えるところ以外は、第１実施形態と同様の製造方法で製造することができる。
【０１４２】
（第６実施形態）
図１３は、本発明の第６実施形態に係る半導体装置の概略断面構成を示す図である。この図１３に示される本実施形態の半導体装置は、上記図１に示した半導体装置を２個用い、これら２個の装置を積層したものである。
【０１４３】
具体的には、上側の半導体装置の裏面側信号端子７２、裏面側ＧＮＤ端子８２を、それぞれ下側の半導体装置の表面側信号端子７１、表面側ＧＮＤ端子８１に電気的に接続させて積層を行う。このように、半導体装置を積層すれば、１個の場合に比べて静電容量をさらに増加できるという利点がある。なお、装置の積層数は３個以上でもよいことはもちろんである。
【０１４４】
（第７実施形態）
図１４は、本発明の第７実施形態に係る半導体装置の概略斜視図であり、図１５は、図１４中の破線で囲まれたＢ部、Ｃ部の概略断面構成を示す図である。図１４、図１５に示されるように、本実施形態では、１つの半導体基板１０に２つの電極部Ｂ、Ｃを形成している。
【０１４５】
ここでは、電極部Ｂを「ｉｎ」として信号の入力側とし、電極部Ｃを「ｏｕｔ」として信号の出力側としている。そして、図１５に示されるように、各電極部Ｂ、Ｃは、上記図１に示される電極部と同様の構成を有するとともに、さらに、半導体基板１０の裏面１２側にて絶縁確保膜１００および電極部間接続膜１０１を備えたものである。
【０１４６】
ここで、絶縁確保膜１００は、上記絶縁体５０と同様、シリコン酸化物などよりなるものであり、半導体基板１０の裏面１２側にて、各電極部Ｂ、Ｃの裏面側ＧＮＤ端子８２を被覆している。
【０１４７】
また、電極部間接続膜１０１は、導電体４０、６０と同様の金属等よりなるものであり、両電極部Ｂ、Ｃの裏面側信号端子７２同士を電気的に接続している。そして、絶縁確保膜１００によって、電極部間接続膜１０１と各裏面側ＧＮＤ端子８２とが電気的に絶縁されている。
【０１４８】
本実施形態では、２個の電極部Ｂ、Ｃの裏面側信号端子７２を電気的に接続することによって、半導体基板１０の裏面１２での取りだしを不要とし、半導体基板１０の表面１１のみで接続を行うようにしたものである。つまり、ここでは、電極部Ｂの表面側信号端子７１から入力された信号を、電極部Ｃの表面側信号端子７１から取り出すようにしている。
【０１４９】
（他の実施形態）
なお、上記実施形態では、半導体基板１０の表面１１にて、１つの連続したサンドイッチ構造体が、有底穴２０間、有底穴２０と貫通穴３０との間、貫通穴３０間を一括して接続していたが、たとえば各穴２０、３０間を、当該各穴２０、３０間にて線状に延びるサンドイッチ構造体で接続するようにしてもよい。
【０１５０】
また、半導体基板１０の裏面１２においても、１つの連続した層としての裏面側第１の導電体接続層７５により、各貫通穴３０の第１の導電体４０が接続されていたが、この裏面側第１の導電体接続層７５についても、各貫通穴３０間にて線状に延びるものであってもよい。
【０１５１】
つまり、半導体基板１０の表面１１、裏面１２における各導電体や絶縁体あるいは各層については、所望の穴２０、３０における各導電体や絶縁体を接続するものであればよく、その平面形状については、上記実施形態の例に限定されるものではない。
【０１５２】
また、上記各実施形態では、有底穴２０における各導電体４０、６０と、貫通穴３０における各導電体４０、６０との電気的接続は、それぞれ半導体基板１０の表面１１における有底穴２０と貫通穴３０の間の部位に設けられた各導電体４０、６０を介して成されていた。これに対して、たとえば、半導体基板１０の内部にて有底穴２０と貫通穴３０とを連通させる穴を設け、この連通穴を介して、当該電気的接続を行うようにしてもよい。
【符号の説明】
【０１５３】
１    半導体基板の第１の領域
２    半導体基板の第２の領域
１０  半導体基板
１１  半導体基板の表面
１２  半導体基板の裏面
２０  有底穴
２１  第１の穴
３０  貫通穴
３１  第２の穴
４０  第１導電体
５０  絶縁体
６０  第２の導電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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