(57)【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記２本のデータ線のうちの一方のデータ線を介して入力される正極性の右目用画像又は左目用画像の画素値を第１のトランジスタによりサンプリングして第１の保持容量に保持する正極性側信号書き込み部と、
前記正極性側信号書き込み部の書き込み動作と並行して、前記２本のデータ線のうちの他方のデータ線を介して入力される負極性の前記右目用画像又は前記左目用画像の画素値を第２のトランジスタによりサンプリングして第２の保持容量に保持する負極性側信号書き込み部と、
前記第１の保持容量に保持された前記正極性の画素値と、前記第２の保持容量に保持された前記負極性の画素値とを、垂直走査周期より短い周期で交互に所定の接続点に読み出す読み出し部と、
前記所定の接続点と前記液晶素子の前記画素電極との間に設けられ、第１の制御信号に基づいて、前記所定の接続点に出力された前記正極性の画素値及び前記負極性の画素値を前記画素電極に供給又は遮断する第３のトランジスタと、
前記所定の接続点と、前記データ線の方向に対して上側又は下側に隣接する１画素内の前記所定の接続点との間に設けられ、表示選択信号に基づいて、上下に隣接する２画素の前記所定の接続点同士を接続又は切り離す第４のトランジスタと
を備えることを特徴とする液晶表示素子。
【請求項２】
第２の制御信号に基づいて、前記液晶素子の共通電極と同じ電位の信号を前記画素電極に供給又は遮断する第５のトランジスタを更に備えることを特徴とする請求項１記載の液晶表示素子。
【請求項３】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記２本のデータ線のうちの一方のデータ線を介して入力される正極性の右目用画像又は左目用画像の画素値を第１のトランジスタによりサンプリングして第１の保持容量に保持する正極性側信号書き込み部と、
前記正極性側信号書き込み部の書き込み動作と並行して、前記２本のデータ線のうちの他方のデータ線を介して入力される負極性の前記右目用画像又は前記左目用画像の画素値を第２のトランジスタによりサンプリングして第２の保持容量に保持する負極性側信号書き込み部と、
前記第１の保持容量に保持された前記正極性の画素値と、前記第２の保持容量に保持された前記負極性の画素値とを、垂直走査周期より短い周期で交互に所定の接続点に読み出す読み出し部と、
前記所定の接続点と前記液晶素子の前記画素電極との間に設けられ、第１の制御信号に基づいて、前記所定の接続点に出力された前記正極性の画素値及び前記負極性の画素値を前記画素電極に供給又は遮断する第３のトランジスタと、
前記所定の接続点と、前記データ線の方向に対して上側又は下側に隣接する１画素内の前記所定の接続点との間に設けられ、表示選択信号に基づいて、上下に隣接する２画素の前記所定の接続点同士を接続又は切り離す第４のトランジスタと
を備える液晶表示素子に対して、
読み出し時に、上下に隣接する前記２画素内のそれぞれの前記第３のトランジスタを前記第１の制御信号によりオン状態に制御する第３のトランジスタの制御ステップと、
前記読み出し時に、前記上下に隣接する前記２画素のうち一方の画素内の前記第４のトランジスタを前記表示選択信号によりオン状態にし、かつ、前記２画素のうち他方の画素内の前記第４のトランジスタを前記表示選択信号によりオフ状態にする第４のトランジスタの制御ステップと
を実行し、前記一方の画素内の前記読み出し部から前記所定の接続点に交互に出力された前記正極性の画素値及び前記負極性の画素値を、前記２画素の前記画素電極のそれぞれに並行して供給することを特徴とする液晶表示素子の駆動方法。
【請求項４】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記２本のデータ線のうちの一方のデータ線を介して入力される正極性の右目用画像又は左目用画像の画素値を第１のトランジスタによりサンプリングして第１の保持容量に保持する正極性側信号書き込み部と、
前記正極性側信号書き込み部の書き込み動作と並行して、前記２本のデータ線のうちの他方のデータ線を介して入力される負極性の前記右目用画像又は前記左目用画像の画素値を第２のトランジスタによりサンプリングして第２の保持容量に保持する負極性側信号書き込み部と、
前記第１の保持容量に保持された前記正極性の画素値と、前記第２の保持容量に保持された前記負極性の画素値とを、垂直走査周期より短い周期で交互に所定の接続点に読み出す読み出し部と、
前記所定の接続点と前記液晶素子の前記画素電極との間に設けられ、第１の制御信号に基づいて、前記所定の接続点に出力された前記正極性の画素値及び前記負極性の画素値を前記画素電極に供給又は遮断する第３のトランジスタと、
前記所定の接続点と、前記データ線の方向に対して上側又は下側に隣接する１画素内の前記所定の接続点との間に設けられ、表示選択信号に基づいて、上下に隣接する２画素の前記所定の接続点同士を接続又は切り離す第４のトランジスタと、
第２の制御信号に基づいて、前記液晶素子の共通電極と同じ電位の信号を前記画素電極に供給又は遮断する第５のトランジスタと
を備える液晶表示素子に対して、
前記上下に隣接する２画素のうち、一方の画素内の前記第３のトランジスタを前記第１の制御信号によりオン状態とし、その画素内の前記読み出し部から前記所定の接続点に交互に出力された前記正極性の画素値及び前記負極性の画素値を、その画素内の前記液晶素子の画素電極に印加すると共に、その画素内の前記第４のトランジスタ及び前記第５のトランジスタを前記表示選択信号及び前記第２の制御信号によりそれぞれオフ状態に制御する第１の読み出しステップと、
前記第１の読み出しステップによる読み出し時に、前記上下に隣接する２画素のうち、他方の画素内の前記第３のトランジスタ及び前記第４のトランジスタをそれぞれ前記第１の制御信号及び前記表示選択信号によりオフ状態とすると共に、前記他方の画素内の前記第５のトランジスタを前記第２の制御信号によりオン状態に制御して、前記液晶素子の共通電極と同じ電位の信号を前記他方の画素内の前記画素電極に供給する第１の黒表示ステップと、
前記上下に隣接する２画素のうち、一方の画素内の前記第３のトランジスタを前記第１の制御信号によりそれぞれオフ状態とすると共に、他方の画素内の前記第３のトランジスタを前記第１の制御信号によりオン状態とし、かつ、前記他方の画素内の前記第５のトランジスタを前記第２の制御信号によりオフ状態とすることにより、前記一方の画素内の前記読み出し部から前記所定の接続点に交互に出力された前記正極性の画素値及び前記負極性の画素値を、前記他方の画素内の前記液晶素子の画素電極に印加する第２の読み出しステップと、
前記第２の読み出しステップによる読み出し時に、前記一方の画素内の前記第５のトランジスタを前記第２の制御信号によりオン状態に制御して、前記液晶素子の共通電極と同じ電位の信号を前記一方の画素内の前記画素電極に供給する第２の黒表示ステップと
を実行し、
前記第１の読み出しステップ及び前記第１の黒表示ステップによる読み出し期間と、前記第２の読み出しステップ及び前記第２の黒表示ステップによる読み出し期間とを所定期間毎に交互に繰り返すことを特徴とする液晶表示素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示素子及びその駆動方法に係り、特に各画素において正極性映像信号と負極性映像信号を２つの保持容量にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して交流駆動する液晶表示素子及びそれを用いて立体表示を行う液晶表示素子の駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ等の液晶表示装置の表示方式には、従来ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation)した映像信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方式などがあった。その中でアナログ信号を画素電極へ直接印加する方式は液晶の焼き付き等を起こし易いという問題がある。
【０００３】
その間題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００４】
この液晶表示装置は、画素電極に印加する電圧を２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのＰＷＭ方式より階調を正しく表現できるなどの特長が得られる。
【０００５】
ところで、近年、ＬＣＯＳ型液晶表示装置により立体表示（以下、３Ｄ表示ともいう）を行うシステムが種々提案されている。この３Ｄ表示システムの中で、左目用画像と右目用画像とをフレームシーケンシャルに１フレーム期間毎に交互に切り替え表示すると共に、視聴者がかけている液晶メガネの左目用液晶シャッタと右目用液晶シャッタとを表示されている画像の切り替えに同期して交互にオン・オフを切り替える３Ｄ表示システムが知られている。
【０００６】
この３Ｄ表示システムでは、左目用画像と右目用画像とが同一期間中に画面表示されないように左目用画像と右目用画像との切り替えの間に黒画像を挿入する必要がある。すなわち、この３Ｄ表示システムでは、液晶表示装置の画面には例えば図７（Ｂ）にｔ１で示すように黒画像が表示された状態から、次の１フレーム（１Ｖ）期間では右目用画像Ｒの書込みが始まり、途中の１／２フレーム期間経過時点では画面が図７（Ａ）にｔ２で示すように上半分の画面が右目用画像Ｒに切り替わり、１フレーム期間経過時点で図７（Ｂ）にｔ３で示すように全画面が右目用画像Ｒに切り替わる。
【０００７】
続いて、次の１フレーム（１Ｖ）期間では黒画像Ｂの書込みが始まり、途中の１／２フレーム期間経過時点では画面が図７（Ａ）にｔ４で示すように上半分の画面が黒画像Ｂに切り替わり、１フレーム期間経過時点で図７（Ｂ）にｔ５で示すように全画面が黒画像Ｂに切り替わる。続いて、次の１フレーム（１Ｖ）期間では左目用画像Ｌの書込みが始まり、途中の１／２フレーム期間経過時点では画面が図７（Ａ）にｔ６で示すように上半分の画面が左目用画像Ｌに切り替わり、１フレーム期間経過時点で図７（Ｂ）にｔ７で示すように全画面が左目用画像Ｌに切り替わる。続いて、黒画像の書き込みが始まる。以下同様の動作が繰り返される。
【０００８】
図７（Ｃ）はこの場合の液晶メガネの液晶シャッタのオン・オフを示す。図７（Ｃ）において、黒画像Ｂと右目用画像Ｒとが順次に表示される２フレーム期間ＴＲでは、右目用液晶シャッタのみが光透過状態（オン状態）とされ、左目用液晶シャッタは光遮断状態（オフ状態）とされる。続く黒画像Ｂと左目用画像Ｌとが順次に表示される２フレーム期間ＴＬでは、左目用液晶シャッタのみが光透過状態（オン状態）とされ、右目用液晶シャッタは光遮断状態（オフ状態）とされる。
【０００９】
図８は、図７が示す表示及び液晶シャッタ切り替えの遷移を、液晶表示装置への書き込みと読み出し（データ保持期間）とをもう少し分かりやすく図示したものである。図８（Ａ）は垂直同期信号、同図（Ｂ）は各ラインの画素への書き込み状態を示し、同図（Ｃ）は液晶メガネの液晶シャッタのオン・オフを示す。なお、図８（Ｂ）は縦軸が表示画面のライン、横軸が時間を示し、斜線で示した期間のみ右目用画像信号、黒画像信号、左目用画像信号の書き込みが行われ、それ以外の白地区間は信号保持（読み出し）期間を示す。
【００１０】
従って、この３Ｄ表示システムでは、液晶シャッタを用いて立体表示画像を見るには、４Ｖ期間が必要である。１Ｖ期間がフレーム単位であれば、通常の１フレーム周波数である６０Ｈｚの４倍の２４０Ｈｚのスピードで１Ｖ期間の画像データを書き込む必要がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の従来の３Ｄ表示システムでは、データ入力を１系統にし、かつ、走査線数１０８０本のプログレッシブ画像信号の１ラインの画像数が１９２０である場合、データスピードは３２０ＭＨｚ程度と非常に高速になり、このような液晶表示装置を実現するには半導体プロセスをより一層微細化させる必要があり、コストアップ及び消費電力の増加、熱の発生等の問題が生じる。
【００１３】
一方、データ入力のスピードを下げるには前述した特許文献１に記載の液晶表示装置では、入力系統が増え、内部信号処理の並列化を行うことで、消費電力の増加、熱の発生等の問題は上記に比べて低減できるが、入力端子数の増加とチップ面積の増加が問題となる可能性がある。
【００１４】
また、上記のいずれの場合も、上記の３Ｄ表示システムでは、右目用画像と左目用画像とは表示時間が本来のそれの１／２倍となっているため、明るさが半減する。これを補償するためには、単純にはバックライトの明るさを通常の２倍にする必要があり、消費電力の増加、熱の発生等の問題が生じる。
【００１５】
本発明は以上の点に鑑みなされたもので、画素回路の大幅な修正を行うことなく消費電力及びコストを低減した構成で立体表示ができる液晶表示素子及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、第１の発明の液晶表示素子は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた画素を構成しており、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、２本のデータ線のうちの一方のデータ線を介して入力される正極性の右目用画像又は左目用画像の画素値を第１のトランジスタによりサンプリングして第１の保持容量に保持する正極性側信号書き込み部と、正極性側信号書き込み部の書き込み動作と並行して、２本のデータ線のうちの他方のデータ線を介して入力される負極性の右目用画像又は左目用画像の画素値を第２のトランジスタによりサンプリングして第２の保持容量に保持する負極性側信号書き込み部と、第１の保持容量に保持された正極性の画素値と、第２の保持容量に保持された負極性の画素値とを、垂直走査周期より短い周期で交互に所定の接続点に読み出す読み出し部と、所定の接続点と液晶素子の画素電極との間に設けられ、第１の制御信号に基づいて、所定の接続点に出力された正極性の画素値及び負極性の画素値を画素電極に供給又は遮断する第３のトランジスタと、所定の接続点と、データ線の方向に対して上側又は下側に隣接する１画素内の所定の接続点との間に設けられ、表示選択信号に基づいて、上下に隣接する２画素の所定の接続点同士を接続又は切り離す第４のトランジスタとを備えることを特徴とする。
【００１７】
また、上記の目的を達成するため、第２の発明の液晶表示素子は、第２の制御信号に基づいて、液晶素子の共通電極と同じ電位の信号を画素電極に供給又は遮断する第５のトランジスタを更に備えることを特徴とする。
【００１８】
また、上記の目的を達成するため、第３の発明の液晶表示素子の駆動方法は、第１の発明の液晶表示素子に対して、
読み出し時に、上下に隣接する２画素内のそれぞれの第３のトランジスタを第１の制御信号によりオン状態に制御する第３のトランジスタの制御ステップと、読み出し時に、上下に隣接する２画素のうち一方の画素内の第４のトランジスタを表示選択信号によりオン状態にし、かつ、２画素のうち他方の画素内の第４のトランジスタを表示選択信号によりオフ状態にする第４のトランジスタの制御ステップとを実行し、一方の画素内の読み出し部から所定の接続点に交互に出力された正極性の画素値及び負極性の画素値を、２画素の画素電極のそれぞれに並行して供給することを特徴とする。
【００１９】
また、上記の目的を達成するため、第４の発明の液晶表示素子の駆動方法は、第２の発明の液晶表示素子に対して、
上下に隣接する２画素のうち、一方の画素内の第３のトランジスタを第１の制御信号によりオン状態とし、その画素内の読み出し部から所定の接続点に交互に出力された正極性の画素値及び負極性の画素値を、その画素内の液晶素子の画素電極に印加すると共に、その画素内の第４のトランジスタ及び第５のトランジスタを表示選択信号及び第２の制御信号によりそれぞれオフ状態に制御する第１の読み出しステップと、第１の読み出しステップによる読み出し時に、上下に隣接する２画素のうち、他方の画素内の第３のトランジスタ及び第４のトランジスタをそれぞれ第１の制御信号及び表示選択信号によりオフ状態とすると共に、他方の画素内の第５のトランジスタを第２の制御信号によりオン状態に制御して、液晶素子の共通電極と同じ電位の信号を他方の画素内の画素電極に供給する第１の黒表示ステップと、上下に隣接する２画素のうち、一方の画素内の第３のトランジスタを第１の制御信号によりそれぞれオフ状態とすると共に、他方の画素内の第３のトランジスタを第１の制御信号によりオン状態とし、かつ、他方の画素内の第５のトランジスタを第２の制御信号によりオフ状態とすることにより、一方の画素内の読み出し部から所定の接続点に交互に出力された正極性の画素値及び負極性の画素値を、他方の画素内の液晶素子の画素電極に印加する第２の読み出しステップと、第２の読み出しステップによる読み出し時に、一方の画素内の第５のトランジスタを第２の制御信号によりオン状態に制御して、液晶素子の共通電極と同じ電位の信号を一方の画素内の画素電極に供給する第２の黒表示ステップとを実行し、
第１の読み出しステップ及び第１の黒表示ステップによる読み出し期間と、第２の読み出しステップ及び第２の黒表示ステップによる読み出し期間とを所定期間毎に交互に繰り返すことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、データスピードを４倍速から２倍速に低下することが可能となり、３Ｄ表示時の消費電力を低減することができ、また、半導体プロセスを微細化することなく実現できるため、チップのコストを低減することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の液晶表示素子の一実施の形態を有する液晶表示装置のブロック図である。
【図２】図１の液晶表示装置の画像データの書込みと表示画面の遷移を示す図である。
【図３】図１の液晶表示装置の画像データの書き込みと読み出しとの関係及び３つの表示方法による表示画面を示す図である。
【図４】本発明の液晶表示素子の一実施の形態の回路図である。
【図５】図４の回路において黒レベル表示を行うときの書き込みと読み出しの説明用タイミングチャートである。
【図６】図４の回路において黒レベル表示を行わないときの書き込みと読み出しの説明用タイミングチャートである。
【図７】従来の液晶表示装置で３Ｄ表示を行うときの画像データの書き込みと液晶シャッタの遷移の一例を示す図である。
【図８】従来の液晶表示装置で３Ｄ表示を行うときの画像データの書込みと液晶シャッタの遷移の一例を示す図である。
【発明を実施するための形態】
【００２２】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２３】
図１は、本発明になる液晶表示素子の一実施の形態を有する液晶表示装置のブロック図を示す。同図に示すように、液晶表示装置１００は、シフトレジスタ及びコンパレータ１０１と、ビデオスイッチ等からなる水平駆動回路１０２と、水平駆動回路１０２に接続された２本一組で全部でｎ組（ｎは２以上の自然数）のデータ線（列信号線）Ｄi+、Ｄi-（ｉ=1,2,3,・・・,n）と、全部でｍ本（ｍは２以上の自然数）のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に配置された全部でｍ×ｎ個の画素１０３11〜１０３mnと、垂直駆動回路１０４及び１０５とから構成される。
【００２４】
マトリクス状に配置されている画素１０３11〜１０３mnの各々は、後述する本発明の液晶表示素子を構成しており、上下に隣接する２つの画素１０３jk及び１０３(j+1)(k+1)(ただし、j=1〜m-1;k=1〜n-1)は、後述するように１画素として動作することも可能とされている。そのため、画素１０３11〜１０３mnのうち奇数行目のゲート線Ｇ1，Ｇ3，・・・，Ｇm-1に接続された各行（ライン）の画素は垂直駆動回路１０４により垂直駆動制御され、偶数行目のゲート線Ｇ2，Ｇ4，・・・，Ｇmに接続された各行（ライン）の画素は垂直駆動回路１０５により垂直駆動制御されるようになされている。また、画素１０３11〜１０３mnの各々は、図示を省略した制御回路からのリセット信号、スイッチング信号、表示選択信号その他各種の制御信号によりその動作が制御されるようになされている。
【００２５】
シフトレジスタ及びコンパレータ１０１は、シフトレジスタにより入力される画像データの１ライン分を一時保持してコンパレータに供給する。シフトレジスタ及びコンパレータ１０１のコンパレータは、ｎ組のデータ線（列信号線）に対応して各列毎にｎ個設けられている。ｎ個のコンパレータは複数の階調値が例えば最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化するカウンタ（図示せず）からの基準階調データが共通に供給される一方、上記のシフトレジスタにより保持された画像データが１ラインのｎ画素の各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路１０２内の対応して設けられたビデオスイッチに供給する。
【００２６】
水平駆動回路１０２は２本一組のデータ線（列信号線）Ｄi+、Ｄi-の一方のデータ線Ｄi+に接続された正極性用ビデオスイッチと、他方のデータ線Ｄi-に接続された負極性用ビデオスイッチとが各組のデータ線（列信号線）単位で全部でｎ組設けられると共に、前述したシフトレジスタ及びコンパレータ１０１内のｎ個のコンパレータのうち対応して設けられたコンパレータから一致パルスが供給される構成である。
【００２７】
また、各組の正極性用ビデオスイッチと負極性用ビデオスイッチのうち、正極性用ビデオスイッチには、水平走査期間周期で映像の最小階調値（黒レベル）から最大階調値（白レベル）までレベルが単調的に上昇する周期的な掃引信号である正極性用ランプ信号ＲＡＭＰ+が供給される。一方、負極性用ビデオスイッチには正極性用ランプ信号と所定の電位について反転関係にあり、最小階調値（黒レベル）から最大階調値（白レベル）までレベルが単調的に下降する周期的な掃引信号である負極性用ランプ信号ＲＡＭＰ-が供給される。正極性用ランプ信号ＲＡＭＰ+及び負極性用ランプ信号ＲＡＭＰ-は、入力画像データと互いに同期している。
【００２８】
次に、この液晶表示装置１００の動作の概略について説明する。
【００２９】
シフトレジスタ及びコンパレータ１０１は、入力される画像データをシフトレジスタにより１ライン分順次展開し、１ライン分展開した時点で、１ラインのｎ個の画素データをｎ個のコンパレータの第１の入力端子にそれぞれ供給する。シフトレジスタ及びコンパレータ１０１のｎ個のコンパレータは、上記の第１の入力端子に画素単位で供給される画素データと、第２の入力端子に共通に供給される前記基準階調データとを比較し、両者の値が一致した時に一致パルスをそのコンパレータに対応して画素単位に設けられた水平駆動回路１０２内の正極性用ビデオスイッチ及び負極性用ビデオスイッチに供給する。
【００３０】
ｎ組の正極性用ビデオスイッチと負極性用ビデオスイッチとは、水平走査期間の始めでｎ組全て同時にオンとされ、前述したシフトレジスタ及びコンパレータ１０１内の対応して設けられたコンパレータから一致パルスが供給されたときに、一致パルスが供給された組の正極性用ビデオスイッチと負極性用ビデオスイッチとが同時にオフとされる構成である。
【００３１】
従って、ｎ組の正極性用スイッチと負極性用ビデオスイッチとは、水平走査期間の始めでそれぞれ正極性用ランプ信号ＲＡＭＰ+と負極性用ランプ信号ＲＡＭＰ-とをデータ線（列信号線）Ｄi+とＤi-とに出力し、その後、対応して設けられた上記のコンパレータから一致パルスが供給された時にその一致パルスが供給された組の正極性用ビデオスイッチと負極性用ビデオスイッチのみがオフとされ、そのオフ時点の画素の階調値に応じたランプ信号の値をデータ線（列信号線）Ｄi+とＤi-に保持する。従って、データ線（列信号線）Ｄi+とＤi-には、画像データのＤＡ変換された画素値が保持されることになる。
【００３２】
画素１０３11〜１０３mnのうち奇数行目のゲート線Ｇ1，Ｇ3，・・・，Ｇm-1に接続された各行（ライン）の画素は垂直駆動回路１０４により垂直駆動制御され、偶数行目のゲート線Ｇ2，Ｇ4，・・・，Ｇmに接続された各行（ライン）の画素は垂直駆動回路１０５により垂直駆動制御されることで、データ線（列信号線）Ｄi+及びＤi-に供給された画素データを、例えば図２に模式的に示すように表示する。
【００３３】
画素１０３11〜１０３mnのそれぞれは、読み出しに用いる蓄積部と書き込みに用いる蓄積部とを別々に持つ構成とすると１画素当たりの面積が増加するため、本実施形態では、１ライン毎に書き込みを行う画素と読み出しを行う画素とを割り当てて、１フレーム（１垂直走査周期Ｖ）単位で書き込み機能と読み出し機能とを切り替えられる構成にしている。
【００３４】
図２の例では、シフトレジスタ及びコンパレータ１０１に入力される画像データが、１フレーム（１垂直走査期間；１Ｖ）毎に右目用画像データＲと左目用画像データＬとが交互に切り替え入力されるものとしており、図２（Ｂ）にｔ11で示すある１フレーム（１Ｖ）の終了時点で１画面の例えば１ラインおき毎の各画素に右目用画像Ｒ１が書き込まれると、その右目用画像Ｒ１を同図（Ｃ）にｔ12で模式的に示すように読み出して表示すると共に、例えば上記とは異なる別の１ラインおき毎の各画素に次の左目用画像Ｌ１の書き込みを開始する。これにより、次の１／２フレーム程度経過した時点では、図２（Ｃ）にｔ13で模式的に示すように画面上半分の画素に左目用画像Ｌ１が書き込まれ、画面下半分の画素は直前に書き込まれた右目用画像Ｒ１が残っている状態となる。
【００３５】
その後、更に１／２フレーム経過すると、図２（Ｂ）にt14で示すように１画面の１ラインおき毎の各画素に左目用画像Ｌ１が書き込まれる。そして、この左目用画像Ｌ１は同図（Ｃ）にｔ15で模式的に示すように読み出して表示されると共に、次の右目用画像Ｒ２の書き込みが開始される。以下、上記と同様の動作が繰り返される。
【００３６】
このように、本実施の形態では、画素１０３11〜１０３mnを読み出しを行う画素と書き込みを行う画素をライン毎に分けて、書き込みを行った信号を保持しているラインの画素を書き込みが終了した時点で読み出しに切り替える。具体的には書き込み信号を保持する画素と読み出しを行う画素を分ける事になる。従来の１画素中に読み出しの容量とその動作のための回路、書き込みの容量とその動作のための回路を設けると素子面積が大幅に増加する。このため、本実施形態では、画素１０３11〜１０３mnを、後述するように従来の画素に使用していた素子面積をあまり増加させない構成とすることで、素子全体のサイズを殆ど変える事なくコストアップを抑える。
【００３７】
また、図２から分かるように、本実施の形態の駆動方法では、１Ｖ期間で右目用画像を書き込み、次の１Ｖ期間で左目用画像を書き込む事が可能なため、３Ｄ表示は２倍速で可能となる。勿論１ライン毎に書き込みラインと読み出しラインの機能を切り替えているため、表示はインターレース表示となる。縦方向の解像度はフレームシーケンシャルより悪くなるが、あまり動きの激しいものでなければ、（例えば静止画など）解像度低下はあまり目立たない。
【００３８】
また、本実施の形態の駆動方法では、上記のインターレース表示に限らず、画素１０３11〜１０３mnは読み出し時に、液晶素子の画素電極に印加する信号を縦２画素単位で同一とする表示方法と１ライン毎に黒レベルを表示する方法を選択する事が可能な構成にする。これにより、本発明は解像度と残像の問題をコンテンツ毎に対応できるようにした点に特徴がある。
【００３９】
図３は、図２に示した本実施の形態の画素１０３11〜１０３mnへの画素データの書き込みと読み出しとの関係をより分かり易く示したものである。
【００４０】
図３（Ａ）は垂直同期信号を示し、同図（Ｂ）は画素への書き込みと保持の関係を示し、同図（Ｃ）は液晶シャッタのオン・オフ状態を示し、同図（Ｄ）は一括転送タイミングを示し、同図（Ｅ）は画素の読み出しタイミングを示す。図３（Ｂ）、（Ｅ）は縦軸が表示画面のライン、横軸が時間を示し、斜線で示した期間のみ右目用画像データ又は左目用画像データの書き込みが行われ、それ以外の白地区間は信号保持期間を示す。
【００４１】
本実施の形態の駆動方法では、図３（Ｂ）に左下がりの斜線を付して示すように、画素１０３11〜１０３mnのうち奇数行目のゲート線Ｇ1，Ｇ3，・・・，Ｇm-1に接続された１ラインおき毎の各画素は、１Ｖ期間内で垂直駆動回路１０４により垂直駆動制御されて右目用画像Ｒ１を１Ｖ期間よりも短い所定期間ずつ順次に書き込まれた後、白地で示すように保持動作を行う。また、次の１Ｖ期間では、図３（Ｂ）に右下がりの斜線を付して示すように、画素１０３11〜１０３mnのうち偶数行目のゲート線Ｇ2，Ｇ4，・・・，Ｇmに接続された１ラインおき毎の各画素は、１Ｖ期間内で垂直駆動回路１０５により垂直駆動制御されて左目用画像Ｌ１を１Ｖ期間よりも短い所定期間ずつ順次に書き込まれた後、白地で示すように保持動作を行う。以降の右目用画像Ｒ２、Ｒ１、・・・、左目用画像Ｌ２、Ｌ１、・・・に対しても上記と同様の動作を繰り返す。
【００４２】
１フレーム分の画像データの書込みが終了した１Ｖ期間の終了時点で、一括転送のように信号読出しが画素毎に切り替えられる。これで１Ｖ期間遅れて書き込み終了後の画像データが表示される。すなわち、図３（Ｃ）にＴＲで示す液晶メガネの右目用液晶シャッタが光透過状態（オン状態）にあり、かつ、左目用液晶シャッタが光遮断状態（オフ状態）にある１Ｖ期間では、その１Ｖ期間の直前で図３（Ｂ）に示すように奇数行の各画素に書き込みが終了した右目用画像Ｒ１の表示が、その奇数行の各画素の保持期間で行われるため、表示される右目用画像Ｒ１の右目用画像を液晶シャッタをかけている視聴者が右目用液晶シャッタのみを通して見ることができる。
【００４３】
続く図３（Ｃ）にＴＬで示す液晶メガネの左目用液晶シャッタが光透過状態（オン状態）にあり、かつ、右目用液晶シャッタが光遮断状態（オフ状態）にある次の１Ｖ期間では、その１Ｖ期間の直前で図３（Ｂ）に示すように偶数行の各画素に書き込みが終了した左目用画像Ｌ１の表示が、その奇数行の各画素の保持期間で行われるため、表示される左目用画像Ｌ１の左目用画像を液晶シャッタをかけている視聴者が左目用液晶シャッタのみを通して見ることができる。ただし、後述するように、偶数行の各画素に書き込まれた左目用画像Ｌ１は、偶数行の各画素から読み出されるが奇数行の各画素を用いて表示が行われる。つまり、右目用画像Ｒ１と左目用画像Ｌ１とは、同じ奇数行の各画素で１Ｖ期間ずつ順次に表示される。
【００４４】
以下、上記と同様に右目用画像が表示される期間は右目用液晶シャッタのみがオンとされ、左目用画像が表示される期間は左目用液晶シャッタのみがオンとされることで、立体表示が可能となる。なお、右目用画像Ｒ２と左目用画像Ｌ２とは、同じ偶数行の各画素で１Ｖ期間ずつ順次に表示される。
【００４５】
次に、本発明になる液晶表示素子の一実施の形態について説明する。
【００４６】
図４は、本発明になる液晶表示素子の一実施の形態の回路図を示す。本実施の形態は、図１に示した画素１０３11〜１０３mnのうちの任意の一画素を構成しており、図１と同一構成部分には同一符号を付してある。図４に示すように、液晶表示素子１５０は、画素選択用ＮチャネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）Ｔｒ１及びＴｒ８と、ＮＭＯＳトランジスタＴｒ１、Ｔｒ８のソースにゲートが接続されたＰチャネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔｒ２、Ｔｒ７と、スイッチング用のＰＭＯＳトランジスタＴｒ３及びＴｒ６と、ＰＭＯＳトランジスタＴｒ３及びＴｒ６の各ドレインにソースが共通接続されたＰＭＯＳトランジスタＴｒ５と、Ｔｒ３、Ｔｒ５及びＴＲ６の共通接続点であるＢ点と液晶素子ＬＣの画素電極ＰＥとの間に接続されたゲート用のＮＭＯＳトランジスタＴｒ１１と、ソースが画素電極ＰＥに接続されたＰＭＯＳトランジスタＴｒ９と、そのソースがこの液晶表示素子１５０による画素のＢ点に接続され、この画素の縦方向（列方向）の上側（下側でもよい）に隣接する画素（図示せず）のＢ点にドレインが接続され、ゲートが表示選択信号ＳＷ３が印加されるＮＭＯＳトランジスタＴｒ１０と、２つの保持容量Ｃ１及びＣ２と、液晶素子ＬＣとから構成されている。
【００４７】
画素選択用ＮＭＯＳトランジスタＴｒ１及びＴｒ８は、各ドレインがデータ線（列信号線）Ｄi+、Ｄi-に接続され、各ゲートが同じｊ行目のゲート線Ｇjに接続されて行走査信号ＳＷ１が供給されて同時にスイッチング制御される。保持容量Ｃ１は、ＮＭＯＳトランジスタＴｒ１のソースとＰＭＯＳトランジスタＴｒ２のゲートとの接続点Ｃに一端が接続され、他端が接地されている。一方、保持容量Ｃ２は、ＮＭＯＳトランジスタＴｒ８のソースとＰＭＯＳトランジスタＴｒ７のゲートとの接続点Ａに一端が接続され、他端が接地されている。Ｔｒ２とＴｒ５とはスイッチング用トランジスタであるＴｒ３を駆動する第１のソースフォロワ回路を構成している。また、Ｔｒ７とＴｒ５とはスイッチング用トランジスタであるＴｒ６を駆動する第２のソースフォロワ回路を構成している。
【００４８】
Ｔｒ３のゲートには第１のスイッチング信号２ｋが印加され、Ｔｒ６のゲートには第２のスイッチング信号２ｋｂが印加される。また、Ｔｒ９のゲートには制御信号ＳＷ０が印加され、Ｔｒ１１のゲートには制御信号ＳＷ４が印加される。液晶素子ＬＣは、離間対向する画素電極ＰＥと共通電極ＣＥとの間に液晶層ＬＣＭが封入された公知の構造とされている。共通電極ＣＥには共通電圧Ｖcomが印加される。Ｔｒ２、Ｔｒ３、Ｔｒ５、Ｔｒ７及びＴｒ６は、保持容量Ｃ１に保持された正極性の画素値と、保持容量Ｃ２に保持された負極性の画素値とを、垂直走査周期より短い周期で交互に接続点Ｂへ読み出す読み出し部を構成している。
【００４９】
次に、本実施の形態の液晶表示素子１５０の動作について説明する。本実施の形態の液晶表示素子１５０による画素は、液晶素子ＬＣに電圧を印加する電極を持っているため、３種類の表示方法のいずれかにより表示が行える。第１の表示方法は、インターレース表示を行う方法である。第２の表示方法は、画像信号を書き込んだ画素と、その画素に縦方向に隣接する画素とからなる計２画素毎に同じ画像信号の表示を行う方法である。第３の表示方法は、画像信号を書き込んだ画素と、その画素に縦方向に隣接する画素とからなる計２画素毎に同じ画像信号の表示を行うと共に、１Ｖ期間毎に表示される同じ視点の画像信号は表示ラインを１ラインずらして表示する方法である。
【００５０】
まず、インターレース表示を行う第１の表示方法を行う場合の、図４に示す本実施の形態の液晶表示素子１５０による画素の書き込み動作と読み出し動作について、図５のタイミングチャート及び図３（Ｆ）、（Ｇ１）、（Ｇ２）と共に説明する。
【００５１】
まず、図５（Ａ）に示す書き込み期間では、同図（Ｂ）に示すように、スイッチング信号２ｋ及び２ｋｂはそれぞれ図５（Ｆ）、（Ｇ）に示すようにハイレベルとされて図４のスイッチング用ＰＭＯＳトランジスタＴr３及びＴｒ６をオフ状態とされる。更に、制御信号ｃｕｒが図５（Ｅ）に示すように、ハイレベルとされるため、制御信号ｃｕｒがゲートに供給されるＰＭＯＳトランジスタＴｒ５はオフ状態とされる。なお、表示選択信号ＳＷ３は図５（Ｈ）に示すように、第１の表示方法を行う時の画素書き込み期間及び読み出し期間はいずれもローレベルに制御されるため、常にＮＭＯＳトランジスタＴｒ１０はオフ状態とされる。
【００５２】
この状態で、図５（Ｄ）に示すように時刻Ｔ１から時刻Ｔ２までの期間（この期間は図３（Ｂ）に斜線で示した、１Ｖ期間よりもかなり短い期間である）行走査信号ＳＷ１がハイレベルにされると、この行に接続されている各画素の図４に示す画素選択用ＮＭＯＳトランジスタＴｒ１及びＴｒ８が同時にオンとされる。この画素選択用ＮＭＯＳトランジスタＴｒ１及びＴｒ８のオン状態のときに、図１に示した水平駆動回路１０２からデータ線（列信号線）Ｄi+、Ｄi-を通して、右目用画像データ又は左目用画像データの画素値の正極性ＤＡ変換値、負極性ＤＡ変換値がそれぞれ入力され、それらＤＡ変換値が図４のＴｒ１のドレイン及びソースを通して保持容量Ｃ１に保持されると共に、Ｔｒ８のドレイン及びソースを通して保持容量Ｃ２に保持される。すなわち、右目用画像信号又は左目用画像信号の正極性信号はＴｒ１によりサンプリングされて保持容量Ｃ１に保持され、右目用画像信号又は左目用画像信号の負極性信号はＴｒ８によりサンプリングされて保持容量Ｃ２に保持される。
【００５３】
このようにして、全ての画素１０３11〜１０３mnのうち１行おき毎の各画素に短期間で画像信号の画素値（例えば奇数行の各画素には右目用画像信号の画素値、偶数行の各画素には左目用画像信号の画素値）が書き込まれて保持容量Ｃ１、Ｃ２に保持される書き込み期間が終了する。続いて、その書き込みが終了した１行おき毎の各画素では、図５（Ａ）に示す読み出し期間で読み出しが行われる。
【００５４】
この読み出し期間では、図５（Ｂ）に示すように時刻Ｔ３で制御信号ＳＷ０がハイレベルとされて図４のＰＭＯＳトランジスタＴｒ９がオフ状態とされる。また、行走査信号ＳＷ１は図５（Ｄ）に示すようにローレベルとされ、ＮＭＯＳトランジスタＴｒ１及びＴｒ８はそれぞれオフ状態とされる。また、ハイレベルの制御信号ＳＷ４によりＮＭＯＳトランジスタＴｒ１１はオン状態とされている。
【００５５】
この状態で、まず図５（Ｆ）に示すようにスイッチング信号２ｋが時刻Ｔ４でローレベルとされて図４のスイッチング用ＰＭＯＳトランジスタＴr３がオン状態とされ、続いて、図５（Ｅ）に示すように、時刻Ｔ５で制御信号ｃｕｒがローレベルとされてＰＭＯＳトランジスタＴｒ５がオン状態とされる。これにより、保持容量Ｃ１に保持された右目用画像信号又は左目用画像信号の正極性の画素値がオン状態にあるＴｒ３、及びＴｒ２とＴｒ５とからなるソースフォロワ回路を通してＢ点に出力され、更にオン状態にあるＴｒ１１のドレイン、ソースを通して液晶素子ＬＣの画素電極ＰＥに印加される。そして、図５（Ｅ）に示すように時刻Ｔ６で制御信号ｃｕｒがハイレベルとされ、同図（Ｆ）に示すように時刻Ｔ７でスイッチング信号２ｋがハイレベルとされることでＴｒ３がオフにスイッチングされて上記の保持容量Ｃ１に保持された右目用画像信号又は左目用画像信号の正極性の画素値の画素電極ＰＥへの印加を終了する。
【００５６】
続いて、図５（Ｇ）に示すようにスイッチング信号２ｋｂが時刻Ｔ８でローレベルとされて図４のスイッチング用ＰＭＯＳトランジスタＴr６がオン状態とされ、続いて、図５（Ｅ）に示すように、時刻Ｔ９で制御信号ｃｕｒがローレベルとされてＰＭＯＳトランジスタＴｒ５がオン状態とされる。これにより、保持容量Ｃ２に保持された右目用画像信号又は左目用画像信号の負極性の画素値がオン状態にあるＴｒ６、及びＴｒ７とＴｒ５とからなるソースフォロワ回路を通してＢ点に出力され、更にオン状態にあるＴｒ１１のドレイン、ソースを通して液晶素子ＬＣの画素電極ＰＥに印加される。そして、図５（Ｅ）に示すように時刻Ｔ１０で制御信号ｃｕｒがハイレベルとされ、同図（Ｇ）に示すように時刻Ｔ１１でスイッチング信号２ｋｂがハイレベルとされることでＴｒ６がオフにスイッチングされて上記の保持容量Ｃ２に保持された右目用画像信号又は左目用画像信号の負極性の画素値の画素電極ＰＥへの印加を終了する。
【００５７】
以下、上記と同様にして、上記の保持容量Ｃ１に保持されている正極性画素値と上記の保持容量Ｃ２に保持されている負極性画素値とが画素電極ＰＥに交互に印加されることが１Ｖ期間以内で繰り返されて液晶素子ＬＣを交流駆動する。この交流駆動周波数は、垂直走査周波数によらず、画素内の反転制御周期で自由に設定することができ、垂直走査周波数よりもかなり高い周波数に設定することができる。
【００５８】
このようにして、上記のようにして例えば奇数ラインの各画素に書き込まれた第１フィールドの右目用画像Ｒ１の画素値が同じ奇数ラインで読み出され、奇数ラインにて表示される。
【００５９】
一方、偶数ラインの各画素では、読み出し期間は制御信号ＳＷ０がローレベルとされて図４のＰＭＯＳトランジスタＴｒ９がオン状態とされると共に、スイッチング信号２ｋ及び２ｋｂはそれぞれハイレベルとされて図４のスイッチング用ＰＭＯＳトランジスタＴr３及びＴｒ６をオフ状態とされる。ＰＭＯＳトランジスタＴｒ９のドレイン端子Ｓ１には図５（Ｃ）に示すように液晶素子ＬＣの共通電極ＣＥに印加される共通電圧Ｖcomと同一電圧が印加される。これにより、偶数ラインの画素は、液晶素子ＬＣの液晶層ＬＣＭの電位差はゼロとなり、黒を表示する。従って、このときの画面は図３（Ｇ１）に模式的に示すような表示となる。
【００６０】
続いて、それまで黒表示を行っていた偶数ラインの各画素に第１フィールドの左目用画像Ｌ１の画素値が上記と同様にして書き込まれた後、読み出される。この読み出し期間は図４の画素において表示選択信号ＳＷ３がハイレベルとされてＮＭＯＳトランジスタＴｒ１０がオン状態とされる。これにより、書き込まれた偶数ラインの縦方向（列方向）の１つ上の奇数ラインの隣接画素のＢ点に、偶数ラインの画素のＢ点がＴｒ１０を介して接続される。このとき、奇数ラインの隣接画素は上述した読み出し動作と同様の読み出し動作を行って、Ｂ点に入力された隣接する偶数ラインの画素の保持容量Ｃ１、Ｃ２に保持された第１フィールドの左目用画像Ｌ１の画素値を交互に画素電極ＰＥに印加するため、第１フィールドの左目用画像Ｌ１は奇数ラインにて表示される。
【００６１】
また、上記の読み出し時には、偶数ラインの各画素ではＮＭＯＳトランジスタＴｒ１１がローレベルの制御信号ＳＷ４によりオフ状態に制御され、かつ、ＰＭＯＳトランジスタＴｒ９がローレベルの制御信号ＳＷ０によりオン状態に制御される。ＰＭＯＳトランジスタＴｒ９のドレイン端子Ｓ１には液晶素子ＬＣの共通電極ＣＥに印加される共通電圧Ｖcomと同一電圧が印加される。これにより、偶数ラインの画素は、液晶素子ＬＣの液晶層ＬＣＭの電位差はゼロとなり、黒を表示する。
【００６２】
次に、奇数ラインの各画素に第２フィールドの右目用画像Ｒ２の画素値が上記と同様にして書き込まれた後、書き込まれた画素の上側に隣接する偶数ラインの各画素で読み出される。この読み出しは、図４の画素が書き込まれた画素である場合、表示選択信号ＳＷ３がハイレベルとされてＮＭＯＳトランジスタＴｒ１０がオン状態とされ、書き込まれた奇数ラインの縦方向（列方向）の１つ上の偶数ラインの隣接画素のＢ点に、偶数ラインの画素のＢ点がＴｒ１０を介して接続される。このとき、偶数ラインの隣接画素は上述した読み出し動作と同様の読み出し動作を行って、Ｂ点に入力された隣接する奇数ラインの画素の保持容量Ｃ１、Ｃ２に保持された第２フィールドの右目用画像Ｒ２の画素値を交互に画素電極ＰＥに印加するため、第２フィールドの右目用画像Ｒ２は偶数ラインにて表示される。
【００６３】
一方、奇数ラインの各画素では、上記と同様に制御信号ＳＷ０がローレベルとされて図４のＰＭＯＳトランジスタＴｒ９がオン状態とされると共に、スイッチング信号２ｋ及び２ｋｂはそれぞれハイレベルとされて図４のスイッチング用ＰＭＯＳトランジスタＴr３及びＴｒ６をオフ状態とされる。ＰＭＯＳトランジスタＴｒ９のドレイン端子Ｓ１には液晶素子ＬＣの共通電極ＣＥに印加される共通電圧Ｖcomと同一電圧が印加される。これにより、奇数ラインの各画素は、黒を表示する。従って、このときの画面は図３（Ｇ２）に模式的に示すような表示となる。
【００６４】
続いて、１フィールド期間の表示後に今度は偶数ラインの各画素に第２フィールドの左目用画像Ｌ２の画素値が上記と同様にして書き込まれた後、第１フィールドの右目用画像Ｒ１の読み出し時と同様に、書き込まれた偶数ラインの各画素と同じ画素から読み出される。一方、奇数ラインの各画素では、上記と同様に液晶素子ＬＣの共通電極ＣＥに共通電圧Ｖcomと同一電圧が印加され、黒を表示する。
【００６５】
このように、図３（Ｆ）に模式的に示すように、第１フィールドの右目用画像Ｒ１は奇数ラインの各画素により表示され、第２フィールドの右目用画像Ｒ２は偶数ラインの各画素により表示される（左目用画像Ｌ１及びＬ２も同様）。ただし、上記のように第１の表示方法では、図３（Ｇ１）に模式的に示すように第１フィールドの右目用画像Ｒ１は奇数ラインの各画素により表示し、かつ、偶数ラインの各画素は黒表示を行い、図３（Ｇ２）に模式的に示すように第２フィールドの右目用画像Ｒ２は偶数ラインの各画素により表示し、かつ、奇数ラインの各画素は黒表示を行うことで、インターレース表示を行うことができる（左目用画像Ｌ１及びＬ２も同様）。
【００６６】
このように、第１の表示方法を行う場合の本実施の形態の液晶表示素子１５０を駆動する駆動方法によれば、黒データを入力せずにインターレース表示を行うようにしたので、入力データのデータスピードを４倍速から２倍速に低下することが可能となり、また、３Ｄ表示時の消費電力を低減することができる。また半導体プロセスを微細化することなく実現できるため、チップのコストを低減できる。
【００６７】
次に、第２の表示方法を行う場合の、図４に示す本実施の形態の液晶表示素子１５０による画素の書き込み動作と読み出し動作について、図６のタイミングチャート及び図３（Ｂ）、（Ｈ１）、（Ｈ２）と共に説明する。図６中、図５と同一部分には同一符号を付し、その説明を省略する。
【００６８】
右目用画像Ｒ及び左目用画像Ｌの各画素への書き込みは、上記の第１の表示方法と同様に図３（Ｂ）に模式的に示すように行われる。ただし、この書き込み期間では、図６（Ａ）、（Ｂ）に示すように、制御信号ＳＷ０をハイレベルに固定してＴｒ９をオフとし、かつ、図６（Ｈ）に示すように表示選択信号ＳＷ３をハイレベルとしてＴｒ１０をオン状態として、その画素のＢ点を縦方向（列方向）の上側に隣接する画素のＢ点と電気的に接続する。
【００６９】
一方、右目用画像Ｒ及び左目用画像Ｌの各画素への読み出しは、上記の第１の表示方法と同様に図３（Ｂ）に模式的に示すように行われる。ただし、時刻Ｔ１５以降の読み出し期間では、図６（Ａ）、（Ｂ）に示すように、制御信号ＳＷ０をハイレベルに固定してＴｒ９をオフとする点は読み出し期間と同様であるが、図６（Ｈ）に示すように表示選択信号ＳＷ３をローレベルとしてＴｒ１０をオフ状態として、縦方向（列方向）の上側に隣接する画素のＢ点と切り離す。また、各画素の制御信号ＳＷ４をローレベルとしてＴｒ１１をオン状態とし、Ｂ点をＴｒ１１を介して画素電極ＰＥに電気的に接続する。
【００７０】
これにより、液晶表示素子１５０は、画素の読み出し動作自体は前述した第１の表示方法での読み出し動作と同様に、保持容量Ｃ１、Ｃ２に保持された正極性画素値と負極性画素値とをＢ点へ出力し、更に交互に画素電極ＰＥに印加することで行う。ただし、液晶表示素子１５０は、奇数ラインに書き込まれた右目用画像Ｒ１、Ｒ２は、書き込み時に上下の２画素に同じ画素値が書き込まれているので、図５（Ｈ１）、（Ｈ２）に模式的に示すように、下側に隣接する画素と共に計２画素で表示する。同様に、偶数ラインに書き込まれた左目用画像Ｌ１、Ｌ２も、上下２つの画素毎に表示する。
【００７１】
この第２の表示方法によれば、液晶表示素子１５０は、縦方向の解像度が本来のそれの１／２となってしまうが、プログレッシブ表示を行うことができる。
【００７２】
次に、第３の表示方法を行う場合の、図４に示す本実施の形態の液晶表示素子１５０による画素の書き込み動作と読み出し動作について説明する。
【００７３】
右目用画像Ｒ及び左目用画像Ｌの各画素への書き込みは、上記の第２の表示方法と同様に行われる。一方、読み出し時は、書き込み画素と上側に隣接する画素の計２画素単位で同じ画像を表示する場合は、書き込み画素の表示選択信号ＳＷ３をハイレベルとしてＴｒ１０をオン状態とし、縦方向（列方向）の上側に隣接する画素のＢ点とＴｒ１０を介して電気的に接続する。また、上側の画素は表示選択信号ＳＷ３をローレベルとしてＴｒ１０をオフ状態とする。
【００７４】
また、書き込み画素と下側に隣接する画素の計２画素単位で同じ画像を表示する場合は、書き込み画素の表示選択信号ＳＷ３をローレベルとしてＴｒ１０をオフ状態とし、縦方向（列方向）の下側に隣接する画素の表示選択信号ＳＷ３をハイレベルとしてＴｒ１０をオン状態とし、それらのＢ点同士をＴｒ１０を介して電気的に接続する。
【００７５】
そして、液晶表示素子１５０は、奇数ラインの各画素に書き込まれた右目用画像Ｒ１の画素値の読み出し時は、書き込み画素と下側に隣接する画素の計２画素単位で表示するように制御することで、図３（Ｉ１）に模式的に示すように表示する。続いて、偶数ラインの各画素に書き込まれた左目用画像Ｌ１の画素値の読み出し時は、書き込み画素と上側に隣接する画素の計２画素単位で表示するように制御することで、図３（Ｉ１）と同様にして表示する。
【００７６】
次に、液晶表示素子１５０は、奇数ラインの各画素に書き込まれた右目用画像Ｒ２の画素値の読み出し時は、書き込み画素と上側に隣接する画素の計２画素単位で表示するように制御することで、図３（Ｉ２）に模式的に示すように表示する。続いて、偶数ラインの各画素に書き込まれた左目用画像Ｌ１の画素値の読み出し時は、書き込み画素と下側に隣接する画素の計２画素単位で表示するように制御することで、図３（Ｉ２）と同様にして表示する。これにより、図３（Ｉ１）、（Ｉ２）に模式的に示すように、第３の表示方法では、液晶表示素子１５０は、右目用画像Ｒ１の表示時と、右目用画像Ｒ２の表示時とは１ラインずれた位置で、かつ、上下に隣接する２画素単位で表示する。
【００７７】
この第３の表示方法によれば、液晶表示素子１５０は、右目画像だけ、左目画像だけ、それぞれインターレース表示を行うことができ、それによりある程度縦方向の解像度を低下させずに画面の明るさを向上させた立体表示ができる。
【００７８】
このように本実施の形態では、上記の第１〜第３の表示方法を適宜選択することで、画素回路の大幅な修正を行うことなく消費電力及びコストを低減できると共に、画面の明るさを向上させた表示コンテンツにより最適な立体表示を実現できる。
【符号の説明】
【００７９】
１００  液晶表示装置
１０１  シフトレジスタ及びコンパレータ
１０２  水平駆動回路（ビデオスイッチ等）
１０３11〜１０３mn  画素
１０４、１０５  垂直駆動回路
１５０  液晶表示素子
Ｔｒ１、Ｔｒ８  画素選択ＮＭＯＳトランジスタ
Ｔｒ２、Ｔｒ５、Ｔｒ７  ソースフォロワ回路用ＰＭＯＳトランジスタ
Ｔｒ３、Ｔｒ６  スイッチング用ＰＭＯＳトランジスタ
Ｔｒ９  ＰＭＯＳトランジスタ
Ｔｒ１０  表示選択用ＮＭＯＳトランジスタ
Ｔｒ１１  ゲート用ＮＭＯＳトランジスタ
Ｃ１、Ｃ２  保持容量
ＬＣ  液晶素子
ＰＥ  画素電極
ＣＥ  共通電極
ＬＣＭ  液晶層
【図１】
0005229295.tif 000002
【図２】
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【図４】
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【図５】
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【図６】
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【図３】
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【図７】
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【図８】
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