(57)【特許請求の範囲】
【請求項１】
入力されたデジタル信号をアナログのオーディオ信号にＤ／Ａ変換するデジタルオーディオ回路と、スイッチング電源回路からなるＤＣ−ＤＣコンバータとを備えた半導体装置において、
前記Ｄ／Ａ変換を行うために使用する第１周波数の第１クロック信号を生成して出力する第１発振回路と、
前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行う際に使用する第２周波数の第２クロック信号を生成して出力する第２発振回路と、
前記第１周波数と前記第２周波数との差の絶対値が所定の最高可聴周波数以下か否かを判定する可聴周波数判定回路と、
該可聴周波数判定回路による判定結果に応じて、前記第２発振回路に対して、第２クロック信号の第２周波数を可変させる周波数変更回路と、
を備え、
前記第１発振回路と前記第２発振回路は、互いに独立したクロック信号をそれぞれ生成し、
前記周波数変更回路は、前記可聴周波数判定回路による判定結果に応じて、前記第１周波数と前記第２周波数との差の絶対値が前記最高可聴周波数を超えるように前記第２発振回路に対して、第２クロック信号の第２周波数を可変させることを特徴とする半導体装置。
【請求項２】
前記周波数変更回路は、前記第２周波数が前記第１周波数よりも高い場合、前記第１周波数と前記第２周波数との差が前記最高可聴周波数以下のときは、前記第２発振回路に対して、第２クロック信号の第２周波数が高くなるように制御することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記周波数変更回路は、前記第１周波数が前記第２周波数よりも高い場合、前記第１周波数と前記第２周波数との差が前記最高可聴周波数以下のときは、前記第２発振回路に対して、第２クロック信号の第２周波数が低くなるように制御することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記可聴周波数判定回路は、
前記第１クロック信号を１／Ｍに分周して出力する第１分周回路と、
前記第２クロック信号を１／（Ｍ＋１）に分周して出力する第２分周回路と、
前記第１分周回路から出力された信号と、前記第２分周回路から出力された信号との周波数を比較し、該比較結果を示す信号を生成して前記周波数変更回路に出力する周波数比較回路と、
を備え、
前記周波数変更回路は、前記第２分周回路から出力された信号の周波数が前記第１分周回路から出力された信号の周波数よりも低いことを示す信号が前記周波数比較回路から入力されると、前記第２発振回路に対して、第２クロック信号の第２周波数が高くなるように制御することを特徴とする請求項２記載の半導体装置。
【請求項５】
前記可聴周波数判定回路は、
前記第１クロック信号を１／Ｍ（但し、Ｍ＞１）に分周して出力する第１分周回路と、
前記第２クロック信号を１／（Ｍ−１）に分周して出力する第２分周回路と、
前記第１分周回路から出力された信号と、前記第２分周回路から出力された信号との周波数を比較し、該比較結果を示す信号を生成して前記周波数変更回路に出力する周波数比較回路と、
を備え、
前記周波数変更回路は、前記第２分周回路から出力された信号の周波数が前記第１分周回路から出力された信号の周波数よりも高いことを示す信号が前記周波数比較回路から入力されると、前記第２発振回路に対して、第２クロック信号の第２周波数が低くなるように制御することを特徴とする請求項３記載の半導体装置。
【請求項６】
前記第１発振回路は、前記第２発振回路よりも出力周波数の安定度が高いことを特徴とする請求項１、２、３、４又は５記載の半導体装置。
【請求項７】
前記周波数変更回路は、前記可聴周波数判定回路による判定結果に応じて、前記第１発振回路に対して、第１クロック信号の第１周波数を可変させ、前記可聴周波数判定回路による判定結果に応じて、前記第１周波数と前記第２周波数の差の絶対値が前記最高可聴周波数を超えるように前記第１発振回路及び第２発振回路に対して、第１クロック信号及び第２クロック信号の各周波数を可変させることを特徴とする請求項１記載の半導体装置。
【請求項８】
入力されたデジタル信号をアナログのオーディオ信号にＤ／Ａ変換するデジタルオーディオ回路と、スイッチング電源回路からなるＤＣ−ＤＣコンバータとを備えた半導体装置において、
前記Ｄ／Ａ変換を行うために使用する第１周波数の第１クロック信号を生成して出力する第１発振回路と、
前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行う際に使用する第２周波数の第２クロック信号を生成して出力する第２発振回路と、
前記第１周波数と前記第２周波数との差の絶対値が所定の最高可聴周波数以下か否かを判定する可聴周波数判定回路と、
該可聴周波数判定回路による判定結果に応じて、前記第１発振回路に対して、第１クロック信号の第１周波数を可変させる周波数変更回路と、
を備え、
前記第１発振回路と前記第２発振回路は、互いに独立したクロック信号をそれぞれ生成し、
前記周波数変更回路は、前記可聴周波数判定回路による判定結果に応じて、前記第１周波数と前記第２周波数との差の絶対値が前記最高可聴周波数を超えるように前記第１発振回路に対して、第１クロック信号の第１周波数を可変させることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルオーディオ回路と該回路に給電を行うスイッチングレギュレータ等からなるＤＣ−ＤＣコンバータを内蔵した半導体装置に関する。
【背景技術】
【０００２】
デジタルオーディオ回路とその電源回路に関する従来技術としては、パワーアンプの電源電圧変動を検出してスイッチングレギュレータにフィードバックする制御ループに加えて、パワーアンプを駆動制御する元となるＰＷＭ信号を用いてスイッチングレギュレータにフィードフォワードする制御ループを設け、フィードバック制御だけではなくフィードフォワード制御も合わせて行うことで、より電源電圧の変動を有効に制御できるようにしたものがあった（例えば、特許文献１参照。）。
また、出力増幅段に電源を供給する定電圧電源回路と、ＰＣＭマルチビットデジタルオーディオ入力信号と出力増幅段の出力信号を比較し、該比較結果を元に定電圧電源回路の出力を変調する変調回路を備え、出力増幅段による歪を低減しているものがあった（例えば、特許文献２参照。）。
【０００３】
しかし、前記のような従来技術では、オーディオ出力に応じて、電源回路からの出力電圧の変動を補正するようにしているが、電源回路に用いるＤＣ−ＤＣコンバータをなすスイッチングレギュレータのスイッチング用クロック信号の周波数に関しては何ら考慮されていなかった。
図２は、従来のデジタルオーディオシステムの例を示したブロック図である。
図２のシステムは、デジタルオーディオ回路１０１と電源回路であるＤＣ−ＤＣコンバータ１０２、及びスピーカＳＰで構成されている。
デジタルオーディオ回路１０１は、第１発振回路１１１、デジタルフィルタ１１２、ΔΣモジュレータ１１３、Ｄ／Ａコンバータ１１４及び出力アンプ１１５を備えており、ＤＣ−ＤＣコンバータ１０２は、第２発振回路１２１及び制御回路１２２を備えている。
【０００４】
ＤＣ−ＤＣコンバータ１０２は、入力電圧Ｖｉｎから生成した出力電圧Ｖｄｄを、デジタルオーディオ回路１０１内の各回路の電源として出力している。第１発振回路１１１から出力された第１クロック信号ＣＬＫＡは、Ｄ／Ａコンバータ１１４に入力され、Ｄ／Ａ変換時のクロック信号として使用される。第２発振回路１２１から出力された第２クロック信号ＣＬＫＢは、制御回路１２２に入力され、制御回路１２２内の図示しないスイッチ素子のオン／オフ制御に使用される。
【特許文献１】特開２００２−２２３１３２号公報
【特許文献２】特開２００４−１２８６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、図３は、出力アンプ１１５に発生するノイズの周波数成分例を示した図である。
図３で示すように、第１発振回路１１１から出力された第１クロック信号ＣＬＫＡの周波数を２ＭＨｚとし、第２発振回路１２１から出力される第２クロック信号ＣＬＫＢの周波数を２.００１ＭＨｚとすると、第１クロック信号ＣＬＫＡの周波数である２ＭＨｚと第２クロック信号ＣＬＫＢの周波数である２.００１ＭＨｚに大きなノイズ成分が発生する。さらに、２ＭＨｚと２.００１ＭＨｚの差である１ｋＨｚにもノイズ成分が発生する。
人間の可聴周波数帯域は２０Ｈｚから２０ｋＨｚと言われており、前記のような２ＭＨｚと２.００１ＭＨｚのノイズは人間の耳には聞こえないので問題はないが、前記の１ｋＨｚのノイズは聞こえてしまう。
【０００６】
通常、Ｄ／Ａコンバータ１１４で使用する第１発振回路１１１は、水晶発振回路等のような極めて発振周波数が安定したものを使用するが、ＤＣ−ＤＣコンバータ１０２で使用する第２発振回路１２１には、安価なＣＲ発振回路を使用することが多い。ＣＲ発振回路は、駆動電圧や温度変動に対して周波数が変動しやすく、また製造バラツキも大きいため、第１クロック信号ＣＬＫＡの周波数と第２クロック信号ＣＬＫＢの周波数が接近している場合、温度変動や製造バラツキによって、該各周波数の差の絶対値が可聴周波数帯域の最高周波数（２０ｋＨｚ）以下になると、前記したように出力アンプ１１５から可聴周波数帯域内のノイズ信号が出力され、雑音として聞こえてしまうという問題があった。
【０００７】
本発明は、このような問題を解決するためになされたものであり、デジタルオーディオ回路で使用する第１クロック信号ＣＬＫＡとＤＣ−ＤＣコンバータで使用する第２クロック信号ＣＬＫＢの周波数の差によって生ずる可聴周波数帯域のノイズ信号を除去することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る半導体装置は、入力されたデジタル信号をアナログのオーディオ信号にＤ／Ａ変換するデジタルオーディオ回路と、スイッチング電源回路からなるＤＣ−ＤＣコンバータとを備えた半導体装置において、
前記Ｄ／Ａ変換を行うために使用する第１周波数の第１クロック信号を生成して出力する第１発振回路と、
前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行う際に使用する第２周波数の第２クロック信号を生成して出力する第２発振回路と、
前記第１周波数と前記第２周波数との差の絶対値が所定の最高可聴周波数以下か否かを判定する可聴周波数判定回路と、
該可聴周波数判定回路による判定結果に応じて、前記第２発振回路に対して、第２クロック信号の第２周波数を可変させる周波数変更回路と、
を備え、
前記第１発振回路と前記第２発振回路は、互いに独立したクロック信号をそれぞれ生成し、
前記周波数変更回路は、前記可聴周波数判定回路による判定結果に応じて、前記第１周波数と前記第２周波数との差の絶対値が前記最高可聴周波数を超えるように前記第２発振回路に対して、第２クロック信号の第２周波数を可変させるものである。
【０００９】
具体的には、前記周波数変更回路は、前記第２周波数が前記第１周波数よりも高い場合、前記第１周波数と前記第２周波数との差が前記最高可聴周波数以下のときは、前記第２発振回路に対して、第２クロック信号の第２周波数が高くなるように制御するようにした。
【００１０】
この場合、前記可聴周波数判定回路は、
前記第１クロック信号を１／Ｍに分周して出力する第１分周回路と、
前記第２クロック信号を１／（Ｍ＋１）に分周して出力する第２分周回路と、
前記第１分周回路から出力された信号と、前記第２分周回路から出力された信号との周波数を比較し、該比較結果を示す信号を生成して前記周波数変更回路に出力する周波数比較回路と、
を備え、
前記周波数変更回路は、前記第２分周回路から出力された信号の周波数が前記第１分周回路から出力された信号の周波数よりも低いことを示す信号が前記周波数比較回路から入力されると、前記第２発振回路に対して、第２クロック信号の第２周波数が高くなるように制御するようにした。
【００１１】
また、前記周波数変更回路は、前記第１周波数が前記第２周波数よりも高い場合、前記第１周波数と前記第２周波数との差が前記最高可聴周波数以下のときは、前記第２発振回路に対して、第２クロック信号の第２周波数が低くなるように制御するようにした。
【００１２】
この場合、前記可聴周波数判定回路は、
前記第１クロック信号を１／Ｍ（但し、Ｍ＞１）に分周して出力する第１分周回路と、
前記第２クロック信号を１／（Ｍ−１）に分周して出力する第２分周回路と、
前記第１分周回路から出力された信号と、前記第２分周回路から出力された信号との周波数を比較し、該比較結果を示す信号を生成して前記周波数変更回路に出力する周波数比較回路と、
を備え、
前記周波数変更回路は、前記第２分周回路から出力された信号の周波数が前記第１分周回路から出力された信号の周波数よりも高いことを示す信号が前記周波数比較回路から入力されると、前記第２発振回路に対して、第２クロック信号の第２周波数が低くなるように制御するようにした。
【００１３】
また、前記第１発振回路は、前記第２発振回路よりも出力周波数の安定度が高くなるようにした。
【００１４】
また、前記周波数変更回路は、前記可聴周波数判定回路による判定結果に応じて、前記第１発振回路に対して、第１クロック信号の第１周波数を可変させ、前記可聴周波数判定回路による判定結果に応じて、前記第１周波数と前記第２周波数の差の絶対値が前記最高可聴周波数を超えるように前記第１発振回路及び第２発振回路に対して、第１クロック信号及び第２クロック信号の各周波数を可変させるようにした。
【００１５】
また、この発明に係る半導体装置は、入力されたデジタル信号をアナログのオーディオ信号にＤ／Ａ変換するデジタルオーディオ回路と、スイッチング電源回路からなるＤＣ−ＤＣコンバータとを備えた半導体装置において、
前記Ｄ／Ａ変換を行うために使用する第１周波数の第１クロック信号を生成して出力する第１発振回路と、
前記スイッチング電源回路におけるスイッチ素子に対してスイッチング制御を行う際に使用する第２周波数の第２クロック信号を生成して出力する第２発振回路と、
前記第１周波数と前記第２周波数との差の絶対値が所定の最高可聴周波数以下か否かを判定する可聴周波数判定回路と、
該可聴周波数判定回路による判定結果に応じて、前記第１発振回路に対して、第１クロック信号の第１周波数を可変させる周波数変更回路と、
を備え、
前記第１発振回路と前記第２発振回路は、互いに独立したクロック信号をそれぞれ生成し、
前記周波数変更回路は、前記可聴周波数判定回路による判定結果に応じて、前記第１周波数と前記第２周波数との差の絶対値が前記最高可聴周波数を超えるように前記第１発振回路に対して、第１クロック信号の第１周波数を可変させるようにした。
【発明の効果】
【００１６】
本発明の半導体装置によれば、デジタルオーディオ回路で使用するＤ／ＡコンバータのＤ／Ａ変換用の第１クロック信号の周波数と、デジタルオーディオ回路に電源供給を行うＤＣ−ＤＣコンバータのスイッチ素子をスイッチング制御するために使用する第２クロック信号の周波数との差が、所定の最大可聴周波数以下にならないようにクロック信号の周波数を制御するようにした。このことから、アナログオーディオ信号に重畳されるクロックノイズの内、可聴周波数帯域のクロックノイズを抑制することができ、クリアな音質を実現することができる。
【００１７】
また、基準とするクロック信号を最大可聴周波数以上の周波数まで１／Ｍに分周すると共に、他方のクロック信号を１／（Ｍ＋１）又は１／（Ｍ−１）に分周するようにし、分周された各クロック信号の周波数の大小を比較するようにしたことから、簡単な回路構成で基準クロック信号と他方のクロック信号の周波数差が最大可聴周波数以下である否かの判定を行うことができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の構成例を示したブロック図である。
図１において、半導体装置１は、デジタルオーディオ回路２と、スイッチングレギュレータ等のスイッチング電源回路をなすＤＣ−ＤＣコンバータ３と、可聴周波数判定回路４と、スピーカＳＰとで構成されている。
デジタルオーディオ回路２は、第１発振回路１１、デジタルフィルタ１２、ΔΣモジュレータ１３、Ｄ／Ａコンバータ１４及び出力アンプ１５を備えている。また、ＤＣ−ＤＣコンバータ３は、第２発振回路２１、制御回路２２及び周波数変更回路２３を備えている。また、可聴周波数判定回路４は、第１分周回路３１、周波数比較回路３２及び第２分周回路３３を備えている。
【００１９】
デジタルオーディオ回路２に入力されたデジタル入力信号Ｓｉｎは、デジタルフィルタ１２及びΔΣモジュレータ１３を通って、Ｄ／Ａコンバータ１４に入力される。Ｄ／Ａコンバータ１４に入力されたデジタル信号は、Ｄ／Ａコンバータ１４によってアナログのオーディオ信号に変換され、該オーディオ信号は、出力アンプ１５で増幅された後、スピーカＳＰで音に変換される。
第１発振回路１１は、所定の周波数ＦＡの第１クロック信号ＣＬＫＡを生成して出力する。第１クロック信号ＣＬＫＡはＤ／Ａコンバータ１４に入力され、Ｄ／Ａ変換用のクロック信号として使用される。
【００２０】
ＤＣ−ＤＣコンバータ３は、入力された入力電圧Ｖｉｎを所定の定電圧に変換して電源電圧Ｖｄｄとして、デジタルオーディオ回路２内の各回路に供給する。
第２発振回路２１は、周波数ＦＢの第２クロック信号ＣＬＫＢを生成して出力する。第２クロック信号ＣＬＫＢは、制御回路２２に入力され、制御回路２２内の図示しないスイッチ素子のオン／オフ制御を行うためのクロック信号として使用され、制御回路２２は、入力された第２クロック信号ＣＬＫＢを用いて、入力電圧Ｖｉｎを所定の定電圧に変換して電源電圧Ｖｄｄを生成する。周波数変更回路２３は、可聴周波数判定回路４からの判定結果に応じて、第２発振回路２１に対して第２クロック信号ＣＬＫＢの周波数ＦＢを可変させる。なお、周波数ＦＡは第１周波数を、周波数ＦＢは第２周波数をそれぞれなす。
【００２１】
可聴周波数判定回路４において、第１分周回路３１には第１発振回路１１から第１クロック信号ＣＬＫＡが入力されており、第１分周回路３１は、入力された第１クロック信号ＣＬＫＡの周波数ＦＡを、可聴周波数帯域の最大周波数である最大可聴周波数の約２０ｋＨｚ以上になるように分周比が設定され、該分周比を１／Ｍ（但し、Ｍ＞１）とする。第２分周回路３３には第２発振回路２１からの第２クロック信号ＣＬＫＢが入力されており、第２分周回路３３の分周比は、１／（Ｍ＋１）又は１／（Ｍ−１）のいずれかに設定される。具体的には、第２分周回路３３の分周比は、第２クロック信号ＣＬＫＢの周波数ＦＢが第１クロック信号ＣＬＫＡの周波数ＦＡよりも高い場合は１／（Ｍ＋１）に設定され、低い場合は１／（Ｍ−１）に設定される。
【００２２】
第１分周回路３１と第２分周回路３３の各出力信号は、周波数比較回路３２にそれぞれ入力されている。周波数比較回路３２は、第１分周回路３１と第２分周回路３３から入力された各信号の周波数を比較し、該比較結果を示す信号を生成して周波数変更回路２３に出力する。周波数変更回路２３は、入力された信号に応じて、第２発振回路２１から出力される第２クロック信号ＣＬＫＢの周波数ＦＢを制御する。なお、周波数比較回路３２としては、ＰＬＬ回路等で使用される位相比較回路等を使用することができる。
【００２３】
このような構成において、可聴周波数判定回路４の動作を具体的な例を示して説明する。
周波数ＦＢが周波数ＦＡよりも高く、例えば周波数ＦＡが２ＭＨｚであり周波数ＦＢが２.０３ＭＨｚであるとする。この条件では、周波数ＦＢと周波数ＦＡとの差が３０ｋＨｚであることから、最大可聴周波数の２０ｋＨｚ以上である場合に相当する。第１分周回路３１が、周波数ＦＡが最大可聴周波数になるように第１クロック信号ＣＬＫＡを分周すると、第１分周回路３１の分周比は、２０／２０００＝１／１００に設定され、すなわちＭ＝１００になる。また、周波数ＦＢが周波数ＦＡよりも高いことから、第２分周回路３３の分周比は、前述したように１／（Ｍ＋１）に設定されるため１／１０１になる。
【００２４】
周波数ＦＢを第２分周回路３３で分周した分周周波数は、２０３０／１０１≒２０.１ｋＨｚになる。該周波数は、第１分周回路３１から出力される分周周波数の２０ｋＨｚよりも高いので、周波数比較回路３２はローレベルの信号を出力する。周波数変更回路２３は、ローレベルの信号が入力されると、第２発振回路２１に対して周波数ＦＢの変更を行わない。
次に、周波数ＦＢが、温度等の影響で２.０１９ＭＨｚまで低下したとする。この条件は、周波数ＦＢと周波数ＦＡとの差が１９ｋＨｚであることから、最大可聴周波数の２０ｋＨｚ未満の場合に相当する。第２分周回路３３から出力される信号の周波数は２０１９／１０１≒１９.９９ｋＨｚになり、第１分周回路３１から出力される信号の周波数の２０ｋＨｚよりも低いことから、周波数比較回路３２は、ハイレベルの信号を出力する。
【００２５】
周波数変更回路２３は、ハイレベルの信号が入力されると、第２発振回路２１に対して周波数ＦＢを高くするように制御する。この結果、周波数変更回路２３は、第２発振回路２１に対して、第２分周回路３３から出力される信号の周波数が、第１分周回路３１から出力される信号の周波数である２０ｋＨｚ以上になるまで周波数ＦＢを上げさせる。すなわち、周波数ＦＢは、（最大可聴周波数２０ｋＨｚ）×（第２分周回路３３の分周比１０１）＝２０２０ｋＨｚ未満にならないように制御される。このことから、周波数ＦＢと周波数ＦＡの差は常に最大可聴周波数を超えるため、出力アンプ１５の出力信号に可聴周波数帯域のクロックノイズが発生することを抑制できる。なお、前記説明では、第１分周回路３１の分周比は、周波数ＦＡが最大可聴周波数の２０ｋＨｚになるように設定されたが、本発明はこれに限定するものではなく、第１分周回路３１から出力される信号の周波数が最大可聴周波数を超えるようにしてもよい。
【００２６】
次に、周波数ＦＢが周波数ＦＡより低く、例えば周波数ＦＡが２ＭＨｚであり周波数ＦＢが１.９７ＭＨｚであるとする。この条件では、周波数ＦＡと周波数ＦＢとの差が３０ｋＨｚであることから、最大可聴周波数を超えている場合に相当する。第１分周回路３１の分周比は、周波数ＦＢが周波数ＦＡよりも高い場合と同様であるから１／１００であり、すなわちＭ＝１００である。また、周波数ＦＢの方が周波数ＦＡよりも低いため、第２分周回路３３の分周比は１／（Ｍ−１）であり、１／９９になる。第２クロック信号ＣＬＫＢを第２分周回路３３で分周して得られた信号の周波数は１９７０／９９≒１９.９ｋＨｚになる。この周波数は、第１分周回路３１から出力される信号の周波数である２０ｋＨｚよりも低いことから、周波数比較回路３２はローレベルの信号を出力する。周波数変更回路２３は、ローレベルの信号が入力された場合は第２発振回路２１に対して周波数ＦＢの変更を行わない。
【００２７】
次に、周波数ＦＢが温度等の影響で１.９８１ＭＨｚまで上昇したとする。この条件は、周波数ＦＡと周波数ＦＢとの差が１９ｋＨｚであることから、最大可聴周波数未満の場合に相当する。第２分周回路３３から出力される信号の周波数は１９８１／９９≒２０.０１ｋＨｚになり、第１分周回路３１から出力される信号の周波数よりも高いため、周波数比較回路３２はハイレベルの信号を出力する。周波数変更回路２３は、ハイレベルの信号が入力されると、前記した周波数ＦＢが周波数ＦＡよりも高い場合と異なり、第２発振回路２１に対して、第２クロック信号ＣＬＫＢの周波数ＦＢを低くするように制御する。
【００２８】
この結果、周波数ＦＢが低くなり、第２発振回路２１は、第２分周回路３３から出力される信号の周波数が第１分周回路３１から出力される信号の周波数である２０ｋＨｚになるまで、第２クロック信号ＣＬＫＢの周波数ＦＢを低下するように制御される。すなわち、第２発振回路２１は、周波数ＦＢが（最大可聴周波数２０ｋＨｚ）×（第２分周回路３３の分周比９９）＝１９８０ｋＨｚ以上にならないように制御される。このため、周波数ＦＡと周波数ＦＢの差は常に最大可聴周波数を超えるため、出力アンプ１５の出力信号に可聴周波数帯域のクロックノイズが発生することを抑制できる。
【００２９】
なお、図１では、周波数変更回路２３によって第２発振回路２１だけを制御して第２クロック信号ＣＬＫＢの周波数ＦＢを変更する場合を例にして示したが、周波数変更回路２３によって、第１発振回路１１の動作だけを制御して第１クロック信号ＣＬＫＡの周波数ＦＡを制御するようにしてもよいし、第１発振回路１１及び第２発振回路２１の各動作を制御して、周波数ＦＡ及び周波数ＦＢの両方を制御するようにしてもよい。
【００３０】
このように、本第１の実施の形態における半導体装置は、デジタルオーディオ回路２で使用するＤ／Ａコンバータ１４のＤ／Ａ変換用クロック信号ＣＬＫＡの周波数とＤＣ−ＤＣコンバータ３のスイッチング用クロック信号ＣＬＫＢの周波数との差が最大可聴周波数の２０ｋＨｚを超えるように、周波数比較回路３２から出力される信号に応じて、第１発振回路１１及び／又は第２発振回路２１を制御して、第１クロック信号ＣＬＫＡの周波数ＦＡ及び／又は第２クロック信号ＣＬＫＢの周波数ＦＢを可変するようにした。このことから、出力アンプ１５からの出力信号に重畳されるノイズの内、可聴周波数帯のノイズを抑制することができるため、クリアな音質を実現することができる。
【００３１】
なお、前記説明では、第１発振回路１１をデジタルオーディオ回路２のＤ／Ａコンバータ１４で使用するクロック源とし、第２発振回路２１をデジタルオーディオ回路２の電源をなすＤＣ−ＤＣコンバータ３のクロック源として説明したが、本発明はこれに限定するものではなく、２つの発振回路で生成される各信号の周波数差が問題となるあらゆる回路に適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態における半導体装置の構成例を示したブロック図である。
【図２】従来のデジタルオーディオシステムの構成例を示したブロック図である。
【図３】図２の出力アンプ１１５の出力信号に発生するノイズの周波数成分の例を示した図である。
【符号の説明】
【００３３】
１  半導体装置
２  デジタルオーディオ回路
３  ＤＣ−ＤＣコンバータ
４  可聴周波数判定回路
１１  第１発振回路
１２  デジタルフィルタ
１３  ΔΣモジュレータ
１４  Ｄ／Ａコンバータ
１５  出力アンプ
２１  第２発振回路
２２  制御回路
２３  周波数変更回路
３１  第１分周回路
３２  周波数比較回路
３３  第２分周回路
ＳＰ  スピーカ
【図１】
0005194663.tif 000002
【図２】
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【図３】
0005194663.tif 000004