(57)【特許請求の範囲】
【請求項１】
半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを有し、
前記第１トランジスタ群は、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、該第１ゲート電極上に形成されたシリサイド層とを有し、
前記第２トランジスタ群は、前記半導体基板上に形成されたダミーゲート部を除去して形成したゲート形成溝内に、第２ゲート絶縁膜を介して形成された第２ゲート電極を有する半導体装置の製造方法において、
前記第１ゲート電極を前記ダミーゲート部に形成されたダミーゲート電極よりも低くなるように形成してから、前記第１トランジスタ群の前記第１ゲート電極の上部に前記シリサイド層を形成し、
前記シリサイド層を被覆する層間絶縁膜を形成して表面を平坦化してから、前記ダミーゲート部を除去して前記ゲート形成溝を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上の前記第１トランジスタ群が形成される第１領域に、第１ゲート絶縁膜、第１ゲート電極、ハードマスクを順に積層したゲート部を形成すると同時に、前記第２トランジスタ群が形成される第２領域に、ダミーゲート絶縁膜、ダミーゲート電極、ハードマスクを順に積層した前記ダミーゲート部を形成する工程と、
前記半導体基板の前記第１領域に前記第１トランジスタ群の第１ソース／ドレイン領域と、前記半導体基板の前記第２領域に前記第２トランジスタ群の第２ソース／ドレイン領域とをそれぞれに形成する工程と、
前記第１領域の各ゲート部、ダミーゲート部を被覆するライナー絶縁膜を形成した後、前記各ゲート部上の前記ライナー絶縁膜と前記ハードマスクを除去して前記第１ゲート電極を露出させる工程と、
前記ダミーゲート電極よりも低くなるよう前記第１ゲート電極の上部を除去する工程と、
前記第１領域の第１ゲート電極の上面に前記シリサイド層を形成する工程と、
前記ライナー絶縁膜上に前記シリサイド層を被覆する前記層間絶縁膜を形成する工程と、
前記第２領域の前記ダミーゲート部を除去して前記ゲート形成溝を形成する工程と、
前記ゲート形成溝に前記第２ゲート絶縁膜を形成した後、前記ゲート形成溝内に導電材料を埋め込んで前記第２ゲート電極を形成する工程と
を順に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１ゲート電極および前記第２ゲート電極は、それぞれ、ポリシリコンおよび金属で構成されている
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも比誘電率の高い絶縁膜を有する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧の異なるトランジスタを混載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のＣＭＯＳトランジスタでは、一般的にゲート電極としてポリシリコン（Poly-Si）が使われてきた。ＣＭＯＳトランジスタの電流駆動能力Ｉdsは、一般的に（１）式で与えられている。
【０００３】
【数１】
0005151303.tif 000002
【０００４】
ゲート絶縁膜容量Ｃoxは、実際にはゲート材料であるポリシリコンの容量も含まれており、これにより電流駆動能力Ｉdsは低下し、その結果、（２）式に示すように、回路遅延時間τは大きくなる。
【０００５】
【数２】
0005151303.tif 000003
【０００６】
このような背景から、ゲートに空乏層が発生しないメタルゲートが適用されている。例えば、高速と低消費電力ＭＩＳ型トランジスタには、酸化シリコンより高い誘電率を持つゲート絶縁膜と金属ゲートというゲートスタック構造（以下、「高誘電率膜／金属ゲート」と記す）の採用が検討されている。しかし、通常の製造方法では、高誘電率膜／金属ゲートを形成した後の熱履歴が高いことから、高誘電率絶縁膜の特性や信頼性の劣化、金属ゲートの仕事関数が設計値より移行するという問題があった。
【０００７】
この問題を解決するために、高誘電率膜／金属ゲートを形成する前に、トランジスタ形成に必要な主要な熱処理工程を完了する埋め込みゲート（例えばダマシンゲート）構造が提案されている（例えば、特許文献１参照。）。例えば、金属電極を用いる場合には、酸化シリコン系ゲート絶縁膜およびポリシリコン系ゲート電極によりトランジスタ構造を形成した後、一旦ゲート絶縁膜およびゲート電極部分を取り除き、新たに金属系酸化膜および金属電極を埋め込むという方法である。この方法によれば、トランジスタ形成に必要な熱処理は、金属電極形成前に終了しているため、金属電極の劣化が発生しない。
【０００８】
また、化学的機械研磨（ＣＭＰ）によって金属を研磨する時に、ポリシリコンゲート電極が研磨されないように、高速動作低電圧動作用のダマシンゲート電極をダマシンゲート加工段階で高耐圧動作用のポリシリコンゲート電極より高く形成する方法も提案されている（例えば、特許文献２参照。）。
【０００９】
しかし、実際の半導体装置では、高速／低消費電力を要求され、金属系酸化膜および金属電極を採用するトランジスタと、高電圧動作の従来型酸化シリコン系ゲート絶縁膜およびポリシリコン系ゲート電極を採用するトランジスタとが混在している。したがって、同じチップ上に、高速動作低電圧動作用の高誘電率膜／金属ゲートを有するダマシンゲート構造と、高耐圧のより厚いゲート絶縁膜を持つゲート構造とを、同一基板上に混載して形成しなければならない。
【００１０】
ここで、トランジスタ形成に必要な熱処理は、金属電極形成前に終了し、金属系酸化膜および金属電極を採用するトランジスタと、高電圧動作の従来型酸化シリコン系ゲート絶縁膜およびポリシリコン系ゲート電極を採用するトランジスタとが混在している半導体装置の製造方法の一例を、図１９〜図３１の製造工程断面図によって説明する。
【００１１】
図１９に示すように、素子分離工程を行って、半導体基板１１に、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶを分離する素子分離領域１２を形成する。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【００１２】
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
【００１３】
次に、半導体基板１１の領域ＨＶ表面、領域ＭＶ表面にゲート絶縁膜１３を形成する。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成される。この酸化シリコン膜は、例えば７５０℃〜９００℃の熱酸化で形成され、その膜厚は２ｎｍ〜４ｎｍの範囲とする。このゲート絶縁膜１３を形成中に第２領域１１Ｂの活性領域にも同時にゲート絶縁膜１３が形成されるが、それは、第２領域１１Ｂでダミーゲート絶縁膜１４として使われる。
【００１４】
次に、ゲート形成工程を行う。まず、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜を形成する。この電極形成膜は、例えばポリシリコンもしくはアモルファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。次に、上記電極形成膜の第１領域１１Ａの部分にゲート抵抗を低減するためのイオン注入工程を行う。
【００１５】
次に、上記電極形成膜上にハードマスク層を形成する。このハードマスク層は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって窒化シリコン（Ｓｉ3Ｎ4）を例えば５０ｎｍ〜１００ｎｍ程度堆積して形成する。
【００１６】
次に、レジスト塗布およびリソグラフィー技術によって、電極形成膜上に第１ゲート電極およびダミーゲート電極を形成するためのレジストパターン（図示せず）を形成した後、このレジストパターンをエッチングマスクにして、上記ハードマスク層を、例えば異方性エッチングによって加工して、第１領域１１Ａに高電圧トランジスタおよび中電圧トランジスタの第１ゲート電極１５を形成するためのハードマスク７４Ａ、第２領域１１Ｂに低電圧トランジスタの第２ゲート電極を形成するためのハードマスク７４Ｂを形成する。この異方性エッチングには、エッチングガスに、例えば、臭化水素（ＨＢｒ）や塩素（Ｃｌ）系のガスを用いる。さらにハードマスク７４Ａ、７４Ｂをエッチングマスクに用いて第１領域１１Ａに第１ゲート電極１５を形成すると同時に、第２領域１１Ｂにダミーゲート電極１６を形成する。このとき、ゲート絶縁膜１３、ダミーゲート絶縁膜１４もエッチングされる。
【００１７】
次に、例えば減圧ＣＶＤ法によって、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３等のゲート部１７、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４等のダミーゲート部１８を被覆するように、半導体基板１１上にオフセットスペーサを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜で形成される。次いで、上記絶縁膜を全面エッチバックすることでオフセットスペーサ（図示せず）を形成する。減圧ＣＶＤによって成膜される窒化シリコン膜の膜厚は例えば６ｎｍ〜１０ｎｍとする。
【００１８】
次に、第２領域１１Ｂの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２を形成する。なお、第１領域１１Ａにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける必要がある場合には、ＮＭＯＳＦＥＴの領域とＰＭＯＳＦＥＴの領域のそれぞれに対応するイオン注入マスクを別々に形成して、各ＭＯＳＦＥＴに対応したイオン注入を行えばよい。その後、このイオン注入マスクを除去する。
【００１９】
次に、半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が露出され、第１領域１１Ａおよび領域ＬＶＰが被覆されるようにレジスト膜を加工して形成される。このイオン注入マスク（図示せず）を用いて、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの各ダミーゲート部１８の側方の半導体基板１１表面側にＮＭＯＳＦＥＴのエクステンション領域２３、２４を形成する。その後、このイオン注入マスクを除去する。
【００２０】
次に、半導体基板１１上に別のイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、領域ＬＶＰが露出され、第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２および第１領域１１Ａが被覆されるようにレジスト膜を加工して形成される。このイオン注入マスクを用いて、半導体基板１１にイオン注入を行うことで、領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６を形成する。その後、上記イオン注入マスクを除去する。
【００２１】
上記各イオン注入では、各ゲート部１７、各ダミーゲート部１８、オフセットスペーサ（図示せず）イオン注入マスクとなる。このように、第２領域１１Ｂにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。なお、上記エクステンション領域２１、２２、エクステンション領域２３、２４、エクステンション領域２５、２６は、どれを先に形成してもかまわない。
【００２２】
次に、例えば減圧ＣＶＤ法によって、上記ゲート部１７、ダミーゲート部１８、オフセットスペーサ（図示せず）等を被覆するように、半導体基板１１上にサイドウォールを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜（例えば膜厚が１５ｎｍ〜３０ｎｍ）と、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（例えば膜厚が４０ｎｍ〜６０ｎｍ）との積層膜で形成される。次いで、上記絶縁膜を全面エッチバックすることでサイドウォール２０を形成する。
【００２３】
次に、ソース／ドレインを形成する。第２領域１１Ｂの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。上記イオン注入では、各ゲート部１７、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００２４】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２が露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００２５】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２の半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＰが露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００２６】
このように、第２領域１１Ｂにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。なお、上記イオン注入工程の順番は、上記した順序に限定されることはなく、第１領域のソース／ドレイン領域２７、２８、領域ＬＶＮ−１、ＬＶＮ−２のソース／ドレイン領域２９、３０、領域ＬＶＰのソース／ドレイン領域３１、３２のいずれを先に形成しても、後に形成してもかまわない。
【００２７】
続いて、サイドウォール２０のＴＥＯＳ部分を除去する。この除去には、例えば稀フッ酸によるウエットエッチングを用いる。その後、注入したイオンを活性化するための熱処理を行う。例えばこの熱処理では、１０００℃、５秒の条件で不純物の活性化を行ない、各ＭＯＳＦＥＴのソース／ドレイン領域２７〜３２を形成する。また、ドーパントの活性化を促進し拡散を抑制する目的にスパイクＲＴＡにより熱処理を行うことも可能である。
【００２８】
次に、各ソース／ドレイン２７〜３２上にシリサイド層３３を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、半導体基板１１のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層３３を形成する。金属層がコバルトであるので、シリサイド層３３はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えば素子分離領域１２、ハードマスク７４Ａ、７４Ｂ、サイドウォール２０等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００２９】
次に、上記ゲート部１７、ダミーゲート部１８等を被覆するように絶縁膜を形成する。まず絶縁膜として、まず半導体基板１１上の全面にライナー膜３６を形成する。このライナー膜３６は、例えば窒化シリコン（ＳｉＮ）膜で形成され、トランジスタのチャネル部にストレスを印加するものである。例えば、ＮＭＯＳＦＥＴには、チャネルの移動度を高めるために引張応力を有するものを用いる。ＰＭＯＳＦＥＴには、チャネルの移動度を高めるために圧縮応力を有するものを用いる。また、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴに対して、ライナー膜３６を作り分けてもよい。また、上記ライナー膜３６の応力は、通常、成膜条件によって決定させることができる。
【００３０】
次に、図２０に示すように、上記ライナー膜３６上に上記絶縁膜の一部となる第１層間絶縁膜３８を形成する。この第１層間絶縁膜３８は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤにより、１００ｎｍ〜２００ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成する。
【００３１】
次に、図２１に示すように、化学的機械研磨（ＣＭＰ）法によって、各ゲート部１７、ダミーゲート部１８上の第１層間絶縁膜３８、ライナー膜３６を、各ハードマスク７４Ａ、７４Ｂが露出されるまで研磨する。
【００３２】
次に、図２２に示すように、レジスト塗布技術とリソグラフィー技術によって、第２領域１１Ｂを被覆するエッチングマスク７５を形成する。このエッチングマスク７５を用いて、第１領域１１Ａのハードマスク７４Ａ（前記図２１参照）を除去し、第１ゲート電極１５の上面を露出させる。このとき、第１層間絶縁膜３８、ライナー膜３６の上部もエッチング除去される。その後、上記エッチングマスク７５を除去する。図面では、エッチングマスク７５の除去前の状態を示した。
【００３３】
次に、図２３に示すように、各第１ゲート電極１５上にシリサイド層４０を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、各第１ゲート電極１５のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層４０を形成する。金属層がコバルトであるので、シリサイド層４０はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えばサイドウォール２０、ライナー膜３６、第１層間絶縁膜３８、ハードマスク７４Ｂ等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００３４】
次に、図２４に示すように、上記シリサイド層４０を保護するための保護膜４１を全面に形成する。この保護膜４１は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成する。例えば、酸化シリコン膜で形成する場合のＣＶＤ条件は、一例として、原料ガスに、酸素（Ｏ2）（流量：６００ｃｍ3／ｍｉｎ）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）（流量：８００ｃｍ3／ｍｉｎ）を用い、成膜雰囲気の圧力を１．０９ｋＰａ、ＣＶＤ装置のＲＦパワーを７００Ｗ、基板温度を４００℃に設定する。上記保護膜４１は、４５０℃以下の温度で成膜が可能であることから、既に形成したシリサイド層３３、４０の損傷が回避される。
【００３５】
次に、レジスト塗布、リソグラフィー技術によって第１領域１１Ａ上を被覆するようにエッチングマスク７６を形成する。したがって、第２領域１１Ｂはこのエッチングマスク７６には被覆されていない。
【００３６】
次に、図２５に示すように、前記エッチングマスク７６（前記図２４参照）を用いて、上記第２領域１１Ｂの保護膜４１（前記図２４参照）をドライエッチングにより除去する。このドライエッチング条件としては、一例として、エッチングガスにオクタフルオロシクロブタン（Ｃ4Ｆ8）と酸素（Ｏ2）とアルゴン（Ａｒ）とを用い、上記Ｃ4Ｆ8流量を９ｃｍ3／ｍｉｎ、Ｏ2流量を５ｃｍ3／ｍｉｎ、Ａｒ流量を２５０ｃｍ3／ｍｉｎに設定し、エッチング雰囲気の圧力を４．１Ｐａ、エッチング装置の電力（プラズマ出力）を１５００Ｗ、基板温度を２０℃に設定した。続いて、各ハードマスク７４Ｂ、ダミーゲート電極１６（前記図１９参照）を、例えばドライエッチングにより除去し、さらに稀フッ酸によるウエットエッチングによって、ダミーゲート絶縁膜１４（前記図１９参照）を除去して、ゲート形成溝４２を形成する。このとき、第１領域１１Ａは保護膜４１により被覆されている。上記エッチングマスク７６は、ウエットエッチング前に除去する。
【００３７】
次に、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を形成する。この第２ゲート絶縁膜４３は、その単位面積当たりの容量が第１領域１１Ａの第１ゲート絶縁膜１３の単位面積当たりの容量よりも小さくなるように形成される。この第２ゲート絶縁膜４３は、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法によって、高誘電率膜で形成する。高誘電率膜は、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物で形成される。具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成される。高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
【００３８】
次に、図２６〜図２９に示すように、上記ゲート形成溝４２の内面に上記第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５を形成する。
【００３９】
まず、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。通常、ＮＭＩＳＦＥＴのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有し、ＰＭＯＳＦＥＴのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。そして、それらの差が０．３ｅＶ以上あることが望ましい。具体的には、組成、状態（結晶質もしくは非晶質）等によって変動するが、ＮＭＩＳＦＥＴ用のＨｆＳｉxは４．１〜４．３ｅＶ、ＰＭＩＳＦＥＴ用の窒化チタン（ＴｉＮ）は４．５〜５．０ｅＶ程度である。
【００４０】
上記仕事関数制御膜４４、４５の一例として、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリサイドがある。
【００４１】
次に、ＮＭＩＳＦＥＴに適した仕事関数制御膜４４は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリサイド（ＨｆＳｉx）がより好ましい。ＰＭＩＳＦＥＴに適した仕事関数制御膜４５は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。
【００４２】
本実施例では、図２６に示すように、第２ゲート絶縁膜４３表面に、例えばハフニウムシリサイド（ＨｆＳｉx）を例えば１０ｎｍ〜１００ｎｍ程度の厚さに堆積して、仕事関数制御膜４４を形成する。
【００４３】
続いて、図２７に示すように、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２上を被覆するようにレジストマスク７７を形成する。このレジストマスク７７をエッチングマスクにして、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４をエッチングする。この結果、図２８に示すように、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４は除去され、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２に仕事関数制御膜４４が残される。その後、上記レジストマスク７７を除去する。
【００４４】
次に、図２９に示すように、ＰＭＯＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、まず上記第２ゲート絶縁膜４３、仕事関数制御膜４４の表面に、例えば窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して、仕事関数制御膜４５を形成する。続いて、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＰ上を被覆するようにレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクにして、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５をエッチングする。この結果、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５が除去され、第２領域１１Ｂの領域ＬＶＰに仕事関数制御膜４５が残される。ＰＭＯＳＦＥＴに対しては例えばルテニウム（Ｒｕ）等を堆積することもできる。その後、上記レジストマスクを除去する。
【００４５】
上記工程の場合、仕事関数制御膜４４、４５はどちらを先に形成してもかまわない。なお、全面に仕事関数制御膜４５を残す場合、仕事関数制御膜４４を仕事関数制御膜４５より先に形成してもよい。
【００４６】
次に、図３０に示すように、上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６を形成する。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料を用いる。本実施例では、一例として、タングステン（Ｗ）を用いた。このタングステン膜は、例えばＣＶＤ法により堆積して形成する。その膜厚は、上記ゲート形成溝４２が完全に埋め込まれる膜厚であればよく、例えば２００ｎｍ〜４００ｎｍとする。
【００４７】
次に、図３１に示すように、ゲート形成溝４２内部以外の余剰な上記導電膜４６（前記図３０参照）を除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。このＣＭＰでは、ライナー膜３６、第１層間絶縁膜３８、保護膜４１等が研磨ストッパとなる。これによって、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成される。
【００４８】
その後、図示はしないが、ライナー膜３６、第１層間絶縁膜３８、保護膜４１上の全面に第２層間絶縁膜を形成し、配線工程を行う。
【００４９】
このようにして、第１領域１１Ａの領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１が形成される。
【００５０】
上記製造方法は、非常に複雑であり、前記図３１に示すように、製造工程上、例えば、領域ＬＶＰと領域ＭＶとの間に保護膜４１による段差が発生するため、導電膜４６を研磨した後、保護膜４１の端部に形成されている段差部に導電膜４６の残渣が発生する可能性が高い。この残渣を無くすためには過剰研磨を行う必要があり、そうすると金属ゲートである第２ゲート電極４７、４８が過剰研磨され、第２ゲート電極４７、４８を設計値通りに作製することが困難になり、また、表面凹凸が大きくなって理想的な形状、例えば平坦な形状を得ることは難しくなる。
【００５１】
【特許文献１】特開２００１-１０２４４３号公報
【特許文献２】特開２００４-６４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００５２】
解決しようとする問題点は、同一半導体基板に動作電圧の異なるトランジスタ群、例えば低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを有し、低電圧動作のトランジスタ群のゲート電極に金属ゲート電極を用い、高耐圧のトランジスタ群のゲート電極の低抵抗化を達成するためのシリサイド層を形成する半導体装置の製造方法では、金属ゲート電極を形成するとき、金属ゲート電極となる導電膜を形成する前の下地に段差が生じているため、その段差部に導電膜の残査が発生する点である。
【００５３】
本発明は、低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にするとともに、平坦な下地上に金属ゲート電極を形成するための導電膜を形成して、導電膜の残査の発生をなくすことを可能にする。
【課題を解決するための手段】
【００５４】
本発明は、半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを有し、前記第１トランジスタ群は、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、該第１ゲート電極上に形成されたシリサイド層とを有し、前記第２トランジスタ群は、前記半導体基板上に形成されたダミーゲート部を除去して形成したゲート形成溝内に、第２ゲート絶縁膜を介して形成された第２ゲート電極を有する半導体装置の製造方法において、前記第１ゲート電極を前記ダミーゲート部に形成されたダミーゲート電極よりも低くなるように形成してから、前記第１トランジスタ群の前記第１ゲート電極の上部に前記シリサイド層を形成し、前記シリサイド層を被覆する層間絶縁膜を形成して表面を平坦化してから、前記ダミーゲート部を除去して前記ゲート形成溝を形成し、前記ゲート形成溝内に前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成することを特徴とする。
【００５５】
本発明では、半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧で動作する第２トランジスタ群とが形成される。しかも、第１トランジスタ群の第１ゲート電極上のシリサイド層を被覆する層間絶縁膜を形成してから、第２トランジスタ群の第２ゲート電極を形成するので、第２ゲート電極を形成するときに、例えば、第２ゲート電極を構成する金属材料の余剰な部分を除去するための研磨を行っても、層間絶縁膜によって第１ゲート電極上のシリサイド層が削れることや消滅することが回避されるので、第１トランジスタ群のシリサイド層が保護される。よって、このシリサイド層によって第１ゲート電極の電気抵抗が低減される。また、前記第１ゲート電極を前記ダミーゲート電極よりも低くなるように形成してから、前記シリサイド層を形成し、層間絶縁膜を形成しているので、このシリサイド層上には十分な膜厚の層間絶縁膜が形成される。この点からも、第１トランジスタ群のシリサイド層の保護が十分になされる。
【００５６】
さらに、層間絶縁膜を形成した後にその表面を平坦化していることから、第２ゲート電極を構成する金属材料の余剰な部分を除去するための研磨を行っても、層間絶縁膜上に残ることがないので、各トランジスタに接続される電極形成や配線形成を行ったときに、上記金属材料の残査が原因となるショートやその他の不良原因を発生することがない。
【発明の効果】
【００５７】
請求項１に係る本発明によれば、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモルファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、および高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）とを同一の半導体基板１１に形成しても、金属材料の残渣が発生しないので、配線の信頼性を高めることができ、また第１トランジスタ群の第１ゲート電極１５の低抵抗化が可能となるという利点がある。
【発明を実施するための最良の形態】
【００５８】
本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図１〜図１３の製造工程断面図によって説明する。この第１実施例の製造方法は、上記半導体装置１の製造方法の一例である。
【００５９】
図１に示すように、半導体基板１１にシリコン半導体基板を用いる。この半導体基板１１に素子分離工程を行って、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶを分離する素子分離領域１２を形成する。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【００６０】
また、本明細書では、以下に記載する各実施例において、一例として、上記低電圧トランジスタとは動作電圧が１．５Ｖ未満のトランジスタとし、中電圧トランジスタとは動作電圧が１．５Ｖ以上３．３Ｖ未満のトランジスタとし、高電圧（高耐圧）トランジスタとは動作電圧が３．３Ｖ以上のトランジスタとした。
【００６１】
上記素子分離領域１２の形成方法は、一例として、上記半導体基板１１上に、酸化シリコン（ＳｉＯ2）膜と窒化シリコン（Ｓｉ3Ｎ4）膜を堆積する。上記酸化シリコン（ＳｉＯ2）膜は、例えばドライ酸化により形成する。また上記窒化シリコン（Ｓｉ3Ｎ4）膜は、例えば減圧ＣＶＤにより形成する。
【００６２】
次に、活性領域を形成する部分にレジストパターニングを行い、このレジストパターンをマスクにして、上記窒化シリコン膜と酸化シリコン膜と半導体基板１１を順次エッチングを行い、溝（トレンチ領域）を形成する。このとき、半導体基板１１を、例えば２００ｎｍ〜４００ｎｍの深さにエッチングして、上記溝を形成する。上記窒化シリコン膜が残されている領域下の半導体基板１１部分が活性領域となり、上記溝部分にフィールド酸化膜が形成されて素子分離領域１２となる。
【００６３】
上記フィールド酸化膜は、上記溝の内部を酸化シリコン（ＳｉＯ2）で埋め込むことで形成される。例えば高密度プラズマＣＶＤ（堆積温度：例えば６５０℃〜 ７００℃）によって埋め込みを行うことによって、段差被覆性が良好で緻密な膜を形成することが可能である。なお、酸化シリコンを埋め込む前に、熱酸化によって、溝内面に酸化シリコン膜を形成してもよい。
【００６４】
続いて、化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）によって、堆積した余剰な酸化シリコンを研磨することによって平坦化を行う。この平坦化研磨は、窒化シリコン膜上の酸化シリコン膜が除去できる程度まで行う。また、ＣＭＰでのグローバル段差を低減するために、広いアクティブ領域上の酸化シリコンを、予めリソグラフィーパターニングとエッチングで除去することも可能である。
【００６５】
次に、上記窒化シリコン膜を除去する。この除去加工には、例えば熱燐酸によるウエットエッチングを用いる。このようにして、素子分離領域１２によって分離された半導体基板１１の領域が活性領域となる。
【００６６】
また窒化シリコン（Ｓｉ3Ｎ4）膜を剥離する前に、酸化シリコン（ＳｉＯ2）膜の緻密化や活性領域コーナー部のラウンディングを目的に、窒素（Ｎ2）中、酸素（Ｏ2）中、もしくは水素（Ｈ2）と酸素（Ｏ2）中でアニールを行う方法もある。続いて、活性領域表面を、例えば８ｎｍ〜１０ｎｍの厚さに酸化する。
【００６７】
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
【００６８】
次に、上記半導体基板１１の領域ＨＶ表面、領域ＭＶ表面にゲート絶縁膜１３を形成する。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成される。この酸化シリコン膜は、例えば７５０℃〜９００℃の熱酸化で形成され、その膜厚は２ｎｍ〜４ｎｍの範囲とする。このゲート絶縁膜１３を形成中に第２領域１１Ｂの活性領域にも同時にゲート絶縁膜１３が形成されるが、それは、第２領域１１Ｂでダミーゲート絶縁膜１４として使われる。
【００６９】
次に、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜を形成する。この電極形成膜は、例えばポリシリコンもしくはアモルファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。次いで、上記電極形成膜の第１領域１１Ａの部分にゲート抵抗を低減するためのイオン注入工程を行う。 
【００７０】
次に、上記電極形成膜上にハードマスク層を形成する。このハードマスク層は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって窒化シリコン（Ｓｉ3Ｎ4）を例えば５０ｎｍ〜１００ｎｍ程度堆積して形成する。続いて、レジスト塗布およびリソグラフィー技術によって、電極形成膜上に第１ゲート電極およびダミーゲート電極を形成するためのレジストパターン（図示せず）を形成した後、このレジストパターンをエッチングマスクにして、上記ハードマスク層を、例えば異方性エッチングによって加工して、第１領域１１Ａに高電圧トランジスタおよび中電圧トランジスタの第１ゲート電極を形成するためのハードマスク７４Ａ、第２領域１１Ｂに低電圧トランジスタの第２ゲート電極を形成するためのハードマスク７４Ｂを形成する。この異方性エッチングには、エッチングガスに、例えば、臭化水素（ＨＢｒ）や塩素（Ｃｌ）系のガスを用いる。さらにハードマスク７４Ａ、７４Ｂをエッチングマスクに用いて第１領域１１Ａに第１ゲート電極１５を形成すると同時に、第２領域１１Ｂにダミーゲート電極１６を形成する。このとき、ゲート絶縁膜１３、ダミーゲート絶縁膜１４もエッチングされ、第１ゲート電極１５およびダミーゲート電極１６下に残される。また、上記レジストパターンを形成した後、酸素プラズマによるトリミング処理等を行うことによって、レジストパターンを細らせることによって、ダミーゲート電極１６を細く形成することも可能であり、例えば３２ｎｍノード技術ではゲート長を２０ｎｍ〜３０ｎｍ程度で形成することもできる。
【００７１】
次に、例えば減圧ＣＶＤ法によって、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３等のゲート部１７、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４等のダミーゲート部１８を被覆するように、半導体基板１１上にオフセットスペーサを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜で形成される。次いで、上記絶縁膜を全面エッチバックすることでオフセットスペーサ（図示せず）を形成する。減圧ＣＶＤによって成膜される窒化シリコン膜の膜厚は例えば６ｎｍ〜１０ｎｍとする。
【００７２】
次に、第２領域１１Ｂの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このイオン注入マスクを用いて、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２を形成する。なお、第１領域１１Ａにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける必要がある場合には、ＮＭＯＳＦＥＴの領域とＰＭＯＳＦＥＴの領域のそれぞれに対応するイオン注入マスクを別々に形成して、各ＭＯＳＦＥＴに対応したイオン注入を行えばよい。その後、このイオン注入マスクを除去する。
【００７３】
次に、半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が露出され、第１領域１１Ａおよび領域ＬＶＰが被覆されるようにレジスト膜を加工して形成される。このイオン注入マスクを用いて、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの各ダミーゲート部１８の側方の半導体基板１１表面側にＮＭＯＳＦＥＴのエクステンション領域２３、２４を形成する。その後、このイオン注入マスクを除去する。
【００７４】
次に、半導体基板１１上にさらに別のイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、領域ＬＶＰが露出され、第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２および第１領域１１Ａが被覆されるようにレジスト膜を加工して形成される。このイオン注入マスクを用いて、半導体基板１１にイオン注入を行うことで、領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６を形成する。その後、上記イオン注入マスクを除去する。
【００７５】
上記各イオン注入では、各ゲート部１７、各ダミーゲート部１８、オフセットスペーサ（図示せず）もイオン注入マスクとなる。このように、第２領域１１Ｂにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。なお、上記エクステンション領域２１、２２、エクステンション領域２３、２４、エクステンション領域２５、２６は、どれを先に形成してもかまわない。
【００７６】
次に、サイドウォールを形成する。まず、例えば減圧ＣＶＤ法によって、上記ゲート部１７、ダミーゲート部１８、オフセットスペーサ（図示せず）等を被覆するように、半導体基板１１上にサイドウォールを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜（例えば膜厚が１５ｎｍ〜３０ｎｍ）と、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（例えば膜厚が４０ｎｍ〜６０ｎｍ）との積層膜で形成される。次いで、上記絶縁膜を全面エッチバックすることでサイドウォール２０を形成する。
【００７７】
次に、第２領域１１Ｂの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。上記イオン注入では、各ゲート部１７、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００７８】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２が露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００７９】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２の半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＰが露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００８０】
このように、第１領域１１Ａにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。なお、上記イオン注入工程の順番は、上記した順序に限定されることはなく、第１領域のソース／ドレイン領域２７、２８、領域ＬＶＮ−１、ＬＶＮ−２のソース／ドレイン領域２９、３０、領域ＬＶＰのソース／ドレイン領域３１、３２のいずれを先に形成しても、後に形成してもかまわない。
【００８１】
続いて、サイドウォール２０のＴＥＯＳ部分を除去する。この除去には、例えば稀フッ酸によるウエットエッチングを用いる。その後、注入したイオンを活性化するための熱処理を行う。例えばこの熱処理では、１０００℃、５秒の条件で不純物の活性化を行ない、各ＭＯＳＦＥＴのソース／ドレイン領域２７〜３２を形成する。また、ドーパント活性化を促進し拡散を抑制する目的にスパイクＲＴＡにより熱処理を行うことも可能である。
【００８２】
次に、各ソース／ドレイン２７〜３２上にシリサイド層３３を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、半導体基板１１のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層３３を形成する。金属層がコバルトであるので、シリサイド層３３はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えば素子分離領域１２、ハードマスク７４Ａ、７４Ｂ、サイドウォール２０等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００８３】
次に、上記ゲート部１７、ダミーゲート部１８等を被覆するように絶縁膜を形成する。まず絶縁膜として、半導体基板１１上の全面にライナー膜３６を形成する。このライナー膜３６は、例えば窒化シリコン（ＳｉＮ）膜で形成され、トランジスタのチャネル部にストレスを印加するものである。例えば、ＮＭＯＳＦＥＴには、チャネルの移動度を高めるために引張応力を有するものを用いる。ＰＭＯＳＦＥＴには、チャネルの移動度を高めるために圧縮応力を有するものを用いる。また、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴに対して、ライナー膜３６を作り分けてもよい。また、上記ライナー膜３６の応力は、通常、成膜条件によって決定させることができる。
【００８４】
次いで、上記ライナー膜３６上にエッチングマスク８１を形成する。このエッチングマスク８１は、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａのゲート部１７およびその側壁に形成されたサイドウォール２０上が露出され、その他の領域が被覆されるようにレジスト膜を加工して形成される。
【００８５】
次に、図３に示すように、このエッチングマスク８１を用いて、上記ライナー膜３６の一部、ハードマスク７４Ａ（前記図１参照）、第１ゲート電極１５の上部、サイドウォール２０の上部をエッチングすることで、第１ゲート電極１５の上部を露出させるとともに、第１ゲート電極１５の高さをダミーゲート電極１６よりも低く形成する。例えば、第１ゲート電極１５の高さをダミーゲート電極１６よりも２０ｎｍ〜３０ｎｍ低く形成する。このエッチングは、例えば、マグネトロンＲＩＥ（Reactive Ion Etching）装置を用い、エッチング雰囲気の圧力を５．９Ｐａ、出力を５００Ｗに設定し、エッチングガスに三フッ化メタン（ＣＨＦ3）（流量：２０ｃｍ3／ｍｉｎ）と酸素（Ｏ2）（流量：１０ｃｍ3／ｍｉｎ）とアルゴン（Ａｒ）（流量：１００ｃｍ3／ｍｉｎ）とを用い、１２０Ｇ（ガウス）の磁場を発生させて行った。その後、このエッチングマスク８１を除去する。
【００８６】
次に、図４に示すように、各第１ゲート電極１５上にシリサイド層４０を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、各第１ゲート電極１５のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層４０を形成する。金属層がコバルトであるので、シリサイド層４０はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えばサイドウォール２０、ライナー膜３６等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００８７】
次に、図５に示すように、上記ライナー膜３６上に上記絶縁膜の一部となる層間絶縁膜３８を形成する。この層間絶縁膜３８は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤにより、１００ｎｍ〜２００ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成する。
【００８８】
次に、図６に示すように、化学的機械研磨（ＣＭＰ）法によって、各ゲート部１７、ダミーゲート部１８上の層間絶縁膜３８、ライナー膜３６を研磨して、ハードマスク７４Ｂを露出させる。このＣＭＰ条件の一例としては、研磨パッドに発泡ポリウレタン製のものを用い、研磨圧力を３００ｈＰａ、定盤の回転数を１００ｒｐｍ、研磨ヘッドの回転数を１０７ｒｐｍに設定し、研磨スラリーにセリア系スラリーを用い、スラリー流量を２００ｃｍ3／ｍｉｎ、スラリー温度を２５℃〜３０℃に設定した。また、研磨時間はトルク終点検出によるジャスト研磨より３０秒間のオーバ研磨を行うようにした。この時点では、研磨面は平坦化されていない。上記セリア系スラリーを用いた研磨では、平坦面において酸化シリコン膜は研磨されるが酸化シリコン膜以外の膜種、例えば窒化シリコン膜は研磨され難く、また凸部は酸化シリコン膜および酸化シリコン膜以外の膜、例えば窒化シリコン膜も研磨されるという特徴を有している。
【００８９】
さらに、図７に示すように、化学的機械研磨（ＣＭＰ）法を行って、層間絶縁膜３８、ライナー膜３６、ハードマスク７４Ｂを研磨して、ダミーゲート電極１６を露出させる。このとき、第１領域１１Ａの第１ゲート電極１５上に形成されたシリサイド層４０は、層間絶縁膜３８によって被覆されている。この層間絶縁膜３８がシリサイド層４０の保護膜となる。このＣＭＰ条件の一例としては、研磨パッドに発泡ポリウレタン製のものを用い、研磨圧力を３００ｈＰａ、定盤の回転数を１００ｒｐｍ、研磨ヘッドの回転数を１０７ｒｐｍに設定し、研磨スラリーにセリア系スラリーを用い、スラリー流量を２００ｃｍ3／ｍｉｎ、スラリー温度を２５℃〜３０℃に設定した。また、研磨時間はトルク終点検出によるジャスト研磨より３０秒間のオーバ研磨を行うようにした。したがって、このＣＭＰは、上記図６によって説明したＣＭＰから連続して行うことができる。この結果、研磨表面がほぼ平坦化される。
【００９０】
次に、図８に示すように、上記ライナー膜３６および層間絶縁膜３８をエッチングマスクにして、上記第２領域１１Ｂのダミーゲート電極１６、ダミーゲート絶縁膜１４（前記図１参照）をエッチングにより除去する。例えば、ダミーゲート電極１６をドライエッチングにより除去し、さらに稀フッ酸によるウエットエッチングによって、ダミーゲート絶縁膜１４を除去する。この結果、第２領域１１Ｂにゲート形成溝４２が形成される。
【００９１】
次に、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を形成する。この第２ゲート絶縁膜４３は、その単位面積当たりの容量が第１領域１１Ａの第１ゲート絶縁膜１３の単位面積当たりの容量よりも小さくなるように形成される。この第２ゲート絶縁膜４３は、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法によって、高誘電率膜で形成する。高誘電率膜は、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物、酸珪化窒化物、または酸窒化物で形成される。具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成される。高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
【００９２】
次に、図９〜図１２に示すように、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５を形成する。
【００９３】
まず、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。通常、ＮＭＩＳＦＥＴのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有し、ＰＭＯＳＦＥＴのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。そして、それらの差が０．３ｅＶ以上あることが望ましい。具体的には、組成、状態（結晶質もしくは非晶質）等によって変動するが、ＮＭＩＳＦＥＴ用のＨｆＳｉxは４．１〜４．３ｅＶ、ＰＭＩＳＦＥＴ用の窒化チタン（ＴｉＮ）は４．５〜５．０ｅＶ程度である。
【００９４】
上記仕事関数制御膜４４、４５の一例として、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリサイドがある。
【００９５】
次に、ＮＭＩＳＦＥＴに適した仕事関数制御膜４４は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリサイド（ＨｆＳｉx）がより好ましい。ＰＭＩＳＦＥＴに適した仕事関数制御膜４５は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。
【００９６】
本実施例では、図９に示すように、例えばハフニウムシリサイド（ＨｆＳｉx）を例えば１０ｎｍ〜１００ｎｍ程度の厚さに堆積して、仕事関数制御膜４４を形成する。続いて、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２上を被覆するようにレジストマスク８３を形成する。このレジストマスク８３をエッチングマスクにして、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４を除去する。この結果、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２に仕事関数制御膜４４が残される。その後、上記レジストマスク８３を除去する。
【００９７】
次に、図１０に示すように、領域ＬＶＮ−１、領域ＬＶＮ−２の上記ゲート形成溝４２内に、第２ゲート絶縁膜４３、仕事関数制御膜４４を介して、また領域ＬＶＰの上記ゲート形成溝４２内に、第２ゲート絶縁膜４３を介して、ＰＭＯＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えば窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して、仕事関数制御膜４５を形成する。
【００９８】
次に、図１１に示すように、上記ゲート形成溝４２の内部を埋め込むように、上記仕事関数制御膜４４、４５（領域ＬＶＰの電極形成溝４２は仕事関数制御膜４５のみ）を介して、導電材料として導電膜４６を形成する。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料を用いる。本実施例では、一例として、タングステン（Ｗ）を用いた。このタングステン膜は、例えばＣＶＤ法により堆積して形成する。その膜厚は、上記ゲート形成溝４２が完全に埋め込まれる膜厚であればよく、例えば２００ｎｍ〜４００ｎｍとする。
【００９９】
上記、仕事関数制御膜４５は、領域ＬＶＰのゲート形成溝４２のみに形成されることが好ましい。この場合には、図１２に示すように、仕事関数制御膜４５を形成した後、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＰ上を被覆するようにレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクにして、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５を除去する。この結果、第２領域１１Ｂの領域ＬＶＰに仕事関数制御膜４５が残される。ＰＭＯＳＦＥＴに対しては例えばルテニウム（Ｒｕ）等を堆積することもできる。その後、上記レジストマスクを除去する。そして、上記ゲート形成溝４２の内部を埋め込むように、領域ＬＶＮ−１、領域ＬＶＮ−２のゲート形成溝４２では上記仕事関数制御膜４４を介して、領域ＬＶＰのゲート形成溝４２では仕事関数制御膜４５を介して、導電材料として導電膜４６を形成する。この場合、上記仕事関数制御膜４４、４５はどちらを先に形成してもかまわない。
【０１００】
次に、図１３に示すように、ゲート形成溝４２内部以外の余剰な上記導電膜４６（前記図１１、図１２参照）を除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。このＣＭＰでは、ライナー膜３６、第１層間絶縁膜３８等が研磨ストッパとなる。これによって、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成される。
【０１０１】
その後、一例として、図示はしないが、ライナー膜３６、第１層間絶縁膜３８上の全面にさらに層間絶縁膜を形成した後、各トランジスタの第１ゲート電極１５上のシリサイド層４０、第２ゲート電極４７、４８、ソース／ドレイン領域２７〜３２上のシリサイド層３３に通じる接続孔の形成、配線工程等を行う。
【０１０２】
このようにして、第１トランジスタ群として、第１領域１１Ａの領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成される。それとともに、第２トランジスタ群として、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成される。これらのトランジスタによって半導体装置１が構成される。
【０１０３】
上記半導体装置１の製造方法（第１実施例）では、半導体基板１１に、第１トランジスタ群として、領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成される。また、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群として、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成される。しかも、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を形成してから層間絶縁膜３８を形成してシリサイド層４０を保護し、その後、第２トランジスタ群の第２ゲート電極４７、４８を形成するので、第２ゲート電極４７、４８を形成する際に、例えば、第２ゲート電極４７、４８を構成する金属材料の余剰な部分を除去するための研磨を行っても、層間絶縁膜３８によって第１ゲート電極１５上のシリサイド層４０の削れもしくは消滅は回避され、第１トランジスタ群のシリサイド層４０が保護される。よって、シリサイド層４０によって第１ゲート電極１５の電気抵抗が低減される。
【０１０４】
また、層間絶縁膜３８を形成した後、層間絶縁膜３８、ライナー膜３６表面を平坦化しているので、導電膜を研磨したときに、層間絶縁膜３８、ライナー膜３６上等に導電膜の残査が発生することがなくなる。このため、その後の各トランジスタの接続される電極形成や配線形成を行ったときに、残査が原因となるショートやその他の不良原因を発生することがない。
【０１０５】
よって、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモルファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、および高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）とを同一の半導体基板１１に形成して、第１トランジスタ群の第１ゲート電極１５の低抵抗化を可能とするという利点がある。
【０１０６】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図１４〜図１６の製造工程断面図によって説明する。
【０１０７】
図１４に示すように、半導体基板１１にシリコン半導体基板を用いる。この半導体基板１１に素子分離工程を行って、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶを分離する素子分離領域１２を形成する。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【０１０８】
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
【０１０９】
次に、上記半導体基板１１の領域ＨＶ表面、領域ＭＶ表面にゲート絶縁膜１３を形成する。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成される。この酸化シリコン膜は、例えば７５０℃〜９００℃の熱酸化で形成され、その膜厚は２ｎｍ〜４ｎｍの範囲とする。このゲート絶縁膜１３を形成中に第２領域１１Ｂの活性領域にも同時にゲート絶縁膜１３が形成されるが、それは、第２領域１１Ｂでダミーゲート絶縁膜１４として使われる。
【０１１０】
次に、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜７１を形成する。この電極形成膜７１は、例えばポリシリコンもしくはアモルファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。次いで、上記電極形成膜７１の第１領域１１Ａの部分にゲート抵抗を低減するためのイオン注入工程を行う。
【０１１１】
次に、図１５に示すように、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ上を被覆するようにレジストマスク７２を形成する。このレジストマスク７２をイオン注入マスクにして、領域ＭＶおよび領域ＨＶの上記電極形成膜７１にイオン注入を行う。このイオン注入は、例えば不純物にリン（Ｐ）を用い、注入エネルギーを５ｋｅＶ、ドーズ量を８×１０15／ｃｍ2に設定した。
【０１１２】
次に、図１６に示すように、上記レジストマスク７２をエッチングマスクに用いて、第１領域１１Ａの電極形成膜７１の上部をエッチング（ウエットエッチングもしくはドライエッチング）して除去する。この結果、第１領域１１Ａの電極形成膜７１が第２領域１１Ｂの電極形成膜７１より低く形成される。例えば、第１領域１１Ａの電極形成膜７１が第２領域１１Ｂの電極形成膜７１よりも２０ｎｍ〜３０ｎｍ低く形成される。そして、上記レジストマスク７２を除去する。その後、前記第１実施例で説明したのと同様に、ハードマスク層を形成する工程以降を行う。ただし、前記第１実施例における前記図２、図３によって説明した第１領域の第１ゲート電極１５の上部を除去する工程は行わない。すなわち、ライナー絶縁膜３６を形成した後、直ちに層間絶縁膜３８を形成する。
【０１１３】
この第２実施例でも、前記第１実施例と同様な作用効果が得られる。
【０１１４】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を以下に説明する。
【０１１５】
第３実施例は、前記第２実施例の如く、第１領域１１Ａの電極形成膜７１の高さを第２領域１１Ｂの電極形成膜７１の高さより低く形成する方法が異なるもので、その他の工程は、前記第２実施例と同様である。
【０１１６】
すなわち、電極形成膜７１を形成した後、図示はしないが、第１領域１１Ａに例えば窒化シリコン膜からなるエピタキシャル成長マスクを形成してから、第２領域１１Ｂの電極形成膜７１表面にシリコンを選択エピタキシャル成長させて、第２領域１１Ｂの電極形成膜７１の厚さを厚く形成するという製造方法である。この結果、第１領域１１Ａの電極形成膜７１が第２領域１１Ｂの電極形成膜７１より低く形成されることになる。
【０１１７】
この第３実施例でも、前記第２実施例と同様な作用効果が得られる。
【０１１８】
次に、本発明の半導体装置に係る一実施の形態（第４実施例）を、図１７〜図１８の製造工程断面図によって以下に説明する。
【０１１９】
図１７に示すように、前記第３実施例で説明したのと同様にして、半導体基板１１にシリコン半導体基板を用いる。この半導体基板１１に素子分離工程を行って、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶを分離する素子分離領域１２を形成する。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【０１２０】
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
【０１２１】
次に、上記半導体基板１１の領域ＨＶ表面、領域ＭＶ表面にゲート絶縁膜１３を形成する。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成される。この酸化シリコン膜は、例えば７５０℃〜９００℃の熱酸化で形成され、その膜厚は２ｎｍ〜４ｎｍの範囲とする。このゲート絶縁膜１３を形成中に第２領域１１Ｂの活性領域にも同時にゲート絶縁膜１３が形成されるが、それは、第２領域１１Ｂでダミーゲート絶縁膜１４として使われる。
【０１２２】
次に、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜７１を形成する。この電極形成膜７１は、例えばポリシリコンもしくはアモルファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。次いで、上記電極形成膜７１の第１領域１１Ａの部分にゲート抵抗を低減するためのイオン注入工程を行う。
【０１２３】
次に、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ上を被覆するようにレジストマスク（図示せず）を形成する。このレジストマスクをイオン注入マスクにして、領域ＭＶおよび領域ＨＶの上記電極形成膜７１にイオン注入を行う。このイオン注入は、例えば不純物にリン（Ｐ）を用い、注入エネルギーを５ｋｅＶ、ドーズ量を８×１０15／ｃｍ2に設定した。
【０１２４】
次に上記レジストマスクをエッチングマスクに用いて、第１領域１１Ａの電極形成膜７１の上部をエッチング（ウエットエッチングもしくはドライエッチング）して除去する。上記エッチングをドライエッチングで行う場合には、一例として、まず、ポリシリコン表面の自然酸化膜を除去するエッチングを、エッチングガスに四フッ化メタン（ＣＦ4）（流量：１００ｃｍ3／ｍｉｎ）を用い、エッチング雰囲気の圧力を１．３Ｐａ、電極間高周波電力を３００Ｗ，反射磁束を８０Ｗｂとして、１０秒間行う。次いで、ポリシリコンのエッチングを、エッチングガスに臭化水素（ＨＢｒ）（流量：２００ｃｍ3／ｍｉｎ）と酸素（Ｏ2）（流量：３ｃｍ3／ｍｉｎ）を用い、エッチング雰囲気の圧力を１．３Ｐａ、電極間高周波電力を３００Ｗ，反射磁束を８０Ｗｂとして行う。または、上記エッチングをウエットエッチングで行う場合には、エッチング液にアンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）溶液を用い、液温を７０℃とし、エッチング速度を２０ｎｍ／１０ｍｉｎとしてエッチングを行う。この結果、第１領域１１Ａの電極形成膜７１が第２領域１１Ｂの電極形成膜７１より低く形成される。その後、上記レジストマスクを除去する。その後、前記第１実施例で説明したのと同様に、ハードマスク層７４を形成する。このハードマスク層７４は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって窒化シリコン（Ｓｉ3Ｎ4）を例えば５０ｎｍ〜１００ｎｍ程度堆積して形成する。このとき、ハードマスク層７４表面は、下地の電極形成膜７１の段差部の影響で、表面に段差が形成されている。このように、ハードマスク層７４表面に段差が形成されていると、その後のゲート部、ダミーゲート部を形成するリソグラフィー工程、エッチング工程を高精度に行うことが困難になる。
【０１２５】
そこで、図１８に示すように、上記ハードマスク層７４表面を平坦化する。この平坦化では、例えば化学的機械研磨（ＣＭＰ）を用いる。続いて、前記第１実施例で説明したように、レジスト塗布およびリソグラフィー技術によって、ハードマスク層７４上に第１ゲート電極およびダミーゲート電極を形成するためのレジストパターン（図示せず）を形成した後、このレジストパターンをエッチングマスクにして、上記ハードマスク層７４、電極形成膜７１、ゲート絶縁膜１３、ダミーゲート絶縁膜１４等を、例えば異方性エッチングによって加工して、ハードマスク層７４、第１ゲート電極１５、ゲート絶縁膜１３等のゲート部（図示せず）、ハードマスク層７４、ダミーゲート電極１６、ダミーゲート絶縁膜１４等のダミーゲート部（図示せず）を形成する。そして、ゲート部、ダミーゲート部を被覆するライナー膜（図示せず）を形成する工程以降を行う。ただし、前記第１実施例における前記図２、図３によって説明した第１領域の第１ゲート電極１５の上部を除去する工程は、既にダミーゲート電極よりもゲート電極のほうが低く形成されているので行わない。すなわち、ライナー絶縁膜３６を形成した後、直ちに層間絶縁膜３８を形成する。
【０１２６】
上記第４実施例では、ハードマスク層７４を形成した後、その表面の段差を解消するために研磨を行って、ハードマスク層７４表面を平坦化している。このため、その後のゲート部、ダミーゲート部を形成するためのリソグラフィー工程、エッチング工程を高精度に行うことが可能になる。また、この第４実施例のハードマスク層を平坦化する技術は、前記第２実施例において、電極形成膜７１を形成した後にハードマスク層を形成した場合、そのハードマスク層表面を平坦化する技術に適用することができる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１７】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図１８】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図１９】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２０】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２１】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２２】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２３】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２４】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２５】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２６】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２７】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２８】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図２９】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図３０】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図３１】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【符号の説明】
【０１２８】
１…半導体装置、１１…半導体基板、１３…第１ゲート絶縁膜、１５…第１ゲート電極、１６…ダミーゲート電極、１８…ダミーゲート部、３８…層間絶縁膜、４０…シリサイド層、４２…ゲート形成溝、４３…第２ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005151303.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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