(57)【特許請求の範囲】
【請求項１】
入力した、或いは発生したクロック信号を複数段のバッファを通じ順序回路に供給するクロック分配回路であって、 
前記複数段の一つ以上について、前記クロック信号を次段の複数の前記バッファの入力に一筆書き形状で接続する第１の伝送路を備え、 
前記第１の伝送路が、配線路と、 
上層メタル配線と下層メタル配線間の接続を鈍角で行うビア群とを有することを特徴とするクロック分配回路。 
【請求項２】
前記ビア群の内の上層方向へのビア群が、中層メタル配線と下層メタル配線を接続する中下層接続ビアと、 
前記中層メタル配線と前記上層メタル配線を接続するビアであって、前記中下層接続ビアより伝送路の走行方向に所定の小ピッチだけずらせて設けられた中上層接続ビアとを含み、 
前記ビア群の内の下層方向へのビア群が、前記中上層接続ビアと、 
前記中上層接続ビアより伝送路の走行方向に所定の小ピッチだけずらせて設けられた前記中下層接続ビアを含むことを特徴とする請求項１記載のクロック分配回路。 
【請求項３】
前記配線路を、電源供給配線及びグランド配線と共に前記上層メタルに設けることを特徴とする請求項２記載のクロック分配回路。 
【請求項４】
さらに、前記第１の伝送路を含む段とは別の段について、 
前記バッファ出力を次段の複数のバッファの入力に一筆書き形状で接続する第２の伝送路を備え、 
前記第２の伝送路が、上層メタル配線と中層メタル配線を含む配線路と、前記中上層接続ビアと前記中下層接続ビアを含み、 
前記中上層接続ビアを前記中下層接続ビアの直上に配置しないようにし、また前記配線路の水平面上の曲折部を鈍角としたことを特徴とする請求項２記載のクロック分配回路。 
【請求項５】
前記第１の伝送路、前記第２の伝送路のそれぞれの遠端にそれぞれの伝送路のインピーダンスに整合する抵抗値を持つ終端抵抗が接続されたことを特徴とする請求項４記載のクロック分配回路。 
【請求項６】
入力した、或いは発生したクロック信号を、複数段のバッファを通じ順序回路に供給するクロック分配回路を備えた半導体集積回路であって、 
前記複数段の一つ以上について、前記クロック信号を次段の複数の前記バッファの入力に一筆書き形状で接続する第１の伝送路を備え、 
前記第１の伝送路が、配線路と、 
上層メタル配線と下層メタル配線間の接続を鈍角で行うビア群とを有することを特徴とする半導体集積回路。 
【請求項７】
前記ビア群の内の上層方向へのビア群が、中層メタル配線と下層メタル配線を接続する中下層接続ビアと、 
前記中層メタル配線と上層メタル配線を接続するビアであって、前記中下層接続ビアより伝送路の走行方向に所定の小ピッチだけずらせて設けられた中上層接続ビアとを含み、 
前記ビア群の内の下層方向へのビア群が、前記中上層接続ビアと、前記中上層接続ビアより伝送路の走行方向に所定の小ピッチだけずらせて設けられた前記中下層接続ビアを含むことを特徴とする請求項６記載の半導体集積回路。 
【請求項８】
さらに、前記第１の伝送路を含む段とは別の段について、バッファ出力を次段の複数のバッファの入力に一筆書き形状で接続する第２の伝送路を備え、 
前記第２の伝送路が、上層メタル配線と中層メタル配線を含む配線路と、前記中上層接続ビアと前記中下層接続ビアを含み、 
前記中上層接続ビアを前記中下層接続ビアの直上に配置しないようにし、また前記配線路の水平面上の曲折部を鈍角としたことを特徴とする請求項７記載の半導体集積回路。 
【請求項９】
前記第１の伝送路、前記第２の伝送路のそれぞれの遠端にそれぞれの伝送路のインピーダンスに整合する抵抗値を持つ終端抵抗が接続されたことを特徴とする請求項８記載の半導体集積回路。 
【請求項１０】
さらに入力したクロック源信号をバッファで中継し、次段の複数のバッファに一筆書き形状で分配する回路と、前記次段のバッファ出力のそれぞれを受け、半導体集積回路の区画毎にクロックを発生する回路とを備えることを特徴とする請求項８記載の半導体集積回路。 
【請求項１１】
入力した、或いは発生したクロック信号を複数段のバッファを通じ順序回路に供給するクロック分配方法であって、 
前記複数段の一つ以上について、前記クロック信号を次段の複数の前記バッファの入力に一筆書き形状で接続し、 
上記接続を、上層メタル上の配線路と前記上層メタル配線と下層メタル配線間を鈍角で接続するビア群とで行うことを特徴とするクロック分配方法。 
【請求項１２】
前記ビア群による層間接続の内の上層方向への接続を、中層メタル配線と下層メタル配線を接続する中下層接続ビアと、 
前記中層メタル配線と上層メタル配線を接続するビアであって、前記中下層接続ビアより伝送路の走行方向に所定の小ピッチだけずらせて設けられた中上層接続ビアとで行い、 
前記ビア群による層間接続の内の下層方向への接続を、中上層接続ビアと、前記中上層接続ビアより伝送路の走行方向に所定の小ピッチだけずらせて設けられた前記中下層接続ビアにより行うことを特徴とする請求項１１記載のクロック分配方法。 
【請求項１３】
前記配線路を、電源供給配線及びグランド配線と共に上層メタルに設けることを特徴とする請求項１２記載のクロック分配方法。 
【請求項１４】
さらに、前記一つ以上の段とは別の段について、 
バッファ出力を次段の複数のバッファの入力に一筆書き形状で接続し、 
前記接続を、上層メタル配線と中層メタル配線を含む配線路と、前記中上層接続ビアと前記中下層接続ビアとで行い、前記中上層接続ビアを前記中下層接続ビアの直上に配置しないようにし、また前記配線路の水平面上の曲折部を鈍角とすることを特徴とする請求項１２記載のクロック分配方法。
以上
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック分配回路、半導体集積回路、およびクロック分配方法に関し、特に、半導体集積回路内で高周波数のクロック信号を分配する際の反射を低減したクロック分配回路、そのクロック分配回路を備えた半導体集積回路、およびクロック分配方法に関する。
【背景技術】
【０００２】
図６（ａ）は、バス形状のクロック分配回路を構成するためのバッファ１段あたりの回路例を示したブロック図である。バッファ３の出力が、主配線路２０とこれから分岐しそれぞれ４個の次段バッファ５ａ〜５ｄの入力に至る分岐配線２１〜２４を通じて分配されている。また、主配線路２０と分岐配線２１〜２４を含む伝送路の遠端は終端抵抗６０に接続されている。
【０００３】
図６（ｂ）は上記回路例の半導体集積回路における構造を示した断面図である。主配線路２０は、下地のバッファ３の出力相当の拡散領域から上層メタルまでのビア群２０１と、上層メタル上の主パターン２０２と、上層メタルから下地の終端抵抗６０の一端までのビア群２０３とから構成されている。
【０００４】
分岐配線２１は、上層メタルの主パターン２０２に接続された中上層接続ビア２１−１と、中下層接続ビア２１−２と、バッファ５ａの入力コンタクトから下地のバッファ５ａの入力相当の部分（トランジスタのゲート接続ポリシリ）までのビア２１−３（下地下層接続ビア）とから構成されている。他の分岐配線２２〜２４も同様に構成されている。
【０００５】
この様な回路を複数段用いたバス形状のクロック分配回路は、１段あたりのファンアウト数を多くできるので中継バッファ段数が削減できる。このためバス形状のクロック分配回路は中継バッファで発生する電源ノイズに起因するクロックジッタを削減できるメリットがある。
【０００６】
また、以前はクロック配線長により決まるクロック波形の伝播時間に対し、クロック波形の立ち上がり時間がかなり長かったため、各分配先へ向かう分岐配線は分布定数的な負荷として扱われることが可能であった。そのため及び上記メリットにより、バス形状のクロック分配回路はよく採用されている。
【０００７】
しかし、近年のクロックの高速化に伴って、クロック波形の立ち上がり時間が早くなっており、立ち上がり時間に対し、クロック波形が配線上を伝播する時間が長くなることから、クロック配線の伝送線路としての振る舞いが顕著となる。
【０００８】
図６（ａ）の伝送路の分岐配線を１カ所と仮定し、分岐配線２１が主配線路２０と同一のインピーダンスＺｏを持つと仮定すると、バッファ３から見た伝送路のインピーダンスは主配線路２０と分岐配線２１が並列になっているため、０．５Ｚｏとなる。
【０００９】
従って、出力電圧がバッファ３の出力から伝送路を経て最初の分岐点に達するとインピーダンスがＺｏから０．５Ｚｏに変化するので反射が生じる。分岐点とバッファ３出力間、分岐点と次段のバッファ５ａの入力間、分岐点と伝送路の右側間のそれぞれのインピーダンスはＺｏであり、この分岐点での反射係数は１／３となり、電力の１／３がバッファ３出力方向へ反射し、残りの２／３の電力が伝送路右側と分岐配線２１へ伝播する。
【００１０】
一方分岐配線２１へ向かった波形はバッファ５ａのＭＯＳのゲートが高インピーダンスのため、そのまま全反射し、再び分岐点に到達すると電力の１／３がバッファ５ａに向かって反射するとともに電力の２／３がバッファ３と伝送路右側に向かう。よってバッファ３のインピーダンスが伝送路より低い場合は分岐配線２１との間で同様の反射を数回繰り返す。
【００１１】
分岐配線２１が長い場合は、分岐配線２１を往復する伝播遅延も大きくなるため、バッファ３の出力と分岐配線２１間で反射を繰り返して往復する波形がパルス状になる。また分岐配線２１〜２４それぞれからの反射波形が重なり合うことになる。
【００１２】
次に、特許文献１は、クロック調整方式に関する文献であるが、配線基板上で各ＬＳＩにクロックを分配するために一筆書き配線を用いることができる旨が示されている。
【００１３】
【特許文献１】特開平６−１２４１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記バス形状のクロック分配回路は、各分岐配線からの反射波形が本来の駆動波形に重なり合うことで、クロック波形の誤ったスイッチングや遷移中の波形傾きの変化によるクロックジッタの要因を含む。そのため、上記バス形状のクロック分配回路は、高周波回路に適用するにあたり分配可能な距離やファンアウト数が厳しく制約されるという課題がある。
【００１５】
また、特許文献１は、半導体集積回路におけるクロック分配方法を具体的に示すものではなく上記課題を解決するものではない。
【００１６】
本発明の目的は、上記課題を解決するクロック分配回路、半導体集積回路、およびクロック分配方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明のクロック分配回路は、入力した、或いは発生したクロック信号を複数段のバッファを通じ順序回路に供給するクロック分配回路であって、
前記複数段の一つ以上について、前記クロック信号を次段の複数の前記バッファの入力に一筆書き形状で接続する第１の伝送路を備え、
前記第１の伝送路が、配線路と、上層メタル配線と下層メタル配線間の接続を鈍角で行うビア群とを有する。
【００１８】
本発明の半導体集積回路は、入力した、或いは発生したクロック信号を、複数段のバッファを通じ順序回路に供給するクロック分配回路を備えた半導体集積回路であって、
前記複数段の一つ以上について、前記クロック信号を次段の複数の前記バッファの入力に一筆書き形状で接続する第１の伝送路を備え、
前記第１の伝送路が、配線路と、
上層メタル配線と下層メタル配線間の接続を鈍角で行うビア群とを有する。
【００１９】
本発明のクロック分配方法は、入力した、或いは発生したクロック信号を複数段のバッファを通じ順序回路に供給するクロック分配方法であって、
前記複数段の一つ以上について、前記クロック信号を次段の複数のバッファの入力に一筆書き形状で接続し、
上記接続を、上層メタル上の配線路と前記上層メタル配線と下層メタル配線間を鈍角で接続するビア群とで行う。
【発明の効果】
【００２０】
本発明によれば、クロック信号伝達の反射波を抑制し、分配可能な距離やファンアウト数を増やすことができる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。図１（ａ）は本発明のクロック分配回路１６とそれを含む半導体集積回路１００の構成を示すブロック図である。クロック分配回路１６は入力クロック信号を分配する分配回路１２と、区画内分配回路１４ａ〜１４ｄを含む。
【００２２】
分配回路１２は、端子１を通じて入力された入力クロック信号を受け中継するバッファ３と、次段の４個のバッファ５ａ〜５ｄとこれらにバッファ３の出力を一筆書き形状で分配する伝送路４（第１の伝送路）と伝送路４の遠端に接続された終端抵抗６０を含む。終端抵抗６０は伝送路４のインピーダンスと同等の抵抗値を持ち、他端がＶｄｄ等にプルアップされている。バッファ３、５ａ〜５ｄはＣＭＯＳのバッファである。区画内分配回路１４ａ〜１４ｄのそれぞれは、例えば半導体集積回路１００のチップをおおよそ４等分した区画に対応して設けられている。
【００２３】
図１（ｂ）は区画内分配回路１４ｃの構成を示したブロック図である。区画内分配回路１４ｃは、クロック分配回路１６の３段目となる４個のバッファ８ａ〜８ｄとこれらにバッファ５ｃの出力を一筆書き形状で分配する伝送路７ｃ（第２の伝送路）と、４段目となる１２個のバッファ１０ａ、１０ｂ、１０ｃ、・・とこれへの伝送路９ａ〜９ｄを含む。
【００２４】
さらに、区画内分配回路１４ｃは伝送路７ｃの遠端に接続された終端抵抗６１ｃ、伝送路９ａ〜９ｄのそれぞれの遠端に接続された終端抵抗６４ａ〜６４ｄ（終端抵抗６４ｃのみ図示）を含む。終端抵抗６１ｃ、６４ａ〜６４ｄはそれぞれ接続されている伝送路と同等のインピーダンスを持ち、他端がＶｄｄ等にプルアップされている。
【００２５】
伝送路９ｃは、バッファ８ｃの出力を４段目となるバッファ１０ａ〜１０ｃに一筆書き形状で分配する。同様に伝送路９ａ、９ｂ、９ｄは、それぞれバッファ８ａ、８ｂ、８ｄの出力を対応する４段目のバッファ（図示せず）に一筆書き形状で分配する。
４段目となるバッファ１０ａ、１０ｃの出力は、それぞれＦＦ群１１ａ、１１ｃ（フリップフロップ群）に入力されている。また、バッファ１０ｂの出力はＦＦ群１１ｂ（図示せず）に入力されている。
【００２６】
ＦＦ群１１ａは、例えば８〜１６ビットのフリップフロップである。また４段目のバッファ１０ａ等の出力を、ＦＦ群１１ａの各フリップフロップに一筆書き形状で分配し遠端を終端抵抗に接続する様にしてもよい。
【００２７】
ここで、フリップフロップはクロック信号の供給を受ける順序回路の一つの例であり、順序回路がラッチ回路等であってもよい。
【００２８】
またバッファ８ａ〜８ｄ、バッファ１０ａ〜１０ｃはＣＭＯＳバッファである。バッファ８ａ〜８ｄ、バッファ１０ａ〜１０ｃは出力が反転するバッファであってもよいし、さらにバッファ８ａ〜８ｄ、バッファ１０ａ〜１０ｃが複数の入力を持ちクロック信号以外の信号も入力する様にしてもよい。
【００２９】
図２は分配回路１２の構造を示す図である。分図（ａ）は図１（ａ）に示すクロック分配回路１６の内、分配回路１２のみを取り出した図である。分図（ｂ）は分配回路１２の半導体集積回路１００における構造を示した断面図である。
【００３０】
図中の下地は、ＣＭＯＳゲート回路等を構成するＰチャネルトランジスタやＮチャネルトランジスタの拡散領域、ゲートのポリシリ等の領域を含むＬＳＩのベース部分である。下層メタルは、トランジスタのソース、ドレイン、ゲート等のコンタクトや配線パターンである。配線パターンは例えば左右方向のパターンが主であるが、ローカルな短い上下パターンも含む。
【００３１】
中層メタルは、上下方向の配線パターンが主であるが、ローカルな短い左右パターンも含む。また、上下方向の配線パターンの一端に１３５度程度の角度で左右何れかに曲がる斜め配線とこれに続く左右方向の短パターンを含む。上層メタルは、電源供給パターンとグランドパターンの他にクロック分配用の主要配線路である左右方向の配線パターンを含む。また上層メタルは下層メタルや中層メタルに較べて厚くなっており、パターンも幅広とする。
【００３２】
伝送路４は、配線路とビア群を含み、配線路は、上層メタルの左右方向の４個のパターン４１−１〜４０−４を含む。すなわち、分配回路１２は、下地におけるバッファ３の出力に対応する領域（トランジスタ拡散領域）が階段状ビア群４１を通じて上層メタルのパターン４０−１の一端に接続され、これの他端が階段状ビア群４２を通じてバッファ５ａのトランジスタのゲート入力のポリシリ等に接続されている。下層メタル上のバッファ５ａの入力になっているパターン（ＰチャネルトランジスタゲートとＮチャネルトランジスタゲートの接続パターン）が、階段状ビア群４３を通じて上層メタルのパターン４０−２の一端に接続されている。
【００３３】
以下同様にして、配線路がバッファ５ｄのトランジスタのゲート入力のポリシリ等まで接続され、下層メタル上のバッファ５ｄの入力パターンの他端がビア４７を通じて終端抵抗６０（ポリシリ抵抗）の一端に接続されている。
【００３４】
図３は分配回路１２の半導体集積回路１００における構造をより詳しく示す図であり、分図（ａ）は図２（ｂ）の断面図の内、バッファ３出力からパターン４０−２までの部分を拡大して示した図であり、分図（ｂ）は分図（ａ）に対応する上面図である。
【００３５】
下層メタル上のパターン４１−２は、ビア群４１−１（下地下層接続ビア）、ビア群４１−３（中下層接続ビア）のそれぞれにより下地のバッファ３の出力に対応する領域、パターン４１−４の一端と接続されている。ここでビア群４１−３は、ビア群４１−１の位置より、パターン４０−１の走行方向（右方向）に所定の小ピッチだけずらせた位置に設置される。ここで所定の小ピッチとは例えば２ピッチである。
【００３６】
そしてパターン４１−４の他端が、ビア群４１−５（中上層接続ビア）によりパターン４０−１の一端に接続されている。ここでビア群４１−５は、ビア群４１−３の位置より、パターン４０−１の走行方向に所定の小ピッチだけずらせた位置に設置される。
【００３７】
パターン４０−１の他端がビア群４２−５（中上層接続ビア）により、パターン４２−４の一端に接続され、パターン４２−４の他端が、ビア群４２−３（中下層接続ビア）によりパターン４２−２の一端に接続されている。ここでビア群４２−３は、ビア群４２−５の位置より、パターン４０−１の走行方向に所定の小ピッチだけずらせた位置に設置される。
【００３８】
パターン４２−２の中央付近は、ビア群４２−１（下地下層接続ビア）により下地のバッファ５ａのゲートに対応する領域と接続されている。ここでビア群４２−１は、ビア群４２−３の位置より前記と同様の方向にずらせた位置に設置される。
【００３９】
さらにパターン４２−２の他端はビア群４３−１（中下層接続ビア）によりパターン４３−２の一端に接続されている。ここでビア群４３−１は、ビア群４２−１の位置より前記と同様の方向にずらせた位置に設置される。パターン４３−２の他端がビア群４３−３によりパターン４０−２の一端に接続されている。ここでビア群４３−３は、ビア群４３−１の位置より前記と同様の方向にずらせた位置に設置される。
【００４０】
図４（ａ）は区画内分配回路１４ｃの伝送路７ｃの半導体集積回路１００における構造を説明するため、バッファ５ｃの出力からバッファ８ａに寄りバッファ８ｂに向かうまでの構造を示した断面図である。図４（ｂ）は、図４（ａ）に対応した上面図である。
【００４１】
下層メタルのパターン７１−２はビア群７１−１、ビア群７１−３のそれぞれにより下地のバッファ５ｃの出力に対応する領域、パターン７１−４の一端と接続される。ここでビア群７１−３はビア群７１−１の位置より、パターン７０−１の走行方向に所定量ずらせた位置に設置される。
【００４２】
中層メタルのパターン７１−４は、一端がビア群７１−３に接続されているが、上方向に走行した後１３５度程度の鈍角を成し右上方向に折れ曲がり、さらに１３５度程度の鈍角を成し右に折れ曲がり左右方向への接続部を形成する。前記接続部がビア群７１−５を通じて上層メタルの左右方向のパターン７０−１に接続される。以降の接続は、図３におけるバッファ５ａの入力部以降への接続構造と同様である。
【００４３】
図１に戻り補足すると、伝送路４の配線路、伝送路７ａ〜７ｄの配線路の主要部分（上下や斜め方向を除いた配線）、伝送路９ａ〜９ｄの配線路の主要部分は上層メタル上の配線とする。
【００４４】
次に、本発明のクロック分配回路１６の第１の実施の形態の動作について図面を参照して説明する。図１を参照すると、端子１から入力された入力クロック信号がバッファ３で中継される。バッファ３の出力信号は、一筆書き形状の伝送路４により次段のバッファ５ａ〜５ｄの各入力に分配され伝達される。
【００４５】
ここで、伝送路４には分岐配線が無い、或いは無視できる程度に短いので、バッファ３から見たバッファ５ａ〜５ｄの各入力は分布定数的な負荷容量として扱うことができ、バッファ３の出力波形に多重反射は生じない。またバッファ５ｄの入力ポイントでは伝送路４のインピーダンスと同等の終端抵抗６０を通じてプルアップされており、バッファ５ｄの入力ポイントでの反射も生じない。
【００４６】
また図２（ｂ）に示す様に、伝送路４の層間接続用に階段状ビア群４１〜４６が設置されており、垂直方向の折れ曲がりが１３５°程度の鈍角になっており、折れ曲がり部のインピーダンス（インダクタンス成分）の不整合が軽減され折れ曲がり部に生じる反射が抑制される。
【００４７】
図１に戻り説明すると、次段のバッファ５ｃの出力は伝送路７ｃを通じて３段目のバッファ８ａ〜８ｄに分配される。他の次段のバッファ５ａ、５ｂ、５ｄの出力についても同様に対応する３段目のバッファに分配される。
【００４８】
伝送路７ｃは、伝送路４と同様に一筆書き形状であり、図４に示すように層間接続が階段状ビアにより行われており、また水平面上で上下方向から左右方向に曲がる場合は、１３５度程度の鈍角で曲がるので、折れ曲がり部のインピーダンス（インダクタンス成分）の不整合が軽減されているので反射が抑制される。
【００４９】
図１に戻り説明すると、３段目のバッファ８ｃの出力は伝送路９ｃを通じて４段目のバッファ１０ａ〜１０ｃに分配される。他の３段目のバッファ８ａ、８ｂ、８ｄの出力も同様に対応する４段目のバッファに分配される。
【００５０】
伝送路９ｃは伝送路７ｃと同様の構造であり、バッファ８ｃの出力は伝送路９ｃにおいて大きな反射を生じることなく４段目のバッファ１０ａ〜１０ｃに伝達される。
【００５１】
４段目のバッファ１０ａの出力はＦＦ群１１ａのフリップフロップに順次供給され、半導体集積回路１００のＦＦ群が変化する場合のタイミングを同期化する。
【００５２】
本実施の形態の説明では、図２に示すように階段状ビア群は各層間あたり３個としたが、インピーダンス整合が取れていれば、配置するビアの個数、形状は問わない。例えば層間あたりのビアが口径の大きいビア１個であってもよい。
【００５３】
また、ビアの階段形状が、図６に示す直角に折れ曲がる形状と比較して、連続的な形状と見なせるかは、クロック周波数（すなわち配線を伝播する電磁波の波長）と、上層メタル、中層メタル、下層メタルの配線層間隔やビアなどの物理形状との関係によって決まるため、使用するクロック周波数に応じて配線間隔、ビアの個数や間隔の最適化を行えばよい。
【００５４】
本発明の第１の実施の形態によれば、伝送路４、７ａ〜７ｄ、９ａ〜９ｄは一筆書き形状とし、層間接続での折れ曲がりを鈍角としており、各段でクロック信号の反射波を抑制し、分配可能な距離やファンアウト数を増やすことができる。
【００５５】
また、本発明の第１の実施の形態によれば、伝送路４、７ａ〜７ｄ、９ａ〜９ｄの配線路の主要部分は上層メタル上の配線であるので、内部論理の信号配線を多く含む下層メタル配線との干渉を受けることなく、更に配線の断面積が大きいので低抵抗で配線できる。
【００５６】
さらに、本発明の第１の実施の形態によれば、伝送路７ａ〜７ｄ、９ａ〜９ｄにおいては、斜めパターンを介して、上下方向のパターンと左右方向のパターンを接続しており、クロック分配経路の自在性を確保しつつ反射波の発生を抑止できる。
【００５７】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。図５（ａ）は区画内分配回路１５ａ〜１５ｄとそれを含む半導体集積回路１００Ａの構成を示すブロック図である。
【００５８】
半導体集積回路１００Ａは、端子１と分配回路１２ＡとＰＬＬ回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ回路）１３ａ〜１３ｄと区画内分配回路１５ａ〜１５ｄを含む。分配回路１２Ａは端子１に入力されたクロック源信号を区画ごとのＰＬＬ回路１３ａ〜１３ｄに分配する。構成や構造は前記分配回路１２と同様である。
【００５９】
区画内分配回路１５ａ〜１５ｄは、ＰＬＬ回路１３ａ〜１３ｄの出力を対応する区画内のフリップフロップ群に分配する回路である。第２の実施の形態のクロック分配回路とは区画内分配回路１５ａ〜１５ｄであり、その構成や構造は区画内分配回路１４ａ〜１４ｄと同様である。
【００６０】
本発明の第２の実施の形態によれば、半導体集積回路１００Ａ内部で発生したクロック信号の分配においても、第１の実施の形態と同様に分配可能な距離やファンアウト数を増やすことができる。
【００６１】
以上の実施の形態ではクロック分配回路１６の各段のバッファをＣＭＯＳのゲートバッファとする例を説明したが、バッファを差動回路としこれのＴｒｕｅ、Ｃｏｍｐｌｅｍｅｎｔ出力を２本の平行した伝送線路で各バッファに一筆書きで分配するようにしてもよい。
【００６２】
また終端方法については、伝送路の遠端で並列に終端する（終端抵抗の他端をプルアップする）例を示したが、バッファの出力の近端に直列にダンパー抵抗を挿入することで代用してもよい。
【００６３】
また終端抵抗を半導体集積回路の外部に備え、端子を通じて接続するようにしてもよい。
【００６４】
また、伝送路４の構成は、上層メタル上の配線路（４個のパターン４０−１〜４０−４）に対応して中層メタル上にグラウンドパターンを設けたマイクロストリップライン構造としてもよい。
【００６５】
また、伝送路４の構成は、配線路を中層メタル上のパターンとし、さらにこの配線路の両隣に平行するグランドパターンを中層メタルに設け、上層メタルと下層メタルにそれぞれ対応するグラウンドパターンを設け、配線路の上下左右を囲むマイクロストリップライン構造としてもよい。
【図面の簡単な説明】
【００６６】
【図１】分図（ａ）は本発明のクロック分配回路１６とそれを含む半導体集積回路１００の構成を示すブロック図で、分図（ｂ）は区画内分配回路１４ｃの構成を示すブロック図である。
【図２】分図（ａ）は分配回路１２の構成を示す回路図で、分図（ｂ）は分配回路１２の半導体集積回路１００における構造を示す断面図である。
【図３】分図（ａ）は図２の断面図の部分拡大図で、分図（ｂ）は（ａ）に対応した上面図である。
【図４】分図（ａ）は伝送路７ｃの半導体集積回路１００における構造を示した断面図で、分図（ｂ）は（ａ）に対応した上面図である。
【図５】本発明のクロック分配回路（区画内分配回路１５ａ〜１５ｄ）とそれを含む半導体集積回路１００Ａの構成を示すブロック図である。
【図６】分図（ａ）は、関連技術のバス形状のクロック分配回路のバッファ１段あたりの回路例を示した回路図で、分図（ｂ）は（ａ）の回路例の半導体集積回路における構造を示した断面図である。
【符号の説明】
【００６７】
１    端子
３    バッファ
４    伝送路
４０−１〜４０−４    パターン
４１〜４６    階段状ビア群
４１−２、４１−４    パターン
４１−１、４１−３、４１−５    ビア群
４２−１、４２−３、４２−５    ビア群
４２−２、４２−４    パターン
４３−１、４３−３    ビア群
４３−２    パターン
４７    ビア
５ａ〜５ｄ    バッファ
６０、６１ｃ、６４ａ、６４ｃ    終端抵抗
７ａ〜７ｄ    伝送路
７０−１    パターン
７１−１、７１−３、７１−５    ビア群
７１−２、７１−４    パターン
８ａ〜８ｄ    バッファ
９ａ〜９ｄ    伝送路
１０ａ〜１０ｃ    バッファ
１１ａ、１１ｃ    ＦＦ群
１２、１２Ａ    分配回路
１３ａ〜１３ｄ    ＰＬＬ回路
１４ａ〜１４ｄ    区画内分配回路
１５ａ〜１５ｄ    区画内分配回路
１６    クロック分配回路
１００、１００Ａ    半導体集積回路
【図１】
0005277700.tif 000002
【図２】
0005277700.tif 000003
【図３】
0005277700.tif 000004
【図４】
0005277700.tif 000005
【図５】
0005277700.tif 000006
【図６】
0005277700.tif 000007