(57)【特許請求の範囲】
【請求項１】
絶縁基板上に形成されているｎ型半導体層と、
前記半導体層上に形成された、電荷蓄積機能を有するフローティングゲート型の電荷蓄積膜と、
前記電荷蓄積膜上に形成されたゲート電極と、
前記ゲート電極の下部の前記半導体層に形成されたチャネル領域と、
前記チャネル領域の両側の前記半導体層に形成された２つのｐ型の拡散領域（Ａ）及び（Ｂ）と、
前記ゲート電極に対して、前記一方の拡散領域（Ａ）と同一の側の前記ｎ型半導体層に、前記ｎ型半導体層よりｎ型不純物濃度の濃い、ボディコンタクト領域と、
前記ゲート電極、前記２つの拡散領域（Ａ）及び（Ｂ）へそれぞれ所定電圧を印加する制御回路と、
を備え、前記チャネル領域は、前記一方の拡散領域（Ａ）が接する側のチャネル幅Ｗａよりも他方の拡散領域（Ｂ）が接する側のチャネル幅Ｗｂの方が大きく形成され、かつ前記制御回路は、記憶動作時にはドレインとなる前記一方の拡散領域（Ａ）へソースとなる前記他方の拡散領域（Ｂ）よりも低い電圧を印加し、ゲート電極に前記他方の拡散領域（Ｂ）よりも低い電圧を印加し、ボディコンタクト領域には前記他方の拡散領域（Ｂ）と同じ電圧を印加し、読出し動作時にはドレインとなる前記他方の拡散領域（Ｂ）へソースとなる前記一方の拡散領域（Ａ）よりも低い電圧を印加し、ゲート電極に前記一方の拡散領域（Ａ）よりも低い電圧を印加し、ボディコンタクト領域に前記一方の拡散領域（Ａ）と同じ電圧を印加し又はフローティングとし、消去動作時にはボディコンタクト領域に対して拡散領域（Ａ）及び（Ｂ）に負の電圧、ゲート電極に正の電圧を印加する半導体記憶装置。
【請求項２】
前記電荷蓄積膜は、少なくともその一部おいて、前記半導体層側より順に、第１の絶縁膜、前記ゲート電極と同一材からなる導電体膜、及び第２の絶縁膜からなる請求項１に記載の半導体記憶装置。
【請求項３】
前記チャネル幅Ｗｂに対する前記チャネル幅Ｗａの比が２０％から８０％である請求項１または２に記載の半導体記憶装置。
【請求項４】
前記他方の拡散領域（Ｂ）端部は、前記ゲート電極下の前記半導体層に、前記他方の拡散領域（Ｂ）よりも不純物濃度の薄い第１導電型領域を備えている請求項１から３までのいずれか１項に記載の半導体記憶装置。
【請求項５】
前記チャネル領域は、前記他方の拡散領域（Ｂ）から前記一方の拡散領域（Ａ）に向かって、（１）前記チャネル幅Ｗｂを有する領域、（２）前記チャネル幅Ｗｂから前記チャネル幅Ｗａへ減少する領域、（３）チャネル幅Ｗａを有する領域から成る請求項１から４までのいずれか１項に記載の半導体記憶装置。
【請求項６】
少なくとも前記一方の拡散領域（Ａ）のゲート電極延伸方向に隣接した部位に、真性半導体またはｎ型半導体の領域を備える請求項１から５までのいずれか１項に記載の半導体記憶装置。
【請求項７】
少なくともワード線方向に複数のメモリセルを有し、隣り合うメモリセル同士、前記一方の拡散領域（Ａ）と前記他方の拡散領域（Ｂ）が互い違いとなるように配列されている請求項１から６までのいずれか１項に記載の半導体記憶装置。
【請求項８】
複数のメモリセルが二次元的に配列されており、ビット線が、前記一方の拡散領域（Ａ）同士、前記他方の拡散領域（Ｂ）同士を接続するようにジグザグ型に設けられている請求項７に記載の半導体記憶装置。
【請求項９】
少なくともワード線方向に複数のメモリセルを有し、前記他方の拡散領域（Ｂ）が隣り合うメモリセル同士で共有されている請求項１から７までのいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記ボディコンタクト領域と前記一方の拡散領域（Ａ）の間に、不純物濃度の薄い領域を有する請求項９記載の半導体記憶装置。
【請求項１１】
前記ボディコンタクト領域の一部が、前記ゲート電極直下の半導体層領域と近接するか、または前記ゲート電極とオーバーラップしている請求項１０記載の半導体記憶装置。
【請求項１２】
請求項４記載の半導体記憶装置の製造方法であって、
前記不純物濃度の薄い第１導電型領域の不純物の導入は、ゲート電極形成工程よりも後に、垂直に対し１５°以上の角度をもって第１導電型不純物注入を行う半導体記憶装置の製造方法。
【請求項１３】
請求項６記載の半導体記憶装置の製造方法であって、
ゲート電極を形成する工程と、
注入マスクを設ける工程と、
イオン注入法により前記拡散領域（Ａ）と前記拡散領域（Ｂ）の第１導電型不純物を注入する工程とを順に含み、
前記注入マスクのゲート電極方向開口幅は、前記拡散領域（Ｂ）部分よりも前記拡散領域（Ａ）部分の方が狭い半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、より具体的には、ホットキャリアを用いて書込みを行う不揮発性半導体記憶装置及びその製造方法と半導体記憶装置の動作方法に関するものである。
【背景技術】
【０００２】
フローティングゲートを用いた従来の不揮発性記憶装置は、例えば図１６の構成を有する。図１６に示す半導体記憶装置は、ＮＭＯＳＦＥＴの製造と同様の方法で製造された場合を示す。この不揮発性記憶装置は、絶縁膜からなる素子分離領域９００を設けたｐ型半導体基板９０１上に、第一の絶縁膜９０２、導電体からなるフローティングゲート９０３、第二の絶縁膜９０４、ゲート電極９０５を有している。一般にはそれぞれ、半導体基板９０１としてはシリコン基板、第一の絶縁膜９０２としてはシリコン酸化膜、第二の絶縁膜９０４としてはシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造がしばしば用いられる。また、フローティングゲート９０３及びゲート電極９０５としてはポリシリコン膜がしばしば用いられる。
【０００３】
これらは周知の方法、すなわち、第一の絶縁膜９０２は半導体基板９０１表面の熱酸化によって、また、フローティングゲート９０３、第二の絶縁膜９０４及びゲート電極９０５は化学気相成長法（ＣＶＤ法）によって所定形状に形成され、さらに、リソグラフィ及びドライエッチングによって所定形状に加工される。ゲート電極の両側には、その一部をゲート電極とオーバーラップする形で、イオン注入及び活性化アニールによって形成されたｎ型拡散領域である、ソース９０６、ドレイン９０７を有する。なお、コンタクトプラグ、メタル配線等は図示省略した。
【０００４】
この記憶装置へ書込みを行う際には、図１７に示すように、ソース９０６へグラウンド電位、ドレイン９０７へ正の書込み電圧、ゲート電極９０５へ正の書込み電圧を印加する。このとき、ゲート電極下のチャネル９０８に、ソース９０６からドレイン９０７へ電子流９０９が流れるが、この電子流９０９は、ドレイン９０７端付近において、ドレイン９０７による高電界により加速され、インパクトイオン化によるホットホール・ホットエレクトロンペアを発生させる。このうちホットエレクトロンの一部は、ゲート電極９０５の正バイアスに引き寄せられ、第１の絶縁膜９０２のポテンシャルエネルギーを越えてフローティングゲート９０３へ飛び込み、蓄積電荷９１０となる。この蓄積電荷９１０が存在する状態が、書込み状態となる。
【０００５】
この記憶装置の読出し時には、ソース９０６へグラウンド電位、ドレイン９０７へは上記書込み電圧よりも低い、正の読出し電圧、ゲート電極９０５へは上記書込み電圧よりも低い正の読出し電圧を印加する。このときゲート電極下のチャネル９０８を介してソース９０６からドレイン９０７へ電子流が流れるので、この電子流の多寡を読出し電流としてモニターする。すなわち、蓄積電荷９１０が存在する書込み状態では、ゲート電極９０５がチャネル９０８へ及ぼす電界が、蓄積電荷９１０によって遮蔽されるためにしきい値が上昇し、蓄積電荷９１０が存在しない場合に比較して、読出し電流が低くなる。よって、読出し電流の多寡が、蓄積電荷９１０の有無ないし多寡を反映するので、この記憶装置に書き込まれた情報の読出しが可能となる。
【０００６】
ここで、上記不揮発性記憶装置に対し、書込み特性を向上する方法が、例えば、特許文献１に提案されている。この半導体記憶装置は、断面構造は上記技術に沿うが、平面構造に特徴があり、これを、図１８に示す。図１８はソース９０６、ドレイン９０７、チャネル領域９０８の平面図を示し、この半導体記憶装置は、ソース９０６付近のチャネル幅９１１に対し、ドレイン９０７付近のチャネル幅９１２を狭くすることを特徴としている。
この構造により、単純に全チャネル領域にわたってチャネル幅を縮小する場合よりもオン電流の減少を少なくしつつ、書込み速度を向上することができる。
【特許文献１】特開昭６３−３７６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
書込み効率を向上させることは、単に高速書込みができるという利点を持つだけではなく、より低い電圧で書込みが起こることになる。特許文献１の技術では、ドレイン側のチャネル幅が狭くなるような固定した構造に、半導体記憶装置を作りこんでおり、これによって、ドレイン近傍のチャネル抵抗を相対的に高くし、ソース〜ドレイン間の横方向電界をより効果的にドレイン近傍に集中させ、書込み効率を高めている。
しかしこれは同時に、読出し動作時にもドレイン近傍の電界集中を高めることになり、読出しディスターブ（誤書込み）を強める副作用も有することになる。読出しディスターブとは、繰り返しの読出しによって、もともと書込みを行っていないセルまでも、しきい値が次第に上昇してしまう現象である。読出しディスターブは、読出し時は書込み時よりは低い電圧で動作させるものの、読出し時にもソースからドレインへ電子流を流すため、ドレイン近傍でホットキャリアが発生し、これが繰り返しの読出しによって徐々にフローティングゲートに蓄積していってしまうことによる。
【０００８】
特許文献１の技術では、書込み効率を向上するために、ドレイン付近の電界を高める構造をとっているが、その副作用として、読出し時にもホットキャリア生成が促進され、読出しディスターブを起こしやすい、という課題がある。
本発明は、上記課題を解決するものであり、書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供するものである。またこの半導体記憶装置の製造方法を提供するものである。更に、この半導体記憶装置の動作方法を提供するものである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、第一の発明の半導体記憶装置は、半導体層と、前記半導体層上に形成された、電荷蓄積機能を有する電荷蓄積膜と、前記電荷蓄積膜上に形成されたゲート電極と、前記ゲート電極の下部の前記半導体層に形成されたチャネル領域と、前記チャネル領域の両側の前記半導体層に形成された２つの第１導電型の拡散領域（Ａ）及び（Ｂ）と、前記ゲート電極、前記２つの拡散領域（Ａ）及び（Ｂ）へそれぞれ所定電圧を印加する制御回路と、を備え、前記チャネル領域は、前記一方の拡散領域（Ａ）が接する側のチャネル幅Ｗａよりも他方の拡散領域（Ｂ）が接する側のチャネル幅Ｗｂの方が大きく形成され、かつ前記制御回路は、記憶動作時には前記一方の拡散領域（Ａ）へ前記他方の拡散領域（Ｂ）よりも高い電圧を印加し、読出し時には前記他方の拡散領域（Ｂ）へ前記一方の拡散領域（Ａ）よりも高い電圧を印加するものである。
【００１０】
上記発明によれば、書込み時にはチャネル幅が狭くチャネル抵抗の高い拡散領域（Ａ）側をドレイン領域として書込み電圧を印加するため、ドレイン領域端での横方向電界を効果的に高めることができる。そのため書込み効率を向上できるので、書込みの高速化あるいは書込みの低電圧化が可能となる。
一方、読出し時にはチャネル幅が広くチャネル抵抗の低い拡散領域（Ｂ）側をドレイン領域として読出し電圧を印加するため、ドレイン領域端での横方向電界は緩和され、繰り返し読出しを行っても読出しディスターブ（誤書込み）が起こりにくいメリットを持つ。すなわち高い書込み効率と高い読出しディスターブ耐性を兼ね備えた高性能・高信頼性半導体記憶装置が得られる。
【００１１】
本発明の一実施形態の半導体記憶装置は、前記電荷蓄積膜が、少なくともその一部おいて、半導体層側より順に、第１の絶縁膜、前記ゲート電極と同一材からなる導電体膜及び第２の絶縁膜からなる。
この構成により、フローティングゲート型構造を有するメモリセルと、同時に回路用の通常トランジスタを容易に形成することができるメリットがある。
【００１２】
本発明の一実施形態の半導体記憶装置は、前記電荷蓄積膜が、絶縁膜であることを特徴とする。
このことにより、チャネル幅の狭い一方の拡散領域（Ａ）近傍の電荷蓄積膜中に、蓄積電荷が局在し、かつ読出し時にドレイン領域となる他方の拡散領域（Ｂ）側はチャネル幅が広く低抵抗であることから、蓄積電荷の影響が読出し電流の多寡へ敏感に反映されることになり、書込み状態と消去状態の読出し電流差（ウィンドウ）が大きい、信頼性の高い半導体記憶装置が得られる。
また、書込み時に電荷注入される位置を効果的に局在化させることができ、書込み時と消去時の電荷注入位置を整合させることができるので、書換え時に電荷が中和されずに残ることを極力防ぎ、電荷残りに起因する書換え劣化を防ぐことができる。
【００１３】
本発明の一実施形態の半導体記憶装置は、前記電荷蓄積膜が、少なくともその一部おいて、半導体層側より順に、第１の絶縁膜、電荷蓄積機能を有する絶縁体、及び第２の絶縁膜からなる構造を有することを特徴とする。
この構造により、蓄積電荷は、第１の絶縁膜・第２の絶縁膜によって外部へ流出することが防がれるので、長期保持に適している。また、絶縁体中に電荷が保持されているので、第１の絶縁膜や第２の絶縁膜の一部に損傷が発生しても、蓄積電荷が損傷箇所から一度に流出することがないので、信頼性が高い。
【００１４】
本発明の一実施形態の半導体記憶装置は、前記半導体層が、前記拡散領域とは異なる第２導電型のウェル領域を備えていることを特徴とする。これにより、ウェル領域を備えることにより半導体層の抵抗が下がり、半導体層の電位制御性が高まるため、デバイス間のバラツキが抑制される。
本発明の一実施形態の半導体記憶装置は、前記チャネル幅Ｗｂに対する前記チャネル幅Ｗａの比が２０％から８０％であることを特徴とする。この比率とすることで、上記効果を得つつ、記憶装置としての信頼性を損なわない程度の読出しオン電流が得られ、最も効果的に本発明の利点を発揮することができる。チャネル幅Ｗｂに対する前記チャネル幅Ｗａの比は、４０％から７０％にすると、上記効果をより顕著に得ることができる。
【００１５】
本発明の一実施形態の半導体記憶装置は、前記他方の拡散領域（Ｂ）端部において、前記ゲート電極下の前記半導体層に、前記他方の拡散領域（Ｂ）よりも不純物濃度の薄い第１導電型領域を備えていることを特徴とする。
このことにより、読出し時においてドレイン領域となる前記他方の拡散領域（Ｂ）端部の横方向電界をさらに緩和し、さらに読出しディスターブ耐性の高い、高信頼性半導体記憶装置が得られる。
【００１６】
本発明の一実施形態の半導体記憶装置は、前記チャネル領域が、前記他方の拡散領域（Ｂ）から前記一方の拡散領域（Ａ）に向かって、（１）前記チャネル幅Ｗｂの領域、（２）前記チャネル幅Ｗｂから前記チャネル幅Ｗａへ減少する領域、（３）前記チャネル幅Ｗａの領域から成ることを特徴とする。
このことにより、チャネル形状が鋭角または直角となることを防ぎ、その角の部分にゲート電界が集中して絶縁膜破壊することを防止するため、信頼性の高い記憶装置が得られる。
【００１７】
本発明の一実施形態の半導体記憶装置は、少なくとも前記一方の拡散領域（Ａ）のゲート電極方向に隣接した部位に、真性半導体または第２導電型半導体の領域を備えることを特徴とする。
つまり、少なくとも一方の拡散領域（Ａ）側のチャネル幅Ｗａを素子分離で規定せず、第１導電型不純物が注入されている領域の幅で規定されていることから、動作時の電流経路も、素子分離等で規定されず、他方の拡散領域（Ｂ）と一方の拡散領域（Ａ）の付近のチャネル幅Ｗｂ，Ｗａと、動作時の電界によって自動的に規定される。従って、素子形成時のフォトアライメントずれ等の影響を受けにくい構造であり、素子特性バラツキを効果的に防止する。
【００１８】
本発明の一実施形態の半導体記憶装置は、少なくともワード線方向に複数のメモリセルを有し、隣り合うメモリセル同士、前記一方の拡散領域（Ａ）と前記他方の拡散領域（Ｂ）が互い違いとなるように配列されていることを特徴とする。また特に、複数のメモリセルが二次元的に配列される場合には、ビット線が、前記一方の拡散領域（Ａ）同士、前記他方の拡散領域（Ｂ）同士を接続するようにジグザグ型に設けられていることを特徴とする。
このような構造をとることで、素子分離幅及びビット線間隔を確保しつつ密集した配置が可能となり、チップ面積の縮小が可能となる。
【００１９】
本発明の一実施形態の半導体記憶装置は、少なくともワード線方向に複数のメモリセルを有し、前記他方の拡散領域（Ｂ）が隣り合うメモリセル同士で共有されていることを特徴とする。
この構成では、ワード線方向に隣接する他方の拡散領域（Ｂ）を分離する必要がないことから、チップ面積の縮小が可能となる。また、他方の拡散領域（Ｂ）へ接続するビット線を共有できるためビット線の本数を減らせることから、回路も簡略化することができ、さらにチップ面積縮小の効果がある。
【００２０】
本発明の一実施形態の半導体記憶装置は、前記半導体層が、絶縁基板上に形成されていることを特徴とする。
このように、本発明により、高価な半導体基板を使用せず、廉価なガラス基板等の上に形成することは、製造コストを抑えることができ、産業上重要な意義をもつ。かつ本実施形態には次のような効果がある。一般に、絶縁基板上へメモリを形成する場合には、半導体基板を使用する場合に比べ、半導体層の結晶性や、半導体層と絶縁膜の界面状態が良好でないため、書込み時、チャネル中でのキャリア散乱等の影響で、電荷保持膜へ電荷注入される範囲が広範囲になりやすい傾向がある。これは、書換え時の電荷中和不良による書換え劣化の原因になりうる。本実施形態では、電荷注入される位置を効果的に局在化させることができ、書込み時と消去時の電荷注入位置を整合させることができるので、書換え劣化を防ぐことができる。これにより、廉価で繰り返し書換え可能なメモリを実現する。
【００２１】
本発明の一実施形態の半導体記憶装置は、前記ゲート電極に対して、前記一方の拡散領域（Ａ）と同一の側に、前記ウェル濃度より第２導電型不純物濃度の濃い、ボディコンタクト領域を有することを特徴とする。
このように、絶縁基板上に半導体記憶装置を設けた際、ボディコンタクトを設け、半導体層の電位を制御することで、素子間バラツキを抑え、安定した書込み動作ができる。特にこの構成では、書込み時にドレイン領域として機能する一方の拡散領域（Ａ）側にボディコンタクトを設けていることで、書込み時にキャリアが発生する位置とボディコンタクトが近く、キャリアを効率的に排出できる。そのため、ボディ電位の変動を抑え、書込み速度低下等の異常動作を防止して安定な書込みを行う効果が高い。また同時に、ボディコンタクトを設けるにあたって、チャネル幅を狭く設定した一方の拡散領域（Ａ）の横の剰余スペースを用いてこれを搭載しているため、チップ上のスペースを効率的に活用した高密度なレイアウトが実現できる。
【００２２】
本発明の一実施形態の半導体記憶装置は、ボディコンタクト領域と前記一方の拡散領域（Ａ）の間に、不純物濃度の薄い領域を有することを特徴とする。
これにより、一方の拡散領域（Ａ）とボディコンタクト領域との逆方向耐圧が高まり、両者の間のリーク電流が抑えられるので、消費電力の低い半導体記憶装置が提供される。
本発明の一実施形態の半導体記憶装置は、前記ボディコンタクト領域の一部が、前記ゲート電極直下の半導体層領域と近接するか、または前記ゲート電極とオーバーラップしていることを特徴とする。これにより、消去動作を行う際に、ボディコンタクト領域からゲート電極下半導体層へキャリアが流れ込んで蓄積層が形成され、消去時にキャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路が出来るので、安定した高速な消去が可能となる。
【００２３】
第二の発明の半導体記憶装置は、半導体層と、前記半導体層に形成された第１導電型の２つの拡散領域（Ａ）及び（Ｂ）と、前記２つの拡散領域（Ａ）及び（Ｂ）間の前記半導体層に形成されたチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して少なくとも一方の拡散領域（Ａ）に対してオフセットするように形成されたゲート電極と、前記ゲート電極の少なくとも一方の前記拡散領域（Ａ）側の側壁に形成されたゲート側壁絶縁膜と、前記ゲート側壁絶縁膜内に配置された電荷トラップ準位を有する絶縁体とよりなるメモリセルと、前記半導体層、前記ゲート電極、前記２つの拡散領域（Ａ）及び（Ｂ）へそれぞれ所定電圧を印加する制御回路とを備え、前記チャネル領域は、前記一方の拡散領域（Ａ）が接する側のチャネル幅Ｗａよりも他方の拡散領域（Ｂ）が接する側のチャネル幅Ｗｂの方が大きく形成され、かつ前記制御回路は、記憶動作時には前記一方の拡散領域（Ａ）へ前記他方の拡散領域（Ｂ）よりも高い電圧を印加し、読出し時には前記他方の拡散領域（Ｂ）へ前記一方の拡散領域（Ａ）よりも高い電圧を印加するものである。
【００２４】
上記発明によれば、記憶部をゲート電極下ではなく、サイドウォール状に設けているので、ゲート電極とチャネルの距離が近く、少なくとも一方の拡散領域（Ａ）とゲート電極とがオフセットしている。したがって、短チャネル効果に強いメリットがある。これに加え、上記第一の発明と同様のメリットもある。すなわち、書込み時にはチャネル幅が狭くチャネル抵抗の高い一方の拡散領域（Ａ）側をドレイン領域として書込み電圧を印加するため、ドレイン領域端での横方向電界を効果的に高めることができる。このため、書込み効率を向上できるので、書込みの高速化あるいは書込みの低電圧化が可能となる。一方、読出し時にはチャネル幅が広くチャネル抵抗の低い他方の拡散領域（Ｂ）側をドレイン領域として読出し電圧を印加するため、ドレイン領域端での横方向電界は緩和され、繰り返し読出しを行っても読出しディスターブ（誤書込み）が起こりにくいメリットを持つ。
すなわち高い書込み効率と高い読出しディスターブ耐性を兼ね備えた高性能・高信頼性半導体記憶装置が得られる。特に、上記のように、書込みを行う一方の拡散領域（Ａ）側（ドレイン領域側）がオフセット構造をとっている場合、書込み時にドレイン領域端へ電界集中しにくく、書込み効率が低くなる傾向にある。この点からも、本第二の発明は、サイドウォール状記憶部を有しながら高い書込み効率を実現するという、重要な効果を持つ。また、読出し時にドレイン領域となる他方の拡散領域（Ｂ）側はチャネル幅が広く低抵抗であることから、蓄積電荷の影響が読出し電流の多寡へ敏感に反映されることになる。このため書込み状態と消去状態の読出し電流差（ウィンドウ）が大きく、信頼性が高いというメリットもある。
【００２５】
本発明の一実施形態の半導体記憶装置は、前記半導体層が、前記拡散領域とは異なる第２導電型のウェル領域を備えていることを特徴とする。これにより、ウェル領域を備えることにより半導体層の抵抗が下がり、半導体層の電位制御性が高まるため、デバイス間のバラツキが抑制される。
本発明の一実施形態の半導体記憶装置は、前記チャネル幅Ｗｂに対する前記チャネル幅Ｗａの比が２０％から８０％であることを特徴とする。
この比率とすることで、上記効果を得つつ、記憶装置としての信頼性を損なわない程度の読出しオン電流が得られ、最も効果的に本発明の利点を発揮することができる。チャネル幅Ｗｂに対する前記チャネル幅Ｗａの比は、４０％から７０％にすると、上記効果をより顕著に得ることができる。
【００２６】
本発明の一実施形態の半導体記憶装置は、前記他方の拡散領域（Ｂ）端部において、前記ゲート電極下の前記半導体層に、前記他方の拡散領域（Ｂ）よりも不純物濃度の薄い第１導電型領域を備えていることを特徴とする。
このことにより、読出し時においてドレイン領域となる前記他方の拡散領域（Ｂ）端部の横方向電界をさらに緩和し、さらに読出しディスターブ耐性の高い、高信頼性半導体記憶装置が得られる。
本発明の一実施形態の半導体記憶装置は、前記チャネル領域が、前記他方の拡散領域（Ｂ）から前記一方の拡散領域（Ａ）に向かって、（１）前記チャネル幅Ｗｂの領域、（２）前記チャネル幅Ｗｂから前記チャネル幅Ｗａへ減少する領域、（３）前記チャネル幅Ｗａの領域から成ることを特徴とする。
このことにより、チャネル形状が鋭角または直角となることを防ぎ、その角の部分にゲート電界が集中して絶縁膜破壊することを防止するため、信頼性の高い記憶装置が得られる。
【００２７】
本発明の一実施形態の半導体記憶装置は、少なくとも前記一方の拡散領域（Ａ）のゲート電極方向に隣接した部位に、真性半導体または第２導電型半導体の領域を備えることを特徴とする。
つまり、少なくとも一方の拡散領域（Ａ）側のチャネル幅Ｗａを素子分離で規定せず、第１導電型不純物が注入されている領域の幅で規定されている。このため、動作時の電流経路も、素子分離等で規定されず、他方の拡散領域（Ｂ）と一方の拡散領域（Ａ）の付近のチャネル幅Ｗｂ，Ｗａと、動作時の電界によって自動的に規定される。つまり、素子形成時のフォトアライメントずれ等の影響を受けにくい構造であり、素子特性バラツキを効果的に防止する。
【００２８】
本発明の一実施形態の半導体記憶装置は、少なくともワード線方向に複数のメモリセルを有し、隣り合うメモリセル同士、前記一方の拡散領域（Ａ）と前記他方の拡散領域（Ｂ）が互い違いとなるように配列されていることを特徴とする。また特に、複数のメモリセルが二次元的に配列される場合には、ビット線が、前記一方の拡散領域（Ａ）同士、前記他方の拡散領域（Ｂ）同士を接続するようにジグザグ型に設けられていることを特徴とする。
このような構造をとることで、素子分離幅及びビット線間隔を確保しつつ密集した配置が可能となり、チップ面積の縮小が可能となる。
【００２９】
本発明の一実施形態の半導体記憶装置は、少なくともワード線方向に複数のメモリセルを有し、前記他方の拡散領域（Ｂ）が隣り合うメモリセル同士で共有されていることを特徴とする。
この構成では、ワード線方向に隣接する他方の拡散領域（Ｂ）を分離する必要がないことから、チップ面積の縮小が可能となる。また、他方の拡散領域（Ｂ）へ接続するビット線を共有できるためビット線の本数を減らせることから、回路も簡略化することができ、さらにチップ面積縮小の効果がある。
本発明の一実施形態の半導体記憶装置は、前記半導体層が、絶縁基板上に形成されていることを特徴とする。
これにより、高価な半導体基板を使用せず、廉価なガラス基板等の上に形成することで、製造コストを抑えることができる。
このように、本発明により、高価な半導体基板を使用せず、廉価なガラス基板等の上に形成することは、製造コストを抑えることができ、産業上重要な意義をもつ。かつ本実施形態には次のような効果がある。一般に、絶縁基板上へメモリを形成する場合には、半導体基板を使用する場合に比べ、半導体層の結晶性や、半導体層と絶縁膜の界面状態が良好でないため、書込み時、チャネル中でのキャリア散乱等の影響で、電荷保持膜へ電荷注入される範囲が広範囲になりやすい傾向がある。これは、書換え時の電荷中和不良による書換え劣化の原因になりうる。本実施形態では、電荷注入される位置を効果的に局在化させることができ、書込み時と消去時の電荷注入位置を整合させることができるので、書換え劣化を防ぐことができる。これにより、廉価で繰り返し書換え可能なメモリを実現する。
【００３０】
本発明の一実施形態の半導体記憶装置は、前記ゲート電極に対して、前記一方の拡散領域（Ａ）と同一の側に、前記ウェル濃度より第２導電型不純物濃度の濃い、ボディコンタクト領域を有することを特徴とする。
本発明によれば、絶縁基板上に半導体記憶装置を設けた際、ボディコンタクトを設け、半導体層の電位を制御することで、素子間バラツキを抑え、安定した書込み動作ができる。そして、特に書込み時にドレイン領域として機能する一方の拡散領域（Ａ）側にボディコンタクトを設けていることで、書込み時にキャリアが発生する位置とボディコンタクトが近く、キャリアを効率的に排出できるので、ボディ電位の変動を抑え、書込み速度低下等の異常動作を防止して安定な書込みを行う効果が高い。また同時に、ボディコンタクトを設けるにあたって、チャネル幅を狭く設定した一方の拡散領域（Ａ）の横の剰余スペースを用いてこれを搭載しているため、チップ上のスペースを効率的に活用した高密度なレイアウトが実現できる。
【００３１】
本発明の一実施形態の半導体記憶装置は、ボディコンタクト領域と前記拡散領域（Ａ）の間に、不純物濃度の薄い領域を有することを特徴とする。
これにより、一方の拡散領域（Ａ）とボディコンタクト領域との逆方向耐圧が高まり、両者の間のリーク電流が抑えられるので、消費電力の低い半導体記憶装置が提供される。
【００３２】
本発明の一実施形態の半導体記憶装置は、前記ボディコンタクト領域の一部が、前記ゲート電極直下の半導体層領域と近接するか、または前記ゲート電極とオーバーラップしていることを特徴とする。
これにより、消去動作を行う際に、ボディコンタクト領域からゲート電極下半導体層へキャリアが流れ込んで蓄積層が形成され、消去時にキャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路が出来るので、安定した高速な消去が可能となる。
【００３３】
本発明の半導体記憶装置の製造方法の一実施形態は、前記他方の拡散領域（Ｂ）端部において、前記ゲート電極下の前記半導体層に、前記他方の拡散領域（Ｂ）よりも不純物濃度の薄い第１導電型領域を備えていることを特徴とする上記半導体記憶装置の製造方法であって、前記不純物濃度の薄い第１導電型領域の不純物の導入は、ゲート電極形成工程よりも後に、垂直に対し１５°以上の角度をもって第１導電型不純物注入を行うことを特徴とする。
この方法により、特殊な工程や製造装置を用いることなく、簡便に不純物濃度の薄い第１導電型領域を導入することができる。
【００３４】
本発明の半導体記憶装置の製造方法の一実施形態は、少なくとも前記拡散領域（Ａ）のゲート電極方向に隣接した部位に、真性半導体または第２導電型半導体の領域を備えることを特徴とする上記半導体記憶装置の製造方法であって、ゲート電極を形成する工程と、注入マスクを設ける工程と、イオン注入法により前記一方の拡散領域（Ａ）と前記他方の拡散領域（Ｂ）の第１導電型不純物を注入する工程とを順に含み、前記注入マスクのゲート電極方向開口幅は、前記他方の拡散領域（Ｂ）部分よりも前記一方の拡散領域（Ａ）部分の方が狭いことを特徴とする。
この方法により、特殊な工程や製造装置を用いることなく、簡便に上記半導体記憶装置を製造することができ、かつフォト時の目合せズレがメモリセルのデバイス特性に与える影響が小さいので、デバイス間バラツキの小さい半導体記憶装置が製造される。
【００３５】
本発明の半導体記憶装置の動作方法は、上記第一の発明ないし第二の発明の半導体記憶装置の動作方法であって、記憶動作時には前記一方の拡散領域（Ａ）へ前記他方の拡散領域（Ｂ）よりも高い電圧を印加し、読出し時には前記他方の拡散領域（Ｂ）へ前記一方の拡散領域（Ａ）よりも高い電圧を印加することを特徴とする。
これにより、書込み時には高い書込み効率が発揮されるので、高速書込みあるいは低電圧書込みが可能となり、読出し時には読出しディスターブによる誤書込みが防止することができる。
【００３６】
一実施形態の半導体記憶装置の動作方法は、記憶動作時に、前記半導体層の電位を基準として、前記一方の拡散領域（Ａ）と前記ゲート電極に互いに逆のバイアス印加することを特徴とする。
この動作方法によって、例えば記憶動作のひとつである消去動作を行うことにより、一方の拡散領域（Ａ）と半導体層の間にバンド間トンネルに起因する電流が流れ、さらに二次的にホットキャリアが生成されて、このホットキャリアにより蓄積電荷の消去を行うため、比較的低い電圧で高速に消去ができる。特に、電荷蓄積機能を有する絶縁膜を備えた半導体記憶装置に対する消去では、書込み時と消去時に電荷のやりとりを一方の拡散領域（Ａ）近傍に限定して行うことができる。書込み・消去する部位を合致させ、書込みによる蓄積電荷を消去で効果的に中和し、他の部位へ余計なキャリアが注入されることを極力抑えるので、繰り返しの書込み・消去を行っても、高い保持能力を実現できる。
【発明の効果】
【００３７】
以上詳述したように、本発明によれば、高い書込み効率を有しつつ、従来の半導体記憶装置よりも読出しディスターブを受けにくい半導体記憶装置が提供される。特に、電荷蓄積機能を有する絶縁膜を備え、その絶縁膜へ電荷蓄積を行うことで情報を記憶する構造をとる場合には、電荷に対し敏感でウィンドウが広くなる効果も有するため、長期保持にも適した信頼性の高い半導体記憶装置が得られる。本発明の半導体記憶装置は絶縁体基板上に形成することで、低コストに製造することもできる。また、上述の実施形態をとることで、メモリセルを高い密度で効率的に配列することができ、チップ面積の増加を抑えることができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明を図示の形態により詳細に説明する。以下、第１〜７実施形態においては、主にｎ型デバイスについて説明するが、ｐ型デバイスとして実施してもよく、その場合は、以下の記述において、不純物の導電型を逆導電型とし、印加電圧を逆バイアスとすればよい。ｎ型デバイスの場合、電荷蓄積膜に電子が蓄積された状態、ｐ型デバイスではホールが蓄積された状態を書込み状態と定義する。消去状態とは、電子ないしホールがほとんど蓄積されていない場合、あるいは電子とホールが同程度蓄積され、電荷が中和されている状態を指す。なお、ガラス基板等の絶縁基板を用いた第８実施形態は、ｐ型デバイスとして形成されることが特に好ましいため、ｐ型デバイスについて説明している。
【００３９】
（第１実施形態）
図１から図３を用いて第１実施形態における半導体記憶装置の構成を説明する。図１は本実施形態におけるメモリセル部の断面模式図、図２はその平面模式図である。
図１の断面図に示すように、シリコン酸化膜等の絶縁膜からなる素子分離領域１００を設けたｐ型半導体基板１０１上に、第一の絶縁膜１０２、導電体からなるフローティングゲート１０３、第二の絶縁膜１０４、ゲート電極１０５を形成する。
一般にはそれぞれ、半導体基板１０１としてはシリコン基板、第一の絶縁膜１０２としてはシリコン酸化膜、第二の絶縁膜１０４としてはシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造を用いることができる。フローティングゲート１０３及びゲート電極１０５としては例えばポリシリコン膜が用いられるが、タングステン等の金属を用いてもよい。
【００４０】
これらは周知の方法、すなわち、第一の絶縁膜１０２は半導体基板１０１表面の熱酸化によって形成される。また、フローティングゲート１０３、第二の絶縁膜１０４及びゲート電極１０５は化学気相成長法（ＣＶＤ法）によって形成され、さらに、リソグラフィ及びドライエッチングによって加工される。フローティングゲート１０３とゲート電極１０５とは、互いに同一材料で形成されてもよいし、異なる材質の導電体で形成されてもよい。
特にフローティングゲート１０３とゲート電極１０５は、同一材料を用いれば、回路用非メモリ素子との混載が容易となるメリットがある。すなわち、第二の絶縁膜１０４を堆積後、メモリ素子形成部をフォトレジスト等で覆い、回路形成部の第二絶縁膜１０４をエッチング除去した後、フォトレジストを除去し、ゲート電極１０５堆積以降の工程を行えば、メモリセル部はフローティングゲート型構造が得られ、同時に回路形成部ではフローティングゲートの無い（フローティングゲート１０３とゲート電極１０５が直接接して一体化した）通常トランジスタ構造が得られる。これにより、複雑な工程を経ることなく、メモリ素子と非メモリ素子が同時に形成できる。
【００４１】
さてここで、第一の絶縁膜１０２及び第二の絶縁膜１０４の膜厚は、半導体記憶装置の用途・仕様に応じ、適宜決定すればよい。一般に、これらの膜が薄いほど、短チャネル効果を抑制し、微細化に適しているが、過度に薄いと電荷保持能力の低下を招く恐れもある。また、書込み時には第一の絶縁膜１０２を通してホットキャリアがフローティングゲート１０３へ注入されるのであるから、第一の絶縁膜１０２が薄い方が、書込み効率が向上する。
以上の点と、製造すべき半導体装置の微細化レベル・電圧仕様・書込み速度仕様・保持仕様等を鑑みて、技術者はこれらの膜の適切な膜厚を選べばよい。一般には第一の絶縁膜１０２の膜厚は３ｎｍ〜２０ｎｍ程度が好ましく、第二の絶縁膜１０４の膜厚は５ｎｍ〜５０ｎｍ程度の範囲で、第一の絶縁膜よりも厚く設定するのが好ましい。本実施例では第一の絶縁膜厚を６ｎｍ、第二の絶縁膜厚を１５ｎｍとする。
【００４２】
ゲート電極の両側の半導体基板には、その一部をゲート電極とオーバーラップする形で、イオン注入及び活性化アニールによって形成されたｎ型拡散領域である、拡散領域（Ｂ）１０６、拡散領域（Ａ）１０７を有する。なお、コンタクトプラグ、メタル配線等は図示省略した。また、必要に応じ、ゲート電極１０５側壁に絶縁膜サイドウォールを形成してもよい。また、これも必要に応じ、拡散領域１０６，１０７やゲート電極１０５のシート抵抗を下げるため、その表面に金属シリサイド膜等の低抵抗膜を形成してもよく、特にその場合は、サイドウォールも形成しておくことで、サリサイド技術による簡便なシリサイド膜形成が可能となる。
特に、本半導体記憶装置をセルアレイ状に配列する場合で、かつゲート電極１０５をそのまま複数のセルに跨るワード線として使用する場合は、ゲート電極１０５材料の堆積よりも前に、フローティングゲート１０３を、素子ごとに、紙面垂直方向にも分断しておくのがよい。
【００４３】
次に図２の平面図に示すように、紙面左側の拡散領域（Ｂ）１０６がゲート電極１０５と向かい合う部分のチャネル幅Ｗｂ（図中１１１）に対し、紙面右側の拡散領域（Ａ）１０７がゲート電極１０５と向かい合う部分のチャネル幅Ｗａ（図中１１２）が、小さくなるように形成されていることを特徴としている。と同時に、メモリセルに対する書込み動作時には、電子流を拡散領域（Ｂ）１０６から拡散領域（Ａ）１０７の方向（図中１１３の矢印）へ流すこと、メモリセルに対する読出し動作時には、逆に、電子流を拡散領域（Ａ）１０７から拡散領域（Ｂ）１０６の方向（図中１１４の矢印）へ流すこと、を特徴としている。
【００４４】
具体的には、素子分離領域１００によって、チャネル幅Ｗｂ（図中１１１）を有するように紙面左側の拡散領域（Ｂ）１０６の形状を設定し、またチャネル幅Ｗａ（図中１１２）を有するように紙面右側の拡散領域（Ａ）１０７の形状を設定する。また同様にチャネル１０８の形状を素子分離領域１００によって設定する。
この半導体記憶装置の書込み時には、半導体基板１０１及び拡散領域（Ｂ）１０６をグラウンド電位、ゲート電極１０５に書込みゲート電圧（例えば５Ｖ程度の電圧）、拡散領域（Ａ）に書込みドレイン電圧（例えば５Ｖ程度の電圧）を印加する。つまり、拡散領域（Ｂ）をソース領域、拡散領域（Ａ）をドレイン領域として動作させている。
この時、チャネル１０８には、紙面左から右方向の電子流１１３が流れるが、拡散領域（Ａ）１０７側のチャネル幅Ｗａ（１１２）がチャネル幅Ｗｂ（１１１）より狭くなっているため、この付近のチャネル抵抗が高くなっており、拡散領域（Ｂ）１０６から拡散領域（Ａ）１０７へ向けての横方向電界が、この付近に効果的にかかることになる。従って、ホットキャリア生成効率が高くなり、高速書込みが可能であるため、高性能の半導体記憶装置が提供できるメリットがある。また、キャリア生成効率を高くできるということは、書込み速度を維持したまま、書込み電圧の低電圧化が可能であるということであるから、周辺回路の簡略化や高寿命化というメリットを得ることも可能である。
【００４５】
次に読出し時であるが、この場合は例えば、今度は半導体基板１０１と拡散領域（Ａ）１０７をグラウンド電位、ゲート電極１０５に書込みゲート電圧より低電圧の読出しゲート電圧（例えば３Ｖ程度の電圧）、拡散領域（Ｂ）に書込みドレイン電圧よりも低電圧で、更に読出しゲート電圧よりも低電圧の読出しドレイン電圧（例えば１．５Ｖ程度の電圧）を印加する。つまり、今度は、狭いチャネル幅Ｗａ（１１２）を有している側の拡散領域（Ａ）をソース領域、広いチャネル幅Ｗｂ（１１１）を有している側の拡散領域（Ｂ）をドレイン領域として動作させている。
この時、チャネル１０８には、紙面右から左方向の電子流１１４が流れるが、一般にドレイン電界がかかりやすいドレイン領域端（拡散領域（Ｂ）端）において、チャネル幅Ｗｂ（１１１）がチャネル幅Ｗａ（１１２）より広くなっているため、抵抗が低くなっており、この部位における横方向電界が緩和されている。このため、読出し動作時には、ドレイン領域端におけるホットキャリア生成が弱められることになり、読出しディスターブが発生しにくい構造となっているので、繰り返しの読出しでも誤動作を起こしにくい、信頼性の高い半導体記憶装置が提供される。
【００４６】
チャネル幅Ｗｂ（１１１）に対するチャネル幅Ｗａ（１１２）の比としては、チャネル幅Ｗａ（１１２）をより小さくした方が、上記効果が得られやすい反面、過度に小さくするとオン電流の低下を招き信頼性を損なう恐れもあるので、一般的にＷａ／Ｗｂ比は２０％〜８０％程度に設定するのが好ましい。更には４０％から７０％にすると、上記効果をより顕著に得ることができる。本実施例では比を５０％とした。
本発明は、上記構成のメモリセルに加え、上記動作を成すための回路、すなわち、書込み動作時には拡散領域（Ａ）へ拡散領域（Ｂ）よりも高い電圧を印加し、読出し動作時には拡散領域（Ｂ）へ拡散領域（Ａ）よりも高い電圧を印加する機能を持った一連の回路を備えることを特徴とする。その回路構成の一例として、本実施形態の半導体記憶装置主要部の模式図を図３に示す。
【００４７】
一般に半導体記憶装置においては、複数のメモリセルを二次元的に配列した、セルアレイ構成をとる場合が多いが、ここでは説明をわかりやすくするため、メモリセル１つのみを表示している。メモリセル１１５に対し、広いチャネル幅Ｗｂを有する側の拡散領域（Ｂ）１０６、狭いチャネル幅を有する側の拡散領域（Ａ）１０７にそれぞれ、ビット線１１６、１１７が接続されており、これらはさらに、選択トランジスタ１１８、１１９を介して、それぞれ、読出しドレイン電圧制御回路１００１、書込みドレイン電圧制御回路１００２に接続されている。また、ビット線１１６、１１７はそれぞれ、選択トランジスタ１２０、１２１を介して、グラウンド電源にも接続されている。また、メモリセル１１５のゲート電極は、ワード線１２２を通じ、ワード線制御回路１００３に接続されている。なおこれらの構成に加え、センスアンプ等の読出し用回路が適宜設置される（例えば読出しドレイン電圧制御回路１００１と選択トランジスタ１１８の間に、カット用トランジスタを介して接続される）が、ここでは図示を省略した。
【００４８】
選択トランジスタ１１８、１１９、１２０、１２１は、選択回路１００４によって動作を制御されるが、本実施形態では、最も単純な構成として、２本の制御線でこれらを制御する場合を示している。すなわち、拡散領域（Ａ）１０７と書込みドレイン電圧制御回路１００２を接続する選択トランジスタ１１９、及び拡散領域（Ｂ）１０６とＧＮＤ電源を接続する選択トランジスタ１２０は、ともに選択トランジスタ制御線１２３を通じて選択回路１００４によって制御される。一方、拡散領域（Ｂ）１０６と読出しドレイン電圧制御回路１００１を接続する選択トランジスタ１１８、及び拡散領域（Ａ）１０７とＧＮＤ電源を接続する選択トランジスタ１２１は、ともに選択トランジスタ制御線１２４を通じて選択回路１００４に制御される。
【００４９】
書込み時には、書込みドレイン電圧制御回路１００２より書込みドレイン電圧を供給し、ワード線制御回路１００３より書込みゲート電圧を印加するとともに、選択回路１００４により制御線１２３にオン信号を入力、制御線１２４にオフ信号を入力させることで、選択トランジスタ１１９、１２０がオン、選択トランジスタ１１８、１２１がオフし、拡散領域（Ｂ）１０６をソース領域、拡散領域（Ａ）１０７がドレイン領域となってメモリセル１１５に書込みが行われる。
読出し時には、読出しドレイン電圧制御回路１００１より読出しドレイン電圧を供給し、ワード線制御回路１００３より読出しゲート電圧を印加するとともに、選択回路１００４により制御線１２３にオフ信号を入力、制御線１２４にオン信号を入力させることで、選択トランジスタ１１８、１２１がオン、選択トランジスタ１１９、１２０がオフし、拡散領域（Ａ）１０７をソース領域、拡散領域（Ｂ）１０６がドレイン領域となってメモリセル１１５に書込みが行われる。
以上の構成により、高い書込み効率と、高い読出しディスターブ耐性をもつ半導体記憶装置が得られる。
【００５０】
なお、図３はあくまで一例であって、本発明の適用にあたっては必ずしもこの図３の通りの回路構成に従う必要はない。要するに、ゲート両側の拡散領域端において互いにチャネル幅が異なるメモリセル構成であること、及び、書込み時にはチャネル幅が狭い方の拡散領域をドレイン領域とし、読出し時にはチャネル幅が広い方の拡散領域をドレイン領域とすることが、本発明の重要な点であり、これを満たす構成になっていればよいのである。
例えば、選択トランジスタ１１８と１２１、１１９と１２０の制御をそれぞれ同一の制御線で行う必要はなく、各々別の制御線を設置してもよい。また、上述のように、図３はメモリセル単体に対する回路構成を示しているが、複数ビットの記憶を行う半導体記憶装置を実現するには、ワード線方向、ビット線方向、あるいはその両方向に二次元的に、複数のメモリセルを配置し、これに応じて複数のワード線・ビット線を設置することで、メモリセルアレイを構成することができる。
ワード線に沿った方向、すなわち紙面横方向にセルを複数配置する場合には、隣接セルを左右反転して設置することで、ビット線を共有する構成にすることもでき、この場合はチップ占有面積を小さくできるので、製造コストを低く抑えられる効果がある。選択トランジスタやこれを制御する制御線の設計も、セルアレイ構成に合わせて適宜行えばよい。
【００５１】
また、このような構成のアレンジは、従来の不揮発性半導体記憶装置に対して用いられている技術を適宜応用し、適切な回路構成を選択し、自由に設計することができる。
最後に、本半導体装置の消去動作についてであるが、ＦＮトンネリングによる蓄積電子の引き抜きによって行ってもよいし、バンド間トンネルによるホットキャリア生成によって行っても良い。ＦＮトンネリングによって行う場合は例えば、拡散領域と基板をグラウンド電位とし、ゲート電極に高い負の電圧（例えば−１５Ｖ程度）を印加することによって、フローティングゲートから基板へ蓄積電子をトンネリングさせ、消去する。
図３の構成の場合は、読出しドレイン電圧制御回路１００１・書込みドレイン電圧制御回路１００２からの電圧出力を停止させるとともに、選択回路１００４により制御線１２３、１２４にオン信号を入力し、選択トランジスタ１２０、１２１を通じて拡散領域１０６、１０７をグラウンド電位とし、さらにワード線制御回路１００３からゲート電極に負の消去電圧を印加することで、消去が行われる。
【００５２】
一方、バンド間トンネルによるホットキャリア生成にて消去を行う場合には、基板をグラウンド電位、拡散領域の一方あるいは両方に正の消去電圧（例えば５Ｖ）、ゲート電極に負の消去電圧（例えば−８Ｖ）を印加する。この時、ゲート電極下に生成した蓄積層と拡散領域との間に、急峻な接合が生じ、拡散領域から蓄積層への電子の流れ、いわゆるバンド間トンネル現象が発生する。このトンネル電子は電界加速されてホットキャリアを発生させ、そのホットキャリアのうちホールはゲート電界に引かれてフローティングゲートに飛び込むため、蓄積電荷の消去が行われる。
図３の構成の場合は、例えば、読出しドレイン電圧制御回路１００１に消去電圧発生機能を備えさせておき、選択回路１００４により制御線１２３へオフ信号、制御線１２４へオン信号を入れることで、拡散領域（Ｂ）１０６へ消去電圧を印加する。同時にワード線制御回路１００３からゲート電極へ負の消去ゲート電圧を印加することで、消去動作が行われる。
ここで、消去の際に逆に拡散領域（Ａ）側へ消去電圧を印加する構成としても、消去は可能であるが、拡散領域（Ｂ）１０６側でバンド間トンネルを発生させた方が、より効率的な消去ができる。両拡散領域１０６、１０７へ消去電圧を印加すれば、さらに効率的な消去が可能であるが、この方法も、簡単な回路変更により実現することができる。
【００５３】
以上述べた半導体記憶装置は、特別な製造装置等を必要とすることなく、従来の製造方法を用いて作成することができる。また、本発明の基本的な技術思想を損なわない範囲で、従来の回路技術を駆使することにより、様々な応用展開が可能となる。上記実施例では、読出し時のソース電位とドレイン電位を制御し、両者の間に流れる読出し電流をモニターする方法をとっているが、この方法以外にも、例えばソース領域側をフローティング状態にし、読出し時のソース領域側の電位上昇をモニターするような方法も、とることが可能である。
【００５４】
（第２実施形態）
図４は、第２実施形態の半導体記憶装置におけるメモリセル部の断面模式図である。概ね上述の第１実施形態に近い構成となっているが、第１実施形態との違いは、記憶電荷を、フローティングゲートではなく、電荷蓄積絶縁膜２２５に蓄積することである。その材料としては、電荷蓄積機能を有した絶縁膜であればよく、シリコン窒化膜や、酸化アルミニウム、酸化ハフニウム等の各種高誘電材料膜、あるいはそれらの積層膜を用いることができるし、導電体等の電荷蓄積可能なドットを内部に含有する絶縁膜（シリコン酸化膜等）を用いることも可能である。特にシリコン窒化膜を使用するのが、一般的製造ラインにて最も簡便に扱うことができ、安価に製造できるメリットがある。
【００５５】
つまり、この第２実施形態の半導体記憶装置は、シリコン酸化膜等の絶縁膜からなる素子分離領域１００を設けたｐ型半導体基板１０１上に、第一の絶縁膜１０２、電荷蓄積絶縁膜２２５、第二の絶縁膜１０４、ゲート電極１０５を有している。一般にはそれぞれ、半導体基板１０１としてはシリコン基板、第一の絶縁膜１０２、第二の絶縁膜１０４としてはシリコン酸化膜を用いることができる。ゲート電極１０５としては例えばポリシリコン膜が用いられるが、タングステン等の金属を用いてもよい。
【００５６】
第一の絶縁膜１０２は半導体基板１０１表面を酸化して得てもよいし、ＣＶＤ等の手法によってシリコン酸化膜等を堆積してもよい。第二の絶縁膜１０４は、ＣＶＤ等によるシリコン酸化膜等を用いることができる。膜厚は、やはり第一実施形態同様、半導体記憶装置の仕様によって適切に決定すればよく、一般的に言えば第一の絶縁膜１０２の膜厚は３ｎｍ〜２０ｎｍ程度、電荷蓄積膜絶縁膜２２５の膜厚は５ｎｍ〜５０ｎｍ、第二の絶縁膜１０４の膜厚は５ｎｍ〜５０ｎｍ程度の範囲で、かつ第二の絶縁膜を第一の絶縁膜よりも厚く設定するのが、保持能力・書込み効率等の面から、好ましい。本実施例では第一の絶縁膜厚を５ｎｍ、第二の絶縁膜厚を１０ｎｍとし、電荷蓄積絶縁膜２２５としてシリコン窒化膜を用いて、膜厚を１０ｎｍとする。この積層構造により、電荷蓄積絶縁膜２２５に蓄積された電荷が外部に漏れることを極力防ぎ、長時間保持が可能となる。
【００５７】
ゲート電極の両側の半導体基板には、その一部をゲート電極とオーバーラップする形で、イオン注入及び活性化アニールによって形成されたｎ型拡散領域である、拡散領域（Ｂ）１０６、拡散領域（Ａ）１０７を有する。なお、コンタクトプラグ、メタル配線等は図示省略した。また、必要に応じ、ゲート電極１０５側壁に絶縁膜サイドウォールを形成してもよい。また、これも必要に応じ、拡散領域１０６，１０７やゲート電極１０５のシート抵抗を下げるため、その表面に金属シリサイド膜等の低抵抗膜を形成してもよく、特にその場合は、サイドウォールも形成しておくことで、サリサイド技術による簡便なシリサイド膜形成が可能となる。
【００５８】
第２実施形態のメモリセルを形成するには、紙面垂直方向に複数のメモリセルを配置する場合でも、後述の理由から、電荷蓄積膜２２５をセルごとに分断する必要がない。このため、第一の絶縁膜１０２、電荷蓄積膜２２５、第二の絶縁膜１０４、ゲート電極１０５材料膜をすべて堆積した後、リソグラフィ及びエッチング技術によって、簡便に加工される。
【００５９】
第２実施形態においても、図２に示したように、一方の拡散領域（Ｂ）１０６端におけるチャネル幅Ｗｂ（１１１）を、もう一方の拡散領域（Ａ）１０７端のチャネル幅Ｗａ（１１２）よりも大きくしており、書込み時には拡散領域（Ａ）をドレイン領域、読出し時には拡散領域（Ｂ）をドレイン領域として動作させる。これにより、第１実施例同様、書込み効率が高く読出しディスターブが起こりにくい利点があるが、これに加え、次のようなメリットもある。
【００６０】
第２実施形態では、電荷蓄積を絶縁膜により行うため、書込みを行った後、蓄積電荷が膜中をほとんど移動せず、図５に示すように、蓄積電荷２２６は書込み時のドレイン領域である拡散領域（Ｂ）１０７の近傍の電荷蓄積膜２２５中に局在化する。従って、第２実施形態の半導体記憶装置はチャネル幅Ｗｂ（１１１）と、チャネル幅Ｗａ（１１２）の段差付近からドレイン側の電荷蓄積膜２２５に注入された電子が蓄積される。
ここで便宜的に、チャネル領域１０８を、上部電荷蓄積膜２２５中に電荷が蓄積される領域２２７と、上部電荷蓄積膜２２５中に電荷が蓄積されない領域２２８に、概ね分けて考えてみる。
読出し時にはこれら領域２２７、２２８が抵抗として働くが、蓄積電荷２２６の有無によってチャネル抵抗が主に変化するのは電荷が蓄積される領域２２７である。よって、電荷が蓄積される領域２２７に対し電荷が蓄積されない領域２２８の抵抗がもともと大きければ、蓄積電荷２２６の有無が読出し電流の多寡に与える影響が相対的に小さくなる。逆に、電荷が蓄積されない領域２２８の抵抗が小さければ、全チャネル抵抗のうち、電荷が蓄積される領域２２７の抵抗の占める割合が大きくなる。つまり蓄積電荷２２６の有無によって、電荷が蓄積される領域２２７の抵抗が変化する時、全チャネル抵抗もこれに伴い顕著に変化することになるので、結局、蓄積電荷２２６の有無が読出し電流の多寡に与える影響が相対的に大きくなる。ここで、本実施形態では、拡散領域（Ｂ）１０６側のチャネル幅が大きくなっているため、電荷が蓄積されない領域２２８の抵抗が低く抑えられている。このため、蓄積電荷２２６が読出し電流の多寡に与える影響を大きくすることができ、書込み状態と消去状態の電流差（ウィンドウ）を大きくすることができるので、信頼性が高く長期保持にも適した半導体記憶装置が得られるメリットがあるのである。
【００６１】
加えて、導電体のフローティングゲートを用いた場合には、第一の絶縁膜１０２や第二の絶縁膜１０４の一部に損傷が発生した場合、蓄積電荷がすべてその損傷部から漏れてしまう可能性があるが、本実施形態では膜中の電荷移動が起こりにくい絶縁膜内に電荷を蓄積しているため、第一の絶縁膜１０２や第二の絶縁膜１０４の一部に損傷が発生しても、その付近の電荷が漏れるだけで、全蓄積電荷が一度に漏れ出すことがなく、その意味からも信頼性が高い。
また、電荷が膜中に局在することから、ワード線方向に電荷蓄積膜２２５を分断しないでも、メモリセルを形成することが可能であり、簡便な製造が可能であることは、上述した通りである。
【００６２】
なお、本実施形態の場合、書込み後の蓄積電荷２２６は拡散領域（Ａ）１０７端近傍に局在していることから、消去の際は、基板１０１をグラウンド電位とし、拡散領域（Ａ）１０７へ正の消去電圧（例えば５Ｖ）、ゲート電極１０５へ負の消去電圧（例えば−８Ｖ）を印加して、バンド間トンネルを利用した消去方法を用いるのが好ましい。これにより、拡散領域（Ａ）１０７端でホットホールが発生し、これが電荷蓄積膜２２５へ注入されることで、蓄積電荷２２６が消去されることになるが、この消去の際の電荷のやり取りを領域２２７部分に限定するので、消去後の電荷蓄積膜２２５の電荷を極力消滅させることができ、繰り返しの書込み消去に適している。本方法により、比較的低電圧・短時間での消去も可能となる。
【００６３】
特に本実施形態のように電荷蓄積膜が絶縁体である場合、書込み時の注入領域と消去時の注入領域を合致させることが、書換え耐性の向上にとって重要である。書込み/消去時に注入されるキャリアは絶縁体である電荷蓄積膜中を自由に移動できないため、もし、書込み時の注入領域と消去時の注入領域が合致していないと、電荷中和が不十分となり、膜中電荷残りが発生する。繰り返しの書換えによってこの電荷残りは次第に蓄積され、読出し電流の低下などのメモリ特性劣化を招くことになる。ここで、バンド間トンネルを利用した上記消去方法では、消去が拡散領域端の比較的限定された範囲に注入されるのに対し、チャネル電流を利用してホットキャリアを発生させる上記書込み方法においては、拡散領域（ドレイン領域）端以外のチャネル領域でも一部、ホットキャリアが発生してしまうので、これが書換え時の電荷残りとなり、特性劣化の原因となり得る。ここで本実施形態では、書込み時のドレイン領域端付近のチャネル幅を小さくし抵抗を高くしているため、書込み時の横方向電界をドレイン領域端部に集中することができる。
以上説明のように、書込み時の注入領域と消去時の注入領域を合致させることは重要であるが、本発明によれば、チャネル領域の形状を設計することにより、書込み時の注入領域と消去時の注入領域を合致させることができる。
これにより、ドレイン領域端以外におけるホットキャリア生成を抑えつつ、ホットキャリア発生位置をドレイン領域端部に効果的に局在化させることができるので、書込み/消去時の電荷注入領域を合致させて書換え時の電荷残りを防ぎ、書換え特性劣化を防止する効果がある。
【００６４】
読出し動作時に関しても、今度はドレイン電界の影響がもっとも小さいソース領域端付近のチャネル幅を小さくし、チャネルの他の領域の抵抗を相対的に下げることで、チャネル全領域にわたってチャネルホットキャリアが発生しにくい構造になっており、読出しディスターブを防ぐ。チャネル中央部でホットキャリア注入が起こってしまうと、拡散領域端での消去ではこの注入キャリアを消すことができないために電荷が残り続けることになり、例えば書換えによるリフレッシュ動作を行ってもディスターブ劣化を回復することができなくなってしまう。本実施形態は、このようなディスターブを抑制することで、繰り返し読出しに強い信頼性の高い半導体記憶装置となっている。
以上述べたように、本実施形態は、絶縁膜への電荷蓄積によって情報記憶を行う半導体記憶装置に対し、書込み時にはドレイン領域端部のチャネル幅を小さくし、読出し時にはドレイン領域端部のチャネル幅を大きくする機能を持たせることによって、（１）書込み高速化、（２）読出しウィンドウの増大、（３）書換え劣化の抑制、（４）読出しディスターブの防止、という各効果を有する、高性能で信頼性の高い半導体記憶装置を提供する。
【００６５】
（第３実施形態）
第３の実施形態では、記憶部をゲート電極の下ではなく、ゲート電極側部に設けることを特徴とする。すなわち図６に示すように、シリコン酸化膜等の絶縁膜からなる素子分離領域１００を設けたｐ型半導体基板１０１上に、ゲート絶縁膜３２７、ゲート電極１０５を有し、かつこのゲート電極１０５の側壁部に、第一の絶縁膜３２８、電荷蓄積絶縁膜３２５、第二の絶縁膜３２９からなる、サイドウォール状記憶部を有する。ゲート電極の両側の半導体基板には、イオン注入及び活性化アニールによって形成されたｎ型拡散領域である、拡散領域（Ｂ）１０６、拡散領域（Ａ）１０７を有する。
そして、この実施形態３においても図２に示したように、一方の拡散領域（Ｂ）１０６端におけるチャネル幅Ｗｂ（１１１）を、もう一方の拡散領域（Ａ）１０７端のチャネル幅Ｗａ（１１２）よりも大きくしており、書込み時には拡散領域（Ａ）をドレイン領域、読出し時には拡散領域（Ｂ）をドレイン領域として動作させる。特に、チャネル幅がＷｂからＷａへ変化する段部を、拡散領域（Ａ）１０７側のサイドウォール状記憶部の下に配置することが、好ましい。
なお、図６の実施形態はゲート電極１０５の両側の側壁にそれぞれ第一の絶縁膜３２８、電荷蓄積絶縁膜３２５、第二の絶縁膜３２９からなる、サイドウォール状記憶部を形成したが、必ずしも両側に形成されている必要はなく、少なくとも書込みや消去の際に電荷注入を行う拡散領域（Ａ）１０７側に形成されていればよい。
【００６６】
また図６に示すように、ゲート電極１０５と、少なくとも拡散領域（Ａ）１０７が、オーバーラップせず、第一の絶縁膜３２８・電荷蓄積絶縁膜３２５・第二の絶縁膜３２９からなるサイドウォール記憶部の下部において、オフセットする構造をとっていることを特徴とする。
この構造は例えば、次のような方法で比較的簡便に得ることが可能である。すなわち、ゲート電極１０５を形成した後、半導体層１０１とゲート電極１０５の表面を熱酸化して第一の絶縁膜３２８を形成し、続いてＣＶＤ等の方法により電荷蓄積絶縁膜３２５、第二の絶縁膜３２９を形成し、しかる後に異方性エッチング技術によってエッチバックすることによってサイドウォール状記憶部を形成することができる。さらにここに、砒素等のｎ型不純物を注入した後で活性化アニールを行うことで、ゲート電極１０５とオフセットした拡散領域（Ａ）１０７、（Ｂ）１０６を形成することができる。
電荷蓄積絶縁膜３２５としては、電荷蓄積機能を有した絶縁膜であればよく、シリコン窒化膜や、酸化アルミニウム、酸化ハフニウム等の各種高誘電材料膜、あるいはそれらの積層膜を用いることができるし、導電体等の電荷蓄積可能なドットを内部に含有する絶縁膜（シリコン酸化膜等）を用いることも可能である。特にシリコン窒化膜を使用するのが、一般的製造ラインにて最も簡便に扱うことができ、安価に製造できるメリットがある。
【００６７】
書込み時には上記のように、拡散領域（Ａ）１０７をドレイン領域、拡散領域（Ｂ）１０６をソース領域として書込み動作を行うが、この時、チャネル幅Ｗｂ（１１１）とチャネル幅Ｗａ（１１２）の付近はチャネル抵抗が高くなっており、高効率にホットエレクトロンが発生し、その一部は、図７に示すように、拡散領域（Ａ）１０７側（紙面右側）のゲート電極１０５側壁部に存在する電荷蓄積絶縁膜３２５下部へと注入され、蓄積電荷３２６となる。
本実施形態でも、蓄積電荷３２６が絶縁膜中に保持されている点、及び、第一の絶縁膜３２７・第二の絶縁膜３２８によって外部と遮断されている点から、上記第２実施形態で説明した通り、長期保持に適した構造となっている。図６、図７に示すように、ゲート電極の両側にサイドウォール状記憶部を形成する場合は２ビットメモリとなり、ゲート電極の右側または左側の一方にサイドウォール状記憶部を形成する場合は、１ビットメモリとなる。読出し時には上記のように、今度は拡散領域（Ｂ）１０６をドレイン領域、拡散領域（Ａ）１０７をソース領域として読出し動作を行うが、ここで、ソース領域である拡散領域（Ａ）１０７とゲート電極１０５がオフセットした構造であるため、読出し電流の大きさは、そのオフセット部の上部に蓄積電荷３２６が存在するか否かによって影響を受けやすく、よって情報読出しが可能となる。
【００６８】
第３実施形態でも、上記第１、第２実施形態で説明してきた通り、書込み時にはドレイン領域側チャネル幅が小さく、読出し時にはドレイン領域側チャネル幅が大きくなる構成であるため、書込み効率が高く読出しディスターブに強い利点がある。また、第２実施形態で説明したように、読出し時にドレイン領域側の抵抗が低いので、蓄積電荷３２６が読出し電流に与える影響が大きく、読出しウィンドウが大きく信頼性が高いというメリットがある。さらにこれらに加え、本実施形態では、ゲート電極とチャネル領域の間に電荷蓄積膜が無いため両者の距離が近いこと、及びゲート電極と拡散領域がオフセットする構造をとっていることから、短チャネル効果に強いメリットがあり、オフリークの少ない記憶装置が得られる。
第３実施形態は、ゲート電極１０５の両側にサイドウォール状記憶部を形成しているので、２ビットメモリとして使用することができる。また、ゲート電極１０５の片側にのみサイドウォール状記憶部を形成し他場合は、１ビットメモリとして使用することができる。
【００６９】
特に上記のように、書込みを行う拡散領域（Ａ）側（ドレイン領域側）がオフセット構造をとっている場合には、一般に、書込み時にドレイン領域端への電界集中が起こりにくく、書込み効率が低くなる傾向にある。第３実施形態は、このようなオフセット構造でありながら高い書込み効率を有し、さらに読出しディスターブは抑制されている半導体記憶装置を提供している。特に、チャネル幅がＷｂからＷａへと切り替わる段部が、拡散領域（Ａ）側のサイドウォール状記憶部の下に位置していると、特に顕著な効果を得ることができる。
【００７０】
（第４実施形態）
第４の実施形態は、ほぼ第２実施形態に従っているが、これよりもさらに読出しディスターブに強い記憶装置を提供する。第２実施形態と異なる点は、図８に示すように、拡散領域（Ｂ）１０６端部のゲート電極１０５下に、拡散領域（Ｂ）１０６よりも低濃度のｎ型領域４３０が設けられていることである。
これにより、拡散領域（Ｂ）１０６端部のｐｎ接合が緩やかなものとなるので、読出し時にドレイン領域となる拡散領域（Ｂ）１０６端部での横方向電界が、さらに緩和され、読出しディスターブが起こりにくい構造となる。と同時に、書込み時には、ドレイン領域となる拡散領域（Ａ）１０７側には低濃度領域４３０が設けられていないことから、急峻な接合となっており、効率的書込みが行われる。
【００７１】
第４実施形態の構造は、例えば、ゲート電極形成前に、レジストマスクによって所望の位置に低濃度のｎ型注入を行っておくことでも得られるし、また、ゲート電極１０５形成後に、ｎ型不純物を、拡散領域（Ｂ）１０６側から斜め注入することでも得られる。特に、チップ上に複数のメモリセルを形成する際、すべてのセルにおいて、拡散領域（Ｂ）１０６・拡散領域（Ａ）１０７の向きを合わせていれば、これら拡散領域の形成の際の注入レジストマスクをそのまま用い、上記斜め注入を行うことでも、この低濃度ｎ型領域を形成することができる。
本実施形態は、第２実施形態に基づいた例を示したが、これに限定されるものではなく、例えば上記第１実施形態、第３実施形態等に適用してもよく、読出しディスターブ低下の効果がある。
【００７２】
（第５実施形態）
第５実施形態では、上記第２実施形態と同様の断面形状（図４）をとっており、第２実施形態同様に一方の拡散領域（Ａ）付近のチャネル幅をもう一方の拡散領域（Ｂ）付近よりも狭くする構造をとっているが、平面構造に特徴があり、その平面模式図を図９に示す。この第５実施形態では、チャネル１０８が、拡散領域（Ｂ）１０６から拡散領域（Ａ）１０７にかけて、チャネル幅Ｗｂの領域５０８ｂ、チャネル幅がＷｂからＷａへ連続的に減少する領域５０８ｃ、チャネル幅Ｗａの領域５０８ａにわけられる。
第５実施形態では、チャネル１０８の途中で徐々にチャネル幅がＷｂからＷａへ変化していく構造であるため、ゲート電極１０５下において素子分離領域１００が角を持つ部位の形状が、例えば７０°〜３０°、さらに好ましくは６０°〜５０°の傾斜をもつよう鈍角になっている。傾斜角が３０°または５０°より小さくなれば、素子面積が大きくなり、またチャネル抵抗が高くならないので、好ましくない。
このように、書込みや消去を行う際に素子分離領域１００が角を持つ部分に過度に電界が集中することを防ぎ、絶縁膜破壊を防止するので、信頼性の高い記憶装置が得られる。更に、角部に丸みをつけると、電界集中を防止することができる。
【００７３】
さらに、本半導体装置を形成する際に行うリソグラフィ工程において、チャネル幅Ｗｂの領域５０８ｂのチャネル長と、チャネル幅Ｗａの領域５０８ａのチャネル長が、目合せズレマージンよりも大きくなるようにフォトマスク上で設計されていることが好ましい（この時、領域５０８ｂと領域５０８ａとのチャネル長の和は、目合せズレマージンの２倍よりも大きくなる）。この時、最大限に目合せズレが発生しても、ゲート電極１０５端は必ず、チャネル幅が均一な領域５０８ｂ・領域５０８ａ上に来ることになり、チャネル幅が連続的に変化している領域５０８ｃがチャネルの途中に来ることになるので、目合せズレによるオン電流のバラツキを小さく抑えることができる。
本実施形態は第２実施形態へ適用を行ったが、これに限定されるものではなく、例えば上記第１、第３、第４のいずれの実施形態にも適用可能である。
【００７４】
（第６実施形態）
第６実施形態もまた、上記第２実施形態と同様の断面形状（図４）をとっており、第２実施形態同様に一方の拡散領域（Ａ）付近のチャネル幅をもう一方の拡散領域（Ｂ）付近よりも狭くする構造をとっているが、図１０に示すように、少なくとも拡散領域（Ａ）６０７側のチャネル幅Ｗａ（１１２）を、素子分離ではなく不純物注入幅で規定していることを特徴としている。すなわち、少なくとも拡散領域（Ａ）６０７側には、ゲート電極１０５に沿う方向に隣接して、ソース・ドレイン用不純物注入が行われない半導体基板表面６３１が存在し、この分、チャネル幅Ｗａ（１１２）は、拡散領域（Ｂ）６０６側のチャネル幅Ｗｂ（１１１）よりも小さくなっている。
【００７５】
本第６実施形態の半導体記憶装置形成にあたっては、ゲート電極１０５形成後、拡散領域を形成する際に、注入フォトマスクの形状を図１１の凸部６３２に示すように、拡散領域（Ａ）を形成しようとする側において、形成しようとするチャネル幅Ｗａに合わせて開口幅を狭くしておくとよい。
本実施形態では、素子分離によってチャネル幅を規定せず、拡散領域（Ｂ）と（Ａ）の付近のチャネル幅Ｗｂ，Ｗａ及び動作時の電界によってチャネル上の電流経路が決定するため、フォトアライメントのズレの影響がさらに小さくなり、素子特性のバラツキをより効果的に防止できるメリットがある。
なお、ここでは拡散領域（Ｂ）６０６側では素子分離開口幅とチャネル幅Ｗｂを一致させたが、拡散領域（Ｂ）６０６側でも、素子分離開口幅よりも注入マスク６３２幅を小さくすることで、注入によって拡散領域（Ｂ）６０６幅Ｗｂ（１１１）を決定してもよく、要するに、Ｗｂ＞Ｗａとなっていればよい。
本実施形態は第２実施形態へ適用を行ったが、これに限定されるものではなく、例えば上記他の実施形態にも適用可能である。
【００７６】
（第７実施形態）
例えば第５実施形態について、メモリセルを２次元的に配列し、セルアレイ状にした場合を図１２に示す。ワード線を兼用するゲート電極７０５が紙面上下方向に配置され、その左右に、チャネル幅が大きい拡散領域（Ｂ）７０６とチャネル幅が小さい拡散領域（Ａ）７０７が互い違いに配列されている。特に、ゲート下で連続的にチャネル幅が変化する第５実施形態のメモリセルは、このようにワード線方向に連続して配置する場合、左右互い違いに配置することで、素子分離幅を確保しつつ密集した配置が可能となり、チップ面積の縮小が可能となる。また本実施形態では、紙面左右方向に隣り合うセル同士も、拡散領域を共有化するため、左右反転して配置している。これにより面積の縮小が実現できることは、上記第１実施形態にて述べた通りである。
【００７７】
また、各拡散領域に落としたコンタクトプラグを紙面左右方向に接続するようにビット線が配置され、書込み・読出し・消去等の動作が適切に行われるように適宜、選択トランジスタがビット線へ配置されるが、ここでは特にビット線を、チャネル幅の大きい拡散領域（Ｂ）７０６へ接続されるビット線７３４と、チャネル幅の小さい拡散領域（Ａ）７０７へ接続されるビット線７３５とに分ける。このため、図１２に示すように、ビット線はジグザグ型に配置される。こうすることで、ビット線は、書込み時にドレイン電圧を供給するビット線７３５と、読出し時にドレイン電圧を供給するビット線７３４の２種類に役割分担させることができ、前者に対する読出しドレイン電圧供給能力や、後者に対する読出しドレイン電圧供給能力は、不要となるので、回路の簡略化、チップ面積の節約が可能となる。
【００７８】
また、図１３に示すような配列も可能である。図１３では、ワード線方向にセルを並べる際、上述のような互い違いの配列ではなく、同じ向きの配列とし、さらに拡散領域（Ａ）７０７同士をワード線方向に連結し共通領域とした構成となっている（７０７ｂ）。共通拡散領域（Ｂ）７０７ｂへのコンタクト７３３は、例えばその端部などで一括してとることができるので、ビット線の本数を減らすことができ、回路の簡略化、チップ面積の節約が可能となる。あるセルに書込みを行う場合は、当該セルに接続するワード線７０５と当該に接続するビット線７３５へ書込み電圧を与え、共通拡散領域（Ｂ）７０７ｂをグラウンド電位とする。そのセルを読み出す場合には、当該セルに接続するワード線７０５へ読出し電圧、共通拡散領域（Ａ）７０７ｂへ接続するビット線７３４へ読出し電圧を与えるとともに、当該セルに接続するビット線７３５をグラウンド電位などとする（他のビット線は例えば共通拡散領域（Ａ）と同電位にチャージしてフローティング状態にする）ことで、行うことができる。
【００７９】
（第８実施形態）
第８実施形態は、ガラス基板や樹脂基板等の絶縁基板上に半導体記憶装置を形成している。半導体基板を用いないことで、廉価な製造が可能となり、また様々な基板上に記憶装置が設けられるので、液晶表示装置、有機ＥＬ表示装置、プラズマディスプレイ等の各表示素子の記憶素子として用いるなど広い用途に用いることができる。
本実施形態のようにガラス基板等の耐熱性の低い基板を用いる場合には、製造の際に低温のプロセスを用いることになるが、このような場合には、ｎ型デバイスよりもｐ型デバイスとしてメモリセルを形成した方が、書込み及び消去を繰り返し安定に行うことができ、より信頼性が高いため、好ましい。比較的低温のプロセスでメモリセルを製造した場合、書込みや消去の際に発生する高エネルギーなキャリアによって、メモリセルの絶縁膜や、絶縁膜と半導体層の界面等にダメージを受ける恐れがあるが、ｐ型デバイスの方が、このダメージが起こりにくく、より信頼性が高いメモリセルとなるのである。
図１４は、第８実施形態の断面模式図である。まず、ガラス等からなる絶縁体基板８０１上に、シリコン等からなるｎ型半導体層８０８を設け、適宜パターニングを行う。その後、ＣＶＤ等の方法で、シリコン酸化膜等からなる第一の絶縁膜８０２、シリコン窒化膜等からなる電荷蓄積絶縁膜８２５、シリコン酸化膜等からなる第二の絶縁膜８０４、タングステン等の金属からなるゲート電極材料を堆積し、リソグラフィ及びエッチングによって、ゲート電極８０５を形成する。電荷蓄積絶縁膜８２５は他に、各種高誘電材料膜や、導電体ドットを含有する絶縁膜を用いてもよい。
【００８０】
その後、ｐ型不純物注入を行い、拡散領域を形成するが、この時に、図１５に示すように上記第６実施形態に倣い、フォトレジストマスクを設けて注入することにより、ゲート電極８０５の片側にはチャネル幅の広い拡散領域（Ｂ）８０６（チャネル幅Ｗｂ：８１１）、もう片側にはチャネル幅Ｗａの狭い拡散領域（Ａ）８０７（チャネル幅Ｗａ：８１２）を設ける。チャネル幅Ｗｂの広い拡散領域（Ｂ）８０６と、チャネル幅Ｗａの狭い拡散領域（Ａ）８０７は、以上の説明のように、書込み時の注入領域と消去時の注入領域を合致させるように、チャネル領域の形状を設計する。これにより書込み時の注入領域と消去時の注入領域を合致させることができる。一般的に、絶縁基板上に形成した半導体層は、半導体基板上に形成した半導体記憶装置に比べて、書換え時の電荷中和が困難であり、これが書換え劣化の原因となっている。しかし本発明により、書込み時の注入領域と消去時の注入領域を合致させるように、チャネル領域の形状を形成できるので、書換え時の電荷中和が可能になる。
さらにここで、図１５の平面図に示すように、本実施形態では、拡散領域（Ａ）８０７と同じ側に、半導体層８０８と同じｎ型で、不純物濃度が濃い、ボディコンタクト領域８３６が設けられている。このボディコンタクト領域８３６上には、ボディ電位制御のためのコンタクトプラグが設置されている（拡散領域（Ｂ）８０６、拡散領域（Ａ）８０７上にも当然コンタクトプラグが設置されるが、ここでは図示略）。このボディコンタクト領域８３６も、拡散領域形成同様、周知のリソグラフィ技術と注入技術により、簡単に設けることができる。
【００８１】
本実施形態の記憶装置の動作は、上記各実施形態に倣って行うが、特に本実施形態はｐ型デバイスとして形成されているため、上記各実施形態とは印加電圧を逆のバイアスにすることで、動作させることができる。すなわち、書込み動作に関しては、ソースとなる拡散領域（Ｂ）８０６を基準電位とした場合、拡散領域（Ａ）８０７に例えば−６〜−１５Ｖの書込みドレイン電圧、ゲート電極８０５に例えば−６〜−１８Ｖの書込みゲート電圧、ボディコンタクト領域８３６には例えばソースと同じ基準電位を印加することで、行うことができる。消去動作に関しては、ボディコンタクト領域８３６を基準電位とした場合、拡散領域（Ａ）８０７に負の消去電圧（例えば−８〜−１５Ｖ）、ゲート電極８０５に正の消去電圧（例えば５〜２０Ｖ）を印加することで行うことができる。読出し動作は、拡散領域（Ａ）８０７をソースとし、これを基準電位とした場合、ドレインとなる拡散領域（Ｂ）８０６へ例えば−４Vの読出しドレイン電圧、ゲート電極８０５に例えば−４Vの読出しゲート電圧を印加することで行うことができる。読出し時のボディコンタクト領域８３６は、フローティングとしてもよいが、ソースと同じ基準電位などの適当な電圧を印加することで、より安定した読出し動作を行うことができる。
【００８２】
本実施形態では、薄膜トランジスタ型の不揮発性メモリセルとなっているが、特に書込み動作時には大量のホットキャリアが発生するため、この発生キャリアによる誤動作や書込み効率低下を防ぐためにも、ボディコンタクトを設け、ボディ電位を制御することが好ましい。ここで、本実施形態では、書込み時にドレイン領域として機能する拡散領域（Ａ）８０７と同じ側にボディコンタクト領域８３６を設けていることが利点となっており、書込み時にドレイン領域近傍で発生したホールは、空乏状態にあるゲート電極８０５下の半導体層８０８を長距離に渡って移動する必要なく、近くのボディコンタクト領域８３６から効率よく排出されていくため、ボディ電位の変動を抑えることができ、素子間バラツキを抑え、安定した書込み動作が可能となる。と同時に、チャネル幅の小さい拡散領域（Ａ）側にボディコンタクト領域８３６を設けているためにレイアウト上もコンパクトに収めることができ、高密度にレイアウトできる省スペースのメリットもある。
【００８３】
ここで、拡散領域（Ａ）８０７と、ボディコンタクト領域８３６の間には、書込み時に高い電圧差が接合に対し逆方向にかかるが、本実施形態では単結晶基板を用いていないことから、両者を若干離して設置し、間に薄いｎ型領域８３１を挟む構造が、より好ましい。ボディコンタクト領域８３６と拡散領域（Ａ）８０７とを直接に隣接させるよりも、このように間に薄いｎ型領域８３１を挟む方が、逆方向リーク電流を低く抑えることができ、消費電力を抑えることができる。
さらに、図１５に示すように、ボディコンタクト領域８３６は、ゲート電極８０５端に届くように配置してもよい。この構造により、バンド間トンネルを用いた消去を行う際、ゲート電極８０５に印加した負電圧によって、ボディコンタクト領域８３６からゲート電極８０５下にホールが流れ込み蓄積層が形成され、キャリアが発生する部位からボディコンタクト領域８３６に到るまでの低抵抗な電流経路が出来るので、安定した高速な消去が可能となる。
【００８４】
一般的に、絶縁基板上に半導体記憶装置を形成する場合、半導体層８０８の結晶性や、半導体層８０８と絶縁膜８０２の界面状態が、単結晶半導体基板を用いる場合に比較して良好でないため、チャネル中でのキャリア散乱が起こりやすく、ドレイン領域端以外、例えばチャネル途中においてもホットキャリアが発生しやすい傾向がある。このため、書込み時に比較的広範囲にキャリアが注入されてしまい、書換え後の電荷残りによる書換え劣化が、単結晶基板を用いる場合よりも大きな問題となりうる。読出し時にもホットキャリアが発生しやすく、読出しディスターブが大きな問題になりうる。特に廉価なガラス基板等を用いる場合には、製造コストが下げられるメリットがある反面、高温プロセスを適用できないので、半導体層の結晶状態や絶縁膜との界面状態を良好にするのが難しく、これらの問題が顕在化しやすい傾向にある。
しかし、これらの問題点は、上述した本実施形態の技術によって、非常に効果的に抑制することができる。つまり、書込み時にはドレイン領域側のチャネル幅を小さくすることでドレイン領域端以外の領域の横方向電界を緩和し、電荷注入をドレイン領域端に局在化させることができるので、書換え劣化の防止に大きな効果がある。読出し時にはソース領域端のチャネル幅を小さくすることで、ソース領域端以外の横方向電界を緩和し、読出しディスターブを防ぐ。
【００８５】
また、絶縁基板上に形成したデバイスは、特性バラツキが比較的大きくなるため、書込み時に同じ電圧条件を印加しても、デバイスによって内部の電界の分布が異なり、電荷が注入される位置がばらついて、これも書換え時電荷残りによる書換え劣化の原因になりうる。この点に関しても、本実施形態の技術により、書込み時の横方向電界がドレイン領域端に集中され、電荷注入位置ばらつきを抑えることができるので、高歩留まりが実現できる。
なお、本実施形態は、電荷蓄積絶縁膜８２５を電荷の蓄積に用いたが、第１実施形態のようにフローティングゲート構造とすることもできる。ただし、上記第２実施形態でも述べたように、第一の絶縁膜や第二の絶縁膜の一部に電荷のリークパスが生じた場合、フローティングゲート構造では蓄積電荷がすべて流出してしまう可能性があるが、絶縁膜を電荷蓄積膜８２５として用いた場合、全電荷が一度に流出することがない。特に本実施形態のように耐熱性の低い基板を用いる場合には、高温の製造プロセスを用いることができないため、電荷蓄積部を外部から遮断する第一の絶縁膜８０２及び第二の絶縁膜８０４として、高密度で絶縁性の高い膜を形成することができない場合がある。この場合には、上記のような電荷リークパスが生じる可能性もより高くなるため、絶縁膜を電荷蓄積膜８２５として用いた方が、電荷の長期保持の面で有利であり、とりわけ好ましい。
また、本実施形態では電荷蓄積部をゲート電極の下に設けたが、第３実施形態のように電荷蓄積部をサイドウォール状にしてもよい。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態の半導体記憶装置のメモリセル部の概略断面図である。
【図２】本発明の第１実施形態の半導体記憶装置のメモリセル部の概略平面図である
【図３】本発明の第１実施形態の半導体記憶装置の構成を表す概略図である。
【図４】本発明の第２実施形態の半導体記憶装置のメモリセル部の概略断面図である。
【図５】本発明の第２実施形態の半導体記憶装置のメモリセル部の書込み状態の概略断面図である。
【図６】本発明の第３実施形態の半導体記憶装置のメモリセル部の概略断面図である。
【図７】本発明の第３実施形態の半導体記憶装置のメモリセル部の書込み状態の概略断面図である。
【図８】本発明の第４実施形態の半導体記憶装置のメモリセル部の概略断面図である。
【図９】本発明の第５実施形態の半導体記憶装置のメモリセル部の概略平面図である
【図１０】本発明の第６実施形態の半導体記憶装置のメモリセル部の概略平面図である
【図１１】本発明の第６実施形態の半導体記憶装置のメモリセル部のソース・ドレイン領域形成用フォト工程を表す概略平面図である
【図１２】本発明の第６実施形態の半導体記憶装置のメモリセルアレイ部の概略平面図である
【図１３】本発明の第６実施形態の半導体記憶装置のメモリセルアレイ部の概略平面図である
【図１４】本発明の第８実施形態の半導体記憶装置のメモリセル部の概略断面図である。
【図１５】本発明の第８実施形態の半導体記憶装置のメモリセル部の概略平面図である
【図１６】従来の半導体記憶装置の概略断面図である。
【図１７】従来の半導体記憶装置の書込み動作を表す概略断面図である。
【図１８】特許文献１の半導体記憶装置の概略平面図である。
【符号の説明】
【００８７】
１００  素子分離領域
１０１  シリコン基板
１０２  第一の絶縁膜
１０３  フローティングゲート
１０４  第二の絶縁膜
１０５  ゲート電極
１０６  拡散領域（Ｂ）
１０７  拡散領域（Ａ）
１０８  チャネル領域
１１５  メモリセル
２２５  電荷蓄積絶縁膜
２２６  蓄積電荷
２２７  書込みによって電荷が蓄積される領域
２２８  書込みによって電荷が蓄積されない領域
３２５  電荷蓄積絶縁膜
３２６  蓄積電荷
３２７  ゲート絶縁膜
３２８  第一の絶縁膜
３２９  第二の絶縁膜
４３０  低濃度ｎ型領域
５０８ａ  チャネル幅Ｗａの領域
５０８ｂ  チャネル幅Ｗｂの領域
５０８ｃ  チャネル幅がＷｂからＷａへ連続的に減少する領域
６０６  拡散領域（Ｂ）
６０７  拡散領域（Ａ）
６３１  ソース・ドレイン不純物注入がなされていない半導体基板表面
６３２  ソース・ドレイン不純物注入用フォトレジストマスク開口部
７０５  ゲート電極（ワード線）
７０６  拡散領域（Ｂ）
７０７  拡散領域（Ａ）
７０７ｂ  共通拡散領域
７３３  コンタクトプラグ
７３４  拡散領域（Ｂ）同士を紙面横方向に接続するビット線
７３５  拡散領域（Ａ）同士を紙面横方向に接続するビット線
８０１  絶縁性基板
８０２  第一の絶縁膜
８０４  第二の絶縁膜
８０５  ゲート電極
８０６  拡散領域（Ｂ）
８０７  拡散領域（Ａ）
８０８  半導体層
８１１  拡散領域（Ｂ）とゲート電極とが面する部分のチャネル幅Ｗｂ
８１２  拡散領域（Ａ）とゲート電極とが面する部分のチャネル幅Ｗａ
８３１  ソース・ドレイン不純物注入及びボディコンタクト注入がなされていない半導体基板表面
８３２  ボディコンタクト用高濃度領域
１００１  読出しドレイン電圧制御回路
１００２  書込みドレイン電圧制御回路
１００３  ワード線制御回路
１００４  選択回路
【図１】
0005186190.tif 000002
【図２】
0005186190.tif 000003
【図３】
0005186190.tif 000004
【図４】
0005186190.tif 000005
【図５】
0005186190.tif 000006
【図６】
0005186190.tif 000007
【図７】
0005186190.tif 000008
【図８】
0005186190.tif 000009
【図９】
0005186190.tif 000010
【図１０】
0005186190.tif 000011
【図１１】
0005186190.tif 000012
【図１２】
0005186190.tif 000013
【図１３】
0005186190.tif 000014
【図１４】
0005186190.tif 000015
【図１５】
0005186190.tif 000016
【図１６】
0005186190.tif 000017
【図１７】
0005186190.tif 000018
【図１８】
0005186190.tif 000019