(57)【特許請求の範囲】
【請求項１】
ショットキー・バリヤ・デバイスを製造するための方法であって、
（ａ）第１のタイプの導電性を有している半導体基板上にゲート絶縁物層を形成するステップと、
（ｂ）前記絶縁物層の上にポリシリコン・ゲート層を蒸着するステップと、
（ｃ）リング形状の第１のマスクによって前記ポリシリコン・ゲート層の選択された部分をマスクするステップと、
（ｄ）前記ポリシリコン層のマスクされていない部分をエッチングしてリング形状の周辺ポリシリコン・ゲートを形成し、それにより前記周辺ポリシリコン・ゲートの内部にショットキー・バリヤ領域、および前記周辺ポリシリコン・ゲートの外側を囲んでいるガード・リング領域を画定するステップと、
（ｅ）第２のマスクによって前記周辺ポリシリコン・ゲートの内部のショットキー・バリヤ領域をマスクするステップと、
（ｆ）第２の導電性タイプの不純物をガード・リング領域の中に注入してｐ‐ｎ接合ガード・リングを形成するステップと、
（ｇ）前記第２のマスクを取り除くステップと、
（ｈ）前記ｐ‐ｎ接合ガード・リング上に酸化物層を形成するステップと、
（ｉ）前記酸化物層の中に窓を形成し、前記ショットキー・バリヤ領域を露出させるステップと、
（ｊ）前記ショットキー・バリヤ領域の中にショットキー・バリヤを形成するステップとを含む方法。
【請求項２】
請求項１に記載の方法において、前記基板がシリコンである方法。
【請求項３】
請求項２に記載の方法において、前記ショットキー・バリヤがシリサイドによって形成される方法。
【請求項４】
請求項３に記載の方法において、前記シリサイドが金属電極でカバーされる方法。
【請求項５】
請求項４に記載の方法において、前記ポリシリコン・ゲートの一部分がシリサイド化される方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、ショットキー・ダイオードおよびその製造のための方法に関する。特に、本発明は、ガード・リングが改善されているショットキー・ダイオードに関するものである。
【背景技術】
【０００２】  ショットキー・ダイオードは、増幅器、受信機、制御および誘導システム、電力および信号の監視、およびＲＦ回路における整流器およびクランプとしてなど、電子システムにおいて広く使用されている。商用の応用としては、放射線検出器、画像装置、および有線および無線の通信製品などがある。高周波ショットキー・ダイオードは、ＧａＡｓデバイスの可能性があり、個別装置であることが多い。ＲＦショットキー・ダイオードはシリコンの集積回路の中に集積化することができるシリコン・デバイスとすることもできる。【０００３】  漏れ特性を改善するために、高性能のショットキー・ダイオードは、接合ガード・リング付きで提供される。これらのデバイスは順方向および逆方向のバイアスの両方において卓越した降伏特性を提供する。従来の接合ガード型ショットキー・ダイオードの構造は、半導体（通常はシリコン）の中にリング形状のｐ‐ｎ接合を埋め込み、酸化物成長および／または蒸着によって酸化物の表面層を形成し、その酸化物層の中に窓を開け、その上にショットキー・バリヤ金属をブランケット蒸着することによって製造される。この方法の変形版が提案されてきたが、通常はそれらはショットキー金属接触を形成するのに先立ってガード・リングを生成する。米国特許第３，６９４，７１９号および４，６０７，２７０号を参照されたい。従来技術のショットキー・ダイオードは比較的大きいので、ショットキー・バリヤの窓を形成するためのマスクのアラインメントは重要ではなかった。そのガード・リングの内部の窓のセンターリングが正確でなくても許される。
【発明が解決しようとする課題】
【０００４】  この製造方法には欠点がある。例えば、ｐ‐ｎ接合のガード・リングの内部でのショットキー・バリヤの窓のミスアラインメントによって、そのｐ‐ｎ接合のガード・リングの内部のショットキー・バリヤ・ウィンドウが漏れを生じるか、あるいはガード・リングが狭くなっている場合にブレークダウンを起こす可能性がある。この潜在的な問題を解決するためにガード・リングを大きくすることは、そのデバイスに対して必要な面積を増加させる。従来の製造方法のこれらの制限は、新規な製造の要求およびＩＣ設計の要求を満足するためにＩＣデバイスのサイズが縮小されるにつれて、より必然的となる。デバイスの物理的サイズを縮小することはコストおよび性能の面での重要な１つの問題である。動作周波数が増加するにつれて、浮遊容量または寄生容量が必然的に増加する。ゲートされた構造を使用することによって、通常の順方向バイアスの状態でガード・リングを切り離す。これは少数キャリヤの注入をなくし、したがって、デバイスがオフになるのが速く、それ故、高速の切換速度を提供するが、これらのデバイスのサイズを歩留まりおよび性能と妥協せずに縮小することができるプロセス機能を開発する必要性が残っている。
【課題を解決するための手段】
【０００５】  本発明者は、ガード・リングとショットキー・バリヤとの間隔を正確に制御することができるｐ‐ｎ接合ガード型ショットキー・ダイオードのデバイス構造およびそれを製造するための方法を開発した。その方法の重要な要素は、１９９９年３月１９日付けの本発明者の米国特許出願第０９／２７３，２９９号の中で原理的に説明されて特許が請求されている種類のゲート型ガード・リングの構造の使用である。本発明による分散型ガード・リング構造は、ショットキー・バリヤとｐ‐ｎ接合ガード・リングとの間の間隔を制御するためにＭＯＳゲートを使用する。そのゲートは、先ず最初にプロセスの中で形成され、そしてショットキー・バリヤに関してガード・リング上にｐ‐ｎ接合を登録するためのセルフアラインメント・ツールとして使用されている。
【発明を実施するための形態】
【０００６】  図１（ａ）は、１１で示されている半導体基板の部分による従来のｐ‐ｎ接合ガード型ショットキー・ダイオードを示している。その従来の構造はフィールド酸化物１４と、ショットキー・バリヤ領域１７をカバーしていて図に示されているようにフィールド酸化物のエッジの上に伸びている金属接触１５と、ｐ‐ｎ接合ガード・リング１３とを含む。「リング」という用語は従来から使用されており、ここではショットキー・バリヤを取り囲む構造を記述するために使用されている。いくつかの実施形態においては、それは円形であってよいが、実際の実施形態は多角形（通常は四辺形）の形状である傾向がある。これは図１（ｂ）の平面図の中で見られ、それから、図１（ａ）は、図１（ｂ）の１‐１に沿って切断した断面図であり、その場合は、ショットキー・バリヤのアクティブ領域が１７で示され、接合ガード・リングが１３で示されている。この図の中の実際のガード・リングは金属接触の下にあり、その構造の詳細は図１（ａ）の中でより簡単に理解することができるだろう。ショットキー・バリヤは通常はシリサイド層（明確化のためにここでは示されていない）によって形成される。
【０００７】  ゲートされたガード・リングの目的は、漏れ制御およびショットキー・バリヤの下のカソード領域の中へのガード・リングの接合からのキャリヤの注入を減らすことの両方である。したがって、ガード・リングおよびショットキー・バリヤはガード・リングの周辺全体にわたって分離されている。ガード・リングがショットキー・バリヤから隔てられているので、そのデバイスはオンにされず、したがって、アクティブ・バリヤ領域（カソード領域）の下の少数キャリヤの注入を減らしている。逆バイアスの場合、ガード・リングとショットキー・バリヤとの間のゲートされた領域によって、鋭いエッジの部分のブレークダウンが発生する前に、このゲートされた領域を通して空乏領域または反転領域が伸びることができる。したがって、そのデバイスの実際の降伏特性は、図１（ａ）および図１（ｂ）の従来のガード・リングの特性に類似している。
【０００８】  この概念を使用しているゲートされたガード・リング構造が図２（ａ）および図２（ｂ）に示されている。図２（ａ）を参照すると、ショットキーの金属接触２６の下に形成されたショットキー・バリヤ２３から空間的に隔てられているｐ‐ｎ接合ガード・リング２２が示されている。ＭＯＳゲートがこれらの要素の間の空間を占める。ＭＯＳゲートはゲート絶縁物２７と、ポリシリコンであることが好ましい金属ゲート２８とを含む。
【０００９】  図２（ａ）は、図２（ｂ）の３‐３に沿って切断した断面図である。動作において、ＭＯＳゲート２８の下の基板の部分は、バイアスが電極２６に印加されると反転する。これは実質的に低い逆バイアスにおいてガード・リングの延長を形成し、したがって、ｐ‐ｎ接合ガード・リングとショットキー接合との間の空乏層がショットキー接合の鋭いエッジのブレークダウンの前に形成され、そして漏れおよび降伏電圧を制御するのに役立つ。
【００１０】  図２（ａ）および図２（ｂ）に示されている構造の重要な１つの利点は、そのＭＯＳゲートがセルフアラインのプロセスを使用してデバイスを製造するための効果的な手段を提供することである。これによって、ガード・リングと、ショットキー金属接触との間の正確な制御が、その接触の周辺全体にわたって可能である。本発明のセルフアライン型製造プロセスが図３〜図１６に関して説明される。
【００１１】  図３を参照すると、通常はシリコンである基板３１が、ショットキー・デバイスの場所として窓３３を形成するために既にパターン化されているフィールド酸化物３２を伴って示されている。この窓は、必要な場合、基板３１の中の相補型のタブを形成するための他の既知のステップと組み合わせて使用することができる。従来のＭＯＳゲート酸化物３４が図４に示されているように窓３３の中に露出しているシリコン基板上に成長され／蒸着される。酸化物層を形成するためのこのステップまたは以下のステップにおいて、半導体上の層は、熱成長によって、あるいは蒸着によって、あるいはその両方の組合せによって形成することができることを理解することができるだろう。他の絶縁層、例えば、窒化シリコンまたは絶縁材料の組合せも置き換えることができる。
【００１２】  図５によって表されているこのシーケンスにおける次のステップは、その構造の上にシリコン層３６をブランケット蒸着するステップである。この層が従来のリソグラフィを使用してパターン化されて図６に示されているようにＭＯＳのポリシリコン・ゲート３８が形成される。パターン化されたゲート３８の下にはないゲート絶縁物層の部分（図４における３４）がこの段階において取り除かれているが、必要な場合は残すことができ、そしてそのゲート絶縁層を通して以下に説明されるイオン注入を行うことができる。次に、図７を参照すると、イオン注入されたマスク４１がＭＯＳゲートの境界の内部の開口部の上に形成される。そのマスクは従来のフォトリソグラフィック・マスクであることが好ましいが、酸化物のハード・マスクも使用することができる。基板の露出された領域に図８の中で４３によって表されている不純物がイオン注入され、従来のイオン注入アニールによって駆動されて活性化される。このイオン注入および駆動がｐ‐ｎ接合ガード・リング４５を形成する。
【００１３】  必要な場合、ゲート構造は軽くドーピングされたドレーン（ＬＤＤ）を備えることができ、ＬＤＤは、当業者であれば周知のように、軽いイオン注入に続いて、酸化物蒸着およびエッチング、およびより重いソース／ドレーンのイオン注入による側壁スペーサの形成を必要とする。簡単のため、このオプションは示されていない。
【００１４】  図示されているシーケンスについて説明すると、フォトマスク４１が剥がされ、図９に示されているようにブランケット酸化物層４７が蒸着される。図１０を参照すると、酸化物層４７がＭＯＳゲートの境界内にある酸化物層の部分、およびポリシリコン・ゲートのエッジの上にある酸化物層の一部分を露出させるために、リソグラフィック・マスク４９でマスクされる。このマスキングのステップのためのマスクのアラインメントは重要ではないことを理解することができるだろう。次に、図１１に示されているようにデバイスの中央領域がエッチングされ、基板のショットキー金属接触領域５１、およびＭＯＳゲートの周辺エッジ部分５２が露出される。任意の適切なエッチング・ステップを使用することができるが、その構造はＲＩＥを使用してエッチングされることが好ましい。プロセスのこの段階において、領域５１が露出された状態で、必要であれば、バリヤを低めるイオン注入を実行することができる。
【００１５】  パターン化された酸化物層４７を、その場所に残し、金属層５５を形成するシリサイドが、図２（ｂ）に示されているようにその構造の上にブランケット蒸着される。図１３を参照すると、基板および金属層を形成しているシリサイドが加熱されてＭＯＳ電極の境界の内部の基板表面においてシリサイドのショットキー・バリヤ層５６を形成する。ポリシリコン・ゲートのエッジ部分５７が、その同じステップにおいてシリサイド化される。
【００１６】  次に、金属接触層６１が図１４に示されているように蒸着され、図１５に示されているように、マスク６２を使用してパターン化される。マスクされた構造がＲＩＥを使用してエッチングされ、図１６に示されているようにショットキーの金属接触６４が形成される。
【００１７】  前述されたように、好ましいケースにおける基板はシリコンであり、ショットキー・バリヤは、サリサイド・プロセスとして当業者であれば周知のセルフアライン型のシリサイド技法によって形成されることが好ましく、シリサイドを形成している金属、例えば、Ｐｔ、Ｐｄ、Ｃｏ、Ｔａ、Ｔｉ、Ｗが、図１２によって表されているステップにおいてウェーハ上にブランケット蒸着される。酸化物窓の中のシリコン基板（またはエピタキシャル・シリコン）と接触するブランケット蒸着された金属の部分は、加熱によってシリサイドに変わり、酸化物を覆っている反応しなかった金属が既知の技法によって選択的に除去される。図１６の中の金属電極６４は、Ｔｉ‐Ｐｄ‐Ａｕなどの従来の任意の接触材料であってよいが、好適にはアルミニウムが好ましい。その金属接触はシリサイド５６（図１３）のように窓に対してセルフアラインされず、酸化物のエッジの上に、そして少なくともＭＯＳゲートのエッジの上に、図示されているようにゆっくり広がる。基板３１の中の不純物レベルは、逆バイアスが電極６４に印加された時にＭＯＳゲートの下の基板の部分が反転するようなレベルである。この反転領域が低い逆バイアスにおいてガード・リングの延長を形成し、したがって、ｐ‐ｎ接合ガード・リングとショットキー接合との間の空乏領域の接続が、ショットキー接合のシャープ・エッジ・ブレークダウンの前に形成され、漏れおよび降伏電圧を制御するのに役立つ。
【００１８】  図２（ａ）および図２（ｂ）によって作られる代表的なデバイスには、次のような特徴がある。基板２１は、５Ｅ15上／ｃｍ3までドーピングされたｎ型エピタキシャル・シリコンである。シリサイド２３は約６００μｍ2の面積の白金シリサイドである。ガード・リング２２は４Ｅ16／ｃｍ3までｐ型（ボロン）ドーピングされ、幅が１〜１０μｍ、例えば、約２．０μｍである。フィールド酸化物３２（図３）は、１０００オングストロームのＳｉＯ2上の１０００オングストロームのＳｉ3Ｎ4である。金属電極２６は、０．５〜２．０μｍの範囲の、例えば、約１．１μｍの厚さの複合層ＴｉＮ／Ａｌ／ＴｉＮである。ポリシリコン・ゲートの幅は、好適には０．３〜２．０μｍの範囲内であることが好ましい。ここではポリシリコンを指定しているが、それは他のゲート材料、例えば、アモルファス・シリコンまたは他の無反応性ゲート材料を除外することを意図するものではない。
【００１９】  図２（ａ）および図２（ｂ）のデバイス構造は、一般的な用語では周辺がＰGであるｐ‐ｎ接合ガード・リングによって囲まれている周辺ＰSのショットキー・バリヤを有するデバイスとして表現することができ、周辺ＰGは本質的にその長さ全体を通じてＭＯＳゲートによって周辺ＰGから横方向に隔てられている。
【００２０】  ここでの、そして特許請求範囲の中での基板は、バルク半導体ウェーハを指すこと、あるいはエピタキシャル半導体層を有する半導体ウェーハを指すことができることは、当業者であれば理解することができるだろう。ここではおおむねシリコン・デバイスに関して説明されているが、他の半導体接合デバイス、例えば、ＧａＡｓ、または他のIII‐Ｖ族の２成分、３成分、または４成分の複合体も、本発明の原理に従って処理することができる。
【００２１】  本発明の各種の追加の変更が当業者であれば思いつくことができるだろう。本発明の原理に基本的に頼る本明細書の特定の内容からのすべての偏位および、それにより技術が進歩したそれらの等価物が、記載され請求されている本発明の範囲内にある。
【図面の簡単な説明】
【図１】  （ａ）は従来のｐ‐ｎ接合ガード・リングによるショットキー障壁ダイオードの、（ｂ）のライン１‐１に沿って切断した断面であり、（ｂ）は（ａ）のデバイスの平面図である。
【図２】  （ａ）は本発明の１つの実施形態によるゲート型ｐ‐ｎ接合ガード・リングを有するショットキー障壁ダイオードの、（ｂ）のライン３‐３に沿って切断した断面であり、（ｂ）は（ａ）のデバイスの平面図である。
【図３】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図４】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図５】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図６】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図７】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図８】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図９】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図１０】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図１１】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図１２】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図１３】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図１４】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図１５】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図１６】  本発明のセルフアライン型分布ガード・リング・ショットキー障壁ダイオードの製造のためのプロセスを表している。
【図１】
0005321933.tif 000002
【図２】
0005321933.tif 000003
【図３】
0005321933.tif 000004
【図４】
0005321933.tif 000005
【図５】
0005321933.tif 000006
【図６】
0005321933.tif 000007
【図７】
0005321933.tif 000008
【図８】
0005321933.tif 000009
【図９】
0005321933.tif 000010
【図１０】
0005321933.tif 000011
【図１１】
0005321933.tif 000012
【図１２】
0005321933.tif 000013
【図１３】
0005321933.tif 000014
【図１４】
0005321933.tif 000015
【図１５】
0005321933.tif 000016
【図１６】
0005321933.tif 000017