(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置において、
複数のメモリセルと、
前記複数のメモリセルに書き込まれるデータが入力されるライトバッファーと、
前記ライトバッファーに入力されたデータを検索して、前記複数のメモリセルに同時にプログラムされるデータのビット数を決めるカウント回路と、
前記データに応じて前記複数のメモリセルに書き込み電圧を提供する書き込み回路と、
前記書き込み回路に制御用の電圧Vpbを出力する電圧レギュレーターと、を備え、
前記電圧レギュレーターの出力にダミー電流回路を接続して、書き込みのビット数に応じて前記ダミー電流回路のダミー電流量を制御して、前記電圧レギュレーターの書き込み回路への電流供給量を前記書き込みのビット数に寄らず一定に制御し、前記制御用の電圧Vpbが一定の電圧となるようにする、ことを特徴する不揮発性半導体メモリ装置。
【請求項２】
請求項１に記載の不揮発性半導体メモリ装置において、
前記ダミー電流回路では、前記ビット数に応じた数の入力信号WENが入力される、ことを特徴とする不揮発性半導体メモリ装置。
【請求項３】
請求項１に記載の不揮発性半導体メモリ装置において、
前記ダミー電流回路には、前記カウント回路からの出力WDCOUNTが入力され、前記入力信号WENを制御する、ことを特徴する不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係り、より詳細には、基準となる電圧を供給するための電圧レギュレーターを備えるフラッシュメモリ装置などに関するものである。
【背景技術】
【０００２】
半導体メモリ装置は、データを貯蔵しておいて必要時に取り出して読み出すことができる記憶装置であり、揮発性メモリのＲＡＭ（Random Access Memory）と不揮発性メモリのＲＯＭ（Read Only Memory）とに区別される。また、ＲＡＭには、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）などがあり、ＲＯＭには、フラッシュメモリ装置、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、ＥＥＰＲＯＭ（Electrically EPROM）などがある。
【０００３】
ＲＯＭのひとつにフラッシュメモリ装置があり、これは消費電力が少なく、情報の入出力が自由であるので、デジカメ、携帯電話、ＰＤＡなどの移動機器に適する。また、フラッシュメモリ装置は、メモリセルアレイの構造によって、ＮＡＮＤ型とＮＯＲ型に大きく区別され、ＮＡＮＤフラッシュメモリ装置は、主にＵＳＢ貯蔵装置、ＭＰ３プレーヤーなどに使用されるデータ貯蔵型メモリ装置であり、一方、ＮＯＲフラッシュメモリ装置は、コード貯蔵型メモリ装置として、処理速度が速くて高速データ処理を要する移動電話端末機などに用いられている。
【０００４】
最近、一つのメモリセルにマルチビットのデータを貯蔵することができるＮＯＲフラッシュメモリ装置が開発され、このＮＯＲフラッシュメモリ装置は、ＩＳＰＰ（Incremental Step Pulse Program）方式に応じてプログラム動作を実行し、プログラム速度を高めるためにビットスキャン方式（Bit Scan Method）を使用している。
ビットスキャン方式とは、入力されたデータのうちでデータ「０」を検索して所定のビット数単位で検索されたデータ「０」を同時にプログラムすることを言う。このビットスキャン方式によると、プログラム速度を高めることができ、プログラム時間を短縮することができるという長所がある。
【０００５】
公知の技術文献として、下記の公開特許公報がある。
【特許文献１】特開２００６−２９４２１７号公報
【０００６】
図６は、［特許文献１］に記載されたＮＯＲフラッシュメモリ装置を示す図である。ここで、ＮＯＲフラッシュメモリ装置100は、複数のメモリセル110と、プログラム動作が進行されるのに従って、複数のメモリセル110に共通に連結されているワードラインＷＬに、段階的に増加するステップ電圧を提供するワードライン電圧発生回路105と、複数のメモリセル110に書き込まれるデータが入力されるデータ入力バッファ150と、データ入力バッファ150に入力されたデータを検索して、複数のメモリセル110に同時にプログラムされるデータのビット数を決めるスキャンコントローラ140と、スキャンコントローラ140によって検索されたデータをラッチするスキャンデータラッチ回路130と、スキャンデータラッチ回路130にラッチされたデータに応じて複数のメモリセル110のビットラインに書き込み電圧を提供する書き込みドライバ回路120とを備え、スキャンコントローラ130は、各々のステップ電圧がワードラインＷＬに提供される度に、同時にプログラムされるデータのビット数を可変することができ、同時に書き込みを行うセル数を一定に制御することができる。
【０００７】
図３〜５は、従来のＮＯＲ型フラッシュメモリ装置に係わる図であって、図３は、一般的なドレイン電圧レギュレーター８３を備えたＮＯＲ型フラッシュメモリ装置８０の概略的な構成を示す図であり、図４はドレイン電圧レギュレーター８３の回路図であり、図５は「電圧Ｖpbによって供給される電流Ｉpb」と「書き込みセル数(WDCOUNT：カウント回路の出力信号)」との関係を示す図である。
【０００８】
図３のメモリ装置８０は、行（ワードラインWL0〜WLi）と列（ビットラインBL0〜BLj）とがマトリックスに配列されたメモリセルアレイ８１を備え、このメモリセルアレイ８１には「書き込み回路８４−カウント回路８５−ライトバッファー８６」が直列に連結されている。
また、書き込み回路８４には「昇圧回路８２−ドレイン電圧レギュレーター８３」が直列に連結され、「ドレイン電圧レギュレーター８３」は、昇圧回路８２が発生させた「高電圧Ｖpp」を、ここで要求されるレベルの「電圧Ｖpb」に調整して、これを書き込み回路８４に出力して供給する。
【０００９】
図４は、ドレイン電圧レギュレーター８３を示す回路図である。ドレイン電圧レギュレーター８３は、コンパレータCOMP、PMOSトランジスタPM-1、そしてデバイダとして使用される抵抗Ｒ１、Ｒ０、ライトイネーブル信号ＷＥＮ、ライトイネーブル信号ＷＥＮが入力されるPMOSトランジスタPM２、NMOSトランジスタNM-1、NM-2を含んで構成されている。そして、コンパレータCOMPは、デバイダの出力電圧Ｖdivが基準電圧Ｖrefより高いか低いかを判別し、PMOSトランジスタPM-1は、コンパレータCOMPの判別結果に従って動作する。
【００１０】
図４のドレイン電圧レギュレーター８３において、PMOSトランジスタPM-1は、コンパレータCOMPに連結されたゲートと、PMOSトランジスタPM-2を通して高電圧Ｖppに連結されたドレインとを有し、そのソースは「NMOSトランジスタNMM１−抵抗Ｒ１−抵抗Ｒ０」を通じて接地されている。
ここで、NMOSトランジスタNM-2は、そのゲートがPMOSトランジスタPM-1のソースに連結され、ドレインはPMOSトランジスタPM-2を通して高電圧Ｖppに連結され、ソースは電圧Ｖpbの出力端子に連結されている。
また、PMOSトランジスタPM-2は、ゲートにはライトイネーブル信号ENが入力され、ドレインは高電圧Ｖppに連結されている。
また、NMOSトランジスタMN-1は、PMOSトランジスタPM-1のソースに共通に連結されたドレイン及びゲートと、「抵抗Ｒ1−抵抗Ｒ０」を通じて接地されたソースと、を備える。
【００１１】
図４に示すような従来のＮＯＲ型フラッシュメモリ装置では、書き込みビット数によらず、常に回路は同一の動作を行っている。
図５は、従来のＮＯＲ型フラッシュメモリ装置における、「Ｖpbから供給される電流Ｉpb」と「書き込みセル数(WDCOUNT：カウント回路の出力信号)と」の関係を示す図であるが、これから明らかなように、ビット数と電流とが比例する関係となっている。
【００１２】
しかし実際には、書き込みビット数によって電圧Ｖpbから供給される電流量が異なるため、「Ｖpb」に出力される電圧は異なっている。
例えば、書き込みビット数が１ビットで、同時に書き込みが行われるセル数が１である場合、書き込み時にメモリセルのドレイン・ソースに流れる電流をＩcellとすると、Ｖpbから供給される電流Ｉpbは「Ｉpb＝Ｉcell」となる。
【００１３】
これに対して、書き込みビット数が１６ビットで、同時に書き込みが行われるセル数が１６である場合には、Ｖpbから供給される電流Ｉpbは「Ｉpb＝１６＊Ｉcell」となる。
この場合には、Ｖpbを制御しているトランジスタNMOSトランジスタ素子は、抵抗素子として働くため、書き込みビット数が１ビットよりも１６ビットの場合の方が、供給電流量が大きいため、出力電圧Ｖpbも低くなってしまう、という問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上述のような問題点を解決するためになされたものであり、不揮発性半導体メモリ装置において、ワード(16bit)書き込み時や、ビットスキャン方式を使用する場合でも、ライトバッファー書き込み時の繰り返し書き込みの最後の書き込み時には、書き込みセル数が制御できなくなり、ドレイン電圧レギュレーターの電流供給量がばらついてドレイン電圧の制御性に欠けるという問題点を解決して、メモリセルの印加電圧制御の安定性を高め、レイン電圧の制御性に優れた半導体メモリ装置を提供することを、その目的としている。
【課題を解決するための手段】
【００１５】
（１）不揮発性半導体メモリ装置において、
複数のメモリセルと、
前記複数のメモリセルに書き込まれるデータが入力されるライトバッファーと、
前記ライトバッファーに入力されたデータを検索して、前記複数のメモリセルに同時にプログラムされるデータのビット数を決めるカウント回路と、
前記データに応じて前記複数のメモリセルに書き込み電圧を提供する書き込み回路と、
前記書き込み回路に制御用の電圧Ｖpbを出力する電圧レギュレーターと、を備え、
前記電圧レギュレーターの出力にダミー電流回路を接続して、書き込みのビット数に応じて前記ダミー電流回路のダミー電流量を制御して、前記電圧レギュレーターの電流供給量を一定に制御する制御手段を備える。
【００１６】
（２）(１)の不揮発性半導体メモリ装置において、
前記ダミー電流回路では、前記ビット数に応じた数の入力信号WENが入力される。
請求項２に記載の不揮発性半導体メモリ装置において、
（３）(２)の不揮発性半導体メモリ装置において、
前記ダミー電流回路には、前記カウント回路からの出力WDCOUNTが入力され、前記入力信号WENを制御する。
【発明の効果】
【００１７】
本発明では、不揮発性半導体メモリ装置において、ワード(16bit)書き込み時や、ライトバッファー書き込み時の繰り返し書き込みの最後の書き込み時にも書き込みセル数を制御することが可能になり、ドレイン電圧が一定の電圧およびAC動作を行うようにドレイン電圧レギュレーターを制御することができる。
【発明を実施するための最良の形態】
【００１８】
さて、本発明による不揮発性半導体メモリ装置の実施の形態について、図１、図２を参照して説明する。
図１は、本発明の一実施形態にかかる図であり、ドレイン電圧レギュレーター３０とダミー定電流源(ダミー電流回路)４０を備えたＮＯＲ型フラッシュメモリ装置１００の構成ブロック図である。また図２は、電流供給量を制御するためのダミー定電流源(ダミー電流回路)を含む制御用回路図の一例を示す図である。
【００１９】
図１のフラッシュメモリ装置１００は、行（ワードラインWL0〜WLi）と列（ビットラインBL0〜BLj）とがマトリックスに配列されたメモリセルアレイ１０を備え、このメモリセルアレイ１０には「書き込み回路５０−カウント回路６０−ライトバッファー７０」が直列に連結されている。
また、書き込み回路５０には「昇圧回路２０−ドレイン電圧レギュレーター３０」が直列に連結され、「書き込み回路５０−ドレイン電圧レギュレーター３０」の間には「ダミー定電流源(ダミー電流回路)４０」が介在配置されている。
【００２０】
そして、この「ダミー定電流源(ダミー電流回路)４０」は、ビット数に応じた数の入力信号WEN(ライトイネーブル信号)が入力されるとともに、カウント回路６０からは出力WDCOUNT[3:0](4bit)が入力され、このWDCOUNT[3:0]はデコードされて、入力信号WEN(ライトイネーブル信号)を制御する構成となっている。
【００２１】
次の図２は、本発明の不揮発性半導体メモリ装置において、電流供給量を制御するための制御用回路を示す図であり、「ドレイン電圧レギュレーター３０」と「ダミー定電流源４０」とを含んでいる。
図２の回路図では、PMOSトランジスタ「Ｐ00,Ｐ01,……,Ｐｎ、Ｐ２」、抵抗Ｒ１、NMOSトランジスタ「Ｎ00,Ｎ01,……,Ｎｎ、Ｎ２」を備え、ここではとりわけ、ビット数に応じた数の『「PMOSトランジスタP00−NMOSトランジスタN00」、「PMOSトランジスタP0１−NMOSトランジスタN01」、…………、「PMOSトランジスタPｎ−NMOSトランジスタNｎ」』を、「入力電圧Ｖpp」と「出力電圧Ｖpb」との間に介在配置させて並列接続した構成としている。
【００２２】
図２の回路図において、PMOSトランジスタ「Ｐ00,Ｐ01,……,Ｐｎ」は、一方の電流電極は共通して「出力電圧Ｖpb」に連結されていて、PMOSトランジスタ「Ｐ00,Ｐ01,……,Ｐｎ」の各ゲートには、ライトイネーブル信号「WEN[0],WEN[1],………,WEN[n]」が入力されており、PMOSトランジスタＰ２のゲートにはライトイネーブル信号「WEN」が入力される構成としている。
【００２３】
また、図２の回路図において、昇圧回路２０によって発生させられた高電圧「Ｖpp」はPMOSトランジスタＰ２から入力されてNMOSトランジスタＮ２を通るが、このNMOSトランジスタＮ２は、そのゲートが抵抗Ｒ１を経由してPMOSトランジスタＰ２のソースに連結されているとともに、「NMOSトランジスタN00−Nｎ」のゲートがすべて共通してこのNMOSトランジスタＮ２のゲートに連結された構成となっている。また、直列接続された、PMOSトランジスタＰ２、抵抗Ｒ１、NMOSトランジスタＮ２については、書き込み時にメモリセルのドレイン・ソース間に流れる電流Icellと同じ電流が流れるよう構成される。
【００２４】
このような図２のダミー電流回路を含む制御用回路において、たとえば、書き込みビット数が１６の場合には、「NMOSトランジスタN00,N01,N02,………,N15」からなる全ての並列接続されたダミー電流発生用のNMOSトランジスタを「活性」とする。
また、書き込みビット数が１の場合には、並列接続されたダミー電流発生用のNMOSトランジスタのうち、N00のみを「活性化」させ、残りのNMOSトランジスタを「非活性」とする。
ダミー電流発生用の各NMOSトランジスタが供給する電流はIcellとなるため、ドレイン電圧レギュレーターから供給される電流Ipbは常に一定の電流となり、安定した「電圧Ｖpb」を供給することが可能になる。
【００２５】
本発明では、不揮発性半導体メモリ装置において、「ダミー電流回路のダミー電流量を制御して、電圧レギュレーターの電流供給量を一定に制御する手段」を備えたものであるが、本発明については「最大の電流量を準備しておいて、不要の電流を棄てる手段」を備えたものというように考えることもできる。
また、本発明のダミー電流回路で並列されて用いられる「PMOSトランジスタＰｎ−NMOSトランジスタＮｎ」の数としては、書き込みビット数１６と同数の１６を用いる例を本実施形態において示しているが、必ずしも１６でなくとも本発明の制御手段を実施することは可能であり、制御の精度は順に低下するものの「８、４、２」などの数を用いることもできる。
さらに、本発明については、ビットスキャン方式を用いていない不揮発性半導体メモリ装置においても、適用は可能である。
【００２６】
本発明については、具体的な実施の形態に関して説明してきたが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。
したがって、本発明の範囲は上述の実施の形態に限って決められてはならず、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態にかかるドレイン電圧レギュレーターを備えたフラッシュメモリ装置の構成を示す図である。
【図２】本発明のフラッシュメモリ装置において、ダミー電流回路を含む制御用回路の一例を示す図である。
【図３】従来の一般的なドレイン電圧レギュレーターを備えたＮＯＲ型フラッシュメモリ装置の概略的な構成を示す図である。
【図４】従来のＮＯＲ型フラッシュメモリ装置におけるドレイン電圧レギュレーターの回路図である。
【図５】従来のＮＯＲ型フラッシュメモリ装置において「Ｖpbから供給される電流Ｉpb」と「書き込みセル数(WDCOUNT：カウント回路の出力信号)」との関係を示す図である。
【図６】本出願人による特許文献１に記載されたＮＯＲフラッシュメモリ装置を示す図である。
【符号の説明】
【００２８】
１０    メモリセルアレイ
２０    昇圧回路
３０    ドレイン電圧レギュレーター
４０    ダミー定電流源 (ダミー電流回路)
５０    書き込み回路
６０    カウント回路
７０    ライトバッファー
１００    ＮＯＲ型フラッシュメモリ装置
Ｖpb    出力電圧
Ｖpp    昇圧回路から出力される電圧
ＷＥＮ    入力信号(ライトイネーブル信号)
ＷＤＣＯＵＮＴ    カウント回路からの出力
P00，P01，…，Pn，P2    PMOSトランジスタ
N00，N01，…，Nn，N2    NMOSトランジスタ
Ｒ１    抵抗
【図１】
0005250254.tif 000002
【図２】
0005250254.tif 000003
【図３】
0005250254.tif 000004
【図４】
0005250254.tif 000005
【図５】
0005250254.tif 000006
【図６】
0005250254.tif 000007