(57)【特許請求の範囲】
【請求項１】
一対の電極を有し、前記電極への電圧印加により多値情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、前記第１入出力端子が前記記憶素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置であって、
前記記憶素子において情報の記録が正しく実行されたか否かを確認し、その結果に応じて再記録を行うベリファイ制御手段と、
前記記憶素子に多値情報を記録する際に、前記スイッチング素子の制御端子と前記第２入出力端子との間の電位差のベリファイ制御時の初期値を、多値情報に応じて個別に設定する初期値設定手段と、
前記ベリファイ制御手段による再記録の際に、前記スイッチング素子の制御端子と前記第２入出力端子との間の電位差を、前回の記録のときのそれよりも増加させる電位差変更手段とを備え、
前記電位差変更手段は、前記電位差の増加分を、前記多値情報の各値に対応する抵抗値レベル毎に異なる値とする
記憶装置。
【請求項２】
前記記憶素子は、前記電極間に異なる極性の電圧が印加されることによりその抵抗値が高抵抗状態と低抵抗状態との間で可逆的に変化する不揮発性の可変抵抗素子である
請求項１記載の記憶装置。
【請求項３】
前記初期値設定手段は、前記電位差のベリファイ制御時の初期値を、前記多値情報に対応する抵抗値レベルが大きい場合には小さく、前記抵抗値レベルが小さい場合には大きくなるように設定する
請求項２記載の記憶装置。
【請求項４】
前記初期値設定手段は、前記電位差のベリファイ制御時の初期値を、前記多値情報に対応する抵抗値レベルよりも低いレベルに相当する値に設定する
請求項３記載の記憶装置。
【請求項５】
前記電位差変更手段は、前記電位差の増加分を、電流による前記可変抵抗素子の記録抵抗の変化幅の大小関係に応じて異なる値とする
請求項２記載の記憶装置。
【請求項６】
前記電位差変更手段は、前記電位差の増加分を、電流による前記可変抵抗素子の記録抵抗の変化幅が大きい領域では少なく、記録抵抗の変化幅が小さい領域では多くなるようにする
請求項５記載の記憶装置。
【請求項７】
前記電位差変更手段は、前記スイッチング素子の制御端子に印加する電圧を変更することにより前記電位差を増加させる
請求項１記載の記憶装置。
【請求項８】
前記電位差変更手段は、前記スイッチング素子の第２入出力端子に印加する電圧を変更することにより前記電位差を増加させる
請求項１記載の記憶装置。
【請求項９】
前記スイッチング素子はＭＯＳトランジスタであり、前記電位差変更手段は、前記ＭＯＳトランジスタのゲート・ソース間電圧（ＶＧＳ）を変更する
請求項１記載の記憶装置。
【請求項１０】
前記可変抵抗素子は、前記電極間に、高抵抗層と前記高抵抗層に接してイオン化が容易な金属元素を含有するイオン源層とを有する
請求項２記載の記憶装置。
【請求項１１】
前記可変抵抗素子は、前記電極間に高抵抗層を有し、前記高抵抗層内にイオン化が容易な金属元素を含有する
請求項２記載の記憶装置。
【請求項１２】
前記電極間に電圧を印加すると、前記イオン源層から前記高抵抗層の中にイオン化した前記金属元素が移動して前記可変抵抗素子の抵抗が下がる
請求項１０記載の記憶装置。
【請求項１３】
前記金属元素は、Ｃｕ，ＡｇおよびＡｌのうちの少なくとも１種類の元素である
請求項１０〜１２いずれか記載の記憶装置。
【請求項１４】
前記高抵抗層に接する層内、或いは前記高抵抗層内にＳ，Ｓｅ，ＴｅおよびＯのうち
少なくとも１種類の元素を含む
請求項１０〜１２いずれか記載の記憶装置。
【請求項１５】
一対の電極を有し、前記電極への電圧印加により多値情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、前記第１入出力端子が前記記憶素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置の、前記記憶素子に対して情報の記録が正しく実行されたか否かを確認するベリファイ制御を行い、その結果に応じて再記録を行う情報再記録方法であって、
前記記憶素子に多値情報を記録する際に、前記スイッチング素子の前記制御端子と前記第２入出力端子との間の電位差の前記ベリファイ制御時の初期値を多値情報に応じて個別に設定し、
前記ベリファイ制御による再記録の際に、前記スイッチング素子の前記制御端子と前記第２入出力端子との間の電位差を、前回の記録のときのそれよりも増加させ、かつ前記電位差の増加分を、前記多値情報の各値に対応する抵抗値レベル毎に異なる値とする
情報再記録方法。
【請求項１６】
前記記憶素子は、前記電極間に異なる極性のパルス電圧が印加されることによりその抵抗値が高抵抗状態と低抵抗状態との間で可逆的に変化する不揮発性の可変抵抗素子である
請求項１５記載の情報再記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子およびスイチッング素子を有するメモリセルを備えた記憶装置に係り、特にベリファイ制御により再記録を行う記憶装置および情報再記録方法に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、高速動作の可能な高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。しかし、ＤＲＡＭにおいては、電子機器に用いられる一般的な論理回路や信号処理回路などと比較して製造プロセスが複雑なため、製造コストが高いという問題がある。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作を行う必要がある。
【０００３】
そこで、電源を切っても情報の消えない不揮発性メモリとして、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）や、ＭＲＡＭ（Magnetoresistive Random Access Memory ；磁気記憶素子）などが提案されている。これらのメモリでは、電力を供給しなくても書き込んだ情報を長時間保持し続けることが可能であり、また、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減させることができる。しかし、ＦｅＲＡＭにおいては微細化が容易でないという問題があり、ＭＲＡＭにおいては書込み電流が大きいという問題があった（例えば、非特許文献１）。
【０００４】
そこで、データの書込み速度の高速化に適したメモリとして、図１６および図１７に示したような新しいタイプの記憶装置が提案されている。
【０００５】
図１６はこの記憶装置のメモリセル１００を表したものである。このメモリセル１００は、図１７に断面構造を表した可変抵抗素子１１０と、ＭＯＳトランジスタ１２０（スイッチング素子）とを備えている。可変抵抗素子１１０は、電極１１１、イオン源層１１２、高抵抗層１１３および電極１１４を積層して形成されたものである。電極１１１はビット線ＢＬＲ、電極１１４はＭＯＳトランジスタ１２０の一方の端子にそれぞれ電気的に接続されている。ＭＯＳトランジスタ１２０の他方の端子はビット線ＢＬＴ、ＭＯＳトランジスタ１２０のゲートはワード線ＷＬにそれぞれ電気的に接続されている。
【０００６】
この記憶装置では、イオン源層１１２から高抵抗層１１３に向かって電流が流れるように電極１１４および電極１１１に電圧を印加すると、高抵抗層１１３が低抵抗に変化してデータが書き込まれる。逆に、高抵抗層１１３からイオン源層１１２に向かって電流が流れるように電極１１４および電極１１１に電圧を印加すると、高抵抗層１１３が高抵抗に変化してデータが消去される。
【０００７】
このような記憶装置では、従来の不揮発性メモリ等と比較して、単純な構造でメモリセルを構成することができるため素子のサイズ依存性がなく、かつ、大きい信号を得ることができるためスケーリングに強いという特長を有する。また、記録電流や記録電圧を制御することにより多値記録、すなわち一つのメモリセルに対して３ビット以上のデータを記憶することが可能という大きな利点を有する（特許文献１）。
【非特許文献１】日経エレクトロニクス，２００７．７．１６号，ｐ．９８
【特許文献１】特開２００５−２３５３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した新しいタイプの記憶装置において多値記録を行うためには、単値記録以上に、メモリセルの抵抗値を特定の狭い範囲に制限する必要があり、セル毎の書き込み動作毎に抵抗値を適正に調整する必要がある。その手法としては、ベリファイ読み出しと再書き込みを組み合わせた方法（以下，合わせて単にベリファイと呼ぶ）が考えられる。すなわち、書き込み動作後にベリファイ読み出しを行い、所望の低抵抗であったら書き込み成功として書き込み動作を終了し、所望値以上の高抵抗であったら書き込み失敗として再書き込みを行う。そして、このサイクルをある上限回数まで繰り返すものであるが、高速化のためにはそのサイクル回数は可能な限り少ないことが望ましい。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、多値記録の際のベリファイに要するサイクル回数を低減することの可能な記憶装置および情報再記録方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の記憶装置は、一対の電極を有し、電極への電圧印加により多値情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、第１入出力端子が記憶素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置であって、記憶素子において情報の記録が正しく実行されたか否かを確認し、その結果に応じて再記録を行うベリファイ制御手段と、記憶素子に多値情報を記録する際に、スイッチング素子の制御端子と第２入出力端子との間の電位差のベリファイ時の初期値を、多値情報に応じて個別に設定する初期値設定手段と、ベリファイ制御手段による再記録の際に、スイッチング素子の制御端子と第２入出力端子との間の電位差を、前回の記録のときのそれよりも増加させる電位差変更手段とを備え、電位差変更手段は、電位差の増加分を、多値情報の各値に対応する抵抗値レベル毎に異なる値とするものである。
【００１１】
本発明の情報再記録方法は、一対の電極を有し、電極への電圧印加により多値情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、第１入出力端子が記憶素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置の、記憶素子に対して情報の記録が正しく実行されたか否かを確認するベリファイ制御を行い、その結果に応じて再記録を行う情報再記録方法であって、記憶素子に多値情報を記録する際に、スイッチング素子の制御端子と第２入出力端子との間の電位差のベリファイ時の初期値を、多値情報に応じて個別に設定し、ベリファイ制御による再記録の際に、スイッチング素子の制御端子と第２入出力端子との間の電位差を、前回の記録のときのそれよりも増加させ、かつ電位差の増加分を、多値情報の各値に対応する抵抗値レベル毎に異なる値とするものである。
【００１２】
本発明の記憶装置および情報再記録方法では、記憶素子において情報の記録が正しく実行されたか否かが確認され、その結果に応じて再記録が行われるが、そのとき、スイッチング素子の制御端子と第２入出力端子との間の電位差のベリファイ時の初期値が、多値情報に応じて個別に設定される、すなわち多値の抵抗値レベルの大きさに対応して初期値が異なる値に設定され、これによりベリファイ制御が適正に行われる。
【発明の効果】
【００１３】
本発明の記憶装置および情報再記録方法によれば、スイッチング素子の制御端子と第２入出力端子との間の電位差のベリファイ時の初期値を、多値情報に応じて個別に設定するようにしたので、ベリファイに要するサイクル回数を低減し、多値記録に要する時間を大幅に短縮することができる。
【００１４】
更に、スイッチング素子の制御端子と第２入出力端子との間の電位差の増加分（ステップ電圧）を多値情報に応じて変化させることにより、抵抗値レベルの調整能力が向上し、抵抗値レベル間に必要とされるマージンを十分に確保することが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１６】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る記憶装置のメモリセル１を表したものである。メモリセル１は、記憶素子、例えば図２に示した可変抵抗素子１０と、スイッチング素子としてのＮチャネルＭＯＳ型のトランジスタ２０とを備えている。記憶装置は、このメモリセル１を記憶単位として、複数個アレイ状またはマトリクス状に配置したものである。図３はメモリセル１の書き込み動作時の等価回路を表している。
【００１７】
可変抵抗素子１０は、例えば、電極１１、イオン源層１２、高抵抗層（可変抵抗層）１３および電極１４を積層して形成されたものである。
【００１８】
電極１１，１４は、例えば、Ａｌ、Ｃｕ、Ｗなどの金属材料により構成されている。高抵抗層１３は、例えば、金属材料、希土類元素、これらの混合物の酸化物あるいは窒化物、または半導体材料からなり、後述するように２つの電極１１，１４間に電圧を印加することにより、電極１１，１４の間に生じる電場の向きに応じて抵抗値が変化する機能を有している。
【００１９】
イオン源層１２は、例えば、Ｃｕ、ＡｇおよびＡｌのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、ＣｕＴｅＳｉ、ＧｅＳｂＴｅＳｉ、ＣｕＧｅＴｅＳｉ、ＡｇＧｅＴｅＳｉ、ＡｇＴｅＳｉ、ＡｌＴｅＳｉ、ＡｌＧｅＴｅＳｉ、ＺｒＴｅＡｌ、ＣｕＺｒＴｅＡｌ、ＣｕＳＳｉ、ＣｕＧｅＳＳｉ、ＣｕＳｅＳｉ、ＣｕＧｅＳｅＳｉ等からなる。
【００２０】
上記Ｃｕ、Ａｇは、陽イオンとなったときに、イオン源層１２内や、高抵抗層１３内を移動しやすい元素である。Ｔｅは、イオン源層１２の抵抗値を、可変抵抗素子１０がオンしたときの高抵抗層１３の抵抗値よりも小さくすることの可能な元素である。そのため、イオン源層１２において、カルコゲン元素としてＴｅを用いた場合には、抵抗値が大きく変化する部分を高抵抗層１３に限定することができ、メモリ動作の安定性を向上させることができる。また、イオン源層１２において、陽イオンとなる元素としてＣｕを用い、さらに、カルコゲン元素としてＴｅを用いた場合には、イオン源層１２の抵抗値を、可変抵抗素子１０がオンしたときの高抵抗層１３の抵抗値よりも十分に小さくすることができるので、メモリ動作の安定性をより向上させることができる。
【００２１】
また、上記Ａｌは可変抵抗素子１０が低抵抗状態から高抵抗状態へ切り替わるときに化学的に安定な酸化物を形成するものであり、これにより消去状態（高抵抗状態）の保持特性が改善される。Ｓｉは、イオン源層１２を非晶質化し、イオン源層１２の結晶化温度を上昇させることの可能な元素である。そのため、イオン源層１２にＳｉを適当量含有させた場合には、プロセス時に受ける熱などによる結晶化等の状態変化が抑制され、メモリ動作の安定性を向上させることができる。イオン源層１２には、例えばＴｅＡｌＺｒＯｘのように、更にＯ（酸素）を含めるようにしてもよく、これによりデータの書き込み時の保持特性および抵抗値の制御性が向上する。
【００２２】
可変抵抗素子１０の一方の電極１１は図１に示したビット線ＢＬＲ、他方の電極１４はトランジスタ２０の第１入出力端子（ドレイン／ソース）２０ａにそれぞれ電気的に接続されている。トランジスタ２０の第２入出力端子（ソース／ドレイン）２０ｂはビット線ＢＬＴ、トランジスタ２０の制御端子２０ｃ（ゲート端子）はワード線ＷＬにそれぞれ電気的に接続されている。
【００２３】
可変抵抗素子１０の電極１１にはビット線ＢＬＲを介して第１電源２１より第１パルス電圧（ＶＢＬＲ）、トランジスタ２０の制御端子２０ｃにはワード線ＷＬを介して第２電源２２よりセル選択用の第２パルス電圧（ＶＷＬ）が供給されるようになっている。トランジスタ２０の第２入出力端子２０ｂには第３電源２３より第３パルス電圧（ＶＢＬＴ）が供給されるようになっているが、ビット線ＢＬＴを介して接地（ＧＮＤ）してもよい（図７参照）。
【００２４】
ここで、本実施の形態では、第１電源２１および第３電源２３はそれぞれその書き込みの電圧値（パルス高さ）が一定の固定電圧源であるのに対し、第２電源２２はその電圧値を調整回路２４（調整手段）により変更できるものである。すなわち、情報の書き込み時において、トランジスタ２０の制御端子２０ｃに対して印加する電圧値を任意に減少または増加させることが可能となっている。
【００２５】
具体的には、例えば第２電源２２では電圧値（パルス高）の異なる複数の書き込み用ＤＣ電源を含む構成を有しており、その選択が調整回路２４によりなされる。なお、パルス電圧には、文字通りのパルス波形に限らず、例えばランプ状波形の電圧も含まれる。
【００２６】
本実施の形態では、このように第２電源２２から供給されるＶＷＬが可変となっていることから、トランジスタ２０の制御端子２０ｃと第２入出力端子２０ｂとの間の電位差（ソース・ゲート間電圧ＶＧＳ＝ＶＷＬ−ＶＢＬＴ）のベリファイ制御時における初期値が、後述のように多値情報（抵抗値レベル）に応じて個別に設定されるようになっている。具体的には、ＶＧＳの初期値は、多値情報の各値に対応する抵抗値レベルが大きい場合には小さく、抵抗値レベルが小さい場合には大きくなるように設定される。また、このときの初期値は、多値情報の各値に対応する抵抗値レベルよりも低い抵抗値に相当する値に設定される。
【００２７】
加えて、ＷＬ調整回路２４は、ベリファイ制御による再記録毎にＶＷＬを増加（増加分ΔＶＷＬ）すると共に、多値記録を行う場合には、このΔＶＷＬを多値情報の抵抗値レベル毎に異なる値とするようになっている。具体的には、ΔＶＷＬは、電流による可変抵抗素子１０の記録抵抗の変化幅の大小関係に応じて異なる値とするものであり、電流による記録抵抗の変化幅が大きい（トランジスタ２０のソース・ゲート間電圧ＶＧＳが小さい）領域では少なく、記録抵抗の変化幅が小さい（ＶＧＳが大きい）領域では多くなるようにする。なお、上記第１電源２１〜第３電源２３およびＷＬ調整回路２４によって、本発明のベリファイ制御手段、初期値設定手段および電位差変更手段の一具体例が構成されている。
【００２８】
次に、本実施の形態の記憶装置（メモリセル１）の動作について説明する。
【００２９】
（書き込み）
第１電源２１および第３電源２３により、電極１４に負電位（−電位）、電極１１に正電位（＋電位）をそれぞれ印加して、イオン源層１２から高抵抗層１３に向かって電流を流すと、イオン源層１２から、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して高抵抗層１３内を拡散していき、電極１４側で電子と結合して析出したり、あるいは、高抵抗層１３の内部に拡散した状態で留まる。その結果、高抵抗層１３の内部に上記金属元素を多量に含む電流パスが形成されたり、若しくは、高抵抗層１３の内部に上記金属元素による欠陥が多数形成され、高抵抗層１３の抵抗値が低くなる。このとき、イオン源層１２の抵抗値は、高抵抗層１３の書き込み前の抵抗値に比べて元々低いので、高抵抗層１３の抵抗値が低くなることにより、可変抵抗素子１０全体の抵抗値も低くなる（つまり、可変抵抗素子１０がオンする）。なお、このときの可変抵抗素子１０全体の抵抗が書込抵抗となる。その後、電極１１，１４に印加されている電位を零にして可変抵抗素子１０にかかる電圧を零にすると、可変抵抗素子１０の抵抗値が低くなった状態で保持される。このようにして情報の書き込みが行われる。
【００３０】
（消去）
次に、第１電源２１および第３電源２３により、電極１４に正電位（＋電位）、電極１１に負電位（−電位）をそれぞれ印加して、高抵抗層１３からイオン源層１２に向かって電流を流すと、高抵抗層１３内に形成されていた電流パス、あるいは不純物準位を構成する、上記金属元素がイオン化して、高抵抗層１３内を移動してイオン源層１２側に戻る。その結果、高抵抗層１３内から、電流パス若しくは欠陥が消滅して、高抵抗層１３の抵抗値が高くなる。このときイオン源層１２の抵抗値は元々低いので、高抵抗層１３の抵抗値が高くなることにより、可変抵抗素子１０全体の抵抗値も高くなる（つまり、可変抵抗素子１０がオフする）。なお、このときの可変抵抗素子１０全体の抵抗が消去抵抗となる。その後、電極１１，１４に印加されている電位を零にして可変抵抗素子１０にかかる電圧を零にすると、可変抵抗素子１０の抵抗値が高くなった状態で保持される。このようにして、書き込まれた情報の消去が行われる。
【００３１】
このような過程を繰返し行うことにより、可変抵抗素子１０に情報の書き込みと、書き込まれた情報の消去を繰り返し行うことができる。
【００３２】
このとき、例えば、可変抵抗素子１０全体の抵抗が書込抵抗となっている状態（低抵抗状態）を「１」の情報に、可変抵抗素子１０全体の抵抗が消去抵抗となっている状態（高抵抗状態）を「０」の情報に、それぞれ対応させると、電極１４に負電位を印加することによって、可変抵抗素子１０の情報を「０」から「１」に変え、電極１４に正電位を印加することによって、可変抵抗素子１０の情報を「１」から「０」に変えることができる。
【００３３】
また、この可変抵抗素子１０では、広範囲の抵抗値を保持できるものであり、セルに流れる電流量をコントロールすることで電流パスの大きさを制限できる。従って、高抵抗状態と低抵抗状態の少なくとも一方の状態において、複数段階の大きさの電流パスを形成することができ、その状態を安定して保持することができる。よって、電流パスの大きさに対応した複数の抵抗値レベルと情報を関連付けることで、３値以上の多値記録が可能となり、大容量化を実現することができる。
【００３４】
例えば、可変抵抗素子１０の書込み抵抗が最も低い状態を「１１」に、２番目に低い状態を「１０」に、３番目に低い状態を「０１」に、可変抵抗素子１０の消去状態を「００」にそれぞれ対応させると、電極１４に負電位を印加すると同時に可変抵抗素子１０に流れる電流を制御することによって、可変抵抗素子１０の情報を「００」から「０１」、または「０１」から「１１」、または「１０」から「１１」等の、可変抵抗素子１０の抵抗がより低くなる方向へ情報を変えることができる。同様に、電極１４に正電位を印加することによって、可変抵抗素子１０の情報を「０１」または  「１０」または「１１」から、「００」に戻すことができる。
【００３５】
（読み出し）
上記のように記録された情報の読み出しを行う場合には、電極１４に書き込み動作が起きない程度の負電位を印加すると共に電極１１に正電位を印加、または逆に電極１４に消去動作が起きない程度の正電位を印加すると共に電極１１に負電位を印加して、イオン源層１２および高抵抗層１３に電流を流すと、書き込み状態の抵抗値，消去状態の抵抗値に対応した微小な電流が流れる。この電流値を、例えばメモリセルアレイの外部に設置したセンスアンプなどで検出することにより、可変抵抗素子１０が低抵抗状態（「１」）か、高抵抗状態（「０」）かを判別することができる。これは多値の場合も同様である。
【００３６】
このように、本実施の形態の可変抵抗素子１０では、電極１１、イオン源層１２、高抵抗層１３および電極１４を積層しただけの簡易な構造であるので、微細化しても情報の書き込みおよび消去を行うことができると共に、電力の供給がなくても、高抵抗層１３の抵抗値を保持することができるので、情報を長期に渡って保存することができる。また、読み出しによって高抵抗層１３の抵抗値が変化することはなく、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減することが可能である。
【００３７】
（ベリファイ）
前述のようにベリファイ制御では、書き込み動作後に読み出し（ベリファイ読み出し）を行い、可変抵抗素子１０が低抵抗であったら書き込み成功として書き込み動作を終了し、高抵抗であったら書き込み失敗として再書き込みを行う。そして、このサイクルをある上限回数まで繰り返す。以下、そのベリファイ制御について説明する。
【００３８】
図３に示した等価回路では、セル印加電流は以下のように近似することができる。
【数１】
0005151439.tif 000002
ここで、Ｗ：チャネル幅、Ｌ：チャネル長、μs ：キャリアの表面移動度、Ｃｏｘ：単位面積当たりのゲート容量、Ｖｇ：ゲート電圧、Ｖｓ（＝０Ｖ）：ソース電圧、Ｖｔ：閾値電圧、ＶＷＬ：ワード線電圧、ＶＢＬＴ：ビット線ＢＬＴ電圧である。
【００３９】
ベリファイ時の書き込み電流の調整は、上記の電流式から、主にトランジスタ２０のゲート・ソース間の電位差（ＶＧＳ）によってなされ、具体的にはＶＷＬ、ビット線ＢＬＴに印加される電圧ＶＢＬＴのうちのいずれか、またはその両者によって調整される。所望の抵抗値レベルに達せずに再書き込みを行うときには、ＶＧＳを前回の書き込みよりも電圧を増加させて、記録抵抗を調整する。図４はこの様子を模式的に表わしたものである。ＶＧＳｍｉｎを初期値とし、サイクル上限１０回、電圧上限ＶＧＳｍａｘまでベリファイを行う例である。電圧は毎回ΔＶＧＳだけ増加させる。図中でベリファイ読み出しは図示していないが、ベリファイ読み出しは電圧パルスの印加後に挿入される。
【００４０】
しかしながら、多値記録の場合には、全ての多値情報の抵抗値レベルに対応するＶＧＳの初期値ＶＧＳｍｉｎを固定値とすると、以下に説明するようにベリファイに必要な時間が長くなるという問題がある。
【００４１】
図５は上記ＶＧＳとセル記録抵抗との関係の一例を表したものである。多値記録の一例として、２ｂｉｔ／セル、すなわち４値／セルの多値メモリであり、４値のうち３値を書き込み側で実現し、残り1 値を消去で実現するとすれば、図４（ベリファイ模式図）、図６（抵抗値の遷移）に示したように、上記ベリファイ動作を抵抗値レベルになるまでＶＧＳをステップアップしながら調整する必要がある。しかしながら、３値全ての多値情報に対応するＶＧＳの初期値ＶＧＳｍｉｎを同じ固定値とすると、所望の抵抗値レベルによっては他の抵抗値レベルと比較してベリファイ回数が多くなってしまい、結果的にベリファイに必要な時間が長くなる。そこで、本実施の形態では、以下のようにメモリセル１のＶＧＳの初期値を多値情報の各抵抗値レベルに応じて異なるように設定するものである。
【００４２】
図７は、説明を簡単にするために図３の等価回路においてビット線ＢＬＴを接地させたもので、これにより可変抵抗素子１０に流れる電流はＷＬ調整回路２４によりＶＷＬのみで制御されるようになっている。このときのセル印加電流は以下のようになる。
【００４３】
【数２】
0005151439.tif 000003
【００４４】
図８は、メモリセル１０のＶＧＳ（＝ＶＷＬ）―セル記録抵抗特性、およびＶＧＳ（ＶＷＬ）の初期値設定例を表している。ここでは、２ｂｉｔ／セル、すなわち４値／セルのうちの３値を書き込み側で実現し、残り１値を消去で実現するため、書き込み側で３値の記録を行う。情報“０１”であれば狙いとなる抵抗値レベル“０１”に対応するＶＧＳ（ＶＷＬ）＝１．７Ｖよりも手前に初期値ＶＧＳ０１を設定し、情報“００”であれば狙いとなる抵抗値レベル“００”に対応するＶＧＳ＝２．２Ｖよりも低く、かつ、上記ＶＧＳ０１よりも高い値を初期値ＶＧＳ００として設定する。これによりベリファイに要するサイクル回数の短縮が可能となる。
【００４５】
図９（Ａ）〜（Ｃ）は、このように多値情報に応じたベリファイ制御の例を表すものである。図９（Ａ）〜（Ｃ）のレベルのいずれにおいても、書き込み動作後にベリファイ読み出しを行い、低抵抗であったら書き込み成功として書き込み動作を終了し、高抵抗であったら書き込み失敗として再書き込みを行う。このサイクルをある上限回数まで繰り返す。再書き込みを行う場合には、ＶＷＬを前回の書き込みよりも電圧を増加させて書き込み電流を増大させ、抵抗値レベルを調整する。
【００４６】
なお、上記では説明を簡単にするために、ビット線ＢＬＴを接地させた例について説明したが、図３に示したようにビット線ＢＬＴに対して第３電源２３からＶＢＬＴを印加する場合においても本発明は適用できるものである。なお、このときＶＧＳ＝ＶＷＬ−ＶＢＬＴとして、ベリファイ制御を行う。このときのセル印加電流は数１に示したようになる。
【００４７】
以上のように本実施の形態では、トランジスタ２０のゲート・ソース間の電位差ＶＧＳの初期値を多値情報の各抵抗値レベルに応じて個別に設定するようにしたので、ベリファイに要するサイクル回数を低減させ、多値記録に要する時間を大幅に短縮することができる。
【００４８】
なお、図１２はベリファイ回数とビット数（任意軸）との関係を表したものであり、同図（Ａ）はＶＷＬの初期値を各抵抗値レベルにおいて同一としてベリファイを行った場合、同図（Ｂ）はＶＷＬの初期値を各抵抗値レベルに応じて最適化してベリファイを行った場合の結果を表すものである。これによりＶＷＬの初期値を各抵抗値レベルに応じて最適化することにより、ベリファイ回数を大幅に低減できることが分かる。
【００４９】
次に、本発明の第２の実施の形態について説明するが、第１の実施の形態と共通の要素については、その説明は省略し、異なる点についてのみ説明する。
【００５０】
［第２の実施の形態］
本実施の形態では、第１の実施の形態と同様に、ベリファイ制御時において、トランジスタ２０のＶＧＳの初期値を多値情報の各抵抗値レベルに応じて個別に設定することに加えて、再記録時の増加分ΔＶＧＳも、各抵抗値レベルに応じて異なる値とすることにより、抵抗値レベル間に必要とされるマージンを十分に確保することができるようにしたものである。
【００５１】
ベリファイ制御では、メモリセルの抵抗変化が線形である場合には多値情報のいずれの抵抗値レベルにおいてもΔＶＧＳを固定値とすればよいが、抵抗変化が非線形である場合には、ΔＶＧＳを抵抗値レベル毎に異なる値とすることが望ましい。以下、その理由について説明する。
【００５２】
上述のようにベリファイ制御では、所望の抵抗値レベルになるまでＶＧＳをステップアップ、またはステップダウンしながら調整する必要があるが、ＶＧＳとセル記録抵抗との関係は図５に示したように必ずしも線形とはならない。従って、ステップ量を同一にすると、所望の多値レベルによってはベリファイによって抵抗値がオーバーしてしまう現象が発生し、結果的にレベル間に必要なマージンが取れなくなる場合がある。このような場合には、以下のようなベリファイ制御を実行すればよい。
【００５３】
図１０はメモリセル１のＶＧＳ（ここではＶＧＳ＝ＶＷＬ）−セル記録抵抗特性におけるセル記録抵抗の変化の様子を表すものである。図１０によると、記録電流の小さい、すなわちＶＧＳが小さい領域においては、セル記録抵抗の変化の幅が大きく、記録電流が大きくなるに従って、すなわちＶＧＳが大きくなるに従ってセル記録抵抗の変化の幅が徐々に小さくなっていることが判る。よって、このような特性を持ったセルに対して多値記録を行うには、記録抵抗の変化幅が大きい（ＶＧＳが小さい）領域ではベリファイにおけるＶＧＳステップ電圧ΔＶＧＳを他のステップ電圧設定値よりも小さく設定し、逆に、記録抵抗の変化幅が小さい（ＶＧＳが大きい）領域ではベリファイにおけるＶＧＳステップ電圧ΔＶＧＳを他のステップ電圧設定値よりも大きく設定する、すなわち、記録抵抗の変化幅（図１０の傾きに相当）の大小関係に対応したステップ電圧を設定することが有効となる。
【００５４】
図１１（Ａ）〜（Ｃ）は、そのような場合のベリファイ制御の模式図を示したものである。ここでは、図９と同じく２ｂｉｔ／セル、すなわち４値／セルのうちの３値を書き込み側で実現し、残り１値を消去で実現するため、書き込み側で３値の記録をする例を示している。図１１（Ａ）〜（Ｃ）ともに、書き込み動作後にベリファイ読み出しを行い、低抵抗であったら書き込み成功として書き込み動作を終了し、高抵抗であったら書き込み失敗として再書き込みを行う。このサイクルをある上限回数まで繰り返す。再書き込みを行う場合には、ＶＷＬを前回の書き込みよりも電圧を増加させて書き込み電流を増大させ、書き込みの成功率を向上させるものである。
【００５５】
本実施の形態では、最も低い抵抗値レベルに対応する情報“００”を記録するときには図１１（Ａ）に示したように他の情報よりも大きいステップ電圧ΔＶＷＬ００に設定し、最も高い抵抗値レベルに対応する情報“１０”を記録するときには図１１（Ｃ）に示したように他の情報よりも小さいステップ電圧ΔＶＷＬ１０に設定し、両者の中間抵抗値レベル“０１”を記録する場合には図１１（Ｂ）のように両者の中間のステップ電圧ΔＶＷＬ０１に設定する。
【００５６】
以上のように本実施の形態では、多値情報の抵抗値レベルに応じてΔＶＧＳを異なる値とするようにしたので、抵抗値レベルの調整能力が向上し、抵抗値レベル間に必要とされるマージンを十分に確保することができる。その他の作用効果は第１の実施の形態と同様である。
【００５７】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、上記実施の形態では、可変抵抗素子１０に流れる電流をＷＬ調整回路２４によりＶＷＬのみで制御するものとしたが、図１３および図１４に示したように、ＶＷＬを一定とし、第３電源２３のＶＢＴＬを調整回路２５により変更可能とし、これによりＶＧＳ（＝ＶＷＬ−ＶＢＬＴ）を変更できるようにしてもよい。                
【００５８】
また、上記実施の形態では、トランジスタ２０のゲート・ソース間の電位差の増加分ΔＶＧＳを各サイクル毎に同じ値としているが、例えば図１５に示したΔＶＧＳ1 , ΔＶＧＳ2 , ΔＶＧＳ3 , ・・・のように各サイクル毎にΔＶＧＳを順次増加させるようにしてもよい。
【００５９】
また、上記実施の形態では、１つの選択トランジスタに対して１つの可変抵抗素子１０を接続したメモリセル（所謂１Ｔ−１Ｒ型のメモリセル）を例に挙げて説明したが、本発明は１つの選択トランジスタに対して複数の可変抵抗素子１０を接続した構成のメモリセルについて適用することも可能である。
【００６０】
更に、可変抵抗素子１０の構造についても上記実施の形態のものに限らず、他の構成、例えば図２の断面構成において、イオン源層１２と高抵抗層１３との積層順序を逆にした構成としたもの、あるいはイオン源層１２を設ける代わりにイオン源層１２に用いられる金属元素を高抵抗層１３に含有させた構成のもの、更にはイオン源層１２に用いられる金属元素を電極に含有させて、電極がイオン源層１２を兼ねるようにした構成のものなどでもよく、本発明はこのような可変抵抗素子を用いた記憶装置のいずれにも適用可能である。更には、記憶素子としては上記のような可変抵抗素子１０に限らず、その他の素子，例えば相変化メモリを用いることも可能であり、このようなメモリを用いた記憶装置としてもよい。
【００６１】
また、スイチッング素子として、ＮＭＯＳ構成のトランジスタ２０を用いたが、ＰＭＯＳ構成のトランジスタを用いてもよく、更に、本発明のスイッチング素子は、２つの入出力端子および制御端子を有するものであればよく、ＭＯＳトランジスタの他、バイポーラトランジスタを用いることも可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態に係る記憶装置（メモリセル）の回路構成図である。
【図２】図１に示したメモリセルの構成を表す断面図である。
【図３】図１に示したメモリセルの情報書き込み時の等価回路図である。
【図４】ベリファイ制御を説明するための波形図である。
【図５】メモリセルのＶＧＳ―セル記録抵抗特性を表すものである。
【図６】抵抗値の遷移状態を説明するための図である。
【図７】他のメモリセルの情報書き込み時の等価回路図である。
【図８】ＶＧＳの大きさに対するセル記録抵抗およびＶＧＳの初期値設定例を説明するための図である。
【図９】第１の実施の形態でのベリファイ制御を説明するための波形図である。
【図１０】ＶＧＳの大きさに対するセル記録抵抗の変化幅を説明するための図である。
【図１１】第２の実施の形態でのベリファイ制御を説明するための波形図である。
【図１２】第１の実施の形態でのベリファイ回数とビット数との関係を表したものである。
【図１３】変形例に係る等価回路図である。
【図１４】図１３の回路でのベリファイ制御を説明するための波形図である。
【図１５】他のベリファイ制御を説明するための波形図である。
【図１６】従来の記憶装置（メモリセル）の回路構成図である。
【図１７】図１６に示したメモリセルの構成を表す断面図である。
【符号の説明】
【００６３】
１…メモリセル、１０…可変抵抗素子（記憶素子）、１１，１４…電極、１２…イオン源層、１３…高抵抗層、２０…選択トランジスタ、２１…第１電源、２２…第２電源、２３…第３電源）、２４，２５…調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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