(57)【特許請求の範囲】
【請求項１】
電子回路基板の設計情報及び前記電子回路基板上に実装される半導体デバイスの設計情報を参照して、前記電子回路基板上に実装される前記半導体デバイスの電源−グランド間のインピーダンス特性に基づき、前記半導体デバイスでの電源雑音の反射電圧を求め、前記電子回路基板の電源雑音を解析する電源雑音解析装置であって、
前記電子回路基板上に実装される前記半導体デバイスの設計情報を参照し、前記半導体デバイスの内部ゲート数、出力インピーダンス、半導体デバイス端子、パッケージ、チップ端子部分の電源−グランドの特性インピーダンス、チップ内配線の特性インピーダンスから前記半導体デバイスの電源−グランド間の入力インピーダンスを求める手段と、
前記電子回路基板の設計情報から電源とグランド情報と、前記電源とグランドに接続するキャパシタ及び前記半導体デバイスを少なくとも含む部品を抽出する手段と、
抽出された前記部品のインピーダンス特性のモデルを、前記電子回路基板に関する基板モデルの実装位置に接続することで、電源雑音の解析モデルを作成する手段と、
前記電源雑音の解析モデルに関して、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の伝播を計算し、前記電子回路基板に実装されている複数の前記半導体デバイスの各々の電源雑音に基づき、前記電子回路基板における電源雑音の伝播の振る舞いを解析する電源雑音解析手段と、
を含む、ことを特徴とする電源雑音解析装置。
【請求項２】
前記半導体デバイスの電源−グランド間の入力インピーダンスを求める手段は、前記半導体デバイスの設計情報を参照し、
前記半導体デバイスの内部ゲート数をｎ、
出力インピーダンスをＲｏｕｔ、
前記半導体デバイス端子部分、パッケージ部分、チップ端子部分の電源−グランドの特性インピーダンスをＺｖｔｅｒｍ、Ｚｖｐｋｇ、Ｚｖｂｕｍｐ、チップ内配線の特性インピーダンスをＺｓｃｈｉｐとし、
前記半導体デバイスの電源−グランド間の入力インピーダンスＺｌｓｉを、
Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋（Ｒｏｕｔ＋Ｚｓｃｈｉｐ）／ｎ
で算出する、ことを特徴とする請求項１記載の電源雑音解析装置。
【請求項３】
前記電源雑音解析手段は、前記電子回路基板の設計情報及び前記半導体デバイスの設計情報を参照し、前記半導体デバイスでの前記反射電圧から前記半導体デバイスより前記電子回路基板へ流れる電源雑音を算出する手段と、
前記電子回路基板上に実装される複数の前記半導体デバイスに関して、重ね合わせの原理に基づき、前記半導体デバイスより前記電子回路基板へ流れる前記電源雑音の和から、前記電子回路基板の基板全体での電源雑音を算出する手段と、
を含む、ことを特徴とする請求項１又は２記載の電源雑音解析装置。
【請求項４】
前記電子回路基板の設計情報及び前記半導体デバイスの設計情報を参照し、前記半導体デバイスの前記電源雑音の量と予め定められた電源雑音耐量とを比較し、設計の妥当性を検証する手段をさらに含む、ことを特徴とする請求項３記載の電源雑音解析装置。
【請求項５】
前記電子回路基板の電源層を２次元伝送線路でモデル化した基板モデルを用いる、ことを特徴とする請求項３又は４に記載の電源雑音解析装置。
【請求項６】
部品のインピーダンス特性のモデルが登録されているデータベースから、前記電子回路基板に実装される前記部品のインピーダンス特性のモデルを取得する手段と、
前記電子回路基板に実装される前記部品のインピーダンス特性のモデルを用いて前記電子回路基板の電源雑音解析用のモデルを構成する手段と、
を含む、ことを特徴とする請求項１乃至５のいずれか１項に記載の電源雑音解析装置。
【請求項７】
電源雑音に関して、前記電源雑音は前記半導体デバイスのスイッチング動作に起因するとみなすモデルを用いる、ことを特徴とする請求項１乃至６のいずれか１項に記載の電源雑音解析装置。
【請求項８】
前記電源雑音解析手段は、前記電子回路基板の設計情報及び前記半導体デバイスの設計情報を参照し、ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとして、
電源雑音を前記半導体デバイスのスイッチング動作に起因する雑音として扱い、
ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して、
前記半導体デバイスの電源−グランド間の入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
前記ｉ番目の前記半導体デバイスの前記電子回路基板の実装位置では、
最大電圧として電源電圧ＶＣＣ、
最小電圧としてＶＣＣ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が印加され、
前記最大電圧と前記最小電圧の差を振幅とする雑音、
Ｖａｍｐ［ｉ］＝ＶＣＣ−ＶＣＣ・Ｚｌｓｉ［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が前記電子回路基板から前記ｉ番目の前記半導体デバイスへ流れ込むという条件のもと、
前記ｉ番目の前記半導体デバイスから前記電子回路基板へ流れる雑音Ｖｎ［ｉ］を、反射の式より、
Ｖｎ［ｉ］＝Ｖａｍｐ［ｉ］・（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
にて算出し、
ｎ個の前記半導体デバイスについて、前記半導体デバイスから前記電子回路基板へ流れる前記雑音Ｖｎ［ｉ］（ｉ＝１〜ｎ）の和をとることで、前記電子回路基板全体の電源雑音を解析する、ことを特徴とする請求項１乃至６のいずれか１項に記載の電源雑音解析装置。
【請求項９】
電子回路基板の設計情報及び前記電子回路基板上に実装される半導体デバイスの設計情報を参照して、前記電子回路基板上に実装される前記半導体デバイスの電源−グランド間のインピーダンス特性に基づき、前記半導体デバイスでの電源雑音の反射電圧を求め、前記電子回路基板の電源雑音を解析する処理をコンピュータに実行させるプログラムであって、
前記電子回路基板の設計情報から電源とグランド情報と、前記電源とグランドに接続するキャパシタ及び前記半導体デバイスを少なくとも含む部品を抽出する処理と、
抽出された前記部品のインピーダンス特性のモデルを、前記電子回路基板に関する基板モデルの実装位置に接続することで、電源雑音の解析モデルを作成する処理と、
前記電源雑音の解析モデルに関して、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の伝播を計算し、
前記電子回路基板に実装されている複数の前記半導体デバイスの各々の電源雑音に基づき、前記電子回路基板における電源雑音の伝播の振る舞いを解析する処理と、
を前記コンピュータに実行させるプログラム。
【請求項１０】
前記電子回路基板上に実装される前記半導体デバイスの設計情報を参照し、前記半導体デバイスの内部ゲート数、出力インピーダンス、半導体デバイス端子、パッケージ、チップ端子部分の電源−グランドの特性インピーダンス、チップ内配線の特性インピーダンスから前記半導体デバイスの電源−グランド間の入力インピーダンスを求める処理を前記コンピュータに実行させる請求項９記載のプログラム。
【請求項１１】
前記電子回路基板に実装される前記半導体デバイスの設計情報を参照し、前記半導体デバイスの内部ゲート数をｎ、
出力インピーダンスをＲｏｕｔ、
前記半導体デバイス端子部分、パッケージ部分、チップ端子部分の電源−グランドの特性インピーダンスをＺｖｔｅｒｍ、Ｚｖｐｋｇ、Ｚｖｂｕｍｐ、チップ内配線の特性インピーダンスをＺｓｃｈｉｐとし、
前記半導体デバイスの電源−グランド間の入力インピーダンスＺｌｓｉを、
Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋（Ｒｏｕｔ＋Ｚｓｃｈｉｐ）／ｎ
で算出する処理を前記コンピュータに実行させる請求項１０記載のプログラム。
【請求項１２】
前記電子回路基板の設計情報及び前記電子回路基板に実装される前記半導体デバイスの設計情報を参照し、前記半導体デバイスでの前記反射電圧から前記半導体デバイスより前記電子回路基板へ流れる電源雑音を算出する処理と、
前記電子回路基板上に実装される複数の前記半導体デバイスに関して、重ね合わせの原理に基づき、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の和から、前記電子回路基板の基板全体での電源雑音を算出する処理と、
を前記コンピュータに実行させる請求項９乃至１１のいずれか１項に記載のプログラム。
【請求項１３】
前記電子回路基板の電源層を２次元伝送線路でモデル化した基板モデルを用いる、請求項９乃至１２のいずれか１項に記載のプログラム。
【請求項１４】
部品のインピーダンス特性のモデルが登録されているデータベースから、前記電子回路基板に実装される前記部品のインピーダンス特性のモデルを取得する処理と、
前記電子回路基板に実装される前記部品のインピーダンス特性のモデルを用いて前記電子回路基板の電源雑音解析用のモデルを構成する処理と、
を前記コンピュータに実行させる請求項９乃至１３のいずれか１項に記載のプログラム。
【請求項１５】
電源雑音に関して、前記電源雑音は前記半導体デバイスのスイッチング動作に起因するとみなすモデルを用いる、請求項９乃至１４のいずれか１項に記載のプログラム。
【請求項１６】
前記電子回路基板の設計情報及び前記電子回路基板に実装される前記半導体デバイスの設計情報を参照し、ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとして、
電源雑音を前記半導体デバイスのスイッチング動作に起因する雑音として扱い、
ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して、
入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
前記ｉ番目の前記半導体デバイスの前記電子回路基板の実装位置では、
最大電圧として電源電圧ＶＣＣ、
最小電圧としてＶＣＣ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が印加され、
前記最大電圧と前記最小電圧の差を振幅とする雑音、
Ｖａｍｐ［ｉ］＝ＶＣＣ−ＶＣＣ・Ｚｌｓｉ［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が前記電子回路基板から前記ｉ番目の前記半導体デバイスへ流れ込むという条件のもと、
前記ｉ番目の前記半導体デバイスから前記電子回路基板へ流れる雑音Ｖｎ［ｉ］を、反射の式より、
Ｖｎ［ｉ］＝Ｖａｍｐ［ｉ］・（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
にて算出し、
ｎ個の前記半導体デバイスについて、前記半導体デバイスから前記電子回路基板へ流れる前記雑音Ｖｎ［ｉ］（ｉ＝１〜ｎ）の和をとることで、前記電子回路基板全体の電源雑音を解析する処理を、前記コンピュータに実行させる請求項９乃至１４のいずれか１項に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源雑音解析技術に関し、特に、電子回路基板の電源雑音の解析に適用して好適な装置並びにプログラムに関する。
【背景技術】
【０００２】
電子回路基板に搭載されるＬＳＩ（Ｌａｒｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｉｔ）等の半導体部品は、信号の高速化、電源の低電圧化が進んでいるため、電源雑音が、電子回路の安定動作、品質に影響を与えている。パワーインテグリティ（ＰＩ）と称される電源雑音の抑制が、電子回路設計に欠かせないものとなっている。
【０００３】
電子回路基板（「プリント基板」あるいは「プリント回路基板」ともいう）の設計段階等において、電源雑音の抑制、解析を行う手法について、各種提案が行われている。例えば特許文献１には、基板製造前の基板レイアウト作成中もしくはレイアウト作成後に、電源電圧変動を抑え、電源供給系回路の共振による不要電磁放射を防止したプリント回路基板が設計できているかを評価する方法として、プリント回路基板上に実装された各アクティブ素子の電源端子接続位置から見た基板内の電源供給系回路のインピーダンス特性を算出する工程と、電源端子接続位置からそれに最も近い位置に接続したコンデンサ素子までのインピーダンス特性とを算出する工程と、前記電源供給系回路のインピーダンス特性と前記コンデンサ素子までのインピーダンス特性の大きさ、位相、実数部、虚数部のいずれかを比較することによって、この電源供給系回路内で共振が起こるか否かを判断する工程と、を含むプリント回路基板特性評価方法が開示されている。
【０００４】
この方法は、電源−ＧＮＤ設計情報からインピーダンスを抽出し、基板の共振を計算し、設計の妥当性を検証するものであるが、ＬＳＩの特性等を考慮して電源雑音の解析を行うものではない。すなわち、ＬＳＩからプリント回路基板上で伝播する電源雑音を解析するものではない。
【０００５】
ＬＳＩから基板上に伝播する電源雑音を考慮した手法として、例えば特許文献２には、プリント基板の設計段階において、プリント基板の影響を考慮して半導体集積回路内部の電源ノイズを解析すると共に、半導体集積回路から発生するプリント基板上の電源ノイズを解析することを可能たらしめる電源ノイズ解析方法として、半導体集積回路を複数の第１の単位領域に分割し、各第１の単位領域について電源配線、回路、及び回路の電流消費を簡略化した電源網、容量、及び電流源で表し、該電源網、容量、及び電流源を該複数の第１の単位領域について纏めることで該半導体集積回路の全体のモデルを求め、該半導体集積回路が搭載されるプリント基板を複数の第２の単位領域に分割し、各第２の単位領域について電源層を電源網と容量で表し、該複数の第２の単位領域について該電源網を纏めることで該プリント基板の全体のモデルを求め、該半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解く各段階を含むこと方法が開示されている。
【０００６】
この電源ノイズ解析方法によれば、半導体集積回路の電源ノイズ解析用のモデルとプリント基板の電源ノイズ解析用のモデルとを結合して電源解析することで、着目している半導体集積回路について、プリント基板上の他の半導体集積回路が発生する電源ノイズの影響を考慮することができると共に、半導体集積回路から発生してプリント基板上で伝播する電源ノイズの解析を可能としている。
【０００７】
【特許文献１】特開２００５−２５１２２３号公報
【特許文献２】特開２００５−３１８５０号公報
【０００８】
以下に、本発明による関連技術の分析を与えられる。
【０００９】
関連技術（例えば特許文献１等）においては、プリント基板やバイパスコンデンサの特性だけに頼っており、雑音源となるＬＳＩの振る舞いを考慮していない。この結果、本来、ＬＳＩが出す雑音量が小さくても、電源雑音対策を余儀なくされ、過剰品質、すなわち、原価アップにつながる場合がある。
【００１０】
半導体デバイスの高速化は、電源雑音を増加させ、低電圧化は、電源雑音耐量を低下させ、プリント基板の設計を難易化させている。
【００１１】
このように、プリント基板における電源雑音の抑制が不可欠となるに到っているが、電源雑音を適確に解析する手法が明確になっていない。
【００１２】
特許文献２においては、プリント基板上の他の半導体集積回路が発生する電源ノイズの影響を考慮することができると共に、半導体集積回路から発生してプリント基板上で伝播する電源ノイズについて解析することを可能とするものであるが、該半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解くものであり、後述されるように、本発明とは全く相違している。
【００１３】
したがって、本発明の目的は、電子回路基板の電源雑音を解析し、電子回路の安定動作を可能とする装置及びプログラムを提供することにある。
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明によれば、電子回路基板においてプリント基板の電源−ＧＮＤ(グランド)間の特性インピーダンスおよびＬＳＩの電源−ＧＮＤの入力インピーダンスから、電源雑音量を予測して、電子回路が安定した動作できる雑音量を予測する、方法、システム、プログラムが提供される。本発明においては、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスの求めるにあたり、ＬＳＩからの出力信号本数（同時動作数）とその駆動能力からＬＳＩの電源−ＧＮＤ間の入力インピーダンスを求める。
【発明の効果】
【００１５】
本発明によれば、半導体デバイスの電源−ＧＮＤ間のインピーダンスを求め、電子回路基板の電源雑音を解析することで、電子回路の安定動作を可能としている。
【発明を実施するための最良の形態】
【００１６】
本発明は、グランド間のインピーダンス特性と、電子回路基板上に実装される半導体デバイス（ＬＳＩ）の電源、グランド間のインピーダンス特性と、に基づき、当該半導体デバイス（ＬＳＩ）での電源雑音の反射電圧を算出し、電子回路基板の電源雑音を解析する。本発明においては、当該半導体デバイス（ＬＳＩ）での反射電圧から半導体デバイス（ＬＳＩ）より電子回路基板へ流れる電源雑音を求め、電子回路基板上に実装される複数の半導体デバイス（ＬＳＩ）に関して、重ね合わせの原理に基づき、半導体デバイス（ＬＳＩ）より電子回路基板へ流れる電源雑音の和から、電子回路基板の基板全体での電源雑音を算出する。
【００１７】
本発明においては、その一態様において、半導体デバイス（ＬＳＩ）の出力信号本数とその駆動能力から、前記半導体デバイスの電源−グランド間の入力インピーダンスを求める。
【００１８】
本発明においては、電子回路基板上に実装される半導体デバイス（ＬＳＩ）の設計情報を参照し、半導体デバイス（ＬＳＩ）における出力バッファ数、出力バッファの出力インピーダンス、半導体デバイス端子部分、半導体デバイスパッケージ部分、及びチップ端子部分のそれぞれの電源−グランドの特性インピーダンス及び信号の特性インピーダンス、前記半導体デバイス出力端子に接続する配線の特性インピーダンス、出力信号のダンピング抵抗に基づき、半導体デバイス（ＬＳＩ）の電源−グランド間の入力インピーダンスを求める。
【００１９】
本発明において、半導体デバイス（ＬＳＩ）の出力バッファ数をｎ、
半導体デバイス（ＬＳＩ）の出力バッファの出力インピーダンスをＲｏｕｔ、
半導体デバイス（ＬＳＩ）端子部分の電源／グランドの特性インピーダンスをＺｖｔｅｒｍ、信号の特性インピーダンスをＺｓｔｅｒｍ、
半導体デバイス（ＬＳＩ）パッケージ部分の電源／グランドの特性インピーダンスをＺｖｐｋｇ、信号の特性インピーダンスをＺｓｐｋｇ、
チップの端子部分の電源／グランドの特性インピーダンスをＺｖｂｕｍｐ、信号の特性インピーダンスをＺｓｂｕｍｐとし、
半導体デバイス（ＬＳＩ）の出力バッファの端子に接続する配線パターンの特性インピーダンスＺ０、
配線パターンにダンピング抵抗が実装されていればその抵抗値をＲｓ
とし、
半導体デバイス（ＬＳＩ）の電源−グランド間の入力インピーダンスＺｌｓｉを、
Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋｛Ｒｏｕｔ＋Ｚｓｂｕｍｐ＋Ｚｓｐｋｇ＋Ｚｓｔｅｒｍ＋Ｒｓ＋Ｚ０｝／ｎ  
で算出する。
【００２０】
本発明においては、半導体デバイス（ＬＳＩ）の出力バッファの出力インピーダンスをＲｏｕｔ、
半導体デバイス（ＬＳＩ）の出力バッファの端子に接続する配線パターンの特性インピーダンスをＺ０、
配線パターンにダンピング抵抗が実装されていればその抵抗値をＲｓ
とし、
半導体デバイス（ＬＳＩ）の電源−グランド間の入力インピーダンスＺｌｓｉを、
Ｚｌｓｉ＝｛Ｒｏｕｔ＋Ｒｓ＋Ｚ０｝／ｎ
で算出してもよい。
【００２１】
本発明においては、電子回路基板上に実装される半導体デバイス（ＬＳＩ）の設計情報を参照し、半導体デバイス（ＬＳＩ）の内部ゲート数、出力インピーダンス、半導体デバイス（ＬＳＩ）端子、パッケージ、チップ端子部分の電源−グランドの特性インピーダンス、チップ内配線の特性インピーダンスから半導体デバイス（ＬＳＩ）の電源−グランド間の入力インピーダンスを求める構成としてもよい。本発明においては、半導体デバイス（ＬＳＩ）の内部ゲート数をｎ、出力インピーダンスをＲｏｕｔ、半導体デバイス（ＬＳＩ）端子部分、パッケージ部分、チップ端子部分の電源−グランドの特性インピーダンスをＺｖｔｅｒｍ、Ｚｖｐｋｇ、Ｚｖｕｍｐ、チップ内配線の特性インピーダンスをＺｓｃｈｉｐとし、半導体デバイス（ＬＳＩ）の電源−グランド間の入力インピーダンスＺｌｓｉを、
Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋（Ｒｏｕｔ＋Ｚｓｃｈｉｐ）／ｎで算出するようにしてもよい。
【００２２】
本発明においては、半導体デバイス（ＬＳＩ）での反射電圧から当該半導体デバイス（ＬＳＩ）より電子回路基板へ流れる電源雑音を算出し、
電子回路基板上に実装される複数の半導体デバイス（ＬＳＩ）に関して、重ね合わせの原理に基づき、半導体デバイス（ＬＳＩ）より電子回路基板へ流れる電源雑音の和から、電子回路基板の基板全体での電源雑音を算出する。
【００２３】
本発明においては、半導体デバイス（ＬＳＩ）の電源雑音量と予め定められた電源雑音耐量とを比較し、設計の妥当性を検証するようにしてもよい。
【００２４】
本発明においては、電子回路基板の電源層を２次元伝送線路でモデル化した基板モデルを用いる。
【００２５】
本発明においては、部品のインピーダンス特性のモデルが登録されているデータベースから、電子回路基板に実装される前記部品のインピーダンス特性のモデルを取得し、
電子回路基板に実装される前記部品のインピーダンス特性のモデルを用いて、電子回路基板の電源雑音解析用のモデルを構成する、ようにしてもよい。
【００２６】
本発明においては、電源雑音に関して、前記電源雑音は半導体デバイス（ＬＳＩ）のスイッチング動作に起因するとみなすモデルを用いる。
【００２７】
本発明においては、電子回路基板の設計情報から電源とグランド情報と、前記電源とグランドに接続するキャパシタ及び半導体デバイス（ＬＳＩ）を少なくとも含む部品を抽出し、
抽出された部品のインピーダンス特性のモデルを、電子回路基板に関する基板モデルの実装位置に接続することで、電源雑音の解析モデルを作成し、
前記電源雑音の解析モデルに関して、半導体デバイス（ＬＳＩ）より電子回路基板へ流れる電源雑音の伝播を計算し、電子回路基板に実装されている複数の前記半導体デバイスの各々の電源雑音に基づき、電子回路基板における電源雑音の伝播の振る舞いを解析する。
【００２８】
本発明においては、ｎ個（ｎは所定の正整数）の半導体デバイス（ＬＳＩ）が電子回路基板に実装されるものとして、電源雑音を半導体デバイス（ＬＳＩ）のスイッチング動作に起因する雑音として扱い、
ｉ番目（だだし、ｉ＝１〜ｎ）の半導体デバイス（ＬＳＩ）に関して、
入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
電子回路基板全体から前記ｉ番目の前記半導体デバイス（ＬＳＩ）を除いた特性であり、且つ、ｉ番目の半導体デバイス（ＬＳＩ）が実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
前記ｉ番目の半導体デバイス（ＬＳＩ）の電子回路基板の実装位置では、
最大電圧として電源電圧ＶＣＣ、
最小電圧としてＶＣＣ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が印加され、
前記最大電圧と前記最小電圧の差を振幅とする雑音、
Ｖａｍｐ［ｉ］＝ＶＣＣ−ＶＣＣ・Ｚｌｓｉ［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が電子回路基板からｉ番目の半導体デバイス（ＬＳＩ）へ流れ込むという条件のもと、
ｉ番目の半導体デバイス（ＬＳＩ）から電子回路基板へ流れる雑音Ｖｎ［ｉ］を、反射の式より、
Ｖｎ［ｉ］＝Ｖａｍｐ［ｉ］・（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
にて算出し、
ｎ個の前記半導体デバイスについて、半導体デバイス（ＬＳＩ）から電子回路基板へ流れる雑音Ｖｎ［ｉ］（ｉ＝１〜ｎ）の和をとることで、電子回路基板全体の電源雑音を解析する。以下、実施例に即して説明する。
【実施例】
【００２９】
図１は、本発明の一実施例の動作原理（構成、及び処理フロー）を説明するための図である。なお、図１に示した構成のシステム（電源雑音解析システム）は、演算装置、記憶装置、入出力装置、必要に応じて通信装置等を備えたデータ処理装置により実現することができる。また図１の各ステップは、データ処理装置上で実行されるプログラムによりその処理・機能の全て又は一部を実現するようにしてもよい。
【００３０】
まず、電子回路基板の設計情報（電子回路設計情報）１から電源、グランド（ＧＮＤ）に関する設計情報を抽出する（ステップＳ１１）。
【００３１】
電子回路基板は、例えば図２（Ａ）に示すように、プリント基板１０上に、半導体デバイス（ＬＳＩ）１１やコンデンサ（バイパスコンデンサ）１２等の部品が実装される。
【００３２】
一般に、多層プリント基板は、図２（Ｂ）に示すように、例えばプリント基板１０の絶縁樹脂を間に挟んで電源層（電源配線層）２１とＧＮＤ層（ＧＮＤ配線層）２２を備えている。この層を通して電源１３からＬＳＩ１１へ給電される。電子回路設計情報１には、電子回路基板、及び搭載される部品情報、接続情報が含まれ、所定の記憶装置（記憶領域）に記憶保持される。
【００３３】
図１のステップＳ１１では、電子回路設計情報１から、電源、ＧＮＤに接続する物理情報と回路情報を抽出する。
【００３４】
次に、図３（Ａ）の電源−ＧＮＤプレーンは、図３（Ｂ）に示すように、伝送線路モデルや、図３（Ｃ）に示すように、抵抗・キャパシタ・インダクタ等のメッシュ構造で近似（モデル化）される。なお、図３（Ｃ）は、図３（Ｂ）の２次元伝送線路モデルをＬ（インダクタ）、Ｃ（キャパシタ）、Ｒ（抵抗）を用いてモデル化した一例を示す図である。
【００３５】
次に、図１のステップＳ１２において、電源−ＧＮＤ間のインピーダンス特性（Ｚパラメータ）を計算する。
【００３６】
本実施例による電源−ＧＮＤ間のインピーダンスの計算例を、図４（Ａ）、（Ｂ）に示す。図４（Ａ）は、ある位置での反射インピーダンス（Ｚ１１）［Ｏｈｍ］（対数スケール）、図４（Ｂ）はある位置からある位置への透過インピーダンス（Ｚ２１）［Ｏｈｍ］（対数スケール）である。横軸は周波数（対数スケール）である。なお、図４（Ａ）、図４（Ｂ）において、”１００ｕｍ（εｒ＝４．４）”におけるεｒは平行平板コンデンサ（例えば図３（Ａ）の電源層２１、グランド層２２の平行平板とその間の絶縁体２４からなるコンデンサ）の絶縁体（誘電体）の比誘電率であり、１００ｕｍ（マイクロメートル）は絶縁体（誘電体）の膜厚である。
【００３７】
図１のステップＳ１３において、電子回路設計情報１から、電源とＧＮＤに接続する部品を抽出する。ステップＳ１３で抽出される部品は、バイパスコンデンサとして使用されるキャパシタと半導体デバイス（ＬＳＩ）である。
【００３８】
キャパシタは、図５（Ａ）に示すように、純容量ではなく、容量（Ｃ）、等価直列抵抗（ＥＳＲ：Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ）、等価直列インダクタ（ＥＳＬ：Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  ｉｎｄｕｃｔａｎｃｅ）の直列回路で示される。図５（Ｂ）には、キャパシタ（コンデンサ）のインピーダンス特性（対数スケール）を示している。横軸は周波数（対数スケール）である。キャパシタのモデルは、実測（ＬＣＲメータ測定値）から電源−ＧＮＤインピーダンス（Ｚパラメータ）を計算する方法や、ＳパラメータＳ１１を測定して、Ｚパラメータに変換することでインピーダンス特性を求めるようにしてもよい。あるいはシミュレーションからもインピーダンス特性を求めてもよい。キャパシタの電源−ＧＮＤインピーダンスはデータベース２に部品情報として予め登録しておく（図１のステップＳ２０）。
【００３９】
図１のステップＳ１４において、電子回路設計情報１から抽出された部品（部品情報）は、データベース２からインピーダンス特性を読み出し、図３に示した基板モデルの実装位置に接続する。ステップＳ１４において、ＬＳＩについても、同様に、データベース２から特性（インピーダンス特性）を読み出し、図３の基板モデルに接続する。
【００４０】
ＬＳＩのモデルは、
実デバイスを駆動させ、電源電圧と電源電流（ＶＩ特性）から、ＬＳＩの電源−ＧＮＤインピーダンス（Ｚパラメータ）を計算する方法や、
リターンロス（ＳパラメータＳ１１）を測定して、Ｚパラメータに変換することで、インピーダンス特性を求めることができる。あるいは、
半導体モデル（ＳＰＩＣＥモデルなど）があれば、シミュレーションからも同様の方法で、インピーダンス特性は求められる。なお、ＬＳＩについても、インピーダンス特性をデータベース２に登録しておく（図１のステップＳ１９）。
【００４１】
図６は、電子回路基板（プリント基板）上にキャパシタを配置したインピーダンス特性（図６（Ａ）は反射インピーダンス、図６（Ｂ）は透過インピーダンス）である。プリント基板上にキャパシタを実装することで、基板全体のインピーダンス特性が変化することを示しており、同じ容量のキャパシタでも、実装位置が変わると、特性自体が変化することを示している。なお、図６（Ａ）、（Ｂ）において、”Ｎｏ  ＣＡＰ”はコンデンサ無しを表している。”０．１ｕＦ×４  Ｕｐｓｉｄｅ＠５０ｍｍ”は、容量０．１ｕＦ（マイクロファラッド）のコンデンサ４つを部品面側に互いに５０ｍｍ離間させて配置した場合を表している。また、”０．１ｕＦ×４  Ｄｏｗｎｓｉｄｅ＠５０ｍｍ”は、容量０．１ｕＦ（マイクロファラッド）のコンデンサ４つを半田面側に互いに５０ｍｍ離間させて配置した場合を表している。
【００４２】
次に図１のステップＳ１５において、図１のステップＳ１２で計算した電源−ＧＮＤのインピーダンス特性（Ｚパラメータ）と、データベース２から取得したＬＳＩ、キャパシタのインピーダンス特性を用いて電源雑音の解析モデルを作成する。より詳細には、例えば図７に示すように、基板モデル（プリント基板のモデル）１００において、キャパシタモデル１０２と、ＬＳＩモデル１０２を実装位置に接続することで、電源雑音の解析モデルを構成する。
【００４３】
次に、図１のステップＳ１６において、電源雑音の解析を行う。以下、電源雑音解析について具体例に即して説明する。
【００４４】
図８は、本実施例における電源雑音解析を説明する模式図である。図８に示すように、ｎ個のＬＳＩが電子回路基板に実装されるものとして、ｉ番目（ｉ＝１〜ｎ）のＬＳＩに注目する。
【００４５】
ｉ番目のＬＳＩの特性（入力インピーダンス）をＺｌｓｉ［ｉ］とする。
【００４６】
基板全体からｉ番目のＬＳＩを除いた特性で、かつ、ｉ番目のＬＳＩが実装される位置から見た反射インピーダンス特性（Ｚ１１）を計算し、これを、Ｚ１１［ｉ］とする。
【００４７】
電源雑音は、ＬＳＩ内部のスイッチング動作（例えばＣＭＯＳ  ＬＳＩ等では、論理０、１のスイッチング動作）に起因するので、図８の簡易モデルとみなすことができる。
【００４８】
その際、ｉ番目のＬＳＩと電子回路基板（プリント基板）との境界（実装位置）では、
最大値は、電源電圧ＶＣＣ、
最小値は、電源電圧ＶＣＣを、Ｚ１１［ｉ］とＺｌｓｉ［ｉ］とで分圧した電圧ＶＣＣ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が、ｉ番目のＬＳＩの入力に印加され、最大値と最小値の差を振幅とする雑音電圧が、基板からｉ番目のＬＳＩへ印加される。
【００４９】
この雑音電圧の振幅をＶａｍｐ［ｉ］とすると、最大値−最小値で与えられ、次式（１９と表される。
【００５０】
Ｖａｍｐ［ｉ］＝ＶＣＣ−ＶＣＣ・Ｚｌｓｉ［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）      ・・・（１）
である。
【００５１】
ここで、一般に、インピーダンスＺ１１［ｉ］とＺｌｓｉ［ｉ］とは等しくない。このため、反射や透過の影響が生じる。
【００５２】
すなわち、ｉ番目のＬＳＩから基板へ流れる雑音Ｖｎ［ｉ］は、反射の式から、
Ｖｎ［ｉ］＝Ｖａｍｐ［ｉ］・（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）                        ・・・（２）
となる。
【００５３】
この雑音Ｖｎ［ｉ］が基板全体に広がる。なお、式（２）から、Ｖｎ［ｉ］は一般に、実数部と虚数部からなる複素数で表現される。
【００５４】
ｉ番目のＬＳＩから任意のＬＳＩへの透過インピーダンスを計算することで、ｉ番目のＬＳＩから基板へ流れる雑音Ｖｎ［ｉ］の伝播が計算できる。
【００５５】
更に、１番目のＬＳＩから電子回路基板に実装されているｎ個のＬＳＩまでの全てについて、それぞれの雑音Ｖｎ［ｉ］（ｉ＝１〜ｎ）を計算し、重ねの理の原理から、全ての雑音の和、
ΣＶｎ［ｉ］                          ・・・（３）
をとることで、電子回路基板全体の電源雑音伝播の振る舞いを解析することができる。
【００５６】
次に、各ＬＳＩの電源雑音耐量を定義しておき、解析した各ＬＳＩの電源雑音量を電源雑音耐量と比較して、設計が妥当かを検証する（図１のステップＳ１７）。比較の結果、電源雑音量が適正でない場合（図１のステップＳ１７のＮＧ）、電源雑音量の低減のため、設計変更が行われる（図１のステップＳ１８）。
【００５７】
一般に、ＬＳＩの電源許容範囲（電源雑音マージン）は５％程度であるため、これを電源雑音の閾値（電源雑音耐量）とすることで、実設計に応用することは十分可能である。なお、例えば図１のデータベース２内に、ＬＳＩの電源雑音耐量をＬＳＩと対応させて予め登録しておくようにしてもよい。
【００５８】
図１のステップＳ１６の電源雑音解析に関して、図９に示した具体例に基づき、解析原理を説明する。図９は、プリント基板上に２個のＬＳＩと数個のバイパスコンデンサが実装されたモデルである。便宜上、ＬＳＩのモデルを純抵抗、キャパシタモデルを純容量で記載しているが、それぞれ周波数特性を持ったインピーダンス特性であるものとする。また、図９では、単純化のため、ＬＳＩを２個搭載した構成とされるが、実際の解析においては、電子回路基板上に実装されるＬＳＩや半導体部品の特性インピーダンスデータを用いて解析される。
【００５９】
プリント基板の電源ＧＮＤは、図３にも示したしたように、電源−ＧＮＤの並行平板コンデンサをメッシュ構造に分割している。図９に示す例では、電源層が１枚、ＧＮＤ層が１枚の構成であるが、電源、ＧＮＤが複数存在してもかまわず、その場合、それぞれの電源層、ＧＮＤ層の結合を考慮したモデル化を行う必要がある。
【００６０】
このメッシュ状のモデルに、電子回路基板上での実装位置に合わせ、ＬＳＩやキャパシタのモデルを接続し解析モデルを構成している。
【００６１】
次に、図９に示したモデルを用いた電源雑音解析手法を説明する。１番目のＬＳＩについて、図８から求められる反射波Ｖｎ［１］は、プリント基板上の伝送線路網を四方に伝播する。図９のモデルでは、１接点（ノード）から４本の伝送線路が接続され、１本あたり、雑音Ｖｎ［１］／４の振幅が伝播される。
【００６２】
任意の伝送線路中を伝播するノイズは、次の接点（ノード）にぶつかると、反射・透過という現象が生じる。
【００６３】
全ての伝送線路は、同一インピーダンスを持つものとして、１本の伝送線路が３本へ分岐するから、特性インピーダンスが１／３の伝送線路へ接続されることと等価である。
【００６４】
その際、
反射する雑音振幅＝元の振幅・（Ｚ０／３−Ｚ０）／（Ｚ０／３＋Ｚ０）
＝−元の振幅／２            ・・・（４）
【００６５】
１本当り透過する雑音振幅＝（１−反射する振幅）／３
＝元の振幅／２              ・・・（５）
となり、伝播が進むほど振幅は小さくなっていく。
【００６６】
また、反射も接点にぶつかる度に、反射・透過を繰り返し、全体としては、波紋が広がるように、基板全体へと雑音が伝播されていく。なお、上式（４）、（５）は、１ノードに４つの伝送線路を接続したモデルの場合であって、モデルの形式によっては異なる式になる。
【００６７】
このような演算を繰り返すことで、ＬＳＩ１から発生する雑音は、基板全体へと広がり、かつ、それぞれの雑音量も計算することができる。
【００６８】
次に、２番目のＬＳＩについても同様に計算し、３つ以上ＬＳＩが実装されていれば全てのＬＳＩについて計算を行う。
【００６９】
次に、全てのＬＳＩの雑音量の和を取ることで、重ねの理の原理により、全てのＬＳＩを考慮した電源雑音の計算をしたことに相当する。このように、電源雑音発生のメカニズムを再現することができ、プリント基板設計段階で電源雑音を把握することが出来る。
【００７０】
また、図１において、ステップＳ１７の電源雑音妥当性判断において、電源雑音の閾値をＬＳＩのデータベース２に登録し、その値を参照することで、明確な判断させることが可能になり、設計へのフィードバックが容易になる。
【００７１】
一般のＬＳＩでは、電源電圧±５％程度のスペックなので、この値を基準値にしておけば、データベースの作成に煩わされることはなくなる。
【００７２】
ＬＳＩ内部にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）などがあり、電源雑音の周波数特性が必要な場合には、個別データベースに登録することで、より設計品質を向上させることが可能となる。
【００７３】
本発明において、電源−ＧＮＤプレーンのモデル化として、伝送線路（図３（Ｂ））や、抵抗・キャパシタ・インダクタのメッシュ構造モデル（図３（Ｃ））で説明したが、有限要素法、境界要素法、ＦＤＴＤ（Ｆｉｎｉｔｅ  Ｄｉｆｆｅｒｅｎｃｅ  Ｔｉｍｅ  Ｄｏｍａｉｎ）法など様々なモデル化手法が適用可能である。電源−ＧＮＤモデル化の手法に特に制限は課せられない。基板の縦横を、ｍ×ｎに分割し（ｍ×ｎ）ポートを持つＳパラメータやＺパラメータとして記述することも可能である。
【００７４】
なお、図１のステップＳ１１〜Ｓ２０の各ステップは、データ処理装置で実行されるプログラムによりその機能を実現するようにしてもよいことは勿論である。この場合、例えば図１のステップＳ１３、Ｓ１５、Ｓ１６、Ｓ１７の部品情報抽出、解析モデル作成、電源雑音解析、電源雑音妥当性判断の各処理を実現するデータ処理装置（電源雑音解析装置）の手段（プログラムモジュール）は、部品情報抽出手段、解析モデル作成手段、電源雑音解析手段、電源雑音妥当性判断手段をそれぞれ構成する（他のステップについても同様である）。
【００７５】
＜関連技術との対比＞
上記特許文献２に記載された発明は、電源雑音解析対象の半導体集積回路とプリント基板を電源網及び電流源網で表現し、半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解くというものである。特許文献２では、半導体デバイスの反射電圧を求めることは開示されていず、この反射電圧から半導体デバイスより前記電子回路基板へ流れる電源雑音を計算し前記電子回路基板へ流れる電源雑音から、重ね合わせの原理に基づき、前記電子回路基板の基板全体での電源雑音を解析する構成の本発明とは全く相違している。
【００７６】
次に、本発明の別の実施例として、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスのモデルの作成について、図１０乃至図１４を参照して説明する。
【００７７】
図１０は、ＬＳＩのＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、ＬＳＩの外部インターフェース用）電源の電源−ＧＮＤ間入力インピーダンスモデルを作成する手順を示す図である。図１１は、図１０の手順に基づく、ＬＳＩ実装基板のモデルである。図１１には、プリント配線基板（プリント基板）１０における電源３０、電源層２１／ＧＮＤ層２２、ＬＳＩ（ＬＳＩパッケージ）１１、ＬＳＩ端子（リード、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等）２８、ＬＳＩパッケージにおける電源層／ＧＮＤ層、ＬＳＩチップ１１Ａ、チップ端子２５（ワイヤ、バンプ等）、ｎ個の出力バッファ２７、チップ端子（ワイヤ、バンプ等）２６、信号配線／ＧＮＤ層、ＬＳＩ端子（リード、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等）２８’、ｎビットの信号配線／ＧＮＤ層の接続構成が模式的に示されている。
【００７８】
図１２は、図１１を簡略化し、プリント配線基板（プリント基板）１０上に実装したＬＳＩへ電源供給されそのエネルギーが信号線へと流れる様子を模式的に示す図である。図１２（Ａ）は、プリント配線基板の構成が側断面図として示されており、図１２（Ｂ）には、電源３０からプリント基板１０の電源−ＧＮＤ層を通って、ＬＳＩ１１に供給され、ＬＳＩ１１の出力バッファ２７から信号線２３へ流れ込む様子が示されている。電源と信号線２３は、トランジスタ（ＰＭＯＳ、ＮＭＯＳ）を介して接続している。
【００７９】
図１０を参照すると、本実施例においては、まず、半導体デバイスであるＩＣやＬＳＩの設計情報（１Ａ）から、対象とするＩ／Ｏ電源から供給される出力バッファ数ｎを抽出する（ステップＳ２１）。その際、最大同時動作数が既知であれば、最大同時動作数をｎとしてもよい。
【００８０】
出力バッファの特性から出力インピーダンスを求める（ステップＳ２２）。
【００８１】
図１２（Ｂ）を参照すると、ＬＳＩの出力バッファモデルは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータで構成されているが、その他の回路でも基本的考えは変わらない。
【００８２】
出力バッファ２７を構成するＣＭＯＳインバータは、図１３（Ｂ）に示すように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソースは電源ＶＣＣとグランド（ＧＮＤ）にそれぞれ接続され、ドレインは出力端子に共通接続され、ゲートは共通接続され入力信号を受ける。
【００８３】
図１３（Ｂ）のＰＭＯＳトランジスタとＮＭＯＳトランジスタは、図１３（Ｃ）に示すように、可変抵抗で表すことができる。
【００８４】
図１３（Ａ）は、図１３（Ｂ）の出力バッファのＰＭＯＳ、ＮＭＯＳのインピーダンス特性の時間変化を示す図である。すなわち、図１３（Ａ）には、ゲート電圧が時間変化した際の図１３（Ｃ）のＰＭＯＳ、ＮＭＯＳの出力インピーダンス（オン抵抗Ｒｏｎ）の変化の様子が示されている。図１３（Ａ）に示すように、ＰＭＯＳとＮＭＯＳのオン抵抗Ｒｏｎ（ＰＭＯＳ）とＲｏｎ（ＮＭＯＳ）は相補的に変化する。
【００８５】
出力バッファの出力インピーダンスＲｏｕｔは、ＰＭＯＳとＮＭＯＳのオン抵抗Ｒｏｎ（ＰＭＯＳ）とＲｏｎ（ＮＭＯＳ）との合成抵抗であることは、テブナンの定理より明らかである。
【００８６】
Ｒｏｕｔ＝｛Ｒｏｎ（ＰＭＯＳ）×Ｒｏｎ（ＮＭＯＳ）｝／｛Ｒｏｎ（ＰＭＯＳ）＋Ｒｏｎ（ＮＭＯＳ）｝          ・・・（６）
【００８７】
なお、電源雑音や消費電流で議論される「貫通電流」は、Ｒｏｎ（ＰＭＯＳ）とＲｏｎ（ＮＭＯＳ）とが両方が同時にＯＮになり、電源ＶＣＣからグランドＧＮＤに流れる電流である。この貫通電流は、相補的な可変抵抗の振る舞いで説明することができ、この出力インピーダンスには貫通電流が考慮されていることになる。
【００８８】
更に、出力バッファの出力インピーダンスの求め方について説明する。出力インピーダンスは、図１４に示した、出力インピーダンスの電流−電圧特性から導くことができる。図１４のグラフ（横軸：電流、縦軸：電圧）は、出力バッファのＨｉｇｈレベル特性と、Ｌｏｗレベル特性を重ね、更に、出力バッファの駆動能力（４ｍＡ、６ｍＡ、８ｍＡ、１２ｍＡ、２４ｍＡ）に対応させて複数プロットしてある。本来であれば、入力バッファの特性を描いて負荷曲線を描くべきであるが、出力バッファの特性だけで説明ができるので、省略されている。
【００８９】
ＬｏｗレベルからＨｉｇｈレベルへ変化する際、最初の安定点を、電流０Ａ、０Ｖとし、そこから配線の特性インピーダンスの負荷曲線を描く。Ｈｉｇｈ特性のカーブとの交点が信号配線を駆動する電圧と電流にあたる。
【００９０】
図１４では、出力バッファの駆動能力１２ｍＡのカーブを示している。この交点における、電流−電圧カーブの接線の傾き（交点の傾き）が出力インピーダンスＲｏｕｔに相当する。このように、出力バッファの出力インピーダンスは、容易に求めることができる。
【００９１】
再び図１０を参照すると、次に、ＬＳＩを構成するＬＳＩ端子、ＬＳＩパッケージ、ボンディングワイヤやバンプなどの電源−ＧＮＤ、信号についてそれぞれインピーダンス特性を抽出する（ステップＳ２３）。
【００９２】
ＬＳＩ端子部分の電源／グランドの特性インピーダンスをＺｖｔｅｒｍ、信号の特性インピーダンスをＺｓｔｅｒｍ、
ＬＳＩパッケージ部分の電源／グランドの特性インピーダンスをＺｖｐｋｇ、信号の特性インピーダンスをＺｓｐｋｇ、
チップの端子部分の電源／グランドの特性インピーダンスをＺｖｂｕｍｐ、信号の特性インピーダンスをＺｓｂｕｍｐとする。これらは、出力インピーダンスＲｏｕｔや、後述するプリント基板の特性に比べ影響が小さいことから、これら情報が無くても、精度は落ちるものの、電源雑音解析には、特に、支障はない。
【００９３】
図１０を参照すると、更に、電子回路設計条件１からＬＳＩの出力バッファの端子に接続する配線パターンの特性インピーダンスＺ０を抽出する。その際、配線パターンに直列抵抗（ダンピング抵抗）が実装されていればその抵抗値Ｒｓも抽出する（ステップＳ２５）。
【００９４】
これらの情報が抽出できると、次式（７）により、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスを算出することができる。
【００９５】
Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋｛Ｒｏｕｔ＋Ｚｓｂｕｍｐ＋Ｚｓｐｋｇ＋Ｚｓｔｅｒｍ＋Ｒｓ＋Ｚ０｝／ｎ        ・・・（７）
【００９６】
なお、Ｚｖｔｅｒｍ、Ｚｓｔｅｒｍ、Ｚｖｐｋｇ、Ｚｓｐｋｇ、Ｚｖｂｕｍｐ、Ｚｓｂｕｍｐを省略した場合には、単純に
Ｚｌｓｉ＝｛Ｒｏｕｔ＋Ｒｓ＋Ｚ０｝／ｎ      ・・・  （８）
となる。
【００９７】
式（８）は、本発明における特徴の１つを構成する式でもある。すなわち、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスＺｌｓｉは、信号出力の出力インピーダンスＲｏｕｔと配線の特性インピータンスＺ０とダンピング抵抗Ｒｓの和の信号線数で割ったものに等しいことになる。
【００９８】
また、ここでは、全て同じ出力インピーダンス、同じ配線の特性インピーダンス、ダンピング抵抗としているが、異なっていても原理的には、合成抵抗の計算に置き換えることができる。すなわち、求める抵抗値Ｒとして
１／Ｒ＝１／Ｒ１＋１／Ｒ２＋・・・＋１／Ｒｎ      ・・・（９）
となる。
【００９９】
それぞれＲｏｕｔ、Ｒｓ、Ｚ０が異なっていても、求めることは可能である。
【０１００】
次にＬＳＩの電源−ＧＮＤ間の入力インピーダンスの動作原理を説明する。前述したように、図１２において、出力バッファ２７のＰＭＯＳ、ＮＭＯＳトランジスタは、図１３（Ｃ）に示す通り相補的な可変抵抗で表される。
【０１０１】
プリント基板の電源−ＧＮＤも１つの伝送路とみなすことができ、信号配線とプリント基板の電源−ＧＮＤとは抵抗を介して接続しているとみなせる。プリント基板の電源−ＧＮＤと信号配線との間で反射、透過の関係が成り立つ。ここから、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスは信号配線のインピーダンスと出力バッファの出力インピーダンスの和であり、同一特性の出力バッファがｎ個接続されていれば、その１／ｎであることが理解できる。
【０１０２】
また、異種出力バッファの場合は、式（９）の合成抵抗の計算で求める。ただし、ＬＳＩ内部にはインターポーザ（ＬＳＩパッケージ）の配線や端子、チップとのワイヤ（またはバンプなど）等、インピーダンスを決定する要因がある。これらを示したのが、図１１である。
【０１０３】
次に本実施例における電源雑音解析手法について図９を参照して説明する。１番目のＬＳＩについて、図８から求められる反射波Ｖｎ［１］は、プリント基板上の伝送線路網を四方に伝播する。図９のモデルでは、１接点（ノード）から４本の伝送線路が接続され、１本あたり、Ｖｎ［１］÷４の振幅が伝播される。
【０１０４】
任意の伝送線路中を伝播するノイズは次の接点（ノード）にぶつかると、反射・透過という現象が生じる。全ての伝送線路は同一インピーダンスを持つものとして、１本の伝送線路が３本へ分岐するから、特性インピーダンスが１／３の伝送線路へ接続されるのと透過である。その際、
反射する雑音振幅＝元の振幅×（Ｚ０／３−Ｚ０）／（Ｚ０／３＋Ｚ０）
＝−元の振幅/２            ・・・（１０）
１本当り透過する雑音振幅＝（１−反射する振幅）／３本
＝元の振幅／２    ・・・・（１１）
となり、伝播が進むほど振幅は小さくなっていく。
【０１０５】
また、反射も接点にぶつかる度に、反射・透過を繰り返し、全体としては波紋が広がるように基板全体へと雑音が伝播されていく。なお、この上式（１０）、（１１）は、１ノードに４つの伝送線路を接続したモデルの場合であって、モデルの形式によっては異なる式になる。このような演算を繰り返すことで、ＬＳＩ１から発生する雑音は基板全体へと広がり、かつ、それぞれの雑音量も計算することができる。
【０１０６】
次に２番目のＬＳＩについても同様に計算し、３つ以上ＬＳＩが実装されていれば全てのＬＳＩについて計算を行う。最後に、全てのＬＳＩの雑音量の和を取ることで重ねの理の原理により全てのＬＳＩを考慮した電源雑音の計算をしたことに相当する。
【０１０７】
このように、電源雑音発生のメカニズムを再現することができ、プリント基板設計段階で電源雑音を把握することが出来るというメリットがある。
【０１０８】
また、図１の電源雑音妥当性判断（ステップＳ１７）のフローの中で、電源雑音の閾値をＬＳＩのデータベースに登録し、その値を参照することで、明確な判断させることが可能になり、設計へのフィードバックが容易になることは明白である。前述したように、一般にＬＳＩでは電源電圧±５％程度のスペックなので、この値を基準値にしておくことで、データベース作成に煩わされることはなくなるが、ＬＳＩ内部にＰＬＬなどがあり、電源雑音の周波数特性が必要な場合には、個別データベースに登録することで、より設計品質を向上させることが可能となる。更に、ＬＳＩ内部をブラックボックスとすることなく、出力バッファの出力インピーダンス、さらに配線のインピーダンスといった比較的入手しやすい情報からＬＳＩの電源−ＧＮＤ間の入力インピーダンスを求めることができるという利点がある。
【０１０９】
図１５は、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスを求める手法として、コア電源（内部回路用電源）のフローと構成を示す。図１６は、プリント配線基板１０に実装されたＬＳＩチップの内部構成（ｎビット相当の出力バッファを備える）を模式的に示す図である。
【０１１０】
ＬＳＩ内部回路の場合は、チップ内の内部出力ゲート数、チップ内配線（アルミ配線など）の特性インピーダンスを必要とするが、基本的な考え方は、前記実施例と同じである。
【０１１１】
ＬＳＩ設計情報１Ａより、
チップ内の内部出力ゲート数をｎ、
出力インピーダンスをＲｏｕｔ、
ＬＳＩ端子部分の電源／グランドの特性インピーダンスをＺｖｔｅｒｍ、
ＬＳＩパッケージ部分の電源／グランドの特性インピーダンスをＺｖｐｋｇ、
チップの端子部分の電源／グランドの特性インピーダンスをＺｖｂｕｍｐ、
チップ内配線（アルミ配線など）の特性インピーダンスをＺｓｃｈｉｐ、
とし、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスを式（１２）で算出することができる。
【０１１２】
Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋｛Ｒｏｕｔ＋Ｚｓｃｈｉｐ｝／ｎ        ・・・（１２）
【０１１３】
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の一実施例の処理手順を説明する図である。
【図２】電子回路基板（プリント基板）の構成例を説明する図である。
【図３】電源・ＧＮＤプレーンのモデルを説明する図である。
【図４】電源−ＧＮＤのインピーダンス特性を示す図である。
【図５】コンデンサの等価回路とインピーダンス特性を示す図である。
【図６】電子回路基板上にキャパシタを配置したインピーダンス特性である。
【図７】プリント基板のモデルを示す図である。
【図８】本発明の一実施例における電源雑音解析を説明する図である。
【図９】本発明の一実施例における電源雑音解析の具体例を説明する図である。
【図１０】本発明の第２の実施例の処理手順を説明する図である。
【図１１】本発明の第２の実施例を説明する図である。
【図１２】本発明の第２の実施例を説明する図である。
【図１３】ＣＭＯＳ出力バッファを説明する図である。
【図１４】ＣＭＯＳ出力バッファの出力インピーダンスの導出を説明する図である。
【図１５】本発明の第２の実施例の処理手順を説明する図である。
【図１６】本発明の第２の実施例を説明する図である。
【符号の説明】
【０１１５】
１  電子回路基板設計情報
２  データベース
１０  プリント基板
１１、１１’  ＬＳＩ（半導体デバイス）
１１Ａ  ＬＳＩチップ
１２  バイパスコンデンサ
１３  電源
２１  電源層
２２  ＧＮＤ層
２３  配線
２４  絶縁体
２５  チップ端子
２７  出力バッファ
２８、２８’  ＬＳＩ端子
２９  ダンピング抵抗
３０  電源
３１  入力バッファ
１００  プリント基板
１０１  ＬＳＩモデル
１０２  キャパシタモデル
Ｓ１１  電源−ＧＮＤ情報抽出ステップ（電源−ＧＮＤ情報抽出手段）
Ｓ１２  特性インピーダンス計算ステップ（特性インピーダンス計算手段）
Ｓ１３  部品情報抽出ステップ（部品情報抽出手段）
Ｓ１４  部品データベース呼び出しステップ（部品データベース呼び出し手段）
Ｓ１５  解析モデル作成ステップ（解析モデル手段）
Ｓ１６  電源雑音解析ステップ（電源雑音解析手段）
Ｓ１７  電源雑音妥当性判断ステップ（電源雑音妥当性判断手段）
Ｓ１８  設計変更ステップ（設計変更手段）
Ｓ１９  ＬＳＩモデル抽出ステップ（ＬＳＩモデル抽出手段）
Ｓ２０  コンデンサモデル抽出ステップ（コンデンサモデル抽出手段）
【図１】
0005151571.tif 000002
【図２】
0005151571.tif 000003
【図３】
0005151571.tif 000004
【図４】
0005151571.tif 000005
【図５】
0005151571.tif 000006
【図６】
0005151571.tif 000007
【図７】
0005151571.tif 000008
【図８】
0005151571.tif 000009
【図９】
0005151571.tif 000010
【図１０】
0005151571.tif 000011
【図１１】
0005151571.tif 000012
【図１２】
0005151571.tif 000013
【図１３】
0005151571.tif 000014
【図１４】
0005151571.tif 000015
【図１５】
0005151571.tif 000016
【図１６】
0005151571.tif 000017