(57)【特許請求の範囲】
【請求項１】
絶縁表面上に半導体層を形成する第１の工程と、
前記第１の工程の後、前記半導体層上に絶縁膜を形成する第２の工程と、
前記第２の工程の後、前記絶縁膜上に、第１の導電層と、前記第１の導電層上の第２の導電層と、を形成する第３の工程と、
前記第３の工程の後、前記第１の導電層と前記第２の導電層とをマスクとして、前記半導体層に不純物元素を添加して、第１の不純物領域を形成する第４の工程と、
前記第４の工程の後、前記第２の導電層をエッチングして、前記第３の工程における前記第２の導電層の幅より狭い第２の導電層を形成する第５の工程と、
前記第５の工程の後、前記第２の導電層をマスクとして、前記半導体層に不純物元素を添加して、第２の不純物領域を形成する第６の工程と、
前記第６の工程の後、前記第１の導電層をエッチングして、前記第３の工程おける前記第１の導電層の幅より狭く且つ前記第５の工程における前記第２の導電層の幅より広い第１の導電層を形成し、かつ前記絶縁膜をエッチングする第７の工程と、を有し、
前記第１の不純物領域の不純物濃度は、前記第２の不純物領域の不純物濃度よりも高く、
前記第１の導電層及び前記第２の導電層は、タングステン、タンタル、チタンから選ばれた元素、または前記元素を成分とする化合物或いは合金を用いて形成されることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネル、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ表示装置等に代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００５】
アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００８】
また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置において、このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来では、ＬＤＤ構造を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１０】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【課題を解決するための手段】
【００１１】
製造コストの低減および歩留まりの向上を実現するためには、工程数を削減することが一つの手段として考えられる。具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減する。フォトマスクはフォトリソグラフィーの技術において、エッチング工程際、マスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１２】
本発明は、フォトマスクの枚数を従来より削減し、以下に示すような作製工程でＴＦＴを作製することを特徴としている。なお、本発明の作製方法の一例を図１及び図２に示した。
【００１３】
本明細書で開示する本発明の作製方法は、  絶縁表面上に半導体層１２を形成する第１の工程と、  前記半導体層上に絶縁膜１３を形成する第２の工程と、  前記絶縁膜１３上に、第１の幅（Ｗ１）を有する第１の導電層１８ａと、第２の導電層１７ｂとの積層からなる第１の電極を形成する第３の工程と、  前記第１の電極をマスクとして、前記半導体層１２に不純物元素を添加して高濃度不純物領域２０、２１を形成する第４の工程と、  前記第２の導電層１７ｂをエッチングして、前記第１の幅（Ｗ１）を有する第１の導電層１８ｂと、第２の幅（Ｗ２）を有する第２の導電層１７ｃとの積層からなる第２の電極を形成する第５の工程と、  前記第２の導電層をマスクとして、前記半導体層に不純物元素を添加して低濃度不純物領域２４、２５を形成する第６の工程と、  前記第１の導電層１８ｂをエッチングして、第３の幅（Ｗ３）を有する第１の導電層１８ｃと、前記第２の幅（Ｗ２）を有する第２の導電層１７ｃとの積層からなる第３の電極を形成する第７の工程と、を有する半導体装置の作製方法である。
【００１４】
上記作製方法において、第１の導電膜及び第２の導電膜を形成する材料としては、耐熱性導電性材料を用い、代表的にはタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前記元素を成分とする化合物或いは合金から形成する。
【００１５】
また、上記第３の工程において、第１の電極の形状は、端部において、端部から内側に向かって徐々に厚さが増加する形状、いわゆるテーパー形状とする。
【００１６】
耐熱性導電性材料からなる第１の導電膜及び第２の導電膜を高速でかつ精度良くエッチングして、さらに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
【００１７】
ＩＣＰを用いたプラズマ処理方法やプラズマ処理装置に関しては特開平９−２９３６００号公報で開示されている。同公報では、プラズマ処理を高精度に行うための手段として、高周波電力をインピーダンス整合器を介して４本の渦巻き状コイル部分が並列に接続されてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いている。ここで、各コイル部分の１本当たりの長さは、高周波の波長の１／４倍としている。さらに、被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構成としている。
【００１８】
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、テーパー部の角度（テーパー角）は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５°〜４５°まで変化させることができる。
【００１９】
また、上記第４の工程において、高濃度不純物領域２０、２１を自己整合的に形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜（本発明では、第１の電極と半導体層とに密接してその両者の間に設けられる絶縁膜と、該絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、半導体層に添加する方法を用いる。本明細書中において、この不純物元素の添加方法を便宜上「スルードープ法」と呼ぶ。
【００２０】
なお、本明細書において、不純物元素とは、半導体にｎ型を付与する不純物元素（リン、ヒ素）またはｐ型を付与する不純物元素（ボロン）のことを指している。
【００２１】
また、上記第５の工程により、ＩＣＰを用いたエッチング装置を用いて、第２の導電層を選択的にエッチングして、前記第２の電極を構成する第２の導電層１７ｃの第２の幅（Ｗ２）を、前記第１の幅（Ｗ１）より狭くする。また、前記第２の電極における前記第１の導電層の端部におけるテーパー角は、前記第２の導電層の端部におけるテーパー角より小さくする。
【００２２】
本発明は、このような形状の第２の電極とすることによって、前記第６の工程でスルードープ法を用い、第２の電極を構成する第１の導電層のテーパー形状となっている部分（テーパー部）の下方に存在する半導体層に、不純物元素の濃度がチャネル形成領域から遠ざかるにつれて連続的に高くなる低濃度不純物領域２４、２５を自己整合的に形成することを特徴としている。ただし、連続的に高くなっているといっても、低濃度不純物領域における濃度差は、ほとんど生じていない。
【００２３】
このように緩やかな濃度勾配を有する低濃度不純物領域２４、２５を自己整合的に形成するために、イオン化した不純物元素を、電界で加速して第２の電極を構成する第１の導電層のテーパー部とゲート絶縁膜を通過させて、半導体層に添加する。こうして、第２の電極を構成する第１の導電層のテーパー部にスルードープ法を行うことで、第１の導電層のテーパー部の厚さによって、半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化する低濃度不純物領域２４、２５を形成することができる。
【００２４】
なお、上記スルードープを行った第６の工程直後において、低濃度不純物領域２４、２５は、ゲート絶縁膜を介して第２の電極を構成する第１の導電層のテーパー部と重なっている。
【００２５】
また、上記第７の工程により、第１の導電層のテーパー部を選択的にエッチングする。第７の工程のエッチングは、ＲＩＥ法を用いたエッチングであり、第３の工程及び第５の工程で用いたエッチング方法と異なっている。ただし、ＲＩＥ法に限定されず、適宜、条件を選択すればＩＣＰ方式のドライエッチング装置を用いて行うことも可能であり、ＩＣＰ法を用いた後にＲＩＥ法を用いるエッチングを行うことも可能である。この第７の工程により、前記第３の電極における前記第１の導電層のテーパー角は、前記第２の電極における前記第１の導電層のテーパー角とほぼ同じとなる。また、前記第３の幅（Ｗ３）は、前記第１の幅（Ｗ１）より狭く、且つ、前記第２の幅（Ｗ２）より広くする。また、前記第７の工程と同時に前記絶縁膜が除去されて高濃度不純物領域の一部が露呈する。
【００２６】
なお、上記７の工程直後において、低濃度不純物領域は、ゲート絶縁膜を介して第３の電極を構成する第１の導電層のテーパー部と重なる領域２５ａと、ゲート絶縁膜を介して第３の電極を構成する第１の導電層のテーパー部と重ならない領域２５ｂとに区別することができる。
【００２７】
また、第３の幅（Ｗ３）は、エッチング条件を適宜変更することで自由に調節できる。従って、本発明は、上記第７の工程におけるエッチング条件を適宜変更することで、第３の電極に重なる低濃度不純物領域の幅と、第３の電極に重ならない低濃度不純物領域の幅とを自由に調節できる。ただし、低濃度不純物領域は、この第３の電極の幅に関係なく、緩やかな濃度勾配を有しており、第３の電極と重なっている領域は、電界集中の緩和が達成されてホットキャリアによる防止ができるとともに、第３の電極と重なっていない領域は、オフ電流値を抑えることができる。
【００２８】
上記作製方法において、第１の工程に第１のフォトリソグラフィー工程を行い、第３の工程に第２のフォトリソグラフィー工程を行っているが、その他の工程（第４〜第７の工程）では、第２のフォトリソグラフィー工程で使用したレジストマスクをそのまま使用しているため、フォトリソグラフィー工程を行っていない。
【００２９】
従って、上記第７の工程の後、形成される層間絶縁膜にコンタクトホールを形成のための第３のフォトリソグラフィー工程と、半導体層に達するソース電極またはドレイン電極を形成するための第４のフォトリソグラフィー工程を行うことで、ＴＦＴを作製することができる。
【００３０】
このようにフォトマスク数を削減しながらも、本発明はＴＦＴ構成を適切なものとすることができた。本発明の構成を以下に示す。
【００３１】
本明細書に開示する本発明は、  絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含む半導体装置であって、  前記ゲート電極は、第１の幅（図２中、Ｗ３に相当する）を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅（図２中、Ｗ２に相当する）を有する第２の導電層を上層とする積層構造を有し、  前記半導体層は、前記第２の導電層と重なるチャネル形成領域と、前記第１の導電層と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有していることを特徴とする半導体装置である。
【００３２】
また、上記構成において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に存在することを特徴としている。
【００３３】
また、上記構成において、前記第１の導電層の端部は、テーパー形状であることを特徴としている。
【００３４】
また、上記構成において、前記１の導電層の端部は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に前記絶縁膜を介して存在することを特徴としている。
【００３５】
また、上記構成において、前記絶縁膜のうち、前記低濃度不純物領域と重なる領域の膜厚は、チャネル形成領域から遠ざかるにつれて薄くなっていることを特徴としている。
【００３６】
また、図３に示すように、チャネル形成領域２６とドレイン領域２３との間に設けられる低濃度不純物領域２５において、ドレイン領域に近づくにつれて徐々に導電型を付与する不純物元素の濃度が高くなるような濃度勾配を持たせる点と、緩やかな濃度勾配を有する低濃度不純物領域２５において、ゲート電極１８ｃと重なる領域２５ａ（ＧＯＬＤ領域）と、ゲート電極と重ならない領域２５ｂ（ＬＤＤ領域）とを備えている点である。
【００３７】
なお、本明細書では、絶縁膜を介してゲート電極と重なる低濃度不純物領域をＧＯＬＤ領域と呼び、ゲート電極と重ならない低濃度不純物領域をＬＤＤ領域と呼ぶ。
【００３８】
また、上記構成を備えたＴＦＴを用いて液晶表示装置やＥＬ表示装置に代表される電気光学装置を形成することを特徴としている。
【発明の効果】
【００３９】
本発明における第３のエッチング処理のエッチング条件によりゲート電極に重なる低濃度不純物領域（ＧＯＬＤ領域）の幅と、ゲート電極に重ならない低濃度不純物領域（ＬＤＤ領域）の幅とを自由に調節できる。また、本発明により形成されたＴＦＴのＧＯＬＤ領域とＬＤＤ領域のにおける濃度差はほとんど生じていない。従って、ゲート電極と重なっているＧＯＬＤ領域は、電界集中の緩和が達成されてホットキャリアによる防止ができるとともに、ゲート電極と重なっていないＬＤＤ領域は、オフ電流値を抑えることができる。
【図面の簡単な説明】
【００４０】
【図１】ＴＦＴの作製工程を示す図である。
【図２】ＴＦＴの作製工程を示す図である。
【図３】不純物元素の濃度分布を示す曲線である。
【図４】シュミレーションで用いた構造模式図である。
【図５】シュミレーション結果（リンドープ）のグラフである。
【図６】シュミレーション結果（ＴＦＴの電圧／電流特性）のグラフである。
【図７】ＡＭ−ＬＣＤの作製工程を示す図である。
【図８】ＡＭ−ＬＣＤの作製工程を示す図である。
【図９】ＡＭ−ＬＣＤの作製工程を示す図である。
【図１０】透過型液晶表示装置の断面構造図である。
【図１１】液晶パネルの外観図である。
【図１２】ＡＭ−ＬＣＤの作製工程を示す図である。
【図１３】ＡＭ−ＬＣＤの作製工程を示す図である。
【図１４】ＡＭ−ＬＣＤの作製工程を示す図である。
【図１５】画素上面図である。
【図１６】反射型液晶表示装置の断面構造図である。
【図１７】作製工程における画素上面図である。
【図１８】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１９】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図２０】電子機器の一例を示す図。
【図２１】電子機器の一例を示す図。
【図２２】電子機器の一例を示す図。
【発明を実施するための形態】
【００４１】
本発明の実施形態について、以下に図１〜図３を用いて説明する。
【００４２】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４３】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。ここでは下地膜１１として２層構造（１１ａ、１１ｂ）を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００４４】
次いで、下地絶縁膜上に半導体層１２を形成する。半導体層１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層１２の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００４５】
次いで、半導体層１２を覆う絶縁膜１３を形成する。
【００４６】
絶縁膜１３はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１３はゲート絶縁膜となる。
【００４７】
次いで、絶縁膜１３上に膜厚２０〜１００ｎｍの第１の導電膜１４と、膜厚１００〜４００ｎｍの第２の導電膜１５とを積層形成する。（図１（Ａ））ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜１４と、Ｗ膜からなる第２の導電膜１５を積層形成した。なお、ここでは、第１の導電膜１４をＴａＮ、第２の導電膜１５をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００４８】
次いで、第２のフォトマスクを用いてレジストマスク１６ａを形成し、ＩＣＰエッチング装置を用いて第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜１５をエッチングして、図１（Ｂ）に示すように、端部においてテーパー形状を有する部分（テーパー部）を有する第２の導電層１７ａを得る。
【００４９】
ここで、テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。第２の導電層１７ａのテーパー角は、エッチング条件を適宜、選択することによって、５°〜４５°の範囲とすることができる。
【００５０】
次いで、レジストマスク１６ａをそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって、第１の導電膜１４をエッチングして図１（Ｃ）に示すような第１の導電層１８ａを形成する。第１の導電層１８ａは、第１の幅（Ｗ１）を有している。なお、この第２のエッチング工程の際、レジストマスク、第２の導電層、及び絶縁膜もわずかにエッチングされて、それぞれレジストマスク１６ｂ、第２の導電層１７ｂ、絶縁膜１９ａが形成される。
【００５１】
なお、ここでは、絶縁膜１３の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図２（Ｃ）に示すような電極構造（第２の導電層１７ｂと第１の導電層１８ａの積層）が形成できるのであれば、特に限定されず、１回のエッチング工程で行ってもよい。
【００５２】
次いで、レジストマスク１６ｂをそのままの状態にしたまま、第１のドーピング工程を行う。この第１のドーピング工程によって絶縁膜１９ａを介してスルードープを行い、高濃度不純物領域２０、２１を形成する。（図１（Ｄ））
【００５３】
次いで、レジストマスク１６ｂを用いて、ＩＣＰエッチング装置を用いて第３のエッチング工程を行う。この第３のエッチング工程によって、第２の導電層１７ｂをエッチングして図２（Ａ）に示すような第２の導電層１７ｃを形成する。
第２の導電層１７ｃは、第２の幅（Ｗ２）を有する。なお、この第３のエッチング工程の際、レジストマスク、第１の導電層、及び絶縁膜もわずかにエッチングされて、それぞれレジストマスク１６ｃ、第１の導電層１８ｂ、絶縁膜１９ｂが形成される。
【００５４】
次いで、レジストマスク１６ｃをそのままの状態にしたまま、第２のドーピング工程を行う。この第２のドーピング工程によって第１の導電層１８ｂのテーパー部及び絶縁膜１９ｂを介してスルードープを行い、低濃度不純物領域２４、２５を形成する。図２（Ｂ）なお、この第２のドーピングの際、高濃度不純物領域にもドーピングされ、高濃度不純物領域２２、２３が形成される。
【００５５】
次いで、レジストマスク１６ｃをそのままの状態にしたまま、ＲＩＥエッチング装置を用いて第４のエッチング工程を行う。この第３のエッチング工程によって、第１の導電層１８ｂのテーパー部を一部除去する。ここで、第１の幅（Ｗ１）を有していた第１の導電層１８ｂが、第３の幅（Ｗ３）を有する第１の導電層１８ｃとなった。本発明では、この第１の導電層１８ｃとその上に積層された第２の導電層１７ｃがゲート電極となる。なお、この第４のエッチングの際、絶縁膜１９ｂもエッチングされて、絶縁膜１９ｃが形成される。ここでは、絶縁膜の一部を除去して高濃度不純物領域を露呈させた例を示したが特に限定されない。
【００５６】
この後、レジストマスク１６ｃを除去し、半導体層に添加された不純物元素の活性化を行う。次いで、層間絶縁膜２７を形成した後、第３のマスクを用いてコンタクトホールを形成し、第４のマスクを用いて電極２８、２９を形成する。
【００５７】
こうして、フォトマスク４枚で、図２（Ｄ）に示す構造のＴＦＴを形成することができる。
【００５８】
また、本発明により形成されたＴＦＴの特徴は、チャネル形成領域２６とドレイン領域２３との間に設けられる低濃度不純物領域２５において、ほとんど濃度差はなく、緩やかな濃度勾配を有し、ゲート電極１８ｃと重なる領域２５ａ（ＧＯＬＤ領域）と、ゲート電極と重ならない領域２５ｂ（ＬＤＤ領域）とを備えている点である。また、絶縁膜１９ｃの周縁部、即ち、ゲート電極と重ならない領域２５ｂ及び高濃度不純物領域２０、２１の上方の領域はテーパー状となっている。
【００５９】
なお、図２（Ｂ）の工程において、シュミレーションを行った。シュミレーションには、図４に示した構造模式図を用いた。ここでは、半導体層の膜厚４２ｎｍ、ゲート絶縁膜の膜厚１１０ｎｍとし、第１の導電層のテーパー部は、図４に示したような階段状の構造にモデル化して、加速電圧９０ｋｅＶ、ドーズ量１．４×１０13atoms/cm2でリンのドーピングを行った場合を想定した。
【００６０】
そのシュミレーション結果を図５に示す。図５には、不純物元素（リン）の濃度は、チャネル形成領域から遠ざかるにつれて連続的に高くなることが示されている。ただし、その濃度勾配は緩やかであり、低濃度不純物領域における濃度差はほとんど生じていない。
【００６１】
また、図５により得られた濃度分布を有し、且つ、０．５μｍのＧＯＬＤ領域と、０．５μｍのＬＬＤ領域として形成されたＴＦＴの電圧／電流特性を図６に示した。なお、シュミレーションにより、ＴＦＴのしきい値（Ｖｔｈ）は、１．８８１Ｖ、Ｓ値は、０．２８７８Ｖ／ｄｅｃ、オン電流は、Ｖｄｓ（ソース領域とドレイン領域の電圧差）＝１Ｖの時には、４０μＡとなり、Ｖｄｓ＝１４Ｖの時には１１９．６μＡとなった。
【００６２】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【００６３】
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に図７〜図９を用いて説明する。
【００６４】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００６５】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００６６】
次いで、下地膜上に半導体層１０２〜１０５を形成する。半導体層１０２〜１０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０５を形成した。
【００６７】
また、半導体層１０２〜１０５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００６８】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００６９】
次いで、半導体層１０２〜１０５を覆うゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７０】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７１】
次いで、図７（Ａ）に示すように、ゲート絶縁膜１０６上に膜厚２０〜１００ｎｍの第１の導電膜１０７と、膜厚１００〜４００ｎｍの第２の導電膜１０８とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０７と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０８を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００７２】
なお、本実施例では、第１の導電膜１０７をＴａＮ、第２の導電膜１０８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１０９〜１１２を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model  Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第２の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。なお、ここでの第１のエッチング条件でのエッチングは、実施の形態に記載した第１のエッチング工程（図１（Ｂ））に相当する。
【００７４】
この後、レジストからなるマスク１０９〜１１２を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。なお、ここでの第２エッチング条件でのエッチングは、実施の形態に記載した第２のエッチング工程（図１（Ｃ））に相当する。
【００７５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５°〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１３〜１１６（第１の導電層１１３ａ〜１１６ａと第２の導電層１１３ｂ〜１１６ｂ）を形成する。ここでのチャネル長方向の第１の導電層の幅は、上記実施の形態に示したＷ１に相当する。１１７はゲート絶縁膜であり、第１の形状の導電層１１３〜１１６で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００７６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図７（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１３〜１１６がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域１１８〜１２１が形成される。高濃度不純物領域１１８〜１２１には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。なお、ここでの第１のドーピング処理は、実施の形態に記載した第１のドーピング工程（図１（Ｄ））に相当する。
【００７７】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
なお、第１のエッチング処理や第２のエッチング処理に用いるエッチング用ガスにはＣｌ2、ＢＣｌ3、ＳｉＣｉ4、ＣＣｌ4などの塩素化合物系ガス、ＣＦ4、ＳＦ6、ＮＦ3などのフッ素化合物系ガス及びＯ2から選ばれたガス、またはこれらを主成分とする混合ガスを用いればよい。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）
とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。
第２のエッチング処理でのＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。この第２のエッチング処理によりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層１２２ｂ〜１２５ｂを形成する。一方、第１の導電層１１３ａ〜１１６ａは、ほとんどエッチングされず、第１の導電層１２２ａ〜１２５ａを形成する。なお、ここでの第２のエッチング処理は、実施の形態に記載した第３のエッチング工程（図２（Ａ））に相当する。また、ここでのチャネル長方向の第２の導電層の幅が実施の形態に示したＷ２に相当する。
【００７８】
次いで、第２のドーピング処理を行って図７（Ｃ）の状態を得る。ドーピングは第２の導電層１２２ｂ〜１２５ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーズ量３．５×１０12、加速電圧９０ｋｅＶにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域１２６〜１２９を自己整合的に形成する。
この低濃度不純物領域１２６〜１２９へ添加されたリン（Ｐ）の濃度は、１×１０17〜１×１０18atoms/cm3であり、且つ、第１の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、高濃度不純物領域１１８〜１２１にも不純物元素が添加され、高濃度不純物領域１３０〜１３３を形成する。なお、ここでの第２のドーピング処理は、実施の形態に記載した第２のドーピング工程（図２（Ｂ））に相当する。
【００７９】
次いで、レジストからなるマスクを除去せずに第３のエッチング処理を行う。
この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、半導体層と重なる領域を縮小するために行われる。第３のエッチング処理は、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）
を用いて行う。本実施例では、チャンバー圧力６．７Ｐａ、ＲＦ電力８００Ｗ、ＣＨＦ3ガス流量３５ｓｃｃｍで第３のエッチング処理を行った。第３のエッチング処理により、第１の導電層１３８〜１４１が形成される。（図８（Ａ））なお、ここでの第３のエッチング処理は、実施の形態に記載した第４のエッチング工程（図２（Ｃ））に相当する。また、ここでのチャネル長方向の第１の導電層の幅が実施の形態に示したＷ３に相当する。
【００８０】
この第３のエッチング処理時、同時に絶縁膜１１７もエッチングされて、高濃度不純物領域１３０〜１３３の一部は露呈し、絶縁膜１４３ａ〜１４３ｃ、１４４が形成される。なお、本実施例では、高濃度不純物領域１３０〜１３３の一部が露呈するエッチング条件を用いたが、絶縁膜の膜厚やエッチング条件を変更すれば、高濃度不純物領域に薄く絶縁膜が残るようにすることもできる。
【００８１】
上記第３のエッチング処理によって、第１の導電層１３８〜１４１と重ならない不純物領域（ＬＤＤ領域）１３４ａ〜１３７ａが形成される。なお、不純物領域（ＧＯＬＤ領域）１３４ｂ〜１３７ｂは、第１の導電層１３８〜１４１と重なったままである。
【００８２】
また、第１の導電層１３８と第２の導電層１２２ｂとで形成された電極は、後の工程で形成される駆動回路のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層１３９と第２の導電層１２３ｂとで形成された電極は、後の工程で形成される駆動回路のｐチャネル型ＴＦＴのゲート電極となる。同様に、第１の導電層１４０と第２の導電層１２４ｂとで形成された電極は、後の工程で形成される画素部のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層１４１と第２の導電層１２５ｂとで形成された電極は、後の工程で形成される画素部の保持容量の一方の電極となる。
【００８３】
このようにすることで、本実施例は、第１の導電層１３８〜１４１と重なる不純物領域（ＧＯＬＤ領域）１３４ｂ〜１３７ｂにおける不純物濃度と、第１の導電層１３８〜１４１と重ならない不純物領域（ＬＤＤ領域）１３４ａ〜１３７ａにおける不純物濃度との差を小さくすることができ、ＴＦＴ特性を向上させることができる。
【００８４】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク１４５、１４６を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加された不純物領域１４７〜１５２を形成する。（図８（Ｂ））第１の導電層１３９、１４１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域１４７〜１５２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク１４５、１４６で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域１４５、１４６にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、第３のエッチング処理によって、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈されたため、不純物元素（ボロン）
を添加しやすい利点を有している。
【００８５】
この第３のドーピング処理は１回でもよいし、複数回でもよい。例えば、２回のドーピングを行う場合、１回目のドーピング条件を加速電圧５〜４０ｋｅＶとし、１４７、１５０を形成し、２回目のドーピング条件を加速電圧６０〜１２０ｋｅＶとし、１４８、１４９、１５１、１５２を形成することによって半導体膜における注入欠陥（イオンドーピングやイオン注入による欠陥）を最小限に抑えることができる。さらに、このように複数回でドーピングを行えば、ソース領域およびドレイン領域１４７とＬＤＤ領域１４８、１４９に対してそれぞれボロン元素の導入量を変えることができ、設計の自由度が向上する。
【００８６】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【００８７】
次いで、レジストからなるマスク１４５、１４６を除去して第１の層間絶縁膜１５３を形成する。この第１の層間絶縁膜１５３としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜１５３は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００８８】
次いで、図８（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８９】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域（１３０、１３２、１４７、１５０）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９０】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００９１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９２】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００９３】
次いで、第１の層間絶縁膜１５３上に有機絶縁物材料から成る第２の層間絶縁膜１５４を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域１３０、１３２、１４７、１５０に達するコンタクトホールを形成するためのパターニングを行う。
【００９４】
そして、駆動回路２０５において、不純物領域１３０または不純物領域１４７とそれぞれ電気的に接続する電極１５５〜１５８を形成する。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００９５】
また、画素部２０６においては、不純物領域１３２と接する接続電極１６０、またはソース電極１５９を形成し、不純物領域１５０と接する接続電極１６１を形成する。
【００９６】
次いで、その上に透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることによって画素電極１６２を形成する。（図９）透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【００９７】
また、画素電極１６２は、接続電極１６０と接して重ねて形成することによって画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層（不純物領域１５０）と電気的な接続が形成される。
【００９８】
なお、ここでは、画素電極として、透明導電膜を用いた例を示したが、反射性を有する導電性材料を用いて画素電極を形成すれば、反射型の表示装置を作製することができる。その場合、電極を作製する工程で画素電極を同時に形成でき、その画素電極の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００９９】
以上の様にして、ｎチャネル型ＴＦＴ２０１及びｐチャネル型ＴＦＴ２０２を有する駆動回路２０５と、画素ＴＦＴ２０３及び保持容量２０４とを有する画素部２０６を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１００】
駆動回路２０５のｎチャネル型ＴＦＴ２０１はチャネル形成領域１６３、ゲート電極の一部を構成する第１の導電層１３８と重なる低濃度不純物領域１３４ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域１３４ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域１３０を有している。ｐチャネル型ＴＦＴ２０２にはチャネル形成領域１６４、ゲート電極の一部を構成する第１の導電層１３９と重なる不純物領域１４９、ゲート電極の外側に形成される不純物領域１４８、ソース領域またはドレイン領域として機能する不純物領域１４７を有している。
【０１０１】
画素部２０６の画素ＴＦＴ２０３にはチャネル形成領域１６５、ゲート電極を形成する第１の導電層１４０と重なる低濃度不純物領域１３６ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域１３６ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域１３２を有している。また、保持容量２０４の一方の電極として機能する半導体層１５０〜１５２には、それぞれｐ型を付与する不純物元素が添加されている。保持容量２０４は、絶縁膜１４４を誘電体として、電極１２５、１４１と、半導体層１５０〜１５２、１６６とで形成している。
【実施例２】
【０１０２】
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１０を用いる。
【０１０３】
まず、実施例１に従い、図９の状態のアクティブマトリクス基板を得た後、図９のアクティブマトリクス基板上に配向膜１６７を形成しラビング処理を行う。
なお、本実施例では配向膜１６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０４】
次いで、対向基板１６８を用意する。この対向基板には、着色層１７４、遮光層１７５が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層１７７を設けた。このカラーフィルタと遮光層１７７とを覆う平坦化膜１７６を設けた。次いで、平坦化膜１７６上に透明導電膜からなる対向電極１６９を画素部に形成し、対向基板の全面に配向膜１７０を形成し、ラビング処理を施した。
【０１０５】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１７１で貼り合わせる。シール材１７１にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１７３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１７３には公知の液晶材料を用いれば良い。このようにして図１０に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１０６】
こうして得られた液晶表示パネルの構成を図１１の上面図を用いて説明する。
なお、図１０と対応する部分には同じ符号を用いた。
【０１０７】
図１１（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２０７、外部入力端子と各回路の入力部までを接続する配線２０８などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１６８とがシール材１７１を介して貼り合わされている。
【０１０８】
ゲート配線側駆動回路２０５ａと重なるように対向基板側に遮光層１７７ａが設けられ、ソース配線側駆動回路２０５ｂと重なるように対向基板側に遮光層１７７ｂが形成されている。また、画素部２０６上の対向基板側に設けられたカラーフィルタ２０９は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）
の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１０９】
ここでは、カラー化を図るためにカラーフィルタ２０９を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１１０】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層１７７ａ、１７７ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１１１】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【０１１２】
また、外部入力端子にはベースフィルム２１０と配線２１１から成るＦＰＣが異方性導電性樹脂２１２で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１１３】
図１１（Ｂ）は図１１（Ａ）で示す外部入力端子２０７のＡ−Ａ'線に対する断面図を示している。導電性粒子２１４の外径は配線２１５のピッチよりも小さいので、接着剤２１２中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦＰＣ側の配線と電気的な接続を形成することができる。
【０１１４】
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
【実施例３】
【０１１５】
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図１２〜１５、及び図１７を用いて説明する。実施例１では透過型の表示装置を形成したが、本実施例では、反射型の表示装置を形成し、実施例１よりもマスク数を減らすことを特徴としている。
【０１１６】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板４００を用いる。なお、基板４００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【０１１７】
次いで、基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。本実施例では下地膜４０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜４０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜４０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜４０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜４０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【０１１８】
次いで、下地膜上に半導体層４０２〜４０６を形成する。半導体層４０２〜４０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層４０２〜４０６を形成した。
【０１１９】
また、半導体層４０２〜４０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【０１２０】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【０１２１】
次いで、半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１２２】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１２３】
次いで、図１２（Ａ）に示すように、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または純度９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【０１２４】
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【０１２５】
次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model  Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第２の導電層の端部をテーパー形状とする。また、この第１のエッチング条件でのエッチング直後での、光学顕微鏡を用いた画素部における上面図を図１７（Ａ）に示した。
【０１２６】
この後、レジストからなるマスク４１０〜４１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１２７】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５°〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。また、この第２のエッチング条件でのエッチング直後での、光学顕微鏡を用いた画素部における上面図を図１７（Ｂ）に示した。
【０１２８】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図１２（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層４１７〜４２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域４２３〜４２７が形成される。高濃度不純物領域４２３〜４２７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【０１２９】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第１の導電層４２８ｂ〜４３３ｂを形成する。一方、第２の導電層４１７ａ〜４２２ａは、ほとんどエッチングされず、第２の導電層４２８ａ〜４３３ａを形成する。次いで、第２のドーピング処理を行って図１２（Ｃ）の状態を得る。ドーピングは第２の導電層４１７ａ〜４２２ａを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。こうして、第１の導電層と重なる不純物領域４３４〜４３８を形成する。この不純物領域へ添加されたリン（Ｐ）の濃度は、第１の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、不純物領域４２３〜４２７にも不純物元素が添加され、不純物領域４３９〜４４３を形成する。
【０１３０】
次いで、レジストからなるマスクを除去せずに第３のエッチング処理を行う。
（図１３（Ａ））この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、半導体層と重なる領域を縮小するために行われる。第３のエッチング処理は、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層４４４〜４４９が形成される。この時、同時に絶縁膜４１６もエッチングされて、絶縁膜４５０ａ〜ｄ、４５１が形成される。
【０１３１】
上記第３のエッチング処理によって、第１の導電層４４４〜４４８と重ならない不純物領域（ＬＤＤ領域）４３４ａ〜４３８ａが形成される。なお、不純物領域（ＧＯＬＤ領域）４３４ｂ〜４３８ｂは、第１の導電層４４４〜４４８と重なったままである。
【０１３２】
このようにすることで、本実施例は、第１の導電層４４４〜４４８と重なる不純物領域（ＧＯＬＤ領域）４３４ｂ〜４３８ｂにおける不純物濃度と、第１の導電層４４４〜４４８と重ならない不純物領域（ＬＤＤ領域）４３４ａ〜４３８ａにおける不純物濃度との差を小さくすることができ、信頼性を向上させることができる。
【０１３３】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク４５２〜４５４を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加された不純物領域４５５〜４６０を形成する。第１の導電層４４５、４４８を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域４５５〜４６０はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。（図１３（Ｂ））この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク４５２〜４５４で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域４５５〜４６０にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、不純物元素（ボロン）を添加しやすい利点を有している。
【０１３４】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【０１３５】
次いで、レジストからなるマスク４５２〜４５４を除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜４６１は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１３６】
次いで、図１３（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１３７】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域４３９、４４１、４４２、４５５、４５８にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３８】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１３９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１４０】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１４１】
次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凸凹が形成されるものを用いた。
【０１４２】
本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第２の層間絶縁膜を形成することによって画素電極の表面に凸凹を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行うことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【０１４３】
また、第２の層間絶縁膜４６２として表面が平坦化する膜を用いてもよい。その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
【０１４４】
そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【０１４５】
また、画素部５０７においては、画素電極４７０、ゲート配線４６９、接続電極４６８を形成する。（図１４）この接続電極４６８によりソース配線（４４３ｂと４４９の積層）は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線４６９は、画素ＴＦＴのゲート電極と電気的な接続が形成される。また、画素電極４７０は、画素ＴＦＴのドレイン領域４４２と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層４５８と電気的な接続が形成される。また、画素電極４７０としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【０１４６】
以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【０１４７】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４７１、ゲート電極の一部を構成する第１の導電層４４４と重なる低濃度不純物領域４３４ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３４ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４３９を有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４７２、ゲート電極と重なる不純物領域４５７、ゲート電極の外側に形成される不純物領域４５６、ソース領域またはドレイン領域として機能する高濃度不純物領域４５５を有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４７３、ゲート電極の一部を構成する第１の導電層４４６と重なる低濃度不純物領域４３６ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３６ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４４１を有している。
【０１４８】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４７４、ゲート電極の一部を構成する第１の導電層４４７と重なる低濃度不純物領域４３７ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３７ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４４３を有している。また、保持容量５０５の一方の電極として機能する半導体層４５８〜４６０には、それぞれｐ型を付与する不純物元素が添加されている。保持容量５０５は、絶縁膜４５１を誘電体として、電極（４４８と４３２ｂの積層）と、半導体層４５８〜４６０とで形成している。
【０１４９】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【０１５０】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１５に示す。なお、図１２〜図１４に対応する部分には同じ符号を用いている。図１４中の鎖線Ａ−Ａ’は図１５中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１４中の鎖線Ｂ−Ｂ’は図１５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【０１５１】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【実施例４】
【０１５２】
本実施例では、実施例３で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図１６を用いる。
【０１５３】
まず、実施例３に従い、図１４の状態のアクティブマトリクス基板を得た後、図１４のアクティブマトリクス基板上、少なくとも画素電極４７０上に配向膜４７１を形成しラビング処理を行う。なお、本実施例では配向膜４７１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示しない）を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１５４】
次いで、対向基板４７１を用意する。次いで、対向基板４７１上に着色層４７２、４７３、平坦化膜４７４を形成する。赤色の着色層４７２と青色の着色層４７３とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。
【０１５５】
本実施例では、実施例３に示す基板を用いている。従って、実施例３の画素部の上面図を示す図１５では、少なくともゲート配線４６９と画素電極４７０の間隙と、ゲート配線４６９と接続電極４６８の間隙と、接続電極４６８と画素電極４７０の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。
【０１５６】
このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
【０１５７】
次いで、平坦化膜４７４上に透明導電膜からなる対向電極４７５を少なくとも画素部に形成し、対向基板の全面に配向膜４７６を形成し、ラビング処理を施した。
【０１５８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材４７７で貼り合わせる。シール材４７７にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４７８を注入し、封止剤（図示せず）によって完全に封止する。液晶材料４７８には公知の液晶材料を用いれば良い。なお、本実施例は反射型であるので実施例１よりも基板間隔は半分程度となる。このようにして図１６に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１５９】
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
【実施例５】
【０１６０】
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１８は本発明のＥＬ表示装置の断面図である。
【０１６１】
図１８において、基板７００上に設けられたスイッチングＴＦＴ６０３は図１４のｎチャネル型ＴＦＴ５０３を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ５０３の説明を参照すれば良い。
【０１６２】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１６３】
基板７００上に設けられた駆動回路（ｎチャネル型ＴＦＴ６０１及びｐチャネル型ＴＦＴ６０２）は図１４のＣＭＯＳ回路を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１６４】
また、配線７０１、７０３はＣＭＯＳ回路のソース配線、７０２はドレイン配線として機能する。また、配線７０４はソース配線７０８とスイッチングＴＦＴのソース領域とを電気的に接続する配線として機能し、配線７０５はドレイン配線７０９とスイッチングＴＦＴのドレイン領域とを電気的に接続する配線として機能する。
【０１６５】
なお、電流制御ＴＦＴ６０４は図１４のｐチャネル型ＴＦＴ５０２を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ５０２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１６６】
また、配線７０６は電流制御ＴＦＴのソース配線（電流供給線に相当する）であり、７０７は電流制御ＴＦＴの画素電極７１０上に重ねることで画素電極７１０と電気的に接続する電極である。
【０１６７】
なお、７１０は、透明導電膜からなる画素電極（ＥＬ素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極７１０は、上記配線を形成する前に平坦な層間絶縁膜７１１上に形成する。本実施例においては、樹脂からなる平坦化膜７１１を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１６８】
配線７０１〜７０７を形成後、図１８に示すようにバンク７１２を形成する。
バンク７１２は１００〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
【０１６９】
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ω・ｍ（好ましくは１×１０8〜１×１０10Ω・ｍ）となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。
【０１７０】
画素電極７１０の上にはＥＬ層７１３が形成される。なお、図１８では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。
Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０１７１】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１７２】
次に、ＥＬ層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０１７３】
この陰極７１４まで形成された時点でＥＬ素子７１５が完成する。なお、ここでいうＥＬ素子７１５は、画素電極（陽極）７１０、ＥＬ層７１３及び陰極７１４で形成されたコンデンサを指す。
【０１７４】
ＥＬ素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１７５】
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間にＥＬ層７１３が酸化するといった問題を防止できる。
【０１７６】
さらに、パッシベーション膜７１６上に封止材７１７を設け、カバー材７１８を貼り合わせる。封止材７１７としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材７１８はガラス基板や石英基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
【０１７７】
こうして図１８に示すような構造のＥＬ表示装置が完成する。なお、バンク７１２を形成した後、パッシベーション膜７１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材７１８を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
【０１７８】
こうして、プラスチック基板を母体とする絶縁体７００上にｎチャネル型ＴＦＴ６０１、６０２、スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３および電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成される。ここまでの製造工程で必要としたマスク数は、一般的なアクティブマトリクス型ＥＬ表示装置よりも少ない。
【０１７９】
即ち、ＴＦＴの製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。
【０１８０】
さらに、図１４を用いて説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いｎチャネル型ＴＦＴを形成することができる。そのため、信頼性の高いＥＬ表示装置を実現できる。
【０１８１】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１８２】
さらに、ＥＬ素子を保護するための封止（または封入）工程まで行った後の本実施例のＥＬ発光装置について図１９を用いて説明する。なお、必要に応じて図１８で用いた符号を引用する。
【０１８３】
図１９（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図１９（Ｂ）は図１９（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された８０１はソース側駆動回路、８０６は画素部、８０７はゲート側駆動回路である。また、９０１はカバー材、９０２は第１シール材、９０３は第２シール材であり、第１シール材９０２で囲まれた内側には封止材９０７が設けられる。
【０１８４】
なお、９０４はソース側駆動回路８０１及びゲート側駆動回路８０７に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０５からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書におけるＥＬ表示装置には、ＥＬ表示装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１８５】
次に、断面構造について図１９（Ｂ）を用いて説明する。基板７００の上方には画素部８０６、ゲート側駆動回路８０７が形成されており、画素部８０６は電流制御ＴＦＴ６０４とそのドレインに電気的に接続された画素電極７１０を含む複数の画素により形成される。また、ゲート側駆動回路８０７はｎチャネル型ＴＦＴ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせたＣＭＯＳ回路（図１４参照）を用いて形成される。
【０１８６】
画素電極７１０はＥＬ素子の陽極として機能する。また、画素電極７１０の両端にはバンク７１２が形成され、画素電極７１０上にはＥＬ層７１３およびＥＬ素子の陰極７１４が形成される。
【０１８７】
陰極７１４は全画素に共通の配線としても機能し、接続配線９０４を経由してＦＰＣ９０５に電気的に接続されている。さらに、画素部８０６及びゲート側駆動回路８０７に含まれる素子は全て陰極７１４およびパッシベーション膜７１６で覆われている。
【０１８８】
また、第１シール材９０２によりカバー材９０１が貼り合わされている。なお、カバー材９０１とＥＬ素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第１シール材９０２の内側には封止材９０７が充填されている。なお、第１シール材９０２、封止材９０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材９０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材９０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
【０１８９】
ＥＬ素子を覆うようにして設けられた封止材９０７はカバー材９０１を接着するための接着剤としても機能する。また、本実施例ではカバー材９０１を構成するプラスチック基板９０１aの材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。
【０１９０】
また、封止材９０７を用いてカバー材９０１を接着した後、封止材９０７の側面（露呈面）を覆うように第２シール材９０３を設ける。第２シール材９０３は第１シール材９０２と同じ材料を用いることができる。
【０１９１】
以上のような構造でＥＬ素子を封止材９０７に封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【実施例６】
【０１９２】
上記各実施例１乃至５のいずれか一を実施して形成されたＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１９３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２０、図２１及び図２２に示す。
【０１９４】
図２０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１９５】
図２０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１９６】
図２０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１９７】
図２０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１９８】
図２０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
【０１９９】
図２０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０２００】
図２１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０２０１】
図２１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０２０２】
なお、図２１（Ｃ）は、図２１（Ａ）及び図２１（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２１（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０３】
また、図２１（Ｄ）は、図２１（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２１（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０４】
ただし、図２１に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０２０５】
図２２（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４に適用することができる。
【０２０６】
図２２（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０２０７】
図２２（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２０８】
ちなみに図２２（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０２０９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。
【図１】
0005292453.tif 000002
【図２】
0005292453.tif 000003
【図３】
0005292453.tif 000004
【図４】
0005292453.tif 000005
【図５】
0005292453.tif 000006
【図６】
0005292453.tif 000007
【図７】
0005292453.tif 000008
【図８】
0005292453.tif 000009
【図９】
0005292453.tif 000010
【図１０】
0005292453.tif 000011
【図１１】
0005292453.tif 000012
【図１２】
0005292453.tif 000013
【図１３】
0005292453.tif 000014
【図１４】
0005292453.tif 000015
【図１５】
0005292453.tif 000016
【図１６】
0005292453.tif 000017
【図１７】
0005292453.tif 000018
【図１８】
0005292453.tif 000019
【図１９】
0005292453.tif 000020
【図２０】
0005292453.tif 000021
【図２１】
0005292453.tif 000022
【図２２】
0005292453.tif 000023