(57)【特許請求の範囲】
【請求項１】
第１主面及び第２主面を備えた半導体基板と、
前記半導体基板に構成され、前記第１主面側にエミッタ電極及びゲート電極が形成され、前記第２主面側にコレクタ電極が形成されたＩＧＢＴ素子と、
前記半導体基板において前記ＩＧＢＴ素子と隣接して形成され、前記半導体基板の一方の主面側に第１導電型であるＰ導電型の第１半導体領域が形成され、他方の主面側に第２導電型であるＮ導電型の第２半導体領域が形成されたダイオード素子と、
を備えた半導体装置であって、
前記半導体基板の前記第１主面側において、前記ＩＧＢＴ素子及び前記ダイオード素子が形成された素子形成領域の周囲には、前記第１導電型の高濃度領域が配置され、
前記半導体基板の前記第２主面側における前記素子形成領域の周囲の外周エリア、又は前記ダイオード素子の配置領域における前記第２主面側には、前記第１導電型の吸収領域と前記第２導電型の半導体領域とが混在する領域であって、前記第１導電型の吸収領域及び前記第２導電型の半導体領域のいずれかが分散して配置された領域又は前記第１導電型の吸収領域と前記第２導電型の半導体領域とが交互に繰り返し並ぶ領域が設けられていることを特徴とする半導体装置。
【請求項２】
前記ダイオード素子の配置領域における前記第２主面側に、前記第１導電型の前記吸収領域が部分的に設けられており、
前記ダイオード素子の配置領域における前記第２主面側は、前記ＩＧＢＴ素子に隣接する側の方が、前記ＩＧＢＴ素子から離れた側よりも、前記第２半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１主面側において前記ＩＧＢＴ素子及び前記ダイオード素子が形成された素子形成領域の周囲に配置される第１導電型のガードリングを備え、
前記ダイオード素子の配置領域における前記第２主面側は、前記ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、前記第２半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１主面側において前記ＩＧＢＴ素子及び前記ダイオード素子が形成された素子形成領域の周囲には、第１導電型のガードリングが設けられ、
前記半導体基板の前記第２主面側において前記素子形成領域の周囲の外周エリア内には前記第１導電型の吸収領域が形成されており、
更に、前記外周エリア内には、前記吸収領域と共に前記第２導電型の半導体領域が設けられていることを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記第２主面側の前記外周エリアの所定領域において、前記第２導電型の半導体領域が均一に設けられていることを特徴とする請求項１又は請求項４に記載の半導体装置。
【請求項６】
前記第２主面側の前記外周エリアの所定領域において、前記第２導電型の半導体領域が不均一に設けられていることを特徴とする請求項１又は請求項４に記載の半導体装置。
【請求項７】
一方面側に第１主面が配置され、他方面側に第２主面が配置されてなる半導体基板と、
前記半導体基板の前記第１主面側に形成された第１半導体領域と、
前記半導体基板の前記第２主面側に形成された第２導電型であるＮ導電型の第２半導体領域と、
前記第１半導体領域の前記第１主面側に接続される第１電極と、
前記第２半導体領域の前記第２主面側に接続される第２電極と、
を備えた半導体装置であって、
前記第１主面側において前記第１半導体領域の周囲に配置された第１導電型であるＰ導電型のガードリングと、
前記第２主面側において前記第２半導体領域に隣接して形成される前記第１導電型の吸収領域と、
を備え、
前記第２主面側において、前記ガードリングに対向する対向領域には、前記吸収領域と前記第２導電型の半導体領域とが混在する領域であって、前記第１導電型の前記吸収領域及び前記第２導電型の半導体領域のいずれかが分散して配置された領域又は前記第１導電型の吸収領域と前記第２導電型の半導体領域とが交互に繰り返し並ぶ領域が設けられ、
前記第２主面側において、前記対向領域側の方が、当該対向領域から離れた側よりも、前記第２半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする半導体装置。
【請求項８】
前記第１半導体領域は、第１導電型のアノード領域からなり、
前記第２半導体領域は、第２導電型のカソード領域からなり、
前記第２主面側の表層部において、前記アノード領域に対向して配置されるアノード対向領域よりも、当該アノード対向領域の周囲領域の方が、前記カソード領域に対する前記吸収領域の比率が大きくなっていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１半導体領域が第２導電型のソース領域として構成され、前記第２半導体領域が第２導電型のドレイン領域として構成されるＭＯＳトランジスタを備えたことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記半導体基板の前記第２主面側に形成された前記第１導電型の吸収領域と前記第２導電型の半導体領域とが混在する領域において、前記第２導電型の半導体領域の幅をＷｎとし、前記半導体基板における少数キャリアの拡散長をＬｈとした場合、Ｗｎ／Ｌｈが０．５〜１．０であることを特徴とする請求項１から請求項９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
従来では、ダイオードの代表的な例としていわゆるＰＩＮ型と称されるものが提供されており、このＰＩＮ型のダイオードでは、例えば低濃度のＮ型半導体基板における一方の主面側においてアノード領域として構成される低濃度なＰ型半導体領域を構成し、他方の主面側にカソード領域として構成される高濃度なＮ型半導体領域を当該他方の主面全体に連続的に配している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１９６６０６公報
【特許文献２】特開平２−６６９７７号公報
【特許文献３】特開昭５９−４９７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記ダイオード等のパワースイッチング素子では、素子の外周部において耐圧を確保するため、高濃度のＰ型半導体領域をリング状に多重に配置してなるガードリングを設けたものが提供されている。この種の構成のものでは、外周の高濃度領域から注入されたホールが素子周辺に過剰に溜まりやすく、リカバリ耐量が周辺部で低下し、破壊され易いといった問題があった。
【０００５】
また、他のパワースイッチング装置としては、同一の半導体基板にＩＧＢＴ素子とダイオード素子とが隣接して形成されてなる半導体装置なども提供されている。この種の半導体装置では、ダイオード素子側において、Ｐ型アノード領域と比較して濃度の高いＩＧＢＴ側のＰ型領域（Ｐ型チャネル領域、Ｐ型ボディ領域など）からのホール注入が過剰となり、ダイオードのリカバリ損を低減しにくいという問題があった。
【０００６】
一方、特許文献１〜３のように、ダイオードのカソード領域側にＰ型領域を分散させて配置した技術も提供されている。この構成では、カソード側のＰ型領域によってホールをある程度吸収することができるが、近接するガードリングやＩＧＢＴ素子から多量にホールが供給される場合には過剰なホールが抜けきらないという問題がある。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を抑制し、リカバリ損を効果的に低減し得る半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１の発明は、第１主面及び第２主面を備えた半導体基板と、前記半導体基板に構成され、前記第１主面側にエミッタ電極及びゲート電極が形成され、前記第２主面側にコレクタ電極が形成されたＩＧＢＴ素子と、前記半導体基板において前記ＩＧＢＴ素子と隣接して形成され、前記半導体基板の一方の主面側に第１導電型であるＰ導電型の第１半導体領域が形成され、他方の主面側に第２導電型であるＮ導電型の第２半導体領域が形成されたダイオード素子と、を備えた半導体装置であって、前記半導体基板の前記第１主面側において、前記ＩＧＢＴ素子及び前記ダイオード素子が形成された素子形成領域の周囲には、前記第１導電型の高濃度領域が配置され、前記半導体基板の前記第２主面側における前記素子形成領域の周囲の外周エリア、又は前記ダイオード素子の配置領域における前記第２主面側には、前記第１導電型の吸収領域と前記第２導電型の半導体領域とが混在する領域であって、前記第１導電型の吸収領域及び前記第２導電型の半導体領域のいずれかが分散して配置された領域又は前記第１導電型の吸収領域と前記第２導電型の半導体領域とが交互に繰り返し並ぶ領域が設けられていることを特徴とする。
【０００９】
請求項２の発明は、前記ダイオード素子の配置領域における前記第２主面側に、前記第１導電型の前記吸収領域が部分的に設けられており、前記ダイオード素子の配置領域における前記第２主面側は、前記ＩＧＢＴ素子に隣接する側の方が、前記ＩＧＢＴ素子から離れた側よりも、前記第２半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする。
【００１０】
請求項３の発明は、請求項１に記載の半導体装置であって、前記第１主面側において前記ＩＧＢＴ素子及び前記ダイオード素子が形成された素子形成領域の周囲に配置される第１導電型のガードリングを備えており、前記ダイオード素子の配置領域における前記第２主面側は、前記ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、前記第２半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴としている。
【００１１】
請求項４の発明は、請求項２又は請求項３に記載の半導体装置であって、前記第１主面側において前記ＩＧＢＴ素子及び前記ダイオード素子が形成された素子形成領域の周囲には、第１導電型のガードリングが設けられ、前記半導体基板の前記第２主面側において前記素子形成領域の周囲の外周エリア内には前記第１導電型の吸収領域が形成されており、更に、前記外周エリア内には、前記吸収領域と共に前記第２導電型の半導体領域が設けられていることを特徴としている。
【００１２】
請求項５の発明は、請求項１又は請求項４に記載の半導体装置であって、前記第２主面側の外周エリアにおいて前記第２導電型の半導体領域が均一に設けられていることを特徴としている。
【００１３】
請求項６の発明は、請求項１又は請求項４に記載の半導体装置であって、前記第２主面側の外周エリアにおいて前記第２導電型の半導体領域が不均一に設けられていることを特徴とする。
【００１４】
請求項７の発明は、一方面側に第１主面が配置され、他方面側に第２主面が配置されてなる半導体基板と、前記半導体基板の前記第１主面側に形成された第１半導体領域と、前記半導体基板の前記第２主面側に形成された第２導電型であるＮ導電型の第２半導体領域と、前記第１半導体領域の前記第１主面側に接続される第１電極と、前記第２半導体領域の前記第２主面側に接続される第２電極と、を備えた半導体装置であって、前記第１主面側において前記第１半導体領域の周囲に配置された第１導電型であるＰ導電型のガードリングと、前記第２主面側において前記第２半導体領域に隣接して形成される前記第１導電型の吸収領域と、を備え、前記第２主面側において、前記ガードリングに対向する対向領域には、前記吸収領域と前記第２導電型の半導体領域とが混在する領域であって、前記第１導電型の前記吸収領域及び前記第２導電型の半導体領域のいずれかが分散して配置された領域又は前記第１導電型の吸収領域と前記第２導電型の半導体領域とが交互に繰り返し並ぶ領域が設けられ、前記第２主面側において、前記対向領域側の方が、当該対向領域から離れた側よりも、前記第２半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする。
【００１５】
請求項８の発明は、請求項７に記載の半導体装置において、前記第１半導体領域が、第１導電型のアノード領域からなり、前記第２半導体領域が、第２導電型のカソード領域からなり、前記第２主面側の表層において、前記アノード領域に対向して配置されるアノード対向領域よりも、当該アノード対向領域の周囲領域の方が、前記カソード領域に対する前記吸収領域の比率が大きくなっていることを特徴としている。
【００１６】
請求項９の発明は、請求項７に記載の半導体装置において、前記第１半導体領域が第２導電型のソース領域として構成され、前記第２半導体領域が第２導電型のドレイン領域として構成されるＭＯＳトランジスタを備えたことを特徴としている。
【発明の効果】
【００１７】
請求項１の構成によれば、少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を抑制し、リカバリ損を効果的に低減し得る。例えば、外周部付近のダイオード素子を適度に動作させることができる。また、外周部付近では、少数キャリアが残留しやすくスイッチング損失の大きな寄生ＩＧＢT動作を抑制することで、ＩＧＢＴ素子でのスイッチング損失を低減することができる。
【００１８】
請求項２の発明では、半導体基板にＩＧＢＴ素子とダイオード素子とが隣接してなる半導体装置において、ダイオード素子の第２主面側に、第１導電型の吸収領域が部分的に設けられている。そして、ダイオード素子の第２主面側は、ＩＧＢＴ素子に隣接する側の方が、ＩＧＢＴ素子から離れた側よりも、第２半導体領域に対する吸収領域の比率が大きくなっている。この構成によれば、ＩＧＢＴ素子において注入され、ＩＧＢＴ素子とダイオード素子の境界付近で蓄積された少数キャリアを、ＩＧＢＴ素子側に相対的に多く配置された吸収領域から効率的に抜くことができ、少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【００１９】
請求項３の発明では、第１主面側において、ＩＧＢＴ素子及びダイオード素子が形成された素子形成領域の周囲に第１導電型のガードリングが設けられている。そして、第２主面側は、ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、第２半導体領域に対する吸収領域の比率が大きくなっている。この構成によれば、素子形成領域の周囲に配置されるガードリングによって耐圧を効果的に確保することができる。更に、第２主面側では、ガードリングに対向する対向領域側の方が当該対向領域から離れた側よりも吸収領域の比率を相対的に多くしているため、ガードリングから注入される少数キャリアを、対向領域側に相対的に多く配置された吸収領域によって効率的に抜くことができる。従って、ガードリングから注入される少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【００２０】
請求項４の発明は、請求項２又は請求項３に記載の半導体装置であって、第１主面側においてＩＧＢＴ素子及びダイオード素子が形成された素子形成領域の周囲には、第１導電型のガードリングが設けられ、半導体基板の第２主面側において素子形成領域の周囲の外周エリア内には第１導電型の吸収領域が形成されており、更に、外周エリア内には、吸収領域と共に第２導電型の半導体領域が設けられていることを特徴としている。
この構成では、外周部付近において、少数キャリアが残留しやすくスイッチング損失の大きな寄生ＩＧＢT動作を抑制することで、ＩＧＢＴ素子でのスイッチング損失を低減することができる。
【００２１】
請求項５の発明は、請求項１又は請求項４に記載の半導体装置であって、第２主面側の外周エリアの所定領域において、第２導電型の半導体領域が均一に設けられている。このようにすることでＩＧＢＴ素子でのスイッチング損失を低減し得る構成を好適に実現できる。
【００２２】
請求項６の発明は、請求項１又は請求項４に記載の半導体装置であって、第２主面側の外周エリアの所定領域において、第２導電型の半導体領域が不均一に設けられていることを特徴とする。このようにすることでＩＧＢＴ素子でのスイッチング損失を低減し得る構成を好適に実現できる。
【００２３】
請求項７の発明では、第１主面側において第１半導体領域の周囲に第１導電型のガードリングが配置されているため、第１半導体領域の周囲において耐圧を効果的に確保することができる。更に、第２主面側において第２半導体領域に隣接して第１導電型の吸収領域が形成されており、この第２主面側では、ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、第２半導体領域に対する吸収領域の比率が大きくなっている。従って、第２主面側では、ガードリングから注入される少数キャリアを、対向領域側に相対的に多く配置された吸収領域によって効率的に抜くことができ、ガードリングから注入される少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【００２４】
請求項８の発明では、第１半導体領域が、第１導電型のアノード領域からなり、第２半導体領域が、第２導電型のカソード領域からなり、第２主面側の表層において、アノード領域に対向して配置されるアノード対向領域よりも、当該アノード対向領域の周囲領域の方が、カソード領域に対する吸収領域の比率が大きくなっている。この構成によれば、アノード領域とカソード領域とを備えてなるダイオード素子の周囲にガードリングを配置して素子周囲の耐圧を確保した半導体装置において、周囲のガードリングから外周部側により多く注入されたホールを、第２主面側のアノード対向領域の周囲に相対的に多く配置された吸収領域によって効果的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【００２５】
請求項９の発明では、第１半導体領域が第２導電型のソース領域として構成され、第２半導体領域が第２導電型のドレイン領域として構成されるＭＯＳトランジスタが設けられている。この構成によれば、ＭＯＳトランジスタの周囲にガードリングを配置して素子周囲の耐圧を確保した半導体装置において、周囲のガードリングから外周部側により多く注入された少数キャリアを、第２主面側において対向領域側でより効果的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
【図２】図２は、図１の半導体装置の裏面側の構成を概略的に示す裏面図である。
【図３】図３は、図１の半導体装置の一部の断面構成を概略的に示す断面図である。
【図４】図４は、図１の半導体装置のＩＧＢＴ素子を概略的に示す断面図であり、図４（Ｂ）は、図１の半導体装置のＦＷＤ素子を概略的に示す断面図である。
【図５】図５は、図２の裏面側領域の一部（素子延出方向の中央側領域）を拡大して示す拡大図である。
【図６】図６は、図２の裏面側領域の一部（素子延出方向の端部側領域）を拡大して示す拡大図である。
【図７】図７は、図１の半導体装置の製造方法を概略的に説明する説明図である。
【図８】図８は、第１実施形態の変形例１に係る半導体装置の裏面側の一部を概略的に示す概略図である。
【図９】図９は、第１実施形態の変形例２に係る半導体装置の裏面側の一部を概略的に示す概略図である。
【図１０】図１０は、第１実施形態の変形例３に係る半導体装置の裏面側の一部を概略的に示す概略図である。
【図１１】図１１（Ａ）は、第１実施形態の変形例４に係る半導体装置の裏面側の一部を概略的に示す概略図であり、図１１（Ｂ）は、変形例５に係る半導体装置の裏面側の一部を概略的に示す概略図である。
【図１２】図１２は、第１実施形態の変形例６に係る半導体装置の裏面側の一部を概略的に示す概略図である。
【図１３】図１３は、第２実施形態に係る半導体装置の断面構成を概略的に示す断面図である。
【図１４】図１４は、図１３の半導体装置の裏面側の構成を概略的に示す裏面図である。
【図１５】図１５は、第２実施形態に係る半導体装置において、カソード領域幅とホール拡散長の比Ｗｎ／Ｌｈと、Ｖｆとの関係及びＥｒｒとの関係を示すグラフである。
【図１６】図１６は、カソード領域幅と平均キャリア密度との関係を説明する説明図であり、図１６（Ａ）は、カソード幅が概ね少数キャリアの拡散長の場合を示す説明図であり、図１６（Ｂ）は、カソード幅が少数キャリアの拡散長よりも長すぎる場合を説明する説明図である、図１６（Ｃ）は、カソード幅が少数キャリアの拡散長より短すぎる場合を示す説明図である。
【図１７】図１７は、第２実施形態の変形例１に係る半導体装置の裏面側の構成を概略的に示す裏面図である。
【図１８】図１８（Ａ）は、第２実施形態の変形例２に係る半導体装置の裏面側の構成を概略的に示す裏面図であり、図１８（Ｂ）は、変形例３に係る半導体装置の裏面側の構成を概略的に示す裏面図である。
【図１９】図１９（Ａ）は、第３実施形態に係る半導体装置の概略構成を示す平面図であり、図１９（Ｂ）は、図１９（Ａ）の半導体装置を構成する半導体素子を概略的に示す断面図である。
【図２０】図２０（Ａ）は、図１９（Ａ）の半導体装置の裏面側の構成を概略的に示す裏面図である。図２０（Ｂ）は、第３実施形態の変形例１に係る半導体装置の裏面側の構成を概略的に示す裏面図である。
【図２１】図２１（Ａ）は、第３実施形態の変形例２に係る半導体装置の裏面側の構成を概略的に示す裏面図であり、図２１（Ｂ）は、変形例３に係る半導体装置の裏面側の構成を概略的に示す裏面図である。
【図２２】図２２（Ａ）は、第４実施形態に係る半導体装置の概略構成を示す平面図であり、図２２（Ｂ）は、図２２（Ａ）の半導体装置を構成する半導体素子を概略的に示す断面図である。
【図２３】図２３は、図２２（Ａ）の半導体装置の裏面側の構成を概略的に示す裏面図である。
【図２４】図２４は、第５実施形態に係る半導体装置の裏面側の構成を概略的に示す裏面図である。
【図２５】図２５（Ａ）は、第５実施形態の半導体装置における裏面側の外周エリアの第１の配置パターンを例示する説明図であり、図２５（Ｂ）は、第２の配置パターンを例示する説明図であり、図２５（Ｃ）は第３の配置パターンを例示する説明図であり、図２５（Ｄ）は、第４の配置パターンを例示する説明図である。
【図２６】図２６は、第５実施形態に係る半導体装置の一例（実験例）を用いた実験結果と、比較例に係る半導体装置を用いた実験結果とを対比するグラフである。
【図２７】図２７は、図２６の実験に用いた実験例の構成を概略的に示す裏面図である。
【図２８】図２８は、図２６の実験に用いた比較例の構成を概略的に示す裏面図である。
【図２９】図２９は、第５実施形態の変更例に係る半導体装置の裏面側の構成を概略的に示す裏面図である。
【図３０】図３０（Ａ）は、第５実施形態の変更例に係る半導体装置における裏面側の外周エリアの第１の配置パターンを例示する説明図であり、図３０（Ｂ）は、第２の配置パターンを例示する説明図であり、図３０（Ｃ）は第３の配置パターンを例示する説明図であり、図３０（Ｄ）は、第４の配置パターンを例示する説明図であり、図３０（Ｅ）は、第５の配置パターンを例示する説明図である。
【発明を実施するための形態】
【００２７】
[第１実施形態]
以下、本発明の半導体装置を具現化した第１実施形態について、図面を参照して説明する。
（第１実施形態の代表例）
１．第１実施形態の基本構成
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。図２は、図１の半導体装置の裏面側の構成を概略的に示す裏面図である。図３は、図１の半導体装置の一部の断面構成を概略的に示す断面図である。図４は、図１の半導体装置のＩＧＢＴ素子を概略的に示す断面図であり、図４（Ｂ）は、図１の半導体装置のＦＷＤ素子を概略的に示す断面図である。図５は、図２の裏面側領域の一部（素子延出方向の中央側領域）を拡大して示す拡大図である。図６は、図２の裏面側領域の一部（素子延出方向の端部側領域）を拡大して示す拡大図である。図７は、図１の半導体装置の製造方法を概略的に説明する説明図である。なお、図１に示す平面図では、表面側のエミッタ電極を省略して示し、図２等に示す裏面図では、裏面側のコレクタ電極を省略して示している。図３では、図１のＡ−Ａ断面を概略的に示している。図５では、図２の領域Ｂ２付近を概略的に示している。図６では、図２の領域Ｂ１付近を概略的に示している。
【００２８】
図１、図３に示すように、本実施形態に係る半導体装置１は、トレンチゲート構造のＦＳ（フィールドストップ）型ＩＧＢＴ素子１００（Insulated Gate Bipolar Transistor）とＦＷＤ（Free Wheeling Diode）素子２０を同一の半導体基板に形成してなるものである。半導体装置１では、半導体基板１０１の周囲を除く中央部分にＩＧＢＴ素子１００とＦＷＤ素子２０とが一体的に形成されてなる素子形成領域３０が設けられている。
【００２９】
図３、図４（Ａ）に示すように、ＩＧＢＴ素子１００は、半導体基板１０１の第１主面（表面）側にエミッタ電極１０７及びゲート電極１０５が形成され、第２主面（裏面）側にコレクタ電極１１３が形成されてなるものである。なお、本実施形態では、半導体基板１０１の一方側の面を表面とし、この表面が第１主面に相当する。また、表面とは反対側を裏面とし、この裏面が第２主面に相当する。
【００３０】
ＦＷＤ素子２０（ダイオード素子）は、半導体基板１０１においてＩＧＢＴ素子１００と隣接した領域に複数形成され、図４（Ｂ）のように、半導体基板１０１の一方の主面（第１主面）側の表層にＰ導電型（第１導電型）のアノード領域（第１半導体領域）が形成され、他方の主面（第２主面）側の表層にＮ導電型（第２導電型）のカソード領域（第２半導体領域）が形成されてなるものである。素子形成領域３０では、ＦＷＤ素子２０のアノード電極とＩＧＢＴ素子１００のエミッタ電極が共通電極（図３に示す共通のエミッタ電極１０７）となっており、ＦＷＤ素子２０のカソード電極とＩＧＢＴ素子１００のコレクタ電極とが共通（図３に示す共通のコレクタ電極１１３）となっている。
【００３１】
半導体基板１０１は、ドリフト層となるＮ導電型（Ｎ−）のＦＺウエハであり、例えば濃度が１×１０１４ｃｍ−３程度である。この半導体基板１０１の第１主面側表層には、ＩＧＢＴ素子１００及びＦＷＤ素子２０の形成領域において、Ｐ導電型（Ｐ）のベース領域１０２が選択的に形成されている。
【００３２】
ベース領域１０２は、ＩＧＢＴ素子１００のチャネル形成領域及びＦＷＤ素子２０のアノード領域として機能するものである。ベース領域１０２には、半導体基板１０１の第１主面よりベース領域１０２を貫通し、底面が半導体基板１０１に達するトレンチ１０３が選択的に形成されている。このトレンチ１０３は、幅方向（図１、図３に示すＸ方向）の所定位置に形成されており、幅方向と直交する所定方向（図１に示すＹ方向）に延びている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜１０４（例えば酸化膜）を介して、トレンチ１０３内に例えば濃度が１×１０２０ｃｍ−３程度のポリシリコンが充填され、ゲート電極１０５が構成されている。
【００３３】
また、ベース領域１０２には、トレンチ１０３（ゲート電極１０５）の側面部位に隣接して、第１主面側表層部にＮ導電型（Ｎ＋）のエミッタ領域１０６が選択的に形成されている。図３に示すように、エミッタ領域１０６は、ゲート電極１０５（トレンチ１０３）によって区画された複数のベース領域１０２のうち、互いに隣接するベース領域１０２の一方のみに形成されている。これにより、ベース領域１０２が、エミッタ領域１０６を含みつつエミッタ電極１０７と電気的に接続される複数の第１領域１０２ａと、エミッタ領域１３を含まない複数の第２領域１０２ｂとに区画されている。すなわち、第１領域１０２ａと第２領域１０２ｂが交互に配設されている。本実施形態において、エミッタ領域１０６は、例えば厚さ０．５μｍ程度、濃度が１×１０１９ｃｍ−３程度である。そして、エミッタ領域１０６は、例えばアルミニウム系材料を用いて構成されたエミッタ電極１０７（第１電極）と電気的に接続されている。
【００３４】
また、ベース領域１０２のうち、エミッタ領域１０６を含みつつエミッタ電極１０７と電気的に接続される領域（即ち、複数の第１領域１０２ａ）には、濃度が１×１０１９ｃｍ−３程度でＰ導電型（Ｐ＋）のボディ領域１０８が選択的に形成されている。
【００３５】
一方、半導体基板１０１の第２主面側表層部には、Ｐ導電型（Ｐ＋）のコレクタ層１１０が選択的に形成されている。本実施形態において、コレクタ層１１０は、例えば、厚さ０．５μｍ程度、濃度が１×１０１８ｃｍ−３程度である。このコレクタ層１１０は、少なくともＩＧＢＴ素子１００が配列されてなるＩＧＢＴ領域Ｘｉの略全体に亘るように構成されており、更に、コレクタ層１１０を構成するＰ導電型の半導体領域は、素子形成領域３０の外周部に及ぶように構成され、ガードリング４０に対向する対向領域３２として機能している。
【００３６】
また、半導体基板１０１の第２主面側表層部には、コレクタ層１１０を構成するＰ導電型の半導体領域以外の領域に、Ｎ導電型（Ｎ＋）のカソード領域（カソード層）２１が選択的に形成されている。本実施形態において、カソード領域２１は、例えば、厚さ０．５μｍ程度、濃度が１×１０１８ｃｍ−３程度である。そして、コレクタ層１１０及びカソード領域２１は、例えばアルミニウム系材料を用いて構成されたコレクタ電極１１３（第２電極）と電気的に接続されている。なお、更に本実施形態では、ＦＷＤ素子２０が形成されたＦＷＤ領域においてカソード領域２１に隣接してＰ導電型の吸収領域２２が配置されているが、この吸収領域２２については後に詳述する。
【００３７】
また、本実施形態においては、図３に示すように、ドリフト層としての半導体基板１０１とコレクタ層１１０及びカソード層１１１との間に、Ｎ導電型（Ｎ）のフィールドストップ層１１２が形成されている。本実施形態のようなトレンチゲート構造のＩＧＢＴの場合、図３のように空乏層を止めるフィールドストップ層１１２を備えた構成とすると、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板１０１の厚さを薄くすることができ、ひいては、半導体装置１全体の厚さを薄くすることができる。したがって、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＳＷ損失を低減することができる。なお、図１に示すベース領域１０２の表面（半導体基板１０１の第１主面）からコレクタ層１１０の表面（半導体基板１０１の第２主面）までの厚さは、例えば略１３０μｍである。
【００３８】
次に、上記構成の半導体装置１におけるＩＧＢＴ素子１００の動作を説明する。この装置では、ＩＧＢＴ素子１００を駆動する場合、エミッタ電極１０７とコレクタ電極１１３間に所定のコレクタ電圧を、エミッタ電極１０７とゲート電極１０５間に所定のゲート電圧を印加する（すなわち、ゲートをオンする）。すると、第１領域１０２ａのエミッタ領域１０６と半導体基板１０１との間の部分がＮ型に反転してチャネルが形成される。このチャネルを通じて、エミッタ電極１０７より電子が半導体基板１０１に注入される。
【００３９】
そして、注入された電子により、コレクタ層１１０と半導体基板１０１が順バイアスされ、これによりコレクタ層１１０からホールが注入されて半導体基板１０１の抵抗が大幅に下がり、ＩＧＢＴ素子１００の電流容量が増大する。また、エミッタ電極１０７とゲート電極１０５間にオン状態で印加されていた、ゲート電圧を０Ｖ又は逆バイアス（すなわち、ゲートをオフする）と、Ｎ型に反転していたチャネル領域がＰ型の領域に戻り、エミッタ電極１０７からの電子の注入が止まる。この注入停止により、コレクタ層１１０からのホールの注入も止まる。その後、半導体基板１０１に蓄積されていたキャリア（電子とホール）が、それぞれコレクタ電極１１３とエミッタ電極１０７から排出されるか、又は、互いに再結合して消滅する。
【００４０】
また、半導体装置１におけるＦＷＤ素子２０の動作を説明する。ベース領域１０２のうち、エミッタ電極１０７と電気的に接続された部分がＦＷＤのアノード領域となり、エミッタ電極１０７がアノード電極も兼ねている。エミッタ電極１０７（アノード電極）と半導体基板１０１との間にアノード電圧（順バイアス）を印加し、アノード電圧が閾値を超えると、上記アノード領域と半導体基板１０１が順バイアスされ、ダイオードが導電する。エミッタ電極１０７（アノード電極）と半導体基板１０１との間に逆バイアスを印加すると、アノード領域より空乏層が半導体基板１０１側へ伸びることで、逆方向耐圧を保持することができる。
【００４１】
また、図１、図３に示すように、半導体基板１０１の周辺領域（縁部近傍）には、素子形成領域３０を取り囲んで、第１主面側表層に電界集中抑制部としてＰ導電型（Ｐ）のガードリング４０が形成されている。図１、図３の例では、半導体基板１０１の第１主面側の表層部から所定の深さで形成され且つ素子形成領域３０を取り囲むように環状に構成された複数のガードリング４０が多重に配置されている。各ガードリング４０は、ベース領域１０２よりも不純物の濃度が大きく構成されている。また、図１に示すように、第１主面側には、信号を入力するための複数のパッド９０が設けられており、例えば符号９１は、ゲート電極１２に駆動信号を入力するためのゲートパッドである。
【００４２】
２．第１実施形態の特徴的構成
次に、本実施形態に係る特徴的構成について詳述する。
図３に示すように、本実施形態に係る半導体装置１では、ＦＷＤ素子２０（ダイオード素子）において第２主面側の表層に、Ｐ導電型（第１導電型）の吸収領域２２が部分的に設けられている。この吸収領域２２は、上述したコレクタ層１１０を構成するＰ導電型の半導体領域の一部として構成されており、図４（Ｂ）に示すように、半導体基板１０１の厚さ方向（深さ方向：図３のＺ方向）においてコレクタ電極１１３からフィールドストップ層１１２まで及ぶように形成されている。
【００４３】
本実施形態では、複数（例えば４つ）のＦＷＤ素子２０が幅方向（Ｘ方向）に並んでＦＷＤ領域Ｘｆを構成しており、複数（例えば７つ）のＩＧＢＴ素子１００が幅方向（Ｘ方向）に並んでＩＧＢＴ領域Ｘｉを構成している。そして、ＦＷＤ領域Ｘｆを構成する各ＦＷＤ素子２０（各ＦＷＤセル）及びＩＧＢＴ領域Ｘｉを構成する各ＩＧＢＴ素子１００（各ＩＧＢＴセル）が所定方向（図１、図２のＹ方向）に延びている。なお、本実施形態では、ＦＷＤ領域Ｘｆ及びＩＧＢＴ領域の各素子（セル）が延びる前記所定方向を素子延出方向（単に延出方向ともいう）又は縦方向とし、この素子延出方向と直交する方向を幅方向又は横方向とする。
【００４４】
図３、図５に示すように、ＦＷＤ素子２０が配置されるＦＷＤ領域Ｘｆでは、幅の異なる複数のカソード領域２１（カソード領域２１ａ〜２１ｉ）が前記縦方向（Ｙ方向）に長手状に延びている。そして、これら複数のカソード領域２１（カソード領域２１ａ〜２１ｉ）の間に介在する構成で複数の吸収領域２２が縦方向（Ｙ方向）に長手状に延びている。
【００４５】
より具体的には、図５のように、ＦＷＤ領域Ｘｆにおける第２主面側の表層部には、各素子（セル）の延出方向（Ｙ方向）の所定領域Ｃ１（図２参照）において、複数のカソード領域２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｉが前記延出方向（Ｙ方向）に略平行に延びている。この所定領域Ｃ１では、各カソード領域２１ａ〜２１ｉがＹ方向に沿って連続するように形成されており、領域Ｃ１では、これら長手状のカソード領域２１ａ〜２１ｉの間に配置される吸収領域２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈも、前記延出方向（Ｙ方向）に沿って長手状に連続して形成されている。そして、第２主面側の表層部において、ＦＷＤ領域Ｘｆの幅方向外側（即ち、幅方向両端部に配置されるカソード領域２１ａ，２１ｉの幅方向外側）にＩＧＢＴ領域Ｘｉのコレクタ層１１０が配置されている。
【００４６】
更に本実施形態に係る半導体装置１では、ＦＷＤ素子２０によって構成されるＦＷＤ領域Ｘｆの第２主面側の表層部において、ＩＧＢＴ素子１００に隣接する側（即ち、幅方向においてＩＧＢＴ領域側）の方が、ＩＧＢＴ素子１００から離れた側よりも、カソード領域２１（第２半導体領域）に対する吸収領域２２の比率が大きくなっている。
【００４７】
より具体的に述べると、所定領域Ｃ１（図２）では、図５に示すように、ＦＷＤ領域Ｘｆの幅方向中央部に位置する第１領域Ｘａは、幅方向全体にカソード領域２１ｅが配置され、当該領域Ｘａ内に吸収領域２２が設けられていないため、第１領域Ｘａの全体幅に対する吸収領域２２の幅の比率が０（０％）となっている。また、第１領域Ｘａでは、カソード領域２１ｅの幅Ｗ３に対する吸収領域の幅の比率も０となる。
【００４８】
一方、ＩＧＢＴ素子１００に近接するようにＦＷＤ領域Ｘｆの幅方向両側に設けられた第２領域Ｘｂ及び第３領域Ｘｃでは、カソード領域２１が周期Ｗｂで配置されている。例えば、第２領域Ｘｂでは、同一幅Ｗ１のカソード領域２１ａ，２１ｂが周期Ｗｂで配置されており、このカソード領域２１ａ，２１ｂに隣接して同一幅Ｗ４の吸収領域２２ａ，２２ｂが周期Ｗｂで配置されている。そして、カソード領域２１ａ，２１ｂの幅Ｗ１と吸収領域２２ａ，２２ｂの幅Ｗ４は例えば同一幅となっている。従って、カソード領域２１ａと吸収領域２２ａとが隣接する領域では、当該領域の全体幅に対する吸収領域の幅の比率が０．５（５０％）となっている。同様に、カソード領域２１ｂと吸収領域２２ｂとが隣接する領域でも、当該領域の全体幅に対する吸収領域の幅の比率が０．５（５０％）となっている。つまり、ＦＷＤ領域Ｘｆの幅方向一方側の第２領域Ｘｂでは、当該第２領域Ｘｂの全体幅に対する吸収領域２２ａ，２２ｂの幅（幅の総和）の比率が０．５（５０％）となっている。また、第２領域Ｘｂでは、カソード領域２１ａ，２１ｂの幅（幅の総和）に対する吸収領域２２ａ，２２ｂの幅（幅の総和）の比率は１となる。
【００４９】
第２領域Ｘｂとは反対側に設けられた第３領域Ｘｃでも同様の構成をなしている。即ち、同一幅Ｗ１のカソード領域２１ｈ，２１ｉが周期Ｗｂで配置されており、このカソード領域２１ｈ，２１ｉに隣接して同一幅Ｗ４の吸収領域２２ｇ，２２ｈが周期Ｗｂで配置されている。そして、カソード領域２１ｈ，２１ｉの幅Ｗ１と吸収領域２２ｇ，２２ｈの幅Ｗ４は例えば同一幅となっている。従って、カソード領域２１ｈと吸収領域２２ｇとが隣接する領域では、当該領域の全体幅に対する吸収領域の幅の比率が０．５（５０％）となっている。同様に、カソード領域２１ｉと吸収領域２２ｈとが隣接する領域でも、当該領域の全体幅に対する吸収領域の幅の比率が０．５（５０％）となっている。つまり、ＦＷＤ領域Ｘｆの幅方向他方側の第３領域Ｘｃでも、当該第３領域Ｘｃの全体幅に対する吸収領域２２ｇ，２２ｈの幅（幅の総和）の比率が０．５（５０％）となっている。また、第３領域Ｘｃでは、カソード領域２１ｈ，２１ｉの幅（幅の総和）に対する吸収領域２２ｇ，２２ｈの幅（幅の総和）の比率は１となる。
【００５０】
次に、第１領域Ｘａと第２領域Ｘｂの間に配置される第４領域Ｘｄ、及び第１領域Ｘａと第３領域Ｘｃの間に配置される第５領域Ｘｅについて説明する。図５に示すように、この第４領域Ｘｄ及び第５領域Ｘｅでは、カソード領域２１が幅方向において周期Ｗｃで配置されており、カソード領域２１に隣接する吸収領域２２も幅方向において周期Ｗｃで配置されている。例えば、第４領域Ｘｄでは、同一幅Ｗ２のカソード領域２１ｃ，２１ｄが周期Ｗｃで配置されており、このカソード領域２１ｄ，２１ｄに隣接して同一幅Ｗ４の吸収領域２２ｄ，２２ｄが周期Ｗｃで配置されている。そして、カソード領域２１ｃ，２１ｄの幅Ｗ２が、吸収領域２２ａ，２２ｂの幅Ｗ４の二倍の幅（即ち、Ｗ２＝２×Ｗ４）となっている。従って、カソード領域２１ｃと吸収領域２２ｃとが隣接する領域では、当該領域の全体幅に対する吸収領域の幅の比率が１／３（約３３％）となっている。同様に、カソード領域２１ｄと吸収領域２２ｄとが隣接する領域でも、当該領域の全体幅に対する吸収領域の幅の比率が１／３（約３３％）となっている。つまり、第４領域Ｘｄでは、当該第４領域Ｘｄの全体幅に対する吸収領域２２ｃ，２２ｄの幅（幅の総和）の比率が１／３（約３３％）となっている。また、第４領域Ｘｄでは、カソード領域２１ｃ，２１ｄの幅（幅の総和）に対する吸収領域２２ｃ，２２ｄの幅（幅の総和）の比率は０．５となる。
【００５１】
また、第５領域Ｘｅも同様であり、同一幅Ｗ１のカソード領域２１ｆ，２１ｇが周期Ｗｃで配置されており、このカソード領域２１ｆ，２１ｇに隣接して同一幅Ｗ４の吸収領域２２ｅ，２２ｆが周期Ｗｃで配置されている。そして、カソード領域２１ｆ，２１ｇの幅Ｗ２が、吸収領域２２ｅ，２２ｆの幅Ｗ４の二倍の幅（即ち、Ｗ２＝２×Ｗ４）となっている。従って、カソード領域２１ｆと吸収領域２２ｅとが隣接する領域では、当該領域の全体幅に対する吸収領域の幅の比率が１／３（約３３％）となっている。同様に、カソード領域２１ｇと吸収領域２２ｆとが隣接する領域でも、当該領域の全体幅に対する吸収領域の幅の比率が１／３（約３３％）となっている。つまり、第５領域Ｘｅでも、当該第５領域Ｘｅの全体幅に対する吸収領域２２ｅ，２２ｆの幅（幅の総和）の比率が１／３（約３３％）となっている。また、第５領域Ｘｅでは、カソード領域２１ｆ，２１ｇの幅（幅の総和）に対する吸収領域２２ｅ，２２ｆの幅（幅の総和）の比率は０．５となる。
【００５２】
以上のように、本実施形態に係る半導体装置１に形成されたＦＷＤ領域Ｘｆでは、幅方向中央付近の所定領域（第１領域Ｘａ）においてカソード領域２１ｅに対する吸収領域の比率がほぼ０となっており、幅方向一方側において第１領域ＸａよりもＩＧＢＴ素子１００に近い第４領域Ｘｄでは、カソード領域２１ｃ，２１ｄの幅（幅の総和）に対する吸収領域２２ｃ，２２ｄの幅（幅の総和）の比率が、第１領域Ｘａにおける比率（即ち０）よりも大きい０．５となっている。また、幅方向一方側において第４領域ＸｄよりもＩＧＢＴ素子１００に近い第２領域Ｘｂでは、カソード領域２１ａ，２１ｂの幅（幅の総和）に対する吸収領域２２ａ，２２ｂの幅（幅の総和）の比率が、第４領域Ｘｄにおける比率（即ち、０．５）よりも大きい１となっている。つまり、ＦＷＤ領域Ｘｆにおけるカソード領域に対する吸収領域の比率は、幅方向中央部付近が最も小さく、幅方向中央部付近から幅方向一方側のＩＧＢＴ素子１００に近づくにつれて段階的（図５の例では３段階）に大きくなるように構成されている。
【００５３】
また、幅方向他方側でも同様であり、幅方向他方側において第１領域ＸａよりもＩＧＢＴ素子１００に近い第５領域Ｘｅでは、カソード領域２１ｆ，２１ｇの幅（幅の総和）に対する吸収領域２２ｅ，２２ｆの幅（幅の総和）の比率が、第１領域Ｘａにおける比率（即ち０）よりも大きい０．５となっている。また、幅方向他方側において第５領域ＸｅよりもＩＧＢＴ素子１００に近い第３領域Ｘｃでは、カソード領域２１ｈ，２１ｉの幅（幅の総和）に対する吸収領域２２ｇ，２２ｈの幅（幅の総和）の比率が、第５領域Ｘｅの比率（即ち、０．５）よりも大きい１となっている。つまり、ＦＷＤ領域Ｘｆにおけるカソード領域に対する吸収領域の比率は、幅方向他方側においても、幅方向中央部付近から幅方向他方側のＩＧＢＴ素子１００に近づくにつれて段階的（図５の例では３段階）に大きくなっている。
【００５４】
以上のように、本実施形態に係る半導体装置１では、ＦＷＤ領域Ｘｆ（ダイオード素子の配置領域）の第２主面側において、ＩＧＢＴ素子１００に隣接する幅方向両端部側の方が、ＩＧＢＴ素子１００から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。従って、ホールが蓄積しやすいＩＧＢＴ素子側において効率的にホールを吸収することができ、リカバリ損を効果的に抑えることができる。
【００５５】
また、本実施形態に係る半導体装置１は、図１に示すように、半導体基板１０１の第１主面側において、素子形成領域３０（図１）の周囲にＰ導電型のガードリング４０が多重構造で環状に設けられており、図６に示すように、ＦＷＤ領域Ｘｆにおける第２主面側の表層部では、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。
【００５６】
本実施形態に係る半導体装置１は、図１に示すように、素子形成領域３０の周囲の外周部にガードリング４０が配置されており、図２、図３に示すように、第２主面側の表層部における素子形成領域３０の周囲の領域が対向領域３２となっている。具体的には、図２に示すように、ＦＷＤ素子２０のセルの延出方向（Ｙ方向）における両端部の領域Ｙｇ１，Ｙｇ２が対向領域３２の一部に相当しており、前記セル延出方向（Ｙ方向）と直交する方向（Ｘ方向）における両端部の領域Ｘｇ１，Ｘｇ２が対向領域３２の一部に相当している。このように、第２主面側の表層部において、素子形成領域３０の周囲の外周部に環状の対向領域（即ち、素子形成領域３０の外側の環状領域）３２が形成されている。図２、図３に示すように、対向領域３２は、カソード領域２１、吸収領域２２及びコレクタ層１１０が形成された深さにおいてＰ導電型の半導体領域として構成され、具体的には、コレクタ層１１０が外周部にまで及ぶ構成で連続的に形成されている。
【００５７】
図２に示すように、ＦＷＤ領域Ｘｆは長手方向両端部が上記対向領域３２の一部の領域（領域Ｙｇ１，領域Ｙｇ２）に隣接しており、図６に示すように、各カソード領域２１ａ〜２１ｉは、対向領域３２に近い一端側が複数の領域に分割されている。具体的には、カソード領域２１ａ〜２１ｉのいずれの分割領域も、幅方向一端側の対向領域３２に近づくにつれて長さ（ここでは、Ｙ方向を長さ方向とする）が小さくなっており、各分割領域の間には、吸収領域２２ｊ，２２ｋ，２２ｍ，２２ｎが配置されている。これら吸収領域２２ｊ，２２ｋ，２２ｍ，２２ｎは、ＦＷＤ素子２０の長手方向と直交する方向（即ち、図２のＸ方向）に平行に延びており、同一の幅Ｌ６で構成されている。
【００５８】
カソード領域２１ａの各分割領域４１ａ，４１ｂ，４１ｃ，４１ｄの各長さＬ２，Ｌ３，Ｌ４，Ｌ５は、Ｌ５＜Ｌ４＜Ｌ３＜Ｌ２となっている。そして、分割領域４１ａの長さよりも、カソード領域２１ａにおける領域Ｃ１に配される部分の長さの方が十分大きくなっている。また、領域Ｃ２におけるカソード領域２１ａの配置周期（即ち各分割領域４１ａ，４１ｂ，４１ｃ，４１ｄの配置周期）は、ＦＷＤ素子２０の長手方向（Ｙ方向）において対向領域３２に近い側の領域Ｃ７の配置周期Ｌａが最も小さく、領域Ｃ６、Ｃ５、Ｃ４と長手方向中央側となるにつれ、Ｌｂ，Ｌｃ，Ｌｄと徐々に周期が大きくなっている。従って、ＦＷＤ領域Ｘｆでは、カソード領域２１ａの配置位置において、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。
【００５９】
また、カソード領域２１ｂ，２１ｈ，２１ｉもカソード領域２１ａと同様の構成をなしている。これらカソード領域２１ｂ，２１ｈ，２１ｉはいずれも、カソード領域２１ａと並列に構成され、対向領域３２に近い一端側が複数の領域に分割されており、それら複数の分割領域の間には、上述の吸収領域２２ｊ，２２ｋ，２２ｍ，２２ｎが配置されている。これらカソード領域２１ｂ，２１ｈ，２１ｉの各分割領域の各長さも対向領域３２側からＬ５，Ｌ４，Ｌ３，Ｌ２となっており、Ｌ５＜Ｌ４＜Ｌ３＜Ｌ２となっている。そして、これら分割領域の長さよりも、各カソード領域２１ｂ，２１ｈ，２１ｉにおける領域Ｃ１に配される部分の長さの方が十分大きくなっている。このように、カソード領域２１ｂ，２１ｈ，２１ｉはいずれも、領域Ｃ２における各カソード領域の配置周期（即ち分割領域の配置周期）は、対向領域３２に近い側の領域Ｃ７の配置周期Ｌａが最も小さく、Ｃ６，Ｃ５，Ｃ４と長手方向中央側となるにつれ、Ｌｂ，Ｌｃ，Ｌｄと徐々に周期が大きくなっている。従って、ＦＷＤ領域Ｘｆでは、幅方向における各カソード領域２１ｂ，２１ｈ，２１ｉのいずれの配置位置においても、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。
【００６０】
また、カソード領域２１ｃも、各分割領域４２ａ，４２ｂ，４２ｃ，４２ｄの各長さがそれぞれＬ２，Ｌ３，Ｌ４，Ｌ５となっており、Ｌ５＜Ｌ４＜Ｌ３＜Ｌ２となっている。そして、分割領域４２ａの長さよりも、カソード領域２１ｃにおける領域Ｃ１に配される部分の長さの方が十分大きくなっている。また、領域Ｃ２におけるカソード領域２１ｃの配置周期（即ち、各分割領域４２ａ，４２ｂ，４２ｃ，４２ｄの配置周期）は、長手方向（Ｙ方向）において対向領域３２に近い側の領域Ｃ７の配置周期Ｌａが最も小さく、長手方向中央側となるにつれ、Ｌｂ，Ｌｃ，Ｌｄと徐々に周期が大きくなっている。従って、ＦＷＤ領域Ｘにおけるカソード領域２１ｃの配置位置では、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。
【００６１】
また、カソード領域２１ｄ，２１ｆ，２１ｇもカソード領域２１ｃと同様の構成をなしている。これらカソード領域２１ｄ，２１ｆ，２１ｇはいずれも、カソード領域２１ｃと並列に配置され、対向領域３２に近い長手方向一端側が複数の領域に分割されており、それら複数の分割領域の間には、上述の吸収領域２２ｊ，２２ｋ，２２ｍ，２２ｎが配置されている。これらカソード領域２１ｄ，２１ｆ，２１ｇの各分割領域の各長さも対向領域３２側からＬ５，Ｌ４，Ｌ３，Ｌ２となっており、Ｌ５＜Ｌ４＜Ｌ３＜Ｌ２となっている。そして、これら分割領域の長さよりも、各カソード領域２１ｄ，２１ｆ，２１ｇにおける領域Ｃ１に配される部分の長さの方が十分大きくなっている。このように、各カソード領域２１ｄ，２１ｆ，２１ｇにおける領域Ｃ２における配置周期（即ち各カソード領域における各分割領域の配置周期）は、対向領域３２に近い側の領域Ｃ７の配置周期Ｌａが最も小さく、Ｃ６、Ｃ５、Ｃ４と長手方向中央側となるにつれ、Ｌｂ，Ｌｃ，Ｌｄと徐々に周期が大きくなっている。従って、ＦＷＤ領域Ｘｆでは、各カソード領域２１ｄ，２１ｆ，２１ｇのいずれの配置位置においても、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。
【００６２】
また、カソード領域２１ｅも、各分割領域４３ａ，４３ｂ，４３ｃ，４３ｄの各長さがそれぞれＬ５，Ｌ４，Ｌ３，Ｌ２となっており、Ｌ５＜Ｌ４＜Ｌ３＜Ｌ２となっている。そして、分割領域４３ａの長さよりも、カソード領域２１ｅにおける領域Ｃ１に配される部分の長さの方が十分大きくなっている。また、領域Ｃ２におけるカソード領域２１ｅの配置周期（即ち各分割領域４３ａ，４３ｂ，４３ｃ，４３ｄの配置周期）は、対向領域３２に近い側の領域Ｃ７の配置周期Ｌａが最も小さく、長手方向中央側となるにつれ、Ｌｂ，Ｌｃ，Ｌｄと徐々に周期が大きくなっている。従って、ＦＷＤ領域Ｘｆでは、カソード領域２１ｅの配置位置において、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。
【００６３】
以上のように、幅方向におけるいずれのカソード配置位置（即ち各カソード領域２１ａ〜２１ｉが配置される幅方向各位置）でも、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。従って、ＦＷＤ領域Ｘｆ全体として、長手方向（Ｙ方向）における対向領域３２から離れた側よりも、対向領域３２に近い側の方がカソード領域２１に対する吸収領域２２の比率が大きくなっている。また、各カソード領域２１ａ〜２１ｉが配置される幅方向各位置では、カソード領域２１に対する吸収領域２２の比率が領域Ｃ１，Ｃ４，Ｃ５，Ｃ６，Ｃ７となるにつれて段階的に大きくなっている。従って、ＦＷＤ領域Ｘｆ全体としても、領域Ｃ１，Ｃ４，Ｃ５，Ｃ６，Ｃ７となるにつれて（即ち、長手方向において中央部側から端部側（対向領域３２側）に近づくにつれて）カソード領域２１に対する吸収領域２２の比率が段階的に大きくなっている。
【００６４】
また、ＦＷＤ領域Ｘｆにおける第２主面側の表層部の構成は、ＦＷＤ領域Ｘｆの長手方向中心位置（ＦＷＤ領域Ｘｆの長手方向中心位置を通る幅方向の仮想線）を中心として線対称に構成されており、長手方向他端部側でも、各カソード領域２１ａ〜２１ｉは、図６に示す構成と同様に構成されている。即ち、幅方向におけるいずれのカソード配置位置（即ち各カソード領域２１ａ〜２１ｉが配置される幅方向各位置）でも、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。従って、ＦＷＤ領域Ｘｆ全体として、対向領域３２から離れた側よりも、対向領域３２に近い側の方がカソード領域２１に対する吸収領域２２の比率が大きくなっている。また、長手方向他端部側でも、各カソード領域２１ａ〜２１ｉが配置される幅方向各位置では、長手方向他端部に近づくにつれて（即ち、対向領域３２に近づくにつれて）カソード領域２１に対する吸収領域２２の比率が段階的に大きくなっている。従って、ＦＷＤ領域Ｘｆ全体として、長手方向中央部から長手方向他端部に近づくにつれて（即ち、対向領域３２に近づくにつれて）カソード領域２１に対する吸収領域２２の比率が段階的に大きくなっている。
【００６５】
なお、上述したように、ＦＷＤ領域Ｘｆでは、長手方向両側に配置される対向領域３２に近づくにつれて、カソード領域２１に対する吸収領域２２の比率が段階的に大きくなっており、他方、幅方向に関して言えば、ＩＧＢＴ素子１００に近づくにつれて（即ち幅方向両端側に近づくにつれて）、カソード領域２１に対する吸収領域２２の比率が段階的に大きくなっている。従って、ＦＷＤ領域Ｘｆでは、縦方向（延出方向、即ちＹ方向）において対向領域３２側に配置され且つ横方向（幅方向、即ちＸ方向）においてＩＧＢＴ領域Ｘｉ側に配置される領域（即ち、矩形状に構成されるＦＷＤ領域Ｘｆの四隅の領域）が他の領域と比較してカソード領域２１に対する吸収領域２２の比率が最も大きく、ホールの吸収効果が集中的に強化されることとなる。
【００６６】
また、本実施形態では、各カソード領域２１ａ，２１ｂ，２１ｈ，２１ｉの幅Ｗ１，各カソード領域２１ｃ，２１ｄ，２１ｆ，２１ｇの幅Ｗ２，カソード領域２１ｅの幅Ｗ３のいずれか、又はいずれもが、ホールの拡散長Ｌｈに対するカソード領域２１の幅Ｗｎの比であるＷｎ／Ｌｈが、例えば０．５〜１．５（望ましくは、０．５〜１．０）となるように構成するとなお良い。
【００６７】
次に、本実施形態に係る半導体装置１の製造方法について概説する。
本実施形態に係る半導体装置１は例えば以下の方法で製造することができる。まず、図７（Ａ）のように、半導体基板１０１の第１主面側に、公知の方法で、ベース領域１０２，トレンチ１０３，エミッタ領域１０６，ボディ領域１０８を形成する。また、半導体基板１０１の第２主面（裏面）側の研削加工を行い、その後、半導体ウェハの裏面全面にフィールドストップ層１１２となるＮ導電型の不純物を注入する（図７（Ｂ））。そして、図７（Ｂ）のように形成されたフィールドストップ層１１２となるべき裏面側部分に対し、Ｐ導電型の不純物を注入し、コレクタ層１１０及び吸収領域２２となるべきＰ型半導体領域を形成する（図７（Ｃ））。このとき、先に注入したＮ導電型の不純物を打ち消すのに必要となるイオン注入量よりも多いＰ導電型の不純物を注入する。そして、吸収領域２２、コレクタ層１１０、対向領域３２となるべき部分を覆うマスク（図示略）を形成し、素子形成領域３０の一部（カソード領域２１となるべき部分）を選択的に露出させ、その状態でＮ導電型の不純物を注入する。そして、半導体ウェハの裏面（第２主面）前面の表層をアニールし、上記不純物をそれぞれ活性化させ、裏面側の各領域（カソード領域２１、吸収領域２２、コレクタ層１１０、対向領域３２）とする。
【００６８】
３．第１実施形態の主な効果
第１実施形態の半導体装置１では、半導体基板１０１にＩＧＢＴ素子１００とＦＷＤ素子２０（ダイオード素子）とが隣接してなる半導体装置１において、ＦＷＤ素子２０の第２主面側の表層に、Ｐ導電型（第１導電型）の吸収領域２２が部分的に設けられている。そして、ＦＷＤ素子２０が配置されるＦＷＤ領域Ｘｆでは、第２主面側において、ＩＧＢＴ素子１００に隣接する側の方が、ＩＧＢＴ素子１００から離れた側よりも、カソード領域２１（第２半導体領域）に対する吸収領域２２の比率が大きくなっている。この構成によれば、ＩＧＢＴ素子１００において注入され、ＩＧＢＴ素子１００とＦＷＤ素子２０（ダイオード素子）の境界付近で蓄積された少数キャリアであるホールを、ＩＧＢＴ素子１００側に相対的に多く配置された吸収領域２２から効率的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【００６９】
また、第１実施形態に係る半導体装置１では、半導体基板１０１の第１主面側において、ＩＧＢＴ素子１００及びＦＷＤ素子２０が形成された素子形成領域３０の周囲にＰ導電型（第１導電型）のガードリング４０が設けられている。そして、ＦＷＤ領域Ｘｆは、第２主面側において、ガードリング４０に対向する対向領域３２側の方が、当該対向領域３２から離れた側よりも、カソード領域２１（第２半導体領域）に対する吸収領域２２の比率が大きくなっている。この構成によれば、素子形成領域３０の周囲に配置されるガードリング４０によって耐圧を効果的に確保することができる。更に、ガードリング４０に対向する対向領域３２側の方が当該対向領域３２から離れた側よりも吸収領域２２の比率を相対的に多くしているため、ガードリング４０から注入されるホール（少数キャリア）を相対的に多く配置された吸収領域２２によって効率的に抜くことができる。従って、ガードリング４０から注入されるホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【００７０】
（第１実施形態の変形例１）
次に、第１実施形態の変形例１について説明する。図８は、第１実施形態の変形例１に関し、ＦＷＤ領域の第２主面側の表層部を概略的に示す概略図である。なお、この変形例１は、ＦＷＤ領域Ｘｆにおける第２主面側の表層部のみが図１〜図７で示した代表例と異なり、それ以外の部分は代表例と同様である。よって、代表例と同様の部分については詳細な説明を省略し、代表例と異なる部分についてのみ詳述する。
【００７１】
図８の例では、各カソード領域２１ｊ，２１ｋ，２１ｍ，２１ｎ，２１ｐ，２１ｑ，２１ｒ，２１ｓ，２１ｔが、ＦＷＤ領域Ｘｆの長手方向（図２のＹ方向）所定領域Ｃ１内で当該長手方向（図２のＹ方向）に延びて並列に配置されており、これらカソード領域２１ｊ，２１ｋ，２１ｍ，２１ｎ，２１ｐ，２１ｑ，２１ｒ，２１ｓ，２１ｔの間には、長手方向（Ｙ方向）に延びる吸収領域２２ｊ，２２ｋ，２２ｍ，２２ｎ，２２ｐ，２２ｒ，２２ｓ，２２ｔが配置されている。なお、Ｙ方向に延びる吸収領域２２ｊ，２２ｋ，２２ｍ，２２ｎ，２２ｐ，２２ｒ，２２ｓ，２２ｔの幅は例えば同一幅となっている。
【００７２】
また、図８に示す変形例１では、各カソード領域２１ｊ，２１ｋ，２１ｍの幅及び各カソード領域２１ｒ，２１ｓ，２１ｔの幅が同一幅となっており、これらカソード領域２１ｊ，２１ｋ，２１ｍ，２１ｎ，２１ｐ，２１ｑの幅は、吸収領域２２ｊ，２２ｋ，２２ｍ，２２ｎ，２２ｐ，２２ｒ，２２ｓ，２２ｔの幅と略同一となっている。更に、幅方向中央側に配置される各カソード領域２１ｎ，２１ｐ，２１ｑの幅も同一幅となっており、これらカソード領域２１ｎ，２１ｐ，２１ｑの幅が、幅方向両側に配置される各カソード領域２１ｊ，２１ｋ，２１ｍ，２１ｎ，２１ｐ，２１ｑの幅よりも小さくなっている。従って、カソード領域２１と吸収領域２２の配置比率は、幅方向においてＩＧＢＴ素子１００から相対的に遠い中央側領域Ｘｈよりも、ＩＧＢＴ素子１００に相対的に近い両端側領域Ｘｊ，Ｘｋの方が大きくなっている。即ち、この例では、幅方向中央側の領域Ｘｈが、カソード領域２１に対する吸収領域２２の配置比率が小さい領域（低比率領域）となっており、この領域Ｘｈよりも幅方向両端側に配置される領域Ｘｊ，Ｘｋが、カソード領域２１に対する吸収領域２２の配置比率が大きい領域（高比率領域）となっている。従って、カソード領域２１に対する吸収領域２２の配置比率は、幅方向内側と外側とで２段階に変化することとなる。
【００７３】
また、この例では、素子延出方向（Ｙ方向）における中央側の所定領域Ｃ１において、各カソード領域２１ｊ，２１ｋ，２１ｍ，２１ｎ，２１ｐ，２１ｑ，２１ｒ，２１ｓ，２１ｔが前記延出方向（Ｙ方向）に連続的に続いており、延出方向一端側の所定領域Ｃ２では、各カソード領域２１ｊ〜２１ｔが幅方向に延びる吸収領域２２ｕ，２２ｖ，２２ｗによって分断されている。また、延出方向他端側の所定領域Ｃ３でも、各カソード領域２１ｊ〜２１ｔが幅方向に延びる吸収領域２２ｘ，２２ｙ，２２ｚによって分断されている。なお、各カソード領域２１ｊ〜２１ｔは、横方向（Ｘ方向）の吸収領域２２ｕ，２２ｖ，２２ｗ及び吸収領域２２ｘ，２２ｙ，２２ｚによって分断されているものの、延出方向全領域Ｃａ内において同一幅となっている。このように構成されているため、対向領域３２（ガードリング４０に対向する領域）に隣接する延出方向（Ｙ方向）一方側の領域Ｃ２及び他方側の領域Ｃ３の方が、これら領域Ｃ２，Ｃ３よりも対向領域３２から離れた領域Ｃ１よりも、カソード領域２１に対する吸収領域２２の比率が相対的に大きくなっている。
【００７４】
また、カソード領域２１に対する吸収領域２２の比率が領域Ｃ１よりも大きい領域Ｃ２，Ｃ３では、更に、幅方向両側の領域Ｘｊ，Ｘｋの方が幅方向中央側の領域Ｘｈよりもカソード領域２１に対する吸収領域２２の比率が相対的に大きくなっている。従って、ＦＷＤ領域Ｘｆでは、延出方向（Ｙ方向）において対向領域３２側に配置され且つ幅方向においてＩＧＢＴ領域Ｘｉ（図２等）側に配置される領域（即ち、矩形状に構成されるＦＷＤ領域Ｘｆの四隅の領域）は、他の領域と比較してカソード領域２１に対する吸収領域２２の比率が最も大きく、ホールの吸収効果が集中的に強化される。
【００７５】
（第１実施形態の変形例２）
次に、第１実施形態の変形例２について説明する。図９は、第１実施形態の変形例２に関し、ＦＷＤ領域Ｘｆの第２主面側の一部を概略的に示す概略図である。なお、この変形例２は、ＦＷＤ領域Ｘｆにおける第２主面側の表層部のみが第１実施形態の代表例と異なり、それ以外の部分は代表例と同様であるので、同様の部分については詳細な説明を省略する。
【００７６】
この変形例２では、代表例で示した図５の構成を図９の構成に変更している。この例では、ＩＧＢＴ素子１００に近い幅方向両端側の領域Ｘｑ，Ｘｒにおいてカソード領域２１を配置せずに吸収領域２２のみを配置している。即ち、幅方向両端側の領域Ｘｑ，Ｘｒでは、カソード領域に対する吸収領域の比率が最大となっている。一方、幅方向中央側の領域Ｘｐでは、同一幅のカソード領域２１が素子延出方向（図２等に示すＹ方向）に連続的に延びており、これらカソード領域２１の間に、同一幅の吸収領域２４ａがＹ方向に長手状に延びる形態で配置されている。従って、この例でも、ＦＷＤ領域Ｘｆの裏面側（第２主面側）において、ＩＧＢＴ素子１００に隣接する領域Ｘｑ，Ｘｒ側の方が、ＩＧＢＴ素子１００から離れた領域Ｘｐ側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっているといえる。
【００７７】
なお、変形例２では、ＦＷＤ領域Ｘｆの長手方向中央側の領域（例えば領域Ｂ２など）の構成を図９のような構成とした例を示しているが、長手方向両端部の領域（例えば領域Ｂ１など）については、代表例と同様に、各カソード領域２１が幅方向に延びる吸収領域によって複数の分割領域に分断されていてもよく、図９のような構成が長手方向両端部まで続くような構成であってもよい。
【００７８】
（第１実施形態の変形例３）
次に、第１実施形態の変形例３について説明する。図１０は、第１実施形態の変形例３に関し、ＦＷＤ領域Ｘｆの第２主面側の一部を概略的に示す概略図である。なお、この変形例３は、ＦＷＤ領域Ｘｆにおける第２主面側の表層部のみが第１実施形態の代表例と異なり、それ以外の部分は代表例と同様であるので、同様の部分については詳細な説明を省略する。
【００７９】
この変形例３では、代表例で示した図５の構成を図１０の構成に変更している。この例では、ＩＧＢＴ素子１００に近い幅方向両端側の領域Ｘｎ，Ｘｐにおいてそれぞれ吸収領域２６ｂ，２６ｃが配置されており、これら領域Ｘｎ，Ｘｐでは、カソード領域２１を配置せずに吸収領域２２のみを配置している。即ち、幅方向両端側の領域Ｘｎ，Ｘｐでは、カソード領域２１に対する吸収領域２２の比率が最大となっている。一方、幅方向中央側の領域Ｘｍでは、カソード領域２１内に小サイズの吸収領域２２（吸収領域２６ａ）が千鳥状に分散して配置されている。従って、この例でも、ＦＷＤ領域Ｘｆの裏面側（第２主面側）において、ＩＧＢＴ素子１００に隣接する領域Ｘｎ，Ｘｐ側の方が、ＩＧＢＴ素子１００から離れた領域Ｘｍ側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっているといえる。
【００８０】
（第１実施形態の変形例４〜６）
次に、第１実施形態の変形例４について説明する。図１１（Ａ）は、第１実施形態の変形例４に係る半導体装置の第２主面側の一部を概略的に示す概略図であり、図１１（Ｂ）は、第１実施形態の変形例５に係る半導体装置の第２主面側の一部を概略的に示す概略図である。また、図１２は、第１実施形態の変形例６に係る半導体装置の第２主面側の一部を概略的に示す概略図である。
【００８１】
なお、この変形例４〜６は、素子形成領域の外周部に配置される対向領域３２の構成のみが第１実施形態の代表例や他の変形例と異なり、それ以外の部分は代表例や他の変形例と同様とすることができる。従って、対向領域３２以外の部分については詳細な説明を省略する。
【００８２】
図１１（Ａ）に示す変形例４では、対向領域３２の一部に、Ｎ導電型の半導体領域２３を分散して配置している。例えば、環状に構成される対向領域３２における幅方向の両側の領域Ｘｇ１，Ｘｇ２（図２も参照）では、横方向（幅方向）に延びる長手状の半導体領域２３を複数集合させたＮ導電型の領域を、縦方向に間隔をあけて複数配置している。また、対向領域３２における縦方向（素子延出方向）の両側の領域Ｙｇ１，Ｙｇ２（図２も参照）では、縦方向（延出方向）に延びる長手状の半導体領域２３を複数集合させたＮ導電型の領域を、横方向に間隔をあけて複数配置している。
【００８３】
図１１（Ｂ）に示す変形例５でも、対向領域３２の一部に、Ｎ導電型の半導体領域２３を分散して配置している。この例では、Ｎ導電型の半導体領域２３が所定の小サイズで構成されており、このような半導体領域２３が環状に構成される対向領域３２のほぼ全周にわたり多数分散配置されている。
【００８４】
図１２に示す変形例６でも、対向領域３２の一部に、Ｎ導電型の半導体領域２３を分散して配置している。この例では、環状に構成される対向領域３２における幅方向の両側の領域Ｘｇ１，Ｘｇ２（図２も参照）において、横方向（幅方向）に延びる長手状の半導体領域２３を素子形成領域３０の縦方向（素子延出方向）略全体にわたるように複数配列している。また、対向領域３２における縦方向（素子延出方向）の両側の領域Ｙｇ１，Ｙｇ２（図２も参照）では、縦方向（延出方向）に延びる長手状の半導体領域２３を、素子形成領域３０の横方向（幅方向）略全体にわたるように複数配列している。。
【００８５】
［第２実施形態］
次に第２実施形態について説明する。
図１３は、第２実施形態に係る半導体装置を概略的に例示する断面図である。図１４は、図１３の半導体装置の裏面側の構成を概略的に例示する裏面図である。図１５は、第２実施形態に係る半導体装置における、カソード領域幅とホール拡散長の比Ｗｎ／Ｌｈと、Ｖｆとの関係及びＥｒｒとの関係を示すグラフである。図１６は、カソード領域幅と平均キャリア密度との関係を説明する説明図であり、図１６（Ａ）は、カソード幅が概ね少数キャリアの拡散長の場合を示す説明図であり、図１６（Ｂ）は、カソード幅が少数キャリアの拡散長よりも長すぎる場合を説明する説明図である、図１６（Ｃ）は、カソード幅が少数キャリアの拡散長より短すぎる場合を示す説明図である。なお、図１４では、カソード電極２０２を省略して示している。また、第２実施形態に係る半導体装置２００では、深さ方向と直交する平面方向において、所定方向（図１４の図面左右方向）を横方向（幅方向）とし、この横方向と直交する方向を縦方向とする。
【００８６】
第２実施形態に係る半導体装置２００は、ダイオードとして構成されるものであり、シリコン等のＮ導電型（Ｎ−）の半導体基板２１０の表面側（第１主面側）にアノード電極２０１が接合されており、半導体基板２１０の裏面（第２主面側）にカソード電極２０２が接合されている。アノード電極２０１は、後述するアノード領域２０４（第１半導体領域）の表面（第１主面）側に接続されるものであり、第１電極に相当している。また、カソード電極２０２は、カソード側Ｎ層２２１及び半導体基板２１０のＮ導電型領域によって構成されるカソード領域（第２半導体領域）の裏面（第２主面）側に接続されるものであり、第２電極に相当している。
【００８７】
そして、半導体基板２１０の第１主面側には、第１導電型に相当するＰ導電型（Ｐ−）の不純物が注入されたアノード領域２０４（第１半導体領域）が形成されている。このＰ導電型のアノード領域２０４は、平面視したときの領域形状が矩形状又は略円形状に構成され、半導体基板２１０の内部において所定深さで形成されている。
【００８８】
アノード領域２０４の周囲には、アノード領域２０４に隣接して当該アノード領域２０４の周囲を取り囲むようにＰ導電型（Ｐ＋）の不純物が注入されたＰｗｅｌｌ領域２０６が形成されている。このＰｗｅｌｌ領域２０６は、アノード領域２０４よりも不純物濃度が大きくなっており、アノード領域２０４よりもやや深い位置まで形成されている。
【００８９】
更に、半導体基板２１０の表面（第１主面）側においてアノード領域２０４の周囲には、第１導電型に相当するＰ導電型（Ｐ＋）のガードリング２０８が形成されている。ガードリング２０８は、半導体基板２１０の第１主面側の表層部から所定の深さで形成され且つアノード領域２０４を取り囲むように（より詳しくは、Ｐｗｅｌｌ領域２０６を取り囲むように）環状に構成されている。図１３の例では、複数の環状のガードリング２０８が多重に配置されており、各ガードリング２０８は、アノード領域２０４よりも不純物の濃度が大きく構成されている。また、ガードリング２０８の一端側には電極が接続されている。
【００９０】
一方、第２主面側には、半導体基板２１０のＮ導電型領域（Ｎ−）と隣接するように、カソード側Ｎ層２２１が形成されている。カソード側Ｎ層２２１は、Ｎ導電型の不純物が注入されたＮ導電型（Ｎ＋）の半導体領域として構成されており、半導体基板２１０のＮ導電型領域（Ｎ−）よりも不純物濃度が大きくなっている。
【００９１】
本実施形態に係る半導体装置２００は、更に以下の特徴を有している。
半導体装置２００では、半導体基板２１０のＮ導電型領域（Ｎ−）とカソード側Ｎ層２２１とによってＮ導電型の第２半導体領域が構成され、この第２半導体領域内において裏面（第２主面）側の表層部に、Ｐ導電型（第１導電型）の吸収領域２２２が形成されている。この吸収領域２２２は、Ｐ導電型の不純物が注入されることでＰ導電型（Ｐ＋）の領域として構成されており、例えばカソード側Ｎ層２２１と同程度の深さで形成され且つ不純物濃度がアノード領域２０４よりも大きくなっている。
【００９２】
更に本実施形態では、半導体基板２１０の裏面（第２主面）側において、環状のガードリング２０８に対向する対向領域２３２側（即ち外周部側）の方が、当該対向領域２３２から離れた側よりも、カソード側Ｎ層２２１（第２半導体領域）に対する吸収領域２２２の比率が大きくなっている。具体的には、第２主面側の表層部において、アノード領域２０４に対向して配置される領域（即ち、第２主面側の表層部において平面視したときにアノード領域２０４と重なる領域）をアノード対向領域２０４’としており、このアノード対向領域２０４’の周囲領域（即ち、第２主面側の表層部において平面視したときにアノード領域２０４と重ならない領域）を対向領域２３２としている。そして、この対向領域２３２の方が、アノード対向領域２０４’よりも、カソード側Ｎ層２２１に対する吸収領域２２２の比率が大きくなっている。
【００９３】
より詳しく述べると、半導体基板２１０の裏面側の表層部では、図１４に示すように、中央部（横方向中央部であって且つ縦方向中央部）において、平面視矩形状のカソード側Ｎ層２２１ａが横方向に周期Ｗ２１で配置されており、且つ縦方向に周期Ｌ２１で配置されている。これら矩形状のカソード側Ｎ層２２１ａは、４行４列で並んで配置されており、カソード側Ｎ層２２１ａの各列の間には、縦方向に延びる吸収領域２２２ａが配置されている。また、カソード側Ｎ層２２１ａの各行の間には、横方向に延びる吸収領域２２２ｂが配置されている。縦方向に延びる吸収領域２２２ａ及び横方向に延びる吸収領域２２２ｂは、いずれも同一幅で構成されている。また、カソード側Ｎ層２２１ａの横方向の長さ（幅）Ｗ２３は、吸収領域２２２ａの幅よりも大きく（例えば５倍程度）、カソード側Ｎ層２２１ａの縦方向の長さＬ２２は、吸収領域２２２ｂの幅よりも大きくなっている（例えば５倍程度となっている）。
【００９４】
更に、４行４列で並ぶカソード側Ｎ層２２１ａの領域の周囲には、環状且つ矩形状の吸収領域２２２ｃが多重構造で配置されており、これら環状の吸収領域２２２ｃの間に、環状且つ矩形状のカソード側Ｎ層２２１ｂが配置されている。なお、環状に構成される吸収領域２２２ｃの幅は、環状に構成されるカソード側Ｎ層２２１ｂの幅Ｌ２４と同一となっており、吸収領域２２２ａ、２２２ｂの幅とも同一となっている。このように構成されているため、４行４列で並ぶカソード側Ｎ層２２１ａの領域の横方向両側では、カソード側Ｎ層２２１ａの横方向の周期Ｗ２１よりも小さい周期Ｗ２２でカソード側Ｎ層２２１ｂが配置されている。また、４行４列で並ぶカソード側Ｎ層２２１ａの領域の縦方向両側では、カソード側Ｎ層２２１ａの縦方向の周期Ｌ２１よりも小さい周期Ｌ２３でカソード側Ｎ層２２１ｂが配置されている。
【００９５】
図１４に示すように、アノード対向領域２０４’は、横方向の長さＬ２３且つ縦方向の長さＬ２２のカソード側Ｎ層２２１ａが４行４列で並ぶ配置領域のみで構成されており（即ち、横方向に周期Ｗ２１で配置され、且つ縦方向に周期Ｌ２１で配列される領域のみで構成されており）、カソード領域２２１に対する吸収領域２２２の比率が小さくなっている。一方、アノード対向領域２０４’の周囲の対向領域２３２において、アノード対向領域２０４’に近接する側では、横方向両側において周期Ｗ２１よりも小さい周期Ｗ２２で吸収領域２２２ｃと同幅のカソード側Ｎ層２２１ｂが配置され、縦方向両側において周期Ｌ２１よりも小さい周期Ｌ２３で吸収領域２２２ｃと同幅のカソード側Ｎ層２２１ｂが配置されるため、アノード対向領域２０４’と比較してカソード領域２２１に対する吸収領域２２２の比率が小さくなっている。
【００９６】
次に、図１５を参照し、ホールの拡散長Ｌｈに対するカソード側Ｎ層の幅Ｗｎの比Ｗｎ／Ｌｈと、順方向電圧Ｖｆ及び逆回復動作時のスイッチング損失Ｅｒｒとの関係についてのシミュレーション結果について説明する。なお、ここでは、Ｗｎ＝Ｗ２３＝Ｌ２２とする。また、Ｌｈ＝ｓｑｒｔ（Ｄｈ×τｈ）〜２８μｍとする。また、拡散定数Ｄｈは、Ｄｈ＝ｋＴμｈ／ｑである。また、ボルツマン定数ｋは、ｋ＝１．３８×１０−２３Ｊ／Ｋである。また、Ｔは絶対温度であり、Ｔ＝３００Ｋである。また、移動度μｈは、μｈ＝５００ｃｍ２／Ｖ／ｓである。また、ライフタイムτｈは、τｈ＝０．６μｓ（電子線照射時）である。また、ｑは電子の電荷量であり、ｑ＝１．６×１０−１９Ｃである。
【００９７】
図１５では、Ｗｎ／ＬｈとＶｆとの関係を実線で示し、Ｗｎ／ＬｈとＥｒｒとの関係を破線で示している。図１４のような構成の場合、Ｗｎ／Ｌｈの比率が１．０を超えるとＶｆの低下量が緩やかな線形状態となるが、Ｅｒｒの増加量は大きくなってしまい、Ｗｎ／Ｌｈの比率が１．５を超えるとＥｒｒの増加量は一層大きくなる。これは、カソード幅Ｗｎが大きすぎると、図１６（Ｂ）のように、カソード側Ｎ層２２１付近においてホールの平均キャリア密度が大きくなり、ホールが過剰に蓄積した状態となるためである。従って、Ｗｎ／Ｌｈは、１．５以下であることが好ましく、１．０以下であることがより望ましいと言える。
【００９８】
また、Ｗｎ／Ｌｈの比率が０．５未満となると、Ｅｒｒは低下するが、Ｖｆが急激に大きくなる。これは、図１６（Ｃ）のように、ホールの平均キャリア密度が下がりすぎるためである。従って、Ｗｎ／Ｌｈは、０．５以上であることが好ましいと言える。
【００９９】
以上のことから、０．５≦Ｗｎ／Ｌｈ≦１．５とすることが好ましく、０．５≦Ｗｎ／Ｌｈ≦１．０とすることがより望ましいといえる。これにより、図１６（Ａ）のように、ホールの平均キャリア密度を適正に保つことができ、Ｖｆの低下及びリカバリ損の低下を両立することができる。また、図１４のような構成では、吸収領域２２２ａ，２２２ｂ，２２２ｃの各幅は、極力小さくすることが望ましく、例えば、裏面露光装置の解像度と同程度（例えば、０．５〜１０μｍ程度）であることが望ましい。
【０１００】
第２実施形態に係る半導体装置２００では、表面（第１主面）側においてアノード領域２０４（第１半導体領域）の周囲にＰ導電型（第１導電型）のガードリング２０８が配置されているため、アノード領域２０４（第１半導体領域）の周囲において耐圧を効果的に確保することができる。更に、裏面（第２主面）側は、Ｎ導電型の第２半導体領域内においてＰ導電型（第１導電型）の吸収領域２２２が形成されており、この裏面（第２主面）側では、ガードリング２０８に対向する対向領域２３２側の方が、当該対向領域２３２から離れた側（即ち中心側）よりも、カソード側Ｎ層２２１に対する吸収領域２２２の比率が大きくなっている。従って、裏面（第２主面）側では、ガードリング２０８から注入されるホール（少数キャリア）を、対向領域２３２側に相対的に多く配置された吸収領域２２２によって効率的に抜くことができ、ガードリング２０８から注入されるホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【０１０１】
また、本実施形態に係る半導体装置２００では、第１半導体領域が、Ｐ導電型（第１導電型）のアノード領域２０４からなり、第２半導体領域が、第２導電型のカソード領域（半導体基板２１０のＮ導電型領域及びカソード側Ｎ層２２１）からなり、裏面（第２主面）側の表層部において、アノード領域２０４に対向して配置されるアノード対向領域２０４’よりも、当該アノード対向領域２０４’の周囲領域の方が、カソード側Ｎ層２２１に対する吸収領域２２２の比率が大きくなっている。この構成によれば、アノード領域とカソード領域とを備えてなるダイオード素子の周囲にガードリング２０８を配置して素子周囲の耐圧を確保した半導体装置において、周囲のガードリング２０８から外周部側により多く注入されたホールを、裏面（第２主面）側のアノード対向領域２０４’の周囲に相対的に多く配置された吸収領域２２２によって効果的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
【０１０２】
（第２実施形態の変形例１）
図１７は、第２実施形態の変形例１に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、図１７に示す変形例１は、半導体装置の裏面側の構成のみが第２実施形態の上記代表例と異なり（即ち、図１４の構成を図１７の構成に変更した点のみが代表例と異なり）、それ以外は代表例と同様である。よって、以下では代表例と異なる裏面側の構成について重点的に説明し、裏面側の構成以外は、適宜図１３を参照することとする。
【０１０３】
図１７の例では、ハッチング領域で示されるように、カソード側Ｎ層２２１が９行９列で配列されており、縦方向に並ぶ各列の幅（横方向の長さ）は、横方向両側となるにつれて短くなっており、横方向中央部の列の長さＷ３３が最も長くなっている。そして、横方向中央部の列の左右に配される２列の長さＷ３２は、Ｗ３３よりも小さくなっており、更にそれら列の左右外側に配される２列の長さＷ３１は、Ｗ３２よりも小さくなっている。また、横方向に並ぶ各行の幅（縦方向の長さ）は、縦方向両側となるにつれて短くなっており、縦方向中央部の行の長さＬ３４が最も長くなっている。そして、縦方向中央部の行の上下に配される２列の長さＬ３３は、Ｌ３４よりも小さく、更にその上下外側に配される２列の長さＬ３２は、Ｌ３３よりも小さく、更にその上下外側に配される両端の２行の長さＬ３１は、Ｌ３２よりも小さくなっている。
【０１０４】
そして、９列に構成されるカソード側Ｎ層２２１の各列の間及び横方向端部には、、縦方向に延びる吸収領域２２２ａが配置されており、９行に構成されるカソード側Ｎ層２２１の各行の間及び縦方向端部には、横方向に延びる吸収領域２２２ｂが配置されている。なお、縦方向に延びる複数の吸収領域２２２ａはいずれも同一幅で構成されており、横方向に延びる複数の吸収領域２２２ｂもいずれも同一幅で構成されている。そして、吸収領域２２２ａと吸収領域２２２ｂも同一幅となっている。
【０１０５】
このように構成されているため、変形例１に係る半導体装置でも、半導体基板２１０（図１３等参照）の裏面（第２主面）側において、環状のガードリング２０８（図１３）に対向する対向領域２３２側（即ちアノード対向領域２０４’の周囲の領域）の方が、当該対向領域２３２から離れたアノード対向領域２０４’側よりも、カソード側Ｎ層２２１（第２半導体領域）に対する吸収領域２２２の比率が大きくなっている。
【０１０６】
（第２実施形態の変形例２、３）
図１８（Ａ）は、第２実施形態の変形例２に係る半導体装置の裏面側の構成を概略的に示す裏面図であり、図１８（Ｂ）は、変形例３に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、変形例２、３も、半導体装置の裏面側の構成のみが第２実施形態の上記代表例と異なり（即ち、図１４の構成を図１８（Ａ）（Ｂ）の構成にそれぞれ変更した点のみが代表例と異なり）、それ以外は代表例と同様である。よって、以下では代表例と異なる裏面側の構成について重点的に説明し、裏面側の構成以外は、適宜図１３を参照することとする。
【０１０７】
図１８（Ａ）の例では、カソード側Ｎ層２２１がアノード対向領域２０４’付近において５行５列で配列され、アノード対向領域２０４’付近にカソード側Ｎ層２２１の配置領域が密集している。また、５列に構成されるカソード側Ｎ層２２１の各列の間に、縦方向に延びるＰ導電型の吸収領域２２２ａが配置されており、５行に構成されるカソード側Ｎ層２２１の各行の間に、横方向に延びるＰ導電型の吸収領域２２２ｂが配置されている。なお、縦方向に延びる複数の吸収領域２２２ａは同一幅で構成されており、横方向に延びる複数の吸収領域２２２ｂも同一幅で構成されている。また、吸収領域２２２ａと吸収領域２２２ｂも同一幅となっている。更に、５行５列で配列されたカソード側Ｎ層２２１の配置領域（即ち、アノード対向領域２０４’付近）の周囲には、Ｐ導電型の吸収領域２２２ｃのみが環状に配置されている。
【０１０８】
このように構成されているため、カソード側Ｎ層２２１の配列領域の周囲において吸収領域２２２の比率が相当大きくなり、半導体基板２１０の裏面（第２主面）側において、環状のガードリング２０８に対向する対向領域２３２側（即ちアノード対向領域２０４’の周囲の領域）の方が、当該対向領域２３２から離れたアノード対向領域２０４’側よりも、カソード側Ｎ層２２１（第２半導体領域）に対する吸収領域２２２の比率が大きくなる。
【０１０９】
また、図１８（Ｂ）の例では、アノード対向領域２０４’付近においてＰ導電型の小サイズの吸収領域２２２ａが７行７列で配置されており、それら吸収領域２２２ａの周囲がカソード側Ｎ層２２１となっている。また、小サイズの吸収領域２２２ａが配列された領域の周囲には、Ｐ導電型の大サイズの吸収領域２２２ｂが環状に並んでおり、それら吸収領域２２２ｂの間がカソード側Ｎ層２２１となっている。そして、小サイズの吸収領域２２２ａの配置間隔が大きくなっており、大サイズの吸収領域２２２ｂの配置間隔はこれよりも狭くなっている。このように構成されているため、アノード対向領域２０４’付近では、カソード側Ｎ層２２１に対する吸収領域２２２の比率が小さくなり、大サイズの吸収領域２２２ｂが配置される外周側においてカソード側Ｎ層２２１に対する吸収領域２２２の比率が大きくなる。従って、環状のガードリング２０８に対向する対向領域２３２側（即ちアノード対向領域２０４’の周囲の領域）の方が、当該対向領域２３２から離れたアノード対向領域２０４’側よりも、カソード側Ｎ層２２１（第２半導体領域）に対する吸収領域２２２の比率が大きくなる。
【０１１０】
［第３実施形態]
次に第３実施形態について説明する。
図１９（Ａ）は、第３実施形態に係る半導体装置の概略構成を示す平面図であり、図１９（Ｂ）は、図１９（Ａ）の半導体装置を構成する半導体素子を概略的に示す断面図である。図２０（Ａ）は、図１９（Ａ）の半導体装置の裏面側の構成を概略的に示す裏面図である。図２０（Ｂ）は、第３実施形態の変形例１に係る半導体装置の裏面側の構成を概略的に示す裏面図である。また、図２１（Ａ）は、第３実施形態の変形例２に係る半導体装置の裏面側の構成を概略的に示す裏面図であり、図２１（Ｂ）は、変形例３に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、図２０、図２１では、裏面側の電極を省略して示している。また、図１９（Ｂ）は、図１９（Ａ）の半導体装置を横方向且つ深さ方向に沿って切断した切断面の一部を概略的に示すものである。
【０１１１】
第３実施形態に係る半導体装置３００は、ＤＭＯＳ型のＭＯＳトランジスタとして構成されており、平面視矩形状に構成される半導体装置３００の中央側に図１９（Ｂ）に示すＤＭＯＳ素子３２０を複数配列させてなる素子形成領域３３０が形成されている。この半導体装置３００は、図１９（Ｂ）に示すように、シリコン等のＮ導電型（Ｎ−）の半導体基板３０１を備えており、この半導体基板１０１の第１主面側にはＰ導電型（Ｐ）のベース領域３０２が選択的に形成されている。
【０１１２】
ベース領域３０２は、ＤＭＯＳ素子３２０のチャネル形成領域として機能するものである。ベース領域３０２には、半導体基板３０１の第１主面よりベース領域３０２を貫通し、底面が半導体基板３０１に達するトレンチ３０３が選択的に形成されている。このトレンチ３０３は、幅方向（図１９（Ａ）に示す横方向）の所定位置に所定間隔で形成されており、幅方向と直交する所定方向（図１９に示す縦方向）に延びている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜３０４（例えば酸化膜）を介して、トレンチ３０３内にポリシリコンが充填され、ゲート電極３０５が構成されている。
【０１１３】
また、ベース領域３０２には、トレンチ３０３（ゲート電極３０５）の側面部位に隣接して、第１主面側表層部にＮ導電型（Ｎ＋）のソース領域３０６（第１半導体領域）が選択的に形成されている。そして、ソース領域３０６は、例えばアルミニウム系材料を用いて構成されたソース電極３０７（第１電極）と電気的に接続されている。また、ベース領域３０２のうち、ソース領域３０６に隣接する表層部には、Ｐ導電型（Ｐ＋）のボディ領域３０９が選択的に形成されている。
【０１１４】
一方、半導体基板３０１の第２主面側表層部には、Ｎ導電型（Ｎ＋）のドレイン領域３２１（第２半導体領域）が選択的に形成されている。ドレイン領域３２１は、例えばアルミニウム系材料を用いて構成されたドレイン電極３１３（第２電極）と電気的に接続されている。本実施形態に係る半導体装置３００は、裏面（第２主面）側が図２０（Ａ）のように構成されており、裏面（第２主面）側の表層部における所定位置にドレイン領域３２１が選択的に形成されている。そして、裏面側の表層部においてドレイン領域３２１に隣接する位置にＰ導電型の吸収領域３２２が形成されている。
【０１１５】
また、図１９（Ａ）に示すように、本実施形態に係る半導体装置３００では、半導体基板３０１の表面（第１主面）側の表層部において、素子形成領域３３０の周囲の外周部には、第１導電型に相当するＰ導電型（Ｐ＋）のガードリング３４０が形成されている。ガードリング３４０は、第１実施形態のガードリング４０（図１、図３）と同様の構成をなし、半導体基板３０１の第１主面側の表層部から所定の深さで形成され且つ素子形成領域３３０を取り囲むように環状に構成されている。図１９（Ａ）の例では、複数の環状のガードリング３４０が多重に配置されている。
【０１１６】
図２０（Ａ）に示す半導体装置３００の裏面側の構成は、カソード側Ｎ層２２１をドレイン領域３２１に変更し、吸収領域２２２を吸収領域３２２に変更した以外は、図１４と同様の構成となっており、ドレイン領域３２１の配列、形状、サイズは、図１４のカソード側Ｎ層２２１と同様となっており、吸収領域３２２の形状、サイズなども図１４の吸収領域２２２と同様となっている。具体的には、裏面（第２主面）側の表層部においてドレイン領域３２１（第２半導体領域）に隣接してＰ導電型（第１導電型）の吸収領域３２２が形成されており、この裏面（第２主面）側の表層部では、ガードリング３４０に対向する対向領域３３２側（即ち外周側）の方が、当該対向領域３３２から離れた側（即ち、中央側）よりも、ドレイン領域３２１（第２半導体領域）に対する吸収領域３２２の比率が大きくなっている。なお、図２０（Ａ）の例では、素子形成領域３３０の裏面側の表層部の周囲に配置される環状の外周領域が対向領域３３２（ガードリング３４０に対向する領域）となっている。
【０１１７】
また、図２０（Ａ）の構成に代えて、図２０（Ｂ）の変形例１を用いてもよい。図２０（Ｂ）に示す裏面側の構成は、図１７に示すカソード側Ｎ層２２１をドレイン領域３２１に変更し、図１７に示す吸収領域２２２を吸収領域３２２に変更した以外は、図１７と同様の構成となっている。即ち、ドレイン領域３２１の配列、形状、サイズは、図１７のカソード側Ｎ層２２１と同様となっており、吸収領域３２２の形状、サイズなども図１７の吸収領域２２２と同様となっている。この例でも、裏面（第２主面）側の表層部において、ドレイン領域３２１（第２半導体領域）に隣接してＰ導電型（第１導電型）の吸収領域３２２が形成されており、この裏面（第２主面）側の表層部では、ガードリング３４０に対向する対向領域３３２側（即ち、外周側）の方が、当該対向領域３３２から離れた側（即ち、中央側）よりも、ドレイン領域３２１（第２半導体領域）に対する吸収領域３２２の比率が大きくなっている。
【０１１８】
また、図２０（Ａ）の構成に代えて、図２１（Ａ）の変形例２を用いてもよい。図２１（Ａ）に示す裏面側の構成は、図１８（Ａ）に示すカソード側Ｎ層２２１をドレイン領域３２１に変更し、図１８（Ａ）に示す吸収領域２２２を吸収領域３２２に変更した以外は、図１８（Ａ）と同様の構成となっている。即ち、ドレイン領域３２１の配列、形状、サイズは、図１８（Ａ）のカソード側Ｎ層２２１と同様となっており、吸収領域３２２の形状、サイズなども図１８（Ａ）の吸収領域２２２と同様となっている。この例でも、裏面（第２主面）側の表層部において、ドレイン領域３２１（第２半導体領域）に隣接してＰ導電型（第１導電型）の吸収領域３２２が形成されており、この裏面（第２主面）側の表層部では、ガードリング３４０に対向する対向領域３３２側（外周側）の方が、当該対向領域３３２から離れた側（中央側）よりも、ドレイン領域３２１（第２半導体領域）に対する吸収領域３２２の比率が大きくなっている。
【０１１９】
また、図２０（Ａ）の構成に代えて、図２１（Ｂ）の変形例３を用いてもよい。図２１（Ｂ）に示す裏面側の構成は、図１８（Ｂ）に示すカソード側Ｎ層２２１をドレイン領域３２１に変更し、図１８（Ｂ）に示す吸収領域２２２を吸収領域３２２に変更した以外は、図１８（Ｂ）と同様の構成となっている。即ち、ドレイン領域３２１の配列、形状、サイズは、図１８（Ｂ）のカソード側Ｎ層２２１と同様となっており、吸収領域３２２の形状、サイズなども図１８（Ｂ）の吸収領域２２２と同様となっている。この例でも、裏面（第２主面）側の表層部において、ドレイン領域３２１（第２半導体領域）に隣接してＰ導電型（第１導電型）の吸収領域３２２が形成されており、この裏面（第２主面）側の表層部では、ガードリング３４０に対向する対向領域３３２側（外周側）の方が、当該対向領域３３２から離れた側（中央側）よりも、ドレイン領域３２１（第２半導体領域）に対する吸収領域３２２の比率が大きくなっている。
【０１２０】
［第４実施形態］
次に第４実施形態について説明する。
図２２（Ａ）は、第４実施形態に係る半導体装置の概略構成を示す平面図であり、図２２（Ｂ）は、図２２（Ａ）の半導体装置を構成する半導体素子を概略的に示す断面図である。図２３は、図２２（Ａ）の半導体装置の裏面側の構成を概略的に示す裏面図である。なお、第４実施形態は、図１９（Ｂ）に示すＤＭＯＳ素子３２０を図２２（Ｂ）に示すスーパジャンクション型のＤＭＯＳ素子４２０に変更した点のみが第３実施形態と異なり、それ以外は第３実施形態の構成と同様である。よって、第３実施形態と異なる部分についてのみ詳述する。
【０１２１】
第４実施形態に係る半導体装置４００は、図２２（Ａ）のように平面視矩形状に構成されており、平面方向中央部に図２２（Ｂ）に示すスーパジャンクション型のＤＭＯＳ素子４２０を複数配列させてなる素子形成領域４３０が形成されている。この半導体装置４００は、図２２（Ｂ）に示すように、シリコン等のＮ導電型（Ｎ−）の半導体基板４０１を備えており、この半導体基板４０１の第１主面側にはＰ導電型（Ｐ）のベース領域４０２が選択的に形成されている。
【０１２２】
ベース領域４０２には、半導体基板４０１の第１主面よりベース領域４０２を貫通し、底面が半導体基板４０１に達するトレンチ４０３が選択的に形成されている。このトレンチ４０３は、幅方向（図１９に示す横方向）の所定位置に所定間隔で形成されており、幅方向と直交する所定方向（図２２に示す縦方向）に延びている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜４０４（例えば酸化膜）を介して、トレンチ４０３内にポリシリコンが充填され、ゲート電極４０５が構成されている。
【０１２３】
また、ベース領域４０２には、トレンチ４０３（ゲート電極４０５）の側面部位に隣接して、第１主面側表層部にＮ導電型（Ｎ＋）のソース領域４０６（第１半導体領域）が選択的に形成されている。そして、ソース領域４０６は、例えばアルミニウム系材料を用いて構成されたソース電極４０７（第１電極）と電気的に接続されている。また、ベース領域４０２のうち、ソース領域４０６に隣接する表層部には、Ｐ導電型（Ｐ＋）のボディ領域４０９が選択的に形成されている。
【０１２４】
一方、半導体基板４０１の第２主面側表層部には、Ｎ導電型（Ｎ＋）のドレイン領域４２１（第２半導体領域）が選択的に形成されている。ドレイン領域４２１は、例えばアルミニウム系材料を用いて構成されたドレイン電極４１３（第２電極）と電気的に接続されている。本実施形態に係る半導体装置４００は、裏面（第２主面）側が図２３のように構成されており、裏面（第２主面）側の表層部における所定位置にドレイン領域４２１が選択的に形成されている。そして、裏面側の表層部においてドレイン領域４２１に隣接する位置にＰ導電型の吸収領域４２２が形成されている。また、ベース領域４０２とドレイン領域４２１の間において幅方向中央部には、Ｎ導電型のＮピラー領域４１５が形成されており、Ｎピラー領域４１５の幅方向両側には、Ｐ導電型のＰピラー領域４１４が形成されている。
【０１２５】
また、本実施形態でも、半導体基板４０１の表面（第１主面）側の表層部において、素子形成領域４３０の周囲の外周部には、第１導電型に相当するＰ導電型（Ｐ＋）のガードリング４４０が形成されている。ガードリング４４０は、第１実施形態のガードリング４０（図１、図３）と同様の構成をなし、半導体基板４０１の第１主面側の表層部から所定の深さで形成され且つ素子形成領域４３０を取り囲むように環状に構成されている。図２２（Ａ）の例では、複数の環状のガードリング４４０が多重に配置されている。
【０１２６】
図２３に示す半導体装置４００の裏面側の構成は、カソード側Ｎ層２２１をドレイン領域４２１に変更し、吸収領域２２２を吸収領域４２２に変更した以外は、図１４と同様の構成となっており、ドレイン領域４２１の配列、形状、サイズは、図１４のカソード側Ｎ層２２１と同様となっており、吸収領域４２２の形状、サイズなども図１４の吸収領域２２２と同様となっている。具体的には、裏面（第２主面）側の表層部においてドレイン領域４２１（第２半導体領域）に隣接してＰ導電型（第１導電型）の吸収領域４２２が形成されており、この裏面（第２主面）側の表層部では、ガードリング４４０に対向する対向領域４３２側（外周側）の方が、当該対向領域４３２から離れた側（中央側）よりも、ドレイン領域４２１（第２半導体領域）に対する吸収領域４２２の比率が大きくなっている。なお、図２３の例では、素子形成領域４３０の裏面側の表層部の周囲に配置される環状の外周領域が対向領域４３２（ガードリング３４０に対向する領域）として構成されている。
【０１２７】
なお、図２３では、第４実施形態に係る半導体装置４００の裏面側の構成の一例を示したが、第４実施形態に係る半導体装置の裏面側構造はこのような構成に限られず、例えば、図２０（Ａ）のような構成であってもよく、図２１のような構成であってもよい。
【０１２８】
［第５実施形態］
次に第５実施形態について説明する。
図２４は、第５実施形態に係る半導体装置の裏面側の構成を概略的に示す裏面図である。図２５（Ａ）は、第５実施形態の半導体装置における裏面側の外周エリアの第１の配置パターンを例示する説明図であり、図２５（Ｂ）は、第２の配置パターンを例示する説明図であり、図２５（Ｃ）は第３の配置パターンを例示する説明図であり、図２５（Ｄ）は、第４の配置パターンを例示する説明図である。図２６は、第５実施形態に係る半導体装置の一例（実験例）を用いた実験結果と、比較例に係る半導体装置を用いた実験結果とを対比するグラフである。図２７は、図２６の実験に用いた実験例の構成を概略的に示す裏面図である。図２８は、図２６の実験に用いた比較例の構成を概略的に示す裏面図である。
【０１２９】
第５実施形態の半導体装置５００は、素子形成領域３０の周囲の外周エリアに設けられた対向領域３２（ガードリング４０付近の領域と対向する領域）の構成のみが第１実施形態の代表例（図２等）と異なり、それ以外の部分は代表例と同様である。従って、対向領域３２以外の部分については詳細な説明を省略する。また、図１、図３〜図７は、第１実施形態と同様であるので、適宜これらの図面を参照する。
【０１３０】
第５実施形態に係る半導体装置５００でも、第１主面及び第２主面を備えた半導体基板１０１と、半導体基板１０１に構成され、この半導体基板１０１の第１主面（表面）側にエミッタ電極及びゲート電極が形成され、第２主面（裏面）側にコレクタ電極が形成されたＩＧＢＴ素子１００と、半導体基板１０１内においてＩＧＢＴ素子１００と隣接して形成され、半導体基板１０１の一方の主面（表面）側に第１導電型の第１半導体領域が形成され、他方の主面（裏面）側に第２導電型の第２半導体領域が形成されたダイオード素子２０とが設けられている。
【０１３１】
この構成でも、図３、図４（Ａ）のように、ＩＧＢＴ素子１００は、半導体基板１０１の第１主面（表面）側にエミッタ電極１０７及びゲート電極１０５が形成され、第２主面（裏面）側にコレクタ電極１１３が形成されている。また、ＦＷＤ素子２０（ダイオード素子）は、半導体基板１０１においてＩＧＢＴ素子１００と隣接した領域に複数形成され、図４（Ｂ）のように、半導体基板１０１の一方の主面（第１主面）側の表層部にＰ導電型（第１導電型）のベース領域１０２（アノード領域として機能する第１半導体領域）が形成され、他方の主面（第２主面）側の表層部にＮ導電型（第２導電型）のカソード領域２１（第２半導体領域）が形成されている。素子形成領域３０では、ＦＷＤ素子２０のアノード電極とＩＧＢＴ素子１００のエミッタ電極が共通電極（図３に示す共通のエミッタ電極１０７）となっており、ＦＷＤ素子２０のカソード電極とＩＧＢＴ素子１００のコレクタ電極とが共通（図３に示す共通のコレクタ電極１１３）となっている。
【０１３２】
そして、半導体基板１０１の第１主面（表面）側において、ＩＧＢＴ素子１００及びダイオード素子２０が形成された素子形成領域３０の周囲には、第１実施形態と同様、Ｐ導電型（第１導電型）のガードリング（Ｐ−Ｗｅｌｌ）４０が多重に形成されている（図１、図３参照）。各ガードリング４０は、「高濃度領域」の一例に相当する部分であり、少なくともベース領域１０２よりも不純物の濃度が大きくなっており、半導体基板１０１の第１主面側の表層部から所定の深さで形成され且つ素子形成領域３０を取り囲むようにそれぞれが環状に構成されている。
【０１３３】
そして、図２４のように、半導体基板１０１の第２主面（裏面）側において素子形成領域３０の周囲の外周エリアにはＰ導電型（第１導電型）の吸収領域５２２が形成されており、更に、この外周エリア内には、吸収領域５２２と共にＮ導電型の半導体領域５２３が分散して配置されている。このように、裏面側の外周エリアにＰ導電型の層（吸収領域５２２）を適度に設けているため、外周部での少数キャリア（ホール）の過剰な蓄積を抑えることができる。また、裏面側に外周エリアには、Ｐ導電型の層（吸収領域５２２）だけでなく、Ｎ導電型の半導体領域５２３（以下、Ｎ導電型領域５２３ともいう）も配置しているため、ホールが残存しやすくスイッチング損失の大きな寄生ＩＧＢＴ動作を抑制することができ、ＩＧＢＴ素子のスイッチング損失を効果的に低減することができる。
【０１３４】
図２４では、環状に構成される対向領域３２（裏面側の外周エリア）における横方向（素子延出方向と直交する方向）の両側の領域Ｘｇ１，Ｘｇ２でも、対向領域３２における縦方向（素子延出方向）両側の領域Ｙｇ１，Ｙｇ２でも、正方形状のＮ導電型領域５２３を千鳥状に複数配置しており、このようにＮ導電型領域５２３を千鳥状に複数配置したエリア（所定領域）では、半導体基板１０１の裏面側表層における吸収領域５２２の面積とＮ導電型領域５２３の面積とがほぼ同一となるようにＮ導電型領域５２３を均一に分散させている。そして、このようにＮ導電型領域５２３を千鳥状に分散させた領域（分散領域）が素子形成領域３０を囲むように環状に形成されている。この分散領域の表層部（裏面側表層部）では、例えば図２５（Ａ）のように、所定形状（例えば矩形状）に構成されたＮ導電型領域５２３と、所定形状（例えば矩形状）に構成された吸収領域５２２とがマトリックス状に配置されており、図２４、図２５（Ａ）の例では、分散領域の各行において、吸収領域５２２の幅（横方向の長さ）とＮ導電型領域５２３の幅（横方向の長さ）がほぼ同サイズとされており、各行では、吸収領域５２２がいずれも等間隔で並んでおり、Ｎ導電型領域５２３がいずれも等間隔で並んでいる。また、分散領域の各列では、吸収領域５２２の縦方向の長さとＮ導電型領域５２３の縦方向の長さがほぼ同サイズとされており、各列では、吸収領域５２２がいずれも等間隔で並んでおり、Ｎ導電型領域５２３がいずれも等間隔で並んでいる。このような構成により、Ｎ導電型領域５２３が均一に分散している。この例では、Ｎ導電型領域５２３が分散した領域（所定領域）において、吸収領域５２２に対するＮ導電型領域５２３の面積比及び体積比がいずれの部分でもほぼ同じになっている。
【０１３５】
なお、外周エリアにおける吸収領域５２２及びＮ導電型領域５２３の配列は、図２４、図２５（Ａ）のような配列に限られない。例えば、図２５（Ｂ）〜図２５（Ｄ）のようにＮ導電型領域５２３が不均一に配置されていてもよい。図２５（Ｂ）〜図２５（Ｄ）の例では、例えば、いずれかの行において、Ｎ導電型領域５２３を等間隔に配置せずに間隔が不均一となるように配置したり、いずれかの列において、Ｎ導電型領域５２３を等間隔に配置せずに間隔が不均一となるように配置している。或いは、いずれかの行におけるＮ導電型領域５２３の間隔を所定の等間隔とし、他の行におけるＮ導電型領域５２３の間隔をこれとは異なる等間隔とするようにしてもよい。或いは、いずれかの列におけるＮ導電型領域５２３の間隔を所定の等間隔とし、他の列におけるＮ導電型領域５２３の間隔をこれとは異なる等間隔とするようにしてもよい。
【０１３６】
ここで、第５実施形態のように、素子形成領域３０の周囲の外周エリアにおいて、吸収領域５２２と共にＮ導電型の半導体領域５２３を分散配置した効果について説明する。図２７の例は、第５実施形態に係る発明の一態様（実験例に係る半導体装置５００’）を示すものであり、この例でも、素子形成領域３０の周囲の外周エリアに、Ｐ導電型の吸収領域５２２とＮ導電型領域５２３とが設けられている。なお、図２７の構成は、ＦＷＤ領域Ｘｆ（ダイオード素子の配置領域）、ＩＧＢＴ領域Ｘｉ（ＩＧＢＴ素子の配置領域）の領域数が異なるが、裏面側の構成以外は第５実施形態の代表例（図２４）と同様である。即ち、第１実施形態の図１、図３等と同様となっている。
【０１３７】
図２７の実施例では、Ｎ導電型領域５２３を１辺が数μｍ程度の矩形状に構成し、このようなＮ導電型領域５２３を例えば１５μｍ毎の間隔で環状に配置している。また、ＦＷＤ領域Ｘｆには、カソード領域２１の領域内に吸収領域２２を分散して配置している。一方、図２８の比較例に係る半導体装置Ｃでは、上記のようなＮ導電型領域５２３を設けずに、半導体基板の第二主面（裏面）側において素子形成領域３０の周囲全体をＰ導電型の吸収領域５２２としている。
【０１３８】
上記のような半導体装置Ｃ（比較例：第１例）及び半導体装置５００’（実験例：第２例）を用いて実験を行った結果、それぞれの半導体装置でのスイッチング損失とサージ電圧の関係は図２６のようになった。図２８の比較例では、図２６のＡ１のような実験結果となり、図２７の実施例では、図２６のＡ２のような実験結果となった。図２６からも明らかなように、図２８のように素子形成領域３０の外周エリアをＰ導電型の半導体領域（ベタ領域）のみで構成する場合と比較して、図２７のように外周エリアにＮ導電型の半導体領域５２３を分散させて配置したほうが、サージ電圧が同等の場合にスイッチング損失が小さくなる。これは、外周部付近のＩＧＢＴ素子の動作に関して、ホールが残留しやすくスイッチング損失の大きな寄生ＩＧＢＴ動作を抑制することができるため、ＩＧＢＴのスイッチング損失を低減することができることが主な要因となる。
【０１３９】
［第５実施形態の変更例］
次に第５実施形態の変更例について説明する。
図２９は、第５実施形態の変更例に係る半導体装置の裏面側の構成を概略的に示す裏面図である。図３０（Ａ）は、第５実施形態の変更例に係る半導体装置における裏面側の外周エリアの第１の配置パターンを例示する説明図であり、図３０（Ｂ）は、第２の配置パターンを例示する説明図であり、図３０（Ｃ）は第３の配置パターンを例示する説明図であり、図３０（Ｄ）は、第４の配置パターンを例示する説明図であり、図３０（Ｅ）は、第５の配置パターンを例示する説明図である。
【０１４０】
図２９に示す半導体装置６００も、素子形成領域３０の周囲の外周エリアに設けられた対向領域３２（ガードリング４０付近の領域と対向する領域）の構成のみが第１実施形態の代表例（図２等）と異なり、それ以外の部分は代表例と同様である。従って、対向領域３２以外の部分については詳細な説明を省略する。また、図１、図３〜図７は、第１実施形態と同様であるので、適宜これらの図面を参照する。
【０１４１】
図２９に示す半導体装置６００でも、第１主面及び第２主面を備えた半導体基板１０１と、半導体基板１０１に構成され、この半導体基板１０１の第１主面（表面）側にエミッタ電極及びゲート電極が形成され、第２主面（裏面）側にコレクタ電極が形成されたＩＧＢＴ素子１００と、半導体基板１０１内においてＩＧＢＴ素子１００と隣接して形成され、半導体基板１０１の一方の主面（表面）側に第１導電型の第１半導体領域が形成され、他方の主面（裏面）側に第２導電型の第２半導体領域が形成されたダイオード素子２０とが設けられている。そして、この構成でも、図３、図４（Ａ）のように、ＩＧＢＴ素子１００は、半導体基板１０１の第１主面（表面）側にエミッタ電極１０７及びゲート電極１０５が形成され、第２主面（裏面）側にコレクタ電極１１３が形成されている。また、ＦＷＤ素子２０（ダイオード素子）は、半導体基板１０１においてＩＧＢＴ素子１００と隣接した領域に複数形成され、図４（Ｂ）のように、半導体基板１０１の一方の主面（第１主面）側の表層部にＰ導電型（第１導電型）のベース領域１０２（アノード領域として機能する第１半導体領域）が形成され、他方の主面（第２主面）側の表層部にＮ導電型（第２導電型）のカソード領域２１（第２半導体領域）が形成されている。素子形成領域３０では、ＦＷＤ素子２０のアノード電極とＩＧＢＴ素子１００のエミッタ電極が共通電極（図３に示す共通のエミッタ電極１０７）となっており、ＦＷＤ素子２０のカソード電極とＩＧＢＴ素子１００のコレクタ電極とが共通（図３に示す共通のコレクタ電極１１３）となっている。
【０１４２】
そして、半導体基板１０１の第１主面（表面）側において、ＩＧＢＴ素子１００及びダイオード素子２０が形成された素子形成領域３０の周囲には、第１実施形態と同様、Ｐ導電型（第１導電型）のガードリング（Ｐ−Ｗｅｌｌ）４０が多重に形成されている（図１、図３参照）。各ガードリング４０は、「高濃度領域」の一例に相当する部分であり、少なくともベース領域１０２よりも不純物の濃度が大きくなっており、半導体基板１０１の第１主面側の表層部から所定の深さで形成され且つ素子形成領域３０を取り囲むようにそれぞれが環状に構成されている。
【０１４３】
そして、図２９のように、半導体基板１０１の第２主面（裏面）側において素子形成領域３０の周囲の外周エリアにはＰ導電型（第１導電型）の吸収領域５２２が形成されており、更に、この外周エリア内には、吸収領域５２２と共にＮ導電型の半導体領域５２３が規則的に配置されている。この構成でも、裏面側の外周エリアにＰ導電型の層（吸収領域５２２）を適度に設けているため、外周部での少数キャリア（ホール）の過剰な蓄積を抑えることができる。また、裏面側に外周エリアには、Ｐ導電型の層（吸収領域５２２）だけでなく、Ｎ導電型の半導体領域５２３（以下、Ｎ導電型領域５２３ともいう）も配置しているため、ホールが残存しやすくスイッチング損失の大きな寄生ＩＧＢＴ動作を抑制することができ、ＩＧＢＴ素子のスイッチング損失を効果的に低減することができる。
【０１４４】
図２９では、環状に構成される対向領域３２（裏面側の外周エリア）における横方向（素子延出方向と直交する方向）の両側の領域Ｘｇ１，Ｘｇ２では、大部分の領域において縦方向に長手状に延びるＮ導電型領域５２３を複数本形成している。また、対向領域３２における縦方向（素子延出方向）両側の領域Ｙｇ１，Ｙｇ２では、大部分の領域において横方向に長手状に延びるＮ導電型領域５２３を複数本形成している。このようにＮ導電型領域５２３を複数本配置したエリア（所定領域）では、半導体基板１０１の裏面側表層における吸収領域５２２の面積とＮ導電型領域５２３の面積とがほぼ同一となるようにＮ導電型領域５２３が均一に配置されている。そして、このようにＮ導電型領域５２３を均一に配置してなる所定領域が素子形成領域３０を囲むように環状に形成されている。
【０１４５】
Ｎ導電型領域５２３を均一に配置した領域（所定領域）の表層部（裏面側表層部）では、例えば図３０（Ａ）のように、所定形状（例えばライン状或いは長方形状）に構成されたＮ導電型領域５２３と、所定形状（例えばライン状状或いは長方形状）に構成された吸収領域５２２とが交互に配置されてボーダー状に構成されており、図２９、図３０（Ａ）の例では、この所定領域において、吸収領域５２２の幅とＮ導電型領域５２３の幅がほぼ同サイズとされて、交互に並んでいる。
【０１４６】
なお、外周エリアにおける吸収領域５２２及びＮ導電型領域５２３の配列は、図２９、図３０（Ａ）のような配列に限られない。例えば、例えば、図２９の外周エリアに形成されていた縦縞或いは横縞のボーダーパターンを図３０（Ｂ）〜図３０（Ｄ）のように変更し、Ｎ導電型領域５２３を不均一に配置してもよい。或いは、図３０（Ｅ）のように図２０（Ａ）とは異なる均一配置であってもよい。
【０１４７】
図３０（Ｂ）の例では、Ｐ導電型の吸収領域５２２の形状を図３０（Ａ）と同様の一定形状（例えばライン状状或いは長方形状）としており、これら吸収領域５２２の間に介在するＮ導電型領域５２３の幅を不均一な幅としている。また、図３０（Ｃ）の例では、図３０（Ｂ）の構成に対してＮ導電型領域５２３を分断するようにＮ導電型領域５２３の方向と直交する方向に吸収領域５２２が形成され、吸収領域５２２が格子状に配されている。また、図３０（Ｄ）の例では、図３０（Ｃ）よりも更に細かく分断するように吸収領域５２２を格子状に形成している。なお、図３０（Ｂ）〜（Ｄ）のいずれの構成でも、縦方向或いは横方向に延びる各Ｎ導電型領域５２３の幅を、外周側となるにつれて幅が広くなるような構成することができる。この場合、Ｎ導電型領域５２３が配置された領域では、素子形成領域３０に近づくにつれてＮ導電型領域５２３よりも吸収領域５２２の比率が大きくなり、素子形成領域３０から遠ざかるにつれて吸収領域５２２よりもＮ導電型領域５２３の比率が大きくなる。
【０１４８】
また、図３０（Ｅ）の例は、Ｎ導電型領域５２３を均一に分散させた他の態様であり、この構成では、円形状のＮ導電型領域５２３を千鳥状に配置して均一に分散させている。この例でも、Ｎ導電型領域５２３が分散したエリアでは、吸収領域５２２に対するＮ導電型領域５２３の面積比及び体積比がいずれの部分でもほぼ同じになるようにしている。
【０１４９】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【０１５０】
上記実施形態では、半導体基板の例としてＳｉ半導体を例示したが、ＳｉＣ、ＧａＮといった化合物半導体でも同様に適用可能である。
【０１５１】
第１実施形態ではトレンチゲート構造のＲＣ―ＩＧＢＴの例を示したが、プレーナゲート構造であっても同様に適用可能である。
【０１５２】
第１実施形態ではＲＣ−ＩＧＢＴの一例を示したが、トレンチ構造については、特開２００７−２５８３６３等のように従来から用いられる間引き構造であってもよく、間引かずに構成するフルトレンチ構造であってもよい。
【０１５３】
第２実施形態では、半導体基板の裏面（第２主面）側に形成されたカソード側Ｎ層（第２半導体領域に相当するカソード領域）の幅Ｗｎが所定幅以内とされ、半導体基板における少数キャリアの拡散長をＬｈとしたときのＷｎに対するＬｈの比Ｗｎ／Ｌｈが、０．５〜１．５の範囲（望ましくは、０．５〜１．０の範囲）となる例を示したが、他の実施形態のいずれのＦＷＤ素子においても、当該半導体基板における少数キャリアの拡散長Ｌｈとカソード領域の幅Ｗｎとの比Ｗｎ／Ｌｈが０．５〜１．５の範囲（望ましくは、０．５〜１．０の範囲）となるように構成すると良い。また、第１実施形態の変形例、或いは第５実施形態のように、半導体基板の裏面（第２主面）側において素子形成領域３０の周囲の外周エリアにＮ型半導体領域５２３（カソードＮ域）を設けた構成でも、このＮ型半導体領域５２３（カソードＮ域）の幅（Ｎ型半導体領域の短手方向の長さ）をＷｎとしたとき、半導体基板１０１における少数キャリアの拡散長Ｌｈとカソード領域の幅Ｗｎとの比Ｗｎ／Ｌｈが０．５〜１．５の範囲（望ましくは、０．５〜１．０の範囲）となるように構成すると良い。
【符号の説明】
【０１５４】
１，２００，３００，４００，５００，６００…半導体装置
２０…ＦＷＤ素子（ダイオード素子）
２１…カソード領域（第２半導体領域）
２２，２２２，３２２，４２２，５２２…吸収領域
３０，３３０，４３０…素子形成領域
３２，２３２，３３２，４３２…対向領域
４０，２０８，３４０，４４０…ガードリング
１００…ＩＧＢＴ素子
１０１，２１０，３０１，４０１…半導体基板
１０７…エミッタ電極（第１電極）
１１３…コレクタ電極（第２電極）
２０１…アノード電極（第１電極）
２０２…カソード電極（第２電極）
２０４…アノード領域（第１半導体領域）
２０４’ …アノード対向領域
２２１…カソード型Ｎ層（第２半導体領域、カソード領域）
３０６，４０６…ソース領域（第１半導体領域）
３２１，４２１…ドレイン領域（第２半導体領域）
５２３…Ｎ導電型領域（第２導電型の半導体領域）
Ｘｆ…ＦＷＤ領域（ダイオード素子の配置領域）
Ｘｉ…ＩＧＢＴ領域（ＩＧＢＴ素子の配置領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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