(57)【特許請求の範囲】
【請求項１】
所定の導電型の半導体基体と、前記半導体基体の第一主面に接し、かつ、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部に近接した位置にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体と接続されたドレイン電極とを有する半導体装置において、
前記ヘテロ半導体領域は、それぞれ前記半導体基体の導電型と同一の導電型の低抵抗領域及びゲート電極対面部を備え、
前記ゲート電極対面部は、前記ゲート絶縁膜を介して前記ゲート電極と対面して位置し、
前記低抵抗領域は、前記ソース電極と接するコンタクト部と、前記ゲート電極対面部と前記コンタクト部とに挟まれた領域である導電部とを備え、
前記低抵抗領域の不純物密度が、前記ゲート電極対面部の少なくとも一部の領域の不純物密度に比べて、高いことを特徴とする半導体装置。
【請求項２】
前記ヘテロ半導体領域中の前記導電部が、前記コンタクト部から前記ゲート電極の端部の直下に位置する領域に亘って形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース電極と接する前記コンタクト部の少なくとも一部の領域が、前記半導体基体の前記第一主面とは平行ではない面で前記ソース電極と接していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記コンタクト部の下層に位置する前記ヘテロ半導体領域中の前記半導体基体と接する領域の少なくとも一部の領域が、前記半導体基体の導電型とは異なる導電型からなることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記コンタクト部の下層に位置する前記ヘテロ半導体領域中の少なくとも一部の領域で該下層から前記半導体基体と接するまでの領域の少なくとも一部の領域に、導電型および／または不純物密度が隣接する領域ごとに互いに異なる不純物を導入した複数の領域が形成されていることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項６】
前記ヘテロ半導体領域中の前記コンタクト部の下層に位置し、前記半導体基体と接する前記領域の少なくとも一部の領域が、前記ソース電極と接していることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記半導体基体の前記第一主面側の一部に、前記半導体基体と前記ヘテロ半導体領域との接合部に印加される前記ドレイン電極のドレイン電界を緩和する電界緩和領域が形成されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
前記電界緩和領域が、前記半導体基体とは異なる導電型の半導体、高抵抗体、もしくは、絶縁体のいずれかから形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電界緩和領域が、前記半導体基体の前記第一主面側の、前記ヘテロ半導体領域と接する領域の一部、および／または、前記ゲート電極と前記ゲート絶縁膜を介して対面する領域の一部に形成されていることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記半導体基体の前記第一主面側の一部に、前記半導体基体の不純物密度よりも高い不純物密度を有する導電領域が形成されていることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記ゲート電極が、前記半導体基体の導電型とは異なる導電型からなることを特徴とする請求項１ないし１０のいずれかに記載の半導体装置。
【請求項１２】
前記半導体基体の前記第一主面に溝を掘り込み、前記溝中に前記ゲート絶縁膜を介して前記ゲート電極を配置していることを特徴とする請求項１ないし１１のいずれかに記載の半導体装置。
【請求項１３】
前記半導体基体の材料が、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかからなることを特徴とする請求項１ないし１２のいずれかに記載の半導体装置。
【請求項１４】
前記ヘテロ半導体領域の材料が、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、もしくは、ガリウムヒ素のいずれかからなることを特徴とする請求項１ないし１３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
本発明の背景となる従来技術として、本出願人が出願した特許文献１の特開２００３−３１８３９８号公報「炭化珪素半導体装置」がある。
【０００３】
該特許文献１に記載の従来技術においては、Ｎ＋型の炭化珪素基板領域上にＮ−型のエピタキシャル領域が形成された半導体基体の第一主面にＮ−型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ−型の多結晶シリコン層とはヘテロ接合をして、Ｎ−型の多結晶シリコン層はヘテロ半導体領域として作用している。また、エピタキシャル領域とＮ−型の多結晶シリコン領域との接合部に近接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型の多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板領域の裏面にはドレイン電極が形成されている。
【０００４】
前述のような構成の従来技術の半導体装置では、ソース電極を接地し、ドレイン電極に所定の正の電圧を印加した状態で、ゲート電極の電位を制御することによってスイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には、逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ−型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。
【０００５】
ここで、前記特許文献１のような従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚みの程度で機能することから、低抵抗の導通特性が得られる。
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献１のような従来構造においては、Ｎ−型の多結晶シリコン領域すなわちヘテロ半導体領域とソース電極との接続における接触抵抗を低減することには限界があった。また、製造方法においても、多結晶シリコン層を成膜した直後に、ただちに不純物の導入をしているため、Ｎ−型の多結晶シリコン領域すなわちヘテロ半導体領域の形成からヘテロ半導体領域上にソース電極を形成するまでの間に熱処理を伴う工程が介在することにより、多結晶シリコン領域すなわちヘテロ半導体領域に導入した不純物が拡散して、ソース電極が接触するＮ−型の多結晶シリコン領域すなわちヘテロ半導体領域の所定領域における不純物密度が低下してしまうため、やはり、ソース電極との接触抵抗を低減するには限界があった。
【０００７】
本発明は、以上のような従来技術の問題を解決するためになされたものであり、ヘテロ半導体領域とソース電極との接触抵抗並びにヘテロ半導体領域中のオン抵抗を低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、前述の課題を解決するために、ヘテロ半導体領域は、それぞれ半導体基体の導電型と同一の導電型の低抵抗領域及びゲート電極対面部を備え、ゲート電極対面部は、ゲート絶縁膜を介してゲート電極と対面して位置し、低抵抗領域は、ソース電極と接するコンタクト部と、ゲート電極対面部とコンタクト部とに挟まれた領域である導電部とを備え、低抵抗領域の不純物密度が、ゲート電極対面部の少なくとも一部の領域の不純物密度に比べて高くするように構成している。
【発明の効果】
【０００９】
本発明による半導体装置においては、ヘテロ半導体領域中のソース電極と接するコンタクト部の少なくとも一部の領域を、半導体基体の導電型と同一の導電型からなり、かつ、ヘテロ半導体領域中のゲート電極対面部の少なくとも一部の領域の不純物密度に比べて高くすることによって、ソース電極とのコンタクト抵抗を低減することができるため、半導体装置のオン抵抗を低減することが可能となる。
また、ヘテロ半導体領域中のゲート電極対面部の不純物密度は、コンタクト部の不純物密度より低いので、ゲート電界が遮蔽されにくい構造となり、高い導通性能を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明に係る半導体装置およびその製造方法の最良の実施形態について、その一例を図面を参照しながら詳細に説明する。
【００１１】
（第１の実施の形態）
（構造例）
図１は、本発明による半導体装置の第１の実施の形態のデバイス断面構造を示す断面図である。図１の半導体装置１００は、構造単位セルが２つ対面して並べられた場合の断面を示しているが、実際には、これらのセルを、複数、並列に接続して素子を形成することになる。なお、本実施の形態においては、炭化珪素を基板材料とした半導体装置について一例として説明する。
【００１２】
例えば、炭化珪素のポリタイプ（多結晶形）が４Ｈ（４層六方晶）タイプのＮ＋型（「＋」は高密度を示す）の基板領域１上には、炭化珪素のＮ−型（「−」は低密度を示す）のドレイン領域２が半導体基体として形成されている。ドレイン領域２の基板領域１との接合面に対向する反対側の第一主面上の所定領域例えば周辺部の領域には、その第一主面に接するように、半導体基体と同一の導電型例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３（第一導電型となるＮ型のヘテロ半導体領域３）が形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。また、第一のヘテロ半導体領域３とドレイン領域２とに共に接するように、ドレイン領域２の表面層の第一主面上に溝を掘り込むことなく、例えばシリコン酸化膜から成るゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上の所定領域例えば中央部の領域にはゲート電極５が形成されている。
【００１３】
また、図１の半導体装置１００においては、第一のヘテロ半導体領域３中において、その端部でソース電極７とコンタクトする少なくとも一部の領域から、ゲート絶縁膜４を介してゲート電極５の端部の直下に近接する位置まで、第一主面に沿ってＮ＋型の低抵抗領域６が形成されており、低抵抗領域６は、ソース電極７と接続されている。つまり、図１の半導体装置１００において、第一のヘテロ半導体領域３の一部として形成されているゲート電極対面部３ａの不純物密度（Ｎ−型）、すなわち、ゲート絶縁膜４を介してゲート電極５と対面する位置に近接して配置されているゲート電極対面部３ａの不純物密度（Ｎ−型）に比べて、低抵抗領域６として形成されていて、ソース電極７と接するコンタクト部６ａ、並びに、ゲート電極対面部３ａと前記コンタクト部６ａとに挟まれた導電部６ｂ、のいずれの部位も、不純物密度（Ｎ＋型）が高い構成となっている。また、基板領域１にはドレイン電極８が接続するように形成されている。なお、ゲート電極５とソース電極７とは層間絶縁膜９で絶縁されている。
【００１４】
本実施の形態においては、図１の半導体装置１００に示すように、ドレイン領域２は、その第一主面の中央部すなわちゲート絶縁膜４と接する面に溝を掘り込まずに、ゲート電極５がゲート絶縁膜４を介して第一のヘテロ半導体領域３とドレイン領域２とにそれぞれ近接する構造を一例として示しているが、例えば、図２に示す半導体装置１００Ａのように、ドレイン領域２の第一主面の中央部に溝を掘り込み、ドレイン領域２に穿設した溝中にゲート絶縁膜４を介してゲート電極５を埋め込んだいわゆるトレンチ型の構成としても良い。ここに、図２は、本発明による半導体装置の第１の実施の形態の図１とは異なるデバイス断面構造を示す断面図である。
【００１５】
（製造方法例）
次に、図１に示した本発明の第１の実施の形態による半導体装置１００の製造方法を、図３〜図１０を用いて説明する。ここに、図３〜図１０は、本発明の第１の実施の形態による半導体装置１００を製造する各工程における中間製造物の断面構造の一例を示す断面図であり、それぞれ、第１工程〜第８工程で製造される中間製造物の断面構造の一例を示している。
【００１６】
まず、図３の第１工程（半導体基体形成工程およびヘテロ半導体領域形成工程の前半工程）における断面図に示すように、Ｎ＋型の基板領域１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えば、ＬＰ−ＣＶＤ（Low
Pressure Chemical Vapor Deposition）法によって作製された多結晶シリコン層を形成する。そして、例えばイオン注入法でリンもしくはヒ素を不純物導入することにより、Ｎ−型の第一のヘテロ半導体領域３の層を形成する。なお、前記多結晶シリコン層は、ＬＰ−ＣＶＤ法ではなく、電子ビーム蒸着法やスパッタ法などで堆積した後に、レーザアニールなどで再結晶化させて形成しても構わないし、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、多結晶シリコン層への不純物ドーピングを行う方法として、イオン注入法に限らず、固相拡散法や気相拡散法を用いても構わない。
【００１７】
次に、図４の第２工程（ヘテロ半導体領域形成工程の後半工程）における断面図に示すように、Ｎ−型の第一のヘテロ半導体領域３の層上の所定の領域（周辺部側の領域）に、例えばフォトリソグラフィにより所定のマスク材を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にＮ−型の第一のヘテロ半導体領域３の層をエッチングし、周辺部側の領域からなる第一のヘテロ半導体領域３を形成する。このとき、マスク材として、ＳｉＯ２膜やＳｉＮ膜など別の材料を用いていても良い。また、第一のヘテロ半導体領域３の層をエッチングする方法として、ウェットエッチング法や酸化および酸化膜除去によるエッチング法など別のエッチング方法を用いても良い。
【００１８】
また、第一のヘテロ半導体領域３の層のエッチング後、マスク材を除去した状態で、例えば９００℃のドライＯ２酸化にて犠牲酸化膜の形成、および、例えばフッ化アンモニウムとフッ酸との混合溶液でウェットエッチングによる犠牲酸化膜の除去を行い、ドライエッチングよるエッチングダメージ除去を行っても良い。また、犠牲酸化膜の形成方法としては、ドライＯ２による酸化を一例として挙げているが、ドレイン領域２のエッチングダメージが入った領域を酸化膜中に取り込めさえできれば、どのような方法でも構わない。なお、マスク材の材料によっては、マスク材を有した状態のままで、前述した犠牲酸化などのエッチングダメージ除去の工程を行っても良い。
【００１９】
次に、図５の第３工程（ゲート電極層形成工程）における断面図に示すように、第一のヘテロ半導体領域３並びにドレイン領域２の表層部に沿って、ゲート絶縁膜４を形成する。ゲート絶縁膜４は熱酸化によって形成されても良いし、ＣＶＤ法によって形成された酸化膜を使用しても良い。また、酸化膜を形成後に、所定温度や所定雰囲気中でアニールする工程を行っても良い。その後、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層をゲート電極５の層としてゲート絶縁膜４上に堆積する。
【００２０】
次に、図６の第４工程（ゲート電極形成工程）における断面図に示すように、ゲート電極５の層上の所定の領域（中央部の領域）に、例えばフォトリソグラフィにより所定のマスク材１０を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にゲート電極５の層をエッチングし、ゲート電極５のパターンにパターニングする。このとき、マスク材１０として、ＳｉＯ２膜やＳｉＮ膜など異なる材料を用いても良い。
【００２１】
次に、図７の第５工程（低抵抗領域形成工程およびゲート電極層不純物導入工程）における断面図に示すように、マスク材１０を除去した後に、第一のヘテロ半導体領域３の表層部およびゲート電極５に例えばイオン注入法でリンもしくはヒ素を同時に不純物として導入する。本実施の形態では、第一のヘテロ半導体領域３の表層部にはゲート絶縁膜４を介して不純物を導入する場合について説明しているが、不純物を導入する部分に接するゲート絶縁膜４の所定部を除去してから、不純物を導入しても良い。また、不純物の導入には固相拡散法や気相拡散法を用いても構わない。
【００２２】
次に、図８の第６工程（層間絶縁膜形成工程）における断面図に示すように、ゲート絶縁膜４並びにゲート電極５上に、例えばＣＶＤ法によって形成されたシリコン酸化膜からなる層間絶縁膜９を形成するとともに、図７の第５工程において第一のヘテロ半導体領域３の表層部並びにゲート電極５に導入した不純物を熱処理などによって活性化することによって、それぞれ、Ｎ＋型の低抵抗領域６並びにＮ＋型のゲート電極５が形成される（記号「＋」は、高密度であることを示す）。ここで、熱処理の温度や時間を制御することによって、低抵抗領域６の拡散深さを容易に制御することができるため、ゲート電極５の端部の直下にも、ゲート絶縁膜４を介して近接して位置するように低抵抗領域６を形成することができる。
【００２３】
次に、図９の第７工程（ドレイン電極形成工程およびコンタクトホール形成工程）における断面図に示すように、裏面側に相当する基板領域１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成する。その後、層間絶縁膜９上の所定の領域（周辺部を除く領域）に形成された所定のマスク材１２を用いて、層間絶縁膜９の周辺部の領域を選択的に反応性イオンエッチング（ドライエッチング）法などでエッチングし、コンタクトホールを形成する。
【００２４】
最後に、図１０の第８工程（ソース電極形成工程）における断面図に示すように、マスク材１２を除去後、コンタクトホールを介して低抵抗領域６に接続するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１に示した本発明の第１の実施の形態による半導体装置１００を完成させる。
【００２５】
以上のように、本実施の形態の半導体装置１００は、従来からの製造技術で容易に製造することが可能である。
【００２６】
また、本実施の形態では、図７の第５工程に示すように、少なくとも、所定のマスク材１０を用いてゲート電極５をパターニングする図６の第４工程よりも後に、第一のヘテロ半導体領域３やゲート電極５の中に不純物を導入する工程の順番としており、ゲート絶縁膜４を形成する際もしくはその前後に実施される熱処理の影響を受けることなく、低抵抗領域６を形成することができるため、低抵抗領域６の不純物密度や厚みの制御が非常に容易になる。特に、本実施の形態のように、第一のヘテロ半導体領域３に多結晶シリコンを用いる場合、単結晶シリコンに比べて不純物の拡散が早いため、ゲート絶縁膜４の膜質向上のための熱プロセスを回避できることになり、その結果として、低抵抗領域６の領域形成の制御性が格段に向上することになる。
【００２７】
以上のように、第一のヘテロ半導体領域３における低抵抗領域６の形成によって、ソース電極７との接触抵抗をより低減することが可能となる。さらに、本実施の形態では、一例として、低抵抗領域６を、所定の厚みとして第一のヘテロ半導体領域３の表層部に形成することとし、その下のドレイン領域２側と接する領域（ヘテロ接合する領域）に第一のヘテロ半導体領域３が形成されているため、ドレイン領域２と第一のヘテロ半導体領域３とのヘテロ接合で決まる耐圧が得られる。
【００２８】
また、本実施の形態では、第一のヘテロ半導体領域３中に不純物を導入する際に、図７の第５工程に示すように、ゲート電極５を用いて、第一のヘテロ半導体領域３の所定の領域例えば周辺部の領域に対して、選択的に不純物を導入しているため、ゲート電極５と対面する位置に近接して配置されている第一のヘテロ半導体領域３のゲート電極対面部３ａには不純物が導入されない。このことから、チャネル部となるゲート電極対面部３ａは、従来構造と同様のスイッチ特性を得られるとともに、ソース電極７とゲート電極対面部３ａとの間は、コンタクト部６ａと導電部６ｂとからなる低抵抗領域６により、低抵抗で接続することができるため、従来構造に比べて、さらにオン抵抗を低減することが可能である。
【００２９】
また、本実施の形態では、第一のヘテロ半導体領域３中に不純物を導入する際に、図７の第５工程に示すように、同時に、ゲート電極５に不純物を導入してＮ＋型のゲート電極５を形成することとしており、Ｎ＋型不純物導入工程を簡略化することができ、製造コストを抑えることができる。
【００３０】
なお、図１の半導体装置１００では、低抵抗領域６のソース電極７と接続するコンタクト部を、第一ヘテロ半導体領域３の表層部の反対側のドレイン領域２側の半導体基体の第一主面と平行するように形成している例を示したが、低抵抗領域６とソース電極７とが接続するためのコンタクトホールを、低抵抗領域６すなわち第一ヘテロ半導体領域３からドレイン領域２に達する位置まで深く形成することとし、低抵抗領域６の端部すなわち側面部（半導体基体の第一主面と平行ではない面）がソース電極７と接触するように形成しても良い。すなわち、この場合は、第一ヘテロ半導体領域３に形成した低抵抗領域６は、半導体基体のドレイン領域２の第一主面と平行ではない面で、ソース電極７と接触するようになる。
【００３１】
（動作例）
次に、図１に示す半導体装置１００の動作について、その一例を説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【００３２】
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、半導体装置１００は遮断状態を保持する。その理由は、第一のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
【００３３】
本実施の形態においては、前述したように、低抵抗領域６をあらかじめ定めた所定の厚みとし、その下のドレイン領域２と接する領域には第一のヘテロ半導体領域３が形成された状態を可能とする製造方法としているため、ドレイン領域２と第一のヘテロ半導体領域３とのヘテロ接合で決まる耐圧を得ることできる。
【００３４】
次に、遮断状態から導通状態へと転じるべく、ゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５近傍の第一のヘテロ半導体領域３のゲート電極対面部３ａ並びにドレイン領域２の表層部近傍には伝導電子の蓄積層が形成される。この結果、ゲート電極５近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることから、エネルギー障壁中を伝導電子が導通することが可能となる。
【００３５】
このとき、本実施の形態では、前述したように、第一のヘテロ半導体領域３中に不純物を導入する際に、ゲート電極５を用いて、第一のヘテロ半導体領域３の周辺部の領域に対して、選択的に不純物を導入しているため、ゲート電極５と対面する第一のヘテロ半導体領域３の中央部のゲート電極対面部３ａには不純物が導入されず、ゲート電界が遮蔽されにくい構造となっている。そのため、ドレイン領域２側のエネルギー障壁をより急峻にすることができるため、高い導通性能を得ることができる。さらに、従来構造に比べて、ゲート電極対面部３ａとソース電極７とを接続する部分は、低抵抗領域６によって低抵抗で接続することができるとともに、ソース電極７とのコンタクト抵抗も低減することができるため、オン抵抗をさらに低減することが可能となる。
【００３６】
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらに、ドレイン領域２中にあった伝導電子が基板領域１に流れて、枯渇すると、ドレイン領域２側には、第一のヘテロ半導体領域３とのヘテロ接合部から空乏層が広がり、遮断状態となる。
【００３７】
また、本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。
【００３８】
例えば、ソース電極７並びにゲート電極５を接地電位とし、ドレイン電極８に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、前述のように、ゲート電極５を接地する代わりに、制御用の電圧を印加する制御電極として使用することも可能である。
【００３９】
以上、本実施の形態の特徴について、図１の半導体装置１００を一例として説明してきたが、例えば、図２の半導体装置１００Ａのような構造であっても、さらには、後述する、図１１の半導体装置１００Ｂ、図１７の半導体装置１００Ｃ、図２１の半導体装置１００Ｄに示すような構造についても、全く同様に、以上のような特徴を備えたものとすることができる。
【００４０】
以上に詳細に説明したように、ゲート電極５の端部と対面する第一のヘテロ半導体領域３中のゲート電極対面部３ａの近傍からソース電極７を接続するコンタクト部までの少なくとも一部の領域を、該ゲート電極対面部３ａの少なくとも一部の領域の不純物密度に比べて高くすることによって、低抵抗領域６として低抵抗化することができるとともに、ソース電極７とのコンタクト抵抗も低減することができるため、半導体装置１００，１００Ａのオン抵抗を低減することが可能となる。
【００４１】
また、製造方法に関しては、ゲート電極５をパターニングする工程よりも少なくとも後に、第一のヘテロ半導体領域３中に不純物を導入し、低抵抗領域６を形成しているため、ゲート絶縁膜４を形成する前後に実施される熱処理の影響を受けずに、低抵抗領域６を形成することができ、低抵抗領域６の不純物密度や厚みの制御が非常に容易になる。このことから、ソース電極７との接触抵抗をさらに確実に低減することが可能となる。
【００４２】
（第１の実施の形態における異なる半導体装置の構造例）
図１１は、本発明による半導体装置の第１の実施の形態の図１、図２とはさらに異なるデバイス断面構造を示す断面図である。図１１の半導体装置１００Ｂは、図１の半導体装置１００の場合とはゲート電極の導電型が異なっており、半導体装置１００のゲート電極５が第一導電型のＮ＋型の場合を例示していたのに対し、図１１の半導体装置１００Ｂは、第二導電型のＰ＋型のゲート電極１３が形成されている場合を示している。
【００４３】
（製造方法例）
以下、本発明の第１の実施の形態におけるさらに異なる構造からなる図１１に示す半導体装置１００Ｂの製造方法を、図１２〜図１６を用いて説明する。ここに、図１２〜図１６は、本発明の第１の実施の形態における図１とはさらに異なる半導体装置１００Ｂを製造する各工程における中間製造物の断面構造の一例を示す断面図であり、それぞれ、例えば前述した半導体装置１００の製造方法の途中工程から引き続く、第４工程〜第８工程で製造される中間製造物の断面構造の一例を示している。
【００４４】
すなわち、第一のヘテロ半導体領域３並びにドレイン領域２の表層部に形成したゲート絶縁膜４上にゲート電極となる多結晶シリコン層を堆積するまでの第１工程〜第３工程の各工程については、前述した図１の半導体装置１００の場合の例えば図３〜図５までの工程と同様の工程を採用することとし、しかる後、図１２の第４工程に移ることになる。
【００４５】
まず、図１２の第４工程（ゲート電極層不純物導入工程）における断面図に示すように、ゲート絶縁膜４上に堆積した多結晶シリコン層に、イオン注入法や固相拡散法や気相拡散法等の方法を用いて、ボロンを導入し、Ｐ＋型のゲート電極１３の層を形成する。
【００４６】
次に、図１３の第５工程（ゲート電極形成工程）における断面図に示すように、前述した図６の第４工程と同様に、ゲート電極１３の層上の所定の領域（中央部の領域）に、例えばフォトリソグラフィにより所定のマスク材１０を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にゲート電極１３の層をエッチングし、ゲート電極１３のパターンにパターニングする。このとき、マスク材１０として、ＳｉＯ２膜やＳｉＮ膜など異なる材料を用いても良い。
【００４７】
次に、図１４の第６工程（低抵抗領域形成工程）における断面図に示すように、前述した図７の第５工程とは異なり、マスク材１０を残した状態で、第一のヘテロ半導体領域３の表層部に例えばイオン注入法でリンもしくはヒ素を不純物として導入する。このとき、本実施の形態では、図７の第５工程とは異なり、ゲート電極１３上にはマスク材１０が存在するため、ゲート電極１３には不純物は到達しない。また、本実施の形態では、第一のヘテロ半導体領域３の表層部にはゲート絶縁膜４を介して不純物を導入する場合について説明しているが、図７の第５工程と同様に、不純物を導入する部分に接するゲート絶縁膜４の所定部を除去してから、不純物を導入しても良い。また、不純物の導入には固相拡散法や気相拡散法を用いても構わない。
【００４８】
次に、図１５の第７工程（層間絶縁膜形成工程）における断面図に示すように、マスク材１０を除去した後、ゲート絶縁膜４並びにゲート電極１３上に、例えばＣＶＤ法からなるシリコン酸化膜によって構成された層間絶縁膜９を形成するとともに、図１４の第６工程において第一のヘテロ半導体領域３の表層部に導入した不純物を熱処理などによって活性化することによって、Ｎ＋型の低抵抗領域６が形成される。ここで、前述した図８の第６工程と同様に、熱処理の温度や時間を制御することによって、低抵抗領域６の拡散深さを容易に制御することができるため、ゲート電極１３の端部の直下にも、ゲート絶縁膜４を介して近接して位置するように低抵抗領域６を形成することができる。
【００４９】
最後に、図１６の第８工程（ドレイン電極形成工程、コンタクトホール形成工程、ソース電極形成工程）における断面図に示すように、前述した図９の第７工程と同様に、裏面側に相当する基板領域１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成する。その後、層間絶縁膜９上の所定の領域（周辺部を除く領域）に形成された所定のマスク材を用いて、層間絶縁膜９の所定のエッチング領域（周辺部の領域）を選択的に反応性イオンエッチング（ドライエッチング）法などでエッチングし、コンタクトホールを形成する。しかる後、前述した図１０の第８工程と同様に、層間絶縁膜９上に形成されたマスク材を除去後、コンタクトホールを介して低抵抗領域６に接続するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１１に示した本発明の第１の実施の形態によるさらに異なる半導体装置１００Ｂを完成させる。
【００５０】
以上のように、本実施の形態における半導体装置１００Ｂの構成としても、図１２〜図１６のような本発明の製造方法を用いれば、従来からの製造技術で容易に実現することが可能である。
【００５１】
図１１の半導体装置１００Ｂのような構成にすることによって、本実施の形態においては、図１で示した半導体装置１００の構造で得られる効果に加えて、さらに高い遮断性を保持することが可能となる。すなわち、ゲート電極１３を例えば接地電位とした場合、Ｐ＋型のゲート電極１３とドレイン領域２との仕事関数差が、図１のＮ＋型のゲート電極５とドレイン領域２との仕事関数差に比べて、シリコンのバンドギャップ分大きくなるため、ドレイン領域２側に広がるビルトイン電界はより強くなる。このため、ゲート電極１３に近接するヘテロ接合部に広がるドレイン電界がより緩和されるので、特に、ゲート電極１３に近接する第一のヘテロ半導体領域３の端部で生じる漏れ電流をより低減することが可能となる。
【００５２】
（第１の実施の形態におけるさらに異なる半導体装置の構造例）
以上、図１〜図１６では、第一のヘテロ半導体領域３の表層部に形成される低抵抗領域６が、ゲート絶縁膜４を介したゲート電極５（またはゲート電極１３）の端部の直下からソース電極７の直下まで広がる構成例について説明したが、図１７に示すように、ソース電極７とのコンタクト抵抗のみを低減する構造についても、本発明の製造方法によって容易に形成することができる。
【００５３】
図１７は、本発明による半導体装置の第１の実施の形態の図１１とは異なるデバイス断面構造を示す断面図であり、本発明による半導体装置の第１の実施の形態の図１とはさらに異なるデバイス断面構造を示している。
【００５４】
図１７の半導体装置１００Ｃは、図１１の半導体装置１００Ｂや図１の半導体装置１００の場合とは、第一のヘテロ半導体領域３における低抵抗の形成部が異なっており、図１１の半導体装置１００Ｂや図１の半導体装置１００では、低抵抗領域６が、ゲート電極５（またはゲート電極１３）の端部の直下からソース電極７の直下に至るまでの第一のヘテロ半導体領域３の表層部に形成されている場合を例示していたのに対し、図１７の半導体装置１００Ｃは、少なくとも、その一部がソース電極７と接触する第一のヘテロ半導体領域３の表層部にＮ＋型のコンタクト領域１４が形成されている場合を示している。なお、図１７の半導体装置１００Ｃでは、ゲート電極１３の導電型として、図１１の半導体装置１００Ｂと同様に、Ｐ＋型の場合を示しているが、図１に対応するようなＮ＋型のゲート電極であってもかまわない。
【００５５】
（製造方法例）
以下、本発明の第１の実施の形態におけるさらに異なる構造からなる図１７に示す半導体装置１００Ｃの製造方法を、図１８〜図２０を用いて説明する。ここに、図１８〜図２０は、本発明の第１の実施の形態における図１１とは異なる半導体装置１００Ｃを製造する各工程における中間製造物の断面構造の一例を示す断面図であり、それぞれ、例えば前述した半導体装置１００Ｂの製造方法の途中工程から引き続く、第６工程〜第８工程で製造される中間製造物の断面構造の一例を示している。
【００５６】
すなわち、選択的にゲート電極１３の層をエッチングして、ゲート電極１３のパターンにパターニングするまでの第１工程〜第５工程の各工程については、前述した図１１の半導体装置１００Ｂの場合の例えば図１３の第５工程（ゲート電極形成工程）までの工程と同様の工程を採用することとし、しかる後、図１８の第６工程に移ることになる。なお、図１の半導体装置１００のように、ゲート電極１を半導体基体と同じ導電型とする場合は、第１の実施の形態における図６の第４工程までの工程と同様の工程を経た後、図１８の第６工程（この場合は、第５番目の工程となる）に移ることになる。
【００５７】
まず、図１８の第６工程（層間絶縁膜形成工程）における断面図に示すように、例えば図１３の工程で、ゲート電極１３の層上の所定の領域（中央部の領域）に形成されたマスク材１０を除去した後、ゲート絶縁膜４並びにゲート電極１３上に、例えばＣＶＤ法からなるシリコン酸化膜によって構成された層間絶縁膜９を形成する。
【００５８】
次に、図１９の第７工程（ドレイン電極形成工程、コンタクトホール形成工程およびコンタクト領域形成工程）における断面図に示すように、裏面側に相当する基板領域１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成する。その後、層間絶縁膜９上の所定の領域（周辺部を除く領域）に形成された所定のマスク材１２を用いて、層間絶縁膜９並びにゲート絶縁膜４の所定のエッチング領域（周辺部の領域）を選択的に反応性イオンエッチング（ドライエッチング）法などでエッチングし、コンタクトホールを形成する。
【００５９】
しかる後、マスク材１２を有した状態で、第一のヘテロ半導体領域３の表層部に例えばイオン注入法でリンもしくはヒ素を不純物として導入する。このとき、本実施の形態では、層間絶縁膜９上には、マスク材１２が存在するため、層間絶縁膜９には、不純物は到達しない。また、本実施の形態では、第一のヘテロ半導体領域３の表層部に直接不純物を導入する場合を示しているが、ゲート絶縁膜４もしくは層間絶縁膜９を介して不純物を導入しても良い。また、不純物の導入には固相拡散法や気相拡散法を用いても構わない。
【００６０】
次に、図２０の第８工程（ソース電極形成工程）における断面図に示すように、マスク材１２を除去後、図１９の第７工程で導入した不純物の活性化のための所定の熱処理を実施することにより、コンタクト領域１４が形成される。さらに、コンタクトホールを介してコンタクト領域１４に接続するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することによりソース電極７を形成し、図１７に示した本発明の第１の実施の形態による図１１と異なる半導体装置１００Ｃを完成させる。
【００６１】
図１７の半導体装置１００Ｃを製造する本実施の形態においては、図１の半導体装置１００並びに図１１の半導体装置１１Ｂを製造する方法と一部異なる製造方法を用いているが、ゲート絶縁膜４を形成する際やその前後に実施される熱処理の影響を受けることなく、図２０の第８工程においてソース電極７と接するコンタクト部周辺にコンタクト領域１４を形成することができるため、コンタクト領域１４の不純物密度や厚みの制御が非常に容易になる。特に、本実施の形態のように、第一のヘテロ半導体領域３に多結晶シリコンを用いる場合、単結晶シリコンに比べて不純物の拡散が早いため、ゲート絶縁膜４の膜質向上のための熱プロセスを回避できることになり、その結果として、コンタクト領域１４の領域形成の制御性が格段に向上することになる。
【００６２】
以上のように、第一のヘテロ半導体領域３におけるコンタクト領域１４の領域形成によって、ソース電極７との接触抵抗をより低減することが可能となる。さらに、本実施の形態では、一例として、コンタクト領域１４を、所定の厚みとして第一のヘテロ半導体領域３の表層部に形成することとし、その下のドレイン領域２側と接する領域には第一のヘテロ半導体領域３が形成されているため、ドレイン領域２と第一のヘテロ半導体領域３とのヘテロ接合で決まる耐圧を得ることができる。
【００６３】
以上、図１ないし図２０までに説明した本実施の形態においては、低抵抗領域６もしくはコンタクト領域１４が、第一のヘテロ半導体領域３中の表層部にのみ形成される場合を示しているが、図２１に示す半導体装置１００Ｄのように、低抵抗領域６もしくはコンタクト領域１４（図２１には低抵抗領域６の場合を例示している）が、第一のヘテロ半導体領域３の周辺部における表層部だけでなく、ドレイン領域２に接する領域まで含めて形成されていても良い。その理由は、第一のヘテロ半導体領域３中のソース電極７と接するコンタクト部６ａの導電型が半導体基体を形成するドレイン領域２の導電型と同じ第一導電型（例えば本実施の形態のようにＮ型）からなり、かつ、コンタクト部６ａの不純物密度が、少なくとも、ゲート絶縁膜４を介してゲート電極５と対面して位置する第一のヘテロ半導体領域３中のゲート電極対面部３ａの不純物密度に比べて、高ければ、本発明の特徴を発揮することができるからである。なお、図２１は、本発明による半導体装置の第１の実施の形態の図１とはさらに異なるデバイス断面構造を示す断面図である。
【００６４】
つまり、図２１の半導体装置１００Ｄにおいても、前述した図１の半導体装置１００、図２の半導体装置１００Ａ、図１１の半導体装置１００Ｂ、および、図１７の半導体装置１００Ｃと同様に、ゲート電極５と対面して位置する第一のヘテロ半導体領域３のゲート電極対面部３ａには不純物が導入されず、ゲート電界が遮蔽されにくい構造となっているため、導通時に、ドレイン領域２側のエネルギー障壁を、より急峻にすることができ、この結果として、高い導通性能を得ることができる。
【００６５】
さらに、従来構造に比べて、ゲート電極５と対面するゲート電極対面部３ａとソース電極７とを接続する部分は、低抵抗領域６によって低抵抗で接続することができるため、オン抵抗を低減することが可能であるとともに、ソース電極７とのコンタクト抵抗も低減することができるため、オン抵抗をさらに低減することが可能となる。なお、図２１の半導体装置１００Ｄの構成では、図１の半導体装置１００に対応する構成例を示しているが、図２の半導体装置１００Ａ、図１１の半導体装置１００Ｂ、図１７の半導体装置１００Ｃにそれぞれ対応するような構造となっていても良い。
【００６６】
また、図１の半導体装置１００や図２の半導体装置１００Ａの低抵抗領域６の下層に位置する第一のヘテロ半導体領域中の少なくとも一部の領域で該下層から半導体基体を形成するドレイン領域２と接するまでの領域の少なくとも一部の領域に、導電型および／または不純物密度が隣接する領域ごとに互いに異なる不純物を導入した複数の領域を層構造として形成する構造としても良いし、この場合、半導体基体のドレイン領域２と接する領域の少なくとも一部の領域が、ソース電極７と接しているように構成しても良い。
【００６７】
（第２の実施の形態）
次に、本発明による半導体装置の第２の実施の形態について説明する。
【００６８】
（構造例）
図２２は、本発明による半導体装置の第２の実施の形態のデバイス断面構造を示す断面図である。図２２の半導体装置２００は、構造単位セルが２つ対面して並べられた場合の断面を示しているが、実際には、これらのセルを、複数、並列に接続して素子を形成することになる。なお、本実施の形態においても、第１の実施の形態と同様、炭化珪素を基板材料とした半導体装置について一例として説明する。以下では、図１で示した第１の実施の形態と異なる部分について詳細に説明する。
【００６９】
図１で示した第１の実施の形態の半導体装置１００においては、低抵抗領域６とドレイン領域２との間には、半導体基体と同じ導電型であるＮ型導電型の第一のヘテロ半導体領域３が形成されていたが、本実施の形態における図９の半導体装置２００では、半導体基体とは異なる導電型であるＰ型導電型の第二のヘテロ半導体領域１５が、ドレイン領域２と接するように形成されており、第一のヘテロ半導体領域３は、ゲート電極５と対面するチャネル部すなわちゲート電極対面部３ａのみに形成されている。
【００７０】
また、図２２の半導体装置２００では、第二のヘテロ半導体領域１５は、ソース電極７とは接していないように示されているが、少なくとも一部の領域で例えば奥行き方向の所定部分で、ソース電極７と接続していても良い。なお、第二のヘテロ半導体領域１５の表層部（ドレイン領域２側の反対の側）においては、第１の実施の形態の図１の半導体装置１００と同様に、ゲート絶縁膜４を介してゲート電極５の端部に近接してＮ＋型の低抵抗領域６が形成されており、低抵抗領域６は、ソース電極７と接続されている。
【００７１】
（製造方法例）
以下、本発明の第２の実施の形態における図２２に示す半導体装置２００の製造方法を、図２３〜図２８を用いて説明する。ここに、図２３〜図２８は、本発明の第２の実施の形態における図２２の半導体装置２００を製造する各工程における中間製造物の断面構造の一例を示す断面図であり、それぞれ、第１工程〜第６工程で製造される中間製造物の断面構造の一例を示している。
【００７２】
まず、図２３の第１工程（半導体基体形成工程、ヘテロ半導体領域形成工程の前半工程）における断面図に示すように、Ｎ＋型の基板領域１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えば、ＬＰ−ＣＶＤ法によって作製された多結晶シリコン層を形成する。そして、あらかじめ、Ｎ−型の第一のヘテロ半導体領域３層中にＰ型の第二のヘテロ半導体領域１５を形成しておく。
【００７３】
なお、図２３の第１工程では、第一のヘテロ半導体領域３層中のドレイン領域２に接する所定の部分（周辺部のドレイン領域２側の領域）のみにＰ型の第二のヘテロ半導体領域１５を形成している場合を示しているが、Ｐ型の第二のヘテロ半導体領域１５の不純物密度が、後の工程で形成される低抵抗領域６の不純物密度よりも小さければ、この時点で、低抵抗領域６が形成される表層部（周辺部のドレイン領域２側と反対側の領域）まで、Ｐ型の第二のヘテロ半導体領域１５が形成されていても良い。
【００７４】
ここに、図２３のような第一のヘテロ半導体領域３層中のドレイン領域２に接する所定の部分にＰ型の第二のヘテロ半導体領域１５を形成する構造にする方法として、多結晶シリコン層を堆積後、所定領域にボロンを不純物として導入し、さらに多結晶シリコン層を積層する方法や、多結晶シリコン層を堆積後、多結晶シリコン層の所定領域の所定深さ（つまり周辺部のドレイン領域２側に接する領域）にイオン注入法を用いてボロンを不純物として導入する方法などがある。
【００７５】
次に、図２４の第２工程（ヘテロ半導体領域形成工程の前半工程、ゲート電極層形成工程）における断面図に示すように、Ｎ−型の第一のヘテロ半導体領域３の層上の所定の領域（周辺部側の領域）に、第１の実施の形態の図４の第２工程と同様に、例えばフォトリソグラフィにより所定のマスク材を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にＮ−型の第一のヘテロ半導体領域３の層をエッチングし、周辺部側の領域からなる第一のヘテロ半導体領域３を形成する。このとき、マスク材として、ＳｉＯ２膜やＳｉＮ膜など異なる材料を用いていても良い。また、第一のヘテロ半導体領域３の層をエッチングする方法として、ウェットエッチング法や酸化および酸化膜除去によるエッチング法など別のエッチング方法を用いても良い。
【００７６】
また、第一のヘテロ半導体領域３の層のエッチング後、マスク材を除去した状態で、例えば９００℃のドライＯ２酸化にて犠牲酸化膜の形成、および、例えばフッ化アンモニウムとフッ酸との混合溶液でウェットエッチングによる犠牲酸化膜の除去を行い、ドライエッチングよるエッチングダメージ除去を行っても良い。また、犠牲酸化膜の形成方法としては、ドライＯ２酸化での酸化を一例としてあげているが、ドレイン領域２のエッチングダメージが入った領域を酸化膜中に取り込めさえできれば、どのような方法でも構わない。なお、マスク材の材料によっては、マスク材を有した状態のままで、ドライエッチングよるエッチングダメージ除去の工程を行っても良い。
【００７７】
その後、第１の実施の形態の図５の第３工程と同様、第一のヘテロ半導体領域３並びにドレイン領域２の表層部に沿って、ゲート絶縁膜４を形成する。ゲート絶縁膜４は熱酸化によって形成されても良いし、ＣＶＤ法によって形成された酸化膜を使用しても良い。また、酸化膜を形成後に、所定温度や所定雰囲気中でアニールする工程を行っても良い。その後、例えばＬＰ−ＣＶＤ法によって形成された多結晶シリコン層をゲート電極５の層としてゲート絶縁膜４上に堆積する。
【００７８】
次に、図２５の第３工程（ゲート電極形成工程、ゲート電極不純物導入工程、低抵抗領域形成工程）における断面図に示すように、第１の実施の形態の図６の第４工程と同様、ゲート電極５の層上の所定の領域（中央部の領域）に、例えばフォトリソグラフィにより所定のマスク材を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にゲート電極５の層をエッチングし、ゲート電極５のパターンにパターニングする。このとき、マスク材として、ＳｉＯ２膜やＳｉＮ膜など異なる材料を用いても良い。
【００７９】
しかる後、第１の実施の形態の図７の第５工程と同様、マスク材を除去した後に、第一のヘテロ半導体領域３の表層部およびゲート電極５に例えばイオン注入法でリンもしくはヒ素を同時に不純物として導入する。なお、本実施の形態では、第一のヘテロ半導体領域３の表層部にはゲート絶縁膜４を介して不純物を導入する場合について説明しているが、不純物を導入する部分に接するゲート絶縁膜４の所定部を除去してから、不純物を導入しても良い。また、不純物の導入には固相拡散法や気相拡散法を用いても構わない。
【００８０】
次に、図２６の第４工程（層間絶縁膜形成工程）における断面図に示すように、第１の実施の形態の図８の第６工程と同様、ゲート絶縁膜４並びにゲート電極５上に、例えばＣＶＤ法によって形成されたシリコン酸化膜からなる層間絶縁膜９を形成するとともに、図２５の第３工程において第一のヘテロ半導体領域３の表層部並びにゲート電極５に導入した不純物を熱処理などによって活性化することによって、それぞれ、Ｎ＋型の低抵抗領域６並びにＮ＋型のゲート電極５が形成される。ここで、熱処理の温度や時間を制御することによって、低抵抗領域６の拡散深さを容易に制御することができるため、ゲート電極５の端部の直下にも、ゲート絶縁膜４を介して近接して位置するように低抵抗領域６を形成することができる。
【００８１】
次に、図２７の第５工程（ドレイン電極形成工程、コンタクトホール形成工程）における断面図に示すように、第１の実施の形態の図９の第７工程と同様、裏面側に相当する基板領域１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成する。その後、層間絶縁膜９上の所定の領域（周辺部を除く領域）に形成された所定のマスク材１２を用いて、層間絶縁膜９の周辺部の領域を選択的に反応性イオンエッチング（ドライエッチング）法などでエッチングし、コンタクトホールを形成する。
【００８２】
最後に、図２８の第６工程（ソース電極形成工程）における断面図に示すように、第１の実施の形態の図１０の第８工程と同様、マスク材１２を除去後、コンタクトホールを介して低抵抗領域６に接続するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図２２に示した本発明の第２の実施の形態による半導体装置２００を完成させる。
【００８３】
以上のように、本実施の形態の半導体装置２００は、第１の実施の形態の半導体装置１００などと同様に、従来からの製造技術で容易に製造することが可能である。
【００８４】
また、本実施の形態では、第１の実施の形態と同様に、図２５の第３工程に示すように、少なくとも、所定のマスク材１０を用いてゲート電極５をパターニングする工程よりも後に、第一のヘテロ半導体領域３やゲート電極５中に不純物を導入する工程の順番としており、ゲート絶縁膜４を形成する際もしくはその前後に実施される熱処理の影響を受けることなく、低抵抗領域６を形成することができ、低抵抗領域６の不純物密度や厚みの制御が非常に容易になる。特に、本実施の形態のように、第一のヘテロ半導体領域３に多結晶シリコンを用いる場合、単結晶シリコンに比べて不純物の拡散が早いため、ゲート絶縁膜４の膜質向上のための熱プロセスを回避できることになり、その結果として、低抵抗領域６の領域形成の制御性が格段に向上することになる。
【００８５】
以上のように、第一のヘテロ半導体領域３における低抵抗領域６の形成によって、ソース電極７との接触抵抗をより低減することが可能となる。さらに、本実施の形態では、一例として、低抵抗領域６を、所定の厚みとしてソース電極７と接触する表層部側に形成することとし、その下のドレイン領域２とヘテロ接合する領域側には、第二のヘテロ半導体領域１５が形成される場合を示しているが、このように、半導体基体を形成するドレイン領域２の導電型と異なる導電型からなる第二のヘテロ半導体領域１５を形成することで、ドレイン領域２と第二のヘテロ半導体領域１５とのヘテロ接合で決まる耐圧が得られることから、第１の実施の形態に比べて、さらに高い耐圧を得ることができる。
【００８６】
また、本実施の形態では、第一のヘテロ半導体領域３中に不純物を導入する際に、図２５の第３工程に示すように、第１の実施の形態と同様に、ゲート電極５を用いて、第一のヘテロ半導体領域３の周辺部の領域に対して、選択的に不純物を導入しているため、ゲート電極５と対面する位置に近接して配置されている第一のヘテロ半導体領域３のゲート電極対面部３ａには不純物が導入されない。このことから、チャネル部となるゲート電極対面部３ａは、従来構造と同様のスイッチ特性を得られるとともに、ソース電極７とゲート電極対面部３ａとの間は、低抵抗領域６により、低抵抗で接続することができるため、従来構造に比べて、さらにオン抵抗を低減することが可能である。
【００８７】
また、本実施の形態では、第一のヘテロ半導体領域３中に不純物を導入する際に、図２５の第３工程に示すように、第１の実施の形態と同様に、同時に、ゲート電極５に不純物を導入してＮ＋型のゲート電極５を形成することとしており、Ｎ＋型不純物導入工程を簡略化することができ、製造コストを抑えることができる。
【００８８】
なお、図２２の半導体装置２００の低抵抗領域６の下層には、第二のヘテロ半導体領域１５のみが半導体基体のドレイン領域２と接するように形成されている例を示しているが、低抵抗領域６の下層に位置する少なくとも一部の領域で該下層から半導体基体を形成するドレイン領域２と接するまでの領域の少なくとも一部の領域に、導電型および／または不純物密度が隣接する領域ごとに互いに異なる不純物を導入した複数の領域を層構造として形成する構造としても良いし、この場合、半導体基体のドレイン領域２と接する領域の少なくとも一部の領域が、ソース電極７と接しているように構成しても良い。
【００８９】
（第２の実施の形態における異なる製造方法例）
次に、本発明の第２の実施の形態における図２２の半導体装置２００を製造する製造方法について、図２３〜図２８の製造方法よりもさらに製造コストを低減することができる製造方法を、図２９〜図３１を用いて説明する。ここに、図２９〜図３１は、本発明の第２の実施の形態の半導体装置２００を図２３〜図２８の製造方法とは異なる製造方法で製造する各工程における中間製造物の断面構造の一例を示す断面図であり、それぞれ、例えば前述した半導体装置１００の製造方法の途中工程から引き続く、第５工程〜第７工程で製造される中間製造物の断面構造の一例を示している。
【００９０】
すなわち、第一のヘテロ半導体領域３並びにドレイン領域２の表層部に形成したゲート絶縁膜４上にゲート電極となる多結晶シリコン層を堆積し、マスク材１０を用いてゲート電極５をパターニングするまでの第１工程〜第４工程については、第１の実施形態において前述した例えば図３の第１工程〜図６の第４工程までの工程と同様の工程を採用することとし、しかる後、図２９の工程に移ることになる。なお、以下の説明においては、第２の実施形態の製造方法例として前述した図２３〜図２８の製造工程と対応付けるために、図３の第１工程〜図６の第４工程までの工程を、本実施の形態の第１工程としてまとめて、図２９〜図３１の各工程を、それぞれ、第２工程〜第４工程と読み替えて説明することにする。
【００９１】
まず、図２９の第２工程における断面図に示すように、マスク材１０を有した状態で、第一のヘテロ半導体領域３の所定領域の所定深さ（つまり周辺部のドレイン領域２側と接触する領域）に例えばイオン注入法でボロンを不純物として導入する。このとき、本実施の形態では、ゲート電極５上にはマスク材１０が存在するため、ゲート電極５には不純物は到達しない。
【００９２】
さらに、図３０の第３工程における断面図に示すように、前述した図２５の第３工程の後半と同様、マスク材１０を除去した後に、第一のヘテロ半導体領域３の所定領域（つまりドレイン領域２側とは反対側の表層部）およびゲート電極５に例えばイオン注入法でリンもしくはヒ素を同時に不純物として導入する。なお、本実施の形態では、第一のヘテロ半導体領域３の表層部にはゲート絶縁膜４を介して不純物を導入する場合について説明しているが、不純物を導入する部分に接するゲート絶縁膜４の所定部を除去してから、不純物を導入しても良い。また、第一のヘテロ半導体領域３の所定領域の所定深さ（つまり周辺部のドレイン領域２側と接触する領域）に導入するＰ型となるボロンの不純物密度が、Ｎ型となるリンもしくはヒ素の不純物密度よりも小さければ、第一のヘテロ半導体領域３の表層部側も含めてＰ型とするボロンが導入されていても何ら問題はない。
【００９３】
次に、図３１の第４工程における断面図に示すように、図２６の第４工程と同様、ゲート絶縁膜４並びにゲート電極５上に、例えばＣＶＤ法によって形成されたシリコン酸化膜からなる層間絶縁膜９を形成するとともに、図２９の第２工程および図３０の第３工程において第一のヘテロ半導体領域３の所定領域並びにゲート電極５に導入した不純物を熱処理などによって活性化することによって、それぞれ、Ｐ＋型の第二のヘテロ半導体領域１５、Ｎ＋型の低抵抗領域６並びにＮ＋型のゲート電極５が形成される。ここで、熱処理の温度や時間を制御することによって、低抵抗領域６の拡散深さを容易に制御することができるため、ゲート電極５の端部の直下にも、ゲート絶縁膜４を介して近接して位置するように、低抵抗領域６を容易に形成することができる。
【００９４】
しかる後は、前述した図２７の第５工程および図２８の第６工程と同様の工程によって、図２２に示した本発明の第２の実施の形態による半導体装置２００を完成させる。
【００９５】
以上のように、本実施の形態の半導体装置２００を製造する図２９〜図３１に示す製造方法も、前述した図２３〜図２８にて示した製造方法と同様に、従来からの製造技術で容易に実現することが可能であると同時に、第二のヘテロ半導体領域１５を低抵抗領域６と同じマスクを用いて形成することができるため、さらに製造工程を簡略化することができる。さらには、セルフアライン化による位置精度も高めることができる。
【００９６】
また、本製造方法では、図２９の第２工程や図３０の第３工程に示すように、少なくとも、所定のマスク材１０を用いてゲート電極５をパターニングする工程よりも後に、第一のヘテロ半導体領域３やゲート電極５中にＰ型やＮ型の不純物を導入する工程の順番としており、ゲート絶縁膜４を形成する際もしくはその前後に実施される熱処理の影響を受けることなく、低抵抗領域６や第二のヘテロ半導体領域１５を形成することができ、低抵抗領域６や第二のヘテロ半導体領域１５の不純物密度や厚みの制御が非常に容易になる。
【００９７】
特に、本実施の形態のように、第一のヘテロ半導体領域３に多結晶シリコンを用いる場合、単結晶シリコンに比べて不純物の拡散が早いため、ゲート絶縁膜４の膜質向上のための熱プロセスを回避できることになり、その結果として、低抵抗領域６の領域形成と同様、第二のヘテロ半導体領域１５の領域形成の制御性が格段に向上することになる。
【００９８】
（動作例）
次に、図２２に示す半導体装置２００の動作について、その一例を説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【００９９】
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、半導体装置２００は遮断状態を保持する。その理由は、第一のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
【０１００】
このとき、本実施の形態においては、前述したように、低抵抗領域６をあらかじめ定めた所定の厚みとし、その下のドレイン領域２と接する領域には、半導体基体を形成するドレイン領域２とは異なる導電型の第二のヘテロ半導体領域１５を形成可能な製造方法としているため、ドレイン領域２と第二のヘテロ半導体領域１５とのヘテロ接合で決まる耐圧を得ることできる。この結果、ドレイン領域２と第二のヘテロ半導体領域１５との仕事関数差は、ドレイン領域２と第一のヘテロ半導体領域３との仕事関数差よりも大きいため、第１の実施の形態における半導体装置１００の場合よりもさらに遮断性を高めることができる。
【０１０１】
次に、遮断状態から導通状態へと転じるべく、ゲート電極５に正電位を印加した場合、第１の実施の形態と同様、ゲート絶縁膜４を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５近傍の第一のヘテロ半導体領域３のゲート電極対面部３ａ並びにドレイン領域２の表層部には伝導電子の蓄積層が形成される。この結果、ゲート電極５近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることから、エネルギー障壁中を伝導電子が導通することが可能となる。
【０１０２】
このとき、第１の実施の形態と同様に、本実施の形態でも、前述したように、第一のヘテロ半導体領域３中に不純物を導入する際に、ゲート電極５を用いて、第一のヘテロ半導体領域３の周辺部の領域に対して、選択的に不純物を導入しているため、ゲート電極５と対面する第一のヘテロ半導体領域３の中央部のゲート電極対面部３ａには不純物が導入されず、ゲート電界が遮蔽されにくい構造となっている。そのため、ドレイン領域２側のエネルギー障壁をより急峻にすることができるため、高い導通性能を得ることができる。さらに、従来構造に比べて、ゲート電極対面部３ａとソース電極７とを接続する部分は、低抵抗領域６によって低抵抗で接続することができるとともに、ソース電極７とのコンタクト抵抗も低減することができるため、オン抵抗をさらに低減することが可能となる。
【０１０３】
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、第１の実施の形態と同様、第一のヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらに、ドレイン領域２中にあった伝導電子が基板領域１に流れて、枯渇すると、ドレイン領域２側には、第一のヘテロ半導体領域３とのヘテロ接合部から空乏層が広がり、遮断状態となる。
【０１０４】
また、本実施の形態においても、第１の実施の形態と同様、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。
【０１０５】
例えば、ソース電極７並びにゲート電極５を接地電位とし、ドレイン電極８に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３および第二のヘテロ半導体領域１５側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、前述のように、ゲート電極５を接地する代わりに、制御用の電圧を印加する制御電極として使用することも可能である。
【０１０６】
（第２の実施の形態における異なる半導体装置の構造例）
本実施の形態の特徴について、図２２の半導体装置２００を一例として説明したが、例えば、図３２の半導体装置２００Ａのような構造として、ソース電極７が第二のヘテロ半導体領域１５と直接接触していても良い。ここに、図３２は、本発明による半導体装置の第２の実施の形態の図２２とは異なるデバイス断面構造を示す断面図である。
【０１０７】
（製造方法例）
以下、本発明の第２の実施の形態における異なる構造からなる図３２に示す半導体装置２００Ａの製造方法を、図３３〜図３４を用いて説明する。ここに、図３３〜図３４は、本発明の第２の実施の形態における図２２とは異なる半導体装置２００Ａを製造する各工程における中間製造物の断面構造の一例を示す断面図であり、それぞれ、例えば前述した半導体装置２００の製造方法の途中工程から引き続く、第５工程〜第６工程で製造される中間製造物の断面構造の一例を示している。
【０１０８】
すなわち、選択的にゲート電極１３の層をエッチングして、ゲート電極１３のパターンにパターニングするまでの第１工程〜第４工程の各工程については、前述した図２２の半導体装置２００の場合の例えば図２６までの工程、もしくは、図３１までの工程と同様の工程を採用することとし、しかる後、図３３の第５工程に移ることになる。
【０１０９】
まず、図３３の第５工程（ドレイン電極形成工程、コンタクトホール形成工程）における断面図に示すように、裏面側に相当する基板領域１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成する。その後、層間絶縁膜９上に形成された所定のマスク材１２を用いて、層間絶縁膜９、ゲート絶縁膜４並びに低抵抗領域６の所定の領域（周辺部の領域）を続けて選択的に反応性イオンエッチング（ドライエッチング）法などでエッチングし、コンタクトホールを形成する。
【０１１０】
しかる後に、図３４の第６工程（ソース電極形成工程）における断面図に示すように、マスク材１２を除去後、コンタクトホールを介して低抵抗領域６の側壁（すなわち半導体基体の第一主面と平行ではない面）並びに第二のヘテロ半導体領域１５に接続するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、本発明の第２の実施の形態における図２２とは異なる図３２の半導体装置２００Ａを完成させる。
【０１１１】
図３２の半導体装置２００Ａのような構成にすることによって、第二のヘテロ半導体領域１５の電極コンタクト面が直接ソース電極７と接するため、第二のヘテロ半導体領域１５の面内を均一なソース電位に固定することが可能となり、遮断時のサージ耐性や逆導通時の逆導通特性を向上させることが出来る。
【０１１２】
なお、本実施の形態においては、低抵抗領域６の下層の領域に、低抵抗領域６や第一のヘテロ半導体領域３などの隣接する領域とは不純物密度や導電型が異なる第二のヘテロ半導体領域１５が１層のみ形成されている場合を示したが、１層のみに限らず、２層以上の複数の層が形成されていても良い。この場合は、各領域の不純物密度および／または導電型を隣接領域とは互いに異なるものによって形成することになる。また、複数の各領域について複数の層構造として形成しても良い。
【０１１３】
以上、第２の実施の形態として図２２〜図３４を用いて、その一例を説明してきたが、第１の実施の形態で説明した、例えば図１１〜図２１に示すような部分的に変更した構造の半導体装置に対しても、同様の効果を得ることができる。すなわち、図１１の半導体装置１００ＢのようにＰ型のゲート電極１３の場合であっても良いし、図１７の半導体装置１００Ｃのように低抵抗領域６の代りにコンタクト領域１４が形成されていても良いし、あるいは、図２１の半導体装置１００Ｄのように低抵抗領域６もしくはコンタクト領域１４が第一のヘテロ半導体領域３の周辺部における表層部だけでなくドレイン領域２に接するように形成されていても良い。さらには、図２の半導体装置１００Ａのようにトレンチ型の構成であっても良い。
【０１１４】
（第３の実施の形態）
次に、本発明による半導体装置の第３の実施の形態について説明する。
【０１１５】
（構造例）
図３５は、本発明による半導体装置の第３の実施の形態のデバイス断面構造を示す断面図である。また、図３６は、本発明による半導体装置の第３の実施の形態の図３５とは異なるデバイス断面構造を示す断面図である。ここで、図３５の半導体装置３００は、第１の実施の形態における図１の半導体装置１００に対応し、図３６の半導体装置４００は、第２の実施の形態における図２２の半導体装置２００に対応するものであり、いずれも、第一の電界緩和領域１７をさらに形成している構成例を示している。以下では、図３５の半導体装置３００並びに図３６の半導体装置４００に関して、それぞれ、図１の半導体装置１００並びに図２２の半導体装置２００とは異なる部分について詳細に説明する。
【０１１６】
前述のように、図３５の半導体装置３００並びに図３６の半導体装置４００は、それぞれ、図１の半導体装置１００並びに図２２の半導体装置２００に対して、ドレイン領域２の周辺部の第一主面側表層部に、第一の電界緩和領域１７がさらに形成された場合を示している。第一の電界緩和領域１７は、半導体基体のドレイン領域２の導電型とは異なる第二導電型のＰ型半導体領域からなっていても良いし、あるいは、高抵抗領域や絶縁領域からなっていても良い。
【０１１７】
（製造方法例）
また、図３５の半導体装置３００並びに図３６の半導体装置４００の製造方法に関しては、第１の実施の形態および第２の実施の形態で示した構造と同様に、容易に製造することが可能である。
【０１１８】
例えば、第１の実施の形態の図１の半導体装置１００を製造するための図３の第１工程において、第一のヘテロ半導体領域３の層をドレイン領域２上に形成する前に、所定の開口（例えばドレイン領域２の周辺部の所定の領域を露出する開口）を有するマスク層をマスクとして、アルミニウムイオンもしくはボロンイオンをドレイン領域２の所定領域中にイオン注入して、第一の電界緩和領域１７を形成するようにしても良い。ここで、電界緩和領域形成工程をゲート電極形成工程よりも後ろにずらして、電界緩和領域１７を形成するためにアルミニウムイオンもしくはボロンイオンなどの不純物を導入する際に、ゲート電極５そのものやゲート電極５を形成するために用いたマスク材を利用するようにしても良い。あるいは、電界緩和領域形成工程をコンタクトホール形成工程よりも後ろにずらして、コンタクトホール形成用として層間絶縁膜９をパターニングするために用いたマスク材を、電界緩和領域１７を形成するために利用するようにしても良い。
【０１１９】
なお、アルミニウムイオンもしくはボロンイオンなどの不純物を導入する場合、イオン注入の代わりに固相拡散により形成しても良い。その後の工程は、第１の実施の形態の一例として説明した図３の第１工程における第一のヘテロ半導体領域３の層の形成以降、図１０の第８工程まで、もしくは、第２の実施の形態の一例として説明した図２３の第１工程における多結晶シリコン層の形成以降、図２８の第６工程までの製造方法と同様である。
【０１２０】
（第３の実施の形態における異なる製造方法例）
次に、本発明の第３の実施の形態における図３５の半導体装置３００並びに図３６の半導体装置４００を製造する製造方法について、前述した製造方法よりもさらに製造コストを低減することができる製造方法を、図３６の半導体装置４００を製造する製造方法を例に採って、図３７〜図４０を用いて説明する。ここに、図３７〜図４０は、本発明の第３の実施の形態の半導体装置４００を製造する各工程における中間製造物の断面構造の一例を示す断面図であり、それぞれ、例えば前述した半導体装置１００の製造方法の途中工程から引き続く、第５工程〜第８工程で製造される中間製造物の断面構造の一例を示している。
【０１２１】
すなわち、第一のヘテロ半導体領域３並びにドレイン領域２の表層部に形成したゲート絶縁膜４上にゲート電極となる多結晶シリコン層を堆積し、マスク材１０を用いてゲート電極５をパターニングするまでの第１工程〜第４工程については、第１の実施形態において前述した例えば図３の第１工程〜図６の第４工程までの工程と同様の工程を採用することとし、しかる後、図３７の第５工程に移ることになる。
【０１２２】
まず、図３７の第５工程（コンタクト領域形成工程または低抵抗領域形成工程、電界緩和領域形成工程）における断面図に示すように、マスク材１０を有した状態で、第一のヘテロ半導体領域３の所定領域の所定深さ（つまり周辺部のドレイン領域２側と接触する領域）並びにドレイン領域２の所定深さ（つまり周辺部の第一のヘテロ半導体領域３側と接触する領域）にそれぞれ例えばイオン注入法でボロンを不純物として導入する。このとき、本実施の形態では、ゲート電極５上にはマスク材１０が存在するため、ゲート電極５には不純物は到達しない。
【０１２３】
さらに、図３８の第６工程（コンタクト領域形成工程または低抵抗領域形成工程）における断面図に示すように、第２の実施の形態として前述した図３０の第３工程と同様、マスク材１０を除去した後に、第一のヘテロ半導体領域３の所定領域（つまりドレイン領域２側とは反対側の表層部）およびゲート電極５に例えばイオン注入法でリンまたはヒ素を同時に不純物として導入する。なお、本実施の形態では、第一のヘテロ半導体領域３の表層部にはゲート絶縁膜４を介して不純物を導入する場合について説明しているが、不純物を導入する部分に接するゲート絶縁膜４の所定部を除去してから、不純物導入しても良い。また、第一のヘテロ半導体領域３の所定領域の所定深さ（つまり周辺部のドレイン領域２側と接触する領域）に導入するＰ型となるボロンの不純物密度が、Ｎ＋型とするために後から注入されるリンもしくはヒ素の不純物密度よりも小さく、低抵抗領域６を後工程で形成することができるならば、第一のヘテロ半導体領域３の表層部にもボロンが導入されていても何ら問題はない。
【０１２４】
次に、図３９の第７工程（層間絶縁膜形成工程）における断面図に示すように、第２の実施の形態として前述した図３１の第４工程と同様、ゲート絶縁膜４並びにゲート電極５上に、例えばＣＶＤ法によって形成されたシリコン酸化膜からなる層間絶縁膜９を形成するとともに、図３７の第５工程および図３８の第６工程において、ドレイン領域２の所定領域、第一のヘテロ半導体領域３の所定領域並びにゲート電極５にそれぞれ導入した不純物を熱処理などによって活性化することによって、それぞれ、Ｐ＋型の第二のヘテロ半導体領域１５、Ｎ＋型の低抵抗領域６並びにＮ＋型のゲート電極５さらには第一の電界緩和領域１７が形成される。
【０１２５】
ここで、熱処理の温度や時間を制御することによって、低抵抗領域６の拡散深さを容易に制御することができるため、ゲート電極５の端部の直下にも、ゲート絶縁膜４を介して近接して位置するように、低抵抗領域６を容易に形成することができるし、また、第一の電界緩和領域１７も、所定の領域に所望の不純物密度で容易に形成することができる。
【０１２６】
その後は、図４０の第８工程（ドレイン電極形成工程、コンタクトホール形成工程、ソース電極形成工程）における断面図に示すように、裏面側に相当する基板領域１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成する。その後、層間絶縁膜９上に形成された所定のマスク材を用いて、層間絶縁膜９の所定の領域（周辺部の領域）を選択的に反応性イオンエッチング（ドライエッチング）法などでエッチングし、コンタクトホールを形成する。最後に、マスク材を除去後、コンタクトホールを介して低抵抗領域６の側面並びに第二のヘテロ半導体領域１５の上面にそれぞれ接触するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図３６に示した本発明の第３の実施の形態による半導体装置４００を完成させる。
【０１２７】
なお、本実施の形態に示すように、電界緩和領域形成工程をゲート電極形成工程よりも後ろにずらした製造方法として、前述したように、電界緩和領域１７を形成するためにアルミニウムイオンもしくはボロンイオンなどの不純物を導入する際に、ゲート電極５そのものやゲート電極５を形成するために用いたマスク材を利用するようにしても良い。あるいは、電界緩和領域形成工程をコンタクトホール形成工程よりもさらに後ろにずらして、コンタクトホール形成用として層間絶縁膜９をパターニングするために用いたマスク材を利用するようにしても良い。
【０１２８】
以上のように、本実施の形態の半導体装置４００を製造する製造方法は、図３７〜図４０に示す製造方法のように、従来からの製造技術で容易に実現することが可能であると同時に、製造工程を簡略化して作製することが可能である。なお、図示していないが、本実施の形態の半導体装置３００を製造する製造方法についても、全く同様に、その製造工程を簡略化することが出来る。さらには、セルフアライン化による位置精度も高めることができる。
【０１２９】
図３５の半導体装置３００並びに図３６の半導体装置４００のような構成にすることにより、遮断状態においては、第一の電界緩和領域１７とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域１５とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域１７によって緩和されるため、漏れ電流がさらに低減され、遮断性能をさらに向上させることが出来る。
【０１３０】
（第３の実施の形態における異なる半導体装置の構造例）
図４１は、本発明による半導体装置の第３の実施の形態の図３５とは異なるデバイス断面構造を示す断面図である。また、図４２は、本発明による半導体装置の第３の実施の形態の図３６とは異なるデバイス断面構造を示す断面図である。ここで、図４１の半導体装置５００は、図３５の半導体装置３００に対し、また、図４２の半導体装置６００は、図３６の半導体装置４００に対し、いずれも、第二の電界緩和領域１８をさらに形成している構成例を示している。
【０１３１】
すなわち、図４１の半導体装置５００並びに図４２の半導体装置６００の構成は、それぞれ、図３５の半導体装置３００並びに図３６の半導体装置４００の構成に加えて、ゲート絶縁膜４を介してゲート電極５に対面して近接するように、第二の電界緩和領域１８がドレイン領域２の中央部の第一主面側表層部に形成されている。第二の電界緩和領域１８は、第一の電界緩和領域１７と同様に、半導体基体のドレイン領域２とは異なる導電型である第二導電型のＰ型半導体領域からなっていても良いし、あるいは、高抵抗領域や絶縁領域からなっていても良い。
【０１３２】
また、図４１の半導体装置５００並びに図４２の半導体装置６００の構成では、第二の電界緩和領域１８が、第一の電界緩和領域１７とともに形成されているが、第二の電界緩和領域１８のみの構成であっても良い。
【０１３３】
電界緩和領域として、半導体基体のドレイン領域２の第一主面側表層部において第一のヘテロ半導体領域３または第二のヘテロ半導体領域１５と接する領域の少なくとも一部の領域（すなわち周辺部の少なくとも一部の領域）、および／または、ゲート電極５とゲート絶縁膜４を介して対面する領域の少なくとも一部の領域（すなわち中央部の少なくとも一部の領域）に、それぞれ、第一の電界緩和領域１７、第二の電界緩和領域１８を形成した図４１の半導体装置５００並びに図４２の半導体装置６００のような構成にすることによって、遮断状態においては、第二の電界緩和領域１８とドレイン領域２との間に、ドレイン電位に応じた空乏層が拡がるため、ゲート絶縁膜４に印加されていたドレイン電界が緩和されるため、ゲート絶縁膜４の絶縁破壊が起こりにくくなり、信頼性が向上する。
【０１３４】
（第３の実施の形態におけるさらに異なる半導体装置の構造例）
図４３は、本発明による半導体装置の第３の実施の形態の図４１とは異なるデバイス断面構造を示す断面図である。また、図４４は、本発明による半導体装置の第３の実施の形態の図４２とは異なるデバイス断面構造を示す断面図である。ここで、図４３の半導体装置７００は、図４１の半導体装置５００に対し、また、図４４の半導体装置８００は、図４２の半導体装置６００に対し、いずれも、導電領域１９をさらに形成している構成例を示している。
【０１３５】
すなわち、図４３の半導体装置７００並びに図４４の半導体装置８００の構成は、それぞれ、図４１の半導体装置５００並びに図４２の半導体装置６００の構成に加えて、ゲート絶縁膜４並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定領域（つまりドレイン領域２の中央部の第一主面側表層部）に形成された第二の電界緩和領域１８に隣接する領域から表層部に沿って第一のヘテロ半導体領域３の端部の直下に至るまでの領域に、ドレイン領域２よりも高密度で、ドレイン領域２と同一の導電型のＮ＋型の導電領域１９が形成されている。なお、図４３の半導体装置７００並びに図４４の半導体装置８００の構成では、導電領域１９が、第二の電界緩和領域１８と第一の電界緩和領域１７とともに形成されているが、導電領域１９のみの構成であっても良いし、第二の電界緩和領域１８もしくは第一の電界緩和領域１７のどちらか一方の領域とともに構成されていても良い。
【０１３６】
半導体基体のドレイン領域２よりも高い不純物密度を有する不純物をドレイン領域２の第一主面側の表層部の所定の領域（例えば中央部の第二の電界緩和領域１８に隣接する領域から表層部に沿って第一のヘテロ半導体領域３の端部の直下に至るまでの領域）に導入する導電領域形成工程をさらに有することによって、図４３の半導体装置７００並びに図４４の半導体装置８００のような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導電領域１９とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能を向上させることが出来る。
【０１３７】
詳細に説明した以上の全ての実施の形態においては、炭化珪素を半導体基体材料とした半導体装置を一例として説明したが、半導体基体材料は、シリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ（６層六法晶）、３Ｃ（３層立法晶）等その他のポリタイプであっても構わない。また、全ての実施の形態において、ドレイン電極８とソース電極７とを、ドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流すいわゆる縦型構造のトランジスタについて説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流すいわゆる横型構造のトランジスタであってもかまわない。
【０１３８】
また、第一のヘテロ半導体領域３および第二のヘテロ半導体領域１５に用いる材料として、多結晶シリコンを用いた例を用いて説明したが、半導体基体とヘテロ接合を形成する材料であれば、単結晶シリコン、アモルファスシリコン等他のシリコン材料や、あるいは、ゲルマニウムやシリコンゲルマニウムやガリウムヒ素等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプの材料でもかまわない。
【０１３９】
また、一例として、ドレイン領域２としてＮ型の炭化珪素、第一のヘテロ半導体領域３としてＮ型の多結晶シリコンの組み合わせを用いて説明しているが、それぞれを、Ｎ型の炭化珪素とＰ型の多結晶シリコンとの組み合わせ、Ｐ型の炭化珪素とＰ型の多結晶シリコンとの組み合わせ、Ｐ型の炭化珪素とＮ型の多結晶シリコンとの組み合わせ等如何なる組み合わせであっても良い。
【０１４０】
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【０１４１】
【図１】本発明による半導体装置の第１の実施の形態のデバイス断面構造を示す断面図である。
【図２】本発明による半導体装置の第１の実施の形態の図１とは異なるデバイス断面構造を示す断面図である。
【図３】本発明の第１の実施の形態による半導体装置を製造する第１工程における中間製造物の断面構造の一例を示す断面図である。
【図４】本発明の第１の実施の形態による半導体装置を製造する第２工程における中間製造物の断面構造の一例を示す断面図である。
【図５】本発明の第１の実施の形態による半導体装置を製造する第３工程における中間製造物の断面構造の一例を示す断面図である。
【図６】本発明の第１の実施の形態による半導体装置を製造する第４工程における中間製造物の断面構造の一例を示す断面図である。
【図７】本発明の第１の実施の形態による半導体装置を製造する第５工程における中間製造物の断面構造の一例を示す断面図である。
【図８】本発明の第１の実施の形態による半導体装置を製造する第６工程における中間製造物の断面構造の一例を示す断面図である。
【図９】本発明の第１の実施の形態による半導体装置を製造する第７工程における中間製造物の断面構造の一例を示す断面図である。
【図１０】本発明の第１の実施の形態による半導体装置を製造する第８工程における中間製造物の断面構造の一例を示す断面図である。
【図１１】本発明による半導体装置の第１の実施の形態の図１とはさらに異なるデバイス断面構造を示す断面図である。
【図１２】本発明の第１の実施の形態における図１とはさらに異なる半導体装置を製造する第４工程における中間製造物の断面構造の一例を示す断面図である。
【図１３】本発明の第１の実施の形態における図１とはさらに異なる半導体装置を製造する第５工程における中間製造物の断面構造の一例を示す断面図である。
【図１４】本発明の第１の実施の形態における図１とはさらに異なる半導体装置を製造する第６工程における中間製造物の断面構造の一例を示す断面図である。
【図１５】本発明の第１の実施の形態における図１とはさらに異なる半導体装置を製造する第７工程における中間製造物の断面構造の一例を示す断面図である。
【図１６】本発明の第１の実施の形態における図１とはさらに異なる半導体装置を製造する第８工程における中間製造物の断面構造の一例を示す断面図である。
【図１７】本発明による半導体装置の第１の実施の形態の図１１とは異なるデバイス断面構造を示す断面図である。
【図１８】本発明の第１の実施の形態における図１１とは異なる半導体装置を製造する第６工程における中間製造物の断面構造の一例を示す断面図である。
【図１９】本発明の第１の実施の形態における図１１とは異なる半導体装置を製造する第７工程における中間製造物の断面構造の一例を示す断面図である。
【図２０】本発明の第１の実施の形態における図１１とは異なる半導体装置を製造する第８工程における中間製造物の断面構造の一例を示す断面図である。
【図２１】本発明による半導体装置の第１の実施の形態の図１とはさらに異なるデバイス断面構造を示す断面図である。
【図２２】本発明による半導体装置の第２の実施の形態のデバイス断面構造を示す断面図である。
【図２３】本発明の第２の実施の形態による半導体装置を製造する第１工程における中間製造物の断面構造の一例を示す断面図である。
【図２４】本発明の第２の実施の形態による半導体装置を製造する第２工程における中間製造物の断面構造の一例を示す断面図である。
【図２５】本発明の第２の実施の形態による半導体装置を製造する第３工程における中間製造物の断面構造の一例を示す断面図である。
【図２６】本発明の第２の実施の形態による半導体装置を製造する第４工程における中間製造物の断面構造の一例を示す断面図である。
【図２７】本発明の第２の実施の形態による半導体装置を製造する第５工程における中間製造物の断面構造の一例を示す断面図である。
【図２８】本発明の第２の実施の形態による半導体装置を製造する第６工程における中間製造物の断面構造の一例を示す断面図である。
【図２９】本発明の第２の実施の形態による半導体装置を製造する図２４と異なる第２工程における中間製造物の断面構造の一例を示す断面図である。
【図３０】本発明の第２の実施の形態による半導体装置を製造する図２５と異なる第３工程における中間製造物の断面構造の一例を示す断面図である。
【図３１】本発明の第２の実施の形態による半導体装置を製造する図２６と異なる第４工程における中間製造物の断面構造の一例を示す断面図である。
【図３２】本発明による半導体装置の第２の実施の形態の図２２とは異なるデバイス断面構造を示す断面図である。
【図３３】本発明の第２の実施の形態における図２２とは異なる半導体装置を製造する第５工程における中間製造物の断面構造の一例を示す断面図である。
【図３４】本発明の第２の実施の形態における図２２とは異なる半導体装置を製造する第６工程における中間製造物の断面構造の一例を示す断面図である。
【図３５】本発明による半導体装置の第３の実施の形態のデバイス断面構造を示す断面図である。
【図３６】本発明による半導体装置の第３の実施の形態の図３５とは異なるデバイス断面構造を示す断面図である。
【図３７】本発明の第３の実施の形態による半導体装置を製造する第５工程における中間製造物の断面構造の一例を示す断面図である。
【図３８】本発明の第２の実施の形態による半導体装置を製造する第６工程における中間製造物の断面構造の一例を示す断面図である。
【図３９】本発明の第２の実施の形態による半導体装置を製造する第７工程における中間製造物の断面構造の一例を示す断面図である。
【図４０】本発明の第２の実施の形態による半導体装置を製造する第８工程における中間製造物の断面構造の一例を示す断面図である。
【図４１】本発明による半導体装置の第３の実施の形態の図３５とは異なるデバイス断面構造を示す断面図である。
【図４２】本発明による半導体装置の第３の実施の形態の図３６とは異なるデバイス断面構造を示す断面図である。
【図４３】本発明による半導体装置の第３の実施の形態の図４１とは異なるデバイス断面構造を示す断面図である。
【図４４】本発明による半導体装置の第３の実施の形態の図４２とは異なるデバイス断面構造を示す断面図である。
【符号の説明】
【０１４２】
１…基板領域、２…ドレイン領域、３…第一のヘテロ半導体領域、３ａ…ゲート電極対面部、４…ゲート絶縁膜、５…ゲート電極、６…低抵抗領域、６ａ…コンタクト部、６ｂ…導電部、７…ソース電極、８…ドレイン電極、９…層間絶縁膜、１０…マスク材、１１…第一の不純物、１２…マスク材、１３…ゲート電極、１４…コンタクト領域、１５…第二のヘテロ半導体領域、１６…第二の不純物、１７…第一の電界緩和領域、１８…第二の電界緩和領域、１９…導電領域、１００，１００Ａ、１００Ｂ，１００Ｃ，１００Ｄ、２００，２００Ａ、３００，４００，５００，６００，７００，８００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
0005194380.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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