(57)【特許請求の範囲】
【請求項１】
対をなす第１、第２のビット線と、
プルアップ用トランジスタと、プルダウン用トランジスタと、前記プルアップ用トランジスタに第１の電源電圧を供給する第１のセンスアンプ活性化用トランジスタと、前記プルダウン用トランジスタに第２の電源電圧を供給する第２のセンスアンプ活性化用トランジスタとを有し、セルデータの読出し時、前記第１のセンスアンプ活性化用トランジスタ及び前記第２のセンスアンプ活性化用トランジスタをともに導通とすることにより、前記第１、第２のビット線間に生ずる差電位を増幅するセンスアンプを有する半導体記憶装置であって、
通常モード時、かつ、セルデータ読出し前に、前記第１のセンスアンプ活性化用トランジスタを非導通とするとともに、前記第２のセンスアンプ活性化用トランジスタを導通とし、前記第１、第２のビット線の電位を、前回のセルデータ読出し後の電位から又は前記第１、第２のビット線が取り得る最高電位と最低電位の中間電位から、該中間電位よりも低い電位に制御するビット線電位制御手段を有すること
を特徴とする半導体記憶装置。
【請求項２】
前記プルアップ用トランジスタは、第１導電型の第１、第２の電界効果トランジスタであり、
前記プルダウン用トランジスタは、第２導電型の第３、第４の電界効果トランジスタであり、
前記第１のセンスアンプ活性化用トランジスタは、第１導電型の第５の電界効果トランジスタであり、
前記第２のセンスアンプ活性化用トランジスタは、第２導電型の第６の電界効果トランジスタであり、
前記第１の電界効果トランジスタは、ドレインを前記第１のビット線に接続し、ゲートを前記第２のビット線に接続し、
前記第２の電界効果トランジスタは、ドレインを前記第２のビット線に接続し、ゲートを前記第１のビット線に接続し、
前記第３の電界効果トランジスタは、ドレインを前記第１のビット線に接続し、ゲートを前記第２のビット線に接続し、
前記第４の電界効果トランジスタは、ドレインを前記第２のビット線に接続し、ゲートを前記第１のビット線に接続し、
前記第５の電界効果トランジスタは、ソースを前記第１の電源電圧を供給する第１の電源に接続し、ドレインを前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのソースに接続し、ゲートに第１の制御信号が与えられ、
前記第６の電界効果トランジスタは、ソースを前記第２の電源電圧を供給する第２の電源に接続し、ドレインを前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタのソースに接続し、ゲートに第２の制御信号が与えられること
を特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、ＤＲＡＭ（Dynamic Random Access Memory）のように、リフレッシュ動作を必要とする半導体記憶装置に関する。
【背景技術】
【０００２】  図１８は従来のＤＲＡＭの一例の一部分を示す回路図である。図１８中、１はワード線群、２はビット線群であり、ワード線を介した制御によりビット線に電気的に接続されるメモリセルは図示を省略している。【０００３】  ３はセンスアンプ部、４はセンスアンプ部３に配置されているセンスアンプのラッチ動作を制御するラッチイネーブル信号（ＬＥＸ、ＬＥＺ）発生回路、５はセンスアンプ部３に配置されているビット線プリチャージ回路のプリチャージ動作を制御するビット線リセット信号（ＢＲＳＸ）発生回路である。【０００４】  図１９はセンスアンプ部３の構成を示す回路図である。図１９中、ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１Ｘはビット線、６はセンスアンプであり、ＶＤＤは電源電位、７はラッチイネーブル信号ＬＥＸによりオン、オフが制御されるセンスアンプ活性化用のｐＭＯＳトランジスタ、８、９はプルアップ素子をなすｐＭＯＳトランジスタ、ＶＳＳは接地電位、１０はラッチイネーブル信号ＬＥＺによりオン、オフが制御されるセンスアンプ活性化用のｎＭＯＳトランジスタ、１１、１２はプルダウン素子をなすｎＭＯＳトランジスタである。【０００５】  １３はビット線ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１Ｘのプリチャージを行うビット線プリチャージ回路であり、１４〜１６はビット線リセット信号ＢＲＳＸによりオン、オフが制御されるｎＭＯＳトランジスタである。【０００６】  １７はビット線ＢＬ０Ｚ、ＢＬ０Ｘとセンスアンプ６との接続を図るビット線トランスファゲートであり、１８、１９はビット線トランスファゲート駆動信号ＢＬＴ０Ｘによりオン、オフが制御されるｎＭＯＳトランジスタである。【０００７】  ２０はビット線ＢＬ１Ｚ、ＢＬ１Ｘとセンスアンプ６との接続を図るビット線トランスファゲートであり、２１、２２はビット線トランスファゲート駆動信号ＢＬＴ１Ｘによりオン、オフが制御されるｎＭＯＳトランジスタである。【０００８】  ２３はセンスアンプ６とデータバスＧＤＢＺ、ＧＤＢＸとの接続を図るコラムゲートであり、２４、２５はコラム選択信号ＣＬＳＺによりオン、オフが制御されるｎＭＯＳトランジスタである。【０００９】  図２０はラッチイネーブル信号発生回路４の構成を示す回路図である。図２０中、ＴＷＬＸはワード線の立ち上がりからセンスアンプ６を活性化するまでの時間を決めるタイミングワード信号、２６〜２８はインバータである。【００１０】  図２１はビット線リセット信号発生回路５の構成を示す回路図である。図２１中、ＢＲＲＺはビット線リセット信号ＢＲＳＸを制御するビット線リセット制御信号、２９、３０はインバータ、３１〜３４はｐＭＯＳトランジスタ、３５、３６はｎＭＯＳトランジスタ、３７はインバータであり、３８はｐＭＯＳトランジスタ、３９はｎＭＯＳトランジスタ、ＶＰＰは電源電位ＶＤＤを昇圧してなる昇圧電位である。【００１１】  図２２及び図２３は図１８に示す従来のＤＲＡＭにおける読出し動作を説明するための波形図であり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ側のメモリセルが選択される場合を例にしている。なお、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘは図示を省略している。【００１２】  プリチャージ期間は��ビット線リセット制御信号ＢＲＲＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＢＲＳＸ＝ＶＰＰ、ラッチイネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなる。また、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘ＝ＶＰＰとされる。【００１３】  この結果、ビット線プリチャージ回路１３では、ｎＭＯＳトランジスタ１４〜１６がＯＮ、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＦＦ、ビット線トランスファゲート１７、２０では、ｎＭＯＳトランジスタ１８、１９、２１、２２がＯＮとなり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１ＸはＶＣＣ／２にプリチャージされる。【００１４】  アクティブ期間になると、ビット線リセット制御信号ＢＲＲＺ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＢＲＳＸ＝ＶＳＳとなり、ビット線プリチャージ回路１３では、ｎＭＯＳトランジスタ１４〜１６がＯＦＦとなる。また、ビット線トランスファゲート駆動信号ＢＬＴ１Ｘ＝ＶＳＳとされ、ビット線トランスファゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯＦＦとなる。この結果、ビット線ＢＬ１Ｚ、ＢＬ１Ｘはセンスアンプ部３と電気的に切り離されると共に、ビット線ＢＬ０Ｚ、ＢＬ０Ｘはプリチャージ電源（ＶＣＣ／２）と切り離される。【００１５】  続いて、ワード線ＷＬが立ち上がり、選択されたメモリセルからのデータの読出しが行われ、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間に僅かの差電位が生じる。この状態になると、タイミングワード信号ＴＷＬＸ＝ＶＳＳとされ、これに応じて、ラッチイネーブル信号ＬＥＸ＝ＶＳＳ、ＬＥＺ＝ＶＤＤとなる。この結果、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＮとなり、センスアンプ６が活性化され、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間の差電位が増幅される。【００１６】  そして、セルデータのデータバスＧＤＢＺ、ＧＤＢＸへの伝送が終了すると、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ラッチイネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなり、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＦＦとなり、センスアンプ６が非活性状態とされる。【００１７】  その後、ビット線リセット制御信号ＢＲＲＺ＝ＶＳＳとされ、これに応じて、ビット線リセット信号ＢＲＳＸ＝ＶＰＰとなり、ビット線プリチャージ回路１３では、ｎＭＯＳトランジスタ１４〜１６がＯＮとなり、ビット線ＢＬ０Ｚ、ＢＬ０ＸはＶＣＣ／２にプリチャージされる。また、ビット線トランスファゲート駆動信号ＢＬＴ１Ｘ＝ＶＰＰとされ、ビット線トランスファゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯＮとなる。
【発明が解決しようとする課題】
【００１８】  このように、図１８に示す従来のＤＲＡＭにおいては、ビット線をＶＣＣ／２にプリチャージしておき、選択するセルに対応するワード線を立ち上げてビット線間に差電位を生じさせ、この差電位をセンスアンプで増幅することによりセルデータの読出しを行っているが、ＤＲＡＭのセルはキャパシタで構成されているため、そこに蓄積される電荷は時間とともに抜けていってしまう。そこで、リフレッシュ動作を行うことにより、少なくなってしまった電荷を補っている。
【００１９】  セルから抜けていく電荷は、セルに“０”データ（Ｌレベル）が記憶された場合よりも“１”データ（Ｈレベル）が記憶された場合の方が早いために、“１”データの保持時間がリフレッシュ動作を行う時間の間隔を決めるパラメータとなる。しかし、微細化が進むと、“１”データの保持時間を前世代と同等にすることがプロセス的に困難になるが、メモリ容量が大きくなると、“１”データの保持時間の要求も大きくなり、更にプロセス的に困難を極めることになる。
【００２０】  ここで、セルにおける“１”データの保持時間が短くならないようにする手段として、ビット線のプリチャージ電位をＶＣＣ／２よりも低い電位とすることが有効な手段となり得る。このようにしたＤＲＡＭが特開平１０−３０２４６９号公報及び特開平１１−２６７２０号公報に開示されている。しかし、これらのＤＲＡＭはビット線のプリチャージ電位をＶＣＣ／２とするＤＲＡＭに比較して多くの素子数を必要とする。これは、チップ面積の増大の原因となり、コスト増を招いてしまう。
【００２１】  また、従来、ＤＲＡＭの試験においては、リフレッシュ試験にかかる時間が大きな割合を占めていた。これは、“１”データの保持時間やメモリ容量が大きくなっていくと、さらに大きなものとなっていくが、試験時間の増大は、そのままコスト増を招くことになる。
【００２２】  そこで、本発明は、リフレッシュ動作を必要とする半導体記憶装置であって、微細化やメモリ容量の増加を図る場合であっても、チップ面積の増加によるコスト増を招くことなく、メモリセルにおける“１”データの保持時間が短くならないようにすることができるようにした半導体記憶装置を提供すること、及び、リフレッシュ試験に要する時間の短縮化によるコスト減を図ることができるようにした半導体記憶装置を提供することなどを目的とする。
【課題を解決するための手段】
【００２３】  本発明は、対をなす第１、第２のビット線と、セルデータの読出し時、第１、第２のビット線間に生ずる差電位を増幅するセンスアンプを有する半導体記憶装置であって、センスアンプのトランジスタを利用してセルデータ読出し前の第１、第２のビット線の電位を制御するビット線電位制御手段を有しているというものである。
【００２４】  本発明によれば、センスアンプのトランジスタを利用してセルデータ読出し前の第１、第２のビット線の電位を制御することができる。したがって、第１、第２のビット線の電位を第１、第２のビット線が取り得る最高電位と最低電位の中間よりも低い電位とすることにより、微細化やメモリ容量の増加を図る場合であっても、素子数の増加を招くことなく、すなわち、チップ面積の増加によるコスト増を招くことなく、“１”データの保持時間が短くならないようにすることができる。
【００２５】  また、ビット線電位制御手段を、試験モード時に、セルデータ読出し前の第１、第２のビット線の電位を制御する構成とする場合には、セルデータ読出し前の第１、第２のビット線の電位をセルデータの読出しマージンが小さくなる電位とすることにより、リフレッシュ試験に要する時間を短縮することができる。
【発明を実施するための形態】
【００２６】  以下、図１〜図１７を参照して、本発明の第１実施形態〜第３実施形態について、本発明をＤＲＡＭに適用した場合を例にして説明する。なお、図１、図２、図６、図７、図１２、図１３において、図１８、図１９に対応する部分には同一符号を付し、その重複説明は省略する。
【００２７】（第１実施形態・・図１〜図５）
図１は本発明の第１実施形態の一部分を示す回路図である。本発明の第１実施形態は、図１８に示す従来のＤＲＡＭが設けるセンスアンプ部３及びラッチイネーブル信号発生回路４と回路構成の異なるセンスアンプ部４０及びラッチイネーブル信号発生回路４１を設け、その他については、図１８に示す従来のＤＲＡＭと同様に構成したものである。
【００２８】  図２はセンスアンプ部４０の構成を示す回路図である。センスアンプ部４０は、図１９に示すビット線プリチャージ回路１３からｎＭＯＳトランジスタ１５、１６を削除し、ｎＭＯＳトランジスタ１４からなるビット線ダイレクトショート回路４２を残し、その他については、図１９に示すセンスアンプ部３と同様に構成したものである。
【００２９】  図３はラッチイネーブル信号発生回路４１の構成を示す回路図である。図３中、ＡＣＴＺはワード線を立ち上げに行くための基幹信号であるアクティブ信号、４３はＮＡＮＤ回路、４４〜４７はインバータである。
【００３０】  図４及び図５は本発明の第１実施形態における読出し動作を説明するための波形図であり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ側のメモリセルが選択される場合を例にしている。なお、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘは図示を省略している。
【００３１】  本発明の第１実施形態においては、プリチャージ期間は、ビット線リセット制御信号ＢＲＲＺ＝ＶＳＳ、アクティブ信号ＡＣＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＢＲＳＸ＝ＶＰＰ、ラッチイネーブル信号ＬＥＸ、ＬＥＺ＝ＶＤＤとなる。また、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘ＝ＶＰＰとされる。
【００３２】  この結果、ビット線ダイレクトショート回路４２では、ｎＭＯＳトランジスタ１４がＯＮ、センスアンプ６では、ｐＭＯＳトランジスタ７がＯＦＦ、ｎＭＯＳトランジスタ１０がＯＮ、ビット線トランスファゲート１７、２０では、ｎＭＯＳトランジスタ１８、１９、２１，２２がＯＮとなり、ビットＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１ＸはｎＭＯＳトランジスタ１０のスレッショルド電圧Ｖth-nにプリチャージされる。
【００３３】  その後、アクティブ期間になると、アクティブ信号ＡＣＴＺ＝ＶＤＤとされ、これに応じて、ラッチイネーブル信号ＬＥＺ＝ＶＳＳとなり、センスアンプ６では、ｎＭＯＳトランジスタ１０がＯＦＦとなり、センスアンプ６が非活性状態とされる。
【００３４】  続いて、ビット線リセット制御信号ＢＲＲＺ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＢＲＳＸ＝ＶＳＳとなり、ビット線ダイレクトショート回路４２では、ｎＭＯＳトランジスタ１４がＯＦＦとなる。また、ビット線トランスファゲート駆動信号ＢＬＴ１Ｘ＝ＶＳＳとなり、ビット線トランスファゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯＦＦとなり、ビット線ＢＬ１Ｚ、ＢＬ１Ｘはセンスアンプ部４０と電気的に切り離される。
【００３５】  続いて、ワード線ＷＬが立ち上がり、選択されたメモリセルからのデータの読出しが行われ、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間に僅かの差電位が生じる。この状態になると、タイミングワード信号ＴＷＬＸ＝ＶＳＳとされ、これに応じて、ラッチイネーブル信号ＬＥＸ＝ＶＳＳ、ＬＥＺ＝ＶＤＤとなる。この結果、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＮとなり、センスアンプ６が活性化され、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間の差電位が増幅される。
【００３６】  そして、セルデータのデータバスＧＤＢＺ、ＧＤＢＸへの伝送が終了すると、アクティブ信号ＡＣＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ラッチイネーブル信号ＬＥＸ＝ＶＤＤとなり、ラッチイネーブル信号ＬＥＺ＝ＶＤＤを維持し、センスアンプ６では、ｐＭＯＳトランジスタ７がＯＦＦとなり、ｎＭＯＳトランジスタ１０がＯＮを維持する。
【００３７】  その後、ビット線リセット制御信号ＢＲＲＺ＝ＶＳＳとされ、これに応じて、ビット線リセット信号ＢＲＳＸ＝ＶＰＰとなり、ビット線ダイレクトショート回路４２では、ｎＭＯＳトランジスタ１４がＯＮとなる。この結果、ビット線ＢＬ０Ｚ、ＢＬ０ＸはｎＭＯＳトランジスタ１０のスレッショルド電圧Ｖth-nにプリチャージされる。また、ビット線トランスファゲート駆動信号ＢＬＴ１ＸがＶＰＰとされ、ビット線トランスファゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯＮとなる。
【００３８】  以上のように、本発明の第１実施形態によれば、センスアンプ活性化用のｎＭＯＳトランジスタを利用してビット線のプリチャージ電位をＶＣＣ／２よりも低い電位であるｎＭＯＳトランジスタのスレッショルド電圧Ｖth-nとしているので、微細化やメモリ容量の増加を図る場合であっても、素子数の増加を招くことなく、すなわち、チップ面積の増加によるコスト増を招くことなく、“１”データの保持時間が短くならないようにすることができる。
【００３９】  なお、本発明の第１実施形態においては、ビット線電位制御手段は、ラッチイネーブル信号発生回路４１とビット線リセット信号発生回路５とビット線ダイレクトショート回路４２とセンスアンプ６のｎＭＯＳトランジスタ１０〜１２とを含めて構成されている。
【００４０】（第２実施形態・・図６〜図１１）
図６は本発明の第２実施形態の一部分を示す回路図である。本発明の第２実施形態は、図１８に示す従来のＤＲＡＭが設けるセンスアンプ部３、ラッチイネーブル信号発生回路４及びビット線リセット信号発生回路５と回路構成の異なるセンスアンプ部４８、ラッチイネーブル信号発生回路４９及びビット線リセット信号発生回路５０を設け、その他については、図１８に示す従来のＤＲＡＭと同様に構成したものである。
【００４１】  図７はセンスアンプ部４８の構成を示す回路図である。センスアンプ部４８は、図１９に示すセンスアンプ部３が設けるビット線プリチャージ回路１３と回路構成の異なるビット線プリチャージ回路５１を設け、その他については、図１９に示すセンスアンプ部３と同様に構成したものである。
【００４２】  ビット線プリチャージ回路５１は、ビット線ダイレクトショート用のｎＭＯＳトランジスタ１４については、ビット線リセット信号ＢＲＳ０ＸによりＯＮ、ＯＦＦを制御し、ビット線にプリチャージ電圧を供給するためのｎＭＯＳトランジスタ１５、１６については、ビット線リセット信号ＢＲＳ１ＸによりＯＮ、ＯＦＦを制御するようにしたものである。
【００４３】  図８はラッチイネーブル信号発生回路４９の構成を示す回路図である。図８中、ＷＬＴＺはラッチイネーブル信号ＬＥＺの発生をタイミングワード信号ＴＷＬＸで制御するか、アクティブ信号ＡＣＴＺで制御するかの切替信号、５２〜５６はインバータ、５７、５８はＮＡＮＤ回路である。
【００４４】  図９はビット線リセット信号発生回路５０の構成を示す回路図である。図９中、ＢＲＲ０Ｚはビット線リセット信号ＢＲＳ０Ｘを制御するビット線リセット制御信号、ＢＲＲ１Ｚはビット線リセット信号ＢＲＳ１Ｘを制御するビット線リセット制御信号、５９はビット線リセット信号ＢＲＳ０Ｘを発生するＢＲＳ０Ｘ発生回路、６０はビット線リセット信号ＢＲＳ１Ｘを発生するＢＲＳ１Ｘ発生回路である。
【００４５】  ＢＲＳ０Ｘ発生回路５９において、６１、６２はインバータ、６３〜６６はｐＭＯＳトランジスタ、６７、６８はｎＭＯＳトランジスタ、６９はインバータであり、７０はｐＭＯＳトランジスタ、７１はｎＭＯＳトランジスタである。
【００４６】  ＢＲＳ１Ｘ発生回路６０において、７２、７３はインバータ、７４〜７７はｐＭＯＳトランジスタ、７８、７９はｎＭＯＳトランジスタ、８０はインバータであり、８１はｐＭＯＳトランジスタ、８２はｎＭＯＳトランジスタである。
【００４７】  図１０及び図１１は本発明の第２実施形態における読出し動作を説明するための波形図であり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ側のメモリセルが選択される場合を例にしている。なお、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘは図示を省略している。
【００４８】  本発明の第２実施形態においては、プリチャージ期間は、ビット線リセット制御信号ＢＲＲ１Ｚ、ＢＲＲ０Ｚ＝ＶＳＳ、アクティブ信号ＡＣＴＺ＝ＶＳＳ、切替信号ＷＬＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＢＲＳ１Ｘ、ＢＲＳ０Ｘ＝ＶＰＰ、ラッチイネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなる。また、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘ＝ＶＰＰとされる。
【００４９】  この結果、ビット線プリチャージ回路５１では、ｎＭＯＳトランジスタ１４〜１６がＯＮ、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＦＦ、ビット線トランスファゲート１７、２０では、ｎＭＯＳトランジスタ１８、１９、２１、２２がＯＮとなり、ビットＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１ＸはＶＣＣ／２にプリチャージされる。
【００５０】  その後、アクティブ期間になると、ビット線リセット制御信号ＢＲＲ１Ｚ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＢＲＳ１Ｘ＝ＶＳＳとなり、ビット線プリチャージ回路５１では、ｎＭＯＳトランジスタ１５、１６がＯＦＦとなる。
【００５１】  また、アクティブ信号ＡＣＴＺ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＬＥＺ＝ＶＤＤとなり、センスアンプ６では、ｎＭＯＳトランジスタ１０がＯＮとなる。この結果、ビット線ＢＬ０Ｚ、ＢＬ０Ｘの電位はＶＣＣ／２からｎＭＯＳトランジスタ１０のスレッショルド電圧Ｖth-nに引き下げられる。
【００５２】  その後、ビット線リセット制御信号ＢＲＲ０Ｚ＝ＶＤＤにされ、これに応じて、ビット線リセット信号ＢＲＳ０Ｘ＝ＶＳＳとなり、ビット線プリチャージ回路５１では、ｎＭＯＳトランジスタ１４がＯＦＦとなる。また、切替信号ＷＬＴＺ＝ＶＤＤとされ、これに応じて、ラッチイネーブル信号ＬＥＺ＝ＶＳＳとなり、センスアンプ６では、ｎＭＯＳトランジスタ１０がＯＦＦとなる。
【００５３】  続いて、ワード線ＷＬが立ち上がり、選択されたメモリセルからのデータの読出しが行われ、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間に僅かの差電位が生じる。この状態になると、タイミングワード信号ＴＷＬＸ＝ＶＳＳとされ、これに応じて、ラッチイネーブル信号ＬＥＸ＝ＶＳＳ、ＬＥＺ＝ＶＤＤとなる。この結果、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＮとなり、センスアンプ６が活性化され、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間の差電位が増幅される。
【００５４】  そして、セルデータのデータバスＧＤＢＺ、ＧＤＢＸへの伝送が終了すると、アクティブ信号ＡＣＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、ラッチイネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなり、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＦＦとなり、センスアンプ６が非活性状態とされる。
【００５５】  その後、ビット線リセット制御信号ＢＲＲ１Ｚ、ＢＲＲ０Ｚ＝ＶＳＳとされ、これに応じて、ビット線リセット信号ＢＲＳ１Ｘ、ＢＲＳ０Ｘ＝ＶＰＰとなり、ビット線プリチャージ回路５１では、ｎＭＯＳトランジスタ１４〜１６がＯＮとなる。また、この結果、ビット線ＢＬ０Ｚ、ＢＬ０ＸはＶＣＣ／２にプリチャージされる。また、ビット線トランスファゲート駆動信号ＢＬＴ１Ｘ＝ＶＰＰとされ、ビット線トランスファゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯＮとなる。
【００５６】  以上のように、本発明の第２実施形態によれば、ビット線を一旦、ＶＣＣ／２にプリチャージしているが、セルデータを読み出す前に、センスアンプ活性化用のｎＭＯＳトランジスタを利用してビット線の電位をＶＣＣ／２よりも低い電位であるｎＭＯＳトランジスタのスレッショルド電圧Ｖth-nに引き下げているので、微細化やメモリ容量の増加を図る場合であっても、素子数の増加を招くことなく、すなわち、チップ面積の増加によるコスト増を招くことなく、“１”データの保持時間が短くならないようにすることができる。
【００５７】  なお、本発明の第２実施形態においては、ビット線電位制御手段は、ラッチイネーブル信号発生回路４９とビット線リセット信号発生回路５０とビット線プリチャージ回路５１とセンスアンプ６のｎＭＯＳトランジスタ１０〜１２とを含めて構成されている。
【００５８】（第３実施形態・・図１２〜図１７）
図１２は本発明の第３実施形態の一部分を示す回路図である。本発明の第３実施形態は、図１８に示す従来のＤＲＡＭが設けるセンスアンプ部３、ラッチイネーブル信号発生回路４及びビット線リセット信号発生回路５と回路構成の異なるセンスアンプ部８３、ラッチイネーブル信号発生回路８４及びビット線リセット信号発生回路８５を設け、その他については、図１８に示す従来のＤＲＡＭと同様に構成したものである。
【００５９】  図１３はセンスアンプ部８３の構成を示す回路図である。センスアンプ部８３は、図７に示すセンスアンプ部４８と同様に構成したものである。
【００６０】  図１４はラッチイネーブル信号発生回路８４の構成を示す回路図である。図１４中、ＴＥＳＺは試験モードを設定する試験モード設定信号、８６〜９０はインバータ、９１、９２はＮＡＮＤ回路である。試験モード設定信号ＴＥＳＺは、試験モードに設定する場合にはＶＤＤとされる。
【００６１】  図１５はビット線リセット信号発生回路８５の構成を示す回路図である。図１５中、９３はビット線リセット信号ＢＲＳ０Ｘを発生するＢＲＳ０Ｘ発生回路、９４はビット線リセット信号ＢＲＳ１Ｘを発生するＢＲＳ１Ｘ発生回路である。
【００６２】  ＢＲＳ０Ｘ発生回路９３において、９５、９６はインバータ、９７〜１００はｐＭＯＳトランジスタ、１０１、１０２はｎＭＯＳトランジスタ、１０３はインバータであり、１０４はｐＭＯＳトランジスタ、１０５はｎＭＯＳトランジスタである。
【００６３】  ＢＲＳ１Ｘ発生回路９４において、１０６はＮＯＲ回路、１０７はインバータ、１０８〜１１１はｐＭＯＳトランジスタ、１１２、１１３はｎＭＯＳトランジスタ、１１４はインバータであり、１１５はｐＭＯＳトランジスタ、１１６はｎＭＯＳトランジスタである。
【００６４】  図１６及び図１７は本発明の第３実施形態の試験モード時の動作を説明するための波形図であり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ側のメモリセルが選択される場合を例にしている。なお、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘは図示を省略している。
【００６５】  本発明の第３実施形態においては、プリチャージ期間は、試験モード設定信号ＴＥＳＺ＝ＶＳＳ、ビット線リセット制御信号ＢＲＲＺ＝ＶＳＳ、アクティブ信号ＡＣＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＢＲＳ１Ｘ、ＢＲＳ０Ｘ＝ＶＰＰ、ラッチイネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなる。また、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘ＝ＶＰＰとされる。
【００６６】  この結果、ビット線プリチャージ回路５１では、ｎＭＯＳトランジスタ１４〜１６がＯＮ、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＦＦ、ビット線トランスファゲート１７、２０では、ｎＭＯＳトランジスタ１８、１９、２１、２２がＯＮとなり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１ＸはＶＣＣ／２にプリチャージされる。
【００６７】  この状態から、試験モード設定信号ＴＥＳＺ＝ＶＤＤとされ、試験モードに設定されると、これに応じて、ビット線リセット信号ＢＲＳ１Ｘ＝ＶＳＳ、ラッチイネーブル信号ＬＥＺ＝ＶＤＤとなり、ビット線プリチャージ回路５１では、ｎＭＯＳトランジスタ１５、１６がＯＦＦ、センスアンプ６では、ｎＭＯＳトランジスタ１０がＯＮとなる。また、ビット線トランスファゲート駆動信号ＢＬＴ１ＸがＶＳＳとされ、ビット線トランスファゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯＦＦとされる。この結果、ビット線ＢＬ０Ｚ、ＢＬ０ＸはｎＭＯＳトランジスタ１０のスレッショルド電圧Ｖth-nに引き下げられる。
【００６８】  その後、ビット線リセット制御信号ＢＲＲＺ＝ＶＳＳとされ、これに応じて、ビット線リセット信号ＢＲＳ０Ｘ＝ＶＤＤとなり、ビット線プリチャージ回路５１では、ｎＭＯＳトランジスタ１４がＯＦＦとなる。また、アクティブ信号ＡＣＴＺ＝ＶＤＤとされ、これに応じて、ビット線リセット信号ＬＥＺがＶＳＳとなり、センスアンプ６では、ｎＭＯＳトランジスタ１０がＯＦＦとなる。
【００６９】  続いて、ワード線ＷＬが立ち上がり、選択されたメモリセルからのデータの読出しが行われ、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間に僅かの差電位が生じる。この状態になると、タイミングワード信号ＴＷＬＸ＝ＶＳＳとされ、これに応じて、ラッチイネーブル信号ＬＥＸ＝ＶＳＳ、ＬＥＺ＝ＶＤＤとなる。この結果、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＮとなり、センスアンプ６が活性化され、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間の差電位が増幅される。
【００７０】  そして、セルデータのデータバスＧＤＢＺ、ＧＤＢＸへの伝送が終了すると、試験モード設定信号ＴＥＳＺ＝ＶＳＳ、アクティブ信号ＡＣＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、ラッチイネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなり、センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトランジスタ１０がＯＦＦとなり、センスアンプ６が非活性状態とされる。
【００７１】  その後、ビット線リセット制御信号ＢＲＲＺ＝ＶＳＳとされ、これに応じて、ビット線リセット信号ＢＲＳ１Ｘ、ＢＲＳ０Ｘ＝ＶＰＰとなり、ビット線プリチャージ回路５１では、ｎＭＯＳトランジスタ１４〜１６がＯＮとなる。この結果、ビット線ＢＬ０Ｚ、ＢＬ０ＸはＶＣＣ／２にプリチャージされる。また、ビット線トランスファゲート駆動信号ＢＬＴ１Ｘ＝ＶＰＰとなり、ビット線トランスファゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯＮとなる。
【００７２】  なお、本発明の第３実施形態においては、ビット線電位制御手段は、ラッチイネーブル信号発生回路８４とビット線リセット信号発生回路８５とビット線プリチャージ回路５１とセンスアンプ６のｎＭＯＳトランジスタ１０〜１２とを含めて構成されている。
【００７３】  通常モード時は、試験モード設定信号ＴＥＳＺ＝ＶＳＳとされるので、ラッチイネーブル信号発生回路８４では、ＮＡＮＤ回路９２はタイミングワード信号ＴＷＬＸに対してインバータとして機能し、ラッチイネーブル信号ＬＥＸ、ＬＥＺは図１８に示す従来のＤＲＡＭの場合と略同様の信号となる。また、ビット線リセット信号発生回路８５では、ＮＯＲ回路１０６は、ビット線リセット制御信号ＢＲＲＺに対してインバータとして機能するので、ビット線リセット信号ＢＲＳ０Ｘ、ＢＲＳ１Ｘは同相の信号となる。したがって、通常モード時には、図１８に示す従来のＤＲＡＭの場合と同様に動作する。
【００７４】  以上のように、本発明の第３実施形態によれば、ビット線をＶＣＣ／２にプリチャージした後、試験モード時には、セルデータ読出し前のビット線の電位をＶＣＣ／２よりも低い電位としているので、“０”データの読出しマージンを小さくすることができ、“０”データのリフレッシュ試験に要する時間を短縮することができる。
【００７５】  なお、セルデータ読出し前のビット線の電位は、アクティブ信号ＡＣＴＺをＶＤＤにするタイミングで決まるので、アクティブ信号ＡＣＴＺをＶＤＤにするタイミングを変化させることにより、セルデータの読出し前におけるビット線の電位をＶＣＣ／２〜Ｖth-nの範囲の低い所望の電位に設定することができる。
【００７６】  また、本発明の第３実施形態においては、試験モード時、ｎＭＯＳトランジスタ１０をＯＮとすることにより、セルデータ読出し前のビット線の電位をＶＣＣ／２よりも低い電位に設定するようにした場合について説明したが、この代わりに、ｐＭＯＳトランジスタ７をＯＮとすることにより、セルデータ読出し前のビット線の電位をＶＣＣ／２よりも高い電位としても良く、このようにする場合には、“１”データの読出しマージンを小さくすることができるので、“１”データのリフレッシュ試験に要する時間を短縮することができる。
【００７７】  この場合、セルデータ読出し前のビット線の電位はｐＭＯＳトランジスタ７をＯＮとする時間で決まるので、ｐＭＯＳトランジスタ７をＯＮとする時間を制御することにより、セルデータの読出し前におけるビット線の電位をＶＣＣ／２よりも高い所望の電位に設定させることができる。
【発明の効果】
【００７８】  以上のように、本発明によれば、センスアンプのトランジスタを利用してセルデータ読出し前の第１、第２のビット線の電位を制御することができるので、第１、第２のビット線の電位を第１、第２のビット線が取り得る最高電位と最低電位の中間よりも低い電位とすることにより、微細化やメモリ容量の増加を図る場合であっても、素子数の増加を招くことなく、すなわち、チップ面積の増加によるコスト増を招くことなく、“１”データの保持時間が短くならないようにすることができる。
【００７９】  また、ビット線電位制御手段を、試験モード時に、セルデータ読出し前の第１、第２のビット線の電位を制御する構成とする場合には、第１、第２のビット線の電位をセルデータの読出しマージンが小さくなる電位とすることにより、リフレッシュ試験に要する時間を短縮することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態の一部分を示す回路図である。
【図２】  本発明の第１実施形態が備えるセンスアンプ部の構成を示す回路図である。
【図３】  本発明の第１実施形態が備えるラッチイネーブル信号発生回路の構成を示す回路図である。
【図４】  本発明の第１実施形態における読出し動作を説明するための波形図である。
【図５】  本発明の第１実施形態における読出し動作を説明するための波形図である。
【図６】  本発明の第２実施形態の一部分を示す回路図である。
【図７】  本発明の第２実施形態が備えるセンスアンプ部の構成を示す回路図である。
【図８】  本発明の第２実施形態が備えるラッチイネーブル信号発生回路の構成を示す回路図である。
【図９】  本発明の第２実施形態が備えるビット線リセット信号発生回路の構成を示す回路図である。
【図１０】  本発明の第２実施形態における読出し動作を説明するための波形図である。
【図１１】  本発明の第２実施形態における読出し動作を説明するための波形図である。
【図１２】  本発明の第３実施形態の一部分を示す回路図である。
【図１３】  本発明の第３実施形態が備えるセンスアンプ部の構成を示す回路図である。
【図１４】  本発明の第３実施形態が備えるラッチイネーブル信号発生回路の構成を示す回路図である。
【図１５】  本発明の第３実施形態が備えるビット線リセット信号発生回路の構成を示す回路図である。
【図１６】  本発明の第３実施形態の試験モード時の動作を説明するための波形図である。
【図１７】  本発明の第３実施形態の試験モード時の動作を説明するための波形図である。
【図１８】  従来のＤＲＡＭの一例の一部分を示す回路図である。
【図１９】  図１８に示す従来のＤＲＡＭが備えるセンスアンプ部の構成を示す回路図である。
【図２０】  図１８に示す従来のＤＲＡＭが備えるラッチイネーブル信号発生回路の構成を示す回路図である。
【図２１】  図１８に示す従来のＤＲＡＭが備えるビット線リセット信号発生回路の構成を示す回路図である。
【図２２】  図１８に示す従来のＤＲＡＭにおける読出し動作を説明するための波形図である。
【図２３】  図１８に示す従来のＤＲＡＭにおける読出し動作を説明するための波形図である。
【符号の説明】  ＬＥＸ、ＬＥＺ…ラッチイネーブル信号
ＢＲＲＺ、ＢＲＲ０Ｚ、ＢＲＲ１Ｚ…ビット線リセット制御信号
ＢＲＳＸ、ＢＲＳ０Ｘ、ＢＲＳ１Ｘ…ビット線リセット信号
ＢＬＴ０Ｘ、ＢＬＴ１Ｘ…ビット線トランスファゲート駆動信号
ＢＬ０Ｘ、ＢＬ０Ｚ、ＢＬ１Ｘ、ＢＬ１Ｚ…ビット線
ＧＤＢＸ、ＧＤＢＺ…データバス
ＣＬＳＺ…コラム選択信号
ＴＥＳＺ…試験モード設定信号
ＷＬＴＺ…切替信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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