(57)【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
前記半導体装置は、
半導体基板と、
前記半導体基板上の素子分離領域と、
前記半導体基板上に設けられ、前記素子分離領域によって互いに分離された第１活性領域および第２活性領域と、
第１活性領域上から第２活性領域上へ前記素子分離領域上を経由して設けられたライン状電極と、
第１活性領域上の第１ゲート絶縁膜、この第１ゲート絶縁膜上の前記ライン状電極で構成される第１ゲート電極、及び第１活性領域上の第１ソース・ドレイン領域を有する第１電界効果トランジスタと、
第２活性領域上の第２ゲート絶縁膜、この第２ゲート絶縁膜上の前記ライン状電極で構成される第２ゲート電極、及び第２活性領域上の第２ソース・ドレイン領域を有する第２電界効果トランジスタとを有し、
前記ライン状電極は、第１活性領域上の部分と第２活性領域上の部分が互いに異なる材料で形成され、且つ
前記素子分離領域上に、該ライン状電極のゲート長方向の幅全体にわたって、該ライン状電極の基板に垂直方向の厚みＴが第１及び第２活性領域上の該ライン状電極の厚みＴより薄い拡散抑制領域を有し、
素子分離領域と、この素子分離領域によって互いに分離された第１活性領域および第２活性領域とを有する半導体基板を用意する工程と、
前記半導体基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上に第１多結晶シリコン膜を形成する工程と、
前記素子分離領域上の第１多結晶シリコン膜に、該素子分離領域もしくは前記絶縁膜に達し且つ後に形成されるライン状電極のゲート長方向の全幅にわたる溝を形成する工程と、
前記溝の底面全体を覆うように、第１多結晶シリコン膜より薄い第２多結晶シリコン膜を形成する工程と、
前記溝を埋め込むように第２多結晶シリコン膜上にマスク用の絶縁膜を形成する工程と、
前記マスク用絶縁膜と第１及び第２多結晶シリコン膜を加工してゲートパターンを形成する工程と、
第１及び第２活性領域上にソース・ドレイン領域を形成する工程と、
前記ゲートパターンを埋め込むように層間絶縁膜を形成する工程と、
前記マスク用絶縁膜が露出するまで層間絶縁膜を除去し、続いて該マスク用絶縁膜を除去して多結晶シリコン膜を露出させる工程と、
シリサイド化用の金属を全面に形成し、熱処理を行って第１及び第２多結晶シリコン膜をシリサイド化し、第１シリサイドを形成する工程と、
一方の活性領域と前記溝を覆うマスクを形成し、次いで前記金属と同種の金属を全面に形成し、その後に熱処理を行って第１シリサイドと組成比の異なる第２シリサイドを他方の活性領域に形成し、第１シリサイドの部分と第２シリサイドの部分を有するライン状電極を形成する工程を有する半導体装置の製造方法。
【請求項２】
半導体装置の製造方法であって、
前記半導体装置は、
半導体基板と、
前記半導体基板上の素子分離領域と、
前記半導体基板上に設けられ、前記素子分離領域によって互いに分離された第１活性領域および第２活性領域と、
第１活性領域上から第２活性領域上へ前記素子分離領域上を経由して設けられたライン状電極と、
第１活性領域上の第１ゲート絶縁膜、この第１ゲート絶縁膜上の前記ライン状電極で構成される第１ゲート電極、及び第１活性領域上の第１ソース・ドレイン領域を有する第１電界効果トランジスタと、
第２活性領域上の第２ゲート絶縁膜、この第２ゲート絶縁膜上の前記ライン状電極で構成される第２ゲート電極、及び第２活性領域上の第２ソース・ドレイン領域を有する第２電界効果トランジスタとを有し、
前記ライン状電極は、第１活性領域上の部分と第２活性領域上の部分が互いに異なる材料で形成され、且つ
前記素子分離領域上に、該ライン状電極のゲート長方向の幅全体にわたって、該ライン状電極の基板に垂直方向の厚みＴが第１及び第２活性領域上の該ライン状電極の厚みＴより薄い拡散抑制領域を有し、
素子分離領域と、この素子分離領域によって互いに分離された第１活性領域および第２活性領域とを有する半導体基板を用意する工程と、
前記半導体基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上に第１多結晶シリコン膜を形成する工程と、
前記素子分離領域上の第１多結晶シリコン膜に、該素子分離領域もしくは前記絶縁膜に達し且つ後に形成されるライン状電極のゲート長方向の全幅にわたる溝を形成する工程と、
前記溝の底面全体を覆うように、第１多結晶シリコン膜より薄い第２多結晶シリコン膜を形成する工程と、
前記溝を埋め込むように第２多結晶シリコン膜上にマスク用の絶縁膜を形成する工程と、
一方の活性領域と前記溝とを含む領域以外の領域の前記マスク用絶縁膜を除去する工程と、
前記マスク用絶縁膜を除去した領域では第１及び第２多結晶シリコン膜を加工して、除去していない領域では前記マスク用絶縁膜と第１及び第２多結晶シリコン膜を加工して、ゲートパターンを形成する工程と、
第１及び第２活性領域上にソース・ドレイン領域を形成する工程と、
サリサイド技術により、前記ソース・ドレイン領域上にシリサイド層を形成すると同時に、前記マスク用絶縁膜が除去された領域のゲートパターン上にシリサイド層を形成する工程と、
前記ゲートパターンを埋め込むように層間絶縁膜を形成する工程と、
前記マスク用絶縁膜が露出するまで層間絶縁膜を除去し、続いて該マスク用絶縁膜を除去して第２多結晶シリコン膜を露出させる工程と、
前記シリサイド層を形成した側の活性領域と前記溝とを覆うマスクを形成し、次いでシリサイド化用の金属を全面に形成し、その後に熱処理を行って前記金属と接する第２多結晶シリコン及びその下の第１多結晶シリコンをシリサイド化し、このシリサイド化により得られたシリサイドの部分と前記シリサイド層が上部に形成された多結晶シリコンの部分とを有するライン状電極を形成する工程を有する半導体装置の製造方法。
【請求項３】
半導体装置の製造方法であって、
前記半導体装置は、
半導体基板と、
前記半導体基板上の素子分離領域と、
前記半導体基板上に設けられ、前記素子分離領域によって互いに分離された第１活性領域および第２活性領域と、
第１活性領域上から第２活性領域上へ前記素子分離領域上を経由して設けられたライン状電極と、
第１活性領域上の第１ゲート絶縁膜、この第１ゲート絶縁膜上の前記ライン状電極で構成される第１ゲート電極、及び第１活性領域上の第１ソース・ドレイン領域を有する第１電界効果トランジスタと、
第２活性領域上の第２ゲート絶縁膜、この第２ゲート絶縁膜上の前記ライン状電極で構成される第２ゲート電極、及び第２活性領域上の第２ソース・ドレイン領域を有する第２電界効果トランジスタとを有し、
前記ライン状電極は、第１活性領域上の部分と第２活性領域上の部分が互いに異なる材料で形成され、且つ
前記素子分離領域上に、該ライン状電極のゲート長方向の幅全体にわたって、該ライン状電極の基板に垂直方向の厚みＴが第１及び第２活性領域上の該ライン状電極の厚みＴより薄い拡散抑制領域を有し、
素子分離領域と、この素子分離領域によって互いに分離された第１活性領域および第２活性領域とを有する半導体基板を用意する工程と、
少なくとも一方の活性領域上に第１絶縁膜を形成する工程と、
第１多結晶シリコン膜を全面に形成する工程と、
少なくとも前記一方の活性領域上の第１多結晶シリコン膜上に第１マスクを形成し、この第１マスクを形成していない領域上の第１多結晶シリコンを除去して他方の活性領域の表面を露出させる工程と、
第２絶縁膜を全面に形成する工程と、
第２多結晶シリコン膜を全面に形成する工程と、
他方の活性領域上の第２多結晶シリコン膜上に第２マスクを形成し、この第２マスクと第１マスクを用いて、これらマスクに覆われていない領域の第２多結晶シリコン膜および第２絶縁膜を除去して、前記素子分離領域上に、この素子分離領域に達し且つ後に形成されるライン状電極のゲート長方向の全幅にわたる溝を形成する工程と、
前記溝の底面全体を覆うように、第１及び第２多結晶シリコン膜より薄い第３多結晶シリコン膜を形成する工程と、
前記溝を埋め込むように第３多結晶シリコン膜上にマスク用の絶縁膜を形成する工程と、
他方の活性領域と前記溝とを含む領域以外の領域の前記マスク用絶縁膜を除去する工程と、
前記マスク用絶縁膜を除去した領域では第１及び第３多結晶シリコン膜を加工して、除去していない領域では前記マスク用絶縁膜と第２及び第３多結晶シリコン膜を加工して、ゲートパターンを形成する工程と、
第１及び第２活性領域上にソース・ドレイン領域を形成する工程と、
サリサイド技術により、前記ソース・ドレイン領域上にシリサイド層を形成すると同時に、前記マスク用絶縁膜が除去された領域のゲートパターン上にシリサイド層を形成する工程と、
前記ゲートパターンを埋め込むように層間絶縁膜を形成する工程と、
前記マスク用絶縁膜が露出するまで層間絶縁膜を除去し、続いて該マスク用絶縁膜を除去して多結晶シリコン膜を露出させる工程と、
前記シリサイド層を形成した側の活性領域と前記溝を覆うマスクを形成し、次いでシリサイド化用の金属を全面に形成し、その後に熱処理を行って前記金属と接する第３多結晶シリコン及びその下の第２多結晶シリコンをシリサイド化し、このシリサイド化により得られたシリサイドの部分と前記シリサイド層を上部に有する多結晶シリコンの部分とを有するライン状電極を形成する工程を有する半導体装置の製造方法。
【請求項４】
前記ソース・ドレイン領域を形成した後、前記溝内の前記絶縁膜を除去する工程をさらに有し、
前記ゲートパターン上に前記シリサイド層を形成する工程において、前記溝内の前記多結晶シリコン表面層をシリサイド化する請求項２又は３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にゲート電極が金属シリサイドで形成されたＭＯＳ型電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）を備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発において、ゲート電極の空乏化による駆動電流の劣化が問題となっている。そのため、駆動能力の向上を目的として、従来の多結晶シリコンに代えて金属系材料を用いる技術、いわゆるメタルゲート技術が検討されている。【０００３】
一方、トランジスタの微細化に伴い、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そのため、消費電力の低減を目的として、ゲート絶縁膜に高誘電率材料（Ｈｉｇｈ−ｋ材料）を用いて物理膜厚を厚くすることでゲートリーク電流を低減することが検討されている。【０００４】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、（１）メタルゲート電極を形成する際に、ゲート絶縁膜の劣化を引き起こさないこと、（２）Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能であることが必要である。【０００５】
ＣＭＯＳトランジスタで±０．５ｅＶ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いることが求められる。【０００６】
これらを実現する手段として、Ｎ型ＭＯＳＦＥＴのゲート電極およびＰ型ＭＯＳＦＥＴのゲート電極にそれぞれ最適な仕事関数を持った金属あるいは合金を用い、作り分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。【０００７】
例えば、非特許文献１（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００２，ｐ．３５９）には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶでありこの二つの電極間で０．８ｅＶの仕事関数変調が可能であると述べられている。【０００８】
しかしながら、デュアルメタルゲート技術は、異なる仕事関数を持った異種の金属あるいは合金からなるメタル層を基板上に作り分ける必要があるため、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのいずれか一方のゲート絶縁膜上に堆積されたメタル層をエッチング除去するプロセスが行われ、そのエッチング除去の際にゲート絶縁膜の品質が劣化し、結果、素子の特性や信頼性が損なわれるといった問題がある。【０００９】
一方、多結晶シリコンの電極パターンをＮｉで完全にシリサイド化して得られるシリサイドゲート電極に関する技術が提案されている。この技術では、ＣＭＯＳのソース・ドレイン拡散領域の不純物活性化のための高温熱処理を行った後に、多結晶シリコンの電極パターンをサリサイドプロセスによってシリサイド化をすることができる。このため、従来のＣＭＯＳプロセスと整合性が高く、また、デュアルメタルゲート技術のようにゲート絶縁膜上に堆積した膜をエッチング除去する必要がないためゲート絶縁膜へのダメージを防止できる。【００１０】
特に、非特許文献２（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００４，ｐ．９１）には、ゲート絶縁膜としてＨｆＳｉＯＮ高誘電率膜を用い、ゲート電極に完全にシリサイド化されたＮｉシリサイド電極を用いたＭＯＳＦＥＴにおいて、結晶相の形成を利用してＮｉシリサイドの組成比を制御することにより、トランジスタの広範囲な実効仕事関数の制御が可能であることが開示されている。そして、Ｎｉ３Ｓｉ相、ＮｉＳｉ相およびＮｉＳｉ２相の形成を利用して、±０．３ＶのＶｔｈを実現可能であることが記載されている。【００１１】
しかしながら、このような技術であっても、デュアルメタルゲート技術が有する次の問題を依然有している。すなわち、デュアルメタルゲート技術は、Ｎ型ＭＯＳＦＥＴのゲート電極とＰ型ＭＯＳＦＥＴのゲート電極が１ラインの電極からなる構造において、両ゲート電極の境界部分にて構成材料の拡散が生じやすく、この拡散の程度が大きくなると、材料の組成が変化して所望の仕事関数が得られなくなり、動作特性の制御が困難となる。特許文献１（特開２００４−２２１２２６号公報）には、この問題を解決するための方法が記載されているが、より優れた拡散防止技術が求められている。
【発明の開示】
【００１２】
本発明の目的は、上記問題に鑑み、高性能で信頼性に優れた半導体装置およびその製造方法を提供することにある。
【００１３】
本発明によれば、以下の半導体装置およびその製造方法が提供される。
【００１４】
（１）半導体基板と、
前記半導体基板上の素子分離領域と、
前記半導体基板上に設けられ、前記素子分離領域によって互いに分離された第１活性領域および第２活性領域と、
第１活性領域上から第２活性領域上へ前記素子分離領域上を経由して設けられたライン状電極と、
第１活性領域上の第１ゲート絶縁膜、この第１ゲート絶縁膜上の前記ライン状電極で構成される第１ゲート電極、及び第１活性領域上の第１ソース・ドレイン領域を有する第１電界効果トランジスタと、
第２活性領域上の第２ゲート絶縁膜、この第２ゲート絶縁膜上の前記ライン状電極で構成される第２ゲート電極、及び第２活性領域上の第２ソース・ドレイン領域を有する第２電界効果トランジスタとを有し、
前記ライン状電極は、第１活性領域上の部分と第２活性領域上の部分が互いに異なる材料で形成され、且つ
前記素子分離領域上に、該ライン状電極のゲート長方向の幅全体にわたって、該ライン状電極の基板に垂直方向の厚みＴが第１及び第２活性領域上の該ライン状電極の厚みＴより薄い拡散抑制領域を有する半導体装置。
【００１５】
（２）前記拡散抑制領域の前記ライン状電極の厚みをＴｒ、第１活性領域上の前記ライン状電極の厚みをＴｇ１、第２活性領域上の前記ライン状電極の厚みをＴｇ２と表すとき、Ｔｒ／Ｔｇ１＜０．４、且つＴｒ／Ｔｇ２＜０．４を満たす１項又は２項に記載の半導体装置。
【００１６】
（３）前記拡散抑制領域の前記ライン状電極の厚みＴｒが１０ｎｍ以上３０ｎｍ以下である１項又は２項に記載の半導体装置。
【００１７】
（４）前記拡散抑制領域のゲート長方向に垂直方向の幅が１０ｎｍ以上３０ｎｍ以下である１項〜３項のいずれかに記載の半導体装置。
【００１８】
（５）第１及び第２ゲート絶縁膜が高誘電率絶縁膜を含み、
第１及び第２活性領域上の前記ライン状電極がシリサイドで形成されている１項〜４項のいずれかに記載の半導体装置。
【００１９】
（６）第１及び第２ゲート絶縁膜が高誘電率絶縁膜を含み、
第１活性領域であるＮ型活性領域上の前記ライン状電極がＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）で表される組成を持つシリサイドで形成され、
第２活性領域であるＰ型活性領域上の前記ライン状電極がＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）で表される組成を持つシリサイドで形成されている５項に記載の半導体装置。
【００２０】
（７）第１活性領域上の前記ライン状電極がＮｉ３Ｓｉ相を主成分とするシリサイドで形成され、第２活性領域上の前記ライン状電極がＮｉＳｉ相もしくはＮｉＳｉ２相を主成分とするシリサイドで形成されている６項に記載の半導体装置。
【００２１】
（８）第１及び第２ゲート絶縁膜が高誘電率絶縁膜を含み、
第１活性領域であるＮ型活性領域上の前記ライン状電極がシリサイドで形成され、
第２活性領域であるＰ型活性領域上の前記ライン状電極は、少なくともゲート絶縁膜と接する下部が少なくとも多結晶シリコンで形成されている１項〜４項のいずれかに記載の半導体装置。
【００２２】
（９）第１電界効果トランジスタと第２電界効果トランジスタがＣＭＯＳを構成する１項〜８項のいずれかに記載の半導体装置。
【００２３】
（１０）第１活性領域であるＮ型活性領域上の前記ライン状電極は、少なくともゲート絶縁膜と接する下部が少なくとも多結晶シリコンで形成され、
第２ゲート絶縁膜が高誘電率絶縁膜を含み、
第２活性領域であるＰ型活性領域上の前記ライン状電極はシリサイドで形成されている１項〜４項のいずれかに記載の半導体装置。
【００２４】
（１１）第２活性領域上の第２電界効果トランジスタがＤＲＡＭセル領域のトランジスタを構成し、第１活性領域上の第１電界効果トランジスタが他の領域のトランジスタを構成している１０項に記載の半導体装置。
【００２５】
（１２）前記高誘電率絶縁膜を含むゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜と、ゲート電極に接する該高誘電率絶縁膜との積層構造を有する５項〜１１項に記載の半導体装置。
【００２６】
（１３）前記高誘電率絶縁膜がハフニウムを含有する５項〜１２項に記載の半導体装置。
【００２７】
（１４）１項に記載の半導体装置の製造方法であって、
素子分離領域と、この素子分離領域によって互いに分離された第１活性領域および第２活性領域とを有する半導体基板を用意する工程と、
前記半導体基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上に第１多結晶シリコン膜を形成する工程と、
前記素子分離領域上の第１多結晶シリコン膜に、該素子分離領域もしくは前記絶縁膜に達し且つ後に形成されるライン状電極のゲート長方向の全幅にわたる溝を形成する工程と、
前記溝の底面全体を覆うように、第１多結晶シリコン膜より薄い第２多結晶シリコン膜を形成する工程と、
前記溝を埋め込むように第２多結晶シリコン膜上にマスク用の絶縁膜を形成する工程と、
前記マスク用絶縁膜と第１及び第２多結晶シリコン膜を加工してゲートパターンを形成する工程と、
第１及び第２活性領域上にソース・ドレイン領域を形成する工程と、
前記ゲートパターンを埋め込むように層間絶縁膜を形成する工程と、
前記マスク用絶縁膜が露出するまで層間絶縁膜を除去し、続いて該マスク用絶縁膜を除去して多結晶シリコン膜を露出させる工程と、
シリサイド化用の金属を全面に形成し、熱処理を行って第１及び第２多結晶シリコン膜をシリサイド化し、第１シリサイドを形成する工程と、
一方の活性領域と前記溝を覆うマスクを形成し、次いで前記金属と同種の金属を全面に形成し、その後に熱処理を行って第１シリサイドと組成比の異なる第２シリサイドを他方の活性領域に形成し、第１シリサイドの部分と第２シリサイドの部分を有するライン状電極を形成する工程を有する半導体装置の製造方法。
【００２８】
（１５）１項に記載の半導体装置の製造方法であって、
素子分離領域と、この素子分離領域によって互いに分離された第１活性領域および第２活性領域とを有する半導体基板を用意する工程と、
前記半導体基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上に第１多結晶シリコン膜を形成する工程と、
前記素子分離領域上の第１多結晶シリコン膜に、該素子分離領域もしくは前記絶縁膜に達し且つ後に形成されるライン状電極のゲート長方向の全幅にわたる溝を形成する工程と、
前記溝の底面全体を覆うように、第１多結晶シリコン膜より薄い第２多結晶シリコン膜を形成する工程と、
前記溝を埋め込むように第２多結晶シリコン膜上にマスク用の絶縁膜を形成する工程と、
一方の活性領域と前記溝とを含む領域以外の領域の前記マスク用絶縁膜を除去する工程と、
前記マスク用絶縁膜を除去した領域では第１及び第２多結晶シリコン膜を加工して、除去していない領域では前記マスク用絶縁膜と第１及び第２多結晶シリコン膜を加工して、ゲートパターンを形成する工程と、
第１及び第２活性領域上にソース・ドレイン領域を形成する工程と、
サリサイド技術により、前記ソース・ドレイン領域上にシリサイド層を形成すると同時に、前記マスク用絶縁膜が除去された領域のゲートパターン上にシリサイド層を形成する工程と、
前記ゲートパターンを埋め込むように層間絶縁膜を形成する工程と、
前記マスク用絶縁膜が露出するまで層間絶縁膜を除去し、続いて該マスク用絶縁膜を除去して第２多結晶シリコン膜を露出させる工程と、
前記シリサイド層を形成した側の活性領域と前記溝とを覆うマスクを形成し、次いでシリサイド化用の金属を全面に形成し、その後に熱処理を行って前記金属と接する第２多結晶シリコン及びその下の第１多結晶シリコンをシリサイド化し、このシリサイド化により得られたシリサイドの部分と前記シリサイド層が上部に形成された多結晶シリコンの部分とを有するライン状電極を形成する工程を有する半導体装置の製造方法。
【００２９】
（１６）１項に記載の半導体装置の製造方法であって、
素子分離領域と、この素子分離領域によって互いに分離された第１活性領域および第２活性領域とを有する半導体基板を用意する工程と、
少なくとも一方の活性領域上に第１絶縁膜を形成する工程と、
第１多結晶シリコン膜を全面に形成する工程と、
少なくとも前記一方の活性領域上の第１多結晶シリコン膜上に第１マスクを形成し、この第１マスクを形成していない領域上の第１多結晶シリコンを除去して他方の活性領域の表面を露出させる工程と、
第２絶縁膜を全面に形成する工程と、
第２多結晶シリコン膜を全面に形成する工程と、
他方の活性領域上の第２多結晶シリコン膜上に第２マスクを形成し、この第２マスクと第１マスクを用いて、これらマスクに覆われていない領域の第２多結晶シリコン膜および第２絶縁膜を除去して、前記素子分離領域上に、この素子分離領域に達し且つ後に形成されるライン状電極のゲート長方向の全幅にわたる溝を形成する工程と、
前記溝の底面全体を覆うように、第１及び第２多結晶シリコン膜より薄い第３多結晶シリコン膜を形成する工程と、
前記溝を埋め込むように第３多結晶シリコン膜上にマスク用の絶縁膜を形成する工程と、
他方の活性領域と前記溝とを含む領域以外の領域の前記マスク用絶縁膜を除去する工程と、
前記マスク用絶縁膜を除去した領域では第１及び第３多結晶シリコン膜を加工して、除去していない領域では前記マスク用絶縁膜と第２及び第３多結晶シリコン膜を加工して、ゲートパターンを形成する工程と、
第１及び第２活性領域上にソース・ドレイン領域を形成する工程と、
サリサイド技術により、前記ソース・ドレイン領域上にシリサイド層を形成すると同時に、前記マスク用絶縁膜が除去された領域のゲートパターン上にシリサイド層を形成する工程と、
前記ゲートパターンを埋め込むように層間絶縁膜を形成する工程と、
前記マスク用絶縁膜が露出するまで層間絶縁膜を除去し、続いて該マスク用絶縁膜を除去して多結晶シリコン膜を露出させる工程と、
前記シリサイド層を形成した側の活性領域と前記溝を覆うマスクを形成し、次いでシリサイド化用の金属を全面に形成し、その後に熱処理を行って前記金属と接する第３多結晶シリコン及びその下の第２多結晶シリコンをシリサイド化し、このシリサイド化により得られたシリサイドの部分と前記シリサイド層を上部に有する多結晶シリコンの部分とを有するライン状電極を形成する工程を有する半導体装置の製造方法。
【００３０】
（１７）ソース・ドレイン領域を形成した後、前記溝内の絶縁膜を除去する工程をさらに有し、
前記ゲートパターン上にシリサイド層を形成する工程において、前記溝内の多結晶シリコン表面層をシリサイド化する１５項又は１６項に記載の半導体装置の製造方法。
【００３１】
本明細書において、ゲート電極の「実効仕事関数」とは、一般にＣＶ測定によるフラットバンド電圧より求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
【００３２】
また、本明細書において、「ＭＯＳ」（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とは、導電体、絶縁体、半導体の積層構造を意味し、導電体が金属単体、絶縁体が二酸化ケイ素に限定されるものではない。
【００３３】
本発明によれば、高性能で信頼性に優れた半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３４】
【図１ａ】本発明の半導体装置の構造を説明するための平面図である。
【図１ｂ】本発明の半導体装置の構造を説明するための断面図である。
【図１ｃ】本発明の半導体装置の構造を説明するための断面図である。
【図２ａ】本発明の効果を説明するための模式的部分断面図である。
【図２ｂ】従来技術の問題を説明するための模式的部分断面図である。
【図３ａ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｂ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｃ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｄ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｅ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｆ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｇ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｈ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｉ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｊ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｋ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｌ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｍ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｎ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｏ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｐ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｑ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｒ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｓ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｔ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｕ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図３ｖ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ａ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｂ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｃ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｄ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｅ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｆ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｇ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｈ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｉ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｊ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｋ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｌ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図４ｍ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図５ａ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図５ｂ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図５ｃ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図５ｄ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図６ａ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図６ｂ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図６ｃ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図６ｄ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図６ｅ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図６ｆ】本発明の半導体装置の製造方法を説明するための工程断面図である。
【発明を実施するための最良の形態】
【００３５】
本発明は、しきい値電圧が互いに異なる電界効果トランジスタ（以下「ＦＥＴ」）を備え、これらのＦＥＴがそれぞれのゲート電極として１ラインの電極（以下「ライン状電極」）を共有している半導体装置に好適である。特に、Ｐチャネル型ＦＥＴ（以下「ＰＭＯＳ」）及びＮチャネル型ＦＥＴ（以下「ＮＭＯＳ」）を備え、これらのＦＥＴがそれぞれのゲート電極としてライン状電極を共有する半導体装置に好適である。このような半導体装置は、ＦＥＴ間で互いに異なる材料（異なる種類または異なる組成比の材料）で形成されたゲート電極を有し、すなわち、一方のＦＥＴのゲート材料からなる部分と、この材料と異なる他方のゲート材料からなる部分をもつライン状電極を有している。これらのゲート部分の境界領域は素子分離領域上に配置されている。仕事関数の異なる異種または組成比の異なる材料をゲート電極に用いることにより、互いに異なるしきい値電圧を持つＦＥＴを形成することができる。【００３６】
図１ａ、図１ｂ及び図１ｃに、本発明に係る半導体装置の一実施形態の概略構成図を示す。図１ａは平面図、図１ｂは図１ａのＣ１−Ｃ２線断面図、図１ｃは図１ａのＡ１−Ａ２線及びＢ１−Ｂ１線断面図を示す。図中の１はシリコン基板、１ａはＰ型活性領域、１ｂはＮ型活性領域、２は素子分離領域、３はゲート絶縁膜、７はゲート側壁、８は層間絶縁膜、１００はライン状電極、１００ａ及び１００ｂはゲート電極、１００ｒは拡散抑制領域を示す。ソース・ドレイン領域は省略している。【００３７】
これらの図に示されるように、ライン状電極１００は、Ｐ型活性領域１ａ上からＮ型活性領域１ｂ上へ素子分離領域２上を経由して設けられ、素子分離領域２上に厚みの薄い拡散抑制領域１００ｒを有している。このライン状電極１００のＰ型活性領域１ａ上の部分はＮＭＯＳのゲート電極１００ａを構成し、Ｎ型活性領域１ｂ上の部分はＰＭＯＳのゲート電極１００ｂを構成している。これらのゲート電極は、互いに仕事関数の異なる異種または組成比の異なる材料で形成され、ＮＭＯＳとＰＭＯＳは互いに異なるしきい値電圧に制御されている。【００３８】
本発明によれば、互いに異なる材料で形成されたゲート電極同士の境界部分に厚みの薄い拡散抑制領域を設けているため、この境界部分におけるゲート材料の拡散を素子分離領域内に留めることができ、結果、所望のしきい値電圧に制御された高性能の半導体装置を提供できる。【００３９】
本発明の主な特徴である拡散抑制領域は、基板に垂直方向の厚みＴｒが、Ｐ型活性領域上のライン状電極（ＮＭＯＳのゲート電極１００ａ）の厚みＴｇ１及びＮ型活性領域上のライン状電極（ＰＭＯＳのゲート電極１００ｂ）の厚みＴｇ２より薄い領域であり、十分な拡散抑制効果を得る点から、Ｔｒ／Ｔｇ１＜０．４、且つＴｒ／Ｔｇ２＜０．４を満たすことが好ましい。成膜精度および導電性を確保する観点から厚みＴｒは１０ｎｍ以上であることが好ましく、１５ｎｍ以上がより好ましい。より十分な拡散抑制効果を得る点から厚みＴｒは３０ｎｍ以下が好ましく、２５ｎｍ以下がより好ましい。【００４０】
上記の厚みＴｒを持つ拡散抑制領域の、ゲート長方向に垂直方向（Ｃ１−Ｃ２線方向）の幅Ｗｒは、十分な拡散抑制効果を得る点から１０ｎｍ以上が好ましく、１５ｎｍ以上がより好ましい。また幅Ｗｒは、導電性の確保および高密度化の観点から３０ｎｍ以下が好ましく、２５ｎｍ以下がより好ましい。【００４１】
上記の拡散抑制領域は、ライン状電極の製造工程において、一方の活性領域側のゲート材料が他方の活性領域側へ拡散抑制領域からはみ出した部分が素子分離領域上にとどまるように配置することが好ましい。拡散抑制領域の配置は、拡散抑制領域による拡散抑制効果の程度に応じて適宜設定することができるが、上記の観点から、拡散抑制領域のゲート長方向に垂直方向の端部と素子分離領域の端部との間隔（マージン）Ｍを少なくとも３０ｎｍ以上に設定することが好ましく、４０ｎｍ以上がより好ましい。ゲート材料が一方の活性領域側から他方の活性領域側へ一方向にはみ出す場合は、はみ出す側の間隔Ｍを上記範囲に設定することが好ましく、他方の間隔Ｍは製造時の位置合わせ精度に応じて適宜設定することができる。両ゲート材料が相互拡散して拡散抑制領域の両側に相互にはみ出し、両ゲート材料の混合領域が拡散抑制領域の両側に形成される場合は、拡散抑制領域の両側の間隔Ｍを上記範囲に設定することが好ましい。この間隔Ｍは、素子分離領域のゲート長方向に垂直方向の幅Ｗｉを狭くして高密度化を図る観点から、１００ｎｍ以下が好ましく、８０ｎｍ以下がより好ましく、７０ｎｍ以下が特に好ましい。【００４２】
図２ａ及び図２ｂに、それぞれ、ゲート材料としてＮｉＳｉ及びＮｉ３Ｓｉを用いた本発明及び従来技術の素子構造のＣ１−Ｃ２線に沿った模式的部分断面図を示す。これらの図には、ＰＭＯＳ領域側のＮｉ３Ｓｉがその形成工程（後述のシリサイド化工程）においてＮＭＯＳ領域側のＮｉＳｉ内へはみ出した状態が示されている。なお、図中の１１０は絶縁部、１７はマスクを示す。【００４３】
拡散抑制領域を設けることによって、一方の領域側から他方の領域側へのはみ出し幅が低減され、図２ａに示すように、はみ出し部を素子分離領域内に留まらせることができる。一方、拡散抑制領域を設けないと、図２ｂに示すように、ＰＭＯＳ領域側のＮｉ３ＳｉがＮＭＯＳ領域上まで拡散、浸入し、ＮＭＯＳのしきい値が変動し、所定の動作特性が得られなくなる。【００４４】
上述の本発明は、例えば次のデバイス構造に好適である。【００４５】
（ａ）ＰＭＯＳのゲート絶縁膜およびＮＭＯＳのゲート絶縁膜が高誘電率絶縁膜を含み、ＰＭＯＳのゲート電極およびＮＭＯＳのゲート電極がシリサイドで形成されている形態。このとき、ＰＭＯＳのゲート電極のシリサイドとＮＭＯＳのゲート電極のシリサイドは、異なる材料、または同種の元素で構成され組成比が異なる材料で形成されている。【００４６】
（ｂ）ＰＭＯＳのゲート絶縁膜およびＮＭＯＳのゲート絶縁膜が高誘電率絶縁膜を含み、ＰＭＯＳのゲート電極がシリサイドで形成され、ＮＭＯＳのゲート電極が多結晶シリコンで形成されている形態。このとき、ＮＭＯＳのゲート電極の多結晶シリコン層上にシリサイド層を有していてもよい。また、このＮＭＯＳのゲート電極は、多結晶シリコン層の下地層として非結晶シリコン層（アモルファスシリコン層）を有していてもよい。【００４７】
（ｃ）ＰＭＯＳのゲート絶縁膜がシリコン酸化膜もしくはシリコン酸窒化膜またはこれらの積層膜で形成され、ＰＭＯＳのゲート電極が多結晶シリコンで形成され、ＮＭＯＳのゲート絶縁膜が好ましくは高誘電率絶縁膜を含み、ＮＭＯＳのゲート電極がシリサイドで形成されている形態。このとき、ＰＭＯＳのゲート電極の多結晶シリコン層上にシリサイド層を有していてもよい。また、このＰＭＯＳのゲート電極は、多結晶シリコン層の下地層として非結晶シリコン層（アモルファスシリコン層）を有していてもよい。【００４８】
上記形態（ａ）及び（ｂ）はＣＭＯＳ構造に特に好適である。上記形態（ｃ）は、ＮＭＯＳがＤＲＡＭセル領域のＦＥＴを構成し、ＰＭＯＳが他の領域、例えばＤＲＡＭ周辺回路やロジック回路のＦＥＴを構成する構造に特に好適である。【００４９】
本発明におけるゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜とシリコン酸窒化膜との積層膜、高誘電率絶縁膜、シリコン酸化膜もしくはシリコン酸窒化膜とその上に積層された高誘電率絶縁膜とを含む積層膜を挙げることができる。リーク電流の抑制による待機電力の低減、物理膜厚の確保による信頼性の向上、シリサイド電極との組み合わせによるしきい値電圧の制御の点から、少なくとも一方のＦＥＴに高誘電率絶縁膜またはこれを含む積層膜を用いることが好ましい。【００５０】
高誘電率絶縁膜は、二酸化シリコン（ＳｉＯ２）の比誘電率（３．９）より大きな比誘電率をもつ材料からなり、その材料としては、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、信頼性が向上する点から、窒素が導入されたものが好ましい。高誘電率材料中の金属元素としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ハフニウム（Ｈｆ）またはジルコニウム（Ｚｒ）が好ましく、Ｈｆが特に好ましい。このような高誘電体率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましく、ＨｆＳｉＯＮが特に好ましい。【００５１】
高誘電率絶縁膜は、ゲート電極と接するように設けられることが好ましい。ゲート電極とこれに接する高誘電率絶縁膜との組み合わせにより、トランジスタのしきい値電圧を広範囲に制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板界面にシリコン酸化膜もしくはシリコン酸窒化膜を設けてもよい。【００５２】
高誘電率絶縁膜は、膜中の金属元素Ｍｉ（例えばＨｆ）とＳｉとの原子数比Ｍｉ／（Ｍｉ＋Ｓｉ）が０．３以上０．７以下であることが好ましい。この比が０．３以上であるとデバイス動作時に高誘電率絶縁膜中を流れるリーク電流を効果的に抑えることができ、消費電力をより十分に低減することができる。一方、この比が０．７以下であると、高誘電率絶縁膜の耐熱性を確保でき、デバイスの製造プロセス中における高誘電率絶縁膜の結晶化が抑えられ、ゲート絶縁膜としての性能劣化を抑えることができる。【００５３】
本発明の半導体装置は、少なくとも一方のＦＥＴのゲート電極が、しきい値電圧の制御や導電性向上の観点から、シリサイドで形成されている。ゲート電極内の空乏化を防止し、駆動性能を向上する点から、ゲート絶縁膜に接する領域を含む全体がシリサイドで形成されていることが好ましい。【００５４】
ゲート電極を構成するシリサイドの金属は、サリサイド技術によりシリサイドを形成し得る金属を用いることができ、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、バナジウム（Ｖ）が挙げられる。これらの中でもＮｉが好ましい。Ｎｉは、比較的低温（３５０〜５００℃の範囲）で、ゲート電極全体を完全にシリサイド化できる。そのため、ソース・ドレイン領域のコンタクト領域に形成されている金属シリサイドの抵抗値の増大を抑えることができる。また、Ｎｉは、このような温度範囲で、Ｓｉの濃度が高い結晶相とＮｉの濃度が高い結晶相の両方を形成できる。さらに、ゲート電極を形成するためのシリサイド化において自己整合的に組成が決定され、その組成が安定し、プロセスのバラツキを抑えることができる。【００５５】
ゲート電極を構成するシリサイドとして好適なニッケルシリサイドは、例えばＣＭＯＳにおけるＰＭＯＳにおいては、ＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）で表される組成を持つことが好ましく、さらに０．６＜ｘ＜０．８を満たすことがより好ましく、０．７＜ｘ＜０．８を満たすことが特に好ましい。一方、ＣＭＯＳにおけるＮＭＯＳでは、ＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）で表される組成を持つことが好ましく、さらに、０．３＜ｘ＜０．５５を満たすことがより好ましく、０．３＜ｘ＜０．３５若しくは０．４５＜ｘ＜０．５５を満たすことが特に好ましい。すなわち、ＰＭＯＳのシリサイドは、Ｎｉ３Ｓｉ相を主成分とすることが好ましく、ＮＭＯＳのシリサイドは、ＮｉＳｉ相もしくはＮｉＳｉ２相を主成分とすることが好ましい。ニッケルシリサイドの結晶相は、主として、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉに分類され、これらの混合物も形成可能である。特に、Ｎｉ３Ｓｉ相、ＮｉＳｉ相、ＮｉＳｉ２相は、自己整合的に組成が決定され容易に形成することができ、またその組成が安定し、プロセスのバラツキを抑えることができる。ＨｆＳｉＯＮ膜上のニッケルシリサイドの実効仕事関数は、Ｎｉ３Ｓｉでは約４．８ｅＶ、ＮｉＳｉでは約４．５ｅＶ、ＮｉＳｉ２では約４．４ｅＶであるため、Ｎｉ３ＳｉをＰＭＯＳに、ＮｉＳｉ又はＮｉＳｉ２をＮＭＯＳに適用することが好ましい。ニッケルシリサイドの組成は、上記のＣＭＯＳ構造の例に限られず、所望のトランジスタ特性に応じて適宜設定することができる。【００５６】
本発明は、ゲート電極の高さ（基板に垂直方向の厚み）が２００ｎｍ以下、好ましくは１５０ｎｍ以下の半導体装置に好適である。一方、十分な動作性能を確保する点から、ゲート電極の高さは８０ｎｍ以上が好ましく、１００ｎｍ以上がより好ましい。また、ゲート長は、例えば１０〜１００ｎｍの範囲に設定することができる。【００５７】
次に、本発明に係る製造方法の実施形態について図面を用いて説明する。【００５８】
製造例１
本発明の製造方法の第１の製造例について、図３ａ〜図３ｖを用いて説明する。図３ａ〜図３ｆ、図３ｇの（ｇ−１）〜図３ｖの（ｖ−１）は、図１ａのＣ１−Ｃ２線断面に対応する図であり、図３ｇの（ｇ−２）〜図３ｖの（ｖ−２）は、図１ａのＢ１−Ｂ２線断面に対応する図である。【００５９】
まず、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により形成された素子分離領域２、並びにＰ型活性領域およびＮ型活性領域を有する半導体基板１を用意する（図３ａ）。【００６０】
次に、素子分離されたシリコン基板表面にゲート絶縁膜３を形成する。本実施形態のゲート絶縁膜は、シリコン酸化膜およびＨｆＳｉＯＮ膜から形成されている。このＨｆＳｉＯＮ膜は、ゲート絶縁膜中において、Ｈｆ濃度が深さ方向（基板に垂直方向）に変化していて、ゲート電極とゲート絶縁膜との界面付近におけるＨｆの濃度が最も高く、シリコン基板側へ向かって濃度が低くなり、ＨｆＳｉＯＮ膜中の平均Ｈｆ原子数比Ｈｆ／（Ｈｆ＋Ｓｉ）が０．５である領域である。シリコン酸化膜は、ゲート絶縁膜中において、シリコン基板とゲート絶縁膜との界面付近のシリコン熱酸化膜（ＳｉＯ２膜）の領域である。このようなゲート絶縁膜は次のようにして形成することができる。まず、厚み２ｎｍのシリコン熱酸化膜を形成し、次いで厚み０．５ｎｍのハフニウム（Ｈｆ）膜をロングスロースパッタ法で堆積する。次に、酸素中で５００℃１分、続いて窒素中で８００℃３０秒の２段階の熱処理を行って、シリコン基板に接する領域にＳｉＯ２膜が残るように、Ｈｆを下地のシリコン熱酸化膜中へ固相拡散させることによりＨｆＳｉＯ膜を形成する。その後、ＮＨ３雰囲気中９００℃１０分の窒化アニールを行って厚み２ｎｍのＨｆＳｉＯＮ膜を得る。【００６１】
次に、ゲート絶縁膜上に、厚み８０ｎｍの多結晶シリコン膜１０をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する（図３ｂ）。【００６２】
次に、リソグラフィー技術を用いて所定の拡散抑制領域のサイズに対応する開口１１ａを有するレジストマスク１１を形成する（図３ｃ）。ここでは、ゲート長方向に垂直方向の開口幅Ｗｒを２０ｎｍに設定する。【００６３】
次に、レジストマスク１１を用いて異方性エッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を行って、多結晶シリコン膜１０に、下層の絶縁部（ゲート絶縁膜あるいは素子分離領域）に達する溝１１ｂを形成する（図３ｄ）。この溝１１ｂは所定の拡散抑制領域の平面サイズに対応するサイズをもつ。【００６４】
次に、この溝１１ｂの底面に露出した絶縁部を完全に覆うように、薄い多結晶シリコン膜１２を例えばスパッタ法により厚み２０ｎｍに形成する（図３ｅ）。このとき溝内の側壁に多結晶シリコン膜ができるだけ形成されない条件で行うことが望ましい。側壁に多結晶シリコン膜が形成される場合は、形成される厚みを考慮したサイズの溝を形成する。溝１１ｂの底に形成された薄い多結晶シリコン膜が拡散抑制領域１００ｒを構成する。【００６５】
次に、溝１１ｂを埋め込むように、多結晶シリコン膜１０、１２上に酸化膜からなるハードマスク１３を形成する（図３ｆ）。【００６６】
次に、シリコン基板上の積層膜（ゲート絶縁膜３、多結晶シリコン膜１０、１２、ハードマスク１３）を、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲートパターンに加工する（図３ｇ）。【００６７】
次に、ＣＶＤ法によりゲートパターンを覆うように薄いシリコン酸化膜を堆積し、その後エッチバックすることによってスペーサ１４を形成する（図３ｈ）。【００６８】
次に、ゲートパターン及びスペーサをマスクとしてイオン注入を行い、エクステンション拡散領域４を自己整合的に形成する（図３ｉ）。【００６９】
次に、ＣＶＤ法によりゲートパターン及びスペーサを覆うように厚いシリコン酸化膜を堆積し、その後エッチバックすることによってゲート側壁７を形成する（図３ｊ）。【００７０】
次に、再度イオン注入を行い、その後に活性化アニールを行ってソース・ドレイン拡散領域５を形成する（図３ｋ）。【００７１】
次に、ニッケル膜（Ｎｉ膜）をスパッタにより全面に堆積し、次いでサリサイド技術により、ゲートパターン、ゲート側壁および素子分離領域をマスクとして、ソース・ドレイン拡散領域のみにニッケルシリサイド層６を形成する（図３ｌ）。本実施形態では、このニッケルシリサイド層６として、コンタクト抵抗を最も低くすることができるニッケルモノシリサイド（ＮｉＳｉ）層を形成する。このＮｉＳｉ層の代わりにＣｏシリサイド層やＴｉシリサイド層を形成してもよい。【００７２】
次に、ＣＶＤ法によって、ゲートパターン及びゲート側壁を埋め込むように、シリコン酸化膜からなる層間絶縁膜８を形成する（図３ｍ）。次いで、この層間絶縁膜８をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術によってその表面を平坦化する（図３ｎ）。【００７３】
次に、層間絶縁膜８のエッチバックを行うとともに、ゲートパターン上層のハードマスク１３を除去して、多結晶シリコン膜１０、１２を露出させる（図３ｏ）。溝１１ｂ内にはハードマスク１３が残留する。【００７４】
次に、ゲートパターンの多結晶シリコン膜（Ｐｏｌｙ−Ｓｉ）１０、１２をシリサイド化するための金属膜１５を全面に形成する（図３ｐ）。本実施形態では、金属膜１５としてニッケル膜（Ｎｉ膜）を形成する。このＮｉ膜１５の厚みは、後のシリサイド化のための熱処理によって多結晶シリコン膜１０、１２の全体がシリサイド化され、本製造例ではモノシリサイド（ＮｉＳｉ）が形成される膜厚に設定する。【００７５】
次に、シリサイド化のための熱処理を行って、多結晶シリコン膜１０、１２の全体をシリサイド化して、モノシリサイド（ＮｉＳｉ）層１６を形成する（図３ｑ）。この熱処理は、金属膜１５の酸化を防ぐため不活性雰囲気中で行うことが好ましい。またこの熱処理は、多結晶シリコン膜１０、１２をゲート絶縁膜に達する領域までその全体をシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散領域５に形成されているシリサイド層６が高抵抗にならない温度で行う必要がある。本製造例では、ソース・ドレイン拡散領域５に形成されているシリサイド層６のシリサイドと、ゲートパターンに形成するシリサイドがともにニッケルシリサイドであるため、熱処理条件を窒素ガス雰囲気中３５０〜５００℃で１〜２０分間に設定することができ、例えば４００℃で２〜５分に設定することができる。ソース・ドレイン拡散領域５に形成されているシリサイド層６がＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容できる。【００７６】
次に、この熱処理においてシリサイド化反応しなかった余剰の金属膜１５をウェットエッチングにより除去する（図３ｒ）。金属膜１５がＮｉ膜の場合は、硫酸と過酸化水素水の混合溶液を用いることにより、ゲート電極にダメージを与えることなく容易にＮｉ膜を除去することができる。【００７７】
次に、Ｐ型活性領域（ＮＭＯＳ領域）と溝１１ｂを覆うように絶縁性材料からなるハードマスク１７を形成する（図３ｓ）。このとき、溝１１ｂはハードマスクの絶縁性材料により埋め込まれる。【００７８】
次に、ＮｉＳｉ層１６のＮ型活性領域（ＰＭＯＳ領域）部分をさらにシリサイド化してＮｉ３Ｓｉ層を形成するためにＮｉ膜１８を全面に形成する（図３ｔ）。このＮｉ膜１８の厚みは、後のシリサイド化のための熱処理によってＮｉ膜と接するＮｉＳｉ層１６のＰＭＯＳ領域部分の全体がＮｉ３Ｓｉ層に変化する膜厚に設定する。【００７９】
次に、シリサイド化のための熱処理を行って、Ｎｉ膜１８と接するＮｉＳｉ層１６のＰＭＯＳ領域部分の全体をＮｉ３Ｓｉ層１９に変化させる（図３ｕ）。この熱処理条件は、前述のシリサイド化のための熱処理と同様な条件で行うことができる。拡散抑制領域１００ｒによって、ＰＭＯＳ領域側からＮＭＯＳ領域側へのシリサイド化の進行が抑制され、Ｎｉ３Ｓｉからなるはみ出し部を素子分離領域２上に留めることができる。【００８０】
次に、この熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１８をウェットエッチングにより除去する（図３ｖ）。【００８１】
次に、層間絶縁膜を形成し、ＣＭＰにより平坦化を行った後、通常の方法に従ってコンタクト配線の形成工程を実施する。以降、通常のプロセスに従って所望の半導体装置を形成することができる。【００８２】
本製造例によれば、ＮＭＯＳのゲート電極がＮｉＳｉで形成され、ＰＭＯＳのゲート電極がＮｉ３Ｓｉで形成され、ＮＭＯＳとＰＭＯＳのゲート絶縁膜が同種の高誘電率絶縁膜で形成された半導体装置を製造することができる。【００８３】
製造例２
本発明の製造方法の第２の製造例について、図４ａ〜図４ｍを用いて説明する。図４ａの（ａ−１）〜図４ｍの（ｍ−１）は、図１ａのＣ１−Ｃ２線断面に対応する図であり、図４ａの（ａ−２）〜図４ｍの（ｍ−２）は、図１ａのＢ１−Ｂ２線断面に対応する図である。【００８４】
まず、製造例１の図３ｇを用いて説明した工程まで同様に作製する。【００８５】
次に、ハードマスク１３を、Ｐ型活性領域（ＮＭＯＳ領域）側が露出し、Ｎ型活性領域（ＰＭＯＳ領域）及び溝１１ｂが覆われるようにパターニングする（図４ａ）。【００８６】
次に、ＣＶＤ法によりゲートパターンを覆うように薄いシリコン酸化膜を堆積し、その後エッチバックすることによってスペーサ１４を形成する（図４ｂ）。【００８７】
次に、ゲートパターン及びスペーサをマスクとしてイオン注入を行い、エクステンション拡散領域４を自己整合的に形成する（図４ｃ）。【００８８】
次に、ＣＶＤ法によりゲートパターン及びスペーサを覆うように厚いシリコン酸化膜を堆積し、その後エッチバックすることによってゲート側壁７を形成する（図４ｄ）。【００８９】
次に、再度イオン注入を行い、その後に活性化アニールを行ってソース・ドレイン拡散領域５を形成する（図４ｅ）。【００９０】
次に、Ｎｉ膜をスパッタにより全面に堆積し、次いでサリサイド技術により、ゲートパターン上のハードマスク、ゲート側壁および素子分離領域をマスクとして、ソース・ドレイン拡散領域上、及びハードマスク１３が形成されていないＮＭＯＳ領域の多結晶シリコン膜１０、１２上にニッケルシリサイド層６を形成する（図４ｆ）。【００９１】
次に、ＣＶＤ法によって、ゲートパターン及びゲート側壁を埋め込むように、シリコン酸化膜からなる層間絶縁膜８を形成する（図４ｇ）。次いで、この層間絶縁膜８をＣＭＰ技術によってその表面を平坦化する（図４ｈ）。【００９２】
次に、層間絶縁膜８のエッチバックを行うとともに、ゲートパターン上層のハードマスク１３を除去して、多結晶シリコン膜１０、１２を露出させる（図４ｉ）。溝１１ｂ内にはハードマスク１３が残留する。【００９３】
次に、Ｐ型活性領域（ＮＭＯＳ領域）側と溝１１ｂを覆うように絶縁性材料からなるハードマスク２０を形成する（図４ｊ）。このとき、溝１１ｂはハードマスクの絶縁性材料により埋め込まれる。【００９４】
次に、多結晶シリコン膜１０、１２のＮ型活性領域（ＰＭＯＳ領域）部分をシリサイド化してＮｉＳｉ層を形成するためにＮｉ膜２１を全面に形成する（図４ｋ）。このＮｉ膜２１の厚みは、後のシリサイド化のための熱処理によってＮｉ膜と接する多結晶シリコン膜１０、１２のＰＭＯＳ領域部分の全体がＮｉＳｉ層に変化する膜厚に設定する。【００９５】
次に、シリサイド化のための熱処理を行って、Ｎｉ膜２１と接する多結晶シリコン膜のＰＭＯＳ領域部分の全体をＮｉＳｉ層２２にシリサイド化する（図４ｌ）。この熱処理条件は、前述の製造例１のシリサイド化のための熱処理と同様な条件で行うことができる。拡散抑制領域１００ｒによって、ＰＭＯＳ領域側からＮＭＯＳ側へのシリサイド化の進行が抑制され、ＮｉＳｉからなるはみ出し部を素子分離領域２上に留めることができる。【００９６】
次に、この熱処理においてシリサイド化反応しなかった余剰のＮｉ膜２１をウェットエッチングにより除去する（図４ｍ）。【００９７】
次に、層間絶縁膜を形成し、ＣＭＰにより平坦化を行った後、通常の方法に従ってコンタクト配線の形成工程を実施する。以降、通常のプロセスに従って所望の半導体装置を形成することができる。【００９８】
本製造例によれば、ＮＭＯＳのゲート電極が多結晶シリコンで形成され、ＰＭＯＳのゲート電極がシリサイド（ＮｉＳｉ）で形成され、ＮＭＯＳとＰＭＯＳのゲート絶縁膜が同種の高誘電率絶縁膜で形成された半導体装置を製造することができる。【００９９】
製造例３
本発明の製造方法の第３の製造例について、図５ａ〜図５ｄを用いて説明する。図５ａの（ａ−１）〜図５ｄの（ｄ−１）は、図１ａのＣ１−Ｃ２線断面に対応する図であり、図５ａの（ａ−２）〜図５ｄの（ｄ−２）は、図１ａのＢ１−Ｂ２線断面に対応する図である。【０１００】
まず、製造例２の図４ｅを用いて説明した工程まで同様に作製する。【０１０１】
次に、溝１１ｂを含む領域が露出するようにレジストマスク２３を形成する（図５ａ）。【０１０２】
次に、露出領域のハードマスク１３を溝１１ｂ内部のハードマスク材料とともに選択的にエッチング除去し（図５ｂ）、次いでレジストマスクを除去する（図５ｃ）。【０１０３】
次に、Ｎｉ膜をスパッタにより全面に堆積し、次いでサリサイド技術により、ゲートパターン上のハードマスク、ゲート側壁および素子分離領域をマスクとして、ソース・ドレイン拡散領域上、及びハードマスク１３が形成されていないＮＭＯＳ領域の多結晶シリコン膜１０、１２上、および溝１１ｂ内にニッケルシリサイド層６を形成する（図５ｄ）。この工程によって、溝１１ｂ内の底部（拡散抑制領域１００ｒ）を含む溝内全面にニッケルシリサイド層６が形成されるため、ＮＭＯＳ側のゲート部とＰＭＯＳ側のゲート部との間の導電性を高めることができる。【０１０４】
次に、ハードマスク１３を除去し、溝１１ｂ内を埋め込むように溝１１ｂを含むＮＭＯＳ領域を覆い、ＰＭＯＳ領域を露出するハードマスクを形成する。この工程により、製造例２の図４ｊに対応する構造を得ることができる。【０１０５】
次に、製造例２の図４ｋを用いて説明した工程以降のプロセスに従って半導体装置を製造することができる。【０１０６】
製造例４
本発明の製造方法の第４の製造例について、図６ａ〜図６ｆを用いて説明する。これらの図は、図１ａのＣ１−Ｃ２線断面に対応する図である。【０１０７】
まず、ＳＴＩ技術により形成された素子分離領域２、並びにＰ型活性領域およびＮ型活性領域を有する半導体基板１を用意する。【０１０８】
次に、基板上にシリコン酸窒化膜３１を形成し、その上に多結晶シリコン膜３２を形成する。次いで、窒化シリコンからなるマスク３３を形成して、ＰＭＯＳ領域上の多結晶シリコン膜とシリコン酸窒化膜を除去し、ＮＭＯＳ領域上に多結晶シリコン膜３２とシリコン酸窒化膜３１を残す（図６ａ）。【０１０９】
次に、全面に高誘電率絶縁膜３４を形成し（図６ｂ）、その上に多結晶シリコン膜３５を全面に形成する（図６ｃ）。【０１１０】
次に、多結晶シリコン膜３５上に窒化シリコンからなるマスク３６を形成する（図６ｄ）。このマスク３６は、先に形成したマスク３３とで、基板平面において、所定の拡散抑制領域のサイズに対応する開口３６ａを形成する。【０１１１】
次に、マスク３３とマスク３６を用いて異方性エッチング（ＲＩＥ）を行って、マスク３３上および開口３６ａ内の多結晶シリコン膜３５と高誘電率膜３４を選択的に除去し、下層の素子分離領域２に達する溝３６ｂを形成する（図６ｅ）。この溝３６ｂは、所定の拡散抑制領域の平面サイズに対応するサイズをもつ。【０１１２】
次に、マスク３３、３６を除去した後、この溝３６ｂの底面に露出した素子分離領域２を完全に覆うように、薄い多結晶シリコン膜３７を例えばスパッタ法により形成する（図６ｆ）。このとき溝内の側壁に多結晶シリコン膜ができるだけ形成されない条件で行うことが望ましい。側壁に多結晶シリコン膜が形成される場合は、形成される厚みを考慮したサイズの溝を形成する。溝３６ｂの底に形成された薄い多結晶シリコン膜３７が拡散抑制領域１００ｒを構成する。【０１１３】
次に、製造例２の図３ｆを用いて説明した工程以降のプロセスに従って半導体装置を製造することができる。【０１１４】
本製造例によれば、ＮＭＯＳのゲート電極が多結晶シリコンで形成され、ＰＭＯＳのゲート電極がシリサイド（ＮｉＳｉ）で形成され、ＮＭＯＳのゲート絶縁膜がシリコン酸窒化膜で形成され、ＰＭＯＳのゲート絶縁膜が高誘電率絶縁膜で形成された半導体装置を製造することができる。【０１１５】
以上に説明した製造方法において、ＮＭＯＳのゲート電極が多結晶シリコンで形成される場合は、例えば、ＮＭＯＳのゲート電極上にシリサイド層を形成する前に、多結晶シリコン膜のＮＭＯＳ領域部分に不純物を導入して導電性を付与することができる。【０１１６】
また、以上に説明した製造方法において、活性領域上に形成される多結晶シリコン層の下地層としてアモルファスシリコン層を形成してもよい。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
0005194797.tif 000009
【図３ｄ】
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【図３ｅ】
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【図３ｆ】
0005194797.tif 000012
【図３ｇ】
0005194797.tif 000013
【図３ｈ】
0005194797.tif 000014
【図３ｉ】
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【図３ｊ】
0005194797.tif 000016
【図３ｋ】
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【図３ｌ】
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【図３ｍ】
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【図３ｎ】
0005194797.tif 000020
【図３ｏ】
0005194797.tif 000021
【図３ｐ】
0005194797.tif 000022
【図３ｑ】
0005194797.tif 000023
【図３ｒ】
0005194797.tif 000024
【図３ｓ】
0005194797.tif 000025
【図３ｔ】
0005194797.tif 000026
【図３ｕ】
0005194797.tif 000027
【図３ｖ】
0005194797.tif 000028
【図４ａ】
0005194797.tif 000029
【図４ｂ】
0005194797.tif 000030
【図４ｃ】
0005194797.tif 000031
【図４ｄ】
0005194797.tif 000032
【図４ｅ】
0005194797.tif 000033
【図４ｆ】
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【図４ｇ】
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【図４ｈ】
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【図４ｉ】
0005194797.tif 000037
【図４ｊ】
0005194797.tif 000038
【図４ｋ】
0005194797.tif 000039
【図４ｌ】
0005194797.tif 000040
【図４ｍ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図６ｆ】
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