(57)【特許請求の範囲】
【請求項１】
第１導電型のウェル領域内に該ウェル領域の表面から形成されたトレンチにより、前記ウェル領域の表面層を分割して形成された第１、第２の分割半導体領域を備え、
前記トレンチから前記ウェル領域の表面に平行な一方向に前記第１の分割半導体領域および前記トレンチを備え、前記一方向と逆の方向に前記第２の分割半導体領域および前記トレンチを備えた、前記トレンチと前記第１、第２の分割半導体領域の繰り返し領域と、この繰り返し領域において、
前記第１の分割半導体領域の表面層に、前記第１の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第２導電型の第１オフセット領域と、
前記第１オフセット領域の表面層に、前記第１の分割半導体領域の両側の前記トレンチの側壁と接し、前記第１オフセット領域に接して形成された第１導電型の第１ソース領域と、
前記第１オフセット領域の表面層に、前記第１オフセット領域に接して形成された第２導電型の第１コンタクト領域と、
前記第１の分割半導体領域の該第１の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第１ソース領域に渡って第１絶縁膜を介して形成された第１ゲート電極と、
前記第１ソース領域および前記第１コンタクト領域に接する第１ソース電極と、
前記第２の分割半導体領域の表面層に、前記第２の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第２導電型の第２オフセット領域と、
前記第２オフセット領域の表面層に、前記第２の分割半導体領域の両側の前記トレンチの側壁と接し、前記第２オフセット領域に接して形成された第１導電型の第２ソース領域と、
前記第２オフセット領域の表面層に、前記第２オフセット領域に接して形成された第２導電型の第２コンタクト領域と、
前記第２の分割半導体領域の該第２の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第２ソース領域に渡って第２絶縁膜を介して形成された第２ゲート電極と、
前記第２ソース領域および前記第２コンタクト領域に接する第２ソース電極と、を備え、
前記第１ゲート電極は前記第１ゲート電極に制御信号を与えるための第１ゲート配線と、前記第２ゲート電極に接続され前記第２ゲート電極に制御信号を与えるための第２ゲート配線と、を備え、
前記第１ゲート電極と前記第２ゲート電極とが電気的に絶縁されており、
前記ウェル領域をドレイン、前記第１オフセット領域をチャネル、前記第１ソース領域をソースとする第１ＭＯＳＦＥＴと、前記ウェル領域をドレイン、前記第２オフセット領域をチャネル、前記第２ソース領域をソースとする第２ＭＯＳＦＥＴと、が直列接続された双方向素子であり、
前記第１ソース電極と前記第２ソース電極との間で電流を流すための素子であることを特徴とする双方向素子。
【請求項２】
前記ウェル領域は、第２導電型半導体基板の表面層に選択的に形成された領域であることを特徴とする請求項１に記載の双方向素子。
【請求項３】
前記第１、第２の分割半導体領域を、それぞれ複数個備え、隣接する分割半導体領域の間の前記トレンチ幅が、同じ領域間よりも広いことを特徴とする請求項１または２に記載の双方向素子。
【請求項４】
前記双方向素子と、該双方向素子を制御する制御用回路とを同一の半導体基板に形成した請求項１〜３のいずれかに記載の双方向素子を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明、双方向素子および双方向素子を有するパワー集積回路（パワーＩＣ）などの半導体装置に関する。
【背景技術】
【０００２】
バッテリーなどの電源装置では、バッテリーを充電する場合と、バッテリーを放電する場合（負荷へ電流を供給する場合）の双方を制御して、バッテリーの過充電や過放電を防止している。そのため、交流信号や交流電力のオン・オフできる双方向の半導体スイッチが必要となり、この双方向の半導体スイッチとして、単方向半導体素子を逆並列に接続した複合型の双方向素子が用いられている。
また、この複合型の双方向素子とこれを制御する制御用ＩＣを同一の半導体基板に集積したパワーＩＣを用いて電源装置を小型化することが行われている。
また、単一の双方向素子も開発されており、その一例として、双方向横型絶縁ゲートトランジスタ（ＬＩＧＢＴ）が提案されている（例えば、非特許文献１参照）。つぎにこの双方向ＬＩＧＢＴについてその構造と動作を説明する。
【０００３】
図３０は、双方向ＬＩＧＢＴの要部断面図である。双方向ＬＩＧＢＴでは、ｎ半導体層５０３の表面側に２つのｐ+ ウェル領域５０４、５０５が形成され、ｐ+ウェル領域５０４、５０５の中にｎ+ エミッタ領域５０６、５０７が形成される。ｐ+ ウェル領域５０４、５０５はｎ半導体層５０３の表面に露出するように形成され且つ所定の耐圧を維持できるように所定距離（ドリフト距離）だけ離間して形成される。また、ｎ+エミッタ領域５０６、５０７もｎ半導体層５０３の表面（ｐ+ ウェル領域５０４、５０５の表面）に露出するように形成される。
ｐ+ ウェル領域５０４、５０５のうちで２つのｎ+ エミッタ領域５０６、５０７の間に位置する部位の上には、ゲート絶縁膜５０８、５０９を介してポリシリコン等からなる絶縁ゲート型のゲート電極５１０、５１１が形成される。また、ｐ+ウェル領域５０４、５０５とｎ+ エミッタ領域５０６、５０７とに跨がる形でエミッタ電極５１２、５１３が形成されている。この構造では、ゲート電極５１０、５１１への印加電圧を制御すれば、エミッタ電極５１２、５１３間を双方向に流れる主電流のオン・オフを制御できる。
【０００４】
図３１は、図３０の双方向ＬＩＧＢＴの出力特性を示す図である。ｐｎ接合の内蔵電位に起因する立ち上がり電圧（０．６Ｖ）以上にならないと主電流は流れ始めないため、小さな電流領域ではオン電圧が高く、オン損失が大きくなる。
これを改善するために、立ち上がりで電圧が零ＶとなるＭＯＳＦＥＴで双方向素子を形成した単一の双方向ＭＯＳＦＥＴがある（例えば、特許文献１参照）。その内容について説明する。
図３２は、従来の双方向ＭＯＳＦＥＴの要部断面図である。ここでは双方向ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）を例示する。前記の例と同様に、ＳＯＩ構造を有しており、半導体基板１０１の上に絶縁層１０２を介してｎ半導体層１０３が形成される。ｎ半導体層１０３の表面側には２つのｎ++ドレイン領域１０４、１０５が形成されるとともに、両ｎ++ドレイン領域１０４、１０５の間でｐ+ウェル領域１０６が形成される。ｐ+ ウェル領域１０６は絶縁層１０２に達する深さに形成され、ｎ半導体基板１０３を２つの領域に分割している。さらに、ｐ+ウェル領域１０６の中には２つのｎ++ソース領域１０７、１０８が形成されるとともに、両ｎ++ソース領域１０７、１０８の間でｐ++ベースコンタクト１０９領域が形成される。ｎ++ドレイン領域１０４、１０５とｐ+ウェル領域１０６とはｎ半導体基板１０３の表面に露出し、ｎ++ソース領域１０７、１０８、ｐ++ベースコンタクト領域１０９はｐ+ウェル領域１０６の表面に露出する。ｐ+ ウェル領域１０６上には、ゲート絶縁膜１１０、１１１を介して絶縁ゲート型のゲート電極１１２、１１３が形成され、両ゲート電極１１２、１１３は共通に接続される。ｎ++ドレイン領域１０４、１０５にはそれぞれドレイン電極１１４、１１５が接続される。さらに、ｎ++ソース領域１０７、１０８とｐ++ベースコンタクト領域１０９とに跨がる形でソース電極１１７が接続される。
【０００５】
上述した双方向ＬＤＭＯＳＦＥＴをオン状態にするには、ゲート電極１１２、１１３とソース電極１１７の間にゲート電極１１２、１１３が正電位になるように電圧を印加する。このとき、ｐ+ウェル領域１０６におけるゲート絶縁膜１１０、１１１の直下にチャネルが形成される。ここで、ドレイン電極１１４、１１５間にドレイン電極１１４側が高電位になるように電圧が印加されているとすれば、ドレイン電極１１４→ｎ++ドレイン領域１０４→ｎ半導体層１０３→ゲート電極１１２に対応するチャネル→ｎ++ソース領域１０７→ソース電極１１７→ｎ++ソース領域１０８→ゲート電極１１３に対応するチャネル→ｎ半導体層１０３→ｎ++ドレイン領域１０５→ドレイン電極１１５の経路で電子電流が流れる。このとき、電流は電子電流が支配しており（つまりモノポーラであり）、電流通路に接合がないから低電位においてもオフセット成分が生じない。つまり、微小電流領域においても直線性がよい。ドレイン電極１１４、１１５に印加される電圧極性が逆になった場合には電流の向きが逆になるが同様に動作する。その結果、図３３に示すように、交流電流を流すことができるとともに、微小電流領域においても直線性のよい動作が期待できる。
【０００６】
一方、上述した双方向ＬＤＭＯＳＦＥＴをオフ状態にするには、ゲート電極１１２、１１３とソース電極１１７を短絡させる。これによってｐ+ ウェル領域１０６においてゲート絶縁膜１１０、１１１の直下に形成されていたチャネルが消滅し電子電流が流れなくなり、オフ状態となるのである。オフ状態ではドレイン電極１１４、１１５間に正負いずれの電圧を印加しても電流は流れない。つまり交流電圧に対してオフ状態になる。ここに、耐圧は双方向ＬＤＭＯＳＦＥＴの片側部分の耐圧に等しい。
上述した双方向ＬＤＭＯＳＦＥＴをもちいる１チップで交流電力をオン・オフさせることができ、しかも、導通時には微小電流領域においても電圧・電流特性の直線性がよく、信号電流のオン・オフに用いることが可能となる。また、ゲート電極１１２、１１３は共通接続されソース電極１１７は１つであるから、ゲートに制御信号を与える駆動回路も１つでよく制御が容易である。
【０００７】
前記のように、主電流はｐｎ接合を通らずにチャネルを通って流れるために、基本的に抵抗体を流れる電流と同じであり、電流は零電圧以上で流れ、小さな電流領域でのオン電圧は小さくなり、オン損失を小さくすることができる。
【特許文献１】特開平１１−２２４９５０号公報
【非特許文献１】ＩＳＰＳＤ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｅｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ）１９９７、ｐｐ３７−４０）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図３２の双方向ＬＤＭＯＳＦＥＴは、耐圧は双方向ＬＤＭＯＳＦＥＴの一方のＭＯＳＦＥＴの耐圧で維持するために、順逆耐圧を維持するためには両方のＭＯＳＦＥＴでそれぞれ耐圧が必要で、占有面積が２倍必要になり、ドレイン領域間での占有面積は大きくなる。また、プレーナ構造であるため双方向ＬＤＭＯＳＦＥＴを構成するセルの微細化が困難であり、従って、オン電圧を改善することが難しい。
この発明の目的は、前記の課題を解決して、双方向素子のセル密度を上げてオン電圧を小さくできる高耐圧の双方向素子および双方向素子を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、第１導電型のウェル領域内に該ウェル領域の表面から形成されたトレンチにより、前記ウェル領域の表面層を分割して形成された第１、第２の分割半導体領域を備え、
前記トレンチから前記ウェル領域の表面に平行な一方向に前記第１の分割半導体領域および前記トレンチを備え、前記一方向と逆の方向に前記第２の分割半導体領域および前記トレンチを備えた、前記トレンチと前記第１、第２の分割半導体領域の繰り返し領域と、この繰り返し領域において、
前記第１の分割半導体領域の表面層に、前記第１の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第２導電型の第１オフセット領域と、
前記第１オフセット領域の表面層に、前記第１の分割半導体領域の両側の前記トレンチの側壁と接し、前記第１オフセット領域に接して形成された第１導電型の第１ソース領域と、
前記第１オフセット領域の表面層に、前記第１オフセット領域に接して形成された第２導電型の第１コンタクト領域と、
前記第１の分割半導体領域の該第１の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第１ソース領域に渡って第１絶縁膜を介して形成された第１ゲート電極と、
前記第１ソース領域および前記第１コンタクト領域に接する第１ソース電極と、
前記第２の分割半導体領域の表面層に、前記第２の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第２導電型の第２オフセット領域と、
前記第２オフセット領域の表面層に、前記第２の分割半導体領域の両側の前記トレンチの側壁と接し、前記第２オフセット領域に接して形成された第１導電型の第２ソース領域と、
前記第２オフセット領域の表面層に、前記第２オフセット領域に接して形成された第２導電型の第２コンタクト領域と、
前記第２の分割半導体領域の該第２の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第２ソース領域に渡って第２絶縁膜を介して形成された第２ゲート電極と、
前記第２ソース領域および前記第２コンタクト領域に接する第２ソース電極と、を備え、
前記第１ゲート電極は前記第１ゲート電極に制御信号を与えるための第１ゲート配線と、前記第２ゲート電極に接続され前記第２ゲート電極に制御信号を与えるための第２ゲート配線と、を備え、
前記第１ゲート電極と前記第２ゲート電極とが電気的に絶縁されており、
前記ウェル領域をドレイン、前記第１オフセット領域をチャネル、前記第１ソース領域をソースとする第１ＭＯＳＦＥＴと、前記ウェル領域をドレイン、前記第２オフセット領域をチャネル、前記第２ソース領域をソースとする第２ＭＯＳＦＥＴと、が直列接続された双方向素子であり、
前記第１ソース電極と前記第２ソース電極との間で電流を流すための素子である構成とする。
【００１０】
また、前記ウェル領域は、第２導電型半導体基板の表面層に選択的に形成された領域であるとよい。
また、前記第１、第２の分割半導体領域を、それぞれ複数個備え、隣接する分割半導体領域の間の前記トレンチ幅が、同じ領域間よりも広いとよい。
また、前記双方向素子と、該双方向素子を制御する制御用回路とを同一の半導体基板に形成するとよい。
【００１１】
【００１２】
【００１３】
【発明の効果】
【００１４】
この発明によれば、半導体基板にトレンチを形成し、このトレンチの側壁にゲート電極を形成し、トレンチ底面下にドレイン領域を形成し、そのドレイン領域上に絶縁膜を形成し、トレンチで囲まれた半導体領域に第１、第２ソース領域を形成を形成することで、双方向素子の高耐圧化と低オン電圧化を図ることができる。
また、トレンチで囲まれた半導体領域に第１、第２ソース領域とコンタクト領域を形成し、これらの上に第１、第２ソース電極を形成することで、双方向素子の安全動作領域を広くすることができる。
また、半導体基板にトレンチを形成し、このトレンチの側壁にゲート電極を形成し、トレンチ底面下に浮遊したソース領域を形成し、そのソース領域上に絶縁膜を形成し、トレンチで囲まれた半導体領域に第１、第２ドレイン領域を形成することで、双方向素子の高耐圧化と低オン電圧化を図ることができる。
【００１５】
【発明を実施するための最良の形態】
【００１６】
以下の説明では第１導電形をｎ形とし、第２導電形をｐ形として説明したがこれを逆にしても構わない。
【実施例１】
【００１７】
図１、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ部拡大図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。ここでは双方向ＬＭＯＳＦＥＴ（双方向横型ＭＯＳＦＥＴ）を例に挙げて説明する。この双方向ＬＭＯＳＦＥＴの構造はＴＬＰＭ（トレンチ・ラテラル・パワー・ＭＯＳＦＥＴ）構造と類似している。
ｐ半導体基板１にｎウェル領域２を形成し、このｎウェル領域２にトレンチ３を形成し、このトレンチ底面３ａ下にｎドレイン領域４を形成し、ｎウェル領域２の表面層にｐオフセット領域５を形成する。
トレンチ３内壁にゲート絶縁膜６を形成し、トレンチ側壁３ｂにゲート絶縁膜を介してゲート電極７を形成する。トレンチ３に囲まれたｐオフセット領域５の表面にトレンチ３と接するように選択的に第１ｎソース領域９と第２ｎソース領域１０を形成する。この第１ｎソース領域９と第２ｎソース領域１０はトレンチ３を挟んで交互に形成される。ゲート電極７上とトレンチ３内部を層間絶縁膜８で充填し平坦化する。全面に層間絶縁膜８ａを形成した後、この層間絶縁膜にコンタクトホールを開口して、第１ｎソース領域９上と第２ｎソース領域１０上に第１ソース電極１１と第２ソース電極１２をそれぞれ形成する。第１ソース電極１１同士、第２ソース電極１２同士は第１ソース配線１３、第２ソース配線１４でそれぞれ接続する。またゲート電極７は図示しないゲートパッドとゲート配線を介して接続する。
【００１８】
前記したように、ｎドレイン領域４をトレンチ底部に形成されていることで、電界が緩和され３０Ｖ程度の高耐圧を確保することができる。
また、前記のように、ゲート電極７とｎドレイン領域４をトレンチ３底部に形成することで、耐圧がトレンチ３に沿って維持されるようになり、そのため、第１ｎソース領域９と第２ｎソース領域１０の表面での間隔を狭くでき、セルの微細化ができる。その結果、オン電圧を低下させることができる。
尚、前記したようにｐ半導体基板１を用いることで、この基板１をグランド電位にすることができて、図示しないＣＭＯＳ回路などをこの基板１に形成することが容易になる。また、前記のトレンチ底部に形成されるｎ拡張ｎドレイン領域４は、離れて形成されているが、それぞれのｎドレイン領域４が接するように形成しても構わない。
【００１９】
また、図２に記載のような構成としても構わない。図２（ａ）は、ｎウェル領域２が図１（ｃ）におけるｎドレイン領域４を兼ねている構成である。図２（ａ）（ｂ）は半導体基板がｎ型の場合の構成であり、同図（ｂ）では、半導体基板１が図１（ｃ）におけるｎドレイン領域４を兼ねている構成である。同図（ｃ）では、同図（ｂ）においてｎドレイン領域４をさらに形成したものである。
また、図１（ｃ）では、ゲート電極７がトレンチ３内に左右に分かれて形成されているが、図２のように１つとなっていても構わない。
図３は、図１の双方向ＬＭＯＳＦＥＴの等価回路図である。この双方向ＬＤＭＯＳＦＥＴ５０の動作について説明する。第１ソース端子Ｓ１に対して第２ソース端子Ｓ２に高電圧を印加し、第２ソース端子Ｓ２より高い電圧をゲート端子Ｇに印加することで、図１の第１、第２ｎソース領域９、１０とｎドレイン領域４に挟まれたｐオフセット領域５側面にチャネルが形成されて第２ソース端子Ｓ２から第１ソース端子Ｓ１に電流が流れる。第２ソース端子Ｓ２に対して第１ソース端子Ｓ１に高電圧を印加し、第１ソース端子Ｓ１より高い電圧をゲート端子Ｇに印加することで、第１、第２ｎソース領域９、１０とｎドレイン領域４に挟まれたｐオフセット領域５側面にチャネルが形成されて第１ソース端子Ｓ１から第２ソース端子Ｓ２に電流が流れる。このように、双方向に電流を流すことができる双方向ＬＭＯＳＦＥＴとなる。
【００２０】
一方、ゲート端子Ｇを第１、第２ソース端子Ｓ１、Ｓ２の内の低電位側の端子の電位にするか、グランド電位にすることで、ｐオフセット領域５に形成されたチャネルを消滅させて双方向ＬＭＯＳＦＥＴを阻止状態とすることができる。
【実施例２】
【００２１】
図４は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は図１（ｂ）に相当する要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図１との違いは、ｐオフセット領域５の表面層に第１および第２ｎソース領域９、１０に囲まれたｐコンタクト領域１５、１６を形成し、第１ｎソース領域９上と第２ｎソース領域１０上とそれぞれのｐコンタクト１５、１６を形成している点である。動作は図３の説明と同じである。
前記のように、ｐコンタクト領域１５、１６を形成することで、ｐオフセット領域５の電位が安定し、双方向ＬＭＯＳＦＥＴの安全動作領域が広くなる。その他は第１実施例と同じである。
尚、この双方向ＬＭＯＳＦＥＴはｐコンタクト領域１５、１６が形成されることで寄生ダイオードが内蔵され、双方向ＩＧＢＴとしての動作モードもある。そのため、ゲート電圧（ゲート電極７の電圧）が高電位側のソース電極の電圧より低い場合でも第１ソース電極１１と第２ソース電極１２の間に主電流を流すことができる。
【実施例３】
【００２２】
図５は、この発明の第３実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＢ部拡大図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。ここでは双方向ＬＭＯＳＦＥＴを例に挙げて説明する。
ｐ半導体基板１にｎウェル領域２を形成し、このｎウェル領域２にトレンチ３３を形成し、このトレンチ底面３３ａ下にｎソース領域３４を形成し、ｎウェル領域２の表面層にｐオフセット領域３５を形成する。
トレンチ３３内壁にゲート絶縁膜３６を形成し、トレンチ側壁３３ｂにゲート絶縁膜３６を介してゲート電極３７を形成する。トレンチ３３に囲まれたｐオフセット領域３５の表面にトレンチ３３と接するように第１ｎドレイン領域３９と第２ｎドレイン領域４０を形成する。この第１ｎドレイン領域３９と第２ｎドレイン領域４０はトレンチ３３を挟んで交互に形成される。ゲート電極３７上とトレンチ３３内部を層間絶縁膜３８で充填し平坦化する。この層間絶縁膜３８にコンタクトホールを開口して、第１ｎドレイン領域３９上と第２ｎドレイン領域４０上に第１ドレイン電極４１と第２ドレイン電極４２をそれぞれ形成し、またｎソース領域３４の表面を露出させ、ピックアップ電極４５を充填する。このピックアップ電極４５はｎソース領域が複数に分割されて形成されている場合等電位にする効果があり、また、制御電圧を印加して所定の電位とすることが可能である。例えば、装置のオフ時にグランド電位を印加しＤ１、Ｄ２間に電流が流れないようにすることができる。また、第１ドレイン電極４１同士、第２ドレイン電極４２同士は第１ドレイン配線４３、第２ドレイン配線４４でそれぞれ接続する。またゲート電極３７は図示しないゲートパッドとゲート配線を介して接続する。
【００２３】
ｎソース領域３４をトレンチ底部に形成し、その上に層間絶縁膜３８が被覆されていることで、電界が緩和され３０Ｖ程度の高耐圧を確保することができる。
また、前記のように、ゲート電極３７とｐオフセット領域３５をトレンチ内に形成することで、耐圧がトレンチ側壁３３ｂに沿って維持されるようになり、そのため、第１ｎドレイン領域３９と第２ｎドレイン領域４０の表面での間隔を狭くでき、セルの微細化ができる。その結果、オン電圧を低下させることができる。
尚、前記したようにｐ半導体基板１を用いることで、この基板１をグランド電位にすることができて、図示しないＣＭＯＳ回路などをこの基板１に形成することが容易になる。また、前記のトレンチ底部に形成されるｎソース領域３４は、離れて形成されているが、それぞれのｎドレイン領域３４が接するように形成しても構わない。
【００２４】
図６は、図５の双方向ＬＭＯＳＦＥＴの等価回路図である。この双方向ＬＭＯＳＦＥＴ６０の動作について説明する。第１ドレイン端子Ｄ１に対して第２ドレイン端子Ｄ２に高電圧を印加し、第１ドレイン端子Ｄ１より高い電圧をゲート端子Ｇに印加することで、図５に示す第１、第２ｎドレイン領域３９、４０とｎソース領域３４に挟まれたｐオフセット領域３５側面にチャネルが形成されて第２ドレイン端子Ｄ２から第１ドレイン端子Ｄ１に電流が流れる。第２ドレイン端子Ｄ２に対して第１ドレイン端子Ｄ１に高電圧を印加し、第２ドレイン端子Ｄ２より高い電圧をゲート電極Ｇに印加することで、第１、第２ｎドレイン領域３９、４０とｎソース領域３４に挟まれたｐオフセット領域３５側面にチャネルが形成されて第１ドレイン端子Ｄ１から第２ドレイン端子Ｄ２に電流が流れる。このように、双方向のＬＭＯＳＦＥＴとなる。
【００２５】
一方、ゲート端子Ｇを第１、第２ドレイン端子Ｄ１、Ｄ２の内低い電位と同じ電位にすることで、ｐオフセット領域３５に形成されたチャネルを消滅させ、双方向ＬＭＯＳＦＥＴを阻止状態とすることができる。
【実施例４】
【００２６】
図７は、この発明の第４実施例の半導体装置の構成図であり、同図（ａ）は図５（ｂ）に相当する要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１で切断した要部断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２で切断した要部断面図である。ここでは双方向ＬＭＯＳＦＥＴを例に挙げて説明する。
図５との違いは、トレンチ底面３３ａ下のｎソース領域３４の隣にｐベースピックアップ領域４６を形成し、このｎソース領域３４とｐベースピックアップ領域３６に接するようにピックアップ電極４５を形成した点である。動作は図５で説明した内容と同じである。
このように、ｐベースピックアップ領域４６を形成し、このｐベースピックアップ領域４６とｎソース領域３４をピックアップ電極４５で短絡することで、ｐオフセット領域３５の電位が安定し、双方向ＬＭＯＳＦＥＴの安全動作領域が広くなる。その他は第３実施例と同じである。
【実施例５】
【００２７】
図８は、この発明の第５実施例の半導体装置の要部配置図である。ここでは、バッテリー装置に搭載されるパワーＩＣを例として示した。
このパワーＩＣは、同一半導体基板９１に双方向ＬＭＯＳＦＥＴ５０と駆動・保護回路部５１と残量回路部５２を形成する。駆動・保護回路部５１と残量回路部５２は電池セル９２の電圧と、電池セル９２に図示しないチャジャーから流入する充電電流と、電池セ９２ルから負荷（携帯機器など）へ流出する放電電流を抵抗９３で検出して、双方向ＬＭＯＳＦＥＴ５０を正常に制御し、過充電や過放電のような異常時の場合には双方向ＬＭＯＳＦＥＴ５０をオフする信号を双方向ＬＭＯＳＦＥＴ５０へ伝送する働きをする。尚、駆動・保護回路部５１にはチャージポンプ回路５３が入っており、双方向ＬＭＯＳＦＥＴ５０の第１、第２ソース端子Ｓ１、Ｓ２の電圧より高い電圧をゲート端子Ｇへ与えることができるようになっている。また、制御端子は電池セル９２の電荷残量を外部から指定する端子である。
【実施例６】
【００２８】
図９は、この発明の第６実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。これは図１の双方向ＬＭＯＳＦＥＴの製造方法である。
ｐ半導体基板１上に、ｎウェル領域２を形成し、続いて、表面濃度１×１０17ｃｍ-3、拡散深さ１μｍのｐオフセット領域５を形成し、酸化膜をマスクとしてｎウェル領域２に幅１．５μｍのトレンチ３を形成し、トレンチ３の窓からトレンチ３の底面３ａに表面濃度１×１０18ｃｍ-3、拡散深さ１μｍのｎドレイン領域４をイオン注入と熱処理（ドライブ）で形成する（同図（ａ））。ここでは、ウェル領域２、ｐオフセット領域５を形成した後にトレンチ３を形成したが、トレンチ３を形成した後で形成してもよい。
つぎに、トレンチ側壁３ｂのチャネル形成箇所に図示しないしきい値調整用のイオン注入をチルド角４５度で行い、表面濃度７×１０16ｃｍ-3、拡散深さ０．３μｍの拡散層を形成する。続いて、チャネル形成箇所を清浄化しトレンチ内壁にゲート絶縁膜６（例えば、ゲート酸化膜）を形成し、このゲート絶縁膜６上にゲート電極７となるドープドポリシリコンを０．３μｍの厚さで堆積させ、異方性エッチングによりゲート電極７を形成する（同図（ｂ））。
【００２９】
つぎに、ｐオフセット領域５の表面層に第１、第２ｎソース領域９、１０を形成し、層間絶縁膜８として酸化膜を堆積する。この工程でトレンチ内部は層間絶縁膜８が充填され、エッチバックにより層間絶縁膜８の表面を平坦化する。続いて、第１、第２ｎソース領域９、１０にコンタクト抵抗低減のためのイオン注入を行い、この第１、第２ｎソース領域９、１０上にアルミニウムなどで第１、第２ソース電極１１、１２を形成する。続いて、図示しない第１ソース配線、第２ソース配線を形成する（同図（ｃ））。
【実施例７】
【００３０】
図１０は、この発明の第７実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。これは図３の双方向ＬＭＯＳＦＥＴの製造方法である。
図９と違うのは、図１０（ｃ）で、ｐコンタクト領域１５、１６を形成し、第１、第２ソース電極１１、１２とこのｐコンタクト領域１５、１６が接している点である。
【実施例８】
【００３１】
図１１は、この発明の第８実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。これは図５の双方向ＬＭＯＳＦＥＴの製造方法である。
ｐ半導体基板１上に、ｎウェル領域２を形成し、図示しない酸化膜をマスクとしてｎウェル領域２に幅３μｍのトレンチ３３を形成し、トレンチ３３の窓からトレンチの底面３３ａに表面濃度１×１０18ｃｍ-3、拡散深さ１μｍのｎソース領域３４をイオン注入と熱処理（ドライブ）で形成する。続いて、マスク酸化膜を除去し、表面濃度１×１０17ｃｍ-3、拡散深さ１μｍのｐオフセット領域３５をｎドレイン領域３４と接するように、トレンチ３３で分割された分離半導体領域６１に形成する（同図（ａ））。
つぎに、トレンチの側壁３３ｂのチャネル形成箇所に、図示しないしきい値調整用のイオン注入をチルド角４５度で行い、表面濃度７×１０16ｃｍ-3、拡散深さ０．３μｍの拡散層を形成する。続いて、チャネル形成箇所を清浄化しトレンチ内壁にゲート絶縁膜３６を形成し、このゲート絶縁膜３６上にゲート電極３７となるドープドポリシリコンを０．３μｍの厚さで堆積させ、異方性エッチングによりゲート電極３７を形成する（同図（ｂ））。
【００３２】
つぎに、ｐオフセット領域３５の表面層に第１、第２ｎドレイン領域３９、４０を形成し、層間絶縁膜３８として酸化膜を堆積する。この工程では幅の広いトレンチ内部は層間絶縁膜３８で充填されず、エッチバックによりトレンチ底部の層間絶縁膜３８がエッチングで除去されｎソース領域３４の表面が露出する。続いて、トレンチの底面３３に図示しないバリアメタルを形成し、タングステンなどのピックアップ電極４５を埋め込み平坦化する。続いて、第１、第２ドレイン領域３９、４０にコンタクト抵抗低減のためのイオン注入を行い、この第１、第２ｎドレイン領域３９、４０上にアルミニウムなどで第１、第２ドレイン電極４１、４２を形成する。このとき、同時にピックアップ電極４５上にもアルミニウム膜を形成する。続いて、図示しない第１ドレイン配線、第２ドレイン配線を形成する（同図（ｃ））。
【実施例９】
【００３３】
図１２は、この発明の第９実施例の半導体装置の製造方法であり、同図（ａ）、（ｂ）は図１１（ａ）に相当しする要部製造工程断面図、同図（ｃ）、（ｄ）は図１１（ｃ）に相当する要部製造工程断面図である。尚、同図（ａ）、（ｃ）は図７（ａ）のＸ１−Ｘ１に相当する要部製造工程断面図、同図（ｂ）、（ｄ）は図７（ａ）のＸ２−Ｘ２に相当する要部製造工程断面図である。これは図７の双方向ＬＭＯＳＦＥＴの製造方法である。
図１１と違うのは、図１２（ａ）で、トレンチ底部にｐベースピックアップ領域４６を形成し、図１２（ｃ）で、ピックアップ電極４５とこのｐベースピックアップ領域４６が接している点である。
【実施例１０】
【００３４】
図１３は、この発明の第１０実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。これは図１の双方向ＬＭＯＳＦＥＴとＣＭＯＳを同一半導体基板に形成した製造方法である。ＣＭＯＳは図７の駆動・保護回路や残量回路を形成するための基本素子である。
ｐ半導体基板７１上に、ｎウェル領域７２を形成し、図示しない酸化膜をマスクとしてｎウェル領域７２に幅１．５μｍのトレンチ７３を形成し、ｐウェル領域７６も形成し、トレンチ７３の窓からトレンチの底面７３ａに表面濃度１×１０17ｃｍ-3、拡散深さ１μｍのｎドレイン領域７４をイオン注入と熱処理（ドライブ）で形成する。続いて、マスク酸化膜を除去し、表面濃度１×１０17ｃｍ-3、拡散深さ１μｍのｐオフセット領域７５を形成する（同図（ａ））。
【００３５】
つぎに、ＬＯＣＯＳ工程により表面の素子分離を行い、ＣＭＯＳ部のチャネル形成箇所およびトレンチ側壁７３ｂのチャネル形成箇所に図示しないしきい値調整用のイオン注入をチルド角４５度で行い、表面濃度７×１０16ｃｍ-3、拡散深さ０．３μｍの拡散層を形成する。続いて、チャネル形成箇所を清浄化し、トレンチ内壁にゲート絶縁膜７９を形成し、このゲート絶縁膜７９上にゲート電極８０となるドープドポリシリコンを０．３μｍの厚さで堆積させ、異方性エッチングによりＣＭＯＳ部とトレンチ内部のゲート電極８０を形成する（同図（ｂ））。
つぎに、ｐオフセット領域７５の表面層に第１、第２ｎソース領域８１、８２を形成し、ＣＭＯＳ部にソース／ドレイン領域８３、８４を形成し、層間絶縁膜８７として酸化膜を堆積する。この工程でトレンチ内部は層間絶縁膜８７が充填され、エッチバックにより層間絶縁膜８７の表面を平坦化する。続いて、層間絶縁膜８７にコンタクトホールを形成し、開口部にコンタクト抵抗低減のためのプラグイオン注入を行い、第１、第２ｎソース領域８１、８２上にアルミニウムでなどで第１、第２ソース電極８５、８６を形成し、ＣＭＯＳ部のソース／ドレイン領域８３、８４上にソース／ドレイン電極８８、８９を形成する（同図（ｃ））。
【００３６】
前記した本発明の半導体装置とは別の半導体装置であってゲート配線構造まで含めた実施例について説明する。ゲート配線とソース電極は同時に金属膜で形成される。ここでは、コンタクトホールで接続されソース領域の真上に配置されたものをソース電極とし、それ以外の箇所をゲート配線とする。
【実施例１１】
【００３７】
図１４から図１７は、この発明の第１１実施例の半導体装置であって、ゲート配線構造まで含めた要部構成図であり、図１４は平面図、図１５は図１４のＸ−Ｘ線で切断した断面図、図１６は図１４のＹ−Ｙ線で切断した断面図、図１７は図１４のＺ−Ｚ線で切断した断面図である。図１４は、表面から見た平面図であり、影に隠れた部分は点線で示す。また、層間絶縁膜２０８ａは図示していない。
図１と異なる点のみ説明すると、図１では一個の第１ｎソース領域９と一個の第２ｎソース領域１０が交互に配置されていたが、この実施例では、第１ｎソース領域２０９が隣接して複数個形成され、また第２ｎソース領域２１０も隣接して複数個形成されている。また、ｐオフセット領域２０５がｎドレイン領域２０４と接していない。さらに、各ソース領域には図４と同様にｐコンタクト領域２１５、２１６が形成されている。図１では図示しなかったゲート配線構造が図示されている。
【００３８】
前記の、ｐオフセット領域２０５がｎドレイン領域２０４と接しない場合は、接する場合に比べ耐圧を高くすることができ、オン抵抗を下げることができる。しかしながらｐオフセットの幅（ｎウェル領域２０２とソース領域２０９との間の幅）が狭いため製造時に高精度が要求される。
図１４から図１７に示すように、第１ｎソース領域２０９と層間絶縁膜２０８ａに形成されたコンタクトホール２１７を介して接続した第１ソース電極２１１と、第１ソース電極２１１と接続する第１ソース配線２１３とは同時に金属膜で形成される。また、第２ｎソース領域２１０と層間絶縁膜２０８ａに形成されたコンタクトホール２１７を介して接続した第２ソース電極２１２と、第２ソース電極２１２と接続する第２ソース配線２１４とは同時に金属膜で形成される。隣接した第１ｎソース領域２０９同士および第２ｎソース領域２１０同士の間はゲート絶縁膜２０６を介して形成されたゲート電極２０７で埋め込まれている。また第１ｎソース領域２０９群と第２ｎソース領域２１０群は互いに層間絶縁膜２０８を挟んで対峙している。トレンチ外周２０３ａを大きくして、この第１ｎソース領域２０９群と第２ｎソース領域２１０群を交互に多数配置することで電流容量を増加させることができる。
【００３９】
ゲート電極２０７を形成するポリシリコンは、ｎソース領域２０９、２１０が形成されているトレンチ外周２０３ａから岬のように突き出した細長いトレンチ２０３ｂを形成し、そのトレンチ２０３ｂの内壁に形成されたゲート絶縁膜２０６を介してポリシリコン配線２１８が形成され、このポリシリコン配線２１８はｐ半導体基板２０１上に形成されたゲート絶縁膜２０６上にも形成される。このポリシリコン配線２１８と金属膜のゲート配線２１９とが層間絶縁膜２０８ａに開けたコンタクトホール２１７を介して接続する。
このように、前記した本発明の半導体装置では、トレンチ外周２０３ａの側壁全域に形成されるポリシリコン（ゲート電極２０７）で繋がっているため、ゲート電極２０７は１個となる。
このようにゲート電極が１個の半導体装置を使った適用装置例を前記の図８に示した。
【００４０】
図１８は、図８の双方向ＬＭＯＳＦＥＴと駆動・保護回路部を抜き書きした図であり、同図（ａ）〜同図（ｃ）は電池セルが過充電されるときの時間的な経過を示した図である。
同図（ａ）において、図８の電池セル９２に図示しない負荷である携帯機器を接続した状態で充電している場合は、ゲート端子Ｇにオン信号を与え、左右のｎチャネルＭＯＳＦＥＴをオン状態として、電池セル９２に双方向ＬＭＯＳＦＥＴ５０を介して右から左方向に充電電流Ｉ１が流れる。このとき、電池セル９２から負荷へ放電電流Ｉ２が供給されている。つまり、電池セル９２は充電されなが放電も行っている。
同図（ｂ）において、電池セル９２が過充電したとき、ゲート端子Ｇにオフ信号を与え、左右のｎチャネルＭＯＳＦＥＴをオフ状態にする。左右のｎチャネルＭＯＳＦＥＴがオフ状態になると、負荷と電池セル９２は回路的に切り離され、電池セル９２へ充電電流Ｉ１が流れなくなり、過充電は停止する。またそれと同時に電池セル９２から負荷へ放電電流Ｉ２が供給されなくなる。この過充電期間に図８のバッテリーチャージャーのプラグが抜かれた場合は、負荷へ電流が全く供給されなくなり、負荷は動作不能に陥る。
【００４１】
これを避けるために、同図（ｃ）で示すように、ゲート端子Ｇに再度オン信号を与え双方向ＬＭＯＳＦＥＴ５０をオン状態にして、電池セル９２から負荷へ放電電流Ｉ２を供給する。しかし、電池セル９２の電圧が正常電圧になったことを検出してオン信号を駆動・保護回路５１から出力するために、時間遅れが生じて、その間は電池セル９２から負荷へ電流が供給されない状態、つまり、瞬断が生じる。
これを解決する方法として、左右のｎチャネルＭＯＳＦＥＴにそれぞれゲート電極を設けた双方向ＬＭＯＳＦＥＴを用いる方法がある。
図１９は、２つのゲート電極を有する双方向ＬＭＯＳＦＥＴの等価回路図である。これは前記の図６に相当する図である。
図６と異なる点は、ゲート電極が２つあるため、図６のゲート端子Ｇが第１ゲート端子Ｇ１と第２ゲート端子Ｇ２の２つの端子になっており、それぞれのｎチャネルＭＯＳＦＥＴ３３１、３３２が個別に動作させることができるようにした点と、ｎチャネルＭＯＳＦＥＴの寄生ダイオード３３３、３３４を動作に利用している点である。
【００４２】
この２つのゲート電極を有する双方向ＬＭＯＳＦＥＴ３００を用いた動作モードをつぎに説明する。
図２０は、図１８に相当する図であり、同図（ａ）〜同図（ｃ）は電池セルが過充電されるときの時間的な経過を示した図である。
同図（ａ）において、第１、第２ゲート端子Ｇ１、Ｇ２に駆動・保護回路５１からオン信号を与え、左右のｎチャネルＭＯＳＦＥＴ３３１、３３２がオン状態となり、電池セル９２へ充電電流Ｉ１が流れる。このとき、電池セル９２から負荷へ放電電流Ｉ２が供給されている。つまり、電池セル９２は充電されなが放電も行っている。
同図（ｂ）において、電池セル９２が過充電したとき、第１ゲート端子Ｇ１にオフ信号を与え、充電電流Ｉ１を停止させる。このとき、第２ゲート端子Ｇ２にはオン信号を与えたままにしておく。そうすると、充電電流Ｉ１が停止しても、放電電流Ｉ２が寄生ダイオード３３３とｎチャネルＭＯＳＦＥＴ３３２を通って負荷へ流れるため、前記の瞬断は起こらない。
【００４３】
同図（ｃ）において、電池セル９２が正常電圧に戻った時点で、第１ゲート端子Ｇ１にオン信号が再び与えられて、左のｎチャネルＭＯＳＦＥＴ３３１をオン状態とする。この状態で左右のｎチャネルＭＯＳＦＥＴ３３１、３３２を介して、放電電流Ｉ２が負荷へ供給され、正常動作に戻る。
このように、２つのゲート電極を有する双方向ＬＭＯＳＦＥＴ３００を用いることで、負荷への電流が途切れることなく供給されるようになる。
つぎに、２つのゲート電極を有する半導体装置の構成について説明する。
【実施例１２】
【００４４】
図２１から図２５は、この発明の第１２実施例の半導体装置であって、ゲート配線まで含めた要部構成図であり、図２１は平面図、図２２は図２１のＡ−Ａ線で切断した断面図、図２３は図２１のＢ−Ｂ線で切断した断面図、図２４は図２１のＣ−Ｃ線で切断した断面図、図２５は図２１のＤ−Ｄ線で切断した断面図である。図２１は、表面から見た平面図であり、影に隠れた部分は点線で示し、層間絶縁膜３０８ａは図示していない。トレンチ内には柱状のトレンチ残し部分である島３４１、３４２が複数個あり、この図ではＭＯＳＦＥＴとして動作する島３４１（デバイスセル）が６個（図の３０９と３１０が形成されている島）と、ゲート配線を形成する島３４２が２個ある。島３４１にはｐオフセット領域３０５とｎソース領域３０９、３１０およびソース電極３１１、３１２が形成される。  図１４から図１７との違いは、ゲート電極が層間絶縁膜３０８でそれぞれ囲まれた第１ゲート電極３０７ａと第２ゲート電極３０７ｂが独立してあり、これらのゲート電極３０７ａ、３０７ｂは、トレンチ外周３０３ａ側壁のポリシリコン３０７とは切り離されている点と、それぞれのゲート電極３０７ａ、３０７ｂがポリシリコン配線３１８を介して金属の第１ゲート配線３１９と第２ゲート配線３２０に接続している点である。
【００４５】
このように、トレンチ外周３０３ａに形成されたポリシリコン３０７と、第１ゲート電極３０７ａおよび第２ゲート電極３０７ｂは層間絶縁膜３０８で分離されているため、第１ｎソース領域３０９を形成した島３４１と第２ｎソース領域３１０を形成した島３４１の間隔Ｗ１は、ゲート電極を形成するためのポリシリコンで埋まらない広さとする。一方、第１、第２ｎソース領域３０９、３１０を形成する島３４１同士の間隔Ｗｇ１は、ゲート電極を形成するポリシリコンで完全に埋まる広さにする。ゲート電極３０７ａ、３０７ｂを金属のゲート配線３１９、３２０と接続するためのポリシリコン配線３１８を形成する島３４２とｎソース領域３０９、３１０を形成する島３４１の間隔Ｗｇ２もポリシリコンで埋まるようにするためにＷｇ１と同じ間隔にする。
具体的な例で説明すると、例えば、ゲート電極を形成するポリシリコンの厚さを０．３μｍとした場合はＷ１は１μｍ程度とし、Ｗｇ１、Ｗｇ２は０．５μｍ程度とする。また、表面を平坦化するためにはＷ１はソース領域を形成する島３４１の幅以下とするのが好ましい。
【００４６】
このようにして、独立した第１ゲート電極３０７ａと第２ゲート電極３０７ｂを形成することで、図２０で説明した効果が得られる。
【実施例１３】
【００４７】
図２６〜図２９は、この発明の第１３実施例の半導体装置の製造方法を示す図であり、工程順に示した要部工程断面図である。各図において（ａ）は図２２に相当する箇所の断面図、（ｂ）は図２３に相当する箇所の断面図、（ｃ）は図２４に相当する箇所の断面図である。
図２６において、ｐ半導体基板３０１の表面層に、例えば、表面濃度５×１０16ｃｍ-2、深さ４μｍ程度ｎウェル領域３０２を形成し、表面からｎウェル領域３０２に達するトレンチ３０３をメッシュ状に深さ２μｍ程度に形成し、柱状にトレンチ残し部分、所謂島３４１、３４２を形成する。この島３４１、３４２は、後工程で第１、第２ｐオフセット領域、第１、第２ｎソース領域を形成する島３４１と、第１、第２ゲート電極、第１、第２ゲート配線と接続するポリシリコン配線３１８を形成する島３４２となる。
【００４８】
島３４１同士の間隔Ｗｇ１と、島３４１と島３４２の間隔Ｗｇ２は等しく、０．５μｍ程度とすることで、ポリシリコンのエッチバック（ポリシリコンのパターニング）でもポリシリコンが切り離されず、間隔はポリシリコンで埋まる状態にできる。また、これらの島３４１、３４２とトレンチ外周３０３ａの側壁の間隔Ｗ１および第１ソース領域３０９および第２ソース領域３１０を形成する島３４１同士の間隔Ｗ１を１μｍ以上とすることで、ポリシリコンのエッチバックで、ポリシリコンを完全に切り離すことができる。
図２７において、ゲート絶縁膜３０６を形成し、３０Ｖから５０Ｖ程度の耐圧を持たせるために、トレンチ底面のｎウェル領域３０２に１×１０17ｃｍ-3以上の高濃度でｎドレイン領域３０４を形成し、このｎドレイン領域３０４と離してｐオフセット領域３０５を形成する（接続する場合もある）。その後、０．３μｍ程度の厚さで第１、第２ゲート電極３０７ａ、３０７ｂ、ポリシリコン配線３１８となるポリシリコンを全面に形成し、島３４１同士の間、島３４１と島３４２の間をポリシリコンで完全に埋めた後、パターニングする。
【００４９】
図２８において、第１、第２ゲート電極３０７ａ、３０７ｂをマスクに１×１０20ｃｍ-3以上の高濃度で第１、第２ｎソース領域３０９、３１０を形成し、この第１、第２ソース領域３０９、３１０を貫通してｐオフセット領域３０５に達する高濃度のｐコンタクト領域３１６を形成し、表面に層間絶縁膜３０８ａを形成する。
図２９において、層間絶縁膜３０８ａにコンタクトホール３１７を形成し、このコンタクトホール３１７で第１、第２ｎソース領域３０９、３１０、ｐコンタクト領域３１５、３１６と接続する金属の第１、第２ソース電極３１１、３１２と、この第１、第２ソース電極３１１、３１２と同時に形成された第１、第２ソース配線３１３、３１４および第１、第２ゲート電極３０７ａ、３０７ｂと同時に形成されたポリシリコン配線３１８と接続する金属の第１、第２ゲート配線３１９、３２０を形成する。
【００５０】
ゲート電極などのポリシリコンの厚さを０．３μｍ程度としたとき、Ｗ１は１μｍ以上とし、表面を平坦化するために島の幅以下とするとよい。また、Ｗｇ１＝Ｗｇ２は０．５μｍ以下とするとよい。
【図面の簡単な説明】
【００５１】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ部拡大図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図
【図２】図１と異なる構成の図であり、（ａ）は、ｎウェル領域が図１（ｃ）におけるｎドレイン領域４を兼ねている図、（ｂ）は、半導体基板１が図１（ｃ）におけるｎドレイン領域を兼ねている図、（ｃ）は、（ｂ）においてｎドレイン領域４をさらに形成した図
【図３】図１の双方向ＬＭＯＳＦＥＴの等価回路図
【図４】この発明の第２実施例の半導体装置の構成図であり、（ａ）は図１（ｂ）に相当する要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図５】この発明の第３実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＢ部拡大図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図
【図６】図５の双方向ＬＭＯＳＦＥＴの等価回路図
【図７】この発明の第４実施例の半導体装置の構成図であり、（ａ）は図５（ｂ）に相当する要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１で切断した要部断面図、（ｃ）は（ａ）のＸ２−Ｘ２で切断した要部断面図
【図８】この発明の第５実施例の半導体装置の要部配置図
【図９】この発明の第６実施例の半導体装置の製造方法であり、（ａ）から（ｃ）は工程順に示した要部製造工程断面図
【図１０】この発明の第７実施例の半導体装置の製造方法であり、（ａ）から（ｃ）は工程順に示した要部製造工程断面図
【図１１】この発明の第８実施例の半導体装置の製造方法であり、（ａ）から（ｃ）は工程順に示した要部製造工程断面図
【図１２】この発明の第９実施例の半導体装置の製造方法であり、（ａ）、（ｂ）は図１１（ａ）に相当する要部製造工程断面図、（ｃ）、（ｄ）は図１１（ｃ）に相当する要部製造工程断面図
【図１３】この発明の第１０実施例の半導体装置の製造方法であり、（ａ）から（ｃ）は工程順に示した要部製造工程断面図
【図１４】この発明の第１１実施例の半導体装置の要部平面図
【図１５】図１４のＸ−Ｘ線で切断した断面図
【図１６】図１４のＹ−Ｙ線で切断した断面図
【図１７】図１４のＺ−Ｚ線で切断した断面図
【図１８】図８の双方向ＬＭＯＳＦＥＴと駆動・保護回路部を抜き書きした図であり、（ａ）〜（ｃ）は電池セルが過充電されるときの時間的な経過を示した図
【図１９】２つのゲート電極を有する双方向ＬＭＯＳＦＥＴの等価回路図
【図２０】２つのゲート電極を有する双方向ＬＭＯＳＦＥＴを用いた場合の図１８に相当する図であり、（ａ）〜（ｃ）は電池セルが過充電されるときの時間的な経過を示した図
【図２１】この発明の第１２実施例の半導体装置の要部平面図
【図２２】図２１のＡ−Ａ線で切断した断面図
【図２３】図２１のＢ−Ｂ線で切断した断面図
【図２４】図２１のＣ−Ｃ線で切断した断面図
【図２５】図２１のＤ−Ｄ線で切断した断面図
【図２６】この発明の第１３実施例の半導体装置の製造方法の要部工程断面図であり、（ａ）は図２２に相当する箇所の断面図、（ｂ）は図２３に相当する箇所の断面図、（ｃ）は図２４に相当する箇所の断面図
【図２７】図２６に続く、この発明の第１３実施例の半導体装置の製造方法の要部工程断面図であり、（ａ）は図２２に相当する箇所の断面図、（ｂ）は図２３に相当する箇所の断面図、（ｃ）は図２４に相当する箇所の断面図
【図２８】図２７に続く、この発明の第１３実施例の半導体装置の製造方法の要部工程断面図であり、（ａ）は図２２に相当する箇所の断面図、（ｂ）は図２３に相当する箇所の断面図、（ｃ）は図２４に相当する箇所の断面図
【図２９】図２８に続く、この発明の第１３実施例の半導体装置の製造方法の要部工程断面図であり、（ａ）は図２２に相当する箇所の断面図、（ｂ）は図２３に相当する箇所の断面図、（ｃ）は図２４に相当する箇所の断面図
【図３０】従来の双方向ＬＩＧＢＴの要部断面図
【図３１】図２９の双方向ＬＩＧＢＴの出力特性を示す図
【図３２】従来の別の双方向ＭＯＳＦＥＴの要部断面図
【図３３】図３２の双方向ＬＩＧＢＴの出力特性を示す図
【符号の説明】
【００５２】
１、７１  ２０１、３０１  ｐ半導体基板
２、７２  ２０２、３０２  ｎウェル領域
３、３３、７３、２０３、３０３  トレンチ
３ａ、３３ａ、７３ａ  底面
３ｂ、３３ｂ、７３ｂ  側面
４、７４、２０４、３０４  ｎドレイン領域
５、３５、７５、２０５、３０５  ｐオフセット領域
６、３６、７９、２０６、３０６  ゲート絶縁膜
７、３７、８０、２０７  ゲート電極
８、３８、８７、２０８、２０８ａ、３０８、３０８ａ  層間絶縁膜
９、８１、２０９、３０９  第１ｎソース領域
１０、８２、２１０、３１０  第２ｎソース領域
１１、８５、２１１、３１１  第１ソース電極
１２、８６、２１２、３１２  第２ソース電極
１３、２１３、３１３  第１ソース配線
１４、２１４、３１４  第２ソース配線
１５、１６、２１５、２１６、３１５、３１６  ｐコンタクト領域
３４    ｎソース領域
３９    第１ｎドレイン領域
４０    第２ｎドレイン領域
４１    第１ドレイン電極
４２    第２ドレイン電極
４３    第１ドレイン配線
４４    第２ドレイン配線
４５    ピックアップ電極
４６    ｐベースピックアップ領域
５０、６０  双方向ＬＭＯＳＦＥＴ
５１    駆動・保護回路部
５２    残量回路部
５３    チャージポンプ回路
６１    分割半導体領域
７０、９０、９１  半導体基板
８３、８４  ソース／ドレイン領域
８８、８９  ソース／ドレイン電極
９２    バッテリー装置
２０３ａ、３０３ａ  トレンチ外周
２０３ｂ  突き出したトレンチ
３０７    ポリシリコン
２１７、３１７  コンタクトホール
２１８、３１８  ポリシリコン配線
２１９    ゲート配線
３００    双方向ＬＭＯＳＦＥＴ
３０７ａ  第１ゲート電極
３０７ｂ  第２ゲート電極
３１９    第１ゲート配線
３２０    第２ゲート配線
３３１、３３２  ｎチャネルＭＯＳＦＥＴ
３３３、３３４  寄生ダイオード
３４１、３４２  島
Ｓ１  第１ソース端子
Ｓ２  第２ソース端子
Ｇ    ゲート端子
Ｇ１  第１ゲート端子
Ｇ２  第２ゲート端子
Ｄ１  第１ドレイン端子
Ｄ２  第２ドレイン端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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