(57)【特許請求の範囲】
【請求項１】
半導体基板上にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子と、
上記半導体基板上に形成され、一端が上記サイリスタ素子の一端のストレージノードに接続され、当該ストレージノードの電位を異なるビットラインに伝達可能な複数のアクセストランジスタと、を含むメモリセルを有し、
上記メモリセルにおいて、
複数のアクセストランジスタは、ライト用アクセストランジスタとリード用アクセストランジスタを含み、
上記サイリスタ素子のゲート、および上記リード用アクセストランジスタのゲートは異なるワードラインにそれぞれ接続され、
上記ライト用アクセストランジスタのゲートに接続されるワードラインとサイリスタ素子のゲートに接続されるワードラインとが共有化される
半導体装置。
【請求項２】
上記複数のアクセストランジスタのうち少なくとも上記ライト用アクセストランジスタは、対応するビットラインと上記ストレージノード間に接続されている
請求項１記載の半導体装置。
【請求項３】
上記リード用アクセストランジスタは、対応するビットラインと所定電位との間に接続され、ゲートが上記ストレージノードに接続されている
請求項１または２記載の半導体装置。
【請求項４】
上記対応するビットラインと所定電位との間にリード用の複数のアクセストランジスタが直列に接続され、当該複数のアクセストランジスタのうち一のアクセストランジスタのゲートが上記ストレージノードに接続され、他のアクセストランジスタのゲートがワードラインに接続されている
請求項３記載の半導体装置。
【請求項５】
複数のメモリセルがマトリクス状に配列され、
当該マトリクス配列の各列に対応して複数のビットラインがそれぞれ配線され、
当該マトリクス配列の各行に対応して複数のワードラインがそれぞれ配線されている
請求項１から４のいずれか一に記載の半導体装置。
【請求項６】
リード動作時に、上記サイリスタ素子のセル電流によって変化する電圧と参照電圧とを比較し、比較結果に応じたリードデータを出力するセンスアンプと、
ライト動作時に、上記アクセストランジスタに接続されるビットラインをライトデータに応じた電圧にドライブするライトドライバと、を含む制御部を有する
請求項１から５のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクセストランジスタとサイリスタ素子でメモリセル（メモリ素子）が構成される半導体装置に関するものである。
【背景技術】
【０００２】
サイリスタ素子とアクセストランジスタによって形成されるメモリセル（サイリスタＲＡＭ）として様々な形態が提案されている(たとえば特許文献１〜３、非特許文献１，２参照)。
【０００３】
これらの提案されているメモリセルの一つにバルク型半導体基板に形成されたサイリスタ素子とアクセストランジスタを有するメモリ素子がある。
【０００４】
図１は、バルク型半導体基板に形成されたサイリスタ素子とアクセストランジスタを有するメモセルのセル構成の例を示す簡略断面図である。このメモリセルのサイリスタ素子は選択的エピタキシーアノード(Selective Epitaxy Anode : SEA)型である。
また、図２は図１のメモリセルの等価回路図である。
【０００５】
メモリ素子１は、ｐ型のバルク型半導体基板上２に、サイリスタ素子３とアクセストランジスタ４とが素子分離領域５を挟んで並列に形成されている。
【０００６】
サイリスタ素子３は、ｎ型ウェル３１上に、ｐ型アノード３２、ｎ型ベース３３、ｐ型ベース３４、ｎ型カソード３５が形成されたｐｎｐｎサイリスタ構造を有する。
ｐ型ベース３４上にはゲート絶縁膜３６を介してゲート電極３７が形成されている。
このサイリスタ素子３は、ｎｐｎ型とｐｎｐ型のバイポーラトランジスタの組み合わせになっており、ベースとコレクタを共用し、ｎｐｎ型のベース上にいわゆるＭＩＳ型のゲート電極３７が形成されている。
【０００７】
アクセストランジスタ４は、ｐ型ウェル４１内にｎ型の拡散層４２，４３が形成され、拡散層４２，４３に挟まれたｐ型ウェル４１上にゲート絶縁膜４４を介してゲート電極４５が形成されている。
【０００８】
そして、サイリスタ素子３のｐ型アノード３２が基準電圧ＶＲＥＦの供給ラインＬＶＲＥＦに接続され、アクセストランジスタ４の拡散層４２がビットラインＢＬに接続され、サイリスタ素子３のｎ型カソード３５とアクセストランジスタ４の拡散層４３がストレージノードＶＳＮにより接続されている。
また、サイリスタ素子３のゲート電極３７はワードラインＴＷＬに接続され、アクセストランジスタ４のゲート電極４５がワードラインＳＷＬに接続される。
【０００９】
このような構成のサイリスタ素子は、負性抵抗特性を有し、２つの安定点が存在する。そして、２つの安定点でデータの０，１を読みわける。
【００１０】
以下に、サイリスタＲＡＭの動作時の電圧（電位）状態について説明する。
【００１１】
図３（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ保持時の電位状態を示す図である。
【００１２】
データ保持時は、図３（Ａ）に示すように、ワードラインＳＷＬ、ＴＷＬが０Ｖ（Off）に設定され、ビットラインも０Ｖに設定される。
このとき、図３（Ｂ）に示すように、サイリスタ電流Ｉｔとアクセストランジスタ電流Ｉａの釣り合う安定点は２状態のみであり、この安定２状態のどちらかをデータの“０”，“１”に割り当てることでデータ記憶（保持）する。
【００１３】
図４（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ読み出し動作時の電位状態を示す図である。
【００１４】
読み出し動作時は、図４（Ａ）に示すように、ワードラインＴＷＬが０Ｖに設定され、ワードラインＳＷＬが電源電圧ＶＤＤに設定され、ビットラインＢＬが０Ｖにプリチャージされる。
このとき、図４（Ｂ）に示すように、保持状態での安定点を維持したまま、安定点によって電流値が変わるため、この電流値を読み出すことでデータの読み出し操作が可能になる。
【００１５】
図５（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ“１”の書き込み動作時の電位状態を示す図である。
【００１６】
データ“１”（セル電流大）書き込み動作時は、図５（Ａ）に示すように、ワードラインＴＷＬが電源電圧ＶＤＤに設定され、ワードラインＳＷＬも電源電圧ＶＤＤに設定され、ビットラインＢＬが０Ｖに設定される。
この電位状態では、図５（Ｂ）に示すように、安定状態が１つのみ（セル電流大の状態）となるため、データ“１”の書き込みが可能である。
【００１７】
図６（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ“０”の書き込み動作時の電位状態を示す図である。
【００１８】
データ“０”（セル電流小）書き込み動作時は、図６（Ａ）に示すように、ワードラインＴＷＬが電源電圧ＶＤＤに設定され、ワードラインＳＷＬも電源電圧ＶＤＤに設定され、ビットラインＢＬがＶＤＤに設定される。
この電位状態では、図６（Ｂ）に示すように、安定状態が１つのみ（セル電流小の状態）となるため、データ“０”の書き込みが可能である。
【００１９】
【特許文献１】特開２００７−４９１１３号公報
【特許文献２】特開２００７−６７１３３号公報
【特許文献３】特開２００２−２４６５６０号公報
【非特許文献１】Rich Roy, Farid Nemati, Ken Young, Bruce Bateman, Rajesh Chopra, Seong-Ook Jung, Chiming Show, Hyun-Jin Cho , 2006 IEEE International Solid-State Circuits Conference , pp.632-633
【非特許文献２】Farid Nemati and James D. Plummer, Technical Digest IEDM 1999, pp.283-286）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ところが、上述したサイリスタＲＡＭでは、マルチポート(Multi Port)動作を行うことができない。
【００２１】
また、上述したサイリスタＲＡＭの読み出し動作時にいわゆるディスターブが発生するおそれがある。
【００２２】
ここで、読み出し動作時のディスターブについて説明する。
図４（Ａ），（Ｂ）に示したとおり、読み出し動作時には、ビットラインＢＬを０Ｖにリセットしてからセル（Cell）電流を読み出すが、セル電流読み出しをビットラインＢＬを介して行う場合、セル電流が大きいとき（データ“１”）はビットラインＢＬの電位が上昇し、セル電流が小さいとき（データ“０”）はビットラインＢＬの電位をほぼ０Ｖのままとなる。このように、ビットラインＢＬの電流を電圧に変換して読み出す必要がある。
この場合、図７に示すようにビットラインＢＬの電位の上昇に伴い、セル安定点も遷移する。ビットラインＢＬの電位が高くなりすぎるとセル電流大（データ“１”）側の安定点が無くなり、データを破壊してしまうおそれがある。
【００２３】
たとえば、非特許文献１のように、ビットラインＢＬを０Ｖにリセットし、セル電流に応じてビットラインＢＬをチャージすることで読み出し動作を実施するような場合、前述のリードディスターブが懸念される。
【００２４】
本発明は、マルチポート動作が可能で、また、読み出し動作時のディスターブの発生を抑止することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００２５】
本発明の第１の観点の半導体装置は、半導体基板上にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子と、上記半導体基板上に形成され、一端が上記サイリスタ素子の一端のストレージノードに接続され、当該ストレージノードの電位を異なるビットラインに伝達可能な複数のアクセストランジスタと、を含むメモリセルを有し、上記メモリセルにおいて、複数のアクセストランジスタは、ライト用アクセストランジスタとリード用アクセストランジスタを含み、上記サイリスタ素子のゲート、および上記リード用アクセストランジスタのゲートは異なるワードラインにそれぞれ接続され、上記ライト用アクセストランジスタのゲートに接続されるワードラインとサイリスタ素子のゲートに接続されるワードラインとが共有化される。
【００２６】
好適には、上記複数のアクセストランジスタのうち少なくとも上記ライト用アクセストランジスタは、対応するビットラインと上記ストレージノード間に接続されている。
【００２７】
好適には、上記リード用アクセストランジスタは、対応するビットラインと所定電位との間に接続され、ゲートが上記ストレージノードに接続されている。
【００２８】
好適には、上記対応するビットラインと所定電位との間にリード用の複数のアクセストランジスタが直列に接続され、当該複数のアクセストランジスタのうち一のアクセストランジスタのゲートが上記ストレージノードに接続され、他のアクセストランジスタのゲートがワードラインに接続されている。
【００３０】
好適には、複数のメモリセルがマトリクス状に配列され、当該マトリクス配列の各列に対応して複数のビットラインがそれぞれ配線され、当該マトリクス配列の各行に対応して複数のワードラインがそれぞれ配線されている。
【００３１】
好適には、リード動作時に、上記サイリスタ素子のセル電流によって変化する電圧と参照電圧とを比較し、比較結果に応じたリードデータを出力するセンスアンプと、
ライト動作時に、上記アクセストランジスタに接続されるビットラインをライトデータに応じた電圧にドライブするライトドライバと、を含む制御部を有する。
【発明の効果】
【００３２】
本発明によれば、マルチポート動作が可能で、また、読み出し動作時のディスターブの発生を抑止することが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３４】
＜第１実施形態＞
図８は、本発明の第１の実施形態に係る半導体装置の全体構成を示すブロック図である。
【００３５】
半導体装置１００は、図８に示すように、メモリアレイ部１１０、Ｘアドレス（ロウアドレス）デコーダ１２０、Ｙアドレス（カラムアドレス）デコーダ１３０、ワードラインデコーダ１４０、リードコントロール部１５０、ライトコントロール部１６０、Ｙ制御部（カラム制御部）１７０、および入出力バッファ（Input/Output Buffer）１８０を有している。
そして、ワードラインデコーダ１４０、リードコントロール部１５０、ライトコントロール部１６０、Ｙ制御部（カラム制御部）１７０等により本発明の制御部が構成される。
【００３６】
メモリアレイ部１１０は、複数のサイリスタＲＡＭセル（メモリセル）１１１がｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。ただし、図８においては、図面の簡単化のために２×２のマトリクスとして示している。
サイリスタＲＡＭセル１１１は、バルク型半導体基板の半導体層にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子１１２と、半導体基板の半導体層に形成されてサイリスタ素子１１２の一端であるストレージノード（Storage Node）ＳＮに接続されたアクセストランジスタ１１３，１１４，１１５と、を有している。
本実施形態のサイリスタＲＡＭセル１１１は、３ポート(Port)ＲＡＭとして構成されている。
【００３７】
なお、サイリスタ素子１１２の一端とアクセストランジスタ１１３〜１１５の中間ノードはサイリスタ電流とアクセストランジスタ電流で最低２つの安定点を持つことでメモリ素子としてデータ保持することを特徴としており、その中間ノードをストレージノードＳＮとしている。
サイリスタＲＡＭセル１１１のデバイス構造として、たとえば図１に示すような構造を採用することができる。ただし、このデバイス構造に限定されず、各種構造を採用することが可能である。
【００３８】
メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の行配列にそれぞれ対応した、各行に、サイリスタ用の第１のワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞、およびアクセストランジスタ用の第２のワードラインＳＷＬａ＜０＞〜ＳＷＬａ＜ｍ＞，ＳＷＬｂ＜０＞〜ＳＷＬｂ＜ｍ＞，ＳＷＬｃ＜０＞〜ＳＷＬｃ＜ｍ＞が配線されている。
また、メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の列配列にそれぞれ対応した、各列に、第１のビットラインＢＬａ＜０＞〜ＢＬａ＜ｎ＞、第２のビットラインＢＬｂ＜０＞〜ＢＬｂ＜ｎ＞、および第３のビットラインＢＬｃ＜０＞〜ＢＬｃ＜ｎ＞が、第１および第２のワードラインと直交するように配線されている。
【００３９】
そして、同一行に配置されたサイリスタＲＡＭセル１１１のサイリスタ素子１１２のゲート電極１１２ａは、対応する行に配線された第１のワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞に共通に接続されている。
同様に、同一行に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１３のゲート電極１１３ａは、対応する行に配線された第２のワードラインＳＷＬａ＜０＞〜ＳＷＬａ＜ｍ＞に共通に接続されている。
同一行に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１４のゲート電極１１４ａは、対応する行に配線された第２のワードラインＳＷＬｂ＜０＞〜ＳＷＬｂ＜ｍ＞に共通に接続されている。
同一行に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１５のゲート電極１１５ａは、対応する行に配線された第２のワードラインＳＷＬｃ＜０＞〜ＳＷＬｃ＜ｍ＞に共通に接続されている。
【００４０】
また、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１３の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線された第１のビットラインＢＬａ＜０＞〜ＢＬａ＜ｎ＞に共通に接続されている。
同様に、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１４の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線された第２のビットラインＢＬｂ＜０＞〜ＢＬｂ＜ｎ＞に共通に接続されている。
同様に、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１５の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線された第３のビットラインＢＬｃ＜０＞〜ＢＬｃ＜ｎ＞に共通に接続されている。
【００４１】
また、サイリスタＲＡＭセル１１１のサイリスタ素子１１２のｐ型アノード（基準電位端子）が、基準電位ＶＲＥＦに接続されている。基準電位ＶＲＥＦの値は１／２ＶＤＤ程度の電圧で、ＶＤＤが１．８Ｖの場合ＶＲＥＦはたとえば０．９Ｖである。
【００４２】
Ｘアドレスデコーダ１２０は、ＸアドレスＸ０、Ｘ１、・・を受けて選択するワードラインを指定するＸセレクト信号ＸＳＥＬ０，１，・・、ＸＳＥＬＲ Ａ，ＸＳＥＬＲ Ｂ，ＸＳＥＬＲ Ｃをアクティブ（たとえばハイレベル）にしてワードラインデコーダ１４０に出力する。
【００４３】
図９は、本実施形態に係るＸアドレスデコーダの基本的な構成例を示す回路図である。
図９のＸアドレスデコーダ１２０は、基本的な構成として２アドレスＸ０，Ｘ１の入力に対応した構成を有している。
【００４４】
このＸアドレスデコーダ１２０は、２入力のＮＡＮＤ回路ＮＡ１２１〜ＮＡ１２４、インバータＩＶ１２１〜１２４、およびノット回路ＮＯＴ１２１〜１２４を有する。
ＮＡＮＤ回路ＮＡ１２１，ＮＡ１２３の第１入力、並びに、インバータＩＶ１２１、ＩＶ１２３の入力がＸアドレスＸ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１２１の第２入力、ＮＡＮＤ回路ＮＡ１２２の第２入力、並びに、インバータＩＶ１２２，ＩＶ１２４の入力がＸアドレスＸ１の入力ラインに接続されている。そして、インバータＩＶ１２１の出力がＮＡＮＤ回路ＮＡ１２２の第１入力に接続され、インバータＩＶ１２２の出力がＮＡＮＤ回路ＮＡ１２３の第２入力に接続され、インバータＩＶ１２３の出力がＮＡＮＤ回路ＮＡ１２４の第１入力に接続され、インバータＩＶ１２４の出力がＮＡＮＤ回路ＮＡ１２４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１の出力がノット回路ＮＯＴ１２１の入力に接続され、ＮＡＮＤ回路ＮＡ１２２の出力がノット回路ＮＯＴ１２２の入力に接続され、ＮＡＮＤ回路ＮＡ１２３の出力がノット回路ＮＯＴ１２３の入力に接続され、ＮＡＮＤ回路ＮＡ１２４の出力がノット回路ＮＯＴ１２４の入力に接続されている。
【００４５】
このＸアドレスデコーダ１２０においては、Ｘアドレス（Ｘ１，Ｘ０）が（０，０）の場合、ノット回路ＮＯＴ１２４からＸセレクト信号Ｘ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＸセレクト信号Ｘ ＳＥＬ２がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＸセレクト信号Ｘ ＳＥＬ１がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＸセレクト信号Ｘ ＳＥＬ０がアクティブのハイレベルで出力される。
【００４６】
Ｙアドレスデコーダ１３０は、ＹアドレスＹ０、Ｙ１、・・を受けてビットラインセレクタで選択するビットラインが接続されたＹスイッチを選択的にオンするための相補的なＹスイッチ信号ＹＳＷ Ｗ，ＹＳＷ ＲＡ，ＹＳＷ ＲＢ，ＹＳＷ ＲＣをアクティブ（ハイレベル、およびその反転信号）にしてＹ制御部１７０に出力する。
【００４７】
図１０は、本実施形態に係るＹアドレスデコーダの基本的な構成例を示す回路図である。
図１０のＹアドレスデコーダ１３０は、基本的な構成として２アドレスＹ０，Ｙ１の入力に対応した構成を有している。
【００４８】
このＹアドレスデコーダ１３０は、２入力のＮＡＮＤ回路ＮＡ１３１〜ＮＡ１３４、インバータＩＶ１３１〜１３４、およびノット回路ＮＯＴ１３１〜１３４を有する。
ＮＡＮＤ回路ＮＡ１３１，ＮＡ１３３の第１入力、並びに、インバータＩＶ１３１、ＩＶ１３３の入力がＹアドレスＹ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１３１の第２入力、ＮＡＮＤ回路ＮＡ１３２の第２入力、並びに、インバータＩＶ１３２，ＩＶ１３４の入力がＹアドレスＹ１の入力ラインに接続されている。そして、インバータＩＶ１３１の出力がＮＡＮＤ回路ＮＡ１３２の第１入力に接続され、インバータＩＶ１３２の出力がＮＡＮＤ回路ＮＡ１３３の第２入力に接続され、インバータＩＶ１３３の出力がＮＡＮＤ回路ＮＡ１３４の第１入力に接続され、インバータＩＶ１３４の出力がＮＡＮＤ回路ＮＡ１３４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１３１の出力がノット回路ＮＯＴ１３１の入力に接続され、ＮＡＮＤ回路ＮＡ１３２の出力がノット回路ＮＯＴ１３２の入力に接続され、ＮＡＮＤ回路ＮＡ１３３の出力がノット回路ＮＯＴ１３３の入力に接続され、ＮＡＮＤ回路ＮＡ１３４の出力がノット回路ＮＯＴ１３４の入力に接続されている。
【００４９】
このＹアドレスデコーダ１３０においては、Ｙアドレス（Ｙ１，Ｙ０）が（０，０）の場合、ノット回路ＮＯＴ１３４からＹセレクト信号Ｙ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＹセレクト信号Ｙ ＳＥＬ２が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＹセレクト信号Ｙ ＳＥＬ１が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＹセレクト信号Ｙ ＳＥＬ０が活性化されたアクティブのハイレベルで出力される。
【００５０】
図１１は、本実施形態に係るＹアドレスデコーダにおけるＹＳＷデコーダの構成例を示す図である。
【００５１】
図１１のＹＳＷデコーダ１３１は、２入力のＮＡＮＤ回路ＮＡ１３１Ｙ〜ＮＡ１３６Ｙ、およびノット回路ＮＯＴ１３１Ｙ〜ＮＯＴ１３６Ｙを有する。
【００５２】
ＮＡＮＤ回路ＮＡ１３１ＹにはＹアドレスデコーダ１３１で生成されたＹセレクト信号Ｙ ＳＥＬＲ Ａ０、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＡが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３１Ｙを介してＹスイッチ信号ＹＳＷ ＲＡ０が活性化され出力される。
ＮＡＮＤ回路ＮＡ１３２ＹにはＹアドレスデコーダ１３１で生成されたＹセレクト信号Ｙ ＳＥＬＲ Ｂ０、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＢが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３２Ｙを介してＹスイッチ信号ＹＳＷ ＲＢ０が活性化され出力される。
ＮＡＮＤ回路ＮＡ１３３ＹにはＹアドレスデコーダ１３１で生成されたＹセレクト信号Ｙ ＳＥＬＲ Ｃ０、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＣが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３３Ｙを介してＹスイッチ信号ＹＳＷ ＲＣ０が活性化され出力される。
【００５３】
ＮＡＮＤ回路ＮＡ１３４ＹにはＹアドレスデコーダ１３１で生成されたＹセレクト信号Ｙ ＳＥＬＲ Ａ１、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＡが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３４Ｙを介してＹスイッチ信号ＹＳＷ ＲＡ１が活性化され出力される。
ＮＡＮＤ回路ＮＡ１３５ＹにはＹアドレスデコーダ１３１で生成されたＹセレクト信号Ｙ ＳＥＬＲ Ｂ１、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＢが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３５Ｙを介してＹスイッチ信号ＹＳＷ ＲＢ１が活性化され出力される。
ＮＡＮＤ回路ＮＡ１３６ＹにはＹアドレスデコーダ１３１で生成されたＹセレクト信号Ｙ ＳＥＬＲ Ｃ１、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＣが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３６Ｙを介してＹスイッチ信号ＹＳＷ ＲＣ１が活性化され出力される。
【００５４】
Ｙアドレスデコーダ１３１の出力Ｙ_ＳＥＬによって指定されたＹＳＷのみ、信号ＹＳＷＥによって活性化される。読み出し時、書き込み時、それぞれのポート（Port）に対して個別にＹＳＷは活性化される。
【００５５】
ワードラインデコーダ１４０は、Ｘアドレスデコーダ１２０によるＸセレクト信号Ｘ ＳＥＬ(ＸＳＥＬＷ，ＸＳＥＬＲ Ａ，ＸＳＥＬＲ Ｂ，ＸＳＥＬＲ Ｃ)およびリードコントロール部１５０またはライトコントロール部１６０による第１のワードラインイネーブル信号ＴＷＬＥ、第２のワードラインイネーブル信号ＳＷＬＥ Ａ，ＳＷＬＥ Ｂ，ＳＷＬＥ Ｃに応答して、Ｘアドレスで指定された第１のワードラインＴＷＬおよび第２のワードラインＳＷＬａ，ＳＷＬｂ，ＳＷＬｃを駆動する（ハイレベルに設定する）。
なお、読み出し動作時は第２のワードラインイネーブル信号ＳＷＬＥが活性化され、書き込み動作時は第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥが共に活性化される。
【００５６】
図１２は、本実施形態に係るワードラインデコーダの構成例を示す図である。
【００５７】
図１２のワードラインデコーダ１４０は、２入力のＮＡＮＤ回路ＮＡ１４１〜ＮＡ１４８、およびノット回路ＮＯＴ１４１〜ＮＯＴ１４８を有する。
【００５８】
ＮＡＮＤ回路ＮＡ１４１にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬＷ０、およびリードコントロール部１５０またはライトコントロール部１６０による第１のワードラインイネーブル信号ＴＷＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４１を介した駆動信号ＤＴＷＬ０によりＸアドレスにより指定された行の第１のワードラインＴＷＬ０が駆動される。
ＮＡＮＤ回路ＮＡ１４２にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬＲ Ａ０、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＲＷＬＥ Ａが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４２を介した駆動信号ＳＷＬ Ａ０によりＸアドレスにより指定された行の第２のワードラインＳＷＬａ＜０＞が駆動される。
ＮＡＮＤ回路ＮＡ１４３にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬＲ Ｂ０、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＲＷＬＥ Ｂが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４３を介した駆動信号ＳＷＬ Ｂ０によりＸアドレスにより指定された行の第２のワードラインＳＷＬｂ＜０＞が駆動される。
ＮＡＮＤ回路ＮＡ１４４にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬＲ Ｃ０、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＲＷＬＥ Ｃが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４４を介した駆動信号ＳＷＬ Ｃ０によりＸアドレスにより指定された行の第２のワードラインＳＷＬｃ＜０＞が駆動される。
【００５９】
ＮＡＮＤ回路ＮＡ１４５にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬＷ１、およびリードコントロール部１５０またはライトコントロール部１６０による第１のワードラインイネーブル信号ＴＷＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４１を介した駆動信号ＤＴＷＬ１によりＸアドレスにより指定された行の第１のワードラインＴＷＬ１が駆動される。
ＮＡＮＤ回路ＮＡ１４６にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬＲ Ａ１、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＲＷＬＥ Ａが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４６を介した駆動信号ＳＷＬ Ａ１によりＸアドレスにより指定された行の第２のワードラインＳＷＬａ＜１＞が駆動される。
ＮＡＮＤ回路ＮＡ１４７にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬＲ Ｂ１、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＲＷＬＥ Ｂが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４７を介した駆動信号ＳＷＬ Ｂ１によりＸアドレスにより指定された行の第２のワードラインＳＷＬｂ＜１＞が駆動される。
ＮＡＮＤ回路ＮＡ１４８にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬＲ Ｃ１、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＲＷＬＥ Ｃが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４８を介した駆動信号ＳＷＬ Ｃ１によりＸアドレスにより指定された行の第２のワードラインＳＷＬｃ＜１＞が駆動される。
【００６０】
リードコントロール部１５０は、外部からのチップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ Ａ，ＯＷ Ｂを受けて読み出しモードであるか否かを判定する。
リードコントロール部１５０は、読み出しモードであると判定すると、第２のワードラインイネーブル信号ＳＷＬＥ（ＳＷＬＥ Ａ，ＳＷＬＥ Ｂ，ＳＷＬＥ Ｃ）をアクティブのハイレベルでワードラインデコーダ１４０に出力し、読み出し期間において、リードプリチャージ信号ＰＲＥＲ（ＰＲＥＲ Ａ，ＰＲＥＲ Ｂ，ＰＲＥＲ Ｃ）をハイレベルからローレベルに切り替え、ライトプリチャージ信号ＰＲＥＷをハイレベルで、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ（ＲＤＥ Ａ，ＲＤＥ Ｂ，ＲＤＥ Ｃ）をハイレベルで、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ（ＷＤＥ Ａ，ＷＤＥ Ｂ，ＷＤＥ Ｃ）をローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥ（ＹＳＷＥ ＲＡ，ＹＳＷＥ ＲＢ，ＹＳＷＥ ＲＣ）をハイレベルに設定してＹ制御部１７０に出力する。
【００６１】
ライトコントロール部１６０は、外部からのチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥを受けて書き込みモードであるか否かを判定する。
ライトコントロール部１６０は、書き込みモードであると判定すると、第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥ（ＳＷＬＥ Ａ，ＳＷＬＥ Ｂ，ＳＷＬＥ Ｃ）をアクティブのハイレベルでワードラインデコーダ１４０に出力し、書き込み期間において、ライトプリチャージ信号ＰＲＥＷをハイレベルからローレベルに切り替え、リードプリチャージ信号ＰＲＥＲ（ＰＲＥＲ Ａ，ＰＲＥＲ Ｂ，ＰＲＥＲ Ｃ）をローレベルで、ライトデータイネーブル信号ＷＤＥをハイレベルで、リードデータイネーブル信号ＲＤＥ（ＲＤＥ Ａ，ＲＤＥ Ｂ，ＲＤＥ Ｃ）をローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥ（ＹＳＷＥ ＲＡ，ＹＳＷＥ ＲＢ，ＹＳＷＥ ＲＣ）をハイレベルに設定してＹ制御部１７０に出力する。
【００６２】
Ｙ制御部１７０は、第１のビットラインＢＬａ＜０＞〜ＢＬａ＜ｎ＞、第２のビットラインＢＬｂ＜０＞〜ＢＬｂ＜ｎ＞、第３のビットラインＢＬｃ＜０＞〜ＢＬｃ＜ｎ＞のプリチャージ制御、書き込み動作時および読み出し時の読み出し動作時の第１のビットラインＢＬａ＜０＞〜ＢＬａ＜ｎ＞、第２のビットラインＢＬｂ＜０＞〜ＢＬｂ＜ｎ＞、第３のビットラインＢＬｃ＜０＞〜ＢＬｃ＜ｎ＞の電圧制御、並びに、Ｙスイッチ信号ＹＳＷのよるＹセレクタのＹスイッチのオンオフ制御を伴う、ライト（書き込み）データの第１のビットラインＢＬａ＜０＞〜ＢＬａ＜ｎ＞、第２のビットラインＢＬｂ＜０＞〜ＢＬｂ＜ｎ＞、第３のビットラインＢＬｃ＜０＞〜ＢＬｃ＜ｎ＞への転送制御、リード（読み出し）データのセンスアンプ（ＳＡ）への転送制御等を行う。
【００６３】
上記したように、Ｙ制御部１７０は、読み出し動作のためのセンスアンプを有するが、この読み出し制御部の構成をたとえば図１３のように構成することが可能である。
【００６４】
ここで、Ｙ制御部１７０のより具体的な構成例について説明する。
図１３は、本実施形態に係るＹ制御部の一構成例を示す回路図である。
【００６５】
Ｙ制御部１７０は、図１３に示すように、プリチャージ回路１７１、Ｙセレクタ１７２、ライトドライバ群１７３ａ，１７３ｂ，１７３ｃ、およびセンスアンプ（ＳＡ）群１７４ａ，１７４ｂ，１７４ｃを有している。
【００６６】
プリチャージ回路１７１は、ＮＭＯＳトランジスタＮＴ１１−０〜ＮＴ１１−ｎ、ＮＭＯＳトランジスタＮＴ１２−０〜ＮＴ１２−ｎ、およびＮＭＯＳトランジスタＮＴ１３−０〜ＮＴ１３−ｎを有している。
ＮＭＯＳトランジスタＮＴ１１−０〜ＮＴ１１−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応する第１のビットラインＢＬａ０〜ＢＬａｎに接続され、ゲートがプリチャージ信号ＰＲＥａの供給ラインＬＰＲＥａに共通に接続されている。
ＮＭＯＳトランジスタＮＴ１２−０〜ＮＴ１２−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応する第２のビットラインＢＬｂ０〜ＢＬｂｎに接続され、ゲートがプリチャージ信号ＰＲＥｂの供給ラインＬＰＲＥｂに共通に接続されている。
ＮＭＯＳトランジスタＮＴ１３−０〜ＮＴ１３−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応する第３のビットラインＢＬｃ０〜ＢＬｃｎに接続され、ゲートがプリチャージ信号ＰＲＥｃの供給ラインＬＰＲＥｃに共通に接続されている。
【００６７】
Ｙセレクタ１７２は、第１のビットラインＢＬａ０〜ＢＬａｎと第１のデータ転送ラインＤＴＬａ０〜ＤＴＬａｎとをアドレス応じて生成されたＹスイッチ信号ＹＳＷａおよびその反転信号／ＹＳＷａにより導通制御される第１のＹ転送ゲートスイッチＴＭＧａ０〜ＴＭＧａｎ、第２のビットラインＢＬｂ０〜ＢＬｂｎと第２のデータ転送ラインＤＴＬｂ０〜ＤＴＬｂｎとをアドレス応じて生成されたＹスイッチ信号ＹＳＷｂおよびその反転信号／ＹＳＷｂにより導通制御される第２のＹ転送ゲートスイッチＴＭＧｂ０〜ＴＭＧｂｎ、および第３のビットラインＢＬｃ０〜ＢＬｃｎと第３のデータ転送ラインＤＴＬｃ０〜ＤＴＬｃｎとをアドレス応じて生成されたＹスイッチ信号ＹＳＷｃおよびその反転信号／ＹＳＷｃにより導通制御される第３のＹ転送ゲートスイッチＴＭＧｃ０〜ＴＭＧｃｎを有する。
なお、Ｙ転送ゲートスイッチはＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成されている。
【００６８】
ライトドライバ群１７３ａは、各第１のデータ転送ラインＤＴＬａ０〜ＤＴＬａｎに入力データＤＩＮａ＜０＞〜ＤＩＮａ＜ｎ＞を転送する複数のライトドライバＷＤＲＶａ０〜ＷＤＲＶａｎを有する。
各ライトドライバＷＤＲＶａ１〜ＷＤＲＶａｎは共通の構成を有し、ライトデータイネーブル信号ＷＤＥ Ａをトリガとするクロックドインバータとして構成されている。
ライトドライバＷＤＲＶａは、ＰＭＯＳトランジスタＰＴ２１ａ，ＰＴ２２ａ、ＮＭＯＳトランジスタＮＴ２１ａ，ＮＴ２２ａ、およびインバータＩＶ２１ａを有する。
ＰＭＯＳトランジスタＰＴ２１ａのソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ２２ａのソースに接続され、ＰＭＯＳトランジスタＰＴ２２ａのドレインがＮＭＯＳトランジスタＮＴ２２ａのドレインに接続され、ＮＭＯＳトランジスタＮＴ２２ａのソースがＮＭＯＳトランジスタＮＴ２１ａのドレインに接続され、ＮＭＯＳトランジスタＮＴ２１ａのソースが接地されている。インバータＩＶ２１ａの入力端子がライトデータイネーブル信号ＷＤＥ Ａの供給ラインに接続されている。
そして、各ライトドライバＷＤＲＶａ１〜ＷＤＲＶａｎのＰＭＯＳトランジスタＰＴ２１ａのゲートがインバータＩＶ２１ａの出力に共通に接続され、ＮＭＯＳトランジスタＮＴ２１ａのゲートがライトデータイネーブル信号ＷＤＥ Ａの供給ラインに共通に接続されている。
各ライトドライバＷＤＲＶａ１〜ＷＤＲＶａｎのＰＭＯＳトランジスタＰＴ２２ａおよびＮＭＯＳトランジスタＮＴ２２ａのゲートが入力データＤＩＮａ＜０＞〜ＤＩＮａ＜ｎ＞の入力ラインに接続されている。
【００６９】
ライトドライバ群１７３ｂは、各第２のデータ転送ラインＤＴＬｂ０〜ＤＴＬｂｎに入力データＤＩＮｂ＜０＞〜ＤＩＮｂ＜ｎ＞を転送する複数のライトドライバＷＤＲＶｂ０〜ＷＤＲＶｂｎを有する。
各ライトドライバＷＤＲＶｂ１〜ＷＤＲＶｂｎは共通の構成を有し、ライトデータイネーブル信号ＷＤＥ Ｂをトリガとするクロックドインバータとして構成されている。
ライトドライバＷＤＲＶｂは、ＰＭＯＳトランジスタＰＴ２１ｂ，ＰＴ２２ｂ、ＮＭＯＳトランジスタＮＴ２１ｂ，ＮＴ２２ｂ、およびインバータＩＶ２１ｂを有する。
ＰＭＯＳトランジスタＰＴ２１ｂのソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ２２ｂのソースに接続され、ＰＭＯＳトランジスタＰＴ２２ｂのドレインがＮＭＯＳトランジスタＮＴ２２ｂのドレインに接続され、ＮＭＯＳトランジスタＮＴ２２ｂのソースがＮＭＯＳトランジスタＮＴ２１ｂのドレインに接続され、ＮＭＯＳトランジスタＮＴ２１ｂのソースが接地されている。インバータＩＶ２１ｂの入力端子がライトデータイネーブル信号ＷＤＥ Ｂの供給ラインに接続されている。
そして、各ライトドライバＷＤＲＶｂ１〜ＷＤＲＶｂｎのＰＭＯＳトランジスタＰＴ２１ｂのゲートがインバータＩＶ２１ｂの出力に共通に接続され、ＮＭＯＳトランジスタＮＴ２１ｂのゲートがライトデータイネーブル信号ＷＤＥ Ｂの供給ラインに共通に接続されている。
各ライトドライバＷＤＲＶｂ１〜ＷＤＲＶｂｎのＰＭＯＳトランジスタＰＴ２２ｂおよびＮＭＯＳトランジスタＮＴ２２ｂのゲートが入力データＤＩＮｂ＜０＞〜ＤＩＮｂ＜ｎ＞の入力ラインに接続されている。
【００７０】
ライトドライバ群１７３ｃは、各第３のデータ転送ラインＤＴＬｃ０〜ＤＴＬｃｎに入力データＤＩＮｃ＜０＞〜ＤＩＮｃ＜ｎ＞を転送する複数のライトドライバＷＤＲＶｃ０〜ＷＤＲＶｃｎを有する。
各ライトドライバＷＤＲＶｃ１〜ＷＤＲＶｃｎは共通の構成を有し、ライトデータイネーブル信号ＷＤＥ Ｃをトリガとするクロックドインバータとして構成されている。
ライトドライバＷＤＲＶｃは、ＰＭＯＳトランジスタＰＴ２１ｃ，ＰＴ２２ｃ、ＮＭＯＳトランジスタＮＴ２１ｃ，ＮＴ２２ｃ、およびインバータＩＶ２１ｃを有する。
ＰＭＯＳトランジスタＰＴ２１ｃのソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ２２ｃのソースに接続され、ＰＭＯＳトランジスタＰＴ２２ｃのドレインがＮＭＯＳトランジスタＮＴ２２ｃのドレインに接続され、ＮＭＯＳトランジスタＮＴ２２ｃのソースがＮＭＯＳトランジスタＮＴ２１ｃのドレインに接続され、ＮＭＯＳトランジスタＮＴ２１ｃのソースが接地されている。インバータＩＶ２１ｃの入力端子がライトデータイネーブル信号ＷＤＥ Ｃの供給ラインに接続されている。
そして、各ライトドライバＷＤＲＶｃ１〜ＷＤＲＶｃｎのＰＭＯＳトランジスタＰＴ２１ｃのゲートがインバータＩＶ２１ｃの出力に共通に接続され、ＮＭＯＳトランジスタＮＴ２１ｃのゲートがライトデータイネーブル信号ＷＤＥ Ｃの供給ラインに共通に接続されている。
各ライトドライバＷＤＲＶｃ１〜ＷＤＲＶｃｎのＰＭＯＳトランジスタＰＴ２２ｃおよびＮＭＯＳトランジスタＮＴ２２ｃのゲートが入力データＤＩＮｃ＜０＞〜ＤＩＮｃ＜ｎ＞の入力ラインに接続されている。
【００７１】
センスアンプ群１７４ａは、各第１のデータ転送ラインＤＴＬａ０〜ＲＤＴＬａｎを転送されたリードデータをセンスして読み出す複数のセンスアンプＳＡａ０〜ＳＡａｎを有する。
各センスアンプＳＡａ０〜ＳＡａｎは共通の構成を有し、それぞれ、負帰還アンプＡＭＰ３１ａ、転送ゲートＴＭＧ３１ａ、ＮＭＯＳトランジスタＮＴ３１ａ，ＮＴ３２ａ、およびインバータＩＶ３１ａを有する。
【００７２】
転送ゲートＴＭＧ３１ａは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成され、一方の入出力端子が対応する第１のデータ転送ラインＤＴＬａ０〜ＤＴＬａおよびＮＭＯＳトランジスタＮＴ３１ａの一方のソースドレインに接続され、他方の入出力端子が負帰還アンプＡＭＰ３１ａの非反転入力端子（＋）およびＮＭＯＳトランジスタＮＴ３２ａの一方のソースドレインに接続されている。
そして、転送ゲートＴＭＧ３１ａのＮＭＯＳトランジスタのゲートがリードデータイネーブル信号ＲＤＥ Ａの供給ラインに接続され、ＰＭＯＳトランジスタのゲートがインバータＩＶ３１ａを介してリードデータイネーブル信号ＲＤＥ Ａの供給ラインに接続されている。
転送ゲートＴＭＧ３１ａはリードデータイネーブル信号ＲＤＥ Ａがアクティブのハイレベルで供給されるとオン状態（導通状態）となる。
そして、アンプＡＭＰ３１ａの反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
【００７３】
ＮＭＯＳトランジスタＮＴ３１ａは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ａの反転信号／ＲＤＥ Ａの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３２ａは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ａの反転信号／ＲＤＥ Ａの供給ラインに接続されている。
【００７４】
センスアンプ群１７４ｂは、各第１のデータ転送ラインＤＴＬｂ０〜ＲＤＴＬｂｎを転送されたリードデータをセンスして読み出す複数のセンスアンプＳＡｂ０〜ＳＡｂｎを有する。
各センスアンプＳＡｂ０〜ＳＡｂｎは共通の構成を有し、それぞれ、負帰還アンプＡＭＰ３１ｂ、転送ゲートＴＭＧ３１ｂ、ＮＭＯＳトランジスタＮＴ３１ｂ，ＮＴ３２ｂ、およびインバータＩＶ３１ｂを有する。
【００７５】
転送ゲートＴＭＧ３１ｂは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成され、一方の入出力端子が対応する第２のデータ転送ラインＤＴＬｂ０〜ＤＴＬｂおよびＮＭＯＳトランジスタＮＴ３１ｂの一方のソースドレインに接続され、他方の入出力端子が負帰還アンプＡＭＰ３１ｂの非反転入力端子（＋）およびＮＭＯＳトランジスタＮＴ３２ｂの一方のソースドレインに接続されている。
そして、転送ゲートＴＭＧ３１ｂのＮＭＯＳトランジスタのゲートがリードデータイネーブル信号ＲＤＥ Ｂの供給ラインに接続され、ＰＭＯＳトランジスタのゲートがインバータＩＶ３１ｂを介してリードデータイネーブル信号ＲＤＥ Ｂの供給ラインに接続されている。
転送ゲートＴＭＧ３１ｂはリードデータイネーブル信号ＲＤＥ Ｂがアクティブのハイレベルで供給されるとオン状態（導通状態）となる。
そして、アンプＡＭＰ３１ｂの反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
【００７６】
ＮＭＯＳトランジスタＮＴ３１ｂは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ｂの反転信号／ＲＤＥ Ｂの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３２ｂは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ｂの反転信号／ＲＤＥ Ｂの供給ラインに接続されている。
【００７７】
センスアンプ群１７４ｃは、各第３のデータ転送ラインＤＴＬｃ０〜ＲＤＴＬｃｎを転送されたリードデータをセンスして読み出す複数のセンスアンプＳＡｃ０〜ＳＡｃｎを有する。
各センスアンプＳＡｃ０〜ＳＡｃｎは共通の構成を有し、それぞれ、負帰還アンプＡＭＰ３１ｃ、転送ゲートＴＭＧ３１ｃ、ＮＭＯＳトランジスタＮＴ３１ｃ，ＮＴ３２ｃ、およびインバータＩＶ３１ｃを有する。
【００７８】
転送ゲートＴＭＧ３１ｃは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成され、一方の入出力端子が対応する第３のデータ転送ラインＤＴＬｃ０〜ＤＴＬｃおよびＮＭＯＳトランジスタＮＴ３１ｃの一方のソースドレインに接続され、他方の入出力端子が負帰還アンプＡＭＰ３１ｃの非反転入力端子（＋）およびＮＭＯＳトランジスタＮＴ３２ｃの一方のソースドレインに接続されている。
そして、転送ゲートＴＭＧ３１ｃのＮＭＯＳトランジスタのゲートがリードデータイネーブル信号ＲＤＥ Ｃの供給ラインに接続され、ＰＭＯＳトランジスタのゲートがインバータＩＶ３１ｃを介してリードデータイネーブル信号ＲＤＥ Ｃの供給ラインに接続されている。
転送ゲートＴＭＧ３１ｃはリードデータイネーブル信号ＲＤＥ Ｃがアクティブのハイレベルで供給されるとオン状態（導通状態）となる。
そして、アンプＡＭＰ３１ｃの反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
【００７９】
ＮＭＯＳトランジスタＮＴ３１ｃは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ｃの反転信号／ＲＤＥ Ｃの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３２ｃは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ｃの反転信号／ＲＤＥ Ｃの供給ラインに接続されている。
【００８０】
次に、上記構成による動作を、Ｙ制御部１７０の動作を中心に図１４〜図１６に関連付けて説明する。
【００８１】
まず、メモリセルデータの読み出し動作について説明する。
図１４は、第２のワードラインＳＷＬａ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
【００８２】
この場合、スタンバイ状態ではプリチャージ信号ＰＲＥａはハイレベルで供給され、その結果、ビットラインＢＬａ０は接地電位ＧＮＤに保持される（リセットされる）。
このとき、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ Ａ，ＲＤＥ Ｂ，ＲＤＥ Ｃ、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ Ａ，ＷＤＥ Ｂ，ＷＤＥ Ｃ、第２のワードラインＳＷＬａ，ＳＷＬｂ，ＳＷＬｃ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷａ，ＹＳＷｂ，ＹＳＷｃは接地電位ＧＮＤにリセットされている。
【００８３】
次に、読み出し状態に遷移すると、所望の第２のワードラインＳＷＬａ＜０＞がハイレベルに立ち上がり、サイリスタＲＡＭセル１１１のセル電流がオン状態になる（セル電流が流れるようになる）。
また、プリチャージ信号ＰＲＥａがハイレベル（電源電圧レベル）からローレベル（接地電位レベル）に立ち下がることで、ビットラインＢＬａ＜０＞は接地電位ＧＮＤからフローティング状態となる。
また、所望のＹスイッチ信号ＹＳＷａ＜０＞とリードデータイネーブル信号ＲＤＥ Ａがハイレベルに立ち上がることで転送ゲートＴＭＧ３１がオンし、センスアンプＳＡとビットラインＢＬａ０が第１のデータ転送ラインＤＴＬａ０を介して接続される。
ハイデータ（１データ）読み出し動作時はセル電流が大なので、ビットラインＢＬａ０がセルによって接地電位ＧＮＤからチャージされていく。ここで、ビットラインＢＬａ０の電位が参照電圧ＶＲＥＦＳＡよりも高くなるとセンスアンプＳＡが１判定をして出力ＳＡＯＵＴがハイレベルとなる。
【００８４】
図１５は、第２のワードラインＳＷＬａ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【００８５】
この場合、基本的には図１４で示した動作と同じであるが、セル電流が小さいためビットラインＢＬａ０のチャージ量が小さい。よってセンスアンプＳＡは０判定をする。
【００８６】
次に、メモリセルへのデータの書き込み動作について説明する。
図１６は、第２のワードラインＳＷＬａ＜０＞上セルで１データ読み出し（セル電流大）時および第２のワードラインＳＷＬｂ＜０＞上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
この場合の読み出し動作は、図１４に関連付けて説明した動作と同様に行われることから、ここでは、ワードラインＳＷＬｂ＜０＞上セルで１データ書き込み（セル電流大）時の動作について説明する。
【００８７】
この場合、スタンバイ状態ではプリチャージ信号ＰＲＥｂはハイレベルで供給され、その結果、ビットラインＢＬｂ０は接地電位ＧＮＤに保持される（リセットされる）。
このとき、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ Ａ，ＲＤＥ Ｂ，ＲＤＥ Ｃ、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ Ａ，ＷＤＥ Ｂ，ＷＤＥ Ｃ、第２のワードラインＳＷＬａ，ＳＷＬｂ，ＳＷＬｃ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷａ，ＹＳＷｂ，ＹＳＷｃは接地電位ＧＮＤにリセットされている。
【００８８】
次に、書き込み状態に遷移すると、所望の第２のワードラインＳＷＬｂ＜０＞、第１のワードラインＴＷＬ＜０＞、Ｙスイッチ信号ＹＳＷｂ＜０＞が立ち上がる。また、プリチャージ信号ＰＲＥｂがローレベルに立ち下がることでビットラインＢＬａ０は接地電位からフローティング状態となる。
また、所望のＹスイッチ信号ＹＳＷｂ＜０＞とライトデータイネーブル信号ＷＤＥ Ｂがローレベルからハイレベルに立ち上がることで、Ｙ転送ゲートスイッチＴＭＧｂ０がオンし、所望のライトドライバＷＤＲＶｂ１とビットラインＢＬｂ０が第２のデータ転送ラインＤＴＬｂ１を介して接続される。
ライトドライバＷＤＲＶｂ１によってビットラインＢＬｂ０が０Ｖにドライブされた状態で、第２のワードラインＳＷＬｂ＜０＞、第１のワードラインＴＷＬ＜０＞がハイレベルに活性化されと、図５に示したように安定点がセル電流大側に遷移し、ハイデータ（１データ）の書き込み動作が完了する。
【００８９】
以上説明したように、本第１の実施形態によれば、サイリスタＲＡＭセル１１１は、バルク型半導体基板の半導体層にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子１１２と、半導体基板の半導体層に形成されてサイリスタ素子１１２の一端であるストレージノード（Storage Node）ＳＮに接続されたアクセストランジスタ１１３，１１４，１１５と、を有し、サイリスタ素子１１２のゲート、各アクセストランジスタ１１３，１１４，１１５のゲートは異なるワードラインＴＷＬ，ＳＷＬａ，ＳＷＬｂ，ＳＷＬｃに接続され、各アクセストランジスタ１１３，１１４，１１５の一端が異なるビットラインＢＬａ，ＢＬｂ，ＢＬｃに接続されて、３ポート(Port)ＲＡＭ（１ＲＷ１ＲＷ１ＲＷ）として構成されていることから、マルチポート動作が可能となる。
【００９０】
なお、上記第１の実施形態においては、３ポートのサイリスタＲＡＭセルを例に説明したが、本発明はこれに限定されるものではなく、図１７に示すように、２ポートあるいは４ポート以上のサイリスタＲＡＭセルを構成することも可能である。
【００９１】
図１７は、図８の１ＲＷ１ＲＷ１ＲＷタイプのサイリスタＲＡＭセルの２ポートの構成例を示す図である。また、図１８は、図１７のサイリスタＲＡＭセルを２×２でアレイ化して示す図である。
この例のサイリスタＲＡＭセルは、アクセストランジスタ１１３，１１４の２つと１つのサイリスタ素子により１ＲＷ１ＲＷのメモリ素子として構成される。
【００９２】
また、サイリスタＲＡＭセルの構成は、図８や図１７の構成に限られるものではない。
【００９３】
図１９は、１ＲＷ１ＲタイプのサイリスタＲＡＭセルの構成例を示す図である。また、図２０は、図１９の２ポートサイリスタＲＡＭセルを２×２でアレイ化して示す図であり、図２１は、図１９のサイリスタＲＡＭセルを３ポートして２×２でアレイ化して示す図である。
【００９４】
このサイリスタＲＡＭセル１１１Ａは、基本的に、３つのアクセストランジスタ１１３，１１６，１１７、１サイリスタ素子１１２により構成される。
アクセストランジスタ１１３は基本的に図８や図１７の構成と同様の機能を有することから同一符号を付している。
リード用アクセストランジスタ１１６，１１７は、接地電位ＧＮＤとリードビットラインＲＢＬとの間に直列に接続されている。アクセストランジスタ１１６のソースが接地電位ＧＮＤに接続され、アクセストランジスタ１１７のドレインがビットラインＲＢＬに接続されている。
そして、リード用アクセストランジスタ１１６のゲートがストレージノードＳＮに接続され、アクセストランジスタ１１７のゲートがワードラインＲＷＬに接続されて、１ＲＷ（Ｒｅａｄ/Ｗｒｉｔｅ） １Ｒ（Ｒｅａｄ）マルチポート構成が実現されている。
【００９５】
図８や図１７のサイリスタＲＡＭセルとの違いは、ストレージノードＳＮ電位をＮＭＯＳゲートで受けることで、ゲインする構成である点である。
なお、ゲインするＭＯＳはＰＭＯＳでも構成可能である。また、リード用アクセストランジスタのソース電位は接地電位ＧＮＤレベルとしているが、その他任意の電圧に設定することも可能である。
特にＰＭＯＳでストレージノードＳＮの電位をゲートで受ける場合はソース電位は電源電圧ＶＤＤになる。
本構成の効果は、図８や図１７のサイリスタＲＡＭセルに対してビットラインＲＢＬ電位によるリードディスターブ（Read Disturb）の影響を増加させること無くマルチポート化が可能な点である。ビットラインＢＬに接続されるポートから読み出す場合は、図８や図１７のアレイと同様にリードディスターブの影響があるが、同一アドレス(メモリセル)に対して複数のポートから読み出すケースでは、ＲＢＬ電位によるディスターブは受けなくなるため、同一のメモリセルへのディスターブは、図８や図１７のアレイに比べて軽減されることになる。
【００９６】
図２１の例はさらに多ポート化して１ＲＷ２Ｒマルチポート構成とした場合である。
この場合のサイリスタＲＡＭセル１１１Ｂは、図１９および図２０のサイリスタＲＡＭセル１１１Ａの構成にさらにアクセストランジスタ１１８，１１９とビットラインＲＢＬを増やした構成となっている。
サイリスタＲＡＭセル１１１Ｂはアクセストランジスタ１１６，１１７が接続されるビットラインＲＢＬ Ａ０とアクセストランジスタ１１８，１１９が接続されるビットラインＲＢＬ Ｂ０とを有する。
機能的には上述した説明と同様である。
【００９７】
なお、上述したサイリスタＲＡＭセルではライト動作時に制御するサイリスタ用ワード線とアクセストランジスタ用ワードラインを別に設けていたが、こられのライト制御用ワードラインは共有化可能である。
【００９８】
図２２は、図１７の１ＲＷ１ＲＷタイプのサイリスタＲＡＭセルをライト制御用ワードラインは共有化した構成例を示す図である。また、図２３は、図２２の２ポートサイリスタＲＡＭセルを２×２でアレイ化して示す図であり、図２４は、図２２のサイリスタＲＡＭセルを３ポートして２×２でアレイ化して示す図である。
【００９９】
同様に、図２５は、図１９の１ＲＷ１ＲタイプのサイリスタＲＡＭセルをライト制御用ワードラインは共有化した構成例を示す図である。また、図２６は、図２５の２ポートサイリスタＲＡＭセルを２×２でアレイ化して示す図であり、図２７は、図２５のサイリスタＲＡＭセルを３ポートして２×２でアレイ化して示す図である。
【０１００】
本構成によりアクセストランジスタを介しての動作は１ＲＷ（Ｒｅａｄ/Ｗｒｉｔｅ）から１Ｗ（Ｗｒｉｔｅ）へと減少するが、リード用アクセストランジスタの追加によって１Ｗ１Ｒポート動作が可能である。
本構成の効果は、ワードラインＴＷＬとワードラインＳＷＬをマージ（Marge）することによるセルサイズの減少と、ワードラインＴＷＬとＳＷＬ駆動ドライバを１つにマージ(WWL)することによるワードデコーダサイズを減少することが可能となることである。
【０１０１】
以下の、図２７のメモリセルアレイ部を採用した半導体装置１００Ａを第２の実施形態として説明する。
【０１０２】
＜第２実施形態＞
図２８は、本発明の第２の実施形態に係る半導体装置の全体構成を示すブロック図である。
【０１０３】
半導体装置１００は、図２８に示すように、メモリアレイ部１１０Ａ、Ｘアドレス（ロウアドレス）デコーダ１２０Ａ、Ｙアドレス（カラムアドレス）デコーダ１３０Ａ、ワードラインデコーダ１４０Ａ、リードコントロール部１５０Ａ、ライトコントロール部１６０Ａ、Ｙ制御部（カラム制御部）１７０Ａ、および入出力バッファ（Input/Output Buffer）１８０を有している。
そして、ワードラインデコーダ１４０Ａ、リードコントロール部１５０Ａ、ライトコントロール部１６０Ａ、Ｙ制御部（カラム制御部）１７０Ａ等により本発明の制御部が構成される。
【０１０４】
メモリアレイ部１１０Ａは、複数のサイリスタＲＡＭセル（メモリセル）１１１がｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。ただし、図２８においては、図面の簡単化のために２×２のマトリクスとして示している。
サイリスタＲＡＭセル１１１は、バルク型半導体基板の半導体層にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子１１２と、半導体基板の半導体層に形成されてサイリスタ素子１１２の一端であるストレージノード（Storage Node）ＳＮに接続されたアクセストランジスタ１１３，１１６，１１７，１１８，１１９と、を有している。
本実施形態のサイリスタＲＡＭセル１１１は、１Ｗ２ＲＲＡＭとして構成されている。
【０１０５】
メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の行配列にそれぞれ対応した、各行に、サイリスタ用の第１のワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞、およびアクセストランジスタ用の第２のワードラインＲＷＬ Ａ＜０＞〜ＳＷＬ Ａ＜ｍ＞，ＳＷＬ Ｂ＜０＞〜ＳＷＬ Ｂ＜ｍ＞が配線されている。
また、メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の列配列にそれぞれ対応した、各列に、ライトビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞、リードビットラインＲＢＬ Ａ＜０＞〜ＲＢＬ Ａ＜ｎ＞、および第リードビットラインＲＢＬ Ｂ＜０＞〜ＲＢＬ Ｂ＜ｎ＞が、第１および第２のワードラインと直交するように配線されている。
【０１０６】
そして、同一行に配置されたサイリスタＲＡＭセル１１１のサイリスタ素子１１２のゲート電極１１２ａおよびアクセストランジスタ１１３のゲート電極は、対応する行に配線された第１のワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞に共通に接続されている。
同様に、同一行に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１７のゲート電極は、対応する行に配線された第２のワードラインＲＷＬ Ａ＜０＞〜ＲＷＬ Ａ＜ｍ＞に共通に接続されている。
同一行に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１９のゲート電極は、対応する行に配線された第２のワードラインＲＷＬ Ｂ＜０＞〜ＲＷＬ Ｂ＜ｍ＞に共通に接続されている。
【０１０７】
また、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１３の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線されたライトビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞に共通に接続されている。
同様に、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１６の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線されたリードビットラインＲＢＬ Ａ＜０＞〜ＲＢＬ Ａ＜ｎ＞に共通に接続されている。
同様に、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１９の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線されたリードビットラインＲＢＬ Ｂ＜０＞〜ＲＢＬ Ｂ＜ｎ＞に共通に接続されている。
そして、アクセストランジスタ１１６および１１８のゲートがストレージノードＳＮに接続されている。
【０１０８】
また、サイリスタＲＡＭセル１１１のサイリスタ素子１１２のｐ型アノード（基準電位端子）が、基準電位ＶＲＥＦに接続されている。基準電位ＶＲＥＦの値は１／２ＶＤＤ程度の電圧で、ＶＤＤが１．８Ｖの場合ＶＲＥＦはたとえば０．９Ｖである。
【０１０９】
Ｘアドレスデコーダ１２０Ａは、ＸアドレスＸ０、Ｘ１、・・を受けて選択するワードラインを指定するＸセレクト信号ＸＳＥＬ０，１，・・、ＸＳＥＬＲ Ａ，ＸＳＥＬＲ Ｂをアクティブ（たとえばハイレベル）にしてワードラインデコーダ１４０に出力する。
このＸアドレスデコーダ１２０Ａの構成は図９と同様である。
【０１１０】
Ｙアドレスデコーダ１３０Ａは、ＹアドレスＹ０、Ｙ１、・・を受けてビットラインセレクタで選択するビットラインが接続されたＹスイッチを選択的にオンするための相補的なＹスイッチ信号ＹＳＷ Ｗ，ＹＳＷ ＲＡ，ＹＳＷ ＲＢをアクティブ（ハイレベル、およびその反転信号）にしてＹ制御部１７０に出力する。
このＹアドレスデコーダ１３０Ａの基本的な構成は図１０と同様である。
【０１１１】
図２９は、本第２の実施形態に係るＹアドレスデコーダにおけるＹＳＷデコーダの構成例を示す図である。
【０１１２】
図２９のＹＳＷデコーダ１３１Ａは、２入力のＮＡＮＤ回路ＮＡ１３１Ａ〜ＮＡ１３６Ａ、およびノット回路ＮＯＴ１３１Ａ〜ＮＯＴ１３６Ａを有する。
【０１１３】
ＮＡＮＤ回路ＮＡ１３１ＡにはＹアドレスデコーダ１３１Ａで生成されたＹセレクト信号Ｙ ＳＥＬ Ｗ０、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ Ｗが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３１Ａを介してＹスイッチ信号ＹＳＷ Ｗ０が活性化され出力される。
ＮＡＮＤ回路ＮＡ１３２ＡにはＹアドレスデコーダ１３１Ａで生成されたＹセレクト信号Ｙ ＳＥＬＲ Ａ０、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＡが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３２Ａを介してＹスイッチ信号ＹＳＷ ＲＡ０が活性化され出力される。
ＮＡＮＤ回路ＮＡ１３３ＡにはＹアドレスデコーダ１３１Ａで生成されたＹセレクト信号Ｙ ＳＥＬＲ Ｂ０、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＢが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３３Ａを介してＹスイッチ信号ＹＳＷ ＲＢ０が活性化され出力される。
【０１１４】
ＮＡＮＤ回路ＮＡ１３４ＡにはＹアドレスデコーダ１３１Ａで生成されたＹセレクト信号Ｙ ＳＥＬ Ｗ１、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ Ｗが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３４Ａを介してＹスイッチ信号ＹＳＷ Ｗ１が活性化され出力される。
ＮＡＮＤ回路ＮＡ１３５ＡにはＹアドレスデコーダ１３１Ａで生成されたＹセレクト信号Ｙ ＳＥＬＲ Ａ１、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＡが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３５Ａを介してＹスイッチ信号ＹＳＷ ＲＡ１が活性化され出力される。
ＮＡＮＤ回路ＮＡ１３６ＡにはＹアドレスデコーダ１３１Ａで生成されたＹセレクト信号Ｙ ＳＥＬＲ Ｂ１、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥ ＲＢが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３６Ａを介してＹスイッチ信号ＹＳＷ ＲＢ１が活性化され出力される。
【０１１５】
Ｙアドレスデコーダ１３１Ａの出力Ｙ_ＳＥＬによって指定されたＹＳＷのみ、信号ＹＳＥＷによって活性化される。読み出し時、書き込み時、それぞれのポート（Port）に対して個別にＹＳＷは活性化される。
【０１１６】
ワードラインデコーダ１４０Ａは、Ｘアドレスデコーダ１２０ＡによるＸセレクト信号Ｘ ＳＥＬ(ＸＳＥＬＷ，ＸＳＥＬＲ Ａ，ＸＳＥＬＲ Ｂ)およびリードコントロール部１５０Ａまたはライトコントロール部１６０Ａによる第１のワードラインイネーブル信号ＴＷＬＥ、第２のワードラインイネーブル信号ＲＷＬＥ Ａ，ＲＷＬＥ Ｂに応答して、Ｘアドレスで指定されたワードラインＴＷＬおよびワードラインＲＷＬ Ａ，ＲＷＬ Ｂを駆動する（ハイレベルに設定する）。
なお、読み出し動作時は第２のワードラインイネーブル信号ＲＷＬＥが活性化され、書き込み動作時は第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＲＷＬＥが共に活性化される。
ワードラインデコーダ１４０Ａの構成は基本的に図１２の構成と同様である。第２のワードラインが２本であることから、ＮＡＮＤ回路ＮＡ１４４，１４８、ノット回路ＮＯＴ１４４、１４８が不要となる。
【０１１７】
リードコントロール部１５０Ａは、外部からのチップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ Ａ，ＯＷ Ｂを受けて読み出しモードであるか否かを判定する。
リードコントロール部１５０Ａは、読み出しモードであると判定すると、第２のワードラインイネーブル信号ＲＷＬＥ（ＲＷＬＥ Ａ，ＲＷＬＥ Ｂ）をアクティブのハイレベルでワードラインデコーダ１４０Ａに出力し、読み出し期間において、リードプリチャージ信号ＰＲＥＲ（ＰＲＥＲ Ａ，ＰＲＥＲ Ｂ）をハイレベルからローレベルに切り替え、ライトプリチャージ信号ＰＲＥＷをハイレベルで、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ（ＲＤＥ Ａ，ＲＤＥ Ｂ）をハイレベルで、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥをローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥ（ＹＳＷＥ Ｗ，ＹＳＷＥ ＲＡ，ＹＳＷＥ ＲＢ）をハイレベルに設定してＹ制御部１７０に出力する。
【０１１８】
ライトコントロール部１６０Ａは、外部からのチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥを受けて書き込みモードであるか否かを判定する。
ライトコントロール部１６０Ａは、書き込みモードであると判定すると、第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＲＷＬＥ（ＲＷＬＥ Ａ，ＲＷＬＥ Ｂ）をアクティブのハイレベルでワードラインデコーダ１４０Ａに出力し、書き込み期間において、ライトプリチャージ信号ＰＲＥＷをハイレベルからローレベルに切り替え、リードプリチャージ信号ＰＲＥＲ（ＰＲＥＲ Ａ，ＰＲＥＲ Ｂ）をローレベルで、ライトデータイネーブル信号ＷＤＥをハイレベルで、リードデータイネーブル信号ＲＤＥ（ＲＤＥ Ａ，ＲＤＥ Ｂ）をローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥ（ＹＳＷＥ Ｗ，ＹＳＷＥ ＲＡ，ＹＳＷＥ ＲＢ）をハイレベルに設定してＹ制御部１７０Ａに出力する。
【０１１９】
Ｙ制御部１７０Ａは、ライトビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞、リードビットラインＲＢＬ Ａ＜０＞〜ＲＢＬ Ａ＜ｎ＞、リードビットラインＲＢＬ Ｂ＜０＞〜ＲＢＬ Ｂ＜ｎ＞のプリチャージ制御、書き込み動作時および読み出し時の読み出し動作時のライトビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞、リードビットラインＲＢＬ Ａ＜０＞〜ＲＢＬ Ａ＜ｎ＞、リードビットラインＲＢＬ Ｂ＜０＞〜ＲＢＬ Ｂ＜ｎ＞の電圧制御、並びに、Ｙスイッチ信号ＹＳＷのよるＹセレクタのＹスイッチのオンオフ制御を伴う、ライト（書き込み）データのライトビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞、リードビットラインＲＢＬ Ａ＜０＞〜ＲＢＬ Ａ＜ｎ＞、リードビットラインＲＢＬ Ｂ＜０＞〜ＲＢＬ Ｂ＜ｎ＞への転送制御、リード（読み出し）データのセンスアンプ（ＳＡ）への転送制御等を行う。
【０１２０】
上記したように、Ｙ制御部１７０Ａは、読み出し動作のためのセンスアンプを有するが、この読み出し制御部の構成をたとえば図１３のように構成することが可能である。
【０１２１】
ここで、Ｙ制御部１７０Ａのより具体的な構成例について説明する。
図３０は、本第２の実施形態に係るＹ制御部の一構成例を示す回路図である。
【０１２２】
Ｙ制御部１７０Ａは、図３０に示すように、プリチャージ回路１７１Ａ、Ｙセレクタ１７２Ａ、ライトドライバ群１７３Ａ、およびセンスアンプ（ＳＡ）群１７４Ａ，１７４Ｂを有している。
【０１２３】
プリチャージ回路１７１Ａは、ＮＭＯＳトランジスタＮＴ１１Ａ−０〜ＮＴ１１Ａ−ｎ、ＮＭＯＳトランジスタＮＴ１２Ａ−０〜ＮＴ１２Ａ−ｎ、およびＮＭＯＳトランジスタＮＴ１３Ａ−０〜ＮＴ１３Ａ−ｎを有している。
ＮＭＯＳトランジスタＮＴ１１Ａ−０〜ＮＴ１１Ａ−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応するライトビットラインＷＢＬ０〜ＷＢＬｎに接続され、ゲートがライトプリチャージ信号ＰＲＥＷの供給ラインＬＰＲＥＷに共通に接続されている。
ＮＭＯＳトランジスタＮＴ１２Ａ−０〜ＮＴ１２Ａ−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応するリードビットラインＲＢＬ Ａ０〜ＲＢＬ Ａｎに接続され、ゲートがプリチャージ信号ＰＲＥＡの供給ラインＬＰＲＥＡに共通に接続されている。
ＮＭＯＳトランジスタＮＴ１３Ａ−０〜ＮＴ１３Ａ−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応するリードビットラインＲＢＬ Ｂ０〜ＲＢＬ Ｂｎに接続され、ゲートがプリチャージ信号ＰＲＥＢの供給ラインＬＰＲＥＢに共通に接続されている。
【０１２４】
Ｙセレクタ１７２Ａは、ライトビットラインＷＢＬ０〜ＷＢＬｎとライトデータ転送ラインＷＤＴＬ０〜ＷＤＴＬｎとをアドレス応じて生成されたＹスイッチ信号ＹＳＷ Ｗおよびその反転信号／ＹＳＷ Ｗにより導通制御される第１のＹ転送ゲートスイッチＴＭＧＷ０〜ＴＭＧＷｎ、リードビットラインＲＢＬ Ａ０〜ＲＢＬ Ａｎとリードデータ転送ラインＲＤＴＬＡ０，ＲＤＴＬＡ２ｎとをアドレス応じて生成されたＹスイッチ信号ＹＳＷ ＲＡおよびその反転信号／ＹＳＷ ＲＡにより導通制御される第２のＹ転送ゲートスイッチＴＭＧＡ０〜ＴＭＧＡｎ、およびリードビットラインＲＢＬ Ｂ０〜ＲＢＬ Ｂｎとリードデータ転送ラインＲＤＴＬＢ０〜ＲＤＴＬＢｎとをアドレス応じて生成されたＹスイッチ信号ＹＳＷ ＲＢおよびその反転信号／ＹＳＷ ＲＢにより導通制御される第３のＹ転送ゲートスイッチＴＭＧＢ０〜ＴＭＧＢｎを有する。
なお、Ｙ転送ゲートスイッチはＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成されている。
【０１２５】
ライトドライバ群１７３Ａは、各ライトデータ転送ラインＷＤＴＬ０〜ＷＤＴＬｎに入力データＤＩＮ＜０＞〜ＤＩＮ＜ｎ＞を転送する複数のライトドライバＷＤＲＶ０〜ＷＤＲＶｎを有する。
各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎは共通の構成を有し、ライトデータイネーブル信号ＷＤＥをトリガとするクロックドインバータとして構成されている。
ライトドライバＷＤＲＶは、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２、およびインバータＩＶ２１を有する。
ＰＭＯＳトランジスタＰＴ２１のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ２２のソースに接続され、ＰＭＯＳトランジスタＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２２のソースがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、ＮＭＯＳトランジスタＮＴ２１のソースが接地されている。インバータＩＶ２１の入力端子がライトデータイネーブル信号ＷＤＥの供給ラインに接続されている。
そして、各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎのＰＭＯＳトランジスタＰＴ２１のゲートがインバータＩＶ２１の出力に共通に接続され、ＮＭＯＳトランジスタＮＴ２１ａのゲートがライトデータイネーブル信号ＷＤＥの供給ラインに共通に接続されている。
各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎのＰＭＯＳトランジスタＰＴ２２およびＮＭＯＳトランジスタＮＴ２２のゲートが入力データＤＩＮ＜０＞〜ＤＩＮ＜ｎ＞の入力ラインに接続されている。
【０１２６】
センスアンプ群１７４Ａは、各リードデータ転送ラインＲＤＴＬＡ０〜ＲＤＴＬＡｎを転送されたリードデータをセンスして読み出す複数のセンスアンプＳＡａ０〜ＳＡａｎを有する。
各センスアンプＳＡａ０〜ＳＡａｎは共通の構成を有し、それぞれ、負帰還アンプＡＭＰ３１Ａ、転送ゲートＴＭＧ３１Ａ、ＮＭＯＳトランジスタＮＴ３１Ａ，ＮＴ３２Ａ、およびインバータＩＶ３１Ａを有する。
【０１２７】
転送ゲートＴＭＧ３１Ａは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成され、一方の入出力端子が対応するリードデータ転送ラインＲＤＴＬＡ０，ＲＤＴＬＡ１およびＮＭＯＳトランジスタＮＴ３１Ａの一方のソースドレインに接続され、他方の入出力端子が負帰還アンプＡＭＰ３１Ａの非反転入力端子（＋）およびＮＭＯＳトランジスタＮＴ３２Ａの一方のソースドレインに接続されている。
そして、転送ゲートＴＭＧ３１ＡのＮＭＯＳトランジスタのゲートがリードデータイネーブル信号ＲＤＥ Ａの供給ラインに接続され、ＰＭＯＳトランジスタのゲートがインバータＩＶ３１Ａを介してリードデータイネーブル信号ＲＤＥ Ａの供給ラインに接続されている。
転送ゲートＴＭＧ３１Ａはリードデータイネーブル信号ＲＤＥ Ａがアクティブのハイレベルで供給されるとオン状態（導通状態）となる。
そして、アンプＡＭＰ３１Ａの反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
【０１２８】
ＮＭＯＳトランジスタＮＴ３１Ａは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ａの反転信号／ＲＤＥ Ａの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３２ａは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ａの反転信号／ＲＤＥ Ａの供給ラインに接続されている。
【０１２９】
センスアンプ群１７４Ｂは、各リードデータ転送ラインＲＤＴＬＢ０〜ＲＤＴＬＢｎを転送されたリードデータをセンスして読み出す複数のセンスアンプＳＡｂ０〜ＳＡｂｎを有する。
各センスアンプＳＡｂ０〜ＳＡｂｎは共通の構成を有し、それぞれ、負帰還アンプＡＭＰ３１Ｂ、転送ゲートＴＭＧ３１Ｂ、ＮＭＯＳトランジスタＮＴ３１Ｂ，ＮＴ３２Ｂ、およびインバータＩＶ３１Ｂを有する。
【０１３０】
転送ゲートＴＭＧ３１Ｂは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成され、一方の入出力端子が対応するリードデータ転送ラインＲＤＴＬＢ０，ＲＤＴＬＢ１およびＮＭＯＳトランジスタＮＴ３１Ｂの一方のソースドレインに接続され、他方の入出力端子が負帰還アンプＡＭＰ３１Ｂの非反転入力端子（＋）およびＮＭＯＳトランジスタＮＴ３２Ｂの一方のソースドレインに接続されている。
そして、転送ゲートＴＭＧ３１ＢのＮＭＯＳトランジスタのゲートがリードデータイネーブル信号ＲＤＥ Ｂの供給ラインに接続され、ＰＭＯＳトランジスタのゲートがインバータＩＶ３１Ｂを介してリードデータイネーブル信号ＲＤＥ Ｂの供給ラインに接続されている。
転送ゲートＴＭＧ３１Ｂはリードデータイネーブル信号ＲＤＥ Ｂがアクティブのハイレベルで供給されるとオン状態（導通状態）となる。
そして、アンプＡＭＰ３１Ｂの反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
【０１３１】
ＮＭＯＳトランジスタＮＴ３１Ｂは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ｂの反転信号／ＲＤＥ Ｂの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３２Ｂは、他方のソースドレインが接地電位ＧＮＤに接続され、リードイネーブル信号ＲＤＥ Ｂの反転信号／ＲＤＥ Ｂの供給ラインに接続されている。
【０１３２】
次に、上記構成による動作を、Ｙ制御部１７０の動作を中心に図３１〜図３６に関連付けて説明する。
【０１３３】
まず、メモリセルデータの読み出し動作について説明する。
図３１は、第２のワードラインＲＷＬ Ａ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
【０１３４】
この場合、スタンバイ状態ではプリチャージ信号ＰＲＥＡはハイレベルで供給され、その結果、ビットラインＲＢＬ Ａ０は接地電位ＧＮＤに保持される（リセットされる）。
このとき、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ Ａ，ＲＤＥ Ｂ、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ、第２のワードラインＲＷＬ Ａ，ＲＷＬ Ｂ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷ ＲＡ，ＹＳＷ ＲＢ，ＹＳＷ Ｗは接地電位ＧＮＤにリセットされている。
【０１３５】
次に、読み出し状態に遷移すると、所望の第２のワードラインＲＷＬ Ａ＜０＞がハイレベルに立ち上がり、サイリスタＲＡＭセル１１１のセル電流がオン状態になる（セル電流が流れるようになる。
また、プリチャージ信号ＰＲＥＡがハイレベル（電源電圧レベル）からローレベル（接地電位レベル）に立ち下がることで、ビットラインＲＢＬ Ａ＜０＞は接地電位ＧＮＤからフローティング状態となる。
また、所望のＹスイッチ信号ＹＳＷ ＲＡ＜０＞とリードデータイネーブル信号ＲＤＥ Ａがハイレベルに立ち上がることで転送ゲートＴＭＧ３１Ａがオンし、センスアンプＳＡとビットラインＲＢＬ Ａ０がデータ転送ラインＲＤＴＬＡ０を介して接続される。
ハイデータ（１データ）読み出し動作時はセル電流が大なので、ビットラインＲＢＬ Ａ０がセルによって接地電位ＧＮＤからチャージされていく。ここで、ビットラインＲＢＬ Ａ０の電位が参照電圧ＶＲＥＦＳＡよりも高くなるとセンスアンプＳＡが１判定をして出力ＳＡＯＵＴがハイレベルとなる。
【０１３６】
図３２は、第２のワードラインＲＷＬ Ａ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【０１３７】
この場合、基本的には図３１で示した動作と同じであるが、セル電流が小さいためビットラインＢＬａ０のチャージ量が小さい。よってセンスアンプＳＡは０判定をする。
【０１３８】
図３３は、第２のワードラインＲＷＬ Ａ＜０＞上セルで１データ読み出し（セル電流大）および第２のワードラインＲＷＬ Ｂ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【０１３９】
この場合、それぞれ独立してリード系回路が制御されていることから、互いに干渉することなくマルチポート動作が可能である。
【０１４０】
次に、メモリセルへのデータの書き込み動作について説明する。
図３４は、ワードラインＴＷＬ上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
【０１４１】
この場合、スタンバイ状態ではライトプリチャージ信号ＰＲＥＷはハイレベルで供給され、その結果、ビットラインＷＢＬ０は接地電位ＧＮＤに保持される（リセットされる）。
このとき、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ Ａ，ＲＤＥ Ｂ、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ、第２のワードラインＲＷＬ Ａ，ＲＷＬ Ｂ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷ ＲＡ，ＹＳＷ ＲＢ，ＹＳＷ Ｗは接地電位ＧＮＤにリセットされている。
【０１４２】
次に、書き込み状態に遷移すると、所望のワードラインＴＷＬ＜０＞、Ｙスイッチ信号ＹＳＷ Ｗ＜０＞が立ち上がる。また、ライトプリチャージ信号ＰＲＥＷがローレベルに立ち下がることでビットラインＷＢＬ０は接地電位からフローティング状態となる。
また、所望のＹスイッチ信号ＹＳＷ Ｗ＜０＞とライトデータイネーブル信号ＷＤＥがローレベルからハイレベルに立ち上がることで、Ｙ転送ゲートスイッチＴＭＧＷ０がオンし、所望のライトドライバＷＤＲＶ０とビットラインＷＢＬ０がライトデータ転送ラインＷＤＴＬ０を介して接続される。
ライトドライバＷＤＲＶ０によってビットラインＷＢＬ０が０Ｖにドライブされた状態で、ワードラインＴＷＬ＜０＞がハイレベルに活性化されと、図５に示したように安定点がセル電流大側に遷移し、ハイデータ（１データ）の書き込み動作が完了する。
【０１４３】
図３５は、ワードラインＴＷＬ上セルで０データ書き込み（セル電流小）時の動作波形図を示す図である。
【０１４４】
この場合、基本的には図３４で示した動作と同じである。
【０１４５】
図３６は、第２のワードラインＲＷＬ Ａ＜０＞上セルで１データ読み出し（セル電流大）およびワードラインＴＷＬ  ＜１＞上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
【０１４６】
この場合、それぞれ独立してライト系回路が制御されていることから、互いに干渉することなくマルチポートのリード、ライト動作が可能である。
【０１４７】
以上に、本実施形態によるマルチポート動作が可能な各種サイリスタＲＡＭセルについて説明した。
【０１４８】
最後に、図３７〜図４０に、一般的なサイリスタＲＡＭセルおよび本実施形態に係るサイリスタＲＡＭセルの等価回路およびレイアウトパターン例を示す。
【０１４９】
図３９および図４０は、同一回路でレイアウトパターンが異なる場合を示している。
本実施形態に係るサイリスタＲＡＭセルは図３７の一般的なサイリスタＲＡＭセルに対してアクセストランジスタ数が増えているが、レイアウトの工夫により、回路サイズを縮小することが可能である。
【図面の簡単な説明】
【０１５０】
【図１】バルク型半導体基板に形成されたサイリスタ素子とアクセストランジスタを有するメモリ素子の１セル構成の例を示す簡略断面図である。
【図２】図１のメモリ素子の等価回路図である。
【図３】サイリスタＲＡＭのデータ保持時の電位状態を示す図である。
【図４】サイリスタＲＡＭのデータ読み出し動作時の電位状態を示す図である。
【図５】サイリスタＲＡＭのデータ“１”の書き込み動作時の電位状態を示す図である。
【図６】サイリスタＲＡＭのデータ“０”の書き込み動作時の電位状態を示す図である。
【図７】読み出し動作時のディスターブ発生の要因を説明するための図である。
【図８】本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図９】Ｘアドレスデコーダの基本的な構成例を示す回路図である。
【図１０】Ｙアドレスデコーダの基本的な構成例を示す回路図である。
【図１１】本実施形態に係るＹアドレスデコーダにおけるＹＳＷデコーダの構成例を示す図である。
【図１２】本実施形態に係るワードラインデコーダの構成例を示す図である。
【図１３】本実施形態に係るＹ制御部の一構成例を示す回路図である。
【図１４】第２のワードラインＳＷＬ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
【図１５】第２のワードラインＳＷＬ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【図１６】第２のワードラインＳＷＬ＜０＞上セルで１データ読み出し（セル電流大）および第２のワードラインＳＷＬ＜０＞上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
【図１７】図８のサイリスタＲＡＭセルの２ポートの構成例を示す図である。
【図１８】図１７のサイリスタＲＡＭセルを２×２にアレイ化して示す図である。
【図１９】１ＲＷ１ＲタイプのサイリスタＲＡＭセルの構成例を示す図である。
【図２０】図１９の２ポートサイリスタＲＡＭセルを２×２でアレイ化して示す図である。
【図２１】図１９のサイリスタＲＡＭセルを３ポートして２×２でアレイ化して示す図である。
【図２２】図１７の１ＲＷ１ＲＷタイプのサイリスタＲＡＭセルをライト制御用ワードラインは共有化した構成例を示す図である。
【図２３】図２２の２ポートサイリスタＲＡＭセルを２×２でアレイ化して示す図である。
【図２４】図２２のサイリスタＲＡＭセルを３ポートして２×２でアレイ化して示す図である。
【図２５】図１９の１ＲＷ１ＲタイプのサイリスタＲＡＭセルをライト制御用ワードラインは共有化した構成例を示す図である。
【図２６】図２５の２ポートサイリスタＲＡＭセルを２×２でアレイ化して示す図である。
【図２７】図２５のサイリスタＲＡＭセルを３ポートして２×２でアレイ化して示す図である。
【図２８】本発明の第２の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図２９】本第２の実施形態に係るＹアドレスデコーダにおけるＹＳＷデコーダの構成例を示す図である。
【図３０】本第２の実施形態に係るＹ制御部の一構成例を示す回路図である。
【図３１】第２のワードラインＲＷＬ Ａ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
【図３２】第２のワードラインＲＷＬ Ａ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【図３３】第２のワードラインＲＷＬ Ａ＜０＞上セルで１データ読み出し（セル電流大）および第２のワードラインＲＷＬ Ｂ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
【図３４】ワードラインＴＷＬ上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である
【図３５】ワードラインＴＷＬ上セルで０データ書き込み（セル電流小）時の動作波形図を示す図である。
【図３６】第２のワードラインＲＷＬ Ａ＜０＞上セルで１データ読み出し（セル電流大）およびワードラインＴＷＬ  ＜１＞上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
【図３７】一般的なサイリスタＲＡＭセルの等価回路およびレイアウトパターン例を示す図である。
【図３８】本実施形態に係るサイリスタＲＡＭセルの等価回路およびレイアウトパターンの第１例を示す図である。
【図３９】本実施形態に係るサイリスタＲＡＭセルの等価回路およびレイアウトパターンの第２例を示す図である。
【図４０】本実施形態に係るサイリスタＲＡＭセルの等価回路およびレイアウトパターンの第３例を示す図である。
【符号の説明】
【０１５１】
１００，１００Ａ・・・半導体装置、１１０，１００Ａ・・・メモリアレイ部、１１１・・・サイリスタＲＡＭセル、１１２・・・サイリスタ素子、１１３〜１１９・・・アクセストランジスタ、１２０，１２０Ａ・・・Ｘアドレス（ロウアドレス）デコーダ、１３０，１３０Ａ・・・Ｙアドレス（カラムアドレス）デコーダ、１４０，１４０Ａ・・・ワードラインデコーダ、１５０，１５０Ａ・・・リードコントロール部、１６０，１６０Ａ・・・ライトコントロール部、１７０，１７０Ａ・・・Ｙ制御部（カラム制御部）、１８０・・・入出力バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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