(57)【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ基板と、
前記埋め込み酸化膜上のＳＯＩ層の主体である第１導電型の第１半導体層と、
前記ＳＯＩ層中に埋め込み形成された第２導電型の第２半導体層と、
前記第１半導体層の表層部に形成された第２導電型の第１ベース領域と、
前記第１半導体層の表層部において、基板面内で前記第１ベース領域内に含まれるように配置され、基板断面において先端が前記第２半導体層に達するように形成された、第２導電型で第１ベース領域より高濃度の第２ベース領域と、
前記第１ベース領域の表層部に形成された第１導電型のソース領域と、
前記第１半導体層の表層部において、基板面内で前記第１ベース領域に交わるように配置され、基板断面において先端が前記第２半導体層に達するように形成された、第１導電型で前記第１半導体層より高濃度の第１ドレイン領域と、
前記第１ドレイン領域の表層部に形成され、基板面内で前記第１ベース領域から離間するように配置された、第１導電型で第１ドレイン領域より高濃度の第２ドレイン領域と、
前記第２ドレイン領域の表層部に形成された、第１導電型で第２ドレイン領域より高濃度の第３ドレイン領域と、
前記ソース領域と前記第３ドレイン領域との間に位置する前記第１ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記第３ドレイン領域に接続されたドレイン電極とを備えてなり、
前記第１ドレイン領域と前記第２半導体層の界面が、基板面内への投影状態において、前記第２ドレイン領域を内部に含み、前記第１ベース領域に交わるように形成されてなり、
前記第２ドレイン領域が、前記第３ドレイン領域に近づくほど高濃度となるように形成されてなり、
前記第２ドレイン領域端面と前記第３ドレイン領域端面の間の前記チャネル領域方向における最短間隔が、基板面内への投影状態において、１μｍ以上、６μｍ以下に設定されてなり、
第２導電型で前記第２半導体層より高濃度の第４半導体層が、基板断面において前記埋め込み酸化膜と前記第２半導体層の間に配置されてなることを特徴とする半導体装置。
【請求項２】
埋め込み酸化膜を有するＳＯＩ基板と、
前記埋め込み酸化膜上のＳＯＩ層の主体である第２導電型の第１半導体層と、
前記ＳＯＩ層中に埋め込み形成された第２導電型で前記第１半導体層より高濃度の第２半導体層と、
前記第１半導体層の表層部に形成された第２導電型で第１半導体層より高濃度の第１ベース領域と、
前記第１半導体層の表層部において、基板面内で前記第１ベース領域内に含まれるように配置され、基板断面において先端が前記第２半導体層に達するように形成された、第２導電型で第１ベース領域より高濃度の第２ベース領域と、
前記第１ベース領域の表層部に形成された第１導電型のソース領域と、
前記第１半導体層の表層部において、基板面内で前記第１ベース領域に交わるように配置され、基板断面において先端が前記第２半導体層に達するように形成された、第１導電型の第１ドレイン領域と、
前記第１ドレイン領域の表層部に形成され、基板面内で前記第１ベース領域から離間するように配置された、第１導電型で第１ドレイン領域より高濃度の第２ドレイン領域と、
前記第２ドレイン領域の表層部に形成された、第１導電型で第２ドレイン領域より高濃度の第３ドレイン領域と、
前記ソース領域と前記第３ドレイン領域との間に位置する前記第１ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記第３ドレイン領域に接続されたドレイン電極とを備えてなり、
前記第１ドレイン領域と前記第２半導体層の界面が、基板面内への投影状態において、前記第２ドレイン領域を内部に含み、前記第１ベース領域に交わるように形成されてなり、
前記第２ドレイン領域が、前記第３ドレイン領域に近づくほど高濃度となるように形成されてなり、
前記第２ドレイン領域端面と前記第３ドレイン領域端面の間の前記チャネル領域方向における最短間隔が、基板面内への投影状態において、１μｍ以上、６μｍ以下に設定されてなることを特徴とする半導体装置。
【請求項３】
前記第１半導体層が、基板断面において前記埋め込み酸化膜と前記第２半導体層の間に残存配置されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ドレイン領域端面と前記第３ドレイン領域端面の間の前記チャネル領域方向における最短間隔が、基板面内への投影状態において、２μｍ以上、４μｍ以下に設定されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１導電型がＮ導電型であり、前記第２導電型がＰ導電型であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ソース領域と前記第１ドレイン領域、第２ドレイン領域および第３ドレイン領域とが、基板面内においてストライプ状に配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記ソース領域と前記第１ドレイン領域、第２ドレイン領域および第３ドレイン領域とが、基板面内において市松模様の格子状に配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース領域とドレイン領域が半導体基板の横方向に並べられた、横型ＭＯＳ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）構造の半導体装置に関する。
【背景技術】
【０００２】
ソース領域とドレイン領域が半導体基板の横方向に並べられた、横型ＭＯＳ構造の半導体装置が、例えば、特開２００１−３５２０７０号公報（特許文献１）に開示されている。
【０００３】
図１１は、特許文献１に開示されたＬＤＭＯＳと同じ断面構造を有する、従来の半導体装置９０の模式的な断面図である。図１２〜図１５は、図１１に示す半導体装置９０のシミュレーション結果の一例である。図１２は、ゲート電圧Ｖｇを０Ｖとした時のサージ等に対する電流−電圧（Ｉｄ−Ｖｄ）特性を示した図である。図１３は、半導体装置９０のＳＯＩ層１における電位分布を示す図で、（ａ），（ｂ）は、それぞれ、図１２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。図１４は、半導体装置９０のＳＯＩ層１における電界強度分布を示す図であり、図１５は、半導体装置９０のＳＯＩ層１における空乏層の形成状態を示す図である。尚、図１４と図１５においても、（ａ），（ｂ）は、それぞれ、図１２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。
【０００４】
図１１に示す半導体装置９０では、Ｐ導電型（ｐ）の第１ベース領域７が、埋め込み酸化膜３上のＳＯＩ層１の主体であるＮ導電型（ｎ−）の第１半導体層１ａの表層部に形成されている。半導体装置９０では、Ｎ導電型で第１半導体層１ａより高濃度（ｎ＋）の第３半導体層１ｂが、基板断面において埋め込み酸化膜３と第１半導体層１ａの間に配置されている。
【０００５】
半導体装置９０のソース側では、Ｐ導電型で第１ベース領域７より高濃度（ｐ）の第２ベース領域７ａが、基板断面において先端が第１ベース領域７より深く形成され、基板面内で第１ベース領域７内に含まれるように、第１半導体層１ａの表層部に配置されている。また、Ｎ導電型（ｎ＋）のソース領域８が、第１ベース領域７の表層部に形成されている。尚、ソース領域８、およびそれに隣接して第２ベース領域７ａ内に含まれるように配置されているＰ導電型（ｐ＋）の領域９は、ソース電極（図示省略）のコンタクト領域となっている。
【０００６】
半導体装置９０のドレイン側では、Ｎ導電型で第１半導体層１ａより高濃度の第２ドレイン領域６が、基板面内で第１ベース領域７から離間するように配置されている。また、Ｎ導電型で第２ドレイン領域６より高濃度の第３ドレイン領域５が、第２ドレイン領域６の表層部に形成されている。尚、第２ドレイン領域６は、第３ドレイン領域５に近づくほど高濃度となるように形成されている。また、第３ドレイン領域５は、ドレイン電極（図示省略）のコンタクト領域となっている。
【０００７】
図１１の半導体装置９０では、ソース領域８と第３ドレイン領域５との間に位置する第１ベース領域７をチャネル領域としている。チャネル領域上に形成された符号１０の部分はゲート絶縁膜で、ゲート電極１１が、ゲート絶縁膜１０上に形成されている。尚、符号４の部分は、ＬＯＣＯＳ酸化膜である。
【特許文献１】特開２００１−３５２０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１２に示したように、半導体装置９０の電流−電圧（Ｉｄ−Ｖｄ）特性では、電圧Ｖｄに対して電流Ｉｄの傾きが負になる領域が存在する。図１２の電流−電圧特性において、傾きが正から負に変わる変曲点Ｓの電圧および電流を、それぞれ、スナップバック発生電圧Ｖｓおよびスナップバック発生電流Ｉｓと呼ぶ。このスナップバック発生電圧Ｖｓおよびスナップバック発生電流Ｉｓが高い半導体装置ほど、ＥＳＤ耐量が高い半導体装置といえる。
【０００９】
図１１の半導体装置９０では、ドレイン側に配置された第３ドレイン領域５に近づくほど高濃度となる第２ドレイン領域６により、ＥＳＤ（Electro Static Discharge）等の電界が緩和され、第２ドレイン領域６を形成しない場合に較べてＥＳＤ耐量を向上することができる。一方、図１１の半導体装置９０において高耐圧化を図っていくためには、第１ベース領域７と第２ドレイン領域６の間隔を拡大する必要がある。しかしながら、第１ベース領域７と第２ドレイン領域６の間隔を拡大していくと、半導体装置９０のオン抵抗が増大してしまう。また、高耐圧にすると共に第２ドレイン領域６によりＥＳＤ耐量を向上させるためには、低耐圧である場合よりも第１半導体層１ａや第２ドレイン領域６の不純物濃度を低くしていく必要があり、これによっても半導体装置９０のオン抵抗が増大する。従って、図１１に示す従来の半導体装置９０の構造では、高耐圧化とＥＳＤ耐量の向上を両立させることは困難である。
【００１０】
そこで本発明は、ソース領域とドレイン領域が半導体基板の横方向に並べられた、横型ＭＯＳ構造の半導体装置であって、高耐圧化とＥＳＤ耐量の向上を両立できる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
請求項１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板と、前記埋め込み酸化膜上のＳＯＩ層の主体である第１導電型の第１半導体層と、前記ＳＯＩ層中に埋め込み形成された第２導電型の第２半導体層と、前記第１半導体層の表層部に形成された第２導電型の第１ベース領域と、前記第１半導体層の表層部において、基板面内で前記第１ベース領域内に含まれるように配置され、基板断面において先端が前記第２半導体層に達するように形成された、第２導電型で第１ベース領域より高濃度の第２ベース領域と、前記第１ベース領域の表層部に形成された第１導電型のソース領域と、前記第１半導体層の表層部において、基板面内で前記第１ベース領域に交わるように配置され、基板断面において先端が前記第２半導体層に達するように形成された、第１導電型で前記第１半導体層より高濃度の第１ドレイン領域と、前記第１ドレイン領域の表層部に形成され、基板面内で前記第１ベース領域から離間するように配置された、第１導電型で第１ドレイン領域より高濃度の第２ドレイン領域と、前記第２ドレイン領域の表層部に形成された、第１導電型で第２ドレイン領域より高濃度の第３ドレイン領域と、前記ソース領域と前記第３ドレイン領域との間に位置する前記第１ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記第３ドレイン領域に接続されたドレイン電極とを備えてなり、前記第１ドレイン領域と前記第２半導体層の界面が、基板面内への投影状態において、前記第２ドレイン領域を内部に含み、前記第１ベース領域に交わるように形成されてなり、前記第２ドレイン領域が、前記第３ドレイン領域に近づくほど高濃度となるように形成されてなり、前記第２ドレイン領域端面と前記第３ドレイン領域端面の間の前記チャネル領域方向における最短間隔が、基板面内への投影状態において、１μｍ以上、６μｍ以下に設定されてなり、第２導電型で前記第２半導体層より高濃度の第４半導体層が、基板断面において前記埋め込み酸化膜と前記第２半導体層の間に配置されてなることを特徴としている。
【００１２】
上記半導体装置においては、ＳＯＩ層中に埋め込み形成された第２導電型の第２半導体層と、基板面内で第１ベース領域に交わるように配置され、基板断面において先端が第２半導体層に達するように形成された第１導電型の第１ドレイン領域とで、ＲＥＳＵＲＦ構造が形成される。このＲＥＳＵＲＦ構造における第１ドレイン領域内の第１ベース領域と
第２ドレイン領域の間隔を適宜設定して、低オン抵抗で、且つ高耐圧の半導体装置とすることができる。
【００１３】
また、第３ドレイン領域の周りには、第１ドレイン領域より高濃度で、第３ドレイン領域に近づくほど高濃度となるように形成された、第２ドレイン領域が配置されている。この第２ドレイン領域を用いて、ＥＳＤ等の電界を緩和することができ、第２ドレイン領域を形成しない場合に較べてＥＳＤ耐量を向上することができる。
すなわち、上記半導体装置におけるＥＳＤ耐量は、基板断面の横方向において形成される、第１導電型のソース領域／第２導電型の第１ベース領域／第１導電型の第３ドレイン領域（第２ドレイン領域、第１ドレイン領域）からなる寄生バイポーラトランジスタに関連する。
このため、上記半導体装置においては、前記第２ドレイン領域端面と前記第３ドレイン領域端面の間の前記チャネル領域方向における最短間隔を、基板面内への投影状態において、１μｍ以上、６μｍ以下に設定する。
さらに、上記半導体装置においては、第２導電型で前記第２半導体層より高濃度の第４半導体層が、基板断面において前記埋め込み酸化膜と前記第２半導体層の間に配置されている。
これによって、上記した基板断面の横方向において形成される寄生バイポーラトランジスタの動作を抑制し、ＥＳＤ耐量の目安となるスナップバック発生電流を十分に大きな値に制限して、高いＥＳＤ耐量を確保することができる。
【００１４】
以上のようにして、上記半導体装置は、ソース領域とドレイン領域とが半導体基板の横方向に並べられた、横型ＭＯＳ構造の半導体装置であって、高耐圧化とＥＳＤ耐量の向上を両立した半導体装置とすることができる。
【００２３】
また、上記寄生バイポーラトランジスタが形成されないようにするため、上記第１半導体層を第２導電型に変更して、上記半導体装置を、請求項２に記載のように、埋め込み酸化膜を有するＳＯＩ基板と、前記埋め込み酸化膜上のＳＯＩ層の主体である第２導電型の第１半導体層と、前記ＳＯＩ層中に埋め込み形成された第２導電型で前記第１半導体層より高濃度の第２半導体層と、前記第１半導体層の表層部に形成された第２導電型で第１半導体層より高濃度の第１ベース領域と、前記第１半導体層の表層部において、基板面内で前記第１ベース領域内に含まれるように配置され、基板断面において先端が前記第２半導体層に達するように形成された、第２導電型で第１ベース領域より高濃度の第２ベース領域と、前記第１ベース領域の表層部に形成された第１導電型のソース領域と、前記第１半導体層の表層部において、基板面内で前記第１ベース領域に交わるように配置され、基板断面において先端が前記第２半導体層に達するように形成された、第１導電型の第１ドレイン領域と、前記第１ドレイン領域の表層部に形成され、基板面内で前記第１ベース領域から離間するように配置された、第１導電型で第１ドレイン領域より高濃度の第２ドレイン領域と、前記第２ドレイン領域の表層部に形成された、第１導電型で第２ドレイン領域より高濃度の第３ドレイン領域と、前記ソース領域と前記第３ドレイン領域との間に位置する前記第１ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記第３ドレイン領域に接続されたドレイン電極とを備えてなり、前記第１ドレイン領域と前記第２半導体層の界面が、基板面内への投影状態において、前記第２ドレイン領域を内部に含み、前記第１ベース領域に交わるように形成されてなり、前記第２ドレイン領域が、前記第３ドレイン領域に近づくほど高濃度となるように形成されてなり、前記第２ドレイン領域端面と前記第３ドレイン領域端面の間の前記チャネル領域方向における最短間隔が、基板面内への投影状態において、１μｍ以上、６μｍ以下に設定されてなるように構成としてもよい。
これによっても、上記寄生バイポーラトランジスタが形成されない構成のため、その悪影響を排除することができる。この場合には、前記第２半導体層と第１ベース領域が、前記第１半導体層より高濃度に形成されてなるように上記半導体装置を構成する。
尚、この場合も、請求項３に記載のように、前記第１半導体層が、基板断面において前記埋め込み酸化膜と前記第２半導体層の間に残存配置されていてもよい。
上記半導体装置においては、特に請求項４に記載のように、前記第２ドレイン領域端面と前記第３ドレイン領域端面の間の前記チャネル領域方向における最短間隔を、基板面内への投影状態において、２μｍ以上、４μｍ以下に設定することが好ましい。
これによって、ＥＳＤ耐量の目安となるスナップバック発生電流をより大きな値に制限して、高いＥＳＤ耐量を確保することができる。
【００２４】
上記半導体装置においては、例えば請求項５に記載のように、前記第１導電型がＮ導電型であり、前記第２導電型がＰ導電型であるように構成することができる。
【００２５】
上記半導体装置においては、請求項６に記載のように、前記ソース領域と前記第１ドレイン領域、第２ドレイン領域および第３ドレイン領域とが、基板面内においてストライプ状に配置されていてもよい。また、請求項７に記載のように、前記ソース領域と前記第１ドレイン領域、第２ドレイン領域および第３ドレイン領域とが、基板面内において市松模様の格子状に配置されていてもよい。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２７】
図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。尚、図１の半導体装置１００において、図１１の半導体装置９０と同様の部分については、同じ符号を付した。図２〜図５は、図１に示す半導体装置１００のシミュレーション結果の一例である。図２は、ゲート電圧Ｖｇを０Ｖとした時のサージ等に対する電流−電圧（Ｉｄ−Ｖｄ）特性を示した図である。図３は、半導体装置１００のＳＯＩ層１における電位分布を示す図で、（ａ），（ｂ）は、それぞれ、図２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。図４は、半導体装置１００のＳＯＩ層１における電界の強度分布を示す図であり、図５は、半導体装置１００のＳＯＩ層１における空乏層の形成状態を示す図である。尚、図４と図５においても、（ａ），（ｂ）は、それぞれ、図２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。
【００２８】
図１に示す半導体装置１００は、ソース領域８とドレイン領域５が半導体基板の横方向に並べられた、横型ＭＯＳ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）構造の半導体装置である。半導体装置１００の形成には、埋め込み酸化膜３を有するＳＯＩ基板が用いられている。埋め込み酸化膜３上のＳＯＩ層１の主体は、Ｎ導電型（ｎ−）の第１半導体層１ａとなっており、ＳＯＩ層１中には、Ｐ導電型（ｐ）の第２半導体層２が埋め込み形成されている。また、半導体装置１００では、Ｎ導電型で第１半導体層１ａより高濃度（ｎ＋）の第３半導体層１ｂが、基板断面において埋め込み酸化膜３に当接して配置されており、第１半導体層１ａが、基板断面において埋め込み酸化膜３と第２半導体層２の間に残存して配置されている。
【００２９】
半導体装置１００では、Ｐ導電型（ｐ）の第１ベース領域７が、第１半導体層１ａの表層部に形成されている。
【００３０】
半導体装置１００のソース側では、Ｐ導電型で第１ベース領域７より高濃度（ｐ）の第２ベース領域７ａが、第１半導体層１ａの表層部において、基板面内で第１ベース領域７内に含まれるように配置され、基板断面において先端が第２半導体層２に達するように形成されている。また、Ｎ導電型（ｎ＋）のソース領域８が、第１ベース領域７の表層部に形成されている。尚、ソース領域８、およびそれに隣接して第２ベース領域７ａ内に含まれるように配置されているＰ導電型（ｐ＋）の領域９は、ソース電極（図示省略）のコンタクト領域となっている。
【００３１】
半導体装置１００のドレイン側では、Ｎ導電型で第１半導体層１ａより高濃度（ｎ）の第１ドレイン領域６ａが、第１半導体層１ａの表層部において、基板面内で第１ベース領域７に交わるように配置され、基板断面において先端が第２半導体層２に達するように形成されている。また、Ｎ導電型で第１ドレイン領域６ａより高濃度（ｎ）の第２ドレイン領域６が、第１ドレイン領域６ａの表層部に形成され、基板面内で第１ベース領域７から離間するように配置されている。さらに、Ｎ導電型で第２ドレイン領域６より高濃度（ｎ＋）の第３ドレイン領域５が、記第２ドレイン領域６の表層部に形成されている。
【００３２】
半導体装置１００では、ソース領域８と第３ドレイン領域５との間に位置する第１ベース領域７をチャネル領域とし、ゲート絶縁膜１０が、該チャネル領域上に形成されている。ゲート絶縁膜１０上には、ゲート電極１１が形成されている。半導体装置１００の符号４の部分は、ＬＯＣＯＳである。また、図示を省略しているが、半導体装置１００は、ソース領域８（および領域９）に接続されるソース電極と、第３ドレイン領域５に接続されるドレイン電極とを備えている。
【００３３】
図１の半導体装置１００では、第１ドレイン領域６ａと第２半導体層２の界面が、基板面内への投影状態において、第２ドレイン領域６を内部に含み、第１ベース領域７に交わるように形成されている。また、第２ドレイン領域６はが、第３ドレイン領域５に近づくほど高濃度となるように形成されている。
【００３４】
図１の半導体装置１００においては、ＳＯＩ層１中に埋め込み形成されたＰ導電型の第２半導体層２と、基板面内で第１ベース領域７に交わるように配置され、基板断面において先端が第２半導体層２に達するように形成されたＮ導電型の第１ドレイン領域６ａとで、ＲＥＳＵＲＦ構造が形成される。このＲＥＳＵＲＦ構造における図１中に両端矢印で示した第１ドレイン領域６ａ内の第１ベース領域７と第２ドレイン領域６の間隔ｗを適宜設定して、低オン抵抗で、且つ高耐圧の半導体装置とすることができる。
【００３５】
また、第３ドレイン領域５の周りには、第１ドレイン領域６ａより高濃度で、第３ドレイン領域５に近づくほど高濃度となるように形成された、第２ドレイン領域６が配置されている。この第２ドレイン領域６を用いて、ＥＳＤ等の電界を緩和することができ、第２ドレイン領域６を形成しない場合に較べてＥＳＤ耐量を向上することができる。
【００３６】
以上のようにして、図１に示す半導体装置１００は、ソース領域８とドレイン領域５とが半導体基板の横方向に並べられた、横型ＭＯＳ構造の半導体装置であって、高耐圧化とＥＳＤ耐量の向上を両立した半導体装置となっている。
【００３７】
次に、図１の半導体装置１００について、より具体的に説明する。
【００３８】
図１の半導体装置１００におけるＥＳＤ耐量は、基板断面の横方向において形成される、Ｎ導電型のソース領域８／Ｐ導電型の第１ベース領域７／Ｎ導電型の第３ドレイン領域５（第２ドレイン領域６、第１ドレイン領域６ａ）からなる寄生バイポーラトランジスタに関連する。
【００３９】
図６は、シミュレーションによって得られた、半導体装置１００における図１中に示した第２ドレイン領域６端面と第３ドレイン領域５端面の間のチャネル領域方向における最短間隔ｗと、図１２で説明したスナップバック発生電流Ｉｓの関係を示す図である。図６の結果から、スナップバック発生電流Ｉｓは、間隔ｗに対して極大値をとることがわかる。従って、図１の半導体装置１００においては、第２ドレイン領域６端面と第３ドレイン領域５端面の間のチャネル領域方向における最短間隔ｗは、基板面内への投影状態において、１μｍ以上、６μｍ以下に設定することが好ましい。これによって、上記した基板断面の横方向において形成される寄生バイポーラトランジスタの動作を抑制し、ＥＳＤ耐量の目安となるスナップバック発生電流Ｉｓを１５Ａ／ｍｍ２以上の十分に大きな値に制限して、高いＥＳＤ耐量を確保することができる。
【００４０】
図７〜図９は、本発明における別の半導体装置の例で、半導体装置１０１〜１０４の模式的な断面図である。尚、図７〜図９の半導体装置１０１〜１０４において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００４１】
図７の半導体装置１０１では、図１の半導体装置１００と異なり、埋め込み酸化膜３上のＳＯＩ層１の主体が、Ｐ導電型（ｐ−）の第１半導体層１ｃとなっている。また、埋め込み酸化膜３に当接するＮ導電型（ｎ＋）の第３半導体層１ｂも、配置されていない。尚、半導体装置１０１における第２半導体層２と第１ベース領域７は、第１半導体層１ｃより高濃度に形成されている。
【００４２】
図１に示す半導体装置１００のように、ＳＯＩ層１の主体である第１半導体層１ａがＮ導電型である場合、一般的に、Ｐ導電型の第２半導体層２を埋め込み形成すると、基板断面の縦方向においてＮ導電型の第３ドレイン領域５（第２ドレイン領域６、第１ドレイン領域６ａ）／Ｐ導電型の第２半導体層２／Ｎ導電型の第１半導体層１ａ（第３半導体層１ｂ）からなるＮＰＮ型寄生バイポーラトランジスタが形成される。一方、図７に示す半導体装置１０１のように、ＳＯＩ層１の主体である第１半導体層１ｃをＰ導電型とすることで、上記ＮＰＮ型寄生バイポーラトランジスタが形成されないように構成し、その悪影響を排除することができる。
【００４３】
図８（ａ）の半導体装置１０２では、図１の半導体装置１００と較べてＳＯＩ層１が薄くなっており、ＳＯＩ層１中に埋め込み形成されたＰ導電型（ｐ）の第２半導体層２が、埋め込み酸化膜３に当接するように形成されている。また、図８（ｂ）の半導体装置１０３では、Ｐ導電型（ｐ）の第２半導体層２を熱処理で深く拡散させることで、図８（ａ）の半導体装置１０２と同様に、第２半導体層２が埋め込み酸化膜３に当接するように形成されている。以上のように、半導体装置１０２，１０３では、第２半導体層２が、埋め込み酸化膜３に当接して、埋め込み酸化膜３直上に形成されている。尚、図８（ａ），（ｂ）の半導体装置１０２，１０３についても、図７の半導体装置１０１と同様に、埋め込み酸化膜３に当接するＮ導電型（ｎ＋）の第３半導体層１ｂは配置されていない。
【００４４】
図９の半導体装置１０４では、Ｐ導電型で第２半導体層２より高濃度（ｐ＋）の第４半導体層１ｄが、基板断面において埋め込み酸化膜３と第２半導体層２の間に配置されている。第４半導体層１ｄは、例えば、部分的なイオン注入等によって形成することができる。
【００４５】
図８と図９に示す半導体装置１０２〜１０４についても、図７の半導体装置１０１と同様に、ＮＰＮ型寄生バイポーラトランジスタが形成されないように構成されているため、その悪影響を排除することができる。
【００４６】
図１０（ａ），（ｂ）は、それぞれ、図１および図７〜図９に示す半導体装置１００〜１０４について、基板面内におけるソースセルとドレインセルの配置パターン例を示す模式的な図である。尚、図１０（ａ），（ｂ）において、図１および図７〜図９に示す半導体装置１００〜１０４の各部と同様の部分については、同じ符号を付した。また、図１および図７〜図９に示した半導体装置１００〜１０４の断面図は、それぞれ、図１０（ａ），（ｂ）の一点鎖線Ａ−Ａにおける断面に対応している。
【００４７】
図１０（ａ）では、ソースセル（ソース領域８）とドレインセル（第１ドレイン領域６ａ、第２ドレイン領域６および第３ドレイン領域５）が、ストライプ状に配置されている。図１０（ｂ）では、ソースセル（ソース領域８）とドレインセル（第１ドレイン領域６ａ、第２ドレイン領域６および第３ドレイン領域５）が、市松模様の格子状に配置されている。以上のように、図１および図７〜図９に示す半導体装置１００〜１０４の基板面内におけるソースセルとドレインセルの配置パターンは、ストライプ状であってもよいし、市松模様の格子状であってもよい。また、それ以外の任意の繰り返しパターンであってもよい。
【００４８】
以上示したように、図１および図７〜図９に示す半導体装置１００〜１０４は、いずれも、ソース領域とドレイン領域が半導体基板の横方向に並べられた、横型ＭＯＳ構造の半導体装置であって、高耐圧化とＥＳＤ耐量の向上を両立できる半導体装置となっている。尚、図１および図７〜図９に示す半導体装置１００〜１０４は、いずれも、Ｎチャネルの横型ＭＯＳ構造の半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、図１および図７〜図９に示す半導体装置１００〜１０４の各部の導電型を全て逆転したＰチャネルの横型ＭＯＳ構造の半導体装置であっても、同様の効果を得ることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。
【図２】半導体装置１００のシミュレーション結果の一例で、ゲート電圧Ｖｇを０Ｖとした時のサージ等に対する電流−電圧（Ｉｄ−Ｖｄ）特性を示した図である。
【図３】半導体装置１００のＳＯＩ層１における電位分布を示す図で、（ａ），（ｂ）は、それぞれ、図２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。
【図４】半導体装置１００のＳＯＩ層１における電界の強度分布を示す図で、（ａ），（ｂ）は、それぞれ、図２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。
【図５】半導体装置１００のＳＯＩ層１における空乏層の形成状態を示す図で、（ａ），（ｂ）は、それぞれ、図２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。
【図６】シミュレーションによって得られた、半導体装置１００における図１中に示した第２ドレイン領域６端面と第３ドレイン領域５端面の間の間隔ｗとスナップバック発生電流Ｉｓの関係を示す図である。
【図７】本発明における別の半導体装置の例で、半導体装置１０１の模式的な断面図である。
【図８】本発明における別の半導体装置の例で、（ａ），（ｂ）は、それぞれ半導体装置１０２，１０３の模式的な断面図である。
【図９】本発明における別の半導体装置の例で、半導体装置１０４の模式的な断面図である。
【図１０】（ａ），（ｂ）は、それぞれ、半導体装置１００〜１０４について、基板面内におけるソースセルとドレインセルの配置パターン例を示す模式的な図である。
【図１１】従来の半導体装置９０の模式的な断面図である。
【図１２】半導体装置９０のシミュレーション結果の一例で、ゲート電圧Ｖｇを０Ｖとした時のサージ等に対する電流−電圧（Ｉｄ−Ｖｄ）特性を示した図である。
【図１３】半導体装置９０のＳＯＩ層１における電位分布を示す図で、（ａ），（ｂ）は、それぞれ、図１２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。
【図１４】半導体装置９０のＳＯＩ層１における電界の強度分布を示す図で、（ａ），（ｂ）は、それぞれ、図１２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。
【図１５】半導体装置９０のＳＯＩ層１における空乏層の形成状態を示す図で、（ａ），（ｂ）は、それぞれ、図１２中のＡ点（Ｉｄ＝１０Ａ）とＢ点（Ｉｄ＝５０Ａ）の状態に対応している。
【符号の説明】
【００５０】
９０，１００〜１０４  半導体装置
１  ＳＯＩ層
１ａ  第１半導体層（ｎ−）
１ｂ  第３半導体層（ｎ＋）
１ｃ  第１半導体層（ｐ−）
１ｄ  第４半導体層（ｐ＋）
２  第２半導体層（ｐ）
３  埋め込み酸化膜
４  ＬＯＣＯＳ
５  （第３）ドレイン領域（ｎ＋）
６  第２ドレイン領域（ｎ）
６ａ  第１ドレイン領域（ｎ）
７  第１ベース領域（ｐ）
７ａ  第２ベース領域（ｐ）
８  ソース領域（ｎ＋）
９  領域（ｐ＋）
１０  ゲート絶縁膜
１１  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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