(57)【特許請求の範囲】
【請求項１】
記憶層を有し、前記記憶層の電気的特性の変化により情報の書込みあるいは消去がなされる記憶素子の製造方法であって、
第１電極上に、イオン伝導材料と共にＳｉ（シリコン），Ｚｒ（ジルコニウム），Ａｌ（アルミニウム），Ｔｉ（チタン）およびＣｒ（クロム）のうちの少なくとも１種の金属元素が含まれる記憶層、および第２電極をこの順に形成して記憶素子を作製したのち、
初回の書込み動作の前に、前記第１電極および第２電極に対して消去方向に初期化パルス電圧を印加し、前記記憶層の前記第１電極または第２電極との界面近傍に前記金属元素の酸化層または窒化層を形成する
記憶素子の製造方法。
【請求項２】
前記記憶層には、希土類酸化層は含まれていない
請求項１記載の記憶素子の製造方法。
【請求項３】
前記記憶層中に、Ｃｕ（銅），Ａｇ（銀），Ｇｅ（ゲルマニウム）およびＺｎ（亜鉛）のうちの少なくとも１種が含まれている
請求項１に記載の記憶素子の製造方法。
【請求項４】
前記記憶層のイオン伝導材料は、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）のうちの少なくとも１種である
請求項１に記載の記憶素子の製造方法。
【請求項５】
前記初期化パルス電圧のパルス幅を１０μｓ以上とする
請求項１に記載の記憶素子の製造方法。
【請求項６】
記憶層を有し、前記記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えた記憶装置の製造方法であって、
第１電極上に、イオン伝導材料と共にＳｉ（シリコン），Ｚｒ（ジルコニウム），Ａｌ（アルミニウム），Ｔｉ（チタン）およびＣｒ（クロム）のうちの少なくとも１種の金属元素が含まれる記憶層、および第２電極をこの順に形成して記憶素子を作製したのち、
初回の書込み動作の前に、前記第１電極および第２電極に対して消去方向に初期化パルス電圧を印加し、前記記憶層の前記第１電極または第２電極との界面近傍に前記金属元素の酸化層または窒化層を形成する
記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶層の電気的特性の変化により情報を記憶する記憶素子の製造方法および記憶装置の製造方法に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ＲＡＭ(Random Access memory;ランダム・アクセス・メモリ) として、動作が高速で、高密度のＤＲＡＭ(Dynamic Random Access memory)が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ(Large Scale Integration) や信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ(Ferroelectric Random Access Memory)（強誘電体メモリ）やＭＲＡＭ(Magnetoresistive Random Access Memory)(磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
【０００４】
しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。フラッシュメモリは、集積度が高いが、動作速度の点で不利である。ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは、消費電力の問題がある。
【０００５】
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１では、この特性を利用したメモリデバイスの構成が記載されており、特に特許文献１においては、イオン導電体はカルコゲナイドと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ（銀），Ｃｕ（銅）またはＺｎ（亜鉛）が固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，ＣｕまたはＺｎが含まれている。
【０００６】
しかしながら、上述した、上部電極または下部電極にＡｇ等を含み、それらの電極にＧｅ−Ｓ若しくはＧｅ−Ｓｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、温度上昇によりカルコゲナイド薄膜が結晶化するという問題があった。このように結晶化が生ずると、その結晶化に伴って材料の特性が変化し、本来は高抵抗の状態でデータを保持している部分が、高温環境下あるいは長期保存時に低抵抗の状態に変化するなどの問題が発生する。そこで、さらに電極とイオン伝導体との間に、イオン伝導体と電極との間をイオンが移動することを制限するバリア層として希土類酸化膜を挿入した構成の記憶素子が提案されている（例えば、特許文献２）。
【０００７】
このようにバリア層として希土類酸化膜を有する記憶素子では、閾値電圧以上の記録電圧が印加されると、Ｃｕ，Ａｇ，Ｚｎなどの金属元素が含まれた電極層からこれらの金属がイオン化して、希土類酸化膜に拡散していき、他電極側で電子と結合して析出する、あるいは、希土類酸化膜内部に拡散した状態で留まる。すると、希土類酸化膜の内部にこれら金属元素を多量に含む電流パスが形成される、若しくは、希土類酸化膜の内部に金属元素による欠陥が多数形成されることによって、希土類酸化膜の抵抗値が低くなる。
【０００８】
また、上述と逆極性の電圧を印加することにより、希土類酸化膜内に形成されていた電流パスあるいは不純物準位を構成するＣｕ等の金属元素が再びイオン化して、希土類酸化膜内を移動して電極層側に戻り、これにより希土類酸化膜の抵抗値が高くなる。この希土類酸化膜の抵抗変化による記憶素子は、特に高温環境下および長期のデータ保持安定性に優れた特性を有すると報告されている。
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３．１．２０号（第１０４頁）
【特許文献２】特開２００５−１９７６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような記憶素子では、その面積が４，０００ｎｍ2 以下のように微細化されると、希土類酸化膜をスケーリング測に従って薄膜化することが非常に困難となる。
【００１０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、微細化しても、希土類酸化膜を形成することなく、安定した書込みおよび消去動作を容易に実現できる記憶素子の製造方法およびこれを用いた記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の記憶素子の製造方法は、第１電極上に、イオン伝導材料と共にＳｉ（シリコン），Ｚｒ（ジルコニウム），Ａｌ（アルミニウム），Ｔｉ（チタン）およびＣｒ（クロム）のうちの少なくとも１種の金属元素が含まれる記憶層、および第２電極をこの順に形成して記憶素子を作製したのち、初回の書込み動作の前に、第１電極および第２電極に対して消去方向に初期化パルス電圧を印加し、記憶層の第１電極または第２電極との界面近傍に上記金属元素の酸化層または窒化層を形成するものである。
【００１３】
本発明の記憶装置の製造方法は、記憶層を有し、記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えた記憶装置の製造方法であって、第１電極上に、イオン伝導材料と共にＳｉ，Ｚｒ，Ａｌ，ＴｉおよびＣｒのうちの少なくとも１種の金属元素が含まれる記憶層、および第２電極をこの順に形成して記憶素子を作製したのち、初回の書込み動作の前に、第１電極および第２電極に対して消去方向に初期化パルス電圧を印加し、記憶層の第１電極または第２電極との界面近傍に上記金属元素の酸化層または窒化層を形成するものである。
【００１４】
本発明の記憶素子の製造方法または記憶装置の製造方法では、初回の書込み動作の前に、第１電極および第２電極に対して消去方向に初期化パルス電圧が印加され、記憶層の第１電極または第２電極との界面近傍に上記金属元素（Ｓｉ，Ｚｒ，Ａｌ，ＴｉおよびＣｒ）のうちの少なくとも１種の酸化層または窒化層が、高抵抗層として形成される。
【００１５】
このような方法によって製造された記憶素子または記憶装置では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、第１電極側に金属元素の伝導パスが形成されて低抵抗状態となる。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、上記金属の伝導パスが酸化してイオン化層中へ溶解して高抵抗な状態へ変化する。
【発明の効果】
【００１７】
本発明の記憶素子の製造方法または記憶装置の製造方法によれば、初回書込み前に消去方向に初期化パルス電圧を印加するようにしたので、希土類酸化膜を形成することなく、記憶層中に高抵抗層を容易に形成することができ、微細化が容易となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
図１は、本発明の一実施の形態に係る記憶素子の断面構成を表すものである。なお，図１に示した記憶素子１は、図３（Ｃ）が素子作製後の初期化前の状態を表すのに対し、初期化後の状態を表している。この記憶素子１は例えば縦配線構造上に形成されている。すなわち、配線層１１の上に絶縁層１２が形成され、この絶縁層１２には配線層１１まで達する溝１３が設けられている。溝１３には下部電極１４が埋設されている。絶縁層１２および下部電極１４の上には開口部１６を有する層間絶縁膜１５が形成されており、下部電極１４の一部を露出させている。下部電極１４および層間絶縁膜１５上に記憶層１７が形成され、更に、この記憶層１７の上に上部電極１８が形成されている。
【００２０】
下部電極１４および上部電極１８には、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル），Ｓｉ（シリコン），Ｚｒ（ジルコニウム）およびシリサイド等を用いることができる。本実施の形態では、下部電極１４は例えばＷＺｒＮｂ層、上部電極１８はＺｒ層およびＡｌ層の積層構造（Ｚｒ／Ａｌ層）によりそれぞれ構成されている。
【００２１】
絶縁層１２は例えばＴＥＯＳ−ＳｉＯ2 、層間絶縁膜１５は例えばＳｉＯ2 あるいはＳｉＮによりそれぞれ形成されている。層間絶縁膜１５の膜厚は、駆動電圧が印加されたときに下部電極１４からの電流漏れを防止できる厚さ、例えば８ｎｍである。層間絶縁膜１５に設けられた開口部１６は下部電極１４と上部電極１８との間に流れる電流を狭窄するもので、その面積は例えば４００ｎｍ2 である。
【００２２】
記憶層（イオン化層）１７は、イオン伝導材料と共にイオン化可能な金属元素を含有している。イオン伝導材料としては、例えば、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）（カルコゲナイド元素）が挙げられ、これら元素の１種でも，あるいは２種以上の組み合わせでもよい。金属元素としては、例えばＣｕ（銅），Ａｇ（銀），Ｇｅ（ゲルマニウム）またはＺｎ（亜鉛）が挙げられるが、加えて、本実施の形態では、高抵抗層１９を構成する金属元素として、例えば、Ｓｉ，Ｚｒ，Ａｌ，Ｔｉ（チタン）およびＣｒ（クロム）のうちのいずれか１種が添加されている。具体的には、記憶層１７は、例えば膜厚３０ｎｍのＣｕＧｅＴｅＳｉ層である。
【００２３】
記憶層１７の下部電極１４との界面およびその近傍には高抵抗層１９が設けられている。この高抵抗層１９は、後述のように記憶素子を作製したのち（図３（Ｃ）参照）、初回の書込み動作の前に、上部電極１８および下部電極１４に対して、情報の消去方向に好ましくはパルス幅１０μｓ以上の初期化パルス電圧を印加することにより形成されたもので、Ｓｉ，ＺｒまたはＡｌ、あるいはこれの組み合わせの酸化層または窒化層からなるものであり、従来の希土類酸化膜とは異なるものである。なお、この高抵抗層１９は上部電極１８側の近傍に形成されていてもよい。この高抵抗層１９は、情報の書込み時において電圧パルスあるいは電流パルスが印加されることにより、抵抗値が低下する特性を有する。
【００２４】
本実施の形態の記憶素子１では、下部電極１４および上部電極１８を介して図示しない電源（パルス印加手段）から所定の電圧パルスあるいは電流パルスが印加されると、記憶層１７の電気的特性、例えば抵抗値が変化し、これにより情報の記憶，消去，更に読み出しが行われる。なお、このような記憶素子１を多数、例えばマトリックス状に配置することにより本発明の記憶装置を構成することができる。
【００２５】
次に、図２〜図５を参照して上記記憶素子１の製造方法について説明する。
【００２６】
まず、図２（Ａ）に示したように、配線層１１の上にＴＥＯＳ−ＳｉＯ2 からなる絶縁層１２を形成したのち、図２（Ｂ）に示したようにこの絶縁層１２上に開口２０Ａを有するレジスト（感光性樹脂）層２０を形成する。
【００２７】
次に、図２（Ｃ）に示したように、レジスト層２０をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching，反応性イオンエッチング）法，ＩＭ（Ion Milling ，イオンミリング）法、ウェットエッチング法などにより、配線層１１が露出するまで絶縁層１２を選択的に除去し、溝１３を形成する。次いでレジスト層２０を除去する。なお、レジスト層２０としては、例えば、紫外線などを用いた露光装置用フォトレジストや電子線を用いた電子線描画用のＥＢ（Electron Beam ，電子線）レジストが挙げられる。
【００２８】
次いで、図３（Ａ）に示したように、溝１３の内側に、例えばＣＶＤ法により堆積させて、例えばレジストエッチバック法による平坦化処理を施してＷＺｒＮｂからなる下部電極１４を形成する。次に、図３（Ｂ）に示したように、例えばＣＶＤ法により例えばＳｉＯ２からなる層間絶縁膜１５を形成する。続いて、例えば上記エッチング法のいずれかによって選択的に開口部１６を形成する。
【００２９】
続いて、図３（Ｃ）に示したように、記憶層１７、例えば膜厚３０ｎｍのＣｕＧｅＴｅＳｉ膜を、ＤＣマグネトロンスパッタリングで形成する。次に、上部電極１８として例えばＣＶＤ法により積層膜（Ｚｒ／Ａｌ層）を形成する。なお、この状態では記憶層１７において高抵抗層１９は形成されていない。
【００３０】
続いて、図４および図５を参照して本実施の形態の特徴となる記憶素子１の初期化について説明する。ここに、初期化とは、上記デバイス（図３（Ｃ））を形成した後に、下部電極１４および上部電極１８間に所定の電圧を印加することにより、記憶層１７中の下部電極１４または上部電極１８の界面近傍に高抵抗層１９を形成する工程をいう。初期化は例えば図４に示した初期化回路を用いて行う。
【００３１】
この初期化回路では、記憶素子１に対して選択トランジスタ（ＮＭＯＳトランジスタ）２およびスイッチ３が直列配置されている。記憶素子１の上部電極１８はソース線５を介して端子８に接続され、下部電極１４は選択トランジスタ２の一端に接続されている。選択トランジスタ２の他端はスイッチ３およびビット線６を介して端子９に接続されている。選択トランジスタ２のゲート部はワード線４を介して端子１０に接続されている。上記端子はそれぞれ外部のパルス電圧源と接続されており、外部からパルス電圧を印加できるようになっている。スイッチ３に対して電流計７が並列配置されており、スイッチ３が開状態のときに回路に流れる電流を測定できるようになっている。
【００３２】
図５は各端子８，９，１０に印加される初期化電圧波形を表すものである。スイッチ３が閉じられると、端子９には、高抵抗層１９を形成可能なパルス幅で初期化電圧が印加される。例えば、初期化電圧パルス幅Ｐinitは１０ｍｓであり、初期化電圧Ｖinitは２．１Ｖである。端子１０には、上記初期化電圧パルス幅Ｐinitを囲むようなゲートパルス幅Ｐｇinitでゲート電圧Ｖｇinitが印加される。このときゲート電圧Ｖｇinitは、トランジスタが正常に動作する電圧とする。例えば、ゲートパルス幅Ｐｇinitは１３ｍｓであり、ゲート電圧Ｖｇinitは３．０Ｖである。端子８は０Ｖに保たれる。
【００３３】
本実施の形態では、このような消去方向に初期化電圧が印加されると、上部電極１８と下部電極１４との間に電界が発生する。そのため記憶層１７内に分布している導電性イオン、例えばＣｕイオンが上部電極１８側に引き寄せられ、下部電極１４側ではＣｕ密度が低くなった領域が発生する。一方、例えば層間絶縁膜１５中、下部電極１４の界面および記憶層１７の界面のいずれかに存在する酸素が下部電極１４側に引き寄せられる。そのためＣｕ密度が低くなった領域（開口部１６）において記憶層１７中の例えばＳｉとＯが反応する。その結果、図１に示したように、開口部１６にシリコン酸化層（高抵抗層１９）が形成される。
【００３４】
ここで、上記に示したように、高抵抗層１９（シリコン酸化層）の形成に必要な酸素は、層間絶縁膜１５中、下部電極１４の界面および記憶層１７の界面のいずれかに存在していればよい。また、層間絶縁膜１５を窒化物、例えば窒化シリコン（ＳｉＮ）により形成するようにしてもよい。層間絶縁膜１５を窒化物により形成すると、シリコン酸化層の代わりに窒化層（若しくは窒化酸化層）が高抵抗層１９として形成される。
【００３５】
初期化処理がなされた記憶素子１は、例えば図６（Ａ）〜（Ｃ）に示したような波形のパルス電圧が印加されることにより、情報の書き込み，消去および読出しが行われる。まず、上部電極１８に、例えば正電位（＋電位）を印加して、下部電極１４側が負になるように、記憶素子１に対して正電圧を印加する。これにより記憶層１７から導電性イオン、例えばＣｕイオンが伝導し、下部電極１４側で電子と結合して析出し、高抵抗層１９中に金属状態に還元された低抵抗のＣｕ電流パスが形成されることによって抵抗値が低くなる。
【００３６】
その後、正電圧を除去して、記憶素子１にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより情報の書込みがなされる（図６（Ａ））。一度だけ記録が可能な記憶装置、所謂ＰＲＯＭに用いる場合には、書込み過程のみで完結する。一方、消去が可能な記憶装置、いわゆる、ＲＡＭあるいはＥＥＰＲＯＭ等への応用には消去過程が必要であるが、消去過程においては、上部電極１８に、例えば負電位（−電位）を印加して、下部電極１４側が正になるように、記憶素子１に対して負電圧を印加する。これにより高抵抗層１９中に形成されていた電流パスのＣｕが酸化してイオン化し、記憶層１７に溶解若しくはＴｅと結合してＣｕ2 Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｃｕによる電流パスが消滅、または減少して抵抗値が高くなる。
【００３７】
その後、負電圧を除去して、記憶素子１にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより情報の消去がなされる（図６（Ｂ））。このような過程を繰り返すことにより記憶素子１に情報の書き込みと消去とを繰り返し行うことができる。
【００３８】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３９】
書き込まれた情報の読み出しは、スイッチ３を開状態とし、記憶素子１の抵抗値の状態が遷移する電圧の閾値よりも小さい電圧パルス（図６（Ｃ））を印加することにより電流計７を流れる電流値を検出することにより行う。
【００４０】
以下、具体的な実施例について説明する。
【実施例】
【００４１】
（実施例１）
上記の製造方法および初期化方法により、図３（Ｃ）に示した断面構造を有する実施例１のデバイスを作製した。絶縁層１２にはＴＥＯＳ−ＳｉＯ2 層を用いた。下部電極１４にはＷＺｒＮｂを用い、その形状は半径１５０ｎｍの円柱状とした。層間絶縁膜１５には膜厚８ｎｍのＳｉＯ2 膜を用いた。このとき下部電極１４の開口部は４００ｎｍ2 とした。記憶層１７には膜厚３０ｎｍのＣｕＧｅＴｅＳｉ膜を用いた。上部電極１８にはＺｒ／Ａｌ膜を用いた。
【００４２】
続いて、上記の初期化方法によりデバイスの初期化を行った。すなわち、上記回路のスイッチ３を閉じ、端子１０には１３ｍｓのパルス幅で３．０Ｖのゲート電圧、端子８には０Ｖの電圧、端子９には２．１Ｖの初期化電圧を印加した。このとき、端子９には、１００ｎｓ，１μｓ，１０μｓ，１００μｓおよび１０ｍｓの５種類の初期化電圧パルス幅Ｐinitを印加し、それぞれのパルス幅についてデバイスを作製した。
【００４３】
上記の条件により初期化を行い、層間絶縁間１５の開口部１６に高抵抗層１９を形成した。ここで、パルス幅１０ｍｓの初期化電圧を印加したデバイスには、膜厚３ｎｍのシリコン酸化膜が形成された。
【００４４】
（実施例２，３，４）
実施例２〜４として、実施例１に対して層間絶縁膜１５や記憶層１７の組成が異なる３種類のデバイスを作製した。各組成は以下のとおり。
（実施例１；記憶層はＣｕＧｅＴｅＳｉ、層間絶縁膜はＳｉＯ2 ）
実施例２；記憶層はＣｕＴｅＺｒＡｌ、層間絶縁膜はＳｉＯ2 
実施例３；記憶層はＣｕＴｅＺｒＳｉ、層間絶縁膜はＳｉＯ2 
実施例４；記憶層はＣｕＴｅＺｒＡｌ、層間絶縁膜はＳｉＮ
【００４５】
各実施例に対して上記初期化を行い、初期化電圧パルス幅Ｐinitの異なる５種類のデバイスを各実施例毎に作製した。
【００４６】
（特性評価）
上記デバイスに対して電気的特性に関する測定を行った。この測定は、図４に示す回路を用い、図６（Ａ）に示した電圧波形を印加した。具体的には、スイッチ３を開き、各端子に以下の電圧を印加した。すなわち、端子９には５０ｎｓのパルス幅で０．１Ｖの読出し電圧、端子１０には２００ｎｓのパルス幅で３．０Ｖのゲート電圧（電源電圧ＶDD）、端子８には０．１Ｖの電圧をそれぞれ印加した。
【００４７】
図７はその結果であり、（Ｓｉ，Ｚｒ，Ａｌ）のいずれかの金属元素を含む記憶層１７と、ＳｉＯ2 あるいはＳｉＮからなる層間絶縁膜１５とを用いた場合の初期化電圧パルス幅Ｐinitと初期化後の素子抵抗との関係を示すものである。横軸は初期化電圧パルス幅Ｐinit（ｓ）、縦軸は初期化後の素子抵抗値（Ω）をそれぞれ表している。
【００４８】
これによると、いずれの実施例においても、同様の変化を示した。１００ｎｓのパルス幅Ｐinitを印加したデバイスの抵抗値は約１５ｋｏｈｍであった。パルス幅Ｐinitを１μｓに広げたときの抵抗値は約２２ｋｏｈｍとなり、大きな変化は見られなかった。しかし、このパルス幅Ｐinitを１０μｓまで広げることで、抵抗値は約７Ｍｏｈｍとなり、顕著な増加傾向を示した。以降、パルス幅Ｐinitを１００μｓ，１ｍｓと広げていくことで、抵抗値は、それぞれ２０Ｍｏｈｍ，３６Ｍｏｈｍとなる緩やかな増加傾向を示した。
【００４９】
以上の結果より、いずれの実施例においても、初期化電圧を印加すると、素子が高抵抗化することが分かった。特に、１０μｓ以上の初期化電圧パルス幅Ｐinitで初期化を行うことで、素子抵抗が、例えばパルス幅１００ｎｓにおける約１５ｋｏｈｍに対し、１Ｍｏｈｍ以上の高抵抗となる。すなわち、従来のような希土類酸化膜を用いなくても、初期化を行うことによって素子を高抵抗化することができる。
【００５０】
ここで、実施例１〜３のデバイスはいずれも記憶層１７の組成が異なるものであるが、これらのデバイスの初期化電圧パルス幅Ｐinitに対する素子抵抗は同様の変化を示している。すなわち、記憶層１７の組成が異なる場合であっても、同様の酸化膜が形成される。よって、記憶層１７に上記の金属元素（Ｓｉ、Ｚｒ、Ａｌ）のいずれかが含有されていると、その金属元素が酸素と結合し、同様の酸化膜（高抵抗層１９）を形成することができる。なお、実施例では示していないが、Ｓｉ等以外のＴｉやＣｒも同様に高抵抗層を形成することができる。
【００５１】
また、実施例２および実施例４のデバイスは、層間絶縁膜１５の組成が異なるものであるが、これらのデバイスの初期化電圧パルス幅Ｐinitに対する素子抵抗は同様の変化を示している。すなわち、実施例４のように層間絶縁膜１５がＳｉＮによって構成される場合であっても高抵抗層１９が形成される。よって、層間絶縁膜１５はシリコン酸化膜に限定されず、シリコン窒化膜としてもよい。
【００５２】
（繰り返し特性評価）
次に、繰り返し動作時の書込みおよび消去時の抵抗変化を測定した。
【００５３】
上記した実施例１のデバイス（初期化電圧パルス幅Ｐinit１０ｍｓ）に対して、繰り返し動作時の書込みおよび消去動作時の抵抗変化（繰り返し特性）を測定した。繰り返し動作は、書込み動作と消去動作とを交互に１００００回繰り返し行い、各書込みおよび消去動作毎に抵抗値を測定した。なお、本測定において、繰り返し動作は、書込み動作から始めることとした。
【００５４】
上記繰り返し測定には、図４に示した回路を用いて行い、各動作時における印加電圧は以下の通りとした。
【００５５】
書込み動作時には、図６（Ａ）に示したようにスイッチ３を閉じ、端子９には５ｎｓの書込み電圧パルス幅Ｐｗで３．０Ｖの書込み電圧Ｖｗ、端子８には３．０Ｖの書込み電圧Ｖｗ、端子１０には１２５ｎｓのゲートパルス幅Ｐｇｗで、１．３Ｖの書込み時のゲート電位Ｖｇｗをそれぞれ印加した。
【００５６】
消去動作時には、図６（Ｂ）に示したようにスイッチ３を閉じ、端子９には１ｎｓの消去電圧パルス幅Ｐｅで１．７Ｖの消去電圧Ｖｅ、端子８には０Ｖの電位、端子１０には１２５ｎｓのゲートパルス幅Ｐｇｅで、３．０Ｖのゲート電圧Ｖｇｅをそれぞれ印加した。
【００５７】
読出し時には、図６（Ｃ）に示したようにスイッチ３を開け、端子９には５０ｎｓのパルス幅で０．１Ｖの読出し電圧、端子８には０．１Ｖの読出し電圧、端子１０には、３．０Ｖの電源電圧ＶDDを印加した。このとき、電流計７を用いて、記憶素子１に流れる電流と印加電圧（読出し電圧）とに基づき素子の抵抗値を測定した。
【００５８】
その結果を図８に示す。図８の横軸は繰り返し動作回数（回）、縦軸は抵抗（Ω）をそれぞれ表している。書込み時（低抵抗時）の抵抗値は約１０ｋｏｈｍであるが、消去時（高抵抗時）の抵抗値は約１０Ｍｏｈｍとなる。すなわち、書込み時と、消去時との間には約３桁の読み出し抵抗マージンを持つ。従って、安定した抵抗変化スイッチング特性を呈し、良好なメモリ特性を有することが分かる。また、書込み時および消去時のいずれにおいても、繰り返し動作回数による抵抗値の変動は極めて小さい。すなわち、信頼性の高いメモリ特性も有する。
【００５９】
続いて、実施例１のデバイスに対し、初期化電圧パルス幅Ｐinitを、１０ｎｓ，１００ｎｓ，１μｓ，１０μｓとした初期化工程を行った。その後、各デバイス毎に上記の繰り返し特性の測定を行った。また、測定は初期化を行っていないデバイスも同時に測定した。ここで、繰り返し回数は１０００回とした。また、測定時において、書込みおよび消去パルス幅は１０ｎｓおよび１００ｎｓとして、上記書込みおよび消去パルス幅毎に測定を行った。
【００６０】
図９（Ａ），（Ｂ）〜図１３（Ａ），（Ｂ）は、それぞれ初期化電圧パルス幅Ｐinitの異なるデバイスについての繰り返し特性を示したものである。図９はパルス幅Ｐinitが１０μｓの場合の結果、同じく図１０では１μｓ、図１１では１００ｎｓ、図１２では１０ｎｓの結果をそれぞれ表す。また、各図について、（Ａ）は書込みおよび消去パルス幅が１０ｎｓのもの、（Ｂ）は１００ｎｓのものを示している。
【００６１】
初期化を行わない場合、書込みおよび消去パルス幅が１０ｎｓでは全くスイッチング特性を示さず、１００ｎｓでは消去抵抗が徐々に上昇するがばらつきが大きい。初期化パルス幅を徐々に長くしていくにつれて、繰り返し動作における消去抵抗は上昇している。初期化電圧パルス幅が１０μｓの場合、書込みおよび消去パルス幅１０ｎｓでは書込み、消去抵抗マージンが１桁以上となり、書込みおよび消去パルス幅１００ｎｓにおいては約３桁という非常に安定かつ良好なスイッチング特性を示すようになった。
【００６２】
これは、本実施の形態の記憶素子１のように記憶層１７中に希土類酸化膜を持たない場合、書込み、消去がまったく行われていない状態から、消去方向に初期化電圧を印加することにより、記憶層１７内に分布しているＣｕイオンが移動したことでＣｕ密度が低くなった領域が発生するため、あるいはその密度が低くなった領域に他の元素が酸素と結合し酸化膜を形成したために、高抵抗層１９（図１参照）が発生したことに起因すると考えられる。記憶層１７中に希土類酸化膜を持たない場合、より安定なスイッチング特性を示すためには、上記高抵抗領域を安定に形成することが必要であり、そのためには初期化電圧パルス幅は１０μｓ以上であることが好ましい。
【００６３】
以上のように本実施の形態（実施例）では、記憶素子１を形成した後に、外部から初期化電圧パルスを印加するようにしたので、記憶層１７の下部電極１４と接する領域（開口部１６）に高抵抗層１９が形成され、消去時（高抵抗時）における抵抗を高抵抗化できる。これにより、安定した抵抗変化スイッチング特性を呈し、良好なメモリ特性を得ることができる。また、開口部１６に合わせて形成されるので、高抵抗層１９延いては記憶素子１の微細化を容易にすることができる。
【００６４】
また、初期化電圧パルス幅Ｐinitを１０μｓ以上とした場合には、約３桁の読出し抵抗マージンを有することで、より良好なメモリ特性を得ることができる。
【００６５】
さらに、記憶層１７の一部（下部電極１４との接触領域）を置換して高抵抗層１９を形成するようにしたので、微小な領域（例えば、４００ｎｍ2 の開口部１６）に対して薄膜（例えば、膜厚３ｎｍ）を形成する場合であっても、特別な薄膜技術を用いることなく、高精度に薄膜を形成することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施の形態に係る記憶素子の断面図である。
【図２】上記素子の製造方法を工程毎に表す断面図である。
【図３】図２に続く工程を表す図である。
【図４】初期化および電気的特性の測定を行うための回路の構成図である。
【図５】初期化時の端子電圧印加方法を表す波形図である。
【図６】特性評価時の端子電圧印加方法を表す波形図である。
【図７】各実施例毎の抵抗値測定の測定結果を表す特性図である。
【図８】実施例１の繰り返し特性の測定結果を表す特性図である。
【図９】初期化電圧パルス幅１０μｓのときの繰り返し特性の測定結果を表す特性図である。
【図１０】初期化電圧パルス幅１μｓのときの繰り返し特性の測定結果を表す特性図である。
【図１１】初期化電圧パルス幅１００ｎｓのときの繰り返し特性の測定結果を表す特性図である。
【図１２】初期化電圧パルス幅１０ｎｓのときの繰り返し特性の測定結果を表す特性図である。
【図１３】初期化無しのときの繰り返し特性の測定結果を表す特性図である。
【符号の説明】
【００６７】
１１…配線層、１２…絶縁層、１３…溝、１４…下部電極、１５…層間絶縁膜、１６…開口部、１７…記憶層、１８…上部電極、１９…高抵抗層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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