(57)【特許請求の範囲】
【請求項１】
半導体基板内に第２導電型のウェル領域が形成されており、そのウェル領域のうちの半導体基板の表面に臨むウェル浅層内に第１導電型の第１ドリフト領域と第１導電型の第２ドリフト領域が形成されている半導体装置を製造する方法であって、
半導体基板の表面において第１ドリフト領域と第２ドリフト領域を分離する範囲に、第１ドリフト領域と第２ドリフト領域よりも深部に位置するウェル深層に達する注入エネルギーで、第２導電型の不純物を注入する第２導電型不純物注入工程と、
半導体基板の表面のウェル形成範囲に、前記ウェル浅層を通過して前記ウェル深層に留まる注入エネルギーで、第２導電側の不純物を注入する深層注入工程と、
前記深層注入工程と同一の注入範囲に、前記ウェル浅層に留まる注入エネルギーで、第１導電型の不純物を注入する第１導電型不純物注入工程を備えており、
前記第１導電型不純物注入工程で注入する不純物注入濃度が、前記第２導電型不純物注入工程で注入する不純物注入濃度よりも薄いことを特徴する半導体装置の製造方法。
【請求項２】
前記第２導電型不純物注入工程が、注入した第２導電型不純物が半導体基板の表面に留まる注入エネルギーで注入する段階と、それよりも大きな注入エネルギーであって注入した第２導電型不純物が前記ウェル深層に侵入する注入エネルギーで注入する段階を含むことを特徴とする請求項１の製造方法。
【請求項３】
前記深層注入工程で、ＳＯＩ基板の活性層のうちの埋め込み絶縁層に臨む深層に、第２導電側の不純物を注入することを特徴とする請求項１又は２の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板内にウェル領域が形成されており、ウェル領域内にドリフト領域が形成されている半導体装置の製造方法に関する。
【背景技術】
【０００２】
同一半導体基板に複数種類の半導体素子が作りこまれている半導体装置が知られている。例えば、１２ボルト以上の電圧をスイッチングする半導体素子（以下では中耐圧半導体素子という）と、１２ボルト未満（典型的には５ボルト程度）の電圧をスイッチングする半導体素子（以下では低耐圧半導体素子という）が同一の半導体基板に形成されている半導体装置が知られている。
同一半導体基板に複数種類の半導体素子を作り込む場合、半導体基板内にウェル領域を形成し、そのウェル領域内に半導体構造を作り込む技術が多用される。
図１３に、同一の半導体基板２３０に低耐圧半導体素子２０４と中耐圧半導体素子２０６が形成されている半導体装置２０２を例示する。半導体素子２０４，２０６は、いずれもＣＭＯＳである。半導体素子２０４は、低耐圧ＮＭＯＳ２０８と低耐圧ＰＭＯＳ２１０の対を備えている。半導体素子２０６は、中耐圧ＰＭＯＳ２１２と中耐圧ＮＭＯＳ２１４の対を備えている。
低耐圧ＮＭＯＳ２０８はＰ型のウェル領域２４０内に形成されており、低耐圧ＰＭＯＳ２１０はＮ型のウェル領域２６０内に形成されている。中耐圧ＰＭＯＳ２１２はＮ型のウェル領域２９６内に形成されており、中耐圧ＮＭＯＳ２１４はＰ型のウェル領域３１６内に形成されている。
【０００３】
例えば中耐圧ＰＭＯＳ２１２のＮ型のウェル領域２９６の半導体基板の表面に臨む浅層に、Ｐ型の不純物を高濃度に含むソース領域Ｓと、Ｐ型の不純物を高濃度に含むドレイン領域Ｄが形成されている。中耐圧ＰＭＯＳ２１２の耐圧を確保するために、ソース領域Ｓの周囲にはＰ型の不純物を低濃度に含む第１ドリフト領域２８４が形成されており、ドレイン領域Ｄの周囲にはＰ型の不純物を低濃度に含む第２ドリフト領域２８８が形成されている。第１ドリフト領域２８４と第２ドリフト領域２８８を分離している範囲の半導体基板２３０の表面にはゲート絶縁膜２７６が形成されており、その表面にゲート電極Ｇが形成されている。
【０００４】
例えば低耐圧ＰＭＯＳ２１０のＮ型のウェル領域２６０の半導体基板の表面に臨む浅層に、Ｐ型の不純物を高濃度に含むソース領域Ｓと、Ｐ型の不純物を高濃度に含むドレイン領域Ｄが形成されている。ソース領域Ｓのドレイン領域Ｄ側には、ＬＤＳ（Lightly Doped Source）領域２５０が形成されており、ドレイン領域Ｄのソース領域Ｓ側には、ＬＤＤ（Lightly Doped Drain）領域２５６が形成されている。ＬＤＳ領域２５０とＬＤＤ領域２５６を分離している範囲の半導体基板２３０の表面にはゲート絶縁膜２５４が形成されており、その表面にゲート電極Ｇが形成されている。同一半導体基板に２種類の半導体素子が作りこまれている半導体装置の一例が、特許文献１に開示されている。
【０００５】
【特許文献１】特開２００４−２４７７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば、Ｎ型のウェル領域２９６内にＰ型の第１ドリフト領域２８４と第２ドリフト領域２８８を形成する場合、通常はまずＮ型の不純物を注入してＮ型のウェル領域２９６を形成する。次に、第１ドリフト領域２８４と第２ドリフト領域２８８を形成する範囲にＰ型の不純物を注入してＰ型の第１ドリフト領域２８４とＰ型の第２ドリフト領域２８８を形成する。すなわち、第１ドリフト領域２８４と第２ドリフト領域２８８は、最初はＮ型であった領域にＰ型の不純物を注入することによってＰ型に反転させることで形成する。このとき、第１ドリフト領域２８４と第２ドリフト領域２８８のＰ型の不純物濃度を、Ｎ型のウェル領域２９６のＮ型の不純物濃度よりも薄くすることは難しい。実際上は不可能であるといってもよい。Ｎ型領域をＰ型領域に反転させる場合、もとのＮ型の不純物濃度よりも濃いＰ型の不純物を注入することによって導電型を反転させることになり、結果的に、第１ドリフト領域２８４と第２ドリフト領域２８８のＰ型の不純物濃度は、ウェル領域２９６のＮ型の不純物濃度よりも濃くなってしまう。
同種のことが、中耐圧ＮＭＯＳ２１４でも生じる。従来の技術では、ソース側のドリフト領域とドレイン側のドリフト領域のＮ型の不純物濃度は、ウェル領域３１６のＰ型の不純物濃度よりも濃くなってしまう。
【０００７】
従来の技術によると、ドリフト領域の不純物濃度がウェル領域の不純物濃度よりも濃くなってしまう。このことが、様々な制約をもたらす。特に、同一半導体基板に２種類の半導体素子を形成する場合、ドリフト領域の不純物濃度がウェル領域の不純物濃度よりも濃くなってしまうことが、製造工程の簡単化を妨げ、素子の特性を低下させる。
例えば、ドリフト領域は中耐圧半導体素子の耐圧を確保するための領域であり、不純物濃度が低いことが好ましい。不純物濃度が低いドリフト領域を実現するためには、ドリフト領域の不純物濃度はウェル領域の不純物濃度よりも濃くなってしまうことから、ウェル領域の不純物濃度を非常に低くしておくことが必要とされる。その一方において、低耐圧半導体素子の側では、素子に求められる特性を実現するために、不純物濃度が比較的に高いウェル領域が必要とされることがある。例えばショートチャネル現象の発生を抑制するためには、ウェル層２４０，２６０の不純物濃度を比較的高く設定する必要がある。
上記の場合、例えば、低耐圧ＰＭＯＳ２１０のウェル領域２６０と中耐圧ＰＭＯＳ２１２のウェル領域２９６は、同じ導電型でありながら同時に製造することができない。同様に、低耐圧ＮＭＯＳ２０８のウェル領域２４０と中耐圧ＮＭＯＳ２１４のウェル領域３１６は、同じ導電型でありながら同時に製造することができない。
あるいは、中耐圧ＭＯＳに求められる特性から、不純物濃度が高いウェル領域と、不純物濃度が低いドレイン領域を必要とすることもある。
【０００８】
本発明は、上記の問題意識に基づいて創作されたものであり、ウェル領域の不純物濃度と、ウェル領域の内部に位置するドレイン領域の不純物濃度との間に存在していた制約をなくす技術を提案する。すなわち、ウェル領域の内部に位置するドレイン領域の不純物濃度を、ウェル領域の不純物濃度と無関係に（ウェル領域の不純物濃度に制約されないで）、自在に調整可能な技術を実現する。
【０００９】
特許文献１は、低耐圧ＰＭＯＳ２１０のウェル領域２６０と中耐圧ＰＭＯＳ２１２のウェル領域２９６（両者は不純物濃度が相違する）を一度の製造工程で製造する技術を開示している。特許文献１の技術では、同時に不純物を注入できる範囲が狭い不純物注入装置を用いる。不純物濃度が高いウェル領域２６０に不純物を注入する際には不純物を長時間注入し、不純物濃度が低いウェル領域２９６に不純物を注入する際には不純物を短時間注入する。
この技術を用いると、不純物濃度が相違するウェル領域を一度の製造工程で製造することができる。しかしながら、ウェル領域の内部に位置するドレイン領域の不純物濃度が、ウェル領域の不純物濃度よりも濃くなってしまうという制約をなくすことはできない。ドレイン領域の不純物濃度を、その周囲に存在しているウェル領域の不純物濃度と無関係に（ウェル領域の不純物濃度に制約されないで）、自在に調整することはできない。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板内に第２導電型のウェル領域が形成されており、そのウェル領域のうちの半導体基板の表面に臨むウェル浅層内に第１導電型の第１ドリフト領域と第１導電型の第２ドリフト領域が形成されている半導体装置を製造する方法に関する。
本方法は、第２導電型不純物注入工程と、深層注入工程と、第１導電型不純物注入工程を備えている。
第２導電型不純物注入工程では、半導体基板の表面において第１ドリフト領域と第２ドリフト領域を分離する範囲に、第１ドリフト領域と第２ドリフト領域よりも深部に位置するウェル深層に達する注入エネルギーで、第２導電型の不純物を注入する。
深層注入工程では、半導体基板の表面のウェル形成範囲に、ウェル浅層を通過してウェル深層に留まる注入エネルギーで、第２導電側の不純物を注入する。
第１導電型不純物注入工程では、深層注入工程と同一の注入範囲に、ウェル浅層に留まる注入エネルギーで、第１導電型の不純物を注入する。
本発明では、第１導電型不純物注入工程で注入する不純物注入濃度が、第２導電型不純物注入工程で注入する不純物注入濃度よりも薄いことを特徴する。
第２導電型不純物注入工程と、深層注入工程と、第１導電型不純物注入工程の実行順序は特に制約されない。
【００１１】
第２導電型不純物注入工程では、ウェル浅層に形成される第１ドリフト領域と第２ドリフト領域を分離する範囲に、第２導電型の不純物を注入する。第１ドリフト領域形成範囲と第２ドリフト領域形成範囲には第２導電型不純物が注入されない。深層注入工程では、第１ドリフト領域と第２ドリフト領域の深層に第２導電型の不純物を注入する。第１ドリフト領域形成範囲と第２ドリフト領域形成範囲には第２導電型不純物が注入されない。
上記の注入方法によると、第１ドリフト領域形成範囲と第２ドリフト領域形成範囲の周囲に第２導電型不純物が注入され、第１ドリフト領域形成範囲と第２ドリフト領域形成範囲には第２導電型不純物が注入されない。
従って、第１ドリフト領域と第２ドリフト領域に形成する不純物濃度は、その周囲に形成されているウェル領域の不純物濃度によって制約されない。ウェル領域の不純物濃度に制約されることなく、第１ドリフト領域と第２ドリフト領域の不純物濃度を自在に調整することができる。
第２導電型不純物注入工程と深層注入工程で形成される第２導電型領域は、第１ドリフト領域と第２ドリフト領域を取り囲んでおり、かつ第１ドリフト領域と第２ドリフト領域を分離している。第２導電型領域は、ウェル領域として機能する。また、ウェル浅層に形成される第２導電型領域はウェル深層にまで達しており、電気的に導通している。チャネル形成領域の電位が不安定に変動することもない。
【００１２】
第２導電型不純物注入工程で、注入された第２導電型不純物が半導体基板の表面に留まる注入エネルギーで注入する段階と、それよりも大きな注入エネルギーであって注入された第２導電型不純物がウェル深層に侵入する注入エネルギーで注入する段階の両者を実施することが好ましい。すなわち、異なる注入エネルギーを用いて多段階（２回以上）に亘って第２導電型不純物を注入することが好ましい。
上記によると、チャネル形成領域の電位とウェル領域の電位を確実に一致させることが可能となる。
【００１３】
本製造方法は、基板と埋め込み絶縁層と活性層が積層されているＳＯＩ基板の活性層に半導体装置を形成する場合に、特に有効である。
その場合には、深層注入工程で、活性層のうちの埋め込み絶縁層に臨む深層に、第２導電側の不純物を注入する。
この場合、ウェル深層に埋め込み絶縁層が接することになり、寄生バイポーラ構造ができない。寄生バイポーラ構造ができないために寄生バイポーラ構造が降伏して耐圧が低下することもない。
シリコンの単板にウェル領域を形成する場合、ウェル領域とその深部に位置するシリコン単結晶等によって寄生バイポーラ構造ができてしまう。そのために寄生バイポーラ構造が降伏して半導体装置の耐圧が低下することが生じる。本発明の方法を用いてＳＯＩ基板の活性層に半導体装置を形成すれば、上記の問題が生じない。
【００１４】
本発明の製造方法によって製造される一つの形態の半導体装置は、半導体基板内に形成されている第２導電型のウェル領域と、そのウェル領域のうちの半導体基板の表面に臨むウェル浅層内に形成されている第１導電型の第１ドリフト領域と第１導電型の第２ドリフト領域を備えている。その半導体装置は、第１ドリフト領域と第２ドリフト領域の不純物濃度が、ウェル領域の不純物濃度よりも薄いことを特徴とする。
【００１５】
本発明の製造方法によって製造される他の形態の半導体装置は、同一の半導体基板に耐圧特性が相違する少なくとも２種類の半導体素子が形成されている。その半導体装置は、耐圧特性が相違する第１種類の半導体装置と第２種類の半導体装置を備えている。
第１種類の半導体装置は、第２導電型の第１ウェル領域と、その第１ウェル領域のうちの半導体基板の表面に臨むウェル浅層内に形成されている第１導電型の第１ドリフト領域と第１導電型の第２ドリフト領域を備えている。第２種類の半導体装置は、第２導電型の第２ウェル領域を備えている。
その半導体装置は、第１ドリフト領域と第２ドリフト領域の不純物濃度が、第１ウェル領域の不純物濃度よりも薄いことを特徴とする。
従来の半導体装置では、第１ドリフト領域と第２ドリフト領域の不純物濃度が、第１ウェル領域の不純物濃度よりも濃かった。上記他の形態の半導体装置は、逆に、第１ドリフト領域と第２ドリフト領域の不純物濃度が、第１ウェル領域の不純物濃度よりも薄い。必要なだけ、第１ドリフト領域と第２ドリフト領域の不純物濃度を自在に薄く設定することができる。半導体装置で実現できる特性範囲が大きく広げられる。
【００１６】
少なくとも２種類の半導体素子が形成されている場合、第１ウェル領域と第２ウェル領域がＳＯＩ基板の活性層に形成されており、第１ウェル領域と第２ウェル領域が活性層の表面から埋め込み絶縁層に接するまで伸びていることが好ましい。
【発明の効果】
【００１７】
本発明によると、ウェル領域の不純物濃度と、ウェル領域内に形成するドリフト領域の不純物濃度の間に存在していた制約をなくすことができる。すなわち、ドリフト領域の不純物濃度をウェル領域の不純物濃度と無関係に調整することができ、ウェル領域の不純物濃度よりも濃くすることもできれば、薄くすることもできる。
このためには、半導体装置で実現可能な特性範囲が広がり、必要な特性を備えた半導体装置が実現しやすい。
また、製造工程から多くの制約を取り除くことができる。例えば、低耐圧半導体素子と中耐圧半導体素子を同一基板に混載した半導体装置を製造する際に、両者のウェル領域を同一工程で製造することが可能となる。低耐圧半導体素子と中耐圧半導体素子を同一基板に混載した半導体装置の製造コストを低下することにも貢献する。
【発明を実施するための最良の形態】
【００１８】
以下に説明する実施例の主要な特徴を最初に整理する。
（特徴１）本発明の製造方法によって製造される一つの形態の半導体素子は、周囲のウェル領域の不純物濃度よりも薄い不純物濃度のドリフト領域を備えている。
（特徴２）本発明の製造方法によって製造される一つの形態の半導体装置は、ＳＯＩ（Silicon On Insulator）基板の活性層に形成される。
（特徴３）同一の半導体基板に、低耐圧ＮＭＯＳと低耐圧ＰＭＯＳの対と、中耐圧ＰＭＯＳと中耐圧ＮＭＯＳの対を備えている。
（特徴４）第２導電型不純物注入工程では、注入エネルギーと注入不純物量の双方を変更しながら多段階に注入する。これにより、ゲート絶縁膜を介してゲート電極に対向するウェル領域の不純物濃度を所望の値に調整することができる。従来の技術では、半導体装置の特性向上のために必要であった専用のインプラ工程を省略することができ、製造工程数を減少することができる。
（特徴５）第１導電型不純物注入工程では、注入エネルギーを変更しながら多段階に注入する。この結果、ドリフト層に含まれる第１導電型の不純物が、活性層の表面からの深さに対して所望のプロファイルを持つ。ドリフト層の表面近傍の濃度は半導体装置の閾値を決定する要因の１つであり、所望の閾値を実現する濃度に調整されている。ドリフト層のウェル深層に近い領域の不純物濃度は半導体装置の耐圧を決定する要因の１つであり、所望の耐圧を実現する濃度に調整されている。
【実施例】
【００１９】
図１に本発明の製造方法によって製造される半導体装置２の断面構造を模式的に示す。半導体装置２は、裏面絶縁層１８と基板２０と埋め込み絶縁層２２と活性層２４が積層されたＳＯＩ基板１６の活性層２４に形成されている。半導体装置２は、低耐圧半導体素子４と中耐圧半導体素子６を含んでいる。半導体素子４，６は、いずれもＣＭＯＳである。半導体素子４は、低耐圧ＮＭＯＳ８と低耐圧ＰＭＯＳ１０の対を備えている。半導体素子６は、中耐圧ＰＭＯＳ１２と中耐圧ＮＭＯＳ１４の対を備えている。半導体装置２には、上記４種類の半導体素子が混載している。
【００２０】
中耐圧半導体素子６の構造を説明する。中耐圧ＰＭＯＳ１２は、活性層２４の表面から埋め込み絶縁層２２の表面に接するまで伸びているウェル領域９６を備えている。ウェル領域９６は、Ｎ型不純物を含んでいる。ウェル領域９６のＳＯＩ基板１６の表面に臨むウェル浅層９２内に、Ｐ型不純物を低濃度に含む第１ドリフト領域８４とＰ型不純物を低濃度に含む第２ドリフト領域８８が形成されている。ウェル領域９６の深層にはウェル深層９４が形成されている。第１ドリフト領域８４の左側には、左側ウェル浅層８２が形成されている。第１ドリフト領域８４と第２ドリフト領域８８を分離する範囲には中央ウェル浅層８６が形成されている。第２ドリフト領域８８の右側には、右側ウェル浅層９０が形成されている。右側ウェル浅層９０と中央ウェル浅層８６と左側ウェル浅層８２は、ウェル浅層９２を構成している。ウェル浅層９２とウェル深層９４はウェル領域９６を構成している。ウェル領域９６はＮ型不純物を含み、ＳＯＩ基板１６の表面から埋め込み絶縁層２２に達している。
第１ドリフト領域８４のＳＯＩ基板１６の表面に臨む領域にはＰ型不純物を高濃度に含んだソース領域７２が形成されている。第２ドリフト領域８８のＳＯＩ基板１６の表面に臨む領域にはＰ型不純物を高濃度に含んだドレイン領域７８が形成されている。
左側ウェル浅層８２の表面に臨む領域に、Ｎ型不純物を高濃度に含んだバックゲート領域７０が形成されている。右側ウェル浅層９０の表面に臨む領域に、Ｎ型不純物を高濃度に含んだバックゲート領域８０が形成されている。
第１ドリフト領域８４と第２ドリフト領域８８を分離している中央ウェル浅層８６の表面にゲート絶縁膜７６が形成されており、その表面にゲート電極７４が形成されている。
【００２１】
中耐圧ＰＭＯＳ１２はソース領域７２とドレイン領域７８とバックゲート領域７０、８０とゲート電極７４等によってＦＥＴ構造を実現している。バックゲート領域７０、８０に加えられた電圧は、Ｎ型不純物を含むウェル浅層８２、９０及びウェル深層９４を通してウェル領域９６に伝えられる。バックゲート領域７０、８０とゲート電極７４の間に電位差を加えることによって、ゲート絶縁膜７６を隔ててゲート電極７４と中央ウェル浅層８６の間に電位差が生じ、この電位差によって第１ドリフト領域８４と第２ドリフト領域８８の間にチャネルが形成される。電位差がなくなれば、チャネルも消失する。ゲート電極７４に印加する電圧によって、ソース領域７２とドレイン領域７８の間が導通する状態と導通しない状態との間で変化するＦＥＴ構造が形成されている。
【００２２】
中耐圧ＮＭＯＳ１４には、中耐圧ＰＭＯＳ１２と同一の半導体構造が形成されている。ただし、導電型が逆にされている。すなわち、Ｐ型のウェル領域１２６内にＮ型不純物を低濃度に含んだ第１ドリフト領域１１４と第２ドリフト領域１１８が形成されている。導電型が逆である他は一致している部分には、中耐圧ＰＭＯＳ１２の参照番号に３０を加えた番号を付することで重複説明を省略する。なおＰＭＯＳ１２とＮＭＯＳ１４では、ソースとドレインの左右の位置関係が逆転している。
【００２３】
次に小耐圧半導体素子の構造と動作を説明する。小耐圧ＰＭＯＳ１０には、活性層２４の表面から埋め込み絶縁層２２に接するまで伸びているウェル領域６０が形成されており、ウェル領域６０のＳＯＩ基板１６の表面に臨む浅層に、Ｐ型不純物を高濃度に含むソース領域４８と、Ｐ型不純物を高濃度に含むドレイン領域５８が形成されている。ソース領域４８のドレイン領域５８側には、Ｐ型不純物を含むＬＤＳ−Ｐ領域５０が形成されており、ドレイン領域５８のソース領域４８側には、Ｐ型不純物を含むＬＤＤ−Ｐ領域５６が形成されている。ＬＤＳ−Ｐ領域５０とＬＤＤ−Ｐ領域５６を分離している範囲のＳＯＩ基板１６の表面にはゲート絶縁膜５４が形成されており、その表面にゲート電極５２が形成されている。また、ウェル領域６０の表面に臨む位置にバックゲート領域４６が形成されている。
【００２４】
小耐圧ＰＭＯＳ１０は、ソース領域４８とドレイン領域５８とバックゲート領域４６とゲート電極５２等によってＦＥＴ構造を実現している。バックゲート領域４６に加えられた電圧はウェル領域６０に伝えられる。バックゲート電極４６とゲート電極５２の間に電位差を加えることによって、ゲート絶縁膜５４を隔ててゲート電極５２とウェル層６０の間に電位差が生じ、この電位差によってＬＤＳ−Ｐ領域５０とＬＤＤ−Ｐ領域５６の間にチャンネルが形成される。電位差がなくなれば、チャンネルも消失する。ゲート電極５２に印加する電圧によって、ソース領域４８とドレイン領域５８の間が導通する状態と導通しない状態との間で変化するＦＥＴ構造が形成されている。
【００２５】
小耐圧NＭＯＳ８には、小耐圧ＰＭＯＳ１０と同一の半導体構造が形成されている。ただし、導電型が逆にされている。すなわち、Ｐ型のウェル領域４０内にＮ型不純物を低濃度に含んだソース領域２８とドレイン領域３８が形成されている。導電型が逆である他は一致している部分には、小耐圧ＰＭＯＳ１０の参照番号に２０を減じた番号を付することで重複説明を省略する。なおＮＭＯＳ８とＰＭＯＳ１０では、ソースとドレインの左右の位置関係が逆転している。
【００２６】
次に半導体装置２の製造方法について説明する。
図２に示すように、裏面絶縁層１８と基板２０と埋め込み絶縁層２２と活性層２４が積層されているＳＯＩ基板１６を形成する。
このために、比較的低抵抗な基板１７の表裏両面を酸化する。これにより表面及び裏面に約１μｍの酸化膜１８及び２２が形成される。酸化膜２２が埋め込み絶縁層となり、また酸化膜１８が裏面酸化膜となる。次に比較的低抵抗なＮ型半導体基板２４を、基板１７の酸化膜２２が形成されている側に貼り合わせる。そして、１１００℃で１時間程度の熱処理を行う。これにより、基板１７とＮ型半導体基板２４が完全に密着する。その後、Ｎ型半導体基板２４の厚さが１．５μｍ程度になるまでＮ型半導体基板２４を研磨する。これによりＮ型半導体基板が活性層２４となる。
【００２７】
次に、図３に示すように、ＳＯＩ基板１６の表面に熱酸化膜１３２と窒化膜１３４を形成する。窒化膜１３２の表面に、所定の位置が開孔しているマスクを形成し、マスクの開孔から窒化膜のドライエッチングを行う。これによりマスクが開孔している位置の窒化膜１３４が選択的に除去される。その後マスクを除去して、図３に示すように窒化膜１３４が部分的に残存したＳＯＩ基板１６が形成される。
次に、ＳＯＩ基板１６を１１００℃で５０分間ウェット酸化処理を行う。これにより図４に示すように、窒化膜１３４が除去された領域の熱酸化膜１３２の酸化が進行し、約５００ｎｍの酸化膜１３０が形成される。酸化膜１３０の形成後、ウェットエッチングを行い、熱酸化膜１３２と窒化膜１３４が除去され、酸化膜１３０が部分的に形成されたＳＯＩ基板１６が形成される。
【００２８】
次に図５に示すように、ＳＯＩ基板１６表面付近に残る窒化膜を完全に除去する為、ＳＯＩ基板１６の表面を犠牲酸化する。これにより酸化膜１３０が形成されていないＳＯＩ基板１６の表面に犠牲酸化膜１３６が形成される。
次に、図５に示すように、犠牲酸化膜１３６と酸化膜１３０の表面にマスク１３８を形成し、マスク１３８の開孔から注入エネルギーを変えながらＮ型不純物を４回に分けて注入する。マスク１３８には、低耐圧ＰＭＯＳ１０のウェル領域６０と中耐圧ＰＭＯＳ１２のウェル浅層８２、８６、９０に対応する範囲に開孔が形成されている。この結果、低耐圧ＰＭＯＳ１０のウェル領域６０と中耐圧ＰＭＯＳ１２のウェル浅層８２、８６、９０にＮ型不純物が注入されてＮ型のウェル領域が形成される。４回に分けて注入するうちの１回の注入エネルギーは、注入するＮ型不純物が活性層２４の表面に留まるエネルギーに設定する。他の１回の注入エネルギーは、注入するＮ型不純物が埋め込み絶縁層２２に到達する注入エネルギーに設定する。残りの２回の注入エネルギーは、前記の２種類の注入エネルギーの中間値に設定する。この結果、活性層２４の表面から埋め込み絶縁層２２に接するまで伸びる低耐圧ＰＭＯＳ１０のウェル領域６０と、中耐圧ＰＭＯＳ１２のウェル浅層８２、８６、９０と、それらから深部に伸びて埋め込み絶縁層２２に接するウェル深層９４の一部が同時に形成される。その後マスク１３８を除去する。この段階では、第１ドリフト領域８４と第２ドリフト領域８８を形成する範囲に、Ｎ型不純物を注入しない。
次にマスク１３８を除去した後、図６に示すように、犠牲酸化膜１３６と酸化膜１３０の表面にマスク１４０を形成し、マスク１４０の開孔から注入エネルギーを変えながらＰ型不純物を４回に分けて注入する。マスク１４０には、低耐圧ＮＭＯＳ８のウェル領域４０と中耐圧ＮＭＯＳ１４のウェル浅層１１２、１１６、１２０に対応する範囲に開孔が形成されている。この結果、低耐圧ＮＭＯＳ８のウェル領域４０と中耐圧ＮＭＯＳ１４のウェル浅層１１２、１１６、１２０にＰ型不純物が注入されてＰ型のウェル領域が形成される。４回に分けて注入するうちの１回の注入エネルギーは、注入するＰ型不純物が活性層２４の表面に留まるエネルギーに設定する。他の１回の注入エネルギーは、注入するＰ型不純物が埋め込み絶縁層２２に到達する注入エネルギーに設定する。残りの２回の注入エネルギーは、前記の２種類の注入エネルギーの中間値に設定する。この結果、活性層２４の表面から埋め込み絶縁層２２に接するまで伸びる低耐圧ＮＭＯＳ８のウェル領域４０と、中耐圧ＮＭＯＳ１４のウェル浅層１１２、１１６、１２０と、それらから深部に伸びて埋め込み絶縁層２２に接するウェル深層１２４の一部が同時に形成される。その後マスク１４０を除去する。この段階では、第１ドリフト領域１１４と第２ドリフト領域１１８を形成する範囲に、Ｐ型不純物を注入しない。
【００２９】
次に図７に示すように、犠牲酸化膜１３６と酸化膜１３０の表面に、マスク１４２を形成する。マスク１４２には、中耐圧ＰＭＯＳ１２が形成される範囲に開孔が形成されている。
次に、注入エネルギーを変えながらＮ型不純物を複数回に分けて注入する。この際の最小注入エネルギーは、注入するＮ型不純物がウェル浅層９２を通過するエネルギーとし、最大注入エネルギーは、注入するＮ型不純物が埋め込み絶縁層２２に到達する注入エネルギーに設定する。この結果、ウェル深層９４が形成される。ウェル深層９４とウェル浅層８２、８６、９０は導通する。
次に、同じマスク１４２を使用して、Ｐ型不純物を注入する。この際に、注入するＰ型不純物がウェル浅層９２に留まる注入エネルギーに設定する。この結果、Ｐ型の第１ドリフト領域８４とＰ型の第２ドリフト領域８８が形成される。その後マスク１４２を除去する。
Ｐ型不純物を注入する工程で注入するＰ型不純物の濃度は、ウェル浅層８２、８６、９０に注入したＮ型不純物の濃度よりも低濃度とする。一方、加工前の活性層２４のＮ型不純物の濃度よりは高濃度とする。
加工前のＮ型の活性層２４をＰ型に反転することによって、Ｐ型の第１ドリフト領域８４とＰ型の第２ドリフト領域８８を形成する。反転させるために、第１ドリフト領域８４と第２ドリフト領域８８の不純物濃度は、加工前の活性層２４の不純物濃度よりも濃くなってしまうが、加工前の活性層２４の不純物濃度は非常に薄いために、第１ドリフト領域８４と第２ドリフト領域８８の不純物濃度を薄く仕上げることができる。第１ドリフト領域８４と第２ドリフト領域８８の不純物濃度を、中耐圧ＰＭＯＳ１２に必要とされる特性を実現するのに必要な不純物濃度に設定することができる。ウェル浅層８２、８６、９０の不純物濃度に拘束されない。
Ｐ型不純物を注入する工程では、ウェル浅層８２、８６、９０にもＰ型不純物が注入される。しかしながら、注入するＰ型不純物の濃度はウェル浅層８２、８６、９０のＮ型不純物の濃度よりも低濃度であり、ウェル浅層８２、８６、９０の導電型が反転することはない。Ｐ型不純物を注入する工程では、ウェル深層９４にＮ型不純物を導入するためのマスク１４２をそのまま利用することができる。
本実施例では、ウェル浅層８２、８６、９０とウェル深層９４を形成するためにＮ型不純物を注入する際に、第１ドリフト領域８４と第２ドリフト領域８８にはＮ型不純物を注入しない。そのために、不純物が注入されていない活性層２４から第１ドリフト領域８４と第２ドリフト領域８８を形成することができる。第１ドリフト領域８４と第２ドリフト領域８８の不純物濃度を、ウェル浅層８２、８６、９０の不純物濃度と無関係に、自在に設定することができる。
【００３０】
次に図８に示すように、犠牲酸化膜１３６と酸化膜１３０の表面に、マスク１４４を形成する。マスク１４４には、中耐圧ＮＭＯＳ１４が形成される範囲に開孔が形成されている。
次に、注入エネルギーを変えながらＰ型不純物を複数回に分けて注入する。この際の最小注入エネルギーは、注入するＰ型不純物がウェル浅層１２２を通過するエネルギーとし、最大注入エネルギーは、注入するＰ型不純物が埋め込み絶縁層２２に到達する注入エネルギーに設定する。この結果、ウェル深層１２４が形成される。ウェル深層１２４とウェル浅層１１２、１１６、１２０は導通する。
次に、同じマスク１４４を使用して、Ｎ型不純物を注入する。この際に、注入するＮ型不純物がウェル浅層１２２に留まる注入エネルギーに設定する。この結果、Ｎ型の第１ドリフト領域１１４とＮ型の第２ドリフト領域１１８が形成される。その後マスク１４４を除去する。
Ｎ型不純物を注入する工程で注入するＮ型不純物の濃度は、ウェル浅層１１２、１１６、１２０に注入したＰ型不純物の濃度よりも低濃度とする。第１ドリフト領域１１４と第２ドリフト領域１１８の不純物濃度を、中耐圧ＮＭＯＳ１４に必要とされる特性を実現するのに必要な不純物濃度に設定することができる。ウェル浅層１１２、１１６、１２０の不純物濃度に拘束されない。
Ｎ型不純物を注入する工程では、ウェル浅層１１２、１１６、１２０にもＰ型不純物が注入される。しかしながら、注入するＮ型不純物の濃度はウェル浅層１１２、１１６、１２０のＰ型不純物の濃度よりも低濃度であり、ウェル浅層１１２、１１６、１２０の導電型が反転することはない。Ｎ型不純物を注入する工程では、ウェル深層１２４にＮ型不純物を導入するためのマスク１４４をそのまま利用することができる。
本実施例では、ウェル浅層１１２、１１６、１２０とウェル深層１２４を形成するためにＰ型不純物を注入する際に、第１ドリフト領域１１４と第２ドリフト領域１１８にはＰ型不純物を注入しない。そのために、不純物が注入されていない活性層２４から第１ドリフト領域１１４と第２ドリフト領域１１８を形成することができる。第１ドリフト領域１１４と第２ドリフト領域１１８の不純物濃度を、ウェル浅層１１２、１１６、１２０の不純物濃度と無関係に、自在に設定することができる。
【００３１】
次に、図９に示すように、中耐圧ＰＭＯＳ１２の中央ウェル浅層８６に表面にゲート絶縁膜７６を形成し、中耐圧ＮＭＯＳ１４の中央ウェル浅層１１６に表面にゲート絶縁膜１０６を形成する。
次に、図１０に示すように、ゲート絶縁膜７６の表面にさらにゲート絶縁膜を成長させてゲート絶縁膜７６を厚くし、ゲート絶縁膜１０６の表面にさらにゲート絶縁膜を成長させてゲート絶縁膜１０６を厚くし、小耐圧ＰＭＯＳ１０のウェル領域６０の表面にゲート絶縁膜５４を成長させ、小耐圧ＮＭＯＳ８のウェル領域４０の表面にゲート絶縁膜３４を成長させる。この結果、厚いゲート絶縁膜７６と、厚いゲート絶縁膜１０６と、薄いゲート絶縁膜３４と、薄いゲート絶縁膜５４が形成される。
次に、ＳＯＩ基板１６の表面全域にポリシリコンをＣＶＤ法（化学気相成長法）により形成する。ポリシリコンにオキシ酸化リン（ＰＯＣｌ３）を注入し、リン拡散する。その結果、ポリシリコンは低抵抗化する。ポリシリコンの表面にマスクを形成し、マスクの開孔を用いてエッチングすることによって、図１０に示すように、ゲート絶縁膜３４、５４、７６、１０６上にポリシリコンを残すことにより、ゲート電極３２、５２、７４、１０４が形成される。
【００３２】
次に、図１１に示すように、低耐圧ＮＭＯＳ８のウェル領域４０と、低耐圧ＰＭＯＳ１０のウェル領域６０と、中耐圧ＰＭＯＳ１２のウェル浅層８２、９０と、中耐圧ＮＭＯＳ１４の第２ドリフト領域１１８及び第１ドリフト領域１１４の表面に臨む位置に、比較的高濃度のＮ型不純物を注入する。これにより、ＬＤＳ−Ｎ領域３０、ＬＤＤ−Ｎ領域３６、Ｎ型ＬＤ（Lightly Doped）領域１７０、１６２、１６６、ＬＤＤ−Ｎ領域１９４、ＬＤＳ−Ｎ領域１９２を形成する。
続いて、図１２に示すように、低耐圧ＮＭＯＳ８のウェル領域４０と、低耐圧ＰＭＯＳ１０のウェル領域６０と、中耐圧ＰＭＯＳ１２の第１ドリフト領域８４及び第２ドリフト領域８８と、中耐圧ＮＭＯＳ１４のウェル浅層１２０、１１２の表面に臨む位置に、比較的高濃度のＰ型不純物を注入する。これにより、Ｐ型ＬＤ領域１５０、ＬＤＤ−Ｐ領域５６、ＬＤＳ−Ｐ領域５０、ＬＤＳ−Ｐ領域１６２、ＬＤＤ−Ｐ領域１６４、Ｐ型ＬＤ領域１９６，１９０を形成する。
次に、ゲート電極３２、５２、７４、１０４の側面を酸化してＨＴＯ膜（高温酸化膜）のサイドウェールを形成する。
【００３３】
次に、図１２と図１に示すように、ＬＤＳ−Ｎ領域３０の一部に高濃度のＮ型不純物を注入してソース領域２８を形成する。ＬＤＤ−Ｎ領域３６の一部に高濃度のＮ型不純物を注入してドレイン領域３８を形成する。Ｎ型ＬＤ領域１６２、１６６、１７０の全域に高濃度のＮ型不純物を注入してバックゲート領域４６、７０、８０を形成する。ＬＤＤ−Ｎ領域１９４の全域にＮ型不純物を注入してドレイン領域１０８を形成する。ＬＤＳ−Ｎ領域１９２の全域にＮ型不純物を注入してソース領域１０２を形成する。前記ソース領域２８、ドレイン領域３８、バックゲート領域４６、７０、８０、ドレイン領域１０８、ソース領域１０２は同時にＮ型不純物を注入する。
続いて、Ｐ型ＬＤ領域１５０の全域に高濃度のＰ型不純物を注入してバックゲート領域２６を形成する。ＬＤＤ−Ｐ領域５６の一部に高濃度のＰ型不純物を注入してドレイン領域５８を形成する。ＬＤＳ−Ｐ領域５０の一部に高濃度のＰ型不純物を注入してソース領域４８を形成する。ＬＤＳ−Ｐ領域１６２の全域にＰ型不純物を注入してソース領域７２を形成する。ＬＤＤ−Ｐ領域１６４の全域にＰ型不純物を注入してドレイン領域７８を形成する。Ｐ型ＬＤ領域１９０、１９６の全域にＰ型不純物を注入してバックゲート領域１００、１１０を形成する。前記バックゲート領域２６、ドレイン領域５８、ソース領域４８、ソース領域７２、ドレイン領域７８、バックゲート領域１００、１１０は一度のＰ型不純物の注入で同時に形成される。
その後、ＳＯＩ基板１６は窒素雰囲気で８５０℃の熱処理が行われ、注入したイオンの活性化が行われる。これにより、図１の半導体装置２が形成される。
【００３４】
中耐圧半導体素子６の特徴を、中耐圧ＰＭＯＳ１２を用いて説明する。
中耐圧ＰＭＯＳ１２では、第１ドリフト領域８４と第２ドリフト領域８８にはＰ型不純物が注入され、第１ドリフト領域８４と第２ドリフト領域８８の周辺に存在するウェル浅層９２とウェル深層９４にはＮ型不純物が注入される。ウェル深層９４に不純物を注入する工程では、活性層２４の深層にのみにＮ型不純物を注入するので、活性層２４の浅層に存在する第１ドリフト領域８４と第２ドリフト領域８８にはＮ型不純物は注入されない。その為、第１ドリフト領域８４と第２ドリフト領域８８のＰ型不純物濃度は、ウェル深層９４のＮ型不純物濃度と独立に調整することができる。また、前述したように、第１ドリフト領域８４と第２ドリフト領域８８のＰ型不純物濃度は、ウェル浅層９２のＮ型不純物濃度より低濃度に調整される。その結果、第１ドリフト領域８４と第２ドリフト領域８８のＰ型不純物濃度を、周辺に存在するウェル浅層９２とウェル深層９４のＮ型不純物濃度に比べて薄くすることができる。これにより、従来技術では実現できなかった、第１ドリフト領域８４及び第２ドリフト領域８８の不純物濃度がウェル領域９６の不純物濃度よりも低濃度に調整された半導体装置を製造するとこができる。
【００３５】
中耐圧半導体素子６では、第１ドリフト領域と第２ドリフト領域の不純物濃度に比べて、周辺に存在するウェル領域の不純物濃度を濃くすることができる。その為、小耐圧半導体素子４と中耐圧半導体素子６を混載した半導体装置２を製造する場合に、図５及び図６に示すように、比較的高濃度に調整が必要な小耐圧半導体素子４のウェル領域４０、６０と中耐圧半導体素子６のウェル浅層９２、１２２に同時に不純物注入することができる。製造コストを低下することにも貢献できる。
【００３６】
半導体装置２が形成される半導体基板はＳＯＩ基板１６に限られない。埋め込み絶縁層２２が形成されていない半導体基板を使用することも可能であるが、ＳＯＩ基板１６を用いることが好ましい。
図７に示すように、ＳＯＩ基板１６の埋め込み絶縁層２２に接するようにウェル深層９４、１２４を形成することで、寄生バイポーラ構造ができない。その為、寄生バイポーラ構造が降伏して半導体装置の耐圧が低下することもない。
【００３７】
図５及び図６に示した、小耐圧半導体素子４のウェル領域４０、６０と中耐圧半導体素子６のウェル浅層９２、１２２に不純物を注入する工程では、注入エネルギーと注入不純物量の双方を変更しながら多段階に注入することが好ましい。これにより、ゲート絶縁膜を介してゲート電極に対向するウェル領域の不純物濃度を所望の値に調整することができる。従来の技術では、半導体装置の特性向上のために必要であった専用のインプラ工程を省略することができ、製造工程数を減少することができる。
【００３８】
また図８に示した、中耐圧半導体素子６の第１ドリフト領域及び第２ドリフト領域に不純物を注入する工程でも、注入エネルギーと注入不純物量の双方を変更しながら多段階に注入することが好ましい。この結果、第１ドリフト領域及び第２ドリフト領域に含まれる不純物濃度が、活性層２４の表面からの深さに対して所望のプロファイルを持つ。ドリフト領域の表面近傍の濃度は半導体装置の閾値を決定する要因の１つであり、所望の閾値を実現する濃度に調整されることが好ましい。ドリフト領域のウェル深層に近い領域の不純物濃度は半導体装置の耐圧を決定する要因の１つであり、所望の耐圧を実現する濃度に調整されることが好ましい。注入エネルギーと注入不純物量の双方を変更しながら多段階に不純物を注入することで、ドリフト領域の表面近傍の不純物濃度とウェル深層に近い領域の不純物濃度を別々に設定することができ、所望の閾値と耐圧を兼ね備えた半導体装置を製造することができる。
【００３９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４０】
【図１】半導体装置２の断面図を示す。
【図２】半導体装置２を製造する過程を示す。
【図３】半導体装置２を製造する過程を示す。
【図４】半導体装置２を製造する過程を示す。
【図５】半導体装置２を製造する過程を示す。
【図６】半導体装置２を製造する過程を示す。
【図７】半導体装置２を製造する過程を示す。
【図８】半導体装置２を製造する過程を示す。
【図９】半導体装置２を製造する過程を示す。
【図１０】半導体装置２を製造する過程を示す。
【図１１】半導体装置２を製造する過程を示す。
【図１２】半導体装置２を製造する過程を示す。
【図１３】中耐圧半導体素子２０４と小耐圧半導体素子２０６が混載した半導体装置２０２を示す。
【符号の説明】
【００４１】
２・・・・・半導体装置
４・・・・・低耐圧半導体素子
６・・・・・中耐圧半導体素子
８・・・・・低耐圧ＮＭＯＳ
１０・・・・低耐圧ＰＭＯＳ
１２・・・・中耐圧ＰＭＯＳ
１４・・・・中耐圧ＮＭＯＳ
１６・・・・ＳＯＩ基板
１７・・・・基板
１８・・・・裏面絶縁層
２０・・・・基板
２２・・・・埋め込み絶縁層
２４・・・・活性層
２６・・・・バックゲート領域
２８・・・・ソース領域
３０・・・・ＬＤＳ−Ｎ層
３２・・・・ゲート電極
３４・・・・ゲート絶縁膜
３６・・・・ＬＤＤ−Ｎ層
３８・・・・ドレイン領域
４０・・・・ウェル領域
４６・・・・バックゲート領域
４８・・・・ソース領域
５０・・・・ＬＤＳ−Ｐ層
５２・・・・ゲート電極
５４・・・・ゲート絶縁膜
５６・・・・ＬＤＤ−Ｐ層
５８・・・・ドレイン領域
６０・・・・ウェル領域
７０・・・・バックゲート領域
７２・・・・ソース領域
７４・・・・ゲート電極
７６・・・・ゲート絶縁膜
７８・・・・ドレイン領域
８０・・・・バックゲート領域
８２・・・・左側ウェル浅層
８４・・・・第１ドリフト領域
８６・・・・中央ウェル浅層
８８・・・・第２ドリフト領域
９０・・・・右側ウェル浅層
９２・・・・ウェル浅層
９４・・・・ウェル深層
９６・・・・ウェル領域
１００・・・バックゲート領域
１０２・・・ソース領域
１０４・・・ゲート電極
１０６・・・ゲート絶縁膜
１０８・・・ドレイン領域
１１０・・・バックゲート領域
１１２・・・右側ウェル浅層
１１４・・・第１ドリフト領域
１１６・・・中央ウェル浅層
１１８・・・第２ドリフト領域
１２０・・・左側ウェル浅層
１２２・・・ウェル浅層
１２４・・・ウェル深層
１２６・・・ウェル領域
１３０・・・酸化膜
１３２・・・熱酸化膜
１３４・・・窒化膜
１３６・・・犠牲酸化膜
１３８・・・マスク
１４０・・・マスク
１４２・・・マスク
１４４・・・マスク
１５０・・・Ｐ型ＬＤ領域
１６０・・・Ｎ型ＬＤ領域
１６２・・・ＬＤＳ−Ｐ領域
１６４・・・ＬＤＤ−Ｐ領域
１６６・・・Ｎ型ＬＤ領域
１７０・・・Ｎ型ＬＤ領域
１９０・・・Ｐ型ＬＤ領域
１９２・・・ＬＤＳ−Ｎ領域
１９４・・・ＬＤＤ−Ｎ領域
１９６・・・Ｐ型ＬＤ領域
２０２・・・半導体装置
２０４・・・低耐圧半導体素子
２０６・・・中耐圧半導体素子
２０８・・・低耐圧ＮＭＯＳ
２１０・・・低耐圧ＰＭＯＳ
２１２・・・中耐圧ＰＭＯＳ
２１４・・・中耐圧ＮＭＯＳ
２３０・・・半導体基板
２４０・・・ウェル領域
２５０・・・ＬＤＳ領域
２５４・・・ゲート絶縁膜
２５６・・・ＬＤＤ領域
２６０・・・ウェル領域
２７６・・・ゲート絶縁膜
２８４・・・第１ドリフト領域
２８８・・・第２ドリフト領域
２９６・・・ウェル領域
３１６・・・ウェル領域
Ｂ・・・・・バックゲート領域
Ｓ・・・・・ソース領域
Ｇ・・・・・ゲート電極
Ｄ・・・・・ドレイン領域
【図１】
0005194594.tif 000002
【図２】
0005194594.tif 000003
【図３】
0005194594.tif 000004
【図４】
0005194594.tif 000005
【図５】
0005194594.tif 000006
【図６】
0005194594.tif 000007
【図７】
0005194594.tif 000008
【図８】
0005194594.tif 000009
【図９】
0005194594.tif 000010
【図１０】
0005194594.tif 000011
【図１１】
0005194594.tif 000012
【図１２】
0005194594.tif 000013
【図１３】
0005194594.tif 000014