(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜側から前記半導体基板に、１つ以上の溝部を形成する工程と、
前記溝部内に第２絶縁膜を堆積させる工程と、
前記第１絶縁膜及び前記第２絶縁膜上に、複数のワードラインを形成する工程と、
前記複数のワードライン間における前記第１絶縁膜の１つ以上の第１部分及び前記第２絶縁膜の１つ以上の第１部分、並びに前記複数のワードライン下における前記第１絶縁膜の１つ以上の第２部分を除去するように、前記第１絶縁膜と前記第２絶縁膜とを同時に互いに異なるエッチングレートでエッチングする工程と、
１つ以上の電荷蓄積層を、前記複数のワードラインを覆うように且つ前記第１絶縁膜の前記第２部分が除去された領域と前記第２絶縁膜の前記第１部分が除去された領域に位置するように形成する工程と、
前記複数のワードラインそれぞれの上面及び側面、並びに前記第２絶縁膜の前記第１部分が除去された領域に形成された前記電荷蓄積層を酸化する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第２絶縁膜の前記第１部分が除去された前記領域は、前記第１絶縁膜の前記第１部分及び前記第２部分が除去された前記領域より大きい、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を堆積させる工程は、前記第１絶縁膜の上面より突出する上面を持つ前記第２絶縁膜を堆積させることを含む、請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記溝部を形成する工程は、前記半導体基板上に形成されたマスク層を用いることを含み、
前記第２絶縁膜を堆積させる工程は、前記マスク層を用いて前記第２絶縁膜を画定することを含み、
前記溝部を形成する工程の後、前記第２絶縁膜を堆積させる工程の前に、前記マスク層の幅を細める、請求項１から３の何れか一項記載の半導体装置の製造方法。
【請求項５】
前記同時に互いに異なるエッチングレートでエッチングをすることは、前記第１絶縁膜及び前記第２絶縁膜を、同一のエッチング液で、等方的にエッチングすることを含む、請求項１から４の何れか一項記載の半導体装置の製造方法。
【請求項６】
前記複数のワードライン及び前記半導体基板を酸化させて、前記第１絶縁膜の前記第２部分が除去された前記領域で且つ前記電荷蓄積層を形成する領域以外の領域にトンネル酸化膜及びトップ酸化膜を形成する工程をさらに有する、請求項１から５の何れか一項記載の半導体装置の製造方法。
【請求項７】
前記第１絶縁膜は熱酸化法で形成された第１酸化膜であり、前記第２絶縁膜は高密度プラズマＣＶＤ法で形成された第２酸化膜である,請求項１から６の何れか一項記載の半導体装置の製造方法。
【請求項８】
前記電荷蓄積層は、窒化膜又はポリシリコン膜から形成される、請求項１から７の何れか一項記載の半導体装置の製造方法。
【請求項９】
前記半導体基板内に、前記複数のワードライン及び前記第２絶縁膜で画定されるソース・ドレイン領域を形成する工程をさらに含む、請求項１から８の何れか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の窒化膜に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。ＳＯＮＯＳ型フラッシュメモリの１つとして、ソース領域とドレイン領域とを切り替えて動作させることで、１つのメモリセル内の電荷蓄積層に２ビット記憶させることが可能な仮想接地型フラッシュメモリがある。
【０００３】
近年、メモリセルの微細化、高集積化の要求が大きくなっている。メモリセルの微細化、高集積化が進み、チャネル長が短くなると、電荷蓄積層に蓄積された電荷が互いに接近する。これにより、ＣＢＤ（Complementary bit disturb）と呼ばれる、電荷蓄積層に蓄積した電荷が互いに干渉し合う現象の影響が大きくなり、互いの電荷の切り分けが難しくなる。
【０００４】
電荷蓄積層に蓄積した電荷のチャネル方向での移動を抑制する方法として、チャネル方向で電荷蓄積層を分離する方法が提案されている（例えば特許文献１）。これにより、ＣＢＤの影響を抑制することができる。
【特許文献１】特表２００６−５２１０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、メモリセルの微細化、高集積化が進むと、チャネル長のみならず、ワードライン２０延伸方向で隣接するメモリセルの間隔も狭くなる。ここで、図１にチャネル方向で電荷蓄積層が分離した、ＮＡＮＤ型フラッシュメモリの一例を示す。なお、図１において、ワードライン２０を透視して電荷蓄積層１４を図示している。
【０００６】
図１を参照に、半導体基板１０内に延伸して素子分離絶縁膜２４が形成されている。半導体基板１０上方に素子分離絶縁膜２４に交差して延伸する、ゲートを兼ねるワードライン２０が形成されている。半導体基板１０内にワードライン２０及び素子分離絶縁膜２４で画定されるソース・ドレイン領域２２が形成されている。ワードライン２０両端部下に電荷蓄積層１４がワードライン２０延伸方向に延伸して形成されている。
【０００７】
図１に示すように、電荷蓄積層１４はワードライン２０延伸方向に延伸して形成されている。このため、メモリセルの微細化が進み、ワードライン２０延伸方向で隣接するメモリセルの間隔が狭くなると、電荷蓄積層１４を移動する電荷により、隣接するメモリセルの閾値電圧に影響を及ぼす場合が生じる。
【０００８】
本発明は、上記課題に鑑みなされたものであり、メモリセルの微細化を図るため、チャネル方向及びワードライン延伸方向で分離した電荷蓄積層を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、半導体基板に延伸する溝部を形成する工程と、前記溝部間の前記半導体基板上に第１絶縁膜を形成する工程と、前記溝部に埋め込まれるように第２絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜上に、前記第２絶縁膜に交差して延伸するワードラインを形成する工程と、前記ワードライン中央部下に前記第１絶縁膜が残存するよう、前記ワードライン間から前記第１絶縁膜及び前記第１絶縁膜よりエッチングレートの速い前記第２絶縁膜を除去する工程と、前記第１絶縁膜を除去した領域であって、前記ワードライン下に電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、チャネル方向及びワードライン延伸方向で分離した電荷蓄積層を、第２絶縁膜とワードラインとに自己整合的に形成することができる。これにより、メモリセルの微細化を図ることができる。
【００１０】
上記構成において、前記電荷蓄積層を形成する工程は、前記ワードラインを覆うように前記電荷蓄積層を形成する工程と、前記ワードラインの上側面及び前記第２絶縁膜が除去された領域に形成された前記電荷蓄積層を酸化する工程と、を含む構成とすることができる。この構成によれば、チャネル方向及びワードライン延伸方向で分離した電荷蓄積層を、第２絶縁膜とワードラインとに自己整合的に形成することができる。
【００１１】
上記構成において、前記第２絶縁膜を除去した領域は、前記第１絶縁膜を除去した領域より大きい構成とすることができる。
【００１２】
上記構成において、前記第２絶縁膜を形成する工程は、前記第２絶縁膜の上面が前記第１絶縁膜の上面より突出するように、前記第２絶縁膜を形成する工程である構成とすることができる。この構成によれば、溝部内に形成された第２絶縁膜が除去されることを抑制できる。これにより、デバイス特性の劣化を抑制することができる。
【００１３】
上記構成において、前記溝部を形成する工程は、前記半導体基板上に形成されたマスク層を用いて、前記溝部を形成する工程であり、前記第２絶縁膜を形成する工程は、前記マスク層で画定される、前記第２絶縁膜を形成する工程であり、前記溝部を形成する工程の後、前記第２絶縁膜を形成する工程の前に、前記マスク層の幅を細める工程を有する構成とすることができる。この構成によれば、溝部内に形成された第２絶縁膜が除去されることをより抑制できる。
【００１４】
上記構成において、前記第１絶縁膜及び第１絶縁膜よりエッチングレートの速い前記第２絶縁膜を除去する工程は、等方性エッチングを用いて、前記第１絶縁膜及び第１絶縁膜よりエッチングレートの速い前記第２絶縁膜を除去する工程である構成とすることができる。この構成によれば、ワードライン中央部下に第１絶縁膜を容易に残存させることができる。
【００１５】
上記構成において、前記電荷蓄積層を形成する工程の前に、前記ワードライン及び前記半導体基板を酸化させて、前記第１絶縁膜を除去した領域にトンネル酸化膜及びトップ酸化膜を形成する工程を有する構成とすることができる。
【００１６】
上記構成において、前記第１絶縁膜は熱酸化法で形成された酸化膜であり、前記第２絶縁膜は高密度プラズマＣＶＤ法で形成された酸化膜である構成とすることができる。また、上記構成において、前記電荷蓄積層は、窒化膜及びポリシリコン膜のいずれか一方である構成とすることができる。さらに、上記構成において、前記半導体基板内に、前記ワードライン及び前記第２絶縁膜で画定されるソース・ドレイン領域を形成する工程を有する構成とすることができる。
【発明の効果】
【００１７】
本発明によれば、チャネル方向及びワードライン延伸方向で分離した電荷蓄積層を、第２絶縁膜及びワードラインに自己整合的に形成することができる。これにより、メモリセルの微細化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照に本発明の実施例を説明する。
【実施例１】
【００１９】
図２（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの上面図であり、図２（ｂ）から図２（ｄ）は図２（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。なお、図２（ａ）において、酸化シリコン膜３４を透視して、ソース・ドレイン領域２２及び第２絶縁膜３２等を図示しており、また、ワードライン２０を透視して電荷蓄積層１４を図示している。図２（ａ）から図２（ｄ）を参照に、半導体基板１０内に延伸するように素子分離絶縁膜として機能する第２絶縁膜３２が設けられている。第２絶縁膜３２に交差して延伸するワードライン２０が、半導体基板１０上方に設けられている。ワードライン２０周囲とワードライン２０間の半導体基板１０及び第２絶縁膜３２上に酸化シリコン膜３４が形成されている。
【００２０】
図２（ａ）及び図２（ｃ）を参照に、第２絶縁膜３２間であって、ワードライン２０中央部下の半導体基板１０上にゲート絶縁膜として機能する第１絶縁膜３０が設けられている。ワードライン２０両端部下に第１絶縁膜３０を挟むようにトンネル酸化膜１２、電荷蓄積層１４、トップ酸化膜１６が順次設けられており、ＯＮＯ膜１８を構成している。半導体基板１０内にワードライン２０及び第２絶縁膜３２で画定されるソース・ドレイン領域２２が設けられている。図２（ｂ）を参照に、ワードライン２０両端部下であって、第２絶縁膜３２とワードライン２０との間に空洞部３６が形成されている。
【００２１】
次に、図３（ａ）から図９（ｄ）を用い、実施例１に係るフラッシュメモリの製造方法を説明する。なお、図７（ａ）、図８（ａ）及び図９（ａ）については、酸化シリコン膜３４及び窒化シリコン膜４４を透視して図示している。図３（ａ）及び図３（ｂ）を参照に、ｐ型シリコン基板である半導体基板１０上に、熱酸化法を用いて、酸化シリコン膜からなり、厚さが２７ｎｍ程度の第１絶縁膜３０を形成する。第１絶縁膜３０上に、ＣＶＤ（化学気相成長）法を用いて、窒化シリコン膜からなり、幅が６０ｎｍ程度のマスク層３８を延伸するように形成する。マスク層３８の間隔は６０ｎｍ程度である。マスク層３８をマスクに、ＲＩＥ（反応性イオンエッチング）法を用いて、第１絶縁膜３０及び半導体基板１０をエッチングする。これにより、半導体基板１０に幅が６０ｎｍ、深さが２００ｎｍ程度の溝部４０が延伸して形成される。
【００２２】
図４（ａ）及び図４（ｂ）を参照に、マスク層３８をマスクとして、高密度プラズマＣＶＤ法を用いて、酸化シリコン膜からなる第２絶縁膜３２を溝部４０に埋め込まれるように形成する。これにより、半導体基板１０内に延伸する第２絶縁膜３２が形成される。このとき、第２絶縁膜３２の上面が第１絶縁膜３０の上面より突出するように第２絶縁膜３２を形成する。その後、マスク層３８をリン酸を用いたウエットエッチングにより除去する。
【００２３】
図５（ａ）から図５（ｄ）を参照に、第２絶縁膜３２及び第１絶縁膜３０上に、ＣＶＤ法を用いて、厚さが１００ｎｍ程度のポリシリコン膜を形成する。ＣＭＰ（化学機械研磨）法を用いて、ポリシリコン膜を平坦化する。ポリシリコン膜上に、第２絶縁膜３２に交差して延伸する窒化シリコン膜（不図示）を形成する。窒化シリコン膜をマスクに、ＲＩＥ法を用いて、ポリシリコン膜をエッチングする。これにより、第２絶縁膜３２に交差して延伸し、幅が１１０ｎｍ、間隔が７０ｎｍ程度である、ポリシリコン膜からなるワードライン２０が形成される。
【００２４】
図６（ａ）から図６（ｄ）を参照に、フッ酸によるウエットエッチング法を用いて、ワードライン２０中央部下に第１絶縁膜３０が残存するよう、ワードライン２０間から第１絶縁膜３０及び第２絶縁膜３２をエッチングする。これにより、ワードライン２０両端部下の第１絶縁膜３０が除去された領域は、ワードライン２０側面から３０ｎｍ程度の奥行きを有するアンダーカット部４２ａが形成され、第２絶縁膜３２が除去された領域は、ワードライン２０側面から４０ｎｍ程度の奥行きを有するアンダーカット部４２ｂが形成される。
【００２５】
ここで、第２絶縁膜３２が除去された領域であるアンダーカット部４２ｂが、第１絶縁膜３０が除去された領域であるアンダーカット部４２ａより大きくなる理由を説明する。図３（ａ）から図４（ｂ）に示すように、第１絶縁膜３０は熱酸化法で形成され、第２絶縁膜３２は高密度プラズマＣＶＤ法で形成されている。高密度プラズマＣＶＤ法で形成された酸化シリコン膜は熱酸化法で形成された酸化シリコン膜に比べ膜質が粗くなる。このため、フッ酸によるウエットエッチングでのエッチングレートが、第２絶縁膜３２は第１絶縁膜３０より速くなる。よって、フッ酸によるウエットエッチングを同時間行うと、第２絶縁膜３２は第１絶縁膜３０に比べより多くエッチングされ、アンダーカット部４２ｂがアンダーカット部４２ａより大きくなる。
【００２６】
図７（ａ）から図７（ｄ）を参照に、熱酸化法を用いてワードライン２０及び半導体基板１０を酸化させる。これにより、アンダーカット部４２ａ内に酸化シリコン膜からなる厚さが１０ｎｍ程度のトンネル酸化膜１２とトップ酸化膜１６とが形成される。また、ワードライン２０周囲やワードライン２０間の半導体基板１０表面には酸化シリコン膜３４が形成される。
【００２７】
図８（ａ）から図８（ｄ）を参照に、ＬＰ−ＣＶＤ（減圧化学気相成長）法を用いて、ワードライン２０を覆うように窒化シリコン膜４４を形成する。ＬＰ−ＣＶＤ法は回り込み特性に優れているため、トンネル酸化膜１２とトップ酸化膜１６との間のアンダーカット部４２ａ内やアンダーカット部４２ｂ内にも窒化シリコン膜４４は形成される。ここで、アンダーカット部４２ｂはアンダーカット部４２ａに比べて大きいため、アンダーカット部４２ａが窒化シリコン膜４４で完全に埋まるように形成した場合でも、アンダーカット部４２ｂは完全に埋まらずに空洞部３６が形成される。
【００２８】
図９（ａ）から図９（ｄ）を参照に、ラジカル酸化法またはプラズマ酸化法を用いて、窒化シリコン膜４４を酸化させて酸化シリコン膜３４とする。アンダーカット部４２ａは窒化シリコン膜４４で完全に埋まっているため、アンダーカット部４２ａの奥まった領域に形成された窒化シリコン膜４４は酸化が進み難く、窒化シリコン膜４４のまま残存し、厚さが７ｎｍ程度の電荷蓄積層１４となる。アンダーカット部４２ｂは窒化シリコン膜４４で完全に埋まっておらず、空洞部３６が形成されているため、窒化シリコン膜４４は完全に酸化されて酸化シリコン膜３４となる。また、ワードライン２０の上側面等に形成された窒化シリコン膜４４も酸化されて、酸化シリコン膜３４となる。その後、ワードライン２０をマスクとして、半導体基板１０内に砒素をイオン注入する。これにより、ワードライン２０及び第２絶縁膜３２で画定される、ｎ型拡散領域であるソース・ドレイン領域２２が半導体基板１０内に形成される。
【００２９】
実施例１の製造方法によれば、図４（ａ）及び図４（ｂ）に示すように、半導体基板１０に形成した溝部４０間の半導体基板１０上に第１絶縁膜３０を形成し、溝部４０に埋め込まれるように第２絶縁膜３２を形成する。そして、図６（ａ）から図６（ｄ）に示すように、ワードライン２０中央部下に第１絶縁膜３０が残存するように、第１絶縁膜３０及び第２絶縁膜３２上に形成したワードライン２０間から、第１絶縁膜３０及び第２絶縁膜３２を除去する。その後、図９（ａ）から図９（ｄ）に示すように、第１絶縁膜３０を除去した領域であるアンダーカット部４２ａに電荷蓄積層１４を形成する。
【００３０】
前述したように、第２絶縁膜３２を除去した領域（アンダーカット部４２ｂ）は、第１絶縁膜３０を除去した領域（アンダーカット部４２ａ）より大きくなる。このため、図８（ａ）から図８（ｄ）に示すように、ワードライン２０を覆うように窒化シリコン膜４４を形成して、アンダーカット部４２ａを窒化シリコン膜４４で完全に埋めた場合でも、アンダーカット部４２ｂは完全に埋まらず空洞部３６が形成される。この状態で窒化シリコン膜４４を酸化させると、図９（ａ）から図９（ｄ）に示すように、アンダーカット部４２ａに形成された窒化シリコン膜４４はそのまま残存するが、アンダーカット部４２ｂに形成された窒化シリコン膜４４は完全に酸化される。
【００３１】
これにより、電荷蓄積層１４（窒化シリコン膜４４）を、第１絶縁膜３０が除去された領域（アンダーカット部４２ａ）に、第２絶縁膜３２とワードライン２０とに自己整合的に形成することができる。つまり、第１絶縁膜３０が除去された領域に、チャネル方向及びワードライン２０延伸方向で分離した電荷蓄積層１４を形成することができる。これにより、ＣＢＤの影響を抑制することができ、且つ、ワードライン２０延伸方向で隣接するメモリセルが互いの閾値電圧に与える影響を抑制することができる。このため、メモリセルの微細化を図ることが可能となる。
【００３２】
また、図４（ａ）及び図４（ｂ）に示すように、第２絶縁膜３２の上面が、第１絶縁膜３０の上面より突出するように形成する場合が好ましい。これにより、図６（ａ）から図６（ｄ）で示す、第１絶縁膜３０及び第２絶縁膜３２を除去する工程において、溝部４０内に形成された第２絶縁膜３２が除去されることを抑制できる。つまり、溝部４０内に空洞部が形成されることを抑制できる。溝部４０内に空洞部が形成されると、デバイス特性を劣化させる原因となる。よって、第２絶縁膜３２の上面が第１絶縁膜３０の上面より突出するように形成することで、デバイス特性の劣化を抑制することができる。特に、第２絶縁膜３２の上面の突出量は、第１絶縁膜３０及び第２絶縁膜３２を除去する工程において、第２絶縁膜３２が除去される量より大きい場合が好ましい。
【００３３】
さらに、図６（ａ）から図６（ｄ）に示す、ワードライン２０間から第１絶縁膜３０及び第２絶縁膜３２を除去する工程は、フッ酸によるウエットエッチング等の等方性エッチングを用いる場合が好ましい。等方性エッチングを用いると、第１絶縁膜３０及び第２絶縁膜３２はワードライン２０両端部から同様に除去されていく。このため、ワードライン２０中央部下に第１絶縁膜３０を容易に残存させることができる。
【００３４】
さらに、実施例１において、第１絶縁膜３０は熱酸化法により形成された酸化シリコン膜であり、第２絶縁膜３２は高密度プラズマＣＶＤ法により形成された酸化シリコン膜である場合を示したが、これに限られない。第１絶縁膜３０及び第２絶縁膜３２を除去する工程において、第２絶縁膜３２のエッチングレートが第１絶縁膜３０のエッチングレートより速ければ、その他の製造方法で形成されている場合でもよく、また、その他の材料からなる場合でもよい。
【００３５】
さらに、電荷蓄積層１４は窒化シリコン膜からなる場合を示したが、これに限られず、ポリシリコン膜等、電荷を蓄積することができる材料であれば、その他の材料からなる場合でもよい。特に、電荷蓄積層１４がポリシリコン膜からなる場合は、ワードライン２０を覆うようにポリシリコン膜を形成した後、ワードライン２０の上側面やアンダーカット部４２ｂに形成されたポリシリコン膜を、熱酸化法で酸化させることで、アンダーカット部４２ａにポリシリコン膜からなる電荷蓄積層１４を形成することができる。
【実施例２】
【００３６】
実施例２に係るＮＡＮＤ型フラッシュメモリの製造方法は、溝部に埋め込まれるよう第２絶縁膜を形成する前に、マスク層の幅を細める工程を有する場合の例である。図１０（ａ）から図１０（ｃ）を用いて、実施例２に係るＮＡＮＤ型フラッシュメモリの製造方法を説明する。
【００３７】
図１０（ａ）を参照に、半導体基板１０上に、熱酸化法を用いて、第１絶縁膜３０を形成する。第１絶縁膜３０上にマスク層３８を延伸するように形成する。マスク層３８をマスクに、第１絶縁膜３０及び半導体基板１０をエッチングする。これにより、半導体基板１０に延伸する溝部４０が形成される。
【００３８】
図１０（ｂ）を参照に、マスク層３８及び第１絶縁膜３０の幅を細める。マスク層３８は、例えばリン酸によるウエットエッチングを用いることで幅を細めることができ、第１絶縁膜３０は、例えばＲＩＥ法によるエッチングで幅を細めることができる。
【００３９】
図１０（ｃ）を参照に、マスク層３８をマスクとして、高密度プラズマＣＶＤ法を用いて、溝部４０に埋め込まれるように第２絶縁膜３２を形成する。これにより、半導体基板１０内を延伸する第２絶縁膜３２が形成される。この時、第２絶縁膜３２の上面が第１絶縁膜３０の上面より突出するように第２絶縁膜３２を形成する。その後、マスク層３８をリン酸によるウエットエッチングで完全に除去する。以後の工程は、実施例１と同じであり、図５（ａ）から図９（ｅ）に示しているので説明を省略する。
【００４０】
実施例２の製造方法によれば、図１０（ａ）から図１０（ｃ）に示すように、マスク層３８をマスクに、半導体基板１０に溝部４０を形成した後、マスク層３８等の幅を細める。その後、マスク層３８をマスクに、溝部４０に埋め込まれるように、第２絶縁膜３２を形成する。これにより、第２絶縁膜３２はマスク層３８で画定され、第２絶縁膜３２が溝部４０間の半導体基板１０上にはみ出すように形成される。つまり、第２絶縁膜３２上面の幅Ｔ１は、溝部４０の幅Ｔ２より広くなる。
【００４１】
図１１（ａ）及び図１１（ｂ）を用いて、第２絶縁膜３２の上面の幅Ｔ１が溝部４０の幅Ｔ２より広い場合の効果を説明する。図１１（ａ）はフッ酸によるウエットエッチングで第１絶縁膜３０及び第２絶縁膜３２を除去する前の斜視図である。図１１（ｂ）は第１絶縁膜３０及び第２絶縁膜３２を除去した後の斜視図である。
【００４２】
図１１（ａ）及び図１１（ｂ）を参照に、フッ酸によるウエットエッチングで第１絶縁膜３０及び第２絶縁膜３２を除去する際、第２絶縁膜３２の上面の幅Ｔ１が溝部４０の幅Ｔ２より広いと、第２絶縁膜３２のエッチングが進んでも、溝部４０内に形成された第２絶縁膜３２までエッチングされることをより抑制することができる。つまり、溝部４０内に空洞部が形成されることをより抑制することができる。よって、第２絶縁膜３２の上面の幅Ｔ１を溝部４０の幅Ｔ２より広くすることで、デバイス特性の劣化をより抑制することができる。
【００４３】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４４】
【図１】図１はチャネル方向で分離した電荷蓄積層を有するＮＡＮＤ型フラッシュメモリの上面図である。
【図２】図２（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの上面図であり、図２（ｂ）から図２（ｄ）は図２（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図３】図３（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その１）であり、図３（ｂ）は図３（ａ）のＤ−Ｄ間の断面図である。
【図４】図４（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その２）であり、図４（ｂ）は図４（ａ）のＤ−Ｄ間の断面図である。
【図５】図５（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その３）であり、図５（ｂ）から図５（ｄ）は図５（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図６】図６（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その４）であり、図６（ｂ）から図６（ｄ）は図６（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図７】図７（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その５）であり、図７（ｂ）から図７（ｄ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図８】図８（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その６）であり、図８（ｂ）から図８（ｄ）は図８（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図９】図９（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その７）であり、図９（ｂ）から図９（ｄ）は図９（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。
【図１０】図１０（ａ）から図１０（ｃ）は実施例２に係るＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は実施例２に係るＮＡＮＤ型フラッシュメモリの効果を説明するための斜視図である。
【符号の説明】
【００４５】
１０  半導体基板
１２  トンネル酸化膜
１４  電荷蓄積層
１６  トップ酸化膜
１８  ＯＮＯ膜
２０  ワードライン
２２  ソース・ドレイン領域
２４  素子分離絶縁膜
３０  第１絶縁膜
３２  第２絶縁膜
３４  酸化シリコン膜
３６  空洞部
３８  マスク層
４０  溝部
４２ａ  アンダーカット部
４２ｂ  アンダーカット部
４４  窒化シリコン膜
【図１】
0005313486.tif 000002
【図２】
0005313486.tif 000003
【図３】
0005313486.tif 000004
【図４】
0005313486.tif 000005
【図５】
0005313486.tif 000006
【図６】
0005313486.tif 000007
【図７】
0005313486.tif 000008
【図８】
0005313486.tif 000009
【図９】
0005313486.tif 000010
【図１０】
0005313486.tif 000011
【図１１】
0005313486.tif 000012