(57)【特許請求の範囲】
【請求項１】
１フレームを複数のサブフィールドに分割し、マトリクス状に設けられた複数の画素を前記サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動回路であって、
前記各画素の階調データを記憶するメモリと、
前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定するデータ線駆動回路と、
前記各サブフィールドのうち最後のサブフィールド内で前記各画素のオンまたはオフ状態が設定された後、前記最後のサブフィールドが終了するまでの期間内に前記メモリの内容の書き換えを許容するとともに、他のサブフィールドの少なくとも一部の期間において前記メモリの内容の書き換えを禁止する書込みイネーブル信号を生成するタイミング信号生成回路と、
を具備することを特徴とする電気光学装置の駆動回路。
【請求項２】
前記最後のサブフィールドは、前記１フレーム内のサブフィールドのうち最も長い期間を有するサブフィールドであることを特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項３】
１フレームを複数のサブフィールドに分割し、マトリクス状に設けられた複数の画素を前記サブフィールド毎にオンまたはオフ状態に設定することによって
階調表示を行う電気光学装置の駆動回路であって、
前記各画素の階調データを記憶するメモリと、
前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定するデータ線駆動回路と、
第１フレームの最後に設けられ前記第１フレームの前記各サブフィールドのうち最も長い第１サブフィールド内で前記各画素のオンまたはオフ状態を設定し、前記第１フレームに続く第２フレームの最初に設けた第２サブフィールド内で前記階調データに拘らずオンまたはオフ状態を設定し、前記第１サブフィールド内で前記各画素のオンまたはオフ状態が設定された後と前記第２サブフィールドの期間中とにおいて前記メモリの内容の書き換えを許容し、前記第１および第２フレームの前記第１および第２のサブフィールド以外のサブフィールドの少なくとも一部の期間において前記メモリの内容の書き換えを禁止する書込みイネーブル信号を生成するタイミング信号生成回路と、
を有することを特徴とする電気光学装置の駆動回路。
【請求項４】
１フレームを複数のサブフィールドに分割し、マトリクス状に設けられた複数の画素を前記サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動回路であって、
前記各画素の階調データを記憶するメモリと、
前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定するデータ線駆動回路と、
前記各サブフィールドのうち、第１フレームの最後に設けられる第１サブフィールドと前記第１フレームに続く第２フレームの最も短い期間を有する第２サブフィールドとを含む連続するサブフィールドで構成する第１グループのサブフィールドにおいて、前記第１のサブフィールド内で前記各画素のオンまたはオフ状態が設定される期間を除いて、前記メモリの内容の書き換えを許容するとともに、前記第１および第２フレームにおける前記第１グループのサブフィールド以外の第２グループのサブフィールドの少なくとも一部の期間において前記メモリの内容の書き換えを禁止する書込みイネーブル信号を生成するタイミング信号生成回路と、
を有することを特徴とする電気光学装置の駆動回路。
【請求項５】
前記第１グループのサブフィールドは、階調データに拘らずオンまたはオフ状態が決定する第３のサブフィールドを含むことを特徴とする請求項４記載の電気光学装置の駆動回路。
【請求項６】
１フレームを複数のサブフィールドに分割し、マトリクス状に設けられた複数の画素を前記サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動回路であって、
フレームの最後に設けられる第１サブフィールドに前記各画素に書込まれる階調データを記憶し、１フレーム毎に交互に書込みが行われる２ブロックで構成される第１メモリと、
前記フレームにおける前記第１サブフィールド以外のサブフィールドに前記各画素に書込まれる階調データを記憶する第２メモリと、
前記第１サブフィールドの直前の第２サブフィールドにおいて前記第２メモリから読み出した前記第２サブフィールドの階調データに基いて前記各画素をオンまたはオフ状態に設定し、前記第１サブフィールドにおいて前記第１メモリの２ブロックのうち書込みが行われない側のブロックから読み出した前記第１サブフィールドの階調データに基いて前記各画素をオンまたはオフ状態に設定するデータ線駆動回路と、
前記第２サブフィールド内で前記各画素のオンまたはオフ状態が設定される期間を除く期間において、前記第２メモリの内容の書き換えを許容するとともに、前記フレームの前記第１及び第２サブフィールド以外のサブフィールドのうち少なくとも一部の期間において前記第２メモリの内容の書き換えを禁止する書込みイネーブル信号を生成するタイミング信号生成回路と、
を有することを特徴とする電気光学装置の駆動回路。
【請求項７】
請求項１乃至６のいずれかに記載の電気光学装置の駆動回路を有することを特徴とする電気光学装置。
【請求項８】
請求項７記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種情報の表示に用いて好適な電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置および電子機器に関する。
【０００２】
【背景技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。ここで、従来の電気光学装置は、例えば、次のように構成されている。すなわち、従来の電気光学装置は、マトリクス状に配列した画素電極と、この画素電極に接続されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）のようなスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板との問に充填された電気光学材料たる液晶とから構成される。
【０００３】
そして、このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に、階調に応じた電圧の画像信号を印加すると、当該画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、当該液晶層における電荷の蓄積は、画素電極および対向電極の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に光が変調され表示される濃度が変化することになる。このため、階調を表示することが可能となるのである。
【０００４】
この際、各画素の電極に電荷を蓄積させるのは１画面を表示するための期間に対して、その一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、その走査線の選択期間において、第２に、データ線駆動回路によってデータ線を順次選択し、第３に、選択されたデータ線に、階調に応じた電圧の画像信号をサンプリングする構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００５】
しかしながら、データ線に印加される画像信号は、階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなどが必要となるので、装置全体のコスト高を招致してしまう。くわえて、これらのＤ／Ａ変換回路、オペアンプなどの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難である、という問題があり、特に、高精細な表示を行う場合に顕著となる。さらに、液晶等の電気光学物質において、印加電圧と透過率との関係は、電気光学物質の種類に応じて相違する。このため、電気光学装置を駆動する駆動回路としては、各種の電気光学装置に対応できる汎用のものが望まれる。
【０００６】
上述した事情により、本出願人は、１フレームを複数のサブフィールドに分割し、サブフィールド毎に各画素をオン／オフする技術を開発している。この技術によれば、各サブフィールド内で画素がオン／オフされる際の印加電圧は階調に拘らず一定であり、１フレーム内で画素がオン状態になるデューティ比（または電圧実効値）によって画素の階調が決定される。
【０００７】
ここで、デューティ比を０〜１００％の間で変化させながら電気光学装置の階調特性を観察すると、デューティ比０％付近において、デューティ比が変化しているにもかかわらず階調が変化しない領域が存在する。ここで、階調特性が立ち上がるポイントにおける電圧実効値を閾値電圧Ｖthと呼ぶ。閾値電圧Ｖthの値は液晶の組成に応じて異なるが、階調データの値に拘らずこの閾値電圧Ｖthを与えるために、常にオン状態に設定されるサブフィールドを設ける必要がある。
【０００８】
ここで、必要とされる画像の階調数を２Nとした時、１フレーム内に２N＋１個のサブフィールドを設ける方式と、Ｎ＋１個のサブフィールドを設ける方式とが考えられる。前者の方式においては、各サブフィールド期間はほぼ等しい長さを有するが、電気光学装置の非線形特性を補償するために、必要に応じてサブフィールド期間は若干づつ増減される。これにより、前者の方式は電気光学装置の非線形特性を精密に補償できる点で有利である。
【０００９】
一方、後者の方式においては、Ｎ＋１個のサブフィールド期間のうちＮ個は、階調データの各ビットに対応付けられる。ここで２0桁に対応付けられるサブフィールド期間は最短になり、他のサブフィールドは、対応するビットの桁数Ｍに応じて、最短サブフィールド長のほぼ２M倍の長さを有する。後者の方式は前者の方式と比較して、１フレーム内における画素のオン／オフ回数を少なくすることができ、消費電力を低く抑えられる点で有利である。
【００１０】
【発明が解決しようとする課題】
ところで、後者の方式において階調データの１画素を構成するＮビットのデータは一旦メモリに書き込まれ、対応するサブフィールドのオン／オフ制御に用いられる。このメモリは、上位装置による書込みと、電気光学装置の駆動回路による読出しとが非同期に、かつ独立して実行可能になっている。このため、動画像において、本来存在しない筈の疑似輪郭線が表示されてしまう問題が生じた。
【００１１】
その一例を図１１(a)〜(c)を参照し説明する。これらの図は、電気光学装置に表示される画像の例であり、階調データは「０」〜「１５」の１６階調であり、階調値「０」で最も暗くなるノーマリーブラックモードの電気光学装置を用いた例を想定している。まず、同図(a)は、あるフレーム（第ｎフレーム）において階調値「８」（２進数表記で“１０００”）の背景画像５０１の内側に、階調値「７」（２進数表記で“０１１１”）の長方形画像５０２が表示されている状態を示している。
【００１２】
この長方形画像５０２が徐々に下方向に向かって移動する画像であるとすると、次のフレーム（第ｎ＋１フレーム）では、同図(c)に示すように、単に長方形画像５０２が数ラインだけ下方向に移動した画像になる筈である。しかし、この第ｎ＋１フレームの途中でメモリ内の階調データが書き換えられると、例えば同図(b)に示すように、長方形画像５０２の下側には黒色輪郭部５０３が、長方形画像５０２の上側には白色輪郭部５０４が、各々表示される場合が生ずるのである。
【００１３】
この理由を以下説明する。まず、白色輪郭部５０４に対応する領域は、第ｎフレームでは長方形画像５０２の一部であるから、階調データ「７」（“０１１１”）を実現するために、下位３ビットの“１１１”に基づいて、対応するサブフィールドがオン状態に設定される。この下位３ビットによる制御が完了した時点で次の第ｎ＋１フレームの階調データがメモリに書込まれたとする。第ｎ＋１フレームでは、白色輪郭部５０４に対応する領域は背景画像５０１の一部であるから、階調データ「８」（“１０００”）を実現するために、最上位ビットの“１”に基づいて、対応するサブフィールドがオン状態に設定される。
【００１４】
結局、この領域については、最も高い階調データ「１５」（“１１１１”）に基づいて全サブフィールドがオン状態に設定された場合と等価な表示が行われ、図示のように白色になるのである。逆に、黒色輪郭部５０３においては、第ｎフレームにおいては背景画像５０１の一部であり、第ｎ＋１フレームでは長方形画像５０２の一部であるから、階調データ「８」の下位３ビット“０００”と、階調データ「７」の最上位ビット“０”とに基づいて、全サブフィールドがオフ状態になるのである。
【００１５】
輪郭部５０３，５０４の階調値は、実際には背景画像５０１および長方形画像５０２の階調値と、メモリが書き換えられるタイミングとによってその時々に応じて異なるため、実際の動画像では長方形画像５０２の上下部分にチカチカ点滅する疑似輪郭線が生じることになる。
この発明は上述した事情に鑑みてなされたものであり、疑似輪郭線による画像劣化を排除し、または軽減することができる電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置および電子機器を提供することを目的としている。
【００１６】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
本発明の一の見地における電気光学装置の駆動方法は、１フレームを複数のサブフィールドに分割し、マトリクス状に配設された複数の画素を該サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動方法であって、前記各画素の階調データをメモリ（３２０〜３２３）に記憶する過程と、前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定する過程と、前記各サブフィールドのうち最後のサブフィールド（ＳＦ４）内で前記各画素のオンまたはオフ状態が設定された後（書込み期間Ｔｒの後）、該最後のサブフィールド（ＳＦ４）が終了するまでの期間内に前記メモリ（３２０〜３２３）の内容の書き換えを許容するように、書込みイネーブル信号（ＤＷ）を設定する（Ｈレベルにする）過程と、他のサブフィールドの少なくとも一部の期間において前記メモリ（３２０〜３２３）の内容の書き換えを禁止するように、前記書込みイネーブル信号（ＤＷ）を設定する（Ｌレベルにする）過程とを有することを特徴とする。
また、上記電気光学装置の駆動方法においては、前記最後のサブフィールドは、前記１フレーム内のサブフィールドのうち最も長いサブフィールドにしてもよい。
【００１７】
また、本発明の他の見地における電気光学装置の駆動方法（図８(b)の変形例）は、１フレームを複数のサブフィールドに分割し、マトリクス状に配設された複数の画素を該サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動方法であって、前記各画素の階調データをメモリ（３２０〜３２３）に記憶する過程と、前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定する過程と、第１のフレーム（第ｎフレーム）の最後に最も長い第１のサブフィールド（ＳＦ４）を開始し、前記各画素のオンまたはオフ状態を設定する過程（書込み期間Ｔｒ）と、前記各画素のオンまたはオフ状態が設定された後、前記メモリ（３２０〜３２３）の内容の書き換えを許容するように、書込みイネーブル信号（ＤＷ）を設定する（Ｈレベルにする）過程と、前記第１のフレーム（第ｎフレーム）が終了した後、引き続いて生ずる第２のフレーム（第ｎ＋１フレーム）の最初に、前記階調データに拘らずオンまたはオフ状態が決定する第２のサブフィールド（ＳＦ０，または変形例にある常時オフサブフィールド）を開始する過程と、該第２のサブフィールドの期間中に前記メモリ（３２０〜３２３）の内容の書き換えを許容するように、前記書込みイネーブル信号（ＤＷ）を設定する（Ｈレベルにする）過程と、前記第１および第２のサブフィールド以外のサブフィールドの少なくとも一部の期間において前記メモリ（３２０〜３２３）の内容の書き換えを禁止するように、前記書込みイネーブル信号（ＤＷ）を設定する（Ｌレベルにする）過程とを有することを特徴とする。
【００１８】
また、本発明の他の見地における電気光学装置の駆動方法（図９(a)の変形例）は、１フレームを複数のサブフィールドに分割し、マトリクス状に配設された複数の画素を該サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動方法であって、前記各画素の階調データをメモリ（３２０〜３２３）に記憶する過程と、前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定する画素状態設定過程と、前記各サブフィールドのうち、フレームの最後に設けられる第１のサブフィールド（ＳＦ４）とこれ以外の第２のサブフィールド（ＳＦ１）とを含む第１グループのサブフィールド（ＳＦ４，ＳＦ０，ＳＦ１）において、前記第１のサブフィールド内で前記各画素のオンまたはオフ状態が設定される期間（書込み期間Ｔｒ）を除いて、前記メモリ（３２０〜３２３）の内容の書き換えを許容する（書込みイネーブル信号ＤＷをＨレベルにする）過程と、前記第１グループのサブフィールド以外の第２グループのサブフィールド（ＳＦ２，ＳＦ３）の少なくとも一部の期間において前記メモリ（３２０〜３２３）の内容の書き換えを禁止する（書込みイネーブル信号ＤＷをＬレベルにする）過程とを有し、前記第２グループのサブフィールド（ＳＦ２，ＳＦ３）のうち少なくとも一つのサブフィールドは、前記第２のサブフィールド（ＳＦ１）よりも長いことを特徴とする。
また、上記電気光学装置の駆動方法においては、前記第１グループのサブフィールドは、階調データに拘らずオンまたはオフ状態が決定する第３のサブフィールド（ＳＦ０）を含むようにしてもよい。
【００１９】
また、本発明の他の見地における電気光学装置の駆動方法（図９(b)の変形例）は、１フレームを複数のサブフィールドに分割し、マトリクス状に配設された複数の画素を該サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動方法であって、前記各画素の階調データ記憶するメモリ（３２０〜３２２，４０２，４０４）に、前記各画素の階調データを記憶する過程であって、フレームの最後に設けられる第１のサブフィールド（ＳＦ４）を少なくとも含む第１グループのサブフィールド（ＳＦ４）のデータに対しては１フレーム毎に交互に書込みが行われる２ブロック（メモリブロック４０２，４０４）から構成されているメモリに、前記各画素の階調データを記憶する過程と、前記第１グループのサブフィールド（ＳＦ４）において、書込みが行われない側のブロックから対応するデータを読み出す過程と、前記第１グループのサブフィールド以外の第２グループのサブフィールド（サブフィールドＳＦ１〜ＳＦ３）において、前記メモリから対応するデータを読み出す過程と、前記第１および第２グループの各サブフィールドにおいて、読み出されたデータに基づいて前記各画素をオンまたはオフ状態に設定する画素状態設定過程と、前記第２グループに属するサブフィールドであって前記第１グループのサブフィールドが開始される直前に設けられる第１のサブフィールド（ＳＦ３）内で前記各画素のオンまたはオフ状態が設定される期間（書込み期間Ｔｒ）を除く期間と、前記第１グループに属するサブフィールド（ＳＦ４）とにおいて、前記メモリ（３２０〜３２２，４０２，４０４）の内容の書き換えを許容する（書込みイネーブル信号ＤＷをＨレベルにする）過程と、前記第２グループに属する他のサブフィールドのうち少なくとも一部の期間（ＳＦ２，ＳＦ３）において前記メモリ（３２０〜３２２，４０２，４０４）の内容の書き換えを禁止する（書込みイネーブル信号ＤＷをＬレベルにする）過程とを有することを特徴とする。
【００２０】
また、本発明の電気光学装置の駆動回路は、１フレームを複数のサブフィールドに分割し、マトリクス状に配設された複数の画素を該サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動回路であって、前記各画素の階調データを記憶するとともに、少なくとも一部のサブフィールドに対しては２ブロックから構成されているメモリ（３２０〜３２３）と、前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定するデータ設定回路（データ線駆動回路１４０）と、前記２ブロックから構成されているメモリに対して、前記階調データが書込まれる側のブロックと、書込まれた階調データが読み出される側のブロックとを相補的に切り換える切換回路（４０６〜４１６）とを具備することを特徴とする。
また、本発明の他の電気光学装置の駆動回路は、１フレームを複数のサブフィールドに分割し、マトリクス状に設けられた複数の画素を前記サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動回路であって、前記各画素の階調データを記憶するメモリと、前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定するデータ線駆動回路と、前記各サブフィールドのうち最後のサブフィールド内で前記各画素のオンまたはオフ状態が設定された後、前記最後のサブフィールドが終了するまでの期間内に前記メモリの内容の書き換えを許容するとともに、他のサブフィールドの少なくとも一部の期間において前記メモリの内容の書き換えを禁止する書込みイネーブル信号を生成するタイミング信号生成回路と、を具備することを特徴とする。
また、本発明の他の電気光学装置の駆動回路は、１フレームを複数のサブフィールドに分割し、マトリクス状に設けられた複数の画素を前記サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動回路であって、前記各画素の階調データを記憶するメモリと、前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定するデータ線駆動回路と、第１フレームの最後に設けられ前記第１フレームの前記各サブフィールドのうち最も長い第１サブフィールド内で前記各画素のオンまたはオフ状態を設定し、前記第１フレームに続く第２フレームの最初に設けた第２サブフィールド内で前記階調データに拘らずオンまたはオフ状態を設定するデータ線駆動回路と、前記第１サブフィールド内で前記各画素のオンまたはオフ状態が設定された後と、前記第２サブフィールドの期間中に前記メモリの内容の書き換えを許容するとともに、前記第１および第２フレームの前記第１および第２のサブフィールド以外のサブフィールドの少なくとも一部の期間において前記メモリの内容の書き換えを禁止する書込みイネーブル信号を生成するタイミング信号生成回路と、を有することを特徴とする。
また、本発明の他の電気光学装置の駆動回路は、１フレームを複数のサブフィールドに分割し、マトリクス状に設けられた複数の画素を前記サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動回路であって、前記各画素の階調データを記憶するメモリと、前記メモリに記憶された階調データに基づいて前記各サブフィールド毎に前記各画素をオンまたはオフ状態に設定するデータ線駆動回路と、前記各サブフィールドのうち、第１フレームの最後に設けられる第１サブフィールドと前記第１フレームに続く第２フレームの最も短い期間を有する第２サブフィールドとを含む連続するサブフィールドで構成する第１グループのサブフィールドにおいて、前記第１のサブフィールド内で前記各画素のオンまたはオフ状態が設定される期間を除いて、前記メモリの内容の書き換えを許容するとともに、前記第１および第２フレームにおける前記第１グループのサブフィールド以外の第２グループのサブフィールドの少なくとも一部の期間において前記メモリの内容の書き換えを禁止する書込みイネーブル信号を生成するタイミング信号生成回路と、を有することを特徴とする。
また、本発明の他の電気光学装置の駆動回路は、１フレームを複数のサブフィールドに分割し、マトリクス状に設けられた複数の画素を前記サブフィールド毎にオンまたはオフ状態に設定することによって階調表示を行う電気光学装置の駆動回路であって、フレームの最後に設けられる第１サブフィールドに前記各画素に書込まれる階調データを記憶し、１フレーム毎に交互に書込みが行われる２ブロックで構成される第１メモリと、前記フレームにおける前記第１サブフィールド以外のサブフィールドに前記各画素に書込まれる階調データを記憶する第２メモリと、前記第１サブフィールドの直前の第２サブフィールドにおいて前記第２メモリから読み出した前記第２サブフィールドの階調データに基いて前記各画素をオンまたはオフ状態に設定し、前記第１サブフィールドにおいて前記第１メモリの２ブロックのうち書込みが行われない側のブロックから読み出した前記第１サブフィールドの階調データに基いて前記各画素をオンまたはオフ状態に設定するデータ線駆動回路と、前記第２サブフィールド内で前記各画素のオンまたはオフ状態が設定される期間を除く期間において、前記第２メモリの内容の書き換えを許容するとともに、前記フレームの前記第１及び第２サブフィールド以外のサブフィールドのうち少なくとも一部の期間において前記第２メモリの内容の書き換えを禁止する書込みイネーブル信号を生成するタイミング信号生成回路と、を有することを特徴とする。
また、本発明の他の見地における電気光学装置は、上記何れかの電気光学装置の駆動回路を有することを特徴とする。
また、本発明の他の見地における電子機器は、該電気光学装置を備えることを特徴とする。
【００２１】
【発明の実施の形態】
1．実施形態の構成
1．1．全体構成
次に、本発明の一実施形態の電気光学装置の構成を図１を参照し説明する。
図において、タイミング信号生成回路２００には、図示せぬ上位装置から垂直同期信号Ｖｓ、水平同期信号Ｈｓおよび入力階調データＤ０〜Ｄ３のドットクロック信号ＤＣＬＫが供給される。また、発振回路１５０は、読み出しタイミングの基本クロックＲＣＬＫをタイミング信号生成回路２００に供給する。タイミング信号生成回路２００は、これらの信号にしたがって、次に説明する各種のタイミング信号やクロック信号などを生成するものである。まず、交流化信号ＦＲは、１フレーム毎に極性反転する信号である。
【００２２】
駆動信号ＬＣＯＭは、対向基板の対向電極に印加される信号であり、本実施形態においては一定電位（零電位）になる。また、本実施形態においては、１フレームが複数のサブフィールドＳＦ０〜ＳＦ４に分割され、画素がサブフィールド毎にオンオフされることによって階調表示が行われる。スタートパルスＤＹは、各サブフィールドにおいて最初に出力されるパルス信号である。クロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間を規定する信号である。ラッチパルスＬＰは、水平走査期間の最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移（すなわち、立ち上がりおよび立ち下がり）時に出力されるものである。クロック信号ＣＬＸは、表示用のドットクロック信号である。
【００２３】
ここで、サブフィールド駆動の概要を、図７のスタートパルスＤＹの波形を参照しつつ説明しておく。まず、フレームの最初にサブフィールドＳＦ０が設けられる。このサブフィールドの長さは、液晶の透過率が０％付近の最低値（ノーマリーブラックの場合）から立ち上がる境界となる長さ、すなわち閾値電圧Ｖthを与える長さに設定される。
【００２４】
また、サブフィールドＳＦ１〜ＳＦ４は、入力階調データＤ０〜Ｄ３の各ビットに対応した重み付けを有する長さに設定されている。すなわち、サブフィールドＳＦ１は、最下位ビットである階調データＤ０に対応し、そのオンオフによって、階調データＤ０のオンオフに対応する透過率の変化を起こす長さに設定されている。サブフィールドＳＦ２，ＳＦ３，ＳＦ４も、それぞれのオンオフによって階調データＤ１，Ｄ２，Ｄ３のオンオフに対応する透過率の変化を起こす長さに設定されている。すなわち、サブフィールドＳＦ２，ＳＦ３，ＳＦ４は、各々サブフィールドＳＦ１の２倍，４倍，８倍程度の長さを有している。
【００２５】
図１に戻り、タイミング信号生成回路２００は、図示せぬ上位装置に対して、書込みイネーブル信号ＤＷを出力する。この書込みイネーブル信号ＤＷは、上位装置に対して、入力階調データＤ０〜Ｄ３の供給、すなわちメモリブロック３２０〜３２３の更新を許可する信号である。そのタイミングチャートを図８(a)に示しておく。書込みイネーブル信号ＤＷは、各フレームのサブフィールドＳＦ４の後半にＨレベルに設定され、このＨレベルである期間内に限り、メモリブロック３２０〜３２３の更新を可能ならしめるものである。
【００２６】
再び図１に戻り、素子基板１０１上における表示領域１０１ａには、図においてＸ（行）方向に延在して複数本の走査線１１２が形成されている。また、複数本のデータ線１１４が、Ｙ（列）方向に沿って延在して形成されている。そして、画素１１０は、走査線１１２とデータ線１１４との各交差に対応して設けられて、マトリクス状に配列されている。ここで、走査線１１２の総本数をｍ本とし、データ線１１４の総本数をｎ本とする（ｍ、ｎはそれぞれ２以上の整数）。
【００２７】
1．2．画素の構成
画素１１０の具体的な構成としては、例えば、図２（ａ）に示されるものが挙げられる。この構成では、薄膜トランジスタ（ＴＦＴ）１１６のゲートが走査線１１２に、ソースがデータ線１１４に、ドレインが画素電極１１８に、それぞれ接続されるとともに、画素電極１１８と対向電極１０８との間に電気光学材料たる液晶１０５が挟持されて液晶層が形成されている。ここで、対向電極１０８は、画素電極１１８と対向するように対向基板に一面に形成される透明電極である。また、画素電極１１８と対向電極１０８とに並列して蓄積容量１１９が形成され、画素電極１１８から電荷がリークすることによる表示への影響を小さくしている。なお、この実施形態では、蓄積容量１１９の一方の電位を対向電極１０８と同電位としたが、接地電位ＧＮＤやゲート線の電位と同電位としても良い。
【００２８】
ここで、図２（ａ）に示される構成では、トランジスタ１１６として一方のチャネル型のみが用いられているために、オフセット電圧が必要となるが、図２（ｂ）に示されるように、Ｐチャネル型トランジスタとＮチャネル型トランジスタとを相補的に組み合わせた構成とすれば、オフセット電圧の影響をキャンセルすることができる。ただし、この相補型構成では、走査信号として互いに排他的レベルを供給する必要が生じるため、１行の画素１１０に対して走査線１１２ａ，１１２ｂの２本の走査線が必要となる。
【００２９】
1．3．走査線駆動回路１３０
説明を再び図１に戻す。走査線駆動回路１３０は、サブフィールドの最初に供給されるスタートパルスＤＹをクロック信号ＣＬＹにしたがって転送し、走査線１１２の各々に走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmとして順次排他的に供給するものである。
【００３０】
1．4．データ変換回路３００
データ変換回路３００は、ドットクロック信号ＤＣＬＫに同期して入力される入力階調データＤ０〜Ｄ２を、クロック信号ＣＬＸに同期するデータ信号Ｄｓに変換し出力するものである。ここで、データ変換回路３００の詳細構成を図３を参照し説明する。図において３２０〜３２３はメモリブロックであり、各々階調データＤ０〜Ｄ３を記憶するために設けられ、素子基板１０１の表示領域（ｍ行×ｎ列）に対応して各々ｍ×ｎビットのメモリ空間を有する。
【００３１】
メモリブロック３２０〜３２３は、書込みおよび読出し動作を非同期に、かつ独立して実行できるように構成されている。３１０は書込みアドレス制御部であり、垂直同期信号Ｖｓ、水平同期信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期して、ライトイネーブル信号ＷＥおよび書込みアドレスＷＡＤをメモリブロック３２０〜３２３に供給する。
【００３２】
すなわち、書込みアドレス制御部３１０はドットクロック信号ＤＣＬＫをカウントアップし、このカウント結果を書込みアドレスＷＡＤとして出力するとともに、書込みアドレスＷＡＤの値が確定する毎にライトイネーブル信号ＷＥを出力する。また、書込みアドレス制御部３１０におけるカウント結果は、垂直同期信号Ｖｓが入力される毎にリセットされる。これにより、各メモリブロック３２０〜３２３には、そのｍ×ｎビットのメモリ空間を順次アクセスする書込みアドレスＷＡＤが供給され、階調データＤ０〜Ｄ３は対応するメモリブロックの表示位置に応じたアドレスに順次格納されてゆくことになる。
【００３３】
表示アドレス制御部３３０は、上記各サブフィールド期間が開始されると、対応する表示行のビットデータをアクセスするアドレス信号ＲＡＤを出力する。アドレス信号ＲＡＤは、クロック信号ＣＬＸに同期し表示列数に応じて「ｎ−１」回インクリメントされる。これにより、対応する表示行に対して第１列〜第ｎ列のビットを順次アクセスするようなアドレス信号ＲＡＤが出力される。また、読出し信号ＲＤ０は、サブフィールドＳＦ１の間、常にイネーブル状態になる。但し、読出し信号ＲＤ１，ＲＤ２，ＲＤ３はサブフィールドＳＦ１においては常にオフ状態にされる。これにより、メモリブロック３２０のみが読出し可能な状態になり、他のメモリブロックは読出し禁止状態になる。そして、メモリブロック３２０から、対応する表示行の第１列〜第ｎ列における階調データの最下位ビットの階調データＤ０が読み出される。
【００３４】
また、読出し信号ＲＤ１は、サブフィールドＳＦ２の間、常にイネーブル状態になる。但し、読出し信号ＲＤ０，ＲＤ２，ＲＤ３はサブフィールドＳＦ２においては常にオフ状態にされる。これにより、メモリブロック３２１のみがアクセスされ、階調データの下位より第２ビットの階調データＤ１が読み出される。同様に、読出し信号ＲＤ２，ＲＤ３は、サブフィールドＳＦ３，ＳＦ４の間、各々イネーブル状態になり、他の読出し信号オフ状態にされる。これにより、メモリブロック３２２，３２３が順次アクセスされ、階調データＤ２，Ｄ３が順次読み出される。また、サブフィールドＳＦ０が開始されると、クロック信号ＣＬＸのｎ周期の期間、オン信号Ｓ_onがＨレベルに固定される。そして、オア回路３３２は、これら階調データＤ０〜Ｄ３およびオン信号Ｓ_onの論理和をデータ信号Ｄｓとして出力する。
【００３５】
1．5．データ線駆動回路１４０
次に、データ線駆動回路１４０は、ある水平走査期間においてデータ信号Ｄｓをデータ線１１４の本数に相当するｎ個順次ラッチした後、ラッチしたｎ個のデータ信号Ｄｓを、次の水平走査期間において、電位選択回路１４４０を介して、それぞれ対応するデータ線１１４にデータ信号ｄ1, ｄ2, ｄ3, …ｄnとして一斉に供給するものである。ここで、データ線駆動回路１４０の具体的な構成は、図４に示される通りである。すなわち、データ線駆動回路１４０は、Ｘシフトレジスタ１４１０と、第１のラッチ回路１４２０と、第２のラッチ回路１４３０と、電位選択回路１４４０とから構成されている。
【００３６】
このうちＸシフトレジスタ１４１０は、水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓ1, Ｓ2, Ｓ3, …, Ｓnとして順次排他的に供給するものである。次に、第１のラッチ回路１４２０は、データ信号Ｄｓをラッチ信号Ｓ1, Ｓ2, Ｓ3, …, Ｓnの立ち下がりにおいて順次ラッチするものである。そして、第２のラッチ回路１４３０は、第１のラッチ回路１４２０によりラッチされたデータ信号Ｄｓの各々をラッチパルスＬＰの立ち下がりにおいて一斉にラッチし、電位選択回路１４４０に転送する。
【００３７】
電位選択回路１４４０は、交流化信号ＦＲに基づいてこれらのラッチした二値信号を電位に変換し、データ信号ｄ1, ｄ2, ｄ3, …,ｄnとしてデータ線１１４に印加するものである。すなわち、交流化信号ＦＲがＬレベルであれば、データ信号ｄ1, ｄ2, ｄ3, …ｄnのＨレベルは電位Ｖ1に、Ｌレベルは零電位に変換される。一方、交流化信号ＦＲがＨレベルであれば、データ信号ｄ1, ｄ2, ｄ3, …ｄnのＨレベルは電位−Ｖ1に、Ｌレベルは零電位に変換される。
【００３８】
1．6．液晶装置の構成
上述した電気光学装置の構造について、図６(a)，(b)を参照して説明する。ここで、同図(a)は、電気光学装置１００の構成を示す平面図であり、同図(b)は、同図(a)におけるＡ−Ａ´線の断面図である。これらの図に示されるように、電気光学装置１００は、画素電極１１８などが形成された素子基板１０１と、対向電極１０８などが形成された対向基板１０２とが、互いにシール材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が挟持された構造となっている。なお、実際には、シール材１０４には切欠部分があって、ここを介して液晶１０５が封入された後、封止材により封止されるが、これらの図においては省略されている。ここで、素子基板１０１および対向基板１０２はガラスや石英などの非晶質基板である。そして、画素電極１１８等は、素子基板１０１に半導体簿膜を堆積して成るＴＦＴによって形成されている。すなわち、電気光学装置１００は、透過型として用いられることになる。
【００３９】
さて、素子基板１０１において、シール材１０４の内側かつ表示領域１０１ａの外側領域には、遮光膜１０６が設けられている。この遮光膜１０６が形成される領域内のうち、領域１３０ａには走査線駆動回路１３０が形成され、また領域１４０ａにはデータ線駆動回路１４０が形成されている。すなわち、遮光膜１０６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１０６には、対向電極１０８とともに、駆動信号ＬＣＯＭが印加される構成となっている。このため、遮光膜１０６が形成された領域では、液晶層への印加電圧がほほゼロとなるので、画素電極１１８の電圧無印加状態と同じ表示状態となる。
【００４０】
また、素子基板１０１において、データ線駆動回路１４０が形成される領域１４０ａ外側であって、シール材１０４を隔てた領域１０７には、複数の接続端子が形成されて、外側からの制御信号や電源などを入力する構成となっている。一方、対向基板１０２の対向電極１０８は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０１における遮光膜１０６および接続端子と電気的な導通が図られている。すなわち、駆動信号ＬＣＯＭは、素子基板１０１に設けられた接続端子を介して、遮光膜１０６に、さらに、導通材を介して対向電極１０８に、それぞれ印加される構成となっている。
【００４１】
ほかに、対向基板１０２には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１０２側から照射するフロントライト、もしくは素子基板１０１側から光を照射するバックライトが必要に応じて設けられる。くわえて、素子基板１０１および対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）など設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、素子基板１０１と対向基板１０２には、配向方向に応じた偏光板（図示省略）が設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有効である。
【００４２】
2．実施形態の動作
次に、上述した実施形態に係る電気光学装置の動作について説明する。図７は、この電気光学装置の動作を説明するためのタイミングチャートである。まず、交流化信号ＦＲは、１フレーム（１Ｆ）ごとに極性反転する信号である。一方、スタートパルスＤＹは、各サブフィールドの開始時に供給される。
【００４３】
ここで、交流化信号ＦＲがＬレベルとなる１フレーム（１Ｆ）において、スタートパルスＤＹが供給されると、走査線駆動回路１３０（図１参照）におけるクロック信号ＣＬＹにしたがった転送によって、走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmが書込み期間Ｔｒに順次排他的に出力される。なお、書込み期間Ｔｒは、最も短いサブフィールドＳＦ１と同等、もしくはさらに短い期間に設定されている。
【００４４】
さて走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有し、また、上から数えて１本目の走査線１１２に対応する走査信号Ｇ1は、スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、少なくともクロック信号ＣＬＹの半周期だけ遅延して出力される構成となっている。したがって、スタートパルスＤＹが供給されてから、走査信号Ｇ1が出力されるまでに、ラッチパルスＬＰの１ショット（Ｇ0）がデータ線駆動回路１４０に供給されることになる。
【００４５】
そこで、このラッチパルスＬＰの１ショット（Ｇ0）が供給された場合について検討してみる。まず、このラッチパルスＬＰの１ショット（Ｇ0）がデータ線駆動回路１４０に供給されると、データ線駆動回路１４０（図４参照）におけるクロック信号ＣＬＸにしたがった転送によって、ラッチ信号Ｓ1, Ｓ2, Ｓ3, …,Ｓnが水平走査期間（１Ｈ）に順次排他的に出力される。なお、ラッチ信号Ｓ1,Ｓ2, Ｓ3, …, Ｓnは、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有している。
【００４６】
この際、図４における第１のラッチ回路１４２０は、ラッチ信号Ｓ1の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて１本目のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて２本目のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓをラッチし、以下、同様に、上から数えて１本目の走査線１１２と、左から数えてｎ本目のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓをラッチする。
【００４７】
これにより、まず、図１において上から１本目の走査線１１２との交差に対応する画素１行分のデータ信号Ｄｓが、第１のラッチ回路１４２０により点順次的にラッチされることになる。なお、データ変換回路３００は、第１のラッチ回路１４２０によるラッチのタイミングに合わせて、各画素の階調データＤ０〜Ｄ３をデータ信号Ｄｓに変換して出力することはいうまでもない。
【００４８】
次に、クロック信号ＣＬＹが立ち下がって、走査信号Ｇ1が出力されると、図１において上から数えて１本目の走査線１１２が選択される結果、当該走査線１１２との交差に対応する画素１１０のトランジスタ１１６がすべてオンとなる。一方、当該クロック信号ＣＬＹの立ち下がりによってラッチパルスＬＰが出力される。そして、このラッチパルスＬＰの立ち下がりタイミングにおいて、第２のラッチ回路１４３０は、第１のラッチ回路１４２０によって点順次的にラッチされたデータ信号Ｄｓを、電位選択回路１４４０を介して、対応するデータ線１１４の各々にデータ信号ｄ1, ｄ2, ｄ3, …,ｄnとして一斉に供給する。このため、上から数えて１行目の画素１１０においては、データ信号ｄ1, ｄ2, ｄ3, …,ｄnの書込が同時に行われることとなる。
【００４９】
この書込と並行して、図１において上から２本目の走査線１１２との交差に対応する画素１行分のデータ信号Ｄｓが、第１のラッチ回路１４２０により点順次的にラッチされる。そして、以降同様な動作が、ｍ本目の走査線１１２に対応する走査信号Ｇｍが出力されるまで繰り返される。すなわち、ある走査信号Ｇｉ（ｉは、１≦ｉ≦ｍを満たす整数）が出力される１水平走査期間（１Ｈ）においては、ｉ本目の走査線１１２に対応する画素１１０の１行分に対するデータ信号ｄ1, ｄ2, ｄ3, …,ｄnの書込と、（ｉ＋１）本目の走査線１１２に対応する画素１１０の１行分に対するデータ信号Ｄｓの点順次的なラッチとが並行して行われることになる。なお、画素１１０に書き込まれたデータ信号は、次のサブフィールドにおける書込まで保持される。
【００５０】
以下同様な動作が、サブフィールドの開始を規定するスタートパルスＤＹが供給される毎に繰り返される。但し、サブフィールドＳＦ０においては、データ信号Ｄｓのレベルは常にＨレベルである。さらに、１フレーム経過後、交流化信号ＦＲがＨレベルに反転した場合においても、各サブフィールドにおいて同様な動作が繰り返される。
【００５１】
ここで、図８(a)に示すように、サブフィールドＳＦ４においては、書込み期間Ｔｒが終了した後、サブフィールドＳＦ４が終了するまでのメモリ更新期間Ｔdw1において、書込みイネーブル信号ＤＷがＨレベルに立ち上げられる。なお、それ以外の期間においては、書込みイネーブル信号ＤＷはＬレベルに設定される。従って、このメモリ更新期間Ｔdw1において、上位装置によって、メモリブロック３２０〜３２３内の階調データが適宜更新されることになる。
【００５２】
このメモリ更新期間Ｔdw1内にメモリブロック３２０〜３２３の内容が更新されたとしても、画素１１０に対する書込みは既に終了しているため、当該フレームにおける表示にはなんら影響は及ばない。そして、次のフレームより、更新された階調データに基づいて、正常な表示が行われる。この最も長いサブフィールドＳＦ４の書込み期間Ｔｒの終了後にメモリ更新期間Ｔdw1を設けたことが本実施形態の特徴の一つであり、各サブフィールドの書込み期間Ｔｒを避けながら、比較的長い連続した期間をメモリ更新期間Ｔdw1に割り当てることができる。
【００５３】
3．電子機器の具体例
3．1．プロジェクタ
次に、上述した電気光学装置を具体的な電子機器に用いた例のいくつかについて説明する。
まず、上記実施形態に係る電気光学装置をライトバルブとして用いた投射型表示装置であるプロジェクタ５４００について説明する。
図１０(a)は、投射型表示装置の要部を示す概略構成図である。図中、５４３１は光源、５４４２，５４４４はダイクロイックミラー、５４４３，５４４８，５４４９は反射ミラー、５４４５は入射レンズ、５４４６はリレーレンズ、５４４７は出射レンズ、１００Ｒ，１００Ｇ，１００Ｂは上記電気光学装置による液晶光変調装置、５４５１はクロスダイクロイックプリズム、５４３７は投射レンズを示す。光源５４３１はメタルハライド等のランプ５４４０とランプの光を反射するリフレクタ５４４１とからなる。青色光・緑色光反射のダイクロイックミラー５４４２は、光源５４３１からの光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５４４３で反射されて、赤色光用液晶光変調装置１００Ｒに入射される。一方、ダイクロイックミラー５４４２で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー５４４４によって反射され、緑色光用液晶光変調装置１００Ｇに入射される。
【００５４】
一方、青色光は第２のダイクロイックミラー５４４４も透過する。青色光に対しては、長い光路による光損失を防ぐため、入射レンズ５４４５、リレーレンズ５４４６、出射レンズ５４４７を含むリレーレンズ系からなる導光手段が設けられ、これを介して青色光が青色光用液晶光変調装置１００Ｂに入射される。各光変調装置により変調された３つの色光はクロスダイクロイックプリズム５４５１に入射する。このプリズムは４つの直角プリズムが貼り合わされ、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ５４３７によってスクリーン５４５２上に投射され、画像が拡大されて表示される。
【００５５】
3．2．モバイル型コンピュータ
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１０(b)は、このパーソナルコンピュータの構成を示す正面図である。図において、モバイル型コンピュータ５２００は、キーボード５２０２を備えた本体部５２０４と、表示ユニット５２０６とから構成されている。この表示ユニット５２０６は、先に述べた電気光学装置１００の後方にバックライトを付加することにより構成されている。
【００５６】
3．3．携帯電話器
さらに、上記電気光学装置を、携帯電話器に適用した例について説明する。図１０(c)は、この携帯電話器の構成を示す正面図である。図において、携帯電話器５３００は、複数の操作ボタン５３０２のほか、受話口５３０４、送話口５３０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその後方にバックライトが設けられる。
【００５７】
3．4．その他
電子機器としては、以上説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、上述した電気光学装置が適用可能なのは言うまでもない。
【００５８】
4．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
(1)上述した実施形態にあっては、最も長いサブフィールドＳＦ４の書込み期間Ｔｒを除く期間をメモリ更新期間Ｔdw1としたが、図８(b)に示すように、サブフィールドＳＦ４のうち書込み期間Ｔｒが終了した後、次のフレームの最初のサブフィールドＳＦ０が終了するまでの期間Ｔdw2をメモリ更新期間とし、書込みイネーブル信号ＤＷをＨレベルに設定してもよい。これによって、より長いメモリ更新期間を確保することができる。図３において説明したように、サブフィールドＳＦ０においてはメモリブロック３２０〜３２３は読み出されず、オン信号Ｓ_onによってデータ信号Ｄｓが一意に決定されるから、この期間内にメモリブロック３２０〜３２３を更新したとしてもなんら支障が生じない。
【００５９】
(2)また、さらに長いメモリ更新期間が必要な場合は、図９(a)に示すように、サブフィールドＳＦ４の書込み期間Ｔｒが終了した後、次のフレームのサブフィールドＳＦ１が終了するまでの期間Ｔdw3をメモリ更新期間とし、書込みイネーブル信号ＤＷをＨレベルに設定してもよい。この変形例においては、次のフレームのサブフィールドＳＦ１に対するデータ信号Ｄｓは保証されないことになるが、サブフィールドＳＦ１は最も短いサブフィールドであるため、疑似輪郭線をほとんど目立たなくすることができる。
【００６０】
(3)また、さらに長いメモリ更新期間が必要な場合は、図９(b)に示すように、サブフィールドＳＦ３の書込み期間Ｔｒが終了した後、次のフレームのサブフィールドＳＦ０が終了するまでの期間Ｔdw4をメモリ更新期間とし、書込みイネーブル信号ＤＷをＨレベルに設定してもよい。この変形例においては、サブフィールドＳＦ４におけるデータ信号Ｄｓを保証するため、図３におけるメモリブロック３２３に代えて、図５に示すようにメモリを二重化した回路を用いる必要がある。
【００６１】
図５において４０２，４０４はメモリブロックであり、メモリブロック３２０〜３２３と同様に構成されている。４０６はアンド回路であり、ライトイネーブル信号ＷＥと交流化信号ＦＲとの論理積をメモリブロック４０２のライトイネーブル端子に供給する。これにより、メモリブロック４０２は、交流化信号ＦＲがＨレベルになるフレームにおいてのみ、階調データＤ３が書き込まれることになる。また、４０８はインバータ、４１０はアンド回路であり、交流化信号ＦＲの反転信号／ＦＲと、ライトイネーブル信号ＷＥとの論理積をメモリブロック４０４のライトイネーブル端子に供給する。これにより、メモリブロック４０４は、交流化信号ＦＲがＬレベルになるフレームにおいてのみ、階調データＤ３が書き込まれることになる。
【００６２】
また、４１２はアンド回路であり、上記反転信号／ＦＲと読出し信号ＲＤ３との論理積をメモリブロック４０２のリードイネーブル端子に供給する。これにより、メモリブロック４０２には、交流化信号ＦＲがＬレベルであるフレーム、すなわち書き込みが行われないフレームにおいてのみ、記憶されたデータが読み出される。同様に、４１４はアンド回路であり、上記交流化信号ＦＲと読出し信号ＲＤ３との論理積をメモリブロック４０２のリードイネーブル端子に供給する。これにより、メモリブロック４０２は、交流化信号ＦＲがＨレベルであるフレーム、すなわち書き込みが行われないフレームにおいてのみ、記憶されたデータが読み出されることになる。
【００６３】
メモリブロック４０２，４０４の読み出し結果は、オア回路４１６を介して、階調データＤ３としてオア回路３３２（図３参照）に供給される。このように、本変形例においては、メモリブロック４０２，４０４の書き込みおよび読み出しが許可されるフレームは相補的に切り替わる。従って、サブフィールドＳＦ４の書込み期間Ｔｒ内またはそれ以前にメモリブロック４０２，４０４の一方に対して階調データＤ３が書き込まれたとしても、他方から読み出されるデータにはなんら影響が及ばないことが解る。
【００６４】
(4)また、図５に係る変形例においては、最上位ビットである階調データＤ３のみについてメモリを二重化したが、他の階調データＤ０〜Ｄ２についてもメモリブロック３２０〜３２２に代えて同様の回路を用いてもよい。全階調データに対してメモリを二重化すると、交流化信号ＦＲを切り換える僅かな期間を除いて、ほとんど全期間において書込みイネーブル信号ＤＷをＨレベルに設定することができる。
【００６５】
(5)  上記実施形態においては、画素が常時オンになるオン区間をサブフィールドＳＦ０として１フレーム期間内に１回設けているが、オン区間だけでなく、画素が常にオフになるオフ区間を併せて設けても良い。このようにオン区間とオフ区間を両方設けることにより、１フレーム期間の長さを固定したままでオン区間の長さを調整することができるようになる。さらに、このオフ区間がサブフィールドＳＦ４またはサブフィールドＳＦ０に隣接するように設けると、メモリ更新期間にこのオフ区間も含めることができる。
【００６６】
(6)  上記実施形態において対向電極１０８に印加する駆動信号ＬＣＯＭは零電位であったが、各画素に印加される電圧はトランジスタ１１６の特性、蓄積容量１１９や液晶の容量等によって、電圧がシフトする場合がある。この様な場合には、対向電極１０８に印加する駆動信号ＬＣＯＭのレベルを電圧のシフト量に応じてずらしてもよい。
【００６７】
(7)  また、上記実施形態においては、電気光学装置を構成する素子基板１０１をガラスや石英などの非晶質基板とし、ここに半導体簿膜を堆積してＴＦＴを形成して透過型としたが、本発明は、これに限られない。例えば、素子基板１０１あるいは対向基板１０２に反射層を設けて反射型としたり、素子基板１０１を不透明な半導体基板によって構成し、ドット電極１１８をアルミニウムなどの反射性金属から形成し、対向基板１０２をガラスなどから構成すると、電気光学装置１００を反射型として用いることができる。
【００６８】
(8)  さらに、上記実施形態は本発明を液晶を用いた電気光学装置に適用した例を説明したが、他の電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。このような電気光学装置としてはエレクトロルミネッセンス装置やプラズマディスプレイなどが考えられる。特に有機エレクトロルミネッセンス装置の場合は、液晶のような交流駆動をする必要が無く、極性反転をしなくて良い。
【００６９】
【発明の効果】
以上説明したように本発明によれば、最後のサブフィールド内で各画素のオンまたはオフ状態が設定された後、該最後のサブフィールドが終了するまでの期間内にメモリの内容の書き換えを許容する等の対策を講じたため、疑似輪郭線による画像劣化を防止することができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態の電気光学装置の電気的構成を示すブロック図である。
【図２】  上記実施形態における画素の構成例を示す図である。
【図３】  上記実施形態におけるデータ変換回路３００のブロック図である。
【図４】  上記実施形態におけるデータ線駆動回路１４０のブロック図である。
【図５】  図９(b)の変形例におけるデータ変換回路３００の要部の回路図である。
【図６】  上記実施形態における電気光学装置の構造図である。
【図７】  上記実施形態の電気光学装置のタイミングチャートである。
【図８】  上記実施形態および変形例における書込みイネーブル信号ＤＷのタイミングチャートである。
【図９】  他の変形例における書込みイネーブル信号ＤＷのタイミングチャートである。
【図１０】  同電気光学装置を適用した各種電子機器の例を示す図である。
【図１１】  従来技術の問題点を説明する図である。
【符号の説明】
１００…電気光学装置
１０１…素子基板
１０１ａ…表示領域
１０２…対向基板
１０４…シール材
１０５…液晶
１０６…遮光膜
１０７…領域
１０８…対向電極
１１０…画素
１１２…走査線
１１４…データ線
１１６…薄膜トランジスタ
１１８…画素電極
１１９…蓄積容量
１３０…走査線駆動回路
１４０…データ線駆動回路（データ設定回路）
１５０…発振回路
２００…タイミング信号生成回路
３００…データ変換回路
３１０…書込みアドレス制御部
３２０〜３２３…メモリブロック
３３０…表示アドレス制御部
３３２…オア回路
４０２，４０４…メモリブロック
４０６…アンド回路（切換回路）
４０８…インバータ（切換回路）
４１０…アンド回路（切換回路）
４１２…アンド回路（切換回路）
４１４…アンド回路（切換回路）
４１６…オア回路（切換回路）
５０１…背景画像
５０２…長方形画像
５０３…黒色輪郭部
５０４…白色輪郭部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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