(57)【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が行列状に配置され、画素列ごとに垂直信号線が配線された画素アレイ部と、
前記画素アレイ部の複数の画素列を単位として当該複数の画素列ごとに設けられた単位読み出し回路からなり、前記単位画素から前記垂直信号線に出力される画素リセットによるリセット信号と光電変換による光蓄積信号とを処理するカラム処理部と
を備え、
前記単位読み出し回路は、
前記複数の画素列の各々に対応する複数の垂直信号線の各一端に入力端が接続され、順番にオン／オフ動作を行う複数の入力スイッチと、
前記複数の入力スイッチの各出力端に一端が共通に接続された入力側容量と、
前記入力側容量に対してリファレンス電圧を選択的に与えるリファレンススイッチと、
前記入力側容量の他端に入力端が接続された演算増幅器と、
前記演算増幅器の入出力端間を選択的に短絡するリセットスイッチと、
前記複数の画素列に対応して設けられ、前記演算増幅器の入出力端間に直列に接続された帰還スイッチおよび帰還側容量を含む複数の帰還回路と
を有する
ことを特徴とする固体撮像素子。
【請求項２】
前記単位読み出し回路は、
前記複数の入力スイッチの各々と前記リファレンススイッチとを交互にオンさせることによって前記リセット信号または前記光蓄積信号と前記リファレンス電圧との差分を、前記入力側容量を介して前記帰還側容量に転送し、
しかる後、前記複数の入力スイッチの各々と前記リファレンススイッチとを交互にオンさせることによって前記光蓄積信号または前記リセット信号と前記リファレンス電圧との差分を、前記入力側容量を介して前記帰還側容量に転送することにより、前記光蓄積信号と前記リセット信号との差分を前記複数の画素列ごとに読み出す
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記入力側容量および前記帰還側容量の一方の容量値が可変である
ことを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記入力側容量および前記帰還側容量の一方の容量値は、前記複数の画素列のすべてまたは所定数以上の前記光蓄積信号の信号レベルが一定値よりも小さいときに、前記複数の画素列のすべてに対して前記入力側容量および前記帰還側容量の容量比で決まる増幅率が高くなる方向に制御される
ことを特徴とする請求項３記載の固体撮像素子。
【請求項５】
前記単位読み出し回路は、
前記複数の画素列からの前記光蓄積信号の信号レベルを所定値と比較する第１比較器と、
前記第１比較器の比較結果に基づいて前記入力側容量および前記帰還側容量の一方の容量値を制御するコントローラと
を有する
ことを特徴とする請求項３記載の固体撮像素子。
【請求項６】
前記コントローラは、
前記光蓄積信号の信号レベルが前記所定値よりも高いときに、前記入力側容量および前記帰還側容量の一方の容量値を、前記帰還側容量の容量比で決まる増幅率が低くなる方向に制御し、
前記光蓄積信号の信号レベルが前記所定値以下のときに、前記入力側容量および前記帰還側容量の一方の容量値を、前記増幅率が高くなる方向に制御する
ことを特徴とする請求項５記載の固体撮像素子。
【請求項７】
前記単位読み出し回路は、
前記リセット信号または前記光蓄積信号と前記リファレンス電圧との差分を取る処理と、前記光蓄積信号または前記リセット信号と前記リファレンス電圧との差分を取る処理との各処理をそれぞれ複数回実行する
ことを特徴とする請求項２記載の固体撮像素子。
【請求項８】
前記単位読み出し回路は、
前記入力側容量に対して前記リファレンス電圧に代えて当該リファレンス電圧よりも電圧値が高い第２リファレンス電圧を選択的に与える第２リファレンススイッチと、
前記演算増幅器の出力電圧が基準値を超えたときに前記第２リファレンススイッチをオンさせる第２比較器と、
前記第２比較器の比較結果に基づいて前記複数の画素列ごとに前記演算増幅器の出力電圧が前記基準値を超えた回数を記憶し、当該回数を信号復元の情報とするラッチ回路と
を有する
ことを特徴とする請求項７記載の固体撮像素子。
【請求項９】
前記単位読み出し回路は、
前記入力側容量、前記リファレンススイッチ、前記演算増幅器、前記リセットスイッチ、前記帰還スイッチおよび前記帰還側容量を利用してＡＤ（アナログ−デジタル）変換を行うＡＤ変換器を有し、
前記複数の画素列に対して前記入力側容量、前記リファレンススイッチ、前記演算増幅器および前記リセットスイッチを共有する
ことを特徴とする請求項２記載の固体撮像素子。
【請求項１０】
前記ＡＤ変換器は、各桁ごとに３値を取るＡＤ変換を行う巡回型ＡＤ変換器である
ことを特徴とする請求項９記載の固体撮像素子。
【請求項１１】
前記単位読み出し回路は、前記入力側容量を複数有し、当該複数の入力側容量に前記複数の画素列に属する水平方向または垂直方向の複数の単位画素の信号を保持することで、当該複数の単位画素間で信号の加算を行う
ことを特徴とする請求項２記載の固体撮像素子。
【請求項１２】
前記入力スイッチ、前記リファレンススイッチ、前記リセットスイッチ、前記帰還スイッチはＭＯＳトランジスタからなり、少なくとも一方の端子側にダミースイッチを有し、
前記ダミースイッチは、ソース−ドレイン間が短絡され、チャネル幅が前記入力スイッチ、前記リファレンススイッチ、前記リセットスイッチ、前記帰還スイッチを構成するＭＯＳトランジスタの１／２のサイズのＭＯＳトランジスタからなる
ことを特徴とする請求項１記載の固体撮像素子。
【請求項１３】
前記少なくとも一方の端子側は、前記演算増幅器の入力側である
ことを特徴とする請求項１２記載の固体撮像素子。
【請求項１４】
光電変換素子を含む単位画素が行列状に配置され、画素列ごとに垂直信号線が配線された画素アレイ部と、
前記画素アレイ部の複数の画素列を単位として当該複数の画素列ごとに設けられた単位読み出し回路からなり、前記単位画素から前記垂直信号線に出力される画素リセットによるリセット信号と光電変換による光蓄積信号とを処理するカラム処理部と
を備え、
前記単位読み出し回路は、
前記複数の画素列の各々に対応する複数の垂直信号線の各一端に入力端が接続され、順番にオン／オフ動作を行う複数の入力スイッチと、
前記複数の入力スイッチの各出力端に一端が共通に接続された入力側容量と、
前記入力側容量に対してリファレンス電圧を選択的に与えるリファレンススイッチと、
前記入力側容量の他端に入力端が接続された演算増幅器と、
前記演算増幅器の入出力端間を選択的に短絡するリセットスイッチと、
前記複数の画素列に対応して設けられ、前記演算増幅器の入出力端間に直列に接続された帰還スイッチおよび帰還側容量を含む複数の帰還回路と
を有する
固体撮像素子の信号読み出し方法であって、
前記複数の入力スイッチの各々と前記リファレンススイッチとを交互にオンさせることによって前記リセット信号または前記光蓄積信号と前記リファレンス電圧との差分を、前記入力側容量を介して前記帰還側容量に転送し、
しかる後、前記複数の入力スイッチの各々と前記リファレンススイッチとを交互にオンさせることによって前記光蓄積信号または前記リセット信号と前記リファレンス電圧との差分を、前記入力側容量を介して前記帰還側容量に転送することにより、前記光蓄積信号と前記リセット信号との差分を前記複数の画素列ごとに読み出す
ことを特徴とする固体撮像素子の信号読み出し方法。
【請求項１５】
前記光蓄積信号と前記リセット信号との差分を０にした状態で前記演算増幅器に起因するオフセット電圧を測定し、
当該オフセット電圧を前記複数の画素列ごとに前記単位読み出し回路の出力電圧から減算する
ことを特徴とする請求項１４記載の固体撮像素子の信号読み出し方法。
【請求項１６】
前記光蓄積信号と前記リセット信号との差分を任意の電圧値に設定したときの前記単位読み出し回路の出力電圧を前記複数の画素列ごとに得て当該出力電圧の逆数を求め、
この求めた逆数を前記帰還側容量の画素列ごとのばらつきを補正する補正係数として用いて前記複数の画素列ごとに前記単位読み出し回路の出力電圧を補正する
ことを特徴とする請求項１４記載の固体撮像素子の信号読み出し方法。
【請求項１７】
光電変換素子を含む単位画素が行列状に配置され、画素列ごとに垂直信号線が配線された画素アレイ部と、前記画素アレイ部の複数の画素列を単位として当該複数の画素列ごとに設けられた単位読み出し回路からなり、前記単位画素から前記垂直信号線に出力される画素リセットによるリセット信号と光電変換による光蓄積信号とを処理するカラム処理部とを備えた固体撮像素子と、
入射光を前記固体撮像素子の撮像面上に結像する光学系と
を具備する撮像装置であって、
前記単位読み出し回路は、
前記複数の画素列の各々に対応する複数の垂直信号線の各一端に入力端が接続され、順番にオン／オフ動作を行う複数の入力スイッチと、
前記複数の入力スイッチの各出力端に一端が共通に接続された入力側容量と、
前記入力側容量に対してリファレンス電圧を選択的に与えるリファレンススイッチと、
前記入力側容量の他端に入力端が接続された演算増幅器と、
前記演算増幅器の入出力端間を選択的に短絡するリセットスイッチと、
前記複数の画素列に対応して設けられ、前記演算増幅器の入出力端間に直列に接続された帰還スイッチおよび帰還側容量を含む複数の帰還回路と
を有する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、固体撮像素子の信号読み出し方法および撮像装置に関し、特に単位画素の行列状配列から列ごとに出力される信号を信号読み出し回路部で増幅しつつ読み出す構成の固体撮像素子、当該固体撮像素子の信号読み出し方法および当該固体撮像素子を撮像素子として用いた撮像装置に関する。
【背景技術】
【０００２】
固体撮像素子、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサでは、回路部分の小面積化とノイズ低減という両立の困難な課題がある。従来、ＣＭＯＳイメージセンサのノイズ低減技術として、画素アレイ部の行列状の画素配列に対して、列ごとに配置されて単位画素からの信号を読み出す信号読み出し回路部（カラム処理部）において、ノイズ帯域の狭い信号を、スイッチトキャパシタ回路を用いて容量比によって演算することで増幅し、その増幅後の信号を入力換算することでノイズ低減を行う技術が知られている（例えば、特許文献１参照）。
【０００３】
従来例に係るＣＭＯＳイメージセンサにおいて、信号読み出し回路部は、図２０に示すように、演算増幅器１０１、制御スイッチ１０２，１０３，１０４、入力側容量１０５および帰還側容量１０６を有する単位読み出し回路１００（１００−１〜１００−ｎ）が、画素アレイ部のｎ列の画素配列に対して列ごとに１つずつ配置され、列ごとに単位画素から出力される信号Ｖｉｎ［１］〜Ｖｉｎ［ｎ］を単位読み出し回路１００−１〜１００−ｎ個々で増幅しつつ読み出す構成となっている。
【０００４】
【特許文献１】特開２００５−２６９４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来例に係るＣＭＯＳイメージセンサでは、ｎ並列の信号読み出し回路部（カラム処理部）１００を想定した場合、集積回路の面積で支配的な回路部分である演算増幅器１０１、入力側容量１０５および帰還側容量１０６等の回路構成素子がそれぞれｎ個必要となることから、信号読み出し回路部１００全体が大きな面積を占めることになるために、チップサイズの小型化が難しいという問題があった。
【０００６】
そこで、本発明は、単位画素の行列状配列から列ごとに出力される信号を増幅しつつ読み出す信号読み出し回路部が占有する回路部分の小面積化を可能にした固体撮像素子、当該固体撮像素子の信号読み出し方法および当該固体撮像素子を撮像素子として用いた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による固体撮像素子は、
光電変換素子を含む単位画素が行列状に配置され、画素列ごとに垂直信号線が配線された画素アレイ部と、
前記画素アレイ部の複数の画素列を単位として当該複数の画素列ごとに設けられた単位読み出し回路からなり、前記単位画素から前記垂直信号線に出力される画素リセットによるリセット信号と光電変換による光蓄積信号とを処理するカラム処理部とを備え、
前記単位読み出し回路は、
前記複数の画素列の各々に対応する複数の垂直信号線の各一端に入力端が接続され、順番にオン／オフ動作を行う複数の入力スイッチと、
前記複数の入力スイッチの各出力端に一端が共通に接続された入力側容量と、
前記入力側容量に対してリファレンス電圧を選択的に与えるリファレンススイッチと、
前記入力側容量の他端に入力端が接続された演算増幅器と、
前記演算増幅器の入出力端間を選択的に短絡するリセットスイッチと、
前記複数の画素列に対応して設けられ、前記演算増幅器の入出力端間に直列に接続された帰還スイッチおよび帰還側容量を含む複数の帰還回路とを有する
ことを特徴としている。
【０００８】
画素アレイ部の複数の画素列を単位として当該複数の画素列ごとに設けられた単位読み出し回路の各々において、帰還スイッチおよび帰還側容量を含む帰還回路が複数の画素列に対応して複数設けられているのに対して、単位読み出し回路を構成する回路の一部、具体的には、入力側容量、リファレンススイッチ、演算増幅器およびリセットスイッチが複数の画素列に対して共通に設けられている。これにより、入力側容量、リファレンススイッチおよび演算増幅器が複数の画素列に対応して複数設けられる場合に比べて、カラム処理部が占有する回路部分を小面積にて構成できる。
【０００９】
本発明による固体撮像素子の信号読み出し方法は、上記構成の固体撮像素子において、
複数の入力スイッチの各々とリファレンススイッチとを交互にオンさせることによってリセット信号または光蓄積信号とリファレンス電圧との差分を、入力側容量を介して帰還側容量に転送し、
しかる後、複数の入力スイッチの各々とリファレンススイッチとを交互にオンさせることによって光蓄積信号またはリセット信号とリファレンス電圧との差分を、入力側容量を介して帰還側容量に転送することにより、光蓄積信号とリセット信号との差分を複数の画素列ごとに読み出す
ことを特徴としている。
【００１０】
画素アレイ部の複数の画素列を単位として当該複数の画素列ごとに設けられた単位読み出し回路によって単位画素の信号を読み出す固体撮像素子において、帰還スイッチおよび帰還側容量を含む帰還回路が複数の画素列に対応して複数設けられているのに対して、入力側容量、リファレンススイッチ、演算増幅器およびリセットスイッチが複数の画素列に対して共通に設けられていても、上記の処理手順で信号の読み出し処理を行うことで、光蓄積信号とリセット信号との差分を複数の画素列ごとに読み出すことができるために、画素固有の固定パターンノイズを除去するための相関二重サンプリングの信号処理を実現できる。
【００１１】
本発明による撮像装置は、
上記構成の固体撮像素子を、被写体からの像光を取り込んで電気信号に変換する撮像素子（撮像デバイス）として用いる
ことを特徴としている。
【００１２】
上記構成の固体撮像素子は、カラム処理部が占有する回路部分の小面積化によってチップサイズの小型化を実現できる。したがって、当該固体撮像素子を撮像素子として用いることで、撮像装置本体の小型化を図ることができる。
【発明の効果】
【００１３】
本発明による固体撮像素子によれば、画素アレイ部の複数の画素列を単位として当該複数の画素列ごとに設けられた単位読み出し回路の一部を複数の画素列で共有することにより、カラム処理部が占有する回路部分の小面積化が可能になるために、固体撮像素子のチップサイズの小型化を図ることができる。
【００１４】
本発明による固体撮像素子の信号読み出し方法によれば、単位読み出し回路の一部が複数の画素列に対して共通に設けられていても、光蓄積信号とリセット信号との差分を複数の画素列ごとに読み出すことによる相関二重サンプリングを実現できるために、固体撮像素子のチップサイズの小型化を図った上で、画素固有の固定パターンノイズを除去することができる。
【００１５】
本発明による撮像装置によれば、単位読み出し回路の一部を複数の画素列に対して共通に設けることによってカラム処理部が占有する回路部分の小面積化、チップサイズの小型化を実現した固体撮像素子を撮像素子として用いることで、撮像装置本体の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
［システム構成］
図１は、本発明の一実施形態に係る固体撮像素子、例えばＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【００１８】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部、即ち垂直駆動部１２、カラム処理部１３、水平駆動部１４およびシステム制御部１５とを有する構成となっている。
【００１９】
画素アレイ部１１には、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子を含む図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００２０】
画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１では、画素駆動線１６について１本として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【００２１】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、その具体的な構成については図示を省略するが、信号を読み出す単位画素を行単位で順に選択走査を行うための読み出し走査系と、当該読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して当該読み出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃き出し走査を行うための掃き出し走査系とを有する構成となっている。
【００２２】
この掃き出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨て、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２３】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００２４】
垂直駆動部１２による走査によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１７の各々を通してカラム処理部１３に供給される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２０から出力される信号を増幅しつつ読み出す信号読み出し回路部である。
【００２５】
本実施形態に係るカラム処理部（信号読み出し回路部）１３は、画素アレイ部１１のｎ本の画素列（水平方向の画素数ｎ）に対して、ｍ本（ｍはｎの整数分の１）の画素列を単位としてｍ本（ｍ＝ｎの場合も含む）の画素列ごとに配置された複数ｘの単位読み出し回路１３−１〜１３−ｘによって構成されている。具体的には、単位読み出し回路１３−１〜１３−ｘは、例えば、４本の画素列ごとに１つずつ、１６本の画素列ごとに１つずつ、３２本の画素列ごとに１つずつ、…という具合に、複数本ｍの画素列ごとに１つずつ配置されている。
【００２６】
単位読み出し回路１３−１〜１３−ｘは、選択行の各画素２０からｍ本の画素列ごとに出力される信号に対して時分割にて増幅処理を行うとともに、画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)等の信号処理を行う。単位読み出し回路１３−１〜１３−ｘの詳細な回路構成および回路動作については後述する。
【００２７】
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の単位読み出し回路１３−１〜１３−ｘを順番に選択する。この水平駆動部１４による選択走査により、単位読み出し回路１３−１〜１３−ｘで信号処理された画素単位の信号が順番に出力される。
【００２８】
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム処理部１３および水平駆動部１４などの駆動制御を行う。
【００２９】
（単位画素の回路構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、光電変換素子、例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する構成となっている。
【００３０】
ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここでの転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３１】
この単位画素２０に対して、画素駆動線１６として、例えば、転送線１６１、リセット線１６２および選択線１６３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線１６１、リセット線１６２および選択線１６３の各一端は、垂直駆動部１２の各画素行に対応した出力端に、画素行単位で接続されている。
【００３２】
フォトダイオード２１は、アノードが負側電源、例えばグランドに接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。この増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン）部と呼ぶ。
【００３３】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続され、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送線１６１を介してゲート電極に与えられることによってオン状態となり、フォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。
【００３４】
リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続され、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット線１６２を介してゲート電極に与えられることによってオン状態となり、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ＦＤ部２６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２６をリセットする。
【００３５】
増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖｄｄにそれぞれ接続され、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセット信号（リセットレベル）Ｖｒｅｓｅｔとして出力し、さらに転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を光蓄積信号（信号レベル）Ｖｓｉｇとして出力する。
【００３６】
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソースに、ソース電極が垂直信号線１７にそれぞれ接続され、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択線１６３を介してゲートに与えられることによってオン状態となり、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１７に中継する。
【００３７】
なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレインとの間に接続した回路構成を採ることも可能である。
【００３８】
また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではなく、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
【００３９】
（単位読み出し回路の回路構成）
続いて、本実施形態の特徴部分である、カラム処理部（信号読み出し回路部）１３を構成する単位読み出し回路１３−１〜１３−ｘの回路構成について説明する。
【００４０】
図３は、単位読み出し回路１３−１〜１３−ｘの回路構成の一例を示す回路図である。ここでは、単位読み出し回路１３−１〜１３−ｘのうち、ｉ列目（ｉ＝１，２，…，ｘ）画素列の単位読み出し回路１３−ｉを例に挙げてその回路構成を示すが、他の単位読み出し回路も同じ回路構成となっている。また、単位読み出し回路１３−１〜１３−ｘは、ｍ本の画素列、即ちｍ本の垂直信号線１７−１〜１７−ｍごとに１つずつ設けられる。
【００４１】
単位読み出し回路１３−ｉは、ｍ本の垂直信号線１７−１〜１７−ｍに対応するｍ個の入力スイッチ３１−１〜３１−ｍと、１個のリファレンススイッチ３２と、１個の入力側容量３３と、１個の演算増幅器３４と、１個のリセットスイッチ３５と、ｍ個の帰還スイッチ３６−１〜３６−ｍと、ｍ個の帰還側容量３７−１〜３７−ｍとを有する構成となっている。
【００４２】
入力スイッチ３１−１〜３１−ｍは各入力端が、ｍ本の垂直信号線１７−１〜１７−ｍの各出力端に接続され、これら垂直信号線１７−１〜１７−ｍを通して選択行の各単位画素２０から出力される信号を、スイッチ制御信号φｉｎ（１）〜φｉｎ（ｍ）に同期して順にサンプリングする。リファレンススイッチ３２は、単位読み出し回路１３−１〜１３−ｘに共通に与えられるリファレンス電圧Ｖｒｅｆを、スイッチ制御信号φｒｅｆに同期してサンプリングする。
【００４３】
入力スイッチ３１−１〜３１−ｍの各出力端およびリファレンススイッチ３２の出力端は共通に接続されている。入力側容量３３はその一端が、入力スイッチ３１−１〜３１−ｍ，３２の各出力端の共通接続ノードに接続されている。演算増幅器３４はその一端が、入力側容量３３の他端に接続されている。リセットスイッチ３５は、演算増幅器３４の入力端と出力端との間に接続され、スイッチ制御信号φｓに同期して演算増幅器３４の入出力端間を選択的に短絡する。
【００４４】
帰還スイッチ３６−１〜３６−ｍは各一端が演算増幅器３４の入力端に共通に接続されている。帰還側容量３７−１〜３７−ｍは各一端が、帰還スイッチ３６−１〜３６−ｍの各他端にそれぞれ接続され、各他端が演算増幅器３４の出力端に共通に接続されている。すなわち、帰還スイッチ３６−１〜３６−ｍと帰還側容量３７−１〜３７−ｍとはそれぞれ、演算増幅器３４の入出力端間に直列に接続されて帰還回路を構成している。
【００４５】
帰還スイッチ３６−１〜３６−ｍは、スイッチ制御信号φｂ（１）〜φｂ（ｍ）に同期してオン（閉）状態になることで、帰還側容量３７−１〜３７−ｍとの直列接続回路を、演算増幅器３４の入出力端間に選択的に挿入して帰還回路を形成する。
【００４６】
入力スイッチ３１−１〜３１−ｍ、リファレンススイッチ３２、リセットスイッチ３５および帰還スイッチ３６−１〜３６−ｍの開（オフ）／閉（オン）制御を行うスイッチ制御信号φｉｎ（１）〜φｉｎ（ｍ）、スイッチ制御信号φｒｅｆ、スイッチ制御信号φｓおよびスイッチ制御信号φｂ（１）〜φｂ（ｍ）は、図１５のシステム制御部１５内のタイミングジェネレータにおいて、後述する制御タイミングで適宜生成されるタイミング信号である。
【００４７】
上述したことから明らかなように、本実施形態の係る単位読み出し回路１３−ｉでは、当該単位読み出し回路１３−ｉを構成する回路の一部、即ちリファレンススイッチ３２、入力側容量３３、演算増幅器３４およびリセットスイッチ３５を複数ｍの画素列で共有した構成となっている。かかる構成を採ることにより、カラム処理部１３が占有する回路部分の小面積化が可能になるために、本ＣＭＯＳイメージセンサ１０のチップサイズの小型化を図ることができる。
【００４８】
＜スイッチの回路構成＞
ここで、入力スイッチ３１−１〜３１−ｍ、リファレンススイッチ３２、リセットスイッチ３５および帰還スイッチ３６−１〜３６−ｍの回路構成について説明する。
【００４９】
図３では、入力スイッチ３１−１〜３１−ｍ、リファレンススイッチ３２、リセットスイッチ３５および帰還スイッチ３６−１〜３６−ｍについて、メカニカルスイッチのシンボルを用いて図示しているが、これらスイッチとしては通常、ＮＭＯＳトランジスタ単体、ＰＭＯＳトランジスタ単体またはＣＭＯＳトランジスタからなる電子的なスイッチ回路が用いられる。
【００５０】
ここでは、図４（Ａ）に示すように、ＣＭＯＳトランジスタからなるスイッチＳＷを例に挙げて説明するものとする。スイッチのシンボルにおいて、図４（Ｂ）に示すように、一方の端子が黒丸で示されているスイッチについては、当該一方の端子側にダミースイッチＳＷｄｕｍｍｙが接続されていることを意味する。また、図４（Ｃ）に示すように、両方の端子が黒丸で示されているスイッチについては、当該両方の端子側にダミースイッチＳＷｄｕｍｍｙ１，２が接続されていることを意味する。
【００５１】
ここで、ダミースイッチＳＷｄｕｍｍｙの作用について、理解を容易にするために、図５（Ａ）に示すように、ＮＭＯＳトランジスタからなるスイッチの場合を例に挙げて説明する。
【００５２】
１．チャージインジェクション（電荷分割起因）
例えば、スイッチ制御信号φが論理“１”から論理“０”へ変化した場合、スイッチＳＷを構成するトランジスタＴｒ１のチャネルに存在する電荷の約１／２が右側の負荷容量ＣＬへ注入される。
【００５３】
この電荷Ｑは、トランジスタＴｒ１のチャネル幅をＷ、チャネル長をＬとし、トランジスタＴｒ１のゲート−ソース間の寄生容量をＣｓ、スイッチ制御信号φの電圧（波高値）をＶ（φ）とすると、Ｑ＝Ｃ×Ｖの一般式から、
Ｑ＝Ｃｓ×Ｖ（φ）＝（１／２）×（ε×Ｌ×Ｗ／ｔox）
なる式から求まる。ここに、εは誘電率、ｔoxはトランジスタＴｒ１のゲート酸化膜の膜厚である。
【００５４】
この電荷Ｑを負荷容量ＣＬで除算したものが、入力信号に対する誤差電圧になる。この誤差電圧を補正するために、図５（Ｂ）に示すように、ソース−ドレイン間が短絡され、チャネル幅ＷがスイッチＳＷを構成するトランジスタＴｒ１の１／２のサイズのトランジスタＴｒ２からなり、スイッチ制御信号φの逆相のスイッチ制御信号ｘφで動作にするダミースイッチＳＷｄｕｍｍｙが設けられる。ここで、トランジスタＴｒ２のサイズがトランジスタＴｒ１の１／２であるのは、トランジスタＴｒ１のチャネル電荷の約１／２が負荷容量ＣＬへ注入されるからである。
【００５５】
このように、スイッチＳＷの一方の端子側に、ソース−ドレイン間が短絡され、チャネル幅ＷがスイッチＳＷを構成するトランジスタＴｒ１の１／２のサイズのトランジスタＴｒ２からなり、スイッチ制御信号φの逆相のスイッチ制御信号ｘφで動作にするダミースイッチＳＷｄｕｍｍｙを接続することにより、負荷容量ＣＬへ注入される電荷をキャンセルすることができるために、計算上誤差電圧が発生しない。
【００５６】
２．クロックフィードスルー（電圧分割起因）
図６（Ａ），（Ｂ）に、図５（Ａ），（Ｂ）の等価回路を示す。図６（Ａ）において、スイッチ制御信号φが論理“１”から論理“０”に変化するとき、寄生容量Ｃｓと負荷容量ＣＬとによって電圧の分圧が発生し、その電圧はＣｓ／（ＣＬ＋Ｃｓ）となる。これが誤差成分となる。
【００５７】
この誤差成分をキャンセルするように、スイッチＳＷの一方の端子側に寄生容量Ｃｓと同じまたはそれに近い容量を持つダミースイッチＳＷｄｕｍｍｙを接続し、当該ダミースイッチＳＷｄｕｍｍｙをスイッチＳＷと相補的に動作させる、即ちスイッチＳＷがオフするときにダミースイッチＳＷｄｕｍｍｙをオンさせる。これにより、クロック（スイッチ制御信号φ）により発生する誤差電圧をキャンセルすることができる。
【００５８】
上述したことから明らかなように、ダミースイッチＳＷｄｕｍｍｙは、スイッチＳＷがスイッチ制御信号φに応答してオン状態からオフ状態へ遷移するときに、電荷分割に起因して発生する誤差電圧や、電圧分割に起因して発生する誤差電圧をキャンセルする作用を為す。
【００５９】
そして、図３に示す単位読み出し回路１３−ｉにおいて、特に演算増幅器３５の入力側に接続される入力スイッチ３１−１〜３１−ｍ、リファレンススイッチ３２、リセットスイッチ３５および帰還スイッチ３６−１〜３６−ｍとして、少なくとも一方の端子にダミースイッチＳＷｄｕｍｍｙが接続されたスイッチＳＷを用いることで、後述する回路動作を確実に実行することができる。
【００６０】
ただし、入力スイッチ３１−１〜３１−ｍ、リファレンススイッチ３２、リセットスイッチ３５および帰還スイッチ３６−１〜３６−ｍとしては、少なくとも一方の端子にダミースイッチＳＷｄｕｍｍｙが接続されたスイッチＳＷからなる構成のものに限られるものではなく、ダミースイッチＳＷｄｕｍｍｙを持たない通常のアナログスイッチであってもよいことは勿論である。
【００６１】
（単位読み出し回路の回路動作）
続いて、カラム処理部（信号読み出し回路部）１３を構成する単位読み出し回路１３−ｉ（１３−１〜１３−ｘ）の回路動作について、図７のタイミングチャートを用いて説明する。なお、以下の説明において、入力側容量３３の容量値をＣ１、帰還側容量３７−１〜３７−ｍの各容量値をＣ２(1)〜Ｃ２(m)とする。
【００６２】
＜リセット信号Ｖｒｅｓｅｔの処理＞
まず、期間ｔ(1)において、スイッチ制御信号φｓ，φｉｎ(1)，φｂ(1)がアクティブ（論理“１”／ハイレベル）になり、リセットスイッチ３５、入力スイッチ３１−１および帰還スイッチ３６−１がオン状態になることで、ｍ列のうちの１列目の単位画素２０から読み出したリセット信号Ｖｒｅｓｅｔ(1)が入力側容量３３に蓄積されるとともに、演算増幅器３４の入出力端間が短絡されることによって帰還側容量３７−１がリセットされる。ここで、演算増幅器３４の入出力端間を短絡したときの出力電圧Ｖｏｕｔを理想的に０とすると、入力側容量３３には、Ｃ１・Ｖｒｅｓｅｔ(1)の電荷が蓄積される。
【００６３】
次に、期間ｔ(2)において、スイッチ制御信号φｂ(1)がアクティブ状態にあるとき、スイッチ制御信号φｓが非アクティブになることで、リセットスイッチ３５がオフ状態になる。その後、スイッチ制御信号φｒｅｆがアクティブになり、リファレンススイッチ３２がオン状態になることで、リファレンス電圧Ｖｒｅｆが入力側容量３３に入力される。これにより、出力側へはＣ１・（Ｖｒｅｓｅｔ(1)−Ｖｒｅｆ）の電荷が転送される。このとき、電圧は容量比で決まる増幅率（ゲイン）で増幅されるために、Ｃ１／Ｃ２(1)・（Ｖｒｅｓｅｔ(1)−Ｖｒｅｆ）となる。
【００６４】
次に、期間ｔ(3)において、入出力のスイッチ制御信号φｓ、φｂ(2)、φｉｎ(2)がアクティブになり、リセットスイッチ３５、帰還スイッチ３６−２および入力スイッチ３１−２がオン状態になることで、ｍ列のうちの２列目のリセット信号Ｖｒｅｓｅｔ(2)が入力側容量３３に蓄積されるとともに、演算増幅器３４の入出力端間を短絡が短絡されることによって帰還側容量３７−２がリセットされる。このとき、入力側容量３３には、Ｃ１・Ｖｒｅｓｅｔ(2)の電荷が蓄積される。
【００６５】
次に、期間ｔ(4)において、スイッチ制御信号φｂ(2)がアクティブ状態にあるとき、スイッチ制御信号φｓが非アクティブになることで、リセットスイッチ３５がオフ状態になる。その後、スイッチ制御信号φｒｅｆがアクティブになり、リファレンススイッチ３２がオン状態になることで、リファレンス電圧Ｖｒｅｆが入力側容量３３に入力される。これにより、出力側へはＣ１・（Ｖｒｅｓｅｔ(2)−Ｖｒｅｆ）の電荷が転送され、電圧としては、Ｃ１／Ｃ２(2)・（Ｖｒｅｓｅｔ(2)−Ｖｒｅｆ）となる。そして、同様の動作がｍ並列のｍ列目まで繰り返される。
【００６６】
＜光蓄積信号Ｖｓｉｇの処理＞
リセット信号Ｖｒｅｓｅｔについての処理をｍ列目まで繰り返した後、期間ｔ(2m+1)において、スイッチ制御信号φｓがアクティブの状態で、スイッチ制御信号φｒｅｆがアクティブになり、リファレンススイッチ３２がオン状態になることで、リファレンス電圧Ｖｒｅｆが入力側容量３３には、Ｃ１・Ｖｒｅｆの電荷が蓄積される。
【００６７】
次に、期間ｔ(2m+2)において、スイッチ制御信号φｉｎ(1)，φｂ(1)がアクティブになり、入力スイッチ３１−１および帰還スイッチ３６−１がオン状態になることで、ｍ列のうちの１列目の単位画素２０から読み出した光蓄積信号Ｖｓｉｇ(1)が入力側容量３３に入力される。このとき、入力側容量３３に蓄積される電荷量は、Ｃ１・（Ｖｒｅｆ−Ｖｓｉｇ(1)）となる。
【００６８】
一方、帰還側容量３７−１には、期間ｔ(1)，ｔ(2)に転送した電荷が記憶されているので、出力側にはその差分の電荷、即ちＣ１・（Ｖｒｅｓｅｔ(1)−Ｖｒｅｆ＋Ｖｒｅｆ−Ｖｓｉｇ(1)）＝Ｃ１・（Ｖｒｅｓｅｔ(1)−Ｖｓｉｇ(1)）なる電荷が転送される。その結果、出力電圧Ｖｏｕｔ(1)は、
Ｖｏｕｔ(1)＝Ｃ１／Ｃ２(1)・（Ｖｒｅｓｅｔ(1)−Ｖｓｉｇ(1)）
となる。
【００６９】
これにより、ｍ並列のうちの１列目の単位画素２０の画素信号である出力電圧Ｖｏｕｔ(1)は、入力側容量３３と帰還側容量３７−１との容量比Ｃ１／Ｃ２(1)で増幅され、さらにリセット信号Ｖｒｅｓｅｔ(1)と光蓄積信号Ｖｓｉｇ(1)との差分がとられた、即ち相関二重サンプリングの処理が施されたものとなる。
【００７０】
次に、期間ｔ(2m+3)において、スイッチ制御信号φｓがアクティブの状態で、スイッチ制御信号φｒｅｆがアクティブになり、リファレンススイッチ３２がオン状態になることで、リファレンス電圧Ｖｒｅｆが入力側容量３３には、Ｃ１・Ｖｒｅｆの電荷が蓄積される。
【００７１】
次に、期間ｔ(2m+4)において、スイッチ制御信号φｉｎ(2)，φｂ(2)がアクティブになり、入力スイッチ３１−２および帰還スイッチ３６−２がオン状態になることで、ｍ列のうちの２列目の単位画素２０から読み出した光蓄積信号Ｖｓｉｇ(2)が入力側容量３３に入力される。このとき、入力側容量３３に蓄積される電荷量は、Ｃ１・（Ｖｒｅｆ−Ｖｓｉｇ(2)）となる。
【００７２】
一方、帰還側容量３７−２には、期間ｔ(3)，ｔ(4)に転送した電荷が記憶されているので、出力側にはその差分の電荷、即ちＣ１・（Ｖｒｅｓｅｔ(2)−Ｖｒｅｆ＋Ｖｒｅｆ−Ｖｓｉｇ(2)）＝Ｃ１・（Ｖｒｅｓｅｔ(2)−Ｖｓｉｇ(2)）なる電荷が転送される。その結果、出力電圧Ｖｏｕｔ(2)は、
Ｖｏｕｔ(2)＝Ｃ１／Ｃ２(2)・（Ｖｒｅｓｅｔ(2)−Ｖｓｉｇ(2)）
となる。
【００７３】
これにより、ｍ並列のうちの２列目の単位画素２０の画素信号である出力電圧Ｖｏｕｔ(2)は、入力側容量３３と帰還側容量３７−２との容量比Ｃ１／Ｃ２(2)で増幅され、さらに相関二重サンプリングの処理が施されたものとなる。そして、同様の動作をｍ並列のｍ列目まで繰り返す。
【００７４】
単位読み出し回路１３−１〜１３−ｘにおける上述した一連の処理により、単位読み出し回路１３−１〜１３−ｘの各々では、ｍ並列の各画素列の演算結果についてｉ列目（ｉ番目）の画素列の単位画素２０の出力電圧Ｖｏｕｔ(i)を、
Ｖｏｕｔ(i)＝Ｃ１／Ｃ２(i)・（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）
として得ることができる。
【００７５】
上述したように、単位読み出し回路１３−１〜１３−ｘの各々において、複数の入力スイッチ３１−１〜３１−ｍの各々とリファレンススイッチ３２とを交互にオンさせることによってリセット信号Ｖｒｅｓｅｔ(i)とリファレンス電圧Ｖｒｅｆとの差分を、入力側容３３を介して帰還側容量３７−ｉに転送し、しかる後、複数の入力スイッチ３１−１〜３１−ｍの各々とリファレンススイッチ３２とを交互にオンさせることによって光蓄積信号Ｖｓｉｇ(i)とリファレンス電圧Ｖｒｅｆとの差分を、入力側容量３３を介して帰還側容量３７−ｉに転送することにより、リセット信号Ｖｒｅｓｅｔ(i)と光蓄積信号Ｖｓｉｇ(i)との差分を複数の画素列ごとに読み出す処理を行うことで、リファレンススイッチ３２、入力側容量３３、演算増幅器３４およびリセットスイッチ３５が複数の画素列に対して共通に設けられていても、リセット信号Ｖｒｅｓｅｔ(i)と光蓄積信号Ｖｓｉｇ(i)との差分（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）を複数の画素列ごとに読み出すことができるために、画素固有の固定パターンノイズを除去するためのＣＤＳ処理を実現できる。
【００７６】
なお、本実施形態に係る単位読み出し回路１３−ｉ（１３−１〜１３−ｘ）では、単位画素２０から先にリセット信号Ｖｒｅｓｅｔを読み出し、その後に光蓄積信号Ｖｓｉｇを読み出すとしたが、その読み出しの順番は逆であってもよく、光蓄積信号Ｖｓｉｇを先に読み出し、リセット信号Ｖｒｅｓｅｔを後に読み出す構成を採った場合であっても同様の作用効果を得ることができる。
【００７７】
（単位読み出し回路の誤差補正）
以上説明した単位読み出し回路１３−ｉ（１３−１〜１３−ｘ）の回路動作は、演算増幅器３４が理想である場合、即ち演算増幅器３４の入出力端間を短絡したときの出力電圧Ｖｏｕｔが０［Ｖ］となる場合を前提としたときの回路動作である。
【００７８】
しかしながら、実際には、演算増幅器３４には演算時に誤差が発生する。支配的な誤差としては２つ挙げられる。その１つは、演算増幅器３４の入出力端間を短絡したときの出力電圧Ｖｏｕｔが０［Ｖ］とならないことによるオフセット電圧である。もう1つは、帰還側容量３７−１〜３７−ｍの各容量値Ｃ２(1)〜Ｃ２(m)の列ごとのばらつきによる増幅率のばらつき（ゲインばらつき）である。
【００７９】
＜オフセット電圧の補正＞
ＣＭＯＳイメージセンサ１０で撮像した画像の場合、演算時の誤差の１つであるオフセット電圧は縦筋として見え、ゲインばらつきは入力依存の縦筋となる。誤差を加味した場合、オフセット電圧をＶｏｆｓとすると、出力電圧Ｖｏｕｔ(i)は、
Ｖｏｕｔ(i)＝Ｃ１／Ｃ２(i)・（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）＋Ｖｏｆｓ
となる。
【００８０】
上記の数式から、単位画素２０から読み出されるリセット信号Ｖｒｅｓｅｔ(i)と光蓄積信号Ｖｓｉｇ(i)との差分（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）を０にすることで、出力電圧Ｖｏｕｔ(i)としてオフセット電圧Ｖｏｆｓが得られることがわかる。すなわち、リセット信号Ｖｒｅｓｅｔ(i)と光蓄積信号Ｖｓｉｇ(i)との差分を０にすることで、オフセット電圧Ｖｏｆｓを測定することができる。
【００８１】
そして、オフセット電圧Ｖｏｆｓを測定した後、画素列ごとに出力電圧Ｖｏｕｔ(i)からオフセット電圧Ｖｏｆｓを減算することにより、オフセット電圧Ｖｏｆｓの補正が為された出力電圧Ｖｏｕｔ(i)、即ち
Ｖｏｕｔ(i)＝Ｃ１／Ｃ２(i)・（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）
を得ることができる。
【００８２】
この出力電圧Ｖｏｕｔ(i)からオフセット電圧Ｖｏｆｓを減算する処理は、本実施形態の場合には、チップ外に設けられる信号処理回路部（図示せず）において行われることになる。なお、当該信号処理回路部についても、他の周辺回路と同様に、画素アレイ部１１と同じ半導体基板上にオンチップ化することも可能である。
【００８３】
＜ゲインばらつきの補正＞
次に、帰還側容量３７−１〜３７−ｍの各容量値Ｃ２(1)〜Ｃ２(m)の列ごとのばらつきによるゲインばらつきの補正について説明する。
【００８４】
このゲインばらつきの補正については、単位画素２０から読み出されるリセット信号Ｖｒｅｓｅｔ(i)と光蓄積信号Ｖｓｉｇ(i)との差分（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）の電圧を任意の電圧値になるように、例えば、（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）＝１［Ｖ］になるように外部から制御する。この制御により、出力電圧Ｖｏｕｔ(i)は、
Ｖｏｕｔ(i)＝Ｃ１／Ｃ２(i)
となる。
【００８５】
すなわち、純粋に、入力側容量３３と帰還側容量３７−ｉの各容量比Ｃ１／Ｃ２(i)の出力電圧Ｖｏｕｔ(i)を得ることができる。
ここで、ゲインばらつきの補正係数ＡをＡ＝Ｃ２(i)／Ｃ２とすることで、各画素列一律の係数Ｖｏｕｔ(i)＝Ｃ１／Ｃ２(i)・Ａ＝Ｃ１／Ｃ２とすることが可能である。
【００８６】
差分（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）の電圧を任意の電圧値になるように外部から制御する方法、即ち単位読み出し回路１３−ｉ（１３−１〜１３−ｘ）に単位画素２０から任意の差分信号を入力方法としては、例えば、リファレンス電圧Ｖｒｅｆを時間的に変化させる方法が考えられる。
【００８７】
具体的には、本来単位画素２０がリセット信号Ｖｒｅｓｅｔ(i)と光蓄積信号Ｖｓｉｇ(i)とを出力する時刻に単位画素２０からの入力ではなく、リセットスイッチ３２をオン状態にして、リファレンス電圧Ｖｒｅｆに代えてダミーの信号を任意の差分入力することで実現できる。この制御方法はリファレンス電圧Ｖｒｅｆの制御のみで済むために、単位読み出し回路１３−ｉ（１３−１〜１３−ｘ）に特別な回路を付加することなく、ゲインばらつきによる誤差を補正することが可能となる。
【００８８】
［応用回路］
続いて、単位読み出し回路１３−ｉ（１３−１〜１３−ｘ）の応用例について、いくつか例を挙げて説明する。
【００８９】
（応用例１）
図８は、応用例１に係る単位読み出し回路１３−ｉＡの回路構成を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。
【００９０】
図８に示すように、応用例１に係る単位読み出し回路１３−ｉＡは、帰還側容量３７−ｉ（３７−１〜３７−ｍ）として可変容量を用い、帰還側容量３７−ｉの容量値Ｃ２(i)を可変とし、画素列ごとの単位画素２０からの光蓄積信号Ｖｓｉｇの信号レベルを例えばシステム制御部１５で監視し、当該システム制御部１５の制御の下に、すべての画素列、または所定数以上の画素列からの光蓄積信号Ｖｓｉｇの信号レベルがある一定値よりも小さいときに帰還側容量３７−ｉの容量値Ｃ２(i)を、例えば全画素列に対して一律に小さくするように制御する構成となっている。
【００９１】
単位読み出し回路１３−ｉＡのゲインは、入力側容量３３と帰還側容量３７−ｉの容量比Ｃ１／Ｃ２(i)で決まることから、帰還側容量３７−ｉの容量値Ｃ２(i)を小さくすることにより、単位読み出し回路１３−ｉＡのゲインが上がる。したがって、すべての画素列からの光蓄積信号Ｖｓｉｇの信号レベルがある一定値よりも小さい場合は、これら信号レベルに対して高いゲインをかけて増幅することで、入力換算でノイズを低減できる。このときの制御タイミングは、図７のタイミングチャートと同じである。
【００９２】
（応用例２）
図９は、応用例２に係る単位読み出し回路１３−ｉＢの回路構成を示す回路図であり、図中、図８と同等部分には同一符号を付して示している。
【００９３】
図９に示すように、応用例２に係る単位読み出し回路１３−ｉＢは、応用例１に係る単位読み出し回路１３−ｉＡと同様に、帰還側容量３７−ｉ（３７−１〜３７−ｍ）として可変容量を用いるとともに、個々の画素列からの光蓄積信号Ｖｓｉｇの信号レベルを所定値と比較する比較器３８と、当該比較器３８の比較結果に基づいて帰還側容量３７−ｉの容量値Ｃ２(i)を制御するコントローラ３９とを有し、帰還側容量３７−ｉの容量値Ｃ２(i)を適応的に変化させる構成となっている。
【００９４】
具体的には、比較器３８およびコントローラ３９による制御の下に、画素列ごとに単位画素２０から光蓄積信号Ｖｓｉｇを読み出す際に、その信号レベルが所定値よりも高ければ帰還側容量３７−ｉの容量値Ｃ２(i)を大きくするように制御し、所定値以下であれば帰還側容量３７−ｉの容量値Ｃ２(i)を小さくするように制御する。
【００９５】
このように、光蓄積信号Ｖｓｉｇの信号レベルが所定値よりも高いときに、帰還側容量３７−ｉの容量値Ｃ２(i)を大きくすることにより、単位読み出し回路１３−ｉＡのゲインが容量値Ｃ２(i)を変える前のゲインよりも低くなるために、信号の飽和を防ぐことができる。また、光蓄積信号Ｖｓｉｇの信号レベルが所定値域のときに、帰還側容量３７−ｉの容量値Ｃ２(i)を小さくすることにより、単位読み出し回路１３−ｉＡのゲインが容量値Ｃ２(i)を変える前のゲインよりも高くなるために、ノイズ耐性を持たせることができる。
【００９６】
ここで、コントローラ３９は、帰還側容量３７−ｉの容量値Ｃ２(i)を変えたときに、当該容量値Ｃ２(i)で決まるゲインの設定値を保持しておく機能を持つものとする。そして、単位読み出し回路１３−ｉＢから出力電圧Ｖｏｕｔを読み出す際に、ゲインの設定値も同時に読み出して後段の信号処理回路部（図示せず）に供給し、当該信号処理回路部において、信号レベルを元に戻す信号処理を行うようにすればよい。
【００９７】
上述したように、応用例２に係る単位読み出し回路１３−ｉＢによれば、入力される光蓄積信号Ｖｓｉｇの大小に応じて帰還側容量３７−ｉの容量値Ｃ２(i)を制御することにより、信号レベルに対応したゲインを適応的に設定できるため（適応増幅）、単位画素２０の信号が高い場合の信号飽和の抑制と、低照度時のノイズ低減の両方を画素ごとに実現可能となる。
【００９８】
なお、本応用例２に係る回路構成を採る場合は、先に帰還側容量３７−ｉの容量値Ｃ２(i)を制御して、信号レベルに対応したゲインを設定する必要があるために、単位画素２０で光を受けて光電変換した信号、即ち光蓄積信号Ｖｓｉｇが先に単位読み出し回路１３−ｉＢに読み出され、その後にリセット信号Ｖｒｅｓｅｔが読み出されることが前提となる。  
【００９９】
このように、光蓄積信号Ｖｓｉｇを先に読み出し、その後にリセット信号Ｖｒｅｓｅｔを読み出す場合のタイミングチャートを図１０に示す。
【０１００】
単位読み出し回路１３−ｉＢの制御タイミングは、先述した単位読み出し回路１３−ｉの制御タイミング（図７）とほとんど同じであるが、期間ｔ(i)のｉがｉ＜２ｍのときは単位画素２０が光蓄積信号Ｖｓｉｇを出力し、ｉ≦２ｍ＋１のときは単位画素２０がリセット信号Ｖｒｅｓｅｔを出力するような制御を、単位画素２０が垂直駆動部１２から受ける。
【０１０１】
単位読み出し回路１３−ｉＢにおいては、単位画素２０から光蓄積信号Ｖｓｉｇが出力されたとき、当該光蓄積信号Ｖｓｉｇの信号レベルを比較器３８が所定値と比較する動作が行われる。そして、最終的に、単位画素２０ごとに入力側容量３３と帰還側容量３７−ｉの各容量比Ｃ１／Ｃ２(i)で増幅された出力電圧Ｖｏｕｔが本ＣＭＯＳイメージセンサ１０の撮像信号としてチップの外部へ読み出される。
【０１０２】
ここで、応用例１に係る単位読み出し回路１３−ｉＡも、応用例２に係る単位読み出し回路１３−ｉＢも、画素列からの信号レベルに基づいて帰還側容量３７−ｉ（３７−１〜３７−ｍ）の容量値を制御する、という点では同じであるが次の点で相違する。
【０１０３】
応用例１に係る単位読み出し回路１３−ｉＡでは、すべての画素列、または所定数以上の画素列からの信号レベルがある一定値よりも小さいときに、単位読み出し回路１３−１〜１３−ｘごとに画素列１〜ｍに対して一律に制御を行なう構成を採っているので、システム制御部１５とカラム処理部１３との間に単位読み出し回路１３−１〜１３−ｘの数だけ制御線を配線する必要がある。
【０１０４】
これに対して、応用例２に係る単位読み出し回路１３−ｉＢでは、単位読み出し回路１３−１〜１３−ｘ個々で画素列からの信号レベルを監視し、画素列１〜ｍごとに制御を行なう構成を採っているので、応用例１に係る単位読み出し回路１３−ｉＡに比べてより細やかな制御を実現できるとともに、システム制御部１５とカラム処理部１３との間に制御線を配線する必要がないという利点もある。
【０１０５】
なお、応用例１，２では、帰還側容量３７−ｉの容量値を可変とし、当該容量値を変えることによって単位読み出し回路１３−ｉＡのゲインを制御することしたが、当該ゲインは入力側容量３３と帰還側容量３７−ｉの容量比Ｃ１／Ｃ２(i)で決まることから、入力側容量３３の容量値を可変とし、当該容量値を制御するようにしても同様の作用効果を得ることができる。
【０１０６】
（応用例３）
応用例３に係る単位読み出し回路は、図３と同様の回路構成にて、制御タイミングが異なることによって信号の積分を実現する積分機能を持つ単位読み出し回路である。
【０１０７】
具体的には、リセット信号Ｖｒｅｓｅｔとリファレンス電圧Ｖｒｅｆとの切り替えを同一の画素列で１回ではなく、Ｍ回（Ｍは２以上の整数）行うことで、リセット信号ＶｒｅｓｅｔをＭ倍した信号Ｍ・（Ｖｒｅｓｅｔ(i)−Ｖｒｅｆ）を得る。その後に、リファレンス電圧Ｖｒｅｆについても同様にＭ回の切り替えを行うことで、最終的に出力電圧Ｖｏｕｔ(i)として、
Ｖｏｕｔ(i)＝Ｍ・Ｃ１／Ｃ２(i)・（Ｖｒｅｓｅｔ(i)−Ｖｓｉｇ(i)）
を得ることができる。
【０１０８】
図１１に、１列についてＭ回の積分を行う場合の制御タイミングを示す。ｍ列について行う場合はｍ×Ｍのクロックまで演算を行うことになる。
【０１０９】
本応用例３に係る単位読み出し回路、即ち積分機能を持つ単位読み出し回路では、先にリセット信号Ｖｒｅｓｅｔをｍ回サンプリングし、その後に光蓄積信号Ｖｓｉｇをｍ回サンプリングするために、前もって光蓄積信号Ｖｓｉｇの信号レベルの振幅を判断することができずに、信号が飽和してしまう可能性がある。この信号の飽和を防止するために為されたのが、次に説明する応用例４に係る単位読み出し回路１３−ｉＣである。
【０１１０】
（応用例４）
図１２は、応用例４に係る単位読み出し回路１３−ｉＣの回路構成を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。
【０１１１】
応用例４に係る単位読み出し回路１３−ｉＣは、積分機能を持つ応用例３に係る単位読み出し回路、即ち図３と同様の回路構成において、第１リファレンス電圧Ｖｒｅｆ１（図３のＶｒｅｆに相当）に加えて、当該第１リファレンス電圧Ｖｒｅｆ１より大きい電圧値の第２リファレンス電圧Ｖｒｅｆ２を用いるとともに、リファレンススイッチ４１、比較器４２およびラッチ回路４３を有する構成となっている。
【０１１２】
リファレンススイッチ４１は、入力側容量３３に対して、第１リファレンス電圧Ｖｒｅｆ１に代えて第２リファレンス電圧Ｖｒｅｆ２を選択的に与える。比較器４２は、演算増幅器３４の信号（出力電圧Ｖｏｕｔ）を飽和レベルに対応した基準値（正確には、飽和レベルよりも僅かに低い電圧値）と比較し、当該基準値を出力電圧Ｖｏｕｔが超えたときにリファレンススイッチ４１をオン状態にする。ラッチ回路４３は、比較器４２の比較結果に基づいて画素列ごとに出力電圧Ｖｏｕｔが基準値を超えた回数を記憶する。この基準値を超えた回数は、後述する信号復元のための情報となる。
【０１１３】
上記構成の単位読み出し回路１３−ｉＣでは、演算増幅器３４の出力電圧Ｖｏｕｔが飽和しそうになったら、入力側容量３３に第１リファレンス電圧Ｖｒｅｆ１を供給するのではなく、第２リファレンス電圧Ｖｒｅｆ２を供給する。これにより、第１リファレンス電圧Ｖｒｅｆ１よりも電圧値の大きい第２リファレンス電圧Ｖｒｅｆ２が演算増幅器３４の信号から差し引かれ、飽和しそうな信号を引き戻すことができるために、信号の飽和を抑制することができる。
【０１１４】
ここで、第１，第２リファレンス電圧Ｖｒｅｆ１，Ｖｒｅｆ２の各電圧値は外部より設定される既知の値である。したがって、単位読み出し回路１３−ｉＣにおいて、第２リファレンス電圧Ｖｒｅｆ２が差し引かれる処理が行われても、ラッチ回路４３に記憶した、出力電圧Ｖｏｕｔが基準値を超えた回数を、出力電圧Ｖｏｕｔと共に外部の信号処理回路へ出力することで、当該信号処理回路において、既知の第２リファレンス電圧Ｖｒｅｆ２と出力電圧Ｖｏｕｔが基準値を超えた回数とに基づく信号復元の処理によって元のデータを求めることができる。
【０１１５】
図１１のタイミングチャートにおいて、スイッチ制御信号φｒｅｆによるリファレンススイッチ３２の制御と同じタイミングでスイッチ制御信号φｒｅｆ２によるリファレンススイッチ４１を制御することにより、上述した信号飽和の抑制処理が実現可能になる。
【０１１６】
図１３は、応用例４に係る単位読み出し回路１３−ｉＣの回路動作の説明に供するタイミングチャートである。ここでは、例えば、積分を２回行った後、３回目に比較器４２の比較動作により、信号が飽和することがわかった場合の制御タイミングを示している。
【０１１７】
図１３のタイミングチャートにおいて、先ず、入力されるリセット信号ＶｒｅｓｅｔをＭ回サンプリングし、帰還側容量３５へ転送してリセットレベルの電荷を蓄積する。続いて、入力される光蓄積信号Ｖｓｉｇをサンプリングし、同様に、帰還側容量３５へ転送する。このとき、比較器４２で出力電圧Ｖｏｕｔをモニタして、当該出力電圧Ｖｏｕｔが飽和しないように先述した制御を行なう。
【０１１８】
ここで、比較器４２の比較基準となる電圧値は外部より調整可能である。この比較器４２の基準値は、先述した通り、信号飽和（正確には、飽和の直前）を検知可能な電圧値に設定される。
【０１１９】
図１３のタイミングチャートでは、積分２回目の比較器４２の比較出力が論理“１”となり、次の積分で飽和するおそれがあることがわかる。そこで、スイッチ制御信号φｒｅｆ１ではなく、スイッチ制御信号φｒｅｆ２を有効（アクティブ）にすることで、先述したように、第２リファレンス電圧Ｖｒｅｆ２による飽和しそうな信号の引き戻しにより、単位読み出し回路１３−ｉＣの出力電圧Ｖｏｕｔの信号飽和を抑制することができる。
【０１２０】
（応用例５）
図１４は、応用例５に係る単位読み出し回路１３−ｉＤの回路構成を示す回路図であり、図中、図１２と同等部分には同一符号を付して示している。
【０１２１】
本応用例５に係る単位読み出し回路１３−ｉＤは、ＡＤ（アナログ−デジタル）変換器を持つ単位読み出し回路、例えば、１サイクルあたり１．５ｂｉｔのＡＤ変換を行う、いわゆる１．５ｂｉｔ巡回型ＡＤ変換器を持つ単位読み出し回路への応用例である。
【０１２２】
図１４に示すように、単位読み出し回路１３−ｉＤ内に一体的に設けられた１．５ｂｉｔ巡回型ＡＤ変換器５０は、演算増幅器３４の出力側に２つの比較器５１，５２を持ち、演算増幅器３４から出力電圧Ｖｏｕｔが出力されるたびに２つの比較器５１，５２が動作して、当該出力電圧ＶｏｕｔをＡＤ変換対象に入力信号レベルとして２つの基準値ＶｄａｃＬ，ＶｄａｃＨと比較する。
【０１２３】
図１５に１段あたりの入出力特性（ＡＤ変換特性）を示す。同図に示すように、１．５ｂｉｔ巡回型ＡＤ変換器５０は、当該ＡＤ変換器５０の入力信号レベル（演算増幅器３４の出力電圧Ｖｏｕｔ）のフルスケール（最大振幅）の範囲を３つの領域に分割し、これら３つの領域に対して３値のＡＤ変換を行って、比較器５１，５２の比較結果ＤＬ，ＤＨとして、Ｌｏｗ（ＤＬ＝０，ＤＨ＝０），Ｍｉｄｄｌｅ（ＤＬ＝０，ＤＨ＝１），Ｈｉｇｈ（ＤＬ＝１，ＤＨ＝１）の３値のデジタルコードＤ(i-1)を割り当てる。
【０１２４】
ここで、入力信号レベルのフルスケールの１／２をリファレンス電圧Ｖｒｅｆ、最小値をＶｒｅｆＬ、最大値をＶｒｅｆＨとするとき、基準値ＶｄａｃＬをＶｒｅｆＬ−Ｖｒｅｆの範囲内に、基準値ＶｄａｃＨをＶｒｅｆ−ＶｒｅｆＨの範囲内にそれぞれ設定し、最小値ＶｒｅｆＬから基準値ＶｄａｃＬの範囲、基準値ＶｄａｃＬから基準値ＶｄａｃＨの範囲および基準値ＶｄａｃＨから最大値ＶｒｅｆＨの範囲をそれぞれ３つの領域として設定する。
【０１２５】
すなわち、図１４に示すように、デジタルコードＤ(i-1)と、入力信号レベルである演算増幅器３４の出力電圧Ｖｏｕｔ(i)との関係は次式のようになる。
Ｄ(i-1)＝Ｈｉｇｈ（１１）  ｉｆ  ＶｄａｃＨ＜Ｖｏｕｔ(i)
Ｄ(i-1)＝Ｍｉｄｄｌｅ（０１）  ｉｆ  ＶｄａｃＬ＜Ｖｏｕｔ(i)＜ＶｄａｃＨ
Ｄ(i-1)＝Ｌｏｗ（００）  ｉｆ  ＶｄａｃＬ＞Ｖｏｕｔ(i)
【０１２６】
巡回型ＡＤ変換器５０では、Ｓ／Ｈ（サンプル／ホールド）回路も構成要件として必要となる。このＳ／Ｈ回路については、演算増幅器３４の出力側に設ける場合もあるが、本例では、ｍ列に対して共通の入力回路がＳ／Ｈの機能を持っている。すなわち、ｍ列に対して共通の入力側容量３３とスイッチ５３，５４,６１とによってＳ／Ｈ回路６０が構成されている。
【０１２７】
入力側容量３３には、リファレンススイッチ５５，５６によってフルスケールの最小値ＶｒｅｆＬ、最大値ＶｒｅｆＨがリファレンス電圧として選択的に供給される。比較器５１，５２の比較結果ＤＬ，ＤＨは、ラッチ回路５７，５８にラッチされるとともに、ＤＡＣ（デジタル−アナログ変換）コントローラ５９に供給される。ＤＡＣコントローラ５９は、比較器５１，５２のＶｄａｃＬ，ＶｄａｃＨとの比較結果ＤＬ，ＤＨ、即ちデジタルコードＤ(i-1)に基づいてリファレンススイッチ３２，５５，５６のオン／オフ制御を行なう。
【０１２８】
図１６に１．５ｂｉｔ巡回型ＡＤ変換器５０の概念図を示す。図１６において、図１４と同等部分には同一符号を付して示している。
【０１２９】
１．５ｂｉｔ巡回型ＡＤ変換器５０では、２つの比較器５１，５２がクロックサイクル（後述するクロック信号φｃｏｍｐのサイクル）ごとに動作することで、比較器５１，５２の各々からデジタルデータＤＬ，ＤＨが出力される。このとき、ＡＤ変換入力である演算増幅器３４の出力電圧Ｖｏｕｔ(i)は、Ｌｏｗ（００），Ｍｉｄｄｌｅ（０１），Ｈｉｇｈ（１１）の領域に分けられ、次の演算処理では次式の演算が行われる。
Ｖｏｕｔ(i)＝２Ｖｏｕｔ(i-1)−Ｄ(i-1)＊Ｖｒｅｆ
Ｄ（i-1）＊Ｖｒｅｆ  ＝  ＶｒｅｆＬ
…  （Ｌｏｗ）Ｖｏｕｔ（i-1）＜ＶｄａｃＬ
Ｄ（i-1）＊Ｖｒｅｆ  ＝  Ｖｒｅｆ
…  （Ｍｉｄｄｌｅ）ＶｄａｃＬ＜Ｖｏｕｔ（i-1）＜ＶｄａｃＨ
Ｄ（i-1）＊Ｖｒｅｆ  ＝  ＶｒｅｆＨ
…  （Ｈｉｇｈ）ＶｄａｃＨ  ＜  Ｖｏｕｔ（i-1）
なお、上記の演算式は１．５ｂｉｔ巡回型ＡＤ変換器５０がシングルエンドで構成された場合であり、差動の場合はプラスマイナスを考慮する必要がある。
【０１３０】
上記の演算式は、上位桁から順にＡＤ変換を行い、入力信号レベルＶｏｕｔ(i-1)を２倍してそのＡＤ変換値によって一定値を差し引くことで、その出力レベルが必ず入力信号レベルＶｏｕｔ(i-1)のフルスケールの範囲内になるようにし、これを再び入力側に与えて同じことを繰り返すことによって多ビットのＡＤ変換を行う、という一連の演算処理を表わしている。
【０１３１】
２進数では、各桁ごとに論理“０”と論理“１”の２値を取るのに対して、上記構成の巡回型ＡＤ変換器５０では、各桁ごとにＬｏｗ（００），Ｍｉｄｄｌｅ（０１），Ｈｉｇｈ（１１）の３値を取るので、１段あたり１．５ｂｉｔのＡＤ変換を行っていると考えることができ、したがって、１．５ｂｉｔ巡回型ＡＤ変換器と呼ばれている。
【０１３２】
この１．５ｂｉｔ巡回型ＡＤ変換器５０では、１回あたり（各桁ごとに）３値でＡＤ変換を行うのでデジタル値には冗長性が生じる。このように、冗長性があることにより、１つの閾値判定レベル（比較基準値）でＡＤ変換を行う、冗長性がない１ｂｉｔ巡回型ＡＤ変換器に比べて、閾値判定レベルの誤差に強い、即ち比較器５１，５２の比較基準値ＶｄａｃＬ，ＶｄａｃＨがずれても、ずれの無い場合と同様の比較結果を得ることができるため、比較器５１，５２の精度要求が大きく緩和され、高精度なＡＤ変換が可能になる。
【０１３３】
１．５ｂｉｔ巡回型ＡＤ変換器５０では、ラッチ回路５７，５８の各ラッチ出力としてデジタル値Ｄ（１，２，……，Ｎ−１）を得て、後段の信号処理において、デジタル値Ｄに重みをつけて加算することでＮビットのデジタルデータとなる。この１．５ｂｉｔ巡回型ＡＤ変換器５０の動作については単独で行うことも、先述した積分動作や適応増幅動作などとの組み合わせで行うことも可能である。
【０１３４】
１．５ｂｉｔ巡回型ＡＤ変換器５０を持つ単位読み出し回路１３−ｉＤにおいては、リセットレベル（リセット信号）ＶｒｅｓｅｔのＡＤ変換を行った後に信号レベル（光蓄積信号）ＶｓｉｇのＡＤ変換を行い、出力された両デジタル値について後段の信号処理回路において減算処理することで、デジタル領域で相関二重サンプリング（ＣＤＳ）を行うことができる。
【０１３５】
アナログ領域で相関二重サンプリングを行う場合は、帰還側容量３５に（Ｖｒｅｓｅｔ−Ｖｓｉｇ）の電荷を蓄積し、出力される電圧をＡＤ変換することにより、相関二重サンプリング処理後の信号のＡＤ変換値を得ることができる。
【０１３６】
図１７に、１．５ｂｉｔ巡回型ＡＤ変換を行う場合の動作波形を示す。図１７のタイミングチャートにおいて、φｇ，φｉはＳ／Ｈ回路５０のスイッチ５３，５４をそれぞれオン／オフ制御するスイッチ制御信号、φｆｂは演算増幅器３４の出力端と入力側容量３３の入力端との間に接続されたフィードバックスイッチ６１をオン／オフ制御するスイッチ制御信号、φｄａｃはリファレンススイッチ５５，５６をオン，オフ制御するスイッチ制御信号、φｃｏｍｐは比較器５１，５２のクロック信号、Ｄはラッチ回路５７，５８のラッチ出力であるＡＤ変換出力データである。
【０１３７】
１．５ｂｉｔ巡回型ＡＤ変換器５０においては、大まかに分けると、画素のＣＤＳ処理後の信号として帰還側容量３５に蓄積されている信号を読み出してＡＤ変換処理を行い、続いて、次の帰還側容量３５の信号を読み出してＡＤ変換処理を行う、という動作が繰り返して実行される。
【０１３８】
以上、１．５ｂｉｔ巡回型ＡＤ変換器５０の基本的な動作概念について説明したが、本応用例５では、１．５ｂｉｔ巡回型ＡＤ変換器に対して本発明を応用したことを特徴とするものであり、本発明を応用したことでＡＤ変換処理のための基本的な回路動作が変わる訳ではないことから、ここでは、１．５ｂｉｔ巡回型ＡＤ変換器５０の詳細な回路動作の説明については省略するものとする。
【０１３９】
上述したことから明らかなように、１．５ｂｉｔ巡回型ＡＤ変換器５０では、ＡＤ変換処理を実現するに当たってはリファレンススイッチ３２、入力側容量３３および演算増幅器３４などが回路構成素子として必須となる。これら回路構成素子、即ち入力側容量３３や演算増幅器３４などを複数ｍの画素列ごとに配置するとした場合、カラム処理部１３が占有する回路部分の面積が大型化し、ＣＭＯＳイメージセンサ１０のチップサイズの小型化の妨げとなる。
【０１４０】
これに対して、本応用例５によれば、１．５ｂｉｔ巡回型ＡＤ変換機能を持つ単位読み出し回路１３−ｉＤにおいて、当該単位読み出し回路１３−ｉＤを構成する回路の一部、即ちリファレンススイッチ３２、入力側容量３３および演算増幅器３４などを複数ｍの画素列で共有した構成を採ることにより、カラム処理部１３が占有する回路部分の小面積化が可能になるため、ＣＭＯＳイメージセンサ１０のチップサイズの小型化を図ることができる。
【０１４１】
なお、本応用例５では、１．５ｂｉｔ巡回型ＡＤ変換器５０を持つ単位読み出し回路１３−ｉＤに適用した場合を例に挙げて説明したが、ＡＤ変換器としては１．５ｂｉｔ巡回型ＡＤ変換器５０に限られるものではなく、入力側容量や演算増幅器などを回路構成素子として有する１ｂｉｔ巡回型等のＡＤ変換器を持つ単位読み出し回路全般に対して適用可能である。
【０１４２】
（応用例６）
図３に示す実施形態に係る単位読み出し回路１３−ｉおよびその応用例１〜５に係る単位読み出し回路１３−ｉＡ〜１３−ｉＤでは、単一の入力側容量３３をＣＤＳやＡＤ変換に用いることを前提としているが、入力側容量３３を複数設けることによって当該入力側容量３３を水平方向あるいは垂直方向において複数画素の信号を加算する画素加算に用いることも可能である。
【０１４３】
図１８は、画素加算に応用した応用例６に係る単位読み出し回路１３−ｉＥの回路構成を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。
【０１４４】
図１８に示すように、応用例６に係る単位読み出し回路１３−ｉＥは、入力側容量３３として複数個、例えば２個の入力側容量３３−１，３３−２を設けた回路構成を採っている。そして、ｍ列の画素列のうち、任意の２列の画素の信号を、スイッチ制御信号φａｄｄ(1)，φａｄｄ(2)によってオン／オフ制御されるスイッチ６２−１，６２−２で選択して入力側容量３３−１，３３−２に蓄積し、これら入力側容量３３−１，３３−２に蓄積された信号電荷を同時に帰還側容量３６−ｉに転送することによって水平方向での２画素加算を実現できる。
【０１４５】
一方、同一の画素列の２つの画素の信号を、スイッチ制御信号φａｄｄ(1)，φａｄｄ(2)に同期してスイッチ６２−１，６２−２で選択して入力側容量３３−１，３３−２に蓄積し、これら入力側容量３３−１，３３−２に蓄積された信号電荷を同時に帰還側容量３６−ｉに転送することによって垂直方向での２画素加算を実現できる。
【０１４６】
ここでは、水平方向あるいは垂直方向における２画素加算を例に挙げたが、入力側容量３３をｘ個設けた回路構成を採ることで、水平方向あるいは垂直方向におけるｘ画素加算を実現できる。
【０１４７】
［変形例］
なお、上記実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１４８】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１４９】
さらに、本発明は、画素アレイ部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像素子に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像素子に対しても適用可能である。
【０１５０】
なお、固体撮像素子はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１５１】
また、本発明は、固体撮像素子への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１５２】
［撮像装置］
図１９は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１９に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有し、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１５３】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した実施形態あるいはその応用例に係るＣＭＯＳイメージセンサ１０が用いられる。
【０１５４】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１５５】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５６】
上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その撮像素子１０２として先述した実施形態あるいはその応用例に係るＣＭＯＳイメージセンサ１０を用いることで、当該ＣＭＯＳイメージセンサ１０では、複数の画素列の単位で配置される単位読み出し回路の一部を複数の画素列で共有することによってカラム処理部が占有する回路部分の小面積化を可能とし、チップサイズの小型化を実現できるため、撮像装置本体の小型化を図ることができる。
【図面の簡単な説明】
【０１５７】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】単位読み出し回路の回路構成の一例を示す回路図である。
【図４】スイッチのシンボルについての説明図である。
【図５】ダミースイッチの作用についての説明図（その１）である。
【図６】ダミースイッチの作用についての説明図（その２）である。
【図７】単位読み出し回路の回路動作の説明に供するタイミングチャートである。
【図８】応用例１に係る単位読み出し回路の回路構成を示す回路図である。
【図９】応用例２に係る単位読み出し回路の回路構成を示す回路図である。
【図１０】応用例２に係る単位読み出し回路の回路動作の説明に供するタイミングチャートである。
【図１１】応用例３に係る単位読み出し回路の回路動作の説明に供するタイミングチャートである。
【図１２】応用例４に係る単位読み出し回路の回路構成を示す回路図である。
【図１３】応用例４に係る単位読み出し回路の回路動作の説明に供するタイミングチャートである。
【図１４】応用例５に係る単位読み出し回路の回路構成を示す回路図である。
【図１５】１．５ｂｉｔ巡回型ＡＤ変換器の１段あたりの入出力特性（ＡＤ変換特性）を示す図である。
【図１６】１．５ｂｉｔ巡回型ＡＤ変換器の概念図である。
【図１７】１．５ｂｉｔ巡回型ＡＤ変換を行う場合の動作波形を示すタイミングチャートである。
【図１８】応用例６に係る単位読み出し回路の回路構成を示す回路図である。
【図１９】本発明に係る撮像装置の構成の一例を示すブロック図である。
【図２０】従来例に係る信号読み出し回路部の構成を示す回路図である。
【符号の説明】
【０１５８】
１０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直駆動部、１３…カラム処理部、１３−１〜１３−ｍ，１３−ｉ，１３−ｉＡ〜１３−ｉＥ…単位読み出し回路、１４…水平駆動部、１５…システム制御部、１６…画素駆動線、１７…垂直信号線、２０…単位画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、３１−１〜３１−ｍ…入力スイッチ、３２，４１，５５，５６…リファレンススイッチ、３３，３３−１，３３−２…入力側容量、３４…演算増幅器、３５…リセットスイッチ、３６−１〜３６−ｍ…帰還スイッチ、３７−１〜３７−ｍ…帰還側容量、４２，５１，５２…比較器、４３，５７，５８…ラッチ回路、５０…１．５ｂｉｔ巡回型ＡＤ変換器、５９…ＤＡＣコントローラ、６０…Ｓ／Ｈ回路
【図１】
0005151507.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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