(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体支持基板上に、埋込絶縁膜および半導体層が順に積層されてなり、この半導体層に半導体デバイスが形成されてなる半導体装置において、
前記第１導電型の半導体支持基板にあって前記埋込絶縁膜に接する部位に該埋込絶縁膜によって前記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と前記第１導電型の半導体支持基板とからなり、前記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードを備え、
前記ＰＮ接合ダイオードには、前記半導体デバイスの印加電圧を分圧した電圧が前記逆方向電圧として印加される
ことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体支持基板上に、埋込絶縁膜および半導体層が順に積層されてなり、この半導体層に半導体デバイスが形成されてなる半導体装置において、
前記第１導電型の半導体支持基板にあって前記埋込絶縁膜に接する部位に該埋込絶縁膜によって前記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と前記第１導電型の半導体支持基板とからなり、前記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードと、
前記半導体層および前記埋込絶縁膜を貫通して前記ＰＮ接合ダイオードの前記不純物拡散領域に接続されるとともに、前記半導体層と絶縁膜によって絶縁された導電体と、
前記半導体デバイスにおいて電流経路となるドリフト領域に設けられた電圧抽出用電極と、を備え、
前記ＰＮ接合ダイオードには、前記電圧抽出用電極を通じて抽出される電圧が、前記導電体を介して前記逆方向電圧として印加される
ことを特徴とする半導体装置。
【請求項３】
前記導電体は、多結晶半導体材料からなる
請求項２に記載の半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記導電体の周囲に前記半導体層を貫通して前記埋込絶縁膜に達する絶縁膜をさらに備
える
ことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体支持基板上に、埋込絶縁膜および半導体層が順に積層されてなり、この半導体層に半導体デバイスが形成されてなる半導体装置において、
前記第１導電型の半導体支持基板にあって前記埋込絶縁膜に接する部位に該埋込絶縁膜によって前記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と前記第１導電型の半導体支持基板とからなり、前記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードと、
前記半導体支持基板において前記第２導電型の不純物拡散領域の周囲に当該不純物拡散領域と接し、かつ当該不純物拡散領域よりも低濃度な第２導電型の不純物拡散領域と、を備える
ことを特徴とする半導体装置。
【請求項６】
第１導電型の半導体支持基板上に、埋込絶縁膜および半導体層が順に積層されてなり、この半導体層に半導体デバイスが形成されてなる半導体装置において、
前記第１導電型の半導体支持基板にあって前記埋込絶縁膜に接する部位に該埋込絶縁膜によって前記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と前記第１導電型の半導体支持基板とからなり、前記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードと、
前記半導体層および前記埋込絶縁膜を貫通して前記ＰＮ接合ダイオードの前記不純物拡散領域に接続されるとともに、前記半導体層と絶縁膜によって絶縁された導電体と、
前記半導体層において素子分離した領域に離間して形成されたアノード・カソード用の不純物拡散領域の間の電流経路となる領域に設けられた電圧抽出用電極と、を備え、
前記ＰＮ接合ダイオードには、前記電圧抽出用電極を通じて抽出される電圧が、前記導電体を介して前記逆方向電圧として印加される
ことを特徴とする半導体装置。
【請求項７】
請求項２〜４のいずれか一項に記載の半導体装置の製造方法であって、
１．第１導電型の半導体支持基板上に埋込絶縁膜およびその上層として半導体層が形成されてなる基板に対して、前記半導体層および前記埋込絶縁膜を貫通して前記半導体支持基板に達するダイオード電圧印加用トレンチを形成する工程と、
２．前記ダイオード電圧印加用トレンチの内壁に絶縁膜を形成する工程と、
３．前記ダイオード電圧印加用トレンチの側壁の絶縁膜を残して前記ダイオード電圧印加用トレンチの底部の絶縁膜を除去する工程と、
４．前記ダイオード電圧印加用トレンチの内部に、第２導電型の不純物を添加した多結晶半導体材料を充填する工程と、
５．熱処理を通じて、前記第２導電型の不純物を添加した前記多結晶半導体材料からこの第２導電型の不純物を前記半導体支持基板内に拡散させてＰＮ接合ダイオードを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体支持基板上に、埋込絶縁膜および半導体層が順に積層されてなり、この半導体層に半導体デバイスが形成され、
前記第１導電型の半導体支持基板にあって前記埋込絶縁膜に接する部位に該埋込絶縁膜によって前記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と前記第１導電型の半導体支持基板とからなり、前記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードと、
前記半導体層および前記埋込絶縁膜を貫通して前記ＰＮ接合ダイオードの前記不純物拡散領域に接続されるとともに、前記半導体層と絶縁膜によって絶縁された導電体と、を備
え、
前記ＰＮ接合ダイオードには、前記導電体を通じて前記逆方向電圧が印加される半導体装置の製造方法であって、
１．第１導電型の半導体支持基板上に埋込絶縁膜およびその上層として半導体層が形成されてなる基板に対して、前記半導体層および前記埋込絶縁膜を貫通して前記半導体支持基板に達するダイオード電圧印加用トレンチを形成する工程と、
２．前記ダイオード電圧印加用トレンチの内壁に絶縁膜を形成する工程と、
３．前記ダイオード電圧印加用トレンチの側壁の絶縁膜を残して前記ダイオード電圧印加用トレンチの底部の絶縁膜を除去する工程と、
４．前記ダイオード電圧印加用トレンチの内部に、第２導電型の不純物を添加した多結晶半導体材料を充填する工程と、
５．熱処理を通じて、前記第２導電型の不純物を添加した前記多結晶半導体材料からこの第２導電型の不純物を前記半導体支持基板内に拡散させてＰＮ接合ダイオードを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法にかかり、詳しくは、高耐圧化に有益な構造を有する半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
例えば産業機械や自動車等に搭載される電子制御装置にあっては、その小型化や省電力化等を目的として、ＭＯＳトランジスタ、バイポーラトランジスタや、二重拡散ＭＯＳトランジスタ（double diffused ＭＯＳトランジスタ）等の複数の半導体デバイスを同一の半導体チップ上に集積した半導体装置（複合デバイス）が多用されている。こうした半導体装置では、各半導体デバイス間における相互作用やラッチアップ等を抑制するために、各半導体デバイス間の絶縁分離が要求される。そのための絶縁分離構造の一つとして、ＳＯＩ（silicon on insulator）構造とトレンチ構造とを組み合わせた構造が一般的に知られている。この絶縁分離構造によれば、従来のＰＮ接合分離に比較して、上述の各半導体デバイス間における相互作用やラッチアップ等が好適に抑制されるとともに、各半導体デバイスの高速化や省消費電力化、動作温度の向上、高耐圧化等も併せて図られるようになる。
【０００３】
ところで、半導体装置の用途によっては、数百Ｖから１０００Ｖを超えるような高耐圧性が同半導体装置に要求されることもある。こうした半導体装置の構造として上記ＳＯＩ構造を採用した場合、その高耐圧化の設計にあたって、ウェハ表面と平行な方向（横方向）については、バルクウェハに半導体装置を形成する場合と同様の設計自由度が確保されるものの、垂直方向（縦方向）に対しては、以下に示す理由によって設計上の制約を受けることとなる。
【０００４】
図２７（ａ）に示すように、バルクウェハに形成された半導体装置では、半導体デバイスへの印加電圧に応じて、ドレイン高濃度領域１０３およびドレイン低濃度領域１０４から空乏層１０５が拡張される。一方、ＳＯＩ構造を採用した半導体装置における半導体デバイスでは、図２７（ｂ）に示すように、半導体支持基板１１０とＳＯＩ層（半導体層）１１１との間に埋込絶縁膜１１２が形成されている。このため、ドレイン高濃度領域１０３およびドレイン低濃度領域１０４からの空乏層１１５の拡張は、上記埋込絶縁膜１１２の存在によって一定の範囲内に制限されることとなる。そして、こうしたＳＯＩ構造を採用した半導体装置では、空乏層１１５とともに埋込絶縁膜１１２にも電圧が印加されることから、ＳＯＩ層１１１の厚さや埋込絶縁膜１１２の厚さによって半導体装置の耐圧も決定されてしまい、このことが高耐圧化設計にあたっての制約となっている。
【０００５】
そこで、上記ＳＯＩ層や上記半導体支持基板における不純物濃度分布の最適化等に加えて、ＳＯＩ層の厚さや埋込絶縁膜の厚さを厚くすることにより、同ＳＯＩ層や埋込絶縁膜に対する電界集中を緩和させて半導体装置としての耐圧の向上を図る方法が考えられる。しかしながら、半導体装置として例えば１０００Ｖの耐圧を得るためには、上記ＳＯＩ層の厚さを約５０μｍ、埋込絶縁膜の厚さを約６μｍにする必要がある。このようにＳＯＩ層を厚くするためには、各半導体デバイスを絶縁分離するためのトレンチ（溝）の深さも深くしなければならず、製造上の困難を伴うとともに、最悪の場合には各半導体デバイスの絶縁分離が不完全になってしまうおそれもある。また、埋込絶縁膜の厚さを厚くすると、半導体装置を形成する前のＳＯＩウェハの反り量も大きくなり、ウェハの加工が困難になるといった不都合が新たに生じる。
【０００６】
このような不都合を解消して、耐圧の向上が図られる半導体装置としては従来、例えば特許文献１に記載されている半導体装置が知られている。特許文献１には、半導体デバイスとしてＭＯＳトランジスタを採用した場合の例が示されている。この半導体装置（半導体デバイス）は、図２８に示すように、半導体支持基板１２０と不純物拡散領域１２１とからなるＰＮ接合ダイオード１２２が半導体支持基板１２０に埋め込み形成されるとともに、このＰＮ接合ダイオード１２２とドレイン高濃度領域１２３との間の埋込絶縁膜１２４が除去された構造を有している。こうした構造のもとに、半導体デバイスに電圧が印加されると、ＳＯＩ層１２５の電位に応じて上記ＰＮ接合ダイオード１２２のＰＮ接合部の空乏層が拡張するようになっている。このため、この空乏層にて保持可能な電圧分だけ半導体装置の耐圧が向上する。なお、この空乏層は、ＰＮ接合ダイオード１２２のＰＮ接合部付近だけでなく、上部ＳＯＩ層の各部の電位に対応して低濃度ドレイン領域全体に拡がることで、バルクウェハの場合と同様な高耐圧化が可能となっている。
【０００７】
またこの他にも、例えば特許文献２に記載の半導体装置が知られている。この半導体装置も、特許文献１に記載の半導体装置と同様、半導体支持基板にＰＮ接合ダイオードが埋め込み形成され、このＰＮ接合ダイオードの不純物拡散領域と接する埋込絶縁膜の部位が除去されている。ただし、この半導体装置では、専用の分離トレンチによるデバイス形成領域（島）において半導体デバイスから離間した箇所に上記ＰＮ接合ダイオードが形成されるとともに、さらに、このＰＮ接合ダイオードの上方におけるＳＯＩ層表面に電極が形成されている。そして、ＳＯＩ層内には、ＰＮ接合ダイオードの不純物拡散領域の導電型と同一の導電型のコンタクト用不純物拡散区域が、上記電極と上記ＰＮ接合ダイオードとを接続するかたちで形成されている。こうした構造のもと、この半導体装置における上記ＰＮ接合ダイオードには、上記電極および上記コンタクト用不純物拡散区域を通じて、ＳＯＩ層に形成された半導体デバイスへの印加電圧以上の電圧が印加される。このため、特許文献２に記載の半導体装置においても、上記特許文献１に記載の半導体装置と同様、半導体支持基板に形成されたＰＮ接合ダイオードのＰＮ接合部の空乏層の拡張を通じて半導体装置の高耐圧化が図られている。
【特許文献１】特表平８−５０６９３６号公報
【特許文献２】特許第３４２３００６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述の特許文献１に記載の半導体装置では、ＳＯＩ層１２５を通じてドレイン高濃度領域１２３と不純物拡散領域１２１とが電気的に接続されているため、ＰＮ接合ダイオード１２２にはドレイン電圧相当の電圧が印加されることとなる。すなわち、ＰＮ接合ダイオード１２２の耐圧以上に半導体装置の耐圧を向上させることはできない。また、特許文献２に記載の半導体装置においても、ＳＯＩ層に形成されたコンタクト用不純物拡散区域を通じて半導体デバイスへの印加電圧とは異なる電圧が印加されるものの、その印加電圧が半導体デバイスへの印加電圧以上とされることから、やはり埋め込み形成されたＰＮ接合ダイオードの耐圧以上に半導体装置の耐圧を向上させることはできない。
【０００９】
本発明は、こうした実情に鑑みてなされたものであり、その目的は、より高耐圧化を図ることのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
こうした目的を達成するため、請求項１に記載の発明では、第１導電型の半導体支持基板上に、埋込絶縁膜および半導体層が順に積層されており、この半導体層に半導体デバイスが形成されてなる半導体装置として、上記第１導電型の半導体支持基板にあって上記埋込絶縁膜に接する部位に該埋込絶縁膜によって前記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と上記第１導電型の半導体支持基板とからなり、上記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードを備え、上記ＰＮ接合ダイオードには、上記半導体デバイスの印加電圧を分圧した電圧が上記逆方向電圧として印加される構造とした。
また、請求項２に記載の発明では、第１導電型の半導体支持基板上に、埋込絶縁膜および半導体層が順に積層されており、この半導体層に半導体デバイスが形成されてなる半導体装置として、上記第１導電型の半導体支持基板にあって上記埋込絶縁膜に接する部位に該埋込絶縁膜によって上記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と上記第１導電型の半導体支持基板とからなり、上記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードと、上記半導体層および上記埋込絶縁膜を貫通して上記ＰＮ接合ダイオードの上記不純物拡散領域に接続されるとともに、上記半導体層と絶縁膜によって絶縁された導電体と、上記半導体デバイスにおいて電流経路となるドリフト領域に設けられた電圧抽出用電極と、を備え、上記ＰＮ接合ダイオードには、上記電圧抽出用電極を通じて抽出される電圧が、上記導電体を介して上記逆方向電圧として印加される構造とした。
また、請求項５に記載の発明では、第１導電型の半導体支持基板上に、埋込絶縁膜および半導体層が順に積層されており、この半導体層に半導体デバイスが形成されてなる半導体装置として、上記第１導電型の半導体支持基板にあって上記埋込絶縁膜に接する部位に該埋込絶縁膜によって上記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と上記第１導電型の半導体支持基板とからなり、上記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードと、上記半導体支持基板において上記第２導電型の不純物拡散領域の周囲に当該不純物拡散領域と接し、かつ当該不純物拡散領域よりも低濃度な第２導電型の不純物拡散領域と、を備える構造とした。
また、請求項６に記載の発明では、第１導電型の半導体支持基板上に、埋込絶縁膜およ
び半導体層が順に積層されており、この半導体層に半導体デバイスが形成されてなる半導体装置として、上記第１導電型の半導体支持基板にあって上記埋込絶縁膜に接する部位に該埋込絶縁膜によって上記半導体層とは電気的に分離された状態で埋め込み形成される第２導電型の不純物拡散領域と上記第１導電型の半導体支持基板とからなり、上記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧が印加されるＰＮ接合ダイオードと、上記半導体層および上記埋込絶縁膜を貫通して上記ＰＮ接合ダイオードの上記不純物拡散領域に接続されるとともに、上記半導体層と絶縁膜によって絶縁された導電体と、上記半導体層において素子分離した領域に離間して形成されたアノード・カソード用の不純物拡散領域の間の電流経路となる領域に設けられた電圧抽出用電極と、を備え、上記ＰＮ接合ダイオードには、上記電圧抽出用電極を通じて抽出される電圧が、上記導電体を介して上記逆方向電圧として印加される構造とした。
【００１１】
上述のように、半導体支持基板と半導体デバイスが形成される半導体層との間に埋込絶縁膜を有する構造（ＳＯＩ構造）では、半導体デバイスへの電圧印加に伴い同半導体デバイス内に形成される空乏層の拡張が、上記埋込絶縁膜によって一定の範囲内に制限されることとなる。このため、こうした構造を有する半導体装置では、半導体層の厚さや埋込絶縁膜の厚さによって半導体装置の耐圧も決定されてしまい、このことが半導体装置の高耐圧化設計にあたっての制約となっていた。この点、請求項１，２，５，６に記載の発明によれば、半導体支持基板内にＰＮ接合ダイオードが形成され、このＰＮ接合ダイオードに対して逆方向電圧が印加されることから、半導体支持基板内にも空乏層が拡張することとなる。このため、半導体装置の耐圧は、従来の半導体層内部の空乏層および埋込絶縁膜によって保持可能な電圧に加えて、上記半導体支持基板内に拡張する空乏層にて保持可能な電圧分だけ向上するようになる。
【００１２】
しかも、上記ＰＮ接合ダイオードと上記半導体層とが上記埋込絶縁膜によって電気的に絶縁される構造であることから、従来の半導体装置に見られるように、半導体装置の耐圧が上記ＰＮ接合ダイオードの耐圧（降伏電圧）によって制限されてしまうこともない。このため、ＰＮ接合ダイオードの耐圧よりも高い電圧を半導体装置に印加することも可能となり、半導体装置の耐圧をより向上させることができるようになる。また、このＰＮ接合ダイオードには、上記半導体デバイスへの印加電圧よりも低い逆方向電圧が印加されている。このため、いわゆるフィールドプレート効果によって上記ＰＮ接合ダイオードのコーナー部での電界が緩和されることとなり、この点も半導体装置の耐圧向上に寄与する。
【００１３】
こうした半導体装置において、特に請求項１に記載の発明によるように、上記ＰＮ接合ダイオードに対し、上記半導体デバイスの印加電圧を分圧した電圧が上記逆方向電圧として印加されるようにすれば、簡易な構成のもと、上記ＰＮ接合ダイオードに対して半導体デバイスの印加電圧よりも低い逆方向電圧を確実に印加することができるようになる。このように半導体デバイスの印加電圧を分圧する構成としては、例えば複数の抵抗やダイオード等の素子を直列に接続しておき、これら素子により分圧された電圧を抽出する方法が考えられる。
【００１４】
また、上記ＰＮ接合ダイオードに対する逆方向電圧の印加態様としてはこの他にも、例えば請求項２，６に記載の発明によるように、上記半導体層および上記埋込絶縁膜を貫通して上記ＰＮ接合ダイオードの上記不純物拡散領域に接続されるとともに、上記半導体層
と絶縁膜によって絶縁された導電体をさらに備え、上記ＰＮ接合ダイオードには、上記導電体を通じて上記逆方向電圧が印加されるようにすることも有効である。このように導電体を通じてＰＮ接合ダイオードに対して逆方向電圧が印加されるようにすれば、上記ＰＮ接合ダイオードに対して、上記半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧を容易に印加することが可能となる。
特に、上記半導体デバイスの電流経路となるドリフト領域には、同半導体デバイスへの電圧の印加に伴って一定の電圧勾配が形成される。この点、上記請求項２に記載の発明によるように、ドリフト領域に電圧抽出用の電極を設ける構造とすれば、この電圧抽出用電極を通じて、半導体デバイスの印加電圧よりも低い電圧を抽出することができる。しかも、この電圧抽出用電極の半導体デバイスにおける設置位置により、上記電圧勾配に応じて抽出される電圧値も変わることから、こうした電圧抽出用電極の設置位置の設定を通じて任意の大きさの逆方向電圧を上記ＰＮ接合ダイオードに印加することもできるようになる。すなわち、半導体装置としてのこのような構造によれば、簡易な構造にて、上記ＰＮ接合ダイオードに任意の逆方向電圧を印加することができるようになる。
【００１５】
なお、こうした導電体としては、例えば請求項３に記載の発明によるように、多結晶シリコンに代表される多結晶半導体材料が挙げられる。
この場合、上記ＰＮ接合ダイオードおよび上記導電体は、具体的には、例えば請求項７，８に記載の発明によるように、
１．第１導電型の半導体支持基板上に埋込絶縁膜およびその上層として半導体層が形成されてなる基板に対して、上記半導体層および上記埋込絶縁膜を貫通して上記半導体支持基板に達するダイオード電圧印加用トレンチを形成する工程と、
２．上記ダイオード電圧印加用トレンチの内壁に絶縁膜を形成する工程と、
３．上記ダイオード電圧印加用トレンチの側壁の絶縁膜を残して上記ダイオード電圧印加用トレンチの底部の絶縁膜を除去する工程と、４．上記ダイオード電圧印加用トレンチの内部に、第２導電型の不純物を添加した多結晶半導体材料を充填する工程と、
５．熱処理を通じて、上記第２導電型の不純物を添加した上記多結晶半導体材料からこの第２導電型の不純物を上記半導体支持基板内に拡散させてＰＮ接合ダイオードを形成する工程と、
を含む工程を経ることによって製造される。これにより、半導体支持基板にあって上記埋込絶縁膜に接する部位に該埋込絶縁膜によって上記半導体層とは電気的に分離された状態でＰＮ接合ダイオードが形成されるとともに、このＰＮ接合ダイオードに電気的に接続される多結晶半導体材料（導電体）が形成される。
【００１７】
ところで、請求項２または３に記載の半導体装置において、上記導電体と上記半導体層との電位差が大きい場合には、両者間の絶縁分離耐圧を確保するために、上記半導体層と
上記導電体とを絶縁するための絶縁膜を厚くする必要がある。このような絶縁膜の厚膜化は、製造の面から困難を伴うことが経験上知られている。この点、例えば請求項４に記載の発明によるように、上記導電体の周囲に上記半導体層を貫通して上記埋込絶縁膜に達する絶縁膜をさらに備える構造とすれば、これら絶縁膜間の容量結合によって上記導電体とその周りの半導体層との電位差が軽減されるため、上記導電体と上記半導体層との電位差の増大に伴う絶縁膜の厚膜化を好適に抑制することができるようになる。
【００１８】
また特に、請求項５に記載の発明によれば、低濃度な第２導電型の不純物拡散領域により第２導電型の不純物拡散領域の端部の電界を緩和することができ、ＰＮ接合ダイオードのより一層の高耐圧化を図ることができる。
【００１９】
また特に、請求項６に記載の発明によれば、専用の電圧抽出用ダイオードを用いてＰＮ接合ダイオードに対して半導体デバイスの印加電圧よりも低い逆方向電圧を確実に印加することができるようになる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施の形態）
以下、本発明にかかる半導体装置およびその製造方法の第１の実施の形態について、図１〜８を参照して説明する。
【００２１】
はじめに、図１を参照して、この実施の形態にかかる半導体装置の構造について詳述する。なお、図１（ａ）はこの半導体装置における半導体デバイスの平面構造を模式的に示すものであり、図１（ｂ）は図１（ａ）中のＡ−Ａに沿った同半導体デバイスの断面構造のうち、その一部分を示すものである。
【００２２】
本実施の形態にかかる半導体装置は、複数の半導体デバイスが、図１（ａ）に示すような円状の素子分離用トレンチＴＮ１によって素子分離された構造となっている。そして、この素子分離用トレンチＴＮ１によって囲繞された領域がデバイス形成領域となっており、この領域内に、同心円状のドレイン電極ＴＤ、ゲート電極ＴＧ、およびソース電極ＴＳの各電極を有する横型二重拡散ＭＯＳトランジスタ（半導体デバイス）が形成されている。なお、上記素子分離用トレンチＴＮ１には絶縁膜ＩＬが埋設されており、上記横型二重拡散ＭＯＳトランジスタと周囲の他の半導体デバイスとが電気的に絶縁されている。
【００２３】
また、図１（ｂ）に示すように、この半導体デバイスは、基本的には、例えばＰ型（第１導電型）の半導体支持基板１１上に、例えば酸化シリコンの埋込絶縁膜１２および例えばＮ型のＳＯＩ層（半導体層）１３が順に積層された構造を有して構成されている。
【００２４】
こうした上記ＳＯＩ層１３には、該ＳＯＩ層１３よりも高濃度なＮ型のドレイン高濃度領域１５、Ｐ型のチャネル領域１６、上記ドレイン高濃度領域１５と同程度の濃度をもったＮ型のソース領域１７、および上記チャネル領域１６よりも高濃度のＰ型のコンタクト領域１８が形成されている。なお、このＰ型のコンタクト領域１８は、チャネル電位を固定するために設けられている。
【００２５】
そして、上記ドレイン高濃度領域１５には、その表面においてドレイン電極ＴＤがオーミック接合されている。また、上記ソース領域１７および上記コンタクト領域１８には、これらソース領域１７およびコンタクト領域１８に接するようにその表面においてソース電極ＴＳがオーミック接合されている。さらに、チャネル領域１６には、その表面に二酸化シリコン等のゲート絶縁膜１９を介してゲート電極ＴＧが形成されている。
【００２６】
また、このＳＯＩ層１３には、このＳＯＩ層１３および上記埋込絶縁膜１２を貫通して半導体支持基板１１に達するダイオード電圧印加用トレンチＴＮ２が形成されている。このダイオード電圧印加用トレンチＴＮ２の内周面には、絶縁膜ＩＬが形成されるとともに、さらにその内方には、例えば多結晶半導体材料である多結晶シリコンからなる導電体２０が埋設されている。すなわち、ダイオード電圧印加用トレンチＴＮ２の内部には、絶縁膜ＩＬによってＳＯＩ層１３から絶縁された導電体２０が形成されている。
【００２７】
そして、半導体支持基板１１において上記埋込絶縁膜１２に接する部位には、上記導電体２０に電気的に接続されるように、ＳＯＩ層１３よりも高濃度のＮ型（第２導電型）の不純物拡散領域２１が埋め込み形成されている。本実施の形態においては、Ｐ型の半導体支持基板１１とこのＮ型の不純物拡散領域２１とにより、ＰＮ接合ダイオード２２が形成されている。このＰＮ接合ダイオード２２には、上記ドレイン電極ＴＤに印加されるドレイン電圧Ｖｄよりも低い逆方向電圧が印加されるようになっている。なお、図１（ａ）に示すように、上記ダイオード電圧印加用トレンチＴＮ２は、同心円状の各電極ＴＳ，ＴＧ，ＴＤの中心部分において環状に形成されている。
【００２８】
具体的には、例えば同図１（ｂ）に示すように、ドレイン電極ＴＤとグランドとの間に抵抗等の素子２３，２４を直列接続しておき、これら素子２３，２４の間の電圧、すなわち素子２３，２４によって分圧された電圧を上記導電体２０を通じてＰＮ接合ダイオード２２に印加するようにしている。これにより、上記ＰＮ接合ダイオード２２には、上記ドレイン電極ＴＤに印加されるドレイン電圧Ｖｄよりも低い逆方向電圧が印加される。
【００２９】
このように、半導体支持基板１１に形成されたＰＮ接合ダイオード２２に対して、ドレイン電極ＴＤに印加されるドレイン電圧Ｖｄよりも低い電圧が印加されることから、横型二重拡散ＭＯＳトランジスタの耐圧をＰＮ接合ダイオード２２の耐圧（降伏電圧）よりも大きくすることができる。また、埋込絶縁膜１２の上層のＳＯＩ層１３に対しては、ＰＮ接合ダイオード２２に印加される電圧よりも高い電圧が印加されることになるため、いわゆるフィールドプレート効果によってＰＮ接合ダイオード２２端部での電界が緩和されるようになる。このため、ＰＮ接合ダイオード２２の耐圧が向上することとなる。以下、この点について、図２〜４を参照しつつさらに詳述する。
【００３０】
図２は、本実施の形態における半導体デバイスをモデル化して模式的に示したものである。同図２において、電圧Ｖｓはソース電圧を、電圧Ｖｄはドレイン電圧を、電圧Ｖｓｕｂは基板電圧を、そして電圧ＶｄｉｏｄｅはＰＮ接合ダイオードのＮ型不純物拡散領域に印加される電圧をそれぞれ示している。このモデルを用いて、ドレイン電圧Ｖｄと電圧Ｖｄｉｏｄｅとの間の電圧（以下、ドレイン・ダイオード間電圧と記載）、およびＰＮ接合ダイオードの耐圧との関係をシミュレーションした結果を図３に示す。また、図４は、半導体支持基板内のＰＮ接合ダイオードの有無による空乏層の広がり態様の相異についてシミュレーションした結果を示したものである。
【００３１】
図３に示されるように、ドレイン・ダイオード間電圧が大きくなるにつれて、いわゆるフィールドプレート効果によってＰＮ接合ダイオードの耐圧が向上し、その後飽和している。このシミュレーション結果から分かるように、ＰＮ接合ダイオードの耐圧を向上させるためには、ドレイン・ダイオード間電圧を大きくしてフィールドプレート効果を発現させることが有効である。
【００３２】
また、図４（ａ）に示されるように、半導体支持基板内に本実施の形態のＰＮ接合ダイオードが形成されていない従来の半導体デバイスにあっては、ＳＯＩ層における空乏層の拡張が埋込絶縁膜によって制限されている。これに対して、半導体支持基板内に本実施の形態のＰＮ接合ダイオードが形成されている場合には、図４（ｂ）に示されるように、ＳＯＩ層の空乏層および半導体支持基板におけるＰＮ接合ダイオードの空乏層とにより、半導体デバイスにおける空乏層は、図４（ａ）に示される空乏層よりも大きくなる。このため、空乏層において保持可能な電圧が増加することとなり、半導体装置の耐圧も向上するようになる。
【００３３】
ちなみに、いま仮にＰＮ接合ダイオードの耐圧がＡ［Ｖ］であるとすると、前述の特許文献１に記載の半導体装置の耐圧は、最大でも、このＰＮ接合ダイオードの耐圧であるＡ［Ｖ］となる。その点、半導体支持基板に本実施の形態のＰＮ接合ダイオードが形成されている場合には、フィールドプレート効果によるＰＮ接合ダイオードの耐圧向上分をＢ［Ｖ］、ドレイン・ダイオード間電圧をＣ［Ｖ］とすると、半導体装置の耐圧Ｅ［Ｖ］は、Ｅ＝Ａ＋Ｂ＋Ｃとなる。すなわち、半導体支持基板に形成されたＰＮ接合ダイオードに対して、ドレイン電極に印加される電圧よりも低い電圧を印加することにより、ＰＮ接合ダイオードの耐圧以上の電圧をドレイン電圧として半導体デバイスに印加することがでるようになり、半導体装置の垂直方向（縦方向）の設計上の制約が解消される。
【００３４】
次に図５〜８を参照して、この実施の形態にかかる半導体装置の製造工程について説明する。図５〜８は、この実施の形態にかかる半導体装置の断面構造を、その製造プロセスにしたがって模式的に示したものである。
１．まず、図５に示すＳＯＩウェハ（ＳＯＩ基板）ＷＥを用意する。詳しくは、不純物濃度が１０１３〜１０１５ｃｍ−３程度であるＰ型の半導体支持基板１１上に二酸化シリコンからなる埋込絶縁膜１２を０．１〜４μｍ程度の厚さに形成し、その上面にＮ型の半導体基板を貼り合わせ、さらにこのＮ型の半導体基板を研磨することにより、０．０１〜３０μｍ程度のＮ型のＳＯＩ層１３を形成する。なお、このＳＯＩウェハＷＥを製造する方法は任意であり、例えば上述の貼り合わせによる方法に代えて、ＳＩＭＯＸ（silicon implanted oxide）によって製造するようにしてもよい。
２．次いで、図６に示すように、ＳＯＩウェハＷＥの上面に絶縁層３０を形成した後、パターンエッチングにより、ＳＯＩ層１３および埋込絶縁膜１２を貫通して半導体支持基板１１に達する素子分離用トレンチＴＮ１と、同じくＳＯＩ層１３および埋込絶縁膜１２を貫通して半導体支持基板１１に達するダイオード電圧印加用トレンチＴＮ２とを形成する。ここで、素子分離用トレンチＴＮ１の幅よりもダイオード電圧印加用トレンチＴＮ２の幅の方が広く設定されている。そして、熱酸化あるいはＣＶＤ法によって絶縁膜ＩＬを０．３〜２μｍ程度の厚さで成膜して、上記素子分離用トレンチＴＮ１を同絶縁膜ＩＬで埋め込むとともに、上記ダイオード電圧印加用トレンチＴＮ２の内壁に絶縁膜ＩＬを形成する。
３．次いで、図７に示すように、ＳＯＩウェハＷＥの上面へのエッチングにより、絶縁層３０の上面に形成された絶縁膜ＩＬを除去するとともに、ダイオード電圧印加用トレンチＴＮ２の側壁の絶縁膜ＩＬを残してその底部の絶縁膜ＩＬを除去する。そして、多結晶シリコン膜２０Ａを成膜してダイオード電圧印加用トレンチＴＮ２を同膜２０Ａにて埋め込む。この成膜時にＮ型不純物を添加する。これにより、ダイオード電圧印加用トレンチＴＮ２の内部に、Ｎ型の不純物を添加した多結晶シリコン膜２０Ａが充填されることとなる。なお、この多結晶シリコン膜２０ＡへのＮ型不純物の添加は、多結晶シリコン膜２０Ａの成膜後に行ってもよい。さらに、絶縁層３０上面の多結晶シリコン膜２０Ａを除去する。
４．その後、熱処理することで、Ｎ型不純物が添加された多結晶シリコン膜２０ＡからＮ型不純物が半導体支持基板１１内に拡散する。これにより、図８に示されるように、半導体支持基板１１内にＮ型の不純物拡散領域２１が形成され、半導体支持基板１１内にＰＮ接合ダイオード２２が形成されることとなる。そして、絶縁層３０を除去することにより、ダイオード電圧印加用トレンチＴＮ２の内部に導電体２０が形成される。なお、上記素子分離用トレンチＴＮ１によって囲まれた領域のうち、ダイオード電圧印加用トレンチＴＮ２によって囲まれた領域以外の領域がデバイス形成領域となり、このデバイス形成領域にドレイン高濃度領域１５等の各領域が形成されることとなる。
【００３５】
ところで、こうした半導体支持基板１１内にＰＮ接合ダイオード２２を形成する工程にあって、ダイオード電圧印加用トレンチＴＮ２の内壁に絶縁膜ＩＬを形成する工程は、ＳＯＩウェハＷＥでの絶縁分離として一般的に行われているトレンチ分離構造の形成工程に２点の変更を加えることで可能となる。すなわち、ダイオード電圧印加用トレンチＴＮ２は、エッチングによりトレンチを形成する際、ＳＯＩ層１３に加えて埋込絶縁膜１２までエッチングすること、およびトレンチ底部に形成された絶縁膜ＩＬをエッチングにより除去すること、によって形成される。このため、半導体装置の製造コストも好適に抑制されるようになる。
【００３６】
以上説明したように、本実施の形態にかかる半導体装置およびその製造方法によれば、以下のような効果を得ることができるようになる。
（１）Ｐ型の半導体支持基板１１内に、Ｎ型の不純物拡散領域２１を、埋込絶縁膜１２に接し、且つ電気的に分離された状態で埋め込み形成し、このＮ型の不純物拡散領域２１とＰ型の半導体支持基板１１とによりＰＮ接合ダイオード２２を形成した。そして、このＰＮ接合ダイオード２２に対して、ドレイン電圧Ｖｄよりも低い逆方向電圧（広義には半導体デバイスに印加される最高動作電圧よりも低い逆方向電圧：詳細は後述）を印加するようにした。これにより、半導体装置に電圧が印加されると、半導体支持基板１１内にも空乏層が拡張することとなり、半導体装置の耐圧は、従来のＳＯＩ層内部の空乏層および埋込絶縁膜によって保持可能な電圧に基づき設定される耐圧と比較して、上記半導体支持基板１１内に拡張する空乏層にて保持可能な電圧分だけ向上するようになる。しかも、ＰＮ接合ダイオード２２とＳＯＩ層１３とが埋込絶縁膜１２によって電気的に絶縁される構造であることから、従来の半導体装置に見られるように、半導体装置の耐圧が上記ＰＮ接合ダイオード２２の耐圧によって制限されてしまうこともない。このため、ＰＮ接合ダイオード２２の耐圧よりも高いドレイン電圧Ｖｄを半導体装置に印加することも可能となり、比較的設計自由度の高い横方向の耐圧設計を通じて半導体装置の耐圧をより向上させることができるようになる。
【００３７】
また、ＰＮ接合ダイオード２２には、ドレイン電圧Ｖｄよりも低い逆方向電圧が印加されるため、いわゆるフィールドプレート効果によってＰＮ接合ダイオード２２のコーナー部での電界が緩和され、ひいてはＰＮ接合ダイオード２２自身の耐圧を向上させることもできる。この点も半導体装置の耐圧向上に寄与することとなる。
【００３８】
（２）半導体支持基板１１内にＰＮ接合ダイオード２２を形成する工程にあって、ダイオード電圧印加用トレンチＴＮ２の内壁に絶縁膜ＩＬを形成する工程を、ＳＯＩウェハでの絶縁分離として一般的に行われているトレンチ分離構造の形成工程に２点の変更を加えることで可能となるようにした。これにより、半導体装置の製造コストは好適に抑制される。ちなみに、前記特許文献１に記載の半導体装置では、半導体支持基板に埋込ダイオードを形成した後に埋込絶縁膜上にエピタキシャル成長などを通じてＳＯＩ層を形成する必要があり、製造工程が複雑となる。また、前記特許文献２に記載の半導体装置では、半導体支持基板に形成された不純物拡散領域とＳＯＩ層表面の電極とを接続するために、コンタクト用不純物拡散区域を配置するための専用のトレンチを形成する必要があり、やはり製造工程が複雑になってしまう。いずれにせよ、これら半導体装置によると、その耐圧は確かに向上されるものの、その製造工程の複雑さゆえに、製造コストが増加してしまうこととなる。
【００３９】
（３）ドレイン電圧Ｖｄとグランドとの間に直列接続された素子２３，２４によってドレイン電圧Ｖｄを分圧し、この分圧された電圧を導電体２０を通じてＰＮ接合ダイオード２２に逆方向電圧として印加するようにした。これにより、簡易な構成のもと、ＰＮ接合ダイオード２２に対して半導体装置への印加電圧（ドレイン電圧Ｖｄ）よりも低い逆方向電圧を確実に印加することができる。
【００４０】
（第２の実施の形態）
次に、この発明にかかる半導体装置の第２の実施の形態について、図９を参照して説明する。なお、この実施の形態にかかる半導体装置もその基本的な構造は先の第１の実施の形態と同様であるため、先の第１の実施の形態と同様あるいはそれに準じた構造については、同一の符号を付してその説明は割愛する。
【００４１】
本実施の形態にかかる半導体装置では、図９（ａ），（ｂ）に示すように、ＳＯＩ層１３におけるドレイン高濃度領域１５とチャネル領域１６との間のドリフト領域に、ＳＯＩ層１３よりも高濃度のＮ型の電圧抽出用拡散領域４０が形成されている。そして、この電圧抽出用拡散領域４０に電圧抽出用電極４１がオーミック接合されており、この電圧抽出用電極４１と導電体２０とが電気的に接続されている。すなわち、本実施の形態にかかる半導体装置では、ドレイン電極ＴＤとソース電極ＴＳとの間に電圧抽出用電極４１をさらに備えた構造となっている。
【００４２】
ところで、半導体装置への電圧の印加に伴い、電流経路となるドリフト領域には一定の電圧勾配が形成されることとなる。上記電圧抽出用電極４１によって抽出される電圧の大きさは、ドリフト領域における電圧抽出用拡散領域４０の形成位置によって決まっている。このため、ドリフト領域における電圧抽出用拡散領域４０の形成位置を変更することにより、ドレイン電圧Ｖｄよりも低い任意の電圧を電圧抽出用電極４１を通じて抽出することができる。
【００４３】
以上説明したように、本実施の形態にかかる半導体装置およびその製造方法によれば、上記（１）および（２）の効果に加えて、さらに以下のような効果が得られるようになる。
【００４４】
（４）ドレイン高濃度領域１５とチャネル領域１６との間のドリフト領域に、ＳＯＩ層１３よりも高濃度のＮ型の電圧抽出用拡散領域４０を形成するとともに、この電圧抽出用拡散領域４０に電圧抽出用電極４１を接合するようにした。そして、この電圧抽出用電極４１と導電体２０とを電気的に接続した。これにより、先の実施の形態にかかる半導体装置におけるような素子２３，２４を用いずとも、上記電圧抽出用電極４１を通じて、ドレイン電圧Ｖｄよりも低い電圧をＰＮ接合ダイオード２２に印加することができるようになる。また、電圧抽出用電極４１から抽出される電圧の大きさは、ドリフト領域における電圧抽出用拡散領域４０の形成位置に応じて変わることから、こうした電圧抽出用拡散領域４０（電圧抽出用電極４１）の形成位置の設定を通じて任意の大きさの電圧を上記ＰＮ接合ダイオード２２に印加することができるようになる。
【００４５】
（第３の実施の形態）
次に、この発明にかかる半導体装置およびその製造方法の第３の実施の形態について、図１０〜１３を参照して説明する。
【００４６】
先の第１，第２の実施の形態にかかる半導体装置では、上記導電体と上記ＳＯＩ層との電位差が大きい場合、両者間の絶縁分離耐圧を確保するために、ダイオード電圧印加用トレンチの内壁の絶縁膜を厚く形成することが好ましい。こうした絶縁膜の厚膜化は、製造の面から困難を伴うことが多い。そこで、本実施の形態にかかる半導体装置では、ダイオード電圧印加用トレンチの周囲に同心円状に複数のトレンチを形成するとともに、そのトレンチ内に絶縁膜を充填することにより、上記ダイオード電圧印加用トレンチの内壁の絶縁膜に印加される電圧を低減するようにしている。なお、この実施の形態にかかる半導体装置も、その基本的な構造は先の第１の実施の形態と同様であるため、先の第１の実施の形態と同様あるいはそれに準じた構造については、同一の符号を付してその説明は割愛する。
【００４７】
図１０（ａ）に示すように、本実施の形態にかかる半導体装置では、ダイオード電圧印加用トレンチＴＮ２を囲繞するように、このダイオード電圧印加用トレンチＴＮ２よりも幅の狭い同心円状のトレンチＴＮ３およびトレンチＴＮ４が形成されている。これらトレンチＴＮ３，ＴＮ４は、図１０（ｂ）に示されるように、ＳＯＩ層１３および埋込絶縁膜１２を貫通して半導体支持基板１１に達するように形成されている。また、これらトレンチＴＮ３，ＴＮ４には、絶縁膜ＩＬが埋設されている。すなわち、本実施の形態にかかる半導体装置は、導電体２０の周囲にＳＯＩ層１３を貫通して埋込絶縁膜１２に達する絶縁膜ＩＬをさらに備えている。
【００４８】
このような構造のもとでは、ダイオード電圧印加用トレンチＴＮ２の内壁に形成された絶縁膜ＩＬとトレンチＴＮ３に埋設された絶縁膜ＩＬとの間、およびトレンチＴＮ３に埋設された絶縁膜ＩＬとトレンチＴＮ４に埋設された絶縁膜ＩＬとの間は、それぞれ容量結合する。このため、導電体２０とその周りのＳＯＩ層１３との電位差が軽減される。この結果、上述の絶縁分離耐圧を確保しつつ、ダイオード電圧印加用トレンチＴＮ２の内壁に形成された絶縁膜ＩＬの厚さの増大を抑制することが可能となる。具体的には、例えば導電体２０とＳＯＩ層１３との電位差が大きい場合には、その間の絶縁耐圧を得るために、ダイオード電圧印加用トレンチＴＮ２の内壁の絶縁膜ＩＬとして、数μｍといった厚い絶縁膜の形成が必要となることもあり、絶縁膜の加工性に問題が生じる。これに対し、本実施の形態にかかる半導体装置によれば、例えば０．５〜１μｍ程度の絶縁膜によって絶縁耐圧を確保することも可能となる。
【００４９】
次に図１１〜１３を参照して、この実施の形態にかかる半導体装置の製造工程のうち、上記トレンチＴＮ１〜ＴＮ４を形成するまでの製造工程について説明する。図１１〜１３は、この実施の形態にかかる半導体装置の断面構造を、その製造プロセスにしたがって模式的に示したものである。
１．図１１に示すように、先の第１の実施の形態にかかる半導体装置の製造方法に準じて形成したＳＯＩウェハＷＥの上面に絶縁層３０を形成する。その後、パターンエッチングにより、ＳＯＩ層１３および埋込絶縁膜１２を貫通して半導体支持基板１１に達する素子分離用トレンチＴＮ１およびトレンチＴＮ３，ＴＮ４と、同じくＳＯＩ層１３および埋込絶縁膜１２を貫通して上記半導体支持基板１１に達するダイオード電圧印加用トレンチＴＮ２とを形成する。ここで、トレンチＴＮ１，ＴＮ３，ＴＮ４の幅よりもダイオード電圧印加用トレンチＴＮ２の幅の方が広く設定されている。そして、熱酸化あるいはＣＶＤ法によって絶縁膜ＩＬを０．３〜２μｍ程度の厚さで成膜して、トレンチＴＮ１，ＴＮ３，ＴＮ４を同絶縁膜ＩＬで埋め込むとともに、上記ダイオード電圧印加用トレンチＴＮ２の内壁に絶縁膜ＩＬを形成する。
２．次いで、図１２に示すように、ＳＯＩウェハＷＥの上面へのエッチングにより、絶縁層３０の上面に形成された絶縁膜ＩＬを除去するとともに、ダイオード電圧印加用トレンチＴＮ２の側壁の絶縁膜ＩＬを残してその底部の絶縁膜ＩＬを除去する。そして、多結晶シリコン膜２０Ａを成膜してダイオード電圧印加用トレンチＴＮ２を同膜２０Ａにて埋め込む。この成膜時にＮ型不純物を添加する。これにより、ダイオード電圧印加用トレンチＴＮ２の内部に、Ｎ型の不純物を添加した多結晶シリコン膜２０Ａが充填されることとなる。なお、この多結晶シリコン膜２０ＡへのＮ型不純物の添加は、先の第１の実施の形態と同様、多結晶シリコン膜２０Ａの成膜後に行ってもよい。さらに、絶縁層３０上面の多結晶シリコン膜２０Ａを除去する。
３．その後、熱処理することで、Ｎ型不純物が添加された多結晶シリコン膜２０ＡからＮ型不純物が半導体支持基板１１内に拡散する。これにより、図１３に示されるように、半導体支持基板１１内にＮ型の不純物拡散領域２１が形成され、半導体支持基板１１内にＰＮ接合ダイオード２２が形成されることとなる。そして、本実施の形態においては、上記素子分離用トレンチＴＮ１で囲まれた領域のうち、トレンチＴＮ４で囲まれた領域以外の領域がデバイス形成領域となり、このデバイス形成領域にドレイン高濃度領域１５等の各領域が形成されることとなる。
【００５０】
以上説明したように、本実施の形態にかかる半導体装置およびその製造方法によれば、上記（１）〜（３）の効果に加えて、さらに以下のような効果を得ることができるようになる。
【００５１】
（５）ダイオード電圧印加用トレンチＴＮ２の周囲に同心円状に、ＳＯＩ層１３を貫通して埋込絶縁膜１２に達するトレンチＴＮ３，ＴＮ４を形成するとともに、そのトレンチＴＮ３，ＴＮ４内に絶縁膜ＩＬを充填するようにした。これにより、各トレンチＴＮ２〜ＴＮ４間の容量結合を通じて、導電体２０とその周りのＳＯＩ層１３との電位差が軽減されることとなるため、導電体２０とＳＯＩ層１３との電位差が大きい場合であっても、ダイオード電圧印加用トレンチＴＮ２の内壁の絶縁膜ＩＬの厚さの増大を好適に抑制することができるようになる。
【００５２】
（その他の実施の形態）
なお、こうした半導体装置およびその製造方法は、上記各実施の形態として示した構造およびその製造方法に限らず、同実施の形態を適宜変更した例えば次のような形態として実施することもできる。
【００５３】
・上記第１の実施の形態では、ドレイン電圧Ｖｄを素子２３，２４にて分圧し、この分圧された電圧を導電体２０を通じてＰＮ接合ダイオード２２に印加するようにしている。しかしながら、ＰＮ接合ダイオード２２に印加される逆方向電圧は、ドレイン電圧Ｖｄよりも低い電圧であればその大きさは任意であり、例えばドレイン電圧Ｖｄとは別系統の電源からドレイン電圧Ｖｄよりも低い電圧を上記導電体２０を通じてＰＮ接合ダイオード２２に印加するようにしてもよい。
【００５４】
・上記第１の実施の形態では、導電体２０を通じてＰＮ接合ダイオード２２に電圧Ｖｄｉｏｄｅを印加している。ＰＮ接合ダイオード２２に電圧Ｖｄｉｏｄｅを印加するための構成は任意であり、例えば図１４に示されるように、素子２３，２４によって分圧された電圧Ｖｄｉｏｄｅを、導電体２０を介さないで直接、ＰＮ接合ダイオード２２に印加するようにしてもよい。なお、この場合、不純物拡散領域２１から素子２３，２４の分圧点までの配線を半導体支持基板１１内に別途形成する必要がある。
【００５５】
・上記第３の実施の形態において、ダイオード電圧印加用トレンチＴＮ２とトレンチＴＮ３との間のＳＯＩ層１３やトレンチＴＮ３とトレンチＴＮ４との間のＳＯＩ層１３に対して外部からドレイン電圧Ｖｄよりも低い電圧を印加するようにしてもよい。このようにしても、上記（５）と同様の効果を得ることができる。
【００５６】
・上記第３の実施の形態では、ＳＯＩ層１３および埋込絶縁膜１２を貫通して半導体支持基板１１に達するようにトレンチＴＮ３，ＴＮ４を形成した。しかしながら、トレンチＴＮ３，ＴＮ４は、その内部にＳＯＩ層１３を貫通して埋込絶縁膜１２に達する絶縁膜ＩＬが形成可能であればその深さや幅は任意に設定可能であり、必ずしも半導体支持基板１１まで達するように形成されなくてもよい。この場合でも、トレンチＴＮ２，ＴＮ３，ＴＮ４の各絶縁膜ＩＬ間には容量結合が生じることとなるため、導電体２０とその周りのＳＯＩ層１３との電位差を好適に軽減させることができる。また、トレンチＴＮ３，ＴＮ４の構造を、ダイオード電圧印加用トレンチＴＮ２と同様の構造、すなわち、トレンチＴＮ３，ＴＮ４の内壁に絶縁膜ＩＬが形成されるとともに、その内方に多結晶シリコンが充填される構造としてもよい。
【００５７】
・上記各実施の形態では、ＳＯＩ層１３および埋込絶縁膜１２を貫通して半導体支持基板１１に達するように素子分離用トレンチＴＮ１を形成するとともに、該素子分離用トレンチＴＮ１の内部に絶縁膜ＩＬを充填した。しかしながら、トレンチＴＮ１は、複数の半導体デバイスを電気的に分離可能な構造であればよく、その深さや幅は任意に設定可能である。例えば、素子分離用トレンチＴＮ１の構造を、ダイオード電圧印加用トレンチＴＮ２と同様の構造、すなわち、素子分離用トレンチＴＮ１の内壁に絶縁膜ＩＬが形成されるとともに、その内方に多結晶シリコンが充填される構造としてもよい。
【００５８】
・上記各実施の形態にかかる半導体装置の構造は、Ｎチャネルの横型二重拡散ＭＯＳトランジスタへの適用に限定されるものではなく、Ｐチャネルの横型二重拡散ＭＯＳトランジスタの構造として適用するようにしてもよい。具体的には、図１５に示すように、ＳＯＩ層１３において、素子分離用トレンチＴＮ１側にＰウェル層５０を形成するとともに、ダイオード電圧印加用トレンチＴＮ２側にＮウェル層５１を形成する。そして、Ｐウェル層５０内にこのＰウェル層５０よりも高濃度のＰ型のドレイン高濃度領域５２を形成する。一方、上記Ｎウェル層５１内にＰ型のソース領域５３を形成するとともに、同Ｎウェル層５１よりも高濃度のＮ型のコンタクト領域５４を形成する。さらに、上記ドレイン高濃度領域５２にドレイン電極ＴＤを、上記ソース領域５３にソース電極ＴＳを、上記Ｎウェル層５１の上方にゲート絶縁膜１９を介してゲート電極ＴＧをそれぞれ設ける。また、ソース電極ＴＳへの印加電圧を素子２３，２４にて分圧して、この分圧された電圧を導電体２０を通じてＰＮ接合ダイオード２２に逆方向電圧として印加する。このようにすれば、Ｐチャネルの横型二重拡散ＭＯＳトランジスタにおいても、上記各実施の形態にかかる半導体装置と同様の効果を奏することができる。なお、ここでは、Ｎチャネルの横型二重拡散ＭＯＳトランジスタを製造するに当たって使用されるＳＯＩウェハＷＥを、Ｐチャネルの横型二重拡散ＭＯＳトランジスタの製造においても使用することを前提とした場合の同横型二重拡散ＭＯＳトランジスタの構造について説明した。しかし、このＰチャネルの横型二重拡散ＭＯＳトランジスタの構造は任意であり、例えば、各実施の形態にかかる半導体装置において、Ｐ型の領域をＮ型の領域に、Ｎ型の領域をＰ型の領域に変更することによってＰチャネルの横型二重拡散ＭＯＳトランジスタを製造するようにしてもよい。
【００５９】
・図１６に示すように、各実施の形態にかかるＮチャネルの横型二重拡散ＭＯＳトランジスタと先の図１５に例示したＰチャネルの横型二重拡散ＭＯＳトランジスタとを同一の半導体チップ上に集積するようにしてもよい。このようにすれば、こうしたトランジスタ等の半導体デバイスが複数個集積された半導体装置（複合デバイス）の小型化が図られるとともに、それらの高耐圧化も併せて図られるようになる。
【００６０】
・本発明にかかる半導体装置の構造は、横型二重拡散ＭＯＳトランジスタへの適用に限定されるものではなく、ダイオード、ＪＦＥＴ、ＩＧＢＴなどの他の半導体デバイスを備える半導体装置へ適宜適用することができる。さらに、複数種類の半導体デバイスが集積された半導体装置（複合デバイス）にも適用可能である。
【００６１】
・図１７に示すように、半導体支持基板１１において埋込絶縁膜１２側の全面に、低濃度なＮ型の不純物拡散領域６０をＮ型不純物拡散領域２１よりも深く形成してもよい。この低濃度なＮ型不純物拡散領域６０により、高濃度の不純物拡散領域２１の端部の電界を緩和でき、ＰＮ接合ダイオード２２のより一層の高耐圧化が期待できる。Ｎ型の不純物拡散領域６０の形成方法としては、貼り合わせＳＯＩ基板の場合は、貼り合わせ前に半導体支持基板の全面に形成する。後述する薄膜ＳＯＩ基板（ＳＯＩ層の厚さが０．０１μｍ〜０．３μｍ程度のもの）の場合は、ＳＯＩ基板に後から高加速イオン注入により薄いＳＯＩ層（半導体層）および埋込絶縁膜を通してイオンを注入して半導体支持基板の全面にＮ型不純物拡散領域６０を形成してもよい。
【００６２】
・図１７に代わり図１８に示すように、高濃度不純物拡散領域２１と低濃度不純物拡散領域６１の多重の拡散領域としてもよい。これによってもＰＮ接合ダイオード２２の一層の高耐圧化が期待できる。低濃度不純物拡散領域６１の形成方法としては、薄膜ＳＯＩ基板の場合は、高加速イオン注入でＳＯＩ層および埋込絶縁膜を通して打ち込むこともできるし、また、ＳＯＩ層および埋込絶縁膜を貫通する穴を開けて、この穴を通してイオン注入して形成してもよい。
【００６３】
このようにして図１７，１８に示したごとく半導体支持基板１１において不純物拡散領域２１の周囲に当該不純物拡散領域２１と接し、かつＮ型の不純物拡散領域２１よりも低濃度なＮ型の不純物拡散領域６０，６１を、さらに備えた構成とする。その結果、低濃度なＮ型の不純物拡散領域６０，６１により不純物拡散領域２１の端部の電界を緩和することができ、ＰＮ接合ダイオード２２のより一層の高耐圧化を図ることができる。
【００６４】
・図１等においては、ＰＮ接合ダイオード２２に電位を与えるトレンチＴＮ２はリング状に形成している。これに代わり、図１９に示すように、トレンチＴＮ２は単純な柱状でもよい。この場合、高濃度不純物拡散領域２１の曲率がきつくなり、耐圧が低下する場合には、高濃度不純物拡散領域２１よりも横方向に広がった低濃度不純物拡散領域６１を形成することで耐圧は改善できる。また、ＰＮ接合ダイオードに電位を与えるトレンチＴＮ２は多数の柱状でもよいし、あるいは、図２０に示すように、外側のリング状トレンチＴＮ２ａと内側のリング状トレンチＴＮ２ｂの多重のリング状に形成してもよい。
【００６５】
・図１等においては、ＰＮ接合ダイオード２２としてＮ＋／Ｐ−ダイオードを用いている。これに代わり、図２１に示すように、Ｐ＋／Ｎ−ダイオードとしてもよい。詳しくは、半導体支持基板としてＮ−支持基板６５を用い、トレンチ６７の下にＰ＋領域６６を形成するとともにトレンチ６７の側壁に酸化膜６８を配し、その内方に導電体６９を埋め込む。また、Ｎ−支持基板６５側に高電圧を印加する。つまり、Ｐ＋領域６６を接地（ＧＮＤ）などの低電位とし、一方、Ｎ−支持基板６５を高電位とする。デバイスの低電位領域（ＧＮＤ等）はＰＮ接合ダイオードのＰ＋不純物拡散域６６付近上に形成し、高電位領域（Ｎチャネルトランジスタのドレイン領域等）は、Ｐ＋不純物拡散域６６から離れた場所に形成する。
【００６６】
・図１等においては、本発明にかかる半導体装置として高耐圧デバイスのみ記したが、図２２に示すように、半導体支持基板１１に対し端子電圧が高電位差の回路（高電圧回路７０）でもよい。図２２では高電圧回路７０の外周にリング状にトレンチＴＮ２及び不純物拡散領域２１（ＰＮ接合ダイオード２２）を形成している。このとき、ダイオード電圧印加用トレンチＴＮ２は素子分離用トレンチを兼ねていることになる。当然、図１においてはデバイス形成領域内に（特に中央部に）ＰＮ接合ダイオード２２を形成したが、図２２で示したごとくデバイス形成領域の外周にＰＮ接合ダイオード２２をリング状に形成してもよい。なお、図２２においては高電圧回路７０と低電圧回路７１がワンチップ内に形成されている例を示した。
【００６７】
よって、図２２の場合、半導体支持基板１１に対し高電圧領域で動作する回路７０については、支持基板１１との絶縁分離耐圧を確保するために埋込絶縁膜（酸化膜）１２を厚くする必要があるが、ＰＮ接合ダイオード２２を有する本構造であれば、埋込酸化膜にかかる電圧を下げられるため、比較的薄い埋込酸化膜（例えば半分以下）でも実現可能である。例えば、１０００Ｖの場合、酸化膜の信頼性を考慮すると５ＭＶ／ｃｍ以下が好ましいが、その場合は埋込酸化膜の膜厚は２μｍとなる。しかし、本構造ではＰＮ接合ダイオード２２で分圧できるため、その分だけ埋込酸化膜を薄くでき、作りやすさ、コストでメリットがある。また、半導体支持基板１１の電位との電位差が回路構成用のデバイスに与える影響（例えば、抵抗成分の抵抗値の電圧依存性など）を軽減できる。なお、図１においてリング状トレンチＴＮ２の内方に高電圧系回路を形成することも可能である。
【００６８】
・図１，５〜８を用いて説明した半導体装置および製造方法は、ＳＯＩ層１３の厚さが数μｍ以上のものを想定している。これに代わりＳＯＩ層１３の厚さが０．０１μｍ〜０．３μｍ程度の、いわゆる、薄膜ＳＯＩ基板の場合において、次のようにすることも可能である。図２３において、薄膜ＳＯＩ基板ＷＥ１は半導体支持基板８１の上に埋込絶縁膜としての埋込酸化膜８２を介して半導体層としての薄いＳＯＩ層８３が形成され、ＳＯＩ層８３においてデバイス、具体的にはＭＯＳトランジスタが形成されている。同トランジスタは、Ｎ型のソース領域８４、Ｐ型のコンタクト領域８５、Ｐ型のチャネル領域８６、Ｎ型のドレイン高濃度領域８７、ソース電極８８、ドレイン電極８９等を有する。また、薄いＳＯＩ層８３においてデバイス形成領域（島）の外周は除去され、このＳＯＩ層８３の除去された領域において埋込酸化膜８２を貫通する貫通孔９０が形成されている。貫通孔９０の下面におけるＰ型の半導体支持基板８１にはＰＮ接合ダイオードを形成するためのＮ型の不純物拡散領域２１が形成されている。貫通孔９０内には不純物拡散領域２１に接続される電極９１が形成されている（ＰＮ接合ダイオード用の電極９１が形成されている）。ＰＮ接合ダイオードには電極９１を通じて逆方向電圧が印加される。
【００６９】
製造工程は次のようになる。
まず、図２４（ａ）に示すように、半導体支持基板８１の上に埋込酸化膜８２を介して薄いＳＯＩ層８３が形成された薄膜ＳＯＩ基板ＷＥ１を用意する。そして、図２４（ｂ）に示すように、ＳＯＩ層８３の表面に絶縁膜（酸化膜）９２を形成した後、パターンエッチングにより絶縁膜９２およびＳＯＩ層８３の一部領域を除去する。さらに、図２４（ｃ）に示すように、ＳＯＩ層８３を除去した領域において埋込酸化膜８２の一部領域をパターンエッチングして貫通孔９０を形成する。そして、貫通孔９０を通して半導体支持基板８１の表層部にイオン注入した後、熱処理を行いＰＮ接合ダイオード用の不純物拡散領域２１を形成する。引き続き、絶縁膜９２を除去した後に、図２３に示すように通常の加工工程でデバイスを形成する。詳しくは、ソース領域８４、コンタクト領域８５、チャネル領域８６、ドレイン高濃度領域８７を形成するとともに電極８８，８９を配置する。ＭＯＳトランジスタの電極形成時に貫通孔９０内にＰＮ接合ダイオードの不純物拡散領域２１に接続される電極９１を同時に形成する。
【００７０】
このようにして、ＳＯＩ層（シリコン層）８３の膜厚が薄いので、図５〜図８を用いて説明した製造工程においてはＳＯＩ層１３および埋込絶縁膜１２を貫通するようなトレンチＴＮ２を形成して、そのトレンチＴＮ２に絶縁体・導電体を埋め込んでＰＮ接合ダイオードの不純物拡散領域２１に電位を与える構成としていたが、図２４の場合にはこのようなトレンチ形成・埋め込み工程は不要となり製造容易となる。即ち、ＳＯＩ層が厚い場合はトレンチ形成・埋め込みを行うが、薄い場合はＳＯＩ層をエッチングしても電極形成前においては段差が小さいので電極を形成することができる。
【００７１】
・図９においては、電圧取り出しに、デバイスのドリフト領域に電圧抽出用電極４１を設けたが、これに代わり図２５に示すように、専用に電圧抽出用のダイオード９４を作り、このダイオード９４を用いてＰＮ接合ダイオード２２に対して半導体デバイスの印加電圧よりも低い逆方向電圧を印加してもよい。つまり、トランジスタ形成島とは別のダイオード形成島においてＮ型のＳＯＩ層１３の表層部にＰ型の不純物拡散領域９５とコンタクト用のＮ型の高濃度不純物拡散領域９６を離間して形成する。即ち、ＳＯＩ層１３において素子分離した領域にアノード・カソード用の不純物拡散領域９５，９６を離間して形成する。さらに、不純物拡散領域９５，９６の間の電流経路となる領域に不純物拡散領域９７を形成し、これに接する電圧抽出用の電極９８を形成し、電極９８を通じて抽出される電圧を導電体２０を介して逆方向電圧として印加する。詳しくは、ダイオード９４のアノード・カソード（不純物拡散領域９５，９６）に対し両者間が所定の電位差となるように電圧を印加してその電圧の印加に伴い不純物拡散領域９５，９６の間の電流経路となる領域には一定の電圧勾配が形成されるので、電極９８によって所望の電圧を取り出す。この電位は不純物拡散領域９７の位置や不純物拡散領域９５，９６に印加する電圧により調整する。
【００７２】
図２５において、ドレイン端子は負荷（インダクタンスまたは抵抗）９９ａを介して電源９９ｂに接続されている。また、ダイオード９４のカソード端子は電源９９ｂに接続されている。そして、ゲート電圧Ｖｇとドレイン電圧Ｖｄとダイオード９４のカソード電圧Ｖｋと埋め込みダイオード２２への印加電圧Ｖ９８は、図２６のようになる。図２６において、ゲート電圧Ｖｇが０ボルトから１０ボルトになると、ドレイン電圧Ｖｄはそれまでの１０００ボルトからゼロボルトになり、逆に、ゲート電圧Ｖｇが１０ボルトから０ボルトになると、ドレイン電圧Ｖｄはそれまでのゼロボルトから１０００ボルトになる。このとき、ダイオード９４のカソード電圧Ｖｋは常時１０００ボルトであり、埋め込みダイオード２２への印加電圧Ｖ９８、即ち、逆方向電圧は常時７００ボルトである。即ち、ドレイン端子印加される最高動作電圧（図２６では１０００ボルト）よりも低い逆方向電圧（図２６では７００ボルト）をＰＮ接合ダイオード２２に印加する。
【００７３】
このように、図１等においてはドレイン電圧を分圧してＰＮ接合ダイオード２２に印加する場合には常にドレイン電圧よりも低い電圧が逆方向電圧として印加されるが、図２５の場合には独立した電源を用いており、ドレイン電圧は最高電圧とゼロボルトの間を動作し、支持基板内のダイオード２２には固定電位が与えられる。よって、図１の場合と図２５の場合を考慮して、ＰＮ接合ダイオード２２は半導体デバイスに印加される最高動作電圧（図２６では１０００ボルト、図１でも１０００ボルト）よりも低い逆方向電圧（図２６では７００ボルト、図１では７００ボルト以下のドレイン電圧に応じた電圧）が印加されるようにすればよい。
【００７４】
なお、図１（ｂ）、図９（ｂ）、図１０（ｂ）、図１４、図１５、図１７、図１８、図１９（ｂ）、図２０（ｂ）、図２１、図２５において、ソースまたはドレインがグランドに接続されているが、必ずしもグランドである必要はない。
【図面の簡単な説明】
【００７５】
【図１】（ａ）は、本発明にかかる半導体装置の第１の実施の形態についてその平面構造を模式的に示す平面図、（ｂ）は、（ａ）図のＡ−Ａに沿った断面構造のうちその一部分を模式的に示す断面図。
【図２】同実施の形態にかかる半導体装置を概略的に示すモデルの模式図。
【図３】同モデルを用いてのシミュレーションを通じて得られた、ドレイン・ダイオード間電圧とＰＮ接合ダイオードの耐圧との関係を示すグラフ。
【図４】（ａ）、（ｂ）は、同モデルを用いてのシミュレーションを通じて得られた、半導体装置内の空乏層の広がり態様を示す等電位分布図。
【図５】同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。
【図６】同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。
【図７】同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。
【図８】同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。
【図９】（ａ）は、本発明にかかる半導体装置の第２の実施の形態についてその平面構造を模式的に示す平面図、（ｂ）は、（ａ）図のＢ−Ｂに沿った断面構造のうちその一部分を模式的に示す断面図。
【図１０】（ａ）は、本発明にかかる半導体装置の第３の実施の形態についてその平面構造を模式的に示す平面図、（ｂ）は、（ａ）図のＣ−Ｃに沿った断面構造のうちその一部分を模式的に示す断面図。
【図１１】同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。
【図１２】同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。
【図１３】同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。
【図１４】本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
【図１５】本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
【図１６】本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
【図１７】本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
【図１８】本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
【図１９】（ａ）は、本発明にかかる半導体装置の他の実施の形態についてその平面構造を模式的に示す平面図、（ｂ）は、（ａ）図のＤ−Ｄに沿った断面構造のうちその一部分を模式的に示す断面図。
【図２０】（ａ）は、本発明にかかる半導体装置の他の実施の形態についてその平面構造を模式的に示す平面図、（ｂ）は、（ａ）図のＥ−Ｅに沿った断面構造のうちその一部分を模式的に示す断面図。
【図２１】本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
【図２２】（ａ）は、本発明にかかる半導体装置の他の実施の形態についてその平面構造を模式的に示す平面図、（ｂ）は、（ａ）図のＦ−Ｆに沿った断面構造を模式的に示す断面図。
【図２３】本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
【図２４】（ａ），（ｂ），（ｃ）は他の実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。
【図２５】本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
【図２６】本発明にかかる半導体装置の他の実施の形態についての各電位の推移を示すタイムチャート。
【図２７】（ａ），（ｂ）は、従来の半導体装置について、半導体装置内の空乏層の広がり態様を示す模式図。
【図２８】従来の半導体装置の断面構造を模式的に示す断面図。
【符号の説明】
【００７６】
１１…半導体支持基板、１２…埋込絶縁膜、１３…ＳＯＩ層、１５，５２…ドレイン高濃度領域、１６…チャネル領域、１７，５３…ソース領域、１８，５４…コンタクト領域、１９…ゲート絶縁膜、２０…導電体、２０Ａ…多結晶シリコン膜、２１…不純物拡散領域、２２…ＰＮ接合ダイオード、２３，２４…素子、３０…絶縁層、４０…電圧抽出用拡散領域、４１…電圧抽出用電極、５０…Ｐウェル層、５１…Ｎウェル層、６０…不純物拡散領域、６１…不純物拡散領域、９５…不純物拡散領域、９６…不純物拡散領域、９８…電圧抽出用電極、ＷＥ…ＳＯＩウェハ、ＴＮ１…素子分離用トレンチ、ＴＮ２…ダイオード電圧印加用トレンチ、ＴＮ３，ＴＮ４…トレンチ、ＩＬ…絶縁膜、ＴＤ…ドレイン電極、ＴＧ…ゲート電極、ＴＳ…ソース電極。
【図１】
0005151087.tif 000002
【図２】
0005151087.tif 000003
【図３】
0005151087.tif 000004
【図４】
0005151087.tif 000005
【図５】
0005151087.tif 000006
【図６】
0005151087.tif 000007
【図７】
0005151087.tif 000008
【図８】
0005151087.tif 000009
【図９】
0005151087.tif 000010
【図１０】
0005151087.tif 000011
【図１１】
0005151087.tif 000012
【図１２】
0005151087.tif 000013
【図１３】
0005151087.tif 000014
【図１４】
0005151087.tif 000015
【図１５】
0005151087.tif 000016
【図１６】
0005151087.tif 000017
【図１７】
0005151087.tif 000018
【図１８】
0005151087.tif 000019
【図１９】
0005151087.tif 000020
【図２０】
0005151087.tif 000021
【図２１】
0005151087.tif 000022
【図２２】
0005151087.tif 000023
【図２３】
0005151087.tif 000024
【図２４】
0005151087.tif 000025
【図２５】
0005151087.tif 000026
【図２６】
0005151087.tif 000027
【図２７】
0005151087.tif 000028
【図２８】
0005151087.tif 000029