(57)【特許請求の範囲】
【請求項１】
データとイネーブル信号とに基づいて、入出力端子に接続されるプルアップ側出力トランジスタを出力モード時に駆動するとともに入力モード時にオフする第一の論理回路と、
前記データと前記イネーブル信号とに基づいて、出力モード時に前記入出力端子に接続されるプルダウン側出力トランジスタを前記プルアップ側出力トランジスタに対し相補動作させるとともに、入力モード時に前記プルダウン側出力トランジスタをオフする第二の論理回路と、
前記プルアップ側出力トランジスタのゲートと高電位側電源との間に接続されるスイッチ回路と、
前記スイッチ回路のゲートと前記入出力端子との間に接続される転送ゲートと、
前記イネーブル信号と前記入力モード時に前記入出力端子に入力される入力信号とに基づいて前記転送ゲート及び前記スイッチ回路のゲートの電圧を制御して前記プルアップ側出力トランジスタをオフする制御回路と
を備えたことを特徴とする入出力回路。
【請求項２】
前記転送ゲートは、ダイオードを直列に接続した電圧降下部を備え、
前記制御回路は、前記入力信号が高電位側電源電圧のとき、該入力信号を前記電圧降下部を介して前記スイッチ回路のゲートに供給し、前記入力信号が低電位側電源電圧のとき、前記スイッチ回路のゲートを前記低電位側電源電圧にすることを特徴とする請求項１記載の入出力回路。
【請求項３】
前記制御回路は、
前記入力モード時にオンされて前記入力信号をインバータ回路の入力端子と前記転送ゲートに供給するＮチャネルＭＯＳトランジスタと、
前記入力信号が前記低電位側電源電圧のとき前記インバータ回路の出力信号に基づいてオンされて前記スイッチ回路のゲートを前記低電位側電源電圧にするＮチャネルＭＯＳトランジスタと
を備え、
前記転送ゲートは、前記高電位側電源電圧の前記入力信号の入力に基づいてオンされて、前記入力信号を前記電圧降下部に供給するＮチャネルＭＯＳトランジスタを備えることを特徴とする請求項２記載の入出力回路。
【請求項４】
前記制御回路は、前記入力信号が前記高電位側電源電圧のとき、前記スイッチ回路のゲートを低電位側電源電圧にし、前記入力信号が前記低電位側電源電圧の時、該入力信号を前記転送ゲートを介して前記スイッチ回路のゲートに供給することを特徴とする請求項１記載の入出力回路。
【請求項５】
前記制御回路は、
前記イネーブル信号の反転信号と、前記入力信号が入力されるＮＯＲ回路と、
前記ＮＯＲ回路の出力信号の反転信号が入力され、前記入力信号が前記高電位側電源電圧のときオンされて、前記スイッチ回路のゲートを前記低電位側電源電圧にするＮチャネルＭＯＳトランジスタと
を備え、
前記転送ゲートは、前記ＮＯＲ回路の出力信号がゲートに入力され、前記入力信号が前記低電位側電源電圧のときオンされて該入力信号を前記スイッチ回路のゲートに供給するＮチャネルＭＯＳトランジスタと
を備えることを特徴とする請求項４記載の入出力回路。
【請求項６】
前記入出力端子に前記高電位側電圧より高い電圧の入力信号が入力されたときオンするＰチャネルＭＯＳトランジスタを、前記入出力端子と前記プルアップ側出力トランジスタのゲートとの間に接続することを特徴とする請求項１または３または５記載の入出力回路。
【請求項７】
前記プルアップ側出力トランジスタのゲートに接続され、前記入力モード時に該ゲートを前記プルアップ側出力トランジスタがオフする電圧にする電圧低下防止回路を接続したことを特徴とする請求項１乃至６のいずれか１項に記載の入出力回路。
【請求項８】
前記電圧低下防止回路は、
前記高電位側電源と前記プルアップ側出力トランジスタのゲートとの間に二つのＰチャネルＭＯＳトランジスタを直列に接続し、一方のＰチャネルＭＯＳトランジスタのゲートに前記イネーブル信号の反転信号を入力し、他方のＰチャネルＭＯＳトランジスタのゲートを前記プルアップ側出力トランジスタのゲートに接続したことを特徴とする請求項７記載の入出力回路。
【請求項９】
前記電圧低下防止回路は、
前記高電位側電源と前記プルアップ側出力トランジスタのゲートとの間にＰチャネルＭＯＳトランジスタとダイオードを直列に接続し、前記ＰチャネルＭＯＳトランジスタのゲートに前記イネーブル信号の反転信号を入力し、前記ダイオードのカソードを前記プルアップ側出力トランジスタのゲートに接続したことを特徴とする請求項７記載の入出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入出力端子から出力信号を出力する出力モードと、入出力端子に入力される入力信号を内部回路に供給する入力モードとのいずれかで動作し、入力モードでは電源電圧より高電圧の入力信号も受信可能とする入出力回路に関するものである。
【０００２】
近年、半導体装置の高集積化及び低消費電力化を図るために、電源電圧の異なる複数のＬＳＩが接続されたり、あるいは電源電圧の異なる回路が同一チップ上に搭載されることがある。このため、入出力回路は入出力端子に電源電圧より高い電圧の入力信号が入力されても支障なく動作するトレラント入出力回路とする必要がある。そして、トレラント入出力回路の消費電力を低減し、動作周波数の向上を図ることが必要となっている。
【背景技術】
【０００３】
図１４は、トレラント入出力回路の第一の従来例を示す。このトレラント入出力回路は、イネーブル信号ＥｎがＬレベルのとき出力モードとなって、データＤｏに基づいて出力トランジスタＰ１，Ｎ１のいずれかがオンされ、データＤｏと同相の出力信号が入出力端子Ｔｉｏから出力される。また、イネーブル信号ＥｎがＨレベルのとき入力モードとなって、出力トランジスタＰ１，Ｎ１がともにオフされ、外部から入出力端子Ｔｉｏに入力される入力信号Ｄｉが内部回路に供給される。
【０００４】
また、消費電力を低減するために、待機時には入出力端子Ｔｉｏに接続される外部入出力回路の状態に関わらず、電源ＶDDの供給が遮断される。
このような入出力回路では、待機時に３．３Ｖの電源ＶDDの供給が遮断された状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の５Ｖの入力信号ＶIHが入力信号Ｄｉとして入力されると、ＰチャネルＭＯＳトランジスタＰ２がオンされて、ＰチャネルＭＯＳトランジスタで構成される出力トランジスタＰ１のゲートに入力信号ＶIHが印加される。この状態では出力トランジスタＰ１はオンされず、入出力端子Ｔｉｏから電源ＶDDへの電流パスは発生しない。
【０００５】
また、転送ゲート１を構成するＰチャネルＭＯＳトランジスタＰ３がオンされるが、同トランジスタＰ３のオン動作に基づいて、転送ゲート２を構成するＰチャネルＭＯＳトランジスタＰ４のゲートに入力信号ＶIHが印加される。
【０００６】
すると、転送ゲート２を構成するＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ２はともにオフされるため、入出力端子ＴｉｏからトランジスタＰ２及び転送ゲート２を介してＮＡＮＤ回路３に至る電流パスは発生しない。
【０００７】
バックゲート制御回路４は、電源ＶDDの供給が遮断されても、トランジスタＰ１〜Ｐ４のＮ−ｗｅｌｌ（バックゲート）に電源ＶDDレベル以上の電圧を供給して、電源ＶDDと同トランジスタＰ１〜Ｐ４のＮ−ｗｅｌｌとの間でＰＮ接合ダイオードの発生を防止するように構成される。
【０００８】
従って、電源ＶDDの供給が遮断された状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力されても、無用な電流パスの発生が防止され、消費電力の低減が図られている。
【０００９】
また、電源ＶDDが供給され、かつイネーブル信号ＥｎがＨレベルとなって入力モードとなっている状態で、電源ＶDDよりＰチャネルＭＯＳトランジスタのしきい値分以上高い電圧の入力信号ＶIHが入出力端子Ｔｉｏに入力されると、トランジスタＰ２がオンされて、出力トランジスタＰ１のゲートに入力信号ＶIHが印加される。
【００１０】
すると、出力トランジスタＰ１はオフされるので、入出力端子Ｔｉｏから出力トランジスタＰ１を経て電源ＶDDに至る電流パスは発生しない。
また、転送ゲート１のトランジスタＰ３がオンされて、転送ゲート２のトランジスタＰ４のゲートに入力信号ＶIHが印加されるため、同トランジスタＰ４がオフされる。すると、転送ゲート２ではＮチャネルＭＯＳトランジスタＮ２のみがオンされて、ＮＡＮＤ回路３の出力端子には電源ＶDDからトランジスタＮ２のしきい値分低下した電圧が印加される。
【００１１】
このとき、イネーブル信号ＥｎはＨレベルであり、ＮＡＮＤ回路３の出力信号はＨレベル、すなわち電源ＶDDレベルとなっている。従って、入出力端子ＴｉｏからトランジスタＰ２，Ｎ２を経てＮＡＮＤ回路３に至る電流パスは発生しない。
【００１２】
また、入力モードではＨレベルのイネーブル信号Ｅｎに基づいてＮチャネルＭＯＳトランジスタＮ３はオフされているので、入出力端子Ｔｉｏから転送ゲート１及びトランジスタＮ３を経てグランドＧＮＤに至る電流パスは発生しない。図８に示す入出力回路に類似する構成は、特許文献１に開示されている。
【００１３】
図１５は、特許文献２に記載された第二の従来例を示す。このトレラント入出力回路は、イネーブル信号ＥｎがＨレベルのとき出力モードとなって、データＤｏに基づいて出力トランジスタＰ５，Ｎ４のいずれかがオンされて、データＤｏと同相の出力信号が入出力端子Ｔｉｏから出力される。また、イネーブル信号ＥｎがＬレベルのとき入力モードとなって、出力トランジスタＰ５，Ｎ４がともにオフされ、外部から入出力端子Ｔｉｏに入力される入力信号Ｄｉが内部回路に供給される。
【００１４】
また、消費電力を低減するために、待機時には入出力端子Ｔｉｏに接続される外部入出力回路の状態に関わらず、電源ＶDDの供給が遮断される。
このような入出力回路では、待機時に３．３Ｖの電源ＶDDの供給が遮断された状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の５Ｖの入力信号ＶIHが入力信号Ｄｉとして入力されると、ＰチャネルＭＯＳトランジスタＰ６がオンされて、出力トランジスタＰ５のゲートに入力信号ＶIHが印加される。この状態では出力トランジスタＰ５はオフされ、入出力端子Ｔｉｏから電源ＶDDへの電流パスは発生しない。
【００１５】
また、ＰチャネルＭＯＳトランジスタＰ７がオンされて、ＰチャネルＭＯＳトランジスタＰ８のゲートに入力信号ＶIHが印加されるため、同トランジスタＰ８がオフされる。従って、入出力端子ＴｉｏからトランジスタＰ６，Ｐ８，Ｐ９を経て電源ＶDDに至る電流パスは発生しない。
【００１６】
また、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１はオフされるので、各トランジスタＰ５，Ｐ６，Ｐ８のＮ−ｗｅｌｌは不定状態となるため、電源ＶDDと同トランジスタＰ５，Ｐ６，Ｐ８のＮ−ｗｅｌｌとの間でＰＮ接合ダイオードの発生が防止される。
【００１７】
また、電源ＶDDが供給され、Ｌレベルのイネーブル信号Ｅｎにより入力モードとなっている状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力されたときにも、同様な動作となる。
【００１８】
トランジスタＮ６とグランドＧＮＤとの間に接続されるプルダウン抵抗Ｒ１は、入力モードから出力モードに移行する際、トランジスタＰ８，Ｐ１１のゲート電圧をグランドＧＮＤレベルまで低下させて、同トランジスタＰ８，Ｐ１１を速やかにオンさせて、出力モードへの移行を安定化させるように動作する。
【００１９】
図１６は、第三の従来例を示す。このトレラント入出力回路では、イネーブル信号ＥｎがＬレベルのとき出力モードとなって、データＤｏに基づいて出力トランジスタＰ１２，Ｎ７のいずれかがオンされ、データＤｏと同相の出力信号が入出力端子Ｔｉｏから出力される。また、イネーブル信号ＥｎがＨレベルのとき入力モードとなって、出力トランジスタＰ１２，Ｎ７がともにオフされ、外部から入出力端子Ｔｉｏに入力される入力信号Ｄｉが内部回路に供給される。
【００２０】
入出力端子Ｔｉｏに電源ＶDDよりＰチャネルＭＯＳトランジスタのしきい値以上高い５Ｖの入力信号ＶIHが入力されると、トランジスタＰ１３がオンされ、出力トランジスタＰ１２のゲートに入力信号ＶIHが入力される。
【００２１】
すると、出力トランジスタＰ１２がオフされるため、入出力端子Ｔｉｏから出力トランジスタＰ１２を経て電源ＶDDに至る電流パスは発生しない。
また、トランジスタＰ１４がオンされて、ノードＮ１が入力信号ＶIHレベルとなる。すると、トランジスタＰ１５がオフされるため、入出力端子ＴｉｏからトランジスタＰ１３，Ｐ１５，Ｐ１６を経て電源ＶDDに至る電流パスは発生しない。
【００２２】
また、バックゲート制御回路５により、出力トランジスタＰ１２、トランジスタＰ１３〜Ｐ１５のバックゲートは入力信号ＶIHレベルにクランプされる。従って、電源ＶDDと同トランジスタＰ１２〜Ｐ１５のＮ−ｗｅｌｌとの間でのＰＮ接合ダイオードの発生が防止される。
【００２３】
電源ＶDDが供給され、かつ入力モードが選択されている状態で、入出力端子Ｔｉｏに電源ＶDDと同レベルの信号が入力されると、トランジスタＰ１３，Ｐ１４がオフされ、ノードＮ１はプルダウン抵抗Ｒ２によりグランドＧＮＤレベルとなる。プルダウン抵抗Ｒ２は、入出力端子Ｔｉｏに電源ＶDDと同レベルの信号が入力されるとき、ノードＮ１をグランドＧＮＤレベルまで引き下げるために設けられている。
【００２４】
ノードＮ１がグランドＧＮＤレベルとなると、トランジスタＰ１５がオンされ、トランジスタＰ１６はオンされているので、出力トランジスタＰ１２のゲートは電源ＶDDレベルとなって出力トランジスタＰ１２がオフされる。また、出力トランジスタＮ７もオフされている。従って、通常のＣＭＯＳ入出力回路と同様に動作し、入力信号Ｄｉが内部回路に供給される。
【特許文献１】特許第３５５７６９４号公報
【特許文献２】特許第３１９０２３３号公報
【特許文献３】特開平７−６６７１０号公報
【特許文献４】特開平４−３２９０２４号公報
【特許文献５】特開２００５−２１０２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
図１４に示す入出力回路では、ＮＡＮＤ回路３の出力信号が転送ゲート２を介して出力トランジスタＰ１のゲートに入力される。そして、ＮＡＮＤ回路３の出力信号がＬレベルからＨレベルに立ち上がるとき、まず転送ゲート２のトランジスタＮ２がオンされて、出力トランジスタＰ１のゲート電位が上昇し、次いでトランジスタＰ４がオンされて、出力トランジスタＰ１のゲート電位が電源ＶDDレベルまで上昇する。
【００２６】
また、ＮＡＮＤ回路３の出力信号がＨレベルからＬレベルに立ち下がるとき、まずトランジスタＰ４がオンされて出力トランジスタＰ１のゲート電位が低下し、次いでトランジスタＮ２がオンされて、出力トランジスタＰ１のゲート電位がＬレベルまで低下する。
【００２７】
このような動作により、ＮＡＮＤ回路３の出力信号の立ち上がり及び立ち下がりに対し、トランジスタＰ４，Ｎ２のオン抵抗により出力トランジスタＰ１のゲート電位の立ち上がり及び立ち下がりが鈍る。特に、入出力端子Ｔｉｏから出力される出力信号がＨレベルからＬレベルに立ち下がるとき、出力トランジスタＰ１のオフ動作が遅延して、電源ＶDDからグランドＧＮＤに貫通電流が流れる。従って、消費電力が増大するという問題点がある。
【００２８】
また、出力トランジスタＰ１のゲート電位の立ち上がり及び立ち下がりが鈍るので、データＤｏの周波数が高くなると、出力トランジスタＰ１の動作がデータＤｏに追随できなくなり、動作速度の高速化に支障を来たす。
【００２９】
また、ＮＡＮＤ回路３の出力信号の立ち上がり及び立ち下がり時に、転送ゲート２のトランジスタＮ２，Ｐ４が交互にオン動作するため、出力トランジスタＰ１のゲートに出力される転送ゲート２の出力信号波形には、その中間電位付近において変曲点が発生する。
【００３０】
そして、この変曲点が出力トランジスタＰ１のゲート電位の立ち上がり及び立ち下がりを鈍らせることになるという問題点がある。
図１５に示す入出力回路では、電源ＶDDが供給された入力モード時に入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力されると、トランジスタＰ７，Ｎ６がオンされる。すると、入出力端子ＴｉｏからトランジスタＰ７，Ｎ６及びプルダウン抵抗Ｒ１を経てグランドＧＮＤに至る電流パスが発生する。従って、消費電力が増大するという問題点がある。
【００３１】
また、トランジスタＰ５，Ｐ６，Ｐ８のＮ−ｗｅｌｌに入力信号ＶIHを供給する手段がなく、ＰＮ接合ダイオードを介してＮ−ｗｅｌｌが充電される。すると、Ｎ−ｗｅｌｌの充電電荷によりトランジスタＰ５，Ｐ６，Ｐ８の動作速度が低下するという問題点がある。
【００３２】
図１６に示す入出力回路では、電源ＶDDが供給されていないときに入力信号（電源ＶDDレベル以下）が入力されるか、あるいは３．３Ｖの電源ＶDDが供給されている状態で、入出力端子Ｔｉｏに５Ｖの入力信号ＶIHが入力されると、トランジスタＰ１４がオンされる。そして、図１７に示すように、入力信号ＶIHが入力される度に、入出力端子ＴｉｏからトランジスタＰ１４、プルダウン抵抗Ｒ２を経てグランドＧＮＤに流入電流Ｉinが流れる。従って、消費電力が増大するという問題点がある。
【００３３】
また、流入電流Ｉinの電流値はプルダウン抵抗Ｒ２の抵抗値を大きくすることにより低減可能であるが、抵抗値を大きくするためにはその素子面積が増大するため、この入出力回路の素子レイアウトに影響を及ぼすとともに、レイアウト面積を増大させるという問題点がある。
【００３４】
特許文献３に記載された入出力バッファ回路では、Ｌレベル出力時に出力トランジスタから電源Ｖcc1に流れるリーク電流を遮断する構成が開示されているが、図１４と同様に、入出力端子に電源Ｖcc1より高い電圧が入力されるとき、ＮＡＮＤ回路３に流れ込む流入電流を阻止することができない。従って、消費電力が増大する。
【００３５】
特許文献４に記載された入出力バッファ回路でも同様に、入出力端子に電源Ｖcc1より高い電圧が入力されるとき、インバータ回路に流れ込む流入電流を阻止することができず、消費電力が増大する。
【００３６】
特許文献５に記載された入出力トレラント回路では、出力モードから入力モードに切り替わるとき、出力端子ＰＡＤの入力レベルがトランジスタＰＴ１をオンさせるに十分なレベルまで下がらないとき、トランジスタＰＴ２を確実にオフさせることができず、電源ＶDDから出力端子ＰＡＤに流出電流が流れてしまう。従って、消費電力が増大する。
【００３７】
この発明の目的は、消費電力を低減し、かつ動作周波数の高周波数化を図り得るトレラント入出力回路を提供することにある。
【課題を解決するための手段】
【００３８】
上記目的は、データとイネーブル信号とに基づいて、入出力端子に接続されるプルアップ側出力トランジスタを出力モード時に駆動するとともに入力モード時にオフする第一の論理回路と、前記データと前記イネーブル信号とに基づいて、出力モード時に前記入出力端子に接続されるプルダウン側出力トランジスタを前記プルアップ側出力トランジスタに対し相補動作させるとともに、入力モード時に前記プルダウン側出力トランジスタをオフする第二の論理回路と、前記プルアップ側出力トランジスタのゲートと高電位側電源との間に接続されるスイッチ回路と、前記スイッチ回路のゲートと前記入出力端子との間に接続される転送ゲートと、前記イネーブル信号と前記入力モード時に前記入出力端子に入力される入力信号とに基づいて前記転送ゲート及び前記スイッチ回路のゲートの電圧を制御して前記プルアップ側出力トランジスタをオフする制御回路とを備えた入出力回路により達成される。
【発明の効果】
【００３９】
開示された入出力回路によれば、消費電力を低減し、かつ動作周波数の高周波数化を図り得るトレラント入出力回路を提供することができる。
【発明を実施するための最良の形態】
【００４０】
（この発明の前提なるトレラント入出力回路）
図１は、トレラント入出力回路の一例を示す。このトレラント入出力回路にはイネーブル信号ＥｎとデータＤｏが入力される。そして、イネーブル信号ＥｎがＬレベルとなるとデータＤｏと同相の出力信号Ｄｏｏを入出力端子Ｔｉｏから出力する出力モードで動作し、イネーブル信号ＥｎがＨレベルとなると入出力端子Ｔｉｏに入力される入力信号Ｄｉを内部回路に供給する。
【００４１】
ＡＮＤ回路１１にはデータＤｏとイネーブル信号Ｅｎの反転信号が入力され、イネーブル信号ＥｎがＬレベルとなると、データＤｏと同相の信号がＡＮＤ回路１１から出力される。また、イネーブル信号ＥｎがＨレベルとなるとＡＮＤ回路１１の出力信号はＬレベルに固定される。
【００４２】
前記ＡＮＤ回路１１の出力信号はＰチャネルＭＯＳトランジスタＰ２１とＮチャネルＭＯＳトランジスタＮ２１のゲートに入力される。前記トランジスタＰ２１のソースは３．３Ｖの電源ＶDD（高電位側電源）に接続され、ドレインはＰチャネルＭＯＳトランジスタＰ２２（スイッチ回路）を介して前記トランジスタＮ２１のドレインに接続され、トランジスタＮ２１のソースはグランドＧＮＤに接続されている。
【００４３】
前記トランジスタＰ２２のゲートは、ＰチャネルＭＯＳトランジスタＰ２３とＮチャネルＭＯＳトランジスタＮ２２を並列に接続して構成される転送ゲート１２を介して入出力端子Ｔｉｏに接続され、ＮチャネルＭＯＳトランジスタＮ２３を介してグランドＧＮＤに接続されている。
【００４４】
前記トランジスタＰ２３のゲートには電源ＶDDが接続され、前記トランジスタＮ２２のゲートにはイネーブル信号Ｅｎが入力される。また、前記トランジスタＮ２３のゲートには、イネーブル信号Ｅｎがインバータ回路１３で反転されて入力される。
【００４５】
従って、イネーブル信号ＥｎがＬレベルとなると、トランジスタＮ２３がオンされ、トランジスタＮ２２がオフされて、ノードＮ２がグランドＧＮＤレベルとなり、トランジスタＰ２２がオンされる。
【００４６】
トランジスタＰ２３は、入出力端子Ｔｉｏに電源ＶDDよりトランジスタＰ２３のしきい値以上高い入力電圧ＶIHが入力されたときオンされるが、出力モードではこのような状況は発生しない。
【００４７】
前記トランジスタＰ２２，Ｎ２１のドレインに接続されるノードＮ３は、プルアップ側の出力トランジスタＰ２４のゲートに接続され、そのトランジスタＰ２４のソースは電源ＶDDに接続され、ドレインは前記入出力端子Ｔｉｏに接続される。
【００４８】
ＮＯＲ回路１４には前記イネーブル信号ＥｎとデータＤｏが入力され、そのＮＯＲ回路１４の出力信号はプルダウン側の出力トランジスタＮ２５のゲートに入力される。出力トランジスタＮ２５のソースはグランドＧＮＤに接続され、ドレインはＮチャネルＭＯＳトランジスタＮ２４を介して前記入出力端子Ｔｉｏに接続される。トランジスタＮ２４のゲートは電源ＶDDに接続されて、電源ＶDDが供給されるとオンされる。
【００４９】
イネーブル信号ＥｎがＬレベルとなる出力モードでは、データＤｏの反転信号がＮＯＲ回路１４から出力され、イネーブル信号ＥｎがＨレベルとなる入力モードでは、ＮＯＲ回路１４の出力信号がＬレベルに固定される。
【００５０】
従って、出力モードではデータＤｏがＨレベルとなるとＮＯＲ回路１４の出力信号がＬレベルとなり、出力トランジスタＮ２５がオフされる。このとき前記出力トランジスタＰ２４はオンされているので、入出力端子ＴｉｏからＨレベルの出力信号Ｄｏｏが出力される。
【００５１】
また、データＤｏがＬレベルとなるとＮＯＲ回路１４の出力信号がＨレベルとなり、出力トランジスタＮ２５がオンされる。このとき前記出力トランジスタＰ２４はオフされているので、入出力端子ＴｉｏからＬレベルの出力信号Ｄｏｏが出力される。
【００５２】
入力モードでは、ＮＯＲ回路１４の出力信号はＬレベルとなり、出力トランジスタＮ２５がオフされる。
前記入出力端子Ｔｉｏに入力される入力信号Ｄｉは、ＮチャネルＭＯＳトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。トランジスタＮ２６は電源ＶDDの供給に基づいてオンされている。
【００５３】
前記ノードＮ３と前記入出力端子Ｔｉｏとの間にはＰチャネルＭＯＳトランジスタＰ２５が接続され、そのトランジスタＰ２５のゲートは電源ＶDDに接続されている。このトランジスタＰ２５は、入出力端子Ｔｉｏに電源ＶDDよりトランジスタＰ２５のしきい値以上高い入力電圧ＶIHが入力されるとオンされ、出力トランジスタＰ２４をオフさせる。
【００５４】
前記トランジスタＰ２２，Ｐ２３，Ｐ２４，Ｐ２５のバックゲートには従来例と同様なバックゲート制御回路１６からバックゲート電圧が供給され、電源ＶDDとトランジスタＰ２２〜Ｐ２５のＮ−ｗｅｌｌとの間でＰＮ接合ダイオードの発生を防止するように構成される。
【００５５】
前記入出力端子Ｔｉｏには外部入出力回路１７が接続される。外部入出力回路１７には、出力モード時に出力信号Ｄｏｏを出力するバッファ回路１８ａと、入力モード時にイネーブル信号Ｅｎ１に基づいて活性化されて入力信号Ｄｉを前記入出力端子Ｔｉｏに出力するバッファ回路１８ｂとを備えている。
【００５６】
次に、上記のように構成されたトレラント入出力回路の動作を説明する。
イネーブル信号ＥｎがＬレベルとなって出力モードとなると、ノードＮ２はほぼグランドＧＮＤレベルとなってトランジスタＰ２２がオンされる。この状態では、データＤｏに基づいて出力トランジスタＰ２４，Ｎ２５のゲート電圧がともにＨレベルあるいはともにＬレベルとなり、出力トランジスタＰ２４，Ｎ２５のいずれかがオンされて、データＤｏと同相の出力信号Ｄｏｏが入出力端子Ｔｉｏから出力される。
【００５７】
イネーブル信号ＥｎがＨレベルとなって入力モードとなると、トランジスタＰ２１と転送ゲート１２のトランジスタＮ２２がオンされ、トランジスタＮ２１，Ｎ２３及び出力トランジスタＮ２５はオフされる。
【００５８】
この状態で、入出力端子ＴｉｏにＬレベルの入力信号Ｄｉが入力されると、ノードＮ２はＬレベルとなってトランジスタＰ２２がオンされ、ノードＮ３がＨレベルとなって出力トランジスタＰ２４がオフされる。このような動作により、入力信号ＤｉがトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。
【００５９】
入出力端子Ｔｉｏに電源ＶDDレベルのＨレベルの信号が入力されると、ノードＮ２は電源ＶDDレベルからトランジスタＮ２２のしきい値分低下したレベルとなり、トランジスタＰ２２がオンされる。すると、ノードＮ３がＨレベルとなって出力トランジスタＰ２４がオフされ、入力信号ＤｉがトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。
【００６０】
入出力端子Ｔｉｏに前記入力電圧ＶIHが入力されると、トランジスタＰ２３がオンされてノードＮ２が電源ＶDDレベルとなり、トランジスタＰ２２がオフされるが、トランジスタＰ２５がオンされてノードＮ３が電源ＶDDレベルとなり、出力トランジスタＰ２４がオフされる。そして、入力信号ＤｉがトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。
【００６１】
ところが、上記のトレラント入出力回路では、製造ばらつきにより転送ゲート１２のトランジスタＮ２２のしきい値が低くなっていると、出力モードから入力モードに切り替わる際に、電源ＶDDから外部入出力回路１７に流出電流が発生することがある。
【００６２】
すなわち、図２に示すように、出力モードでノードＮ３がＬレベルとなり、トランジスタＰ２４がオンされてＨレベルの出力信号Ｄｏｏが出力されている状態から入力モードに切り替えられるとき、転送ゲートのトランジスタＮ２２がオンされる。
【００６３】
すると、入出力端子ＴｉｏがＨレベルであるので、ノードＮ２の電位は電源ＶDDレベルからトランジスタＮ２２のしきい値Ｖｔｈｎ分低下したレベルまで一時的に上昇し、入力信号ＤｉがＬレベルとなると、ノードＮ２もＬレベルとなる。
【００６４】
このとき、トランジスタＮ２２のしきい値Ｖｔｈｎが適正値であれば、入力モードへの切り替わりと同時にトランジスタＰ２２がオンされて出力トランジスタＰ２４がオフされる。しかし、製造ばらつきによりトランジスタＮ２２のしきい値Ｖｔｈｎが低いと、ノードＮ２の電位が高くなり、トランジスタＰ２２を確実にオンさせることができない。
【００６５】
すると、ノードＮ３の電位上昇が遅れて出力トランジスタＰ２４のオフ動作が遅れる。そして、この状態で外部入出力回路１７のバッファ回路１８ｂがＬレベルの信号Ｄｉを出力すると、電源ＶDDから出力トランジスタＰ２４及び入出力端子Ｔｉｏを経てバッファ回路１８ｂに流出電流Ｉｏが流れてしまう。従って、消費電力を十分に低減させることができない。
（第一の実施の形態）
図３は、この発明を具体化した第一の実施の形態を示す。図１に示す構成と同一構成部分は同一符号を付して詳細な説明を省略する。また、イネーブル信号Ｅｎは出力モード時にＬレベルとなり、入力モードでＨレベルとなり、図１に示す構成と同様である。なお、この実施の形態では、ＡＮＤ回路１１、トランジスタＰ２１，Ｐ２２，Ｎ２１が第一の論回路として動作し、ＮＯＲ回路１４が第二の論理回路として動作する。
【００６６】
この実施の形態は、図１に示すトレラント入出力回路の転送ゲート（ゲート信号生成部）１２を図３に示す転送ゲート１９に変更し、さらにノードＮ２の電位を制御する制御回路（ゲート信号生成部）２０を備えたものである。なお、ノードＮ３（第一の論理回路の出力ノード）とトランジスタＮ２１の間に介在されるトランジスタＮ２７は、ゲートが電源ＶDDに接続されて常時オンされている。
【００６７】
前記転送ゲート１９は、ノードＮ２と入出力端子Ｔｉｏとの間に接続され、ＰチャネルＭＯＳトランジスタＰ２６と、直列に接続された３段のＮチャネルＭＯＳトランジスタＮ２７〜Ｎ２９とが並列に接続されている。
【００６８】
前記トランジスタＰ２６のゲートは電源ＶDDに接続されている。トランジスタＮ２７のゲートは前記制御回路２０のＮチャネルＭＯＳトランジスタＮ３２のドレインに接続されている。前記トランジスタＮ２８，Ｎ２９のゲートはそのドレインに接続されて、ダイオード（電圧降下部）として動作する。
【００６９】
前記制御回路２０について説明すると、前記トランジスタＮ３２のソースはグランドＧＮＤに接続され、ゲートにはイネーブル信号Ｅｎがインバータ回路２１で反転されて入力される。
【００７０】
また、ＮチャネルＭＯＳトランジスタＮ３２のドレインはＮチャネルＭＯＳトランジスタＮ２９を介して入出力端子Ｔｉｏに接続され、そのトランジスタＮ２９のゲートにはイネーブル信号Ｅｎが入力される。
【００７１】
また、トランジスタＮ３２のドレインはインバータ回路２２の入力端子に接続され、そのインバータ回路２２の出力端子はＮチャネルＭＯＳトランジスタＮ３０のゲートに接続されている。前記トランジスタＮ３０のソースはグランドＧＮＤに接続され、ドレインはノードＮ２に接続されている。
【００７２】
前記インバータ回路２２を構成するＮチャネルＭＯＳトランジスタＮ３１のソースはグランドＧＮＤに接続され、ＰチャネルＭＯＳトランジスタＰ２６のソースは、並列に接続されたＰチャネルＭＯＳトランジスタＰ２７，Ｐ２８を介して電源ＶDDに接続されている。前記トランジスタＰ２７のゲートにはイネーブル信号Ｅｎが入力され、前記トランジスタＰ２８のゲートは入出力端子Ｔｉｏに接続されている。
【００７３】
従って、インバータ回路２２は入出力端子Ｔｉｏの電圧レベルがＬレベルとなるとき、あるいはイネーブル信号ＥｎがＬレベルとなるとき活性化される。また、イネーブル信号ＥｎがＨレベルとなる入力モードでは、トランジスタＮ２９がオンされて、入力信号ＤｉがトランジスタＮ２９を介してインバータ回路２２に入力される。そして、入力信号Ｄｉの反転信号がトランジスタＮ３０のゲートに入力される。
【００７４】
バックゲート制御回路１６は、トランジスタＰ２２，Ｐ２４，Ｐ２５、Ｐ２６に電源ＶDDあるいは入力電圧ＶIHをバックゲート電圧として供給する。各トランジスタＰ２２，Ｐ２４，Ｐ２５、Ｐ２６では、電源ＶDDとＮ−ｗｅｌｌとの間でのＰＮ接合ダイオードの発生が防止される。また、前記入出力端子Ｔｉｏには図１と同様な外部入出力回路が接続されている。
【００７５】
次に、上記のように構成されたトレラント入出力回路の動作を説明する。
イネーブル信号ＥｎがＬレベルとなって出力モードとなると、制御回路２０でトランジスタＰ２７，Ｎ３２がオンされ、トランジスタＮ２９がオフされ、インバータ回路２２の出力信号がＨレベルとなってトランジスタＮ３０がオンされる。すると、ノードＮ２はＬレベルとなってトランジスタＰ２２がオンされる。また、転送ゲート１９ではトランジスタＮ２７がオフされる。
【００７６】
この状態では、データＤｏに基づいて出力トランジスタＰ２４，Ｎ２５のゲート電圧がともにＨレベルあるいはともにＬレベルとなり、出力トランジスタＰ２４，Ｎ２５のいずれかがオンされて、データＤｏと同相の出力信号Ｄｏｏが入出力端子Ｔｉｏから出力される。
【００７７】
イネーブル信号ＥｎがＨレベルとなって入力モードとなると、トランジスタＰ２１がオンされるとともにトランジスタＮ２１がオフされ、制御回路２０のトランジスタＰ２７，Ｎ３２がオフされ、トランジスタＮ２９がオンされ、出力トランジスタＮ２５がオフされる。
【００７８】
この状態で、入出力端子ＴｉｏにＬレベルの入力信号Ｄｉが入力されると、制御回路２０ではトランジスタＰ２８がオンされ、インバータ回路２２の入力信号がＬレベルとなり、トランジスタＮ３０のゲートにＨレベルの信号が入力される。
【００７９】
すると、トランジスタＮ３０がオンされて、ノードＮ２がＬレベルとなり、トランジスタＰ２２がオンされる。従って、ノードＮ３がＨレベルとなり、出力トランジスタＰ２４がオフされる。このような動作により、入力信号ＤｉがトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。
【００８０】
入出力端子Ｔｉｏに電源ＶDDレベルのＨレベルの信号が入力されると、制御回路２０ではトランジスタＰ２７，Ｐ２８はともにオフされるが、トランジスタＮ３１がオンされて、インバータ回路２２の出力信号がＬレベルとなり、トランジスタＮ３０がオフされる。
【００８１】
また、転送ゲート１９のトランジスタＮ２７がオンされる。すると、ノードＮ２は電源ＶDDからトランジスタＮ２８，Ｎ２９のしきい値分低下したレベル、すなわち電源ＶDDからＮチャネルＭＯＳトランジスタ２個のしきい値分（２Ｖｔｈｎ）低下したレベルとなる。従って、トランジスタＰ２２がオンされ、ノードＮ３がＨレベルとなって出力トランジスタＰ２４がオフされ、入力信号ＤｉがトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。
【００８２】
入出力端子Ｔｉｏに前記入力電圧ＶIHが入力されると、制御回路２０の動作は入出力端子Ｔｉｏに電源ＶDDが入力される場合と同様である。また、転送ゲート１９では、トランジスタＰ２６がオンされてノードＮ２が電源ＶDDレベルとなり、トランジスタＰ２２がオフされるが、トランジスタＰ２５がオンされてノードＮ３が電源ＶDDレベルとなり、出力トランジスタＰ２４がオフされる。そして、入力信号ＤｉがトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。
【００８３】
図１のトレラント入出力回路で不具合が発生した条件、すなわち出力モードでＨレベルの出力信号Ｄｏｏを出力している状態から入力モードに切り替わってＬレベルの入力信号Ｄｉが入力される条件について説明する。
【００８４】
図５に示すように、出力モードでトランジスタＰ２４がオンされてＨレベルの出力信号Ｄｏｏが出力されている状態から入力モードに切り替えられると、トランジスタＮ２９がオンされる。このとき、入出力端子ＴｉｏがＨレベルであると、トランジスタＮ３２はオフされているので、転送ゲート１９のトランジスタＮ２７がオンされ、ノードＮ２の電位が上昇する。
【００８５】
しかし、ノードＮ２はダイオードとして動作するトランジスタＮ２８，Ｎ２９の動作により、ＶDD−２Ｖｔｈｎのレベルまでしか上昇しないため、トランジスタＰ２２はオンされ続け、電源ＶDDからトランジスタＰ２１，Ｐ２２を経てノードＮ３に電流が供給され、ノードＮ３が電源ＶDDレベルまで速やかに上昇する。
【００８６】
従って、このような条件でも、出力モードから入力モードへの切替時に、出力トランジスタＰ２４を速やかにオフさせることができるので、入出力端子Ｔｉｏのレベル変化時に流れる僅かなスイッチング電流を除いて、電源ＶDDから外部入出力回路への流出電流の発生を防止することができる。
【００８７】
また、ノードＮ２の電位を低下させるためのプルダウン抵抗を設ける必要がないので、図４に示すように、入力信号ＶIHが入力されても流入電流が発生することはなく、入出力端子Ｔｉｏに流れる電流はスイッチング動作時に流れる微小電流Ｉｍのみとなる。
【００８８】
上記のように構成されたトレラント入出力回路では、次に示す作用効果を得ることができる。
（１）出力モードでは、データＤｏと同相の出力信号を入出力端子Ｔｉｏから出力することができる。
（２）入力モードでは、入出力端子Ｔｉｏに入力される入力信号を、バッファ回路１５を介して内部回路に供給することができる。
（３）入力モード時には、入出力端子Ｔｉｏに電源ＶDDレベル以下の信号若しくは電源ＶDDレベル以上の入力信号ＶIHが入力されても、入出力端子Ｔｉｏから電源ＶDDあるいはグランドＧＮＤに無用な電流パスが発生することはない。
（４）入力モード時にノードＮ２をＬレベルに引き下げるためのプルダウン抵抗を設ける必要がないので、入力モード時に入出力端子Ｔｉｏに入力信号ＶIHが入力されても、入出力端子ＴｉｏからグランドＧＮＤに流れる流入電流が発生することはない。
（５）出力モードでＨレベルを出力している状態から、入力モードに切り替わってＬレベルの入力信号が入力されるとき、転送ゲート１９のトランジスタＮ２８，Ｎ２９により、トランジスタのしきい値の製造ばらつきに関わらず、ノードＮ２のレベルをトランジスタＰ２２がオンされるレベルとすることができる。従って、出力トランジスタＰ２４を速やかにオフさせることができるので、電源ＶDDから外部入出力回路に流れる流出電流の発生を防止することができる。
（６）図１に示す従来例に対し、ノードＮ３と出力トランジスタＰ２４との間に転送ゲートが介在されないので、出力トランジスタＰ２４の動作周波数を高周波数化することができる。
（７）出力モード時には、制御回路２０のトランジスタＮ３０により、ノードＮ２をＬレベルとしてトランジスタＰ２２をオンさせ、ノードＮ３にデータＤｏの反転信号を出力することができる。また、入力モード時には制御回路２０により入力信号ＤｉがＬレベルのときトランジスタＮ３０をオンさせてノードＮ２をＬレベルとし、トランジスタＰ２２をオンさせて出力トランジスタＰ２４をオフさせることができる。入力信号ＤｉがＨレベルのとき、転送ゲートのトランジスタＮ２７をオンさせ、ノードＮ２の電位をＶDD−２Ｖｔｈｎとすることができるので、トランジスタＰ２２をオンさせて出力トランジスタＰ２４をオフさせることができる。
（第二の実施の形態）
図６は、前記第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態の転送ゲートと制御回路の構成を変更したものであり、その他の構成はトランジスタＮ２４，Ｎ２６，Ｎ２７を省略していることを除いて第一の実施の形態と同様である。第一の実施の形態と同一構成部分は、同一符号を付して説明する。
【００８９】
また、イネーブル信号Ｅｎは出力モード時にＬレベルとなり、入力モードでＨレベルとなり、第一の実施の形態と同様であるが、入力モードにおいて、入出力端子Ｔｉｏには電源ＶDD以上の電圧が入力されない場合に使用可能である。
【００９０】
転送ゲート２３は、ノードＮ２と入出力端子Ｔｉｏとの間でＮチャネルＭＯＳトランジスタＮ３３とＰチャネルＭＯＳトランジスタＰ２９とが並列に接続され、トランジスタＰ２９のゲートが電源ＶDDに接続されている。
【００９１】
制御回路２４は、イネーブル信号Ｅｎがインバータ回路２５で反転されてＮＯＲ回路２６の一方の入力端子に入力され、他方の入力端子は入出力端子Ｔｉｏに接続されている。ＮＯＲ回路２６の出力信号はインバータ回路２７を介してＮチャネルＭＯＳトランジスタＮ３４のゲートに入力され、そのトランジスタＮ３４のソースはグランドＧＮＤに接続され、ドレインはノードＮ２に接続される。
【００９２】
また、前記ＮＯＲ回路２６の出力信号は、前記転送ゲート２３のトランジスタＮ３３のゲートに入力されている。
次に、上記のように構成されたトレラント入出力回路の動作を説明する。
【００９３】
イネーブル信号ＥｎがＬレベルとなって出力モードとなると、制御回路２４のインバータ回路２５の出力信号がＨレベルとなり、ＮＯＲ回路２６の出力信号がＬレベルとなる。すると、転送ゲート２３のトランジスタＮ３３はオフされ、インバータ回路２７の出力信号に基づいてトランジスタＮ３４がオンされる。従って、ノードＮ２はＬレベルとなり、トランジスタＰ２２がオンされる。
【００９４】
この状態では、データＤｏに基づいて出力トランジスタＰ２４，Ｎ２５のゲート電圧がともにＨレベルあるいはともにＬレベルとなり、出力トランジスタＰ２４，Ｎ２５のいずれかがオンされて、データＤｏと同相の出力信号Ｄｏｏが入出力端子Ｔｉｏから出力される。
【００９５】
イネーブル信号ＥｎがＨレベルとなって入力モードとなると、トランジスタＰ２１がオンされ、制御回路２４のインバータ回路２５の出力信号がＬレベルとなる。また、出力トランジスタＮ２５はオフされる。
【００９６】
この状態で、入出力端子ＴｉｏにＬレベルの入力信号Ｄｉが入力されると、制御回路２４ではＮＯＲ回路２６の出力信号がＨレベルとなり、転送ゲート２３のトランジスタＮ３３がオンされる。また、インバータ回路２７の出力信号はＬレベルとなり、トランジスタＮ３４がオフされる。
【００９７】
この結果、ノードＮ２はＬレベルとなり、トランジスタＰ２２がオンされて出力トランジスタＰ２４がオフされる。このような動作により、入力信号ＤｉがトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。
【００９８】
入出力端子Ｔｉｏに電源ＶDDレベルのＨレベルの信号が入力されると、制御回路２４ではＮＯＲ回路２６の出力信号がＬレベルとなり、転送ゲート２３のトランジスタＮ３３がオフされ、トランジスタＮ３４はオンされる。
【００９９】
すると、ノードＮ２はＬレベルとなり、トランジスタＰ２２がオンされて出力トランジスタＰ２４がオフされる。このような動作により、入力信号ＤｉがトランジスタＮ２６及びバッファ回路１５を介して内部回路に供給される。
【０１００】
図１のトレラント入出力回路で不具合が発生した条件、すなわち出力モードでＨレベルの出力信号Ｄｏｏを出力している状態から入力モードに切り替わってＬレベルの入力信号Ｄｉが入力される条件について説明する。
【０１０１】
図７に示すように、出力モードでトランジスタＰ２４がオンされてＨレベルの出力信号Ｄｏｏが出力されている状態から入力モードに切り替えられると、トランジスタＰ２１はオンされ、制御回路２４のインバータ回路２５の出力信号はＬレベルとなる。そして、入力信号ＤｉがＨレベルからＬレベルに立ち下がるとき、ＮＯＲ回路２６の出力信号がＨレベルとなり、トランジスタＮ３４がオフされ、転送ゲート２３のトランジスタＮ３３がオンされて、ノードＮ２がＬレベルとなる。
【０１０２】
すると、トランジスタＰ２２はオンされ、出力トランジスタＰ２４がオフされる。従って、この条件においても出力トランジスタＰ２４は速やかにオフされ、入出力端子Ｔｉｏのレベル変化時に流れる僅かなスイッチング電流を除いて、電源ＶDDから出力トランジスタＰ２４を経て外部入出力回路に流れる流出電流が発生することはなく、入出力端子Ｔｉｏに流れる電流はスイッチング動作時に流れる微小電流Ｉｍのみとなる。
【０１０３】
また、ノードＮ２の電位を低下させるためのプルダウン抵抗を設ける必要がないので、入力信号ＤｉがＨレベルとなっても流入電流が発生することはない。
上記のように構成されたトレラント入出力回路では、次に示す作用効果を得ることができる。
（１）出力モードでは、データＤｏと同相の出力信号を入出力端子Ｔｉｏから出力することができる。
（２）入力モードでは、入出力端子Ｔｉｏに入力される入力信号を、バッファ回路１５を介して内部回路に供給することができる。
（３）入力モード時には、入出力端子Ｔｉｏに電源ＶDDレベルのＨレベルの信号若しくはＬレベルの信号が入力されても、入出力端子Ｔｉｏから電源ＶDDあるいはグランドＧＮＤに無用な電流パスが発生することはない。
（４）入力モード時にノードＮ２をＬレベルに引き下げるためのプルダウン抵抗を設ける必要がないので、入力モード時に入出力端子ＴｉｏにＨレベルの信号が入力されても、入出力端子ＴｉｏからグランドＧＮＤに流れる流入電流が発生することはない。
（５）出力モードでＨレベルを出力している状態から、入力モードに切り替わってＬレベルの入力信号が入力されるとき、転送ゲート２３のトランジスタＮ３３をオンさせて、ノードＮ２をＬレベルとすることができる。従って、出力トランジスタＰ２４を速やかにオフさせることができるので、電源ＶDDから外部入出力回路に流れる流出電流の発生を防止することができる。
（６）図１に示す従来例に対しノードＮ３と出力トランジスタＰ２４との間に転送ゲートが介在されないので、出力トランジスタＰ２４の動作周波数を高周波数化することができる。
（７）出力モード時には、制御回路２４のトランジスタＮ３４により、ノードＮ２をＬレベルとしてトランジスタＰ２２をオンさせ、ノードＮ３にデータＤｏの反転信号を出力することができる。また、入力モード時には制御回路２４により入力信号ＤｉがＬレベルのとき転送ゲート２３のトランジスタＮ３３をオンさせてノードＮ２をＬレベルとし、トランジスタＰ２２をオンさせて出力トランジスタＰ２４をオフさせることができる。入力信号ＤｉがＨレベルのとき、制御回路２４のトランジスタＮ３４をオンさせ、ノードＮ２をＬレベルとすることができるので、トランジスタＰ２２をオンさせて出力トランジスタＰ２４をオフさせることができる。
（８）入力モード時には、イネーブル信号Ｅｎと入力信号Ｄｉのいずれかに基づいてノードＮ２をＬレベルとして、出力トランジスタＰ２４を速やかにオフさせることができる。
（９）第一の実施の形態のトレラント入出力回路より素子数を削減することができる。
（第三の実施形態）
図８〜図１１は、第三の実施形態を示す。前記第一の実施形態では、図１及び図２に示すトレラント入出力回路の不具合を解消する手段を開示したが、この実施形態ではさらに別の不具合を解消する手段を開示する。
【０１０４】
図２は、図１に示すトレラント入出力回路において、出力モードでＨレベルの出力信号Ｄｏｏを出力している状態から入力モードに切り替わって、外部入出力回路１７からＬレベルの入力信号Ｄｉが入力された場合を説明している。これに対し、出力モードでＨレベルの出力信号Ｄｏｏを出力している状態から入力モードに切り替わって、外部入出力回路１７からＨレベルの入力信号Ｄｉが入力される場合について説明する。
【０１０５】
図１２に示すように、出力モードでＨレベルの出力信号Ｄｏｏが出力されている状態から、イネーブル信号ＥＮがＨレベルとなり、イネーブル信号ＥＮ１がＬレベルとなって入力モードとなり、外部入出力回路１７から入出力端子Ｔｉｏに電源ＶDDレベルの入力信号Ｄｉが入力されると、ノードＮ２の電位はＶDD−Ｖｔｈｎとなる。
【０１０６】
そして、しきい値Ｖｔｈｎが正常であれば、トランジスタＰ２２がオンされてノードＮ３の電位が電源ＶDDレベルまで上昇し、出力トランジスタＰ２４がオフされる。
このような動作時において、トランジスタＮ２２の製造時のばらつきや温度特性のばらつきにより、図１３に示すように、入出力端子ＴｉｏにＨレベルの入力信号Ｄｉが入力され続けるとき、ノードＮ２の電位がＶDD−Ｖｔｈｎから徐々に上昇し、電源ＶDDレベル近傍まで上昇してトランジスタＰ２２をオンさせることができなくなることがある。
【０１０７】
このような状態では、ノードＮ３の電位は一旦電源ＶDDレベルまで上昇した後、不定状態となり、トランジスタＮ２１のリーク電流により低下することがある。
ノードＮ３の電位が低下すると、出力トランジスタＰ２４がオンされ、この状態でＬレベルの入力信号Ｄｉが入力されると、電源ＶDDから出力トランジスタＰ２４及び入出力端子Ｔｉｏを経てバッファ回路１８ｂに流出電流Ｉｏが流れてしまう。
【０１０８】
また、バッファ回路１８ｂの出力インピーダンスが、出力トランジスタＰ２４のオン抵抗より十分小さくない場合には、入出力端子Ｔｉｏの電位をＬレベルまで下降させることができなくなり、入力信号Ｄｉが誤データとなってしまう。この実施形態は、図１に示すトレラント入出力回路における上記のような不具合を解決する手段を備えたものである。
【０１０９】
図８に示すトレラント入出力回路は、図３に示す第一の実施形態のトレラント入出力回路のノードＮ３に電圧低下防止回路３０を接続したものであり、その他の構成は第一の実施形態と同様である。
【０１１０】
前記電圧低下防止回路３０の具体的構成を図９に示す。同図に示すように、ノードＮ３はＰチャネルＭＯＳトランジスタＰ３１，Ｐ３２を介して電源ＶDDに接続され、トランジスタＰ３１のゲートはノードＮ３に接続され、トランジスタＰ３２のゲートにはイネーブル信号ＥＮバーが入力される。イネーブル信号ＥＮバーは、前記イネーブル信号ＥＮの反転信号である。また、トランジスタＰ３１のバックゲートには、前記バックゲート制御回路１６からバックゲート電圧が供給される。
【０１１１】
上記のような電圧低下防止回路３０の動作を図１１に従って説明する。入力モードとなると、イネーブル信号ＥＮバーはＬレベルとなり、トランジスタＰ３２がオンされる。すると、トランジスタＰ３１のソース電位はほぼ電源ＶDDレベルとなる。
【０１１２】
すると、入出力端子Ｔｉｏに電源ＶDDレベルの入力信号Ｄｉが入力されて、ノードＮ２の電位が徐々に上昇し、トランジスタＰ２２がオフされても、ノードＮ３の電位が電源ＶDDよりトランジスタＰ３１のしきい値分以上低下すると、同トランジスタＰ３１がオンされて、ノードＮ３の電位の低下が阻止される。
【０１１３】
従って、出力トランジスタＰ２４はオフ状態に維持されるため、入力信号ＤｉがＬレベルとなっても流出電流Ｉｏは流れない。また、入力信号ＤｉがＬレベルとなると、入出力端子Ｔｉｏが速やかにＬレベルとなり、正確な入力信号Ｄｉを入力することができる。
【０１１４】
出力モード時には、イネーブル信号ＥＮバーはＨレベルとなるため、トランジスタＰ３２がオフされる。また、ノードＮ３が電源ＶDDレベル以上となってもトランジスタＰ３１がオンされることはない。従って、ノードＮ３から電源ＶDDへの流入電流が発生することはない。
【０１１５】
図１０は、電圧低下防止回路３０の別の実施形態を示す。この電圧低下防止回路３０は、トランジスタＰ３１に代えてダイオードＤを使用したものである。このような構成でも同様な作用効果を得ることができる。
【０１１６】
上記実施の形態は、以下の態様で実施してもよい。
・第一又は第三の実施の形態のトレラント入出力回路と、第二の実施の形態のトレラント入出力回路とを同一チップ上に搭載する。そして、入出力端子Ｔｉｏに入力信号ＶIHが入力される場合には、第一又は第三の実施の形態のトレラント入出力回路を使用し、入出力端子Ｔｉｏに入力信号ＶIHが入力されない場合には、第二の実施の形態のトレラント入出力回路を使用するようにしてもよい。
・Ｌレベル、Ｈレベル及びハイインピーダンス出力状態を供する所謂３ステート出力端子において、ハイインピーダンス状態又は電源ＶDDの供給が遮断されている状態で、出力端子を電源ＶDDレベル以上の信号線路に接続する場合は、上記実施の形態からバッファ回路１５を省略した構成としてもよい。
【図面の簡単な説明】
【０１１７】
【図１】この発明の前提となるトレラント入出力回路を示す回路図である。
【図２】この発明の前提となるトレラント入出力回路の動作を示す波形図である。
【図３】第一の実施形態を示す回路図である。
【図４】第一の実施形態の動作を示す波形図である。
【図５】第一の実施形態の動作を示す波形図である。
【図６】第二の実施形態を示す回路図である。
【図７】第二の実施形態の動作を示す波形図である。
【図８】第三の実施形態を示す回路図である。
【図９】第三の実施形態の電圧低下防止回路を示す回路図である。
【図１０】電圧低下防止回路の別例を示す回路図である。
【図１１】第三の実施形態の動作を示す波形図である。
【図１２】この発明の前提となるトレラント入出力回路の動作を示す波形図である。
【図１３】この発明の前提となるトレラント入出力回路の動作を示す波形図である。
【図１４】第一の従来例を示す回路図である。
【図１５】第二の従来例を示す回路図である。
【図１６】第三の従来例を示す回路図である。
【図１７】第三の従来例の動作を示す波形図である。
【符号の説明】
【０１１８】
１１，Ｐ２１，Ｐ２２，Ｎ２１        第一の論理回路（ＡＮＤ回路、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ）
１２        制御回路（転送ゲート）
１４        第二の論理回路（ＮＯＲ回路）
１９，２３      ゲート信号生成部（転送ゲート）
２０，２４      ゲート信号生成部（制御回路）
３０      電圧低下防止回路
Ｐ２２      スイッチ回路（ＰチャネルＭＯＳトランジスタ）
Ｐ２４      プルアップ側出力トランジスタ
Ｎ２５      プルダウン側出力トランジスタ
Ｅｎ        イネーブル信号
Ｄｏ        データ
ＶDD        高電位側電源
ＧＮＤ      低電位側電源
Ｔｉｏ      入出力端子
Ｎ３        出力ノード
ＶIH        入力信号
【図１】
0005266974.tif 000002
【図２】
0005266974.tif 000003
【図３】
0005266974.tif 000004
【図４】
0005266974.tif 000005
【図５】
0005266974.tif 000006
【図６】
0005266974.tif 000007
【図７】
0005266974.tif 000008
【図８】
0005266974.tif 000009
【図９】
0005266974.tif 000010
【図１０】
0005266974.tif 000011
【図１１】
0005266974.tif 000012
【図１２】
0005266974.tif 000013
【図１３】
0005266974.tif 000014
【図１４】
0005266974.tif 000015
【図１５】
0005266974.tif 000016
【図１６】
0005266974.tif 000017
【図１７】
0005266974.tif 000018