(57)【特許請求の範囲】
【請求項１】
第１面およびその裏側の第２面を持つ基板に設けられたゲート制御型の半導体素子を備えた半導体装置であって、
前記基板の前記第１面側に設けられ、前記半導体素子のドリフト領域を構成する第１導電型の第１半導体層と、
前記基板の前記第１面側であって前記第１半導体層内に設けられ、前記半導体素子のチャネル領域を構成する前記第１導電型とは反対の第２導電型の第２半導体層と、
前記基板の前記第１面側であって前記第２半導体層に接して前記第１半導体層内に設けられ、前記基板の前記第１面からの深さが前記第２半導体層より深い前記第２導電型の第３半導体層と、
前記基板の前記第１面から前記第１半導体層に達するように形成され、前記基板の前記第１面からの深さが前記第３半導体層より深い溝と、
前記溝の内部に第１絶縁膜を介して設けられた第１導電性膜と、
を有し、
前記基板は、前記半導体素子が設けられるセル領域と、前記セル領域に隣接する周辺領域とを有し、
前記セル領域には、前記第２半導体層に形成され、且つ、前記半導体素子のソース領域となる前記第１導電型の第４半導体層が形成されており、
前記セル領域には、前記第４半導体層を有する活性セル、及び、前記第４半導体層を有さない不活性セルが設けられており、
前記第１導電性膜は前記半導体素子のゲート電極を構成しており、
前記周辺領域における前記溝は前記ゲート電極の引き出し溝であり、
前記引き出し溝内部の前記第１導電性膜は前記周辺領域においてゲートパッドと電気的に接続しており、
前記第２、第３及び第４半導体層は、前記セル領域においてソースパッドと電気的に接続しており、
前記第３半導体層の一端は、前記セル領域内において前記不活性セルと接するように設けられており、
前記第３半導体層の他端は、前記引き出し溝を含む前記周辺領域内に設けられており、
前記周辺領域において、前記引き出し溝は、前記セル領域から前記周辺領域の方向に向かって延びるように複数設けられており、
前記周辺領域において、前記複数の引き出し溝のうち隣接する２つの前記引き出し溝が互いに連結されていない箇所が、少なくとも１つ設けられていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の引き出し溝は、第１引き出し溝と、前記第１引き出し溝に隣接する第２引き出し溝と、前記第１引き出し溝と反対の方向で前記第２引き出し溝と隣接する第３引き出し溝とを有し、
前記第２引き出し溝と前記第３引き出し溝は、前記周辺領域において連結しており、
前記第１引き出し溝と前記第２引き出し溝は、前記周辺領域において連結していないことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記複数の引き出し溝は、前記セル領域内まで延在しており、且つ、少なくとも前記不活性セルにて互いに連結していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記活性セルに形成された前記溝は、繋ぎ目がＴ字となる梯子状のメッシュパターンであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記複数の引き出し溝は、前記周辺領域において互いに連結していないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記複数の引き出し溝は、前記セル領域内まで延在しており、且つ、少なくとも前記不活性セルにて互いに連結していることを特徴とする半導体装置。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置において、
前記不活性セルは少なくとも２つ設けられており、
前記第３半導体層の一端は、前記２つの不活性セルの間に設けられていることを特徴とする半導体装置。
【請求項８】
請求項１〜７の何れか１項に記載の半導体装置において、
前記溝の内部上側に前記第１絶縁膜より薄い第２絶縁膜を介して第２導電性膜が設けられており、
前記溝の内部底側に前記第１絶縁膜を介して前記第１導電性膜が設けられており、
前記溝の内部では、前記第１導電性膜上に設けられた前記第２絶縁膜によって前記第１導電性膜と前記第２導電性膜とが電気的に分離されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１及び第２導電性膜は、それぞれ前記ゲートパッドと電気的に接続され、同電位とされていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９の何れか１項に記載の半導体装置において、
前記基板の平面形状が矩形状であり、
前記基板の四隅には、前記溝が設けられておらず、
前記四隅のそれぞれにおいて、前記第３半導体層と前記第２半導体層とがコンタクトを介して電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０の何れか１項に記載の半導体装置において、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であることを特徴とする半導体装置。
【請求項１２】
請求項１〜１０の何れか１項に記載の半導体装置において、
前記第１導電型はｐ型であり、
前記第２導電型はｎ型であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲート制御型のトランジスタに適用して有効な技術に関するものである。
【背景技術】
【０００２】
数ワット以上の電力を扱える大電力用途の半導体素子をパワー半導体素子といい、ＦＥＴ（Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など種々のトランジスタが提案されている。このうちパワーＭＩＳ（Metal Insulator Semiconductor）ＦＥＴは、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてプレーナゲート型や基板に掘られた溝（トレンチ）にゲート電極が設けられるトレンチゲート型といった構造に分類される。パワーＭＩＳＦＥＴでは、大きな電力を得るために、例えば微細なパターンのＭＩＳＦＥＴセルを多数個（例えば数万個）並列に接続した構造が採用されている。
【０００３】
なお、本発明者らは、発明した結果に基づき、ゲート制御型の半導体素子の素子耐圧（降伏電圧）の低下防止の観点およびトレンチゲート形状の観点で先行技術調査を行った。その結果、トレンチゲート形状の観点では、特開２０００−２１６３８５号公報（特許文献１）、特開２００１−２１７４１９号公報（特許文献２）、および特開２００１−１６８３２９号公報（特許文献３）が抽出された。特許文献１、２は、全体としてゲート絶縁耐圧の低下を抑制することを主題とし、そのためにトレンチゲートの終端部分を無くするものであり、トレンチゲート制御型の半導体素子の素子耐圧の低下防止についての記載はない。また、特許文献３は、トレンチゲート制御型の半導体素子の素子耐圧の低下防止を主題とし、トレンチの終端間を連結部で結ぶものである。
【特許文献１】特開２０００−２１６３８５号公報
【特許文献２】特開２００１−２１７４１９号公報
【特許文献３】特開２００１−１６８３２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らは、ゲート制御型のパワー半導体素子を備えた半導体装置について検討を行っている。図１および図２に本発明者らが検討したｎチャネル型のトレンチゲート制御型のパワーＭＩＳＦＥＴセルを備えた半導体装置（パワーＭＩＳＦＥＴ）を示す。図１は本発明者らが検討した半導体装置の要部平面図、図２は図１のＡ−Ａ線における断面図である。図１の符号Ａ１はパワーＭＩＳＦＥＴセルが設けられるセル領域を示し、符号Ａ２はセル領域に隣接する周辺領域を示している。すなわち、図１で示すエピタキシャル基板（以下、単に基板という）１Ｓは、セル領域Ａ１と周辺領域Ａ２との境界から図の右方向にセル領域Ａ１、および図の左方向に周辺領域Ａ２を有している。なお、図１では図面を見易くするために一部を図示していない。
【０００５】
以下に、図１および図２を参照して本発明者らが検討した半導体装置の構成について説明する。基板１Ｓの主面（素子形成面）には、パワーＭＩＳＦＥＴのドリフト領域（ドレイン領域）を構成するｎ−型エピタキシャル層２と、ｎ−型エピタキシャル層２上のチャネル領域を構成するｐ型半導体層１４と、ｐ型半導体層１４上のソース領域を構成するｎ＋型半導体層１５と、ｐ型半導体層１４に接してｎ−型エピタキシャル層２内に電界緩和層を構成するｐ−型ウェル１００と、が設けられている。なお、電界緩和層は、耐圧を向上させるために基板１Ｓに不純物が注入された領域である。
【０００６】
また、基板１Ｓの主面には溝（トレンチ）６がパターニングされている。セル領域Ａ１内であってＡ−Ａ線方向（所定方向）を横切る溝６のうち、所定間隔（狭ピッチ）で複数のセル溝６ａが設けられている。また、周辺領域Ａ２内の溝６のうち、セル領域Ａ１から周辺領域Ａ２の方向に延びる複数の引き出し溝６ｂが設けられている。さらに、周辺領域Ａ２内の溝６のうち、複数の引き出し溝６ｂの終端を連結する連結溝６ｃが設けられている。図１に示すように、本発明者らが検討した半導体装置においては、連結溝６ｃは、複数の引き出し溝６ｂの終端全てを連結している。
【０００７】
セル領域Ａ１では、セル溝６ａの内部底側に絶縁膜７を介して第１ゲート電極８Ｇ１が設けられている。また、セル溝６ａの内部上側に絶縁膜９を介して第２ゲート電極１０Ｇ１が設けられている。第２ゲート電極１０Ｇ１がパワーＭＩＳＦＥＴのゲート電極（真性ゲート電極）、第１ゲート電極８Ｇ１がダミーゲート電極として設けられている。
【０００８】
一方、周辺領域Ａ２では、第１ゲート電極８Ｇ１と電気的に接続されている第１ゲート電極引き出し部８Ｇ２が素子分離領域を構成する絶縁膜４上に設けられている。また、第１ゲート電極引き出し部８Ｇ２の上部には、第２ゲート電極１０Ｇ１と電気的に接続されている第２ゲート電極引き出し部１０Ｇ２が絶縁膜９を介して設けられている。第１ゲート電極引き出し部８Ｇ２と第２ゲート電極引き出し部１０Ｇ２とは、絶縁膜９の開口部に形成されたコンタクトＣＮＴ１によって電気的に接続されている。さらに、第２ゲート電極引き出し部１０Ｇ２とゲート電極配線２１ＧＬは層間絶縁膜１６の開口部に形成されたコンタクトＣＮＴ２によって電気的に接続されている。
【０００９】
また、セル領域Ａ１の基板１Ｓの主面に、ｎ＋型半導体層１５を貫通してｐ型半導体層１４に達する浅溝が設けられており、その浅溝の底部側のｐ型半導体層１４内にｐ＋型半導体層２０が設けられている。この浅溝に形成されたコンタクトＣＮＴ３によってｎ＋型半導体層１５とソース電極２１Ｓとが電気的に接続されている。また、コンタクトＣＮＴ３は、ｐ＋型半導体層２０を介してｐ型半導体層１４とソース電極２１Ｓとを電気的に接続し、ソース電位（グラウンド電位）に対するボディコンタクトを構成するものでもある。
【００１０】
基板１Ｓの裏面には、パワーＭＩＳＦＥＴのドレイン電極２６Ｄを構成する積層膜２６が設けられており、その積層膜２６は半導体基板１側からチタン膜、ニッケル膜および金膜の順で構成されている。
【００１１】
この本発明者らが検討した半導体装置において、第２ゲート電極１０Ｇ１とソース電極２１Ｓ間に０Ｖを印加（第２ゲート電極１０Ｇ１とソース領域のｎ＋型半導体層１５を接地）して、ドレイン電極２６Ｄ−ソース電極２１Ｓ間の耐圧、すなわちパワーＭＩＳＦＥＴの素子耐圧であるドレイン−ソース降伏電圧（ＢＶＤＳＳ）の波形を測定した結果を図３に示す。なお、このドレイン−ソース降伏電圧はパワーＭＩＳＦＥＴに内蔵される逆ダイオードの耐圧でもある。
【００１２】
図３に示すように、ドレイン−ソース間の耐圧波形が発振（不安定化）してしまう現象が実験で確認された。このような発振波形が観測されるパワーＭＩＳＦＥＴは熱的、電気的ストレスによって劣化しやすくなる傾向にあることに本発明者らは気づいた。すなわち耐圧低下を引き起こしやすくなるということを実験により本発明者らが解明した。以下に、耐圧低下を引き起こす原因の１つについて説明する。
【００１３】
図１および図２に示した本発明者らが検討した半導体装置のレイアウトの特徴の１つとして、引き出し溝６ｂ（溝６）の終端部を直線的に全て接続している点、すなわち隣り合う引き出し溝６ｂの終端全てを連結溝６ｃによって接続している点にある。これは引き出し溝６ｂの終端を直線的に接続することで局所的な溝６の形状異常が発生する可能性を低減するためである。
【００１４】
しかしながら、引き出し溝６ｂの終端全てを連結する連結溝６ｃによって、ｐ−型ウェル１００がｐ−型ウェル１００Ａとｐ−型ウェル１００Ｂとに分断されるような構造となってしまう。この場合、第２ゲート電極１０Ｇ１とソース領域のｎ＋型半導体層１５を接地した状態でドレイン領域のｎ−型エピタキシャル層２に電圧を印加してアバランシェ降伏した状態（ＢＶＤＳＳ状態）では、分断された側のｐ−型ウェル１００Ｂは、高インピーダンスであるため、実効的にフローティング状態になる可能性がある。このように実効的にフローティング状態になってしまう場所が存在して、耐圧波形が発振（不安定化）し、熱的、電気的ストレスによって劣化しやすくなるものと考えられる。
【００１５】
そこで、フローティング状態を防止するために、ｐ−型ウェル１００Ｂの電位をグラウンド電位に固定するコンタクトを設けることが考えられる。しかしながら、そのコンタクトを設ける領域を確保するため基板面積（チップ面積）を広くしなければならない。また、少ないコンタクトを設けてフローティング状態を防止した場合、そのコンタクトに近い部分では電位を固定することができるため、ある程度の効果はあると考えられるが、コンタクトから離れた領域ではインピーダンスが非常に高いままである。
【００１６】
本発明の目的は、ゲート制御型の半導体素子の素子耐圧の低下を防止する技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明の一実施の形態に係るｎチャネル型のパワーＭＩＳＦＥＴを備えた半導体装置は、基板の主面側に設けられ、ｎ−型エピタキシャル層（ドリフト領域）と、ｎ−型エピタキシャル層内に設けられ、ｐ型半導体層（チャネル領域）と、ｐ型半導体層に接してｎ−型エピタキシャル層内に設けられ、深さがｐ型半導体層より深いｐ−型ウェル（電界緩和層）と、を有している。その基板には、深さがｐ−型ウェルより深い溝（トレンチ）がパターニングされており、その溝の内部にゲート絶縁膜を介してゲート電極が設けられている。パワーＭＩＳＦＥＴが設けられるセル領域内の溝のうちゲート電極が設けられる複数のセル溝の間に、ｐ−型ウェルの一端が設けられており、ｐ−型ウェルの他端がセル領域に隣接する周辺領域内に設けられている。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
この一実施の形態によれば、電界緩和層を構成するｐ−型ウェルを周辺領域からセル領域内まで設けることにより、素子耐圧の低下を防止することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
本発明の実施の形態１では、ｎチャネル型のトレンチゲート制御型のパワーＭＩＳＦＥＴセルを備えた半導体装置（パワーＭＩＳＦＥＴ）に本発明を適用した場合について説明する。
【００２４】
図４は、本実施の形態１における半導体チップ（以下、チップという）ＣＨＰを示した平面図である。図４に示すように、半導体チップＣＨＰの主面（表面）には、例えばポリイミド樹脂膜からなる表面保護膜２５が設けられている。この表面保護膜２５から露出したソース電極２１ＳがソースパッドＳＰを構成し、露出したゲート電極配線２１ＧＬがゲートパッドＧＰを構成している。ソース電極２１Ｓの外周を囲むように、ゲート電極配線２１ＧＬが設けられ、さらにゲート電極配線２１ＧＬの外周を囲むように、いわゆるチャネルストッパを構成する最外周電極配線２１ＡＬが設けられている。また、半導体チップＣＨＰの裏面には、ドレイン電極が設けられている。
【００２５】
図５および図６はそれぞれ図４の要部Ｐ１および要部Ｐ２を拡大した平面図である。図５の符号Ａ１はパワーＭＩＳＦＥＴセルが設けられるセル領域を示し、符号Ａ２はセル領域に隣接する周辺領域を示している。図５では図面を見易くするために一部を図示していない。また、図７は図５に示すセル領域Ａ１の周辺を拡大した平面図である。また、図８は図５のＡ−Ａ線における断面図、図９は図５のＢ−Ｂ線における断面図、図１０は図５のＣ−Ｃ線における断面図、図１１は図６のＤ−Ｄ線における断面図である。
【００２６】
基材としてｎ＋型の半導体基板１を用いた基板１Ｓの主面（素子形成面）側には、ｎ型不純物を導入したｎ−型エピタキシャル層２が形成されている。本願においては、半導体基板１とｎ−型エピタキシャル層２とを併せて基板（エピタキシャル基板）１Ｓとしている。
【００２７】
ｎ−型エピタキシャル層２内には、ｐ型不純物を導入したｐ−型ウェル３が形成されている。また、ｎ−型エピタキシャル層２上の所定領域には、素子を分離するための絶縁膜４が形成されている。絶縁膜４で分離されたセル領域Ａ１（活性領域）に、ｎチャネル型のパワーＭＩＳＦＥＴセルが形成される。ｐ−型ウェル３は、電界緩和層として、耐圧の高いｐｎ接合を形成するために設けられており、ソース電位に接続されている。なお、電界緩和層は、耐圧を向上させるために基板１Ｓに不純物が注入された領域である。
【００２８】
ｎチャネル型のパワーＭＩＳＦＥＴは、ｎ−型エピタキシャル層２に設けられたソース領域であるｎ＋型半導体層１５と、ｎ−型エピタキシャル層２および基板１Ｓよりなるドレイン領域とを有している。そして、ｎ＋型半導体層１５とドレイン領域との間のｎ−型エピタキシャル層２には、チャネル形成用の半導体領域（チャネル領域）を構成するｐ型半導体層１４が形成されている。ソース領域のｎ＋型半導体層１５には、例えば、リン（Ｐ）または砒素（Ａｓ）が導入され、チャネル領域のｐ型半導体層１４には、例えばホウ素（Ｂ）が導入されている。
【００２９】
基板１Ｓの主面には、基板１Ｓの主面に対して直交する方向（基板１Ｓの厚さ方向）に延在する複数の溝（トレンチ）６が形成されている。溝６は、基板１Ｓの主面からチャネル形成用のｐ型半導体層１４を貫通し、ｎ−型エピタキシャル層２の下部で終端するように形成されている。溝６は、基板１Ｓの主面でパターニングされ、基板１Ｓの主面からの深さがｐ−型ウェル３より深くなっている。
【００３０】
図７に示すように、基板１Ｓの主面には溝６がパターニングされている。セル領域Ａ１内であって所定方向（例えばＡ−Ａ線方向）を横切る溝６のうち、所定間隔（狭ピッチ）で複数のセル溝６ａが設けられている。また、周辺領域Ａ２内の溝６のうち、セル領域Ａ１から周辺領域Ａ２の方向に延びる複数の引き出し溝６ｂが設けられている。さらに、周辺領域Ａ２内の溝６のうち、複数の引き出し溝６ｂの終端を連結する連結溝６ｃが設けられている。本実施の形態１では、セル領域Ａ１の溝６のパターンを梯子メッシュパターンとし、周辺領域Ａ２の連結溝６ｃが引き出し溝６ｂの終端をペア（２個ずつ）で連結するようなパターンとしている。
【００３１】
このように、セル領域Ａ１での溝６のパターンをメッシュパターンとすることで、パワーＭＩＳＦＥＴのオン抵抗を低減することができる。また、メッシュパターンとして梯子メッシュを用いることによって、溝６の加工（パターニング）を容易にすることができる。すなわち、溝６の加工の際に、溝６が十字状で交わるパターンであると、加工に問題が発生しやすいことが考えられる。そこで本実施の形態１では溝６がＴ字状で交わる梯子パターンとしている。
【００３２】
セル領域Ａ１内の溝６の内部底側には、絶縁膜７を介して第１ゲート電極８Ｇ１が形成されている。また、セル領域Ａ１内の溝６の内部上側には、絶縁膜９を介して第２ゲート電極１０Ｇ１が形成されている。絶縁膜７および絶縁膜９は、ともに、例えば酸化シリコン膜よりなるが、絶縁膜７の方が、絶縁膜９よりも厚く形成されている。具体的には、絶縁膜７の厚さは、例えば２００ｎｍ程度、絶縁膜９の厚さは、例えば５０ｎｍ程度である。
【００３３】
セル領域Ａ１では、セル溝６ａの内部底側に絶縁膜７を介して第１ゲート電極８Ｇ１が設けられている。また、セル溝６ａの内部上側に絶縁膜９を介して第２ゲート電極１０Ｇ１が設けられている。第２ゲート電極１０Ｇ１がパワーＭＩＳＦＥＴのゲート電極（真性ゲート電極）、第１ゲート電極８Ｇ１がダミーゲート電極として設けられている。このように、本実施の形態１では、第１ゲート電極８Ｇ１と第２ゲート電極１０Ｇ１とで構成されたダブルゲート構造を採用している。
【００３４】
第１ゲート電極８Ｇ１および第２ゲート電極１０Ｇ１は、ともに、例えば低抵抗なポリシリコン膜よりなるが、第１ゲート電極８Ｇ１と第２ゲート電極１０Ｇ１との間に介在した絶縁膜９により互いに絶縁されている。
【００３５】
しかしながら、本実施の形態１では、溝６内では、絶縁膜９によって第１ゲート電極８Ｇ１と第２ゲート電極１０Ｇ１とを電気的に分離しているものの、溝６以外で第１ゲート電極８Ｇ１は、第２ゲート電極１０Ｇ１と電気的に接続されている。すなわち、本実施の形態１では、第１ゲート電極８Ｇ１と第２ゲート電極１０Ｇ１とを同電位にすることで、第１ゲート電極８Ｇ１と第２ゲート電極１０Ｇ１の間に介在する絶縁膜９の絶縁耐性が第２ゲート電極１０Ｇ１の耐圧に影響しなくすることができる。
【００３６】
したがって、第２ゲート電極１０Ｇ１の耐圧向上を図ることができる。つまり、第２ゲート電極１０Ｇ１の耐圧は、第１ゲート電極８Ｇ１と第２ゲート電極１０Ｇ１の間に介在する絶縁膜９の絶縁耐性に影響を受けやすいが、本実施の形態１では、この絶縁膜９を挟んだ第１ゲート電極８Ｇ１と第２ゲート電極１０Ｇ１とを同電位にすることで、介在する絶縁膜９に電圧負荷がかからないようにしているため、第２ゲート電極１０Ｇ１の耐圧を向上させることができる。
【００３７】
第２ゲート電極１０Ｇ１は、パワーＭＩＳＦＥＴの真性ゲート電極（制御電極）であり、パワーＭＩＳＦＥＴの動作制御用の電圧が印加されるようになっている。第２ゲート電極１０Ｇ１の上面は、基板１Ｓの主面よりも若干低くなっており、低く窪む第２ゲート電極１０Ｇ１の上面上には、例えば、酸化シリコン膜よりなる層間絶縁膜１６が埋め込まれている。パワーＭＩＳＦＥＴのチャネルは、第２ゲート電極１０Ｇ１の側面に対向するチャネル形成用のｐ型半導体層１４に形成される。すなわち、パワーＭＩＳＦＥＴのチャネル電流は、溝６の側面に沿って基板１Ｓに直交する基板１Ｓの厚さ方向に向かって流れるように、すなわちソース領域のｎ＋型半導体層１５からドレイン領域のｎ−型エピタキシャル層２に向かって流れるようになっている。
【００３８】
セル領域Ａ１内には、パワーＭＩＳＦＥＴセルとして機能する活性セルと、パワーＭＩＳＦＥＴセルとして機能しない不活性セルが設けられている。パワーＭＩＳＦＥＴセルとして機能する活性セルは、チャネル電流が流れるセルであるといえる。言い換えると、パワーＭＩＳＦＥＴセルとして、ソース領域となるｎ＋型半導体層１５を有するセルを活性セル、ｎ＋型半導体層１５を有しないセルを不活性セルということもできる。
【００３９】
セルは２次元的にほぼ規則的に配列されており、少なくとも配列の最外周の１並び分は、不活性セルが並べられている。図８においては、不活性セルＹ１とＹ２の２列の並びとなっている。そして、不活性セルＹ２から図の右側（セル配列の内側）に活性セルＸ１が並べられている。
【００４０】
このため、セル領域Ａ１とは、２次元的にセルが並べられた領域であり、周辺領域Ａ２とは、セル領域Ａ１の最外周の不活性セルより外周の領域であり、半導体チップの端までの領域と言うこともできる。以後、この意味で、セル領域Ａ１および周辺領域Ａ２を用いて説明する。なお、図４で見れば、周辺領域とは、半導体チップＣＨＰの外周部ということになる。
【００４１】
また、周辺領域Ａ２の溝６は、絶縁膜７を介して第１ゲート電極引き出し部８Ｇ２が形成されている。そして、第１ゲート電極引き出し部８Ｇ２上には、絶縁膜９を介して第２ゲート電極引き出し部１０Ｇ２が形成されている。第１ゲート電極引き出し部８Ｇ２は、第１ゲート電極８Ｇ１と電気的に接続されており、第２ゲート電極引き出し部１０Ｇ２は、第２ゲート電極１０Ｇ１と電気的に接続されている。なお、第１ゲート電極引き出し部８Ｇ２と第２ゲート電極引き出し部１０Ｇ２とはコンタクトＣＮＴ１を介して電気的に接続されており、第１ゲート電極８Ｇ１と第２ゲート電極１０Ｇ１とを同電位にしている。
【００４２】
さらに、基板１Ｓの主面上には、層間絶縁膜１６が形成されており、この層間絶縁膜１６から第２ゲート電極引き出し部１０Ｇ２に達するコンタクト孔１７が形成されている。また、層間絶縁膜１６からチャネル形成用のｐ型半導体層１４に達するコンタクト孔１８が形成されている。また、層間絶縁膜１６からｐ＋型半導体層２０に達するコンタクト孔１９が形成されている。なお、このコンタクト孔１８はセル領域Ａ１のｎ＋型半導体層１５に接しており、また、コンタクト孔１９は周辺領域Ａ２のｎ＋型半導体層１５に接している。
【００４３】
層間絶縁膜１６から第２ゲート電極引き出し部１０Ｇ２に達するコンタクト孔１７を埋め込むように、ゲート電極配線２１ＧＬが形成されている。このコンタクト孔１７にコンタクトＣＮＴ２が形成されることとなり、コンタクトＣＮＴ２によって第２ゲート電極引き出し部１０Ｇ２は、ゲート電極配線２１ＧＬと電気的に接続されている。
【００４４】
また、層間絶縁膜１６からチャネル形成用のｐ型半導体層１４に達するコンタクト孔１８を埋め込むように、ソース電極２１Ｓが形成されている。このコンタクト孔１８にコンタクトＣＮＴ３が形成されることとなる。このコンタクトＣＮＴ３はソース電位に対するボディコンタクトとなる。
【００４５】
また、コンタクト孔１９を埋め込むように、最外周電極配線２１ＡＬが形成されている。このコンタクト孔１９にコンタクトＣＮＴ４が形成されることとなる。このコンタクトＣＮＴ４はドレイン電位に対するボディコンタクトとなる。なお、最外周電極配線２１ＡＬの外側（セル領域Ａ１とは反対方向側）の領域は、スクライブ領域となっている。
【００４６】
これらソース電極２１Ｓ、ゲート電極配線２１ＧＬおよび最外周電極配線２１ＡＬは、バリアメタル膜および金属膜の積層膜から構成されている。バリアメタル膜は、例えばチタンタングステン（ＴｉＷ）膜からなり、金属膜は、例えばアルミニウム膜またはアルミニウム合金膜からなる。
【００４７】
ソース電極２１Ｓは、チャネル形成用のｐ型半導体層１４に達するコンタクト孔１８の側面を通じて、ｎ＋型半導体層１５に接触している。これにより、ソース電極２１Ｓは、ｎ＋型半導体層１５と電気的に接続されている。また、コンタクト孔１８の底部には、ｐ＋型半導体層２０が形成されており、ソース電極２１Ｓは、このｐ＋型半導体層２０を通じて、チャネル形成用のｐ型半導体層１４と電気的に接続されている。同様に、チャネルストッパを構成する最外周電極配線２１ＡＬは、ｎ−型エピタキシャル層２に達するコンタクト孔１９の側面を通じて、ｎ＋型半導体層１５に接触している。これにより、最外周電極配線２１ＡＬは、ｎ＋型半導体層１５と電気的に接続されている。
【００４８】
ソース電極２１Ｓ、ゲート電極配線２１ＧＬおよび最外周電極配線２１ＡＬが形成された基板１Ｓの主面上には、表面保護膜２５としてポリイミド樹脂膜が形成されている。そして、ソース電極２１Ｓの一部であるソースパッドＳＰ上では、表面保護膜２５が除去され、ソースパッドＳＰが露出している。また、基板１Ｓの主面（第１面）と反対側の裏面（第２面）には、ドレイン電極２６Ｄが形成されている。ドレイン電極２６Ｄは、例えばチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜２６から構成されている。
【００４９】
本実施の形態１の半導体装置において、第２ゲート電極１０Ｇ１とソース電極２１Ｓ間に０Ｖを印加（第２ゲート電極１０Ｇ１とソース領域のｎ＋型半導体層１５を接地）して、ドレイン電極２６Ｄとソース電極２１Ｓの耐圧、すなわちパワーＭＩＳＦＥＴの素子耐圧であるドレイン−ソース降伏電圧（ＢＶＤＳＳ）の波形を測定した結果を図１２に示す。図１２に示すように、図３の本発明者らが検討した素子耐圧波形で確認された発振（不安定化）してしまう現象が抑制されている。
【００５０】
発振現象が発生する原因として、前述したように、ｐ−型ウェル１００よりも溝６が深い場合、溝６によってｐ−型ウェル１００が分断されるような構造となり（図１、図２参照）、素子耐圧を測定した場合、ｐ−型ウェル１００の分断された一部が高インピーダンスであるため、実効的にフローティング状態になる可能性があると考えられる。
【００５１】
そこで、本実施の形態１では、例えば図７に示したように、周辺領域Ａ２の溝６（引き出し溝６ｂ）の終端を接続する連結溝６ｃを、引き出し溝６ｂをペア（２個づつ）で連結するパターンとしている。これによりｐ−型ウェル３は全体がコンタクトＣＮＴ３を介してソース電位（グラウンド電位）に固定されることとなり、フローティング状態となる部分を形成しないようにしている。
【００５２】
さらに、図４および図６で示したように、周辺領域Ａ２の溝６（引き出し溝６ｂ）はチップＣＨＰの中央部から端部に向かって直線状に設けられているので、平面形状が矩形状のチップＣＨＰの場合、その四隅では溝６が設けられない領域ができる。この領域にｐ−型ウェル３をソース電位（グラウンド電位）に固定するコンタクトＣＮＴ５が設けられている。これによりｐ−型ウェル３を四隅からコンタクトＣＮＴ５を介してソース電位（グラウンド電位）に固定することができ、ｐ−型ウェル３でフローティング状態となる部分を形成しないようにしている。また、チップＣＨＰの四隅以外、例えばチップ端部にフローティング防止のコンタクトを設ける場合より、溝６が設けられないチップＣＨＰの四隅にコンタクトＣＮＴ５を設けることによって、チップ面積を低減することができる。
【００５３】
次に、本実施の形態１におけるパワーＭＩＳＦＥＴでは、ダブルゲート構造を採用し、第１ゲート電極８Ｇ１を設けているが、この第１ゲート電極８Ｇ１のダミーゲート電極としての機能について説明する。
【００５４】
第１ゲート電極８Ｇ１を設けていないパワーＭＩＳＦＥＴの場合、ゲート電極とソース領域を接地した状態でドレイン領域に電圧を印加すると、ゲート電極が形成されている溝の底部で最も電界が強くなる。したがって、パワーＭＩＳＦＥＴの耐圧（ＢＶＤＳＳ）は、溝の底部近傍でアバランシェ降伏が起こる電圧で決定される。この溝の底部には比較的薄いゲート絶縁膜しかないため、ゲートとドレイン間の電界がより強くなりやすくなっている。
【００５５】
これに対して、図８に示すような第１ゲート電極８Ｇ１を設けたパワーＭＩＳＦＥＴでは、第１ゲート電極８Ｇ１の溝６の底部における電界が最も強くなりやすいが、絶縁膜９よりも厚い絶縁膜７があるので第１ゲート電極８Ｇ１とドレイン領域間の電界を緩和しやすくなっている。そのため、セル領域Ａ１でのｐｎ接合耐圧が高くなり、第１ゲート電極８Ｇ１を設けていないパワーＭＩＳＦＥＴにくらべて耐圧（ＢＶＤＳＳ）を向上することができる。
【００５６】
ここで、本実施の形態１における半導体装置（Ｑ１）と図１、２で示した本発明者らが検討した半導体装置（Ｑ２）の耐圧波形を比較した結果を図１３に示す。本発明者らが検討した半導体装置（Ｑ２）においてもダブルゲート構造を採用して、第１ゲート電極８Ｇ１の電界緩和効果により、セル領域Ａ１でのｐｎ接合耐圧を高くしている。しかしながら、図１３に示すように、周辺領域Ａ２を含めた全体の素子耐圧で比較した場合、半導体装置（Ｑ２）の素子耐圧が半導体装置（Ｑ１）の素子耐圧より低いものとなっている。
【００５７】
半導体装置（Ｑ１）および半導体装置（Ｑ２）のセル領域Ａ１では共にダブルゲート構造を採用していることから、半導体装置（Ｑ２）では、周辺領域Ａ２の構造で耐圧が低いため、素子耐圧が低下しているものと考えられる。逆に言えば、半導体装置（Ｑ１）では、半導体装置（Ｑ２）に比べ、周辺領域Ａ２の構造で耐圧が高いため、素子耐圧が改善しているものと考えられる。
【００５８】
この現象は、セル耐圧が向上できるように工夫されたダブルゲート構造やスーパージャンクション構造などのデバイス構造を有する半導体装置に、特に発現しやすいと考えられる。
【００５９】
耐圧が半導体装置（Ｑ１）で改善された理由として、主に２つが考えられる。１つは、ｐ−型ウェル３の領域とｐ型半導体層（チャネル領域）１４の領域の境界を変更したことである。もう１つは、上記境界とダブルゲート構造との組み合わせによるものである。しかしながら、ダブルゲートを採用しないで、境界の変更のみでも耐圧が向上すると考えられる。より耐圧を向上させるには、２つとも採用することであると考えられる。
【００６０】
まず、ｐ−型ウェル３の領域とチャネル１４の領域の境界について説明する。デバイス設計において、セル領域Ａ１に比べ、周辺領域Ａ２の耐圧の影響でデバイスの耐圧下限が律束されないよう検討する。ここで、耐圧として考慮するのは、セル領域Ａ１が、ｐ型半導体層（チャネル領域）１４とｎ−型エピタキシャル層２とのｐｎ接合耐圧である。周辺領域Ａ２が、ｐ−型ウェル３とｎ−型エピタキシャル層２とのｐｎ接合耐圧である。
【００６１】
ｎ−型エピタキシャル層２は、セル領域Ａ１と周辺領域Ａ２で共通のため、耐圧は、それぞれｐ型半導体層（チャネル領域）１４とｐ−型ウェル３の差による。セル領域Ａ１に比べ、周辺領域Ａ２の耐圧を向上させるには、例えば、ｐ型半導体層（チャネル領域）１４に比べ、ｐ−型ウェル３のｐ型不純物濃度を低くすれば良い。また、ｐ型不純物濃度が低すぎると、空乏層の伸びにより、耐圧が低くなる場合もあるので、この場合は、ｐ−型ウェル３のｐ型不純物濃度をｐ型半導体層（チャネル領域）１４より高くする。つまり、ｐ型半導体層（チャネル領域）１４の不純物濃度、不純物プロファイル等の条件によってｐ−型ウェル３の構造が異なってくる。よって、不純物プロファイル、不純物の深さや濃度、不純物濃度ピーク値等の不純物層構造が、ｐ型半導体層（チャネル領域）１４とｐ−型ウェル３とで異なるものにすることで、デバイスの耐圧を向上させていると言える。
【００６２】
別の見方をすれば、セル領域Ａ１のｐ型半導体層（チャネル領域）１４と周辺領域Ａ２のｐ−型ウェル３を同じ構造にすると、周辺領域Ａ２の方の耐圧が下がる。これは、２つのことが考えられる。１つは、周辺領域Ａ２にはウェル境界ができ、境界では電界が集中しやすいラウンド領域があることになり、ここが耐圧を決める領域になるからである。もう１つは、セル領域Ａ１のトレンチ内のゲート電極の影響で、ｐ型半導体層（チャネル領域）１４とｎ−型エピタキシャル層２とのｐｎ接合耐圧が、周辺領域Ａ２よりよくなる傾向にあるためである。これは、ゲート電極のフィールドプレート効果による。特にダブルゲート構造では、この効果が大きいが、シングルゲート構造でも狭ピッチ化すると現れてくると考えられる。よって、セル領域Ａ１のｐ型半導体層（チャネル領域）１４と周辺領域Ａ２のｐ−型ウェル３を同じ不純物層構造とすると、周辺領域Ａ２の耐圧が下がることから、同じ構造とはしない。
【００６３】
図８の例では、ｐ型半導体層（チャネル領域）１４とｎ−型エピタキシャル層２とのｐｎ接合の基板表面からの位置と、ｐ−型ウェル３とｎ−型エピタキシャル層２とのｐｎ接合の基板表面からの位置とを変えている。ｐ−型ウェル３を基板表面から深くすることにより、ラウンドの曲率半径が大きくなるので、耐圧が向上する。
【００６４】
以上の内容を考慮して、図１、図２で示した周辺領域Ａ２の耐圧構造を検討する。検討例では、図２に示すように、ｐ型半導体層（チャネル領域）１４とｐ−型ウェル１００との境界Ｈ１が、セル領域Ａ１の端の不活性セルＹ３と図の左端である半導体チップ端との間にある。さらに詳しくは、ここでは、境界Ｈ１がセル領域Ａ１の端の不活性セルＹ３と連結溝６ｃとの間にある。上述したように、ｐ−型ウェル３とｎ−型エピタキシャル層２とのｐｎ接合耐圧は、ｐ型半導体層（チャネル領域）１４とｎ−型エピタキシャル層２とのｐｎ接合耐圧より、高い。逆にみれば、ｐ型半導体層（チャネル領域）１４とｎ−型エピタキシャル層２とのｐｎ接合耐圧は、低いことになる。
【００６５】
また、境界Ｈ１から不活性セルＹ３にかけては、不活性セルＹ３のトレンチ内のゲート電極からの距離が、セル領域Ａ１内のセルとセル間の距離に比べ遠い部分がある。この部分では、ゲート電極の影響を受けにくくなり、ゲート電極による耐圧向上が生じにくくなる。このような理由から、図２の不活性セルＹ３の左の部分で、ｐ型半導体層（チャネル領域）１４とｎ−型エピタキシャル層２とのｐｎ接合耐圧により、素子耐圧下限が決まっていると考えられる。
【００６６】
そこで、本発明では、例えば図８に示したように、ｐ−型ウェル３の一端（ｐ−型ウェル３とｐ型半導体層１４との境界Ｈ２）をセル領域Ａ１のセル溝６ａ間に設けて、周辺領域Ａ２内でｐ型半導体層１４とｎ−型エピタキシャル層２とのｐｎ接合が形成されるのを防止した。
【００６７】
これにより、図８の不活性セルＹ１とＹ２の間に境界Ｈ２が挟まれているので、挟まれた領域は、ゲート電極の影響を受け、ｐ型半導体層１４とｎ−型エピタキシャル層２とのｐｎ接合耐圧の低下が抑制できる。
【００６８】
ここで、素子耐圧の低下を防止するためには、ｐ−型ウェル３の一端（境界Ｈ２）が、少なくともセル領域Ａ１にかかるように、ｐ−型ウェル３を設ける必要がある。つまり、少なくとも最外周の不活性セルにｐ−型ウェル３の一端が接するようにする。
【００６９】
そして、次に、もう１つの理由である、上記境界Ｈ２とダブルゲート構造との組み合わせについて述べる。上述したダブルゲート構造の電解緩和の効果（フィールドプレート効果）が大きいことにより、通常のシングルゲート構造に比べ、さらに境界Ｈ２近辺での耐圧が向上できる。
【００７０】
このように、ダブルゲート構造による電解緩和効果とセル間にｐ型半導体層１４とｐ−型ウェル３との境界を設けることによる耐圧効果の２つで図１３では特性が向上している。
【００７１】
なお、例えば図８では、セル領域Ａ１内の不活性セルを構成するセル溝６ａが１つｐ−型ウェル３内に設けられている場合が示されているが、ｐ−型ウェル３内に複数の不活性セルを構成するセル溝６ａが設けられていても良い。
【００７２】
チャネル領域を構成するｐ型半導体層１４とドレイン領域（ドリフト領域）を構成するｎ−型エピタキシャル層２とで形成されるｐｎ接合は、パワーＭＩＳＦＥＴのセル特性を最適化するように設計することに重点が置かれるため、耐圧を確保するという点では十分な耐圧を確保するには限界がある。しかしながら、ｐ−型ウェル３とｎ−型エピタキシャル層２とで形成されるｐｎ接合では、ｐ−型ウェル３の仕様をパワーＭＩＳＦＥＴセルとは独立で設計することができる。すなわち、独立して濃度や深さを調整することができる。そのため、周辺領域Ａ２の耐圧を高くすることが比較的容易となる。
【００７３】
このように、周辺領域Ａ２の耐圧をセル領域Ａ１の耐圧より十分に高くなるように設計しておくことで、パワーＭＩＳＦＥＴ（半導体装置）全体としての耐圧変動や劣化を抑制することができる。
【００７４】
なお、繰り返しになるが、上記例ではゲート構造を、ダブルゲートを例に示したが、通常のゲートでなるシングルゲートへも適用できるものである。また、後述する実施の形態の場合も、シングルゲート構造であっても構わない。
【００７５】
次に、本発明の実施の形態１における半導体装置の製造方法について、図１４〜図２４を参照して順に説明する。なお、図１４〜図２４は製造工程中の半導体装置の要部断面図であり、半導体装置の要部平面図として示した図５のＡ−Ａ線の断面図である。また、図１４〜図２４中の符号Ａ１はゲート制御型の半導体素子であるパワーＭＩＳＦＥＴが設けられるセル領域、Ａ２はそのセル領域に隣接する周辺領域を示す。
【００７６】
まず、図１４に示すように、低抵抗なｎ＋型（第１導電型）のシリコン（Ｓｉ）単結晶からなる半導体基板１上に高抵抗なｎ−型（第１導電型）のシリコン単結晶からなるｎ−型エピタキシャル層（第１半導体層）２を形成したものを準備する。以下の説明においては、これら半導体基板１上にｎ−型エピタキシャル層２が形成されたエピタキシャル基板（以下、単に基板という）１Ｓとする。この基板１Ｓは素子形成面である主面（第１面）およびその裏側の裏面（第２面）を持ち、主面にパワーＭＩＳＦＥＴが形成される。ｎ−型エピタキシャル層２は、基板１Ｓの主面側に設けられ、パワーＭＩＳＦＥＴのドレイン領域（ドリフト領域）を構成するものである。
【００７７】
続いて、フォトリソグラフィ技術およびイオン注入法を使用してホウ素（Ｂ）などのｐ型（第２導電型）の不純物が導入されることにより、ｎ−型エピタキシャル層２内にｐ−型ウェル（第３半導体層）３を形成する。その際、ｐ−型ウェル３はセル領域Ａ１と周辺領域Ａ２との境界にかかるように形成される。すなわち、ｐ−型ウェル３の一端はセル領域Ａ１内に設けられ、他端は周辺領域Ａ２内に設けられる。このｐ−型ウェル３は耐圧の高いｐｎ接合を作るために形成される。
【００７８】
続いて、例えば選択酸化法（ＬＯＣＯＳ法）を使用して、素子分離領域となる絶縁膜４を形成する。この絶縁膜４は、例えば酸化シリコン膜より形成される。
【００７９】
続いて、図１５に示すように、基板１Ｓの主面上に、例えば、酸化シリコン膜よりなる絶縁膜５を形成した後、その絶縁膜５をパターニングする。パターニングには、フォトレジスト膜（以下、単にレジスト膜という）の塗布、露光および現像のような一連のフォトリソグラフィ技術を経て絶縁膜５上にレジストパターンを形成する。そして、このレジストパターンをエッチングマスクにして絶縁膜５をエッチングし、さらにレジストパターンを除去することにより、溝形成用の絶縁膜５をパターニングする。この絶縁膜５のパターンは、溝形成用のハードマスク膜としての機能を持つ。ここでは、酸化シリコン膜を用いるが、ＣＶＤ（Chemical Vapor Deposition）法によって形成される窒化シリコン膜（Ｓｉ３Ｎ４）などのような他の材料を用いてもよい。
【００８０】
続いて、図１６に示すように、絶縁膜５のパターンをエッチングマスクにして、基板１Ｓを異方性ドライエッチングによってエッチングし、溝６を形成する。その際、図７に示したように、セル領域Ａ１内の溝６のうちパワーＭＩＳＦＥＴのゲート電極が設けられる複数のセル溝６ａを梯子状のメッシュパターンとなるように形成する。また、周辺領域Ａ２内の溝６のうち、セル領域Ａ１から周辺領域Ａ２の方向に延びる複数の引き出し溝６ｂおよび複数の引き出し溝６ｂの終端を連結する連結溝６ｃを形成する。
【００８１】
続いて、基板１Ｓに対して熱酸化処理を施すことにより、基板１Ｓの主面（溝６の内面を含む）上に、例えば酸化シリコン膜よりなる絶縁膜（第１絶縁膜）７を形成する。この絶縁膜７の厚さは、例えば２００ｎｍ程度である。
【００８２】
続いて、図１７に示すように、基板１Ｓの主面上に、導電性膜（第１導電性膜）８を形成する。この導電性膜８は、例えばＣＶＤ法により導電型不純物が導入されずに形成された真性ポリシリコン膜に、イオン注入法を使用して例えばリン（Ｐ）、砒素（Ａｓ）またはアンチモン（Ｓｂ）のｎ型の不純物を導入した後、基板１Ｓに対して例えば１１００℃以上の熱処理（アニール処理）を施すことにより形成される。
【００８３】
続いて、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して導電性膜８をパターニングし、その後、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜７をパターニングする。これにより、溝６内に形成されている導電性膜８を途中の深さまでエッチングして溝６内に第１ゲート電極（本実施の形態１においてはダミーゲート電極となる）８Ｇ１を形成する。また、パターニングにより、基板１Ｓ上に第１ゲート電極引き出し部８Ｇ２を形成する。第１ゲート電極引き出し部８Ｇ２は、第１ゲート電極８Ｇ１と電気的に接続されるように形成される。ここで、前述した熱処理により、導電性膜８を構成するポリシリコン膜のグレインサイズを大きくしている。このため、第１ゲート電極８Ｇ１の形状不良を防止できる効果も得られる。
【００８４】
続いて、図１９に示すように、溝６の側面を含む基板１Ｓの主面上にゲート絶縁膜となる絶縁膜（第２絶縁膜）９を形成する。この絶縁膜９は、例えば熱酸化処理によって形成された酸化シリコン膜からなり、絶縁膜７に比べて薄くなるように形成する。これは、パワーＭＩＳＦＥＴの電流駆動能力を向上させ、オン抵抗を下げるために必要である。絶縁膜９の厚さは、例えば５０ｎｍ程度である。
【００８５】
続いて、図２０に示すように、絶縁膜９上を含む基板１Ｓ上に導電性膜（第２導電性膜）１０を形成する。この導電性膜１０は、例えばＣＶＤ法を使用して、ｎ型の不純物が添加されたポリシリコン膜からなる。すなわち、このポリシリコン膜を形成する際には、例えば、ポリシリコン膜中にリンや砒素などのｎ型の不純物が導入されている。
【００８６】
続いて、基板１Ｓの主面上にレジスト膜１１を塗布し、露光および現像を行うフォトリソグラフィ技術を使用して、レジスト膜１１をパターニングする。このレジスト膜１１のパターンは、第２ゲート電極形成用のマスクとしての機能を持つ。
【００８７】
続いて、エッチング技術を使用して導電性膜１０をパターニングすることにより、溝６内に第２ゲート電極１０Ｇ１を形成し、その後レジスト膜１１をアッシングにより除去する（図２１参照）。第２ゲート電極１０Ｇ１は、その上面が基板１Ｓの主面よりも凹むリセス構造とされている。また、導電性膜１０のパターニングにより、第２ゲート電極引き出し部１０Ｇ２を形成する。第２ゲート電極引き出し部１０Ｇ２は、第２ゲート電極１０Ｇ１と電気的に接続されている。
【００８８】
第２ゲート電極１０Ｇ１に導入されているｎ型不純物の不純物濃度は、第１ゲート電極８Ｇ１に導入されているｎ型不純物の不純物濃度よりも高くなっている。言い換えれば、第２ゲート電極１０Ｇ１の抵抗率は、第１ゲート電極８Ｇ１の抵抗率に比べて低くなっている。これは、第２ゲート電極１０Ｇ１の抵抗値が高いと、並列接続されているパワーＭＩＳＦＥＴが均一に動作しにくくなるからである。つまり、パワーＭＩＳＦＥＴが均一に動作しないと、ゲート絶縁膜の静電破壊耐量や、アバランシェ耐量が低下してしまう不具合や、スイッチングスピードが遅くなってしまう不具合が生じる。
【００８９】
ここで、アバランシェ耐量について説明する。誘導負荷が接続された状態でパワーＭＩＳＦＥＴをターンオフさせると、瞬間的に電源電圧と誘導起電力の和の電圧がソース領域とドレイン領域との間に印加される。この電圧が耐圧を超えるとアバランシェ降伏状態になる。この時、破壊せずに流せるアバランシェ電流の最大値と時間との積（アバランシェエネルギー）のことをいう。
【００９０】
このようなゲート絶縁膜の静電破壊耐量や、アバランシェ耐量が低下してしまう不具合や、スイッチングスピードが遅くなってしまう不具合を防止するため、第２ゲート電極１０Ｇ１の抵抗値を下げる必要がある。このことから、第２ゲート電極１０Ｇ１の形成には、形成時にリンまたは砒素などの不純物を予め添加したポリシリコン膜が使用される。予め不純物を添加したポリシリコン膜によれば、形成時に不純物を添加せずに形成し、その後イオン注入法により不純物を導入したポリシリコン膜に比べてポリシリコン膜の低抵抗化を図ることができる。例えば、予め不純物を添加した膜厚５００ｎｍのポリシリコン膜によれば、シート抵抗を１０Ω／□程度まで低抵抗化できる。これに対し、イオン注入法によって不純物を導入した膜厚５００ｎｍのポリシリコン膜によれば、シート抵抗を２０Ω／□程度までしか下げることができない。したがって、第２ゲート電極１０Ｇ１の形成には、予め不純物を添加したポリシリコン膜を使用することが望ましい。
【００９１】
一方、第１ゲート電極８Ｇ１は、パワーＭＩＳＦＥＴの第２ゲート電極１０Ｇ１ではないので、第２ゲート電極１０Ｇ１よりも抵抗率が高くても、並列接続されているパワーＭＩＳＦＥＴが均一に動作しにくくなることはない。また、第１ゲート電極８Ｇ１は、絶縁膜９よりも厚い絶縁膜７で覆われた構造をしているため、第２ゲート電極１０Ｇ１より抵抗値が高くても静電破壊耐量を確保しやすい。したがって、第１ゲート電極８Ｇ１は、不純物を添加しない真性ポリシリコン膜を形成した後、この真性ポリシリコン膜にイオン注入法を用いて不純物を導入したポリシリコン膜で形成することができる。ここで、第１ゲート電極８Ｇ１も、予め不純物を添加したポリシリコン膜により形成することも可能である。
【００９２】
続いて、図２１に示すように、基板１Ｓの主面に熱処理を施すことによって酸化シリコン膜からなる絶縁膜１２を形成した後、基板１Ｓの主面にレジスト膜１３の塗布し、露光および現像を行うフォトリソグラフィ技術を使用して、レジスト膜１３をパターニングする。絶縁膜１２は、ＭＩＳＦＥＴのチャネル領域形成用のイオン注入時におけるスクリーン膜としての機能を持つ。また、レジスト膜１３のパターンはＭＩＳＦＥＴのチャネル領域形成用のマスクとしての機能を持つ。
【００９３】
続いて、レジスト膜１３をマスクにして、基板１Ｓの主面に、例えばホウ素などのようなｐ型（第２導電型）の不純物をイオン注入法によって導入し、レジスト膜１３を除去した後、基板１Ｓに対して熱拡散処理を施すことにより、ｐ型半導体層（第２半導体層）１４を形成する。このｐ型半導体層１４は基板１Ｓの主面側であってｎ−型エピタキシャル層２内に設けられ、パワーＭＩＳＦＥＴのチャネル領域を構成するものである。なお、レジスト膜１３のパターンによって、図２１の破線で示すように、ｐ型半導体層１４はｐ−型ウェル３と重なる。
【００９４】
続いて、図２２に示すように、基板１Ｓの主面上にパワーＭＩＳＦＥＴのソース領域形成用のパターニングされたレジスト膜（図示しない）をマスクとして基板１Ｓの主面に、例えばリンや砒素などのようなｎ型（第１導電型）の不純物をイオン注入法によって導入し、レジスト膜を除去した後、基板１Ｓに対して熱拡散処理を施すことにより、ｎ＋型半導体層１５を形成する。セル領域Ａ１内のｎ＋型半導体層１５はパワーＭＩＳＦＥＴのソース領域となる。次いで、基板１Ｓの主面上に、例えば酸化シリコン膜からなる層間絶縁膜１６を形成する。
【００９５】
続いて、図２３に示すように、層間絶縁膜１６上にコンタクト孔形成領域が露出するパターニングされたレジスト膜をエッチングマスクとして用い、層間絶縁膜１６をエッチングした後、レジスト膜を除去することにより、層間絶縁膜１６にコンタクト孔１７、１８、１９を形成する。コンタクト孔１７は、第２ゲート電極引き出し部１０Ｇ２に達しており、コンタクト孔１８は、基板１Ｓの主面に形成されたチャネル形成用のｐ型半導体層１４に達している。また、コンタクト孔１９は、周辺領域Ａ２に形成されており、チャネルストッパとなるｎ＋型半導体層１５に到達している。
【００９６】
続いて、セル領域Ａ１において、コンタクト孔１８、１９の底面に露出する基板１Ｓの主面をエッチングすることにより溝を形成した後、その溝の底部に、例えばホウ素などのようなｐ型の不純物をイオン注入法で導入することにより、ｐ＋型半導体層２０を形成する。
【００９７】
続いて、図２４に示すように、基板１Ｓの主面上に、バリアメタル膜となる、例えばチタンタングステン（ＴｉＷ）膜（図示しない）を形成した後、さらに、このチタンタングステン膜上に、例えばスパッタリング法を使用してアルミニウム膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、チタンタングステン膜およびアルミニウム膜からなる積層膜２１をパターニングする。このパターニングにより、積層膜２１よりなるソース電極２１Ｓ、ゲート電極配線２１ＧＬ、最外周電極配線２１ＡＬを形成する。この際、コンタクト孔１７、１８、１９をそれぞれ積層膜２１で埋め込むことによって、コンタクトＣＮＴ２、ＣＮＴ３、ＣＮＴ４が形成される。
【００９８】
ソース電極２１Ｓは、コンタクト孔１８を埋め込むように形成され、ｎ＋型半導体層１５およびｐ＋型半導体層２０に接続されるように形成される。また、ゲート電極配線２１ＧＬは、コンタクト孔１７を介して第２ゲート電極引き出し部１０Ｇ２に接続されている。この第２ゲート電極引き出し部１０Ｇ２は、第２ゲート電極１０Ｇ１と接続されているので、ゲート電極配線２１ＧＬは、第２ゲート電極１０Ｇ１と電気的に接続されている。また、最外周電極配線２１ＡＬは、コンタクト孔１９を埋め込むように形成され、ｎ＋型半導体層１５およびｐ＋型半導体層２０に接続されるように形成される。
【００９９】
続いて、基板１Ｓの主面上にポリイミド樹脂膜からなる表面保護膜２５を形成した後、フォトリソグラフィ技術を使用して表面保護膜２５（図８参照）をパターニングする。パターニングは、ソース電極２１Ｓの一部およびゲート電極配線２１ＧＬの一部を露出するように行われ、ソースパッドＳＰおよびゲートパッドＧＰを形成する（図４参照）。
【０１００】
続いて、基板１Ｓの裏面を研削した後、例えばスパッタリング法を使用して、基板１Ｓの裏面の全面にチタン膜、ニッケル膜および金膜よりなる積層膜２６を形成し、積層膜２６よりなるドレイン電極２６Ｄを形成する（図８参照）。このようにして、本実施の形態１における半導体装置を形成することができる。
【０１０１】
（実施の形態２）
本発明の実施の形態２における半導体装置は、図２５に示すように、前記実施の形態１の半導体装置（図７参照）とは、基板１Ｓに設けられた溝６のパターンのみが相違する。本実施の形態２では、セル領域Ａ１の溝６のパターンをストライプパターンとし、周辺領域Ａ２の近傍に遮断溝６ｄを千鳥状に設けるようなパターンとしている。これにより、オン抵抗とゲート容量のバランスを最適化することができる。
【０１０２】
（実施の形態３）
本発明の実施の形態３における半導体装置は、図２６に示すように、前記実施の形態１の半導体装置（図７参照）とは、基板１Ｓに設けられた溝６のパターンのみが相違する。本実施の形態３では、セル領域Ａ１の溝６のパターンをストライプパターンとしている。メッシュパターンと比較して、ゲート面積が小さいためゲート容量を低減することができる。これにより、セル領域Ａ１内での溝６の加工不良を低減することができる。
【０１０３】
（実施の形態４）
本発明の実施の形態４における半導体装置は、図２７に示すように、前記実施の形態１の半導体装置（図７参照）とは、基板１Ｓに設けられた溝６のパターンのみが相違する。本実施の形態４では、セル領域Ａ１の溝６のパターンをストライプパターンとし、周辺領域Ａ２の溝６（引き出し溝６ｂ）の終端がそれぞれ分離した（相互接続されない）パターンとしている。溝６の終端の形状が細くなりゲート信頼性を損なう可能性はあるが、ｐ−型ウェル３がフローティング状態になる事は防止できる。
【０１０４】
（実施の形態５）
本発明の実施の形態５における半導体装置は、図２８に示すように、前記実施の形態１の半導体装置（図７参照）とは、基板１Ｓに設けられた溝６のパターンのみが相違する。本実施の形態５では、セル領域Ａ１の溝６のパターンをストライプパターンとし、周辺領域Ａ２の溝６（引き出し溝６ｂ）の終端がそれぞれ分離しており、各終端を丸く拡げたパターンとしている。これにより、溝６の終端での電界緩和を図ることができる。また、終端が先細りするような形状不良によるゲート信頼性の低下を防止することができる。
【０１０５】
（実施の形態６）
本発明の実施の形態６における半導体装置は、図２９に示すように、前記実施の形態１の半導体装置（図７参照）とは、基板１Ｓに設けられた溝６のパターンのみが相違する。本実施の形態６では、セル領域Ａ１の溝６のパターンをストライプパターンとし、周辺領域Ａ２の近傍に遮断溝６ｄを直線状に設けるようなパターンとしている。また、周辺領域Ａ２の溝６（引き出し溝６ｂ）の終端がそれぞれ分離したパターンとしている。これにより、オン抵抗とゲート容量のバランスを最適化することができると共に、溝６の加工不良を低減することができる。
【０１０６】
（実施の形態７）
本発明の実施の形態７における半導体装置は、図３０に示すように、前記実施の形態１の半導体装置（図７参照）とは、基板１Ｓに設けられた溝６のパターンのみが相違する。本実施の形態７では、周辺領域Ａ２の溝６（引き出し溝６ｂ）の終端をペア（２個ずつ）で連結する連結溝６ｃが円弧状となるようなパターンとしている。これにより、前記実施の形態１における半導体装置に対して、ゲート信頼性を一層向上させることができる。
【０１０７】
（実施の形態８）
本発明の実施の形態８における半導体装置は、図３１に示すように、前記実施の形態１の半導体装置（図７参照）とは、基板１Ｓに設けられた溝６のパターンのみが相違する。本実施の形態８では、セル領域Ａ１の溝６のパターンをストライプパターンとし、周辺領域Ａ２の近傍に遮断溝６ｄを千鳥状に設けるようなパターンとしている。また、周辺領域Ａ２の溝６（引き出し溝６ｂ）の終端を３個ずつで連結する連結溝６ｃが直線状となるようなパターンとしている。これにより、オン抵抗とゲート容量のバランスを最適化することができる。なお、図１で示した溝６のパターンのように、周辺領域Ａ２の溝６の終端すべてを連結溝６ｃが直線状に接続してフローティングのｐ−型ウェル１００Ｂを形成しなければ、周辺領域Ａ２の溝６（引き出し溝６ｂ）の終端を４個以上で接続しても良い。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
例えば、前記実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としてｎチャネル型パワーＭＩＳＦＥＴに適用した場合について説明したが、第１導電型をｐ型とし、第２導電型をｎ型としてｐチャネル型パワーＭＩＳＦＥＴにも適用することができる。ここで、ｎチャネル型パワーＭＩＳＦＥＴにおいては、第３半導体層がフローティング状態になることを防ぐために第２半導体層と同じグラウンド電位に第３半導体層の電位を固定する例で説明した。しかし、状況に応じて固定すべき電位は変わる。例えば、ｐチャネル型パワーＭＩＳＦＥＴをハイサイドスイッチに適用する場合は、第３半導体層を電源電圧（Ｖｃｃ）電位に固定することになる。つまり、第３半導体層を第２半導体層と同電位になるように電気的に接続される構成となっていれば良い。
【０１１０】
また、例えば、前記実施の形態では、パワー半導体素子として、ＭＩＳＦＥＴを適用した場合について説明したが、ＩＧＢＴにも適用することができる。前記実施の形態のＭＩＳＦＥＴでは、基板がｎ＋型ではなくｐ＋ｎ＋型であることを除けばＩＧＢＴは縦型パワーＭＩＳＦＥＴと基本的には同一構造だからである。
【０１１１】
また、例えば、前記実施の形態では、半導体基板としてシリコン基板を用いた場合について説明したが、これに限らず、炭化珪素（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板などを用いても良い。
【産業上の利用可能性】
【０１１２】
本発明は、半導体装置、特に、ゲート制御型のパワー半導体素子を備えた半導体装置の製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１１３】
【図１】本発明者らが検討した半導体装置の要部平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】本発明者らが検討した半導体装置の素子耐圧波形図である。
【図４】本発明の実施の形態１における半導体装置のチップ状態の平面図である。
【図５】図４の要部Ｐ１を拡大した平面図である。
【図６】図４の要部Ｐ２を拡大した平面図である。
【図７】図５に示すセル領域周辺を拡大した平面図である。
【図８】図５のＡ−Ａ線における断面図である。
【図９】図５のＢ−Ｂ線における断面図である。
【図１０】図５のＣ−Ｃ線における断面図である。
【図１１】図６のＤ−Ｄ線における断面図である。
【図１２】本発明の実施の形態１における半導体装置の素子耐圧波形図である。
【図１３】本発明の実施の形態１の半導体装置と本発明者らが検討した半導体装置とを比較した素子耐圧波形図である。
【図１４】本発明の実施の形態１における製造工程中の半導体装置の要部断面図である。
【図１５】図１４に続く製造工程中の半導体装置の要部断面図である。
【図１６】図１５に続く製造工程中の半導体装置の要部断面図である。
【図１７】図１６に続く製造工程中の半導体装置の要部断面図である。
【図１８】図１７に続く製造工程中の半導体装置の要部断面図である。
【図１９】図１８に続く製造工程中の半導体装置の要部断面図である。
【図２０】図１９に続く製造工程中の半導体装置の要部断面図である。
【図２１】図２０に続く製造工程中の半導体装置の要部断面図である。
【図２２】図２１に続く製造工程中の半導体装置の要部断面図である。
【図２３】図２２に続く製造工程中の半導体装置の要部断面図である。
【図２４】図２３に続く製造工程中の半導体装置の要部断面図である。
【図２５】本発明の実施の形態２における半導体装置のセル領域周辺を拡大した平面図である。
【図２６】本発明の実施の形態３における半導体装置のセル領域周辺を拡大した平面図である。
【図２７】本発明の実施の形態４における半導体装置のセル領域周辺を拡大した平面図である。
【図２８】本発明の実施の形態５における半導体装置のセル領域周辺を拡大した平面図である。
【図２９】本発明の実施の形態６における半導体装置のセル領域周辺を拡大した平面図である。
【図３０】本発明の実施の形態７における半導体装置のセル領域周辺を拡大した平面図である。
【図３１】本発明の実施の形態８における半導体装置のセル領域周辺を拡大した平面図である。
【符号の説明】
【０１１４】
１  半導体基板
１Ｓ  エピタキシャル基板（基板）
２  ｎ−型エピタキシャル層（第１半導体層）
３  ｐ−型ウェル（第３半導体層）
４、５  絶縁膜
６  溝
６ａ  セル溝
６ｂ  引き出し溝
６ｃ  連結溝
６ｄ  遮断溝
７  絶縁膜（第１絶縁膜）
８  導電性膜（第１導電性膜）
８Ｇ１  第１ゲート電極（ダミーゲート電極）
８Ｇ２  第１ゲート電極引き出し部
９  絶縁膜（第２絶縁膜）
１０  導電性膜（第２導電性膜）
１０Ｇ１  第２ゲート電極（真性ゲート電極）
１０Ｇ２  第２ゲート電極引き出し部
１１  レジスト膜
１２  絶縁膜
１３  レジスト膜
１４  ｐ型半導体層（第２半導体層）
１５  ｎ＋型半導体層
１６  層間絶縁膜
１７、１８、１９  コンタクト孔
２０  ｐ＋型半導体層
２１  積層膜
２１ＧＬ  ゲート電極配線
２１Ｓ  ソース電極
２１ＡＬ  最外周電極配線
２５  表面保護膜
２６  積層膜
２６Ｄ  ドレイン電極
１００、１００Ａ、１００Ｂ  ｐ−型ウェル
ＣＨＰ  半導体チップ
ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４、ＣＮＴ５  コンタクト
ＧＰ  ゲートパッド
ＳＰ  ソースパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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