(57)【特許請求の範囲】
【請求項１】
ドレインを構成する半導体基板と、前記半導体基板の表面に形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、前記半導体基板の表面側に前記トレンチに隣接して前記トレンチよりも浅く形成されたボディ拡散層と、前記半導体基板の表面に前記トレンチ及び前記ボディ拡散層に隣接して前記ボディ拡散層よりも浅く形成されたソース拡散層をもつパワーＭＯＳトランジスタを同一半導体基板上に複数備え、
上方から見て前記トレンチで囲まれている領域を１つのトランジスタセルとし、
同一半導体基板上に互いに異なるセルサイズのパワーＭＯＳトランジスタが形成されており、
相対的にセルサイズが小さいパワーＭＯＳトランジスタは相対的にセルサイズが大きいパワーＭＯＳトランジスタに比べて前記ボディ拡散層が深く形成されている半導体装置。
【請求項２】
相対的にセルサイズが小さいパワーＭＯＳトランジスタが配置された領域と、相対的にセルサイズが大きいパワーＭＯＳトランジスタが配置された領域が交互に配置されている請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置を製造するための半導体装置の製造方法であって、
前記ボディ拡散層の形成を写真製版工程、イオン注入工程、熱拡散工程によって行ない、
相対的にセルサイズが小さいパワーＭＯＳトランジスタの前記ボディ拡散層の形成領域と、相対的にセルサイズが大きいパワーＭＯＳトランジスタの前記ボディ拡散層の形成領域でイオン注入量を互いに異ならせることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ドレインを構成する半導体基板と、上記半導体基板の表面に形成されたトレンチと、上記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、上記半導体基板の表面側に上記トレンチに隣接して上記トレンチよりも浅く形成されたボディ拡散層と、上記半導体基板の表面に上記トレンチ及び上記ボディ拡散層に隣接して上記ボディ拡散層よりも浅く形成されたソース拡散層をもつパワーＭＯＳトランジスタを同一半導体基板上に複数備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年携帯機器の発達により、小型で容量の大きいリチウムイオン電池などの二次電池が搭載される機会が増加した。リチウムイオン電池は、安全性確保のため、パワーＭＯＳトランジスタとそれを制御する保護ＩＣで構成された保護回路をもつのが一般的である。
【０００３】
二次電池の保護回路は、充電器や負荷が接続される外部接続端子と二次電池との間の配線に直列に設けられたパワーＭＯＳトランジスタからなる電流制御用トランジスタを備えている（例えば特許文献１を参照）。二次電池の保護回路において、パワーＭＯＳトランジスタのオン抵抗のゲート電圧Ｖｇ依存性が重要特性の一つとなる。
【０００４】
パワーＭＯＳトランジスタとして、半導体基板表面に形成されたトレンチ内にゲート電極を備えたものがある（例えば特許文献２を参照）。
図１９は従来のパワーＭＯＳトランジスタのセル部を概略的に示す平面図である。
セル部はトレンチ５により複数のトランジスタセル６に分割され、複数のパワーＭＯＳトランジスタが形成されている。各トランジスタセル６は同一サイズによって形成されている。
【０００５】
ところで、二次電池がリチウムイオン電池の場合、パワーＭＯＳトランジスタのゲート電圧Ｖｇが２.５〜４.５Ｖ（ボルト）程度の範囲においてパワーＭＯＳトランジスタのオン抵抗の変動が小さいことが求められる。
また、低オン抵抗も二次電池の使用時間において重要な特性であるが、近年ヘッドセットなどの用途に市場からは多少オン抵抗が高くともコストを下げたパワーＭＯＳトランジスタの要求がある。
【０００６】
これらの要求に対し、１世代前のプロセスで製造されたトランジスタ集積率の低いセルを用いて、必要なオン抵抗になるようにチップ面積を調節する方法がある。しかし、チップ面積が増大するという問題があった。
また、チップサイズを縮小することでトランジスタセル数を減少させてオン抵抗を上げる方法もある。しかし、基板面積の縮小とトランジスタセル数の減少によってゲート電圧Ｖｇの低い側でオン抵抗の急激な増加を招き、ゲート電圧依存性が大きくなるという問題があった。
【０００７】
【特許文献１】特開２００１−６１２３２号公報
【特許文献２】特開平１０−１７３１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２０は、パワーＭＯＳトランジスタにおけるゲート電圧Ｖｇ（横軸）とオン抵抗（縦軸）の関係を示す図である。この例では、同一セルサイズのパワーＭＯＳトランジスタを並べた場合のチップサイズによるオン抵抗の変動が表されている。
ゲート電圧Ｖｇが低いときには、パワーＭＯＳトランジスタのチャネル抵抗が全抵抗に占める割合が大きくなる。したがって、チップ面積が小さくてトランジスタセル数が少ない場合（チップサイズ小）、チップ面積が大きくてトランジスタセル数が多い場合（チップサイズ大）に比べてオン抵抗のゲート電圧依存性が大きくなる。
すなわち、所定のオン抵抗を得ようとチップサイズを小さくしてトランジスタセル数を減らした場合、オン抵抗の変動が大きくなり、保護ＩＣ側の検出電圧で誤差が大きくなる。
【０００９】
このような低いゲート電圧側のオン抵抗増加の対策として、（１）トランジスタの閾値電圧を下げる、（２）セルサイズを縮小して単位面積あたりのトランジスタ実行幅Ｗを増やすことが有効である。
しかし、上記（１）閾値電圧を下げる方法では、パンチスルー耐圧の下限がある。また、チップサイズが小さくトランジスタセル数が少ない場合、トランジスタの閾値電圧を下げても、低いゲート電圧側におけるオン抵抗の変動を減少させる効果は小さい。
【００１０】
図２１は、パワーＭＯＳトランジスタにおけるゲート電圧Ｖｇ（横軸）とオン抵抗（縦軸）の関係を示す図である。この例では、同一セルサイズのパワーＭＯＳトランジスタを並べ、閾値電圧を変動させた場合におけるオン抵抗の変動が表されている。
図２１からわかるように、「チップサイズ小」の場合、「チップサイズ中」に比べて、トランジスタの閾値電圧を下げた場合のオン抵抗の変動を減少させる効果は小さい。
【００１１】
また、上記（２）セルサイズを縮小して単位面積あたりのトランジスタ実行幅Ｗを増やす方法では、図２１に示すようにゲート電圧依存性は改善される。
図２２は、パワーＭＯＳトランジスタにおけるゲート電圧Ｖｇ（横軸）とオン抵抗（縦軸）の関係を示す図であり、同一チップサイズの基板でトランジスタセルサイズ及びトランジスタセル数を変動させた場合におけるオン抵抗の変動が表されている。なお、１つの基板には同一セルサイズのトランジスタが並べられている。
このように、トランジスタ実行幅Ｗを増やすとゲート電圧依存性は改善される。しかし、セルサイズを縮小して単位面積あたりのトランジスタ実行幅Ｗを増やす方法では、狙いのオン抵抗に対し下がりすぎるという問題があった。
【００１２】
本発明は、これらの課題を解決し、パワーＭＯＳトランジスタのゲート電圧依存性を小さくし、かつ狙いのオン抵抗を得ることができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置は、ドレインを構成する半導体基板と、上記半導体基板の表面に形成されたトレンチと、上記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、上記半導体基板の表面側に上記トレンチに隣接して上記トレンチよりも浅く形成されたボディ拡散層と、上記半導体基板の表面に上記トレンチ及び上記ボディ拡散層に隣接して上記ボディ拡散層よりも浅く形成されたソース拡散層をもつパワーＭＯＳトランジスタを同一半導体基板上に複数備え、上方から見て上記トレンチで囲まれている領域を１つのトランジスタセルとし、同一半導体基板上に互いに異なるセルサイズのパワーＭＯＳトランジスタが形成されており、相対的にセルサイズが小さいパワーＭＯＳトランジスタは相対的にセルサイズが大きいパワーＭＯＳトランジスタに比べて上記ボディ拡散層が深く形成されているものである。
ここで半導体基板の語には、エピタキシャル成長法によって形成された半導体層も含む。また、セルサイズの種類は２種類以上であれば何種類でもよい。
【００１４】
本発明の半導体装置では、互いに異なるセルサイズのパワーＭＯＳトランジスタが混載されているようにした。同一チップサイズで考えた場合、基準となるセルサイズ（リファレンスセルと称す）の配列に、リファレンスセルに比べて縮小されたセルサイズ（縮小セルと称す）を加えると、チップ全体におけるトランジスタ幅Ｗが増加する。また、ボディ拡散層を形成するための熱処理において、縮小セルでは、リファレンスセルに比べて、ボディ拡散層を形成するためのイオン種が半導体基板裏面方向に深く拡散する。これは、トレンチに囲まれた面積に依存し、逃げ場を失ったイオン種がウエハ裏面方向に拡散するためである。したがって、セルサイズを互いに異ならせることで、リファレンスセルと縮小セルとで実行チャネル濃度に差ができる。縮小セルではチャネル長が大きくなるもののチャネル濃度が低下するので、結果的にリファレンスセルに比べて閾値電圧は低下する。ここではリファレンスセルと縮小セルの２種類のセルサイズについて説明したが、セルサイズが３種類以上であっても同様の作用が生ずる。
【００１５】
このように、互いに異なるセルサイズのパワーＭＯＳトランジスタが混載されているようにすれば、同一セルサイズのパワーＭＯＳトランジスタのみが形成されている場合に比べて、トランジスタ幅Ｗの増加と閾値電圧の低下の効果によって狙いのオン抵抗に対して低ゲート電圧側の特性を改善することができる。さらに混合セルの割合、セルサイズを変更することにより、さらに自由度が増し、製造プロセスの追加も必要がない。
【００１６】
本発明の半導体装置において、複数のパワーＭＯＳトランジスタが形成されているセル部で、相対的にセルサイズが小さいパワーＭＯＳトランジスタを一まとめに配置し、相対的にセルサイズが小さいパワーＭＯＳトランジスタも一まとめに配置すると、パワーＭＯＳトランジスタがオンしたときにセル部全体において流れる電流量の分布に偏りが生じる。
そこで、相対的にセルサイズが小さいパワーＭＯＳトランジスタが配置された領域と、相対的にセルサイズが大きいパワーＭＯＳトランジスタが配置された領域が交互に配置されている例を挙げることができる。これにより、パワーＭＯＳトランジスタがオンしたときにセル部全体において流れる電流量の分布の偏りを低減できる。
【００１７】
本発明にかかる半導体装置の製造方法は、本発明の半導体装置を製造するための製造方法であって、上記ボディ拡散層の形成を写真製版工程、イオン注入工程、熱拡散工程によって行ない、相対的にセルサイズが小さいパワーＭＯＳトランジスタの上記ボディ拡散層の形成領域と、相対的にセルサイズが大きいパワーＭＯＳトランジスタの上記ボディ拡散層の形成領域でイオン注入量を互いに異ならせることを特徴とする。
【００１８】
本発明の半導体装置の製造方法では、相対的にセルサイズが大きいパワーＭＯＳトランジスタ（リファレンスセル）と相対的にセルサイズが小さいパワーＭＯＳトランジスタ（縮小セル）とで、ボディ拡散層を形成するためのイオン注入量を互いに異ならせるので、リファレンスセルと縮小セルのそれぞれにおいて、所望の閾値電圧を得ることができる。これにより、設計の自由度がさらに増し、より最適化された特性を得ることが可能となる。なお、リファレンスセルと縮小セルとでボディ拡散層を形成するためのイオン注入量を互いに異ならせるので、写真製版工程とイオン注入工程は増加する。
【発明の効果】
【００１９】
本発明の半導体装置では、同一半導体基板上に互いに異なるセルサイズのパワーＭＯＳトランジスタが形成されており、相対的にセルサイズが小さいパワーＭＯＳトランジスタは相対的にセルサイズが大きいパワーＭＯＳトランジスタに比べてボディ拡散層が深く形成されているようにしたので、同一セルサイズのパワーＭＯＳトランジスタのみが形成されている場合に比べて、トランジスタ幅Ｗの増加と閾値電圧の低下の効果によって、狙いのオン抵抗に対してパワーＭＯＳトランジスタのゲート電圧依存性を小さくことができる。
【００２０】
また、相対的にセルサイズが小さいパワーＭＯＳトランジスタが配置された領域と、相対的にセルサイズが大きいパワーＭＯＳトランジスタが配置された領域が交互に配置されているようにすれば、複数のパワーＭＯＳトランジスタが形成されているセル部での、パワーＭＯＳトランジスタがオンしたときにセル部全体において流れる電流量の分布の偏りを低減できる。
【００２１】
本発明の半導体装置の製造方法では、本発明の半導体装置を製造するための製造方法において、ボディ拡散層の形成を写真製版工程、イオン注入工程、熱拡散工程によって行ない、相対的にセルサイズが小さいパワーＭＯＳトランジスタのボディ拡散層の形成領域と、相対的にセルサイズが大きいパワーＭＯＳトランジスタのボディ拡散層の形成領域でイオン注入量を互いに異ならせるようにしたので、設計の自由度がさらに増し、より最適化された特性を得ることが可能となる。
【発明を実施するための最良の形態】
【００２２】
図１は半導体装置の一実施例のセル部におけるセル配置を概略的に示す平面図である。図２はこの実施例のセル部におけるリファレンスセルを概略的に示す断面図である。図３はこの実施例のセル部における縮小セルを概略的に示す断面図である。図２は図１のＡ−Ａ位置での断面に対応している。図３は図１のＢ−Ｂ位置での断面に対応している。
図１から図３を参照して半導体装置の実施例を説明する。
【００２３】
図２及び図３に示すように、Ｎ型単結晶シリコン基板（Ｎ＋）１の一表面にエピタキシャル成長によって形成されたＮ型エピタキシャル層（Ｎ−）３が形成されている。例えば、Ｎ型単結晶シリコン基板１は抵抗率が６.０×１０-3Ω・ｃｍ、厚みが６２５μｍ（マイクロメートル）であり、Ｎ型エピタキシャル層３は抵抗率が０.２Ω・ｃｍ、厚みが４.０〜５.０μｍである。Ｎ型単結晶シリコン基板１及びＮ型エピタキシャル層３は半導体基板を構成する。また、Ｎ型単結晶シリコン基板１及びＮ型エピタキシャル層３はドレインとなる。
【００２４】
Ｎ型単結晶シリコン基板１とは反対側のＮ型エピタキシャル層３表面にトレンチ５が形成されている。図１に示すように、トレンチ５はＮ型エピタキシャル層３表面を格子状に分断するように形成されている。例えばトレンチ５の幅は０.５μｍ、深さは１.５μｍである。上方から見てトレンチ５で囲まれている領域を１つのトランジスタセル領域とすると、相対的にセルサイズが大きいリファレンスセル６ａと、相対的にセルサイズが小さい縮小セル６ｂが形成されている。
【００２５】
図２及び図３に戻って説明を続ける。トレンチ５の内壁に例えばシリコン酸化膜からなるゲート絶縁膜７（図１での図示は省略）が形成されている。ゲート絶縁膜７を構成するシリコン酸化膜の膜厚は例えば３０ｎｍ（ナノメートル）である。
トレンチ５内にゲート絶縁膜７を介してポリシリコンからなるゲート電極９が形成されている。ゲート電極９の上面はトレンチ５内でＮ型エピタキシャル層３の表面よりも落ち込んで形成されている。ここで、リセス深さ（Ｎ型エピタキシャル層３の表面からのエッチング深さ）は例えば０.４μｍである。
【００２６】
Ｎ型エピタキシャル層３の表面側にトレンチ５に隣接してＰ型ボディ拡散層（Ｐ−）１１が形成されている。Ｐ型ボディ拡散層１１はトレンチ５よりも浅く形成されている。Ｐ型ボディ拡散層１１の形成深さは、例えばリファレンスセル６ａ（図２参照）で１.１μｍ、縮小セル６ｂ（図３参照）で１.３μｍである。
【００２７】
Ｎ型エピタキシャル層３の表面にトレンチ５に隣接してＮ型ソース拡散層１３が形成されている。Ｎ型ソース拡散層１３の形成深さはＰ型ボディ拡散層１１よりも浅く、リセスより深くする必要がある。例えば０.５μｍである。
【００２８】
トレンチ５とは間隔をもってＮ型エピタキシャル層３の表面にソーストレンチ１４が形成されている。ソーストレンチ１４はＮ型ソース拡散層１３よりも深く形成されてＰ型ボディ拡散層１１に達する深さで形成されており、その形成深さは例えば０.６μｍである。
Ｐ型ボディ拡散層１１にソーストレンチ１４の底部を囲ってトレンチ５とは間隔をもってＰ型コンタクト拡散層（Ｐ＋）１５が形成されている。
【００２９】
ソーストレンチ１４の内壁にバリアメタル１６が形成されている。ソーストレンチ１４内にバリアメタル１６を介してタングステンが埋め込まれてタングステンプラグ１７が形成されている。
ソーストレンチ１４、バリアメタル１６及びタングステンプラグ１７の図１での図示は省略している。
【００３０】
ゲート電極９上に例えば下層側がシリコン酸化膜１８ａ、上層側がシリコン窒化膜１８ｂからなる層間絶縁膜１８が形成されている。層間絶縁膜１８はトレンチ５の肩部及びソース拡散層１３上も覆っており、ソーストレンチ１４の形成領域には形成されていない。シリコン酸化膜１８ａの膜厚は例えば２５０ｎｍ程度、シリコン窒化膜１８ｂの膜厚は例えば３０ｎｍ程度である。
【００３１】
ソーストレンチ１４上及び層間絶縁膜１８上に例えばアルミニウム系金属などの金属膜からなるソース電極膜１９が形成されている。ソース電極膜１９の厚みは例えば４〜６μｍである。
層間絶縁膜１８及びソース電極膜１９の図１での図示は省略している。
Ｎ型単結晶シリコン基板１の反対側のＮ型エピタキシャル層３とは反対側の面に例えば銀などの金属膜からなるドレイン電極（図示は省略）が形成されている。
【００３２】
次にトランジスタセルの配置について説明する。
例えば、リファレンスセル６ａと縮小セル６ｂがそれぞれ５０％の割合で配置されている。リファレンスセル６ａの平面サイズは３.０×３.０μｍ、縮小セル６ｂの平面サイズは１.５×１.５μｍである。ここで平面サイズはセル６ａ，６ｂを囲むトレンチ５の中央からのサイズを意味する。複数のリファレンスセル６ａが一列に並べられた列と、複数の縮小セル６ａが一列に並べられた列が交互に配置されている。トレンチ５は、隣り合うセル６ａ，６ｂで角部が隣接しないように、すなわちトレンチ５の交差部が十字型ではなくＴ字型になるように形成されている。
【００３３】
この実施例では、セル部にリファレンスセル６ａよりもセルサイズが小さい縮小セル６ｂも配置されているので、セル部に同一セルサイズの複数のリファレンスセル６ａのみが配置されている場合に比べ、トランジスタ幅Ｗを増加させることができる。また、縮小セル６ｂは、リファレンスセル６ａに比べて、セルサイズが小さいのでＰ型ボディ拡散層１１が深くまで拡散し、チャネル長が長くなり、Ｐ型ボディ拡散層１１のイオン注入種の濃度が低下する。これにより、縮小セル６ｂはリファレンスセル６ａに比べて閾値電圧が低くなる。これによよっても低いゲート電圧側のオン抵抗が改善される。
【００３４】
また、リファレンスセル６ａが配置された領域と、縮小セル６ｂが配置された領域が交互に配置されているようにしたので、パワーＭＯＳトランジスタがオンしたときにセル部全体において流れる電流量の分布の偏りを低減できる。
【００３５】
図４から図１２は、図１から図３に示した半導体装置を製造するための製造工程の一例を説明するための概略的な工程断面図である。図４から図１２のかっこ数字は以下に説明する製造工程に対応している。
図２、図３及び図４から図１２を参照して製造方法の一実施例を説明する。
【００３６】
（１）例えば抵抗率が６.０×１０-3Ω・ｃｍ、厚みが６２５μｍのＮ型単結晶シリコン基板１上に、例えば抵抗率が０.２Ω・ｃｍ、厚みが４.０〜５.０μｍのＮ型エピタキシャル層３を形成する。Ｎ型エピタキシャル層３の表面に熱酸化膜処理を施して５００ｎｍ程度のシリコン酸化膜２１を形成する。写真製版技術及びエッチング技術により、トレンチ形成予定領域のシリコン酸化膜２１をエッチング除去する。
【００３７】
（２）異方性エッチング技術により、シリコン酸化膜２１をマスクにしてＮ型エピタキシャル層３をエッチングして、幅が０.５μｍ程度のトレンチ５を形成する。トレンチ５の深さは、その底部が、後工程で形成するＰ型ボディ拡散層の深さよりも深い位置になるように、ここでは１.５μｍとする。その後、シリコン酸化膜２１を除去する。
【００３８】
（３）セル部のＮ型エピタキシャル層３が露出されている状態で、熱酸化処理を施してシリコン酸化膜からなるゲート絶縁膜７を形成する。ここではゲート絶縁膜７上は膜厚３０ｎｍに形成した。
【００３９】
（４）ＣＶＤ法により、ゲート絶縁膜７上にリンをドープしたポリシリコン膜を形成する。トレンチ５内部はポリシリコン膜で充填される。ここではリンドープポリシリコン膜を形成したが、ノンドープポリシリコン膜を形成した後にリンをドープするようにしてもよい。写真製版技術により、ポリシリコン引出し部（図示は省略）になる箇所を覆うレジストパターンを形成する。そのレジストパターンをマスクにして、ポリシリコン膜に対してエッチング処理を施して、セル部のトレンチ５外のポリシリコン膜を除去してトレンチ５内にポリシリコンからなるゲート電極９を形成する。ここで、セル部のトレンチ５外のポリシリコン膜を完全に除去する上で、ウエハ面内のポリシリコン膜の膜厚差、エッチングレート差を考慮し、なおかつ変動も考慮して、セル部のトレンチ５外のポリシリコン膜を除去した後もエッチングを継続し、トレンチ５を充填している上部部分のポリシリコン膜も一部除去する程度の時間でエッチングする必要がある。ここでは、ゲート電極９のリセス深さ（Ｎ型エピタキシャル層３表面からのエッチング深さ）を０.４μｍとする。
【００４０】
（５）Ｎ型エピタキシャル層３上及びトレンチ５の肩部５ａ上のゲート絶縁膜７を除去する。熱酸化処理を施して、Ｎ型エピタキシャル層３表面及びゲート電極９上面にキャップ酸化膜２３を２５ｎｍ程度の膜厚に形成する。ここで、ゲート絶縁膜７を除去せずに追加酸化処理によってキャップ酸化膜２３を形成してもよい。
【００４１】
（６）写真製版技術により、セル部に開口部をもつレジストパターン（図示はしない）を形成する。イオン注入技術により、そのレジストパターンをマスクにして、Ｎ型エピタキシャル層３にボロンイオンを注入する。レジストパターンを除去した後、熱拡散処理を施してＰ型ボディ拡散層１１を形成する。例えば、ボロンイオンを３０〜８０ｋｅＶのエネルギー、５.０×１０12〜５.０×１０13／ｃｍ2のドーズ量の条件で注入し、１０５０〜１１００℃、数十分の熱拡散処理を行なうことで、Ｐ型ボディ拡散層１１を０.６〜１.４μｍ程度の深さに形成することができる。Ｐ型ボディ拡散層１１の深さは、トレンチ５より浅く、ポリシリコンゲート上部より深くなるように形成する。ここでは、リファレンスセル６ａで１.１μｍ、縮小セル６ｂで１.３μｍとする。縮小セル６ｂは、リファレンスセル６ａに比べて、セルサイズが小さいのでＰ型ボディ拡散層１１が深くまで拡散し、チャネル長が長くなり、Ｐ型ボディ拡散層１１のイオン注入種の濃度が低下する。
【００４２】
（７）写真製版技術により、セル部に開口部をもつレジストパターン（図示はしない）を形成する。キャップ酸化膜２３を除去する。イオン注入技術により、そのレジストパターンをマスクにして、Ｎ型エピタキシャル層３にリン又はヒ素を注入する。レジストパターンを除去した後、熱拡散処理を施してＮ型ソース拡散層１３を形成する。例としてヒ素を注入する場合で説明すると、ヒ素を３０〜１００ｋｅＶのエネルギー、１.０×１０15〜５.０×１０16／ｃｍ2のドーズ量の条件で注入し、１０００〜１１００℃で数十分の熱拡散処理を行なうことで、Ｎ型ソース拡散層１３を０.２〜０.７μｍ程度の深さに形成することができる。そして、熱拡散処理に引き続き、Ｎ型エピタキシャル層３表面及びゲート電極９上面に２５ｎｍ程度の熱酸化膜２５を形成する。Ｎ型ソース拡散層１３の形成深さは、トレンチ５より浅く、ゲート電極９上面より深く、かつＰ型ボディ拡散層１１より浅くなるように形成する。ここでは、Ｎ型ソース拡散層１３の形成深さは０.５μｍとする。
【００４３】
（８）ＣＶＤ法により、熱酸化膜２５上全面にＮＳＧ（Non-dope Silicon Glass）膜を２５０ｎｍ程度の膜厚に形成し、熱酸化膜２５とＮＳＧ膜の積層膜からなるシリコン酸化膜１８ａを形成する。ＣＶＤ法により、シリコン酸化膜１８ａ上にシリコン窒化膜１８ｂを３０ｎｍ程度の膜厚に形成する。これにより、シリコン酸化膜１８ａとシリコン窒化膜１８ｂの積層膜からなる層間絶縁膜１８が形成される。
【００４４】
（９）写真製版技術によりソーストレンチ形成予定領域に開口部をもつレジストパターン（図示せず）を形成する。エッチング技術により、そのレジストパターンをマスクにして層間絶縁膜１８を除去し、層間絶縁膜１８にソーストレンチ形成予定領域に対応する開口部を形成する。その後、レジストパターンを除去する。反応性イオンエッチング等の異方性エッチング技術により、層間絶縁膜１８をマスクにしてＮ型エピタキシャル層３の表面側の一部分を除去してソーストレンチ１４を形成する。ソーストレンチ１４の形成深さはＮ型ソース拡散層１３よりも深くなるようにする。ここでは、ソーストレンチ１４の形成深さは０.６μｍとする。イオン注入技術により、層間絶縁膜１８をマスクにして、ソーストレンチ１４の底部のＰ型ボディ拡散層１１に例えばＢＦ2イオンを注入する。例えば、注入エネルギーは３０〜６０ｋｅＶ、ドーズ量は１.０×１０15〜３.０×１０15程度の条件で注入し、好ましくは０度の注入角度でイオン注入を行なう。例えば、８５０〜９５０℃で数十分程度の条件で熱拡散処理を施して、Ｐ型ボディ拡散層１１のオーミック接合がとれるように、Ｐ型コンタクト拡散層１５を形成する。
【００４５】
（１０）図２及び図３を参照して説明すると、スパッタ法により例えばＴｉとＴｉＮからなるバリアメタル１６を堆積した後、ＲＴＡ（Rapid Thermal Annealing）法によりシリサイド化する。ＣＶＤ法等により、タングステンを堆積する。そして、タングステン及びバリアメタル１６に対してエッチバックすることにより、ソーストレンチ１４内にタングステンプラグ１７を形成する。スパッタ法により、例えばＡｌＳｉやＡｌＳｉＣｕなどのアルミニウム系金属膜を堆積する。そのアルミニウム系金属膜をパターニングして、ソース電極膜１９を形成する。ソース電極膜１９の抵抗成分を減らすためには膜厚が厚いほど好ましく、例えば４〜６μｍ程度に形成する。その後、ソース電極膜１９の保護として、ＰＳＧや窒化膜などのカバー膜を堆積し、写真製版技術及びエッチング技術により、パッド開口部を形成する（図示は省略）。最後に、Ｎ型単結晶シリコン基板１の裏面を所望の厚さ分だけ研削し、数種類のメタルを蒸着することで、ドレイン電極を形成する（図示は省略）。
【００４６】
この製造方法例では、上記工程（６）で、リファレンスセル６ａと縮小セル６ｂにＰ型ボディ拡散層１１を形成するためのイオン注入処理を同時に行なっているが、リファレンスセル６ａと縮小セル６ｂでＰ型ボディ拡散層１１を形成するためのイオン種のイオン注入量を互いに異ならせてもよい。
【００４７】
図１３及び図１４は製造方法の一実施例の工程の一部を説明するための概略的な断面図である。図４から図１２を参照して説明した上記製造方法例に対し、上記工程（６）以外の工程は同じである。図１３及び図１４を参照して特にＰ型ボディ拡散層１１を形成するためのイオン注入処理について詳細に説明する。
【００４８】
図４から図１２を参照して説明した上記製造方法例の上記工程（１）〜（５）と同じ工程により、Ｎ型単結晶シリコン基板１に、Ｎ型エピタキシャル層３、トレンチ５、ゲート絶縁膜７、ゲート電極９、キャップ酸化膜２３を形成する。
【００４９】
（６−１）写真製版技術により、セル部のリファレンスセル６ａの形成領域に開口部をもつレジストパターン２５ａを形成する。イオン注入技術により、レジストパターン２５ａをマスクにして、リファレンスセル６ａのＮ型エピタキシャル層３にボロンイオン（×印参照）を注入する。例えば、ボロンイオンを５０ｋｅＶのエネルギー、２.０×１０13／ｃｍ2のドーズ量の条件で注入する。
【００５０】
（６−２）レジストパターン２５ａを除去する。写真製版技術により、セル部の縮小セル６ｂの形成領域に開口部をもつレジストパターン２５ｂを形成する。イオン注入技術により、レジストパターン２５ｂをマスクにして、縮小セル６ｂのＮ型エピタキシャル層３にボロンイオン（×印参照）を注入する。例えば、ボロンイオンを５０ｋｅＶのエネルギー、１.６×１０13／ｃｍ2のドーズ量の条件で注入する。
【００５１】
レジストパターン２５ｂを除去した後、１０５０〜１１００℃、数十分の熱拡散処理を施してリファレンスセル６ａ及び縮小セル６ｂにＰ型ボディ拡散層１１を形成する。Ｐ型ボディ拡散層１１の深さは、トレンチ５より浅く、ポリシリコンゲート上部より深くなるように形成する。ここでは、例えばリファレンスセル６ａで１.１μｍ、縮小セル６ｂで１.３μｍとなる。また、ここではリファレンスセル６ａの形成領域に先にボロンイオンを注入し、その後、縮小セル６ｂの形成領域にボロンイオンを注入しているが、順序は逆であってもよい。
その後、図４から図１２を参照して説明した上記製造方法例の上記工程（７）〜（１０）と同じ工程によりパワーＭＯＳトランジスタを形成する。
【００５２】
このように、リファレンスセル６ａと縮小セル６ｂとで、Ｐ型ボディ拡散層１１を形成するためのイオン注入量を互いに異ならせることにより、リファレンスセル６ａと縮小セル６ｂのそれぞれにおいて所望の閾値電圧を得ることができる。これにより、設計の自由度がさらに増し、より最適化された特性を得ることが可能となる。
【００５３】
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００５４】
例えば、上記実施例ではＮチャネル型のパワーＭＯＳＦＥＴに本発明を適用しているが、Ｐ型半導体基板を用い、実施例とは反対導電型でパワーＭＯＳＦＥＴを作成するようにすれば、Ｐチャネル型パワーＭＯＳＦＥＴにも本発明を適用できる。そして、シリコン基板とエピタキシャル成長層が互いに異なる導電型のものを使用すれば、ＩＧＢＴ（Insulated gate bipolar mode transistor）にも適用できる。
【００５５】
また、リファレンスセル６ａと縮小セル６ｂの配置割合は５０％：５０％のものに限定されるものではなく、その配置割合は変更が可能である。例えば、図１５に示すように、リファレンスセル６ａと縮小セル６ｂの配置割合を約７３％：２７％にしてもよい。この場合、図１に示した実施例のパワーＭＯＳトランジスタ特性よりは、高いゲート電圧側のオン抵抗低下率も小さくなる。このように、セルサイズを変え、その配置割合も変えることにより、オン抵抗のゲート電圧依存性が少ないパワーＭＯＳトランジスタ特性が得られる。
【００５６】
また、リファレンスセル６ａと縮小セル６ｂの配置は図１６に示すようなものであってもよい。図１６ではリファレンスセル６ａと縮小セル６ｂの配置割合は５０％：５０％になっている。
【００５７】
また、セルサイズは３種類以上であってもよい。例えば図１７に示すように、セル部においてリファレンスセル６ａ、縮小セル６ｂ、拡大セル６ｃの３種類のセルサイズを備えていてもよい。
【００５８】
また、セルの配置は、図１８に示すようにストライプ構造であってもよい。ストライプ構造の場合、ソーストレンチ１４は、ホール形状でもストライプ形状でもよい。また、セルの平面形状は、矩形のみではなく、円形でもよい。
【００５９】
また、半導体基板としてシリコン基板１上にエピタキシャル成長層３を形成したものを用いているが、半導体基板はシリコン基板表面に不純物拡散層を形成したものであってもよい。また、シリコン基板のみならず、ＳｉＣ基板等の半導体基板も用いることができる。
【図面の簡単な説明】
【００６０】
【図１】半導体装置の一実施例のセル部におけるセル配置を概略的に示す平面図である。
【図２】同実施例のセル部におけるリファレンスセルを概略的に示す断面図であり、図１のＡ−Ａ位置での断面に対応している。
【図３】同実施例のセル部における縮小セルを概略的に示す断面図であり、図１のＢ−Ｂ位置での断面に対応している。
【図４】図１から図３に示した半導体装置を製造するための製造工程の一例の最初の工程を説明するための概略的な断面図である。
【図５】同製造方法例の続きの工程を説明するための概略的な断面図である。
【図６】同製造方法例のさらに続きの工程を説明するための概略的な断面図である。
【図７】同製造方法例のさらに続きの工程を説明するための概略的な断面図である。
【図８】同製造方法例のさらに続きの工程を説明するための概略的な断面図である。
【図９】同製造方法例のさらに続きの工程を説明するための概略的な断面図である。
【図１０】同製造方法例のさらに続きの工程を説明するための概略的な断面図である。
【図１１】同製造方法例のさらに続きの工程を説明するための概略的な断面図である。
【図１２】同製造方法例のさらに続きの工程を説明するための概略的な断面図である。
【図１３】製造方法の一実施例の工程の一部を説明するための概略的な断面図である。
【図１４】図１３の続きの工程を説明するための概略的な断面図である。
【図１５】半導体装置の他の実施例のセル部におけるセル配置を概略的に示す平面図である。
【図１６】半導体装置のさらに他の実施例のセル部におけるセル配置を概略的に示す平面図である。
【図１７】半導体装置のさらに他の実施例のセル部におけるセル配置を概略的に示す平面図である。
【図１８】半導体装置のさらに他の実施例のセル部におけるセル配置を概略的に示す平面図である。
【図１９】従来のパワーＭＯＳトランジスタのセル部を概略的に示す平面図である。
【図２０】パワーＭＯＳトランジスタにおけるゲート電圧Ｖｇ（横軸）とオン抵抗（縦軸）の関係を示す図であり、同一セルサイズのパワーＭＯＳトランジスタを並べた場合のチップサイズによるオン抵抗の変動が表されている。
【図２１】パワーＭＯＳトランジスタにおけるゲート電圧Ｖｇ（横軸）とオン抵抗（縦軸）の関係を示す図であり、同一セルサイズのパワーＭＯＳトランジスタを並べ、閾値電圧を変動させた場合におけるオン抵抗の変動が表されている。
【図２２】パワーＭＯＳトランジスタにおけるゲート電圧Ｖｇ（横軸）とオン抵抗（縦軸）の関係を示す図であり、同一チップサイズの基板でトランジスタセルサイズ及びトランジスタセル数を変動させた場合におけるオン抵抗の変動が表されている。
【符号の説明】
【００６１】
１    Ｎ型単結晶シリコン基板
３    Ｎ型エピタキシャル層
５    トレンチ
６ａ  リファレンスセル
６ｂ  縮小セル
６ｃ  拡大セル
７    ゲート絶縁膜
９    ゲート電極
１１    Ｐ型ボディ拡散層
１３    Ｎ型ソース拡散層
２５ａ，２５ｂ  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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