(57)【特許請求の範囲】
【請求項１】
炭化珪素ＤＭＯＳＦＥＴと、
前記ＤＭＯＳＦＥＴの内蔵ボディダイオードのターンオン電圧より低いターンオン電圧を有する構成の一体型炭化珪素接合障壁ショットキー（ＪＢＳ）ダイオードと
を備え、
前記炭化珪素ＪＢＳダイオードは、前記ＤＭＯＳＦＥＴのソース領域に隣接する複数の離隔されたｐ型炭化珪素領域を含むｐ型ＪＢＳグリッドの周辺のｐ型領域と、前記ソース領域に隣接または非常に近くにかつ結合されたショットキーコンタクトをさらに含み、
前記ＤＭＯＳＦＥＴのソースコンタクトは、前記ＪＢＳグリッドの周辺のｐ型領域の一部上にも存在し、
前記ＪＢＳグリッドの周辺のｐ型領域は、前記ＤＭＯＳＦＥＴのソースコンタクトに対するオーミックコンタクトを有し、かつ前記ＤＭＯＳＦＥＴのｐ型ウエル領域と接触することを特徴とする炭化珪素半導体装置。
【請求項２】
前記一体型ＪＢＳダイオードは、１ボルトのターンオン電圧を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素ＪＢＳダイオードは、
前記ＤＭＯＳＦＥＴのドリフト領域と共通のドリフト領域と、
前記ＤＭＯＳＦＥＴのドレインコンタクトと共通の第２のコンタクトと
を備えたことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記ｐ型接合障壁ショットキー（ＪＢＳ）グリッドは、１ｘ１０１８〜１ｘ１０２０ｃｍ−３のドーピング濃度を有する複数の離隔されたｐ型炭化珪素領域を有することを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ショットキーコンタクトは、前記ソース領域と直接コンタクト状態にあることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項６】
前記ショットキーコンタクトは、前記ＤＭＯＳＦＥＴのソースコンタクトを介して、前記ソース領域に結合されることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項７】
前記一体型炭化珪素ＪＢＳダイオードの活性領域は、前記炭化珪素ＤＭＯＳＦＥＴの活性領域より狭いことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項８】
前記一体型炭化珪素ＪＢＳダイオードの活性領域は、前記炭化珪素ＤＭＯＳＦＥＴの活性領域の５０％より狭いことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項９】
前記一体型炭化珪素ＪＢＳダイオードの活性領域は、前記炭化珪素ＤＭＯＳＦＥＴの活性領域の２５％より狭いことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項１０】
前記一体型炭化珪素ＪＢＳダイオードの活性領域は、前記炭化珪素ＤＭＯＳＦＥＴの活性領域の２０％より狭いことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項１１】
前記一体型炭化珪素ＪＢＳダイオードの活性領域は、２．６Ｖ以下の順バイアス電圧で、前記ＤＭＯＳＦＥＴの全スイッチ電流を流すように選択されることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項１２】
炭化珪素半導体装置であって、
第１のｎ型炭化珪素層と、
前記第１のｎ型炭化珪素層内にあり、かつ前記第１のｎ型炭化珪素層の第１の表面に伸びるｐ型炭化珪素ウエル領域と、
ｐ型炭化珪素ウエル領域の一部に隣接する前記第１のｎ型炭化珪素層内の第２のｎ型炭化珪素層であって、前記第１のｎ型炭化珪素層の第１の表面に伸び、かつ前記第１のｎ型炭化珪素層のキャリア濃度より高いキャリア濃度を有する第２のｎ型炭化珪素層と、
前記第１のｎ型炭化珪素層、前記第２のｎ型炭化珪素層、および前記ｐ型炭化珪素ウエル領域上のゲート絶縁層と、
前記第１のｎ型炭化珪素内にあって、接合障壁グリッドを提供する複数の離隔されたｐ型炭化珪素領域であって、前記複数の離隔されたｐ型炭化珪素領域の周辺の１つは、前記第２のｎ型炭化珪素領域と前記ｐ型炭化珪素ウエル領域に隣接する複数の離隔されたｐ型炭化珪素領域と、
前記第１のｎ型炭化珪素層、および前記複数のｐ型炭化珪素領域上のショットキーコンタクトと、
前記ショットキーコンタクトに隣接し、かつ前記第２のｎ型炭化珪素層上のソースコンタクトと、
前記ゲート絶縁層上のゲートコンタクトと、
前記第１のｎ型炭化珪素層の第１の表面の反対側の第１のｎ型炭化珪素層上のドレインコンタクトと
を備え、
前記複数のｐ型炭化珪素領域の周辺の１つは、前記ｐ型炭化珪素ウエル領域に接触し、
前記ソースコンタクトは、前記複数のｐ型炭化珪素領域の周辺の１つの一部上にも存在し、
前記炭化珪素半導体装置は、前記接合障壁グリッドおよび前記ショットキーコンタクトを備えるショットキーダイオードを有し、前記ショットキーダイオードは、炭化珪素の前記第１のｎ型層および前記ｐ型ウエル領域の内蔵ｐｎ接合のターンオン電圧未満のターンオン電圧を有することを特徴とする炭化珪素半導体装置。
【請求項１３】
前記ドレインコンタクトと前記第１のｎ型炭化珪素層間に配置された、前記第１のｎ型炭化珪素層のキャリア濃度より高いキャリア濃度を有する第３のｎ型炭化珪素層をさらに備えたことを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項１４】
前記ソースコンタクトを前記ショットキーコンタクトに接続するように、前記ソースコンタクトおよびショットキーコンタクトの上に金属オーバーレイをさらに設けたことを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項１５】
前記複数の離隔されたｐ型炭化珪素領域は、前記ｐ型炭化珪素ウエル領域のドーピング濃度より高いドーピング濃度を有することを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項１６】
前記第１のｎ型炭化珪素層は、５ｘ１０１４〜２ｘ１０１６ｃｍ−３のドーピング濃度を有することを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項１７】
前記第１のｎ型炭化珪素層は、５〜３０μｍの厚さを有することを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項１８】
前記ｐ型炭化珪素ウエル領域は、１０１６〜１０２０ｃｍ−３のドーピング濃度を有することを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項１９】
前記ｐ型炭化珪素ウエル領域は、第１のｎ型炭化珪素層中に０．５〜１．５μｍの深さに伸びることを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項２０】
前記複数の離隔されたｐ型炭化珪素領域は、１０１８〜１０２０ｃｍ−３のドーピング濃度を有することを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項２１】
前記複数の離隔されたｐ型炭化珪素領域は、０．５〜１０μｍの距離間隔をおいて配置されることを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項２２】
前記複数の離隔されたｐ型炭化珪素領域は、均一に離隔されることを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項２３】
前記複数の離隔されたｐ型炭化珪素領域は、不均一に離隔されることを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項２４】
前記複数の離隔されたｐ型炭化珪素領域は、０．５〜１０μｍのそれぞれの幅を有することを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項２５】
前記第２のｎ型炭化珪素層は、１０１９〜１０２１ｃｍ−３のドーピング濃度を有することを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項２６】
前記第２のｎ型炭化珪素層は、前記第１のｎ型炭化珪素層中に０．１〜０．７μｍの深さに伸びることを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項２７】
炭化珪素ＤＭＯＳＦＥＴを形成するステップと、
前記ＤＭＯＳＦＥＴの内蔵ボディダイオードのターンオン電圧より低いターンオン電圧を有する構成の一体型炭化珪素接合障壁ショットキー（ＪＢＳ）ダイオードを形成するステップと
を有し、
前記炭化珪素ＪＢＳダイオードを形成するステップは、前記ＤＭＯＳＦＥＴのソース領域に隣接する複数の離隔されたｐ型炭化珪素領域を含むｐ型ＪＢＳグリッドと、前記ソース領域に隣接または非常に近くにかつ結合されたショットキーコンタクトとを形成するステップをさらに有し、
前記ｐ型ＪＢＳグリッドを形成するステップは、前記ＪＢＳグリッドの周辺のｐ型領域を形成するステップを含み、
前記ＤＭＯＳＦＥＴのソースコンタクトは、前記ＪＢＳグリッドの周辺のｐ型領域の一部上にも存在し、
前記ＪＢＳグリッドの周辺のｐ型領域は、前記ＤＭＯＳＦＥＴのソースコンタクトに対するオーミックコンタクトを有し、かつ前記ＤＭＯＳＦＥＴのｐ型ウエル領域と接触することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２８】
前記一体型ＪＢＳダイオードを形成するステップは、１ボルトのターンオン電圧を有する一体型ＪＢＳダイオードを形成するステップを備えることを特徴とする請求項２７に記載の方法。
【請求項２９】
前記炭化珪素ショットキーダイオードを形成するステップは、
前記ＤＭＯＳＦＥＴのドリフト領域と共通のドリフト領域を形成するステップと、
前記ＤＭＯＳＦＥＴのドレインコンタクトと共通の第２のコンタクトを形成するステップと
を有することを特徴とする請求項２７に記載の方法。
【請求項３０】
前記ｐ型接合障壁ショットキー（ＪＢＳ）グリッドは、１ｘ１０１８〜１ｘ１０２０ｃｍ−３のドーピング濃度を有する複数の離隔されたｐ型炭化珪素領域を有することを特徴とする請求項２９に記載の方法。
【請求項３１】
前記ショットキーコンタクトを形成するステップは、前記ソース領域と直接コンタクト状態にあるショットキーコンタクトを形成するステップを含むことを特徴とする請求項２９に記載の方法。
【請求項３２】
前記ショットキーコンタクトを形成するステップは、前記ＤＭＯＳＦＥＴのソースコンタクトを介して前記ソース領域に結合されるショットキーコンタクトを形成するステップを含むことを特徴とする請求項２９に記載の方法。
【請求項３３】
前記一体型炭化珪素ＪＢＳダイオードを形成するステップは、前記炭化珪素ＤＭＯＳＦＥＴの活性領域より狭い活性領域を有する一体型炭化珪素ＪＢＳダイオードを形成するステップを含むことを特徴とする請求項２７に記載の方法。
【請求項３４】
前記炭化珪素ＪＢＳダイオードを形成するステップは、前記炭化珪素ＤＭＯＳＦＥＴの活性領域の５０％より狭い活性領域を有する一体型炭化珪素ＪＢＳダイオードを形成するステップを含むことを特徴とする請求項２７に記載の方法。
【請求項３５】
前記炭化珪素ＪＢＳダイオードを形成するステップは、前記炭化珪素ＤＭＯＳＦＥＴの活性領域の２５％より狭い活性領域を有する一体型炭化珪素ＪＢＳダイオードを形成するステップを含むことを特徴とする請求項２７に記載の方法。
【請求項３６】
前記炭化珪素ＪＢＳダイオードを形成するステップは、前記炭化珪素ＤＭＯＳＦＥＴの活性領域の２０％より狭い活性領域を有する一体型炭化珪素ＪＢＳダイオードを形成するステップを含むことを特徴とする請求項２７に記載の方法。
【請求項３７】
第１のｎ型炭化珪素層を形成するステップと、
前記第１のｎ型炭化珪素層内にあり、かつ前記第１のｎ型炭化珪素層の第１の表面に伸びるｐ型炭化珪素ウエル領域を形成するステップと、
ｐ型炭化珪素ウエル領域の一部に隣接する前記第１のｎ型炭化珪素層内の第２のｎ型炭化珪素層であって、前記第１のｎ型炭化珪素層の第１の表面に伸び、かつ前記第１のｎ型炭化珪素層のキャリア濃度より高いキャリア濃度を有する第２のｎ型炭化珪素層を形成するステップと、
前記第１のｎ型炭化珪素層、前記第２のｎ型炭化珪素層、および前記ｐ型炭化珪素ウエル領域上のゲート絶縁層を形成するステップと、
前記第１のｎ型炭化珪素内にあり、接合障壁グリッドを提供する複数の離隔されたｐ型型炭化珪素領域であって、前記複数の離隔されたｐ型炭化珪素領域の周辺の１つは、前記第２のｎ型炭化珪素領域と前記ｐ型炭化珪素ウエル領域に隣接する複数の離隔されたｐ型炭化珪素領域を形成するステップと、
前記第１のｎ型炭化珪素層および前記複数のｐ型炭化珪素領域上にショットキーコンタクトを形成するステップと、
前記ショットキーコンタクトに隣接し、かつ前記第２のｎ型炭化珪素層上にソースコンタクトを形成するステップと、
前記ゲート絶縁層上にゲートコンタクトを形成するステップと、
前記第１のｎ型炭化珪素層の第１の表面の反対側の第１のｎ型炭化珪素層上にドレインコンタクトを形成するステップと
を有し、
前記複数の離隔されたｐ型炭化珪素領域を形成するステップは、前記複数のｐ型炭化珪素領域の周辺の１つは、前記ｐ型炭化珪素ウエル領域に接触するように、複数の離隔されたｐ型炭化珪素領域を形成するステップを含み、前記ソースコンタクトを形成するステップは、前記複数のｐ型炭化珪素領域の周辺の１つの一部上に存在するソースコンタクトを形成するステップをさらに含み、
前記炭化珪素半導体装置は、前記接合障壁グリッドおよび前記ショットキーコンタクトを備えるショットキーダイオードを有し、前記ショットキーダイオードは、炭化珪素の前記第１のｎ型層および前記ｐ型ウエル領域の内蔵ｐｎ接合のターンオン電圧未満のターンオン電圧を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項３８】
前記ドレインコンタクトと前記第１のｎ型炭化珪素層間に配置された第３のｎ型炭化珪素層であって、第１のｎ型炭化珪素層のキャリア濃度より高いキャリア濃度を有する第３のｎ型炭化珪素層を形成するステップをさらに有することを特徴とする請求項３７に記載の炭化珪素半導体装置の製造方法。
【請求項３９】
前記ソースコンタクトを前記ショットキーコンタクトに接続するように、前記ソースコンタクトおよびショットキーコンタクトの上に金属オーバーレイをさらに設けたことを特徴とする請求項３７に記載の方法。
【請求項４０】
前記複数の離隔されたｐ型炭化珪素領域は、前記ｐ型炭化珪素ウエル領域のドーピング濃度より高いドーピング濃度を有することを特徴とする請求項３９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造に関し、さらに詳細には、炭化珪素（ＳｉＣ）金属酸化物半導体電界効果トランスジスタ（ＭＯＳＦＥＴ）およびこのようなＭＯＳＦＥＴの製造に関する。
【背景技術】
【０００２】
パワーデバイスは、大電流を通電し高電圧を維持するため広く使用されている。現代のパワーデバイスは、一般的に単結晶シリコン半導体材料から製造されている。広く使用されているパワーデバイスの１つに、パワー金属酸化膜半導体電界効果トランスジスタ（ＭＯＳＦＥＴ）がある。パワーＭＯＳＦＥＴにおいて、制御信号は、半導体表面から介在絶縁体により分離されるゲート電極に送られるが、この絶縁体は、これに限定されないが、二酸化珪素でもよい。通電は、バイポーラトランスジスタ動作で使用される少数キャリアを注入することなく多数キャリアの輸送により生ずる。パワーＭＯＳＦＥＴは、優れた安全動作領域をもたらし、かつ単位セル構造内で並列接続される。
【０００３】
当業者には周知のように、パワーＭＯＳＦＥＴは、ラテラル構造または垂直構造を含む。ラテラル構造では、ドレイン、ゲートおよびソース端子は基板の同一の面にある。これに対して、垂直構造では、ソースおよびドレインは基板の反対の面にある。
【０００４】
近年のパワーデバイスにおける開発努力には、パワーデバイスに炭化珪素（ＳｉＣ）装置を使用する研究が含まれる。炭化珪素は、シリコンと比較して広いバンドギャップ、より低い誘電率、高い破壊電界強度、高い熱伝導率、および高い飽和電子ドリフト速度を有する。これらの特性により、炭化珪素パワーデバイスは、従来のシリコンベースのパワーデバイスより高温、高出力レベルかつ低い特定オン抵抗で動作可能になる。シリコン装置に対する炭化珪素装置の優位性は、非特許文献１で、理論的に解析されている。炭化珪素で製造したパワーＭＯＳＦＥＴは、Palmourの「炭化珪素によるパワーＭＯＳＦＥＴ（Power MOSFET in Silicon Carbide）」と題した記述に従って特許文献１に記載されており、本発明の譲受人に譲渡された。
【０００５】
その文献には、多数の炭化珪素パワーＭＯＳＦＥＴが記載されている。例えば、特許文献１、非特許文献２〜１４を参照されたい。
【０００６】
【特許文献１】米国特許第５，５０６，４２１号明細書
【特許文献２】米国特許出願第０９／８３４,２８３号明細書
【特許文献３】米国特許出願第０９／９６８,３９１号明細書
【特許文献４】米国特許出願第１０／０４５,５４２号明細書
【特許文献５】米国特許出願第０９／８７８,４４２号明細書
【特許文献６】米国特許出願第０９／９１１,９９５号明細書
【非特許文献１】Bhatnagar et al., “Comparison of 6H-SiC, 3C-SiC and Si for Power Devices”, IEEE Transactions and Electron Devices, 1993, Vol.40, pp.645-655
【非特許文献２】A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek, M. H. White, and C. D. Brandt, “1.1kV 4H-SiC Power UMOSFET’s,” IEEE Electron Device Letters, Decemner 1997, Vol. 18, No. 12, pp. 586-588
【非特許文献３】A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek, M. H. White, and C. D. Brandt, “1400V 4H-SiC Power MOSFETs,” Materials Science Forum, 1998, Vols. 264-268, pp. 989-992
【非特許文献４】J. Tan. J.A. Cooper, Jr., and M. R. Melloch, “High Volt Accumulation Layer UMOCFET in 4H-SiC,” IEEE Electron Device Letters, December 1998, Vol. 19, No. 12, pp. 487-489
【非特許文献５】J.N. Shenoy、J. A. Cooper and M. R. Melloch, “High-Volt Double-Implemted Power MOSFET in 6H-SiC,” IEEE Electron Device Letters, March 1997, Vol. 18, No. 3, pp. 93-95
【非特許文献６】J. B. Casady, A. K. Agarwal, J. B. Casady, L. B. Rowland, W.F. Valek and C.D. Brandt, “900V DMOS and 110V UMOC 4H-SiC Power FETs,” IEEE Device Research Conference, Ft. Collins, CO, June 23-25, 1997
【非特許文献７】R. Schoerner, P. Friedrihs, D. Peters, H. Mitlehner, B. Weis and D. Stephani, “Rugged power MOSFETs in 6H-SiC with blocking Capablity up to 1800 V,” Materials Science Forum 2000, Vols. 338-342, pp. 1295-1298
【非特許文献８】V. R. Vathulya and M. H. White, “Characterization of Channel Mobility on Implanted SiC to Determine Polytype Suitability for the Power DIMOS Structure,” Electronic Materials Conference, Santa Barbara, CA, June 30-July 2, 1999
【非特許文献９】A. V. Suvorov, L. A. Lipkin, G. M. Johnson, R. Singh and J. W. Pahmour, “4H-SiC self-aligned implant-Diffused Structure for Power DMOCFETs,” Materials Science Forum, 2000, Vols. 338-342, pp.1275-1278
【非特許文献１０】P.M. Shenoy and B. J. Baliga, “The Planar 6H-SiC ACCUFET;A New High-Volt Power MOSFET Structure,” IEEE Electron Device Letters, December 1997, Vol. 18, No. 12, pp. 589-591
【非特許文献１１】Ranbir Singh, Sei-Hyung Ryu and John W. Palmour, “High Temperature, High Current, 4H-SiC Accu-DMOSFET,” Materials Science Forum, 2000, Vols. 338-342, pp.1271-1274
【非特許文献１２】Y. Wang, C. Weitzel and M. Bhatnagar, “Accumulation Mode SiC Power MOSFET Design Issues,” Materials Science Forum, 2000, Vols. 338-342, pp.1287-1290
【非特許文献１３】A. K. Agarwal, N. S. Saks, S. S. Mani, V. S. Hegde and P. A. Sanger, “Investigation of Lateral RESURF、 6H-SiC MOSFET,” Materials Science Forum 2000, Vols. 338-342, pp.1307-1310
【非特許文献１４】Shenoy et al., “High-Volt Double-Implemted Power MOSFET in 6H-SiC,” IEEE Electron Device Letters, March 1997, Vol. 18, No. 3, pp. 93-95
【非特許文献１５】B. J. Baliga, “Power Semiconductor Devices,” PWS Publiching Company, 1996, Chapter 7
【非特許文献１６】Mondal et al., “An integrated 500-V power MOSFET/antiparallel rectifier device with improved diode reverse recovery characteristics,” IEEE Electron Device Letters, September 2002, Vol. 23, No. 9
【非特許文献１７】J. P. Xu, P. T. Lai, C.L. Chan, B. Li, and Y. C. Cheng, “Improved Performance and Reliability of N2O-Grown Oxynitride on 6H-SiC,” IEEE Electron Device Letters, June 2000, Vol.21, No.6, pp.298-300
【非特許文献１８】L. A. Lipkin and J. W. Pahmour, “low interface state density oxide on p-type SiC,” Materials Science Forum, 1998, Vols.264-268, pp.853-856
【非特許文献１９】M. Ｋ Das, L. A. Lipkin, G. Y. Chung, J. R. Williams, K.  McDonald and L. C. Feldman, “High Mobility 4H-Sic Inversion Mode MOSFET Using Thermally Grown, NO Annealed SiO2,” IEEE Device Research Conference, Denver, CO, June 19-21, 2000
【非特許文献２０】G. Y. Chung, C. C. Tin, J. R. Williams, K.  McDonald, R. A. Weller, S. T. Pantelides, L. C. Feldman, M. Ｋ Das, and J. W. Pahmour, “Improved Inversion Channel Mobility for 4H-SiC MOSFET Following High Temperature Anneals in Nitric Oxide,” IEEE Electron Device Letters
【非特許文献２１】G. Y. Chung, C. C. Tin, J. R. Williams, K.  McDonald, M. Di Vemtra, S. T. Pantelides, L. C. Feldman, and R. A. Weller, “effect of Nitric Oxide annealing on the interface trap densities near the band edges in the 4H po1ytype of silicon carbide,” Applied Physics Letters, March 2000, Vol.76, No.13, pp.1713-1715
【発明の開示】
【発明が解決しようとする課題】
【０００７】
広く使用されているシリコンパワーＭＯＳＦＥＴの１つに、二重拡散プロセスを使用して製造される二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）がある。従来のシリコンによるＤＭＯＳＦＥＴ５１０を図１Ａに示す。これらの装置では、ｐ−ベース領域５１４およびｎ＋ソース領域５１６は、マスクの共通開口を通して基板５１２に拡散される。ｐ−ベース領域５１４は、ｎ＋ソース領域５１６より深く打ち込まれる。ｐ−ベース領域５１４とｎ＋ソース領域５１６間の横方向拡散の差が、表面チャネル領域を形成する。基板５１２上には、ゲート酸化物５１８が設けられ、ゲート酸化物５１８上にはゲートコンタクト５２０が設けられる。ソースコンタクトは、基板５１２上のｎ＋ソース領域５１６間に設けられる。ドレインコンタクト５２４は、ソースコンタクト５２２とは反対側の基板５１２上に設けられる。ＤＭＯＳＦＥＴを含むパワーＭＯＳＦＥＴの概要は、非特許文献１５に見られるが、その開示は、ここに参照により本明細書に組込まれる。ＤＭＯＳＦＥＴ構造は、炭化珪素により製造されてきたが、炭化珪素におけるドーパントの拡散が低いため、二重注入等の他の技術が、炭化珪素によるＤＭＯＳＦＥＴの製造に使用されてきた。したがって、用語「ＤＭＯＳＦＥＴ」は、本明細書においては、その構造の製造に使用される方法の如何を問わず、ベースまたはウエル領域にベースまたはウエル領域およびソース領域を有する図１Ａの構造に類似する構造を示すために使用される。
【０００８】
図１Ｂに示すように、図１ＡのパワーＭＯＳＦＥＴは、スイッチおよび逆並列ダイオード（内蔵ボディダイオード）としてモデル化できる。ワパーＭＯＳＦＥＴは、非常に高いスイッチング速度を有する多数キャリアの装置である。しかしながら、多くの場合、パワーＭＯＳＦＥＴのスイッチングは、内蔵ボディダイオードの速度により制限される。逆並列p-nダイオードは、ＭＯＳＦＥＴのｐ−ベース領域５１４と基板５１２のｎ−型ドリフト領域間に内蔵される。動作の第1象限（正のドレイン電流およびドレイン電圧）において、装置はスイッチとして機能する。動作の第３象限（負のドレイン電流およびドレイン電圧）においては、０ボルトのゲートバイアスにより装置はＰｉＮダイオードとして機能する。しかしながら、内蔵ボディダイオードは、高周波、例えば、１００ｋＨｚより高い周波数での装置の動作を制限する。このようなことが生じるのは、内蔵ボディダイオードが比較的速度の遅い少数キャリアの装置であるためである。ＰｉＮダイオードは、少数キャリアのライフタイムが長く、ＭＯＳＦＥＴのスイッチング速度に対応しきれないことが多い。従って、パワーＭＯＳＦＥＴのスイッチング速度を低減させる必要がある。代わりに、アセンブリ全体に対して逆並列構成における超高速回復整流器を備えた直列ショットキーダイオードを使用するか、または、例えば、パルス幅変調型DCモータ制御装置等の高速アプリケーションに、「スナバ」回路が提案されてきた。例えば、モトローラ（Motorola）パワーＭＯＳＦＥＴトランジスタデータブック第４版（モトローラ社、１９８９年）を参照されたい。しかしながら、外部スナバ回路は、高価でありかつかさばる。
【０００９】
外部高速回復逆並列ダイオードの使用については、非特許文献１６に記載されている。しかしながら、逆方向回復モードにおいて、最も速度の遅いダイオードが、主要な電流経路をもたらすためこの方法は非効率的である。そのため、ボディダイオードに流れるごく少量の電流を残して、ほとんどのオン電流が外部ダイオードを流れ、結果としてボディダイオードにごく少量の逆回復電荷しか生じないようにするため、外部高速リカバリダイオードの電流定格は、ＭＯＳＦＥＴの内蔵ボディダイオードよりはるかに高い必要がある。しかしながら、これによりＭＯＳＦＥＴダイオードペアに大きな寄生出力キャパシタンスがもたらされるが、それは、並列構成においては大面積のダイオードが必要とされるからである。
【００１０】
Mondalたちは、その記載により、マージドＰｉＮショットキー（MPS）ダイオードをシリコンパワーＤＭＯＳＦＥＴと一体化して、より良好な逆回復特性を達成する試みについて記述している。一体型MPSダイオードを備えたＤＭＯＳＦＥＴは、ピーク時の逆電流および少数キャリア蓄積電荷を３０％減少させた。
【課題を解決するための手段】
【００１１】
本発明の実施態様は、炭化珪素半導体装置および、炭化珪素ＤＭＯＳＦＥＴおよびターンオン電圧がＤＭＯＳＦＥＴの内蔵ボディダイオードのターンオン電圧より低くなるように構成された一体型炭化珪素ショットキー（Schottky）ダイオードを有する炭化珪素半導体装置の製造方法を提供する。
【００１２】
本発明の別の実施態様では、一体型炭化珪素ショットキーダイオードは、一体型炭化珪素接合障壁ショットキー（ＪＢＳ）ダイオードである。例えば、一体型ＪＢＳダイオードは、約１ボルトのターンオン電圧を有する。
【００１３】
本発明の特定の実施態様では、炭化珪素ショットキーダイオードは、ソース領域に隣接し、かつ結合されたショットキーコンタクト、ＤＭＯＳＦＥＴのドリフト領域と共通のドリフト領域およびＤＭＯＳＦＥＴのドレインコンタクトと共通の第２コンタクトを含む。炭化珪素ショットキーダイオードは、ＤＭＯＳＦＥＴのソース領域に隣接するｐ−型接合障壁ショットキー（ＪＢＳ）グリッドも含んでもよい。ＪＢＳグリッドのｐ−型領域は、ＤＭＯＳＦＥＴのソース電極とオーミックコンタクトを有し、かつＤＭＯＳＦＥＴのｐ−型ウエル領域と接触する。
【００１４】
本発明のある実施態様では、ショットキーコンタクトは、ソース領域と直接コンタクトしている。このショットキーコンタクトは、ＤＭＯＳＦＥＴのソースコンタクトを通してソース領域に結合してもよい。
【００１５】
本発明のさらに別の実施態様では、一体型炭化珪素ＪＢＳダイオードの活性領域は、炭化珪素ＤＭＯＳＦＥＴの活性領域より狭い。例えば、一体型炭化珪素ＪＢＳダイオードの活性領域は、炭化珪素ＤＭＯＳＦＥＴの活性領域の約５０％、２５％または２０％より狭い。
【００１６】
本発明の別の実施態様では、炭化珪素半導体装置は、第１のｎ−型炭化珪素層およびその第１のｎ−型炭化珪素層にｐ−型炭化珪素ウエル領域を含む。ｐ−型炭化珪素ウエル領域は、第１のｎ−型炭化珪素層の第１の表面に伸長する。第２のｎ−型炭化珪素層は、ｐ−型炭化珪素ウエル領域の一部に隣接する第１のｎ−型炭化珪素層に設けられる。この第２のｎ−型炭化珪素層は、第１のｎ−型炭化珪素層の第１の表面まで伸長し、かつ第１のｎ−型炭化珪素層のキャリア濃度より高いキャリア濃度を有する。ゲート絶縁層は、第１のｎ−型炭化珪素層、第２のｎ−型炭化珪素層、およびｐ−型炭化珪素ウエル領域に設けられる。離隔された複数のｐ−型炭化珪素領域は、第１のｎ−型炭化珪素内に設けられ、接合障壁グリッドを形成する。離隔された複数のｐ−型炭化珪素領域のうち、周辺部の領域は、第２のｎ−型炭化珪素領域およびｐ−型炭化珪素ウエル領域に隣接する。ショットキーコンタクトは、第１のｎ−型炭化珪素層および複数のｐ−型炭化珪素領域上に設けられる。ソースコンタクトは、ショットキーコンタクトに隣接し、かつ第２のｎ−型炭化珪素層上に設けられる。ゲートコンタクトは、ゲート絶縁層に設けられ、ドレインコンタクトは、第１のｎ−型炭化珪素層の第１の表面と反対側の第１のｎ−型炭化珪素層上に設けられる。
【００１７】
本発明のさらに別の実施態様では、第３のｎ−型炭化珪素層は、ドレインコンタクトと第１のｎ−型炭化珪素層との間に配置される。この第３のｎ−型炭化珪素層は、第１のｎ−型炭化珪素層のキャリア濃度より高いキャリア濃度を有してもよい。ソースコンタクトをショットキーコンタクトに接続するように、金属オーバーレイをソースコンタクトおよびショットキーコンタクト上に設けてもよい。
【００１８】
さらに、複数のｐ−型炭化珪素領域のうち、周辺部の領域は、ｐ−型炭化珪素ウエル領域と接触してもよい。ソースコンタクトは、複数のｐ−型炭化珪素領域の周辺部領域の一部にあってもよい。離隔された複数のｐ−型炭化珪素領域は、ｐ−型炭化珪素ウエル領域のドーピング濃度より高いドーピング濃度を有してもよい。
【００１９】
本発明の特定の実施態様では、ショットキーコンタクト、離隔された複数のｐ−型炭化珪素領域、第１のｎ−型炭化珪素層、およびドレインコンタクトは、炭化珪素の第１のｎ−型層およびｐ−型ウエル領域の内蔵ｐｎ接合のターンオン電圧より低いターンオン電圧を有するショットキーダイオードを形成する。
【００２０】
本発明のある実施態様では、第１のｎ−型炭化珪素層は、約５ｘ１０１４ｃｍ−３〜２ｘ１０１６ｃｍ−３のドーピング濃度を有する。第１のｎ−型炭化珪素層は、約5μｍ〜３０μｍの厚みを有する。ｐ−型炭化珪素ウエル領域は、約１０１６ｃｍ−３〜１０２０ｃｍ−３のドーピング濃度でもよい。ｐ−型炭化珪素ウエル領域は、第１のｎ−型炭化珪素層中に、約０．5μｍ〜１．５μｍの深さまで伸長してもよい。離隔された複数のｐ−型炭化珪素領域は、約１０１８ｃｍ−３〜１０２０ｃｍ−３のドーピング濃度でもよい。離隔された複数のｐ−型炭化珪素領域は、約０．５μｍ〜１０μｍの間隔で配置してもよい。また、離隔された複数のｐ−型炭化珪素領域の間隔は、均一でも不均一でもよい。離隔された複数のｐ−型炭化珪素領域は、それぞれ約０．５μｍ〜１０μｍの幅でよい。第２のｎ−型炭化珪素層は、約１０１９ｃｍ−３〜１０２１ｃｍ−３のドーピング濃度で、第１のｎ−型炭化珪素層中に、約０．１μｍ〜０．７μｍの深さまで伸長してもよい。
【００２１】
本発明のさらなる実施態様は、炭化珪素ＤＭＯＳＦＥＴを含む炭化珪素半導体装置、および少なくとも部分的に内蔵ｐｎ接合ダイオードをＤＭＯＳＦＥＴのウエル領域とドリフト領域間で，バイパスさせる手段を提供する。この少なくとも部分的にバイパスさせる手段は、炭化珪素ＤＭＯＳＦＥＴに不可欠である。少なくとも部分的にバイパスさせる手段は、ＤＭＯＳＦＥＴのソースコンタクトとドレインコンタクト間の一体型炭化珪素ダイオードでもよい。一体型炭化珪素ダイオードのターンオン電圧は、内蔵ｐｎ接合ダイオードのターンオン電圧より低くてもよい。一体型炭化珪素ダイオードは、ショットキーダイオードでもよく、実施態様によっては、接合障壁ショットキーダイオードでもよい。
【００２２】
さらに、少なくとも部分的にバイパスさせる手段は、内蔵ｐｎ接合ダイオードをＤＭＯＳＦＥＴのウエル領域とドリフト領域との間を完全にバイパスさせる手段でもよい。完全にバイパスさせる手段も、炭化珪素ＤＭＯＳＦＥＴに不可欠である。
【００２３】
本発明の実施態様にかかる装置の製造方法もまた、提供される。
【発明を実施するための最良の形態】
【００２４】
次に、本発明について添付図面を参照して、以下により詳しく説明するが、この中で本発明の好適な実施形態が示される。しかしながら、本発明は多くの様々な形態で実施することができ、この中の実施形態に制限されると解釈するべきではなく、むしろこれらの実施形態は、本開示が詳細かつ完全なものであり、当業者に本発明の範囲を完全に伝えるように提供される。図に示すように、層または領域のサイズは、説明の便宜上誇張されており、したがって、本発明の典型的構造を説明するために提供される。同じ番号は全体を通して同様の要素を示す。層、領域または基板などの要素が別の要素「上に（on）」と言う場合、それは他の要素の上に直接あるか、または介在する要素が存在することは理解される。これに対して、要素が別の要素「上に直接（directly on）」と言う場合、他の要素は介在しない。
【００２５】
本発明の実施形態は、炭化珪素ＭＯＳＦＥＴ及び／または一体型逆並列炭化珪素ダイオードを有する炭化珪素ＭＯＳＦＥＴの製造方法を提供する。ＪＢＳダイオードであってもよいが、一体型逆並列炭化珪素ダイオードは、ＤＭＯＳＦＥＴの内蔵ボディダイオードに対して並列であり、ターンオン電圧は、ＤＭＯＳＦＥＴの内蔵ボディダイオードのターンオン電圧より低い。適量pを注入した炭化珪素の注入型ｐｎ接合は、極めて限られた電流注入能力を示してきた。さらに、炭化珪素のｐｎ接合は、ターンオンに少なくとも２．６Ｖの順方向降下を必要とする。従って、ターンオンに約１Ｖが必要な炭化珪素におけるショットキー／接合障壁ショットキー（ＪＢＳ）構造と並列な場合、ｐｎ接合からの注入は、低減および／または最小化される。ある場合では、ｐｎ接合ダイオードは、完全にバイパスされる。従って、本発明の実施形態は、超高速スイッチングの炭化珪素半導体装置を提供する。
【００２６】
本発明のある実施形態にかかる炭化珪素半導体装置を、図２Ａに示す。図２Ａに見られるように、本発明の特定の実施形態において、炭化珪素の低不純物濃度のｎ−ドリフト層１２は、炭化珪素の任意のｎ＋層１０上にある。このｎ−ドリフト層１２は、炭化珪素の基板またはエピタキシャル層でもよく、例えば、４Ｈポリタイプ炭化珪素でもよい。ある実施形態では、ｎ−ドリフト層１２は、約１０１４ｃｍ−３〜５ｘ１０１６ｃｍ−３のキャリア濃度を有する。本発明の別の実施形態においては、ｎ−ドリフト層１２は、約５ｘ１０１４ｃｍ−３〜２ｘ１０１６ｃｍ−３のキャリア濃度を有する。さらに、本発明のいくつかの実施形態においては、ドリフト層１２は、約5μｍ〜１５０μｍの厚み、別の実施形態では、約5μｍ〜３０μｍの厚みを有する。さらに、ｎ＋層１０は、注入された層または領域、エピタキシャル層または基板でもよい。実施形態によっては、ｎ＋層１０は、約１０１８ｃｍ−３〜１０２１ｃｍ−３のキャリア濃度を有する。
【００２７】
さらに、図２Ａに見られるように、ｐ−型炭化珪素が離隔された領域により、ドリフト層１２にｐ−ウエル２０が設けられる。特定の実施形態では、ｐ−ウエル２０は、約１０１６ｃｍ−３〜１０２０ｃｍ−３のドーピング濃度を有する。さらに、このｐ−ウエル２０は、約０．5μｍ〜１．５μｍの接合深さ(即ち、注入される深さ)をもたらす。
【００２８】
実施形態の中には、ｐ−ウエル２０にＡｌが注入され、少なくとも１４００°Ｃの温度でアニールされる。しかしながら、ホウ素等の他の適切なｐ−型ドーパントをｐ−ウエル２０を設けるために使用してもよい。ある実施形態では、例えば、ｐ＋領域２６を含む注入領域の各々に注入が行われた後、活性化アニールが行われてもよい。ｐ−ウエル２０のドーピングプロファイルは、ほぼ均一なプロファイルか、逆行プロファイル（深さとともにドーピングを増量して埋込みピークを持たせる）等の不均一なプロファイル、あるいはｐ−ウエルは、（ｐ−ウエル２０上をいくらかのｎ−型炭化珪素で）完全に埋込んでもよい。様々なｐ−型ドーパントを使用してもよいが、１５００°Ｃを超える温度でのアニール時に、ホウ素は数ミクロン以上拡散する傾向があるため、実施形態によってはＡｌが使用される。従って、ｐ−ウエル２０及び／またはｐ−ウエル２０の深さ間の正確なギャップを制御するのは困難である。
【００２９】
ｎ＋炭化珪素領域２２は、ｐ−ウエル２０内に配置される。実施形態によっては、ｎ＋炭化珪素領域２２は、ｐ−ウエル２０のエッジから約０．５μｍ〜５μｍの間隔をおいて配置される。このｎ＋炭化珪素領域２２は、約１０１９ｃｍ−３〜１０２１ｃｍ−３のドーピング濃度を有し、ｐ−ウエル２０内に約０．１μｍ〜０．７μｍの深さまで伸長してもよいが、ｐ−ウエル２０の深さよりも浅い。適切なｎ−型ドーパントは、リンおよび窒素、または当業者に既知の他のｎ−型ドーパントを含む。
【００３０】
さらに、図２Ａに見られるように、接合障壁グリッド４０は、ｎ−型ソース領域２２およびｐ−ウエル２０に隣接するドリフト層１２内に設けられる。この接合障壁グリッド４０は、離隔された複数のｐ＋炭化珪素領域２６を含んでもよい。ｐ＋炭化珪素領域２６のドーピング濃度は、約１０１８ｃｍ−３〜１０２０ｃｍ−３で、ドリフト層１２内に約０．３μｍ〜１．５μｍの深さまで伸長してもよい。ＪＢＳグリッド４０内のｐ＋領域２６の数は、設けられる逆並列ＪＢＳダイオードの所望の寸法に依存する。しかしながら、一般的にｐ＋領域２６の幅は、約０．５μｍ〜１０μｍで、約０．５μｍ〜１０μｍの間隔をおいて配置してよい。ｐ＋領域２６の幅および間隔は、一定でも、変化を持たせてもよい。離隔された複数のｐ＋領域２６の周辺部領域は、ｎ＋領域２２およびｐ−ウエル領域２０と接触してよい。そのため、阻止状態にあるショットキーインターフェイスの保護に加えて、ｐ＋領域２６は、ｐ−ウエル２０からソースコンタクト２４への接続をもたらしてもよい。
【００３１】
ショットキーコンタクト３０は、接合障壁グリッド４０の領域内のｎ−ドリフト層１２上に設けられる。ショットキーコンタクト３０は、ｐ＋領域２６の周辺部の間に伸長し、ｎ−ドリフト層１２およびｐ＋領域２６双方と接触してもよい。ある実施形態では、ショットキーコンタクトは、Ｔｉ、Ｎｉ、Ｐｔ、Ｃｒ及び／またはＴａである。さらに、特定の実施形態では、ショットキーコンタクトは、約１００Å〜５０００Åの厚みを有する。
【００３２】
ゲート酸化物２８は、ドリフト層１２の第１の表面上に設けられ、ｐ−ウエル領域２０およびｎ＋炭化珪素領域２２の少なくとも一部まで伸長しており、かつその上にゲートコンタクト３２を有する。実施形態によっては、ゲート酸化物２８は、ＮＯまたはＮ２Ｏアニールを伴う熱成長酸化物でも、または第１酸化物が熱酸化物であり、続いてＮＯまたはＮ２Ｏアニールが行われる酸化物／窒化物／酸化物（ＯＮＯ）でもよい。ゲートコンタクト材料は、適切であればいかなるコンタクト材料でもよい。実施形態によっては、ゲートコンタクト材料はモリブデン、またはｐ−型ポリシリコンである。実施形態によっては、高い仕事関数を持つためｐ−型ポリシリコンが、好適である。ゲート酸化物２８の厚みは、ゲートコンタクト３２の材料の仕事関数に依存する。しかしながら、一般的に厚みは、約１００Å〜５０００Åが好ましい。
【００３３】
１つまたは複数のソースコンタクト２４およびドレインコンタクト３４も設けられる。実施形態によっては、ソースコンタクト２４は、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、白金（Ｐｔ）またはアルミニウム（Ａｌ）、クロム（Ｃｒ）、Ｔｉ／Ｎｉ、Ａｌ／ＮｉまたはＣｒ／Ｎｉスタック等、それらの組合せ、ＮｉＣｒ等のそれらの合金、及び／または他の適切なコンタクト材料から形成され、ｐ＋領域２４およびｎ＋領域２２双方にオーミックコンタクトをもたらすように、約６００°Ｃ〜１１００°Ｃの温度、例えば、８２５°Ｃでアニールしてもよい。ドレインコンタクト３４は、ＮｉまたはＴｉ、またはｎ−型炭化珪素とオーミックコンタクトを形成するのに適切な他の材料でよい。オーミックコンタクト２４および３４の厚みは、約１５０Å〜３０００Åでよい。
【００３４】
異なる、または同じコンタクト材料を使用して、ｐ＋領域２２およびｎ＋領域２４を接触させてもよい。さらに、図２Ａに示すように、金属オーバーレイ３６は、ソースコンタクト２４およびショットキーコンタクト３０上に設け、ソースコンタクト２４をショットキーコンタクト３０に接続してもよい。本発明のある実施形態によれば、オーバーレイ３６は金、アルミニウムまたは他の適切な金属でよい。例えば、約１０００Å〜１０μｍの厚みを有するオーバーレイを設けてもよい。追加のオーバーレイには、１つまたは複数のコンタクトを設けてもよい。金属オーバーレイを設けるための技術および材料は、当業者には既知であり、従って、本明細書ではこれ以上論ずることはしない。
【００３５】
図２Ａに見られるように、一体型炭化珪素ＪＢＳダイオードは、ドリフト層１２、ｐ−型領域２６、ショットキーコンタクト３０およびドレインコンタクト３４により形成される。このように、ドリフト層１２は、ＪＢＳダイオードとＤＭＯＳＦＥＴとの間に共通のドリフト層をもたらす。さらに、ドレインコンタクト３４は、ＪＢＳダイオードとＤＭＯＳＦＥＴとの間に共通のコンタクトをもたらす。本発明のある実施形態によれば、ＪＢＳダイオードはＤＭＯＳＦＥＴの活性領域の約５０％未満を占有する。別の実施形態では、ＪＢＳダイオードはＤＭＯＳＦＥＴの活性領域の約２５％を占有し、特定の実施形態では、ＤＭＯＳＦＥＴの活性領域の約２０％を占有する。ＪＢＳダイオードの面積は、ショットキーコンタクト３０の面積として画定される。ＤＭＯＳＦＥＴの面積はｎ＋ソース領域２２、ｐ−ウエル領域２０および２つの隣接するｐ−ウエル領域間の領域として画定されるＪＦＥＴ領域の面積として画定される。
【００３６】
図２Ａは、本発明の実施形態を個別のデバイスとして説明しているが、当業者には理解できるように、図２Ａは複数のセルを有する装置のユニットセルと考えられる。従って、例えば、追加ユニットセルは、その中央軸（図２Ａの縦軸として示した）に沿って装置を分割し、分割した装置を図２Ａに示した装置の周辺部の軸（図２Ａに示した装置の垂直エッジ）の周りに回転させることにより図２Ａに示した装置に組込まれる。従って、本発明の実施形態は、図２Ａに示した装置ならびに図２Ａに示した一体型逆並列ＪＢＳダイオードを組込んだ複数のユニットセルを有する装置を含む。
【００３７】
図２Ｂは、本発明の実施形態にかかる炭化珪素半導体装置のモデルの概略図である。図２Ｂに見られるように、図２Ａの装置は、内蔵逆並列ＰｉＮダイオードおよび一体化逆並列ショットキーダイオードを備えた炭化珪素スイッチとしてモデル化できる。例えば、本発明の特定の実施形態は、阻止電圧が約６００Ｖ〜３０００Ｖの範囲の内蔵ＪＢＳダイオードを備えたＭＯＳＦＥＴを提供する。炭化珪素ＭＯＳＦＥＴの比較的低いＭＯＳチャネル移動度のため、パワーＭＯＳＦＥＴのオン抵抗は、シリコンＭＯＳＦＥＴの場合と同様に、ドリフト層抵抗により支配されるのではなく、ＭＯＳＦＥＴチャネル抵抗に支配される。例えば、１６００Ｖ〜２４００Ｖの範囲の阻止電圧を有する４Ｈ−ＳｉＣ ＤＭＯＳＦＥＴに対して、オン抵抗は２７ｍΩ−ｃｍ２〜４２ｍΩ−ｃｍ２の範囲であった。同じドリフト層を共有するＪＢＳダイオードのオン抵抗は、はるかに低くてもよい。例えば、阻止電圧が２．８ｋＶの４Ｈ−ＳｉＣのＪＢＳダイオードのオン抵抗は、４Ｈ−ＳｉＣ ＭＯＳＦＥＴのそれより約３〜５倍低い、８ｍΩ−ｃｍ２である。従って、ＭＯＳＦＥＴおよび内蔵ＪＢＳダイオードに対して同じ順方向電圧降下を見込むと、一体化ＪＢＳダイオードの面積は、より小さく、ＭＯＳＦＥＴの活性領域よりはるかに小さくなりうる。
【００３８】
さらに、簡単に上述したように、炭化珪素は広いバンドギャップ材料（４Ｈポリタイプに対して〜３．２ｅＶ）である。従って、２．６Ｖより大きい順バイアスが印加されなければ、炭化珪素のｐｎ接合はターンオンしない。３０００Ｖ以下の阻止電圧を有する炭化珪素のＪＢＳダイオードのほとんどは、２．６Ｖの順バイアスが印加されると、極めて高い電流密度を持つことができる。例えば、ショットキー金属としてＴｉを使用するダイオードは、逆バイアス状態で２．８ｋＶを阻止でき、２．６Ｖの順方向バイアスで２００Ａ／ｃｍ２のオン電流密度を持つことができる。パワーＭＯＳＦＥＴ活性領域および内蔵ショットキー／ＪＢＳダイオード面積の比が、内蔵ショットキー／ＪＢＳダイオードがフリーホイールモードにおける順方向降下２．６Ｖ以下のＭＯＳＦＥＴのスイッチ電流をフルに流せるレベルの場合、内蔵ＰｉＮボディダイオードは完全に動作不能になり、逆回復電荷を削除することができる。従って、本発明の実施形態によっては、一体型ＪＢＳダイオードの面積は、２．６Ｖ以下のバイアス電圧でＭＯＳＦＥＴのスイッチ電流をフルに流せるように選択される。
【００３９】
さらに、炭化珪素で形成されたＤＭＯＳＦＥＴは、拡散を制限した注入により形成されるため、ＰｉＮボディダイオードは、高い順方向降下を示す。例えば、２．４ｋＶの阻止電圧および約２ｘ２ｍｍの面積を有する炭化珪素ＤＭＯＳＦＥＴが製造されているが、この場合ＰｉＮボディダイオードは、２Ａのスイッチ電流をフルに通電すると１１Ｖの順方向降下を示す。このようなことは、たとえ注入アニールが阻止状態のｐｎ接合からのリーク電流を十分に低減または最小化するとしても、注入されたｐｎ接合からのキャリア注入を制限するｐ−型注入により生じる損傷によりもたらされる場合がある。ＪＢＳ構造のｐｎ接合は、逆バイアス状態のショットキーインターフェイスの適切な保護となる場合があるが、順方向バイアス状態のドリフト層には極めて限られた少数のキャリア注入しかされないため、このような特性は本発明の実施形態で有益的に使用できる。このように、たとえさらに高い順方向降下をフリーホイールＪＢＳダイオードに使用しても、ＪＢＳダイオードは、逆回復特性に悪影響を与えることなく、ＤＭＯＳＦＥＴの活性領域のさらに小さい割合しか占めないからである。
【００４０】
一体型ＪＢＳダイオードを有する本発明の実施形態にかかる装置の製造を、図３Ａ〜３Ｈを参照して説明する。この開示に照らして当業者には理解できるように、一体型逆並列ＪＢＳダイオードを有する本発明の実施形態は、本明細書で説明した動作を変更することにより提供され、従って、本記述による動作および動作の順序に制限される構成にはなっていない。
【００４１】
図３Ａに見られるように、マスク１００は、ｎ−型ドリフト層１２上に形成され、かつパターニングされ、不純物をｎ−型ドリフト層１２に注入してｐ−ウエル２０を形成する。注入された不純物は、上述した深さまで注入され、活性化されたときの所望キャリア濃度をもたらす。ｎ−型ドリフト層１２は、基板またはエピタキシャル層でもよい。さらに、ドリフト層１２は、ｎ＋炭化珪素基板上に設けてもよい。このような実施形態においては、以下に説明するｎ＋層は注入ではなく基板で設けてもよい。
【００４２】
図３Ｂに見られるように、マスク１００は除去され、マスク１１０が形成かつパターニングされ、マスク１１０を使用してｎ−型不純物を注入しｎ＋領域２２が設けられる。マスク１１０が形成されると、ｐ−ウエル領域２０の周辺部とチャネル長を画定するｎ＋領域２２間に、所望の間隔が設けられる。適切なｎ−型不純物は、窒素およびリンを含む。さらに、不純物を注入すると、本明細書に記述したｎ＋領域２２の寸法およびキャリア濃度がもたらされる。
【００４３】
図３Ｃは、接合障壁グリッド４０のｐ＋領域２６の構成を示す。マスク１１０が除去され、マスク１２０が形成され、かつパターニングされ、マスク１２０を使用してｐ−型不純物が注入されｐ＋領域２６が設けられる。ｐ−型不純物を注入して、本明細書に記載のｐ＋領域２６の寸法およびキャリア濃度がもたらされる。実施形態によっては、このｐ−型不純物はアルミニウムであるが、他の適切なｐ−型不純物を使用してもよい。
【００４４】
図３Ｄは、マスク１２０の除去、ならびにｎ＋層１０の生成を示すが、このｎ＋層１０はｎ−型不純物を基板へ裏面から注入して形成するか、またはエピタキシャル層または基板自体であってもよく、また図３Ａに先だって形成してもよい。その構造は、約１４００°Ｃ〜１８５０°Ｃの温度で約１秒〜約２時間の間アニールされ、注入ｐ−型およびｎ−型不純物を活性化する。任意に、アニーリング中の構造を保護するため、構造はＳｉＯ２またはＳｉ３Ｎ4等の誘電体層で覆ってもよい。あるいは、ゲート酸化物を形成後にアニール処理してＳｉＣ／ＳｉＯ２の表面を改善する実施形態においては、このような不純物の活性化は、このようなアニール処理によりもたらされる。
【００４５】
図３Ｅは、ゲート酸化物層３００の構成を示す。ゲート酸化物層３００は熱成長する、窒化酸化物および／または他の酸化物であってもよい。窒化酸化物は適切なゲート酸化物でよいが、ある実施形態では、ＳｉＯ２、オキシナイトライドまたはＯＮＯが使用される。ゲート酸化物またはＯＮＯゲート誘電体の初期酸化物の形成に続いて、ＳｉＣ／酸化物界面の欠陥密度を低減するようにＮ２ＯまたはＮＯ中でアニールしてもよい。特定の実施形態においては、ゲート酸化層３００は、熱成長または堆積いずれかにより形成され、その後、Ｎ２Ｏ環境で約１１００°Ｃを超える温度、および約１１〜４５秒までのＮ２Ｏの初期滞留時間をもたらす約２〜８ＳＬＭの流量でアニールされる。このような炭化珪素上への酸化層の形成およびアニーリングは、同一出願人による特許文献２「炭化珪素層への酸化層のＮ２Ｏアニーリング方法（METHOD OF N2O ANNELING AN OXIDE LAYER ON A SILICON CARBIDE LAYER）」、米国特許仮出願番号第６０／２３７,８２２号、出願日２００１年５月３０日の「炭化珪素層への酸化層のＮ２Ｏ成長方法（Method of N2O Growth of Oxide Layer on A Silicon Carbide Layer）」、特許文献３「炭化珪素層への酸化物のＮ２Ｏ成長方法（Method of N2O Growth of Oxide on A Silicon Carbide Layer）」、および／または特許文献４「水素環境でのアニールを使用する炭化珪素層への酸化層の製造方法（METHOD OF FABRICATING AN OXIDE LAYER ON A SILICON CARBIDE LAYER UTILIZING AN ANNEAL IN A HYDROGEN ENVIRONMENT）」に記載されており、その開示は、参照により完全に説明したものとして本明細書に組込まれる。
【００４６】
さらに、Ｎ２Ｏ成長酸化物は、非特許文献１７に記載されているようにさらに使用される。非特許文献１８に記載されているような技術がさらに利用される。あるいは、熱成長酸化物に対して、熱成長ＳｉＯ２層の、非特許文献１９〜２１に記載されているような次のＮＯアニールが行われ界面捕捉密度を低減する。その開示が本明細書において完全に述べられたように参照資料により本明細書に組込まれている、「高電圧、高温コンデンサ構造および製造方法（HIGH VOLTAGE, HIGH TEMPERATURE CAPACITOR STRUCTURAL AND METHODS OF FABRICATION）」と題した特許文献５に記載されているようなオキシナイトライドが設けられる。
【００４７】
図３Ｆは、ソースコンタクト２４およびショットキーコンタクト３０用のコンタクトウインドウを開口し、パターン化ゲート酸化物２８を設けるゲート酸化層３００のパターニングを説明する。図３Ｆに見られるように、ウインドウがゲート酸化層３００に開口されｎ＋領域２２、ｐ＋領域２６を露出する。オーミックコンタクト材料２４’がｎ＋領域２２、ｐ＋領域２６のウインドウおよびｎ−ドリフト層１２の表面に形成される。あるいは、ドレインコンタクト３４がこの時点に形成される。オーミックコンタクト材料２４’およびドレインコンタクト３４は蒸着、スパッタリングまたは当業者にとって既知の他のこのような技術により形成され、その後、ウェット／ドライエッチングまたはリフトオフまたは当業者にとって既知の他のこのような技術によりパターニングされる。ある実施形態では、オーミックコンタクト材料２４’およびドレインコンタクト３４はニッケルであり、形成後オーミックコンタクトの品質を向上するように８２５°Ｃでアニールされる。
【００４８】
図３Ｇに見られるように、ショットキー材料がショットキーコンタクト３０を設けるために、ｐ＋領域２６の開口ウインドウおよびｎ−ドリフト層１２の表面に形成される。あるいは、ショットキーコンタクト材料およびオーミックコンタクト材料は同じ材料であり、それ故に、ショットキーコンタクトウインドウを開口し、かつショットキーコンタクト材料を堆積する必要性を回避する。
【００４９】
図３Ｈはゲートコンタクト３２の形成を示す。上記に説明したように、ゲートコンタクト３２はｐ−型ポリシリコン及びまたは他の適当なコンタクト材料であり、当業者にとって既知の技術を使用して形成かつパターニングされる。最後に、図３Ｈは蒸着、スパッタリングまたは当業者にとって既知の他のこのような技術によりそれぞれ形成される金属被覆層３６およびドレインコンタクト３４の形成を示す。ある実施形態では、ドレインコンタクト３４はニッケルであり、ニッケルはオーミックコンタクトの品質を向上するように形成後８２５°Ｃでアニールされる。
【００５０】
本明細書において説明した実施形態の他に、一体逆並列ＪＢＳダイオードが「短絡チャネルを有する炭化珪素パワー金属酸化物半導体電界効果トランスジスタおよび短絡チャネルを有する炭化珪素金属酸化物半導体電界効果の製造方法（SILICON CARBIDE POWER METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR HAVING A SHORTING CHANNEL AND METHOD OF FABRICATING SILICON CARBIDE METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR HAVING A SHORTING CHANNEL）」と題した特許文献６に記載されているようなＤＭＯＳＦＥＴに設けられる。さらに、この発明の実施形態に「垂直型ＪＦＥＴ限定炭化珪素パワー金属酸化物半導体電界効果トランスジスタおよび垂直型ＪＦＥＴ限定炭化珪素パワー金属酸化物半導体電界効果トランスジスタの製造方法（VERTICAL JFET LIMITED SILICON CARBIDE POWER METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR AND METHOD OF FABRICATING VERTICAL JFET LIMITED SILICON CARBIDE METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR）」と題した、その開示が完全に述べられたように本明細書に組み込まれている米国特許仮出願番号第６０／４３５,２１２号（代理人ドケット番号５３０８−２７９ＰＲ）、出願日２００２年１２月２０日に記載されているようなＤＭＯＳＦＥＴが設けられる。さらに、この発明の実施形態によるＤＭＯＳＦＥＴは、その開示が本明細書において完全に述べられたように参照資料により本明細書に組込まれている、同一出願人による同時出願の米国特許出願番号第      号「自己整合型ソースおよびｐ−ウエル領域を備えた炭化珪素ＭＯＳＦＥＴ（SILICON CARBIDE MOSFET with self-aligned source and p-well region（代理人ドケット番号５３０８−２８７）に記載されているように設けられる。
【００５１】
この発明の実施形態が動作の特定シーケンスを参照して説明されてきたが、一方、当業者により理解されるように、この発明の教示を活かしながらシーケンス内のある一定の動作を再配置してもよい。例えば、この発明の特定実施形態で、ｎ＋領域２２およびｐ＋領域２６を反転してもよい。従って、この発明は本明細書において説明した動作の正確な動作の順序に制限されるように構成されるべきではない。
【００５２】
図面および明細書において、この発明の代表的な実施形態が開示されてきた。特定術語が使用されるが、それらは包括的かつ説明的概念のみで使用されておりかつ制限の目的ではない。この発明の範囲は次の特許請求の範囲において示される。
【図面の簡単な説明】
【００５３】
【図１Ａ】従来のＤＭＯＳＦＥＴの断面図である。
【図１Ｂ】図１ＡのＤＭＯＳＦＥＴのモデルの概略図である。
【図２Ａ】本発明の実施形態にかかるＳｉＣ−ＭＯＳＦＥＴの断面図である。
【図２Ｂ】図２ＡのＳｉＣ−ＭＯＳＦＥＴのモデルの概略図である。
【図３Ａ】本発明の各種実施形態にかかるＭＯＳＦＥＴの製造における処理工程を説明する図である。
【図３Ｂ】本発明の各種実施形態にかかるＭＯＳＦＥＴの製造における処理工程を説明する図である。
【図３Ｃ】本発明の各種実施形態にかかるＭＯＳＦＥＴの製造における処理工程を説明する図である。
【図３Ｄ】本発明の各種実施形態にかかるＭＯＳＦＥＴの製造における処理工程を説明する図である。
【図３Ｅ】本発明の各種実施形態にかかるＭＯＳＦＥＴの製造における処理工程を説明する図である。
【図３Ｆ】本発明の各種実施形態にかかるＭＯＳＦＥＴの製造における処理工程を説明する図である。
【図３Ｇ】本発明の各種実施形態にかかるＭＯＳＦＥＴの製造における処理工程を説明する図である。
【図３Ｈ】本発明の各種実施形態にかかるＭＯＳＦＥＴの製造における処理工程を説明する図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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