(57)【特許請求の範囲】
【請求項１】
リアルメモリセルを含む第１ビット群と、
リアルメモリセルを含む第２ビット群と、
前記リアルメモリセルを救済する場合に使用される冗長メモリセルと、
テストモード中に、前記第１および第２ビット群を識別するための所定のビットを除く入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定する第１判定回路と、
前記テストモード中に、前記第１判定回路が前記冗長メモリセルを使用すると判定した場合、前記所定のビットが前記第１ビット群を示すものであるときは、前記第１ビット群の選択を禁止させる第１ヒット信号と、前記第２ビット群を選択させる第２ヒット信号とを出力し、前記所定のビットが前記第２ビット群を示すものであるときは、前記第２ビット群の選択を禁止させる前記第２ヒット信号と、前記第１ビット群を選択させる前記第１ヒット信号とを出力する第２判定回路と
備えることを特徴とする半導体メモリ。
【請求項２】
前記第１判定回路は、通常動作モード中に、前記所定のビットを含む入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定し、
前記第２判定回路は、前記通常動作モード中に、前記第１判定回路が前記冗長メモリセルを使用すると判定した場合、第１ビット群の選択を禁止させる前記第１ヒット信号と、第２ビット群の選択を禁止させる前記第２ヒット信号とを出力すること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第１判定回路は、前記テストモードにおけるリード動作時に、前記所定のビットを含む入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定し、前記テストモードにおけるライト動作時に、前記所定のビットを除く入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定すること
を特徴とする請求項１又は請求項２に記載の半導体メモリ。
【請求項４】
前記不良アドレスを保持するアドレス保持回路と、
前記入力アドレスと前記アドレス保持回路に保持された前記不良アドレスとを比較する比較回路と
を備えること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記第１判定回路は、前記冗長メモリセルを使用すると判定した場合に、前記冗長メモリセルを選択する冗長コラム選択線を活性化させる冗長コラムイネーブル信号を出力すること
を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体メモリ。
【請求項６】
リアルメモリセルを含む第１ビット群と、リアルメモリセルを含む第２ビット群と、前記リアルメモリセルを救済する場合に使用される冗長メモリセルとを有する半導体メモリの製造方法において、
半導体メモリの第１判定回路を用いて、前記第１および第２ビット群を識別するための所定のビットを除く入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定し、
前記第１判定回路が前記冗長メモリセルを使用すると判定した場合、前記所定のビットが前記第１ビット群を示すものであるときは、前記第１ビット群の選択を禁止させる第１ヒット信号と、前記第２ビット群を選択させる第２ヒット信号とを半導体メモリの第２判定回路から出力させ、前記所定のビットが前記第２ビット群を示すものであるときは、前記第２ビット群の選択を禁止させる前記第２ヒット信号と、前記第１ビット群を選択させる前記第１ヒット信号とを前記第２判定回路から出力させ、
前記冗長メモリセルを選択する場合に、前記第１ビット群または前記第２ビット群のいずれかの前記リアルメモリセルを選択して圧縮テストを実施すること
を特徴とする半導体メモリの製造方法。
【請求項７】
前記冗長メモリセルと前記リアルメモリセルの双方の選択は、テストモード時に行われること
を特徴とする請求項６に記載の半導体メモリの製造方法。
【請求項８】
前記冗長メモリセルと前記リアルメモリセルの双方の選択は、ライト動作時に行われること
を特徴とする請求項６又は請求項７に記載の半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良を救済するための冗長メモリセルを有する半導体メモリに関する。
【背景技術】
【０００２】
半導体メモリのテスト時間は、記憶容量の増加に伴い増加する傾向にある。テスト時間を短縮するために、１つのライトデータ信号をアドレスの異なる複数のメモリセルに書き込む圧縮テストの手法が提案されている（例えば、特許文献１−３参照）。また、この種の半導体メモリでは、歩留を向上するために冗長メモリセルが設けられる。
【特許文献１】特開平３−３７９００号公報
【特許文献２】特開２００３−１６８２９９号公報
【特許文献３】特開平１１−１７６１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
コラム選択線により選択される所定数のビット線を含む複数のビット群を有し、ビット群毎にビット線を救済する半導体メモリにおいて、１つのライトデータ信号を複数のビット群に書き込んで圧縮テストを実施するとき、次の問題が発生する。圧縮テストにおいて不良のあるビット群と不良のないビット群とが同時にアクセスされるとき、不良のあるビット群に代えて冗長メモリセルのみがアクセスされ、不良のないビット群がアクセスできない。あるいは、不良のないビット群がアクセスされるとき、不良のあるビット群に代わる冗長メモリセルがアクセスできない。すなわち、圧縮テストにおいて冗長メモリセルが使用されると、半導体メモリは誤動作する。冗長メモリセルが使用されるときに圧縮テストを実施できないため、テスト時間を短縮できない。
【０００４】
本発明の目的は、冗長メモリセルを有し、所定のビット単位でメモリセルを救済する半導体メモリにおいて、テスト時間を短縮し、テストコストを削減することである。
【課題を解決するための手段】
【０００５】
一つの観点による半導体メモリは、リアルメモリセルを含む第１ビット群と、リアルメモリセルを含む第２ビット群と、リアルメモリセルを救済する場合に使用される冗長メモリセルと、テストモード中に、第１および第２ビット群を識別するための所定のビットを除く入力アドレスと不良アドレスとの比較結果に基づいて冗長メモリセルを使用するか否かを判定する第１判定回路と、テストモード中に、第１判定回路が冗長メモリセルを使用すると判定した場合、所定のビットが第１ビット群を示すものであるときは、第１ビット群の選択を禁止させる第１ヒット信号と、第２ビット群を選択させる第２ヒット信号とを出力し、所定のビットが第２ビット群を示すものであるときは、第２ビット群の選択を禁止させる第２ヒット信号と、第１ビット群を選択させる第１ヒット信号とを出力する第２判定回路と有する。これにより、所定のビット単位でメモリセルを救済する半導体メモリにおいて、圧縮テストを実施するときに、不良のないビット群と冗長メモリセルとを同時にアクセスできる。この結果、テスト時間を短縮でき、テストコストを削減できる。
【発明の効果】
【０００６】
冗長メモリセルを有し、所定のビット単位でメモリセルを救済する半導体メモリにおいて、圧縮テストを実施するときに、不良のないビット群と冗長メモリセルとを同時にアクセスできる。この結果、テスト時間を短縮でき、テストコストを削減できる。
【発明を実施するための最良の形態】
【０００７】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を含む。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”ｂ”または”／”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００８】
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。また、メモリＭＥＭは、クロック同期タイプとして設計されてもよく、クロック非同期タイプとして設計されてもよい。
【０００９】
メモリＭＥＭは、コマンドデコーダ１０、コア制御回路１２、モードレジスタ１４、ヒューズラッチ回路１６、プリチャージ回路１８、クランプ回路２０、比較回路２２、判定回路２４、ＯＲ回路２６、データ入出力回路２８およびメモリコア３０を有している。ヒューズラッチ回路１６、プリチャージ回路１８、クランプ回路２０、比較回路２２および判定回路２４は、図２に示す冗長コラム選択信号ＳＣＳＬ０−１に対応して２つずつ形成されるが、4つ以上形成されてもよい。
【００１０】
特に図示していないが、例えば、メモリＭＥＭは、リフレッシュ動作を自動的に実行するために内部リフレッシュ要求を周期的に生成するリフレッシュタイマ、リフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュアドレスカウンタ、および外部アドレス信号ＡＤ（ＲＡＤ）とリフレッシュアドレス信号のいずれかをロウデコーダＲＤＥＣに供給するためのアドレスセレクタを有している。なお、コア制御回路１２は、外部アクセスコマンド（リードコマンドおよびライトコマンド）と内部リフレッシュ要求との優先順を判定するアービタを有してもよい。
【００１１】
コマンドデコーダ１０は、コマンド信号ＣＭＤの論理レベルに応じて、メモリコア３０のアクセス動作（リード動作またはライト動作）を実行するためのリードコマンド信号ＲＤまたはライトコマンド信号ＷＲを出力し、あるいはモードレジスタ１４を設定するためのモードレジスタ設定コマンド信号ＭＲＳを出力する。モードレジスタ設定コマンド信号ＭＲＳは、通常のアクセス動作では使用しない組み合わせのコマンド信号ＣＭＤを受けたときに出力される。例えば、コマンド信号ＣＭＤは、チップイネーブル信号、ライトイネーブル信号およびアウトプットイネーブル信号等である。なお、コマンドデコーダ１０は、入力バッファを介してコマンド信号ＣＭＤを受けてもよい。
【００１２】
コア制御回路１２は、リードコマンド信号ＲＤ、ライトコマンド信号ＷＲまたは図示しないリフレッシュコマンド信号に応答して、メモリコア３０のアクセス動作（リード動作、ライト動作）またはリフレッシュ動作を制御する制御信号ＣＮＴを出力する。制御信号ＣＮＴは、図３に示すコラムスイッチＣＳＷをオンするタイミングを決めるコラムパルス信号ＣＬＰ、ビット線ＢＬ、／ＢＬをプリチャージするためのタイミング信号、ワード線ＷＬを活性化するためのタイミング信号、センスアンプＳＡを活性化するためのタイミング信号等を含む。なお、リフレッシュ動作を実行するときに、コラムパルス信号ＣＬＰは出力されない。
【００１３】
モードレジスタ１４は、モードレジスタ設定コマンド信号ＭＲＳに同期して、例えばロウアドレス信号ＲＡＤを受けることにより設定される複数のレジスタを有している。なお、モードレジスタ１４は、コラムアドレス信号ＣＡＤまたはデータ信号ＤＱにより設定されてもよい。この際、アドレス信号ＡＤ（ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤ）は、入力バッファを介してメモリＭＥＭに供給されてもよい。
【００１４】
モードレジスタ１４は、レジスタに設定された値に応じたモード信号を出力し、コア制御回路１２、データ入出力回路２８およびメモリコア３０の少なくともいずれかは、モード信号に応じた動作モードで動作する。例えば、メモリＭＥＭがクロック同期タイプのとき、モードレジスタ１４にリードレイテンシやバースト長が設定される。リードレイテンシは、リードコマンドを受けてからリードデータの出力が開始されるまでのクロック数である。バースト長は、１回のリードコマンドに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回のライトコマンドに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。なお、モードレジスタ１４は、コンフィギュレーションレジスタとも称される。
【００１５】
さらに、モードレジスタ１４は、メモリＭＥＭをテストするときに使用するテストレジスタを有している。モードレジスタ１４は、圧縮テストモードを示すロウアドレス信号ＲＡＤを受けたときに、対応するテストレジスタをセットし、メモリＭＥＭを圧縮テストモードにエントリするためにテストモード信号ｂＴＥＳＴを低レベルに活性化する。例えば、テストモードからのイクジットは、イクジットコマンドまたは電源の再投入により、テストレジスタをリセットすることで行われる。なお、モードレジスタ１４は、冗長メモリセルの使用を強制的に禁止するためのテストレジスタ、あるいは、冗長メモリセルを強制的に使用するためのテストレジスタを有してもよい。
【００１６】
ヒューズラッチ回路１６は、不良のメモリセルＭＣ、不良のビット線ＢＬ、／ＢＬまたは不良のセンスアンプＳＡ等を示す不良アドレス（コラムアドレス）を保持し、５ビットのヒューズアドレス信号ＦＡ００−０４（またはＦＡ１０−１４）として出力する。また、ヒューズラッチ回路１６は、不良アドレスを保持しているとき、高レベルのヒューズイネーブル信号ＦＥＮ０（またはＦＥＮ１）を出力する。ヒューズラッチ回路１６の詳細は、図４に示す。
【００１７】
プリチャージ回路１８は、ヒューズラッチ回路１６が使用されないときに、ヒューズアドレス信号線ＦＡ００−０４（またはＦＡ１０−１４）を高レベルにプリチャージする。また、プリチャージ回路１８は、ヒューズイネーブル信号ＦＥＮ０（またはＦＥＮ１）を判定イネーブル信号ＪＥＮ０（またはＪＥＮ１）として出力する。プリチャージ回路１８の詳細は、図４に示す。
【００１８】
クランプ回路２０は、ヒューズアドレス信号ＦＡ００−０４（またはＦＡ１０−１４）の論理レベルをクランプし、ヒューズアドレス信号ＣＦＡ００−０４（またはＣＦＡ１０−１４）として出力する。クランプ回路２０により、ヒューズラッチ回路１６が使用されないときに、ヒューズアドレス信号線ＦＡ００−０４（またはＦＡ１０−１４）がフローティング状態になることが防止される。クランプ回路２０の詳細は、図４に示す。
【００１９】
比較回路２２は、外部アクセスコマンドＲＤ、ＷＲとともに供給される入力アドレスＡＤ（ＣＡＤ０−４）と不良アドレス（ヒューズアドレス信号ＣＦＡ００−０４またはＣＦＡ１０−１４）とをビット毎に比較し、ビット値が一致するときに、対応する一致アドレス信号のビットＦＣＡＤ００−０４またはＦＣＡＤ１０−１４を高レベルに設定する。比較回路２２の詳細は、図５に示す。
【００２０】
判定回路２４は、比較回路２２による比較結果である一致アドレス信号ＦＣＡＤ００−０４、１０−１４に基づいて、冗長メモリセルＲＭＣ（図３）を使用するか否かを決定する。そして、判定回路２４は、所定のビット単位で構成される複数のビット群にそれぞれ対応して、救済を行うか否かを示すヒット信号ＰＨＩＴ００、０１、１０、１１（冗長判定信号）を出力する。この実施形態では、例えば、図２に示すように、メモリＭＥＭは２つのビット群ＢＧ１、ＢＧ２を有する。例えば、リアルメモリセルＭＣの不良は、ビット群ＢＧ１、ＢＧ２毎に１つのビット線対ＢＬ、／ＢＬを冗長ビット線対ＲＢＬ、／ＲＢＬに置き換えることで救済される。
【００２１】
判定イネーブル信号ＪＥＮ０（またはＪＥＮ１）が高レベルのとき、すなわち、図３に示す冗長メモリセルＲＭＣを用いて不良を救済するときに、一致アドレス信号ＦＣＡＤ００−０４（またはＦＣＡＤ１０−１４）のビット値に応じて冗長コラムイネーブル信号ＳＣＬＥ０（またはＳＣＬＥ１）が高レベルに変化し、ヒット信号ＰＨＩＴ００、０１、１０、１１（冗長判定信号）の少なくともいずれかが高レベルに変化する。
【００２２】
テストモード信号ｂＴＥＳＴが高レベルに設定される通常動作モード中、図８および図９に示すように、一対のヒット信号ＰＨＩＴ００−０１（またはＰＨＩＴ１０−１１）は同時に高レベルに変化する。テストモード信号ｂＴＥＳＴが低レベルに設定されるテストモード中、図１０および図１１に示すように、ヒット信号ＰＨＩＴ００−０１のいずれか（またはＰＨＩＴ１０−１１のいずれか）が、ヒューズアドレス信号ＦＡ０４（またはＦＡ１４）に応じて高レベルに変化する。このように、判定回路２４は、テストモード信号ｂＴＥＳＴに基づいてヒット信号ＰＨＩＴ００−０１、１０−１１の少なくともいずれかを出力する。判定回路２４の詳細は、図５に示す。
【００２３】
ＯＲ回路２６は、ヒット信号ＰＨＩＴ００、０１のＯＲ論理を反転し、ヒット信号ｂＨＩＴ０として出力し、ヒット信号ＰＨＩＴ１０、１１のＯＲ論理を反転し、ヒット信号ｂＨＩＴ１として出力する。ＯＲ回路２６の詳細は、図５に示す。
【００２４】
データ入出力回路２８は、リード動作時に、メモリセルＭＣから読み出されるリードデータを相補のデータバス線ＤＢ、／ＤＢを介して受信し、受信したリードデータをデータ端子ＤＱ（例えば、１６ビット）に出力する。データ入出力回路２８は、ライト動作時に、データ端子ＤＱに供給されるライトデータ信号を受信し、受信したデータ信号をデータバス線ＤＢ、／ＤＢに出力する。なお、データ端子ＤＱは１ビットでもよい。
【００２５】
メモリコア３０は、例えば、一対のロウブロックＲＢＬＫ０−１、各ロウブロックＲＢＬＫ０−１に対応するロウデコーダＲＤＥＣ、ロウブロックＲＢＬＫ０−１の間に配置されたセンスアンプ領域ＳＡＡ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。なお、ロウブロックＲＢＬＫの数は、４個、８個あるいは１６個等でもよい。各ロウブロックＲＢＬＫ０−１は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。
【００２６】
コラムデコーダＣＤＥＣは、例えば、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤ０−４に応じてコラム選択信号ＣＳＬ００−３１（図２）のいずれかを高レベルに活性化する。但し、コラムデコーダＣＤＥＣは、高レベルの冗長コラムイネーブル信号ＳＣＬＥ０および低レベルのヒット信号ｂＨＩＴ０を受けたときに、コラム選択信号ＣＳＬ００−１５の活性化を禁止し、冗長コラム選択信号ＳＣＳＬ０を活性化する。また、コラムデコーダＣＤＥＣは、高レベルの冗長コラムイネーブル信号ＳＣＬＥ１および低レベルのヒット信号ｂＨＩＴ１を受けたときに、コラム選択信号ＣＳＬ１６−３１の活性化を禁止し、冗長コラム選択信号ＳＣＳＬ１を活性化する。コラムデコーダＣＤＥＣの詳細は、図２に示す。
【００２７】
リードアンプＲＡは、リード動作時に、コラムスイッチＣＳＷ（図３）を介して出力される相補のリードデータを増幅する。ライトアンプＷＡは、ライト動作時に、データバス線ＤＢ、／ＤＢを介して供給される相補のライトデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２８】
図２は、図１に示したコラムデコーダＣＤＥＣの要部を示している。コラムデコーダＣＤＥＣは、プリデコーダＰＤＥＣおよびメインデコーダＭＤＥＣを有している。プリデコーダＰＤＥＣは、コラムアドレス信号ＣＡＤ０−１をデコードし、４つのコラムデコード信号ＣＡ０１＜０：３＞のいずれかを高レベルに活性化する論理回路と、コラムアドレス信号ＣＡＤ２−４をデコードし、８つのコラムデコード信号ＣＡ２３４＜０：７＞の少なくともいずれかを高レベルに活性化する論理回路とを有している。プリデコーダＰＤＥＣは、圧縮テストモード中（ｂＴＥＳＴが低レベル）、コラムアドレス信号ＣＡＤ４の値に拘わらず、コラムアドレス信号ＣＡＤ２−３のみを用いて、コラムデコード信号ＣＡ２３４＜０：７＞を生成する。これにより、圧縮テストモード中、２つのコラムデコード信号ＣＡ２３４＜０：７＞が同時に高レベルに活性化され、２つのコラム選択信号ＣＳＬ（例えば、ＣＳＬ００とＣＳＬ１６）が同時に選択される。なお、プリデコーダＰＤＥＣは、メモリコア３０の外部に設けられてもよい。
【００２９】
メインデコーダＭＤＥＣは、ヒット信号ｂＨＩＴ０（またはｂＨＩＴ１）が高レベルのときに、コラムデコード信号ＣＡ０１＜０：３＞、ＣＡ２３４＜０：７＞に応じて、コラム選択信号ＣＳＬ００−３１を高レベルに活性化する論理回路と、冗長コラムイネーブル信号ＳＣＬＥ０、ＳＣＬＥ１に応じて冗長コラム選択信号ＳＣＳＬ０、ＳＣＬＬ１を高レベルに活性化する論理回路Ｒ０、Ｒ１とを有している。コラム選択信号ＣＳＬ００−３１および冗長コラム選択信号ＳＣＳＬ０−１は、コラムパルス信号ＣＬＰに同期して生成される。
【００３０】
メインデコーダＭＤＥＣは、低レベルのコラムアドレス信号ＣＡＤ４により選択されるビット群ＢＧ１と、高レベルのコラムアドレス信号ＣＡＤ４により選択されるビット群ＢＧ２とを識別する。ビット群ＢＧ１は、コラム選択信号ＣＳＬ０−１５に対応するビット線ＢＬ、／ＢＬおよびリアルメモリセルＭＣ（図３）を含む。ビット群ＢＧ２は、コラム選択信号ＣＳＬ１６−３１に対応するビット線ＢＬ、／ＢＬおよびリアルメモリセルＭＣを含む。各ビット群ＢＧ１、ＢＧ２において、各コラム選択信号ＣＳＬ０−３１により選択されるビット線対ＢＬ、／ＢＬの数は、例えば、ロウブロックＲＢＬＫ０−１毎に１６対（データ端子ＤＱの数と同じ）である。メインデコーダＭＤＥＣの動作は、図８から図１１に示す。
【００３１】
なお、この実施形態では、５ビットのコラムアドレス信号ＣＡＤ０−４を用いて３２個のコラム選択信号ＣＳＬ００−３１のいずれかを選択するが、コラムアドレス信号ＣＡＤにビット数は６ビット以上でもよく、コラム選択信号ＣＳＬの数は６４以上でもよい。
【００３２】
図３は、図１に示したセンスアンプ領域ＳＡＡの詳細を示している。図は、例えば、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、データ端子ＤＱ毎に図３が構成される。センスアンプ領域ＳＡＡは、各ロウブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、ロウブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。
【００３３】
接続スイッチＢＴは、各ロウブロックＲＢＬＫ０−１のビット線対ＢＬ、／ＢＬをセンスアンプＳＡに選択的に接続し、各ロウブロックＲＢＬＫ０−１の冗長ビット線対ＲＢＬ、／ＲＢＬを冗長センスアンプＲＳＡに選択的に接続する。冗長ビット線対ＲＢＬ、／ＲＢＬは、冗長メモリセルＲＭＣに接続され、冗長コラム選択信号ＳＣＳＬ０によりデータ線ＤＴ、／ＤＴに接続される。特に図示していないが、メモリコア３０は、冗長コラム選択信号ＳＣＳＬ１によりデータ線ＤＴ、／ＤＴに接続される冗長ビット線対ＲＢＬ、／ＲＢＬおよび冗長メモリセルＲＭＣを有している。
【００３４】
各コラムスイッチＣＳＷは、リアルコラム選択信号ＣＳＬ００−３１または冗長コラム選択信号ＳＣＳＬ０−１が高レベルのときにオンし、センスアンプＳＡおよびビット線対ＢＬ、／ＢＬをデータ線ＤＴ、／ＤＴに接続する。例えば、データ線ＤＴ、／ＤＴは、一対のロウブロックＲＢＬＫ０−１毎に配線され、データ端子ＤＱの各ビットに共通に配線される。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成のため、詳細な説明は省略する。
【００３５】
図４は、ヒューズラッチ回路１６、プリチャージ回路１８およびクランプ回路２０の詳細を示している。ここでは、図２の冗長コラム選択信号ＳＣＳＬ０に対応するヒューズラッチ回路１６、プリチャージ回路１８およびクランプ回路２０について説明する。すなわち、図では、一対のヒューズラッチ回路１６の一方（第１不良アドレスＦＡ００−０４を保持する第１保持回路）、および一対のプリチャージ回路１８の一方から出力される信号を示している。一対のヒューズラッチ回路１６の他方（第２不良アドレスＦＡ１０−１４を保持する第２保持回路）、および一対のプリチャージ回路１８の他方から出力される信号は、図中に括弧で示す。
【００３６】
ヒューズラッチ回路１６は、コラムアドレス信号ＣＡＤのビットＣＡＤ０−４にそれぞれ対応する５つのヒューズ回路ＦＳ０−４と、判定ヒューズ回路ＪＦＳと、ヒューズ回路ＦＳ０−４およびヒューズ回路ＪＦＳからの出力信号をゲートで受ける５つのｎＭＯＳトランジスタ対とを有している。各ヒューズ回路ＦＳ０−４のヒューズは、対応する不良のコラムアドレス信号ＣＡＤ０−４のビットが”０”のときにカットされる。例えば、不良のメモリセルＭＣを示すコラムアドレスＣＡＤ０−４が”０００００”のとき、全てのヒューズ回路ＦＳ０−４のヒューズがカットされ（プログラム状態）、全てのヒューズ回路ＦＳ０−４は、高レベルを出力する。ヒューズラッチ回路１６は、不良アドレスを格納するアドレス保持回路として機能する。
【００３７】
判定ヒューズ回路ＪＦＳのヒューズは、ヒューズ回路ＦＳ０−４に不良のコラムアドレス信号ＣＡＤ０−４がプログラムされるときにカットされる。判定ヒューズ回路ＪＦＳは、ヒューズが未カットのときに高レベルのヒューズ判定信号ｂＦＬＴＪを出力し、ヒューズがカットされたときに（プログラム状態）、低レベルのヒューズ判定信号ｂＦＬＴＪを出力する。
【００３８】
各ｎＭＯＳトランジスタ対は、判定ヒューズ回路ＪＦＳがプログラムされ、ヒューズ回路ＦＳ（ＦＳ０−４）がプログラムされているときに、低レベルのヒューズアドレス信号ＦＡ（ＦＡ００−０４）を出力する。なお、ヒューズ回路ＦＳ０−４および判定ヒューズ回路ＪＦＳは、不揮発性のメモリセルを用いて構成されてもよい。
【００３９】
プリチャージ回路１８は、各ヒューズアドレス信号線ＦＡ００−０４にドレインが接続されたｐＭＯＳトランジスタと、ヒューズ判定信号ｂＦＬＴＪの論理を反転したヒューズイネーブル信号ＦＥＮ０を判定イネーブル信号ＪＥＮ０として出力する論理回路とを有している。
【００４０】
各ｐＭＯＳトランジスタは、ヒューズイネーブル信号ＦＥＮ０が低レベルのときに、すなわち、判定ヒューズ回路ＪＦＳがプログラムされず、ヒューズラッチ回路１６が使用されないときにオンし、ヒューズアドレス信号ＦＡ（ＦＡ００−０４）を高レベル（内部電源電圧ＶＩＩ）にプリチャージする。すなわち、プリチャージ回路１８は、冗長メモリセルＲＭＣが使用されないときに、不良アドレスＦＡ００−０４を比較回路２２に供給する信号線を一定の電位に保持する。
【００４１】
論理回路は、直列に接続された２つのＮＯＲゲートとインバータとを有している。テスト信号ＴＭＥＡＤは、ヒューズラッチ回路１６のプログラム状態を無効にし（高レベルのヒューズイネーブル信号ＦＥＮ０をマスクし）、判定イネーブル信号ＪＥＮ０を低レベルに保持するときに高レベルに設定される。テスト信号ＣＡＸは、ヒューズラッチ回路１６のプログラム前に、判定イネーブル信号ＪＥＮ０を強制的に高レベルに変化するときに、高レベルに設定される。テスト信号ＴＭＥＡＤ、ＣＡＸによるメモリＭＥＭのテストは、図１に示したモードレジスタ１４の図示しないテストレジスタに所定の値を設定することで実施される。
【００４２】
クランプ回路２０は、ヒューズアドレス信号ＦＡ（ＦＡ００−０４）の論理レベルをクランプし、ヒューズアドレス信号ＣＦＡ（ＣＦＡ００−０４）として出力するラッチ回路を有している。クランプ回路２０により、判定ヒューズ回路ＪＦＳがプログラムされ、かつヒューズ回路ＦＳ（ＦＳ０−４）がプログラムされないときに、ヒューズアドレス信号ＦＡ（ＦＡ００−０４）を高レベルに保持できる。これにより、誤った不良アドレスが比較回路２２に供給され、意図しないリアルメモリセルＭＣや冗長メモリセルＲＭＣがアクセスされることを防止できる。この結果、メモリＭＥＭの誤動作を防止できる。
【００４３】
図５は、図１に示した比較回路２２、判定回路２４およびＯＲ回路２６を示している。２つの比較回路２２は互いに同じであり、２つの判定回路２４は互いに同じである。このため、主に冗長コラムイネーブル信号ＳＣＬＥ０に対応する比較回路２２および判定回路２４を説明する。
【００４４】
冗長コラムイネーブル信号ＳＣＬＥ０に対応する比較回路２２および判定回路２４は、第１不良アドレスＦＡ００−０４（ＣＦＡ００−０４）に基づいて冗長判定を行い、第１ビット群ＢＧ１および第２ビット群ＢＧ２に対応するヒット信号ＰＨＩＴ００−０１（第１および第２冗長判定信号）を出力する第１冗長判定回路として動作する。冗長コラムイネーブル信号ＳＣＬＥ１に対応する比較回路２２および判定回路２４は、第２不良アドレスＦＡ１０−１４（ＣＦＡ１０−１４）に基づいて冗長判定を行い、第１ビット群ＢＧ１および第２ビット群ＢＧ２に対応するヒット信号ＰＨＩＴ１０−１１（第１および第２冗長判定信号）を出力する第２冗長判定回路として動作する。換言すれば、２つの判定回路２４は、不良アドレスＦＡ００−０４、ＦＡ１０−１４に基づいて、第１ビット群ＢＧ１の救済を行うか否かを判定し、第１冗長判定信号ＰＨＩＴ００、１０を出力するとともに、第１ビット群ＢＧ１とは異なる第２ビット群ＢＧ２の救済を行うか否かを判定し、第２冗長判定信号ＰＨＩＴ０１、１１を出力する。
【００４５】
比較回路２２は、コラムアドレス信号ＣＡＤ（ＣＡＤ０−４；入力アドレス）をヒューズアドレス信号ＣＦＡ（ＣＦＡ００−０４；不良アドレス）と比較する複数のＥＮＯＲゲートを有している。各ＥＮＯＲゲートは、アドレス信号のビット値が一致するときに高レベルのヒューズアドレス信号ＦＣＡＤ（ＦＣＡＤ００−０４）を出力する。
【００４６】
判定回路２４は、第１判定回路ＪＤＧ１および第２判定回路ＪＤＧ２を有している。第１判定回路ＪＤＧ１は、通常動作モード中に（ｂＴＥＳＴ＝高レベル）、比較回路２２からのヒューズアドレス信号ＦＣＡＤ００−０４が全て高レベルのときに、冗長コラム選択信号ＳＣＳＬ０を活性化するために高レベルの冗長コラムイネーブル信号ＳＣＬＥ０を出力する。
【００４７】
第１判定回路ＪＤＧ１は、圧縮テストモード中に（ｂＴＥＳＴ＝低レベル）、ヒューズアドレス信号ＣＦＡ００−０３が全て高レベルのときに高レベルの冗長コラムイネーブル信号ＳＣＬＥ０を出力し、ヒューズアドレス信号ＣＦＡ００−０３のいずれかが低レベルのときに低レベルの冗長コラムイネーブル信号ＳＣＬＥ０を出力する。すなわち、第１判定回路ＪＤＧ１は、通常動作モード中およびテストモード中に、入力アドレスＡＤのうちの所定ビットＣＡＤ０−４またはＣＡＤ０−３に基づいて不良の救済を行うか否かを判定し、冗長コラムイネーブル信号ＳＣＬＥ０を出力する。
【００４８】
特に、圧縮テストモード中に第１ビット群ＢＧ１の救済が行われるときに、一方の第１判定回路ＪＤＧ１は、第１ビット群ＢＧに対応する冗長コラム選択線ＳＣＳＬ０を活性化させる高レベルの冗長コラムイネーブル信号ＳＣＬＥ０を出力し、他方の第１判定回路ＪＤＧ１は、第２ビット群ＢＧ２に対応するリアルコラム選択線ＣＳＬ１６−３１を活性化させる低レベルの冗長コラムイネーブル信号ＳＣＬＥ０を出力する。
【００４９】
第２判定回路ＪＤＧ２は、入力アドレスＡＤのうちビット群ＢＧ１−２を識別するためのビットＣＡＤ４（ＦＡ０４）に基づいて冗長判定信号ＰＨＩＴ００−０１を出力する。具体的には、第２判定回路ＪＤＧ２は、通常動作モード中に、高レベルの冗長コラムイネーブル信号ＳＣＬＥ０が出力されるときに、高レベルのヒット信号ＰＨＩＴ００−０１を出力する。第２判定回路ＪＤＧ２は、圧縮テストモード中に、高レベルの冗長コラムイネーブル信号ＳＣＬＥ０が出力されるときに、ヒューズアドレス信号ＦＡ０４（不良アドレスの最上位ビット）の論理レベルが示すビット群ＢＧ１またはＢＧ２に対応するヒット信号ＰＨＩＴ００またはＰＨＩＴ０１を高レベルに設定する。
【００５０】
すなわち、第２判定回路ＪＤＧ２は、通常動作モード中に第１判定回路ＪＤＧ１の判定結果に基づいて複数のビット群ＢＧ１、ＢＧ２に対応する冗長判定信号ＰＨＩＴ００−０１を両方出力し、テストモード中に判定結果と不良アドレスＦＡ０４とに基づいて不良アドレスＦＡ０４に対応する冗長判定信号ＰＨＩＴ００またはＰＨＩＴ０１を出力する。
【００５１】
ＯＲ回路２６は、ヒット信号ＰＨＩＴ００、１０（第１冗長判定信号）のＯＲ論理を反転し、ヒット信号ｂＨＩＴ０として出力するＮＯＲ回路（第１論理演算回路）と、ヒット信号ＰＨＩＴ１０、１１（第２冗長判定信号）のＯＲ論理を反転し、ヒット信号ｂＨＩＴ１として出力するＮＯＲ回路（第２論理演算回路）とを有している。
【００５２】
図６は、図５に示した判定回路２４の通常動作モード中の動作を示している。図６に示した動作１０−２２は、分岐ごとに順次に実行されるのではなく、リード動作またはライト動作時に分岐ごとに同時に実行される。
【００５３】
動作１０では、第１判定回路ＪＤＧ１により、メモリＭＥＭの外部から供給されたアドレスＣＡＤ０−４が不良アドレスか否かが判定される。すなわち、ヒューズ回路ＦＳ０−４に保持された不良アドレスがアクセスされたか否かが判定される。動作１０の判定は、第１判定回路ＪＤＧ１の３入力ＮＯＲ回路の出力レベルに応じて行われる。
【００５４】
不良アドレスがアクセスされたとき、すなわち、３入力ＮＯＲ回路が高レベルを出力するとき、動作１２において全てのリアルコラム選択線ＣＳＬ００−３１の選択が禁止される。リアルコラム選択線ＣＳＬ００−３１の選択の禁止は、ヒット信号ＰＨＩＴ００−０１（またはＰＨＩＴ１０−１１）の高レベルにより行われる。すなわち、動作１２は、第２判定回路ＪＤＧ２により行われる。
【００５５】
動作１４では、冗長コラムイネーブル信号ＳＣＬＥ０−１に対応する２つの第１判定回路ＪＤＧ１の３入力ＮＯＲ回路のいずれが高レベルを出力するかが判定される。論理回路Ｒ０を用いて冗長コラムイネーブル信号ＳＣＬＥ０を活性化するとき、処理は動作１６に移行する。論理回路Ｒ１を用いて冗長コラムイネーブル信号ＳＣＬＥ１を活性化するとき、処理は動作１８に移行する。
【００５６】
動作１６では、冗長コラム選択線ＳＣＳＬ０を選択するために、一方の第１判定回路ＪＤＧ１により冗長コラムイネーブル信号ＳＣＬＥ０が高レベルに活性化される。動作１８では、冗長コラム選択線ＳＣＳＬ１を選択するために、他方の第１判定回路ＪＤＧ１により冗長コラムイネーブル信号ＳＣＬＥ１が高レベルに活性化される。そして、冗長メモリセルＲＭＣからデータが読み出され、あるいは、冗長メモリセルＲＭＣにデータが書き込まれる。
【００５７】
一方、不良アドレスがアクセスされないとき、すなわち、３入力ＮＯＲ回路が低レベルを出力するとき、動作２０においてリアルコラム選択線ＣＳＬ００−３１の選択が許可される。リアルコラム選択線ＣＳＬ００−３１の選択の許可は、ヒット信号ＰＨＩＴ００−０１（またはＰＨＩＴ１０−１１）の低レベルにより行われる。すなわち、動作２０は、第２判定回路ＪＤＧ２により行われる。
【００５８】
次に、動作２２では、冗長コラム選択信号ＳＣＳＬ０−１の選択を禁止するために、冗長コラムイネーブル信号ＳＣＬＥ０−１が低レベルに非活性化され、ヒット信号ＰＨＩＴ００−０１、１０−１１が低レベルに非活性化される。すなわち、動作２０は、第１および第２判定回路ＪＤＧ１−２により行われる。そして、リアルメモリセルＭＣからデータが読み出され、あるいは、リアルメモリセルＭＣにデータが書き込まれる。
【００５９】
図７は、図５に示した判定回路２４の圧縮テストモード中の動作を示している。動作３０、３８、４０、４２、４４および４６は、図６に示した動作１０、１４、１６、１８、２０、２２と同じため、詳細な説明は省略する。図７に示した動作３０−４６は、分岐ごとに順次に実行されるのではなく、リード動作またはライト動作時に分岐ごとに同時に実行される。
【００６０】
動作３０では、図６の動作１０と同様に、不良アドレスＦＡ００−０４（またはＦＡ１０−１４）がアクセスされたか否かが判定される。すなわち、入力アドレスＣＡＤを不良アドレスＦＡと比較して、リアルメモリセルＭＣを救済するか否かが判定される。
【００６１】
不良アドレスがアクセスされたとき、動作３２において、不良アドレスの最上位ビットＦＡ０４（またはＦＡ１４）が低レベルＬか高レベルＨかが判定される。すなわち、不良アドレスがコラム選択線ＣＳＬ００−１５またはコラム選択線ＣＳＬ１６−３１のいずれに属するかが判定される。動作１０の判定は、第２判定回路ＪＤＧ２により行われる。
【００６２】
不良アドレスＦＡ０４（またはＦＡ１４）が低レベルＬのとき、動作３４において、不良アドレスを含むコラム選択線ＣＳＬ００−１５（第１ビット群ＢＧ１）の選択が禁止され、不良アドレスを含まないコラム選択線ＣＳＬ１６−３１（第２ビット群ＢＧ２）の選択が許可される。すなわち、第２判定回路ＪＤＧ２は、ヒット信号ＰＨＩＴ００（またはＰＨＩＴ１０）を高レベルに活性化し、ヒット信号ＰＨＩＴ０１（またはＰＨＩＴ１１）を低レベルに非活性化する。
【００６３】
同様に、不良アドレスＦＡ０４（またはＦＡ１４）が高レベルＨのとき、動作３６において、不良アドレスを含むコラム選択線ＣＳＬ１６−３１（第２ビット群ＢＧ２）の選択が禁止され、不良アドレスを含まないコラム選択線ＣＳＬ００−１５（第１ビット群ＢＧ１）の選択が許可される。すなわち、第２判定回路ＪＤＧ２は、ヒット信号ＰＨＩＴ０１（またはＰＨＩＴ１１）を高レベルに活性化し、ヒット信号ＰＨＩＴ００（またはＰＨＩＴ１０）を低レベルに非活性化する。このように、この実施形態では、簡易な論理の判定回路２４により、不良アドレスを含むコラム選択線群ＣＳＬのみの選択が禁止され、不良アドレスを含まないコラム選択線群ＣＳＬの選択は許可される。
【００６４】
図８は、図１に示したメモリＭＥＭの通常動作モード中の動作の例を示している。図中の白抜きの矢印は、リードコマンドまたはライトコマンドの供給を示す（図８（ａ））。コラムパルス信号ＣＬＰは、リードコマンドまたはライトコマンドに応答して所定の期間高レベルに活性化される（図８（ｂ））。
【００６５】
この例では、下線を付けたコラム選択線ＣＳＬ０、ＣＳＬ３１に対応するリアルメモリセルＭＣ、ビット線ＢＬ、／ＢＬまたはセンスアンプＳＡに不良がある。このため、コラム選択線ＣＳＬ０の代わりに冗長コラム選択線ＳＣＳＬ０が使用される（図８（ｃ））。コラム選択線ＣＳＬ３１の代わりに冗長コラム選択線ＳＣＳＬ１が使用される（図８（ｄ））。すなわち、冗長コラム選択線ＳＣＳＬ０に対応するヒューズ回路ＦＳ０−４は、不良アドレス”０００００”＝０を保持し、低レベルのヒューズアドレス信号ＦＡ０４を出力する（図８（ｅ））。冗長コラム選択線ＳＣＳＬ１に対応するヒューズ回路ＦＳ０−４には、不良アドレス”１１１１１”＝３１を保持し、高レベルのヒューズアドレス信号ＦＡ１４を出力する（図８（ｆ））。
【００６６】
アクセスコマンドとともにコラムアドレス信号ＣＡＤ０−４（”０００００”＝０）がメモリＭＥＭに供給されると、図５の上側に示した比較回路２２は、一致アドレス信号ＦＣＡＤ００−０４の全ビットを高レベルＨに設定する（図８（ｇ））。テストモード信号ｂＴＥＳＴが高レベルのため、高レベルの一致アドレス信号ＦＣＡＤ００−０４に応答してヒット信号ＰＨＩＴ００、０１の両方が高レベルに活性化され、ヒット信号ｂＨＩＴ０−１の両方が低レベルに活性化される（図８（ｈ、ｉ））。
【００６７】
これにより、コラム選択線ＣＳＬ００−３１の活性化が禁止される（図８（ｊ））。すなわち、判定回路２４は、通常動作モード時に、第１ビット群ＢＧ１の救済が行われるときに、第１ビット群ＢＧ１に対応するリアルコラム選択線ＣＳＬ００−１５だけでなく、第２ビット群ＢＧ２に対応するリアルコラム選択線ＣＳＬ１６−３１を非選択にする。
【００６８】
また、高レベルの一致アドレス信号ＦＣＡＤ００−０４により図示しない冗長コラムイネーブル信号ＳＣＬＥ０が活性化され、コラムパルス信号ＣＬＰに同期して冗長コラム選択信号ＳＣＳＬ０が活性化される（図８（ｋ））。そして、冗長メモリセルＲＭＣのアクセス動作が実行される。
【００６９】
コラムアドレス信号ＣＡＤ０−４が不良アドレスでないとき、図中に斜線で示すように、一致アドレス信号ＦＣＡＤ００−０４の少なくともいずれか、および一致アドレス信号ＦＣＡＤ１０−１４の少なくともいずれかは低レベルに設定される（図８（ｌ、ｍ））。このため、冗長コラムイネーブル信号ＳＣＬＥ０−１およびヒット信号ＰＨＩＴ００−０１、１０−１１、ｂＨＩＴ０−１は非活性化される（図８（ｎ、ｏ、ｐ））。そして、コラムアドレス信号ＣＡＤ０−４に応じたコラム選択信号ＣＳＬ０１−３０のいずれかが活性化され（図８（ｑ））、リアルメモリセルＭＣのアクセス動作が実行される。
【００７０】
アクセスコマンドとともにコラムアドレス信号ＣＡＤ０−４（”１１１１１”＝３１）がメモリＭＥＭに供給されると、図５の下側に示した比較回路２２は、一致アドレス信号ＦＣＡＤ１０−１４の全ビットを高レベルＨに設定する（図８（ｒ））。上述と同様に、高レベルの一致アドレス信号ＦＣＡＤ１０−１４に応答してヒット信号ＰＨＩＴ１０、１１の両方が活性化され、ヒット信号ｂＨＩＴ０−１の両方が活性化される（図８（ｓ、ｔ））。そして、図示しない冗長コラムイネーブル信号ＳＣＬＥ１が活性化され、コラムパルス信号ＣＬＰに同期して冗長コラム選択信号ＳＣＳＬ１が活性化され（図８（ｕ））、冗長メモリセルＲＭＣのアクセス動作が実行される。
【００７１】
図９は、図１に示したメモリＭＥＭの通常動作モード中の動作の別の例を示している。図８と同じ動作については、詳細な説明は省略する。この例では、図８とは逆に、冗長コラム選択線ＳＣＳＬ０に対応するヒューズ回路ＦＳ０−４は、不良アドレス”１１１１１”＝３１を保持し、高レベルのヒューズアドレス信号ＦＡ０４を出力する（図９（ａ））。冗長コラム選択線ＳＣＳＬ１に対応するヒューズ回路ＦＳ０−４は、不良アドレス”０００００”＝０を保持し、低レベルのヒューズアドレス信号ＦＡ１４を出力する（図９（ｂ））。これにより、コラム選択線ＣＳＬ０の代わりに冗長コラム選択線ＳＣＳＬ１が使用され（図９（ｃ））、コラム選択線ＣＳＬ３１の代わりに冗長コラム選択線ＳＣＳＬ０が使用される（図９（ｄ））。
【００７２】
アクセスコマンドとともにコラムアドレス信号ＣＡＤ０−４（”０００００”＝０）がメモリＭＥＭに供給されると、ヒット信号ＰＨＩＴ１０、１１が両方活性化され、ヒット信号ｂＨＩＴ０−１が両方活性化される（図９（ｅ、ｆ））。そして、図示しない冗長コラムイネーブル信号ＳＣＬＥ１が活性化され、コラムパルス信号ＣＬＰに同期して冗長コラム選択信号ＳＣＳＬ１が活性化され（図９（ｇ））、冗長メモリセルＲＭＣのアクセス動作が実行される。
【００７３】
同様に、アクセスコマンドとともにコラムアドレス信号ＣＡＤ０−４（”１１１１１”＝３１）がメモリＭＥＭに供給されると、ヒット信号ＰＨＩＴ００、０１が両方活性化され、ヒット信号ｂＨＩＴ０−１が両方活性化される（図９（ｈ、ｉ））。そして、図示しない冗長コラムイネーブル信号ＳＣＬＥ１が活性化され、コラムパルス信号ＣＬＰに同期して冗長コラム選択信号ＳＣＳＬ１が活性化され（図９（ｊ））、冗長メモリセルＲＭＣのアクセス動作が実行される。
【００７４】
図１０は、図１に示したメモリＭＥＭの圧縮テストモード中の動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この例では、アクセスコマンドとともに供給されるコラムアドレス信号ＣＡＤ０−４と、冗長コラム選択線ＳＣＳＬ０−１に対応する一対のヒューズ回路群ＦＳ０−４が保持する不良アドレスＦＡ００−０４、ＦＡ１０−１４は、図８と同じである。
【００７５】
圧縮テストモードでは、テストモード信号ｂＴＥＳＴが低レベルのため、図５に示した第２判定回路ＪＤＧ２は、冗長コラムイネーブル信号ＳＣＬＥ０（またはＳＣＬＥ１）が活性化されるときに、ヒューズアドレス信号ＦＡ０４（またはＦＡ１４）に応じてヒット信号ＰＨＩＴ００、０１（またはＰＨＩＴ１０、１１）のいずれかを１つのみを活性化する。具体的には、コラムアドレス信号ＣＡＤ０−４（”０００００”＝０）がメモリＭＥＭに供給されると、ヒット信号ＰＨＩＴ００のみが活性化され、ヒット信号ｂＨＩＴ０のみが活性化される（図１０（ａ、ｂ））。第１判定回路ＪＤＧ１は、一致アドレス信号ＦＣＡＤ０４をマスクし、一致アドレス信号ＦＣＡＤ００−０３の高レベルに応答して図示しない冗長コラムイネーブル信号ＳＣＬＥ０を活性化する。これにより、コラム選択信号ＣＳＬ００の代わりに冗長コラム選択信号ＳＣＳＬ０が活性化される（図１０（ｃ））。
【００７６】
さらに、低レベルのテストモード信号ｂＴＥＳＴにより、図２に示したプリデコーダＰＤＥＣは、最上位のコラムアドレス信号ＣＡＤ４をマスクし、コラムアドレス信号ＣＡＤ０−３に応じて、コラムデコード信号ＣＡ２３４＜０：７＞を出力する。ヒット信号ＰＨＩＴ０１およびヒット信号ｂＨＩＴ１は活性化されないため、コラム選択線ＣＳＬ１６−３１は、選択可能である。したがって、コラムアドレス信号ＣＡＤ０−４（”０００００”＝０）が供給されるときに、冗長コラム選択信号ＳＣＳＬ０とともに、コラム選択信号ＣＳＬ１６が活性化される（図１０（ｄ））。これにより、リアルメモリセルＭＣと冗長メモリセルＭＣに対するアクセス動作が同時に実行される。すなわち、１つのアドレス信号ＣＡＤを２つのアドレス信号ＣＡＤとして扱い（アドレス信号の縮退）、１つのデータ端子ＤＱで受けたデータ信号を複数のメモリセルＭＣ、ＲＭＣに書き込むアドレス圧縮テストが実施される。
【００７７】
不良アドレス以外のコラムアドレス信号ＣＡＤ０−４が供給されるとき、ヒット信号ＰＨＩＴ００−１１およびｂＨＩＴ０−１は活性化されない（図１０（ｅ、ｆ））。このため、プリデコーダＰＤＥＣは、コラムアドレス信号ＣＡＤ０−３に応じて、コラムデコード信号ＣＡ２３４＜０：７＞の２つを同時に高レベルに設定する。これにより、例えば、２つのコラム選択信号ＣＳＬ０１、１７が同時に活性化される（図１０（ｇ、ｈ））。
【００７８】
コラムアドレス信号ＣＡＤ０−４（”０１１１１”＝１５）が供給されるときに、第１判定回路ＪＤＧ１は、一致アドレス信号ＦＣＡＤ１０−１３の高レベルに応答して図示しない冗長コラムイネーブル信号ＳＣＬＥ１を活性化する。これにより、冗長コラム選択信号ＳＣＳＬ１が活性化される（図１０（ｉ））。また、第２判定回路ＪＤＧ２によりヒット信号ＰＨＩＴ１１のみが活性化され、ヒット信号ｂＨＩＴ１のみが活性化される（図１０（ｊ、ｋ））。プリデコーダＰＤＥＣは、コラムアドレス信号ＣＡＤ２−３（”１１”）に応じて、コラムデコード信号ＣＡ２３４＜３＞、ＣＡ２３４＜７＞を出力する。ヒット信号ＰＨＩＴ１０およびヒット信号ｂＨＩＴ０は活性化されないため、コラム選択信号ＣＳＬ１５が活性化される（図１０（ｌ））。
【００７９】
同様に、コラムアドレス信号ＣＡＤ０−４（”１００００”＝１６）が供給されるときに、ヒット信号ＰＨＩＴ００のみが活性化され、ヒット信号ｂＨＩＴ０のみが活性化される（図１０（ｍ、ｎ））。プリデコーダＰＤＥＣは、コラムアドレス信号ＣＡＤ２−３（”００”）に応じて、コラムデコード信号ＣＡ２３４＜０＞、ＣＡ２３４＜４＞を出力する。これにより、コラム選択信号ＣＳＬ１６と冗長コラム選択信号ＳＣＳＬ０が同時に活性化され（図１０（ｏ、ｐ））、アドレス圧縮テストが実施される。
【００８０】
コラムアドレス信号ＣＡＤ０−４（”１１１１１”＝３１）が供給されるときも、上述と同様に、コラム選択信号ＣＳＬ１５と冗長コラム選択信号ＳＣＳＬ１が同時に活性化され（図１０（ｑ、ｒ））、アドレス圧縮テストが実施される。すなわち、１つのコラムアドレス信号ＣＡＤ０−４により、データ端子ＤＱ毎に複数のメモリセルＭＣまたはＲＭＣにテストデータが書き込まれ、複数のメモリセルＭＣまたはＲＭＣから読み出されるテストデータが期待値と比較される。そして、不良のメモリＭＥＭが見つけられ、除去されることでメモリＭＥＭが製造される。アドレス圧縮テストは、メモリＭＥＭの製造工程において、例えばＬＳＩテスタを用いて実施される。
【００８１】
図１１は、図１に示したメモリＭＥＭの圧縮テストモード中の動作の別の例を示している。図１０と同じ動作については、詳細な説明は省略する。この例では、図９と同様に、コラム選択線ＣＳＬ０の代わりに冗長コラム選択線ＳＣＳＬ１が使用され（図１１（ａ））、コラム選択線ＣＳＬ３１の代わりに冗長コラム選択線ＳＣＳＬ０が使用される（図１１（ｂ））。
【００８２】
このため、コラムアドレス信号ＣＡＤ０−４（”０００００”＝０または”１００００”＝１６）が供給されるときに、冗長コラム選択信号ＳＣＳＬ１が活性化される（図１１（ｃ、ｄ））。コラムアドレス信号ＣＡＤ０−４（”０１１１１”＝１５または”１１１１１”＝３１）が供給されるときに、冗長コラム選択信号ＳＣＳＬ０が活性化される（図１１（ｅ、ｆ））。その他の動作は、図１０と同様である。すなわち、１つのコラムアドレス信号ＣＡＤ０−４により、データ端子ＤＱ毎に複数のメモリセルＭＣまたはＲＭＣにテストデータが書き込まれ、複数のメモリセルＭＣまたはＲＭＣから読み出されるテストデータが期待値と比較される。そして、メモリＭＥＭが製造される。アドレス圧縮テストは、メモリＭＥＭの製造工程において、例えばＬＳＩテスタを用いて実施される。
【００８３】
図１２は、上述した実施形態を適用する前のメモリＭＥＭの通常動作モード中の動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この例では、アクセスコマンドとともに供給されるコラムアドレス信号ＣＡＤ０−４と、コラム選択線ＳＣＳＬ０−１に対応する一対のヒューズ回路群ＦＳ０−４が保持する不良アドレスＦＡ００−０４、ＦＡ１０−１４とは、図８と同じである。判定回路の動作は、図６（すなわち、通常動作モード）と同じである。
【００８４】
この例では、一対の判定回路の各々は、１つのヒット信号ＰＨＩＴ０またはＰＨＩＴ１のみを出力する（図１２（ａ））。ヒット信号ｂＨＩＴは、ヒット信号ＰＨＩＴ０−１のいずれかが高レベルのときに低レベルに変化する（図１２（ｂ））。これにより、一対のヒューズラッチ回路に保持された不良アドレスのいずれかがアクセスされるとき、ヒット信号ｂＨＩＴが活性化され、コラム選択信号ＣＳＬ００−３１の活性化が禁止される。
【００８５】
冗長コラム選択信号ＳＣＳＬ０は、コラムアドレス信号ＣＡＤ０−４（”０００００”＝０）がメモリＭＥＭに供給され、一致アドレス信号の全ビットＦＣＡＤ００−０４が高レベルに変化したときに活性化される（図１２（ｃ））。冗長コラム選択信号ＳＣＳＬ１は、コラムアドレス信号ＣＡＤ０−４（”１１１１１”＝３１）がメモリＭＥＭに供給され、一致アドレス信号の全ビットＦＣＡＤ１０−１４が高レベルに変化したときに活性化される（図１２（ｄ））。
【００８６】
図１３は、上述した実施形態を適用する前のメモリＭＥＭの圧縮テストモード中の動作の例を示している。図１０と同じ動作については、詳細な説明は省略する。この例では、アクセスコマンドとともに供給されるコラムアドレス信号ＣＡＤ０−４と、冗長コラム選択線ＳＣＳＬ０−１に対応する一対のヒューズ回路群ＦＳ０−４が保持する不良アドレスＦＡ００−０４、ＦＡ１０−１４とは、図８および図１０と同じである。図中の破線の丸印は、不具合の波形を示している。判定回路の動作は、図６と同じである。
【００８７】
上述したように、ヒット信号ｂＨＩＴは、ヒット信号ＰＨＩＴ０−１のいずれかが高レベルのときに低レベルに変化する（図１３（ａ））。ヒット信号ｂＨＩＴにより、コラム選択信号ＣＳＬ００−３１の活性化は禁止される。このため、図２に示したプリデコーダＰＤＥＣがコラムデコード信号ＣＡ２３４＜０：７＞の２つを同時に高レベルに設定しても、コラムデコード信号ＣＡ２３４＜０：７＞は、ヒット信号ｂＨＩＴによりマスクされる。したがって、不良アドレスのアクセス時にコラム選択信号ＣＳＬ１６およびＣＳＬ１５を活性化できない（図１３（ｂ、ｃ））。この結果、不良アドレスのアクセス時にアドレス圧縮テストを実施できない。
【００８８】
一方、アドレス圧縮テストにおいて、不良アドレスでないコラムアドレス信号ＣＡＤ０−４（”０１１１１”＝１５）が供給されるとき、ヒット信号ＰＨＩＴ０−１、ｂＨＩＴは活性化されない（図１３（ｄ））。このため、プリデコーダＰＤＥＣから出力される高レベルのコラムデコード信号ＣＡ２３４＜３＞、ＣＡ２３４＜７＞により、コラム選択信号ＣＳＬ１５、ＣＳＬ３１が活性化される（図１３（ｅ、ｆ））。コラム選択信号ＣＳＬ３１は、不良アドレスに対応しているため、メモリＭＥＭは誤動作する。不良アドレスでないコラムアドレス信号ＣＡＤ０−４（”１００００”＝１６）のアクセス時も、コラム選択信号ＣＳＬ００、ＣＳＬ１６が活性化され（図１３（ｇ、ｈ））、上述と同様にメモリＭＥＭは誤動作する。
【００８９】
以上、この実施形態では、ビット群ＢＧ１−２毎に、ビット線対ＢＬ、／ＢＬ単位でメモリセルＭＣを救済する半導体メモリＭＥＭにおいて、コラムアドレス信号ＣＡＤ０−４の一部のビットを縮退して圧縮テストを実施するときに、不良のないビット群ＢＧ（例えば、ＢＧ１）と冗長メモリセルＲＭＣとを同時にアクセスできる。これにより、冗長メモリセルＲＭＣを使用した圧縮テストにおいて、メモリＭＥＭの誤動作を防止できる。この結果、テスト時間を短縮でき、テストコストを削減できる。
【００９０】
図１４は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ヒューズラッチ回路１６、プリチャージ回路１８、クランプ回路２０、比較回路２２および判定回路２４は、図１５に示す冗長コラム選択信号ＳＣＳＬ０のみに対応して形成されている。すなわち、この実施形態では、１本の冗長コラム選択線ＳＣＳＬ０のみが配線されている。また、図１のＯＲ回路２６の代わりにバッファ回路２６Ａが形成されている。バッファ回路２６Ａは、ヒット信号ＰＨＩＴ００の論理を反転してヒット信号ｂＨＩＴ０として出力し、ヒット信号ＰＨＩＴ０１の論理を反転してヒット信号ｂＨＩＴ１として出力する。その他の構成は、図１から図５と同じである。半導体メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）である。
【００９１】
図１５は、図１４に示したコラムデコーダＣＤＥＣの要部を示している。図２と同じ要素については、詳細な説明は省略する。この実施形態では、図２から冗長コラム選択信号ＳＣＳＬ１を生成する論理回路Ｒ１を削除して構成されている。その他の構成は、図２と同じである。
【００９２】
図１６は、図１４に示したメモリＭＥＭの圧縮テストモード中の動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この例では、アクセスコマンドとともに供給されるコラムアドレス信号ＣＡＤ０−４と、冗長コラム選択線ＳＣＳＬ０に対応するヒューズ回路ＦＳ０−４が保持する不良アドレスＦＡ００−０４とは、図８と同じ”０００００＝０”である。
【００９３】
図に示した動作は、不良アドレスでないコラムアドレス信号ＣＡＤ０−４（”０１１１１”＝１５および”１１１１１”＝３１）が供給されるときに、コラム選択信号ＣＳＬ１５、３１が活性化されることを除き、図１０と同じである。また、通常動作モードでの動作は、コラムアドレス信号ＣＡＤ０−４（”１１１１１”＝３１）が不良アドレスでないことを除き、図８、９と同じである。
【００９４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ビット群ＢＧ１−２の一方の不良を冗長コラム選択線ＳＣＳＬ０のみを用いて救済するメモリＭＥＭにおいても、テスト時間を短縮でき、テストコストを削減できる。
【００９５】
図１７は、別の実施形態におけるコラムデコーダＣＤＥＣの要部を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、不良の救済が４本のコラム選択線ＣＳＬ（例えば、ＣＳＬ００−０３；セグメント）毎に実施される。救済できるセグメントの数は１つであり、冗長コラム選択信号ＳＣＳＬ００−０３を生成する論理回路Ｒ０のみが配置されている。
【００９６】
図示しないヒューズラッチ回路は、図４に示したヒューズラッチ回路１６と同様に構成され、コラムアドレス信号ＣＡＤ２−４に対応する不良ビットを保持するためのヒューズ回路ＦＳ２−４を有している。図示しない比較回路は、図５に示した比較回路２２と同様に構成され、メモリＭＥＭの外部から供給されるコラムアドレス信号ＣＡＤ２−４をヒューズアドレス信号ＣＦＡ０２−０４と比較し、一致アドレス信号ＦＣＡＤ０２−０４を出力する。図示しない判定回路は、図５に示した判定回路２４と同様に構成され、一致アドレス信号ＦＣＡＤ０２−０４を論理演算し、冗長コラムイネーブル信号ＳＣＬＥ０およびヒット信号ＰＨＩＴ００−０１を出力する。その他の構成は、図１から図５と同じである。
【００９７】
この実施形態では、圧縮テストモード中に、コラムアドレス信号ＣＡＤの最上位ビットＣＡＤ４の論理がマスクされ（アドレスの縮退）、コラムアドレス信号ＣＡＤ０−３に応じて２つのコラム選択信号ＣＳＬ（例えば、ＣＳＬ００、４０）が同時に活性化される。但し、不良のコラムアドレスＣＡＤ０−４が供給されるとき、コラムアドレス信号ＣＡＤ０−２に応じて１つのコラム選択信号ＣＳＬと冗長コラム選択信号ＳＣＳＬ００−０３のいずれかが活性化される。通常動作モードの動作は、不良の救済がセグメント単位で実施されること、および冗長コラム選択信号ＳＣＳＬ０のみが活性化されることを除き、図８および図９と同じである。
【００９８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、不良の救済をセグメント単位で実施するメモリＭＥＭにおいても、テスト時間を短縮でき、テストコストを削減できる。
【００９９】
図１８は、別の実施形態における比較回路２２、判定回路２４ＣおよびＯＲ回路２６を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図５に示した判定回路２４の代わりに判定回路２４Ｃが配置されている。その他の構成は、図１から図５と同じである。通常動作モードでの動作は、図８および図９と同じである。
【０１００】
判定回路２４Ｃの第１判定回路ＪＤＧ１は、圧縮テストモード中にライトコマンドＷＲを受けたときのみ、一致アドレス信号ＦＣＡＤ０４（またはＦＣＡＤ１４）の論理をマスクし、一致アドレス信号ＦＣＡＤ００−０３（またはＦＣＡＤ１１−１３）に応じて冗長コラムイネーブル信号ＳＣＬＥ０（またはＳＣＬＥ１）を活性化する。判定回路２４Ｃの第２判定回路ＪＤＧ２は、圧縮テストモード中にライトコマンドＷＲを受けたときのみ、一致アドレス信号ＦＣＡＤ００−０３（またはＦＣＡＤ１１−１３）およびヒューズアドレス信号ＦＡ０４（またはＦＡ１４）に応じてヒット信号ＰＨＩＴ００−０１（またはＰＨＩＴ１０−１１）のいずれかを活性化する。
【０１０１】
図１９は、図１８に示した回路を有する半導体メモリＭＥＭの圧縮テストモード中の動作の例を示している。なお、実際の圧縮テストでは、メモリセルＭＣ、ＲＭＣにテストデータを書き込むために複数のライトコマンドＷＲがメモリＭＥＭに供給された後、メモリセルＭＣ、ＲＭＣからデータを読み出すために複数のリードコマンドＲＤがメモリＭＥＭに供給される。しかし、説明を分かりやすくするために、図１９では、ライトコマンドＷＲとリードコマンドＲＤが交互に供給されたときの動作（図１０に対応する）を示している。なお、アクセスコマンドとともに供給されるコラムアドレス信号ＣＡＤ０−４と、冗長コラム選択線ＳＣＳＬ０−１に対応する一対のヒューズ回路群ＦＳ０−４が保持する不良アドレスＦＡ００−０４、ＦＡ１０−１４は、図１０と同じである。
【０１０２】
この実施形態の圧縮テストでは、ライトコマンドＷＲに応答するライト動作では、図１０と同じ動作が実行される。リードコマンドＲＤに応答するリード動作では、図８と同じ動作が実行される。すなわち、冗長コラム選択線ＳＣＳＬ（ＳＣＳＬ０−１のいずれか）と、リアルコラム選択線ＣＳＬ（ＣＳＬ００−３１のいずれか）の双方の選択は、ライト動作時のみに行われる。
【０１０３】
リード動作時に、コラム選択信号ＣＳＬ００−３１または冗長コラム選択信号ＳＣＳＬ０−１の２つを同時に活性化する場合、メモリセルＭＣから読み出されるデータの衝突を防止するために、並列のリードデータを順次にデータ端子ＤＱに出力する必要がある。このために、リードデータを保持する特別な回路や、特別なリード回路が必要になる。圧縮テストモード中に、コラムアドレス信号ＣＡＤ０−４をライト動作時のみ圧縮することで、上記の特別な回路が不要になる。
【０１０４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、並列のリードデータを順次にデータ端子ＤＱに出力するための特別な回路を設けることなく、テスト時間を短縮でき、テストコストを削減できる。すなわち、メモリＭＥＭのチップサイズを最小限にして、テスト時間を短縮でき、テストコストを削減できる。
【０１０５】
なお、上述した実施形態は、擬似ＳＲＡＭタイプのＦＣＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態を、ＳＤＲＡＭタイプのＦＣＲＡＭ、ＤＲＡＭ、ＳＲＡＭあるいは強誘電体メモリに適用してもよい。上述した実施形態は、所定のビット単位、すなわち、コラム選択線ＣＳＬに接続される所定数のビット線ＢＬ、／ＢＬを単位としてメモリセルを救済する半導体メモリに適用できる。
【０１０６】
上述した実施形態は、一対のロウブロックＲＢＬＫ０−１を有するメモリＭＥＭに適用する例について述べた。しかし、例えば、上述した実施形態を、二対以上のロウブロックＲＢＬＫを有するメモリＭＥＭに適用してもよい。この際、コラム選択線ＣＳＬの冗長コラム選択信号ＳＣＳＬへの置き換えを、ロウブロック対毎に行ってもよい。
【０１０７】
さらに、図１７に示した実施形態は、図２と同様に、論理回路Ｒ１を追加して構成してもよい。
【０１０８】
図１から図１９に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
所定のビット単位でメモリセルを救済する半導体メモリにおいて、
入力アドレスと不良アドレスとを比較する比較回路と、
比較結果に基づいて冗長メモリセルを使用するか否かを判定する判定回路と、
を備え、
前記判定回路は、
前記所定のビット単位で構成される複数のビット群にそれぞれ対応して、救済を行うか否かを示す冗長判定信号を出力すること
を特徴とする半導体メモリ。
（付記２）
前記判定回路は、テストモード信号に基づいて前記冗長判定信号を出力すること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記判定回路は、前記入力アドレスのうち前記ビット群を識別するための所定のビットに基づいて前記冗長判定信号を出力すること
特徴とする付記１又は付記２に記載の半導体メモリ。
（付記４）
前記不良アドレスを保持するアドレス保持回路を備え、
前記判定回路は、前記アドレス保持回路からの信号に基づいて前記ビット群の救済を行うか否かを判定すること
を特徴とする付記１ないし付記３のいずれか１項に記載の半導体メモリ。
（付記５）
前記判定回路は、冗長コラム選択線を活性化させる冗長コラムイネーブル信号を出力すること
を特徴とする付記１ないし付記４のいずれか１項に記載の半導体メモリ。
（付記６）
前記判定回路は、
前記入力アドレスのうちの所定ビットに基づいて救済を行うか否かを判定する第１判定回路と、
前記判定結果と前記不良アドレスとに基づいて前記不良アドレスのみに対応する前記冗長判定信号を出力する第２判定回路と
を備えることを特徴とする付記１ないし付記５のいずれか１項に記載の半導体メモリ。
（付記７）
前記アドレス保持回路は、
第１不良アドレスを保持する第１保持回路と、
第２不良アドレスを保持する第２保持回路と
を備え、
前記判定回路は、
前記第１不良アドレスに基づいて冗長判定を行い、第１ビット群および第２ビット群に対応する第１および第２冗長判定信号を出力する第１冗長判定回路と、
前記第２不良アドレスに基づいて冗長判定を行い、前記第１ビット群および前記第２ビット群に対応する第１および第２冗長判定信号を出力する第２冗長判定回路と
を備えること特徴とする付記４ないし付記６のいずれか１項に記載の半導体メモリ。
（付記８）
前記複数の第１冗長判定信号を論理演算する第１論理演算回路と、
前記複数の第２冗長判定信号を論理演算する第２論理演算回路を備えること
を特徴とする付記７に記載の半導体メモリ。
（付記９）
前記冗長メモリセルが使用されないときに、前記不良アドレスを前記比較回路に供給する信号線を一定の電位に保持するプリチャージ回路を備えること
を特徴とする付記１ないし付記８のいずれか１項に記載の半導体メモリ。
（付記１０）
所定のビット単位でメモリセルの救済を行う半導体メモリにおいて、
不良アドレスに基づいて、前記所定のビット単位で構成される第１ビット群の救済を行うか否か判定するとともに、前記所定のビット単位で構成され前記第１ビット群とは異なる第２ビット群の救済を行うか否かを判定する判定回路を備えること
を特徴とする半導体メモリ。
（付記１１）
前記判定回路は、前記第１ビット群の救済が行われるときに、前記第１ビット群に対応する冗長コラム選択線を活性化させる冗長コラムイネーブル信号を出力するとともに、前記第２ビット群に対応するリアルコラム選択線を活性化させる冗長コラムイネーブル信号を出力すること
を特徴とする付記１０に記載の半導体メモリ。
（付記１２）
前記冗長コラム選択線の選択と前記リアルコラム選択線の選択は、テストモード時に行われること
を特徴とする付記１１に記載の半導体メモリ。
（付記１３）
前記判定回路は、通常動作モード時に、前記第１ビット群の救済が行われるときに、前記第２ビット群に対応するリアルコラム選択線を非選択にすること
を特徴とする付記１０ないし付記１２のいずれか１項に記載の半導体メモリ。
（付記１４）
前記冗長コラム選択線と前記リアルコラム選択線の双方の選択は、ライト動作時に行われること
を特徴とする付記１１に記載の半導体メモリ。
（付記１５）
前記判定回路は、入力アドレスと前記不良アドレスとに基づいて、前記第１ビット群の救済を行うか否かを示す第１冗長判定信号を生成するとともに、前記第２のビット群の救済を行うか否かを示す第２冗長判定信号を生成すること
を特徴とする付記１０ないし付記１４のいずれか１項に記載の半導体メモリ。
（付記１６）
入力アドレスと不良アドレスとを比較してメモリセルを救済するか否かを判定し、
前記メモリセルの救済を行うと判定した場合に、前記不良アドレスに基づいて、所定のビット単位で構成され前記メモリセルの救済が行われる第１ビット群に対応する冗長コラム選択線を選択するとともに、前記所定のビット単位で構成され前記第１ビット群とは異なる第２ビット群に対応するリアルコラム選択線を選択することで前記メモリセルのテストを行うこと
を特徴とする半導体メモリの製造方法。
（付記１７）
前記冗長コラム選択線と前記リアルコラム選択線の双方の選択は、テストモード時に行われること
を特徴とする付記１６に記載の半導体メモリの製造方法。
（付記１８）
前記冗長コラム選択線と前記リアルコラム選択線の双方の選択は、ライト動作時に行われること
を特徴とする付記１６又は付記１７に記載の半導体メモリの製造方法。
（付記１９）
前記冗長コラム選択線と前記リアルコラム選択線とに基づいて選択されたメモリセルに対してデータの書き込みおよび読み出しを行って前記メモリセルのテストを行うこと
を特徴とする付記１６ないし付記１８のいずれか１項に記載の半導体メモリの製造方法。
（付記２０）
前記不良アドレスに基づいて、前記第１ビット群に対応する第１冗長コラム選択線の選択を行うか、又は、前記前記第２ビット群に対応する第２冗長コラム選択線の選択を行い、
前記第１冗長コラム選択線が選択されないときに、前記第１ビット群に対応する第１リアルコラム選択線を選択し、
前記第２冗長コラム選択線が選択されないときに、前記第２ビット群に対応する第２リアルコラム選択線を選択することで前記メモリセルのテストを行うこと
を特徴とする付記１６ないし付記１９のいずれか１項に記載の半導体メモリの製造方法。
【０１０９】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【０１１０】
【図１】一実施形態における半導体メモリを示している。
【図２】図１に示したコラムデコーダの要部を示している。
【図３】図１に示したセンスアンプ領域の詳細を示している。
【図４】ヒューズラッチ回路、プリチャージ回路およびクランプ回路の詳細を示している。
【図５】図１に示した比較回路、判定回路およびＯＲ回路を示している。
【図６】図５に示した判定回路の通常動作モード中の動作を示している。
【図７】図５に示した判定回路の圧縮テストモード中の動作を示している。
【図８】図１に示したメモリの通常動作モード中の動作の例を示している。
【図９】図１に示したメモリの通常動作モード中の動作の別の例を示している。
【図１０】図１に示したメモリの圧縮テストモード中の動作の例を示している。
【図１１】図１に示したメモリの圧縮テストモード中の動作の別の例を示している。
【図１２】上述した実施形態を適用する前のメモリの通常動作モード中の動作の例を示している。
【図１３】上述した実施形態を適用する前のメモリの圧縮テストモード中の動作の例を示している。
【図１４】別の実施形態示している。
【図１５】図１４に示したコラムデコーダの要部を示している。
【図１６】図１４に示したメモリの圧縮テストモード中の動作の例を示している。
【図１７】別の実施形態におけるコラムデコーダの要部を示している。
【図１８】別の実施形態における比較回路、判定回路およびＯＲ回路を示している。
【図１９】図１８に示した回路を有する半導体メモリの圧縮テストモード中の動作の例を示している。
【符号の説明】
【０１１１】
１０‥コマンドデコーダ；１２‥コア制御回路；１４‥モードレジスタ；１６‥ヒューズラッチ回路（アドレス保持回路）；１８‥プリチャージ回路；２０‥クランプ回路；２２‥比較回路；２４‥判定回路；２６‥ＯＲ回路；２６Ａ‥バッファ回路；２８‥データ入出力回路；３０‥メモリコア；ＢＧ１‥第１ビット群；ＢＧ２‥第２ビット群；ｂＴＥＳＴ‥テストモード信号；ＣＳＬ００−３１‥リアルコラム選択線；ＦＡ００−０４、ＦＡ１０−１４‥ヒューズアドレス信号（不良アドレス）；ＦＣＡＤ００−０４、１０−１４‥一致アドレス信号；ＦＥＮ０−１‥ヒューズイネーブル信号；ＪＤＧ１‥第１判定回路；ＪＤＧ２‥第２判定回路；ＭＣ‥リアルメモリセル；ＭＥＭ‥半導体メモリ；ＰＨＩＴ００、０１、１０、１１‥ヒット信号（冗長判定信号）；ＲＭＣ‥冗長メモリセル；ＳＣＬＥ０−１‥冗長コラムイネーブル信号；ＳＣＳＬ０−１‥冗長コラム選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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