(57)【特許請求の範囲】
【請求項１】
複数の画素回路と、前記各画素回路に対して電源電圧を共通に供給する電源線と、を有する画像表示装置において、
前記各画素回路は、
第１端子、前記電源線と接続された第２端子、及び前記第１端子と第２端子との間の導通状態を制御する制御信号が供給される制御端子を有する駆動素子と、
一端が前記第１端子に接続され、他端が接地されるとともに前記駆動素子により発光が制御される発光素子と、
一端が前記駆動素子の前記制御端子に接続され、他端が画像データ電位を供給するための画像信号線に接続され、前記発光素子の発光輝度に応じた画像データを一時的に保持する第１容量素子と、
一端が前記駆動素子の第１端子に接続され、他端が前記電源線に接続される第２容量素子と、
前記駆動素子における閾値電圧の検出を制御するために前記制御端子と前記第１端子の間に接続される閾値電圧検出素子と、
を備え、
前記電源線が共通に接続される前記複数の画素回路の第１容量素子に前記画像信号線から所定の前記画像データ電位が印加された場合、前記電源線に生じる電圧降下量が大きい前記画素回路ほど、前記第１容量素子への書き込み電位が増加するように、前記第２容量素子の容量値を大きくすることを特徴とする画像表示装置。
【請求項２】
前記第２容量素子の容量値が、前記各画素回路間で略線形に変化していることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記第２容量素子の他端は、前記第１容量素子が前記画像データを保持している期間中に、略一定の電位を維持している電位線に接続されていることを特徴とする請求項１〜２のいずれか一つに記載の画像表示装置。
【請求項４】
前記電位線は、前記閾値電圧検出素子の導通／非導通を制御する制御線であることを特徴とする請求項３に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ装置等の画像表示装置に関するものである。
【背景技術】
【０００２】
従来から、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた画像表示装置が提案されている。
【０００３】
この種の画像表示装置では、例えばアモルファスシリコンや多結晶シリコン等で形成された薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下「ＴＦＴ」という）や有機ＥＬ素子の一つである有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ：以下「ＯＬＥＤ」という）などが各画素を構成しており、各画素がマトリックス状に配置されている。そして、各画素に適切な電流値が設定されることにより、各画素の輝度が制御され、所望の画像が表示される。
【０００４】
【非特許文献１】Ｓ．Ｏｎｏ，ｅｔ  ａｌ．（２００３）．Ｐｉｘｅｌ  Ｃｉｒｃｕｉｔ  ｆｏｒ  ａ−Ｓｉ  ＡＭ−ＯＬＥＤ．Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＤＷ  ’０３，ｐｐ．２５５−２５８．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、このような画像表示装置においては、各画素に電源電圧を供給する給電線は、複数の画素に対して共通に接続されている。かかる給電線内においては電圧降下が生ずるため、各画素への印加電位が前記電圧降下に応じて各画素ごとに変動することとなり、表示画像に輝度ムラが生ずることがある。例えば、マトリックス状に配列された各画素に下方向から所定の電圧を給電するような給電方式の場合には、下方に位置する画素よりも上方に位置する画素における有機ＥＬ素子への印加電圧が低下することになり、下方から上方に向かって輝度が低下するような輝度むらが視認される可能性があった。
【０００６】
このような輝度むらを改善するために、例えば各画素までの給電線の長さを揃えたり、給電線の抵抗値を揃えたりするといった手法を採ることが考えられる。しかしながら、給電線の長さや抵抗値を調整する手法では、例えば発光輝度が低階調側の輝度むらを補償するように調整した場合には、高階調側の輝度むらを補償することができず、逆に、発光輝度が高階調側の輝度むらを補償するように調整した場合には、低階調側の輝度むらを補償することができないという問題点があった。つまり、この種の手法では、輝度むらの影響を抑制するための輝度補償を高階調側および低階調側の双方において、両立させて行うことができないという問題点があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、給電線の電圧降下および発光輝度の階調に依存して発生する輝度むらの影響を抑制した輝度補償を行うことが可能な画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、本発明にかかる画像表示装置は、複数の画素回路と、前記各画素回路に対して電源電圧を共通に供給する電源線と、を有する画像表示装置において、前記各画素回路は、第１端子、第２端子、及び前記第１端子と第２端子との間の導通状態を制御する制御信号が供給される制御端子を有する駆動素子と、前記第１端子に接続されるとともに前記駆動素子により発光が制御される発光素子と、一端が前記駆動素子の制御端子に接続され、前記発光素子の発光輝度に応じた画像データを一時的に保持する第１容量素子と、一端が前記駆動素子の第１端子に接続される第２容量素子と、を備え、前記電源線に生じる電圧降下の大きさに応じて前記第２容量素子の容量値を前記画素回路ごとに異ならせることを特徴とする。
【０００９】
また、つぎの発明にかかる画像表示装置は、上記の発明において、前記電源線による電圧降下量が大きい前記画素回路ほど、前記第２容量素子の容量値が大きいことを特徴とする。
【００１０】
また、つぎの発明にかかる画像表示装置は、上記の発明において、前記第２容量素子の容量値が、前記各画素回路間で略線形に変化していることを特徴とする。
【００１１】
また、つぎの発明にかかる画像表示装置は、上記の発明において、前記第２容量素子の他端は、前記電源線に接続されていることを特徴とする。
【００１２】
また、つぎの発明にかかる画像表示装置は、上記の発明において、前記第２容量素子の他端は、前記第１容量素子が前記画像データ電位を保持している期間中に、略一定の電位を維持している電位線に接続されていることを特徴とする。
【００１３】
また、つぎの発明にかかる画像表示装置は、上記の発明において、前記電位線は、前記閾値電圧検出素子の導通／非導通を制御する制御線であることを特徴とする。
【００１４】
また、つぎの発明にかかる画像表示装置は、上記の発明において、前記各画素回路は、前記駆動素子における閾値電圧の検出を制御する閾値電圧検出素子を更に有することを特徴とする。
【発明の効果】
【００１５】
本発明にかかる画像表示装置によれば、電源線に生じる電圧降下の大きさに応じて付加容量の容量値を同一の電源線に接続される画素回路ごとに異ならせるようにしているので、電源線の電圧降下および発光輝度の階調に依存して発生する輝度むらの影響を抑制した輝度補償を行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施の形態にかかる画像表示装置を図面に基づいて詳細に説明する。なお、以下の実施の形態によって本発明が限定されるものではない。
【００１７】
＜画像表示装置の概略構成＞
図１は、本発明にかかる実施の形態の説明に好適な画像表示装置の概略構成を示す図である。図１において、画像表示装置の表示パネル５には、電源線１０、Ｔｔｈ制御線１１、マージ線１２および走査線１３からなる各制御線および画像信号線１４が配設されている。これらの各制御線は、表示パネル５に設けられたラインドライバ２０に接続されている。一方、画像信号線１４は、制御線と異なる方向に沿って配設されるとともに、表示パネル５に設けられたデータドライバ２２に接続されている。なお、図１では図示を省略しているが、表示パネル５は、有機ＥＬ素子を具備し、マトリックス状に配列される複数の画素回路を有しており、これらの画素回路には各制御線および画像信号線１４が接続されている。
【００１８】
ラインドライバ２０は、例えばスイッチング素子などを内部に含む駆動用ＩＣなどを用いて構成することができ、各制御線への印加電圧の大きさや印加するタイミングを制御する。また、データドライバ２２は、演算回路などを内部に含む駆動用ＩＣなどを用いて構成することができ、画像データに対応する電位（以下「画像データ電位」という）を生成するとともに、生成した画像データ電位を画像信号線１４に供給するタイミングを制御する。なお、各制御線、画像信号線１４、ラインドライバ２０およびデータドライバ２２に関する図１のレイアウトは、その一例を示すものであり、これらのレイアウトに限られるものではない。
【００１９】
＜画素回路の構成＞
図２は、本発明の好適な実施の形態にかかる画像表示装置の１画素を構成する画素回路の構成例を示す図である。なお、図１と同一の構成部には同一の符号を付して示している。
【００２０】
図２に示すように、この画素回路は、有機発光素子ＯＬＥＤ、駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、保持容量Ｃｓ、付加容量Ｃａｄｄ、保持容量Ｃｓと画像信号線１４との電気的接続を制御するスイッチングトランジスタＴｓ、および、電源線１０と保持容量Ｃｓとの電気的接続を制御するスイッチングトランジスタＴｍを備えている。
【００２１】
図２において、駆動トランジスタＴｄは、ゲート電極・ソース電極間に与えられる電位差に応じて有機発光素子ＯＬＥＤに流れる電流量を制御するための素子である。閾値電圧検出用トランジスタＴｔｈは、オン状態となったときに、駆動トランジスタＴｄのゲート電極とドレイン電極とを電気的に接続する。その結果、駆動トランジスタＴｄのゲート電極・ソース電極間の電位差が駆動トランジスタＴｄの閾値電圧Ｖｔｈとなるまで駆動トランジスタＴｄのゲート電極からドレイン電極に向かって電流が流れ、駆動トランジスタＴｄのゲート電極・ソース電極間の電位差が閾値電圧Ｖｔｈに近づくこととなる。
【００２２】
有機発光素子ＯＬＥＤは、アノード層と、カソード層と、アノード層およびカソード層の間に介在され、有機材料からなる発光層とを少なくとも備えた構造を有している。アノード層およびカソード層の材料としては、ＡｌまたはＡｌとＮｄとの合金、その他のＡｌ合金、Ｃｕ、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、Ｍｇ，Ｃａ，Ａｌ，ＩＺＯ等の金属材料が用いられ、例えば、アノード層としてＡｌが、カソード層としてＭｇおよびＣａの積層体が用いられる。また、発光層の材料としては、フタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機材料が用いられる。このような有機発光素子ＯＬＥＤは、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する。
【００２３】
駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｍは、例えば、薄膜トランジスタ（ＴＦＴ）により構成される。なお、各薄膜トランジスタのチャネル（Ｎ型またはＰ型）については、Ｎ型、Ｐ型のいずれのタイプを用いてもよいが、本実施形態ではＮ型を用いる場合を一例として示している。
【００２４】
また、電源線１０は、駆動トランジスタＴｄおよびスイッチングトランジスタＴｍに所定電圧を供給する。Ｔｔｈ制御線１１は、閾値電圧検出用トランジスタＴｔｈを制御するための制御信号を供給する。マージ線１２は、スイッチングトランジスタＴｍを制御するための制御信号を供給する。走査線１３は、スイッチングトランジスタＴｓを制御するための制御信号を供給する。画像信号線１４は、有機発光素子ＯＬＥＤの発光輝度に対応する画像信号を供給する。
【００２５】
保持容量Ｃｓは、画像信号線１４から供給された画像データ電位を保持する容量素子であり、例えば、保持容量Ｃｓの一端はスイッチングトランジスタＴｓのドレイン電極（スイッチングトランジスタＴｍのドレイン電極でもある）に接続され、他端は駆動トランジスタＴｄのゲート電極（閾値電圧検出用トランジスタＴｔｈのソース電極でもある）に接続されている。また、付加容量Ｃａｄｄは、前述した輝度むらの補償を行うための容量素子であり、例えば、付加容量Ｃａｄｄの一端は有機発光素子ＯＬＥＤのカソード電極（駆動トランジスタＴｄのドレイン電極、閾値電圧検出用トランジスタＴｔｈのソース電極でもある）に接続され、他端は電源線１０（駆動トランジスタＴｄのソース電極でもある）に接続されている。
【００２６】
なお、図２では、有機発光素子ＯＬＥＤのアノード電極側をグラウンド線に、カソード電極側を電源線１０にそれぞれ接続するようにしているが、有機発光素子ＯＬＥＤのアノード電極側を電源線１０に、カソード電極側をグラウンド線にそれぞれ接続してもよいし、あるいは、有機発光素子ＯＬＥＤの両側に電源線を接続し、両電源線の電位を変動させてもよい。
【００２７】
＜画素回路群の構成＞
図３は、図２における画像表示装置において、複数の画素回路で構成される画素回路群を示す図である。なお、図３においては、閾値電圧検出用トランジスタＴｔｈ、スイッチングトランジスタＴｓ、有機発光素子ＯＬＥＤ自体が有する素子容量Ｃｏｌｅｄ、および電源線１０およびマージ線１２を除く他の制御線などの回路要素の図示を省略している。
【００２８】
図３において、電源線１０やマージ線１２等の制御線は画素回路群に共通に接続されており、それぞれの各一端側がラインドライバ２０に接続されている。そして、ラインドライバ２０によって電源線１０やマージ線１２等の制御線に印加される電位が制御される。
【００２９】
なお、図３に示すように、各画素回路に配列される付加容量Ｃａｄｄの容量値を、第ｎ行では、Ｃａｄｄ１１，…，Ｃａｄｄ１２，…，Ｃａｄｄ１３で表し，第（ｎ＋１）行では、Ｃａｄｄ２１，…，Ｃａｄｄ２２，…，Ｃａｄｄ２３で表すとすると、これらの容量値間には、以下の関係がある。
【００３０】
Ｃａｄｄ11＞Ｃａｄｄ12＞Ｃａｄｄ13    …（１−１）
Ｃａｄｄ21＞Ｃａｄｄ22＞Ｃａｄｄ23    …（１−２）
【００３１】
なお、各画素回路に配列される付加容量Ｃａｄｄの各容量値を、共通の電源線１０に接続される画素回路群ごとに上記（１−１）、（１−２）式のような関係を持たせて配列とすることの技術的意義については、後述する。
【００３２】
＜画素回路の動作＞
つぎに、図２に示す画素回路の動作について説明する。発光素子を有する画素回路にあっては、一般的に、準備期間、閾値電圧検出期間（以下「Ｖｔｈ検出期間」という）、書き込み期間および発光期間という４つの期間を経て動作する。
【００３３】
まず、準備期間では、有機発光素子ＯＬＥＤ（より詳細には有機発光素子ＯＬＥＤ自身が有する素子容量Ｃｏｌｅｄ）に所定の電荷が蓄積される。なお、この準備期間に有機発光素子ＯＬＥＤに電荷を蓄積する理由は、駆動トランジスタＴｄのＶｔｈ検出時に、駆動トランジスタＴｄのドレイン−ソース間の電流が零となるまで電流を供給するためである。
【００３４】
つぎに、Ｖｔｈ検出期間では、電源線１０の電位が略零電位に設定され、このときに生ずる駆動トランジスタＴｄのゲート−ソース間電圧であるＶｔｈ（閾値電圧）が検出され、保持容量Ｃｓに記憶／保持される。なお、保持容量ＣｓにＶｔｈを記憶／保持する動作は、準備期間に有機発光素子ＯＬＥＤに蓄積した電荷を利用して行われる。
【００３５】
さらに、書き込み期間では、Ｖｔｈ検出期間において検出されたＶｔｈに画像データ電位に基づく画像信号電圧が重畳された所定電圧が保持容量Ｃｓに記憶／保持される。
【００３６】
最後に、発光期間では、書き込み期間において、保持容量Ｃｓに記憶／保持された所定電圧が駆動トランジスタＴｄのゲート−ソース間に印加され、有機発光素子ＯＬＥＤが発光制御される。
【００３７】
＜本発明にかかる課題解決手法＞
つぎに、上述した本発明にかかる課題、すなわち「給電線の電圧降下および発光輝度の階調に依存して発生する輝度むらの補償を高階調側および低階調側の双方において両立させて行う」という本願課題の解決手法について説明する。
【００３８】
まず、有機発光素子ＯＬＥＤの発光時に、画素回路の駆動トランジスタＴｄのゲート−ソース間に印加される電位差（以下「ゲート−ソース間電圧」という）は、次式のように表すことができる。
【００３９】
Ｖｇｓ＝α×Ｖｄａｔａ＋β×Ｖｔｈ＋γ      …（２）
【００４０】
上記（２）式において、Ｖｄａｔａは画像データ電位であり、Ｖｔｈは駆動トランジスタＴｄの閾値電圧である。また、α，β，γは画素回路に固有の値であり、回路素子の容量値などによって決定される。特に、αは、「書き込み効率」とも呼ばれている指標であり、例えば発光輝度が最高レベルのときと最低レベルのときの駆動トランジスタＴｄに印加されるＶｇｓの電位差である「Ｖｇｓ振り幅」（＝ΔＶｇｓ）と、発光輝度が最高レベルのときと最低レベルのときとの画素信号線に供給される電位の差である「画素信号線振り幅」と、の比（＝ΔＶｇｓ／ΔＶｄａｔａ）で表すことができる。
【００４１】
上述したように、本実施の形態にかかる画素回路では、駆動トランジスタＴｄに並列に接続される付加容量Ｃａｄｄは、上記（１−１）式および（１−２）式を満たす関係を有している。その結果、同一の電源線に接続される画素回路に所定の画像データ電位が印加された場合、ラインドライバ２０を具備する側（以下「給電側」という）にある画素回路（例えば付加容量Ｃａｄｄ13が接続される画素回路、以下単に「給電側の画素回路」という）の保持容量Ｃｓへの書き込み電位（より正確な表現では、駆動トランジスタＴｄのゲートに接続される全容量値に対する書き込み電位となる。以下単に「画素回路への書き込み電位」という）よりも、ラインドライバ２０を具備する側の反対側（以下「終端側」という）にある画素回路（例えば付加容量Ｃａｄｄ11が接続される画素回路、以下単に「終端側の画素回路」という）への書き込み電位の方が大きくなる。このことは、給電側の画素回路における書き込み効率よりも、終端側の画素回路における書き込み効率の方が大きいからである。
【００４２】
いま、高階調表示における画像データ電位をＶｄａｔａ１とし、終端側の画素回路における書き込み効率をα、給電側の画素回路における書き込み効率をα’とする。このとき、終端側および給電側の各画素回路における駆動トランジスタＴｄのゲート−ソース間電圧Ｖｇｓは、電源線１０における電圧降下を考慮しない場合には、上記（２）式に基づいて、それぞれ次式で表すことができる。
【００４３】
Ｖｇｓ＝α×Ｖｄａｔａ１＋β×Ｖｔｈ＋γ        …（３−１）
Ｖｇｓ’＝α’×Ｖｄａｔａ１＋β×Ｖｔｈ＋γ    …（３−２）
【００４４】
つぎに、同一の電源線１０に接続される各画素回路を同一の輝度で発光させることを考える。ここで、有機発光素子ＯＬＥＤの発光時において、給電側の画素回路に印加されるＶｇｓをＶｇｓ＿ｏｌｂ、終端側の画素回路に印加されるＶｇｓをＶｇｓ＿ｅｄｇｅ、各画素回路が所定の輝度で発光するために必要な電位をＶｇｓ＿ｅｍｉｔで表すとすると、給電側および終端側の各画素回路では、次式を満足する必要がある。
【００４５】
Ｖｇｓ＿ｏｌｂ＝Ｖｇｓ＿ｅｄｇｅ＝Ｖｇｓ＿ｅｍｉｔ  …（４）
【００４６】
一方、上記（４）式の関係は、上記（３−１）式および（３−２）式を用いると、次式のように表すことができる。
【００４７】
Ｖｇｓ＿ｏｌｂ＝α’×Ｖｄａｔａ１＋β×Ｖｔｈ＋γ                …（５−１）
Ｖｇｓ＿ｅｍｉｔ＝α×Ｖｄａｔａ１＋β×Ｖｔｈ＋γ−ΔＶ＿ｄｒｏｐ…（５−２）
【００４８】
なお、上記（５−２）式におけるΔＶ＿ｄｒｏｐは、給電側の画素回路と終端側の画素回路との間の電源線１０に生ずる電圧降下の大きさを表している。また、上記（５−１）式および（５−２）式において、Ｖｇｓ＿ｏｌｂ＝Ｖｇｓ＿ｅｍｉｔが成立するためには、次式の関係を満足する必要がある。
【００４９】
ΔＶ＿ｄｒｏｐ＝α×Ｖｄａｔａ１−α’×Ｖｄａｔａ１    …（６）
【００５０】
上記（６）式における右辺は、終端側の画素回路への書き込み電位と、給電側の画素回路への書き込み電位との差であり、この電位差が給電線である電源線１０における当該画素回路間の電圧降下量ΔＶ＿ｄｒｏｐと一致する場合には、同一の電源線１０に接続される各画素回路が同一の輝度で発光することになる。
【００５１】
上記の輝度補償の概念を示した図が、図４−１である。同図の左方側では、積層グラフの上部側から「α×Ｖｄａｔａ１」、「β×Ｖｔｈ」、「γ」が表されている。すなわち、縦棒の長さは、電源線１０における電圧降下を考慮しない場合の終端側のＶｇｓを表している。一方、同図の右方側では、積層グラフの上部側から「α’×Ｖｄａｔａ１」、「β×Ｖｔｈ」、「γ」が表されている。すなわち、縦棒の長さは、電源線１０における電圧降下をゼロとした場合の給電側のＶｇｓを表している。
【００５２】
また、同図の左方側において、積層グラフの上部にある「α×Ｖｄａｔａ１」の一部をハッチングで示しているが、この部分は、上述した電源線１０における電圧降下量「ΔＶ＿ｄｒｏｐ」を表しており、上記（６）式の関係が成立している。また、上記（６）式の関係が成立することにより、上記（４）式の関係も成立している。
【００５３】
図４−２は、低階調表示の場合の輝度補償を説明する図である。低階調表示の場合には、高階調表示における画像データ電位Ｖｄａｔａ１よりも小さな画像データ電位Ｖｄａｔａ２が書き込まれる。したがって、上記（６）式の右辺に相当する書き込み電位の差である、「α×Ｖｄａｔａ２−α’×Ｖｄａｔａ２」（同図のハッチングの部分）は、高階調表示の場合よりも小さくなる。一方、低階調表示の場合には、電源線１０に流れる電流も小さくなるので、当該画素回路間の電圧降下量「ΔＶ＿ｄｒｏｐ’」も、高階調表示のときと比べて小さくなる。
【００５４】
上記「α×Ｖｄａｔａ２−α’×Ｖｄａｔａ２」および「ΔＶ＿ｄｒｏｐ’」の双方とも、画像データ電位に比例するという特性を有している。したがって、低階調表示の場合においても、次式の関係が成立することになる。
【００５５】
ΔＶ＿ｄｒｏｐ’＝α×Ｖｄａｔａ２−α’×Ｖｄａｔａ２  …（７）
【００５６】
このように、本実施の形態の画素回路では、電源線の電圧降下および発光輝度の階調に依存して発生する輝度むらの影響を抑制した輝度補償を行うことが可能となる。
【００５７】
一方、図５−１および図５−２は、比較例として示す本実施の形態とは異なる手法を用いた輝度補償の概念を説明するための図であり、図５−１は高階調表示の場合、図５−２は低階調表示の場合を示している。
【００５８】
図５−１および図５−２に示す手法（以下「比較例による手法」という）では、上記（２）式におけるオフセット項であるγの値を可変するようにしている。なお、このγの値を可変するには、例えばスイッチングトランジスタＴｓの寄生容量を画素回路ごとに異なる値に設定するような手法が考えられる。
【００５９】
上記（２）式におけるオフセット項を可変する場合、同一の電源線に接続される各画素回路を同一の輝度で発光させるためには、上記（４）式を満足させる必要がある。この場合、図５−１からも明らかなように、次式の関係を満足する。
【００６０】
ΔＶ＿ｄｒｏｐ＝ΔＶ＿ｏｆｆｓｅｔ      …（８）
【００６１】
一方、低階調表示の場合には、低階調表示における画像データ電位Ｖｄａｔａ２が書き込まれるが、画像データ電位の書き込み効率は、高階調表示の場合と低階調表示の場合とで同一であるため、書き込み電位の差は生じない。一方、低階調表示の場合には、電源線１０に流れる電流が小さくなるため、当該画素回路間の電圧降下量ΔＶ＿ｄｒｏｐ’」は、高階調表示のときと比べて小さくなる。
【００６２】
その結果、終端側の画素回路に印加されるＶｇｓ＿ｅｄｇｅおよび給電側の画素回路に印加されるＶｇｓ＿ｏｌｂは、次式で表される。
【００６３】
Ｖｇｓ＿ｅｄｇｅ＝α×Ｖｄａｔａ２＋β×Ｖｔｈ＋γ
＋ΔＶ＿ｏｆｆｓｅｔ−ΔＶ＿ｄｒｏｐ’…  （９−１）
【００６４】
Ｖｇｓ＿ｏｌｂ＝α×Ｖｄａｔａ２＋β×Ｖｔｈ＋γ        …（９−２）
【００６５】
上記（８）式と、上記（９−１）式および（９−２）式とから、次式の関係が導かれる。
【００６６】
Ｖｇｓ＿ｅｄｇｅ−Ｖｇｓ＿ｏｌｂ
＝ΔＶ＿ｏｆｆｓｅｔ−ΔＶ＿ｄｒｏｐ’
＝ΔＶ＿ｄｒｏｐ−ΔＶ＿ｄｒｏｐ’
＝ΔＶ＿ｄｉｆ                        …（１０）
【００６７】
Ｖｇｓ＿ｅｄｇｅ＞Ｖｇｓ＿ｏｌｂ    …（１１）
【００６８】
すなわち、比較例による手法を用いた場合、高階調表示の状態で輝度むらが生じないように調整すると、低階調表示のときに終端側で明るく、給電側で暗いという状態の輝度むらが生ずることになる。逆に、低階調表示の状態で輝度むらが生じないように調整すると、高階調表示のときに終端側で暗く、給電側で明るいという状態の輝度むらが生ずることになる。
【００６９】
つぎに、本願手法と比較例による手法との原理的な差異点について説明する。まず、図２の画素回路を用いた場合、上記（２）式に相当する具体的な式は、次式のように表される。
【００７０】
Vgs=(Cs+CgsTthon)・Vth
+Cs・(Coled+Cadd)/(Coled+Cadd+Cs+CgsTthon)・Vdata
+(-CgsTthon・VgH+CgsTthoff・VgL-Cs・Vdd)}/(Cs+CgsTthoff)  …（１２）
【００７１】
ここで、上記（１２）式における各記号の意味は、次のとおりである。
Ｃｏｌｅｄ：有機発光素子ＯＬＥＤの素子容量の容量値
Ｃａｄｄ：付加容量の容量値
Ｃｓ：保持容量の容量値
ＣｇｓＴｔｈｏｎ：閾値電圧検出用トランジスタＴｔｈオン時のゲート−ソース間の寄生容量値
ＣｇｓＴｔｈｏｆｆ：閾値電圧検出用トランジスタＴｔｈオフ時のゲート−ソース間の寄生容量値
ＶｇＨ：閾値電圧検出用トランジスタＴｔｈオン時のゲート印加電位
ＶｇＬ：閾値電圧検出用トランジスタＴｔｈオフ時のゲート印加電位
−Ｖｄｄ：有機発光素子ＯＬＥＤ発光時における電源線１０の印加電位
なお、閾値電圧検出用トランジスタＴｔｈのゲート−ドレイン間の寄生容量値ならびにスイッチングトランジスタＴｓ，Ｔｍおよび駆動トランジスタＴｄの各寄生容量値については、その影響も小さいため、上式での表記は省略している。
【００７２】
ここで、上記（２）式と、上記（１２）式とを比較することにより、（２）式に対応するα、β、γを導出することができ、次式のように表すことができる。
【００７３】
α=Cs・(Coled+Cadd)/{(Coled+Cadd+Cs+CgsTthon)・(Cs+CgsTthoff)}   …（１３）
β=(Cs+CgsTthon)/(Cs+CgsTthoff)                                  …（１４）
γ=(-CgsTthon・VgH+CgsTthoff・VgL-Cs・Vdd)/(Cs+CgsTthoff)        …（１５）
【００７４】
ここで、付加容量Ｃａｄｄに着目すると、このＣａｄｄは、（１３）式にしか含まれていないことが分かる。つまり、付加容量Ｃａｄｄは、（２）式におけるαのみを変更することができるパラメータであることが分かる。本願手法が、付加容量Ｃａｄｄを可変した画素回路を用いているのも、付加容量Ｃａｄｄが、αのみに依存し、他のβおよびγには影響されないという性質を利用しているからである。
【００７５】
つぎに、閾値電圧検出用トランジスタＴｔｈの寄生容量値ＣｇｓＴｔｈｏｎまたはＣｇｓＴｔｈｏｆｆ（以下両者を総称する場合には「ＣｇｓＴｔｈ」という）に着目すると、このＣｇｓＴｒは、（１３）〜（１５）式の全てに含まれていることが分かる。つまり、寄生容量ＣｇｓＴｔｈは、（２）式におけるαのみを変更することができるパラメータではないため、画像表示装置に生ずる輝度むらの補償を高階調表示および低諧調表示の双方において同時に補償することができない。
【００７６】
また、上記２つのパラメータの他にも、例えば保持容量Ｃｓが考えられる。保持容量Ｃｓに着目すると、このＣｓも、（１３）〜（１５）式の全てに含まれていることが分かる。つまり、保持容量Ｃｓについても、寄生容量ＣｇｓＴｔｈと同様に、（２）式におけるαのみを変更することができるパラメータではない。このため、画像表示装置に生ずる輝度むらの補償を高階調表示および低諧調表示の双方において同時に補償することができない。
【００７７】
＜他の画素回路の例（回路例１）＞
図６は、図２とは異なる画素回路の構成例を示す図である。図６に示す画素回路は、図２に示す画素回路とは異なり、駆動トランジスタＴｄを含めた２個のトランジスタを用いて構成するとともに、画像信号線１４をスイッチングトランジスタＴｓを介さずに保持容量Ｃｓと直接接続させ、また第１電源線３５および第２電源線３６の２つの電源線を用いて、有機発光素子ＯＬＥＤおよび駆動トランジスタＴｄを制御している。
【００７８】
図６の画素回路を用いた場合の上記（２）式に相当する具体的な式は、次式のように表される。
【００７９】
Vgs={(Cs+CgsTson)/(Cs+CgsTsoff)}・Vth
+{Cs・(Coled+Cadd)}/{(Coled+Cadd+Cs+CgsTson)・(Cs+CgsTsoff)}・Vdata
+(-CgsTson・VgH+CgsTsoff・VgL)/(Cs+CgsTsoff)                    …（１６）
【００８０】
ここで、上記（１６）式における各記号の意味は、次のとおりである。
Ｃｏｌｅｄ：有機発光素子ＯＬＥＤの素子容量の容量値
Ｃａｄｄ：付加容量の容量値
Ｃｓ：保持容量の容量値
ＣｇｓＴｓｏｎ：閾値電圧検出用トランジスタＴｔｈオン時のゲート−ソース間の寄生容量値
ＣｇｓＴｓｏｆｆ：閾値電圧検出用トランジスタＴｔｈオフ時のゲート−ソース間の寄生容量値
ＶｇＨ：閾値電圧検出用トランジスタＴｔｈオン時のゲート印加電位
ＶｇＬ：閾値電圧検出用トランジスタＴｔｈオフ時のゲート印加電位
なお、閾値電圧検出用トランジスタＴｓのゲート−ドレイン間の寄生容量値および駆動トランジスタＴｄの寄生容量値については、その影響も小さいため、上式での表記は省略している。
【００８１】
図２の画素回路のときと同様に、上記（２）式と、上記（１６）式とを比較することにより、（２）式に対応するα、β、γを算出すると、次式のように表すことができる。
【００８２】
α=Cs・(Coled+Cadd)/{(Coled+Cadd+Cs+CgsTson)・(Cs+CgsTsoff)}   …（１７）
β=(Cs+CgsTson)/(Cs+CgsTsoff)                                  …（１８）
γ=(-CgsTson・VgH+CgsTsoff・VgL)/(Cs+CgsTsoff)                 …（１９）
【００８３】
ここで、（１７）〜（１９）式から明らかなように、付加容量Ｃａｄｄは、（１７）式にのみ含まれており、（２）式におけるαのみを変更することができる。したがって、上述した本願手法を、図６に示す画素回路に対しても適用することができる。
【００８４】
一方、閾値電圧検出用トランジスタＴｔｈの寄生容量値ＣｇｓＴｓｏｎおよびＣｇｓＴｓｏｆｆは、（１７）〜（１９）式の全てに含まれている。このため、閾値電圧検出用トランジスタＴｓの寄生容量値では、画像表示装置に生ずる輝度むらの補償を高階調表示および低諧調表示の双方において同時に補償することができない。
【００８５】
また、保持容量Ｃｓも、（１７）〜（１９）式の全てに含まれている。このため、保持容量Ｃｓでも、画像表示装置に生ずる輝度むらの補償を高階調表示および低諧調表示の双方において同時に補償することができない。
【００８６】
＜他の画素回路の例（回路例２）＞
図７は、図２および図６とは異なる画素回路の構成例を示す図である。図７に示す画素回路は、図２に示す画素回路と同様に、駆動トランジスタＴｄを含めた４個のトランジスタを用いて構成しているが、駆動トランジスタＴｄのソース側に有機発光素子ＯＬＥＤのアノードを接続する構成が採用されている。
【００８７】
図７の回路についても、図６の画素回路のときと同様に、上記（２）式に相当する具体的な式を示すとすると、次式のように表される。
【００８８】
Vgs=Cs/(Cs+CgsTroff)・Vth
+Cs・(Coled+Cadd)/(Coled+Cadd+Cs)・(Cs+CgsTroff)・Vdata
+Cs・(-Vdd+Voled)/(Cs+CgsTroff)                          …（２０）
【００８９】
ここで、上記（２０）式における各記号の意味は、次のとおりである。
Ｃｏｌｅｄ：有機発光素子ＯＬＥＤの素子容量の容量値
Ｃａｄｄ：付加容量の容量値
Ｃｓ：保持容量の容量値
ＣｇｓＴｒｏｎ：閾値電圧検出用トランジスタＴｒオン時のゲート−ソース間の寄生容量値
ＣｇｓＴｒｏｆｆ：閾値電圧検出用トランジスタＴｒオフ時のゲート−ソース間の寄生容量値
ＶｇＨ：閾値電圧検出用トランジスタＴｒオン時のゲート印加電位
ＶｇＬ：閾値電圧検出用トランジスタＴｒオフ時のゲート印加電位
なお、閾値電圧検出用トランジスタＴｒのゲート−ドレイン間の寄生容量値ならびにスイッチングトランジスタＴｓ，Ｔｍおよび駆動トランジスタＴｄの各寄生容量値については、その影響も小さいため、上式での表記は省略している。
【００９０】
図２、図６の画素回路のときと同様に、上記（２）式と、上記（２０）式とを比較することにより、（２）式に対応するα、β、γを算出すると、次式のように表すことができる。
【００９１】
α=Cs・(Coled+Cadd)}/{(Coled+Cadd+Cs)・(Cs+CgsTroff)}      …（２１）
β=Cs/(Cs+CgsTroff)                                        …（２２）
γ=Cs・(-Vdd+Voled)/(Cs+CgsTroff)                          …（２３）
【００９２】
ここで、（２１）〜（２３）式から明らかなように、付加容量Ｃａｄｄは、（２１）式にのみ含まれており、（２）式におけるαのみを変更することができる。したがって、上述した本願手法を、図７に示す画素回路に対しても適用することができる。
【００９３】
一方、閾値電圧検出用トランジスタＴｒの寄生容量値ＣｇｓＴｒｏｎおよびＣｇｓＴｒｏｆｆは、（２１）〜（２３）式の全てに含まれている。このため、閾値電圧検出用トランジスタＴｒの寄生容量値では、画像表示装置に生ずる輝度むらの補償を高階調表示および低諧調表示の双方において同時に補償することができない。
【００９４】
また、保持容量Ｃｓも、（２１）〜（２３）式の全てに含まれている。このため、保持容量Ｃｓでも、画像表示装置に生ずる輝度むらの補償を高階調表示および低諧調表示の双方において同時に補償することができない。
【００９５】
＜付加容量Ｃａｄｄの実装手法＞
つぎに、上述した画像表示装置の各画素回路群における付加容量Ｃａｄｄの実装手法について説明する。
【００９６】
（１）まず、シミュレーション若しくは計算により、表示パネル５内での電圧降下量ΔＶｓｓを求める（ステップ１）。
なお、ここでは、便宜上、電圧降下量ΔＶｓｓを“１Ｖ”と仮定する。
（２）つぎに、付加容量Ｃａｄｄが最小になる給電側の画素回路（ラインドライバ２０に最も近い画素回路）の書込み効率ηｏｌｂを計算する（ステップ２）。
なお、ここでは、書き込み効率ηｏｌｂを“０．６”に設定する。
（３）つぎに、付加容量Ｃａｄｄが最大になる終端側の画素回路（ラインドライバ２０に最も遠い画素回路）の書込み効率ηｅｄｇｅを計算する（ステップ３）。
例えば、画素信号線振り幅（ΔＶｄａｔａ）を“１０Ｖ”とする。一方、電圧降下量ΔＶｓｓ＝１Ｖに設定されているので、書込み効率によって補うべきゲート電位も“１Ｖ”である。したがって、終端側の画素回路における書込み効率ηｅｄｇｅは、
ηｅｄｇｅ＝ηｏｌｂ＋（ΔＶｓｓ／ΔＶｄａｔａ）
＝０．６＋（１／１０）
＝０．７
となる。
ステップ２およびステップ３により、給電側の書込み効率ηｏｌｂと終端側の書込み効率ηｅｄｇｅとが設定された。
（４）つぎに、給電側および終端側の画素回路における各付加容量を決定する（ステップ４）。
具体的には、上記（１３）式で示されるαを用いて成立する次式に基づいて、付加容量Ｃａｄｄを決定すればよい。
ηolb=Cs・(Coled+Cadd)/{(Coled+Cadd+Cs+CgsTthon)・(Cs+CgsTthoff)}=0.6
ηedge=Cs・(Coled+Cadd)/{(Coled+Cadd+Cs+CgsTthon)・(Cs+CgsTthoff)}=0.7
なお、電圧降下の影響は、基本的にΔＶ＝Ｉ×Ｒｄ×Ｌ／Ｗ（ただし、Ｒｄ：配線のシート抵抗、Ｌ：配線長，Ｗ：配線の太さ）の式で表されるため、Ｒｄ，Ｗは各画素回路群において一定であると仮定すれば、付加容量Ｃａｄｄの面積を調整することにより付加容量Ｃａｄｄの容量値を決定することができる。
（５）最後に、給電側の画素回路から終端側の画素回路の間の付加容量Ｃａｄｄの容量値を決定する（ステップ５）。
上述のように、電圧降下量ΔＶは、ラインドライバ２０からの距離Ｌの増加に伴って線段階的に増加するので、容量値の決定に際しては、給電側の画素回路から終端側の画素回路までの書き込み効率がηｏｌｂ〜ηｅｄｇｅまで、線形若しくは略線形に変化するように付加容量Ｃａｄｄの面積を変化させればよい。
例えば、１ラインごとに増やすべき付加容量Ｃａｄｄの容量値をΔＣａｄｄとし、表示パネルのライン数を“３２０ライン（ＱＶＧＡ）”と仮定すれば、
ΔＣａｄｄ＝（Ｃａｄｄ＿ｅｄｇｅ−Ｃａｄｄ＿ｏｌｂ）／表示パネルのライン数
で求めることができる。
【００９７】
以上説明したように、本実施の形態にかかる画像表示装置によれば、電源線に生じる電圧降下の大きさに応じて付加容量の容量値を同一の電源線に接続される画素回路ごとに異ならせるようにしているので、電源線の電圧降下および発光輝度の階調に依存して発生する輝度むらの影響を抑制した輝度補償を行うことが可能となる。
【００９８】
なお、本実施の形態では、上述した種々の画素回路を含め、付加容量Ｃａｄｄを駆動トランジスタＴｄの両端に接続する接続形態、すなわち、付加容量Ｃａｄｄの一端を有機発光素子ＯＬＥＤと駆動トランジスタＴｄとの接続端に接続するとともに、その他端を駆動トランジスタＴｄを駆動する電源線（図６の形態では第２電源線）に接続するようにしているが、この接続形態に限定されるものではない。
【００９９】
例えば、図２に示す画素回路において、Ｔｔｈ制御線１１は、電源線１０と同様に、Ｖｔｈ検出期間および書き込み期間を通じて電位変動のない制御線である。したがって、付加容量Ｃａｄｄの他端を、電源線１０に代えてＴｔｈ制御線１１に接続することも可能である。
【０１００】
また、例えば、図６に示す画素回路では、付加容量Ｃａｄｄの他端を、Ｖｔｈ検出期間および書き込み期間を通じて電位変動のない第１電源線３５に接続することも可能である。また、図７に示す画素回路では、付加容量Ｃａｄｄの他端を、Ｖｔｈ検出期間および書き込み期間を通じて電位変動のないリセット線４５に接続することも可能である。すなわち、付加容量Ｃａｄｄの他端は、保持容量Ｃｓが画像データの電位を保持している期間中に、一定の電位を維持している各種の電位線に接続されていればよい。
【０１０１】
また、本実施の形態では、図２、図６および図７に示したように、駆動トランジスタの閾値電圧を検出する閾値電圧検出用トランジスタを有する画素回路についての説明を行ってきたが、本実施の形態の手法は、閾値電圧検出用トランジスタＴｔｈを有さない画素回路への適用も可能である。
【産業上の利用可能性】
【０１０２】
以上のように、本発明にかかる画像表示装置は、給電線の電圧降下および発光輝度の階調に依存して発生する輝度むらの影響を抑制した輝度補償を行うことができる発明として有用である。
【図面の簡単な説明】
【０１０３】
【図１】本発明にかかる実施の形態の説明に好適な画像表示装置の概略構成を示す図である。
【図２】本発明の好適な実施の形態にかかる画像表示装置の１画素を構成する画素回路の構成例を示す図である。
【図３】図２における画像表示装置において、複数の画素回路で構成される画素回路群を示す図である。
【図４−１】本実施の形態にかかる輝度補償の概念（高階調表示の場合）を説明するための図である。
【図４−２】本実施の形態にかかる輝度補償の概念（低階調表示の場合）を説明するための図である。
【図５−１】比較例として示す本実施の形態とは異なる手法を用いた輝度補償の概念（高階調表示の場合）を説明するための図である。
【図５−２】図５−１に示す手法を用いた輝度補償の概念（低階調表示の場合）を説明するための図である。
【図６】図２とは異なる画素回路の構成例を示す図である。
【図７】図２および図６とは異なる画素回路の構成例を示す図である。
【符号の説明】
【０１０４】
５  表示パネル
１０  電源線
１１  Ｔｔｈ制御線
１２  マージ線
１３  走査線
１４  画像信号線
２０  ラインドライバ
２２  データドライバ
３５  第１電源線
３６  第２電源線
４５  リセット線
Ｃａｄｄ  付加容量
Ｃｏｌｅｄ  素子容量
Ｃｓ  保持容量
ＯＬＥＤ  有機発光素子
Ｔｄ  駆動トランジスタ
Ｔｍ，Ｔｓ  スイッチングトランジスタ
Ｔｒ，Ｔｔｈ  閾値電圧検出用トランジスタ
【図１】
0005334387.tif 000002
【図２】
0005334387.tif 000003
【図３】
0005334387.tif 000004
【図４−１】
0005334387.tif 000005
【図４−２】
0005334387.tif 000006
【図５−１】
0005334387.tif 000007
【図５−２】
0005334387.tif 000008
【図６】
0005334387.tif 000009
【図７】
0005334387.tif 000010