(57)【特許請求の範囲】
【請求項１】
複数の電圧レベルに互換性のある出力回路であって、
第１のデータ入力信号を提供する第１のデータ入力端子（ＤＡＴＡ）と、
第２のデータ入力信号を提供する第２のデータ入力端子（ＮＤ）と、
内部ノード（ＰＤ）と、
出力端子（ＰＡＤ）と、
前記第１のデータ入力端子に結合される内部ノード、および出力ノードを有するレベルシフタ（１００、ＬＶＬＳ）と、
前記出力端子（ＰＡＤ）と電力ハイＶＤＤＥとの間に結合され、前記内部ノードに結合されるゲート端子を有する第１のプルアップ（Ｐ１２）と、
前記出力端子と接地ＧＮＤとの間に結合され、前記第２のデータ入力端子（ＮＤ）に結合されるゲート端子を有する第１のプルダウン（Ｎ１１、Ｎ１０）と、
前記内部ノードと前記電力ハイＶＤＤＥとの間に結合され、前記第１のデータ入力端子に結合されたゲート端子を有する第２のプルアップ（Ｎ３）と、
前記内部ノードと前記接地ＧＮＤとの間に結合され、前記第１のデータ入力信号からの反転信号を受けるように結合されたゲート端子を有する第２のプルダウン（Ｎ７）と、
前記内部ノードと前記電力ハイＶＤＤＥとの間に結合され、前記レベルシフタの出力ノードに結合されたゲート端子を有する第３のプルアップ（Ｎ４）と、
前記内部ノードと前記レベルシフタの出力ノードとの間に結合され、前記出力端子に結合されたゲート端子を有するパストランジスタ（Ｐ２）とを含む、出力回路。
【請求項２】
前記出力回路はＣＭＯＳ集積回路内で実現される、請求項１に記載の出力回路。
【請求項３】
前記内部ノードに結合された構成可能なスルーレート制御回路（ＣＳＲＣ）をさらに含む、請求項１に記載の出力回路。
【請求項４】
前記出力回路はプログラマブル論理装置（ＰＬＤ）の一部分を含み、前記構成可能なスルーレート制御回路は、前記ＰＬＤの構成メモリセルに記憶されるスルーレート構成信号（ＳＬＥＷＲＡＴＥＢ）を含む、請求項３に記載の出力回路。
【請求項５】
前記内部ノードおよび前記出力端子に結合されたイネーブル回路（ＥＮＡＢ）をさらに含む、請求項１に記載の出力回路。
【請求項６】
前記出力回路はプログラマブル論理装置（ＰＬＤ）の一部分を含み、前記イネーブル回路は、前記ＰＬＤの構成メモリセルに記憶されるイネーブル信号（ＴＳＥＮＢ）を含む、請求項５に記載の出力回路。
【請求項７】
前記内部ノード、前記出力端子、および前記パストランジスタのゲート端子に結合された高電圧耐性回路（ＨＶＴ）をさらに含む、請求項５に記載の出力回路。
【請求項８】
前記出力端子に結合された接地跳ね返り電流低減回路（ＧＢＣＲ）を含む、請求項１に記載の出力回路。
【請求項９】
前記第１のプルアップ（Ｐ１２）および前記パストランジスタ（Ｐ２）の各々はＮウェル端子を有し、前記出力回路は、
前記第１のプルアップおよび前記パストランジスタのＮウェル端子に結合されたＮウェルノード（ＮＷＥＬＬ）と、
前記Ｎウェルノードおよび前記出力端子に結合されたＮウェル制御回路（ＮＷＣ）とを含み、前記Ｎウェル制御回路は、さらに、電力ハイＶＤＤＥの電圧レベルと、外部ソース
によって前記出力端子に印加される電圧レベルとのうち大きい方の電圧を前記Ｎウェルノードに与えるように結合される、請求項１に記載の出力回路。
【請求項１０】
前記内部ノード、前記出力端子、および前記パストランジスタのゲート端子に結合された高電圧耐性回路（ＨＶＴ）をさらに含む、請求項１に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は集積回路（ＩＣ）内の出力バッファに関する。特に、この発明は、ＩＣのための高速出力バッファに関し、この出力バッファは、低電圧レベルを含め、さまざまな電圧レベルで動作する他の回路とインターフェイスする能力を有する。
【背景技術】
【０００２】
発明の背景
集積回路（ＩＣ）は、製品の世代ごとに、より高密度かつ高速になっている。ＩＣは、より多くの回路を同じ量のシリコン面積にパックし、より高速で動作するため、電力消費は急速に増加している。電力消費の増加は、いくつかの理由で望ましくない。たとえば、電力消費が多いと、デバイスは電池の電力で作動する用途には適さない。さらに、電力消費が多いと、デバイスは大量の熱を発し、これは消散させるのが難しくかつ費用がかかる。
【０００３】
ＩＣの電力消費を低下させる１つの方法は、動作電圧を減少させることである。したがって、ＩＣの動作電圧は、年とともに確実に低下してきている。かつては、ほとんどすべてのＩＣが５ボルトで動作していたが、現在では３．３ボルトおよび２．５ボルトの動作電圧が一般的であり、１．８ボルトのＩＣも利用可能である。この幅広い動作電圧のため、多くのＩＣは、異なる電圧レベルで動作する他のＩＣとインターフェイスするように設計されている。
【０００４】
今日の高速のＩＣでのもう１つの重要な課題は、異なるＩＣ間でデータを伝えることのできるスピードである。ＩＣ上の出力バッファは、入出力（Ｉ／Ｏ）パッドのキャパシタンスだけでなく、外部バスへのボンディングワイヤのキャパシタンス、バスワイヤ自身および目的地ＩＣの入力バッファも駆動しなければならない。したがって、データを信頼できる形で出力パッドにおいて駆動することのできるスピードは、システム全体の動作スピードを決定する要因であることが多い。
【０００５】
さらに、より低い電圧レベル（たとえば、１．８ボルト）で動作する電子回路は、より高い電圧レベル（たとえば、３．３ボルトまたは５ボルト）で動作する同じ電子回路よりも本質的に低速である。したがって、電力消費を低減するために動作電圧が下げられると、出力バッファのスピードはよりいっそう重要になる。したがって、ＩＣの「コア」（内部）は電力消費を低減するためにより低い電圧レベルで動作し、ＩＣの入出力回路は出力性能を向上するためにより高い電圧レベルで動作する。
【特許文献１】米国特許第６，１６９，４２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、１つの電圧レベル（たとえば、より低い電圧レベル）で入力信号を受入れかつ別の電圧レベル（たとえば、より高い電圧レベル）で出力信号を提供することができ、高い動作スピードを維持する出力回路を提供することが望ましい。さらに、出力回路は、出力回路の動作電圧よりも高い電圧でパッドに到達する入力信号と互換性のあることが望ましい。
【課題を解決するための手段】
【０００７】
発明の概要
この発明は、性能を犠牲にすることなく、さまざまな入力および出力電圧レベルとの互換性を提供する出力回路を提供する。出力端子上のプルアップは内部ノードによってゲートされ、この発明は、データ入力信号をこの内部ノードに素早く与えるためのさまざまな手段を含む。一実施例はデータ入力経路上にレベルシフタを含み、レベルシフタをバイパスし出力回路を通る代替の経路も提供する。たとえば、入力データの値がハイになると、代替の経路は減衰されたハイの値をすばやく内部ノードに与え、レベルシフタはアクティブになり、内部ノードの電圧を出力電力ハイレベルまで「昇圧し」、出力プルアップが完全にオフになるようにする。
【０００８】
この発明の第１の実施例による出力回路はレベルシフタを含み、これは第１のデータ入力信号の電圧レベルを出力回路の電圧ハイレベルに調節し、調節された信号をレベルシフタ出力ノードに提供する。出力回路は出力端子（出力パッドまたは入出力パッドに接続可能）、出力端子上のプルアップおよびプルダウンも含む。出力プルダウンは第２のデータ入力信号によってゲートされ、これは第１のデータ入力信号から分離されてもよいし、それに関連してもよいし、それから導かれてもよいし、またはそれと同じでもよい。一実施例では、第１および第２の入力信号は共通のデータ入力信号から導かれる。
【０００９】
第１の実施例の出力回路は、出力端子上のプルアップをゲートする内部ノードも含む。この出力プルアップのスピードは、通常、出力回路の動作スピードを決定する。したがって、この発明は、出力プルアップを駆動する内部ノードに第１のデータ入力信号をすばやく与えるためのさまざまな手段を含む。
【００１０】
出力回路を通る第１の経路は、レベルシフタをバイパスする非反転回路（一実施例では、インバータおよび２つのＮチャネルトランジスタを含む）を通るように第１のデータ入力信号を経路設定し、その信号を内部ノードに与える。第１の経路は高速であるが、内部ノードをずっと引くわけではなく、すなわち、内部ノードは電力ハイ電圧レベルＶＤＤＥに一貫して引かれるわけではない。したがって、第２の経路も設けられる。
【００１１】
出力回路を通る第２の経路は、レベルシフタを通ってレベルシフタ出力ノードに至るように第１のデータ入力信号を経路設定する。出力回路は、内部ノード上にプルアップ、たとえば、レベルシフタの出力ノードによってゲートされるＮチャネルトランジスタを含む。内部ノードとレベルシフタ出力ノードとの間に、出力端子上の信号によってゲートされるパストランジスタも設けられる。これら２つのデバイスは、内部ノードが一貫して機能するようにし、出力端子上のプルアップを完全にオフする。
【００１２】
この発明の別の実施例は、以下の付加的な回路、つまり、構成可能なスルーレート制御回路、出力回路を通る第２の経路を構成可能に不能化するイネーブル回路、高電圧許容回路、Ｎウェル制御回路、および接地跳ね返り電流低減回路のうちの１つまたは複数を含む。一実施例では、出力回路はプログラマブル論理装置（ＰＬＤ）の一部分を形成し、スルーレート構成信号はＰＬＤの構成メモリセルに記憶される。別の実施例では、イネーブル信号は同様に記憶される。
【００１３】
同様の参照番号が同様の要素を示す図面の中で、この発明を限定ではなく、例示によって説明する。
【発明を実施するための最良の形態】
【００１４】
図面の詳細な説明
この発明は、さまざまな電子回路に適用可能であると考えられる。この発明は、コンプレックスプログラマブル論理装置（ＣＰＬＤ）およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブル論理装置（ＰＬＤ）を含む集積回路（ＩＣ）に特
に適用可能であり、有利であることがわかっている。しかしながら、この発明はそのように限定されない。さらに、以下の説明では、この発明をさらに完全に理解できるように、さまざまな具体的な詳細を説明する。しかしながら、当業者には、この発明はこれらの具体的な詳細なしに実現可能であることが明らかであろう。
【００１５】
図１は、複数の電圧レベルを有する他の回路と互換性のある先行技術の出力回路の概略図である。図１の出力回路は、レベルシフタ１００、およびレベルシフタの出力信号ＰＧＡＴＥによって駆動されかつ出力端子ＰＡＤに出力信号を提供する出力ドライバを含む。（この明細書では、端子、信号線およびそれらの対応する信号を示すために同じ参照番号が使用される。）
出力ドライバは、出力端子ＰＡＤと電力ハイＶＤＤＥとの間に結合されたプルアップＰＵＰ、および出力端子ＰＡＤと接地ＧＮＤとの間に結合されたプルダウンＰＤＮを含む。プルアップＰＵＰは、ＮＷＥＬＬ端子を有するＰチャネルトランジスタであり、これは通常、電力ハイＶＤＤＥ、または外部ソースによって出力端子ＰＡＤに与えられる最も高い値のどちらか高いほうに結合される。プルアップＰＵＰは、レベルシフタからの出力信号ＰＧＡＴＥによって駆動されるゲート端子も有する。プルダウンＰＤＮは、通常、レベルシフタへのＤＡＴＡ入力と同じ論理値を有する別の入力信号ＮＤによって駆動されるＮチャネルトランジスタであるが、２つの信号ＤＡＴＡおよびＮＤは異なるタイミング特性を有してもよい。
【００１６】
レベルシフタは当該分野で周知であるため、レベルシフタ１００はここでは詳細には説明しない。使用可能な多くのさまざまなレベルシフタがある。チェン（Chen）らは、米国特許第４，９７８，８７０号で１つの互換性のあるＣＭＯＳレベルシフタを説明している。まとめると、レベルシフタ１００は、入力信号ＤＡＴＡを受入れ、これは入力信号ＤＡＴＡの電力ハイレベルがＮチャネルトランジスタのしきい値電圧Ｖｔｎよりも高い限り、出力回路によって使用される電力ハイＶＤＤＥと同じかまたはそれと異なる電圧レベルであってもよい。レベルシフタ１００は、入力信号ＤＡＴＡからレベルシフタ出力信号ＰＧＡＴＥを提供し、これは電力ハイレベルのＶＤＤＥを有する。
【００１７】
したがって、レベルシフタ１００は、出力回路の電圧レベルと異なる電圧レベルを有する他の回路とインターフェイスする能力を提供する。したがって、ＩＣのコアは、より低い電圧で動作し（ＩＣの消費電力を低減する）、出力回路は、より高い電圧（ＶＤＤＥ）で動作することができ、システム設計者によって要求される高速の入出力インターフェイスを提供することができる。
【００１８】
なお、レベルシフタは、通常、入力信号ＮＤと出力プルダウンとの間の経路には適用されない。入力信号ＮＤの電力ハイレベルがＮチャネルトランジスタのしきい値電圧Ｖｔｎよりも高い限り、プルダウンＰＤＮは適切に機能する。よって、レベルシフタはこの経路では必要ではない。
【００１９】
図１の出力回路の欠点は、回路の電圧レベルの柔軟性が出力プルアップ経路のスピードを犠牲にして得られる点である。出力回路は、出力端子ＰＡＤを電力ハイＶＤＤＥ電圧レベルにプルアップするときに最も低速である。したがって、出力回路を通るクリティカルパスは、入力ノードＤＡＴＡからノードＰＧＴＥを通ってプルアップＰＵＰに至り、そして出力端子ＰＡＤに至る回路である。レベルシフタは、必然的にインバータよりも大きな遅延を有する。したがって、図１の出力回路にレベルシフタ１００を含めることは、出力回路のスピードに悪影響を及ぼす。
【００２０】
この発明の出力回路は、出力回路を通るクリティカルパスからレベルシフタを取除くことによって、または言い換えると、レベルシフタをバイパスし回路を通る代替の経路を提
供することによって、この限界に対処する。
【００２１】
第１の実施例
図２は、この発明による出力回路の第１の実施例の概略図である。図２の出力回路は、レベルシフタ１００、ＰチャネルトランジスタＰ２およびＰ１２、ＮチャネルトランジスタＮ３、Ｎ４、Ｎ７ならびにＮ１１、およびインバータＩＮＶＡを含む。一実施例では、インバータＩＮＶＡは、出力回路の大半によって使用される電力ハイレベルＶＤＤＥではなく、コア電圧ＶＤＤＣを使用する。
【００２２】
ＰチャネルトランジスタＰ１２およびＮチャネルトランジスタＮ１１は、出力端子ＰＡＤにプルアップおよびプルダウンをそれぞれ提供する。ＰチャネルトランジスタＰ１２は、内部ノードＰＤによってゲートされる。ＮチャネルトランジスタＮ１１は、入力信号ＮＤによってゲートされ、これは入力信号ＤＡＴＡに関連付けられてもよい。たとえば、入力信号ＤＡＴＡおよびＮＤは、図３Ａ〜図３Ｃのいずれかに示されるように関連付けられてもよい。図３Ａは、共通ソースの信号ＤＡＴＡＩＮが２つのインバータ３０１および３０２を通るように経路設定されて、入力信号ＤＡＴＡおよびＮＤをそれぞれ生成する一実施例が示される。図３Ｂは、入力信号ＤＡＴＡがインバータ３０３および３０４を通り、２度反転されて入力信号ＮＤを生成する一実施例を示す。図３Ｃは、入力信号ＤＡＴＡおよびＮＤが同じ信号である実施例を示す。入力信号ＤＡＴＡおよびＮＤは、関連付けられなくてもよいし、または別の態様で関連付けられてもよい（図示せず）。
【００２３】
出力回路を通る第１の経路では、図１のように、入力信号ＤＡＴＡはレベルシフタ１００を通るが、レベルシフタは内部ノードＰＤを直接駆動するのではなく、ノードＢを駆動する。ノードＢはＮチャネルトランジスタＮ４を駆動し、これは内部ノードＰＤと電力ハイＶＤＤＥとの間に結合される。したがって、トランジスタＮ４はノードＰＤに対するプルアップとして働き、レベルシフタ出力信号Ｂがハイのときに電力ハイＶＤＤＥの電圧レベルを内部ノードＰＤに印加するための手段を提供する。ＰチャネルトランジスタＰ２は、ノードＢと内部ノードＰＤとの間に、出力端子ＰＡＤによってゲートされるパストランジスタを提供する。よって、トランジスタＰ２は、出力端子ＰＡＤの値がローのときにレベルシフタ出力信号Ｂを内部ノードＰＤに印加するための手段を提供する。
【００２４】
出力回路を通る第２の経路では、入力信号ＤＡＴＡはＮチャネルトランジスタＮ３を駆動し、これは内部ノードＰＤに第２のプルアップを提供する。入力信号ＤＡＴＡも、インバータＩＮＶＡを通じて、内部ノードＰＤ上のプルダウンであるＮチャネルトランジスタＮ７を駆動する。（図示しない一実施例では、インバータＩＮＶＡの出力もレベルシフタ１００に提供される。）したがって、データ入力端子ＤＡＴＡの値は、レベルシフタ１００を通ることなく、内部ノードＰＤに印加される。
【００２５】
出力回路を通る第２の経路は、入力信号ＤＡＴＡから内部ノードＰＤへ、そして出力端子ＰＡＤへの高速な応答時間を提供する。出力回路を通る第１の経路は、内部ノードＰＤに最大限の電力ハイ電圧レベルＶＤＤＥを提供するため、ＤＡＴＡ入力信号がハイのときにプルアップＰ１２を完全に遮断する。
【００２６】
ＰチャネルトランジスタＰ２およびＰ１２は、ノードＮＷＥＬＬに結びつけられたＮウェルを有する。ノードＮＷＥＬＬは、電力ハイＶＤＤＥ、または異なる電圧レベルに結びつけられてもよい。たとえば、出力端子ＰＡＤが外部ソースによってＶＤＤＥより高い値まで駆動され得る場合、少なくとも出力端子ＰＡＤの電圧に等しい電圧レベルにノードＮＷＥＬＬを結びつけることが好ましい。これは、たとえば、ノードＮＷＥＬＬの電圧レベルが出力端子ＰＡＤの電圧よりも低い場合、ＰチャネルトランジスタＰ１２は、逆方向バイアスダイオードではなく、順方向バイアスダイオードとして機能するために望ましく、
これは望ましい機能性である。
【００２７】
一実施例では、ノードＮＷＥＬＬは、電力ハイＶＤＤＥと出力端子ＰＡＤの電圧との高い方に保持される。１つのそのようなＮウェル生成回路を、図４を参照して以下に説明する。
【００２８】
図２の出力回路の挙動を２つの異なる電圧の組合せについて説明する。上述のように、ＶＤＤＥは、出力回路に対する電力ハイ電圧レベルを示す。「コア」回路、たとえば、出力回路に対するＤＡＴＡおよびＮＤ入力信号を生成する回路に対する電力ハイ電圧レベルは、ＶＤＤＣと示される。
【００２９】
第１の例では、ＶＤＤＥおよびＶＤＤＣはともに同じであり、たとえば、１．８ボルトである。入力信号ＤＡＴＡがローになると、ノードＡの電圧は１．８ボルトに上昇し、ＮチャネルトランジスタＮ７はオンする。ＮチャネルトランジスタＮ３はオフする。したがって、内部ノードＰＤはローに引かれ、出力プルアップＰ１２はオンする。入力信号ＮＤは信号ＤＡＴＡに追従し、これもローになり、出力プルダウンＮ１１はオフする。したがって、出力端子ＰＡＤはハイになる。
【００３０】
一実施例では、ＮチャネルトランジスタＮ７は大きなデバイスであるため、内部ノードＰＤは非常にすばやくプルダウンされる。内部ノードＰＤは出力端子ＰＡＤのプルアップのスピードを制御するため、このことは出力端子ＰＡＤの高速なプルアップスピードにつながる。
【００３１】
入力信号ＤＡＴＡがハイになるとき、ノードＡはローになり、ＮチャネルトランジスタＮ７はオフする。ＮチャネルトランジスタＮ３はオンし、減衰されたハイの信号（１．８ボルトマイナスＶｔｎ、Ｎチャネルしきい値電圧）を内部ノードＰＤに通す。出力プルアップＰ１２はオフするが、完全にオフしなくてもよい。すなわち、トランジスタＰ１２を通るいくらかの漏れ電流があってもよい。入力信号ＮＤは入力信号ＤＡＴＡに追従してハイになるため、出力プルダウンＮ１１はオンし、出力端子ＰＡＤはローになる。
【００３２】
一方、入力信号ＤＡＴＡのハイの値はレベルシフタ１００を通ってレベルシフタ出力ノードＢに通され、これはＮチャネルトランジスタＮ４をオンする。トランジスタＮ４は、減衰されたハイの信号（１．８ボルト−Ｖｔｎ）も内部ノードＰＤに通す。しかしながら、出力端子ＰＡＤのローの値はＰチャネルトランジスタＰ２をオンし、これは最大限の１．８ボルトをノードＢから内部ノードＰＤに通す。内部ノードＰＤが最大限の電力ハイの値ＶＤＤＥに達したため、出力プルアップＰ１２は完全にオフされる。
【００３３】
一実施例では、ＮチャネルトランジスタＮ３は大きなデバイスであるため、内部ノードＰＤは非常にすばやくプルアップされる。内部ノードＰＤは出力端子ＰＡＤのプルアップスピードを制御するため、このことは出力プルアップＰ１２を非常にすばやくオフさせる。大きなＮチャネルトランジスタＮ１１とともに、このことは出力端子ＰＡＤの高速なプルダウンスピードにつながる。
【００３４】
第２の例では、ＶＤＤＣはより低い電圧（たとえば、１．８ボルト）であり、ＶＤＤＥはより高い電圧（たとえば、２．５ボルト）である。入力信号ＤＡＴＡがローになるとき、出力回路は第１の例で述べたように挙動する。
【００３５】
入力信号ＤＡＴＡがハイになるとき、ノードＡはローになり、ＮチャネルトランジスタＮ７はオフし、ＮチャネルトランジスタＮ３はオンする。ＮチャネルトランジスタＮ３は減衰されたハイの信号（ＶＤＤＣ−Ｖｔｎ、または１．８ボルト−Ｖｔｎ）を内部ノード
ＰＤに通す。出力プルアップＰ１２はオフするが、完全にオフしなくてもよい。入力信号ＮＤは入力信号ＤＡＴＡに追従してハイになっているため、出力プルダウンＮ１１はオンし、出力端子ＰＡＤはローになる。
【００３６】
一方、入力信号ＤＡＴＡのハイの値はレベルシフタ１００を通ってレベルシフタ出力ノードＢに通され、これは電力ハイレベルＶＤＤＥ、または２．５ボルトまで高くなる。ＮチャネルトランジスタＮ４はオンし、減衰されたハイの信号（ＶＤＤＥ−Ｖｔｎ）を内部ノードＰＤに通す。したがって、内部ノードＰＤは（２．５ボルト−Ｖｔｎ）の電圧レベルである。しかしながら、出力端子ＰＡＤのローの値はＰチャネルトランジスタＰ２をオンし、これは最大限の２．５ボルトをノードＢから内部ノードＰＤに通す。内部ノードＰＤが最大限の電力ハイの値ＶＤＤＥに達したので、出力プルアップＰ１２は完全にオフされる。
【００３７】
第２の実施例
図４は、この発明の出力回路の第２の実施例の概略図である。この実施例は、図２の実施例には提供されない付加的な能力を含む。図２に存在する要素に加えられるのは、レベルシフタ１００（図４ではＬＶＬＳと示される）、構成可能なスルーレート制御回路ＣＳＲＣ、イネーブル回路ＥＮＡＢ、高電圧許容回路ＨＶＴ、接地跳ね返り電流低減回路ＧＢＣＲおよびＮウェル制御回路ＮＷＣの一実施例の詳細である。図４の回路は、図２の回路に存在しない２つの入力信号、スルーレート制御回路ＣＳＲＣを制御するスルーレート構成信号であるＳＬＥＷＲＡＴＥＢ、およびイネーブル回路ＥＮＡＢを制御するイネーブル信号であるＴＳＥＮＢの２つを含む。
【００３８】
図４の出力回路は、ＮチャネルトランジスタＮ０〜Ｎ１２、ＰチャネルトランジスタＰ０〜Ｐ１２、インバータＩＮＶＡ、ＩＮＶ０ならびにＩＮＶ１、ＮＯＲゲートＮＯＲＣ、およびレベルシフタＬＶＳならびにＬＶＬＳを含む。レベルシフタＬＶＳの一実施例の詳細は図５に示され、以下に説明する。一実施例のＮチャネルトランジスタおよびＰチャネルトランジスタのデバイスのサイズは表１に示す。同じ実施例のインバータおよびＮＯＲゲートのデバイスのサイズは表２に示す。すべてのデバイスのサイズはミクロンで示され、長さ／幅の形式である。
【００３９】
表１では、チャネルの長さが０．３４ミクロン以上のデバイスは入出力デバイスであり、より厚い酸化物層および高いしきい値電圧を有する。チャネルの長さが０．２２ミクロン以下のデバイスは低電圧デバイスであり、より薄い酸化物および低いしきい値電圧を有する。表２では、デバイスはすべて低電圧デバイスである。
【００４０】
【表１】
0005184326.tif 000002
【００４１】
図４の出力回路は、ＬＶＬＳと示されるレベルシフタ１００の一実施例を含み、これはトランジスタＰ０、Ｐ１、Ｎ１、Ｎ２およびＮ５を含む。レベルシフタＬＶＬＳは、電力ハイ電圧レベルのＶＤＤＣを有する入力信号ＤＡＴＡを受入れ、出力信号Ｂを提供し、これは電力ハイ電圧レベルのＶＤＤＥを有する。
【００４２】
ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ５は、電力ハイＶＤＤＥと接地ＧＮＤとの間に直列に結合され、各々レベルシフタ出力ノードＢによってゲートされる。ＮチャネルトランジスタＮ２は、ＮチャネルトランジスタＮ５に並列に結合され、入力信号ＤＡＴＡによってゲートされる。ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１は、電力ハイＶＤＤＥと接地ＧＮＤとの間に直列に結合される。ＰチャネルトランジスタＰ１は、トランジスタＰ０とＮ５との間のノード（ノードＦ）によってゲートされる。ＮチャネルトランジスタＮ１は、入力信号ＤＡＴＡの逆数（ノードＡ、インバータＩＮＶＡによって提供される）によってゲートされる。トランジスタＰ１とＮ１との間のノードはレベルシフタ出力ノードＢである。
【００４３】
ＮチャネルトランジスタＮ５は、パワーアップシーケンス中に働き始める。パワーアップ時、ＶＤＤＣ＝ＶＤＤＥ＝０ボルトである。したがって、入力信号ＤＡＴＡはロー（０ボルト）であり、インバータ（ノードＡ）の出力もローである（ＶＡ＝０ボルト）。電力ハイＶＤＤＥが０ボルトから上昇すると、ノードＢおよびＦは、一般にＶＤＤＥと調和して、ともに上昇する（ＶＢ＝ＶＦ＝ＶＤＤＥ）。（ＶＤＤＥからこれらのノードの各々へはいくらかの電圧の下降があり得る。）しかしながら、ノードＦの電圧がＮチャネルしきい値電圧まで上昇すると（ＶＦ＝Ｖｔｎ）、ＮチャネルトランジスタＮ５はノードＦを接地ＧＮＤに向かって引き下げ始め、ＰチャネルトランジスタＰ１をオンする。このことは
、ノードＢをＶＤＤＥに引き、それは動作電力ハイの値までＶＤＤＥに確実に追従する。したがって、内部ノードＰＤはＶＤＤＥに確実に追従し、パワーアップ後、出力プルアップＰ１２を確実にオフにする。
【００４４】
任意の構成可能なスルーレート制御回路ＣＳＲＣは、ＮＯＲゲートＮＯＲＣおよびＮチャネルトランジスタＮ６を含む。ＮＯＲゲートＮＯＲＣは、入力信号ＤＡＴＡおよび新しい入力信号ＳＬＥＷＲＡＴＥＢによって駆動され、ＮチャネルトランジスタＮ６をゲートし、これは内部ノードＰＤと接地ＧＮＤとの間に結合される。一実施例では、ＮＯＲゲートＮＯＲＣは、出力回路の大半によって使用される電力ハイレベルＶＤＤＥではなく、コア電圧ＶＤＤＣを使用する。
【００４５】
信号ＳＬＥＷＲＡＴＥＢはスルーレート構成信号である。一実施例では、出力回路はプログラマブル論理装置（ＰＬＤ）の一部分を含み、スルーレート構成信号はＰＬＤの構成メモリセルに記憶される。
【００４６】
構成可能なスルーレート制御回路は以下のように機能する。入力信号ＳＬＥＷＲＡＴＥＢがハイのとき、低速のスルーレートが選択される。ＮＯＲゲートＮＯＲＣ（ノードＣ）の出力がローのとき、ＮチャネルトランジスタＮ６はオフであり、すなわち、内部ノードＰＤをプルダウンすることに参加しない。入力信号ＳＬＥＷＲＡＴＥＢがローのとき、高いスルーレートが選択される。入力信号ＤＡＴＡがローになるとき、ノードＣはハイになり、Ｎチャネルトランジスタは内部ノードＰＤをプルダウンするのに参加する。
【００４７】
一実施例では（表１を参照）、ＮチャネルトランジスタＮ７は比較的小さく（すなわち、低速）、ＮチャネルトランジスタＮ６は比較的大きい（すなわち、高速）。したがって、入力信号ＳＬＥＷＲＡＴＥＢをローの値に設定することによって、内部ノードＰＤをプルダウンするプロセスが高速化され、したがって、出力端子ＰＡＤをプルアップするプロセスが高速化される。
【００４８】
任意のイネーブル回路ＥＮＡＢは、レベルシフタＬＶＳ、ＰチャネルトランジスタＰ１１、ＮチャネルトランジスタＮ８〜Ｎ１０およびＮ１２を含む。入力信号ＴＳＥＮＢは、出力回路を通る代替の経路に対するイネーブル信号である。イネーブル信号ＴＳＥＮＢがハイのとき、代替の経路は不能化される。イネーブル信号ＴＳＥＮＢがローのとき、代替の経路は可能化される。
【００４９】
一実施例では、出力回路はプログラマブル論理装置（ＰＬＤ）の一部分を含み、イネーブル信号ＴＳＥＮＢは、ＰＬＤの構成メモリセルに記憶される。
【００５０】
イネーブル信号ＴＳＥＮＢはレベルシフタＬＶＳを通り、これは２つの出力信号、ＴＳＥＮＢ１（イネーブル信号ＴＳＥＮＢに追従する）および信号ＴＳＥＮＢ１の逆数、信号ＴＳＥＮ１を提供する。信号ＴＳＥＮＢ１は、信号ＴＳＥＮ１によってゲートされるＮチャネルトランジスタＮ１２を通じて接地までローに引かれる。（図５に関して説明するように、ＮチャネルトランジスタＮ１２は、レベルシフタＬＶＬＳのトランジスタＮ５に対応するため、レベルシフタＬＶＳの一部とみなすことができる。）
信号ＴＳＥＮＢ１は、ＰチャネルトランジスタＰ１１およびＮチャネルトランジスタＮ８で作られるインバータも駆動する。このインバータの出力は、図４にノードＥと示される。ノードＥは、出力端子ＰＡＤと第２の内部ノードＤとの間に結合されるＮチャネルトランジスタＮ０をゲートする。信号ＴＳＥＮＢ１は、ノードＤと接地ＧＮＤとの間のＮチャネルトランジスタＮ９をゲートする。
【００５１】
イネーブル回路ＥＮＡＢは以下のように機能する。イネーブル信号ＴＳＥＮＢがローの
とき、信号ＴＳＥＮＢ１はローであり、信号ＴＳＥＮ１はハイである。ＮチャネルトランジスタＮ１２はオンである。ＰチャネルトランジスタＰ１１はオンであり、ＮチャネルトランジスタＮ８およびＮ９はオフである。したがって、ノードＥはハイである。トランジスタＮ０はオンであり、出力端子ＰＡＤをノードＤに結合する。したがって、回路は図２に示される回路と同じように機能する。代替の経路は可能化される。
【００５２】
イネーブル信号ＴＳＥＮＢがハイのとき、信号ＴＳＥＮＢ１はハイであり、信号ＴＳＥＮ１はローである。ＮチャネルトランジスタＮ１２はオフである。ＰチャネルトランジスタＰ１１はオフで、ＮチャネルトランジスタＮ８およびＮ９はオンである。したがって、ノードＥおよびＤはともにローである。ノードＤはローであるため、ＰチャネルトランジスタＰ２はオンであり、内部ノードＰＤをレベルシフタ出力ノードＢに結合する。トランジスタＮ０はオフであり、出力端子ＰＡＤをノードＤから切離す。よって、回路は図１に示される先行技術の回路と同じように機能する。代替の経路は不能化される。
【００５３】
イネーブル回路は電子回路設計の分野で周知である。したがって、多くのさまざまな種類のイネーブル回路が知られており、任意でこの発明の出力回路に含めてもよい。
【００５４】
任意の高電圧許容回路ＨＶＴは、ＰチャネルトランジスタＰ３、Ｐ５、およびＰ６を含む。ＰチャネルトランジスタＰ３は、ＮチャネルトランジスタＮ０と並列に結合され、電力ハイＶＤＤＥによってゲートされる。ＰチャネルトランジスタＰ５は、内部ノードＰＤと電力ハイＶＤＤＥとの間に結合され、出力端子ＰＡＤによってゲートされる。ＰチャネルチャネルトランジスタＰ６は、出力端子ＰＡＤと内部ノードＰＤとの間に結合され、電力ハイＶＤＤＥによってゲートされる。
【００５５】
多くの出力回路でそうであるように、出力端子ＰＡＤは、入力端子としてシステム内の他のＩＣから信号を受取るように機能することもできる。（入力経路は図２および図４には図示されないが、出力回路設計では周知である。）したがって、出力端子ＰＡＤは、さまざまな電圧レベルの入力信号を扱うことが望ましい。出力端子ＰＡＤの電圧（ＶＰＡＤ）は、ＶＤＤＣまたはＶＤＤＥのどちからより高くなってもよい。たとえば、ＶＤＤＣおよびＶＤＤＥがともに１．８ボルトのとき、ＶＰＡＤは３．６ボルトに駆動されてもよい。
【００５６】
代替の経路が可能化されおり（ＴＳＥＮＢがローである）、スルーレートがハイになるように構成される（ＳＬＷＲＡＴＥＢがローである）と仮定する。入力信号ＤＡＴＡがハイのとき（ＶＤＡＴＡ＝１．８ボルト）、ノードＢはハイであり（ＶＢ＝１．８ボルト）、ＮチャネルトランジスタＮ３およびＮ４はともにオンされ、内部ノードＰＤをＶＤＤＥマイナスＶｔｎ（１．８ボルト−Ｖｔｎ）に引く。イネーブル信号ＴＳＥＮＢはローであるため、信号ＴＳＥＮＢ１はローである。したがって、ＮチャネルトランジスタＮ９はオフであり、ノードＥの電圧はＶＤＤＥであり（ＶＥ＝１．８ボルト）、ＮチャネルトランジスタＮ０はオンである。
【００５７】
ＶＰＡＤ＝０ボルトのとき、ノードＤの電圧（ＶＤ）は０ボルトである（トランジスタＮ０を通じて引かれてローになる）。したがって、ＰチャネルトランジスタＰ２はオンである。よって、ノードＢの高い電圧（１．８ボルト）はトランジスタＰ２を通じて通され、内部ノードＰＤを一貫して１．８ボルトに引く（ＶＰＤ＝ＶＤＤＥ＝１．８ボルト）。トランジスタＰ５も内部ノードＰＤをＶＤＤＥに引くのを支援する。
【００５８】
ＶＰＡＤがＶＤＤＥレベルに上昇するとき（現在の例を続けて、ＶＰＡＤ＝ＶＤＤＥ＝１．８ボルトのとき）、ノードＤの電圧（ＶＤ）は上昇するが、トランジスタＮ０を通ることによって減衰される。すなわちＶＤ＝ＶＤＤＥ−Ｖｔｎである。したがって、トラン
ジスタＰ２は完全にはオンされない。ＰチャネルトランジスタＰ５はオフである。この「中間期間」中、内部ノードＰＤの電圧は、１．８ボルト（ＶＰＤ＝ＶＤＤＥ）のままであってもよいし、または低下して１．８ボルトを下回ってもよい。
【００５９】
一旦、ＶＰＡＤがＶＤＤＥより高くなると、ＰチャネルトランジスタＰ６はオンし、内部ノードＰＤの電圧（ＶＰＤ）をＶＰＡＤに追従させる。したがって、ＶＰＤ＝ＶＰＡＤであり、出力プルアップＰ１２は完全にオフされる。ＰチャネルトランジスタＰ３はオンし、ノードＤの電圧（ＶＤ）をＶＰＡＤに追従させる。したがって、トランジスタＰ２も完全にオフされる。
【００６０】
したがって、図４の実施例では、内部ノードＰＤの電圧（ＶＰＤ）がハイのとき、ＰチャネルトランジスタＰ３、Ｐ５およびＰ６は、ＶＤＤＥおよびＶＰＡＤの２つの電圧レベルのうちの高い方にＶＰＤを追従させることがわかる。よって、出力回路は、出力回路の電力ハイ電圧よりも高い出力端子の電圧を許容する。この能力のため、出力プルアップは、内部ノードＰＤがハイのときに常に完全にオフし、プルアップを通る漏れ電流はない。
【００６１】
任意の接地跳ね返り電流低減回路ＧＢＣＲは、インバータＩＮＶ０およびＩＮＶ１ならびにＮチャネルトランジスタＮ１１を含む。ＮチャネルトランジスタＮ１１は、出力端子ＰＡＤと接地ＧＮＤとの間に結合される。インバータＩＮＶ０およびＩＮＶ１は直列に結合され、インバータＩＮＶ０の入力端子はＮＤ入力信号を受取るように結合され、インバータＩＮＶ１（ノードＮＤ２）の出力はＮチャネルトランジスタＮ１１をゲートする。よって、信号ＮＤ２は入力信号ＮＤを遅延させたものである。
【００６２】
接地跳ね返り電流低減回路ＧＢＣＲは以下のように機能する。入力信号ＮＤがハイになるとき（ＶＮＤ＝ＶＤＤＣ）、第１のＮチャネルトランジスタＮ１０はオンし、インバータＩＮＶ０およびＩＮＶ１を通る遅延の後、ＮチャネルトランジスタＮ１１がオンする。効果は、出力端子ＰＡＤの立下がり時間を増加させ（通常は立上がり時間よりもずっと短い）、典型的な接地跳ね返り電流を低減することである。２つのインバータ内のデバイスは、目標とされるシステムの用途で所望のように接地跳ね返り電流を制御するようにサイズを決めることができる。
【００６３】
接地跳ね返り電流低減回路は、オーバーラップ電流を低減するようにも機能する。オーバーラップ電流は、出力プルアップ（トランジスタＰ１２）および出力プルダウンがともにオンであるときに流れる電流である。この状態は、出力プルアップが完全にオフする前に出力プルダウンがオンしたときに短時間起る。プルダウンの幅の一部分をオンするのを遅延させることによって（すなわち、トランジスタＮ１０がすでにオンした後かつ好ましくはトランジスタＰ１２がオフになった後にトランジスタＮ１１をオンすることによって）、オーバーラップ電流は低減される。
【００６４】
任意のＮウェル制御回路ＮＷＣは、３つのプルアップ（ＰチャネルトランジスタＰ４、Ｐ７およびＰ８）を含み、これらはＮＷＥＬＬと電力ハイＶＤＤＥとの間に結合され、ノードＤ、ノードＮＷＥＬＬおよび出力端子ＰＡＤによってそれぞれゲートされる。回路は、２つのＰチャネルトランジスタＰ９およびＰ１０をさらに含み、これらは出力端子ＰＡＤとノードＮＷＥＬＬとの間に結合され、電力ハイＶＤＤＥおよびノードＮＷＥＬＬによってそれぞれゲートされる。
【００６５】
Ｎウェル制御回路ＮＷＣは、電力ハイＶＤＤＥと出力端子ＰＡＤの電圧との高い方にノードＮＷＥＬＬを維持するように機能する。このことは、たとえば、ノードＮＷＥＬＬの電圧レベルが出力端子ＰＡＤの電圧よりも低い場合に、ＰチャネルトランジスタＰ３およびＰ１２は、所望のように、逆方向バイアスダイオードとしてではなく、順方向バイアス
ダイオードとして機能するため、望ましい。
【００６６】
Ｎウェル制御回路ＮＷＣは以下のように機能する。出力端子ＰＡＤの電圧（ＶＰＡＤ）が０ボルトと電力ハイＶＤＤＥマイナスＰチャネルのしきい値電圧の絶対値との間であるとき（すなわち、０ボルト＜ＶＰＡＤ＜ＶＤＤＥ−｜Ｖｔｐ｜のとき）、トランジスタＰ４およびＰ８はノードＮＷＥＬＬをＶＤＤＥに引く。ＶＤＤＥ−｜Ｖｔｐ｜＜ＶＰＡＤ＜ＶＤＤＥのとき、トランジスタＰ７はノードＮＷＥＬＬをＶＤＤＥに維持する。ＶＤＤＥ＜ＶＰＡＤ＜ＶＤＤＥ＋｜Ｖｔｐ｜のとき、トランジスタＰ１０はノードＮＷＥＬＬをＶＰＡＤに引く。ＶＰＡＤ＞ＶＤＤＥ＋｜Ｖｔｐ｜のとき、トランジスタＰ９はオンし、ノードＮＷＥＬＬをＶＰＡＤに維持する。したがって、ノードＮＷＥＬＬの電圧は、常にＶＤＤＥとＶＰＡＤとの高い方に維持される。
【００６７】
図５はレベルシフタＬＶＳの一実施例を示し、これはトランジスタＰ２０、Ｐ２１、Ｐ２２、Ｎ２０、Ｎ２１およびＮ２２を含む。レベルシフタＬＶＳは、電力ハイ電圧レベルのＶＤＤＣを有する入力信号ＴＳＥＮＢを受入れ、かつ信号電力ハイ電圧レベルのＶＤＤＥを有するＴＳＥＮＢ１およびＴＳＥＮＢを提供する。
【００６８】
ＰチャネルトランジスタＰ２０およびＮチャネルトランジスタＮ２０は、電力ハイＶＤＤＥと接地ＧＮＤとの間に直列に結合される。ＰチャネルトランジスタＰ２０は、トランジスタＰ２１とＮ２１との間のノード（ＴＳＥＮＢ１）によってゲートされる。ＮチャネルトランジスタＮ２０は、入力信号ＴＳＥＮＢによってゲートされる。トランジスタＰ２０とＮ２０との間のノードは、レベルシフタ出力ノードＴＳＥＮ１である。ＰチャネルトランジスタＰ２１およびＮチャネルトランジスタＮ２１は、電力ハイＶＤＤＥと接地ＧＮＤとの間に直列に結合される。ＰチャネルトランジスタＰ２１は、ノードＴＳＥＮ１によってゲートされる。ＮチャネルトランジスタＮ２１は、トランジスタＰ２２およびＮ２２から形成されるインバータによって提供される入力信号ＴＳＥＮＢの逆数によってゲートされる。トランジスタＰ２１とＮ２１との間のノードは、レベルシフタ出力ノードＴＳＥＮＢ１である。
【００６９】
なお、ＮチャネルトランジスタＮ１２と組合されたレベルシフタＬＶＳ（図４を参照）は、インバータＩＮＶＡと組合されたレベルシフタＬＶＬＳと同じ回路を形成する。これは、トランジスタをグループ化して上述の異なる出力機能を提供できるようにする方法の一例である。図４は、トランジスタをグループ化して回路にする１つの方法を示すにすぎず、これは出力回路のさまざまな機能を説明するのに都合がよい方法である。
【００７０】
ＮチャネルトランジスタＮ１２は、レベルシフタＬＶＬＳ内のＮチャネルトランジスタＮ５が果たすのと同じ役割を、パワーアップシーケンス中のレベルシフタＬＶＳに対して果たす。また、トランジスタＰ２２およびＮ２２によって形成されるインバータは、コア電圧レベルＶＤＤＣと接地ＧＮＤの間に結合されることに注意されたい。この結合は、図４のインバータＩＮＶＡでも使用可能である。
【００７１】
他の実施例では、ＮチャネルトランジスタＮおよびＰチャネルトランジスタは、それらに対応するデバイス（Ｐチャネルデバイスを備えたＮチャネルデバイスおよびその逆）によって置き換えることができ、反転されたゲート信号によってゲートされる。これは回路設計の分野では周知の置換技術である。上述の実施例のこれらの変形および他の変形は、この発明に含まれる。
【００７２】
この発明の関連技術の当業者には、この開示の結果としてなされ得るさまざまな変形例および追加が認められるであろう。たとえば、上述の説明は、ＰＬＤを含むＩＣに関連してこの発明の回路を説明している。しかしながら、この発明は、電子設計分野の他の分野
にも適用可能である。さらに、ここに説明される以外のトランジスタ、プルアップ、プルダウン、インバータおよびＮＯＲゲートを使用してこの発明を実現することも可能である。さらに、構成要素の中には互いに直接接続されて示されるものもあれば、中間の構成要素を介して接続されるものもある。それぞれの場合、相互接続の方法は２つ以上の回路ノード間の所望の電子的な通信を確立する。そのような通信は、当業者によって理解されるように、いくつかの回路構成を使用することによって実現可能であることが多い。したがって、そのような変形および追加は、すべてこの発明の範囲内にあるものと考えられる。この発明は請求項およびその均等物によってのみ限定される。
【図面の簡単な説明】
【００７３】
【図１】先行技術の出力回路の概略図である。
【図２】この発明の第１の実施例による出力回路の概略図である。
【図３Ａ】ＤＡＴＡとＮＤ入力信号との間の第１のあり得る関係を示す第１の概略図である。
【図３Ｂ】ＤＡＴＡとＮＤ入力信号との間の第２のあり得る関係を示す第２の概略図である。
【図３Ｃ】ＤＡＴＡとＮＤ入力信号との間の第３のあり得る関係を示す第３の概略図である。
【図４】この発明の第２の実施例による出力回路の概略図である。
【図５】図４の実施例で使用されるレベルシフタ回路の概略図である。
【符号の説明】
【００７４】
１００  レベルシフタ、Ｐ２，Ｐ１２  Ｐチャネルトランジスタ、Ｎ３，Ｎ４，Ｎ７，Ｎ１１  Ｎチャネルトランジスタ、ＩＮＶＡ  インバータ。
【図１】
0005184326.tif 000003
【図２】
0005184326.tif 000004
【図３Ａ】
0005184326.tif 000005
【図３Ｂ】
0005184326.tif 000006
【図３Ｃ】
0005184326.tif 000007
【図４】
0005184326.tif 000008
【図５】
0005184326.tif 000009