(57)【特許請求の範囲】
【請求項１】
（ａ）上面に第１絶縁膜を有するフィン状の半導体である半導体フィンを形成する工程と、
（ｂ）前記半導体フィンの側面の一部を覆うゲート電極、および当該ゲート電極と前記半導体フィンとの間に介在するゲート絶縁膜である第２絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜および前記ゲート電極をマスクとするクラスタ注入により、前記半導体フィンの側面に不純物を導入することでソース／ドレイン・エクステンション領域を形成する工程と、
（ｄ）前記ゲート電極の側面にサイドウォールを形成する工程と、
（ｅ）前記サイドウォールよりも外側の前記半導体フィンを除去する工程と、
（ｆ）前記工程（ｅ）の後の前記半導体フィンの両端に、不純物が添加されたエピタキシャル層を形成する工程とを備える
ことを特徴とするフィン型トランジスタの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン型の電界効果型トランジスタの構造並びにその形成方法に関する。
【背景技術】
【０００２】
ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide Semiconductor Field-Effect Transistor）は、例えばＣＰＵやメモリなど、あらゆる半導体装置に用いられている。従来のＭＯＳＦＥＴは、平面状の半導体基板の上面にゲート絶縁膜を介して設けられたゲート電極と、当該半導体基板におけるゲート電極の両側に形成されたソース／ドレイン領域とから成っていた。そのため従来のＭＯＳＦＥＴは、キャリアが流れるチャネル領域が半導体基板の上面部のみに形成される、平面的な構造となっていた。以下、そのような従来のＭＯＳＦＥＴを「プレーナＦＥＴ」と称す。
【０００３】
ＭＯＳＦＥＴは高い集積度を実現できる点で優れており、その微細化は年々進んでいる。しかしプレーナＦＥＴの微細化が進むと、次のような問題が生じ得る。例えば微細化のためにゲート幅が狭くなると、電流のパスとなるチャネル領域の幅が狭くなるため、大きな電流が流せなくなる。またゲート長が短くなると、いわゆる短チャネル効果の発生が懸念される。短チャネル効果を抑制するためには、基板の不純物濃度を高くすることが効果的であるが、当該不純物濃度が高くなるとキャリア移動度が低下するため、この場合も大きな電流を流すことができなくなる。
【０００４】
微細化が進んだ現在のプレーナＦＥＴでは、これ以上に微細化が進むと上記のようなトランジスタの性能低下を招くため、集積度を上げるメリットが少なくなってきている。そのためプレーナＦＥＴの微細化は、限界に近づきつつあると言われている。
【０００５】
プレーナＦＥＴが有する上記の問題を解決するＭＯＳＦＥＴとして、基板上に立設されたフィン型の半導体（半導体フィン；以下、単に「フィン」称す）を用いて形成される「フィンＦＥＴ」が注目されている（例えば、下記特許文献１）。フィンＦＥＴは、そのチャネル領域がフィンの側面（基板に対して垂直な面）に形成される立体的（三次元的）構造を有している。
【０００６】
フィンＦＥＴでは、フィンの側面にチャネル領域が形成されるため、そのチャネル幅はフィンの高さに依存することになる（例えばフィンの両側面をチャネル領域として使用するダブルゲートＴＦＴでは、チャネル幅はフィンの高さの２倍）。つまり基板表面の水平方向に進む微細化の影響を受けることなく、チャネル幅を設定することができる。またフィンＦＥＴでは、ゲート電極がフィンの両側面を覆う構造となるため、ゲート電極による電界制御性能が高く、プレーナＦＥＴに比べて短チャネル効果の発生は抑えられる。またフィンの不純物濃度が低くても動作可能であり、高いキャリア移動度が得られるという利点もある。
【０００７】
【特許文献１】特表２００６−５０４２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように微細化に関して有利なフィンＦＥＴであるが、構造が立体的な故の製造上の問題を有している。例えば、微細化のためにフィンの幅やゲート電極の幅を狭くすると、それらのアスペクト比が大きくなり形成が困難になることがその１つである。特に、チャネル幅の広いフィンＦＥＴを形成する場合には、背の高いフィンが必要となるためこの問題が顕著になり、微細化の妨げとなる。
【０００９】
また上記の特許文献１では、フィンＦＥＴの不純物領域（ソース／ドレイン領域）の形成を、従来のプレーナＦＥＴと同様にイオン注入法で行っているが、以下の問題が懸念される。
【００１０】
通常、イオン注入法ではシリコン等の固体に不純物領域を形成したとき、その不純物濃度の分布は基板表面からの深さ方向に不均一になる。よってフィンの真上方向からのイオン注入で不純物領域を形成すると、フィンの高さ方向に不純物濃度が不均一なものが形成される。フィンＦＥＴではフィンの側面がチャネル領域になるので、不純物領域の濃度がフィンの高さ方向に不均一であると、ＤＩＢＬ（Drain Induced Barrier Lowering）やVth lowering（Threshold voltage lowering）などの現象により、短チャネル特性がフィンの部位により異なるようになり、フィンＦＥＴの電気的特性にばらつきを発生させる原因となる。
【００１１】
それを改善した手法として、イオン注入をフィンの高さ方向に対して斜めに傾けて、斜め上方から行う手法がある。この手法では、フィンの側面に比較的均一な不純物領域を形成できるが、フィンの両側面にイオン注入したときに、フィンの上面に重複してイオンが導入されるので、フィンの上部の不純物濃度が高くなってしまう。
【００１２】
それをさらに改善した手法として、予めフィンの上面に絶縁膜を形成してから、イオン注入を斜め上方から行う手法がある。そうすることにより、フィンの上面にイオンが過剰に注入されることが防止できる。この効果を充分に得るためには、フィンの上面に設ける絶縁膜を充分に厚くする必要がある。しかしそうすると上面の絶縁膜を含めたフィンのアスペクト比が大きくなり、その形成が困難になるという問題が生じる。
【００１３】
但し、フィンの上面に設ける絶縁膜を充分厚くした場合でも、その絶縁膜（酸化シリコン等）とフィン（シリコン等）とではイオンが注入される深さが異なるため、フィンの側面における不純物濃度は完全に均一とはならない。即ち、フィンの上端部とそれ以外の部分とで濃度が異なるようになる。絶縁膜とフィンとでイオンの注入深さが異なる原因の１つとしては、例えばフィンがシリコンの場合などに、チャネリングによってイオンがフィンに深く注入されやすいことが挙げられる。
【００１４】
本発明は以上のような課題を解決するためになされたものであり、フィンの側面に不純物濃度が一様な不純物拡散層を有するフィン型トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１５】
フィン型トランジスタの形成工程において、半導体フィンの側面部に設けるソース／ドレイン・エクステンション領域を、通常のイオン注入法ではなく、クラスタ注入法を用いて行う。クラスタ注入により形成されたソース／ドレイン・エクステンション領域の不純物濃度は極めて急峻なプロファイルを持つため、２０ｎｍ以下の幅のフィンであっても中央部分の不純物濃度は、表面近傍に位置するピークに比較して１００分の１未満の濃度となる。
【発明の効果】
【００１６】
フィンの側面に形成されるソース／ドレイン・エクステンション領域の不純物濃度分布が、フィンの高さ方向（即ちチャネル幅方向）に対して一様になる。よってトランジスタの電気的特性のばらつきが抑制される。
【発明を実施するための最良の形態】
【００１７】
＜実施の形態１＞
図１は、実施の形態１に係るフィン型トランジスタ（フィンＦＥＴ）の断面斜視図である。同図においては、支持基板、埋込絶縁膜（ＢＯＸ（Buried OXide）層）、半導体層（ＳＯＩ（Silicon-On-Insulator）層）が積層して成るＳＯＩ基板を用いて形成したものを例として示すが、本発明はいわゆるバルクの半導体基板を用いたものに対しても適用可能である。また図２は、図１のフィンＦＥＴの上面図であり、図３は同じくその断面図である。図３（ａ），（ｂ）はそれぞれ、図２のＡ−Ａ線およびＢ−Ｂ線に沿った断面に対応している。なお簡単のため、図３（ａ）においては、フィン１０を覆うサイドウォール２１の図示を省略している。
【００１８】
図１の如く、当該トランジスタは、支持基板１（例えばシリコン）上に配設されたＢＯＸ層２（例えば酸化シリコン）の上に形成されている。ＢＯＸ層２上に立設されたフィン１０（半導体フィン）は、ＳＯＩ層をフィン型にパターニングしたものである。フィン１０の上面には絶縁膜１１が設けられている。
【００１９】
図１および図２のように、ゲート電極２０はフィン１０に跨るように配設される。ゲート電極２０は、フィン１０の側面の一部を覆っているが、当該ゲート電極２０とフィン１０との間にはゲート絶縁膜（不図示）が介在する。当該トランジスタはゲート電極２０に覆われているフィン１０の側面部がチャネル領域となる、いわゆるダブルゲート型トランジスタである。
【００２０】
ゲート電極２０の側面には、サイドウォール２１が形成される。サイドウォール２１もまたフィン１０に跨るように設けられる。サイドウォール２１に覆われているフィン１０の側面部には、図３（ａ）に示すように当該トランジスタのソース／ドレイン・エクステンション領域１２（以下、単に「エクステンション領域１２」）が形成される。
【００２１】
またフィン１０におけるサイドウォール２１よりも外側の部分には、図３（ｂ）に示すように当該トランジスタのソース／ドレイン領域１３が形成されている。ソース／ドレイン領域１３は、エクステンション領域１２に電気的に接続しており、エクステンション領域１２よりも不純物濃度が高く設定される。
【００２２】
本実施の形態のエクステンション領域１２は、従来のイオン注入法ではなく、クラスタ注入法を用いて形成されたものである。クラスタ注入法は、Ｂ（ボロン）などの不純物の原子と、Ａｒ（アルゴン）などの他の原子とを合わせて数個〜数千個から成る集団（クラスタ）を生成し、それを所定のエネルギーで加速して、シリコン等の固体表面に照射する技術である。
【００２３】
図４（ａ）はシリコンにクラスタ注入法を用いて不純物を注入した場合の、シリコン表面からの深さに対する不純物濃度分布を示している。クラスタ注入法では、原子一つ当たりの実効的な加速エネルギーを低くできるので、非常に浅い注入が可能である。また例えばＢのような軽い原子であっても、多数の重い原子とクラスタを構成すれば、極めて重いイオンとして注入されるためチャネリングは起こらない（質量数は１１のＢ原子と１０００個のＡｒ原子（質量数４０）と合わせてクラスタを構成すれば、当該クラスタの質量数は４００１１となる）。従ってクラスタ注入によれば、非常に浅い領域に対する極めて高濃度の注入を、図４（ａ）のような極めて急峻なプロファイルで実現できる。
【００２４】
一方、図４（ｂ）はシリコンに通常のイオン注入法を用いて不純物を注入した場合の、不純物濃度分布を示している。通常のイオン注入法では、チャネリングなどの影響のため不純物の注入深さにばらつきが生じ、比較的深い位置にまで不純物が導入される。よって図４（ｂ）のように、クラスタ注入の場合と比較して緩やかなプロファイルの不純物濃度分布となる。
【００２５】
本実施の形態ではエクステンション領域１２をクラスタ注入で形成するため、当該エクステンション領域１２における、フィン１０の幅方向の不純物濃度プロファイルは、従来のものに比べて急峻になる。エクステンション領域１２はフィン１０の側面部に形成されるので、その不純物濃度ピークはフィン１０の側面近傍に位置する。その不純物濃度はフィン１０の側面から深い位置になるにつれて大きな傾きで減少する。よってフィン１０の側面部と中央部とでは、不純物濃度の差が極めて大きくなる。以下にその具体例を示す。
【００２６】
本実施の形態では、エクステンション領域１２が形成された部分のフィン１０全体の幅を１０ｎｍ〜２０ｎｍとする。このとき当該部分の幅方向の断面において、エクステンション領域１２の不純物濃度ピークは、側面から２〜５ｎｍ程度の深さに位置するように設定される。例えばエクステンション領域１２の不純物濃度ピークを１Ｅ２０ｃｍ-3〜１Ｅ２１ｃｍ-3とすると、フィン１０の中央部の不純物濃度は１Ｅ１７ｃｍ-3〜１Ｅ１８ｃｍ-3程度になる。つまり２０ｎｍ以下の狭いフィン１０の幅であっても、その中央部分では上記ピークの１００分の１未満の濃度となる。
【００２７】
本実施の形態では、ソース／ドレイン領域１３も同様に、クラスタ注入法によりフィン１０の側面部に形成する。またエクステンション領域１３が形成された部分のフィン１０の幅も１０ｎｍ〜２０ｎｍとする。このときソース／ドレイン領域１３の不純物濃度ピークもフィン１０の側面から２〜５ｎｍ程度の浅い領域に設定され、やはり中央部分ではそのピークの１００分の１未満の濃度となる。
【００２８】
後述の形成工程の説明で明らかになるが、クラスタ注入によりエクステンション領域１２およびソース／ドレイン領域１３を形成することにより、フィン１０の上端部でもそれ以外の部分とほぼ同じ不純物濃度となる。つまり、エクステンション領域１２およびソース／ドレイン領域１３の不純物濃度分布は、フィン１０の高さ方向（チャネル幅方向）の位置によらず一様な分布になる。その結果、電気的特性の変動が少ない、信頼性の高いフィンＦＥＴが得られる。
【００２９】
図５〜図１２は、本実施の形態に係るフィンＦＥＴの形成工程を示す図である。以下、これらの図に基づいて本実施の形態に係るフィンＦＥＴの形成方法を説明する。
【００３０】
まず、シリコンの支持基板１上にＢＯＸ層２、ＳＯＩ層３が積層されたＳＯＩ基板を準備する。その上に酸化シリコン膜５１を積層し、写真製版技術を用いてフィン１０のパターンにパターニングしたフォトレジスト５２を形成する（図５）。当該トランジスタはダブルゲート型であり、ＳＯＩ層３の膜厚の２倍がフィンＦＥＴのチャネル幅となる。ＳＯＩ層３の膜厚は、例えば５０〜５００ｎｍ程度である。また酸化シリコン膜５１の膜厚は、例えば２０〜５００ｎｍ程度である。酸化シリコン膜５１は、この後の工程で絶縁膜１１に加工されるものであるが、例えば窒化シリコンなど他の絶縁材料による膜であってもよい。
【００３１】
次いで、フォトレジスト５２をマスクとする異方性エッチングにより、酸化シリコン膜５１およびＳＯＩ層３をパターニングする。これにより上面に絶縁膜１１を有するフィン１０が形成される（図６）。
【００３２】
その後、酸化処理および窒化処理を行うことで、フィン１０の表面に例えば１ｎｍ〜５ｎｍ程度の酸化窒化シリコン膜５４を形成し、その上にポリシリコン膜５５を堆積する（図７）。酸化窒化シリコン膜５４およびポリシリコン膜５５は、この後の工程でそれぞれゲート絶縁膜（図１〜図３では不図示）およびゲート電極２０となるものである。ゲート絶縁膜の材料としては、酸化窒化シリコン膜の他に、ＨｆＳｉＯＮ、ＨｆＯ2などの「Ｈｉｇｈ−ｋ膜」を用いてもよい。またこのとき、必要に応じてポリシリコン膜５５にイオン注入を行う。
【００３３】
そして写真製版技術を用いてポリシリコン膜５５および酸化窒化シリコン膜５４をパターニングすることで、図８の上面図に示すように、フィン１０の上に跨るゲート電極２０およびゲート絶縁膜（不図示）を形成する。
【００３４】
その後、酸化シリコン膜等の絶縁膜を堆積して、異方性エッチングによりエッチバックすることで、ゲート電極２０側面にオフセットサイドウォール２１ａを形成する（図９）。オフセットサイドウォール２１ａは、ゲート電極２０の両脇に形成されるエクステンション領域１２同士の間隔を確保するためのものであり、最終的には図１および図２に示したサイドウォール２１の一部となる。オフセットサイドウォール２１の膜厚は、例えば５〜２０ｎｍ程度であるが、形成する必要のない場合もある。
【００３５】
続いて、ゲート電極２０および絶縁膜１１をマスクとする斜め上方からのクラスタ注入により、フィン１０の側面にエクステンション領域１２を形成する（図１０）。上記のようにクラスタ注入法では、通常のイオン注入と比べ、非常に浅い領域に対する極めて高濃度の注入を、極めて急峻なプロファイルで実現できる。またクラスタ注入の注入深さは、注入される固体側の条件（結晶／非結晶など）の違いの影響が少なく、フィン１０の側面内でも絶縁膜１１の側面内でもほぼ同じ不純物濃度プロファイルとなる。従って、フィン１０の上端部でもそれ以外の部分とほぼ同じ不純物濃度となる。つまり、エクステンション領域１２の不純物濃度は、トランジスタのチャネル幅方向に一様なものとなる。
【００３６】
エクステンション領域１２の形成に用いる不純物としては、ｎ型ＦＥＴであればＡｓ、Ｐ（リン）など、ｐ型ＦＥＴであればＢ、Ｉｎ（インジウム）などを用いる。その注入濃度は、例えば１Ｅ１３ｃｍ-2〜１Ｅ１５ｃｍ-2程度である。またこのとき必要に応じて、エクステンション領域１２とは逆の導電型の不純物を１Ｅ１３ｃｍ-2〜１Ｅ１４ｃｍ-2程度で注入するＨａｌｏ注入を行ってもよい。
【００３７】
その後は図１１の如くゲート電極２０の両側面にサイドウォール２１を形成してから、ソース／ドレイン領域１３を形成する。本実施の形態では、ソース／ドレイン領域１３の形成も斜め上方からのクラスタ注入により行う（図１２）。このとき絶縁膜１１、ゲート電極２０およびサイドウォール２１がマスクとなるので、ソース／ドレイン領域１３はフィン１０の側面におけるサイドウォール２１よりも外側の部分に形成される。上記のエクステンション領域１２の場合と同様の理論により、クラスタ注入で形成されたソース／ドレイン領域１３も、フィン１０の上端部でもそれ以外の部分とほぼ同じ不純物濃度となる。
【００３８】
ソース／ドレイン領域１３の形成に用いる不純物としては、エクステンション領域１２の形成に用いたものと同様のイオンでよい。その注入濃度は、例えば１Ｅ１５〜１Ｅ１６ｃｍ-2程度である。
【００３９】
以降は、ソース／ドレイン領域１３の不純物を活性化させるためのアニールや各電極のシリサイド化など、従来のプレーナＦＥＴと同様なプロセスが行われ、フィンＦＥＴデバイスが完成する。
【００４０】
なお、フィン１０上の絶縁膜１１は、エクステンション領域１２およびソース／ドレイン領域１３を形成するクラスタ注入に対するマスクとして用いられている。エクステンション領域１２およびソース／ドレイン領域１３の不純物濃度がフィンの高さ方向に一様になるのは、絶縁膜１１のマスク機能によってフィン１０の上面部に不純物が導入されることが防止されているためでもある。クラスタ注入では、絶縁膜１１における注入深さも非常に浅いので、絶縁膜１１はそれほど厚くなくても充分にマスクとして機能することが可能である。つまり従来のイオン注入を用いた場合と比較して、絶縁膜１１を含むフィン１０のアスペクト比を小さくでき、形成が容易になるという効果も得られる。
【００４１】
＜実施の形態２＞
実施の形態１ではソース／ドレイン領域１３の形成をエクステンション領域１２と同様にクラスタ注入により行ったが他の手法により形成してもよい。本実施の形態ではその一例を示す。
【００４２】
図１３は、実施の形態２に係るフィンＴＦＴの断面斜視図である。同図においては、図１に示したものと同様の要素にはそれと同一符号を付してある。また図１４は、図１３のフィンＦＥＴの上面図であり、図１５は同じくその断面図である。図１５（ａ），（ｂ）はそれぞれ、図１４のＡ−Ａ線およびＢ−Ｂ線に沿った断面に対応している。なお簡単のため、図１５（ａ）においては、サイドウォール２１の図示を省略している。
【００４３】
本実施の形態のフィンＦＥＴは、実施の形態１とほぼ同様の構造を有しているが、図１３、図１４および図１５（ｂ）に示すように、フィン１０の側面部におけるサイドウォール２１よりも外側の部分すなわちソース／ドレイン領域１３が形成された部分に、ソース／ドレイン領域１３を構成するものと同じ不純物が添加されたエピタキシャル層１４が設けられている。
【００４４】
以下、本実施の形態に係るフィンＦＥＴの形成工程を説明する。まず、実施の形態１で図５〜図１１に示したものと同様の手法により、フィン１０、絶縁膜１１、エクステンション領域１２、ゲート電極２０およびサイドウォール２１を形成する（図１１）。
【００４５】
そしてその後、フィン１０の側面の単結晶シリコンから、エピタキシャル成長により単結晶シリコン層を成長させる。この工程では、サイドウォール２１および絶縁膜１１で覆われていないフィン１０の側面のみを結晶成長させる選択エピタキシャル成長技術を用いる。またエピタキシャル成長の際、その材料ガスにソース／ドレイン領域１３を構成するための不純物を添加する。
【００４６】
それにより、一様に不純物が添加されたエピタキシャル層１４がフィン１０の側面に形成される。上記のようにソース／ドレイン領域１３を構成する不純物としては、例えばｐ型ＦＥＴであればＢなど、ｎ型ＦＥＴであればＰなどを用いることができ、また成長後のエピタキシャル層１４内における不純物濃度は、１Ｅ２０〜１Ｅ２２ｃｍ-3程度にする。なお、ｎ型ＦＥＴおよびｐ型ＦＥＴの両方を形成する場合には、その一方のエピタキシャル層１４の成長時には他方を酸化膜等で覆っておくなどして、両者を作り分ける。
【００４７】
その後、熱処理を加えることにより、エピタキシャル層１４に添加された不純物をフィン１０へと拡散させ、それによりフィン１０の両側面部にソース／ドレイン領域１３を形成する（図１６）。この熱処理としては、例えば８００〜１１００℃のＲＴＰ（Rapid Thermal Process）を、処理時間０〜１２０ｓｅｃで行う。不純物のフィン１０への拡散は、フィンの高さ方向の位置によらず一様に起こるので、一様な不純物分布を有するソース／ドレイン領域１３を実現できる。そのため実施の形態１と同様に安定した電気特性のトランジスタを得ることができる。
【００４８】
以降は、各電極のシリサイド化など、従来のプレーナＦＥＴと同様なプロセスが行われる。
【００４９】
なお上記の熱処理後のエピタキシャル層１４は、フィン１０内のソース／ドレイン領域１３と電気的に接続することになるので、それ自体もソース／ドレイン配線として機能することができる。よってソース／ドレイン配線の低抵抗化にも寄与できる。
【００５０】
＜実施の形態３＞
本実施の形態でも、ソース／ドレイン領域１３の形成手法の一例を示す。図１７は、実施の形態３に係るフィンＴＦＴの断面斜視図である。同図においては、図１に示したものと同様の要素にはそれと同一符号を付してある。また図１８は、図１７のフィンＦＥＴの上面図であり、図１９は同じくその断面図である。図１９（ａ），（ｂ）はそれぞれ、図１８のＡ−Ａ線およびＢ−Ｂ線に沿った断面に対応している。なお簡単のため、図１９（ａ）においては、サイドウォール２１の図示を省略している。
【００５１】
本実施の形態のフィンＦＥＴは、実施の形態１とほぼ同様の構造を有しているが、図１７、図１８および図１９（ｂ）に示すように、フィン１０の側面部におけるサイドウォール２１よりも外側の部分に、エクステンション領域１２を構成するものと同じ導電型の不純物が添加されたエピタキシャル層１４が設けられている。
【００５２】
またゲート電極２０の上面には、ハードマスク２３が設けられている。本実施の形態では、このハードマスク２３とサイドウォール２１としては、フィン１０上に設けられる絶縁膜１１に対して高いエッチング選択性を得ることができる材料を用いる。本実施の形態では、絶縁膜１１として窒化シリコン、サイドウォール２１およびハードマスク２３として酸化シリコンを用いることとする。
【００５３】
以下、本実施の形態に係るフィンＦＥＴの形成工程を説明する。まず実施の形態１で図５，図６に示したものと同様の手法により、上面に絶縁膜１１を備えるフィン１０を形成する。但し、絶縁膜１１の材料としては窒化シリコン膜を用いる。そして図７の如く酸化窒化シリコン膜５４を形成し、ポリシリコン膜５５を堆積する。そして本実施の形態では、ポリシリコン膜５５の上にさらに、ハードマスク２３の材料である酸化シリコン膜５６を堆積する（図２０）。
【００５４】
続いて写真製版技術後を用いて酸化シリコン膜５６、ポリシリコン膜５５および酸化窒化シリコン膜５４をパターニングして、フィン１０の上に跨り上面にハードマスク２３を有するゲート電極２０と、当該ゲート電極２０とフィン１０との間に介在するゲート絶縁膜（不図示）を形成する。
【００５５】
そして実施の形態１と同様に、必要に応じてオフセットサイドウォール２１ａを形成し（図９）、クラスタ注入によりフィン１０の側面にエクステンション領域１２を形成する（図１０）。その後ゲート電極２０の両側面にサイドウォール２１を形成する（図１１）。
【００５６】
次いでサイドウォール２１およびハードマスク２３（酸化シリコン）に対して高い選択比が得られる異方性エッチングにより、絶縁膜１１（窒化シリコン）を除去する。この絶縁膜１１の除去は、熱リン酸によるエッチングで行ってもよい。さらに、サイドウォール２１およびハードマスク２３（酸化シリコン）に対して高い選択比が得られる異方性エッチングにより、フィン１０におけるサイドウォール２１よりも外側の部分を除去する（図２１）。
【００５７】
そしてその後は、実施の形態２でも用いた選択エピタキシャル成長法により、フィン１０の両端面（サイドウォール２１から露出した部分）の単結晶シリコンから、エピタキシャル成長により単結晶シリコン層を成長させる。またエピタキシャル成長の際、その材料ガスにはエクステンション領域１２と同じ導電型の不純物を添加する。
【００５８】
それによりフィン１０の両端に、エクステンション領域１２と同じ導電型のエピタキシャル層１５が形成される。成長後のエピタキシャル層１５内における不純物濃度は、１Ｅ２０ｃｍ-3〜１Ｅ２２ｃｍ-3程度にする。本実施の形態でも、ｎ型ＦＥＴおよびｐ型ＦＥＴの両方を形成する場合には、その一方のエピタキシャル層１５の成長時には他方を酸化膜などで覆っておくなどして、両者を作り分ける。
【００５９】
エピタキシャル層１５はエクステンション領域１２の外側に設けられており、エピタキシャル層１５とエクステンション領域１２とは同じ導電型の不純物領域であるので互いに電気的に接続する。よって本実施の形態では、エピタキシャル層１５自体がソース／ドレイン領域１３として機能することとなる。
【００６０】
エピタキシャル層１５の不純物は、事後的に導入したものでなく成長段階から導入されているため、エピタキシャル層１５内では一様な濃度分布となる。つまり一様な不純物分布を有するソース／ドレイン領域１３を実現でき、実施の形態１と同様に安定した電気特性を得ることができる。また不純物はエピタキシャル層１５の全体に導入されているので、当該エピタキシャル層１５のバルク中（内部）も電流のパスとして機能でき、ソース／ドレイン配線の低抵抗化にも寄与できる。
【００６１】
以降は、各電極のシリサイド化など、従来のプレーナＦＥＴと同様なプロセスが行われる。
【００６２】
なお本発明は、次世代のデバイスとして期待されている回路線幅３２ｎｍのデバイスに対しても適用可能である。
【図面の簡単な説明】
【００６３】
【図１】実施の形態１に係るフィン型トランジスタの断面斜視図である。
【図２】実施の形態１に係るフィン型トランジスタの上面図である。
【図３】実施の形態１に係るフィン型トランジスタの断面図である。
【図４】本発明の効果を説明するための図である。
【図５】実施の形態１に係るフィン型トランジスタの形成工程を示す図である。
【図６】実施の形態１に係るフィン型トランジスタの形成工程を示す図である。
【図７】実施の形態１に係るフィン型トランジスタの形成工程を示す図である。
【図８】実施の形態１に係るフィン型トランジスタの形成工程を示す図である。
【図９】実施の形態１に係るフィン型トランジスタの形成工程を示す図である。
【図１０】実施の形態１に係るフィン型トランジスタの形成工程を示す図である。
【図１１】実施の形態１に係るフィン型トランジスタの形成工程を示す図である。
【図１２】実施の形態１に係るフィン型トランジスタの形成工程を示す図である。
【図１３】実施の形態２に係るフィン型トランジスタの断面斜視図である。
【図１４】実施の形態２に係るフィン型トランジスタの上面図である。
【図１５】実施の形態２に係るフィン型トランジスタの断面図である。
【図１６】実施の形態２に係るフィン型トランジスタの形成工程を示す図である。
【図１７】実施の形態３に係るフィン型トランジスタの断面斜視図である。
【図１８】実施の形態３に係るフィン型トランジスタの上面図である。
【図１９】実施の形態３に係るフィン型トランジスタの断面図である。
【図２０】実施の形態３に係るフィン型トランジスタの形成工程を示す図である。
【図２１】実施の形態３に係るフィン型トランジスタの形成工程を示す図である。
【符号の説明】
【００６４】
１  支持基板、２  ＢＯＸ層、３  ＳＯＩ層、１０  フィン、１１  絶縁膜、１２  エクステンション領域、１３  ソース／ドレイン領域、１４，１５  エピタキシャル層、２０  ゲート電極、２１  サイドウォール、２３  ハードマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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