(57)【特許請求の範囲】
【請求項１】
直列に接続された複数の抵抗の対応する該抵抗に並列に接続されたヒューズを選択的に切断することによってトリミングが行われるトリミング回路において、
前記抵抗と、該抵抗に並列に接続されたヒューズと、溶断電流供給端子から入力される該ヒューズを切断するための溶断電流の該ヒューズへの供給制御を行うスイッチとを有する１つ以上のトリミング回路部と、
前記ヒューズの少なくとも一端に接続された電流制限用抵抗と、
を備え、
前記トリミング回路部の抵抗及び前記電流制限用抵抗は直列に接続され、前記スイッチのスイッチング制御が行われることにより、前記溶断電流を使用して所望の前記ヒューズを切断しトリミングが行われることを特徴とするトリミング回路。
【請求項２】
前記トリミング回路部は、前記溶断電流供給端子から前記ヒューズの方向に前記溶断電流を流すダイオードを備えることを特徴とする請求項１記載のトリミング回路。
【請求項３】
前記スイッチは、ＭＯＳトランジスタであることを特徴とする請求項１又は２記載のトリミング回路。
【請求項４】
前記スイッチは、バイポーラトランジスタであることを特徴とする請求項１又は２記載のトリミング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路からなる半導体に対して設定の変更や特性の補正を行うために使用するトリミング回路に関する。
【背景技術】
【０００２】
定電圧回路や電圧検出回路といったアナログ回路では、その設定電圧を任意の電圧に設定するため、又は製造段階での素子のばらつきによる出力信号のばらつきを補正するために、直列に接続された複数の抵抗素子と１つ以上のヒューズ素子で構成されたトリミング回路を備えている。該ヒューズ素子には、レーザ光を照射して溶断するレーザヒューズと、大電流を流すことによって溶断させる電流ヒューズがあった。
【０００３】
図３は、レーザヒューズを使用した従来のトリミング回路を備える定電圧回路の例を示した回路図である（例えば、特許文献１参照。）。
図３では、直列に接続された抵抗ＲＵ及びＲＤは出力電圧Ｖｏｕｔを分圧し差動増幅器に入力するためのフィードバック電圧Ｖｆｂを発生する分圧抵抗であり、抵抗ＲＴ１〜ＲＴｎ（ｎは、ｎ＞０の整数）は抵抗ＲＵと抵抗ＲＤとの間に直列に接続され、フィードバック電圧Ｖｆｂを調整するためのトリミング抵抗である。ヒューズＦ１〜Ｆｎは、抵抗ＲＴ１〜ＲＴｎに対応して並列に接続されている。また、ヒューズＦＵ及びＦＤは、前記トリミング抵抗の使用若しくは不使用、並びにフィードバック電圧Ｖｆｂを抵抗ＲＵ側若しくは抵抗ＲＤ側のいずれから行うかを選択するためのものである。
【０００４】
ヒューズＦ１〜Ｆｎ、ＦＵ及びＦＤは、初期には切断されておらず、フィードバック電圧Ｖｆｂは、出力電圧Ｖｏｕｔが抵抗ＲＵとＲＤによって分圧され、抵抗ＲＵとＲＤの各抵抗値をｒＵ及びｒＤとすると、Ｖｆｂ＝Ｖｏｕｔ×ｒＤ／（ｒＵ＋ｒＤ）になっている。この状態から、ヒューズＦ１〜Ｆｎ、ＦＤ及びＦＵを選択的にトリミングし、例えばヒューズＦＤとＦ１のみを切断した場合は、抵抗ＲＴ１〜ＲＴｎの各抵抗値をｒＴ１〜ｒＴｎとすると、フィードバック電圧Ｖｆｂは、Ｖｆｂ＝Ｖｏｕｔ×（ｒＤ＋ｒＴ１）／（ｒＤ＋ｒＴ１＋ｒＵ）となる。また、前記トリミングは、ウエハテスト工程で出力電圧Ｖｏｕｔを測定し、ヒューズの切断条件を決定した後、レーザトリミング装置にて必要なヒューズを切断する。このため、トリミング工程には、ウエハ状態でのレーザの照射が必要であった。
【０００５】
しかし、レーザヒューズを使用したトリミング回路では、トリミング工程をウエハ状態で行う必要があるため、専用の装置が必要になり製品のコストを上昇させる一因になっていた。
また、レーザを使用したトリミングでは、ウエハ状態で特性を調整した後、チップを分離してパッケージに封入する場合、パッケージに封入したときに、その応力等によって素子特性のドリフトが発生し、出力電圧が変動するということが起こる可能性があった。このため、ヒューズの切断をレーザ光ではなく、大電流を流すことによって行うトリミング回路が有効であった。
【０００６】
図４は、電流トリミングヒューズを使用した従来のトリミング回路を備える定電圧回路の例を示した回路図である（例えば、特許文献２参照。）。
図４では、ヒューズを切断することによりインバータの出力ロジックレベルを選択し、ＭＯＳトランジスタからなるスイッチのオン又はオフを決定していた。このようにすることにより、適当な制御回路を使用すればパッケージに封入した状態でのトリミングが可能になる。
【特許文献１】特許第３８９４８３３号公報
【特許文献２】特開２０００−４０３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図４に示すような電流トリミング回路を、出力電圧Ｖｏｕｔと接地電圧との間に直列に接続された各抵抗に使用した場合、該各抵抗と並列に接続されるのはＭＯＳトランジスタであり、該ＭＯＳトランジスタは、ポリシリコンや金属で作られたヒューズよりも抵抗値が大きく、ヒューズと同等の抵抗にするためにはそのトランジスタ幅を大きくする必要があり、コストが高くなるという問題があった。また、ＭＯＳトランジスタによるスイッチは、ヒューズよりも温度特性が悪く、結果として出力電圧Ｖｏｕｔの温度特性も悪くなるという問題があった。
【０００８】
また、電流トリミングヒューズを使用したトリミング回路で、トリミング抵抗とヒューズを並列に接続した状態でヒューズの切断を行う場合、一般的には図５に示すような回路が考えられる。
図５において、例えばヒューズＦ１０２を切断する場合、ＮＭＯＳトランジスタＮ１０１とＰＭＯＳトランジスタＰ１０２のみをそれぞれオンさせることにより、ヒューズＦ２のみに電流が流れ、他の各ヒューズには電流が流れなくなる。
【０００９】
しかし、このような回路では、ヒューズＦ１０２に電流を流すための経路上にＮＭＯＳトランジスタＮ１０１とＰＭＯＳトランジスタＰ１０２という２つのＭＯＳトランジスタが存在し、ヒューズＦ１０２を溶断させるだけの大きさの電流を流すためにはＮＭＯＳトランジスタＮ１０１とＰＭＯＳトランジスタＰ１０２のトランジスタ幅を十分に大きくしなければならなかった。このため、ヒューズに電流を流すための駆動回路の面積が大きくなりコストを上昇させる要因になっていた。
【００１０】
本発明は、このような問題を解決するためになされたものであり、抵抗とヒューズを並列に接続した状態で、ＭＯＳトランジスタの段数を少なくして回路面積の増加を低減させることができるトリミング回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係るトリミング回路は、直列に接続された複数の抵抗の対応する該抵抗に並列に接続されたヒューズを選択的に切断することによってトリミングが行われるトリミング回路において、
前記抵抗と、該抵抗に並列に接続されたヒューズと、溶断電流供給端子から入力される該ヒューズを切断するための溶断電流の該ヒューズへの供給制御を行うスイッチとを有する１つ以上のトリミング回路部と、
前記ヒューズの少なくとも一端に接続された電流制限用抵抗と、
を備え、
前記トリミング回路部の抵抗及び前記電流制限用抵抗は直列に接続され、前記スイッチのスイッチング制御が行われることにより、前記溶断電流を使用して所望の前記ヒューズを切断しトリミングが行われることを特徴とするトリミング回路。
【００１２】
また、前記トリミング回路部は、前記溶断電流供給端子から前記ヒューズの方向に前記溶断電流を流すダイオードを備えるようにした。
【００１３】
具体的には、前記スイッチは、ＭＯＳトランジスタ又はバイポーラトランジスタであるようにした。
【発明の効果】
【００１４】
本発明のトリミング回路によれば、前記抵抗と、該抵抗に並列に接続されたヒューズと、該ヒューズを切断するための溶断電流の該ヒューズへの供給制御を行うスイッチとを有する１つ以上のトリミング回路部と、前記ヒューズの少なくとも一端に接続された電流制限用抵抗とを備え、前記スイッチのスイッチング制御が行われることにより、所望の前記ヒューズを切断してトリミングが行われるようにした。このことから、抵抗とヒューズを並列に接続した状態で、スイッチの段数を少なくして回路面積の増加を低減させることができ、ヒューズ選択のためのスイッチの直列接続行うことなく、非選択ヒューズの切断を防ぐことができる。
【００１５】
また、前記溶断電流が入力される溶断電流供給端子から前記ヒューズの方向に前記溶断電流を流すダイオードを備えるようにしたことから、トリミングが行われた後、各抵抗を溶断電流供給端子から電気的に分離させることができ、トリミング回路の抵抗網への影響をなくすことができる。
また、トリミング工程が終了した後、ＭＯＳトランジスタ又はバイポーラトランジスタをオフさせて遮断状態にすることにより、分割抵抗比を狂わせる電流パスをなくすることができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるトリミング回路の回路例を示した図である。
図１において、トリミング回路１は、抵抗Ｒ１〜Ｒ６、ヒューズＦ１〜Ｆ４、ダイオードＤ１〜Ｄ３、ＮＭＯＳトランジスタＮ１〜Ｎ４及びＮＭＯＳトランジスタＮ１〜Ｎ４の動作制御を行うデコード回路２を備えている。なお、抵抗Ｒ１、ヒューズＦ１、ＮＭＯＳトランジスタＮ１及びダイオードＤ１が１つのトリミング回路部を、抵抗Ｒ２、ヒューズＦ２、ＮＭＯＳトランジスタＮ２及びダイオードＤ２が１つのトリミング回路部を、抵抗Ｒ３、ヒューズＦ３、ＮＭＯＳトランジスタＮ３及びダイオードＤ２が１つのトリミング回路部を、抵抗Ｒ４、ヒューズＦ４、ＮＭＯＳトランジスタＮ４及びダイオードＤ３が１つのトリミング回路部をそれぞれなしている。また、抵抗Ｒ５及びＲ６はそれぞれ電流制限用抵抗をなしている。
【００１７】
図１において、ダイオードＤ１〜Ｄ３の各アノードは接続され、該接続部は溶断電流供給端子ＴＲＩＭに接続されている。ダイオードＤ１とＤ２の各カソードの間には抵抗Ｒ１、Ｒ５及びＲ２が直列に接続され、ダイオードＤ２とＤ３の各カソードの間には抵抗Ｒ３、Ｒ６及びＲ４が直列に接続されている。抵抗Ｒ１〜Ｒ４には、ヒューズＦ１〜Ｆ４が対応して並列に接続され、抵抗Ｒ１とＲ５との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ１が接続されている。また、抵抗Ｒ５とＲ２との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ２が、抵抗Ｒ３とＲ６との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ３が、抵抗Ｒ６とＲ４との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ４がそれぞれ接続されている。ＮＭＯＳトランジスタＮ１〜Ｎ４の各ゲートはデコード回路２にそれぞれ接続されている。
【００１８】
このような構成において、ヒューズＦ２を切断する場合、デコード回路２によってＮＭＯＳトランジスタＮ２のみをオンさせることにより、溶断電流供給端子ＴＲＩＭからダイオードＤ２を介してヒューズＦ２に溶断電流が流れるようにして、ヒューズＦ２を溶断させる。このとき、ヒューズＦ１にも電流が流れるが、抵抗Ｒ５を介して電流が流れるため、ヒューズＦ１が溶断する溶断電流値以下の電流しかヒューズＦ１に流れないように抵抗Ｒ５の抵抗値を設定することによりヒューズＦ１が溶断することはない。
【００１９】
このように、デコード回路２によってオンさせるＮＭＯＳトランジスタを選択することにより所望のヒューズを選択して溶断させることができる。また、トリミングが終了した後は、ＮＭＯＳトランジスタＮ１〜Ｎ４の各ゲート信号をそれぞれロー（Ｌｏｗ）レベルにしてＮＭＯＳトランジスタＮ１〜Ｎ４をオフさせると共に、溶断電流供給端子ＴＲＩＭを接地電圧に接続するようにすれば、各ダイオードＤ１〜Ｄ３は逆方向接続となり、抵抗Ｒ１〜Ｒ６は溶断電流供給端子ＴＲＩＭから分離され、トリミング回路１の抵抗網への影響をなくすことができる。
【００２０】
次に、図２は、本第１の実施の形態のトリミング回路を使用した定電圧回路の回路例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示している。
図２において、定電圧回路１０は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。
定電圧回路１０は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１１と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成する分圧回路１２と、ゲートに入力される信号に応じた電流を出力するＰＭＯＳトランジスタからなる出力トランジスタＰ１と、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＰ１の動作制御を行う誤差増幅回路１３とを備えている。
【００２１】
分圧回路１２には、図１で示したようなトリミング回路が使用されており、分圧回路１２は、抵抗ＲＴ１〜ＲＴ８，ＲＸ１〜ＲＸ５，ＲＵ，ＲＤ，Ｒｔｒｉｍ、ヒューズＦ１〜Ｆ８，ＦＵ，ＦＤ、ダイオードＤ０〜Ｄ４、ＮＭＯＳトランジスタＮ１〜Ｎ８及びデコード回路２で構成されている。抵抗ＲＴ１〜ＲＴ８，ＲＸ１〜ＲＸ５、ヒューズＦ１〜Ｆ８、ダイオードＤ１〜Ｄ４、ＮＭＯＳトランジスタＮ１〜Ｎ８及びデコード回路２は図１のトリミング回路１に相当する。
なお、定電圧回路１０は、１つのＩＣに集積されるようにしてもよい。
【００２２】
入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＰ１が接続され、出力トランジスタＰ１のゲートは誤差増幅回路１３の出力端に接続されている。出力端子ＯＵＴと接地電圧との間には抵抗ＲＵ、ＲＸ５、ＲＴ８、ＲＴ７、ＲＸ４、ＲＴ６、ＲＴ５、ＲＸ３、ＲＴ４、ＲＴ３、ＲＸ２、ＲＴ２、ＲＴ１、ＲＸ１及びＲＤが直列に接続されている。抵抗ＲＴ１〜ＲＴ８には対応するヒューズＦ１〜Ｆ８が並列に接続され、抵抗ＲＴ１とＲＴ２との接続部にはダイオードＤ１のカソードが、抵抗ＲＴ３とＲＴ４との接続部にはダイオードＤ２のカソードが、抵抗ＲＴ５とＲＴ６との接続部にはダイオードＤ３のカソードが、抵抗ＲＴ７とＲＴ８との接続部にはダイオードＤ４のカソードがそれぞれ接続されている。ダイオードＤ１〜Ｄ４の各アノードは接続され、該接続部は溶断電流供給端子ＴＲＩＭに接続されており、溶断電流供給端子ＴＲＩＭと接地電圧との間には抵抗Ｒｔｒｉｍが接続されている。
【００２３】
抵抗ＲＴ１とＲＸ１との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ１が、抵抗ＲＴ２とＲＸ２との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ２が、抵抗ＲＴ３とＲＸ２との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ３が、抵抗ＲＴ４とＲＸ３との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ４がそれぞれ接続されている。同様に、抵抗ＲＴ５とＲＸ３との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ５が、抵抗ＲＴ６とＲＸ４との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ６が、抵抗ＲＴ７とＲＸ４との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ７が、抵抗ＲＴ８とＲＸ５との接続部と接地電圧との間にはＮＭＯＳトランジスタＮ８がそれぞれ接続されている。ＮＭＯＳトランジスタＮ１〜Ｎ８の各ゲートはデコード回路２にそれぞれ接続されている。
【００２４】
抵抗ＲＵとＲＸ５との接続部と、抵抗ＲＸ１とＲＤとの接続部の間には、ヒューズＦＵとＦＤが直列に接続され、ヒューズＦＵとＦＤとの接続部は誤差増幅回路１３の非反転入力端に接続されている。ダイオードＤ０のカソードは誤差増幅回路１３の非反転入力端に接続され、ダイオードＤ０のアノードは溶断電流供給端子ＴＲＩＭに接続されている。誤差増幅回路１３の反転入力端には基準電圧Ｖｒｅｆが入力されており、誤差増幅回路１３は、分圧回路１２で分圧された分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆに等しくなるように出力トランジスタＰ１の動作制御を行う。
【００２５】
このような構成において、ヒューズＦ１〜Ｆ８、ＦＵ及びＦＤは、初期には切断されておらず、分圧電圧Ｖｆｂは、出力電圧Ｖｏｕｔが抵抗ＲＵとＲＤによって分圧され、抵抗ＲＵとＲＤの各抵抗値をｒＵ及びｒＤとすると、Ｖｆｂ＝Ｖｏｕｔ×ｒＤ／（ｒＵ＋ｒＤ）になっている。この状態から、ヒューズＦ１〜Ｆ８、ＦＵ及びＦＤを選択的にトリミングし、例えばヒューズＦＵとＦ１のみを切断した場合は、抵抗ＲＴ１〜ＲＴ８の各抵抗値をｒＴ１〜ｒＴ８とし、抵抗ＲＸ１〜ＲＸ５の各抵抗値をｒＸ１〜ｒＸ５とすると、分圧電圧Ｖｆｂは、Ｖｆｂ＝Ｖｏｕｔ×ｒＤ／（ｒＵ＋ｒＸ５＋ｒＸ４＋ｒＸ３＋ｒＸ２＋ｒＴ１＋ｒＸ１＋ｒＤ）となる。
【００２６】
ヒューズＦ１を切断する場合、デコード回路２によってＮＭＯＳトランジスタＮ１のみをオンさせることにより、溶断電流供給端子ＴＲＩＭからダイオードＤ１を介してヒューズＦ１に溶断電流が流れるようにして、ヒューズＦ１を溶断させる。このとき、ヒューズＦ２にも電流が流れるが、抵抗ＲＴ２、ＲＴ１、ＲＸ１及びＲＤを介して電流が流れるため、ヒューズＦ２が溶断する溶断電流値以下の電流しかヒューズＦ２に流れないように各抵抗値を設定することによりヒューズＦ２が溶断することはない。
【００２７】
このように、デコード回路２によってオンさせるＮＭＯＳトランジスタを選択することにより所望のヒューズを選択して溶断させることができる。また、トリミングが終了した後は、ＮＭＯＳトランジスタＮ１〜Ｎ８の各ゲート信号をそれぞれロー（Ｌｏｗ）レベルにしてＮＭＯＳトランジスタＮ１〜Ｎ８をオフさせると共に、溶断電流供給端子ＴＲＩＭが抵抗Ｒｔｒｉｍを介して接地電圧に接続されていることから、溶断電流供給端子ＴＲＩＭをハイインピーダンス状態にするか又は開放状態にすることによって各ダイオードＤ１〜Ｄ４は逆方向接続となり、抵抗ＲＴ１〜ＲＴ８及びＲＸ１〜ＲＸ５は溶断電流供給端子ＴＲＩＭから分離され、トリミング回路の抵抗網への影響をなくすことができる。
このようなトリミングが行われた後、分圧回路１２から出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂが出力され、該分圧電圧Ｖｆｂは誤差増幅回路１３の非反転入力端に入力される。誤差増幅回路１３は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＰ１の動作制御を行い、出力電圧Ｖｏｕｔが所定の電圧で一定になるようにする。
【００２８】
なお、図１では、従来技術における図５のトリミング回路の構成に対する場合を例にして示したが、図２から分かるように、図１のトリミング回路１を、図２の抵抗ＲＴ１〜ＲＴ４，ＲＸ１〜ＲＸ３、ヒューズＦ１〜Ｆ４、ダイオードＤ１，Ｄ２、ＮＭＯＳトランジスタＮ１〜Ｎ４及びデコード回路２で構成するようにしてもよい。
【００２９】
このように、本第１の実施の形態におけるトリミング回路は、抵抗Ｒ１〜Ｒ４にヒューズＦ１〜Ｆ４を対応して並列に接続すると共に、ヒューズＦ１〜Ｆ４の各一端と接地電圧との間にＮＭＯＳトランジスタＮ１〜Ｎ４を対応して接続し、溶断電流供給端子ＴＲＩＭに入力された溶断電流をヒューズＦ１〜Ｆ４の各他端に供給するダイオードＤ１〜Ｄ３を備えると共に、ヒューズＦ１〜Ｆ４の少なくとも一端に電流制限用の抵抗Ｒ５，Ｒ６を接続するようにした。このようなことから、抵抗とヒューズを並列に接続した状態で、ＭＯＳトランジスタの段数を少なくして回路面積の増加を低減させることができる。
【００３０】
例えば、図２では、抵抗ＲＴ１、ヒューズＦ１、ＮＭＯＳトランジスタＮ１及びダイオードＤ１で１つのトリミング回路部を、抵抗ＲＴ２、ヒューズＦ２、ＮＭＯＳトランジスタＮ２及びダイオードＤ１で１つのトリミング回路部を、抵抗ＲＴ３、ヒューズＦ３、ＮＭＯＳトランジスタＮ３及びダイオードＤ２で１つのトリミング回路部を、抵抗ＲＴ４、ヒューズＦ４、ＮＭＯＳトランジスタＮ４及びダイオードＤ２で１つのトリミング回路部をそれぞれ構成している。抵抗ＲＴ５〜ＲＴ８、ヒューズＦ５〜Ｆ８、ＮＭＯＳトランジスタＮ５〜Ｎ８及びダイオードＤ３，Ｄ４においても同様であり、図２の分圧回路１２を構成するトリミング回路は、８つのトリミング回路部を備えている。
【００３１】
なお、図１では４つの前記トリミング回路部を、図２では８つの前記トリミング回路部をそれぞれ備えた場合を例にして示したが、これは一例であり、本発明は、これに限定するものではなく、１つ以上の前記トリミング回路部を備えるようにすればよい。
また、前記説明では、デコード回路２によってオン／オフ制御されるトランジスタにＮＭＯＳトランジスタを使用した場合を例にして該トランジスタにユニポーラトランジスタを使用するようにしたが、該ユニポーラトランジスタの代わりにバイポーラトランジスタを使用するようにしてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態におけるトリミング回路の回路例を示した図である。
【図２】本第１の実施の形態のトリミング回路を使用した定電圧回路の回路例を示した図である。
【図３】従来のトリミング回路を備える定電圧回路の例を示した回路図である。
【図４】従来のトリミング回路を備える定電圧回路の他の例を示した回路図である。
【図５】従来のトリミング回路の例を示した図である。
【符号の説明】
【００３３】
１  トリミング回路
２  デコード回路
１０  定電圧回路
１１  基準電圧発生回路
１２  分圧回路
１３  誤差増幅回路
Ｒ１〜Ｒ６，ＲＴ１〜ＲＴ８，ＲＸ１〜ＲＸ５，ＲＵ，ＲＤ，Ｒｔｒｉｍ  抵抗
Ｆ１〜Ｆ８，ＦＵ，ＦＤ  ヒューズ
Ｄ０〜Ｄ４  ダイオード
Ｎ１〜Ｎ８  ＮＭＯＳトランジスタ
Ｐ１  出力トランジスタ
【図１】
0005266800.tif 000002
【図２】
0005266800.tif 000003
【図３】
0005266800.tif 000004
【図４】
0005266800.tif 000005
【図５】
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