(57)【特許請求の範囲】
【請求項１】
ソース端子とゲート端子とが複数交互に配置されたトランジスタと、当該トランジスタの入力整合回路とを含む高出力増幅器であって、
前記入力整合回路において、前記ソース端子と前記ゲート端子が交互に並ぶ方向上に、前記トランジスタのソース端子に対向する位置にグランドに導通したビアと、前記トランジスタのゲート端子に対向する位置に信号線としての導体とをそれぞれ交互に設け、
前記ソース端子と当該ソース端子に対向する位置に設けられた前記ビアとを金属細線を用いて接続し、前記ゲート端子と当該ゲート端子に対向する位置に設けられた前記導体とを金属細線を用いて接続し、
前記入力整合回路は、矩形状の信号線としての導体が形成された第１の整合回路と前記第１の整合回路側から前記トランジスタ側に幅広となるテーパ状の信号線としての導体が形成された第２の整合回路とからなり、前記第２の整合回路を構成する基板は、前記第１の整合回路を構成する基板よりも誘電率が低い、  
ことを特徴とする高出力増幅器。
【請求項２】
ソース端子とゲート端子とが複数交互に配置されたトランジスタと、当該トランジスタの入力整合回路とを含む高出力増幅器であって、
前記入力整合回路において、前記ソース端子と前記ゲート端子が交互に並ぶ方向上に、前記トランジスタのソース端子に対向する側面位置にグランドに導通した導体と、前記トランジスタのゲート端子に対向する位置に信号線としての導体とをそれぞれ交互に設け、
前記ソース端子と当該ソース端子に対向する前記側面位置に設けられた導体とを金属細線を用いて接続し、前記ゲート端子と当該ゲート端子に対向する位置に設けられた前記導体とを金属細線を用いて接続し、
前記入力整合回路は、矩形状の信号線としての導体が形成された第１の整合回路と前記第１の整合回路側から前記トランジスタ側に幅広となるテーパ状の信号線としての導体が形成された第２の整合回路とからなり、前記第２の整合回路を構成する基板は、前記第１の整合回路を構成する基板よりも誘電率が低い、
ことを特徴とする高出力増幅器。
【請求項３】
前記第１の整合回路を構成する基板はセラミック基板であり、前記第２の整合回路を構成する基板はテフロン基板を含む樹脂基板のうちのいずれかである、
ことを特徴とする請求項１、又は２記載の高出力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高出力増幅器に関し、とりわけＸ帯からＫｕ帯にわたる高周波領域で動作する高出力増幅器に関する。
【背景技術】
【０００２】
１０Ｗ以上の極めて大きな出力を得るためには、大きなゲート幅を有するパワートランジスタを用いた高出力増幅器が必要である。近年では、こういった高出力増幅器が、携帯電話用基地局やレーダー装置等において特に要求されている。このような大きなサイズのパワートランジスタを用いて高出力増幅器を実現するためには、パワートランジスタに低インピーダンスの整合回路を接続する必要がある。
【０００３】
ここで、従来の高出力増幅器の構成を図７乃至図９を用いて説明する。図７は、金属パッケージに収納された従来の高出力増幅器の上面図である。図８は、金属パッケージ単体の上面、側面、及びＡ−Ａ´断面を示す図である。図９は、高出力増幅器単体の上面、側面、及びＢ−Ｂ´断面を示す図である。
【０００４】
図７に示したように、実際の使用時には、高出力増幅器１０１は金属パッケージ１０２に収納され、高出力増幅器１０１の信号線（伝送線路）としての導体１０３と金属パッケージ１０２の信号線としての導体１０４、及び、高出力増幅器１０１の信号線としての導体１０５と金属パッケージ１０２の信号線としての導体１０６が、それぞれワイヤ（金属細線）１２４、１２５により接続される等して構成される。
【０００５】
金属パッケージ１０２は、図８に示したように、底面に底面金属板１０７と１０８が設けられ、側面に金属壁１０９が設けられて構成される。また、入力側には上記の導体１０４を内部に有するセラミック基板１１０が設けられ、出力側には上記の導体１０６を内部に有するセラミック基板１１１が設けられて構成される。
【０００６】
高出力増幅器１０１は、図９に示したように、パワートランジスタ１１２と、その入出力整合回路として、入力整合回路１１３と出力整合回路１１４とを備えて構成される。
パワートランジスタ１１２は、基板１１５上に設けられており、一方にソース端子（同図の「Ｓ」参照）とゲート端子（同図の「Ｇ」参照）とが複数交互に配置され、他方にドレイン端子（同図の「Ｄ」参照）が複数配置されて構成される。尚、基板１１５の底面には、グランド（ＧＮＤ）に接地される導体１１６が設けられる。
【０００７】
入力整合回路１１３は、セラミック基板１１７上に、上記の導体１０４が設けられ、セラミック基板１１７の底面に、グランドに接地される導体１１８が設けられて構成される。
出力整合回路１１４は、例えばアルミナや窒化アルミ等のセラミック基板１１９上に、上記の導体１０５が設けられ、セラミック基板１１９の底面に、グランドに接地される導体１２０が設けられて構成される。
【０００８】
尚、パワートランジスタ１１２の入出力インピーダンスの関係から、入力整合回路１１３のセラミック基板１１７の方が、出力整合回路１１４のセラミック基板１１９よりも誘電率が高く構成される。
【０００９】
パワートランジスタ１１２の各ゲート端子は、ゲートワイヤ１２１により入力整合回路１１３の導体１０４と接続される。また、各ソース端子は、ソースワイヤ１２２により、金属パッケージ１０２のグランドに接地される底面金属板１０７に接続される。また、各ドレイン端子は、ドレインワイヤ１２３により出力整合回路１１４の導体１０５に接続される。
【００１０】
以上が従来の高出力増幅器の構成であるが、これ以外にも、例えば特許文献１に提案されている高周波トランジスタ装置のように、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）が組み込まれているパッケージ内に整合回路を設けた構成を有するもの等もある。
【特許文献１】特開２００５−１１０１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、図９に示したような構成の高出力増幅器において、低い周波数を取り扱う場合には、入力整合回路とパワートランジスタのゲート端子とを接続するためにボンディングワイヤが用いられる。また、グランドとソース端子とを接続する場合にも同様である。しかしながら、高い周波数を取り扱う場合にこの接続方法を用いると問題となる。なぜならば、パワートランジスタのソース端子からグランドへボンディングワイヤを打ち下ろす場合、パワートランジスタと入力整合回路との間にワイヤボンダが機能するための大きな空間的スペースが必要となるため、その間の距離（図９の「Ｄ1」参照）が大きくなってしまう。そのため、入力整合回路とゲート端子とを接続するためのボンディングワイヤ（図９の「ゲートワイヤ１１７」参照）も長くなり、結果として寄生インダクタンスが大きくなってしまうことになる。このときの高出力増幅器の等価回路を図１０に示す。同図に示したように、入力整合回路とゲート端子とを接続するボンディングワイヤ（ゲートワイヤ）が長くなると、その寄生インダクタンスＬ1が大きくなってしまう。尚、同図において、Ｚ0は入力整合回路の入力インピーダンスであり、Ｚlowはパワートランジスタの入力インピーダンスである。このように高い周波数を取り扱う場合には、この寄生インダクタンスＬ1が大きくなるとパワートランジスタの入力インピーダンスが大きくなり、低インピーダンスの入力整合回路を実現できなくなるという問題がある。また、寄生インダクタの入力整合回路に占める割合も増加するため、実装ばらつきを無視できなくなるという問題もある。
【００１２】
このような問題の解決方法としてビア技術がある。これは、パワートランジスタのソース端子に直接ビアを開けることでグランドとソース端子とを導通する手法である。この手法によれば、パワートランジスタと入力整合回路との間の距離（図９の「Ｄ1」参照）を縮めることが可能になるため、入力整合回路とゲート端子とを接続するボンディングワイヤを短くすることができ、低インピーダンスの入力整合回路を実現することができる。しかしながら、このビア技術を用いる場合には基板を薄く研磨する必要があるため、ＳｉＣ基板のような割れやすい基板に適用するには問題がある。また、ビアを作製するためのコストも無視できない。
【００１３】
その他の解決方法としては、フリップチップ技術やインバーテッドマイクロストリップ技術があるが、いずれも欠点を伴う。フリップチップ技術は、パワートランジスタのソース端子、ゲート端子、ドレイン端子の各々に導電性の材料でピラーを作製し、ひっくり返して整合回路に直接マウントする手法であるが、高周波特性に優れているものの放熱性に欠点がある。また、インバーテッドマイクロストリップ技術は、パワートランジスタに絶縁材料をデポしその上をメタルで覆う手法であるが、ソース端子とグランドとの導通はとりやすいものの導体損失を小さくするには絶縁材料を厚くする必要があるため技術的に困難である。
【００１４】
以上のようなことから、パワートランジスタのソース端子をグランドに接地させつつ、ゲート端子と入力整合回路とを接続するワイヤを短くするための根本的な解決策が期待されている。
【００１５】
本発明は、上記実情に鑑み、Ｘ帯からＫｕ帯にわたる高周波領域で動作する大きなサイズのパワートランジスタを用いた高出力増幅器において、低インピーダンスの入力整合回路を実現すると共に実装ばらつきを低減することができる高出力増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の第１の態様に係る高出力増幅器は、ソース端子とゲート端子とが複数交互に配置されたトランジスタと、当該トランジスタの入力整合回路とを含む高出力増幅器であって、前記入力整合回路において、前記ソース端子と前記ゲート端子が交互に並ぶ方向上に、前記トランジスタのソース端子に対向する位置にグランドに導通したビアと、前記トランジスタのゲート端子に対向する位置に信号線としての導体とをそれぞれ交互に設け、前記ソース端子と当該ソース端子に対向する位置に設けられた前記ビアとを金属細線を用いて接続し、前記ゲート端子と当該ゲート端子に対向する位置に設けられた前記導体とを金属細線を用いて接続し、前記入力整合回路は、矩形状の信号線としての導体が形成された第１の整合回路と前記第1の整合回路側から前記トランジスタ側に幅広となるテーパ状の信号線としての導体が形成された第２の整合回路とからなり、前記第２の整合回路を構成する基板は、前記第１の整合回路を構成する基板よりも誘電率が低い、ことを特徴とする。
【００１７】
本発明の第２の態様に係る高出力増幅器は、ソース端子とゲート端子とが複数交互に配置されたトランジスタと、当該トランジスタの入力整合回路とを含む高出力増幅器であって、前記入力整合回路において、前記ソース端子と前記ゲート端子が交互に並ぶ方向上に、前記トランジスタのソース端子に対向する側面位置にグランドに導通した導体と、前記トランジスタのゲート端子に対向する位置に信号線としての導体とをそれぞれ交互に設け、前記ソース端子と当該ソース端子に対向する前記側面位置に設けられた導体とを金属細線を用いて接続し、前記ゲート端子と当該ゲート端子に対向する位置に設けられた前記導体とを金属細線を用いて接続し、前記入力整合回路は、矩形状の信号線としての導体が形成された第１の整合回路と前記第1の整合回路側から前記トランジスタ側に幅広となるテーパ状の信号線としての導体が形成された第２の整合回路とからなり、前記第２の整合回路を構成する基板は、前記第１の整合回路を構成する基板よりも誘電率が低い、ことを特徴とする。
【００１９】
また、本発明の第３の態様に係る高出力増幅器は、上記第１、又は第２の態様において、前記第１の整合回路を構成する基板はセラミック基板であり、前記第２の整合回路を構成する基板はテフロン(登録商標)基板を含む樹脂基板のうちのいずれかである、ことを特徴とする。
【００２０】
以上の各態様に係る高出力増幅器によれば、トランジスタのソース端子は、金属細線とビアを介してグランドに接地されるようになるので、トランジスタと入力整合回路との間に、ソース端子をグランドに接地するための金属細線を打ち下ろすのに必要な空間的スペースが不要となり、トランジスタのゲート端子と入力整合回路の信号線としての導体とを接続する金属細線を短くすることができる。
【発明の効果】
【００２１】
本発明によれば、トランジスタのゲート端子と入力整合回路における信号線としての導体とを接続するゲートワイヤ（金属細線）を短くすることができるので、その寄生インダクタンスを小さくすることができる。よって、Ｘ帯からＫｕ帯にわたる高周波領域で動作する大きなサイズのパワートランジスタを用いて高出力増幅器を構成しても、低インピーダンスの入力整合回路を実現することができると共に実装ばらつきを低減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しながら本発明の実施の形態を説明する。
【実施例１】
【００２３】
図１は、本発明の実施例１に係る高出力増幅器の構成を示す図である。
同図に示したように、本実施例に係る高出力増幅器は、パワートランジスタ１と、その入出力整合回路として、入力整合回路２と出力整合回路３とを備えて構成される。
【００２４】
パワートランジスタ１は、基板４上に設けられており、一方にソース端子（同図の「Ｓ」参照）とゲート端子（同図の「Ｇ」参照）とが複数交互に配置され、他方にドレイン端子（同図の「Ｄ」参照）が複数配置されて構成される。
【００２５】
尚、パワートランジスタ１としては、例えば、LDMOS（Laterally Diffused Metal Oxide Semiconductor）、CMOS（Complementary Metal Oxide Semiconductor）、InP−HEMT（High Electron Mobility Trasistor）、InP−HBT（Heterojunction Bipolar Transistor）、GaN−HEMT、又はSiC−HEMT等の電界効果トランジスタを適用することができる。
【００２６】
入力整合回路２は、セラミック基板５上に、信号線（伝送線路）としての導体６が設けられ、セラミック基板５の底面に、グランドに接地される導体７が設けられて構成される。
【００２７】
但し、入力整合回路２において、パワートランジスタ１の各ソース端子と対向する位置にはグランドに接地される導体７に導通したビア８が設けられ、パワートランジスタ１の各ゲート端子と対向する位置には信号線としての導体６が配置されるように構成される。尚、このとき、パワートランジスタ１の隣り合うソース端子とゲート端子との中心間距離と、入力整合回路２の隣り合うビア８と導体６との中心間距離とが同一となるように構成される。同図右下の枠９内に、パワートランジスタ１のソース端子と対向する位置に設けられたビア８付近における入力整合回路２の一部断面を示す。これに示したように、その位置には、グランドに接地される導体７に導通したビア８が設けられる。尚、正確には、ビア８毎に、セラミック基板５上に、ビア８に導通した導体８ａも設けられるが、本明細書においてビア８というときには、この導体８ａも含むものとする。
【００２８】
そして、パワートランジスタ１の各ソース端子と、これに対向するビア８との間がソースワイヤ（金属細線）１２により接続され、各ゲート端子と、これに対向する導体６との間がゲートワイヤ１３により接続される。
【００２９】
出力整合回路３は、例えばアルミナや窒化アルミ等のセラミック基板１０上に、信号線としての導体１１が設けられ、セラミック基板１０の底面に、グランドに接地される不図示の導体が設けられる。そして、パワートランジスタ１の各ドレイン端子と導体１１とがドレインワイヤ１４により接続される。
【００３０】
尚、パワートランジスタ１の入出力インピーダンスの関係から、入力整合回路２のセラミック基板５の方が、出力整合回路３のセラミック基板１０よりも誘電率が高く構成される。
【００３１】
以上のような構成により、パワートランジスタ１のソース端子は、ソースワイヤ１２及び入力整合回路２のビア８を介してグランドに接地されるようになるので、パワートランジスタ１と入力整合回路２との間にボンディングワイヤを打ち下ろすための空間的スペースが不要となり、その間の距離（図１の「Ｄ2」参照）を短くすることができる。よって、パワートランジスタ１のソース端子をグランドに接地させつつ、パワートランジスタ１のゲート端子と入力整合回路２の信号線としての導体６とを接続するゲートワイヤ１３の長さを短くすることができる。
【００３２】
ここで、本実施例に係る高出力増幅器の等価回路を図２に示す。同図に示したように、ゲートワイヤの長さが短くなると、その寄生インダクタンスＬ2を小さくすることができるのでパワートランジスタ１の入力インピーダンスを小さくすることができ極めて小さな特性インピーダンスの入力整合回路２を実現することができる。よって、大きなサイズのパワートランジスタを用いることが可能となり、１０Ｗ以上の大きな出力を実現することができる。尚、図２において、Ｚ0は入力整合回路２の入力インピーダンスであり、Ｚlowはパワートランジスタ１の入力インピーダンスである。
【００３３】
また、従来の高出力増幅器（図９，図１０参照）と本実施例に係る高出力増幅器の各々におけるＺlow（実数部分（Real part）と虚数部分（Imaginary part））の周波数特性を図３(a),(b) に示す。本実施例に係る高出力増幅器では、ゲートワイヤ１３の寄生インダクタンス（図２の「Ｌ2」参照）を小さくすることができるので、図３(a),(b) に示したように、従来のものに比べて、虚数部分のＺlowが減少すると共にその虚数部分のＺlowの傾きが緩やかとなり、５０Ωへの整合を容易にし、取り扱う周波数帯域をより広めることが可能となる。
【００３４】
次に、0.5μm GaN-HEMTを用いて、本実施例に係る高出力増幅器を実現した場合と従来の高出力増幅器（図９参照）を実現した場合とにおける整合時の周波数特性の違いについて説明する。尚、ここでは、本実施例に係る高出力増幅器におけるゲートワイヤ長が、従来の高出力増幅器におけるゲートワイヤ長の１／３になったものとする。
【００３５】
図４(a),(b) は、0.5μm GaN-HEMTを用いて従来の高出力増幅器を実現した場合の整合時の周波数特性を示す図であり、同図(c),(d) は、0.5μm GaN-HEMTを用いて本実施例に係る高出力増幅器を実現した場合の整合時の周波数特性を示す図である。尚、同図(a),(c) は、Ｓ21（Ｓ２１，順方向伝達係数）に関する周波数特性を示し、同図(b),(d) は、Ｓ11（Ｓ１１，入力反射係数）に関する周波数特性を示している。また、同図(a),(b),(d),(d) では、いずれも、ゲートワイヤ長が−２５％、０％、＋２５％（以下単に「±２５％」という）ばらついたときの各々の周波数特性を示している。
【００３６】
同図(a),(b) に示したように、従来の高出力増幅器では、本実施例に係る高出力増幅器よりもゲートワイヤ長が長く寄生インダクタンス（図１０の「Ｌ1」参照）が大きくなるため、±２５％のゲートワイヤ長のばらつきに対して、Ｓ21及びＳ11の周波数特性のばらつきは大きくなっている。
【００３７】
これに対し、同図(c),(d) に示したように、本実施例に係る高出力増幅器では、従来の高出力増幅器よりもゲートワイヤ長が短く寄生インダクタンス（図２の「Ｌ2」参照）が小さくなり、ゲートワイヤ長の占める割合が小さくなるので、±２５％のゲートワイヤ長のばらつきに対して、Ｓ21及びＳ11の周波数特性のばらつきは小さくなっている。また、同図(a),(c) に示したように、−２５％のゲートワイヤ長における周波数９．５ＧＨｚ時（同図(a),(c) の「ｍ５」参照）の利得（Ｓ（２，１））として、従来の高出力増幅器では５．０６２ｄＢが得られているのに対し、本実施例に係る高出力増幅器ではそれよりも高い１０．５８７ｄＢが得られている。
【００３８】
このように、本実施例に係る高出力増幅器では、従来のものよりもゲートワイヤ長を短くして寄生インダクタンスを小さくすることができるので、ゲートワイヤ長のばらつきに対するＳ21及びＳ11の周波数特性のばらつきを低減することができる。
【００３９】
以上、本実施例に係る高出力増幅器によれば、パワートランジスタ１のゲート端子と入力整合回路２の信号線としての導体６とを接続するゲートワイヤ１３を短くすることができるので、その寄生インダクタンスＬ2を小さくすることができ、例えばＸ帯からＫｕ帯といった高周波領域において低インピーダンスの入力整合回路を実現することができる。結果として、大きなサイズのパワートランジスタを用いることで出力１０Ｗ以上の高出力増幅器を提供することができる。また、寄生インダクタの入力整合回路に占める割合も減少するため、実装ばらつきを小さくすることもできる。
【００４０】
尚、本実施例では説明を省略したが、実際の使用時には、本実施例に係る高出力増幅器は、例えば図８に示したような金属パッケージに収納され所定の配線が為される等して使用される。
【実施例２】
【００４１】
上述の実施例１に係る高出力増幅器において、入力整合回路を構成する基板として高誘電率基板を使用する場合、その使用は低インピーダンスの入力整合回路を実現する上では有利であるが、位相の回転が生じてしまうという問題がある。例えば、誘電率が１００の基板を使用すると、１０ＧＨｚでは１波長が３ｍｍである。この場合、仮に長さ２ｍｍの入力整合回路を考えると、その両端で位相差が半周期以上になってしまう。これに対し、誘電率が４程度の基板を使用すると、１０ＧＨｚでは１波長が１５ｍｍ程度である。この場合、同様に、長さ２ｍｍの入力整合回路を考えると、その両端で位相差が８分の１周期程度に抑えられる。
【００４２】
そこで、本発明の実施例２に係る高出力増幅器では、低インピーダンスで且つ位相の回転を抑えた入力整合回路を実現するために、入力整合回路を構成する基板として、高誘電率基板と低誘電率基板とを用いるようにした。
【００４３】
図５は、本実施例に係る高出力増幅器の構成を示す図である。
同図に示したように、本実施例では、入力整合回路２１が、第１の整合回路２１ａと第２の整合回路２１ｂとにより構成される。
【００４４】
第１の整合回路２１ａは、高い誘電率の基板２２ａ上に、信号線（伝送線路）としての導体２３ａが設けられ、その基板２２ａの底面に、グランドに接地される不図示の導体が設けられて構成される。
【００４５】
第２の整合回路２１ｂは、第１の整合回路２１ａの基板２２ａよりも低い誘電率の基板２２ｂ上に、信号線（伝送線路）としての導体２３ｂが設けられ、その基板２２ｂの底面に、グランドに接地される導体２４が設けられて構成される。
【００４６】
尚、高い誘電率の基板２２ａは例えばセラミック基板であり、低い誘電率の基板２２ｂは例えばテフロン(登録商標)等の樹脂基板である。
そして、第１の整合回路２１ａの信号線としての導体２３ａと、第２の整合回路２１ｂの信号線としての導体２３ｂとは、ワイヤ（金属細線）２５により接続される。
【００４７】
その他の構成については、実施例１に係る高出力増幅器（図１参照）と同様である。
以上、本実施例に係る高出力増幅器によれば、実施例１と同様の効果を得ることができると共に、低インピーダンスで且つ位相の回転を抑えた入力整合回路を実現することができる。
【００４８】
尚、本実施例において、第２の整合回路２１ｂの基板２２ａと出力整合回路３の基板１０とを同一の誘電率に構成することもできる。
【実施例３】
【００４９】
本発明の実施例３に係る高出力増幅器では、上述の実施例１に係る高出力増幅器の入力整合回路において、ビアの代わりに側面に設けた導体を用いるようにした。
図６は、本実施例に係る高出力増幅器の構成を示す図である。
【００５０】
同図に示したように、本実施例では、入力整合回路２において、ビア８は設けられておらず、その代わりに、パワートランジスタ１の各ソース端子と対向する入力整合回路１の側面に、グランドに接地される導体７に導通した導体３１が設けられる。尚、このとき、パワートランジスタ１における隣り合うソース端子とゲート端子との中心間距離と、入力整合回路２における隣り合う導体３１と導体６との中心間距離とが同一となるように構成される。同図右下の枠３２内に、パワートランジスタ１のソース端子と対向する入力整合回路２の側面に設けられた導体３１付近における入力整合回路２の一部断面を示す。これに示したように、その側面には、グランドに接地される導体７に導通した導体３１が設けられる。尚、正確には、導体３１毎に、セラミック基板５上に、導体３１に導通した導体３１ａも設けられるが、本明細書において導体３１というときには、この導体３１ａも含むものとする。
【００５１】
そして、パワートランジスタ１の各ソース端子と、これに対向する導体３１との間がソースワイヤ１３により接続される。
その他の構成については、実施例１に係る高出力増幅器（図１参照）と同様である。
【００５２】
以上、本実施例に係る高出力増幅器によっても、実施例１と同様の効果を得ることができる。
尚、本実施例では、実施例１に係る高出力増幅器において、ビア８の代わりに、入力整合回路２の側面にグランドに導通する導体３１を設けるようにしたが、上述の実施例２に係る高出力増幅器においても同様に構成することができる。
【００５３】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の要旨を逸脱しない範囲において、各種の改良及び変更を行っても良いのはもちろんである。
【００５４】
（付記１）
ソース端子とゲート端子とが複数交互に配置されたトランジスタと、当該トランジスタの入力整合回路とを含む高出力増幅器であって、
前記入力整合回路において、前記トランジスタのソース端子に対向する位置にグランドに導通したビアを設け、前記トランジスタのゲート端子に対向する位置に信号線としての導体を設け、
前記ソース端子と当該ソース端子に対向する位置に設けられた前記ビアとを金属細線を用いて接続し、前記ゲート端子と当該ゲート端子に対向する位置に設けられた前記導体とを金属細線を用いて接続する、
ことを特徴とする高出力増幅器。
【００５５】
（付記２）
隣り合う前記ソース端子と前記ゲート端子との中心間距離と、隣り合う前記ビアと前記導体との中心間距離は、同一である、
ことを特徴とする付記１記載の高出力増幅器。
【００５６】
（付記３）
ソース端子とゲート端子とが複数交互に配置されたトランジスタと、当該トランジスタの入力整合回路とを含む高出力増幅器であって、
前記入力整合回路において、前記トランジスタのソース端子に対向する側面位置にグランドに導通した導体を設け、前記トランジスタのゲート端子に対向する位置に信号線としての導体を設け、
前記ソース端子と当該ソース端子に対向する前記側面位置に設けられた導体とを金属細線を用いて接続し、前記ゲート端子と当該ゲート端子に対向する位置に設けられた前記導体とを金属細線を用いて接続する、
ことを特徴とする高出力増幅器。
【００５７】
（付記４）
隣り合う前記ソース端子と前記ゲート端子との中心間距離と、隣り合う前記グランドに導通した導体と前記信号線としての導体との中心間隔距離は、同一である、
ことを特徴とする付記３記載の高出力増幅器。
【００５８】
（付記５）
前記入力整合回路は、第１の整合回路と第２の整合回路とからなり、前記第２の整合回路を構成する基板は、前記第１の整合回路を構成する基板よりも誘電率が低い、
ことを特徴とする付記１乃至４のいずれか一つに記載の高出力増幅器。
【００５９】
（付記６）
前記第２の整合回路は、前記トランジスタ側に設けられる、
ことを特徴とする付記５記載の高出力増幅器。
【００６０】
（付記７）
前記第１の整合回路を構成する基板はセラミック基板であり、前記第２の整合回路を構成する基板はテフロン(登録商標)基板を含む樹脂基板のうちのいずれかである、
ことを特徴とする付記５又は６記載の高出力増幅器。
【００６１】
（付記８）
前記トランジスタは、LDMOS、CMOS、InP-HEMT、InP-HBT、GaN-HEMT、SiC-HEMTを含む電界効果トランジスタのうちのいずれかである、
ことを特徴とする付記１乃至７の何れか一つに記載の高出力増幅器。
【図面の簡単な説明】
【００６２】
【図１】実施例１に係る高出力増幅器の構成を示す図である。
【図２】実施例１に係る高出力増幅器の等価回路を示す図である。
【図３】(a),(b) は、従来と本実施例に係る高出力増幅器の各々におけるＺlow（実数部分（Real part）と虚数部分（Imaginary part））の周波数特性を示す図である。
【図４】(a),(b) は、0.5μm GaN-HEMTを用いて従来の高出力増幅器を実現した場合の整合時の周波数特性を示す図、(c),(d) は、0.5μm GaN-HEMTを用いて実施例１に係る高出力増幅器を実現した場合の整合時の周波数特性を示す図である。
【図５】実施例２に係る高出力増幅器の構成を示す図である。
【図６】実施例３に係る高出力増幅器の構成を示す図である。
【図７】金属パッケージに収納された従来の高出力増幅器の上面図である。
【図８】金属パッケージ単体の上面、側面、及びＡ−Ａ´断面を示す図である。
【図９】従来の高出力増幅器単体の上面、側面、及びＢ−Ｂ´断面を示す図である。
【図１０】従来の高出力増幅器の等価回路を示す図である。
【符号の説明】
【００６３】
１      パワートランジスタ
２      入力整合回路
３      出力整合回路
４      基板
５      セラミック基板
６、７  導体
８      ビア
８ａ    導体
９      枠
１０    セラミック基板
１１    導体
１２    ソースワイヤ
１３    ゲートワイヤ
１４    ドレインワイヤ
２１    入力整合回路
２１ａ  第１の整合回路
２１ｂ  第２の整合回路
２２ａ、２２ｂ  基板
２３ａ、２３ｂ、２４  導体
２５    ワイヤ
３１、３１ａ  導体
３２    枠
１０１  高出力増幅器
１０２  金属パッケージ
１０３、１０４、１０５、１０６  導体
１０７、１０８  底面金属板
１０９  金属壁
１１０、１１１  セラミック基板
１１２  パワートランジスタ
１１３  入力整合回路
１１４  出力整合回路
１１５  基板
１１６  導体
１１７  セラミック基板
１１８  導体
１１９  セラミック基板
１２０  導体
１２１  ゲートワイヤ
１２２  ソースワイヤ
１２３  ドレインワイヤ
１２４、１２５  ワイヤ
【図２】
0005181424.tif 000002
【図１０】
0005181424.tif 000003
【図１】
0005181424.tif 000004
【図３】
0005181424.tif 000005
【図４】
0005181424.tif 000006
【図５】
0005181424.tif 000007
【図６】
0005181424.tif 000008
【図７】
0005181424.tif 000009
【図８】
0005181424.tif 000010
【図９】
0005181424.tif 000011