(57)【特許請求の範囲】
【請求項１】
半導体基板を覆う第１ゲート酸化膜上にフローティングゲート用の第１導電体膜を形成する工程と、
前記第１導電体膜上にトンネル絶縁膜を介して消去ゲート用の第２導電体膜を形成する工程と、
前記第２導電体膜上に開口部を有する窒化膜を形成する工程と、
前記窒化膜の開口部の側壁に第１側壁絶縁膜を形成する工程と、
前記窒化膜及び前記第１側壁絶縁膜をマスクに前記第１ゲート絶縁膜、前記トンネル絶縁膜、前記第１導電体膜及び前記第２導電体膜を選択的に除去して前記半導体基板を露出させる工程と、
前記開口部に対応する位置の前記半導体基板内に第１拡散層を形成する工程と、
前記第１拡散層上の前記開口部の側壁に第２側壁絶縁膜を形成する工程と、
前記第２側壁絶縁膜の形成後、前記第１拡散層上の前記開口部を第３導電体膜で埋め込んでプラグを形成する工程と、
前記窒化膜を除去した後、前記第１側壁絶縁膜をマスクに前記第１導電体膜及び第２導電体膜を選択的に除去してフローティングゲート及び消去ゲートを形成する工程と、
前記フローティングゲート及び前記消去ゲートの側面を覆う第３側壁絶縁膜を形成する工程と、
前記第３側壁絶縁膜の側壁にコントロールゲートを形成する工程と、
前記コントロールゲートに隣接する位置の前記半導体基板内に第２拡散層を形成する工程と、を備える
不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法であって、
前記第２拡散層の形成後、前記第１側壁絶縁膜を除去する工程と、
前記消去ゲート、前記コントロールゲート、前記プラグ及び前記第２拡散層の上面をシリサイド化する工程と、をさらに備える
不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置の製造方法であって、
前記第２拡散層を形成する前に、前記第１側壁絶縁膜の上面をエッチングして、前記第１側壁絶縁膜の膜厚を薄くする工程をさらに備える、
不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置の製造方法であって、
前記シリサイド化する工程の前に、前記コントロールゲートの側壁に第４側壁絶縁膜を形成する工程をさらに備える、
不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の製造方法であって、
前記フローティングゲート及び前記消去ゲートを形成する前に、前記プラグの上面にプラグ絶縁膜を形成する工程と、
前記コントロールゲートを形成する前に、前記第３側壁絶縁膜及び露出している前記半導体基板を覆う第２ゲート絶縁膜を形成する工程と、をさらに備え、
前記第１側壁絶縁膜を除去する工程は、
前記プラグ絶縁膜及び前記第２拡散層上の前記第２ゲート絶縁膜を除去する工程を含む
不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項３に記載の不揮発性半導体記憶装置の製造方法であって、
前記プラグを形成する工程は、
前記半導体基板の全面に前記第３導電体膜を成膜する工程と、
前記窒化膜の上面が露出するまで前記第３導電体膜を平坦化させる工程と、
前記第１側壁絶縁膜の上面が露出するまで前記第３導電体膜の上面をエッチングする工程と、を含む
不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置の製造方法であって、
前記第１側壁絶縁膜の膜厚を薄くする工程は、前記第３導電体膜の上面をエッチングする工程の後に行われ、
前記プラグを形成する工程は、
前記第１側壁絶縁膜の膜厚を薄くする工程の後、前記第２導電体膜の上面と同じかそれよりも下方にくるまで前記第３導電体膜の上面をエッチングする工程をさらに含む
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置及びその製造方法に関し、特に消去ゲートを備えた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電源を切ったとしても記憶データの保持が可能である不揮発性半導体記憶装置として、フローティングゲートを備えた不揮発性半導体記憶装置が知られている。このような不揮発性半導体記憶装置は、フローティングゲートに対する電荷の蓄積・放出を行うことで、記憶データの書き込み・消去を行うことができる。
【０００３】
また、フローティングゲートを備えた不揮発性半導体記憶装置の一種として、種々のスプリットゲート型不揮発性半導体記憶装置が提案されている。図４６は、従来のスプリットゲート型不揮発性半導体記憶装置の一例を示す。
【０００４】
図４６に示されるように、基板５０の表層にソース拡散領域５１及びドレイン拡散領域５２が形成されている。また、基板５０上には、ゲート絶縁膜５３を介してフローティングゲート５４及びコントロールゲート５５が形成されている。コントロールゲート５５は、さらにトンネル絶縁膜５６によって、フローティングゲート５４と電気的に絶縁されている。フローティングゲート５４のコントロールゲート５５に対向する箇所は、先端が尖った形状（Ｔｉｐ部）となっている。
【０００５】
図４６に記載のスプリットゲート型不揮発性半導体記憶装置では、コントロールゲート５５、ソース拡散領域５１及びドレイン拡散領域５２に所定の電圧を印加することによって、書き込み動作及び読み出し動作を行う。また、消去動作は、コントロールゲート５５に１２Ｖ程度の高電圧を印加し、フローティングゲート５４に注入されている電子を、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル方式によって、トンネル絶縁膜５６を通じてコントロールゲート５５へ引き抜くことによって行われる。その際、特にＴｉｐ部周辺には、その形状により強い電界が発生し、電子は主にそのＴｉｐ部からコントロールゲート５５へ移動する。
【０００６】
このように、図４６にスプリットゲート型不揮発性半導体記憶装置では、コントロールゲート５５が消去ゲートの役割も兼ね備えていることがわかる。しかし、消去動作時には、コントロールゲート５５に高電圧（１２Ｖ程度）を印加する必要があるが、そのためには、コントロールゲート５５下のゲート絶縁膜５３の耐圧確保のため、ゲート絶縁膜５３の膜厚を所定の膜厚以下に薄くすることができなかった。すなわち、読み出し動作時の電流（メモリセル電流）を大きくとることが出来ず、メモリの高速化、微細化、低電圧化を妨げる要因になっていた。
【０００７】
このような問題を解決するために、上記のような構造に加え、さらに消去ゲートを備えるスプリットゲート型不揮発性半導体記憶装置が提案されている（特許文献１、特許文献２、特許文献３）。消去ゲートを備えることによって、コントロールゲートが担う消去ゲートの役割を分離することが可能となり、その結果、ゲート絶縁膜の膜厚をさらに薄く出来る構成が実現できる。
【０００８】
図４７は、特許文献１に記載の消去ゲートを備えるスプリットゲート型不揮発性半導体記憶装置の断面を示す。図４７に示されるように、半導体基板６０の表層に、ソース領域６１とドレイン領域６２が形成されている。また、半導体基板６０上には、ゲート酸化膜６３を介して、フローティングゲート６４とコントロールゲート６５が形成されている。コントロールゲート６５の下に形成されているゲート酸化膜６３の膜厚は、フローティングゲート６４の下に形成されているゲート酸化膜６３の膜厚よりも薄く形成されている。
【０００９】
フローティングゲート６４の直上には、選択酸化膜６６及びトンネル酸化膜６７を介して消去ゲート６８が形成されている。消去ゲート６８の直上には、酸化膜６９が形成されている。フローティングゲート６４、選択酸化膜６６、トンネル酸化膜６７、消去ゲート６８及び消去ゲート６８上の酸化膜６９から成る積層構造の側壁を覆うように、側壁酸化膜７０が形成されている。この側壁酸化膜７０により、フローティングゲート６４及び消去ゲート６８は、コントロールゲート６５と電気的に分離される。また、ソース領域６１側の側壁酸化膜７０及びコントロールゲート６５の側壁を覆うように側壁酸化膜７１が形成されている。
【００１０】
なお、フローティングゲート６４は、図４７の断面方向に垂直な断面方向において、上面中央部に窪みを形成するように選択酸化されている。これにより、フローティングゲート６４の上面両端の角部が、尖鋭形状となっている。
【００１１】
このように、特許文献１に記載の不揮発性半導体記憶装置は、上面に尖鋭形状を有するフローティングゲート６４と、フローティングゲート６４の直上に形成された消去ゲート６８と、フローティングゲート６４及び消去ゲート６８の側壁に形成されたコントロールゲート６５と、フローティングゲート６４下の領域とコントロールゲート６５下の領域とで膜厚が異なるゲート酸化膜６３を備える。
【００１２】
次に、特許文献１に記載の不揮発半導体記憶装置の書き込み、読み出し、消去の各動作について説明する。書き込み動作においては、コントロールゲート６５に１Ｖ、消去ゲート６８に１０Ｖ、ソース領域６１に９Ｖ、ドレイン領域６２に０Ｖの電圧をそれぞれ印加する。消去ゲート６８及びソース領域６１には、高電圧が印加されるため、ソース拡散領域６１とフローティングゲート６４との間の結合容量、及び、消去ゲート６８とフローティングゲート６４との間の結合容量によりフローティングゲート６４の電位が持ち上げられ、フローティングゲート６４とコントロールゲート６５が並設された領域下のチャネル領域付近で発生したホットエレクトロンが、半導体基板６０の表面から絶縁膜へのエネルギー障壁を越えてフローティングゲート６４に注入されることで、データの書き込みが行われる。このとき、ソース領域６１の電位の他に、消去ゲート６８の電位が加わるため、フローティングゲート６４の電位を効率良く高めることができる。
【００１３】
読み出し動作においては、コントロールゲート６５に２Ｖ、消去ゲート６８に０Ｖ、ソース領域６１に０Ｖ、ドレイン領域６２に１Ｖの電圧をそれぞれ印加する。このとき、フローティングゲート６４に電荷（電子）が注入されている場合には、フローティングゲート６４の電位が低くなるため、フローティングゲート６４の下には、チャネルが形成されず、電流が流れない。一方、フローティングゲート６４に電荷（電子）が注入されていない場合には、フローティングゲート６４の電位は高くなるため、フローティングゲート６４の下にチャネルが形成され、メモリセル電流が流れる。また、コントロールゲート６５下の領域のゲート酸化膜６３の膜厚は薄く形成されているため、コントロールゲート６５に印加する電圧を低くしても同じ電流を得ることができる。
【００１４】
消去動作においては、コントロールゲート６５に０Ｖ、消去ゲート６８に１０Ｖ、ソース領域６１に０Ｖ、ドレイン領域６２に０Ｖの電圧をそれぞれ印加する。これにより、フローティングゲート６４に注入されている電子は、フローティングゲート６４の上面の尖鋭形状を経由して、ＦＮトンネルにより、トンネル絶縁膜６７を突き抜けて消去ゲート６８へ放出される。また、コントロールゲート６５下の領域のゲート酸化膜６３とトンネル酸化膜６７は、独立して形成することができるため、消去動作に適したトンネル酸化膜６７の膜厚を独自に設定することが可能となる。その結果、さらなる低電圧化が可能となる。
【００１５】
続いて、図４７に示される消去ゲートを備えたスプリットゲート型不揮発性半導体記憶装置の製造方法について、図４８〜図５１を参照して説明する。半導体基板６０上に、ゲート酸化膜６３、フローティングゲート用のポリシリコン膜、選択酸化膜６６、トンネル酸化膜６７、消去ゲート用のポリシリコン膜及び酸化膜６９が、積層して形成されている。図４８（ａ）に示されるように、酸化膜６９上にパターニングされたレジスト膜（不図示）を塗布し、当該レジスト膜をマスクにして、酸化膜６９、消去ゲート用ポリシリコン膜、トンネル酸化膜６７、選択酸化膜６６及びフローティングゲート用のポリシリコン膜を選択除去する。その結果、フローティングゲート６４及び消去ゲート６８が形成される。このとき、露出したゲート酸化膜６３の一部がエッチングされ、後の工程で形成されるコントロールゲート６５下の領域におけるゲート酸化膜６３が薄くなる。
【００１６】
また、図４８（ｂ）は、図４８（ａ）に直行する方向の断面を示す。各メモリセルは、素子分離膜（ＬＯＣＯＳ）７２により、電気的に分離されている。また、フローティングゲート６４の上面は、中央部に窪みを形成するように選択酸化膜が形成されており、フローティングゲート６４の両端の角部は、尖鋭形状となっている。
【００１７】
次に、図４９に示されるように、消去ゲート６８上の酸化膜６９、消去ゲート６８、トンネル酸化膜６７、選択酸化膜６６及びフローティングゲート６４の側面を覆うように、側壁酸化膜７０を形成する。
【００１８】
次に、半導体基板６０の全面にポリシリコン膜を形成し、異方性エッチングを行って側壁酸化膜７０を被覆するように側壁導電体膜を形成する。その後、図５０に示されるように、レジスト膜７３をマスクとして、側壁導電体膜の一方を除去する。これにより、残った側壁導電体膜は、コントロールゲート６５となる。
【００１９】
次に、図５１に示されるように、レジスト膜７３をマスクにして、イオン注入を行い、ソース領域６１を形成する。その後、レジスト膜７３を除去し、ソース領域６１側の側壁酸化膜７０及びコントロールゲート６５の側面に側壁酸化膜７１を形成する。そして、ソース領域６１を覆うレジスト膜を形成し、イオン注入を行ってドレイン領域６２を形成する。このようにして、図４７に示される消去ゲートを備えるスプリットゲート型不揮発性半導体記憶装置が完成する。
【００２０】
また、特許文献２には、特許文献１とは異なる消去ゲートを備えるスプリットゲート型不揮発性半導体記憶装置が記載されている。特許文献２に記載の不揮発性半導体記憶装置のデバイス構造について、図５２及び図５３を参照して説明する。
【００２１】
図５２に示されるように、シリコン基板８０の表層に、ソース領域８１及びドレイン領域８２が形成されている。また、シリコン基板８０上のゲート酸化膜８３を介して、フローティングゲート８４、コントロールゲート８５及び消去ゲート８６が並設して形成されている。フローティングゲート８４、コントロールゲート８５及び消去ゲート８６は、シリコン酸化膜８７、８８によって、それぞれ電気的に分離されている。なお、ドレイン領域８２、コントロールゲート８５及び消去ゲート８６の表層は、シリサイド化されている（８９、９０、９１は、チタンシリサイド膜）ため、低抵抗化が実現できている。
【００２２】
特許文献２の消去ゲート８６は、特許文献１とは異なり、フローティングゲート８４の直上には位置せず、ソース領域８１の直上に位置する。そのため、図５３に示されるように、ソース領域８１とのコンタクトを取るために、消去ゲート８６は分割され、下層のソース領域８１の一部は露出するように形成されている。また、消去ゲート８６とソース領域８１は、トランジスタ９２を介して接続される。データの書き込み時には、トランジスタ９２はＯＮして、消去ゲート８６とソース領域８１とは、導通状態となる。一方、データの消去時には、トランジスタ９２はＯＦＦして、消去ゲート８６とソース領域８１とは、非導通状態となる。
【００２３】
また、特許文献３には、特許文献１及び特許文献２とは異なる消去ゲートを備えるスプリットゲート型不揮発性半導体記憶装置が記載されている。特許文献３に記載の不揮発性半導体記憶装置のデバイス構造について、図５４を参照して説明する。
【００２４】
図５４に示されるように、シリコン基板１００の表層に、ソース領域１０１及びドレイン領域１０２が形成されている、また、シリコン基板１００上の浮遊ゲート絶縁膜１０４及び制御ゲート絶縁膜１０３を介して、フローティングゲート１０６とコントロールゲート１０５が並設して形成されている。消去ゲート１０７は、消去ゲート絶縁膜１０８及びシリコン酸化膜１０９を介して、フローティングゲート１０６、コントロールゲート１０５及びソース配線１１０を覆うように形成されている。
【００２５】
図５４では、３個のメモリセルが示されている（点線で区切られた領域が１個のメモリセルとなる）。隣接するメモリセルとは、ソース領域１０１（ソース配線１１０）及びドレイン領域１０２が共通とされ、ソース領域１０１及びドレイン領域１０２を対称にして各電極が反転した形で配置されている。また、消去ゲート１０７及びソース配線１１０は、図５４の断面方向に対して垂直な方向に隣接するメモリセルとつながっている。
【００２６】
このように特許文献２及び特許文献３では、特許文献１のようにフローティングゲートの直上に消去ゲートが位置する構造ではなく、ソース領域（ソース配線）やコントロールゲートの上層に消去ゲートが位置する構造になっている。フローティングゲートの直上に消去ゲートが位置する構造では、フローティングゲート用の導電体膜と消去ゲート用の導電体膜を同時にエッチングすることにより、フローティングゲートと消去ゲートが対になって形成される。すなわち、特許文献１では、特許文献２及び特許文献３の構造とは異なり、フローティングゲート１個に対して消去ゲート１個が形成される構造となるため、消去の単位を小さくすることができる。また、特許文献２では消去ゲートを分割する際に、特許文献３では消去ゲートを形成する際に、マスクを使用する必要があるため、製造工程の複雑化及び煩雑化を招くことになる。
【００２７】
【特許文献１】特開２００１−２３０３３０
【特許文献２】特開２０００−２８６３４８
【特許文献３】特開２００１−８５５４３
【発明の開示】
【発明が解決しようとする課題】
【００２８】
近年、フラッシュメモリ内蔵マイクロコントローラでは、動作速度の高速化、低消費電力化及び高機能化がますます進んできている。そのため、内蔵されているフラッシュメモリに対しても、動作速度の高速化、低電圧化、微細化が要求されるようになってきている。
【００２９】
微細化のためには、各部材を出来るだけ自己整合的に形成するようにし、マスクずれマージンを不要とすることでメモリセルの縮小化を図ることが重要となる。また、自己整合的に形成することにより製造工程を簡素化することができる。
【００３０】
しかしながら、特許文献１のソース上にはプラグが形成されていない。そのため、層間絶縁膜の成膜後、ソースへのコンタクトを取るためのコンタクトホールを形成する必要があり、その際マスクを使用する。すなわち、マスクずれマージンを十分に確保する必要があるため、メモリセルの微細化を妨げることになってしまう。また、特許文献１では、ソース及びドレインの形成時にマスクを使用する。さらには、ソースへのコンタクトホールの形成時にもマスクを使用しなければならない。すなわち、製造工程の複雑化及び煩雑化を助長することになる。
【課題を解決するための手段】
【００３１】
本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板を覆う第１ゲート絶縁膜上に形成されたフローティングゲートと、トンネル絶縁膜を介して前記フローティングゲート上に形成された消去ゲートと、前記半導体基板表層のチャネル領域上に前記フローティングゲートと並設され、第１側壁絶縁膜を介して前記フローティングゲート及び前記消去ゲートの一方の側面に形成されたコントロールゲートと、前記フローティングゲート及び前記消去ゲートの他方の側面に対応する位置の前記半導体基板内に形成された第１拡散層と、前記第１拡散層に接続され、第２側壁絶縁膜を介して前記フローティングゲート及び前記消去ゲートの側方に位置するように前記第１拡散層上に形成されたプラグと、前記コントロールゲートに隣接する位置の前記半導体基板内に形成された第２拡散層と、を備えることを特徴とする。
【００３２】
このようなデバイス構造により、第１ソース／ドレイン拡散層およびそれに接続するプラグは、自己整合的に形成されているため、メモリセルサイズの縮小化に貢献する。
【００３３】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板を覆う第１ゲート酸化膜上にフローティングゲート用の第１導電体膜を形成する工程と、前記第１導電体膜上にトンネル絶縁膜を介して消去ゲート用の第２導電体膜を形成する工程と、前記第２導電体膜上に開口部を有する窒化膜を形成する工程と、前記窒化膜の開口部の側壁に第１側壁絶縁膜を形成する工程と、前記窒化膜及び前記第１側壁絶縁膜をマスクに前記第１ゲート絶縁膜、前記トンネル絶縁膜、前記第１導電体膜及び前記第２導電体膜を選択的に除去して前記半導体基板を露出させる工程と、前記開口部に対応する位置の前記半導体基板内に第１拡散層を形成する工程と、前記第１拡散層上の前記開口部の側壁に第２側壁絶縁膜を形成する工程と、前記第２側壁絶縁膜の形成後、前記第１拡散層上の前記開口部を第３導電体膜で埋め込んでプラグを形成する工程と、前記窒化膜を除去した後、前記第１側壁絶縁膜をマスクに前記第１導電体膜及び第２導電体膜を選択的に除去してフローティングゲート及び消去ゲートを形成する工程と、前記フローティングゲート及び前記消去ゲートの側面を覆う第３側壁絶縁膜を形成する工程と、前記第３側絶縁膜の側壁にコントロールゲートを形成する工程と、前記コントロールゲートに隣接する位置の前記半導体基板内に第２拡散層を形成する工程と、を備えることを特徴とする。
【００３４】
このようなプロセス工程により、第１ソース／ドレイン拡散層及びプラグは、自己整合的に形成されているため、製造工程の簡素化を達成できる。
【発明の効果】
【００３５】
本発明によれば、消去ゲートを備える不揮発性半導体記憶装置の更なる微細化を達成できる。
【発明を実施するための最良の形態】
【００３６】
添付図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置の構造、動作及び製造方法について説明する。
【００３７】
１．構造
図１乃至図３は、本発明の実施の形態に係る不揮発性半導体記憶装置の平面図及び断面図を示す。図１には、上方向から見たときの平面図（平面レイアウト）が示されている。図１では、４個のメモリセル（１ｂｉｔ分のデータが記憶可能なメモリセルが４個）が示されており、図面の点線で囲われた部分が、１ｂｉｔ分のメモリセルに相当する。
【００３８】
図１に示されるように、第１ソース／ドレイン拡散層１５に接続するプラグ（ＰＬＵＧ）１７、消去ゲート（ＥＧ）１０及びコントロールゲート（ＣＧ）２２は、Ｂ−Ｂ’に対して平行な方向に形成されている。消去ゲート１０及びコントロールゲート２２は、プラグ１７に対して対称に配置されている。フラグ１７、消去ゲート１０及びコントロールゲート２２は、絶縁膜（例えば、酸化膜）によって、それぞれ電気的に分離されている。プラグ１７、消去ゲート１０及びコントロールゲート２２は、Ｂ−Ｂ’方向に延伸するため、上下に並んで配置されるメモリセルにおいてこれらは共通となる。また、プラグ１７、消去ゲート１０及びコントロールゲート２２は、導電体膜（例えば、ポリシリコン膜）によって構成されており、その表層部分（上面部分）は、シリサイド化されている。プラグ１７、消去ゲート１０及びコントロールゲート２２には、所定の間隔で電圧を印加するためのコンタクトが形成されている。プラグ１７、消去ゲート１０及びコントロールゲート２２は、ポリシリコン膜で構成される配線層となるが、シリサイド化により抵抗値の低減が十分に達成できている。その結果、本発明の実施の形態に係る不揮発性半導体記憶装置では、書き込み、読み出し、消去の各動作を、低電圧でかつ高速に行うことが可能となっている。
【００３９】
一方、Ａ−Ａ’に対して平行な方向には、素子分離領域であるＳｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）６が形成され、素子間の電気的な分離を図っている。消去ゲート１０の下層には、ＳＴＩ６で電気的に分離されたフローティングゲート（ＦＧ）３が位置している。また、Ａ−Ａ’方向において互いに隣接する各メモリセルは、第１ソース／ドレイン拡散層１５に接続するプラグ１７及び第２ソース／ドレイン拡散層２３に接続するコンタクトプラグ（タングステン膜）３１を互いに共用する。第２ソース／ドレイン拡散層２３の表層部分は、シリサイド化されているため、コンタクトプラグ３１との接触部分は、低抵抗化されている。なお、プラグ１７、消去ゲート１０及びコントロールゲート２２の上層には、コンタクトプラグ３１と接続する金属配線層（ｂｉｔ−ｌｉｎｅ）３２が形成されている。
【００４０】
図２は、図１のＡ−Ａ’に沿って切断したときの断面を示す。プラグ１７を対称（共用する形）として形成された２個のメモリセルが図示されている。図２に示されるように、半導体基板であるシリコン基板１内には、Ｐ型のウェルであるＰウェル７と、Ｎ型の不純物領域でありソースあるいはドレインとなる第１ソース／ドレイン拡散層１５及び第２ソース／ドレイン拡散層２３が、それぞれ形成されている。第２ソース／ドレイン拡散層２３の表層（上面）は、コバルトシリサイド膜２５が形成されており、コンタクトプラグ３１との接触部分は、低抵抗化が実現できている。
【００４１】
第１ソース／ドレイン拡散層１５の上層には、これと接続するプラグ１７が形成されている。プラグ１７の上面部分は、コバルトシリサイド膜２８が形成されているため、プラグ１７（第１ソース／ドレイン拡散層１５に接続する配線層）は、シリサイド化により低抵抗化が実現できている。また、プラグ１７の側面には、第２酸化膜サイドウォールスペーサー１６が形成され、プラグ１７とフローティングゲート３等との電気的分離がなされている。
【００４２】
プラグ１７の両側には、第２酸化膜サイドウォールスペーサー１６を挟んで、フローティングゲート３が形成されている。フローティングゲート３は、第１ポリシリコン膜３ａと第２ポリシリコン膜３ｂとから構成されており、ポリシリコン膜の２層構造となっている。第２ポリシリコン膜３ｂの上面角部には、Ａ−Ａ’方向の断面に垂直な方向（Ｂ−Ｂ’方向）に突出した鋭角部３ｃを有する（図３参照）。フローティングゲート３とシリコン基板１（Ｐウェル７）との間には、第１ゲート酸化膜２が形成されている。フローティングゲート３は、第１ソース／ドレイン拡散層１５の一部とオーバーラップしており、第１ゲート酸化膜２を通して、フローティングゲート３と第１ソース／ドレイン拡散層１５は、容量結合している。また、第２酸化膜サイドウォールスペーサー１６に対向する側のフローティングゲート３の側面には、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０が形成されており、フローティングゲート３の上面には、酸化膜８及びトンネル酸化膜９が形成されている。このようにフローティングゲート３は、周囲を第２酸化膜サイドウォールスペーサー１６、第１ゲート絶縁膜２、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０、酸化膜８及びトンネル酸化膜９で囲まれており、外部から電気的に隔離されている。このフローティングゲート３中に保持される電荷量に依存して、メモリセルの閾値電圧が変化する。
【００４３】
フローティングゲート３の直上には、酸化膜８及びトンネル酸化膜９を介して、消去ゲート１０が形成されている。消去ゲート１０の両側面には、フローティングゲート３と同様に、第２酸化膜サイドウォールスペーサー１６、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０が形成されている。消去ゲート１０の上面部分は、シリサイド化され、コバルトシリサイド膜２７が形成されている。このため、消去ゲート１０は、低抵抗化を実現できている。このように、本発明の実施の形態に係る不揮発性半導体記憶装置では、後述するコントロールゲート２２と別個独立して、消去のための専用電極である消去ゲート１０が形成されている。すなわち、本発明の実施の形態に係る不揮発性半導体記憶装置は、消去ゲート１０を備えることにより、コントロールゲート２２から消去動作の係る役割を分離する構造となっている。
【００４４】
シリコン基板１（Ｐウェル７）の表層のチャネル領域上に、絶縁膜を介して、フローティングゲート３と並設するように、コントロールゲート２２が形成されている。コントロールゲート２２とシリコン基板１（Ｐウェル７）との間には、第２ゲート酸化膜２０が形成されている。このようなメモリセル構造によって、過剰消去に起因するエラー発生を防止することが可能となる。コントロールゲート２２の一方の側面は、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０を介して、消去ゲート１０、トンネル酸化膜９、酸化膜８、コントロールゲート３（第１ポリシリコン膜３ａ＋第２ポリシリコン膜３ｂ）及び第１ゲート酸化膜２に接触し、コントロールゲート２２は、これらの側壁導電体膜（側壁ポリシリコン膜）として形成されている。コントロールゲート２２の他方の側面には、第４酸化膜サイドウォールスペーサー２４が形成されている。また、コントロールゲート２２の上部は、シリサイド化され、コバルトシリサイド膜２６が形成されている。このため、コントロールゲート２２は、低抵抗化を実現できている。
【００４５】
このように、本発明の実施の形態に係る不揮発性半導体記憶装置においては、第２ソース／ドレイン拡散層２３、コントロールゲート２２、消去ゲート１０及びプラグ１７の上面の全てがシリサイド化されている。これにより、配線抵抗を十分に低減することが可能となる。
【００４６】
また、本発明の実施の形態に係る不揮発性半導体記憶装置においては、第１ゲート酸化膜２、第２ゲート酸化膜２０、トンネル酸化膜９、第３酸化膜サイドウォールスペーサー１９の膜厚をそれぞれ異なる膜厚に自由に設定することが可能である。特に、コントロールゲート２２とシリコン基板１（Ｐウェル７）との間の絶縁膜（第２ゲート酸化膜２０）は、適切な膜厚に設定することができるため、低電圧でも読み出しの際のメモリセル電流を大きく取ることが可能になる。
【００４７】
さらに、本発明の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲート２２、フローティングゲート３、消去ゲート１０、プラグ１７及び酸化膜サイドウォールスペーサー等の各種絶縁膜が、自己整合的に形成される。これらの構造的特徴は、後述する特有な製造方法により現れる。
【００４８】
なお、図２に示されるように、本発明の実施の形態に係る不揮発性半導体記憶装置においては、隣接するメモリセル同士は、第１ソース／ドレイン拡散層１５（プラグ１７）を共用する。そして、それぞれのメモリセルは、第１ソース／ドレイン拡散層１５（プラグ１７）に対して、対称に形成されている。つまり、第１ソース／ドレイン拡散層１５（プラグ１７）に対して、フローティングゲート３、消去ゲート１０及びコントロールゲート２２等が、対称に形成されている。また、反対側に隣接するメモリセル同士は、第２ソース／ドレイン拡散層２３（コンタクトプラグ３１）を共用する（不図示）。そして、それぞれのメモリセルは、第２ソース／ドレイン拡散層２３（コンタクトプラグ３１）に対して、対称に形成されている。つまり、第２ソース／ドレイン拡散層２３（コンタクトプラグ３１）に対して、フローティングゲート３、消去ゲート１０及びコントロールゲート２２等が、対称に形成されている。
【００４９】
図３は、図１のＢ−Ｂ’に沿って切断したときの断面（メモリセル２個分）を示している。特徴すべき点は、フローティングゲート３の形である。フローティングゲート３は、下部を第１ポリシリコン膜３ａで、上部を第２ポリシリコン膜３ｂで構成されている（２層構造）。フローティングゲート３の上部（第２ポリシリコン膜３ｂ）は、酸化されたことにより中央部が窪んだ形となっている。また、上面角部は、素子分離酸化膜６側に張り出すような形状となっている。これにより、上面角部は、３０〜４０度の鋭角形状（鋭角部３ｃ）となっている。
【００５０】
フローティングゲート３と消去ゲート１０の距離は、フローティングゲート３の鋭角部３ｃの箇所で一番近くなっている。その距離は、トンネル酸化膜９の膜厚になる。これにより、消去動作時に効率よく、フローティングゲート３の鋭角部３ｃから消去ゲート１０へ電荷（電子）を放出させることができる。
【００５１】
２．動作
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の動作（書き込み、読み出し、消去）について説明する。図４には、図１のＡ−Ａ’における断面を用いた書き込み動作を説明するための概念図が示されている。書き込みは、ソースサイドチャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入よって行われる。書き込み動作時においては、第１ソース／ドレイン拡散層１５は、ドレイン（Ｄ）として、第２ソース／ドレイン拡散層２３はソース（Ｓ）として、それぞれ機能する。例えば、コントロールゲート２２には、＋１．６Ｖの電圧が印加され、第１ソース／ドレイン拡散層１５には、＋７．６Ｖの電圧が印加され、第２ソース／ドレイン拡散層２３には、＋０．３Ｖの電圧が印加される。第２ソース／ドレイン拡散層２３から放出された電子は、チャネル領域の強電界により加速され、ＣＨＥとなる。特に、第１ソース／ドレイン拡散層１５とフローティングゲート３との容量結合によってフローティングゲート３の電位も高くなっており、コントロールゲート２２とフローティングゲート３との間の狭いギャップには、強電界が発生する。その強電界により生成された高エネルギーのＣＨＥが、ゲート酸化膜２を通じてフローティングゲート３に注入される。このような注入は、ソースサイドインジェクション（ＳＳＩ：Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）と呼ばれ、ＳＳＩによれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。フローティングゲート３に電子が注入されることにより、メモリセルの閾値電圧が上昇する。
【００５２】
また、書き込み動作時、消去ゲート１０に電圧を印加してもよい（例えば、４〜５Ｖ）。すなわち、消去ゲート１０がフローティングゲート３の電位を持ち上げる役割を担っても良い。この場合には、第１ソース／ドレイン拡散層１５に印加する電圧を下げることができるため、第１ソース／ドレイン拡散層１５と第２ソース／ドレイン拡散層２３の間（ソース−ドレイン間）のパンチスルー耐性を上げることが可能になる。
【００５３】
図５には、図１のＡ−Ａ’における断面を用いた読み出し動作を説明するための概念図が示されている。読み出し動作時には、第１ソース／ドレイン拡散層１５は、ソース（Ｓ）として、第２ソース／ドレイン拡散層２３は、ドレイン（Ｄ）として、それぞれ機能する。例えば、コントロールゲート２２には、＋２．７Ｖの電圧が印加され、第２ソース／ドレイン拡散層２３には、＋０．５Ｖの電圧が印加され、第１ソース／ドレイン拡散層１５及びシリコン基板１の電圧は、０Ｖに設定される。消去セル（例えば、フローティングゲート３に電荷が注入されていない状態のメモリセル）の場合、閾値電圧は低く、読み出し電流（メモリセル電流）が流れる。一方、書き込み（プログラム）セル（例えば、フローティングゲート３に電荷が注入されている状態のメモリセル）の場合、閾値電圧は高く、読み出し電流（メモリセル電流）がほとんど流れない。この読み出し電流（メモリセル電流）を検出することによって、プログラムセルか消去セルかを判定（データ０が記憶されているのかデータ１が記憶されているのかを判定）することができる。
【００５４】
図６（ａ）には、図１のＡ−Ａ’における断面を用いた消去動作を説明するための概念図が、図６（ｂ）には、図１のＢ−Ｂ’における断面を用いた消去動作を説明するための概念図が示されている。消去は、ＦＮトンネル方式で行われる。例えば、消去ゲート１０には、１０Ｖの電圧が印加され、コントロールゲート２２、第１ソース／ドレイン拡散層１５、第２ソース／ドレイン拡散層２３及びシリコン基板１の電圧は、０Ｖに設定される。その結果、消去ゲート１０とフローティングゲート３との間のトンネル絶縁膜９に高電界が印加され、ＦＮトンネル電流が流れる。これによりフローティングゲート３内の電荷（電子）が、トンネル絶縁膜９を通じて、消去ゲート１０に引き抜かれる。また、前述のように、消去動作時においては、コントロールゲート２２、第１ソース／ドレイン拡散層１５、第２ソース／ドレイン拡散層２３及びシリコン基板１の電圧は、０Ｖである。コントロールゲート２２に電圧を印加しないため、コントロールゲート２２−シリコン基板１間の電位差は、０Ｖであり、消去動作による第２ゲート酸化膜２０（コントロールゲート２２とシリコン基板１（Ｐウェル７）との間の絶縁膜）の劣化は、発生しない。
【００５５】
特に、フローティングゲート３の鋭角部３ｃ周辺には、尖り形状により強い電界が発生し、フローティングゲート３内の電荷（電子）は、主としてその鋭角部３ｃから消去ゲート１０に放出される。従って、強電界が発生する鋭角部３ｃは、電荷（電子）の引き抜き効率を向上させていると言える。フローティングゲート３から電荷（電子）が引き抜かれることにより、メモリセルの閾値電圧が減少する。
【００５６】
なお、過消去によりフローティングゲート３に関する閾値電圧が負になった場合、フローティングゲート３の下部のシリコン基板１（Ｐウェル７）内には、チャネルが常時発生し得る。しかしながら、チャネル領域上にはコントロールゲート２２も設けられているため、メモリセルが常にオン状態となってしまうことを防止できる。このように、本発明の実施の形態に係る不揮発性半導体記憶装置は、過剰消去エラーが防止されるという利点を有する。
【００５７】
３．製造方法
図７乃至図４５は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図７乃至図４５における（ａ）は、図１のＡ−Ａ’に沿って切断したときの断面を、（ｂ）は、図１のＢ−Ｂ’に沿って切断したときの断面を示すものとする。
【００５８】
まず、図７（ａ）、（ｂ）に示されるように、シリコン基板１上に熱酸化法を用いて、８００〜９００℃の温度で、８〜１０ｎｍ程度の膜厚の第１ゲート酸化膜２を形成する。第１ゲート酸化膜２は、最終的に不揮発性半導体記憶装置におけるフローティングゲート３とシリコン基板１（Ｐウェル７）とを絶縁するゲート絶縁膜として機能する。第１ゲート酸化膜２の形成後、その上層にＣＶＤ法によりフローティングゲート用の第１ポリシリコン膜３ａ（導電体膜）を８０〜１００ｎｍ程度の膜厚で形成する。この第１ポリシリコン膜３ａは、フローティングゲート３の一部を形成するものである。続いて、ＣＶＤ法により第１ポリシリコン膜３ａ上にフィールド窒化膜４を１００ｎｍ〜１５０ｎｍ程度の膜厚で形成する。
【００５９】
次に、図８（ａ）、（ｂ）に示されるように、フィールド窒化膜４上に素子分離領域形成のための第１レジストマスク５を形成する。第１レジストマスク５は、Ａ−Ａ’に平行な方向に開口部を有するパターニングが施されている。
【００６０】
次に、図９（ｂ）に示されるように、第１レジストマスク５をマスクとして、異方性ドライエッチングにより、フィールド窒化膜４、第１ポリシリコン膜３ａ、第１ゲート酸化膜２を順次選択的に除去する。そして、さらにシリコン基板１を３００ｎｍ程度の深さまでエッチングを行い、トレンチを形成する。その後、第１レジストマスク５を剥離する。
【００６１】
次に、プラズマＣＶＤ法を用いて酸化膜からなる絶縁膜を６００〜７００ｎｍ程度の膜厚で形成し、図９の工程で形成したトレンチを酸化膜で埋める。図１０（ｂ）に示されるように、その後、酸化膜の表面をＣｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）技術を用いて、フィールド窒化膜４の上面と同じ高さになるように平坦化する。これより、素子分離酸化膜（ＳＴＩ）６が形成される。
【００６２】
次に、図１１（ａ）、（ｂ）に示されるように、１４０〜１６０℃程度のリン酸液中に、３０〜４０分程度の時間浸すことによって、フィールド窒化膜４を除去する。
【００６３】
次に、図１２（ａ）、（ｂ）に示されるように、例えば、注入エネルギー１３０〜１５０ｋｅＶ、ドーズ量４．０×１０１２〜６．０×１０１２ｃｍ−２で、ボロン（Ｂ）のイオン注入を行う。ボロンは、第１ポリシリコン膜３ａ及び第１ゲート酸化膜２を通過してシリコン基板１へ注入される。その後、窒素雰囲気中で９００〜１０００℃程度の熱処理により活性化を行い、シリコン基板１内にＰウェル７が形成される。
【００６４】
次に、図１３（ｂ）に示されるように、３〜４分のフッ酸による酸化膜ウェットエッチングを行い、素子分離酸化膜６の上面角部が傾斜面を持つようにラウンドさせる。また、このとき、素子分離酸化膜６の傾斜面が、第１ポリシリコン膜３ａの下面（第１ゲート酸化膜２の上面）よりも上方に位置するように留意する。
【００６５】
次に、図１４（ａ）、（ｂ）に示されるように、第２ポリシリコン膜３ｂ（導電体膜）を全面に３００〜４００ｎｍ程度の膜厚で形成する。この第２ポリシリコン膜３ｂは、フローティングゲート３の一部を構成するものである。すなわち、フローティングゲート３は、第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂから構成される。
【００６６】
次に、図１５（ａ）、（ｂ）に示されるように、ＣＭＰ技術を用いて、素子分離酸化膜６の上面と同じ高さになるまで第２ポリシリコン膜３ｂを研磨して平坦化する。その結果、素子分離酸化膜６の間に、第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂが埋め込まれた形になる。また、第２ポリシリコン膜３ｂは、素子分離酸化膜６の上方に張り出すような形状になる。これにより、第２ポリシリコン膜３ｂには、素子分離酸化膜６上面に形成された傾斜面とＣＭＰ技術によって平坦化された第２ポリシリコン膜の上面とで、５０〜６０度程度の鋭角部３ｃが２箇所に形成される。
【００６７】
次に、図１６（ａ）、（ｂ）に示されるように、全面にＮ型不純物、例えば、砒素（Ａｓ）を注入エネルギー５ｋｅＶ、ドーズ量１．０×１０１５ｃｍ−２で、第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂに注入し、導電化を行う。なお、砒素の代わりにリン（Ｐ）を注入しても構わない。また、リン酸トリクロリド（ＰＯＣＬ３）を熱拡散源として第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂにリンドープを行ってもよい。その後、窒素雰囲気中で８００℃程度の熱処理により活性化を行う。
【００６８】
次に、図１７（ａ）、（ｂ）に示されるように、熱酸化法を用いて、第２ポリシリコン膜３ｂの表面を酸化する。この酸化により、第２ポリシリコン膜３ｂは、酸化膜８で覆われる。第２ポリシリコン膜３ｂ上の酸化膜８の膜厚は、中央部が最も厚く、端部に近づくほど薄くなるように形成されるため、第２ポリシリコン膜３ｂの上面は、窪み形状を有するようになる。これにより、鋭角部３ｃは、さらに鋭くなり、３０〜４０度程度の鋭角形状になる。
【００６９】
次に、図１８（ａ）、（ｂ）に示されるように、酸化膜８及び素子分離酸化膜６の表面を、フッ酸を用いて１０ｎｍ程度エッチング除去し、鋭角部３ｃのみを露出させる。
【００７０】
次に、図１９（ａ）、（ｂ）に示されるように、ＣＶＤ法によりトンネル酸化膜９を１４〜１６ｎｍ程度の膜厚で形成する。なお、トンネル酸化膜９を形成した後、熱酸化を行ってＣＶＤ酸化膜と熱酸化膜の構成としてもよい。また、窒素を含むアニール処理を施し、酸化膜を窒化してもよい。
【００７１】
次に、図２０（ａ）、（ｂ）に示されるように、ＣＶＤ法により消去ゲート用の第３ポリシリコン膜１０ａ（導電体膜）を形成する。この第３ポリシリコン膜１０ａは、最終的に消去ゲート１０を構成する。
【００７２】
次に、図２１（ａ）、（ｂ）に示されるように、全面にＣＶＤ法により窒化膜１１を２００〜３００ｎｍ程度の膜厚で形成する。
【００７３】
次に、図２２（ａ）に示されるように、Ｂ−Ｂ’に平行な方向に開口部を有する第２レジストマスク１２を形成する。
【００７４】
次に、図２３（ａ）、（ｂ）に示されるように、窒化膜１１を異方性ドライエッチングにより選択的に除去する。これにより、窒化膜１１には、Ｂ−Ｂ’に平行な方向に開口部を有するパターニングが施される。その後、第２レジストマスク１２を剥離する。
【００７５】
次に、図２４（ａ）、（ｂ）に示されるように、全面にＣＶＤ法により酸化膜を１５０〜２００ｎｍ程度の膜厚で形成し、形成した酸化膜をエッチバックすることにより窒化膜１１の開口部側面に第１酸化膜サイドウォールスペーサー１３を形成する。この第１酸化膜サイドウォールスペーサー膜の膜厚は、フローティングゲート３のゲート長を決定するものとなる。
【００７６】
次に、図２５（ａ）に示されるように、第１酸化膜サイドウォールスペーサー１３をマスクとして、異方性ドライエッチングにより、第３ポリシリコン膜１０ａ、トンネル酸化膜９、第２ポリシリコン膜３ｂ上の酸化膜８、第２ポリシリコン膜３ｂ、第１ポリシリコン膜３ａ、第２ゲート酸化膜２を、順次選択的に除去する。これにより、シリコン基板１（Ｐウェル７）上に開口部が形成される。
【００７７】
次に、図２６（ａ）、（ｂ）に示されるように、全面に１０〜２０ｎｍ程度の膜厚の酸化膜１４を形成する。続いて、Ｎ型不純物のイオン注入を行った後、窒素雰囲気中で１０００℃程度の熱処理により活性化を行う。これにより、開口部に対応する位置のシリコン基板１（Ｐウェル７）内に、第１ソース／ドレイン拡散層１５が形成される。イオン注入は、例えば、注入エネルギー４０ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２で、砒素（Ａｓ）を注入し、さらに、注入エネルギー３０ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２で、リン（Ｐ）を注入することで行われる。なお、第１ソース／ドレイン拡散層１５の一部は、第１ゲート酸化膜２の下に潜り込む、すなわち、第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂにオーバーラップするように形成される。
【００７８】
次に、図２７（ａ）、（ｂ）に示されるように、酸化膜１４を異方性ドライエッチングによりエッチバックを行う。これにより、第１ソース／ドレイン拡散層１５上の開口部の側壁、すなわち、第１酸化膜サイドウォールスペーサー１３、第３ポリシリコン膜１０ａ、トンネル酸化膜９、第２ポリシリコン膜３ｂ上の酸化膜８、第２ポリシリコン膜３ｂ、第１ポリシリコン膜３ａ及び第２ゲート酸化膜２の側壁を覆うように第２酸化膜サイドウォールスペーサー１６が形成される。
【００７９】
次に、図２８（ａ）、（ｂ）に示されるように、１．０×１０１９ｃｍ−２〜５．０×１０２０ｃｍ−２程度のリンがドープされたプラグ用の第４ポリシリコン膜（導電体膜）１７ａを５００〜６００ｎｍの膜厚で形成して、第１ソース／ドレイン拡散層１５上の開口部を埋め込む。または、ノンドープのポリシリコン膜を５００〜６００ｎｍ程度の膜厚で形成した後、例えば、注入エネルギー５０ｋｅＶ、ドーズ量３．０×１０１５ｃｍ−２で、リン（Ｐ）を注入し、８００〜９００℃程度の熱処理により活性化を行う方法で、第４ポリシリコン膜１７ａを形成しても構わない。なお、この第４ポリシリコン膜１７ａは、最終的に第１ソース／ドレイン拡散層１５に接続するプラグ１７を構成する。
【００８０】
次に、図２９（ａ）、（ｂ）に示されるように、ＣＭＰ技術により窒化膜１１表面と同じ高さ（窒化膜１１の表面が露出する）まで第４ポリシリコン膜１７ａを平坦化させる。
【００８１】
次に、図３０（ａ）、（ｂ）に示されるように、第４ポリシリコン膜１７ａの上面が第３ポリシリコン膜１０ａの上面から３０〜５０ｎｍ程度上方になるように、第４ポリシリコン膜１７ａの上面をエッチングして、第４ポリシリコン膜１７ａの高さを低くする。
【００８２】
次に、図３１（ａ）、（ｂ）に示されるように、第１酸化膜サイドウォールスペーサー１３の高さが第４ポリシリコン膜１７ａの上面と同じ高さになるまで、第１酸化膜サイドウォールスペーサー１３の上面をエッチングする。
【００８３】
ここで、第１酸化膜サイドウォールスペーサー１３の高さを調整している理由は、次の通りである。消去ゲート１０（第３ポリシリコン膜１０ａ）の上面をシリサイド化するためには、消去ゲート１０（第３ポリシリコン膜１０ａ）上に存在するこの第１酸化膜サイドウォールスペーサー１３を最終的に除去する必要がある。この除去の工程は、後述する図４１の工程にあたるが、図４１の工程では、他の酸化膜（第２ソース／ドレイン拡散層２３上の第２ゲート酸化膜２０及びプラグ１７上のプラグ酸化膜１８）もシリサイド化のために、同時にエッチング除去しなければならない。特に、第２ゲート酸化膜２０は、第１酸化膜サイドウォールスペーサー１３の膜厚に比べると非常に薄い。膜厚が異なる複数の酸化膜に対して同時にエッチング除去を試みると、膜厚の薄い酸化膜が先に除去され、下地が露出する。すなわち、下地は、エッチング時間が長くなればなるほど、オーバーエッチングによるダメージを受けることになる。図４１の工程において、エッチング対象となる第２ゲート酸化膜２０の下地は、第２ソース／ドレイン拡散層２３であり、エッチング時間が長くなればなるほど、第２ソース／ドレイン拡散層２３はダメージを受けることになる。そこで、図４１の工程において、第２ソース／ドレイン拡散層２３の受けるエッチングダメージをなるべく軽減するように、本エッチング工程において、第１酸化膜サイドウォールスペーサー１３の膜厚を少しでも第２ゲート酸化膜２０の膜厚に近づけるべく、第１酸化膜サイドウォールスペーサー１３の高さを低く（膜厚を薄く）するようにしている。
【００８４】
また、図３１の工程により第１酸化膜サイドウォールスペーサー１３の高さを所望の高さに調整するのではなく、図２４の工程においてはじめから所望の高さになるように第１酸化膜サイドウォールスペーサー１３を形成しておけばいいということも考えることができる。しかしながら、後述の図３５の工程で示されるように、フローティングゲート３のゲート長は、第１酸化膜サイドウォールスペーサー１３の横幅で決まることがわかる。第１酸化膜サイドウォールスペーサー１３は、窒化膜１１の側壁として形成されるため、窒化膜１１の膜厚にも影響される。すなわち、所望のフローティングゲート３のゲート長を得るためには、それに対応するだけの膜厚（高さ）も必要となり、はじめから第１酸化膜サイドウォールスペーサー１３の膜厚を薄く（低く）しておくことはできない。
【００８５】
次に、図３２（ａ）に示されるように、第４ポリシリコン膜１７ａの上面が第３ポリシリコン膜１０ａの上面から３０〜５０ｎｍ程度下方になるように、第４ポリシリコン膜１７ａの上面をエッチングして、第４ポリシリコン膜１７ａの高さをさらに低くする。これにより、第１ソース／ドレイン拡散層１５に接続するプラグ１７が完成する。消去ゲート１０及びプラグ１７の上面は、低抵抗化のために、後述の工程において、シリサイド化される。シリサイド化する際に、消去ゲート１０上面とプラグ１７の上面が近すぎると、それぞれの上面に形成されるシリサイド膜がシリサイド化反応過程においてつながってしまう（シリサイド・ショートを起こす）恐れがある。そこで、本工程において、プラグ１７の上面を第３ポリシリコン膜１０ａの上面よりも下方（プラグ１７の上面を第３ポリシリコン膜１０ａの上面と同じかそれ以下）にするためのエッチング工程を設けている。
【００８６】
なお、シリサイド・ショートを防ぐという意味では、プラグ１７の上面は、第３ポリシリコン膜１０ａの下方に位置すればするほど好ましいと言える。しかしながら、後で、コントロールゲート２２の側壁に第４酸化膜サイドウォールスペーサー２４を形成する工程がある（図４１の工程）が、その際、プラグ１７が低すぎると、プラグ１７の上面両端上において第２酸化膜サイドウォールスペーサー１６の側壁に酸化膜が形成されてしまうことになり、その分、プラグ１７の上部表面が狭くなってしまう（極端な場合には、酸化膜でプラグ１７上面が完全に埋まってしまう）。プラグ１７上面に酸化膜が形成されると、プラグ１７上面のシリサイド化できる領域が減ることになるため、シリサイド化しても十分に低抵抗化が出来なくなる恐れがある。そのため、プラグ１７の上面は、下げすぎないようにするのが望ましい。
【００８７】
また、図３２の工程において第３ポリシリコン膜１０ａの上面よりも下方にくるようにプラグ１７の上面をエッチングする前に、図３０の工程において第３ポリシリコン膜１０ａの上面よりも３０〜５０ｎｍ程度上方にくる位置までプラグ１７の上面をエッチングしている。すなわち、本発明では、プラグ１７の上面を２段階のステップに分けてエッチングを行っている。その理由は、もし図３０の工程においてプラグ１７の上面の高さが第３ポリシリコン膜１０ａの上面よりも下方にくるまでプラグ１７の上面を一気にエッチングしてしまうと、その後に行われる第１酸化膜サイドウォールスペーサー１３の上面をエッチングする工程（図３１の工程）の際に、第２酸化膜サイドウォールスペーサー１６の上部に対するエッチングも同時に進んでしまうことになるからである。第２酸化膜サイドウォールスペーサー１６の上部が完全に除去されてしまうと、第３ポリシリコン膜１０ａの一部が露出してしまうことになる。このため、プラグ１７の上面を下げすぎない、すなわち、第２酸化膜サイドウォールスペーサー１６の上部がプラグ１７の上部である程度覆われている状態で、第１酸化膜サイドウォールスペーサー１３の上面に対するエッチングを行うことが好ましい。特に第２酸化膜サイドウォールスペーサー１６の上部は先細りの形状となっているため、留意が必要である。なお、第１酸化膜サイドウォールスペーサー１３の膜厚をどの程度まで薄くできるかは、第１酸化膜サイドウォールスペーサー１３の側壁傾斜面の形状や第２酸化膜サイドウォールスペーサー１６の上部の形状に依存する。
【００８８】
次に、図３３（ａ）に示されるように、８００〜９００℃で熱酸化を行うことにより、プラグ１７の上面にプラグ酸化膜１８を２０〜５０ｎｍの膜厚で形成する。なお、このプラグ酸化膜１８は、プラグ１７上部のシリサイド化の妨げになるため、最終的にはエッチング除去される。後述の図４１の工程において、第１酸化膜サイドウォールスペーサー１３と同時にエッチング除去できるように、プラグ酸化膜１８の膜厚は調整されて形成される。
【００８９】
次に、図３４（ａ）に示されるように、１４０〜１６０℃程度のリン酸液中に、６０〜１００分程度の時間浸すことによって、窒化膜１１を除去する。
【００９０】
次に、図３５（ａ）に示されるように、第１酸化膜サイドウォールスペーサー１３、第２酸化膜サイドウォールスペーサー１６及びフラグ酸化膜１８をマスクにして、異方性ドライエッチングにより、第３ポリシリコン膜１０ａ、トンネル酸化膜９、第２ポリシリコン膜３ｂ上の酸化膜８、第２ポリシリコン膜３ｂ、第１ポリシリコン膜３ａを、順次選択的に除去する。このとき、第１ゲート酸化膜２の露出している領域は、ドライエッチングの影響で、膜厚が５ｎｍ程度に薄くなる。これにより、第１ポリシリコン膜３ａ及び第２ポリシリコン膜３ｂから構成されるフローティングゲート３と、第３ポリシリコン膜１０ａから構成される消去ゲート１０が完成する。
【００９１】
次に、図３６（ａ）、（ｂ）に示されるように、２０〜３０ｎｍの膜厚の酸化膜を成長させ、その後、異方性のドライエッチングを行う。これにより、第１酸化膜サイドウォールスペーサー１３、消去ゲート１０、トンネル酸化膜９、第２ポリシリコン膜３ｂ上の酸化膜８、フローティングゲート３（第２ポリシリコン膜３ｂ＋第１ポリシリコン膜３ａ）及び第１ゲート酸化膜２の側壁に第３酸化膜サイドウォールスペーサー１９が形成される。なお、このドライエッチングにおいて、露出していた５ｎｍ程度の膜厚の第１ゲート酸化膜２はエッチング除去される。また、このドライエッチングより、第１酸化膜サイドウォールスペーサー１３の上面がエッチングされ、第１酸化膜サイドウォールスペーサー１３の膜厚がその分薄くなる。
【００９２】
次に、図３７（ａ）、（ｂ）に示されるように、ＣＶＤ法により５〜７ｎｍ程度の膜厚の第２ゲート酸化膜２０を形成する。このとき、第２ゲート酸化膜２０は、シリコン基板１（Ｐウェル７）が露出している領域の他、第３酸化膜サイドウォールスペーサー１９の側壁にも形成されるため、第１酸化膜サイドウォールスペーサー１３、消去ゲート１０、トンネル酸化膜９、第３ポリシリコン膜３ｂ上の酸化膜８、フローティングゲート３（第２ポリシリコン膜３ｂ＋第１ポリシリコン膜３ａ）及び第１ゲート酸化膜２の側壁には、２層の酸化膜（第３酸化膜サイドウォールスペーサー１９＋第２ゲート酸化膜２０）が形成されることになる。続いて、１０００℃程度の酸素雰囲気や窒素雰囲気、若しくは酸素と窒素の混合された雰囲気でアニール処理を行ってもよい。また、８００〜９００℃で熱酸化を行うことにより、シリコン基板１（Ｐウェル７）上に５〜７ｎｍ程度の膜厚の熱酸化膜を形成してもよい。この場合にも、第３酸化膜サイドウォールスペーサー１９の側壁に熱酸化膜が形成される。
【００９３】
次に、図３８（ａ）、（ｂ）に示されるように、リンドープされた第５ポリシリコン膜（導電体膜）２１を２００〜３００ｎｍ程度形成する。
【００９４】
次に、図３９（ａ）、（ｂ）に示されるように、第５ポリシリコン膜２１をエッチバックし、第３酸化膜サイドウォールスペーサー１９及び第２ゲート酸化膜２０を介して、消去ゲート１０、トンネル酸化膜９、第３ポリシリコン膜３ｂ上の酸化膜８、フローティングゲート３（第２ポリシリコン膜３ｂ＋第１ポリシリコン膜３ａ）及び第１ゲート酸化膜２の側壁にコントロールゲート２２を形成する。また、このドライエッチングにより、コントロールゲート２２に隣接する領域に露出した第２ゲート酸化膜２０は、２〜４ｎｍ程度の膜厚で残存する。
【００９５】
本発明では、コントロールゲート２２の上面は、消去ゲート１０の上面よりも下方になるように形成する。後述の図４４の工程において、コントロールゲート２２と消去ゲート１０の上面は、共にシリサイド化されるが、シリサイド化の際に、コントロールゲート２２と消去ゲート１０が近すぎると、これらの上面に形成されるシリサイド膜同士が結合する（シリサイド・ショートを起こす）可能性がある。そのため、敢えてコントロールゲート２２の上面を消去ゲート１０の上面よりも下方（コントロールゲート２２の上面を消去ゲート１０の上面と同じかそれ以下）に位置するように調整してコントロールゲート２２は形成されるようにしている。
【００９６】
なお、シリサイド・ショートを防止するという意味では、コントロールゲート２２の上面を消去ゲート１０の上面から離せば離すほど好ましいと考えられる。しかしながら、あまりコントロールゲート２２を低くしすぎると、後の工程（図４１の工程）で形成される第４酸化膜サイドウォールスペーサー２４（コントロールゲート２２の側壁酸化膜）が適切な高さで形成することができなくなってしまう。その場合には、今度は、コントロールゲート２２上面のシリサイド膜と第２ソース／ドレイン拡散層２３表層（上面）のシリサイド膜との間で、シリサイド・ショートを生じる危険性が高くなってしまう。そのため、コントロールゲート２２の上面を極端に下げすぎないように留意する。
【００９７】
また、コントロールゲート２２と消去ゲート１０の距離を離す方法として、その間に存在する第３酸化膜サイドウォールスペーサー１９の膜厚を厚くすることも考えることができる。しかしながら、第３酸化膜サイドウォールスペーサー１９の膜厚を厚くすると、ギャップが広がりすぎて、シリコン基板１（Ｐウェル７）表層に形成されるべきチャネルがつながらなくなってしまう恐れがある。そのため、第３酸化膜サイドウォールスペーサー１９の膜厚を所定の膜厚以上に厚くすることは好ましくない。
【００９８】
次に、図４０（ａ）、（ｂ）に示されるように、全面にＮ型不純物のイオン注入を行う。その後、窒素雰囲気中で１０００℃程度の熱処理により活性化を行い、２〜４ｎｍ程度の膜厚の第２ゲート酸化膜２０が残存している位置に対応するシリコン基板１（Ｐウェル７）内に、低濃度の拡散層２３ａを形成する。なお、このときのイオン注入は、例えば、注入エネルギー１０〜２０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２で、砒素（Ａｓ）を注入することで行われる。
【００９９】
次に、図４１（ａ）、（ｂ）に示されるように、酸化膜を８０〜１００ｎｍ程度の膜厚で形成し、エッチバックを行うことによって、コントロールゲート２２の側壁に第４酸化膜サイドウォールスペーサー２４を形成する。
【０１００】
このエッチバックの際に、第２ソース／ドレイン拡散層２３上の第２ゲート酸化膜２０と、消去ゲート１０上の酸化膜（第１酸化膜サイドウォールスペーサー１３及び第２ゲート酸化膜２０）と、プラグ１７上のプラグ酸化膜１８とが、同時にエッチング除去される。第２ソース／ドレイン拡散層２３上に残存する第２ゲート酸化膜２０は、非常に薄い（２〜４ｎｍ程度）ため、エッチング除去は短時間で完了する。前述（図３１の工程の説明）のように、エッチング時間が長くなると、第２ソース／ドレイン拡散層２３へのダメージが大きくなってしまう。第２ソース／ドレイン拡散層２３がエッチングにより大きなダメージを受けると、拡散層リーク電流が増加する危険性がある。しかしながら、同時にエッチング除去される消去ゲート１０上の第１酸化膜サイドウォールスペーサー１３の膜厚は、図３１の工程におけるエッチングによって薄くされている。また、同じく同時にエッチング除去されるプラグ１７上のプラグ絶縁膜１８の膜厚は、図３３の工程において十分に留意されて設定されている。そのため、第２ソース／ドレイン拡散層２３に対するオーバーエッチング時間を極力削減しながら、第２ソース／ドレイン拡散層２３上の第２ゲート酸化膜２０と、消去ゲート１０上の酸化膜（第１酸化膜サイドウォールスペーサー１３及び第２ゲート酸化膜２０）と、プラグ１７上のプラグ酸化膜１８とが、同時にエッチング除去されることを可能にしている。
【０１０１】
また、このエッチバックでは、第４酸化膜サイドウォールスペーサー２４の形成と同時に、消去ゲート１０上の酸化膜等もエッチング除去しなければならないため、その分のエッチング時間が長くなる。エッチング時間が長くなると、第４酸化膜サイドウォールスペーサー２４が必要以上に削られてしまう恐れがある。第４酸化膜サイドウォールスペーサー２４は、ＬＤＤ構造の第２ソース／ドレイン拡散層２３を形成するために必要であると共に、コントロールゲート２２上面のシリサイド膜と第２ソース／ドレイン拡散層２３表層のシリサイド膜がシリサイド・ショートを起こさないように、これらを分離する役割も担っている。そのため、第４酸化膜サイドウォールスペーサー２４は、シリサイド・ショートを起こさない程度の高さと幅が必要になる。そこで、図３９（ａ）に示されるように、フローティングゲート３及びコントロールゲート２２を含む断面において、コントロールゲート２２は、側面に角部を有する（肩を残す）形状に形成されることが望ましい。
【０１０２】
コントロールゲート２２の側面に角部を有する（肩のような）形状があると、コントロールゲート２２の側面には、垂直な方向に面が形成される。このような面の付近には、十分な高さを有する酸化膜が成膜される。そのため、酸化膜のエッチバック後に、十分な高さ及び幅を備える第４酸化膜サイドウォールスペーサー２４が形成され得る。なお、このような形状を有するコントロールゲート２２を形成する方法の１例としては、レジストマスクを使用する方法がある。詳細には、第５ポリシリコン膜２１をエッチバックしてコントロールゲート２２を形成した後、コントロールゲート２２の一部を覆うようにレジスト膜を形成する。その後、このレジスト膜をマスクとしてコントロールゲート２２の露出部（第３酸化膜サイドウォールスペーサー１９とは逆側の端部）をエッチング除去することにより、コントロールゲート２２の側面に角部と平らな側面（肩のような形状）が形成される。通常、単に導電体膜をエッチバックして側壁導電体膜を形成すると、なだらかな傾斜側面を有する側壁導電体膜が形成される。そこで、前述のように、なだらかな傾斜側面の一部をレジスト膜で覆い、露出した部分をエッチング除去すれば、なだらかな傾斜側面に角部と平らな側面を形成することができる。
【０１０３】
次に、図４２（ａ）、（ｂ）に示されるように、全面にＮ型不純物のイオン注入を行う。その後、窒素雰囲気中で１０００℃程度の熱処理により活性化を行って、第４酸化膜サイドウォールスペーサー２４に隣接する低濃度の拡散層２３ａが形成された領域付近に、高濃度の拡散層２３ｂを形成する。これにより、ＬＤＤ構造の第２ソース／ドレイン拡散層２３が形成される。なお、このときのイオン注入は、例えば、注入エネルギー３０〜６０ｋｅＶ、ドーズ量３．０×１０１５ｃｍ−２〜５．０×１０１５ｃｍ−２で、砒素（Ａｓ）を注入することで行われる。また、同時に、例えば、注入エネルギー２０〜４０ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２〜３．０×１０１４ｃｍ−２で、リン（Ｐ）を注入しても構わない。
【０１０４】
次に、全面にシリサイド化膜としての金属膜、例えばコバルト膜を３０〜４０ｎｍ程度スパッタ法により形成した後、ラビット・サーマル・アニール（ＲＴＡ）法による熱処理によりシリサイド化を行う。その後、酸化膜（第２酸化膜サイドウォールスペーサー１６、第３酸化膜サイドウォールスペーサー１９、第２ゲート酸化膜２０及び第４酸化膜サイドウォールスペーサー２４）上の未反応のコバルト膜を除去する。これにより、図４３（ａ）、（ｂ）に示されるように、第２ソース／ドレイン拡散層２３、コントロールゲート２２、消去ゲート１０及びプラグ１７上に、選択的にかつ自己整合的にコバルトシリサイド（ＣｏＳｉ２）膜２５〜２８が形成される。なお、ＲＴＡ処理は、過剰なシリサイド反応が進まないように２ステップに分けて行うことが望ましい。例えば、第１回目のＲＴＡ処理は、６５０〜７００℃程度で１０〜４５秒程度行い、第２回目のＲＴＡ処理は、７５０〜８５０℃程度で１０〜４５秒ほど行う。このようにして、第２ソース／ドレイン拡散層２３、コントロールゲート２２、消去ゲート１０及びプラグ１７上を、シリサイド化により低抵抗化することができる。
【０１０５】
次に、図４４（ａ）、（ｂ）に示されるように、全面に層間絶縁膜（ＢＰＳＧ膜、ＰＳＧ膜）２９を形成する。その後、ＣＭＰ技術により平坦化を行う。
【０１０６】
次に、図４５（ａ）に示されるように、パターニングされたレジストマスク（不図示）をマスクとして、ドライエッチングを用いて、第２ソース／ドレイン拡散層２３へのコンタクトを取るためのコンタクトホール３０を開口する。このとき、コントロールゲート２２上のコンタクトホール、消去ゲート１０上のコンタクトホール及びプラグ１７上のコンタクトホールも同時に開口されている（何れも不図示）。
【０１０７】
次に、第２ソース／ドレイン拡散層２３上に、不図示のバリアメタル膜（例えば、チタン膜、及びチタンナイトライド膜との積層膜）を介して、コンタクトプラグ（例えば、タングステン膜）３１を形成する。その後、コンタクトプラグ３１上に金属膜（Ａｌ、Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ）を形成し、所望のパターニングを行うことで金属配線層（Ｂｉｔ−Ｌｉｎｅ）３２を形成する。このようにして、図１乃至図３に示された本発明の実施の形態に係る不揮発性半導体記憶装置が完成する。
【０１０８】
以上の通り説明された製造プロセスによれば、リソグラフィー技術の使用は極力抑えられ、ほとんどの部材、例えば、フローティングゲート３、コントロールゲート２２、消去ゲート１０、第１ソース／ドレイン拡散層１５（プラグ１７）及び第２ソース／ドレイン拡散層２３が自己整合的に形成される。すなわち、フォトリソグラフィ技術の使用回数が削減されるため、製造が容易になり、また、メモリセルのサイズ縮小が可能となる。
【０１０９】
本発明の実施の形態に係る不揮発性半導体記憶装置では、第１ソース／ドレイン拡散層１５に接続するプラグ１７、第２ソース／ドレイン拡散層２３、コントロールゲート２２及び消去ゲート１０上面の全てがシリサイド化されており、配線抵抗値の低減を十分に実現できている。プラグ１７、第２ソース／ドレイン拡散層２３、コントロールゲート２２及び消去ゲート１０が同時に全てシリサイド化できる理由は、プラグ１７、消去ゲート１０、コントロールゲート２２及び第２ソース／ドレイン拡散層２３が形成された後、第４酸化膜サイドウォールスペーサー２４の形成工程（図４１の工程）において、それぞれの上面に形成されている酸化膜（プラグ１７上のプラグ酸化膜１８、消去ゲート１０上の第１酸化膜サイドウォールスペーサー１３及び第２ゲート酸化膜２０、第２ソース／ドレイン拡散層２３上の第２ゲート酸化膜２０）を、第２ソース／ドレイン拡散層２３や露出している素子分離酸化膜６に対するオーバーエッチングによるダメージが極力入らないようにしつつ、全て同時に除去できているからである。
【０１１０】
消去ゲート１０を備えることによって、コントロールゲート２２下の第２ゲート酸化膜２０を極力薄くすることが可能になり、その結果、低電圧でも読み出し動作時の電流（メモリセル電流）を大きくすることができるようになった。しかしながら、第２ソース／ドレイン拡散層２３上の第２ゲート酸化膜２０は、非常に薄いため、短時間のエッチングで第２ゲート酸化膜２０は完全に除去されてしまう。すなわち、エッチング時間が長くなればなるほど、露出した第２ソース／ドレイン拡散層２３がうけるエッチングダメージが大きくなり、時には、拡散層に穴を開けてしまうこともある。このような場合、拡散層リーク電流の増加を招き、書き込み動作や消去動作の劣化を生じさせるため、非常に問題となる。従って、第２ソース／ドレイン拡散層２３上の第２ゲート酸化膜２０に対するエッチングをする場合には、オーバーエッチング量を極力減らすことが重要となる。
【０１１１】
本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法では、プラグ１７、第２ソース／ドレイン拡散層２３、コントロールゲート２２及び消去ゲート１０の上部に形成されている酸化膜を除去する前に、それらの酸化膜の膜厚が互いに近くなるように、膜厚を調整している。特に、消去ゲート１０上の第１酸化膜サイドウォールスペーサー１３は、フローティングゲート３のゲート長を決定するための役割も果たすため、所定以上の膜厚（高さ）が必要になる。しかしながら、本発明の製造方法によれば、フローティングゲート３のゲート長を決定した後、第１酸化膜サイドウォールスペーサー１３の膜厚を薄くするためのエッチング工程を追加している（図３１の工程）。この追加のドライエッチングの工程により、第１酸化膜サイドウォールスペーサー１３は、第２ソース／ドレイン拡散層２３に大きなダメージを与えることなく、第２ソース／ドレイン拡散層２３上の第２ゲート酸化膜２０と同時にエッチング除去することを可能にしている。このようにして、本発明の実施の形態に係る不揮発性半導体記憶装置では、プラグ１７、第２ソース／ドレイン拡散層２３、コントロールゲート２２及び消去ゲート１０の上部全てのシリサイド化を実現できている。
【０１１２】
また、複数の領域を同時にシリサイド化する際には、互いの領域に形成されるシリサイド膜同士がシリサイド化反応中に結合して、シリサイド・ショートを起こす危険性につき、十分に留意をする必要がある。本発明の実施の形態に係る不揮発性半導体記憶装置では、消去ゲート１０上面のコバルトシリサイド膜２７とプラグ１７上面のコバルトシリサイド膜２８、消去ゲート１０上面のコバルトシリサイド膜２７とコントロールゲート２２上面のコバルトシリサイド膜２６、コントロールゲート２２上面のコバルトシリサイド膜２６と第２ソース／ドレイン拡散層２３上面のコバルトシリサイド膜２５において、シリサイド・ショートの危険性を考慮する必要がある。
【０１１３】
しかしながら、消去ゲート１０上面のコバルトシリサイド膜２７とプラグ１７上面のコバルトシリサイド膜２８のシリサイド・ショートにおいては、図３２の工程において、プラグ１７の上面を消去ゲート１０の上面により下方に位置するように、プラグ１７の上面の高さを調整している。そのため、消去ゲート１０上面のコバルトシリサイド膜２７とプラグ１７上面のコバルトシリサイド膜２８との間で生じ得るシリサイド・ショートの発生確率は、非常に低いものとなっている。
【０１１４】
また、消去ゲート１０上面のコバルトシリサイド膜２７とコントロールゲート２２上面のコバルトシリサイド膜２６のシリサイド・ショートにおいては、図３９の工程において、コントロールゲート２２の上面を消去ゲート１０の上面により下方に位置するように、コントロールゲート２２の上面の高さを調整している。そのため、消去ゲート１０上面のコバルトシリサイド膜２７とコントロールゲート２２上面のコバルトシリサイド膜２６との間で生じ得るシリサイド・ショートの発生確率は、非常に低いものとなっている。
【０１１５】
また、コントロールゲート２２上の面のコバルトシリサイド膜２６と第２ソース／ドレイン拡散層２３上面のコバルトシリサイド膜２５においては、図４１の工程において、十分な高さを確保した第４酸化膜サイドウォールスペーサー２４を形成している。また、特に、角部と平らな面を有する形状のコントロールゲート２２（垂直方向の面を有するコントロールゲート２２）を形成することによって、コントロールゲート２２の側壁には、十分な横幅を持つ第４酸化膜サイドウォールスペーサー２４を形成することができる。そのため、コントロールゲート２２上面のコバルトシリサイド膜２６と第２ソース／ドレイン拡散層２３上面のコバルトシリサイド膜２５との間で生じ得るシリサイド・ショートの発生確率は、非常に低いものとなっている。
【０１１６】
このように、本発明の実施の形態に係る不揮発性半導体記憶装置で、プラグ１７の上面の高さ及びコントロールゲート２２の上面の高さの調整、並びに、コントロールゲート２２の側壁に形成される第４酸化膜サイドウォールスペーサー２４によって、シリサイド・ショートの発生確率を抑制しながら、配線抵抗値の低減を目的とした、プラグ１７、第２ソース／ドレイン拡散層２３、消去ゲート１０及びコントロールゲート２２の上面の全てのシリサイド化を実現できている。
【０１１７】
これに対し、特許文献１では、図４７に示されるように、ソース領域６１及びドレイン領域６２の上方に、導電体膜（ポリシリコン膜）で形成される配線層がない、つまり、本発明のようなプラグ（ソース配線）がソース領域６１上に形成される構造とはなっていない。本発明のような拡散層上の開口部に埋め込まれて形成されるプラグがない場合には、層間絶縁膜の成膜後、ソース領域６１にコンタクトを取るためのコンタクトホールを形成しなければならない。コンタクトホールの形成には、マスクを使用するが、このときマスクずれを起こすとコンタクトホールが消去ゲート６８につながってしまう恐れがある。そのため、十分なマスクずれマージンを確保しなければならない。従って、特許文献１では、ソース領域６１側にマージンを必要とする分、メモリセルのサイズの縮小化を妨げる（微細化を阻害する）結果となる。また、特許文献１では、ソース領域６１及びドレイン領域６２の形成にマスクを使用している。さらには、ソース領域６１へのコンタクトホールの形成時にもマスクを使用する。そのため、本発明に比べて製造工程の複雑化及び煩雑化を助長することになる。
【０１１８】
また、特許文献１では、図４７に示されるように、ソース領域６１、ドレイン領域６２、コントロールゲート６５及び消去ゲート６８の上面の全てに酸化膜が存在する。従って、ソース領域６１、ドレイン領域６２、コントロールゲート６５及び消去ゲート６８の上面のシリサイド化を行うためには、その前提として、まずこれらの上面に存在する種々の酸化膜を全て除去しなければならない。しかしながら、これらの除去すべき酸化膜の膜厚は全て異なっており、特に消去ゲート６８上の酸化膜２９の膜厚は、その他のものに比べて非常に厚くなっている。このため、消去ゲート６８上の酸化膜２９をエッチング除去しようとすると、ソース領域６１やドレイン領域６２の拡散層に大きなダメージを与えることになり、拡散層リーク電流の増加の危険性が非常に高い。また、素子分離膜７２も露出しているため、素子分離膜７２もダメージを受ける可能性がある（隣接素子間でリークが発生する）。
【０１１９】
さらに、特許文献１では、シリサイド化した場合のシリサイド・ショートの危険性が高い。コントロールゲート６５上面と消去ゲート６８の上面を比べると、コントロールゲート６５の上面のほうが高い。また、コントロールゲート６５と消去ゲート６８を電気的に分離する側壁酸化膜７０は、上にいくほど先細りの形状になっている。このような状態で、コントロールゲート６５上の側壁酸化膜７１及び消去ゲート６８上の酸化膜２９をエッチング除去した後にシリサイド化すると、コントロールゲート６５の上面と消去ゲート６８の上面が近すぎるため、シリサイド・ショートが生じる可能性は非常に高いと言える。一方、コントロールゲート６２がなだらかな形状をしているために、側壁酸化膜７１の横幅が期待できず、エッチングの際に、コントロールゲート６５上の側壁酸化膜７１のほとんどが削れてしまう可能性が高い。そのため、ドレイン領域６２とコントロールゲート６５とのシリサイド・ショートの危険性についても、高いと言わざるを得ない。
【０１２０】
特許文献２に関しては、図５２に示されるように、ドレイン領域８２、コントロールゲート８５及び消去ゲート８６の上面のシリサイド化は実現できている。しかしながら、ソース領域８１のシリサイド化については言及されておらず、また、シリサイド化したくても、上層の消去ゲート８６が障害となり、全てのソース領域のシリサイド化は不可能である。
【０１２１】
さらに、特許文献２に記載の不揮発性半導体記憶装置は、フローティングゲート８４の直上に消去ゲート８６が位置する構造でなく、ソース領域８１の上層に消去ゲート８６が位置する構造になっている。このため、図５３に示されるように、ソース領域８１に対し所定の間隔でコンタクトを取るために、消去ゲート８６を分割しなければならない。この分割は、マスクを使用するため、製造工程の複雑化及び煩雑化を招く。また、ソース領域８１は、シリサイド化できない（若しくは、十分にシリサイド化できない）ため、コンタクトを取る間隔を狭める必要がある。当然のことながら、コンタクト領域では、メモリセルを配置することができない。すなわち、微細化の要求に十分に応えることができない構造だと言える。
【０１２２】
特許文献３に関しては、図５４に示されるように、消去ゲート１０７は、自己整合的に形成されていないため、マスクずれマージンを考慮して設計しなければならない。従って、特許文献３に記載の技術は、メモリセルのサイズの縮小化を妨げる（微細化を妨げる）と共に、製造工程の複雑化及び煩雑化を招く。
【０１２３】
また、特許文献３では、図５４に示されるように、ソース配線１１０の上層に消去ゲート１０７が位置し、コントロールゲート１０５の上層には、シリコン酸化膜１０９及び消去ゲート１０７が位置している。このため、コントロールゲート１０５及びソース配線１１０のシリサイド化は、不可能である。
【０１２４】
以上のように、本発明の実施の形態に係る不揮発性半導体記憶装置では、第１ソース／ドレイン拡散層１５に接続するプラグ１７、第２ソース／ドレイン拡散層２３、コントロールゲート２２及び消去ゲート１０に対するシリサイド化によって、配線抵抗値の低減を達成している。そのため、低電圧下における高速動作を可能にするとともに、低電圧化に伴い半導体素子の微細化も実現している。また、配線抵抗の低減によりコントロールゲート２２、消去ゲート１０、プラグ１７に電圧を印加するためのコンタクトを形成する領域を従来に比べて少なく出来ることも半導体素装置の微細化に貢献する。
【０１２５】
また、本発明の実施の形態に係る不揮発性半導体記憶装置では、消去ゲート１０がフローティングゲート３の上層に位置する構造となり、１個のフローティングゲート３に対して１個の消去ゲート１０が対応する形となる。従って、消去の単位を小さくできる。また、フローティングゲート３、コントロールゲート２２、消去ゲート１０、第１ソース／ドレイン拡散層１５（プラグ１７）及び第２ソース／ドレイン拡散層２３等を自己整合的に形成することができる。その結果、マスクずれによるマージンを考慮する必要がないため、メモリセルサイズの縮小化を可能にすると共に、製造工程にマスクを使用しないことにより、製造工程の簡素化を達成できる。
【０１２６】
なお、本発明の実施の形態について説明したが、上記の内容は、本発明の技術的思想を具体化する方法を例示するものであり、本発明を限定するものでなく、例えば、成膜条件、使用ガス、材料等を特定するものではない。特に、酸化膜に関しては、電気的に絶縁可能な膜（絶縁膜）であればよい。
また、本発明は以下の態様を含む。
（付記１）
半導体基板と、
前記半導体基板を覆う第１ゲート絶縁膜上に形成されたフローティングゲートと、
トンネル絶縁膜を介して前記フローティングゲート上に形成された消去ゲートと、
前記半導体基板表層のチャネル領域上に前記フローティングゲートと並設され、第１側壁絶縁膜を介して前記フローティングゲート及び前記消去ゲートの一方の側面に形成されたコントロールゲートと、
前記フローティングゲート及び前記消去ゲートの他方の側面に対応する位置の前記半導体基板内に形成された第１拡散層と、
前記第１拡散層に接続され、第２側壁絶縁膜を介して前記フローティングゲート及び前記消去ゲートの側方に位置するように前記第１拡散層上に形成されたプラグと、
前記コントロールゲートに隣接する位置の前記半導体基板内に形成された第２拡散層と、を備える
不揮発性半導体記憶装置。
（付記２）
付記１に記載の不揮発性半導体記憶装置であって、
前記消去ゲートの上面に形成された第１シリサイド膜と、
前記コントロールゲートの上面に形成された第２シリサイド膜と、
前記プラグの上面に形成された第３シリサイド膜と、
前記第２拡散層の上面に形成された第４シリサイド膜と、をさらに備える
不揮発性半導体記憶装置。
（付記３）
付記２に記載の不揮発性半導体記憶装置であって、
隣接するメモリセル同士で前記第１拡散層及び前記プラグを共用し、
前記隣接するメモリセル同士の前記フローティングゲート、前記消去ゲート及び前記コントロールゲートは、前記第１拡散層及び前記プラグに対してそれぞれ対称に形成されている
不揮発性半導体記憶装置。
（付記４）
付記２に記載の不揮発性半導体記憶装置であって、
隣接するメモリセル同士で前記第２拡散層を共用し、
前記隣接するメモリセル同士の前記フローティングゲート、前記消去ゲート及び前記コントロールゲートは、前記第２拡散層に対してそれぞれ対称に形成されている
不揮発性半導体記憶装置。
（付記５）
付記２に記載の不揮発性半導体記憶装置であって、
前記半導体基板と前記コントロールゲートとの間には、前記第１ゲート絶縁膜とは異なる第２ゲート絶縁膜が形成され、
前記第２ゲート絶縁膜は、さらに前記コントロールゲートと前記第１側壁絶縁膜との間にも形成されている
不揮発性半導体記憶装置。
【図面の簡単な説明】
【０１２７】
【図１】は、実施の形態に係る不揮発性半導体記憶装置の平面図（平面レイアウト）である。
【図２】は、図１のＡ−Ａ’における断面図である。
【図３】は、図１のＢ−Ｂ’における断面図である。
【図４】は、実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するための概念図である。
【図５】は、実施の形態に係る不揮発性半導体記憶装置の読み出し動作を説明するための概念図である。
【図６】（ａ）及び（ｂ）は、実施の形態に係る不揮発性半導体記憶装置の消去動作を説明するための概念図である。
【図７】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図８】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図９】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１０】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１１】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１２】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１３】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１４】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１５】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１６】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１７】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１８】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図１９】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２０】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２１】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２２】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２３】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２４】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２５】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２６】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２７】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２８】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図２９】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３０】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３１】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３２】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３３】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３４】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３５】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３６】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３７】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３８】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図３９】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図４０】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図４１】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図４２】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図４３】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図４４】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図４５】（ａ）は、実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１のＡ−Ａ’における断面図であり、（ｂ）は、図１のＢ−Ｂ’における断面図である。
【図４６】は、従来のスプリットゲート型不揮発性半導体記憶装置の構造を示す断面図である。
【図４７】は、従来のスプリットゲート型不揮発性半導体記憶装置の構造を示す断面図である。
【図４８】（ａ）及び（ｂ）は、従来のスプリットゲート型不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４９】は、従来のスプリットゲート型不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５０】は、従来のスプリットゲート型不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５１】は、従来のスプリットゲート型不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５２】は、従来のスプリットゲート型不揮発性半導体記憶装置の構造を示す断面図である。
【図５３】は、従来のスプリットゲート型不揮発性半導体記憶装置の構造を示す断面図である。
【図５４】は、従来のスプリットゲート型不揮発性半導体記憶装置の構造を示す断面図である。
【符号の説明】
【０１２８】
１、８０、１００      シリコン基板
２            第１ゲート酸化膜
３、５４、６４、８４、１０６              フローティングゲート
３ａ            第１ポリシリコン膜
３ｂ            第２ポリシリコン膜
３ｃ            鋭角部
４            フィールド窒化膜
５            第１レジストマスク
６            素子分離酸化膜
７            Ｐウェル
８、１４、６９        酸化膜
９、６７          トンネル酸化膜
１０、６８、８６、１０７  消去ゲート
１０ａ            第３ポリシリコン膜
１１            窒化膜
１２            第２レジストマスク
１３            第１酸化膜サイドウォールスペーサー
１５            第１ソース／ドレイン拡散層
１６            第２酸化膜サイドウォールスペーサー
１７            プラグ
１７ａ            第４ポリシリコン膜
１８            プラグ酸化膜
１９            第３酸化膜サイドウォールスペーサー
２０            第２ゲート酸化膜
２１            第５ポリシリコン膜
２２、５５、６５、８５、１０５            コントロールゲート
２３            第２ソース／ドレイン拡散層
２３ａ            低濃度の拡散層
２３ｂ            高濃度の拡散層
２４            第４酸化膜サイドウォールスペーサー
２５〜２８        コバルトシリサイド膜
２９            層間絶縁膜
３０            コンタクトホール
３１            コンタクトプラグ
３２            金属配線層
５０            基板
５１            ソース拡散領域
５２            ドレイン拡散領域
５３            ゲート絶縁膜
５６            トンネル絶縁膜
６０            半導体基板
６１、８１、１０１    ソース領域
６２、８２、１０２    ドレイン領域
６３、８３        ゲート酸化膜
６６            選択酸化膜
７０、７１        側壁酸化膜
７２            素子分離膜（ＬＯＣＯＳ）
７３            レジスト膜
８７、８８、１０９    シリコン酸化膜
８９、９０、９１      チタンシリサイド膜
９２            トランジスタ
１０３            制御ゲート絶縁膜
１０４            浮遊ゲート絶縁膜
１０８            消去ゲート絶縁膜
１１０            ソース配線
【図１】
0005184851.tif 000002
【図２】
0005184851.tif 000003
【図３】
0005184851.tif 000004
【図４】
0005184851.tif 000005
【図５】
0005184851.tif 000006
【図６】
0005184851.tif 000007
【図７】
0005184851.tif 000008
【図８】
0005184851.tif 000009
【図９】
0005184851.tif 000010
【図１０】
0005184851.tif 000011
【図１１】
0005184851.tif 000012
【図１２】
0005184851.tif 000013
【図１３】
0005184851.tif 000014
【図１４】
0005184851.tif 000015
【図１５】
0005184851.tif 000016
【図１６】
0005184851.tif 000017
【図１７】
0005184851.tif 000018
【図１８】
0005184851.tif 000019
【図１９】
0005184851.tif 000020
【図２０】
0005184851.tif 000021
【図２１】
0005184851.tif 000022
【図２２】
0005184851.tif 000023
【図２３】
0005184851.tif 000024
【図２４】
0005184851.tif 000025
【図２５】
0005184851.tif 000026
【図２６】
0005184851.tif 000027
【図２７】
0005184851.tif 000028
【図２８】
0005184851.tif 000029
【図２９】
0005184851.tif 000030
【図３０】
0005184851.tif 000031
【図３１】
0005184851.tif 000032
【図３２】
0005184851.tif 000033
【図３３】
0005184851.tif 000034
【図３４】
0005184851.tif 000035
【図３５】
0005184851.tif 000036
【図３６】
0005184851.tif 000037
【図３７】
0005184851.tif 000038
【図３８】
0005184851.tif 000039
【図３９】
0005184851.tif 000040
【図４０】
0005184851.tif 000041
【図４１】
0005184851.tif 000042
【図４２】
0005184851.tif 000043
【図４３】
0005184851.tif 000044
【図４４】
0005184851.tif 000045
【図４５】
0005184851.tif 000046
【図４６】
0005184851.tif 000047
【図４７】
0005184851.tif 000048
【図４８】
0005184851.tif 000049
【図４９】
0005184851.tif 000050
【図５０】
0005184851.tif 000051
【図５１】
0005184851.tif 000052
【図５２】
0005184851.tif 000053
【図５３】
0005184851.tif 000054
【図５４】
0005184851.tif 000055