(57)【特許請求の範囲】
【請求項１】
データ駆動部からデータ信号を伝達する複数のデータ線と、
互いに交互に配列され、前記データ線と交差する複数の第１及び第２のゲート線と、
前記データ線と前記第１及び第２のゲート線によって定義され、前記第１のゲート線と接続された第１のスイッチング素子によってデータ電圧が印加される第１のサブ画素電極及び前記第２のゲート線と接続された第２のスイッチング素子によってデータ電圧が印加される第２のサブ画素電極をそれぞれ備える複数の画素と、
２以上の前記第１のゲート線及び２以上の前記第２のゲート線からなる走査群を選択し、前記走査群の前記２以上の第１のゲート線に所定の走査順序に従ってゲートオン電圧を印加した後、前記走査群の前記２以上の第２のゲート線に所定の走査順序に従ってゲートオン電圧を印加するゲート駆動部と、を含み、
前記第１及び第２のサブ画素電極上に形成された液晶層を挟んで前記第１及び第２のサブ画素電極に対向し前記画素内に広がる共通電極に印加される電圧に対して、前記第１のサブ画素電極に印加される電圧と前記第２のサブ画素電極に印加される電圧とが逆極性となるようにデータ電圧が印加され、
前記第１のサブ画素電極及び前記第２のサブ画素電極は、一の前記画素において、少なくともいずれか一方のサブ画素電極の一部が他方のサブ画素電極の一部の両側に離隔して位置するとともに、他方のサブ画素電極の一部が一方のサブ画素電極の一部の両側に離隔して位置するように設けられていることを特徴とする表示装置。
【請求項２】
前記走査群は、連続する第１のゲート線及び連続する第２のゲート線からなることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ゲート駆動部は、前記走査群の前記第１のゲート線及び前記走査群の前記第２のゲート線に前記ゲートオン電圧を順に印加することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第１及び第２のサブ画素電極上に形成された前記液晶層をさらに含むことを特徴とする請求項１に記載の表示装置。
【請求項５】
前記液晶層を挟んで前記第１及び第２のサブ画素電極に対向する前記共通電極をさらに含み、前記液晶層と前記第１及び第２のサブ画素電極との間に介在し、第１の方向にラビングされた第１の配向膜及び前記液晶層と前記共通電極との間に介在し、第２の方向にラビングされた第２の配向膜をさらに含むことを特徴とする請求項４に記載の表示装置。
【請求項６】
データ駆動部からデータ信号を伝達する複数のデータ線と、
互いに交互に配列され、前記データ線と交差する複数の第１及び第２のゲート線と、
前記データ線と前記第１及び第２のゲート線によって定義され、前記第１のゲート線と接続された第１のスイッチング素子によってデータ電圧が印加される第１のサブ画素電極及び前記第２のゲート線と接続された第２のスイッチング素子によってデータ電圧が印加される第２のサブ画素電極を備える複数の画素と、
２以上の前記第１のゲート線及び２以上の前記第２のゲート線からなる第１の走査群及び前記第１の走査群と重複しない第２の走査群を選択して前記第１及び第２の走査群の２以上の前記第１のゲート線に所定の走査順序に従ってゲートオン電圧を印加した後、前記第１及び第２の走査群の２以上の前記第２のゲート線に所定の走査順序に従ってゲートオン電圧を印加するゲート駆動部と、を含み、
前記第１及び第２のサブ画素電極上に形成された液晶層を挟んで前記第１及び第２のサブ画素電極に対向し前記画素内に広がる共通電極に印加される電圧に対して、前記第１のサブ画素電極に印加される電圧と前記第２のサブ画素電極に印加される電圧とが逆極性となるようにデータ電圧が印加され、
前記第１のサブ画素電極及び前記第２のサブ画素電極は、一の前記画素において、少なくともいずれか一方のサブ画素電極の一部が他方のサブ画素電極の一部の両側に離隔して位置するとともに、他方のサブ画素電極の一部が一方のサブ画素電極の一部の両側に離隔して位置するように設けられていることを特徴とする表示装置。
【請求項７】
前記走査群は、連続する前記第１のゲート線及び連続する前記第２のゲート線からなることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記ゲート駆動部は、前記走査群の前記第１のゲート線及び前記第２のゲート線に前記ゲートオン電圧を順に印加することを特徴とする請求項７に記載の表示装置。
【請求項９】
同一走査順序において前記第１の走査群の前記ゲート線と前記第２の走査群の前記ゲート線に印加されるゲートオン電圧は、同一パルス幅を有し、排他的にイネーブルされることを特徴とする請求項６に記載の表示装置。
【請求項１０】
前記第１及び第２のサブ画素電極上に形成された前記液晶層をさらに含むことを特徴とする請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、より詳しくは、データ駆動部の負荷（ロード）が低減した表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
情報化社会の発展に伴い、表示装置に対する要求も様々な形態に変化している。従来、テレビジョンやコンピュータモニタなどの表示装置に多く使用されてきた陰極線管に代わり、大型化、平面化、スリム化などの要求に合致した液晶表示装置、有機ＥＬ表示装置、電界放出表示装置、プラズマ表示装置などの様々な平板表示装置が開発され活用されている。
【０００３】
液晶表示装置は、現在最も広く使用されている平板表示装置のうちの一つであり。電極が形成されている二枚の表示板とその間に挟持されている液晶層とからなっている。
【０００４】
このような液晶表示装置においては、画素電極と共通電極とにそれぞれデータ電圧と共通電圧とを印加することによって液晶層に電界を生成し、電界を調節し液晶層を通過する光の透過率を調節することによって所望の画像を得ることができる。液晶層を構成する液晶分子の透過率と応答速度とは、画像の明るさ、残像などに影響を与えるので、画質の改善のためにはこれらをコントロールする必要がある。一つの方法として、画素に印加される電界の強度及び方向を調節する方法が研究されている。具体的には、一つの画素を２以上の領域に分割し、それぞれにサブ画素電極を備える構成を採用している。このとき、それぞれのサブ画素電極は、相異なるスイッチング素子を備えるようにし、それぞれのサブ画素電極には異なる電圧が印加されるようにする。
【０００５】
上述したような構造の液晶表示装置においては、液晶層内の電界を調節するためには、それぞれのサブ画素電極に共通電圧を基準とした相異なる極性の電圧を印加することになる。ところで、このようにそれぞれのスイッチング素子を用いてサブ画素電極に相異なる電圧を印加する場合には、一つのスイッチング素子がターンオンする時間が１／２以下に短くなるようになる。従って、データ駆動部から印加されるデータ電圧を短時間内に急激に変化させる必要があるため、データ駆動部に大きな負荷（ロード）がかかり、また消費電力が増加するようになる。
【特許文献１】日本公開特許2002−072985号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、データ駆動部のロードが低減した表示装置を提供することにある。
【０００７】
本発明が解決しようとする他の技術的課題は、前記表示装置の駆動方法を提供することにある。
【０００８】
本発明の技術的課題は、以上で言及した技術的課題に限定されるわけではなく、言及されない又は他の技術的課題は、以下の記載から当業者に明確に理解される。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の一実施形態による表示装置は、データ駆動部からデータ信号を伝達する複数のデータ線と、互いに交互に配列され、前記データ線と交差する複数の第１及び第２のゲート線と、前記データ線と前記第１及び第２のゲート線によって定義され、前記第１のゲート線と接続された第１のスイッチング素子によってデータ電圧が印加される第１のサブ画素電極及び前記第２のゲート線と接続された第２のスイッチング素子によってデータ電圧が印加される第２のサブ画素電極を備える複数の画素及び２以上の前記第１のゲート線及び２以上の前記第２のゲート線からなる走査群を選択して前記走査群の前記２以上の第１のゲート線に所定の走査順序に従ってゲートオン電圧を印加した後、前記走査群の前記２以上の第２のゲート線に所定の走査順序に従ってゲートオン電圧を印加するゲート駆動部とを含み、前記第１及び第２のサブ画素電極上に形成された液晶層を挟んで前記第１及び第２のサブ画素電極に対向し前記画素内に広がる共通電極に印加される電圧に対して、前記第１のサブ画素電極に印加される電圧と前記第２のサブ画素電極に印加される電圧とが逆極性となるようにデータ電圧が印加され、前記第１のサブ画素電極および前記第２のサブ画素電極は、一の前記画素において、少なくともいずれか一方のサブ画素電極の一部が他方のサブ画素電極の一部の両側に離隔して位置するとともに、他方のサブ画素電極の一部が一方のサブ画素電極の一部の両側に離隔して位置するように設けられている。
【００１０】
前記技術的課題を達成するための本発明の他の実施形態による表示装置は、データ駆動部からデータ信号を伝達する複数のデータ線と、互いに交互に配列され、前記データ線と交差する複数の第１及び第２のゲート線と、前記データ線と前記第１及び第２のゲート線によって定義され、前記第１のゲート線と接続された第１のスイッチング素子によってデータ電圧が印加される第１のサブ画素電極及び前記第２のゲート線と接続された第２のスイッチング素子によってデータ電圧が印加される第２のサブ画素電極を備える複数の画素及び２以上の前記第１のゲート線及び２以上の前記第２のゲート線からなる第１の走査群及び前記第１の走査群と重複されない第２の走査群を選択して前記第１及び第２の走査群の２以上の前記第１のゲート線に所定の走査順序に従ってゲートオン電圧を印加した後、前記第１及び第２の走査群の２以上の前記第２のゲート線に所定の走査順序に従ってゲートオン電圧を印加するゲート駆動部とを含み、前記第１及び第２のサブ画素電極上に形成された液晶層を挟んで前記第１及び第２のサブ画素電極に対向し前記画素内に広がる共通電極に印加される電圧に対して、前記第１のサブ画素電極に印加される電圧と前記第２のサブ画素電極に印加される電圧とが逆極性となるようにデータ電圧が印加され、前記第１のサブ画素電極および前記第２のサブ画素電極は、一の前記画素において、少なくともいずれか一方のサブ画素電極の一部が他方のサブ画素電極の一部の両側に離隔して位置するとともに、他方のサブ画素電極の一部が一方のサブ画素電極の一部の両側に離隔して位置するように設けられている。
【００１１】
前記他の技術的課題を達成するための本発明の一実施形態による表示装置の駆動方法は、データ信号を伝達する複数のデータ線と、互いに交互に配列され、前記データ線と交差する複数の第１及び第２のゲート線及び前記データ線と前記第１及び第２のゲート線によって定義され、前記第１のゲート線と接続された第１のスイッチング素子によってデータ電圧が印加される第１のサブ画素電極及び前記第２のゲート線と接続された第２のスイッチング素子によってデータ電圧が印加される第２のサブ画素電極を備える複数の画素を含む表示装置の駆動方法であって、２以上の前記第１のゲート線及び２以上の前記第２のゲート線からなる走査群を選択し、前記走査群の２以上の前記第１のゲート線に所定の走査順序に従ってゲートオン電圧を印加し、前記走査群の２以上の前記第２のゲート線に所定の走査順序に従ってゲートオン電圧を印加することを含む。
【００１２】
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１３】
上述したように本発明による液晶表示装置によれば、サブ画素電極毎異なる極性の電圧を印加し、走査群によって同一極性のデータ電圧を一括的に印加し、且つ異なる極性のデータ電圧を一括的に印加するので、データ駆動部から印加されるデータ電圧の偏差が全体的に小さくなる。従って、データ駆動部のロードが低減するという優れた効果を奏する。
【００１４】
そして、２つの走査群に同時にハイ（Ｈｉｇｈ）波形を有するゲート信号を印加することによって、ゲートクロックの周波数が減少するようになり、ゲート駆動部のロードが低減するという優れた効果を奏する。
【発明を実施するための最良の形態】
【００１５】
本発明の利点及び特徴、そしてそれらを達成する方法は、添付する図面と共に詳述する実施形態を参照すれば明確になる。しかしながら、本発明は、以下に開示される実施形態に限定されるわけではなく、相異なる多様な形態で実現されるものである。本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものに過ぎず、本発明は、特許請求の範囲の記載に基づいて解釈されなければならない。なお、明細書全体に亘って同一参照符号は同一構成要素を示すものとする。図面において層及び領域の大きさ並びにそれらの相対的な大きさは、説明の便宜上、誇張されて表現されている場合がある。
【００１６】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下方（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などを、図面に示すように一つの素子又は構成要素と他の素子又は構成要素との相間関係を容易に記述するため用いる場合がある。空間的に相対的な用語は、図面に示す方向に加えて使用時又は動作時における素子の相異なる方向を含む用語と理解されなければならない。例えば、図面に示す素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ）又は下方（ｂｅｎｅａｔｈ）」と表現した素子は、他の素子の「上（ａｂｏｖｅ）」と表現することもできる。従って、例示的な用語である「下（ｂｅｌｏｗ）又は下方（ｂｅｎｅａｔｈ）」は、下及び上の方向を全て含むと解釈される。また、素子は、他の方向（９０°又はその他の角度だけ回転した方向）に向かっても配置するようにしてもよく、ここでは、素子の配置は空間的に相対的に表現されていると解釈することができる。
【００１７】
以下、添付した図面を参照して本発明の好ましい実施形態による表示装置及びその駆動方法について詳細に説明する。以下では本発明の実施形態による表示装置として液晶表示装置が例示されるが、これに限定されるわけではない。
【００１８】
図１は、本発明の一実施形態による液晶表示装置の概略的な断面図である。
【００１９】
図１を参照する。液晶表示装置５００は、第１の表示板１００、第１の表示板１００に対向する第２の表示板２００及びこれらの間に介在した液晶層３００を含む。ここで、第１の表示板１００、第２の表示板２００及び液晶層３００からなるパネルを「液晶パネル」と称する場合がある。
【００２０】
第１の表示板１００は、第１の絶縁基板１１０及び第１の絶縁基板１１０の上面に形成された画素電極１８１、１８２を含む。第１の表示板１００は、例えば、マトリクス状に配列された複数の画素を備えている。画素電極１８１、１８２は、画素毎に形成されている。
【００２１】
画素電極は、電気的に接続されている第１のサブ画素電極１８１及び第２のサブ画素電極１８２を含む。第１及び第２のサブ画素電極１８１、１８２は、それぞれ、空間的に離隔されており、電気的に絶縁されている。第１及び第２のサブ画素電極１８１、１８２には、それぞれ、独立的なスイッチング素子が接続されて独立的なデータ電圧を印加することができる。
【００２２】
第２の表示板２００は、第２の絶縁基板２１０及び第２の絶縁基板２１０下に全面に形成された共通電極２５０を含む。共通電極２５０は、液晶層３００を挟んで第１の表示板１００の画素電極１８１、１８２に対向し、第１の表示板１００の画素電極１８１、１８２と共に液晶層３００に電界を生成する。液晶層３００には、多数の液晶分子（図示せず）が含まれている。液晶分子は、液晶層３００に形成された電界により回転することによって、液晶パネルの透過率を調節する。
【００２３】
第１の表示板１００の画素電極１８１、１８２上には、第１の配向膜（図示せず）が形成されており、第２の表示板２００の共通電極２５０の下には第２の配向膜（図示せず）が形成されている。ここで、第１及び第２の配向膜は、初期に、すなわち液晶層３００に電界が印加される前に液晶分子を水平方向に配向させる水平配向膜であるようにしてもよい。この場合、第１の配向膜は、第１の方向にラビングされており、第２の配向膜は、例えば、第１の方向と１８０°の角度を有する第２の方向にラビングされている。
【００２４】
上述したような構造の液晶パネルの液晶層３００に生成される電界及びそれによる液晶分子の回転（ｒｏｔａｔｉｏｎ）と応答速度調節とについて、具体的な例を挙げて説明すれば次の通りである。図１では、電界の方向が点線で示されている。
【００２５】
例えば、第１の表示板１００の第１のサブ画素電極１８１に１４Ｖ、第２のサブ画素電極１８２に０Ｖのデータ電圧を印加し、第２の表示板２００の共通電極２５０に７Ｖの基準電圧（共通電圧）を印加すれば、第１及び第２のサブ画素電極１８１、１８２と共通電極２５０との電位差は、それぞれ、７Ｖ、−７Ｖとなる。ここで、液晶分子が回転する程度は、電位差の絶対値に依存するので、第１のサブ画素電極１８１上の液晶分子の回転と第２のサブ画素電極１８２上の液晶分子の回転との間に程度の差はない。
【００２６】
第１及び第２のサブ画素電極１８１、１８２は、所定間隔で離隔されているが、このように離隔された領域によって垂直方向の電界が曲がった水平成分電界を含むフリンジフィールドが形成される。
【００２７】
一方、第１のサブ画素電極１８１と第２のサブ画素電極１８２との間には、１４Ｖの電位差が形成されるが、このような電位差によって横方向のラテラルフィールドが形成される。このようなラテラルフィールドは、フリンジフィールドと共に横方向電界を増加させ、液晶分子の回転及び応答速度を向上させることができる。
【００２８】
上述したような構造を有する本発明の一実施形態による液晶表示装置の画素構増について説明する。図２は、本発明の一実施形態による第１の表示板の単位画素のレイアウト図である。
【００２９】
図２を参照する。本実施形態に係る本発明の液晶表示装置においては、第１の方向に第１のゲート線１２１及び第２のゲート線１２２が形成されており、第２の方向にデータ線１６２が形成されている。
【００３０】
隣接する２本の第２のゲート線１２２と隣接する２本のデータ線１６２とは、互いに交差しながら画素を定義する。第１のゲート線１２１は、隣接する２本の第２のゲート線１２２の間に形成され、画素を横切る。第１のゲート線１２１と第２のゲート線１２２とは、例えば、交互に配置するようにしてもよい。一例として、奇数番目ゲート線は、第１のゲート線１２１であり、偶数番目ゲート線は第２のゲート線１２２であるようにしてもよい。第１のゲート線１２１は、例えば、第１のサブ画素電極に接続された薄膜トランジスタに制御信号を印加し、第２のゲート線１２２は、第２のサブ画素電極に接続された薄膜トランジスタに制御信号を印加するようにしてもよい。ゲート線１２１、１２２とデータ線１６２とは、例えば、ゲート絶縁膜などによって絶縁されている。
【００３１】
また、画素領域には電気的に分離されている第１のサブ画素電極１８１と第２のサブ画素電極１８２とが形成されている。第１のサブ画素電極１８１と第２のサブ画素電極１８２とは、第１の方向及び第２の方向に延びており、第２の方向において噛み合っている。第１のゲート線１２１及び第２のゲート線１２２は、一定領域において、それぞれ幅が多少拡張され、それぞれ第１のゲート電極１２３及び第２のゲート電極１２４を構成している。また、データ線１６２は、画素領域において分枝されソース電極１６５を形成する。ドレイン電極１６６は、ゲート電極１２３、１２４に対してソース電極１６５の反対側に設けられる。第１のゲート電極１２３、ソース電極１６５及びドレイン電極１６６は、第１のサブ画素電極１８１をスイッチングする第１の薄膜トランジスタ（Ｔｒ１）を構成し、第２のゲート電極１２４、ソース電極１６５及びドレイン電極１６６は、第２のサブ画素電極１８２をスイッチングする第２の薄膜トランジスタ（Ｔｒ２）を構成する。
【００３２】
一方、図２においては、ゲート線１２１、１２２と同一な方向にストレージ（蓄積）電極線１２５がさらに形成されている。ストレージ電極線１２５は、第１のサブ画素電極１８１とオーバーラップされて第１のストレージキャパシタを形成し、第２のサブ画素電極１８２とオーバーラップされて第２のストレージキャパシタを形成する。ストレージ電極線１２５は必要に応じて省略することができる。
【００３３】
図３は、本発明の一実施形態による液晶表示装置のブロック図である。図３において、液晶パネル４００内の画素は等価回路で示されている。
【００３４】
図３を参照する。第１のゲート線（Ｇ１、・・・、Ｇ２ｎ−１）とデータ線（Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｍ）とには第１の薄膜トランジスタ（Ｔｒ１）が電気的に接続され、第１の薄膜トランジスタ（Ｔｒ１）のドレイン電極には第１の液晶キャパシタ（Ｃｌｃ１）と第１のストレージキャパシタ（Ｃｓｔ１）とが並列接続されている。第１の液晶キャパシタ（Ｃｌｃ１）の第１の電極は第１のサブ画素電極であり、第２の電極は共通電極である。また、第１のストレージキャパシタ（Ｃｓｔ１）の第１の電極は、前記第１のサブ画素電極であり、第２の電極はストレージ電極線である。
【００３５】
また、第２のゲート線（Ｇ２、・・・、Ｇ２ｎ）とデータ線（Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｍ）とには、第２の薄膜トランジスタ（Ｔｒ２）が電気的に接続され、第２の薄膜トランジスタ（Ｔｒ２）のドレイン電極には第２の液晶キャパシタ（Ｃｌｃ２）と第２のストレージキャパシタ（Ｃｓｔ２）が並列接続されている。第２の液晶キャパシタ（Ｃｌｃ２）の第１の電極は、第２のサブ画素電極であり、第２の電極は前記共通電極である。また、前記第２のストレージキャパシタの第１の電極は第２のサブ画素電極であり、第２の電極はストレージ電極線である。
【００３６】
一方、液晶表示装置５００は、前記液晶パネル４００以外にも液晶パネル４００を駆動するゲート駆動部４１０及びデータ駆動部４２０、並びにこれらを制御する信号制御部４３０及び階調電圧を生成する階調電圧生成部４５０を含む。
【００３７】
信号制御部４３０は、ゲート駆動部４１０及びデータ駆動部４２０に接続されており、これらの動作を制御する制御信号を生成して供給する。信号制御部４３０は、外部のグラフィック制御器（図示せず）から映像信号（Ｒ、Ｇ、Ｂ）及びこれの表示を制御する入力制御信号を受信する。この時、受信する入力制御信号としては、例えば、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）及びデータイネーブル信号（ＤＥ）などがある。
【００３８】
信号制御部４３０は、上述したような入力制御信号に基づいてゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）などを生成し、映像信号（Ｒ、Ｇ、Ｂ）を液晶パネルの動作条件に合うように処理した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４１０に送り、データ制御信号（ＣＯＮＴ２）及び処理されたデータ信号（Ｒ´、Ｇ´、Ｂ´）をデータ駆動部４２０に送る。
【００３９】
データ駆動部４２０には、信号制御部４１０からのデータ制御信号（ＣＯＮＴ２）に応じた映像データ（Ｒ´、Ｇ´、Ｂ´）が入力され、階調電圧生成部４５０からの階調電圧のうち各映像データ（Ｒ´、Ｇ´、Ｂ´）に対応する階調電圧を選択することによって、映像データ（Ｒ´、Ｇ´、Ｂ´）を当該データ電圧に変換する。
【００４０】
ゲート駆動部４１０は、信号制御部４３０からゲート制御信号（ＣＯＮＴ１）に応じたゲートオン電圧（Ｖｏｎ）をゲート線（Ｇ１〜Ｇ２ｎ）に印加することによってそのゲート線（Ｇ１〜Ｇ２ｎ）に接続された薄膜トランジスタをターンオンさせる。この時、ゲート駆動部４１０は、２以上の第１のゲート線（Ｇ１、・・・、Ｇ２ｎ−１）及び２以上の第２のゲート線（Ｇ２、・・・、Ｇ２ｎ）からなる走査群を選択し、先ず、所定の走査順序に従って第１のゲート線（Ｇ１、・・・、Ｇ２ｎ−１）にゲートオン電圧を印加した後、所定の走査順序に従って同一走査群内の第２のゲート線（Ｇ２、・・・、Ｇ２ｎ）にゲートオン電圧を印加する。ゲート制御信号（ＣＯＮＴ１）は、ゲートクロック信号及びゲートオン−オフ情報を含むゲート信号を含み、走査順序を決定する選択信号をさらに含むようにしてもよい。
【００４１】
ゲート駆動部４１０には、駆動電圧生成部（図示せず）から生成されたゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）が供給される。
【００４２】
図４は、本発明の一実施形態による液晶表示装置のゲートクロック信号及びゲート信号の波形図である。
【００４３】
図３及び図４を参照する。ゲート信号は、ゲートオン電圧が印加されるハイ（ｈｉｇｈ）区間及びゲートオフ電圧が印加されるロー（Ｌｏｗ）区間を含む。ゲート信号は、信号制御部４３０から入力されたゲートクロック信号（ＣＰＶ）のライジングエッジに同期して一つのゲート線にゲートオン電圧（Ｖｏｎ）を印加する。ゲート信号のハイ波形は、ゲートクロック信号（ＣＰＶ）のライジング周期（水平周期；１Ｈ）の間持続する。すなわち、ゲートクロック信号（ＣＰＶ）の次のライジングエッジにおいて、前記ゲート線に印加されるゲート信号は、ロー波形に変化するようになり、ゲートオン電圧（Ｖｏｎ）が印加されたゲート線にゲートオフ電圧（Ｖｏｆｆ）を印加する。この時、同時に走査順序に従った次のゲート線にハイ波形のゲート信号が印加され、ゲートオン電圧（Ｖｏｎ）が印加される。
【００４４】
上述した所定の走査順序は、２以上の第１のゲート線（Ｇ１、Ｇ３、・・・、Ｇ２ｎ−１）と２以上の第２のゲート線（Ｇ２、Ｇ４、・・・、Ｇ２ｎ）とからなる走査群に対して決定される。ゲート駆動部４１０は、少なくとも一つの走査群を選択するし、当該走査群に含まれるゲート線を全て走査した後、当該走査群以外のゲート線の走査が行われる。すなわち、一つの走査群に属するゲート線に対する走査が開始され、当該走査群内の全てのゲート線についての走査が完了するときまでは、前記走査群に属さないゲート線についての走査は行われない。ここで、走査群に属するゲート群と当該走査群に属さないゲート線との走査順序は、いずれが始めであってもよく、必要に応じて多様に選択できる。
【００４５】
また走査群は２個以上選択できる。例えば、１５３６本のゲート線を含む液晶パネルにおいて、それぞれ７２本のゲート線を含む１２個の走査群及び３６本のゲート線を含む８個の走査群を選択できる。この場合、それぞれの走差群における走査順序は、必要に応じて多様に決定することができる。この場合においても、一つの走査群について走査が開始した後は、当該走査群について走査が完了するまで、他の走査群についての走査は行われないようにしてもよい。しかしながら、これに限定されるわけではなく、一つの走査群に対する他の走査群について、同時に走査が行われるようにしてもよい。この走査については、詳細な例示を後述する。
【００４６】
選択された一つの走査群内においては、先ず、第１のゲート線の走査が順に行われ、その後、第２のゲート線の走査が順に行われる。図４では４本の第１のゲート線（Ｇａ＋１、Ｇａ＋３、Ｇａ＋５、Ｇａ＋７）及び４本の第２のゲート線（Ｇａ＋２、Ｇａ＋４、Ｇａ＋６、Ｇａ＋８）からなる走査群内における走査順序の一例が示されている。
【００４７】
図４に示すように、先ず、ゲートクロック信号（ＣＰＶ）の一番目ライジングエッジに同期して走査群内１番目ゲート線である第１のゲート線（Ｇａ＋１）にゲートオン電圧（Ｖｏｎ）が印加される。引き続き、ゲートクロック信号（ＣＰＶ）の二番目ライジングエッジに同期して第１のゲート線（Ｇａ＋１）にはゲートオフ電圧（Ｖｏｆｆ）が印加され、同時に３番目ゲート線である第１のゲート線（Ｇａ＋３）にゲートオン電圧（Ｖｏｎ）が印加される。同様な方法によって、５番目ゲート線である第１のゲート線（Ｇａ＋５）及び７番目ゲート線である第１のゲート線（Ｇａ＋７）に順次ゲートオン電圧（Ｖｏｎ）が印加される。
【００４８】
続いて、ゲートクロック信号（ＣＰＶ）の５番目ライジングエッジに同期して第１のゲート線（Ｇａ＋７）にゲートオフ電圧（Ｖｏｆｆ）が印加される。それと同時に、走査群内２番目ゲート線である第２のゲート線（Ｇａ＋２）にゲートオン電圧（Ｖｏｎ）が印加される。次に、同様な方法で４番目ゲート線である第２のゲート線（Ｇａ＋４）、６番目ゲート線である第２のゲート線（Ｇａ＋６）及び８番目ゲート線である第２のゲート線（Ｇａ＋８）に順にゲートオン電圧（Ｖｏｎ）が印加される。
【００４９】
以下、上述したような走査順序によって第１の表示板のサブ画素電極にデータ電圧が印加される順序について説明する。図５〜図８は、本発明の一実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【００５０】
図５〜図８においては、一つの画素が長方形に示されており、それぞれの画素は二個のサブ画素電極１８１、１８２を備えている。サブ画素電極１８１、１８２は、互いに電気的に絶縁されていることにもかかわらず簡略に示されている。また、図５〜図８において、サブ画素電極１８１、１８２が該当フレームにおいてまだ新しいデータ電圧が印加されておらず、前フレームのデータ電圧が充電されている場合は、サブ画素には何も示されない。該当フレームにおいて共通電極の基準電圧を基準として正極性のデータ電圧が印加されることによって充電された場合は、サブ画素電極に（＋）を示し、また、負極性のデータ電圧が印加されることによって充電された場合は、サブ画素電極に（−）を示した。以下の実施形態においては、第１のサブ画素電極１８１に正極性のデータ電圧が印加され、第２のサブ画素電極１８２に負極性のデータ電圧が印加される例を挙げて説明するが、反対の場合にも適用できることは言うまでもない。
【００５１】
図４及び図５を参照する。先ず、２以上の第１のゲート線及び２以上の第２のゲート線を含む走査群を選択する。図５では、上からそれぞれ４本の第１のゲート線及び第２のゲート線を含むように選択され、図４におけるａが０である場合が示されている。
【００５２】
次に、図４及び図６を参照する。第１のゲート線（Ｇａ＋１）にゲートオン電圧が印加され、第１のゲート線（Ｇａ＋１）に接続されたスイッチング素子がターンオンし、走査群内の１番目の第１のサブ画素電極１８１に正極性のデータ電圧が印加される。
【００５３】
次に、図４及び図７に示すように、当該走査群内の３番目ゲート線である第１のゲート線（Ｇａ＋３）、５番目ゲート線である第１のゲート線（Ｇａ＋５）及び７番目ゲート線である第１のゲート線（Ｇａ＋７）に順次ゲートオン電圧が印加され、それぞれに接続されたスイッチング素子が順にターンオンし、当該走査群内の２番目、３番目及び４番目第１のサブ画素電極１８１に正極性のデータ電圧が印加される。
【００５４】
引き続き、図４及び図８を参照する。当該走査群内の２番目ゲート線である第２のゲート線（Ｇａ＋２）、４番目ゲート線である第２のゲート線（Ｇａ＋４）、６番目ゲート線である第２のゲート線（Ｇａ＋６）及び８番目ゲート線である第２のゲート線（Ｇａ＋８）に順にゲートオン電圧が印加され、それぞれに接続されたスイッチング素子が順にターンオンし、当該走査群内の第２のゲート線（Ｇａ＋２）、第２のゲート線（Ｇａ＋４）、第２のゲート線（Ｇａ＋６）及び第２のゲート線（Ｇａ＋８）に対応する１番目、２番目、３番目及び４番目第２のサブ画素電極１８２に負極性のデータ電圧が印加される。
【００５５】
従って、同一フレームにおいて走査群内のそれぞれの画素の第１のサブ画素電極１８１は正極性に充電され、且つ、第２のサブ画素電極１８２は負極性に充電されるので、図１の実施形態で説明したように画素内に第１のサブ画素電極１８１と第２のサブ画素電極１８２との間でラテラルフィールドが生成される。このようなラテラルフィールドは、第１及び第２のサブ画素電極１８１、１８２と共通電極間に生成されるフリンジフィールドと共に横方向電界を増加させて、液晶分子の回転及び応答速度を増加させることができる。また、サブ画素電極を基準としてカラム毎に極性が反転するので、液晶分子の劣化を低減させ、フリッカー現象を低減することができる。併せて、ドット単位で極性を反転するようにしてもよく、この場合、隣接するデータ線に印加されるデータ電圧の極性は互いに反対になる。
【００５６】
また、本実施形態では走査群内の１番目第１のサブ画素電極１８１から４番目第１のサブ画素電極１８２を充電させるまでは、同一極性のデータ電圧が印加され、当該走査群内の１番目第２のサブ画素電極１８２から４番目第２のサブ画素電極１８２を充電させるまでは同一極性のデータ電圧が印加され、４番目第１のサブ画素電極１８２の充電後１番目第２のサブ画素電極１８２を充電させるときにのみデータ電圧の極性がプラスからマイナスに変化する。データ電圧を印加するデータ駆動部の負荷（ロード）は、データ電圧の変化量が大きいほど大きくなるが、本実施形態では、１フレームを表示するにあたり、データ電圧が主として同一極性で変化し、異なる極性に変化するのは一回に過ぎない。従って、走査時毎にデータ電圧の極性を変化させる場合に比べて、電圧の変化量が全体的に小さくなり、データ駆動部の負荷（ロード）を低減することができる。
【００５７】
一方、図４〜図８の実施形態においては、走査群に含まれる第１のゲート線（Ｇａ＋１、Ｇａ＋３、Ｇａ＋５、Ｇａ＋７）及び第２のゲート線（Ｇａ＋２、Ｇａ＋４、Ｇａ＋６、Ｇａ＋８）の数が同一である例を挙げるが、これに限定されるわけではない。また、走査群に含まれる第１のゲート線（Ｇａ＋１、Ｇａ＋３、Ｇａ＋５、Ｇａ＋７）及び第２のゲート線（Ｇａ＋２、Ｇａ＋４、Ｇａ＋６、Ｇａ＋８）の走査が、それぞれ、上から下に進む例について示されているが、これに限定されるわけではない。例えば、第１のゲート線の場合、１番目ゲート線（Ｇａ＋１）、７番目ゲート線（Ｇａ＋７）、５番目ゲート線（Ｇａ＋５）及び３番目ゲート線（Ｇａ＋３）の順に走査するようにしてもよい。すなわち、走査群内の第１のゲート線同士の走査順序を必要に応じて多様に変えることができる。第２のゲート線の場合も第１のゲート線と同様に走査順序を多様に変えることができる。
【００５８】
また、走査群内の全ての第１のゲート線の走査を完了した後、第２のゲート線についての走査が行われなければならないわけではなく、２以上の第１のゲート線を先ず走査し、２以上の第２のゲート線を走査した後、再び２以上の第１のゲート線、２以上の第２のゲート線の順のように走査してもよい。
【００５９】
また、図４においては、走査群が隣接する第１のゲート線（Ｇａ＋１、Ｇａ＋３、Ｇａ＋５、Ｇａ＋７）及び隣接する第２のゲート線（Ｇａ＋２、Ｇａ＋４、Ｇａ＋６、Ｇａ＋８）を含み、第１及び第２のゲート線は全て連続的であり、第１及び第２のゲート線にそれぞれ接続された第１及び第２のスイッチング素子によってデータ電圧が印加される第１及び第２のサブ画素電極がそれぞれ結合して全て一つの画素を構成する場合が例示されているが、これに限定されるわけではない。すなわち、走査群の第１のゲート線と離隔されている第２のゲート線とを選択して走査群に含ませるようにしてもよい。また、第１のゲート線の選択においても、それぞれの第１のゲート線が必ずしも隣接しなければならないことはなく、離隔されていてもよい。第２のゲート線の場合も同様である。
【００６０】
以下、本発明の他の実施形態による液晶表示装置について説明する。本実施形態で本発明の一実施形態と同一な部分については説明を省略するか、或いは簡略化する。
【００６１】
本実施形態による液晶表示装置のゲート駆動部は、それぞれ２以上の第１のゲート線及び２以上の第２のゲート線からなる第１及び第２の走査群を選択して第１及び第２の走査群の２以上の第１のゲート線に所定の走査順序に従ってゲートオン電圧を印加した後、第１及び第２の走査群の２以上の第２のゲート線に所定の走査順序に従ってゲートオン電圧を印加する。ここで、第２の走査群は第１の走査群と重複しない。また、第１の走査群に属する第１のゲート線の数は、第２の走査群に属する第１のゲート線の数と同じであり、第１の走査群に属する第２のゲート線の数は、第２の走査群に属する第２のゲート線の数と同一である。
【００６２】
前述したような液晶表示装置について図面を参照してさらに詳細に説明する。
【００６３】
図９は、本発明の他の実施形態による液晶表示装置のゲートクロック信号、ゲート信号、出力イネーブル信号及びデータ信号の波形図である。
【００６４】
図９を参照する。ゲート信号は、ゲートオン電圧が印加されるハイ（Ｈｉｇｈ）区間及びゲートオフ電圧が印加されるロー（Ｌｏｗ）区間を含む。ゲート信号は、信号制御部４３０から入力されたゲートクロック信号（ＣＰＶ）のライジングエッジに同期してハイ波形を示す。この時、ハイ波形を有するゲート信号は二つに分割され、一つのゲート線及びそれと離隔されている他のゲート線に同時に印加される点が本発明の上述した実施形態とは異なる。ゲート信号のハイ波形は、ゲートクロック信号（ＣＰＶ）のライジング周期（水平周期；１Ｈ）の間持続される。すなわち、ゲートクロック信号（ＣＰＶ）の次のライジングエッジにおいて、ゲート線に印加されたゲート信号はロー波形に変化するようになる。この時、同時に所定の走査順序に従って次の２本のゲート線に印加されるゲート信号がハイ波形を有するようなる。
【００６５】
前記の走査順序は、それぞれ２以上の第１のゲート線と２以上の第２のゲート線とからなる２個の走査群を含んで決定される。ゲート駆動部は、少なくとも２個の走査群（第１及び第２の走査群）を選択するが、第１及び第２の走査群に含まれるゲート線を全て走査した後、当該走査群以外のゲート線の走査が進行する。すなわち、第１及び第２の走査群に属するゲート線についての走査が開始され、第１及び第２の走査群内の全てのゲート線についての走査が完了するときまでは前記第１及び第２の走査群に属しないゲート線についての走査が行われない。なお、第１の走査群に属するゲート線が重複して第２の走査群に同時に属することはできない。一方、走査群に属するゲート線と走査群に属しないゲート線との走査順序は必要に応じて多様に選択することができる。
【００６６】
図９の実施形態においては、第１の走査群は、Ｇａ＋１、Ｇａ＋２、Ｇａ＋３、・・・、Ｇａ＋８のゲート線を含み、第２の走査群はＧｂ＋１、Ｇｂ＋２、Ｇｂ＋３、・・・、Ｇｂ＋８のゲート線を含む例が示されている。ここで、Ｇａ＋１、Ｇａ＋３、Ｇａ＋５、Ｇａ＋７は第１の走査群の第１のゲート線であり、Ｇａ＋２、Ｇａ＋４、Ｇａ＋６、Ｇａ＋８は第１の走査群の第２のゲート線であると仮定する。また、Ｇｂ＋１、Ｇｂ＋３、Ｇｂ＋５、Ｇｂ＋７は、第２の走査群の第１のゲート線であり、Ｇｂ＋２、Ｇｂ＋４、Ｇｂ＋６、Ｇｂ＋８は、第２の走査群の第２のゲート線であると仮定する。
【００６７】
一方、図９の実施形態においては、同時に２本のゲート線にハイ波形のゲート信号が印加されるが、このようなハイ波形のゲート信号に応じて２本のゲート線にゲートオン電圧が印加されれば、２個の画素に同一なデータ電圧が印加されることになり、画素毎に個別の電圧を印加することができない。従って、２本のゲート線に同時にゲートオン電圧が印加されることを防止するために、ハイ波形のゲート信号によるゲートオン電圧を排他的にイネーブルさせる。すなわち、一つのゲート線にハイ波形のゲート信号に応じてゲートオン電圧が印かされる場合、同時にハイ波形のゲート信号が印加されるゲート線にはゲートオン電圧が印加されないようにする。好ましくは、２本のゲート線について、それぞれハイ区間の半分に該当する時間の間ゲートオン電圧が印加されるようにイネーブルさせる。
【００６８】
前記のゲートオン電圧のイネーブルを制御するため本実施形態による液晶表示装置の信号制御部は、第１及び第２の出力イネーブル信号（ＯＥ１、ＯＥ２）を生成し、ゲート駆動部に伝達するようにしている。第１及び第２の出力イネーブル信号（ＯＥ１、ＯＥ２）は、ハイ区間とロー区間とを有し、ハイ区間においては、ゲートオン電圧の出力を抑制し、ロー区間でゲートオン電圧の出力をイネーブルさせる。ここで、第１及び第２の出力イネーブル信号（ＯＥ１、ＯＥ２）はそれぞれ相異なる位相を有する。すなわち、図９に示すように第１の出力イネーブル信号（ＯＥ１）がハイ波形を示せば、第２の出力イネーブル信号（ＯＥ２）はロー波形を示し、一つのゲート線にゲートオン電圧を出力する。また、第１の出力イネーブル信号（ＯＥ１）がロー波形を示せば、第２の出力イネーブル信号（ＯＥ２）はハイ波形を示し、他のゲート線にゲートオン電圧を出力する。
【００６９】
また、データ電圧波形（Ｖｄ）は、一つのゲートクロック周期（ＣＰＶ）について２個の相異なるデータ電圧値を示す。例えば、図９において、第１の走査群の１番目第１のゲート線（Ｇａ＋１）及び第２の走査群の第１のゲート線（Ｇｂ＋１）にハイ波形のゲート信号が印加され、この中で第１の走査群の第１のゲート線（Ｇａ＋１）にゲートオン電圧がイネーブルされる間（第１の出力イネーブル信号がロー波形）印加されるデータ電圧は、第１のデータ電圧波形（Ｖｄ１１）を有する。また、続いて、第２の走査群の第１のゲート線（Ｇｂ＋１）にゲートオン電圧がイネーブルされる間（第２の出力イネーブル信号がロー波形）印加されるデータ電圧は、第２のデータ電圧波形（Ｖｄ２１）を有する。残りのゲート線についても同様に適用される。ここで、２本のゲート線についてそれぞれハイ区間の半分に該当する時間の間ゲートオン電圧が印加されるようにイネーブルする場合、第１及び第２の出力イネーブル信号（ＯＥ１、ＯＥ２）のパルス幅は同一である。また、第１のデータ電圧波形と第２のデータ電圧波形のパルス幅は同一であり、印加される時間が同一となる。
【００７０】
データ電圧波形（Ｖｄ）は、第１のデータ電圧波形（±Ｖｄ１１、±Ｖｄ１２、±Ｖｄ１３、±Ｖｄ１４）及び第２のデータ電圧波形（±Ｖｄ２１、±Ｖｄ２２、±Ｖｄ２３、±Ｖｄ２４）を含む。また、図９に示すように、第１及び第２のデータ電圧波形はそれぞれ交番する。
【００７１】
以下、上述したような走査順序に従って第１の表示板のサブ画素電極にデータ電圧を印加する順序について説明する。図１０〜図１５は、本発明の他の実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【００７２】
図１０〜図１５においては、一つの画素が長方形に示されており、それぞれの画素は２個のサブ画素電極１８１、１８２を備えている。サブ画素電極１８１、１８２は、互いに電気的に絶縁されていることにもかかわらず簡略に示されている。また、図１０〜図１５において、サブ画素電極１８１、１８２が該当フレームにおいて、まだ新しいデータ電圧が印加されておらず、前フレームのデータ電圧が充電されている場合は、サブ画素には何も示されない。該当フレームにおいて共通電極の基準電圧を基準として正極性のデータ電圧が印加されることによって充電された場合は、サブ画素電極に（＋）を示し、負極性のデータ電圧が印加されることによって充電された場合は、サブ画素電極に（−）を示した。以下の実施形態では、第１のサブ画素電極１８１に正極性のデータ電圧が印加され、第２のサブ画素電極１８２に負極性のデータ電圧が印加される例を挙げて説明するが、反対の場合にも適用できることは言うまでもない。
【００７３】
図９及び図１０を参照する。先ず、それぞれ２以上の第１のゲート線及び２以上の第２のゲート線を含む第１及び第２の走査群を選択する。図１０で第１の走査群は、上からそれぞれ４本の第１のゲート線及び第２のゲート線を含むように選択され、第２の走査群は、第１の走査群に次いでそれぞれ４本の第１のゲート線及び第２のゲート線を含むように選択される。また、図１０においては、図９におけるａは０であり、ｂは８である場合が示されている。
【００７４】
次に、図９及び図１１を参照する。先ず第１の走査群の１番目ゲート線である第１のゲート線（Ｇａ＋１）及び第２の走査群の１番目ゲート線である第１のゲート線（Ｇｂ＋１）にハイ（Ｈｉｇｈ）波形を有するゲート信号が印加される。この時、第１の走査群のゲート線（Ｇａ＋１、Ｇａ＋２、・・・、Ｇａ＋８）の出力を制御する第１の出力イネーブル信号（ＯＥ１）がロー（Ｌｏｗ）波形を有し、第２の走査群のゲート線（Ｇｂ＋１、Ｇｂ＋２、・・・、Ｇｂ＋８）の出力を制御する第２の出力イネーブル信号（ＯＥ２）はハイ波形を有する。従って、第１の走査群の第１のゲート線（Ｇａ＋１）はイネーブルされ、第２の走査群の第１のゲート線（Ｇｂ＋１）は出力が抑制されて第１の走査群の第１のゲート線（Ｇａ＋１）においてのみゲートオン電圧が出力される。印加される前記ゲートオン電圧によって第１の走査群の第１のゲート線（Ｇａ＋１）に接続されたスイッチング素子がターンオンし、第１の走査群内の１番目第１のサブ画素電極１８１に正極性のデータ電圧が印加される。この時印加されるデータ電圧は第１のデータ電圧（Ｖｄ１１）である。
【００７５】
次に、図９及び図１２に示すように、第１の走査群の第１のゲート線（Ｇａ＋１）及び第２の走査群の第１のゲート線（Ｇｂ＋１）にハイ波形を有するゲート信号が印加される状態で、第１の出力イネーブル信号（ＯＥ１）がハイ波形に変化し、同時に第２の出力イネーブル信号（ＯＥ２）がロー波形に変化する。従って、第１の走査群の第１のゲート線（Ｇａ＋１）は出力が抑制され、第２の走査群の第１のゲート線（Ｇｂ＋１）はイネーブルされて第２の走査群の第１のゲート線（Ｇｂ＋１）においてのみゲートオン電圧が出力される。前記印加されるゲートオン電圧によって第２の走査群の第１のゲート線（Ｇｂ＋１）に接続されたスイッチング素子がターンオンし、第２の走査群内の１番目第１のサブ画素電極１８１に正極性のデータ電圧が印加される。この時印加されるデータ電圧は第２のデータ電圧（Ｖｄ２１）である。
【００７６】
続いて、図９及び図１３を参照する。１番目ゲート線である第１の走査群の第１のゲート線（Ｇａ＋１）及び第２の走査群の１番目ゲート線である第１のゲート線（Ｇｂ＋１）に印加されたゲート信号がロー波形に変化し、同時に第１の走査群の３番目ゲート線である第１のゲート線（Ｇａ＋３）及び第２の走査群の３番目ゲート線である第１のゲート線（Ｇｂ＋３）にハイ波形のゲート信号が印加される。この時、第１の出力イネーブル信号（ＯＥ１）はロー波形に変化し、第２の出力イネーブル信号（ＯＥ２）はハイ波形に変化する。従って、第１の走査群の第１のゲート線（Ｇａ＋３）はイネーブルされ、第２の走査群の第１のゲート線（Ｇｂ＋３）は出力が抑制されて第１の走査群の第１のゲート線（Ｇａ＋３）においてのみゲートオン電圧が出力される。前記印加されるゲートオン電圧によって第１の走査群の第１のゲート線（Ｇａ＋３）に接続されたスイッチング素子がターンオンし、第１の走査群内の２番目第１のサブ画素電極１８１に正極性のデータ電圧が印加される。この時印加されるデータ電圧は第１のデータ電圧（Ｖｄ１２）である。
【００７７】
次に、図９及び図１４に示すように、同様な方法によって、第２の走査群内の３番目ゲート線である第１のゲート線（Ｇｂ＋３）、第１の走査群内の５番目ゲート線である第１のゲート線（Ｇａ＋５）、第２の走査群内の５番目ゲート線である第１のゲート線（Ｇｂ＋５）、第１の走査群内の７番目ゲート線である第１のゲート線（Ｇａ＋７）及び第２の走査群内の５番目ゲート線である第１のゲート線（Ｇｂ＋５）に順にゲートオン電圧が印加される。それにより、それぞれのゲート線に接続されたスイッチング素子が順にターンオンし、順に、第２の走査群内の２番目第１のサブ画素電極１８１に正極性の第１のデータ電圧（Ｖｄ２２）が印加され、第１の走査群内の３番目第１のサブ画素電極１８１に正極性の第１のデータ電圧（Ｖｄ１３）が印加され、第２の走査群内の３番目第１のサブ画素電極１８１に正極性の第１のデータ電圧（Ｖｄ２３）が印加され、第１の走査群内の４番目第１のサブ画素電極１８１に正極性の第１のデータ電圧（Ｖｄ１４）が印加され、第２の走査群内の４番目第１のサブ画素電極１８１に正極性の第１のデータ電圧（Ｖｄ２４）が印加される。
【００７８】
その次に、図９及び図１５に示すように、上述した方法と同様な方法によって、第１の走査群の２番目ゲート線である第２のゲート線（Ｇａ＋２）、第２の走査群の２番目ゲート線である第２のゲート線（Ｇｂ＋２）、第１の走査群の４番目ゲート線である第２のゲート線（Ｇａ＋４）、第２の走査群の４番目ゲート線である第２のゲート線（Ｇｂ＋４）、第１の走査群の６番目ゲート線である第２のゲート線（Ｇａ＋６）、第２の走査群の６番目ゲート線である第２のゲート線（Ｇｂ＋６）、第１の走査群の８番目ゲート線である第２のゲート線（Ｇａ＋８）、第２の走査群の８番目ゲート線である第２のゲート線（Ｇｂ＋８）の順にゲートオン電圧が印加される。それにより、それぞれのゲート線に接続されたスイッチング素子が順にターンオンし、順に、第１の走査群内の１番目第２のサブ画素電極１８２に負極性の第２のデータ電圧（−Ｖｄ１１）が印加され、第２の走査群内の１番目第２のサブ画素電極１８２に負極性の第２のデータ電圧（−Ｖｄ２１）が印加され、第１の走査群内の２番目第２のサブ画素電極１８２に負極性の第２のデータ電圧（−Ｖｄ１２）が印加され、第２の走査群内の２番目第２のサブ画素電極１８２に負極性の第２のデータ電圧（−Ｖｄ２２）が印加され、第１の走査群内の３番目第２のサブ画素電極１８２に負極性の第２のデータ電圧（−Ｖｄ１３）が印加され、第２の走査群内の３番目第２のサブ画素電極１８２に負極性の第２のデータ電圧（−Ｖｄ２３）が印加され、第１の走査群内の４番目第２のサブ画素電極１８２に負極性の第２のデータ電圧（−Ｖｄ１４）が印加され、第２の走査群内の４番目第２のサブ画素電極１８２に負極性の第２のデータ電圧（−Ｖｄ２４）が印加される。
【００７９】
従って、同一フレームで第１及び第２の走査群内のそれぞれの画素の第１のサブ画素電極１８１は正極性に充電され、一方、第２のサブ画素電極１８２は負極性に充電されるので、図１の実施形態で説明したように画素内に第１のサブ画素電極１８１と第２のサブ画素電極１８２との間でラテラルフィールドが生成される。このようなラテラルフィールドは、第１及び第２のサブ画素電極１８１、１８２と共通電極間に生成されるフリンジフィールドと共に横方向電界を増加させ、液晶分子の回転及び応答速度を増加させる。また、サブ画素電極を基準としてカラム毎に極性が反転するので、液晶分子の劣化を低減させ、フリッカー現象を低減することができる。併せて、ドット（点）単位で極性を反転するようにしてもよくしてもよい。この場合、隣接するデータ線に印加されるデータ電圧の極性は互いに反対となる。
【００８０】
また、本実施形態では第１の走査群内の１番目第１のサブ画素電極１８１から第２の走査群内の４番目第１のサブ画素電極１８２を充電させるまでは、同一極性のデータ電圧が印加され、第１の走査群内の１番目第２のサブ画素電極１８２から第２の走査群内の４番目第２のサブ画素電極１８２を充電させるまでは同一極性のデータ電圧が印加される。但し、第１の走査群内の４番目第１のサブ画素電極１８２の充電後第２の走査群内の１番目第２のサブ画素電極１８２を充電させるときにのみデータ電圧の極性を変化させるようにしてもよい。データ電圧を印加するデータ駆動部のロードは、データ電圧の変化量が大きいほど大きくなるが、本実施形態ではデータ電圧が主として同一極性で変化し、異なる極性に変化する場合は一回に過ぎない。従って、走査時毎にデータ電圧の極性を変化させる場合に比べて、電圧の変化量が全体的に小さくなり、データ駆動部のロードを低減することができる。
【００８１】
また、ゲートクロックの１周期に２つのハイ波形を有するゲート信号をゲート線に印加するので、ゲートクロックの周期が半分に短縮される。従って、ゲートクロックを生成する信号制御部及びゲート駆動部のロードを低減することができる。
【００８２】
一方、図９〜図１５の実施形態においては、第１の走査群及び第２の走査群が互いに連続的に選択された例を挙げたが、これに限定されるわけではなく、重複されなければ、互いに離れてもよく、第１の走査群が形成された領域と第２の走査群が形成された領域が重畳されるようにしてもよい。また、上述の実施形態においては、それぞれの第１及び第２の走査群に含まれる第１のゲート線及び第２のゲート線の数が同一な例を挙げるが、第１のゲート線の数と第２のゲート線の数とは異なっていてもよい。また、第１及び第２の走査群に含まれる第１のゲート線及び第２のゲート線の走査順序においても、上から下に進行する場合だけではなく、多様な順序に進行することができる。
【００８３】
また、第１及び第２の走査群内の全ての第１のゲート線の走査を完了した後、第２のゲート線に関する走査が行われなければならないわけではなく、先ず、２以上の第１のゲート線を走査し、２以上の第２のゲート線を走査した後、再び２以上の第１のゲート線、２以上の第２のゲート線の順のように走査するようにしてもよい。
【００８４】
また、上述の実施形態においては、第１及び第２の走査群内の第１及び第２のゲート線は全て連続的であり、第１及び第２のゲート線にそれぞれ接続された第１及び第２のスイッチング素子によってデータ電圧が印加される前記第１及び第２のサブ画素電極がそれぞれ結合して全て一つの画素を構成する場合が例示されているが、それに限定されるわけではない。すなわち、走査群の第１のゲート線と離隔している第２のゲート線を選択し、走査群に含ませるようにしてもよい。また、第１のゲート線の選択においても、それぞれの第１のゲート線が隣接しなければならないわけではなく、離隔してもよい。第２のゲート線の場合も同様一である。
【００８５】
また、本発明においては、必ず２個の走査群について同時に走査が進行する必要があるわけではなく、３個以上の走査群について同時走査が進むようにしてもよいことは、容易に類推できる。それについての具体的な説明は省略する。
【００８６】
一方、上述した本発明の実施形態においては、先ず、各走査群の一つの画素を構成するサブ画素電極のうち一つの画素のサブ画素電極にデータ電圧が印加された後、所定時間が経過した後、一つの画素を構成する他のサブ画素電極にデータ電圧が印加されるようにしている。前記経過時間は一定した範囲内であることが好ましい。例えば、液晶パネルの画素行の数が７６８であり、フレーム周波数が６０Ｈｚであるとき、一つのフレームの時間は約１６．７ｍｓになる。ここで、液晶のライジングタイム及びフォーリングタイムが６ｍｓであり、充電電圧によって液晶を配向させる時間を８ｍｓと仮定すれば、一つの画素で相異なる充電電圧による液晶配向を防止するためには２ｍｓのマージンが存在する。従って、前記経過時間は２．７ｍｓ以下の範囲であることが好ましい。すなわち、各走査群の第１のゲート線又は第２のゲート線にゲートオン電圧を印加する総時間のうち最大時間は２．７ｍｓ以下であることが好ましい。
【００８７】
また、前記の場合に一つの画素行にデータ電圧が印加される時間は約２１．７μｓである。従って、前記経過時間が２．７ｍｓ以下を満足するためには、最初充電されるサブ画素電極を含んで約１２４．４個以下のサブ画素電極を充電できるマージンが存在する。従って、これを満足する条件であって、各走査群の第１のゲート線又は第２のゲート線の数は１２４本以下であるようにしてもよい。
【００８８】
以上説明した本発明の実施形態は、図１に示す液晶パネルを含むが、本発明がこれに限定されるわけではなく、多様な構造を有する表示装置にも適用することができる。多様な適用例が図１６〜図１８に示されている。図１６〜図１８は、本発明のさらに他の実施形態による液晶表示装置の断面図である。
【００８９】
図１６の実施形態による液晶表示装置５０１は、第２の表示板２０１の第２の絶縁基板２１０が形成された共通電極２５１がパターニングされている点が図１の実施形態と異なる。すなわち、共通電極２５１は多数の開口部２５２を有するが、ここで開口部２５２の幅は、第１の表示板の第１及び第２のサブ画素電極の幅より広くしてもよい。液晶層３００上の電界方向は、図１の実施形態と概略同一である。液晶層３００の液晶分子は水平に初期配向している。
【００９０】
図１７の実施形態による液晶表示装置５０２は、第１の表示板１０２の第１の絶縁基板２１０上に第１及び第２のサブ画素電極１８１ａ、１８２ａが形成されており、第２の表示板２０２の第２の絶縁基板２１０下にパターニングされた共通電極２５２が形成されている。液晶層３００には、液晶分子が垂直に初期配向し、画素は第１及び第２のサブ画素電極１８１、１８２と共通電極２５２によって形成されたフリンジフィールド及びラテラルフィールドによって多数のドメインに分けられる。
【００９１】
図１８の実施形態による液晶表示装置５０３は、共通電極２５３が第１の表示板１０３の第１の絶縁基板１１０の全面に形成されている。第１及び第２のサブ画素電極１８１ｂ、１８２ｂは共通電極２５３上に形成され、ゲート絶縁膜１３０によって絶縁される。本実施形態では主に横方向電界が形成される。また、図面に示さないが、本実施形態の変形例として共通電極がパターニングされていてもよい。
【００９２】
以上のような図１６〜図１８の実施形態による液晶表示装置の場合にもサブ画素電極毎に異なる極性の電圧を印加することによって、ラテラルフィールドが形成される。図１６〜図１８の実施形態による液晶表示装置は、これを駆動するゲート駆動部を含む。前記ゲート駆動部としては本発明の一実施形態による表示装置又は他の実施形態による表示装置が備えるゲート駆動部を同様一に適用してもよい。
【００９３】
以上、添付した図面を参照して本発明の好ましい実施形態を説明したが、当業者であれば、本発明の技術的思想や必須な特徴を変更せずに他の具体的な形態で実施され得ることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００９４】
本発明は、多様なモードの液晶表示装置に適用され得る。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施形態による液晶表示装置の概略的な断面図である。
【図２】本発明の一実施形態による第１の表示板の単位画素のレイアウト図である。
【図３】本発明の一実施形態による液晶表示装置のブロック図である。
【図４】本発明の一実施形態による液晶表示装置のゲートクロック信号及びゲート信号の波形図である。
【図５】本発明の一実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図６】本発明の一実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図７】本発明の一実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図８】本発明の一実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図９】本発明の他の実施形態による液晶表示装置のゲートクロック信号、ゲート信号、出力イネーブル信号及びデータ信号の波形図である。
【図１０】本発明の他の実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図１１】本発明の他の実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図１２】本発明の他の実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図１３】本発明の他の実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図１４】本発明の他の実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図１５】本発明の他の実施形態による第１の表示板のサブ画素電極にデータ電圧が印加される順序を示す平面図である。
【図１６】本発明のさらに他の実施形態による液晶表示装置の断面図である。
【図１７】本発明のさらに他の実施形態による液晶表示装置の断面図である。
【図１８】本発明のさらに他の実施形態による液晶表示装置の断面図である。
【符号の説明】
【００９６】
１００：第１の表示板
１１０：第１の絶縁基板
１８１：第１のサブ画素電極
１８２：第２のサブ画素電極
２００：第２の表示板
２１０：第２の絶縁基板
３００：液晶層
４００：液晶パネル
５００：液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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