(57)【特許請求の範囲】
【請求項１】
キャパシタレス1トランジスタDRAMセルのアレイを含む集積回路であって、
基板内の半導体材料からなる、間隔をあけて配置された一連のアイランドと、
前記間隔をあけて配置されたアイランドの個々に対して形成される、独立したキャパシタレス1トランジスタDRAMセルと、
を含み、前記独立したセルの各々は、
各前記アイランドの半導体材料内にあるソース／ドレイン領域の組と、
各前記アイランドの半導体材料内に配置される電気的浮遊ボディ領域と、
前記ソース／ドレイン領域の各組の間の少なくとも一部にある、間隔をあけて配置される前記一連のアイランドに共通し且つその上に延びる、ワード線からなる第一のゲートであって、
前記ワード線は、両側面を有し、各前記アイランドの前記ボディ領域から間隔をあけて配置され、且つ、前記ボディ領域と容量的に結合される、第一のゲートと、
前記第一のゲートから間隔をあけて配置され且つ前記第一のゲートの横方向外側に形成される、相対して配置された導電的に相互接続する第二のゲートの組であって、
前記第二のゲートは、各前記第一のゲートの横方向外側で且つ各前記アイランドの前記ソース／ドレイン領域の各組の間の少なくとも一部にある前記ボディ領域から間隔をあけて配置され、且つ、前記ボディ領域と容量的に結合され、
前記相対して配置された導電的に相互接続する第二のゲートの組は、間隔をあけて配置された前記一連のアイランドに共通し且つ前記ワード線の上方を超えて前記両側面まで伸びる導電線を含み、
前記第二のゲートの組は、前記第一のゲートを構成する前記ワード線であって且つ前記第二のゲートの組の間にある前記ワード線に沿って形成された導電材料によって、導電的に相互接続される、という第二のゲートの組と、
を含む、
集積回路。
【請求項２】
前記ワード線に接続する第一の導電性コンタクトと、前記導電線に接続する異なる第二の導電性コンタクトを含む、
請求項１の集積回路。
【請求項３】
前記ワード線は、前記導電線より長いことを特徴とする、
請求項１の集積回路。
【請求項４】
前記導電線は端部を有し、前記ワード線は前記導電線の端部に隣接した端部を持ち、
前記ワード線端部と前記導電線端部は、長手方向に同位置に配置されないことを特徴とする、
請求項１の集積回路。
【請求項５】
前記ワード線は、前記導電線より長いことを特徴とする、
請求項４の集積回路。
【請求項６】
前記ワード線端部は、前記導電線端部の長手方向外側にある、
請求項４の集積回路。
【請求項７】
前記ワード線は、前記導電線より長いことを特徴とする、
請求項６の集積回路。
【請求項８】
各前記アイランドの周囲及び下にあり、各前記アイランドの半導体材料と接触する絶縁材料と、
前記絶縁材料の外側の前記アイランドの周囲および下にある、導電的にドープされた半導体材料と、
を含む、請求項１の集積回路。
【請求項９】
前記絶縁材料は、各前記アイランドの下で、且つ、各前記アイランドの横方向の側壁と前記導電的にドープされた半導体材料との間に、200オングストローム以下の厚さを持つ、
請求項８の集積回路。
【請求項１０】
前記電気的浮遊ボディ領域は、底面と、前記底面に接触してある絶縁層と、前記底面の下で且つ前記絶縁層に接触する導電的にドープされた半導体材料と、を有する、
請求項１の集積回路。
【請求項１１】
基板に対して、半導体材料からなる、間隔をあけて配置された一連のアイランドを形成するステップと、
前記間隔をあけて配置された一連のアイランドに共通し且つその上に延びるワード線を形成するステップであって、前記ワード線は前記間隔をあけて配置された各アイランドの電気的浮遊ボディ領域上に形成される、ステップと、
前記ワード線の上に、前記ワード線から間隔をあけて導電層を形成するステップと、
前記ワード線の両側の側面にある、前記間隔をあけて配置された一連のアイランドに共通し且つその上の少なくとも一部に延びる、ゲート線の組に、導電層をパターニングするステップであって、前記ゲート線の組は前記間隔をあけて配置された各アイランドの浮遊ボディ領域上にあり、前記パターニングするステップは前記ゲート線の組を前記ワード線より短く形成する、ステップと、
各前記アイランドの前記半導体材料内に間隔をあけて配置されたソース／ドレイン領域の各組を形成するステップであって、前記間隔をあけて配置されたソース／ドレイン領域の組は前記ゲート線の組の横方向外側に形成された部分を含み、前記ソース／ドレイン領域の各組の間の少なくとも一部に前記浮遊ボディ領域がある、ステップと、
を含む、一連のキャパシタレス1トランジスタDRAMセルを形成する方法。
【請求項１２】
前記パターニングするステップは、
前記導電層と前記ワード線上にマスキングブロックを形成するステップであって、前記マスキングブロックは間隔をあけて配置された、相対する横方向の端部を有する、ステップと、
前記マスキングブロックを形成するステップの後、前記導電層の上で互いにさらに横方向の外側に離れるように前記相対する横方向の端部を動かすために、マスキングブロックを熱するステップと、
前記熱するステップの後、前記ゲート線の組を形成するためのマスクとして前記マスキングブロックを用いて、前記導電層をエッチングするステップと、
を含む、請求項１１の方法。
【請求項１３】
絶縁材料を、各前記アイランドの横方向の周囲および下に提供し、各前記アイランドの半導体材料と接触するステップと、
導電的にドープされた半導体材料を、前記絶縁材料の外側の前記アイランドの横方向の周囲および下に提供するステップと、
を含む、請求項１１の方法。
【請求項１４】
基板に対して、半導体材料からなる、間隔をあけて配置された一連のアイランドを形成するステップと、
前記間隔をあけて配置された一連のアイランドに共通し且つその上に延びるワード線を形成するステップであって、前記ワード線は、前記間隔をあけて配置された各アイランドの電気的浮遊ボディ領域上に形成され、前記ワード線は端部を含む、ステップと、
前記ワード線の上に、前記ワード線から間隔をあけて導電層を形成するステップと、
前記ワード線の両側の側面にある、前記間隔をあけて配置された一連のアイランドに共通し且つその上の少なくとも一部に延びる、ゲート線の組に、導電層をパターニングするステップであって、前記ゲート線の組は前記間隔をあけて配置された各アイランドの浮遊ボディ領域上にあり、前記パターニングするステップは、前記ワード線端部の近くに前記ゲート線の組の各端部を形成し、且つ、前記ゲート線の組の前記各端部を長手方向に越えて延びるワード線をもたらすことを特徴とする、ステップと、
各前記アイランドの前記半導体材料内に間隔をあけて配置されたソース／ドレイン領域の各組を形成するステップであって、前記間隔をあけて配置された各ソース／ドレイン領域の各組は前記ゲート線の組の横方向外側に形成された部分を含み、前記ソース／ドレイン領域の各組の間の少なくとも一部に前記浮遊ボディ領域がある、ステップと、
を含む、一連のキャパシタレス1トランジスタDRAMセルを形成する方法。
【請求項１５】
前記パターニングするステップが、
前記導電層と前記ワード線の上にマスキングブロックを形成するステップであって、前記マスキングブロックは、間隔をあけて配置された、相対する横方向の端部を有するステップと、
前記マスキングブロックを形成するステップの後で、相対する横方向の端部を、前記導電層の上に互いに横方向外側に離して動かすように、前記マスキングブロックを熱するステップと、
前記熱するステップの後で、前記ゲート線の組を形成するためのマスクとして前記マスキングブロックを用いて、前記導電層をエッチングするステップと、
を含む、請求項１４の方法。
【請求項１６】
第一の導電性コンタクトを前記ワード線に形成し、第二の導電性コンタクトを前記ゲート線の組に形成するステップ
を含む、請求項１４の方法。
【請求項１７】
絶縁材料を、各前記アイランドの横方向の周囲および下に提供し、各前記アイランドの半導体材料と接触するステップと、
導電的にドープされた半導体材料を、前記絶縁材料の外側の前記アイランドの横方向および下に提供するステップと、
を含む、請求項１４の方法。
【請求項１８】
基板に対して半導体材料からなる間隔をあけて配置された一連のアイランドを形成するステップと、
前記間隔をあけて配置された一連のアイランドに共通し且つその上に延びるワード線を形成するステップであって、前記ワード線は前記間隔をあけて配置された各アイランドの電気的浮遊ボディ領域上に形成されるステップと、
前記ワード線の上に、前記ワード線から間隔をあけて導電層を形成するステップと、
マスキングブロックを前記導電層と前記ワード線上に形成するステップであって、前記マスキングブロックは、間隔をあけて配置された相対する横方向の端部を有するステップと、
前記マスキングブロックを形成するステップの後で、前記相対する横方向の端部を、前記導電層を覆って互いに横方向外側に離して動かすように、前記マスキングブロックを熱するステップと、
前記熱するステップの後で、前記ワード線の両側の側面にある、前記間隔をあけて配置された一連のアイランドに共通し且つその上に延びる相互接続するゲート線の組を形成するためのマスクとして前記マスキングブロックを用いて前記導電層をエッチングするステップであって、前記ゲート線の組は前記間隔をあけて配置された各アイランドの浮遊ボディ領域上にあるステップと、
各前記アイランドの前記半導体材料内に間隔をあけて配置されたソース／ドレイン領域の各組を形成するステップであって、前記間隔をあけて配置されたソース／ドレイン領域の各組は前記相互接続するゲート線の組の横方向外側に形成される部分を含み、前記ソース／ドレイン領域の各組の間の少なくとも一部に前記浮遊ボディ領域がある、ステップと、
を含む、キャパシタレス1トランジスタDRAMセルのラインを形成する方法。
【請求項１９】
フォトレジストを含むように前記マスキングブロックを形成するステップを含む、
請求項１８の方法。
【請求項２０】
基板に対してシリコンを含む半導体材料からなる間隔をあけて配置された一連のアイランドを形成するステップと、
前記間隔をあけて配置されたアイランドのラインに共通し且つその上に延びるワード線を形成するステップであって、前記ワード線は前記間隔をあけて配置された各アイランドの電気的浮遊ボディ領域上に形成されるステップと、
前記ワード線の上に、前記ワード線から間隔をあけて導電層を形成するステップと、
マスキングブロックを前記導電層と前記ワード線上に形成するステップであって、前記マスキングブロックは、間隔をあけて配置された相対する横方向の端部を有するステップと、
前記マスキングブロックを形成するステップの後で、前記相対する横方向の端部を、前記導電層上で互いに横方向外側に離して動かすように、前記マスキングブロックを熱するステップと、
前記熱するステップの後で、前記ワード線の両側の側面にある、前記間隔をあけて配置された一連のアイランドに共通し且つその上に延びる相互接続するゲート線の組を形成するためのマスクとして前記マスキングブロックを用いて前記導電層をエッチングするステップであって、前記ゲート線の組は前記間隔をあけて配置された各アイランドの浮遊ボディ領域上にあるステップと、
各前記アイランドの前記半導体材料内に間隔をあけて配置されたソース／ドレイン領域の各組を形成するステップであって、前記間隔をあけて配置されたソース／ドレイン領域の各組は前記相互接続するゲート線の組の横方向外側に形成される部分を含み、前記ソース／ドレイン領域の各組の間の少なくとも一部に前記浮遊ボディ領域がある、ステップと、
を含む、一連のキャパシタレス1トランジスタDRAMセルを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタレス1トランジスタDRAMセル、キャパシタレス1トランジスタDRAMセルのアレイを含む集積回路、ならびに、キャパシタレス1トランジスタDRAMセルのラインを形成する方法に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（DRAM）などの半導体メモリは、データを蓄積するために、コンピュータシステムで広く使用される。DRAMセルは、通常、アクセス電界効果トランジスタ（FET）と、蓄電キャパシタを含む。アクセスFETは、読み出し動作および書き込み動作の間に、データ電荷を蓄電キャパシタに転送したり、蓄電キャパシタから転送したりすることが可能である。蓄電キャパシタ上のデータ電荷は、リフレッシュ動作の間に周期的にリフレッシュされる。
【０００３】
キャパシタレス1トランジスタDRAMセルもまた開発されている。そのようなセルの一種は、例えば、U.S. Patent No. 6,969,662に開示される、セミコンダクタ・オン・インシュレータトランジスタの浮遊ボディ効果を利用する。そのようなメモリセルは、ボディに隣接して空乏し、且つゲート誘電体によってボディから分離されたチャネルを有する、部分的に空乏するか、もしくは全体的に空乏した、シリコン・オン・インシュレータトランジスタ（もしくはバルク基板材料内に形成されたトランジスタ）を含んでもよい。トランジスタのボディ領域は、誘電体、またはボディ領域の下に配置される非導電性領域の見えるところで、電気的に浮遊している。メモリセルの状態は、セミコンダクタ・オン・インシュレータトランジスタのボディ領域内での電荷の集中により、決定される。
【発明の概要】
【０００４】
本発明は、上記で明らかとなった問題を取り扱うことによって動機付けられたとはいえ、それに限定されるものでは決してない。本発明は、文字で表される付随する請求項によってのみ限定され、明細書を参照する解釈上の限定や他の限定をすることなく、均等論にしたがっている。
【図面の簡単な説明】
【０００５】
本発明の好ましい実施形態は、次の付随する図面を参照して以下に記述される。
【図１】本発明の態様にしたがうプロセスにおける、概略的な半導体基板の上平面図である。
【図２】図1の線2-2を通る概略的な断面図である。
【図３】図1によって示されるステップに続くプロセスステップにおける図1の基板の図である。
【図４】図3の線4-4を通る概略的な断面図である。
【図５】図4によって示されるステップに続くプロセスステップにおける図4の基板の図である。
【図６】図5によって示されるステップに続くプロセスステップにおける図5の基板の図である。
【図７】図6によって示されるステップに続くプロセスステップにおける図6の基板の図である。
【図８】図7によって示されるステップに続くプロセスステップにおける図7の基板の図である。
【図９】図8の基板の概略的な斜視図である。
【図１０】図8と図9の基板の概略的な上平面図であり、なお図8は、図10の線8-8に沿ったものである。
【図１１】図8によって示されるステップに続くプロセスステップにおける図8の基板の図である。
【図１２】図11の実施形態に代替する実施形態の概略的な断面図である。
【発明を実施するための形態】
【０００６】
始めに、キャパシタレス1トランジスタDRAMセルを形成するための例示的な方法について説明を行う。本発明の態様は、製造方法とは独立した、キャパシタレス1トランジスタDRAMセル、およびキャパシタレス1トランジスタDRAMセルのアレイを含む集積回路、をも含む。
【０００７】
図1と2を参照すると、基板（好ましくは半導体基板）は概して参照番号10で示される。本文献の文脈では、「半導体基板」、または「半導性基板」という用語は、半導性ウェハ（単独、もしくは他の材料をその上に含む部品のいずれでもよい）および半導体材料層（単独、もしくは他の材料を含む部品のいずれでもよい）などのバルク半導体材料を含むがそれらに限定されない半導体材料を含む、任意の構造を意味するように画定される。「基板」という用語は、上述の半導性基板を含むがそれらに限定されない任意の支持構造を言う。基板10は、例えばバルク単結晶シリコンなどのベース基板12を含む。しかしながら、基板10は、現存するか、もしくはまだ開発されていない他の基板を含んでもよく、例えばセミコンダクタ・オン・インシュレータ基板を含む。
【０００８】
基板10は、半導体材料18の間隔のあいたアイランド20の例示的なライン14、16を含むように形成される。ライン14、16は基本的に一直線をなす線として示されるが、曲線、ぎざぎざの線、角のある線、もしくは他の形状の線も勿論企図される。例示的な好ましい半導体材料18は、単結晶シリコンであり、例えば、例示的なバルク半導体基板材料12で製造される。例示のためだけに、示されたアイランド20を形成する例示的な方法は、アイランド20に対して横方向に絶縁材料22を形成するような、現存するかもしくはまだ開発されていないトレンチ技術と再充填技術による。例示的な好ましい材料は、二酸化シリコンおよび／または窒化シリコンのうち、一つ、もしくはそれらの組み合わせ、を含む。絶縁材料22は、例えば、酸素原子をバルク基板材料12にアイランド20のすぐ下のピーク注入深度までイオン注入し、そこから二酸化シリコンを形成することによって、アイランド20の高さ方向からみて真下に形成されうる。代替として、例示のためだけであり、好ましいほどではないが、絶縁材料22が堆積されてもよく、アイランド開口部20がその中にエッチングされてから、続いて例えば単結晶シリコンおよび／または多結晶シリコンなどの半導体材料で充填されてもよい。さらに代替として、横方向に相対するトレンチが半導体基板12に形成され、続いてアイランド20の真下を横方向にアンダーカットエッチングする、一つ以上の技術が勿論利用されうる。ここで、アンダーカットされた容積は、続いて一つ以上の絶縁材料で充填される。とにかく、一つの例示的な手段においては、絶縁材料22は、アイランド20の各々、および、そのようなアイランドの接触する半導体材料18、に対して横方向の周囲および真下に形成されるものとみなされうる。つづいて、半導体材料18からなる間隔のあいたアイランド20のライン14に関する、キャパシタレス1トランジスタDRAMセルのラインを形成する方法に関する説明を容易にするために、説明が行われる。
【０００９】
図3と4を参照すると、ワード線24が形成され、これは間隔のあいたアイランド20のライン14に共通し、その上に伸びる。ワード線24は、それぞれの間隔のあいたアイランド20の浮遊ボディ領域26上に形成される。ワード線24は、例えば、例示的に示される絶縁層28によって／を介して、ボディ領域26から間隔が離され、且つ、ボディ領域26に容量性結合される。そのような層は、任意の適切な誘電体を含んでもよく、一つの例ではあるが、好ましいシリコン半導体材料18から熱により成長する二酸化シリコンであってもよい。一種もしくは数種の材料28の例示的な好ましい厚さの範囲は、12オングストロームから100オングストロームである。さらに例示の目的のためだけであるが、材料18の例示的な好ましい深さは、500オングストロームから1000オングストロームである。ワード線24は、耐熱性金属、耐熱性金属ケイ化物、および／または導電性にドープされた多結晶シリコンなどの材料のうち任意の一つ、もしくはそれらの組み合わせを含むことが好ましい。例示的な材料である窒化シリコンおよび／または二酸化シリコンなどの絶縁キャップ30がワード線24を覆って形成される。説明を続けるために、ワード線24は例示図3の図面にある端部32を含むとみなされうる。説明を続けるために、浮遊ボディ領域26は、そこに対して形成される絶縁材料22である底面34を持つとみなされうる。底面34の下の絶縁材料22の例示的な好ましい厚さの範囲は、一つの実施例においてだが、500オングストロームから3000オングストロームである。
【００１０】
図5を参照すると、絶縁材料36は、複数のワード線／複数のゲート24の複数の側壁を覆って形成される。そのような材料は、例えば、異なる絶縁材料の二つ以上の層を含む示された領域36の各々であるような、単一の材料、もしくは一種以上の材料からなってよい。例示的な好ましい材料は、二酸化シリコン、窒化シリコン、酸窒化シリコン、二酸化ハフニウム、および／または酸化アルミニウムを含む。材料36の例示的な好ましい厚さは、50オングストロームから150オングストロームである。そのような材料36は、一例として、熱成長によって、もしくはワード線24の材料の側壁を覆う堆積によって、形成されてもよい。例示のためだけの代替として、そのような材料36は、堆積およびそれに続くマスクレス異方性スペーサエッチングによって形成されてもよい。
【００１１】
導電層38はワード線24を覆って、且つワード線24から空間をあけて形成されている。例えば、そこから絶縁／誘電材料30、36によって間隔があけられる。層38の例示的な好ましい材料は、窒化チタン、ポリシリコン（p 型またはn 型）、アルミニウム、ケイ化コバルトを含み、層38の例示的な好ましい厚さの範囲は50オングストロームから500オングストロームである。
【００１２】
図6を参照すると、マスキングブロック40が導電層38とワード線24の上に形成されている。例示の目的のためだけであるが、マスキングブロック40の好ましい材料はフォトレジストを含む。説明を続けるために、マスキングブロック40は、導電層38に関してブロック40が形成される少なくとも近位に、間隔のあいた、横方向に相対する端42を持つとしてみなされうる。
【００１３】
図7を参照すると、マスキングブロック40は、導電層38を越えて横方向外側に互いに離れるように、相対する横方向の端42を動かすのに効果的に熱せられている。そのようなことを行うための例示的な技術は、パターンされたフォトレジストマスキングブロック40を150℃で1分から3分、熱することを含む。例示的な好ましい実施形態では、相対する横方向の端42は、ワード線24の横方向の大きさの外側の、材料38の横方向の厚さとほぼ同じ距離に、横方向外側に動かされる。ここで、マスキングブロック40は、最初に、ワード線24とそれを覆う絶縁キャップ材料30がパターンされるところのパターンとほぼ一致するようにパターンされる。
【００１４】
図8から10を参照すると、導電層38は、ワード線24の相対する側面に沿い、横方向に隣接する間隔のあいたアイランド20のライン14に共通しその上に広がる、一組の相互接続したゲート線44、46を形成するためのマスクとしてマスキングブロック40（不図示）を用いてエッチングされている。この際、一組のゲート線44、46は、それぞれの間隔のあいたアイランド20のそれぞれの浮遊ボディ領域26の上に形成されている。このようにすると、導電層38を、ワード線の相対する側面に沿い、且つ、横方向に隣接する、間隔のあいたアイランドのラインに共通しその上に広がる、一組のゲート線にパターニングする好ましい方法が得られるが、これは一例である。説明を続けるために、一組のゲート線44、46は、ワード線端部32に近位の各端部48、50を含むとしてみなされうる。一つの例示的な手段においては、層38のパターニングは、例えば示されるように、ワード線端部32は、ゲート線端部48、50のいずれかと縦方向（長手方向）に同位置に配置されないという結果になる。一つの好ましい手段においては、導電層38のパターニングは、例えば示されるように、ワード線24が一組のゲート線44、46の各端部48、50を長手方向に越えて延びるという結果になる。とにかく、一つの好ましい手段においては、パターニングは、一組のゲート線44、46をワード線24の長さより短くなるように形成する。
【００１５】
図9と10を参照すると、第一の導電性コンタクト52はワード線24に形成され、第二の導電性コンタクト54はゲート線の組44、46に形成される。したがって、異なる第一と第二の導電性コンタクトは、最も好ましい実施形態において、当業者に認識されるように別々に制御されうるように、ならびに例えば以下に示されるように各ゲート線44、46およびにワード線24に関連する。コンタクト52と54は、続いて堆積された誘電性材料を通って、例示的に示された位置に形成されうるように、図9と10で破線の円で概略的にのみ示される（図面での正確さを示すためではない）。一つの例示的な好ましい手段においては、第一の導電性コンタクト52は、例えば示されるように、ゲート線の組44、46の各端部48、50を長手方向に越えて延びるワード線24のいくつかの部分に形成される。
【００１６】
図11を参照すると、間隔のあいたソース／ドレイン領域60、62の各組が、相互接続したゲート線の組44、46の横方向外側に、アイランド20の半導体材料18内に形成される。したがって、典型的かつ好ましくは、そのようなソース／ドレイン領域は、導電層38のパターニング後に形成される。とにかく、図11は例示的に製造されたキャパシタレス1トランジスタDRAMセル75を示す。
【００１７】
一態様では、本発明は、製造方法とは無関係のキャパシタレス1トランジスタDRAMセル、および、そのような複数のDRAMセルを製造することが好ましく、典型的であるにも関わらず、そのようなDRAMセルの複数が製造されるかどうかには無関係の、キャパシタレス1トランジスタDRAMセルを企図する。そのようなDRAMセルは、半導体材料内に形成される一組の間隔のあいたソース／ドレイン領域60、62を含む。上述の領域60、62は半導体材料18の例示的なアイランド20内に形成されるが、例示的な構造である。電気的浮遊ボディ領域は半導体材料内のソース／ドレイン領域の間に配置される。さらに例示のためのみに、例示的なセルは十分に空乏されないように示され、ソース／ドレイン領域60、62の直に下の半導体材料は電気的浮遊ボディ領域／材料も含んでいる。
【００１８】
第一のゲートは、ソース／ドレイン領域の間のボディ領域から間隔をあけて離され、且つ、容量的に結合される。個々のアイランド20上に形成されるワード線24の部分は、そのような第一のゲートであるが、一例である。相対する導電的に相互接続した一組の第二のゲートは、第一のゲートから間隔をあけて離され、横方向外側に形成される。第二のゲートは、第一のゲートの横方向外側、およびソース／ドレイン領域の組の間のボディ領域から間隔があけられ、容量的に結合される。例示の目的のみで、第二のゲート44,46はそのような第二のゲートの例示的な組を構成する。一つの示された好ましい手段においては、第二のゲート44、46は、第二のゲート44,46の組の間の第一のゲート24を覆って高さ方向に延びる、導電性材料（例えば導電性材料領域70）によって導電的に互いに相互接続される。第二のゲート44、46の組は、他の方法によって導電的に相互接続されてもよく、例えば例示のためだけに、はじめに分離された第二のゲート44、46を覆って形成される別々の導電層によって導電的に相互接続されてもよい。そのような場合、そのような導電層は、ゲート44、46が作られる一種もしくは複数の材料の層と同一であっても、もしくは異なってもよい。さらに勿論、ゲート44と46は、同一の組成である必要はないが、それが好ましい。
【００１９】
一つの好ましい実施例においては、キャパシタレス1トランジスタDRAMセルは、半導体材料のアイランドを含む基板を含む。絶縁材料はアイランドに対して横方向および下に形成され、アイランドの半導体材料を接続する。一組の間隔のあいたソース／ドレイン領域は、アイランド半導体材料内に形成される。電気的浮遊ボディ領域は、アイランド半導体材料内のソース／ドレイン領域の間に配置される。第一のゲートは、アイランドのソース／ドレイン領域の間のアイランドボディ領域から間隔をあけて離され、容量的に結合される。一組の導電性第二ゲートは、第一のゲートから間隔があけられ、横方向外側に形成される。この際、第二のゲートは、第一のゲートの横方向外側と、ソース／ドレイン領域の組の間のボディ領域から間隔があけられ、容量的に結合している。そのようなゲートは、上述した任意の方法および構造で達成されうる。
【００２０】
図12は、例示的な追加の手段ならびに、図11の実施形態と代替し、且つ、図11に相当する実施形態を示す。始めに説明された実施形態と同様の数字を適切な場合に使っており、ここで接尾辞「a」または異なる数字で相違があることを示してある。図12では、絶縁材料22aは、アイランド20それぞれに対して横方向、および、下に形成されるのが好ましく、そのような各アイランドの半導体材料18に接触することが好ましい。導電的にドープされた半導体材料80は、絶縁材料22aの外側のアイランド20それぞれに対して、横方向および下に形成される。例示的な好ましい材料80は、導電的にドープされたp 型もしくはn 型の多結晶シリコンである。絶縁材料22aの厚さが、アイランド20の下とアイランド20の横方向の側壁の中間の両方について、導電的にドープされた半導体材料80との間で、200オングストローム以下となるのが好ましい。材料22aのより好ましい厚さの範囲は、50オングストロームから150オングストロームである。図12の構造は、勿論、現存するか、もしくはまだ開発されていない任意の方法によって製造されてよい。
【００２１】
当業者は、上述の例示的なDRAMセル内、およびそのようなDRAMセルのアレイを含む集積回路での、書き込み、読み出し、リフレッシュ、および／またはデータ保持のためのさまざまな動作電圧を、認識し、開発するであろう。例示のためだけに、以下の表は例示的な動作電圧を示す。ここで、Vi は第一のゲート電圧、Vcs（CS: 導電性スペーサ）は、第二のゲートの組の電圧、Vt は閾値電圧、VS はソース電圧、ならびに VD はドレイン電圧である。さらに例示のためだけに、図12の実施形態では、導電性包囲半導体材料80が利用され、そのような材料は、好ましくは、-3 Vから-10 Vのいくらかの適した固定電圧で一定に維持される。包囲した導電的にドープされた半導体材料80を利用することについての好ましいが限定ではない理由は、構造の壁において誘電容量によって電荷を集めるために、トランジスタの好ましいpolyの両側で同じ電位を確立し、維持することである。
【００２２】
【表１】
0005181304.tif 000002
【００２３】
キャパシタレス1トランジスタDRAMセルの動作のための例示的な技術と構造が、例示のために、U.S. Patent No. 6,969,662、U.S. Patent Application Publication No. 2005/
0017240、2005/0063224、および、Kuo et ai., “A Capacitorless Double-Gate DRAM Cell Design For High Density Applications”, IDEM, IEEE 2002, pp. 843-846、Yoshida
et al., “A Capacitorless 1 T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current For Low-Power And High-Speed Embedded Memory”, IEEE Transaction on Electron Devices, Vol.53, No.4, April 2006, pp. 692-697に 開示される。U.S.Patent No. 5,714,786、6,005,273、6,090,693、および、7,005,710の開示は、参照として本明細書に組み込まれる。
【図１】
0005181304.tif 000003
【図２】
0005181304.tif 000004
【図３】
0005181304.tif 000005
【図４】
0005181304.tif 000006
【図５】
0005181304.tif 000007
【図６】
0005181304.tif 000008
【図７】
0005181304.tif 000009
【図８】
0005181304.tif 000010
【図９】
0005181304.tif 000011
【図１０】
0005181304.tif 000012
【図１１】
0005181304.tif 000013
【図１２】
0005181304.tif 000014