(57)【特許請求の範囲】
【請求項１】
フローティングゲートを有する第１のＮＭＯＳトランジスタと、この第１のＮＭＯＳトランジスタのドレイン側とソース側に接続された第２及び第３のＮＭＯＳトランジスタと、前記フローティングゲートをゲートとする第１のＰＭＯＳトランジスタとを有するとともに、
前記第２及び第３のＮＭＯＳトランジスタのゲートには読出し信号が入力され、
前記第１のＰＭＯＳトランジスタのソースとｎウェルには制御ゲート信号が入力され、
不揮発性ＮＭＯＳトランジスタのドレイン又はソースの何れか一方に書込みデータ信号が入力されるように構成したことを特徴とする不揮発性メモリセル。
【請求項２】
請求項１に記載する不揮発性メモリセルにおいて、
前記書込みデータ信号は開閉ゲートを介して入力されるように構成したことを特徴とする不揮発性メモリセル。
【請求項３】
請求項１又は請求項２に記載する不揮発性メモリセルにおいて、
前記フローティングゲートをゲートとする第２のＰＭＯＳトランジスタを有し、この第２のＰＭＯＳトランジスタのソースとｎウェルには消去信号が入力されるように構成したことを特徴とする不揮発性メモリセル。
【請求項４】
請求項３に記載する不揮発性メモリセルにおいて、
前記フローティングゲートからの電子の消去は、前記制御ゲート信号を基準電圧にした状態で前記消去信号としてプラスの電圧パルスにより前記第２のＰＭＯＳトランジスタのゲート絶縁膜を流れるトンネル電流を利用して行うように構成したことを特徴とする不揮発性メモリセル。
【請求項５】
請求項３又は請求項４に記載する不揮発性メモリセルにおいて、
前記フローティングゲートへの電子の書込みは、前記読出し信号により第２及び第３のＮＭＯＳトランジスタをオフし、前記制御ゲート信号及び前記消去信号としてプラスの電圧パルスを印加して、前記書込みデータ信号の論理レベルにより制御された前記第１のＮＭＯＳトランジスタのゲート絶縁膜を流れるトンネル電流により行うことを特徴とする不揮発性メモリセル。
【請求項６】
請求項１乃至請求項５の何れか一つに記載する不揮発性メモリセルにおいて、
当該不揮発性メモリセルからの読出しは、前記読出し信号としてプラス電圧を入力するとともに、前記第２及び前記第３のＮＭＯＳトランジスタのゲートを開いて前記第２のＮＭＯＳトランジスタのドレイン電流を利用して行うように構成したことを特徴とする不揮発性メモリセル。
【請求項７】
請求項２乃至請求項６の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートはＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの何れかにより構成したことを特徴とする不揮発性メモリセル。
【請求項８】
請求項２乃至請求項７の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、前記フローティングゲートへの電子の書込み時に導通するように構成したことを特徴とする不揮発性メモリセル。
【請求項９】
請求項２乃至請求項７の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、読出し時のみ遮断するように構成したことを特徴とする不揮発性メモリセル。
【請求項１０】
請求項１乃至請求項９の何れか一つに記載する不揮発性メモリセルと、データラッチ回路とを有する一方、前記第２のＮＭＯＳトランジスタのドレインは負荷素子に接続されて前記データラッチ回路の状態を設定するセット信号となり、前記データラッチ回路のＱ出力又はＱ出力の反転出力が前記書込みデータ信号となるように構成したことを特徴とする不揮発性メモリセル内蔵データラッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチに関し、特にＣＭＯＳ集積回路に搭載できる回路機能及び回路特性の調整用メモリとして有用なものである。
【背景技術】
【０００２】
従来技術に係る集積回路の調整用スイッチに適用すべく、図１０に示すような構造の不揮発性メモリ用素子が提案されている(特許文献１参照)。この不揮発性メモリ用素子は、１層ポリシリコン構造であり、標準のＣＭＯＳプロセスで作成することができるが、これらの素子は不揮発性メモリアレイに組込むセルとしての提案であった。メモリアレイは１Ｋビットを越えるようなメモリを必要とする応用に対しては有効であるが、アレイ周りの周辺回路が大きくなってしまい、少ないメモリがあれば良い応用に対しては使いにくい。
【０００３】
【特許文献１】ＵＳ５４６５２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、例えばＣＭＯＳ集積回路において、その特性を任意且つ容易に設定したいという要望が強まってきている。具体的には、不揮発性メモリを集積回路内に搭載させて、そのメモリに調整データプログラムすることで、例えば内部の基準電圧等を目的に合わせて設定できる自由度の高い集積回路の出現が待望されている。
【０００５】
集積回路の調整用として必要となる不揮発性メモリは、多くの応用において、高々数十ビットあれば十分である。一方、従来技術では、このような調整用の不揮発性メモリを搭載した集積回路を作るにためには、標準的なＣＭＯＳ集積回路の製造工程に対する工程追加や、回路規模の大幅な増加などの多くの困難があった。
【０００６】
本発明は、上記従来技術に鑑み、標準的なＣＭＯＳＩＣの製造工程で容易に製造でき、かつ、集積回路の調整用等として簡便に使用できる不揮発性メモリセル及び不揮発性メモリセル内蔵データデータラッチを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成する本発明の第１の態様は、
フローティングゲートを有する第１のＮＭＯＳトランジスタと、この第１のＮＭＯＳトランジスタのドレイン側とソース側に接続された第２及び第３のＮＭＯＳトランジスタと、前記フローティングゲートをゲートとする第１のＰＭＯＳトランジスタとを有するとともに、
前記第２及び第３のＮＭＯＳトランジスタのゲートには読出し信号が入力され、
前記第１のＰＭＯＳトランジスタのソースとｎウェルには制御ゲート信号が入力され、
不揮発性ＮＭＯＳトランジスタのドレイン又はソースの何れか一方に書込みデータ信号が入力されるように構成したことを特徴とする不揮発性メモリセルにある。
【０００８】
本発明の第２の態様は、
第１の態様に記載する不揮発性メモリセルにおいて、
前記書込みデータ信号は開閉ゲートを介して入力されるように構成したことを特徴とする不揮発性メモリセルにある。
【０００９】
本発明の第３の態様は、
第１の態様又は第２の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートをゲートとする第２のＰＭＯＳトランジスタを有し、この第２のＰＭＯＳトランジスタのソースとｎウェルには消去信号が入力されるように構成したことを特徴とする不揮発性メモリセルにある。
【００１０】
本発明の第４の態様は、
第３の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートからの電子の消去は、前記制御ゲート信号を基準電圧にした状態で前記消去信号としてプラスの電圧パルスにより前記第２のＰＭＯＳトランジスタのゲート絶縁膜を流れるトンネル電流を利用して行うように構成したことを特徴とする不揮発性メモリセルにある。
【００１１】
本発明の第５の態様は、
第３又は第４の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートへの電子の書込みは、前記読出し信号により第２及び第３のＮＭＯＳトランジスタをオフし、前記制御ゲート信号及び前記消去信号としてプラスの電圧パルスを印加して、前記書込みデータ信号の論理レベルにより制御された前記第１のＮＭＯＳトランジスタのゲート絶縁膜を流れるトンネル電流により行うことを特徴とする不揮発性メモリセルにある。
【００１２】
本発明の第６の態様は、
第１の態様乃至第５の態様の何れか一つに記載する不揮発性メモリセルにおいて、
当該不揮発性メモリセルからの読出しは、前記読出し信号としてプラス電圧を入力するとともに、前記第２及び前記第３のＮＭＯＳトランジスタのゲートを開いて前記第２のＮＭＯＳトランジスタのドレイン電流を利用して行うように構成したことを特徴とする不揮発性メモリセルにある。
【００１３】
本発明の第７の態様は、
第２の態様乃至第６の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートはＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの何れかにより構成したことを特徴とする不揮発性メモリセルにある。
【００１４】
本発明の第８の態様は、
第２態様乃至第７の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、前記フローティングゲートへの電子の書込み時に導通するように構成したことを特徴とする不揮発性メモリセルにある。
【００１５】
本発明の第９の態様は、
第２の態様乃至第７の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、読出し時のみ遮断するように構成したことを特徴とする不揮発性メモリセルにある。
【００１６】
本発明の第１０の態様は、
第１の態様乃至第９の態様の何れか一つに記載する不揮発性メモリセルと、データラッチ回路とを有する一方、前記第２のＮＭＯＳトランジスタのドレインは負荷素子に接続されて前記データラッチ回路の状態を設定するセット信号となり、前記データラッチ回路のＱ出力又はＱ出力の反転出力が前記書込みデータ信号となるように構成したことを特徴とする不揮発性メモリセル内蔵データラッチにある。
【発明の効果】
【００１７】
本発明によれば、不揮発性メモリセルを標準的なＣＭＯＳプロセスで作製できるＰＭＯＳトランジスタとＮＭＯＳトランジスタより構成することができる。
【００１８】
また、かかる不揮発性メモリセルを内蔵した本発明に係る不揮発性メモリセル内蔵データラッチによれば、調整用の不揮発性メモリ搭載によるチップ面積の増加を抑えることができるばかりでなく、メモリに書込まれたデータを安定的に保持することも可能となる。
【発明を実施するための最良の形態】
【００１９】
以下本発明の実施の形態を図面に基づき詳細に説明する。なお、各実施の形態間で同一部分には同一番号を付し、重複する説明は省略する。
【００２０】
＜第１の実施の形態＞
図１は本発明の第１の実施の形態に係る不揮発性メモリセルを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセルは、３個のＮＭＯＳトランジスタＴｒ１，Ｔｒ２，Ｔｒ３と２個のＰＭＯＳトランジスタＴｒ４，Ｔｒ５とを有している。これらのうち相互に共通に接続されたフローティングゲートＦＧを有するＮＭＯＳトランジスタＴｒ１，ＰＭＯＳトランジスタＴｒ４，Ｔｒ５が不揮発性メモリを構成し、ＮＭＯＳトランジスタＴｒ２，Ｔｒ３は不揮発性メモリに所定の機能をさせるためＮＭＯＳトランジスタＴｒ１のドレイン側とソース側にそれぞれ接続されている。
【００２１】
ここで、ＮＭＯＳトランジスタＴｒ１のソース側には書込みデータ信号Ｗ−Ｄａｔａが入力され、ＮＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには読出し信号ＲＤが入力され、ＰＭＯＳトランジスタＴｒ４のソースとｎウェルには制御ゲート信号ＣＧが入力され、ＰＭＯＳトランジスタＴｒ５のソースとｎウェルには消去信号ＥＲが入力されるように構成してある。
【００２２】
図２（ａ）乃至図２（ｄ）は図１に示す不揮発性メモリセルの各モードを示す回路図で、（ａ）は書込みモード、（ｂ）は読出しモード、（ｃ）は消去モード、（ｄ）は待機モードである。なお、図２に示す回路では、ＮＭＯＳトランジスタＴｒ２のドレイン側にＰＭＯＳトランジスタＴｒ６が接続されているが、これは読出しモードにおいて負荷素子として機能するものであり、負荷素子であればＰＭＯＳでなくともよい。。当該不揮発性メモリの記憶内容であるメモリ出力ＭＲｏｕｔはＰＭＯＳトランジスタＴｒ６のドレイン側から出力される。以下おいて、ＭＯＳトランジスタのゲートは８Ｖ程度の電圧が印加されるとトンネル電流が流れる７〜９ｎｍ厚みのゲート酸化膜上に形成されていると想定して、各モードについて具体的な値を用いて説明する。
【００２３】
図２（ａ）に示す書込みモードにおいては、制御ゲート信号ＣＧがプラスの所定電圧（本例では９Ｖ；以下同じ。）で、且つ消去信号ＥＲがプラスの所定電圧（本例では電源電圧ＶＤＤ（６Ｖ）；以下同じ。）となっている。また、読出し信号ＲＤは接地電位ＧＮＤであり、したがってＮＭＯＳトランジスタＴｒ２，Ｔｒ３はオフ状態となっている。
【００２４】
かかる状態で書込みデータ信号Ｗ−Ｄａｔａを入力すると、この書込みデータ信号Ｗ−Ｄａｔａの論理レベル（Ｈ状態（ＶＤＤ）、Ｌ状態（ＧＮＤ））に応じてＮＭＯＳトランジスタＴｒ１のゲート絶縁膜を介して流れるトンネル電流によりフローティングゲートＦＧに電子が注入される。すなわち、書込みデータ信号Ｗ−ＤａｔａがＬ状態のとき電子が注入されるが、Ｈ状態のときには電子は殆ど注入されない。かくして、Ｗ−Ｄａｔａの論理レベルに対応した電荷をフローティングゲートＦＧに記憶させることができる。
【００２５】
なお、本形態においては制御ゲート信号ＣＧの電圧（９Ｖ）＞消去信号ＥＲの電圧（ＶＤＤ）としたが、これに限るものではない。要は、フローティングゲートＦＧへの電子の注入がＰＭＯＳトランジスタＴｒ５を介して生起されるのを防止し得るような電位差を確保できれば良い。フローティングゲートＦＧに注入される電子は書込みデータ信号Ｗ−Ｄａｔａの状態にのみに一意に対応するものとする必要があるからである。したがって、制御ゲート信号ＣＧの電圧＝消去信号ＥＲの電圧でも勿論構わない。ただ、消去信号ＥＲの電圧を電源電圧ＶＤＤとすることで、消去信号ＥＲは電源電圧ＶＤＤ乃至接地電位ＧＮＤの何れかの切替により容易に形成することができ、その分周辺回路の構成を簡単にすることができる。
【００２６】
図２（ｂ）に示す読出しモードにおいては、電源電圧ＶＤＤとなっている読出し信号ＲＤの入力によりＮＭＯＳトランジスタＴｒ２，Ｔｒ３がオン状態となる。この結果、フローティングゲートＦＧの荷電状態によって変わるＮＭＯＳトランジスタＴｒ１の導通状態をメモリ出力ＭＲｏｕｔから検出することができる。制御ゲート信号ＣＧを接地しての読出しの場合、フローティングゲートＦＧに電子が注入されていてフローティングゲートＦＧが接地電位ＧＮＤより低い負の電圧となっている場合、ＮＭＯＳトランジスタＴｒ１はオフ状態であるのでメモリ出力ＭＲｏｕｔはＨ状態となり、フローティングゲートＦＧに電子が注入されておらずフローティングゲートＦＧの電圧が接地電位ＧＮＤより高い場合、ＮＭＯＳトランジスタＴｒ１はオン状態であるのでメモリ出力ＭＲｏｕｔはＬ状態を表す接地電位ＧＮＤの電圧信号となる。かくして、フローティングゲートＦＧにおける電子の有無に対応する２値の論理データを読出すことができる。
【００２７】
ＮＭＯＳトランジスタＴｒ１がオフ状態の時、読出しモードの間、Ｔｒ１のドレインにはほぼ電源電圧ＶＤＤがかかるため、負の電圧のフローティングゲートＦＧから電子を引抜く可能性がある。これを回避するためには、読出しモードにおいては電源電圧を２Ｖ以下まで引き下げるなどの方策を施せばよい。
【００２８】
なお、当該読出しモードにおいて書込みデータ信号Ｗ−Ｄａｔａはその供給が停止された状態、即ち読出しに影響を与えないよう遮断状態（ＯＰＥＮ）にしておく必要がある。書込みデータ信号Ｗ−ＤａｔａのＨ状態乃至Ｌ状態によりＮＭＯＳトランジスタＴｒ１を流れる電流が影響を受けるのを回避するためである。また、消去信号ＥＲは接地電位ＧＮＤにしておく。
【００２９】
図２（ｃ）に示す消去モードにおいては、消去信号ＥＲを所定のプラス電圧（本例では９Ｖ；以下同じ。）とする。一方、制御ゲート信号ＣＧは接地電位ＧＮＤのままにしておく。ここで、フローティングゲートＦＧの電圧は制御ゲート信号ＣＧの電圧に支配されるので、フローティングゲートＦＧの電圧は接地電位ＧＮＤの近傍に留まっている。この結果、ＰＭＯＳトランジスタＴｒ５のゲート絶縁膜を介してトンネル電流が流れ、フローティングゲートＦＧの電子がＰＭＯＳトランジスタＴｒ５を介して外部に逃げていく。すなわち、フローティングゲートＦＧの電子が消去され、フローティングゲートＦＧは所定のプラス電圧になる。かくして、フローティングゲートＦＧの電子は、消去前の電子の有無に関わらず一様に消去される。
【００３０】
なお、当該消去モードにおいて読出し信号ＲＤは接地電位ＧＮＤにしておく。また、本形態においては書込みデータ信号Ｗ−Ｄａｔａの供給を停止しておく。ただし、当該消去モードにおいて書込みデータ信号Ｗ−Ｄａｔａの供給を停止することは必須ではない。
【００３１】
図２（ｄ）に示す待機モードにおいては、読出し信号ＲＤ，制御ゲート信号ＣＧ，消去信号ＥＲを接地電位ＧＮＤとし、同時に書込みデータ信号Ｗ−Ｄａｔａの供給を停止した状態で次の動作モードに備えている。このモードにおいてフローティングゲートＦＧをゲートとするＭＭＯＳトランジスタＴｒ１、Ｔｒ４、Ｔｒ５に入力される電極は接地電位ＧＮＤとなっていて、これらのトランジスタのゲート酸化膜には外部からの電圧ストレスがかからない状態となっている。従って、フローティングゲートＦＧの電荷状態を長く保存することができる。
【００３２】
図３及び図４は、上述の如き不揮発性メモリセルに対する消去・書込み動作を説明するための各部に供給する信号の波形を示す波形図で、図３は書込みデータ信号Ｗ−ＤａｔａがＨ状態の場合、図４は書込みデータ信号Ｗ−ＤａｔａがＬ状態の場合である。また、以下の説明では、電源電圧ＶＤＤは消去・書込み動作の間６Ｖとする。
【００３３】
図３に示すように、消去モードにおいて、消去信号ＥＲが接地電位ＧＮＤから消去電圧ＶＥまで立上がると、ＰＭＯＳトランジスタＴｒ５のゲート絶縁膜を介して流れるトンネル電流によりフローティングゲートＦＧの電子が払い出される。この結果、フローティングゲートＦＧの電子が消去され、フローティングゲートＦＧは接地電位ＧＮＤよりも高いフローティング電圧ＶＦＨになる。ＶＦＨの電圧としては、ＮＭＯＳトランジスタＴｒ１を導通できる電圧であればよく、具体的には１Ｖから２Ｖの値がよい。
【００３４】
次に、書込みモードに移り、制御ゲート信号ＣＧが書込み電圧ＶＷ（９Ｖ）、消去信号ＥＲが電源電圧ＶＤＤ（＝６Ｖ）となった状態でフローティングゲートＦＧの電圧は制御ゲート信号ＣＧにフローティング電圧ＶＦＨが重畳した１０Ｖから１１Ｖの電圧となる。一方、Ｈ状態（６Ｖ）の書込みデータ信号Ｗ−ＤａｔａがＮＭＯＳトランジスタＴｒ１のソースに入力されているため、ＮＭＯＳトランジスタＴｒ１のゲート酸化膜にかかる電圧は４Ｖから５Ｖ程度である。この結果、このゲート酸化膜を流れるトンネル電流は殆どゼロであり、消去信号ＥＲ及び制御ゲート信号ＣＧが接地電位ＧＮＤになってもフローティングゲートＦＧの電圧はフローティング電圧ＶＦＨで書込み前と変わらない。なお、図３中に点線で示す書込みデータ信号Ｗ−Ｄａｔａは、データの供給が停止されている状態を表している（以下、同じ）。
【００３５】
一方、書込みデータ信号Ｗ−ＤａｔａがＬ状態の場合について図４に示す。図４に示すように、消去モードの動作は書込みデータ信号Ｗ−ＤａｔａがＨ状態の時と同じであるが、書込みモードでは図３とは異なった動作となる。制御ゲート信号ＣＧが書込み電圧ＶＷ（９Ｖ）、消去信号ＥＲが電源電圧ＶＤＤとなった状態でＬ状態（ＧＮＤ）の書込みデータ信号Ｗ−Ｄａｔａが入力されるとフローティングゲートＦＧの電圧は一旦１０Ｖから１１Ｖまで電圧まで上昇するが、書込みデータ信号Ｗ−Ｄａｔａが接地電位となっているためＮＭＯＳトランジスタＴｒ１のゲート絶縁膜には１０Ｖから１１Ｖの電圧が印加されるのでトンネル電流が流れる。これにより電子が注入されたフローティングゲートＦＧの電圧は８Ｖ程度まで下降する。従って、消去信号ＥＲ及び制御ゲート信号ＣＧが接地電位ＧＮＤに戻った時には、フローティングゲートＦＧの電圧は接地電位ＧＮＤよりも低い電圧ＶＦＬになる。
【００３６】
＜第２の実施の形態＞
図５は本発明の第２の実施の形態に係る不揮発性メモリセルを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセルは、図１に示す不揮発性メモリセルに、書込みデータ信号Ｗ−Ｄａｔａの開閉ゲートとして機能するＮＭＯＳトランジスタＴｒ７を追加したものである。
【００３７】
第１の実施の形態に係る不揮発性メモリセルにおいて、記憶したデータの読出し時にはＮＭＯＳトランジスタＴｒ１のソース側への書込みデータ信号Ｗ−Ｄａｔａの入力を遮断してやる必要があった。そのため、本実施の形態では第１の実施の形態に係る不揮発性メモリセルにＮＭＯＳトランジスタＴｒ７が追加された構成となっている。従って、不揮発性メモリセルとしての基本動作は第１の実施の形態と変わらない。
【００３８】
本形態においてはＮＭＯＳトランジスタＴｒ７のゲートに書込み信号ＷＲを入力して書込みモード以外の時にはデータ信号Ｗ−Ｄａｔａの入力を遮断するようにしている。ＮＭＯＳトランジスタＴｒ７のゲートには書込み信号ＷＲを入力するのが基本であるが、書込み信号ＷＲの代わりとして、例えばＷＲ信号に同期しているＣＧ信号を使っても良い。また、反転読出し信号ＲＤＺを利用することもできる。この場合には、読出しモード以外ではＮＭＯＳトランジスタＴｒ７がオン状態となって書込みデータ信号Ｗ−Ｄａｔａが入力されることになる。調整用のメモリセルは殆どの時間は待機モードで使用されるため、待機モードの時に書込みデータ信号Ｗ−ＤａｔａがフローティングゲートＦＧの電荷に与える影響（以下、これをディスターブと呼ぶ）に注意する必要がある。本発明の不揮発性メモリセルにおいては、このディスターブが大きい場合は、書込みデータ信号Ｗ−ＤａｔａがＨ状態で、フローティングゲートＦＧに電子が蓄積していて負の電圧になっている時である。このディスターブを回避する方法の一つはフローティングゲートＦＧから電子が引き出されることのないトランジスタ構造を採用することであり、他の方法は書込みデータ信号Ｗ−ＤａｔａがＨ状態の時にはフローティングゲートＦＧが正に帯電するような回路構成を採ることである。これについては後述する第４の実施の形態で具体的に述べる。
【００３９】
なお、本形態におけるＰＭＯＳトランジスタＴｒ７の代わりにＰＭＯＳトランジスタＴｒを用いることも勿論可能である。
【００４０】
＜第３の実施の形態＞
図６は本発明の第３の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、第１及び第２の実施の形態で説明した不揮発性メモリセルとデータラッチ回路であるＤフリップフロップ回路ＦＦとを組み合わせたものである。さらに詳言すると、Ｄフリップフロップ回路ＦＦはアンドゲート１におけるアンド論理の成立によりセットされるとともに、ノアゲート２によるノア論理の成立によりリセットされる。ここで、アンドゲート１の一方の入力端子には読出し信号ＲＤが、他方の入力端子にはメモリ出力ＭＲoutがそれぞれ供給される。また、ノアゲート２の一方の入力端子には反転読出し信号ＲＤＺが、他方の入力端子にはメモリ出力ＭＲoutがそれぞれ供給される。
【００４１】
かかる不揮発性メモリセル内蔵データラッチにおいては、図７の波形図に示すように、Ｈ状態乃至Ｌ状態からなる２値信号であるデータ信号Ｄａｔａがクロック信号ＣＫによりＤフリップフロップ回路ＦＦに書込まれる。この結果、クロック信号ＣＫの立上がり時にデータ信号ＤａｔａがＨ状態であればＤフリップフロップ回路ＦＦの出力ＱはＨ状態となりこの状態が維持される。
【００４２】
かかるＤフリップフロップ回路ＦＦの記憶内容は、図３又は図４に示す態様で不揮発性メモリに記憶される。すなわち、本形態ではＤフリップフロップ回路ＦＦの出力Ｑの反転出力ＱＺをデータ書込み信号Ｗ−Ｄａｔａとしているので、データ信号ＤａｔａがＬ状態のとき出力ＱがＬ状態（反転出力ＱＺがＨ状態）となる。これは、データ書込み信号Ｗ−ＤａｔａがＨ状態である図３に示す場合に相当する。したがって、フローティングゲートＦＧには電子は注入されない。
【００４３】
なお、本形態においては書込み信号ＷＲとして制御データ信号ＣＧを利用している。したがって、ＮＭＯＳトランジスタＴｒ７は書込みモードでオン状態となり、この結果書込みモードにおいて書込みデータ信号Ｗ−Ｄａｔａを不揮発性メモリに入力させることができる。
【００４４】
一方、データ信号ＤａｔａがＨ状態のとき出力ＱがＨ状態（反転出力ＱＺがＬ状態）となる。これは、データ書込み信号Ｗ−ＤａｔａがＬ状態である図４に示す場合に相当する。したがって、フローティングゲートＦＧに電子が注入される。
【００４５】
かくして、Ｄフリップフロップ回路ＦＦの記憶内容が一対一に対応したフローティングゲートＦＧにおける電子の有無として不揮発性メモリに記憶される。
【００４６】
本形態に係る不揮発性メモリセル内蔵データラッチの電源をオフすることによりＤフリップフロップ回路ＦＦの所定の記憶内容は消失するが、その記憶内容は不揮発性メモリに残されている。したがって、当該不揮発性メモリセル内蔵データラッチの電源を再投入した後、読出し信号ＲＤを「Ｈ」とすることにより不揮発性メモリの記憶内容をＤフリップフロップ回路ＦＦに読出すことができる。
【００４７】
さらに詳言すると、フローティングゲートＦＧに電子が蓄積されて負に帯電しており、この結果ＮＭＯＳトランジスタＴｒ１がオフ状態となっている場合にはメモリ出力ＭＲoutが「Ｈ」となリ、アンドゲート１におけるアンド論理が成立する。この結果、このアンドゲート１の出力でＤフリップフロップ回路ＦＦがセットされてその記憶内容及び出力Ｑが「Ｈ」となる。
【００４８】
一方、フローティングゲートＦＧに電子が蓄積されておらず正に帯電しており、この結果ＮＭＯＳトランジスタＴｒ１がオン状態となった場合にはメモリ出力ＭＲoutが「Ｌ」となリ、ノアゲート２におけるノア論理が成立するので、このノアゲート２の出力でＤフリップフロップ回路ＦＦがリセットされてその記憶内容及び出力Ｑが「Ｌ」となる。
【００４９】
かくして、最初にＤフリップフロップ回路ＦＦに記憶させた記憶内容は、不揮発性メモリに並行して記憶させておくことができ、電源を一旦オフにしても、その後電源の再投入に伴い不揮発性メモリの記憶内容に基づいて元の記憶内容がＤフリップフロップ回路ＦＦに読出されて再生される。Ｄフリップフロップ回路ＦＦの出力が集積回路の調整データとして使用される。
【００５０】
本形態に係る不揮発性メモリセル内蔵データラッチによれば、不揮発性メモリの記憶内容を適宜書換えることもできる。具体的には、先ずＤ端子より不揮発性メモリに記憶させたいデータをクロック信号ＣＫを用いてＤフリップフロップ回路ＦＦに書込む。かかる状態で、先ず消去動作（図２（ｃ）参照）により、不揮発性メモリの記憶内容を消去する。次にＤフリップフロップ回路ＦＦに書込まれているデータを上述と同様の動作で不揮発性メモリに転記して記憶させる。
【００５１】
ＭＯＳトランジスタのゲートが７ｎｍから８ｎｍ厚みのゲート酸化膜上に形成されている場合、実際の電源電圧ＶＤＤとしては、消去及び書込みモード時は６Ｖ〜７Ｖ、読出しモード時は２Ｖ以下、待機モード時（集積回路の動作時）は２Ｖから４Ｖが好適である。この場合、書込み及び消去に使うＶＷ（９Ｖ）とＶＥ（９Ｖ）は、集積回路に内蔵した昇圧回路で発生させることになる。また、読出しモード時においては、集積回路全体の電源電圧ＶＤＤは待機モード時の電圧にしておき、不揮発性メモリセル内蔵データラッチの電源ラインの電圧のみを下げるようにしてもよい。
【００５２】
＜第４の実施の形態＞
図８は本発明の第４の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、図６に示す第３の実施の形態に係る不揮発性メモリセル内蔵データラッチにおける書込み信号ＷＲとして第３の実施の形態の制御データ信号ＣＧの代わりに反転読出し信号ＲＤＺを利用したものである。この場合、ＮＭＯＳトランジスタＴｒ７は読出しモード以外でオン状態となる。この結果、書込みモードにおいて書込みデータ信号Ｗ−Ｄａｔａを不揮発性メモリに入力させることができる。その他の作用効果は、図６に示す第３の実施の形態と全く同様である。
【００５３】
本形態の不揮発性メモリセル内蔵データラッチは、前述したディスターブの問題を回避できる回路構成の例になっている。調整用として使われる不揮発性メモリセル内蔵データラッチは、通常、電源投入後に読出しモードとなり、その後待機状態となる使われ方をする。従って、本形態においては、フローティングゲートＦＧが正に帯電している場合、電源投入後の読出しモードによりデータラッチの出力Ｑは常に「Ｌ」となる。即ちデータラッチの出力ＱＺは「Ｈ」となり、フローティングゲートＦＧが負に帯電していないため、ディスターブの問題は回避される。
【００５４】
＜第５の実施の形態＞
図９は本発明の第５の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、図６に示す第３の実施の形態に係る不揮発性メモリセル内蔵データラッチにおける書込みデータ信号Ｗ−ＤａｔａをＤフリップフロップ回路ＦＦの出力Ｑとしたものである。
【００５５】
本形態においては第３の実施の形態の場合のデータ信号Ｄａｔａを反転したデータが書込みデータ信号Ｗ−Ｄａｔａとして不揮発性メモリに記憶される。その他の作用効果は、図６に示す第３の実施の形態と全く同様である。
【００５６】
＜他の実施の形態＞
上記実施の形態では、ＰＭＯＳトランジスタＴｒ５を設けて記憶内容の消去も行える、すなわち記憶内容の書換えも行えるようにしたが、消去用のＰＭＯＳトランジスタＴｒ５は必ずしも設ける必要はない。消去用のＰＭＯＳトランジスタＴｒ５を設けない場合、記憶内容の書換えはできないが、いわゆるＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  ＰＲＯＭ）としては有効に機能させることができる。
【００５７】
また、データ書込み信号Ｗ−ＤａｔａはＮＭＯＳトランジスタＴｒ１のソース側のみならず、ドレン側に入力しても良い。
【００５８】
さらに、制御用として機能させるＰＭＯＳトランジスタＴｒ４のドレイン及び消去用として機能させるＰＭＯＳトランジスタＴｒ５のドレインは必ずしも必要ではない。これらは電位的に浮かせておいても構わないからである。ここで、ドレイン領域の代わりにソース領域をなくした構造としても構造としても勿論、構わない。
【産業上の利用可能性】
【００５９】
本発明は電子部品を製造・販売する産業において有効に利用し得る。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係る不揮発性メモリセルを示す回路図である。
【図２】図１に示す不揮発性メモリセルの各モードを示す回路図で、（ａ）は書込みモード、（ｂ）は読出しモード、（ｃ）は消去モード、（ｄ）は待機モードである。
【図３】図２に示す不揮発性メモリセルの動作を説明するための各部に供給する信号の波形を示す波形図で、書込みデータ信号Ｗ−ＤａｔａがＨ状態の場合である。
【図４】図２に示す不揮発性メモリセルの動作を説明するための各部に供給する信号の波形を示す波形図で、書込みデータ信号Ｗ−ＤａｔａがＬ状態の場合である。
【図５】本発明の第２の実施の形態に係る不揮発性メモリセルを示す回路図である。
【図６】本発明の第３の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。
【図７】図６の各部の波形を示す波形図である。
【図８】本発明の第４の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。
【図９】本発明の第５の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。
【図１０】従来技術に係る不揮発メモリ用素子の一例を示す構造図である。
【符号の説明】
【００６１】
Ｔｒ１〜Ｔｒ３，Ｔｒ７              ＮＭＯＳトランジスタ
Ｔｒ４〜Ｔｒ６                      ＰＭＯＳトランジスタ
ＣＧ                                制御ゲート信号
ＦＧ                                フローティングゲート
ＥＲ                                消去信号
ＲＤ                                読出し信号
Ｗ−Ｄａｔａ                        書込みデータ信号
ＭＲｏｕｔ                          メモリ出力
ＦＦ                                Ｄフリップフロップ回路
【図１】
0005266443.tif 000002
【図２】
0005266443.tif 000003
【図３】
0005266443.tif 000004
【図４】
0005266443.tif 000005
【図５】
0005266443.tif 000006
【図６】
0005266443.tif 000007
【図７】
0005266443.tif 000008
【図８】
0005266443.tif 000009
【図９】
0005266443.tif 000010
【図１０】
0005266443.tif 000011