(57)【特許請求の範囲】
【請求項１】
ＧａＮ系またはＩｎＰ系化合物半導体からなる半導体層の上に屈折率が２．２以上の第１窒化シリコン膜を形成する工程と、
前記第１窒化シリコン膜より屈折率の低い第２窒化シリコン膜を前記第１窒化シリコン膜上に形成する工程と、
前記第１および第２窒化シリコン膜に覆われない前記半導体層に接触するソース電極およびドレイン電極を形成する工程と、
前記第１窒化シリコン膜および前記第２窒化シリコン膜が形成された状態で前記ソース電極および前記ドレイン電極を熱処理する工程と、
前記熱処理する工程の後に、前記ソース電極と前記ドレイン電極との間の前記半導体層上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１窒化シリコン膜の膜厚は１０〜２０ｎｍであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１窒化シリコン膜の屈折率は、２．６以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記熱処理は、前記第１窒化シリコン膜の形成温度より５０℃以上高いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２窒化シリコン膜の屈折率は１．9以上２．１以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２窒化シリコン膜の膜厚は１０〜１００ｎｍであることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＧａＮ系またはＩｎＰ系半導体層上に窒化シリコン膜を形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系半導体またはＩｎＰ系化合物半導体層を用いた半導体装置、例えばＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、携帯電話基地局用増幅器などの高周波数かつ高出力で動作する高周波高出力増幅用素子として注目されている。
【０００３】
特許文献１には、ソース電極とゲート電極との間、およびドレイン電極とゲート電極との間のＧａＮ系半導体層上にシリコンの窒化に対する珪素の組成比が０．８５〜３．０の窒化シリコン膜（屈折率が２．２以上の窒化シリコン膜に相当する。以下、シリコンリッチ窒化シリコン膜ともいう）を形成する技術が開示されている。
【０００４】
特許文献１の技術によれば、シリコンリッチ窒化シリコン膜中の過剰なシリコンは、ＧａＮ系半導体層と窒化シリコン膜界面のガリウム酸化物中の酸素と反応し、ＧａＮ系半導体層と窒化シリコン膜界面のガリウム酸化物を削減させる。これにより、高ドレイン電圧を印加した際に生じるコラプス現象を抑制することができる。
【特許文献１】特開２００６−２７８８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、シリコンリッチ窒化シリコン膜をＧａＮ系またはＩｎＰ系半導体層上に形成したＦＥＴにおいては、シリコンリッチ窒化シリコン膜に起因し不安定な現象が生じることがわかった。例えば、ＧａＮ系半導体層を有するＦＥＴにおいて、ドレイン電流の高温通電を行うと出力電力が減少する（この現象をパワースランプという）ことがわかった。
【０００６】
このように、ＧａＮ系またはＩｎＰ系半導体層上にシリコンリッチ窒化シリコン膜を形成することにより、半導体層と窒化シリコン膜との界面に生成されるガリウム酸化物等の不要な化合物を抑制し、コラプス現象のような不安定現象を抑制することができる。しかしながら、パワースランプのように、さらなる不安定現象が生じてしまう。
【０００７】
本発明は、上記課題に鑑みなされたものであり、屈折率が２．２以上の窒化シリコン膜をＧａＮ系またはＩｎＰ系半導体層上に形成したＦＥＴにおいて、窒化シリコン膜に起因する不安定な現象の発生を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、ＧａＮ系またはＩｎＰ系化合物半導体からなる半導体層の上に屈折率が２．２以上の第１窒化シリコン膜を形成する工程と、前記第１窒化シリコン膜より屈折率の低い第２窒化シリコン膜を前記第１窒化シリコン膜上に形成する工程と、前記第１および第２窒化シリコン膜に覆われない前記半導体層に接触するソース電極およびドレイン電極を形成する工程と、前記第１窒化シリコン膜および前記第２窒化シリコン膜が形成された状態で前記ソース電極および前記ドレイン電極を熱処理する工程と、前記熱処理する工程の後に、前記ソース電極と前記ドレイン電極との間の前記半導体層上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、第１窒化シリコン膜の屈折率が２．２以上であるため、半導体層と第１窒化シリコン膜との界面の酸素等の不純物元素を削減させることができる。一方、第２窒化シリコン膜は、屈折率が第１窒化シリコン膜に比べ小さいため、電荷が捕獲されにくい。これにより、半導体層の電荷が第２窒化シリコン膜に捕獲されることを抑制し、窒化シリコン膜に起因する不安定な現象の発生を抑制することができる。
【００１０】
上記構成において、前記第１窒化シリコン膜の膜厚は１０〜２０ｎｍである構成とすることができる。この構成によれば、半導体層と第１窒化シリコン膜との界面の不純物元素を削減させかつ半導体層内の電荷の第１窒化シリコン膜への捕獲を抑制することができる。
【００１１】
上記構成において、前記第１窒化シリコン膜の屈折率は、２．６以下である構成とすることができる。この構成によれば、第１窒化シリコン膜に起因したリーク電流を抑制することができる。
【００１２】
上記構成において、前記熱処理は、前記第１窒化シリコン膜の形成温度より５０℃以上高い構成とすることができる。この構成によれば、窒化シリコン膜に起因する不安定な現象の発生をより抑制することができる。
【００１３】
上記構成において、前記第２窒化シリコン膜の屈折率は１．９以上２．１以下である構成とすることができる。この構成によれば、窒化シリコン膜に起因する不安定な現象の発生をより抑制することができる。
【００１４】
上記構成において、前記第２窒化シリコン膜の膜厚は１０〜１００ｎｍである構成とすることができる。
【００１５】
上記構成において、前記ゲート電極を形成する工程は、前記絶縁膜上に前記ゲート電極を形成する工程である構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、第１窒化シリコン膜の屈折率が２．２以上であるため、半導体層と第１窒化シリコン膜との界面の酸素等の不純物元素を削減させることができる。一方、第２窒化シリコン膜は、屈折率が第１窒化シリコン膜に比べ小さいため、電荷が捕獲されにくい。これにより、半導体層の電荷が第２窒化シリコン膜に捕獲されることを抑制し、窒化シリコン膜に起因する不安定な現象の発生を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
まず、発明者が本発明に至った実験について説明する。窒化シリコン膜中のシリコンの窒素に対する原子組成比（Ｓｉ／Ｎ）は、特許文献１の図３のように窒化シリコン膜を成膜直後の屈折率と相関がある。Ｓｉ／Ｎが０．８５とは、屈折率２．１〜２．２に相当する。
【００１８】
図１は、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用い成膜した屈折率が２．０の窒化シリコン膜におけるＦＴ−ＩＲ（Fourier Transform Infrared Spectrometer：フーリエ変換赤外分光法）分析結果である。横軸は波数、縦軸は任意スケースの信号強度を示している。窒化シリコン膜の成長温度は約３００℃である。図１を参照に、Ｎ−Ｈは窒素と水素との結合による信号、Ｓｉ−Ｈはシリコンと水素との結合による信号、Ｓｉ−Ｎはシリコンと窒化との結合による信号である。このように、窒化シリコン膜中には水素が存在し、シリコンと窒素との結合だけでなく水素とシリコン、水素と窒素の結合が存在する。Ｓｉ／Ｎが大きくなると（つまり屈折率が大きくなると）シリコンと水素との結合が多くなる。
【００１９】
図２は、屈折率２．３５の窒化シリコン膜のＳｉ−Ｈ信号付近を拡大した図であり、窒化シリコン膜の成膜直後（ａｓ  ｄｅｐｏ）および５００℃で熱処理後の信号を示している。図２を参照に、シリコンと水素の結合は熱処理により減少している。これは、シリコンと水素との結合が切れ水素が窒化シリコン膜から脱離していることを示している。
【００２０】
図３は、屈折率が２．３５の窒化シリコン膜を昇温した際の水素の脱離量をＴＤＳ（Thermal Desorption Spectroscopy：昇温脱離ガス分析）法を用い調査した結果である。横軸は温度、縦軸は水素のイオン電流であり、窒化シリコン膜からの水素の脱離量に相当する量である。図３を参照に、窒化シリコン膜の温度が３５０℃（つまり窒化シリコン膜の成膜温度より５０℃高い温度）を越えると水素の脱離が始まり、５００℃以上では水素が急激に脱離する。６００℃を越えると水素の脱離量は飽和する。このように、シリコンリッチ窒化シリコン膜においては、熱処理により水素が脱離することがわかった。
【００２１】
上記実験結果を踏まえ、発明者は、パワースランプ等の不安定現象の原因は、水素が脱離することにより生じるＳｉの未結合手にＧａＮ系半導体層中の電子が捕獲されるために起こるものと推定した。水素の脱離の原因は、ソース電極およびドレイン電極形成後の熱処理が考えられる。
【００２２】
図４は、本発明の原理を説明するための図であり、ＦＥＴの製造工程を示す断面図である。図４を参照に、ＧａＮ系またはＩｎＰ系半導体層１１上にソース電極１６およびドレイン電極１８が形成されている。ソース電極１６およびドレイン電極１８間の半導体層１１上にシリコンリッチ窒化シリコン膜１２および絶縁膜１５が形成されている。この状態で熱処理を行う。シリコンリッチ窒化シリコン膜１２は屈折率が２．２以上の膜であり、半導体層１１と窒化シリコン膜１２との界面の酸素等の不純物元素と反応するのに十分な厚さの範囲で薄く形成する。これにより、半導体層１１と窒化シリコン膜１２との界面の不純物元素を削減しコラプス現象等の不安定現象を抑制することができる。一方、絶縁膜１５は、水素が脱離しにくい屈折率が小さい窒化シリコン膜とする。または、電子等の電荷が捕獲されにくい絶縁膜とする。これにより、半導体層１１の電子等の電荷が絶縁膜１５に捕獲されることを抑制しパワースランプ等の電荷が絶縁膜１５中の捕獲されることに起因した不安定現象を抑制することができる。
【００２３】
以下、本発明の実施例について説明する。
【実施例１】
【００２４】
実施例１は、絶縁膜として、屈折率の小さな窒化シリコン膜を用いた例である。図５（ａ）から図７（ｃ）は、実施例１の半導体装置の製造方法を示す図である。図５（ａ）を参照に、ＳｉＣ、Ｓｉまたはサファイアからなる基板１０上にＧａＮ走行層５２、ＡｌＧａＮ電子供給層５４およびＧａＮキャップ層５６（ＧａＮ系半導体層）を例えばＭＯＣＶＤ（Metal Organic CVD）法を用い形成する。ＧａＮ走行層５２、ＡｌＧａＮ電子供給層５４およびＧａＮキャップ層５６はエピタキシャル層５８を構成する。図５（ｂ）を参照に、ＰＥＣＶＤ法を用いＧａＮキャップ層５６上に屈折率が２．３５で膜厚が１０ｎｍの第１窒化シリコン膜１２を約３００℃の成膜温度で形成する。図５（ｃ）を参照に、第１窒化シリコン膜１２上にＰＥＣＶＤ法を用い屈折率が２．０で膜厚が１０ｎｍの第２窒化シリコン膜１４を約３００℃の成膜温度で形成する。図５（ｄ）を参照に、第２窒化シリコン膜１４上にフォトレジスト３０を形成し、露光法およびエッチング法を用いソース電極およびドレイン電極が形成される領域のＧａＮキャップ層５６を露出させる。
【００２５】
図６（ａ）を参照に、エピタキシャル層５８側から順にＴａとＡｌを蒸着することにより、ＧａＮキャップ層５６を露出させた領域にソース電極１６およびドレイン電極１８を形成する。フォトレジスト３０上にもＴａとＡｌの蒸着物１７が形成される。図６（ｂ）を参照に、リフトオフ後、第１窒化シリコン膜１２および第２窒化シリコン膜１４が形成された状態でソース電極１６およびドレイン電極１８を５６５℃で熱処理する。これにより、ソース電極１６およびドレイン電極１８とＧａＮキャップ層５６とがオーミック接触される。図６（ｃ）を参照し、ソース電極１６、ドレイン電極１８および第２窒化シリコン膜１４上に屈折率が２．０、膜厚が４０ｎｍの第３窒化シリコン膜２０をＰＥＣＶＤ法を用い約３００℃の成膜温度で形成する。第３窒化シリコン膜２０はソース電極１６またはドレイン電極１８と第２窒化シリコン膜１４との間の隙間等を保護するための保護膜である。
【００２６】
図７（ａ）を参照に、下層３２および上層３４からなる２層フォトレジスト３６を形成する。エピタキシャル層５８側から順にＮｉおよびＡｕを蒸着する。フォトレジスト３４上にもＮｉとＡｕの蒸着物２３が形成される。これにより、ソース電極１６とドレイン電極１８との間のＧａＮキャップ層５６上にゲート電極２２が形成される。図７（ｂ）を参照に、リフトオフする。図７（ｃ）を参照に、膜厚が４００ｎｍの窒化シリコン膜４０をＰＥＣＶＤ法を用い成膜する。次に窒化シリコン膜４０上にフォトレジスト（不図示）を形成し、ソース電極１６およびドレイン電極１８の表面をそれぞれ露出させる。ソース電極１６およびドレイン電極１８上に蒸着法を用いＴｉＷを、メッキ法を用いＡｕを順に形成する。最後にフォトレジストをリフトオフする。ＴｉＷおよびＡｕより配線層４２が形成される。以上により、実施例１のＦＥＴが完成する。
【００２７】
図８は、比較例と実施例１のＦＥＴを用い通電試験を行った結果を示す図である。この比較例は、第１窒化シリコン膜１２のみを成膜したＦＥＴである。比較例の作製方法は、以下の通りである。図５（ｂ）において、屈折率が２．３５、膜厚が約５０ｎｍの第１窒化シリコン膜１２を成膜し、図５（ｃ）の第２窒化シリコン膜１４を形成せずに、図５（ｄ）から図７（ｃ）を行った。その他の製造工程は実施例１の図５（ａ）から図７（ｃ）と同じである。
【００２８】
比較例と実施例１とのＦＥＴのゲート長およびゲート幅はそれぞれ０．６μｍおよび２．２５ｍｍである。通電条件は、チャネル温度が２５０℃、ドレイン電圧が５０Ｖ、ドレイン電流が１００ｍＡである。図８の横軸は通電時間を示し、縦軸は通電開始前からの飽和パワーの変化量ΔＰｓａｔを示している。飽和パワーの測定は、通電を止め温度を室温に戻し高周波の出力パワーを測定している。
【００２９】
図８を参照に、比較例では、高温通電により飽和パワーが小さくなりパワースランプが観測される。一方、実施例１においては、高温通電を行っても飽和パワーの変動はほとんどない。以上のように、実施例１においては、比較例に対しパワースランプを抑制させることができる。
【００３０】
図９は第１窒化シリコン膜１４の屈折率が１．８から２．６の範囲で試作したＦＥＴの高温通電試験の結果を示す図である。高温通電試験の方法は図８と同じである。図９のＦＥＴの作製方法は、以下の通りである。図５（ｃ）において、第２窒化シリコン膜１４として屈折率を１．８、１．９、２．０、２．１、２．１５、２．２５、２．３５および２．６とし、その他の製造工程は実施例１の図５（ａ）から図７（ｃ）と同じとしＦＥＴを試作した。
【００３１】
図９を参照に、第２窒化シリコン膜１４の屈折率が大きいと通電に伴いΔＰｓａｔが大きく減少する。一方、第２窒化シリコン膜１４の屈折率が小さいとパワースランプは小さい。図９より、第２窒化シリコン膜１４の屈折率が１．９〜２．１のとき飽和パワーの変動ΔＰｓａｔが許容範囲となる。
【００３２】
第２窒化シリコン膜１４の屈折率が大きいとパワースランプが発生する原因としては、以下のことが考えられる。前述のように屈折率が大きい第１窒化シリコン膜１２および第２窒化シリコン膜１４内の水素はソース電極１６およびドレイン電極１８のオーミック接触を得るための５６５℃の熱処理（図６（ｂ）参照）により脱離する。これにより、第１窒化シリコン膜１２および第２窒化シリコン膜１４内にはシリコンの未結合手が多く形成される。高温のドレイン通電により、ＦＥＴの半導体内の電荷が第１窒化シリコン膜１２および第２窒化シリコン膜１４内のシリコンの未結合手に捕獲される。よって、パワースランプが発生すると考えられる。
【００３３】
一方、第２窒化シリコン膜１４の屈折率が小さいとパワースランプが抑制されるのは、以下のためと考えられる。第２窒化シリコン膜１４の屈折率が小さいと水素は窒素との結合が強固なため、窒素と結合した水素は高温でも脱離しにくい。よって、第２窒化シリコン膜１４内の水素はソース電極１６およびドレイン電極１８の熱処理によっても脱離されない。これにより、高温のドレイン通電によっても電荷は第２窒化シリコン膜１４に捕獲されず、パワースランプの発生が抑制される。
【００３４】
特許文献１より、コラスプ現象を抑制するためには、第１窒化シリコン膜１２の屈折率は２．２以上が求められる。また、パワースランプを抑制させるためには、第２窒化シリコン膜１４の屈折率は第１窒化シリコン膜１２の屈折率より小さいことが求められる。以上により、コラプス現象を抑制しかつパワースランプを抑制することができる。
【００３５】
第１窒化シリコン膜１２の屈折率が２．６以上では、窒化シリコン膜は非晶質シリコンとなり、ゲート電極２２とドレイン電流１８間のリーク電流が増大してしまう。よって、第１窒化シリコン膜１２の屈折率は、２．６以下であることが好ましい。第１窒化シリコン膜１２の屈折率の範囲として好ましくは２．２〜２．５であり、より好ましくは２．３〜２．４である。
【００３６】
図１０（ａ）は、ＧａＮ層上に屈折率が２．２の窒化シリコン膜をＰＥＣＶＤ法を用い形成したサンプルの熱処理前の深さに対するＳｉ、Ｎ、ＧａおよびＯの各原子比のプロファイルを示した図である。図１０（ｂ）は、図１０（ａ）と同様のサンプルについて５６５℃の熱処理後の深さに対する原子比のプロファイルを示した図である。図１０（ａ）および図１０（ｂ）において、深さが０の位置がＧａＮとＳｉＮの界面を示している。深さが正の領域はＳｉＮ内を深さが負の領域はＧａＮ内を示している。これらの分析は、サンプルをエッチングしながらＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）法を用いている。
【００３７】
図１０（ａ）および図１０（ｂ）を参照に、熱処理によりＧａＮ層内のＯ（酸素）が窒化シリコン膜に吸い上げられている。これにより、ＧａＮ層の窒化シリコン膜との界面の酸素が減少している。熱処理後は、酸素は窒化シリコン膜内の界面から約２０ｎｍ付近まで検出されている。つまり、窒化シリコン膜の膜厚が約２０ｎｍあれば、酸素を吸い上げる効果を十分発揮することができる。
【００３８】
図１１（ａ）および図１１（ｂ）は、ＧａＮ層上に屈折率が２．６の窒化シリコン膜をＰＥＣＶＤ法を用い形成した直後および５６５℃の熱処理後のサンプルの深さに対する原子比のプロファイルを示した図である。図１１（ａ）および図１１（ｂ）を参照に、熱処理によりＧａＮ層内のＯ（酸素）が窒化シリコン膜に吸い上げられている。熱処理後は、酸素は窒化シリコン膜内の界面から約１０ｎｍ付近まで検出されている。つまり、窒化シリコン膜の膜厚が約１０ｎｍあれば、酸素を吸い上げる効果を十分発揮することができる。
【００３９】
図１０（ｂ）より、半導体層と第１窒化シリコン膜１２との界面の酸化物等を抑制するためには、第１窒化シリコン膜１２の膜厚は、１０ｎｍ以上あれば、その効果を発揮できる。一方、半導体層内の電荷の第１窒化シリコン膜１２中のシリコン未結合手への捕獲を抑制するためには第１窒化シリコン膜１２の膜厚は薄いことが好ましい。図１１（ｂ）より第１窒化シリコン膜１２の膜厚が２０ｎｍより厚くとも酸素を吸い上げる効果は増大しない。つまり、第１窒化シリコン膜１２の膜厚は２０ｎｍ以下であることが好ましい。このように、第１窒化シリコン膜１２の屈折率が２．２以上かつ２．６以下の範囲では、膜厚は１０ｎｍ以上かつ２０ｎｍ以下の範囲であることが好ましい。
【００４０】
飽和パワーの高温通電による変動の許容範囲は一般に±０．５ｄＢである。よって、図９より、第２窒化シリコン膜１４の屈折率は１．９以上２．１以下が好ましい。また、第２窒化シリコン膜１４の膜厚は水素の脱離を防止する観点から１０ｎｍ以上が好ましく、微細なゲート電極加工を行う観点から１００ｎｍ以下であることが好ましい。
【００４１】
図３より、窒化シリコン膜内の水素が脱離するのは、窒化シリコン膜の成膜温度より５０℃以上高い熱処理によってである。よって、図６（ｂ）の熱処理が、第１窒化シリコン膜１２の形成温度より５０℃以上高い場合パワースランプが生じやすく、第２窒化シリコン膜１４を用いることが有効である。また、図６（ｂ）のオーミック接触形成のための熱処理が５００℃以上の場合、窒化シリコン膜内の水素が脱離しやすく、５５０℃以上の場合、水素はさらに離脱しやすい。よって、熱処理温度が５００℃以上の場合、好ましくは５５０℃以上の場合、第２窒化シリコン膜１４を用いることが有効である。
【００４２】
なお、第１窒化シリコン膜１２および第２窒化シリコン膜１４の成膜条件は、例えば、成長温度が約３００℃、ＳｉＨ４流量が４〜１５ｓｃｃｍ、ＮＨ３流量が０〜８ｓｃｃｍ、Ｎ２流量が２０〜７００ｓｃｃｍ、Ｈｅ流量が０〜８００ｓｃｃｍ、高周波パワーが０．０４〜０．２４Ｗ／ｃｍ２とすることができる。
【実施例２】
【００４３】
実施例２は第１窒化シリコン膜上に形成される絶縁膜が窒化シリコン膜以外の例である。図１２（ａ）から図１２（ｅ）は、実施例２の半導体装置の製造方法を示す図である。図１２（ａ）を参照に、実施例１の図５（ｃ）の後に、第１窒化シリコン膜１２上に絶縁膜１５を形成する。絶縁膜１５は、酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ストロンチウム、酸化ハフニウム、窒化アルミニウム、酸化ランタン、酸化イットリウムおよび酸化ジルコニウムのいずれかからなる。図１２（ｂ）を参照に、実施例１の図６（ｂ）と同様に、ソース電極１６およびドレイン電極１８を形成する。図１２（ｃ）を参照に、ソース電極１６、ドレイン電極１８および絶縁膜１５上のゲート電極形成領域に開口部を有するフォトレジスト３８を形成する。ゲート電極２２を蒸着する。フォトレジスト３８上にも蒸着物２３が形成される。図１２（ｄ）を参照に、リストオフする。図１２（ｅ）を参照に、実施例１の図７（ｃ）と同様に、窒化シリコン膜４０および配線層４２を形成する。以上により実施例２のＦＥＴが完成する。
【００４４】
実施例２によれば、実施例１の第２窒化シリコン膜１４の代わりに前述の絶縁膜１５を用いている。これらの絶縁膜１５は、窒化シリコン膜に比べ電荷が捕獲されにくい膜である。よって、パワースランプを抑制することができる。
【００４５】
また、ゲート電極２２を絶縁膜１５上に形成し、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴとしてもよい。すなわち、図１０（ｃ）のゲート電極２２を形成する工程は、絶縁膜１５上にゲート電極２２を形成する工程とすることができる。特に、絶縁膜１５のエッチングが難しい場合、ゲート電極２２を絶縁膜１５上に形成することが好ましい。ゲート絶縁膜としては絶縁膜１５以外の膜を含んでいてもよい。
【００４６】
実施例１および実施例２において、ＧａＮ系半導体層を有するＦＥＴを例に説明した。第１窒化シリコン膜１２が形成される半導体層は、ＡｌＧａＮ電子供給層５４上でもよい。ＧａＮ系半導体層を表面に有するＦＥＴにおいては、特許文献１に記載のように、表面のガリウム酸化物を削減することが好ましい。よって、第１窒化シリコン膜１２が形成される半導体層は、その他のＧａＮ系半導体層でもよい。なお、ＧａＮ系半導体とは、例えばＧａＮ、ＡｌＧａＮ以外に、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ等である。
【００４７】
また、ＩｎＰ系半導体層を表面に有するＦＥＴにおいては、例えばＩｎＰ系半導体内のＰが抜けやすいため、ＩｎＰ系半導体表面がＩｎリッチになる。このとき、大気中の酸素とＩｎが結合し、Ｉｎ酸化物が形成されてしまう。実施例１から実施例２と同様にＩｎＰ系半導体上にシリコンリッチ窒化シリコン膜を形成した場合においても、ＩｎＰ系半導体と第１窒化シリコン膜１２との界面のＩｎ酸化物等の不純物を除去することができる。よって、ＩｎＰ系半導体層を有するＦＥＴは、ＧａＮ系半導体層を有するＦＥＴと同様に、コラプス現象を抑制しかつパワースランプを抑制することができる。なお、ＩｎＰ系半導体とは、例えばＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＧａＰ等である。
【００４８】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４９】
【図１】図１は窒化シリコン膜のＦＴＩＲ分析結果を示す図である。
【図２】図２はＳｉ−Ｈ信号の熱処理による変化を示す図である。
【図３】図３は窒化シリコン膜からの水素の脱離の温度依存性を示す図である。
【図４】図４は本発明の原理を説明するための図である。
【図５】図５（ａ）から図５（ｄ）は実施例１の半導体装置の製造工程を示す断面図（その１）である。
【図６】図６（ａ）から図６（ｃ）は実施例１の半導体装置の製造工程を示す断面図（その２）である。
【図７】図７（ａ）および図７（ｃ）は実施例１の半導体装置の製造工程を示す断面図（その３）である。
【図８】図８は比較例と実施例１のパワースランプを示す図である。
【図９】図９は第２窒化シリコン膜の屈折率を変化させた場合のパワースランプを示す図である。
【図１０】図１０（ａ）は、ＧａＮ上にＳｉＮを形成したサンプルのＳｉＮの屈折率が２．２のときの熱処理前の原子比プロファイル、図１０（ｂ）は、熱処理後の原子比プロファイルである。
【図１１】図１１（ａ）は、ＧａＮ上にＳｉＮを形成したサンプルのＳｉＮの屈折率が２．６のときの熱処理前の原子比プロファイル、図１１（ｂ）は、熱処理後の原子比プロファイルである。
【図１２】図１２（ａ）から図１２（ｅ）は実施例２の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５０】
１０          基板
１１          半導体層
１２          第１窒化シリコン膜
１４          第２窒化シリコン膜
１５          絶縁膜
１６          ソース電極
１８          ドレイン電極
２２          ゲート電極
４０          窒化シリコン膜
４２          配線層
５２          ＧａＮ電子走行層
５４          ＡｌＧａＮ電子供給層
５６          ＧａＮキャップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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