(57)【特許請求の範囲】
【請求項１】
複合ポリマー回路保護デバイスを製造する方法であって、
（１)(ａ)それぞれ２つの導電性表面およびＰＴＣ導電性ポリマー組成物を有する層状ポリマー素子を有している第１及び第２のラミネートを供給すること；
(ｂ)１つのラミネートの少なくとも１つの導電性表面に導電性物質のパターンを設けること；
(ｃ)ラミネートを所望の構成で取り付けてスタックにし、各ラミネートの１つの導電性表面がスタックの外側導電性表面を含むようにすること；
(ｄ)第１のラミネートの導電性表面と第２のラミネートの導電性表面との間に電気的接続を設けること；
を含んでなるポリマーアセンブリを提供する工程；並びに
(２)それぞれが少なくとも１つの電気的接続を有する個々のデバイスにアセンブリを更に分割する工程
を含んでなる方法。
【請求項２】
１つのラミネートの少なくとも１つの導電性表面から導電性材料の一部を、好ましくはエッチング、フライス加工、又はスタンピングにて選択的に除去することによって、工程(ｂ)におけるパターンを形成する請求項１記載の方法。
【請求項３】
好ましくは外側導電性表面から導電性材料の一部を選択的に除去することによって、少なくとも１つの外側導電性表面に導電性材料のパターンを設けることを更に含んでなる請求項１記載の方法。
【請求項４】
パターン形成された少なくとも１つの外側導電性表面の少なくとも一部を絶縁層によって被覆する請求項３記載の方法。
【請求項５】
内側導電性表面のパターンは外側導電性表面のパターンと異なる請求項３記載の方法。
【請求項６】
少なくとも１つの外側導電性表面の少なくとも一部に、追加的な導電層が設けられる請求項１記載の方法。
【請求項７】
工程(ｃ)及び(ｄ)を同時に実施する請求項１記載の方法。
【請求項８】
少なくとも１つのラミネートは、配向(orientation)についての固有の標識を提供するマークが付され、好ましくはラミネートへのマーキングによって個々のデバイスへ更に分割するための輪郭形成が提供される請求項１記載の方法。
【請求項９】
アセンブリは第３のラミネートを有する請求項１記載の方法。
【請求項１０】
ラミネートを接着剤によってスタック内で互いに取り付けられる請求項１記載の方法。
【請求項１１】
スタック内において、（ｉ）スタックの中を通って延びるアパーチャを形成すること；及び（ii）アパーチャ内に導電性部材を形成することによって、第１のラミネートの導電性表面と第２のラミネートの導電性表面との間に電気的接続が形成される請求項１記載の方法。
【請求項１２】
個々のデバイスが少なくとも２つの電気的接続を有するように電気的接続を配する請求項１記載の方法。
【請求項１３】
（ａ）各ラミネートの層状ポリマー素子はＰＴＣ導電性ポリマー組成物を含んでなり、（ｂ）各ラミネートのＰＴＣ導電性ポリマー組成物は他のラミネートのＰＴＣ導電性ポリマー組成物と同じであるか又は異なるものである請求項１記載の方法。
【請求項１４】
少なくとも１つの層状ポリマー素子は、ＺＴＣ導電性ポリマー材料、ＮＴＣ導電性ポリマー材料、又は絶縁性ポリマー材料を含んでなる請求項１記載の方法。
【請求項１５】
ソー、シヤー、ブレード、ワイヤ、ウォータージェット、スナッピングデバイス、レーザ又はこれらの組合せを用いてアセンブリから個々のデバイスを分割する請求項１記載の方法。
【請求項１６】
各ラミネートの導電性表面は金属箔を有してなる請求項１記載の方法。
【請求項１７】
（ａ）２つの導電性表面を有し、少なくとも１つの導電性表面がパターンを有する層状ポリマー素子を含んでなる第１のラミネートであって、層状ポリマー素子がＰＴＣ導電性ポリマー組成物を含んでいる第１のラミネート；
（ｂ）２つの導電性表面を有し、少なくとも１つの導電性表面がパターンを有する層状ポリマー素子を含んでなる第２のラミネートであって、層状ポリマー素子がＰＴＣ導電性ポリマー組成物を含んでおり、スタック内で第１のラミネートに取り付けられることによって、スタックが第１及び第２の外側導電性表面を有することができる第２のラミネート；並びに
（ｃ）第１の外側導電性表面と第２の外側導電性表面との間において第１及び第２のラミネートの中を挿通する複数のトランスバース導電性部材
を有してなるポリマーアセンブリ。
【請求項１８】
（１）第１及び第２の外側層状電極、
（２）第３及び第４の内側層状電極、
（３）各々が（ｉ）ＰＴＣ挙動を示し、並びに(ii)ＰＴＣ導電性ポリマーからなる層状素子を有してなる第１及び第２の層状ＰＴＣ抵抗素子であって、第１の抵抗素子は第１の外側電極が取り付けられる第１の面及び第３の内側電極が取り付けられる対向する第２の面を有し、第２の抵抗素子は第２の外側電極が取り付けられる第１の面及び第４の内側電極が取り付けられる対向する第２の面を有する、第１及び第２の層状ＰＴＣ抵抗素子；
（４）（ｉ）第１のＰＴＣ抵抗素子の第１の面に取り付けられ、及び（ii）第１の外側電極から間隔をおいて配される第５の外側層状導電性部材；
（５）（ｉ）第２のＰＴＣ抵抗素子の第１の面に取り付けられ、及び（ii）第２の外側電極から間隔をおいて配される第６の外側層状導電性部材；
（６）（ｉ）第１のＰＴＣ抵抗素子の第２の面に取り付けられ、及び（ii）第３の内側電極から間隔をおいて配される第７の外側層状導電性部材；
（７）（ｉ）第２のＰＴＣ抵抗素子の第１の面に取り付けられ、及び（ii）第４の内側電極から間隔をおいて配される第８の外側層状導電性部材；
（８）第１の層状ＰＴＣ素子の第１の外側電極と、第２の層状ＰＴＣ素子の第２の外側電極との間を挿通する第１のアパーチャ；
（９）第１の層状ＰＴＣ素子の第５の外側層状導電性部材と、第２の層状ＰＴＣ素子の第６の外側層状導電性部材との間を挿通する第２のアパーチャ；
（１０）(ａ)第１のアパーチャ内に配されており、
(ｂ)第１の層状ＰＴＣ素子の第１の外側電極と、第２の層状ＰＴＣ素子の第２の外側電極との間を挿通し、
(ｃ)第１のＰＴＣ素子、第２のＰＴＣ素子及び第３の層状素子に取り付けられ、
(ｄ)第１の外側層状電極、第７の内側層状導電性部材、第８の内側層状導電性部材、及び第２の外側層状電極に物理的及び電気的に接続されているが、第３又は第４の内側電極には接続されていない
第１のトランスバース導電性部材、並びに
（１１）(ａ)第２のアパーチャ内に配されており、
(ｂ)第５の外側層状導電性部材と、第６の外側層状導電性部材との間を挿通し、
(ｃ)第１のＰＴＣ素子、第２のＰＴＣ素子及び第３の層状ポリマー層に取り付けられ、
(ｄ)第５の外側層状導電性部材、第３の内側電極、第４の内側電極、及び第６の外側層状導電性部材に物理的及び電気的に接続されているが、第１又は第２の外側電極には接続されていない
第２のトランスバース導電性部材
を有してなる複合デバイス。
【請求項１９】
(ｉ)絶縁性ポリマーを有し、(ii)第１及び第２の層状ＰＴＣ抵抗素子の間に取り付けられ、(iii)第１の層状ＰＴＣ素子を第２のＰＴＣ素子に取り付ける第３の層状素子を更に有してなる請求項１８記載のデバイス。
【発明の詳細な説明】
【０００１】  （発明の分野）
本発明は、電気デバイス及びアセンブリ、並びにそのような電気デバイス及びアセンブリを製造する方法に関する。
【０００２】（発明の背景）
正温度係数（ＰＴＣ）を有する導電性ポリマー組成物を含む回路保護デバイスは広く知られている。基材、例えば、回路保護基板の表面に装着することを目的としたそのようなデバイスは、米国特許第5,831,510号（Zhangら）、同第5,852,397号（Chanら）、及び同第5,864,281号（Zhangら）、並びに国際公開公報第94/01876号（Raychem Corporation）及び同第95/08176号（Raychem Corporation）に開示されており、それらの開示は引用することによって本明細書に含まれる。そのような回路保護デバイスは、一般に、第１及び第２の層状電極、それら層状電極の間にサンドイッチ形態で挟まれる層状ＰＴＣ抵抗素子、ＰＴＣ素子の第２の電極と同じ面に取り付けられるが、第２の電極とは離れている第３の（残存）層状導電性部材；並びにＰＴＣ素子内のアパーチャを挿通し、第３の導電性部材と第１の電極とを接続するクロスコンダクタ（cross-conductor）を有して構成される。これによって、デバイスの同じ側から２つの電極へ接続することができ、従って、プリント回路基板上に、第１の電極を上側にして、リード線を必要とすることなしに、デバイスを横たえるように接続することができる。抵抗素子は、ＰＴＣ導電性ポリマーからなる層状素子を有することが好ましい。デバイスは追加の導電性部材及び追加のクロスコンダクタを有して、デバイスが対称形状を有し、回路基板上にいずれの向きにも配置できることが好ましい。
【０００３】  これらのデバイスの２つをスタックした（積み重ねた）構成で互いに物理的に取り付けると、複合デバイスを形成することができる。そのような複合デバイスは、基板上に単独のデバイスと同程度の小さな「フットプリント（foot-print）」を有し、従って小さな面積を有するが、単独のデバイスを用いることによって都合よく得ることができる値よりも低い抵抗を有することができる。更に、そのような複合デバイスの電力損失(power dissipation)は、その中の１つのデバイス単独での電力損失とは実質的に異なる。その結果、複合デバイスは、所定のホールド電流(hold current)についてより低い抵抗を有するものとなる。ここでの「ホールド電流」とはデバイスがトリップ(trip)を生じることなく流すことができる最も大きな電流である。
【０００４】  （発明の概要）
国際特許公開公報第WO99/53505号（Raychem Corporation、1999年10月21日発行）に記載されているように、この開示は引用することによって本明細書に含まれるが、複合デバイスは、個々のデバイスを選出(sort)し、選出したデバイスを複合デバイスの形態に組み立てる(assemble)ことによって製造することができる。そのようなプロセスは、個々のデバイス抵抗を読み取ることを必要とすることもあるので、時間がかかる。発明者らは、本発明に従って、多層アセンブリを製造し、それから個々の複合デバイスを分割することができることを見出した。そのようなアセンブリによれば、多数の複合デバイスを同時に製造することができる。更に、本明細書に記載した方法によれば、アセンブリの個々の層を、アセンブリに組み立てる前に又は後で、パターン形成することができるため、同じ出発層から種々の異なるデバイスを形成することができる。更に、層の組成は容易に変えることができ、複合化した機能を有するデバイスを容易に形成することもできる。層同士の間における種々の相互接続方式を簡単に実施することができ、基本的製造プロセスを変更することなく、多くの外部の電気的接点を有するデバイスを製造することができる。これらすべての事項によれば、本明細書に記載する方法によって、低コストにて大量生産(mass‐produced)することができる種々のデバイスの範囲を拡大することになる。
【０００５】  本発明は、１つのアセンブリの上で種々の操作段階を行うことができる方法及び処理を提供するものである。アセンブリをｘ方向及びｙ方向（ｘ及びｙは、層状ＰＴＣ素子の面上のｘ軸及びｙ軸に対応する）の両者に沿って更に分割(subdivide)して複合デバイスに分割すると、複数のデバイスが得られる。デバイスをこのようにして製造し得るということは、他の方法、例えば国際特許公開公報第WO99/53505号に記載された方法と比べて著しい向上である。それは、本発明では個々のデバイスを個々に組み立てる必要がないことから、効率を向上し、従って製造プロセスのコストを低減できるためである。最後に、本明細書に記載する複合デバイスを形成する材料の層を組み合わせる方法によれば、きわめて簡単でありながら、基本的製造プロセスを変更する必要を伴わずに、種々のデバイスを製造することに適用し得る方法がもたらされる。
【０００６】  本発明の第１の要旨によれば、
複合ポリマー回路保護デバイスを製造する方法であって、
(１)(ａ)それぞれ少なくとも１つの導電性表面を有する層状ポリマー素子を有している第１及び第２のラミネートを供給すること；
(ｂ)１つのラミネートの少なくとも１つの導電性表面に導電性物質のパターンを設けること；
(ｃ)スタック(stack)にラミネートを所望の構成で取り付け、少なくとも１つのラミネートの少なくとも１つの導電性表面がスタックの外側導電性表面を含むようにすること；
(ｄ)第１のラミネートの導電性表面と第２のラミネートの導電性表面との間に電気的接続を設けること；
を含んでなるポリマーアセンブリを提供する工程；並びに
(２)それぞれが少なくとも１つの電気的接続を有する各デバイスにスタックを更に分割する工程
を含んでなる方法が提供される。
【０００７】  本発明の第２の要旨によれば、
（ａ）パターン形成されている少なくとも１つの導電性表面を有する層状ポリマー素子を含んでなる第１のラミネート；
（ｂ）パターン形成されている少なくとも１つの導電性表面を有する層状ポリマー素子を含んでなる第２のラミネートであって、スタック内で第１のラミネートに取り付けられることによって、スタックが第１及び第２の外側導電性表面を有することができる第２のラミネート；並びに
（ｃ）第１の外側導電性表面と第２の外側導電性表面との間において第１及び第２のラミネートの中を挿通する複数のトランスバース導電性部材
を有してなるポリマーアセンブリがもたらされる。
【０００８】  本発明の方法又はアセンブリのいずれかを用いれば、所望する最終的形状よりも大きな寸法を有する抵抗素子上に、適切な形状の導電性表面の形態の電極前駆体を形成し、同じく所望する最終的形状よりも大きな寸法を有する複数の抵抗素子のスタックを形成した後、そのスタックを個々のデバイスに再分割することによってデバイスを形成することができる。好適な形状の電極は、導電性表面のいずれか１つ又はいずれかの組合せの望まない部分を除去することによって形成することができる。除去は、例えばフライス加工(ミリング)、スタンピング、又はエッチングによって行うことができる。別法として、電極前駆体の形成は、化学的蒸着(ＣＶＤ)、電着、スパッタリングなどによってＰＴＣ抵抗素子表面のいずれか１つ又はいずれかの組合せに導電性材料をパターン形成することによって行うことができる。ＰＴＣ抵抗素子の面に導電性材料を適用することは、接着層又は結合層を用いることによって行うこともできる。複数の抵抗素子の導電性表面における所望の組合せの間で電気的相互連絡(electrical interconnection)を形成することは、スタックを個々のデバイスに分割する前に行うこともできる。その代わりに、スタックを複合デバイスに分割した後に、所望の電極又は接点どうしの間での電気的連絡の一部又は全部を形成することもできる。デバイスの電極又はスタックの導電性表面の、全部ではなくて、その一部のものどうしの間で電気的連絡が形成されるように、電気的相互連絡を設計することもできる。
【０００９】
第３の要旨において、本発明は、
（１）第１及び第２の外側層状電極、
（２）第３及び第４の内側層状電極、
（３）各々が（ｉ）ＰＴＣ挙動を示し、並びに(ii)ＰＴＣ導電性ポリマーからなる層状素子を有してなる第１及び第２の層状ＰＴＣ抵抗素子であって、第１の抵抗素子は第１の外側電極が取り付けられる第１の面及び第３の内側電極が取り付けられる対向する第２の面を有し、第２の抵抗素子は第２の外側電極が取り付けられる第１の面及び第４の内側電極が取り付けられる対向する第２の面を有する、第１及び第２の層状ＰＴＣ抵抗素子；
（４）（ｉ）第１のＰＴＣ抵抗素子の第１の面に取り付けられ、及び（ii）第１の外側電極から間隔をおいて配される第５の外側層状導電性部材；
（５）（ｉ）第２のＰＴＣ抵抗素子の第１の面に取り付けられ、及び（ii）第２の外側電極から間隔をおいて配される第６の外側層状導電性部材；
（６）（ｉ）第１のＰＴＣ抵抗素子の第２の面に取り付けられ、及び（ii）第３の内側電極から間隔をおいて配される第７の内側層状導電性部材；
（７）（ｉ）第２のＰＴＣ抵抗素子の第１の面に取り付けられ、及び（ii）第４の内側電極から間隔をおいて配される第８の内側層状導電性部材；
（８）第１の層状ＰＴＣ素子の第１の外側電極と、第２の層状ＰＴＣ素子の第２の外側電極との間を挿通する第１のアパーチャ；
（９）第１の層状ＰＴＣ素子の第５の外側層状導電性部材と、第２の層状ＰＴＣ素子の第６の外側層状導電性部材との間を挿通する第２のアパーチャ；
（１０）(ａ)第１のアパーチャ内に配されており、
(ｂ)第１の層状ＰＴＣ素子の第１の外側電極と、第２の層状ＰＴＣ素子の第２の外側電極との間を挿通し、
(ｃ)第１のＰＴＣ素子、第２のＰＴＣ素子及び第３の層状素子に取り付けられ、
(ｄ)第１の外側層状電極、第７の内側層状導電性部材、第８の内側層状導電性部材、及び第２の外側層状電極に物理的及び電気的に接続されているが、第３又は第４の内側電極には接続されていない
第１のトランスバース導電性部材、並びに
（１１）(ａ)第２のアパーチャ内に配されており、
(ｂ)第５の外側層状導電性部材と、第６の外側層状導電性部材との間を挿通し、
(ｃ)第１のＰＴＣ素子、第２のＰＴＣ素子及び第３の層状ポリマー層に取り付けられ、
(ｄ)第５の外側層状導電性部材、第３の内側電極、第４の内側電極、及び第６の外側層状導電性部材に物理的及び電気的に接続されているが、第１又は第２の外側電極には接続されていない
第２のトランスバース導電性部材
を有してなる複合デバイスを提供する。
【００１０】  （発明の詳細な説明）
添付図面を参照しながら、本発明を説明する。
以下の明細書および特許請求の範囲に記載し、図面に示すように、本発明は多くの特徴を含んでいる。そのような特徴を特定の状況について又は特定の組合せの一部について記載する場合であっても、その特徴は、そのような特徴をいくつか含む組合せを含めて、他の状況でも他の組合せでも用いることができる。
【００１１】  （ＰＴＣ及び抵抗素子）
本発明のアセンブリ及びデバイスは、一般に、正温度係数（ＰＴＣ）挙動を示す、例えば比較的小さな温度範囲で温度によって抵抗値のシャープに上昇するという挙動を示すＰＴＣ組成物を含む少なくとも１つの層状ポリマー素子又は抵抗素子を有する。「ＰＴＣ」という用語は、少なくとも２．５の値のＲ14値及び／又は少なくとも１０のＲ100値を有するデバイス又は組成物を意味し、好ましくはデバイス又は組成物は少なくとも６の値のＲ30値を有する必要がある。ここで、Ｒ14とは１４℃範囲の最後と最初との抵抗値の比であり、Ｒ100とは１００℃範囲の最後と最初との抵抗値の比であり、Ｒ30とは３０℃範囲の最後と最初との抵抗値の比である。
【００１２】  本発明において用いるＰＴＣ組成物は、結晶性ポリマー成分、及び、その結晶性ポリマー成分中に分散され、導電性充填剤、例えばカーボンブラック又は金属を含む粒状充填剤成分を含む導電性ポリマーであることが好ましい。充填剤成分は、導電性ポリマーの電気的特性だけでなく、物理的特性をも変化させる非導電性充填剤を含むこともできる。組成物は、１又はそれ以上の他の成分、例えば酸化防止剤、架橋剤、カップリング剤、難燃剤、又はエラストマー等を含むこともできる。ＰＴＣ組成物は、２３℃にて５０Ω−cm以下の抵抗率(resistivity)、特に１０Ω−cm以下の抵抗率、特に５Ω−cm以下の抵抗率を有することが好ましい。本発明において用いる好適な導電性ポリマーは、例えば、米国特許第4,237,441号（van Konynenburgら）、同第4,304,987号（van Konynenburgら）、同第4,514,620号(Chengら）、同第4,534,889号（van Konynenburgら）、第4,545,926号（Foutsら）、第4,724,417号（Auら）、第4,774,024号（Deepら）、第4,935,156号（van Konynenburgら）、第5,049,850号（Evansら）、第5,378,407号（Chandlerら）、第5,451,919号（Chuら）、第5,582,770号（Chuら）、第5,747,147号（Wartenbergら）、および第5,801,612号（Chandlerら）、並びに国際特許出願第09/364,504号(Isozakiら、1999年7月30日)に開示されている。これらの特許および出願にそれぞれ開示されている内容は、引用することによって本発明の開示の一部を構成するものとする。
それらの代わりに、ＰＴＣ組成物はセラミック材料であってもよい。
【００１３】（層状素子）
本発明のデバイスは、層状素子であって、１又はそれ以上の導電性ポリマー部材から形成することができるＰＴＣ抵抗素子を有することが好ましく、導電性ポリマー部材の少なくとも１つはＰＴＣ材料により形成されている。２以上の導電性ポリマー部材がある場合、例えば各組成物がデバイス全体にわたって延びる層の形態である場合のように、電流は異なる組成物を通って順次流れることが好ましい。１種のＰＴＣ組成物があって、ＰＴＣ素子の所望する厚さが１工程で都合よく製造できる厚さよりも大きい場合、例えばＰＴＣ組成物の溶融押出層(melt-extruded layer)の２又はそれ以上の層を熱及び圧力を用いてラミネートすること等により一体に結合させて、所望する厚さのＰＴＣ素子を都合よく形成することができる。２種以上のＰＴＣ素子がある場合、例えば異なる組成物の素子を熱及び圧力を用いてラミネートすること等により一体に結合させて、ＰＴＣ素子を形成することができる。
【００１４】  本発明のアセンブリは、第１及び第２のラミネートを有してなり、追加のラミネートを有することもできる。第１及び第２のラミネートはそれぞれ、少なくとも１つの導電性表面を有する層状ポリマー素子、例えば以下に記載するような金属箔電極の形態の素子を有する。本明細書において、各ラミネートは層とも称する。第１及び第２のラミネートの層状素子は、同じＰＴＣ組成物を有するものであってもよいし、或いは層は異なるＰＴＣ組成物を有するものであってもよい。例えば、異なる抵抗率を有するＰＴＣ組成物を用いることもできるし、１つの層はヒータとして作用することができ、もう１つの層は過電流防止デバイスとして作用することができるような相互接続方式（interconnection scheme）を設ける(devise)こともできる。層は、異なるスイッチング温度（低抵抗の状態から高抵抗の状態へデバイスがスイッチする温度）のＰＴＣ組成物を有することもできる。例えば、そのようなデバイスは、１つの層はより低い温度範囲について最も感度がよく、もう１つの層はより高い温度範囲について最も感度がよい２層式のＰＴＣ温度センサを製造することに有用であり得る。さらに、１又はそれ以上のラミネートは、零温度係数（ＺＴＣ）の抵抗率組成物又は負温度係数（ＮＴＣ）の抵抗率組成物を有することもできる。
【００１５】  各ラミネートは、必ずしも導電性層を有していなくてもよい。例えば、複合デバイスにおける層状素子に用いることができる他の組成物には、誘電性材料、例えばポリエステル、或いは、充填された誘電性材料、例えばＦＲ４エポキシ等が含まれる。これは、デバイスに更なる剛性を付与する絶縁層として機能することもできるし、又は、材料はデバイスの装着(mounting)及びパッケージング（packaging、実装技術）を促進するように選択することもできる。更に、層状素子は、表面実装デバイスのための複合材の層と基材との間における又は複合材の層どうしの間における熱伝達の助けとなる比較的高い熱伝導性を有する組成物を有することもできる。逆に、層状素子は、基材と層との間又は層どうしの間における熱絶縁体として作用する比較的低い熱伝導性を有する組成物を有することもできる。デバイスが過電圧に対応する容量を有することを所望する場合、複合材の層は、通常は絶縁性であるが、特定の電圧閾値レベルに達したときに導電性となる材料を有することもできる。そのような組成物には、ポリマーマトリックス中に分散されたバリスタ(varistor)粒子が含まれる。本発明の種々の態様に有用であり得るその他の組成物には、難燃性材料、intumescant及び特定の周波数範囲の電磁線(radiation)を用いてデバイスを加熱することができるマイクロ波吸収性材料等が含まれる。
【００１６】  複合デバイスを製造するのに用いられるアセンブリを含む層状素子の厚さは種々のものであってよい。例えば、きわめて低い抵抗を示す１つの層として非常に薄い層状素子を用いることもできるし、機械的強度を付与するもう１つの層としてより厚い層状素子を用いることもできる。
【００１７】（電極及び導電性表面）
本発明の方法によって製造される特に有用なデバイスは少なくとも２つの金属箔電極を有してなり、それら金属箔電極の間にポリマー素子がサンドイッチ形態で挟まれている。特に有用なデバイスには、それぞれ２つの金属箔電極を有するｎ個のポリマーＰＴＣ素子、及び該ポリマーＰＴＣ素子どうしの間に交互パターンにてサンドイッチ形態で挟まれる（ｎ−１）個の接着剤層を有するスタックが含まれる。ＰＴＣ素子は該スタックの頂部側及び底部側成分をなしている。デバイスはＰＴＣ素子が並列に接続されるように電気的に接続される電極を有し、２０℃にて低い抵抗、一般に１０Ω以下、好ましくは５Ω以下、より好ましくは１Ω以下、特に０．５Ω以下の抵抗を有する複合デバイスがその結果として得られ、より低い抵抗、例えば０．０５Ω以下の抵抗を有するものも可能である。特に好適な箔電極には、ミクロラフ(microrough)金属箔電極、特に、米国特許第4,689,475号（Matthiesen）及び同第4,800,253号、並びに国際特許出願公開第WO95/34081号（Raychem Corporation、1995年12月14日発行）に開示されているようなものがあり、これらの文献は引用することによって本発明の開示の一部を構成するものとする。電極は、所望する機能を果たしたり、及びデバイスをプリント回路基板、ソケット、クリップ、又はその他の好適な用途に装着するための電気的接点を提供したりするために、複合デバイスの層どうしの間で種々の相互接続点のための電気的接点を提供するように、並びに、所望の熱的効果(thermal effect)を生じるように変更を加えることができる。複数の内側接点及び外側接点を有する複合デバイスの例は、例えば図１６〜２０、２２、及び２３に示されている。
【００１８】  同様の種類の金属箔を用いてポリマーアセンブリにおけるラミネートの導電性表面を形成することもできる。別法として、導電性表面を、導電性インク、スパッタリング又はその他の手段によって適用した金属層、金属メッシュ、又はその他の好適な層から形成することもできる。特に好ましい導電性表面は、例えばパターン形成のためのエッチングしたもの、及び／又はハンダ付け(soldered)したものであってよい。ラミネートの導電性表面は、それが取り付けられるポリマー素子の２５℃における抵抗率よりも、２５℃において少なくとも１００倍低い抵抗率を有する。
【００１９】  パターンは、所定のラミネートの両側で同じであってもよいし、異なっていてもよい。プロセスのいずれかの時点で、例えば、ラミネートの外側導電性表面にスタックしたアセンブリを形成する場合、又はスタックしたアセンブリが完成する前に内側導電性表面に付着物を形成する際に、追加のパターンを形成することができる。
【００２０】  （アパーチャ及びクロスコンダクタ）
本発明において「アパーチャ(aperture)」という用語は、デバイスの面に対して垂直な向きに観察した場合に、
（ａ）閉じた断面、例えば円形、楕円形又は全体として多角形の形状を有するか、又は
（ｂ）内曲した(reentrant)断面を有する開口部を規定するものとして用いる。ここで、内曲した断面とは、（ｉ）断面の最大の幅の少なくとも０．１５倍、好ましくは少なくとも０．５倍、特に少なくとも１．２倍の深さを有する開いた断面、例えば、４分の１円若しくは半円又は開口端スロットを有する断面であること及び／又は(ii)断面の対向する端部(edge)が互いに平行である少なくとも１つの部分を有する断面であることを規定するものとして用いる。
【００２１】  本発明は、複数の電気デバイスに分割することができるアセンブリを含むので、アパーチャは通常は閉じた断面となる。しかし、１又はそれ以上の分割ラインが閉じた断面のアパーチャを通る場合には、得られるデバイスにおけるアパーチャは開いた断面を有することになる。いくつかの態様例では、開いた断面は上述のような内曲した断面であることが望ましいが、他の態様については、デバイスを装着する間又は使用する間に、アパーチャを通過しているクロスコンダクタが損傷を受けたり、取り除かれたりしないことを確実にするために、クロスコンダクタをデバイスの横方向の平らな面上にメッキ（plating、プレーティング）することも好ましい。そのようなデバイスを製造するためには、複数のデバイスに分割すべきアセンブリは長い四角形形状のアパーチャ、例えばスロットを有し、それぞれ金属メッキが施されていることが好ましい。その後、アセンブリが分割され、メッキされた各アパーチャが複数のデバイスの上に平らな横方向の導電性部材を提供する。
アセンブリのアパーチャは、デバイスの構成及び電流容量（current-carrying capacity）に適応するように、種々の寸法及び／又は形状のものであってよい。
アパーチャは円形のホールであってよく、多くの場合にこれで十分である。しかしながら、アセンブリが少なくとも１つの分割ラインが横切るアパーチャを有する場合には、分割ラインにおける精度ほどの精度は要求されないので、長いアパーチャが好ましいこともある。
【００２２】  分割ラインがアパーチャを横切るのではない場合、必要な電流容量を有するクロスコンダクタに都合がよいようにできるだけ小さくすることができる。一般に、デバイスの対向側へ第１の電極を電気的に接続するのに必要とされるのは１つのクロスコンダクタだけである。しかしながら、同じ接続をするのに２又はそれ以上のクロスコンダクタを用いることもできる。クロスコンダクタの数及び寸法は、従ってそれらの熱容量は、回路保護デバイスがトリップ(trip)しようとする程度(rate)に影響を及ぼし得る。一般に、アパーチャ及びクロスコンダクタはアセンブリの全ての層にわたって延びることができる。これに代えて、アパーチャ及びクロスコンダクタがアセンブリのいくつかの層のみを通って延びて、異なる機能のデバイスを形成することができる。
【００２３】  クロスコンダクタを設置する前にアパーチャを形成することもできるし、或いは、アパーチャの形成とクロスコンダクタの設置とを同時に行うこともできる。好ましい処理は、例えばドリル加工、スライシング、ルータ加工(routing)又はその他の好適な技術によってアパーチャを形成した後、アパーチャの内側表面にメッキ又はその他の被覆若しくは充填を施すというものである。メッキは、無電解メッキ若しくは電解メッキ又は両者の組合せによって行うこともできる。メッキは単層又は複数層であってよく、１種の金属又は金属の混合物からなるもの、特にハンダであってよい。多くの場合、メッキはアセンブリの他の露出導電性表面に形成される。そのようなメッキが望ましくない場合には、他の露出導電性表面はマスク若しくは他の手段によって感受性を低下させることもでき、或いは、望ましくないメッキを選択的に除去することもできる。本発明は、メッキがクロスコンダクタを形成するだけでなく、デバイスの層状導電性部材の少なくとも一部をも形成するという可能性を有している。
【００２４】  回路基板を絶縁することによって導電性バイアを形成するのに用いられるメッキ技術を、本発明において用いることもできる。
クロスコンダクタを提供するためのもう１つの技術には、予め形成されているアパーチャ内に成形可能な又は液状の導電性組成物を入れ、所望する場合又は必要な場合にはアパーチャ内にある間に処理して、所望の特性のクロスコンダクタを形成するという技術がある。組成物の供給は、例えばスクリーンなどの手段によってアパーチャへ又はアセンブリ全体へ選択的に行うこともできるし、所望する場合には、アセンブリの少なくとも一部を、組成物がそこに付着しないように前処理した後に行うこともできる。例えば、溶融した状態の導電性組成物、例えばハンダをこのように用いることもでき、所望する場合にはウェーブソルダリング技術を用いて行うこともできる。
【００２５】  クロスコンダクタは、前もって形成された部材、例えばリベットなどのチューブ又は金属ロッドによって設けることもできる。そのような前もって形成された部材を用いる場合には、デバイスの設置する位置にアパーチャを形成することもできる。
クロスコンダクタは、アパーチャを完全に又は部分的に充填することもできる。アパーチャを部分的に充填する場合、デバイスを他の電気部品に接続する処理の間に、特にハンダ付（ソルダリング）によって更に充填（完全に充填する場合も含めて）することもできる。このことは特にアパーチャの中及び周囲にハンダを付けることも含めて、アパーチャの中及び周囲に追加のハンダを供給することによって促進することができる。通常、クロスコンダクタの少なくとも一部は、デバイスを他の電気部品に接続する前に設置される。しかしながら、本発明は、例えばハンダ付（ソルダリング）処理の間におけるハンダの毛管現象等によって、そのような接続処理の間に、クロスコンダクタを形成する可能性を含んでいる。
【００２６】  クロスコンダクタは、層の全体ではなく、幾つかの層、従って幾つかのラミネートを電気的に一体に接続するように設計することができる。そのようなクロスコンダクタを、図１５に示している。そのようなクロスコンダクタを形成するための方法には、クロスコンダクタについて所望する寸法よりも大きなアパーチャを形成すること、アパーチャに絶縁性物質を充填すること、絶縁性物質の中に内側アパーチャを形成すること、並びに内側アパーチャにメッキを施して導電性にすることが含まれる。この方法によれば、内側電極をクロスコンダクタから絶縁する一方で、外側電極には電気的に接続することができる。
【００２７】（クロスコンダクタ以外のコネクタ）
ＰＴＣ抵抗素子の種々の面における（１又は複数の）電極と（１又は複数の）他のいずれかの部材との間の電気的接続は、上述のクロスコンダクタを通して行うことが好ましい。尤も、例えばデバイスの１つの層又は複数の層の組合せの端部の回りに延びるＵ字形状の部材等のデバイスの他の部分へ結合されないにもかかわらず、残存するコネクタ等種々のものであってよい。
【００２８】  本発明のデバイスの好ましい態様には、ＰＴＣ素子の第２の電極と同じ面に取り付けられており、しかしそれから離れている追加の（残存する）導電性部材が含まれる。クロスコンダクタ又は他のコネクタと共に他の電極への電気的経路を提供するために存在し得る、残存する層状導電性部材は、層状導電性部材の一部を除去することによって形成され、その後層状導電性部材の残存部分は電極となる。残存する層状導電性部材は、層状素子の内側及び外側の両方の面に存在することができる。残存層状導電性部材の形状及び残存する部材と電極との間のギャップの形状は、デバイスの所望の特性に適合し及び形成が容易なように変えることもできる。残存する導電性部材は、四角形形状のギャップによって電極から離れている四角形形状のデバイスの一端における小さな四角形であると都合がよい。別法として、残存する部材は、閉じた断面のギャップによって電極から離されているアイランドの形態であってもよい。デバイスは、図１２及び１３に示すように、残存層状導電性部材を伴わないように設計することもできる。
【００２９】（追加の層状素子）
アセンブリの第１及び第２のラミネート又はデバイスの第１及び第２の層状ＰＴＣ抵抗素子は、それらの間に第３の層状素子を用いて、互いに物理的にスタック形態で取り付けることができる。第３の層状素子は、非導電性接着剤、例えばホットメルト接着剤又は硬化性結合物質を含んでいてよく、これに充填剤を加えて特定の温度的特性又は機械的特性を達成することができる。第３の層状素子は、硬化性モノマーの有機又は無機系物質、例えばエポキシ類、アクリレート類、アリル類、ウレタン類、フェノール類、エステル類、アルキド類等を含むこともできる。層状素子が電気的絶縁体として機能することを望む場合には、抵抗率は少なくとも１０6Ω−cm、特に少なくとも１０9Ω−cmであることが好ましい。幾つかの態様の場合、第３の層状素子は導電性物質を有することが望ましい。これらの態様に関して、第３の層状素子は層を電気的及び物理的に一体に接続する機能を果たす。第３の導電性層状素子が組み込まれている複合デバイスの構成を図１５に示している。他の態様では、第３の層状素子は１つの方向にのみ電気的導電性を有する導電性物質を有することが好ましい場合もある（図１４参照）。第３の層状素子は、他の機能、例えば熱伝導層を提供して複合デバイスの層どうしの間で熱の移動を促進することもできる。
【００３０】  これに代えて、デバイスは、デバイスの素子どうしを一体に取り付けるための独立したラミネート層を含まない構成とすることもできる。例えば、デバイスは、図８に示すものと同様であって、層状素子２６を除いて形成することもできる。クロスコンダクタ３２及び５２には、層どうしを電気的に並列に一体に接続する機能、及び層どうしを物理的に一体に取り付ける機能が意図されている。図２１は、もう１つの態様例を示しており、複合デバイスは層どうしの間での独立した層状素子を必要としていない。
【００３１】（デバイス）
図５に示すような簡単なデバイスは、２つの外側電極、２つの内側電極、２つのクロスコンダクタ又はその他のコネクタ、及び４つの残存導電性部材を有している。この構成は、デバイスを頂部と底部とが対称となるようにして、自動化された装着又はその他の操作による取り付けを容易に行うことができるので、有用である。
【００３２】  本発明の特に好ましい回路保護デバイスは、２３℃又はそれ以下で、１Ω以下、好ましくは０．５Ω以下、特に０．３Ω以下、中でも０．１Ω以下の抵抗を有し、第１及び第２のＰＴＣ抵抗素子を有しており、各ＰＴＣ抵抗素子は、(ａ)２３℃にて５０Ω−cm以下、好ましくは１０Ω−cm以下、特に５Ω−cm以下の抵抗率を有する導電性ポリマー組成物によって形成され、ＰＴＣ特性を示し、(ｂ)第１の面及び第２の面を有している。第１の外側金属箔電極は第１のＰＴＣ素子の第１の面に接触し、第２の外側金属箔電極は第２のＰＴＣ素子の第１の面に接触する。第３及び第４の内側金属箔電極はそれぞれ第１及び第２のＰＴＣ素子の第２の面に接触する。デバイスは第５及び第６の残存外側金属箔導電性部材を有することが好ましく、第５の金属箔導電性部材は第１のＰＴＣ素子の第１の面に接触して、第１の外側電極から離れており、第６の金属箔導電性部材は第２のＰＴＣ素子の第１の面に接触して、第２の外側電極から離れている。一般に、第７及び第８の残存内側金属箔導電性部材が存在しており、第７の金属箔導電性部材は第１のＰＴＣ素子の第２の面に接触して、第３の内側電極から離れており、第８の金属箔導電性部材は第２のＰＴＣ素子の第２の面に接触して、第４の内側電極から離れている。デバイスは、１又はそれ以上の追加の層状ポリマー素子を有することもでき、その層状ポリマー素子は導電性であっても絶縁性であってもよい。追加の素子の１つは、絶縁性であって、第１及び第２のＰＴＣ素子の間に配され、ＰＴＣ素子の露出した内側表面に取り付けられる第３の層状ポリマー素子であることが好ましい。ＰＴＣ素子の露出した内側表面はＰＴＣ素子の内側の面又はそれらの内側電極若しくは内側導電性部材を有していてよい。ＰＴＣ素子、電極及び残存導電性部材は２つのアパーチャを規定しており、第１のアパーチャは第１の外側電極、第７及び第８の残存内側導電性部材、及び第２の外側電極の間を通っており、第２のアパーチャは第５の残存外側導電性部材、第３及び第４の内側電極、及び第６の残存外側導電性部材の間を通っており、第１及び第２のＰＴＣ素子並びに、存在する場合には、第３の層状ポリマー層の中を通っている。更に、デバイスは、金属製である第１及び第２のトランスバース導電性部材を有する。第１のトランスバース導電性部材は第１のアパーチャ内に配されており、第１及び第２の外側電極並びに第７及び第８の内側の残存導電性部材に物理的及び電気的に接続されている。第２のトランスバース導電性部材は第２のアパーチャ内に配されており、第５及び第６の外側の残存導電性部材並びに並びに第３及び第４の内側電極に物理的及び電気的に接続されている。
【００３３】  デバイスの他の態様は、残存（又は追加の）導電性部材を有していなくてもよい。
本発明のデバイスは、いずれか好適な寸法とすることができる。しかしながら、デバイスをできるだけ小さく形成することが適用のための重要な利点である。好ましいデバイスは、大きくとも１２mm以下、好ましくは７mm以下の最大寸法を有し、並びに／又は大きくとも６０mm2以下、好ましくは４０mm2以下、特に３０mm2以下の表面積を有している。表面積は更に小さく、例えば１５mm2以下とすることができる。
【００３４】  本明細書に記載している方法によれば、ラミネートの大きなスタックの処理工程の全部又は大部分を実施した後、ラミネートを複数の個々の複合デバイスに分割することによって、デバイスを非常に経済的に製造することが可能となる。スタックの分割は、導電性表面のいずれかの部分、一部分又は全体を通るライン、又はクロスコンダクタのいずれかの部分、一部分又は全体を通るラインに沿って行うことができる。これらの分割ラインは、分離ライン(isolation line)又は輪郭ライン(delineation line)と称することもでき、特定の構成のデバイスを形成するために好適ないずれかの形状、例えば直線、曲線又は角度に設けることができる。同様に、「機能性ライン(functional line)」、例えば電極と残存導電性部材との間のギャップもいずれかの好適な形状とすることができる。分割前の処理工程は、一般にいずれかの都合のよい手順にて行うことができる。例えば、スタックを組み立てる前に内側導電性表面にパターン形成し、組み立てた後に外側導電性表面にパターン形成すると、多くの場合に都合がよい。しかしながら、組み立て前に内側導電性表面及び外側導電性表面の両者にパターン形成することも可能である。導電性表面のパターン形成は、最終的にデバイスに所望される機能に対応して、スタックにおける他の導電性表面について行うパターン形成と同じであっても、異なっていてもよい。例えば、図５、６、８、９，１１及び１２では、外側電極と鏡像となる内側電極を有するデバイスを示している。図１０及び１８〜２０では、外側電極とは異なる形態にパターン形成されている内側電極を有するデバイスを示している。多くの場合に、導電性材料を例えば、エッチング、スタンピング、又はミリングによって除去することによって導電性表面にパターン形成することが有用である。別法として、パターン形成を、追加的プロセス、例えばスクリーン印刷、スパッタリング、又はデポジション等によって行うこともできる。幾つかの用途では、製品における物理的ストレスを釣り合わせるため、ラミネート層の対向する側から交互に配されるストリップにおいて導電性部材のストリップを交互に除去することも有用である。得られるパターンは、デバイスの残存する部材から第２の電極を離すこと、１つのデバイスをもう１つのデバイスから離すこと、アセンブリを個々のデバイスに更に分割するための輪郭（描画）を施すこと、組み立てたスタック又は個々のラミネートの方向決めを行わせること、又はマーキングを施すことなどのための好適なギャップ又は凹部を有する。
【００３５】  クロスコンダクタ、即ち電気的接続部の形成は、スタック内にラミネートを形成する前でも後でも行うことができる。スタックのすべての層を横切らないクロスコンダクタを形成することが好ましい場合には、所望するラミネート層のみについてクロスコンダクタを形成し、その後スタックを組み立てると都合がよい場合もある。別法として、ブラインドバイア・プロセスを用いて、スタックを組み立てた後に接続を行うこともできる。スタックのアセンブリは、複数の段階で行うこともでき、例えば、幾つかのラミネートを形成し及び互い取り付け、部分的に組み立てたスタックに更に幾つかの処理工程（例えば、クロスコンダクタの形成及びメッキ付け）を施し、並びに他のラミネートをこの部分的に組み立てたスタックに取り付けて、アセンブリを完成することもできる。スタックを複数の複合デバイスに分割することは、例えば、ソー、シヤー、ブレード、ワイヤ、ウォータージェット、スナッピングデバイス、レーザ又はこれらの組合せ等を用いることにより、ソーイング、シヤリング、ダイシング、パンチング、及びスナッピングなどの種々の技術を用いて行うことができる。１つのラミネートから複数のデバイスを形成するための幾つかの好ましい方法は、米国特許第5,864,281号に開示されている。これらの方法は、本明細書に記載するようなラミネートのスタックを分割することに適用することができる。それに代えて、その方法の幾つかの工程、例えばスタック内にラミネートを取り付けること、及びクロスコンダクタによって複数の電気的接続を形成することなどを同時に行うこともできる。
【００３６】  続く処理工程の間における収縮による湾曲や反りをできるだけ小さくするため、少なくとも１つのラミネートの外周部分のかわりにパターン形成を適用することが好ましいこともある。好ましいパターンは、複数の外側層についての導電性表面の外側縁部どうしの間に電気的導通があるように、ラミネートの周囲の領域において交互に交差するような形態で、例えば「Ｗ」字形状又は「Ｚ」字形状で、各ラミネートの少なくとも１つの導電性表面から導電性部材を選択的に除去することを含む方法によって形成することができる。
外側導電性表面の一部又は全体を、例えば米国特許第5,831,510号に開示されているように、絶縁層、例えばソルダマスク又はマーキング物質によって被覆することもできる。
【００３７】  本発明は添付図面に示しているが、図面は部材の厚み及びアパーチャなどの特徴に関しては寸法が明らかとなるようには示していない。図１は、２つの層状素子７及び８を有するスタック１の斜視図を示しており、各層状素子７及び８は、それぞれパターン形成された外側導電性表面３及び３’、並びにそれぞれパターン形成された内側導電性表面５及び５’を有している。各層状素子７及び８は、絶縁性層状素子６によって互いに取り付けられている。チューブ状クロスコンダクタ１１は、図示されているようにスタックを通って延びている。
【００３８】  図２は、本発明の方法に従って製造する際のスタックの分解組立図を示している。それぞれパターン形成された内側導電性表面５及び５’並びにそれぞれパターン形成されていない外側導電性表面３及び３’を有する２つの層状素子７及び８は、両層状素子７及び８の間に層状素子６をサンドイッチ形態で挟んでスタックの中に含まれている。複数のレジストレーション・ホール(registration hole)４は、スタックの各素子を固有の向きに配し、それらを互いに位置合わせさせ、その後のプロセス、例えば外側表面のパターン形成及びアパーチャの形成等のためにスタックの位置決めをするのに用いられる。
【００３９】  図３は、スタックの１つのセクションにおけるパターン形成された外側導電性表面３の平面図を示している。符号Ｃは、スタックの複合デバイスへの分割を生じさせる境界(division)をマークしている。図４は、ご図３における線ＩＶ−ＩＶに沿った断面図を示している。スタックは、内側導電性表面５及び５’及び外側導電性表面３及び３’をそれぞれ有する層状素子７及び８を有しており、両層状素子７及び８の間に層状素子６がサンドイッチ形態で挟まれている。スタックはメッキ処理されて、各アパーチャ内にチューブ状クロスコンダクタ１１が（及びスタックの他の露出する外側表面にメッキ１２が）設けられている。スタックは、図示するように、チューブ状クロスコンダクタを通るように更に分割され、半円形状の断面を有するクロスコンダクタが形成されることになる。
【００４０】  図５は、スタックを分割することによって形成される複合デバイス２の斜視図である。それぞれ外側電極１４及び１４’、外側残存導電性部材３６及び３６’、内側電極１６及び１６’、並びに内側残存導電性部材３８及び３８’を有する２つの層状ＰＴＣ素子１７及び１８は、層状素子２６によって互いに取り付けられている。第１のトランスバース部材３１及び第２のトランスバース部材５１は、メッキ処理によって形成される中空のチューブ形態であって、その露出する表面は銅によってメッキされた後、ソルダ（ロウ）によってメッキされて、トランスバース部材３１上に第１のメッキ３２を形成し、トランスバース部材５１上に第２のメッキ５２を形成している。デバイスの外側表面は、電気的接続を形成することを所望する領域を除いて、誘電体被覆５５によって被覆されている。外側電極の露出する部分にはメッキ１２が施されている。断続線の間にある領域は、誘電体被覆５５の下側において電極物質が存在しない領域を示している。
図６は、図５に示す複合デバイス２が絶縁性基材９上のトレース４１及び４３にハンダ付けされている状態の断面図を示している。
【００４１】  図７は、その線ＶＩＩＩ−ＶＩＩＩに沿った断面図が図８〜１１、１４及び２１に示されている種々の複合デバイスについての平面図を示している。断続線は、誘電体層５５の下側に配されている領域を示しており、この領域には電極物質は存在していない。図８〜１１、１４及び２１における断面図については、誘電体層５５は示していないことに注意すべきである。図８及び９は並列に接続されているＰＴＣ素子の２つの構成を示している。図８に示すデバイスについては、１つの外側電極１４及び１つの外側残存導電性部材３６にポテンシャルが印加されると、スイッチされ、高抵抗の状態になった場合に、層状素子２６はその全体にわたって電位降下を生じることはない。しかしながら、図９に示すデバイスについては、同様の外側の電気的接続を行うと、スイッチされた状態の場合に、層状素子２６は電位降下を生じることになる。図１０は、図８に示すデバイスの変形例であって、内側残存導電性部材を有していない。図１１は、層状素子１７及び１８の間に層状素子２６を有し、層状素子１８及び１９の間に層状素子２６’を有して、３つの層状素子１７、１８及び１９を平行に接続して形成される複合デバイスを示している。この図に示すデバイスの例は、内側電極１６、１６’、１６´´及び１６´´´並びに内側残存導電性部材３８、３８’、３８´´及び３８´´´を有している。
【００４２】  図１２は、その線ＸＩＩＩ−ＸＩＩＩに沿った断面図が図１３に示されている複合デバイスであって、残存導電性部材を有していない複合デバイスの平面図を示している。断続線は、誘電体層５５の下側に配される領域であって、電極物質が存在しない領域を示している。図１３には、誘電体層５５を示していない。
【００４３】  図１４は、本発明の方法により形成される複合デバイスであって、この例において、クロスコンダクタはスタックのすべての層を完全に通って延びていない。この図に示すデバイスを製造するには、クロスコンダクタ５９はスタックの各層状素子の外側導電性表面と内側導電性表面との間でのみ延びており、層状素子は、ｚ軸方向についてのみ導電性を示す異方性導電性物質５７を用いて互いに取り付けられている。ここで、ｚ軸とは、複合デバイスの底部から頂部へ向かう方向のことである。導電性物質５７は、内側残存導電性物質３８と３８’との間、及び内側電極１６と１６’との間に電気的接続を提供するが、内側残存導電性物質３８又は３８’を内側電極１６又は１６’と短絡させることはない。
【００４４】  図１５は、層状素子１７及び１８を直列に接続した複合デバイスを示している。層状エレメントは導電性材料６１を用いてスタック内で互いに取り付けられている。スタック内において、クロスコンダクタは幾つかの導電性表面に接続しているが、すべての導電性表面に接続しているわけではない。そのようなクロスコンダクタを形成するため、クロスコンダクタに所望される寸法よりも大きなアパーチャをスタック内に形成する。その後、アパーチャには絶縁性物質６３が充填され、絶縁性物質６３によって充填された空間内に、より小さなアパーチャ６５及び６７を形成する。アパーチャ６５及び６７並びに露出している外側電極にはメッキ３２及び５２が施される。
【００４５】  図１６は、２つのデバイス及び３つの外側電気的接点を有する複合デバイスの平面図を示している。２つのデバイス７７及び７９についての電気的接続のダイアグラムを図１７に示している。
図１８は、図１６における線ＸＶＩＩＩ−ＸＶＩＩＩに沿った断面図を示している。クロスコンダクタ５２は内側残存部材３８及び３８’に電気的に接触している。内側電極１６及び１６’から残存部材３８及び３８’をギャップが隔離している。追加の導電性部材４６’も存在している。
【００４６】  図１９は、図１６における線ＸＩＸ−ＸＩＸに沿った断面図を示している。クロスコンダクタ７２は内側残存導電性部材３８及び３８’に電気的に接触している。内側電極１６及び１６’から残存部材３８及び３８’をギャップが隔離している。追加の導電性部材４６も存在している。
図２０は、図１６における線ＸＸ−ＸＸに沿った断面図を示している。
【００４７】  図２１は、１つの内側導電性表面を有するスタックから形成した、１つの内側電極１６を有する複合デバイスを示している。層状素子１７は層状素子７６に結合されている。層状素子どうしは、加圧して相互の結合を形成することができるので、層状素子どうしを互いに取り付けるための第３の層状素子は必要とされない。例えば、層状素子１７はＰＴＣ素子を含むことができ、層状素子７６は接着特性を有する絶縁性基材を含むことができる。
【００４８】  図２２は、片方又は両方のクロスコンダクタが損傷を受けたり、或いは開いた回路を形成したりする場合に、追加的な堅牢性及び追加的な電流容量を提供するための複数のクロスコンダクタを有する複合デバイスの平面図を示している。断続線は電極物質が存在しない領域を示しており、点線の円は追加のクロスコンダクタの領域を示している。
図２３は、図２２における線ＸＸＩＩＩ−ＸＸＩＩＩに沿った断面図を示している（誘電体層５５は示さない）。第３のアパーチャ８１は金属メッキ８２を有しており、内側電極１６及び１６’の間で追加の電気的接続を形成している。外側電極１４及び１４’のまわりに、電極物質が存在していない領域があることに注意すべきである。
【００４９】  図２４は、エッチングした３つの導電性ラミネート層１０７、１０８、１０９が接着剤層の形態の非導電性ラミネート層１０６、１０６’によって互いに取り付けられるスタック１の分解組立図を示している。追加の非導電性層１０６及び１０６’は金属箔層１１０、１１１をエッチングされたラミネート層１０７及び１０９にそれぞれ接続している。得られるスタックは、図２５に示すような個々のデバイス２に分割することができる。その後のエッチング及び／又はその他の処理工程に付することによって、回路基板又はその他の基材へ接続するためのパッドとして、金属箔層１１０、１１１のセグメントが露出する接着剤表面１１６、１１６’上にそれぞれ残される。各デバイス上には、第１のメッキ３２を有する第１のトランスバース部材３１、及び第２のメッキ５２を有する第２のトランスバース部材５１が存在している。
【００５０】  図２６は、エッチング及びドリル加工が施された１つの導電性ラミネート層１１７が、２つの非導電性ラミネート層１１６、１１６’によってサンドイッチ形態で挟まれるスタック１の分解組立図を示している。各非導電性ラミネート層は、例えばエポキシプリプレグなどの接着性物質であってよく、１又はそれ以上の独立した層を有することもできる。層状金属箔層１２０、１２１は非導電性層１１６、１１６’に取り付けられており、スタックの外側層を形成している。熱及び圧力によって層を一体にラミネートする場合、導電性層ラミネート層１１７のアパーチャには接着剤が充填される。その後の工程によって、図２７に示すような個々のデバイス２をスタック１から分離することができる。金属箔層１２０から形成される電気的接続パッド１２２を用いて、１又はそれ以上の電気部品、例えばシリコンデバイスがデバイスの表面に取り付けられる。部品の取り付けについては国際特許出願PCT/US00/07081（出願日2000年03月17日）に開示されており、引用することによってその開示内容を本明細書に含むこととする。金属箔層１２１から形成されている電気的接続パッド１２３は、デバイスを回路基板又はその他の基材へ取り付けるために用いられる。第１及び第２のトランスバース部材３１及び５１はそれぞれ層３２及び５２によってメッキされている。「離れている」トランスバース部材又はバイア１２４も存在している。これは接着剤充填アパーチャから形成され、その中にはもう１つのホールがドリル加工され及びメッキされる。
【００５１】  以下の実施例によって本発明について説明する。
実施例１
以下の方法に従って、図１及び２に示すスタックを形成した。約０．０３５６mm（０．００１４インチ）の厚さを有するニッケル／銅箔を、０．１９３mm（０．００７６インチ）の厚さの導電性ポリマーのシートの両側に取り付けることによって、それぞれ約０．２６４mm（０．０１０４インチ）の厚さを有する２つのラミネートを形成した。約４０容量％のカーボンブラック（Raven（登録商標）４３０、Columbian Chemicals社から入手可能）を、約６０容量％の高密度ポリエチレン（Chevron（登録商標）９６５９、chevron社から入手可能）と混合し、連続プロセスにてシート状に押出し及びラミネートすることによって導電性ポリマー組成物を製造した。ラミネートしたシートは、０．３０ｍ×０．４１ｍ（１２インチ×１６インチ）の個々のラミネートに切断した。ラミネートは、４．５ＭeVの電子ビームを用いて照射した。
【００５２】  各ラミネートには、その周囲の部分に非対称的パターンでドリル加工して、ラミネートの平面において既知のｘ−ｙ配向にラミネートを位置合わせ(register)するホール及びスロットを設けた。これらのレジストレーション・ホール及びスロットは、各プラークを互いにスタックを形成するための位置合わせ、並びにその後にイメージング、ソルダマスキング及びメッキ操作のためのツーリングの位置合わせのために用いられた。０．０７６２mm（０．００３インチ）の厚さの変性アクリル系接着剤（Pyralux（登録商標）ＬＦＯ、DuPont社から入手可能）に、ドリル加工によって位置合わせに適するレジストレーション・ホールを設けた。
【００５３】  ２つのラミネートのそれぞれの１つの箔層の１つの表面に、最初にエッチングレジストで被覆し、その後所望のパターンにて像形成するエッチング技術を用いてパターン形成した。エッチングレジストを現像し、塩化第二銅を用いてエッチングを行った後、レジストを除去した。これら同じ箔層にパターン形成を行って各デバイスの周囲部分及び残存導電性部材を規定した。更に、ラミネート上の金属箔の外側縁部をエッチングして、図２に示すように、交互方式の横方向パターンを周囲に形成した。続くＳｎ／Ｐｂの電解メッキの間に、電気的導通性を提供するパスを用いた。
【００５４】  ２つのラミネートを、図２に示すように、それらのパターン合わせしたエッチング側面を内側にし、両者の間に接着剤層をサンドイッチ形態で挟んで位置決めし、スタックを形成した。層形態にしたラミネートの位置合わせを取付具を用いて行い、加圧下でスタックを加熱して、各層を耐久性ある積層した構造に張り合わせた。得られたスタックの厚さは、約０．６１mm（０．０２４インチ）であった。
スタックの全体を通して０．９４mm（０．０３７インチ）の直径を有するホールをドリル加工してアパーチャを形成した。スタックをプラズマエッチングにより処理した。その後、アパーチャをコロイド状グラファイトによって被覆し、スタックを銅によって電解メッキした。
【００５５】  その後、エッチングによりスタックの外側金属箔層にパターン形成した。エッチングしたパターンと、前もってエッチングされている中間層との適切な位置合わせに、レジストレーション・ホールを用いた。縁部のまわりにおける交互方式の横方向パターンを上述のようにしたエッチングした。
ソルダマスク（Finedel DSR 2200 C-7,Tamura Kaken Co. Ltd.社から入手可能）をスタックの１つの外側金属箔層に適用してタックキュア（tack-cure）し、その後スタックのもう１つの外側金属箔層に適用してタックキュアした。その後、ソルダマスクに像形成し、現像した。個々のパーツを識別するためにマスクを適用し、その後パネルを加熱してマスクを十分に硬化させた。デバイスを回路基板に取り付けるために、ソルダパッド領域にＳｎＰｂソルダプレートをデポジットした。
【００５６】  まずシヤー又はソーを用いてアセンブリをストリップ形態に分割し、その後、２段階プロセスを用いる機械的スナッピングによってストリップを個々のデバイスに更に分割することによって、アセンブリを分割して、図５に示すデバイスを形成した。２段階プロセスでは、まずストリップを曲げて導電性ポリマーの分離ラインの部分に破断部を形成し、その後その分離ラインに沿ってシヤーを行った。得られたデバイスは、約４．５mm×３．４mm×０．７mm（０．１７９インチ×０．１３３インチ×０．０２９インチ）の寸法、及び約０．０３１Ωの抵抗を有していた。その後、ソルダリフローによってプリント回路基板上に装着したところ、デバイスは約０．０５０Ωの抵抗を有していた。
【００５７】実施例２
以下の方法に従って、図２４に示すようなスタックを形成した。実施例１と同様にして、３つのラミネートを製造し、照射及びドリル加工してレジストレーション・ホールを設けた。実施例１と同様の変性アクリル系接着剤の４つの層、及び片側がグレイオキシド（grey-oxide）処理された１オンスＣｕ箔（０．０３４mm（０．００１３５インチ）の厚さ）の２つの層を、位置合わせに適するようにドリル加工してレジストレーション・ホールを設けた。実施例１のエッチング技術を用いて、３つのラミネートすべての両方の箔電極の外側表面にパターン形成して、個々のデバイスの周囲部分及び残存導電性部材を規定し、パネルの周囲部分に交互方式の横方向パターンを規定した。
【００５８】  取付具内で、Ｃｕ箔の１つの層を（処理側を上にして）底部とした後、接着剤層、３つのラミネートをそれらのパターン合わせしエッチングした側を向けて位置決めし、各層の間に接着剤層をサンドイッチ形態で挟み、最上部のラミネートの上に接着剤層を載せ、１つのＣｕ箔層を（処理側を下にして）頂部に配して、スタックを形成した。取付具を用いて、層状ラミネートの位置合わせを行い、加圧下でスタックを加熱し、各層を耐久性あるラミネート構造に張り合わせた。得られたスタックの厚さは、約１．１９mm（０．０４７インチ）であった。スタックの全体を通り０．９４mm（０．０３７インチ）の直径を有するホールをドリル加工してアパーチャを設けた。スタックをプラズマエッチングして、コロイド状グラファイトによりスタックを被覆し、スタックを銅によって電解メッキした。
【００５９】  スタックの外側金属箔層にエッチングによりパターン形成を行い、レジストレーション・ホールを用いて適切な位置合わせを確実に行った。上述したようにして周囲部分に交互方式の横方向パターンをエッチングした。
実施例１と同様にして、マーク及びソルダを適用した。実施例１の手順を用いて、スタックアセンブリを分割して図２５に示すデバイスを形成した。得られたデバイスは、約４．５mm×３．４mm×１．２mm（０．１７９インチ×０．１３３インチ×０．０４７インチ）の寸法、及び約０．０１８Ωの抵抗を有していた。その後、ソルダリフローによってプリント回路基板上に装着したところ、デバイスは約０．０２９Ωの抵抗を有していた。
【００６０】実施例３
以下の方法に従って、図２６に示すようなスタックアセンブリを形成した。約０．０３５６mm（０．００１４インチ）の厚さを有するニッケル／銅箔を、０．１２７mm（０．００５インチ）の厚さの導電性ポリマーのシートの両側に取り付けることによって、約０．１９８４mm（０．００７８インチ）の厚さを有するラミネートを形成した。導電性ポリマーは、約３７容量％のカーボンブラック（Raven（登録商標）４３０）を、約１０．５容量％の高密度ポリエチレン（LB832、Equistar社により製造）及び約５２．５容量％のコポリマー（EBA705、Equistar社により製造）と混合し、連続プロセスにてシート状に押出し及びラミネートすることによって製造した。ラミネートしたシートは、０．１０ｍ×０．４１ｍ（４インチ×１６インチ）の個々のラミネートに切断した。
【００６１】  ラミネートをドリル加工し、実施例１と同様のレジストレーション・ホールを設け、ラミネートに０．１２７mm（０．０５０インチ）の直径を有するホール形成してアパーチャとした。実施例１と同様に処理した１オンスＣｕ箔の２つの層、及びエポキシプリプレグ（44N Multifilm、 Arlonから入手可能）の０．０３８mm（０．００１５インチ）の厚さの４つの層をドリル加工し、位置合わせに適するようにレジストレーション・ホールを設けた。
実施例１に記載したエッチング技術を用いて、２つの箔電極の外側表面にパターン形成して、個々のデバイスの周囲部分及び残存導電性部材並びにその後の分離プロセスのための基準マークとして作用する追加のエッチング・フィーチャーを規定した。
【００６２】  Ｃｕ箔の１つの層を（処理側を上にして）底部とした後、（図２６では単一の層として示されている）２つのプリプレグ層、ラミネート層、２つのプリプレグ層、そしてＣｕ箔層を（処理側を下にして）頂部に配して、スタックを形成した。取付具を用いて層の位置合わせを行い、加圧下でスタックを加熱し、各層を耐久性あるラミネート構造に張り合わせ、ラミネート内のアパーチャをエポキシで完全に充填した。得られたスタックの厚さは、約０．６１mm（０．０２４インチ）であった。
スタックの全体を通り０．９４mm（０．０３７インチ）及び０．５７mm（０．０２３インチ）の直径を有するホールをドリル加工してアパーチャを設け、０．５７mm（０．０２３インチ）の直径を有するホールをスタックの全体を通してドリル加工し、アパーチャを形成した。アパーチャはエポキシ充填アパーチャの中心に設けた。この後者のアパーチャは、エポキシによって層状電極から隔離されている。スタックをプラズマエッチングして、コロイド状グラファイトによりアパーチャを被覆し、スタックを銅によって電解メッキした。
【００６３】  その後、スタックの外側金属箔層をエッチングによってパターン形成した。レジストレーション・ホールを用いて、エッチングしたパターンと、既にエッチングされている内側層との適切な位置合わせを確実に行った。
図２７に示すデバイスを形成するため、アセンブリをソーによって分割し、ソーの位置マークとしてラミネートにエッチングした基準マークを用いて、パネルの長さを１つの方向についてスライスし、その後、パネルを９０度回転させ、パネルの幅を１つの方向についてダイシングした。得られたデバイスは、約４．５mm×１３．７７mm×０．６１mm（０．１７７インチ×０．５４２インチ×０．０２４インチ）の寸法を有していた。
個々のデバイスはベルトファーネス上でデバイスをポリマーの融点以上の温度まで（＞１３０℃）加熱して熱処理し、室温まで冷却した後、７ＭeVのコバルト照射源を用いて照射した。
【００６４】  得られたデバイスは、導電性ポリマーラミネートを横切る方向で測定して約０．０２８Ωの抵抗を有し、導電性ポリマーラミネート及び隔離されたバイアを横切る方向で測定して＞１×１０6Ωの抵抗を有していた。続いて、プリント回路基板又はＮｉリードへ装着することによって、デバイスは、導電性ポリマーラミネートを横切る方向で測定して約０．０４２Ωの抵抗を有し、導電性ポリマーラミネート及び隔離されたバイアを横切る方向で測定して＞１×１０6Ωの抵抗を有していた。デバイスは、デバイスに電機部品を直接的に取り付けるのに好適であった。アパーチャ及びトランスバース導電性部材は、正確な電気接続に応じて、装着した電気部品、例えば回路基板素子は、導電性ポリマーラミネートから電気的に接続されていてもよいし、また電気的に絶縁されていてもよいように配されている。
【図面の簡単な説明】
【図１】複数の個々の複合デバイスに更に分割することができる、本発明の第１の要旨において形成したスタックの一部の斜視図である。
【図２】内側導電性表面にパターン形成されているスタックの分解組立図である。
【図３】スタックの一部の平面図である。
【図４】図３における線IV−IVに沿うスタックの一部の断面図である。
【図５】本発明の複合デバイスの斜視図である。
【図６】プリント回路基板上に基板に対して平行に装着された複合デバイスの断面図である。
【図７】以下の図８、９、１０、１１、１４及び２１に示されている複合デバイスの平面図である。
【図８】並列に接続される２つの素子を有する複合デバイスを、図７における線VIII−VIIIに沿って観察した状態の断面図である。
【図９】並列に接続される２つの素子を有する複合デバイスを、図７における線VIII−VIIIに沿って観察した状態の断面図である。
【図１０】並列に接続される２つの素子を有する複合デバイスを、図７における線VIII−VIIIに沿って観察した状態の断面図である。
【図１１】並列に接続される３つの素子を有する複合デバイスを、図７における線VIII−VIIIに沿って観察した状態の断面図である。
【図１２】並列に接続される２つの素子を有するが、図１３に示すような残存導電性部材は有さないもう１つの複合デバイスの平面図である。
【図１３】図１２における線VIII−VIIIに沿って観察した状態の断面図である。
【図１４】並列に接続される２つの素子を有するもう１つの複合デバイスの図７における線VIII−VIIIに沿って観察した状態の断面図である。
【図１５】直列に接続される２つの素子を有する複合デバイスの断面図である。
【図１６】２以上の外側電気的接点を有する複合デバイスの平面図である。
【図１７】個々の複合デバイスを互いに接続して図１６及び１８〜２０のいずれかの複合デバイスを形成する相互連絡方式の電気的ダイアグラムである。
【図１８】図１６において線XVIII−XVIIIに沿って観察した状態の断面図である。
【図１９】図１６において線XIX−XIXに沿って観察した状態の断面図である。
【図２０】図１６において線XX−XXに沿って観察した状態の断面図である。
【図２１】２つの外側電極及び１つの内側電極を有する複合デバイスの断面図である。
【図２２】複合デバイスの層どうしの間に複数の電気的接続を有する複合デバイスの平面図である。
【図２３】図２２における線XXIII−XXIIIに沿って観察した状態の断面図である。
【図２４】アセンブリを形成して、複数の個々の複合デバイスに分割することができる本発明のスタックの分解組立図である。
【図２５】図２４のスタックから形成される本発明のデバイスの斜視図である。
【図２６】アセンブリを形成し、複数の個々の複合デバイスに分割することができる本発明のもう１種のスタックの分解組立図である。
【図２７】図２６のスタックから形成される本発明のデバイスの斜視図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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