(57)【特許請求の範囲】
【請求項１】
複数個直並列接続された電圧駆動型半導体素子（素子）と、これらを駆動するためのゲート駆動回路を備えた半導体スイッチ回路において、
前記各ゲート駆動回路を前記素子の直列接続数と同数設けるとともに、前記各ゲート駆動回路の出力のゲート線を互いに磁気結合させ、磁気結合させた後段のゲート線とエミッタ線を、直列接続された各段の並列接続素子数に応じ分岐して、それぞれ各段の並列接続された素子のゲート端子とエミッタ端子に入力し、かつ並列接続されている素子のコレクタおよびエミッタの主端子どうしを互いに接続することを特徴とする半導体スイッチ回路。
【請求項２】
前記並列接続される各素子へのゲート配線のインピ−ダンスが互いに等しくなるようにすることを特徴とする請求項１に記載の半導体スイッチ回路。
【請求項３】
前記並列接続される素子のコレクタおよびエミッタの主端子どうしを互いに接続する配線の浮遊インダクタンスを、各素子のコレクタ−エミッタ間に存在する内部インダクタンスよりも十分小さくなるようにすることを特徴とする請求項１または２に記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数個直並列接続された電圧駆動型半導体素子（以下、単に素子とも略記する）の素子電圧および素子電流を平衡化（バランス）させるための、素子接続方法と駆動方法を改良した半導体スイッチ回路に関する。
【背景技術】
【０００２】
近年、電力変換装置に対する大容量化のために、素子を直並列接続する場合、各素子のスイッチングタイミングのばらつきによって、素子に印加される電圧や電流がばらつく可能性がある。これにより、素子の定格に対して過電圧や過電流となった場合、素子破壊を招くことがある。そのため、素子を直列接続する場合には、電圧分担と電流分担を均一化する技術が重要となってくる。
【０００３】
従来技術として、例えば特許文献１に開示されている図３のような回路がある。
図示のように３直列２並列のIGBT素子(Q1a〜Q1c,Q2a~Q2c)、各素子のゲート駆動回路GDU1a~GDU2c、１：１の巻数比で構成された４つの磁気回路MC1a~MC2c、およびコモンモードの磁気回路MCxなどから構成される。
これらの磁気回路は、全IGBTのゲート線を磁気結合するように接続され、各ゲート駆動回路のオン・オフタイミングがばらついても、各ゲート電流を一致させるように動作する。その結果、スイッチングタイミングを同期させることができる。つまり、直並列接続された各素子の電圧，電流を、簡単な回路でバランスさせるものである。
【０００４】
【特許文献１】特開２００６−１４９１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記図３のようにすることで、各素子の電圧，電流を、簡単な回路でバランスさせることができるが、このような回路では各素子に対し１つずつゲート駆動回路が必要となり、回路が複雑，大型化するという問題が生じる。
したがって、この発明の課題は、直並列接続素子の電圧，電流を、簡単な回路でバランスさせることにある。
【課題を解決するための手段】
【０００６】
このような課題を解決するため、請求項１の発明では、複数個直並列接続された電圧駆動型半導体素子（素子）と、これらを駆動するためのゲート駆動回路を備えた半導体スイッチ回路において、
前記各ゲート駆動回路を前記素子の直列接続数と同数設けるとともに、前記各ゲート駆動回路の出力のゲート線を互いに磁気結合させ、磁気結合させた後段のゲート線とエミッタ線を、直列接続された各段の並列接続素子数に応じ分岐して、それぞれ各段の並列接続された素子のゲート端子とエミッタ端子に入力し、かつ並列接続されている素子のコレクタおよびエミッタの主端子どうしを互いに接続することを特徴とする。
【０００７】
上記請求項１の発明においては、前記並列接続される各素子へのゲート配線のインピ−ダンスが互いに等しくなるようにすることができ（請求項２の発明）、または、これら請求項１または２の発明においては、前記並列接続される素子のコレクタおよびエミッタの主端子どうしを互いに接続する配線の浮遊インダクタンスを、各素子のコレクタ−エミッタ間に存在する内部インダクタンスよりも十分小さくなるようにすることができる（請求項３の発明）。
【発明の効果】
【０００８】
この発明によれば、ゲート駆動回路を素子数分ではなく直列数分としたため、ゲート駆動回路の点数を大幅に削減でき、その結果、コスト低減や信頼性向上を実現できるという利点が得られる。
【発明を実施するための最良の形態】
【０００９】
図１はこの発明の実施の形態を説明するための構成図である。
これも図３と同様、素子(Q11〜Q13,Q21〜Q23)が３直列２並列の例で、GDU1〜GDU3はゲート駆動回路、磁気回路MC1，MC2は各ゲート線を磁気結合するための磁気回路である。この磁気回路の作用により、素子のゲート信号タイミングを同調させ、電圧バランスを実現している。
【００１０】
ここで、ゲート駆動回路は素子直列数だけ設置し（ここでは３個）、その出力信号を相互に磁気結合した後段より、直列接続された各段の並列素子数（ここでは２つ）に応じて分岐し（分岐線L11〜L32参照）、各素子へ接続している。また、並列接続されている素子のコレクタおよびエミッタの主端子（図１のＣおよびＥ端子）同士を接続する。このとき、並列接続されている素子へのゲート信号伝達時間を同じにして、スイッチングタイミングがばらつかないようにするため、分岐した各ゲート配線のインピーダンスを同等に設定する。
【００１１】
さらに、素子のオフ過渡時に、配線インダクタンスに起因するサージ電圧値をバランスさせるために、並列接続素子の主端子（コレクタ，エミッタ）を接続している配線のインダクタンスを、素子内部に浮遊するインダクタンス値よりも十分小さい値に設定する。この点に関し、図２の素子２並列回路を参照して説明する。図２において、M1,M2が並列接続の素子、C1,C2およびE1,E2が、各素子のコレクタおよびエミッタ端子、lmod1,lmod2が各素子の内部インダクタンスである。lmod1,lmod2は同じ素子を用い、同値（lmod）にする。また、l1,l2が２モジュールM1,M2を接続する配線に浮遊するインダクタンス分である。
【００１２】
ここで、各素子がターンオフし、各電流l1およびl2が遮断され、これらが同じ電流変化率di/dtで減少していると仮定する。このとき、各素子に印加されるサージ電圧上昇値VCE1,VCE2は次式で表わされる。
VCE1=（lmod＋l1）×di/dt      （１）
VCE2=（lmod＋l2）×di/dt      （２）
これらの式より、l1,l2のばらつきによって、各素子に印加される電圧がアンバランスとなることが分かる。
【００１３】
そこで、l1およびl2をlmodよりも十分小さい値に設定する。これにより、各電圧は次式のように近似される。
VCE1≒lmod×di/dt      （１'）
VCE2≒lmod×di/dt      （２'）
こうして、各素子のサージ電圧上昇値をほぼ同じ値にすることができる。
【００１４】
なお、電圧駆動型半導体素子として上記ではIGBTを用いたが、MOSFET（金属酸化膜電界効果トランジスタ）などを用いることができるのは言うまでも無い。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態を示す構成図
【図２】素子が２並列の場合を示す詳細図
【図３】従来例を示す構成図
【符号の説明】
【００１６】
GDU1〜GDU3…ゲート駆動回路、MC1，MC2…磁気回路、Q11〜Q13,Q21〜Q23…IGBT（絶縁ゲートバイポーラトランジスタ）を含む電圧駆動型半導体素子、L11〜L32…分岐線、l1,l2…配線インダクタンス、lmod1，lmod2…内部インダクタンス。
【図１】
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【図２】
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【図３】
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