(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域内に形成された第１の素子分離領域と、
前記半導体基板の第２の領域内に形成された第２の素子分離領域と、
前記半導体基板の第４の領域内に形成された第４の素子分離領域と、
前記第１の素子分離領域により画定された第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記第１の素子領域内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の素子分離領域により画定された第２の素子領域上に、前記第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜を介して形成され、前記第１のゲート電極よりゲート長が短い第２のゲート電極と、前記第２のゲート電極の両側の前記第２の素子領域内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第４の素子分離領域により画定された第４の素子領域上に、前記第１のゲート絶縁膜より膜厚の厚い第３のゲート絶縁膜を介して形成され、前記第１のゲート電極よりゲート長が長い第３のゲート電極と、前記第３のゲート電極の両側の前記第４の素子領域内に形成された第４のソース／ドレイン拡散層とを有する第３のトランジスタとを有し、
前記第２の素子分離領域の上面の高さは、前記第１の素子分離領域の上面の高さより高く、前記第４の素子分離領域の上面の高さは、前記第１の素子分離領域の上面の高さより高い
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の第３の領域内に形成された第３の素子分離領域と、
前記第３の素子分離領域により画定された第３の素子領域上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート電極上に絶縁膜を介して形成されたコントロールゲートと、前記フローティングゲート及びコントロールゲートの両側の前記第３の素子領域内に形成された第３のソース／ドレイン拡散層とを有するメモリセルとを更に有する
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第３の素子分離領域の上面の高さは、前記第４の素子分離領域の上面の高さより高い
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２の素子分離領域の上面の高さは、前記第２の素子領域の上面の高さと同じ又は前記第２の素子領域の上面の高さより高い
ことを特徴とする半導体装置。
【請求項５】
半導体基板の第１の領域内に形成された第１のトランジスタと；前記半導体基板の第２の領域内に形成され、前記第１のトランジスタより耐圧の低い第２のトランジスタと；前記半導体基板の第４の領域内に形成され、前記第１のトランジスタより耐圧の高い第３のトランジスタとを有する半導体装置の製造方法であって、
前記半導体基板の前記第１の領域内に第１の素子分離領域を形成し、前記半導体基板の前記第２の領域内に第２の素子分離領域を形成し、前記半導体基板の前記第４の領域内に第４の素子分離領域を形成する第１の工程と、
前記第１の素子分離領域により画定された第１の素子領域上、前記第２の素子分離領域により画定された第２の素子領域上、及び、前記第４の素子分離領域により画定された第４の素子領域上に、酸化膜を形成する第２の工程と、
前記酸化膜上に耐酸化膜を形成する第３の工程と、
前記第２の領域内の前記耐酸化膜を除去することなく、前記第１の領域内の前記耐酸化膜と前記第４の領域内の前記耐酸化膜を同時に除去する第４の工程と、
前記第２の領域内の前記酸化膜を除去することなく、前記第１の領域内の前記酸化膜及び前記第１の素子分離領域と、前記第４の領域内の前記酸化膜及び前記第４の素子分離領域をエッチングし、前記第１の素子領域の表面及び前記第４の素子領域の表面を露出させる第５の工程と、
前記第２の領域内に前記酸化膜が存在している状態で、前記第１の素子領域上及び前記第４の素子領域上に第３のゲート絶縁膜を形成する第６の工程と、
前記第２の領域内の前記酸化膜を除去することなく、前記第１の領域内の前記第３のゲート絶縁膜及び前記第１の素子分離領域をエッチングし、前記第１の素子領域の表面を露出する第７の工程と、
前記第２の領域内に前記酸化膜が存在している状態で、前記第１の素子領域上に前記第３のゲート絶縁膜より膜厚の薄い第１のゲート絶縁膜を形成する第８の工程と、
前記第２の領域内の前記耐酸化膜を除去する第９の工程と、
前記第２の素子分離領域の上面の高さが前記第１の素子分離領域の上面の高さより高くなるように前記第２の領域内の前記酸化膜及び前記第２の素子分離領域をエッチングし、前記第２の素子領域の表面を露出させる第１０の工程と、
前記第２の素子領域上に前記第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜を形成する第１１の工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に、前記第１のゲート電極よりゲート長の短い第２のゲート電極を形成し、前記第３のゲート絶縁膜上に前記第１のゲート電極よりゲート長の長い第３のゲート電極を形成する第１２の工程と、
前記第１のゲート電極の両側の前記第１の素子領域内に第１のソース／ドレイン拡散層を形成し、前記第２のゲート電極の両側の前記第２の素子領域内に第２のソース／ドレイン拡散層を形成し、前記第３のゲート電極の両側の前記第４の素子領域内に第４のソース／ドレイン拡散層を形成する第１３の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板の第３の領域内に形成されたメモリセルを更に有し、
前記第１の工程では、前記半導体基板の前記第３の領域内に第３の素子分離領域を更に形成し、
前記第２の工程では、前記第３の素子分離領域により画定された第３の素子領域上に、前記酸化膜を更に形成し、
前記第５の工程では、前記第２の領域内の前記酸化膜を除去することなく、前記第３の領域内の前記酸化膜を更に除去し、
前記第５の工程の後、前記第６の工程の前に、前記第２の領域内に前記酸化膜が存在している状態で、前記第３の素子領域上にトンネル絶縁膜を形成する第１４の工程と；前記第３の素子領域の前記トンネル絶縁膜上にフローティングゲートを形成する第１５の工程と；前記第１の領域上、前記第２の領域上及び前記第３の領域上に、シリコン窒化膜を含む積層膜を形成する第１６の工程とを更に有し、
前記第１２の工程では、前記フローティングゲート上にコントロールゲートを更に形成し、
前記第１３の工程では、前記コントロールゲートの両側の前記第３の素子領域内に第３のソース／ドレイン拡散層を更に形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記第１０の工程における前記第２の素子分離領域のエッチングは、前記第２の素子分離領域の上面の高さが前記第２の素子領域の上面の高さと同じ又は前記第２の素子領域の上面の高さより高くなるように行う
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ゲート絶縁膜の膜厚が異なる複数種のトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを同一基板上に混載した半導体装置が提案されている。
【０００３】
提案されている半導体装置においては、例えばフローティングゲートとコントロールゲートとを有するスタックゲート構造のメモリセルが、メモリセル形成領域内に形成されている。高電圧トランジスタ形成領域内には、ゲート絶縁膜の膜厚が比較的厚い高電圧トランジスタが形成されている。中電圧トランジスタ形成領域内には、高電圧トランジスタのゲート絶縁膜より膜厚の薄いゲート絶縁膜を有する中電圧トランジスタが形成されている。低電圧トランジスタ形成領域には、中電圧トランジスタのゲート絶縁膜より膜厚の薄いゲート絶縁膜を有する低電圧トランジスタが形成されている。
【０００４】
このような半導体装置は、例えば特許文献１に記載されている。
【特許文献１】特開２００５−１４２３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを単に形成した場合には、高電圧トランジスタ形成領域における素子分離領域の上面の高さがメモリセル形成領域における素子分離領域の上面の高さより低くなり、中電圧トランジスタ形成領域における素子分離領域の上面の高さが高電圧トランジスタ形成領域における素子分離領域の上面の高さより低くなり、低電圧トランジスタ形成領域における素子分離領域の上面の高さが中電圧トランジスタ形成領域における素子分離領域の上面の高さより低くなる。このため、低電圧トランジスタ形成領域における素子分離領域の上面の高さが、低電圧トランジスタ形成領域における素子領域の上面の高さに対して極端に低くなる。低電圧トランジスタ形成領域における素子分離領域の上面の高さが、低電圧トランジスタ形成領域における素子領域の上面の高さに対して極端に低い場合には、所望のゲート長のゲート電極を有する低電圧トランジスタを形成することが困難であり、電気的特性の良好な半導体装置を提供することが困難であった。
【０００６】
本発明の目的は、ゲート絶縁膜の膜厚が異なる複数種のトランジスタを形成する場合であっても、良好な電気的特性を実現し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板の第１の領域内に形成された第１の素子分離領域と、前記半導体基板の第２の領域内に形成された第２の素子分離領域と、前記第１の素子分離領域により画定された第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記第１の素子領域内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、前記第２の素子分離領域により画定された第２の素子領域上に、前記第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜を介して形成され、前記第１のゲート電極よりゲート長が短い第２のゲート電極と、前記第２のゲート電極の両側の前記第２の素子領域内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタとを有し、前記第２の素子分離領域の上面の高さは、前記第１の素子分離領域の上面の高さより高いことを特徴とする半導体装置が提供される。
【０００８】
また、本発明の他の観点によれば、半導体基板の第１の領域内に形成された第１のトランジスタと；前記半導体基板の第２の領域内に形成され、前記第１のトランジスタより耐圧の低い第２のトランジスタとを有する半導体装置の製造方法であって、前記半導体基板の前記第１の領域内に第１の素子分離領域を形成し、前記半導体基板の前記第２の領域内に第２の素子分離領域を形成する第１の工程と、前記第１の素子分離領域により画定された第１の素子領域上、及び、前記第２の素子分離領域により画定された第２の素子領域上に、酸化膜を形成する第２の工程と、前記第２の領域内の前記酸化膜を除去することなく、前記第１の領域内の前記酸化膜を除去し、前記第１の素子領域の表面を露出する第３の工程と、前記第２の領域内に前記酸化膜が存在している状態で、前記第１の素子領域上に第１のゲート絶縁膜を形成する第４の工程と、前記第２の素子領域の表面を露出する第５の工程と、前記第２の素子領域上に第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜を形成する第６の工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に、前記第１のゲート電極よりゲート長の短い第２のゲート電極を形成する第７の工程と、前記第１のゲート電極の両側の前記第１の素子領域内に第１のソース／ドレイン拡散層を形成し、前記第２のゲート電極の両側の前記第２の素子領域内に第２のソース／ドレイン拡散層を形成する第８の工程とを有することを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明の更に他の観点によれば、半導体基板の第１の領域内に第１の素子分離領域を形成し、前記半導体基板の第２の領域内に第２の素子分離領域を形成する工程と、前記第１の素子分離領域により画定された第１の素子領域、及び前記第２の素子分離領域により画定された第２の素子領域の前記半導体基板上に、耐酸化膜を形成する工程と、前記第２の領域内の前記耐酸化膜を残存させつつ、前記第１の領域内の前記耐酸化膜を除去する工程と、前記第２の領域内に前記耐酸化膜が存在している状態で、前記第１の素子領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第２の素子領域内の前記耐酸化膜を除去する工程と、前記第２の素子領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、低電圧トランジスタ形成領域の素子領域上の犠牲酸化膜を除去することなく、低電圧トランジスタ形成領域の素子領域上に犠牲酸化膜が存在している状態でトンネル絶縁膜を形成するため、低電圧トランジスタ形成領域の素子領域上にシリコン酸化膜が厚く成長するのを防止することができる。このため、低電圧トランジスタ形成領域の素子領域上のシリコン酸化膜を除去する際に、低電圧トランジスタ形成領域の素子分離領域が過度にエッチングされるのを防止することができ、低電圧トランジスタ形成領域の素子分離領域の上面の高さが素子領域に対して極端に低くなってしまうのを防止することができる。また、本発明によれば、低電圧トランジスタ形成領域の素子領域上のＯＮＯ膜を除去することなく、低電圧トランジスタ形成領域の素子領域上にＯＮＯ膜が存在している状態で高電圧トランジスタのゲート絶縁膜や中電圧トランジスタのゲート絶縁膜を形成するため、低電圧トランジスタの素子領域上にシリコン酸化膜が厚く成長するのを防止することができる。このため、低電圧トランジスタ形成領域の素子領域上のシリコン酸化膜を除去する際に、低電圧トランジスタ形成領域の素子分離領域が過度にエッチングされるのを防止することができ、低電圧トランジスタ形成領域の素子分離領域の上面の高さが素子領域に対して極端に低くなってしまうのを防止することができる。従って、本発明によれば、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが、長手方向に強く引っ張られてしまうのを防止することができ、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが過度に細くなってしまうのを防止することができる。このため、本発明によれば、所望のゲート長のゲート電極を有する低電圧トランジスタを形成することが可能となり、電気的特性の良好な半導体装置を提供することが可能となる。
【００１１】
また、本発明によれば、低電圧トランジスタ形成領域の素子領域上のシリコン窒化膜を除去することなく、低電圧トランジスタ形成領域の素子領域上にシリコン窒化膜が存在している状態で高電圧トランジスタのゲート絶縁膜や中電圧トランジスタのゲート絶縁膜を形成するため、低電圧トランジスタの素子領域上にシリコン酸化膜が厚く成長するのを防止することができる。このため、低電圧トランジスタ形成領域の素子領域上のシリコン酸化膜を除去する際に、低電圧トランジスタ形成領域の素子分離領域が過度にエッチングされるのを防止することができ、低電圧トランジスタ形成領域の素子分離領域の上面の高さが素子領域に対して極端に低くなってしまうのを防止することができる。従って、本発明によれば、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが、長手方向に強く引っ張られてしまうのを防止することができ、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが過度に細くなってしまうのを防止することができる。このため、本発明によれば、所望のゲート長のゲート電極を有する低電圧トランジスタを形成することが可能となり、電気的特性の良好な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
図５７は、ゲート長が６５ｎｍの低電圧トランジスタを形成しようとした際における低電圧トランジスタのゲート長の測定結果を示すグラフである。図５７における横軸は素子領域（活性領域）の幅Ｗを示しており、図５７における縦軸はゲート長Ｌｇを示している。
【００１３】
図５７において○印で示すプロットは、素子分離領域の上面の高さが素子領域（活性領域）の上面の高さと等しい場合、又は、素子分離領域の上面の高さが素子領域の上面の高さより若干高い場合における低電圧トランジスタのゲート長の測定結果を示している。図５７における点線は、○印で示すプロットの平均値を示している。
【００１４】
図５７において◆印で示すプロットは、素子分離領域の上面の高さが素子領域の上面の高さより１０ｎｍ程度低い場合における低電圧トランジスタのゲート長の測定結果を示している。図５７における実線は、◆印で示すプロットの平均値を示している。
【００１５】
図５７から分かるように、素子分離領域の上面の高さが素子領域の上面の高さより１０ｎｍ程度低い場合には、ゲート長が最大で７ｎｍ程度も短くなってしまう。
【００１６】
素子分離領域の上面の高さが素子領域の上面の高さより低い場合にゲート長が短くなってしまうのは、ゲート電極をパターニングするためのフォトレジスト膜より成るパターンが長手方向に引っ張られ、フォトレジスト膜より成るパターンが細くなってしまうためと考えられる。
【００１７】
低電圧トランジスタはゲート長が比較的短いため、ゲート長の変動が低電圧トランジスタの電気的特性に与える影響は極めて大きい。例えば、ゲート長の設計値が６５ｎｍの低電圧トランジスタに対して、実際に形成される低電圧トランジスタのゲート長が７ｎｍも小さくなった場合には、所望の電気的特性を有する低電圧トランジスタを得ることは困難である。このため、低電圧トランジスタにおいては、設計値に対するゲート長の変動を抑制することが極めて重要である。
【００１８】
なお、スタックゲート構造のメモリセル、高電圧トランジスタ及び中電圧トランジスタにおいては、ゲート長が比較的長いため、ゲート長がある程度変動したとしても、電気的特性に与える影響は比較的小さく、特段の問題はない。
【００１９】
図５８は、メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合における素子分離領域の上面の高さを示すグラフである。
【００２０】
図５８に示すように、メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合には、高電圧トランジスタ形成領域における素子分離領域の上面の高さがメモリセル形成領域における素子分離領域の上面の高さより低くなり、中電圧トランジスタ形成領域における素子分離領域の上面の高さが高電圧トランジスタ形成領域における素子分離領域の上面の高さより低くなり、低電圧トランジスタ形成領域における素子分離領域の上面の高さが中電圧トランジスタ形成領域における素子分離領域の上面の高さより低くなる。このため、低電圧トランジスタ形成領域における素子分離領域の上面の高さが、低電圧トランジスタ形成領域における素子領域の上面の高さに対して極端に低くなる。このため、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが長手方向に強く引っ張られ、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが極度に細くなってしまう。このため、メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合には、所望のゲート長のゲート電極を有する低電圧トランジスタを形成することが困難であり、電気的特性の良好な半導体装置を提供することが困難である。
【００２１】
ところで、ゲート電極をパターニングする際に低電圧トランジスタ形成領域における素子分離領域の上面の高さが極度に低くならないように、素子分離領域を形成する工程において、素子分離領域の上面の高さを極めて高く設定しておくことも考えられる。
【００２２】
図５９は、素子分離領域を形成する工程において素子分離領域の上面を極めて高く設定した場合を示す断面図である。図５９（ａ）は、メモリセル形成領域のうちの、フローティングゲート２２０及びコントロールゲート２２４ａが形成される領域を示しており、図５９（ｂ）は、メモリセル形成領域のうちの、フローティングゲート２２０及びコントロールゲート２２４ａがエッチング除去される領域を示している。図５９（ｃ）は、図５９（ｂ）のうちの太線で囲まれた部分を拡大して示した図である。
【００２３】
図５９（ａ）に示すように、メモリセル形成領域における半導体基板２１０には、素子分離領域２１４ａを形成するための溝２１２ａが形成されている。溝２１２ａの底面及び側壁には、シリコン酸化膜２１３が形成されている。シリコン酸化膜２１３が形成された溝２１２ａには、素子分離領域２１４ａが形成されている。素子分離領域２１４ａにより素子領域２１６ａが画定されている。素子分離領域２１４ａの上面の高さは、素子領域２１６ａの上面の高さに対して極端に高く設定されている。素子領域２１６ａ上には、トンネル絶縁膜２１８を介してアモルファスシリコンより成るフローティングゲート２２０が形成されている。フローティングゲート２２０上には、ＯＮＯ膜２２２を介してポリシリコンより成るコントロールゲート２２４ａが形成されている。こうして、メモリセル形成領域には、フローティングゲート２２０とコントロールゲート２２４ａとを有するスタックゲート構造のメモリセル２３６が形成されている。
【００２４】
しかし、素子分離領域２１４ａを形成する際に、素子分離領域２１４ａの上面の高さを極端に高く設定した場合には、素子分離領域２１４ａのうちの素子領域２１６ａ側の部分に急峻な傾斜が生じてしまう。このような場合において、パターニングを行う際に位置ずれが生じると、フローティングゲート２２２が除去される領域において、ＯＮＯ膜より成る残渣２２３の下部に、アモルファスシリコンの残渣２２１が残存してしまう虞がある（図５９（ｂ）、図５９（ｃ）参照）。また、ポリシリコンより成る残渣２２５が、ＯＮＯ膜２２２の残渣の上部に残存してしまう虞もある。ＯＮＯ膜２２２より成る残渣２２３の下部や上部にアモルファスシリコンやポリシリコンより成る残渣２２１、２２５が生じた場合には、互いに隣接するメモリセル２３６同士が短絡したり、フローティングゲート２２０の電荷漏れが生じたりしてしまい、正常に動作しえない。従って、素子分離領域を形成する工程において、素子分離領域の上面の高さを予め著しく高く設定しておくことは好ましくない。
【００２５】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図３１を用いて説明する。
【００２６】
（半導体装置）
まず、本実施形態による半導体装置及びその製造方法を図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置のメモリセルを示す平面図である。図３は、本実施形態による半導体装置の高電圧トランジスタ、中電圧トランジスタ及び低電圧トランジスタを示す平面図である。図３（ａ）は高電圧トランジスタを示しており、図３（ｂ）は中電圧トランジスタを示しており、図３（ｃ）は低電圧トランジスタを示している。図４は、素子分離領域の上面の高さと素子領域の上面の高さとの関係を示すグラフである。
【００２７】
本実施形態による半導体装置は、メモリセル（フラッシュメモリセルが形成されるメモリセル形成領域２と、高電圧トランジスタ（高耐圧トランジスタ）が形成される高電圧トランジスタ形成領域４と、高電圧トランジスタより耐圧が低い中電圧トランジスタ（中耐圧トランジスタ）が形成される中電圧トランジスタ形成領域６と、中電圧トランジスタより耐圧が低い低電圧トランジスタ（低電圧トランジスタ）が形成される低電圧トランジスタ形成領域８とを有している。
【００２８】
メモリセル形成領域２における半導体基板１０には、素子分離領域１４ａを形成するための溝１２ａが形成されている。溝１２ａの側壁及び底面には、シリコン酸化膜１３が形成されている。シリコン酸化膜１３が形成された溝１２ａ内には、素子領域（活性領域）１６ａを画定する素子分離領域１４ａが埋め込まれている。かかる素子分離領域１４ａは、ＳＴＩ（Shallow Trench Isolation）法により形成されている。図１（ａ）に示すメモリセル形成領域２の断面は、図２のＡ−Ａ′線断面に対応しており、図１（ｂ）に示すメモリセル形成領域２の断面は、図２のＢ−Ｂ′断面に対応している。
【００２９】
メモリセル形成領域２内の素子領域１６ａ上には、シリコン酸化膜より成るトンネル絶縁膜（ゲート絶縁膜）１８が形成されている。トンネル絶縁膜１８上には、フローティングゲート２０が形成されている。
【００３０】
フローティングゲート２０上には、シリコン窒化膜を含む積層膜２２が形成されている。より具体的には、フローティングゲート２０上には、第１のシリコン酸化膜と、第１のシリコン酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成された第２のシリコン酸化膜とを有する積層膜２２が形成されている。このようなシリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造の積層膜２２は、ＯＮＯ膜と称される。
【００３１】
フローティングゲート２０上には、ＯＮＯ膜２２を介してコントロールゲート２４ａが形成されている。
【００３２】
フローティングゲート２０及びコントロールゲート２４ａの両側の素子領域１６ａ内には、低濃度不純物領域（エクステンション領域）２６及びポケット領域（図示せず）が形成されている。
【００３３】
フローティングゲート２０及びコントロールゲート２４ａの側壁には、サイドウォール絶縁膜２８が形成されている。
【００３４】
サイドウォール絶縁膜２８が形成されたフローティングゲート２０及びコントロールゲート２４ａの両側の素子領域１６ａ内には、高濃度不純物領域３０が形成されている。低濃度不純物領域２６、高濃度不純物領域３０等によりソース／ドレイン拡散層３２が構成されている。
【００３５】
コントロールゲート２４上及びソース／ドレイン拡散層３２上には、それぞれシリサイド膜３４が形成されている。ソース／ドレイン拡散層３２上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【００３６】
こうして、フローティングゲート２０とコントロールゲート２４とソース／ドレイン拡散層３２とを有するスタックゲート構造のメモリセル３６が構成されている。
【００３７】
高電圧トランジスタ形成領域４には、素子分離領域１４ｂを形成するための溝１２ｂが形成されている。溝１２ｂの側壁及び底面には、シリコン酸化膜１３が形成されている。シリコン酸化膜１３が形成された溝１２ｂ内には、素子領域１６ｂを画定する素子分離領域１４ｂが埋め込まれている。図１（ａ）に示す高電圧トランジスタ形成領域４の断面は、図３（ａ）のＣ−Ｃ′断面に対応しており、図１（ｂ）に示す高電圧トランジスタ形成領域４の断面は、図３（ａ）のＤ−Ｄ′断面に対応している。
【００３８】
高電圧トランジスタ形成領域４内の素子領域１６ｂ上には、膜厚が比較的厚いゲート絶縁膜４６が形成されている。かかるゲート絶縁膜４６の膜厚は、例えば１５ｎｍ程度とする。
【００３９】
ゲート絶縁膜４６上には、ゲート長が比較的長いゲート電極２４ｂが形成されている。かかるゲート電極２４ｂのゲート長は、例えば７００ｎｍ程度とする。
【００４０】
ゲート電極２４ｂの両側の素子領域１６ｂ内には、低濃度不純物領域５０及びポケット領域（図示せず）が形成されている。
【００４１】
ゲート電極２４ｂの側壁には、サイドウォール絶縁膜２８が形成されている。
【００４２】
サイドウォール絶縁膜２８が形成されたゲート電極２４ｂの両側の素子領域１６ｂ内には、高濃度不純物領域５２が形成されている。低濃度不純物領域５０、高濃度不純物領域５２等によりソース／ドレイン拡散層５４が構成されている。
【００４３】
ゲート電極２４ｂ上及びソース／ドレイン拡散層５４上には、それぞれシリサイド膜３４が形成されている。ソース／ドレイン拡散層５４上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【００４４】
こうして、ゲート電極２４ｂとソース／ドレイン拡散層５４とを有する高電圧トランジスタ５６が構成されている。
【００４５】
中電圧トランジスタ形成領域６には、素子分離領域１４ｃを形成するための溝１２ｃが形成されている。溝１２ｃの側壁及び底面には、シリコン酸化膜１３が形成されている。シリコン酸化膜１３が形成された溝１２ｃ内には、素子領域１６ｃを画定する素子分離領域１４ｃが埋め込まれている。図１（ａ）に示す中電圧トランジスタ形成領域６の断面は、図３（ｂ）のＥ−Ｅ′断面に対応しており、図１（ｂ）に示す中電圧トランジスタ形成領域６の断面は、図３（ｂ）のＦ−Ｆ′断面に対応している。
【００４６】
中電圧トランジスタ形成領域６内の素子領域１６ｃ上には、高電圧トランジスタ５６のゲート絶縁膜４６より膜厚の薄いゲート絶縁膜５８が形成されている。かかるゲート絶縁膜５８の膜厚は、例えば７ｎｍ程度とする。
【００４７】
ゲート絶縁膜５８上には、高電圧トランジスタ５６のゲート電極２４ｂよりゲート長が短いゲート電極２４ｃが形成されている。かかるゲート電極２４ｃのゲート長は、３５０ｎｍ程度とする。
【００４８】
ゲート電極２４ｃの両側の素子領域１６ｃ内には、低濃度不純物領域６０及びポケット領域（図示せず）が形成されている。
【００４９】
ゲート電極２４ｃの側壁には、サイドウォール絶縁膜２８が形成されている。
【００５０】
サイドウォール絶縁膜２８が形成されたゲート電極２４ｃの両側の素子領域１６ｃ内には、高濃度不純物領域６２が形成されている。低濃度不純物領域６０、高濃度不純物領域６２等によりソース／ドレイン拡散層６４が構成されている。
【００５１】
ゲート電極２４ｃ上及びソース／ドレイン拡散層６４上には、それぞれシリサイド膜３４が形成されている。ソース／ドレイン拡散層６４上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【００５２】
こうして、ゲート電極２４ｃとソース／ドレイン拡散層６４とを有する中電圧トランジスタ６６が構成されている。
【００５３】
低電圧トランジスタ形成領域８には、素子分離領域１４ｄを形成するための溝１２ｄが形成されている。溝１２ｄの側壁及び底面には、シリコン酸化膜１３が形成されている。シリコン酸化膜１３が形成された溝１２ｄ内には、素子領域１６ｄを画定する素子分離領域１４ｄが埋め込まれている。図１（ａ）に示す低電圧トランジスタ形成領域８の断面は、図３（ｃ）のＧ−Ｇ′断面に対応しており、図１（ｂ）に示す低電圧トランジスタ形成領域８の断面は、図３（ｃ）のＨ−Ｈ′断面に対応している。
【００５４】
低電圧トランジスタ形成領域８内の素子領域１６ｄ上には、中電圧トランジスタ６６のゲート絶縁膜５８より膜厚の薄いゲート絶縁膜６８が形成されている。かかるゲート絶縁膜６８の膜厚は、例えば１．５ｎｍ程度とする。
【００５５】
ゲート絶縁膜６８上には、中電圧トランジスタ６６のゲート電極２４ｃよりゲート長が短いゲート電極２４ｄが形成されている。かかるゲート電極２４ｄのゲート長は、６０ｎｍ程度とする。
【００５６】
ゲート電極２４ｄの両側の素子領域１６ｄ内には、低濃度不純物領域７０及びポケット領域（図示せず）が形成されている。
【００５７】
ゲート電極２４ｄの側壁には、サイドウォール絶縁膜２８が形成されている。
【００５８】
サイドウォール絶縁膜２８が形成されたゲート電極２４ｄの両側の素子領域１６ｄ内には、高濃度不純物領域７２が形成されている。低濃度不純物領域７０、高濃度不純物領域７２等によりソース／ドレイン拡散層７４が構成されている。
【００５９】
ゲート電極２４ｄ上及びソース／ドレイン拡散層７４上には、それぞれシリサイド膜３４が形成されている。ソース／ドレイン拡散層７４上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【００６０】
こうして、ゲート電極２４ｄとソース／ドレイン拡散層７４とを有する低電圧トランジスタ７６が構成されている。
【００６１】
図４は、素子領域の上面に対する素子分離領域の上面の高さを示すグラフである。
【００６２】
●印で示すプロットは、本実施形態による半導体装置の場合を示している。■印で示すプロットは、比較例の場合、即ち、メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合を示している。
【００６３】
図４に示すように、本実施形態では、メモリセル形成領域２における素子分離領域１４ａの上面の高さは、メモリセル形成領域２の素子領域１６ａの上面の高さに対して、例えば８ｎｍ程度高くなっている。
【００６４】
また、本実施形態では、高電圧トランジスタ形成領域４における素子分離領域１４ｂの上面の高さは、高電圧トランジスタ形成領域４の素子領域１６ｂの上面の高さに対して、例えば３ｎｍ程度低くなっている。
【００６５】
また、本実施形態では、中電圧トランジスタ形成領域６における素子分離領域１４ｃの上面の高さは、中電圧トランジスタ形成領域６の素子領域１６ｃの上面の高さに対して、例えば２１ｎｍ程度低くなっている。
【００６６】
また、本実施形態では、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さは、低電圧トランジスタ形成領域８の素子領域１６ｄの上面の高さとほぼ等しくなっている。即ち、本実施形態では、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さは、中電圧トランジスタ形成領域６における素子分離領域１４ｃの上面の高さより高くなっている。
【００６７】
メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合には、図４において比較例として示すように、高電圧トランジスタ形成領域における素子分離領域の上面の高さが、メモリセル形成領域における素子分離領域の上面の高さより低くなり、中電圧トランジスタ形成領域における素子分離領域の上面の高さが高電圧トランジスタ形成領域における素子分離領域の上面の高さより低くなり、低電圧トランジスタ形成領域における素子分離領域の上面の高さが中電圧トランジスタ形成領域における素子分離領域の上面の高さより低くなる。このため、低電圧トランジスタ形成領域における素子分離領域の上面の高さが、素子領域の上面の高さに対して極端に低くなる。このため、メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合には、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが長手方向に強く引っ張られ、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが極度に細くなってしまっていた。このため、メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合には、所望のゲート長のゲート電極を有する低電圧トランジスタを形成することが困難であり、電気的特性の良好な半導体装置を提供することが困難であった。
【００６８】
これに対し、本実施形態によれば、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さが、低電圧トランジスタ形成領域８の素子領域１６ｄの上面の高さに対して極端に低くなってはいないため、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃ（図２６参照）が長手方向に強く引っ張られることはなく、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが極度に細くなってしまうのを防止することができる。このため、本実施形態によれば、所望のゲート長のゲート電極２４ｄを有する低電圧トランジスタ７６を形成することが可能となり、電気的特性の良好な半導体装置を提供することが可能となる。
【００６９】
メモリセル３６、高電圧トランジスタ５６、中電圧トランジスタ６６及び低電圧トランジスタ７６が形成された半導体基板１０上には、層間絶縁膜７８が形成されている。
【００７０】
層間絶縁膜７８には、ソース／ドレイン電極３４に達するコンタクトホール８０が形成されている。コンタクトホール８０内には、コンタクトプラグ８２が埋め込まれている。
【００７１】
コンタクトプラグ８２が埋め込まれた層間絶縁膜７８上には、層間絶縁膜８４が形成されている。
【００７２】
層間絶縁膜８４には、配線８６を埋め込むための溝８５が形成されている。
【００７３】
層間絶縁膜８４に形成された溝８５内には、配線８６が埋め込まれている。各々の配線８６は、コンタクトプラグ８２を介してソース／ドレイン電極３４に電気的に接続されている。
【００７４】
このように、本実施形態によれば、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さが、低電圧トランジスタ形成領域８の素子領域１６ｄの上面の高さとほぼ等しくなっている。即ち、本実施形態によれば、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さが、低電圧トランジスタ形成領域８の素子領域１６ｄの上面の高さに対して極端に低くなってはいないため、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃ（図２６参照）が長手方向に強く引っ張られるのを防止することが可能となり、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜が過度に細くなってしまうのを防止することができる。このため、本実施形態によれば、所望のゲート長のゲート電極２４ｄを有する低電圧トランジスタ７６を形成することができ、電気的特性の良好な半導体装置を提供することができる。
【００７５】
こうして本実施形態による半導体装置が構成されている。
【００７６】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図３１を用いて説明する。図５乃至図３１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７７】
まず、例えば熱酸化法により、半導体基板１０上に、膜厚１０ｎｍ程度のシリコン酸化膜８８を形成する。半導体基板１０としては、例えばシリコン基板を用いる。
【００７８】
次に、全面に、例えばＣＶＤ法により、膜厚８０ｎｍ程度のシリコン窒化膜９０を形成する。
【００７９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を塗布する。素子領域（活性領域）１６ａ〜１６ｄの最小幅が１００ｎｍ程度の場合、フォトレジスト膜の膜厚は２００ｎｍ程度である。
【００８０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。
【００８１】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜９０を異方性エッチングする。この際、シリコン窒化膜９０上のフォトレジスト膜も殆どエッチング除去される。この後、シリコン窒化膜９０上に残存しているフォトレジスト膜を除去する。
【００８２】
次に、シリコン窒化膜９０をマスクとして、シリコン基板１０をエッチングする。これにより、３００ｎｍ程度の深さの溝（トレンチ）１２ａ〜１２ｄが、メモリセル形成領域２内、高電圧トランジスタ形成領域４内、中電圧トランジスタ形成領域６内及び低電圧トランジスタ形成領域８内に、それぞれ形成される（図５参照）。シリコン窒化膜９０をマスクとしてシリコン基板１０をエッチングする際には、シリコン窒化膜９０の上部も若干エッチングされるため、シリコン窒化膜９０の膜厚は６０ｎｍ程度となる。
【００８３】
次に、例えば熱酸化法により、溝１２ａ〜１２ｄの側壁と側面とを酸化する。これにより、溝１２ａ〜１２ｄの底面及び側壁に膜厚５ｎｍ程度のシリコン酸化膜１３が形成される。
【００８４】
次に、全面に、例えば高密度プラズマＣＶＤ法により、膜厚４００ｎｍ程度のシリコン酸化膜１４を形成する（図６参照）。
【００８５】
次に、図７に示すように、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜９０の表面が露出するまでシリコン酸化膜１４を研磨する。この際、シリコン窒化膜９０の表面も若干研磨されるため、シリコン窒化膜９０の膜厚は３０ｎｍ程度となる。かかるシリコン窒化膜９０はシリコン基板１０上に形成された１０ｎｍ程度のシリコン酸化膜８８上に形成されているため、シリコン窒化膜９０の上面の高さはシリコン基板１０の表面から４０ｎｍ程度となる。溝１４ａ〜１４ｄに埋め込まれたシリコン酸化膜より成る素子分離領域１４ａ〜１４ｄの上面の高さは、シリコン窒化膜９０の上面の高さと等しい。素子分離領域１４ａ〜１４ｄの上面は、シリコン基板１０の表面から４０ｎｍ程度高い状態となる。
【００８６】
次に、フッ酸を用いて、素子分離領域１４ａ〜１４ｄを７ｎｍ程度の厚さ分だけエッチングする。素子分離領域１４ａ〜１４ｄを７ｎｍ程度エッチングした後においては、素子分離領域１４ａ〜１４ｄの上面は、シリコン基板１０の表面から３３ｎｍ程度の高い状態となる。なお、素子分離領域１４ａ〜１４ｄを７ｎｍ程度の厚さ分だけエッチングするのは、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面の高さと素子領域１６ｄの上面の高さとを、最終的にほぼ等しく設定するためである。
【００８７】
次に、例えば加熱したリン酸を用い、シリコン窒化膜９０をエッチング除去する（図８参照）。リン酸を用いてシリコン窒化膜９０をエッチングすれば、シリコン酸化膜８８に対するシリコン窒化膜９０のエッチングの選択比を十分に確保できるため、素子領域１６ａ〜１６ｄ上のシリコン酸化膜８８は殆どエッチングされることなく残存する。このため、素子領域１６ａ〜１６ｄ上には、１０ｎｍ程度のシリコン酸化膜８８が残存した状態となる。
【００８８】
次に、図９に示すように、例えばフッ酸を用い、素子領域１６ａ〜１６ｄ上のシリコン酸化膜８８をエッチング除去する。１０ｎｍのシリコン酸化膜８８をエッチングする際には、シリコン酸化膜８８の１．２倍の膜厚である１２ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、素子分離領域１４ａ〜１４ｄを構成するシリコン酸化膜は、１２ｎｍ程度エッチングされることとなる。このため、シリコン酸化膜８８をエッチングした後においては、各々の素子分離領域１４ａ〜１４ｄの上面は、素子領域１６ａ〜１６ｄの上面から２１ｎｍ程度高い状態となる。
【００８９】
こうして、ＳＴＩ法により、素子分離領域１４ａ〜１４ｄが形成される。
【００９０】
次に、図１０に示すように、全面に、例えば熱酸化法により、膜厚８〜１２ｎｍ程度のシリコン酸化膜より成る犠牲酸化膜９２を形成する。ここでは、犠牲酸化膜９２の膜厚を例えば１０ｎｍ程度とする。
【００９１】
次に、例えばイオン注入法により、メモリセル形成領域２及び高電圧トランジスタ形成領域４に、ドーパント不純物を導入することにより、所定の導電型のウェル（図示せず）を適宜形成する。
【００９２】
また、例えばイオン注入法により、メモリセル形成領域２及び高電圧トランジスタ形成領域４に、ドーパント不純物を導入することにより、閾値電圧制御層（図示せず）を適宜形成する。
【００９３】
次に、全面に、スピンコート法により、フォトレジスト膜９４を形成する。
【００９４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９４をパターニングする。これにより、低電圧トランジスタ形成領域８を覆うフォトレジスト膜９４が形成される。
【００９５】
次に、フォトレジスト膜９４をマスクとして、メモリセル形成領域２内、高電圧トランジスタ形成領域４内、及び、中電圧トランジスタ形成領域６内の犠牲酸化膜９２をエッチング除去する（図１１参照）。エッチング液としては、例えばフッ酸を用いる。１０ｎｍの犠牲酸化膜９２をエッチングする際には、犠牲酸化膜９２の１．２倍の膜厚である１２ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、犠牲酸化膜９２をエッチングした後においては、メモリセル形成領域２内の素子分離領域１４ａの上面、高電圧トランジスタ形成領域４内の素子分離領域１４ｂの上面、及び、中電圧トランジスタ形成領域６内の素子分離領域１４ｃの上面は、素子領域１６ａ〜１６ｃの上面から９ｎｍ程度高い状態となる。低電圧トランジスタ形成領域８内の素子分離領域１６ｄは、フォトレジスト膜９４により覆われているため、エッチングされることはなく、低電圧トランジスタ形成領域８内の素子分離領域１４ｄの上面は、素子領域１６ｄの上面から２１ｎｍ程度高い状態に維持される。この後、フォトレジスト膜９４を剥離する。
【００９６】
なお、ここでは、中電圧トランジスタ形成領域６の犠牲酸化膜９２をエッチング除去する場合を例に説明したが、中電圧トランジスタ形成領域６の犠牲酸化膜９２をエッチング除去しなくてもよい。中電圧トランジスタ形成領域６及び低電圧トランジスタ形成領域８を覆うフォトレジスト膜を用いてエッチングを行えば、中電圧トランジスタ形成領域６の犠牲酸化膜９２をエッチングしないようにすることが可能である。
【００９７】
次に、図１２に示すように、例えば熱酸化法により、膜厚１０ｎｍ程度のシリコン酸化膜より成るトンネル絶縁膜１８を形成する。これにより、メモリセル形成領域２の素子領域１６ａ上、高電圧トランジスタ形成領域４上の素子領域１６ｂ上、及び、中電圧トランジスタ形成領域６上の素子領域１６ｃ上には、膜厚１０ｎｍ程度のトンネル絶縁膜１８が形成される。一方、低電圧トランジスタ形成領域８においては素子領域１６ｄ上に犠牲酸化膜９２が存在しているため、トンネル絶縁膜１８を形成する際には、低電圧トランジスタ形成領域８にはシリコン酸化膜が７ｎｍ程度しか成長しない。このため、低電圧トランジスタ形成領域８の素子領域１６ｄ上に存在するシリコン酸化膜９２の総膜厚は、１７ｎｍ程度となる。
【００９８】
次に、図１３に示すように、例えばＣＶＤ法により、ドーパント不純物が導入されたアモルファスシリコン膜２０を形成する。ドーパント不純物としては、例えばリン（Ｐ）を用いる。かかるアモルファスシリコン膜２０の膜厚は、例えば７０ｎｍ程度とする。かかるアモルファスシリコン膜２０は、フローティングゲートとなるものである。
【００９９】
次に、図１４に示すように、フォトリソグラフィ技術を用い、アモルファスシリコン膜２０をパターニングする。これにより、メモリセル形成領域２のアモルファスシリコン膜２０は所定の形状にパターニングされる。また、メモリセル形成領域２以外の領域のアモルファスシリコン膜２０は、エッチング除去される。
【０１００】
次に、図１５に示すように、全面に、例えばＣＶＤ法により、全面に、膜厚６〜１０ｎｍ程度のシリコン酸化膜と膜厚４〜８ｎｍ程度のシリコン窒化膜と膜厚３〜７ｎｍ程度のシリコン酸化膜とを順次積層して成るＯＮＯ膜（積層膜）２２を形成する。
【０１０１】
次に、例えばイオン注入法により、中電圧トランジスタ形成領域６及び低電圧トランジスタ形成領域８に、ドーパント不純物を導入することにより、所定の導電型のウェル（図示せず）を適宜形成する。
【０１０２】
また、例えばイオン注入法により、中電圧トランジスタ形成領域６及び低電圧トランジスタ形成領域８に、ドーパント不純物を導入することにより、閾値電圧制御層（図示せず）を適宜形成する。
【０１０３】
次に、全面に、スピンコート法により、フォトレジスト膜９６を形成する。
【０１０４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９６をパターニングする。これにより、高電圧トランジスタ形成領域４及び中電圧トランジスタ形成領域６を露出するフォトレジスト膜９６が形成される。
【０１０５】
次に、フォトレジスト膜９６をマスクとして、高電圧トランジスタ形成領域４及び中電圧トランジスタ形成領域６のＯＮＯ膜２２をエッチング除去する（図１６参照）。ＯＮＯ膜２２の一部を構成するシリコン酸化膜をエッチングする際には、例えばウエットエッチングを用いる。ＯＮＯ膜２２の一部を構成するシリコン窒化膜をエッチングする際には、例えばドライエッチングを用いる。即ち、ウエットエッチングとドライエッチングとを併用することにより、ＯＮＯ膜２２がエッチングされる。
【０１０６】
なお、ここでは、高電圧トランジスタ形成領域４及び中電圧トランジスタ形成領域６のＯＮＯ膜２２をエッチング除去する場合を例に説明したが、中電圧トランジスタ形成領域６のＯＮＯ膜２２をエッチング除去しなくてもよい。メモリセル形成領域２、中電圧トランジスタ形成領域６及び低電圧トランジスタ形成領域８を覆うフォトレジスト膜をマスクとしてエッチングを行えば、中電圧トランジスタ形成領域６のＯＮＯ膜２２をエッチング除去しないようにすることができる。
【０１０７】
ただし、半導体装置を製造する際における工程数を削減するためには、この段階で中電圧トランジスタ形成領域６のＯＮＯ膜２２をエッチング除去しておくことが好ましい。
【０１０８】
次に、図１７に示すように、フォトレジスト膜９６をマスクとして、トンネル絶縁膜１８をエッチング除去する。これにより、高電圧トランジスタ形成領域４の素子領域１６ｂが露出する。なお、中電圧トランジスタ形成領域６の素子領域１６ｃも露出することとなる。エッチング液としては、例えばフッ酸を用いる。１０ｎｍのシリコン酸化膜より成るトンネル絶縁膜１８をエッチングする際には、トンネル絶縁膜１８の１．２倍の膜厚である１２ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、高電圧トランジスタ形成領域４の素子分離領域１４ｂ、及び、中電圧トランジスタ形成領域６の素子分離領域１４ｃは、１２ｎｍ程度の膜厚だけエッチングされることとなる。このため、トンネル絶縁膜１８をエッチングした後においては、高電圧トランジスタ形成領域４の素子分離領域１４ｂの上面、及び、中電圧トランジスタ形成領域６の素子分離領域１４ｃの上面は、素子領域１６ｂ、１６ｄの上面より３ｎｍ程度低い状態となる。一方、メモリセル形成領域２の素子分離領域１４ａの上面は、素子領域１６ａの上面より９ｎｍ程度高い状態が維持される。また、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面は、素子領域１６ｄの上面より２１ｎｍ程度高い状態が維持される。
【０１０９】
次に、図１８に示すように、高電圧トランジスタ形成領域４の素子領域１６ｂ上に、例えば膜厚１５ｎｍ程度のゲート絶縁膜４６を形成する。この際、中電圧トランジスタ形成領域６の素子領域１６ｃ上にも、膜厚１５ｎｍ程度のゲート絶縁膜４６が形成されることとなる。ＯＮＯ膜２２の一部を構成するシリコン窒化膜は、耐酸化性を有する膜である。このため、ＯＮＯ膜２２により覆われている領域、即ち、メモリセル形成領域２２及び低電圧トランジスタ形成領域８においては、シリコン酸化膜は殆ど成長しない。
【０１１０】
次に、全面に、スピンコート法により、フォトレジスト膜９８を形成する。
【０１１１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９８をパターニングする。これにより、中電圧トランジスタ形成領域６を露出するフォトレジスト膜９８が形成される。
【０１１２】
次に、フォトレジスト膜９８をマスクとして、中電圧トランジスタ形成領域６の素子領域１６ｃ上のゲート絶縁膜４６をエッチング除去する（図１９参照）。エッチング液としては、例えばフッ酸を用いる。１５ｎｍのゲート絶縁膜４６をエッチングする際には、ゲート絶縁膜４６の１．２倍の膜厚である１８ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、ゲート絶縁膜４６をエッチングした後においては、中電圧トランジスタ形成領域６の素子分離領域１４ｃの上面は、素子領域１６ｃの上面より２１ｎｍ程度低い状態となる。一方、メモリセル形成領域２の素子分離領域１４ａの上面は、素子領域１６ａの上面より９ｎｍ程度高い状態が維持される。また、高電圧トランジスタ形成領域４の素子分離領域１４ｂの上面は、素子領域１６ｂの上面より３ｎｍ程度低い状態が維持される。また、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面は、素子領域１６ｄの上面より２１ｎｍ程度高い状態が維持される。この後、フォトレジスト膜９８を剥離する。
【０１１３】
次に、図２０に示すように、例えば熱酸化法により、中電圧トランジスタ形成領域６の素子領域１６ｃ上に、例えば膜厚７ｎｍのゲート絶縁膜５８を形成する。上述したように、ＯＮＯ膜２２の一部を構成するシリコン窒化膜は、耐酸化性を有する膜である。このため、ＯＮＯ膜２２により覆われている領域、即ち、メモリセル形成領域２及び低電圧トランジスタ形成領域８においては、シリコン酸化膜は殆ど成長しない。
【０１１４】
次に、全面に、スピンコート法により、フォトレジスト膜１００を形成する。
【０１１５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１００をパターニングする。これにより、低電圧トランジスタ形成領域８を露出するフォトレジスト膜１００が形成される（図２１参照）。
【０１１６】
次に、図２２に示すように、フォトレジスト膜１００をマスクとして、低電圧トランジスタ形成領域８の素子領域１６ｄ上のシリコン酸化膜９２をエッチング除去する。エッチング液としては、例えばフッ酸を用いる。１７ｎｍのシリコン酸化膜９２をエッチングする際には、シリコン酸化膜９２の約１．２倍の膜厚である２１ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、ゲート絶縁膜９２をエッチングした後においては、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面の高さと、素子領域１６ｄの上面の高さとはほぼ等しくなる。一方、メモリセル形成領域２の素子分離領域１４ａの上面は、素子領域１６ａの上面より９ｎｍ程度高い状態が維持される。また、高電圧トランジスタ形成領域４の素子分離領域１４ｂの上面は、素子領域１６ｂの上面より３ｎｍ程度低い状態が維持される。また、中電圧トランジスタ形成領域６の素子分離領域１４ｃの上面は、素子領域１６ｃの上面より２１ｎｍ程度低い状態が維持される。この後、フォトレジスト膜１００を剥離する。
【０１１７】
次に、図２３に示すように、例えば熱酸化法により、低電圧トランジスタ形成領域８の素子領域１６ｄ上に、例えば膜厚１．５ｎｍ程度のゲート絶縁膜６８を形成する。
【０１１８】
次に、図２４に示すように、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜２４を形成する。
【０１１９】
次に、フォトリソグラフィ技術を用い、メモリセル形成領域２におけるポリシリコン膜２４をパターニングする。これにより、フローティングゲート２０上にコントロールゲート２４ａが形成される（図２５参照）。
【０１２０】
次に、全面に、スピンコート法により、フォトレジスト膜１０２を形成する。
【０１２１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０２をパターニングする。これにより、高電圧トランジスタ５６のゲート電極２４ｂをパターニングするためのフォトレジスト膜のパターン１０２ａ、中電圧トランジスタ６６のゲート電極２４ｃをパターニングするためのフォトレジスト膜のパターン１０２ｂ、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが形成される（図２６参照）。
【０１２２】
図４に示すように、メモリセル形成領域２においては、素子分離領域１４ａの上面は、素子領域１６ａの上面より９ｎｍ程度高い状態となっている。また、高電圧トランジスタ形成領域４においては、素子分離領域１４ｂの上面は、素子領域１６ｂの上面より３ｎｍ程度低い状態となっている。また、中電圧トランジスタ形成領域６においては、素子分離領域１４ｃの上面は、素子領域１６ｃの上面より２１ｎｍ程度低い状態となっている。また、低電圧トランジスタ形成領域８においては、素子分離領域１４ｄの上面の高さは、素子領域１６ｄの上面の高さとはほぼ等しくなっている。
【０１２３】
低電圧トランジスタ形成領域８においては、素子分離領域１４ｄの上面の高さと素子領域１６ｄの上面の高さとがほぼ等しいため、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが、長手方向に強く引っ張られてしまうことはない。このため、本実施形態によれば、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが過度に細くなってしまうのを防止することができる。このため、本実施形態によれば、所望のゲート長のゲート電極２４ｄを有する低電圧トランジスタ７６を形成することが可能となり、電気的特性の良好な半導体装置を提供することが可能となる。
【０１２４】
なお、中電圧トランジスタ形成領域６においては、素子分離領域１４ｃの上面が素子領域１６ｃの上面に対してある程度低くなっているため、中電圧トランジスタ６６のゲート電極２４ｃをパターニングするためのフォトレジスト膜のパターン１０２ｂは、長手方向に引っ張られることとなる。しかし、中電圧トランジスタ６６のゲート電極２４ｃのゲート長は３５０ｎｍ程度と比較的長いため、ゲート電極２４ｃをパターニングするためのフォトレジスト膜のパターン１０２ｂが数ｎｍ程度細くなったとしても、中電圧トランジスタ６６の電気的特性に与える影響は殆どない。
【０１２５】
また、高電圧トランジスタ形成領域４においても、素子分離領域１４ｂの上面が素子領域１６ｂの上面に対してある程度低くなっているため、高電圧トランジスタ５６のゲート電極２４ｂをパターニングするためのフォトレジスト膜のパターン１０２ａは、長手方向に引っ張られることとなる。しかし、高電圧トランジスタ５６のゲート電極２４ｂのゲート長は７００ｎｍ程度と比較的長いため、ゲート電極２４ｂをパターニングするためのフォトレジスト膜のパターン１０２ａが数ｎｍ程度細くなったとしても、高電圧トランジスタ５６の電気的特性に与える影響は殆どない。
【０１２６】
次に、フォトレジスト膜１０２をマスクとして、ポリシリコン膜２４をエッチングする。これにより、高電圧トランジスタ５６のゲート電極２４ｂ、中電圧トランジスタ６６のゲート電極２４ｃ、及び、低電圧トランジスタ７６のゲート電極２４ｄが、それぞれ形成される（図２７参照）。
【０１２７】
次に、例えばイオン注入法により、コントロールゲート２４ａの両側の素子領域１６ａにドーパント不純物を導入することにより、低濃度不純物領域（エクステンション領域）２６及びポケット領域（図示せず）を形成する。
【０１２８】
また、ゲート電極２４ｂの両側の素子領域１６ｂにドーパント不純物を導入することにより、低濃度不純物領域（エクステンション領域）５０及びポケット領域（図示せず）を形成する。
【０１２９】
また、ゲート電極２４ｃの両側の素子領域１６ｃにドーパント不純物を導入することにより、低濃度不純物領域（エクステンション領域）６０及びポケット領域（図示せず）を形成する。
【０１３０】
また、ゲート電極２４ｄの両側の素子領域１６ｄにドーパント不純物を導入することにより、低濃度不純物領域（エクステンション領域）７０及びポケット領域（図示せず）を形成する（図２８参照）。
【０１３１】
次に、フローティングゲート及びコントロールゲートの側壁部分、高電圧トランジスタのゲート電極の側壁部分、中電圧トランジスタのゲート電極の側壁部分、及び、低電圧トランジスタのゲート電極の側壁部分に、それぞれサイドウォール絶縁膜（サイドウォールスペーサ）を形成する。
【０１３２】
次に、例えばイオン注入法により、サイドウォール絶縁膜２８が形成されたフローティングゲート２０及びコントロールゲート２４ａの両側の素子領域１６ａ内に、高濃度不純物領域３０を形成する。こうして、低濃度不純物領域２６、高濃度不純物領域３０等を有するソース／ドレイン拡散層３２が形成される。
【０１３３】
また、例えばイオン注入法により、サイドウォール絶縁膜２８が形成されたゲート電極２４ｂの両側の素子領域１６ｂ内に、高濃度不純物領域５２を形成する。こうして、低濃度不純物領域５０、高濃度不純物領域５２等を有するソース／ドレイン拡散層５４が形成される。
【０１３４】
また、例えばイオン注入法により、サイドウォール絶縁膜２８が形成されたゲート電極２４ｃの両側の素子領域１６ｃ内に、高濃度不純物領域６２を形成する。こうして、低濃度不純物領域６０、高濃度不純物領域６２等を有するソース／ドレイン拡散層６４が形成される。
【０１３５】
また、例えばイオン注入法により、サイドウォール絶縁膜２８が形成されたゲート電極２４ｄの両側の素子領域１６ｄ内に、高濃度不純物領域７２を形成する。こうして、低濃度不純物領域７０、高濃度不純物領域７２等を有するソース／ドレイン拡散層７４が形成される。
【０１３６】
次に、コントロールゲート２４ａ上、ゲート電極２４ｂ〜２４ｄ上及びソース／ドレイン拡散層３２、５４、６４、７４上に、シリサイド膜３４を形成する（図２９参照）。ソース／ドレイン拡散層３２、５４、６４、７４上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【０１３７】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜７８を形成する。
【０１３８】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３４に達するコンタクトホール８０を形成する。
【０１３９】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。
【０１４０】
次に、例えばＣＭＰ法により、層間絶縁膜７８の表面が露出するまで導電膜を研磨する。これにより、コンタクトホール８０内に、導電膜より成る導体プラグ８２が埋め込まれる（図３０参照）。
【０１４１】
次に、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜より成る層間絶縁膜８４を形成する。
【０１４２】
次に、配線８６を埋め込むための溝８５を層間絶縁膜８４に形成する。
【０１４３】
次に、全面に、例えばスパッタリング法により、導電膜を形成する。
【０１４４】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成る配線８４が溝８５内に埋め込まれる。
【０１４５】
こうして、本実施形態による半導体装置が製造される（図３１参照）。
【０１４６】
このように、本実施形態によれば、低電圧トランジスタ形成領域８の素子領域１６ｄ上の犠牲酸化膜９２を除去することなく、低電圧トランジスタ形成領域８の素子領域１６ｄ上に犠牲酸化膜９２が存在している状態でトンネル絶縁膜１８を形成するため、低電圧トランジスタ形成領域８の素子領域１６ｄ上にシリコン酸化膜が厚く成長するのを防止することができる。このため、低電圧トランジスタ形成領域８の素子領域１６ｄ上のシリコン酸化膜９２を除去する際に、低電圧トランジスタ形成領域８の素子分離領域１４ｄが過度にエッチングされるのを防止することができ、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面の高さが素子領域１６ｄに対して極端に低くなってしまうのを防止することができる。
【０１４７】
また、本実施形態によれば、低電圧トランジスタ形成領域８の素子領域１６ｄ上のＯＮＯ膜２２を除去することなく、低電圧トランジスタ形成領域８の素子領域１６ｄ上にＯＮＯ膜２２が存在している状態で高電圧トランジスタ５６のゲート絶縁膜４６や中電圧トランジスタ６６のゲート絶縁膜５８を形成するため、低電圧トランジスタ７６の素子領域１６ｄ上にシリコン酸化膜９２が厚く成長するのを防止することができる。このため、低電圧トランジスタ形成領域８の素子領域１６ｄ上のシリコン酸化膜９２を除去する際に、低電圧トランジスタ形成領域８の素子分離領域１４ｄが過度にエッチングされるのを防止することができ、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面の高さが素子領域１６ｄに対して極端に低くなってしまうのを防止することができる。
【０１４８】
従って、本実施形態によれば、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが、長手方向に強く引っ張られてしまうのを防止することができ、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｄが過度に細くなってしまうのを防止することができる。このため、本実施形態によれば、所望のゲート長のゲート電極２４ｄを有する低電圧トランジスタ７６を形成することが可能となり、電気的特性の良好な半導体装置を提供することが可能となる。
【０１４９】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図３２乃至図５６を用いて説明する。図１乃至図３１に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１５０】
（半導体装置）
まず、本実施形態による半導体装置及びその製造方法を図３２乃至図３４を用いて説明する。図３２は、本実施形態による半導体装置を示す断面図である。図３３は、本実施形態による半導体装置の高電圧トランジスタ、中電圧トランジスタ及び低電圧トランジスタを示す平面図である。図３３（ａ）は高電圧トランジスタを示しており、図３３（ｂ）は中電圧トランジスタを示しており、図３３（ｃ）は低電圧トランジスタを示している。図３４は、素子分離領域の上面の高さと素子領域の上面の高さとの関係を示すグラフである。
【０１５１】
本実施形態による半導体装置は、高電圧トランジスタ（高耐圧トランジスタ）５６と、高電圧トランジスタより耐圧が低い中電圧トランジスタ（中耐圧トランジスタ）６６と、中電圧トランジスタより耐圧が低い低電圧トランジスタ（低電圧トランジスタ）７６とが形成されているが、スタックゲート構造のメモリセル３６が形成されていないことに主な特徴がある。
【０１５２】
高電圧トランジスタ形成領域４には、素子分離領域１４ｂを形成するための溝１２ｂが形成されている。溝１２ｂの側壁及び底面には、シリコン酸化膜１３が形成されている。シリコン酸化膜１３が形成された溝１２ｂ内には、素子領域１６ｂを画定する素子分離領域１４ｂが埋め込まれている。図３２（ａ）に示す高電圧トランジスタ形成領域４の断面は、図３３（ａ）のＣ−Ｃ′断面に対応しており、図３２（ｂ）に示す高電圧トランジスタ形成領域４の断面は、図３３（ａ）のＤ−Ｄ′断面に対応している。
【０１５３】
高電圧トランジスタ形成領域４内の素子領域１６ｂ上には、膜厚が比較的厚いゲート絶縁膜４６が形成されている。かかるゲート絶縁膜４６の膜厚は、例えば１５ｎｍ程度とする。
【０１５４】
ゲート絶縁膜４６上には、ゲート長が比較的長いゲート電極２４ｂが形成されている。かかるゲート電極２４ｂのゲート長は、例えば７００ｎｍ程度とする。
【０１５５】
ゲート電極２４ｂの両側の素子領域１６ｂ内には、低濃度不純物領域５０及びポケット領域（図示せず）が形成されている。
【０１５６】
ゲート電極２４ｂの側壁には、サイドウォール絶縁膜２８が形成されている。
【０１５７】
サイドウォール絶縁膜２８が形成されたゲート電極２４ｂの両側の素子領域１６ｂ内には、高濃度不純物領域５２が形成されている。低濃度不純物領域５０、高濃度不純物領域５２等によりソース／ドレイン拡散層５４が構成されている。
【０１５８】
ゲート電極２４ｂ上及びソース／ドレイン拡散層５４上には、それぞれシリサイド膜３４が形成されている。ソース／ドレイン拡散層５４上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【０１５９】
こうして、ゲート電極２４ｂとソース／ドレイン拡散層５４とを有する高電圧トランジスタ５６が構成されている。
【０１６０】
中電圧トランジスタ形成領域６には、素子分離領域１４ｃを形成するための溝１２ｃが形成されている。溝１２ｃの側壁及び底面には、シリコン酸化膜１３が形成されている。シリコン酸化膜１３が形成された溝１２ｃ内には、素子領域１６ｃを画定する素子分離領域１４ｃが埋め込まれている。図３２（ａ）に示す中電圧トランジスタ形成領域６の断面は、図３３（ｂ）のＥ−Ｅ′断面に対応しており、図３２（ｂ）に示す中電圧トランジスタ形成領域６の断面は、図３３（ｂ）のＦ−Ｆ′断面に対応している。
【０１６１】
中電圧トランジスタ形成領域６内の素子領域１６ｃ上には、高電圧トランジスタ５６のゲート絶縁膜４６より膜厚の薄いゲート絶縁膜５８が形成されている。かかるゲート絶縁膜５８の膜厚は、例えば７ｎｍ程度とする。
【０１６２】
ゲート絶縁膜５８上には、高電圧トランジスタ５６のゲート電極２４ｂよりゲート長が短いゲート電極２４ｃが形成されている。かかるゲート電極２４ｃのゲート長は、３５０ｎｍ程度とする。
【０１６３】
ゲート電極２４ｃの両側の素子領域１６ｃ内には、低濃度不純物領域６０及びポケット領域（図示せず）が形成されている。
【０１６４】
ゲート電極２４ｃの側壁には、サイドウォール絶縁膜２８が形成されている。
【０１６５】
サイドウォール絶縁膜２８が形成されたゲート電極２４ｃの両側の素子領域１６ｃ内には、高濃度不純物領域６２が形成されている。低濃度不純物領域６０、高濃度不純物領域６２等によりソース／ドレイン拡散層６４が構成されている。
【０１６６】
ゲート電極２４ｃ上及びソース／ドレイン拡散層６４上には、それぞれシリサイド膜３４が形成されている。ソース／ドレイン拡散層６４上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【０１６７】
こうして、ゲート電極２４ｃとソース／ドレイン拡散層６４とを有する中電圧トランジスタ６６が構成されている。
【０１６８】
低電圧トランジスタ形成領域８には、素子分離領域１４ｄを形成するための溝１２ｄが形成されている。溝１２ｄの側壁及び底面には、シリコン酸化膜１３が形成されている。シリコン酸化膜１３が形成された溝１２ｄ内には、素子領域１６ｄを画定する素子分離領域１４ｄが埋め込まれている。図３２（ａ）に示す低電圧トランジスタ形成領域８の断面は、図３３（ｃ）のＧ−Ｇ′断面に対応しており、図３２（ｂ）に示す低電圧トランジスタ形成領域８の断面は、図３３（ｃ）のＨ−Ｈ′断面に対応している。
【０１６９】
低電圧トランジスタ形成領域８内の素子領域１６ｄ上には、中電圧トランジスタ６６のゲート絶縁膜５８より膜厚の薄いゲート絶縁膜６８が形成されている。かかるゲート絶縁膜６８の膜厚は、例えば１．５ｎｍ程度とする。
【０１７０】
ゲート絶縁膜６８上には、中電圧トランジスタ６６のゲート電極２４ｃよりゲート長が短いゲート電極２４ｄが形成されている。かかるゲート電極２４ｄのゲート長は、６０ｎｍ程度とする。
【０１７１】
ゲート電極２４ｄの両側の素子領域１６ｄ内には、低濃度不純物領域７０及びポケット領域（図示せず）が形成されている。
【０１７２】
ゲート電極２４ｄの側壁には、サイドウォール絶縁膜２８が形成されている。
【０１７３】
サイドウォール絶縁膜２８が形成されたゲート電極２４ｄの両側の素子領域１６ｄ内には、高濃度不純物領域７２が形成されている。低濃度不純物領域７０、高濃度不純物領域７２等によりソース／ドレイン拡散層７４が構成されている。
【０１７４】
ゲート電極２４ｄ上及びソース／ドレイン拡散層７４上には、それぞれシリサイド膜３４が形成されている。ソース／ドレイン拡散層７４上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【０１７５】
こうして、ゲート電極２４ｄとソース／ドレイン拡散層７４とを有する低電圧トランジスタ７６が構成されている。
【０１７６】
図３４は、素子領域の上面に対する素子分離領域の上面の高さを示すグラフである。
【０１７７】
図３４に示すように、本実施形態では、高電圧トランジスタ形成領域４における素子分離領域１４ｂの上面の高さは、高電圧トランジスタ形成領域４の素子領域１６ｂの上面の高さとほぼ等しくなっている。
【０１７８】
また、本実施形態では、中電圧トランジスタ形成領域６における素子分離領域１４ｃの上面の高さは、中電圧トランジスタ形成領域６の素子領域１６ｃの上面の高さに対して、例えば６ｎｍ程度低くなっている。
【０１７９】
また、本実施形態では、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さは、低電圧トランジスタ形成領域８の素子領域１６ｄの上面の高さとほぼ等しくなっている。即ち、本実施形態では、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さは、中電圧トランジスタ形成領域６における素子分離領域１４ｃの上面の高さより高くなっている。
【０１８０】
高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合には、中電圧トランジスタ形成領域における素子分離領域の上面の高さが高電圧トランジスタ形成領域における素子分離領域の上面の高さより低くなり、低電圧トランジスタ形成領域における素子分離領域の上面の高さが中電圧トランジスタ形成領域における素子分離領域の上面の高さより低くなる。このため、低電圧トランジスタ形成領域における素子分離領域の上面の高さが、素子領域の上面の高さに対して極端に低くなる。このため、高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合には、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが長手方向に強く引っ張られ、低電圧トランジスタのゲート電極をパターニングするためのフォトレジスト膜のパターンが極度に細くなってしまっていた。このため、高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合には、所望のゲート長のゲート電極を有する低電圧トランジスタを形成することが困難であり、電気的特性の良好な半導体装置を提供することが困難であった。
【０１８１】
これに対し、本実施形態によれば、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さが、低電圧トランジスタ形成領域８の素子領域１６ｄの上面の高さに対して極端に低くなってはいないため、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃ（図５１参照）が長手方向に強く引っ張られることはなく、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが極度に細くなってしまうのを防止することができる。このため、本実施形態によれば、所望のゲート長のゲート電極２４ｄを有する低電圧トランジスタ７６を形成することが可能となり、電気的特性の良好な半導体装置を提供することが可能となる。
【０１８２】
高電圧トランジスタ５６、中電圧トランジスタ６６及び低電圧トランジスタ７６が形成された半導体基板１０上には、層間絶縁膜７８が形成されている。
【０１８３】
層間絶縁膜７８には、ソース／ドレイン電極３４に達するコンタクトホール８０が形成されている。コンタクトホール８０内には、コンタクトプラグ８２が埋め込まれている。
【０１８４】
コンタクトプラグ８２が埋め込まれた層間絶縁膜７８上には、層間絶縁膜８４が形成されている。
【０１８５】
層間絶縁膜８４には、配線８６を埋め込むための溝８５が形成されている。
【０１８６】
層間絶縁膜８４に形成された溝８５内には、配線８６が埋め込まれている。各々の配線８６は、コンタクトプラグ８２を介してソース／ドレイン電極３４に電気的に接続されている。
【０１８７】
このように、本実施形態によれば、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さが、低電圧トランジスタ形成領域８の素子領域１６ｄの上面の高さとほぼ等しくなっている。即ち、本実施形態において、低電圧トランジスタ形成領域８における素子分離領域１４ｄの上面の高さが、低電圧トランジスタ形成領域８の素子領域１６ｄの上面の高さに対して極端に低くなってはいないため、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃ（図５１参照）が長手方向に強く引っ張られるのを防止することが可能となり、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜が過度に細くなってしまうのを防止することができる。このため、本実施形態においても、所望のゲート長のゲート電極２４ｄを有する低電圧トランジスタ７６を形成することができ、電気的特性の良好な半導体装置を提供することができる。
【０１８８】
こうして本実施形態による半導体装置が構成されている。
【０１８９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３５乃至図５６を用いて説明する。図３５乃至図５６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１９０】
まず、例えば熱酸化法により、半導体基板１０上に、膜厚１０ｎｍ程度のシリコン酸化膜８８を形成する。半導体基板１０としては、例えばシリコン基板を用いる。
【０１９１】
次に、全面に、例えばＣＶＤ法により、膜厚５０ｎｍ程度のシリコン窒化膜９０を形成する。
【０１９２】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を塗布する。素子領域（活性領域）１６ａ〜１６ｄの最小幅が５０ｎｍ程度の場合、フォトレジスト膜の膜厚は１００ｎｍ程度である。
【０１９３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。
【０１９４】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜９０を異方性エッチングする。この際、シリコン窒化膜９０上のフォトレジスト膜も殆どエッチング除去される。この後、シリコン窒化膜９０上に残存しているフォトレジスト膜を除去する。
【０１９５】
次に、シリコン窒化膜９０をマスクとして、シリコン基板１０をエッチングする。これにより、１５０ｎｍ程度の深さの溝（トレンチ）１２ｂ〜１２ｄが、メモリセル形成領域２内、高電圧トランジスタ形成領域４内、中電圧トランジスタ形成領域６内及び低電圧トランジスタ形成領域８内に、それぞれ形成される（図３５参照）。シリコン窒化膜９０をマスクとしてシリコン基板１０をエッチングする際には、シリコン窒化膜９０の上部も若干エッチングされるため、シリコン窒化膜９０の膜厚は４０ｎｍ程度となる。
【０１９６】
次に、例えば熱酸化法により、溝１２ａ〜１２ｄの側壁と底面とを酸化する。これにより、溝１２ｂ〜１２ｄの底面及び側壁に膜厚２ｎｍ程度のシリコン酸化膜１３が形成される。
【０１９７】
次に、全面に、例えば高密度プラズマＣＶＤ法により、膜厚２００ｎｍ程度のシリコン酸化膜１４を形成する（図３６参照）。
【０１９８】
次に、図３７に示すように、ＣＭＰ法により、シリコン窒化膜９０の表面が露出するまでシリコン酸化膜１４を研磨する。この際、シリコン窒化膜９０の表面も若干研磨されるため、シリコン窒化膜９０の膜厚は２０ｎｍ程度となる。かかるシリコン窒化膜９０はシリコン基板１０上に形成された１０ｎｍ程度のシリコン酸化膜８８上に形成されているため、シリコン窒化膜９０の上面の高さはシリコン基板１０の表面から３０ｎｍ程度となる。溝１４ｂ〜１４ｄに埋め込まれたシリコン酸化膜より成る素子分離領域１４ｂ〜１４ｄの上面の高さは、シリコン窒化膜９０の上面の高さと等しい。素子分離領域１４ｂ〜１４ｄの上面は、シリコン基板１０の表面から３０ｎｍ程度高い状態となる。
【０１９９】
次に、フッ酸を用いて、素子分離領域１４ｂ〜１４ｄを６ｎｍ程度の厚さ分だけエッチングする。素子分離領域１４ｂ〜１４ｄを６ｎｍ程度エッチングした後においては、素子分離領域１４ｂ〜１４ｄの上面は、シリコン基板１０の表面から２４ｎｍ程度の高い状態となる。なお、素子分離領域１４ｂ〜１４ｄを６ｎｍ程度の厚さ分だけエッチングするのは、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面の高さと素子領域１６ｄの上面の高さとを、最終的にほぼ等しく設定するためである。
【０２００】
次に、例えば加熱したリン酸を用い、シリコン窒化膜９０をエッチング除去する（図３８参照）。リン酸を用いてシリコン窒化膜９０をエッチングすれば、シリコン酸化膜８８に対するシリコン窒化膜９０のエッチングの選択比を十分に確保できるため、素子領域１６ｂ〜１６ｄ上のシリコン酸化膜８８は殆どエッチングされることなく残存する。このため、素子領域１６ｂ〜１６ｄ上には、１０ｎｍ程度のシリコン酸化膜８８が残存した状態となる。
【０２０１】
次に、図３９に示すように、例えばフッ酸を用い、素子領域１６ｂ〜１６ｄ上のシリコン酸化膜８８をエッチング除去する。１０ｎｍのシリコン酸化膜８８をエッチングする際には、シリコン酸化膜８８の１．２倍の膜厚である１２ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、素子分離領域１４ｂ〜１４ｄを構成するシリコン酸化膜は、１２ｎｍ程度エッチングされることとなる。このため、シリコン酸化膜８８をエッチングした後においては、各々の素子分離領域１４ｂ〜１４ｄの上面は、素子領域１６ｂ〜１６ｄの上面から１２ｎｍ程度高い状態となる。
【０２０２】
次に、図４０に示すように、全面に、例えば熱酸化法により、膜厚１０ｎｍ程度のシリコン酸化膜より成る犠牲酸化膜９２を形成する。
【０２０３】
次に、図４１に示すように、全面に、例えばＣＶＤ法により、膜厚３〜７ｎｍ程度のシリコン窒化膜１０４を形成する。ここでは、シリコン窒化膜１０４の膜厚を例えば５ｎｍ程度とする。
【０２０４】
次に、例えばイオン注入法により、高電圧トランジスタ形成領域４、中電圧トランジスタ形成領域６及び低電圧トランジスタ形成領域８に、ドーパント不純物を導入することにより、所定の導電型のウェル（図示せず）を適宜形成する。
【０２０５】
また、例えばイオン注入法により、高電圧トランジスタ形成領域４、中電圧トランジスタ形成領域６及び低電圧トランジスタ形成領域８に、ドーパント不純物を導入することにより、閾値電圧制御層（図示せず）を適宜形成する。
【０２０６】
なお、ここでは、シリコン窒化膜１０４を形成した後に、ウェルと閾値電圧制御層とを形成したが、犠牲酸化膜９２を形成した後、シリコン窒化膜１０４を形成する前に、ウェルと閾値電圧制御層とを形成してもよい。
【０２０７】
次に、全面に、スピンコート法により、フォトレジスト膜１０６を形成する。
【０２０８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０６をパターニングする。これにより、低電圧トランジスタ形成領域８を覆うフォトレジスト膜１０６が形成される。
【０２０９】
次に、フォトレジスト膜１０６をマスクとして、高電圧トランジスタ形成領域４内、及び、中電圧トランジスタ形成領域６内のシリコン窒化膜１０４をエッチング除去する（図４２参照）。
【０２１０】
次に、フォトレジスト膜１０６をマスクとして、高電圧トランジスタ形成領域４内、及び、中電圧トランジスタ形成領域６内の犠牲酸化膜９２をエッチング除去する（図４３参照）。エッチング液としては、例えばフッ酸を用いる。１０ｎｍの犠牲酸化膜９２をエッチングする際には、犠牲酸化膜９２の１．２倍の膜厚である１２ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、犠牲酸化膜９２をエッチングした後においては、高電圧トランジスタ形成領域４内の素子分離領域１４ｂの上面の高さ、及び、中電圧トランジスタ形成領域６内の素子分離領域１４ｃの上面の高さは、素子領域１６ｂ、１６ｃの上面の高さとほぼ等しくなる。低電圧トランジスタ形成領域８内の素子分離領域１６ｄは、フォトレジスト膜１０６により覆われているため、エッチングされることはなく、低電圧トランジスタ形成領域８内の素子分離領域１４ｄの上面は、素子領域１６ｄの上面から１２ｎｍ程度高い状態に維持される。この後、フォトレジスト膜１０６を剥離する。
【０２１１】
なお、ここでは、中電圧トランジスタ形成領域６の犠牲酸化膜９２をエッチング除去する場合を例に説明したが、中電圧トランジスタ形成領域６の犠牲酸化膜９２をエッチング除去しなくてもよい。中電圧トランジスタ形成領域６及び低電圧トランジスタ形成領域８を覆うフォトレジスト膜を用いてエッチングを行えば、中電圧トランジスタ形成領域６の犠牲酸化膜９２をエッチングしないようにすることが可能である。
【０２１２】
次に、図４４に示すように、高電圧トランジスタ形成領域４の素子領域１６ｂ上に、例えば膜厚１５ｎｍ程度のゲート絶縁膜４６を形成する。この際、中電圧トランジスタ形成領域６の素子領域１６ｃ上にも、膜厚１５ｎｍ程度のゲート絶縁膜４６が形成されることとなる。シリコン窒化膜１０４は、耐酸化性を有する膜である。このため、シリコン窒化膜１０４により覆われている領域、即ち、低電圧トランジスタ形成領域８においては、シリコン酸化膜は殆ど成長しない。
【０２１３】
次に、全面に、スピンコート法により、フォトレジスト膜１０８を形成する。
【０２１４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０８をパターニングする。これにより、中電圧トランジスタ形成領域６を露出するフォトレジスト膜１０８が形成される。
【０２１５】
次に、フォトレジスト膜１０８をマスクとして、中電圧トランジスタ形成領域６の素子領域１６ｃ上のゲート絶縁膜４６をエッチング除去する（図４５参照）。エッチング液としては、例えばフッ酸を用いる。１５ｎｍのゲート絶縁膜４６をエッチングする際には、ゲート絶縁膜４６の１．２倍の膜厚である１８ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、ゲート絶縁膜４６をエッチングした後においては、中電圧トランジスタ形成領域６の素子分離領域１４ｃの上面は、素子領域１６ｃの上面より６ｎｍ程度低い状態となる。一方、高電圧トランジスタ形成領域４の素子分離領域１４ｂの上面の高さは、素子領域１６ｂの上面の高さとほぼ等しい状態に維持される。また、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面の高さも、素子領域１６ｄの上面の高さとほぼ等しい状態に維持される。この後、フォトレジスト膜１０８を剥離する。
【０２１６】
次に、図４６に示すように、例えば熱酸化法により、中電圧トランジスタ形成領域６の素子領域１６ｃ上に、例えば膜厚７ｎｍのゲート絶縁膜５８を形成する。上述したように、シリコン窒化膜１０４は、耐酸化性を有する膜である。このため、シリコン窒化膜１０４により覆われている領域、即ち、低電圧トランジスタ形成領域８においては、シリコン酸化膜は殆ど成長しない。
【０２１７】
次に、全面に、スピンコート法により、フォトレジスト膜１１０を形成する。
【０２１８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１０をパターニングする。これにより、低電圧トランジスタ形成領域８を露出するフォトレジスト膜１１０が形成される。
【０２１９】
次に、フォトレジスト膜１１０をマスクとして、低電圧トランジスタ形成領域８の素子領域１６ｄ上のシリコン窒化膜１０４をエッチング除去する（図４７参照）。シリコン窒化膜１０４をエッチングする際には、例えばドライエッチングを用いる。
【０２２０】
次に、図４８に示すように、フォトレジスト膜１１０をマスクとして、低電圧トランジスタ形成領域８の素子領域１６ｄ上のシリコン酸化膜９２をエッチング除去する。エッチング液としては、例えばフッ酸を用いる。１０ｎｍのシリコン酸化膜９２をエッチングする際には、シリコン酸化膜９２の約１．２倍の膜厚である１２ｎｍのシリコン酸化膜をエッチングするのに必要な時間のエッチングが行われる。このため、ゲート絶縁膜９２をエッチングした後においては、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面の高さは、素子領域１６ｄの上面の高さとほぼ等しくなる。一方、高電圧トランジスタ形成領域４の素子分離領域１４ｂの上面の高さは、素子領域１６ｂの上面の高さとほぼ等しい状態が維持される。また、中電圧トランジスタ形成領域６の素子分離領域１４ｃの上面は、素子領域１６ｃの上面より６ｎｍ程度低い状態が維持される。この後、フォトレジスト膜１１０を剥離する。
【０２２１】
次に、図４９に示すように、例えば熱酸化法により、低電圧トランジスタ形成領域８の素子領域１６ｄ上に、例えば膜厚１．５ｎｍ程度のゲート絶縁膜６８を形成する。
【０２２２】
次に、図５０に示すように、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜２４を形成する。
【０２２３】
次に、全面に、スピンコート法により、フォトレジスト膜１０２を形成する。
【０２２４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０２をパターニングする。これにより、高電圧トランジスタ５６のゲート電極２４ｂをパターニングするためのフォトレジスト膜のパターン１０２ａ、中電圧トランジスタ６６のゲート電極２４ｃをパターニングするためのフォトレジスト膜のパターン１０２ｂ、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが形成される（図５１参照）。
【０２２５】
図３４に示すように、高電圧トランジスタ形成領域４においては、素子分離領域１４ｂの上面の高さは、素子領域１６ｂの上面の高さとほぼ等しい高さとなっている。また、中電圧トランジスタ形成領域６においては、素子分離領域１４ｃの上面の高さは、素子領域１６ｃの上面より６ｎｍ程度低い状態となっている。また、低電圧トランジスタ形成領域８においては、素子分離領域１４ｄの上面の高さは、素子領域１６ｄの上面の高さとはほぼ等しくなっている。
【０２２６】
低電圧トランジスタ形成領域８においては、素子分離領域１４ｄの上面の高さと素子領域１６ｄの上面の高さとがほぼ等しいため、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが、長手方向に強く引っ張られてしまうことはない。このため、本実施形態においても、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが過度に細くなってしまうのを防止することができる。このため、本実施形態においても、所望のゲート長のゲート電極２４ｄを有する低電圧トランジスタ７６を形成することが可能となり、電気的特性の良好な半導体装置を提供することが可能となる。
【０２２７】
なお、中電圧トランジスタ形成領域６においては、素子分離領域１４ｃの上面が素子領域１６ｃの上面に対してある程度低くなっているため、中電圧トランジスタ６６のゲート電極２４ｃをパターニングするためのフォトレジスト膜のパターン１０２ｂは、長手方向に引っ張られることとなる。しかし、中電圧トランジスタ６６のゲート電極２４ｃのゲート長は３５０ｎｍ程度と比較的長いため、ゲート電極２４ｃをパターニングするためのフォトレジスト膜のパターン１０２ｂが数ｎｍ程度細くなったとしても、中電圧トランジスタ６６の電気的特性に与える影響は殆どない。
【０２２８】
また、高電圧トランジスタ形成領域４においても、素子分離領域１４ｂの上面が素子領域１６ｂの上面に対してある程度低くなっているため、高電圧トランジスタ５６のゲート電極２４ｂをパターニングするためのフォトレジスト膜のパターン１０２ａは、長手方向に引っ張られることとなる。しかし、高電圧トランジスタ５６のゲート電極２４ｂのゲート長は７００ｎｍ程度と比較的長いため、ゲート電極２４ｂをパターニングするためのフォトレジスト膜のパターン１０２ａが数ｎｍ程度細くなったとしても、高電圧トランジスタ５６の電気的特性に与える影響は殆どない。
【０２２９】
次に、フォトレジスト膜１０２をマスクとして、ポリシリコン膜２４をエッチングする。これにより、高電圧トランジスタ５６のゲート電極２４ｂ、中電圧トランジスタ６６のゲート電極２４ｃ、及び、低電圧トランジスタ７６のゲート電極２４ｄが、それぞれ形成される（図５２参照）。
【０２３０】
次に、例えばイオン注入法により、コントロールゲート２４ａの両側の素子領域１６ａにドーパント不純物を導入することにより、低濃度不純物領域（エクステンション領域）２６及びポケット領域（図示せず）を形成する。
【０２３１】
また、ゲート電極２４ｂの両側の素子領域１６ｂにドーパント不純物を導入することにより、低濃度不純物領域（エクステンション領域）５０及びポケット領域（図示せず）を形成する。
【０２３２】
また、ゲート電極２４ｃの両側の素子領域１６ｃにドーパント不純物を導入することにより、低濃度不純物領域（エクステンション領域）６０及びポケット領域（図示せず）を形成する。
【０２３３】
また、ゲート電極２４ｄの両側の素子領域１６ｄにドーパント不純物を導入することにより、低濃度不純物領域（エクステンション領域）７０及びポケット領域（図示せず）を形成する（図５３参照）。
【０２３４】
次に、高電圧トランジスタ５６のゲート電極２４ｂの側壁部分、中電圧トランジスタ６６のゲート電極２４ｃの側壁部分、及び、低電圧トランジスタ７６のゲート電極２４ｄの側壁部分に、それぞれサイドウォール絶縁膜（サイドウォールスペーサ）２８を形成する。
【０２３５】
次に、例えばイオン注入法により、サイドウォール絶縁膜２８が形成されたゲート電極２４ｂの両側の素子領域１６ｂ内に、高濃度不純物領域５２を形成する。こうして、低濃度不純物領域５０、高濃度不純物領域５２等を有するソース／ドレイン拡散層５４が形成される。
【０２３６】
また、例えばイオン注入法により、サイドウォール絶縁膜２８が形成されたゲート電極２４ｃの両側の素子領域１６ｃ内に、高濃度不純物領域６２を形成する。こうして、低濃度不純物領域６０、高濃度不純物領域６２等を有するソース／ドレイン拡散層６４が形成される。
【０２３７】
また、例えばイオン注入法により、サイドウォール絶縁膜２８が形成されたゲート電極２４ｄの両側の素子領域１６ｄ内に、高濃度不純物領域７２を形成する。こうして、低濃度不純物領域７０、高濃度不純物領域７２等を有するソース／ドレイン拡散層７４が形成される。
【０２３８】
次に、ゲート電極２４ｂ〜２４ｄ上及びソース／ドレイン拡散層５４、６４、７４上に、シリサイド膜３４を形成する（図５４参照）。ソース／ドレイン拡散層５４、６４、７４上のシリサイド膜３４は、ソース／ドレイン電極として機能する。
【０２３９】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜７８を形成する。
【０２４０】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３４に達するコンタクトホール８０を形成する。
【０２４１】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。
【０２４２】
次に、例えばＣＭＰ法により、層間絶縁膜７８の表面が露出するまで導電膜を研磨する。これにより、コンタクトホール８０内に、導電膜より成る導体プラグ８２が埋め込まれる（図５５参照）。
【０２４３】
次に、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜より成る層間絶縁膜８４を形成する。
【０２４４】
次に、配線８６を埋め込むための溝８５を層間絶縁膜８４に形成する。
【０２４５】
次に、全面に、例えばスパッタリング法により、導電膜を形成する。
【０２４６】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成る配線８４が溝８５内に埋め込まれる。
【０２４７】
こうして、本実施形態による半導体装置が製造される（図５６参照）。
【０２４８】
このように、本実施形態によれば、低電圧トランジスタ形成領域８の素子領域１６ｄ上のシリコン窒化膜１０４を除去することなく、低電圧トランジスタ形成領域８の素子領域１６ｄ上にシリコン窒化膜１０４が存在している状態で高電圧トランジスタ５６のゲート絶縁膜４６や中電圧トランジスタ６６のゲート絶縁膜５８を形成するため、低電圧トランジスタ７６の素子領域１６ｄ上にシリコン酸化膜９２が厚く成長するのを防止することができる。このため、低電圧トランジスタ形成領域８の素子領域１６ｄ上のシリコン酸化膜９２を除去する際に、低電圧トランジスタ形成領域８の素子分離領域１４ｄが過度にエッチングされるのを防止することができ、低電圧トランジスタ形成領域８の素子分離領域１４ｄの上面の高さが素子領域１６ｄに対して極端に低くなってしまうのを防止することができる。従って、本実施形態によれば、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｃが、長手方向に強く引っ張られてしまうのを防止することができ、低電圧トランジスタ７６のゲート電極２４ｄをパターニングするためのフォトレジスト膜のパターン１０２ｄが過度に細くなってしまうのを防止することができる。このため、本実施形態によれば、所望のゲート長のゲート電極２４ｄを有する低電圧トランジスタ７６を形成することが可能となり、電気的特性の良好な半導体装置を提供することができる。
【０２４９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２５０】
例えば、第２実施形態では、低電圧トランジスタ形成領域８の素子領域１６ｄ上にシリコン窒化膜１０２が存在している状態で、高電圧トランジスタ形成領域４の素子領域１６ｂ上にゲート絶縁膜４６を形成し、中電圧トランジスタ形成領域４の素子領域１６ｃ上にゲート絶縁膜５８を形成する場合を例に説明したが、必ずしもシリコン窒化膜１０２を形成しなくてもよい。低電圧トランジスタ形成領域８の素子領域１６ｄ上にシリコン酸化膜９２が存在している状態で、高電圧トランジスタ形成領域４の素子領域１６ｂ上にゲート絶縁膜４６を形成し、中電圧トランジスタ形成領域４の素子領域１６ｃ上にゲート絶縁膜５８を形成すれば、低電圧トランジスタ形成領域８の素子領域１６ｄ上にシリコン酸化膜が厚く成長するのをある程度抑制することが可能である。但し、低電圧トランジスタ形成領域８の素子領域１６ｄ上にシリコン窒化膜１０４が形成されている状態で、高電圧トランジスタ形成領域４の素子領域１６ｂ上にゲート絶縁膜４６を形成し、中電圧トランジスタ形成領域４の素子領域１６ｃ上にゲート絶縁膜５８を形成すれば、低電圧トランジスタ形成領域８の素子領域１６ｄ上にシリコン酸化膜が成長するのを確実に抑制することが可能である。従って、低電圧トランジスタ形成領域８の素子領域１６ｄ上にシリコン窒化膜１０４が形成されている状態で、高電圧トランジスタ形成領域４の素子領域１６ｂ上にゲート絶縁膜４６を形成し、中電圧トランジスタ形成領域４の素子領域１６ｃ上にゲート絶縁膜５８を形成することが望ましい。
【０２５１】
また、上記実施形態では、高電圧トランジスタ５６と中電圧トランジスタ６６と低電圧トランジスタ７６とを形成する場合を例に説明したが、必ずしも高電圧トランジスタと中電圧トランジスタと低電圧トランジスタの３種類のトランジスタを有していなくてもよい。耐圧が異なる２種類以上のトランジスタを有する半導体装置、即ち、ゲート絶縁膜の膜厚が異なる２種類以上のトランジスタを含む半導体装置に、本発明の原理を広く適用することが可能である。
【０２５２】
また、上記実施形態では、耐酸化性を有する膜１０４としてシリコン窒化膜を形成する場合を例に説明したが、耐酸化性を有する膜１０４はシリコン窒化膜に限定されるものではない。例えば、耐酸化性を有する膜１０４として、炭化シリコン膜を形成してもよい。
【０２５３】
以上詳述した通り、本発明の特徴をまとめると以下のようになる。
（付記１）
半導体基板の第１の領域内に形成された第１の素子分離領域と、
前記半導体基板の第２の領域内に形成された第２の素子分離領域と、
前記第１の素子分離領域により画定された第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記第１の素子領域内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の素子分離領域により画定された第２の素子領域上に、前記第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜を介して形成され、前記第１のゲート電極よりゲート長が短い第２のゲート電極と、前記第２のゲート電極の両側の前記第２の素子領域内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタとを有し、
前記第２の素子分離領域の上面の高さは、前記第１の素子分離領域の上面の高さより高い
ことを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記半導体基板の第３の領域内に形成された第３の素子分離領域と、
前記第３の素子分離領域により画定された第３の素子領域上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート電極上に絶縁膜を介して形成されたコントロールゲートと、前記フローティングゲート及びコントロールゲートの両側の前記第３の素子領域内に形成された第３のソース／ドレイン拡散層とを有するメモリセルとを更に有する
ことを特徴とする半導体装置。
（付記３）
付記２記載の半導体装置において、
前記半導体基板の第４の領域内に形成された第４の素子分離領域と、
前記第４の素子分離領域により画定された第４の素子領域上に、前記第１のゲート絶縁膜より膜厚の厚い第３のゲート絶縁膜を介して形成され、前記第１のゲート電極よりゲート長が長い第３のゲート電極と、前記第３のゲート電極の両側の前記第４の素子領域内に形成された第４のソース／ドレイン拡散層とを有する第３のトランジスタとを更に有する
ことを特徴とする半導体装置。
（付記４）
付記１記載の半導体装置において、
前記半導体基板の第３の領域内に形成された第３の素子分離領域と、
前記第３の素子分離領域により画定された第３の素子領域上に、前記第１のゲート絶縁膜より膜厚の厚い第３のゲート絶縁膜を介して形成され、前記第１のゲート電極よりゲート長が長い第３のゲート電極と、前記第３のゲート電極の両側の前記第３の素子領域内に形成された第３のソース／ドレイン拡散層とを有する第３のトランジスタとを更に有する
ことを特徴とする半導体装置。
（付記５）
半導体基板の第１の領域内に形成された第１のトランジスタと；前記半導体基板の第２の領域内に形成され、前記第１のトランジスタより耐圧の低い第２のトランジスタとを有する半導体装置の製造方法であって、
前記半導体基板の前記第１の領域内に第１の素子分離領域を形成し、前記半導体基板の前記第２の領域内に第２の素子分離領域を形成する第１の工程と、
前記第１の素子分離領域により画定された第１の素子領域上、及び、前記第２の素子分離領域により画定された第２の素子領域上に、酸化膜を形成する第２の工程と、
前記第２の領域内の前記酸化膜を除去することなく、前記第１の領域内の前記酸化膜を除去し、前記第１の素子領域の表面を露出する第３の工程と、
前記第２の領域内に前記酸化膜が存在している状態で、前記第１の素子領域上に第１のゲート絶縁膜を形成する第４の工程と、
前記第２の素子領域の表面を露出する第５の工程と、
前記第２の素子領域上に第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜を形成する第６の工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に、前記第１のゲート電極よりゲート長の短い第２のゲート電極を形成する第７の工程と、
前記第１のゲート電極の両側の前記第１の素子領域内に第１のソース／ドレイン拡散層を形成し、前記第２のゲート電極の両側の前記第２の素子領域内に第２のソース／ドレイン拡散層を形成する第８の工程と
を有することを特徴とする半導体装置の製造方法。
（付記６）
付記５記載の半導体装置の製造方法において、
前記第２の工程の後、前記第３の工程の前に、前記第１の領域上及び前記第２の領域上に、耐酸化性を有する第１の膜を形成する工程を更に有し、
前記第３の工程では、前記第２の領域上の前記第１の膜を除去することなく、前記第１の素子領域の表面を露出し、
前記第４の工程では、前記第２の領域上に前記第１の膜が存在している状態で、前記第１の素子領域上に前記第１のゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記７）
付記５又は６記載の半導体装置の製造方法において、
前記第７の工程では、前記第２の素子分離領域の上面の高さが、前記第１の素子分離領域の上面の高さより高い
ことを特徴とする半導体装置の製造方法。
（付記８）
付記５乃至７のいずれかに記載の半導体装置の製造方法において、
前記第７の工程は、前記第１の領域上及び前記第２の領域上に導電膜を形成する工程と；前記第１の領域内における前記導電膜上にフォトレジスト膜より成る第１のパターンを形成し、前記第２の領域内における前記導電膜上に前記フォトレジスト膜より成り、前記第１のパターンより細い第２のパターンを形成する工程と；前記第１のパターン及び前記第２のパターンをマスクとして前記導電膜をエッチングすることにより、前記導電膜より成る前記第１のゲート電極及び前記導電膜より成る前記第２のゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記９）
付記５記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板の第３の領域内に形成されたメモリセルを更に有し、
前記第１の工程では、前記半導体基板の前記第３の領域内に第３の素子分離領域を更に形成し、
前記第２の工程では、前記第３の素子分離領域により画定された第３の素子領域上に、前記酸化膜を更に形成し、
前記第３の工程では、前記第２の領域内の前記酸化膜を除去することなく、前記第３の領域内の前記酸化膜を更に除去し、
前記第３の工程の後、前記第４の工程の前に、前記第２の領域内に前記酸化膜が存在している状態で、前記第３の素子領域上にトンネル絶縁膜を形成する第９の工程と；前記第３の素子領域の前記トンネル絶縁膜上にフローティングゲートを形成する第１０の工程と；前記第１の領域上、前記第２の領域上及び前記第３の領域上に、シリコン窒化膜を含む積層膜を形成する第１１の工程とを更に有し、
前記第７の工程では、前記フローティングゲート上にコントロールゲートを更に形成し、
前記第８の工程では、前記コントロールゲートの両側の前記第３の素子領域内に第３のソース／ドレイン拡散層を更に形成する
ことを特徴とする半導体装置の製造方法。
（付記１０）
付記９記載の半導体装置の製造方法において、
前記第７の工程は、前記第１の領域上、前記第２の領域上及び前記第３の領域上に導電膜を形成する工程と；前記第１の領域内における前記導電膜上にフォトレジスト膜より成る第１のパターンを形成し、前記第２の領域内における前記導電膜上に前記フォトレジスト膜より成り、前記第１のパターンより細い第２のパターンを形成し、前記第３の領域内における前記導電膜上に前記フォトレジスト膜より成る第３のパターンを形成する工程と；前記第１のパターン、前記第２のパターン及び前記第３のパターンをマスクとして前記導電膜をエッチングすることにより、前記導電膜より成る前記第１のゲート電極、前記導電膜より成る前記第２のゲート電極、及び、前記導電膜より成る前記フローティングゲートを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１１）
付記５記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板の第３の領域内に形成されたメモリセルと、前記半導体基板の第４の領域内に形成され、前記第１のトランジスタより耐圧の高い第３のトランジスタとを更に有し、
前記第１の工程では、前記半導体基板の前記第３の領域内に第３の素子分離領域を更に形成し、前記半導体基板の前記第４の領域内に第４の素子分離領域を更に形成し、
前記第２の工程では、前記第３の素子分離領域により画定された第３の素子領域上、及び、前記第４の素子分離領域により画定された第４の素子領域上に、前記酸化膜を更に形成し、
前記第２の工程の後、前記第３の工程の前に、前記第２の領域内の前記酸化膜を除去することなく、前記第３の領域内の前記酸化膜を更に除去する第９の工程と；前記第２の領域内に前記酸化膜が存在している状態で、前記第３の素子領域上にトンネル絶縁膜を形成する第１０の工程と；前記第３の素子領域の前記トンネル絶縁膜上にフローティングゲートを形成する第１１の工程と；前記第１の領域上、前記第２の領域上、前記第３の領域上、及び、前記第４の領域上に、シリコン窒化膜を含む積層膜を形成する第１２の工程と、前記第２の領域上の前記積層膜を除去することなく、前記第４の素子領域の表面を露出する第１３の工程と；前記第２の領域上に前記積層膜が存在している状態で、前記第４の素子領域上に前記第１のゲート絶縁膜より膜厚の厚い第３のゲート絶縁膜を形成する第１４の工程とを更に有し、
前記第７の工程では、前記第３のゲート絶縁膜上に前記第１のゲート電極よりゲート長の長い第３のゲート電極を更に形成し、前記フローティングゲート上にコントロールゲートを更に形成し、
前記第８の工程では、前記第３のゲート電極の両側の前記第４の素子領域内に第３のソース／ドレイン拡散層を更に形成し、前記コントロールゲートの両側の前記第３の素子領域内に第４のソース／ドレイン拡散層を更に形成する
ことを特徴とする半導体装置の製造方法。
（付記１２）
付記１１記載の半導体装置の製造方法において、
前記第７の工程は、前記第１の領域上、前記第２の領域上、前記第３の領域上及び第４の領域上に導電膜を形成する工程と；前記第１の領域内における前記導電膜上にフォトレジスト膜より成る第１のパターンを形成し、前記第２の領域内における前記導電膜上に前記フォトレジスト膜より成り、前記第１のパターンより細い第２のパターンを形成し、前記第３の領域内における前記導電膜上に前記フォトレジスト膜より成る第３のパターンを形成し、前記第４の領域内における前記導電膜上に前記フォトレジスト膜より成り、前記第１のパターンより太い第４のパターンを形成する工程と；前記第１のパターン、前記第２のパターン、前記第３のパターン及び前記第４のパターンをマスクとして前記導電膜をエッチングすることにより、前記導電膜より成る前記第１のゲート電極、前記導電膜より成る前記第２のゲート電極、前記導電膜より成る前記第３のゲート電極、及び、前記導電膜より成る前記フローティングゲートを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１３）
付記５記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板の第３の領域に形成され、前記第１のトランジスタより耐圧の高い第３のトランジスタを更に有し、
前記第１の工程では、前記半導体基板の前記第３の領域内に第３の素子分離領域を更に形成し、
前記第２の工程では、前記第３の素子分離領域により画定された第３の素子領域上に、前記酸化膜を更に形成し、
前記第２の工程の後、前記第３の工程の前に、前記第２の領域内の前記酸化膜を除去することなく、前記第３の素子領域の表面を露出する第９の工程と；前記第２の領域上に前記酸化膜が存在している状態で、前記第３の素子領域上に前記第１のゲート絶縁膜より膜厚の厚い第３のゲート絶縁膜を形成する第１０の工程とを更に有し、
前記第７の工程では、前記第３のゲート絶縁膜上に第１のゲート電極よりゲート長の長い第３のゲート電極を更に形成し、
前記第８の工程では、前記第３のゲート電極の両側の前記第３の素子領域内に第３のソース／ドレイン拡散層を更に形成する
ことを特徴とする半導体装置の製造方法。
（付記１４）
付記１３記載の半導体装置の製造方法において、
前記第２の工程の後、前記第３の工程の前に、前記第１の素子領域上、前記第２の素子領域上及び前記第３の素子領域上に、耐酸化性を有する第１の膜を形成する工程を更に有し、
前記第９の工程では、前記第２の領域内の前記第１の膜を除去することなく、前記第３の素子領域の表面を露出し、
前記第１０の工程では、前記第２の領域上に前記第１の膜が存在している状態で、前記第３の素子領域上に前記第３のゲート絶縁膜を形成し、
前記第４の工程では、前記第２の領域上に前記第１の膜が存在している状態で、前記第１の素子領域上に前記第１のゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１５）
付記１３又は１４記載の半導体装置の製造方法において、
前記第９の工程は、前記第１の領域上、前記第２の領域上及び第３の領域上に導電膜を形成する工程と；前記第１の領域内における前記導電膜上にフォトレジスト膜より成る第１のパターンを形成し、前記第２の領域内における前記導電膜上に前記フォトレジスト膜より成り、前記第１のパターンより細い第２のパターンを形成し、前記第３の領域内における前記導電膜上に前記フォトレジスト膜より成り、前記第１のパターンより太い第３のパターンを形成する工程と；前記第１のパターン、前記第２のパターン及び前記第３のパターンをマスクとして前記導電膜をエッチングすることにより、前記導電膜より成る前記第１のゲート電極、前記導電膜より成る前記第２のゲート電極、及び、前記導電膜より成る前記第３のゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１６）
付記６又は１４記載の半導体装置の製造方法において、
前記第１の膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
（付記１７）
付記９乃至１２のいずれかに記載の半導体装置の製造方法において、
前記積層膜は、第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成された前記シリコン窒化膜と、前記シリコン窒化膜上に形成された第２のシリコン酸化膜とを含む
ことを特徴とする半導体装置の製造方法。
（付記１８）
半導体基板の第１の領域内に第１の素子分離領域を形成し、前記半導体基板の第２の領域内に第２の素子分離領域を形成する工程と、
前記第１の素子分離領域により画定された第１の素子領域、及び前記第２の素子分離領域により画定された第２の素子領域の前記半導体基板上に、耐酸化膜を形成する工程と、
前記第２の領域内の前記耐酸化膜を残存させつつ、前記第１の領域内の前記耐酸化膜を除去する工程と、
前記第２の領域内に前記耐酸化膜が存在している状態で、前記第１の素子領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第２の素子領域内の前記耐酸化膜を除去する工程と、
前記第２の素子領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１９）
付記１８記載の半導体装置の製造方法において、
前記第１のゲート電極のゲート長は、前記第２のゲート電極のゲート長よりも長い
ことを特徴とする半導体装置の製造方法。
（付記２０）
付記１８又は１９記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも大きい
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２５４】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置のメモリセルを示す平面図である。
【図３】本発明の第１実施形態による半導体装置の高電圧トランジスタ、中電圧トランジスタ及び低電圧トランジスタを示す平面図である。
【図４】本発明の第１実施形態による半導体装置における素子分離領域の上面の高さと素子領域の上面の高さとの関係を示すグラフである。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【図２６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。
【図２７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２３）である。
【図２８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２４）である。
【図２９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２５）である。
【図３０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２６）である。
【図３１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２７）である。
【図３２】本発明の第２実施形態による半導体装置を示す断面図である。
【図３３】本発明の第２実施形態による半導体装置の高電圧トランジスタ、中電圧トランジスタ及び低電圧トランジスタを示す平面図である。
【図３４】本発明の第２実施形態による半導体装置における素子分離領域の上面の高さと素子領域の上面の高さとの関係を示すグラフである。
【図３５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図４０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図４１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図４２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図４３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図４４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図４５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図４６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図４７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図４８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図４９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図５０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図５１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図５２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図５３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図５４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図５５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【図５６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。
【図５７】ゲート長が６５ｎｍの低電圧トランジスタを形成しようとした際における低電圧トランジスタのゲート長の測定結果を示すグラフである。
【図５８】メモリセルと高電圧トランジスタと中電圧トランジスタと低電圧トランジスタとを一般的な方法により形成した場合における素子分離領域の上面の高さを示すグラフである。
【図５９】素子分離領域を形成する工程において素子分離領域の上面を極めて高く設定した場合を示す断面図である。
【符号の説明】
【０２５５】
１０…半導体基板、シリコン基板
１２ａ〜１２ｄ…溝
１３…シリコン酸化膜
１４ａ〜１４ｄ…素子分離領域
１６ａ〜１６ｄ…素子領域
１８…トンネル絶縁膜
２０…フローティングゲート
２２…ＯＮＯ膜、積層膜
２４ａ…コントロールゲート
２４ｂ〜２４ｄ…ゲート電極
２６…低濃度不純物領域
２８…サイドウォール絶縁膜
３０…高濃度不純物領域
３２…ソース／ドレイン拡散層
３４…シリサイド膜
３６…メモリセル
４６…ゲート絶縁膜
５０…低濃度不純物領域
５２…高濃度不純物領域
５４…ソース／ドレイン拡散層
５６…高電圧トランジスタ
５８…ゲート絶縁膜
６０…低濃度不純物領域
６２…高濃度不純物領域
６４…ソース／ドレイン拡散層
６６…中電圧トランジスタ
６８…ゲート絶縁膜
７０…低濃度不純物領域
７２…高濃度不純物領域
７４…ソース／ドレイン拡散層
７６…低電圧トランジスタ
７８…層間絶縁膜
８０…コンタクトホール
８２…コンタクトプラグ
８４…層間絶縁膜
８５…溝
８６…配線
８８…シリコン酸化膜
９０…シリコン窒化膜
９２…犠牲酸化膜、シリコン酸化膜
９４…フォトレジスト膜
９６…フォトレジスト膜
９８…フォトレジスト膜
１００…フォトレジスト膜
１０２…フォトレジスト膜
１０２ａ〜１０２ｃ…パターン
１０４…シリコン窒化膜
１０６…フォトレジスト膜
１０８…フォトレジスト膜
１１０…フォトレジスト膜
２１０…半導体基板
２１２ａ…溝
２１３…シリコン酸化膜
２１４ａ…素子分離領域
２１６ａ…素子領域
２１８…トンネル絶縁膜
２２０…フローティングゲート
２２２…ＯＮＯ膜
２２４ａ…コントロールゲート
２２１…残渣
２２３…残渣
２２５…残渣
２３６…メモリセル
【図１】
0005167721.tif 000002
【図２】
0005167721.tif 000003
【図３】
0005167721.tif 000004
【図４】
0005167721.tif 000005
【図５】
0005167721.tif 000006
【図６】
0005167721.tif 000007
【図７】
0005167721.tif 000008
【図８】
0005167721.tif 000009
【図９】
0005167721.tif 000010
【図１０】
0005167721.tif 000011
【図１１】
0005167721.tif 000012
【図１２】
0005167721.tif 000013
【図１３】
0005167721.tif 000014
【図１４】
0005167721.tif 000015
【図１５】
0005167721.tif 000016
【図１６】
0005167721.tif 000017
【図１７】
0005167721.tif 000018
【図１８】
0005167721.tif 000019
【図１９】
0005167721.tif 000020
【図２０】
0005167721.tif 000021
【図２１】
0005167721.tif 000022
【図２２】
0005167721.tif 000023
【図２３】
0005167721.tif 000024
【図２４】
0005167721.tif 000025
【図２５】
0005167721.tif 000026
【図２６】
0005167721.tif 000027
【図２７】
0005167721.tif 000028
【図２８】
0005167721.tif 000029
【図２９】
0005167721.tif 000030
【図３０】
0005167721.tif 000031
【図３１】
0005167721.tif 000032
【図３２】
0005167721.tif 000033
【図３３】
0005167721.tif 000034
【図３４】
0005167721.tif 000035
【図３５】
0005167721.tif 000036
【図３６】
0005167721.tif 000037
【図３７】
0005167721.tif 000038
【図３８】
0005167721.tif 000039
【図３９】
0005167721.tif 000040
【図４０】
0005167721.tif 000041
【図４１】
0005167721.tif 000042
【図４２】
0005167721.tif 000043
【図４３】
0005167721.tif 000044
【図４４】
0005167721.tif 000045
【図４５】
0005167721.tif 000046
【図４６】
0005167721.tif 000047
【図４７】
0005167721.tif 000048
【図４８】
0005167721.tif 000049
【図４９】
0005167721.tif 000050
【図５０】
0005167721.tif 000051
【図５１】
0005167721.tif 000052
【図５２】
0005167721.tif 000053
【図５３】
0005167721.tif 000054
【図５４】
0005167721.tif 000055
【図５５】
0005167721.tif 000056
【図５６】
0005167721.tif 000057
【図５７】
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【図５８】
0005167721.tif 000059
【図５９】
0005167721.tif 000060