(57)【特許請求の範囲】
【請求項１】
第１の端子と第２の端子との間に設けられた保護回路であって、
一端が前記第２の端子に接続された容量素子と、
半導体基板上に設けられ、前記第１の端子に接続されたアノードと、前記第２の端子に接続された第１カソードと、前記アノードと前記第１カソードとの間に配置され前記容量素子の他端に接続された第２カソードと、を有するマルチカソードサイリスタと、
を備えた保護回路。
【請求項２】
第１の端子と第２の端子との間に設けられた保護回路であって、
一端が前記第２の端子に接続された容量素子と、
半導体基板上に設けられ、前記第１の端子に接続されたアノードと、前記第２の端子に接続された第１カソードと、前記容量素子の他端に接続された第２カソードと、を有するマルチカソードサイリスタであって、前記第２カソードが前記第1カソードよりサイリスタ動作を起こしやすく、かつ、サイリスタ動作を開始することにより、前記第１カソードと前記アノードとの間のサイリスタ動作を誘起する位置に配置されたマルチカソードサイリスタと、
を備えた保護回路。
【請求項３】
請求項１または２記載の保護回路が、
さらに、トリガ素子を備え、
前記マルチカソードサイリスタが、
第１導電型低濃度領域と、
前記第１導電型低濃度領域に隣接して設けられた第２導電型低濃度領域と、
前記第１導電型低濃度領域の中に設けられ前記トリガ素子の一端が接続された第１導電型高濃度領域と、
前記第２導電型低濃度領域の中に設けられ前記トリガ素子の他端が接続された第２導電型高濃度領域と、
をさらに備え、
前記アノードが、前記第２導電型低濃度領域の中に設けられた前記第１導電型高濃度領域であって、
前記第１カソード、前記第２カソードが、それぞれ前記第１導電型低濃度領域に設けられた前記第２導電型高濃度領域である前記マルチカソードサイリスタである保護回路。
【請求項４】
前記トリガ素子の一端が接続された前記第１導電型高濃度領域が、前記第１カソードの外側に、前記トリガ素子の他端が接続された前記第２導電型高濃度領域が、前記アノードの外側に、配置された請求項３に記載の保護回路。
【請求項５】
前記トリガ素子の一端が接続された前記第１導電型高濃度領域を、前記第１カソードより内側にも備えた請求項４に記載の保護回路。
【請求項６】
前記マルチカソードサイリスタのサイリスタ動作保持電圧が、通常使用状態において取りうる前記第１及び前記第２の端子間の最大電位差より大きい請求項１乃至５いずれか１項記載の保護回路。
【請求項７】
前記第１の端子が、入力／出力端子であり、前記第２の端子が、電源端子である請求項１乃至６いずれか１項記載の保護回路。
【請求項８】
第１の端子と第２の端子との間に設けられた保護回路であって、
一端が前記第２の端子に接続された容量素子と、
半導体基板上に設けられたサイリスタであって、
第１導電型低濃度領域と、
前記第１導電型低濃度領域に隣接して設けられた第２導電型低濃度領域と、
前記第２導電型低濃度領域の中に設けられ前記第１の端子に接続された第１導電型高濃度領域と、
前記第１導電型低濃度領域の中に設けられ前記第２の端子に接続された第１の第２導電型高濃度領域と、
前記第１導電型高濃度領域と前記第１の第２導電型高濃度領域との間に挟まれて前記第１導電型低濃度領域の中に設けられ前記容量素子の他端に接続された第２の第２導電型高濃度領域と、を有するサイリスタと、
を備えた保護回路。
【請求項９】
前記マルチカソードサイリスタを、アノードをカソードに、第１カソードを第１アノードに、第２カソードを第２アノードに、それぞれ読み替えたマルチアノードサイリスタに置き換えた請求項１乃至７いずれか１項記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路に関する。特に、半導体基板上に設けられたサイリスタを有する保護回路であって、第１の端子と第２の端子との間に設けられた静電気（ＥＳＤ）等の過電圧、過電流に対する保護回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路の分野では、入出力端子や電源端子を静電気による破壊から防ぐため、ダイオードによるものや、ＭＯＳトランジスタによるものなど様々なタイプの保護回路が用いられている。特に近年は、半導体集積回路の微細化、集積化の進展により、半導体素子がより一層静電気に対して破壊されやすくなっているため、静電気に対する保護回路は、重要性を増しており、各社においても、盛んに研究開発が行われている。その中でもサイリスタ（ＳＣＲ）型の保護回路は、放電能力に優れているため、最近注目を浴びている。
【０００３】
たとえば、本発明者らによる特許文献１には、サイリスタ型の保護回路において、ＮウェルタップとＰウェルタップとの間にトリガ素子を接続することにより、サイリスタを構成するＰＮＰトランジスタとＮＰＮトランジスタをほぼ同時にトリガさせ、高速に静電気保護を行う回路が示されている。この回路図を図２８、構造の断面図を図２９に示す。
【０００４】
また、非特許文献１には、トリプルウェル構造のＣＭＯＳにおいて、デュアルベースのダーリントンバイポーラトランジスタをトリガ素子に用いることで高速に動作するサイリスタ型の静電保護回路が記載されている。この構造の断面図を図３０に示す。
【０００５】
さらに、特許文献２には、サイリスタによる一次保護デバイスと、ＮＭＯＳによる二次保護デバイスとを併用し、一次保護デバイスと二次保護デバイスでソースを共用し、一次保護デバイスのトリガ電圧を二次保護デバイスのトリガ電圧に近い電圧まで低下させ、効率的に保護を行おうとするものが記載されている。この構造の断面図を図３１に示す。
【０００６】
【特許文献１】特開２００５−１０１４８５号公報（図２４）
【特許文献２】特開２０００−２７７７００号公報(図６Ｂ)
【非特許文献１】Ciaran J. Brennan, Shunhua Chang, Min Woo, Kiran Chatty, Robert Gauthier; "Implementation of Diode and Bipolar triggered SCRs for CDM Robust ESD protection in 90nm CMOS ASICs"; IBM, 2005 EOS/ESD Symposium
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したようにサイリスタ型静電気保護回路は、放電能力が高いという利点を有する。しかし、静電気が印加されたときの高速なトリガと、通常使用状態でラッチアップが起きないようにすることの両立が困難であるという課題を有する。すなわち、ラッチアップは、サイリスタ動作そのものであり、静電気印加時にサイリスタ動作を起きやすくすれば、通常使用状態でもラッチアップが起きやすくなってしまう。
【０００８】
また、たとえば、前述した特許文献２のように二次保護デバイスにＮＭＯＳトランジスタの寄生バイポーラ動作を用いても、バイポーラ動作のキャリアが電子だけであるため、サイリスタに比べると保護性能が十分でなく、また、保護回路にＭＯＳトランジスタを用いるとゲート酸化膜がダメージを受ける恐れもある。
【０００９】
したがって、静電気印加時には、保護回路自体が損傷を受けることなく高速にトリガし、通常使用時には、ラッチアップが起きにくいサイリスタ型の保護回路が求められている。
【課題を解決するための手段】
【００１０】
本願で開示される発明は、概略以下の構成とされる。
【００１１】
本発明の１つのアスペクト（側面）に係る保護回路は、第１の端子と第２の端子との間に設けられた保護回路であって、一端が前記第２の端子に接続された容量素子と、半導体基板上に設けられ前記第１の端子に接続されたアノードと前記第２の端子に接続された第１カソードと前記アノードと第１カソードとの間に配置され前記容量素子の他端に接続された第２カソードとを有するマルチカソードサイリスタと、を備える。
【００１２】
本発明の別なアスペクト（側面）に係る保護回路は、第１の端子と第２の端子との間に設けられた保護回路であって、一端が前記第２の端子に接続された容量素子と、半導体基板上に設けられ前記第１の端子に接続されたアノードと前記第２の端子に接続された第１カソードと、前記容量素子の他端に接続された第２カソードとを有するマルチカソードサイリスタであって、前記第２カソードが前記第1カソードよりサイリスタ動作を起こしやすく、かつ、サイリスタ動作を開始することにより、前記第１カソードとアノードとの間のサイリスタ動作を誘起する位置に配置されたマルチカソードサイリスタと、を備える。
【００１３】
本発明のさらに別なアスペクト（側面）に係る保護回路は、上記保護回路において、上記マルチカソードサイリスタを、アノードをカソードに、第１カソードを第１アノードに、第２カノードを第２アノードに、それぞれ読み替えたマルチアノードサイリスタに置き換えた保護回路である。
【００１４】
本発明のさらに別なアスペクト（側面）に係る保護回路は、第１の端子と第２の端子との間に設けられた保護回路であって、一端が前記第２の端子に接続された容量素子と、半導体基板上に設けられたサイリスタであって、第１導電型低濃度領域と、前記第１導電型低濃度領域に隣接して設けられた第２導電型低濃度領域と、前記第２導電型低濃度領域の中に設けられ前記第１の端子に接続された第１導電型高濃度領域と、前記第１導電型低濃度領域の中に設けられ前記第２の端子に接続された第１の第２導電型高濃度領域と、前記第１導電型高濃度領域と前記第１の第２導電型高濃度領域との間に挟まれて第１導電型低濃度領域の中に設けられ前記容量素子の他端に接続された第２の第２導電型高濃度領域と、を有するサイリスタと、を備える。
【発明の効果】
【００１５】
本発明によれば、トリガしやすくラッチアップが起きにくいサイリスタ型保護回路が提供できる。
【発明を実施するための最良の形態】
【００１６】
最良の形態について、具体的に説明する前にその理解を深めるために、サイリスタ型保護回路において、求められる特性について説明する。図１は、従来のサイリスタ型保護回路と、理想的なサイリスタ型保護回路を電源間保護に用いた場合の電圧電流特性の比較を示す図面である。図１において、横軸が、電源端子間の電圧、縦軸が保護回路に流れる電流を示す。図中の点線のカーブは、従来のサイリスタ型保護回路の電圧電流特性、実線が理想的なサイリスタ保護回路の電圧電流特性を示す。
【００１７】
まず、集積回路の電源端子間保護として用いられる保護回路が静電気の保護回路として機能する場合を考える。電源端子間に静電気が印加される前は、電源端子間には電位差はない。静電気が印加されると電源端子間に印加される電圧は急激に上昇し、端子間の電圧がトリガ電圧に達すると保護回路はサイリスタ動作を開始する。サイリスタ動作を開始すると電源端子間に電流が流れ始め電源端子間の電圧は保持電圧まで低下し、大電流を放電し、保護回路としての機能を果たす。保護回路としては、如何に速やかにサイリスタをトリガするかトリガのしやすさが求められる。
【００１８】
次に、同じ保護回路が通常使用状態において、ラッチアップを起こす場合を考える。図１の電源電圧は、通常使用状態において考えられる最も高い電源電圧である。サイリスタがトリガする電圧はこの最大電源電圧より高いが、電源ノイズ等により電源間の電圧がトリガ電圧にまで達するとサイリスタはトリガする。サイリスタがトリガすること自体は、落雷等による電源ノイズから集積回路を保護するためにも必要である。この場合、一度サイリスタがトリガすると、電源電圧がサイリスタ動作の保持電圧より高い限り、サイリスタ動作は解除されず、いわゆるラッチアップ状態になる。ラッチアップ状態は、電源電圧を保持電圧より下げない限り解除されない。
【００１９】
しかし、サイリスタ動作の保持電圧が電源電圧の最大電圧より高ければ、電源ノイズが入力されたときだけ、サイリスタ動作を起こすことがあっても、電源ノイズが収まって、電源電圧が元の電圧にもどれば、その電源電圧は、サイリスタ動作の保持電圧より低いので、サイリスタ動作は解除される。すなわち、ラッチアップを防ぐためには、サイリスタ動作の保持電圧が保護回路の対象とする端子間において通常使用状態において取りうる最大電位差より大きいことが求められる。
【００２０】
このサイリスタ型保護回路において、求められる特性を前提に、以下、本発明の実施の形態について実施例に基づいて具体的に説明する。
【実施例１】
【００２１】
実施例１は、電源端子間の保護に保護回路を用いた例である。図２は、実施例１の回路図、図３は、図２の保護回路に用いられるマルチカソードサイリスタの断面図、図４は、図３の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。また、図５は、実施例１におけるマルチカソードサイリスタの平面図である。
【００２２】
まず、実施例１の回路の構成について図２を用いて説明する。サイリスタ型の保護回路３は、第１の電源ＶＤＤ端子１と第２の電源ＧＮＤ端子２との間に設けられる。保護回路３は、容量素子１４と、マルチカソードサイリスタ７と、トリガ素子１０を含んで構成される。マルチカソードサイリスタ７のアノード４は第１の電源ＶＤＤ端子１に、第１のカソード５は第２の電源ＧＮＤ端子２に、第２のカソード６は容量素子１４を介して第２の電源ＧＮＤ端子２に接続される。
【００２３】
マルチカソードサイリスタ７は、コレクタとベースを共有するＮＰＮトランジスタ１１、１２と、ベースがＮＰＮトランジスタ１１、１２のコレクタに、エミッタがＮＰＮトランジスタ１１、１２のベースに接続されたＰＮＰトランジスタ１３とから構成されている。ＰＮＰトランジスタ１３のエミッタがアノード４となり、ＮＰＮトランジスタ１１、１２のエミッタは、それぞれ、第１のカソード５、第２のカソード６となる。
【００２４】
さらに、ＰＮＰトランジスタ１３のベースとなるＮ型トリガタップ９とＮＰＮトランジスタ１１、１２のベースとなるＰ型トリガタップ８との間には、トリガ素子１０が接続されている。
【００２５】
次に、マルチカソードサイリスタ７を半導体基板上に形成した場合の構造について断面図・図３と平面図・図５を用いて説明する。図３、図５において、半導体基板上にＰウェル２１とＮウェル２２が隣接して設けられ、Ｎウェル２２の表面には、Ｐ型の高濃度領域が設けられアノード４となる。また、Ｎウェル２２の表面には、Ｎ型トリガタップ９となるＮ型高濃度領域が設けられ、トリガ素子１０が接続される。さらに、Ｐウェル２１の表面には、それぞれ第1カソード５、第２カソード６となるＮ型高濃度領域と、Ｐ型トリガタップ８となるＰ型高濃度領域８が設けられており、トリガ素子１０のもう片方の端子に接続されている。なお、トリガ素子１０は、図４に示すように複数のダイオードを順方向に直列接続したものであってもよい。また、容量素子１４は、半導体基板上に周知の方法によって設けられたものであってもよい。
【００２６】
ここで、第２カソード６は、アノード４の近くに配置されているので、アノード４と第２カソード間のＰウェル２１、Ｎウェル２２の抵抗は十分小さく、このアノード４と第２カソード６との間では高速にトリガされサイリスタ動作が起きやすい。また、サイリスタ動作を維持する保持電圧も非常に小さい値となる。しかし、第２アノード６は、容量素子４を介して第２の電源ＧＮＤ端子２に接続されているので、容量素子１４に蓄積した電荷を全て放出するとアノード４と第２カソード６間でのサイリスタ動作は停止する。
【００２７】
次に、第１カソード５は、間に第２カソード６を挟んでアノード４から離間して配置されている。従って、第１カソード５からアノード４までの間には、Ｐウェル２１の抵抗値が大きいので、第１カソード５とアノード４との間での単独のサイリスタ動作を考えると、サイリスタ動作が起こりにくい。また、サイリスタ動作を開始したとしてもその保持電圧は高くなる。しかし、第１カソード５と、アノード４との間には、第２カソード６が配置されているので、第２カソード６とアノード４との間でサイリスタ動作が開始すると、第２カソード６の下のＰウェル２１には、十分なホール、電子が注入され、低抵抗状態となる。従って、その分、第１カソードは、第２カソード下にキャリアを注入する必要がなく、サイリスタ動作を開始するまでの時間が短縮され、サイリスタ動作を起こしやすくなる。従って、第1カソードとアノード４との間に容量素子を接続した第２カソードを設けることにより、第1カソードとアノード４間のサイリスタ動作の起動を高速化することができ、静電破壊を防ぐとともに、第１カソードとアノードとの距離を大きくすることができるので、サイリスタ動作の保持電圧を高くすることができ、ラッチアップを防ぐことができる。
【実施例２】
【００２８】
次に、実施例２について、図面を用いて説明する。図６は、半導体基板にサイリスタを配置したときの平面図である。実施例１は、カソード領域を２つに別けていたが、実施例２では、カソードの領域を４つに別け、アノードと最も距離が遠いカソードとの間に残る３つのカソード領域を挟むように配置している。プロセス変更等によって最適なアノードと第１、第２カソードとの位置関係が変わる場合がある。この実施例２のようにカソード領域を設けておけば、配線工程のみ変更することで、アノードに対する第１、第２カソードの相対的な位置や大きさを変更することができ、容易にサイリスタの動作開始時間や保持電圧を調整することができる。すなわち、アノードから最も距離が離れたカソードとの間に複数のカソードを配置し、それら複数のカソードのうち、どのカソードを第１カソードとするか第２カソードとするか、その接続を配線工程等の後工程により変更することにより、顧客の要求仕様や製造条件等に合わせて、最適な特性を有する保護回路を構成することができる。
【実施例３】
【００２９】
次に、実施例３について、図面を用いて説明する。実施例３は、実施例1と同様に電源端子間の保護に保護回路を用いた実施例である。図７は、実施例３の回路図、図８は、その構造を示す断面図である。また、図９は、図８の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。実施例３については、実施例１と構成および動作が統一である部分は、図面に同一の番号を付し、その説明は省略する。
【００３０】
まず、図７において、実施例１の図２と対比すると、実施例１では、容量素子１４は、半導体基板に設けられた容量素子を用いていたが、実施例３では、ＮＰＮトランジスタ１１のエミッタは、他の電源端子であるＶＤＤ２端子に接続され、ＶＤＤ２端子と、ＧＮＤ端子の端子間の寄生容量を容量素子として用いている。ＮＰＮトランジスタ１１のエミッタをＶＤＤ２端子に接続しても、通常使用時には、ＮＰＮトランジスタ１１が導通することはないので、実使用上、問題が生ずることはない。実施例３では、集積回路の構成上、必然的にできる電源端子間の寄生容量を容量素子として用いることにより、大容量の容量素子を半導体チッブの面積を増加させることなく、実現している。なお、実施例３において、ＶＤＤ２端子とＧＮＤ端子の間に半導体基板の外に、さらに容量を外付けすることにより、容量値を増やすこともできる。
【実施例４】
【００３１】
次に、実施例４は、実施例１の回路を入出力端子の保護に用いた実施例である。図１０はその回路図、図１１は、マルチカソードサイリスタを半導体基板に形成したときの断面図である。また、図１２は、図１１の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。図２と図１０を対比すると、実施例１ではマルチカソードサイリスタ７のアノード４は、ＶＤＤ電源端子に接続していたが、この実施例４では、マルチカソードサイリスタ７のアノード４は、入出力端子４１に接続されている。保護回路３Ａは、入出力端子４１とＧＮＤ端子２との間に設けられ、入出力端子４１とＧＮＤ端子２間の保護に用いられる。また、Ｎ型トリガタップ９は、抵抗を介してＶＤＤ端子１に接続されている。
【００３２】
なお、入出力端子４１は、入力機能と出力機能の兼用端子、入力専用端子、出力専用端子のような端子であってもよい。すなわち、マルチカソードサイリスタを用いた保護回路を電源間の保護に限られず、入出力端子の保護にも用いることができる。
【実施例５】
【００３３】
次に、実施例５は、入出力端子の保護を電源端子間の寄生容量を用いて行った実施例である。この回路図を図１３、断面図を図１４に示す。また、図１５は、図１４の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。実施例４に比べると、容量素子１４に電源端子間の寄生容量を用いているので、入出力端子の保護回路においてチップ面積を増やすことなく、大きな容量を稼ぐことができる。
【実施例６】
【００３４】
次に、実施例６は、実施例１の電源間保護回路に対して、マルチカソードサイリスタのトリガタップを増やし、さらにトリガしやすくした実施例である。実施例６の回路は、実施例１の図２に示す回路と同一である。図１６は、実施例６のマルチカソードサイリスタの断面図であり、図１７は、図１６の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。図１６を実施例１の断面図図３と比べると、図３では、Ｐウェル２１のトリガタップ８は一つであり、第１カソードより外側に配置していたのに対して、図１６では、トリガタップ８Ａの他に第２カソード近傍にもＰ型トリガタップ８Ｂを配置し、第２カソード６Ｃ、６Ｄとアノード４間のトリガをより速めるように配置している。特にこの実施例では、第２カソードの接続点も６Ｃ、６Ｄと２つ設け、２つの第２カソード６Ｃ、６Ｄの中間にトリガタップ８Ｂを配置している。
【００３５】
このように配置することで、トリガタップの配置により第２カソードとアノードとの距離を遠ざけてしまうことなく、トリガタップを第２カソードの直近に設けることができ、迅速なトリガを図っている。すなわち、第１カソードの外側のほか、第２カソードの近傍にＰ型タップを増やすことで、カソード付近へのホールの注入が低抵抗で行われるようになる。すなわち、トリガ素子の一端が接続された第１導電型高濃度領域（８Ｂ）を、前記第１カソード（５）より内側にも設けることにより、実施例６は実施例１に比べてもさらにサイリスタの動作速度を速くすることができる。また、Ｐウェルタップ６１は、サイリスタ動作を起こしやすくするため、アノード、カソードやトリガタップから離間して設けられている。
【実施例７】
【００３６】
次に、実施例７について説明する。図１８は実施例７の断面図である。また、図１９は、図１８の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。実施例７の回路構成は、実施例１の回路図２と同一であり、実施例７は、実施例６とは別な電源間保護の変形例である。実施例７では、第1カソードと第２カソードの間にもトリガタップを設けることにより、アノードと、第２カソード及び第１カソードとの間のサイリスタ動作をより迅速にトリガするようにしている。また、第２カソード近傍のトリガタップの数や第２カソードの数も増やしており、第２カソード全体がトリガする時間を早めている。すなわち、この実施例でもトリガ素子の一端が接続された第１導電型高濃度領域（８Ｄ、８Ｅ、８Ｆ）を、前記第１カソード（５）より内側にも設けている。
【実施例８】
【００３７】
次に、実施例８について説明する。図２０は実施例８の断面図である。また、図２１は、図２０の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。実施例８は、電源端子間の容量や外付け容量を電源間保護回路に用いた実施例３の変形例である。従って、回路構成は、実施例３の回路図７と同一である。実施例８では、実施例６と同様、第１カソードの外側だけでなく、第２カソード近傍にも設けている。実施例８では、実施例３に対して第２カソード６Ｃ、６Ｄの近傍にＰ型タップ８Ｂを増やすことで、カソード付近へのホールの注入が低抵抗で行われるようになり、さらにサイリスタの動作速度が速くなる。すなわち、この実施例でもトリガ素子の一端が接続された第１導電型高濃度領域（８Ｂ）を、前記第１カソード（５）より内側にも設けている。
【実施例９】
【００３８】
実施例６〜８では、トリガタップとカソードの配置位置を工夫することにより、マルチカソードサイリスタを使用した電源間保護回路のトリガ間時間を速める実施例を説明した。実施例４に述べた入出力端子間保護の場合も、電源間保護の場合と同様に、トリガタップとカソードの配置位置を工夫することにより、トリガ時間を短縮することができる。以下、トリガタップとカソードの配置位置を工夫することにより、入出力端子間保護のトリガ時間を短縮できる実施例を示す。
【００３９】
図２２は実施例９の断面図である。また、図２３は、図２２の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。実施例９の回路は、図１０と同一である。
【００４０】
この実施例９は、トリガタップとカソードの配置位置を工夫することにより、マルチカソードサイリスタを使用した入出力端子間保護回路のトリガ時間を速めている。図２２では、実施例４の図１０に対して第２カソードの近傍にＰ＋タップを増やすことで、カソード付近へのホールの注入が低抵抗で行われるようになり、さらにサイリスタの動作速度が速くなる。すなわち、この実施例でもトリガ素子の一端が接続された第１導電型高濃度領域（８Ｂ）を、前記第１カソード（５）より内側にも設けている。
【実施例１０】
【００４１】
次に実施例１０について、説明する。実施例１０は、入出力端子の保護を電源端子間の寄生容量を用いて行った実施例である実施例５に対して、カソードとＰ型トリガタップの位置を工夫することで、トリガ動作を速める実施例である。
【００４２】
図２４は実施例１０の保護回路に用いられるマルチカソードサイリスタの断面図、図２５は、図２４の断面図にトリガ素子１０の内部回路の一例を書き加え、回路動作が容易に理解できるようにした図面である。実施例１０の回路は、図１３と同一である。図２４を参照すると、実施例５の図１４に対して、第１カソード５の外側に設けたＰ型トリガタップ８Ａに加えて、第１カソード５と第２カソード６との間に別なＰ型トリガタップ８Ｂを設けている。また、アノード４と第２カソード６とを挟んでいるものの、Ｎ型トリガタップ９とＰ型トリガタップ８Ｂは比較的近傍に配置されている。さらに、第１カソード５は第２カソード６と、Ｐ型トリガタップ８Ｂを挟んで、アノード４からある程度距離を置いて配置されている。また、Ｐウェルタップ６１は、第１カソードやＰ型トリガタップ８Ａからもさらにアノード４から離間して配置されている。
【００４３】
このような配置をすれば、アノード４と第２カソード６とを挟んで、Ｎ型トリガタップ９とＰ型トリガタップ８Ｂは近傍に配置されており、かつ、Ｐウェルタップ６１は、アノード４と第２カソード６から離れて配置されていることになる。従って、トリガ素子１０に電流が流れると、アノード４と第２カソード直下にホール及び電子が注入され、速やかにアノード４と第２カソード６との間でサイリスタ動作を開始させることができる。すなわち、この実施例でもトリガ素子の一端が接続された第１導電型高濃度領域（８Ｂ）を、前記第１カソード（５）より内側にも設けている。
【００４４】
また、アノード４と、第１カソードはある程度の距離を置いて配置されているので、ラッチアップ動作はおきにくい。
【実施例１１】
【００４５】
次に実施例１１について説明する。実施例１から実施例１０はすべてマルチカソードサイリスタを用いた保護回路について説明した。しかし、本発明は、マルチアノードサイリスタを用いた保護回路にも適用できる。
【００４６】
実施例１１は、実施例６の電源間保護回路のマルチカソードサイリスタをマルチアノードサイリスタに置き換え、ＶＤＤ端子とＧＮＤ端子の接続を逆にしたものである。図２６にその回路図を、図２７に実施例１１の保護回路に用いられるマルチアノードサイリスタの断面図である。
【００４７】
なお、この実施例１１に限らず、実施例１乃至実施例１０の全ての実施例は、ＶＤＤ端子とＧＮＤ端子とを読み替え、マルチカソードサイリスタをマルチアノードサイリスタに読み替え、アノードをカソードと読み替え、第１カソード、第２カソードを第１アノード、第２アノードと読み替え、ＶＤＤ２端子をＧＮＤ２端子と読み替え、Ｐ型とＮ型の導電型をすべて入れ替えることにより、すべてマルチアノードサイリスタを用いた保護回路にも適用できることは言うまでもない。
【００４８】
また、マルチカソードサイリスタを用いた実施例の保護回路もマルチアノードサイリスタを用いた実施例の保護回路も、第１の端子と第２の端子との間に設けられた保護回路であって、一端がその第２の端子に接続された容量素子と、半導体基板上に設けられたサイリスタであって、第１導電型低濃度領域と、その第１導電型低濃度領域に隣接して設けられた第２導電型低濃度領域と、その第２導電型低濃度領域の中に設けられ上記第１の端子に接続された第１導電型高濃度領域と、上記第１導電型低濃度領域の中に設けられ上記第２の端子に接続された第１の第２導電型高濃度領域と、上記第１導電型高濃度領域と上記第１の第２導電型高濃度領域との間に挟まれて第１導電型低濃度領域の中に設けられ上記容量素子の他端に接続された第２の第２導電型高濃度領域と、を有するサイリスタと、を備えた保護回路である点においては、共通している。
【００４９】
また、第２カソード（第２アノード）は、必ずしもアノード（カソード）と第１カソード（第１アノード）との間に配置するものには限られず、第２カソード（第２アノード）が第1カソード（第１アノード）よりサイリスタ動作を起こしやすく、かつ、サイリスタ動作を開始することにより、第１カソード（第１アノード）とアノード（カソード）との間のサイリスタ動作を誘起する位置に配置されればよいことは上述した各実施例から容易に読み取れるであろう。
【００５０】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５１】
【図１】従来のサイリスタ型保護回路と理想的なサイリスタ型保護回路の電圧電流特性の比較を示す図である。
【図２】本発明の一実施例の回路図である。
【図３】本発明の一実施例におけるマルチカソードサイリスタの断面図である。
【図４】図３の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図５】本発明の一実施例におけるマルチカソードサイリスタの平面図である。
【図６】本発明の実施例２におけるマルチカソードサイリスタの平面図である。
【図７】本発明の実施例３の回路図である。
【図８】本発明の実施例３におけるマルチカソードサイリスタの断面図である。
【図９】図８の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図１０】本発明の実施例４の回路図である。
【図１１】本発明の実施例４におけるマルチカソードサイリスタの断面図である。
【図１２】図１１の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図１３】本発明の実施例５の回路図である。
【図１４】本発明の実施例５におけるマルチカソードサイリスタの断面図である。
【図１５】図１４の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図１６】本発明の実施例６におけるマルチカソードサイリスタの断面図である。
【図１７】図１６の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図１８】本発明の実施例７におけるマルチカソードサイリスタの断面図である。
【図１９】図１８の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図２０】本発明の実施例８におけるマルチカソードサイリスタの断面図である。
【図２１】図２０の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図２２】本発明の実施例９におけるマルチカソードサイリスタの断面図である。
【図２３】図２２の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図２４】本発明の実施例１０におけるマルチカソードサイリスタの断面図である。
【図２５】図２４の断面図にトリガ素子の内部回路の一例を書き加えた図面である。
【図２６】本発明の実施例１１の回路図である。
【図２７】本発明の実施例１１におけるマルチアノードサイリスタの断面図である。
【図２８】従来の保護回路の回路図である。
【図２９】図２８記載の保護回路の断面図である。
【図３０】他の従来の保護回路の断面図である。
【図３１】別の従来の保護回路の回路図である。
【符号の説明】
【００５２】
１、１０２  ＶＤＤ端子
２、１０１  ＧＮＤ端子
３、３Ａ、１０３  保護回路
４  アノード（Ｐ型高濃度領域）
５、５Ａ、５Ｂ  第１カソード（Ｎ型高濃度領域）
６、６Ａ〜６Ｇ  第２カソード（Ｎ型高濃度領域）
７  マルチカソードサイリスタ
８、８Ａ〜８Ｆ、１０９  Ｐ型トリガタップ（Ｐ型高濃度領域）
９、１０８Ａ、１０８Ｂ  Ｎ型トリガタップ（Ｎ型高濃度領域）
１０、１１０  トリガ素子
１１、１２、１１３  ＮＰＮトランジスタ
１３、１１１、１１２  ＰＮＰトランジスタ
１４、１１４  容量素子
２１、１２２  Ｐウェル（Ｐ型低濃度領域）
２２、１２１  Ｎウェル（Ｎ型低濃度領域）
２３、１２３  絶縁層
３１  ＶＤＤ２端子
４１  入出力端子
６１  Ｐウェルタップ（Ｐ型高濃度領域）
１０４  カソード（Ｎ型高濃度領域）
１０５  第１アノード（Ｐ型高濃度領域）
１０６、１０６Ａ、１０６Ｂ  第２アノード（Ｐ型高濃度領域）
１６１  Ｎウェルタップ（Ｎ型高濃度領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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