(57)【特許請求の範囲】
【請求項１】
複数ビット線と、複数のワード線との交点に接続される複数のメモリセルを備えたメモリセルアレイを備え、
前記メモリセルアレイが、通常のメモリセルの他に、少なくとも一行分の置換情報記憶セルと、少なくとも一列分の冗長メモリセルと、を備え、
ｎ列の前記通常のメモリセルに対して、冗長メモリセルはｎ＋１列目とされ、
前記置換情報記憶セルが、一端がプレート線に接続された強誘電体キャパシタと、ビット線と前記強誘電体キャパシタの他端との間に挿入され、ゲートにワード線が接続されているセルトランジスタと、を備え、
ｎ＋１列の前記ビット線にそれぞれ接続された第１乃至第ｎ＋１のセンスアンプと、
前記第１乃至第ｎのセンスアンプにそれぞれ接続され、対応する第１乃至第ｎのＹ選択信号により、それぞれオン・オフが制御される第１組の第１乃至第ｎのＹスイッチと、
前記第２乃至第ｎ＋１のセンスアンプにそれぞれ接続され、対応する前記第１乃至第ｎのＹ選択信号により、それぞれオン・オフが制御される第２組の第１乃至第ｎのＹスイッチと、
前記第１組の前記第１乃至第ｎのＹスイッチとＩ／Ｏ線間に接続され、第１乃至第ｎの制御信号により、それぞれオン・オフが制御される第１組の第１乃至第ｎのスイッチと、
前記第２組の前記第１乃至第ｎのＹスイッチと前記Ｉ／Ｏ線間に接続され、前記第１乃至第ｎの制御信号により、前記第１組の前記第１乃至第ｎのスイッチとそれぞれ相補にオン・オフされる第２組の第１乃至第ｎのスイッチと、を備えたＹ選択回路を備え、
前記第１組の第１乃至第ｎのスイッチの各スイッチは、前記第１乃至第ｎの制御信号のうち対応する制御信号が第１の論理値のときオンし、前記対応する制御信号が第２の論理値のときオフし、
前記第２組の第１乃至第ｎのスイッチの各スイッチは、前記第１乃至第ｎの制御信号のうち対応する制御信号が前記第２の論理値のときオンし、前記対応する制御信号が前記第１の論理値のときオフし、
一行分の置換情報セルに記憶されるｎ列分（ｎビット）の置換情報を保持するための第１乃至第ｎの揮発性の記憶素子を含み、前記第１乃至第ｎの記憶素子の値に応じて、前記Ｙ選択回路に前記第１乃至第ｎの制御信号を出力し、不良メモリセルが接続されるカラムへのアクセスを禁止して、隣接する正常なセルが接続されるカラムに置換するように制御する制御回路と、
を備え、
第１カラムが不良のときは、前記制御回路は、第１乃至第ｎの制御信号を全て第２の論理値にし、第ｉカラム（２≦ｉ≦ｎ）が不良のときは、前記制御回路は、前記第１乃至第（ｉ−１）の制御信号を第１の論理値、第ｉ乃至第ｎの制御信号を第２の論理値として、前記Ｙ選択回路に出力し、一方、カラム不良がないときは、前記制御回路は、前記第１乃至第ｎの制御信号を第１の論理値として前記Ｙ選択回路に出力し、
前記Ｙ選択回路は、前記第１組の第ｊ（１≦ｊ≦ｎ）のＹ選択信号により前記第１及び第２組の前記第ｊのＹスイッチが選択されたとき、
前記第ｊの制御信号により前記第１組の前記第ｊのスイッチがオン状態であり、且つ、前記第２組の前記第ｊのスイッチがオフ状態の場合、前記第１組の前記第ｊのＹスイッチが接続するセンスアンプを、オン状態の前記第１組の前記第ｊのＹスイッチと前記第１組の前記第ｊのスイッチを介して前記Ｉ／Ｏ線に接続し、
前記第ｊの制御信号により前記第１組の前記第ｊのスイッチがオフ状態であり、且つ、前記第２組の前記第ｊのスイッチがオン状態の場合、前記第２組の前記第ｊのＹスイッチが接続するセンスアンプを、オン状態の前記第２組の前記第ｊのＹスイッチと前記第２組の前記第ｊのスイッチを介して前記Ｉ／Ｏ線に接続する、半導体記憶装置。
【請求項２】
複数ビット線と、複数のワード線との交点に接続される複数のメモリセルを備えたメモリセルアレイを備え、
前記メモリセルアレイが、通常のメモリセルの他に、少なくとも一行分の置換情報記憶セルと、少なくとも一列分の冗長メモリセルと、を備え、
ｎ列の前記通常のメモリセルに対して、冗長メモリセルはｎ＋１列目とされ、
前記置換情報記憶用メモリセルが、一端がプレート線に接続された強誘電体キャパシタと、ビット線と前記強誘電体キャパシタの他端との間に挿入され、ゲートにワード線が接続されているセルトランジスタと、を備え、
ｎ＋１列の前記ビット線にそれぞれ接続された第１乃至第ｎ＋１のセンスアンプと、
前記第１乃至第ｎのセンスアンプにそれぞれ接続される第１組の第１乃至第ｎのＹスイッチと、
前記第２乃至第ｎ＋１のセンスアンプにそれぞれ接続される第２組の第１乃至第ｎのＹスイッチと、
前記第１組の前記第１乃至第ｎのＹスイッチは、第１乃至第ｎの制御信号により、それぞれオン・オフが制御される第１組の第１乃至第ｎのスイッチを介して交互に第１、第２のＩ／Ｏ線に接続され、
前記第２組の前記第１乃至第ｎのＹスイッチは、前記第１乃至第ｎの制御信号により、前記第１組の前記第１乃至第ｎのスイッチとそれぞれ相補にオン・オフされる第２組の第１乃至第ｎの第２のスイッチを介して交互に前記第１、第２のＩ／Ｏ線に接続され、
前記第１組の第１乃至第ｎのスイッチの各スイッチは、前記第１乃至第ｎの制御信号のうち対応する制御信号が第１の論理値のときオンし、前記対応する制御信号が第２の論理値のときオフし、
前記第２組の第１乃至第ｎのスイッチの各スイッチは、前記第１乃至第ｎの制御信号のうち対応する制御信号が前記第２の論理値のときオンし、前記対応する制御信号が前記第１の論理値のときオフし、
前記第１組の二つのＹスイッチと対応する前記第２組の二つのＹスイッチとが、共通のＹ選択信号によりオン・オフが共通に制御される、Ｙ選択回路と、
一行分の置換情報セルに記憶されるｎ列分（ｎビット）の置換情報を保持するための第１乃至第ｎの揮発性の記憶素子を含み、前記第１乃至第ｎの記憶素子の値に応じて、前記Ｙ選択回路に前記第１乃至第ｎの制御信号を出力し、不良メモリセルが接続されるカラムへのアクセスを禁止して、隣接する正常なセルが接続されるカラムに置換するように制御する制御回路と、
を備え、
カラム不良がないときは、前記第１乃至第ｎの制御信号と前記Ｙ選択信号により、前記第１組の二つのＹスイッチがオンとされ、前記第１組の二つのＹスイッチが接続するセンスアンプが、それぞれ、前記第１組の第１乃至第ｎのスイッチのうちオン状態の二つのスイッチを介して、前記第１、第２のＩ／Ｏ線に接続し、
第１カラムが不良のときは、前記制御回路は、第１乃至第ｎの制御信号を全て第２の論理値にし、第ｉカラム（２≦ｉ≦ｎ）が不良のときは、前記制御回路は、前記第１乃至第（ｉ−１）の制御信号を第１の論理値、第ｉ乃至第ｎの制御信号を第２の論理値として、前記Ｙ選択回路に出力し、前記第１組の第１乃至第ｎのスイッチのうち、対応する制御信号が第１の論理値とされオン状態に設定されたスイッチに接続されており、且つ、前記Ｙ選択信号で選択された第１組のＹスイッチに接続するセンスアンプが、前記第１、第２のＩ／Ｏ線のうち、オン状態に設定された前記スイッチが接続する一のＩＯ線に接続し、前記第２組の第１乃至第ｎのスイッチのうち、対応する制御信号が第２の論理値とされオン状態に設定されたスイッチに接続されており、且つ、前記Ｙ選択信号で選択された第２組のＹスイッチに接続するセンスアンプが、前記第１、第２のＩ／Ｏ線のうち、オン状態に設定された前記スイッチが接続する他のＩＯ線に接続する、半導体記憶装置。
【請求項３】
前記置換情報記憶用セルの読み出し及び書き込みは、通常のメモリセルの書き込み回路・読み出し回路が用いられる、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイ内の前記メモリセルが、一端がプレート線に接続された強誘電体キャパシタと、ビット線と前記強誘電体キャパシタの他端との間に挿入され、ゲートにワード線が接続されているセルトランジスタと、を備えている、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
前記制御回路が、半導体記憶装置の通常動作前に、１ワード線分の前記置換情報記憶用メモリセルから読み出された置換情報データを記憶保持する記憶回路を備えるとともに、前記置換情報に基づき、前記制御信号を生成し、前記制御信号を前記Ｙ選択回路に出力する、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項６】
一のＹ選択信号によって、２本のビット線が、同時に、前記第１、第２のＩ／Ｏ線にそれぞれ接続される構成とされ、不良メモリセルの列は選択されず、隣の列が選択される、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項７】
置換情報が、前記メモリセルアレイの列から冗長列を除く列のアドレスを表すビットと、置換の有無を示す情報ビットを加えたビット情報からなり、
前記メモリセルアレイのワード線から前記置換情報記憶用のメモリセルのワード線を除くワード線を複数のグループに分け、ワード線の複数のグループを、前記置換情報と対応させ、ワード線のグループごとに置き換える列を変え、複数の不良メモリセルが同じ列上にない場合でも、救済を可能としている、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項８】
前記制御回路において、前記メモリセルアレイの列から冗長列を除く列数分のビットのうち、アクセスされるワード線の領域に対応した、置換情報が選択され、前記Ｙ選択回路に制御信号が供給される構成とされてなる、ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
Ｘアドレスのうちワード線の複数のグループを示すビットのアドレス信号を、前記複数のグループ数分の信号にデコードされた信号に基づき、アクセスされるワード線のグループに対応した、置換情報が選択されてデコーダ回路に供給され、
前記デコーダ回路の出力が、前記Ｙ選択回路に前記制御信号として供給される構成とされてなる、ことを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
前記制御回路は、前記メモリセルアレイの列から冗長列を除く列数分の記憶素子を備え、
前記記憶素子は、対応する前記置換情報記憶用のメモリセルから読み出されたデータを格納する記憶回路であり、
前記Ｘアドレスのうちワード線の複数のグループを示すビットのアドレス信号を、前記複数のグループ分の信号にデコードした信号に基づき、前記記憶回路に格納される置換情報のうち、アクセスされるワード線のグループに対応した置換情報が選択され、前記デコーダ回路に供給する構成とされてなる、ことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記置換情報記憶用メモリセルからのデータの読み出しを電源投入時に行う、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術】
本発明は、半導体記憶装置に関し、特に、不良メモリセルの救済方法およびその回路を搭載した半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置では、その製造段階で、不良メモリセルが発生することがあり、検査工程で、不良セルが見つかると、たとえ１ビットの不良であっても、チップ全体が不良として廃棄されることになる。このため、特に大容量の半導体記憶装置には、冗長メモリセルを用意しておき、不良セルを救済している。そして、不良メモリセルの救済には、チップテスト時の不良メモリセルと正常な冗長メモリセルとの置換情報を記憶するために、不揮発メモリをチップ上に搭載する必要がある。
【０００３】
従来、不良メモリセルと正常な冗長メモリセルとの置換情報の記憶は、多くの場合、半導体記憶装置内に設けられたフューズ（の溶断の有無）により、実現していた。
【０００４】
また、フューズの代わりに、強誘電体容量を用いた救済回路も提案されている。強誘電体容量を用いた救済回路として、例えば、特開２０００−２１５６８７号公報、あるいは特開平９−１２８９９１号公報等が参照される。
【０００５】
まず、上記特開平９−１２８９９１号公報に開示された冗長救済回路について、図２２及び図２３を参照して説明する。図２２において、チップ外部から入力されたアドレス信号は、行及び列デコーダ回路２２０５、２２０２に入力され、その後、不良メモリセル救済回路２２０６、２２０３に入力される。アドレスが示すメモリセルが不良メモリセルであった場合、不良メモリセル救済回路２２０６、２２０３によってアドレス変換が行われ、正常な冗長メモリセルがアクセスされる。
【０００６】
図２３は不良メモリセル救済回路を示したものである。図２３において、救済アドレス記憶回路２３０２は、n+1個の強誘電体記憶素子から構成されており、強誘電体記憶素子ＦＥは、１つのnMOSトランジスタと１つの強誘電体容量から構成されている。救済アドレス記憶回路２３０２には、ｎビットのアドレスと置換の有無を表す１ビットが記憶される。救済アドレス書き込み回路２３０１は、救済アドレス記憶回路２３０２に置換情報を書き込むために使用される。
【０００７】
救済アドレス読み出し回路２３０３は、救済アドレス記憶回路２３０２から置換情報を読み出し、冗長デコーダ２３１０に置換情報を供給する。
【０００８】
冗長デコーダ２３１０は、読み出された置換情報とチップに入力されたアドレス信号を比較し、一致した場合、すなわち、置換すべきアドレスであった場合には、冗長メモリセルを選択し、一致しなかった場合には、入力されたアドレスに相当するメモリセルを選択する回路である。
【０００９】
上記特開平９−１２８９９１号公報に開示された冗長救済回路は、フューズを用いた従来の救済アドレス記憶回路と比較して、トリマー等の装置を使わず、電気的な書き込みができるためテスト時の工程数を削減することができる。また、上記特開平９−１２８９９１号公報に開示された冗長救済回路は、救済回路全体の占有面積を小さくすることができる。
【００１０】
一方、上記特開２０００−２１５６８７公報には、特に強誘電体記憶装置（ＦｅＲＡＭ）における不良メモリセル救済回路として、冗長セルへの置換をすべき不良セルかを示す置換情報を記憶する冗長ファイルメモリを通常のメモリセルと同じ構成のメモリセルで構成し、通常メモリセルへのアクセス時に同時に冗長ファイルメモリにアクセスし、通常メモリセルへのアクセス時に冗長ファイルメモリに記憶された置換情報を読み出し、置換情報に従って、不良セルから冗長セルへの置き換えを行うメモリデバイスの構成が開示されている。
【００１１】
このメモリデバイスについて、図２４を用いて説明する。図２４において、1カラム（COL0〜COL7、RCOL）は、８ビット線対で構成され、置き換えは、カラム単位で行われる。また、置換情報は強誘電体メモリセルに記憶される。さらに、置換情報記憶用メモリセルは、通常のメモリセルと同一ワード線上に配置される。
【００１２】
置換情報は、メモリセルがアクセスされたときに同時に読み出される。読み出された置換情報は、入力されたカラムアドレスとの比較が行われ、一致した場合、冗長メモリセル（カラム単位なので８ビット分）が選択される。
【００１３】
置換情報記憶セルを通常のメモリセルと同一としたことにより、書き込み／読み出し回路が通常メモリセルと共用できるなど構成が単純になる。また、通常メモリセルと置換情報記憶セルの読み出し／書き込み動作も同じであるため、テストが容易となり、パッケージ後に置換情報を書き込むことも可能となる。さらに、同一ワード線上に配置したことにより、ワード線毎に不良メモリセルの置換情報を設定できるため、置換の自由度が非常に高い。
【００１４】
なお、特開２０００−６７５９４号公報には、不良メモリセルのアドレスを記憶する不良アドレス記憶部のアドレスデータを、電源立ち上げ時にラッチするラッチ回路を備えた不揮発性半導体メモリ装置の構成が開示されている。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記特開平９−１２８９９１号公報等に記載されている、強誘電体記憶素子に置換情報を記憶させる構成では、救済回路全体の面積が大きい、アクセス時間が長くなる、という問題がある。
【００１６】
すなわち、フューズが強誘電体記憶素子に置き換わったことで、フューズ面積が大幅に減少したが、専用の書き込み／読み出し回路が必要となり、また、書き込みデータを入力するためのパッドをチップ上に配置する必要があるため、救済回路搭載によるチップ面積のオーバヘッドがそれほど小さくならない。
【００１７】
また、不良メモリセルの置換のため、チップに入力されたアドレスが一度不良メモリセル救済回路に入力され、不良メモリセル救済回路内でアドレス比較を行い、置換アドレスならば、アドレス変換を行い、その後はじめてメモリセルの選択が行われる。従って、アクセス時間が遅くなってしまう。
【００１８】
そして、上記特開２０００−２１５６８７公報に記載されたメモリデバイスにおいても、チップ面積、およびアクセス時間の点で問題があり、さらに、強誘電体容量の特性劣化という問題もある。すなわち、この従来の構成においては、置換情報記憶セルが通常メモリセルと同一アレイ内の、さらに同一ワード線上に配置されており、置換情報は不良メモリセルのカラムアドレスを記憶させるため、通常セルが８カラム分（８ビット線対×８カラム＝６４ビット線対）で構成されるメモリセルアレイの場合では、冗長メモリセルで１カラム（８ビット）、カラムアドレスを表現するために、少なくとも３ビット、さらに置換の有無を示すビットが必要なので４ビットを必要とするため、置換のための周辺回路分を除いたメモリセルアレイのみで、１８％上の面積オーバヘッドがあり、冗長回路搭載のための面積オーバヘッドが非常に大きい。
【００１９】
また、同一ワード線上に置換情報セルが配置されているため、メモリセルから読み出された信号電圧がセンスアンプにより増幅された時点では、まだ置換ができない。読み出されたカラムアドレスをデコードし、カラムアドレスとの比較動作を行って初めて置換動作が行われ、カラム選択信号（S0〜SR）が生成されるため、置換を行わない場合に比較して、アクセス時間にオーバヘッドを生じてしまう。さらに、置換情報が毎回読み出されるため、強誘電体容量の特性劣化は避けられない。すなわち、置換情報セルの特性劣化によって、誤った置換を行う可能性がある。
【００２０】
したがって、本発明は、このような点に鑑みてなされたものであり、その目的とするところは、半導体記憶装置において、不良メモリセル救済回路を搭載することによる面積オーバヘッド、アクセス時間のオーバヘッドに関する前記問題点を解決し、チップの歩留り及び信頼性の高い半導体記憶装置を提供することである。
【００２１】
【課題を解決するための手段】
前記目的を達成するため、本発明は、その一つの側面（アスペクト）において、メモリセルが行方向、列方向に複数配置されるメモリセルアレイと、不良メモリセル救済回路を有する半導体記憶装置において、前記メモリセルアレイには、通常のメモリセルの他に少なくとも一行分の置換情報記憶セル、及び少なくとも一列分の冗長メモリセルが設けられており、前記不良メモリセル救済回路は、不良メモリセルの代わりに隣接の正常なメモリセルを動作させる手段を有することを特徴とする半導体記憶装置を提供する。
【００２２】
また、本発明は、別の側面（アスペクト）において、メモリセルが行方向、列方向に複数配置されるメモリセルアレイと、不良メモリセル救済回路を有する半導体記憶装置において、前記メモリセルアレイには、通常のメモリセルの他に少なくとも一行分の置換情報記憶セル、及び少なくとも一列分の冗長メモリセルが設けられており、前記不良メモリセル救済回路は、前記置換情報記憶セルの内容に応じて不良メモリセルへのアクセスを禁止する手段と、不良メモリセルの代わりに隣接の正常なメモリセルを動作させる手段と、メモリセルの不足分を冗長メモリセルで補わせる手段を有することを特徴とする半導体記憶装置を提供する。
【００２３】
また、本発明は、別の側面（アスペクト）において、前記不良メモリセル救済回路が、前記置換情報記憶セルの内容に応じて制御信号を生成する制御回路を含む。
【００２４】
本発明は、さらに別の側面（アスペクト）において、前記不良メモリセル救済回路が、前記置換情報記憶セルの内容に応じて制御信号を生成する制御回路と、Ｙ選択信号と前記制御信号によりメモリセルアレイの各列を選択してビット線をＩ／Ｏ線に接続する手段を有するＹ選択回路とで構成されている。
【００２５】
本発明は、別の側面（アスペクト）において、前記Ｙ選択回路が、第１のＹ選択信号と第１及び第２の制御信号によって、前期ビット線を第１及び第２のどちらかのＩ／Ｏ線に接続する手段を有する。
【００２６】
本発明は、別の側面（アスペクト）において、前記Ｙ選択回路が、前記第１及び第２の制御信号と第２及び第３のＹ選択信号によって、前記ビット線を第３のＩ／Ｏ線に接続する。
【００２７】
また、本発明は、別の側面（アスペクト）において、前記制御回路が、一行分の置換情報セルに記憶されるｎビットの置換情報を保持するための、少なくともｎビット分の揮発性の記憶素子を含む。
【００２８】
また、本発明は、別の側面（アスペクト）において、前記制御回路が、一行分の置換情報セルに記憶されるｎビットの置換情報を保持するための、少なくともｎビット分の揮発性の記憶素子と、制御信号を生成するデコーダ回路から構成される。
【００２９】
また、本発明は、別の側面（アスペクト）において、前記メモリセルアレイ２つを組にし、第１のメモリセルアレイの置換情報を第２のメモリセルアレイの置換情報記憶セル内に記憶し、前記第１のメモリセルアレイ内のメモリセルがアクセスされるときには、同時に前記第２のメモリセルアレイ内の置換情報記憶セルから前記置換情報を読み出し、前記第１のメモリセルアレイの不良メモリセル救済を行う。
【００３０】
また、本発明は、別の側面（アスペクト）において、メモリセルが行方向、列方向に複数配置されるメモリセルアレイと、不良メモリセル救済回路を有する半導体記憶装置において、メモリセルアレイは通常のメモリセルと少なくとも一列分の冗長メモリセルで構成され、前記不良セル救済回路は、ｎビットの置換情報を保持するための、少なくともｎビット分の強誘電体を用いた不揮発性の記憶素子を含む。
【００３１】
また、本発明は、別の側面（アスペクト）において、前記不良メモリセル救済回路において、前記不揮発性の記憶素子の１ビット分は、２つの強誘電体容量と少なくとも4つのトランジスタで構成されている。
【００３２】
前記置換情報記憶セルのみが不揮発性メモリセルとしてもよい。あるいは、前記半導体記憶装置において、前記メモリセル、前記置換情報記憶セル及び冗長メモリセルは、不揮発性メモリセルとしてもよい。あるいは、前記メモリセル、前記置換情報記憶セル及び冗長メモリセルは、強誘電体を用いた不揮発性メモリセルとしてもよい。
【００３３】
【発明の実施の形態】
発明の実施の形態について説明する。本発明の半導体記憶装置は、その好ましい一実施の形態において、メモリセルアレイが、通常のメモリセル（MC00〜MCij）の他に、少なくとも一行分の置換情報記憶用のメモリセル(MCRA0〜MCRAj)と、少なくとも一列分の冗長メモリセル（MC0j+1〜MCij+1）と、を備え、置換情報記憶用のメモリセル(MCRA0〜MCRAj)からチップ電源投入時等に読み出されたデータ（DR0〜DRj）に基づき、Ｙ選択回路（１１）に制御信号（CS0〜CSj）を供給し、不良メモリセルの代わりに、隣接するカラムの正常なメモリセルを動作させる。
【００３４】
本発明の一実施の形態において、一行分の置換情報記憶用のメモリセル(MCRA0〜MCRAj)としては、例えば、一端がプレート線（PLR）に接続された強誘電体キャパシタ（FC1、FC2）と、ビット線（BLT，BLN）と強誘電体キャパシタの他端との間に挿入され、ゲートがワード線WLRに接続されたセルトランジスタ（TC1、TC2）と、を備えた構成としてもよい。メモリセルアレイ（MA）内の各メモリセル（MC00〜MCij，MC0j+1〜MCij+1）も、強誘電体メモリ（FeRAM）で構成してもよい。
【００３５】
メモリセルが行方向及び列方向に複数配置されるメモリセルアレイ（MA）内に、不良メモリセルの置換情報を記憶するための置換情報記憶用メモリセル（MCRA）を配置し、かつ同一行に置換情報のみを記憶することにより、セルアレイの面積オーバヘッドを抑制し、また、置換情報の読み出しがチップの電源投入時に１回のみであるため置換情報セルの特性劣化による誤動作を回避することができるようにしている。
【００３６】
さらに、不良メモリセルの置換は、Ｙ選択信号（カラム選択信号）が入力される前に完了させることができるため、アクセス時間のオーバヘッドを生じることもない。従って、本発明は、面積オーバヘッドが小さく、アクセス時間オーバヘッドのない、高い信頼性を持った半導体記憶装置を提供できる。
【００３７】
Ｙ選択回路（１１）は、置換情報記憶用メモリセル(MCRA0〜MCRAj)の内容に応じた制御信号に基づき、不良メモリセル（例えば図２のセル２）が接続するカラムのセンスアンプをＩ／Ｏ線への接続を禁止する手段（例えば図２のＹスイッチＮ２０１、Ｎ２１１、スイッチＮ２０２、Ｎ２１２と、インバータＩ３、制御信号ＣＳ１、ＣＳ２の回路構成）と、不良メモリセル（図２のセル２）のカラムの代わりに該カラムに隣接するカラムの正常なメモリセル（図２のセル３）を動作させる手段（図２のＹスイッチＮ３０１、Ｎ３１１、スイッチＮ３０２、Ｎ３１２とインバータＩ４、制御信号ＣＳ２、ＣＳ３の回路構成）と、メモリセルの不足分を冗長メモリセル（図２）のカラムで補わせる手段（図２のＹスイッチＮ４０１、スイッチＮ４０２、制御信号ＣＳ３）と、を有する。
【００３８】
本発明の実施の形態においては、読み出された置換情報記憶セルの内容に応じて、Ｙ選択回路（１１）への制御信号（ＣＳ０〜ＣＳｊ）を生成する制御回路（１２）を含む。
【００３９】
本発明の一実施の形態においては、Ｙ選択回路（１１）は、一のＹ選択信号と、二つ制御信号（CS0、CS1の反転信号）によって、ビット線（BL1）を第１及び第２のＩ／Ｏ線（図６のI/O-0、I/O-1）のいずれかに接続する手段を有する。
【００４０】
制御回路（１２）は、一行分の置換情報セルに記憶されるｎビットの置換情報を保持するための、少なくともｎビット分の揮発性の記憶素子（図３のRMC0〜RMCj）を含む。
【００４１】
制御回路（１２）は、一行分の置換情報セルに記憶されるｎビットの置換情報を保持するための、少なくともｎビット分の揮発性の記憶素子（図８のRMC0〜RMC63）と、制御信号を生成するデコーダ回路（図８の１４）を備えている。
【００４２】
本発明の別の実施の形態においては、メモリセルが行方向、及び列方向に複数配置される、第１及び第２のメモリセルアレイ（図１１のsubarray０、１）を備え、第１及び第２のメモリセルアレイは、それぞれ、通常のメモリセルの他に、少なくとも一行分の置換情報記憶セル（MCRA0〜MCRAj+1）と、少なくとも一列分の冗長メモリセル（MC0j+1〜MCij+1）と、を備え、第１のメモリセルアレイの置換情報は、第２のメモリセルアレイの置換情報記憶メモリセル内に記憶され、第２のメモリセルアレイの置換情報は、前記第１のメモリセルアレイの置換情報記憶メモリセル内に記憶され、第１のメモリセルアレイ内のメモリセルがアクセスされるときには、同時に、前記第２のメモリセルアレイ内の置換情報記憶セルから前記置換情報が読み出されて、前記第１のメモリセルアレイのＹ選択回路に供給され、不良メモリセルのカラムのＩ／Ｏ線との接続を禁止し、不良メモリセルのカラムに対応するカラム選択信号で隣のカラムがアクセスされてＩ／Ｏ線との接続が行われ、さらに冗長カラムが選択される。
【００４３】
本発明の一実施の形態において、メモリセルアレイが、通常のメモリセルと、少なくとも一列分の冗長メモリセルと、を備え、ｎビットの置換情報を保持するための、少なくともｎビット分の強誘電体を用いた不揮発性の記憶素子（図１９のRMC0〜RMCj）を含む。
【００４４】
制御回路（１２）に設けられ、読み出された置換情報を記憶する不揮発性の記憶素子は、強誘電体メモリ、あるいは、EEPROM(電気的に消去および書込み可能なリードオンリメモリ)やフラッシュメモリ、MRAM(Magnetic Random Access Memory)などの他の不揮発性メモリで構成してもよい。
【００４５】
【実施例】
本発明の実施例について図面を参照して説明する。図１は、本発明の半導体記憶装置の第１の実施例の構成を示す図である。図１を参照すると、第１の実施例において、複数のメモリセル（MC00〜MCij）で構成されるメモリセルアレイ（MA）１０に、1カラム分の冗長メモリセル（MC0j+1〜MCij+1）と、1ワード線分の置換情報記憶用のメモリセル（MCRA0〜MCRAj+1）が設けられている。
【００４６】
置換情報記憶用のメモリセル（例えばMCRA0）は、２つの強誘電体キャパシタFC1、FC2と、２つのセルトランジスタTC1、TC2とからなる。
【００４７】
強誘電体キャパシタFC1、FC2の一方の端子はプレート線PLRと接続され、FC1のもう一方の端子はセルトランジスタTC1のソース端子と接続されており、FC2のもう一方の端子はセルトランジスタTC2のソース端子と接続される。
【００４８】
また、セルトランジスタTC1、TC2のゲート端子はワード線WLRに接続され、TC1のドレイン端子はビット線BLT0と、TC2のドレイン端子はビット線BLN0と接続される。
【００４９】
また、この他のメモリセル（MC00〜MCij+1、MCRA1〜MCRAj+1）も、同様の回路構成、同等の構造及び素子サイズである。
【００５０】
センスアンプ（SA0〜SAj+1）は、複数のメモリセルが接続されるビット線対（BLT0、BLN0〜BLTj+1、BLNj+1）に接続され、ビット線対とセンスアンプによりカラムが構成される。
【００５１】
Ｙ選択回路１１は、少なくとも1つのセンスアンプ（SA0〜SAj+1）を少なくとも1つのＹ選択信号（Y0〜Ym）により、Ｉ／Ｏ線に接続する回路であり、メモリセルからの読み出しデータをＩ／Ｏ線を通じて外部に出力、もしくは外部から入力されたデータをメモリセルに書き込むことができる。
【００５２】
制御回路１２は、置換情報記憶用セルの内容に応じて、Ｙ選択回路１１を制御し、不良メモリセルが接続されるカラムへのアクセスを禁止して、正常なセルが接続されるカラムに置換する。
【００５３】
この構成では、冗長メモリセルは１カラム分であるため、1カラムの置換ができる。
【００５４】
通常、不良メモリセル救済回路は、チップ内における数ビットの不良セルを救済するために用いられる。また、メガビット級以上の、チップサイズの大きな大容量メモリでは、動作速度の低下と、消費電流増加を防ぐために、メモリセルアレイがいくつかのサブアレイに分割される。
【００５５】
本発明は、サブアレイ毎に置き換えるカラムを設定できるため、メモリ容量が増加しても、不良ビットに対して柔軟に対応できる。
【００５６】
Ｙ選択回路１１は、例えば、図２に示す回路構成で実現される。なお、図２では、あくまで説明の簡単化のため、センスアンプは省かれており、またビット線、Ｉ／Ｏ線も相補ではなく1本としている。
【００５７】
センスアンプSA0が接続されるビット線BL0は、nMOSトランジスタよりなるYスイッチN001と、スイッチN002を介してＩ／Ｏ線に接続され、YスイッチN001のゲートにはＹ選択信号YA0が接続され、スイッチN002のゲートには制御信号CS0をインバータI1で反転した信号が入力される。センスアンプSA1が接続されるビット線BL1は、nMOSトランジスタよりなるYスイッチN101とスイッチN102を介してＩ／Ｏ線に接続されるとともに、nMOSトランジスタよりなるYスイッチN111とスイッチN112を介してＩ／Ｏ線に接続される。YスイッチN101のゲートにはＹ選択信号YA0が接続され、スイッチN102のゲートには制御信号CS0が入力される。YスイッチN111のゲートにはＹ選択信号YA1が接続され、スイッチN112のゲートには制御信号CS1をインバータI2で反転した信号が入力される。センスアンプSA2が接続されるビット線BL2は、nMOSトランジスタよりなるYスイッチN201と、スイッチN202を介してＩ／Ｏ線に接続されるとともに、nMOSトランジスタよりなるYスイッチN211と、スイッチN212を介してＩ／Ｏ線に接続される。YスイッチN201のゲートにはＹ選択信号YA１が接続され、スイッチN202のゲートには制御信号CS１が入力される。YスイッチN211のゲートにはＹ選択信号YA2が接続され、スイッチN212のゲートには制御信号CS2をインバータI３で反転した信号が入力される。センスアンプSA3が接続されるビット線BL3は、nMOSトランジスタよりなるYスイッチN301と、スイッチN302を介してＩ／Ｏ線に接続されるとともに、nMOSトランジスタよりなるYスイッチN311と、スイッチN312を介してＩ／Ｏ線に接続される。YスイッチN301のゲートにはＹ選択信号YA2が接続され、スイッチN302のゲートには制御信号CS２が入力される。YスイッチN311のゲートにはＹ選択信号YA3が接続され、スイッチN312のゲートには制御信号CS3をインバータI4で反転した信号が入力される。センスアンプSA4が接続されるビット線BL4は、nMOSトランジスタよりなるYスイッチN401と、スイッチN402を介してＩ／Ｏ線に接続され、YスイッチN401のゲートにはＹ選択信号YA3が接続され、スイッチN402のゲートには制御信号CS3が入力される。
【００５８】
図３は、制御回路１２の構成の一例を示す図である。置換情報用セルの内容を保持するための揮発性のメモリセルを1個以上（RMC0〜RMCj）含む。制御回路１２は、制御信号CS0〜CSjをＹ選択回路１１に出力する。メモリセルRMC０は、入力と出力ノードが接続された二つのインバータINV21、INV22と、DR0、/DR0（置換情報用セルMCRA0に接続されるセンスアンプの出力）に一端が接続され、他端が、インバータの接続点ノードにそれぞれ接続され、ゲートがWLCに接続されたｎMOSトランスファトランジスタN21、N22を備え、ｎMOSトランスファトランジスタＮ２１とインバータの入力と出力の接続点ノードとの接続点から制御信号CS0が取り出される。DRk、/DRkを入力し、制御信号CSkを出力する他のメモリセルRMCk（k=1〜j）も同様な構成とされる。
【００５９】
図２に示すように、2番目のカラムに不良メモリセル（セル2）が含まれている場合、制御信号0番目から１番目ＣＳ０、ＣＳ１までが“L”（lowレベル）、それ以外が“H”（highレベル）となるように、置換情報を、予めプログラムしておく。
【００６０】
図４は、図１の回路の動作を示すタイミング図である。図４には、図１の置換情報記憶用メモリセルトランジスタに接続されたワード線WLR、メモリセルトランジスタに接続されたワード線WLｘ、置換情報記憶用メモリセルに接続されたプレート線PLR、プレート線PLｘ、センスアンプ活性化信号SAP、y番目のビット線BLTy、BLNy、WLC（図３参照）、Ｙ選択信号の信号波形が示されている。
【００６１】
チップに電源が投入され、電源が安定した後に、一度だけ、置換情報記憶用メモリセルを読み出す。置換情報記憶用メモリセル群に接続するワード線WLRを選択し、プレート線PLRを“H”レベルとすることで、y番目のメモリセルの内容が、y番目のビット線BLTy、BLNyに信号電圧として読み出される。
【００６２】
センスアンプ活性化信号SAPを“H”として、信号電圧を増幅する。
【００６３】
増幅された読み出し信号電圧は、信号線DRyにより制御回路１２に転送され、WLC信号を“H”とすることにより、制御回路１２の記憶回路RMCyに書き込まれ、保持される。
【００６４】
2番目のサイクル以降は通常のメモリセルがアクセスされ、置換情報セルにはアクセスされない。
【００６５】
図２に示すようなカラムの置換の場合、制御信号により３番目のカラムが２番目のカラムとして、冗長カラムが３番目のカラムとして動作する。制御信号CS1が'L'であるためスイッチN202がオフし、CS2が'H'であるためスイッチN212もオフし、セル２に接続するビット線BL2は、Ｉ／Ｏ線から切り離され、Ｙ選択信号YA2が'H'のとき、YスイッチN301がオンし、ビット線BL3、すなわち３番目のカラムが選択され、Ｙ選択信号YA3が'H'のとき、YスイッチN401がオンし、ビット線BL4、すなわち４番目のカラム（冗長カラム）が選択される。
【００６６】
このように、従来、フューズで記録していた置換情報を、強誘電体メモリセル（MCRA0〜MCRAj+1）に記録し、置換情報を記憶する強誘電体メモリセル(置換情報セル)をメモリセルアレイ１０内に配置したことで、置換情報セルの読み出し／書き込みは、通常のメモリセルと同等にできる。よって、専用の書き込み／読み出し回路の搭載による面積オーバヘッドを抑制できる。
【００６７】
さらに、置換情報セル（MCRA0〜MCRAj+1）を、一本のワード線ＷＬＲ上に配置し、置換情報を、チップの電源が投入された最初の一回のみとすることにより、疲労やインプリントなどによる置換情報メモリセルの特性劣化は起こらない。
【００６８】
一般に、チップの電源が投入され、安定するまでは、数十us（マイクロ秒）から数百usかかる。強誘電体メモリの読み出し／書き込みサイクルは、100ns（ナノ秒）程度と高速であることから、最初の一回のアクセス程度では、システム全体のパフォーマンス低下にはつながらない。
【００６９】
また、不良カラムの置換に関して、予め置換情報を読み出して、Ｙ選択回路１１を制御し、不良カラムを置き換えておくので、Ｙ選択信号と不良カラムアドレスとを比較する必要はない。従って、アドレス比較回路が不要とされ、アドレス置換動作によるアクセス時間のオーバヘッドは生じない。
【００７０】
すなわち、本発明によれば、冗長回路搭載によるチップ面積の増加が少なく、高速で高い信頼性を持った不良メモリセル救済回路を実現でき、強誘電体メモリのチップ歩留りを大幅に向上させることができる。
【００７１】
次に、本発明に係る半導体記憶装置の第２の実施例について説明する。図５は、本発明に係る半導体記憶装置の第２の実施例の構成を示すものである。第２の実施例において、メモリアレイ１０の構成および制御回路１２は、第１の実施例と同じである。また、不良セルの置換動作も第１の実施例と同じである。ただし、Ｙ選択回路１１の構成が異なっており、多ビットの入出力に対応することができる。
【００７２】
図６に示すように、Ｙ選択信号によって、複数のビット線が同時に複数のＩ／Ｏ線に接続される。なお、図６も、あくまで説明の簡単化のため、センスアンプは省かれており、またビット線、Ｉ/Ｏ線も相補ではなく１本としている。
【００７３】
センスアンプSA0が接続されるビット線BL0は、nMOSトランジスタよりなるYスイッチN001と、スイッチN002を介してI/O-0線に接続され、YスイッチN001のゲートにはＹ選択信号YA0が接続され、スイッチN002のゲートには制御信号CS0をインバータI1で反転した信号が入力される。センスアンプSA1が接続されるビット線BL1は、nMOSトランジスタよりなるYスイッチN101とスイッチN102を介してI/O-0線に接続されるとともに、nMOSトランジスタよりなるYスイッチN111とスイッチN112を介してI/O-1線に接続される。YスイッチN101，N111のゲートにはＹ選択信号YA0が接続され、スイッチN102のゲートには制御信号CS0が入力され、スイッチN112のゲートには制御信号CS1をインバータI2で反転した信号が入力される。センスアンプSA2が接続されるビット線BL2は、nMOSトランジスタよりなるYスイッチN201と、スイッチN202を介してI/O-1線に接続されるとともに、nMOSトランジスタよりなるYスイッチN211と、スイッチN212を介してI/O-0線に接続される。YスイッチN201のゲートにはＹ選択信号YA0が接続され、スイッチN202のゲートには制御信号CS１が入力される。YスイッチN２11のゲートはＹ選択信号YA1が接続され、スイッチN２12のゲートには制御信号CS2をインバータI３で反転した信号が入力される。センスアンプSA3が接続されるビット線BL3は、nMOSトランジスタよりなるYスイッチN301と、スイッチN302を介してI/O-0線に接続されるとともに、nMOSトランジスタよりなるYスイッチN311と、スイッチN312を介してI/O-1線に接続される。YスイッチN301のゲートはＹ選択信号YA1が接続され、スイッチN302のゲートには制御信号CS2が入力される。YスイッチN311のゲートにはＹ選択信号YA1が接続され、スイッチN312のゲートには制御信号CS3をインバータI4で反転した信号が入力される。センスアンプSA4が接続されるビット線BL4は、nMOSトランジスタよりなるYスイッチN401と、スイッチN402を介してI/O-1線に接続され、YスイッチN401のゲートにはＹ選択信号YA1が接続され、スイッチN402のゲートには制御信号CS３が入力される。
【００７４】
制御信号CS0〜CS3＝”LLLL"のとき、Ｙ選択信号YA0が“H”のとき、ビット線BL0、BL1のカラムがそれぞれI/O-0，I/O-1線に接続し、YA1が“H”のとき、BL2、BL3のカラムがI/O-0，I/O-1線に接続される。
【００７５】
セル２が不良のとき、CS0〜CS3＝”LLHH"とされ、YA1が“H”のときビット線BL2のカラムはＩ／Ｏ線に接続されず、ビット線BL3、BLRのカラムがI/O-0，I/O-1線に接続される。
【００７６】
この構成は、多ビットの入出力端子を持つ記憶装置において、同時に動作させるサブアレイの数を１つのみに限定することができ、低消費電力を実現することができる。
【００７７】
次に本発明に係る半導体記憶装置の第３の実施例について説明する。図７は、本発明の第３の実施例の構成を示すものである。本実施例において、メモリアレイの構成は、前記第１及び第２の実施例とほぼ同じであるが、制御回路１２の構成が相違している。
【００７８】
図８は、本実施例の制御回路１２の構成を示す図である。図８に示すように、制御回路１２は、置換情報を記憶する揮発性のメモリセルRMC0〜RMC63とデコーダ１４とを備えて構成されている。RMC０は、入力と出力ノードが接続された二つのインバータINV21、INV22（ラッチをなす）と、相補信号DR0、/DR0（置換情報用セルMCRA0に接続されるセンスアンプの出力）に一端が接続され、他端が、インバータの接続点ノードにそれぞれ接続され、ゲートがWLCに接続されたｎMOSトランスファトランジスタN21、N22を備え、インバータの入力と出力の接続点ノードとデコーダ１４との間にXアドレスのデコード信号XA0がゲートに接続されるｎMOSトランジスタN23、N24を備えている。DRj、/DRjを入力し、XAkを入力とする他のメモリセルRMCj（j=１〜63）(K=0〜7)も同様な構成とされる。デコーダ１４から、制御信号CS0〜CS63が出力される。
【００７９】
また、置換情報は、前記第１及び第２の実施例では、Ｙ選択回路１１の制御信号（CS0〜CSｊ）そのものであったが、本実施例では、不良メモリセルを含むカラムのアドレスを置換情報とする。
【００８０】
また、本実施例においては、メモリセルアレイは、ワード線２５７本、ビット線対（BLT，BLN）の数を６５として説明するが、他の構成であっても良い。
【００８１】
図７において、冗長カラムを除く６４カラムのアドレスを表現するには６ビットあればよいので、置換情報は、アドレスと置換の有無を示す１ビットを加えた７ビット分の領域があれば十分である。
【００８２】
置換情報を記録できる領域は、６４ビットあるので、置換情報を８つ分記録できる。
【００８３】
そこで、図９に示すように、２５６本のワード線を、３２本ずつ８つのグループに分け、これらを置換情報と対応させる。すなわち、ワード線３２本ごとに置き換えるカラムを変えることができ、不良メモリセルが同じカラム上にない場合でも、救済が可能となる。
【００８４】
図８に示す制御回路において、揮発性メモリセルは、６４ビットのうち、アクセスされるワード線の領域に対応した８ビット分の置換情報が選択される。
【００８５】
置換情報の選択は、ワード線を選択するXアドレスを利用する。XA0〜XA7は、ワード線の８つの領域を示す３ビットのアドレス信号を、８ビットにデコードし、タイミング信号と論理積（AND）を取った信号である。また、デコーダ（DEC）１４は、８ビットの置換情報を基に、制御信号CS0〜CS63を生成する。
【００８６】
制御信号は、前記第１及び第２の実施例と同様、0番目から不良カラム番号−１番目までが“L”、それ以外が“H”となる信号である。また、置き換えない場合は、全て“L”である。
【００８７】
次に、図７に示した回路の動作について図１０を用いて説明する。置換情報記憶セルの読み出しは、前記第１及び第２の実施例と同様である。また、２番目のサイクル以降は通常のメモリセルがアクセスされ、置換情報セルには、アクセスされない。
【００８８】
RMC0〜RMC63に読み出された置換情報の選択は、Xアドレスが確定した時点で可能となるため、デコーダDECは、ワード線WLxが活性化された時点で動作を開始する。
【００８９】
Ｙ選択信号が“H”となり、メモリセルから読み出されたデータがＩ／Ｏ線を通じて外部に出力、もしくは外部からの書き込みデータがＩ／Ｏ線を通じてメモリセルに書き込まれ、再び“L”となった時点で、制御回路１２の動作を終了する。
【００９０】
ワード線が“H”となってから、Ｙ選択信号が“H”となるまでの間を制御信号のデコード時間として使う。
【００９１】
従って、本実施例によれば、ワード線のグループ毎に置換可能なカラムを設定できるため、複数の不良メモリセルが異なるカラムに存在していても救済可能である。本実施例では、少なくとも各ワード線のグループで１ビット、合計8ビットの不良メモリセルを救済することができる。
【００９２】
また、置換カラムアドレスから置換制御信号への変換は、制御回路１２の動作がワード線の動作と同時に開始できるため、Ｙ選択回路１１が動作開始するまでの時間を利用できる。
【００９３】
さらに、制御信号を生成後のＹ選択回路１１の動作は、前記第１及び第２の実施例と同じであることから、本実施例においても、カラム置換動作によるアクセス時間のオーバヘッドは生じない。
【００９４】
また、本実施例では、６４カラムのメモリセルアレイを想定したが、他の構成であってもよいことは勿論である。例えば１２８カラムのアレイの場合は、置換情報として、８ビット必要となる。
【００９５】
置換情報用メモリセルとして、１２８ビット利用できるので、ワード線を１６領域にまで分割できる。従って、少なくとも１６ビットの不良メモリセルが救済できる。
【００９６】
次に、本発明に係る半導体記憶装置の第４の実施例について説明する。図１１は、本発明の第４の実施例の構成を示す図である。図１１を参照すると、本実施例において、サブアレイsubarray0は、メモリセルアレイMA1と、複数のセンスアンプ(SA0〜SAj+1)から構成されており、メモリセルアレイMA1は、複数のメモリセル（MC00〜MCij）と、1カラム分の冗長メモリセル（MC0j+1〜MCij+1）と、1ワード線分の置換情報記憶用のメモリセル（MCRA0〜MCRAj+1）を含んでいる。
【００９７】
また、トランスファゲート（TG00、TG10〜TG0j+1、TG1j+1）が、置換情報記憶用メモリセルと、メモリセル（MC00〜MCij）及び冗長メモリセル（MC0j+1〜MCij+1）との間に設けられており、信号ETGにより、メモリセル（MC00〜MCij）、及び冗長メモリセル（MC0j+1〜MCij+1）をセンスアンプ（SA0〜SAj+1）から切り離すことができる。
【００９８】
ビット線は、接続されるメモリセル数に応じた寄生容量を持っており、（Cbb00、Cbb10）〜（Cbb0j+1、Cbb1j+1）は、（Cba00、Cba10）〜（Cba0j+1、Cba1j+1）に比べてずっと小さい。
【００９９】
また、Ｙ選択回路11-0、11-1は、前記第１及び第２の実施例のY選択回路１１と同じものである。また、サブアレイsubarray1もsubarray0と同じ構成である。
【０１００】
図１１に示すように、本実施例では、カラムの入れ換えを制御する制御回路はない。Ｙ選択回路１１の制御信号CS00〜CS0j及びCS10〜CS1jは、隣接のサブアレイより供給される。
【０１０１】
すなわち、サブアレイを２つペアにし、置換情報記憶用セルは、隣のサブアレイの置換情報を記憶する。制御信号を隣のサブアレイに供給するために、２つのサブアレイ間でのみ使用するローカルなj+1ビットの幅を持つバス（bus）１３を設け、２つのサブアレイを接続する。
【０１０２】
次に、図１１に示した回路の動作について図１２を用いて説明する。なお、図１２では、サブアレイsubarray0側のメモリアクセスを行った場合を説明している。すなわち、カラムの置換情報は、サブアレイsubarray1より供給される。
【０１０３】
subarray0側のx番目のワード線WLxがアクセスされる場合、それと同時に、subarray1の置換情報セルに接続されるワード線WLRが“H”となる。
【０１０４】
トランスファゲート制御信号ETGは、subarray0側は“H”とし、subarray1側は“L”とする。subarray0側のメモリセルは、プレート線PLx、センスアンプ活性化信号SAPの順で“H”とすることで、読み出しが行われるのに対し、subarray1側では、プレート線PLRを“L”のままで、センスアンプ活性化信号SAPを“H”とする。
【０１０５】
図１３に示すように、２トランジスタ２キャパシタ型メモリセルでは、一方の強誘電体容量はＡの状態、もう一方の容量はＢの状態でデータを記憶する。
【０１０６】
センスアンプ活性化信号SAPが“H”となって容量に電圧が印加され始めると、Ａの状態の容量は容量値が小さく（Cfa）、Ｂの状態の容量は容量値が大きい（Cfb）。
【０１０７】
センスアンプが、図１４に示すようなラッチ型センスアンプである場合（センスアンプ活性化信号SAPとGND間に直列接続されたpMOSおよびnMOSトランジスタMP1、MN1のCMOSインバータと、pMOSおよびnMOSトランジスタMP2、MN2のCMOSインバータの入力と出力が互いに接続され、ビット線対BLT、BLN接続される）、２つのpMOSおよびnMOSトランジスタは、サイズが互いに等しく、また、ビット線BLN、BLTは初期状態がGND（グランド電位）であるため、２つのpMOSトランジスタMP1、MP2に流れる電流は等しい。しかしながら、両ビット線に接続される強誘電体容量の容量値が異なるため、容量値の小さい側のビット線の方が、より早く電圧が上昇する。
【０１０８】
より詳しくは、センスアンプのpMOSトランジスタが充電する容量値は、一方のビット線では、Cfa+Cbb、もう一方では、Cfb+Cbbであることから、
V=It/Cより、ある時点でのビット線の電位は、容量の小さい側がより高く、従って、ビット線間に電圧差（信号電圧）が生成される。
【０１０９】
ビット線電圧が次第に上昇し、nMOSトランジスタのVtを超え、nMOSトランジスタ側も動作し始めると、信号電圧は増幅され読み出しが完了する。この読み出し方法では、ビット線の寄生容量はむしろ小さい方がよい。subarray1側ではビット線容量が、非常に小さいので、センスアンプの動作は非常に速くなる。
【０１１０】
読み出し時にプレート線を駆動しないこと、センスアンプの動作が速いことから、置換情報セルの読み出しは、通常セルの読み出しよりも、tだけ早く完了する。
【０１１１】
subarray1側で読み出された置換情報DR10〜DR1jを、subarray0側のＹ選択回路１１−０に供給し、subarray0側のＹ選択回路１１−０は、供給された制御信号CS00〜CS0jによって、不良カラムを置換、正常なカラムを選択する。
【０１１２】
なお、subarray1側のメモリセルをアクセスする場合は、置換情報は、subarray0が供給する。
【０１１３】
従って、本実施例によれば、置換情報セルの内容を一時的に保持するための揮発性のメモリセルが必要ないため、不良メモリセル置換回路搭載によるチップ面積の増加をさらに抑制することができる。
【０１１４】
また、チップの電源投入時に、置換情報を読み出す動作が必要ない。
【０１１５】
前記第１〜第３の実施例では、置換情報の読み出し動作は、電源が投入されたことを検出して読み出し動作を行わせる回路を強誘電体記憶装置に組み込む、もしくはCPUと混載してソフトウェアで実行する方法を取る必要がある。
【０１１６】
しかしながら、本実施例においては、いずれも必要ないため、システムが簡単になる。
【０１１７】
また、置換情報記憶用メモリセルの読み出しでは、強誘電体の容量値に比較してビット線容量値は無視できる程度でしかないため、ビット線容量のアンバランスや、長配線のビット線が受けるカップリングノイズを最小限に抑制できる。
【０１１８】
すなわち、置換情報記憶用メモリセルの特性劣化が起きても、十分に読み出しを行うことが可能であるため、毎サイクル読み出すことによって、信頼性が低下することはない。
【０１１９】
次に、本発明に係る半導体記憶装置の第５の実施例について説明する。図１５は、本発明の第５の実施例の構成を示す図である。本実施例では、メモリアレイの構成は、ワード線257本、ビット線対数65とした。他の構成であっても良い。トランスファゲートの配置は、第４の実施例と同じである。
【０１２０】
制御回路１２は、図１６に示すように、置換情報を選択する選択回路（S0〜S7）１５０〜１５７と、デコーダ（DEC）１６から構成されている。選択回路（S0）１５０は、置換情報記憶用メモリセルの読出しデータ線DR0〜DR7とバス１３の間に挿入されている８個のｎMOSトランジスタＮ161〜N168を備え、ｎMOSトランジスタＮ161〜N168のゲートは、Xアドレスのデコード信号XA0〜XA7が接続されている。他の選択回路（S１〜S7）１５１〜１５７も、置換情報記憶用メモリセルの読出しデータ線が異なる以外、同様な構成とされる。
【０１２１】
置換情報は、前記第３の実施例と同様、不良メモリセルを含むカラムのアドレスとする。また、ワード線のグループ分け、及び置換情報の割り当ても、前記第３の実施例と同様である。
【０１２２】
本実施例においても、前記第４の実施例と同様に、置換情報は、ペアとなる隣のサブアレイに記録されており、メモリセル読み出し時に、置換情報の読み出しも同時に行う。
【０１２３】
前記第４の実施例と異なるところは、置換情報を、不良カラムのアドレスとしたことにより、バス（bus）１３の本数が少なくできる点である。
【０１２４】
次に、図１５に示した回路の動作について、図１７を用いて説明する。
【０１２５】
通常メモリセルの読み出し及び置換情報セルの読み出しに関しては、前記第４の実施例と同様である。相違する点は、６４ビットの置換アドレスの内、選択信号X0〜X7によって選択された８ビット分のみが、バス（bus）１３上に出力される点である。
【０１２６】
選択信号X0〜X7は、前記第３の実施例と同様、ワード線を選択するXアドレスを利用する。
【０１２７】
バス（bus）上に出力された置換アドレスは、時間tのうちに、デコーダ（DEC）１６により制御信号CS0〜CS63に変換され、Ｙ選択回路に出力される。
【０１２８】
Ｙ選択回路１１−０、１１−１は、制御信号とＹ選択信号により、読み出しもしくは書き込みされるカラムを選択し、Ｉ／Ｏ線に接続する。
【０１２９】
従って、本実施例によれば、前記第４の実施例と同様、チップの電源投入時に、置換情報を読み出す動作が必要ないため、システムがより簡単になる。
【０１３０】
また、置換情報セルの内容を一時的に保持するための揮発性のメモリセルが必要ないため、不良メモリセル救済回路搭載によるチップ面積の増加は少ない。さらに、置換情報を供給するバスの本数を減らせるため、配線領域が少なくて済む。
【０１３１】
また、置換情報の読み出しが、通常のメモリセルの読み出しよりも高速にできるため、置換カラムアドレスから制御信号への変換を行う本実施例においても、アクセス時間のオーバヘッドは生じることはない。
【０１３２】
次に本発明に係る半導体記憶装置の第６の実施例について説明する。図１８は、本発明の第６の実施例の構成を示す図である。図１８を参照すると、本実施例において、メモリセルアレイMA2は、複数のメモリセル（MC00〜MCij）と、1カラム分の冗長メモリセル（MC0j+1〜MCij+1）を備えて構成されている。
【０１３３】
センスアンプは、各ビット線対毎に接続されており、また、Ｙ選択回路１１は、図６に示す構成のものである。
【０１３４】
制御回路１２は、j+1個の不揮発性の記憶素子で構成されており、例えば図１９に示すような回路からなる。図１９を参照すると、この記憶素子は、図３に示した、揮発性メモリセルRMC0に、強誘電体容量を付加し、プレート線PLCを付加した不揮発性SRAM（スタティックＲＡＭ）である。すなわち、メモリセルRMC０は、入力と出力ノードが接続された二つのインバータINV21、INV22と、DR0、/DR0（置換情報用セルMCRA0に接続されるセンスアンプの出力）に一端が接続され、他端が、インバータの入出力の接続点ノードにそれぞれ接続され、ゲートがWLCに接続されたｎMOSトランスファトランジスタN21、N22と、インバータの入出力の接続点ノードとプレート線PLC間に接続された強誘電体容量FC11、FC12を備え、ｎMOSトランスファトランジスタＮ２１とインバータの入力と出力の接続点ノードとの接続点から制御信号CS0が取り出される。DRk、/DRkを入力し、制御信号CSkを出力する他のメモリセルRMCk（k=1〜j）も同様な構成とされる。
【０１３５】
強誘電体容量は、メモリセルの直上に形成することができるので、強誘電体容量を付加したことによる面積の増加はない。
【０１３６】
また、置換情報の書き込みは、WLCを“H”レベルとし、DR0〜DRj（/DR0〜/DRj）を通してセンスアンプにより行う。
【０１３７】
図１８及び図１９の回路について、図２０のタイミング波形図を用いて説明する。チップに電源が投入され、メモリセルRMC0に電源が供給され始めると、ほぼ同時に置換情報の読み出しが開始される。
【０１３８】
RMC0内の２つのインバータは、図１４に示すセンスアンプと同じであるため、前記第４の実施例での置換情報の読み出しと同様の方法によって行われる。
【０１３９】
置換情報が読み出されたら、プレート線PLCを一度“H”レベル(VDD)にした後、VDD/2にする。
【０１４０】
これにより強誘電体容量に再書き込みが行われる。再書き込み終了後は、通常のメモリセルの読み出し／書き込み動作が可能となる。制御信号CS0〜CSjによる不良カラムの置換動作は、前記した実施例と同様である。
【０１４１】
従って、本実施例によれば、置換情報の読み出しの手順が特段に簡易化される。また、制御回路１２の面積は、強誘電体容量をメモリセルの直上に形成することで、強誘電体容量付加による面積増加がないため、他の実施例のものと同等にでき、置換情報記憶セルがメモリセルアレイ内に必要ない分、全体の面積を削減できる。
【０１４２】
本実施例においても、前記第３の実施例のように，置換情報を置き換えるカラムのアドレスとしても良い。
【０１４３】
その場合、制御回路１２は、図２１に示すように、置換情報記憶用メモリセル（RMC0〜RMC63）と、制御信号CS0〜CS63生成用のデコーダ（DEC）１４とで構成される。この構成は、本発明の第７の実施例をなすものである。
【０１４４】
本実施例においても、前記第３の実施例と同様、制御信号へのデコードは、ワード線の動作開始からＹ選択信号が入力されるまでの間で実行できるので、アクセス時間へのオーバヘッドは発生しない。
【０１４５】
また、前述した実施例では、２トランジスタ２キャパシタ型のメモリセルを用いた強誘電体記憶装置について説明したが、1トランジスタ1キャパシタ型メモリセルを用いた強誘電体記憶装置であってもよい。
【０１４６】
さらに、強誘電体記憶装置のみならず、EEPROM（電気的に消去及び書き込み可能なリードオンリメモリ）やフラッシュメモリ、MRAM（Magnetic  Random  Access  Memory）などの他の不揮発性記憶装置や、DRAM（ダイナミックランダムアクセスメモリ）やSRAM（スタティックランダムアクセスメモリ）などの揮発性記憶装置であってもよい。
【０１４７】
【発明の効果】
以上説明したように、本発明によれば、従来フューズで置換情報をプログラムしていたものはもちろんのこと、強誘電体容量を用いてプログラムをしていたものに比較しても面積の増加を抑制することができるとともに、メモリセルの読み出し／書き込み動作に対するアクセス速度のオーバヘッドの発生を抑止する、という顕著な効果を奏する。
【０１４８】
また、本発明によれば、置換情報セルの疲労やインプリントといった特性劣化の問題も生じることがなく、半導体記憶装置のチップ歩留り及び信頼性を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例のＹ選択回路と置換動作を説明するための図である。
【図３】本発明の第１の実施例における制御回路の構成を示す図である。
【図４】本発明の第１の実施例の動作タイミングを示す図である。
【図５】本発明の第２の実施例の構成を示す図である。
【図６】本発明の第２の実施例におけるＹ選択回路の構成を示す図である。
【図７】本発明の第３の実施例の構成を示す図である。
【図８】本発明の第３の実施例における制御回路の構成を示す図である。
【図９】本発明の第３の実施例を説明するための図である。
【図１０】本発明の第３の実施例の動作タイミングを示す図である。
【図１１】本発明の第４の実施例の構成を示す図である。
【図１２】本発明の第４の実施例の動作タイミングを示す図である。
【図１３】本発明の第４の実施例を説明するための図である。
【図１４】本発明の第４の実施例を説明するための図である。
【図１５】本発明の第５の実施例の構成を示す図である。
【図１６】本発明の第５の実施例における制御回路の構成を示す図である。
【図１７】本発明の第５の実施例の動作タイミングを示す図である。
【図１８】本発明の第６の実施例の構成を示す図である。
【図１９】本発明の第６の実施例における制御回路の構成を示す図である。
【図２０】本発明の第６の実施例の動作タイミングを示す図である。
【図２１】本発明の第７の実施例の構成を示す図である。
【図２２】従来の不良メモリセル救済回路を説明するための図である。
【図２３】従来の不良メモリセル救済回路を説明するための図である。
【図２４】従来の不良メモリセル救済回路の回路構成を示す図である。
【符号の説明】
MA  メモリセルアレイ
SA  センスアンプ
WL，WLR  ワード線
PL，PLR  プレート線
BLT，BLN  ビット線
MC  メモリセル
MCRA  置換情報記憶用メモリセル
RMC  制御回路内メモリセル
FC  強誘電体キャパシタ
TC  セルトランジスタ
SAP  センスアンプ活性化信号
YA  Ｙ選択信号
XA  Ｘ選択信号
Cb  ビット線寄生容量
Cfa，Cfb  強誘電体キャパシタ容量値
CS  制御信号
DR  置換情報信号
１０  メモリセルアレイ
１１  Ｙ選択回路
１２  制御回路
１３  バス
１４  デコーダ
１５  選択回路
１６  デコーダ
２２０１  アドレスレジスタ
２２０２  列デコーダ
２２０３、２２０６  不良メモリセル救済回路
２２０４  メモリ領域
２２０５  行デコーダ
２３０１  救済アドレス書き込み回路
２３０２  救済アドレス記憶回路
２３０３  救済アドレス読み出し回路
２３１０  冗長デコーダ
【図１】
0005119563.tif 000002
【図２】
0005119563.tif 000003
【図３】
0005119563.tif 000004
【図４】
0005119563.tif 000005
【図５】
0005119563.tif 000006
【図６】
0005119563.tif 000007
【図７】
0005119563.tif 000008
【図８】
0005119563.tif 000009
【図９】
0005119563.tif 000010
【図１０】
0005119563.tif 000011
【図１１】
0005119563.tif 000012
【図１２】
0005119563.tif 000013
【図１３】
0005119563.tif 000014
【図１４】
0005119563.tif 000015
【図１５】
0005119563.tif 000016
【図１６】
0005119563.tif 000017
【図１７】
0005119563.tif 000018
【図１８】
0005119563.tif 000019
【図１９】
0005119563.tif 000020
【図２０】
0005119563.tif 000021
【図２１】
0005119563.tif 000022
【図２２】
0005119563.tif 000023
【図２３】
0005119563.tif 000024
【図２４】
0005119563.tif 000025