(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面内に、チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、
前記チャネル領域上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた絶縁性電荷蓄積層と、
前記絶縁性電荷蓄積層上に設けられた導電性電荷蓄積層と、
前記導電性電荷蓄積層上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられた制御ゲートとを備え、
前記導電性電荷蓄積層のチャネル長方向の長さが、前記絶縁性電荷蓄積層のチャネル長方向の長さより短いこと
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記導電性電荷蓄積層の側部に絶縁層が設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記導電性電荷蓄積層の側部に空隙が形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記トンネル絶縁膜のチャネル長方向の長さが、前記制御ゲートのチャネル長方向の長さより短いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記導電性電荷蓄積層は、金属、金属化合物、ポリシリコン、又は金属とポリシリコンの混合物から成ることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上に、トンネル絶縁膜、絶縁性電荷蓄積層、導電性電荷蓄積層、層間絶縁膜、及び制御ゲートを下から順次形成する工程と、
少なくともトンネル絶縁膜、絶縁性電荷蓄積層、導電性電荷蓄積層を含む積層膜をパターニングする工程と、
前記半導体基板の表面内にソース領域及びドレイン領域を形成する工程と、
前記導電性電荷蓄積層のチャネル長方向の長さを、前記絶縁性電荷蓄積層のチャネル長方向の長さより短くする工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記導電性電荷蓄積層のチャネル長方向の長さを短くする工程は、
前記導電性電荷蓄積層の両側面を酸化することにより前記導電性電荷蓄積層の両側面に絶縁層を形成する工程を備えることを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記絶縁層を形成する工程の後に、前記絶縁層を除去することにより前記導電性電荷蓄積層の両側面に空隙を形成する工程を備えることを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記導電性電荷蓄積層は、金属、金属化合物、ポリシリコン、又は金属とポリシリコンの混合物から成ることを特徴とする請求項６乃至請求項８のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、複数の不揮発性半導体メモリ素子を直列接続したものである。その１素子の一例は、半導体基板表面に形成されたソース領域及びドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域上に順次積層されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートから構成されている。浮遊ゲートを用いた不揮発性半導体メモリ素子を備えた構造において微細化を進めると、浮遊ゲートの高さ低減が出来ないこと、拡散層やチャネル形成のためのイオン注入が難しいこと、トランジスタ間の干渉効果等の問題点が指摘されている。
【０００３】
微細化を進めた場合の上記問題点を解決する不揮発性半導体メモリ素子として、ＭＯＮＯＳ(Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ)型或いはＳＯＮＯＳ(Ｓｉｌｉｃｏｎ-Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ)型不揮発性半導体記憶装置を不揮発性半導体メモリ素子として用いた構造がある（特許文献1参照）。なお、以下、ＭＯＮＯＳ型及びＳＯＮＯＳ型を代表してＭＯＮＯＳ型という用語を用いるものとする。
【０００４】
このＭＯＮＯＳ型の不揮発性半導体メモリ素子の構造は、従来構造での浮遊ゲートの代わりに、シリコン窒化膜からなる絶縁性電荷蓄積層が設けられている。即ち、この不揮発性半導体メモリ素子は、半導体基板表面に形成されたソース領域及びドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域上に順次積層された、トンネル絶縁膜、シリコン窒化膜からなる電荷蓄積層、層間絶縁膜、制御ゲートから構成される。このＭＯＮＯＳ型の不揮発性半導体メモリ素子をＮＡＮＤ型フラッシュメモリに用いることにより、浮遊ゲートを用いた不揮発性半導体メモリ素子を備えたＮＡＮＤ型フラッシュメモリの上記の問題点を解決することができる。
【０００５】
しかし、ＭＯＮＯＳ型素子構造においては、十分に書き込み特性が向上しないという問題があった。
【特許文献１】特開２００５−２６８７５６公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、不揮発性半導体記憶装置の書き込み特性を向上させることを目的とする。また、本発明は、不揮発性半導体記憶装置の素子間の干渉を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板と、前記半導体基板の表面内に、チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた絶縁性電荷蓄積層と、前記絶縁性電荷蓄積層上に設けられた導電性電荷蓄積層と、前記導電性電荷蓄積層上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた制御ゲートとを備え、前記導電性電荷蓄積層のチャネル長方向の長さが、前記絶縁性電荷蓄積層のチャネル長方向の長さより短いことを特徴とする不揮発性半導体記憶装置を提供する。
【０００９】
また、本発明は、半導体基板上に、トンネル絶縁膜、絶縁性電荷蓄積層、導電性電荷蓄積層、層間絶縁膜、及び制御ゲートを下から順次形成する工程と、少なくともトンネル絶縁膜、絶縁性電荷蓄積層、導電性電荷蓄積層を含む積層膜をパターニングする工程と、前記半導体基板の表面内にソース領域及びドレイン領域を形成する工程と、前記導電性電荷蓄積層のチャネル長方向の長さを、前記絶縁性電荷蓄積層のチャネル長方向の長さより短くする工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、不揮発性半導体記憶装置の書き込み特性を向上させることができる。また、本発明によれば、不揮発性半導体記憶装置の素子間の干渉を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面を用いて詳細に説明する。
【００１２】
（本発明の第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の素子構造を示す断面図である。この第１の実施形態にかかる不揮発性半導体記憶装置の素子構造は、第１導電型、例えば、ｐ−型の半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域領域２及びドレイン領域３が設けられている。そして、ｐ−型の半導体基板１のソース領域２とドレイン領域３間の領域がチャネル領域となる。ここで、ｐ−型の右肩部の−表示は、ｐ型不純物の濃度が薄いことを表し、ｎ＋型の右肩部の＋表示は、ｎ型不純物の濃度が濃いことを表している。ここで、ソース領域２及びドレイン領域３は、例えば、リンを注入することにより形成される。
【００１３】
ｐ−型半導体基板１のチャネル領域上には、トンネル絶縁膜４、絶縁性電荷蓄積層５が積層して設けられる。そして、絶縁性電荷蓄積層５上に、絶縁性電荷蓄積層５と比べてチャネル長方向の長さが短い導電性電界蓄積層６が設けられ、導電性電荷蓄積層６の両側部に、絶縁層７が設けられる。そして、導電性電荷蓄積層６及び絶縁層７からなる層上には、層間絶縁膜８、制御ゲート９が積層して設けられる。制御ゲート９の両側部には絶縁層１０が設けられる。なお、図１には示していないが、図１の素子の両側若しくは片側には、図１と同じ構造を有する素子が直列に接続して設けられており、その直列に接続された素子列の両端には、これらの素子列を選択するための選択トランジスタが設けられている。
【００１４】
なお、本発明において、チャネル長方向とは、ソース領域とドレイン領域間の最短距離に相当する方向を意味する。
【００１５】
又、導電性電荷蓄積層とは、半導体、金属、金属化合物等のように、ホールや電子として電荷を蓄積する層である。例えば、ポリシリコン、金属、金属化合物等により形成される。金属としては、例えば、チタン、タングステン等を用いることができ、金属化合物としては、金属のシリサイドのほか、窒化物、炭化物、硼化物等を用いることができる。また、絶縁性電荷蓄積層とは、トラップ等により電荷を分布させて蓄積する層であり、例えば絶縁膜のように電荷を膜内に分布させて保持する層である。絶縁膜電荷蓄積層としては、例えば、シリコン窒化膜や、ＨｆＯＮ等の高誘電率膜等が用いられる。
【００１６】
導電性電荷蓄積層６を構成する金属は、その仕事関数がポリシリコンの仕事関数よりも大きい金属を用いることが好ましい。また、絶縁層７としては、シリコン酸化膜、高誘電率絶縁膜などが考えられるが、誘電率が小さいことが好ましい。例えば、比誘電率が1である空隙７ｂ（後述する図５乃至図９において、７ｂで示される。）であれば最適である。また、トンネル絶縁膜４は、例えば、シリコン酸化膜やシリコン酸窒化膜で形成される。また、絶縁性電荷蓄積層５は、例えば、シリコン窒化膜、又は高誘電率膜で形成される。また、層間絶縁膜８は、例えば、アルミナが用いられる。制御ゲート９は、例えば、ポリシリコン、TaあるいはTiといった金属が用いられる。ここで、例えば、トンネル絶縁膜４の膜厚は４ｎｍ、絶縁性電荷蓄積層５の膜厚は３ｎｍ、導電性電荷蓄積層６及び絶縁層７から形成される層の膜厚は２ｎｍ、層間絶縁膜８の膜厚は６ｎｍ、制御ゲート９の膜厚は、０．１μｍで形成される。
【００１７】
本実施形態に係る不揮発性半導体記憶装置にデータを書き込むためには、素子の制御ゲート９に書込み電圧を印加することにより、半導体基板１側からトンネル絶縁膜を介して絶縁性電荷蓄積層５へ電荷（電子やホール）を注入する。ここで、絶縁性電荷蓄積層５と導電性電界蓄積層６との間で電荷が移動することにより、導電性電界蓄積層６にも電荷が蓄積される。絶縁性電荷蓄積層５と導電性電界蓄積層６における電荷の蓄積状態（蓄積の有無や量）によりデータが異なり、この電荷の蓄積状態に応じて素子のしきい値が変化することを利用して、書き込まれたデータを読み出す。また、データを消去するためには、半導体基板１と制御ゲート９との間に消去電圧を印加することにより、絶縁性電荷蓄積層５や導電性電界蓄積層６に蓄積された電荷を半導体基板１側に引き抜く。
【００１８】
本実施形態の構造によれば、絶縁性電荷蓄積層５上に導電性電荷蓄積層６を形成することにより、絶縁性電荷蓄積層５と導電性電荷蓄積層６とにより蓄積される電荷蓄積量を増加することができる。導電性電荷蓄積層６が、ポリシリコン、金属、金属化合物、金属とポリシリコンとの混合物等により形成されているため、状態密度が大きく、多量の電荷を蓄積することができるためである。電荷蓄積量を増加できる結果、不揮発性半導体記憶装置の書き込み特性を向上させることができる。  次に、本実施形態に係る不揮発性半導体記憶装置のように、電荷蓄積層として絶縁性電荷蓄積層５と導電性電荷蓄積層６の積層構造を形成することにより、書き込み特性が向上することを示す例を示す。図２は、電荷蓄積層として絶縁性電荷蓄積層と導電性電荷蓄積層の積層構造を備えた不揮発性半導体記憶装置（以下、本実施形態の構造と示す。）に関する書き込み特性と、電荷蓄積層として絶縁性電荷蓄積層１層を備えた不揮発性半導体記憶装置（以下、比較例の構造と示す。）に関する書き込み特性を示す図である。図２において、本実施形態の構造、比較例の構造それぞれの制御ゲートに電圧を印加した時の電圧印加時間に対するフラットバンド電圧の変化ΔＶＦＢを示す。
【００１９】
ここで、本実施形態の構造は、半導体基板１上に、トンネル絶縁膜４、絶縁性電荷蓄積層５、導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９が積層して形成された構造である。トンネル絶縁膜４の膜厚は４ｎｍ、絶縁性電荷蓄積層５の膜厚は３ｎｍ、導電性電荷蓄積層６の膜厚は２ｎｍ、層間絶縁膜８の膜厚は、６ｎｍ、制御ゲート９の膜厚は、０．１μｍとする。また、トンネル絶縁膜４は酸化シリコン、絶縁性電荷蓄積層５は窒化シリコン、導電性電荷蓄積層６はアルミニウム、層間絶縁膜８はアルミナ、制御ゲート９はポリシリコンによりそれぞれ形成されている。一方、比較例の構造は、半導体基板上に、トンネル絶縁膜、絶縁性電荷蓄積層、層間絶縁膜、制御ゲートが積層して形成された構造である。トンネル絶縁膜の膜厚は４ｎｍ、電荷蓄積層の厚さは５ｎｍ、層間絶縁膜の厚さは６ｎｍ、制御ゲートの膜厚は０．１μｍとする。また、トンネル絶縁膜は酸化シリコン、絶縁性電荷蓄積層は窒化シリコン、層間絶縁膜はアルミナ、制御ゲートはポリシリコンによりそれぞれ形成されている。すなわち、本実施形態の構造と比較例の構造とでは、電荷蓄積層を絶縁性電荷蓄積層、導電性電荷蓄積層の２層構造にしたことと、電荷蓄積層を絶縁性電荷蓄積層の１層により形成した点が異なり、その他の構造は同じである。
【００２０】
図２において、横軸は制御ゲートに印加した電圧の印加時間（ｓ）、縦軸は電荷蓄積層に電子が注入されたことによるフラットバンド電圧の変化量ΔＶＦＢ（Ｖ）である。ここで、制御ゲートに印加した電圧は、１８Ｖである。図２において、フラットバンド電圧の変化量ΔＶＦＢ（Ｖ）が大きいほど、電荷蓄積層に多量の電子が注入されていることを表している。従って、フラットバンド電圧の変化量ΔＶＦＢ（Ｖ）が大きいほど、不揮発性半導体記憶装置の書き込み特性が高いことを表している。図２より、比較例の構造と比べて本実施形態の構造の方がフラットバンド電圧の変化量ΔＶＦＢが大きいことがわかり、電荷蓄積量が増加し、書き込み特性が向上していることがわかる。
【００２１】
さらに、本実施形態の構造による他の効果として、絶縁性電荷蓄積層５上に導電性電荷蓄積層６を形成することにより、絶縁性電荷蓄積層５と制御ゲート９間の層間絶縁膜８を介したリーク電流を抑制することができる。
【００２２】
また、図１に示されるように、本実施形態にかかる不揮発性半導体装置においては、絶縁性電荷蓄積層５上に設けられた導電性電界蓄積層６のチャネル長方向の長さが、トンネル絶縁膜４、絶縁性電荷蓄積層５、層間絶縁膜８と比べて、短く形成され、導電性電荷蓄積層６の両側部に、絶縁層７が形成される。導電性電荷蓄積層６の両側部に、絶縁層７が形成されることによる効果は、以下のとおりである。
【００２３】
微細化により不揮発性半導体装置の隣接し合う素子間の距離が短くなるにつれて、不揮発性半導体記憶装置の隣接し合う素子の導電性電荷蓄積層６間の容量が大きくなり、これにより不揮発性半導体記憶装置の隣接素子間の干渉が大きくなることが考えられる。本実施形態においては、不揮発性半導体記憶装置の隣接素子間の干渉を抑制するため、絶縁性電荷蓄積層５上の導電性電荷蓄積層６の両側部に絶縁層７を形成し、導電性電荷蓄積層６のチャネル長方向の長さを、トンネル絶縁膜４、絶縁性電荷蓄積層５、層間絶縁膜８それぞれのチャネル長方向の長さと比べて短く形成する。なお、後述するように制御ゲート９の両側部に絶縁層１０を設けず、導電性電荷蓄積層６のチャネル長方向の長さが制御ゲート９のチャネル長方向の長さよりも短くなる構造としても良い。
【００２４】
次に、本実施形態において不揮発性半導体記憶装置の隣接素子間の干渉を抑制できる効果について説明する。図３は、導電性電荷蓄積層６両側部に絶縁層７や空隙７ｂを形成しない場合の不揮発性半導体記憶装置の隣接し合う素子の導電性電荷蓄積層６間の容量の大きさ｛以下、容量Ｃ1と示す。｝に対する、導電性電荷蓄積層６両側部に絶縁層７や空隙７ｂを形成した場合の不揮発性半導体記憶装置の隣接し合う素子の導電性電荷蓄積層間の容量の大きさ｛以下、容量Ｃ2と示す。｝の比率を示す図である。ここで、絶縁層７や空隙７ｂを形成しない場合の不揮発性半導体記憶装置は、半導体基板上に、トンネル絶縁膜、絶縁性電荷蓄積層、導電性電荷蓄積層、層間絶縁膜、制御ゲートが積層して形成された構造である。トンネル絶縁膜の膜厚は４ｎｍ、絶縁性電荷蓄積層の膜厚は３ｎｍ、導電性電荷蓄積層の膜厚は２ｎｍ、層間絶縁膜の膜厚は、６ｎｍ、制御ゲートの膜厚は、０．１μｍで形成した。また、トンネル絶縁膜はシリコン酸化膜、絶縁性電荷蓄積層は、シリコン窒化膜、導電性電荷蓄積層は、アルミニウム、層間絶縁膜は、アルミナにより、制御ゲートは、ポリシリコンによりそれぞれ形成した。また、不揮発性半導体記憶装置の隣接する素子間の距離は、３０nmで形成した。一方で、導電性電荷蓄積層６両側部に絶縁層７や空隙７ｂを形成した場合の不揮発性半導体記憶装置は、半導体基板上に、トンネル絶縁膜、絶縁性電荷蓄積層、両側部に絶縁層や空隙７ｂを形成した導電性電荷蓄積層、層間絶縁膜、制御ゲートが積層して形成された構造である。ここで、トンネル絶縁膜、絶縁性電荷蓄積層、導電性電荷蓄積層、層間絶縁膜は、制御ゲートの材料及び膜厚、及び不揮発性半導体記憶装置の隣接する素子間の距離は、絶縁層７や空隙７ｂを形成しない場合の不揮発性半導体記憶装置と同様である。図３において、横軸は、絶縁層７や空隙７ｂのチャネル長方向の長さｙ（ｎｍ）を表し、縦軸は、容量Ｃ2と容量Ｃ1の大きさの比Ｃ2／Ｃ1を表している。また、図３には、絶縁層７として、シリコン酸化膜、シリコン窒化膜を形成した場合、及び空隙７ｂを形成した場合についてのそれぞれのＣ2／Ｃ1の測定結果について示す。
【００２５】
図３から、容量Ｃ2は、容量Ｃ1と比べて、小さいことがわかる。また、図５から、容量Ｃ2は、空隙７ｂを用いた場合がもっとも小さいこと、次いで、シリコン酸化膜、シリコン窒化膜を用いた場合の順で小さいことがわかる。ここで、誘電率は、空隙７ｂ、シリコン酸化膜、シリコン窒化膜の順で小さい。従って、絶縁層７として、誘電率の小さい物質を用いた場合の方が、容量Ｃを小さくできることがわかる。特に、空隙７ｂを形成した場合に高い容量低減を達成できることがわかる。
【００２６】
本実施形態にかかる不揮発性半導体記憶装置によれば、導電性電荷蓄積層６両側部に絶縁層７を設けることにより、不揮発性半導体記憶装置の隣接し合う素子の導電性電荷蓄積層６間の容量が大きくなることを防ぎ、不揮発性半導体記憶装置の素子間の干渉を抑制することができる。
【００２７】
本実施形態では、特に、導電性電荷蓄積層６のチャネル長方向の長さが、絶縁性電荷蓄積層５のチャネル長方向の長さと比べて短い。導電性電荷蓄積層６と絶縁性電荷蓄積層５それぞれのチャネル長方向の長さが共に短いと、絶縁性電荷蓄積層５と導電性電荷蓄積層６とで合わせた電荷蓄積量が減少し、書き込み特性が下がる。一方、絶縁膜、例えば、シリコン窒化膜で形成される絶縁性電荷蓄積層５の比誘電率は、ポリシリコン、金属や金属化合物等で形成される導電性電荷蓄積層６の比誘電率と比べて小さい。したがって、絶縁性電荷蓄積層５の素子間における干渉は、導電性電荷蓄積層６の素子間における干渉と比べて小さい。従って、電荷蓄積量の増加による書き込み特性の向上と素子間における干渉の抑制を同時に達成するために、導電性電荷蓄積層６のチャネル長方向の長さが、絶縁性電荷蓄積層５のチャネル長方向の長さと比べて短くなっている。
【００２８】
次に、本実施形態の不揮発性半導体記憶装置の製造プロセスを説明する。図４は、本実施形態の不揮発性半導体記憶装置の製造プロセスを示す工程断面図である。
【００２９】
まず、図４（ａ）に示されるように、ｐ型不純物がドーピングされたｐ−型シリコン基板上に、熱酸化法により、トンネル絶縁膜４となる厚さ４ｎｍのシリコン酸化膜４´を形成する。次に、シリコン酸化膜４´上に、例えば、ＣＶＤ（chemical vapor deposition）法を用いて、絶縁性電荷蓄積層５となる厚さ３ｎｍのシリコン窒化膜５´を形成する。次に、例えば、CVD法により、導電性電荷蓄積層６となるチタン膜６´を形成する。次に、例えば、スパッタ法により、チタン膜６´上に層間絶縁膜８となる厚さ６ｎｍのアルミナ膜８´を形成する。次に、ＣＶＤ法を用いて、アルミナ膜８´上に制御ゲート９となるポリシリコン膜９´を形成する。その結果、図４（ａ）に示されるように、ｐ−型シリコン基板１上にシリコン酸化膜４´、シリコン窒化膜５´、チタン膜６´、アルミナ膜８´、ポリシリコン膜９´の積層構造が形成される。
【００３０】
次に、図４（ｂ）に示されるように、シリコン酸化膜４´、シリコン窒化膜５´、チタン膜６´、アルミナ膜８´、ポリシリコン膜９´により形成された積層構造について、リソグラフィ法により、ゲートパターニングを行うことにより、ソース領域２及びドレイン領域３形成予定領域を露出させる。その結果、ｐ−型シリコン基板１上に、酸化シリコンにより形成されるトンネル絶縁膜４、窒化シリコンにより形成される絶縁性電荷蓄積層５、チタンにより形成される導電性電荷蓄積層６、アルミナにより形成される層間絶縁膜８、ポリシリコンにより形成される制御ゲート９の順に積層された積層構造が形成される。
【００３１】
次に、図４（ｃ）に示されるように、積層構造をマスクとして、例えば、ｐ−型半導体基板１表面内に、例えば、リンをイオン注入することにより、ｎ＋型のソース領域２、ドレイン領域３を形成する。次に、半導体基板１上に形成されたトンネル絶縁膜４、絶縁性電荷蓄積層５、導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９の積層構造について、酸化することにより、制御ゲート９及び導電性電荷蓄積層６の両側部を酸化する。酸化方法としては、公知の方法を用いることができ、例えば、水蒸気酸化、オゾンや酸素ラジカルを用いた酸化等を用いることが可能である。その結果、図４（ｄ）に示されるように、導電性電荷蓄積層６の両側部に絶縁層７として金属酸化膜（酸化チタン膜）７が形成される。即ち、導電性電荷蓄積層６を構成する金属の酸化物が、導電性電荷蓄積層６の両側部に形成される。また、制御ゲート側８両側部にシリコン酸化膜からなる絶縁層１０が形成される。さらに、TEOS（Tetraethoxysilane）を用いたＣＶＤ法により、トンネル絶縁膜４、電荷蓄積層５、導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９により形成された積層構造の両側部にシリコン酸化膜からなる絶縁膜１２を形成する。以上の製造プロセスによって、図１に示された第１の実施形態の不揮発性半導体記憶装置を形成する。
【００３２】
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。図５は、本発明の第１の実施形態の第１の変形例に係る不揮発性半導体記憶装置の素子構造を示す断面図である。本実施形態は、導電性電荷蓄積層６の両側部に形成された絶縁層７が、空隙７ｂにより形成された点で第１の実施形態と異なる。
【００３３】
本発明の第１の実施形態の第１の変形例にかかる不揮発性半導体装置は、ｐ−型半導体基板１上に、トンネル絶縁膜４、絶縁性電荷蓄積層５が形成される。そして、絶縁性電荷蓄積層５上に、絶縁性電荷蓄積層５と比べてチャネル長方向の長さが短い導電性電界蓄積層６が形成され、導電性電荷蓄積層６の両側部に空隙７ｂが形成される。そして、導電性電荷蓄積層６上には、層間絶縁膜８が形成される。そして、層間絶縁膜８上には、制御ゲート９が形成される。そして、半導体基板１上に形成された、トンネル絶縁膜４、絶縁性電荷蓄積層５、両側部に空隙７ｂが形成された導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９の積層構造の側部に側壁絶縁膜１２が形成される。
【００３４】
次に、本発明の第１の実施形態の第１の変形例に係る不揮発性半導体装置についての製造プロセスを説明する。図６は、本実施形態の不揮発性半導体記憶装置の製造プロセスを示す工程断面図である。本変形例の不揮発性半導体装置の製造プロセスは、導電性電荷蓄積層６側面に空隙７ｂを形成する工程を有することが第１の実施形態と異なる。
【００３５】
まず、図４（ａ）乃至（ｄ）で示した製造方法により、図６（ａ）に示されるように、シリコン基板１上に、トンネル絶縁膜４、絶縁性電荷蓄積層５、金属酸化膜（酸化チタン膜）７が両側部に形成された導電性電荷蓄積層６、層間絶縁膜８、シリコン酸化膜からなる絶縁層１０が両側部に形成された制御ゲート９からなる積層構造を形成する。次に、導電性電荷蓄積層６両側部に形成された金属酸化膜及び制御ゲート９両側部に形成されたシリコン酸化膜を選択的にエッチングすることにより除去し、図６（ｂ）に示されるように、半導体基板１上に、トンネル絶縁膜４、絶縁性電荷蓄積層５、導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９が積層して形成され、導電性電荷蓄積層６及制御ゲート９のチャネル方向の長さが、トンネル絶縁膜４、絶縁性電荷蓄積層５、層間絶縁膜８と比べて短い構造を形成する。なお、制御ゲート９の両側部に形成された絶縁層１０は必要に応じて残しておいても良い。
【００３６】
次に、図６（ｃ）に示されるように、例えば、TEOSを用いたＣＶＤ法により、トンネル絶縁膜４、電荷蓄積層５、導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９により形成された積層構造の両側部にシリコン酸化膜からなる絶縁膜１２を形成する。ここで、制御ゲート９両側部には絶縁膜１２が接して形成されるとともに、導電性電荷蓄積層６両側部には空隙７ｂが形成される。導電性電荷蓄積層６両側部に空隙７ｂが形成され、絶縁膜が形成されないのは、導電性電荷蓄積層６のチャネル長方向の長さが、導電性電荷蓄積層６の上下の層間絶縁膜８及び電荷蓄積層５それぞれのチャネル長方向の長さと比べて短く形成されるため、導電性電荷蓄積層６両側部には絶縁膜が堆積されないためである。以上の製造プロセスの結果、図５に示されるような第１の実施形態の変形例にかかる不揮発性半導体記憶装置が形成される。
【００３７】
本実施形態の不揮発性半導体記憶装置によれば、第１の実施形態と同様の効果を達成することができる。
【００３８】
なお、本実施形態において、空隙７ｂを形成する際、導電性電荷蓄積層６の両側部を酸化して、導電性電荷蓄積層６の両側部に形成された金属酸化物（酸化チタン膜）７をエッチングすることにより形成した。しかしながら、ハロゲン系元素、例えば、塩素により導電性電荷蓄積層６の両側部を絶縁性電荷蓄積層５に対して選択的に直接エッチングすることにより、空隙７ｂを形成しても良い。
【００３９】
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例に係る不揮発性半導体記憶装置について説明する。図７は、本発明の第１の実施形態の第２の変形例に係る不揮発性半導体記憶装置の素子構造を示す断面図である。本実施形態にかかる不揮発性半導体記憶装置は、導電性電荷蓄積層６の両側部に形成された絶縁層７が、空隙７ｂにより形成された点で第１の実施形態と異なる。また、本実施形態にかかる不揮発性半導体記憶装置は、制御ゲート９のチャネル長方向の長さが、トンネル絶縁膜４、絶縁性電荷蓄積層５、層間絶縁膜８のチャネル長方向の長さと同じであり導電性電荷蓄積層６のチャネル長方向の長さよりも長く形成されることが特徴であり、制御ゲート９のチャネル方向の長さが、トンネル絶縁膜４、絶縁性電荷蓄積層５、層間絶縁膜８のチャネル方向の長さより短く形成される第１の実施形態及び第１の実施形態の第１の変形例と異なる。制御ゲート９のチャネル方向の長さが、長く形成されることにより、制御ゲート９に印加された電圧が、半導体基板に伝わりやすくなる効果を有する。
【００４０】
本変形例にかかる不揮発性半導体装置は、ｐ−型半導体基板１上に、トンネル絶縁膜４、絶縁性電荷蓄積層５が形成される。そして、絶縁性電荷蓄積層５上に、絶縁性電荷蓄積層５と比べてチャネル長方向の長さが短い導電性電荷蓄積層６が形成され、導電性電荷蓄積層６の両側部に、空隙７ｂが形成される。そして、導電性電荷蓄積層６上には、層間絶縁膜８、制御ゲート９が形成される。そして、半導体基板１上に形成された、トンネル絶縁膜４、絶縁性電荷蓄積層５、両側部に空隙７ｂが形成された導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９の積層構造の側部に側壁絶縁膜１３が形成される。
【００４１】
次に、本発明の第１の実施形態の第２の変形例に係る不揮発性半導体装置についての製造プロセスを説明する。図８は、本実施形態の不揮発性半導体記憶装置の製造プロセスを示す工程断面図である。本変形例の不揮発性半導体装置の製造プロセスは、導電性電荷蓄積層６側面に空隙７ｂを形成する工程を有することが第１の実施形態と異なる。
【００４２】
まず、図４（ａ）乃至（ｄ）で示した製造方法により、図８（ａ）に示されるようにシリコン基板１上に、トンネル絶縁膜４、絶縁性電荷蓄積層５、金属酸化膜（酸化チタン膜）７が両側部に形成された導電性電荷蓄積層６、層間絶縁膜８、シリコン酸化膜からなる絶縁層１０が両側部に形成された制御ゲート９からなる積層構造を形成する。次に、図８（ｂ）に示されるように、絶縁膜を堆積した後、絶縁膜を異方的にエッチングして、前記積層構造の側部に側壁絶縁膜１４を形成する。ここで、側壁絶縁膜１４は、シリコン酸化膜とエッチングの選択比が異なる膜、例えば、TEOSを用いたＣＶＤ法により形成したシリコン酸化膜を用いることができる。
【００４３】
次に、図８（ｃ）に示されるように、制御ゲート９となるポリシリコン膜及びこのポリシリコン膜両側部に形成されたシリコン酸化膜１０をエッチングすることにより除去する。次に、図８（ｄ）に示されるように、ポリシリコンを、例えば、ＣＶＤ法により堆積し、エッチバックすることにより、制御ゲート９を形成する。次に、図８（ｅ）に示されるように、側壁絶縁膜１４をエッチングにより除去し、導電性電荷蓄積層６の両側部に形成された金属酸化膜７をエッチングにより除去する。次に、図８（ｆ）に示されるように、絶縁膜、例えばTEOSを用いたＣＶＤ法によりシリコン酸化膜を堆積して、堆積したシリコン酸化膜を異方的にエッチングすることにより、半導体基板上であって、トンネル絶縁膜４、絶縁性電荷蓄積層５、導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９の積層構造の両側壁部に側壁絶縁膜１３を形成する。また、導電性電荷蓄積層６側部には、空隙７ｂが形成される。導電性電荷蓄積層６側部に空隙７ｂが形成され、絶縁膜が形成されないのは、上述した第１の変形例と同様である。以上の製造プロセスの結果、図７に示されるような第１の実施形態の第２の変形例にかかる不揮発性半導体記憶装置が形成される。
【００４４】
なお、本変形例では導電性電荷蓄積層６の両側部に空隙７ｂを形成したが、金属酸化膜７を導電性電荷蓄積層６の両側部に残しておいてもよく、この場合は、図８（ｄ）の工程で製造工程を終えることになる。
【００４５】
また、本変形例において、空隙７ｂを形成する際、導電性電荷蓄積層６の両側部を酸化して、導電性電荷蓄積層６の両側部に形成された金属酸化物（酸化チタン膜）７をエッチングすることにより形成した。しかしながら、ハロゲン系元素、例えば、塩素により導電性電荷蓄積層６の両側部を絶縁性電荷蓄積層５に対して選択的に直接エッチングすることにより、空隙７ｂを形成しても良い。本実施形態の不揮発性半導体記憶装置によれば、第１の実施形態と同様の効果を達成することができる。
【００４６】
(本発明の第２の実施形態)
図９は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の素子構造を示す断面図である。本実施形態では、制御ゲート９のゲート長方向の長さが、トンネル絶縁膜４のゲート長方向の長さと比べて長く形成されている点が第１の実施形態と異なる。
【００４７】
本発明の第２の実施形態に係る不揮発性半導体記憶装置は、ｐ−型半導体基板１上に、トンネル絶縁膜４、絶縁性電荷蓄積層５、導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９の積層構造が形成され、半導体基板１上であって、積層構造の側部に側壁絶縁膜２０１が形成される。そして、積層構造のチャネル長方向の長さが、制御ゲート９側からトンネル絶縁膜４側方向に向かって連続的に、テーパー状に狭くなるように形成される。また、側壁絶縁膜２０１は、テーパー上に狭くなる積層構造の側部を挟むように形成される。即ち、側壁絶縁膜２０１は、制御ゲート９側からトンネル絶縁膜４に向かって連続的に、広くなるように形成される。
【００４８】
本実施形態にかかる不揮発性半導体記憶装置によれば、トンネル絶縁膜４、絶縁性電荷蓄積層５、導電性電荷蓄積層６、層間絶縁膜８、制御ゲート９の積層構造のチャネル方向の幅が、制御ゲート９側からトンネル絶縁膜４側方向に向かって、テーパー状に連続的に狭く形成されており、導電性電荷蓄積層６側部に側壁絶縁膜２０１が形成されることにより、不揮発性半導体記憶装置の素子間の導電性電荷蓄積層６間の容量が大きくなることを防ぎ、素子間の干渉を抑制することができる。
【００４９】
また、本実施形態にかかる不揮発性半導体記憶装置によれば、制御ゲート９のチャネル長方向の長さが、トンネル絶縁膜４のチャネル長方向の長さに比べて、長く形成されるため、制御ゲート９の電圧による電束を半導体基板１に集中させることができ、制御ゲート９からの電圧を半導体基板１に伝わりやすくすることができる。
【００５０】
なお、本発明は上述した実施形態に限られるものではない。例えば、第１の実施形態と第２の実施形態を組み合わせた形態の不揮発性半導体装置を用いることも可能である。即ち、図９の導電性電荷蓄積層６に点線で示したように、この導電性電荷蓄積層６の両側部に第１の実施形態で示したように絶縁層７や空隙７ｂを設けた構造を用いることができる。この場合には、第２の実施形態で示した効果を得ることができるのみならず、第１の実施形態で示したように不揮発性半導体記憶装置の隣接し合う素子の導電性電荷蓄積層６間の容量が大きくなることを防ぎ、不揮発性半導体記憶装置の素子間の干渉をさらに抑制することが可能である。
【００５１】
また、半導体基板１の材料は、シリコン基板のみならず、ポリシリコン基板、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板であっても良い。また、ｐ型ウェル、又はｐ型半導体層(ＳＯＩ：Silicon On Insulator)、ＳＧＯＩ(Silicon Germanium On Insulator)層、若しくはＧＯＩ(Germanium On Insulator)層を表面に有する基板も本発明の半導体基板に含まれる。さらにまた、上記実施形態では、ソース・ドレイン領域をｎ＋型、チャネル領域をｐ−型としたが、導電型を入れ替えてもよく、さらにソース・ドレイン領域とチャネル領域を同じ導電型としたディプリーション型の構造を用いても良い。
【００５２】
その他、本発明は上記実施形態や実施例そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態や実施例に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態や実施例に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態や実施例にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の素子構造を示す断面図。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の書き込み特性を示す図。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の素子間の容量特性を示す図。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図５】本発明の第１の実施形態の第１の変形例に係る不揮発性半導体記憶装置の素子構造を示す断面図。
【図６】本発明の第１の実施形態の第１の変形例に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図７】本発明の第１の実施形態の第２の変形例に係る不揮発性半導体記憶装置の素子構造を示す断面図。
【図８】本発明の第１の実施形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の素子構造を示す断面図。
【符号の説明】
【００５４】
１・・・半導体基板
２・・・ソース領域
３・・・ドレイン領域
４・・・トンネル絶縁膜
５・・・絶縁性電荷蓄積層
６・・・導電性電荷蓄積層
７・・・絶縁層
７ｂ・・・空隙
８…層間絶縁膜
９・・・制御ゲート
１０・・・絶縁膜
１２、１３、１４・・・側壁絶縁膜
【図１】
0005210675.tif 000002
【図２】
0005210675.tif 000003
【図３】
0005210675.tif 000004
【図４】
0005210675.tif 000005
【図５】
0005210675.tif 000006
【図６】
0005210675.tif 000007
【図７】
0005210675.tif 000008
【図８】
0005210675.tif 000009
【図９】
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