(57)【特許請求の範囲】
【請求項１】
第１のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御方法であって、
前記回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第１のバスとは異なる第２のバスからレジスタ部に設定するステップと、
前記レジスタ部に設定された情報に基づいて、前記回路デバイスのテスト時に前記第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号をシーケンサにより生成して前記テストアクセスポートコントローラに供給するステップと、
スキャンインデータを前記第２のバスからデータレジスタに設定するステップと、
前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、
前記回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記回路デバイス内のスキャンレジスタ部と前記データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行うステップを有する、スキャン制御方法。
【請求項２】
前記第１のバスはＪＴＡＧバスであり、前記第２のバスはＳＭＢｕｓ又はＩ２Ｃバスである、請求項１記載のスキャン制御方法。
【請求項３】
第１のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御回路であって、
前記回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第１のバスとは異なる第２のバスから設定可能なレジスタ部と、
前記レジスタ部に設定された情報に基づいて、前記回路デバイスのテスト時に前記第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して前記テストアクセスポートコントローラに供給するシーケンサと、
スキャンインデータを前記第２のバスから設定可能なデータレジスタを備え、
前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、
前記回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記回路デバイス内のスキャンレジスタ部と前記データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う、スキャン制御回路。
【請求項４】
前記第１のバスはＪＴＡＧバスであり、前記第２のバスはＳＭＢｕｓ又はＩ２Ｃバスである、請求項３記載のスキャン制御回路。
【請求項５】
前記第２のバスと接続され、前記第２のバスを介した前記レジスタ部への情報の設定を制御する制御部を更に備えた、請求項３又は４記載のスキャン制御回路。
【請求項６】
第１のバスに接続されると共にテストアクセスポートコントローラを有する第１の回路デバイスと、
前記第１のバスとは異なる第２のバスに接続された第２の回路デバイスと、
前記第２のバスに接続されたバスコントローラと、
前記第２のバスに接続されたスキャン制御回路とを備え、
前記スキャン制御回路は、
前記第１の回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第２のバスから設定可能なレジスタ部と、
前記レジスタ部に設定された情報に基づいて、前記第１の回路デバイスのテスト時に前記第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して前記テストアクセスポートコントローラに供給するシーケンサと、
スキャンインデータを前記第２のバスから設定可能なデータレジスタを更に有し、
前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、
前記第１の回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記第１の回路デバイス内のスキャンレジスタ部と前記データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う、装置。
【請求項７】
前記スキャン制御回路は前記第１の回路デバイス外に設けられており、前記スキャン制御回路と前記第１の回路デバイスは前記第１のバスで接続されている、請求項６記載の装置。
【請求項８】
前記スキャン制御回路は前記第１の回路デバイス内に設けられており、前記第１の回路デバイスは前記第１及び第２のバスに接続されている、請求項６記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャン制御方法、スキャン制御回路及び装置に係り、特に異なる種類のバスに接続された回路デバイスに対してスキャン機能を利用した内部設定やテストの結果を示すログの収集等を行うスキャン制御方法、そのようなスキャン制御方法を用いるスキャン制御回路、及びそのようなスキャン制御回路を有する装置に関する。
【０００２】
本明細書において、「テスト」とは、「診断」等を含むものとする。
【背景技術】
【０００３】
大規模集積回路（ＬＳＩ：Large Scale Integrated circuit）デバイス（又は、チップ）が搭載されたボード、ユニット、モジュール等と呼ばれる装置には、ＬＳＩデバイスに接続されたＪＴＡＧ（Joint Test Action Group）バス（又は、インタフェース）が搭載されている。ＪＴＡＧバスは、ＬＳＩデバイスのテストを行う時等に使用される。ＪＴＡＧバスは、国際標準化規格であるＩＥＥＥ１１４９．１に準拠したシリアルバスであり、ＬＳＩデバイスに対してバウンダリスキャンを実施するための外部テスタ等からのアクセス手段を提供することで、装置の運用時以外のテスト時にＬＳＩデバイスのテストを可能とする。ＬＳＩデバイスのテストには、ＬＳＩデバイス内のＲＡＭ（Random Access Memory）の交代ビットを指定する処理等が含まれる場合もある。
【０００４】
一方、装置で使用するデバイス（又は、チップ）セットや中央処理装置（ＣＰＵ：Central Processing Unit）等のＬＳＩデバイス群の中には、Ｉ２Ｃ（Inter-Integrated Circuit）バス（又は、インタフェース）やＳＭＢｕｓ（System Management Bus）（又は、インタフェース）に接続されたＬＳＩデバイスもある。Ｉ２ＣバスやＳＭＢｕｓは、装置の運用時に装置内の制御を行う時等に使用される。このように、１つの装置内で、ＪＴＡＧバスに接続されたＬＳＩデバイスと、Ｉ２ＣバスやＳＭＢｕｓに接続されたＬＳＩデバイス、即ち、互いに異なる種類（又は、規格）のバスに接続されたＬＳＩデバイスが混在することがある。Ｉ２ＣバスやＳＭＢｕｓは、デバイス（又は、チップ）間汎用コミュニケーションバスである。Ｉ２ＣバスやＳＭＢｕｓは、基本的にはクロック信号線とデータ信号線を有する２線式のシリアルバスであり、シリアルバスに接続されるデバイスは固有のアドレスを持つ。このアドレスを用いてデバイス同士がＩ２ＣバスやＳＭＢｕｓを介して通信する。
【０００５】
例えば、１つの装置内に製造業者の異なるＬＳＩデバイスを搭載したことで互いに異なる種類のバスに接続されたＬＳＩデバイスが混在する場合、ＪＴＡＧバスに接続されたＬＳＩデバイスの制御はＪＴＡＧバスを介して行い、Ｉ２ＣバスやＳＭＢｕｓに接続されたＬＳＩデバイスの制御はＩ２ＣバスやＳＭＢｕｓを介して行う必要がある。このため、例えばＪＴＡＧバス用のＪＴＡＧバスコントローラとＳＭＢｕｓ用のＳＭＢｕｓコントローラと言った具合に、装置内のＬＳＩデバイスが接続されているバスの種類分のバスコントローラを装置に搭載する必要がある。
【０００６】
図１は、互いに異なる種類のバスに接続されたＬＳＩデバイスが混在するボードの一例を示すブロック図である。ボード１には、ＬＳＩデバイス２，３，４、ＳＭＢｕｓコントローラ５及びＪＴＡＧコントローラ６を有する。ＳＭＢｕｓコントローラ５及びＬＳＩデバイス２，３，４は、ＳＭＢｕｓ７を介して互いに接続されている。ＪＴＡＧコントローラ６及びＬＳＩデバイス４は、ＪＴＡＧバス９を介して接続されている。ＳＭＢｕｓコントローラ５は、ＳＭＢｕｓ７専用に設けられており、ボード１の外部と接続可能である。一方、ＪＴＡＧコントローラ６は、ＪＴＡＧバス８専用に設けられており、ボード１の外部と接続可能である。
【０００７】
ＬＳＩデバイス等の回路をスキャンする方法は、例えば特許文献１、特許文献２、特許文献３等にて提案されている。
【特許文献１】特開平９−２１８２４８号公報
【特許文献２】特許第２９４０６２９号公報
【特許文献３】特許第３９６６４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ボード１の制御をＳＭＢｕｓ７及びＪＴＡＧバス８の２種類のバスを介して行なう場合、ボード１上には夫々のバス７，８専用のコントローラ５，６を搭載する必要があり、ボード１が高価なものとなる。又、ボード１の制御に２種類のコントローラ５，６を搭載すると、ボード１の制御プログラムも２種類必要となり、且つ、２種類の制御プログラムによる制御間で同期をとる必要があるため、ボード１全体の制御が複雑で困難なものとなる。
【０００９】
そこで、本発明は、装置を比較的安価な構成とし、且つ、比較的簡単な制御で装置全体の制御を可能とするスキャン制御方法、スキャン制御回路及び装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、第１のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御方法であって、前記回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第１のバスとは異なる第２のバスからレジスタ部に設定するステップと、前記レジスタ部に設定された情報に基づいて、前記回路デバイスのテスト時に前記第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号をシーケンサにより生成して前記テストアクセスポートコントローラに供給するステップと、スキャンインデータを前記第２のバスからデータレジスタに設定するステップと、前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、前記回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記回路デバイス内のスキャンレジスタ部と前記データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行うステップを有するスキャン制御方法が提供される。
【００１１】
本発明の一観点によれば、第１のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御回路であって、前記回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第１のバスとは異なる第２のバスから設定可能なレジスタ部と、前記レジスタ部に設定された情報に基づいて、前記回路デバイスのテスト時に前記第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して前記テストアクセスポートコントローラに供給するシーケンサと、スキャンインデータを前記第２のバスから設定可能なデータレジスタを備え、前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、前記回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記回路デバイス内のスキャンレジスタ部と前記データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行うスキャン制御回路が提供される。
【００１２】
本発明の一観点によれば、第１のバスに接続されると共にテストアクセスポートコントローラを有する第１の回路デバイスと、前記第１のバスとは異なる第２のバスに接続された第２の回路デバイスと、前記第２のバスに接続されたバスコントローラと、前記第２のバスに接続されたスキャン制御回路とを備え、前記スキャン制御回路は、前記第１の回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を前記第２のバスから設定可能なレジスタ部と、前記レジスタ部に設定された情報に基づいて、前記第１の回路デバイスのテスト時に前記第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して前記テストアクセスポートコントローラに供給するシーケンサと、スキャンインデータを前記第２のバスから設定可能なデータレジスタを更に有し、前記データレジスタに設定されたスキャンインデータは前記レジスタ部に設定されたシフト数だけシフトされ、前記第１の回路デバイス内のスキャンチェーン組み換え部により、前記テストアクセスポートコントローラへのスキャンアウトデータの出力と前記スキャンインデータの入力をカットし、前記データレジスタとの接続を行い、前記第１の回路デバイス内のスキャンレジスタ部と前記データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う装置が提供される。
【発明の効果】
【００１３】
開示のスキャン制御方法、スキャン制御回路及び装置によれば、装置を比較的安価な構成とし、且つ、比較的簡単な制御で装置全体の制御を可能とすることができる。
【発明を実施するための最良の形態】
【００１４】
開示のスキャン制御方法、スキャン制御回路及び装置では、回路デバイスは第１のバスと接続されると共にテストアクセスポートコントローラを有する。スキャン制御回路は、回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を第１のバスとは異なる第２のバスから設定可能なレジスタ部と、レジスタ部に設定された情報に基づいて、回路デバイスのテスト時に第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成してテストアクセスポートコントローラに供給するシーケンサを有する。
【００１５】
装置の運用時には第１のバスを使用せず、装置のテスト時には、装置の運用時の装置内の制御用の第２のバスを使用してスキャンを行うため、装置上に第１のバス専用のＪＴＡＧコントローラを搭載する必要がない。又、装置に第１のバス用のバスコントローラと第２のバス用のバスコントローラの両方の制御プログラムを搭載する必要ない。更に、装置全体の制御を、第２のバスに１本化できる。
【実施例】
【００１６】
図２は、本発明の第１実施例におけるボードの構成を示すブロック図である。ボード１１−１には、ＬＳＩデバイス１２，１３，１４及びＳＭＢｕｓコントローラ１５が搭載されている。ＳＭＢｕｓコントローラ１５及びＬＳＩデバイス１２，１３，１４は、ＳＭＢｕｓ（又は、ＳＭＢｕｓインタフェース）１７を介して互いに接続されている。ＬＳＩデバイス１４には、ＪＴＡＧバス（又は、ＪＴＡＧインタフェース）１９が接続されている。つまり、ＬＳＩデバイス１４にはＳＭＢｕｓ１７及びＪＴＡＧバス１８の両方が接続されている。ＳＭＢｕｓコントローラ１５は、ＳＭＢｕｓ１７専用に設けられており、ボード１１−１の外部と接続可能である。一方、ＪＴＡＧバス１８は、ボード１１−１上の端子等にクリップ（Clip）を直接接続するクリップ処理によりボード１１−１の外部と接続可能である。尚、ＳＭＢｕｓ１７の代わりにＩ２Ｃバスを用いる場合には、ＳＭＢｕｓコントローラ１５の代わりにＩ２Ｃバスコントローラを用いることは言うまでもない。
【００１７】
ＬＳＩデバイス１４は、後述するスキャン制御回路を内蔵しており、スキャン機能を利用してＳＭＢｕｓ１７からＬＳＩデバイス１４の内部設定が可能である。つまり、スキャン制御回路は、ＳＭＢｕｓ１７等のインタフェースからスキャン機能を制御するための機構を実現する。ＪＴＡＧバス１８は、テスト要件を満たすための手段として用い、ボード１１−１の運用時には使用しない。ボード１１−１の運用時に使用するシステム制御インタフェースは、ＳＭＢｕｓ１７で一本化する。ＪＴＡＧバス１８によるスキャン機能の主制御は、後述するようにＬＳＩデバイス１４内に設けられたテストアクセスポートコントローラ（ＴＡＰＣ：Test Access Port Controller）の制御であり、このＴＡＰＣをＪＴＡＧバス１８ではなくＳＭＢｕｓ１７から制御することで、スキャン機能を実現する。
【００１８】
尚、図２及び後述する図３、図４及び図５では、説明の便宜上、クロックの図示は省略する。
【００１９】
図３は、本発明の第２実施例におけるボードの構成を示すブロック図である。図３中、図２と同一部分には同一符号を付し、その説明は省略する。図３に示すボード１１−２では、ＬＳＩデバイス１４Ａはスキャン制御回路を内蔵しておらず、ＬＳＩデバイス１４Ａとは別体のスキャン制御回路１４１が設けられている。ＳＭＢｕｓ１７は、スキャン制御回路１４１及びＪＴＡＧバス１８を介してＬＳＩデバイス１４Ａに接続されている。ＬＳＩデバイス１４ＡにはＪＴＡＧバス１８が接続されているが、ＳＭＢｕｓ１７には直接接続されておらず、ＳＭＢｕｓ１７はスキャン制御回路１４１に接続されている。
【００２０】
図４は、本発明の第３実施例におけるボードの構成を示すブロック図である。図４中、図２と同一部分には同一符号を付し、その説明は省略する。図４に示すボード１１−３には、互いに種類（又は、規格）が異なる３本のバス１７，１８，２７が搭載されている。ここでは説明の便宜上、第１のバスがＳＭＢｕｓ１７、第２のバスがＪＴＡＧバス１８、第３のバスがＩ２Ｃバスであるものとする。従って、第３のバスコントローラ２５は、Ｉ２Ｃバスコントローラである。
【００２１】
Ｉ２Ｃバスコントローラ２５は、Ｉ２Ｃバス２７専用に設けられており、ボード１１−２の外部と接続可能である。Ｉ２Ｃバスコントローラ２５は、Ｉ２Ｃバス２７を介してＬＳＩデバイス２３ＡとＬＳＩ２４に接続されている。ＬＳＩ２４は、ＳＭＢｕｓ１７、ＪＴＡＧバス１８及びＩ２Ｃバス２７に接続されている。
【００２２】
ＬＳＩデバイス２４は、後述するスキャン制御回路を内蔵しており、スキャン機能を利用してＳＭＢｕｓ１７又はＩ２Ｃバス２７からＬＳＩデバイス２４の内部設定が可能である。つまり、スキャン制御回路は、ＳＭＢｕｓ１７又はＩ２Ｃバス２７等のインタフェースからスキャン機能を制御するための機構を実現する。又、ＬＳＩデバイス２４は、スキャン機能を利用してＳＭＢｕｓ１７からＬＳＩデバイス２４の内部設定を行う場合にはスキャン制御回路をＬＳＩ２４に接続し、スキャン機能を利用してＩ２Ｃバス２７からＬＳＩデバイス２４の内部設定を行う場合にはスキャン制御回路をＬＳＩ２４Ａに接続するセレクタ回路も内蔵している。
【００２３】
ＪＴＡＧバス１８は、テスト要件を満たすための手段として用い、ボード１１−３の運用時には使用しない。ボード１１−３の運用時に使用するシステム制御インタフェースは、ＳＭＢｕｓ１７及びＩ２Ｃバス２７である。ＪＴＡＧバス１８によるスキャン機能の主制御は、後述するようにＬＳＩデバイス２４内に設けられたテストアクセスポートコントローラ（ＴＡＰＣ：Test Access Port Controller）の制御であり、このＴＡＰＣをＪＴＡＧバス１８ではなくＳＭＢｕｓ１７又はＩ２Ｃバス２７から制御することで、スキャン機能を実現する。尚、ＪＴＡＧバス１８以外の種類（又は、規格）のバスは、２種類に限定されるものでも、ＳＭＢｕｓ及びＩ２Ｃバスに限定されるものでもなく、３種類以上のバスを設けても良いことは言うまでもない。
【００２４】
図５は、本発明の第４実施例におけるボードの構成を示すブロック図である。図５中、図４と同一部分には同一符号を付し、その説明は省略する。図５に示すボード１１−４では、ＬＳＩデバイス２４Ａはスキャン制御回路を内蔵しておらず、ＬＳＩデバイス２４Ａとは別体のスキャン制御回路２４１−１，２４１−２及びセレクタ回路２４２が設けられている。ＳＭＢｕｓ１７は、スキャン制御回路２４１−１、セレクタ回路２４２及びＪＴＡＧバス１８を介してＬＳＩデバイス２４Ａに接続されている。一方、Ｉ２Ｃバス２７は、スキャン制御回路２４１−２、セレクタ回路２４２及びＪＴＡＧバス１８を介してＬＳＩデバイス２４Ａに接続されている。ＬＳＩデバイス２４ＡにはＪＴＡＧバス１８が接続されているが、ＳＭＢｕｓ１７及びＩ２Ｃバス２７には直接接続されておらず、ＳＭＢｕｓ１７はスキャン制御回路２４１−１に接続されており、Ｉ２Ｃバス２７はスキャン制御回路２４１−２に接続されている。セレクタ回路２４２は、スキャン機能を利用してＳＭＢｕｓ１７からＬＳＩデバイス２４Ａの内部設定を行う場合にはスキャン制御回路２４１−１をＬＳＩ２４Ａに接続し、スキャン機能を利用してＩ２Ｃバス２７からＬＳＩデバイス２４Ａの内部設定を行う場合にはスキャン制御回路２４１−２をＬＳＩ２４Ａに接続する。
【００２５】
尚、スキャン制御回路２４１−１，２４１−２及びセレクタ回路２４２は、単一のＬＳＩデバイスで構成されていても良い。
【００２６】
上記各実施例では、ボード、即ち、装置の運用時にシステム制御インタフェースとして用いられるバスがＳＭＢｕｓ及び／又はＩ２Ｃバスであるが、システム制御インタフェースとして用いられるバスはこれらに限定されるものではない。又、ボード、即ち、装置の運用時には使用せず、テスト要件を満たすための手段として用いられるバスがＪＴＡＧバスであるが、テスト要件をみたすための手段として用いられるバスはこれに限定されるものではない。
【００２７】
次に、上記各実施例において用いられるスキャン制御回路について説明する。図６は、スキャン制御回路を示す回路図である。ここでは説明の便宜上、システム制御インタフェースとして用いられるバスがＳＭＢｕｓであり、テスト要件を満たすための手段として用いられるバスがＪＴＡＧバスであるものとする。従って、図６に示すスキャン制御回路４１は、図２の場合であればＬＳＩデバイス１４に内蔵されており、図３の場合であればスキャン制御回路１４１に相当し、図４の場合であればＬＳＩデバイス２４に内蔵されており、図５の場合であればスキャン制御回路２４１−１に相当する。図６に示す回路部４２は、ＬＳＩデバイス１４，１４Ａ，２４，２４Ａ内に設けられた回路である。
【００２８】
図６において、JTAG_IFは、ＪＴＡＧバス（又は、ＪＴＡＧインタフェース）１８上を転送される信号を示し、JTAG_IFにはＴＣＫ，ＴＭＳ，ＴＲＳＴ，ＴＤＩ，ＴＤＯが含まれる。ＴＣＫはスキャン制御回路４１に入力されるテストクロック、ＴＭＳはスキャン制御回路４１に入力されるテストモードを示すテストモード信号であり、後述するＴＡＰＣはテストクロックＴＣＫに同期してテストモード信号ＴＭＳに応答して動作する。ＴＲＳＴはスキャン制御回路４１に入力されるテストリセット信号、ＴＤＩはスキャン制御回路４１に入力されるテストデータ入力である。ＴＤＯはスキャン制御回路４１から出力されるテストデータ出力である。SYS_CLKは、装置（例えば、ボード）上で用いられるシステム制御用クロックを示す。又、SMBus_IFは、ＳＭＢｕｓ１７上を転送されるクロック及びシリアルデータを示し、SMBCLK，SMBDTが含まれる。SMBCLKはＳＭＢｕｓクロック、SMBDTは双方向に転送されるシリアルデータを示す。
【００２９】
スキャン制御回路４１は、図６に示す如く接続されたバッファ５１，５２、インタフェース（ＩＦ：Interface）制御部５３、内部制御部５４、レジスタ５５，５６、シーケンサ５７、データレジスタ５８、アンド回路５９及びセレクタ６１，６２，６３を有する。回路部４２は、図６に示す如く接続されたＴＡＰＣ７１、スキャンチェーン組み換え部７２及びスキャンレジスタ部７３を有する。スキャンレジスタ部７３は、複数のフリップフロップ（ＦＦ：Flop-Flop）を有し、複数のスキャンチェーンを形成する。スキャンチェーン組み換え部７２は、スキャンレジスタ部７３による複数のスキャンチェーンの組み合わせを必要に応じて組み換える。回路部４２には、周知の構成の回路を使用可能である。
【００３０】
スキャン制御回路４１は、ＬＳＩデバイスの内部に搭載しても、ＬＳＩデバイスの外部に搭載しても良いが、ＴＡＰＣ７１及びスキャンチェーン組み換え部７２はＬＳＩデバイスの内部に搭載する必要がある。ＴＡＰＣ７１及びスキャンチェーン組み換え部７２は、ＬＳＩデバイス内部のテストで必須であるためである。スキャン制御回路４１は、シーケンサ５７でＪＴＡＧバスと同等のインタフェースを生成しているため、ＬＳＩデバイスの外部に搭載する場合は、ＪＴＡＧバス１８に接続すれば良い。
【００３１】
図６中、sm_tmsはシーケンサ５７が生成するテストモードセレクト信号（テーストモードセレクト信号ＴＭＳと同様）、sm_trstはシーケンサ５７が生成するテストリセット信号、selはシーケンサ５７が生成するJTAG_IFとSMBus_IFの切り替え（又は、セレクト）信号、clk_startはシーケンサ５７が生成するクロックスタート信号である。クロックスタート信号clk_startは、ＳＭＢｕｓ１７からの制御によるスキャン（以下、ＳＭＢｕｓスキャンと言う）を行う時にアンド回路５９からシステムクロックSYS_CLKを供給するための信号である。tckは、セレクタ６１からテストクロックＴＣＫ又はシステムクロックSYS_CLKを選択出力することで得られるテストクロック、tmsは、セレクタ６２でテストモードセレクト信号sm_tmsを選択出力することで得られる（即ち、セレクト後の）テストモードセレクト信号、trstは、セレクタ６１からテストリセット信号sm_trstを選択出力することで得られる（即ち、セレクト後の）テストリセット信号である。tdoは、ＴＡＰＣ７１から入力されてスキャン制御回路４１からテストデータ出力ＴＤＯとして出力されるテストデータ出力、tdiは、ＪＴＡＧバス１８からテストデータ入力ＴＤＩとして入力されスキャン制御回路４１からＴＡＰＣ７１に入力されるテストデータ入力である。tdoiは、JTAG_IFスキャン時にスキャンチェーン組み換え部７２からＴＡＰＣ７１に出力されるのスキャンアウトデータであり、ＴＡＰＣ７１はこのスキャンアウトデータtdoiに基づいてテストデータ出力tdoを出力する。ack/bckは、ＴＡＰＣ７１からスキャンチェーン組み換え部７２によりスキャンするためのスキャンレジスタ部７３、即ち、スキャンレジスタ部７３を構成する複数のＦＦに供給されるスキャンクロックである。スキャンクロックack/bckは、ＴＡＰＣ７１からデータレジスタ５８にも供給される。sodは、ＳＭＢｕｓスキャン時にスキャンチェーン組み換え部７２からデータレジスタ５８に出力されるスキャンアウトデータ、sidは、ＳＭＢｕｓスキャン時にデータレジスタ５８から出力されてセレクタ６３を介してスキャンチェーン組み換え部７２に入力されるスキャンインデータである。
【００３２】
シーケンサ５７が生成する切り替え信号selは、各セレクタ６１，６２，６３に供給され、各セレクタ６１，６２，６３から選択出力するべき入力を指定する。図６において、白丸印は、アクティブな信号レベル（例えば、ハイレベル）の切り替え信号selが各セレクタ６１，６２，６３に供給されることで、各セレクタ６１，６２，６３から選択出力される方の入力を示す。
【００３３】
図６において、ＳＭＢｕｓ１７からのクロック及びシリアルデータSMBus_IFがＩＦ制御部５３に供給されると、内部制御部５４より、レジスタ５５，５６に対してレジスタライト（Register Write）動作で命令レジスタモード又は内部チェーン（又は、データレジスタ）モード（以下、ＩＲ／ＤＲモードと言う）とスタートビットをレジスタ５５に書き込み、スキャンのシフト数をレジスタ５６に書き込む。スタートビットは、スキャンを開始させる際にＳＭＢｕｓ１７からオンに設定される。ＩＲモードでは、回路部４２を有するＬＳＩデバイス内の命令レジスタ（Instruction Register）のスキャンが指定される。ＤＲモードでは、回路部４２を有するＬＳＩデバイス内のデータレジスタ（Data Register）のスキャンが指定される。このレジスタ５５，５６へのレジスタライト動作がトリガとなり、シーケンサ５７が動作を開始する。
【００３４】
シーケンサ５７は、レジスタ５５，５６に書き込まれたＩＲ／ＤＲモード、スタートビット及びシフト数に基づいて、ＴＡＰＣ７１のスキャン機能が動作するのに必要なシーケンスを生成し、テストモードセレクト信号sm_tms及びテストリセット信号sm_trstによりＴＡＰＣ７１を制御する。ＴＡＰＣ７１は、テストモードセレクト信号sm_tms及びテストリセット信号sm_trstに基づいてスキャンを開始する。又、シーケンサ５７は、ＳＭＢｕｓ１７からの制御によるスキャン中オンに設定されるスキャンフラグＦＬを管理している。
【００３５】
スキャンチェーン組み換え部７２は、ＴＡＰＣ７１へのスキャンアウトデータtdoiの出力とスキャン制御回路４１からのテストデータ入力tdi、即ち、スキャンインデータの入力をカットし、データレジスタ５８との接続を行う。これにより、スキャンレジスタ部７３とデータレジスタ５８が１本のスキャンチェーンを形成し、スキャンイン及びスキャンアウトを実現できる。
【００３６】
図７は、ＴＡＰＣ７１の動作を説明するフローチャートであり、ステートダイアグラム（State Diagram）に相当する。図８は、ＴＡＰＣ７１の動作状態stateとテストモードセレクト信号sm_tms及びテストリセット信号sm_trstの関係を示す図である。図７に示す動作状態start, idle, dr, ir0, ir1, capture, shift, exit1, pause, exit2, update,
restart, trst, mrst, stopでは、夫々図８に示す論理値のテストモードセレクト信号sm_tms及びテストリセット信号sm_trstを生成する。例えば、論理値「０」はインアクティブな信号レベル（例えば、ローレベル）であり、論理値「１」はアクティブな信号レベル（例えば、ハイレベル）である。
【００３７】
図７において、ステップＳ１ではＴＡＰＣ７１の動作状態stateがアイドル状態idleに設定され、ステップＳ２では動作状態がスタート状態startに設定される。ステップＳ３ではモードmodeがdr, ir0, trst, mrstのいずれかであるかを判断する。動作モードmodeがステップＳ４で設定されるＤＲモードdrではデータレジスタがスキャンされ、ステップＳ５，Ｓ６で設定されるＩＲモードir0，ir1では命令レジスタがスキャンされる。
【００３８】
図９は、ＩＲモードでのシーケンサ５７の動作を説明するタイミングチャートであり、図１０は、ＤＲモードでのシーケンサ５７の動作を説明するタイミングチャートである。図９、図１０及び後述する図１１乃至図１３は、ＴＡＰＣ７１の動作状態state、切り替え（又は、セレクト）信号sel、システムクロックSYS_CLK、テストクロックtck及びテストモードセレクト信号sm_tmsを示す。図９及び図１０において、下向きの太い矢印はＳＭＢｕｓ１７からのクロック及びシリアルデータSMBus_IFを用いたレジスタ５５の起動を示す。
【００３９】
ステップＳ７で設定されるキャプチャモードcaptureではスキャンされた命令又はデータレジスタのスキャンデータがスキャンレジスタ部７３の指定されたスキャンチェーンにロードされ、ステップＳ８で設定されるシフトモードshiftではスキャンチェーンにロードされた命令又はレジスタのデータをシフトするシフト動作が行われる。ステップＳ９ではシフト数のカウントshift_ctが０であるか否かを判定し、判定結果がＮＯであると処理はステップＳ８へ戻り、判定結果がＹＥＳであると処理はステップＳ１０へ進む。
【００４０】
ステップＳ１０で設定されるエクジットモードexit1ではシフト動作を停止し、ステップＳ１１で設定されるポーズモードpauseではシフト動作を一時的に停止して待ち動作に入り、ステップＳ１２では所定時間wait経過したか否かを判定する。ステップＳ１２の判定結果がＹＥＳであると処理はステップＳ１１へ戻り、判定結果がＮＯであると処理はステップＳ１３へ進む。ステップＳ１３で設定されるエクジットモードexit2ではシフト動作を停止する。ステップＳ１４ではシフト数のカウントshift_ctが０であるか否かを判定し、判定結果がＹＥＳであると処理はステップＳ１５へ進み、判定結果がＮＯであると処理はステップＳ１６へ進む。ステップＳ１５で設定される更新モードupdateでは、シフト動作を完了して次の命令レジスタのスキャンに移行するか、或いは、データレジスタを更新し、処理は後述するステップＳ１９へ進む。ステップＳ１６で設定されるリスタートモードrestartでは、シフト動作を再度開始し、処理はステップＳ８へ戻る。
【００４１】
図１１は、リスタートモードrestartでのシーケンサ５７の動作を説明するタイミングチャートである。図１１中、（ｂ）のタイミングは（ａ）のタイミングに続きものである。又、（ａ）に示す下向きの太い矢印はＳＭＢｕｓ１７からのクロック及びシリアルデータSMBus_IFを用いたレジスタ５５の起動を示し、（ｂ）に示す下向きの太い矢印はＳＭＢｕｓ１７からのクロック及びシリアルデータSMBus_IFを用いたレジスタ５５の再起動を示す。
【００４２】
一方、動作モードmodeがステップＳ１６で設定されるテストリセットモードtrstではＴＡＰＣ及びテスト周辺回路がリセットされる。ステップＳ１７ではテストがオフモードoffであるか否かを判定し、判定結果がＮＯであると処理はステップＳ１６へ戻り、判定結果がＹＥＳであると処理はステップＳ１９へ進む。動作モードmodeがステップＳ１８で設定されるマニュアルリセットモードmrstではＴＡＰＣ内のステートマシンが手動（マニュアル）でリセットされ、処理はステップＳ１９へ進む。手動のリセットは、ＳＭＢｕｓ１７から指定される。ステップＳ１９で設定されるストップモードstopでは、シーケンサ５７の動作が停止され、処理はステップＳ１へ戻る。
【００４３】
図１２は、テストリセットモードtrstでのシーケンサ５７の動作を説明するタイミングチャートであり、図１３は、マニュアルリセットモードmrstでのシーケンサ５７の動作を説明するタイミングチャートである。図１２において、左側の下向きの太い矢印はＳＭＢｕｓ１７からのクロック及びシリアルデータSMBus_IFを用いたレジスタ５５の起動を示し、右側の下向きの太い矢印はＳＭＢｕｓ１７からのクロック及びシリアルデータSMBus_IFを用いたレジスタ５５の停止を示す。又、図１３において、下向きの太い矢印はＳＭＢｕｓ１７からのクロック及びシリアルデータSMBus_IFを用いたレジスタ５５の起動を示す。
【００４４】
以上説明したように、ＴＡＰＣ７１は、ＩＲモードとＤＲモードとではスキャン対象となるＬＳＩデバイス内のレジスタが異なるため、スキャン制御回路４１にはＩＲモード又はＤＲモードを指示するためのレジスタ５５が設けられている。このレジスタ５５の設定は、ＳＭＢｕｓ１７から行える。シーケンサ５７は、レジスタ５５に設定されたモードに応じて生成するシーケンスを変える。又、スキャン制御回路４１には、スキャンのシフト数を指示するためのレジスタ５６が設けられている。このレジスタ５６の設定は、ＳＭＢｕｓ１７から行える。シーケンサ５７は、レジスタ５６に設定されたシフト数に応じてシフトの開始及びシフトの終了を判断してシーケンスを生成する。
【００４５】
シーケンサ５７は、レジスタ５５，５６に設定された値に基づいてテストモードセレクト信号sm_tms及びテストリセット信号sm_trstを生成する。ＴＡＰＣ７１は、テストモードセレクト信号tms及びテストリセット信号trstの変化により動作を決定してスキャンを制御する。ＪＴＡＧバス１８は、ＬＳＩデバイス１４，１４Ａ，２４，２４Ａのテスト時にのみ使用し、ボード１１−１〜１１−４等の装置の運用時にはＪＴＡＧバス１８からの信号JTAG_IFはセレクタ６１〜６３によりブロックされてＴＡＰＣ７１へは入力されない。
【００４６】
スキャンチェーン組み換え部７２では、ＴＡＰＣ７１へのスキャンアウトデータtdoiの供給、スキャン制御回路４１からのスキャンインデータtdiをカットし、データレジスタ５８との接続を行う。データレジスタ５８は、ＳＭＢｕｓ１７からのスキャンインデータの設定、スキャン中のシフト動作を行うもので、スキャンインデータの設定時はシステムクロックSYS_CLKが供給されてライト動作を行える。又、スキャン中はデータレジスタ５８へのシステムクロックSYS_CLKの供給が停止され、スキャンクロックack, bckに応答してスキャン中のシフト動作が行われる。
【００４７】
装置の運用時、スキャン制御回路４１はシステムクロックSYS_CLKからテストクロックtckを生成する。装置の消費電力を考慮し、スキャン開始直前からスキャン終了までの間テストクロックtckをＴＡＰＣ７１に供給する。スキャンを行わない時、スキャン制御回路４１はテストクロックtckをＴＡＰＣ７１に供給しない。
【００４８】
ところで、スキャンモードには、ＳＭＢｕｓ１７から内部制御部５４を介して設定可能なマニュアルスキャンモードとオートスキャンモードがある。
【００４９】
マニュアルスキャンモードは、スキャンを実行する際にＳＭＢｕｓ１７から必要なレジスタ５５，５６の設定を行い、レジスタ５５，５６の設定完了後にスキャンを開始させるモードである。図１４は、マニュアルスキャンモードを説明する図である。図１４中、「レジスタ設定」はレジスタ５５へのＩＲモード又はＤＲモードの設定及びレジスタ５６へのシフト数の設定を行うライト期間ＲＷ１、「スタートビットオン」はスキャンを開始させるオンのスタートビットのレジスタ５５への設定を行うライト期間ＲＷ２、「スキャンフラグポーリング」はシーケンサ５７内で管理されているスキャンフラグＦＬのポーリングを行いスキャンフラグＦＬがオフになりスキャンが完了したことが確認されるとレジスタ５５，５６に設定された情報を収集するリード期間ＲＲ１、「データ転送」はスキャンデータをリードしてデータレジスタ５８からＳＭＢｕｓ１７を介して外部へ転送するリード期間ＲＲ２を示す。ＳＭＢｕｓ１７を介して外部へ転送されるスキャンデータは、テストの結果を示すログに相当する。
【００５０】
オートスキャンモードは、ＳＭＢｕｓ１７からＬＳＩデバイス内のスキャンチェーン組み換え部７２が形成する１つのスキャンチェーンに対応する特定のアドレスに対してリードアクセスを行なった場合に、内部制御部５４が自動的に固定値をレジスタ５５，５６に設定してスキャンを開始させるモードである。オートスキャンモードでは、スキャンデータをリードしてデータレジスタ５８からＳＭＢｕｓ１７を介して外部へ転送するまでを内部制御部５４が、即ち、ハードウェアが一括で行なう。図１５は、オートスキャンモードを説明する図である。図１５中、「特定アドレスリード」はＬＳＩデバイス内の特定のアドレスに対してリードアクセスが発生した場合を示し、図１４と同様の「レジスタ設定」、「スタートビットオン」、「データ転送」が内部制御部５４により自動的に行われることがわかる。
【００５１】
SMBus１７からのＬＳＩデバイスに対するレジスタライト（Register Write）及びレジスタリード（Register Read）は、ＳＭＢｕｓ１７上を転送されるＳＭＢｕｓクロックSMBCLKとシリアルデータSMBDT（即ち、SMBus_IF）を使用して行なう。レジスタライト動作でレジスタ５５へのＩＲモード又はＤＲモードの設定、レジスタ５６へのシフト数の設定、及びスキャンを開始させるオンのスタートビットのレジスタ５５への設定を行い、スキャンを開始させる。一方、レジスタリード動作でシーケンサ５７内で管理されているスキャンフラグＦＬのポーリングを行い、スキャンフラグＦＬがオフになりスキャンが完了したことが確認されるとレジスタ５５，５６に設定された情報をリードして収集する。
【００５２】
図１６は、ＳＭＢｕｓを用いたライト動作を説明するタイミングチャートであり、図１７は、ＳＭＢｕｓを用いたリード動作を説明するタイミングチャートである。図１６及び図１７において、ackは、アドレス、コマンド、データ等が正しく受信されたことを示す応答（又は、確認）情報であり、ＬＳＩデバイス側から返送される。
【００５３】
図１６は、一例として、スレーブアドレス（slave address）、アドレスライトコマンド（command (address write)）、バイト（byte）、バイトｘのレジスタアドレス（register address）、バイトｘ−１のレジスタアドレス、パケットエラーコード（packet error code）、スレーブアドレス、レジスタライトコマンド（command (register write)）、バイト、バイトｘのライトデータ（write data）、バイトｘ−１のライトデータ、パケットエラーコードがＳＭＢｕｓ１７からスキャン制御回路４２に入力されてライト動作が行われる場合を示す。
【００５４】
図１７は、一例として、スレーブアドレス、アドレスライトコマンド、バイト、バイトｘのレジスタアドレス、バイトｘ−１のレジスタアドレス、パケットエラーコード、スレーブアドレス、レジスタリードコマンド、スレーブアドレス、バイトｘのリードデータ、バイトｘ−１のリードデータ、パケットエラーコードがＳＭＢｕｓ１７からスキャン制御回路４２に入力されてリード動作が行われる場合を示す。
【００５５】
上記各実施例によれば、装置の運用時（即ち、システム動作時）にはテスト用のＪＴＡＧバス１８（JTAG IF）を使用せず、装置のテスト時には、装置の運用時の装置内の制御用のＳＭＢｕｓ１７（SMBus IF）を使用してスキャンを行うため、装置上にＪＴＡＧバス専用のＪＴＡＧコントローラを搭載する必要がない。又、装置にＳＭＢｕｓコントローラ１５とＪＴＡＧコントローラの両方の制御プログラムを搭載する必要ない。これにより、装置を比較的安価な構成とすることができる。更に、装置全体の制御（即ち、システム制御）を装置の運用時の装置内の制御用であるＳＭＢｕｓ１７に１本化できるため、システム制御が容易になる。従って、比較的簡単な制御で装置全体の制御を行うことができる。
【００５６】
テスト用のバスは、ＪＴＡＧバスに限定されない。又、装置の運用時の装置内の制御用のバスは、ＳＭＢｕｓやＩ２Ｃバスに限定されず、図６に示すレジスタ５５，５６への設定（ライト）が可能なバスであれば、上記の如くスキャン機能を有効利用できる。
【００５７】
尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）
第１のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御方法であって、
該回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を該第１のバスとは異なる第２のバスからレジスタ部に設定するステップと、
該レジスタ部に設定された情報に基づいて、該回路デバイスのテスト時に該第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号をシーケンサにより生成して該テストアクセスポートコントローラに供給するステップを有する、スキャン制御方法。
（付記２）
スキャンインデータを該第２のバスからデータレジスタに設定するステップを更に有し、
該データレジスタに設定されたスキャンインデータは該レジスタ部に設定されたシフト数だけシフトされる、付記１記載のスキャン制御方法。
（付記３）
該回路デバイス内のスキャンチェーン組み換え部により、該テストアクセスポートコントローラへのスキャンアウトデータの出力と該スキャンインデータの入力をカットし、該データレジスタとの接続を行い、該回路デバイス内のスキャンレジスタ部と該データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行うステップを更に有する、付記２記載のスキャン制御方法。
（付記４）
該第１のバスはＪＴＡＧバスであり、該第２のバスはＳＭＢｕｓ又はＩ２Ｃバスである、付記１乃至３のいずれか１項記載のスキャン制御方法。
（付記５）
第１のバスと接続されると共にテストアクセスポートコントローラを有する回路デバイスのスキャン制御回路であって、
該回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を該１のバスとは異なる第２のバスから設定可能なレジスタ部と、
該レジスタ部に設定された情報に基づいて、該回路デバイスのテスト時に該第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して該テストアクセスポートコントローラに供給するシーケンサを備えた、スキャン制御回路。
（付記６）
スキャンインデータを該第２のバスから設定可能なデータレジスタを更に備え、
該データレジスタに設定されたスキャンインデータは該レジスタ部に設定されたシフト数だけシフトされる、付記５記載のスキャン制御回路。
（付記７）
該回路デバイス内のスキャンチェーン組み換え部により、該テストアクセスポートコントローラへのスキャンアウトデータの出力と該スキャンインデータの入力をカットし、該データレジスタとの接続を行い、該回路デバイス内のスキャンレジスタ部と該データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う、付記６記載のスキャン制御回路。
（付記８）
該第１のバスはＪＴＡＧバスであり、該第２のバスはＳＭＢｕｓ又はＩ２Ｃバスである、付記５乃至７のいずれか１項記載のスキャン制御回路。
（付記９）
該第２のバスと接続され、該第２のバスを介した該レジスタ部への情報の設定を制御する制御部を更に備えた、付記５乃至８のいずれか１項記載のスキャン制御回路。
（付記１０）
該レジスタ部、該シーケンサ及び該制御部は該回路デバイス外に設けられており、該スキャン制御回路と該回路デバイスは該第１のバスで接続されている、付記９記載のスキャン制御回路。
（付記１０）
該レジスタ部、該シーケンサ及び該制御部は該回路デバイス内に設けられており、該回路デバイスは該第１及び第２のバスに接続されている、付記９記載のスキャン制御回路。
（付記１１）
第１のバスに接続されると共にテストアクセスポートコントローラを有する第１の回路デバイスと、
該第１のバスとは異なる第２のバスに接続された第２の回路デバイスと、
該第２のバスに接続されたバスコントローラと、
該第２のバスに接続されたスキャン制御回路とを備え、
該スキャン制御回路は、
該第１の回路デバイス内のスキャン対象のレジスタ、スキャンのシフト数及びスキャンの開始を示す情報を該第２のバスから設定可能なレジスタ部と、
該レジスタ部に設定された情報に基づいて、該第１の回路デバイスのテスト時に該第１のバス上を転送されるテストモード信号及びテストリセット信号に代わる信号を生成して該テストアクセスポートコントローラに供給するシーケンサを有する、装置。
（付記１２）
該スキャン制御回路は、スキャンインデータを該第２のバスから設定可能なデータレジスタを更に有し、
該データレジスタに設定されたスキャンインデータは該レジスタ部に設定されたシフト数だけシフトされる、付記１１記載の装置。
（付記１３）
該第１の回路デバイス内のスキャンチェーン組み換え部により、該テストアクセスポートコントローラへのスキャンアウトデータの出力と該スキャンインデータの入力をカットし、該データレジスタとの接続を行い、該第１の回路デバイス内のスキャンレジスタ部と該データレジスタで１本のスキャンチェーンを形成してスキャンイン及びスキャンアウトを行う、付記１２記載の装置。
（付記１４）
該第１のバスはＪＴＡＧバスであり、該第２のバスはＳＭＢｕｓ又はＩ２Ｃバスである、付記５乃至７のいずれか１項記載の装置。
（付記１５）
該スキャン制御回路は、該第２のバスと接続されると共に該第２のバスを介した該レジスタ部への情報の設定を制御する制御部を更に有する、付記１１乃至１４のいずれか１項記載の装置。
（付記１６）
該スキャン制御回路は該第１の回路デバイス外に設けられており、該スキャン制御回路と該第１の回路デバイスは該第１のバスで接続されている、付記１１乃至１５のいずれか１項記載の装置。
（付記１７）
該スキャン制御回路は該第１の回路デバイス内に設けられており、該第１の回路デバイスは該第１及び第２のバスに接続されている、付記１１乃至１５のいずれか１項記載の装置。
【００５８】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【図面の簡単な説明】
【００５９】
【図１】互いに異なる種類のバスに接続されたＬＳＩデバイスが混在するボードの一例を示すブロック図である。
【図２】本発明の第１実施例におけるボードの構成を示すブロック図である。
【図３】本発明の第２実施例におけるボードの構成を示すブロック図である。
【図４】本発明の第３実施例におけるボードの構成を示すブロック図である。
【図５】本発明の第４実施例におけるボードの構成を示すブロック図である。
【図６】スキャン制御回路を示す回路図である。
【図７】ＴＡＰＣの動作を説明するフローチャートである。
【図８】ＴＡＰＣの動作状態とテストモードセレクト信号及びテストリセット信号の関係を示す図である。
【図９】ＩＲモードでのシーケンサの動作を説明するタイミングチャートである。
【図１０】ＤＲモードでのシーケンサの動作を説明するタイミングチャートである。
【図１１】リスタートモードでのシーケンサの動作を説明するタイミングチャートである。
【図１２】テストリセットモードでのシーケンサの動作を説明するタイミングチャートである。
【図１３】マニュアルリセットモードでのシーケンサの動作を説明するタイミングチャートである。
【図１４】マニュアルスキャンモードを説明する図である。
【図１５】オートスキャンモードを説明する図である。
【図１６】ＳＭＢｕｓを用いたライト動作を説明するタイミングチャートである。
【図１７】ＳＭＢｕｓを用いたリード動作を説明するタイミングチャートである。
【符号の説明】
【００６０】
１１−１〜１１−４      ボード
１２〜１４，１４Ａ，２４，２４Ａ      ＬＳＩデバイス
１５      ＳＭＢｕｓコントローラ
１７      ＳＭＢｕｓ
１８      ＪＴＡＧバス
２５      Ｉ２Ｃバスコントローラ
２７      Ｉ２Ｃバス
４１，１４１，１４１−１，１４１−２      スキャン制御回路
５５，５６      レジスタ
５８      データレジスタ
５７      シーケンサ
７１      ＴＡＰＣ
７２      スキャンチェーン組み換え部
７３      スキャンレジスタ部
２４２      セレクタ回路
【図１】
0005167904.tif 000002
【図２】
0005167904.tif 000003
【図３】
0005167904.tif 000004
【図４】
0005167904.tif 000005
【図５】
0005167904.tif 000006
【図６】
0005167904.tif 000007
【図７】
0005167904.tif 000008
【図８】
0005167904.tif 000009
【図９】
0005167904.tif 000010
【図１０】
0005167904.tif 000011
【図１１】
0005167904.tif 000012
【図１２】
0005167904.tif 000013
【図１３】
0005167904.tif 000014
【図１４】
0005167904.tif 000015
【図１５】
0005167904.tif 000016
【図１６】
0005167904.tif 000017
【図１７】
0005167904.tif 000018