(57)【特許請求の範囲】
【請求項１】
アクセストランジスタにつながれた抵抗に基づいた記憶素子を含むメモリセルと、
前記メモリセルによって電流に基づいたデータ信号を生成するために、電圧限界より大きい電源電圧に前記メモリセルをつなぐように構成された第１の増幅器と、
を具備し、
前記アクセストランジスタは、動作電圧で前記メモリセルの動作を可能にするために、第１の酸化膜厚を有し、
前記第１の増幅器は、前記第１の酸化膜厚より大きい第２の酸化膜厚を有しているクランプトランジスタを含み、
前記クランプトランジスタは、前記メモリセルで前記動作電圧が前記電圧限界を超えるのを防ぐように構成される、メモリデバイス。
【請求項２】
前記アクセストランジスタは、コアデバイス構成を有し、
前記クランプトランジスタは、入出力（ＩＯ）デバイス構成を有する、請求項１のメモリデバイス。
【請求項３】
前記クランプトランジスタは、入出力（ＩＯ）電源電圧で動作するように構成され、
前記アクセストランジスタは、コア電源電圧で動作するように構成される、請求項２のメモリデバイス。
【請求項４】
前記コア電源電圧は、およそ１ボルトであり、
前記ＩＯ電源電圧は、およそ１．８ボルトである、請求項３のメモリデバイス。
【請求項５】
前記メモリセルは、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルである、請求項１のメモリデバイス。
【請求項６】
前記第１の増幅器は、参照信号を生成するために、少なくとも１つの参照セルを前記電源電圧につなぐようにさらに構成され、
前記第１の増幅器につながれ、前記データ信号と前記参照信号との間の差に基づいた出力信号を提供するように構成された第２の増幅器をさらに具備し、
前記第２の増幅器は、少なくとも１つのトランジスタを含み、
前記少なくとも１つのトランジスタは、前記第１の酸化膜厚を有し、前記電圧限界を超えない第２の電源電圧につながれる、請求項１のメモリデバイス。
【請求項７】
前記第１の増幅器は、
前記データ信号を生成するために、前記クランプトランジスタにつながれた第１のロードトランジスタと、
第２のクランプトランジスタにつながれた第２のロードトランジスタと、
第３のクランプトランジスタにつながれた第３のロードトランジスタと、
をさらに具備し、
前記第２のクランプトランジスタおよび前記第３のクランプトランジスタは、参照信号を生成するために、第１の参照セルおよび第２の参照セルにつながるように構成され、
前記第１のクランプトランジスタ、前記第２のクランプトランジスタ、前記第３のクランプトランジスタ、前記第１のロードトランジスタ、前記第２のロードトランジスタおよび前記第３のロードトランジスタは、入出力（ＩＯ）デバイス構成を有し、
前記メモリセルの個々の少なくとも１つのトランジスタ、前記第１の参照セルおよび前記第２の参照セルで、コアデバイス構成を有している、請求項１のメモリデバイス。
【請求項８】
第１のクランプトランジスタを介してデータ記憶セルにつながれた第１のロードデバイスを含んでいるデータ読み出しパスを具備し、
前記第１のロードデバイスは、第１の電源電圧で動作する第１のデバイス構成を有し、
前記データ記憶セルは、前記第１の電源電圧未満である電圧限界を超えない電圧で動作する第２のデバイス構成を有するアクセストランジスタを含み、
前記アクセストランジスタは、動作電圧で前記データ記憶セルの動作を可能にするために、第１の酸化膜厚を有し、
前記第１のクランプトランジスタは、前記第１の酸化膜厚より大きい第２の酸化膜厚を有し、
前記第１のクランプトランジスタの制御端末は、前記データ記憶セルで前記電圧が前記電圧限界を超えるのを防ぐようにバイアスをかけられる、メモリデバイス。
【請求項９】
前記第２のデバイス構成は、コアデバイス構成であり、
前記第１のデバイス構成は、非コアデバイス構成である、請求項８のメモリデバイス。
【請求項１０】
前記第１のデバイス構成は、入出力（ＩＯ）デバイス構成である、請求項９のメモリデバイス。
【請求項１１】
前記コアデバイス構成は、前記非コアデバイス構成より小さな物理的ディメンションを有する、請求項９のメモリデバイス。
【請求項１２】
前記電圧限界は、およそ１ボルトである、請求項８のメモリデバイス。
【請求項１３】
第１の参照セルにつながれた第２のロードデバイスを含む第１の参照パスと、
第２の参照セルにつながれた第３のロードデバイスを含む第２の参照パスと、
を具備し、
前記第２のロードデバイスおよび前記第３のロードデバイスは、第１のデバイス構成を有し、
前記第１の参照セルおよび前記第２の参照セルは、前記第２のデバイス構成を有する少なくとも１つのトランジスタを各々含んでいる、請求項８のメモリデバイス。
【請求項１４】
前記第１の参照セルで第２の電圧が前記電圧限界を超えるのを防ぐ第２のクランプトランジスタと、
前記第２の参照セルで第３の電圧が前記電圧限界を超えるのを防ぐ第３のクランプトランジスタと、をさらに具備する、請求項１３のメモリデバイス。
【請求項１５】
前記データ記憶セルを第１のクランプトランジスタに選択的につなぐ前記データ読み出しパス中の第１の選択スイッチデバイスと、
前記第２のクランプトランジスタと前記第１の参照セルとの間でつながれた第２の選択スイッチデバイスと、
前記第３のクランプトランジスタと前記第２の参照セルとの間でつながれた第３の選択スイッチデバイスと、
をさらに具備し、
前記第１の選択スイッチデバイス、前記第２の選択スイッチデバイスおよび前記第３の選択スイッチデバイスの各々は、前記第２のデバイス構成を有する、請求項１４のメモリデバイス。
【請求項１６】
メモリアレイに第１の増幅段をつなぐことと、前記第１の増幅段は、入出力（ＩＯ）電源電圧トレランスを有するトランジスタを含む、前記メモリアレイは、前記ＩＯ電源電圧トレランス未満のコア電源電圧トレランスを有するトランジスタを含む、
メモリアレイ電圧が前記コア電源電圧トレランス未満であるように、前記メモリアレイ電圧をセットするために、前記メモリアレイにつながれたクランプトランジスタで制御電圧を印加することと、
を具備する方法。
【請求項１７】
前記第１の増幅段でデータ信号を生成するために、前記メモリアレイのデータ記憶セルでデータ読み出し動作を行なうことと、
第２の増幅段で出力信号を生成するために、前記第１の増幅段からの前記データ信号を参照信号と比較することと、前記第２の増幅段は、前記コア電源電圧トレランスを有するデバイスを含む、
をさらに具備する、請求項１６の方法。
【請求項１８】
前記データ記憶セルを通って前記第１の増幅段の電圧供給からの電流フローを可能にするために、選択トランジスタを介して前記クランプトランジスタに前記データ記憶セルをつなぐことをさらに具備する、請求項１７の方法。
【請求項１９】
前記選択トランジスタは、前記コア電源電圧トレランスを有する、請求項１８の方法。
【請求項２０】
前記第１の増幅段の前記電圧供給を増加させることは、前記データ読み出し動作の読み出しマージンを増加させる、請求項１８の方法。
【発明の詳細な説明】
【開示分野】
【０００１】
現開示は、増幅器および抵抗に基づいた記憶素子を含むメモリセルを含んでいるメモリデバイスを一般に対象とする。
【背景】
【０００２】
不揮発性メモリ技術の進歩は、磁気ランダムアクセスメモリ（ＭＲＡＭ）のような抵抗に基づいたメモリ技術を含んでいる。ＭＲＡＭ技術は、基本メモリ素子として強磁性体に基づいた磁気トンネル接合（ＭＴＪ）を使用する新興の不揮発性メモリ技術である。ＭＲＡＭ用の一般に用いられているアレイ構造は、１つのトランジスタ、１つのＭＴＪ（１Ｔ１ＭＴＪ）構造である。名前が示唆するように、この構造の各ビットセルは、ＮＭＯＳアクセストランジスタと直列に接続されたＭＴＪからなる。ＭＯＳ技術の縮小に関連した、増加密度および面積縮小の利点を利用するために、ＭＲＡＭビットセル内のコアトランジスタを使用することは望ましい。しかしながら、ディープミクロン体制へＭＯＳ技術を縮小することは、ＭＲＡＭビットセルへの面積と密度の利点をもたらすが、これらのディープサブミクロンデバイスの動作電圧制限のため、ＭＲＡＭセンス増幅器の中でこれらのディープサブミクロンデバイスを使用することは、ＭＲＡＭセンス増幅器の読み出し性能（出力幅）を下げる。
【０００３】
１Ｔ１ＭＴＪ構造用の従来のＭＲＡＭセンス増幅器デザインは、コアトランジスタを使用する。しかしながら、ブレークダウンと信頼性の考慮により、コアトランジスタのための電源電圧は、一般的にリーディングエッジディープサブミクロン技術用の約１ボルト（Ｖ）に制限されている。次のデバイスは、１Ｔ１ＭＴＪ構造の従来のＭＲＡＭセンス増幅器デザイン中の供給レール間で積み重ねられる：アクセストランジスタおよびＭＴＪデバイスを具備するビットセル、ｍｕｘトランジスタ、クランプトランジスタおよびＰＭＯＳロードトランジスタ。クランプおよびＰＭＯＳロードトランジスタは、妥当な利得を示すために、センス増幅器が飽和状態のままであるべきである一方、アクセスおよびｍｕｘトランジスタは、（線形領域中の）スイッチとして動作されるべきである。しかしながら、この電源電圧の重要な一部であるトランジスタしきい電圧と結び付けられたセンス増幅器の中でコアデバイスを使用することから来る低い電源電圧要求は、飽和状態でクランプおよびＰＭＯＳロードトランジスタを維持することが困難になり、言い換えると、利得を下げて、センス増幅器出力で最適な信号幅に帰着する。
【概要】
【０００４】
特定の実施形態では、アクセストランジスタにつながれた抵抗に基づいた記憶素子を含むメモリセルを含んでいるメモリデバイスが開示される。アクセストランジスタは、動作電圧でメモリセルの動作を可能にするために、第１の酸化膜厚（oxide thickness）を有している。メモリデバイスは、さらに、メモリセルを通って電流に基づいたデータ信号を生成するために、電圧限界より大きい電源電圧にメモリセルをつなぐように構成された第１の増幅器を含んでいる。第１の増幅器は、第１の酸化膜厚より大きい第２の酸化膜厚を有しているクランプトランジスタを含んでいる。クランプトランジスタは、動作電圧がメモリセルで電圧限界を超えるのを防ぐように構成される。
【０００５】
別の実施形態では、第１のクランプトランジスタを介してデータ記憶セルにつながれた第１のロードデバイスを含むデータ読み出しパスを含んでいるメモリデバイスが開示される。第１のロードデバイスは、第１の電源電圧で動作するために、第１のデバイス構成を有する。データ記憶セルは、第１の電源電圧未満である電圧限界を超えない電圧で動作するために、第２のデバイス構成を有するアクセストランジスタを含んでいる。クランプトランジスタの制御端末は、電圧がデータ記憶セルで電圧限界を超えるのを防ぐようにバイアスがかけられる。
【０００６】
別の実施形態では、メモリアレイに第１の増幅段をつなぐことを含んでいる方法が開示される。第１の増幅段は、入出力（ＩＯ）電源電圧トレランス（input-output (IO) supply voltage tolerance）を有するトランジスタを含んでいる。メモリアレイは、ＩＯ電源電圧トレランス未満であるコア電源電圧トレランスを有するトランジスタを含んでいる。方法は、メモリアレイ電圧がコア電源電圧トレランス未満であるように、メモリアレイ電圧をセットするために、メモリアレイにつながれたクランプトランジスタで制御電圧を印加することを含んでいる。
【０００７】
読み出し動作の間、より大きな出力幅がより高い電源電圧によって論理値を識別することができるので、開示された実施形態によって提供される特定の１つの利点は、ＭＲＡＭセンス増幅器の読み出し性能における改良である。
【０００８】
現開示の他の態様、利点および特徴は、次のセクション（図面の簡単な説明、詳細な説明および請求項）を含む全出願のレビューの後に明白になるだろう。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１のタイプのデバイスを使用する増幅器および第２のタイプのデバイスを使用するメモリアレイを備えたメモリデバイスの特定の実例となる実施形態の図である。
【図２】図２は、第１のタイプのデバイスを使用する増幅器および第２のタイプのデバイスを使用するメモリアレイを備えたメモリデバイスの第２の実例となる実施形態の図である。
【図３】図３は、第１のタイプのデバイスを使用する増幅器および第２のタイプのデバイスを使用するメモリアレイを備えたメモリデバイスの第３の実例となる実施形態の図である。
【図４】図４は、第１のタイプのデバイスを使用する増幅器および第２のタイプのデバイスを使用するメモリアレイを備えたメモリデバイスを動作する方法の特定の実例となる実施形態のフロー図である。
【詳細な説明】
【００１０】
図１を参照して、第１のタイプのデバイスを使用する増幅器および第２のタイプのデバイスを使用するメモリアレイを備えたメモリデバイスの特定の実例となる実施形態の図が描かれ、一般に１００で定められる。メモリデバイス１００は、コアデバイスを使用するメモリアレイ１０２を含んでいてもよい。特定の実施形態では、コアデバイスは、約１ボルト（Ｖ）以下のコア電源電圧Ｖｃｏｒｅで動作してもよい。メモリアレイ１０２は、ビット線１０４によってビット線ロジック回路１０６につながれてもよい。メモリアレイ１０２は、ワード線１０８によってワード線ロジック回路１１０につながれてもよい。ビット線ロジック回路１０６およびワード線ロジック回路１１０は、１１４で示されるように、コア電源電圧Ｖｃｏｒｅにつながれてもよく、１１６で示されるように、グランドにつながれてもよい。メモリアレイ１０２も、非コアデバイスを使用する増幅器１１２につながれてもよい。特定の実施形態では、非コアデバイスは、約１．８Ｖ以下の入出力（ＩＯ）電源電圧Ｖａｍｐで動作してもよい。増幅器１１２は、１１８で示されるように、ＩＯ電源電圧Ｖａｍｐにつながれてもよい。増幅器１１２は、電圧限界Ｖｌｉｍｉｔより下の増幅器１１２によってメモリアレイ１０２に動作電圧Ｖｏｐを供給しておくために、メモリアレイ１０２につながれたクランプ１２０を含んでいてもよい。
【００１１】
メモリアレイ１０２の中の面積の効率的なコアデバイスの使用を継続する間に、センス増幅器１１２の中のトランジスタ用のより高い電源電圧Ｖａｍｐおよび高電圧トレラント入出力（ＩＯ）デバイスの使用によって、例えば、アクセストランジスタおよびＭＵＸトランジスタのようなＭＲＡＭビットセルトランジスタのために、高いアレイ密度を維持するので、読み出し性能は改善されるとよい。高電圧トレラントＩＯデバイスはより厚いゲート酸化膜を使用するので、それらの最小フィーチャサイズは、さらに、コアデバイスより高い。それは、より高い面積効果を意味する。例証されるように、システム１００は、完全なメモリデバイス１００に面積不利益が多くのないＭＲＡＭセンス増幅器１１２の読み出し性能（出力幅）における向上を提供する。なぜなら、（１）より高い電源電圧は、より大きな出力幅、つまり読み出し性能の大幅な向上をもたらし、（２）メモリデバイス１００面積のはるかに大きな部分を構成するＭＲＡＭビットセルは、高密度コアデバイスを使用するので、高電圧トレラントＩＯデバイスは、センス増幅器１１２の中でのみ使用されてもよいからである。メモリチップ上のセンス増幅器１１２の数は、ビットセルの数よりかなり少ないので、センス増幅器１１２の中のクランプおよびＰＭＯＳロードトランジスタ用の高電圧トレラントＩＯデバイスの使用から来る面積不利益は、より高い電源電圧の使用に関連した読み出し性能が著しく改善されたことと比較して小さい。
【００１２】
図２を参照して、第１のタイプのデバイスを使用する増幅器および第２のタイプのデバイスを使用するメモリアレイを備えたメモリデバイスの第２の実例となる実施形態の図が描かれ、一般に２００で定められる。特定の実施形態では、メモリデバイス２００は、図１で例証されたメモリデバイス１００と実質的に同様に動作する。メモリデバイス２００は、アクセストランジスタ２３０につながれた抵抗に基づいたメモリデバイス２２８を含んでもよいメモリ（またはデータ記憶）セル２２６を含んでいてもよい。アクセストランジスタ２３０は、動作電圧Ｖｏｐでメモリセル２２６の動作を可能にするために、第１の酸化膜厚を有してもよい。特定の実施形態では、メモリセル２２６は、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルでもよい。メモリセル２２６は、メモリアレイ２０４に含まれていてもよい。メモリデバイス２００は、さらに、メモリセル２２６を通って電流に基づいたデータ信号を生成するために、供給端末２０６で電源電圧Ｖａｍｐにメモリセル２２６をつなぐように構成された第１の増幅器２０２を含んでいてもよい。ここで、電源電圧Ｖａｍｐは、電圧限界Ｖｌｉｍｉｔより大きい。第１の増幅器２０２は、アクセストランジスタ２３０の第１の酸化膜厚より大きい第２の酸化膜厚を有している第１のクランプトランジスタ２１８を含んでいてもよい。クランプトランジスタ２１８は、動作電圧Ｖｏｐがメモリセル２２６で電圧限界Ｖｌｉｍｉｔを超えるのを防ぐように構成されてもよい。制御端末２０８でＶｌｉｍｉｔを超える電圧からメモリアレイ２０４を保護するために適切なクランプ制御電圧Ｖｃｌａｍｐを提供することによって、メモリアレイ２０４は、より高密度およびより小さなサイズ用の小型デバイスを使用してもよい。さらに、第１の増幅器２０２は、より大きな電源電圧Ｖａｍｐを使用して動作を向上させるために、より多くの強固なデバイスを使用してもよい。
【００１３】
特定の実施形態では、アクセストランジスタ２３０は、コアデバイス構成（configuration）を有してもよい。また、第１のクランプトランジスタ２１８は、入出力（ＩＯ）デバイス構成を有してもよい。これらの特定の実施形態では、第１のクランプトランジスタ２１８は、入出力（ＩＯ）電源電圧、Ｖａｍｐで動作するように構成されてもよい。また、アクセストランジスタ２３０は、コア電源電圧、Ｖｃｏｒｅで動作するように構成されてもよい。これらの特定の実施形態では、コア電源電圧Ｖｃｏｒｅは、およそ１Ｖでもよい。また、ＩＯ電源電圧Ｖａｍｐは、およそ１．８Ｖでもよい。特定の実施形態では、アクセストランジスタ２３０は、約１ｎｍから約３ｎｍの範囲の第１の酸化膜厚を備えたコアデバイス構成を有してもよい。これらの特定の実施形態では、第１のクランプトランジスタ２１８は、約３．５ｎｍから約１０ｎｍの範囲の第２の酸化膜厚を備えた入出力（ＩＯ）デバイス構成を有してもよい。
【００１４】
データ読み出しパス２１０は、第１のロードトランジスタ２１４を含んでもよい第１のロードデバイス２１２を含んでいてもよい。特定の実施形態では、第１のロードトランジスタ２１４は、ＰＭＯＳロードトランジスタでもよい。第１のロードデバイス２１２は、第１のクランプトランジスタ２１８を含んでもよい第１のクランプデバイス２１６につながれてもよい。ここで、第１のロードトランジスタ２１４は、第１のクランプトランジスタ２１８につながれてもよい。第１のクランプトランジスタ２１８は、クランプ電圧Ｖｃｌａｍｐでバイアスがかけられてもよい制御端末２０８につながれてもよい。第１のクランプデバイス２１６は、第１のＭＵＸトランジスタ２２４を含んでもよい第１の選択スイッチデバイス２２２に第１のノード２２０によってつながれてもよい。ここで、第１のクランプトランジスタ２１８は、第１のＭＵＸトランジスタ２２４につながれてもよい。第１の選択スイッチデバイス２２２は、メモリアレイ２０４に含まれていてもよい。第１の選択スイッチデバイス２２２は、メモリセル２２６につながれてもよい。ここで、第１のＭＵＸトランジスタ２２４は、抵抗Ｒｄを有する抵抗に基づいたメモリデバイス２２８を介してアクセストランジスタ２３０につながれてもよい。特定の実施形態では、抵抗に基づいたメモリデバイス２２８は、参照層２３２、トンネリング層２３４および自由層２３６を含んでもよい磁気トンネル接合（ＭＴＪ）を含んでいてもよい。アクセストランジスタ２３０は、グランドにつながれてもよい。
【００１５】
第１の参照パス２４０は、第２のロードトランジスタ２４４を含んでもよい第２のロードデバイス２４２を含んでいてもよい。特定の実施形態では、第２のロードトランジスタ２４４は、ＰＭＯＳロードトランジスタでもよい。第２のロードデバイス２４２は、第２のクランプトランジスタ２４８を含んでもよい第２のクランプデバイス２４６につながれてもよい。ここで、第２のロードトランジスタ２４４は、第２のクランプトランジスタ２４８につながれてもよい。第２のクランプトランジスタ２４８は、クランプ電圧Ｖｃｌａｍｐでバイアスがかけられてもよい制御端末２０８につながれてもよい。第２のクランプデバイス２４６は、第２のＭＵＸトランジスタ２５４を含んでもよい第２の選択スイッチデバイス２５２に第２のノード２５０によってつながれてもよい。ここで、第２のクランプトランジスタ２４８は、第２のＭＵＸトランジスタ２５４につながれてもよい。第２の選択スイッチデバイス２５２は、メモリアレイ２０４に含まれていてもよい。第２の選択スイッチデバイス２５２は、第１の参照セル２５６につながれてもよい。ここで、第２のＭＵＸトランジスタ２５４は、抵抗Ｒ１を有する第１の抵抗に基づいた参照素子２５８によって第１の参照アクセストランジスタ２６０につながれてもよい。特定の実施形態では、抵抗に基づいたメモリデバイス２５８は、磁気トンネル接合（ＭＴＪ）を含んでいてもよい。第１の参照アクセストランジスタ２６０は、グランドにつながれてもよい。
【００１６】
第２の参照パス２７０は、第３のロードトランジスタ２７４を含んでもよい第３のロードデバイス２７２を含んでいてもよい。特定の実施形態では、第３のロードトランジスタ２７４は、ＰＭＯＳロードトランジスタでもよい。第３のロードデバイス２７２は、第３のクランプトランジスタ２７８を含んでもよい第３のクランプデバイス２７６につながれてもよい。ここで、第３のロードトランジスタ２７４は、第３のクランプトランジスタ２７８につながれてもよい。第３のクランプトランジスタ２７８は、クランプ電圧Ｖｃｌａｍｐでバイアスがかけられてもよい制御端末２０８につながれてもよい。第３のクランプデバイス２７６は、第３のＭＵＸトランジスタ２８４を含んでもよい第３の選択スイッチデバイス２８２に第２のノード２８０によってつながれてもよい。ここで、第３のクランプトランジスタ２７８は、第３のＭＵＸトランジスタ２８４につながれてもよい。第３の選択スイッチデバイス２８２は、メモリアレイ２０４に含まれていてもよい。第３の選択スイッチデバイス２８２は、第２の参照セル２８６につながれてもよい。ここで、第３のＭＵＸトランジスタ２８４は、抵抗Ｒ０を有する第２の抵抗に基づいた参照素子２８８によって第２の参照アクセストランジスタ２９０につながれてもよい。特定の実施形態では、抵抗に基づいたメモリデバイス２８８は、磁気トンネル接合（ＭＴＪ）を含んでいてもよい。第２の参照アクセストランジスタ２９０は、グランドにつながれてもよい。
【００１７】
第１の増幅器２０２は、データ信号を生成する第１のクランプトランジスタ２１８につながれた第１のロードトランジスタ２１４を含んでいてもよい。第１の増幅器２０２は、第２のクランプトランジスタ２４８につながれた第２のロードトランジスタ２４４および第３のクランプトランジスタ２７８につながれた第３のロードトランジスタ２７４を含んでいてもよい。第２のクランプトランジスタ２４８および第３のクランプトランジスタ２７８は、参照信号を生成するために、第１の参照セル２５６および第２の参照セル２８６にそれぞれ連結されるように構成されてもよい。第１のクランプトランジスタ２１８、第２のクランプトランジスタ２４８、第３のクランプトランジスタ２７８、第１のロードトランジスタ２１４、第２のロードトランジスタ２４４および第３のロードトランジスタ２７４は、入出力（ＩＯ）デバイス構成を有してもよい。メモリセル２２６の少なくとも１つのトランジスタ２３０、２６０、２９０、第１の参照セル２５６および第２の参照セル２８６は、コアデバイス構成を有してもよい。特定の実施形態では、第１のＭＵＸトランジスタ２２４、第２のＭＵＸトランジスタ２５４および第３のＭＵＸトランジスタ２８４は、コアデバイス構成を有してもよい。
【００１８】
上に記述されるように、データ読み出しパス２１０は、第１のクランプトランジスタ２１８を介してデータ記憶セル２２６につながれた第１のロードデバイス２１２を含んでいてもよい。第１のロードデバイス２１２は、供給端末２０６で供給された第１の電源電圧Ｖａｍｐで動作するために、第１のデバイス構成を有してもよい。特定の実施形態では、第１のデバイス構成は、非コアデバイス構成でもよい。これらの特定の実施形態では、第１のデバイス構成は、入出力（ＩＯ）デバイス構成でもよい。データ記憶セル２２６は、ノード２２０で、動作電圧Ｖｏｐで動作するために、第２のデバイス構成を有してもよいアクセストランジスタ２３０を含んでいてもよい。それは、第１の電源電圧Ｖａｍｐ未満である電圧限界Ｖｌｉｍｉｔを超えることはない。特定の実施形態では、第２のデバイス構成は、コアデバイス構成でもよい。これらの特定の実施形態では、コアデバイス構成は、非コア構成より小さな物理的なディメンションを有してもよい。第１のクランプトランジスタ２１８の制御端末２０８は、電圧Ｖｏｐがデータ記憶セル２２６で電圧限界Ｖｌｉｍｉｔを超えるのを防ぐために、バイアスをかけられてもよい。特定の実施形態では、電圧限界Ｖｌｉｍｉｔは、およそ１Ｖでもよい。
【００１９】
上に記述されるように、第１の参照パス２４０は、第１の参照セル２５６につながれた第２のロードデバイス２４２を含んでいてもよい。また、第２の参照パス２７０は、第２の参照セル２８６につながれた第３のロードデバイス２７２を含んでいてもよい。第２のロードデバイス２４２および第３のロードデバイス２７２は、第１のデバイス構成を有してもよい。第１の参照セル２５６および第２の参照セル２８６は、第２のデバイス構成を有してもよい少なくとも１つのトランジスタ２６０、２９０を各々含んでいてもよい。第２のクランプトランジスタ２４８は、第２の電圧が第１の参照セル２５６で電圧限界Ｖｌｉｍｉｔを超えるのを防いでもよい。第３のクランプトランジスタ２７８は、第３の電圧が第２の参照セル２８６で電圧限界Ｖｌｉｍｉｔを超えるのを防いでもよい。データ読み出しパス２１０の中の第１の選択スイッチデバイス２２２は、第１のクランプトランジスタ２１８にデータ記憶セル２２６を選択的につないでもよい。第１の参照パス２４０の中の第２の選択スイッチデバイス２５２は、第２のクランプトランジスタ２４８に第１の参照セル２５６を選択的につないでもよい。第２の参照パス２７０の中の第３の選択スイッチデバイス２８２は、第３のクランプトランジスタ２７８に第２の参照セル２８６を選択的につないでもよい。第１の選択スイッチデバイス２２２、第２の選択スイッチデバイス２５２および第３の選択スイッチデバイス２８２の各々は、第２のデバイス構成を有してもよい。
【００２０】
図３を参照して、第１のタイプのデバイスを使用する増幅器および第２のタイプのデバイスを使用するメモリアレイを備えたメモリデバイスの第３の実例となる実施形態の図が描かれ、一般に３００で定められる。特定の実施形態では、メモリデバイス３００は、図１で例証されたメモリデバイス２００および図２で例証されたメモリデバイス１００と同様に実質的に動作する。メモリデバイス３００は、アクセストランジスタ３３０につながれた抵抗に基づいたメモリデバイス３２８を各々含んでもよい複数のメモリ（またはデータ記憶）セル３２６を含んでいてもよい。アクセストランジスタ３３０は、動作電圧Ｖｏｐでメモリセル３２６の動作を可能にするために、第１の酸化膜厚を有してもよい。特定の実施形態では、メモリセル３２６は、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルでもよい。メモリセル３２６は、メモリアレイ３０４に含まれていてもよい。メモリデバイス３００は、メモリセル３２６のうちの１つを通って電流に基づいたデータ信号を生成するために、高い電源電圧Ｖａｍｐにメモリセル３２６をつなぐように構成された第１の増幅段３０２をさらに含んでいてもよい。ここで、電源電圧Ｖａｍｐは、電圧限界Ｖｌｉｍｉｔより大きい。第１の増幅段３０２は、アクセストランジスタ３３０の第１の酸化膜厚より大きい第２の酸化膜厚を有している第１のクランプトランジスタ３１８を含んでいてもよい。第１のクランプトランジスタ３１８は、動作電圧Ｖｏｐがメモリセル３２６で電圧限界Ｖｌｉｍｉｔを超えるのを防ぐように構成されてもよい。特定の実施形態では、第１のクランプトランジスタ３１８は、非コアデバイス構成を有するＮＭＯＳトランジスタでもよい。
【００２１】
特定の実施形態では、アクセストランジスタ３３０は、コアデバイス構成を有してもよい。また、第１のクランプトランジスタ３１８は、入出力（ＩＯ）デバイス構成を有してもよい。これらの特定の実施形態では、第１のクランプトランジスタ３１８は、入出力（ＩＯ）電源電圧、Ｖａｍｐで動作するように構成されてもよい。また、アクセストランジスタ３３０は、コア電源電圧、Ｖｃｏｒｅで動作するように構成されてもよい。これらの特定の実施形態では、コア電源電圧Ｖｃｏｒｅは、およそ１Ｖのように、約０．９Ｖから約１．２Ｖまでの範囲内にあってもよい。ＩＯ電源電圧Ｖａｍｐは、およそ１．８Ｖのように、約１．５Ｖから約２．０Ｖまでの範囲内にあってもよい。
【００２２】
第１の増幅段３０２は、さらに、参照信号を生成するために、少なくとも１つの参照ピンセル３５６、３８６を電源電圧Ｖａｍｐへ連結するように構成されてもよい。メモリデバイス３００は、第１の増幅段３０２につながれた第２の増幅段３１２を含んでいてもよい。第２の増幅段３１２は、データ信号と参照信号との間の差に基づいた端末３１６で出力信号Ｖｏｕｔを提供するように構成されてもよい。第２の増幅段３１２は、少なくとも１つのトランジスタを含んでいてもよい。それは、アクセストランジスタ３３０の第１の酸化膜厚を有しており、電圧限界Ｖｌｉｍｉｔを超えない第２の電源電圧Ｖ２につながれる。
【００２３】
メモリアレイ３０４は、それぞれの複数のビット線１０４上の複数のメモリセル３２６に対応して、複数のＭＵＸトランジスタ３２４、Ｍ０、Ｍ１、…、Ｍｉを含んでいてもよい（図１）。特定の実施形態では、ＭＵＸトランジスタ３２４は、コアデバイス構成を有するＮＭＯＳトランジスタでもよい。各々の複数のＭＵＸトランジスタ３２４、Ｍ０、Ｍ１、…、Ｍｉは、複数のデータ読み出しパス３１０のうちの１つを提供して、対応する複数のメモリセル３２６の１つを第１のクランプトランジスタ３１８につないでもよい。
【００２４】
データ読み出しパス３１０の各々は、第１のロードトランジスタ３１４を含んでいてもよい。特定の実施形態では、第１のロードトランジスタ３１４は、ＰＭＯＳロードトランジスタでもよい。第１のロードトランジスタ３１４は、第１のクランプトランジスタ３１８につながれてもよい。第１のクランプトランジスタ３１８は、クランプ電圧Ｖｃｌａｍｐでバイアスがかけられてもよい制御端末３０８につながれてもよい。第１のクランプトランジスタ３１８は、ＭＵＸトランジスタ３２４につながれてもよい。ＭＵＸトランジスタ３２４は、対応するメモリセル３２６の抵抗に基づいたメモリデバイス３２８によってアクセストランジスタ３３０につながれてもよい。抵抗に基づいたメモリデバイス３２８は、抵抗Ｒｂｉｔとして例証された磁気トンネル接合（ＭＴＪ）を各々含んでいてもよい。それは、論理「０」または論理「１」抵抗値を含んでいてもよい。アクセストランジスタ３３０は、グランドにつながれてもよい。アクセストランジスタ３３０のゲートは、複数のワード線１０８のうちの１つにつながれてもよい（図１）。特定の実施形態では、アクセストランジスタ３３０は、コアデバイス構成を有するＮＭＯＳトランジスタでもよい。
【００２５】
第１の参照パス３４０は、第２のロードトランジスタ３４４を含んでいてもよい。特定の実施形態では、第２のロードトランジスタ３４４は、ダイオードに接続されたＰＭＯＳロードトランジスタでもよい。第２のロードトランジスタ３４４は、第２のクランプトランジスタ３４８につながれてもよい。第２のクランプトランジスタ３４８は、クランプ電圧Ｖｃｌａｍｐでバイアスがかけられてもよい制御端末３０８につながれてもよい。特定の実施形態では、第２のクランプトランジスタ３４８は、非コアデバイス構成を有するＮＭＯＳトランジスタでもよい。第２のクランプトランジスタ３４８は、ＭＵＸトランジスタ３５４につながれてもよい。ＭＵＸトランジスタ３５４は、メモリアレイ３０４に含まれていてもよい。特定の実施形態では、ＭＵＸトランジスタ３５４は、コアデバイス構成を有するＮＭＯＳトランジスタでもよい。ＭＵＸトランジスタ３５４のゲートは、コアデバイス電圧限界未満である電圧Ｖｄｄｃｘを有する電圧供給につながれてもよい。ＭＵＸトランジスタ３５４は、第１の参照セル３５６につながれてもよい。ＭＵＸトランジスタ３５４は、抵抗Ｒ０を有する第１の抵抗に基づいた参照素子３５８によって第１の参照アクセストランジスタ３６０につながれてもよい。特定の実施形態では、抵抗に基づいたメモリデバイス３５８は、磁気トンネル接合（ＭＴＪ）を含んでいてもよい。第１の参照アクセストランジスタ３６０は、グランドにつながれてもよい。第１の参照アクセストランジスタ３６０のゲートは、図１の中で描かれた複数のワード線１０８のうちの１つのようなワード線３２２につながれてもよい。特定の実施形態では、第１の参照アクセストランジスタ３６０は、コアデバイス構成を有するＮＭＯＳトランジスタでもよい。
【００２６】
第２の参照パス３７０は、第３のロードトランジスタ３７４を含んでいてもよい。特定の実施形態では、第３のロードトランジスタ３７４は、ＰＭＯＳロードトランジスタでもよい。第３のロードトランジスタ２７４は、第３のクランプトランジスタ２７８につながれてもよい。第３のクランプトランジスタ２７８は、クランプ電圧Ｖｃｌａｍｐでバイアスがかけられてもよい制御端末２０８につながれてもよい。特定の実施形態では、第３のクランプトランジスタ３７８は、非コアデバイス構成を有するＮＭＯＳトランジスタでもよい。第３のクランプトランジスタ２７８は、ＭＵＸトランジスタ３８４につながれてもよい。ＭＵＸトランジスタ３８４は、メモリアレイ３０４に含まれていてもよい。特定の実施形態では、ＭＵＸトランジスタ３８４は、コアデバイス構成を有するＮＭＯＳトランジスタでもよい。ＭＵＸトランジスタ３８４のゲートは、ＭＵＸトランジスタ３５４のゲートにつながれ、電圧Ｖｄｄｃｘを有する電圧供給につながれてもよい。ＭＵＸトランジスタ３８４は、第２の参照セル３８６につながれてもよい。ここで、ＭＵＸトランジスタ３８４は、抵抗Ｒ１を有する第２の抵抗に基づいた参照素子３８８によって第２の参照アクセストランジスタ３９０につながれてもよい。特定の実施形態では、抵抗に基づいたメモリデバイス３５８は、磁気トンネル接合（ＭＴＪ）を含んでいてもよい。第２の参照アクセストランジスタ３９０は、グランドにつながれてもよい。第２の参照アクセストランジスタ３９０のゲートは、複数のワード線１０８のうちの１つにつながれてもよい（図１）。特定の実施形態では、第２の参照アクセストランジスタ３９０は、コアデバイス構成を有するＮＭＯＳトランジスタでもよい。
【００２７】
第１の増幅段３０２は、データ信号を生成する第１のクランプトランジスタ３１８につながれた第１のロードトランジスタ３１４を含んでいてもよい。第１の増幅段３０２は、第２のクランプトランジスタ３４８につながれた第２のロードトランジスタ３４４および第３のクランプトランジスタ３７８につながれた第３のロードトランジスタ３７４を含んでいてもよい。第２のクランプトランジスタ３４８および第３のクランプトランジスタ３７８は、参照信号を生成するために、第１の参照セル３５６および第２の参照セル３８６にそれぞれ連結されるように構成されてもよい。第２の増幅段３１２は、読み出しデータパス３１０、第１の参照パス３４０および第２の参照パス３７０の各々につながれてもよい。第２の増幅段３１２は、データ信号と参照信号との間の差に基づいた端末３１６で出力信号Ｖｏｕｔを提供するように構成されてもよい。第１のクランプトランジスタ３１８、第２のクランプトランジスタ３４８、第３のクランプトランジスタ３７８、第１のロードトランジスタ３１４、第２のロードトランジスタ３４４および第３のロードトランジスタ３７４は、入出力（ＩＯ）デバイス構成を有してもよい。メモリセル３２６のトランジスタ３３０、３６０、３９０の少なくとも１つ、第１の参照セル３５６および第２の参照セル３８６は、コアデバイス構成を有してもよい。特定の実施形態では、ＭＵＸトランジスタ３２４、ＭＵＸトランジスタ３５４およびＭＵＸトランジスタ３８４は、コアデバイス構成を有してもよい。第２の増幅段３１２は、少なくとも１つのトランジスタを含んでいてもよい。それは、コアデバイス構成を有しており、電圧限界Ｖｌｉｍｉｔを超えない第２の電源電圧Ｖ２につながれる。
【００２８】
上に記述されるように、データ読み出しパス３１０の各々は、第１のクランプトランジスタ３１８を介してメモリセル３２６につながれた第１のロードトランジスタ３１４を含んでいてもよい。第１のロードトランジスタ３１４は、第１の電源電圧Ｖａｍｐで動作するために、第１のデバイス構成を有してもよい。特定の実施形態では、第１のデバイス構成は、非コアデバイス構成でもよい。これらの特定の実施形態では、第１のデバイス構成は、入出力（ＩＯ）デバイス構成でもよい。メモリセル３２６は、第１の電源電圧Ｖａｍｐ未満である電圧限界Ｖｌｉｍｉｔを超えない動作電圧Ｖｏｐで動作するために、第２のデバイス構成を有してもよいアクセストランジスタ３３０を含んでいてもよい。特定の実施形態では、第２のデバイス構成は、コアデバイス構成でもよい。これらの特定の実施形態では、コアデバイス構成は、非コア構成より小さな物理的なディメンションを有してもよい。第１のクランプトランジスタ３１８の制御端末３０８は、電圧Ｖｏｐがメモリセル３２６で電圧限界Ｖｌｉｍｉｔを超えるのを防ぐために、バイアスがかけられてもよい。特定の実施形態では、電圧限界Ｖｌｉｍｉｔは、およそ１Ｖでもよい。
【００２９】
上に記述されるように、第１の参照パス３４０は、第１の参照セル３５６につながれた第２のロードトランジスタ３４４を含んでいてもよい。また、第２の参照パス３７０は、第２の参照セル３８６につながれた第３のロードトランジスタ３７４を含んでいてもよい。第２のロードトランジスタ３４４および第３のロードトランジスタ３７４は、第１のデバイス構成を有してもよい。第１の参照セル３５６および第２の参照セル３８６は、第２のデバイス構成を有してもよい少なくとも１つのトランジスタ３６０、３９０を各々含んでいてもよい。第２のクランプトランジスタ３４８は、第２の電圧が第１の参照セル３５６で電圧限界Ｖｌｉｍｉｔを超えるのを防いでもよい。第３のクランプトランジスタ３７８は、第３の電圧が第２の参照セル３８６で電圧限界Ｖｌｉｍｉｔを超えるのを防いでもよい。データ読み出しパス３１０の中のＭＵＸトランジスタ３２４は、第１のクランプトランジスタ３１８にメモリセル３２６を選択的につないでもよい。第１の参照パス３４０の中のＭＵＸトランジスタ３５４は、第２のクランプトランジスタ３４８に第１の参照セル３５６をつなぐために、バイアスがかけられてもよい。第２の参照パス３７０の中のＭＵＸトランジスタ３８４は、第３のクランプトランジスタ３７８に第２の参照セル３８６をつなぐために、バイアスがかけられてもよい。ＭＵＸトランジスタ３２４、３５４、３８４の各々は、第２のデバイス構成を有してもよい。
【００３０】
図４を参照して、第１のタイプのデバイスを使用する増幅器および第２のタイプのデバイスを使用するメモリアレイを備えたメモリデバイスを動作する方法の特定の実例となる実施形態のフロー図が描かれ、一般に４００で定められる。４０２では、第１の増幅段は、メモリアレイにつながれてもよい。第１の増幅段は、入出力（ＩＯ）電源電圧トレランスを有するトランジスタを含んでいてもよい。メモリアレイは、ＩＯ電源電圧トレランス未満であるコア電源電圧トレランスを有するトランジスタを含んでいてもよい。特定の実施形態では、第１の増幅段は、増幅器１１２でもよく、メモリアレイは、図１のメモリアレイ１０２でもよい。別の特定の実施形態では、第１の増幅段は、第１の増幅器２０２でもよく、メモリアレイは、図２のメモリアレイ２０４でもよい。別の特定の実施形態では、第１の増幅段は、第１の増幅段３０２でもよく、メモリアレイは、図３のメモリアレイ３０４でもよい。
【００３１】
４０４に続いて、メモリアレイ電圧が、コア電源電圧トレランス未満であるように、制御電圧は、メモリアレイ電圧をセットするために、メモリアレイにつながれたクランプトランジスタで供給されてもよい。例えば、図２に例証されるように、メモリアレイ電圧が、コア電源電圧トレランス未満であるように、制御電圧Ｖｃｌａｍｐは、ノード２２０、２５０および２８０で電圧をセットするために、メモリアレイ２０４につながれたクランプトランジスタ２１８、２４８および２７８で供給されてもよい。特定の実施形態では、図３で例証されるように、メモリアレイ電圧Ｖｏｐが、コア電源電圧トレランスＶｌｉｍｉｔ未満であるように、メモリアレイ電圧Ｖｏｐをセットするために、制御電圧Ｖｃｌａｍｐは、メモリアレイ３０４につながれたクランプトランジスタ３１８、３４８、３７８で適用されてもよい（図１）。Ｖｃｌａｍｐを制御しない１つの結果は、メモリアレイ電圧がメモリアレイ中のコアデバイスを失敗させるコア電源電圧トレランスを超えてもよいということである。
【００３２】
４０６に移って、データ読み出し動作は、第１の増幅器でデータ信号を生成するために、メモリアレイのデータ記憶セルで行なわれてもよい。特定の実施形態では、図２で例証されるように、読み出しデータパス２１０を使用して第１の増幅器２０２でデータ信号を生成するために、データ読み出し動作は、メモリアレイ２０４のデータ記憶セル２２６で行なわれてもよい。特定の実施形態では、図３で例証されるように、読み出しデータパス３１０のうちの１つを使用して第１の増幅段３０２でデータ信号を生成するために、データ読み出し動作は、メモリアレイ３０４のメモリセル３２６のうちの１つで行なわれてもよい。
【００３３】
４０８に進んで、第１の増幅段からのデータ信号は、第２の増幅段で出力信号を生成するために、参照信号と比較されてもよい。第２の増幅段は、コア電源電圧トレランスを有するデバイスを含んでいてもよい。特定の実施形態では、図３で例証されるように、第２の増幅段３１２で出力信号Ｖｏｕｔを生成するために、第１の増幅段３０２からのデータ信号は、参照信号と比較されてもよい。参照信号は、第１の参照パス３４０および第２の参照パス３７０を使用して生成されている。特定の実施形態では、図３で例証されるように、第２の増幅段３１２は、コア電源電圧トレランスを有するデバイスを含んでいてもよい。
【００３４】
特定の実施形態では、データ記憶セルを通って第１の増幅器の電圧供給からの電流フローを可能にするために、データ記憶セルは、選択トランジスタを介して第１のクランプトランジスタにつながれてもよい。例えば、図２で例証されるように、データ記憶セル２２６を通って第１の増幅器２０２の電圧供給２０６からの電流フローを可能にするために、データ記憶セル２２６は、第１のＭＵＸトランジスタ２２４のような選択トランジスタを介して第１のクランプトランジスタ２１８につながれてもよい。別の例として、図３で例証されるように、対応するメモリセル３２６の１つを通って第１の増幅段３０２の電圧供給からの電流フローを可能にするために、メモリセル３２６のうちの１つは、ＭＵＸトランジスタ３２４のそれぞれの１つのような選択トランジスタを介して第１のクランプトランジスタ３１８につながれてもよい。これらの特定の実施形態では、第１のＭＵＸトランジスタ２２４および／またはＭＵＸトランジスタ３２４のような選択トランジスタは、コア電源電圧トレランスＶｌｉｍｉｔを有してもよい。これらの特定の実施形態では、第１の増幅器２０２および／または第１の増幅段３０２の電圧供給Ｖａｍｐを増加させることは、データ読み出し動作の読み出しマージンを増加させる。
【００３５】
当業者は、電子ハードウェア、コンピュータソフトウェアまたは両方のコンビネーションとして、ここに開示された実施形態に関して記述された、様々な実例となる論理ブロック、コンフィギュレーション、モジュール、回路、およびアルゴリズムステップがインプリメントされてもよいことをさらに認識するだろう。熟練した職人は、各特定のアプリケーションの方法を変える際に記述された機能をインプリメントしてもよい。しかし、そのようなインプリメンテーション決定は、現開示の範囲から逸脱するとは解釈されるべきでない。
【００３６】
ここに開示された実施形態に関して記述された方法またはアルゴリズムのステップは、プロセッサによって実行されたハードウェア、ソフトウェアモジュール、または２つのコンビネーションで直接具体化されてもよい。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭまたは技術中で既知の記憶メディアの他の形式で存在してもよい。典型的な記憶メディアは、プロセッサにつながれる。そのようなプロセッサは、記憶メディアから情報を読み出し、そして、情報を書き込むことができる。代案では、記憶メディアは、プロセッサに不可欠かもしれない。プロセッサと記憶メディアは、ＡＳＩＣに存在してもよい。ＡＳＩＣは、コンピュータデバイスまたはユーザ端末に存在してもよい。代案では、プロセッサと記憶メディアは、コンピュータデバイスまたはユーザ端末中の個別部品として存在してもよい。
【００３７】
開示された実施形態の前の記述は、開示された実施形態をどんな当業者も作るか使用することを可能にするために提供される。これらの実施形態の様々な変更は、当業者に容易に明白になる。また、ここに定義された一般的な法則は、開示の範囲から逸脱せずに、他の実施形態に適用されてもよい。したがって、現開示は、ここに開示された実施形態に限定されたようには意図されず、次の請求項によって定義されるような法則と新しい特徴と一致して、可能な限り広い範囲を与えられることになっている。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］  アクセストランジスタにつながれた抵抗に基づいた記憶素子を含むメモリセルと、
前記メモリセルによって電流に基づいたデータ信号を生成するために、電圧限界より大きい電源電圧に前記メモリセルをつなぐように構成された第１の増幅器と、
を具備し、
前記アクセストランジスタは、動作電圧で前記メモリセルの動作を可能にするために、第１の酸化膜厚を有し、
前記第１の増幅器は、前記第１の酸化膜厚より大きい第２の酸化膜厚を有しているクランプトランジスタを含み、
前記クランプトランジスタは、前記メモリセルで前記動作電圧が前記電圧限界を超えるのを防ぐように構成される、メモリデバイス。
［２］  前記アクセストランジスタは、コアデバイス構成を有し、
前記クランプトランジスタは、入出力（ＩＯ）デバイス構成を有する、前記［１］のメモリデバイス。
［３］  前記クランプトランジスタは、入出力（ＩＯ）電源電圧で動作するように構成され、
前記アクセストランジスタは、コア電源電圧で動作するように構成される、前記［２］のメモリデバイス。
［４］  前記コア電源電圧は、およそ１ボルトであり、
前記ＩＯ電源電圧は、およそ１．８ボルトである、前記［３］のメモリデバイス。
［５］  前記メモリセルは、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルである、前記［１］のメモリデバイス。
［６］  前記第１の増幅器は、参照信号を生成するために、少なくとも１つの参照セルを前記電源電圧につなぐようにさらに構成され、
前記第１の増幅器につながれ、前記データ信号と前記参照信号との間の差に基づいた出力信号を提供するように構成された第２の増幅器をさらに具備し、
前記第２の増幅器は、少なくとも１つのトランジスタを含み、
前記少なくとも１つのトランジスタは、前記第１の酸化膜厚を有し、前記電圧限界を超えない第２の電源電圧につながれる、前記［１］のメモリデバイス。
［７］  前記第１の増幅器は、
前記データ信号を生成するために、前記クランプトランジスタにつながれた第１のロードトランジスタと、
第２のクランプトランジスタにつながれた第２のロードトランジスタと、
第３のクランプトランジスタにつながれた第３のロードトランジスタと、
をさらに具備し、
前記第２のクランプトランジスタおよび前記第３のクランプトランジスタは、参照信号を生成するために、第１の参照セルおよび第２の参照セルにつながるように構成され、
前記第１のクランプトランジスタ、前記第２のクランプトランジスタ、前記第３のクランプトランジスタ、前記第１のロードトランジスタ、前記第２のロードトランジスタおよび前記第３のロードトランジスタは、入出力（ＩＯ）デバイス構成を有し、
前記メモリセルの個々の少なくとも１つのトランジスタ、前記第１の参照セルおよび前記第２の参照セルで、コアデバイス構成を有している、前記［１］のメモリデバイス。
［８］  第１のクランプトランジスタを介してデータ記憶セルにつながれた第１のロードデバイスを含んでいるデータ読み出しパスを具備し、
前記第１のロードデバイスは、第１の電源電圧で動作する第１のデバイス構成を有し、
前記データ記憶セルは、前記第１の電源電圧未満である電圧限界を超えない電圧で動作する第２のデバイス構成を有するアクセストランジスタを含み、
前記第１のクランプトランジスタの制御端末は、前記データ記憶セルで前記電圧が前記電圧限界を超えるのを防ぐようにバイアスをかけられる、メモリデバイス。
［９］  前記第２のデバイス構成は、コアデバイス構成であり、
前記第１のデバイス構成は、非コアデバイス構成である、前記［８］のメモリデバイス。
［１０］  前記第１のデバイス構成は、入出力（ＩＯ）デバイス構成である、前記［９］のメモリデバイス。
［１１］  前記コアデバイス構成は、前記非コアデバイス構成より小さな物理的ディメンションを有する、前記［９］のメモリデバイス。
［１２］  前記電圧限界は、およそ１ボルトである、前記［８］のメモリデバイス。
［１３］  第１の参照セルにつながれた第２のロードデバイスを含む第１の参照パスと、
第２の参照セルにつながれた第３のロードデバイスを含む第２の参照パスと、
を具備し、
前記第２のロードデバイスおよび前記第３のロードデバイスは、第１のデバイス構成を有し、
前記第１の参照セルおよび前記第２の参照セルは、前記第２のデバイス構成を有する少なくとも１つのトランジスタを各々含んでいる、前記［８］のメモリデバイス。
［１４］  前記第１の参照セルで第２の電圧が前記電圧限界を超えるのを防ぐ第２のクランプトランジスタと、
前記第１の参照セルで第３の電圧が前記電圧限界を超えるのを防ぐ第３のクランプトランジスタと、をさらに具備する、前記［１３］のメモリデバイス。
［１５］  前記データ記憶セルを第１のクランプトランジスタに選択的につなぐ前記データ読み出しパス中の第１の選択スイッチデバイスと、
前記第２のクランプトランジスタと前記第１の参照セルとの間でつながれた第２の選択スイッチデバイスと、
前記第３のクランプトランジスタと前記第２の参照セルとの間でつながれた第３の選択スイッチデバイスと、
をさらに具備し、
前記第１の選択スイッチデバイス、前記第２の選択スイッチデバイスおよび前記第３の選択スイッチデバイスの各々は、前記第２のデバイス構成を有する、前記［１４］のメモリデバイス。
［１６］  メモリアレイに第１の増幅段をつなぐことと、前記第１の増幅段は、入出力（ＩＯ）電源電圧トレランスを有するトランジスタを含む、前記メモリアレイは、前記ＩＯ電源電圧トレランス未満のコア電源電圧トレランスを有するトランジスタを含む、
メモリアレイ電圧が前記コア電源電圧トレランス未満であるように、前記メモリアレイ電圧をセットするために、前記メモリアレイにつながれたクランプトランジスタで制御電圧を印加することと、
を具備する方法。
［１７］  前記第１の増幅段でデータ信号を生成するために、前記メモリアレイのデータ記憶セルでデータ読み出し動作を行なうことと、
第２の増幅段で出力信号を生成するために、前記第１の増幅段からの前記データ信号を参照信号と比較することと、前記第２の増幅段は、前記コア電源電圧トレランスを有するデバイスを含む、
をさらに具備する、前記［１６］の方法。
［１８］  前記データ記憶セルを通って前記第１の増幅段の電圧供給からの電流フローを可能にするために、選択トランジスタを介して前記クランプトランジスタに前記データ記憶セルをつなぐことをさらに具備する、前記［１７］の方法。
［１９］  前記選択トランジスタは、前記コア電源電圧トレランスを有する、前記［１８］の方法。
［２０］  前記第１の増幅段の前記電圧供給を増加させることは、前記データ読み出し動作の読み出しマージンを増加させる、前記［１８］の方法。
【図１】
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【図２】
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【図３】
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【図４】
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