(57)【特許請求の範囲】
【請求項１】
第１導電型の層（３）を含む半導体基板の表層部に第２導電型ウェル（２）が形成され、当該第２導電型ウェル（２）にＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが交互に繰り返しレイアウトされてなる半導体装置であって、
前記ＩＧＢＴ領域（１０）は、
前記第２導電型ウェル（２）を貫通して前記第１導電型の層（３）に達すると共に、前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に垂直な方向に直線状に延設され、前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１１）と、
前記各トレンチ（１１）の間に設けられた素子領域（１２）と、
前記トレンチ（１１）が延設される方向に平行に延設されるコンタクト部（１３）とを有し、
前記トレンチ（１１）と前記素子領域（１２）と前記コンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、前記直線状に延設される各トレンチ（１１）は、当該トレンチ（１１）の両端のうち少なくとも一方の端部（１１ａ）が前記トレンチ（１１）に垂直な直線上に揃えられ、前記コンタクト部（１３）の両端のうちの一方の端部（１３ａ）が前記トレンチ（１１）の端部（１１ａ）よりも内側に配置されており、
前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）と前記ＦＷＤ領域（２０）とを繋ぐ前記第２導電型ウェル（２）内の電流経路において、前記ＦＷＤ領域（２０）から前記第２導電型ウェル（２）内を通過して前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）までの最短の電流経路の距離をＬ［ｃｍ］としたとき、当該最短の電流経路Ｌ［ｃｍ］は複数の電流経路の和Ｌ１＋Ｌ２＋・・・＋Ｌｎ［ｃｍ］から構成されており、さらに各電流経路Ｌｎ［ｃｍ］の幅をＷｎ［ｃｍ］、各電流経路Ｌｎ［ｃｍ］のシート抵抗をＲｓｎ［Ω］、リカバリ破壊耐量特性から決まるしきい値抵抗をＲｔｈ［Ω］としたとき、前記距離Ｌ［ｃｍ］が、
【数１】
0005167741.tif 000004
の条件を満たすように前記ＩＧＢＴ領域（１０）および前記ＦＷＤ領域（２０）がレイアウトされており、
前記しきい値抵抗Ｒｔｈ［Ω］は、３３ｋΩであることを特徴とする半導体装置。
【請求項２】
第１導電型の層（３）を含む半導体基板の表層部に第２導電型ウェル（２）が形成され、
当該第２導電型ウェル（２）にＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが交互に繰り返しレイアウトされてなる半導体装置であって、
前記ＩＧＢＴ領域（１０）は、
前記第２導電型ウェル（２）を四角形状に囲うと共に、前記第２導電型ウェル（２）を貫通して前記第１導電型の層（３）に達するものであり、前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１４）と、
前記隣り合う各トレンチ（１４）の間に設けられた素子領域（１２）と、
前記隣り合う各トレンチ（１４）の間に設けられると共に、前記トレンチ（１４）の一辺に平行に延設されるコンタクト部（１３）とを有し、
前記トレンチ（１４）と前記素子領域（１２）と前記コンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、前記四角形状の各トレンチ（１４）は、当該トレンチ（１４）の各辺のうち少なくとも一辺（１４ａ）が前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に延びる直線上に揃えられ、前記コンタクト部（１３）の両端のうちの一方の端部（１３ａ）が前記トレンチ（１４）の一辺（１４ａ）よりも内側に配置されており、
前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）と前記ＦＷＤ領域（２０）とを繋ぐ前記第２導電型ウェル（２）内の電流経路において、前記ＦＷＤ領域（２０）から前記第２導電型ウェル（２）内を通過して前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）までの最短の電流経路の距離をＬ［ｃｍ］としたとき、当該最短の電流経路Ｌ［ｃｍ］は複数の電流経路の和Ｌ１＋Ｌ２＋・・・＋Ｌｎ［ｃｍ］から構成されており、さらに各電流経路Ｌｎ［ｃｍ］の幅をＷｎ［ｃｍ］、各電流経路Ｌｎ［ｃｍ］のシート抵抗をＲｓｎ［Ω］、リカバリ破壊耐量特性から決まるしきい値抵抗をＲｔｈ［Ω］としたとき、前記距離Ｌ［ｃｍ］が、
【数２】
0005167741.tif 000005
の条件を満たすように前記ＩＧＢＴ領域（１０）および前記ＦＷＤ領域（２０）がレイアウトされており、
前記しきい値抵抗Ｒｔｈ［Ω］は、３３ｋΩであることを特徴とする半導体装置。
【請求項３】
第１導電型の層（３）を含む半導体基板の表層部に第２導電型ウェル（２）が形成され、
当該第２導電型ウェル（２）にＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが交互に繰り返しレイアウトされてなる半導体装置であって、
前記ＩＧＢＴ領域（１０）は、
前記第２導電型ウェル（２）を四角形状に囲うと共に、前記第２導電型ウェル（２）を貫通して前記第１導電型の層（３）に達するものであり、前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１４）と、
前記隣り合う各トレンチ（１４）の間に設けられた素子領域（１２）と、
前記隣り合う各トレンチ（１４）の間に設けられると共に、前記トレンチ（１４）の一辺に平行に延設されるコンタクト部（１３）とを有し、
前記トレンチ（１４）と前記素子領域（１２）と前記コンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、前記四角形状の各トレンチ（１４）は、当該トレンチ（１４）の各辺のうち少なくとも一辺（１４ａ）が前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に延びる直線上に揃えられ、前記コンタクト部（１３）の両端のうちの一方の端部（１３ａ）が前記トレンチ（１４）の一辺（１４ａ）から突出して配置されており、
前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）と前記ＦＷＤ領域（２０）とを繋ぐ前記第２導電型ウェル（２）内の電流経路において、前記ＦＷＤ領域（２０）から前記第２導電型ウェル（２）内を通過して前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）までの最短の電流経路の距離をＬ［ｃｍ］としたとき、当該最短の電流経路Ｌ［ｃｍ］は複数の電流経路の和Ｌ１＋Ｌ２＋・・・＋Ｌｎ［ｃｍ］から構成されており、さらに各電流経路Ｌｎ［ｃｍ］の幅をＷｎ［ｃｍ］、各電流経路Ｌｎ［ｃｍ］のシート抵抗をＲｓｎ［Ω］、リカバリ破壊耐量特性から決まるしきい値抵抗をＲｔｈ［Ω］としたとき、前記距離Ｌ［ｃｍ］が、
【数３】
0005167741.tif 000006
の条件を満たすように前記ＩＧＢＴ領域（１０）および前記ＦＷＤ領域（２０）がレイアウトされており、
前記しきい値抵抗Ｒｔｈ［Ω］は、３３ｋΩであることを特徴とする半導体装置。
【請求項４】
第１導電型の層（３）を含む半導体基板の表層部に第２導電型ウェル（２）が形成され、
当該第２導電型ウェル（２）にＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが交互に繰り返しレイアウトされてなる半導体装置であって、
前記ＩＧＢＴ領域（１０）は、
前記第２導電型ウェル（２）を貫通して前記第１導電型の層（３）に達すると共に、前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に垂直な方向に直線状に延設され、前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１１）と、
前記各トレンチ（１１）の間に設けられた素子領域（１２）と、
前記トレンチ（１１）が延設される方向に平行に延設されるコンタクト部（１３）とを有し、
前記トレンチ（１１）と前記素子領域（１２）と前記コンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、前記直線状に延設される各トレンチ（１１）は、当該トレンチ（１１）の両端のうち少なくとも一方の端部（１１ａ）が前記トレンチ（１１）に垂直な直線上に揃えられ、前記コンタクト部（１３）の両端のうちの一方の端部（１３ａ）が前記トレンチ（１１）の端部（１１ａ）よりも内側に配置されており、
前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）と前記ＦＷＤ領域（２０）とを繋ぐ前記第２導電型ウェル（２）内の電流経路において、前記ＦＷＤ領域（２０）から前記第２導電型ウェル（２）内を通過して前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）までの最短の電流経路の距離をＬ［ｃｍ］、前記電流経路の平均の幅をＷ’［ｃｍ］、前記第２導電型ウェル（２）のシート抵抗をＲｓ［Ω］、リカバリ時のしきい値抵抗をＲｔｈ［Ω］としたとき、前記距離Ｌ［ｃｍ］が（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈの条件を満たすように前記ＩＧＢＴ領域（１０）および前記ＦＷＤ領域（２０）がレイアウトされており、
前記しきい値抵抗Ｒｔｈ［Ω］は、３３ｋΩであることを特徴とする半導体装置。
【請求項５】
第１導電型の層（３）を含む半導体基板の表層部に第２導電型ウェル（２）が形成され、
当該第２導電型ウェル（２）にＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが交互に繰り返しレイアウトされてなる半導体装置であって、
前記ＩＧＢＴ領域（１０）は、
前記第２導電型ウェル（２）を四角形状に囲うと共に、前記第２導電型ウェル（２）を貫通して前記第１導電型の層（３）に達するものであり、前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１４）と、
前記隣り合う各トレンチ（１４）の間に設けられた素子領域（１２）と、
前記隣り合う各トレンチ（１４）の間に設けられると共に、前記トレンチ（１４）の一辺に平行に延設されるコンタクト部（１３）とを有し、
前記トレンチ（１４）と前記素子領域（１２）と前記コンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、前記四角形状の各トレンチ（１４）は、当該トレンチ（１４）の各辺のうち少なくとも一辺（１４ａ）が前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に延びる直線上に揃えられ、前記コンタクト部（１３）の両端のうちの一方の端部（１３ａ）が前記トレンチ（１４）の一辺（１４ａ）よりも内側に配置されており、
前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）と前記ＦＷＤ領域（２０）とを繋ぐ前記第２導電型ウェル（２）内の電流経路において、前記ＦＷＤ領域（２０）から前記第２導電型ウェル（２）内を通過して前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）までの最短の電流経路の距離をＬ［ｃｍ］、前記電流経路の平均の幅をＷ’［ｃｍ］、前記第２導電型ウェル（２）のシート抵抗をＲｓ［Ω］、リカバリ時のしきい値抵抗をＲｔｈ［Ω］としたとき、前記距離Ｌ［ｃｍ］が（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈの条件を満たすように前記ＩＧＢＴ領域（１０）および前記ＦＷＤ領域（２０）がレイアウトされており、
前記しきい値抵抗Ｒｔｈ［Ω］は、３３ｋΩであることを特徴とする半導体装置。
【請求項６】
第１導電型の層（３）を含む半導体基板の表層部に第２導電型ウェル（２）が形成され、
当該第２導電型ウェル（２）にＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが交互に繰り返しレイアウトされてなる半導体装置であって、
前記ＩＧＢＴ領域（１０）は、
前記第２導電型ウェル（２）を四角形状に囲うと共に、前記第２導電型ウェル（２）を貫通して前記第１導電型の層（３）に達するものであり、前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１４）と、
前記隣り合う各トレンチ（１４）の間に設けられた素子領域（１２）と、
前記隣り合う各トレンチ（１４）の間に設けられると共に、前記トレンチ（１４）の一辺に平行に延設されるコンタクト部（１３）とを有し、
前記トレンチ（１４）と前記素子領域（１２）と前記コンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、前記四角形状の各トレンチ（１４）は、当該トレンチ（１４）の各辺のうち少なくとも一辺（１４ａ）が前記ＩＧＢＴ領域（１０）と前記ＦＷＤ領域（２０）とが繰り返される方向に延びる直線上に揃えられ、前記コンタクト部（１３）の両端のうちの一方の端部（１３ａ）が前記トレンチ（１４）の一辺（１４ａ）から突出して配置されており、
前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）と前記ＦＷＤ領域（２０）とを繋ぐ前記第２導電型ウェル（２）内の電流経路において、前記ＦＷＤ領域（２０）から前記第２導電型ウェル（２）内を通過して前記ＩＧＢＴ領域（１０）のうちもっとも前記ＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）までの最短の電流経路の距離をＬ［ｃｍ］、前記電流経路の平均の幅をＷ’［ｃｍ］、前記第２導電型ウェル（２）のシート抵抗をＲｓ［Ω］、リカバリ時のしきい値抵抗をＲｔｈ［Ω］としたとき、前記距離Ｌ［ｃｍ］が（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈの条件を満たすように前記ＩＧＢＴ領域（１０）および前記ＦＷＤ領域（２０）がレイアウトされており、
前記しきい値抵抗Ｒｔｈ［Ω］は、３３ｋΩであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＷＤ（フリーホイールダイオード）を内蔵したＩＧＢＴを備えてなる半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体デバイスとしてＩＧＢＴとダイオードとを同一基板に形成した半導体装置が、例えば特許文献１、２で提案されている。具体的に、特許文献１では、一つの半導体基体にＩＧＢＴとＦＷＤとを形成し、両者の間に半導体デバイスとして動作しない非干渉領域を設けることで、ダイオードのリカバリ時の干渉効果によってＩＧＢＴのラッチアップを防止することができる半導体装置が提案されている。
【０００３】
また、特許文献２では、半導体基板にＩＧＢＴ領域およびダイオード領域を形成し、ＩＧＢＴ領域とダイオード領域との間に絶縁体が埋設されたトレンチを形成することで、ダイオード領域からＩＧＢＴ領域に流れる逆回復電流を制限するようにした半導体装置が提案されている。これによると、ＩＧＢＴ領域からダイオード部に流れる電流は、トレンチの底を迂回しなければならないため、ＩＧＢＴ領域とダイオード部との間に流れる電流の経路を長くすることができ、チップサイズを低減することができる。
【特許文献１】特開平５−１５２５７４号公報
【特許文献２】特開２００２−３１４０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に示される半導体装置では、ＩＧＢＴとダイオードとが干渉しないようにするために、非干渉領域の幅を大きく確保しなければならない。非干渉領域は、半導体デバイスとして動作しない領域であるので、当該非干渉領域の幅を大きくすると半導体チップに無駄な領域が増えてしまい、チップサイズが大きくなってしまうという問題がある。
【０００５】
また、特許文献２に示される半導体装置では、ＩＧＢＴ領域とダイオード領域との間にトレンチを設けているものの、ＩＧＢＴ領域とダイオード領域との間の距離やトレンチの位置、深さ、幅等が具体的に規定されていない。このため、ＩＧＢＴ領域とダイオード領域との間にトレンチを設けたとしても、ＩＧＢＴ領域とダイオード領域とが干渉を起こし、ＩＧＢＴおよびダイオードがリカバリ破壊してしまう可能性がある。
【０００６】
本発明は、上記点に鑑み、同一基板に形成されたＩＧＢＴ領域とダイオード領域との距離を実質的に小さくしたとしても、ＩＧＢＴおよびダイオードのリカバリ破壊を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明では、第１導電型の層（３）を含む半導体基板の表層部に第２導電型ウェル（２）が形成され、当該第２導電型ウェル（２）にＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが交互に繰り返しレイアウトされてなる半導体装置であって、ＩＧＢＴ領域（１０）は、第２導電型ウェル（２）を貫通して第１導電型の層（３）に達すると共に、ＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが繰り返される方向に垂直な方向に直線状に延設され、ＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１１）と、各トレンチ（１１）の間に設けられた素子領域（１２）と、トレンチ（１１）が延設される方向に平行に延設されるコンタクト部（１３）とを有し、トレンチ（１１）と素子領域（１２）とコンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、直線状に延設される各トレンチ（１１）は、当該トレンチ（１１）の両端のうち少なくとも一方の端部（１１ａ）がトレンチ（１１）に垂直な直線上に揃えられ、コンタクト部（１３）の両端のうちの一方の端部（１３ａ）がトレンチ（１１）の端部（１１ａ）よりも内側に配置されており、ＩＧＢＴ領域（１０）のうちもっともＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）とＦＷＤ領域（２０）とを繋ぐ第２導電型ウェル（２）内の電流経路において、ＦＷＤ領域（２０）から第２導電型ウェル（２）内を通過してＩＧＢＴ領域（１０）のうちもっともＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）までの最短の電流経路の距離をＬ［ｃｍ］としたとき、当該最短の電流経路Ｌ［ｃｍ］は複数の電流経路の和Ｌ１＋Ｌ２＋・・・＋Ｌｎ［ｃｍ］から構成されており、さらに各電流経路Ｌｎ［ｃｍ］の幅をＷｎ［ｃｍ］、各電流経路Ｌｎ［ｃｍ］のシート抵抗をＲｓｎ［Ω］、リカバリ破壊耐量特性から決まるしきい値抵抗をＲｔｈ［Ω］としたとき、距離Ｌ［ｃｍ］が、
【０００８】
【数１】
0005167741.tif 000002
の条件を満たすようにＩＧＢＴ領域（１０）およびＦＷＤ領域（２０）がレイアウトされており、しきい値抵抗Ｒｔｈ［Ω］は、３３ｋΩであることを特徴とする。
【０００９】
これによると、電流経路がトレンチ（１１）の端部（１１ａ）を迂回する形態になっている。したがって、ＩＧＢＴ領域（１０）とＦＷＤ領域（２０）との距離を実質的に小さくしたとしても、数１に示されるように距離Ｌ［ｃｍ］を規定することで、ＩＧＢＴ領域（１０）とＦＷＤ領域（２０）との間の干渉を防止することができ、ひいてはＩＧＢＴやＦＷＤのリカバリ破壊を防止することができる。これにより、半導体デバイスの破壊を防止することができる。
【００１０】
また、ＩＧＢＴ領域（１０）とＦＷＤ領域（２０）との距離を実質的に小さくすることができることから、半導体チップ（１）のチップサイズを小さくすることができる。
【００１１】
また、ＩＧＢＴ領域（１０）が、第２導電型ウェル（２）を四角形状に囲うと共に、第２導電型ウェル（２）を貫通して第１導電型の層（３）に達するものであり、ＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１４）と、隣り合う各トレンチ（１４）の間に設けられた素子領域（１２）と、隣り合う各トレンチ（１４）の間に設けられると共に、トレンチ（１４）の一辺に平行に延設されるコンタクト部（１３）とを有し、トレンチ（１４）と素子領域（１２）とコンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、四角形状の各トレンチ（１４）は、当該トレンチ（１４）の各辺のうち少なくとも一辺（１４ａ）がＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが繰り返される方向に延びる直線上に揃えられ、コンタクト部（１３）の両端のうちの一方の端部（１３ａ）がトレンチ（１４）の一辺（１４ａ）よりも内側に配置されているものにおいても、上記数１によって距離Ｌ［ｃｍ］を規定することができる。
【００１２】
さらに、ＩＧＢＴ領域（１０）は、第２導電型ウェル（２）を四角形状に囲うと共に、第２導電型ウェル（２）を貫通して第１導電型の層（３）に達するものであり、ＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが繰り返される方向に複数並べられ、内部にゲート構造が形成されたトレンチ（１４）と、隣り合う各トレンチ（１４）の間に設けられた素子領域（１２）と、隣り合う各トレンチ（１４）の間に設けられると共に、トレンチ（１４）の一辺に平行に延設されるコンタクト部（１３）とを有し、トレンチ（１４）と素子領域（１２）とコンタクト部（１３）とによってＩＧＢＴ素子が形成されていると共に、四角形状の各トレンチ（１４）は、当該トレンチ（１４）の各辺のうち少なくとも一辺（１４ａ）がＩＧＢＴ領域（１０）とＦＷＤ領域（２０）とが繰り返される方向に延びる直線上に揃えられ、コンタクト部（１３）の両端のうちの一方の端部（１３ａ）がトレンチ（１４）の一辺（１４ａ）から突出して配置されているものにおいても、上記数１によって距離Ｌ［ｃｍ］を規定することができる。
【００１３】
上記では、電流経路を細分化し、数１によって距離Ｌ［ｃｍ］を規定する場合について述べたが、電流経路の各場所における幅を平均化することによっても、距離Ｌ［ｃｍ］を規定することができる。
【００１４】
すなわち、ＩＧＢＴ領域（１０）のうちもっともＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）とＦＷＤ領域（２０）とを繋ぐ第２導電型ウェル（２）内の電流経路において、ＦＷＤ領域（２０）から第２導電型ウェル（２）内を通過してＩＧＢＴ領域（１０）のうちもっともＦＷＤ領域（２０）側に位置するコンタクト部（１３）の端部（１３ａ）までの最短の電流経路の距離をＬ［ｃｍ］、電流経路の平均の幅をＷ’［ｃｍ］、第２導電型ウェル（２）のシート抵抗をＲｓ［Ω］、リカバリ時のしきい値抵抗をＲｔｈ［Ω］としたとき、距離Ｌ［ｃｍ］が（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈの条件を満たすようにＩＧＢＴ領域（１０）およびＦＷＤ領域（２０）をレイアウトすることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型は本発明の第１導電型に対応し、Ｐ型は本発明の第２導電型に対応している。
【００１８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えばＦＷＤの機能を内蔵した電力用素子やダイオード内蔵型ＩＧＢＴに適用される。以下では、半導体装置として、ダイオード内蔵型ＩＧＢＴが設けられた半導体チップについて説明する。
【００１９】
図１は、本発明の第１実施形態に係る半導体チップ全体の平面レイアウト図である。図１では、半導体チップ１の表面側のレイアウト図が示されている。半導体チップ１は、例えばシリコンウェハに対して複数の半導体デバイスが形成されたものであり、シリコンウェハがダイシングされて個々のチップに分割形成されたものである。本実施形態では、半導体チップ１にＩＧＢＴ領域１０とＦＷＤ領域２０とが交互に繰り返し作り込まれている。なお、図１では各領域１０、２０は隣接して描かれているが、実際には各領域１０、２０は互いに離れて位置している。
【００２０】
また、半導体チップ１に複数のパッド３０が設けられている。パッド３０は、例えばＩＧＢＴ領域１０やＦＷＤ領域２０の各半導体デバイスを動作させるための信号入力用パッドとして機能するものである。
【００２１】
図２は、図１に示されるＡ部を拡大した平面レイアウト図であり、ＩＧＢＴ領域１０とＦＷＤ領域２０との境界部のうち端部を拡大した平面レイアウト図である。この図に示されるように、半導体チップ１を構成する半導体基板の表層部全体に配線部としてのＰ型ウェル２が設けられている。当該Ｐ型ウェル２は、エミッタ電位に接続された領域であり、ＩＧＢＴ、ＦＷＤと接している。
【００２２】
ＦＷＤ領域２０には、半導体チップ１の裏面側に設けられた図示しないＮ型のカソード層と、半導体チップ１の表面側に設けられた図示しないＰ型のアノード層とが備えられ、ＦＷＤが構成されている。本実施形態では、ＦＷＤ領域２０は四角形にレイアウトされている。
【００２３】
ＩＧＢＴ領域１０には、複数のＩＧＢＴ素子が形成されている。具体的には、Ｐ型ウェル２よりも深くトレンチ１１が一定間隔で設けられている。図１および図２に示されるように、各トレンチ１１はＩＧＢＴ領域１０およびＦＷＤ領域２０が交互に配置される方向に対して垂直方向に直線状に設けられている。そして、各トレンチ１１間に挟まれるように素子領域１２が配置されている。
【００２４】
図３は、図２に示されるＢ−Ｂ断面図である。この図に示されるように、半導体基板にＮ型層３が含まれており、このＮ型層３を含む半導体基板の表層部にＰ型ウェル２が形成されている。Ｎ型層３においてＰ型ウェル２の反対側にはＰ＋型層４が設けられている。
【００２５】
また、Ｐ型ウェル２を貫通してＮ型層３に達するようにトレンチ１１が設けられている。各トレンチ１１は、ＩＧＢＴ領域１０とＦＷＤ領域２０とが繰り返される方向に垂直な方向に直線状に延設され、ＩＧＢＴ領域１０とＦＷＤ領域２０とが繰り返される方向に複数並べられている。
【００２６】
各トレンチ１１内には図示しないゲート酸化膜、ゲート電極によるゲート構造が形成されており、素子領域１２には図示しないＰ型チャネル領域、Ｐ型ボディ領域、Ｎ型エミッタ領域等が設けられている。各素子領域１２は、各トレンチ１１の間に配置されている。また、トレンチ１１と素子領域１２とによってＩＧＢＴ素子が形成されていると共に、直線状に延設される各トレンチ１１は、当該トレンチ１１の両端のうち少なくとも一方の端部１１ａがトレンチ１１に垂直な直線上に揃えられている。
【００２７】
さらに、図３に示されるように、Ｐ型ウェル２の表層部であってトレンチ１１が延設される方向に平行にＰ＋型コンタクト部１３が延設されている。このＰ＋型コンタクト部１３は、トレンチ１１や素子領域１２と共にＩＧＢＴ素子の一部を構成するものであり、素子領域１２の端部１２ａからトレンチ１１の端部１１ａ側に突出している。すなわち、トレンチ１１と素子領域１２とＰ＋型コンタクト部１３とによってＩＧＢＴ素子が形成されている。なお、Ｐ＋型コンタクト部１３は、本発明のコンタクト部に相当する。
【００２８】
また、Ｐ＋型コンタクト部１３は、Ｐ型ウェル２の表層部に設けられたコンタクト領域であり、上部に図示しないメタル電極が形成されることで、当該メタル電極と半導体基板とが電気的に接続される部分である。本実施形態では、Ｐ＋型コンタクト部１３の両端のうちの一方の端部１３ａがトレンチ１１の端部１１ａよりも内側に配置されている。
【００２９】
このようなＩＧＢＴ領域１０のうちもっともＦＷＤ領域２０側にはトレンチ１１が配置されている。以上が、本実施形態に係る半導体チップ１の全体構成である。
【００３０】
次に、ＩＧＢＴ領域１０とＦＷＤ領域２０との位置関係について説明する。図１および図２に示される半導体チップ１のうちＦＷＤ素子のリカバリ時では、逆方向電流はＦＷＤ領域２０とＩＧＢＴ領域１０との間のＰ型ウェル２に流れ、ＩＧＢＴ素子が破壊されてしまうおそれがある。そこで、本実施形態では、ＩＧＢＴ領域１０とＦＷＤ領域２０との間にリカバリ時にＩＧＢＴ素子が破壊されない非干渉領域を設け、当該非干渉領域によってＦＷＤ素子のリカバリ時に流れる逆方向電流によってＩＧＢＴ素子が破壊されてしまうことを防止する。
【００３１】
具体的に、逆方向電流は、ＦＷＤ領域２０とＩＧＢＴ領域１０との間の最短距離を流れることとなる。すなわち、当該最短距離がＩＧＢＴ素子の破壊を免れる距離に相当することが望まれる。図２に示されるように、ＩＧＢＴ領域１０のうちもっともＦＷＤ領域２０側に位置するＰ＋型コンタクト部１３の端部１３ａとＦＷＤ領域２０とを接続するＰ型ウェル２内の経路において、ＦＷＤ領域２０からＰ型ウェル２内を通過してＩＧＢＴ領域１０のうちもっともＦＷＤ領域２０側に位置するＰ＋型コンタクト部１３の端部１３ａまでの最短の距離をＬとしたとき、距離Ｌは（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈの条件を満たすように決定される。
【００３２】
この場合、Ｌ［ｃｍ］およびＷ’［ｃｍ］は形状パラメータであり、ＦＷＤ領域２０からもっとも近いＰ＋型コンタクト部１３の端部１３ａまでの電流経路の長さおよび幅によって決まるパラメータである。Ｒｓ［Ω］は表面半導体層であるＰ型ウェル２の抵抗率と深さに依存したパラメータであり、Ｐ型ウェル２のシート抵抗である。
【００３３】
ここで、ＦＷＤ領域２０とＰ＋型コンタクト部１３の端部１３ａとの間の電流経路の幅は、電流経路の場所によって幅が異なるため、全経路の平均値をＷ’としている。また、シート抵抗Ｒｓは、半導体チップ１の製造においてＴＥＧ等により計測可能であり、シミュレーションによる算出も可能である。
【００３４】
そして、上記距離ＬがＩＧＢＴ領域１０とＦＷＤ領域２０との間の非干渉領域に相当する。上述のように、非干渉領域は、ＦＷＤ領域２０のダイオードのリカバリ時におけるＩＧＢＴ領域１０とＦＷＤ領域２０との干渉を防止するために必要な領域である。本実施形態では、上記のように距離Ｌを規定することで、ＦＷＤ素子のリカバリ時に逆方向電流によってＩＧＢＴ素子の破壊防止を図っている。
【００３５】
ＦＷＤ領域２０側のＰ＋型コンタクト部１３の端部１３ａとＦＷＤ領域２０との間におけるＰ型ウェル２に電流が流れる場合、電流はＰ型ウェル２よりも深く形成されたもっともＦＷＤ領域２０側のトレンチ１１の端部１１ａを迂回してＰ＋型コンタクト部１３の端部１３ａとＦＷＤ領域２０との間を流れることになる。
【００３６】
発明者らは、図１および図２に示される半導体チップ１を製造し、上記関係式においてＬ／Ｗ’＝８．５、シート抵抗Ｒｓ＝４．５ｋΩとして、半導体チップ１がリカバリ破壊しない具体的な距離Ｌを求めた。その結果を図４に示す。
【００３７】
図４は、距離Ｌと動作限界電流密度との相関関係を示した図である。この図４に示される動作限界電流密度とは、半導体チップ１をインバータとして動作させるに際し、必要な電流密度である。この動作限界電流密度が１を下回ると、半導体チップ１がインバータとして動作しないことを示す。
【００３８】
図４に示されるように、距離Ｌが７０μｍ以上の場合、動作限界電流密度が１となり、半導体チップ１がインバータとして正常に動作した。他方、Ｌ／Ｗ’＝１．３として半導体チップ１を製造した場合、リカバリ破壊耐量はＬ／Ｗ’＝８．５の場合の０．１２倍となった。すなわち、距離Ｌが５０μｍの場合、インバータとして動作する場合があるが、リカバリ破壊する場合もある。つまり、半導体チップ１にリカバリ破壊を起こさせずにインバータとして正常に動作させることができる距離Ｌは７０μｍ以上であると言える。
【００３９】
そして、このようなインバータの動作限界から半導体チップ１が破壊されない動作限界電流密度を用いてシート抵抗Ｒｓを逆算することにより、シート抵抗Ｒｔｈを例えば３３ｋΩとして取得することができる。これにより、距離Ｌは（Ｌ／Ｗ’）×Ｒｓ＞３３ｋΩの条件を満たすように決定することもできる。
【００４０】
上記のように規定される電流経路の距離Ｌは、ＦＷＤ領域２０とＰ＋型コンタクト部１３との間の電流経路の幅の平均値Ｗ’に基づいて規定されていたが、実際には電流経路の場所によっては当該電流経路の幅は一定ではない。すなわち、距離Ｌは幅が異なる複数の電流経路の合算の距離であると言える。
【００４１】
特に、各電流経路のうち、トレンチ１１に挟まれた電流経路は他の電流経路よりも幅が狭いため、シート抵抗Ｒｓが高い領域になっている。このようなことからも、電流経路の幅によってより詳細に距離Ｌを規定することも考えられる。
【００４２】
そこで、ＦＷＤ領域２０からＰ型ウェル２内を通過してＩＧＢＴ領域１０のうちもっともＦＷＤ領域２０側に位置するＰ＋型コンタクト部１３の端部１３ａまでの最短の電流経路の距離Ｌを、ｎ個の電流経路の各距離の和Ｌ１＋Ｌ２＋・・・＋Ｌｎとして表し、当該距離Ｌが、
【００４３】
【数４】
0005167741.tif 000003
の条件を満たすようにする。なお、ｎは整数である。
【００４４】
この場合、Ｗｋは各電流経路Ｌｋにおける経路の幅、Ｒｓｋは各電流経路Ｌｋのシート抵抗、Ｒｔｈは所望のリカバリ破壊耐量特性から決まるしきい値抵抗である。このしきい値抵抗Ｒｔｈは、上記と同様に、例えば３３ｋΩである。このように、電流経路を細かく分割し、各電流経路の幅に応じたシート抵抗Ｒｓｋを採用することにより、より詳細な距離Ｌを規定することができる。
【００４５】
以上説明したように、本実施形態では、ＩＧＢＴ領域１０のうちもっともＦＷＤ領域２０側のＰ＋型コンタクト部１３とＦＷＤ領域２０との間のＰ型ウェル２における経路の距離Ｌが（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈ、もしくは数４に示される条件を満たすようにＩＧＢＴ領域１０およびＦＷＤ領域２０の位置関係を規定する。
【００４６】
これにより、ＩＧＢＴ領域１０とＦＷＤ領域２０との各領域１０、２０の距離を実質的に小さくしたとしても、上記のように距離Ｌを規定することで、各領域１０、２０の干渉の防止、特にリカバリ破壊の低減を図ることができ、半導体デバイスの破壊を防止することができる。また、各領域１０、２０の距離を実質的に小さくすることができることから、半導体チップ１のチップサイズを小さくすることができる。
【００４７】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図５は、本発明の第２実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、ＩＧＢＴ領域１０には、四角形状にＰ型ウェル２を囲うと共に、Ｐ型ウェル２を貫通してＮ型層３に達するトレンチ１４が複数設けられている。このような複数のトレンチ１４は、ＩＧＢＴ領域１０とＦＷＤ領域２０とが交互に繰り返し配置される方向と同じ方向に複数並べられている。
【００４８】
また、隣り合う各トレンチ１４の間に素子領域１２が配置され、隣り合う各トレンチ１４の間にＰ＋型コンタクト部１３が設けられている。このＰ＋型コンタクト部１３はトレンチ１４の一辺に平行に延設されており、Ｎ型エミッタ領域等の終端である素子領域１２の端部１２ａから突出した形態となっている。そして、トレンチ１４と素子領域１２とＰ＋型コンタクト部１３とによってＩＧＢＴ素子が形成されている。
【００４９】
そして、四角形状の各トレンチ１４は、当該トレンチ１４の各辺のうち少なくとも一辺１４ａがＩＧＢＴ領域１０とＦＷＤ領域２０とが繰り返される方向に延びる直線上に揃えられている。このようなトレンチ１４の配置において、Ｐ＋型コンタクト部１３の両端のうちの一方の端部１３ａがトレンチ１４の一辺１４ａよりも内側に配置される。
【００５０】
他方、Ｐ型ウェル２のうちトレンチ１４に囲まれた領域は、フローティング領域１５となっている、このフローティング領域１５は、素子領域１２、ＦＷＤ領域２０と電気的に絶縁されている。このようなフローティング領域１５は、例えばホールの供給源として機能する。
【００５１】
この場合、ＩＧＢＴ領域１０のうちもっともＦＷＤ領域２０側に位置するＰ＋型コンタクト部１３の端部１３ａとＦＷＤ領域２０と間において、電流はトレンチ１４の一辺１４ａを迂回してＦＷＤ領域２０に流れることとなる。したがって、ＩＧＢＴ領域１０のうちもっともＦＷＤ領域２０側に位置するＰ＋型コンタクト部１３の端部１３ａからトレンチ１４の一辺１４ａを迂回してＰ型ウェル２内を通過してＦＷＤ領域２０に達するまでの最短の距離をＬとすることができる。
【００５２】
そして、距離Ｌが（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈの条件もしくは数４を満たすようにＩＧＢＴ領域１０とＦＷＤ領域２０とを配置することにより、ＩＧＢＴ領域１０とＦＷＤ領域２０との距離を実質的に小さくすることができ、かつ、ＩＧＢＴ領域１０とＦＷＤ領域２０との干渉を防止して半導体デバイスの破壊を防止することができる。
【００５３】
（第３実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。図６は、本発明の第３実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、本実施形態では、ＦＷＤ領域２０は、四角形状の角部が丸まったレイアウトをなしている。これにより、四角形の角部を丸くした分だけ距離Ｌを長くすることができる。
【００５４】
すなわち、ＦＷＤ領域２０の平面レイアウトの形状を変形させることによって、距離Ｌを大きくすることができ、かつ、ＩＧＢＴ領域１０とＦＷＤ領域２０との距離を実質的に小さくすることができる。これにより、半導体チップ１のチップサイズも小さくすることができる。
【００５５】
（第４実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。図７は、本発明の第４実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、本実施形態では、図５に示されるＦＷＤ領域２０の配置よりも、四角形にレイアウトされたＦＷＤ領域２０がＩＧＢＴ領域１０側に近づけられている。
【００５６】
さらに、四角形にレイアウトされたＦＷＤ領域２０の各辺のうちＩＧＢＴ領域１０とＦＷＤ領域２０とが交互に配置される方向に平行な辺２１が、トレンチ１４の一辺１４ａから素子領域１２側に遠ざけられて配置されている。これにより、Ｐ＋型コンタクト部１３とＦＷＤ領域２０との間の距離Ｌが確保されている。
【００５７】
以上説明したように、ＦＷＤ領域２０をよりＩＧＢＴ領域１０側に近づけるようにレイアウトしたとしても、距離Ｌが（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈもしくは数４の条件を満たすようにすることができる。これにより、半導体チップ１のサイズを小さくすることができる。
【００５８】
（第５実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。図８は、本発明の第５実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、本実施形態に係る半導体チップ１においては、図５に示されるものに対し、複数のＰ型コンタクト領域５がＰ型ウェル２の表層部に設けられている。
【００５９】
このＰ型コンタクト領域５は、上述したメタル電極に電気的に接続され、ＩＧＢＴ素子を保護するためのものである。このようなＰ型コンタクト領域５は、トレンチ１４の一辺１４ａにおいてＰ＋型コンタクト部１３の反対側に配置されている。
【００６０】
図８に示される場合、ＦＷＤ素子のリカバリ時では、逆方向電流はＦＷＤ領域２０にもっとも近いＰ型コンタクト領域５に流れることとなる。したがって、複数のＰ型コンタクト領域５のうちもっともＦＷＤ領域２０側のものとＦＷＤ領域２０との間の経路が最短距離Ｌとなり、当該距離Ｌが（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈの条件もしくは数４を満たすようにＰ型コンタクト領域５またはＦＷＤ領域２０が配置される。
【００６１】
以上説明したように、ＩＧＢＴ素子を保護するためのＰ型コンタクト領域５が設けられており、ＩＧＢＴ領域１０のＰ＋型コンタクト部１３よりもＰ型コンタクト領域５がＦＷＤ領域２０に近い場合、当該Ｐ型コンタクト領域５とＦＷＤ領域２０との間で距離Ｌを規定することにより、ＦＷＤ素子のリカバリ時における逆方向電流がＩＧＢＴ素子を破壊しないようにすることができる。
【００６２】
（第６実施形態）
本実施形態では、第５実施形態と異なる部分についてのみ説明する。図９は、本発明の第６実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、図６に示される場合と同様に、四角形にレイアウトされたＦＷＤ領域２０の角部が丸くされている。
【００６３】
このように、ＦＷＤ領域２０のレイアウトの設計によって、ＦＷＤ領域２０とＰ型コンタクト領域５との間の最短距離Ｌをより長くすることができる。また、ＦＷＤ領域２０とＩＧＢＴ領域１０との距離を実質的に小さくしても、最短距離Ｌが（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈもしくは数４の条件を満たすようにＦＷＤ領域２０およびＩＧＢＴ領域１０を配置することができる。
【００６４】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１０は、本発明の第７実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、ＩＧＢＴ領域１０は、当該ＩＧＢＴ領域１０の周囲にＰ型ウェル２よりも深く形成されたトレンチ１６によってＰ型ウェル２から分離されている。また、上述のように、Ｐ型ウェル２にはＰ型コンタクト領域５が形成されている。
【００６５】
このトレンチ１６によって、ＦＷＤ領域２０とＰ＋型コンタクト部１３との間の電流経路が遮断される。これにより、これにより、Ｐ＋型コンタクト部１３は、ＦＷＤ領域２０から十分離されたものと同じ効果が得られる。
【００６６】
この場合、Ｐ型ウェル２に流れる電流は、ＦＷＤ領域２０とＰ型コンタクト領域５との間に流れる。すなわち、ＩＧＢＴ領域１０を囲むトレンチ１６は、ＦＷＤ領域２０とＰ型コンタクト領域５とを十分に離す役割を果たしている。したがって、ＦＷＤ領域２０とＰ型コンタクト領域５との間を結ぶ電流経路の距離が最短距離Ｌとなり、当該距離ＬがＦＷＤ領域２０とＰ型コンタクト領域５とが干渉を起こさない距離となる。
【００６７】
以上説明したように、ＩＧＢＴ領域１０をトレンチ１６で囲んだ場合、ＦＷＤ素子のリカバリ時における逆方向電流がＰ型コンタクト領域５に影響を及ぼさないように距離Ｌを規定することができ、リカバリ時における素子破壊を防止することができる。
【００６８】
（第８実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１１は、本発明の第８実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、ＩＧＢＴ素子を保護するためのＰ型コンタクト領域５がＰ型ウェル２に複数形成されており、これら複数のＰ型コンタクト領域５がＰ型ウェル２よりも深く形成されたトレンチ１７に囲まれている。これにより、Ｐ型コンタクト領域５は、ＦＷＤ領域２０から十分離されたものと同じ効果が得られる。
【００６９】
したがって、本実施形態の場合、上記第２実施形態と同様に、ＦＷＤ領域２０とＰ＋型コンタクト部１３との間に逆方向電流が流れ、当該経路の距離がＬとされる。
【００７０】
以上のように、Ｐ型コンタクト領域５がトレンチ１７に囲まれた形態になっていても、ＦＷＤ領域２０とＰ＋型コンタクト部１３との間の距離Ｌを規定することにより、リカバリ時における素子破壊を防止することができる。
【００７１】
（第９実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。図１２は、本発明の第９実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、トレンチ１４に挟まれた素子領域１２とＰ＋型コンタクト部１３とが、トレンチ１４の一辺１４ａから遠ざかるように配置されている。これにより、ＦＷＤ領域２０とＰ＋型コンタクト部１３との距離Ｌを大きくとることができる。
【００７２】
以上のように、ＦＷＤ領域２０の配置場所を変更するのではなく、ＩＧＢＴ領域１０内において、Ｐ＋型コンタクト部１３および素子領域１２の配置位置を変更することによっても、ＦＷＤ領域２０とＰ＋型コンタクト部１３との間の最短距離Ｌが（Ｌ／Ｗ’）×Ｒｓ＞Ｒｔｈもしくは数４の条件を満たすようにすることができる。
【００７３】
（第１０実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１３は、本発明の第１０実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、ＦＷＤ領域２０からＩＧＢＴ領域１０内のうちＦＷＤ領域２０側の３カ所の各Ｐ＋型コンタクト部１３までの各距離Ｌがすべて同じになっている。
【００７４】
これにより、ＦＷＤ領域２０と各Ｐ＋型コンタクト部１３との間に流れる電流の経路を３つに分離することができるので、電流密度を分散させることができ、ＩＧＢＴ素子の破壊を防止することができる。この場合、ＩＧＢＴ領域１０の面積を大きくすることもできる。
【００７５】
なお、ＦＷＤ領域２０と各Ｐ＋型コンタクト部１３との各距離Ｌは３カ所に限らず、２カ所や４カ所以上になっても構わない。
【００７６】
（第１１実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。図１４は、本発明の第１１実施形態に係る半導体チップ１において図１に示されるＡ部を拡大した平面レイアウト図である。この図に示されるように、各トレンチ１４の間に挟まれた素子領域１２およびＰ＋型コンタクト部１３のうち、Ｐ＋型コンタクト部１３がトレンチ１４の一辺１４ａから突出して設けられている。
【００７７】
この場合であっても、各Ｐ＋型コンタクト部１３のうちもっともＦＷＤ領域２０側のものとＦＷＤ領域２０との間の距離Ｌを規定することができる。
【００７８】
（他の実施形態）
第３実施形態の図６で示されたＦＷＤ領域２０のレイアウトを第１実施形態で示された図２に適用することもできる。このように、各実施形態を他の実施形態に適用することもできる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態に係る半導体チップ全体の平面レイアウト図である。
【図２】図１に示されるＡ部を拡大した平面レイアウト図である。
【図３】図２に示されるＢ−Ｂ断面図である。
【図４】距離Ｌと動作限界電流密度との相関関係を示した図である。
【図５】本発明の第２実施形態に係る半導体チップにおいて、図１に示されるＡ部を拡大した平面レイアウト図である。
【図６】本発明の第３実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【図７】本発明の第４実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【図８】本発明の第５実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【図９】本発明の第６実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【図１０】本発明の第７実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【図１１】本発明の第８実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【図１２】本発明の第９実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【図１３】本発明の第１０実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【図１４】本発明の第１１実施形態に係る半導体チップにおいて図１に示されるＡ部を拡大した平面レイアウト図である。
【符号の説明】
【００８０】
１…半導体チップ、２…Ｐ型ウェル、３…Ｎ型層、１１…トレンチ、１１ａ…トレンチの端部、１２…素子領域、１３…コンタクト部、１３ａ…コンタクト部の端部、１４…トレンチ、１４ａ…トレンチの一辺、１０…ＩＧＢＴ領域、２０…ＦＷＤ領域。
【図１】
0005167741.tif 000007
【図２】
0005167741.tif 000008
【図３】
0005167741.tif 000009
【図４】
0005167741.tif 000010
【図５】
0005167741.tif 000011
【図６】
0005167741.tif 000012
【図７】
0005167741.tif 000013
【図８】
0005167741.tif 000014
【図９】
0005167741.tif 000015
【図１０】
0005167741.tif 000016
【図１１】
0005167741.tif 000017
【図１２】
0005167741.tif 000018
【図１３】
0005167741.tif 000019
【図１４】
0005167741.tif 000020