(57)【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを有する半導体装置であって、
前記ＭＩＳＦＥＴのソース／ドレイン上部の少なくとも一部を覆うとともにゲート電極の高さより膜厚が薄い第１の膜と、
前記第１の膜の上に配された第２の膜と、
を有し、
前記第１の膜と前記第２の膜は、圧縮応力を有する応力具有膜であり、
前記第１の膜の圧縮応力は、前記第２の膜の圧縮応力より小さく、
前記第１の膜は、シリコン窒化膜であり、
前記第１の膜は、水素を含み、
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項２】
ＭＩＳＦＥＴを有する半導体装置であって、
前記ＭＩＳＦＥＴのソース／ドレイン上部の少なくとも一部を覆うとともにゲート電極の高さより膜厚が薄い第１の膜と、
前記第１の膜の上に配された第２の膜と、
を有し、
前記第１の膜は、応力を有さず、
前記第２の膜は、圧縮応力を有する応力具有膜であり、
前記第１の膜は、シリコン窒化膜であり、
前記第１の膜は、水素を含み、
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項３】
前記第２の膜は、シリコン窒化膜であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第２の膜は、水素を含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
ＭＩＳＦＥＴを有する半導体装置であって、
前記ＭＩＳＦＥＴのソース／ドレイン上部の少なくとも一部を覆うとともにゲート電極の高さより膜厚が薄い第１の膜と、
前記第１の膜の上に配された第２の膜と、
を有し、
前記第１の膜と前記第２の膜は、水素を含むシリコン窒化膜であり、
前記第１の膜は、前記第２の膜より、シリコン原子と水素原子の結合の濃度に対する窒素原子と水素原子の結合の濃度の比が高く、
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項６】
前記第１の膜の厚さは、５ｎｍ以上であることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記第１の膜の厚さは、１０ｎｍ以上であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１の膜と前記ソース／ドレインの界面に金属シリサイド膜を有することを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
少なくとも前記ゲート電極上部において前記第１の膜と前記第２の膜が除去されていることを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
【請求項１０】
前記ゲート電極の両側に配されるとともに前記ゲート電極よりも低いゲート側壁を備えることを特徴とする請求項１乃至９のいずれか一に記載の半導体装置。
【請求項１１】
前記ゲート電極の両側に配されるとともに断面形状がＬ字型に形成されたゲート側壁を備えることを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記ソース／ドレインは、前記ゲート電極下のゲート絶縁膜よりも低く掘り込まれていることを特徴とする請求項１乃至１１のいずれか一に記載の半導体装置。
【請求項１３】
前記ソース／ドレインの周囲に形成されるとともに前記ソース／ドレインの上面よりも低く掘り込まれた素子分離領域と、
前記ソース／ドレインの側面に形成された拡散層側壁と、
を備えることを特徴とする請求項１乃至１２のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００６−１５９７７９号（平成１８年６月８日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体装置に関し、特に、チャネル領域に圧縮歪みが加えられたｐチャネル型ＭＩＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴い、ＬＳＩに要求される処理能力はますます高いものになっており、トランジスタの高速化が図られている。従来、この高速化は主として構造の微細化によって進められてきたが、リソグラフィ技術の限界によりゲート長を短くすることが、物理的な要因からゲート絶縁膜の薄膜化が困難になっている。【０００３】
このため、微細化以外の新しい高性能化技術が必要となっている。そのような技術として、応力を加えることによってチャネルを歪ませて移動度を向上させる方法（ピエゾ抵抗効果）が挙げられる。チャネルと平行（水平）な方向に引張（圧縮）応力を加えて歪ませた場合、電子の移動度は向上（劣化）し、正孔の移動度は劣化（向上）することが知られている。この現象を利用してＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）の高性能化を図る技術がいくつか開示されている（例えば、特許文献１、２参照）。【０００４】
特許文献１には、コンタクトホール開口の際のストッパー膜としてシリコン窒化膜を用い、このシリコン窒化膜に強い引張応力を持たせることでチャネルを歪ませて電子の移動度を向上させてｎチャネル型ＭＩＳＦＥＴ（以下、ｎＭＩＳＦＥＴと記す）の性能を向上させることが開示されている。【０００５】
また、特許文献２には、ｎＭＩＳＦＥＴに引張応力を有するシリコン窒化膜を覆い、ｐチャネル型ＭＩＳＦＥＴ（以下、ｐＭＩＳＦＥＴと記す）に圧縮応力を有するシリコン窒化膜を覆うことで、両キャリアの移動度を向上させてｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴ両方の性能を向上させることが開示されている。【０００６】
【特許文献１】特開２００２−１９８３６８号公報
【特許文献２】特開２００３−８６７０８号公報
【非特許文献１】「ジャーナルベイキャンシーサイエンステクノロジー（J. Vac. Sci. Technol.）」、（米国）、１９９８年、Ａ１６（４）、ｐ.２００３
【非特許文献２】「ジャーナルベイキャンシーサイエンステクノロジー（J. Vac. Sci. Technol.）」、（米国）、１９９９年、Ａ１７（５）、ｐ.２６１２
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に見られるように、強い圧縮応力を有するシリコン窒化膜をそのまま応力膜として使用した場合は、ＬＳＩの製造上、致命的な問題を引き起こすだけでなく、チャネルに強い応力を加えることも困難である。以下、その理由について説明する。【０００８】
図２４に、金属シリサイド膜上に成膜した強い圧縮応力を有するシリコン窒化膜の光学顕微鏡による平面観察像を示す。発明者らの実験によると、ヒ素ドープシリコン上に形成された金属シリサイド膜上に強い圧縮応力を有するシリコン窒化膜を成膜した場合、多数の気泡（白い雲ないし星のような部分）が観察された（図２４（Ａ）、（Ｂ）、（Ｃ）の上から４段目参照）。このような気泡は、ノンドープシリコン上またはボロンドープシリコン上に形成された金属シリサイド膜上に強い圧縮応力を有するシリコン窒化膜を成膜した場合でも、数は少ないが観察された（図２４（ｃ）の上から２段目、３段目参照）。なお、引張応力を有するシリコン窒化膜や、応力が弱いシリコン窒化膜ではこのような現象は確認されなかった。【０００９】
図２５に、シリコン窒化膜の気泡部の断面ＳＥＭ観察像を示す。気泡は、強い圧縮応力を有するシリコン窒化膜と金属シリサイド膜界面の部分的な剥がれ部であることが確認できた。【００１０】
この現象は、発明者らの知見によると、次のように説明できる。強い圧縮応力を有するシリコン窒化膜は、金属シリサイド膜から剥がれることによって体積を増やし、応力を開放しようとする。一方、引張応力を有するシリコン窒化膜や、応力の弱いシリコン窒化膜はこのような応力起因の剥がれは生じない。シリコン窒化膜の気泡は、ＬＳＩ製造工程のひとつであるＣＭＰ（ケミカル・メカニカル・ポリッシング）で、膜全体の剥がれを引き起こす可能性がある。【００１１】
シリコン窒化膜が剥がれた場合、そのロットは廃棄となるだけでなく、剥がれた膜は塵となり、他のロットの歩留まりを低下させるおそれがある。また、完全に膜が剥がれなくても、部分的な膜剥がれ（気泡）は、チャネルに印加される応力を低下させ、ＭＩＳＦＥＴの特性を劣化させてしまうおそれがある。【００１２】
ここで、従来と同じ製法で、強い圧縮応力を有するストレス窒化膜を用いてｐＭＩＳＦＥＴを作製した場合の問題点について図面を用いて説明する。図２６、図２７は、従来例に係る半導体装置の製造方法を模式的に示した工程断面図である。まず、シリコン基板１０１に素子分離領域１０２を形成後、ゲート絶縁膜、ゲート電極膜を成膜し、その後、パターニングして、ゲート絶縁膜１０３とゲート電極１０４を形成する。次に、ゲート電極１０４をマスクにして、シリコン基板１０１にボロンをイオン注入し、ソース／ドレイン拡張領域１０５を形成する（図２６（Ａ）参照）。次に、この上にＣＶＤ法でシリコン酸化膜１０６を成膜し（図２６（Ｂ）参照）、エッチバックにより、ゲート側壁１０７を形成する（図２６（Ｃ）参照）。その後、ゲート電極１０４とゲート側壁１０７をマスクとして、ボロンをソース／ドレイン領域１０５にイオン注入し、熱処理によってボロンを活性化させ、ソース／ドレイン１０８を形成する（図２７（Ａ）参照）。次に、ニッケルをスパッタして熱処理を行い、ソース／ドレイン１０８上面部でシリサイド化反応を起こさせ、ニッケルシリサイド１０９を形成する（図２７（Ｂ）参照）。なお、余剰のニッケルはウェットエッチングなどで除去する。次に、強い圧縮応力を有するシリコン窒化膜１１０をｐＭＩＳＦＥＴ上に成膜する（図２７（Ｃ）参照）。【００１３】
しかしながら、ニッケルシリサイド１０９と強い圧縮応力を有するシリコン窒化膜１１０の密着性が低いため、部分的な剥がれ部１１１を生じ、チャネルへの応力印加は十分でない。従って、十分なｐＭＩＳＦＥＴの性能を達成できない。それだけでなく、後工程で強い圧縮応力を有するシリコン窒化膜１１０が大面積で剥がれ、ＬＳＩ製造が完了できない場合さえある。【００１４】
本発明の主な課題は、強い圧縮応力を有するシリコン窒化膜の下地との密着性を向上させ、剥がれにくく、かつ、強い応力をチャネルに印加させることで、ＭＩＳＦＥＴの特性を向上させることである。
【課題を解決するための手段】
【００１６】
本発明の第１の視点においては、ＭＩＳＦＥＴを有する半導体装置であって、前記ＭＩＳＦＥＴのソース／ドレイン上部の少なくとも一部を覆うとともにゲート電極の高さより膜厚が薄い第１の膜と、前記第１の膜の上に配された第２の膜と、を有し、前記第１の膜と前記第２の膜は、圧縮応力を有する応力具有膜であり、前記第１の膜の圧縮応力は、前記第２の膜の圧縮応力より小さく、前記第１の膜は、シリコン窒化膜であり、前記第１の膜は、水素を含み、前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする。
【００１７】
本発明の第２の視点においては、ＭＩＳＦＥＴを有する半導体装置であって、前記ＭＩＳＦＥＴのソース／ドレイン上部の少なくとも一部を覆うとともにゲート電極の高さより膜厚が薄い第１の膜と、前記第１の膜の上に配された第２の膜と、を有し、前記第１の膜は、応力を有さず、前記第２の膜は、圧縮応力を有する応力具有膜であり、前記第１の膜は、シリコン窒化膜であり、前記第１の膜は、水素を含み、前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする。
【００１９】
本発明の第３の視点においては、ＭＩＳＦＥＴを有する半導体装置であって、前記ＭＩＳＦＥＴのソース／ドレイン上部の少なくとも一部を覆うとともにゲート電極の高さより膜厚が薄い第１の膜と、前記第１の膜の上に配された第２の膜と、を有し、前記第１の膜と前記第２の膜は、水素を含むシリコン窒化膜であり、前記第１の膜は、前記第２の膜より、シリコン原子と水素原子の結合の濃度に対する窒素原子と水素原子の結合の濃度の比が高く、前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、下地と強い圧縮応力を有するシリコン窒化膜の密着性が向上するため、ＬＳＩ製造工程で膜全体が剥がれることがなくなり、ロット廃棄やラインの歩留まり低下の問題がなくなる。また、チャネルに印加される応力が強化されるので、ＭＩＳＦＥＴの特性も向上する。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図２】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図３】強い圧縮応力を有するシリコン窒化膜のうち、ゲート電極上部、ゲート電極側面部、ソース／ドレイン上部、のそれぞれの部分がチャネルに及ぼす応力の値を示したグラフである。
【図４】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図５】ゲート側壁の幅とチャネル応力の大きさの関係を計算したシミュレーション結果である。
【図６】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図７】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【図８】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。
【図９】本発明の実施形態５に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図１０】本発明の実施形態５に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【図１１】本発明の実施形態６に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図１２】本発明の実施形態６に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【図１３】本発明の実施形態６に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。
【図１４】本発明の実施形態７に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図１５】本発明の実施形態７に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【図１６】本発明の実施形態７に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。
【図１７】本発明の実施形態８に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図１８】本発明の実施形態８に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【図１９】本発明の実施形態８に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。
【図２０】本発明の実施例および比較例に係る試料の構造を模式的に示した部分断面図である。
【図２１】金属シリサイド上の強い圧縮応力を有するシリコン窒化膜の碁盤目テープ試験結果を示した表である。
【図２２】本発明の実施例および比較例に係る試料の各構造のｐＭＩＳＦＥＴのオン電流の違いを示すグラフである。
【図２３】２ＧＰａの応力を有するシリコン窒化膜をＭＩＳＦＥＴ上に成膜した場合の、チャネルの応力の大きさを計算したシミュレーション結果である。
【図２４】金属シリサイド膜上に成膜した強い圧縮応力を有するシリコン窒化膜の光学顕微鏡による平面観察像である。
【図２５】シリコン窒化膜の気泡部の断面ＳＥＭ観察像である。
【図２６】従来例に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図２７】従来例に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【符号の説明】
【００２２】
１、１０１  シリコン基板
２、１０２  素子分離領域
３、１０３  ゲート絶縁膜
４、１０４  ゲート電極
５、１０５  ソース／ドレイン拡張領域
６、１０６  シリコン酸化膜
７、１０７  ゲート側壁
７´  拡散層側壁
８、１０８  ソース／ドレイン
９、１０９  ニッケルシリサイド
１０、１１０  強い圧縮応力を有するシリコン窒化膜
１２  弱い圧縮応力を有するシリコン窒化膜
１３  小さいゲート側壁
１４  シリコン酸化膜
１５  シリコン窒化膜
１６  ゲート側壁
１７  ゲート側壁
１８  リセス部
１９  リセス部
２０  Ｎウェル
２１  Ｐウェル
２２  引張応力を有するシリコン窒化膜
２３  シリコン酸化膜
２４、２５、２６、２７、２８  フォトレジスト膜
１１１  部分的な剥がれ部
【発明を実施するための最良の形態】
【００２３】
第１、２の視点において、前記第２の膜は、シリコン窒化膜であることが好ましい。
第１、２の視点において、前記第２の膜は、水素を含むことができる。
第１〜３の視点において、前記第１の膜の厚さは、５ｎｍ以上であることが好ましい。
各視点において、前記第１の膜の厚さは、１０ｎｍ以上であることが好ましい。
各視点において、前記第１の膜と前記ソース／ドレインの界面に金属シリサイド膜を有することが好ましい。
各視点において、少なくとも前記ゲート電極上部において前記第１の膜と前記第２の膜が除去されていることが好ましい。
各視点において、前記ゲート電極の両側に配されるとともに前記ゲート電極よりも低いゲート側壁を備えることが好ましい。
各視点において、前記ゲート電極の両側に配されるとともに断面形状がＬ字型に形成されたゲート側壁を備えることが好ましい。
各視点において、前記ソース／ドレインは、前記ゲート電極下のゲート絶縁膜よりも低く掘り込まれていることが好ましい。
各視点において、前記ソース／ドレインの周囲に形成されるとともに前記ソース／ドレインの上面よりも低く掘り込まれた素子分離領域と、前記ソース／ドレインの側面に形成された拡散層側壁とを備えることが好ましい。
【００２４】
図１（Ｃ）を参照すると、この半導体装置は、シリコン基板１上のＭＩＳＦＥＴが形成される素子形成領域間の溝に絶縁物が埋め込まれた素子分離領域２が形成されている。素子形成領域では、チャネル上にゲート絶縁膜３を介してゲート電極４が形成されており、ゲート電極４の側壁にはシリコン酸化膜よりなるゲート側壁７が形成されており、チャネルの両側であってゲート側壁７の下においてシリコン基板１にボロンが注入されたソース／ドレイン拡張領域５が形成されており、ソース／ドレイン拡張領域５の外側にはソース／ドレイン拡張領域５よりも深くなるようにシリコン基板１にボロンが注入されたソース／ドレイン８が形成されている。ゲート側壁７と素子分離領域２の間の領域のソース／ドレイン８表面には、ニッケルシリサイド９が形成されている。素子分離領域２、ニッケルシリサイド９、ゲート側壁７、及びゲート電極４を含む基板の表面には、ゲート電極４の高さより膜厚が薄く、かつ、シリコン窒化膜１０よりも弱い（小さい）圧縮応力を有するシリコン窒化膜１２が形成されている。シリコン窒化膜１２の圧縮応力は、−２．２ＧＰａよりも小さくすることが好ましい。シリコン窒化膜１２の表面には、シリコン窒化膜１２よりも強い（大きい）圧縮応力を有するシリコン窒化膜１０（応力具有膜）が形成されている。【００２５】
次に、実施形態１に係る半導体装置の製造方法について説明する。【００２６】
まず、従来例（図２６（Ａ）〜（Ｃ）、図２７（Ａ）参照）と同様な方法で、Ｎ型のシリコン基板１に素子分離領域２を形成し、その後、ゲート絶縁膜、ゲート電極膜を成膜し、その後、パターニングしてゲート絶縁膜３とゲート電極４を形成し、その後、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース／ドレイン拡張領域５を形成し、その後、基板全面にＣＶＤ法でゲート側壁７用のシリコン酸化膜を成長し、その後、エッチバックによりゲート側壁７を形成し、その後、ゲート電極４とゲート側壁７をマスクとして、ボロンをソース／ドレイン領域にイオン注入し、熱処理によってボロンを活性化させ、ソース／ドレイン８を形成し、その後、ニッケルをスパッタして熱処理を行い、ソース／ドレイン８上面部でシリサイド化反応を起こさせ、ニッケルシリサイド９を形成する（図１（Ａ）参照）。なお、余剰のニッケルはウェットエッチングなどで除去する。【００２７】
次に、密着層として、ゲート電極４の高さより膜厚が薄く、かつ、弱い圧縮応力を有するシリコン窒化膜１２を成膜する（図１（Ｂ）参照）。次に、強い圧縮応力を有するシリコン窒化膜１０をｐＭＩＳＦＥＴ上に成膜する（図１（Ｃ）参照）。この後、コンタクトプラグ、配線層などの形成が行われることになる。【００２８】
ここで、シリコン窒化膜１０およびシリコン窒化膜１２について説明する。シリコン窒化膜の応力には、シリコンと窒素の組成比、および水素の含有量やその結合状態が影響している。例えば、非特許文献１によれば、シリコン窒化膜の窒素の組成比を高めると圧縮応力は減少する。また、非特許文献２によれば、シリコン窒化膜中の（Ｎ−Ｈ結合の数）÷（Ｓｉ−Ｈ結合の数）の比を高めると圧縮応力は減少する。【００２９】
従って、弱い圧縮応力を有するシリコン窒化膜１２を成膜するためには、窒素の組成比を上げればよい。あるいは、膜中の（Ｎ−Ｈ結合の数）÷（Ｓｉ−Ｈ結合の数）の比を上げればよい。なお、密着層として、シリコン窒化膜１２の代わりにシリコン酸化膜を用いてもよい。この場合は、５ｎｍ以上膜厚があった方が効果がある。望ましくは、オン電流向上のために１０ｎｍ以上あった方がよい。【００３０】
密着層の存在は、ＳＩＭＳなどの深さ方向の元素分析でも確認できるが、簡便には、密着層と圧縮応力を有する窒化膜の薬液に対するウェットエッチングレートの差を利用することで観察可能である。例えば、非特許文献１によれば、シリコン窒化膜は、圧縮応力を小さくすると、バッファード弗酸に対するウェットエッチングレートが高くなる。従って、実施形態１のｐＭＩＳＦＥＴの断面試料をバッファード弗酸でウェットエッチング後、ＳＥＭで観察すれば密着層の存在を確認することが可能である。【００３１】
実施形態１によれば、強い圧縮応力を有するシリコン窒化膜１０の下に密着層となるシリコン窒化膜１２が存在するため、密着性が向上し、ＬＳＩ製造工程で膜全体が剥がれが起きなくなる。これにより、ＬＳＩ製造を問題なく完了でき、ロット廃棄やラインの歩留まり低下の問題がなくなる。また、チャネルへの応力の印加が十分行われるため、高いｐＭＩＳＦＥＴ性能を実現できる。【００３２】
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図２は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程断面図である。【００３３】
実施形態２に係る半導体装置は、実施形態１に係る半導体装置におけるゲート電極（図１の４）上部の強い圧縮応力を有するシリコン窒化膜１０と、弱い圧縮応力を有するシリコン窒化膜１２を除去したものである（図２（Ｃ）参照）。その他の構成は、実施形態１と同様である。【００３４】
次に、実施形態２に係る半導体装置の製造方法について説明する。【００３５】
実施形態１に係る半導体装置の製造方法と同様な方法により、実施形態１に係る半導体装置と同様な半導体装置を製造する（図２（Ａ）参照）。次に、シリコン窒化膜１０の表面にフォトレジスト膜２８を塗布し、フォトリソグラフィ技術を使って、ゲート電極４の上部のフォトレジスト膜２８を開口する（図２（Ｂ）参照）。次に、異方性ドライエッチングにより、フォトレジスト膜２８をマスクとして、強い圧縮応力を有するシリコン窒化膜１０と、弱い圧縮応力を有するシリコン窒化膜１２を除去する（図２（Ｃ）参照）。その後、フォトレジスト膜２８も取り除く。この後、コンタクトプラグ、配線層などの形成が行われることになる。【００３６】
実施形態２によれば、強い圧縮応力を有するシリコン窒化膜１０の下に密着層となるシリコン窒化膜１２が存在するため、密着性が向上し、剥がれは起きなくなる。これにより、ＬＳＩ製造を問題なく完了できるだけでなく、チャネルへの応力の印加が十分行われるため、高いｐＭＩＳＦＥＴ性能を実現できる。【００３７】
また、ゲート電極上部の強い圧縮応力を有するシリコン窒化膜が除去された分、チャネル応力は、実施形態１の構造より強くなる。この原理を説明する。【００３８】
図３に、強い圧縮応力を有するシリコン窒化膜（図２の１０）のうち、ゲート電極（図２の４）上部、ゲート電極（図２の４）側面部、ソース／ドレイン（図２の８）上部、のそれぞれの部分がチャネルに及ぼす応力の値を示す。ゲート電極上部は、むしろチャネル応力を弱める方向へ働いてしまう。従って、この部分が除去されれば、その分チャネル応力は強まるのである。【００３９】
（実施形態３）
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図４は、本発明の実施形態３に係る半導体装置の製造方法を模式的に示した工程断面図である。【００４０】
実施形態３に係る半導体装置は、実施形態１に係る半導体装置におけるゲート側壁（図１の７）を小さい（ゲート電極４よりも低い）ゲート側壁１３に形成したものである（図４（Ｄ）参照）。その他の構成は、実施形態１と同様である。【００４１】
次に、実施形態３に係る半導体装置の製造方法について説明する。【００４２】
まず、従来例（図２６（Ａ）〜（Ｃ）、図２７（Ａ）参照）と同様な方法で、Ｎ型のシリコン基板１に素子分離領域２を形成し、その後、ゲート絶縁膜、ゲート電極膜を成膜し、その後、パターニングしてゲート絶縁膜３とゲート電極４を形成し、その後、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース／ドレイン拡張領域５を形成し、その後、基板全面にＣＶＤ法でゲート側壁７用のシリコン酸化膜を成長し、その後、エッチバックによりゲート側壁７を形成し、その後、ゲート電極４とゲート側壁７をマスクとして、ボロンをソース／ドレイン領域にイオン注入し、熱処理によってボロンを活性化させ、ソース／ドレイン８を形成し、その後、ニッケルをスパッタして熱処理を行い、ソース／ドレイン８上面部でシリサイド化反応を起こさせ、ニッケルシリサイド９を形成する（図４（Ａ）参照）。なお、余剰のニッケルはウェットエッチングなどで除去する。【００４３】
次に、等方性のドライエッチングでゲート側壁７をエッチングし、小さいゲート側壁１３を形成する（図４（Ｂ）参照）。なお、この場合、完全にゲート側壁７を除去しても構わない。共通コンタクト技術を用いる場合は、ゲート側壁を残した方が好ましいが、共通コンタクト技術を用いない場合は必ずしも必要はない。【００４４】
次に、密着層として、ゲート電極の高さより膜厚が薄く、かつ、弱い圧縮応力を有するシリコン窒化膜１２を成膜する（図４（Ｃ）参照）。なお、密着層としてシリコン窒化膜１２の代わりにシリコン酸化膜を用いてもよい。この場合は、５ｎｍ以上膜厚があった方が効果がある。望ましくは、オン電流向上のために１０ｎｍ以上あった方がよい。【００４５】
次に、強い圧縮応力を有するシリコン窒化膜１０をｐＭＩＳＦＥＴ上に成膜する（図４（Ｄ）参照）。この後、コンタクトプラグ、配線層などの形成が行われることになる。【００４６】
実施形態３によれば、強い圧縮応力を有するシリコン窒化膜１０の下に密着層が存在するため、密着性が向上し、剥がれは起きなくなる。これにより、ＬＳＩ製造を問題なく完了できるだけでなく、チャネルへの応力の印加が十分行われるため、高いｐＭＩＳＦＥＴ性能を実現できる。【００４７】
また、ゲート側壁が小さくなった分、強い圧縮応力を有するシリコン窒化膜１０とチャネルの距離が縮まるため、チャネル応力は、実施形態１の構造より強くなる。この原理を説明する。【００４８】
図５は、ゲート側壁の幅とチャネル応力の大きさの関係を計算したシミュレーション結果である。ゲート側壁の幅を６０ｎｍから３０ｎｍに小さくすることにより、チャネル応力は７７％増加することが分かる。【００４９】
（実施形態４）
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図６〜図８は、本発明の実施形態４に係る半導体装置の製造方法を模式的に示した工程断面図である。【００５０】
実施形態４に係る半導体装置は、実施形態１に係る半導体装置におけるゲート側壁７を薄い（断面形状がＬ字型の）ゲート側壁１６に形成したものである（図８（Ｂ）参照）。その他の構成は、実施形態１と同様である。【００５１】
次に、実施形態４に係る半導体装置の製造方法について説明する。【００５２】
まず、従来例（図２６（Ａ）参照）と同様な方法で、Ｎ型のシリコン基板１に素子分離領域２を形成し、その後、ゲート絶縁膜、ゲート電極膜を成膜し、その後、パターニングしてゲート絶縁膜３とゲート電極４を形成し、その後、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース／ドレイン拡張領域５を形成する（図６（Ａ）参照）。【００５３】
次に、基板全面にＣＶＤ法でシリコン酸化膜１４、シリコン窒化膜１５、の順に成膜する（図６（Ｂ）参照）。次に、エッチバックにより、ゲート側壁１６、１７を形成する（図６（Ｃ）参照）。【００５４】
次に、ゲート電極４とゲート側壁１６、１７をマスクとして、ボロンをソース／ドレイン領域にイオン注入し、熱処理によってボロンを活性化させ、ソース／ドレイン８を形成する（図７（Ａ）参照）。次に、等方性のドライエッチング、または熱した燐酸により、ゲート側壁１７の一部を除去する（図７（Ｂ）参照）。【００５５】
次に、ニッケルをスパッタして熱処理を行い、ソース／ドレイン上面部でシリサイド化反応を起こさせ、ニッケルシリサイド９を形成する（図７（Ｃ）参照）。なお、余剰のニッケルはウェットエッチングなどで除去する。【００５６】
次に、密着層として、ゲート電極４の高さより膜厚が薄く、かつ、弱い圧縮応力を有するシリコン窒化膜１２を成膜する（図８（Ａ）参照）。なお、密着層としてシリコン窒化膜１２の代わりにシリコン酸化膜を用いてもよい。この場合は、５ｎｍ以上膜厚があった方が効果がある。望ましくは、オン電流向上のために１０ｎｍ以上あった方がよい。【００５７】
次に、チャネルに応力を印加させるために、強い圧縮応力を有するシリコン窒化膜１０をｐＭＩＳＦＥＴ上に成膜する（図８（Ｂ）参照）。この後、コンタクトプラグ、配線層などの形成が行われることになる。【００５８】
実施形態４によれば、強い圧縮応力を有するシリコン窒化膜１０の下に密着層となるシリコン窒化膜１２が存在するため、密着性が向上し、剥がれは起きなくなる。これにより、ＬＳＩ製造を問題なく完了できるだけでなく、チャネルへの応力の印加が十分行われるため、高いｐＭＩＳＦＥＴ性能を実現できる。【００５９】
また、ゲート側壁１６が薄いため、強い圧縮応力を有するシリコン窒化膜１０とチャネルの距離が縮まるため、チャネル応力は強くなり、実施形態２で述べたのと同様な効果が得られる。【００６０】
（実施形態５）
本発明の実施形態５に係る半導体装置について図面を用いて説明する。図９、１０は、本発明の実施形態５に係る半導体装置の製造方法を模式的に示した工程断面図である。【００６１】
実施形態５に係る半導体装置は、実施形態１に係る半導体装置におけるソース／ドレイン領域をゲート絶縁膜３よりも低く掘り込んだものである（図１０（Ｃ）参照）。その他の構成は、実施形態１と同様である。【００６２】
次に、実施形態５に係る半導体装置の製造方法について説明する。【００６３】
まず、従来例（図２６（Ａ）〜（Ｃ）参照）と同様な方法で、Ｎ型のシリコン基板１に素子分離領域２を形成し、その後、ゲート絶縁膜、ゲート電極膜を成膜し、その後、パターニングしてゲート絶縁膜３とゲート電極４を形成し、その後、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース／ドレイン拡張領域５を形成し、その後、基板全面にＣＶＤ法でゲート側壁７用のシリコン酸化膜を成長し、その後、エッチバックによりゲート側壁７を形成する（図９（Ａ）参照）。【００６４】
次に、等方性のドライエッチングにより、シリコン基板１のソース／ドレインとなる領域を掘り込み、リセス部１８を形成する（図９（Ｂ）参照）。次に、ゲート電極４とゲート側壁７をマスクとして、ボロンをソース／ドレイン領域にイオン注入し、熱処理によってボロンを活性化させ、ソース／ドレイン８を形成する（図９（Ｃ）参照）。【００６５】
次に、ニッケルをスパッタして熱処理を行い、ソース／ドレイン上面部でシリサイド化反応を起こさせ、ニッケルシリサイド９を形成する（図１０（Ａ）参照）。なお、余剰のニッケルはウェットエッチングなどで除去する。【００６６】
次に、密着層として、ゲート電極４の高さより膜厚が薄く、かつ、弱い圧縮応力を有するシリコン窒化膜１２を成膜する（図１０（Ｂ）参照）。なお、密着層としてシリコン窒化膜１２の代わりにシリコン酸化膜を用いてもよい。この場合は、５ｎｍ以上膜厚があった方が効果がある。望ましくは、オン電流向上のために１０ｎｍ以上あった方がよい。【００６７】
次に、チャネルに応力を印加させるために、強い圧縮応力を有するシリコン窒化膜１０をｐＭＩＳＦＥＴ上に成膜する（図１０（Ｃ）参照）。この後、コンタクトプラグ、配線層などの形成が行われることになる。【００６８】
実施形態５によれば、強い圧縮応力を有するシリコン窒化膜１０の下に密着層となるシリコン窒化膜１２が存在するため、密着性が向上し、剥がれは起きなくなる。これにより、ＬＳＩ製造を問題なく完了できるだけでなく、チャネルへの応力の印加が十分行われるため、高いｐＭＩＳＦＥＴ性能を実現できる。【００６９】
また、ソース／ドレイン領域が掘り込まれているので、強い圧縮応力を有するシリコン窒化膜１０とチャネルの距離が近づき、実施形態１の構造に比べ更にチャネルに大きな応力がかけられるようになる。【００７０】
（実施形態６）
本発明の実施形態６に係る半導体装置について図面を用いて説明する。図１１〜１３は、本発明の実施形態６に係る半導体装置の製造方法を模式的に示した工程断面図である。【００７１】
実施形態６に係る半導体装置は、実施形態１に係る半導体装置における素子分離領域２をソース／ドレイン８の上面よりも低く掘り込んだものである（図１３（Ｂ）参照）。その他の構成は、実施形態１と同様である。【００７２】
次に、実施形態６に係る半導体装置の製造方法について説明する。【００７３】
まず、従来例（図２６（Ａ）参照）と同様な方法で、Ｎ型のシリコン基板１に素子分離領域２を形成し、その後、ゲート絶縁膜、ゲート電極膜を成膜し、その後、パターニングしてゲート絶縁膜３とゲート電極４を形成し、その後、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース／ドレイン拡張領域５を形成する（図１１（Ａ）参照）。次に、素子分離領域２をエッチングにより掘り込み、リセス部１９を形成する（図１１（Ｂ）参照）。次に、この上にＣＶＤ法でシリコン酸化膜６を成膜する（図１１（Ｃ）参照）。【００７４】
次に、エッチバックにより、ゲート側壁７、拡散層側壁７´を形成する（図１２（Ａ）参照）。次に、ゲート電極４とゲート側壁７をマスクとして、ボロンをソース／ドレイン領域にイオン注入し、熱処理によってボロンを活性化させ、ソース／ドレイン８を形成する（図１２（Ｂ）参照）。次に、ニッケルをスパッタして熱処理を行い、ソース／ドレイン８上面部でシリサイド化反応を起こさせ、ニッケルシリサイド９を形成する（図１２（Ｃ）参照）。なお、余剰のニッケルはウェットエッチングなどで除去する。【００７５】
次に、密着層として、ゲート電極４の高さより膜厚が薄く、弱い圧縮応力を有するシリコン窒化膜１２を成膜する（図１３（Ａ）参照）。なお、密着層としてシリコン窒化膜１２の代わりにシリコン酸化膜を用いてもよい。この場合は、５ｎｍ以上膜厚があった方が効果がある。望むらくは、オン電流向上のために１０ｎｍ以上あった方がよい。【００７６】
次に、チャネルに応力を印加させるために、強い圧縮応力を有するシリコン窒化膜１０をｐＭＩＳＦＥＴ上に成膜する（図１３（Ｂ）参照）。この後、コンタクトプラグ、配線層などの形成が行われることになる。【００７７】
実施形態６によれば、強い圧縮応力を有するシリコン窒化膜１０の下に密着層となるシリコン窒化膜１２が存在するため、密着性が向上し、剥がれは起きなくなる。これにより、ＬＳＩ製造を問題なく完了できるだけでなく、チャネルへの応力の印加が十分行われるため、高いｐＭＩＳＦＥＴ性能を実現できる。【００７８】
また、素子分離領域２が掘り込まれているため、強い圧縮応力を有するシリコン窒化膜１０はソース／ドレイン８の端を回り込むように成膜される。従って、ソース／ドレイン８上部の密着部からだけではなく、ソース／ドレイン８の側面からも圧縮応力がかかるため、実施形態１の構造に比べチャネルにより強い応力を印加することが可能である。【００７９】
（実施形態７）
本発明の実施形態７に係る半導体装置について図面を用いて説明する。図１４〜１６は、本発明の実施形態７に係る半導体装置の製造方法を模式的に示した工程断面図である。【００８０】
実施形態７に係る半導体装置は、ｐＭＩＳＦＥＴ、ｎＭＩＳＦＥＴからなる相補型ＭＩＳＦＥＴに適用したものである（図１６（Ｂ）参照）。実施形態７に係る半導体装置におけるｐＭＩＳＦＥＴ側の構成は、実施形態１と同様である。実施形態７に係る半導体装置におけるｎＭＩＳＦＥＴ側では、ｎＭＩＳＦＥＴが引張応力を有するシリコン窒化膜２２に覆われた構成となっている。【００８１】
次に、実施形態７に係る半導体装置の製造方法について説明する。【００８２】
まず、シリコン基板１に素子分離領域２を形成し、その後、シリコン基板１の所定の領域にＮウェル２０及びＰウェル２１を形成し、その後、ゲート絶縁膜、ゲート電極膜を成膜し、その後、パターニングしてゲート絶縁膜３とゲート電極４を形成し、その後、ゲート電極４をマスクにして、Ｎウェル２０及びＰウェル２１に応じて所定の不純物を注入し、ソース／ドレイン拡張領域５を形成し、その後、基板全面にＣＶＤ法でゲート側壁７用のシリコン酸化膜を成長し、その後、エッチバックによりゲート側壁７を形成し、その後、ゲート電極４とゲート側壁７をマスクとして、Ｎウェル２０及びＰウェル２１に応じて所定の不純物をソース／ドレイン領域に注入し、熱処理によって不純物を活性化させ、ソース／ドレイン８を形成し、その後、ニッケルをスパッタして熱処理を行い、ソース／ドレイン８上面部でシリサイド化反応を起こさせ、ニッケルシリサイド９を形成する（図１４（Ａ）参照）。なお、余剰のニッケルはウェットエッチングなどで除去する。【００８３】
次に、引張応力を有するシリコン窒化膜２２、シリコン酸化膜２３をこの順で成膜する（図１４（Ｂ）参照）。なお、引張応力を有するシリコン窒化膜２２とニッケルシリサイド９の密着性は良好なため、直接成膜しても構わない。【００８４】
次に、フォトレジスト膜２４を塗布し、フォトリソグラフィ技術を使って、ｐＭＩＳＦＥＴ領域のフォトレジスト膜２４を開口する（図１４（Ｃ）参照）。【００８５】
次に、フォトレジスト膜２４をマスクとして、異方性ドライエッチングにより、シリコン酸化膜２３と引張応力を有するシリコン窒化膜２２を除去し、その後、フォトレジスト膜２４を取り除く（図１５（Ａ）参照）。次に、密着層として、ゲート電極４の高さより膜厚が薄く、かつ、弱い圧縮応力を有するシリコン窒化膜１２を成膜し、その後、強い圧縮応力を有するシリコン窒化膜１０を成膜する（図１５（Ｂ）参照）。なお、密着層としてシリコン窒化膜１２の代わりにシリコン酸化膜を用いてもよい。この場合は、５ｎｍ以上膜厚があった方が効果がある。望ましくは、オン電流向上のために１０ｎｍ以上あった方がよい。【００８６】
次に、フォトレジスト膜２５を塗布し、フォトリソグラフィ技術を使って、ｎＭＩＳＦＥＴ領域のフォトレジスト膜２５を開口する（図１５（Ｃ）参照）。次に、フォトレジスト膜２５をマスクとして、異方性ドライエッチングにより、シリコン窒化膜１０とシリコン窒化膜１２を除去する（図１６（Ａ）参照）。この時、シリコン酸化膜１２に対して選択性のあるエッチング条件で行えば、ｎＭＩＳＦＥＴ領域の引張応力を有するシリコン窒化膜２２はシリコン酸化膜２３で保護されているのでエッチングされることはない。その後、フォトレジスト膜２５も取り除く。【００８７】
最後に、ｎＭＩＳＦＥＴ上のシリコン酸化膜２３を取り除く（図１６（Ｂ）参照）。これにより、ｎＭＩＳＦＥＴが引張応力を有するシリコン窒化膜２２で覆われ、かつ、ｐＭＩＳＦＥＴが圧縮応力を有するシリコン窒化膜１０で覆われた構造となる。この後、コンタクトプラグ、配線層などの形成が行われることになる。【００８８】
実施形態７によれば、強い圧縮応力を有するシリコン窒化膜１０の下に密着層となるシリコン窒化膜１２が存在するため、密着性が向上し、剥がれは起きなくなる。これにより、ＬＳＩ製造を問題なく完了できるだけでなく、チャネルへの応力の印加が十分行われるため、高いｐＭＩＳＦＥＴ性能を実現できる。【００８９】
（実施形態８）
本発明の実施形態８に係る半導体装置について図面を用いて説明する。図１７〜１９は、本発明の実施形態８に係る半導体装置の製造方法を模式的に示した工程断面図である。【００９０】
実施形態８に係る半導体装置は、ｐＭＩＳＦＥＴ、ｎＭＩＳＦＥＴからなる相補型ＭＩＳＦＥＴに適用したものである（図１９（Ｂ）参照）。実施形態８に係る半導体装置におけるｐＭＩＳＦＥＴ側の構成は、実施形態１と同様である。実施形態８に係る半導体装置におけるｎＭＩＳＦＥＴ側では、ｎＭＩＳＦＥＴが引張応力を有するシリコン窒化膜２２に覆われた構成となっている。実施形態８に係る半導体装置の製造方法は、ｐＭＩＳＦＥＴに弱い圧縮応力を有するシリコン窒化膜１２と、強い圧縮応力を有するシリコン窒化膜１０を成膜した後に、ｎＭＩＳＦＥＴに引張応力を有するシリコン窒化膜２２を成膜した点で、実施形態７に係る半導体装置の製造方法と異なる。【００９１】
次に、実施形態８に係る半導体装置の製造方法について説明する。【００９２】
まず、シリコン基板１に素子分離領域２を形成し、その後、シリコン基板１の所定の領域にＮウェル２０及びＰウェル２１を形成し、その後、ゲート絶縁膜、ゲート電極膜を成膜し、その後、パターニングしてゲート絶縁膜３とゲート電極４を形成し、その後、ゲート電極４をマスクにして、Ｎウェル２０及びＰウェル２１に応じて所定の不純物を注入し、ソース／ドレイン拡張領域５を形成し、その後、基板全面にＣＶＤ法でゲート側壁７用のシリコン酸化膜を成長し、その後、エッチバックによりゲート側壁７を形成し、その後、ゲート電極４とゲート側壁７をマスクとして、Ｎウェル２０及びＰウェル２１に応じて所定の不純物をソース／ドレイン領域に注入し、熱処理によって不純物を活性化させ、ソース／ドレイン８を形成し、その後、ニッケルをスパッタして熱処理を行い、ソース／ドレイン８上面部でシリサイド化反応を起こさせ、ニッケルシリサイド９を形成する（図１７（Ａ）参照）。なお、余剰のニッケルはウェットエッチングなどで除去する。【００９３】
次に、密着層として、ゲート電極４の高さより膜厚が薄く、弱い圧縮応力を有するシリコン窒化膜１２を成膜し、その後、強い圧縮応力を有するシリコン窒化膜１０を成膜し、その後、シリコン酸化膜２３を成膜する（図１７（Ｂ）参照）。なお、密着層としてシリコン窒化膜１２の代わりにシリコン酸化膜を用いてもよい。この場合は、５ｎｍ以上膜厚があった方が効果がある。望ましくは、オン電流向上のために１０ｎｍ以上あった方がよい。【００９４】
次に、フォトレジスト膜２６を塗布し、フォトリソグラフィ技術を使って、ｎＭＩＳＦＥＴ領域のフォトレジスト膜２６を開口する（図１７（Ｃ）参照）。次に、フォトレジスト膜２６をマスクとして、異方性ドライエッチングにより、シリコン酸化膜２３と強い圧縮応力を有するシリコン窒化膜１２、強い圧縮応力を有するシリコン窒化膜１０を除去した後、フォトレジスト膜２６も取り除く（図１８（Ａ）参照）。次に、引張応力を有するシリコン窒化膜２２を成膜する（図１８（Ｂ）参照）。なお、引張応力を有するシリコン窒化膜２２とニッケルシリサイド９の密着性は良好なため、直接成膜しても構わない。【００９５】
次に、フォトレジスト膜２７を塗布し、フォトリソグラフィ技術を使って、ｐＭＩＳＦＥＴ領域のフォトレジスト膜２７を開口する（図１８（Ｃ）参照）。次に、フォトレジスト膜２７をマスクとして、異方性ドライエッチングにより、引張応力を有するシリコン窒化膜２２を除去する（図１９（Ａ）参照）。この時、シリコン酸化膜２３に対して選択性のあるエッチング条件で行えば、ｐＭＩＳＦＥＴ領域の強い圧縮応力を有するシリコン窒化膜１０はシリコン酸化膜２３で保護されているのでエッチングされることはない。その後、フォトレジスト膜２７も取り除く。【００９６】
最後に、ｎＭＩＳＦＥＴ上のシリコン酸化膜２３を取り除く。これにより、ｎＭＩＳＦＥＴが引張応力を有するシリコン窒化膜２２で覆われ、かつ、ｐＭＩＳＦＥが強い圧縮応力を有するシリコン窒化膜１０で覆われた構造となる。この後、コンタクトプラグ、配線層などの形成が行われることになる。【００９７】
実施形態８によれば、強い圧縮応力を有するシリコン窒化膜１０の下に密着層となるシリコン窒化膜１２が存在するため、密着性が向上し、剥がれは起きなくなる。これにより、ＬＳＩ製造を問題なく完了できるだけでなく、チャネルへの応力の印加が十分行われるため、高いｐＭＩＳＦＥＴ性能を実現できる。
【実施例】
【００９８】
次に、実施形態１〜８の効果について、発明者らが得た実験結果をもとに説明する。図２０は、本発明の実施例および比較例に係る試料の構造を模式的に示した部分断面図である。図２１は、金属シリサイド上の強い圧縮応力を有するシリコン窒化膜の碁盤目テープ試験結果を示した表である。【００９９】
ここで、碁盤目テープ試験とは、１ｍｍ幅の１０×１０の碁盤目状の傷を、膜表面にダイヤモンドカッターなどで形成し、粘着テープを十分に貼り付けた上でテープを剥がし、剥離した膜の個数を調べる試験である。剥離した膜の個数が少ないほど、密着性が高いことを示している。【０１００】
碁盤目テープ試験によると、圧縮応力を有するシリコン窒化膜の応力を小さくするほど、密着性が改善することが分かった。また、ニッケルシリサイドと強い圧縮応力を有するシリコン窒化膜との界面に、弱い圧縮応力を有するシリコン窒化膜を５ｎｍはさんだ場合にも、密着性が改善した。また、シリコン酸化膜を５ｎｍ以上はさんだ場合にも密着性は改善した。このような膜を、密着膜と呼ぶこととする。なお、密着膜としてシリコン酸化膜を２．５ｎｍを用いた場合は、密着性の向上効果がなかった。これは、シリコン酸化膜が、ニッケルシリサイドの表面を十分被覆できなかったためと考えられる。【０１０１】
次に、密着膜がＭＩＳＦＥＴの電気特性に及ぼす影響について調べた。図２２に、本発明の実施例および比較例に係る試料の各構造のｐＭＩＳＦＥＴのオン電流の違いを示す。【０１０２】
構造依存性を見ると、密着層を挿入した構造Ｂ（弱い圧縮応力を有するシリコン窒化膜５ｎｍ）および構造Ｄ（シリコン酸化膜１０ｎｍ）の場合に従来構造の構造Ａより少しオン電流が増加した。これは、碁盤目テープ試験によるはがれにくさが一致しており、密着性が高いほど、オン電流が高くなることを示している。なお、密着層として構造Ｃ（引張応力を有するシリコン窒化膜５ｎｍ）を挿入した場合は、オン電流は従来構造と同程度であった。これは、密着性の向上によるオン電流増加分と逆極性の応力による応力効果の相殺分が同程度であったためであると考えられる。【０１０３】
従って、密着層としてシリコン窒化膜を用いる場合は、弱い圧縮応力を有するシリコン窒化膜を用いるのが好適である。一方、構造Ｄでシリコン酸化膜２．５ｎｍの時は、密着性、オン電流とも改善が見られなかった。これは、碁盤目テープ試験結果によれば、密着性が不十分だったためといえる。従って、シリコン酸化膜の場合は、５ｎｍ以上あるのが好ましい。また、オン電流向上の観点からは、１０ｎｍ以上あるのが好ましい。【０１０４】
これらの結果については、次のように説明できる。まず、従来構造Ａの場合、ＭＩＳＦＥＴのソース／ドレイン上面部の金属シリサイド膜と強い圧縮応力を有するシリコン窒化膜の界面に剥がれが生じ、応力が効果的にチャネルに伝わらない。一方、密着層を挿入した場合は、剥がれは生じず、シリコン窒化膜の圧縮応力が効果的にチャネルに印加される。従って、密着層を挿入しない場合に比べ、オン電流が増加したと考えられる。【０１０５】
次に、密着膜の膜厚の上限について検討を行った。図２３は、２ＧＰａの応力を有するシリコン窒化膜をＭＩＳＦＥＴ上に成膜した場合の、チャネルの応力の大きさを計算したシミュレーション結果である。【０１０６】
応力を有するシリコン窒化膜の膜厚が、ゲート電極の高さ以上になると、チャネルにかかる応力は飽和する。これは、ゲート電極の高さ以上の部分のシリコン窒化膜は、チャネル応力に寄与しないことを示している。従って、密着層の厚さをゲート電極の高さ以上にすると、その上に応力を有するシリコン窒化膜を成膜しても、チャネルに応力がかからない。従って、少なくとも密着層の厚さは、ゲート電極の高さ未満でなくてはならない。【０１０７】
密着層の厚さの下限は、原理的には１原子層あれば結合力を強化できるはずである。しかし、実際には成膜法による膜の被覆率によって規定されると考えられる。すなわち、密着層の成膜初期に島状成長が起きると、金属シリサイド膜を十分被覆できず、密着性の低い強い圧縮応力を有するシリコン窒化膜が金属シリサイドに接触してしまう。本発明者らは、少なくとも、弱い圧縮応力を有するシリコン窒化膜の場合は５ｎｍ以上、シリコン酸化膜の場合は５ｎｍ以上あれば、密着性向上に効果があることを確かめた。ただし、オン電流も向上させるためには、密着層がシリコン酸化膜の場合は、１０ｎｍ以上あるのが好ましい。弱い圧縮応力を有するシリコン窒化膜の場合は５ｎｍでもオン電流向上に効果がある。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲（クレーム）の枠内において、種々の開示要素の多様な組み合せないし選択が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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