(57)【特許請求の範囲】
【請求項１】
ディジタル信号入力端子に入力されるディジタル信号をＤＡＣによりアナログ信号に変換してアナログ信号出力端子から出力する、ＤＡＣを有する半導体装置において、
少なくとも方形波のテストパターンを記憶している記憶部をもつテストパターン発生手段と、テスト用クロック信号入力端子と、前記ディジタル信号入力端子から入力されるディジタル信号をラッチするラッチ回路と、前記ラッチ回路の出力をデコードして前記ＤＡＣに入力するデコーダと、を備え、
前記テストパターン発生手段は、テスト時に前記テスト用クロック信号入力端子からのクロック信号に基づいて、少なくとも方形波のテストパターンに従ったテスト用ディジタル信号を発生し、前記ラッチ回路及び前記デコーダを介して前記ＤＡＣの入力側に供給可能なように構成されており、
前記ＤＡＣを複数有するとともに、前記ラッチ回路及び前記デコーダを前記複数のＤＡＣに対応して複数備え、
前記テストパターン発生手段は、複数のテスト用ディジタル信号を発生して前記複数のＤＡＣに対応するそれぞれの前記ラッチ回路の入力側に供給可能なように構成されており、かつ、
前記テストパターン発生手段は、前記複数のＤＡＣに同時にテスト用ディジタル信号を入力可能であるとともに、前記複数のＤＡＣに選択的にテスト用ディジタル信号を入力可能なように構成されていることを特徴とするＤＡＣを有する半導体装置。
【請求項２】
通常動作時に前記半導体装置に印加される定格電圧よりも高い電圧をテスト時に印加するためのテスト用電源端子をさらに備える、請求項１に記載のＤＡＣを有する半導体装置。
【請求項３】
ディジタル信号入力端子に入力されるディジタル信号をＤＡＣによりアナログ信号に変換してアナログ信号出力端子から出力する、ＤＡＣを有する半導体装置において、
少なくとも方形波のテストパターンを記憶している記憶部をもつテストパターン発生手段と、テスト用クロック信号入力端子と、前記ディジタル信号入力端子から入力されるディジタル信号をラッチするラッチ回路と、前記ラッチ回路の出力をデコードして前記ＤＡＣに入力するデコーダと、を備え、
前記テストパターン発生手段は、テスト時に前記テスト用クロック信号入力端子からのクロック信号に基づいて、少なくとも方形波のテストパターンに従ったテスト用ディジタル信号を発生し、前記ラッチ回路及び前記デコーダを介して前記ＤＡＣの入力側に供給可能なように構成されており、かつ、
通常動作時に前記半導体装置に印加される定格電圧よりも高い電圧をテスト時に前記テストパターン発生手段に印加するためのテスト用電源端子をさらに備え、
前記ＤＡＣを複数有するとともに、前記ラッチ回路及び前記デコーダを前記複数のＤＡＣに対応して複数備え、
前記テストパターン発生手段は、複数のテスト用ディジタル信号を発生して前記複数のＤＡＣに対応するそれぞれの前記ラッチ回路の入力側に供給可能なように構成されており、かつ、
前記テストパターン発生手段は、前記複数のＤＡＣに同時にテスト用ディジタル信号を入力可能であるとともに、前記複数のＤＡＣに選択的にテスト用ディジタル信号を入力可能なように構成されていることを特徴とするＤＡＣを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、ディジタルＴＶ、ＤＶＤ、ゲーム機などに用いられる、ＤＡＣを有する半導体装置に関し、特にそのテストに適した半導体装置に関する。
【背景技術】
【０００２】  従前からディジタルＴＶ、ＤＶＤ、ゲーム機などにおいては、ビデオ信号などの信号処理はディジタルデータで処理し、アナログデータに変換して出力するために、ＤＡＣ装置（ディジタル・アナログ変換器装置）が用いられる。勿論、このＤＡＣ装置はＩＣ化されているが、その評価を行うために、専用のテスタを用いての評価テストが行われている。【０００３】  図６は、従来のＤＡＣ装置のテスト構成を示す概略構成図である。図６において、ＤＡＣ装置６０は、ｎビットのディジタル入力信号Ｄｉｎとクロック入力ＣＬＫが入力され、ラッチ回路６１で入力信号Ｄｉｎがラッチされ、デコーダ６２でデコードされ、ＤＡＣ６３でアナログ信号に変換されて、アナログ出力信号Ｄｏｕｔとして、出力される。ＤＡＣ装置６０のテストには、同様のディジタル入力信号Ｄｉｎとクロック入力ＣＬＫを供給し、出力されるアナログ出力信号Ｄｏｕｔを評価するテスタ７０が用いられる。【０００４】  このＤＡＣ装置が、高周波（例えば、１３５ＭＨｚ）に対応したビデオ信号用である場合には、この高周波での動作保証を行うために、一般的にディジタル入力信号Ｄｉｎに対するアナログ出力信号Ｄｏｕｔの歪みを測定し、その歪みの観点からＤＡＣ装置の諸特性を解析する手法が用いられる。このため、テスタ７０からディジタルの正弦波信号とクロック信号とをＤＡＣ装置に入力し、ＤＡＣ装置から出力されるアナログの正弦波信号の歪みをテスタ７０内のスペクトラムアナライザで測定するように構成されている。
【発明が解決しようとする課題】
【０００５】  上記のようにＤＡＣ装置のテストのために、高周波のディジタル信号を種々のテストモードに対応して出力する能力を持つ高周波用テスタが必要となる。しかし、この高周波用テスタは、実際に、高周波測定上で生じる様々な問題点、例えば、配線容量、配線遅延、タイミングバイオレーションなど、に対応して適切なテスト環境を実現する必要があるから、通常の量産用のテスタ（例えば４０ＭＨｚの信号出力能力を持つテスタ）に比較して著しく高価であり、テスト用設備のための投資がＤＡＣ装置の価格に大きく影響してしまうことになる。
【０００６】  そこで、本発明は、高周波のテスト用ディジタル信号を出力するテスタを不要とし、かつ高周波の種々のテストモードでのテストを安定して実現することができるＤＡＣを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
【課題を解決するための手段】
本明細書中に開示されているＤＡＣを有する半導体装置は、ディジタル信号入力端子に入力されるディジタル信号をＤＡＣによりアナログ信号に変換してアナログ信号出力端子から出力する、ＤＡＣを有する半導体装置において、テストパターンを記憶している記憶部をもつテストパターン発生手段と、テスト用クロック信号入力端子とを備え、前記テストパターン発生手段は、テスト時に前記テスト用クロック信号入力端子からのクロック信号に基づいて、前記テストパターンに従ったテスト用ディジタル信号を発生し、前記ＤＡＣの入力側に供給可能なように構成されていることを特徴としている。
【０００８】  本発明のＤＡＣを有する半導体装置によれば、外部からテストのための高速な信号として、クロック信号発生器ＳＧなどにより容易に発生できるテスト用クロック信号のみを入力すれば、このテスト用クロック信号に基づいて、予め記憶されているテストパターンに従ったテスト用ディジタル信号を発生して、ＤＡＣの入力側に供給することができるので、高周波テスタを用いる場合と同様に、ＤＡＣの高周波でのテストを行うことができる。従って、本半導体装置のテストを行うために、高周波のテスト用ディジタル信号を発生する高価なテスタが不要であるから、本半導体装置内にパターン発生手段等を備えたとしても、ＤＡＣを有する半導体装置を安価に提供することができる。
【発明を実施するための形態】
【０００９】  以下、図面を参照して本発明のＤＡＣを有する半導体装置の実施の形態について説明する。
【００１０】  図１は、本発明のＤＡＣを有する半導体装置１０及び、テスタ４０の概略構成を示す図であり、半導体装置１０は６チャンネルのＤＡＣを有しているものを例としている。
【００１１】  まず、半導体装置１０の構成について説明する。図１において、ディジタルコンポジット信号Ｎｉｎは、ｎビットのディジタル信号であり、カラー映像に必要とされる輝度信号Ｙや、副搬送波（ＮＴＳＣ方式では３．５８ＭＨｚ、ＰＡＬ方式では４．４３ＭＨｚ）で第１色差信号Ｂ−Ｙ、第２色差信号Ｒ−Ｙを直交位相変調しているクロマ信号、水平・垂直同期信号などがすべて含まれている。なお、ｎビットは例えば１０ビットであり、特に断らない限り他のディジタル信号も、同じビット数で形成されている。また、ＤＡＣに関連する以外の回路は省略している。
【００１２】  第１ディジタル輝度信号Ｙｉｎ１は、水平同期信号、垂直同期信号なども含まれており、ディジタルクロマ信号Ｃｉｎは、第１色差信号Ｂ−Ｙ、第２色差信号Ｒ−Ｙが含まれている。
【００１３】  この３チャンネルの信号のうち、第１ディジタル輝度信号Ｙｉｎ１とディジタルクロマ信号Ｃｉｎとで１つのカラー信号群が構成され、第１ディジタル輝度信号Ｙｉｎ１とディジタルクロマ信号Ｃｉｎとが別々に構成されているため、Ｙ／Ｃ分離の必要がなく、精度の良いカラー画像を得ることができる。また、ディジタルコンポジット信号Ｎｉｎは単独でカラー信号群を構成する。
【００１４】  第２ディジタル輝度信号Ｙｉｎ２は、第１ディジタル輝度信号Ｙｉｎ１と同じものである。ディジタル第１色差信号Ｕｉｎは、Ｂ−Ｙ信号であり、ディジタル第２色差信号Ｖｉｎは、Ｒ−Ｙ信号である。この３チャンネルの信号、すなわち第２ディジタル輝度信号Ｙｉｎ２とディジタル第１色差信号Ｕｉｎとディジタル第２色差信号Ｖｉｎとで１つのカラー信号群が構成される。このカラー信号群では、輝度信号と各色差信号とがすべて個々別々に構成されているから、Ｙ／Ｃ分離は勿論、クロマ信号の分離も要しないから、さらに高精度のカラー画像を得ることができる。
【００１５】  これら６チャンネルの信号、すなわちディジタルコンポジット信号Ｎｉｎ、第１ディジタル輝度信号Ｙｉｎ１、ディジタルクロマ信号Ｃｉｎ、第２ディジタル輝度信号Ｙｉｎ２、ディジタル第１色差信号Ｕｉｎ、ディジタル第２色差信号Ｖｉｎは、一組のカラー信号Ｒ，Ｇ，Ｂから形成され、各信号のタイミングが同一に調整された信号として、システムクロックＣＬＫとともに供給される。
【００１６】  そして、これら６チャンネルの信号は、第１の３チャンネルの信号については、第１ラッチ回路１１（１１−１〜１１−３）でディジタル信号がラッチされ、ｎビットのデータが第１デコーダ１２（１２−１〜１２−３）でデコードされ、第１ＤＡＣ１３（１３−１〜１３−３）でアナログ信号にそれぞれ変換され、アナログコンポジット信号Ｎｏｕｔ、第１アナログ輝度信号Ｙｏｕｔ１、アナログクロマ信号Ｃｏｕｔとして出力される。なお、第１デコーダ１２は、ｎビットのディジタルデータを第１ＤＡＣ１３に適合した所定ｍビットのコードにデコードするものであり、第１ＤＡＣ１３の構成によっては設ける必要がない場合もある。この点は、他のチャンネルにおいても同様である。
【００１７】  また、第２の３チャンネルの信号については、第２ラッチ回路２１（２１−１〜２１−３）でディジタル信号がラッチされ、ｎビットのデータが第２デコーダ２２（２２−１〜２２−３）でデコードされ、第２ＤＡＣ２３（２３−１〜２３−３）でアナログ信号にそれぞれ変換され、第２アナログ輝度信号Ｙｏｕｔ２、アナログ第１色差信号Ｕｏｕｔ、アナログ第２色差信号Ｖｏｕｔとして出力される。
【００１８】  なお、第２ディジタル輝度信号Ｙｉｎ２とディジタル第１色差信号Ｕｉｎとディジタル第２色差信号Ｖｉｎとで構成される１つのカラー信号群に代えて、一組のカラー信号Ｒｉｎ，Ｇｉｎ，Ｂｉｎを使用することもできる。
【００１９】  システムクロックＣＬＫが、第１ラッチ回路１１、第１デコーダ１２、第１ＤＡＣ１３、第２ラッチ回路２１、第２デコーダ２２、第２ＤＡＣ２３に供給される。このシステムクロックＣＬＫは、高周波であり、その周波数は、例えば１３５ＭＨｚである。
【００２０】  テストパターン発生回路３１は、記憶部であるＲＯＭ３２と制御部であるＣＴＲ３３とを有している。ＲＯＭ３２には、種々のテストパターンがｎビット（例、１０ビット）データで記憶されており、ＣＴＲ３３の制御の元に特定のテストパターンのデータがディジタル信号入力として、テスト用クロック信号ＣＬＫｔ（周波数はシステムクロックと同じで、１３５ＭＨｚ）と共に、各ディジタル信号入力端と各ラッチ１１−１〜２１−３との間に供給される。なお、テストパターン発生回路３１からの出力は、テストモード時以外はＨｉ−Ｚ（高インピーダンス）になっており、通常の信号入力には影響がないようになっている。
【００２１】  このＲＯＭ３２に記憶されているテストパターンとしては、大きく分けて、正弦波のパターンと方形波のパターンとがある。
【００２２】  正弦波のパターンは、周波数／レベル（振幅／精度）／ＤＣバイアスの組み合わせにより、また、方形波のパターンは、周期／デューティ比／レベル（振幅／精度）／ＤＣバイアスの組み合わせにより、それぞれ多数のパターンが用意されている。
【００２３】  テストパターン発生回路３１には、テストモード指定用端子を介して、テスタ４０側からいずれのテストパターンを発生させるかを指定するテストモードが入力される。また、テスト用クロック信号入力端子を介して、テスタ４０側から、システムクロックＣＬＫと同じ周波数である１３５ＭＨｚのテスト用クロック信号ＣＬＫｔが入力される。
【００２４】  また、テストパターン発生回路３１用にテスト用電源電圧Ｖｔを供給するためのテスト用電源端子を設け、テスタ４０側からテスト用電源電圧Ｖｔを供給可能としている。これにより、半導体装置１０のラッチ１１、デコーダ１２、ＤＡＣ１３などの電源電圧としては、定格電圧である、例えば２．５（ｖ）の電源を用いる（この電源は図示省略している）が、テストパターン発生回路３１にはテスト用電源電圧Ｖｔとして、通常動作時に印加する２．５（ｖ）より高い保証範囲内の電圧、例えば４（ｖ）の電源電圧を用いることができる。このように半導体装置１０の本来の定格電圧より高い電圧を電源電圧として用いることにより、回路構成素子の駆動能力が向上し、動作速度が早くなるので、テストパターン発生回路３１の構成要素の回路規模を小さくしながら高速動作を行えるから、半導体装置のチップサイズの増加を少なくすることができる。
【００２５】  なお、テストパターン発生回路３１は、半導体装置１０の製造確認（テスト）を行うためだけに使用されるものであるから、常用される他の回路構成要素と異なり、多少ストレスの掛かる使用としても格別の問題は発生しない。
【００２６】  つぎに、テスタ４０の構成について説明する。このテスタ４０は、クロック信号発生器であるＳＧ４３以外には高速でディジタルデータを出力するための出力回路が不要であり、半導体装置１０の動作速度よりも遅いディジタルデータしか出力できないテスタでも使用可能な点が、従来とは異なっている。
【００２７】  テストモード指定部４１は、テストパターン発生回路３１に対して複数用意されているテストパターンの内の、どのパターンでテストするかを指示するテストモードを指定するものである。また、この指示されたテストモードは同時に、テスタ４０内のテスト結果を評価するための各手段に通知される。
【００２８】  テスト用電源４２は、テスト用電源電圧Ｖｔを発生し、テストパターン発生回路３１に供給する。また、クロック信号発生器であるＳＧ４３は、発振器などにより構成され、システムクロックＣＬＫと同じ周波数である１３５ＭＨｚの高周波クロック信号を発生し、テストクロックＣＬＫｔとして、テストパターン発生回路３１に供給する
【００２９】  ＡＤＣ（アナログ・ディジタル変換器）４４は、半導体装置１０から出力されるテスト結果データであるアナログ信号を高速（例えば２０ＭＨｚ）にディジタル信号に変換して、測定データを得る。スペクトラムアナライザ４５は、半導体装置１０から出力されるテスト結果データであるアナログ信号を周波数分析し、有しているスペクトラムを測定するもので、特に正弦波の歪み測定に適している。また、オーディオアナライザ４６は、同様に半導体装置１０から出力されるテスト結果データであるアナログ信号を周波数分析し、含まれている周波数成分の分布などを測定するもので、低周波数（例えば、１００ＫＨｚ以下）の信号の測定に適している。これらのＡＤＣ４４、スペクトラムアナライザ４５、オーディオアナライザ４６はいずれも、半導体装置１０から出力されるテスト結果データを、テストモード（すなわち、テスト用に入力されたディジタル信号）に基づいて、評価するだめの評価手段であり、この評価結果に基づいて、第１ＤＡＣ１３（１３−１〜１３−３）、第２ＤＡＣ２３（２３−１〜２３−３）の良、不良が判定される。また、半導体装置１０をテストする場合には、高周波の信号がないので、各端子間のタイミング調整が簡単ですむというメリットもある。
【００３０】  さて、以上のように構成されたＤＡＣを有する半導体装置１０を、テスタ４０によりテストする。まず、テストモード指定部４１でテストモードを設定する。この設定されたテストモードは、テストモード指令用端子を介してテストパターン発生回路３１に供給される一方、評価手段であるＡＤＣ４４、スペクトラムアナライザ４５、オーディオアナライザ４６にも供給される。また、テスト用電源４２からのテスト用電源電圧Ｖｔ及びＳＧ４３からのテスト用クロック信号ＣＬＫｔがテストパターン発生回路３１に供給される。
【００３１】  テストパターン発生回路３１から、指定されたテストモードに従って発生されるテスト用のディジタル信号とテスト用クロック信号とが、第１ラッチ回路１１（１１−１〜１１−３）又は、第２ラッチ回路２１（２１−１〜２１−３）に入力され、第１ラッチ回路１１、第１デコーダ１２、第１ＤＡＣ１３を介してアナログ信号に変換され、或いは、第２ラッチ回路２１、第２デコーダ２２、第２ＤＡＣ２３を介してアナログ信号に変換される。そして、テスタ４０の各評価手段であるＡＤＣ４４、スペクトラムアナライザ４５、オーディオアナライザ４６に入力され、第１ＤＡＣ１３及び第２ＤＡＣ２３に対する良、不良の判定がなされる。
【００３２】  ここで、本発明で、用いられるテストモードについて、さらに詳しく説明する。テストモードは、３チャンネルが同時にテストできる第１テストモードと、３チャンネルの内の個々のＤＡＣのオン／オフの切替が可能な第２テストモードとの、２種類に大きく分類される。
【００３３】  第１テストモードでは、コンポジット信号Ｎｉｎチャンネル、第１輝度信号Ｙｉｎ１チャンネル、クロマ信号Ｃｉｎチャンネルの３チャンネルと、第２輝度信号Ｙｉｎ２チャンネル、第１色差信号Ｕｉｎチャンネル、第２色差信号Ｖｉｎチャンネルの３チャンネルとの、どちらか３チャンネルが同時にテストできるから、一方の３チャンネルと他方の３チャンネルとを切り替えることで、３チャンネル分の評価手段で６チャンネルのテストを行うことができる。
【００３４】  第２テストモードでは、いずれか一方の３チャンネルのテストにおいて、個々のチャンネル毎にオン／オフが設定できるように構成されている。そして、オフに設定されたチャンネルのＤＡＣはその出力が中間値に固定されるようにしておけば、他のチャンネルからのクロストークの測定にも対応することができる。
【００３５】  第１テストモード及び第２テストモードは、さらにそれぞれ２種類に分けられ、１つが高周波信号のレベルや歪みをテストすることができる正弦波テストモードであり、他の１つが信号の立ち上がりや立ち下がりでのグリッジエネルギーや過渡応答をテストする方形波テストモードである。
【００３６】  正弦波テストモードでは、ＲＯＭ３２に記憶されている正弦波パターンから、周波数／レベル（振幅／精度）／ＤＣバイアスの組み合わせにより、所望の正弦波のテストパターンが決定される。例えば、周波数としては２．４ＭＨｚ（１３５ＭＨｚ×７３／４０９６）、１１．６ＭＨｚ（１３５ＭＨｚ×１１／１２８）、１．５５ＭＨｚ（１３５ＭＨｚ×１／１２８）等が選択できる。また、精度としては、ＤＡＣのビット抜けをテストするため、１０ビットの下位１〜数ビットを強制的に０に固定させるモードがあり、またＤＣバイアスとしては、正弦波に所定の直流をバイアスして出力させるモードがある。
【００３７】  これらの正弦波テストモードのテストパターン例が図２，図３に示されている。図２は、１０ビットのディジタルデータでフルスケールの１０２３のレベルの正弦波を発生し、順次１ビット抜け、２ビット抜け、３ビット抜けのように、正弦波のパターンを変えている。このビット抜けの変化に応じて、出力されるアナログ信号の値が変化することを利用して、ＤＡＣのビット抜けをテストすることができる。図３は、１０ビットの内の上位６ビットを下位ビットにスライドさせて正弦波を発生させ、その正弦波に直流バイアスＤＣを、ＤＣ＝０、２５６、５１２、７６８と変化させたパターンであり、これにより直流分に交流分が重畳されたビデオ信号等に対するテストが行える。なお、図２，図３において、Ｓｔｅｐはクロック数を示している。
【００３８】  また、この正弦波モードでは、２．４ＭＨｚ（１３５ＭＨｚ×７３／４０９６）の正弦波データが、１０ビット（０〜１０２３）全ての値を複数周期を掛けて通過するようにテストパターンのデータを形成しておけば、これによりＤＡＣの信頼性をより高めるテストが可能になる。
【００３９】  方形波テストモードでは、ＲＯＭ３２に記憶されている方形波テストパターンから、周期／デューティ比／レベル（振幅／精度）／ＤＣバイアスの組み合わせにより、所望の方形波のテストパターンが決定される。例えば、デューティ比／周期としては、１／２、２／４，１／１６，１５／１６等が選択できる。また、精度としては、正弦波テストモードと同様、ＤＡＣのビット抜けをテストするため、１０ビットの下位１〜数ビットを強制的に０に固定させるモードがあり、またＤＣバイアスとしては、方形波に所定の直流をバイアスして出力させるモードがある。
【００４０】  これらの方形波テストモードの例を図４，図５に示す。図４は、１０ビットのディジタルデータでフルスケールの１０２３のレベルの方形波を発生し、周期やデューティ比を、２Ｓｔｅｐ、４Ｓｔｅｐ、１６Ｓｔｅｐや１／２、２／４，１／１６などと順次異ならせて、方形波のパターンを変えている。この変化に応じて、出力されるアナログ信号の値が変化することを利用して、テストを行っている。図５は、周期２Ｓｔｅｐ、デューティ比１／２の方形波パターンにおいて、直流バイアスＤＣを、ＤＣ＝０、２５６、５１２、７６８と変化させた上で、１０ビットの内の下位の１ビット目〜７ビット目を変化させた時のパターンであり、これにより直流分に方形波が重畳されたビデオ信号等に対するテストを行っている。なお、図４，図５においても、Ｓｔｅｐはクロック数を示している。
【００４１】  以上詳しく説明したように、テストパターン発生回路３１（ＲＯＭ３２）に種々のテストパターンを記憶させておき、テストモード指定部４１により出力したいテストパターンを指定し、外部から供給されるテスト用クロックＣＬＫｔに基づいて、そのテストパターンに従ったディジタルデータ及びクロック信号を内部のＤＡＣ１３に対して供給することができる。
【発明の効果】
【００４２】  本発明のＤＡＣを有する半導体装置によれば、外部からテストのための高速な信号として、クロック信号発生器ＳＧなどにより容易に発生できるテスト用クロック信号のみを入力すれば、このテスト用クロック信号に基づいて、予め記憶されているテストパターンに従ったテスト用ディジタル信号を発生して、ＤＡＣの入力側に供給することができるので、高周波テスタを用いる場合と同様に、ＤＡＣの高周波でのテストを行うことができる。従って、本半導体装置のテストを行うために、高周波のテスト用ディジタル信号を発生する高価なテスタが不要であるから、本半導体装置内にパターン発生手段等を備えたとしても、ＤＡＣを有する半導体装置を安価に提供することができる。
【図面の簡単な説明】
【図１】  本発明のＤＡＣを有する半導体装置１０及びテスタ４０の概略構成図。
【図２】  正弦波テストモードのテストパターン例。
【図３】  正弦波テストモードのテストパターン例。
【図４】  方形波テストモードのテストパターン例。
【図５】  方形波テストモードのテストパターン例。
【図６】  従来のＤＡＣ装置のテスト構成を示す概略構成図。
【符号の説明】  １０  ＤＡＣを有する半導体装置
１１  第１ラッチ回路
１２  第１デコーダ
１３  第１ＤＡＣ
２１  第２ラッチ回路
２２  第２デコーダ
２３  第２ＤＡＣ
３１  テストパターン発生回路
３２  ＲＯＭ
３３  制御部（ＣＴＲ）
４０  テスタ
４１  テストモード指定部
４２  テスト用電源
４３  クロック信号発生器（ＳＧ）
４４  ＡＤＣ
４５  スペクトラムアナライザ
４６  オーディオアナライザ
Ｎｉｎ  ディジタルコンポジット信号
Ｙｉｎ１  第１ディジタル輝度信号
Ｃｉｎ  ディジタルクロマ信号
Ｙｉｎ２  第２ディジタル輝度信号
Ｕｉｎ  ディジタル第１色差信号
Ｖｉｎ  ディジタル第２色差信号
Ｎｏｕｔ  アナログコンポジット信号
Ｙｏｕｔ１  第１アナログ輝度信号
Ｃｏｕｔ  アナログクロマ信号
Ｙｏｕｔ２  第２アナログ輝度信号
Ｕｏｕｔ  アナログ第１色差信号
Ｖｏｕｔ  アナログ第２色差信号
ＣＬＫ  クロック信号
ＣＬＫｔ  テスト用クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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