(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、
前記第２のゲート絶縁膜は、前記電荷蓄積層と前記制御ゲート電極層との間において、シリコン酸化膜と、シリコン窒化膜の比誘電率よりも高い比誘電率を有する第１の高誘電体絶縁膜と、シリコン窒化膜の比誘電率よりも高い比誘電率を有する第２の高誘電体絶縁膜とを備え、前記第１および第２の高誘電体絶縁膜が前記シリコン酸化膜を挟んだ層構造を備えると共に前記電荷蓄積層と前記層構造との間に下層シリコン窒化膜を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、
前記第２のゲート絶縁膜は、前記電荷蓄積層と前記制御ゲート電極層との間に前記電荷蓄積層側から前記制御ゲート電極層側にかけて、第１のシリコン窒化膜、第１のシリコン酸化膜、比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第１の高誘電体絶縁膜、第２のシリコン酸化膜、第２のシリコン窒化膜の積層構造を備えると共に、第１のシリコン窒化膜および第１のシリコン酸化膜間、または、第２のシリコン窒化膜および第２のシリコン酸化膜間の少なくとも何れか一方に比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第２の高誘電体絶縁膜を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、
前記第２のゲート絶縁膜は、前記電荷蓄積層と前記制御ゲート電極層との間において、第１ないし第３のシリコン酸化膜の３層シリコン酸化膜構造を備えると共に、比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第１の高誘電体絶縁膜と、比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第２の高誘電体絶縁膜とを備え、前記第１の高誘電体絶縁膜が前記３層シリコン酸化膜構造間に介在する２層のうちの何れか一方に形成されていると共に前記第２の高誘電体絶縁膜が前記３層シリコン酸化膜構造間に介在する２層のうちの他方に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第１の高誘電体絶縁膜は遷移金属元素の酸化膜を含んでいることを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上に比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第１の高誘電体絶縁膜を形成する工程と、
前記第１の高誘電体絶縁膜上に第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜上に比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第２の高誘電体絶縁膜を形成する工程と、
前記第２の高誘電体絶縁膜上に第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜上に制御ゲート電極層を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層および制御ゲート電極層が絶縁膜を挟んで構成されたメモリセルを備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、メモリセルがワード線方向およびビット線方向に多数配列されており、これにより高集積化が図られている。近年の高集積化の傾向に伴い、メモリセルの幅寸法や長さ寸法、隣接するメモリセル間の間隔が縮小化してきており隣接セル干渉が増大する。隣接セルの干渉が大きくなると、素子の誤動作、書込／消去動作スピードの低下などの問題を生じる。
【０００３】
隣接セルの干渉効果を低減するため、隣接セル間の寄生容量の低減、隣接セル間の対向面積を縮小化する必要があり、電荷蓄積層の高さを低くする必要がある。電荷蓄積層の高さを低くするとメモリセル特性の一指標であるカップリング比の値も低下してしまう。このため、電荷蓄積層を低く適度な高さに調整しながらゲート間絶縁膜（第２のゲート絶縁膜に相当）の電気的膜厚を薄くする必要がある。ゲート間絶縁膜の電気的膜厚を薄くすれば、電荷蓄積層および制御ゲート電極層間の容量値を増すことができ、カップリング比を所望の値に確保することができる（例えば、特許文献１参照）。
【０００４】
しかしながら、ゲート間絶縁膜の薄膜化の傾向に伴い、ゲート間絶縁膜に印加される電界が増加するため、書込または／および消去時に高電界を印加するときにゲート間絶縁膜のリーク電流がトンネル絶縁膜（第１のゲート絶縁膜に相当）のリーク電流とほぼ同等まで増加してしまい、書込または／および消去時に必要な高い所望のしきい値電圧を印加することができない虞がある。
【特許文献１】特開２００３−２８９１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電荷蓄積層および制御ゲート電極層間に設けられる第２のゲート絶縁膜を通じて流れるリーク電流を抑制できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、前記第２のゲート絶縁膜は、前記電荷蓄積層と前記制御ゲート電極層との間において、シリコン酸化膜と、シリコン窒化膜の比誘電率よりも高い比誘電率を有する第１の高誘電体絶縁膜と、シリコン窒化膜の比誘電率よりも高い比誘電率を有する第２の高誘電体絶縁膜とを備え、前記第１および第２の高誘電体絶縁膜が前記シリコン酸化膜を挟んだ層構造を備えると共に前記電荷蓄積層と前記層構造との間に下層シリコン窒化膜を備えることを特徴としている。
【０００７】
本発明の別の態様は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、前記第２のゲート絶縁膜は、前記電荷蓄積層と前記制御ゲート電極層との間に前記電荷蓄積層側から前記制御ゲート電極層側にかけて、第１のシリコン窒化膜、第１のシリコン酸化膜、比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第１の高誘電体絶縁膜、第２のシリコン酸化膜、第２のシリコン窒化膜の積層構造を備えると共に、第１のシリコン窒化膜および第１のシリコン酸化膜間、または、第２のシリコン窒化膜および第２のシリコン酸化膜間の少なくとも何れか一方に比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第２の高誘電体絶縁膜を備えたことを特徴としている。
【０００８】
本発明の別の態様は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、前記第２のゲート絶縁膜は、前記電荷蓄積層と前記制御ゲート電極層との間において、第１ないし第３のシリコン酸化膜の３層シリコン酸化膜構造を備えると共に、比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第１の高誘電体絶縁膜と、比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第２の高誘電体絶縁膜とを備え、前記第１の高誘電体絶縁膜が前記３層シリコン酸化膜構造間に介在する２層のうちの何れか一方に形成されていると共に前記第２の高誘電体絶縁膜が前記３層シリコン酸化膜構造間に介在する２層のうちの他方に形成されていることを特徴としている。
【０００９】
本発明の別の態様は、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第１のシリコン窒化膜を形成する工程と、前記第１のシリコン窒化膜上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上に比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第１の高誘電体絶縁膜を形成する工程と、前記第１の高誘電体絶縁膜上に第２のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜上に比誘電率がシリコン窒化膜の比誘電率よりも高い比誘電率を有する第２の高誘電体絶縁膜を形成する工程と、前記第２の高誘電体絶縁膜上に第２のシリコン窒化膜を形成する工程と、前記第２のシリコン窒化膜上に制御ゲート電極層を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、電荷蓄積層および制御ゲート電極層間に設けられる第２のゲート絶縁膜を通じて流れるリーク電流を抑制できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の不揮発性半導体記憶装置の一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
図１は、不揮発性半導体記憶装置のメモリセル領域における平面図を示している。図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読出、書込、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１３】
図２Ａは、各メモリセルのワード線方向（チャネル幅方向）に沿う断面図（図１のＡ−Ａ線に沿う断面図）を示しており、図２Ｂは、図２ＡのＢ部分の拡大断面図を示している。また、図２Ｃは、各メモリセルのビット線方向（チャネル長方向）に沿う断面図（図１のＣ−Ｃ線に沿う断面図）を示している。図２Ａに示すように、ｐ型のシリコン基板２の上部にはＮウェル２ａが構成されており、当該Ｎウェル２ａのさらに表層にはＰウェル２ｂが構成されている。当該シリコン基板２のＰウェル２ｂの表層には素子分離溝３が複数形成されている。これらの素子分離溝３は複数の活性領域Ｓａを図２Ａのワード線方向に分離する。
【００１４】
素子分離溝３内には素子分離絶縁膜４が形成されており素子分離領域Ｓｂを構成している。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２の表面から上方に突出した上部とから構成されている。この素子分離絶縁膜４は、その上端がシリコン基板２の表面付近（シリコン基板２の表面上方）に位置して形成されている。素子分離絶縁膜４は、その上端がシリコン基板２の表面下方に位置して構成されていても良い。
【００１５】
他方、素子分離領域Ｓｂにより区画されたシリコン基板２の複数の活性領域Ｓａ上のそれぞれには、ゲート絶縁膜５（第１のゲート絶縁膜に相当）が形成されている。ゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。ゲート絶縁膜５は、その端部がそれぞれ素子分離絶縁膜４の上部側面の一部に接触して構成されている。これらのゲート絶縁膜５上には電荷蓄積層として浮遊ゲート電極ＦＧが形成されている。
【００１６】
この浮遊ゲート電極ＦＧは例えばリン等の不純物がドープされた多結晶シリコン層６（導電層、半導体層）により構成されている。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面４ａより上方に突出した上部側面とを有する。シリコン基板２の表面から上方に突出した素子分離絶縁膜４の上部側面は、ゲート絶縁膜５の側面および多結晶シリコン層６の側面下部と面一に形成されている。素子分離絶縁膜４は例えばシリコン酸化膜により形成されている。
【００１７】
ゲート間絶縁膜７は、素子分離絶縁膜４の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜として機能する。
【００１８】
図２Ｂに拡大図を示すように、このゲート間絶縁膜７は、下層側（素子分離絶縁膜４の上面側、浮遊ゲート電極ＦＧの側面側および上面側）からその上層側にかけて、下層絶縁膜７ａ／高誘電体絶縁膜７ｂ／上層絶縁膜７ｃの積層構造により構成されている。下層絶縁膜７ａは、下層側から上層側にかけて、下層シリコン窒化膜７ａａ／高誘電体絶縁膜７ａｂ／下層シリコン酸化膜７ａｃの積層構造により構成されている。上層絶縁膜７ｃは、下層側から上層側にかけて、上層シリコン酸化膜７ｃａ／上層シリコン窒化膜７ｃｂの積層構造によって構成されている。
【００１９】
高誘電体絶縁膜７ｂは、アルミニウム酸化物（Ａｌ２Ｏ３）膜により中間絶縁膜として構成されている。このアルミニウム酸化物膜はＯＮＯ膜（比誘電率：５程度）よりも比誘電率が大きい。このようなアルミニウム（Ａｌ）のような遷移金属以外の金属の酸化物を適用すると、トラップされた電荷の再放出を防止することができ閾値変動を抑制できる。
【００２０】
また下層シリコン窒化膜７ａａが設けられているため、高誘電体絶縁膜７ｂに含まれる金属元素やシリコン酸化膜７ａｃ、７ｃａの成膜時の酸化剤などがゲート絶縁膜５や素子分離絶縁膜４に拡散することを効果的に防止できる。また、上層シリコン窒化膜７ｃｂが設けられているため、高誘電体絶縁膜７ｂに含まれる金属元素などがその上方に拡散することを効果的に防止できる。
【００２１】
ゲート間絶縁膜７上にはワード線方向に沿って導電層８が形成されている。この導電層８は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極ＣＧを連結するワード線ＷＬとして機能する。導電層８は例えば多結晶シリコン層と当該多結晶シリコン層の直上に形成されたタングステン、コバルト、ニッケルなどの何れかの金属がシリサイド化されたシリサイド層とからなっている。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧの積層ゲート構造によって構成されている。
【００２２】
図２Ｃに示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは分断領域ＧＶにおいて電気的に分断されている。なお、図示しないが、分断領域ＧＶ内には層間絶縁膜などが成膜される。
【００２３】
メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置して拡散層（ソース／ドレイン領域）２ｃが形成されている。メモリセルトランジスタＴｒｍが、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ｃを含んで構成されている。
【００２４】
不揮発性半導体記憶装置１は、図示しない周辺回路からワード線ＷＬおよびＰウェル２ｂ間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書込可能に構成されている。尚、近年の要求に伴い１個のメモリセルに多値の情報を記憶する多値記憶技術も発達している。多値記憶は、各メモリセルトランジスタＴｒｍのしきい値を例えば３または４以上の複数分布に制御することによって行われるが、ここでは説明の簡単化のため２値記憶の場合について説明する。
【００２５】
書込時には、周辺回路が書込選択のワード線ＷＬに高電圧（例えば２０Ｖ）を印加すると共にＰウェル２ｂ等に低電圧（例えば０Ｖ〜中間電圧１０Ｖ）を印加する。するとＦＮトンネル電流がゲート絶縁膜５を通じて流れるため電子が浮遊ゲート電極（電荷蓄積層）ＦＧに注入され、メモリセルトランジスタＴｒｍのしきい値電圧が正方向にシフトする。
【００２６】
また、消去時には、周辺回路が消去対象のワード線ＷＬに低電圧（例えば０Ｖ〜２．５Ｖ）を印加すると共にＰウェル２ｂに高電圧を印加する。すると、電子が浮遊ゲート電極ＦＧからＰウェル２ｂに抜けるため、メモリセルトランジスタＴｒｍのしきい値電圧が負方向にシフトする。これによりデータを消去できる。
【００２７】
特に書込時にワード線ＷＬに正の高電界を印加すると浮遊ゲート電極ＦＧからゲート間絶縁膜７を通じてワード線ＷＬ側に電子が抜けることに起因したリーク電流が生じる。すると浮遊ゲート電極ＦＧの電子の蓄積量が飽和し、メモリセルトランジスタＴｒｍの書込時のしきい値電圧が飽和する。そこで、本実施形態では、上記したゲート間絶縁膜７の構造を採用している。
【００２８】
図３は、書込時のしきい値電圧の時間依存性を示している。この図３に示すように、書込時間の増加に応じて各メモリセルトランジスタＴｒｍのしきい値電圧が上昇する。発明者らは、高誘電体絶縁膜７ａｂを設けることなくゲート間絶縁膜７の下層絶縁膜７ａとしてシリコン窒化膜７ａａ／シリコン酸化膜７ａｃの積層構造を採用した場合と、シリコン窒化膜７ａａ／シリコン酸化膜７ａｃ間に高誘電体絶縁膜７ａｂを設けた積層構造を採用した場合とを比較している。
【００２９】
この図３に示すように、高誘電体絶縁膜７ａｂを設けていない場合には、書込時間を長くしても、しきい値電圧が飽和するが、高誘電体絶縁膜７ａｂを設けた場合には、書込時間を長くすると、しきい値電圧の飽和状態を抑制し飽和電圧を上昇させることができることを見出している。
【００３０】
しきい値電圧が飽和する理由は、制御ゲート電極ＣＧに書込時の正の高電圧が与えられたときに、電子がゲート絶縁膜５を通じて浮遊ゲート電極ＦＧに注入されるものの、飽和状態に達すると、電子がゲート間絶縁膜７を通じて制御ゲート電極ＣＧ側に抜けてしまい、ゲート絶縁膜５を通じて流れるトンネル電流とゲート間絶縁膜７を通じて流れるリーク電流とが釣り合うためであり、この場合、浮遊ゲート電極ＦＧから制御ゲート電極ＣＧ側に抜ける電子のトンネル確率が上昇し、しきい値電圧が飽和する。
【００３１】
高誘電体絶縁膜７ａｂを設けると、書込時間を長くしても、しきい値電圧の飽和現象を確認することはできない。この理由は、高誘電体絶縁膜７ａｂを挿入することで、高誘電率化に伴い、高電界印加時の電界が高誘電体絶縁膜７ａｂ領域で緩和されるためと推定されている。この場合、従来構造に比較して電子のトンネル距離を増加させることができ、電子のトンネル確率の低下、高電界印加時のリーク電流を低減することができる。
【００３２】
図４は、ゲート間絶縁膜に流れるリーク電流の印加電界依存性を示している。この図４に示すように、低電界領域ではほぼ同等であったリーク電流値は、中電界領域からそれ以上の高電界領域にかけて、リーク電流に差が生じていることが判明している。
【００３３】
これは、比誘電率の高い高誘電体絶縁膜７ａｂを中間絶縁膜７ｂよりも浮遊ゲート電極ＦＧ側に設けることによって物理膜厚が増加し、電子が直接トンネルする距離が大きくなっているためである。この効果は、より比誘電率が高くかつバリアハイトの高い材料で高誘電体絶縁膜７ａｂを構成することで、より顕著に現れることが確認されている。
【００３４】
また、図５は、１０［ＭＶ／ｃｍ］の電界をゲート間絶縁膜に印加したときのリーク電流値の膜厚依存性を示している。この図５に示すように、リーク電流値は、高誘電体絶縁膜７ａｂの膜厚が０［ｎｍ］を超える膜厚で且つ３［ｎｍ］以下の所定膜厚に設定されている場合にはリーク電流が低減している。また、高誘電体絶縁膜７ａｂが、５［ｎｍ］の膜厚に設定されている場合にはリーク電流が逆に上昇している。したがって、この図５に示すデータからは、リーク電流を低減するためには、高誘電体絶縁膜７ａｂを３［ｎｍ］以下の数ｎｍの所定膜厚で形成すると良い。
【００３５】
このように、リーク電流値が高誘電体絶縁膜７ａｂの膜厚に依存して下限値を得る理由は、以下の理由によるものと推定されている。図６は、高電界印加時の禁制帯および導電帯付近のバンド構造を概略的に示している。ゲート間絶縁膜７が、浮遊ゲート電極ＦＧから制御ゲート電極ＣＧ側にかけて、ＳｉＮ（シリコン窒化膜７ａａ）、Ａｌ２Ｏ３膜（高誘電体絶縁膜７ａｂ）、ＳｉＯ２（シリコン酸化膜７ａｃ）、…の順に形成されていると、バリアハイトの高さは、アルミニウム酸化物（Ａｌ２Ｏ３）膜の高さよりもシリコン酸化膜のほうが高く、図６（ａ）に示すように、高誘電体絶縁膜７ａｂが適切な膜厚（例えば３〜４ｎｍ）に設定されていると、高誘電体絶縁膜７ａｂの上層に成膜されたシリコン酸化膜７ａｃもトンネル絶縁膜として機能する。したがって、ゲート間絶縁膜７は所定のトンネル膜厚Ｄ１の特性が得られる。
【００３６】
しかし、図６（ｂ）に示すように、高誘電体絶縁膜７ａｂが所定膜厚（例えば３〜４［ｎｍ］）を超える膜厚で形成されていると、高誘電体絶縁膜７ａｂの上層のシリコン酸化膜７ａｃがトンネル絶縁膜として機能しない。するとトンネル膜厚Ｄ２が前述のトンネル膜厚よりも薄くなってしまう。したがって、高誘電体絶縁膜７ａｂは、リーク電流特性を考慮すると所定の下限値を得ると推定されている。
【００３７】
尚、高誘電体絶縁膜７ａｂとしては、アルミニウム酸化物膜以外にもイットリウムまたはハフニウムなどの他の金属による酸化物膜を適用できるが、ゲート間絶縁膜７に印加される電界を１０［ＭＶ／ｃｍ］としたときの最適な膜厚は、アルミニウム酸化物膜を適用した場合３［ｎｍ］程度の所定膜厚、イットリウム酸化物膜を適用した場合４［ｎｍ］程度の膜厚、ハフニウム酸化物膜を適用した場合８［ｎｍ］程度の膜厚となることが確認されている。
【００３８】
上記構成の製造方法について説明する。
図７に示すように、ｐ型の単結晶のシリコン基板２の表層にＮウェル２ａおよびＰウェル２ｂを順に形成し、シリコン基板２上にゲート絶縁膜５（絶縁膜）を１〜１５［ｎｍ］範囲の所定膜厚で形成する。次に、図８に示すように、ゲート絶縁膜５上に非晶質シリコンを化学気相成長法により１０〜２００［ｎｍ］範囲の所定膜厚で堆積する。この非晶質シリコンは後の熱処理によって多結晶化することで多結晶シリコンに変成され導電層６（浮遊ゲート電極ＦＧ）として構成される。次に、図９に示すように、化学気相成長法によってシリコン窒化膜９を５０〜２００［ｎｍ］範囲の所定膜厚で堆積し、次に、化学気相成長法によってシリコン酸化膜１０をハードマスクとして５０〜４００［ｎｍ］範囲の所定膜厚で堆積する。
【００３９】
次に、図１０に示すように、フォトレジスト１１を塗布した後、リソグラフィ技術によってパターンニングし、当該レジスト１１をマスクとしてシリコン酸化膜１０をＲＩＥ（Reactive Ion Etching）法により異方性エッチング処理する。次に、レジスト１１をアッシングなどにより剥離する。次に、シリコン酸化膜１０をマスクとしてシリコン窒化膜９をＲＩＥ法により異方性エッチングし、導電層６、ゲート絶縁膜５、シリコン基板２の上部をＲＩＥ法により異方性エッチング処理する。これにより、シリコン基板２の表層に素子分離溝３を形成する。
【００４０】
次に、図１１に示すように、塗布技術または／およびＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法などの絶縁膜成膜技術を用いて素子分離溝３内に絶縁膜としてシリコン酸化膜４を２００〜１５００［ｎｍ］範囲の所定膜厚で埋込む。このとき、シリコン酸化膜４の上面はシリコン酸化膜１０の上面よりも上方に位置するように成膜される。このとき、塗布技術によりポリシラザン系溶剤を塗布して形成した場合には、当該ポリシラザン系溶剤を酸素雰囲気もしくは水蒸気雰囲気下で熱処理を行い高密度化することで塗布型絶縁膜に焼成することでシリコン酸化膜に転換し素子分離絶縁膜４として形成する。
【００４１】
次に、図１２に示すように、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法によりシリコン窒化膜９をストッパーとしてシリコン酸化膜４の上面を平坦化処理する。
【００４２】
次に、図１３に示すように、シリコン窒化膜９との間で高選択性を有する条件において、水で希釈したフッ酸（ＨＦ）溶液によって処理することで、シリコン酸化膜４の上面をゲート絶縁膜５の上面より上方位置で且つ導電層６の上面より下方位置の所定の深さまでエッチバック処理して除去する。次に、図１４に示すように、シリコン窒化膜９を化学薬液等によりエッチング除去して多結晶シリコン層６の上面を露出させる。
【００４３】
次に、図１５に示すように、減圧化学気相成長法（ＬＰ−ＣＶＤ法）により温度条件８００℃程度でシリコン窒化膜７ａａを１〜５［ｎｍ］の範囲の所定膜厚で成膜する。このシリコン窒化膜７ａａは、シリコン酸化膜４の上面、多結晶シリコン層６の上部側面および上面に沿った領域に形成される。このシリコン窒化膜７ａａはプラズマ窒化（ラジカル窒化）により形成しても良い。
【００４４】
次に、図１６に示すように、原子層成長法（ＡＬＤ法）により高誘電体絶縁膜７ａｂを前述の所定膜厚以下の膜厚（例えば３ｎｍ）で形成する。次に、図１７に示すように、減圧化学気相成長法（ＬＰ−ＣＶＤ法）によりジクロロシランと亜酸化窒素（Ｎ２Ｏ）を例えば８００℃程度の温度で反応させてＣＶＤ法により高誘電体絶縁膜７ａｂの上にシリコン酸化膜７ａｃを例えば１〜１０［ｎｍ］範囲の所定膜厚で堆積する。
【００４５】
次に、図１８に示すように、シリコン酸化膜７ａｃ上に高誘電体絶縁膜７ｂをＡＬＤ（Atomic Layer Deposition）法により１〜２０ｎｍ範囲の所定膜厚で形成する。なお、ＡＬＤ法のほか、ＣＶＤ法またはスパッタリング法などの方法で形成しても良い。このアルミニウム酸化物膜７ｂは、シリコン窒化膜の比誘電率である約７よりも高い比誘電率特性を有している。
【００４６】
次に、図１９に示すように、減圧化学気相成長法によりジクロロシランと亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度で反応させることにより高誘電体絶縁膜７ｂ上にシリコン酸化膜７ｃａをＣＶＤ法により１〜１０ｎｍ範囲の所定膜厚で堆積する。
【００４７】
次に、図２Ａおよび図２Ｂに示すように、減圧化学気相成長法により８００℃の温度条件下でシリコン窒化膜７ｃｂを１〜５ｎｍ範囲の所定膜厚で堆積し、次に、その上に導電層８を形成する。尚、シリコン窒化膜７ｃｂは、プラズマ窒化（ラジカル窒化）処理によって形成しても良い。
【００４８】
次に、導電層８の上にマスクパターン（図示せず）を形成し、積層膜５〜８のうち導電層８、ゲート間絶縁膜７、多結晶シリコン層６をＲＩＥ法などの異方性エッチング技術を用いて図２Ａの掲載面に平行な方向に沿ってエッチング処理し図２Ａの掲載面に対し垂直な方向に分断する。すると、図２Ｃに示すように、分断領域ＧＶがゲート電極ＭＧを分断するように形成される。
【００４９】
次に、図２Ｃに示すように、分断領域ＧＶを通じてシリコン基板２の表層にソース／ドレイン領域２ｃを形成するための不純物をイオン注入する。この後、分断領域ＧＶ内に層間絶縁膜（図示せず）を堆積し、層間絶縁膜内に各種配線用のコンタクトを形成し、上層配線の形成工程に移行するが、本実施形態の特徴には直接関係しないため、その詳細説明を省略する。なお、導電層８は、シリコン層とその上部に形成される金属のシリサイドによって構成されるが、分断領域ＧＶの形成前にシリコン層を堆積するものの、金属による上部シリサイド化工程は、適用する金属材料等に応じて各ゲート電極ＭＧを分断領域ＧＶで分断する前または後の何れのタイミングで行っても良い。
【００５０】
本実施形態によれば、ゲート間絶縁膜７が、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に、浮遊ゲート電極ＦＧ側から制御ゲート電極ＣＧ側にかけて、シリコン窒化膜７ａａ／高誘電体絶縁膜７ａｂ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ／シリコン酸化膜７ｃａ／シリコン窒化膜７ｃｂによる積層構造により構成されているため、リーク電流を抑制できる。
高誘電体絶縁膜７ａｂが非遷移金属元素（Ａｌ）の酸化膜により形成されているため、高誘電体絶縁膜７ｂにトラップされた電荷の再放出を防ぐことができ閾値変動を抑制させることができる。
【００５１】
高誘電体絶縁膜７ａｂがシリコン窒化膜７ａａとシリコン酸化膜７ａｃとの間に形成されているため、特に書込時のリーク電流を抑制できる。
（第２の実施形態）
図２０は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、ゲート間絶縁膜の積層構造にある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
【００５２】
前述実施形態で説明したように、各メモリセルの消去時には、周辺回路が消去対象のワード線ＷＬに低電圧（例えば０Ｖ〜２．５Ｖ）を印加すると共にＰウェル２ｂに高電圧を印加する。すると、電子が電荷蓄積層ＦＧからＰウェル２ｂに抜けることによってデータが消去される。この場合、導電層８から電荷蓄積層ＦＧに電子が注入されることになるため、メモリセルトランジスタＴｒｍの消去時のしきい値電圧が飽和する虞がある。
【００５３】
そこで本実施形態では、図２０に示すゲート間絶縁膜１７の層構造を採用している。図２０は、図２Ｂに代わる断面図を模式的に示している。この図２０に示すように、ゲート間絶縁膜７に代わるゲート間絶縁膜１７は、下層絶縁膜７ａに代わる下層絶縁膜１７ａ／高誘電体絶縁膜７ｂ／上層絶縁膜７ｃに代わる上層絶縁膜１７ｃの積層構造により構成されている。
【００５４】
具体的には、ゲート間絶縁膜１７は、シリコン窒化膜７ａａ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ／シリコン酸化膜７ｃａ／高誘電体絶縁膜７ｃｃ／シリコン窒化膜７ｃｂの積層構造により構成されている。下層絶縁膜１７ａは、シリコン窒化膜７ａａ／シリコン酸化膜７ａｃの積層構造により構成されており、高誘電体絶縁膜７ａｂが形成されていない。
【００５５】
上層絶縁膜１７ｃは、シリコン酸化膜７ｃａ／高誘電体絶縁膜７ｃｃ／シリコン窒化膜７ｃｂの積層構造により構成されており、高誘電体絶縁膜７ｃｃを備えている。すなわち、高誘電体絶縁膜７ｃｃは、上層絶縁膜１７ｃを構成するシリコン窒化膜７ｃｂとシリコン酸化膜７ｃａとの間に形成されている。高誘電体絶縁膜７ｃｃは、前述実施形態の高誘電体絶縁膜７ａｂと同様の構成となっており、例えばアルミニウム酸化物（Ａｌ２Ｏ３）膜などの非遷移元素の酸化物膜により形成されている。その他の構造については前述実施形態と同様となっている。
【００５６】
このようなゲート間絶縁膜１７を製造する場合には、シリコン窒化膜７ａａ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ／シリコン酸化膜７ｃａ／高誘電体絶縁膜７ｃｃ／シリコン窒化膜７ｃｂを順に積層することによって前述実施形態で示した方法と同一方法および同一膜厚によって形成する。高誘電体絶縁膜７ｃｃを形成するときには、ＡＬＤ法により所定膜厚（例えば３ｎｍ以下）で形成すると良い。
【００５７】
本実施形態においては、ゲート間絶縁膜１７が、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に、浮遊ゲート電極ＦＧ側から制御ゲート電極ＣＧ側にかけて、シリコン窒化膜７ａａ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ／シリコン酸化膜７ｃａ／高誘電体絶縁膜７ｃｃ／シリコン窒化膜７ｃｂによる積層構造により構成されているため、ゲート間絶縁膜１７を介して流れるリーク電流を抑制することができる。
【００５８】
特に、高誘電体絶縁膜７ｃｃがシリコン窒化膜７ｃｂとシリコン酸化膜７ｃａとの間に形成されているため、消去時にゲート間絶縁膜１７を介して流れるリーク電流を抑制することができる。
【００５９】
高誘電体絶縁膜７ｃｃが非遷移金属元素（Ａｌ）の酸化膜により形成されているため、高誘電体絶縁膜７ｂにトラップされた電荷の再放出を防ぐことができ閾値変動を抑制させることができる。
【００６０】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧの積層構造を備えた不揮発性半導体記憶装置１に適用したが、その他のＮＯＲ型の不揮発性半導体記憶装置などにも適用できる。また、浮遊ゲート電極に代えて電荷トラップ層としてシリコン窒化膜を適用した電荷トラップ型のセル構造（ＭＯＮＯＳ、ＳＯＮＯＳと称される）を具備した不揮発性半導体記憶装置においても同様に適用できる。
【００６１】
高誘電体絶縁膜７ｂとしてアルミニウム酸化物（Ａｌ２Ｏ３）膜を適用した実施形態を示したが、シリコン窒化膜の比誘電率よりも高い比誘電率を備えた絶縁膜を適用すると良い。例えば、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、サマリウム（Ｓｍ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）等の酸化物又は窒化物のいずれかの単層膜、若しくはこれらのいくつかを積層した複合膜を適用できる。例えば、比誘電率が７程度のシリコン窒化（Ｓｉ３Ｎ４）膜、比誘電率が１０程度のマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度のイットリウム酸化物（Ｙ２Ｏ３）膜、比誘電率が２２程度のハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、およびランタン酸化物（Ｌａ２Ｏ３）などを適用できる。高誘電体絶縁膜７ｂとして、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）の何れか１種の元素を少なくとも含む酸化物もしくは窒化物の膜を適用しても良い。
【００６２】
高誘電体絶縁膜７ｂとして、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜や、ハフニウムまたはジルコニウムなどの遷移金属を含むハフニウムシリケート（ＨｆＳｉＯ）膜、ハフニウムアルミネート（ＨｆＡｌＯ）膜、ジルコニウムアルミネート（ＺｒＡｌＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）のような三元系の化合物からなる電荷トラップを有する膜を適用しても良い。遷移金属を含む金属酸化物膜は電子トラップ量が多くトラップによる電界緩和効果が高いためであり、当該電界緩和効果の影響によってトンネル距離を増大させて高電界リーク電流を低減できるためである。
【００６３】
また、高誘電体絶縁膜７ａｂまたは７ｃｃとしては、シリコン窒化膜の比誘電率よりも高い比誘電率を備えた絶縁膜を適用すると良い。例えば、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）による非遷移金属の酸化物のいずれかの単層膜を適用すると良い。このような非遷移金属の酸化物の単層膜を適用すると、トラップ量を高誘電体絶縁膜７ｂよりも少なくできるため、高誘電体絶縁膜７ｂにトラップされた電荷の制御ゲート電極層ＣＧまたは浮遊ゲート電極ＦＧに対する再放出を防止することができ閾値変動を抑制できる。
【００６４】
ゲート間絶縁膜７、１７の積層構造は次のような変形または拡張が可能である。例えば、第１の実施形態のシリコン窒化膜７ａａに代えてシリコン酸化膜を適用すると共に、上層絶縁膜７ｃ中のシリコン窒化膜７ｃｂを設けることなく形成してもよい。すなわち、下層側から上層側にかけて、シリコン酸化膜／高誘電体絶縁膜７ａｂ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ／シリコン酸化膜７ｃａによる積層構造を適用しても良い。
【００６５】
また、高誘電体絶縁膜７ａｂ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ、高誘電体絶縁膜７ｂ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ａｂ、による積層構造を適用しても良い。
【００６６】
前述実施形態では、下層絶縁膜７ａ中のみ、上層絶縁膜１７ｃ中のみに、それぞれ、高誘電体絶縁膜７ａｂ、７ｃｃを設けた実施形態を示したが、下層絶縁膜７ａ、上層絶縁膜１７ｃの構造をそれぞれ高誘電体絶縁膜７ｂの下層、上層の構造として組み合わせて高誘電体絶縁膜７ｂの上層および下層の何れにも高誘電体絶縁膜７ａｂ、７ｃｃを設けて構成しても良い。すなわち、シリコン窒化膜７ａａ／高誘電体絶縁膜７ａｂ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ／シリコン酸化膜７ｃａ／高誘電体絶縁膜７ｃｃ／シリコン窒化膜７ｃｂの積層構造を適用しても良い。また、必要に応じてシリコン窒化膜７ａａの下層側の浮遊ゲート電極ＦＧとの間にシリコン酸化膜を設けて構成しても良い。このような構成の場合、書込／消去特性の両特性を良化できる。
【００６７】
また、下層側から上層側にかけて、シリコン酸化膜／シリコン窒化膜７ａａ／高誘電体絶縁膜７ａｂ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ／シリコン酸化膜７ｃａ／シリコン窒化膜７ｃｂ、シリコン酸化膜／シリコン窒化膜７ａａ／シリコン酸化膜７ａｃ／高誘電体絶縁膜７ｂ／シリコン酸化膜７ｃａ／高誘電体絶縁膜７ｃｃ／シリコン窒化膜７ｃｂなどの積層構造を適用しても良い。すなわち、シリコン酸化膜を例えば１ｎｍ程度の膜厚でシリコン窒化膜７ａａの下層側に設けた構造にも適用できる。
【００６８】
この場合には、浮遊ゲート電極ＦＧ上に直接シリコン窒化膜７ａａを形成すると固定電荷の増加に伴う閾値の変動や界面準位の増加などがデバイス上許容できない場合に特に有効な構成となる。すなわち、シリコン酸化膜をシリコン窒化膜７ａａの下層側に設けることによって固定電荷の増加を抑制することができ、しきい値の変動を抑制できる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態について不揮発性半導体記憶装置内の構造を模式的に示す平面図
【図２Ａ】図１のＡ−Ａ線に沿って示す模式的な断面図
【図２Ｂ】図２ＡのＢ部分の拡大断面図
【図２Ｃ】図１のＣ−Ｃ線に沿って示す模式的な断面図
【図３】書込時のしきい値電圧の書込時間依存性を示す図
【図４】リーク電流の印加電界依存性を示す特性図
【図５】リーク電流特性の膜厚依存性を示す特性図
【図６】ゲート間絶縁膜における浮遊ゲート電極側のバンドモデルを概略的に示す図
【図７】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１）
【図８】製造途中における図１のＡ−Ａ線に沿って示す断面図（その２）
【図９】製造途中における図１のＡ−Ａ線に沿って示す断面図（その３）
【図１０】製造途中における図１のＡ−Ａ線に沿って示す断面図（その４）
【図１１】製造途中における図１のＡ−Ａ線に沿って示す断面図（その５）
【図１２】製造途中における図１のＡ−Ａ線に沿って示す断面図（その６）
【図１３】製造途中における図１のＡ−Ａ線に沿って示す断面図（その７）
【図１４】製造途中における図１のＡ−Ａ線に沿って示す断面図（その８）
【図１５】製造途中における図１のＡ−Ａ線に沿って示す断面図（その９）
【図１６】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１０）
【図１７】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１１）
【図１８】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１２）
【図１９】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１３）
【図２０】本発明の第２の実施形態に係る図２Ｂ相当図
【符号の説明】
【００７０】
図面中、２はシリコン基板（半導体基板）、５はゲート絶縁膜（第１のゲート絶縁膜）、６、ＦＧは浮遊ゲート電極（電荷蓄積層）、７はゲート間絶縁膜（第２のゲート絶縁膜）、７ａａはシリコン窒化膜、７ａｂは高誘電体絶縁膜、７ａｃはシリコン酸化膜、７ｂは高誘電体絶縁膜、７ｃａはシリコン酸化膜、７ｃｂはシリコン窒化膜、７ａは下層絶縁膜、７ｃは上層絶縁膜、８は導電層（制御ゲート電極層）、ＣＧは制御ゲート電極層を示す。
【図１】
0005132330.tif 000002
【図２Ａ】
0005132330.tif 000003
【図２Ｂ】
0005132330.tif 000004
【図２Ｃ】
0005132330.tif 000005
【図３】
0005132330.tif 000006
【図４】
0005132330.tif 000007
【図５】
0005132330.tif 000008
【図６】
0005132330.tif 000009
【図７】
0005132330.tif 000010
【図８】
0005132330.tif 000011
【図９】
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【図１０】
0005132330.tif 000013
【図１１】
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【図１２】
0005132330.tif 000015
【図１３】
0005132330.tif 000016
【図１４】
0005132330.tif 000017
【図１５】
0005132330.tif 000018
【図１６】
0005132330.tif 000019
【図１７】
0005132330.tif 000020
【図１８】
0005132330.tif 000021
【図１９】
0005132330.tif 000022
【図２０】
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