(57)【特許請求の範囲】
【請求項１】
基板表面からその深さ方向に向かって配設されたトレンチと、
前記トレンチの内壁表面上に配設され、２．３ｇ／ｃｍ3〜２．４ｇ／ｃｍ3の範囲内の膜密度となるように成膜されたシリコン酸化膜からなる堆積型絶縁膜と、
前記堆積型絶縁膜の表面上に配設され、１．５ｇ／ｃｍ3〜２．２ｇ／ｃｍ3の範囲内の膜密度となるように、ポリシラザンを溶解した液体材料を塗布して乾燥させてなるシリコン酸化膜からなり、前記堆積型絶縁膜の膜密度に比べて膜密度が低い塗布型絶縁膜と、
前記堆積型絶縁膜と前記塗布型絶縁膜との間に配設され、ＨＤＰ−ＣＶＤ法により成膜されたシリコン酸化膜からなり、前記堆積型絶縁膜の膜密度と前記塗布型絶縁膜の膜密度との中間の膜密度を有する中間絶縁膜と、
を有する絶縁分離領域を備えたことを特徴とする半導体装置。
【請求項２】
基板表面部に配設されたチャネル形成領域と、
前記チャネル形成領域上に配設された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配設された電荷蓄積層と、
前記電荷蓄積層上に配設された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に配設された制御電極と、を有する不揮発性記憶素子と、
前記基板表面の前記チャネル形成領域を挟む対向位置に配設され、前記基板表面からその深さ方向に向かって配設されたトレンチと、
前記トレンチの内壁表面上に配設され、２．３ｇ／ｃｍ3〜２．４ｇ／ｃｍ3の範囲内の膜密度となるように成膜されたシリコン酸化膜からなる堆積型絶縁膜と、
前記堆積型絶縁膜の表面上に配設され、１．５ｇ／ｃｍ3〜２．２ｇ／ｃｍ3の範囲内の膜密度となるように、ポリシラザンを溶解した液体材料を塗布して乾燥させてなるシリコン酸化膜からなり、前記堆積型絶縁膜の膜密度に比べて膜密度が低い塗布型絶縁膜と、
前記堆積型絶縁膜と前記塗布型絶縁膜との間に配設され、ＨＤＰ−ＣＶＤ法により成膜されたシリコン酸化膜からなり、前記堆積型絶縁膜の膜密度と前記塗布型絶縁膜の膜密度との中間の膜密度を有する中間絶縁膜と、を有する絶縁分離領域と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記中間絶縁膜にはＯＨ終端処理が施されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板表面からその深さ方向に向かってトレンチを形成する工程と、
前記トレンチの内壁表面上に、２．３ｇ／ｃｍ3〜２．４ｇ／ｃｍ3の範囲内の膜密度となるようにシリコン酸化膜を成膜することで第１の絶縁膜を堆積させる工程と、
前記第１の絶縁膜上に、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、ポリシラザンを溶解した絶縁膜材料を塗布して前記絶縁膜材料に熱処理を行い、１．５ｇ／ｃｍ3〜２．２ｇ／ｃｍ3の範囲内の膜密度のシリコン酸化膜からなる塗布型絶縁膜を形成する工程とを備え、
前記第２の絶縁膜は、前記第１の絶縁膜の膜密度と前記塗布型絶縁膜の膜密度との中間の膜密度を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に基板上に絶縁膜を有する半導体装置及び基板上に絶縁膜を形成する半導体装置の製造方法に関する。更には、本発明は、素子間の絶縁分離領域を有する半導体装置及びその製造方法、特に高集積化が要求されている不揮発性記憶素子間の絶縁分離領域を有する半導体装置及びその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性記憶装置（EEPROM：Electronically Erasable and Programmable Read Only Memory）の高集積化並びに大記憶容量化が要求されている。NAND型EEPROMの１ビットの記憶容量を記憶可能な不揮発性記憶素子（メモリセル）は、電荷蓄積層（フローティングゲート電極）を有する電界効果トランジスタにより構成されている。すなわち、不揮発性記憶素子は、チャネル形成領域と、チャネル形成領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上にゲート絶縁膜を介して形成された制御電極（コントロールゲート電極）と、ソース領域及びドレイン領域とを備えている。
【０００３】
不揮発性記憶装置のメモリセルアレイにおいて、データ線とワード線とは互いに交差して配置されている。複数個例えば８個の不揮発性記憶素子は、互いにソース領域とドレイン領域とを共有し（相互に電気的に接続し）、データ線の延在方向に配列されている。この複数個の不揮発性記憶素子は１バイトを構築する。配列の一端側の不揮発性記憶素子はセレクトゲートを通してデータ線に接続され、配列の他端側の不揮発性記憶素子はセレクトゲートを通して又は直接ソース線に接続されている。複数個のそれぞれの制御電極には各々ワード線が接続されている。
【０００４】
不揮発性記憶素子においては、電荷蓄積層に電荷（電子）が蓄積されるか否かにより情報「０」又は情報「１」が記憶され、この記憶された情報によってソース領域とドレイン領域との間に電流が流れるか否かが決定されている。
【０００５】
NAND型EEPROMの高集積化並びに大記憶容量化の実現には、不揮発性記憶素子の微細化を図ることが重要であるが、互いに隣接する不揮発性記憶素子間の絶縁分離領域（アイソレーション領域）の占有面積を減少することが不可欠である。下記特許文献１には、シャロートレンチアイソレーション（STI：Shallow Trench Isolation）技術と成膜技術とを組み合わせて絶縁分離領域の占有面積を減少することができる半導体装置及びその製造方法が開示されている。
【０００６】
すなわち、この半導体装置及びその製造方法においては、シャロートレンチアイソレーション技術を利用して半導体基板にトレンチが形成され、このトレンチ内部にシリコン酸化膜が埋設されている。シリコン酸化膜には、高密度プラズマ−化学的気相堆積（HDP-CVD：High Density Plasma - Chemical Vapor Deposition）法により成膜されたシリコン酸化膜と、それに積層された塗布法（スピンオングラス法：Spin On Glass）により塗布し転換されたシリコン酸化膜とが採用されている。
【特許文献１】特開２００５−２４３７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示された半導体装置及びその製造方法においては、不揮発性記憶装置の不揮発性記憶素子間の離間距離をトレンチにより半導体基板の深さ方向において確保することができるので、絶縁分離領域の占有面積を減少することができる。更に、HDP-CVD法により成膜されるシリコン酸化膜は、緻密な膜質を有しているので、耐リーク電流性能に優れ、塗布法により成膜されるシリコン酸化膜は、塗布時に流動性を有しているので、トレンチの開口寸法が微細になっても十分にその内部に充填することができる。特に、前者のシリコン酸化膜はトレンチの内部に埋設されるとともに不揮発性記憶素子の電荷蓄積層の表面を覆うように形成されているので、電荷保持特性を向上することができる。そして、不揮発性記憶装置の製造プロセスにおいては、不揮発性記憶素子の電荷蓄積層をパターンニングしたマスクを利用してトレンチを形成しており、マスク表面からトレンチの底面までの高さとトレンチの開口寸法とのアスペクト比が大きいので、後者のシリコン酸化膜はトレンチの内部を確実に充填することができる。
【０００８】
しかしながら、前述の半導体装置及びその製造方法においては、緻密な膜質を有するHDP-CVD法により成膜されたシリコン酸化膜と塗布法により成膜されたシリコン酸化膜との界面において、双方の膜密度に起因する剥離やクラックの発生については配慮がなされていなかった。
【０００９】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、積層された絶縁膜間の剥離やクラックの発生を防止することができる半導体装置及びその製造方法を提供することである。
【００１０】
更に、本発明の目的は、上記目的を達成することにより、高集積化並びに大記憶容量化を実現することができる不揮発性記憶機能を備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の実施の形態に係る第１の特徴は、半導体装置において、基板表面からその深さ方向に向かって配設されたトレンチと、トレンチの内壁表面上に配設され、２．３ｇ／ｃｍ3〜２．４ｇ／ｃｍ3の範囲内の膜密度となるように成膜されたシリコン酸化膜からなる堆積型絶縁膜と、堆積型絶縁膜の表面上に配設され、１．５ｇ／ｃｍ3〜２．２ｇ／ｃｍ3の範囲内の膜密度となるように、ポリシラザンを溶解した液体材料を塗布して乾燥させてなるシリコン酸化膜からなり、堆積型絶縁膜の膜密度に比べて膜密度が低い塗布型絶縁膜と、堆積型絶縁膜と塗布型絶縁膜との間に配設され、ＨＤＰ−ＣＶＤ法により成膜されたシリコン酸化膜からなり、堆積型絶縁膜の膜密度と塗布型絶縁膜の膜密度との中間の膜密度を有する中間絶縁膜とを有する絶縁分離領域を備える。
【００１３】
本発明の実施の形態に係る第２の特徴は、半導体装置において、基板表面部に配設されたチャネル形成領域と、チャネル形成領域上に配設された第１のゲート絶縁膜と、第１のゲート絶縁膜上に配設された電荷蓄積層と、電荷蓄積層上に配設された第２のゲート絶縁膜と、第２のゲート絶縁膜上に配設された制御電極と、を有する不揮発性記憶素子と、基板表面のチャネル形成領域を挟む対向位置に配設され、基板表面からその深さ方向に向かって配設されたトレンチと、トレンチの内壁表面上に配設され、２．３ｇ／ｃｍ3〜２．４ｇ／ｃｍ3の範囲内の膜密度となるように成膜されたシリコン酸化膜からなる堆積型絶縁膜と、堆積型絶縁膜の表面上に配設され、１．５ｇ／ｃｍ3〜２．２ｇ／ｃｍ3の範囲内の膜密度となるように、ポリシラザンを溶解した液体材料を塗布して乾燥させてなるシリコン酸化膜からなり、堆積型絶縁膜の膜密度に比べて膜密度が低い塗布型絶縁膜と、堆積型絶縁膜と塗布型絶縁膜との間に配設され、ＨＤＰ−ＣＶＤ法により成膜されたシリコン酸化膜からなり、堆積型絶縁膜の膜密度と塗布型絶縁膜の膜密度との中間の膜密度を有する中間絶縁膜と、を有する絶縁分離領域とを備える。
【００１５】
本発明の実施の形態に係る第３の特徴は、基板表面からその深さ方向に向かってトレンチを形成する工程と、トレンチの内壁表面上に、２．３ｇ／ｃｍ3〜２．４ｇ／ｃｍ3の範囲内の膜密度となるようにシリコン酸化膜を成膜することで第１の絶縁膜を堆積させる工程と、第１の絶縁膜上に、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜からなる第２の絶縁膜を形成する工程と、第２の絶縁膜上に、ポリシラザンを溶解した絶縁膜材料を塗布して絶縁膜材料に熱処理を行い、１．５ｇ／ｃｍ3〜２．２ｇ／ｃｍ3の範囲内の膜密度のシリコン酸化膜からなる塗布型絶縁膜を形成する工程とを備え、第２の絶縁膜は、第１の絶縁膜の膜密度と塗布型絶縁膜の膜密度との中間の膜密度を有する。
【発明の効果】
【００１６】
本発明によれば、積層された絶縁膜間の剥離やクラックの発生を防止することができる半導体装置及びその製造方法を提供することができる。
【００１７】
更に、本発明によれば、高集積化並びに大記憶容量化を実現することができる不揮発性記憶機能を備えた半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態を図面を参照して詳細に説明する。なお、本実施の形態は、本発明を適用して最も効果的な半導体装置として、NAND型EEPROMに適用した例を説明するものである。
【００１９】
［半導体装置、NAND型EEPROM及び絶縁分離領域の構成］
図１乃至図３に示すように、本発明の一実施の形態に係る半導体装置１は、基板１０表面部に配設されたチャネル形成領域２０と、チャネル形成領域２０上に配設された第１のゲート絶縁膜２１と、第１のゲート絶縁膜２１上に配設された電荷蓄積層（フローティングゲート電極）２２と、電荷蓄積層２２上に配設された第２のゲート絶縁膜２３と、第２のゲート絶縁膜２３上に配設された制御電極（コントロールゲート電極）２４と、ソース領域及びドレイン領域として使用される一対の主電極領域２６とを有する不揮発性記憶素子（メモリセル）Ｍとを有するNAND型EEPROMを備えている。更に、半導体装置１は、基板１０表面のチャネル形成領域２０を挟む対向位置に配設され、基板１０表面からその深さ方向に向かって配設されたトレンチ（素子間分離用溝）１１と、トレンチ１１の内壁表面上に配設された堆積型絶縁膜１２１と、堆積型絶縁膜１２１の表面上に配設され、堆積型絶縁膜１２１の膜密度に比べて膜密度が低い塗布型絶縁膜１２３と、堆積型絶縁膜１２１と塗布型絶縁膜１２３との間に配設され、堆積型絶縁膜１２１の膜密度と塗布型絶縁膜１２３の膜密度との中間の膜密度を有する中間絶縁膜１２２とを有する絶縁分離領域（素子間分離領域）１３とを備えている。
【００２０】
基板１０には本実施の形態において単結晶シリコン基板が使用されている。NAND型EEPROMは、基板１０の主面部分、若しくは基板１０の主面部分に配設されたウエル領域の主面部分に搭載されている。また、基板１０には単結晶シリコン基板上に絶縁層を介して半導体活性領域を配設したSOI（silicon on insulator）基板を使用することができ、SOI基板においてはその半導体活性領域にNAND型EEPROMを搭載することができる。また、NAND型EEPROMは、単独回路（若しくはユニット）として基板１０に搭載されてもよいし、他の論理回路や記憶回路と共に基板１０に搭載されていてもよい。
【００２１】
NAND型EEPROMの不揮発性記憶素子Ｍは１ビットの情報を記憶する。この不揮発性記憶素子Ｍは、図３中、横方向に延在し縦方向に複数本互いに離間して規則的に配列されたワード線２４ＷＬと、縦方向に延在し横方向に複数本互いに離間して規則的に配設されたデータ線２９ＤＬとの交差部分に配置されている。不揮発性記憶素子Ｍの主電極領域２６は縦方向に隣接する他の不揮発性記憶素子Ｍの主電極領域２６と共用され電気的に接続され、この複数個の不揮発性記憶素子Ｍは素子列を構築する。この素子列は例えば１バイトの情報を記憶する。素子列の一端側は図示しないセレクト素子を通してデータ線２９ＤＬに接続され、素子列の他端は同様に図示しないセレクト素子を通してソース線に接続されている。素子列の各々不揮発性記憶素子Ｍにはワード線２４ＷＬが接続されている。
【００２２】
不揮発性記憶素子Ｍの第１のゲート絶縁膜２１は、トンネル絶縁膜としても使用され、例えばシリコン酸化膜により形成されている。電荷蓄積層２２は、不揮発性記憶素子Ｍに流れる電流の導通若しくは非導通を制御する閾値電圧を決定する電荷を蓄積する、すなわち情報「０」若しくは情報「１」となる電荷を蓄積する。この電荷蓄積層２２は例えば多結晶シリコン膜により形成されている。
【００２３】
第２のゲート絶縁膜２１には、本実施の形態において、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜のそれぞれを順次積層した複合膜が使用されている。制御電極２４には、本実施の形態において、多結晶シリコン膜２４１とその表面上に積層した高融点シリサイド膜２４２例えばタングステンシリサイド膜との積層膜が使用されている。
【００２４】
図２に示すように、電荷蓄積層２２の側面、第２のゲート絶縁膜２１の側面、制御電極２４の側面及びこの制御電極２４の上面には絶縁膜２５が配設されている。この絶縁膜２５には、例えばプラズマCVD法により成膜された、緻密な膜質を有するシリコン窒化膜が使用されている。この絶縁膜２５は電荷蓄積層２２に蓄積された電荷のリークを防止することができ、不揮発性記憶素子Ｍの電荷保持特性を向上することができる。ワード線２４ＷＬは、制御電極２４と同一導電層により形成され、制御電極２４と一体に形成されている。
【００２５】
一対の主電極領域２６は本実施の形態においてｎ型半導体領域により形成されている。従って、不揮発性記憶素子Ｍは、電荷蓄積層２２を有する、ｎチャネル導電型電界効果トランジスタにより構築されている。なお、主電極領域２６は、本実施の形態においてシングル拡散構造により形成されているが、LDD（Lightly doped drain）構造により構成してもよい。
【００２６】
データ線２９ＤＬは、不揮発性記憶素子Ｍ上に層間絶縁膜２７を介在して配設されており、層間絶縁膜２７に形成された接続孔（図示しない。）を通してセレクト素子に接続されている。データ線２９ＤＬには、例えばアルミニウム合金膜の単層か、又はそれにバリアメタル膜や反射防止膜を積層した複合膜を使用することができる。
【００２７】
絶縁分離領域１３のトレンチ１１は、不揮発性記憶素子Ｍのチャネル領域２０のチャネル幅を規定するように、図３中、横方向に互いに離間して配列され、縦方向に延在している。トレンチ１１の側壁の位置と不揮発性記憶素子Ｍの電荷蓄積層２２の側面の位置とは実質的に一致しており、基板１０主面と直交する真上から見たとき、双方の位置は一本のライン上に存在する。
【００２８】
絶縁分離領域１３のトレンチ１１の内部には堆積型絶縁膜１２１、中間絶縁膜１２２及び塗布型絶縁膜１２３を順次積層した充填材１２が埋設されている。充填材１２のうち、堆積型絶縁膜１２１は、非常に緻密な膜質を有する、例えばHDP-CVD法により成膜されたシリコン酸化膜により形成されている。例えばHDP-CVD法により成膜されたシリコン酸化膜は２．３ｇ／ｃｍ3〜２．４ｇ／ｃｍ3の範囲内の膜密度を有する。この堆積型絶縁膜１２１は基本的には下地表面の段差形状に沿って比較的均一な膜厚を持って形成することができる。本実施の形態に係るトレンチ１１においては、４以上の大きなアスペクト比を有しているので、トレンチ１１の側壁上に成膜される堆積型絶縁膜１２１の膜厚は底面上に成膜されるその膜厚に比べて薄くなる。
【００２９】
堆積型絶縁膜１２１の成膜条件とは若干相違しているが、中間絶縁膜１２２は例えばHDP-CVD法により成膜されたシリコン酸化膜により形成されている。本実施の形態において、中間絶縁膜１２２はシリコン系堆積型絶縁膜である。この中間絶縁膜１２２にはその成膜後にＯＨ終端処理が施されている。ＯＨ終端処理は、中間絶縁膜１２２のシリコン（Ｓｉ）の未結合手（ダングリングボンド）に酸素（Ｏ）又は酸素への転換を容易に行える水素（Ｈ）を結合する処理である。このＯＨ終端処理が行われた中間絶縁膜１２２はその上層に形成される塗布型絶縁膜１２３との間の密着性を向上することができる。
【００３０】
塗布型絶縁膜１２３は、有機溶媒にポリシラザンを溶解した液体材料を回転塗布（Spin On Glass）法を用いて塗布した後、この塗布された液体材料を乾燥することにより形成する。ポリシラザンには、構造式−［ＳｉＨ２ＮＨ］ｎ−（ｎは自然数）において表されるポリベルヒドロシニザンを実用的に使用することができる。また、ポリシラザンには、構造式−［ＳｉＲ１Ｒ２−ＮＲ３］ｍ−（ｍは自然数）において表され、側鎖Ｒ１、Ｒ２若しくはＲ３に−ＣＨ3、−ＣＨ＝ＣＨ2若しくは−ＯＣＨ3を有するものを使用することができる。有機溶媒には芳香族化合物又は脂肪族化合物を使用することができる。具体的には、ベンゼン、トルエン、キシレン、ジエチルエーテル、ジブチルエーテル等の使用が実用的である。逆に、水やアルコール類は反応するために有機溶媒として好ましくない。また、ケトンやエステル類により溶解された水は有機溶媒として好ましくない。塗布型絶縁膜１２３は、液体材料を使用しているので、特に大きなアスペクト比を有するトレンチ１１の内部を確実に埋設する充填材として最適であり、更に塗布型絶縁膜１２３の表面を平坦化することができる。塗布型絶縁膜１２３は１．５ｇ／ｃｍ3〜２．２ｇ／ｃｍ3の範囲内の膜密度を有する。
【００３１】
なお、図示しないが、データ線２９ＤＬ上にはファイナルパッシベーション膜が配設されている。
【００３２】
［半導体装置、NAND型EEPROM及び絶縁分離領域の製造方法］
前述の半導体装置１の製造方法つまりNAND型EEPROM及び絶縁分離領域の製造方法を説明する。
【００３３】
まず最初に、基板１０を準備する。基板１０には前述のように単結晶シリコン基板を実用的に使用することができる。
【００３４】
次に、基板１０主面上のNAND型EEPROMの形成領域において、第１のゲート絶縁膜２１、電荷蓄積層２２、製造用マスク３０のそれぞれを順次積層し、図４に示すように不揮発性記憶素子Ｍのチャネル幅（又は絶縁分離領域１３の寸法）を決定するパターンニングを行う。例えば、第１のゲート絶縁膜２１には熱酸化法により形成されたシリコン酸化膜が使用され、このシリコン酸化膜は８ｎｍ〜１２ｎｍ程度の膜厚により形成される。電荷蓄積層２２にはCVD法により成膜された多結晶シリコン膜が使用され、この多結晶シリコン膜は８０ｎｍ〜１２０ｎｍ程度の膜厚により形成される。ここでのパターンニング工程においては、電荷蓄積層２２のチャネル幅寸法とチャネル長寸法のうち前者のチャネル幅寸法が決定され、チャネル長方向に隣接する他の不揮発性記憶素子Ｍの電荷蓄積層２２は互いに連結された状態にある。製造用マスク３０は、トレンチ１１を形成するエッチングマスク、トレンチ１１内部に充填材１２を充填する際のエッチングストッパマスクやエッチングマスク等に使用される。製造用マスク３０には例えばCVD法により成膜されたシリコン窒化膜（SiN膜）が使用され、このシリコン窒化膜は５０ｎｍ〜１００ｎｍ程度の膜厚により形成される。
【００３５】
図５に示すように、製造用マスク３０を使用し、それから露出する基板１０の表面から深さ方向に向かってエッチングを行い、トレンチ１１を形成する。トレンチ１１は、例えばチャネル幅方向と同一方向において開口寸法を８０ｎｍ〜１２０ｎｍ程度に設定し、基板１０表面からの深さを２００ｎｍ〜３００ｎｍ程度に設定する。トレンチ１１の形成には例えばRIE（Reactive Ion etching）等の異方性エッチングを実用的に使用することができる。
【００３６】
図６に示すように、基板１０主面上の全面、つまり第１のゲート絶縁膜２１の側面上、電荷蓄積層２２の側面上、製造用マスク３０の上面上及び側面上、トレンチ１１の内壁面上及び底面上のすべてに堆積型絶縁膜１２１を形成し、引き続き堆積型絶縁膜１２１上に中間絶縁膜１２２、塗布型絶縁膜１２３のそれぞれを順次形成する。
【００３７】
堆積型絶縁膜１２１には緻密な膜質を有する例えばHDP-CVD法により成膜されたシリコン酸化膜を実用的に使用することができ、このシリコン酸化膜は２０ｎｍ〜３０ｎｍ程度の膜厚において形成される。堆積型絶縁膜１２１の膜厚はトレンチ１１のチャネル幅方向と同一方向の開口寸法の２分の１の寸法よりも薄く設定されており、製造用マスク３０の肩部分の成膜膜厚がそれ以外の部分に比べて厚くなるオーバーハング現象に伴う、トレンチ１１内部の巣の発生を防止することができる。HDP-CVD法においては、プラズマ密度が高い程、成膜材料ガスの分解効率を高くすることができ、堆積型絶縁膜１２１の膜中に存在するＳｉ−ＯＨ基やＨ−ＯＨ基を減少することができる。プラズマ密度は例えば１０10atoms/cm3〜１０12atoms/cm3程度の範囲内に設定する。
【００３８】
中間絶縁膜１２２には堆積型絶縁膜１２１と同様にHDP-CVD法により成膜されたシリコン酸化膜を実用的に使用することができる。このシリコン酸化膜は、堆積絶縁膜１２１の成膜に引き続き、同一チャンバ内において成膜条件を変える、具体的にはプラズマ密度を下げることにより形成する。プラズマ密度を下げると、Ｓｉ−ＯＨ基を増加することができ、膜密度を下げることができる。換言すれば、プラズマ密度を下げることは、中間絶縁膜（シリコン酸化膜）１２２のＳｉの未結合手にＯやＨを供給するＯＨ終端処理を実施したことになる。シリコン酸化膜は例えば８ｎｍ〜１２ｎｍ程度の膜厚において形成される。
【００３９】
塗布型絶縁膜１２３は有機溶媒に例えばポリシラザンを溶解した液体材料を回転塗布法により塗布する。液体材料は、トレンチ１１の深さ、第１のゲート絶縁膜２１の膜厚、電荷蓄積層２０の膜厚及び製造用マスク３０の膜厚をすべて加算した寸法の段差形状を埋め込み、その表面を平坦化することができる程度の膜厚において塗布される。特に、NAND型EEPROMにおいては、不揮発性記憶素子Ｍとチャネル幅方向に隣接する他の不揮発性記憶素子Ｍとの間の間隔が狭く、かつ電荷蓄積層２１の膜厚分及び製造用マスク３０の膜厚分、トレンチ１１の深さが見かけ上深くなるので、このような高アスペクト比を有する溝を確実に充填することができる充填材として液体材料は最適である。塗布された液体材料は、ホットプレートを使用し、１５０℃の温度を３分間与えるプリベーク処理を行い、乾燥させた後、熱処理を行い、酸化膜に転換する。この後、Ｈ2Ｏ雰囲気内、Ｏ2雰囲気内又はＮ2雰囲気内において２００℃〜１０００℃の温度範囲内の熱処理を行い、ポリシラザンをシリコン酸化膜に転換することにより、塗布型絶縁膜１２３を形成する。
【００４１】
図８に示すように、基板１０上の全面に化学機械研磨（CMP：chemical mechanical polishing）処理を行い、製造用マスク３０の表面が露出するまで、製造用マスク３０上の塗布型絶縁膜１２３、中間絶縁膜１２２及び堆積型絶縁膜１２１を部分に除去する。同時に、トレンチ１１内部及びチャネル幅方向に隣接する電荷蓄積層２２間には塗布型絶縁膜１２３、中間絶縁膜１２２及び堆積型絶縁膜１２１の他の残部が埋設され、塗布型絶縁膜１２３の表面の高さと製造用マスク３０の表面の高さとが一致し、これらの表面を平坦化することができる。引き続き、Ｎ2雰囲気内において熱処理が行われ、堆積型絶縁膜１２１、中間絶縁膜１２２及び塗布型絶縁膜１２３が焼き締められる。
【００４２】
次に、製造用マスク３０をエッチングマスクとして使用し、トレンチ１１の上部であって電荷蓄積層２２間に埋設されている堆積型絶縁膜１２１、中間絶縁膜１２２及び塗布型絶縁膜１２３の一部をエッチングにより除去する。エッチング工程が終了すると、トレンチ１１と、その内部に充填された堆積型絶縁膜１２１、中間絶縁膜１２２及び塗布型絶縁膜１２３を含む充填材１２とを備えた絶縁分離領域１３を完成することができる（図９参照。）。エッチングには例えばバッファード沸酸（buffered HF）溶液を用いたウエットエッチングが使用され、エッチング深さは電荷蓄積層２２の膜厚内に止められる。つまり、エッチングは電荷蓄積層２２の側面の一部が露出される範囲内に止められる。
【００４３】
そして、図９に示すように、製造用マスク３０を除去する。製造用マスク３０の除去には燐酸溶液を使用することができる。
【００４４】
次に、少なくとも電荷蓄積層２２の表面（上面及び側面）上に第２のゲート絶縁膜２３を形成する。前述のように、第２のゲート絶縁膜２３には、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜のそれぞれを順次積層した複合膜を使用することができる。
【００４５】
図１０に示すように、電荷蓄積層２２上に第２のゲート絶縁膜２３を介在して制御電極２４を形成するとともに、制御電極２４と一体に接続されかつ同一ゲート配線層によりワード線２４ＷＬを形成する。制御電極２４及びワード線２４ＷＬにはシリコン多結晶膜２４１とその上層に積層されたタングステンシリサイド膜との複合膜を実用的に使用することができる。
【００４６】
なお、制御電極２４及びワード線２４ＷＬのパターンニングを行うと、引き続き重ね切りされ、電荷蓄積層２２のチャネル長寸法が決定される（チャネル長方向のパターンニングが行われる。）。このパターンニングにはRIE等の異方性エッチングを実用的に使用することができる。
【００４７】
基板１０の主面部の絶縁分離領域１３及び制御電極２４に周囲を囲まれた領域内において、前述の図２に示すように、ソース領域及びドレイン領域として使用される一対の主電極領域２６を形成する。主電極領域２６は、例えばイオン注入法によりｎ型不純物を基板１０に注入し、このｎ型不純物を活性化することにより形成することができる。この主電極領域２６を形成することにより、不揮発性記憶素子Ｍを完成することができる（図２及び図３参照。）。
【００４８】
次に、不揮発性記憶素子Ｍ上を含む基板１０の全面上に層間絶縁膜２７を形成し、図示しないセレクト素子の主電極（ドレイン領域）上の層間絶縁膜２７を除去して接続孔を形成する。そして、接続孔を通してセレクト素子の主電極領域に接続するように、層間絶縁膜２７上にデータ線２９ＤＬを形成する（図１乃至図３参照。）。データ線２９ＤＬには例えばスパッタリング法により成膜されたアルミニウム合金膜を主体とする複合膜を実用的に使用することができる。そして、図示しないパッシベーション膜を形成すると、前述の図１乃至図３に示すNAND型EEPROMを完成することができ、結果的に本実施の形態に係る半導体装置１を完成することができる。
【００４９】
以上説明したように、本実施の形態に係る半導体装置１及びその製造方法においては、堆積型絶縁膜１２１と塗布型絶縁膜１２３との間に双方の中間の膜密度を有する中間絶縁膜１２２を備えたので、堆積型絶縁膜１２１と塗布型絶縁膜１２３との間の剥離や塗布型絶縁膜１２３のクラックの発生を防止することができる。
【００５０】
更に、中間絶縁膜１２２にはＯＨ終端処理を行ったので、中間絶縁膜１２２と塗布型絶縁膜１２３との間の密着性を向上することができ、堆積型絶縁膜１２１と塗布型絶縁膜１２３との間の剥離や塗布型絶縁膜１２３のクラックの発生をより一層防止することができる。
【００５２】
本実施の形態に係るこれらの作用効果は、絶縁分離領域１３の充填材１２の高さ寸法が、トレンチ１１の深さ寸法に加えて第１のゲート絶縁膜２１の膜厚、電荷蓄積層２２の膜厚及び製造用マスク３０の膜厚分大きくなる（充填材１３の充填の際のアスペクト比が大きい）、NAND型EEPROMに適用した場合に顕著である。従って、NAND型EEPROMを備えた半導体装置１においては、高集積化を実現することができ、又大記憶容量化を実現することができる。
【００５４】
（その他の実施の形態）
本発明は、前述の一実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変形可能である。例えば、前述の実施の形態はNAND型EEPROMを備えた半導体装置に本発明を適用した例を説明したが、本発明は、NAND型EEPROM以外の記憶装置の素子間を分離する絶縁分離領域を備えた半導体装置、論理素子間を分離する絶縁分離領域を備えた半導体装置等に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施の形態に係る半導体装置の要部断面図（図３に示すＦ１−Ｆ１切断線に沿って切った断面図）である。
【図２】図１に示す半導体装置の他の要部断面図である（図３に示すＦ２−Ｆ２切断線に沿って切った断面図）である。
【図３】図１及び図２に示す半導体装置の要部平面図である。
【図４】第１の工程断面図である。
【図５】第２の工程断面図である。
【図６】第３の工程断面図である。
【図７】第４の工程断面図である。
【図８】第５の工程断面図である。
【図９】第６の工程断面図である。
【図１０】第７の工程断面図である。
【符号の説明】
【００５６】
１…半導体装置、１０…基板、１１…トレンチ、１２…充填材、１２１…塗布型絶縁膜、１２２…中間絶縁膜、１２３…塗布型絶縁膜、１３…絶縁分離領域、２０…チャネル形成領域、２１…第１のゲート絶縁膜、２２…電荷蓄積層、２３…第２のゲート絶縁膜、２４…制御電極、２４ＷＬ…ワード線、２６…主電極領域、２７…層間絶縁膜、２９ＤＬ…データ線、３０…製造用マスク、Ｍ…不揮発性記憶素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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