(57)【特許請求の範囲】
【請求項１】
表示領域を有するサブ画素がマトリクス状に多数設けられたＴＦＴ基板と、
このＴＦＴ基板に対向して設けられた対向基板と、
この対向基板と前記ＴＦＴ基板とに挟まれた液晶層と、
前記ＴＦＴ基板上に設けられた走査信号配線及び共通信号配線と、
前記ＴＦＴ基板、前記走査信号配線及び前記共通信号配線の上に設けられた第１絶縁膜と、
この第１絶縁膜上に設けられたソース電極と、
前記第１絶縁膜及び前記ソース電極の上に設けられた第２絶縁膜と、
この第２絶縁膜上に設けられた平坦化膜と、
この平坦化膜上に設けられ、前記共通信号配線に接続された、透明導電膜からなる共通電極と
前記平坦化膜上に設けられ、前記ソース電極に接続された、透明導電膜からなる画素電極とを備え、
前記共通電極と前記画素電極との間に発生する電界により、前記液晶層を動作させる横電界駆動方式の液晶表示装置であって、
前記対向基板に設けられ、当該対向基板と前記ＴＦＴ基板とのギャップを保持する柱状スペーサと、
この柱状スペーサが配置されるサブ画素と、
前記柱状スペーサが配置されないサブ画素とを更に備え、
前記表示領域では全ての領域で前記平坦化膜が形成されており、
前記第２絶縁膜上の前記平坦化膜が設けられていない領域からなる凹部領域が、前記ソース電極上の一部を含み、
前記共通電極が前記凹部領域内に延在しており、
前記共通信号配線と前記ソース電極とが前記第１絶縁膜を挟んだ構造からなる第１蓄積容量と、
前記凹部領域内に設けられ、前記共通電極と前記ソース電極とが前記第２絶縁膜を挟んだ構造からなる第２蓄積容量とを更に備え、
前記柱状スペーサが配置されるサブ画素における前記凹部領域は、前記第２蓄積容量が形成された部分から前記柱状スペーサを支持する領域まで連続的に形成され、
前記凹部領域内における前記共通電極は、前記第２絶縁膜を介して、前記走査信号配線及び前記ソース電極並びに当該走査信号配線と当該ソース電極との間を覆っている、
ことを特徴とする液晶表示装置。
【請求項２】
請求項１記載の液晶表示装置であって、
前記共通信号配線と同一層で形成され、当該共通信号配線に接続された共通補助電極を更に備え、
前記共通補助電極は、前記走査信号配線を挟んで前記第２蓄積容量と対向する側に、当該走査信号配線に沿って配置されている、
ことを特徴とする液晶表示装置。
【請求項３】
請求項１又は２記載の液晶表示装置であって、
前記柱状スペーサが配置されないサブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ前記共通電極で覆われていない、
ことを特徴とする液晶表示装置。
【請求項４】
請求項１又は２記載の液晶表示装置であって、
前記柱状スペーサが配置されないサブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ当該平坦化膜上から前記共通電極で覆われている、
ことを特徴とする液晶表示装置。
【請求項５】
請求項１又は２記載の液晶表示装置であって、
前記柱状スペーサが配置されるサブ画素と前記柱状スペーサが配置されないサブ画素との前記凹部領域の形状は同一であり、
前記柱状スペーサが配置されないサブ画素の前記凹部領域内では、前記共通電極が、前記第２絶縁膜を介して、前記走査信号配線及び前記ソース電極並びに当該走査信号配線と当該ソース電極との間を覆っている、
ことを特徴とする液晶表示装置。
【請求項６】
請求項１乃至５のいずれか一つに記載の液晶表示装置であって、
前記共通信号配線と前記共通電極とを電気的に接続する共通電極コンタクトホールを有するサブ画素と、
前記共通電極コンタクトホールを有しないサブ画素と、
を更に備えたことを特徴とする液晶表示装置。
【請求項７】
請求項６記載の液晶表示装置であって、
前記共通電極コンタクトホールを有するサブ画素は、サブ画素全体の数に占める割合が１／３以下であり、サブ画素全体の中に一定の周期で配置されている、
ことを特徴とする液晶表示装置。
【請求項８】
請求項６又は７記載の液晶表示装置であって、
前記共通電極コンタクトホールを有しないサブ画素のいずれかに前記柱状スペーサが配置され、
前記共通電極コンタクトホールを有するサブ画素には前記柱状スペーサが配置されない、
ことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、高開口率かつ高コントラストな、横電界駆動（以下「ＩＰＳ（In-Plane Switching）」という。）方式のアクティブマトリクス型液晶表示装置に関する。
【背景技術】
【０００２】
近年、ＴＶ（television）などの大型モニター向けにＩＰＳ方式の採用が広がっている。ＩＰＳ方式は、液晶の分子軸を横電界によって基板に対して平行な面内で回転させて表示を行うものであり、分子軸の立ち上がり角に対する視角依存性がなくなるため、ＴＮ（Twisted Nematic）方式よりも視角特性が大幅に有利となる（例えば特許文献１参照）。
【０００３】
一方、ＩＰＳ方式は、画素電極と共通電極とを櫛歯状に配置して横電界を印加することにより、表示領域に占める電極面積の割合が高くなるため、低開口率になるという問題があった。しかし、近年では、その問題についての改善が進んでいる。
【０００４】
［関連技術］
本発明の関連技術として、ＩＰＳ方式の一例を説明する。図１３Ａに１サブ画素の平面図を、図１３Ｂに図１３ＡにおけるＡ−Ａ’部の断面図をそれぞれ示す。なお、図１３Ａは、液晶表示装置を構成するＴＦＴ（Thin Film Transistor）基板側の平面を示す。
【０００５】
図１３Ａ及び図１３Ｂに示すサブ画素１３５１について説明する。ＴＦＴ基板１３３１の上に、第１金属層からなる走査信号配線１３０１と、並行する２本の共通信号配線１３０２とが形成されている。走査信号配線１３０１と共通信号配線１３０２との上にゲート絶縁膜１３０３が形成され、ゲート絶縁膜１３０３の上に第２金属層からなる映像信号配線１３０４、薄膜半導体層１３０５及び第２金属層からなるソース電極１３０６が形成される。映像信号配線１３０４、薄膜半導体層１３０５及びソース電極１３０６の上にはパッシベーション膜１３０７が形成され、更にパッシベーション膜１３０７の上には有機膜からなる平坦化膜１３０８が形成されている。平坦化膜１３０８の上に、透明導電膜からなる画素電極１３０９及び透明導電膜からなる共通電極１３１０が形成される。
【０００６】
映像信号配線１３０４は、パッシベーション膜１３０７及び平坦化膜１３０８を介して、その配線幅方向が共通電極１３１０によって完全に覆われている。ここで、画素電極１３０９はコンタクトホール１３１１を介してソース電極１３０６と電気的に接続され、共通電極１３１０はコンタクトホール１３１２を介して共通信号配線１３０２と電気的に接続されている。共通信号配線１３０２とソース電極１３０６とがオーバーラップした領域は、蓄積容量１３４１となる。以下、共通電極と共通信号配線とを接続するコンタクトホールを「共通電極コンタクトホール」、画素電極とソース電極とを接続するコンタクトホールを「画素電極コンタクトホール」と呼ぶこととする。
【０００７】
対向基板１３３２の側に、対向基板１３３２とＴＦＴ基板１３３１とのギャップを保持するための柱状スペーサ１３１５が形成されている。ＴＦＴ基板１３３１において柱状スペーサ１３１５が配置される箇所の周辺では、平坦化膜１３０８が存在しない凹部領域１３１４がある。凹部領域１３１４は、ＴＦＴ基板１３３１と対向基板１３３２との重ねずれを見込んで、柱状スペーサ１３１５のサイズ（幅方向）よりも広範囲にわたっている。この他、画素電極１３０９とソース電極１３０６とを接続する画素電極コンタクトホール１３１１の近傍を除き、平坦化膜１３０８はサブ画素１３５１の全面に存在している。
【０００８】
表示領域１３４３となるのは、画素電極１３０９と共通電極１３１０とが櫛歯状に形成された領域である。この領域は、平坦化膜１３０８が下地として設けられていることにより、平坦性が高いので、配向が良好となる。
【０００９】
また、櫛歯状に配置された画素電極１３０９及び共通電極１３１０は、ともに透明導電膜で形成されているため、その領域も透過率に寄与する。映像信号配線１３０４の上は、その配線幅方向が共通電極１３１０によって完全に覆われている。その構造のため、可視光を透過する開口部は、映像信号配線１３０４の周縁付近まで広げることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３２３７０６号公報（第２０−２４頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年の液晶表示装置では、医療用などハイエンド用途の増加により、画面の高精細化及び狭ピッチ化が進み、更なる高開口率化が求められている。このとき、大きな蓄積容量を得るには、大きな面積が必要となる。しかしながら、前述の関連技術では、高精細になればなるほど、画素面積に占める蓄積容量の割合が高くなって、高開口率化を難しくしている。
【００１２】
そこで、本発明の目的は、表示領域に平坦化膜が形成されることにより配向が均一で良好な構造でありながら、蓄積容量を小面積で大きく確保することのできる、液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る液晶表示装置は、
表示領域を有するサブ画素がマトリクス状に多数設けられたＴＦＴ基板と、
このＴＦＴ基板に対向して設けられた対向基板と、
この対向基板と前記ＴＦＴ基板とに挟まれた液晶層と、
前記ＴＦＴ基板上に設けられた走査信号配線及び共通信号配線と、
前記ＴＦＴ基板、前記走査信号配線及び前記共通信号配線の上に設けられた第１絶縁膜と、
この第１絶縁膜上に設けられたソース電極と、
前記第１絶縁膜及び前記ソース電極の上に設けられた第２絶縁膜と、
この第２絶縁膜上に設けられた平坦化膜と、
この平坦化膜上に設けられ、前記共通信号配線に接続された、透明導電膜からなる共通電極と
前記平坦化膜上に設けられ、前記ソース電極に接続された、透明導電膜からなる画素電極とを備え、
前記共通電極と前記画素電極との間に発生する電界により、前記液晶層を動作させる横電界駆動方式の液晶表示装置であって、
前記表示領域では全ての領域で前記平坦化膜が形成されており、
前記第２絶縁膜上の前記平坦化膜が設けられていない領域からなる凹部領域が、前記ソース電極上の一部を含み、
前記共通電極が前記凹部領域内に延在しており、
前記共通信号配線と前記ソース電極とが前記第１絶縁膜を挟んだ構造からなる第１蓄積容量と、
前記凹部領域内に設けられ、前記共通電極と前記ソース電極とが前記第２絶縁膜を挟んだ構造からなる第２蓄積容量とを更に備えていること、
を特徴とする。
【発明の効果】
【００１４】
本発明によれば、ソース電極に絶縁膜を介して共通電極を重ねて新たな蓄積容量を実現したことにより、共通電極が透明導電膜からなるので開口率を損ねることなく、すなわち小面積で、蓄積容量を大きく確保することができる。
【図面の簡単な説明】
【００１５】
【図１Ａ】実施形態１の液晶表示装置における、柱状スペーサを配置するサブ画素を示す平面図である。
【図１Ｂ】図１ＡにおけるＡ−Ａ’部を示す断面図である。
【図２Ａ】実施形態１の液晶表示装置における、柱状スペーサを配置しないサブ画素を示す平面図である。
【図２Ｂ】図２ＡにおけるＡ−Ａ’部を示す断面図である。
【図３Ａ】実施形態１の液晶表示装置における、柱状スペーサを配置せず、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設ける、サブ画素を示す平面図である。
【図３Ｂ】図３ＡにおけるＡ−Ａ’部を示す断面図である。
【図４】実施形態１の液晶表示装置における、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設けた場合の１画素分のサブ画素を示す平面図である。
【図５】実施形態１の液晶表示装置における、共通信号配線と共通電極とを接続する共通電極コンタクトホールを間引いた場合の１画素分のサブ画素を示す平面図である。
【図６Ａ】実施形態２の液晶表示装置における、柱状スペーサを配置しないサブ画素を示す平面図である。
【図６Ｂ】図６ＡにおけるＡ−Ａ’部を示す断面図である。
【図７Ａ】実施形態２の液晶表示装置における、柱状スペーサを配置せず、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設けるサブ画素を示す平面図である。
【図７Ｂ】図７ＡにおけるＡ−Ａ’部を示す断面図である。
【図８】実施形態２の液晶表示装置における、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設けた場合の１画素分のサブ画素を示す平面図である。
【図９】実施形態２の液晶表示装置における、共通信号配線と共通電極とを接続する共通電極コンタクトホールを間引いた場合の１画素分のサブ画素を示す平面図である。
【図１０Ａ】実施形態３の液晶表示装置における、柱状スペーサを配置せず、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設ける、サブ画素を示す平面図である。
【図１０Ｂ】図１０ＡにおけるＡ−Ａ’部を示す断面図である。
【図１１】実施形態３の液晶表示装置における、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設けた場合の１画素分のサブ画素を示す平面図である。
【図１２】実施形態３の液晶表示装置における、共通信号配線と共通電極とを接続する共通電極コンタクトホールを間引いた場合の１画素分のサブ画素を示す平面図である。
【図１３Ａ】関連技術の液晶表示装置における、柱状スペーサを配置するサブ画素を示す平面図である。
【図１３Ｂ】図１３ＡにおけるＡ−Ａ’部を示す断面図である。
【図１４Ａ】本発明に係る液晶表示装置の基本構成における、柱状スペーサを配置するサブ画素を示す平面図である。
【図１４Ｂ】図１４ＡにおけるＡ−Ａ’部を示す断面図である。
【図１５Ａ】実施形態４の液晶表示装置における、柱状スペーサを配置するサブ画素を示す平面図である。
【図１５Ｂ】図１５ＡにおけるＡ−Ａ’部を示す断面図である。
【図１６Ａ】実施形態４の液晶表示装置における、柱状スペーサを配置しないサブ画素を示す平面図である。
【図１６Ｂ】図１６ＡにおけるＡ−Ａ’部を示す断面図である。
【図１７Ａ】実施形態４の液晶表示装置における、柱状スペーサを配置せず、共通信号配線と共通電極との共通電極コンタクトホールを設ける、サブ画素を示す平面図である。
【図１７Ｂ】図１７ＡにおけるＡ−Ａ’部を示す断面図である。
【図１８】実施形態４の液晶表示装置における、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設けた場合の１画素分のサブ画素を示す平面図である。
【図１９】実施形態４の液晶表示装置における、共通信号配線と共通電極とを接続する共通電極コンタクトホールを間引いた場合の１画素分のサブ画素を示す平面図である。
【発明を実施するための形態】
【００１６】
以下、本発明について図面に基づき説明する。図面には、走査信号配線１０１，２０１，３０１，６０１，７０１，１００１，１３０１，１４０１，１５０１，１６０１，１７０１、共通信号配線１０２，２０２，３０２，６０２，７０２，１００２，１３０２，１４０２，１５０２，１６０２，１７０２、ゲート絶縁膜（第１絶縁膜）１０３，２０３，３０３，６０３，７０３，１００３，１３０３，１４０３，１５０３，１６０３，１７０３、映像信号配線１０４，２０４，３０４，６０４，７０４，１００４，１３０４，１４０４，１５０４，１６０４，１７０４、薄膜半導体層１０５，２０５，３０５，６０５，７０５，１００５，１３０５，１４０５，１５０５，１６０５，１７０５、ソース電極１０６，２０６，３０６，６０６，７０６，１００６，１３０６，１４０６，１５０６，１６０６，１７０６、パッシベーション膜（第２絶縁膜）１０７，２０７，３０７，６０７，７０７，１００７，１３０７，１４０７，１５０７，１６０７，１７０７、平坦化膜１０８，２０８，３０８，６０８，７０８，１００８，１３０８，１４０８，１５０８，１６０８，１７０８、画素電極１０９，２０９，３０９，６０９，７０９，１００９，１３０９，１４０９，１５０９，１６０９，１７０９、共通電極１１０，２１０，３１０，６１０，７１０，１０１０，１３１０，１４１０，１５１０，１６１０，１７１０、画素電極コンタクトホール１１１，２１１，３１１，６１１，７１１，１０１１，１３１１，１４１１，１５１１，１６１１，１７１１、共通電極コンタクトホール３１２，４１２，７１２，８１２，１０１２，１１１２，１３１２，１５１２，１６１２，１７１２、凹部領域１１４，２１４，３１４，６１４，７１４，１０１４，１３１４，１４１４，１５１４，１６１４，１７１４、柱状スペーサ１１５，１３１５，１４１５，１５１５，１６１５，１７１５、スペーサ支持領域１１６，１５１６、台座１１７，１５１７、凹部領域１１８，２１８，３１８，６１８，７１８，１０１８，１３１８，１４１８，１５１８，１６１８，１７１８、ラビング方向１１９，２１９，３１９，６１９，７１９，１０１９，１３１９，１４１９，１５１９，１６１９，１７１９、ブラックマトリクス１２０，２２０，３２０，６２０，７２０，１０２０，１３２０，１４２０，１５２０，１６２０，１７２０、オーバーコート１２１，２２１，３２１，６２１，７２１，１０２１，１３２１，１４２１，１５２１，１６２１，１７２１、ＴＦＴ基板１３１，２３１，３３１，６３１，７３１，１０３１，１３３１，１４３１，１５３１，１６３１，１７３１、対向基板１３２，２３２，３３２，６３２，７３２，１０３２，１３３２，１４３２，１５３２，１６３２，１７３２、液晶層１３３，２３３，３３３，６３３，７３３，１０３３，１３３３，１４３３，１５３３，１６３３，１７３３、蓄積容量１３４１、第１蓄積容量１４１，２４１，３４１，６４１，７４１，１０４１，１４４１，１５４１，１６４１，１７４１、第２蓄積容量１４２，２４２，３４２，６４２，７４２，１０４２，１４４２，１５４２，１６４２，１７４２、表示領域１４３，２４３，３４３，６４３，７４３，１０４３，１３４３，１４４３，１５４３，１６４３，１７４３、サブ画素１３５１、柱状スペーサを配置するサブ画素１５１，１５５１、柱状スペーサを配置せず共通電極コンタクトホールを有しないサブ画素２５２，５５２，６５２，９５２，１２５２，１６５２、柱状スペーサを配置せず共通電極コンタクトホールを有するサブ画素３５３，４５３，７５３，８５３，１０５３，１１５３，１７５３、共通補助電極１５６１，１６６１，１７６１が開示されている。
【００１７】
ただし、平面図は、液晶表示装置のうちＴＦＴ基板についてのみ示す。平面図では、わかりやすくするために、平面にも必要に応じハッチングを付す。同じ構成要素でも各図ごとに異なる符号を付すが、構成要素名が同じものは特に断らない限り同じ機能を有する。構成要素名が同じで機能も同じものは、原則として重複説明を省略する。
【００１８】
まず、図１４Ａ及び図１４Ｂに基づき、本発明の基本構成について説明する。
【００１９】
本発明に係る液晶表示装置は、ＴＦＴ基板１４３１と、ＴＦＴ基板１４３１に対向して設けられた対向基板１４３２と、対向基板１４３２とＴＦＴ基板１４３１とに挟まれた液晶層１４３３と、ＴＦＴ基板１４３１上に部分的に設けられた走査信号配線１４０１及び共通信号配線１４０２と、走査信号配線１４０１及び共通信号配線１４０２を含むＴＦＴ基板１４３１上に設けられた第１絶縁膜としてのゲート絶縁膜１４０３と、ゲート絶縁膜１４０３上に部分的に設けられたソース電極１４０６と、ソース電極１４０６を含むゲート絶縁膜１４０３上に設けられた第２絶縁膜としてのパッシベーション膜１４０７と、パッシベーション膜１４０７上に部分的に設けられた平坦化膜１４０８と、パッシベーション膜１４０７上の平坦化膜１４０８が設けられていない領域からなる凹部領域１４１４と、平坦化膜１４０８上に部分的に設けられ、ソース電極１４０６に電気的に接続された、透明導電膜からなる画素電極１４０９と、平坦化膜１４０８上及び凹部領域１４１４内のパッシベーション膜１４０７上に部分的に設けられ、共通信号配線１４０２に電気的に接続された、透明導電膜からなる共通電極１４１０と、共通信号配線１４０２とソース電極１４０６とがゲート絶縁膜１４０３を挟んだ構造からなる第１蓄積容量１４４１と、共通電極１４１０とソース電極１４０６とがパッシベーション膜１４０７を挟んだ構造からなる第２蓄積容量１４４２とを備え、共通電極１４１０と画素電極１４０９との間に発生する電界を液晶層１４３３に印加するＩＰＳ方式の液晶表示装置である。図１４Ａ及び図１４Ｂに示すサブ画素は、柱状スペーサ１４１５が配置された第１サブ画素１４５１である。なお、蓄積容量（storage capacitor）とは、各サブ画素の液晶要素に並列に設けられ、信号電圧を保持するためのコンデンサのことである。
【００２０】
換言すると、上記課題を解決するために、本発明に係る液晶表示装置は、第１基板（透明絶縁性基板）としてのＴＦＴ基板１４３１上に第１金属層からなる走査信号配線１４０１が形成され、走査信号配線１４０１上にゲート絶縁膜１４０３が形成され、ゲート絶縁膜１４０３上に薄膜半導体層１４０５並びに第２金属層からなる映像信号配線１４０４及びソース電極１４０６が形成され、薄膜半導体層１４０５上、映像信号配線１４０４上及びソース電極１４０６上に無機絶縁膜としてのパッシベーション膜１４０７が形成され、パッシベーション膜１４０７上に平坦化膜１４０８が形成され、パッシベーション膜１４０７より上層に、透明導電膜からなる共通電極１４１０及び画素電極１４０９が設けられ、画素電極１４０９は画素電極コンタクトホール１４１１を介してソース電極１４０６と接続され、第２基板（ガラス基板）としての対向基板１４３２上には、少なくとも、遮光層としてのブラックマトリクス１４２０と、対向基板１４３２とＴＦＴ基板１４３１とのギャップを保持するための柱状スペーサ１４１５とが設けられ、ＴＦＴ基板１４３１と対向基板１４３２とによって液晶層１４３３が挟持されている横電界駆動方式のアクティブマトリクス型液晶表示装置である。そして、本発明に係る液晶表示装置は、ソース電極１４０６上の一部に平坦化膜１４０８が存在しない凹部領域１４１４があり、凹部領域１４１４で共通電極１４１０がソース電極１４０６を覆って第２蓄積容量１４４２を形成している、ことを特徴とする。
【００２１】
次に、本発明の基本構成について更に詳しく説明する。
【００２２】
図１４Ａ及び図１４Ｂで、本発明の基本的な構造を示す。図１３Ａ及び図１３Ｂで説明した関連技術との違いは、第１に、平坦化膜１４０８が存在しない凹部領域１４１４において、ソース電極１４０６の上方に共通電極１４１０をオーバーラップさせている点である。共通信号配線１４０２とソース電極１４０６とをゲート絶縁膜１４０３を介してオーバーラップさせている領域からなる第１蓄積容量１４４１に加えて、ソース電極１４０６と共通電極１４１０とをパッシベーション膜１４０７を介してオーバーラップさせている領域からなる第２蓄積容量１４４２を設けている。第２蓄積容量１４４２は、第１蓄積容量１４４１と比較して、小さな面積で大きな容量を確保することができる（同一面積で蓄積容量を増加させることができる。）。
【００２３】
また、第２蓄積容量１４４２の上方における平坦化膜１４０８が存在しない凹部領域１４１４は、柱状スペーサ１４１５を配置する箇所及びその周辺の平坦化膜１４０８が存在しない領域と一体化している。この他、画素電極１４０９とソース電極１４０６とを接続する画素電極コンタクトホール１４１１の近傍を除き、平坦化膜１４０８は第１サブ画素１４５１の全面に存在している。これにより、第１蓄積容量１４４１に重ねて第２蓄積容量１４４２を形成しているので、蓄積容量形成に必要な面積が関連技術よりも小さくでき、更なる高開口率化が可能になる。
【００２４】
関連技術との第２の違いは、１サブ画素あたりの共通信号配線１４０２の数を、図１４Ａにおいて走査信号配線１４０１の平面方向上側に位置する１本のみとしている点である。これにより、図１４Ａにおいて走査信号配線１４０１の平面方向下側に位置する領域を有効に活用できるので、更なる高開口率化が可能になる。
【００２５】
次に、上記本発明の基本構成を本発明１とした場合における、その変形例である本発明２〜６について説明する。
【００２６】
本発明２は、本発明１において次の構成を特徴とする。複数の画素を構成するサブ画素のうち、柱状スペーサが配置されたサブ画素において、第１基板における柱状スペーサを支持する領域では平坦化膜が存在せず、この領域からソース電極上の平坦化膜が存在しない領域までが連続するように平坦化膜が存在しない。これらの平坦化膜が存在しない領域において、透明導電膜からなる共通電極が、走査信号配線及びソース電極及び両者の間を覆っている。
【００２７】
柱状スペーサを配置するサブ画素においては、柱状スペーサ近傍において、平坦化膜が存在しない。これにより、ＴＦＴアレイを形成する金属層で柱状スペーサの台座を形成して、柱状スペーサの高さを見かけ上複数種類形成することができる。そのため、柱状スペーサの摩擦力と支持力とのトレードオフを緩和する構造がとりやすい。
【００２８】
このように、柱状スペーサ近傍の平坦化膜が存在しない領域と、ソース電極の一部によって蓄積容量を形成するために平坦化膜が存在しない領域とは、連続的に平坦化膜が存在しない領域になることにより、小さな面積でもこの構成がとりやすい。
【００２９】
一方、走査信号配線近傍の柱状スペーサを支持する領域から、ソース電極上で蓄積容量を形成する領域まで、平坦化膜が広く存在しない場合、これらの領域で、走査信号配線から漏れ電界が発生する。その結果、走査信号配線の近傍で液晶分子が回転し、全黒表示で光漏れが発生する場合がある。このような光漏れが生じると、黒輝度が上昇することにより、コントラストの低下を招く。また、走査信号配線と共通信号配線との間の領域では、走査信号配線からの漏れ電界により液晶分子が回転している。そのため、全黒表示において画面を指で押すと、カラーフィルタ基板上に形成した遮光層が所定の位置からずれることがある。その結果、この箇所の光漏れが観察され、斜め視野から見込んだ場合に、光漏れが生じることもある。
【００３０】
この平坦化膜が存在しない領域において、透明電極からなる共通電極を用いて、走査信号配線及びソース電極及び両者の間を覆うことにより、走査信号配線からの漏れ電界を抑制することができる。これにより、走査信号配線からの電界漏れによる正面及び斜め視野からの黒表示の劣化を抑止することができる。
【００３１】
本発明３は、本発明１、２において、柱状スペーサが配置されていないサブ画素について次の構成を特徴とする。平坦化膜は走査信号配線上で存在する。柱状スペーサが配置されたサブ画素においてソース電極上の一部で平坦化膜が存在しない箇所、これと同一箇所及びその近傍のみで平坦化膜が存在しない。走査信号配線が透明導電膜で形成された共通電極で覆われていない。
【００３２】
柱状スペーサを配置しないサブ画素においては、走査信号配線のところは平坦化膜が存在していることにより、電界の漏れは平坦化膜により弱められ抑制される。このため、共通電極で走査信号配線の近傍を覆う必要がないため、覆わない構造をとることにより、走査信号配線の容量負荷を減ずることができ、走査信号配線の遅延を抑制して、良好な表示を得ることができる。
【００３３】
本発明４は、本発明１乃至３において次の構成を特徴とする。透明導電膜からなる共通電極は、走査信号配線と同一の金属層で形成された共通信号配線に、特定のサブ画素のみで共通電極コンタクトホールを介して接続されている。
【００３４】
透明導電膜からなる共通電極は、通常の金属層からなる共通信号配線に接続することが遅延を抑制する上で望ましい。しかしながら、共通電極は、すべてのサブ画素で共通信号配線に接続する必要はなく、特定のサブ画素のみで共通信号配線に接続することにより、走査線の幅や蓄積容量を十分に確保しつつ、開口率を広くとることができる。
【００３５】
本発明５は、本発明４において次の構成を特徴とする。透明導電膜からなる共通電極は、走査信号配線と同一の金属層で形成された共通信号配線に、柱状スペーサが配置されていないサブ画素のいずれか一つのみで接続されている。
【００３６】
このようにすることにより、最も開口率を効率よく向上することができる。
【００３７】
本発明６は、本発明２において次の構成を特徴とする。柱状スペーサが配置されていないサブ画素において、走査信号配線が透明導電膜で形成された共通電極で覆われている。
【００３８】
このようにすることにより、走査信号配線の容量負荷は増大するものの、走査信号配線からの電界漏れはより確実に抑止することができるので、黒表示を更に安定したものとすることができる。
【００３９】
本発明に係るＩＰＳ方式のアクティブマトリクス型液晶表示装置によれば、下記記載の効果を奏する。
【００４０】
柱状スペーサを配置するサブ画素においては、柱状スペーサ周辺の平坦化膜（オーバーコート）が存在しない領域と、ソース電極上の第２蓄積容量形成箇所の平坦化膜が存在しない領域とを連続的に繋がるように形成し、走査信号配線上から共通信号配線上及びソース電極上までを共通電極によって覆うことにより、走査信号配線からの漏れ電界を遮蔽できるので、黒表示時の光漏れを抑制できる。これにより、走査信号配線近傍まで広い領域を開口領域として確保できることにより、更なる高開口率化を達成できるとともに、黒表示時の光漏れもないことから高コントラスト化も達成できる。本発明によれば、高精細で狭ピッチな品種においても高開口率かつ高コントラストが得られ、ハイエンド用途に適した高画質な液晶表示装置を提供できる。
【００４１】
以下、添付図面を参照しながら、本発明を実施するための形態（以下「実施形態」という。）について説明する。
【００４２】
［実施形態１］
本発明の実施形態１について、図１Ａ及び図１Ｂ、図２Ａ及び図２Ｂ、図３Ａ及び図３Ｂ、図４並びに図５を用いて説明する。図１Ａ、図２Ａ及び図３Ａは、実施形態１の液晶表示装置における１サブ画素を示す平面図である。図１Ｂ、図２Ｂ及び図３Ｂは、それぞれ図１Ａ、図２Ａ及び図３ＡにおけるＡ−Ａ’部の断面図である。図４及び図５は、１画素分のサブ画素を並べた平面図である。
【００４３】
まず、本実施形態１の液晶表示装置の概要を説明する。本実施形態１の液晶表示装置は、ＴＦＴ基板１３１と、ＴＦＴ基板１３１に対向して設けられた対向基板１３２と、対向基板１３２とＴＦＴ基板１３１とに挟まれた液晶層１３３と、ＴＦＴ基板１３１上に部分的に設けられた走査信号配線１０１及び共通信号配線１０２と、走査信号配線１０１及び共通信号配線１０２を含むＴＦＴ基板１３１上に設けられた第１絶縁膜としてのゲート絶縁膜１０３と、ゲート絶縁膜１０３上に部分的に設けられたソース電極１０６と、ソース電極１０６を含むゲート絶縁膜１０３上に設けられた第２絶縁膜としてのパッシベーション膜１０７と、パッシベーション膜１０７上に部分的に設けられた平坦化膜１０８と、パッシベーション膜１０７上の平坦化膜１０８が設けられていない領域からなる凹部領域１１４と、平坦化膜１０８上に部分的に設けられ、ソース電極１０６に電気的に接続された、透明導電膜からなる画素電極１０９と、平坦化膜１０８上及び凹部領域１１４内のパッシベーション膜１０７上に部分的に設けられ、共通信号配線１０２に電気的に接続された、透明導電膜からなる共通電極１１０と、共通信号配線１０２とソース電極１０６とがゲート絶縁膜１０３を挟んだ構造からなる第１蓄積容量１４１と、共通電極１１０とソース電極１０６とがパッシベーション膜１０７を挟んだ構造からなる第２蓄積容量１４２とを備え、共通電極１１０と画素電極１０９との間に発生する電界を液晶層１３３に印加するＩＰＳ方式の液晶表示装置である。そして、凹部領域１１４内において、共通電極１１０がパッシベーション膜１０７を介して走査信号配線１０１を覆っている。
【００４４】
ＴＦＴ基板１３１及び対向基板１３２の表面には配向膜（図示せず）が形成されており、ＴＦＴ基板１３１は図の１１９の向きに、対向基板１３２は図の１１９の逆方向にそれぞれラビング処理されており、両基板間に注入及び封止された液晶層１３３は、１１９の方向にホモジニアス配向されている。
【００４５】
両基板の外側には、偏光板（図示せず）が貼付されている。ＴＦＴ基板１３１の外側の偏光板は偏光軸が図の１１９の向きに直交し、対向基板１３２の外側の偏光板の偏光軸は図の１１９の向きに平行とし、両偏光板の偏光軸は直交するようにした。液晶のダイレクタの向きは１１９の向きで一方の偏光軸の向きに一致するので、これにより、ノーマリブラックの状態を作ることができた。
【００４６】
液晶層１３３は適宜、設計可能であるが、ここでは、一例として、両基板間のセルギャップは４．０μｍとし、液晶層１３３の屈折率異方性Δｎ=0.086、誘電率異方性Δε=9とした。画素電極１０９と共通電極１１０との間の電極間距離を１０μｍ、各電極の幅を３．５μｍとした。
【００４７】
画素電極１０９及び共通電極１１０は、どちらも櫛歯状を呈し、平坦化膜１０８上に互いに略平行に延在するように形成されている。画素電極１０９と共通電極１１０との間に印加される、両基板にほぼ平行な横電界によって、液晶層１３３の各分子が基板面内で回転し、これにより表示が制御される。黒を表示させる際には、両電極間の電位差を０Ｖ、白を表示させる際には、両電極間に６Ｖを印加させるようにした。
【００４８】
表示領域(開口部)１４３の配向膜は、平坦化膜１０８上に形成されている。そのため、この配向膜上のラビングは均一に行うことができるので、配向乱れが生じることがなく、良好な黒表示を得ることができる。平坦化膜１０８が設けられない凹部領域１１４は、ソース電極１０６の上から走査信号配線１０１にかけての非表示領域であるため、この領域で配向乱れは生じても、表示に影響は全くない。
【００４９】
以下、実施形態２〜４においても特に断らない限り、ＴＦＴ基板、対向基板上の配向処理及び両基板の外側の偏光板の配置、並びに液晶層の物性については、実施形態１の例と同じとすることができる。
【００５０】
次に、本実施形態１の液晶表示装置の詳細を説明する。図１Ａ及び図１Ｂは、本実施形態１における、柱状スペーサを配置するサブ画素を示す。図１Ａ及び図１Ｂに示すサブ画素は下記のようにして形成される。
【００５１】
図１Ａ及び図１Ｂに示すサブ画素は、柱状スペーサ１１５を配置する第１サブ画素１５１である。まず、第１金属層からなる走査信号配線１０１及び共通信号配線１０２を形成する。第１金属層は、モリブデンが主成分の合金と、アルミニウムが主成分の合金とを積層させたものである。
【００５２】
次に、第１絶縁膜として、ゲート絶縁膜１０３となる窒化シリコン膜を形成した後、その上に薄膜半導体層１０５を形成する。
【００５３】
更に、第２金属層からなる映像信号配線１０４及び（ＴＦＴの）ソース電極１０６を形成する。第２金属層は、モリブデンを主成分とする合金とアルミニウムを主成分とする合金を積層させたものである。
【００５４】
薄膜半導体層１０５の上層はｎ型半導体層（図示せず）が形成されている。そのｎ型半導体層は、第２金属層からなる各電極を形成した後、ドライエッチングにより除去される。つまり、ｎ型半導体層は、ソース電極１０６及びドレイン電極（映像信号配線１０４の一部）の下にだけ残る。なお、ＴＦＴは、ゲート電極（走査信号配線１０１の一部）、ゲート絶縁膜１０３、薄膜半導体層１０５、ソース電極１０６及びドレイン電極（映像信号配線１０４の一部）が積層された部分からなる。
【００５５】
更に、この上に第２絶縁膜として、窒化シリコンからなるパッシベーション膜１０７を形成する。更に、この上に感光性アクリル樹脂を塗布し、これに露光・現像・焼成を行うことにより、所定のパタンの平坦化膜１０８を形成する。平坦化膜１０８は画素の表示領域（開口部）１４３を全て覆うように形成され、平坦化膜１０８を配置しない凹部領域１１４、１１８が表示領域外の一部で形成される。
【００５６】
図１Ａ及び図１Ｂに示す第１サブ画素１５１では、走査信号配線１０１上のスペーサ支持領域１１６の位置に当接するように柱状スペーサ１１５が配置される。
【００５７】
凹部領域１１４における平坦化膜１０８は、柱状スペーサ１１５を配置するスペーサ支持領域１１６から、画素電極１０９に電気的に接続するソース電極１０６の一部の上まで、連続的に除去されている。このように連続的に除去することにより、走査信号配線１０１上からソース電極１０６上までの有機膜除去部までを、より小さな面積で形成することができるため、表示領域１４３をより広く取ることができ、高開口率化が可能となっている。
【００５８】
凹部領域１１４とは不連続に平坦化膜１０８が除去された凹部領域１１８が、ソース電極１０６上に形成されている。凹部領域１１８内に、ソース電極１０６と画素電極１０９とを接続する画素電極コンタクトホール１１１を形成する。
【００５９】
次いで、ＩＴＯ（Indium Tin Oxide）等の透明導電膜を用いて、画素電極１０９及び共通電極１１０を形成する。共通電極１１０は、映像信号配線１０４を覆うように形成されており、映像信号配線１０４からの電界をシールドする。これにより表示領域１４３を広くとることができ、高開口率化が可能となっている。画素電極１０９は、画素電極コンタクトホール１１１を介してソース電極１０６に接続されている。一般に、各サブ画素の共通電極１１０にはすべて同じ電圧が印加され、各サブ画素の画素電極１０９にはそれぞれ異なる電圧が印加される。
【００６０】
凹部領域１１４内では、図１Ｂに示すように、ソース電極１０６の一部の上にパッシベーション膜１０７を介して共通電極１１０を配置することにより、第２蓄積容量１４２が形成されている。このため、ソース電極１０６と共通信号配線１０２との間で第１蓄積容量１４１を形成するだけの場合に比べて、より小さな面積で同等の蓄積容量を形成することが可能となる。
【００６１】
凹部領域１１４において、共通電極１１０は、第２絶縁膜からなるパッシベーション膜１０７を介して、走査信号配線１０１及びソース電極１０６並びに走査信号配線１０１とソース電極１０６との間を覆っている。これにより、走査信号配線１０１からの漏れ電界をシールドでき、黒表示時の光漏れを抑制することができる。
【００６２】
柱状スペーサ１１５を配置するサブ画素は、１画素を構成する複数のサブ画素のうち１つ以下とする。柱状スペーサ１１５を配置するサブ画素は、画素に応じて、図１Ａ及び図１Ｂに示すような台座１１７を配置するサブ画素と、台座１１７を配置しないサブ画素（図示せず）とを設ける。台座１１７及び柱状スペーサ１５１を配置するサブ画素１５１では、柱状スペーサ１１５と台座１１７とが接触することにより、ＴＦＴ基板１３１と対向基板（カラーフィルタ基板）１３２との間隙の荷重を支持する。このように、台座１１７を配置することにより通常の状態で荷重を支持している柱状スペーサ１５１を、以下「本柱」と呼ぶことにする。
【００６３】
一方、柱状スペーサ１１５を配置するサブ画素のうち、台座１１７を配置しないサブ画素は、次のように作用する。ＴＦＴ基板１３１と対向基板１３２とに大きな荷重が掛からない場合には、柱状スペーサ１１５にほとんど荷重が掛からない。そのため、ＴＦＴ基板１３１と対向基板１３２とのギャップが狭くなったときは摩擦抵抗を生じて、対向基板１３２に応力を発生させることにより、黒表示のモヤツキを生じさせない。一方、ＴＦＴ基板１３１と対向基板１３２とに大きな荷重が掛かった場合は、柱状スペーサ１１５がＴＦＴ基板１３１に接触して荷重を分担することにより、台座１１７を有するサブ画素１５１における柱状スペーサ１１５が過大な力によって塑性変形に至ることを防ぐ。このように、台座１１７を配置しないサブ画素の柱状スペーサ１１５は、このように大きな荷重が印加された場合にのみ、台座１１７を有するサブ画素の柱状スペーサ１１５(本柱)を補助する機能を有する。このような柱状スペーサを、以下「補助柱」と呼ぶことにする。
【００６４】
スペーサ支持領域１１６の平坦化膜１０８を除去しておくことにより、第２金属層等によってソース電極１０６と同時に台座１１７を形成することができるようになる。このために、平坦化膜１０８は柱状スペーサ１１５を配置する近傍で存在しないことが望ましい。
【００６５】
また、柱状スペーサ１１５を配置するサブ画素１５１には、共通信号配線１０２と共通電極１１０とを接続する共通電極コンタクトホール１１１を設けないことが望ましい。
【００６６】
更に、対向基板（カラーフィルタ基板）１３２上には、走査信号配線１０１及び映像信号配線１０４と対応する位置に樹脂ブラックを用いてブラックマトリクス１２０が形成されている。ブラックマトリクス１２０上の表示領域には色層（図示せず）が設けられており、その上にオーバーコート１２１が形成されている。
【００６７】
図２Ａは、本実施形態１における、柱状スペーサを配置しないサブ画素を示す平面図である。
【００６８】
図２Ａ及び図２Ｂに示すサブ画素は、柱状スペーサ１１５を配置しないサブ画素２５２である。図１Ａ及び図１Ｂと異なり、平坦化膜２０８の存在しない凹部領域２１４は、ソース電極２０６上の第２蓄積容量２４２の形成部のみである。つまり、図１Ａ及び図１Ｂのスペーサ支持領域１１６に相当する箇所では、平坦化膜２０８が存在している。また、Ａ−Ａ’部における共通電極２１０は、ソース電極２０６上の平坦化膜２０８が存在しない凹部領域２１４内でのみ形成されており、走査信号配線２０１上から共通信号配線２０２上までをシールドするようには配置されていない。
【００６９】
走査信号配線２０１上には平坦化膜（オーバーコート膜）２０８が残っている。これにより、走査信号配線２０１上が共通電極２１０でシールドされていなくても、走査信号配線２０１からの漏れ電界を弱めることができる。
【００７０】
図３Ａは、本実施形態１における、柱状スペーサを配置せず共通信号配線と共通電極とを接続する共通電極コンタクトホールを設けるサブ画素を示す平面図である。
【００７１】
図３Ａ及び図３Ｂに示すサブ画素は、柱状スペーサを配置せず、共通信号配線３０２と共通電極３１０とを接続する共通電極コンタクトホール３１２を設ける、サブ画素３５３である。図２Ａ及び図２Ｂに示すサブ画素との違いは、共通電極コンタクトホール３１２を設ける分だけ、平坦化膜３０８の存在しない凹部領域３１４を広げている点である。サブ画素３５３は、柱状スペーサを配置しないサブ画素でもあり、図２Ａ及び図２Ｂに示すサブ画素２５２と同様に、走査信号配線３０１上から共通信号配線３０２上までの領域は共通電極３１０でシールドされていない。走査信号配線３０１上には平坦化膜３０８が残っているので、共通電極３１０でシールドされていなくても、走査信号配線３０１からの漏れ電界を弱める効果がある。
【００７２】
図４及び図５は、本実施形態１の１画素分のサブ画素を並べた平面図である。
【００７３】
図４に示す１画素は、柱状スペーサ１１５を配置するサブ画素１５１、柱状スペーサを配置せず共通電極コンタクトホールを設けないサブ画素２５２、及び、柱状スペーサを配置せず共通電極コンタクトホール３１２を設けるサブ画素３５３からなる。サブ画素１５１は青（Ｂ）の、サブ画素２５２は緑（Ｇ）の、サブ画素３５３は赤（Ｒ）の各カラーフィルタに対応する。このように、１画素内で共通電極コンタクトホールを設けるサブ画素は、３サブ画素中の１サブ画素で十分である。
【００７４】
また、画素によっては、共通電極コンタクトホール３１２を設けるサブ画素３５３の代わりに、図５に示すように、共通電極コンタクトホールを設けないサブ画素２５２を配置させてもよい。つまり、図５に示す１画素は、柱状スペーサ１１５を配置するサブ画素１５１、及び、柱状スペーサを配置せず共通電極コンタクトホールを設けない２個のサブ画素２５２からなる。
【００７５】
共通電極１１０、２１０、３１０（図１Ａ、図２Ａ、図３Ａ）は、隣接する画素間で互いに接続され、かつＩＴＯ等の透明導電膜で形成されているので、数画素にわたって当該共通電極の電位を安定化する上で、十分に低抵抗である。そのため、共通電極コンタクトホールを必要以上に設けないことにより、配線間のショート等の不具合の発生確率を減らすことが可能である。したがって、共通電極コンタクトホールを設けるサブ画素は、全画素の全サブ画素を合せたサブ画素数の１／３以下にすることが望ましい。
【００７６】
柱状スペーサは、すべての画素にそれぞれ１個ずつ配置することもできるし、すべての画素うちの例えば１／２〜１／８の画素に配置することもできる。柱状スペーサをすべての画素に配置する場合は、図４に示す画素と図５に示す画素とを所定の割合で配置してもよい。柱状スペーサをすべての画素のうち１／２〜１／８の画素に配置する場合、柱状スペーサが存在しない画素においては、図４又は図５に示すようにＴＦＴ基板側にサブ画素１５１を設け、かつ対向基板側に柱状スペーサを設けない構成としてもよいし、図４又は図５に示すサブ画素１５１をサブ画素２５２で置き換えた構成にしてもよい。
【００７７】
本実施形態１の実施例１では、柱状スペーサをすべての画素に配置し、すべての画素を図４に示す画素とした。柱状スペーサを配置するサブ画素１５１のうち、台座１１７を配置するサブ画素と台座１１７を配置しないサブ画素との割合を１：１５とした。これにより全画素のうち、１／１６の画素に本柱が配置され、１５／１６の画素で補助柱が配置される。このように本柱の密度を少なくすることにより、両基板間のズレ等に伴う応力で黒表示がもやつくといった不具合を抑制することができ、良好な表示が得られた。また、共通電極コンタクトホールを有するサブ画素３５３は全サブ画素数の１／３であり、この割合を１／３に以下とすることで、十分良好な歩留を得ることができた。
【００７８】
本実施形態１の実施例２では、柱状スペーサをすべての画素のうち１／４の画素に配置し、図４に示す画素と図５に示す画素との割合を１：３とした。柱状スペーサを配置するサブ画素１５１のうち、台座１１７を配置するサブ画素と台座１１７を配置しないサブ画素との割合を１：３とした。これにより、全画素のうち、１／１６の画素に本柱が配置され、残り３／１６の画素で補助柱が配置される。補助柱の本数を実施例１に比べて、減らすことで、荷重耐性はやや落ちるものの、柱状スペーサ近傍の配向異常をより減ずることができ、コントラストを向上させることができ、更に良好な表示が得られた。また、共通電極コンタクトホール３１２を有するサブ画素３５３は全サブ画素の１／１２であり、この割合が１／３以下となっており、十分良好な歩留を得ることができた。
【００７９】
上述の例では、本柱を全画素の１／１６とするようにしたが、柱状スペーサの性質により、１／４〜１／４８の範囲で、適切に定めていくことができる。また、台座１１７を配置しない補助柱の密度も、黒の表示品位と荷重耐性とのバランスにより、適宜定めていくことができる。
【００８０】
更に、小型品種など信号書き込みに余裕がある場合には、共通電極コンタクトホールを設けず、全画素を図５のような配列にしてもよい。
【００８１】
図１Ａ及び図１Ｂに戻って本実施形態１について説明すると、上述のように形成したＴＦＴアレイ基板１３１と対向基板１３２とに配向膜（図示せず）を形成し、ラビング方向１１９の向きにラビング処理を行った後、両基板を貼り合わせて、両基板の間に液晶層１３３を注入して封止する。
【００８２】
本実施形態１によれば、このような構成を採ったことにより、走査信号線近傍まで広い領域を開口領域として確保し、高開口率化することができ、なおかつ黒表示時の光漏れもないことから高コントラストが得られる。
【００８３】
［実施形態２］
本発明の実施形態２について、図６Ａ及び図６Ｂ、図７Ａ及び図７Ｂ、図８並びに図９を用いて説明する。図６Ａ及び図７Ａは実施形態２の液晶表示装置における１サブ画素を示す平面図であり、図６Ｂ及び図７Ｂは図６Ａ及び図７ＡにおけるＡ−Ａ’部の断面図である。図８及び図９は１画素分のサブ画素を並べた平面図である。
【００８４】
本実施形態２における、柱状スペーサを配置するサブ画素は、実施形態１のサブ画素（図１Ａ及び図１Ｂ）と同一である。図６Ａ及び図６Ｂは、本実施形態２における、柱状スペーサを配置しないサブ画素６５２を示す。サブ画素６５２の、実施形態１のサブ画素２５２（図２Ａ及び図２Ｂ）との違いは、走査信号配線６０１上から共通信号配線６０２上までの領域が共通電極６１０でシールドされている点である。これにより、走査信号配線６０１からの漏れ電界はシールドされる。
【００８５】
図７Ａ及び図７Ｂは、本実施形態２における、柱状スペーサを配置せず共通電極コンタクトホールを設けるサブ画素７５３を示す。本実施形態２におけるサブ画素７５３の、実施形態１におけるサブ画素３５３（図３Ａ及び図３Ｂ）との違いは、走査信号配線７０１上から共通信号配線７０２上まで領域が共通電極７１０でシールドされている点である。これにより、走査信号配線７０１からの漏れ電界はシールドされる。
【００８６】
図８及び図９は、本実施形態２の１画素分のサブ画素を並べた平面図である。
【００８７】
図８に示す１画素は、柱状スペーサ１１５を配置するサブ画素１５１、柱状スペーサを配置せず共通電極６１０の共通電極コンタクトホールを設けないサブ画素６５２、及び、柱状スペーサを配置せず共通電極７１０の共通電極コンタクトホール７１２を設けるサブ画素７５３からなる。サブ画素１５１は青（Ｂ）の、サブ画素６５２は緑（Ｇ）の、サブ画素７５３は赤（Ｒ）の各カラーフィルタに対応する。このように、１画素内で共通電極コンタクトホールを設けるサブ画素は、３サブ画素中の１サブ画素で十分である。
【００８８】
また、画素によっては、共通電極コンタクトホール７１２を設けるサブ画素７５３の代わりに、図９に示すように、共通電極コンタクトホールを設けないサブ画素６５２を配置してもよい。つまり、図９に示す１画素は、柱状スペーサ１１５を配置するサブ画素１５１、及び、柱状スペーサを配置せず共通電極６１０の共通電極コンタクトホールを設けない２個のサブ画素６５２からなる。
【００８９】
共通電極１１０、６１０、７１０（図１Ａ、図６Ａ、図７Ａ）は、隣接する画素間で接続され、かつＩＴＯ等の透明導電膜で形成されているので、数画素にわたって当該共通電極の電位を安定化する上で、十分に低抵抗である。そのため、共通電極コンタクトホールを必要以上に設けないことにより、配線間のショート等の不具合の発生確率を減らすことが可能である。したがって、共通電極コンタクトホールを設けるサブ画素は、全画素の全サブ画素を合せたサブ画素数の１／３以下にすることが望ましい。
【００９０】
柱状スペーサは、すべての画素に１個ずつ配置することもできるし、すべての画素のうち例えば１／２〜１／８の画素に配置することもできる。柱状スペーサをすべての画素に配置する場合は、図８に示す画素と図９に示す画素とを所定の割合で配置してもよい。柱状スペーサをすべての画素のうち１／２〜１／８の画素に配置する場合、柱状スペーサを配置しない画素においては、ＴＦＴ基板側に図８又は図９に示すサブ画素１５１を設け、かつ対向基板側に柱状スペーサを設けない構成としてもよいし、図８又は図９に示すサブ画素１５１の代わりにサブ画素６５２で置き換えた構成としてもよい。
【００９１】
本実施形態２の実施例１では、すべての画素に柱状スペーサを配置し、すべての画素を図８に示す画素とした。柱状スペーサを配置するサブ画素１５１のうち、台座１１７を配置するサブ画素と台座１１７を配置しないサブ画素との割合を１：１５とした。これにより全画素のうち、１／１６の画素に本柱が配置され、１５／１６の画素で補助柱が配置される。このように本柱の密度を少なくすることにより、両基板間のズレ等に伴う応力で黒表示がもやつくといった不具合を抑制することができ、良好な表示が得られた。また、共通電極コンタクトホールを有するサブ画素７５３は全サブ画素数の１／３であり、この割合を１／３に以下とすることで、十分良好な歩留を得ることができた。
【００９２】
本実施形態２の実施例２では、すべての画素のうち１／４の画素に柱状スペーサを配置し、図８に示す画素と図９に示す画素との割合を１：３とした。柱状スペーサを配置するサブ画素１５１のうち、台座１１７を配置するサブ画素と台座１１７を配置しないサブ画素との割合を１：３とした。これにより、全画素のうち、１／１６の画素に本柱が配置され、残り３／１６の画素で補助柱が配置される。補助柱の本数を実施例１に比べて、減らすことで、荷重耐性はやや落ちるものの、柱状スペーサ近傍の配向異常をより減ずることができ、コントラストを向上させることができ、更に良好な表示がえられた。また、共通電極コンタクトホールを有するサブ画素７５３は全サブ画素の１／１２であり、この割合が１／３以下となっており、十分良好な歩留を得ることができた。
【００９３】
上述の例では、本柱を全画素の１／１６とするようにしたが、柱状スペーサの性質により、１／４〜１／４８の範囲で、適切に定めていくことができる。また、台座１１７を配置しない補助柱の密度も、黒の表示品位と荷重耐性とのバランスにより、適宜定めていくことができる
【００９４】
更に、小型品種など信号書き込みに余裕がある場合には、共通電極コンタクトホールを設けず、全画素を図９のような配列にしてもよい。
【００９５】
本実施形態２では、全サブ画素の走査信号配線上が共通電極によってシールドされている。このような構成により、走査信号配線近傍まで広い領域を開口領域として確保し、高開口率化することができ、黒表示時の光漏れもないことから高コントラストが得られる。
【００９６】
［実施形態３］
本発明の実施形態３について、図１０Ａ及び図１０Ｂ、図１１並びに図１２を用いて説明する。図１０Ａは実施形態３の液晶表示装置における１サブ画素を示す平面図であり、図１０Ｂは図１０ＡにおけるＡ−Ａ’部の断面図である。図１１及び図１２は、１画素分のサブ画素を並べた平面図である。
【００９７】
本実施形態３における、柱状スペーサを配置するサブ画素は、実施形態１の柱状スペーサを配置するサブ画素１５１（図１Ａ及び図１Ｂ）と同一である。また、柱状スペーサを配置しないサブ画素のうち共通電極コンタクトホールを有しないサブ画素も、柱状スペーサの有無を除き、実施形態１のサブ画素１５１（図１Ａ及び図１Ｂ）と同一である。
【００９８】
図１０Ａ及び図１０Ｂは、本実施形態３における、柱状スペーサを配置せず、共通信号配線と共通電極とを接続する共通電極コンタクトホールを設ける、サブ画素を示す平面図である。
【００９９】
本実施形態３における共通電極コンタクトホールを形成するサブ画素１０５３の、実施形態２の共通電極コンタクトホールを形成するサブ画素７５３（図７Ａ及び図７Ｂ）との違いは、走査信号配線１００１上から共通信号配線１００２上まで領域で有機膜が除去されている点である。
【０１００】
図１１及び図１２は、本実施形態３の１画素分のサブ画素を並べた平面図である。
【０１０１】
図１１に示す１画素は、柱状スペーサ１１５を配置するサブ画素１５１、柱状スペーサを配置せず共通電極コンタクトホールを設けないサブ画素１５１（柱状スペーサの有無を除き前述のサブ画素１５１と同じ構造）、及び、柱状スペーサを配置せず共通電極コンタクトホール１０１２を設けるサブ画素１０５３からなる。二個のサブ画素１５１はそれぞれ青（Ｂ）及び緑（Ｇ）の、サブ画素１０５３は赤（Ｒ）の、各カラーフィルタに対応する。このように、１画素内で共通電極コンタクトホールを設ける画素は、３サブ画素中の１サブ画素で十分である。
【０１０２】
また、画素によっては、図１２に示すように、共通電極コンタクトホール１０１２を設けるサブ画素１０５３の代わりにサブ画素１５１を配置することにより、すべてのサブ画素をサブ画素１５１にしてもよい。
【０１０３】
共通電極１１０（図１Ａ）は、隣接する画素間で接続され、かつＩＴＯ等の透明導電膜で形成されているので、数画素にわたって共通電極の電位を安定化する上で、十分に低抵抗である。そのため、共通電極コンタクトホールを必要以上に設けないことにより、配線間のショート等の不具合の発生確率を減らすことが可能である。したがって、共通電極コンタクトホールを設けるサブ画素は、全画素の全サブ画素を合せたサブ画素数の１／３以下にすることが望ましい。
【０１０４】
柱状スペーサは、すべての画素に１個ずつ配置することもできるし、すべての画素のうち例えば１／２〜１／８の画素に配置することもできる。柱状スペーサをすべての画素に配置する場合は、図１１に示す画素と図１２に示す画素とを所定の割合で配置してもよい。柱状スペーサをすべての画素のうち１／２〜１／８の画素に配置する場合、柱状スペーサが存在しない画素においては、ＴＦＴ基板側に図１１又は図１２に示すサブ画素１５１を設け、対向基板側に柱状スペーサを設けない構成としてもよい。
【０１０５】
本実施形態３の実施例１では、柱状スペーサを全画素に配置し、すべての画素を図１１に示す画素とした。柱状スペーサを配置するサブ画素１５１のうち、台座１１７を配置するサブ画素と台座１１７を配置しないサブ画素との割合を１：１５とした。これにより全画素のうち、１／１６の画素に本柱が配置され、１５／１６の画素で補助柱が配置される。このように本柱の密度を少なくすることにより、両基板間のズレ等に伴う応力で黒表示がもやつくといった不具合を抑制することができ、良好な表示が得られた。また、共通電極コンタクトホールを有するサブ画素１０５３は全サブ画素数の１／３であり、この割合を１／３に以下とすることで、十分良好な歩留を得ることができた。
【０１０６】
本実施形態３の実施例２では、すべての画素のうち１／４の画素に柱状スペーサを配置し、図１１に示す画素と図１２に示す画素との割合を１：３とした。柱状スペーサを配置するサブ画素１５１のうち、台座１１７を配置するサブ画素と台座１１７を配置しないサブ画素との割合を１：３とした。これにより、全画素のうち、１／１６の画素に本柱が配置され、残り３／１６の画素で補助柱が配置される。補助柱の本数を実施例１に比べて、減らすことで、荷重耐性はやや落ちるものの、柱状スペーサ近傍の配向異常をより減ずることができ、コントラストを向上させることができ、更に良好な表示がえられた。また、共通電極コンタクトホールを有するサブ画素１０５３は全サブ画素の１／１２であり、この割合が１／３以下となっており、十分良好な歩留を得ることができた。
【０１０７】
上述の例では、本柱を全画素の１／１６とするようにしたが、柱状スペーサの性質により、１／４〜１／４８の範囲で、適切に定めていくことができる。また、台座１１７を配置しない補助柱の密度も、黒の表示品位と荷重耐性とのバランスにより、適宜定めていくことができる
【０１０８】
更に、小型品種など信号書き込みに余裕がある場合には、共通電極コンタクトホールを設けず、全画素を図１２のような配列にしてもよい。
【０１０９】
本実施形態３では、全サブ画素において平坦化膜が存在しない領域が同一形状となり、なおかつ全サブ画素の走査信号配線上が共通電極によってシールドされている。このような構成により、走査線近傍まで広い領域を開口領域として確保し、高開口率化することができ、黒表示時の光漏れもないことから高コントラストが得られる。
【０１１０】
［実施形態４］
本発明の実施形態４について、図１５Ａ及び図１５Ｂ、図１６Ａ及び図１６Ｂ、図１７Ａ及び図１７Ｂ、図１８、図１９を用いて説明する。図１５Ａ、図１６Ａ及び図１７Ａは、実施形態４の液晶表示装置における１サブ画素を示す平面図である。図１５Ｂ、図１６Ｂ及び図１７Ｂは、それぞれ図１５Ａ、図１６Ａ及び図１７ＡにおけるＡ−Ａ’部の断面図である。図１８、図１９は、１画素分のサブ画素を並べた平面図である。
【０１１１】
図１５Ａ及び図１５Ｂに示すサブ画素は、柱状スペーサ１５１５を配置するサブ画素１５５１である。本実施形態４におけるサブ画素１５５１は、共通補助電極１５６１が設けられている点で、実施形態１におけるサブ画素１５１と異なる。共通補助電極１５６１は、共通信号配線１５０２に接続された第１金属層からなり、サブ画素１５５１の周縁にループ状に設けられ、走査信号配線１５０１から第２蓄積容量１５４２へ向かう方向と反対の方向側において、走査信号配線１５０１に沿って配置されている。なお、以下の「平面内下（又は上）」とは、平面図を見ている状態における平面図の下（又は上）という意味である。
【０１１２】
ここで、図１Ａ及び図１Ｂに基づき、実施形態１におけるサブ画素１５１の問題点について説明する。サブ画素１５１は、走査信号線１０１の近傍まで広い領域を開口領域として確保することにより、高い開口率となっている。しかし、走査信号配線１０１よりも平面内下側（図１Ａ）では、凹部領域１１４のエッジが開口領域の近傍にある。そのため、ＴＦＴ基板１３１と対向基板１３２との重ね合わせ時に平面内下方向（図１Ａ）へ大きくずれが生じた場合、凹部領域１１４側壁の平面内下側（図１Ａ）に位置する平坦化膜１０８に、柱状スペーサ１１５が接触することがある。この場合、走査信号配線１０１よりも平面内下側（図１Ａ）で液晶の配向が乱れることにより、黒表示時に光漏れが発生する。また、最終的な重ね合わせ状態として、平面内上方向（図１Ａ）に大きくずれた場合、ブラックマトリクス１２０もずれることになる。この場合、走査信号配線１０１の近傍では弱い電界の漏れが生じているため、この弱い電界漏れによって液晶分子が回転している領域が、ブラックマトリクス１２０で遮光されずに黒表示時に視認されてしまうことがある。
【０１１３】
これに対し、本実施形態４におけるサブ画素１５５１では、走査信号配線１５０１の平面内下側（図１５Ａ）に共通補助電極１５６１を配置することにより、実施形態１と比較して開口率は若干落ちるものの、ＴＦＴ基板１５３１と対向基板１５３２との重ね合わせが大きくずれた場合でも、第１金属層からなる共通補助電極１５６１が遮光機能と電界遮蔽機能とを有するため、上述のような光漏れを抑制することができる。
【０１１４】
図１６Ａ及び図１６Ｂに示すサブ画素は、柱状スペーサを配置せず共通電極コンタクトホールも配置しないサブ画素１６５２である。本実施形態におけるサブ画素１６５２は、共通補助電極１６６１が設けられている点で、実施形態１におけるサブ画素２５２と異なる。共通補助電極１６６１は、サブ画素１６５２の周縁にループ状に設けられ、走査信号配線１６０１よりも平面内下側（図１６Ａ）に、走査信号配線１６０１に沿って配置されている。
【０１１５】
ここで、図２Ａ及び図２Ｂに基づき、実施形態１におけるサブ画素２５２の問題点について説明する。サブ画素２５２では、サブ画素１５１と異なり柱状スペーサを配置しないため、ＴＦＴ基板２３１と対向基板２３２との重ね合わせ時に平面内下方向（図２Ａ）に大きくずれた場合でも、柱状スペーサが平坦化膜に接触することによる黒表示時の光漏れは発生しない。しかし、ＴＦＴ基板２３１と対向基板２３２との重ね合わせ時に平面内上方向（図２Ａ）に大きくずれが生じた場合、走査信号配線２０１の近傍の弱電界漏れ領域が、ブラックマトリクス２２０で遮光されず黒表示時に視認されてしまうことがある。
【０１１６】
これに対し、本実施形態４におけるサブ画素１６５２では、走査信号配線１６０１の平面内下側（図１６Ａ）に共通補助電極１６６１を配置することで、実施形態１と比較して開口率は若干落ちるものの、ＴＦＴ基板１６３１と対向基板１６３２との重ね合わせが大きくずれた場合でも、第１金属層からなる共通補助電極１６６１が遮光機能と電界遮蔽機能とを有するため、上述のような光漏れを抑制することができる。
【０１１７】
図１７Ａ及び図１７Ｂに示すサブ画素は、柱状スペーサを配置せず、共通信号配線１７０２と共通電極１７１０とを接続する共通電極コンタクトホール１７１２を設ける、サブ画素１７５３である。本実施形態４におけるサブ画素１７５３は、共通補助電極１７６１を設けた点で、実施形態１におけるサブ画素３５３と異なる。共通補助電極１７６１は、サブ画素１７５３の周縁にループ状に設けられ、走査信号配線１７０１よりも平面内下側（図１７Ａ）に、走査信号配線１７０１に沿って配置されている。
【０１１８】
ここで、図３Ａ及び図３Ｂに基づき、実施形態１におけるサブ画素３５３の問題点について説明する。サブ画素３５３では、サブ画素１５１と異なり柱状スペーサを配置しないため、ＴＦＴ基板３３１と対向基板３３２との重ね合わせが平面内下方向（図３Ａ）に大きくずれた場合でも、黒表示時の光漏れは発生しない。しかし、ＴＦＴ基板３３１と対向基板３３２との重ね合わせ時に、平面内上方（図３Ａ）に大きくずれが生じた場合、走査信号配線３０１近傍の弱電界漏れ領域が、ブラックマトリクス３２０で遮光されず黒表示時に視認されてしまうことがある。
【０１１９】
これに対し、本実施形態４におけるサブ画素１７５３では、走査信号配線１７０１の平面内下側（図１７Ａ）にも共通補助電極１７６１を配置していることにより、実施形態１と比較して開口率は若干落ちるものの、ＴＦＴ基板１７３１と対向基板１７３２との重ね合わせが大きくずれた場合でも、第１金属層からなる共通補助電極１７６１が遮光機能と電界遮蔽機能とを有するため、上述のような光漏れを抑制することができる。
【０１２０】
図１８及び図１９は、本実施形態４の１画素分のサブ画素を並べた平面図である。
【０１２１】
本実施形態４における実施形態１（図４）との違いは、共通補助電極がループ状に延伸され、走査信号配線の平面内下側に配置されていることである。
【０１２２】
図１８に示す１画素は、柱状スペーサ１５１５を配置するサブ画素１５５１、柱状スペーサを配置せず共通電極コンタクトホールを設けないサブ画素１６５２、及び、柱状スペーサを配置せず共通電極コンタクトホール１７１２を設けるサブ画素１７５３からなる。サブ画素１５５１は青（Ｂ）の、サブ画素１６５２は緑（Ｇ）の、サブ画素１７５３は赤（Ｒ）の各カラーフィルタに対応する。このように、１画素内で共通電極コンタクトホールを設けるサブ画素は、３サブ画素中の１サブ画素で十分である。
【０１２３】
また、画素によっては、図１９に示すように、共通電極コンタクトホール１７１２を設けるサブ画素１７５３の代わりに、共通電極コンタクトホールを設けないサブ画素１６５２を配置してもよい。つまり、図１８に示す１画素は、柱状スペーサを配置せず共通電極コンタクトホールを設けないに２個のサブ画素１６５２、及び、柱状スペーサを配置せず共通電極コンタクトホール１７１２を設けるサブ画素１７５３からなる。
【０１２４】
共通電極１５１０、１６１０、１７１０（図１５Ａ、図１６Ａ、図１７Ａ）は、隣接する画素間で接続され、かつＩＴＯ等の透明導電膜で形成されているので、数画素にわたって当該共通電極の電位を安定化する上で、十分に低抵抗である。そのため、共通電極コンタクトホールは、必要以上に設けないことにより、配線間のショート等の不具合の発生確率を減らすことが可能である。したがって、共通電極コンタクトホールを設けるサブ画素は、全画素の全サブ画素を合せたサブ画素数の１／３以下にすることが望ましい。
【０１２５】
柱状スペーサは、すべての画素に１個ずつ配置することもできるし、すべての画素のうち例えば１／２〜１／８の画素に配置することもできる。柱状スペーサをすべての画素に配置する場合は、図１８に示す画素と図１９に示す画素とを所定の割合で配置してもよい。すべての画素のうち１／２〜１／８の画素に柱状スペーサを配置する場合、柱状スペーサを配置しない画素においては、図１８又は図１９に示すように、ＴＦＴ基板側にサブ画素１５５１を設け、かつ対向基板側に柱状スペーサを設けない構成とすることもできるし、図１８又は図１９に示すサブ画素１５５１の代わりに、サブ画素１６５２で置き換えた構成とすることも可能である。
【０１２６】
本実施形態４の実施例１では、柱状スペーサをすべての画素に配置し、すべての画素を図１８に示す画素とした。柱状スペーサを配置するサブ画素１５５１のうち、台座１５１７を配置するサブ画素と台座１５１７を配置しないサブ画素との割合を１：１５とした。これにより全画素のうち、１／１６の画素に本柱が配置され、１５／１６の画素で補助柱が配置される。このように本柱の密度を少なくすることにより、両基板間のズレ等に伴う応力で黒表示がもやつくといった不具合を抑制することができ、良好な表示が得られた。また、共通電極コンタクトホールを有するサブ画素１７５３は全サブ画素数の１／３であり、この割合を１／３に以下とすることで、十分良好な歩留を得ることができた。
【０１２７】
本実施形態４の実施例２では、すべての画素のうち１／４の画素に柱状スペーサを配置し、図１８に示す画素と図１９に示す画素との割合を１：３で周期的に配置した。柱状スペーサを配置するサブ画素１５５１のうち、台座１５１７を配置するサブ画素と台座１５１７を配置しないサブ画素との割合を１：３とした。これにより、全画素のうち、１／１６の画素に本柱が配置され、残り３／１６の画素で補助柱が配置される。補助柱の本数を実施例１に比べて、減らすことで、荷重耐性はやや落ちるものの、柱状スペーサ近傍の配向異常をより減ずることができ、コントラストを向上させることができ、さらに良好な表示がえられた。また、共通電極コンタクトホールを有するサブ画素１７５３は全サブ画素の１／１２であり、この割合が１／３以下となっており、十分良好な歩留を得ることができた。
【０１２８】
更に、小型品種など信号書き込みに余裕がある場合には、共通電極コンタクトホールを設けず、すべての画素を図１９に示す画素としてもよい。
【０１２９】
本実施形態４によれば、このような構成を採ったことにより、実施形態１と比較して開口率が若干落ちるものの、十分に広い領域を開口領域として確保し、高開口率化することができ、製造時にＴＦＴ基板と対向基板との重ねずれが生じた場合でも、黒表示時の光漏れがより確実に抑えられることから高コントラストが得られる。
【０１３０】
以上、実施形態１〜４において、主にカラー表示について説明したが、対向基板側にカラーフィルタの色層を設けずに、モノクロ表示に適用することができる。例えば、実施形態４で言えば、対向基板はブラックマトリクス１５２０、１６２０、１７２０とオーバーコート１５２１，１６２１，１７２１と柱状スペーサ１５１５とのみで構成して、ＴＦＴ基板側は実施形態４の実施例１と同じサブ画素構成とすることができる。この場合でも、本発明を適用することにより、実施形態４と同様に、高輝度で高コントラストの液晶表示装置を得ることができる。同様に、実施形態１〜３に関しても、モノクロ表示に適用することができる。
【０１３１】
［補足説明］
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【０１３２】
上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。
【０１３３】
［付記１］
表示領域を有するサブ画素がマトリクス状に多数設けられたＴＦＴ基板と、
このＴＦＴ基板に対向して設けられた対向基板と、
この対向基板と前記ＴＦＴ基板とに挟まれた液晶層と、
前記ＴＦＴ基板上に設けられた走査信号配線及び共通信号配線と、
前記ＴＦＴ基板、前記走査信号配線及び前記共通信号配線の上に設けられた第１絶縁膜と、
この第１絶縁膜上に設けられたソース電極と、
前記第１絶縁膜及び前記ソース電極の上に設けられた第２絶縁膜と、
この第２絶縁膜上に設けられた平坦化膜と、
この平坦化膜上に設けられ、前記共通信号配線に接続された、透明導電膜からなる共通電極と
前記平坦化膜上に設けられ、前記ソース電極に接続された、透明導電膜からなる画素電極とを備え、
前記共通電極と前記画素電極との間に発生する電界により、前記液晶層を動作させる横電界駆動方式の液晶表示装置であって、
前記表示領域では全ての領域で前記平坦化膜が形成されており、
前記第２絶縁膜上の前記平坦化膜が設けられていない領域からなる凹部領域が、前記ソース電極上の一部を含み、
前記共通電極が前記凹部領域内に延在しており、
前記共通信号配線と前記ソース電極とが前記第１絶縁膜を挟んだ構造からなる第１蓄積容量と、
前記凹部領域内に設けられ、前記共通電極と前記ソース電極とが前記第２絶縁膜を挟んだ構造からなる第２蓄積容量とを更に備えていること、
を特徴とする横電界駆動方式の液晶表示装置。
【０１３４】
［付記２］付記１記載の液晶表示装置であって、
前記対向基板に設けられ、当該対向基板と前記ＴＦＴ基板とのギャップを保持する柱状スペーサと、
この柱状スペーサが配置されるサブ画素と、
前記柱状スペーサが配置されないサブ画素とを更に備え、
前記柱状スペーサが配置されるサブ画素における前記凹部領域は、前記柱状スペーサを支持する領域まで連続的に形成され、
前記凹部領域内における前記共通電極は、前記第２絶縁膜を介して、前記走査信号配線及び前記ソース電極並びに当該走査信号配線と当該ソース電極との間を覆っている、
ことを特徴とする液晶表示装置。
【０１３５】
［付記３］付記２記載の液晶表示装置であって、
前記共通信号配線と同一層で形成され、当該共通信号配線に接続された共通補助電極を更に備え、
前記共通補助電極は、前記走査信号配線を挟んで前記第２蓄積容量と対向する側に、当該走査信号配線に沿って配置されている、
ことを特徴とする液晶表示装置。
【０１３６】
［付記４］付記２又は３記載の液晶表示装置であって、
前記柱状スペーサが配置されないサブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ前記共通電極で覆われていない、
ことを特徴とする液晶表示装置。
【０１３７】
［付記５］付記２又は３記載の液晶表示装置であって、
前記柱状スペーサが配置されないサブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ当該平坦化膜上から前記共通電極で覆われている、
ことを特徴とする液晶表示装置。
【０１３８】
［付記６］付記２又は３記載の液晶表示装置であって、
前記柱状スペーサが配置されるサブ画素と前記柱状スペーサが配置されないサブ画素との前記凹部領域の形状は同一であり、
前記柱状スペーサが配置されないサブ画素の前記凹部領域内では、前記共通電極が、前記第２絶縁膜を介して、前記走査信号配線及び前記ソース電極並びに当該走査信号配線と当該ソース電極との間を覆っている、
ことを特徴とする液晶表示装置。
【０１３９】
［付記７］付記２乃至６のいずれか一つに記載の液晶表示装置であって、
前記共通信号配線と前記共通電極とを電気的に接続する共通電極コンタクトホールを有するサブ画素と、
前記共通電極コンタクトホールを有しないサブ画素と、
を更に備えたことを特徴とする液晶表示装置。
【０１４０】
［付記８］付記７記載の液晶表示装置であって、
前記共通電極コンタクトホールを有するサブ画素は、サブ画素全体の数に占める割合が１／３以下であり、サブ画素全体の中に一定の周期で配置されている、
ことを特徴とする液晶表示装置。
【０１４１】
［付記９］
付記７又は８記載の液晶表示装置であって、
前記共通電極コンタクトホールを有しないサブ画素のいずれかに前記柱状スペーサが配置され、
前記共通電極コンタクトホールを有するサブ画素には前記柱状スペーサが配置されない、
ことを特徴とする液晶表示装置。
【０１４２】
［付記１１］第１基板（透明絶縁性基板）上に第１金属層からなる走査信号配線が形成され、この走査信号配線上にゲート絶縁膜が形成され、
このゲート絶縁膜上に薄膜半導体層並びに第２金属層からなる映像信号配線及びソース電極が形成され、
前記薄膜半導体層上、前記映像信号配線上及び前記ソース電極上に無機絶縁膜が形成され、
この無機絶縁膜上に平坦化膜が形成され、
前記無機絶縁膜より上層に、透明導電膜からなる共通電極及び画素電極が設けられ、
この画素電極はコンタクトホールを介して前記ソース電極と接続され、
第２基板（ガラス基板）上には、少なくとも、遮光層と、当該第２基板と前記第１基板とのギャップを保持するための柱状スペーサとが設けられ、
前記第１基板と前記第２基板とによって液晶材が挟持されている横電界駆動方式のアクティブマトリクス型液晶表示装置であって、
前記ソース電極上の一部に前記平坦化膜が存在しない凹部領域があり、この凹部領域で前記共通電極が前記ソース電極を覆って蓄積容量を形成している、
ことを特徴とする液晶表示装置。
【０１４３】
［付記１２］付記１１記載の液晶表示装置であって、
１画素を構成する複数のサブ画素のうち、前記柱状スペーサが配置されたサブ画素において、
前記第１基板上で前記柱状スペーサを支持するスペーサ支持領域は、前記平坦化膜が存在しないことから前記凹部領域に含まれ、
この凹部領域において前記共通電極が前記走査信号配線及び前記ソース電極並びに両者の間を覆っている、
ことを特徴とする液晶表示装置。
【０１４４】
［付記１３］付記１１又は１２記載の液晶表示装置であって、
前記柱状スペーサが配置されていないサブ画素において、前記平坦化膜は前記走査信号配線上に存在し、
前記柱状スペーサが配置されたサブ画素において、前記ソース電極上の一部の近傍のみに前記平坦化膜が存在せず、
前記柱状スペーサが配置されていないサブ画素において、前記走査信号配線が前記共通電極で覆われていない、
ことを特徴とする液晶表示装置。
【０１４５】
［付記１４］付記１１又は１２記載の液晶表示装置であって、
前記柱状スペーサが配置されていないサブ画素において、前記平坦化膜は前記走査信号配線上に存在し、
前記柱状スペーサが配置されたサブ画素において、前記ソース電極上の一部の近傍のみに前記平坦化膜が存在せず、
前記柱状スペーサが配置されていないサブ画素において、前記走査信号配線が前記共通電極で覆われている、
ことを特徴とする液晶表示装置。
【０１４６】
［付記１５］付記１１又は１２記載の液晶表示装置であって、
前記柱状スペーサが配置されていないサブ画素における前記凹部領域は、前記柱状スペーサが配置されているサブ画素における前記凹部領域と同一形状であり、
前記柱状スペーサが配置されていないサブ画素において、前記走査信号配線が前記共通電極で覆われている、
ことを特徴とする液晶表示装置。
【０１４７】
［付記１６］付記１１乃至１５のいずれか一つに記載の液晶表示装置であって、
前記共通電極と前記共通信号配線とがコンタクトホールを介して接続されているサブ画素と、前記共通電極と前記共通信号配線とがコンタクトホールを介して接続されていないサブ画素が混在する、
ことを特徴とする液晶表示装置。
【０１４８】
［付記１７］付記１６記載の液晶表示装置であって、
前記共通電極と前記共通信号配線とがコンタクトホールを介して接続されているサブ画素は、その割合が全体のサブ画素の１／３以下であり、かつ一定の周期で配置されている、
ことを特徴とする液晶表示装置。
【０１４９】
［付記１８］付記１６又は１７記載の液晶表示装置であって、
前記共通電極と前記共通信号配線とがコンタクトホールを介して接続されているサブ画素は、前記柱状スペーサが配置されているサブ画素とは異なる、
ことを特徴とする液晶表示装置。
【０１５０】
［付記２１］ＴＦＴ基板と、
このＴＦＴ基板に対向して設けられた対向基板と、
この対向基板と前記ＴＦＴ基板とに挟まれた液晶材と、
前記ＴＦＴ基板上に部分的に設けられた走査信号配線及び共通信号配線と、
前記走査信号配線及び前記共通信号配線を含む前記ＴＦＴ基板上に設けられた第１絶縁膜と、
この第１絶縁膜上に部分的に設けられたソース電極と、
このソース電極を含む前記第１絶縁膜上に設けられた第２絶縁膜と、
この第２絶縁膜上に部分的に設けられた平坦化膜と、
前記第２絶縁膜上の前記平坦化膜が設けられていない領域からなる凹部領域と、
前記平坦化膜上に部分的に設けられ、前記ソース電極に電気的に接続された、透明導電膜からなる画素電極と、
前記平坦化膜上及び前記凹部領域内の前記第２絶縁膜上に部分的に設けられ、前記共通信号配線に電気的に接続された、透明導電膜からなる共通電極と、
前記共通信号配線と前記ソース電極とが前記第１絶縁膜を挟んだ構造からなる第１蓄積容量と、
前記共通電極と前記ソース電極とが前記第２絶縁膜を挟んだ構造からなる第２蓄積容量とを備え、
前記共通電極と前記画素電極との間に発生する電界を前記液晶材に印加する横電界駆動方式の液晶表示装置。
【０１５１】
［付記２２］付記２１記載の液晶表示装置であって、
前記凹部領域内において前記共通電極が前記第２絶縁膜を介して前記走査信号配線を覆っている、
ことを特徴とする液晶表示装置。
【０１５２】
［付記２３］付記２１記載の液晶表示装置であって、
前記対向基板に設けられ、当該対向基板と前記ＴＦＴ基板とのギャップを保持する柱状スペーサと、
前記柱状スペーサが配置される第１サブ画素と、
前記柱状スペーサが配置されない第２サブ画素とを更に備え、
前記第２サブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ前記共通電極で覆われていない、
ことを特徴とする液晶表示装置。
【０１５３】
［付記２４］付記２１記載の液晶表示装置であって、
前記対向基板に設けられ、当該対向基板と前記ＴＦＴ基板とのギャップを保持する柱状スペーサと、
前記柱状スペーサが配置される第１サブ画素と、
前記柱状スペーサが配置されない第２サブ画素とを更に備え、
前記第２サブ画素における前記走査信号配線の上方は、前記平坦化膜で覆われ、かつ当該平坦化膜上から前記共通電極で覆われている、
ことを特徴とする液晶表示装置。
【０１５４】
［付記２５］付記２１記載の液晶表示装置であって、
前記対向基板に設けられ、当該対向基板と前記ＴＦＴ基板とのギャップを保持する柱状スペーサと、
前記柱状スペーサが配置される第１サブ画素と、
前記柱状スペーサが配置されない第２サブ画素とを更に備え、
前記第１サブ画素と前記第２サブ画素との前記凹部領域の形状は同一であり、
前記第２サブ画素の前記凹部領域内では前記走査信号配線の上方が前記共通電極で覆われている、
ことを特徴とする液晶表示装置。
【０１５５】
［付記２６］付記２１記載の液晶表示装置であって、
前記共通信号配線と前記共通電極とを電気的に接続するコンタクトホールを有する第３サブ画素と、
前記コンタクトホールを有しない第４サブ画素と、
を更に備えたことを特徴とする液晶表示装置。
【０１５６】
［付記２７］付記２６記載の液晶表示装置であって、
前記第３サブ画素の数と前記第４サブ画素の数との和に占める前記第３サブ画素の割合が１／３以下であり、前記第３サブ画素と前記第４サブ画素とが一定の周期で配置されている、
ことを特徴とする液晶表示装置。
【０１５７】
［付記２８］付記２６又は２７記載の液晶表示装置であって、
前記対向基板に設けられ、当該対向基板と前記ＴＦＴ基板とのギャップを保持する柱状スペーサと、
前記第４サブ画素のいずれかに前記柱状スペーサが配置され、
前記第３サブ画素には前記柱状スペーサが配置されない、
ことを特徴とする液晶表示装置。
【産業上の利用可能性】
【０１５８】
本発明は、横電界駆動方式のアクティブマトリクス型液晶表示装置、及びこれを表示装置として利用する任意の機器に利用可能である。
【符号の説明】
【０１５９】
１０１，２０１，３０１，６０１，７０１，１００１，１３０１，１４０１，１５０１，１６０１，１７０１  走査信号配線
１０２，２０２，３０２，６０２，７０２，１００２，１３０２，１４０２，１５０２，１６０２，１７０２  共通信号配線
１０３，２０３，３０３，６０３，７０３，１００３，１３０３，１４０３，１５０３，１６０３，１７０３  ゲート絶縁膜（第１絶縁膜）
１０４，２０４，３０４，６０４，７０４，１００４，１３０４，１４０４，１５０４，１６０４，１７０４  映像信号配線
１０５，２０５，３０５，６０５，７０５，１００５，１３０５，１４０５，１５０５，１６０５，１７０５  薄膜半導体層
１０６，２０６，３０６，６０６，７０６，１００６，１３０６，１４０６，１５０６，１６０６，１７０６  ソース電極
１０７，２０７，３０７，６０７，７０７，１００７，１３０７，１４０７，１５０７，１６０７，１７０７  パッシベーション膜（第２絶縁膜）
１０８，２０８，３０８，６０８，７０８，１００８，１３０８，１４０８，１５０８，１６０８，１７０８  平坦化膜
１０９，２０９，３０９，６０９，７０９，１００９，１３０９，１４０９，１５０９，１６０９，１７０９  画素電極
１１０，２１０，３１０，６１０，７１０，１０１０，１３１０，１４１０，１５１０，１６１０，１７１０  共通電極
１１１，２１１，３１１，６１１，７１１，１０１１，１３１１，１４１１，１５１１，１６１１，１７１１  画素電極コンタクトホール
３１２，４１２，７１２，８１２，１０１２，１１１２，１３１２，１５１２，１６１２，１７１２  共通電極コンタクトホール
１１４，２１４，３１４，６１４，７１４，１０１４，１３１４，１４１４，１５１４，１６１４，１７１４  凹部領域
１１５，１３１５，１４１５，１５１５，１６１５，１７１５  柱状スペーサ
１１６，１５１６  スペーサ支持領域
１１７，１５１７  台座
１１８，２１８，３１８，６１８，７１８，１０１８，１３１８，１４１８，１５１８，１６１８，１７１８  凹部領域
１１９，２１９，３１９，６１９，７１９，１０１９，１３１９，１４１９，１５１９，１６１９，１７１９  ラビング方向
１２０，２２０，３２０，６２０，７２０，１０２０，１３２０，１４２０，１５２０，１６２０，１７２０  ブラックマトリクス
１２１，２２１，３２１，６２１，７２１，１０２１，１３２１，１４２１，１５２１，１６２１，１７２１  オーバーコート
１３１，２３１，３３１，６３１，７３１，１０３１，１３３１，１４３１，１５３１，１６３１，１７３１  ＴＦＴ基板
１３２，２３２，３３２，６３２，７３２，１０３２，１３３２，１４３２，１５３２，１６３２，１７３２  対向基板
１３３，２３３，３３３，６３３，７３３，１０３３，１３３３，１４３３，１５３３，１６３３，１７３３  液晶層
１３４１  蓄積容量
１４１，２４１，３４１，６４１，７４１，１０４１，１４４１，１５４１，１６４１，１７４１  第１蓄積容量
１４２，２４２，３４２，６４２，７４２，１０４２，１４４２，１５４２，１６４２，１７４２  第２蓄積容量
１４３，２４３，３４３，６４３，７４３，１０４３，１３４３，１４４３，１５４３，１６４３，１７４３  表示領域
１３５１  サブ画素
１５１，５５１，９５１，１２５１，１４５１，１５５１  柱状スペーサを配置するサブ画素
２５２，５５２，６５２，９５２，１２５２，１６５２  柱状スペーサを配置せず共通電極コンタクトホールを有しないサブ画素
３５３，４５３，７５３，８５３，１０５３，１１５３，１７５３  柱状スペーサを配置せず共通電極コンタクトホールを有するサブ画素
１５６１，１６６１，１７６１  共通補助電極
【図１Ａ】
0005278777.tif 000002
【図１Ｂ】
0005278777.tif 000003
【図２Ａ】
0005278777.tif 000004
【図２Ｂ】
0005278777.tif 000005
【図３Ａ】
0005278777.tif 000006
【図３Ｂ】
0005278777.tif 000007
【図４】
0005278777.tif 000008
【図５】
0005278777.tif 000009
【図６Ａ】
0005278777.tif 000010
【図６Ｂ】
0005278777.tif 000011
【図７Ａ】
0005278777.tif 000012
【図７Ｂ】
0005278777.tif 000013
【図８】
0005278777.tif 000014
【図９】
0005278777.tif 000015
【図１０Ａ】
0005278777.tif 000016
【図１０Ｂ】
0005278777.tif 000017
【図１１】
0005278777.tif 000018
【図１２】
0005278777.tif 000019
【図１３Ａ】
0005278777.tif 000020
【図１３Ｂ】
0005278777.tif 000021
【図１４Ａ】
0005278777.tif 000022
【図１４Ｂ】
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【図１５Ａ】
0005278777.tif 000024
【図１５Ｂ】
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【図１６Ａ】
0005278777.tif 000026
【図１６Ｂ】
0005278777.tif 000027
【図１７Ａ】
0005278777.tif 000028
【図１７Ｂ】
0005278777.tif 000029
【図１８】
0005278777.tif 000030
【図１９】
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