(57)【特許請求の範囲】
【請求項１】
それぞれが第１の面及び第２の面に配線層を有する複数の絶縁層を積層または貼り合わせる半導体パッケージ用多層基板の製造方法において、
前記複数の絶縁層の第ｉ層（ｉ＝ｎ、ｎ＋１・・・ｎ＋ｋ）の絶縁層の前記第１の面の配線層から前記第２の面の配線層に至る第ｉのビアを前記第ｉ層の絶縁層中に形成し、
第ｉ＋１層の絶縁層の第１の面の配線層から第２の面の配線層に至る第ｉ＋１のビアを前記第ｉ＋１層の絶縁層中に形成し、
前記第ｉビアと前記第ｉ＋１ビアとの中心距離が、前記第ｉビアの半径と前記第ｉ＋１ビアの半径との合計よりも小さくかつ、１０μｍ以上であることを特徴とする半導体パッケージ用多層基板の製造方法。
【請求項２】
前記ビアの中心距離が、上面から見た場合に繰返し二点、正三角形の頂点及び正四角形の頂点を含む正多角形の頂点のいずれかであることを特徴とする請求項１に記載の半導体パッケージ用多層基板の製造方法。
【請求項３】
前記正多角形の頂点数は、前記複数のビアの段数に応じて選択することを特徴とする請求項１または２に記載の半導体パッケージ用多層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ用多層基板及びその製造方法に関し、特に、高信頼性、かつ配線密度を高くすることができる半導体パッケージ用多層基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子をプリント配線基板に実装するためのインターポーザとして、多層回路基板が広く採用されている。この多層回路基板は表面に所定パターンの導体回路が形成された単位回路基板を複数枚積層して、各単位回路基板の間はスルーホールやビアホールで導通が取られている。
【０００３】
その一方で、半導体大規模集積回路（ＬＳＩ）等の半導体素子ではトランジスタの集積度が高まり、その動作速度はクロック周波数で１ＧＨｚに達するもの、入出力端子数では１０００を越えるものが出現するに至っている。
【０００４】
このため、多層回路基板にも高密度、高精細の配線形成技術が求められている。半導体素子の小型化、高集積化等に対応するために、配線ピッチ及びビア径はより微細化される傾向にある。すなわち、半導体素子周辺部の信号配線領域におけるバンプ（信号バンプ）の形成ピッチが微細化されることで、信号バンプ間（パッケージ基板側ではビアランド間）に配線を通す必要が生じる。このため、信号配線を微細化すると同時に、ビア径を微細化することが求められている。特に、信号バンプの配列数の増加に伴って、信号バンプ間（パッケージ基板側ではビアランド間）に通す信号数が多くなってきていることから、信号系のビア径はより微細化（小径化）される傾向にある。
【０００５】
特許文献１では、高周波領域でのノイズ低減のため、ビア周りのインダクタンスの低減が求められるており、スタックドビア（Ｓｔａｃｋｅｄ  Ｖｉａ）構造を適用する技術が開示されている（例えば特許文献１参照）。
【０００６】
スタックドビアは、ビアを直線的に複数段積み上げたものであり、配線距離を短縮することが可能であることから、インダクタンスを有効に低減することができる。しかし、スタックドビアは位置をずらして配置したスタガードビア（Ｓｔａｇｇｅｒｅｄ  Ｖｉａ）に比べて応力が集中しやすいことから、パッケージ基板上に半導体素子を搭載する際に生じる熱応力や半導体素子の動作温度に基づく熱応力等によって、ビアの破断が発生しやすくなる。これは、ビア径の小径化に伴ってより顕著になってきており、高密度、高集積化の課題となっている。
【０００７】
スタガードビアは、ビアを階段状に並べたものであり、ビア位置をずらした距離分、余計に配線が必要となることから、インダクタンスの増加が避けられず、配線の引き回しにスペースが必要であり、パーケージの高集積化、高密度化には不向きである。スタックドビア及びスタガードビアのような構造では、インダクタンスの低減及びビア周りの省スペース化と、信頼性の向上とがトレードオフの関係であり、両立する事は困難であった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２６４２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、インダクタンスの増加を抑えたうえで、ビアの断線を抑制し信頼性の高い、高密度半導体パッケージ用多層基板及びその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の請求項１に係る発明は、それぞれが第１の面及び第２の面に配線層を有する複数の絶縁層を積層または貼り合わせる半導体パッケージ用多層基板の製造方法において、複数の絶縁層の第ｉ層（ｉ＝ｎ、ｎ＋１・・・ｎ＋ｋ）の絶縁層の第１の面の配線層から第２の面の配線層に至る第ｉのビアを第ｉ層の絶縁層中に形成し、第ｉ＋１層の絶縁層の第１の面の配線層から第２の面の配線層に至る第ｉ＋１のビアを第ｉ＋１層の絶縁層中に形成し、第ｉビアと第ｉ＋１ビアとの中心距離が、第ｉビアの半径と第ｉ＋１ビアの半径との合計よりも小さくかつ、１０μｍ以上であることを特徴とする半導体パッケージ用多層基板の製造方法としたものである。
【００１６】
本発明の請求項２に係る発明は、ビアの中心距離が、上面から見た場合に繰返し二点、正三角形の頂点及び正四角形の頂点を含む正多角形の頂点のいずれかであることを特徴とする請求項１に記載の半導体パッケージ用多層基板の製造方法としたものである。
【００１７】
本発明の請求項３に係る発明は、正多角形の頂点数は、複数のビアの段数に応じて選択することを特徴とする請求項１または２に記載の半導体パッケージ用多層基板の製造方法としたものである。
【発明の効果】
【００１８】
本発明によれば、ビア周りの接続面積を最小限に抑え配線の引き回しを小さくすることにより、配線の高密度化とインダクタンスの低減を実現した上で、ビアに掛かる熱応力を低減し信頼性の高い半導体パッケージ用多層基板を及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】（ａ）本発明の実施の形態に係るビア部・ランド部の構成を示す概略図であり、（ｂ）は比較用にビア部・ランド部の構成を示す概略図である。
【図２】本発明の実施の形態に係るビア接続部を概念的に示す鳥瞰図である。
【図３】本発明の実施の形態に係るビア部・ランド部の上面透過図であり、(ａ)はビア位置を二点繰返しとした場合を示す図であり、(ｂ)はビア位置を三点繰返しとした場合を示す図である。
【図４】（ａ）〜（ｆ）は本発明の実施の形態に係るビア接続部の構造とスタックドビア構造との場合で使用面積を比較したものを示す概略断面図である。
【図５】（ａ）〜（ｅ）は本発明の実施の形態に係る半導体パッケージ用多層基板の工程を示す概略断面図である。
【図６】（ａ）〜（ｅ）は本発明の実施の形態に係る半導体パッケージ用多層基板の工程を示す概略断面図である。
【図７】（ａ）は本発明の実施の形態に係るビア配置を二点繰返しとした場合を示すイメージ図であり、（ｂ）はビア部の信号透過イメージを示す図である。
【図８】（ａ）本発明の実施の形態に係るビア配置を三点繰返しとした場合を示すイメージ図であり、（ｂ）はビア部の信号透過イメージを示す図である。
【図９】スタックドビア構造の多層配線板を示す概略断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお、本発明の実施の形態は以下の説明に限定されることなく、本発明の趣旨に基づき種々の変形を行っても構わない。
【００２１】
図１（ａ）に示すように、本発明の実施の形態に係る接続ビアの構造は、第ｎビアのボトム部の半径ｒｎと第ｎ＋１ビアのトップ部の半径ｒｎ＋１の合計が、第ｎビアと第ｎ＋１ビアとの中心距離ｄｎよりも小さくなり、かつ、中心距離ｄｎの距離が１０μｍ以上である（ｒｎ＋ｒｎ＋１＞ｄｎ）。これにより、ビア近郊の配線エリア（ビアとランドとを含む）の面積が小さくなり、パターン縮小に伴う配線ピッチ等の縮小がある場合にも、配線の引き回しが容易になる。中心距離ｄｎの距離が１０μｍ未満の場合、レーザ等によるビアの位置精度により、スタックドビア構造と同様な状態になる場合があり、応力の逃げが無くなってしまう。一方、図１（ｂ）に示すように、スタガードビアの構造では、第ｎビアのボトム部の半径ｒｎと第ｎ＋１ビアのトップ部の半径ｒｎ＋１の合計が、第ｎビアと第ｎ＋１ビアとの中心距離ｄｎよりも大きくなっている（ｒｎ＋ｒｎ＋１＜ｄｎ）。
【００２２】
図２に示すように、本発明の実施の形態に係る接続ビアの構造は、ビア２の周辺にランド１を有し、ビア２の中心位置をわずかにずらしながら積層していくことで、配線層や絶縁層の熱膨張係数の違いによる熱応力の集中を効果的に抑えることができる。本発明の実施の形態に係る接続ビアの構造は、多層積層時の熱応力を有効に緩和することができるため、６層、８層、あるいはそれ以上と、積層数が増加するほど熱応力緩和の効果が大きくなる。一方、例えば、図９に示すように、スタックドビア構造の場合は、スタックドビア部分にて厚み方向に配線層が連続し、応力の逃げが無くビアの破断が発生しやすくなってしまう。
【００２３】
そこで、図６（ｅ）に示すように、本発明の実施の形態に係る半導体パッケージ用多層基板は、多層積層する場合に繰返し同一点にビア位置を持ってくると、ビア接続に必要となる面積を効果的に低減することができる。
【００２４】
本発明の実施の形態に係る半導体パッケージ用多層基板は、図３（ａ）に示す繰返し二点間または図３（ｂ）に示す繰返し三点間の正三角形の頂点にビア接続を行うことによりビア接続に必要となる面積を効果的に低減することができる。
【００２５】
また、本発明の実施の形態に係る半導体パッケージ用多層基板は、上述した正三角形の頂点にビア接続を行うだけでなく、正四角形、正五角形及び正六角形を含む正多角形の頂点にビア接続を行うことによりビア接続に必要となる面積を効果的に低減することができる。
【００２６】
次に、本発明の実施の形態に係るビア接続の構造とスタガード構造とのビアの使用面積比について検討する。
【００２７】
図４（ａ）〜（ｃ）は本発明の実施の形態に係るビア２の使用面積比を示し、図４（ｄ）〜（ｆ）はスタガードビア構造のビア２の使用面積比を示している。図４（ａ）〜（ｆ）は、ビア２半径をｒ、ビア２とビア２との中心距離ｄをｒとした時の、ビア周りの面積を近似外接円近似３で示したものである（ランド部除く、ビアのトップ部とビアのボトム部とは同一径として計算）。
【００２８】
図４（ａ）に示すように、本発明の実施の形態に係る二点繰返しでは近似外接円直径ｄ２＝３ｒとなり、図４（ｄ）に示すスタガード構造では、近似外接円直径ｄ２’＝４ｒとなり、本発明の実施の形態に係る二点繰返しの近似外接円直径ｄ２がスタガード構造と比較して、ｒ１つ分減少し、面積が低減している。
【００２９】
図４（ｂ）に示すように、本発明の実施の形態に係る三点繰返し（正三角形頂点）では近似外接円直径ｄ３＝（２＋２／√３）ｒとなり、近似外接円直径ｄ３が約３．２ｒとなり、図４（ｅ）に示すスタガード構造では、近似外接円直径ｄ３’＝（２＋４／√３）ｒとなり、ｄ３’が約４．３ｒとなり、本発明の実施の形態に係る三点繰返し（正三角形頂点）の近似外接円直径ｄ３がスタガードビア構造と比較して、１．１ｒ減少し、面積が低減している。
【００３０】
図４（ｃ）に示すように、四点繰返しでは近似外接円直径ｄ４＝（２＋√２）ｒとなり、ｄ４が約３．４ｒとなり、図４（ｆ）に示すスタガードビア構造では、近似外接円直径ｄ４’＝（２＋／√２）ｒとなり、ｄ４’が約５．８ｒとなり、本発明の実施の形態に係る四点繰返しの近似外接円直径ｄ４がスタガードビア構造と比較して、２．４ｒ減少し、面積が低減している。以上のように、本発明の実施の形態に係るビア構造を用いることにより、ビア周りの面積を有効に低減することができる。
【００３１】
本発明の実施の形態に係る半導体パッケージ用多層基板は、接続ビアの位置を繰返し二点間または繰返し三点間とすることにより、高信頼性、かつ配線密度を高くすることができる。
【００３２】
次に、本発明の実施の形態に係る半導体パッケージ用多層基板の製造工程について説明する。
【００３３】
図５（ａ）〜（ｅ）及び図６（ａ）〜（ｅ）は、本発明の実施の形態に係る半導体パッケージ用多層基板の工程を示す概略断面図である。図５（ａ）に示すように、導体層１２、絶縁層１１、導体層１２という構成の両面導体絶縁層１０を用いることができる。導体層１２の材料としては、導電率、加工性、価格等の観点から銅などの金属を用いることができる。絶縁層１１の材料としては、ガラスエポキシ樹脂、プリプレグ、ポリイミド等を用いることができる。
【００３４】
次に、図５（ｂ）に示すように、層間接続用のビア孔１３を形成した。ビアの形状としては穴止め加工（ブラインドビア加工）を用いた。ビアの形成の方法としては、ＵＶレーザ、ＣＯ２レーザ等のレーザビア法を用いることができる。層間接続用のビア孔１３の径としては、加工性、接続信頼性、微細化への対応等の観点から、Φ３０μｍ以上Φ１００μｍ以下が好ましい。その後、必要に応じて、デスミア処理を行うことができる。デスミア処理の方法としては、例えば、過マンガン酸カリウム等の薬液を用いることができる。
【００３５】
次に、図５（ｃ）に示すように、フィルドビアめっき法により、接続ビア３３を形成した。フィルドビアめっき法としては、例えば、無電解銅めっきと電解銅めっきとを連続して行い、ビア孔１３をフィルドする方法等がある。その後、導体厚をコントロールするため、物理的もしくは化学的研磨、あるいはその両方を行うことができる。物理的研磨の例としては、研磨紙、バフ研磨等が挙げられ、化学研磨液の例としては、硫酸過酸化水素系、過硫酸アンモニウム系が挙げられる。
【００３６】
次に、図５（ｄ）に示すように、フォトリソグラフィ工程を行った。フォトレジスト１４としては、例えば東京応化工業（株）製、ポジ型レジスト等を用いることができる。
【００３７】
次に、図５（ｅ）に示すように、エッチング処理を行い、フォトレジスト１４から露出している部分を除去し、ランド１５及び配線１６を形成し、２層配線板１７を得た。エッチング液としては、塩化第二鉄液、塩化第二銅液等の薬液を用いることができる。なお、本発明の実施の形態では、フォトリソグラフィ技術、エッチングを用いたサブトラクティブ方式（サブトラ法）を用いたが、めっき法を主体としたセミアディティブ方式（セミアド法）を用いて、ランド１５や配線１６等を形成することもできる。
【００３８】
次に、図６（ａ）に示すように、多層化を行った。多層化の方法としては、絶縁層２１にプリプレグを用い、導体層２２と同時に熱プレスをする方法や、Ｂステージ（半硬化）状態の、導体・接着層つき絶縁層２０を積層する方法などがある。
【００３９】
次に、図６（ｂ）に示すように、ビア孔２３をＵＶレーザ、ＣＯ２レーザ等のレーザビア法を用いて形成することができる。この時、ビア孔２３と一段下の層の接続ビア３３の中心距離ｄをビア孔２３の半径と接続ビア３３の半径の和よりも小さく、かつ、中心距離ｄを１０μｍ以上にすることで、本発明の実施の形態に係るビア構造を形成することができる。形成されるビア孔２３の径としては、ビア孔１３と同様にΦ３０μｍ以上Φ１００μｍ以下が好ましい。一方、中心距離ｄは例えば、接続ビア３３のトップ部がΦ６０μｍ、ビア孔２３のボトム部がΦ４０μｍである場合、５０μｍ未満となる。
【００４０】
次に、図６（ｃ）に示すように、フィルドビアめっき法を用いて、接続ビア４３を形成した。形成方法については、上述したために省略する。
【００４１】
次に、図６（ｄ）に示すように、フォトリソグラフィ工程を行った。フォトレジスト２４については、例えば東京応化工業（株）製、ポジ型レジスト等を用いることができる。
【００４２】
次に、図６（ｅ）に示すように、エッチング処理を行い、フォトレジスト２４から露出している部分を除去し、ランド２５及び配線２６を形成し、４層配線板２７を得た。
【００４３】
本発明の実施の形態では、４層配線板２７の例を示したが、半導体パッケージ多層基板に要求される特性に応じて、６層、８層など各種多層配線板を形成することができる。また、本発明の実施の形態では記載を省略したが、最外層の絶縁保護層としてソルダーレジストの形成や、ランド２５等の外部との接触部に表面処理を行っても良い。
【００４４】
さらに、本発明の実施の形態に係るビア接続において、使用する正多角形の頂点数を選択する際には半導体パッケージ用多層基板の層数を考慮する。例えば、半導体パッケージ用多層基板の配線層数が５層や９層の場合は、ビアの段数が４や８となるので正四角形の頂点にビア接続を行い、半導体パッケージ用多層基板の配線層数が６層の場合では、ビアの段数が５となるので正五角形の頂点にビア接続を行うことができる。ビア接続において、上述した正多角形の頂点数を選択する際には半導体パッケージ用多層基板の層数を考慮することで、ビア接続の断線及びインダクタンスを低減して、配線の高密度化を図ることができる。
【実施例１】
【００４５】
まず、図５（ａ）に示すように、両面導体絶縁層１０として、日立化成工業社製、両面銅張積層板を使用した。両面導体絶縁層１０の絶縁層１１は膜厚４０μｍであり、両面導体絶縁層１０の導体層１２の材料は銅であり、膜厚１２μｍである。
【００４６】
次に、図５（ｂ）に示すように、ブラインドビア（ビア孔１３）を波長３５５ｎｍのＵＶレーザを使用し、片側の銅箔面（導体層１２面）からΦ６０μｍの加工径で行った。この時、ビアのボトム部はΦ４０μｍであった。
【００４７】
次に、図５（ｃ）に示すように、過マンガン酸塩を主成分とする残渣処理及び無電解銅めっきを行うことでビア孔１３内クリーニングと導電性銅皮膜を形成した。その後、電解銅めっきによりビア孔１３内を銅により全充填して、接続ビア３３を形成した。電解銅めっき浴の組成は硫酸銅２００ｇ／Ｌ、硫酸１００ｇ／Ｌ、塩酸５０ｇ／Ｌ、添加剤微少量、浴温２５℃であり電流密度２Ａ／ｄｍ２において４０分間電解めっきを行いビアフィルドを行った。めっき工程後には、めっき層と配線層との銅厚があるため規定の膜厚（９μｍ）まで化学研磨処理を行った。
【００４８】
次に、図５（ｄ）に示すように、フォトレジスト１４を配線１６上に表裏同時塗布し、両面同時に露光・現像し、フォトレジスト１４をパターニングした。次に、図５（ｅ）示すように、パターニングされたフォトレジスト１４をエッチングマスクとして塩化第二鉄液により配線１６をエッチング処理して、ランド１５と配線層１７を形成した。以上の工程により２層配線板（テープ基材）１７が形成された。なお、２層配線板１７にはアライメントマークが形成されており以降の配線２６形成時での加工基準となる。
【００４９】
次に、図６（ａ）に示すように、銅箔（導体層２２）、プリプレグ（絶縁層２１）、２層配線板１７、プリプレグ銅箔（導体・接着層つき絶縁層２０）の順に重ね、一括プレスにより積層を行った。銅箔（導体層２２）には、古川電工社製、膜厚１２μｍの電解銅箔を用い、プリプレグ（絶縁層２１）には日立化成工業製、膜厚４０μｍのプリプレグを用いた。
【００５０】
次に、図６（ｂ）に示すように、層間接続用のビア孔２３を表裏形成するために、波長３５５ｎｍのＵＶレーザを用いてΦ６０μｍの加工径でビア孔２３の加工を行った。ビア孔１３同様ボトム部はΦ４０μｍであった。多段接続部において、下層の接続ビア３３とビア孔２３の中心距離ｄは２５μｍとした。ビア孔１３、ビア孔２３はトップ部Φ６０μｍ、ボトム部Φ４０μｍ、中心距離ｄを２５μｍとしたため、ビア位置はビア半個分ずれていることになる。またビア接続を上から１段目、２段目、３段目とすると、１段目と３段目とのビア位置を繰返し同一点とした（図２参照）。
【００５１】
次に、図６（ｃ）に示すように、２層配線板１７を形成する方法と同様に残渣処理、無電解銅めっきによる導電性皮膜の形成を行い、電解銅めっきを行い、接続ビア４３を形成した。その後、所望の膜厚を得るために化学研磨処理を行った。次に、図６（ｄ）示すように、２層配線板１７を形成する方法と同様にフォトリソグラフィ工程を行った。次に、図６（ｅ）示すように、２層配線板１７を形成する方法と同様にエッチング処理を行った。以上の工程を経ることで、図６（ｅ）示すように４層配線板２７が完成した。
【００５２】
また、積層工程（図６（ａ）〜（ｅ））を表裏繰り返すことで６層配線基板を形成した。図７（ａ）に示すように、ビア接続の位置を上から１段目、２段目、３段目、４段目、５段目とすると、１段目と５段目とのビアは３段目と同一点に形成した。すなわち、１段目、３段目、５段目と２段目、４段目の接続ビアがそれぞれ同一点にあるという構成である。さらに、最外層には絶縁保護層としてソルダーレジスト（図示せず）を形成した。なお、配線幅は３０μｍとした。
【実施例２】
【００５３】
実施例１の接続ビア４３の形成位置を変更したこと以外は実施例１と同様に、６層の導体層を有する半導体パッケージ用多層基板を形成した。ビア径はΦ５０μｍ、中心位置ｄを２５μｍとし、図８（ａ）に示すように、ビアの配置を正三角形の頂点繰返しとした。
【００５４】
［比較例１］
実施例１の接続ビア４３の形成位置を変更したこと以外は実施例１と同様にして６層の導体層を有する半導体パッケージ用多層基板を形成した。ビア径をΦ５０μｍとし、５段スタックドビア構造とした。（参考として３段スタックドビア構造の例を図９に示す。
【００５５】
上記工法により製造した半導体パッケージ用多層基板の接続信頼性を評価するために、−６５℃×３０分〜１２５℃×３０分を条件として冷熱衝撃信頼性試験を行った。評価用の半導体パッケージ用多層基板はチェーン回路であり、主な構成を以下に示す。
【００５６】
実施例１、２及び比較例１により形成した接続信頼性を評価するための半導体パッケージ用多層基板の構成は、配線総数を６層、配線層厚を９μｍ、絶縁層厚を４０μｍ、ライン幅を３０μｍ、ビア／ランドを５０μｍ／１００μｍ、１層当たりのビア数を１０００ビアとした。実施例１のビア接続形態は図７（ａ）に示す繰返し二点である。図７（ｂ）は繰返し二点の場合のビアの信号透過イメージを示している。実施例２のビア接続形態は図８（ａ）に示す繰返し三点である。図８（ｂ）は繰返し三点の場合のビアの信号透過イメージを示している。なお、比較例１のビア接続形態はスタックドビア構造とした。以下に、冷熱衝撃信頼性試験結果を表１に示す。
【００５７】
【表１】
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【００５８】
表１に示す結果から本発明の半導体用パッケージ用多層基板では規定の２０００サイクルまで良好な結果を得ることができた。信頼性評価後、半導体用パッケージ用多層基板を故障・破壊解析したところ、ランド／ビアホール底部間にクラックは認められなかった。よって、本発明はビア接続の信頼性を高くすることができた。一方、比較例１のビア接続がフルスタック構造では１２００〜１５００サイクルで断線し、信頼性評価後、比較例１を故障・破壊解析したところ、ランド銅とビアホール底部との界面にクラックが発生し、信頼性が低いことがわかった。
【符号の説明】
【００５９】
１：ランド
２：ビア
３：ビア使用面積（外接円近似）
４：ビアの中心線
１０：両面導体絶縁層
２０：導体・接着層つき絶縁層
１１、２１：絶縁層
１２、２２：導体層
１３、２３：ビア孔
３３、４３：接続ビア
１２、２４：フォトレジスト
１５、２５：ランド
１６、２６：配線
１７：２層配線板
２７：４層配線板
【図１】
0005176995.tif 000003
【図２】
0005176995.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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