(57)【特許請求の範囲】
【請求項１】
ベース基板の表面に複数の単結晶半導体基板を貼り合わせる第１の工程と、
前記複数の単結晶半導体基板の一部をそれぞれ分離することにより、前記ベース基板上に、単結晶半導体膜から構成される単結晶半導体膜設置領域を複数形成する第２の工程と、
前記単結晶半導体膜設置領域における前記単結晶半導体膜を用いて、第１のトランジスタ及び第２のトランジスタを形成する第３の工程と、
単結晶半導体膜非設置領域に第１の画素電極を形成すると共に、前記単結晶半導体膜設置領域に第２の画素電極を形成する第４の工程と、
前記第１のトランジスタと前記第１の画素電極を電気的に接続する第１の配線、及び前記第２のトランジスタと前記第２の画素電極を電気的に接続する第２の配線を形成する第５の工程とを有し、
前記第１の配線を前記第２の配線に比較して長くなるように形成することを特徴とする表示装置の作製方法。
【請求項２】
請求項１において、
前記第１の配線を前記第２の配線に比較して幅が大きくなるように形成することを特徴とする表示装置の作製方法。
【請求項３】
請求項１において、
前記第１の配線を前記第２の配線に比較して断面積が大きくなるように形成することを特徴とする表示装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、
前記ベース基板としてガラス基板を用いることを特徴とする表示装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその作製方法に関し、特に単結晶半導体膜を用いた表示装置及びその作製方法に関する。
【背景技術】
【０００２】
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体膜が存在するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。ＳＯＩ基板を使うことで、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして注目されている。
【０００３】
ＳＯＩ基板を製造する方法の１つに、スマートカット（登録商標）法が知られている。スマートカット法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、シリコンウエハにイオン注入法を用いて水素イオンを注入することにより表面から所定の深さにイオン注入層を形成する。次に、酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別のシリコンウエハにボンディング（接合）させる。その後、熱処理を行うことにより、イオン注入層が劈開面となり、水素イオンを注入したシリコンウエハが薄膜状に剥離し、ベース基板となるシリコンウエハ上に単結晶シリコン膜を形成することができる。
【０００４】
このようなスマートカット法を用いて単結晶シリコン膜をガラスからなる支持基板上に形成する方法が提案されている（例えば、特許文献１参照）。ガラス基板はシリコンウエハよりも大面積化が可能であり且つ安価な基板であるため、主に、液晶表示装置等の製造に用いられている。
【０００５】
ところが、通常、形成可能なガラス基板のサイズに対して、母材となるシリコンインゴット又はシリコンウエハのサイズは小さい。そのため、スマートカット法を用いてガラス基板上に形成された単結晶半導体膜を用いて表示装置を作製する場合には、表示部の大型化が困難となる。
【０００６】
従って、単結晶半導体膜を用いて、大型の表示部を具備する表示装置を作製する場合には、複数のシリコンウエハを大面積のガラス基板に貼り合わせる必要がある。例えば、特許文献２には、アクティブマトリクス液晶ディスプレイ向けのＳＯＩ基板として、ガラス基板に単結晶シリコンの小片をタイル状にさせる技術が開示されている。
【０００７】
ところで、同じ表示面積を有する表示装置において表示領域の解像度を向上させるには、画素のサイズを小さくする必要がある。画素のサイズを小さくする場合、各画素に設けられている薄膜トランジスタ（ＴＦＴ）同士の間隔も必然的に小さくなる。しかし、貼り合わせによりガラス基板上に設けられる複数の単結晶シリコンの間（継ぎ目）には、シリコンが存在しないため薄膜トランジスタを作製することができない。その結果、表示部の解像度を向上させること（高精細化）が困難となる。
【０００８】
また、一般的に半導体基板の端部は丸みを帯びており、当該端部における貼り合わせが不十分となる（例えば、特許文献３参照）。従って、複数の半導体基板を互いに隣接するように配置した場合であっても、半導体基板間の継ぎ目を完全になくすことは非常に困難である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−１６３３６３号公報
【特許文献２】特表２００５−５３９２５９号公報
【特許文献３】特開２００１−３４５４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、画素を構成する素子として、単結晶半導体膜を用いる場合であっても、表示部の大型化及び高精細化を達成することを目的の一とする。又は、画素を構成する素子として、単結晶半導体膜を用いる場合であっても、表示部の大型化及び高精細化を達成すると共に、信号の遅延による表示不良を低減することを目的の一とする。
【課題を解決するための手段】
【００１１】
本発明の一は、複数の画素を具備する表示部において、当該複数の画素の各々に対応するスイッチング素子を単結晶半導体膜でそれぞれ構成し、一部の画素に対応するスイッチング素子を構成する単結晶半導体膜を他の画素の領域に設けることを特徴とする。
【００１２】
なお、本明細書において、「画素」とは画像を構成している最小単位をいう。ディスプレイにおいて、Ｒ、Ｇ、Ｂ（又はＲ、Ｇ、Ｂ、Ｗ）でなる画素をまとめて１画素をいう場合があるが、本明細書では、Ｒ、Ｇ、Ｂ（又はＲ、Ｇ、Ｂ、Ｗ）でなる画素をそれぞれ１画素とよぶ。
【００１３】
また、本明細書において、「画素の領域」とは、１画素が占める領域を指す。具体的には、１画素毎にそれぞれ画素電極が設けられている場合には、画素電極が形成される領域（画素電極形成領域）及び当該画素電極形成領域の近傍の領域を画素の領域という。例えば、画素電極がマトリクス状に配列されている場合には、当該画素電極の位置に応じて便宜上区分けした領域をいう。また、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）方式のように１画素毎に画素電極が設けられていない場合には、画像を構成している単位セル毎に応じて便宜上区分けした領域をいう。
【００１４】
また、本発明の一は、上記構成において、複数の画素はそれぞれ画素電極を有し、一部の画素に対応するスイッチング素子を構成する単結晶半導体膜と、他の画素に対応するスイッチング素子を構成する単結晶半導体膜が、他の画素の画素電極の下方又はその近傍に設けられていることを特徴とする。
【００１５】
ここで、ある画素（第１の画素）に対応するスイッチング素子を構成する第１の単結晶半導体膜と、他の画素（第２の画素）に対応するスイッチング素子を構成する第２の単結晶半導体膜が、第２画素に対応する第２の画素電極の近傍に設けられているとは、第１の単結晶半導体膜及び第２の単結晶半導体膜が第１の画素に対応する第１の画素電極より第２の画素電極の近くに設けられていることをいう。
【００１６】
また、本発明の一は、上記構成において、一部の画素に対応するスイッチング素子を構成する単結晶半導体膜と、他の画素に対応するスイッチング素子を構成する単結晶半導体膜が集約して設けられていることを特徴とする。
【００１７】
また、本発明の一は、上記構成において、一部の画素に対応するスイッチング素子と一部の画素に設けられた画素電極が、第１の配線を介して電気的に接続され、他の画素に対応するスイッチング素子と他の画素に設けられた画素電極が、第２の配線を介して電気的に接続されており、第１の配線は第２の配線より長く、第１の配線の抵抗値が第２の配線の抵抗値より小さいことを特徴とする。なお、「配線の抵抗値」とは、配線の単位長さあたりの抵抗値を指す。従って、本発明では、相対的に長い配線である第１の配線の抵抗値を第２の配線の抵抗値より小さくする。
【００１８】
また、本発明の一は、上記構成において、一部の画素が、表示部における行方向及び／又は列方向に沿って設けられていることを特徴とする。
【００１９】
また、本発明の一は、上記構成において、スイッチング素子が、単結晶半導体膜をチャネル形成領域とするトランジスタであることを特徴とする。
【００２０】
また、本発明の一は、ベース基板と、複数の単結晶半導体基板とを準備し、ベース基板の表面に複数の単結晶半導体基板をそれぞれ貼り合わせ、複数の単結晶半導体基板の一部をそれぞれ分離することにより、ベース基板上に、単結晶半導体膜から構成される単結晶半導体膜設置領域を複数形成し、単結晶半導体膜設置領域に単結晶半導体膜をチャネル形成領域として用いるトランジスタを形成し、単結晶半導体膜設置領域と、単結晶半導体膜非設置領域にそれぞれ画素電極を設ける工程を含み、単結晶半導体膜非設置領域に設けられた画素電極に電気的に接続するトランジスタを単結晶半導体膜設置領域に形成された単結晶半導体膜を用いて設けることを特徴とする。なお、単結晶半導体膜非設置領域とは、複数の単結晶半導体膜設置領域の間に位置する領域であって、単結晶半導体膜が設けられていない領域をいう。
【００２１】
また、本発明の一は、ベース基板と、複数の単結晶半導体基板とを準備し、ベース基板の表面に複数の単結晶半導体基板をそれぞれ貼り合わせ、複数の単結晶半導体基板の一部をそれぞれ分離することにより、ベース基板上に、単結晶半導体膜から構成される単結晶半導体膜設置領域を複数形成し、単結晶半導体膜設置領域に単結晶半導体膜をチャネル形成領域として用いる第１のトランジスタ及び第２のトランジスタを含む複数のトランジスタを形成し、単結晶半導体膜非設置領域に第１の画素電極を形成すると共に、単結晶半導体膜設置領域に第２の画素電極を形成し、第１のトランジスタと第１の画素電極を電気的に接続する第１の配線と、第２のトランジスタと第２の画素電極を電気的に接続する第２の配線を形成する工程を含み、第１の配線を第２の配線より長く形成し、第１の配線の抵抗値が第２の配線の抵抗値より小さくすることを特徴とする。
【００２２】
本明細書における「単結晶」とは、結晶面、結晶軸が揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的又は非意図的に格子歪みを有するものも含まれる。
【００２３】
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
【発明の効果】
【００２４】
本発明により、画素を構成する素子として、単結晶半導体膜を用いる場合であっても、表示部の大型化及び高精細化を達成することができる。また、一部の画素に対応するスイッチング素子を他の画素の領域に設ける場合に、一部の画素に対応するスイッチング素子と画素電極を電気的に接続する配線の抵抗値を他の配線と比較して小さくすることによって、表示部の大型化及び高精細化を達成すると共に、信号の遅延による表示不良を低減することができる。
【図面の簡単な説明】
【００２５】
【図１】表示装置の作製方法の一例を示す図。
【図２】表示装置の作製方法の一例を示す図。
【図３】表示装置の表示部の一例を示す図。
【図４】表示装置の表示部の一例を示す図。
【図５】表示装置の表示部の一例を示す図。
【図６】表示装置の表示部の一例を示す図。
【図７】表示装置の画素の構成の一例を示す図。
【図８】表示装置の画素の構成の一例を示す図。
【図９】表示装置の画素の構成の一例を示す図。
【図１０】表示装置の画素の構成の一例を示す図。
【図１１】表示装置の画素の構成の一例を示す図。
【図１２】表示装置の一例を示す図。
【図１３】表示装置を用いた電子機器を示す図。
【図１４】表示装置を用いた電子機器を示す図。
【発明を実施するための形態】
【００２６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本実施の形態では、表示装置の作製方法及びその構成に関して図面を参照して説明する。具体的には、ベース基板の表面に複数の単結晶半導体基板を貼り合わせた後、当該複数の単結晶半導体基板の一部をそれぞれ分離することによって、ベース基板上に形成された単結晶半導体膜を利用して表示装置の表示部を形成する場合について説明する。
【００２８】
［ＳＯＩ基板の作製工程］
はじめに、ベース基板上に複数の単結晶半導体膜を設ける工程の一例について図１、図２を参照して説明する。本実施の形態では、ベース基板１２０の表面に複数の単結晶半導体基板１０１ａ〜１０１ｄをそれぞれ貼り合わせた後、当該単結晶半導体基板１０１ａ〜１０１ｄの一部をそれぞれ分離することにより、ベース基板１２０上に複数の単結晶半導体膜を形成する場合（図２参照）を例に挙げて説明する。
【００２９】
まず、複数の単結晶半導体基板を準備する（図１（Ａ−１）参照）。ここでは、単結晶半導体基板１００ａ〜１００ｄを用いる場合について説明する。なお、図１は図２のＡ−Ｂ間の断面図に相当する。また、以下の図１を用いた説明では、単結晶半導体基板１００ａ、１００ｂについて説明するが、単結晶半導体基板１００ｃ、１００ｄに関しても同様の工程を行うことができる。
【００３０】
単結晶半導体基板１００ａ〜１００ｄは、市販の単結晶半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。矩形状等に加工したシリコン基板を用いることによって、複数のシリコン基板を配列させる場合にすき間を少なくすることができる。以下の説明では、単結晶半導体基板１００ａ〜１００ｄとして、矩形状に加工された単結晶シリコン基板を用いる場合について示す。
【００３１】
次に、単結晶半導体基板１００ａの表面上に絶縁膜１０２ａを設け、単結晶半導体基板１００ａの表面から所定の深さに脆化領域１０４ａを設ける（図１（Ａ−２）参照）。また、単結晶半導体基板１００ｂについても同様に、表面上に絶縁膜１０２ｂを設け、表面から所定の深さに脆化領域１０４ｂを設ける。
【００３２】
絶縁膜１０２ａ、１０２ｂは、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。これらの膜は、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、ＣＶＤ法を用いて絶縁膜１０２ａ〜１０２ｂを形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて作製される酸化シリコン膜を絶縁膜１０２ａ〜１０２ｂに用いることができる。
【００３３】
例えば、単結晶半導体基板１００ａ、１００ｂ上に酸化窒化シリコン膜と窒化酸化シリコン膜を順に積層させて形成した後、単結晶半導体基板１００ａ〜１００ｂの表面から所定の深さの領域にイオンを添加し、その後、ＣＶＤ法によりテトラエトキシシランを用いて作製される酸化シリコン膜を窒化酸化シリコン膜上に形成してもよい。
【００３４】
なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）、及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５０原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００３５】
また、絶縁膜１０２ａ、１０２ｂは、単結晶半導体基板１００ａ、１００ｂに熱酸化処理を行うことにより形成してもよい。この場合、熱酸化処理は、ハロゲンを添加した酸化性雰囲気中で熱処理を行うことが好ましい。このような熱酸化処理の一例としては、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で熱酸化を行うことができる。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすれば良い。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば、１００ｎｍの厚さとする。
【００３６】
ハロゲンを添加した酸化性雰囲気中で熱処理を行い絶縁膜１０２ａ、１０２ｂにハロゲン（例えば、塩素原子）を含有させることによって、外因性不純物である重金属を捕集して半導体基板が汚染されることを防止する効果を奏する。また、絶縁膜１０２ａ、１０２ｂを形成した後に行われる熱処理により、単結晶半導体基板１００ａ、１００ｂに含まれる不純物としての金属は絶縁膜１０２ａ、１０２ｂに析出し、塩素と反応して捕獲されることとなる。その結果、単結晶半導体基板１００ａ、１００ｂの汚染を防ぐことができる。
【００３７】
脆化領域１０４ａ、１０４ｂは、運動エネルギーを有するイオンを単結晶半導体基板１００ａ、１００ｂに照射することで形成することができる。ここでは、絶縁膜１０２ａ、１０２ｂを介してイオンを単結晶半導体基板１００ａ、１００ｂに照射し、単結晶半導体基板１００ａ、１００ｂの所定の深さの結晶構造を損傷させることにより脆化領域１０４ａ、１０４ｂを形成する。イオンは、ソースガスを励起して、ソースガスのプラズマを生成し、このプラズマに含まれるイオンを、電界の作用によりプラズマから引き出して、加速したイオンである。
【００３８】
脆化領域１０４ａ、１０４ｂが形成される領域の深さは、イオンの運動エネルギー、質量、入射角によって調節することができる。運動エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化領域１０４ａ、１０４ｂが形成される。そのため、イオンを添加する深さで、単結晶半導体基板１００ａ、１００ｂから分離される半導体層の厚さが決定される。この半導体層の厚さが１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下になるように、脆化領域１０４ａ、１０４ｂが形成される深さを調節する。
【００３９】
脆化領域１０４ａ、１０４ｂの形成は、イオンドーピング処理で行うことができる。イオンドーピング処理には、イオンドーピング装置を用いて行うことができる。イオンドーピング装置の代表的な装置は、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置であるのは、プラズマ中のイオン種を質量分離しないで、全てのイオン種を被処理体に照射しているからである。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置である。
【００４０】
本実施形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板１００ａ、１００ｂに添加する。プラズマソースガスとして水素を含むガスを供給する。例えば、Ｈ２を供給する。水素ガスを励起してプラズマを生成し、質量分離せずに、プラズマ中に含まれるイオンを加速し、加速されたイオンを単結晶半導体基板１００ａ、１００ｂに照射する。
【００４１】
イオンドーピング装置において、水素ガスから生成されるイオン種（Ｈ＋、Ｈ２＋、Ｈ３＋）の総量に対してＨ３＋の割合が５０％以上とする。より好ましくは、そのＨ３＋の割合を８０％以上とする。イオンドーピング装置は質量分離を行わないため、プラズマ中に生成される複数のイオン種のうち、１つを５０％以上とすることが好ましく、８０％以上とすることが好ましい。同じ質量のイオンを照射することで、単結晶半導体基板１００ａ、１００ｂの同じ深さに集中させてイオンを添加することができる。
【００４２】
脆化領域１０４ａ、１０４ｂを浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、プラズマ中のＨ３＋イオンの割合を高くすることで、原子状水素（Ｈ）を効率よく、単結晶半導体基板１００ａ、１００ｂに添加できる。Ｈ３＋イオンはＨ＋イオンの３倍の質量を持つことから、同じ深さに水素原子を１つ添加する場合、Ｈ３＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることが可能となる。イオンの加速電圧を大きくできれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
【００４３】
また、加速されたイオンを単結晶半導体基板１００ａ、１００ｂに照射する工程は、イオン注入装置で行うこともできる。イオン注入装置は、チャンバー内に配置された被処理体に、ソースガスをプラズマ励起して生成された複数のイオン種を質量分離し、特定のイオン種を照射する質量分離型の装置である。したがって、イオン注入装置を用いる場合は、水素ガスを励起して生成されたＨ＋イオンおよびＨ２＋イオンを質量分離して、Ｈ＋イオンまたはＨ２＋イオンの一方のイオンを加速して、単結晶半導体基板１００ａ、１００ｂに照射する。
【００４４】
次に、ベース基板１２０を準備する（図１（Ｂ）参照）。
【００４５】
ベース基板１２０は、絶縁体でなる基板を用いる。具体的には、ベース基板１２０として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を用いる。ベース基板１２０として大面積化が可能で安価なガラス基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。他にも、作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４６】
次に、上記図１で示した方法を用いて、単結晶半導体基板１００ａ、１００ｂの表面とベース基板１２０の表面とを対向させ、絶縁膜１０２ａ、１０２ｂの表面とベース基板１２０の表面とを接合させる（図１（Ｃ）、図２（Ａ）参照）。
【００４７】
具体的には、絶縁膜１０２ａ、１０２ｂの表面とベース基板１２０の表面とをそれぞれ接触させた後、単結晶半導体基板１００ａ、１００ｂの各々の角部に圧力を加える。圧力を加えた部分から絶縁膜１０２ａ、１０２ｂとベース基板１２０とが接合しはじめ、自発的に接合が形成され全面におよぶ。この接合工程は、ファンデルワールス力や水素結合が作用しており、加熱処理を伴わず、常温で行うことができるため、ベース基板１２０としてガラス基板のように耐熱温度が低い基板を用いることができる。
【００４８】
ベース基板１２０に単結晶半導体基板１００ａ、１００ｂを接合させた後、ベース基板１２０と絶縁膜１０２ａ、１０２ｂとの接合強度を増加させるための熱処理を行うことが好ましい。この熱処理の温度は、脆化領域１０４ａ、１０４ｂに亀裂を発生させない温度とし、室温以上４００℃未満の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板１２０に単結晶半導体基板１００ａ、１００ｂ上に形成された絶縁膜１０２ａ、１０２ｂを接合させることで、ベース基板１２０と絶縁膜１０２ａ、１０２ｂとの接合界面での接合強度を強固にすることができる。熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。
【００４９】
次に、熱処理を行い脆化領域１０４ａ、１０４ｂにて分離（劈開）することにより、ベース基板１２０上に、絶縁膜１１２ａ、１１２ｂを介して単結晶半導体膜１２４ａ、１２４ｂを設ける（図１（Ｄ）参照）。
【００５０】
加熱処理を行うことで、温度上昇によって脆化領域１０４ａ、１０４ｂに形成されている微小な孔には、イオンドーピングで添加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化領域１０４ａ、１０４ｂの微小な孔に体積変化が起こり、脆化領域１０４ａ、１０４ｂに亀裂が生じるので、脆化領域１０４ａ、１０４ｂに沿って単結晶半導体基板１００ａ、１００ｂが劈開する。絶縁膜１１２ａ、１１２ｂはベース基板１２０に接合しているので、ベース基板１２０上には単結晶半導体基板１００ａ、１００ｂから分離された単結晶半導体膜１２４ａ、１２４ｂが形成される。また、ここでの熱処理の温度は、ベース基板１２０の歪み点を越えない温度とする。
【００５１】
この加熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。例えば、ＲＴＡ装置を用いる、加熱温度５５０℃以上７００℃以下、処理時間０．５分以上６０分以内で行うことができる。
【００５２】
上記工程により、ベース基板１２０上に、それぞれ絶縁膜を介して複数の単結晶半導体膜１２４ａ〜１２４ｄが設けられたＳＯＩ基板を作製することができる（図１（Ｅ）、図２（Ｂ）参照）。
【００５３】
［表示装置の表示部の構成］
次に、上記工程で得られたＳＯＩ基板を用いて表示装置の表示部を作製する方法について図３を参照して説明する。
【００５４】
上記工程で得られたＳＯＩ基板は、ベース基板１２０上に単結晶半導体膜１２４ａ〜１２４ｄが設けられた単結晶半導体膜設置領域（以下、「第１の領域１３１」とも記す）と単結晶半導体膜が設けられていない単結晶半導体膜非設置領域（以下、「第２の領域１３２」とも記す）を有している（図１（Ｅ）、図２（Ｂ）参照）。図２では、第１の領域１３１が複数（ここでは、４つ）形成され、複数の第１の領域１３１の間に位置するように第２の領域１３２が形成されている。第２の領域１３２は、複数の単結晶半導体基板の継ぎ目部分に相当する。
【００５５】
本実施の形態では、第１の領域１３１と第２の領域１３２の双方の領域に画素を形成する。これを実現するため、第２の領域１３２に設けられる画素に対応するスイッチング素子を、第１の領域１３１に設けられる画素のうちのいずれかの画素の領域に設ける。ここで、ある画素に対応するスイッチング素子とは、当該ある画素へ任意の電圧を印加し又は電流を流すことにより、当該画素を制御する素子を指す。以下に、表示装置の構成に関して図３〜図１１を参照して説明する。なお、図３〜図６においては、点線で囲まれた部分が１画素に相当する。
【００５６】
また、本実施の形態において、スイッチング素子は、スイッチとして機能する素子であればよく、トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。以下の説明では、スイッチング素子として薄膜トランジスタを用いる場合を示す。
【００５７】
図３に、複数の画素がマトリクス状に設けられた表示部において、第２の領域１３２が垂直方向（列方向）に沿って存在する場合（図２（Ｂ）の領域１３５）の構成の一例を示す。
【００５８】
図３では、一例として、水平方向（行方向）において、単結晶半導体膜が形成されない第２の領域１３２に４つの画素を設ける場合を示している。例えば、行方向における第２の領域１３２の幅が２００μｍである場合には、行方向の画素ピッチが５０μｍである場合を想定している。
【００５９】
第２の領域１３２に配置される画素では、当該画素に対応するスイッチング素子を対応する画素の領域に設けることができないため、他の画素の領域内に設ける。ここでは、他の画素として、第１の領域１３１に設けられた複数の画素のうち、第２の領域１３２に設けられた画素と隣接する画素（図３において、Ｓｎ＋２列の信号線、Ｓｎ＋７列の信号線によりデータ信号が供給される画素（以下、「Ｓｎ＋２列目の画素」、「Ｓｎ＋７列目の画素」と記す）を利用する場合を示している。第１の領域１３１に設けられた複数の画素のうち、第２の領域１３２に設けられた画素と隣接する画素を利用することによって、第２の領域１３２に設けられた画素の画素電極と当該画素に対応するスイッチング素子を接続する配線を短くすることができる。
【００６０】
このように、第１の領域１３１の単結晶半導体膜を利用して、第２の領域１３２に配置される画素に対応するスイッチング素子を形成することにより、複数の単結晶半導体膜間に継ぎ目が生ずる場合であっても、継ぎ目に画素を設けることができる。その結果、画素を構成する素子として単結晶半導体膜を用いる場合であっても、表示部の大型化を可能とすると共に画素のサイズを小さくして高精細化を達成することができる。
【００６１】
また、スイッチング素子を集約して設けるため、集約して設けられたスイッチング素子に接続する配線（ここでは、信号線Ｓｎ＋２〜Ｓｎ＋４と信号線Ｓｎ＋５〜Ｓｎ＋８）を、集約して設ける。信号線を集約して設けることによって、集約して設けられたスイッチング素子との距離を短くすることができ、信号の遅延を低減することができる。なお、集約して設けられた配線のスペースが問題となる場合には、多層配線構造としてもよい。多層配線構造とすることによって、配線のスペースの増大を抑制し、開口率を向上することができる。
【００６２】
また、図３に示す構成の他に、第１の領域１３１に設けられた複数の画素のうち、第２の領域１３２に設けられた画素と隣接する画素（Ｓｎ＋２列目の画素、Ｓｎ＋７列目の画素）のスイッチング素子を、第１の領域１３１に設けられ当該画素（Ｓｎ＋２列目の画素、Ｓｎ＋７列目の画素）に隣接する画素（Ｓｎ＋１列目の画素、Ｓｎ＋８列目の画素）の領域に設けることも可能である（図４参照）。図４の構成とすることによって、スイッチング素子を特定の画素（Ｓｎ＋２列目の画素、Ｓｎ＋７列目の画素）に密集させず分散して設けることができるため、特定の画素の開口率の減少を緩和することができる。特に、第２の領域１３２により多くの画素を設ける場合に有効となる。図４において、配線の乗り越えが問題となる場合には、多層配線構造とすればよい。
【００６３】
図５に、複数の画素がマトリクス状に設けられた表示部において、第２の領域１３２が行方向に沿って存在する場合（図２（Ｂ）の領域１３６）の構成の一例を示す。
【００６４】
第２の領域１３２に配置された画素に対応するスイッチング素子は、当該スイッチング素子が対応する画素の領域に設けることができないため、他の画素の領域内に設ける。図５においては、Ｇｍ＋１行の走査線により駆動が制御される画素（以下、「Ｇｍ＋１行目の画素」と記す）の全面、Ｇｍ行目の画素の一部、Ｇｍ＋２行目の画素の一部が第２の領域１３２に配置される場合を示している。つまり、Ｇｍ行目の画素とＧｍ＋２行目の画素は第１の領域１３１と第２の領域１３２にわたって配置されている。
【００６５】
そのため、Ｇｍ行目の画素に対応するスイッチング素子は当該Ｇｍ行目の画素の領域のうち第１の領域１３１に相当する領域に形成する。同様に、Ｇｍ＋２行目の画素に対応するスイッチング素子は当該Ｇｍ＋２行目の画素の領域のうち第１の領域１３１に相当する領域に形成する。一方、Ｇｍ＋１行目の画素のスイッチング素子は、当該画素と列方向において隣接する画素（ここでは、Ｇｍ行目の画素）の領域のうち第１の領域１３１に相当する領域に形成する。
【００６６】
第２の領域１３２に設けられる画素のスイッチング素子を第１の領域１３１に設けられた画素のうち最も近い画素の領域内に設けることによって、第２の領域１３２に設けられた画素の画素電極と当該画素に対応するスイッチング素子を接続する配線を短くすることができる。
【００６７】
図６に、複数の画素がマトリクス状に設けられた表示部において、第２の領域１３２が行方向及び列方向に沿って存在する場合（図２（Ｂ）の領域１３７）の構成の一例を示す。
【００６８】
この場合も上述したように、第２の領域１３２に配置された画素に対応するスイッチング素子は、当該スイッチング素子が対応する画素の領域に設けることができないため、他の画素の領域内に設ける。特に、行方向及び列方向ともに第２の領域１３２が存在する部分のスイッチング素子は、第１の領域１３１のうち当該行方向及び列方向に存在する第２の領域１３２と隣接する画素（ここでは、Ｓｎ＋２列の信号線によりデータ信号が供給され且つＧｍ行の走査線により駆動が制御される画素、Ｓｎ＋７行の信号線によりデータ信号が供給され且つＧｍ行の走査線により駆動が制御される画素）の領域内にスイッチング素子を集約して設ける。
【００６９】
このように、第１の領域１３１の単結晶半導体膜を利用して、第２の領域１３２に配置される画素に対応するスイッチング素子を形成することにより、複数の単結晶半導体膜間に継ぎ目が生ずる場合であっても、継ぎ目に画素を設けることができる。その結果、画素を構成する素子として単結晶半導体膜を用いる場合であっても、表示部の大型化を可能とすると共に画素のサイズを小さくして高精細化を達成することができる。
【００７０】
次に、図７〜図１１を参照して、具体的な画素の構成に関して説明する。
【００７１】
図７に、第１の領域１３１に形成され、画素の領域内に当該画素に対応するスイッチング素子のみが形成された画素の一構成例を示す。例えば、図３における、Ｓｎ−１列目の画素〜Ｓｎ＋１列目の画素が相当する。なお、本実施の形態では、具体例として液晶表示装置の画素の構成を示すが、ＥＬ表示装置等の他の表示装置にも適用可能である。
【００７２】
図７に示す画素には、行方向に走査線１７１（ここでは、Ｇｎ行目の走査線）と容量線１７２が配置され、垂直方向（列方向）に信号線１７３（ここでは、Ｓｎ−１〜Ｓｎ＋１列目の信号線）が配置されている。単結晶半導体膜１２４は、一方の端部が信号線１７３に接続され、絶縁膜を介して走査線１７１と交差する領域でチャネル形成領域を形成する。ここでは、スイッチング素子として、ダブルゲート構造の薄膜トランジスタ（ＴＦＴ）を設けた例を示しているが、これに限定されない。
【００７３】
単結晶半導体膜１２４の他方の端部は、配線１７４（ソース配線又はドレイン配線）と接続される。配線１７４は、容量線１７２と重なる部分で大きいパターンを有し、容量線１７２と絶縁膜を介して容量部を形成する。なお、配線１７４は電極（ソース電極又はドレイン電極）としても機能しうるものである。
【００７４】
一般的に、容量部は走査線１７１と単結晶半導体膜とで形成されるが、単結晶半導体膜自体が極性（ｐ型又はｎ型）を有している場合には、供給される信号の極性により容量に差が生じてしまう。一方、本実施の形態では、容量線１７２を金属で設けることにより、容量部を形成する電極をともに導電体とすることができるため、信号線１７３から供給されるデータ信号の極性により容量に差が生じることを抑制できる。
【００７５】
容量部において、配線１７４の上部には絶縁膜が設けられ、当該絶縁膜に形成されたコンタクトホールを介して画素電極１７５と配線１７４が電気的に接続されている。また、図７において、画素電極１７５内に光透過部１７６が設けられおり、当該光透過部１７６以外の領域は対向基板側の遮光膜で遮光される。
【００７６】
また、図７では、容量線１７２と光透過部１７６との間にスペースを設けているが、これは当該スペースに複数の薄膜トランジスタが設けられる他の画素の光透過部とサイズを合わせるために設けたスペースである。なお、このスペースは他の画素とのレイアウトとの関係で適宜設計することができる。
【００７７】
図７に示す画素は、第１の領域１３１に形成されるため、スイッチング素子はそれぞれ対応する画素の領域内に設けられる。ここでは、スイッチング素子をそれぞれ対応する画素の画素電極の近傍に設けた場合を示しているが、画素電極の下方に設けた構成としてもよい。
【００７８】
図８に、画素に対応するスイッチング素子を構成する単結晶半導体膜を他の画素の領域内に設けた場合（上記図３に示した構成）の画素の一構成例を示す。例えば、図３における、Ｓｎ＋２列目の画素〜Ｓｎ＋４列目の画素が相当する。
【００７９】
図８に示す画素には、行方向に走査線１７１（ここでは、Ｇｎ行目の走査線）と容量線１７２が配置され、列方向に信号線１７３（ここでは、Ｓｎ＋２〜Ｓｎ＋４列目の信号線）が配置されている。単結晶半導体膜１２４は、一方の端部が信号線１７３に接続され、絶縁膜を介して走査線１７１と交差する領域でチャネル形成領域を形成する。単結晶半導体膜１２４の他方の端部は、配線１７４（ソース配線又はドレイン配線）と接続される。配線１７４は、容量線１７２と重なる部分で大きいパターンを有し、容量線１７２と絶縁膜を介して容量部を形成する。
【００８０】
図８に示す画素は、Ｓｎ＋２列目の画素が第１の領域１３１に形成され、Ｓｎ＋３列目の画素とＳｎ＋４列目の画素が第２の領域１３２に形成されるため、Ｓｎ＋２列目の画素〜Ｓｎ＋４列目の画素に対応するスイッチング素子をＳｎ＋２列目の画素の領域内に設ける場合を示している。なお、図８では、Ｓｎ＋２列目の画素に対応するスイッチング素子を構成する単結晶半導体膜（チャネル形成領域となる単結晶半導体膜）をＳｎ＋２列目の画素の画素電極１７５の下方に形成し、Ｓｎ＋３列目の画素とＳｎ＋４列目の画素に対応するスイッチング素子を構成する単結晶半導体膜を当該画素電極１７５の近傍に形成する場合を示しているがこれに限られない。Ｓｎ＋２列目の画素〜Ｓｎ＋４列目の画素に対応するスイッチング素子を構成する単結晶半導体膜の全てをＳｎ＋２列目の画素の画素電極１７５の下方又は近傍に形成してもよいし、いずれかを選択的に画素電極１７５の下方又は近傍に形成してもよい。
【００８１】
また、複数の画素の各々に対応するスイッチング素子（薄膜トランジスタ）を集約して設けると共に、複数の信号線１７３を薄膜トランジスタを介さずに隣接して配置する。信号線１７３を隣接して配置することによりスイッチング素子との距離を短くすることができ、信号の遅延を低減することができる。
【００８２】
また、複数の薄膜トランジスタにおいて、単結晶半導体膜１２４の一方の端部（ソース又はドレイン）と信号線１７３との接続部１７７から薄膜トランジスタのチャネル形成領域までの距離が同等となるように、単結晶半導体膜１２４と信号線１７３との接続位置を調整することが望ましい。複数の薄膜トランジスタにおいて、単結晶半導体膜１２４と信号線１７３との接続部１７７から薄膜トランジスタのチャネル形成領域までの距離を同等とすることによって、配線抵抗の差をなくし信号の遅延による表示不良を低減することができる。
【００８３】
また、複数の薄膜トランジスタにおいて、単結晶半導体膜１２４の他方の端部（ソース又はドレイン）と配線１７４との接続部１７８から、画素電極１７５と配線１７４との接続部までの距離が異なっている場合には、それぞれの配線１７４の抵抗値を変えることが好ましい。具体的には、単結晶半導体膜１２４の他方の端部と配線１７４との接続部１７８から、画素電極１７５と配線１７４との接続部までの距離が最も長い配線は、他の配線より配線の抵抗値が小さくなるように設ける。なお、配線の抵抗値とは、単位長さあたりの抵抗値を指す。
【００８４】
例えば、図９に示すように、最も長い配線（信号線１７３から最も離れている画素（図９における、Ｓｎ＋４列目の画素）の画素電極と接続する配線１７４ｃ）の断面積を、他の配線１７４ａ、１７４ｂの断面積より大きくする。ここでは、配線１７４ｃの幅を他の配線１７４ｂ、１７４ａの幅より大きくする場合を示している。同様に、画素（図９における、Ｓｎ＋３列目の画素）の画素電極と接続する配線１７４ｂの断面積（ここでは、配線の幅）を、配線１７４ａの断面積より大きくする。
【００８５】
このように、単結晶半導体膜１２４の他方の端部と配線１７４との接続部１７８から、画素電極１７５と配線１７４との接続部までの距離に応じて配線の抵抗値を調整することによって、配線毎の信号の遅延のズレにより生じる表示不良を抑制できる。
【００８６】
他にも、配線の抵抗値を他の配線より配線の抵抗値よりも小さくする手段として、長さの異なる配線毎に異なる材料を用いてもよい。配線の材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル、タングステン（Ｗ）、モリブデン（Ｍｏ）等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。特に、抵抗値の小さい銅（Ｃｕ）を用いることにより配線抵抗による信号の遅延を抑制できる。
【００８７】
図１０に、画素に対応するスイッチング素子を構成する単結晶半導体膜を他の画素の領域内に設けた場合（上記図５に示した構成）の画素の一構成例を示す。例えば、図５における、Ｇｍ行目の画素〜Ｇｍ＋１行目の画素が相当する。
【００８８】
図１０に示す画素には、行方向に走査線１７１（ここでは、Ｇｍ〜Ｇｍ＋１行目の走査線）と容量線１７２が配置され、列方向に信号線１７３（ここでは、Ｓｍ−１〜Ｓｍ＋１列目の信号線）が配置されている。なお、容量線１７２は、Ｇｍ行目の走査線１７１とＧｍ＋１行目の走査線１７１の間に配置されており、Ｇｍ行目の画素とＧｍ＋１行目の画素で共通して利用することができる。
【００８９】
単結晶半導体膜１２４は、一方の端部が信号線１７３に接続され、絶縁膜を介して走査線１７１と交差する領域でチャネル形成領域を形成する。単結晶半導体膜１２４の他方の端部は、配線１７４（ソース配線又はドレイン配線）と接続される。配線１７４は、容量線１７２と重なる部分で大きいパターンを有し、容量線１７２と絶縁膜を介して容量部を形成する。
【００９０】
Ｇｍ行目の画素は、容量部において、配線１７４の上部には絶縁膜が設けられ、当該絶縁膜に形成されたコンタクトホールを介して画素電極１７５と配線１７４が電気的に接続されている。一方、Ｇｍ＋１行目の画素は、配線１７４を引き回して画素電極１７５と電気的に接続されている。
【００９１】
図１０に示す画素は、Ｇｍ行の画素の一部が第１の領域１３１に形成され、Ｇｍ＋１行目の画素が第２の領域１３２に形成されるため、列方向において、Ｇｍ行目の画素とＧｍ＋１行目の画素に対応するスイッチング素子をＧｍ行目の画素の一部の領域内に設ける場合を示している。なお、図１０では、Ｇｍ行目の画素に対応するスイッチング素子を構成する単結晶半導体膜（チャネル形成領域となる単結晶半導体膜）をＧｍ行目の画素の画素電極の近傍に形成し、Ｇｍ＋１行目の画素に対応するスイッチング素子を構成する単結晶半導体膜をＧｍ行目の画素の画素電極の下方に形成する場合を示しているが、これに限られない。Ｇｍ行目の画素とＧｍ＋１行目の画素に対応するスイッチング素子を構成する単結晶半導体膜を双方Ｇｍ行目の画素の画素電極の下方又は近傍に形成してもよいし、いずれかを選択的に画素電極の下方又は近傍に形成してもよい。
【００９２】
図１１に、画素に対応するスイッチング素子を構成する単結晶半導体膜を他の画素の領域内に設けた場合（上記図６に示した構成）の画素の一構成例を示す。例えば、図６における、Ｓｎ＋２〜Ｓｎ＋４列の信号線によりデータ信号が供給され且つＧｍ〜Ｇｍ＋１行の走査線により駆動が制御される画素が相当する。
【００９３】
図１１に示す画素には、行方向に走査線１７１（ここでは、Ｇｍ〜Ｇｍ＋１行目の走査線）と容量線１７２が配置され、列方向に信号線１７３（ここでは、Ｓｎ＋２〜Ｓｎ＋４列目の信号線）が配置されている。なお、容量線１７２は、Ｇｍ行目の走査線１７１とＧｍ＋１行目の走査線１７１の間に配置されており、Ｇｍ行目の画素とＧｍ＋１行目の画素で共通して利用することができる。図１１の画素構成は上記図８及び図１０の構成を組み合わせて設けることができる。
【００９４】
本実施の形態で示したように、第１の領域１３１の単結晶半導体膜を利用して、第２の領域１３２に配置される画素に対応するスイッチング素子を形成することにより、複数の単結晶半導体膜間に継ぎ目が生ずる場合であっても、継ぎ目に画素を設けることができる。その結果、画素を構成する素子として単結晶半導体膜を用いる場合であっても、表示部の大型化を可能とすると共に画素のサイズを小さくして高精細化を達成することができる。また、対応するスイッチング素子を他の画素の領域に設ける場合であっても、配線の抵抗値を変えることによって、配線の引き回しによる信号の遅延を低減し、表示不良を抑制することができる。
【００９５】
（実施の形態２）
本実施形態では、上記実施の形態１で示したＳＯＩ基板を用いて作製した表示パネルについて図１２を参照して説明する。なお、図１２（Ａ）は、表示パネルを示す上面図、図１２（Ｂ）は図１２（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路４４０１、表示部４４０２、第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０６を有する。また、封止基板４４０４、シール材４４０５を有し、シール材４４０５で囲まれた内側は、空間４４０７になっている。
【００９６】
なお、配線４４０８は第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０６及び信号線駆動回路４４０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ４４０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ４４０９と表示パネルとの接合部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）４４２２、４４２３がＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていてもよい。また、メモリ回路、バッファ回路等を半導体チップで設けずに、基板上に形成された単結晶半導体膜を用いたトランジスタで設けてもよい。
【００９７】
次に、断面構造について図１２（Ｂ）を用いて説明する。ベース基板１２０上には表示部４４０２とその周辺駆動回路（第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０６及び信号線駆動回路４４０１）が形成されているが、ここでは、信号線駆動回路４４０１と、表示部４４０２が示されている。
【００９８】
信号線駆動回路４４０１は、トランジスタ４４２０やトランジスタ４４２１など多数のトランジスタで構成されている。
【００９９】
また、表示部４４０２は、スイッチング用トランジスタ４４１１（第１のトランジスタ）と、駆動用トランジスタ４４１２（第２のトランジスタ）とを含む複数の回路が設けられている。なお、上述したように、表示部４４０２において、貼り合わせにより単結晶半導体膜が設けられない領域（第２の領域１３２）に配置する画素のトランジスタは、他の画素の領域内に設ける。なお、駆動用トランジスタ４４１２のソース電極は画素電極４４１３と接続されている。また、画素電極４４１３の端部を覆って絶縁物４４１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。なお、トランジスタ４４１１、トランジスタ４４１２は、単結晶半導体膜をチャネル形成領域として利用する。
【０１００】
画素電極４４１３上には、有機化合物を含む層４４１６、及び対向電極４４１７がそれぞれ形成されている。ここで、陽極として機能する画素電極４４１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
【０１０１】
また、有機化合物を含む層４４１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層４４１６には、周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であってもよい。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、三重項材料を用いることも可能である。
【０１０２】
さらに、有機化合物を含む層４４１６上に形成される、陰極である対向電極４４１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いればよい。なお、有機化合物を含む層４４１６で生じた光が第２の電極４４１７を透過させる場合には、第２の電極４４１７として、膜厚を薄くした金属薄膜と、透明導電層（ＩＴＯ（インジウム錫酸化物））、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛等）との積層を用いるのがよい。
【０１０３】
さらに、シール材４４０５で封止基板４４０４を基板１００と貼り合わせることにより、基板１００、封止基板４４０４、及びシール材４４０５で囲まれた空間４４０７に発光素子４４１８が備えられた構造になっている。なお、空間４４０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材４４０５で充填される構成も含むものとする。
【０１０４】
なお、シール材４４０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板４４０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
【０１０５】
以上のようにして、上記実施の形態１で示したＳＯＩ基板を用いた表示パネルを得ることができる。
【０１０６】
図１２に示すように、信号線駆動回路４４０１、表示部４４０２、第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４０６を同一のベース基板１２０上に形成することで、表示装置の低コスト化が図れる。なお、信号線駆動回路４４０１、表示部４４０２、第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４０６に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。また、信号線駆動回路４４０１、表示部４４０２、第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４０６に用いられるトランジスタの半導体層に単結晶半導体層を適用することで表示装置の小型化、高速動作を図ることができる。
【０１０７】
なお、本実施の形態では、ＳＯＩ基板を用いて作製した表示パネルとしてＥＬ表示装置を例に挙げて説明したが、液晶表示装置にも適用可能である。
【０１０８】
（実施の形態３）
本実施の形態では、上記した表示装置を用いた電子機器について、図１３及び図１４を参照して説明する。
【０１０９】
本形態では電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）を例示する。
【０１１０】
図１３（Ａ）はテレビ受像器又はパーソナルコンピュータのモニタである。筺体３０１、支持台３０２、表示部３０３、スピーカー部３０４、ビデオ入力端子３０５等を含む。表示部３０３を単結晶半導体を用いたトランジスタで構成することにより、信頼性が高く高性能なテレビ受像器又はパーソナルコンピュータのモニタを提供することができる。
【０１１１】
図１３（Ｂ）はデジタルカメラである。本体３１１の正面部分には受像部３１３が設けられており、本体３１１の上面部分にはシャッターボタン３１６が設けられている。また、本体３１１の背面部分には、表示部３１２、操作キー３１４、及び外部接続ポート３１５が設けられている。表示部３１２を単結晶半導体を用いたトランジスタで構成することにより、信頼性が高く高性能なデジタルカメラを提供することができる。
【０１１２】
図１３（Ｃ）はノート型パーソナルコンピュータである。本体３２１には、キーボード３２４、外部接続ポート３２５、ポインティングデバイス３２６が設けられている。また、本体３２１には、表示部３２３を有する筐体３２２が取り付けられている。表示部３２３を単結晶半導体を用いたトランジスタで構成することにより、信頼性が高く高性能なノート型パーソナルコンピュータを提供することができる。
【０１１３】
図１３（Ｄ）はモバイルコンピュータであり、本体３３１、表示部３３２、スイッチ３３３、操作キー３３４、赤外線ポート３３５等を含む。表示部３３２にはアクティブマトリクス表示装置が設けられている。表示部３３２単結晶半導体を用いたトランジスタで構成することにより、信頼性が高く高性能なモバイルコンピュータを提供することができる。
【０１１４】
図１３（Ｅ）は画像再生装置である。本体３４１には、表示部（Ｂ）３４４、記録媒体読み込み部３４５及び操作キー３４６が設けられている。また、本体３４１には、スピーカー部３４７及び表示部（Ａ）３４３それぞれを有する筐体３４２が取り付けられている。表示部（Ａ）３４３及び表示部（Ｂ）３４４それぞれを単結晶半導体を用いたトランジスタで構成することにより、信頼性が高く高性能な画像再生装置を提供することができる。
【０１１５】
図１３（Ｆ）は電子書籍である。本体３５１には操作キー３５３が設けられている。また、本体３５１には複数の表示部３５２が取り付けられている。表示部３５２を単結晶半導体を用いたトランジスタで構成することにより、信頼性が高く高性能な電子書籍を提供することができる。
【０１１６】
図１３（Ｇ）はビデオカメラであり、本体３６１には外部接続ポート３６４、リモコン受信部３６５、受像部３６６、バッテリー３６７、音声入力部３６８、操作キー３６９が設けられている、また、本体３６１には、表示部３６２を有する筐体３６３が取り付けられている。表示部３６２を単結晶半導体を用いたトランジスタで構成することにより、信頼性が高く高性能なビデオカメラを提供することができる。
【０１１７】
図１３（Ｈ）は携帯電話であり、本体３７１、筐体３７２、表示部３７３、音声入力部３７４、音声出力部３７５、操作キー３７６、外部接続ポート３７７、アンテナ３７８等を含む。表示部３７３を単結晶半導体を用いたトランジスタで構成することにより、信頼性が高く高性能な携帯電話を提供することができる。
【０１１８】
図１４は、電話としての機能と、情報端末としての機能を併せ持った携帯電子機器４００の構成の一例である。ここで、図１４（Ａ）は正面図、図１４（Ｂ）は背面図、図１４（Ｃ）は展開図である。携帯電子機器４００は、電話と情報端末の双方の機能を備えており、音声通話以外にも様々なデータ処理が可能な、いわゆるスマートフォンと呼ばれる電子機器である。
【０１１９】
携帯電子機器４００は、筐体４０１及び筐体４０２で構成されている。筐体４０１は、表示部４１１、スピーカー４１２、マイクロフォン４１３、操作キー４１４、ポインティングデバイス４１５、カメラ用レンズ４１６、外部接続端子４１７等を備え、筐体４０２は、キーボード４２１、外部メモリスロット４２２、カメラ用レンズ４２３、ライト４２４、イヤフォン端子４２５等を備えている。また、アンテナは筐体４０１内部に内蔵されている。上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１２０】
表示部４１１は単結晶半導体で形成されるトランジスタで構成されている。表示部４１１に表示される映像（及びその表示方向）は、携帯電子機器４００の使用形態に応じて様々に変化する。また、表示部４１１と同一面にカメラ用レンズ４１６を備えているため、映像を伴う音声通話（いわゆるテレビ電話）が可能である。なお、スピーカー４１２及びマイクロフォン４１３は音声通話に限らず、録音、再生等に用いることが可能である。カメラ用レンズ４２３（及び、ライト４２４）を用いて静止画及び動画の撮影を行う場合には、表示部４１１はファインダーとして用いられることになる。操作キー４１４は、電話の発信・着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等に用いられる。
【０１２１】
重なり合った筐体４０１と筐体４０２（図１４（Ａ））は、スライドし、図１４（Ｃ）のように展開し、情報端末として使用できる。この場合には、キーボード４２１、ポインティングデバイス４１５を用いた円滑な操作が可能である。外部接続端子４１７はＡＣアダプタやＵＳＢケーブル等の各種ケーブルと接続可能であり、充電やコンピュータ等とのデータ通信を可能にしている。また、外部メモリスロット４２２に記録媒体を挿入し、より大容量のデータの保存及び移動に対応できる。上記機能に加えて、赤外線などの電磁波を用いた無線通信機能や、テレビ受信機能等を有していても良い。
【符号の説明】
【０１２２】
１００    基板
１０１    接合層
１０２    窒素含有層
１２０    ベース基板
１２４    単結晶半導体膜
１３１    領域
１３２    領域
１３５    領域
１３６    領域
１３７    領域
１７１    走査線
１７２    容量線
１７３    信号線
１７４    配線
１７５    画素電極
１７６    光透過部
１７７    接続部
１７８    接続部
３０１    筺体
３０２    支持台
３０３    表示部
３０４    スピーカー部
３０５    ビデオ入力端子
３１１    本体
３１２    表示部
３１３    受像部
３１４    操作キー
３１５    外部接続ポート
３１６    シャッターボタン
３２１    本体
３２２    筐体
３２３    表示部
３２４    キーボード
３２５    外部接続ポート
３２６    ポインティングデバイス
３３１    本体
３３２    表示部
３３３    スイッチ
３３４    操作キー
３３５    赤外線ポート
３４１    本体
３４２    筐体
３４３    表示部（Ａ）
３４４    表示部（Ｂ）
３４５    部
３４６    操作キー
３４７    スピーカー部
３５１    本体
３５２    表示部
３５３    操作キー
３６１    本体
３６２    表示部
３６３    筐体
３６４    外部接続ポート
３６５    リモコン受信部
３６６    受像部
３６７    バッテリー
３６８    音声入力部
３６９    操作キー
３７１    本体
３７２    筐体
３７３    表示部
３７４    音声入力部
３７５    音声出力部
３７６    操作キー
３７７    外部接続ポート
３７８    アンテナ
４００    携帯電子機器
４０１    筐体
４０２    筐体
４１１    表示部
４１２    スピーカー
４１３    マイクロフォン
４１４    操作キー
４１５    ポインティングデバイス
４１６    カメラ用レンズ
４１７    外部接続端子
４２１    キーボード
４２２    外部メモリスロット
４２３    カメラ用レンズ
４２４    ライト
４２５    イヤフォン端子
５５０    加熱温度
１００ａ    単結晶半導体基板
１００ｂ    単結晶半導体基板
１００ｃ    単結晶半導体基板
１０１ａ    単結晶半導体基板
１０２ａ    絶縁膜
１０２ｂ    絶縁膜
１０４ａ    脆化領域
１０４ｂ    脆化領域
１１２ａ    絶縁膜
１１２ｂ    絶縁膜
１２４ａ    単結晶半導体膜
１７４ａ    配線
１７４ｂ    配線
１７４ｃ    配線
４４０１    信号線駆動回路
４４０２    表示部
４４０３    走査線駆動回路
４４０４    封止基板
４４０５    シール材
４４０６    走査線駆動回路
４４０７    空間
４４０８    配線
４４０９    ＦＰＣ
４４１１    トランジスタ
４４１２    トランジスタ
４４１３    画素電極
４４１４    絶縁物
４４１６    層
４４１７    電極
４４１８    発光素子
４４２０    トランジスタ
４４２１    トランジスタ
【図１】
0005182992.tif 000002
【図２】
0005182992.tif 000003
【図３】
0005182992.tif 000004
【図４】
0005182992.tif 000005
【図５】
0005182992.tif 000006
【図６】
0005182992.tif 000007
【図７】
0005182992.tif 000008
【図８】
0005182992.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0005182992.tif 000013
【図１３】
0005182992.tif 000014
【図１４】
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