(57)【特許請求の範囲】
【請求項１】
セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を形成するための方法であって、
実質的に平坦な表面を有する半導体基板を形成するステップと、
前記半導体基板の第１の領域の上にゲート構造を形成するステップと、
前記ゲート構造の側壁を覆う誘電体スペーサを形成し、これにより、前記誘電体スペーサの直下の前記半導体基板の第２の領域と、前記誘電体スペーサの外側の前記半導体基板の第３の領域とが画定される、ステップと、
前記誘電体スペーサが形成された後に、酸素イオンまたは窒素イオンあるいはそれら両方を前記半導体基板の第３の領域にのみ選択的にイオン注入する第１のイオン注入ステップと、
前記半導体基板の第２の領域を露出させるマスクを形成するステップであって、前記誘電体スペーサの部分を除く前記半導体基板の表面を覆うマスク層を形成することと、前記誘電体スペーサを除去して前記第２の領域を露出させることとを含む、ステップと、
酸素イオンまたは窒素イオンあるいはそれら両方を前記半導体基板の前記露出された第２の領域にのみ選択的にイオン注入する第２のイオン注入ステップと、
前記注入された酸素イオンまたは窒素イオンあるいはそれら両方を埋込み絶縁体に変換するために１つ以上のアニーリング・ステップを実施するステップと、を含み、
前記半導体基板の前記第１の領域は、いかなる埋込み絶縁体も含まず、前記半導体基板の前記第２の領域は、パターン形成された埋込み絶縁体層の第１の部分を前記実質的に平坦な上面から第１の深さに含み、前記半導体基板の前記第３の領域は、前記パターン形成された埋込み絶縁体層の第２の部分を前記実質的に平坦な上面から第２の深さに含み、前記第２の深さは、前記第１の深さより大きい、方法。
【請求項２】
前記マスク層は、レジスト層であり、前記誘電体スペーサは、前記レジスト層に対して選択的に除去される、請求項１に記載の方法。
【請求項３】
前記第１のイオン注入ステップにおいて、前記半導体基板の前記第３の領域は、酸素イオンまたは窒素イオンあるいはその両方が前記第３の領域中の前記第２の深さに注入され、
前記第２のイオン注入ステップにおいて、前記半導体基板の前記第２の領域は、酸素イオンまたは窒素イオンあるいはその両方が前記第２の領域中の前記第１の深さに注入される、請求項１に記載の方法。
【請求項４】
前記誘電体スペーサは、１００ｎｍ〜２０００ｎｍの範囲の厚さを有する、請求項１に記載の方法。
【請求項５】
前記第１のイオン注入ステップにおいて、酸素イオンまたは窒素イオンあるいはその両方が前記半導体基板のソースおよびドレイン領域に注入される、請求項１に記載の方法。
【請求項６】
前記第２の深さは、２０ｎｍ〜２００ｎｍの範囲である、請求項５に記載の方法。
【請求項７】
前記第１の深さは、１０ｎｍ〜１００ｎｍの範囲である、請求項５に記載の方法。
【請求項８】
前記パターン形成された埋込み絶縁体層の前記第１および第２の部分は、１０ｎｍ〜２００ｎｍの範囲の平均厚さを有する、請求項１に記載の方法。
【請求項９】
前記パターン形成された埋込み絶縁体層の前記第１の部分は、１０ｎｍ〜２００ｎｍの範囲の平均厚さを有し、前記パターン形成された埋込み絶縁体層の前記第２の部分は、２０ｎｍ〜４００ｎｍの範囲の平均厚さを有する、請求項１に記載の方法。
【請求項１０】
前記第１のイオン注入ステップおよび前記第２のイオン注入ステップは、６０ＫｅＶ〜２００ＫｅＶのエネルギー・レベルを有するエネルギー・ビームおよび５．０×１０１６／ｃｍ２〜５．０×１０１８／ｃｍ２のドーズ量を用いておこなわれる、請求項５に記載の方法。
【請求項１１】
前記アニーリング・ステップは、１２５０℃以上の温度でおこなわれる、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改善されたセミコンダクタ・オン・インシュレータ（ＳＯＩ：semiconductor-on-insulator）基板およびＳＯＩデバイス、ならびにそのようなＳＯＩ基板およびＳＯＩデバイスを形成するための方法に関する。より具体的には、本発明は、パターン形成された埋込み絶縁体層を異なる深さに含むＳＯＩ基板、およびＳＯＩデバイス接合部にそれ自体が自己整合してパターン形成された埋込み絶縁体層を備えるＳＯＩ基板中に形成されるＳＯＩデバイスに関する。
【背景技術】
【０００２】
セミコンダクタ・オン・インシュレータ（ＳＯＩ：semiconductor-on-insulator）技術は、半導体処理においてますます重要になっている。ＳＯＩ基板構造は一般に、埋込み絶縁体層を含み、この絶縁体層は、上部半導体層を下部半導体基板から電気的に絶縁するように機能する。トランジスタのような能動デバイスは一般に、ＳＯＩ基板の上部半導体層中に形成される。
【０００３】
ＳＯＩ技術を用いて形成されたデバイス（すなわち、ＳＯＩデバイス）は、接合リークの低減、接合容量の低減、ショート・チャネル効果の低減、より優れたデバイス性能、より高い実装密度、およびより低い電圧要件を含むがこれらに限定されない多くの利点を、その多くの相当品に対して有する。
【０００４】
しかしながら、ＳＯＩデバイスのボディ中に電荷が蓄積することがあり、このことが今度は、デバイス性能に悪影響を与える望ましくない浮遊ボディ効果（floating body effect）につながる。さらに、ＳＯＩデバイスが小型化されるにつれて、ＳＯＩデバイスにおける接触（コンタクト）抵抗が著しく増大する。接触抵抗を低減するために、レイズド（raised）ソース構造またはドレイン構造あるいはその両方の構造が一般に超薄型ＳＯＩデバイスにおいて使用され、このことがＳＯＩデバイスの欠陥密度だけでなく製造コストも増大させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、低減された浮遊ボディ効果および低減された接触抵抗を有する改善されたＳＯＩ基板およびＳＯＩデバイスが必要とされている。改善されたＳＯＩ基板およびＳＯＩデバイスを、より低コストで、そして欠陥をより少なく製造する単純かつ効果的な方法も必要とされている。
【０００６】
本発明の目的は、従来のＳＯＩ構造の上述の問題を解決するために、該ＳＯＩ基板の様々な深さに設置されたパターン形成された埋込み絶縁体層を備えるＳＯＩ基板を提供することである。さらに、浮遊ボディ効果および接触抵抗を低減するが接合リークおよび接合容量を増大させないやり方で、ＳＯＩデバイスに自己整合されパターン形成された埋込み絶縁体層と共に改善されたＳＯＩデバイスをＳＯＩ基板中に形成可能とすることである。
【課題を解決するための手段】
【０００７】
１つの態様において、本発明は、パターン形成された埋込み絶縁体層が内部に設置された実質的に平坦な上面を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板であって、ＳＯＩ基板は、いかなる埋込み絶縁体も含まない第１の領域と、パターン形成された埋込み絶縁体層の第１の部分を実質的に平坦な上面から第１の深さに含む第２の領域と、パターン形成された埋込み絶縁体層の第２の部分を実質的に平坦な上面から第２の深さに含む第３の領域とを含み、第１の深さは、第２の深さより大きい。
【０００８】
好ましくは、第１の深さは、２０ｎｍ〜２００ｎｍの範囲であり、第２の深さは、１０ｎｍ〜１００ｎｍの範囲である。
【０００９】
パターン形成された埋込み絶縁体層の第１の部分は、パターン形成された埋込み絶縁体層の第２の部分の平均厚さと実質的に同じか、小さいかまたは大きい平均厚さを有することができる。
【００１０】
パターン形成された埋込み絶縁体層の第１の部分が、パターン形成された埋込み絶縁体層の第２の部分の平均厚さと実質的に同じ平均厚さを有する場合、パターン形成された埋込み絶縁体層の第１の部分および第２の部分双方が１０ｎｍ〜２００ｎｍの範囲の平均厚さを有することが好ましい。
【００１１】
代わりに、パターン形成された埋込み絶縁体層の第１の部分が、パターン形成された埋込み絶縁体層の第２の部分の平均厚より小さい平均厚さを有する場合、パターン形成された埋込み絶縁体層の第１の部分が１０ｎｍ〜２００ｎｍの範囲の平均厚さを有し、パターン形成された埋込み絶縁体層の第２の部分が２０ｎｍ〜４００ｎｍの範囲の平均厚さを有することが好ましい。
【００１２】
さらに、パターン形成された埋込み絶縁体層の第１の部分が、パターン形成された埋込み絶縁体層の第２の部分の平均厚より大きい平均厚さを有する場合、パターン形成された埋込み絶縁体層の第１の部分が２０ｎｍ〜４００ｎｍの範囲の平均厚さを有し、パターン形成された埋込み絶縁体層の第２の部分が１０ｎｍ〜２００ｎｍの範囲の平均厚さを有することが好ましい。
【００１３】
別の態様において、本発明は、１つ以上の電界効果トランジスタ（ＦＥＴ）を含む半導体デバイスに関する。具体的には、１つ以上のＦＥＴは、（１）実質的に平坦な上面を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板中に設置された１つ以上のチャネル領域であっていかなる埋込み絶縁体も含まないチャネル領域と、（２）１つ以上のチャネル領域の反対側でＳＯＩ基板中に設置されたソース領域およびドレイン領域であってパターン形成された埋込み絶縁体の第１の部分をＳＯＩ基板の実質的に平坦な上面から第１の深さに含むソース領域およびドレイン領域と、（３）ＳＯＩ基板中でチャネル領域とソース領域およびドレイン領域との間にそれぞれ配置されたソース拡張領域およびドレイン拡張領域であって、ソース拡張領域およびドレイン拡張領域は、パターン形成された埋込み絶縁体の第２の部分をＳＯＩ基板の実質的に平坦な上面から第２の深さに含み、第１の深さは、第２の深さより大きい、ソース拡張領域およびドレイン拡張領域とを含む。
【００１４】
このように、ＳＯＩ基板のパターン形成された埋込み絶縁体層は、浮遊ボディ効果およびソース／ドレイン接触抵抗を低減するが、ＦＥＴにおける接合リークおよび接合容量を増大させないように、１つ以上のＦＥＴのチャネル領域、ソース／ドレイン領域、およびソース／ドレイン拡張領域と自己整合される。
【００１５】
さらに別の態様において、本発明は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を形成するための方法であって、この方法は、
所定の第１、第２、および第３の領域を備える実質的に平坦な上面を有する半導体基板を形成するステップと、
酸素イオンまたは窒素イオンあるいはそれら両方を、半導体基板の第１の領域内ではなく、第２の領域および第３の領域内に選択的に注入するために、１つ以上のイオン注入ステップを実施するステップと、
注入された酸素イオンまたは窒素イオンあるいはそれら両方を埋込み絶縁体に変換するために１つ以上のアニーリング・ステップを実施するステップとを含み、
半導体基板の第１の領域は、いかなる埋込み絶縁体も含まず、半導体基板の第２の領域は、パターン形成された埋込み絶縁体層の第１の部分を実質的に平坦な上面から第１の深さに含み、半導体基板の第３の領域は、パターン形成された埋込み絶縁体層の第２の部分を実質的に平坦な上面から第２の深さに含み、第１の深さは、第２の深さより大きい。
【００１６】
本発明の特定の実施形態において、酸素イオンまたは窒素イオンあるいはその両方を、半導体基板の第１の領域ではなく、第２の領域および第３の領域に注入するために、単一のイオン注入ステップが用いられる。好ましくは、半導体基板の第１の領域は、単一のイオン注入ステップの間、第１の領域中への酸素イオンまたは窒素イオンあるいはその両方の注入を阻止するのに十分な第１のマスキング構造により被覆される。半導体基板の第２の領域は、単一のイオン注入ステップの間、酸素イオンまたは窒素イオンあるいはその両方が第２の領域中の第１の深さに注入されるように、暴露される。半導体基板の第３の領域は、単一のイオン注入ステップの間、第３の領域における酸素イオンまたは窒素イオンあるいはその両方の注入深さを第２の深さに低減するのに十分な第２のマスキング構造により被覆される。
【００１７】
より具体的には、第１のマスキング構造は、誘電体ブロック・マスクか、誘電体ブロック・マスクがその上に設置されたゲート導体を含み得る。第２のマスキング構造は、堆積およびエッチング・プロセスにより形成される誘電体スペーサか、高密度プラズマ（ＨＤＰ）プロセスによって形成される酸化物マスクを含み得る。
【００１８】
本発明の別の実施形態において、酸素イオンまたは窒素イオンあるいはその両方を半導体基板の第２の領域および第３の領域に注入するために、少なくとも第１のイオン注入ステップおよび第２のイオン注入ステップが用いられる。好ましくは、ただし必須ではなく、第１のイオン注入ステップは、酸素イオンまたは窒素イオンあるいはその両方を半導体基板の実質的に平坦な上面から第１の深さに注入し、第２の注入ステップは、酸素イオンまたは窒素イオンあるいはその両方を半導体基板の実質的に平坦な上面から第２の深さに注入する。第１のイオン注入ステップおよび第２のイオン注入ステップ双方の間、酸素イオンまたは窒素イオンあるいはその両方は第１の領域中に全く注入されないように半導体基板の第１の領域は被覆される。半導体基板の第２の領域は、第２の領域におけるイオン注入深さが、第１の（より大きい）深さと等しくなるように、第１のイオン注入ステップの間のみ、酸素イオンまたは窒素イオンあるいはその両方を注入される。半導体基板の第３の領域は、第３の領域における最終的なイオン注入深さが、第２の（より小さい）深さと等しくなるように、第２のイオン注入ステップの間のみか、第１のイオン注入ステップおよび第２のイオン注入ステップ双方の間、酸素イオンまたは窒素イオンあるいはその両方を注入される。
【００１９】
本発明のさらなる代替実施形態において、上述のような高品質のパターン形成された埋込み絶縁体を形成するために、複数のイオン注入ステップおよび複数のアニーリング・ステップが使用される。
【００２０】
さらに別の態様において、本発明は、半導体デバイスを製造するための方法であって、この方法は、
パターン形成された埋込み絶縁体層が内部に設置された実質的に平坦な上面を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を形成するステップであって、ＳＯＩ基板は、どのような埋込み絶縁体も含まない第１の領域と、パターン形成された埋込み絶縁体層の第１の部分を実質的に平坦な上面から第１の深さに含む第２の領域と、パターン形成された埋込み絶縁体層の第２の部分を実質的に平坦な上面から第２の深さに含む第３の領域とを含み、第１の深さは、第２の深さより大きい、ステップと、
１つ以上の電界効果トランジスタ（ＦＥＴ）を形成するステップであって、ＦＥＴは、
（１）ＳＯＩ基板の第１の領域中に設置された１つ以上のチャネル領域と、（２）ＳＯＩ基板の第２の領域中に設置されたソース領域およびドレイン領域と、（３）ＳＯＩ基板の第３の領域中に設置されたソース拡張領域およびドレイン拡張領域とを含む、ステップとを含む。
【００２１】
発明の他の態様、特徴および利点は、以下の開示および添付の特許請求の範囲からよりいっそう明らかになる。
【発明を実施するための最良の形態】
【００２２】
以下の説明において、本発明の十分な理解を提供するために、特定の構造、部品、材料、寸法、処理ステップおよび手法などの具体的な詳細が示される。しかしながら、本発明がこれらの具体的な詳細なしで実行され得ることが、当業者により認識されるであろう。他の場合には、本発明を不明瞭にしないために、周知の構造または処理ステップは、詳細に説明されない。
【００２３】
層（layer）、領域（region）または基板（substrate）のような要素が、別の要素の「上に（on）」ある、または「覆って（over）」いると言われる場合、その要素は、他の要素の上に直接あることができ、あるいは介在要素（intervening element）が存在してもよいことが理解されるであろう。対照的に、ある要素が他の要素の「すぐ上に（directly on）」あるまたは「直接覆って（directly over）」いると言われる場合、介在要素は全く存在しない。ある要素が、別の要素の「真下に（beneath）」ある、または「下に（under）」あると言われる場合、その要素は、他の要素の下に直接あることができ、あるいは介在要素（intervening element）が存在してもよいことも理解されるであろう。対照的に、ある要素が他の要素の「すぐ真下に（directly beneath）」ある、または「すぐ下に（directly under）」あると言われる場合、介在要素は全く存在しない。
【００２４】
本明細書中で用いられる用語「パターン形成された（patterned）」は、層化構造の不連続を意味する。例えば、パターン形成された埋込み絶縁体層は、ＳＯＩ基板において不連続であり、すなわち、パターン形成された埋込み絶縁体層は、ＳＯＩ基板の特定の領域に延びているが、ＳＯＩ基板の他の領域においては全く存在しない。
【００２５】
本明細書中で用いられる用語「実質的に平坦な（substantially planar）」は、高さまたは深さが１０ｎｍ未満の表面突出または陥凹により画定された表面の平滑性を意味する。
【００２６】
パターン形成された埋込み絶縁体層（またはその部分）と関連して用いられる用語「深さ（depth）」は、パターン形成された埋込み絶縁体層（またはその部分）の上面とパターン形成された埋込み絶縁体層が設置される基板の上面との間の平均距離を意味する。
【００２７】
本明細書中で用いられる用語「厚さ（thickness）」は、層または同様な構造の平均厚さを意味する。
【００２８】
本明細書中で用いられる用語「実質的に同じ（substantially same）」は、±１０％のパラメータ変動を意味する。
【００２９】
本発明は、改善されたＳＯＩ基板を提供し、このＳＯＩ基板は、該ＳＯＩ基板の様々な深さに設置されたパターン形成された埋込み絶縁体層を含む。具体的には、本発明のＳＯＩ基板の各々は、実質的に平坦な上面を有し、さらに、（１）どのような埋込み絶縁体も含まない第１の領域、（２）パターン形成された埋込み絶縁体層の第１の部分を第１の深さ（すなわち、ＳＯＩ基板の平坦な上面から測定した深さ）に含む第２の領域、および（３）パターン形成された埋込み絶縁体層の第２の部分を第２の深さに含む第３の領域を含み、第１の深さは、第２の深さより大きい。
【００３０】
本発明は、上記のＳＯＩ基板中に形成される改善されたＳＯＩデバイスも提供する。具体的には、パターン形成された埋込み絶縁体層は、浮遊ボディ効果および接触抵抗を低減するが接合リークおよび接合容量を増大させないやり方で、ＳＯＩデバイスに自己整合される。
【００３１】
図１は、ＳＯＩ基板１０中に設置された２つのＦＥＴ２０および４０を含む代表的なＳＯＩデバイスの断面図を示す。
【００３２】
ＳＯＩ基板１０は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、その他のＩＩＩ〜ＶまたはＩＩ〜ＶＩ化合物半導体、あるいは有機半導体構造を含むがそれらに限定されないどのような半導体材料も含み得る。本発明のいくつかの実施形態において、ＳＯＩ基板１０が、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料で構成されることが好ましい。さらに、ＳＯＩ基板１０は、ドープされても、ドープされなくてもよく、あるいはドープされた領域およびドープされない領域双方を内部に含むこともできる（図示せず）。
【００３３】
ＳＯＩ基板１０は、実質的に平坦な上面１１を有し、パターン形成された（すなわち、不連続な）埋込み絶縁体層１２を内部に含んでいる。パターン形成された埋込み絶縁体層１２はどのような適切な絶縁体材料を含んでもよく、一般に、結晶相または非結晶相の酸化物、窒化物、または酸窒化物を含む。
【００３４】
パターン形成された埋込み絶縁体層１２は、ＳＯＩ基板１０の特定の領域（例えば、領域２２Ａ、２２Ｂ、２４Ａ、２４Ｂ、４２Ａ、４２Ｂ、４４Ａ、および４４Ｂ）にのみ延びるが、図１に示されるように、ＳＯＩ基板１０の他の領域（例えば、領域２３および４３）には全く存在しない。
【００３５】
さらに、パターン形成された埋込み絶縁体層１２は、ＳＯＩ基板１０の種々の領域において異なる深さに設置された種々の部分を有する。例えば、パターン形成された埋込み絶縁体層１２の特定の部分は、ＳＯＩ基板１０の領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂにおいて、基板１０の上面１１から測定した第１の深さ（Ｄ１）に設置される。パターン形成された埋込み絶縁体層１２の他の部分は、ＳＯＩ基板１０の領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおいて、同じく上面１１から測定した第２の深さ（Ｄ２）に置かれる。図１に示されるように、第１の深さ（Ｄ１）は、第２の深さ（Ｄ２）より大きい。好ましくは、第１の深さ（Ｄ１）は、２０ｎｍ〜２００ｎｍの範囲であり、第２の深さ（Ｄ２）は、１０ｎｍ〜１００ｎｍの範囲である。さらに好ましくは、第１の深さ（Ｄ１）は、５０ｎｍ〜１００ｎｍの範囲であり、第２の深さ（Ｄ２）は、１０ｎｍ〜２０ｎｍの範囲である。
【００３６】
隣接するＦＥＴ２０および４０の間の絶縁を提供するために、ＳＯＩ基板１０中に１つ以上の分離領域３０が一般に形成される。分離領域３０は、トレンチ分離領域またはフィールド酸化物分離領域とすることができる。トレンチ分離領域は、当業者に周知の従来のトレンチ分離プロセスを利用して形成される。例えば、リソグラフィ、エッチングおよびトレンチ誘電体によるトレンチの充填を、トレンチ分離領域の形成において用いることができる。任意に、トレンチ充填前にライナー（liner）をトレンチ内に形成してもよく、トレンチ充填後に焼締め（densification）ステップを実行してもよく、平坦化プロセスを同様にトレンチ充填後に行ってもよい。フィールド酸化物は、シリコン・プロセスのいわゆる局所酸化を利用して形成できる。
【００３７】
ＦＥＴ２０および４０は両方とも、ｎチャネルＦＥＴまたはｐチャネルＦＥＴであり得る。代わりに、２０および４０の一方がｎチャネルＦＥＴであるのに対して、他方はｐチャネルＦＥＴである。ＦＥＴ２０および４０は、チャネル領域２３および４３と、ソース／ドレイン（Ｓ／Ｄ）領域２２Ａ、２２Ｂ、４２Ａおよび４２Ｂと、ソース／ドレイン（Ｓ／Ｄ）拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂを少なくとも含み、図１に示されるように、これらはすべてＳＯＩ基板１０中に設置される。具体的には、チャネル領域２３および４３は、どのような埋込み絶縁体も含まない。Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂは、パターン形成された埋込み絶縁体層１２の第１の部分を第１の深さＤ１に含む。Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂは、パターン形成された埋込み絶縁体層１２の第２の部分を第２の深さＤ２に含む。上記で言及されたように、Ｄ１はＤ２より大きい。ＦＥＴ２０および４０は、ゲート誘電体２６および４６、ゲート電極２８および４８、ならびに１つ以上の任意の側壁スペーサ（図示せず）をさらに含む。
【００３８】
一般に、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂに設置されたパターン形成された埋込み絶縁体層１２の第１の部分はＴ１の平均厚さを有し、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂに設置されたパターン形成された埋込み絶縁体層１２の第２の部分はＴ２の平均を厚さを有する。図１に示されるように、Ｔ１は、Ｔ２と実質的に同じであり得る。代わりに、図２および図３に示されるように、Ｔ１はＴ２よりも大きくても、あるいは小さくてもよい。
【００３９】
具体的には、図１に示されるように、Ｔ１がＴ２と実質的に同じである場合、Ｔ１およびＴ２双方が１０ｎｍ〜２００ｎｍの範囲であることが好ましい。図２に示されるように、Ｔ１がＴ２より大きい場合、Ｔ１が２０ｎｍ〜４００ｎｍの範囲であり、Ｔ２が１０ｎｍ〜２００ｎｍの範囲であることが好ましい。さらに、図３に示されるように、Ｔ１がＴ２より小さい場合、Ｔ１が１０ｎｍ〜２００ｎｍの範囲であり、Ｔ２が２０ｎｍ〜４００ｎｍの範囲であることが好ましい。
【００４０】
図１〜３が本発明の特定の実施形態による代表的なＳＯＩ基板およびＳＯＩデバイスを例示的に示す一方で、上記の説明に一致して、用途要件に適合させるためにそのような基板およびデバイス構造を当業者が容易に変更できることは明らかであることに留意されたい。例えば、図１〜３に示されるような代表的なＳＯＩデバイスは、それぞれ２つのＦＥＴを含んでいるが、ＳＯＩデバイスがＦＥＴをいくつでも含み得ることが容易に理解される。別の例については、図１〜３に示されるようなパターン形成された埋込み絶縁体層は、ＳＯＩ基板中の２つの異なる深さにのみ設置されているが、そのようなパターン形成された埋込み絶縁体層がＳＯＩ基板中の３つ以上の異なる深さに設置され得ることが理解される。さらに、本発明のＳＯＩ基板は、図１〜３に示されるようなＦＥＴのほかに、トランジスタ、ダイオード、キャパシタ、抵抗器、インダクタ等の他の半導体デバイスの形成に容易に用い得る。
【００４１】
本発明は、上記のようなＳＯＩ基板およびデバイス構造だけでなく、そのようなＳＯＩ基板およびデバイス構造を、低コストで欠陥をより少なく形成するための様々な改善された方法も提供する。そのような方法を、図４〜３５を参照してより詳細に例示する。
【００４２】
具体的には、図４〜１０は、本発明の１つの実施形態による、単一のイオン注入ステップおよび置換ゲート・ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【００４３】
埋込み絶縁体材料を全く含まないバルク半導体基板か、１つ以上の予備形成された埋込み絶縁体層（図示せず）を含むＳＯＩ基板である基板１０が最初に準備される。基板１０は、図４に示されるように、実質的に平坦な上面１１およびその中に設置された１つ以上の分離領域３０を有する。
【００４４】
さらに、薄い誘電体層１０２が、基板１０の上面１１を覆って形成される。薄い誘電体層１０２は、酸化物、窒化物、および酸窒化物を含むがこれらに限定されないどのような適切な誘電体材料も含むことができ、例えば、酸化、窒化、または酸窒化のような熱成長プロセスにより形成できる。代わりに、薄い誘電体層１０２は、例えば、堆積プロセスによる代わりの形成、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積等の堆積プロセスにより形成できる。本発明の特に好ましい実施形態において、薄い誘電体層１０２は、酸化物を含む。薄い誘電体層１０２の物理的な厚さは変わり得るが、一般的には、０．５〜１０ｎｍの厚さを有し、０．５〜３ｎｍの厚さが一般的である。
【００４５】
次に、図５に示されるように、ブランケット誘電体マスク層１０４が、薄い誘電体層１０２を覆って形成される。ブランケット誘電体マスク層１０４は、酸化物、窒化物、および酸窒化物を含むがそれらに限定されないどのような適切な誘電体マスキング材料も含み得る。好ましくは、ただし必然的にではなく、ブランケット誘電体マスク層１０は、窒化シリコンを含む。ブランケット誘電体マスク層１０４は、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ、スパッタリング、蒸着、化学溶液堆積、およびその他の同様な堆積プロセスは含むが、それらに限定されないどのような従来の堆積プロセスによっても形成できる。代わりに、ブランケット誘電体マスク層は、従来の熱酸化、窒化または酸窒化プロセスにより形成できる。
【００４６】
ブランケット誘電体マスク層１０４の物理的厚さは、それに続くイオン注入ステップにおいて酸素イオンまたは窒素イオンあるいはその両方の注入を完全に妨げるように調整され、従って、この物理的厚さは、（通常条件下での、すなわち、マスキング構造が全く設けられない場合のイオン注入深さを決定する）注入イオンの特定のエネルギー・レベルに依存する。一般に、ブランケット誘電体マスク層１０４は、１００ｎｍ〜２０００ｎｍの範囲の厚さ、より一般的には、４００ｎｍ〜１２００ｎｍの範囲の厚さを有する。
【００４７】
次に、ブランケット誘電体マスク層１０４は、図６に示されるように、誘電体マスク１０６および１０８にパターン形成され、一方はＦＥＴ４０用であり、他方はＦＥＴ２０用である。パターン形成された誘電体マスク１０６および１０８は、ＦＥＴ２０および４０のためのチャネル領域２３および４３を明確に画定する。ブランケット誘電体マスク層１０４にパターン形成するために用い得るプロセスは、技術的によく知られており、従って、ここでは詳細に説明されない。好ましくは、ブランケット誘電体マスク層１０４は、リソグラフィまたはＲＩＥのような従来のプロセスによってパターン形成される。
【００４８】
続いて選択的エッチング可能層１１０が、図７に示されるように、構造全体を覆って形成される。選択的エッチング可能層１１０は、どのような適切な誘電体材料も含むことができ、そのような誘電体材料が誘電体マスク１０６および１０８に含まれているものと異なっている限り、酸化物、窒化物、および酸窒化物を含むが、それらに限定されない。このように、選択的エッチング可能層１１０は、誘電体マスク１０６および１０８に対して選択的にエッチングできる。誘電体マスク１０６および１０８が窒化シリコンを含む場合、選択的エッチング可能層１１０が、化学気相堆積により形成される酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯｘＮｙ）を含むことが好ましい。材料は、その材料がその後の窒化物スペーサのためのエッチ・ストップとして働くように選ばれる。
【００４９】
その後、誘電体スペーサ１１２および１１４が、パターン形成された誘電体マスク１０６および１０８の側壁に沿って形成され、それによって、図８に示されるように、（誘電体スペーサ１１２および１１４のすぐ下に設置された領域である）Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂならびに（スペーサ１１２および１１４の下にも誘電体マスク１０６および１０８の下にも設置されていない領域である）Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂが画定される。
【００５０】
誘電体スペーサ１１２および１１４は、酸化物、窒化物、および酸窒化物を含むが、それらに限定されないどのような適切な誘電体材料も含み得る。好ましくは、ただし必然的にではなく、誘電体スペーサ１１２および１１４は、窒化シリコンを含む。誘電体スペーサ１１２および１１４は、誘電体堆積ステップ後に誘電体パターン形成ステップを行うことにより容易に形成できる。好ましくは、誘電体パターン形成は、反応性イオン・エッチング（ＲＩＥ）のようなドライ・エッチング手法を用いて実行できる。
【００５１】
誘電体スペーサ１１２および１１４の平均厚さは、次のイオン注入ステップにおける酸素イオンまたは窒素イオンあるいはその両方の注入深さを、通常のイオン注入深さ（Ｄ１）から所定の低減された深さ（Ｄ２）に低減するために調整される。従って、誘電体スペーサ１１２および１１４の平均厚さは、（通常のイオン注入深さＤ１を決める）注入イオンの特有のエネルギー・レベルだけでなく、所定の、低減された深さＤ２にも依存する。一般に、誘電体スペーサ１１２および１１４は、１０ｎｍ〜２００ｎｍの範囲の平均厚さ、より一般的には２０ｎｍ〜１００ｎｍの範囲の平均厚さを有する。
【００５２】
誘電体スペーサ１１２および１１４の形成後、図９に示されるように、酸素イオンまたは窒素イオンあるいはその両方１１６を、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２ＢならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂに注入するために（ただし、チャネル領域２３および３３には注入しない）、単一のイオン注入ステップが実行される。その結果、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂ、ならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにのみ延びる不連続な注入イオン層１１８が基板１０中に形成される。
【００５３】
図９により示される単一のイオン注入ステップの間、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂは、その上にどのようなマスキング構造もなしで暴露される。従って、酸素イオンまたは窒素イオンあるいはその両方１１６は、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂ中に妨害なしに注入され、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂにおける注入イオン層１１８の部分は、イオン注入エネルギー・レベルによってのみ決まる第１の深さ（Ｄ１）に配置される。Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂは、誘電体スペーサ１１２および１１４により覆われる。従って、酸素イオンまたは窒素イオンあるいはその両方１１６の注入深さは、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおいて大いに低減され、その結果、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおける注入イオン層１１８の部分は、第２の、低減された深さ（Ｄ２）に配置される。チャネル領域２３および４３は、図９の単一の注入ステップの間、誘電体マスク１０６および１０８により覆われる。従って、酸素イオンまたは窒素イオンあるいはその両方１１６の注入は、チャネル領域２３および４３を覆う誘電体マスク１０６および１０８により完全に妨げられ、その結果、注入イオン層１１８は、チャネル領域２３および４３に延びない。この特定の実施形態において論じられるようなＤ１およびＤ２は、以前図１において示されたものと同じであることに留意されたい。
【００５４】
注入イオン層１１８の異なる深さは、一方では、注入エネルギー・レベル、誘電体マスク１０６、１０８の厚さ、および誘電体スペーサ１１２、１１４の厚さを調整することにより達成される。他方では、注入イオン層１１８の平均厚さは、注入ドーズ量により決まる。このように、注入エネルギーレベル、誘電体マスク１０６、１０８および誘電体スペーサ１１２、１１４の厚さ、ならびに注入ドーズ量を調整することにより、注入イオン層１１８の特定の寸法および位置を容易に制御できる。注入イオン層１１８の異なる部分を形成するために同じ注入ドーズ量が用いられるので、層１１８は、その異なる部分全体を通して実質的に均一な厚さを有することに留意されたい。
【００５５】
図９に示されるようなイオン注入ステップは、本明細書においてベース・イオン注入ステップと呼ばれ、一般に、６０ＫｅＶ〜２００ＫｅＶのエネルギー・レベルを有するエネルギー・ビームおよび５．０×１０１６ｃｍ−２〜５．０×１０１８ｃｍ−２のドーズ量を用いて、２０℃〜８００℃の範囲の温度で実行される。好ましくは、イオン注入ステップは、１００ＫｅＶ〜１５０ＫｅＶのエネルギー・レベルを有するエネルギー・ビームおよび２．０×１０１７ｃｍ−２〜２．０×１０１８ｃｍ−２のドーズ量を用いて、２０℃〜６００℃の範囲の温度で実行される。必要に応じて、ベース・イオン注入ステップは、１つ以上の補足的イオン注入ステップ（図示せず）を続けて行ってもよく、この補足的イオン注入ステップは、高品質の注入イオン層１１８を形成するため、同じ構造上ではあるが異なる注入条件下で実行される。
【００５６】
次に、注入された酸素イオンまたは窒素イオンあるいはその両方を、例えば、酸化物、窒化物、または酸窒化物のような埋込み絶縁体に変換するため、構造全体が十分高い温度でアニールされる。
【００５７】
アニーリングは一般的に、１２５０℃以上の温度、より一般的には１３００℃〜１３５０の範囲の温度で実行される。アニーリング期間は一般的に、１時間〜１００時間の範囲であり、２時間〜２４時間の期間がより一般的である。好ましくは、アニーリングは、（総容積に対し）酸素０．１％〜１００％およびＨｅ、Ａｒ、およびＮ２のような不活性ガス９９．９％〜０％を含む酸化雰囲気中で実行される。１つ好ましい実施形態において、Ａｒが不活性ガスとして利用される。より好ましくは、本発明のアニーリング・ステップは、（総容積に対し）酸素０．１％〜５０％および不活性ガス５０％〜９９．９％を含む酸素雰囲気中で実行される。
【００５８】
アニーリング・ステップは、基板を特定の温度ランプ・レート（temperatureramp rate）で目標アニーリング温度まで単純に加熱することにより実行してもよく、様々なランプ・アンド・ソーク・サイクル（ramp and soak cycle）が使用できる。様々なランプ・アンド・ソーク・サイクルの間、上記の範囲内で、アニーリング雰囲気ガスの含有率を変えることが可能である。
【００５９】
結果として、注入イオン層１１８は、図１０に示されるように、パターン形成された埋込み絶縁体層１２に変換される。そのように形成されたパターン形成された埋込み絶縁体層１２は、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａおよび４２Ｂ、ならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ全体を通して、実質的に均一な厚さを有している。なぜならば、単一のイオン・ドーズ量を用いる単一のイオン注入ステップが注入イオン層１１８を形成するために用いられ、この注入イオン層が全体を通して実質的に均一な厚さを有するからである。
【００６０】
その後、選択的エッチング可能層１１０、誘電体マスク１０６および１０８、ならびに誘電体スペーサ１１２および１１４を除去することができ、続いて従来の置換ゲート・プロセスにより、図１に示されるようなゲート誘電体２６、４６ならびにゲート電極２８、４８を形成することができる。
【００６１】
図１１〜１６は、本発明の１つの実施形態による、置換ゲート・ステップなしで単一のイオン注入ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【００６２】
具体的には、ブランケット・ゲート導体層１２０および（単一のブランケット誘電体マスク層１０４の代わりに）誘電体キャップ層１２２が、図１１に示されるように、薄い誘電体層１０２の上面に形成される。
【００６３】
ブランケット・ゲート導体層１２０は、ＦＥＴ２０および４０のゲート電極を形成するために用い得るどのような適切な導電材料も含み得る。例えば、ブランケット・ゲート導体層１２０は、金属、合金、金属窒化物、金属シリサイド、または多結晶ないしは非晶質形態のＳｉまたはＳｉＧｅ合金のような半導体材料を含み得る。ブランケット・ゲート導体層１２０は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、蒸着、反応性スパッタリング、化学溶液堆積等の、どのような既知の堆積プロセスによっても形成できる。ブランケット・ゲート導体層１２０が半導体材料を含む場合、そのような半導体材料は、好ましくはその場（ｉｎ  ｓｉｔｕ）か、堆積後にドープされる。ブランケット・ゲート導体層１２０の厚さ、すなわち、高さは、用いられた堆積プロセスに応じて変わり得る。一般に、ブランケット・ゲート導体層１２０は、２０〜１８０ｎｍの垂直厚さを有し、４０〜１５０ｎｍの厚さがより一般的である。
【００６４】
ブランケット誘電体キャップ層１２２は、酸化物、窒化物、および酸窒化物を含むがそれらの限定されない、どのような適切な誘電体マスキング材料も含み得る。好ましくは、ただし必然的にではなく、ブランケット誘電体キャップ層１２２は、窒化シリコンを含む。ブランケット誘電体キャップ層１２２の物理的厚さは、その後のイオン注入ステップの間、基板１０およびゲート導体層１２０中への酸素イオンまたは窒素イオンあるいはその両方の注入を完全に妨げるように調整され、従って、この物理的厚さは、（通常条件下での、すなわち、マスキング構造が全く設けられない場合のイオン注入深さを決定する）注入イオンの特定のエネルギー・レベルに依存する。一般に、ブランケット誘電体キャップ層１２２は、１００ｎｍ〜２０００ｎｍの範囲の厚さ、より一般的には、４００ｎｍ〜１２００ｎｍの範囲の厚さを有する。
【００６５】
次に、ブランケット誘電体キャップ層１２２およびブランケット・ゲート導体層１２０は、図１２に示されるように、ＦＥＴ２０および４０のためのゲート導体２６、４６ならびに誘電体マスク１２８および１３０にパターン形成される。パターン形成されたゲート導体２６および４６ならびに誘電体マスク１０６および１０８は、ＦＥＴ２０および４０のためのチャネル領域２３および４３を明確に画定する。
【００６６】
上記のような層１１０と同様な、選択的エッチング可能層１３２が、図１３に示されるように、構造全体を覆って形成される。その後、上記のようなスペーサ１１２および１１４と同様な、誘電体スペーサ１３４および１３６が、パターン形成されたゲート導体２６および４６の側壁に沿って形成され、それによって、図１４に示されるように、（誘電体スペーサ１３４および１３６のすぐ下に設置された領域である）Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂならびに（スペーサ１３４および１３６の下にもゲート導体２６および４６の下にも設置されていない領域である）Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂが郭成される。
【００６７】
誘電体スペーサ１３４および１３６の形成後、図１５に示されるように、酸素イオンまたは窒素イオンあるいはその両方１３８を、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２ＢならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂに注入するために（ただし、チャネル領域２３および３３には注入しない）、単一のイオン注入ステップが実行される。その結果、上記のような層１１８と同様な、不連続な注入イオン層１４０が基板１０中に形成される。
【００６８】
図１５により示される単一のイオン注入ステップの間、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂは、その上にどのようなマスキング構造もなしで露出される。従って、酸素イオンまたは窒素イオンあるいはその両方１３８は、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂ中に妨害なしに注入され、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂにおける注入イオン層１４０の部分は、イオン注入エネルギー・レベルによってのみ決まる第１の深さ（Ｄ１）に配置される。Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂは、誘電体スペーサ１３４および１３６により覆われる。従って、酸素イオンまたは窒素イオンあるいはその両方１３８の注入深さは、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおいて大いに低減され、その結果、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおける注入イオン層１４０の部分は、第２の、低減された深さ（Ｄ２）に配置される。チャネル領域２３および４３ならびにパターン形成されたゲート電極２６および４６は、図１５の単一の注入ステップの間、誘電体マスク１２８および１３０により覆われる。従って、酸素イオンまたは窒素イオンあるいはその両方１３８の注入は、誘電体マスク１２８および１３０により完全に妨げられ、その結果、チャネル領域２３および４３またはパターン形成されたゲート電極２６および４６に、酸素イオンまたは窒素イオンは全く注入されない。この特定の実施形態において論じられるようなＤ１およびＤ２は、以前図１において示されたものと同じであることに留意されたい。
【００６９】
次に、注入された酸素イオンまたは窒素イオンあるいはその両方を、例えば、酸化物、窒化物、または酸窒化物のような埋込み絶縁体に変換するため、構造全体が十分高い温度でアニールされる。
【００７０】
結果として、イオン注入層１４０は、アニーリング・ステップにより、図１６に示されるように、パターン形成された埋込み絶縁体層１２に変換される。そのように形成されたパターン形成された埋込み絶縁体層１２は、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａおよび４２Ｂ、ならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ全体を通して、実質的に均一な厚さを有している。なぜならば、単一のイオン・ドーズ量を用いる単一のイオン注入ステップがイオン注入層１１８を形成するために用いられ、このイオン注入層が全体を通して実質的に均一な厚さを有するからである。
【００７１】
その後、選択的エッチング可能層１３２、誘電体マスク１２８および１３０、ならびに誘電体スペーサ１３４および１３６を除去することができる。薄い誘電体層１０２は、マスクとしてパターン形成されたゲート電極２６および４６を用いて、ゲート誘電体２６および４６にパターン形成することができ、それによって、図１に示されるようなデバイス構造を形成することができる。図１１〜１６に示されるような実施形態は、置換ゲート・プロセスを必要としないことに留意されたい。
【００７２】
図１７〜２２は、本発明の１つの実施形態による、単一のイオン注入ステップの間、高密度プラズマ（ＨＤＰ）酸化物マスクを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【００７３】
具体的には、（図１２に示されるような）ＦＥＴ２０および４０のためのパターン形成されたゲート導体２６、４６ならびに誘電体マスク１２８および１３０の形成後、図１７に示されるように、高密度プラズマ（ＨＤＰ）堆積プロセスによって構造全体を覆って酸化物層１５０が堆積される。高密度プラズマ（ＨＤＰ）堆積プロセスは、異方性、すなわち、垂直表面上よりもかなり早い速度で水平平面上に堆積する。その結果、堆積された酸化物層１５０は、パターン形成された誘電体マスク１２８および１３０ならびにゲート電極２６および４６の側壁上での蓄積がほとんどまたは全くなしで、薄い誘電体層１０２の上面を覆う十分な層厚さを達成することができる。
【００７４】
ＨＤＰ酸化物層１５０の厚さは、次のイオン注入ステップにおける酸素イオンまたは窒素イオンあるいはその両方の注入深さを、通常のイオン注入深さ（Ｄ１）から所定の低減された深さ（Ｄ２）に低減するために調整される。従って、ＨＤＰ酸化物層１５０の厚さは、（通常のイオン注入深さＤ１を決める）注入イオンの特有のエネルギー・レベルだけでなく、所定の、低減された深さＤ２にも依存する。一般に、ＨＤＰ酸化物層１５０は、２０ｎｍ〜３００ｎｍの平均厚さ、より一般的には３０ｎｍ〜１５０ｎｍの平均厚さを有する。
【００７５】
誘電体スペーサ１１２、１１４、１３４、および１３６とは異なり、ＨＤＰ酸化物層１５０の厚さは、エッチング・プロセスによってではなく、ＨＤＰ堆積プロセスによって調整される。ＨＤＰ堆積プロセスによって、エッチング・プロセスと比べ、より精密な厚さ制御が可能になる。
【００７６】
ＨＤＰ酸化物層１５０の選択的エッチングのためのマスクとして犠牲スペーサ１５２および１５４が形成され、それによって、図１８〜１９に示されるように、ＨＤＰ酸化物スペーサ１５６および１５８が形成される。犠牲スペーサ１５２および１５４は、ＨＤＰ酸化物層１５０がそれに対抗して選択的にエッチングされ得るどのような適切な材料も含み得る。本発明の好ましい、ただし必須ではない実施形態において、犠牲スペーサ１５２および１５４は、ポリシリコンを含み、その結果、ＨＤＰ酸化物層は、ＲＩＥプロセスによって選択的にエッチングされ得る。ＨＤＰ酸化物スペーサ１５６および１５８の形成後、犠牲スペーサ１５２および１５４は除去され、それによって、図２０に示されるように、ＨＤＰ酸化物スペーサ１５６および１５８が露出される。
【００７７】
そのように形成されたＨＤＰ酸化物スペーサ１５６および１５８は、図２０に示されるように、（スペーサ１５６および１５８のすぐ下に設置された領域である）Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ）ならびに（スペーサ１５６および１５８の下にもゲート導体２６および４６の下にも設置されていない領域である）Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂを画定する。
【００７８】
ＨＤＰ酸化物スペーサ１５６および１５８の形成後、図２１に示されるように、酸素イオンまたは窒素イオンあるいはその両方１６０を、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２ＢならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂに注入するために（ただし、チャネル領域２３および３３には注入されない）、単一のイオン注入ステップが実行される。その結果、上記のような層１１８および１４０と同様な不連続な注入イオン層１６２が基板１０中に形成される。
【００７９】
図２１により示される単一のイオン注入ステップの間、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂは、その上にどのようなマスキング構造もなしで暴露される。従って、酸素イオンまたは窒素イオンあるいはその両方１６０は、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂ中に妨害なしに注入され、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂにおける注入イオン層１６２の部分は、イオン注入エネルギー・レベルによってのみ決まる第１の深さ（Ｄ１）に配置される。Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂは、ＨＤＰ酸化物スペーサ１５６および１５８により覆われる。従って、酸素イオンまたは窒素イオンあるいはその両方１６２の注入深さは、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおいて大いに低減され、その結果、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおけるイオン注入層１６２の部分は、第２の、低減された深さ（Ｄ２）に配置される。チャネル領域２３および４３ならびにパターン形成されたゲート電極２６および４６は、図２１の単一の注入ステップの間、誘電体マスク１２８および１３０により覆われる。従って、酸素イオンまたは窒素イオンあるいはその両方１６０の注入は、誘電体マスク１２８および１３０により完全に妨げられ、その結果、チャネル領域２３および４３またはパターン形成されたゲート電極２６および４６に、酸素イオンまたは窒素イオンは全く注入されない。この特定の実施形態において論じられるようなＤ１およびＤ２は、以前図３において示されたものと同じであることに留意されたい。
【００８０】
次に、注入された酸素イオンまたは窒素イオンあるいはその両方を、埋込み絶縁体に変換するため、構造全体が十分高い温度でアニールされる。結果として、注入イオン層１６２は、図２２に示されるように、パターン形成された埋込み絶縁体層１２に変換される。そのように形成されたパターン形成された埋込み絶縁体層１２は、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２ＢならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ全体を通して、実質的に均一な厚さを有する。
【００８１】
その後、誘電体マスク１２８および１３０ならびにＨＤＰ酸化物スペーサ１５６および１５８を除去することができる。薄い誘電体層１０２は、マスクとしてパターン形成されたゲート電極２６および４６を用いて、ゲート誘電体２６および４６にパターン形成することができ、それによって、図１に示されるようなデバイス構造を形成することができる。
【００８２】
図２３〜２８は、本発明の１つの実施形態による、一方は、Ｓ／Ｄイオン注入用、他方は、Ｓ／Ｄ拡張部イオン注入用の、２つのイオン注入ステップを用いて図２のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【００８３】
具体的には、（図１３に示されるような）構造全体を覆う選択的エッチング可能層１３２の形成後、誘電体スペーサ１６４および１６６が、パターン形成された誘電体マスク１２８および１３０ならびにゲート電極２６および４６の側壁を覆って堆積され、それによって、図２３に示されるように、（スペーサ１６４および１６６のすぐ下に設置された領域である）Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂならびに（スペーサ１６４および１６６の下にも、ゲート導体２６および４６の下にも設置されていない領域である）Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂが画定される。
【００８４】
誘電体スペーサ１６４および１６６が誘電体スペーサ１１２、１１４、１３４、および１３６の平均厚さよりかなり大きい平均厚さを有すること以外、誘電体スペーサ１６４および１６６は、上記の誘電体スペーサ１１２、１１４、１３４、および１３６と同様である。具体的には、誘電体スペーサ１６４および１６６の平均厚さは、次のイオン注入ステップの間、Ｓ／Ｄ領域拡張２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ中の酸素イオンまたは窒素イオンあるいはその両方の注入を完全に妨ぐ（ブロックする）ように調整される。従って、誘電体スペーサ１６４および１６６の平均厚さは一般に、１００ｎｍ〜２０００ｎｍの範囲であり、より一般的には４００ｎｍ〜１２００ｎｍの範囲である。
【００８５】
誘電体スペーサ１６４および１６６の形成後、図２４に示されるように、酸素イオンまたは窒素イオンあるいはその両方１６７を、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂに注入するために（ただし、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂには注入しない）、第１のイオン注入ステップが実行される。その結果、不連続な注入イオン層の第１の部分１６８が、基板１０のＳ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂ中の第１の深さ（Ｄ１）に、第１の厚さ（Ｔ１）で形成される。Ｄ１およびＴ１は、第１のイオン注入ステップの注入エネルギー・レベルおよび注入ドーズ量を調整することによって容易に制御できる。
【００８６】
次に、構造全体を覆ってレジスト被覆１７０が堆積され、図２５に示されるように、続いて誘電体スペーサ１６４および１６６を露出するために化学気相堆積およびリセス・エッチングが行われる。次に、誘電体スペーサ１６４および１６６は、レジスト被覆１７０および選択的エッチング可能層１３２に対して選択的に除去され、それによって、図２６に示されるように、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂのすぐ上方にトレンチ１７２が形成される。
【００８７】
次に、図２７に示されるように、酸素イオンまたは窒素イオンあるいはその両方１７４を、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂに注入するために（ただし、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂには注入しない）、第２のイオン注入ステップが実行される。その結果、不連続な注入イオン層の第２の部分１７６が、基板１０のＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ中の第２の深さ（Ｄ２）に、第２の厚さ（Ｔ２）で形成される。Ｄ２およびＴ２は、第２のイオン注入ステップの注入エネルギー・レベルおよび注入ドーズ量を調整することにより、独立して制御される。一般に、上記のように、Ｄ２はＤ１より少ない。一方、図２７により示される特定の実施形態において、Ｔ２はＴ１よりかなり小さいが、Ｔ２は、Ｔ１より大きくても、小さくてもよく、また実質的に同じであってもよい。本明細書において論じられるようなＤ１、Ｄ２、Ｔ１、およびＴ２は、以前図２において示されたものと同じであることに留意されたい。
【００８８】
次に、注入された酸素イオンまたは窒素イオンあるいはその両方を、埋込み絶縁体材料に変換するため、構造全体が十分高い温度でアニールされる。結果として、第１の部分１６８および第２の部分１７６を含むイオン注入層は、図２８に示されるように、アニーリング・ステップにより、パターン形成された埋込み絶縁体層１２に変換される。そのように形成されたパターン形成された埋込み絶縁体層１２は、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂにおいて、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおけるよりもかなり大きい厚さを有している。なぜならば、２つの異なるイオン・ドーズ量を用いる２つの別個のイオン注入ステップは、イオン注入層の第１の部分１６８および第２の部分１７６を形成するために独立して用いられるからである。
【００８９】
その後、レジスト被覆１７０、誘電体マスク１２８および１３０、ならびに選択的エッチング可能層１３２が除去される。薄い誘電体層１０２は、パターン形成されたゲート電極２６および４６をマスクとして用いて、ゲート誘電体２６および４６にパターン形成することができ、それによって、図２に示されるようなデバイス構造を形成することができる。
【００９０】
図２９〜３５は、本発明の１つの実施形態による、一方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ領域およびＳ／Ｄ拡張領域双方に注入し、他方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ拡張領域にのみ注入する、２つのイオン注入ステップを用いて図３のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【００９１】
具体的には、（図１２に示されるような）ＦＥＴ２０および４０のためのゲート導体２６、４６ならびに誘電体マスク１２８および１３０のパターン形成後、図２９に示されるように、酸素イオンまたは窒素イオンあるいはその両方１７８を、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２ＢならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ注入するために（ただし、チャネル領域２３および３３には注入しない）、第１のイオン注入ステップが実行される。その結果、不連続なイオン注入層の第１の部分１８０が、基板１０のＳ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２ＢならびにＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ中の第１の深さ（Ｄ１）に、第１の厚さ（Ｔ１）で形成される。Ｄ１およびＴ１は、第１のイオン注入ステップの注入エネルギー・レベルおよび注入ドーズ量を調整することによって容易に制御できる。
【００９２】
次に、図３０に示されるように、上記のような選択的エッチング可能層１３２が、構造全体を覆って形成される。その後、図３１に示されるように、上記のような誘電体スペーサ１６４および１６６が、パターン形成された誘電体マスク１２８および１３０ならびにゲート導体２６および４６の側壁に沿って形成される。
【００９３】
構造全体を覆ってレジスト被覆１７０が堆積され、図３２に示されるように、続いて化学気相堆積およびリセス・エッチングをして、誘電体スペーサ１６４および１６６を露出する。次に、誘電体スペーサ１６４および１６６は、レジスト被覆１７０および選択的エッチング可能層１３２に対して選択的に除去され、それによって、図３３に示されるように、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂのすぐ上方にトレンチ１７２が形成される。
【００９４】
次に、図３４に示されるように、酸素イオンまたは窒素イオンあるいはその両方１８２を、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂに注入するために（ただし、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂならびにチャネル領域２３および３３には注入しない）、第２のイオン注入ステップが実行される。その結果、不連続な注入イオン層の第２の部分１８４が、基板１０のＳ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ中の第２の深さ（Ｄ２）に、第２の厚さ（Ｔ＋）で形成される。Ｄ２およびＴ＋は、第２のイオン注入ステップの注入エネルギー・レベルおよび注入ドーズ量を調整することにより、独立して制御される。一般に、上記のように、Ｄ２はＤ１より少ない。一方、Ｔ＋は、Ｔ１より大きくても、小さくてもよく、また実質的に同じであってもよい。不連続な注入イオン層の第２の部分１８４は、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ中の第１の部分１８０を直接覆って形成されるので、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂ中の不連続な注入イオン層の最終的な厚さ（Ｔ２）は、Ｔ１およびＴ＋の合計に等しい。従って、この特定の実施形態において、Ｔ２はＴ１より大きい。本明細書において論じられるようなＤ１、Ｄ２、Ｔ１、およびＴ２は、以前図３において示されたものと同じであることに留意されたい。
【００９５】
次に、注入された酸素イオンまたは窒素イオンあるいはその両方を、埋込み絶縁体材料に変換するため、構造全体が十分高い温度でアニールされる。結果として、第１の部分１８０および第２の部分１８４を含む注入イオン層は、図３５に示されるように、アニーリング・ステップにより、パターン形成された埋込み絶縁体層１２に変換される。そのように形成されたパターン形成された埋込み絶縁体層１２は、Ｓ／Ｄ拡張領域２４Ａ、２４Ｂ、４４Ａ、および４４Ｂにおいて、Ｓ／Ｄ領域２２Ａ、２２Ｂ、４２Ａ、および４２Ｂにおけるよりもかなり大きい厚さを有している。
【００９６】
その後、レジスト被覆１７０、誘電体マスク１２８および１３０、ならびに選択的エッチング可能層１３２が除去される。薄い誘電体層１０２は、パターン形成されたゲート電極２６および４６をマスクとして用いて、ゲート誘電体２６および４６にパターン形成することができ、それによって、図３に示されるようなデバイス構造を形成することができる。
【００９７】
図１〜３５は、本発明の特定の実施形態による、いくつかの代表的なデバイス構造およびそのようなデバイス構造を形成するために用い得る処理ステップを例示的に示す一方で、上記の説明と一致して、特定の用途要件に適合させるためにそのようなデバイス構造ならびにプロセス・ステップを当業者が容易に変更できることが明らかである。例えば、図１〜３に示されるデバイス構造は、ＣＭＯＳ技術において一般に用いられる電界効果トランジスタとして設計される一方で、他の用途において使用するために本発明のデバイス構造を当業者が容易に変更できることが明らかである。従って、本発明は、上記で例示された特定の実施形態に限定されるものではなく、むしろ他のどのような変更、変形、用途、および実施形態にまで広がり、それゆえに、他のすべてのそのような変更、変形、および実施形態は、本発明の精神および範囲の内にあると見なされるべきである。
【図面の簡単な説明】
【００９８】
【図１】本発明の１つの実施形態による、ＦＥＴのソースおよびドレイン（Ｓ／Ｄ）領域ならびにＦＥＴのＳ／Ｄ拡張領域において実質的に同じ平均厚さを有するパターン形成された埋込み絶縁体層を備える２つのＦＥＴを含む代表的なＳＯＩデバイスの断面図を示す。
【図２】本発明の１つの実施形態による、ＦＥＴのＳ／Ｄ領域においてＦＥＴのＳ／Ｄ拡張領域におけるよりも大きい平均厚さを有するパターン形成された埋込み絶縁体層を備える２つのＦＥＴを含む代表的なＳＯＩデバイスの断面図を示す。
【図３】本発明の１つの実施形態による、ＦＥＴのＳ／Ｄ領域においてＦＥＴのＳ／Ｄ拡張領域におけるよりも小さい平均厚さを有するパターン形成された埋込み絶縁体層を備える２つのＦＥＴを含む代表的なＳＯＩデバイスの断面図を示す。
【図４】本発明の１つの実施形態による、単一のイオン注入ステップおよび置換ゲート・ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図５】本発明の１つの実施形態による、単一のイオン注入ステップおよび置換ゲート・ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図６】本発明の１つの実施形態による、単一のイオン注入ステップおよび置換ゲート・ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図７】本発明の１つの実施形態による、単一のイオン注入ステップおよび置換ゲート・ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図８】本発明の１つの実施形態による、単一のイオン注入ステップおよび置換ゲート・ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図９】本発明の１つの実施形態による、単一のイオン注入ステップおよび置換ゲート・ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１０】本発明の１つの実施形態による、単一のイオン注入ステップおよび置換ゲート・ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１１】本発明の１つの実施形態による、置換ゲート・ステップなしで単一のイオン注入ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１２】本発明の１つの実施形態による、置換ゲート・ステップなしで単一のイオン注入ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１３】本発明の１つの実施形態による、置換ゲート・ステップなしで単一のイオン注入ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１４】本発明の１つの実施形態による、置換ゲート・ステップなしで単一のイオン注入ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１５】本発明の１つの実施形態による、置換ゲート・ステップなしで単一のイオン注入ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１６】本発明の１つの実施形態による、置換ゲート・ステップなしで単一のイオン注入ステップを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１７】本発明の１つの実施形態による、単一のイオン注入ステップの間、高密度プラズマ（ＨＤＰ）酸化物マスクを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１８】本発明の１つの実施形態による、単一のイオン注入ステップの間、高密度プラズマ（ＨＤＰ）酸化物マスクを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図１９】本発明の１つの実施形態による、単一のイオン注入ステップの間、高密度プラズマ（ＨＤＰ）酸化物マスクを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２０】本発明の１つの実施形態による、単一のイオン注入ステップの間、高密度プラズマ（ＨＤＰ）酸化物マスクを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２１】本発明の１つの実施形態による、単一のイオン注入ステップの間、高密度プラズマ（ＨＤＰ）酸化物マスクを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２２】本発明の１つの実施形態による、単一のイオン注入ステップの間、高密度プラズマ（ＨＤＰ）酸化物マスクを用いることにより図１のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２３】本発明の１つの実施形態による、一方は、Ｓ／Ｄ領域イオン注入用、他方は、Ｓ／Ｄ拡張領域イオン注入用の、２つのイオン注入ステップを用いて図２のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２４】本発明の１つの実施形態による、一方は、Ｓ／Ｄ領域イオン注入用、他方は、Ｓ／Ｄ拡張領域イオン注入用の、２つのイオン注入ステップを用いて図２のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２５】本発明の１つの実施形態による、一方は、Ｓ／Ｄ領域イオン注入用、他方は、Ｓ／Ｄ拡張領域イオン注入用の、２つのイオン注入ステップを用いて図２のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２６】本発明の１つの実施形態による、一方は、Ｓ／Ｄ領域イオン注入用、他方は、Ｓ／Ｄ拡張領域イオン注入用の、２つのイオン注入ステップを用いて図２のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２７】本発明の１つの実施形態による、一方は、Ｓ／Ｄ領域イオン注入用、他方は、Ｓ／Ｄ拡張領域イオン注入用の、２つのイオン注入ステップを用いて図２のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２８】本発明の１つの実施形態による、一方は、Ｓ／Ｄ領域イオン注入用、他方は、Ｓ／Ｄ拡張領域イオン注入用の、２つのイオン注入ステップを用いて図２のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図２９】本発明の１つの実施形態による、一方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ領域およびＳ／Ｄ拡張領域双方に注入し、他方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ拡張領域にのみ注入する、２つのイオン注入ステップを用いて図３のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図３０】本発明の１つの実施形態による、一方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ領域およびＳ／Ｄ拡張領域双方に注入し、他方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ拡張領域にのみ注入する、２つのイオン注入ステップを用いて図３のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図３１】本発明の１つの実施形態による、一方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ領域およびＳ／Ｄ拡張領域双方に注入し、他方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ拡張領域にのみ注入する、２つのイオン注入ステップを用いて図３のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図３２】本発明の１つの実施形態による、一方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ領域およびＳ／Ｄ拡張領域双方に注入し、他方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ拡張領域にのみ注入する、２つのイオン注入ステップを用いて図３のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図３３】本発明の１つの実施形態による、一方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ領域およびＳ／Ｄ拡張領域双方に注入し、他方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ拡張領域にのみ注入する、２つのイオン注入ステップを用いて図３のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図３４】本発明の１つの実施形態による、一方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ領域およびＳ／Ｄ拡張領域双方に注入し、他方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ拡張領域にのみ注入する、２つのイオン注入ステップを用いて図３のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【図３５】本発明の１つの実施形態による、一方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ領域およびＳ／Ｄ拡張領域双方に注入し、他方は、酸素イオンまたは窒素イオンあるいはその両方をＳ／Ｄ拡張領域にのみ注入する、２つのイオン注入ステップを用いて図３のＳＯＩデバイスを形成するための代表的な処理ステップを示す。
【符号の説明】
【００９９】
１０  基板
１１  上面
１２  埋込み絶縁体層
２０  ＦＥＴ
２２Ａ  Ｓ／Ｄ（ソース／ドレイン）領域
２２Ｂ  Ｓ／Ｄ（ソース／ドレイン）領域
２３  チャネル領域
２４Ａ  Ｓ／Ｄ（ソース／ドレイン）拡張領域
２４Ｂ  Ｓ／Ｄ（ソース／ドレイン）拡張領域
２６  ゲート導体
２８  ゲート電極
３０  分離領域
４０  ＦＥＴ
４２Ａ  Ｓ／Ｄ（ソース／ドレイン）領域
４２Ｂ  Ｓ／Ｄ（ソース／ドレイン）領域
４３  チャネル領域
４４Ａ  Ｓ／Ｄ（ソース／ドレイン）拡張領域
４４Ｂ  Ｓ／Ｄ（ソース／ドレイン）拡張領域
４６  ゲート導体
４８  ゲート電極
１０２  薄い誘電体層
１０４  ブランケット誘導体マスク層
１０６  誘電体マスク
１０８  誘電体マスク
１１０  選択的エッチング可能層
１１２  誘電体スペーサ
１１４  誘電体スペーサ
１１６  酸素イオンまたは窒素イオンあるいはその両方
１１８  注入イオン層
１２０  ブランケット・ゲート導体層
１２２  ブランケット誘電体キャップ層
１２８  誘電体マスク
１３０  誘電体マスク
１３２  選択的エッチング可能層
１３４  誘電体スペーサ
１３６  誘電体スペーサ
１３８  酸素イオンまたは窒素イオンあるいはその両方
１４０  イオン注入層
１５０  酸化物層
１５２  犠牲スペーサ
１５４  犠牲スペーサ
１５６  ＨＤＰ酸化物層
１５８  ＨＤＰ酸化物層
１６０  酸素イオンまたは窒素イオンあるいはその両方
１６２  イオン注入層
１６４  誘電体スペーサ
１６６  誘電体スペーサ
１６７  酸素イオンまたは窒素イオンあるいはその両方
１６８  第１の部分
１７０  レジスト被覆
１７２  トレンチ
１７４  酸素イオンまたは窒素イオンあるいはその両方
１７６  第２の部分
１７８  酸素イオンまたは窒素イオンあるいはその両方
１８０  第１の部分
１８２  酸素イオンまたは窒素イオンあるいはその両方
１８４  第２の部分
Ｄ１  第１の深さ
Ｄ２  第２の深さ
Ｔ１  第１の厚さ
Ｔ２  第２の厚さ
Ｔ＋  第２の厚さ
【図１】
0005182783.tif 000002
【図２】
0005182783.tif 000003
【図３】
0005182783.tif 000004
【図４】
0005182783.tif 000005
【図５】
0005182783.tif 000006
【図６】
0005182783.tif 000007
【図７】
0005182783.tif 000008
【図８】
0005182783.tif 000009
【図９】
0005182783.tif 000010
【図１０】
0005182783.tif 000011
【図１１】
0005182783.tif 000012
【図１２】
0005182783.tif 000013
【図１３】
0005182783.tif 000014
【図１４】
0005182783.tif 000015
【図１５】
0005182783.tif 000016
【図１６】
0005182783.tif 000017
【図１７】
0005182783.tif 000018
【図１８】
0005182783.tif 000019
【図１９】
0005182783.tif 000020
【図２０】
0005182783.tif 000021
【図２１】
0005182783.tif 000022
【図２２】
0005182783.tif 000023
【図２３】
0005182783.tif 000024
【図２４】
0005182783.tif 000025
【図２５】
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【図２６】
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【図２７】
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【図２８】
0005182783.tif 000029
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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