(57)【特許請求の範囲】
【請求項１】
基板上に、下地膜を形成し、
前記下地膜上に、島状半導体膜を形成し、
前記島状半導体膜上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記島状半導体膜の両端部の上に、一対のレジストマスクを形成し、
前記レジストマスクおよび前記ゲート電極をマスクとして、前記島状半導体膜に一導電型を付与する元素を導入することにより、前記島状半導体膜中にチャネル形成領域、前記チャネル形成領域を挟み、前記レジストマスクの下方に位置する一対の接続領域、および前記チャネル形成領域と前記接続領域との間に位置するソース領域またはドレイン領域を形成し、
前記レジストマスクを除去し、
前記ゲート電極の側面にサイドウォールを形成し、
前記島状半導体膜および前記サイドウォールを覆って、金属膜を形成し、
前記島状半導体膜および前記金属膜を加熱することにより、前記接続領域の表面近傍に第１のシリサイド領域を形成するとともに前記ソース領域またはドレイン領域の表面近傍の一部に第２のシリサイド領域を形成し、
前記島状半導体膜、前記ゲート電極および前記サイドウォールを覆う層間絶縁膜を形成し、
前記層間絶縁膜中に、前記第１のシリサイド領域に到達するコンタクトホールを形成し、
前記層間絶縁膜上に、前記コンタクトホールを介して、前記第１のシリサイド領域に電気的に接続するソース電極またはドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に、下地膜を形成し、
前記下地膜上に、第１の島状半導体膜および第２の島状半導体膜を形成し、
前記第１の島状半導体膜および前記第２の島状半導体膜の上に、それぞれ第１のゲート絶縁膜および第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜の上に、それぞれ第１のゲート電極および第２のゲート電極を形成し、
前記第１の島状半導体膜の両端部の上に一対の第１のレジストマスクを形成するとともに、前記第２の島状半導体膜および前記第２のゲート電極の上に第２のレジストマスクを形成し、
前記第１のレジストマスク、前記第１のゲート電極および前記第２のレジストマスクをマスクとして、前記第１の島状半導体膜にｎ型を付与する元素を導入することにより、前記第１の島状半導体膜中に第１のチャネル形成領域、前記第１のチャネル形成領域を挟み、前記第１のレジストマスクの下方に位置する一対の接続領域、および前記第１のチャネル形成領域と前記接続領域との間に位置する第１のソース領域またはドレイン領域を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
前記第１の島状半導体膜および前記第１のゲート電極の上に第３のレジストマスクを形成し、
前記第３のレジストマスクおよび前記第２のゲート電極をマスクとして、前記第２の島状半導体膜にｐ型を付与する元素を導入することにより、前記第２の島状半導体膜中に第２のチャネル形成領域、および前記第２のチャネル形成領域を挟む第２のソース領域またはドレイン領域を形成し、
前記第３のレジストマスクを除去し、
前記第１のゲート電極および第２のゲート電極の側面に、それぞれ第１のサイドウォールおよび第２のサイドウォールを形成し、
前記第１の島状半導体膜、前記第１のサイドウォール、前記第２の島状半導体膜、および前記第２のサイドウォールを覆って、金属膜を形成し、
前記第１の島状半導体膜、前記第２の島状半導体膜、および前記金属膜を加熱することにより、前記第１の島状半導体膜において前記接続領域の表面近傍に第１のシリサイド領域を形成するとともに前記第１のソース領域またはドレイン領域の表面近傍の一部に第２のシリサイド領域を形成し、前記第２の島状半導体膜において前記第２のソース領域またはドレイン領域の表面近傍の一部に第３のシリサイド領域を形成し、
前記第１の島状半導体膜、前記第１のゲート電極、前記第１のサイドウォール、前記第２の島状半導体膜、前記第２のゲート電極、および前記第２のサイドウォールを覆う層間絶縁膜を形成し、
前記層間絶縁膜中に、前記第１のシリサイド領域および前記第３のシリサイド領域にそれぞれ達する第１のコンタクトホールおよび第２のコンタクトホールを形成し、
前記層間絶縁膜上に、前記第１のコンタクトホールを介して前記第１のシリサイド領域に電気的に接続する第１のソース電極またはドレイン電極と、前記第２のコンタクトホールを介して前記第３のシリサイド領域に電気的に接続する第２のソース電極またはドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記一導電型を付与する元素は、ｎ型を付与する元素であることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記金属膜は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、または白金（Ｐｔ）のいずれか１つであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の作製方法に関するものである。
【背景技術】
【０００２】
近年、基板上に半導体装置、例えば薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、「ＴＦＴ」と記す）を製造する技術が大幅に進歩し、例えば、アクティブマトリクス型の表示装置への応用開発が進められている。特に結晶性半導体膜を用いたＴＦＴは、従来の非晶質半導体膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。
【０００３】
基板上にＴＦＴを作成する例として、下地膜、活性層、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極またはドレイン電極という順で形成しているものが挙げられる。このＴＦＴの応答速度をさらに上げるためには、デザインルールを縮小するほか、活性層のソース領域またはドレイン領域にシリサイドを形成し、ソース電極またはドレイン電極との接触抵抗を下げる手段が考えられる。
【０００４】
このようなシリサイドを形成するためには、一般的に、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、白金（Ｐｔ）等が用いられる（特許文献１参照）。
【特許文献１】特開平１０−９８１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＴＦＴを作製する工程には、活性層に一導電型を付与する元素を添加し、金属膜を形成後、シリサイド形成を行い、層間絶縁膜を形成し、さらにソース電極またはドレイン電極を形成する工程が含まれる。
【０００６】
ところが、ソース電極またはドレイン電極を形成する過程で、層間絶縁膜にコンタクトホールが形成し、その後シリサイドと電気的抵抗が小さくなるよう、シリサイド表面の酸化膜をフッ酸等で除去する工程が含まれる。
【０００７】
このシリサイド表面の酸化膜を除去する工程を行うと、フッ酸等によりシリサイドが消失する可能性があることが分かった。具体的にはｎ型を付与する元素を添加後、シリサイドを形成し、エッチングによりシリサイド表面の酸化膜（主に酸化珪素）除去を行うと、シリサイドがコンタクトホール底部のみ消失してしまうことが分かった。
【０００８】
そこで本発明の課題は、コンタクトホール底部のシリサイドを消失させることなく、ソース電極またはドレイン電極とシリサイドの電気的接触を良好にすることにある。
【課題を解決するための手段】
【０００９】
本発明は、層間絶縁膜中のコンタクトホールにより露出される活性層中の領域に、ｎ型を付与する元素を添加しないことにより、シリサイドを消失させないことを特徴とする。
【００１０】
本発明は、基板上に、島状半導体膜と、前記島状半導体膜中に、チャネル形成領域と、ソース領域またはドレイン領域と、前記ソース領域またはドレイン領域よりも低濃度で一導電型を付与する不純物を含んでいる接続領域と、前記ソース領域またはドレイン領域の一部の表面近傍と前記接続領域の表面近傍に形成されたシリサイド領域と、前記島状半導体膜上に、ゲート絶縁膜と、前記ゲート絶縁膜上に、ゲート電極と、前記ゲート絶縁膜と前記ゲート電極の側面に形成されたサイドウォールと、前記島状半導体膜、前記ゲート絶縁膜、前記ゲート電極及び前記サイドウォールを覆う層間絶縁膜と、前記層間絶縁膜上に形成され、前記層間絶縁膜中に形成されたコンタクトホールを介して、前記接続領域の表面近傍のシリサイド領域に電気的に接続されるソース電極またはドレイン電極とを有することを特徴とする半導体装置の作製方法に関するものである。
【００１１】
また本発明は、基板上に、第１の島状半導体膜及び第２の島状半導体膜と前記第１の島状半導体膜中に、第１のチャネル形成領域と、ｎを付与する不純物を含む第１のソース領域またはドレイン領域と、前記第１のソース領域またはドレイン領域よりも低濃度で前記不純物を含んでいる接続領域と、前記第１のソース領域またはドレイン領域の一部の表面近傍と前記接続領域表面近傍に形成された第１のシリサイド領域と、前記第１の島状半導体膜上に、第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に、第１のゲート電極と、前記第１のゲート絶縁膜と前記第１のゲート電極の側面に形成された第１のサイドウォールと、前記第２の島状半導体膜中に、第２のチャネル形成領域と、ｐ型を付与する不純物を含む第２のソース領域またはドレイン領域と、前記第２のソース領域またはドレイン領域の一部の表面近傍に形成された第２のシリサイド領域と、前記第２の島状半導体膜上に、第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に、第２のゲート電極と、前記第２のゲート絶縁膜と前記第２のゲート電極の側面に形成された第２のサイドウォールと、前記第１及び第２の島状半導体膜、前記第１及び第２のゲート絶縁膜、前記第１及び第２のゲート電極及び前記第１及び第２のサイドウォールを覆う層間絶縁膜と、前記層間絶縁膜上に形成され、前記層間絶縁膜中に形成されたコンタクトホールを介して、前記接続領域の表面近傍のシリサイド領域に電気的に接続される第１の電極と、前記層間絶縁膜上に形成され、前記層間絶縁膜中に形成されたコンタクトホールを介して、前記第２のソース領域またはドレイン領域の一方の一部の表面近傍に形成された第２のシリサイド領域に電気的に接続される第２の電極と、前記層間絶縁膜上に形成され、前記層間絶縁膜中に形成されたコンタクトホールを介して、前記第１の電極とは別の、前記接続領域の表面近傍の第１のシリサイド領域に電気的に接続され、かつ、前記第２のソース領域またはドレイン領域の他方の一部の表面近傍に形成された第２のシリサイド領域に電気的に接続される第３の電極とを有することを特徴とする半導体装置の作製方法に関するものである。
【００１２】
本発明において、前記シリサイド領域は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、または白金（Ｐｔ）のシリサイドを含むものである。
【００１３】
また本発明は、基板上に、下地膜を形成し、前記下地膜上に、島状半導体膜を形成し、前記島状半導体膜上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、ゲート電極を形成し、前記島状半導体膜の一部の上に、レジストを形成し、前記レジストをマスクとして、前記島状半導体膜に一導電性を付与する元素を導入し、前記元素を導入することにより、前記島状半導体膜中に、チャネル形成領域と、ソース領域またはドレイン領域と、前記レジストが形成された前記島状半導体膜の一部に接続領域を形成し、前記ゲート絶縁膜及び前記ゲート電極の側面に、サイドウォールを形成し、前記島状半導体膜及び前記サイドウォールを覆って、金属膜を形成し、前記島状半導体膜及び前記金属膜を加熱して、前記ソース領域またはドレイン領域の一部の表面近傍及び前記接続領域の表面近傍に、シリサイド領域を形成し、前記島状半導体膜、前記ゲート絶縁膜、前記ゲート電極及び前記サイドウォールを覆う層間絶縁膜を形成し、前記層間絶縁膜中に、前記接続領域の表面近傍のシリサイド領域に到達するコンタクトホールを形成し、前記コンタクトホールを介して、前記接続領域の表面近傍のシリサイド領域に電気的に接続するソース電極またはドレイン電極を形成することを特徴とする半導体装置の作製方法に関するものである。
【００１４】
本発明において、前記金属膜は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、または白金（Ｐｔ）のいずれか１つである。
【００１５】
本発明において、前記一導電型を付与する元素は、ｎ型を付与する元素である。
【００１６】
なお本明細書において、半導体装置とは、半導体を利用することで機能する素子及び装置全般を指し、液晶表示装置等を含む電気光学装置およびその電気光学装置を搭載した電子機器をその範疇とする。
【発明の効果】
【００１７】
本発明により、シリサイドをエッチングにより消失させることを防ぎ、ソース電極またはドレイン電極とシリサイドの電気的接触を良好にさせることができる。
【００１８】
また本発明により作製された半導体装置は、駆動速度が速く、かつ高い信頼性を有することができる。
【発明を実施するための最良の形態】
【００１９】
［実施の形態１］
本実施の形態では、図１、図２（Ａ）〜図２（Ｃ）、図３（Ａ）〜図３（Ｄ）、図４（Ａ）〜図４（Ｃ）、図５（Ａ）〜図５（Ｂ）を用いて、本発明の半導体装置について説明する。
【００２０】
ただし本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２１】
図１に本実施の形態の薄膜トランジスタの構成を示す。基板１０１上に下地膜１０２が形成され、下地膜１０２上には活性層である島状半導体膜１１７が形成されている。
【００２２】
島状半導体膜１１７中には、チャネル形成領域１０３、低濃度不純物領域（ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域ともいう）１０４、高濃度不純物領域であるソース領域またはドレイン領域１０５、そして一導電型を有する元素、本実施の形態ではｎ型を付与する不純物が添加されていない、接続領域１０７が含まれている。なお低濃度不純物領域１０４は、必要でないのなら設けなくてもよい。
【００２３】
ただし、必要であれば、接続領域１０７にも、シリサイドが消失しない程度に一導電型を有する元素が含まれていても構わない。すなわち、接続領域１０７は、表面にシリサイドが形成されており、かつ前記ソース領域またはドレイン領域よりも低濃度で一導電型を付与する不純物を含んでいることとなる。
【００２４】
島状半導体膜１１７上には、ゲート絶縁膜１０８が設けられ、さらにその上にはゲート電極１１１が形成されている。ゲート電極１１１の側部には、絶縁膜からなるサイドウォール１１２が形成されている。
【００２５】
島状半導体膜１１７のソース領域またはドレイン領域１０５の一部の表面近傍、及び接続領域１０７の表面近傍には、シリサイド領域１０６が形成される。シリサイド領域１０６の一方の端部は、サイドウォール１１２の端部と一致していてもよい。
【００２６】
図１の半導体装置の作製方法の例を、以下に説明する。
【００２７】
まず図２（Ａ）に示すように、基板１０１上に下地膜１０２を成膜する。基板１０１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等を用いることができる。また、ＰＥＴ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ  ｔｅｒｅｐｈｔｈａｌａｔｅ））、ＰＥＳ（ｐｏｌｙ（ｅｔｈｅｒ  ｓｕｌｆｏｎｅ））、ＰＥＮ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ  Ｎａｐｈｔｈａｌａｔｅ））に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。
【００２８】
下地膜１０２は基板１０１中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる窒化珪素、窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ法を用いて酸化珪素膜を１０〜１００ｎｍ（好ましくは２０〜７０ｎｍ、さらに好ましくは５０ｎｍ）、並びに、窒素を含む酸化珪素膜を１０ｎｍ〜４００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ、さらに好ましくは１００ｎｍ）の膜厚になるように積層して成膜する。
【００２９】
なお下地膜１０２は窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜単層であっても、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜を複数積層したものであっても良い。またガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【００３０】
次に下地膜１０２上に半導体膜１２１を形成する。半導体膜１２１の膜厚は２５ｎｍ〜１００ｎｍ（好ましくは３０ｎｍ〜８０ｎｍ、）とする。なお半導体膜１２１は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体はシリコン（Ｓｉ）だけではなくシリコンゲルマニウム（ＳｉＧｅ）も用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。本実施の形態では、半導体膜１２１として非晶質珪素膜を６６ｎｍの厚さで成膜する。
【００３１】
次に図２（Ｂ）に示すように、半導体膜１２１にレーザ照射装置から線状ビーム１２５を照射し、結晶化を行なう。
【００３２】
レーザ結晶化を行なう場合、レーザ結晶化の前に、レーザに対する半導体膜１２１の耐性を高めるために、５００℃、１時間の加熱処理を半導体膜１２１に加えてもよい。
【００３３】
レーザ結晶化は、連続発振のレーザ、または擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザを用いることができる。
【００３４】
具体的には、連続発振のレーザとして、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザ、多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザなどが挙げられる。
【００３５】
また擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振させることができるのであれば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザ、多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザのようなパルス発振レーザを用いることができる。
【００３６】
このようなパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レーザと同等の効果を示すものである。
【００３７】
例えば連続発振が可能な固体レーザを用いる場合、第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。代表的には、ＹＡＧレーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。例えば、連続発振のＹＡＧレーザから射出されたレーザ光を非線形光学素子により高調波に変換して、半導体膜１２１に照射する。パワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）とすれば良い。そして走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００３８】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒレーザ、Ｋｒレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能なものであり、Ｑスイッチ動作やモード同期などを行うことによってパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００３９】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【００４０】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力が向上する可能性がある。
【００４１】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
【００４２】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【００４３】
上述した半導体膜１２１へのレーザ光の照射により、結晶性がより高められた結晶性半導体膜１２２が形成される。
【００４４】
次に、図２（Ｃ）に示すように結晶性半導体膜１２２を用いて島状半導体膜１１７を形成する。この島状半導体膜１１７は、以降の工程で形成されるＴＦＴの活性層となる。
【００４５】
次に島状半導体膜にしきい値電圧制御のための不純物を導入する。本実施の形態においてはジボラン（Ｂ２Ｈ６）をドープすることによってホウ素（Ｂ）を島状半導体膜中に導入する。
【００４６】
次に島状半導体膜１１７上にゲート絶縁膜１０８を成膜する。ゲート絶縁膜１０８には、例えば膜厚１０〜１１０ｎｍの酸化珪素、窒化珪素または窒素を含んだ酸化珪素等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。本実施の形態では、プラズマＣＶＤ法で、膜厚２０ｎｍで成膜した窒素を含む酸化珪素膜を用いてゲート絶縁膜１０８を形成する。
【００４７】
次に、ゲート絶縁膜１０８上に導電膜を成膜した後、導電膜を用いて、ゲート電極１１１を形成する（図３（Ａ）参照）。
【００４８】
ゲート電極１１１は、導電膜を単層または２層以上積層させた構造を用いて形成する。導電膜を２層以上積層させている場合は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）から選ばれた元素、または前記元素を主成分とする合金材料、若しくは化合物材料を積層させてゲート電極１１１を形成してもよい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてゲート電極を形成してもよい。本実施の形態では、タングステン膜を４００ｎｍ成膜したものを用いてゲート電極１１１を形成する。
【００４９】
ゲート電極１１１は、ゲート配線の一部として形成してもよいし、別にゲート配線を形成して、そのゲート配線にゲート電極１１１を接続してもよい。
【００５０】
次に島状半導体膜１１７の、後に接続領域１０７となる領域上に、レジスト１２７を形成する。これにより接続領域１０７に一導電型を付与する元素を添加させないようする。
【００５１】
そして、ゲート電極１１１、ゲート絶縁膜１０８及びレジスト１２７をマスクとして用い、島状半導体膜１１７に一導電性を付与する不純物を添加し、ソース領域、ドレイン領域、さらには低濃度不純物領域等を形成する。
【００５２】
一導電性を付与する不純物として、ｎ型を付与する不純物であれば、リン（Ｐ）やヒ素（Ａｓ）を用いればよい。またｐ型を付与する不純物であれば、ホウ素（Ｂ）を用いればよい。本実施の形態では、まず、第１の添加工程として、フォスフィン（ＰＨ３）を用いて、リン（Ｐ）を、印加電圧を４０〜１２０ｋｅＶ、ドーズ量を１×１０１３〜１×１０１５ｃｍ−２として島状半導体膜１１７中に導入する。本実施の形態では、フォスフィンを用いて、印加電圧６０ｋｅＶ、ドーズ量２．６×１０−１３ｃｍ−２でリンを島状半導体膜１１７中に添加する。この不純物導入の際にチャネル形成領域１０３が形成される。
【００５３】
さらに第２の添加工程として、島状半導体膜１１７中に、フォスフィン（ＰＨ３）を用いて、印加電圧１０〜５０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量５．０×１０１４〜２．５×１０１６ｃｍ−２、例えば３．０×１０１５ｃｍ−２で、リン（Ｐ）を導入する。これにより低濃度不純物領域１０４、及びソース領域またはドレイン領域１０５が形成される。さらに、レジスト１２７によって覆われた領域は、一導電型を付与する元素が添加されない接続領域１０７となる。さらにレジスト１２７を除去する（図３（Ｃ）参照）。
【００５４】
低濃度不純物領域１０４とソース領域またはドレイン領域１０５との境界はゲート絶縁膜１０８の端部に一致している。すなわち低濃度不純物領域１０４の一方の端部、ソース領域またはドレイン領域１０５の一方の端部、及びゲート絶縁膜の端部は一致する。
【００５５】
本実施の形態においては、ＴＦＴのソース領域またはドレイン領域１０５には、１×１０１９〜５×１０２１ｃｍ−３の濃度でリン（Ｐ）が含まれることとなる。またＴＦＴの低濃度不純物領域１０４には、１×１０１８〜５×１０１９ｃｍ−３の濃度でリン（Ｐ）が含まれる。
【００５６】
ただし、図３（Ｂ）に示すレジスト１２７を形成する前の状態で、第１の添加工程を行ってもよい。これにより、低濃度不純物領域１０４の不純物濃度が決まることとなる。次いでレジスト１２７を形成し、第２の添加工程を行ってもよい。これにより、ソース領域またはドレイン領域１０５の不純物濃度が決まることとなる。このような添加工程を行うと、接続領域１０７にも一導電性を付与する不純物元素が含まれることとなる。この場合は、接続領域１０７中の不純物濃度が、後の工程で形成されるシリサイドが消失しない程度であるように、第１の添加工程でのドーズ量及び印加電圧を制御する必要がある。
【００５７】
その後図３（Ｄ）に示すように、ゲート電極１１１及びゲート絶縁膜１０８の側面を覆うように、絶縁膜、いわゆるサイドウォール１１２を形成する。
【００５８】
サイドウォール１１２は、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。本実施の形態では、プラズマＣＶＤ法により酸化珪素膜を膜厚５０〜２００ｎｍ、好ましくは１００ｎｍで成膜し、次いで酸化珪素膜をエッチングすることにより、テーパー状のサイドウォール１１２を形成する。またサイドウォール１１２は窒素を含む酸化珪素膜を用いて形成してもよい。
【００５９】
またサイドウォール１１２の端部はテーパー形状を有さなくともよく、矩形状であってもよい。
【００６０】
サイドウォール１１２を形成すると、ゲート電極１１１と、ソース領域またはドレイン領域１０５との間のショートを防ぐことができる。
【００６１】
次に島状半導体膜１１７、ゲート絶縁膜１０８、ゲート電極１１１及びサイドウォール１１２を覆って、金属膜１２９を形成する（図４（Ａ）参照）。
【００６２】
金属膜１２９として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、白金（Ｐｔ）等を用いることができる。本実施の形態では、金属膜１２９として、ニッケル膜を１０ｎｍの厚さで成膜する。
【００６３】
次いで、金属膜１２９を形成した島状半導体膜１１７を、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用して加熱する。これにより島状半導体膜１１７中にシリサイド領域１０６が形成される。特に、島状半導体膜１１７の、サイドウォール１１２、ゲート電極１１１、ゲート絶縁膜１０８に覆われていない、露出した領域の表面近傍に、シリサイド領域１０６が形成される。本実施の形態では、ラピッドサーマルアニール法により３５０℃以上の温度で加熱することによりシリサイド領域１０６を形成する。
【００６４】
シリサイド領域１０６を形成したら、未反応の金属膜１２９を、硫酸や硝酸等の薬液によりエッチングして除去する。
【００６５】
次に島状半導体膜１１７、ゲート絶縁膜１０８、ゲート電極１１１及びサイドウォール１１２を覆って、層間絶縁膜１１３を形成する（図４（Ｃ）参照）。
【００６６】
層間絶縁膜１１３としては、プラズマＣＶＤ法またはスパッタ法を用いて、シリコンを含む絶縁膜、例えば酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積層膜で形成する。もちろん、層間絶縁膜１１３は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００６７】
本実施例では、窒素を含む酸化珪素膜をプラズマＣＶＤ法により５０ｎｍ形成し、レーザ照射方法によって不純物を活性化する。又は窒素を含む酸化珪素膜形成後、窒素雰囲気中５５０℃で４時間加熱して、不純物を活性化してもよい。
【００６８】
次にプラズマＣＶＤ法により窒化珪素膜を１００ｎｍ形成し、更に酸化珪素膜を６００ｎｍ形成する。この、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜及び酸化珪素膜の積層膜が層間絶縁膜１１３である。
【００６９】
次に全体を４１０℃で１時間加熱し、窒化珪素膜から水素を放出させることにより水素化を行う。
【００７０】
層間絶縁膜１１３をエッチングして、層間絶縁膜１１３に、島状半導体膜１１７に到達するコンタクトホール１３１を形成する。その際にコンタクトホール１３１は接続領域１０７のみに達するようにし、ソース領域またはドレイン領域１０５を露出させないようにエッチングを行う。すなわち、層間絶縁膜１１３のエッチングの際には、接続領域１０７のみにコンタクトホール１３１が形成されるように、層間絶縁膜１１３上にレジストを形成する。
【００７１】
次いで接続領域１０７表面の酸化膜（主に酸化珪素を含有）を除去するために、フッ酸で接続領域１０７表面を洗浄、もしくは水素プラズマ雰囲気中で基板を設置し、接続領域１０７表面にプラズマ処理を行う。本発明では、この酸化膜除去は接続領域１０７に対してのみ行う。ソース領域またはドレイン領域１０５は層間絶縁膜１１３に覆われているので、ソース領域またはドレイン領域１０５中のシリサイド領域は除去されない。これによりソース電極またはドレイン電極１１５と島状半導体膜１１７との電気的接触を良好にすることができる。
【００７２】
次いで層間絶縁膜１１３上にコンタクトホール１３１を介して、導電膜１３３を形成し（図５（Ｂ）参照）、導電膜１３３を用いて、ソース電極またはドレイン電極１１５を形成する（図１参照）。ソース電極またはドレイン電極１１５は、接続領域１０７中のシリサイド領域に電気的に接続される。
【００７３】
本実施の形態では、導電膜１３３は金属膜を用いる。この金属膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。
【００７４】
本実施の形態では、チタン膜（Ｔｉ）、アルミニウム膜（Ａｌ）、チタン膜（Ｔｉ）をそれぞれ１００ｎｍ、３００ｎｍ、１００ｎｍに積層したものを用いて、ソース電極またはドレイン電極１１５を形成する。
【００７５】
またこのソース電極またはドレイン電極１１５を、ニッケル、コバルト、鉄のうち少なくとも１種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。またこのようなアルミニウム合金膜は、透明導電膜、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜と接触しても酸化還元反応が起こらないため、両者を直接接触させることができる。さらにこのようなアルミ合金膜は、比抵抗が低く耐熱性にも優れているので、配線材料としては有用である。
【００７６】
またソース電極またはドレイン電極１１５はそれぞれ、電極と配線を同じ材料で同一工程でして形成してもよいし、電極と配線を別々に形成してそれらを接続させてもよい。
【００７７】
上記一連の工程によって、本実施の形態の半導体装置を作製することができる。本実施の形態では、ｎ型を付与する元素を添加する際、島状半導体膜１１７中の、コンタクトホール１３１の形成される領域はレジストでマスクされ、島状半導体膜１１７中の、コンタクトホール１３１の形成される領域には、ｎ型を付与する元素は導入されない。これにより、ｎ型の半導体膜を形成しながら、ソース領域またはドレイン領域１０５シリサイドを消失させることなく形成し、ソース電極またはドレイン電極１１５と接続することができる。
【００７８】
また、本実施の形態は、必要であれば他の実施の形態及び実施例のいかなる記載とも自由に組み合わせることが可能である。
【００７９】
［実施の形態２］
本実施の形態では、実施の形態１とは別の構成を有する半導体装置について、図６を用いて説明する。
【００８０】
なお本実施の形態では、実施の形態１と同じものは同じ符号で表し、特に記載のないものについては実施の形態１の記載を援用する。
【００８１】
図６に示す半導体装置は、基板２０１上に下地膜２０２が形成され、下地膜２０２上に活性層である島状半導体膜２１７が形成されている。
【００８２】
島状半導体膜２１７中には、チャネル形成領域２０３、低濃度不純物領域２０４、ソース領域またはドレイン領域２０５、接続領域２０７が形成されている。さらにソース領域またはドレイン領域２０５の一部及び接続領域２０７の表面近傍には、シリサイド領域２０６が形成されている。
【００８３】
島状半導体膜２１７上には、ゲート絶縁膜２０８、下層ゲート電極２０９及び上層ゲート電極２１１が形成されている。なお、基板２０１、下地膜２０２、島状半導体膜２１７、ゲート絶縁膜２０８は、それぞれ実施の形態１の基板１０１、下地膜１０２、島状半導体膜１１７、ゲート絶縁膜１０８と同様の材料、同様の工程にて作製すればよい。
【００８４】
また下層ゲート電極２０９及び上層ゲート電極２１１は、以下のようにして形成される。
【００８５】
まず実施の形態１の図２（Ｃ）の構成が得られたら、島状半導体膜２１７上に、第１の導電膜として、例えば窒化タンタル（ＴａＮ）膜を１０〜５０ｎｍ、例えば３０ｎｍの膜厚で形成する。そして第１の導電膜上に第２の導電膜として、例えばタングステン（Ｗ）膜を２００〜４００ｎｍ、例えば３７０ｎｍの膜厚で形成し、第１の導電膜及び第２の導電膜の積層膜を形成する。
【００８６】
次に第２の導電膜を異方性エッチングでエッチングし、上層ゲート電極２１１を形成する。次いで第１の導電膜を等方性エッチングでエッチングし、下層ゲート電極２０９を形成する。
【００８７】
下層ゲート電極２０９及び上層ゲート電極２１１を形成したら、実施の形態１で述べたように接続領域２０７となる領域上にレジストを形成し、ゲート絶縁膜２０８、下層ゲート電極２０９、上層ゲート電極２１１及びレジストをマスクとして、島状半導体膜２１７に一導電型を付与する元素の導入を行う。これにより、チャネル形成領域２０３、低濃度不純物領域２０４、ソース領域またはドレイン領域２０５が形成され、レジストで覆われた領域は一導電型を付与する元素が添加されないので、接続領域２０７となる。
【００８８】
さらに、実施の形態１の記載を基にして、ゲート絶縁膜２０８、下層ゲート電極２０９及び上層ゲート電極２１１の側面を覆うようにして、サイドウォール２１２を形成する。サイドウォール２１２は、サイドウォール１１２と同様の材料及び同様の工程で形成すればよい。
【００８９】
次いで、島状半導体膜２１７、サイドウォール２１２、上層ゲート電極２１１を覆うようにして金属膜を成膜し、加熱処理にて島状半導体膜２１７中に、シリサイド領域２０６を形成する。シリサイド領域２０６の一方の端部は、サイドウォール２１２の端部に一致していてもよい。
【００９０】
さらに不要な金属膜を除去し、層間絶縁膜２１３を形成し、層間絶縁膜２１３をエッチングして、接続領域２０７に達するコンタクトホールを形成する。接続領域２０７表面をフッ酸もしくは水素プラズマで処理して、接続領域２０７表面の酸化膜を除去した後、コンタクトホールを介して接続領域２０７中のシリサイド領域に接続されるソース電極またはドレイン電極２１５を形成する。
【００９１】
なお、層間絶縁膜２１３、ソース電極またはドレイン電極２１５は、実施の形態１の層間絶縁膜１１３、ソース電極またはドレイン電極１１５と同様の材料、同様の工程で形成すればよい。
【００９２】
また、本実施の形態は、必要であれば他の実施の形態及び実施例のいかなる記載とも自由に組み合わせることが可能である。
【００９３】
［実施の形態３］
本実施の形態では、実施の形態１及び２と異なる作製工程により作製される半導体装置について、図２５（Ａ）〜図２５（Ｄ）及び図２６（Ａ）〜図２６（Ｃ）を用いて説明する。なお本実施の形態では、実施の形態１及び２と同じものは同じ符号で表し、特に記載のないものについては実施の形態１の記載を援用する。
【００９４】
薄膜トランジスタを作製する過程において、ソース領域またはドレイン領域に一導電性を付与する元素を添加後、シリサイド領域を形成しようとすると、一導電性を付与する元素がシリサイド領域形成時に再拡散するということが分かっている。これを避けるために、ソース領域またはドレイン領域にシリサイドを形成した後で、一導電性を付与する元素を添加する工程も可能である。その作製方法を以下に説明する。
【００９５】
まず実施の形態１の記載に基づいて、図３（Ａ）までのゲート絶縁膜１０８及びゲート電極１１１までの作製を行う。次いでゲート絶縁膜１０８及びゲート電極１１１の側面に、サイドウォール１５１を形成する（図２５（Ａ）参照）。サイドウォール１５１は、実施の形態１のサイドウォール１１２と同様に形成すればよい。
【００９６】
次に、島状半導体膜１１７、ゲート絶縁膜１０８、ゲート電極１１１、サイドウォール１５１を覆って、金属膜１５２を形成する（図２５（Ｂ）参照）。金属膜１５２は、実施の形態１の金属膜１２９と同様の材料、同様の工程で形成すればよい。
【００９７】
金属膜１５２を形成後、島状半導体膜１１７及び金属膜１５２を加熱することにより、島状半導体膜１１７中にシリサイド領域１５３を形成する。シリサイド領域１５３の端部は、サイドウォール１５１の端部と一致していてもよい。次いで未反応の金属膜１５２を除去する（図２５（Ｃ）参照）。
【００９８】
島状半導体膜１１７の一部の領域上に、レジスト１５５を形成し、レジスト１５５、ゲート電極１１１及びサイドウォール１５１をマスクとして、一導電型を付与する元素を島状半導体膜１１７に添加する（図２５（Ｄ）参照）。本実施例では、一導電性を付与する元素として、ｎ型を付与する元素でありリン（Ｐ）を島状半導体膜１１７に添加する。その後レジスト１５５を除去する。
【００９９】
一導電性を付与する元素の導入により、元素がサイドウォール１５１を貫通しない印加電圧で添加された場合は、図２６（Ａ）で示すように、チャネル形成領域１６１、ソース領域またはドレイン領域１６２が形成される。またレジスト１５５が形成された領域の島状半導体膜１１７には、接続領域１６３が形成される。
【０１００】
また元素がサイドウォール１５１を貫通する程度の印加電圧で添加された場合は、図２６（Ｂ）で示すように、チャネル形成領域１６５、低濃度不純物領域１６６、ソース領域またはドレイン領域１６７が形成される。またレジスト１５５が形成された領域の島状半導体膜１１７には、接続領域１６８が形成される。
【０１０１】
図２６（Ａ）において、シリサイド領域１５３は、ソース領域またはドレイン領域１６２及び接続領域１６３中に形成されている。またシリサイド領域１５３の端部は、ソース領域またはドレイン領域１６２の一方の端部とと一致しており、サイドウォール１５１の端部とも一致していてもよい。
【０１０２】
図２６（Ｂ）において、シリサイド領域１５３は、ソース領域またはドレイン領域１６７及び接続領域１６８中に形成されている。またシリサイド領域１５３の端部は、ソース領域またはドレイン領域１６７の一方の端部と一致しており、サイドウォール１５１の端部とも一致していてもよい。
【０１０３】
ただし、接続領域１６８にも、シリサイドが消失しない程度に一導電性を付与する元素が含まれていてもよい。例えば、レジスト１５５を形成する前に、低濃度不純物領域１６６の不純物濃度を決定する、一導電性を付与する元素の添加工程を行ってもよい。ただしその場合は、シリサイドが消失しない程度の濃度になるように、印加電圧を制御する必要がある。
【０１０４】
次いで島状半導体膜１１７、ゲート絶縁膜１０８、ゲート電極１１１、サイドウォール１５１を覆って、層間絶縁膜１７１を形成する。実施の形態１の記載の基づいて、層間絶縁膜１７１にコンタクトホールを形成する。コンタクトホールは、接続領域１６３のみに到達するように形成し、ソース領域またはドレイン領域１６２には到達しないように形成される。
【０１０５】
コンタクトホールにより露出した接続領域１６３の表面を、フッ酸等で処理して、接続領域１６３中のシリサイド領域上の酸化膜（主に酸化珪素）を除去する。次いで導電膜を形成し、エッチングして、ソース電極またはドレイン電極１７３を形成する（図２６（Ｃ）参照）。
【０１０６】
なお図２６（Ｃ）には、図２６（Ａ）に層間絶縁膜１７１及びソース電極またはドレイン電極１７３を形成した構成を示しているが、図２６（Ｂ）の構成に上述の作製工程により層間絶縁膜及びソース電極またはドレイン電極を形成することができるのは言うまでもない。
【０１０７】
本実施の形態においても、ソース電極またはドレイン電極１７３が島状半導体膜１１７と電気的に接続するのは、接続領域１６３及び１６８においてのみである。層間絶縁膜１７１中の、ソース電極またはドレイン電極１７３が島状半導体膜１１７と電気的に接続するためのコンタクトホールに達するのも、接続領域１６３及び１６８のみである。このためシリサイド領域１５３は除去されず、良好な電気的接触を得ることが可能となる。
【実施例１】
【０１０８】
本実施例では、一導電型を付与する元素としてリンを用い、リンを添加したニッケルシリサイドとリンを添加しないニッケルシリサイドで、シート抵抗を測定し、その比較を行った。本実施例を図２２〜図２４を用いて以下に説明する。
【０１０９】
まず、測定に用いた基板について説明する。基板上に成膜した珪素膜に、ニッケルシリサイドを形成し、珪素膜上のある領域にマスクを設け、その後リン（Ｐ）を添加した。
【０１１０】
本実施例では、マスクを設けた領域には、マスクを設けなかった領域に比べてリンは含まれないものとみなし、この領域を接続領域（あるいはノンドープ領域ともいう）とする。一方、マスクを設けなかった領域は、リンが含有されている。本実施例では、リンが含有されている領域をドープ領域と呼ぶ。ただし、接続領域においても、後の工程でシリサイドが消失しない程度の濃度であれば、リンを含有していても構わない。
【０１１１】
図２２〜図２４において、リンを添加後、未反応のニッケルをエッチングにより除去し、ニッケル除去直後に第１の測定を行った。さらにフッ酸（ＨＦ）でシリサイドを処理して、シリサイド表面の酸化膜（主に酸化珪素）除去を行い、第２の測定を行った。
【０１１２】
また図２２〜図２４で、ドープ領域のリンのドープ量を変化させた。図２２では、リンのドープ量は、５×１０１５ｃｍ−２であり、図２３では３×１０１５ｃｍ−２であり、図２４では１×１０１５ｃｍ−２である。
【０１１３】
図２２〜図２４のいずれにおいても、接続領域の方がドープ領域よりもシート抵抗が低いことが分かる。またフッ酸でシリサイドを処理した接続領域とドープ領域を比較すると、ドープ領域ではシート抵抗が高く、接続領域ではシート抵抗がはるかに低いことが分かる。つまり本測定により、ドープ領域中のシリサイドがフッ酸処理により消失してしまい、シート抵抗が高くなる、すなわち、導電性が悪くなることが裏付けられた。逆に接続領域では、シリサイドがフッ酸処理により消失しないので、シート抵抗が低い、すなわち導電性がよい。従って電極や配線との電気的接続を行うには、接続領域中のシリサイド領域を用いるとよいことが分かる。
【実施例２】
【０１１４】
本実施例を図７（Ａ）〜図７（Ｆ）、図８（Ａ）〜図８（Ｅ）及び図９（Ａ）〜図９（Ｄ）を用いて説明する。
【０１１５】
まず実施の形態１の記載に基づいて、図２（Ｃ）の島状半導体膜までの作製工程を行う。本実施例では、基板３０１上に、下地膜３０２を形成し、さらに島状半導体膜３０３及び３０４を形成する（図７（Ａ）参照）。
【０１１６】
なお、基板３０１、下地膜３０２並びに島状半導体膜３０３及び３０４は、それぞれ実施の形態１の基板１０１、下地膜１０２及び島状半導体膜１１７と同様の材料、同様の工程で形成すればよい。
【０１１７】
次に島状半導体膜にしきい値電圧制御のための不純物を導入する。本実施例においてはジボラン（Ｂ２Ｈ６）をドープすることによってボロン（Ｂ）を島状半導体膜３０３及び３０４中に導入する。
【０１１８】
次に島状半導体膜３０３及び３０４を覆うように絶縁膜３０６を成膜する（図７（Ｂ）参照）。絶縁膜３０６には、例えば酸化珪素、窒化珪素または窒素を含んだ酸化珪素等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。
【０１１９】
次に、絶縁膜３０６を用いて、島状半導体膜３０３上にゲート絶縁膜３０８、島状半導体膜３０４上にゲート絶縁膜３０９を形成する（図７（Ｃ）参照）。
【０１２０】
島状半導体膜３０３及び３０４、並びにゲート絶縁膜３０８及び３０９を覆って、第１の導電膜３１１及び第２の導電膜３１２を形成する（図７（Ｄ）参照）。
【０１２１】
第１の導電膜３１１及び第２の３１２は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）から選ばれた元素、または前記元素を主成分とする合金材料、若しくは化合物材料を積層させる。
【０１２２】
本実施例では、第１の導電膜３１１として、例えば窒化タンタル（ＴａＮ）膜を１０〜５０ｎｍ、例えば３０ｎｍの膜厚で形成する。そして第１の導電膜３１２上に第２の導電膜３１２として、例えばタングステン（Ｗ）膜を２００〜４００ｎｍ、例えば３７０ｎｍの膜厚で形成し、第１の導電膜３１１及び第２の導電膜３１２の積層膜を形成する。
【０１２３】
次に第２の導電膜３１２を異方性エッチングでエッチングし、上層ゲート電極３１４ｂ及び３１５ｂを形成する。次いで第１の導電膜３１１を等方性エッチングでエッチングし、下層ゲート電極３１４ａ及び３１５ａを形成する。以上よりゲート電極３１４及び３１５を形成する（図７（Ｅ）参照）。
【０１２４】
ゲート電極３１４及び３１５は、ゲート配線の一部として形成してもよいし、別にゲート配線を形成して、そのゲート配線にゲート電極３１４及び３１５を接続してもよい。
【０１２５】
次いで、島状半導体膜３０３の、後の工程で接続領域となる領域上に、レジスト３１８を形成する。また島状半導体膜３０４、ゲート絶縁膜３０９及びゲート電極３１５上に、レジスト３１９を形成する。
【０１２６】
そして、ゲート電極３１４及び３１５、レジスト３１８及び３１９をマスクとして用い、島状半導体膜３０３に一導電性（ｎ型またはｐ型の導電性）を付与する不純物を添加し、ソース領域、ドレイン領域、チャネル形成領域、さらには低濃度不純物領域等を形成する（図８（Ａ）参照）。
【０１２７】
まず、ｎ型を付与する元素としてリンを用い、フォスフィン（ＰＨ３）を用いて、リン（Ｐ）を、印加電圧を４０〜１００ｋｅＶ、例えば６０ｋｅＶ、ドーズ量を１×１０１３〜１×１０１５ｃｍ−２、例えば２．６×１０１３ｃｍ−２として島状半導体膜中に導入する。この不純物導入の際にｎチャネル型ＴＦＴ３５６のチャネル形成領域３２１が形成される。
【０１２８】
次いで島状半導体膜３０３中に、フォスフィン（ＰＨ３）を用いて、印加電圧１０〜６０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量５．０×１０１４〜２．５×１０１６ｃｍ−２、例えば３．０×１０１５ｃｍ−２で、リン（Ｐ）を導入する。これによりｎチャネル型ＴＦＴの低濃度不純物領域３２２、ソース領域またはドレイン領域３２３が形成される。また島状半導体膜３０３中の、レジスト３１８によってマスクされたために、ｎ型を付与する元素が導入されない領域を、接続領域３２４とする。
【０１２９】
本実施例においては、ｎチャネル型ＴＦＴ３５６のソース領域またはドレイン領域３２３には、１×１０１９〜５×１０２１ｃｍ−３の濃度でリン（Ｐ）が含まれることとなる。またｎチャネル型ＴＦＴ３５６の低濃度不純物領域３２２には、１×１０１８〜５×１０１９ｃｍ−３の濃度でリン（Ｐ）が含まれる。
【０１３０】
ただし、接続領域３２４にもシリサイドが消失しない程度の濃度でリンが含まれているも構わない。その場合は、実施の形態１で述べたように、低濃度不純物領域３２２の不純物濃度を決定するリンの添加工程を行い、島状半導体膜３０３の、接続領域３２４となる領域を覆うレジスト３１８を形成し、ソース領域またはドレイン領域３２３の不純物濃度を決定するリンの添加工程を行えばよい。
【０１３１】
次いでレジスト３１９を除去し、島状半導体膜３０３、ゲート絶縁膜３０８及びゲート電極３１４を覆って、レジスト３２７を形成する。
【０１３２】
ｐチャネル型ＴＦＴ３５７を作製するために、ジボラン（Ｂ２Ｈ６）を用いて印加電圧６０〜１００ｋｅＶ、例えば８０ｋｅＶ、ドーズ量１×１０１３〜５×１０１５ｃｍ−２、例えば３×１０１５ｃｍ−２の条件で、島状半導体膜３０４中にホウ素（Ｂ）を導入する。これによりｐチャネル型ＴＦＴのソース領域またはドレイン領域３２９、またこの不純物導入の際にチャネル形成領域３２８が形成される（図８（Ｂ）参照）。
【０１３３】
なおｐチャネル型ＴＦＴ３５７について、ホウ素の導入に際しては、印加電圧が高いために、下層ゲート電極３１５ａ及びゲート絶縁膜３０９を通しても、ソース領域またはドレイン領域３２９を形成するために十分なホウ素が島状半導体膜３０４中に添加される。
【０１３４】
またｐチャネルＴＦＴでは、後の工程でシリサイド表面の酸化膜をフッ酸等で除去しても、シリサイドが消失しにくいことが分かっている。そのためｐチャネル型ＴＦＴ３５７では、接続領域を形成しなくても構わない。しかしもちろんｐチャネル型ＴＦＴに接続領域を形成し、ソース電極またはドレイン電極の一部及び接続領域中にシリサイド領域を形成し、接続領域のみにソース電極またはドレイン電極を電気的に接続させても構わない。
【０１３５】
ｐチャネル型ＴＦＴ３５７のソース領域またはドレイン領域３２９には、１×１０１９〜５×１０２１ｃｍ−３の濃度でボロン（Ｂ）が含まれる。
【０１３６】
次いで、島状半導体膜３０３及び３０４、ゲート絶縁膜３０８及び３０９、ゲート電極３１４及び３１５を覆うように、絶縁膜３３１を形成する（図８（Ｃ）参照）。
【０１３７】
絶縁膜３３１は、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）により、酸化珪素や窒素を含む酸化珪素膜を用いて形成することができる。本実施例では、プラズマＣＶＤ法により酸化珪素膜を膜厚５０〜２００ｎｍ、好ましくは１００ｎｍで成膜する。
【０１３８】
次いで絶縁膜３３１をエッチングすることにより、ゲート絶縁膜３０８及びゲート電極３１４の側面にサイドウォール３３３を形成し、ゲート絶縁膜３０９及びゲート電極３１５の側面にサイドウォール３３４を形成する（図８（Ｄ）参照）。サイドウォール３３３及び３３４は、テーパー状や矩形状になるように形成し、本実施例では、テーパー状のサイドウォール３３３及び３３４を形成する。
【０１３９】
次に島状半導体膜３０３及び３０４、ゲート絶縁膜３０８及び３０９、ゲート電極３１４及び３１５、並びにサイドウォール３３３及び３３４を覆って、金属膜３３５を形成する（図８（Ｅ）参照）。
【０１４０】
金属膜３３５として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、白金（Ｐｔ）等を用いることができる。本実施の形態では、金属膜３３５として、ニッケル膜を１０ｎｍの厚さで成膜する。
【０１４１】
次いで、金属膜３３５を形成した島状半導体膜３０３及び３０４を、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用して加熱する。これにより島状半導体膜３０３中にシリサイド領域３４１、島状半導体膜３０４中にシリサイド領域３４２が形成される。本実施の形態では、ラピッドサーマルアニール法により３５０℃以上の温度で加熱することによりシリサイド領域３４１及び３４２を形成する。
【０１４２】
シリサイド領域３４１及び３４２を形成したら、未反応の金属膜３３５を、硫酸や硝酸等の薬液によりエッチングして除去する（図９（Ａ）参照）。
【０１４３】
次に島状半導体膜３０３及び３０４、ゲート絶縁膜３０８及び３０９、ゲート電極３１４及び３１５、サイドウォール３３３及び３３４を覆って、第１層間絶縁膜３４４を形成する。
【０１４４】
第１層間絶縁膜３４４としては、プラズマＣＶＤ法またはスパッタ法を用いて、シリコンを含む絶縁膜、例えば酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積層膜で形成する。勿論、第１層間絶縁膜３４４は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１４５】
本実施例では、まず窒素を含む酸化珪素膜をプラズマＣＶＤ法により５０ｎｍ形成し、レーザ照射方法によって不純物を活性化する。又は窒素を含む酸化珪素膜形成後、窒素雰囲気中５５０℃で４時間加熱して、不純物を活性化してもよい。
【０１４６】
次に第１層間絶縁膜３４４上に、第２層間絶縁膜３４３として、プラズマＣＶＤ法により窒化珪素膜を５０ｎｍ形成し、更に窒素を含む酸化珪素膜を６００ｎｍ形成する。この窒化珪素膜及び窒素を含む酸化珪素膜の積層膜が第２層間絶縁膜３４３である。
【０１４７】
次に全体を４１０℃で１時間加熱し、窒化珪素膜から水素を放出させることにより水素化を行う。
【０１４８】
また第２層間絶縁膜３４３上に、さらに絶縁膜を積層してもよい。このような絶縁膜としては、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、シロキサン、及びそれらの積層構造を用いることができる。有機材料として、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。
【０１４９】
なおシロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造で構成され、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられるものである。また置換基として、フルオロ基を用いてもよい。さらに置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１５０】
また第２層間絶縁膜３４３上の絶縁膜として、水分や酸素などを他の絶縁膜と比較して透過させにくい膜を成膜してもよい。代表的には、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜（組成比Ｎ＞Ｏ）または窒素を含む酸化珪素膜（組成比Ｎ＜Ｏ）、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる。
【０１５１】
第１層間絶縁膜３４４及び第２層間絶縁膜３４３をエッチングして、第１層間絶縁膜３４４及び第２層間絶縁膜３４３に、島状半導体膜３０３に到達するコンタクトホール３４５及び３４６、島状半導体膜３０４に到達するコンタクトホール３４７及び３４８を形成する。
【０１５２】
このときｎチャネル型ＴＦＴ３５６の活性層となる島状半導体膜３０３においては、コンタクトホール３４５及び３４６は、接続領域３２４にのみに到達するように形成する。
【０１５３】
またｐチャネル型ＴＦＴ３５７の活性層となる島状半導体膜３０４においては、コンタクトホール３４７及び３４８は、シリサイド領域３４２に達すればよい。
【０１５４】
次いで接続領域３２４表面の酸化膜を除去するために、島状半導体膜３０３及び３０４の、コンタクトホール３４５〜３４８によって露出した表面をフッ酸で洗浄、もしくは水素プラズマ雰囲気中で基板を設置し、島状半導体膜３０３及び３０４の、コンタクトホール３４５〜３４８によって露出した表面にプラズマ処理を行う。本実施例ではフッ酸を用いて島状半導体膜３０３及び３０４の、コンタクトホール３４５〜３４８によって露出した表面を処理する。これによりソース電極またはドレイン電極３５１、３５２と島状半導体膜３０３、ソース電極またはドレイン電極３５２、３５３と島状半導体膜３０４との電気的接触を良好にすることができる。
【０１５５】
次いで第２層間絶縁膜３４３上にコンタクトホール３４５〜３４８を介して、第３の導電膜を形成し、第３の導電膜を用いて、ソース電極またはドレイン電極３５１〜３５３を形成する。
【０１５６】
本実施例として、第３の導電膜は金属膜を用いる。金属膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施例では、チタン膜（Ｔｉ）、アルミニウム膜（Ａｌ）、チタン膜（Ｔｉ）をそれぞれ１００ｎｍ、３００ｎｍ、１００ｎｍに積層したのち、所望の形状になるようにエッチングしてソース電極またはドレイン電極３５１〜３５３を形成する。
【０１５７】
またこのソース電極またはドレイン電極３５１〜３５３を、ニッケル、コバルト、鉄のうち少なくとも１種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。またこのようなアルミニウム合金膜は、透明導電膜、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜と接触しても酸化還元反応が起こらないため、両者を直接接触させることができる。さらにこのようなアルミ合金膜は、比抵抗が低く耐熱性にも優れているので、配線材料としては有用である。
【０１５８】
またソース電極またはドレイン電極３５１〜３５３はそれぞれ、電極と配線を同じ材料で同一工程でして形成してもよいし、電極と配線を別々に形成してそれらを接続させてもよい。
【０１５９】
ソース電極またはドレイン電極３５１は、シリサイド領域３４１を介して、ｎチャネル型ＴＦＴ３５６のソース領域またはドレイン領域３２３の一方に電気的に接続されている。ソース電極またはドレイン電極３５２は、シリサイド領域３４１を介して、ｎチャネル型ＴＦＴ３５６のソース領域またはドレイン領域３２３の他方、並びにシリサイド領域３４２を介して、ｐチャネル型ＴＦＴ３５７のソース領域またはドレイン領域３２９の一方に電気的に接続されている。またソース電極またはドレイン電極３５３は、シリサイド領域３４２を介して、ｐチャネル型ＴＦＴ３５７のソース領域またはドレイン領域３２９の他方に電気的に接続されている。
【０１６０】
上記一連の工程によってｎチャネル型ＴＦＴ３５６及びｐチャネル型ＴＦＴ３５７を含むＣＭＯＳ回路３５８を含む半導体装置を形成することができる（図９（Ｄ）参照）。
【０１６１】
また、本実施例は、必要であれば実施の形態のいかなる記載とも自由に組み合わせることが可能である。
【実施例３】
【０１６２】
本実施例では、ｐチャネル型ＴＦＴにも接続領域を形成する例について、図１０（Ａ）〜図１０（Ｃ）を用いて説明する。なお、実施例２と同じものについては同じ符号で示し、特に符号の付いていないものについては、実施例２の記載を援用する。
【０１６３】
まず実施例２の記載に基づいて、図８（Ａ）のｎ型を付与する元素を添加する工程までを行う。次いで、ｐチャネル型ＴＦＴ３６７の活性層となる島状半導体膜３０４中の、接続領域３６５となる領域上に、レジスト３６１を形成する。また、ｎチャネル型ＴＦＴ３５６の、活性層となる島状半導体膜３０３、ゲート絶縁膜３０８、ゲート電極３１４を覆って、レジスト３２７を形成する（図１０（Ａ）参照）。
【０１６４】
次いで、実施例２の記載に基づき、ｐ型を付与する元素としてホウ素を用い、島状半導体膜３０４中に、チャネル形成領域３６３、ソース領域またはドレイン領域３６４、接続領域３６５を形成する（図１０（Ｂ）参照）。
【０１６５】
次に実施例２の記載を基にして、サイドウォール形成、シリサイド領域形成、層間絶縁膜形成、コンタクトホール形成、ソース電極またはドレイン電極３５１〜３５３形成を行う（図１０（Ｃ）参照）。
【０１６６】
ソース電極またはドレイン電極３５２、３５３、並びに層間絶縁膜３４４及び３４３中のコンタクトホール３４７及び３４８は、ｐチャネル型ＴＦＴ３６７の接続領域３６５のシリサイド領域にのみ達しており、ソース領域またはドレイン領域３６４には達していない。
【０１６７】
ソース電極またはドレイン電極３５１は、シリサイド領域３４１を介して、ｎチャネル型ＴＦＴ３５６のソース領域またはドレイン領域３２３の一方に電気的に接続されている。ソース電極またはドレイン電極３５２は、シリサイド領域３４１を介して、ｎチャネル型ＴＦＴ３５６のソース領域またはドレイン領域３２３の他方、並びにシリサイド領域３６２を介して、ｐチャネル型ＴＦＴ３６７のソース領域またはドレイン領域３６４の一方に電気的に接続されている。またソース電極またはドレイン電極３５３は、シリサイド領域３６２を介して、ｐチャネル型ＴＦＴ３６７のソース領域またはドレイン領域３６４の他方に電気的に接続されている。以上のようにしてＣＭＯＳ回路３６８が形成される。
【０１６８】
また、本実施例は、必要であれば実施の形態及び他の実施例のいかなる記載とも自由に組み合わせることが可能である。
【実施例４】
【０１６９】
本実施例では、本発明を用いてＣＰＵ（中央演算装置：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を作製した例を図１１（Ａ）〜図１１（Ｃ）、図１２（Ａ）〜図１２（Ｂ）、図１３、図１４及び図１５（Ａ）〜図１５（Ｃ）を用いて示す。
【０１７０】
図１１（Ａ）に示すように、絶縁表面を有する基板４０１上に下地膜４０２を形成する。基板４０１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等を用いることができる。また、ＰＥＴ、ＰＥＳ、ＰＥＮに代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【０１７１】
下地膜４０２は基板４０１中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施例では、プラズマＣＶＤ法を用いてＳｉＨ４、ＮＨ３、Ｎ２Ｏ及びＨ２を反応ガスとして形成される酸素を含む窒化珪素膜を１０〜２００ｎｍ（本実施例では５０ｎｍ）、ＳｉＨ４及びＮ２Ｏを反応ガスとして形成される酸素を含む窒化珪素膜を５０〜２００ｎｍ（本実施例では１００ｎｍ）の順に積層する。なお下地膜４０２は単層構造を有してもよく、例えば窒素を含む酸化珪素膜を１０〜４００ｎｍ（好ましくは５０〜３００ｎｍ）の膜厚になるように形成することができる。
【０１７２】
ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【０１７３】
下地膜４０２上に非晶質半導体膜４０３を形成する。非晶質半導体膜４０３の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。また非晶質半導体は珪素だけではなくシリコンゲルマニウムも用いることができ、シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。本実施例では６６ｎｍの珪素を主成分とする半導体膜（非晶質珪素膜、アモルファスシリコンとも表記する）を用いる。
【０１７４】
次に、非晶質半導体膜４０３に触媒元素を添加する。ここで添加とは、少なくとも非晶質半導体膜の結晶化が促進されるように非晶質半導体膜４０３の表面上に触媒元素を形成することをいう。触媒元素を形成することにより、非晶質半導体膜が低温で結晶化できるため好ましい。
【０１７５】
例えば、非晶質半導体膜４０３上にスピンコーティング法やディップ法等により、結晶化を促進する元素、例えばニッケル、を含む溶液（水溶液や酢酸溶液を含む）を用いて、結晶化を促進する元素を含む膜４０４（但し、極めて薄いため膜として観測できない場合もある）を形成する（図１１（Ａ）参照）。このとき非晶質半導体膜４０３の表面の濡れ性を改善し、非晶質半導体膜の表面全体に溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜（図示しない）を１ｎｍ〜５ｎｍに成膜することが望ましい。また、イオン注入法によりニッケルイオンを非晶質半導体膜中に注入する、ニッケルを含有する水蒸気雰囲気中で加熱する、ターゲットをニッケル材料としてアルゴンプラズマでスパッタリングすることを行ってもよい。本実施例では、ニッケル酢酸塩１０ｐｐｍを含有した水溶液をスピンコーティング法により非晶質半導体膜４０３上に結晶化を促進する元素を含有させる。
【０１７６】
その後、非晶質半導体膜４０３にレーザ光（レーザビーム）４０５を照射する。
【０１７７】
またこのようなレーザ照射において、精度よく重ね合わせたり、照射開始位置や照射終了位置を制御するため、マーカーを形成することもできる。マーカーはフォトリソグラフ法を用いて、基板へ形成すればよい。
【０１７８】
このレーザ照射により、非晶質半導体膜４０３は結晶化し、結晶性半導体膜４０６が形成される（図１１（Ｂ）参照）。
【０１７９】
その後、触媒元素を低減、又は除去するためにゲッタリング工程を施す。本実施例では、非晶質半導体膜をゲッタリングシンクとして触媒元素を捕獲する方法を説明する。まず、結晶性半導体膜上に酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を形成する。次いでプラズマＣＶＤ法を用いて、原料ガスにＳＨ４、Ａｒ、圧力が０．３パスカル、ＲＦパワーが３ｋＷ、基板温度が１５０℃として非晶質半導体膜を１５０ｎｍの膜厚で形成する。
【０１８０】
その後、窒素雰囲気で５５０℃、４時間の加熱処理を行い、触媒元素を低減、又は除去する。そして、ゲッタリングシンクとなる非晶質半導体膜、及び酸化膜をフッ酸等により除去し、触媒元素が低減、又は除去された結晶性半導体膜を得ることができる。
【０１８１】
図１１（Ｃ）に示すように、結晶性半導体膜４０６を用いて、島状半導体膜４０７〜４１０を得る。島状半導体膜４０７〜４１０を得るには、結晶性半導体膜４０６にフォトレジストを塗布し、所定のマスク形状を露光し、焼成して、結晶性半導体膜上にマスクを形成する。このマスクを用いて、ドライエッチング法により結晶性半導体膜をエッチングする。ドライエッチング法のガスは、ＣＦ４と、Ｏ２とを用いることができる。
【０１８２】
その後、実施の形態１〜実施の形態３及び実施例２〜実施例３と同様の工程によって、一導電型を付与する元素を導入する工程、サイドウォール形成、シリサイド領域形成の工程を行う。また本実施例の作製条件、作製工程、成膜材料等について、特に記載のないものは実施例２と同様の作製条件、作製工程、成膜材料等を用いている。
【０１８３】
ただし、本実施例においては、基板４０１上にｎチャネル型ＴＦＴ４６１及び４６３、ｐチャネル型ＴＦＴ４６２及び４６４を形成する。図１２（Ａ）において、ｎチャネル型ＴＦＴ４６１は下地膜４０２上に、島状半導体膜４０７、ゲート絶縁膜４１１、下層ゲート電極４７１ａ及び上層ゲート電極４７１ｂからなるゲート電極４７１を有している。また島状半導体膜４０７中には、接続領域４２４、ソース領域またはドレイン領域４２３、低濃度不純物領域４２２、及びチャネル形成領域４２１を有する。ソース領域またはドレイン領域４２３の一部及び接続領域４２４には、シリサイド領域４２５が形成されている。ゲート絶縁膜４１１、ゲート電極４７１の側面には、サイドウォール４７６が形成されている。
【０１８４】
また、ｐチャネル型ＴＦＴ４６２は下地膜４０２上に、島状半導体膜４０８、ゲート絶縁膜４１２、下層ゲート電極４７２ａ及び上層ゲート電極４７２ｂからなるゲート電極４７２を有している。また島状半導体膜４０８中には、ソース領域またはドレイン領域４３２、及びチャネル形成領域４３１を有する。ソース領域またはドレイン領域４３２には、シリサイド領域４３５が形成されている。ゲート絶縁膜４１２、ゲート電極４７２の側面には、サイドウォール４７７が形成されている。
【０１８５】
ｎチャネル型ＴＦＴ４６３は下地膜４０２上に、島状半導体膜４０９、ゲート絶縁膜４１３、下層ゲート電極４７３ａ及び上層ゲート電極４７３ｂからなるゲート電極４７３を有している。また島状半導体膜４０９中には、接続領域４４４、ソース領域またはドレイン領域４４３、低濃度不純物領域４４２、及びチャネル形成領域４４１を有する。ソースドレイン領域またはドレイン領域４４３には、シリサイド領域４４５が形成されている。ゲート絶縁膜４１３、ゲート電極４７３の側面には、サイドウォール４７８が形成されている。
【０１８６】
さらに、ｐチャネル型ＴＦＴ４６４は下地膜４０２上に、島状半導体膜４１０、ゲート絶縁膜４１４、下層ゲート電極４７４ａ及び上層ゲート電極４７４ｂからなるゲート電極４７４を有している。また島状半導体膜４１０中には、ソース領域またはドレイン領域４５２、及びチャネル形成領域４５１を有する。ソース領域またはドレイン領域４５２には、シリサイド領域４５５が形成されている。ゲート絶縁膜４１４、ゲート電極４７４の側面には、サイドウォール４７９が形成されている。
【０１８７】
次に、島状半導体膜４０７〜４１０、ゲート絶縁膜４１１〜４１４、ゲート電極４７１〜４７４を覆うように第１の層間絶縁膜４８１を形成する。第１の層間絶縁膜４８１は窒素を有する絶縁膜であればよく、本実施例では、プラズマＣＶＤ法により１００ｎｍの窒化珪素膜を形成する。
【０１８８】
その後、加熱処理を行い、水素化を施す。本実施例では、窒素雰囲気中４１０℃で１時間の加熱処理を行う。その結果、窒化珪素から放出される水素により、酸化珪素膜や珪素膜のダングリングボンドを終端する。
【０１８９】
そして、第１の層間絶縁膜４８１を覆うように第２の層間絶縁膜４８２を形成する。第２の層間絶縁膜４８２は、無機材料（酸化珪素、窒化珪素、酸素を含む窒化珪素など）、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、シロキサン、及びそれらの積層構造を用いることができる。
【０１９０】
シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造で構成さ、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられるものである。また置換基として、フルオロ基を用いてもよい。さらには置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１９１】
また第２の層間絶縁膜４８２として有機材料を用いて形成する場合は、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。例えば、有機材料としてポジ型の感光性アクリルを用いた場合、フォトリソグラフィ工程による露光処理により感光性有機樹脂をエッチングすると上端部に曲率を有する開口部を形成することができる。本実施例では、原料ガスにＳｉＨ４、Ｎ２Ｏを用いるプラズマＣＶＤ法により形成される窒化された酸化珪素膜を６００ｎｍの膜厚に形成する。このとき、基板の温度を３００〜４５０℃に加熱し、本実施例では４００℃に加熱する。
【０１９２】
次いで、第１の層間絶縁膜４８１、第２の層間絶縁膜４８２に開口部、いわゆるコンタクトホールを形成し、不純物領域と接続する電極又は配線４９１〜４９８を形成する。本実施例では電極と配線を一体形成するが、電極と配線を別々に形成して電気的に接続させてもよい。また電極又は配線４９１〜４９８と同時にゲート電極と接続する配線を形成する。このとき、開口部の直径を１．０μｍ程度とするため、開口部は垂直に開口するとよい。そのため、意図的にレジスト端部がテーパー形状とならないように形成する。またレジストとコンタクトホールを開口する絶縁膜の選択比が高ければ、レジスト端部がテーパー形状となっても構わない。本実施例では、第２の層間絶縁膜４８２に窒化された酸化珪素膜を用いるため、端部が垂直となるように、つまり意図的にテーパー形状とならないように形成されたレジストマスクを用いて、ドライエッチング法により開口部を形成する。このとき、実際のレジスト端部はテーパー形状となることがある。エッチングガスにＣＨＦ３、Ｈｅを用い、第１のエッチング時間として数ｓｅｃ、例えば３ｓｅｃ、第２のエッチング時間として１００〜１３０ｓｅｃ、例えば１１７ｓｅｃ、第３のエッチング時間として２００〜２７０ｓｅｃ、例えば２５６ｓｅｃとしてエッチングを行う。このとき、開口部のエッチング状況に応じて、エッチングガスの流量を決定することができる。
【０１９３】
なお第２の層間絶縁膜４８２に、有機材料やシロキサンを用いる場合、開口部の側面を垂直とするため、レジストマスクよりも高硬度を有するマスク、例えば酸化珪素膜等の無機材料から形成するハードマスクを用いるとよい。
【０１９４】
その後、レジストマスクをＯ２アッシングやレジスト剥離液により除去する。
【０１９５】
そして開口部に電極又は配線４９１〜４９８を形成する（図１２（Ｂ）参照）。配線は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施例では、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、チタンーアルミニウム合金膜（Ａｌ−Ｓｉ）、チタン膜（Ｔｉ）をそれぞれ６０ｎｍ、４０ｎｍ、３００ｎｍ、１００ｎｍに積層したのち、所望の形状にエッチングして配線、つまりソース電極、ドレイン電極を形成する。
【０１９６】
またこの電極又は配線４９１〜４９８を、ニッケル、コバルト、鉄のうち少なくとも１種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。またこのようなアルミニウム合金膜は、透明導電膜、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜と接触しても酸化還元反応が起こらないため、両者を直接接触させることができる。さらにこのようなアルミ合金膜は、比抵抗が低く耐熱性にも優れているので、配線材料としては有用である。
【０１９７】
ｎチャネル型ＴＦＴ４６１の電極又は配線４９１、並びに電極又は配線４９２は、ソース領域またはドレイン領域４２３には達しないように形成される。また第１の層間絶縁膜４８１及び第２の層間絶縁膜４８２中に形成され、電極又は配線４９１、並びに電極又は配線４９２と島状半導体膜４０７とを接続するために設けられるコンタクトホールは、ソース領域またはドレイン領域４２３には達しないように形成される。
【０１９８】
ｎチャネル型ＴＦＴ４６３の電極又は配線４９５、並びに電極又は配線４９６は、ソース領域またはドレイン領域４４３には達しないように形成される。また第１の層間絶縁膜４８１及び第２の層間絶縁膜４８２中に形成され、電極又は配線４９５、並びに電極又は配線４９６と島状半導体膜４０９とを接続するために設けられるコンタクトホールは、ソース領域またはドレイン領域４４３には達しないように形成される。
【０１９９】
以上のようにして、低濃度不純物領域を有するように形成するＬＤＤ構造からなり、ゲート長が１．０μｍ以下となるｎチャネル型の薄膜トランジスタを形成することができる。また、低濃度不純物領域を有さないように形成するいわゆるシングル・ドレイン構造からなり、ゲート長が１．０μｍ以下となるｐチャネル型の薄膜トランジスタが完成する。なおゲート長が１．０μｍ以下となるＴＦＴをサブミクロンＴＦＴとも表記できる。ｐチャネル型の薄膜トランジスタは、ホットキャリアによる劣化や短チャネル効果が生じにくいことから、シングル・ドレイン構造とすることができる。
【０２００】
なお本発明において、ｐチャネル型の薄膜トランジスタをＬＤＤ構造としてもよい。さらにｎチャネル型の薄膜トランジスタ、及びｐチャネル型の薄膜トランジスタにおいて、ＬＤＤ構造に代えて、低濃度不純物領域がゲート電極と重なる、いわゆるＧＯＬＤ構造を有してもよい。
【０２０１】
以上のように形成された薄膜トランジスタを有する半導体装置、本実施例においてはＣＰＵを作製することができ、駆動電圧５Ｖで、動作周波数３０ＭＨｚと高速動作が可能となる。
【０２０２】
更に本実施例のＣＰＵの構成についてブロック図を用いて説明する。
【０２０３】
図１３に示すＣＰＵは、基板５００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）５０１、演算回路用制御部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）５０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）５０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）５０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）５０５、レジスタ（Ｒｅｇｉｓｔｅｒ）５０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）５０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）５０８、書き換え可能なＲＯＭ５０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）５２０とを主に有している。またＲＯＭ５０９及びＲＯＭインターフェース５２０は、別チップに設けても良い。
【０２０４】
勿論、図１３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２０５】
バスインターフェース５０８を介してＣＰＵに入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路用制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。
【０２０６】
演算回路用制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御部５０２は、演算回路５０１の駆動を制御するための信号を生成する。また、割り込み制御部５０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ５０６の読み出しや書き込みを行う。
【０２０７】
またタイミング制御部５０５は、演算回路５０１、演算回路用制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部５０５は、基準クロック信号ＣＬＫ１５２１を元に、内部クロック信号ＣＬＫ２５２２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２０８】
図１４には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板５３０上に画素部５３１、画素部５３１が有する画素を選択する走査線駆動回路５３２と、選択された画素にビデオ信号を供給する信号線駆動回路５３３とが設けられている。走査線駆動回路５３２、及び信号線駆動回路５３３から引き回される配線によりＣＰＵ５３４、その他の回路、例えばコントロール回路５３５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
【０２０９】
その他の回路として、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を基板上に設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路５３２、及び信号線駆動回路５３３を同一基板に形成する必要はなく、例えば走査線駆動回路５３２のみを同一基板に形成し、信号線駆動回路５３３をＩＣチップにより形成し、実装してもよい。
【０２１０】
図１５（Ａ）には、パッケージングされたＣＰＵの形態を示す。基板５５０上に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ５５１を、ＣＰＵ表面に設けられた電極（ソース電極やドレイン電極、又はそれらの上に絶縁膜を介して形成された電極等）５５２が下側となるフェイスダウン状態とする。基板５５０は、ガラス、プラスチックを用いることができる。また銅やその合金で形成される配線５５３が設けられた配線基板、例えばプリント基板５５７を用意する。プリント基板５５７には、接続端子（ピン）５５４が設けられている。そして電極５５２と、配線５５３とを異方性導電膜５５８等を介して接続する。その後、エポキシ樹脂等の樹脂５５５で基板５５０上方から覆い、パッケージングされたＣＰＵとして完成する。または中空に保った状態で外周をプラスチックなどで囲んでもよい。
【０２１１】
図１５（Ｂ）には、図１５（Ａ）と異なり、ＣＰＵ表面に設けられた電極５５２が上側となるようにＣＰＵの機能を有する薄膜トランジスタアレイ５５１をフェイスアップ状態とする。そしてプリント基板５５７上に基板５５０を固定し、電極５５２と、配線５５３とをワイヤ５６８により接続する。このようにワイヤにより接続することをワイヤボンディングという。そして電極５５２と、配線５５３に接続されるバンプ５６４とが接続する。その後、中空に保った状態で外周をプラスチック５６５等で囲み、パッケージングされたＣＰＵとして完成する。
【０２１２】
図１５（Ｃ）には、フレキシブル性を有する基板、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）上に、ＣＰＵの機能を有する薄膜トランジスタアレイ５５１を固定する例を示す。基板５６０に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ５５１を、ＣＰＵ表面に設けられた電極５５２が下側となるフェイスダウン状態とする。基板５６０には、ガラス、石英、金属、バルク半導体、プラスチックを用いることができるが、図１５（Ｃ）ではフレキシブル性の高いプラスチックを用いると好ましい。また、銅やその合金で形成される配線５５３が設けられたフレキシブル性を有するＦＰＣ５６７を用意する。そして、電極５５２と、配線５５３とを異方性導電膜５５８を介して接続する。その後、エポキシ樹脂等の樹脂５５５で基板５６０上方から覆い、パッケージングされたＣＰＵとして完成する。
【０２１３】
このようにパッケージングされたＣＰＵは、外部から保護され、さらに携帯しやすくなる。そして所望箇所に、ＣＰＵを実装することができ、特に図１５（Ｃ）のようにフレキシブル性を有すると、実装する位置の自由度が高まる。またパッケージングすることによりＣＰＵの機能を補助することもできる。
【０２１４】
以上のように、本発明のＴＦＴを用いて、ＣＰＵ等の半導体装置を作製することができる。薄膜トランジスタにより形成されるＣＰＵは軽量であるため、携帯や実装するときの負担を軽減することができる。また、本実施例で説明したＣＰＵや液晶表示装置やＥＬ表示装置等、様々な表示装置を用いて、システムオンパネルを作製することが可能である。
【０２１５】
また、本実施例は、必要であれば実施の形態及び他の実施例のいかなる記載とも自由に組み合わせることが可能である。
【実施例５】
【０２１６】
本実施例では、本発明を用いてＩＤチップ（ＩＤタグ、ＩＣチップ、ＩＣタグともいう）を作製した例を、図１６（Ａ）〜図１６（Ｂ）、図１７（Ａ）〜図１７（Ｂ）、図１８（Ａ）〜図１８（Ｂ）及び図１９（Ａ）〜図１９（Ｂ）を用いて示す。
【０２１７】
本実施例では、半導体素子として絶縁分離されたＴＦＴを例示するが、集積回路に用いられる半導体素子はこれに限定されず、あらゆる回路素子を用いることができる。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。
【０２１８】
まず図１６（Ａ）に示すように、スパッタ法を用いて耐熱性を有する基板（第１の基板）６０１上に剥離層６０２を形成する。第１の基板６０１として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【０２１９】
剥離層６０２は、非晶質シリコン、多結晶シリコン、単結晶シリコン、微結晶シリコン（セミアモルファスシリコンを含む）等、シリコンを主成分とする層を用いることができる。剥離層６０２は、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法等を用いて形成することができる。本実施例では、膜厚５０ｎｍ程度の非晶質シリコンを減圧ＣＶＤ法で形成し、剥離層６０２として用いる。なお剥離層６０２はシリコンに限定されず、エッチングにより選択的に除去できる材料で形成すれば良い。剥離層６０２の膜厚は、５０〜６０ｎｍとするのが望ましい。セミアモルファスシリコンに関しては、３０〜５０ｎｍとしてもよい。
【０２２０】
なおセミアモルファスシリコンに代表されるセミアモルファス半導体とは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端化させる材料として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。
【０２２１】
またＳＡＳは珪素を含む気体をグロー放電分解することにより得ることができる。代表的な珪素を含む気体としては、ＳｉＨ４であり、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪素を含む気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪素を含む気体を希釈することが好ましい。
【０２２２】
次に、剥離層６０２上に、下地膜６０３を形成する。下地膜６０３は第１の基板６０１中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、ＴＦＴなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また下地膜６０３は、後の半導体素子を剥離する工程において、半導体素子を保護する役目も有している。下地膜６０３は単層であっても複数の絶縁膜を積層したものであっても良い。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜を用いて形成する。
【０２２３】
本実施例では、下層下地膜６０３ａとして膜厚１００ｎｍの窒素を含む酸化珪素膜、中層下地膜６０３ｂとして膜厚５０ｎｍの酸素を含む窒化珪素膜、上層下地膜６０３ｃとして膜厚１００ｎｍの窒素を含む酸化珪素膜を順に積層して下地膜６０３を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層の窒素を含む酸化珪素膜に代えて、膜厚０．５〜３μｍのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、中層の酸素を含む窒化珪素膜に代えて、窒化珪素膜（Ｓｉ３Ｎ４等）を用いてもよい。また、上層の窒素を含む酸化珪素膜に代えて、酸化珪素膜を用いていても良い。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。
【０２２４】
或いは、剥離層６０２に最も近い、下地膜６０３の下層を窒素を含む酸化珪素膜または酸化珪素膜で形成し、中層をシロキサン系樹脂で形成し、上層を酸化珪素膜で形成しても良い。
【０２２５】
ここで、酸化珪素膜は、ＳｉＨ４とＯ２、又はＴＥＯＳ（テトラエトキシシラン）とＯ２等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ４とＮＨ３の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、窒素を含む酸化珪素膜（組成比Ｏ＞Ｎ）、酸素を含む窒化珪素（組成比Ｎ＞Ｏ）は、代表的には、ＳｉＨ４とＮ２Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。
【０２２６】
次に、下地膜６０３上に半導体膜を形成する。半導体膜は、下地膜６０３を形成した後、大気に曝さずに形成することが望ましい。半導体膜の膜厚は２０〜２００ｎｍ（望ましくは４０〜１７０ｎｍ、好ましくは５０〜１５０ｎｍ）とする。なお半導体膜は、非晶質半導体であっても良いし、セミアモルファス半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
【０２２７】
非晶質半導体は、珪素を含む気体をグロー放電分解することにより得ることができる。代表的な珪素を含む気体としては、ＳｉＨ４、Ｓｉ２Ｈ６が挙げられる。この珪素を含む気体を、水素、水素とヘリウムで希釈して用いても良い。
【０２２８】
なお上述したようにセミアモルファス半導体は、珪素を含む気体をグロー放電分解することにより得ることができるが、珪素を含む気体中に、ＣＨ４、Ｃ２Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。
【０２２９】
例えば、ＳｉＨ４にＨ２を添加したガスを用いる場合、或いはＳｉＨ４にＦ２を添加したガスを用いる場合、形成したセミアモルファス半導体を用いてＴＦＴを作製すると、該ＴＦＴのサブスレッショルド係数（Ｓ値）を０．３５Ｖ／ｄｅｃ以下、代表的には０．２５〜０．０９Ｖ／ｄｅｃとし、移動度を１０ｃｍ２／Ｖｓｅｃとすることができる。そして上記セミアモルファス半導体を用いたＴＦＴで、例えば１９段リングオシレータを形成した場合、電源電圧３〜５Ｖにおいて、その発振周波数は１ＭＨｚ以上、好ましくは１００ＭＨｚ以上の特性を得ることができる。また電源電圧３〜５Ｖにおいて、インバータ１段あたりの遅延時間は２６ｎｓ、好ましくは０．２６ｎｓ以下とすることができる。
【０２３０】
そして実施の形態１〜実施の形態３及び実施例２〜実施例４の記載に基づいて、一導電性を付与する元素の導入、サイドウォール形成、シリサイド領域形成までの工程を行う。
【０２３１】
以上により、ｎチャネル型ＴＦＴ６１１、ｐチャネル型ＴＦＴ６１２、ｎチャネル型ＴＦＴ６１３が形成される（図１６（Ａ）参照）。なお、本実施例では、ＴＦＴ６１１〜６１３をトップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。
【０２３２】
ｎチャネル型ＴＦＴ６１１は、上層下地膜６０３ｃ上に島状半導体膜６２１、ゲート絶縁膜６６１、下層ゲート電極６７１ａ及び上層ゲート電極６７１ｂからなるゲート電極６７１を有している。島状半導体膜６２１には、チャネル形成領域６３１、低濃度不純物領域６３２、ソース領域またはドレイン領域６３３、接続領域６３４、シリサイド領域６３５が形成される。シリサイド領域６３５は、ソース領域またはドレイン領域６３３の一部と接続領域６３４中に形成される。またサイドウォール６６５が、ゲート絶縁膜６６１及びゲート電極６７１の側面に形成されている。
【０２３３】
ｐチャネル型ＴＦＴ６１２は、上層下地膜６０３ｃ上に島状半導体膜６２２、ゲート絶縁膜６６２、下層ゲート電極６７２ａ及び上層ゲート電極６７２ｂからなるゲート電極６７２を有している。島状半導体膜６２２には、チャネル形成領域６４１、ソース領域またはドレイン領域６４２、シリサイド領域６４５が形成される。シリサイド領域６４５は、ソース領域またはドレイン領域６４２の一部中に形成される。またサイドウォール６６６が、ゲート絶縁膜６６２及びゲート電極６７２の側面に形成されている。
【０２３４】
ｎチャネル型ＴＦＴ６１３は、上層下地膜６０３ｃ上に島状半導体膜６２３、ゲート絶縁膜６６３、下層ゲート電極６７３ａ及び上層ゲート電極６７３ｂからなるゲート電極６７３を有している。島状半導体膜６２３には、チャネル形成領域６５１、低濃度不純物領域６５２、ソース領域またはドレイン領域６５３、接続領域６５４、シリサイド領域６５５が形成される。シリサイド領域６５５は、ソース領域またはドレイン領域６５３の一部と接続領域６５４中に形成される。またサイドウォール６６７が、ゲート絶縁膜６６３及びゲート電極６７３の側面に形成されている。
【０２３５】
さらに、この後、ＴＦＴ６１１〜ＴＦＴ６１３を保護するためのパッシベーション膜６８１を形成しても良い。パッシベーション膜６８１は、アルカリ金属やアルカリ土類金属のＴＦＴ６１１〜ＴＦＴ６１３への侵入を防ぐことができる、窒化珪素、窒素を含む酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。具体的には、例えば膜厚６００ｎｍ程度の窒素を含む酸化珪素膜を、パッシベーション膜として用いることができる。この場合、水素化処理工程は、該窒素を含む酸化珪素膜形成後に行っても良い。上記構成を用いることで、ＴＦＴ６１１〜ＴＦＴ６１３が下地膜６０３とパッシベーション膜６８１とで覆われるため、Ｎａなどのアルカリ金属やアルカリ土類金属が、半導体素子に用いられている半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのをより防ぐことができる。
【０２３６】
次にＴＦＴ６１１〜ＴＦＴ６１３及びパッシベーション膜６８１を覆うように、第１の層間絶縁膜６８２を形成する。第１の層間絶縁膜６８２は、ポリイミド、アクリル、ポリアミド等の、耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂（以下、シロキサン系樹脂と呼ぶ）等を用いることができる。
【０２３７】
シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造で構成され、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられるものである。また置換基として、フルオロ基を用いてもよい。さらに置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２３８】
第１の層間絶縁膜６８２の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第１の層間絶縁膜６８２を形成しても良い。
【０２３９】
さらに本実施例では、第１の層間絶縁膜６８２上に、第２の層間絶縁膜６８３を形成する。第２の層間絶縁膜６８３としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒素を含む酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマＣＶＤ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン系樹脂等を用いてもよい。
【０２４０】
なお、第１の層間絶縁膜６８２又は第２の層間絶縁膜６８３と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、第１の層間絶縁膜６８２又は第２の層間絶縁膜６８３の膜剥がれや割れが生じるのを防ぐために、第１の層間絶縁膜６８２又は第２の層間絶縁膜６８３中にフィラーを混入させておいても良い。
【０２４１】
次に、第１の層間絶縁膜６８２及び第２の層間絶縁膜６８３にコンタクトホールを形成する。そして島状半導体膜６２１〜６２３の、コンタクトホールによって露出した表面をフッ酸で洗浄、もしくは水素プラズマでプラズマ処理する。次いでコンタクトホールを介して、ＴＦＴ６１１〜ＴＦＴ６１３に接続する電極又は配線６９１〜６９５を形成する。本実施例では電極と配線を一体形成するが、電極と配線を別々に形成して電気的に接続させてもよい。コンタクトホール形成時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。本実施例では、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、珪素を含むアルミニウム（Ａｌ−Ｓｉ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜を積層して５層構造とし、スパッタ法によって形成したものを用いて、電極又は配線６９１〜６９５を形成する。
【０２４２】
なお、アルミニウム（Ａｌ）膜において、珪素（Ｓｉ）を混入させることにより、配線形成時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、エッチング時には、窒素を含む酸化珪素等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。
【０２４３】
またこの電極又は配線６９１〜６９５を、ニッケル、コバルト、鉄のうち少なくとも１種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。またこのようなアルミニウム合金膜は、透明導電膜、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜と接触しても酸化還元反応が起こらないため、両者を直接接触させることができる。さらにこのようなアルミ合金膜は、比抵抗が低く耐熱性にも優れているので、配線材料としては有用である。
【０２４４】
なお、電極又は配線６９１、並びに電極又は配線６９２はｎチャネル型ＴＦＴ６１１の接続領域６３４中のシリサイド領域に、電気的に接続されている。電極又は配線６９２、並びに電極又は配線６９３はｐチャネル型ＴＦＴ６１２のソース領域またはドレイン領域６４２中のシリサイド領域に電気的に接続されている。電極又は配線６９４、並びに電極又は配線６９５はｎチャネル型ＴＦＴ６１３の接続領域６５４中のシリサイド領域に、電気的に接続されている。さらに電極又は配線６９５は、ｎチャネル型ＴＦＴ６１３のゲート電極６７３にも接続されている。ｎチャネル型ＴＦＴ６１３は、乱数ＲＯＭのメモリ素子として用いることができる（図１６（Ｂ）参照）。
【０２４５】
次に電極又は配線６９１〜６９５を覆うように、第２の層間絶縁膜６８３上に第３の層間絶縁膜７０１を形成する。第３の層間絶縁膜７０１は、電極又は配線６９１が一部露出する様な位置に開口部を有するように形成する。なお第３の層間絶縁膜７０１は、第１の層間絶縁膜６８２と同様の材料を用いて形成することが可能である。
【０２４６】
次に、第３の層間絶縁膜７０１上にアンテナ７０５を形成する（図１７（Ａ）参照）。アンテナ７０５は、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｆｅ、Ｃｏ、Ｚｎ、Ｓｎ、Ｎｉなどの金属、金属化合物を１つまたは複数有する導電材料を用いることができる。そしてアンテナ７０５は、電極又は配線６９１と接続されている。なお図１７（Ａ）では、アンテナ７０５が電極又は配線６９１と直接接続されているが、本発明のＩＤチップはこの構成に限定されない。例えば別途形成した配線を用いて、アンテナ７０５と電極又は配線６９１とを電気的に接続するようにしても良い。
【０２４７】
アンテナ７０５は印刷法、フォトリソグラフィ法、蒸着法または液滴吐出法などを用いて形成することができる。本実施例では、アンテナ７０５が単層の導電膜で形成されているが、複数の導電膜が積層されたアンテナ７０５を形成することも可能である。例えば、Ｎｉなどで形成した配線に、Ｃｕを無電解めっきでコーティングして、アンテナ７０５を形成しても良い。
【０２４８】
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。また印刷法にはスクリーン印刷法、オフセット印刷法などが含まれる。印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、アンテナ７０５を形成することが可能になる。また、液滴吐出法、印刷法だと、フォトリソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、ＩＤチップの作製に費やされるコストを抑えることができる。
【０２４９】
液滴吐出法または各種印刷法を用いる場合、例えば、ＣｕをＡｇでコートした導電粒子なども用いることが可能である。なお液滴吐出法を用いてアンテナ７０５を形成する場合、該アンテナ７０５の密着性が高まるような処理を、第３の層間絶縁膜７０１の表面に施すことが望ましい。
【０２５０】
密着性を高めることができる方法として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を第３の層間絶縁膜７０１の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を第３の層間絶縁膜７０１の表面に付着させる方法、第３の層間絶縁膜７０１の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、３ｄ遷移元素であるＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系樹脂等が挙げられる。
【０２５１】
第３の層間絶縁膜７０１に付着させる金属または金属化合物が導電性を有する場合、アンテナの正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば１〜１０ｎｍとなるように制御する、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化すれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、第３の層間絶縁膜７０１の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。
【０２５２】
そして図１７（Ｂ）に示すように、アンテナ７０５を形成した後、アンテナ７０５を覆うように、第３の層間絶縁膜７０１上に保護層７１１を形成する。保護層７１１は、後に剥離層６０２をエッチングにより除去する際に、アンテナ７０５を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層７１１を形成することができる。
【０２５３】
本実施例では、スピンコート法で水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を基板の裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層７１１を形成する。なお、複数の有機樹脂を積層する場合、有機樹脂同士では使用している溶媒によって塗布または焼成時に一部溶解してしまったり、密着性が高くなりすぎたりする恐れがある。従って、第３の層間絶縁膜７０１と保護層７１１を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層７１１の除去がスムーズに行なわれるように、第３の層間絶縁膜７０１を覆うように、無機絶縁膜（窒化珪素膜、酸素を含む窒化珪素膜、窒素を含む酸化珪素膜、窒化アルミニウム膜、または酸素を含む窒化アルミニウム膜、窒素を含む酸化アルミニウム膜）を形成しておくことが好ましい。
【０２５４】
次に図１８（Ａ）に示すように、ＩＤチップどうしを分離するために溝７１５を形成する。溝７１５は、剥離層６０２が露出する程度であれば良い。溝７１５の形成は、ダイシング、スクライビングなどを用いることができる。なお、第１の基板６０１上に形成されているＩＤチップを分離する必要がない場合、必ずしも溝７１５を形成する必要はない。
【０２５５】
次に図１８（Ｂ）に示すように、剥離層６０２をエッチングにより除去する。本実施例では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝７１５から導入する。本実施例では、例えばＣｌＦ３（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：７９８パスカル（７９８Ｐａ）、時間：３ｈの条件で行なう。また、ＣｌＦ３ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ３等のフッ化ハロゲンを用いることで、剥離層６０２が選択的にエッチングされ、第１の基板６０１をＴＦＴ６１１〜ＴＦＴ６１３から剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。
【０２５６】
次に図１９（Ａ）に示すように、剥離されたＴＦＴ６１１〜ＴＦＴ６１３及びアンテナ７０５を、接着剤７２２を用いて第２の基板７２１に貼り合わせる。接着剤７２２は、第２の基板７２１と下地膜６０３とを貼り合わせることができる材料を用いる。接着剤７２２は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【０２５７】
第２の基板７２１として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または第２の基板７２１として、フレキシブル無機材料を用いていても良い。プラスチック基板は、極性基のついたポリノルボルネンからなるＡＲＴＯＮ（ＪＳＲ製）を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。第２の基板７２１は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有する方が望ましい。
【０２５８】
次に図１９（Ｂ）に示すように、保護層７１１を除去した後、アンテナ７０５を覆うように接着剤７２６を第３の層間絶縁膜７０１上に塗布し、カバー材７２５を貼り合わせる。カバー材７２５は第２の基板７２１と同様に、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。接着剤７２６の厚さは、例えば１０〜２００μｍとすれば良い。
【０２５９】
また接着剤７２６は、カバー材７２５と第３の層間絶縁膜７０１及びアンテナ７０５とを貼り合わせることができる材料を用いる。接着剤７２６は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【０２６０】
上述した各工程を経て、ＩＤチップが完成する。上記作製方法によって、トータルの膜厚０．３μｍ以上３μｍ以下、代表的には２μｍ程度の飛躍的に薄い集積回路を第２の基板７２１とカバー材７２５との間に形成することができる。なお集積回路の厚さは、半導体素子自体の厚さのみならず、接着剤７２２と接着剤７２６間に形成された各種絶縁膜及び層間絶縁膜の厚さを含めるものとする。またＩＤチップが有する集積回路の占める面積を、５ｍｍ四方（２５ｍｍ２）以下、より望ましくは０．３ｍｍ四方（０．０９ｍｍ２）〜４ｍｍ四方（１６ｍｍ２）程度とすることができる。
【０２６１】
なお集積回路を、第２の基板７２１とカバー材７２５の間のより中央に位置させることで、ＩＤチップの機械的強度を高めることができる。具体的には、第２の基板７２１とカバー材７２５の間の距離をｄとすると、第２の基板７２１と、集積回路の厚さ方向における中心との距離が、以下の数１を満たすように、接着剤７２２、接着剤７２６の厚さを制御することが望ましい。
【０２６２】
【数１】
0005132169.tif 000002
【０２６３】
また好ましくは、以下の数２を満たすように、接着剤７２２、接着剤７２６の厚さを制御する。
【０２６４】
【数２】
0005132169.tif 000003
【０２６５】
なお図１９（Ｂ）では、カバー材７２５を用いる例を示しているが、本発明はこの構成に限定されない。例えば図１９（Ａ）に示した工程までで終了としても良い。
【０２６６】
なお本実施例では、耐熱性の高い第１の基板６０１と集積回路の間に剥離層を設け、エッチングにより該剥離層を除去することで基板と集積回路とを剥離する方法について示したが、本発明のＩＤチップの作製方法は、この構成に限定されない。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離しても良い。或いは、耐熱性の高い基板と集積回路の間に、水素を含む非晶質半導体膜を用いた剥離層を設け、レーザ光の照射により該剥離層を除去することで基板と集積回路とを剥離しても良い。或いは、集積回路が形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することで集積回路を基板から切り離しても良い。
【０２６７】
またＩＤチップの可撓性を確保するために、下地膜６０３に接する接着剤７２２に有機樹脂を用いる場合、下地膜６０３として窒化珪素膜または窒素を含む酸化珪素膜を用いることで、有機樹脂からＮａなどのアルカリ金属やアルカリ土類金属が半導体膜中に拡散するのを防ぐことができる。
【０２６８】
また対象物の表面が曲面を有しており、それにより該曲面貼り合わされたＩＤチップの第２の基板７２１が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴ６１１〜ＴＦＴ６１３のキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、第２の基板７２１が曲がっても、それによってＴＦＴ６１１〜ＴＦＴ６１３の特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、第２の基板７２１が曲がっても、それによってＴＦＴ６１１〜ＴＦＴ６１３の特性に影響が出るのをより抑えることができる。
【０２６９】
なお本実施例では、アンテナを集積回路と同じ基板上に形成している例について説明したが、本発明はこの構成に限定されない。別の基板上に形成したアンテナと集積回路とを、後に貼り合わせることで、電気的に接続するようにしても良い。
【０２７０】
なお一般的にＩＤチップで用いられている電波の周波数は、１３．５６ＭＨｚ、２．４５ＧＨｚが多く、該周波数の電波を検波できるようにＩＤチップを形成することが、汎用性を高める上で非常に重要である。
【０２７１】
また本実施例のＩＤチップでは、半導体基板を用いて形成されたＩＤチップよりも電波が遮蔽されにくく、電波の遮蔽により信号が減衰するのを防ぐことができるというメリットを有している。よって、半導体基板を用いずに済むので、ＩＤチップのコストを大幅に低くすることができる。例えば、直径１２インチのシリコン基板を用いた場合と、７３０×９２０ｍｍ２のガラス基板を用いた場合とを比較する。前者のシリコン基板の面積は約７３０００ｍｍ２であるが、後者のガラス基板の面積は約６７２０００ｍｍ２であり、ガラス基板はシリコン基板の約９．２倍に相当する。後者のガラス基板の面積は約６７２０００ｍｍ２では、基板の分断により消費される面積を無視すると、１ｍｍ四方のＩＤチップが約６７２０００個形成できる計算になり、該個数はシリコン基板の約９．２倍の数に相当する。そしてＩＤチップの量産化を行なうための設備投資は、７３０×９２０ｍｍ２のガラス基板を用いた場合の方が直径１２インチのシリコン基板を用いた場合よりも工程数が少なくて済むため、額を３分の１で済ませることができる。さらに本発明では、集積回路を剥離した後、ガラス基板を再び利用できる。よって、破損したガラス基板を補填する、ガラス基板の表面を清浄化する費用を踏まえても、シリコン基板を用いる場合より大幅にコストを抑えることができる。またガラス基板を再利用せずに廃棄していったとしても、７３０×９２０ｍｍ２のガラス基板の値段は、直径１２インチのシリコン基板の半分程度で済むので、ＩＤチップのコストを大幅に低くすることができることがわかる。
【０２７２】
従って、７３０×９２０ｍｍ２のガラス基板を用いた場合、直径１２インチのシリコン基板を用いた場合よりも、ＩＤチップの値段を約３０分の１程度に抑えることができることがわかる。ＩＤチップは、使い捨てを前提とした用途も考えられるので、コストを大幅に低くすることができる本発明のＩＤチップは上記用途に非常に有用である。
【０２７３】
なお本実施例では、集積回路を剥離して、可撓性を有する基板に貼り合わせる例について説明したが、本発明はこの構成に限定されない。例えばガラス基板のように、集積回路の作製工程における熱処理に耐えうるような、耐熱温度を有している基板を用いる場合、必ずしも集積回路を剥離する必要はない。
【０２７４】
また、本実施例は、必要であれば実施の形態１〜３及び他の実施例のいかなる記載と自由に組み合わせることが可能である。
【実施例６】
【０２７５】
本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２０（Ａ）〜図２０（Ｄ）及び図２１（Ａ）〜図２１（Ｄ）に示す。
【０２７６】
図２０（Ａ）は発光表示装置でありテレビ受像器などがこれに当たる。筐体８０１、表示部８０３、スピーカ部８０４等を含む。本発明は、表示部８０３及び制御用回路部のＴＦＴ等に適用することができる。画素部にはコントランスを高めるため、偏光板、または円偏光板を備えるとよい。例えば、封止基板へ１／４λ板、１／２λ板、偏光板の順にフィルムを設けるとよい。さらに偏光板上に反射防止膜を設けてもよい。本発明を使用することにより、駆動速度が速く、信頼性のおける発光表示装置を得ることができる。また実施例５により作製されたＩＤ  Ｃｈｉｐを発光表示装置に貼り付けることにより、流通経路などを明確にすることができる。
【０２７７】
図２０（Ｂ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体８１１、支持台８１２、表示部８１３などによって構成されている。本発明は表示部８１３及び制御用回路部等のＴＦＴに適用が可能である。本発明を使用することにより、駆動速度が速く、信頼性のおける液晶ディスプレイもしくはＯＬＥＤディスプレイを得ることができる。また実施例５により作製されたＩＤ  Ｃｈｉｐを液晶ディスプレイもしくはＯＬＥＤディスプレイに貼り付けることにより、流通経路などを明確にすることができる。
【０２７８】
図２０（Ｃ）は携帯電話であり、本体８２１、筐体８２２、表示部８２３、音声入力部８２４、音声出力部８２５、操作キー８２６、アンテナ８２８等を含む。本発明は表示部８２３及び制御用回路部等のＴＦＴに適用することができる。本発明を使用することにより、駆動速度が速く、信頼性のおける携帯電話を得ることができる。また実施例５により作製されたＩＤ  Ｃｈｉｐを携帯電話に貼り付けることにより、流通経路などを明確にすることができる。
【０２７９】
図２０（Ｄ）はノート型パーソナルコンピュータであり、本体８３１、筐体８３２、表示部８３３、キーボード８３４、外部接続ポート８３５、ポインティングデバイス８３６等を含む。本発明は、表示部８３３及び制御用回路部等のＴＦＴに適用することができる。本発明を使用することにより、駆動速度が速く、信頼性のおけるパーソナルコンピュータを得ることができる。また実施例５により作製されたＩＤ  Ｃｈｉｐをパーソナルコンピュータに貼り付けることにより、流通経路などを明確にすることができる。
【０２８０】
図２１（Ａ）はモバイルコンピュータであり、本体８６１、表示部８６２、スイッチ８６３、操作キー８６４、赤外線ポート８６５等を含む。本発明は、表示部８６２及び制御用回路部等のＴＦＴに適用することができる。本発明を使用することにより、駆動速度が速く、信頼性のおけるモバイルコンピュータを得ることができる。また実施例５により作製されたＩＤ  Ｃｈｉｐをモバイルコンピュータに貼り付けることにより、流通経路などを明確にすることができる。
【０２８１】
図２２（Ｂ）は携帯型ゲーム機であり、筐体８７１、表示部８７２、スピーカ部８７３、操作キー８７４、記録媒体挿入部８７５等を含む。本発明は表示部８７２及び制御用回路部等のＴＦＴに適用することができる。本発明を使用することにより、駆動速度が速く、信頼性のおける携帯型ゲーム機を得ることができる。また実施例５により作製されたＩＤ  Ｃｈｉｐを携帯型ゲーム機に貼り付けることにより、流通経路などを明確にすることができる。
【０２８２】
図２２（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体８８１、筐体８８２、表示部Ａ８８３、表示部Ｂ８８４、記録媒体（ＤＶＤ等）読み込み部８８５、操作キー８８６、スピーカ部８８７等を含む。表示部Ａ８８３は主として画像情報を表示し、表示部Ｂ８８４は主として文字情報を表示する。本発明は表示部Ａ８８３、表示部Ｂ８８４及び制御用回路部等のＴＦＴに適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明を使用することにより、駆動速度が速く、信頼性のおける画像再生装置を得ることができる。また実施例５により作製されたＩＤ  Ｃｈｉｐを画像再生装置に貼り付けることにより、流通経路などを明確にすることができる。
【０２８３】
図２１（Ｄ）は、ワイヤレスでディスプレイのみを持ち運び可能なＴＶである。筐体８９２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部８９３やスピーカ部８９７を駆動させる。バッテリーは充電器８９１で繰り返し充電が可能となっている。また、充電器８９１は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体８９２は操作キー８９６によって制御する。また、図２１（Ｄ）に示す装置は、操作キー８９６を操作することによって、筐体８９２から充電器８９１に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー８９６を操作することによって、筐体８９２から充電器８９１に信号を送り、さらに充電器８９１が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部８９３及び制御用回路部等のＴＦＴに適用することができる。本発明を使用することにより、駆動速度が速く、信頼性のおけるＴＶを得ることができる。また実施例５により作製されたＩＤ  ＣｈｉｐをＴＶに貼り付けることにより、流通経路などを明確にすることができる。
【０２８４】
これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。
【０２８５】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこを付記する。
【０２８６】
また本実施例は、実施の形態１〜３及び他の実施例のいかなる記載とも自由に組み合せて実施することが可能である。
【産業上の利用可能性】
【０２８７】
本発明は、ＴＦＴを有する半導体装置に適用させることができる。本発明のＴＦＴは、シリサイドをエッチングにより消失させることを防ぎ、ソース電極またはドレイン電極とシリサイドの電気的接触を良好にさせることができる。
【０２８８】
また本発明により作製された半導体装置は、駆動速度が速く、かつ高い信頼性を有することができる。
【図面の簡単な説明】
【０２８９】
【図１】本発明の半導体装置を示す図。
【図２】本発明の半導体装置の作製工程を示す図。
【図３】本発明の半導体装置の作製工程を示す図。
【図４】本発明の半導体装置の作製工程を示す図。
【図５】本発明の半導体装置の作製工程を示す図。
【図６】本発明の半導体装置を示す図。
【図７】本発明の半導体装置の作製工程を示す図。
【図８】本発明の半導体装置の作製工程を示す図。
【図９】本発明の半導体装置の作製工程を示す図。
【図１０】本発明の半導体装置の作製工程を示す図。
【図１１】本発明のＣＰＵの作製工程を示す図。
【図１２】本発明のＣＰＵの作製工程を示す図。
【図１３】本発明のＣＰＵの上面図。
【図１４】本発明のシステムオンパネルを示す図。
【図１５】本発明のＣＰＵを作製工程を示す図。
【図１６】本発明のＩＤチップの作製工程を示す図。
【図１７】本発明のＩＤチップの作製工程を示す図。
【図１８】本発明のＩＤチップの作製工程を示す図。
【図１９】本発明のＩＤチップの作製工程を示す図。
【図２０】本発明が適用される電子機器の例を示す図。
【図２１】本発明が適用される電子機器の例を示す図。
【図２２】一導電性を付与する元素が添加された領域と添加されない領域のシート抵抗の比較を表す図。
【図２３】一導電性を付与する元素が添加された領域と添加されない領域のシート抵抗の比較を表す図。
【図２４】一導電性を付与する元素が添加された領域と添加されない領域のシート抵抗の比較を表す図。
【図２５】本発明の半導体装置の作製工程を示す図。
【図２６】本発明の半導体装置の作製工程を示す図。
【符号の説明】
【０２９０】
１０１    基板
１０２    下地膜
１０３    チャネル形成領域
１０４    低濃度不純物領域
１０５    ソース領域またはドレイン領域
１０６    シリサイド領域
１０７    接続領域
１０８    ゲート絶縁膜
１１１    ゲート電極
１１２    サイドウォール
１１３    層間絶縁膜
１１５    ソース電極またはドレイン電極
１１７    島状半導体膜
１２１    半導体膜
１２２    結晶性半導体膜
１２５    線状ビーム
１２７    レジスト
１２９    金属膜
１３１    コンタクトホール
１３３    導電膜
１５１    サイドウォール
１５２    金属膜
１５３    シリサイド領域
１５５    レジスト
１６１    チャネル形成領域
１６２    ソース領域またはドレイン領域
１６３    接続領域
１６５    チャネル形成領域
１６６    低濃度不純物領域
１６７    ソース領域またはドレイン領域
１６８    接続領域
１７１    層間絶縁膜
１７３    ソース電極またはドレイン電極
２０１    基板
２０２    下地膜
２０３    チャネル形成領域
２０４    低濃度不純物領域
２０５    ソース領域またはドレイン領域
２０６    シリサイド領域
２０７    接続領域
２０８    ゲート絶縁膜
２０９    下層ゲート電極
２１１    上層ゲート電極
２１２    サイドウォール
２１３    層間絶縁膜
２１５    ソース電極またはドレイン電極
２１７    島状半導体膜
３０１    基板
３０２    下地膜
３０３    島状半導体膜
３０４    島状半導体膜
３０６    絶縁膜
３０８    ゲート絶縁膜
３０９    ゲート絶縁膜
３１１    導電膜
３１２    導電膜
３１４    ゲート電極
３１４ａ  下層ゲート電極
３１４ｂ  上層ゲート電極
３１５    ゲート電極
３１５ｂ  上層ゲート電極
３１５ａ  下層ゲート電極
３１８    レジスト
３１９    レジスト
３２１    チャネル形成領域
３２２    低濃度不純物領域
３２３    ソース領域またはドレイン領域
３２４    接続領域
３２７    レジスト
３２８    チャネル形成領域
３２９    ソース領域またはドレイン領域
３３１    絶縁膜
３３３    サイドウォール
３３４    サイドウォール
３３５    金属膜
３４１    シリサイド領域
３４２    シリサイド領域
３４４    層間絶縁膜
３４３    層間絶縁膜
３４５    コンタクトホール
３４６    コンタクトホール
３４７    コンタクトホール
３４８    コンタクトホール
３５１    ソース電極またはドレイン電極
３５２    ソース電極またはドレイン電極
３５３    ソース電極またはドレイン電極
３５６    ｎチャネル型ＴＦＴ
３５７    ｐチャネル型ＴＦＴ
３５８    ＣＭＯＳ回路
３６１    レジスト
３６２    シリサイド領域
３６３    チャネル形成領域
３６４    ソース領域またはドレイン領域
３６５    接続領域
３６７    ｐチャネル型ＴＦＴ
３６８    ＣＭＯＳ回路
４０１    基板
４０２    下地膜
４０３    非晶質半導体膜
４０４    膜
４０５    レーザ光
４０６    結晶性半導体膜
４０７    島状半導体膜
４０８    島状半導体膜
４０９    島状半導体膜
４１０    島状半導体膜
４１１    ゲート絶縁膜
４１２    ゲート絶縁膜
４１３    ゲート絶縁膜
４１４    ゲート絶縁膜
４２１    チャネル形成領域
４２２    低濃度不純物領域
４２３    ソース領域またはドレイン領域
４２４    接続領域
４２５    シリサイド領域
４３１    チャネル形成領域
４３２    ソース領域またはドレイン領域
４３５    シリサイド領域
４４１    チャネル形成領域
４４２    低濃度不純物領域
４４３    ソース領域またはドレイン領域
４４４    接続領域
４４５    シリサイド領域
４５１    チャネル形成領域
４５２    ソース領域またはドレイン領域
４５５    シリサイド領域
４６１    ｎチャネル型ＴＦＴ
４６２    ｐチャネル型ＴＦＴ
４６３    ｎチャネル型ＴＦＴ
４６４    ｐチャネル型ＴＦＴ
４７１    ゲート電極
４７１ａ  下層ゲート電極
４７１ｂ  上層ゲート電極
４７２    ゲート電極
４７２ａ  下層ゲート電極
４７２ｂ  上層ゲート電極
４７３    ゲート電極
４７３ａ  下層ゲート電極
４７３ｂ  上層ゲート電極
４７４    ゲート電極
４７４ａ  下層ゲート電極
４７４ｂ  上層ゲート電極
４７６    サイドウォール
４７７    サイドウォール
４７８    サイドウォール
４７９    サイドウォール
４８１    層間絶縁膜
４８２    層間絶縁膜
４９１    電極又は配線
４９２    電極又は配線
４９３    電極又は配線
４９４    電極又は配線
４９５    電極又は配線
４９６    電極又は配線
４９７    電極又は配線
４９８    電極又は配線
５００    基板
５０１    演算回路
５０２    演算回路用制御部
５０３    命令解析部
５０４    割り込み制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    ＲＯＭ
５２０    ＲＯＭインターフェース
５２１    ＣＬＫ１
５２２    ＣＬＫ２
５３０    基板
５３１    画素部
５３２    走査線駆動回路
５３３    信号線駆動回路
５３４    ＣＰＵ
５３５    コントロール回路
５５０    基板
５５１    薄膜トランジスタアレイ
５５２    電極
５５３    配線
５５４    接続端子
５５５    樹脂
５５７    プリント基板
５５８    異方性導電膜
５６０    基板
５６４    バンプ
５６５    プラスチック
５６７    ＦＰＣ
５６８    ワイヤ
６０１    基板
６０２    剥離層
６０３    下地膜
６０３ａ  下層下地膜
６０３ｂ  中層下地膜
６０３ｃ  上層下地膜
６１１    ＴＦＴ
６１２    ＴＦＴ
６１３    ＴＦＴ
６２１    島状半導体膜
６２２    島状半導体膜
６２３    島状半導体膜
６３１    チャネル形成領域
６３２    低濃度不純物領域
６３３    ソース領域またはドレイン領域
６３４    接続領域
６３５    シリサイド領域
６４１    チャネル形成領域
６４２    ソース領域またはドレイン領域
６４５    シリサイド領域
６５１    チャネル形成領域
６５２    低濃度不純物領域
６５３    ソース領域またはドレイン領域
６５４    接続領域
６５５    シリサイド領域
６６１    ゲート絶縁膜
６６２    ゲート絶縁膜
６６３    ゲート絶縁膜
６６５    サイドウォール
６６６    サイドウォール
６６７    サイドウォール
６７１    ゲート電極
６７１ａ  下層ゲート電極
６７１ｂ  上層ゲート電極
６７２    ゲート電極
６７２ａ  下層ゲート電極
６７２ｂ  上層ゲート電極
６７３    ゲート電極
６７３ａ  下層ゲート電極
６７３ｂ  上層ゲート電極
６８１    パッシベーション膜
６８２    層間絶縁膜
６８３    層間絶縁膜
６９１    電極又は配線
６９２    電極又は配線
６９３    電極又は配線
６９４    電極又は配線
６９５    電極又は配線
７０１    層間絶縁膜
７０５    アンテナ
７１１    保護層
７１５    溝
７２１    基板
７２２    接着剤
７２５    カバー材
７２６    接着剤
８０１    筐体
８０３    表示部
８０４    スピーカ部
８１１    筐体
８１２    支持台
８１３    表示部
８２１    本体
８２２    筐体
８２３    表示部
８２４    音声入力部
８２５    音声出力部
８２６    操作キー
８２８    アンテナ
８３１    本体
８３２    筐体
８３３    表示部
８３４    キーボード
８３５    外部接続ポート
８３６    ポインティングデバイス
８６１    本体
８６２    表示部
８６３    スイッチ
８６４    操作キー
８６５    赤外線ポート
８７１    筐体
８７２    表示部
８７３    スピーカ部
８７４    操作キー
８７５    記録媒体挿入部
８８１    本体
８８２    筐体
８８３    表示部Ａ
８８４    表示部Ｂ
８８５    記録媒体読み込み部
８８６    操作キー
８８７    スピーカ部
８９１    充電器
８９２    筐体
８９３    表示部
８９６    操作キー
８９７    スピーカ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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