(57)【特許請求の範囲】
【請求項１】
比較器入力及び比較器出力を備える比較器と、
前記比較器出力に結合される制御ブロック入力を備える制御ブロックと、
各々のキャパシタペアが第１キャパシタと第２キャパシタとを備え、静電容量の値は実質的に２進数（binary progression）を形成する複数のキャパシタペアであって、前記複数のキャパシタペアの各キャパシタが、前記比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタペアと、
入力電圧を受けるよう構成されたスイッチ入力と、前記比較器入力に結合されるスイッチ出力と、制御スイッチ入力とを備え、前記制御スイッチ入力の状態に基づき、閉じて前記スイッチ出力に前記入力電圧を転送し、又は開いてスイッチ出力から前記入力電圧を分離するよう構成されるサンプリングスイッチと、
前記比較器が準安定状態ではない時であって、前記比較器が有効な出力を供給している時を示す回路と
を具備し、
前記制御ブロックは、
前記第１キャパシタの第２端が第１参照電圧に結合され、前記第２キャパシタの第２端は、前記第１参照電圧よりも小さい第２参照電圧に結合されるように前記複数のキャパシタペアに初期バイアスを供給し、
前記比較器入力での電圧Ｖｓが、前記サンプリングスイッチが開いた際の前記入力電圧に実質的に等しくなるよう前記第１及び第２キャパシタをチャージするため前記サンプリングスイッチを開閉し、
前記比較器に、前記電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電圧Ｖｓと比較器の所定のしきい値Ｖｔとを比較させ、
静電容量の値が減少する順に配置された前記キャパシタペアの各々に関し、（１）最後に取得した前記ワードのビットが、電圧Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示す場合、前記キャパシタペアの各々における前記第１キャパシタの前記第２端を第１参照電圧から第２参照電圧に順に切り替え、又は前記最後に取得した前記ワードのビットが、Ｖｔ＞Ｖｓを示す場合、前記キャパシタペアの各々における前記第２キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に順に切り替え、（２）切り替えた後、前記ワードの次のビットを取得するため、前記比較器に、前記電圧Ｖｓと前記比較器の所定のしきい値Ｖｔとを比較させる
ように構成され、前記第１参照電圧から前記第２参照電圧への切り替え、及び前記第２参照電圧から前記第１参照電圧への切り替えは、前記比較器が準安定状態でなく前記比較器出力が有効であると前記回路が示すことに応答して実行される、アナログ−デジタル変換器。
【請求項２】
各々が第１ドライバと第２ドライバとを備えたドライバペアを備える複数のドライバペアを更に備え、
前記ドライバペアの各々は、前記複数のキャパシタペアにおいて異なるキャパシタペアに対応し、
各々の前記ドライバペアにおける前記第１ドライバは、前記制御ブロックによって制御される入力及び前記各々の前記ドライバペアに対応する前記キャパシタペアの前記第１キャパシタの前記第２端に結合される出力を備え、
前記ドライバペアの各々における前記第２ドライバは、前記制御ブロックによって制御される入力及び前記ドライバペアの各々に対応する前記キャパシタペアの前記第２キャパシタペアの前記第２端に結合される出力を備え、
前記制御ブロックは前記初期バイアスを供給し、前記ドライバの前記入力を制御することで前記キャパシタの前記第２端を切り替えるよう構成される請求項１のアナログ−デジタル変換器。
【請求項３】
前記複数のドライバペアの各々のドライバは、インバータを備える請求項２のアナログ−デジタル変換器。
【請求項４】
前記スイッチ入力に結合される電圧フォロア出力を有する電圧フォロアを更に具備する請求項３のアナログ−デジタル変換器。
【請求項５】
前記サンプリングスイッチは、前記サンプリングスイッチが開いている時、オフとされ、前記サンプリングスイッチが閉じている時、オンとされる電圧フォロアを更に具備する請求項３のアナログ−デジタル変換器。
【請求項６】
比較器入力及び比較器出力を備えた比較器を供給することと、
各々のキャパシタペアが第１キャパシタと第２キャパシタとを備え、静電容量の値は実質的に２進数を形成する複数のキャパシタペアであって、前記複数のキャパシタペアの各キャパシタが、前記比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタペアを供給することと、
前記第１キャパシタの前記第２端に第１参照電圧が結合され、前記第２キャパシタの前記第２端に、前記第１参照電圧よりも小さい第２参照電圧が結合されるように初期バイアスを前記複数のキャパシタペアに供給することと、
サンプリングスイッチが開いたとき、前記サンプリングスイッチの入力での入力電圧と前記比較器入力での電圧Ｖｓが実質的に同一となるように、前記第１及び第２キャパシタをチャージするため前記サンプリングスイッチを開閉することと、
前記電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するよう、前記電圧Ｖｓと比較器の所定のしきい値とを比較することと、
前記第１ビットを取得した後、静電容量の値が減少する順に配置された前記キャパシタペアの各々に関し、
（１）前記ワードの最後に取得したビットが、前記電圧Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタペアの各々のうち前記第１キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替え、又は前記ワードの最後に取得したビットが電圧Ｖｔ＞Ｖｓを示す場合、順に前記キャパシタペアの各々のうち前記第２キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、
（２）切り替えた後、前記ワードの次のビットを取得するため、前記電圧Ｖｓと前記比較器の所定のしきい値Ｖｔとを比較することと、
前記比較器が準安定状態ではない時であって、前記比較器が有効な出力を供給している時を示す回路を供給することと
を備え、前記第１参照電圧から前記第２参照電圧への切り替え、及び前記第２参照電圧から前記第１参照電圧への切り替えは、前記比較器が準安定状態でなく前記比較器出力が有効であると前記回路が示すことに応答して実行される、電圧をデジタル値に変換する方法。
【請求項７】
前記第１及び第２参照電圧を供給することを更に備える請求項６の方法。
【請求項８】
入力を量子化する手段と出力を量子化する手段とを備える量子化手段と、
出力を量子化する前記手段に結合される入力を制御する手段を備える制御手段と、
各々のキャパシタペアが第１キャパシタと第２キャパシタとを備え、静電容量の値は実質的に２進法を形成する複数のキャパシタペアであって、前記複数のキャパシタペアの各キャパシタが、入力を量子化する手段に結合された第１端と第２端とを備える、前記複数のキャパシタペアと、
入力電圧を受けるよう構成された入力をサンプリングする手段、入力を量子化する手段に結合された出力をサンプリングする手段、及び制御入力を備えるサンプリング手段と、
前記量子化手段が準安定状態ではない時であって、前記量子化手段が有効な出力を供給している時を示す手段と
を具備し、
前記制御手段は、
前記第１キャパシタの前記第２端に第１参照電圧が結合され、前記第２キャパシタの第２端に、前記第１参照電圧よりも小さい第２参照電圧が結合されるように初期バイアスを前記複数のキャパシタペアに供給し、
入力を量子化する手段での電圧Ｖｓが、前記出力をサンプリングする手段がハイインピーダンス状態となる時点における前記入力電圧に実質的に同一となるよう、前記第１及び第２キャパシタをチャージするため前記サンプリング手段を操作し、
前記量子化手段に、前記電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電圧Ｖｓを量子化させ、
前記第１ビットを取得した後、静電容量の値を順に減少する前記キャパシタペアの各々に関し、
（１）前記ワードの最後に取得したビットが、前記電圧Ｖｓが比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタペアの各々のうち前記第１キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替え、又は前記ワードの最後に取得したビットがＶｔ＞Ｖｓを示す場合、順に前記キャパシタペアの各々のうち前記第２キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、
（２）切り替えた後、前記ワードの次のビットを取得するため、前記量子化手段に、前記電圧Ｖｓを量子化させるよう構成され、
前記第１参照電圧から前記第２参照電圧への切り替え、及び前記第２参照電圧から前記第１参照電圧への切り替えは、前記量子化手段が準安定状態でなく前記量子化手段の出力が有効であると、前記示す手段が示すことに応答して実行されるアナログ−デジタル変換器。
【請求項９】
第１及び第２の比較器入力と比較器出力とを備えた比較器と、
前記比較器出力に結合された制御ブロック入力を備えた制御ブロックと、
各々のキャパシタの組が第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを備え、静電容量の値は実質的に２進法を形成する複数のキャパシタの組であって、前記複数のキャパシタの組のうち前記第１及び第２キャパシタの各々が、前記第１比較器入力に結合された第１端と第２端とを備え、前記複数のキャパシタの組のうち前記第３及び第４キャパシタの各々が、前記第２比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタの組と、
入力電位差を受けるよう構成されたスイッチ入力、前記第１及び第２比較器入力に結合されたスイッチ出力、及び制御スイッチ入力を備え、前記制御スイッチ入力の状態に基づいて、閉じて前記入力電位差を前記スイッチ出力に転送し、または開いて前記スイッチ出力でハイインピーダンスを供給するよう構成されたサンプリングスイッチと
を具備し、
前記制御ブロックは、
前記第１及び第４キャパシタの前記第２端が第２参照電圧に結合され、前記第２及び第３キャパシタの前記第２端が、前記第２参照電圧よりも大きい第１参照電圧に結合されるように前記複数のキャパシタの組に初期バイアスを供給し、
前記第１及び第２比較器入力間での電位差Ｖｓが、前記サンプリングスイッチが開いた際の前記入力電位差に実質的に等しくなるよう前記キャパシタの組をチャージするため前記サンプリングスイッチを開閉し、
前記電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電位差Ｖｓと前記比較器の所定のしきい値とを比較し、
前記第１ビットを取得した後、静電容量の値を順に減少する前記キャパシタの組の各々に関し、
（１）前記ワードの最後に取得したビットが、前記電位差Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタの組の各々のうち前記第２キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替え、順に前記キャパシタの組の各々のうち前記第４キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、
（２）前記ワードの最後に取得したビットがＶｔ＞Ｖｓを示す場合、順に前記キャパシタの組の各々のうち前記第１キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、順に前記キャパシタの組の各々のうち前記第３キャパシタの前記第２端を前記第１参照電圧から前記第２参照電圧に切り替え、
（３）切り替えた後、前記ワードの次のビットを取得するため、前記電位差Ｖｓと前記比較器の所定のしきい値Ｖｔとを比較する、よう構成され、
前記比較器は、比較器と、
前記比較器が準安定状態でない時であって、前記比較器が有効な出力を供給する時を検知するよう構成された回路と、を含み、
前記第１参照電圧から前記第２参照電圧への切り替え、及び前記第２参照電圧から前記第１参照電圧への切り替えは、前記比較器が準安定状態でなく前記比較器出力が有効であると前記回路が示すことに応答して実行される、アナログ−デジタル変換器。
【請求項１０】
複数のドライバの組を更に備え、
前記ドライバの組の各々は、第１ドライバ、第２ドライバ、第３ドライバ、及び第４ドライバを備え、前記ドライバの組の各々は前記複数のキャパシタの組のうちの異なるキャパシタの組に対応し、
前記ドライバの組の各々のうちの前記第１ドライバは、前記制御ブロックにより制御される入力と、前記ドライバの組の各々の対応する前記キャパシタの組における前記第１キャパシタの前記第２端に結合される出力とを備え、
前記ドライバの組の各々のうちの前記第２ドライバは、前記制御ブロックにより制御される入力と、前記ドライバの組の各々の対応する前記キャパシタの組における前記第２キャパシタの前記第２端に結合される出力とを備え、
前記ドライバの組の各々のうちの前記第３ドライバは、前記制御ブロックにより制御される入力と、前記ドライバの組の各々の対応する前記キャパシタの組における前記第３キャパシタの前記第２端に結合される出力とを備え、
前記ドライバの組の各々のうちの前記第４ドライバは、前記制御ブロックにより制御される入力と、前記ドライバの組の各々の対応する前記キャパシタの組における前記第４キャパシタの前記第２端に結合される出力とを備え、
前記制御ブロックは、前記初期バイアスを供給し、前記ドライバの前記入力を制御することで前記キャパシタの前記第２端を切り替えるよう構成される請求項９のアナログ−デジタル変換器。
【請求項１１】
前記複数のドライバの組の各々のドライバは、インバータを備える請求項１０のアナログ−デジタル変換器。
【請求項１２】
前記スイッチ入力に結合される第１及び第２電圧フォロア出力を有する差動電圧フォロアを更に具備する請求項１１のアナログ−デジタル変換器。
【請求項１３】
前記サンプリングスイッチは、更に差動電圧フォロアを具備し、
前記差動電圧フォロアは、前記サンプリングスイッチが開いた時、オフとされ、
前記差動電圧フォロアは、前記サンプリングスイッチが閉じた時、オンとされる請求項１１のアナログ−デジタル変換器。
【請求項１４】
前記比較器が準安定状態でなく、前記比較器が有効な出力を供給することを前記回路が検知することに応じて状態を変化させるよう構成された非同期のステートマシンを更に具備する請求項９のアナログ−デジタル変換器。
【請求項１５】
第１及び第２の比較器入力と比較器出力とを備えた比較器を供給することと、
各々のキャパシタの組が第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを備え、静電容量の値は実質的に２進数を形成する複数のキャパシタの組であって、前記複数のキャパシタの組のうち前記第１及び第２キャパシタの各々が、前記第１比較器入力に結合された第１端と第２端とを備え、前記複数のキャパシタの組のうち前記第３及び第４キャパシタの各々が、前記第２比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタの組を供給することと、
前記第１及び第４キャパシタの前記第２端が第２参照電圧に結合され、前記第２及び第３キャパシタの前記第２端が、前記第２参照電圧よりも大きい第１参照電圧に結合されるように前記複数のキャパシタの組に初期バイアスを供給することと、
前記第１及び第２比較器入力間での電位差Ｖｓが、前記サンプリングスイッチが開いた時の前記サンプリングスイッチの入力における入力電位差に実質的に等しくなるよう前記キャパシタの組をチャージするため前記サンプリングスイッチを開閉することと、
前記電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電位差Ｖｓと比較器の所定のしきい値Ｖｔとを比較することと、
前記第１ビットを取得した後、静電容量の値を順に減少する前記キャパシタの組の各々に関し、
（１）前記ワードの最後に取得したビットが、前記電位差Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタの組の各々のうち前記第２キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替えることと、順に前記キャパシタの組の各々のうち前記第４キャパシタの前記第２端を前記第１参照電圧から前記第２参照電圧に切り替えることと、
（２）前記ワードの最後に取得したビットがＶｔ＞Ｖｓを示す場合、順に前記キャパシタの組の各々のうち前記第１キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替えることと、順に前記キャパシタの組の各々のうち前記第３キャパシタの前記第２端を前記第１参照電圧から前記第２参照電圧に切り替えることと、
（３）切り替えた後、前記ワードの次のビットを取得するため、前記電位差Ｖｓと前記比較器の所定のしきい値Ｖｔとを比較することと、のステップを具備する電圧をデジタル値に変換することと
を備え、前記比較器を供給する前記ステップは、比較器を供給することと、
前記比較器が準安定状態でなく、前記比較器出力が有効である時を検知するよう構成された回路を供給すること、を具備し、
前記切り替えるステップは、前記比較器が準安定状態でなく前記比較器出力が有効であることを前記回路が示すことに応答して非同期で実行する方法。
【請求項１６】
前記第１及び第２参照電圧を供給することを更に具備する請求項１５の方法。
【請求項１７】
第１及び第２の比較器入力と比較器出力とを備えた電圧量子化手段と、
前記比較器出力に結合される入力を制御する手段を備える制御手段と、
各々のキャパシタの組が第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを備え、静電容量の値は実質的に２進数を形成する複数のキャパシタの組であって、前記複数のキャパシタの組のうち前記第１及び第２キャパシタの各々が、前記第１比較器入力に結合された第１端と第２端とを備え、前記複数のキャパシタの組のうち前記第３及び第４キャパシタの各々が、前記第２比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタの組と、
入力電位差を受けるよう構成された入力をサンプリングする手段と、前記第１及び第２比較器入力に結合された出力をサンプリングする手段と、及び制御入力をサンプリングする手段と備え、前記制御入力をサンプリングする手段の状態に基いて、閉じて前記入力電位差を前記出力をサンプリングする手段に転送するよう構成され、または開いて前記出力をサンプリングする手段でハイインピーダンスを供給するよう構成されたサンプリング手段と、
前記量子化手段が準安定状態ではない時であって、前記量子化手段が有効な出力を供給している時を示す手段と
を具備し、
前記制御手段は、
前記第１及び第４キャパシタの第２端が第２参照電圧に結合され、前記第２及び第３キャパシタの前記第２端が、前記第２参照電圧よりも大きい第１参照電圧に結合されるように前記複数のキャパシタの組に初期バイアスを供給し、
入力を量子化する前記第１及び第２手段間での電位差Ｖｓが、前記サンプリング手段が開いた時の前記入力電位差に実質的に等しくなるよう前記キャパシタの組をチャージするため前記サンプリング手段を開閉（open and close）し、
前記量子化手段に、前記電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電位差を量子化させ、
前記第１ビットを取得した後、静電容量の値を順に減少する前記キャパシタの組の各々に関し、
（１）前記ワードの最後に取得したビットが、前記電位差Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタの組の各々のうち前記第２及び第３キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替え、
前記ワードの最後に取得したビットがＶｔ＞Ｖｓを示す場合、順に前記キャパシタの組の各々のうち前記第２及び第３キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、
（２）切り替えた後、前記量子化手段に、前記ワードの次のビットを取得するため、前記電位差Ｖｓを量子化させる
ように構成され、前記第１参照電圧から前記第２参照電圧への切り替え、及び前記第２参照電圧から前記第１参照電圧への切り替えは、前記量子化手段が準安定状態でなく前記量子化手段の出力が有効であると、前記示す手段が示すことに応答して実行される、アナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記述された装置及び方法は、電気回路設計に関する。更に具体的には、その装置及び方法は、漸次接近法アナログデジタル変換器、そのような変換器に使用され得る比較器、漸次接近法アナログデジタル変換器を動作させるための方法、及び比較器を動作させるための方法に関する。
【背景技術】
【０００２】
漸次接近法アナログデジタル変換器（ＡＤＣ）は、波形のサンプリングレベルの変換に対応するデジタル値に集中するため、見込まれる量子化レベルの調査は本質的に何であるかを通じて、連続する又はアナログの波形のサンプリングしたレベルをデジタル表記に変換する。漸次接近法ＡＤＣは、しばしば、キャパシタ間及びキャパシタ中でチャージをシェアするためにスイッチを使用する。ＡＤＣは、例えばセルラーネットワークの無線アクセス局に典型的に設けられるシグマデルタモジュレータを含む、多くの回路及びシステムに使用される。
【０００３】
システム集積化の革新的なより高いレベルが、無線アクセス局を含む、多くの電子装置で望まれる。なぜなら、集積化は、より低い生産コストを提供し、多くの機能をより小さな専有面積及び体積の中に詰め込み、そして、結果として、スピードを増加させ、電力消費を低減されるといったパフォーマンスを向上させるからである。相補型金属酸化膜半導体（ＣＭＯＳ）技術は、現在では、電子デバイスを作成するのに広く使用されている。集積化における高いレベルの必要性は、より一層のナノメータ規模の製造にＣＭＯＳ技術を推進する。現時点で、ＣＭＯＳ装置は、６５ｎｍの装置及び更により小さな形状の装置を用いて製造され得る。ＣＭＯＳ装置の規模は、将来減少し続ける可能性が高い。不運にも、優れたＣＭＯＳスイッチが、困難なサブミクロンの低電圧製造プロセスにおいて容易に利用可能であるとは限らない。
【０００４】
それ故、どうにかして回路レベルのＣＭＯＳスイッチをインバータ及び論理ゲートに置き換えることで、技術的に回路設計における回路レベルのＣＭＯＳスイッチの数を減少させる必要性がある。また技術的に、ＡＤＣで使用される比較器を含む、比較器の動作スピードを増加させる必要性がある。無線アクセス局を含み、ＣＭＯＳスイッチの数を減らしたＡＤＣを使用し、また動作の速い比較器を使用する、電子装置の技術的に更なる必要性がある。
【発明の概要】
【０００５】
本明細書で記述する実施例は、ＡＤＣにおけるスイッチの数を減少させることで、またＡＤＣ比較器を制御する非同期の設計ステートマシンの使用を通して量子化の動作スピードを増加させることで上述した１つ以上の必要性に注意を向け得る。その非同期のステートマシンは、次の比較結果に移る前、解消するために比較器の不安定状態を待つ。このようにして、不安定状態を解消するために必要な時間とは別の時間が消費されることはない。
【０００６】
一実施例において、アナログデジタル変換は、比較器入力及び比較器出力を備えた比較器、その比較器出力に結合された制御ブロック入力を備えた制御ブロック、複数のキャパシタペア、及びサンプリングスイッチを含む。複数のキャパシタペアにおいて、実質的に、各々のペアが同一の値を有するそのキャパシタペアの電気容量によって、実質的な２進数が作られる。複数のキャパシタペアにおける各々のキャパシタペアは、第１キャパシタと第２キャパシタとを含む。各々のキャパシタの第２端は、制御ブロックによって制御される一方、各々のキャパシタの第１端は、キャパシタ入力に結合される。サンプリングスイッチは、入力電圧を受けるよう構成されるスイッチ入力、比較器入力に結合されるスイッチ出力、及び制御スイッチ入力を有する。サンプリングスイッチは、閉じることでスイッチ出力に入力電圧を転送するよう構成され、または開くことで制御スイッチ入力の状態に応じてスイッチ出力から入力電圧を分離するよう構成される。第１キャパシタの第２端は第１参照電圧に結合され、第２キャパシタの第２端が、第１参照電圧より小さな第２参照電圧に結合されるよう、制御ブロックは、初期バイアスを、複数のキャパシタペアに供給するように構成される。サンプリングスイッチが開いた時点で、比較器入力における電圧Ｖｓが実質的に入力電圧と等しくなるように、制御ブロックは、第１及び第２キャパシタをチャージするためサンプリングスイッチを開閉するようにも構成される。制御ブロックは、電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、比較器に電圧Ｖｓと所定の比較器のしきい値電圧Ｖｔとを比較するような構成を更にとる。制御ブロックは、第１ビットを取得した後、次の動作を実行するよう、更に構成される。電気容量を減少させる順に配置されたキャパシタペアの各々について、つまり、（１）ワードの最後に取得したビットが、電圧Ｖｓが所定の比較器のしきい値電圧Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に各々のキャパシタペアにおける第１キャパシタの第２端を、第１参照電圧から第２参照電圧に切り替え、又は、ワードの最後に取得したビットがＶｔ＞Ｖｓを示していた場合、順にキャパシタペアの各々の第２キャパシタの第２端を、第２参照電圧から第１参照電圧に切り替え、（２）切り替えた後、ワードの次のビットを取得するため、電圧Ｖｓと比較器の所定のしきい値電圧Ｖｔとを比較する。
【０００７】
一実施例において、電圧をデジタル値に変換する方法は、複数のステップを含む。そのステップは、比較器入力と比較器出力とを備えた比較器を供給することを含む。そのステップは、複数のキャパシタペアを提供することをも含む。キャパシタペアの電気容量は、実質的に２進数を形成する。複数のキャパシタペアにおけるキャパシタペアの各々は、第１キャパシタと第２キャパシタとを備える。複数のキャパシタペアにおける各々のキャパシタは、比較器入力に結合する第１端及び第２端を有する。そのステップは、初期電圧を複数キャパシタペアに供給することを更に含む。そのため、第１キャパシタの第２端が第１参照電圧に結合され、第２キャパシタの第２端が第１参照電圧よりも小さな第２参照電圧に結合される。そのステップは、第１及び第２キャパシタをチャージするためサンプリングスイッチを開閉することを更に含む。そのため、キャパシタの入力での電圧Ｖｓは、サンプリングスイッチが開いた時、実質的にサンプリングスイッチの入力での入力電圧と同一とされる。そのステップは、電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、電圧Ｖｓと比較器の所定電圧Ｖｔとを比較することを更に含む。そのステップは、第１ビットを取得した後、電気容量を減少させる順に配置されたキャパシタペアの各々について、（１）最後に取得したワードのビットが、電圧Ｖｓが、比較器の所定のしきい値電圧Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順にキャパシタペアの各々の第１キャパシタの第２端を第１参照電圧から第２参照電圧に切り替え、また最後に取得したワードのビットが、Ｖｔ＞Ｖｓを示す場合、順にキャパシタペアの各々の第２キャパシタの第２端を第２参照電圧から第１参照電圧に切り替え、（２）切り替えた後、次のワードのビットを取得するため、電圧Ｖｓと比較器の所定のしきい値電圧Ｖｔとを比較する、を含む。
【０００８】
一実施例において、アナログデジタル変換（ＡＤＣ）は入力及び出力を有する量子化手段を含む。ＡＤＣは、量子化手段出力に結合された入力で制御する手段をも含む。ＡＤＣは、加えて複数のキャパシタペアを含む。キャパシタペアの電気容量は、実質的に２進数を形成する。複数のキャパシタペアの各々キャパシタペアは、第１キャパシタと第２キャパシタとを有する。複数のキャパシタペアの各々のキャパシタは、量子化手段の入力に結合された第１端及び第２端を有する。ＡＤＣは、入力電圧を受け取るよう構成された入力、量子化手段の入力に結合された出力、及び制御入力を有するサンプリング手段を更に含む。制御手段は、
（ａ）第１キャパシタの第２端が第１参照電圧に結合し、第２キャパシタの第２端が、第１参照電圧よりも小さな第２参照電圧に結合されるように、初期電圧を複数のキャパシタペアに供給し、
（ｂ）入力を量子化する手段での電圧Ｖｓが、ハイインピーダンス状態となる出力をサンプリングする手段時における入力電圧と実質的に等しくなるよう、第１及び第２キャパシタをチャージするためにサンプリングする手段を操作し、
（ｃ）電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため量子化手段によって電圧Ｖｓを量子化させ、
（ｄ）第１ビットを取得した後、静電容量が減少する順に配置されたキャパシタペアの各々に関して、最後に取得されたワードのビットが、電圧Ｖｓが所定の量子化のしきい値電圧Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）場合、順次キャパシタペアの各々の第１キャパシタの第２端を、第１参照電圧から第２参照電圧に切り替え、最後に取得したワードのビットがＶｔ＞Ｖｓを示している場合、順次キャパシタペアの各々のうち第２キャパシタの第２端を第２参照電圧から第１参照電圧に切り替え、
（ｅ）切り替えた後、ワードの次のビットを取得するため、量子化手段に電圧Ｖｓを量子化させる。
【０００９】
一実施例において、アナログデジタル変換（ＡＤＣ）は、第１及び第２変換器の入力と変換器の出力とを備える変換器を含む。ＡＤＣは、比較器出力に結合される制御ブロック入力を備える制御ブロックをも含む。ＡＤＣは加えて複数のキャパシタの組を含む。キャパシタの組の静電容量は、実質的に２進数を形成する。複数のキャパシタの組におけるキャパシタの組の各々は、第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを有する。複数のキャパシタの組の第１及び第２キャパシタの各々は、第１比較器入力に結合される第１端呼び第２端を有する。複数のキャパシタの組のうち第３及び第４キャパシタの各々は、第２キャパシタ入力に結合される第１端及び第２端を有する。ＡＤＣは、入力電位差を受けるよう構成されたスイッチ入力、第１及び第２比較器入力に結合されるスイッチ出力、及び制御スイッチ入力を有するサンプリングスイッチを更に含む。サンプリングスイッチは、制御スイッチ入力の状態に応じて、閉じて、入力電位差をスイッチ出力に転送するよう構成され、または開いて、スイッチ出力においてハイインピーダンスとするよう構成される。制御ブロックは、
（ａ）第１及び第４キャパシタの第２端が、第１参照電圧よりも小さな第２参照電圧に結合され、且つ第２及び第３キャパシタの第２端が、第１参照電圧に結合されるように、初期電圧を複数のキャパシタの組に供給し、
（ｂ）第１及び第２比較器の入力間の電位差Ｖｓが、実質的に、サンプリングスイッチが開いた際の入力電位差と等しくするようにキャパシタの組をチャージするようサンプリングスイッチを開閉し、
（ｃ）電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、比較器の所定のしきい値電圧Ｖｔと電位差Ｖｓとを比較し、
（ｄ）第１ビットを取得した後、静電容量を減少させる順に配置されたキャパシタの組の各々に関して、（１）最後に取得したワードのビットが、電位差Ｖｓが比較器の所定のしきい値電圧Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示す場合、順次キャパシタの組の各々のうち第２キャパシタの第２端を第１参照電圧から第２参照電圧に切り替え、キャパシタの組の各々のうち第４キャパシタの第２端を第２参照電圧から第１参照電圧に順に切り替え、（２）最後に取得したワードのビットがＶｔ＞Ｖｓを示す場合には、キャパシタの組の各々の第１キャパシタの第２端を第２参照電圧から第１参照電圧に順に切り替え、キャパシタの組の各々の第３キャパシタの第２端を第１参照電圧から第２参照電圧に切り替え、
（ｅ）切り替えた後、ワードの次のビットを取得するため電位差Ｖｓと比較器の所定のしきい値電圧Ｖｔとを比較する。
【００１０】
一実施例において、電圧をデジタル値に変換する方法は、第１及び第２比較器の入力及び比較器出力を有する比較器の提供を含む。方法は、複数のキャパシタの組の提供をも含む。キャパシタの組の静電容量は、実質的に２進数を形成する。複数のキャパシタの組におけるキャパシタの組の各々は、第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを有する。複数のキャパシタの組のうち第１及び第２キャパシタの各々は、第１比較器入力に結合される第１端及び第２端を有する。複数のキャパシタの組のうち、第３及び第４キャパシタの各々は、第２比較器入力に結合される第１端及び第２端を有する。方法は加えて、第１及び第４キャパシタの第２端が、第１電圧よりも小さな第２参照電圧に結合され、第２及び第３キャパシタの第２端が第１参照電圧に結合されるように初期電圧を複数キャパシタの組に供給することを含む。方法は、サンプリングスイッチが開いている時、第１及び第２比較器の入力間の電位差Ｖｓが実質的にサンプリングスイッチの入力での入力電位差に等しくなるよう、キャパシタの組をチャージするためにサンプリングスイッチを開閉することを更に含む。方法は、電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、電位差Ｖｓと比較器の所定のしきい値電圧Ｖｔとを比較することを更に含む。方法は、第１ビットを取得した後、静電容量の値を減少させる順に配置されたキャパシタの組の各々に関し、最後に取得したワードのビットが、電位差Ｖｓが比較器の所定のしきい値電圧Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）場合、キャパシタの組の各々のうち第２キャパシタの第２端を、順に第１参照電圧から第２参照電圧に切り替え、キャパシタの組の各々のうち、第４キャパシタの第２端を、順に第２参照電圧から第１参照電圧に切り替え、または、最後に取得したワードのビットがＶｔ＞Ｖｓを示しめた場合、キャパシタの組の各々のうち第１キャパシタの第２端を第２参照電圧から第１参照電圧に順次切り替え、キャパシタの組の各々のうち第３キャパシタの第２端を第１参照電圧から第２参照電圧に切り替えることを更に含む。方法は、切り替えた後、ワードの次のビットを取得するため電位差Ｖｓと比較器の所定のしきい値電圧Ｖｔとを比較することを更に含む。
【００１１】
一実施例において、アナログデジタル変換（ＡＤＣ）は、第１及び第２の量子化器入力及び量子化器出力を有する電圧を量子化する手段を含む。ＡＤＣは、量子化器出力に結合された入力を有する制御手段をも含む。ＡＤＣは、加えて複数キャパシタの組を含み、そのキャパシタの組の静電容量の値は、実質的に２進数を形成する。複数のキャパシタの組における各々のキャパシタの組は、第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを有する。複数のキャパシタの組の第１及び第２キャパシタの各々は、第１量子化器入力に結合される第１端及び第２端を有する。複数のキャパシタの組における第３及び第４キャパシタの各々は、第２の量子化器入力に結合される第１端及び第２端を有する。ＡＤＣは、入力電位差を受けるよう構成された入力、第１及び第２の量子化器入力に結合される出力、及び制御入力を有するサンプリング手段を更に含む。サンプリング手段は、制御入力の状態に応じて、閉じて入力電位差をサンプリング出力手段に転送するよう構成され、または開いてサンプリング出力手段でのハイインピーダンスを供給するよう構成される。制御手段は、第１及び第４キャパシタの第２端が、第１参照電圧よりも小さな第２参照電圧に結合され、第２及び第３キャパシタの第２端が第１参照電圧に結合されるように、初期電圧を複数のキャパシタの組に供給するよう構成される。制御手段は、入力を量子化する第１及び第２手段間における電位差Ｖｓが、サンプリング手段が開いている時点で、実質的に入力電位差と等しくなるように、キャパシタの組をチャージするためサンプリング手段を開閉するようにも構成される。制御手段は加えて、電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため量子化手段に電位差Ｖｓを量子化するよう構成される。制御手段は、第１ビットを取得した後、静電容量の値を減少させる順に配置されたキャパシタの組の各々に関し、最後に取得したワードのビットが、電位差Ｖｓが所定の比較器のしきい値電圧Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示す場合、各々のキャパシタの組のうち第２及び第３キャパシタの第２端を、第１参照電圧から第２参照電圧に順次切り替え、また、最後に取得したワードのビットがＶｔ＞Ｖｓを示す場合には、各々のキャパシタの組のうち第２及び第３キャパシタにおける第２端を第２参照電圧から第１参照電圧に切り替えるよう更に構成される。制御手段は、切り替えた後、次にワードのビットを取得するため量子化手段に電位差Ｖｓを量子化させるよう更に構成される。
【００１２】
一実施例において、サンプリングされた電圧を取得するために電圧をサンプリングするステップと、漸次接近法によってサンプリングされた電圧をデジタル値に変換するステップとを含む。
【００１３】
これらの及び別の実施例、並びに本発明の一態様は、以下の記述、図面及び添付した特許請求の範囲を参照することでより理解されるだろう。
【図面の簡単な説明】
【００１４】
【図１】図１は、漸次接近法ＡＤＣにおける選択された素子を示す。
【図２】図２は、漸次接近法デジタル変換法における選択されたステップ及び判断ブロックを示す。
【図３Ａ】図３Ａは、差動漸次接近法ＡＤＣの有限ステートマシンにおける選択された素子を示す。
【図３Ｂ】図３Ｂは、差動漸次接近法ＡＤＣの出力生成回路において選択された素子を示す。
【図３Ｃ】図３Ｃは、差動漸次接近法ＡＤＣの量子化回路において選択された素子を示す。
【図３Ｄ】図３Ｄは、キャパシタアレイ及びそのアレイを制御するドライバを含む、差動漸次接近法ＡＤＣの更なる回路において選択された素子を示す。
【図４】図４は、サンプリング及び変換段階の期間における図３Ａ−３ＤでのＡＤＣの波形の選択された一態様を示す。
【図５】図５は、別の漸次接近法デジタルアナログ変換法の選択されたステップを示す。
【発明を実施するための形態】
【００１５】
本明細書において、“実施例”、“変形例”、及び同様の表現の用語は、特定の装置、プロセス、または製品を参照するために使用され、必ずしも、同一の装置、プロセス、または製品を参照するために使用される必要はない。そのため、一カ所または文章中に使用される“一実施例”（又は同様の表現）は、特定の装置、プロセス、または製品に言及し得る。つまり、さまざまな箇所における同一または同様の表現は、異なった装置、プロセス、または製品を言及し得る。“代替的な実施例”及び同様のフレーズの表現は、複数のさまざまな考えられる実施例のうち１つを指すために使用され得る。複数の考えられる実施例は、必ずしも２つまたは任意の他の個数に限定する必要はない。
【００１６】
“典型的には”という用語は、本明細書において“一例として、事例、または例示”という意味で使用され得る。“例えば”として本明細書において記述されるあらゆる実施例または変形例は、別の実施例やその変形例以上に望ましいまたは有利なものとして解釈する必要はない。この開示において記述される全ての実施例及び変形例は、当業者に発明を作成及び使用させるために提供された典型的な実施例及び変形例であり、必ずしも与えられた発明の法的保護の範囲を限定するものではない。
【００１７】
“トップ”及び“ボトム”は、図面に示される同じ構成を区別するために本明細書では使用される。これらは、実質的な意味を持たず単なる参照記号である。
【００１８】
“２値”又は“２値で重み付けられた”キャパシタアレイにおいて、キャパシタの組は、値の２進数列（例えば、１、２、４、８など）を形成し、そのキャパシタは、電圧を分圧するような構成で配置される。キャパシタの各々の第１端は、共通ノード又は第１共通ノードに接続され、各々が２つのキャパシタに相当するキャパシタの値を有する。各々のキャパシタは、第２端での電圧が制御され得るよう接続された第２端を有する。差動装置において、別のそのようなキャパシタの組は、同様に第２共通ノードに接続される。この概念は、図２及び図３Ｄ、並びにこれら図面に関係する論述により更に例示される。
【００１９】
“実質的な”値の２進数を、（すぐ前のパラグラフにおいて記述した数列の様に）大概、値の２進数列と呼ぶ。例えば、キャパシタ設計の許容限度内で、及び／又は厳密な２進数列に必要とされる値のうち一番基準に近い値内で、その値は、２値、すなわちおよそ２値とされ得る。変形例において、実質的な２進数列の値は、理想的な２進数列で得られる値の１０パーセント以内に置かれ得る。
【００２０】
図１は、インバータによって駆動される、バイナリウェイトキャパシタアレイ１０２を利用する漸次接近法ＡＤＣにおいて選択された素子を示す。これらインバータへの電源電圧ＶＨ及びＶＬは、ＶＨがＡＤＣ１００の正の電源電圧に近いか又は等しく、そしてＶＬがＡＤＣ１００の負の電源電圧に近いか又は等しくなるように選択され得る。ＡＤＣ１００は、電圧フォロア１２０の入力１０５で入力電圧Ｖｉｎを受け、非同期制御ブロック１３５の出力１３６で入力電圧Ｖｉｎをサンプリングしたデジタル４ビット表現を供給する。
【００２１】
電圧フォロア１２０は、示され且つ記述されているいくつか別の回路素子のように、任意である。ＡＤＣ１００の残りの回路から入力電圧を分離するよう構成される。電圧フォロア１２０は、入力電圧Ｖｉｎを受け、その出力１１０でバッファリングされた入力電圧Ｖｉｎ、及びそうでなければどうにかして入力電圧Ｖｉｎの調整された変形提供し得る。例えば、電圧フォロア１２０は、バッファすること、正確、すなわち実質的に正確な電圧フォロア、増幅、電流・電圧の減衰、電圧シフト、別の種類の電圧調整、又はこれら作用の組み合わせを提供し得る。
【００２２】
サンプリングスイッチ１２５は、電圧フォロア１２０の出力で入力電圧Ｖｉｎの変形を受け取るよう構成され、そして例えばサンプリング周波数Ｆｓでそれを周期的にサンプリングするよう構成される。入力電圧がサンプリングされると、共通ノード１３０上にその電圧のサンプルＶｓ（ｔｎ）が現れ、共通ノード１３０に結合された一端を有する、各々のキャパシタＣ１ｂ〜Ｃ４ｂ及びＣ１Ｔ〜Ｃ４Ｔにチャージがなされる。図１にキャパシタが示されるように、キャパシタの添え字“Ｔ”及び“Ｂ”は上部キャパシタのうち１つ又は下部キャパシタの１つをそれぞれ示すことに留意する。
【００２３】
サンプリングスイッチ１２５は、例えばハイインピーダンス出力モードを想定するための電圧フォロア１２０を構成する電圧フォロア１２０の一部、すなわち電圧フォロア１２０をシャットオフする電圧フォロア１２０の一部として実施され得る。別の例として、サンプリングスイッチ１２０は、ブーストされたＮ−チャネル金属酸化膜半導体（ＮＭＯＳ）スイッチとして実装される。
【００２４】
ここで、キャパシタＣ１ｂ〜Ｃ４ｂ及びＣ１Ｔ〜Ｃ４Ｔの値は２値で重み付けられたアレイを構成する。その結果、
Ｃ１Ｂ≒Ｃ１Ｔ≒Ｃ（所定値）
Ｃ２Ｂ≒Ｃ２Ｔ≒２Ｃ
Ｃ４Ｂ≒Ｃ４Ｔ≒４Ｃ
別の実施例では、別の進法が使用され、それぞれ上部及び下部のキャパシタの値が変化し得る。
【００２５】
上部キャパシタの各々の第２端子は、対応するドライバＤ１Ｔ−Ｄ４Ｔの出力に接続される。同様に、下部キャパシタの各々の第２端子は、対応するドライバＤ１Ｂ−Ｄ４Ｂの出力に接続される。ドライバＤはインバータとして示されるが、それらは必ずしもインバータでなくても良く、例えばそのドライバＤは非反転のドライバでも良い。
【００２６】
上部及び下部のドライバＤ１Ｔ−Ｄ４Ｔ及びＤ１Ｂ−Ｄ４Ｂの各々の入力は、全デジタル型の制御ブロックとなり得る制御ブロック１３５によって制御される。その制御されたブロック１３５は、ドライバＤ１Ｔ−Ｄ４Ｔ及びＤ１Ｂ−Ｄ４Ｂの各々の出力を相対的に高い電圧ＶＨまたは相対的に低い電圧ＶＬのいずれかに設定するよう構成される。すぐ前のセンテンスにおける“相対的に”とは、ＶＨ＞ＶＬを意味することに留意する。シングルエンド（差動ではない）動作に関して、ＶＬは、接地を基準とされ、ＶＨは、電源電圧ＶＤＤのレギュレータされた変形となり得る。電圧ＶＬは（−ＶＨ）とも等しくなり得、その結果、ＶＨとＶＬとの間の電圧レンジの中心はおおよそゼロとされるだろう。変形例において、電圧ＶＬ及びＶＨは、例えばレギュレータされた、又はそうでなければ安定した参照電圧のような、厳重に制御された参照電圧である。上記に留意しつつ、ＶＨは、ＡＤＣ１００における正の電源電圧ＶＤＤに近いか又は等しくなり得、ＶＬは、ＡＤＣ１００の負の電源電圧ＶＳＳに近いか又は等しくなり得る。
【００２７】
共通ノード１３０は、その入力に応じて１ビット出力を生成するよう構成された簡単な比較器とされ得る１ビット量子化器１５０の入力に結合される。量子化器１５０の１ビット出力は、入力信号のＤＣバイアス電圧でトリガーするよう設定され得る。従って、量子化器１５０の入力が入力信号のＤＣバイアスを超えると、量子化器１５０の出力は、論理的にｈｉｇｈとなり得、そして量子化器１５０の入力が入力信号のＤＣバイアスよりも小さい場合、量子化器１５０の出力は論理的にｌｏｗとなり得る。この明細書を当業者が精読すれば、ＡＤＣ１００の出力のために選択された特定のデジタル表記及びあらゆる付加的な処理に応じて、量子化器１５０によって生成される論理値は反転し得ることは明らかにされるべきだろう。
【００２８】
量子化器１５０の出力は、制御ブロック１３５に結合され、内部でラッチ（保持）され得る。
【００２９】
始めに（つまり、変換を始める際）、制御ブロック１３５は上部ドライバ（Ｄ１Ｔ−Ｄ４Ｔ）の全てに参照電圧ＶＨまたはＶＬの１つを出力させ、下部のドライバ（Ｄ１Ｂ−Ｄ４Ｂ）に参照電圧ＶＨ又はＶＬのうちの１つを出力させる。サンプリングスイッチ１２５が閉じている際、（接地電位から見た共通ノード１３０上の実際の電圧）電圧Ｖｃａｐは、入力電圧Ｖｉｎと同じまたは実質的に同じとされ得る、電圧フォロア１２０の出力における電圧Ｖｓと等しくするよう、キャパシタＣ１Ｔ−Ｃ４Ｔ及びＣ１Ｂ−Ｃ４Ｂがチャージされる。サンプリングスイッチ１２５が、その後、特定のサンプリング時刻ｔｎで開いた時、電圧Ｖｃａｐは、時刻ｔｎで電圧Ｖｓをサンプリングした、Ｖｓ（ｔｎ）と実質的に同じ状態とされる。なぜなら、サンプリングスイッチ１２０が開いている時、共通ノード１３０の、インピーダンスがｈｉｇｈとされるからである。
【００３０】
量子化器（１ビット比較器）１５０は、Ｖｃａｐが実質的にＶｓ（ｔｎ）と同じとされる際、Ｖｃａｐ電圧を量子化するよう構成される。結果として量子化器１５０の出力は、Ｖ［ｎ］として参照される電圧Ｖｓ（ｔｎ）をデジタル表記した最上位ビット（ＭＳＢ）に対応する。制御ブロック１３５は、Ｖ［ｎ］のＭＳＢを内部でラッチ（保持）する。
【００３１】
キャパシタアレイ（Ｃ１Ｂ−Ｃ４Ｂ及びＣ１Ｔ−Ｃ４Ｔ）を制御するドライバＤ（Ｄ１Ｔ−Ｄ４Ｔ及びＤ１Ｂ−Ｄ４Ｂ）を選択的に切り替えることによって、電圧Ｖｃａｐは、所定の量だけ変化され得る。つまり、量子化器１５０は、連続してＶｃａｐを量子化し、電圧Ｖｓ（ｔｎ）のデジタル表記の更なるビットを取得するためその結果をラッチする。制御ブロック１３５は、Ｖ［ｎ］の残り（remaining）のビットを取得するため、ドライバＤを切り替え、量子化器１５０の出力をラッチするよう構成される。
【００３２】
次のパラグラフにおいて、サンプリングスイッチ１２５が開いた後、ドライバの切り替えに応じたＶｃａｐにおける変化を分析する。その分析は、共通ノード１３０上の電荷の保存に基づく。
【００３３】
電圧Ｖｓがサンプリングされ、サンプリングスイッチ１２５が開いた後、制御ブロック１３５は、上部のドライバＤ１Ｔ−Ｄ４ＴにＶＨを出力させ続け、下部のドライバＤ１Ｂ−Ｄ４Ｂに（極性が反転し得る）ＶＬを出力させ続け得る。キャパシタで保持された電荷は、キャパシタ間の電位差と静電容量との積、つまり、Ｑ＝ＣＶであることを思い出して欲しい。下部のキャパシタで保持される電荷（Ｑ１Ｂ〜Ｑ４ＢはそれぞれＣ１Ｂ〜Ｃ４Ｂに対応する）は、それ故、次の方程式から決定され得る。
【００３４】
Ｑ１Ｂ＝（Ｖｓ（ｔｎ）−ＶＬ）×Ｃ１Ｂ
Ｑ２Ｂ＝（Ｖｓ（ｔｎ）−ＶＬ）×Ｃ２Ｂ
Ｑ４Ｂ＝（Ｖｓ（ｔｎ）−ＶＬ）×Ｃ４Ｂ
同様に、上部のキャパシタにおいて保持される電荷（Ｑ１Ｔ〜Ｑ４ＴはそれぞれＣ１Ｔ〜Ｃ４Ｔに対応する）は、次のように決定され得る。
【００３５】
Ｑ１Ｔ＝（ＶＨ−Ｖｓ（ｔｎ））×Ｃ１Ｔ
Ｑ２Ｔ＝（ＶＨ−Ｖｓ（ｔｎ））×Ｃ２Ｔ
Ｑ４Ｔ＝（ＶＨ−Ｖｓ（ｔｎ））×Ｃ４Ｔ
共通ノード１３０上の電荷ＱＣＭは、下部のキャパシタにおける電荷の総和であり、上部のキャパシタの電荷の総和よりも小さい。
【００３６】
ＱＣＭ＝Ｑ１Ｂ＋Ｑ２Ｂ＋Ｑ４Ｂ−（Ｑ１Ｔ＋Ｑ２Ｔ＋Ｑ４Ｔ）、又は
ＱＣＭ＝（Ｖｓ（ｔｎ）−ＶＬ）×（Ｃ１Ｂ＋Ｃ２Ｂ＋Ｃ４Ｂ）−（ＶＨ−Ｖｓ（ｔｎ））×（Ｃ１Ｔ＋Ｃ２Ｔ＋Ｃ４Ｔ）
アレイが、２進法であって、Ｃ１Ｂ＝Ｃ１Ｔ＝Ｃ、Ｃ２Ｂ＝Ｃ２Ｔ＝２Ｃ、及びＣ４Ｂ＝Ｃ４Ｔ＝４Ｃの場合、上記方程式は、次の形態をとる。
【００３７】
ＱＣＭ＝（（Ｖｓ（ｔｎ）−ＶＬ）−（ＶＨ−Ｖｓ（ｔｎ）））×７Ｃ＝（２Ｖｓ（ｔｎ）−ＶＬ−ＶＨ）×７Ｃ
ドライバの１つの出力を切り替えることの、電圧ＶＣＡＰ上への影響を次に検討する。Ｃ１Ｂという対応するキャパシタは、“下部の”キャパシタから“上部の”キャパシタへと実質的に切り替わるだろう。（共通ノード１３０とＶＬとの間の）下部の静電容量の総和は６Ｃ（４Ｃ＋２Ｃ）とされる一方、そのとき上部の静電容量の総和（共通ノード１３０とＶＨとの間の静電容量の総和）は８Ｃ（４Ｃ＋２Ｃ＋Ｃ＋Ｃ）とされるだろう。共通ノード１３０のインピーダンスは高いため、共通ノード上の電荷は切り替えの前と同じままとされるだろう。新たなＶＣＡＰ、これをＶＣＡＰ’と呼ぶ（同一のキャパシタの電荷の切り替え前からそれらを区別するためプライムで区別した）、は、この電圧とポスト変換するキャパシタの電荷とに関する方程式から得られうる。初めの２つの方程式は、残りの下部のキャパシタにおいて新たな電荷が保持されたことを示し、（更なるキャパシタＣ１Ｂを含む時の）上部のキャパシタにおける新たな電荷を示す。
【００３８】
Ｑ２’Ｂ＋Ｑ４’Ｂ＝（Ｖ’ＣＡＰ−ＶＬ）×（Ｃ２Ｂ＋Ｃ４Ｂ）＝（Ｖ’ｃａｐ）×６Ｃ−（ＶＬ）×６Ｃ、
Ｑ１’Ｔ＋Ｑ２’Ｔ＋Ｑ４’Ｔ＋Ｑ１’Ｂ＝（ＶＨ−Ｖ’ｃａｐ）×（Ｃ１Ｔ＋Ｃ２Ｔ＋Ｃ４Ｔ＋Ｃ１Ｂ）＝（ＶＨ−Ｖ’ｃａｐ）×８Ｃ
ＱＣＭは変わらず、下部のキャパシタの電荷の総和は、上部のキャパシタの電荷の総和よりも小さいため、次式を得る。
【００３９】
（Ｖ’ｃａｐ）×６Ｃ−（ＶＬ）×６Ｃ−（ＶＨ−Ｖ’ｃａｐ）×８Ｃ＝（２Ｖｓ（ｔｎ）−ＶＬ−ＶＨ）×７Ｃ
表現を再配列することで、今、Ｖ’ｃａｐを得ることが出来る。
【００４０】
Ｖ’ｃａｐ＝Ｖｓ（ｔｎ）＋（ＶＨ−ＶＬ）／１４
Ｖｓ（ｔｎ）は、（切り替える前から）Ｖｃａｐであるため、電圧の増加は、単にＶＨとＶＬとの差の１４分の１である。
【００４１】
上記方程式は、全て線形であり、従って、（ＶＬからＶＨにＣ１Ｂの第２端を切り替える代わりに）ＶＨからＶＬにＣ１Ｔの第２端を切り替えることは、結果、同一の大きさの電圧に減少するだろう。同じ論法によって、Ｃ２Ｂ又はＣ２Ｔを切り替えることは、結果として、Ｃ１Ｂ又はＣ１Ｔに対して、上記割り出された値の２倍の増減となり、Ｃ４Ｂ又はＣ４Ｔを切り替えることは、結果として、Ｃ１Ｂ又はＣ１Ｔに対して、上記割り出された値の４倍の増減となるだろう。
【００４２】
量子化器１５０の入力でのキャパシタＣｅｘｔｒａは、その比較が実行される電圧値の特定のレンジを定義及び／又は微調整するために使用されうる。結局のところ、このキャパシタは、ＡＤＣ１００の最下位ビットの値を変化させるために使用され得る。
【００４３】
図２に、ＡＤＣ１００によって実行される漸次接近法デジタルアナログ変換方法２００の選択ステップ（selected step）及び判断ブロックを示す。フローポイント２０１において、ＡＤＣは変換の準備を行う。その変換は２つの主な段階を含む。つまり（１）サンプリング段階と（２）変換段階である。ステップ２０６において、まずサンプリング段階を始める。キャパシタアレイの第１の組に接続されるインバータが高参照電圧（ＶＨ）を出力し、キャパシタアレイの第２の組に接続されるインバータの別の組（下部）が低参照電圧（ＶＬ）を出力する（動作は対称ではあるが、引き続き、上部の組に接続されるインバータがあると想定する）ように、制御ブロック１３５はその制御信号を設定する。サンプリングスイッチ１２５はステップ２０８で閉じ、電圧フォロア１２０は、Ｖｓ（ｔｎ）＝Ｖｃａｐとなるように、キャパシタアレイ１０２のキャパシタをチャージする。
【００４４】
ステップ２１０において、サンプリングスイッチ１２５は開き、サンプリング段階が完了する。
【００４５】
変換段階において、次の事象が開始される。ステップ２１２において、量子化器１５０は、ＶＣＡＰがしきい値、例えば入力信号のＤＣバイアスよりも大きいか小さいかどうかを判定する。この例において、ＶＨ＝−ＶＬを想定する。その結果、その間隔は、ゼロで中心とされる。前述したように、この時の量子化器１５０の出力は、出力ワードＶ［ｎ］のＭＳＢ（bit3）である。制御ブロック１３５はステップ２１４において、ＭＳＢをラッチ（保持）する。
【００４６】
判断ブロック２１６において、ＡＤＣ１００は、ＶＣＡＰがしきい値よりも大きい場合ステップ２１８に分岐し、制御ブロック１３５は上部インバータＤ４Ｔの出力をｈｉｇｈからｌｏｗへと切り替える。これに対し、ＶＣＡＰがしきい値より小さい場合、ＡＤＣ１００はステップ２２０に分岐し、制御ブロック１３５は下部インバータＤ４Ｂの出力をｌｏｗからｈｉｇｈへと切り替える。上記明示したように、これは、ＶＨとＶＬ（ＶＨ−ＶＬ）との差の２／７だけＶＣＡＰの電圧を減少または増加させるべきである。Ｄ４Ｔ及びＤ４Ｂインバータは、残りの変換段階の期間で不変とされる。
【００４７】
次に、Ｃ２キャパシタとＤ２インバータとについてその動作が繰り返される。つまり、ステップ２２２において、量子化器１５０は、その入力での電圧（ＶＣＡＰ）がしきい値よりも大きいか小さいかどうかをまた判断する。この時の量子化器１５０の出力は、出力ワードＶ［ｎ］のうちの次のビット（bit2）である。ステップ２２３において、制御ブロック１３５はこのビットを保持する。ＶＣＡＰがしきい値よりも大きい場合、判断ブロック２２４において判断したように、ステップ２２６において、制御ブロック１３５は上部のインバータＤ２Ｔの出力をｈｉｇｈからｌｏｗへと切り替える。これに対し、ＶＣＡＰがしきい値未満であると、ステップ２２８において、制御ブロック１３５は下部のインバータＤ２Ｂの出力をｌｏｗからｈｉｇｈへと切り替える。これは、（ＶＨ−ＶＬ）の１／７だけＶＣＡＰ電圧を減少または増加させるに違いない。Ｄ２Ｔ及びＤ２Ｂインバータは、残りの変換段階の期間において、不変とされる。
【００４８】
Ｃ１キャパシタとＤ１インバータとについてその動作が繰り返される。ステップ２３０において、ＶＣＡＰがゼロよりも大きいか小さいかどうか量子化器１５０は判断する。この時、量子化器１５０の出力は、出力ワードの次のビット（bit1）である。ステップ２３１において制御ブロック１３５はこのビットを保持する。ステップ２３４において、ＶＣＡＰがゼロよりも大きい場合、判断ブロック２３２において判断したように、制御ブロック１３５は上部のインバータＤ１Ｔの出力をｈｉｇｈからｌｏｗへと切り替える。これに対し、ステップ２３６において、ＶＣＡＰがゼロよりも小さい場合、制御ブロック１３５は下部のインバータＤ１Ｂの出力をｌｏｗからｈｉｇｈに切り替える。これは、ＶＣＡＰの電圧を（ＶＨ−ＶＬ）の１／１４だけ減少または増加させるに違いない。Ｄ２Ｔ及びＤ２Ｂインバータは、残りの変換段階の期間、不変を維持する。
【００４９】
ステップ２３８において、量子化器１５０は、ＶＣＡＰがゼロよりも大きいか小さいかどうかをもう一度判断する。この時の量子化器１５０の出力は出力ワードＶ［ｎ］の最下位ビット（bit0 LSB）である。ステップ２４０において、制御ブロック１３５はＬＳＢを保持する。変換段階は、制御ブロック１３５においてラッチされるサンプリングされた電圧のデジタル表記における４ビット＜３−０＞でちょうど完了し、フローポイント２９９でプロセスが終了する。典型的な動作において、デジタルフォームに電圧を変換する必要性が生じる時に、方法２００は、繰り返されるだろうことに留意する。
【００５０】
図１における簡素化された設計は、４ビットＡＤＣのシングルエンドバージョンとなり得る。単純化のためにシングルエンド装置として示しているが、典型的には、２つのキャパシタアレイを有した差動回路として実装されるだろう。その設計は、当然だが、キャパシタアレイに別（“８”）のキャパシタの組とそれに対応するインバータ／ドライバとを追加することで、５ビットの設計に拡張され得る。そして、同様の方法により、その設計は、ＡＤＣの更に高い分解能を取得するため、更に拡張され得る。もちろん、その設計はまた、“４”又は／及び“２”のキャパシタの組及びそれらに対応するインバータ／ドライバを除くことで３または２ビットにまで切り詰め得る。
【００５１】
図３Ａ、３Ｂ、３Ｃ、及び３ＤはＡＤＣ１００に類似するＡＤＣの選択された素子を示すが、差動動作のために構成される。図３Ａは、有限ステートマシン（ＦＳＭ）の選択された素子を示す。図３Ｂは、出力生成回路３０２で選択された素子を示す。図３Ｃは、１ビット差動量子化器回路３０３における選択された素子を示す。図３Ｄは、差動サンプリングスイッチ、差動キャパシタアレイ、及び制御素子に関連する差動キャパシタアレイのためのドライバ／インバータを含む回路３０４での選択された素子を示す。
【００５２】
この実施例での有限ステートマシン３０１は示すように４つのＤフリップフロップを含む。各々のＤフリップフロップの出力は、Ｒ（リセット）入力がｈｉｇｈの場合、クロック及びＤ入力に拘わらずｌｏｗに設定される。Ｒ入力がｌｏｗであって、クロック入力がｌｏｗからｈｉｇｈに遷移すると、出力Ｑは、クロックが遷移した時刻で入力Ｄの値をとる。出力Ｑは、次にｌｏｗからｈｉｇｈへとクロックが遷移するまでこの値を保持する。ステートマシンは、ＳＴＡＲＴ_ＣＯＮＶＥＲＳＩＯＮ入力パルスに付随して、ビットＳ＜０＞〜Ｓ＜３＞を出力する。ここでＳ＜３：０＞の状態遷移は、１０００−＞０１００−＞００１０−＞００００とされる。入力ＣＭＰ_ＤＯＮＥでの信号（有効な比較結果を生成する比較器を含む）は、ＦＳＭ３０１の各々の遷移を引き起こす。特別な状態遷移が必ずしも全ての実施例に必要ではないことに留意する。
【００５３】
出力生成回路３０２は、（以下説明するように）比較器出力のＨ（ｈｉｇｈ）及びＬ（ｌｏｗ）を受けるよう構成され、アナログ−デジタル変換のデジタル結果を出力するための適切な場所でそれらをラッチするよう構成される。ラッチは、ＦＳＭ３０１によって生成されたＳ＜３：０＞の状態によって制御される。ここで、出力生成回路３０２は、図示するように配列されたＡＮＤゲート及びＳＲラッチを含む。
【００５４】
量子化器回路３０３は、比較器３１０、ＳＲラッチ３１６、ＯＲ回路３１４、並びに比較器３１０の入力３１１及び３１２におけるキャパシタＣｅｘｔｒａ１及びＣｅｘｔｒａ２を含む。
【００５５】
差動電圧ＶＣＡＰｄ（ＡＤＣ１００のＶＣＡＰの差動アナログ、つまり比較器によって比較され／量子化される電圧）は、比較器３１０の入力３１１及び３１２に結合される。比較器３１０は、下記の通り機能するラッチされたＣＭＯＳ比較器になり得る。入力信号“ｌａｔｃｈ”がｌｏｗであるとき、比較器３１０は、リセットモードにされ、両方のその出力は強制的にｌｏｗ（デアサート）とされる。信号“ｌａｔｃｈ”がｈｉｇｈの場合、比較器３１０は、入力電圧ＶＣＡＰｄが普通はゼロの所定のしきい値よりも大きいか小さいかを判断する。ＶＣＡＰｄが、しきい値よりも大きい場合、信号Ｈは、Ｌがｌｏｗ（デアサート）を維持している間、ｈｉｇｈ（アサート）に遷移する。ＶＣＡＰｄが、しきい値より小さい場合、Ｈがｌｏｗとされている間、信号Ｌはｈｉｇｈに遷移する。入力信号がおおよそしきい値に等しい場合には、比較器は、ＨまたはＬのいずれもセットされ得ることのない、いわゆる準安定状態に入り得る。比較器３１０は、ある短期間の後に準安定状態を脱し、その時に、（比較器によって下された判断に応じて）Ｈ又はＬのいずれかがｈｉｇｈに遷移し、残りの出力がｌｏｗのままとされるだろう。
【００５６】
“ｌａｔｃｈ”信号は、ＳＲラッチ３１６のＱ出力によって生成され、その結果、出力Ｈ及びＬは、フリップフロップ３１６のＱ出力の立ち上がりエッジでラッチされる（つまり、比較器が作成される）ことに留意する。ＳＲラッチ３１６（本明細書において記述した別のＳＲラッチも同様）は、入力Ｓ（ｓｅｔ）がｈｉｇｈであって、入力Ｒ（ｒｅｓｅｔ）がｌｏｗとされる場合、セットモードにある。その後、ＳＲラッチの出力Ｑは、ｈｉｇｈに設定される。ＳＲラッチの入力Ｓがｈｉｇｈであって入力Ｒがｌｏｗである場合、ＳＲラッチは、リセットモードとされＳＲラッチのＱ出力はｌｏｗに設定される。入力Ｓ及びＲが共にｌｏｗとされる記憶モードにおいて、ＳＲラッチのＱ出力は最後の値を保持しつづける。別のゲート、フリップフロップ、及び同様の装置のケースにおいても同様に、Ｑ−ｂａｒ（／Ｑ）出力は、出力Ｑの反転に等しい。
【００５７】
図３Ｃは、ＣＭＰ_ＤＯＮＥ信号がＯＲゲート３１４の出力で生成され、ＯＲゲート３１４の入力で比較器３１０のＨ及びＬの出力を受けることを示す。ＣＭＰ_ＤＯＮＥ信号は、Ｈ及びＬが共にｌｏｗである時、デアサート（ｌｏｗ）とされる。この様にして、その名前が意味するように、ＣＭＰ_ＤＯＮＥ信号は、Ｈ及びＬ出力が有効で、比較器３１０が準安定状態でない時を示す指標として機能する。ＣＭＰ_ＤＯＮＥを使用することによって、比較器３１０が実際には準安定状態である時、十分な時間遅延が利用可能とされることをＡＤＣに確認させ、この同一の長い時間遅延が各々の比較器にインサートされるよう、同時にＡＤＣがスローダウンする必要はない。各々の比較器にとっての付加時間は、準安定状態の実際の存在（presence）に応じて使用され、そうでなければ使用されない。ＡＤＣの動作は、従って非同期とされ、そのスピードは増加する。
【００５８】
キャパシタ３１０の入力３１１及び３１２でのキャパシタＣｅｘｔｒａ１及びＣｅｘｔｒａ２は、比較が実行される電圧値の特定のレンジを定義及び／又は微調整するために使用され得る。結局のところ、これらキャパシタは、ＡＤＣの最下位ビットの値を変化させるために使用され得る。
【００５９】
図３Ｄに示す回路３０４の差動サンプリングスイッチ３４０は、図１のシングルエンドサンプリングスイッチ１２５を差動にしたものと同等となり得る。スイッチ３４０は、ＡＤＣへの入力での入力電圧Ｖｉｎの変形を受けるように構成され、例えば周波数Ｆｓでそれを周期的にサンプリングするよう構成される。回路が差動であるため、サンプリングスイッチ３４０は、例えば、電圧フォロアがハイインピーダンスを出力するモードであることを想定するように構成され、すなわちサンプリングスイッチ３４０を開く必要がある時に切り離されるように構成される場合に、Ｖｉｎを駆動する電圧フォロアの一部として実装され得る。同様に、サンプリングスイッチ３４０はブーストされたＮＭＯＳスイッチのペアとして実装され得る。
【００６０】
サンプリング段階において、差動サンプリングスイッチ３４０は閉じ、そしてスイッチ３４０の出力でのＶｉｎ電圧は、上部及び下部キャパシタＣＴ１、ＣＴ２、ＣＢ１、ＣＢ２、Ｃ２Ｔ１、Ｃ２Ｔ２、Ｃ２Ｂ１、Ｃ２Ｂ２、Ｃ４Ｔ１、Ｃ４Ｔ２、Ｃ４Ｂ１、及びＣ４Ｂ２にチャージされる。図３Ｄに示す全てのＳＲラッチは、リセットされる。サンプリング段階の最後において、スイッチが開く。
【００６１】
キャパシタＣＴ１、ＣＴ２、ＣＢ１、ＣＢ２、Ｃ２Ｔ１、Ｃ２Ｔ２、Ｃ２Ｂ１、Ｃ２Ｂ２、Ｃ４Ｔ１、Ｃ４Ｔ２、Ｃ４Ｂ１、及びＣ４Ｂ２は、差動キャパシタアレイと呼ぶことの出来得るものを形成する。キャパシタは、差動バイナリアレイを形成し得る。この場合、
ＣＢ１≒ＣＴ１≒ＣＢ２≒ＣＴ２≒Ｃ
Ｃ２Ｂ１≒Ｃ２Ｔ１≒Ｃ２Ｂ２≒Ｃ２Ｔ２≒２Ｃ
Ｃ４Ｂ１≒Ｃ４Ｔ１≒Ｃ４Ｂ２≒Ｃ４Ｔ２≒４Ｃ
図示するように、これら各々のキャパシタの一方電極は、正の入力差動ノード３４２Ｐ又は負の共通差動ノード３４２Ｎのいずれかに接続される。また図３Ｄに示すように、各々のキャパシタの他方電極は、Ｄ１Ｔ１−Ｄ４Ｔ１、Ｄ１Ｔ２−Ｄ４Ｔ２、Ｄ１Ｂ１−Ｄ４Ｂ１、及びＤ１Ｂ２−Ｄ４Ｂ２から選択された対応するドライバの出力に接続される。ドライバＤをインバータとして示しているが、必ずしも反転する必要はない。例えば、ドライバは非反転ドライバであっても良い。
【００６２】
ドライバＤ１Ｔ１−Ｄ４Ｔ１、Ｄ１Ｔ２−Ｄ４Ｔ２、Ｄ１Ｂ１−Ｄ４Ｂ１、及びＤ１Ｂ２−Ｄ４Ｂ２の各々の入力は、図３Ａ−３Ｄに表される別の装置によって制御される。ドライバは、相対的に高い参照電圧ＶＲＥＦＰ及び相対的に低い参照電圧ＶＲＥＦＮをも受ける。すぐ前のセンテンスにおける“相対的に”とは、ＶＲＥＦＰ＞ＶＲＥＦＮを意味することに留意する。変形例では、電圧ＶＲＥＦＰ及びＶＲＥＦＰは、例えば調整（安定化）された、そうでなければ安定した参照電圧のような、厳重に制御された参照電圧である。電圧ＶＲＥＦＮは（−ＶＲＥＦＰ）と等しくなり得る。それ故、各々のインバータの入力に応じて、同一のインバータの出力は、ＶＲＥＦＮ又はＶＲＥＦＰのいずれかで駆動される。これに対し、差動キャパシタアレイにおける各々のキャパシタの他方電極も、ＶＲＥＦＮ又はＶＲＥＦＰのいずれかで駆動される。ＶＲＥＦＮが負の電源電圧（又は接地電位）Ｖｓｓに、すなわちその近くに選択され得る一方、ＶＲＥＦＰは、正の電源電圧ＶＤＤに、すなわちその近くに選択され得る。
【００６３】
共通の差動ノード３４２Ｐ及び３４２Ｎは、１ビット量子化器３０３の入力３１１及び３１２にそれぞれ結合する。量子化器３０３のＨ及びＬの出力は、電圧ＶＲＥＦＰ及びＶＲＥＦＮによって定義されるレンジの中間で始動するようにセットされ得る。そのレンジの中間は、典型的には０（ＶＲＥＦＮ＝−ＶＲＥＦＰ）である。
【００６４】
サンプリング段階の後、つまり、差動サンプリングスイッチ３４０が開いた後、変換段階が開始される。図３に示すように、サンプリング段階は、ｈｉｇｈとされるＳＡＭＰ信号に相当し、変換段階はｌｏｗとされるＳＡＭＰ信号に相当する。
【００６５】
変換段階において次の事象が開始する。
【００６６】
ｈｉｇｈからｌｏｗへのＳＡＭＰ信号の遷移は、ＦＳＭ３０１の出力が“１０００”となるよう、ＦＳＭ３０１をリセットするＳＴＡＲＴ_ＣＯＮＶＥＲＳＩＯＮ信号のパルスを生成する。ＳＴＡＲＴ_ＣＯＮＶＥＲＳＩＯＮパルスは、ＯＲゲート３２２を介して比較器３１０を制御するＳＲラッチ３１６をもセットする。これにより、電圧ＶＣＡＰｄに応じて、比較器３１０にその出力のＨ又はＬのうち１つが設定される。出力ビットＹ＜３＞は、電圧ＶＣＡＰｄに応じて、再度ｈｉｇｈ又はｌｏｗに設定される。
【００６７】
出力Ｌがセットされると（比較器３１０の入力電圧が所定のしきい値、例えばゼロよりも小さいことを意味する）、ｂｉｔ“２”回路内の上側（ｕｐｐｅｒ）のＳＲラッチ３５２（図３Ｄ）は、セットされ、正の入力差動ノード３４２Ｐの電圧を４Ｃ／（４Ｃ＋２Ｃ＋２Ｃ＋１Ｃ＋１Ｃ＋ＣＥＸＴＲＡ）×（ＶＲＥＦＰ−ＶＲＥＦＮ）＝４Ｃ／（１０Ｃ＋ＣＥＸＴＲＡ）×（ＶＲＥＦＰ−ＶＲＥＦＮ）ボルトだけ増加させる。（このことは共通ノード１３０の電圧における増加に類似し、このことは更にＣＥＸＴＲＡを埋め合わせる（accounting for）ことに類似する。）負の入力差動ノード３４２Ｎでの電圧は同一の量だけ減少する。（分析は、共通ノード１３０について上記説明に類似し、各々がＣＥＸＴＲＡの静電容量を有するＣＥＸＴＲＡ１をＣＥＸＴＲＡ２キャパシタの存在を埋め合わせることでもある）このように、電圧ＶＣＡＰｄは４Ｃ／（５Ｃ＋ＣＥＸＴＲＡ）×（ＶＲＥＦＰ−ＶＲＥＦＮ）だけ増加される。
【００６８】
これに対し、信号Ｈが設定されると（比較器入力電圧が所定のしきい値より大きくなったことを示す）、ｂｉｔ“２”回路における下側のＳＲラッチ３５３は設定され、電圧ＶＣＡＰｄが４Ｃ／（５Ｃ＋ＣＥＸＴＲＡ）×（ＶＲＥＦＰ−ＶＲＥＦＮ）だけ減少される。
【００６９】
比較器３１０のＨ又はＬの出力はｈｉｇｈとされたため、ＯＲゲート３１４の出力におけるＣＭＰ_ＤＯＮＥ信号はアサートされ、ＳＲラッチ３１６をリセットする。ＳＲラッチ３１６は比較器３１０を制御し、従って、比較器３１０をリセットモードに戻し、Ｈ及びＬ出力の両方を強制的にｌｏｗとさせる。
【００７０】
ＣＭＰ_ＤＯＮＥ信号はＦＳＭ３０１のＤフリップフロップのクロック入力に接続される。それ故、ＣＭＰ_ＤＯＮＥをアサートすることは、ＦＳＭ３０１を次の段階、ここでは“０１００”、に前進もさせる。特定の状態及びそれらの遷移は実施例において変化し得ることに留意すべきである。
【００７１】
一旦、ｂｉｔ“２”回路におけるＳＲラッチ３５２又は３５３がセットされると、ＯＲゲート３５４及びワンショット（one shot）３５５はＣＡＰ_ＤＯＮＥ_ｐｕｌｓｅ＜２＞信号のパルスを生成する。このパルスは、比較器３１０を制御するＳＲラッチ３１６を、ＯＲゲート３２２（図３Ｃ）を介してセットするよう作動し、電圧ＶＣＡＰｄに基づき、比較器３１０にその（比較器３１０）出力のＨ又はＬのいずれか１つをセットさせる。結果として、出力ビットＹ＜２＞はｈｉｇｈ又はｌｏｗのいずれかに設定され、電圧ＶＣＡＰｄが上下に調整され、ＦＳＭ３０１は次の状態（ここでは、“０１００”）に前進する。
【００７２】
そのサイクルは、ｂｉｔ“２”回路について上述したように、実質的に同じ方法で、ｂｉｔ“１”回路のために繰り返され、出力ビットＹ＜１＞をｈｉｇｈ又はｌｏｗに設定し、電圧ＶＣＡＰｄを上下に調整し、次いでＦＳＭ３０１を次の状態（ここでは、“０００１”）に前進させる。そのサイクルは、ｂｉｔ“２”及び“１”回路について上述したように、実質的に同じ方法で、ｂｉｔ“０”回路についてもう一度繰り返され、出力ビットＹ＜０＞をｈｉｇｈ又はｌｏｗに設定し、次いでＦＳＭ３０１を次の状態（ここでは、“００００”）に前進させる。出力生成回路３０２に４ビットの結果がラッチされ、出力Ｙ＜３−０＞において利用可能となった状態で、この時にアナログ−デジタルサンプリング及び変換が完了する。
【００７３】
図４に、単純化された方法で、サンプリング及び変換段階の間でのＡＤＣ３００の選択された波形４００を示す。
【００７４】
図５は、図３Ａ−３ＤにおけるＡＤＣによって実行される漸次接近法デジタル−アナログ差分変換法５００の選択されたステップを例示し、ＡＤＣはアナログ−デジタル変換の準備が出来るとフローポイント５０１で開始される。
【００７５】
方法５００のサンプリング段階において、ステップ５０６で（１）アレイにおける第１バイナリキャパシタの組での各々のキャパシタは負の入力差動ノード３４２Ｎ及びＶＲＥＦＮ間で結合され、（２）アレイにおける第２バイナリのキャパシタの組での各々のキャパシタは、負の入力差動ノード３４２Ｎ及びＶＲＥＦＰ間で結合され、（３）アレイにおける第３バイナリキャパシタの組での各々のキャパシタは、正の入力差動ノード３４２ＰとＶＲＥＦＮ間で結合され、及び（４）アレイにおける第４バイナリキャパシタの組での各々のキャパシタは、正の入力差動ノード３４２ＰとＶＲＥＦＰ間で結合されるように、差動バイナリキャパシタアレイを駆動するドライバ／インバータを制御する回路が構成される。図３に関して、第１の組はＣＢ２、Ｃ２Ｂ２、及びＣ４Ｂ２を含み得る。第２の組はＣＢ１、Ｃ２Ｂ１、及びＣ４Ｂ１を含み得る。第３の組はＣＴ１、Ｃ２Ｔ１、及びＣ４Ｔ１を含み得る。そして、第４の組はＣＴ２、Ｃ２Ｔ２、及びＣ４Ｔ２を含み得る。
【００７６】
ステップ５０８において、差動サンプリングスイッチ３４０は閉じることで、負及び正の入力差動ノード３４２Ｐ及び３４２Ｎ間に生じるＶｉｎ電圧によってキャパシタＣＴ１、ＣＴ２、ＣＢ１、ＣＢ２、Ｃ２Ｔ１、Ｃ２Ｔ２、Ｃ２Ｂ１、Ｃ２Ｂ２、Ｃ４Ｔ１、Ｃ４Ｔ２、Ｃ４Ｂ１、及び４ＣＢ２をチャージする。
【００７７】
ステップ５１０において、差動サンプリングスイッチ３４０は開き、サンプリング段階が完了する。
【００７８】
変換段階において、次の事象が生じる。ステップ５１２において、ＶＣＡＰｄがしきい値よりも大きいか小さいかどうかを１ビット差動量子化回路３０３が判断（determines）する。ＶＣＡＰｄとしきい値とを比較した結果は、出力ワードのＭＳＢ（bit3）である。（図３において示されるもののような）実施例では、ＡＤＣは量子化器の出力で有効なデータの存在を検知し、有効なデータを検知する前ではなく、検知した際に、ＶＣＡＰｄ電圧を判断するステップを非同期的に完了する。上述したように、これは、準安定状態が実際に生じるかどうかに拘わらず、準安定状態を脱するために必要とされる時間を待つ必要性を回避する。
【００７９】
ＡＤＣは、ステップ５１４でＭＳＢを保持する。ステップ５１６において、ＡＤＣは、ドライバ／インバータを制御する回路を代える（切り替える）。その結果、（１）Ｃ４Ｔ１の一端はもはやＶＲＥＦＮに結合されず、その代わりにＶＲＥＦＰに結合され、Ｃ４Ｂ１の一端はもはやＶＲＥＦＰに結合されず、その代わりにＶＲＥＦＮに結合され、又は（２）Ｃ４Ｔ２の一端はもはやＶＲＥＦＰに結合されず、その代わりにＶＲＥＦＮに結合され、Ｃ４Ｂ２の一端はもはやＶＲＥＦＮに結合されず、その代わりにＶＲＥＦＰに結合される、のいずれかとされる。ステップ５１２において電圧がしきい値よりも小さかったということを比較器３１０の出力が示した場合、このステップによってＶＣＡＰｄ電圧は増加し、ステップ５１２において電圧がしきい値よりも大きかったということを比較器３１０の出力が示した場合、このステップによってＶＣＡＰｄ電圧は減少する。
【００８０】
ステップ５２２において、量子化器回路３０３は、ＶＣＡＰｄが今（つまり、ステップ５１６における切り替えの後）、しきい値よりも大きいか小さいかどうかを判断する。このステップにおけるＶＣＡＰｄとしきい値との比較結果は、出力ワードの次のビット（bit2）とされる。ＡＤＣはステップ５２４においてビット２を保持し、ステップ５２６において、ＡＤＣは、ドライバ／インバータを制御する回路を切り替える。その結果、（１）Ｃ２Ｔ１の一端はもはやＶＲＥＦＮに結合されず、その代わりにＶＲＥＦＰに結合され、Ｃ２Ｂ１の一端はもはやＶＲＥＦＰに結合されず、その代わりにＶＲＥＦＮに結合され、又は（２）Ｃ２Ｔ２の一端はもはやＶＲＥＦＰに結合されず、その代わりにＶＲＥＦＮに結合され、Ｃ２Ｂ２の一端はもはやＶＲＥＦＮに結合されず、その代わりにＶＲＥＦＰに結合される、のいずれかとされる。ステップ５２２で電圧がしきい値よりも小さかったことを比較器３１０の出力が示した場合、最後のステップによってＶＣＡＰｄ電圧が増加し、ステップ５２２で電圧がしきい値よりも大きかったことを比較器３１０の出力が示した場合、最後のステップによってＶＣＡＰｄ電圧が減少する。
【００８１】
ステップ５３２において、量子化器回路３０３は、ＶＣＡＰｄが今（ステップ５２６の切り替えの後）、しきい値よりも大きいか小さいかどうかを判断する。このステップにおけるＶＣＡＰｄとしきい値との比較の結果は、出力ワードの次のビット（bit1）とされる。ＡＤＣはステップ５３４においてビット１を保持し、ステップ５３６において、ドライバ／インバータを制御する回路を切り替える。その結果、（１）ＣＴ１の一端はもはやＶＲＥＦＮに結合されず、その代わりにＶＲＥＦＰに結合され、ＣＢ１の一端はもはやＶＲＥＦＰに結合されず、その代わりにＶＲＥＦＮに結合され、又は（２）ＣＴ２の一端はもはやＶＲＥＦＰに結合されず、その代わりにＶＲＥＦＮに結合され、ＣＢ２の一端はもはやＶＲＥＦＮに結合されず、その代わりにＶＲＥＦＰに結合される、のいずれかとされる。ステップ５３２で電圧がしきい値よりも小さかったことを比較器３１０の出力が示した場合、最後のステップによってＶＣＡＰｄ電圧が増加し、ステップ５３２で電圧がしきい値よりも大きかったことを比較器３１０の出力が示した場合、最後のステップによってＶＣＡＰｄ電圧が減少する。
【００８２】
ステップ５４２において、量子化器回路３０３は、ＶＣＡＰｄが今（ステップ５３６の切り替えの後）、しきい値よりも大きいか小さいかどうかを、判断する。このステップにおけるＶＣＡＰｄとしきい値との比較の結果は、出力ワードのＬＳＢ（bit0）とされる。ＡＤＣはステップ５４４においてビット０を保持する。
【００８３】
方法５００は、フローポイント５９９で終了する。典型的な動作において、デジタルフォームに電圧を変換する必要性が生じる時に、方法２００は、繰り返されるだろうことに留意する。
【００８４】
本明細書で記述した装置及び方法は、例えば、ネットワーク内の複数のアクセス局間で、又は外部のアクセスネットワークの更なるネットワークに接続されるアクセス局又は装置間で音声及び／又はデータパケットを運ぶセルラー無線ネットワーク内で動作するアクセス局を含むさまざまな電子装置で使用され得る。特に、方法及び装置は、アクセス局におけるシグマデルタモジュレータの一部として使用され得る。その装置は、あらゆる多目的なアナログ−デジタル変換器として使用され得る。
【００８５】
本明細書において、様々な方法でのステップ及び判断は、連続的に記載され得るが、これらのステップ及び判断のいくつかは、同時に、又は平行に、非同期的に又は同期的に、パイプライン方式で、又は別の方法で、別々の素子によって実行され得る。文章から明らかにされなければ、又は本質的に必要とされなければ、明確にそう示される場合を除いて、本明細書がそれらを記載する、同じ順番でステップ及び判断を実行する必要性は特にない。しかし、選択された変形例において、記述された特別な順序で、及び／又は添付した図に示すようにステップ及び判断が実行されることに留意すべきである。更に、全ての実施例又は変形例において例示された全てのステップ及び判断は必要とされ得ないが、一方で、明示的に例示されていないあるいくつかのステップ及び判断は、いくつかの実施例／変形例において好ましいとされ得る。
【００８６】
当業者であれば、情報や信号が、あらゆるさまざまな異なる科学技術や技術で使用されることで表されうることを理解するだろう。例えば、上記記載の至る所で参照され得る、例えば、データ、指示、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界又は磁性粒子、光学場又は光粒子、またはそれら任意の組み合わせによって表されうる。
【００８７】
当業者であれば、本明細書において開示された実施例に関連して記載された様々な実例となる論理ブロック、モジュール、回路、及びアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、又はこれらの組み合わせとして実装され得ることを、更に理解するだろう。ハードウェア及びソフトウェアのこの互換性を明白にするため、さまざまな実例となるコンポーネント、ブロック、モジュール、回路、及びステップは、それら機能性の点から一般的に上述され得る。そのような機能目的が、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアとの組み合わせとして実装されたとしても、全体のシステムに課される、特定のアプリケーション及び設計における制限に依存する。当業者は、各々の特定のアプリケーションに関して、変化した方法で記述された機能目的を実装され得るが、そのような実装の判断は、本願発明の範囲から逸脱させるような解釈をするべきではない。
【００８８】
開示された実施形態に関連して本明細書で述べた様々な例示の論理ブロック、モジュール、及び回路は、本明細書で述べた機能を実行するために設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア部品、またはその任意の組合せによって実装または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代るものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、計算デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連係した１つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実施され得る。
【００８９】
開示された実施形態に関連して述べた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその二つの組合せにおいて具体化され得る。ソフトウェアモジュールは、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）、フラッシュメモリ、Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）、Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（ＥＰＲＯＭ）、Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形の任意の記録媒体に存在し得る。典型的な記録媒体は、プロセッサが記録媒体から情報を読出し、そして記録媒体へ情報を書込むことが出来るように、プロセッサへ結合され得る。これに代るものでは、記録媒体は、プロセッサへ一体化されても良い。プロセッサ及び記録媒体は、ＡＳＩＣ内にあっても良い。ＡＳＩＣは、ユーザ端末内にあっても良い。あるいは、プロセッサ及び記録媒体は、ユーザ端末においてディスクリート部品としてあっても良い。
【００９０】
開示された実施形態の上記説明は、当業者に本発明の製造及び使用を容易にするために与えられる。これら実施形態の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲及び精神から逸脱することなく、その他の実施形態に適用され得る。よって、本発明は、本明細書に示された実施形態に限定することを意図したものではないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
以下に、本願の出願当初の特許請求の範囲を付記する。
[1]比較器入力及び比較器出力を備える比較器と、
前記比較器出力に結合される制御ブロック入力を備える制御ブロックと、
各々のキャパシタペアが第１キャパシタと第２キャパシタとを備え、静電容量の値は実質的に２進数（binary progression）を形成する複数のキャパシタペアであって、前記複数のキャパシタペアの各キャパシタが、前記比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタペアと、
入力電圧を受けるよう構成されたスイッチ入力と、前記比較記入力に結合されるスイッチ出力と、制御スイッチ入力とを備え、前記制御スイッチ入力の状態に基づき、閉じて前記スイッチ出力に前記入力電圧を転送し、又は開いてスイッチ出力から前記入力電圧を分離するよう構成されるサンプリングスイッチと
を具備し、
前記制御ブロックは、
前記第１キャパシタの第２端が第１参照電圧に結合され、前記第２キャパシタの第２端は、前記第１参照電圧よりも小さい第２参照電圧に結合されるように前記複数のキャパシタペアに初期バイアスを供給し、
前記比較記入力での電圧Ｖｓが、前記サンプリングスイッチが開いた際の前記入力電圧に実質的に等しくなるよう前記第１及び第２キャパシタをチャージするため前記サンプリングスイッチを開閉し、
前記比較器に前記電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電圧Ｖｓと比較器の所定のしきい値Ｖｔとを比較させ、
静電容量の値が減少する順に配置された前記キャパシタペアの各々に関し、（１）最後に取得した前記ワードのビットが、電圧Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示す場合、前記キャパシタペアの各々における前記第１キャパシタの前記第２端を第１参照電圧から第２参照電圧に順に切り替え、又は前記最後に取得した前記ワードのビットが、Ｖｔ＞Ｖｓを示す場合、前記キャパシタペアの各々における前記第２キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に順に切り替え、（２）切り替えた後、前記ワードの次のビットを取得するため、前記比較器に前記電圧Ｖｓと前記比較器の所定のしきい値Ｖｔとを比較させるアナログ−デジタル変換器。
[2]各々が第１ドライバと第２ドライバとを備えたドライバペアを備える複数のドライバペアを更に備え、
前記ドライバペアの各々は、前記複数のキャパシタペアにおいて異なるキャパシタペアに対応し、
各々の前記ドライバペアにおける前記第１ドライバは、前記制御ブロックによって制御される入力及び前記各々の前記ドライバペアに対応する前記キャパシタペアの前記第１キャパシタの前記第２端に結合される出力を備え、
前記ドライバペアの各々における前記第２ドライバは、前記制御ブロックによって制御される入力及び前記ドライバペアの各々に対応する前記キャパシタペアの前記第２キャパシタペアの前記第２端に結合される出力を備え、
前記制御ブロックは前記初期バイアスを供給し、前記ドライバの前記入力を制御することで前記キャパシタの前記第２端を切り替えるよう構成される[1]のアナログ−デジタル変換器。
[3]前記複数のドライバペアの各々のドライバは、インバータを備える[2]のアナログ−デジタル変換器。
[4]前記比較器が準安定状態ではない時であって、前記比較器が有効な出力を供給している時を示す回路を更に具備する[3]のアナログ−デジタル変換器。
[5]前記スイッチ入力に結合される電圧フォロア出力を有する電圧フォロアを更に具備する[3]のアナログ−デジタル変換器。
[6]前記サンプリングスイッチは、前記サンプリングスイッチが開いている時、オフとされ、前記サンプリングスイッチが閉じている時、オンとされる電圧フォロアを更に具備する[3]のアナログ−デジタル変換器。
[7]比較器入力及び比較器出力を備えた比較器を供給することと、
各々のキャパシタペアが第１キャパシタと第２キャパシタとを備え、静電容量の値は実質的に２進数を形成する複数のキャパシタペアであって、前記複数のキャパシタペアの各キャパシタが、前記比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタペアを供給することと、
前記第１キャパシタの前記第２端に第１参照電圧が結合され、前記第２キャパシタの前記第２端に、前記第１参照電圧よりも小さい第２参照電圧が結合されるように初期バイアスを前記複数のキャパシタペアに供給することと、
サンプリングスイッチが開いたとき、前記サンプリングスイッチの入力での入力電圧と前記比較器入力での電圧Ｖｓが実質的に同一となるように、前記第１及び第２キャパシタをチャージするため前記サンプリングスイッチを開閉することと、
前記電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するよう、前記電圧Ｖｓと比較器の所定のしきい値とを比較することと、
前記第１ビットを取得した後、静電容量の値が減少する順に配置された前記キャパシタペアの各々に関し、
（１）前記ワードの最後に取得したビットが、前記電圧Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタペアの各々のうち前記第１キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替え、又は前記ワードの最後に取得したビットが電圧Ｖｓ＞Ｖｔを示す場合、順に前記キャパシタペアの各々のうち前記第２キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、
（２）切り替えた後、前記ワードの次のビットを取得するため、前記電圧Ｖｓと前記比較器の所定のしきい値Ｖｔとを比較する、電圧をデジタル値に変換する方法。
[8]前記比較器が準安定状態ではない時であって、前記比較器が有効な出力を供給している時を示す回路を供給することを更に具備する[7]の方法。
[9]前記第１及び第２参照電圧を供給することを更に備える[7]の方法。
[10]入力を量子化する手段と出力を量子化する手段とを備える量子化手段と、
出力を量子化する前記手段に結合される入力を制御する手段を備える制御手段と、
各々のキャパシタペアが第１キャパシタと第２キャパシタとを備え、静電容量の値は実質的に２進法を形成する複数のキャパシタペアであって、前記複数のキャパシタペアの各キャパシタが、入力を量子化する手段に結合された第１端と第２端とを備える、前記複数のキャパシタペアと、
入力電圧を受けるよう構成された入力をサンプリングする手段、入力を量子化する手段に結合された出力をサンプリングする手段、及び制御入力を備えるサンプリング手段と
を具備し、
前記制御手段は、
前記第１キャパシタの前記第２端に第１参照電圧が結合され、前記第２キャパシタの第２端に、前記第１参照電圧よりも小さい第２参照電圧が結合されるように初期バイアスを前記複数のキャパシタペアに供給し、
入力を量子化する手段での電圧Ｖｓが、ハイインピーダンス状態に入る出力の前記サンプリング手段の際の前記入力電圧に実質的に同一となるよう、前記第１及び第２キャパシタをチャージするため前記サンプリング手段を操作し、
前記量子化手段に、前記電圧Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電圧Ｖｓを量子化させ、
前記第１ビットを取得した後、静電容量の値を順に減少する前記キャパシタペアの各々に関し、
（１）前記ワードの最後に取得したビットが、前記電圧Ｖｓが比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタペアの各々のうち前記第１キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替え、又は前記ワードの最後に取得したビットがＶｔ＞Ｖｓを示す場合、順に前記キャパシタペアの各々のうち前記第２キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、
（２）切り替えた後、前記ワードの次のビットを取得するため、前記量子化手段に、前記電圧Ｖｓを量子化するよう構成されるアナログ−デジタル変換器。
[11]第１及び第２の比較器入力と比較器出力とを備えた比較器と、
前記比較器出力に結合された制御ブロック入力を備えた制御ブロックと、
各々のキャパシタの組が第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを備え、静電容量の値は実質的に２進法を形成する複数のキャパシタの組であって、前記複数のキャパシタの組のうち前記第１及び第２キャパシタの各々が、前記第１比較器入力に結合された第１端と第２端とを備え、前記複数のキャパシタの組のうち前記第３及び第４キャパシタの各々が、前記第２比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタの組と、
入力電位差を受けるよう構成されたスイッチ入力、前記第１及び第２比較器入力に結合されたスイッチ出力、及び制御スイッチ入力を備え、閉じて前記入力電位差を前記スイッチ出力に転送し、または開いて前記制御スイッチ入力の状態に基づき、前記スイッチ出力でハイインピーダンスを供給するよう構成されたサンプリングスイッチと
を具備し、
前記制御ブロックは、
前記第１及び第４キャパシタの前記第２端が第２参照電圧に結合され、前記第２及び第３キャパシタの前記第２端が、前記第２参照電圧よりも大きい第１参照電圧に結合されるように前記複数のキャパシタの組に初期バイアスを供給し、
前記第１及び第２比較器入力間での電位差Ｖｓが、前記サンプリングスイッチが開いた際の前記入力電位差に実質的に等しくなるよう前記キャパシタの組をチャージするため前記サンプリングスイッチを開閉し、
前記電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電位差Ｖｓと前記比較器の所定のしきい値とを比較し、
前記第１ビットを取得した後、静電容量の値を順に減少する前記キャパシタの組の各々に関し、
（１）前記ワードの最後に取得したビットが、前記電位差Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタの組の各々のうち前記第２キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替え、順に前記キャパシタの組の各々のうち前記第４キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、
（２）前記ワードの最後に取得したビットがＶｔ＞Ｖｓを示す場合、順に前記キャパシタの組の各々のうち前記第１キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、順に前記キャパシタの組の各々のうち前記第３キャパシタの前記第２端を前記第１参照電圧から前記第２参照電圧に切り替え、
（３）切り替えた後、前記ワードの次のビットを取得するため、前記電位差Ｖｓと前記比較器の所定のしきい値Ｖｔとを比較する、よう構成されるアナログ−デジタル変換器。
[12]複数の前記ドライバの組は更に、
ドライバの組の各々が第１ドライバ、第２ドライバ、第３ドライバ、及び第４ドライバを備え、前記ドライバの組の各々は前記複数のキャパシタの組のうちの異なるキャパシタの組に対応し、
前記ドライバの組の各々のうちの前記第１ドライバは、前記制御ブロックにより制御される入力と、前記ドライバの組の各々の対応する前記キャパシタの組における前記第１キャパシタの前記第２端に結合される出力とを備え、
前記ドライバの組の各々のうちの前記第２ドライバは、前記制御ブロックにより制御される入力と、前記ドライバの組の各々の対応する前記キャパシタの組における前記第２キャパシタの前記第２端に結合される出力とを備え、
前記ドライバの組の各々のうちの前記第３ドライバは、前記制御ブロックにより制御される入力と、前記ドライバの組の各々の対応する前記キャパシタの組における前記第３キャパシタの前記第２端に結合される出力とを備え、
前記ドライバの組の各々のうちの前記第４ドライバは、前記制御ブロックにより制御される入力と、前記ドライバの組の各々の対応する前記キャパシタの組における前記第４キャパシタの前記第２端に結合される出力とを備え、
前記制御ブロックは、前記初期バイアスを供給し、前記ドライバの前記入力を制御することで前記キャパシタの前記第２端を切り替えるよう構成される[11]のアナログ−デジタル変換器。
[13]前記複数のドライバの組の各々のドライバは、インバータを備える[12]のアナログ−デジタル変換器。
[14]前記スイッチ入力に結合される第１及び第２電圧フォロア出力を有する差動電圧フォロアを更に具備する[13]のアナログ−デジタル変換器。
[15]前記サンプリングスイッチは、更に差動電圧フォロアを具備し、
前記差動電圧フォロアは、前記サンプリングスイッチが開いた時、オフとされ、
前記差動電圧フォロアは、前記サンプリングスイッチが閉じた時、オンとされる[13]のアナログ−デジタル変換器。
[16]前記比較器は、
比較器と、
前記比較器が準安定状態でない時であって、前記比較器が有効な出力を供給する時を検知するよう構成された回路と、を含む[13]のアナログ−デジタル変換器。
[17]前記回路に、前記比較器が準安定状態でなく、前記比較器が有効な出力を供給することを検知することに応じて状態を変化させるよう構成された非同期のステートマシンを更に具備する[16]のアナログ−デジタル変換器。
[18]第１及び第２の比較器入力と比較器出力とを備えた比較器を供給することと、
各々のキャパシタの組が第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを備え、静電容量の値は実質的に２進数を形成する複数のキャパシタの組であって、前記複数のキャパシタの組のうち前記第１及び第２キャパシタの各々が、前記第１比較器入力に結合された第１端と第２端とを備え、前記複数のキャパシタの組のうち前記第３及び第４キャパシタの各々が、前記第２比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタの組を供給することと、
前記第１及び第４キャパシタの前記第２端が第２参照電圧に結合され、前記第２及び第３キャパシタの前記第２端が、前記第２参照電圧よりも大きい第１参照電圧に結合されるように前記複数のキャパシタの組に初期バイアスを供給することと、
前記第１及び第２比較器入力間での電位差Ｖｓが、前記サンプリングスイッチが開いた時の前記サンプリングスイッチの入力における入力電位差に実質的に等しくなるよう前記キャパシタの組をチャージするため前記サンプリングスイッチを開閉することと、
前記電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電位差Ｖｓと比較器の所定のしきい値Ｖｔとを比較することと、
前記第１ビットを取得した後、静電容量の値を順に減少する前記キャパシタの組の各々に関し、
（１）前記ワードの最後に取得したビットが、前記電位差Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタの組の各々のうち前記第２キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替えることと、順に前記キャパシタの組の各々のうち前記第４キャパシタの前記第２端を前記第１参照電圧から前記第２参照電圧に切り替えることと、
（２）前記ワードの最後に取得したビットがＶｔ＞Ｖｓを示す場合、順に前記キャパシタの組の各々のうち前記第１キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替えることと、順に前記キャパシタの組の各々のうち前記第３キャパシタの前記第２端を前記第１参照電圧から前記第２参照電圧に切り替えることと、
（３）切り替えた後、前記ワードの次のビットを取得するため、前記電位差Ｖｓと前記比較器の所定のしきい値Ｖｔとを比較することと、のステップを具備する電圧をデジタル値に変換する方法。
[19]前記比較器を供給する前記ステップは、比較器を供給することと、
前記比較器が準安定状態でなく、前記比較器出力が有効である時を検知するよう構成された回路を供給すること、を具備する[18]の方法。
[20]切り替える前記ステップは、前記比較器が準安定状態でなく、前記比較器出力が有効であることを示す前記回路に応じて非同期で実行される[18]の方法。
[21]前記第１及び第２参照電圧を供給することを更に具備する[18]の方法。
[22]第１及び第２の比較器入力と比較器出力とを備えた電圧量子化手段と、
前記比較器出力に結合される入力を制御する手段を備える制御手段と、
各々のキャパシタの組が第１キャパシタ、第２キャパシタ、第３キャパシタ、及び第４キャパシタを備え、静電容量の値は実質的に２進数を形成する複数のキャパシタの組であって、前記複数のキャパシタの組のうち前記第１及び第２キャパシタの各々が、前記第１比較器入力に結合された第１端と第２端とを備え、前記複数のキャパシタの組のうち前記第３及び第４キャパシタの各々が、前記第２比較器入力に結合された第１端と第２端とを備える、前記複数のキャパシタの組と、
入力電位差を受けるよう構成された入力をサンプリングする手段と、前記第１及び第２比較器入力に結合された出力をサンプリングする手段と、及び制御入力をサンプリングする手段と備え、閉じて前記入力電位差を、前記出力をサンプリングする手段に転送するよう構成され、または開いて前記制御入力をサンプリングする手段の状態に基づき、前記出力をサンプリングする手段でハイインピーダンスを供給するよう構成されたサンプリング手段と
を具備し、
前記制御手段は、
前記第１及び第４キャパシタの第２端が第２参照電圧に結合され、前記第２及び第３キャパシタの前記第２端が、前記第２参照電圧よりも大きい第１参照電圧に結合されるように前記複数のキャパシタの組に初期バイアスを供給し、
入力を量子化する前記第１及び第２手段間での電位差Ｖｓが、前記サンプリング手段が開いた時の前記入力電位差に実質的に等しくなるよう前記キャパシタの組をチャージするため前記サンプリング手段を開閉（open and close）し、
前記量子化手段に、前記電位差Ｖｓのデジタル表記に対応する出力ワードの第１ビットを取得するため、前記電位差を量子化させ、
前記第１ビットを取得した後、静電容量の値を順に減少する前記キャパシタの組の各々に関し、
（１）前記ワードの最後に取得したビットが、前記電位差Ｖｓが前記比較器の所定のしきい値Ｖｔよりも大きい（Ｖｓ＞Ｖｔ）ことを示した場合、順に前記キャパシタの組の各々のうち前記第２及び第３キャパシタの前記第２端を第１参照電圧から第２参照電圧に切り替え、
前記ワードの最後に取得したビットがＶｔ＞Ｖｓを示す場合、順に前記キャパシタの組の各々のうち前記第２及び第３キャパシタの前記第２端を前記第２参照電圧から前記第１参照電圧に切り替え、
（２）切り替えた後、前記量子化手段に、前記ワードの次のビットを取得するため、前記電位差Ｖｓを量子化させるアナログ−デジタル変換器。
[23]電圧をデジタル値に変換する方法であって、前記方法は、
サンプリングした電圧を取得するため前記電圧をサンプリングするステップと、
漸次接近法を介して、前記サンプリングした電圧を前記デジタル値に変換するステップと
を具備する方法。
【００９１】
特許請求の範囲は、以下の通りである。
【図１】
0005265782.tif 000002
【図２】
0005265782.tif 000003
【図３Ａ】
0005265782.tif 000004
【図３Ｂ】
0005265782.tif 000005
【図３Ｃ】
0005265782.tif 000006
【図３Ｄ】
0005265782.tif 000007
【図４】
0005265782.tif 000008
【図５】
0005265782.tif 000009