(57)【特許請求の範囲】
【請求項１】
処理装置と、
ＰＥＳ（Packetized Elementary Stream）を処理する第１の処理部と、
ＥＳ（Elementary Stream）を処理する第２の処理部と、
前記第１の処理部及び前記第２の処理部によってアクセス可能な、第１の記憶部と、
前記処理装置によってアクセス可能な第２の記憶部と
を備え、
前記第１の処理部は、複数のＰＥＳの各々のペイロードを前記第１の記憶部に格納し、
前記第２の記憶部には、複数のＰＥＳの各々のヘッダ内の時刻情報が格納され、
前記第２の処理部は、前記第１の記憶部に格納されている複数のペイロードの中から、シーケンスの開始点を示す特定の情報を含む特定のペイロードを探索し、
前記処理装置は、前記第２の記憶部に格納されている複数の時刻情報の中から、前記特定のペイロードに対応する特定の時刻情報を探索し、
前記第２の処理部は、前記特定の時刻情報に基づいてＥＳの処理を実行する、データ処理システム。
【請求項２】
前記第１の処理部及び前記処理装置によってアクセス可能な、第３の記憶部と、
前記第２の処理部及び前記処理装置によってアクセス可能な、第４の記憶部と
をさらに備え、
前記第１の処理部は、複数のペイロードの各々の格納アドレスを前記第３の記憶部に格納し、
前記第２の処理部は、前記特定のペイロードの格納アドレスを前記第４の記憶部に格納し、
前記処理装置は、前記第３の記憶部に格納されている複数の格納アドレスと、前記第４の記憶部に格納されている格納アドレスとに基づいて、前記特定の時刻情報を探索する、請求項１に記載のデータ処理システム。
【請求項３】
前記第２の記憶部には、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて格納される、請求項２に記載のデータ処理システム。
【請求項４】
前記シーケンスの開始点を示す特定の情報は、シーケンスヘッダであり、
前記第４の記憶部に格納される格納アドレスは、前記シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスである、請求項２又は３に記載のデータ処理システム。
【請求項５】
前記処理装置はＣＰＵである、請求項１〜４のいずれか一つに記載のデータ処理システム。
【請求項６】
（Ａ）ＰＥＳ（Packetized Elementary Stream）をヘッダとペイロードとに分離するステップと、
（Ｂ）複数のＰＥＳの各々のペイロードを、第１の記憶部に格納するステップと、
（Ｃ）複数のＰＥＳの各々のヘッダ内の時刻情報を、第２の記憶部に格納するステップと、
（Ｄ）前記第１の記憶部に格納されている複数のペイロードの中から、シーケンスの開始点を示す特定の情報を含む特定のペイロードを探索するステップと、
（Ｅ）前記第２の記憶部に格納されている複数の時刻情報の中から、前記特定のペイロードに対応する特定の時刻情報を探索するステップと、
（Ｆ）前記特定の時刻情報に基づいてＥＳ（Elementary Stream）の処理を実行するステップと
を備える、データ処理方法。
【請求項７】
（Ｇ）複数のペイロードの各々の格納アドレスを第３の記憶部に格納するステップと、
（Ｈ）前記特定のペイロードの格納アドレスを第４の記憶部に格納するステップと
をさらに備え、
前記ステップ（Ｅ）においては、前記第３の記憶部に格納されている複数の格納アドレスと、前記第４の記憶部に格納されている格納アドレスとに基づいて、前記特定の時刻情報が探索される、請求項６に記載のデータ処理方法。
【請求項８】
前記ステップ（Ｃ）においては、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて前記第２の記憶部に格納される、請求項７に記載のデータ処理方法。
【請求項９】
前記シーケンスの開始点を示す特定の情報は、シーケンスヘッダであり、
前記ステップ（Ｈ）において前記第４の記憶部に格納される格納アドレスは、前記シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスである、請求項７又は８に記載のデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理システム及びデータ処理方法に関し、特に、ＭＰＥＧ−２規格に準拠したデコーダにおける、データ処理システム及びデータ処理方法に関する。
【背景技術】
【０００２】
ＭＰＥＧ−２のＴＳ（Transport Stream）は、ビデオデータを伝送するＰＥＳ（Packetized Elementary Stream）と、オーディオデータを伝送するＰＥＳと、その他のデータを伝送するＰＥＳとを含んで構成されている。ＭＰＥＧ−２のシステムデコーダでは、まず、ＴＳに含まれる複数のＰＥＳが、伝送するデータの種類別に分離される。次に、各ＰＥＳが、ヘッダとペイロードとに分離される。ヘッダには、ＰＴＳ（Presentation Time Stamp：提示時刻情報）又はＤＴＳ（Decoding Time Stamp：デコード時刻情報）等の時刻情報が含まれている。ペイロードには、ＥＳ（Elementary Stream）が含まれている。ＥＳは、例えば符号化されたビデオデータやオーディオデータである。ＭＰＥＧ−２のシステムデコーダは、ビデオデコーダ及びオーディオデコーダ等を含んで構成されており、これらのデコーダは、ヘッダに含まれる時刻情報に基づいて、ＥＳの提示又は復号を実行する。
【０００３】
図１２は、ＭＰＥＧ−２のビデオデコーダ１００の構成を示すブロック図である。図１２に示すように、ビデオデコーダ１００は、ＰＥＳデコード部１０１、バッファ１０２，１０３、判断回路１０４、及びＥＳデコード部１０５を備えて構成されている。
【０００４】
ＰＥＳデコード部１０１は、外部から入力されたＰＥＳを、ヘッダとペイロードとに分離する。ペイロードはバッファ１０２に格納され、ヘッダはバッファ１０３に格納される。バッファ１０２及びバッファ１０３には、連続して入力された複数のＰＥＳに対応する複数のペイロード及び複数のヘッダが、それぞれ格納される。判断回路１０４は、バッファ１０２に格納されている複数のペイロードの中に、シーケンスヘッダを含むペイロード（以下「特定ペイロード」と称す）が存在するか否かを判断する。そして、特定ペイロードが存在する場合には、判断回路１０４は、その特定ペイロードに対応するヘッダの中の時刻情報（以下「特定時刻情報」と称す）をバッファ１０３から読み出し、その特定時刻情報に基づいてＥＳのデコード処理を実行する。
【０００５】
なお、ＭＰＥＧ−２のデコーダに関連する技術は、例えば下記特許文献１に開示されている。
【０００６】
【特許文献１】特開２００３−２４４６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１２に示したビデオデコーダ１００によると、ビデオデコーダの機能が全てハードウェアとして構築されているため、回路規模が増大する。
【０００８】
本発明はかかる事情に鑑みて成されたものであり、ハードウェアとソフトウェアとの協働によってデコード機能を実現することにより、デコーダの回路規模を削減することが可能な、データ処理システム及びデータ処理方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明に係るデータ処理システムは、処理装置と、ＰＥＳ（Packetized Elementary Stream）を処理する第１の処理部と、ＥＳ（Elementary Stream）を処理する第２の処理部と、前記第１の処理部及び前記第２の処理部によってアクセス可能な、第１の記憶部と、前記処理装置によってアクセス可能な第２の記憶部とを備え、前記第１の処理部は、複数のＰＥＳの各々のペイロードを前記第１の記憶部に格納し、前記第２の記憶部には、複数のＰＥＳの各々のヘッダ内の時刻情報が格納され、前記第２の処理部は、前記第１の記憶部に格納されている複数のペイロードの中から、シーケンスの開始点を示す特定の情報を含む特定のペイロードを探索し、前記処理装置は、前記第２の記憶部に格納されている複数の時刻情報の中から、前記特定のペイロードに対応する特定の時刻情報を探索し、前記第２の処理部は、前記特定の時刻情報に基づいてＥＳの処理を実行する。
【００１０】
第２の発明に係るデータ処理システムは、第１の発明に係るデータ処理システムにおいて特に、前記第１の処理部及び前記処理装置によってアクセス可能な、第３の記憶部と、前記第２の処理部及び前記処理装置によってアクセス可能な、第４の記憶部とをさらに備え、前記第１の処理部は、複数のペイロードの各々の格納アドレスを前記第３の記憶部に格納し、前記第２の処理部は、前記特定のペイロードの格納アドレスを前記第４の記憶部に格納し、前記処理装置は、前記第３の記憶部に格納されている複数の格納アドレスと、前記第４の記憶部に格納されている格納アドレスとに基づいて、前記特定の時刻情報を探索することを特徴とする。
【００１１】
第３の発明に係るデータ処理システムは、第２の発明に係るデータ処理システムにおいて特に、前記第２の記憶部には、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて格納されることを特徴とする。
【００１２】
第４の発明に係るデータ処理システムは、第２又は第３の発明に係るデータ処理システムにおいて特に、前記シーケンスの開始点を示す特定の情報は、シーケンスヘッダであり、前記第４の記憶部に格納される格納アドレスは、前記シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスであることを特徴とする。
【００１３】
第５の発明に係るデータ処理システムは、第１〜第４のいずれか一つの発明に係るデータ処理システムにおいて特に、前記処理装置はＣＰＵであることを特徴とする。
【００１４】
第６の発明に係るデータ処理方法は、（Ａ）ＰＥＳ（Packetized Elementary Stream）をヘッダとペイロードとに分離するステップと、（Ｂ）複数のＰＥＳの各々のペイロードを、第１の記憶部に格納するステップと、（Ｃ）複数のＰＥＳの各々のヘッダ内の時刻情報を、第２の記憶部に格納するステップと、（Ｄ）前記第１の記憶部に格納されている複数のペイロードの中から、シーケンスの開始点を示す特定の情報を含む特定のペイロードを探索するステップと、（Ｅ）前記第２の記憶部に格納されている複数の時刻情報の中から、前記特定のペイロードに対応する特定の時刻情報を探索するステップと、（Ｆ）前記特定の時刻情報に基づいてＥＳ（Elementary Stream）の処理を実行するステップとを備える。
【００１５】
第７の発明に係るデータ処理方法は、第６の発明に係るデータ処理方法において特に、（Ｇ）複数のペイロードの各々の格納アドレスを第３の記憶部に格納するステップと、（Ｈ）前記特定のペイロードの格納アドレスを第４の記憶部に格納するステップとをさらに備え、前記ステップ（Ｅ）においては、前記第３の記憶部に格納されている複数の格納アドレスと、前記第４の記憶部に格納されている格納アドレスとに基づいて、前記特定の時刻情報が探索されることを特徴とする。
【００１６】
第８の発明に係るデータ処理方法は、第７の発明に係るデータ処理方法において特に、前記ステップ（Ｃ）においては、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて前記第２の記憶部に格納されることを特徴とする。
【００１７】
第９の発明に係るデータ処理方法は、第７又は第８の発明に係るデータ処理方法において特に、前記シーケンスの開始点を示す特定の情報は、シーケンスヘッダであり、前記ステップ（Ｈ）において前記第４の記憶部に格納される格納アドレスは、前記シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスであることを特徴とする。
【発明の効果】
【００１８】
第１〜第５の発明に係るデータ処理システムによれば、処理装置によるソフトウェア処理と、第１及び第２の処理部並びに第１及び第２の記憶部によるハードウェア機能との協働によって、ＰＥＳ及びＥＳのデコード機能を実現することができる。そのため、全ての機能をハードウェアによって構築する場合と比較すると、デコーダ装置の回路規模を削減することが可能となる。
【００１９】
特に第２の発明に係るデータ処理システムによれば、処理装置によってアクセス可能な第３及び第４の記憶部が設けられており、第３の記憶部には、複数のペイロードの各々の格納アドレスが格納され、第４の記憶部には、特定のペイロードの格納アドレスが格納される。従って、第３及び第４の記憶部を参照することにより、処理装置による格納アドレスの比較処理が容易となる。
【００２０】
特に第３の発明に係るデータ処理システムによれば、第２の記憶部には、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて格納される。従って、処理装置は、特定のペイロードの格納アドレスを第２の記憶部に通知することによって、特定のペイロードに対応する特定の時刻情報を、第２の記憶部から簡易かつ確実に読み出すことが可能となる。
【００２１】
特に第４の発明に係るデータ処理システムによれば、第４の記憶部には、シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスが、特定のペイロードの格納アドレスとして格納される。従って、第２の処理部は、第４の記憶部に格納されている格納アドレスからＥＳの処理を開始することにより、シーケンスヘッダに続くピクチャヘッダのデコード処理を適切に開始することが可能となる。
【００２２】
第６〜第９の発明に係るデータ処理方法によれば、ステップ（Ｅ）はソフトウェア処理によって実行可能であり、他のステップ（Ａ）〜（Ｄ），（Ｆ）の全部又は一部は、ハードウェア機能によって実行可能である。従って、ソフトウェア処理とハードウェア機能との協働によって、ＰＥＳ及びＥＳのデコード機能を実現することができる。そのため、全ての機能をハードウェアによって構築する場合と比較すると、デコーダ装置の回路規模を削減することが可能となる。
【００２３】
特に第７の発明に係るデータ処理方法によれば、処理装置によってアクセス可能な第３及び第４の記憶部が設けられており、第３の記憶部には、複数のペイロードの各々の格納アドレスが格納され、第４の記憶部には、特定のペイロードの格納アドレスが格納される。従って、第３及び第４の記憶部を参照することにより、処理装置による格納アドレスの比較処理が容易となる。
【００２４】
特に第８の発明に係るデータ処理方法によれば、第２の記憶部には、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて格納される。従って、処理装置は、特定のペイロードの格納アドレスを第２の記憶部に通知することによって、特定のペイロードに対応する特定の時刻情報を、第２の記憶部から簡易かつ確実に読み出すことが可能となる。
【００２５】
特に第９の発明に係るデータ処理方法によれば、第４の記憶部には、シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスが、特定のペイロードの格納アドレスとして格納される。従って、ステップ（Ｆ）においては、第４の記憶部に格納されている格納アドレスからＥＳの処理を開始することにより、シーケンスヘッダに続くピクチャヘッダのデコード処理を適切に開始することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
【００２７】
図１は、本発明の実施の形態に係るデータ処理システム１の構成を示すブロック図である。本実施の形態に係るデータ処理システム１は、例えば、ＭＰＥＧ−２のシステムデコーダにおけるビデオデコーダに適用することができる。但し、本発明の適用対象はこれに限定されない。図１に示すように、本実施の形態に係るデータ処理システム１は、ＰＥＳ（Packetized Elementary Stream）デコーダ２、ＥＳ（Elementary Stream）デコーダ３、記憶装置４、及びＣＰＵ５を備えて構成されている。ＣＰＵ５は、図示しないバスを介して、記憶装置４及びＥＳデコーダ３にそれぞれ接続されている。
【００２８】
記憶装置４は、バッファ６、バッファ７、レジスタ８、及びレジスタ９を備えて構成されている。例えば、ＤＲＡＭのメモリ空間の一部をバッファ６として割り当て、他の一部をバッファ７として割り当てることが可能である。バッファ６，７は、それぞれ所定の記憶容量を有するリングバッファとして機能する。
【００２９】
図１に示した例では、バッファ６は、ＰＥＳデコーダ２及びＣＰＵ５によってアクセス可能であり、バッファ７は、ＰＥＳデコーダ２及びＥＳデコーダ３によってアクセス可能である。また、レジスタ８は、ＰＥＳデコーダ２及びＣＰＵ５によってアクセス可能であり、レジスタ９は、ＥＳデコーダ３及びＣＰＵ５によってアクセス可能である。
【００３０】
図２は、ＰＥＳデコーダ２における処理の流れを示すフローチャートである。図３は、ＥＳデコーダ３における処理の流れを示すフローチャートである。図４は、ＣＰＵ５における処理の流れを示すフローチャートである。以下、図１〜４を参照して、本実施の形態に係るデータ処理システム１の動作について説明する。
【００３１】
まず、図２のステップＳＰ１０１において、ＰＥＳデコーダ２は、前段の処理装置からデータＳ１として送られてきたＰＥＳを、ヘッダＨとペイロードＰとに分離する。ここで、データ処理システム１がＭＰＥＧ−２のシステムデコーダにおけるビデオデコーダに適用される場合は、上記の前段の処理装置とは、ＭＰＥＧ−２のＴＳ（Transport Stream）を、ビデオデータを伝送するＰＥＳと、オーディオデータを伝送するＰＥＳと、その他のデータを伝送するＰＥＳとに分離するためのデマルチプレクサに相当する。
【００３２】
図５は、ＰＥＳの構造を示す図である。ＰＥＳはヘッダＨとペイロードＰとを有している。ヘッダには、ＰＴＳ（Presentation Time Stamp：提示時刻情報）又はＤＴＳ（Decoding Time Stamp：デコード時刻情報）等の時刻情報Ｔが含まれている。ペイロードＰには、ＥＳが含まれている。データ処理システム１がＭＰＥＧ−２のシステムデコーダにおけるビデオデコーダに適用される場合、ＥＳは、例えば、符号化されたビデオデータである。あるいは、シーケンスの開始点を示すヘッダであるシーケンスヘッダが、ＥＳとしてペイロードＰに含まれる場合もある。このようなＰＥＳにおいては、シーケンスヘッダの後には、Ｉピクチャ（Intra-Picture）のピクチャヘッダが存在する。
【００３３】
次に、図２のステップＳＰ１０２において、ＰＥＳデコーダ２は、ステップＳＰ１０１で分離したヘッダＨから、時刻情報Ｔを抽出する。
【００３４】
次に、図２のステップＳＰ１０３において、ＰＥＳデコーダ２は、ステップＳＰ１０１で分離したペイロードＰを、データＳ２としてバッファ７に送信し、そのペイロードＰをバッファ７に格納する。なお、ステップＳＰ１０３は、ステップＳＰ１０２よりも前に実行しても良く、あるいはステップＳＰ１０２と並行して実行しても良い。
【００３５】
図６は、バッファ７の一例を示す図である。図６に示した例では、バッファ７には、ペイロードＰ１〜Ｐ８の、合計８個のペイロードＰが格納されている。以下の説明では、ペイロードＰ１が最も古く、ペイロードＰ８が最も新しいと仮定する。ペイロードＰ１〜Ｐ８は、アドレスを連続させてバッファ７内に格納されている。例えば、ペイロードＰ１は「１００」番地から「１９９」番地までに格納されており、続くペイロードＰ２は、「１９９」番地に連続する「２００」番地から、「２９９」番地までに格納されている。
【００３６】
次に、図２のステップＳＰ１０４において、ＰＥＳデコーダ２は、ステップＳＰ１０２で抽出した時刻情報Ｔと、ステップＳＰ１０３でバッファ７に格納したペイロードＰの格納アドレスＡとを、データＳ３としてバッファ６に送信し、その時刻情報Ｔと格納アドレスＡとを互いに関連付けてバッファ６に格納する。例えば、今回のペイロードＰを格納したバッファ７の最終番地と、前回のペイロードＰを格納したバッファ７の最終番地とが、格納アドレスＡとして設定される。
【００３７】
図７は、図６に対応させてバッファ６の一例を示す図である。一例として、図６に示したペイロードＰ４が今回バッファ７に格納されたペイロードＰである場合、今回のペイロードＰ４に対応する時刻情報Ｔ４と、今回のペイロードＰ４を格納したバッファ７の最終番地である「４９９」番地と、前回のペイロードＰ３を格納したバッファ７の最終番地である「３９９」番地とが、バッファ６内に格納される。他の例として、図６に示したペイロードＰ８が今回バッファ７に格納されたペイロードＰである場合、今回のペイロードＰ８に対応する時刻情報Ｔ８と、今回のペイロードＰ８を格納したバッファ７の最終番地である「８９９」番地と、前回のペイロードＰ７を格納したバッファ７の最終番地である「７９９」番地とが、バッファ６内に格納される。
【００３８】
次に、図２のステップＳＰ１０５において、ＰＥＳデコーダ２は、ステップＳＰ１０４でバッファ６に格納した格納アドレスＡを、データＳ４としてレジスタ８に送信し、その格納アドレスＡをレジスタ８に格納する。なお、ステップＳＰ１０５は、ステップＳＰ１０４よりも前に実行しても良く、あるいはステップＳＰ１０４と並行して実行しても良い。
【００３９】
図８は、図６，７に対応させてレジスタ８の一例を示す図である。図７に示したバッファ６の格納データから時刻情報Ｔ１〜Ｔ８を削除した、格納アドレスＡのみに関するデータが、レジスタ８に格納されている。例えば、レジスタ８の３行目の格納アドレスＡである「２９９，３９９」は、バッファ６の３行目の格納データ内の格納アドレスＡである「２９９，３９９」と同一であり、また、レジスタ８の７行目の格納アドレスＡである「６９９，７９９」は、バッファ６の７行目の格納データ内の格納アドレスＡである「６９９，７９９」と同一である。
【００４０】
次に、図３のステップＳＰ２０１において、ＥＳデコーダ３は、バッファ７内に格納されている複数のペイロードＰ１〜Ｐ８の中から、シーケンスヘッダを含むペイロードＰを探索する。シーケンスヘッダは、シーケンスの開始点を示すヘッダであり、固有のＩＤ番号が付されている。ＥＳデコーダ３は、その固有のＩＤ番号をバッファ７内で探索することによって、シーケンスヘッダを含むペイロードＰを探索する。
【００４１】
次に、図３のステップＳＰ２０２において、ＥＳデコーダ３は、シーケンスヘッダを含むペイロードＰが発見されたか否かを判定し、発見されない場合（つまりステップＳＰ２０２における判定の結果が「ＮＯ」である場合）は、ステップＳＰ２０１に戻る。
【００４２】
一方、シーケンスヘッダを含むペイロードＰが発見された場合（つまりステップＳＰ２０２における判定の結果が「ＹＥＳ」である場合）は、次に、図３のステップＳＰ２０３において、ＥＳデコーダ３は、シーケンスヘッダを含むペイロードＰの中から、シーケンスヘッダに続くＩピクチャのピクチャヘッダを特定する。次に、ＥＳデコーダ３は、そのピクチャヘッダが格納されているバッファ７内の格納アドレスを割り出す。次に、ＥＳデコーダ３は、その格納アドレスの先頭アドレスである格納アドレスＢを、データＳ５としてレジスタ９に送信し、その格納アドレスＢをレジスタ９に格納する。
【００４３】
図９は、レジスタ９の一例を示す図である。図９では、シーケンスヘッダを含むペイロードＰが図６に示したペイロードＰ３であり、かつ、Ｉピクチャのピクチャヘッダの格納アドレスＢが「３５０」番地である場合の例を示している。
【００４４】
次に、図３のステップＳＰ２０４において、ＥＳデコーダ３は、格納アドレスＢをレジスタ９に格納した旨を、データＳ６としてＣＰＵ５に通知する。
【００４５】
次に、図４に示したステップＳＰ３０１において、ＣＰＵ５は、レジスタ８，９を参照し、レジスタ８に格納されている複数の格納アドレスＡの中から、レジスタ９に格納されている格納アドレスＢに対応する格納アドレスを探索する。具体的に、ＣＰＵ５は、格納アドレスＢを挟む二つの格納アドレスが規定されている格納アドレスＡを探索する。この例では、格納アドレスＢが「３５０」番地であるため、「３５０」番地を挟む二つの格納アドレス「２９９，３９９」が規定されている格納アドレスＡ（レジスタ８の３行目の格納アドレス）が、格納アドレスＢに対応する格納アドレスＡとして特定される。
【００４６】
次に、図４に示したステップＳＰ３０２において、ＣＰＵ５は、ステップＳＰ３０１で特定した格納アドレスＡを、データＳ７としてバッファ６に送信する。この例では、「２９９，３９９」なる格納アドレスＡが、ＣＰＵ５からバッファ６に送信される。
【００４７】
次に、図４に示したステップＳＰ３０３において、ＣＰＵ５から受信した格納アドレスＡに対応する時刻情報Ｔがバッファ６から読み出され、その時刻情報ＴがデータＳ８としてＣＰＵ５に送信され、ＣＰＵ５はそのデータＳ８を受信する。この例では、「２９９，３９９」なる格納アドレスＡに対応する時刻情報Ｔ３が、バッファ６からＣＰＵ５に送信される。
【００４８】
次に、図４に示したステップＳＰ３０４において、ＣＰＵ５は、ステップＳＰ３０３においてバッファ６から受信した時刻情報Ｔを、データＳ９としてＥＳデコーダ３に送信する。この例では、ＣＰＵ５は、時刻情報Ｔ３をＥＳデコーダ３に送信する。
【００４９】
次に、図３に示したステップＳＰ２０５において、ＥＳデコーダ３は、ステップＳＰ３０４においてＣＰＵ５から送信された時刻情報Ｔを受信する。この例では、ＥＳデコーダ３は、ＣＰＵ５から送信された時刻情報Ｔ３を受信する。
【００５０】
次に、図３に示したステップＳＰ２０６において、ＥＳデコーダ３は、ステップＳＰ２０５で受信した時刻情報Ｔ（この例では時刻情報Ｔ３）に基づいて、ＥＳのデコード処理を実行する。ここで、ＥＳデコーダ３は、レジスタ９に格納されている格納アドレスＢからデコード処理を開始することにより、Ｉピクチャのピクチャヘッダから適切にデコード処理を実行することができる。
【００５１】
このように本実施の形態に係るデータ処理システム１によれば、ＣＰＵ５によるソフトウェア処理と、ＰＥＳデコーダ２、ＥＳデコーダ３、バッファ６，７、及びレジスタ８，９によるハードウェア機能との協働によって、ＰＥＳ及びＥＳのデコード機能を実現することができる。そのため、全ての機能をハードウェアによって構築する場合と比較すると、デコーダ装置の回路規模を削減することが可能となる。
【００５２】
また、ＣＰＵ５によってアクセス可能なレジスタ８，９が設けられており、レジスタ８には、複数のペイロードＰ１〜Ｐ８の各々の格納アドレスＡが格納され、レジスタ９には、シーケンスヘッダを含むペイロードＰ３の格納アドレスＢが格納される。従って、レジスタ８，９を参照することにより、ＣＰＵ５による格納アドレスＡ，Ｂの比較処理が容易となる。
【００５３】
また、バッファ６には、各々のヘッダＨに対応する各々のペイロードＰの格納アドレスＡが、各々の時刻情報Ｔに関連付けられて格納される。従って、ＣＰＵ５は、シーケンスヘッダを含むペイロードＰ３の格納アドレスＡ（「２９９，３９９」）をバッファ６に通知することによって、シーケンスヘッダを含むペイロードＰ３に対応する時刻情報Ｔ３を、バッファ６から簡易かつ確実に読み出すことが可能となる。
【００５４】
しかも、バッファ６には、ヘッダＨ自身が格納されるのではなく、ヘッダＨから抽出された時刻情報Ｔと、時刻情報Ｔに関連付けられた格納アドレスＡとが格納される。従って、シーケンスヘッダを含むペイロードＰ３に対応する時刻情報Ｔ３をバッファ６内で探索する際に、探索処理の負荷が低減するため、探索所要時間の短縮を図ることができる。
【００５５】
また、レジスタ９には、シーケンスヘッダに続くＩピクチャのピクチャヘッダが格納される先頭アドレスが、格納アドレスＢとして格納される。従って、ＥＳデコーダ３は、レジスタ９に格納されている格納アドレスＢからＥＳのデコード処理を開始することにより、シーケンスヘッダに続くＩピクチャのピクチャヘッダのデコード処理を適切に開始することが可能となる。
【００５６】
さらに、ＣＰＵ５がバッファ６にアクセス可能であるため、図１２に示した構成のようにＣＰＵがバッファ１０３にアクセスできない構成と比較すると、ＣＰＵ５を用いたソフトウェア処理によるデバッグ作業が容易となる。
【００５７】
また、ＰＥＳデコーダ２とＥＳデコーダ３との間では、記憶装置４及びＣＰＵ５を介した間接的なデータ通信が行われ、ＰＥＳデコーダ２からＥＳデコーダ３への直接的なデータ通信が行われない。そのため、ＰＥＳデコーダ２のＩＰとＥＳデコーダ３のＩＰとが互いに異なっていても、両者間の通信をソフトウェア処理によって実現することが可能となる。
【００５８】
以下、本実施の形態の変形例について説明する。
【００５９】
図１０は、第１の変形例を示すブロック図である。図１に示した例では、時刻情報Ｔ及び格納アドレスＡの双方が、ＰＥＳデコーダ２によってバッファ６に格納された。これに対し、図１０に示した第１の変形例では、ＰＥＳデコーダ２は時刻情報ＴのみをデータＳ３Ｔとしてバッファ６に格納し、格納アドレスＡは、レジスタ８を参照することによってＣＰＵ５がバッファ６に格納する。
【００６０】
図１１は、第２の変形例を示すブロック図である。図１１に示した例では、バッファ６は、ＣＰＵ５によってのみアクセス可能である。図１に示した例では、ＰＥＳデコーダ２によって、時刻情報Ｔ及び格納アドレスＡがバッファ６に格納された。これに対し、図１１に示した第２の変形例では、ＰＥＳデコーダ２は時刻情報Ｔ及び格納アドレスＡをレジスタ８に格納し、レジスタ８を参照することによって、ＣＰＵ５が、時刻情報Ｔ及び格納アドレスＡをバッファ６に格納する。
【００６１】
図１０，１１に示した第１及び第２の変形例によっても、上記実施の形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態に係るデータ処理システムの構成を示すブロック図である。
【図２】ＰＥＳデコーダにおける処理の流れを示すフローチャートである。
【図３】ＥＳデコーダにおける処理の流れを示すフローチャートである。
【図４】ＣＰＵにおける処理の流れを示すフローチャートである。
【図５】ＰＥＳの構造を示す図である。
【図６】バッファの一例を示す図である。
【図７】図６に対応させてバッファの一例を示す図である。
【図８】図６，７に対応させてレジスタの一例を示す図である。
【図９】レジスタの一例を示す図である。
【図１０】第１の変形例を示すブロック図である。
【図１１】第２の変形例を示すブロック図である。
【図１２】ビデオデコーダの構成を示すブロック図である。
【符号の説明】
【００６３】
１  データ処理システム
２  ＰＥＳデコーダ
３  ＥＳデコーダ
４  記憶装置
５  ＣＰＵ
６，７  バッファ
８，９  レジスタ
【図１】
0005119550.tif 000002
【図２】
0005119550.tif 000003
【図３】
0005119550.tif 000004
【図４】
0005119550.tif 000005
【図５】
0005119550.tif 000006
【図６】
0005119550.tif 000007
【図７】
0005119550.tif 000008
【図８】
0005119550.tif 000009
【図９】
0005119550.tif 000010
【図１０】
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【図１１】
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【図１２】
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