(57)【特許請求の範囲】
【請求項１】
主面およびその反対の裏面を有する半導体基板と、
前記主面に形成された素子分離領域と、
平面視において、第１方向に延在する複数のビット線および前記第１方向と直交する第２方向に延在する複数のワード線と、
前記主面に、マトリクス状に配置された前記複数のワード線および前記複数のビット線の交差する位置に配列され、各々がデータの書込み／消去用素子、データの読出し用素子、および容量素子から構成される複数の不揮発性メモリセルとを備え、
前記複数の不揮発性メモリセルには、隣り合って配置された第１不揮発性メモリセルおよび第２不揮発性メモリセルが含まれており、
前記主面には、互いに前記素子分離領域によって区画された第１活性領域、第２活性領域、第３活性領域および第４活性領域が配置されており、
前記第１不揮発性メモリセルの第1容量素子が、前記第１活性領域に形成されており、
前記第１不揮発性メモリセルの第1書込み／消去用素子、および前記第２不揮発性メモリセルの第２書込み／消去用素子が共に、前記第２活性領域に形成されており、
前記第１不揮発性メモリセルの第１読出し用素子、および前記第２不揮発性メモリセルの第２読出し用素子が共に、前記第３活性領域に形成されており、
前記第２不揮発性メモリセルの第２容量素子が、前記第４活性領域に形成されており、
前記第１方向において、前記第１活性領域、前記第２活性領域、前記第３活性領域および前記第４活性領域が順に配置されており、
前記第１不揮発性メモリセルでは、前記第１容量素子と前記第１読出し用素子との間に前記第1書込み／消去用素子が配置されており、
前記第２不揮発性メモリセルでは、前記第２容量素子と前記第２書込み／消去用素子との間に前記第２読出し用素子が配置されており、
前記第１活性領域には第１ワード線が電気的に接続されており、
前記第４活性領域には前記第１ワード線とは独立して制御される第２ワード線が電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記主面に形成された第１導電型の第１ウエルと、
前記第２活性領域が配置され、前記第１ウエルに内包されるように形成された前記第１導電型とは反対の導電型を有する第２導電型の第２ウエルと、
前記第３活性領域が配置され、前記第２ウエルとは電気的に分離された状態で、前記第１ウエルに内包されるように配置された前記第２導電型の第３ウエルと、
前記第４活性領域が配置され、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第１ウエルに内包されるように形成された前記第２導電型の第４ウエルと、
前記第１活性領域が配置され、前記第２ウエル、前記第３ウエルおよび前記第４ウエルとは電気的に分離された状態で、前記第１ウエルに内包されるように形成された前記第２導電型の第５ウエルと、
前記第２ウエル、前記第３ウエルおよび前記第５ウエルに平面的に重なるように前記第１方向に延在して配置された第１浮遊電極と、
前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように前記第１方向に延在して配置された第２浮遊電極とを備え、
前記第１書込み／消去用素子は、前記第１浮遊電極が前記第２ウエルに平面的に重なる位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される第１絶縁膜と、前記第２ウエル内において前記第１電極を挟み込む位置に形成される一対の半導体領域とを有し、
前記第１読出し用素子は、前記第１浮遊電極が前記第３ウエルに平面的に重なる位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される第２絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成される一対の半導体領域とを有し、
前記第１容量素子は、前記第１浮遊電極が前記第５ウエルに平面的に重なる位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される第３絶縁膜と、前記第５ウエル内において前記第３電極を挟み込む位置に形成される一対の半導体領域とを有し、
前記第２書込み／消去用素子は、前記第２浮遊電極が前記第２ウエルに平面的に重なる位置に形成される第４電極と、前記第４電極および前記半導体基板の間に形成される第４絶縁膜と、前記第２ウエル内において前記第４電極を挟み込む位置に形成される一対の半導体領域とを有し、
前記第２読出し用素子は、前記第２浮遊電極が前記第３ウエルに平面的に重なる位置に形成される第５電極と、前記第５電極および前記半導体基板の間に形成される第５絶縁膜と、前記第３ウエル内において前記第５電極を挟み込む位置に形成される一対の半導体領域とを有し、
前記第２容量素子は、前記第２浮遊電極が前記第４ウエルに平面的に重なる位置に形成される第６電極と、前記第６電極および前記半導体基板の間に形成される第６絶縁膜と、前記第４ウエル内において前記第６電極を挟み込む位置に形成される一対の半導体領域とを有することを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記素子分離領域は、前記主面に形成された溝内に絶縁膜を埋め込むことで構成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記ビット線には、データの書込み・消去用の第１書込み／消去用ビット線および第２書込み／消去用ビット線が含まれており、
前記第１書込み／消去用ビット線および前記第２書込み／消去用ビット線に平面的に交差するように前記第２活性領域が繰り返して配置されており、
前記ビット線と前記複数の不揮発性メモリセルとの接続は、
前記第１書込み／消去用ビット線が、隣り合う前記第２活性領域の一方と電気的に接続されており、
前記第２書込み／消去用ビット線が、前記隣り合う前記第２活性領域の他方と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１不揮発性メモリセルは、前記第１不揮発性メモリセルが選択されるための選択用ＭＩＳトランジスタを備え、
前記選択用ＭＩＳトランジスタは前記第３活性領域に形成され、そのゲート電極は、前記第１浮遊電極とは電気的に分離しており、
前記第１浮遊電極の前記第３電極は、前記第２方向において、前記第１電極および前記第２電極の前記第２方向の長さよりも長く、
前記選択用ＭＩＳトランジスタの前記ゲート電極は、前記第２方向において前記第２電極と隣接し、前記第１方向において前記第３電極と重なる位置に配置されていることを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第１及び第２書込み／消去用素子でのデータの書換えは、ＦＮトンネル電流により行うことを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記第１活性領域、前記第２活性領域、前記第３活性領域および前記第４活性領域が疎の領域であって、前記第１活性領域、前記第２活性領域、前記第３活性領域および前記第４活性領域とは電気的に分離された状態で、前記主面に、素子が形成されないダミー活性領域が配置されていることを特徴とする半導体装置。
【請求項８】
請求項２記載の半導体装置において、
前記第１活性領域、前記第２活性領域、前記第３活性領域および前記第４活性領域が疎の領域であって、前記第１活性領域、前記第２活性領域、前記第３活性領域および前記第４活性領域とは電気的に分離する素子分離領域上に、素子を構成しないダミーゲート電極が配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不揮発性メモリを備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能となる他、少量多品種生産の対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。また、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望のデータを記憶する不揮発性メモリとを内蔵した半導体装置へのニーズも大きくなっている。
【０００３】
不揮発性メモリセルの一例として、データを保持するメモリトランジスタと、いわゆるメモリビットとしてのメモリトランジスタを選択する選択トランジスタの２個のトランジスタから構成されたメモリセルがある。このうちメモリトランジスタは一般にポリシリコンからなるゲートが２層構造になっており、下層に電子を保持させるための浮遊ゲート、上層にその浮遊ゲートの電位を制御するための制御ゲートが設けられ、浮遊ゲートの下には非常に薄い絶縁膜から構成されるトンネル部が設けられている。このようなメモリセルのデータの書き換え（書き込みおよび消去）は、そのトンネル部を介してＦＮ（Fowlor Nordheim）トンネル電流を流し、浮遊ゲートへの電子注入または浮遊ゲートからの電子放出によって行われる。
【０００４】
また、不揮発性メモリセルの他の一例として、単層のポリシリコンで構成されるメモリセルがあり、例えば特開２００７−１１００７３号公報（特許文献１）に記載がある。この特許文献１の不揮発性メモリセルには、半導体基板の主面上に絶縁膜を介して単層の浮遊ゲート電極が形成されている。この浮遊ゲート電極の各平面位置に、容量部（容量素子）、書込み／消去用の容量部（書込み／消去用素子）、読出し部（読出し素子）が配置されている。この不揮発性メモリセルのデータ書き込みおよび消去用の容量部において、チャネル全面のＦＮトンネル電流によりデータの書き換えを行う構成が特許文献１に開示されている。
【特許文献１】特開２００７−１１００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
２層のポリシリコンゲートから構成される不揮発性メモリを製造するにあたり、単層のポリシリコンゲートから構成される不揮発性メモリより複雑な製造工程を経る。すなわち、２層ポリシリコンゲートの不揮発性メモリでは、複雑な形状となる２層のポリシリコン層を互いに電気的に分離させることが信頼性において困難となる場合や、製造工程が増加し、製造コストが増大することがある。
【０００６】
一方、前記特許文献１に記載されたような単層ポリシリコンゲートの不揮発性メモリは、単層のポリシリコン層及びその下の絶縁膜とで構成され、２層ポリシリコンゲートの不揮発性メモリの場合と比較して複雑な製造工程とはならない。また、主回路と、不揮発性メモリとを内蔵した半導体装置において、主回路が単層のポリシリコン層から構成される場合、主回路を形成するその基本的な製造工程の流れの中で不揮発性メモリとして単層ポリシリコンゲートの不揮発性メモリも形成することができ、製造コストも抑制することができる。
【０００７】
しかしながら、データの書き換えという機能を構成するにあたり、２層ポリシリコンゲートの不揮発性メモリが上下に積層された２層のポリシリコン層で構成するのに対して単に比較した場合、単層ポリシリコンゲートの不揮発性メモリは、単層のポリシリコン層で構成するため、チップ面積が大きくなることが考えられる。
【０００８】
本発明の目的は、不揮発性メモリを備えた半導体装置、特に、単層ポリシリコンゲートから構成される不揮発性メモリを備えた半導体装置のチップ面積を縮小することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の一実施の形態は、半導体基板の主面に形成され、隣り合って配置された第１不揮発性メモリセルおよび第２不揮発性メモリセルを含む半導体装置である。前記主面には、互いに電気的に分離された第１活性領域、第３活性領域、第２活性領域および第４活性領域が配置される。前記第１活性領域には、前記第１不揮発性メモリセルの容量素子が形成される。また、前記第３活性領域には、前記第１不揮発性メモリセルの読出し用素子、および前記第２不揮発性メモリセルの読出し用素子が共に形成される。また、前記第２活性領域には、前記第１不揮発性メモリセルの書込み／消去用素子、および前記第２不揮発性メモリセルの書込み／消去用素子が共に形成される。また、前記第４活性領域には、前記第２不揮発性メモリセルの容量素子が形成される。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
不揮発性メモリを有する半導体装置のチップ面積を縮小することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
本発明の実施の形態１の半導体装置は、同一の半導体チップ（半導体基板）に配置された主回路領域および不揮発性メモリ領域のそれぞれに、主回路およびその主回路に関する比較的小容量の所望のデータ（情報）を記憶する不揮発性メモリが形成されているものである。この半導体チップを構成する半導体基板（以下、「基板」という）は、主回路および不揮発性メモリが形成される主面（素子形成面）およびその反対の裏面を有している。以下に、主回路としてＬＣＤ（Liquid Crystal Device）ドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記憶する不揮発性メモリが形成されている半導体装置（ＬＣＤドライバ）について説明する。なお、本実施の形態で記載するＬＣＤドライバとは、液晶表示パネル等の表示パネルを駆動または制御するための半導体装置を意味する。
【００１６】
図１〜図３は不揮発性メモリ領域ＡＭに配置された不揮発性メモリの平面図であり、それぞれ２４ビット、８ビット、２ビットの場合が示されている。また、図４は本実施の形態１の半導体装置における不揮発性メモリセルの断面図であり、代表して図３のＸ１−Ｘ１線の断面が示されている。なお、図１〜図３では、不揮発性メモリセルの配置を分かり易くするためのものであって、例えば不揮発性メモリセルを覆うように形成されている絶縁層などの一部が省略されている。
【００１７】
図１〜図３に示すように、本実施の形態１の不揮発性メモリは、基板１Ｓの主面に形成されたデータの書込み／消去用素子ＣＷＥ、データの読出し用素子ＱＲ、および容量素子Ｃから構成される複数の不揮発性メモリセル（以下、「メモリセル」という）ＭＣを備えている。なお、これらメモリセルＭＣは、マトリクス状に配置されたビット線（図中、第１方向Ｙに配置される）およびワード線（図中、第２方向Ｘに配置される）の交差する位置に配列されることとなる。
【００１８】
基板１Ｓの主面に形成された複数の不揮発性メモリセルＭＣには、隣り合って配置されたメモリセルＭＣ１およびメモリセルＭＣ２が含まれている。また、基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１〜Ｌ６が配置されている。なお、本願での活性領域とは、素子が形成される領域であり、素子分離領域（分離部）によって区画されている領域である。
【００１９】
この活性領域Ｌ１〜Ｌ４において、メモリセルＭＣ１の容量素子Ｃが活性領域Ｌ１に形成されており、メモリセルＭＣ１の読出し用素子ＱＲおよびメモリセルＭＣ２の読出し用素子ＱＲが共に活性領域Ｌ２に形成されており、メモリセルＭＣ１の書込み／消去用素子ＣＷＥおよびメモリセルＭＣ２の書込み／消去用素子ＣＷＥが共に活性領域Ｌ３に形成されており、メモリセルＭＣ２の容量素子Ｃが活性領域Ｌ４に形成されている。
【００２０】
このように、本実施の形態１の半導体装置では、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの読出し用素子ＱＲが共通の活性領域Ｌ３に形成され、かつ、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの書込み／消去用素子ＣＷＥが共通の活性領域Ｌ２に形成されるので、チップ面積を縮小することができる。
【００２１】
本実施の形態１では、主回路としてＬＣＤドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記憶する不揮発性メモリが形成されている。所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子の配置アドレス情報、メモリやＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報あるいは半導体装置の製造番号等がある。これら所望の情報が多くなるに従い不揮発性メモリの情報量（メモリセル数）が増加する。このようにメモリセル数が増加した場合であっても本実施の形態１で示すようなメモリセルの配置とすることによって、チップ面積の増加を抑制することができる。
【００２２】
以下に、本実施の形態１のメモリセルＭＣの構成について具体的に図３および図４のメモリセルＭＣ１を参照して説明する。なお、図１および図２に示すメモリセルＭＣも同様の構成である。
【００２３】
ｐ型の基板１Ｓの主面には、活性領域Ｌ１〜Ｌ６を規定する溝形の分離部ＴＩが形成されている。この基板１Ｓに形成されたｎ型（第１導電型）の埋込ウエル（第１ウエル）ＤＮＷには、ｐ型（第２導電型）のウエルＨＰＷ１、ＨＰＷ２、ＨＰＷ３およびｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１、ＨＰＷ２、ＨＰＷ３は、埋込ウエルＤＮＷおよびｎ型のウエルＨＮＷにより互いに電気的に分離された状態で埋込ウエルＤＮＷに内包されている。
【００２４】
このｐ型のウエルＨＰＷ１〜ＨＰＷ３には、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｐ型のウエルＨＰＷ３の上層一部には、ｐ＋型の半導体領域４ａが形成されている。ｐ＋型の半導体領域４ａには、ｐ型のウエルＨＰＷ３と同じ不純物が含有されているが、ｐ＋型の半導体領域４ａの不純物濃度の方が、ｐ型のウエルＨＰＷ３の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４ａは、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。この導体部７ａが接するｐ＋型の半導体領域４ａの表層一部にシリサイド層５ａを形成しても良い。
【００２５】
また、ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８ａの不純物濃度の方が、ｎ型のウエルＨＮＷの不純物濃度よりも高くなるように設定されている。ｎ＋型の半導体領域８ａは、ｐ型のウエルＨＰＷ１〜ＨＰＷ３に接触しないように、ｐ型のウエルＨＰＷ１〜ＨＰＷ３から離れている。すなわち、ｎ＋型の半導体領域８ａとｐ型のウエルＨＰＷ１〜ＨＰＷ３との間にはｎ型の埋込ウエルＤＮＷの一部が介在されている。このようなｎ＋型の半導体領域８ａは、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８ａの表層一部にシリサイド層５ａを形成しても良い。
【００２６】
本実施の形態１のメモリセルＭＣは、浮遊電極ＦＧと、データの書込み／消去用素子ＣＷＥと、データの読出し用素子ＱＲと、容量素子Ｃとを有している。
【００２７】
浮遊電極ＦＧは、データの記憶に寄与する電荷を蓄積する部分である。この浮遊電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。また、この浮遊電極ＦＧは、図３に示すように、互いに隣接するｐ型のウエルＨＰＷ１、ＨＰＷ２、ＨＰＷ３に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。
【００２８】
この浮遊電極ＦＧがｐ型のウエルＨＰＷ２の活性領域Ｌ２に平面的に重なる第１位置には、書込み／消去用の容量素子である書込み／消去用素子ＣＷＥが配置されている。書込み／消去用素子ＣＷＥは、容量電極ＦＧＣ１と、容量絶縁膜１０ｄと、ｐ型の半導体領域１５と、ｎ型の半導体領域３０と、ｐ型のウエルＨＰＷ２とを有している。
【００２９】
容量電極ＦＧＣ１は、浮遊電極ＦＧの一部により形成され、書込み／消去用素子ＣＷＥの一方の電極を形成する部分である。容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウエルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば７ｎｍ以上、２０ｎｍ以下とされている。ただし、本実施の形態１の書込み／消去用素子ＣＷＥでは、データの書き換えにおいて、電子をｐ型のウエルＨＰＷ２から容量絶縁膜１０ｄを介して容量電極ＦＧＣ１に注入したり、容量電極ＦＧＣ１の電子を、容量絶縁膜１０ｄを介してｐ型のウエルＨＰＷ２に放出したりするので、容量絶縁膜１０ｄの厚さは薄く、具体的には、例えば１３．５ｎｍ程度の厚さに設定されている。容量絶縁膜１０ｄの厚さを７ｎｍ以上とする理由は、それより薄いと容量絶縁膜１０ｄの信頼性を確保できないからである。また、容量絶縁膜１０ｄの厚さを２０ｎｍ以下とする理由は、それより厚いと電子を通過させることが難しくなり、データの書き換えが上手くできないからである。
【００３０】
書込み／消去用素子ＣＷＥの一対のｐ型の半導体領域１５およびｎ型の半導体領域３０は、ｐ型のウエルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に容量電極ＦＧＣ１に対して自己整合的に形成されている。ｐ型の半導体領域１５、ｎ型の半導体領域３０およびｐ型のウエルＨＰＷ２は、書込み／消去用素子ＣＷＥの一方の電極を構成する部分である。すなわち、書込み／消去用素子ＣＷＥにおいては、容量電極ＦＧＣ１の左右の半導体領域の導電型が非対称になっている。このような構成とすることによって、データの消去時や書き込み時に基板１Ｓに空乏層が形成されるのを抑制または防止することができる。
【００３１】
ｐ型の半導体領域１５は、チャネル側のｐ−型の半導体領域１５ａと、その半導体領域１５ａに電気的に接続されたｐ＋型の半導体領域１５ｂとを有している。このｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１５ｂの不純物濃度の方が、ｐ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１５は、ｐ型のウエルＨＰＷ２と電気的に接続されている。
【００３２】
また、ｎ型の半導体領域３０は、チャネル側のｎ−型の半導体領域３０ａと、そのｎ−型の半導体領域３０ａに電気的に接続されたｎ＋型の半導体領域３０ｂとを有している。このｎ−型の半導体領域３０ａおよびｎ＋型の半導体領域３０ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３０ｂの不純物濃度の方が、ｎ−型の半導体領域３０ａよりも不純物濃度が高くなるように設定されている。
【００３３】
ｐ−型の半導体領域１５ａおよびｎ−型の半導体領域３０ａは、容量電極ＦＧＣ１の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｐ＋型の半導体領域１５ｂおよびｎ＋型の半導体領域３０ｂは、それぞれｐ−型の半導体領域１５ａおよびｎ−型の半導体領域３０ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
【００３４】
本実施の形態１では、ｎ型の半導体領域３０が、図３に示すように、互いに隣接する２つの浮遊電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３０は、２つの書込み／消去用素子ＣＷＥの共有領域になっている。
【００３５】
これらｐ型の半導体領域１５およびｎ型の半導体領域３０は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、データ書込み／消去用のビット線ＷＢＬに電気的に接続されている。この導体部７ｃが接するｐ＋型の半導体領域１５ｂおよびｎ＋型の半導体領域３０の表層一部にシリサイド層５ａを形成しても良い。
【００３６】
また、浮遊電極ＦＧがｐ型のウエルＨＰＷ３の活性領域Ｌ３に平面的に重なる第２位置には、データの読出し用素子ＱＲが配置されている。読出し用素子ＱＲは、ゲート電極ＦＧＲと、ゲート絶縁膜１０ｂと、一対のｎ型の半導体領域１２、１２とを有している。読出し用素子ＱＲのチャネルは、ゲート電極ＦＧＲと活性領域Ｌ３とが平面的に重なるｐ型のウエルＨＰＷ３の上層に形成される。
【００３７】
ゲート電極ＦＧＲは、浮遊電極ＦＧの一部により形成されている。ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１３．５ｎｍ程度である。読出し用素子ＱＲの一対のｎ型の半導体領域１２、１２は、ｐ型のウエルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。データの読出し用素子ＱＲの一対のｎ型の半導体領域１２、１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１２ｂの不純物濃度の方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。
【００３８】
このような読出し用素子ＱＲの半導体領域１２、１２の一方は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、ソース線ＳＬに電気的に接続されている。この導体部７ｄが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層５ａを形成しても良い。一方、読出し用素子ＱＲの半導体領域１２、１２の他方は、選択用ＭＩＳトランジスタＱＳのソースおよびドレイン用のｎ型の半導体領域１２の一方と共有とされている。
【００３９】
選択用ＭＩＳトランジスタＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース・ドレイン用の一対のｎ型の半導体領域１２、１２とを有している。選択用ＭＩＳトランジスタＱＳのチャネルは、ゲート電極ＦＧＳと活性領域Ｌ３とが平面的に重なるｐ型のウエルＨＰＷ３の上層に形成される。
【００４０】
ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコンにより形成されており、浮遊電極ＦＧとは電気的に分離している。このゲート電極ＦＧＳは、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。このコンタクトホールＣＴは、図３のＸ１−Ｘ１線の断面として図４に示されるべきものではないが、説明を容易にするために、図４に示している。導体部７ｆは、選択線ＧＳに電気的に接続されている。
【００４１】
ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、例えば１３．５ｎｍ程度である。選択用ＭＩＳトランジスタＱＳの一対のｎ型の半導体領域１２、１２の構成は、読出し用素子ＱＲのｎ型の半導体領域１２と同じである。選択用ＭＩＳトランジスタＱＳの他方のｎ型の半導体領域１２は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇには、データ読み出し用のビット線ＲＢＬに電気的に接続されている。この導体部７ｇが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層５ａを形成しても良い。
【００４２】
また、浮遊電極ＦＧがｐ型のウエルＨＰＷ１に平面的に重なる位置には、容量素子Ｃが形成されている。この容量素子Ｃは、制御ゲート電極ＣＧＷと、容量電極ＦＧＣ２と、容量絶縁膜１０ｃと、ｐ型の半導体領域１３と、ｐ型のウエルＨＰＷ１とを有している。
【００４３】
容量電極ＦＧＣ２は、制御ゲート電極ＣＧＷに対向する浮遊電極ＦＧの一部により形成されており、容量素子Ｃの一方の電極を形成する部分である。このようにメモリセルＭＣのゲート構成を単層構成とすることにより、不揮発性メモリのメモリセルＭＣと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
【００４４】
また、容量電極ＦＧＣ２の第２方向Ｘの長さは、書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１や読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さよりも長くなるように形成されている。すなわち、浮遊電極ＦＧは、容量電極ＦＧＣ２の第１方向Ｙに交差する第２方向Ｘの長さが、容量電極ＦＧＣ１およびゲート電極ＦＧＲの第２方向Ｘの長さよりも長い。これにより、容量電極ＦＧＣ２の平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート配線ＣＧからの電圧供給効率を向上させることが可能となっている。
【００４５】
ここで、浮遊電極ＦＧは、図３に示すように、容量電極ＦＧＣ２の一端側から容量電極ＦＧＣ１およびゲート電極ＦＧＲへ延在するように配置され、その平面形状は旗状となっている。また、容量電極ＦＧＣ２の他端側にウエル活性領域Ｌ３に平面的に重なるように選択用ＭＩＳトランジスタＱＲのゲート電極ＦＧＳが配置されている。すなわち、容量電極ＦＧＣ１、ゲート電極ＦＧＲと容量電極ＦＧＣ２とでは平面積が異なり、異なるために浮遊電極ＦＧが空いた領域にゲート電極ＦＧＳを配置している。これに対して、例えば、浮遊電極ＦＧが、容量電極ＦＧＣ２の中央部側から容量電極ＦＧＣ１およびゲート電極ＦＧＲへ延在するように配置され、その平面形状がＴ字状とする場合では、別の領域にゲート電極ＦＧＳを配置しなければならないこともある。しかしながら、本実施の形態１では、旗状の浮遊電極ＦＧの空いている領域にゲート電極ＦＧＳを配置しているので、チップ面積を縮小することができる。
【００４６】
また、容量絶縁膜１０ｃは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１Ｓ（ｐ型のウエルＨＰＷ１）との間に形成されている。容量絶縁膜１０ｃは、ゲート絶縁膜１０ｂ、１０ｅ、容量絶縁膜１０ｄを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。
【００４７】
また、容量素子Ｃの一対のｐ型の半導体領域１３およびｎ型の半導体領域３１は、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ２を挟み込む位置に容量電極ＦＧＣ２に対して自己整合的に形成されている。ｐ型の半導体領域１３、ｎ型の半導体領域３１およびｐ型のウエルＨＰＷ１は、容量素子Ｃの一方の電極を構成する部分である。すなわち、容量素子Ｃにおいては、容量電極ＦＧＣ２の左右の半導体領域の導電型が非対称になっている。このような構成とすることによって、データの消去時や書き込み時に基板１Ｓに空乏層が形成されるのを抑制または防止することができる。
【００４８】
半導体領域１３は、チャネル側のｐ−型の半導体領域１３ａと、その半導体領域１３ａに電気的に接続されたｐ＋型の半導体領域１３ｂとを有している。このｐ−型の半導体領域１３ａおよびｐ＋型の半導体領域１３ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１３ｂの不純物濃度の方が、ｐ−型の半導体領域１３ａの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１３は、ｐ型のウエルＨＰＷ１と電気的に接続されている。
【００４９】
また、ｎ型の半導体領域３１は、チャネル側のｎ−型の半導体領域３１ａと、そのｎ−型の半導体領域３１ａに電気的に接続されたｎ＋型の半導体領域３１ｂとを有している。このｎ−型の半導体領域３１ａおよびｎ＋型の半導体領域３１ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３１ｂの不純物濃度の方が、ｎ−型の半導体領域３１ａよりも不純物濃度が高くなるように設定されている。
【００５０】
ｐ−型の半導体領域１３ａおよびｎ−型の半導体領域３１ａは、容量電極ＦＧＣ２の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域３１ｂは、それぞれｐ−型の半導体領域１３ａおよびｎ−型の半導体領域３１ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
【００５１】
本実施の形態１では、ｎ型の半導体領域３１が、図３に示すように、互いに隣接する２つの浮遊電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３１は、２つの容量素子Ｃの共有領域になっている。なお、図１〜図３に示すように、不揮発性メモリ領域の外側には、メモリセルＭＣを構成しない容量素子Ｃが配置されている。
【００５２】
これらｐ型の半導体領域１３およびｎ型の半導体領域３１は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、制御ゲート配線ＣＧに電気的に接続されている。この導体部７ｅが接するｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域３１の表層一部にシリサイド層５ａを形成しても良い。
【００５３】
このように、本実施の形態１では、基板１Ｓの主面に形成された複数のメモリセルＭＣのうち、第１方向Ｙに隣り合って配置されたメモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの書込み／消去用素子ＣＷＥが共通の活性領域Ｌ２に形成され、それぞれの読出し用素子ＱＲが共通の活性領域Ｌ３に形成されるようにしている。
【００５４】
ここで、本実施の形態１のメモリセルＭＣを用いて図１〜図３とは異なる配置の２４ビット不揮発性メモリの平面図を図５に示す。図５の不揮発性メモリでは、図１〜図３で示した不揮発性メモリとは異なり、複数のメモリセルＭＣのうち、隣り合って配置されたメモリセルＭＣのそれぞれの書込み／消去用素子ＣＷＥが別々の活性領域Ｌ２に形成され、また、それぞれの読出し用素子ＱＲが別々の活性領域Ｌ３に形成されている。すなわち、１つのメモリセルＭＣに対して、それを構成する容量素子Ｃが１つの活性領域Ｌ１に形成され、書込み／消去用素子ＣＷＥが１つの活性領域Ｌ２に形成され、読出し用素子ＱＲが１つの活性領域Ｌ３に形成されている。
【００５５】
この図５で示した不揮発性メモリの配置に対して、前述したように本実施の形態１の不揮発性メモリの配置では、第１方向Ｙに隣り合って配置された２つのメモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの書込み／消去用素子ＣＷＥが共通の活性領域Ｌ２に形成され、それぞれの読出し用素子ＱＲが共通の活性領域Ｌ３に形成されるようにしている。これにより、不揮発性メモリ領域中でｐ型のウエルＨＰＷ２、ＨＰＷ３が占有する面積を縮小することができる。例えば同じ２４ビットの不揮発性メモリで比較して、図１の配置とすることにより、図５の配置に対して、不揮発性メモリ領域を７０％程度縮小することができる。さらに、不揮発性メモリ領域を縮小することによって、チップ全体としての面積も縮小することができる。
【００５６】
次に、本実施の形態１における不揮発性メモリ、ここでは図２で示した８ビットの不揮発性メモリを代表して、その動作例について図６〜図９を参照して説明する。図６〜図９には図２で示した不揮発性メモリ（以下、メモリアレイという）の各部の接続を点と線で示している。メモリアレイには、第１方向Ｙに延在する複数のデータ書込み／消去用のビット線ＷＢＬ（ＷＢＬ０、ＷＢＬ１・・・）と、データ読み出し用のビット線ＲＢＬ（ＲＢＬ０、ＲＢＬ１・・・）とが第２方向Ｘに沿って配置されている。また、メモリアレイには、ビット線ＷＢＬ、ＲＢＬに対して直交する第２方向Ｘに沿って延在する複数の制御ゲート配線（ワード線）ＣＧ（ＣＧ０、ＣＧ１・・・）と、複数のソース線ＳＬと、複数の選択線ＧＳとが第１方向Ｙに沿って配置されている。
【００５７】
各データ書込み／消去用のビット線ＷＢＬは、メモリアレイの周辺領域に配置されたデータ（０／１）入力用のインバータ回路に電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、前記周辺回路領域に配置されたセンスアンプ回路に電気的に接続されている。センスアンプ回路は、例えばカレントミラー形とされている。そして、このようなビット線ＷＢＬ、ＲＢＬと、制御ゲート配線ＣＧ、ソース線ＳＬおよび選択線ＧＳとの格子状交点の近傍に、１ビット分のメモリセルＭＣが電気的に接続されている。ここでは、１ビットが１つのメモリセルＭＣで構成されている場合が例示されている。
【００５８】
各メモリセルＭＣは、容量素子（電荷注入放出部）で構成されるデータの書込み／消去用素子ＣＷＥと、データの読出し用素子ＱＲと、容量素子Ｃと、選択用ＭＩＳトランジスタＱＳとを有している。データの書込み／消去用素子ＣＷＥの一方の電極は、データ書込み／消去用のビット線ＷＢＬに電気的に接続されている。また、そのデータの書込み／消去用素子ＣＷＥの他方の電極（浮遊電極ＦＧ）は、データの読出し用素子ＱＲのゲート電極（浮遊電極ＦＧ）に電気的に接続されるとともに、容量素子Ｃの一方の電極（浮遊電極ＦＧ）に電気的に接続されている。そして、その容量素子Ｃは他方の電極（図４で示す制御ゲート電極ＣＧＷ）は制御ゲート配線ＣＧに電気的に接続されている。一方、データの読出し用素子ＱＲのドレインは、選択用ＭＩＳトランジスタＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。選択用ＭＩＳトランジスタＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
【００５９】
このような結線のメモリアレイにおけるデータ書込み動作の一例を、図６を参照して説明する。図６には、データ書込み対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓという）を破線で示し、また不揮発性メモリのデータ書込み動作時における各部への印加電圧を示している。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義するが、その逆に浮遊ゲート電極の電子を抜き取ることをデータ書き込みと定義することもできる。
【００６０】
データの書き込み時には、選択メモリセルＭＣｓの容量素子Ｃの他方の電極が接続されている制御ゲート配線ＣＧ１に、例えば９Ｖの正の制御電圧を印加する。それ以外の制御ゲート配線ＣＧには、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓのデータの書込み／消去用素子ＣＷＥの一方の電極が電気的に接続されているデータのビット線ＷＢＬ３に、例えば−９Ｖの負の電圧を印加する。それ以外のデータ書込み／消去用のビット線ＷＢＬには、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータの書込み／消去用素子ＣＷＥの浮遊電極ＦＧにチャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。
【００６１】
このように、本実施の形態１におけるデータの書込みは、制御ゲート配線ＣＧに９Ｖの制御電圧を印加することによって容量素子ＣのウエルＨＰＷ１を９Ｖとし、かつビット線ＷＢＬに−９Ｖの負の電圧を印加することによって書込み／消去用素子ＣＷＥのウエルＨＰＷ２を−９Ｖとして電位差１８ＶでＦＮトンネル電流を発生させて書込みを行うものである。
【００６２】
図４を参照してデータの書込み動作における各部への印加電圧について説明すると、ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖの電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、制御ゲート配線ＣＧから導体部７ｅを通じて容量素子Ｃの制御ゲート電極ＣＧＷに、例えば９Ｖの正の制御電圧を印加する。また、前記データ書込み／消去用のビット線ＷＢＬから導体部７ｃを通じて書込み／消去用素子ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば−９Ｖの負の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、選択線ＧＳから導体部７ｆを通じて選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、ソース線ＳＬから導体部７ｄを通じてデータの読出し用素子ＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択用ＭＩＳトランジスタＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。
【００６３】
これにより、選択メモリセルＭＣｓのデータの書込み／消去用素子ＣＷＥのｐ型のウエルＨＰＷ２の電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じて容量電極ＦＧＣ１（浮遊電極ＦＧ）に注入し、データを書き込む。
【００６４】
データ一括消去動作の一例を、図７を参照して説明する。図７には、データ一括消去動作時における各部への印加電圧を示している。なお、ここでは、浮遊電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊電極に電子を注入することをデータ消去と定義することもできる。
【００６５】
データ一括消去時には、複数のメモリセルＭＣの容量素子Ｃの他方の電極が接続されている制御ゲート配線ＣＧに、例えば−９Ｖの負の制御電圧を印加する。また、メモリセルＭＣのデータの書込み／消去用素子ＣＷＥの一方の電極が電気的に接続されているデータ書込み／消去用のビット線ＷＢＬに、例えば９Ｖの正の電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ一括消去を行う複数のメモリセルＭＣのデータの書込み／消去用素子ＣＷＥの浮遊電極ＦＧに蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数のメモリセルＭＣのデータを一括消去する。
【００６６】
データ・ビット単位消去動作の一例を、図８を参照して説明する。図８には、データ・ビット単位消去対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓという）を破線で示し、また不揮発性メモリのデータ・ビット単位消去動作時における各部への印加電圧を示している。
【００６７】
データ・ビット単位消去時には、選択メモリセルＭＣｓの容量素子Ｃの他方の電極が接続されている制御ゲート配線ＣＧ１に、例えば−９Ｖの負の制御電圧を印加する。それ以外の制御ゲート配線ＣＧには、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓのデータの書込み／消去用素子ＣＷＥの一方の電極が電気的に接続されているデータ書込み／消去用のビット線ＷＢＬ３に、例えば９Ｖの正の電圧を印加する。それ以外のデータ書込み／消去用のビット線ＷＢＬには、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ消去対象の選択メモリセルＭＣｓのデータの書込み／消去用素子ＣＷＥの浮遊電極ＦＧに蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、データ消去対象の選択メモリセルＭＣｓのデータを消去する。
【００６８】
図４を参照してデータの消去動作における各部への印加電圧について説明すると、ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖの電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、制御ゲート配線ＣＧから導体部７ｅを通じて容量素子Ｃの制御ゲート電極ＣＧＷに、例えば−９Ｖの負の制御電圧を印加する。また、データ書込み／消去用のビット線ＷＢＬから導体部７ｃを通じて書込み／消去用素子ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば９Ｖの正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、選択線ＧＳから導体部７ｆを通じて選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、ソース線ＳＬから導体部７ｄを通じてデータの読出し用素子ＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択用ＭＩＳトランジスタＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。
【００６９】
これにより、選択メモリセルＭＣｓのデータの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１（浮遊電極ＦＧ）に蓄積された電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じてｐ型のウエルＨＰＷ２に放出し、データを消去する。
【００７０】
データ読出し動作の一例を、図９を参照して説明する。図９には、データ読出し対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓという）を破線で示し、また不揮発性メモリのデータ読み出し動作時における各部への印加電圧を示している。
【００７１】
データ読み出し時には、選択メモリセルＭＣｓの容量素子Ｃの他方の電極が接続されている制御ゲート配線ＣＧ１に、例えばＶｃｃ電源の３Ｖの制御電圧を印加する。それ以外の制御ゲート配線ＣＧには、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓのデータの書込み／消去用素子ＣＷＥの一方の電極が電気的に接続されているデータ書込み／消去用のビット線ＷＢＬに、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓの選択用ＭＩＳトランジスタＱＳのゲート電極が電気的に接続されている選択線ＧＳ２に、例えばＶｃｃ電源の３Ｖの電圧を印加する。そして、データ書き込み用のビット線ＲＢＬ２に、例えば１Ｖの電圧を印加する。さらに、ソース線ＳＬに、例えば０Ｖを印加する。これにより、データ読み出し対象の選択メモリセルＭＣｓのデータの読出し用素子ＱＲをオン条件とし、そのデータの読出し用素子ＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｓに記憶されているデータが０／１のいずれなのかを読み出す。
【００７２】
図４を参照してデータの読出し動作における各部への印加電圧について説明すると、ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば３Ｖの電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、制御ゲート配線ＣＧから導体部７ｅを通じて容量素子Ｃの制御ゲート電極ＣＧＷに、例えば３Ｖの正の制御電圧を印加する。これにより、データの読出し用素子ＱＲのゲート電極ＦＧＲに正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、選択線ＧＳから導体部７ｆを通じて選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳに、例えば３Ｖを印加する。また、ソース線ＳＬから導体部７ｄを通じてデータの読出し用素子ＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択用ＭＩＳトランジスタＱＳの一方のｎ型の半導体領域１２に、例えば１Ｖを印加する。また、データ書込み／消去用のビット線ＷＢＬから導体部７ｃを通じて書込み／消去用素子ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば０Ｖの電圧を印加する。
【００７３】
これにより、選択メモリセルＭＣｒのデータの読出し用素子ＱＲをオン条件とし、そのデータの読出し用素子ＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｓに記憶されているデータが０／１のいずれなのかを読み出す。
【００７４】
このような本実施の形態１によれば、書込み／消去用素子ＣＷＥ、データの読出し用素子ＱＲおよび容量素子Ｃをそれぞれ別々のｐ型のウエルＨＰＷ１〜ＨＰＷ３内に形成し、それぞれをｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷにより分離する。データ書き換えは、容量素子で行う。このように、データ書き換え用の素子を容量素子で形成し、チャネル全面のＦＮトンネル電流によるデータ書き換えにおいて、ｐ型の半導体領域１５とｐ型のウエルＨＰＷ２とは同電位になるので、接合耐圧の問題が生じることもない。このため、不揮発性メモリのメモリセルＭＣの劣化を抑制または防止でき、不揮発性メモリの動作信頼性を向上させることができる。
【００７５】
また、データ書き換えを、最も消費電流が小さく、低電圧における単一電源書き換えに適したチャネル全面のＦＮトンネル電流により行えるので、内部昇圧回路による、単一電源化が容易である。さらに、データ書き込みおよび消去において、ホール発生のないチャネルＦＮトンネル電流を使用するため、データの書き換え回数を向上させることができる。
【００７６】
また、書込み／消去用素子ＣＷＥと、データの読出し用素子ＱＲとをそれぞれ別々のｐ型のウエルＨＰＷ２、ＨＰＷ３内に形成したことにより、データ書き換えを安定化させることができる。このため、不揮発性メモリの動作信頼性を向上させることができる。
【００７７】
本実施の形態１におけるメモリアレイでは、ビット線ＷＢＬ、ＲＢＬに平面的に交差するように活性領域Ｌ１〜Ｌ４が順に配置されている。前述したように、隣り合って配置されたメモリセルＭＣ１およびメモリセルＭＣ２がメモリアレイに含まれている。ここで、メモリセルＭＣ１では、容量素子Ｃと書込み／消去用素子ＣＷＥとの間に読出し用素子ＱＲが配置されているのに対して、メモリセルＭＣ２では、容量素子Ｃと読出し用素子ＱＲとの間に書込み／消去用素子ＣＷＥが配置されている。このようなメモリセルＭＣを構成する部材の配置が非対称であっても、本実施の形態１における不揮発性メモリは正常に動作することができる。
【００７８】
また、本実施の形態１におけるメモリアレイでは、図６〜図９に示すように、データ書込み／消去用のビット線ＷＢＬに平面的に交差するように活性領域Ｌ２が繰り返して配置されている。具体的には、隣り合う２本のビット線ＷＢＬ０とビット線ＷＢＬ１や、隣り合う２本のビット線ＷＢＬ２とビット線ＷＢＬ３に平面的に交差するように第１方向Ｙに沿って活性領域Ｌ２が繰り返して配置されている。
【００７９】
ここで、複数のメモリセルＭＣと複数のビット線ＷＢＬの接続、例えば、ビット線ＷＢＬ２、ＷＢＬ３と、それらに沿って平面的に交差するように配置された複数の活性領域Ｌ２の接続について説明する。ビット線ＷＢＬ２がメモリセルＭＣ１の書込み／消去用素子ＣＷＥが形成されている第１方向Ｙに隣り合う活性領域Ｌ２の一方と電気的に接続されており、ビット線ＷＢＬ３がメモリセルＭＣ２の書込み／消去用素子ＣＷＥが形成されている隣り合う活性領域Ｌ２の他方と電気的に接続されている。すなわち、隣り合うビット線ＷＢＬ２とビット線ＷＢＬ３のどちらかが、それらに沿うように配置されている複数の活性領域Ｌ２と交互に電気的に接続されている。
【００８０】
仮に、ビット線ＷＢＬ２とビット線ＷＢＬ３の両方とも、それらに沿うように配置されている複数の活性領域Ｌ２のそれぞれに電気的に接続されている場合では、データの書込み動作において書込み対象の選択メモリセルＭＣｓ以外のメモリセルＭＣにも書込みがされてしまう不具合が生じる。前述の例では、制御ゲート配線ＣＧ１に９Ｖの正の電圧を印加し、ビット線ＷＢＬ３に−９Ｖの負の電圧が印加されて選択メモリセルＭＣｓにデータが書き込まれる。しかしながら、ビット線ＷＢＬ３がそれに沿うように配置されている複数の活性領域Ｌ２のそれぞれと電気的に接続されている場合では、制御ゲート配線ＣＧ１を挟んで配置されている活性領域Ｌ２にも−９Ｖの負の電圧が印加されて書込み対象でないメモリセルＭＣにも書込み動作が起きてしまう。これを防止するために、本実施の形態１では、隣り合うビット線ＷＢＬ２とビット線ＷＢＬ３のどちらかが、それらに沿うように配置されている複数の活性領域Ｌ２と交互に電気的に接続している。
【００８１】
次に、本実施の形態１におけるＬＣＤドライバ回路（主回路）が形成された半導体チップに、その主回路に関する比較的小容量の所望の情報を記憶する不揮発性メモリが形成されている半導体装置の製造方法の一例について図１０〜図２１を参照して説明する。
【００８２】
図１０〜図２１は、本実施の形態１の半導体装置の製造工程中における同一の基板１Ｓ（ここでは、半導体ウエハと証する平面円形状の半導体薄板）の要部断面図である。高耐圧部および低耐圧部は、ＬＣＤドライバ回路を構成するＭＩＳトランジスタの形成領域である。高耐圧部のＭＩＳトランジスタの動作電圧は、例えば２５Ｖである。また、低耐圧部のＭＩＳトランジスタの動作電圧は、例えば６．０Ｖである。また、低耐圧部のＭＩＳトランジスタには、前記の動作電圧が６．０Ｖのものの他に、動作電圧が１．５ＶのＭＩＳトランジスタがある。この動作電圧が１．５ＶのＭＩＳトランジスタは、動作電圧が６．０ＶのＭＩＳトランジスタよりも高速に動作する目的で設けられ、他のＭＩＳトランジスタと共に前記のＬＣＤドライバ回路を構成する。また、動作電圧が１．５ＶのＭＩＳトランジスタは、そのゲート絶縁膜が６．０ＶのＭＩＳトランジスタのゲート絶縁膜よりも薄く、その膜厚が１〜３ｎｍ程度で構成されている。以降の図面および明細書文中では、説明の簡略化のため、主として動作電圧が２５Ｖの高耐圧部のＭＩＳトランジスタと、動作電圧が６．０Ｖの低耐圧部のＭＩＳトランジスタとを図示し、動作電圧が１．５ＶのＭＩＳトランジスタは図示しない。なお、本実施の形態１の半導体装置（半導体チップ、基板１Ｓ）においても外部から供給される電源は、単一電源とされている。
【００８３】
まず、図１０および図１１に示すように、ｐ型の基板１Ｓ（半導体ウエハ）を用意し、その高耐圧部に、ｐ型の埋込ウエルＤＰＷをフォトリソグラフィ（以下、単にリソグラフィという）工程およびイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て基板１Ｓの主面上に形成されたレジストパターンをマスクとして、基板１Ｓの所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
【００８４】
続いて、高耐圧部、低耐圧部および不揮発性メモリのメモリセル形成領域に、ｎ型の埋込ウエルＤＮＷをリソグラフィ工程およびイオン注入工程等により同時に形成する。その後、基板１Ｓの主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離部ＴＩを形成する。これにより、活性領域を規定する。
【００８５】
次いで、図１２および図１３に示すように、高耐圧部のｎチャネル型のＭＩＳトランジスタ形成領域に、ｎ型の半導体領域ＮＶをリソグラフィ工程およびイオン注入工程等により形成する。このｎ型の半導体領域ＮＶはｎ型の埋込ウエルＤＮＷよりも高い不純物濃度を有する領域である。続いて、高耐圧部のｐチャネル型のＭＩＳトランジスタ形成領域に、ｐ型の半導体領域ＰＶをリソグラフィ工程およびイオン注入工程等により形成する。このｐ型の半導体領域ＰＶはｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域である。
【００８６】
続いて、低耐圧部のｎチャネル型のＭＩＳトランジスタ形成領域に、ｐ型のウエルＰＷをリソグラフィ工程およびイオン注入工程等により形成する。このｐ型のウエルＰＷはｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域であり、ｐ型の半導体領域ＰＶよりも高い不純物濃度を有する領域である。続いて、低耐圧部のｐチャネル型のＭＩＳトランジスタ形成領域に、ｎ型のウエルＮＷをリソグラフィ工程およびイオン注入工程等により形成する。このｎ型のウエルＮＷはｎ型の埋込ウエルＤＮＷよりも高い不純物濃度を有する領域であり、ｎ型の半導体領域ＮＶよりも高い不純物濃度を有する領域である。
【００８７】
続いて、不揮発性メモリのメモリセル形成領域に、ｐ型のウエルＨＰＷ１〜ＨＰＷ３をリソグラフィ工程およびイオン注入工程等により同時に形成する。このｐ型のウエルＨＰＷ１〜ＨＰＷ３はｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域であり、ｐ型の半導体領域ＰＶと同程度の不純物濃度を有する領域である。
【００８８】
また、これらｎ型の埋込ウエルＤＮＷ、ｐ型の埋込ウエルＤＰＷ、ｎ型の半導体領域ＮＶ、ｐ型の半導体領域ＰＶ、ｎ型のウエルＮＷ、ｐ型のウエルＰＷ、ｐ型のウエルＨＰＷ１〜ＨＰＷ３の不純物濃度の大小関係は、後述の実施の形態においても同様である。
【００８９】
その後、ゲート絶縁膜１０ｂ、１０ｅ、１０ｆ、１０ｇおよび容量絶縁膜１０ｃ、１０ｄを熱酸化法等により形成した後、基板１Ｓ（半導体ウエハ）の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜２０をＣＶＤ（Chemical Vapor Deposition）法等により形成する。このとき、高耐圧部のＭＩＳトランジスタのゲート絶縁膜１０ｆは、２５Ｖの耐圧に耐えられるように、低耐圧部のＭＩＳトランジスタのゲート絶縁膜１０ｇよりも厚い膜厚のゲート絶縁膜で形成する。高耐圧のＭＩＳトランジスタのゲート絶縁膜１０ｆの厚さは、例えば５０〜１００ｎｍである。前記の熱酸化法による酸化膜の他に、ＣＶＤ法などによって堆積した絶縁膜を積層させることもできる。
【００９０】
また、不揮発性メモリのゲート絶縁膜１０ｂ、１０ｅおよび容量絶縁膜１０ｃ、１０ｄは、低耐圧部のＭＩＳトランジスタ（ここでは動作電圧が、例えば６．０ＶのＭＩＳトランジスタ）のゲート絶縁膜１０ｇと同じ工程によって形成されており、不揮発性メモリのゲート絶縁膜１０ｂ、１０ｅおよび容量絶縁膜１０ｃ、１０ｄの厚さは、低耐圧部のＭＩＳトランジスタのゲート絶縁膜１０ｇと同じ厚さで形成されている。
【００９１】
次いで、導体膜２０を図１４および図１５に示すように、リソグラフィ工程およびエッチング工程によりパターニングすることにより、ゲート電極ＦＧＨ、ＦＧＬ、ＦＧＳおよび浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１、ＦＧＣ２）を同時に形成する。
【００９２】
続いて、高耐圧部のｐチャネル型のＭＩＳトランジスタ形成領域、容量素子Ｃの形成領域およびデータの書込み／消去用素子ＣＷＥの形成領域に、ｐ−型の半導体領域２１ａ、１３ａ、１５ａをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、高耐圧部のｎチャネル型のＭＩＳトランジスタ形成領域、容量素子Ｃの形成領域、データの書込み／消去用素子ＣＷＥの形成領域に、データの読出し用素子ＱＲの形成領域および選択用ＭＩＳトランジスタＱＳの形成領域に、ｎ−型の半導体領域２２ａ、１２ａ、３０ａ、３１ａをリソグラフィ工程およびイオン注入法等により同時に形成する。
【００９３】
続いて、低耐圧部のｐチャネル型のＭＩＳトランジスタ形成領域に、ｐ−型の半導体領域２３ａをリソグラフィ工程およびイオン注入法等により形成する。続いて、低耐圧部のｎチャネル型のＭＩＳトランジスタ形成領域に、ｎ−型の半導体領域２４ａをリソグラフィ工程およびイオン注入法等により形成する。
【００９４】
次いで、図１６および図１７に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、ゲート電極ＦＧＨ、ＦＧＬ、ＦＧＲ、ＦＧＳおよび容量電極ＦＧＣ１、ＦＧＣ２の側面にサイドウォールＳＷを形成する。
【００９５】
続いて、高耐圧部および低耐圧部のｐチャネル型のＭＩＳトランジスタ形成領域と、容量部および電荷注入放出部形成領域と、ｐ型のウエルＨＰＷ３の引き出し領域とに、ｐ＋型の半導体領域２１ｂ、２３ｂ、１３ｂ、１５ｂ、４ａをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のｐ型の半導体領域２１を形成し、ｐチャネル型のＭＩＳトランジスタＱＰＨを形成する。また、低耐圧部に、ソースおよびドレイン用のｐ型の半導体領域２３を形成し、ｐチャネル型のＭＩＳトランジスタＱＰＬを形成する。また、容量部形成領域に、ｐ型の半導体領域１３を形成する。また、電荷注入放出部形成領域に、ｐ型の半導体領域１５を形成する。
【００９６】
続いて、高耐圧部、低耐圧部、容量部、電荷注入放出部、読出し部および選択部のｎチャネル型のＭＩＳトランジスタ形成領域に、ｎ＋型の半導体領域２２ｂ、２４ｂ、３１ｂ、３０ｂ、１２ｂをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のｎ型の半導体領域２２を形成し、ｎチャネル型のＭＩＳトランジスタＱＮＨを形成する。また、低耐圧部に、ソースおよびドレイン用のｎ型の半導体領域２４を形成し、ｎチャネル型のＭＩＳトランジスタＱＮＬを形成する。また、容量部形成領域に、ｎ型の半導体領域３１を形成し、容量素子Ｃを形成する。また、電荷注入放出部形成領域に、ｎ型の半導体領域３０を形成し、データの書込み／消去用素子ＣＷＥを形成する。また、読出し部および選択部に、ｎ型の半導体領域１２を形成し、データの読出し用素子ＱＲおよび選択用ＭＩＳトランジスタＱＳを形成する。
【００９７】
次いで、図１８および図１９に示すように、シリサイド層５ａを選択的に形成する。このシリサイド層５ａの形成工程に先立って、メモリセルＭＣの領域においては、浮遊電極ＦＧ（容量電極ＦＧＣ１、ＦＧＣ２、ゲート電極ＦＧＲ）の上面に絶縁膜２８を形成することで、その部分にシリサイド層５ａが形成されないようにする。すなわち、高耐圧部、低耐圧部およびメモリセルＭＣの選択部のＭＩＳトランジスタのゲート電極（ＦＧＨ、ＦＧＬ、ＦＧＳ）上にはシリサイド層５ａが形成されており、メモリセルＭＣの容量部、電荷注入放出部および読出し部の浮遊ゲート電極（ＦＧＣ１、ＦＧＣ２、ＦＧＲ）上にはシリサイド層５ａが形成されないように構成されている。なお、絶縁膜２８は、例えば、酸化シリコン膜によって形成されている。
【００９８】
このような絶縁膜２８を形成する理由を以下に述べる。メモリ素子の浮遊電極ＦＧは自己整合性のコンタクトを形成するために窒化シリコン膜（図４の絶縁膜６ａ）で覆われている。この膜はプロセスの低温化のため、プラズマＣＶＤで生成される。本来窒化シリコン膜は導電性を持たないが、膜生成時のガス流量比や、プラズマの立ち上がり具合によっては、僅かに伝導性を有することがある。そのような場合、浮遊電極ＦＧに蓄えられた電荷はこの窒化シリコン膜（図４の絶縁膜６ａ）を伝わって基板１Ｓに流出する。このためメモリのデータ保持が出来ない不具合を起こすことがある。上記の問題を解決すべく、浮遊電極ＦＧと窒化シリコン膜（図４の絶縁膜６ａ）の間に、絶縁膜２８、例えば、酸化シリコン膜を挟む構造としており、浮遊電極ＦＧから窒化シリコン膜（図４の絶縁膜６ａ）への電荷の移動を防止している。
【００９９】
また、この絶縁膜２８は各浮遊電極ＦＧのサイドウォールＳＷ端部から、ゲート長方向に延在するように形成されている。これにより、メモリセルＭＣのシリサイド層５ａは絶縁膜２８に対して自己整合的に形成されることになる。
【０１００】
このように絶縁膜２８を形成している理由を、メモリセルＭＣの容量部を例にして説明する。絶縁膜２８を形成せずに、シリサイド層５ａをサイドウォールＳＷに対して自己整合的に形成した場合、シリサイド層５ａの端部がｎ＋型の半導体領域１３ｂと基板１Ｓとの接合面に近づいてしまう。
【０１０１】
さらに、ｎ−型の半導体領域１３ａは接合深さが非常に浅い領域であるので、シリサイド層５ａがｎ−型の半導体領域１３ａを超えて基板１Ｓに達してしまう場合もある。すなわち、絶縁膜２８が形成されていない場合には、ｎ＋型の半導体領域１３ｂの上面に形成されたシリサイド層５ａの端部から、ｎ−型の半導体領域１３ａの下の基板１Ｓに向かってリーク電流が流れ易い構成となってしまう。従って、本実施の形態のメモリセルでは、絶縁膜２８を形成し、シリサイド層５ａをｎ−型の半導体領域１３ｂから離した構造としているので、リーク電流が流れにくい構造とすることができる。
【０１０２】
また、図示はしないが、絶縁膜２８は、基板１Ｓの他の領域に形成される抵抗素子等にも用いられている。絶縁膜２８によって、半導体基板や多結晶シリコン膜上に、選択的にシリサイド層５ａを形成することができる。これにより、抵抗素子で所望の抵抗値を得ることができる。
【０１０３】
以上のように、メモリセルＭＣにおいて、絶縁膜２８は上記の効果を同時に達成するものである。
【０１０４】
続いて、図２０および図２１に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば窒化シリコンからなる絶縁層６ａをＣＶＤ法等により堆積した後、その上に、例えば酸化シリコンからなる絶縁層６ｂを絶縁層６ａよりも厚くＣＶＤ法等により堆積し、さらに絶縁層６ｂに化学的機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）処理を施し絶縁層６ｂの上面を平坦化する。その後、絶縁層６にコンタクトホールＣＴをリソグラフィ工程およびエッチング工程により形成する。その後、基板１Ｓ（半導体ウエハ）の主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することでコンタクトホールＣＴ内に導体部７ａ、７ｃ〜７ｋを形成する。これ以降は通常の配線形成工程、検査工程および組立工程を経て半導体装置を製造する。
【０１０５】
本実施の形態１によれば、ＬＣＤドライバ回路用のＭＩＳトランジスタＱＰＨ、ＱＮＨ、ＱＰＬ、ＱＮＬの構成部と、メモリセルＭＣの容量素子Ｃ、書込み／消去用素子ＣＷＥおよび読出し用素子ＱＲ、選択用ＭＩＳトランジスタＱＳの構成部とを同時に形成することができるので、半導体装置の製造工程を簡略化することができる。これにより、半導体装置の製造時間を短縮できる。また、半導体装置のコストを低減できる。
【０１０６】
また、半導体装置の外部単一電源電圧（例えば３．３Ｖ）をＬＣＤドライバ回路用の負電圧昇圧回路（内部昇圧回路）により、メモリセルＭＣのデータ書き込み時に使用する電圧（例えば−９Ｖ）に変換できる。また、外部単一電源電圧（例えば３．３Ｖ）をＬＣＤドライバ回路用の正電圧昇圧回路（内部昇圧回路）により、メモリセルＭＣのデータ消去時に使用する電圧（例えば９Ｖ）に変換できる。すなわち、不揮発性メモリ用に新たに内部昇圧回路を設ける必要がない。このため、半導体装置の内部の回路規模を小さく抑えることができるので、半導体装置の小型化を推進できる。
【０１０７】
（実施の形態２）
本発明の実施の形態２の半導体装置は、前記実施の形態１と同様に、同一の半導体チップ（半導体基板）に配置された主回路領域および不揮発性メモリ領域のそれぞれに、主回路およびその主回路に関する比較的小容量の所望のデータ（情報）を記憶する不揮発性メモリが形成されているものである。図２２は、本実施の形態２における基板１Ｓの不揮発性メモリ領域ＡＭに配置された不揮発性メモリの平面図であり、１２ビットの場合が示されている。本実施の形態２における不揮発性メモリ（図２２参照）は、前記実施の形態１で示した不揮発性メモリ（図１〜図３参照）とは、平面レイアウトが相違する。
【０１０８】
図２２に示すように、本実施の形態２の不揮発性メモリは、基板１Ｓの主面に形成されたデータの書込み／消去用素子ＣＷＥ、データの読出し用素子ＱＲ、および容量素子Ｃから構成される複数のメモリセルＭＣ（図２２では、１２個）を備えている。なお、これらメモリセルＭＣは、マトリクス状に配置されたビット線（図中、第１方向Ｙに配置される）およびワード線（図中、第２方向Ｘに配置される）の交差する位置に配列されることとなる。
【０１０９】
基板１Ｓの主面に形成された複数のメモリセルＭＣには、隣り合って配置されたメモリセルＭＣ１およびメモリセルＭＣ２が含まれている。また、基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１〜Ｌ５が配置されている。
【０１１０】
この活性領域Ｌ１〜Ｌ４において、メモリセルＭＣ１の容量素子Ｃが活性領域Ｌ１に形成されており、メモリセルＭＣ１の書込み／消去用素子ＣＷＥおよびメモリセルＭＣ２の書込み／消去用素子ＣＷＥが共に活性領域Ｌ２に形成されており、メモリセルＭＣ１の読出し用素子ＱＲおよびメモリセルＭＣ２の読出し用素子ＱＲが共に活性領域Ｌ３に形成されており、メモリセルＭＣ２の容量素子Ｃが活性領域Ｌ４に形成されている。
【０１１１】
このように、本実施の形態２の半導体装置においても、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの書込み／消去用素子ＣＷＥが共通の活性領域Ｌ２に形成され、かつ、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの読出し用素子ＱＲが共通の活性領域Ｌ３に形成されるので、チップ面積を縮小することができる。
【０１１２】
また、本実施の形態２で示す平面レイアウトでは、前記実施の形態１の図１〜図３で示したようにメモリセルＭＣを構成しない容量素子Ｃ（容量電極ＦＧＣ２）を配置しなくて済むので、容量電極ＦＧＣ２の平面積を大きく確保できるので、カップリング比を高めることができる。これにより、ワード線（制御ゲート配線）からの電圧供給効率を向上させることができる。
【０１１３】
また、高耐圧部および低耐圧部のＭＩＳトランジスタの構成については、前述の実施の形態１と同様である。
【０１１４】
また、メモリセルＭＣの容量部、電荷注入放出部、読出し部および選択部の浮遊ゲート電極の断面構造についても、前述の実施の形態１と同様である。
【０１１５】
（実施の形態３）
前記実施の形態１では、選択したメモリセルＭＣｓへ書込み動作を行う場合、制御ゲート配線ＣＧ（ワード線）に９Ｖの制御電圧を印加することによって容量素子ＣのウエルＨＰＷ１を９Ｖとし、かつ書込み／消去用のビット線ＷＢＬ（データ線）に−９Ｖの負の電圧を印加することによって書込み／消去用素子ＣＷＥのウエルＨＰＷ２を−９ＶとしてＦＮトンネル電流を発生させて行う。
【０１１６】
図２３は、ワード線（制御ゲート配線ＣＧ）とデータ線（ビット線ＷＢＬ）の交差する位置に配列された複数のメモリセルＭＣをブロックとしてマトリクス状に配置したメモリアレイのレイアウト図であり、書込み動作を行う場合の各部への電圧印加の一例および各メモリセルの状態を示している。ここで、各メモリセルＭＣの状態としては、選択された状態（メモリセルＭＣｓ）、ワードディスターブの状態（メモリセルＭＣｗ）、データディスターブの状態（メモリセルＭＣｄ）、およびそれ以外の選択されていない状態がある。また、図２４〜図２６は、図２３で示した各部への電圧印加したときの状態を示すメモリセルＭＣの断面を簡略化して示した断面図であり、それぞれ選択された状態、データディスターブの状態、およびワードディスターブの状態を示す。この図２４〜図２６のメモリセルＭＣは、前記実施の形態１で示した図４のメモリセルＭＣを簡略したものである。また、図２７は、図２３で示した各部への電圧印加したときの書込み時間に対するメモリセルＭＣのしきい値の特性を示す説明図である。
【０１１７】
図２７に示すように、メモリセル単体でみた場合、その選択されたメモリセルＭＣｓへの書込みによって所定のしきい値で正常動作が行われることになるが、メモリアレイとしてみた場合、選択されていない（書込みされるべきでない）メモリセルＭＣで電子が注入されることにより、メモリセルＭＣのしきい値が上昇してしまうディスターブが生じてしまう場合がある。このディスターブには、図２３に示したように、ビット線ＷＢＬ（データ線）からの電位が影響を及ぼすデータディスターブと、制御ゲート配線ＣＧ（ワード線）からの電位が影響を及ぼすワードディスターブとがある。
【０１１８】
図２３に示すように、選択したメモリセルＭＣｓへ書込み動作を行うために、ワード線（制御ゲート配線ＣＧ）に９Ｖの制御電圧を印加し、かつデータ線（ビット線ＷＢＬ）に−９Ｖの負の電圧を印加する。選択された状態のメモリセルＭＣｓ（図２４参照）では、制御ゲート配線ＣＧから容量素子ＣのＨＰＷ１に９Ｖの制御電圧が印加され、またビット線ＷＢＬから書込み／消去用素子ＣＷＥのウエルＨＰＷ２に−９Ｖの負の電圧が印加されて、その電位差１７Ｖで容量絶縁膜１０ｄにＦＮトンネル電流を発生させて書込みを行うものとしている。なお、書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１（浮遊電極ＦＧ）の電位は、電圧降下によって８Ｖ程度となる。
【０１１９】
これにより、書込み／消去用素子ＣＷＥのウエルＨＰＷ２の電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じて容量電極ＦＧＣ１（浮遊電極ＦＧ）に注入し、データが書き込まれる。
【０１２０】
しかしながら、メモリセルＭＣｓの書込み／消去用素子ＣＷＥのウエルＨＰＷ２に−９Ｖの電圧を印加するためのビット線ＷＢＬ（データ線）は、図２３に示すように、メモリセルＭＣｓ以外のメモリセルＭＣｄと接続しており、そのメモリセルＭＣｄにはデータディスターブが現れてしまう。具体的には、データディスターブを示す状態のメモリセルＭＣｄ（図２５参照）では、制御ゲート配線ＣＧから容量素子ＣのＨＰＷ１に０Ｖの制御電圧が印加され、またビット線ＷＢＬから書込み／消去用素子ＣＷＥのウエルＨＰＷ２に−９Ｖの負の電圧が印加されて、その電位差９Ｖ程度が容量絶縁膜１０ｄに印加されるため、しきい値が上昇してしまう（図２７参照）。
【０１２１】
また、メモリセルＭＣｓの容量素子ＣのＨＰＷ１に９Ｖの電圧を印加するための制御ゲート配線ＣＧ（ワード線）は、図２３に示すように、メモリセルＭＣｓ以外のメモリセルＭＣｗと接続しており、そのメモリセルＭＣｗにはワードディスターブが現れてしまう。具体的には、ワードディスターブを示す状態のメモリセルＭＣｗ（図２６参照）では、制御ゲート配線ＣＧから容量素子ＣのＨＰＷ１に９Ｖの制御電圧が印加され、またビット線ＷＢＬから書込み／消去用素子ＣＷＥのウエルＨＰＷ２に０Ｖの電圧が印加されて、その電位差８Ｖ程度が容量絶縁膜１０ｄに印加されるため、しきい値が上昇してしまう（図２７参照）。なお、書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１（浮遊電極ＦＧ）の電位は、電圧降下によって８Ｖ程度となる。
【０１２２】
このように、選択されたメモリセルＭＣｓへの書込みによって書込みされるべきでないメモリセルＭＣでディスターブが生じてしまう。メモリセルＭＣはＦＮトンネル電流を利用するため、半選択時の片側９Ｖのみでも、しきい値変動が起こり易い。このディスターブを減少しなければ、誤書き込みが発生してしまう。
【０１２３】
特に、図２７に示したように、データディスターブのメモリセルは、ワードディスターブのメモリセルと比較して、しきい値が上昇してしまう。このことは、制御ゲート配線ＣＧに９Ｖの制御電圧を印加し、かつ書込み／消去用のビット線ＷＢＬに−９Ｖの負の電圧を印加して行う書込みの場合、ワードディスターブでは容量絶縁膜１０ｄへ印加される電位差が８Ｖ程度であるのに対し、データディスターブではその電位差が９Ｖ程度であるからと考えられる。
【０１２４】
そこで、以下に、データの書込み時における各部への印加電圧を調整することによって、メモリアレイでのディスターブを減少することのできる技術について説明する。図２８は、ワード線（制御ゲート配線ＣＧ）とデータ線（書込み用のビット線ＷＢＬ）の交差する位置に配列された複数のメモリセルＭＣをブロックとしてマトリクス状に配置したメモリアレイのレイアウト図であるが、図２３で示した各部への電圧印加とは異なる電圧を印加する場合が示されている。また、図２９は、図２８で示した各部への電圧印加したときのデータディスターブの状態を示すメモリセルＭＣの断面図であり、図４のメモリセルＭＣを簡略したものである。また、図３０は、図２８で示した各部への電圧印加したときの書込み時間に対するメモリセルＭＣのしきい値の特性を示す説明図である。
【０１２５】
図２８に示すように、選択したメモリセルＭＣｓへ書込み動作を行うために、ワード線（選択ワード線）に９Ｖの正の電圧を印加し、かつデータ線（選択データ線）に−９Ｖの負の電圧を印加すると、前述したように、選択されたメモリセルＭＣｓではトンネル電流が発生し、データの書込みが行われる。さらに、非選択のワード線に−３Ｖの電圧（カウンタ電圧）を印加している。
【０１２６】
このため、図２９に示すように、メモリセルＭＣｄでは、制御ゲート配線ＣＧから容量素子ＣのＨＰＷ１に−３Ｖの電圧が印加され、またビット線ＷＢＬから書込み／消去用素子ＣＷＥのウエルＨＰＷ２に−９Ｖの負の電圧が印加されて、その電位差６Ｖ程度が容量絶縁膜１０ｄに印加される。この電位差（６Ｖ程度）は、図２５で示した電圧印加による電位差（９Ｖ程度）と比較して低い。
【０１２７】
したがって、容量絶縁膜１０ｄに印加される電位差が低くなり、データディスターブを軽減することができ、図３０に示すように、しきい値変動を低減することができる。また、書込みのディスターブの影響を考慮しなくても良くなるため、複雑なコントロール回路が不要になり、また半導体装置の信頼性や半導体チップの面積縮小に有効となる。
【０１２８】
さらに、ワードディスターブを軽減するために、メモリセルＭＣｓを選択するデータ線（選択データ線）以外のデータ線（非選択データ線）に３Ｖの正の電圧を印加しても良い。すなわち、図２６で示した各部の電圧印加において、ビット線ＷＢＬ（非選択データ線）に０Ｖに変えて３Ｖの正の電圧を印加する。これにより、制御ゲート配線ＣＧから容量素子ＣのＨＰＷ１に９Ｖの制御電圧が印加され、またビット線ＷＢＬから書込み／消去用素子ＣＷＥのウエルＨＰＷ２に３Ｖの電圧が印加されて、その電位差５Ｖ程度が容量絶縁膜１０ｄに印加されることとなる。この電位差（５Ｖ程度）は、図２６で示した電圧印加による電位差（８Ｖ程度）と比較して低い。
【０１２９】
したがって、容量絶縁膜１０ｄに印加される電位差が低くなり、ワードディスターブを軽減することができ、しきい値変動を低減することができる。
【０１３０】
次に、前記実施の形態１では、選択したメモリセルＭＣｓへ消去動作を行う場合、制御ゲート配線ＣＧ（ワード線）に−９Ｖの負の電圧を印加することによって容量素子ＣのウエルＨＰＷ１を−９Ｖとし、かつ書込み／消去用のビット線ＷＢＬ（データ線）に９Ｖの正の電圧を印加することによって書込み／消去用素子ＣＷＥのウエルＨＰＷ２を９ＶとしてＦＮトンネル電流を発生させて消去を行う。
【０１３１】
図３１は、ワード線（制御ゲート配線ＣＧ）とデータ線（ビット線ＷＢＬ）の交差する位置に配列された複数のメモリセルＭＣをブロックとしてマトリクス状に配置したメモリアレイのレイアウト図であり、消去動作を行う場合の各部への電圧印加の一例および各メモリセルの状態を示している。この消去動作時においても、各メモリセルＭＣの状態としては選択された状態（メモリセルＭＣｓ）、ワードディスターブの状態（メモリセルＭＣｗ）、データディスターブの状態（メモリセルＭＣｄ）、およびそれ以外の選択されていない状態がある。また、図３２は、図３１で示した各部への電圧印加したときの状態を示すメモリセルＭＣの断面を簡略化して示した断面図であり、データディスターブの状態（メモリセルＭＣｄ）を示す。この図３２のメモリセルＭＣは、前記実施の形態１で示した図４のメモリセルＭＣを簡略したものである。また、図３３は、図３１で示した各部への電圧印加したときの消去時間に対するメモリセルＭＣのしきい値の特性を示す説明図である。
【０１３２】
図３１に示すような各部への電圧印加により、図２４で示した場合とは逆に、書き込まれたメモリセルの容量電極ＦＧＣ１から電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じて書込み／消去用素子ＣＷＥのウエルＨＰＷ２へ放出し、データが消去される。
【０１３３】
しかしながら、メモリセルＭＣｓの書込み／消去用素子ＣＷＥのウエルＨＰＷ２に９Ｖの電圧を印加するためのデータ線は、図３１に示すように、メモリセルＭＣｓ以外のメモリセルＭＣｄと接続しており、そのメモリセルＭＣｄにはデータディスターブが現れてしまう。具体的には、データディスターブを示す状態のメモリセルＭＣｄ（図３２参照）では、制御ゲート配線ＣＧから容量素子ＣのＨＰＷ１に０Ｖの制御電圧が印加され、またビット線ＷＢＬから書込み／消去用素子ＣＷＥのウエルＨＰＷ２に９Ｖの正の電圧が印加されて、その電位差９Ｖ程度が容量絶縁膜１０ｄに印加されるため、しきい値が低下してしまう（図３３参照）。
【０１３４】
このように、選択されたメモリセルＭＣｓへの消去によって消去されるべきでないメモリセルＭＣｄでしきい値が上昇するディスターブが生じる。メモリセルＭＣはＦＮトンネル電流を利用するため、半選択時の片側９Ｖのみでも、しきい値変動が起こり易い。このディスターブを減少しなければ、誤消去が発生してしまう。
【０１３５】
そこで、以下に、データの消去時における各部への印加電圧を調整することによって、メモリアレイでのディスターブを防止することのできる技術について説明する。図３４は、ワード線（制御ゲート配線ＣＧ）とデータ線（書込み用のビット線ＷＢＬ）の交差する位置に配列された複数のメモリセルＭＣをブロックとしてマトリクス状に配置したメモリアレイのレイアウト図であるが、図３１で示した各部への電圧印加とは異なる電圧を印加する場合が示されている。また、図３５は、図３４で示した各部への電圧印加したときの状態を示すメモリセルＭＣの断面を簡略化して示した断面図であり、図４のメモリセルＭＣを簡略したものである。
【０１３６】
図３４に示すように、選択したメモリセルＭＣｓへ消去動作を行うために、ワード線（選択ワード線）に−９Ｖの負の電圧を印加し、かつデータ線（選択データ線）に９Ｖの正の電圧を印加すると、前述したように、選択されたメモリセルＭＣｓではトンネル電流が発生し、データの消去が行われる。さらに、非選択のワード線に９Ｖの正の電圧（カウンタ電圧）を印加している。
【０１３７】
このため、図３５に示すように、メモリセルＭＣｄでは、制御ゲート配線ＣＧ（ワード線）から容量素子ＣのＨＰＷ１に９Ｖの正の電圧が印加され、またビット線ＷＢＬ（データ線）から書込み／消去用素子ＣＷＥのウエルＨＰＷ２に９Ｖの正の電圧が印加されて、その電位差１Ｖ程度が容量絶縁膜１０ｄに印加される。この電位差（１Ｖ程度）は、図３２で示した電圧印加による電位差（９Ｖ程度）と比較して低い。このように、消去動作時において、メモリアレイ（マット）内で消去領域と非消去領域を分けることができる。この場合、消去したくないマットのワード線には９Ｖの電位を印加し、容量絶縁膜１０ｄの電位差をほぼ０Ｖとし、データが消去されるのを防止することができる。
【０１３８】
したがって、容量絶縁膜１０ｄに印加される電位差が低くなり、データディスターブを軽減することができ、図３３に示すように、しきい値変動を低減することができる。また、消去マットとして、メモリアレイの領域内に確保できれば、製品情報と、製品出荷後の顧客による情報とを区別して、同一のメモリアレイ（マット）内に収めることができ、複数のメモリアレイ（マット）を用意する必要がなくなる。このため、半導体チップ全体の面積を縮小することができる。
【０１３９】
また、本実施の形態３の構成を、前述の実施の形態２に適用することも可能であり、同様の効果を得ることができる。
【０１４０】
（実施の形態４）
前記実施の形態１で示したように不揮発性メモリ領域ＡＭ内で複数のメモリセルＭＣが配置されるにあたり、メモリセルＭＣを構成する容量素子Ｃ、書込み／消去用素子ＣＷＥ、読出し用素子ＱＲおよび選択用ＭＩＳトランジスタＱＳは、基板１Ｓの主面に設けられている活性領域Ｌ１〜Ｌ４に形成されている。これら活性領域Ｌ１〜Ｌ４は、それぞれウエルＨＰＷ１、ＨＰＷ２、ＨＰＷ３内に設けられており、素子等の違いによって平面形状が異なっている（例えば図２参照）。このため、不揮発性メモリ領域ＡＭ内には、ウエルＨＰ１、ＨＰＷ２、ＨＰＷ３が形成されていない空き領域が存在することとなる。
【０１４１】
そこで、本実施の形態４では、図３６に示すように、不揮発性メモリ領域ＡＭの前記空き領域、特に活性領域Ｌ１〜Ｌ４が形成されていない疎の領域に、活性領域Ｌ１〜Ｌ４とは電気的に分離された状態で、素子が形成されないダミーの活性領域（ダミー活性領域）ＬＤを配置する。
【０１４２】
或いは、図３７に示すように、活性領域Ｌ１〜Ｌ４とは電気的に分離する素子分離領域上に、素子を構成しないダミーのゲート電極（ダミーゲート）ＦＧＤを配置する。
【０１４３】
このようにダミー活性領域ＬＤやダミーゲートＦＧＤを活性領域Ｌ１〜Ｌ４が疎の領域に配置することによって、不揮発性メモリ領域ＡＭ内での平坦性を向上することができる。また、これらのダミー活性領域ＬＤおよびダミー電極ＦＧＤを両方形成することで、さらに平坦性を向上させることができる。
【０１４４】
また、本実施の形態４の構成を、前述の実施の形態２または３に適用することも可能であり、同様の効果を得ることができる。
【０１４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４６】
例えば、単層ポリシリコンゲートを使って構成される主回路と、不揮発性メモリとを有する半導体装置であれば、論理デバイス、アナログデバイスＲＦデバイスなどにも適用することができる。
【産業上の利用可能性】
【０１４７】
本発明は、半導体装置、特に、不揮発性メモリを備えた半導体装置の製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１４８】
【図１】本発明の実施の形態１における不揮発性メモリ領域に配置された不揮発性メモリ（２４ビットの場合）の平面図である。
【図２】本発明の実施の形態１における不揮発性メモリ領域に配置された不揮発性メモリ（８ビットの場合）の平面図である。
【図３】本発明の実施の形態１における不揮発性メモリ領域に配置された不揮発性メモリ（２ビットの場合）の平面図である。
【図４】本発明の実施の形態１の半導体装置における不揮発性メモリセルの断面図である。
【図５】本発明者らが検討した不揮発性メモリ領域に配置された２４ビットの不揮発性メモリの平面図である。
【図６】図２の不揮発性メモリにおけるデータ書込動作の説明図である。
【図７】図２の不揮発性メモリにおけるデータ一括消去動作の説明図である。
【図８】図２の不揮発性メモリにおけるビット単位消去動作の説明図である。
【図９】図２の不揮発性メモリにおける読出し動作の説明図である。
【図１０】本発明の実施の形態１における半導体装置の製造工程中の主回路領域の半導体基板の要部断面図である。
【図１１】図１０と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図１２】図１０および図１１に続く半導体装置の製造工程中の主回路領域の半導体基板の要部断面図である。
【図１３】図１２と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図１４】図１２および図１３に続く半導体装置の製造工程中の主回路領域の半導体基板の要部断面図である。
【図１５】図１４と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図１６】図１４および図１５に続く半導体装置の製造工程中の主回路領域の半導体基板の要部断面図である。
【図１７】図１６と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図１８】図１６および図１７に続く半導体装置の製造工程中の主回路領域の半導体基板の要部断面図である。
【図１９】図１８と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図２０】図１８および図１９に続く半導体装置の製造工程中の主回路領域の半導体基板の要部断面図である。
【図２１】図２０と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図２２】本発明の実施の形態２における不揮発性メモリ領域に配置された不揮発性メモリの平面図である。
【図２３】本発明の実施の形態３におけるメモリアレイの書込動作の一例の説明図である。
【図２４】図２３の選択されたメモリセルの断面を簡略化して示した断面図である。
【図２５】図２３のデータディスターブが起こるメモリセルの断面を簡略化して示した断面図である。
【図２６】図２３のワードディスターブが起こるメモリセルの断面を簡略化して示した断面図である。
【図２７】図２３で示した各部への電圧印加したときの書込み時間に対するメモリセルのしきい値の特性を示す説明図である。
【図２８】図２３のメモリアレイにおける書込動作の他の一例の説明図である。
【図２９】図２８のデータディスターブが起こるメモリセルの断面を簡略化して示した断面図である。
【図３０】図２８で示した各部への電圧印加したときの書込み時間に対するメモリセルのしきい値の特性を示す説明図である。
【図３１】本発明の実施の形態３におけるメモリアレイの消去動作の一例の説明図である。
【図３２】図３１のデータディスターブが起こるメモリセルの断面を簡略化して示した断面図である。
【図３３】消去時間に対するメモリセルのしきい値の特性を示す説明図である。
【図３４】図３１のメモリアレイの消去動作の他の一例の説明図である。
【図３５】図３４のデータディスターブが起こるメモリセルの断面を簡略化して示した断面図である。
【図３６】本発明の実施の形態４における不揮発性メモリ領域に配置された不揮発性メモリの一例の平面図である。
【図３７】本発明の実施の形態４における不揮発性メモリ領域に配置された不揮発性メモリの他の一例の平面図である。
【符号の説明】
【０１４９】
１Ｓ  基板（半導体基板）
４ａ  半導体領域
５ａ  シリサイド層
６、６ａ、６ｂ  絶縁層
７ａ〜７ｋ  導体部
８ａ  半導体領域
１０ｂ  ゲート絶縁膜（第２絶縁膜）
１０ｃ  容量絶縁膜（第３絶縁膜）
１０ｄ  容量絶縁膜（第１絶縁膜）
１０ｅ、１０ｆ、１０ｅ  ゲート絶縁膜
１２、１２ａ、１２ｂ  半導体領域
１３、１３ａ、１３ｂ  半導体領域
１５、１５ａ、１５ｂ  半導体領域
２０  導体膜
２１、２１ａ、２１ｂ  半導体領域
２２、２２ａ、２２ｂ  半導体領域
２４、２４ａ、２４ｂ  半導体領域
２８  絶縁膜
３０、３０ａ、３０ｂ  半導体領域
３１、３１ａ、３１ｂ  半導体領域
ＡＭ  不揮発性メモリ領域
Ｃ  容量素子
ＣＧ  制御ゲート配線（ワード線）
ＣＧＷ  制御ゲート電極
ＣＴ  コンタクトホール
ＣＷＥ  書込み／消去用素子
ＤＮＷ  埋込ウエル（第１ウエル）
ＤＰＷ  埋込ウエル
ＦＧ  浮遊電極
ＦＧＣ１  容量電極（第１電極）
ＦＧＣ２  容量電極（第３電極）
ＦＧＤ  ダミーゲート
ＦＧＨ、ＦＧＬ  ゲート電極
ＦＧＲ  ゲート電極（第２電極）
ＦＧＳ  ゲート電極
ＧＳ  選択線
ＨＮＷ  ウエル
ＨＰＷ１  ウエル（第４ウエル）
ＨＰＷ２  ウエル（第２ウエル）
ＨＰＷ３  ウエル（第３ウエル）
Ｌ１  活性領域（第１活性領域）
Ｌ２  活性領域（第２活性領域）
Ｌ３  活性領域（第３活性領域）
Ｌ４  活性領域（第４活性領域）
Ｌ５、Ｌ６  活性領域
ＬＤ  ダミー活性領域
ＭＣ  メモリセル（不揮発性メモリセル）
ＭＣ１  メモリセル（第１不揮発性メモリセル）
ＭＣ２  メモリセル（第２不揮発性メモリセル）
ＮＶ  半導体領域
ＮＷ  ウエル
ＰＶ  半導体領域
ＰＷ  ウエル
ＱＮＨ、ＱＮＬ、ＱＰＨ、ＱＰＬ  ＭＩＳトランジスタ
ＱＲ  読出し用素子
ＱＳ  選択用ＭＩＳトランジスタ
ＲＢＬ  ビット線
ＳＬ  ソース線
ＳＷ  サイドウォール
ＴＩ  分離部（素子分離領域）
ＷＢＬ  ビット線（書込み／消去用ビット線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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