(57)【特許請求の範囲】
【請求項１】
集積回路のアレイ領域内に複数の導電線を作る方法であって、
複数の導電性プラグに接触する基板、前記導電性プラグを覆う絶縁膜、前記絶縁膜を覆う下方マスク層、及び前記下方マスク層上にピッチ増倍技術を用いて形成されたスペーサーのアレイ、を含む積層膜を設けることであって、前記スペーサーのアレイは複数のループ状の端部を形成する、ことと、
前記下方マスク層上及び前記スペーサーのアレイ上に犠牲膜を堆積して、平坦な表面を形成することと、
前記犠牲膜の一部の上にレジストマスクを形成することであって、前記レジストマスクは、前記スペーサーのアレイ上に開口部を画定すると共に前記スペーサーのアレイの前記ループ状の端部を覆い、前記下方マスク層及び前記犠牲膜が前記レジストマスクに対して選択的にエッチング可能である、ことと、
前記レジストマスクをエッチングマスクとして用いて前記犠牲膜をエッチングし、前記下方マスク層の一部を露出させることと、
前記スペーサーのアレイ及び前記レジストマスクをエッチングマスクとして用いて前記下方マスク層をエッチングし、前記絶縁膜の一部を露出させることと、
前記犠牲膜を除去することと、
前記下方マスク層をエッチングマスクとして用いて前記絶縁膜の前記露出された部分に複数の溝をエッチングし、前記導電性プラグの少なくとも一部を露出させることと、
前記複数の溝内に金属の堆積を行うことであって、前記金属は前記導電性プラグと接触する、ことと、
平坦化処理を行って、前記金属と前記絶縁膜とが交互に現れる平坦な表面を形成することと、
を含むことを特徴とする方法。
【請求項２】
前記レジストマスクは、更に、前記アレイ領域の外側の周辺領域に接続される複数の相互接続を画定する、ことを特徴とする請求項１に記載の方法。
【請求項３】
前記積層膜を設けることは、フォトリソグラフィを用いて前記スペーサーのアレイを形成することを含む、ことを特徴とする請求項１に記載の方法。
【請求項４】
前記複数の溝をエッチングする前に、前記スペーサーのアレイを除去することを更に含む、ことを特徴とする請求項１に記載の方法。
【請求項５】
前記複数の溝をエッチングする前に、前記スペーサーのアレイ、前記レジストマスク、及び前記犠牲膜を除去することを更に含む、ことを特徴とする請求項１に記載の方法。
【請求項６】
前記複数の溝をエッチングすることは、前記レジストマスクに覆われた前記ループ状の端部を前記絶縁膜に転写することなく、前記ループ状の端部以外の前記スペーサーのアレイに対応したパターンを前記絶縁膜に転写することを含む、ことを特徴とする請求項１に記載の方法。
【請求項７】
前記アレイ領域はメモリアレイ領域である、ことを特徴とする請求項１に記載の方法。
【請求項８】
前記アレイ領域は論理素子アレイ領域である、ことを特徴とする請求項１に記載の方法。
【請求項９】
前記アレイ領域は、フラッシュメモリデバイスの一部を形成する、ことを特徴とする請求項１に記載の方法。
【請求項１０】
前記犠牲膜は絶縁膜である、ことを特徴とする請求項１に記載の方法。
【請求項１１】
前記犠牲膜は底面反射防止膜である、ことを特徴とする請求項１に記載の方法。
【請求項１２】
前記スペーサーは、酸化シリコン、窒化シリコン、多結晶シリコン、及びカーボンから成るグループから選択される、ことを特徴とする請求項1に記載の方法。
【請求項１３】
前記スペーサーは、原子層堆積プロセスを用いて堆積される、ことを特徴とする請求項１記載の方法。
【請求項１４】
前記スペーサーは、摂氏４００度より低い温度で堆積される、ことを特徴とする請求項１に記載の方法。
【請求項１５】
前記スペーサーは、３０ナノメートルから１００ナノメートルの間のフィーチャーサイズを有する、ことを特徴とする請求項１に記載の方法。
【請求項１６】
前記スペーサーは、３２．５ナノメートルから６５ナノメートルの間のフィーチャーサイズを有する、ことを特徴する請求項１に記載の方法。
【請求項１７】
前記スペーサーは、前記導電性プラグのフィーチャーサイズと等しいフィーチャーサイズを有する、ことを特徴とする請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的には集積回路製造方法に関し、より具体的にはマスキング技術に関する。
【背景技術】
【０００２】
現在の電子工学の発展において、可搬性、演算能力、メモリ容量、及び電力効率に対する要求から、集積回路は絶え間なくより小型化している。したがって、電子デバイス及び相互接続線の幅のように集積回路を構成するフィーチャー（ｆｅａｔｕｒｅ）のサイズもまた、絶え間なく小型化している。フィーチャーのサイズを減少させる傾向は、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）、フラッシュメモリ、不揮発性メモリ、スタテック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）、強誘電体メモリ（「ＦＥ」）、論理ゲートアレイなどのようなメモリ回路又は装置で顕著である。
【０００３】
例えば、ＤＲＡＭは、通常、メモリセルとして知られる数百万の同一の回路素子を備える。そのもっとも一般的な形態では、メモリセルは、通常２つの電子デバイスを備える：そのうちの１つは電荷蓄積キャパシタであり、他の１つはアクセス用電界効果トランジスタである。各々のメモリセルは、１つの２値データ（「ビット」）を格納することができるアドレス可能なロケーションである。１ビットは、トランジスタを介して１つのセルに書き込みでき、参照電極側から電荷蓄積電極に電荷を送ることによって読み出しできる。構成電気デバイス及びそれらにアクセスする導電線のサイズを小さくすることにより、これらのフィーチャーを組み込むメモリデバイスのサイズもまた小さくすることができる。このように、より多くのメモリセルをメモリデバイスの中に組み込むことにより記憶容量を増加させることができる。
【０００４】
他の例として、フラッシュメモリ（例えば、電気的に消去可能でプログラマブルな読み出し専用メモリ、すなわち「ＥＥＰＲＯＭ」）は、通常、１バイトではなく同時に数ブロックについて消去、再プログラムされるメモリの１種である。通常のフラッシュメモリは、大量のメモリセルを含むメモリアレイを備える。メモリセルは、電荷を保持可能なフローティングゲート電界効果トランジスタを含む。セル内のデータは、フローティングゲート内の電荷の有無によって決定される。セルは、たいてい、消去ブロックと呼ばれるセクションにグループ分けされている。フラッシュメモリアレイのメモリセルは、通常、「ＮＯＲ」アーキテクチャ（各セルは直接ビットラインに連結される）、または「ＮＡＮＤ」アーキテクチャ（各セルは間接的にビットラインに連結され、アクセスのためにはストリングの他のセルの動作を要するように、セルはセルの「ストリング」に連結される）に配置されている。１つの消去ブロック内のセルは、フローティングゲートをチャージすることによって、ランダムな形式で電子的にプログラム可能である。ブロック消去操作によって電荷はフローティングゲートから除去可能であり、消去ブロック内の全てのフローティングゲートメモリセルは１回の操作で消去される。
【０００５】
パターンのピッチは、２つの隣接するパターンフィーチャーにおける同一点間の距離として定義される。これらのフィーチャーは、通常、絶縁体又は導電体のような材料内にあって且つ該材料によって離間された開口部によって画定される。このように、ピッチは、フィーチャーの幅と、このフィーチャーをそれに隣接するフィーチャーから隔てているスペースの幅との和として理解される。
【発明の開示】
【０００６】
本発明の１態様において、集積回路内にパターンを画定する（ｄｅｆｉｎｅ）方法であって、フォトリソグラフィを用いて、基板の第１の領域上における第１のフォトレジスト層中に複数のフィーチャー（ｆｅａｔｕｒｅ）を画定することを含む。フォトレジスト層中の各フィーチャー毎に、その下方のマスキング層中に少なくとも２つのフィーチャーを形成するために、ピッチ増倍（ｐｉｔｃｈ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）が用いられる。下方マスキング層中のフィーチャーは、ループ状の端部（ｌｏｏｐｅｄ ｅｎｄｓ）を含む。第２のフォトレジスト層が、下方マスキング層中のループ状の端部を含む、基板の第２の領域を覆う。第２の領域をエッチングすることなく、下方マスキング層中のフィーチャーを介して、基板中に溝（トレンチ）のパターンがエッチングされる。この溝は、ある溝幅（トレンチ幅）を有する。
【０００７】
本発明の他の態様において、アレイに複数の導電線を作成する方法であって、積層膜を形成することを含む。この積層膜は、複数の導電性プラグと接触する基板、導電性プラグ上を覆う絶縁膜、絶縁膜上を覆う下方マスク層、及び下方マスク層上に形成されたスペーサのアレイを含む。犠牲膜が、下方マスク層及びスペーサのアレイ上に堆積される。二次マスクが犠牲膜（ｓａｃｒｉｆｉｃｉａｌ ｆｉｌｍ）の一部の上に形成される。二次マスクは、スペーサのアレイ中に開口部を画定する。下方マスク層及び犠牲膜は、二次マスクに対して選択的にエッチングされる。犠牲膜がエッチングされ、下方マスク層の一部が露出される。上記方法は、更に、下方マスク層をエッチングし、絶縁膜の一部を露出させることを含む。複数の溝（トレンチ）が、絶縁膜、下方マスク層、及び犠牲膜中にエッチングされて、少なくとも導電性プラグの一部が露出される。一面の金属堆積（金属のブランケット堆積）が行われる。その後、ダマシン（ｄａｍａｓｃｅｎｅ）処理で金属と絶縁膜が交互に現われる平坦な表面を形成する。
【０００８】
本発明の他の態様において、集積回路におけるダマシンフィーチャーをピッチ増倍する方法であって、基板を用意することを含む。基板上にスペーサラインのアレイを画定するために、第１のマスキングプロセスが行われる。スペーサラインは、複数のギャップによって分離される。第２のマスキングプロセスが、スペーサラインの一部をブロックするために行われ、それにより集積回路の論理（ｌｏｇｉｃ）領域内の複数の相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）が画定される。複数の溝（トレンチ）が、スペーサラインの間のギャップ中にエッチングされる。スペーサラインの間のギャップ中に複数の金属線を形成するために、金属層が堆積される。ダマシンプロセスで集積回路の表面を実質的に平坦にする。
【０００９】
本発明の他の態様において、基板上に集積回路部品（ｃｏｍｐｏｎｅｎｔ）を形成する方法であって、リソグラフィ技術を用いて、第１のレジスト層をパターン化し、複数の線を画定することを含む。ピッチ増倍（ｐｉｔｃｈ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）技術を用いて、複数のラインによって定められる領域の周囲にスペーサのパターンを形成する。スペーサは、ループ状の端部を持つ細長いループを備える。第２のレジスト層をループ状の端部の上に堆積して、基板のブロックされた領域を画定する。上記方法は、更に、ブロックされた領域をエッチングしないで、スペーサを介して選択的にエッチングすることで、基板中に複数の溝（トレンチ）を形成することを含む。
【発明を実施するための最良の形態】
【００１０】
フィーチャーのサイズの絶え間ない減少によって、フィーチャーを形成するために用いられる技術に対してより多くの要求が課されるようになっている。例えば、基板上に線のようなフィーチャーをパターン化するために、一般的にフォトリソグラフィが用いられる。ピッチの概念は、これらのフィーチャーのサイズを示すために用いることができる。しかし、光又は放射線波長のような光学的要因のため、フォトリソグラフィ技術では、これ以下ではフィーチャーを確実に形成することはできない最小ピッチが存在する。このように、フォトリソグラフィ技術の最小ピッチは、フィーチャーのサイズ減少に限界を課す。
【００１１】
ピッチ倍増（ｐｉｔｃｈ ｄｏｕｂｌｉｎｇ）は、フォトリソグラフィ技術の能力を最小ピッチを超えて拡張する１つの方法である。この方法は、図１Ａから１Ｆに図示され、米国特許第５，３２８，８１０号（１９９４年７月１２日発行）に記載され、その全ての開示は、その参照により、本明細書中に含まれる。図１Ａを参照すると、まず、一時的又は使い捨ての材料から成る層２０及び基板３０上を覆うフォトレジスト層中に線（ｌｉｎｅ）１０のパターンを形成するために、フォトリソグラフィが用いられる。フォトリソグラフィを行うために用いられる通常の波長は、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ又は３６５ｎｍを含むが、これに限定されない。図１Ｂに示すように、上記パターンは、異方性エッチング処理のようなエッチング処理で一時層２０に転写され、これにより、プレースホルダー（ｐｌａｃｅｈｏｌｄｅｒ）またはマンドレル（ｍａｎｄｒｅｌ）４０を形成する。図１Ｃに示すように、隣接するマンドレル４０の間の距離を大きくするために、フォトレジスト線１０が除去され、かつ、マンドレル４０が等方性エッチングされ得る。図１Ｄに示すように、その後、スペーサ材の層５０がマンドレル４０上に堆積される。図１Ｅに示すように、方向性スペーサエッチングにおいて、水平面から選択的にスペーサ材をエッチングすることにより、スペーサ６０が、その後、マンドレル４０の両側に形成される。残っているマンドレル４０は、その後、除去され、スペーサ６０のみが残され、そのスペーサは、図１Ｆに示すように、パターン化（ｐａｔｔｅｒｎｉｎｇ）のためのマスクとしての役割を果たす。このようにして与えられたパターン領域は、以前では、（２Ｆのピッチに対して、各々、幅Ｆを持つ）１つのフィーチャー及び１つのスペースを定めていた。同じパターン領域は、現在は、（Ｆのピッチに対して、各々、幅１／２Ｆを持つ）スペーサ６０によって定められる、２つのフィーチャー及び２つのスペーサを含む。この結果、フォトリソグラフィ技術で可能なもっとも小さなフィーチャーのサイズを、ピッチ倍増技術を用いて実効的に小さくすることができる。
【００１２】
上記の例では、ピッチは実質的に半分になるにも拘わらず、このピッチの減少は、通常は、ピッチ「倍増」、又は、より一般的にピッチ「増倍」と呼ばれる。つまり、通常、ある係数によるピッチの「増倍」は、実質的にその係数によるピッチの減少を伴う。従来技術はここまでである。スペーサのさらなる形成によって、定めることが可能なフィーチャーのサイズは更に減少可能であることに留意願う。このように、ピッチ増倍は、一般的に、スペーサ形成処理の行われる回数に関係なく、そのプロセスを指すものである。
【００１３】
スペーサ材の層５０は、通常、単一の厚み９０（図１Ｄ及び１Ｅ参照）を持ち、スペーサ６０によって形成されるフィーチャーのサイズは、大抵、この厚み９０に対応するため、ピッチ倍増技術は、通常、１つのみの幅のフィーチャーを作り出す。しかし、集積回路は、しばしば複数のサイズのフィーチャーを含む。たとえば、ランダムアクセスメモリ回路は、通常、メモリセルのアレイと、いわゆる「周辺部」の論理回路とを含む。アレイでは、メモリセルは、通常、導電線で接続され、周辺部では、これら導電線は、通常、論理回路（ｌｏｇｉｃ）にアレイを接続するためのランディングパッドに接触している。しかし、ランディングパッドのような周辺部のフィーチャーは、導電線よりも大きくてもよい。さらに、トランジスタのような周辺部の電子デバイスは、アレイ内の電子デバイスよりもむしろ大きい。加えて、たとえ周辺部のフィーチャーがアレイと同じピッチで形成できたとしても、特に、パターンが、レジストパターンの側壁に沿って形成できるパターンに制限されている場合、回路を定めるために必要な柔軟性は、通常、１つのマスクでは実現できない。
【００１４】
周辺部及びアレイにパターンを形成する、ある方法では、３つの個別のマスクが用いられる。例えば、ある方法では、第１のマスクとピッチ倍増は、スペーサパターンを形成するために用いられ、そのスペーサパターンは、通常、スペーサループを、メモリデバイスのアレイ領域のような１つのチップの１つの領域中に備える。その後、第２のマスクが、メモリデバイスの周辺領域のような、そのチップの他の領域に第２のパターンを形成するために実行される。この第２の周辺部のパターンは、スペーサパターン上を覆う層に形成される。このパターンはスペーサループの中央部を覆い、ループ状の先端はエッチング処理可能なようにそのまま残される。その後、周辺部の領域内、及び／又は周辺部の領域からの配線を含む第３のパターンを形成するために、第３のマスクが実行される。「切断された（ｃｈｏｐｐｅｄ）」スペーサパターンと第３のパターンの両者は、その後、下方にあるマスキング層に転写される。そのマスキング層は下方にある基板に対してエッチング可能である。これは、互いに比較してもサイズが異なり、スペーサループと比較してもサイズの異なるフィーチャーを、回路周辺部の領域に形成することを可能にする。このようなフィーチャーは、例えば、相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）パターンを含む。これらのフィーチャーは、スペーサループと重なり合ってもよいし、回路のアレイ領域の他のフィーチャーと統合されてもよいし、その後にエッチングされてもよい。
【００１５】
前述のように、改良技術は、異なるサイズのフィーチャー、特に、重複するパターンを有するピッチ増倍されたフィーチャーを、形成することを可能とする。
ある実施形態において、基板に転写されるべきフィーチャーパターンの一部は、基板に対するプロセスで用いられるフォトリソグラフィ技術の最小ピッチ以下のピッチを有する。加えて、ある実施形態は、論理（ｌｏｇｉｃ）又はゲートアレイ、並びに、ＤＲＡＭ、リード・オンリー・メモリー（ＲＯＭ），フラッシュメモリ及びゲートアレイのような揮発及び不揮発メモリデバイスを含む電子デバイスのアレイを有するデバイスを形成するために利用可能である。従来のフォトリソグラフィは、チップの周辺部における接触部（コンタクト）のような大きなフィーチャーを形成するために有効であるが、ピッチ増倍は、そのようなデバイスにおいて、例えば、トランジスタゲート電極及びチップのアレイ領域における導電線を形成するために有効である。メモリデバイス製造過程のマスキング処理の一例が、本明細書で図示され、説明されている。
【００１６】
図２は、途中まで形成された、メモリチップ等の集積回路１００の一例の平面図である。中央アレイ領域１０２は、周辺領域１０４によって囲まれている。集積回路１００が製造された後、アレイ１０２上には、通常、導電線及びトランジスタやキャパシタのような電子デバイスが緻密に装着されるものと認められる。本明細書で述べるように、ピッチ倍増は、アレイ領域１０２にフィーチャーを形成するために用いられる。一方、周辺領域１０４は、アレイ領域１０２内のフィーチャーよりも大きなフィーチャーを任意に含むこともできる。ピッチ増倍よりむしろ、従来のフォトリソグラフィが、通常、これらの大きなフィーチャーをパターン化するために用いられる。そのようなフィーチャーの例には、さまざまなタイプの論理回路が含まれる。周辺領域１０４に位置する論理回路は幾何学的に複雑であるため、ピッチ増倍の利用は困難である。対照的に、アレイパターンに特有の規則的な格子には、ピッチ増倍の利用が可能である。加えて、周辺領域１０４の一部のデバイスは、電気的な制約によって大きな形状を要することもあり、それゆえ、そのようなデバイスには従来のフォトリソグラフィとくらべてピッチ増倍は利点が少ない。他の実施形態では、集積回路１００において、相対的な寸法の違いに加え、相対的位置、及び周辺領域１０４とアレイ領域の数もまた、違っていることとしてもよい。
【００１７】
図３は、アレイ領域１０２及び周辺領域１０４を含む、図２の途中まで形成された集積回路の部分断面図である。フォトリソグラフィ技術を用いて、複数の溝（トレンチ）が基板１０８内にエッチングで作られ、これらの溝には、酸化物のような絶縁体１０５が充填されている。絶縁体１０５は、フィールド分離層であり、実施形態の一例では、高密度プラズマ（「ＨＤＰ」）、スピン−オン誘電体（ＳＯＤ）、フロー−フィル（ｆｌｏｗ−ｆｉｌｌ）又はＴＥＯＳプロセスで堆積したシャロートレンチ分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）（「ＳＴＩ」）層である。実施形態の一例では、ＳＯＤが堆積し、高密度化されている。
【００１８】
上方の中間レベル誘電（「ＩＬＤ」）絶縁体１０６を基板上に形成し、そして、コンタクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）をエッチングして導電性プラグ１１０を充填することにより、ＩＬＤ１０６を通るコンタクトが形成される。ある実施形態では、導電性プラグ１１０は多結晶シリコンから成るが、他の電気的導電性材料を他の実施形態で用いることとしてもよい。窒化物層のようなエッチング停止層１１２の一部分が、絶縁層１０６上に堆積され、このエッチング停止層１１２が、導電性プラグ１１０を形成するために用いられる。ある実施形態では、絶縁体１０５の表面は、基板／プラグの界面と位置整合されている。しかし、他の実施形態では、図３に示すように、絶縁体１０５の表面は、基板／プラグの界面より若干上にある。
【００１９】
図３に示す実施形態の一例では、アレイ領域１０２のフィーチャーのサイズは、周辺領域１０４のフィーチャーのサイズよりも小さい。ある実施形態では、導電性プラグ１１０のフィーチャーサイズは、約５０ｎｍである。好適な実施形態では、導電性プラグ１１０のフィーチャーサイズは、約３０ｎｍから約１００ｎｍの間であるとよい。より望ましくは、導電性プラグのフィーチャーサイズは、約３２．５ｎｍから約６５ｎｍの間であるとよい。導電性プラグ１１０の他のフィーチャーサイズは、他の実施形態で利用可能である。導電性プラグを形成する技術に関するこれ以上詳細な説明は、アメリカ特許出願−−−−−（本発明と同時に出願。代理人整理番号ＭＩＣＲＯＮ．３１３Ａ；マイクロン整理番号２００４−１０６５．００／ＵＳ）に記載されている。
【００２０】
図４に示すように、その中にダマシントレンチ（ｄａｍａｓｃｅｎｅ ｔｒｅｎｃｈ）が形成されることになる絶縁体膜１１４は、図３に示した積層膜上に堆積される。ある実施形態では、絶縁体膜は、テトラ・エチル・オルソ・シリケート（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ（「ＴＥＯＳ」））から堆積された酸化膜のような、ドープされていない（ｕｎ−ｄｏｐｅｄ）酸化膜から成る。一方で、他の実施形態では、絶縁体膜は、ＢＰＳＧ又はＰＳＧのようなドープされた酸化膜から成る。他の非酸化物（ｎｏｎ−ｏｘｉｄｅ）の絶縁体も、他の実施形態で利用可能である。実施形態の一例では、絶縁体膜１１４は、集積回路に形成される導電体の高さに対応する厚さまで堆積される。
【００２１】
図５に示すように、ハードマスク層１１６が、絶縁体膜１１４上に堆積される。ある実施形態では、ハードマスク層１１６は、アモルファスシリコン（非晶質シリコン）から成るが、他の材料も他の実施形態で利用可能である。
【００２２】
図６Ａに示すように、複数のスペーサ１１８が、ハードマスク層１１６上に形成される。実施形態の一例では、開示したようなフォトレジストマスク、一時層への転写、等方性エッチング及びスペーサプロセスを用いる、図１Ａから１Ｆで図示したようなピッチ倍増技術を用いて、スペーサは形成される。実施形態の一例では、スペーサは、ハードマスク層１１６に対して選択的にエッチング可能な低温酸化物材から成る。例えば、ある実施形態では、スペーサは約４００℃以下の温度で堆積される。他の実施例では原子層堆積プロセスを用いてスペーサは堆積される。スペーサ材料の一例としては、酸化シリコン、窒化シリコン、多結晶シリコン及び炭素が挙げられる。
【００２３】
スペーサ１１８の間に、集積回路内の導電性材が堆積されるべき領域に対応するギャップ（間隙）１２０がある。図６Ａに示す実施形態の一例形態では、ギャップ１２０は、導電性プラグ１１０と垂直方向に位置合わせされている。
【００２４】
実施形態の一例では、スペーサ１１８とギャップ１２０の間隔は、集積回路１１０のアレイ領域１０２と周辺領域１０４とで異なる。このことは、図６Ｂの、スペーサ１１８とその間に介在するギャップ１２０の概略平面図に示される。図６Ｂは、また、スペーサ１１８が、通常、光学的に画定可能な層中に形成された線の輪郭（ｏｕｔｌｉｎｅ）に沿って延びており、それにより、複数のループ状の先端１２４を形成することを示す。
【００２５】
図７に示すように底面反射防止膜（ＢＡＲＣ）１２２が、スペーサ１１８を覆って塗布される。ＢＡＲＣ１２２の塗布は、スピンオンプロセスにおいて任意に行われ、これにより、実質的に平坦な表面が得られる。ＢＡＲＣ１２２がスペーサ１１８を覆って塗布された後、第２のマスクが用いられる。第２のマスクは、集積回路上に堆積されたフォトレジスト１２６のパターンを作る。フォトレジストパターンは、スペーサ１１８のループ状の先端１２４をブロックするブロック領域を作り、また、周辺領域１０４における１つ以上の開口部（ｏｐｅｎｉｎｇ）１２８を作り出す。このことは、図８Ａ（側面図）及び８Ｂ（平面図）に示される。図８Ｂに示すように、実施形態の一例において、第２のマスクは、ギャップ１２０ａ分だけ、スペーサ１１８から間隔が設けられ、ギャップ１２０ｂ分だけ、スペーサのループ状の先端１２４から間隔が設けられている。ギャップ１２０ａ及び１２０ｂは、スペーサパターンに対する第２のマスクのずれを調整するためのものである。
【００２６】
実施形態の一例において、開口部１２８の最小幅は、フォトリソグラフィプロセスの解像度に依存し、それは、ある実施形態では１００ｎｍ程度であり、ある実施形態では６５ｎｍ程度であり、また、ある実施形態では４５ｎｍ程度である。他の実施形態で他の幅を用いてもよい。ある実施形態の一例では、集積回路の他のレベルとの相互接続を提供するためのコンタクト１３２が「着地」できるように、回路アレイ領域１０４内のスペーサ１１８は、十分に間隔をあけて配置されている。
【００２７】
実施形態の一例において、第２のマスクが実行された後、図９に示すようにＢＡＲＣ１２２がエッチングされる。実施形態の変形例では、ブロック領域を含む、第２のマスクによって画定されたパターンは、ＢＡＲＣをエッチングする前に中間層に転写される。このような実施形態において、中間層又はＢＡＲＣそのものが、スペーサ１１８のループ状の先端１２４をブロックするようにしてもよい。
【００２８】
ＢＡＲＣエッチングに続いて、ハードマスク層１１６のエッチングが行われ、その層はスペーサ１１８に対して選択的にエッチングされることとしてもよい。結果として得られる構造を、図１０Ａ（スペーサループに対して垂直な線に沿った断面図である。）及び図１０Ｂ（スペーサループの長さ方向に沿った断面図）に示す。ある実施形態では、ハードマスクエッチングは、ドライエッチングプロセスである。この処理の後、フォトレジスト１２６及びＢＡＲＣ１２２の一連の除去が行われ、その後、酸化物エッチングが行われる。そのような実施形態では、酸化物エッチングは、スペーサ１１８と、絶縁体膜１１４の露出された部分の両方を除去する。導電性プラグ１１０において、エッチングはストップする。結果として得られる構造は、図１１に示すように、アレイ領域１０２内の導電性プラグ１１０を露出させる溝のパターン、及び、周辺領域１０４のハードマスク層１１６内の他の開口部１２８のパターンを有する。この一連の処理によって、溝（トレンチ）の実効アスペクト比を効果的に低減することが可能である。実施形態の変形例では、図１０Ａ及び１０Ｂに示す絶縁体膜１１４は、スペーサ１１８を前もって除去することなく、エッチングされる。基板材が反射性材料でない実施形態では、ＢＡＲＣ１２２を随意に省くことが可能である。
【００２９】
トレンチの形成方法に関係なく、図１０Ａ、１０Ｂ及び１１に示すエッチングプロセスは、都合よく２つのマスクパターン（すなわち、アレイ領域１０２におけるスペーサ１１８によって形成されるパターンと、周辺領域におけるフォトレジスト１２６によって形成されるパターン）を統合する。これは、２つの異なるパターンの重ね合わせを効果的に形成し、第２のフォトレジスト層１２６によって覆われていない集積回路１００の領域におけるスペーサ１１８間のギャップ１２０を介してのエッチングを可能にする。
【００３０】
図１２に示すように、一実施形態において、導電性材１３０が、その後、部分的に形成された集積回路上に堆積される。導電性材１３０の堆積の前に、随意にハードマスク層１１６が除去されることとしてもよい。好適な導電性材としては、チタン、窒化チタン、タングステン、窒化タンタル、及び銅が考えられるが、これらに限られない。一実施形態では、導電性材１３０は、周辺部の最も広いトレンチ幅を満すことができるほどの十分な厚さまで堆積される。導電性材の堆積の後、トレンチ内の導電体を分離し、かつ、集積回路の表面を平坦化するために、化学的機械的平坦化（「ＣＭＰ」）処理が行われる。その結果得られる構造が図１３に示されている。
【００３１】
本明細書で開示する、ある集積回路構造を形成するプロセスを図示するフローチャートを図１４に示す。図に示すように、処理ブロック１５０において、メモリデバイスのアレイ領域内の第１のレジスト層に複数のフィーチャーが画定される。フィーチャーを画定するために利用可能なレジスト層の例として、フォトレジスト層及びインプリンテッドレジスト（ｉｍｐｒｉｎｔｅｄ ｒｅｓｉｓｉｔ）層がある。処理ブロック１５２において、これらのフィーチャーを土台としてピッチ増倍が行われ、下方マスキング層に複数のスペーサループが作られる。実施形態の変形例では、パターン化されたレジスト材のフィーチャーの上に、スペーサループが形成されるが、これは、あまり好ましくない。なぜならば、レジスト材は、一般に、スペーサ堆積及びエッチング処理に耐えることができないからである。処理ブロック１５６において、スペーサループの先端は集積回路の周辺領域におけるフィーチャーを画定する第２のレジスト層でブロックされる。処理ブロック１５８において、第２のレジスト層が塗布された後、スペーサ間のギャップ内の絶縁層がエッチングされるが、このエッチングは、第２のレジスト層によって画定されたパターン内で行われる。処理ブロック１６０において、その後、金属充填及びその後のＣＭＰプロセスが、部分的に形成された集積回路上に行われ、これにより、金属線を集積回路のアレイ領域内に形成することが可能になり（処理ブロック１６２）、かつ、電気的相互接続を集積回路の周辺領域内に形成することが可能になる（処理ブロック１６４）。相互接続は、周辺部内の、ロジック部品のような集積回路部品を接続するために随意に利用できる。代わりに、第２のマスクを、スペーサループをブロックするのと同時に、キャパシタ、コンタクト、レジスタのような他のパターンを画定するために利用してもよい。
【００３２】
ある実施形態では、周辺部の相互接続は、随意に、アレイ領域１０２と周辺領域１０４の間の電気的接続を形成するためにも利用可能である。このことは、図１４の処理ブロック１６６に示す。例えば、このようなコンタクトを、図１３に示すダマシン構造の上の平面に形成することとしてもよい。図１６に、そのような「オーバーヘッド」コンタクトの一例を示す。図に示すように、オーバーヘッドコンタクトは、相互接続線１４８によって接続された複数のコンタクト１４６を含む。
【００３３】
図１７Ａから１７Ｃは、図１４に示す方法に関連する一実施形態の平面図である。具体的には、図１７Ａは、フォトリソグラフィプロセスによって画定された第１のマスク１３４を示す。ある実施形態では、第１のマスク１３４はフォトレジスト材の層の中に画定されるが、他の実施形態では、第１のマスク１３４は、アモルファス炭素層のような他の層に転写される。図１７Ｂは、等方性エッチング処理によって、まず、第１のマスク１３４を収縮（シュリンク）させた後、収縮された第１のマスクに対してピッチ倍増技術を適用することによって作成されたスペーサパターン１３６を示す。第２の金属マスク１３８を用いると、図１７Ｃに示す一構造例が得られる。この構造は、集積回路の他の層からのコンタクト１３９を受け入れるように構成された、スペーサパターン内の拡幅部分を含む。
【００３４】
本明細書で開示する、集積回路の製造技術は、従来技術と比べて大きな利点を有する。例えば、従来の方法では、アレイ領域を画定するためのマスクと、周辺領域を画定するためのマスクと、回路のフィーチャーのループ状の先端を除去するためのマスクといったように、３つの別々のマスクが必要であった。それとは対照的に、本明細書で開示する技術によれば、たった２枚のマスクを用いたダマシンプロセスで、ピッチが小さくなったフィーチャーを形成することが可能となる。本明細書で開示したように、一実施形態では、アレイ領域のフィーチャーのループ状の先端は、周辺部のフィーチャーを画定するために用いられるマスクと同じマスクによってブロックすることができる。
【００３５】
ある実施形態の更なる特徴として、回路設計者が本明細書で開示する集積回路の製造方法を円滑に実現できるようなルールが与えられる。マスクの構造は、特に、スペーサループの間のギャップ（一部は包囲されており、一部は包囲されていない）が、回路の重要なフィーチャーを画定するときには、形成される集積回路パターンに間接的に対応する。そのようなフィーチャーは、本明細書で開示するように、ピッチ増倍及びダマシン技術を用いて形成可能である。以下に述べるルールは、本明細書に開示する技術を用いて形成できる回路を構築する回路設計者に対するガイドラインである。本明細書で開示したように、回路の構築では、たった２つのマスクを用いながらも、異なるピッチサイズの相互接続の混合利用を可能にするルールに従う必要がある。より具体的には、スペーサ層マスク、あるいは「スペーサ」が、回路アレイ領域内の高密度の相互接続線の間のピッチが小さくなったスペーサを画定するために用いられ、金属層マスク、あるいは「金属」が、回路周辺領域内の相互接続パターンを画定するために用いられる。
【００３６】
一実施形態において、スペーサ及び金属を画定するための設計ルールは、２つのスケーリングファクターに基づく。既知のリソグラフィーについて、Ｆは、解像可能な最小フィーチャーサイズであり、Ｄは、２つのマスク間での最大許容ずれ幅である。変数χ（カイ）は、金属線を画定するために用いられるスペーサループのフィーチャーサイズに対応するピッチ増倍のスケーリング定数（０＜χ＜１）である。１回だけピッチ−増倍技術が用いられるため、本明細書で開示する技術を用いて実際に得ることができる相互接続のピッチは、Ｆとなる。
【００３７】
ある実施形態では、スペーサループは、重ならないように、あるいは、交叉しないように、複数の別々の閉じたループで作られる。２つのスペーサ１４０が、図１５に例示されている。この図は、製造過程内の集積回路の簡略化された平面図の例である。図に示すように、スペーサループは、最小幅χＦを有し、最小間隔（１−χ）Ｆを有する。
【００３８】
この実施形態において、複数の金属フィーチャー１４４が、複数のスペーサループ１４０によって画定されている。ダマシンプロセスがその実施形態で用いられるため、スペーサループ間のギャップ（包囲されたものも、包囲されていないものもあるが）は、その後、導電性材料が（例えば、物理蒸着又は化学蒸着によって）堆積又は電気メッキされてなる金属フィーチャー１４４を画定する。さらに、金属フィーチャー１４２は、その片側のみが、スペーサループ１４０によって画定される。金属フィーチャー１４４は、その両側が、スペーサループ１４０によって画定され、最小幅（１−χ）Ｆを有する。スペーサループ１４０によって片側のみが画定された金属フィーチャー１４２は、最小幅（（１−χ）Ｆ＋Ｄ）を持つ。金属フィーチャーは、また、リソグラフィ技術の最小解像度Ｆに相当する最小幅を持つスペーサループ１４０によって制限されることなしに、作られ得る。図１５に示すように、金属フィーチャー１４４は、スペーサループ１４０によって区切られている場合、最小間隔χＦを有する。金属フィーチャー１４２は、空のスペースによって区切られている場合、又は片側のみがスペーサループ１４０によって区切られている場合、最小間隔Ｆを有する。金属フィーチャー１４２又は１４４がスペーサループ１４０の両側にある場合、その金属はスペーサループ１４０と接触させられる（つまり、金属は、スペーサループ１４０と直接隣接する領域を占有する）。金属フィーチャー１４２が、スペーサループ１４０の片側にだけ存在する場合、その後、Ｄ−χＦからと０までの範囲内の最小値である最小間隔が、スペーサループ１４０から金属フィーチャー１４４を分離させる。
【００３９】
本明細書で詳細に説明した回路設計ルールは、本明細書で開示した集積回路製造技術に基づく。特に、後でピッチが小さいフィーチャーを作るためには大きすぎるスペーサマスクを用いると、そのピッチが小さいフィーチャーによって作られる金属線の間隔を制限することになる。
【００４０】
本明細書で開示する一実施形態で示したルールに従って金属層及びスペーサ層を別々に作ることにより、回路設計者は、ウェハ上で用いられる実際の回路フィーチャーに基づいて集積回路を構築することができる。これらのルールは、ピッチ増倍技術が回路フィーチャーを形成するために用いられる場合に生じる固有の限界を明らかにするのに有利である。スケーリングパラメータχを利用することにより、これらの設計ルールは、より小さなフィーチャーサイズを生産可能な今後のピッチ増倍技術と連動することができるようになる。
【００４１】
本明細書で開示する実施形態は、さまざまな集積回路を形成するために利用可能である。そのような集積回路の例として、ＤＲＡＭ、ＲＯＭ又はフラッシュメモリ、及びＮＡＮＤフラッシュメモリのような揮発及び不揮発メモリデバイスのメモリセルアレイのような電子デバイスのアレイを有する回路、並びに、論理素子又はゲートアレイを有する集積回路が挙げられるが、これに限られない。例えば、論理アレイは、メモリアレイに似たコアアレイ、及びサポートする論理回路つきの周辺部を有するフィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」）であってもよい。したがって、本明細書で開示された技術を用いて形成される集積回路は、例えば、メモリチップ、又は、論理アレイ及び内蔵メモリを有するプロセッサ、又は、論理素子及びゲートアレイを有する他の集積回路であってもよい。
〔発明の範囲〕
先に詳細な説明で本発明の幾つかの実施形態を開示したが、この開示は説明のためであり、本発明を限定するものではないことを理解いただきたい。開示された特定の構造及び処理は、上記で説明したものと異なってもよいこと、及び、本明細書で説明した方法は、集積回路製造以外の状況でも利用可能であることを理解されたい。
〔関連する出願の参照〕
本願は、米国特許出願第１０／９３２，９９３号（２００４年９月１日出願、代理人整理番号ＭＩＣＲＯＮ．２９３Ａ；マイクロン整理番号２００３−１４４５．００／ＵＳ）、米国特許出願第１０／９３４，７７８号（２００４年９月２日出願；代理人整理番号ＭＩＣＲＯＮ．２９４Ａ；マイクロン整理番号２００３−１４４６．００／ＵＳ）、米国特許出願第１０／９３１，７７１号（２００４年８月３１日出願、代理人整理番号ＭＩＣＲＯＮ．２９５Ａ；マイクロン整理番号２００４−００６８．００／ＵＳ）、米国特許出願第１０／９３４，３１７号（２００４年９月２日出願、代理人整理番号ＭＩＣＲＯＮ．２９６Ａ；マイクロン整理番号２００４−０１１４．００／ＵＳ）、米国特許出願−−−−−（本願と同時に出願、代理人整理番号ＭＩＣＲＯＮ．３１３Ａ；マイクロン整理番号２００４−１０６５．００／ＵＳ）、米国仮特許出願第６０／６６２，３２３号（２００５年３月１５日出願、代理人整理番号ＭＩＣＲＯＮ．３１６ＰＲ；マイクロン整理番号２００４−１１３０．００／ＰＲ）、及び米国特許出願第１１／１３４，９８２号（２００５年５月２３日出願、代理人整理番号ＭＩＣＲＯＮ．３１７Ａ；マイクロン整理番号２００４−０９６８．００／ＵＳ）に関する。これらの関連出願の全ての内容は、その参照をもって、本明細書に含まれる。
【図面の簡単な説明】
【００４２】
集積回路と集積回路製造技術の実施例を、単なる例としての図面を用いて説明する。図面は寸法的には必ずしも正確でないものである。図において同じ符号は同じ部分を示す。
【図１Ａ】その上に形成される複数のマスクラインを持つ基板の断面図である。
【図１Ｂ】マスクパターンを一時層（ｔｅｍｐｏｒａｒｙ ｌａｙｅｒ）に転写する異方性エッチングプロセス後の、図１Ａの基板の断面図である。
【図１Ｃ】マスクラインの除去及び等方性「シュリンク」エッチングの後の、図１Ｂの基板の断面図である。
【図１Ｄ】一時層に残されたマンドレル（ｍａｎｄｒｅｌ）のスペーサ材の一面の堆積の後の、図１Ｃの基板の断面図である。
【図１Ｅ】ピッチ増倍されたフィーチャーまたはスペーサーを残す方向性エッチングプロセス後の図１Ｄの基板の断面図である。
【図１Ｆ】マンドレルの除去の後の図１Ｅの基板の断面図である。
【図２】部分的に形成された集積回路の一例の概略平面図である。
【図３】基板中及び基板上にピッチ増倍された複数のフィーチャーを形成した後の、図２の部分的に形成された集積回路の概略断面図である。
【図４】絶縁層を形成した後の、図３の部分的に形成された集積回路の概略断面図である。
【図５】ハードマスク層を形成した後の、図４の部分的に形成された集積回路の概略断面図である。
【図６Ａ】複数のスペーサを形成した後の、図５の部分的に形成された集積回路の概略断面図である。
【図６Ｂ】図６Ａの部分的に形成された集積回路の概略平面図である。
【図７】底面反射防止膜（「ＢＡＲＣ」）の堆積後の図６Ａの部分的に形成された集積回路の概略断面図である。
【図８Ａ】第２のフォトレジストパターンの形成後の図７の部分的に形成された集積回路の概略断面図である。
【図８Ｂ】図８Ａの部分的に形成された集積回路の概略平面図である。
【図９】底面反射防止膜をエッチングした後の図８Ａの部分的に形成された集積回路の概略断面図である。
【図１０Ａ】スペーサ及び第２のフォトレジストパターンを介してハードマスク層をエッチングした後の図９の部分的に形成された集積回路の概略図であり、スペーサループに垂直な線に沿った断面図である。
【図１０Ｂ】スペーサ及び第２のフォトレジストパターンを介してハードマスク層をエッチングした後の図９の部分的に形成された集積回路の概略図であり、スペーサループの長さ方向に沿った断面図である。
【図１１】絶縁膜をエッチングし、フォトレジスト、底面反射防止膜及びスペーサを除去した後の図１０Ａの部分的に形成された集積回路の概略断面図である。
【図１２】導電材料の堆積後の図１１の部分的に形成された集積回路の概略断面図である。
【図１３】化学的機械的平坦化処理後の図１２の部分的に形成された集積回路の概略断面図である。
【図１４】本明細書に開示する、特定の集積回路構造を形成する処理の一例を示すフローチャートである。
【図１５】スペーサループ及び金属層を含む、部分的に形成された集積回路の概略平面図である。
【図１６】アレイ領域と周辺領域の間にオーバーヘッドコンタクトを更に含む、図１３の部分的に形成された集積回路の概略断面図である。
【図１７Ａ】フォトリソグラフィープロセスによって形成された第１のマスクの配置図であり、第１のマスクは複数のマンドレルを作る。
【図１７Ｂ】図１７Ａのマンドレル上にピッチ増倍技術を適用した結果得られたスペーサパターンの配置図である。
【図１７Ｃ】図１７Ｂのスペーサパターンに第２の金属マスクを適用することにより形成された、部分的に形成された集積回路の配置図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
0005311116.tif 000014
【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
0005311116.tif 000018
【図１０Ｂ】
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【図１１】
0005311116.tif 000020
【図１２】
0005311116.tif 000021
【図１３】
0005311116.tif 000022
【図１５】
0005311116.tif 000023
【図１６】
0005311116.tif 000024
【図１７Ａ】
0005311116.tif 000025
【図１７Ｂ】
0005311116.tif 000026
【図１７Ｃ】
0005311116.tif 000027
【図１４】
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