(57)【特許請求の範囲】
【請求項１】
能動素子を有する基体の第１の面に溝を形成する工程と、
前記溝内に導電層を形成して、前記能動素子の電極に接続する工程と、
前記基体上に、光透過性基体を搭載する工程と、
前記基体を、前記第１の面とは反対側の裏面側から前記溝の底部まで薄化して、前記基体の前記第１の面とは反対側の第２の面に前記溝の底部側の前記導電層の表面を露出する工程と、
前記基体を反転させて、前記第２の面上に再配線を行って、前記第１及び第２の面に貫通する導電層より成る配線部を形成する工程と、
前記第２の面側の配線部上に電極を形成する工程と、を有し、
前記溝内に導電層を形成する工程において、前記溝内の中央部に絶縁層を形成し、前記溝の側面と中央部の絶縁層との間に前記導電層を形成する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ等の能動素子を有する半導体装置の製造方法であり、特に、チップサイズパッケージとする半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＣＤやＣＭＯＳ等の受光素子や発光素子を含む半導体チップ等の能動素子を備える半導体装置において、これを組み込むデジタルカメラやビデオカメラ、携帯電話等の電子機器の小型化の要求に伴って、更なる小型化が求められている。このため、能動素子上に再配線を行い、外部電極を形成してベアチップと同程度のパッケージングを行うチップサイズパッケージ（ＣＳＰ）とすることが提案されている。
【０００３】
このように半導体チップ等の能動素子上に再配線を行うにあたり、能動素子に受発光素子が含まれる場合は回路面を絶縁層で遮蔽できない。したがって、外部電極は回路面とは反対側に形成することが求められる。この場合は、例えば能動素子の電極を回路から取り出して能動素子の下部に配線を行う必要がある。
【０００４】
能動素子の回路面と異なる面に電極を設ける方法としては、従来は、両面電極付の基板にワイヤーボンドで接続するか、能動素子そのものの側面をシリコン貫通して、貫通口いわゆるＶＩＡを形成する必要がある（例えば特許文献１及び２参照）。
【特許文献１】特開２００６−３０３４８２号公報
【特許文献２】特開２００６−７３８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ワイヤーボンドによる場合はワイヤーパスが必要であり、能動素子から２００μｍ程度離さなければならないため、チップサイズが大きくなってしまう。例えば上記特許文献１においては、スルーホール電極を有する有機基板を用いる構成が提案されているが、チップからワイヤーの接続を必要とし、チップサイズとすることは難しい。
また、下記の特許文献２においては、シリコン貫通孔を設ける構成が提案されているが、シリコン貫通を行う場合は、貫通用の特殊なレイアウトとする必要があり、チップサイズとすることができない。また特殊なプロセスを要し、工程数が増加するので、コストが高くなるという不都合を有する。
【０００６】
以上の問題に鑑みて、本発明は、ワイヤー接続やシリコン貫通を行うことなく、能動素子の受光及び／又は発光が可能なチップサイズの半導体装置を製造することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明は、能動素子を有する基体の第１の面に溝を形成する工程と、溝内に導電層を形成して、能動素子の電極に接続する工程と、基体上に、光透過性基体を搭載する工程と、基体を、第１の面とは反対側の裏面側から溝の底部まで薄化して、基体の第１の面とは反対側の第２の面に溝の底部側の導電層の表面を露出する工程と、基体を反転させて、第２の面上に再配線を行って、第１及び第２の面に貫通する導電層より成る配線部を形成する工程と、第２の面側の配線部上に電極を形成する工程と、を有し、溝内に導電層を形成する工程において、溝内の中央部に絶縁層を形成し、溝の側面と中央部の絶縁層との間に導電層を形成する。
【０００９】
上述したように、本発明による半導体装置の製造方法においては、能動素子を有する基体の第１の面に溝を形成して、その側面に導電層を形成して能動素子の電極と接続し、基体上に光透過性基体を搭載し、一方基体の裏面側を薄化して、この溝内に形成した導電層を露出させ、薄化した裏面側に再配線を行って、第１及び第２の面に導通する導電層より成る配線部を形成して、この配線部に電極を形成するものである。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、ワイヤー接続やシリコン貫通を行うことなく、能動素子の受光及び／又は発光が可能なチップサイズの半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
図１〜図５の製造工程図を参照して、本発明の一実施の形態に係る半導体装置の製造方法について説明する。
先ず、図１Ａに示すように、能動素子ウエーハサイズと同じ封止用の石英ガラス基板より成る光透過性基体２０を用意する。
一方、図１Ｂに示すように、例えば能動素子ウエーハ型の基体１の第１の面１Ａ上に能動素子２が配置される。その他シリコンウエーハ基体上に能動素子が搭載された構成としてもよく、また基体１はシリコン等の半導体基板に限定されるものではない。図１Ｂにおいては能動素子２の電極３のみを示し、回路部や下地絶縁層等は図示を省略する。能動素子２の電極３と回路部（図示せず）は保護層４いわゆるパッシベーションで覆われる。能動素子２はチップサイズに応じて溝２Ｓいわゆるスクライブラインが形成され、溝２Ｓ内は保護膜４が除去される。本実施の形態に適用される能動素子２は、受光及び／又は発光素子や、受光及び／又は発光用のセンサー面等が回路上に形成してある。
【００１３】
この溝２Ｓの幅いわゆるスクライブ幅は、能動素子２を形成する際のプロセスルールで規定されており、パッケージに内蔵するため薄化個片化を行うためのブレード幅で決定される。一般的には５０μｍ以上のダイシング幅が選択される。これは、ブレードダイシングによるチッピングいわゆる割れ、欠けが回路面に到達しないような幅で設計されるためである。つまりスクライブラインはダイシングのためのもので能動素子２の機能とは無関係である。この部分を上下の接続用に応用した構造が本発明の半導体装置となる。
【００１４】
次に、図１Ｃに示すように、溝２ａをダイシングブレード等により掘り下げていわばハーフカットを行い、溝５を形成する。この溝５の底部５ｂまでの深さｄとしては、最終的に得る１層目の能動素子の厚さをｔとすると、ｔ＋１０μｍ程度の深さとする。
溝２ａすなわちスクライブラインの幅が２００μｍ程度の場合は、ダイシングストリート部に１５０μｍ幅のブレードで、高さ６０±５μｍ（最終厚さが５０μｍの場合）として、ダイシングを行なう。コンタミ等に注意が必要な半導体装置ではベベルカットいわゆる縁取りを行ってカットしてもよい。このとき溝加工の条件としては、例えば以下の条件とすることができる。
スピンドル回転数：約３０，０００ｒｐｍ
送り速度：５ｍｍ／ｓ以下
【００１５】
この溝加工を行なった能動素子ウエーハ等より成る基体１上に、図１Ｄに示すように、感光性ポリイミド等の絶縁層６をスピンコート等により塗布形成する。
【００１６】
この絶縁層６の厚さが５０μｍの場合は、粘度を６Ｐａ・ｓ、厚さ１００μｍの場合は、粘度を１０Ｐａ・ｓ程度とし得る。コーティング条件は、厚さ５０μｍの場合は例えば、
回転数及び時間：８００ｒｐｍ・３０ｓ＋１１００ｒｐｍ・３０ｓ
プリベーク：９０℃・２４０ｓ＋１１０℃・２４０ｓ
キュア：２００℃・０.５ｈ＋３２０℃・１ｈ
とすることができる。
【００１７】
また、絶縁層６の厚さが１００μｍの場合は、例えば
回転数：８００ｒｐｍ・３０ｓ＋１５００ｒｐｍ・３０ｓ
プリベーク：９０℃・３００ｓ＋１１０℃・３００ｓ
キュア：２００℃・０.５ｈ＋３２０℃・１ｈ
とすることができる。絶縁層６の材料としては、エポキシ系、シリコン系、ポリオレフィン系等の樹脂を用いてもよい。
なお、絶縁層６の材料としてはこのような硬化性樹脂等のワニスではなく、真空ラミネートによる感光性フィルムを用いてもよい。
【００１８】
次に、図２Ａに示すように、能動素子２上の電極３及び溝５上、また図示しないが受光部及び／又は発光部上の絶縁層６を除去するため、露光現像により開口６ａ、６ｂを形成し、すなわちＶＩＡ窓明けを行う。なお溝５内においては、溝５内中央部の絶縁層６を残して底部５ｂまで露出する開口６ｂとする。これは、溝内が全て導電層すなわちメタルであると、後の個片化の工程において、通常のスクライブ方法では剥離等を生じ、良好にダイシングを行えないためである。すなわち中央部に絶縁層を残すパターンとすることによって、剥離等を生じることなく通常のスクライブ方法で良好に個片化することが容易となる。
なお、図２Ａにおいては、溝５の能動素子２側の側面上及びこれとは反対側の側面上に比較的厚さの薄い絶縁層６を残しているが、設けなくてもよい。
【００１９】
その後、配線とＶＩＡ電極をＣｕ等のめっきで形成するための電解めっき用のシードとして、また能動素子電極のＵＢＭ（Under Bump Metal）として、ＴｉＣｕ等よりなる下地層７を図２Ｂに示すようにスパッタ等により成膜する。この下地層７の膜厚は、ＴｉＣｕを用いる場合は例えばＴｉを１６０ｎｍ、Ｃｕを６００ｎｍとする。
次に、配線部のみに選択的にＣｕ等のめっきを行うためのレジストパターンを形成する。レジストを全面的に塗布し、図２Ｃに示すように、露光、現像により、電極３上と、溝５内の開口６ａ、６ｂ上を露出するパターンのレジスト８を形成する。
そして、図２Ｄに示すように、Ｃｕ等の電解めっきを行い、厚さ例えば７μｍの導電層９を形成して、いわゆるＶＩＡフィルを行う。この導電層９によって後の工程で基体１の表裏に通じる配線部が構成され、すなわち能動素子２の外縁部に配線部が形成される。
【００２０】
ここで、図１Ｃにおいて形成する溝５の幅すなわちスクライブ幅を１００μｍとした場合は、後の個片化の工程において用いるスクライブでのダイシングブレード幅を４０μｍ、チッピングを１５μｍ程度とすると、図２Ａの工程において溝５内の中央部に残す絶縁層６の幅は５５μｍ程度あれば十分となる。このとき溝５内に形成する導電層９の幅は片側２２μｍ程度確保できる。
【００２１】
次に、図３Ａに示すように、レジストを剥離して能動素子２上と、溝５内中央部の絶縁層６上の下地層７を例えばＣｕ、Ｔｉの順番でエッチングにより除去を行う。
図３Ｂに示すように、石英ガラス基板等の光透過性基体を貼り合わせるため、接着層１０を形成する。この幅ｗは、切り残しが５０μｍ以上必要であるためガラス等の光透過性基体が個片の場合は５０μｍ以上、ウエーハ状態では５０μｍ＋ダイシングカーフ幅以上が必要となる。またこの接着層１０は、外側に幅を広げて形成するとチップサイズが大きくなるため、内側に広げて形成する。このため、能動素子２の受光、発光エリアに掛からないサイズが最大となる。したがって、接着層１０の幅ｗは５０μｍ以上１５０μｍ以下程度として形成することが望ましい。接着層１０は、感光性接着シートもしくは印刷法によるＢステージ（半硬化状態）エポキシ樹脂を使用することができる。
【００２２】
そして、図３Ｃに示すように、石英ガラス等より成る光透過性基体２０の圧着を行う。光透過性基体２０の材料は、その他例えば可視光や紫外光を比較的高い透過率をもって、光損失を抑えて透過する材料、構成であればよい。またこの光透過性基体２０の圧着は、例えばウエーハ外形基準で油圧プレス又は真空ラミネーターで行う。
光透過性基体２０をウエーハ状態で圧着する場合は、シートラミネータで７μｍ程度の厚さの配線層を埋め込むための荷重が必要であり、ローラー送り速度０．６ｍ／分、温度１００℃、圧力５０Ｐｓｉｇ程度である。一方、光透過性基体２０を個片として圧着する場合は、荷重２．０Ｎ、温度１００℃、時間０．５ｓ程度で圧着する。したがって、荷重は０．５〜２．０ＭＰａ程度、時間は０．５〜５ｓ程度とする。なお、個片での圧着では下地とのアライメント時間が必要であるため、ウエーハ状態の方が圧着時間は少なくなるという利点を有する。
【００２３】
石英ガラス等の光透過性基体２０と能動素子ウエーハ等より成る基体１とを貼り合わせた後、石英ガラス面に裏面研削用の保護テープをラミネートして、裏面研削を行う。研削は例えば＃６００、＃２０００の粒径の砥石で行い、図３Ｄに示すように、基体１を薄化して溝５内に形成した導電層９の溝底部側の表面９Ｓ、いわゆるＶＩＡ部を露出させる。
【００２４】
このようにＶＩＡ部すなわち導電層９の表面９Ｓを露出した基体１の第２の面１Ｂ上に、図４Ａに示すように、樹脂等の絶縁層１１を、スピンコート、印刷、ディスペンス、フィルムラミネート等により成膜する。そしてこの絶縁層１１を、ＶＩＡ部すなわち導電層９の表面９Ｓを除去するパターンとして露光、現像により形成する。絶縁層１１の材料は、エポキシ樹脂、ポリイミド樹脂、ＰＢＯ（ポリパラフェニレンベンゾビスオキサゾール）樹脂、アクリル樹脂等を用い得る。感光材を用いる場合はそのまま、露光、現像により表面９Ｓを除去するパターニングを行うことができる。
【００２５】
次に、図４Ｂに示すように、Ｃｕめっき等の配線形成のためのシードとなる下地層１２をスパッタ法等により形成する。例えば下地層１２として、Ｔｉを厚さ１６０ｎｍ、Ｃｕを厚さ６００ｎｍとする。
図４Ｃに示すように、配線形成のためレジスト１３のパターニングを行い、電解めっき等によりＣｕ等の成膜を行って、図４Ｄに示すように、所定の配線パターンの導電層１４を形成する。この導電層１４と導電層９とにより、能動素子２の外縁部において基体１の第１の面１Ａから第２の面１Ｂに貫通する配線部２１が形成される。
【００２６】
導電層１４を形成した後、レジスト１３を剥離し、更にレジスト１３の下部の下地層１２を例えばＣｕ、Ｔｉの順番でエッチングして、図５Ａに示すように除去する。
次に、外部電極用の例えばバンプを形成するため、絶縁層１５を塗布し、露光現像により電極を形成する領域を図５Ｂに示すように露出させる。
その後、この場合下ウエーハのＣｕポストである導電層１４上に、図５Ｃに示すように、バンプ等の電極１６を形成する。この外部電極となる電極１６は、印刷、めっき又はボール搭載等によって形成する。
【００２７】
そしてダイシング等により石英ガラス基板等より成る光透過性基体２０と、能動素子ウエーハ等より成る基体１の個片化を行う。このダイシング等の個片化に際して能動素子２のサイズの周囲に要する大きさとしては、溝５内の絶縁層６、導電層９及び１４よりなる配線部２１の幅があればよい。上述したように、溝５すなわちスクライブ幅を１００μｍとして、中央部に残す絶縁層を４０＋１５μｍ、導電層を２２μｍ程度として形成できるので、この場合、能動素子２の外縁部から＋５０μｍ程度の余裕があれば配線部２１を形成できる。したがって、片側＋０．０５ｍｍであるので両側に＋０．１ｍｍとなり、能動素子２の大きさに対して外側に＋０．１ｍｍの大きさがあればよい。
【００２８】
これにより、図６に示すように、本発明構成の半導体装置１００を容易に形成することができる。この半導体装置１００は、基体の第１の面１Ａ上に能動素子２を備え、能動素子２を覆って光透過性基体２０が搭載されて封止される。そして、能動素子２の外縁部に、基体１の第１の面１Ａからこれとは反対側の第２の面１Ｂに貫通する導電層９及び１４より成る配線部２１が設けられる。第２の面１Ｂ側の配線部２１上には、バンプ等の電極１６、すなわち外部電極が設けられて成る。能動素子２のサイズに対して＋０．１ｍｍの大きさのチップサイズ構造を実現できる。
【００２９】
なお、光透過性基体２０として、予め個片化された石英ガラス基板等の光透過性部材を用いることもできる。前述の図３Ｂから図３Ｄの工程において、接着層１０によって、精度良く基体１上に搭載することが可能となる。
一方、チップサイズではなくウエーハサイズに近い石英ガラス基板を用いる場合は、搭載時の位置合わせが不要となり、搭載作業の簡易化を図ることができる。上述したように圧着時間も短縮でき、また基体１の個片化と同時工程で個片化が可能である。
【００３０】
以上説明したように、本発明の半導体装置の製造方法によれば、ワイヤーボンドやシリコン貫通プロセスによらず、したがって貫通用の特殊な能動素子レイアウトを使用することなく、能動素子を設ける面と反対側の面に外部電極を容易に形成することができる。これにより、能動素子の大きさから＋０．１ｍｍの大きさのチップサイズ構造とすることができる。
また、薄化個片化した能動素子の搭載工程を必要とせず、ウエーハ状態で貫通ＶＩＡを形成することが可能になることで、能動素子の受光及び／又は発光が可能なチップサイズパッケージ構成の半導体装置を、低コストで容易に製造することができる。
【００３１】
なお、本発明の半導体装置とその製造方法は、上述の実施形態例において説明した構成や製造方法に限定されるものではなく、その他基体や光透過性基体など各部の材料構成、電極形状等、本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【図面の簡単な説明】
【００３２】
【図１】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その１）である。
【図２】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その２）である。
【図３】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その３）である。
【図４】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その４）である。
【図５】Ａ〜Ｃは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その５）である。
【図６】本発明の一実施の形態に係る半導体装置の断面構成図である。
【符号の説明】
【００３３】
１．基体、２．能動素子、３．電極、４．保護層、５．溝、６．絶縁層、６ａ、６ｂ．開口、７．下地層、８．レジスト、９．導電層、９Ｓ．表面、１０．接着層、１１．絶縁層、１２．下地層、１３．レジスト、１４．導電層、１５．絶縁層、１６．電極、２０．光透過性基体、２１．配線部、１００．半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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