(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを覆い、前記強誘電体キャパシタの上部電極まで到達する孔が形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記孔を介して前記上部電極に接続された配線と、
を有し、
前記孔の平面形状は、互いに直交する２軸の長さが相違したものとなっており、
前記孔の長軸が延びる方向は、前記上部電極の長軸が延びる方向と一致しており、
前記孔の長軸及び短軸の長さは、それぞれ、前記上部電極の長軸及び短軸に対して設定された位置ずれマージンの範囲と一致していることを特徴とする半導体装置。
【請求項２】
前記孔の平面形状は、楕円形であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記孔の平面形状は、長方形であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記孔の平面形状は、長方形の４角に面取りが施された形状となっていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記強誘電体キャパシタの上部電極まで到達する孔を形成する工程と、
前記層間絶縁膜上に、前記孔を介して前記上部電極に接続される配線を形成する工程と、
を有し、
前記孔を形成する工程において、前記孔の平面形状を、互いに直交する２軸の長さが相違したものとし、
前記孔の長軸が延びる方向を、前記上部電極の長軸が延びる方向と一致させ、
前記孔の長軸及び短軸の長さを、それぞれ、前記上部電極の長軸及び短軸に対して設定された位置ずれマージンの範囲と一致させることを特徴とする半導体装置の製造方法。
【請求項６】
前記孔の平面形状を、楕円形とすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記孔の平面形状を、長方形とすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記孔の平面形状を、長方形の４角に面取りが施された形状とすることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ等に設けられる強誘電体キャパシタは、下部電極と上部電極との間に強誘電体膜が挟みこまれて構成されている。【０００３】
しかしながら、強誘電体膜と上部電極との密着性が低く、図６に示すように、上部電極が強誘電体膜から剥がれて、これらの間に隙間が現れることがある。このような隙間が現れると、この強誘電体キャパシタは正常に動作しなくなってしまう。【０００４】
【特許文献１】特開２００１−３５１９２０号公報
【発明の開示】
【０００５】
本発明の目的は、強誘電体膜からの上部電極の剥がれを抑制することができる半導体装置及びその製造方法を提供することにある。
【０００６】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタを覆い、前記強誘電体キャパシタの上部電極まで到達する孔が形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記孔を介して前記上部電極に接続された配線と、を有する半導体装置を対象とする。そして、本発明に係る半導体装置では、前記孔の平面形状は、互いに直交する２軸の長さが相違したものとなっており、前記孔の長軸が延びる方向は、前記上部電極の長軸が延びる方向と一致している。また、前記孔の長軸及び短軸の長さは、それぞれ、前記上部電極の長軸及び短軸に対して設定された位置ずれマージンの範囲と一致している。
【０００８】
本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、前記強誘電体キャパシタを覆う層間絶縁膜を形成する。次に、前記層間絶縁膜に前記強誘電体キャパシタの上部電極まで到達する孔を形成する。その後、前記層間絶縁膜上に、前記孔を介して前記上部電極に接続される配線を形成する。そして、前記孔を形成する工程において、前記孔の平面形状を、互いに直交する２軸の長さが相違したものとする。また、前記孔の長軸が延びる方向を、前記上部電極の長軸が延びる方向と一致させる。更に、前記孔の長軸及び短軸の長さを、それぞれ、前記上部電極の長軸及び短軸に対して設定された位置ずれマージンの範囲と一致させる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２Ａ】図２Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ｂは、図２Ａに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｃは、図２Ｂに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｄ】図２Ｄは、図２Ｃに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｅ】図２Ｅは、図２Ｄに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｆ】図２Ｆは、図２Ｅに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｇ】図２Ｇは、図２Ｆに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｈ】図２Ｈは、図２Ｇに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｉ】図２Ｉは、図２Ｈに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｊ】図２Ｊは、図２Ｉに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｋ】図２Ｋは、図２Ｊに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｌ】図２Ｌは、図２Ｋに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｍ】図２Ｍは、図２Ｌに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｎ】図２Ｎは、図２Ｍに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３Ａ】図３Ａは、本発明の実施形態における配線１７の平面形状を示す模式図である。
【図３Ｂ】図３Ｂは、従来の強誘電体メモリにおける配線１１７の平面形状を模式図である。
【図４Ａ】図４Ａは、本発明の実施形態における配線１７の形状を示す模式図である。
【図４Ｂ】図４Ｂは、従来の強誘電体メモリにおける配線１１７の形状を模式図である。
【図５Ａ】図５Ａは、コンタクトホールの平面形状の例を示す図である。
【図５Ｂ】図５Ｂは、コンタクトホールの平面形状の他の例を示す図である。
【図６】図６は、上部電極の剥がれの様子を示すＳＥＭ写真である。
【図７】図７は、コンタクトホール２０を示す断面図である。
【図８】図８は、プラグ３１を示す断面図である。
【図９】図９は、配線１７の平面形状の他の例を示す模式図である。
【図１０】図１０は、配線１７の形状の他の例を示す模式図である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。【００１１】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。【００１２】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。【００１３】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。【００１４】
次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｎは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。また、図３は、図２Ｄと同じ工程を示す平面図である。なお、以下の説明では、平面視において、ある部分の面積の、ウェハ（半導体基板）の面積を基準とした割合を当該部分の面積率という。また、図７は、図２Ｌに示す断面に直交する断面を示す図である。【００１５】
本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local
Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８を形成する。シリコン酸窒化膜７は、シリコン酸化膜８を形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。【００１６】
その後、シリコン酸化膜８ａ上に、ＴＥＯＳを用いて、更にシリコン酸化膜８ｂを形成する。シリコン酸化膜８ｂの厚さは、例えば１００ｎｍ程度とする。続いて、シリコン酸化膜８ｂ上に下部電極膜９を形成する。下部電極膜９は、例えばＴｉ膜及びその上に形成されたＰｔ膜から構成される。Ｔｉ膜及びＰｔ膜の厚さは、例えば２０ｎｍ、１８０ｎｍとする。【００１７】
次に、図２Ｂに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜を形成する。強誘電体膜１０の厚さは、例えば２００ｎｍ程度とする。次いで、Ａｒ及びＯ２を含有する雰囲気中で６００℃〜７００℃程度での熱処理を行う。この結果、強誘電体膜１０が結晶化する。【００１８】
その後、図２Ｃに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１としては、例えばＩｒＯ１．４膜及びＩｒＯ２膜等のＩｒＯｘ膜（酸化イリジウム膜）を形成する。【００１９】
続いて、上部電極膜１１をパターニングすることにより、図２Ｄに示すように、上部電極１１ａを形成する。次に、パターニングによる損傷等を回復させるための酸素を含有する雰囲気中での熱処理を行う。【００２０】
その後、図２Ｅに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜１０ａを形成する。続いて、後に形成するＡｌ２Ｏ３膜の剥がれ防止用の酸素アニールを行う。【００２１】
次に、図２Ｆに示すように、保護膜としてＡｌ２Ｏ３膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ２Ｏ３膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。【００２２】
その後、図２Ｇに示すように、Ａｌ２Ｏ３膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に形成するＡｌ２Ｏ３膜の剥がれ防止用の酸素アニールを行う。【００２３】
次に、図２Ｈに示すように、保護膜としてＡｌ２Ｏ３膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。【００２４】
その後、図２Ｉに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。【００２５】
続いて、図２Ｊに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ２Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ２Ｏ３膜１３、シリコン酸化膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。【００２６】
次に、図２Ｋに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。【００２７】
次いで、図２Ｌ及び図７に示すように、上部電極１１ａまで到達するコンタクトホール１９及び下部電極９ａまで到達するコンタクトホール２０を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ２Ｏ３膜１３及びＡｌ２Ｏ３膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。【００２８】
なお、本実施形態では、図３Ａ及び図４Ａに示すように、コンタクトホール１９の平面形状を楕円形とする。このとき、楕円の長軸が延びる方向を上部電極１１ａの長軸が延びる方向に一致させる。また、長軸及び短軸の長さは、夫々上部電極１１ａの外縁との間の間隔を所定量確保できる範囲内で、極力長くすることが好ましい。即ち、上部電極１１ａに対して設定された位置ずれマージンの範囲内で、長軸及び短軸の双方の長さを極力長くすることが好ましく、特に位置ずれマージンの範囲と一致させることがより好ましい。【００２９】
続いて、図２Ｍに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図２Ｎに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａとをＡｌ配線１７の一部で互いに接続する。【００３０】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。【００３１】
このような本実施形態においては、上述のように、上部電極１１ａまで達するコンタクトホール１９の平面形状を、長軸が延びる方向が上部電極１１ａのそれと一致する楕円形としている。従って、上部電極１１ａの外縁との間の間隔を所定量確保できる範囲内で、短軸の長さを極力長くしつつ、長軸の長さも長くすることができる。即ち、コンタクトホール１９の面積は、上部電極１１ａの短軸の長さだけでなく長軸の長さをも考慮して決定することができる。従って、コンタクトホール１９の面積を従来のものよりも大きくすることが可能となる。このため、Ａｌ配線１７と上部電極１１ａとの接触面積を大きくすることが可能であり、Ａｌ配線１７と上部電極１１ａとの接触面に作用する応力（単位面積当たりの外力）及び上部電極１１ａと強誘電体膜１０ａとの接触面に作用する応力を低減することができる。この結果、上部電極１１ａの強誘電体膜１０ａからの剥がれを抑制することができる。【００３２】
これに対し、従来の強誘電体メモリの製造方法では、ＤＲＡＭ等の他の半導体装置の製造方法と同様に、図３Ｂ及び図４Ｂに示すように、コンタクトホールの平面形状を円としているため、Ａｌ配線１１７と上部電極１１１との接触面積の最大値は、上部電極１１１の短軸の長さのみに基づいて決定される。このため、Ａｌ配線１１７と上部電極１１１との接触面に作用する応力及び上部電極１１１と強誘電体膜１１０との接触面に作用する応力が大きくなりやすく、上部電極１１１の剥がれが生じやすい。【００３３】
なお、上部電極まで到達するコンタクトホールの平面形状は楕円形に限定されるものではなく、互いに直交する２軸の長さが異なっていれば、図５Ａ及び図５Ｂに示すように、例えば長方形、陸上競技用のトラックのような形状（長方形の４角に面取りが施された形状）等でもよい。【００３４】
また、本発明は、スタック型構造の強誘電体キャパシタ及びプレーナ型構造の強誘電体キャパシタのいずれにも適用可能である。【００３５】
更に、上部電極、強誘電体膜及び上部電極の材料は、上述の実施形態のものに限定されない。【００３６】
また、上述の実施形態では、コンタクトホール１９内にＡｌ配線１７が埋め込まれているが、例えば、図８に示すように、コンタクトホール１９内にＷ又はＡｌ−Ｃｕ合金等からなるプラグ３１を埋め込んだ上で、Ｗプラグ１５とプラグ３１とを接続するようにＡｌ配線１７を形成してもよい。但し、Ｐｔを含む下部電極９ａまで達するコンタクトホール２０内にＷを埋め込む場合には、Ｗを埋め込む前に、ＴｉＮ膜等のバリアメタル膜を形成することにより、プラグ３１と下部電極９ａとの反応を抑制することが好ましい。【００３７】
また、配線１７が延びる方向も特に限定されず、例えば、図９及び図１０に示すように、コンタクトホールの長軸と平行な方向に延びるようにしてもよい。
【産業上の利用可能性】
【００３８】
以上詳述したように、本発明によれば、配線と上部電極との接触面積を大きく確保することができるため、上部電極と強誘電体膜との接触面に作用する応力を低減して、上部電極の強誘電体膜からの剥がれを抑制することができる。
【図１】
0005190198.tif 000002
【図２Ａ】
0005190198.tif 000003
【図２Ｂ】
0005190198.tif 000004
【図２Ｃ】
0005190198.tif 000005
【図２Ｄ】
0005190198.tif 000006
【図２Ｅ】
0005190198.tif 000007
【図２Ｆ】
0005190198.tif 000008
【図２Ｇ】
0005190198.tif 000009
【図２Ｈ】
0005190198.tif 000010
【図２Ｉ】
0005190198.tif 000011
【図２Ｊ】
0005190198.tif 000012
【図２Ｋ】
0005190198.tif 000013
【図２Ｌ】
0005190198.tif 000014
【図２Ｍ】
0005190198.tif 000015
【図２Ｎ】
0005190198.tif 000016
【図３Ａ】
0005190198.tif 000017
【図３Ｂ】
0005190198.tif 000018
【図４Ａ】
0005190198.tif 000019
【図４Ｂ】
0005190198.tif 000020
【図５Ａ】
0005190198.tif 000021
【図５Ｂ】
0005190198.tif 000022
【図６】
0005190198.tif 000023
【図７】
0005190198.tif 000024
【図８】
0005190198.tif 000025
【図９】
0005190198.tif 000026
【図１０】
0005190198.tif 000027