(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる基板（１）の上に第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に第２導電型のベース領域（３、５）を形成する工程と、
前記ベース領域（３、５）および前記ドリフト層（２）の表面上に炭化珪素からなる第１導電型の表面チャネル層（４）を形成する工程と、
前記表面チャネル層（４）および前記ベース領域（３、５）に対して第１導電型不純物をイオン注入することで、前記ベース領域（３、５）内に前記ドリフト層（２）よりも高不純物濃度となる第１導電型のソース領域（６、７）を形成する工程と、
前記表面チャネル層（４）および前記ソース領域（６、７）の表面にゲート酸化膜（８）を形成する工程と、
前記ゲート酸化膜（８）の上にゲート電極（９）を形成する工程と、
前記ゲート電極（９）上に層間絶縁膜（１０）を形成する工程と、
前記層間絶縁膜（１０）に対して前記ベース領域（３、５）および前記ソース領域（６、７）に繋がるコンタクトホール（１１ａ）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１４）を形成する工程と、
前記コンタクトホール（１１ａ）内を含めた前記層間絶縁膜（１０）の表面に、前記ソース領域（６、７）および前記ベース領域（３、５）と電気的に接続されるソース電極（１２）を形成する工程と、を有し、
前記ゲート電極（９）に対して電圧を印加したときに前記表面チャネル層（４）にチャネル領域を設定して前記ソース電極（１２）と前記ドレイン電極（１４）との間に電流を流すＭＯＳ構造のトランジスタを備えた炭化珪素半導体装置の製造方法において、
前記ソース領域（６、７）を形成する工程では、前記表面チャネル層（４）の表面にマスク（２２）を配置する工程と、
前記マスク（２２）のうち前記ソース領域（６、７）の形成予定位置に開口部を形成すると共に、該開口部のうち前記ソース領域（６、７）を形成したときの前記表面チャネル層（４）側に対応する端面をテーパ状にする工程と、
端面がテーパ状とされた前記マスク（２２）の上から前記表面チャネル層（４）および前記ベース領域（３、５）に対して第１導電型不純物をイオン注入することにより、前記ソース領域（６、７）のうち前記表面チャネル層（４）側の端面が、前記マスク（２２）における前記テーパ状の部分と対応して、該表面チャネル層（４）に近づくに連れて深さが浅くなるテーパ面とされるようにする工程と、を含み、
前記ゲート酸化膜（８）を形成する工程では、前記表面チャネル層（４）および前記ソース領域（６、７）の表面を酸化することにより前記ゲート酸化膜（８）を形成しており、前記表面チャネル層（４）に近づくに連れて深さが浅くなるテーパ面とされた前記ソース領域（６、７）の端面上においては、前記ソース領域（６、７）の深さが浅くなるほど前記ゲート酸化膜（８）の酸化レートが小さくなることで、前記テーパ面とされた前記ソース領域（６、７）の端面の傾斜に沿って前記表面チャネル層（４）に近づくに連れて前記ゲート酸化膜（８）の膜厚が薄くなることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
炭化珪素からなる基板（１）の上に第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に第２導電型のベース領域（３、５）を形成する工程と、
前記ベース領域（３、５）に対して第１導電型不純物をイオン注入することで、前記ベース領域（３、５）内に前記ドリフト層（２）よりも高不純物濃度となる第１導電型のソース領域（６、７）を形成する工程と、
前記ドリフト層（２）、前記ベース領域（３）および前記ソース領域（６、７）の表面にゲート酸化膜（８）を形成する工程と、
前記ゲート酸化膜（８）の上にゲート電極（９）を形成する工程と、
前記ゲート電極（９）上に層間絶縁膜（１０）を形成する工程と、
前記層間絶縁膜（１０）に対して前記ベース領域（３、５）および前記ソース領域（６、７）に繋がるコンタクトホール（１１ａ）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１４）を形成する工程と、
前記コンタクトホール（１１ａ）内を含めた前記層間絶縁膜（１０）の表面に、前記ソース領域（６、７）および前記ベース領域（３、５）と電気的に接続されるソース電極（１２）を形成する工程と、を有し、
前記ゲート電極（９）に対して電圧を印加したときに前記ベース領域（３）のうち前記ドリフト層（２）と前記ソース領域（６、７）に挟まれた位置の表面にチャネル領域を設定して前記ソース電極（１２）と前記ドレイン電極（１４）との間に電流を流すＭＯＳ構造のトランジスタを備えた炭化珪素半導体装置の製造方法において、
前記ソース領域（６、７）を形成する工程では、前記ドリフト層（２）および前記ベース領域（３）の表面にマスク（２２）を配置する工程と、
前記マスク（２２）のうち前記ソース領域（６、７）の形成予定位置に開口部を形成すると共に、該開口部のうち前記ソース領域（６、７）を形成したときの前記チャネル領域側と対応する端面をテーパ状にする工程と、
端面がテーパ状とされた前記マスク（２２）の上から前記ベース領域（３、５）に対して第１導電型不純物をイオン注入することにより、前記ソース領域（６、７）のうち前記チャネル領域側の端面が、前記マスク（２２）における前記テーパ状の部分と対応して、該表面チャネル層（４）に近づくに連れて深さが浅くなるテーパ面とされるようにする工程と、を含み、
前記ゲート酸化膜（８）を形成する工程では、前記ドリフト層（２）、前記ベース領域（３）および前記端面がテーパ面とされた前記ソース領域（６、７）の表面を酸化することにより前記ゲート酸化膜（８）を形成しており、前記チャネル領域側に近づくに連れて深さが浅くなるテーパ面とされた前記ソース領域（６、７）の端面上においては、前記ソース領域（６、７）の深さが浅くなるほど前記ゲート酸化膜（８）の酸化レートが小さくなることで、前記テーパ面とされた前記ソース領域（６、７）の端面の傾斜に沿って前記チャネル領域に近づくに連れて前記ゲート酸化膜（８）の膜厚が薄くなることを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
炭化珪素からなる基板（１）の上に形成され、第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型のベース領域（３、５）と、
前記ベース領域（３、５）および前記ドリフト層（２）の表面上に形成された炭化珪素からなる第１導電型の表面チャネル層（４）と、
前記表面チャネル層（４）および前記ベース領域（３、５）に対して第１導電型不純物をイオン注入することで前記ベース領域（３、５）内に形成されており、前記ドリフト層（２）よりも高不純物濃度となる第１導電型のソース領域（６、７）と、
前記表面チャネル層（４）および前記ソース領域（６、７）の表面に形成されたゲート酸化膜（８）と、
前記ゲート酸化膜（８）の上に形成されたゲート電極（９）と、
前記ゲート電極（９）上に形成され、前記ベース領域（３、５）および前記ソース領域（６、７）に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１４）と、
前記コンタクトホール（１１ａ）内を含めた前記層間絶縁膜（１０）の表面に形成され、前記ソース領域（６、７）および前記ベース領域（３、５）と電気的に接続されるソース電極（１２）と、を有し、
前記ゲート電極（９）に対して電圧を印加したときに前記表面チャネル層（４）にチャネル領域を設定して前記ソース電極（１２）と前記ドレイン電極（１４）との間に電流を流すＭＯＳ構造のトランジスタを備えた炭化珪素半導体装置において、
前記ソース領域（６、７）は、前記表面チャネル層（４）側の端面が該表面チャネル層（４）側に向かって徐々に深さが浅くなるテーパ面とされており、
前記ゲート酸化膜（８）は、前記テーパ面とされた前記ソース領域（６、７）の端面の傾斜に沿って、前記ソース領域（６、７）の深さが浅くなるほど膜厚が徐々に薄くなっていることを特徴とする炭化珪素半導体装置。
【請求項４】
炭化珪素からなる基板（１）の上に形成され、第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型のベース領域（３、５）と、
前記ベース領域（３、５）に対して第１導電型不純物をイオン注入することで前記ベース領域（３、５）内に形成され、前記ドリフト層（２）よりも高不純物濃度となる第１導電型のソース領域（６、７）と、
前記ドリフト層（２）、前記ベース領域（３）および前記ソース領域（６、７）の表面に形成されたゲート酸化膜（８）と、
前記ゲート酸化膜（８）の上に形成されたゲート電極（９）と、
前記ゲート電極（９）上に形成され、前記ベース領域（３、５）および前記ソース領域（６、７）に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１４）と、
前記コンタクトホール（１１ａ）内を含めた前記層間絶縁膜（１０）の表面に形成され、前記ソース領域（６、７）および前記ベース領域（３、５）と電気的に接続されるソース電極（１２）と、を有し、
前記ゲート電極（９）に対して電圧を印加したときに前記ベース領域（３）のうち前記ドリフト層（２）と前記ソース領域（６、７）に挟まれた位置の表面にチャネル領域を設定して前記ソース電極（１２）と前記ドレイン電極（１４）との間に電流を流すＭＯＳ構造のトランジスタを備えた炭化珪素半導体装置において、
前記ソース領域（６、７）は、前記チャネル領域側の端面が該チャネル領域側に向かって徐々に深さが浅くなるテーパ面とされており、
前記ゲート酸化膜（８）は、前記テーパ面とされた前記ソース領域（６、７）の端面の傾斜に沿って、前記ソース領域（６、７）の深さが浅くなるほど膜厚が徐々に薄くなっていることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＳｉＣ半導体装置に形成されるパワーＭＯＳＦＥＴでは、ｎ+型ソース領域を形成する際、蓄積型のパワーＭＯＳＦＥＴの場合はｎ型ドリフト層およびｐ型ベース領域の表面に形成されたｎ型の表面チャネル層の表面に、反転型のパワーＭＯＳＦＥＴの場合は炭化珪素からなるｎ+型基板上のｎ型ドリフト層およびこのｎ型ドリフト層の表層部に形成されたｐ型ベース領域の表面に、ＬＴＯ等の絶縁膜をパターニングし、これをマスクとしてイオン注入を行っている。そして、更に注入されたイオンの活性化熱処理などを終えたのち、その上に熱酸化によりゲート酸化膜を形成すると共にゲート電極を形成することで、ＭＯＳ構造を構成している。このようなＭＯＳ構造では、特許文献１に示されるように、各セルが例えば六角形等とされる。
【特許文献１】特開２００１−１４４２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のようにゲート酸化膜を形成した場合、下地となる表面チャネル層およびｎ+型ソース領域、もしくは、ｎ型ドリフト層とｐ型ベース領域およびｎ+型ソース領域のうちイオン注入が行われた領域と行われていない領域とで酸化レートが異なり、それによる酸化応力の影響で局部的にゲート酸化膜の薄い部分が形成されることが確認された。図６は、蓄積型のＭＯＳＦＥＴにおいて、ゲート酸化膜Ｊ１のうち薄い部分近傍を拡大した拡大断面図である。この図に示すように、イオン注入されたｎ+型ソース領域Ｊ２部分が増速酸化されて厚くなるが、イオン注入されていない表面チャネル層Ｊ３はそれよりも薄くなり、これらの境界位置において局所的に最も薄い部分が形成される。この最も薄い部分においてゲート絶縁膜が破壊され、所望の絶縁耐圧が得られなくなるという問題がある。
【０００４】
上記のように各セルを六角形等にした場合の素子の破壊箇所を確認したところ、破壊の約９割がセルの角部で起こっており、残りの１割がセルの辺で起こっていた。セルの角部では電界集中が起こりやすく、電界集中が生じた際に、ゲート絶縁膜の最も薄い部分において耐えられなくなり、破壊に至ると考えられる。また、簡易的にゲート絶縁膜に最も薄い部分がある場合と無い場合とでドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を見てみても、図７に示す結果となり、最も薄い部分がある場合に無い場合と比べて耐圧低下が生じていることから、ゲート絶縁膜の形状改善が不可欠となっている。
【０００５】
本発明は上記点に鑑みて、増速酸化の影響により、増速酸化された部分と増速酸化されていない部分との境界部においてゲート酸化膜に局所的に薄い部分が形成されてしまうことを防止できるようにすることを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の第１の特徴では、蓄積型のＭＯＳ構造のトランジスタを備えた炭化珪素半導体装置の製造方法において、ソース領域（６、７）を形成する工程では、表面チャネル層（４）の表面にマスク（２２）を配置する工程と、マスク（２２）のうちソース領域（６、７）の形成予定位置に開口部を形成すると共に、該開口部のうちソース領域（６、７）を形成したときの表面チャネル層（４）側に対応する端面をテーパ状にする工程と、端面がテーパ状とされた前記マスク（２２）の上から表面チャネル層（４）およびベース領域（３、５）に対して第１導電型不純物をイオン注入することにより、ソース領域（６、７）のうち表面チャネル層（４）側の端面が、マスク（２２）におけるテーパ状の部分と対応して、表面チャネル層（４）に近づくに連れて深さが浅くなるテーパ面とされるようにする工程と、を含み、ゲート酸化膜（８）を形成する工程では、表面チャネル層（４）およびソース領域（６、７）の表面を酸化することによりゲート酸化膜（８）を形成しており、表面チャネル層（４）に近づくに連れて深さが浅くなるテーパ面とされたソース領域（６、７）の端面上においては、ソース領域（６、７）の深さが浅くなるほどゲート酸化膜（８）の酸化レートが小さくなることで、テーパ面とされたソース領域（６、７）の端面の傾斜に沿って表面チャネル層（４）に近づくに連れてゲート酸化膜（８）の膜厚が薄くなる。
【０００７】
このような製造工程によれば、ソース領域（６、７）の深さが表面チャネル層（４）に近づくに連れて徐々に浅くなるようにでき、増速酸化された部分でのゲート酸化膜（８）の膜厚も徐々に薄くできる。このため、ソース領域（６、７）の表面上と表面チャネル層（４）の表面上とで急激にゲート酸化膜（８）の膜厚が変化することを防止でき、その結果、増速酸化された部分と増速酸化されていない部分との境界部においてゲート絶縁膜（８）に局所的に薄い部分が形成されてしまうことを防止することが可能となる。
【０００８】
また、本発明の第２の特徴では、反転型のＭＯＳ構造のトランジスタを備えた炭化珪素半導体装置の製造方法において、ソース領域（６、７）を形成する工程では、ドリフト層（２）およびベース領域（３）の表面にマスク（２２）を配置する工程と、マスク（２２）のうちソース領域（６、７）の形成予定位置に開口部を形成すると共に、該開口部のうちソース領域（６、７）を形成したときのチャネル領域側と対応する端面をテーパ状にする工程と、端面がテーパ状とされたマスク（２２）の上からベース領域（３、５）に対して第１導電型不純物をイオン注入することにより、ソース領域（６、７）のうちチャネル領域側の端面が、マスク（２２）におけるテーパ状の部分と対応して、表面チャネル層（４）に近づくに連れて深さが浅くなるテーパ面とされるようにする工程と、を含み、ゲート酸化膜（８）を形成する工程では、ドリフト層（２）、ベース領域（３）および端面がテーパ面とされたソース領域（６、７）の表面を酸化することによりゲート酸化膜（８）を形成しており、チャネル領域側に近づくに連れて深さが浅くなるテーパ面とされたソース領域（６、７）の端面上においては、ソース領域（６、７）の深さが浅くなるほどゲート酸化膜（８）の酸化レートが小さくなることで、テーパ面とされたソース領域（６、７）の端面の傾斜に沿ってチャネル領域に近づくに連れてゲート酸化膜（８）の膜厚が薄くなる。
【０００９】
このような製造工程によれば、上記第１の特徴と同様、ソース領域（６、７）の深さがチャネル領域（４）に近づくに連れて徐々に浅くなるようにでき、増速酸化された部分でのゲート酸化膜（８）の膜厚も徐々に薄くできる。これにより、上記と同様の効果を得ることができる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図に基づいて説明する。
【００１２】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、蓄積型のプレーナ型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置に対して本発明の一実施形態を適用したものである。図１に、ＳｉＣ半導体装置に備えられたプレーナ型ＭＯＳＦＥＴの断面構成を示し、この図を参照して、本実施形態のＳｉＣ半導体装置の構造について説明する。
【００１３】
図１に示すように、一面側を主表面とする厚さ３００μｍ程度のＳｉＣからなるｎ+型の基板１にプレーナ型ＭＯＳＦＥＴおよびその外周部領域が形成されている。ｎ+型の基板１には、例えば、４Ｈ−ＳｉＣで主表面が例えば（１１−２０）面で、不純物濃度が１×１０19ｃｍ-3程度のものが用いられている。基板１のｎ型不純物としては、例えばリンが用いられている。
【００１４】
この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層２が形成されている。ｎ型ドリフト層２は、例えば、不純物濃度が５×１０15ｃｍ-3程度とされ、厚さが１０μｍとされている。ｎ型ドリフト層２にも、ｎ型不純物として例えばリンが用いられている。
【００１５】
ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。ｐ型ベース領域３は、イオン注入により形成されており、例えば不純物濃度が１×１０18〜２×１０19ｃｍ-3とされている。
【００１６】
また、ｐ型ベース領域３の上には、チャネル領域を構成するためのｎ型エピタキシャル層にて構成された表面チャネル層４がｎ型ドリフト層２と後述するｎ+型ソース領域６、７との間を繋ぐように形成されている。この表面チャネル層４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）は０．３μｍ程度とされている。
【００１７】
この表面チャネル層４を貫通してｐ型ベース領域３に達するように、ｐ+型のボディｐ型層５が形成されている。このボディｐ型層５は、例えば、１．０×１０21ｃｍ-3程度の高濃度とされ、深さ０．３μｍ程度とされている。
【００１８】
そして、このボディｐ型層５よりも内側において、表面チャネル層４を挟んだ両側にｎ+型ソース領域６、７が互いに離間するように形成されている。これらｎ+型ソース領域６、７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３〜０．４μｍとされており、ｎ+型ソース領域６、７の外縁を構成する端面、少なくともｎ+型ソース領域６、７のうち表面チャネル層４側の端面がテーパ状とされている。すなわち、ｎ+型ソース領域６、７の深さが表面チャネル層４に近づくに連れて徐々に浅くなるようなテーパ面とされている。このテーパ面の角度は、例えば４０〜５０°（４５±５°）とされると好ましい。
【００１９】
また、表面チャネル層４の表層部のうちｐ型ベース領域３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。
【００２０】
ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート電極９がパターニングされている。
【００２１】
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、層間絶縁膜１０が形成されている。層間絶縁膜１０およびゲート酸化膜８には、ボディｐ型層５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂ（図１とは別断面）などが形成されている。そして、コンタクトホール１１ａ、１１ｂ内には、ボディｐ型層５やｎ+型ソース領域６、７およびゲート電極９に電気的に接続されたＮｉもしくはＴｉ／Ｎｉからなるコンタクト部５ａ、６ａ、７ａ、９ａが備えられていると共に、ｎ型半導体のコンタクト部６ａ、７ａ、９ａに対するオーミック材料となる電極材料のＮｉで形成された下地配線電極１２ａおよびｐ型不純物層のコンタクト部５ａに対するオーミック材料となる電極材料のＡｌで形成された上層配線電極１２ｂによって構成されたソース電極１２やゲート配線が備えられている。
【００２２】
さらに、基板１の裏面側には、基板１よりも高濃度となるｎ+型のドレインコンタクト領域１３が形成されている。そして、このドレインコンタクト領域１３には、例えばＮｉで構成された裏面電極となるドレイン電極１４が形成されている。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
【００２３】
このように構成されるＳｉＣ半導体装置のプレーナ型ＭＯＳＦＥＴは、表面チャネル層４をチャネル領域とし、このチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６、７とドレインコンタクト領域１３との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６、７やドレインコンタクト領域１３を通じてソース電極１２とドレイン電極１４との間に流す電流を制御できるようになっている。
【００２４】
次に、図２、図３に示すプレーナ型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を表した断面図を用いて、本実施形態のＳｉＣ半導体装置の製造方法について説明する。
【００２５】
〔図２（ａ）に示す工程〕
まず、ｎ+型の基板１を用意したのち、基板１の主表面にｎ型ドリフト層２を不純物濃度が１×１０16ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。次に、ｎ型ドリフト層２の表面に、ｐ型ベース領域３の形成予定領域が開口するＬＴＯ等で構成されるマスク２０を配置したのち、マスク２０上からｐ型不純物（例えばＡｌ）のイオン注入を行う。
【００２６】
〔図２（ｂ）に示す工程〕
ｐ型ベース領域３の上に、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）を０．３μｍとした表面チャネル層４をエピタキシャル成長させる。
【００２７】
〔図２（ｃ）に示す工程〕
次いで、例えばＬＴＯ等のマスク２１を成膜したのち、フォトリソグラフィ工程を経て、ボディｐ型層５の形成予定領域においてマスク２１を開口させる。そして、マスク２１上からＡｌをイオン注入する。また、マスク２１を除去した後、例えばＬＴＯ等のマスクを成膜し、基板表面を保護した後、基板１の裏面からＰをイオン注入する。
【００２８】
〔図２（ｄ）に示す工程〕
マスクを除去後、例えばＬＴＯ等のマスク２２をもう一度成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６、７の形成予定領域上においてマスク２２を開口させる。このとき、マスク２２の開口部の端面がテーパ状となるようにする。例えばマスク２２をパターニングする際のエッチングを等方性エッチングにて行うことで、このような形状とすることが可能である。その後、ｎ型不純物として例えばＰをイオン注入する。これにより、ｎ+型ソース領域６、７となる領域にｎ型不純物が注入されるが、表面チャネル層４に近づくに連れて徐々に注入深さが浅くなる。
【００２９】
そして、マスク２２を除去したのち、例えば、１６００℃、３０分間の活性化アニールを行う。これにより、図２（ｃ）、（ｄ）に示す工程で注入されたｐ型不純物およびｎ型不純物が活性化させられる。これにより、ボディｐ型層５やｎ+型ソース領域６、７さらにはドレインコンタクト領域１３が形成される。
【００３０】
〔図３（ａ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。このとき、ゲート酸化膜８は、上述した図２（ｃ）、（ｄ）に示す工程でｎ型不純物が注入されたｎ+型ソース領域６、７とそれに隣接する表面チャネル層４との間で酸化レートが異なり、ｎ+型ソース領域６、７の表面において増速酸化され、表面チャネル層４の表面では増速酸化されないことになるが、従来のように増速酸化される部分と増速酸化されていない部分との境界位置において局所的に最も薄い部分が形成されないようにできる。以下、これについて説明する。
【００３１】
図４は、ゲート酸化膜８のうち増速酸化された部分と増速酸化されていない部分との境界位置近傍の部分拡大図である。この図に示すように、ｎ+型ソース領域６、７の表面において増速酸化されているものの、ｎ+型ソース領域６、７の端面と対応する位置において、ｎ+型ソース領域６、７の端面の傾斜と同様にゲート酸化膜８の膜厚が徐々に小さくなる。つまり、酸化レートは、基本的に注入された不純物濃度が高い程大きくなるが、注入深さにも関係しており、注入深さが浅いほど酸化レートが小さくなる。そして、ｎ+型ソース領域６、７の深さが表面チャネル層４に近づくに連れて徐々に浅くされているため、増速酸化された部分でのゲート酸化膜８の膜厚も徐々に薄くなる。このため、ｎ+型ソース領域６、７の表面上と表面チャネル層４の表面上とで急激にゲート酸化膜８の膜厚が変化することを防止でき、その結果、増速酸化された部分と増速酸化されていない部分との境界部においてゲート絶縁膜８に局所的に薄い部分が形成されてしまうことを防止することが可能となる。
【００３２】
〔図３（ｂ）に示す工程〕
ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、ゲート電極９が形成される。
【００３３】
〔図３（ｃ）に示す工程〕
ウェハ表面全面に層間絶縁膜１０を形成する。例えばプラズマＣＶＤにより、４２０℃でＢＰＳＧ膜を５００ｎｍ程度成膜し、その後、例えば、９３０℃、２０分間、ウェット雰囲気中でのリフロー処理を行うことで層間絶縁膜１０を形成する。
【００３４】
その後、層間絶縁膜１０の表面にレジスト（図示せず）を配置し、フォトリソグラフィ・エッチングにてレジストをパターニングする。そして、このレジストをマスクとして層間絶縁膜１０をエッチングすることで、ボディｐ型層５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａを形成すると共に、ゲート電極９に繋がるコンタクトホール１１ｂを本図とは別断面に形成する。そして、コンタクトホール１１ａ、１１ｂ内を埋め込むようにＮｉまたはＴｉ／Ｎｉからなるコンタクト金属層（図示せず）を成膜したのち、コンタクト金属層をパターニングすることで、ボディｐ型層５およびｎ+型ソース領域６、７やゲート電極９に電気的に接続されたコンタクト部５ａ〜７ａ、９ａが形成される。
【００３５】
〔図３（ｄ）に示す工程〕
ドレインコンタクト領域１３と接するように、基板１の裏面側にＮｉによるドレイン電極１４を形成する。そして、例えばＡｒ雰囲気下での７００℃以下の熱処理により電極シンタ処理を行うことで、各コンタクト部５ａ〜７ａ、９ａおよびドレイン電極１４をオーミック接触とする。このとき、ボディｐ型層５、ｎ+型ソース領域６、７、ゲート電極９およびドレインコンタクト領域１３が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種コンタクト部５ａ〜７ａやドレイン電極１４がオーミック接触となる。
【００３６】
その後、製造工程に関しては図示しないが、Ｎｉによって構成された下地配線電極１２ａを形成したのち、これをパターニングしてコンタクト部５ａ上を開口させ、さらにＡｌによって構成された上層配線電極１２ｂを形成することでソース電極１２が備えられると共に、図１とは別断面に形成されたゲート配線が備えられ、図１に示したプレーナ型ＭＯＳＦＥＴが完成する。
【００３７】
以上説明したように、本実施形態では、ｎ+型ソース領域６、７の深さが表面チャネル層４に近づくに連れて徐々に浅くなるようにしているため、増速酸化された部分でのゲート酸化膜８の膜厚も徐々に薄くなる。このため、ｎ+型ソース領域６、７の表面上と表面チャネル層４の表面上とで急激にゲート酸化膜８の膜厚が変化することを防止でき、その結果、増速酸化された部分と増速酸化されていない部分との境界部においてゲート絶縁膜８に局所的に薄い部分が形成されてしまうことを防止することが可能となる。
【００３８】
参考として、ｎ+型ソース領域６、７における表面チャネル層４側の端面が本実施形態のようにテーパ状となるものと従来のように垂直となるものの耐圧をシミュレーションにより調べた。その結果、図５のようになり、本実施形態のようにテーパ状にした場合に、十分な耐圧が得られることが分かる。
【００３９】
（他の実施形態）
上記実施形態では、マスク２２に開口部を形成したときの開口部の端面をすべてテーパ状としたが、マスク２２のうち少なくともｎ+型ソース領域６、７における表面チャネル層４側の端面と対応する端面のみがテーパ状となっていれば良い。すなわち、ｎ+型ソース領域６、７のうち少なくとも表面チャネル層４側の端面がテーパ状となっていれば良い。この場合、テーパ状の部分を先に等方性エッチングによって形成しておいたのち、その後異方性エッチングによってもう一方の端面が垂直になるようにすれば良い。
【００４０】
また、上記実施形態では、蓄積型のプレーナ型ＭＯＳＦＥＴを例に挙げて説明したが、図１中の表面チャネル層４を無くした反転型のＭＯＳＦＥＴに本発明を適用することも可能であるし、同様のＭＯＳ構造を有するＩＧＢＴに対して本発明を適用することも可能である。なお、反転型のプレーナ型ＭＯＳＦＥＴの場合、上述した図２（ｂ）に示す工程をなくし、ｐ型ベース領域３に対して直接ｎ型不純物をイオン注入することで、ｎ+型ソース領域６、７を形成すれば良い。
【００４１】
さらに、上記実施形態では、ｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各半導体層の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
【００４２】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置に備えられたプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】図３（ａ）におけるゲート酸化膜のうち増速酸化された部分と増速酸化されていない部分との境界位置近傍の部分拡大図である。
【図５】ｎ+型ソース領域における表面チャネル層側の端面が本実施形態のようにテーパ状となるものと従来のように垂直となるものの耐圧をシミュレーションにより調べた結果を示すグラフである。
【図６】ゲート酸化膜のうち薄い部分近傍を拡大した拡大断面図である。
【図７】ゲート絶縁膜に最も薄い部分がある場合と無い場合のドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を示すグラフである。
【符号の説明】
【００４４】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎ-型ドリフト層、３…ｐ型ベース領域、４…表面チャネル層、５…ボディｐ型層、６、７…ｎ+型ソース領域、８…ゲート酸化膜、９…ゲート電極、１０…層間絶縁膜、１１ａ、１１ｂ…コンタクトホール、１２…ソース電極、１２ａ…下地配線電極、１２ｂ…上層配線電極、１４…ドレイン電極、２０〜２２…マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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