(57)【特許請求の範囲】
【請求項１】
電源回路と、
前記電源回路に電気的に接続された第１の冗長回路と、第２の冗長回路と、
前記電源回路、前記第１の冗長回路、及び前記第２の冗長回路に電気的に接続された電源制御回路と、を有し、
前記第１の冗長回路及び前記第２の冗長回路のそれぞれは、第１の機能回路乃至第３の機能回路と、前記第１の機能回路乃至前記第３の機能回路に電気的に接続された多数決回路と、を有し、
前記電源制御回路は、前記第１の冗長回路及び前記第２の冗長回路のいずれかを選択するセレクタ回路と、
前記セレクタ回路により選択された冗長回路に電圧を出力する電源分配回路と、
所定の期間をカウントするタイマー回路と、
前記所定の期間において、前記選択された冗長回路の電源のショートの有無を判定するショート判定回路と、
前記ショート判定回路の結果により、前記電源回路から選択された冗長回路に出力する電流の値を制御する電流調整回路と、を有し、
前記第１の機能回路乃至前記第３の機能回路は、同等の機能を有することを特徴とする半導体装置。
【請求項２】
電源回路と、
前記電源回路に電気的に接続された第１の冗長回路と、第２の冗長回路と、
前記電源回路、前記第１の冗長回路、及び前記第２の冗長回路に電気的に接続された電源制御回路と、を有し、
前記第１の冗長回路及び前記第２の冗長回路のそれぞれは、第１の機能回路乃至第３の機能回路と、前記第１の機能回路乃至前記第３の機能回路に電気的に接続された多数決回路と、を有し、
前記電源制御回路は、前記第１の冗長回路及び前記第２の冗長回路のいずれかを選択するセレクタ回路と、
前記セレクタ回路により選択された冗長回路に電圧を出力する電源分配回路と、
所定の期間をカウントするタイマー回路と、
前記所定の期間において、前記選択された冗長回路の電源のショートの有無を判定するショート判定回路と、
前記ショート判定回路の結果により、前記電源回路から選択された冗長回路に出力する電流の値を制御する電流調整回路と、を有し、
前記第１の機能回路乃至前記第３の機能回路は、同等の機能を有し、且つ、異なるレイアウトを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。より具体的には非接触で通信を行う半導体装置に関する。
【背景技術】
【０００２】
近年、電磁界または電波等の無線通信を利用した個体識別技術が注目を集めている。特に、無線通信によりデータの交信を行う半導体装置として、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグを利用した個体識別技術が注目を集めている。ＲＦＩＤタグ（以下、単にＲＦＩＤという）は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）タグ、ＲＦタグ、無線タグ、電子タグ、ＩＣチップ、無線チップ、トランスポンダ、データキャリアとも呼ばれる。ＲＦＩＤを用いた個体識別技術は、個々の対象物の生産、管理等に役立てられ始めており、個人認証への応用も期待されている。
【特許文献１】特開２００２−０８３２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＲＦＩＤはしばしば薄いカードの中に埋め込まれて用いられる。一方、一般に封止用エポキシ樹脂などのパッケージで保護されているＬＳＩやガラス基板と対向基板で回路部分が保護されている従来の液晶表示装置、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などと比較すると、一般にＲＦＩＤは保護材料が薄いために、保護が十分行えず、外力に対する耐性が十分ではない。
【０００４】
ガラス基板、プラスチック基板等の平坦性は一般に半導体基板やＳＯＩ基板に劣るため、加工精度が悪く、デザインが大きい。すなわち配線間距離や配線幅などのデザインルールが大きくなり、レイアウト面積が大きくなる。デザインが大きい回路は破壊される確率が高くなる。更にプラスチック基板等の変形しやすい基板は、外部からの力が例え配線やＴＦＴに直接かからなくても、基板が歪むことで配線やＴＦＴに力を加えてしまうことがある。従って外力に対する対策が必要である。
【０００５】
また、半導体装置の不良を製造工程における初期不良と、材料の劣化による不良と、外力による不良に分類すると、初期不良の場合は出荷前検査において対処できる。初期不良と劣化による不良の対策としては一般に冗長回路が用いられる。回路の異常を検出するとあらかじめ用意しておいた冗長回路が異常回路の代わりとなる。さらに自動的に不良を回避するために多数決回路が用いられる。多数決回路では、あらかじめ３つ以上の回路を準備しておき、出力結果が多い方の値を正しいとして採用する。なお、冗長回路とは、特定の機能を有する回路（機能回路ともいう）を複数実装した回路をいう。
【０００６】
図２に従来の冗長回路と多数決回路を設けた半導体装置をブロック図で示す。図２において、半導体装置６００は、電源回路６０１と、第１の機能回路６０２と、第２の機能回路６０３と、第３の機能回路６０４と、多数決回路６０５とを有し、電源回路６０１は、第１の機能回路６０２、第２の機能回路６０３、及び第３の機能回路６０４に接続され、電源が供給される。また、第１の機能回路６０２、第２の機能回路６０３、及び第３の機能回路６０４のそれぞれから出力信号が多数決回路６０５に出力される。第１の機能回路６０２、第２の機能回路６０３、及び第３の機能回路６０４のそれぞれの出力信号は１種類に限らないが、その内の１つずつの出力信号に着目すると、多数決回路は図３の代数演算を行い、多数決回路６０５から１つの信号を出力する。多数決回路６０５の出力は、例えば第１の機能回路６０２、第２の機能回路６０３、及び第３の機能回路６０４からの入力が順にそれぞれ１、１、０のとき１になる。なお０とは、ロー電位、すなわちグランドに近い電位を表し、１とは、ハイの電位、すなわち電源電位に近い電位を表す。
【０００７】
しかし、多数決回路を設けた構成などを含め従来の冗長回路は、冗長回路となる全ての機能回路が動作しているので消費電力が大きい。また、従来の冗長回路は、破壊によって電源がショートしてしまうと全てが動作しなくなる。なお、電源のショートとは、電源ノードとグランドノードが正常の状態より低抵抗で電気的接続され、電源ノードの電位が下がることを言う。製造工程における初期不良とは異なり、外力によって破壊された回路の多くは電源がショートして電圧降下が発生するので多数決回路では対応出来ない。
【０００８】
上記問題を鑑み、本発明では電源のショートがあっても冗長回路が動作するシステムを有した半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一は、同等の機能を持った複数の回路を有し、各回路に順に電源のショートを判定するための電力を供給し、電源がショートしていたらその回路への電源供給を停止し、次の回路に選択的に電力を供給することを特徴とする半導体装置である。
【００１０】
また、本発明の一は、同等の機能を持った複数の回路を有し、各回路を走査して、電源がショートしていないと判定される回路に電源を供給することを特徴とする半導体装置である。
【００１１】
また、本発明の一は、同等の機能を持った複数の回路を有し、電源がショートしている機能回路には電源を供給しないためのスイッチを有し、スイッチは電源制御回路によって制御されることを特徴とする半導体装置である。
【００１２】
また、本発明の一は、電源制御回路への電源供給と、動作のための同等の機能を持った複数の回路への電源供給と違えることを特徴とする半導体装置である。電源供給を分けることにより電源制御回路の電源電位が動作限界未満にならない。電源供給を分けるとは電源回路において複数の電源を生成することを言う。または電源回路において１つの電源電位を生成して、抵抗を介して複数の電源ノードに分けてもよい。抵抗値のサイズを調整すれば、一時的に電力を送った回路の電源がショートしていても、電源制御回路の電源電位が動作限界未満にならないように設計できる。なお、電源制御回路にはショート判定回路が含まれる。
【００１３】
また、本発明において、電源回路と制御される複数の回路と同一基板上に電源制御回路を設ける構成とすることも可能である。
【００１４】
本発明の一は、同等の機能を持った複数の冗長回路のうち、いずれか１つの回路に電源を供給することを特徴とする半導体装置である。
【００１５】
本発明において、電源のショートは電源供給開始から一定時間後の回路の電源電位によって判定する。または、本発明において、電源のショートは電源供給線に流れる電流で判定する。
【００１６】
より具体的には、本発明の一は、電源回路と、電源回路に電気的に接続された第１の機能回路及び第２の機能回路と、電源回路と、第１の機能回路及び第２の機能回路に電気的に接続され、第１の機能回路及び第２の機能回路のいずれかを選択し、電源回路から選択した機能回路に出力する電圧の値を制御する電源制御回路と、を有する半導体装置である。
【００１７】
本発明の一は、電源回路と、電源回路に電気的に接続された第１の機能回路及び第２の機能回路と、電源回路、第１の機能回路、及び第２の機能回路に電気的に接続された電源制御回路と、を有し、電源制御回路は、第１の機能回路及び第２の機能回路のいずれかを選択するセレクタ回路と、選択された機能回路に電圧を出力する電源分配回路と、所定の期間をカウントするタイマー回路と、所定の期間において、選択された機能回路の電源のショートの有無を判定するショート判定回路と、ショート判定回路の結果により、電源回路からセレクタ回路により選択された機能回路に出力する電流の値を制御する電流調整回路と、を有する半導体装置である。
【００１８】
なお、本発明において、ショート判定回路は、セレクタ回路により選択された機能回路に入力される電圧の値を判定することにより、電源のショートの有無を判定する構成としてもよい。
【００１９】
なお、本発明において、電源回路、電源制御回路、及び機能回路は、同一基板上に設けられる構成としてもよい。
【００２０】
本発明の一は、電源回路と、電源回路に電気的に接続された第１の冗長回路と、第２の冗長回路と、電源回路、第１の冗長回路、及び第２の冗長回路に電気的に接続された電源制御回路と、を有し、第１の冗長回路及び第２の冗長回路のそれぞれは、第１の機能回路乃至第３の機能回路と、第１の機能回路乃至第３の機能回路に電気的に接続された多数決回路と、を有し、電源制御回路は、第１の冗長回路及び第２の冗長回路のいずれかを選択するセレクタ回路と、選択された冗長回路に電圧を出力する電源分配回路と、所定の期間をカウントするタイマー回路と、所定の期間において、選択された冗長回路の電源のショートの有無を判定するショート判定回路と、ショート判定回路の結果により、電源回路からセレクタ回路により選択された冗長回路に出力する電流の値を制御する電流調整回路と、を有する半導体装置である。
【００２１】
なお、本発明において、ショート判定回路は、セレクタ回路により選択された冗長回路に入力される電圧の値を判定することにより、電源のショートの有無を判定する構成としてもよい。
【００２２】
なお、本発明において、電源回路、電源制御回路、第１の冗長回路、及び第２の冗長回路は、同一基板上に設けられる構成としてもよい。
【００２３】
本発明の一は、信号の送受信を行うアンテナ部と、アンテナ部が受信した信号から電源電圧を生成するアナログ部と、アンテナ部が受信した信号を用いて演算処理を行うロジック部とを有し、アナログ部は、電源回路と、リセット回路と、クロック生成回路と、復調回路と、変調回路と、を有し、ロジック部は、ＲＯＭと、ＲＡＭと、コントローラと、演算回路部と、を有し、演算回路部は、電源制御回路と、第１のＣＰＵと、第２のＣＰＵと、信号選択回路と、を有し、電源制御回路は、第１のＣＰＵ及び第２のＣＰＵのいずれかを選択するセレクタ回路と、選択されたＣＰＵに電圧を出力する電源分配回路と、所定の期間をカウントするタイマー回路と、所定の期間において、選択されたＣＰＵの電源のショートの有無を判定するショート判定回路と、ショート判定回路の結果により、選択されたＣＰＵに出力する電流の値を調整する電流調整回路と、を有する半導体装置である。
【００２４】
なお、本発明において、ショート判定回路は、セレクタ回路により選択されたＣＰＵに入力される電圧の値を判定することにより、電源のショートの有無を判定する構成としてもよい。
【００２５】
また、本発明において、ロジック部は、アナログ部と同一基板上に設けられる構成としてもよい。
【００２６】
また、本発明の半導体装置に用いられる基板はガラス基板、またはプラスチック基板のような可撓性を有する基板を用いることができる。また、半導体基板やＳＯＩ基板についても破壊される可能性が低いとしても本発明の効果が得られるため、用いることができる。また本発明の半導体装置に用いられる半導体膜も非単結晶半導体膜に限らない。
【００２７】
なお、本発明において、機能回路としては、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、または通信信号に含まれる命令をデコードする回路など、所定の機能を有する回路であれば適用することができる。また、１つの回路に複数の機能を有する構成とすることも可能である。
【発明の効果】
【００２８】
本発明を用いることにより、複数の冗長回路の内の一の冗長回路に電源のショートがあっても、他の冗長回路で動作させることが可能な半導体装置を提供することが出来る。
【００２９】
また、本発明を用いることにより、消費電力の小さい半導体装置を提供することが出来る。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
本実施の形態では、本発明の半導体装置の一例に関して図面を参照して説明する。
【００３２】
図１は本実施の形態で示す半導体装置の概念を示すブロック図である。図１において、半導体装置１００は、電源回路１０１、電源制御回路１０２、第１の機能回路１０３、第２の機能回路１０４、及び信号選択回路１０５を有する。電源回路１０１は、電源制御回路１０２に接続され、電源制御回路１０２は、第１の機能回路１０３及び第２の機能回路１０４に接続され、第１の機能回路１０３及び第２の機能回路１０４は、信号選択回路１０５に接続される。
【００３３】
第１の機能回路１０３、及び第２の機能回路１０４は同時に電源が供給されない。電源回路１０１によって生成または安定化された電源は電源制御回路１０２で第１の機能回路１０３または第２の機能回路１０４へ分配される。第１の機能回路１０３または第２の機能回路１０４から出力された信号は信号選択回路１０５により選択される。
【００３４】
電源制御回路の動作を図４のフローチャートにより説明する。
【００３５】
まず開始７００では、半導体装置１００に電源が供給されると、まず電源制御回路１０２に電源が供給される。第１の機能回路１０３、第２の機能回路１０４には電源は供給されない。次にシステムリセットが解除され、次のセレクタ変更７０１に移行する。半導体装置１００に電源が投入された直後に、すなわち開始状態、セレクタ変更状態のような明確な状態の区別なくほぼ同時に、セレクタの値が確定し第１の機能回路１０３に電源が供給されてもよいが、本実施の形態においては電源のショートの判定条件を一定にするために同時に供給されないほうが望ましい。
【００３６】
開始状態直後のセレクタ変更状態では電源制御回路１０２においてセレクタの値を１にセットして、第１の機能回路１０３へ電源のショート判定のための電源を供給する。
【００３７】
ショート判定７０２では、一定時間内に第１の機能回路１０３の電源電位が予め設定したある値以上になったら電源のショートは無いと判定する。電源のショートがなければ終了状態へ移行する。終了状態への移行は第１の機能回路１０３または第２の機能回路１０４の電源電位がある値以上になると直ちに行っても良いし、あらかじめ設定した一定時間まで待ってもよい。
【００３８】
一方、一定時間内に第１の機能回路１０３の電源電位がある値以下であったら、第１の機能回路１０３は電源がショートしていると判定し、セレクタ変更７０１へ戻る。セレクタ変更の状態ではセレクタの値を１つ増やして２にセットして、第２の機能回路１０４へ電源のショート判定のための電源を供給する。
【００３９】
電源のショートが無いと判断されて終了７０３になると、まず選択されている機能回路への電流を増やす。その後、該機能回路へリセット解除信号を送り、電源制御回路１０２は動作を自ら停止する。なお停止するとは電源制御回路１０２内の各ノードの状態を変えないことを言う。
【００４０】
本実施の形態を説明する図１は機能回路が２つの例を示しているが、機能回路は２つに限らない。例えば３つ以上の場合はそれぞれの機能回路において同様の判定動作を繰り返して電源のショートが無い機能回路を判定する。また、本実施の形態において、用意しておいた全ての機能回路で電源のショートがあると判定されたら、電源制御回路は全ての機能回路に電源を供給しない状態で停止する。電源のショートがある中でも最も電圧が高くなった、すなわち電源のショートによる電流が最も小さい機能回路を再び選択するという構成にしてもよいが、実際の破壊では、破壊の仕方によらず電源のショートによる電流はほぼ同じになる確率が高い。電源制御回路が破壊される確率を減らすために電源制御回路の機能は複雑にせず、電源制御回路を小さくレイアウトすることが望ましい。
【００４１】
信号選択回路１０５は第１の機能回路１０３または第２の機能回路１０４の入出力信号を制御する。本実施の形態において、それぞれの機能回路からの出力信号はオープンドレインによるワイヤードＯＲ（ＮＯＲ）回路によって構成することが出来る。また電源制御回路１０２の選択信号を利用して論理回路で出力信号を選択してもよい。また、入力端子は各機能回路へ直接接続して構わない。
【００４２】
次に、本実施の形態における電源制御回路の構成について説明する。
【００４３】
本実施の形態における電源制御回路の構成のブロック図を図５に示す。図５において、電源制御回路２００は、ショート判定回路２０１、タイマー回路２０２、セレクタ回路２０３、電源分配回路２０４、及び電流調整回路２０５を有する。ショート判定回路２０１は、セレクタ回路２０３、及び電流調整回路２０５に接続され、セレクタ回路２０３は、タイマー回路２０２、及び電源分配回路２０４に接続され、電源分配回路２０４は、電流調整回路２０５に接続される。また、ショート判定回路２０１及び電源分配回路２０４は、第１の機能回路２０６及び第２の機能回路２０７のそれぞれに接続される。第１の機能回路２０６及び第２の機能回路２０７のそれぞれに接続される。第１の機能回路２０６及び第２の機能回路２０７は、図１における第１の機能回路１０３及び第２の機能回路１０４のそれぞれに相当する。電源は電源制御回路を動作させる目的と、電源制御回路を介して各機能回路へ電源を送る目的で使用される。
【００４４】
タイマー回路２０２はクロックをカウントして機能回路の電源電位を監視する期間を決める。また、ＣＲ回路、すなわち容量素子や抵抗素子を組み合わせた回路によって監視する期間を決める機能を実現してもよい。
【００４５】
ショート判定回路２０１は、電圧検出回路を用いることにより実現できる。電圧検出回路はセレクタ回路によって選択されている機能回路の電源電位があらかじめ設定したある値以上になっているか否かを判定し、結果をセレクタ回路２０３や電流調整回路２０５へ論理信号として送る。電位の判定は簡単には論理回路のインバータ回路で行う。インバータ回路はしきい値を持ち、入力電圧がしきい値以上になると０すなわちロー信号を出力する。インバータ回路のしきい値は半導体素子の特性やレイアウトサイズによって決まる。
【００４６】
セレクタ回路２０３は、タイマー回路２０２からの信号によりカウントアップを行うカウンタ回路を用いることにより実現できる。もちろんカウントダウンになる構成にしても構わない。またショート判定回路２０１からの信号により機能回路の電源電位があらかじめ設定したある値以上になったらカウントアップを停止する。
【００４７】
ショート判定回路２０１は、セレクタ回路２０３のセレクタ値によりどの機能回路の電圧を検出すればよいかを判定する。
【００４８】
また電源分配回路２０４は、セレクタ回路２０３のセレクタ値によりどの機能回路に電源を送ればよいかを判定する。
【００４９】
電流調整回路２０５は、並列に接続された抵抗素子とスイッチを用いることにより実現できる。並列に接続された抵抗素子とスイッチの一端には電源回路２０８が接続され、他端には電源分配回路２０４が接続する。ショート判定回路が電源のショートは無いと判定すればスイッチをオン状態にして電源回路と、電源分配回路に接続された機能回路との間の電源供給線の抵抗を減らす。なお、図４のショート判定状態において、電源のショート判定のための電源供給とは電流調整回路において抵抗を介すなどして電流を制限することを言う。もし抵抗を介さずに電源を供給し、かつ機能回路に電源のショートがあれば電源制御回路の電源が電圧降下して電源制御回路による制御ができなくなるので、電源制御回路が動作するような抵抗で電源ノードを分離する。電流を制限するための抵抗は半導体素子を用いてもよいし、コンタクト抵抗を用いてもよいし、配線抵抗を利用してもよいし、有機材料を利用してもよい。電源制御回路の電源の電圧降下は完全に防ぐことは出来ないが、電源制御回路が正しく動作する範囲に電圧降下を制限するように抵抗値を選択する。一方図４の終了状態において電源を供給するとは、抵抗素子を介すなどして電流を制限していた通り道とは別の電流の通り道のスイッチを入れて、抵抗を減らす。これは抵抗素子を介して電流を制限したままだと機能回路が動作するときに、瞬間的な電流消費による電源の電圧降下が大きくなり、誤動作の原因になる場合があるからである。
【００５０】
電源分配回路２０４は、セレクタ回路２０３のセレクタ値により電源を選択された機能回路へ送る。電源分配回路２０４は機能回路と同じ数のスイッチを用いることにより構成できる。セレクタ回路２０３により選択されている機能回路の電源線に接続するスイッチはオン状態すなわち低抵抗にして、選択されていない機能回路の電源線に接続するスイッチはオフ状態すなわち高抵抗にする。なおスイッチとしてはトランジスタなどを用いることができる。なお図５において機能回路へ供給される電源は電源回路から電流調整回路２０５を通って電源分配回路２０４で分配されているが、分配した後に電流を調整しても構わない。この場合、電流調整回路が複数必要になりレイアウト面積が増えるが、電源分配回路におけるリークを減らすことができる。
【００５１】
図５においてショート判定回路を電圧検出回路で構成した例について説明したが、ショート判定回路を電流検出回路で構成した例について、ブロック図を図６に示す。
【００５２】
図６において、電源制御回路３００は、ショート判定回路３０１、タイマー回路３０２、セレクタ回路３０３、電源分配回路３０４、及び電流調整回路３０５を有する。ショート判定回路３０１は、セレクタ回路３０３、及び電流調整回路３０５に接続され、セレクタ回路３０３は、タイマー回路３０２、及び電源分配回路３０４に接続され、電源分配回路３０４は、電流調整回路３０５に接続される。また、電源分配回路３０４は、第１の機能回路３０６及び第２の機能回路３０７のそれぞれに接続される。第１の機能回路３０６及び第２の機能回路３０７は、図１における第１の機能回路１０３及び第２の機能回路１０４のそれぞれに相当する。
【００５３】
一般的に電流を検出するには抵抗値の小さい抵抗素子を電流の通り道に挟み、抵抗素子の両側の電位差を増幅器で検出する。本実施例においては電源から機能回路までの電流の通り道の途中に抵抗素子を設ければよいが、電流調整回路３０５が抵抗素子によって構成されているので、電流調整回路３０５を構成する抵抗素子の両側の電位差を増幅させた電位が、あらかじめ設定した電位を超えるか否かによって電源のショートがあるかないかを判定する。図６において、ショート判定回路３０１と電流調整回路３０５を結ぶ線は、電源のショートがないと判定されたときに電流を増やすための信号を測定するための配線だけでなく、電流を測定するための配線も含む。電流測定のための抵抗は電流調整のための抵抗と同一であるとは限らない。一般的に電流を検出するには測定対象への影響を小さくするため、電流を調整する場合より抵抗値の小さい抵抗素子を使用する。また電流を調整する場合、電流調整回路の抵抗を利用すれば大きな電位差が得られるので増幅器の能力を高くする必要がない。
【００５４】
本実施の形態において、機能回路の電源のショートの検出は半導体装置の電源が投入された際に行う構成で説明したが、定期的に検査を行ってもよいし、外部信号によって検査を開始してもよい。
【００５５】
本実施の形態において、どの機能回路に電源のショートがあるかを例えば不揮発性メモリなどのメモリによって記憶して、次回に利用してもよい。ＲＦＩＤは電波を受信しない状態になった後、再び電波を受信する状態になると電源が投入された状態になる。なお、次回とは例えば再び電源が投入される状態を言う。また、次回とは、外部信号によって検査を開始する構成の場合、外部信号によって再び検査を開始する状態を言う。
【００５６】
本実施の形態において、複数の機能回路はそれぞれ全く同じである必要はない。外部から見て論理的に同等の機能を有するが、複数の機能回路がすべて破壊されないように、例えばレイアウトを変えたり、内部の論理を変えたりしてよい。
【００５７】
以上のように、本実施の形態の半導体装置は、冗長回路の内の一の機能回路に電源のショートがあっても、他の機能回路で動作させることできる。
【００５８】
また、本実施の形態の半導体装置の構成にすることにより、全ての機能回路を常時動作させることなく、一つずつ動作させればよいため、冗長性を保ったまま、省電力化することができる。
【００５９】
また、従来の冗長回路と多数決回路を設ける構成と比較しても、従来の冗長回路と多数決回路を設ける構成では少なくとも３つの機能回路が必要となるが、本実施の形態では少なくとも２つの機能回路のみで冗長性を実現することができるため、機能回路の構成が同じであれば多数決回路を設ける構成よりレイアウト面積を小さくすることが出来る。
【００６０】
また本実施の形態において、冗長性を有する機能回路より電源制御回路のレイアウト面積を小さくすることができる。よって電源制御回路の方が機能回路より外力の影響を受けにくくすることができるため、半導体装置全体において外力に対する耐性を向上させることができる。
【００６１】
なお、本実施の形態で示した半導体装置の構成は、本明細書の他の実施の形態に示した構成と適宜組み合わせて実施することができる。
【００６２】
（実施の形態２）
本実施の形態では、上記実施の形態１と異なる構成の半導体装置の一例に関して図面を参照して説明する。
【００６３】
図７は本実施の形態における半導体装置の概念を示すブロック図である。半導体装置４００は、電源回路４０１と、電源制御回路４０２と、第１の冗長回路４０３と、第２の冗長回路４０４と、信号選択回路４０５を有する。電源回路４０１は、電源制御回路４０２に接続され、電源制御回路４０２は第１の冗長回路４０３及び第２の冗長回路４０４に接続され、第１の冗長回路４０３及び第２の冗長回路４０４は、信号選択回路４０５に接続される。さらに第１の冗長回路４０３は、第１の機能回路４０６と、第２の機能回路４０７と、第３の機能回路４０８と、第１の多数決回路４０９と、を有し、第２の冗長回路４０４は、第４の機能回路４１０と、第５の機能回路４１１と、第６の機能回路４１２と第２の多数決回路４１３と、を有する。第１の冗長回路４０３において、第１の機能回路４０６、第２の機能回路４０７、及び第３の機能回路４０８は、第１の多数決回路４０９に接続され、第２の冗長回路４０４において、第４の機能回路４１０、第５の機能回路４１１、及び第６の機能回路４１２は、第２の多数決回路４１３に接続される。なお、第１の機能回路４０６乃至第６の機能回路４１２は同等の機能を持つ回路である。
【００６４】
なお、電源回路４０１、電源制御回路４０２、第１の機能回路４０６乃至第６の機能回路４１２の各機能回路、及び信号選択回路４０５については、上記実施の形態１における電源回路、電源制御回路、機能回路、及び信号選択回路と同じ構成を適用することができるため、ここでは説明を省略する。
【００６５】
次に本実施の形態における半導体装置の動作について説明する電源回路４０１から電源が入力された電源制御回路４０２は、まず第１の冗長回路４０３へ電源を供給し、第１の機能回路４０６乃至第３の機能回路４０８のそれぞれと、第１の多数決回路４０９の間で電源のショートがあるかを判定する。電源のショートがあると判定された場合、第１の冗長回路４０３における電源供給をやめ、第２の冗長回路４０４へ電源を供給する。信号選択回路４０５は、第１の多数決回路４０９または第２の多数決回路４１３の出力信号から電源が供給されている方を選択する。
【００６６】
以上のように、本実施の形態において、各冗長回路に多数決回路を設けることにより、複数の冗長回路の内、一の冗長回路で異常な値が出力された場合であっても、他の冗長回路により正常な値を多数決回路から出力することができる。さらに複数の冗長回路と電源制御回路を設けることにより、複数の冗長回路のうち、一の冗長回路において電源のショートがあっても、他の冗長回路で動作させることできる。よって外力において半導体装置の一部が破壊された場合であっても動作させることができるため、信頼性が向上する。
【００６７】
また、本実施の形態の構成によって電源のショートが判定できない、半導体装置の製造工程時における不良も回避することが出来る。
【００６８】
（実施の形態３）
なお、本実施の形態は他の実施の形態と適宜に組み合わせることが出来る。
本実施の形態では、本発明の無線通信によりデータの交信を行う半導体装置について図面を参照して説明する。
【００６９】
本実施の形態で示す本発明のＲＦＩＤの構成を示すブロック図を図８に示す。なお、本実施の形態ではＣＰＵ（中央演算装置または中央演算回路ともいう）を機能回路として２つ搭載する例を示す。
【００７０】
本実施の形態で示す半導体装置５００は、アンテナ部５０１と、アナログ部５０２と、ロジック部５０３とを有する。
【００７１】
アナログ部５０２は、電源回路５０４と、リセット回路５０５と、クロック生成回路５０６と、復調回路５０７と、変調回路５０８と、を有し、ロジック部５０３は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５１０とＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）５１１と、コントローラ５１２と、演算回路部５０９と、を有する。さらに演算回路部５０９は、電源制御回路５１３と、第１のＣＰＵ５１４と、第２のＣＰＵ５１５と、信号選択回路５１６と、を有する。
【００７２】
アナログ部５０２の電源回路５０４で生成された電源はクロック生成回路などのアナログ部５０２と、ロジック部５０３とへ供給されるが、第１のＣＰＵ５１４と第２のＣＰＵ５１５とへの供給は電源制御回路５１３を介して行われる。コントローラ５１２は、ＣＰＵインターフェース回路を含み、復調された通信信号を演算回路部５０９に出力し、演算回路部５０９から出力されるデータを変調回路５０８に出力する機能を有する。演算回路部５０９は第１のＣＰＵ５１４と第２のＣＰＵ５１５における電源のショートの有無を検出し、一方のＣＰＵにおいて、電源がショートしていた場合に、他方のＣＰＵに切り替える機能を有する。なお、このとき第１のＣＰＵ５１４と第２のＣＰＵ５１５は同時に動作しない。
【００７３】
次に本実施の形態における半導体装置の動作について説明する。まず、半導体装置５００に電源が投入されると、外部の通信装置より送信された信号により、半導体装置５００が信号を受信する。
【００７４】
なお本実施の形態を説明する図８は機能回路に相当するＣＰＵが２つの例を示しているが、ＣＰＵは２つに限らない。本実施の形態において、用意しておいた全てのＣＰＵで電源のショートがあると判定されたら、電源制御回路は全てのＣＰＵに電源を供給しない状態で停止する。電源のショートがある中でも最も電圧が高くなった、すなわち電源のショートによる電流が最も小さい機能回路を再び選択するという構成にしてもよいが、実際の破壊では、破壊の仕方によらず電源のショートによる電流はほぼ同じになる確率が高い。電源制御回路５１３が破壊される確率を減らすために電源制御回路５１３の機能は複雑にせず、電源制御回路５１３を小さくレイアウトすることが望ましい。
【００７５】
演算回路部５０９では、まず電源制御回路５１３に電源が供給される。次にシステムリセットが解除され、次のセレクタ変更に移行する。半導体装置５００に電源が投入された直後に、すなわち開始状態、セレクタ変更状態のような明確な状態の区別なくほぼ同時に、セレクタの値が確定し、第１のＣＰＵ５１４に電源が供給されてもよいが、本実施の形態においては電源のショートの判定条件を一定にするために同時に供給されないほうが望ましい。
【００７６】
開始状態直後のセレクタ変更状態では電源制御回路５１３においてセレクタの値を１にセットして、第１のＣＰＵ５１４へ電源のショート判定のための電源を供給する。
【００７７】
一定時間内に第１のＣＰＵ５１４の電源電位が予め設定したある値以上になったら、電源のショートは無いと判定する。電源のショートがなければ終了状態へ移行する。終了状態への移行は第１のＣＰＵ５１４または第２のＣＰＵ５１５の電源電位がある値以上になると直ちに行っても良いし、あらかじめ設定した一定時間まで待ってもよい。
【００７８】
一方、一定時間内に第１のＣＰＵ５１４の電源電位がある値以上にならなかったら、第１のＣＰＵ５１４は電源がショートしていると判定し、セレクタ変更状態へ戻る。セレクタ変更の状態ではセレクタの値を１つ増やして２にセットして、第２のＣＰＵ５１５へ電源のショート判定のための電源を供給する。本実施の形態でＣＰＵは２つの場合で説明しているが、３つ以上の場合はそれぞれのＣＰＵにおいて同様の判定動作を繰り返して電源のショートが無いＣＰＵを判定する。
【００７９】
電源のショートが無いと判断されると、まず選択されているＣＰＵへの電流を増加させる。その後、該ＣＰＵへリセット解除信号を送り、電源制御回路５１３は動作を自ら停止する。なお停止するとは電源制御回路５１３内の各ノードの状態を変えないことを言う。
【００８０】
第１のＣＰＵ５１４または第２のＣＰＵ５１５から信号が入力された信号選択回路５１６は、入出力された信号を制御する。本実施の形態において、それぞれのＣＰＵからの出力はオープンドレインによるワイヤードＯＲ（ＮＯＲ）回路によって行うことが出来る。また電源制御回路５１３の選択信号を利用して論理回路で出力信号を選択してもよい。また、入力信号はコントローラ５１２から各機能回路へ直接入力して構わない。
【００８１】
また、アナログ部５０２からコントローラ５１２内のＣＰＵインターフェースに入力された信号により、コントローラ５１２内のメモリコントローラを介してＲＯＭ５１０、ＲＡＭ５１１に対するアクセスが行われる。そして、第１のＣＰＵ５１４または第２のＣＰＵ５１５により演算処理を行い、ＲＯＭ５１０、ＲＡＭ５１１におけるデータの入出力後に送信データを生成し、変調回路５０８で変調し、アンテナ部５０１より信号を無線通信装置に送信する。
【００８２】
以上のように、本実施の形態の半導体装置は、複数の冗長回路の内の一の冗長回路に電源のショートがあっても、他の冗長回路で動作させることできる。
【００８３】
また、本実施の形態の半導体装置の構成にすることにより、全ての冗長回路を常時動作させることなく、一つずつ動作させればよいため、冗長性を保ったまま、省電力化することができる。
【００８４】
（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例に関して、部分断面図を用いて説明する。
【００８５】
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例について説明する。本実施の形態においては、アンテナ回路を含む半導体装置を同じ基板上に設ける構成について説明する。
【００８６】
まず、図９（Ａ）に示すように、基板１９０１の一表面に絶縁膜１９０２を介して剥離層１９０３を形成し、続けて下地膜として機能する絶縁膜１９０４と半導体膜１９０５（例えば、非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１９０２、剥離層１９０３、絶縁膜１９０４および半導体膜１９０５は、連続して形成することができる。
【００８７】
なお、基板１９０１は、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、または半導体基板（例えばシリコン基板など）から選択されるものである。他にもプラスチック基板などを用いることができ、プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１９０３は、絶縁膜１９０２を介して基板１９０１の全面に設けているが、必要に応じて、基板１９０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００８８】
また、絶縁膜１９０２、絶縁膜１９０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の材料を用いて形成する。例えば、絶縁膜１９０２、１９０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１９０２は、基板１９０１から剥離層１９０３またはその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１９０４は基板１９０１、剥離層１９０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１９０２、１９０４を形成することによって、基板１９０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１９０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１９０１として石英を用いるような場合には絶縁膜１９０２、１９０４を省略してもよい。
【００８９】
また、剥離層１９０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層または積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化または酸化窒素雰囲気下におけるプラズマ処理、酸素雰囲気化または酸化窒素雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００９０】
また、半導体膜１９０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下（好ましくは３０ｎｍ以上１５０ｎｍ以下）の厚さで形成する。
【００９１】
次に、図９（Ｂ）に示すように、半導体膜１９０５にレーザビームを照射して結晶化を行う。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１９０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶化した結晶質半導体膜１９０５ａ〜１９０５ｆを形成し、当該半導体膜１９０５ａ〜１９０５ｆを覆うようにゲート絶縁膜１９０６を形成する。
【００９２】
なお、ゲート絶縁膜１９０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。例えば、ゲート絶縁膜１９０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００９３】
結晶化された半導体膜１９０５ａ〜１９０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０ｎｍ以上６０ｎｍ以下の非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザビームを照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１９０５ａ〜１９０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザビームの照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００９４】
なお、結晶化に用いるレーザビームとしては、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、及びＴａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１ＭＷ／ｃｍ２以上１００ＭＷ／ｃｍ２以下程度（好ましくは０．１ＭＷ／ｃｍ２以上１０ＭＷ／ｃｍ２以下）が必要である。そして、走査速度を１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００９５】
また、ゲート絶縁膜１９０６は、半導体膜１９０５ａ乃至半導体膜１９０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化または窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することができる。
【００９６】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体膜（結晶性シリコンまたは多結晶シリコン）を直接酸化（または窒化）するため、形成される絶縁膜の厚さのばらつきを極めて小さくすることができる。加えて、結晶性シリコンの結晶粒界においても、強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理により半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００９７】
なお、ゲート絶縁膜１９０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸化窒化シリコン、または窒化シリコンの絶縁膜のいずれか一つまたは複数を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００９８】
また、半導体膜に対し、連続発振レーザまたは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜１９０５ａ乃至半導体膜１９０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜１９０６を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
【００９９】
次に、ゲート絶縁膜１９０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０ｎｍ以上１００ｎｍ以下の厚さで形成する。第２の導電膜は、１００ｎｍ以上４００ｎｍ以下の厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１００】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１９０５ａ乃至半導体膜１９０５ｆの上方にゲート電極１９０７を形成する。ここでは、ゲート電極１９０７として、第１の導電膜１９０７ａと第２の導電膜１９０７ｂの積層構造で設けた例を示している。
【０１０１】
次に、図９（Ｃ）に示すように、ゲート電極１９０７をマスクとして半導体膜１９０５ａ〜半導体膜１９０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で含まれるように半導体膜１９０５ａ乃至半導体膜１９０５ｆに選択的に導入し、ｎ型を示す不純物領域１９０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下の濃度で含まれるように選択的に半導体膜１９０５ｃ、１９０５ｅに導入し、ｐ型を示す不純物領域１９０９を形成する。
【０１０２】
続いて、ゲート絶縁膜１９０６とゲート電極１９０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜、及び有機樹脂などの有機材料を含む膜の一種または複数種を、単層または積層して形成する。次に、絶縁膜を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１９０７の側面に接する絶縁膜１９１０（サイドウォールともよばれる）を形成する。絶縁膜１９１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０１０３】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１９０７および絶縁膜１９１０をマスクとして用いて、半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１９１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下の濃度で含まれるように半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆに選択的に導入し、不純物領域１９０８より高濃度のｎ型を示す不純物領域１９１１を形成する。
【０１０４】
以上の工程により、図９（Ｄ）に示すように、ｎチャネル型である薄膜トランジスタ１９００ａ、１９００ｂ、１９００ｄ、及び１９００ｆと、ｐチャネル型である薄膜トランジスタ１９００ｃ、及び１９００ｅが形成される。
【０１０５】
なお、薄膜トランジスタ１９００ａは、ゲート電極１９０７と重なる半導体膜１９０５ａの領域にチャネル形成領域が形成され、ゲート電極１９０７及び絶縁膜１９１０と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９１１が形成され、絶縁膜１９１０と重なる領域であってチャネル形成領域と不純物領域１９１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、薄膜トランジスタ１９００ｂ、薄膜トランジスタ１９００ｄ、薄膜トランジスタ１９００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１９１１が形成されている。
【０１０６】
また、薄膜トランジスタ１９００ｃは、ゲート電極１９０７と重なる半導体膜１９０５ｃの領域にチャネル形成領域が形成され、ゲート電極１９０７と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９０９が形成されている。また、薄膜トランジスタ１９００ｅも同様にチャネル形成領域及び不純物領域１９０９が形成されている。なお、ここでは、薄膜トランジスタ１９００ｃ、１９００ｅには、ＬＤＤ領域を設けていないが、ＬＤＤ領域を設けてもよいし、薄膜トランジスタ１９００ａ、１９００ｂにＬＤＤ領域を設けない構成としてもよい。
【０１０７】
次に、図１０（Ａ）に示すように、半導体膜１９０５ａ〜１９０５ｆ、ゲート電極１９０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１９００ａ〜１９００ｆのソース領域またはドレイン領域を形成する不純物領域１９０９、１９１１と電気的に接続する導電膜１９１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物及び珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１９１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１９１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１９１３は、半導体膜１９０５ａ〜１９０５ｆのソース電極またはドレイン電極を形成する。
【０１０８】
なお、絶縁膜１９１２ａ、１９１２ｂを形成する前、または絶縁膜１９１２ａ、１９１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザニール法またはＲＴＡ法などを適用するとよい。
【０１０９】
また、導電膜１９１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料などを用いることができる。導電膜１９１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１９１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１１０】
次に、導電膜１９１３を覆うように、絶縁膜１９１４を形成し、当該絶縁膜１９１４上に、半導体膜１９０５ａ、１９０５ｆのソース電極またはドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１５ａ、１９１５ｂを形成する。また、半導体膜１９０５ｂ、１９０５ｅのソース電極またはドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１６ａ、１９１６ｂを形成する。なお、導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは同一の材料で同時に形成してもよい。導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは、上述した導電膜１９１３に用いることのできる材料のいずれかを用いて形成することができる。
【０１１１】
続いて、図１０（Ｂ）に示すように、導電膜１９１６ａ、１９１６ｂにアンテナとして機能する導電膜１９１７ａ、１９１７ｂが電気的に接続されるように形成する。
【０１１２】
なお、絶縁膜１９１４は、ＣＶＤ法やスパッタ法等により、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１１３】
また、導電膜１９１７ａ、１９１７ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成する。
【０１１４】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１９１７ａ、１９１７ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデンおよびチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０１１５】
次に、図１０（Ｃ）に示すように、導電膜１９１７ａ、１９１７ｂを覆うように絶縁膜１９１８を形成した後、薄膜トランジスタ１９００ａ〜１９００ｆ、導電膜１９１７ａ、１９１７ｂ等を含む層（以下、素子形成層１９１９と記す）を基板１９０１から剥離する。ここでは、レーザビーム（例えばＵＶ光）を照射することによって、薄膜トランジスタ１９００ａ〜１９００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１９０１から素子形成層１９１９を剥離することができる。また、基板１９０１から素子形成層１９１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１９０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン化合物を含む気体または液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１９１９は、基板１９０１から剥離された状態となる。なお、剥離層１９０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１９０３の除去を行った後にも、基板１９０１上に素子形成層１９１９を保持しておくことが可能となる。また、素子形成層１９１９が剥離された基板１９０１を再利用することによって、コストの削減をすることができる。
【０１１６】
絶縁膜１９１８は、ＣＶＤ法やスパッタ法等により、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０１１７】
本実施の形態では、図１１（Ａ）に示すように、レーザビームの照射により素子形成層１９１９に開口部を形成した後に、当該素子形成層１９１９の一方の面（絶縁膜１９１８の露出した面）に第１のシート材１９２０を貼り合わせた後、基板１９０１から素子形成層１９１９を剥離する。
【０１１８】
次に、図１１（Ｂ）に示すように、素子形成層１９１９の他方の面（剥離により露出した面）に、第２のシート材１９２１を貼り合わせた後、加熱処理と加圧処理の一方または両方を行って第２のシート材１９２１を貼り合わせる。第１のシート材１９２０、第２のシート材１９２１として、ホットメルトフィルム等を用いることができる。
【０１１９】
また、第１のシート材１９２０、第２のシート材１９２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０１２０】
また本実施の形態では素子形成層１９１９を基板１９０１から剥離して利用する例を示しているが、剥離層１９０３を設けずに、基板１９０１上に上述の素子形成層１９１９を作製し、半導体装置として利用しても良い。なお基板１９０１として、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いる場合は、半導体膜として単結晶半導体膜を用いればよく、半導体膜の結晶化の工程の分の短縮を図ることが出来る。
【０１２１】
以上のように、本実施の形態の作製方法を用いることにより、小型で、物理的形状に対する柔軟性を有し、且つ、より信頼性の高い本発明の冗長回路を備えた半導体装置を提供できる。
【０１２２】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１２３】
（実施の形態５）
本実施の形態では、単結晶基板に形成されたトランジスタを用いて、本発明の半導体装置を作製する例について説明する。
【０１２４】
まず図１２（Ａ）に示すように、半導体基板２３００に、半導体素子を電気的に分離するための素子分離用絶縁膜２３０１を絶縁膜で形成する。素子分離用絶縁膜２３０１の形成により、トランジスタを形成するための領域（素子形成領域２３０２）と、素子形成領域２３０３とを電気的に分離することができる。
【０１２５】
半導体基板２３００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）のいずれかを用いることができる。また、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。さらにＳＯＩ基板を用いる場合、ガラス基板上にＳＯＩ基板を貼り合わせた構造としてもよい。
【０１２６】
素子分離用絶縁膜２３０１の形成には、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。
【０１２７】
また本実施の形態ではｎ型の導電型を有する単結晶シリコン基板を半導体基板２３００として用い、素子形成領域２３０３にｐウェル２３０４を形成した例を示している。半導体基板２３００の素子形成領域２３０３に形成されたｐウェル２３０４は、ｐ型の導電型を付与する不純物元素を素子形成領域２３０３に選択的に導入することによって形成することができる。ｐ型を付与する不純物元素としては、ボロン、アルミニウム、ガリウム等を用いることができる。また半導体基板２３００としてｐ型の導電型を有する半導体基板を用いる場合、素子形成領域２３０２にｎ型を付与する不純物元素を選択的に導入し、ｎウェルを形成すれば良い。
【０１２８】
なお本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、素子形成領域２３０２には不純物元素の導入を行っていない。しかし、ｎ型を付与する不純物元素を導入することにより素子形成領域２３０２にｎウェルを形成してもよい。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。
【０１２９】
次に図１２（Ｂ）に示すように、素子形成領域２３０２、２３０３を覆うように絶縁膜２３０５、２３０６をそれぞれ形成する。本実施の形態では、半導体基板２３００を熱酸化することで素子形成領域２３０２、２３０３に形成された酸化珪素膜を、絶縁膜２３０５、２３０６として用いる。また、熱酸化により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させて酸窒化珪素膜を形成し、酸化珪素膜と酸窒化珪素膜とが積層された層を絶縁膜２３０５、２３０６として用いても良い。
【０１３０】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３０５、２３０６を形成してもよい。例えば、高密度プラズマ処理により半導体基板２３００の表面を酸化または窒化することで、素子形成領域２３０２、２３０３に、絶縁膜２３０５、２３０６として用いる酸化珪素膜または窒化珪素膜を形成することができる。
【０１３１】
次に図１２（Ｃ）に示すように、絶縁膜２３０５、２３０６を覆うように導電膜を形成する。本実施の形態では、導電膜として、順に積層された導電膜２３０７と導電膜２３０８とを用いた例を示している。導電膜は、単層の導電膜を用いていても良いし、３層以上の導電膜が積層された構造を用いていても良い。
【０１３２】
導電膜２３０７、２３０８として、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることが出来る。また導電膜２３０７、２３０８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施の形態では、窒化タンタルを用いて導電膜２３０７を形成し、タングステンを用いて導電膜２３０８を形成する。
【０１３３】
次に図１３（Ａ）に示すように、積層して設けられた導電膜２３０７、２３０８を所定の形状に加工（パターニングなど）することによって、絶縁膜２３０５、２３０６上にゲート電極２３０９、２３１０を形成する。
【０１３４】
次に図１３（Ｂ）に示すように、素子形成領域２３０２を覆うように、レジストでマスク２３１１を選択的に形成する。そして、素子形成領域２３０３に不純物元素を導入する。マスク２３１１に加えてゲート電極２３１０もマスクとして機能するので、上記不純物元素の導入により、ｐウェル２３０４にソース領域またはドレイン領域として機能する不純物領域２３１２と、チャネル形成領域２３１３が形成される。不純物元素は、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素）等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。本実施の形態では、不純物元素として、リンを用いる。
【０１３５】
次にマスク２３１１を除去した後、図１３（Ｃ）に示すように、素子形成領域２３０３を覆うようにレジストでマスク２３１４を選択的に形成する。そして素子形成領域２３０２に不純物元素を導入する。マスク２３１４に加えてゲート電極２３０９もマスクとして機能するので、上記不純物元素の導入により、素子形成領域２３０２内の半導体基板２３００において、ソース領域またはドレイン領域として機能する不純物領域２３１５と、チャネル形成領域２３１６が形成される。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウム）やガリウム等を用いることができる。本実施の形態では、図１３（Ｃ）で素子形成領域２３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。
【０１３６】
次に図１４（Ａ）に示すように、絶縁膜２３０５、２３０６、ゲート電極２３０９、２３１０を覆うように絶縁膜２３１７を形成する。そして絶縁膜２３１７にコンタクトホールを形成し、不純物領域２３１２、２３１５を一部露出させる。次にコンタクトホールを介して不純物領域２３１２、２３１５と接続する導電膜２３１８を形成する。導電膜２３１８は、ＣＶＤ法やスパッタリング法等により形成することができる。
【０１３７】
絶縁膜２３１７は、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また絶縁膜２３１７はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法でなどで形成することが出来る。
【０１３８】
なお、本発明の半導体装置に用いるトランジスタは、本実施の形態において図示した構造に限定されるものではない。例えば、逆スタガ構造であっても良い。
【０１３９】
次に図１４（Ｂ）に示すように層間膜２３２４を形成する。そして層間膜２３２４をエッチングすることによりコンタクトホールを形成し、導電膜２３１８の一部を露出させる。層間膜２３２４は樹脂には限定せず、ＣＶＤ酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３２４上に、コンタクトホールを介して導電膜２３１８と接する配線２３２５を形成する。
【０１４０】
次にアンテナとして機能する導電膜２３２６を、配線２３２５と接するように形成する。導電膜２３２６は、銀、金、銅、パラジウム、クロム、白金、モリブデン、チタン、タンタル、タングステン、アルミニウム、鉄、コバルト、亜鉛、錫、ニッケルなどの金属を用いて形成することが出来る。導電膜２３２６は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜２３２６は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。
【０１４１】
導電膜２３２６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することが出来る。
【０１４２】
なお本実施の形態では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、本発明はこの構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ））等で圧着させることにより電気的に接続することが出来る。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
【０１４３】
以上のように、本実施の形態の作製方法を用いることにより、トランジスタの特性のばらつきを抑えることができるため、半導体装置に用いるトランジスタの数を少なくすることができ、且つ、冗長性をより高めた本発明の半導体装置を提供できる。
【０１４４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１４５】
（実施の形態６）
本実施の形態では、上記実施の形態における半導体装置の使用例について説明する。
【０１４６】
上記実施の形態におけるクロック生成回路を備えた半導体装置の使用例について、図１５に示す。半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。
【０１４７】
本発明の半導体装置４０００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の半導体装置４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０１４８】
以上のように、本発明の半導体装置を本実施の形態に挙げた各用途に用いることにより、高い信頼性を有するため、物品の認証性、またはセキュリティ性などをより高めることができる。
【図面の簡単な説明】
【０１４９】
【図１】実施の形態１における本発明の半導体装置の構成を示すブロック図である。
【図２】従来の冗長回路を有する半導体装置の構成を示す図である。
【図３】従来の半導体装置の多数決回路における演算表である。
【図４】本発明における半導体装置の動作を示すフローチャート図である。
【図５】実施の形態１における本発明の半導体装置の構成を示すブロック図である。
【図６】実施の形態１における本発明の半導体装置の構成を示すブロック図である。
【図７】実施の形態２における本発明の半導体装置の構成を示すブロック図である。
【図８】実施の形態３における本発明の半導体装置の構成を示すブロック図である。
【図９】実施の形態４における本発明の半導体装置の作製方法を示す断面図である。
【図１０】実施の形態４における本発明の半導体装置の作製方法を示す断面図である。
【図１１】実施の形態４における本発明の半導体装置の作製方法を示す断面図である。
【図１２】実施の形態５における本発明の半導体装置の作製方法を示す断面図である。
【図１３】実施の形態５における本発明の半導体装置の作製方法を示す断面図である。
【図１４】実施の形態５における本発明の半導体装置の作製方法を示す断面図である。
【図１５】実施の形態６における本発明の半導体装置の使用例を示す図である。
【符号の説明】
【０１５０】
１００    半導体装置
１０１    電源回路
１０２    電源制御回路
１０３    第１の機能回路
１０４    第２の機能回路
１０５    信号選択回路
２００    電源制御回路
２０１    ショート判定回路
２０２    タイマー回路
２０３    セレクタ回路
２０４    電源分配回路
２０５    電流調整回路
２０６    第１の機能回路
２０７    第２の機能回路
２０８    電源回路
３００    電源制御回路
３０１    ショート判定回路
３０２    タイマー回路
３０３    セレクタ回路
３０４    電源分配回路
３０５    電流調整回路
３０６    第１の機能回路
３０７    第２の機能回路
４００    半導体装置
４０１    電源回路
４０２    電源制御回路
４０３    第１の冗長回路
４０４    第２の冗長回路
４０５    信号選択回路
４０６    第１の機能回路
４０７    第２の機能回路
４０８    第３の機能回路
４０９    第１の多数決回路
４１０    第４の機能回路
４１１    第５の機能回路
４１２    第６の機能回路
４１３    第２の多数決回路
５００    半導体装置
５０１    アンテナ部
５０２    アナログ部
５０３    ロジック部
５０４    電源回路
５０５    リセット回路
５０６    クロック生成回路
５０７    復調回路
５０８    変調回路
５０９    演算回路部
５０９      演算回路部
５１０    ＲＯＭ
５１１    ＲＡＭ
５１２    コントローラ
５１３    電源制御回路
５１４    第１のＣＰＵ
５１５    第２のＣＰＵ
５１６    信号選択回路
６００    半導体装置
６０１    電源回路
６０２    第１の機能回路
６０３    第２の機能回路
６０４    第３の機能回路
６０５    多数決回路
７００    開始
７０２    ショート判定
７０１    セレクタ変更
７０３    終了
１９０１    基板
１９０２    絶縁膜
１９０３    剥離層
１９０４    絶縁膜
１９０５    半導体膜
１９０６    ゲート絶縁膜
１９０７    ゲート電極
１９０８    不純物領域
１９０９    不純物領域
１９１０    絶縁膜
１９１１    不純物領域
１９１３    導電膜
１９１４    絶縁膜
１９１８    絶縁膜
１９１９    素子形成層
１９２０    シート材
１９２１    シート材
２３００    半導体基板
２３０１    素子分離用絶縁膜
２３０２    素子形成領域
２３０３    素子形成領域
２３０４    ｐウェル
２３０５    絶縁膜
２３０７    導電膜
２３０８    導電膜
２３０９    ゲート電極
２３１０    ゲート電極
２３１１    マスク
２３１２    不純物領域
２３１３    チャネル形成領域
２３１４    マスク
２３１５    不純物領域
２３１６    チャネル形成領域
２３１７    絶縁膜
２３１８    導電膜
２３２４    層間膜
２３２５    配線
２３２６    導電膜
４０００    半導体装置
１９００ａ    薄膜トランジスタ
１９００ｂ    薄膜トランジスタ
１９００ｃ    薄膜トランジスタ
１９００ｄ    薄膜トランジスタ
１９００ｅ    薄膜トランジスタ
１９００ｆ    薄膜トランジスタ
１９０５ａ    半導体膜
１９０５ｂ    半導体膜
１９０５ｃ    半導体膜
１９０５ｄ    半導体膜
１９０５ｆ    半導体膜
１９０７ａ    導電膜
１９０７ｂ    導電膜
１９１２ａ    絶縁膜
１９１２ｂ    絶縁膜
１９１５ａ    導電膜
１９１６ａ    導電膜
１９１７ａ    導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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