(57)【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部の第１ノードが第１電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルに充電するノード充電回路と、
内部の第２ノードが前記第１電圧レベルの時に、前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、
第１電極が前記ノード放電回路の前記第２ノードに接続され、第２電極に第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第１ノードに接続される安定化トランジスタを有することを特徴とする表示装置。
【請求項２】
複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部の第１ノードが第１電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルに充電するノード充電回路と、
内部の第２ノードが前記第１電圧レベルの時に、前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、
前記ノード放電回路は、第１電極が前記走査電圧出力回路の前記第１ノードに接続され、第２電極に第１基準電圧が入力されるとともに、制御電極が内部の前記第２ノードに接続されるトランジスタを有し、
一方の電極が前記走査電圧出力回路の前記第１ノードに接続され、他方の電極に前記第１基準電圧が入力される安定化容量素子と、
第１電極が前記ノード放電回路の前記第２ノードに接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第１ノードに接続される安定化トランジスタとを有することを特徴とする表示装置。
【請求項３】
複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部にノードを有し走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記ノードを第１電圧レベルに充電するノード充電回路と、
前記走査電圧出力回路の前記ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、
前記走査電圧出力回路は、制御電極が前記ノードに接続され、第１電極に第１クロックが入力されるとともに、第２電極から前記走査電圧を出力する第１トランジスタと、
前記第１トランジスタの前記制御電極と前記第１トランジスタの前記第２電極との間に接続される第１容量素子と、
第１電極が前記第１トランジスタの前記第２電極に接続されるとともに、第２電極に第１基準電圧が入力される第２トランジスタとを有し、
前記放電回路は、第１電極に前記第１基準電圧とは電圧レベルが異なる第２基準電圧が入力され、第２電極が前記第２トランジスタの前記制御電極に接続される第３トランジスタと、
第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力される第４トランジスタと、
前記第４トランジスタの前記第１電極と前記第４トランジスタの前記第２電極との間に接続される第２容量素子と、
第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力される第５トランジスタと、
第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記第３トランジスタの前記第２電極に接続される第６トランジスタとを有し、
前記第３トランジスタの制御電極には、第２クロックが入力され、
前記第４トランジスタの制御電極には、第３クロックが入力され、
前記第５トランジスタの制御電極には、第４クロックが入力され、
第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記ノードに接続される安定化トランジスタを有することを特徴とする表示装置。
【請求項４】
前記第３トランジスタは、第１電極に前記第２基準電圧が入力される代わりに、第１電極と制御電極とが接続され、前記第１電極に前記第２クロックが入力されることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記充電回路は、第１電極に前記第２基準電圧が入力され、第２電極が前記走査電圧出力回路の前記ノードに接続される第７トランジスタを有し、
前記第７トランジスタの制御電極には、前記第３クロックが入力されることを特徴とする請求項３または請求項４に記載の表示装置。
【請求項６】
前記第７トランジスタは、第１電極に前記第２基準電圧が入力される代わりに、第１電極と制御電極とが接続され、前記第１電極に前記第３クロックが入力されることを特徴とする請求項５に記載の表示装置。
【請求項７】
ｎを１以上の整数とするとき、｛４（ｎ−１）＋１｝番目の基本回路に入力される前記第１クロックは第１基本クロック、前記第２クロックは第３基本クロックであり、
｛４（ｎ−１）＋２｝番目の基本回路に入力される前記第１クロックは第２基本クロック、前記第２クロックは第４基本クロックであり、
｛４（ｎ−１）＋３｝番目の基本回路に入力される前記第１クロックは前記第３基本クロック、前記第２クロックは前記第１基本クロックであり、
｛４（ｎ−１）＋４｝番目の基本回路に入力される前記第１クロックは前記第４基本クロック、前記第２クロックは前記第２基本クロックであり、
前記各基本回路に入力される前記第３クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、
前記各基本回路に入力される前記第４クロックは次々段の基本回路から出力される走査電圧であり、
前記第１基本クロックないし前記第４基本クロックは、４相の互いに位相が異なるクロックであることを特徴とする請求項３ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部にノードを有し走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記ノードを第１電圧レベルに充電するノード充電回路と、
前記走査電圧出力回路の前記ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、
前記走査電圧出力回路は、制御電極が前記ノードに接続され、第１電極に第１クロックが入力されるとともに、第２電極から前記走査電圧を出力する第１トランジスタと、
前記第１トランジスタの前記制御電極と前記第１トランジスタの前記第２電極との間に接続される第１容量素子と、
第１電極が前記第１トランジスタの前記第２電極に接続されるとともに、第２電極に第１基準電圧が入力される第２トランジスタとを有し、
前記放電回路は、第１電極に前記第１基準電圧とは電圧レベルが異なる第２基準電圧が入力され、第２電極が前記第２トランジスタの前記制御電極に接続される第３トランジスタと、
第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力される第４トランジスタと、
前記第４トランジスタの前記第１電極と前記第４トランジスタの前記第２電極との間に接続される第２容量素子と、
第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力される第５トランジスタと、
第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記第３トランジスタの前記第２電極に接続される第６トランジスタとを有し、
前記第３トランジスタの制御電極には、第２クロックが入力され、
前記第４トランジスタの制御電極には、第３クロックが入力され、
前記第５トランジスタの制御電極には、第４クロックが入力され、
一方の電極が前記走査電圧出力回路の前記ノードに接続され、他方の電極に前記第１基準電圧が入力される安定化容量素子と、
第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記ノードに接続される安定化トランジスタとを有することを特徴とする表示装置。
【請求項９】
前記第３トランジスタは、第１電極に前記第２基準電圧が入力される代わりに、第１電極と制御電極とが接続され、前記第１電極に前記第２クロックが入力されることを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記充電回路は、第１電極に前記第２基準電圧が入力され、第２電極が前記走査電圧出力回路の前記ノードに接続される第７トランジスタを有し、
前記第７トランジスタの制御電極には、前記第３クロックが入力されることを特徴とする請求項８または請求項９に記載の表示装置。
【請求項１１】
前記第７トランジスタは、第１電極に前記第２基準電圧が入力される代わりに、第１電極と制御電極とが接続され、前記第１電極に前記第３クロックが入力されることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
ｎを１以上の整数とするとき、｛４（ｎ−１）＋１｝番目の基本回路に入力される前記第１クロックは第１基本クロック、前記第２クロックは第３基本クロックであり、
｛４（ｎ−１）＋２｝番目の基本回路に入力される前記第１クロックは第２基本クロック、前記第２クロックは第４基本クロックであり、
｛４（ｎ−１）＋３｝番目の基本回路に入力される前記第１クロックは前記第３基本クロック、前記第２クロックは前記第１基本クロックであり、
｛４（ｎ−１）＋４｝番目の基本回路に入力される前記第１クロックは前記第４基本クロック、前記第２クロックは前記第２基本クロックであり、
前記各基本回路に入力される前記第３クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、
前記各基本回路に入力される前記第４クロックは次々段の基本回路から出力される走査電圧であり、
前記第１基本クロックないし前記第４基本クロックは、４相の互いに位相が異なるクロックであることを特徴とする請求項８ないし請求項１１のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、シフトレジスタ回路内蔵の表示装置に関する。
【背景技術】
【０００２】
従来より、半導体層に、非晶質シリコン（アモルファスシリコン）を用いる薄膜トランジスタ（以下、ａ−Ｓｉ・ＴＦＴという）を、アクティブ素子として使用する液晶表示装置において、実装コスト及び駆動ＩＣコストの低減と、信頼性向上、あるいは、非表示部分の面積を削減するために、走査線（ゲート線ともいう）を走査するためのシフトレジスタ回路を、画素部のａ−Ｓｉ・ＴＦＴと同時に集積して搭載する、シフトレジスタ内蔵方式が提案されている。（下記、特許文献１参照）
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００７−９５１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図８は、前述の特許文献１に記載されているシフトレジスタ回路の基本回路を示す回路図である。
図８に示す基本回路１７では、ある時刻ｔ１の時点で、入力端子（ＩＮ３）にスタートパルスあるいは前段の基本回路の走査電圧が入力されると、トランジスタ（Ｔ７）がオンとなり、ノードＮ１にＨｉｇｈレベル（以下、Ｈレベルという）の高電圧（ＶＧＨ）が入力されるので、ノードＮ１がＨレベルに充電され、トランジスタ（Ｔ１）がオン状態となる。
また、入力端子（ＩＮ３）に入力されるスタートパルス、あるいは前段の基本回路の走査電圧はトランジスタ（Ｔ４）のゲートにも入力されるので、トランジスタ（Ｔ４）はオンとなる。これにより、ノードＮ２がＬｏｗレベル（以下、Ｌレベルという）となるので、トランジスタ（Ｔ２）、トランジスタ（Ｔ６）がオフとなる。なお、この時点で、入力端子（ＩＮ４）にはＬレベルが入力されているので、トランジスタ（Ｔ５）、トランジスタ（Ｔ８）もオフとなる。
次の時刻ｔ２の時点で、入力端子（ＩＮ１）に第１クロックが入力され、オン状態のトランジスタ（Ｔ１）は、入力端子（ＩＮ１）に入力される第１クロックを取り込み、対応する走査線に走査電圧（Ｇ（ｎ））を出力する。
また、次の時刻ｔ３の時点で、入力端子（ＩＮ２）に第２クロックが入力され、ノードＮ２がＨレベルとなるので、トランジスタ（Ｔ２）、トランジスタ（Ｔ６）がオンとなる。同時に、入力端子（ＩＮ４）に次段の走査電圧が入力されるので、トランジスタ（Ｔ５）、トランジスタ（Ｔ８）がオンとなる。
これにより、ノードＮ１に、ＶＧＬのＬレベルの低電圧が入力されるので、ノードＮ１がＬレベルとなるとともに、走査電圧（Ｇ（ｎ））がＬレベルとなる。
【０００５】
ａ−Ｓｉ・ＴＦＴは、高温下で、しきい値電圧（Ｖｔｈ）の低下、あるいは、移動度が増加し、低温化でその逆となる特性を持っている。
そのため、高温下の動作や、元々の製造ばらつきによりしきい値電圧（Ｖｔｈ）が低い場合などで、ノードＮ１の電位が上昇した時に、トランジスタ（Ｔ５）、トランジスタ（Ｔ６）のゲート電圧が寄生容量のカップリングにより上昇し、トランジスタ（Ｔ５）あるいはトランジスタ（Ｔ６）のリーク電流によりノードＮ１の電位が低下することが想定される。
そして、ノードＮ１の電圧が低下すれば、トランジスタ（Ｔ１）のオン抵抗が上昇し、走査電圧（Ｇ（ｎ））の電圧レベルが低下するので、画素に十分な書込みが行えなくなる恐れがある。
トランジスタ（Ｔ５）のゲートは次段の基本回路１７の走査電圧出力回路１４の走査電圧出力端子に接続されているため、比較的安定であるが、トランジスタ（Ｔ６）のゲートは、容量素子（Ｃ２）によって保持されているため、トランジスタ（Ｔ５）に比較して不安定であり、もっぱらリーク電流の原因となるのはトランジスタ（Ｔ６）である。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、シフトレジスタ回路を内蔵する表示装置において、シフトレジスタ回路の動作温度範囲、あるいはしきい値電圧のマージンを拡大することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）本発明は、複数の画素と、前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、前記シフトレジスタ回路は、複数の基本回路を有し、前記複数の基本回路の各基本回路は、内部のノードが第１電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、前記走査電圧出力回路の前記ノードを前記第１電圧レベルに充電するノード充電回路と、前記走査電圧出力回路の前記ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、一方の電極が前記走査電圧出力回路の前記ノードに接続され、他方の電極に第１基準電圧が入力される安定化容量素子を有する。
（２）本発明は、複数の画素と、前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、前記シフトレジスタ回路は、複数の基本回路を有し、前記複数の基本回路の各基本回路は、内部の第１ノードが第１電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルに充電するノード充電回路と、内部の第２ノードが前記第１電圧レベルの時に、前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、第１電極が前記ノード放電回路の前記第２ノードに接続され、第２電極に第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第１ノードに接続される安定化トランジスタを有する。
（３）また、本発明は、前述の（２）の表示装置において、前記安定化トランジスタに加えて、一方の電極が前記走査電圧出力回路の前記第１ノードに接続され、他方の電極に第１基準電圧が入力される安定化容量素子とを有する。
【０００７】
（４）本発明において、前記走査電圧出力回路は、制御電極が前記ノード（または前記第１ノード）に接続され、第１電極に第１クロックが入力されるとともに、第２電極から前記走査電圧を出力する第１トランジスタと、前記第１トランジスタの前記制御電極と前記第１トランジスタの前記第２電極との間に接続される第１容量素子と、第１電極が前記第１トランジスタの前記第２電極に接続されとともに、第２電極に第１基準電圧が入力され、制御電極に前記ノード放電回路の出力が入力される第２トランジスタとを有する。
（５）本発明において、前記放電回路は、第１電極に前記第１基準電圧とは電圧レベルが異なる第２基準電圧が入力され、第２電極が前記第２トランジスタの前記制御電極に接続される第３トランジスタと、第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力される第４トランジスタと、前記第４トランジスタの前記第１電極と前記第４トランジスタの前記第２電極との間に接続される第２容量素子と、第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力される第５トランジスタと、第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記第３トランジスタの前記第２電極に接続される第６トランジスタとを有し、前記第３トランジスタの制御電極には、第２クロックが入力され、前記第４トランジスタの制御電極には、第３クロックが入力され、前記第５トランジスタの制御電極には、第４クロックが入力される。
【０００８】
（６）本発明において、前記充電回路は、第１電極に前記第２基準電圧が入力され、第２電極が前記ノードに接続される第７トランジスタを有し、前記第７トランジスタの制御電極には、前記第３クロックが入力される。
（７）本発明において、ｎを１以上の整数とするとき、｛４（ｎ−１）＋１｝番目の基本回路に入力される前記第１クロックは第１基本クロック、前記第２クロックは第３基本クロックであり、｛４（ｎ−１）＋２｝番目の基本回路に入力される前記第１クロックは第２基本クロック、前記第２クロックは第４基本クロックであり、｛４（ｎ−１）＋３｝番目の基本回路に入力される前記第１クロックは前記第３基本クロック、前記第２クロックは前記第１基本クロックであり、｛４（ｎ−１）＋４｝番目の基本回路に入力される前記第１クロックは前記第４基本クロック、前記第２クロックは前記第２基本クロックであり、前記各基本回路に入力される前記第３クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、前記各基本回路に入力される前記第４クロックは次々段の基本回路から出力される走査電圧であり、前記第１基本クロックないし前記第４基本クロックは、４相の互いに位相が異なるクロックである。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、動作温度範囲、あるいは、しきい値電圧マージンを拡大することが可能となり、信頼性低下の問題がなく、高効率と安定動作を実現することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の全体構成を示す概略図である。
本実施例の表示装置は、表示部１と駆動ドライバ２を有し、ガラス基板上に形成された表示部１には、画素部４がマトリクス状に配置されている。
画素部４は、信号線（映像線、ドレイン線ともいう）６と走査線（ゲート線ともいう）５の交差部に、アクティブ素子を構成する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）７が存在する構造となっており、薄膜トランジスタ７のゲートには走査線５が、第１電極（ドレインまたはソース）には信号線６が、第２電極（ソースまたはドレイン）には画素電極８が各々接続されている。なお、薄膜トランジスタ７の第１電極と第２電極を区別して説明するが、両者に機能上の差はない。
画素電極８と対向電極１０との間には液晶層が挟持されるので、画素電極８と対向電極１０との間には液晶容量９が存在する。対向電極１０は、図示しない対向電極駆動回路によって、所定の電位に保持されている。
なお、図示は省略するが、画素電極８と対向電極１０との間には保持容量も存在する。また、本実施例では、一般的な縦電界方式の液晶表示装置について説明するが、本発明は走査線の駆動回路に係るものであり、横電界方式の液晶表示装置や、有機ＥＬ等、走査線を走査することによって画像を表示するような、マトリクス型の表示装置には全て適用可能である。
【００１１】
本実施例では、駆動ドライバ２は単結晶シリコン等を用いた個別の集積回路（一般の半導体チップ）であり、ガラス基板上に設けられた端子部に直接、または、フレキシブル基板等を介して接続される。この駆動ドライバ２は、図示しない制御回路からの信号を受け、信号線６に対して表示信号を、シフトレジスタ回路１１に対してシフトレジスタ制御信号群１２を各々出力する。
一方、シフトレジスタ回路１１は、薄膜トランジスタ７と同様の構造を持つ、即ち、半導体層として非晶質シリコン（アモルファスシリコン）を用いる薄膜トランジスタ（ＭＯＳトランジスタ）を複数用いて構成され、表示部１と同時にガラス基板上に形成される。
なお、図１では、駆動ドライバ２は１チップのドライバＩＣであるが、データ出力回路２−１と、シフトレジスタ制御回路２−２を個別のＩＣで構成することも考えられる。その場合のブロック図を図２に示す。
また、シフトレジスタ回路１１を、表示部１の両側に配置する例について、図３に概略図を示す。
図３に示す表示装置では、表示部１と、駆動ドライバ２と、表示部１の一方の片側に設けたシフトレジスタ回路１１Ａと、表示部１の他方の片側に設けたシフトレジスタ回路１１Ｂを有する。シフトレジスタ回路１１Ａは奇数ラインを、シフトレジスタ回路１１Ｂは偶数ラインを各々駆動するよう構成されている。
このように構成することにより、ガラス基板上に形成される回路の信号線６の延在方向の配置幅を広げることが可能になり、レイアウトの自由度が向上する。
【００１２】
図４は、前記シフトレジスタ回路１１のブロック図である。
シフトレジスタ回路１１は、基本回路１７を複数段接続して構成される。１番目の走査線（Ｇ１）を駆動する基本回路を基本回路（１７−１）、２番目の走査線Ｇ２を駆動する基本回路を基本回路（１７−２）というように、以下同様に全ての走査線に対して基本回路が接続されている。
各基本回路は、ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＶＩＮ１、ＶＩＮ２の入力端子と、ＯＵＴの出力端子を有する。
シフトレジスタ回路１１に入力される、シフトレジスタ制御信号群１２は、以下の７つである。即ち、４相の互いに位相の異なる基本クロックＣＫ１〜ＣＫ４と、スタートパルス（ＣＫＳ）と、ＶＧＨのＨレベルの電圧と、ＶＧＬのＬレベルの電圧である。各々の波形については後述する。
基本回路（１７−１）の入力端子（ＩＮ１）には基本クロック（ＣＫ１）が入力され、以下、基本回路（１７−２）の入力端子（ＩＮ１）には基本クロック（ＣＫ２）が、基本回路（１７−３）の入力端子（ＩＮ１）には基本クロック（ＣＫ３）が、基本回路（１７−４）の入力端子（ＩＮ１）には基本クロック（ＣＫ４）が、基本回路（１７−５）の入力端子（ＩＮ１）には基本クロック（ＣＫ１）が入力される。即ち、各基本回路１７の第１の入力端子（ＩＮ１）には、各基本クロック（ＣＫ１〜ＣＫ４）が順次入力される（５番目以降の基本回路１７では再び基本クロック（ＣＫ１）に戻り、４つ毎に繰り返す）。
【００１３】
基本回路（１７−１）の入力端子（ＩＮ２）には基本クロック（ＣＫ３）が、基本回路（１７−２）の入力端子（ＩＮ２）には基本クロック（ＣＫ４）が、基本回路（１７−３）の入力端子（ＩＮ２）には基本クロック（ＣＫ１）が、基本回路（１７−４）の入力端子（ＩＮ２）には基本クロック（ＣＫ２）が、基本回路（１７−５）の入力端子（ＩＮ２）には基本クロック（ＣＫ３）が入力される。
即ち、各基本回路の入力端子（ＩＮ１）に入力されるクロックをｉ番目の基本クロック（ＣＫｉ）とすると、入力端子（ＩＮ２）にはクロック｛ＣＫ（ｉ＋２）｝が入力される。但し、ｉ＝３のときは、入力端子（ＩＮ２）には基本クロック（ＣＫ１）が、ｉ＝４のときは、入力端子（ＩＮ２）には基本クロック（ＣＫ２）が各々入力される。
入力端子（ＩＮ３）には、１番目の基本回路（１７−１）を除いては、直前の基本回路の出力端子（ＯＵＴ）が出力される走査電圧（Ｇ（ｎ−１））が入力される。基本回路（１７−１）には、スタートパルス（ＣＫＳ）が入力される。
入力端子（ＩＮ４）には、次々段の基本回路１７の出力端子（ＯＵＴ）から出力される走査電圧（Ｇ（ｎ＋２））が入力される。
入力端子（ＶＩＮ１）には、全ての基本回路共通で、ＶＧＨのＨレベルの電圧が、入力端子（ＶＩＮ２）には、同様に、ＶＧＬのＬレベルの電圧が入力される。
各基本回路１７の出力端子（ＯＵＴ）から出力される走査電圧（Ｇ（ｎ））は、前述したように互いの基本回路に入力されるとともに、対応する走査線５に各々出力される。
【００１４】
図５−１は、図４に示す基本回路１７の回路構成を示す回路図である。
基本回路１７は、走査電圧出力回路１４と、ノード充電回路１５と、ノード放電回路１６の３つの回路で構成される。
走査電圧出力回路１４は、薄膜トランジスタ（Ｔ１，Ｔ２）と、容量素子（Ｃ１）とで構成される。また、ノード充電回路１５は、薄膜トランジスタ（Ｔ７）で構成され、ノード放電回路１６は、薄膜トランジスタ（Ｔ３，Ｔ４，Ｔ５，Ｔ６）と、容量素子（Ｃ２）とで構成される。
薄膜トランジスタ（Ｔ１）の第１電極（ドレイン）は入力端子（ＩＮ１）に接続され、ゲート（制御電極）は容量素子（Ｃ１）の一方の電極とノードＮ１に接続され、第２電極（ソース）は容量素子（Ｃ１）の他方の電極に各々接続されると共に、出力端子（ＯＵＴ）に接続される。
容量素子（Ｃ１）は、薄膜トランジスタ（Ｔ１）の制御電極と第２電極との間に接続される。
薄膜トランジスタ（Ｔ２）の第１電極は薄膜トランジスタ（Ｔ１）の第２電極に接続され、ゲートはノードＮ２に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続される。
薄膜トランジスタ（Ｔ３）の第１電極は入力端子（ＶＩＮ１）に接続され、ゲートは入力端子（ＩＮ２）に接続され、第２電極はノードＮ２に各々接続される。
薄膜トランジスタ（Ｔ４）の第１電極はノードＮ２に接続され、ゲートは入力端子（ＩＮ３）に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続される。
容量素子（Ｃ２）は、薄膜トランジスタ（Ｔ４）の第１電極と第２電極との間、即ち、ノードＮ２と入力端子（ＶＩＮ２）との間に接続される。
薄膜トランジスタ（Ｔ５）の第１電極はノードＮ１に接続され、ゲートは入力端子（ＩＮ４）に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続される。
薄膜トランジスタ（Ｔ６）の第１電極はノードＮ１に接続され、ゲートはノードＮ２に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続される。
薄膜トランジスタ（Ｔ７）の第１電極は入力端子（ＶＩＮ１）に接続され、ゲートは第３の入力端子（ＩＮ３）に接続され、第２電極はノードＮ１に各々接続される。
安定化容量素子（Ｃｓ）は、ノードＮ１と入力端子（ＶＩＮ２）との間に接続される。
【００１５】
以下の説明において、各薄膜トランジスタ（ＭＯＳトランジスタ）はｎ型であることを前提に説明するが、ｐ型を用いても、本発明と同様の手段を用いれば、回路設計は容易である。また、以下の説明において、Ｖｔｈ（Ｔａ）は薄膜トランジスタ（Ｔａ）のしきい値電圧を示す（ａは自然数）。
図５に示すシフトレジスタ回路１１の動作を図６のタイミングチャートを用いて説明する。
図６において、ＣＫ１〜ＣＫ４は第１ないし第４の基本クロック、ＣＫＳはスタートパルスであり、Ｎ１（１）は基本回路（１７−１）におけるノードＮ１の電圧波形、Ｎ２（１）は基本回路（１７−１）におけるノードＮ２の電圧波形、Ｇ１は基本回路（１７−１）における出力端子（ＯＵＴ）から出力される電圧波形を各々示す。Ｎ１（２）、Ｎ２（２）、Ｇ２も同様に基本回路（１７−２）における各点の電圧波形を各々示す。
図６の時刻ｔ０より、１走査期間が開始される。
時刻ｔ０に先立つ時刻ｔ（ｎ）において、スタートパルス（ＣＫＳ）がＨレベルとなる。スタートパルス（ＣＫＳ）は基本回路（１７−１）の入力端子（ＩＮ３）に入力されているので、基本回路（１７−１）の薄膜トランジスタ（Ｔ７）はオン状態となる。
これによって、ノードＮ１は充電され、ノードＮ１の電圧は概ね（ＶＧＨ−Ｖｔｈ（Ｔ１））となり、薄膜トランジスタ（Ｔ１）をオン状態にする。同時に、薄膜トランジスタ（Ｔ４）もオン状態となり、ノードＮ２の電圧を概ねＬレベルの電圧（ＶＧＬ）まで放電する。
【００１６】
ノードＮ２は、この直前までＨレベルとなっている。これは、時刻ｔ（ｎ−１）において、入力端子（ＩＮ２）に入力される基本クロック（ＣＫ３）がＨレベルとなるため、薄膜トランジスタ（Ｔ３）がオン状態となり、容量素子（Ｃ２）が概ねＨレベルの電圧（ＶＧＨ）まで充電されているためである。
時刻ｔ０において、スタートパルス（ＣＫＳ）がＬレベルとなり、薄膜トランジスタ（Ｔ７）と薄膜トランジスタ（Ｔ４）がオフ状態となると共に、基本回路（１７−１）の入力端子（ＩＮ１）に入力される基本クロック（ＣＫ１）がＨレベルとなる。
このとき、薄膜トランジスタ（Ｔ１）はオン状態であるため、出力端子（ＯＵＴ）をＨレベルまで引き上げる。このとき、容量素子（Ｃ１）によるブートストラップ効果により、ノードＮ１の電圧は、下記（１）式の電圧値まで引き上げられる。
（ＶＧＨ−Ｖｔｈ（Ｔ１））＋ＶＧＨ×（Ｃ１／（Ｃ１＋Ｃｐ＋Ｃｓ））
・・・・・・・・・・・・・・・・・・・・・  （１）
ここで、Ｃｐは不図示の寄生容量の容量値を示す。寄生容量としては、例えば、薄膜トランジスタ（Ｔ７）のゲートと第１電極との間の容量等がある。
容量素子（Ｃ１）の容量値を、前述の寄生容量Ｃｐと安定化容量素子（Ｃｓ）を勘案して、しきい値による電圧低下をカバーできるような値に設定しておけば、薄膜トランジスタ（Ｔ１）のゲートの電圧は、ＶＧＨの電圧よりも高い値となり、出力端子（ＯＵＴ）にはＶＧＨの電圧が出力される。
安定化容量素子（Ｃｓ）の働きについては後述する。
【００１７】
次の時刻ｔ１において、基本クロック（ＣＫ１）がＬレベルとなる。このとき、薄膜トランジスタ（Ｔ１）はオン状態であるので、出力端子（ＯＵＴ）もＬレベルとなる。
次の時刻ｔ２において、次々段の出力端子（ＯＵＴ）からＨレベルの走査電圧（Ｇ３）が出力され、第４の入力端子（ＩＮ４）に入力される。すると、薄膜トランジスタ（Ｔ５）がオン状態となり、ノードＮ１の電荷を放電し、ノードＮ１の電位をＬレベルまで引き下げ、薄膜トランジスタ（Ｔ１）をオフ状態とする。
また、この時刻ｔ２において、入力端子（ＩＮ２）に入力される基本クロック（ＣＫ３）も同時にＨレベルとなり、ノードＮ２もＨレベルとなる。すると、薄膜トランジスタ（Ｔ２）はオン状態となり、出力端子（ＯＵＴ）とＬレベルの電圧が供給される入力端子（ＶＩＮ２）とを接続する。同時に、薄膜トランジスタ（Ｔ６）もオン状態となり、ノードＮ１と入力端子（ＶＩＮ２）とを接続する。
これによって、ノードＮ１はＶＧＬのＬレベルの電圧となり、次に入力端子（ＩＮ３）にＨレベルのパルス（スタートパルス（ＣＫＳ））が入力されるまで、出力端子（ＯＵＴ）はＬレベルを保つ。
次の時刻ｔ３では、次々段の出力端子（ＯＵＴ）から出力される走査電圧（Ｇ３）がＬレベルとなり、第４の入力端子（ＩＮ４）もＬレベルとなる。すると、薄膜トランジスタ（Ｔ５）はオフ状態となる。しかし、ノードＮ２は依然としてＨレベルであるため、薄膜トランジスタ（Ｔ２）と薄膜トランジスタ（Ｔ６）とはオン状態を保ち、ノードＮ１を安定にＬレベルに保つ。このノードＮ２は、次に第３の入力端子（ＩＮ３）にＨレベルのパルス（スタートパルス（ＣＫＳ））が入力されるまでの間、Ｈレベルを保つ。以下、同様の動作を繰り返して走査が進行していく。
【００１８】
安定化容量素子（Ｃｓ）の働きについて以下に述べる。
出力端子（ＯＵＴ）が、ＶＧＬのＬレベルの電圧を保持すべき期間中は、これまで述べた回路の働きにより、薄膜トランジスタ（Ｔ１）はオフ状態を保っている（たとえば基本回路（１７−１）における時刻ｔ２以降ではノードＮ１はＬレベルとなっている）。
しかし、入力端子（ＩＮ１）に入力される基本クロックのＬレベルからＨレベルの立ち上がり時に、薄膜トランジスタ（Ｔ１）の第１電極とゲート間との間の寄生容量によって、ノードＮ１の電圧が上昇し、本来遮断すべきである基本クロック（たとえば基本回路（１７−１）における時刻ｔ４における基本クロックＣＫ１）を、僅かに出力端子（ＯＵＴ）に伝達してしまう恐れがある（たとえば基本回路（１７−１）において時刻ｔ４に出力端子（ＯＵＴ）からＨレベルの走査電圧（Ｇ１）を出力してしまう恐れがある）。
特に、薄膜トランジスタ（Ｔ１）に、半導体層が非晶質シリコン（アモルファスシリコン）からなるａ−Ｓｉ・ＴＦＴを用いた場合には、高温環境下においてしきい値電圧（Ｖｔｈ）が低下する傾向にあるため、このような不具合が発生しやすい。
これを防止するために、本実施例では、ノードＮ１と、ＶＧＬのＬレベルの電圧が入力される入力端子（ＶＩＮ２）との間に、安定化容量素子（Ｃｓ）が設けられる。この安定化容量素子（Ｃｓ）が存在することで、ノードＮ１の電圧上昇を抑制することができ、前述のような不具合を防止し、動作可能な温度範囲を拡大することができる。
但し、高温環境下における動作不具合の恐れは他にもある。
先に述べた時刻ｔ０において、入力端子（ＩＮ１）に入力される基本クロック（ＣＫ１）が、ＬレベルからＨレベルに変化し、ノードＮ１の電圧を上昇させるとき、薄膜トランジスタ（Ｔ６）の第１電極とゲートとの間の寄生容量によって、ノードＮ２の電圧が僅かに上昇する。
このタイミングでノードＮ２の電圧が上昇し、薄膜トランジスタ（Ｔ６）の抵抗が低下すると、ノードＮ１の電荷が薄膜トランジスタ（Ｔ６）を通して、ＶＧＬのＬレベル電圧へとリークしてしまい、薄膜トランジスタ（Ｔ１）の抵抗値が上昇する。これによって、出力端子（ＯＵＴ）の電圧が低下してしまう恐れがある。
安定化容量素子（Ｃｓ）は、前述したノードＮ１の電位が薄膜トランジスタ（Ｔ６）のリーク電流により低下するのを防止することができる。
【００１９】
［実施例２］
前述したように、入力端子（ＩＮ１）に接続された基本クロック（ＣＫ１）が、ＬレベルからＨレベルに変化し、ノードＮ１の電圧を上昇させるとき、薄膜トランジスタ（Ｔ６）の第１電極とゲートとの間の寄生容量によって、ノードＮ２の電圧が僅かに上昇し、出力端子（ＯＵＴ）の電圧が低下してしまう恐れがあるが、安定化容量素子（Ｃｓ）だけでは、この現象の対策は不十分である恐れがあるので、本実施例では、安定化ＭＯＳトランジスタ（Ｔｓ）を設け、前述したノードＮ１の電位が薄膜トランジスタ（Ｔ６）のリーク電流により低下するのを防止するようにしたものである。
図７は、本発明の実施例２のシフトレジスタ回路の基本回路１７の回路構成を示す回路図である。基本的な動作は、前述の実施例１と同様であるので、詳細は割愛する。
図７に示す基本回路１７は、安定化容量素子（Ｃｓ）が省略され、安定化薄膜トランジスタ（Ｔｓ）が付加されている点で、図５−１に示す基本回路１７と相違する。
安定化薄膜トランジスタ（Ｔｓ）の第１電極はノードＮ２に接続され、ゲートはノードＮ１に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続されている。
したがって、ノードＮ１の電圧が上昇しようとすると、安定化薄膜トランジスタ（Ｔｓ）のゲート電圧が上昇し、抵抗値が下がる。そうすると、ノードＮ２に、ＶＧＬのＬレベルの電圧を入力し、ノードＮ２の電圧が上昇するのを防止し、薄膜トランジスタ（Ｔ６）の抵抗値を低下させないように働く。
このため、先に述べた、ノードＮ１の電位が薄膜トランジスタ（Ｔ６）のリーク電流により低下するのを抑制することができ、薄膜トランジスタ（Ｔ１）の抵抗値上昇を防止することができる。この働きによって、高温環境下でも安定した動作が可能となる。
【００２０】
なお、前述の説明から明らかなように、本発明の基本回路１７において、安定化容量素子（Ｃｓ）と、安定化薄膜トランジスタ（Ｔｓ）の２つを設けることも可能である。
また、薄膜トランジスタ（Ｔ３）の第１電極を入力端子（ＶＩＮ１）に接続し、ゲートを第２の入力端子（ＩＮ２）に各々接続する代わりに、図５−２に示すように、薄膜トランジスタ（Ｔ３）の第１電極とゲートとを接続し、第１電極を入力端子（ＩＮ２）に接続するようにしてもよい。
同様に、薄膜トランジスタ（Ｔ７）の第１電極を入力端子（ＶＩＮ１）に接続し、ゲートを入力端子（ＩＮ３）に各々接続する代わりに、図５−３に示すように、薄膜トランジスタ（Ｔ７）の第１電極とゲートとを接続し、第１電極を入力端子（ＩＮ３）に接続するようにしてもよい。
また、前述の説明では、薄膜トランジスタは、半導体層が、非晶質シリコン（アモルファスシリコン）からなるＭＯＳトランジスタについて説明したが、有機ＴＦＴ等のトランジスタでも、同様の課題を有しているので、本発明は、有機ＴＦＴ等を使用するシフトレジスタ回路にも同様に適用可能である。
以上説明したように、本実施例のシフトレジスタ回路によれば、広範囲な温度環境下で安定して動作可能となるので、信頼性低下の問題がなく、高効率と安定動作を実現できる。これにより、広範囲な温度環境下で安定して動作可能な表示装置を提供することが可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例１の液晶表示装置の全体構成を示す概略図である。
【図２】本発明の実施例１の液晶表示装置の変形例の全体構成を示す概略図である。
【図３】本発明の実施例１の液晶表示装置の他の変形例の全体構成を示す概略図である。
【図４】本発明の実施例１のシフトレジスタ回路の回路構成を示すブロック図である。
【図５−１】本発明の実施例１のシフトレジスタ回路の基本回路の回路構成を示す回路図である。
【図５−２】本発明の実施例１のシフトレジスタ回路の基本回路の変形例の回路構成を示す回路図である。
【図５−３】本発明の実施例１のシフトレジスタ回路の基本回路の他の変形例の回路構成を示す回路図である。
【図６】図５に示すシフトレジスタ回路のタイミングチャートである。
【図７】本発明の実施例２のシフトレジスタ回路の基本回路の回路構成を示す回路図である。
【図８】従来のシフトレジスタ回路の基本回路を示す回路図である。
【符号の説明】
【００２２】
１  表示部
２  駆動ドライバ
２−１  データ出力回路
２−２  シフトレジスタ制御回路
３  シフトレジスタ制御回路
４  画素部
５  走査線（ゲート線）
６  信号線（映像線あるいはドレイン線）
７  アクティブ素子
８  画素電極
９  液晶容量
１０  対向電極
１１，１１Ａ，１１Ｂ  シフトレジスタ回路
１２  シフトレジスタ制御信号群
１４  走査電圧出力回路
１５  ノード充電回路
１６  ノード放電回路
１７  基本回路  
Ｔ１〜Ｔ８  薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）
Ｔｓ  安定化薄膜トランジスタ
Ｃ１，Ｃ２  容量素子
Ｃｓ  安定化容量素子
Ｎ１，Ｎ２  ノード
【図１】
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【図２】
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【図３】
0005190285.tif 000004
【図４】
0005190285.tif 000005
【図５−１】
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【図５−２】
0005190285.tif 000007
【図５−３】
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【図６】
0005190285.tif 000009
【図７】
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【図８】
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