(57)【特許請求の範囲】
【請求項１】
（ａ）厚さ方向に沿って互いに反対側に位置する第１主面と第２主面とを有する第１導電型の半導体基板と、
（ｂ）前記半導体基板の前記第１主面に、ゲート絶縁膜を介して形成されたゲート電極と、
（ｃ）前記半導体基板の前記第１主面において、前記ゲート電極を覆うようにして形成された層間絶縁膜と、
（ｄ）前記半導体基板の前記第１主面、および、前記層間絶縁膜を覆うようにして形成された第１導体膜と、
（ｅ）前記半導体基板の前記第２主面を覆うようにして形成された第２導体膜と、を有し、
前記層間絶縁膜は、第１絶縁膜、前記第１絶縁膜上に形成された第２絶縁膜、および、前記第２絶縁膜上に形成された第３絶縁膜を有し、
前記第１絶縁膜は、ノンドープの酸化シリコンからなる絶縁膜であり、
前記第２絶縁膜は、リンおよびホウ素を含む酸化シリコンからなる絶縁膜であり、
前記第３絶縁膜は、リンを含み、かつ、ホウ素を含まない酸化シリコンからなる絶縁膜であり、
前記第２絶縁膜と前記半導体基板の前記第１主面との間には、前記第１絶縁膜が形成されていることで、前記第２絶縁膜と前記半導体基板の前記第１主面とが互いに接する部分を持たないようにして形成されており、
前記第３絶縁膜と前記半導体基板の第１主面との間には、前記第１絶縁膜および前記第２絶縁膜が形成されていることで、前記第３絶縁膜と前記半導体基板の前記第１主面とが互いに接する部分を持たないようにして形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、更に、
（ｆ）前記半導体基板の前記第１主面側に形成された、第１導電型とは逆導電型である第２導電型の第１半導体領域と、
（ｇ）前記半導体基板の前記第１主面のうち、前記ゲート電極の側方下部に形成された、第２導電型の第２半導体領域と、
（ｈ）前記第２半導体領域を内包するようにして、前記半導体基板の前記第１主面に形成された、第１導電型の第３半導体領域と、を有し、
前記第２半導体領域の一部は前記第１絶縁膜に覆われ、他の一部は前記第１導体膜に覆われ、
前記第３半導体領域は、平面的な端部において、一部、前記ゲート絶縁膜と平面的に重なる部分を有し、
前記第１半導体領域の第２導電型不純物濃度は、前記第２半導体領域の第２導電型不純物濃度よりも低く、
前記第３半導体領域の第１導電型不純物濃度は、前記半導体基板の第１導電型不純物濃度よりも低いことを特徴とする半導体装置。
【請求項３】
（ａ）厚さ方向に沿って互いに反対側に位置する第１主面と第２主面とを有する第１導電型の半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第１主面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
（ｃ）前記ゲート電極、および、その側方下部に位置する前記半導体基板の前記第１主面を一体的に覆うようにして、第１絶縁膜、第２絶縁膜、および、第３絶縁膜からなる層間絶縁膜を形成する工程と、
（ｄ）前記半導体基板の前記第１主面、および、前記層間絶縁膜を覆うようにして、第１導体膜を形成する工程と、
（ｅ）前記半導体基板の前記第２主面を覆うようにして、第２導体膜を形成する工程と、を有し、
前記（ｃ）工程は、
（ｃ１）前記半導体基板の前記第１主面上において、前記ゲート電極を覆うようにして、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜を順に形成する工程と、
（ｃ２）前記第２絶縁膜を形成した後に熱処理を施すことで、前記第２絶縁膜を平坦化する工程と、
（ｃ３）前記第１絶縁膜、前記第２絶縁膜、および、前記第３絶縁膜が、前記ゲート電極およびその側方下部に位置する前記半導体基板の前記第１主面を一体的に覆う形状となるように加工する工程と、を有し、
前記（ｃ１）工程において、
前記第１絶縁膜は、前記第２絶縁膜および前記第３絶縁膜と、前記半導体基板とが接しないようにして、前記第２絶縁膜と前記半導体基板との間に形成し、
前記第１絶縁膜は、ノンドープの酸化シリコンからなる絶縁膜であり、
前記第２絶縁膜は、リンおよびホウ素を含む酸化シリコンからなる絶縁膜であり、
前記第３絶縁膜は、リンを含み、かつ、ホウ素を含まない酸化シリコンからなる絶縁膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
種々の電気製品は、必要とする出力電力を入力電力から生成する電力回路である、所謂電源回路を有する。そして、出力電力の生成は、電力を変換するためのスイッチング素子を持った電力変換装置によって行われる。このような電力変換装置に対しては低消費電力化が要求され、スイッチング素子としてのパワーデバイスを、より低い消費電力によって駆動することが重要となる。
【０００３】
特に、絶縁膜により隔てられたゲート電極によるゲート駆動が可能であるＩＧＢＴは、低消費電力性のパワーデバイスとして有用である。近年では、電源回路における電力変換装置に適用されるスイッチング素子としての使用が定着している。例えばプラズマディスプレイなどといった、特に消費電力の低減が望まれる装置の電源回路などにおいて適用されている。
【０００４】
半導体基板上に形成したプレーナ型のＩＧＢＴにおいて、ゲート電極下の不純物濃度を変えることで、トランジスタ特性を制御する技術などが、例えば、特開２００７−９６０３３号公報（特許文献１）などに開示されている。
【特許文献１】特開２００７−９６０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的に、ＩＧＢＴは、ベースにＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）（以下、単にＭＩＳトランジスタ）を組み込んだ形のバイポーラトランジスタであり、ゲート電圧駆動型のトランジスタである。例えば、ｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）の出力を、ｐｎｐ型のバイポーラトランジスタの入力にする。実際の構造としては、ｎ型ＭＩＳトランジスタのドレイン側に、ｐｎｐ型のバイポーラトランジスタのコレクタ層を加えた形になっている。即ち、ＩＧＢＴは、バイポーラトランジスタとしての伝導度変調の効果を有することにより、同じ耐圧のパワーＭＩＳトランジスタと比べると、より低いオン電圧、より小さいオン抵抗が実現できる。
【０００６】
しかしながら、本発明者らが上記ＩＧＢＴの電源装置への適用を検討したところ、以下に示す課題を有することが明らかになった。
【０００７】
本発明者らが検討したＩＧＢＴは、層間絶縁膜としてＰＳＧ（Phospho Silicate Glass）を有している。そして、このようなＩＧＢＴの製造工程中における熱処理の温度や履歴に応じて、ＩＧＢＴの動作時にリーク電流が生じることが分かった。ＩＧＢＴにおけるリーク電流の発生は、動作時および待機時の消費電力の増加を意味する。電源装置の低消費電力化を期待して適用されたＩＧＢＴにとって、上記のようなリーク電流の発生は好ましくない。
【０００８】
従って、本発明者らが検討したＩＧＢＴでは、その製造工程において、要求の消費電力量から見積もられるリーク電流値を満たさないものが形成され、結果として製造歩留まりを低下させてしまう一原因となることが明らかになった。
【０００９】
そこで、本発明の目的は、ＩＧＢＴを有する半導体装置において、その製造歩留まりを向上させる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１２】
半導体基板の第１主面上に、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を覆うようにして順に形成された第１絶縁膜、第２絶縁膜、および、第３絶縁膜からなる層間絶縁膜と、第１主面を覆うようにして形成された第１導体膜と、第１主面に対して反対側に位置する第２主面を覆うようにして形成された第２導体膜とを有する。層間絶縁膜は酸化シリコンを主体とする絶縁膜であり、特に、第２絶縁膜はリンおよびホウ素を含み、第３絶縁膜はリンを含む。更に、第１絶縁膜は、第２絶縁膜および第３絶縁膜よりも、半導体基板に対して及ぼす応力が小さい。更に、第２絶縁膜と半導体基板の第１主面とは、第１絶縁膜によって隔てられ、互いに接しないようにして形成されている。
【発明の効果】
【００１３】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１４】
即ち、ＩＧＢＴを有する半導体装置において、その製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態）
まず、本発明者らが検討した半導体装置が有するＩＧＢＴの構成、および、その特性に見出された課題について詳しく説明する。図８は、本発明者らが検討した、シリコン基板１ｘ上に形成されたＩＧＢＴの要部断面図である。
【００１７】
ｐ型（第１導電型）のシリコン基板１ｘの主面ｆ１ｘ側には、ｎ型（第２導電型）の半導体領域であるｎ型エピタキシャル層ｎ１ｘが形成されている。更に、シリコン基板１ｘの主面ｆ１ｘ上には、ゲート絶縁膜ＩＧｘを隔ててゲート電極ＥＧｘが形成されている。
【００１８】
また、シリコン基板１ｘの主面ｆ１ｘのうち、ゲート絶縁膜ＩＧｘおよびゲート電極ＥＧｘの側方下部には、ｎ型の半導体領域であるｎ型ソース領域ｎ２ｘが形成されている。このｎ型ソース領域ｎ２ｘは、ｐ型チャネル領域ｐ１ｘに平面的に内包されている。また、ｐ型チャネル領域ｐ１ｘ内の主面ｆ１ｘには、同じｐ型の半導体領域であり、ｐ型チャネル領域ｐ１ｘよりもｐ型不純物濃度の高い、ｐ型コンタクト領域ｐ２ｘが形成されている。
【００１９】
また、シリコン基板１ｘの主面ｆ１ｘ上に形成されたゲート絶縁膜ＩＧｘおよびゲート電極ＥＧｘは、層間絶縁膜ＩＬｘによって覆われている。本発明者らが検討したＩＧＢＴの層間絶縁膜ＩＬｘはＰＳＧである。更に、シリコン基板１ｘの主面ｆ１ｘを覆うようにして、エミッタ導体膜ＥＥｘが形成されている。エミッタ導体膜ＥＥｘは、保護膜ＩＰｘによって覆われている。また、シリコン基板１ｘの裏面ｆ２ｘは、コレクタ導体膜ＥＣｘで覆われている。層間絶縁膜ＩＬｘの一部は開口され、その開口部において、エミッタ導体膜ＥＥｘと、ｎ型ソース領域ｎ２ｘおよびｐ型コンタクト領域ｐ２ｘとは、電気的に接触している。
【００２０】
以上が、本発明者らが検討したＩＧＢＴの構造である。ゲート電極ＥＧｘ、エミッタ導体膜ＥＥｘ、および、コレクタ導体膜ＥＣｘには、外部から独立して電気的に接続できるようになっており、それぞれ、ゲート電圧Ｖｇ、エミッタ電圧Ｖｅ、および、コレクタ電圧Ｖｃを印加できるようになっている。
【００２１】
続いて、本発明者らが検討したＩＧＢＴの動作原理を説明する。はじめに、ＩＧＢＴのオン動作について説明する。まず、ゲート−エミッタ間に十分な正の電圧を印加する。即ち、エミッタ電圧Ｖｅに対して、ゲート電圧Ｖｇが正電位となるように電圧をバイアスする。ここで、ゲート電極ＥＧｘ、ゲート絶縁膜ＩＧｘ、および、ｐ型チャネル領域ｐ１ｘの３層からなるＭＩＳ構造に着目する。
【００２２】
ｐ型チャネル領域ｐ１ｘはｐ型コンタクト領域ｐ２ｘと同電位である。従って、上記のバイアス条件では、ゲート電圧Ｖｇの上昇（またはエミッタ電圧Ｖｅの低下）に伴って、ｐ型チャネル領域ｐ１ｘにもたらされる電界効果により、ｐ型チャネル領域ｐ１ｘにおけるゲート絶縁膜ＩＧｘの境界付近にｎ型反転層（チャネル）を生じるようになる。そして、低電位にバイアスされたｎ型ソース領域ｎ２ｘから、上記のｎ型反転層を通じて、ｎ型エピタキシャル層ｎ１ｘに電子が供給される。即ち、本発明者らが検討したＩＧＢＴは、上記のＭＩＳ構造、ソース領域としてのｎ型ソース領域ｎ２ｘ、および、ドレイン領域としてのｎ型エピタキシャル層ｎ１ｘからなる、ＭＩＳトランジスタ部を有する。
【００２３】
一方、ｐ型チャネル領域ｐ１ｘ、ｎ型エピタキシャル層ｎ１ｘ、および、ｐ型のシリコン基板１ｘの３層は、ｐｎｐ型のバイポーラトランジスタを構成していることになる。そこで、コレクタ−エミッタ間に正電圧を印加しておく。即ち、エミッタ電圧Ｖｅに対して、コレクタ電圧Ｖｃが正電位となるように電圧をバイアスしておく。このとき、上記のＭＩＳ構造へのバイアスによりｎ型エピタキシャル層ｎ１ｘに電子が供給され、これは、バイポーラトランジスタ部においてベース注入が実現したことを意味する。従って、当該バイポーラトランジスタはオン状態となり、コレクタ電流を生じる。このように、本発明者らが検討したＩＧＢＴは、エミッタ領域としてのｐ型チャネル領域ｐ１ｘ、ベース領域としてのｎ型エピタキシャル層ｎ１ｘ、および、ドレイン領域としてのｐ型のシリコン基板１ｘからなる、バイポーラトランジスタ部を有する。
【００２４】
更に、上記のバイアス条件下では、コレクタ−エミッタ間の正バイアス条件下では、ｐ型シリコン基板１ｘとｎ型エピタキシャル層ｎ１ｘとからなるｐｎ接合に対し、順バイアスを施していることになる。従って、コレクタ−エミッタ間にかかる正バイアスの電位差を変化させることで、ｎ型エピタキシャル層ｎ１ｘに注入されるキャリア（この場合正孔）の量を制御することができる。即ち、ＩＧＢＴのオン状態における電流導通時の抵抗を、大きく変化させることができる。これが、ＩＧＢＴの伝導度変調機能である。ＩＧＢＴは、この伝導度変調機能により、電流導通時の抵抗値を下げることで、通常のパワーＭＩＳトランジスタに比べてオン電圧の低いパワートランジスタを実現することができる。
【００２５】
また、ゲート電圧Ｖｇをゼロバイアス（または負バイアス）とする、または、ゲート−コレクタ間をショートすることで、ｐ型チャネル領域ｐ１ｘにｎ型反転層が形成されない状態にする。これにより、ｎ型エピタキシャル層ｎ１ｘへの電子の供給が止まり、バイポーラトランジスタにおいて、ベース電流が供給されない状態となる。即ち、バイポーラトランジスタはコレクタ−エミッタ間のバイアスによらず非導通状態となり、ＩＧＢＴはオフ状態となる。
【００２６】
しかしながら、本発明者らの検討によれば、上記のようなＩＧＢＴにおいて、オフ状態におけるリーク電流が確認された。即ち、ｐ型チャネル領域ｐ１ｘに導通チャネルとなる程のｎ型反転層を形成しないようなゲート電圧Ｖｇのバイアス条件とした場合でも、コレクタ−エミッタ間に流れる電流が確認された。このような、オフ状態におけるリーク電流の発生は、待機電力の増加を引き起こす。
【００２７】
本発明者らの更なる検討によれば、このリーク電流値は、ＰＳＧからなる層間絶縁膜ＩＬｘを形成した後の熱処理の温度履歴に依存することが明らかとなった。そして、これらの検証結果から、本発明者らは、層間絶縁膜ＩＬｘとシリコン基板１ｘとの間に生じる応力が、リーク電流の一原因であることを見出した。即ち、ＰＳＧがシリコン基板１ｘに対して及ぼす応力により、シリコン基板１ｘ中に欠陥を発生させ、その欠陥準位を介してキャリアの輸送を許可してしまうことが、リーク電流をもたらす原因となるというものである。
【００２８】
図８のように、ＰＳＧからなる層間絶縁膜ＩＬｘは、ｎ型ソース領域ｎ２ｘにおける主面ｆ１ｘにおいて、シリコン基板１ｘと接している。ここで、上述の通り層間絶縁膜ＩＬｘはエミッタ導体膜ＥＥｘとゲート電極ＥＧｘとの絶縁を目的として配置しており、本来、少なくともゲート電極ＥＧｘを覆っていれば良い。しかし、層間絶縁膜ＩＬｘを堆積後、これを加工する際の精度上、ゲート電極ＥＧｘのみを覆うようにして層間絶縁膜ＩＬｘを形成することは困難である。従って、ゲート電極ＥＧｘの側方下部の領域においては、シリコン基板１ｘの主面の一部を覆うようにして、層間絶縁膜ＩＬｘが形成される。そして、この領域は、ＩＧＢＴのオン／オフ状態を切り換えるＭＩＳ構造に極めて近く、応力によりシリコン基板１ｘに結晶欠陥が生じれば、特性に影響を及ぼし得る。
【００２９】
また、ＰＳＧ製法上、形成後に熱処理を施すことが必要である。従って、ＰＳＧとシリコン基板１ｘとの間の熱膨張率の相違により、熱処理によって両者間の応力は更に増加し、より多くの結晶欠陥をもたらすことが懸念される。一方、ＰＳＧ膜は、金属イオンなどのゲッタリング効果を期待して形成されたものであり、素子特性の安定性の観点から、層間絶縁膜ＩＬｘを単に他の絶縁膜に置き換えることはできない。また、素子の構造上、層間絶縁膜ＩＬｘがシリコン基板１ｘに接触しない構造、または、特性に影響を及ぼし難い領域でのみ接触する構造とすることも現実的ではない。
【００３０】
このように、ＩＧＢＴに生じるリーク電流を抑制するための手法は、ＩＧＢＴの特性の安定性、または、ＩＧＢＴの構造などを左右する他のパラメータとトレードオフの関係にあることが、本発明者らの検討で明らかになった。結果として、ＩＧＢＴを有する半導体装置の製造歩留まりが低下するという課題を有することが分かった。
【００３１】
本実施の形態のＩＧＢＴでは、上記の課題を回避し得る、新たな構成のＩＧＢＴとその製造方法を示す。図１には、本実施の形態のＩＧＢＴの要部断面図を示している。以下では、本実施の形態のＩＧＢＴの構成を、当該図１を用いて説明する。なお、本実施の形態のＩＧＢＴは、本発明者らが検討した上記図８のＩＧＢＴとほぼ同様の構成を有する。従って、その構成要素についてはより詳しく説明するが、その用途などは特筆しない限り、上記図８のＩＧＢＴと同様であるとする。
【００３２】
本実施の形態の半導体装置が有するＩＧＢＴは、以下の構成要素を有する。ＩＧＢＴは、ｐ型導電型であるシリコン基板（半導体基板）１に形成されている。ｐ型導電型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族の元素を、Ｖ族の元素よりも多く含有した状態であり、多数キャリアが正孔であるような半導体材料の導電型を表す。以下、ｐ型の導電型に関しては、半導体領域を含め同様であるとする。シリコン基板１は、厚さ方向に沿って互いに反対側に位置する主面（第１主面）ｆ１および裏面（第２主面）ｆ２を有する、薄板状の単結晶シリコンである。
【００３３】
ｐ型のシリコン基板１において、主面ｆ１から所望の深さに渡って、ｎ型導電型のｎ型エピタキシャル層（第１半導体領域）ｎ１が形成されている。ｎ型導電型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、リンやヒ素（Ａｓ）などのＶ族の元素を、ＩＩＩ族の元素よりも多く含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。以下、ｎ型の導電型に関しては同様であるとする。このｎ型エピタキシャル層ｎ１は、エピタキシャル成長法として、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法や分子線エピタキシー法（Molecular Beam Epitaxy：ＭＢＥ）法などによって、ｐ型のシリコン基板１上に形成されたものとする。なお、本実施の形態では、シリコン基板１の主面ｆ１ｘと言う場合、ｎ型エピタキシャル層ｎ１におけるシリコン基板１と接していない方の表面を表すことにする。
【００３４】
シリコン基板１の主面ｆ１上には、ゲート絶縁膜ＩＧを隔ててゲート電極ＥＧが形成されている。ゲート絶縁膜ＩＧは酸化シリコンを主体とする絶縁膜であり、ゲート電極ＥＧは多結晶シリコン（ポリシリコンともいう）を主体とする導体膜である。
【００３５】
また、シリコン基板１の主面ｆ１のうち、ゲート絶縁膜ＩＧおよびゲート電極ＥＧの側方下部には、ｎ型の半導体領域であるｎ型ソース領域（第２半導体領域）ｎ２が形成されている。また、シリコン基板１の主面ｆ１に、上記ｎ型ソース領域ｎ２を内包するようにして、ｐ型の半導体領域であるｐ型チャネル領域（第３半導体領域）ｐ１が形成されている。即ち、ｐ型チャネル領域ｐ１の平面的な面積は、ｎ型ソース領域ｎ２の平面的な面積よりも広く、ｐ型チャネル領域ｐ１はｎ型ソース領域ｎ２を平面的に内包している。更に、ｐ型チャネル領域ｐ１の主面ｆ１からの深さは、ｎ型ソース領域ｎ２の主面ｆ１からの深さよりも深い。これにより、ｎ型ソース領域ｎ２とｎ型エピタキシャル層ｎ１との間には必ずｐ型チャネル領域ｐ１が配置され、ｎ型ソース領域ｎ２とｎ型エピタキシャル層ｎ１とはいずれの箇所においても接していない。
【００３６】
また、ｐ型チャネル領域ｐ１内のシリコン基板１の主面ｆ１には、ｎ型ソース領域ｎ２と重ならないようにして、ｐ型コンタクト領域ｐ２が形成されている。ｐ型コンタクト領域ｐ２のｐ型不純物濃度は、ｐ型チャネル領域ｐ１のｐ型不純物濃度よりも高い。本実施の形態のＩＧＢＴにおいて、ＭＩＳトランジスタ部のチャネルであり、バイポーラトランジスタ部のエミッタでもあるｐ型チャネル領域ｐ１には、正常に給電する必要がある。そこで、外部からの給電機構（例えば導体膜）に対し抵抗値の低い領域をもって接続させるために、高不純物濃度のｐ型半導体領域としてｐ型コンタクト領域ｐ２が形成されている。外部から電気的に接続するための構成に関しては、後に詳細を説明する。
【００３７】
ここで、ｎ型エピタキシャル層ｎ１のｎ型不純物濃度は、ｎ型ソース領域ｎ２のｎ型不純物濃度よりも低い。また、ｐ型チャネル領域ｐ１のｐ型不純物濃度は、シリコン基板１のｐ型不純物濃度よりも低い。本実施の形態のＩＧＢＴは、ｐ型チャネル領域ｐ１をエミッタ領域とし、ｎ型エピタキシャル層ｎ１をベース領域とし、ｐ型のシリコン基板１をコレクタ領域とした、ｐｎｐ型のバイポーラトランジスタ部を有する。
【００３８】
また、平面的に見て、ｐ型チャネル領域ｐ１はゲート電極ＩＧおよびゲート電極ＥＧの一部に重なるようにして配置されている。即ち、本実施の形態のＩＧＢＴは、ゲート電極ＥＧ、ゲート絶縁膜ＩＧ、および、ｐ型チャネル領域ｐ１との３層からなるＭＩＳ構造を必ず有する。本実施の形態では、ｐ型チャネル領域ｐ１において、ゲート絶縁膜ＩＧおよびゲート電極ＥＧの一部と平面的な重なりを有する位置は、ｐ型チャネル領域ｐ１の平面的な端部である。そして、ｐ型チャネル領域ｐ１の平面的な端部の外側にはｎ型エピタキシャル層ｎ１が配置され、ゲート電極ＥＧの側方下部にはｎ型ソース領域ｎ２が配置されている。即ち、本実施の形態のＩＧＢＴは、上記の３層をＭＩＳ構造とし、ｎ型エピタキシャル層ｎ１をドレイン領域とし、ｎ型ソース領域ｎ２をソース領域とした、ｎチャネル型のＭＩＳ型電界効果トランジスタ部（以下、ＭＩＳトランジスタ部）を有する。
【００３９】
更に、シリコン基板１の主面ｆ１上に形成されたゲート絶縁膜ＩＧおよびゲート電極ＥＧは、層間絶縁膜ＩＬによって覆われている。ここで、本実施の形態のＩＧＢＴが有する層間絶縁膜ＩＬは、本発明者らが検討した上記図８のＩＧＢＴが有する層間絶縁膜ＩＬｘに対し、以下の点で異なる構成を有している。即ち、本実施の形態のＩＧＢＴでは、層間絶縁膜ＩＬは、第１絶縁膜ＩＬ１、第２絶縁膜ＩＬ２、および、第３絶縁膜ＩＬ３からなる。特に、第１絶縁膜ＩＬ１がゲート絶縁膜ＩＧおよびゲート電極ＥＧを覆うようにして形成され、その上層を、第２絶縁膜ＩＬ２、および、第３絶縁膜ＩＬ３が覆うようにして、形成されている。第１絶縁膜ＩＬ１、第２絶縁膜ＩＬ２、および、第３絶縁膜ＩＬ３からなる層間絶縁膜ＩＬは、酸化シリコンを主体とする絶縁膜である。
【００４０】
ここでは、第２絶縁膜ＩＬ２および第３絶縁膜ＩＬ３の説明から始める。本実施の形態のＩＧＢＴが有する第２絶縁膜ＩＬ２および第３絶縁膜ＩＬ３は、酸化シリコンを主体とし、リンを含む絶縁膜、所謂ＰＳＧである。一般的に、ＰＳＧ中のリンは、例えばナトリウム（Ｎａ）などの可動イオンを固定化（ゲッタリング）する効果を有する。ＩＧＢＴでは、導電性不純物がＩＧＢＴ主要部に侵入して、動作を不安定にするのを防ぐために、このようなゲッタリング効果を有する絶縁膜を用いる。
【００４１】
更に、本実施の形態のＩＧＢＴの第２絶縁膜ＩＬ２は、リンに加えてホウ素を含むようなＰＳＧ、所謂ＢＰＳＧ（Boro-PSG）である。ＢＰＳＧは、リンを含むことから、ＰＳＧと同様のゲッタリング効果を有し、ホウ素を含むことから、低いガラス転移温度を有する材料である。これにより、ＢＰＳＧである第２絶縁膜ＩＬ２においては、堆積後に比較的低い温度で熱処理を施すことで平坦化することができる（リフロー）。リフローに関する詳しい工程については、後に説明する。本実施の形態のＩＧＢＴでは、第２絶縁膜ＩＬ２自体と、その上の第３絶縁膜ＩＬ３とをより平坦に形成するために、上記のような性質を持つＢＰＳＧである第２絶縁膜ＩＬ２を配置している。
【００４２】
本実施の形態では、層間絶縁膜ＩＬの構成として、第１絶縁膜ＩＬ１の上に、上記の第２絶縁膜ＩＬ２および第３絶縁膜ＩＬ３を順に配置した、３層構造を示した。一方、層間絶縁膜ＩＬの構成を、第３絶縁膜ＩＬ３を形成せず、第１絶縁膜ＩＬ１の上に、第２絶縁膜ＩＬ２としてホウ素を含まないＰＳＧ膜を配置した２層構造としても良い。これにより、ゲッタリング効果を有する層間絶縁膜ＩＬとすることができる。また、層間絶縁膜ＩＬの構成を、第３絶縁膜ＩＬ３を形成せず、第１絶縁膜ＩＬ１上に、第２絶縁膜ＩＬ２としてホウ素を含むＰＳＧであるＢＰＳＧを配置した２層構造としても良い。これにより、ゲッタリング効果に加えて平坦性の高い層間絶縁膜ＩＬとすることができる。
【００４３】
ここで、ＢＰＳＧ膜中のリンおよびホウ素の濃度を高くすることで、リフロー特性が向上することから、より低温で平坦性の高い膜を形成することができる。更に、ゲッタリング効果も強固になる。しかしながら、ＢＰＳＧ膜中のリンおよびホウ素の濃度が高くなればなる程、膜の吸湿性が高くなり、不安定な膜となることが分かっている。
【００４４】
そこで、層間絶縁膜ＩＬの平坦性、および、ゲッタリング効果を維持しつつ、吸湿性を抑制するためには、本実施の形態の構成がより好ましい。即ち、層間絶縁膜ＩＬの構成として、第１絶縁膜ＩＬ１上に、ＢＰＳＧである第２絶縁膜ＩＬ２と、ゲッタリング効果の高いＰＳＧである第３絶縁膜とを順に配置した３層構造とすることが、より好ましい。
【００４５】
以上のように、本実施の形態の層間絶縁膜ＩＬにおいて、第２絶縁膜ＩＬ２は、リンおよびホウ素を含む酸化シリコンからなる絶縁膜である。このような第２絶縁膜ＩＬ２は良好なリフロー特性を有することから、比較的低い温度で平坦性良く形成することができる。また、第３絶縁膜ＩＬ３は、リンを含み、かつ、ホウ素を含まない酸化シリコンからなる絶縁膜である。このような第３絶縁膜ＩＬ３は、良好なゲッタリング効果を有する。更に、第３絶縁膜ＩＬ３は、平坦性の高い第２絶縁膜ＩＬ２上に形成されることから、第３絶縁膜ＩＬ３も比較的平坦に形成することができる。このような３層構造とすることで、第２絶縁膜ＩＬ２に対しては高い平坦性を要求し、第３絶縁膜ＩＬ３に対しては強固なゲッタリング効果を要求するというように、異なる性質の要求をそれぞれに分配することができる。即ち、過度に、リンまたはホウ素の含有濃度を上昇させなくても良い。従って、本実施の形態の層間絶縁膜ＩＬは、吸湿による不安定性を抑制しつつ、高い平坦性と、強固なゲッタリング効果を有する層間絶縁膜ＩＬとすることができる。結果として、ＩＧＢＴを有する半導体装置の製造歩留まりを向上させることができる。
【００４６】
また、上記の第２絶縁膜ＩＬ２および第３絶縁膜ＩＬ３は、リンを含む酸化シリコン膜（ＰＳＧ）という観点では、本発明者らが検討した上記図８のＩＧＢＴにおける１層の層間絶縁膜ＩＬｘと同様である。これに対し、本実施の形態のＩＧＢＴの層間絶縁膜ＩＬは、本発明者らが検討したＩＧＢＴの層間絶縁膜ＩＬｘ（即ち、本実施の形態の第２絶縁膜ＩＬ２および第３絶縁膜ＩＬ３）の下に、第１絶縁膜ＩＬ１を配置した構造となっている。以下では、第１絶縁膜ＩＬ１に関して説明する。
【００４７】
本実施の形態のＩＧＢＴでは、第１絶縁膜ＩＬ１は以下のような絶縁膜であることが望ましい。即ち、第１絶縁膜ＩＬ１がシリコン基板１に及ぼす応力は、ＢＰＳＧからなる第２絶縁膜ＩＬ２がシリコン基板１に及ぼす応力よりも、同じ温度条件下で比較して小さい。更に、第１絶縁膜ＩＬ１がシリコン基板１に及ぼす応力は、ＰＳＧからなる第３絶縁膜ＩＬ３がシリコン基板１に及ぼす応力よりも、同じ温度条件下で比較して小さい。
【００４８】
本実施の形態では、上記の条件に適した第１絶縁膜ＩＬ１として、酸化シリコンを主体とする絶縁膜を適用している。即ち、第２絶縁膜ＩＬ２や第３絶縁膜ＩＬ３がリンやホウ素などを含む酸化シリコン膜であるのに対し、第１絶縁膜ＩＬ１はノンドープの酸化シリコン膜である。特に、第１絶縁膜ＩＬ１は、リンやホウ素を含まない酸化シリコンからなる絶縁膜である。ここで、第１絶縁膜ＩＬ１は、第２絶縁膜ＩＬ２とシリコン基板１との間に形成されている。従って、第２絶縁膜ＩＬ２とシリコン基板１の主面ｆ１とは、第１絶縁膜ＩＬ１によって隔てられ、互いに接する部分を持たないようにして形成されていることになる。
【００４９】
上記のようにして第２絶縁膜ＩＬ２の下に第１絶縁膜ＩＬ１を配置することで、本実施の形態のＩＧＢＴは、ＰＳＧからなる第２絶縁膜ＩＬ２とシリコン基板１とが接触する箇所を持たない。更に、第３絶縁膜ＩＬ３は第２絶縁膜ＩＬ２を覆うようにして形成されているから、必然的に、シリコン基板１と接する箇所を持たない。その代わりに、ＰＳＧおよびＢＰＳＧよりも応力の小さい酸化シリコン膜からなる第１絶縁膜ＩＬ１が、シリコン基板１と接触する箇所を有する。従って、本実施の形態のＩＧＢＴでは、シリコン基板１への応力による結晶欠陥を発生し難い構造とすることができる。結果として、リーク電流が低減されたＩＧＢＴを実現することができ、ＩＧＢＴを有する半導体装置の製造歩留まりを向上させることができる。
【００５０】
本実施の形態のＩＧＢＴでは、ゲッタリング効果を有するＢＰＳＧ（第２絶縁膜ＩＬ２）やＰＳＧ（第３絶縁膜ＩＬ３）を排除することなく、上記のようにリーク電流の発生を抑制することができる。結果として、ＩＧＢＴを有する半導体装置の安定動作性を維持しつつ、製造歩留まりを向上させることができる。
【００５１】
本実施の形態のＩＧＢＴでは、更に、シリコン基板１の主面ｆ１を覆うようにして、エミッタ導体膜（第１導体膜）ＥＥが形成されている。エミッタ導体膜ＥＥは、例えばアルミニウム（Ａｌ）などである。また、エミッタ導体膜ＥＥは、保護膜ＩＰによって覆われている。保護膜ＩＰはポリイミド膜であり、素子全体を化学的にも、機械的にも保護する役割を担う。また、シリコン基板１の裏面ｆ２は、コレクタ導体膜（第２導体膜）ＥＣに覆われている。コレクタ導体膜ＥＣは、例えば、裏面ｆ２に接する方から順にニッケル（Ｎｉ）、チタン（Ｔｉ）、ニッケル、金（Ａｕ）の積層構造などである。
【００５２】
エミッタ導体膜ＥＥは、シリコン基板１の主面ｆ１のｎ型ソース領域ｎ２、および、ｐ型コンタクト領域ｐ２に対し、外部から電気的な導通を取るために形成するものである。従って、エミッタ導体膜ＥＥは、ｎ型ソース領域ｎ２およびｐ型コンタクト領域ｐ２に、電気的に接続していなければならない。そこで、層間絶縁膜ＩＬのうち、上記のｎ型ソース領域ｎ２およびｐ型コンタクト領域ｐ２を覆う部分の一部は開口されている。即ち、層間絶縁膜ＩＬは、ゲート電極ＥＧｘとエミッタ導体膜ＥＥとを絶縁分離するために、少なくともゲート電極ＥＧを覆うように形成され、上記の開口部を通じてエミッタ導体膜ＥＥと両領域ｎ２，ｐ２とが電気的に接続している。
【００５３】
保護膜ＩＰにおいては、所望の領域に孔が設けられ（図示しない）、エミッタ導体膜ＥＥに対して外部から電気的に接続できるようになっている。これにより、上記図８を用いて説明したように、エミッタ導体膜ＥＥにエミッタ電圧Ｖｅを印加することができる。また、上記とは別の領域において、保護膜ＩＰ、エミッタ導体膜ＥＥ、および、層間絶縁膜ＩＬに孔が設けられ（図示しない）、ゲート電極ＥＧに対して外部から電気的に接続できるようになっている。これにより、上記図８のように、ゲート電極ＥＧにゲート電圧Ｖｇを印加することができる。また、シリコン基板１の裏面ｆ２に形成されたコレクタ導体膜ＥＣには、上記図８のように、コレクタ電圧Ｖｃを印加することができる。
【００５４】
以上が、本実施の形態のＩＧＢＴの構成である。動作時における各領域への電圧印加の方法などは、本発明者らが検討したＩＧＢＴにおいて上位図８を用いて説明した方法と同様であるので、ここでの説明は省略する。
【００５５】
以下では、本実施の形態のＩＧＢＴの製造工程を詳細に説明する。以下に記載する各要素において、上記図１を用いて説明した要素と同じものは同様の構成および特性を有するものとし、ここでの重複した説明は省略する。
【００５６】
本実施の形態のＩＧＢＴの製造工程では、はじめに、図２に示すように、ｐ型のシリコン基板１にｎ型エピタキシャル層ｎ１を形成する。ｎ型エピタキシャル層ｎ１は、下地となるシリコン基板１の単結晶と同じ配向を持って、所謂エピタキシャル成長させたシリコンであり、例えばＣＶＤ法やＭＢＥ法などにより形成した、ｎ型の単結晶シリコン層である。ここでは、ｎ型エピタキシャル層ｎ１におけるシリコン基板１と接していない方の表面を、シリコン基板１の主面ｆ１と記す。即ち、ｎ型エピタキシャル層ｎ１は、シリコン基板１の主面ｆ１側に形成したことになる。
【００５７】
続いて、図３に示すように、シリコン基板１の主面ｆ１上に、ゲート絶縁膜ＩＧを介してゲート電極ＥＧを形成する。ここでは、シリコン基板１の主面ｆ１上に、熱酸化法などにより酸化シリコン膜を形成する。その後、酸化シリコン膜を覆うようにして、ＣＶＤ法などにより多結晶シリコン膜を形成する。その後、フォトレジスト膜の塗布、所望のパターンを有するフォトマスクを用いた露光、現像といった一連のフォトリソグラフィ法を施す。そして、上記のフォトレジスト膜をエッチングマスクとして、多結晶シリコン膜と酸化シリコン膜とに対して順に異方性エッチングを施す。このようにして、酸化シリコン膜からなるゲート絶縁膜ＩＧと、それを覆うような多結晶シリコン膜からなるゲート電極ＥＧを形成する。
【００５８】
続いて、図４に示すように、シリコン基板１の主面ｆ１のうち、ゲート電極ＥＧおよびゲート絶縁膜ＩＧに覆われていない領域に、ｐ型チャネル領域ｐ１を形成する。具体的な形成方法では、まず、ゲート電極ＥＧをイオン注入マスクとし、シリコン基板１の主面ｆ１側から、例えばホウ素イオンなどのＩＩＩ族元素イオンを加速注入する。その後、熱処理を所望の温度、所望の時間だけ施すことで、注入イオンを拡散させると共に、活性化する。これにより、ｐ型の半導体領域であるｐ型チャネル領域ｐ１が形成される。なお、シリコン基板１の主面ｆ１上のうち、上記の領域以外において、イオン注入を施さない領域には、予め、フォトリソグラフィ法でパターニングされたフォトレジスト膜を形成しておく（図示しない）。
【００５９】
本実施の形態の製造方法では、ｐ型チャネル領域ｐ１は、上記図１を用いて説明したように、その平面的な端部がゲート絶縁膜ＩＧおよびゲート電極ＥＧに対して、平面的に重なる領域を有するようにして形成される。この重なり部分のｐ型チャネル領域ｐ１が、後にＩＧＢＴのＭＩＳ構造において反転層が形成されるチャネル部分となる。具体的には、イオン注入後、上記の重なり部分が所望の領域に及ぶように、熱処理における温度および時間の条件を設定することになる。
【００６０】
続いて、シリコン基板１の主面ｆ１のうち、ゲート電極ＥＧの側方下部に位置する領域に、ｎ型ソース領域ｎ２を形成する。ｎ型ソース領域ｎ２は、例えばＡｓイオンなどのＶ族元素イオンを上記と同様のイオン注入法により注入し、熱処理を施すことで形成する。また、ゲート電極ＥＧの側方下部の領域とは、先の工程によりｐ型チャネル領域ｐ１が形成された領域である。従って、ｎ型ソース領域ｎ２は、このｐ型チャネル領域ｐ１に対してイオン注入を施すことで形成する。このとき、ｎ型ソース領域ｎ２の主面ｆ２からの深さが、ｐ型チャネル領域ｐ１の深さを越えないようにして、イオン注入および熱処理を施す。
【００６１】
また、ｎ型ソース領域ｎ２は、少なくともゲート電極ＧＥの側方下部の領域に形成するが、ｐ型チャネル領域ｐ１内の全てには形成しない。即ち、ｐ型チャネル領域ｐ１は、シリコン基板１の主面ｆ１において、ｎ型ソース領域ｎ２が露出している領域と、ｐ型チャネル領域ｐ１自体が露出している領域とを有するように形成する必要がある。なぜなら、後に、このｐ型チャネル領域ｐ１が露出した領域において、ｐ型チャネル領域ｐ１に電気的な接続を取るための構成を形成するからである。そのため、イオン注入を施さない領域には、パターニングしたフォトレジスト膜などを形成しておく（図示しない）。
【００６２】
続いて、図５に示すように、シリコン基板１の主面ｆ１上において、ゲート電極ＥＧを覆うようにして、第１絶縁膜ＩＬ１、第２絶縁膜ＩＬ２、および、第３絶縁膜ＩＬ３を順に形成する。以下では、第１〜第３絶縁膜ＩＬ１〜ＩＬ３の形成方法を詳しく説明する。
【００６３】
はじめに、第１絶縁膜ＩＬ１を形成する。第１絶縁膜ＩＬ１は、酸化シリコンを主体とする絶縁膜である。これは、ＴＥＯＳ（tetra ethyl ortho silicate）を原材料としたＣＶＤ法や、熱酸化法などにより形成する。成長レートが比較して高いこと、また、成長温度が比較して低いことなどから、ＣＶＤを用いた形成方法の方が、より好ましい。このようにして形成した酸化シリコン膜である第１絶縁膜ＩＬ１は、意図的に導入された不純物（ドーパント）を含まない、ノンドープの酸化シリコン膜である。
【００６４】
次に、第２絶縁膜ＩＬ２を形成する。第２絶縁膜ＩＬ２は、酸化シリコンを主体とし、リンとホウ素とを含む絶縁膜、所謂ＢＰＳＧである。ＢＰＳＧは、ＴＥＯＳ、ＴＭＯＰ（tri methyl ortho phosphate）、ＴＭＢ（tri methyl borate）、および、オゾン（Ｏ３）を原材料としたＣＶＤ法などにより形成する。その後、９５０℃程度の熱処理を施すことで、ＢＰＳＧからなる第２絶縁膜ＩＬ２をリフローし、一様に平坦化する。
【００６５】
次に、第３絶縁膜ＩＬ３を形成する。第３絶縁膜ＩＬ３は、酸化シリコンを主体とし、リンを含む絶縁膜、所謂ＰＳＧである。ＰＳＧは、ＴＥＯＳ、ＴＭＯＰ、オゾンを原材料としたＣＶＤ法などにより形成する。その後、８５０℃程度の熱処理を施すことで、ＰＳＧからなる第３絶縁膜ＩＬ３に加え、下地となっている第２絶縁膜ＩＬ２を再度リフローし、一様に平坦化する。
【００６６】
ここで、本実施の形態の製造方法では、ＢＰＳＧからなる第２絶縁膜ＩＬ２、および、ＰＳＧからなる第３絶縁膜ＩＬ３は、ノンドープの酸化シリコンからなる第１絶縁膜ＩＬ１を隔てて、シリコン基板１の主面ｆ１上に形成する。これにより、ＢＰＳＧ（第２絶縁膜ＩＬ２）やＰＳＧ（第３絶縁膜ＩＬ３）の形成時および熱処理時において、当該絶縁膜がシリコン基板１に対して及ぼす応力は、ノンドープの酸化シリコン膜（第１絶縁膜ＩＬ１）によって緩和される。即ち、応力に起因する欠陥をシリコン基板１中に発生させ難い構造とすることができる。従って、シリコン基板１上に形成する素子に発生するリーク電流を低減させることができる。結果として、ＩＧＢＴを有する半導体装置の製造歩留まりを向上させることができる。
【００６７】
更に、本実施の形態の製造方法では、上記のように、シリコン基板１中における欠陥の発生を懸念することなく、第２絶縁膜ＩＬ２や第３絶縁膜ＩＬ３に熱処理を施すことができる。これにより、素子特性の劣化をもたらすことなく、ＢＰＳＧからなる第２絶縁膜ＩＬ２や、ＰＳＧからなる第３絶縁膜ＩＬ３を平坦化することができる。積層構造を有する半導体素子において各構成層をより平坦に形成できることは、例えば、素子間の特性のばらつきを低減することなどに対して有意である。結果として、ＩＧＢＴを有する半導体装置の製造歩留まりをより向上させることができる。
【００６８】
続いて、図６に示すように、第１絶縁膜ＩＬ１、第２絶縁膜ＩＬ２、および、第３絶縁膜ＩＬ３（以下、これらをまとめて層間絶縁膜ＩＬと記す）が、ゲート電極ＥＧおよびその側方下部に位置するシリコン基板１の主面ｆ１を覆う形状となるように加工する。ここでは、先の工程で形成した層間絶縁膜ＩＬに対し、フォトリソグラフィ法や異方性エッチング法などを施すことで、ゲート電極ＥＧを覆う部分を残し、他の部分を除去するように加工する。これにより、ゲート電極ＥＧを、他の配線などと絶縁することができる。
【００６９】
また、ｎ型ソース領域ｎ２およびｐ型チャネル領域ｐ１に対しては、電気的な接続をとる必要がある。従って、層間絶縁膜ＩＬをパターニングする際には、シリコン基板１の主面ｆ１のうち、ｎ型ソース領域ｎ２およびｐ型チャネル領域ｐ１の一部が露出するようにして、層間絶縁膜ＩＬを加工する。より具体的には、平面的に見て、ゲート電極ＥＧを覆う層間絶縁膜ＩＬ端部が、ｎ型ソース領域ｎ２の端部に達しないように、即ち、ｎ型ソース領域ｎ２の途中に位置するように、層間絶縁膜ＩＬを加工する。
【００７０】
このとき、上記フォトリソグラフィ法などの加工精度上、ゲート電極ＥＧの平面的な寸法よりも広く層間絶縁膜ＩＬを残すように、層間絶縁膜ＩＬを加工する。即ち、ゲート電極ＥＧの側方下部に位置するシリコン基板１の主面ｆ１上にも、層間絶縁膜ＩＬが形成されることになる。この領域には、ＩＧＢＴのＭＩＳトランジスタ部を構成するｎ型ソース領域ｎ２が配置されている。上記図８を用いて説明したように、ＩＧＢＴにおけるＭＩＳトランジスタ部分は、バイポーラトランジスタ部分へのベース電流のオン／オフを切り換える重要な役割を担う。
【００７１】
本発明者らが検討した上記図８のＩＧＢＴでは、単結晶シリコンに応力をもたらすＰＳＧからなる層間絶縁膜ＩＬｘが、ｎ型ソース領域ｎ２ｘに接触していた。そして、このような構造が、リーク電流をもたらす欠陥を発生させる原因となっていた。
【００７２】
これに対し、本実施の形態のＩＧＢＴの製造方法によれば、応力をもたらすＢＰＳＧ（第２絶縁膜ＩＬ２）やＰＳＧ（第３絶縁膜ＩＬ３）は、ノンドープの酸化シリコン膜（第１絶縁膜ＩＬ１）に隔てられ、シリコン基板１の主面ｆ１には直接接しない構造を形成することができる。従って、リーク電流を低減し得るＩＧＢＴを形成することができる。結果として、ＩＧＢＴを有する半導体装置の製造歩留まりを、より向上させることができる。
【００７３】
続いて、図７に示すように、シリコン基板１の主面ｆ１にｐ型コンタクト領域ｐ２を形成する。形成する位置として、特に、ｐ型チャネル領域ｐ１内であって、層間絶縁膜ＩＬで覆われておらず、かつ、ｎ型ソース領域ｎ２が形成されていない領域にｐ型コンタクト領域ｐ２を形成する。ここでは、イオン注入法および熱処理などにより、ｐ型チャネル領域よりも高いｐ型不純物濃度となるようにｐ型半導体領域を形成し、これをｐ型コンタクト領域ｐ２とする。イオン注入を施さない領域には、フォトリソグラフィ法などによりパターニングしたフォトレジスト膜などを、イオン注入マスクとして形成しておく（図示しない）。
【００７４】
その後、ゲート電極ＥＧや層間絶縁膜ＩＬなどを形成したシリコン基板１の主面ｆ１を覆うようにして、エミッタ導体膜ＥＥを形成する。ここでは、スパッタリング法などにより、エミッタ導体膜ＥＥとしてアルミニウムなどを形成する。その後、エミッタ導体膜ＥＥを覆うようにしてポリイミドなどからなる保護膜ＩＰを塗布する。
【００７５】
続いて、以下に示す工程を施すことで、上記図１に示す本実施の形態のＩＧＢＴの構造が完成することになる。上記図７の工程の後、シリコン基板１の裏面ｆ２側をバックグラインダなどと称される工程によって研削することで、ＩＧＢＴのコレクタとなるシリコン基板１を所望の厚さにする。その後、研削した裏面ｆ２を平坦化するために、化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法などにより、裏面ｆ２に研磨を施す。続いて、シリコン基板１の裏面ｆ２にコレクタ導体膜ＥＣを形成する。コレクタ導体膜ＥＣは、裏面ｆ２に接する方から順に、ニッケル、チタン、ニッケル、金の積層構造であり、例えば、真空蒸着法などにより形成する。
【００７６】
以上の工程により、本実施の形態のＩＧＢＴを形成することができる。
【００７７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、様々な産業機器や電化製品において、例えば、電力制御や電源制御を行うために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】本発明者らが検討した半導体装置の要部断面図である。
【符号の説明】
【００８０】
１  シリコン基板（半導体基板）
ＥＣ  コレクタ導体膜（第２導体膜）
ＥＥ  エミッタ導体膜（第１導体膜）
ＥＧ  ゲート電極
ｆ１  主面（第１主面）
ｆ２  裏面（第２主面）
ＩＧ  ゲート絶縁膜
ＩＬ  層間絶縁膜
ＩＬ１  第１絶縁膜
ＩＬ２  第２絶縁膜
ＩＬ３  第３絶縁膜
ＩＰ  保護膜
ｎ１  ｎ型エピタキシャル層（第１半導体領域）
ｎ２  ｎ型ソース領域（第２半導体領域）
ｐ１  ｐ型チャネル領域（第３半導体領域）
ｐ２  ｐ型コンタクト領域
Ｖｃ  コレクタ電圧
Ｖｅ  エミッタ電圧
Ｖｇ  ゲート電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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