(57)【特許請求の範囲】
【請求項１】
絶縁膜（３）上に半導体基板（１）が配置され、前記半導体基板（１）のうち前記絶縁膜（３）側とは反対側に交互にストライプ状に配置されたソース電極（１３）およびドレイン電極（１４）を含むＬＤＭＯＳトランジスタ（５）が形成された素子領域（１５）が複数設けられており、
前記複数の素子領域（１５）それぞれは、前記半導体基板（１）に設けられると共に前記絶縁膜（３）に達する分断用トレンチ（１６）に囲まれており、
前記分断用トレンチ（１６）でそれぞれ囲まれた前記複数の素子領域（１５）のいずれかに、前記絶縁膜（３）と前記ソース電極（１３）との間および前記絶縁膜（３）と前記ドレイン電極（１４）との間の少なくとも一方に、前記ドレイン電極（１４）もしくは前記ソース電極（１３）に沿って前記半導体基板（１）を貫通して前記絶縁膜（３）に達する分離用トレンチ（１７）が形成されており、
前記分断用トレンチ（１６）のうち前記ソース電極（１３）および前記ドレイン電極（１４）に平行な辺（１６ａ、１６ｂ）が、前記素子領域（１５）内で交互に配置される前記ソース電極（１３）および前記ドレイン電極（１４）のうちの終端のものと前記絶縁膜（３）との間に設けられていることを特徴とする半導体装置。
【請求項２】
前記ＬＤＭＯＳトランジスタ（５）は、前記ソース電極（１３）もしくは前記ドレイン電極（１４）に沿ったゲート電極（１１）を有しており、
前記分断用トレンチ（１６）で囲まれた前記素子領域（１５）内において、前記分離用トレンチ（１７）によって分離された各領域のゲート電極（１１）それぞれに異なる値のゲート抵抗（２０〜２２）がそれぞれ接続され、前記各ゲート抵抗（２０〜２２）が同一の電極（２３）に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板（１）と前記絶縁膜（３）との間に埋め込み層（２８）を備え、
前記分断用トレンチ（１６）および前記分離用トレンチ（１７）は、前記埋め込み層（２８）を貫通して前記絶縁膜（３）に達するように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記分離用トレンチ（１７）は前記分断用トレンチ（１６）と離されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記分断用トレンチ（１６）および前記分離用トレンチ（１７）のうち、少なくとも前記分離用トレンチ（１７）の側壁に酸化膜（１８）が形成され、この酸化膜（１８）の上に導電体（１９）が形成されており、
前記酸化膜（１８）および前記導電体（１９）を介して、前記ＬＤＭＯＳトランジスタ（５）のドレインの電位およびソースの電位のいずれかを入力し、これらの電位を用いて前記ＬＤＭＯＳトランジスタ（５）をスイッチング駆動するためのゲート制御信号を生成する制御回路（２９）を備えていることを特徴とする請求項１ない４のいずれか１つに記載の半導体装置。
【請求項６】
前記分断用トレンチ（１６）および前記分離用トレンチ（１７）のうち、少なくとも前記分離用トレンチ（１７）の側壁に酸化膜（１８）が形成され、この酸化膜（１８）の上に導電体（１９）が形成されており、
前記導電体（１９）には、前記ＬＤＭＯＳトランジスタ（５）のドレインとソースとの間の電流経路を変化させるための一定電位が印加されるようになっていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、ソース層とドレイン層とがストライプ状に交互に形成された素子領域を有する半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、上記素子領域と、素子領域の外周に設けられた外周領域と、素子領域および外周領域を囲むトレンチとを有して構成される半導体装置が提案されている。
【０００３】
素子領域には、複数の横型拡散ＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが電気的に並列接続されており、１つのトレンチによってＬＤＭＯＳトランジスタと周囲の他の素子とが素子分離されている。このような構成では、トレンチで囲まれたＬＤＭＯＳトランジスタ全体が同時に動作する。
【特許文献１】特開２００５−３３２８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、スイッチング電源等の高速スイッチングアプリケーションや、高速通信ドライバの出力段では、高速であると共にノイズの発生が少ないという、相反する要求を満たす必要がある。このような要請に応えるために、ＬＤＭＯＳトランジスタのスイッチング波形を精度良く制御することが求められる。このことについて、図１０を参照して説明する。
【０００５】
図１０は、上記従来の技術におけるソース層とドレイン層とがストライプ状に配置された素子構造が１つのトレンチで囲まれたＬＤＭＯＳトランジスタのドレイン−ソース間電圧の時間変化を示したものである。この図に示されるドレイン−ソース間電圧の立ち上がり３１および立ち下がり３２のエッジ部分にノイズが発生するため、これら電圧波形の立ち上がり３１および立ち下がり３２を滑らかに変化させて電圧波形をサイン波に近づけることにより、高速性と低ノイズとを両立できることが原理的には知られている。
【０００６】
しかし、実際に、ＬＤＭＯＳトランジスタの高速スイッチング動作で低ノイズ化を図ることは容易ではない。低速スイッチング動作では、波形制御を回路で行うことができるが、高速スイッチング動作では回路動作がスイッチング速度に間に合わないため、回路で低ノイズ化を図ることはできない。
【０００７】
一方、電圧波形の立ち上がり３１および立ち下がり３２を滑らかにする手法として、ＬＤＭＯＳトランジスタに接続されるゲート抵抗の抵抗値を調節する方法がある。しかしながら、上記従来の技術では、１つのトレンチで囲まれた素子領域すべてが同時に動作する。このため、ゲート抵抗の抵抗値を変更したとしても電圧波形全体が変化してしまい、電圧波形のうちの立ち上がり３１や立ち下がり３２の部分を別々に制御することができない。したがって、電圧波形をサイン波に近づけることが困難である。
【０００８】
そこで、１つのトレンチで囲まれたＬＤＭＯＳトランジスタを複数のブロックに分け、それらを並列に接続し、各ブロックのゲートに接続されるゲート抵抗の抵抗値をそれぞれ変更する。これにより、各ブロックのＬＤＭＯＳトランジスタのスイッチング速度を調節すれば、電圧波形の立ち上がり３１および立ち下がり３２の制御を別々に行うことができると考えられる。
【０００９】
しかし、ＬＤＭＯＳトランジスタを各ブロックに分割する構成をとる場合、各ブロックをそれぞれトレンチで囲んでブロックごとに絶縁分離しなければならない。これにより、各ブロックを絶縁分離するための分離領域幅を確保しなければならず、有効にチップの面積を利用できないという問題があった。
【００１０】
本発明は、上記点に鑑み、分離領域幅を拡大することなく、ＬＤＭＯＳトランジスタのスイッチング電圧波形を滑らかにすることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、絶縁膜（３）上に半導体基板（１）が配置され、半導体基板（１）のうち絶縁膜（３）側とは反対側に交互にストライプ状に配置されたソース電極（１３）およびドレイン電極（１４）を含むＬＤＭＯＳトランジスタ（５）が形成された素子領域（１５）が複数設けられており、複数の素子領域（１５）それぞれは、半導体基板（１）に設けられると共に絶縁膜（３）に達する分断用トレンチ（１６）に囲まれており、分断用トレンチ（１６）でそれぞれ囲まれた複数の素子領域（１５）のいずれかに、絶縁膜（３）とソース電極（１３）との間および絶縁膜（３）とドレイン電極（１４）との間の少なくとも一方に、ドレイン電極（１４）もしくはソース電極（１３）に沿って半導体基板（１）を貫通して絶縁膜（３）に達する分離用トレンチ（１７）が形成されていることを特徴とする。
【００１２】
これによると、１つの分断用トレンチ（１６）で囲まれた素子領域（１５）内の半導体基板（１）に分離用トレンチ（１７）を設けているため、１つの素子領域（１５）内のＬＤＭＯＳトランジスタ（５）を複数の領域に絶縁分離することができる。この場合、素子領域（１５）をブロックごとに分けてトレンチで囲む必要がないため、ＬＤＭＯＳトランジスタ（５）を絶縁分離するための分離領域幅を確保する必要はない。したがって、分離領域幅を拡大することなく、素子領域（１５）内のＬＤＭＯＳトランジスタ（５）を分離用トレンチ（１７）によって複数の領域に絶縁分離することができる。
【００１３】
また、素子領域（１５）内の各領域を異なる電位に接続することができるので、各領域のスイッチング速度を制御することができる。これにより、ＬＤＭＯＳトランジスタ（５）のスイッチング電圧波形を滑らかにすることができる。
【００１４】
請求項２に記載の発明では、ＬＤＭＯＳトランジスタ（５）は、ソース電極（１３）もしくはドレイン電極（１４）に沿ったゲート電極（１１）を有しており、分断用トレンチ（１６）で囲まれた素子領域（１５）内において、分離用トレンチ（１７）によって分離された各領域のゲート電極（１１）それぞれに異なる値のゲート抵抗（２０〜２２）がそれぞれ接続され、各ゲート抵抗（２０〜２２）が同一の電極（２３）に接続されていることを特徴とする。
【００１５】
このように、分断用トレンチ（１６）および分離用トレンチ（１７）で囲まれた各領域のゲート抵抗（２０〜２２）の抵抗値を変更することで、各領域のＬＤＭＯＳトランジスタ（５）のスイッチング速度をそれぞれ制御することができる。これにより、ＬＤＭＯＳトランジスタ（５）のスイッチング電圧波形を滑らかにすることができ、ひいてはサイン波に近づけることができる。
【００１６】
請求項３に記載の発明では、半導体基板（１）と絶縁膜（３）との間に埋め込み層（２８）を備え、分断用トレンチ（１６）および分離用トレンチ（１７）は、埋め込み層（２８）を貫通して絶縁膜（３）に達するように形成されていることを特徴とする。
【００１７】
このように、埋め込み層（２８）を設けることで、半導体基板（１）にバイポーラトランジスタ等の他の素子を形成することができる。
【００１８】
また、請求項１に記載の発明では、分断用トレンチ（１６）のうちソース電極（１３）およびドレイン電極（１４）に平行な辺（１６ａ、１６ｂ）が、素子領域（１５）内で交互に配置されるソース電極（１３）およびドレイン電極（１４）のうちの終端のものと絶縁膜（３）との間に設けられていることを特徴とする。
【００１９】
これにより、素子領域（１５）が占める領域をさらに縮小することができ、チップ面積の拡大を防止することができる。
【００２０】
請求項４に記載の発明のように、分離用トレンチ（１７）が分断用トレンチ（１６）と離されている構造とすることもできる。
【００２１】
請求項５に記載の発明では、分断用トレンチ（１６）および分離用トレンチ（１７）のうち、少なくとも分離用トレンチ（１７）の側壁に酸化膜（１８）が形成され、この酸化膜（１８）の上に導電体（１９）が形成されており、酸化膜（１８）および導電体（１９）を介して、ＬＤＭＯＳトランジスタ（５）のドレインの電位およびソースの電位のいずれかを入力し、これらの電位を用いてＬＤＭＯＳトランジスタ（５）をスイッチング駆動するためのゲート制御信号を生成する制御回路（２９）を備えていることを特徴とする。
【００２２】
これにより、ＬＤＭＯＳトランジスタ（５）のドレインの電位およびソースの電位をＬＤＭＯＳトランジスタ（５）のゲート電極（１１）に入力すべき信号の生成に反映させることができ、ＬＤＭＯＳトランジスタ（５）のスイッチング電圧波形の精度を向上させることができる。
【００２３】
請求項６に記載の発明では、分断用トレンチ（１６）および分離用トレンチ（１７）のうち、少なくとも分離用トレンチ（１７）の側壁に酸化膜（１８）が形成され、この酸化膜（１８）の上に導電体（１９）が形成されており、導電体（１９）には、ＬＤＭＯＳトランジスタ（５）のドレインとソースとの間の電流経路を変化させるための一定電位が印加されるようになっていることを特徴とする。
【００２４】
このように、ＬＤＭＯＳトランジスタ（５）のドレイン−ソース間の電流経路を変化させることで、ドレイン−ソース間の抵抗を変化させることができる。これにより、ＬＤＭＯＳトランジスタ（５）のスイッチング電圧波形をきめ細かく制御することができる。
【００２５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２７】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本発明の第１実施形態に係る半導体装置の平面図である。また、図２（ａ）は図１のＡ−Ａ’断面図、図２（ｂ）は図１のＢ−Ｂ’断面図である。以下、図１および図２を参照して説明する。
【００２８】
図２（ａ）に示されるように、半導体装置は、素子形成基板１と支持基板２とで絶縁膜３を挟み込んで構成されるＳＯＩ基板４に形成されている。素子形成基板１としてＮ−型のシリコン基板が用いられ、支持基板２としてシリコン基板が採用される。また、絶縁膜３として、例えばＳｉＯ２が採用される。このＳＯＩ基板４のうち素子形成基板１にＬＤＭＯＳトランジスタ５や、ＣＭＯＳトランジスタ、ＢＩＰ（バイポーラ）トランジスタが形成されている。なお、素子形成基板１は、本発明の半導体基板に相当する。
【００２９】
図２（ａ）に示されるように、Ｎ−型の素子形成基板１の表層部にＮ型領域６とＰ型領域７とが交互に形成されている。Ｎ型領域６はＬＤＭＯＳトランジスタ５のドレインに対応し、Ｐ型領域７はＬＤＭＯＳトランジスタ５のソースに対応する領域である。
【００３０】
このうち、Ｎ型領域６の表面の一部にＬＯＣＯＳ酸化膜８が形成されている。また、Ｐ型領域７の表層部にＮ＋型ソース領域９が離間して形成されている。そして、Ｎ型領域６のうちＬＯＣＯＳ酸化膜８よりも外側の表面、Ｎ−型の素子形成基板１の表面、Ｐ型領域７のうちＮ＋型領域よりも外側の表面、およびＮ＋型領域の表面の一部が層間絶縁膜１０で覆われている。層間絶縁膜１０の上にはゲート電極１１が形成されている。ゲート電極１１は、ゲート絶縁膜１２にて覆われている。
【００３１】
また、Ｐ型領域７の表面およびＮ＋型ソース領域９の表面の一部にソース電極１３が形成されており、Ｎ型領域６の表面にドレイン電極１４が形成されている。すなわち、ソース電極１３およびドレイン電極１４は交互にストライプ状に配置されている。
【００３２】
このような構成を有するＬＤＭＯＳトランジスタ５は、一定の範囲の素子領域１５に形成されており、この素子領域１５が複数設けられている。図１では２つの素子領域１５が描かれているが、実際には多数の素子領域１５が設けられている。
【００３３】
各素子領域１５は、図１に示されるように、分断用トレンチ１６に囲まれている。この分断用トレンチ１６は、図２（ｂ）に示されるように、素子形成基板１に設けられると共に絶縁膜３に達するものである。これにより、各素子領域１５は、分断用トレンチ１６によって各々が絶縁された状態になっている。
【００３４】
これによると、素子領域１５は、隣の素子領域１５に対して、自己を囲む分断用トレンチ１６と隣の素子領域１５を囲む分断用トレンチ１６との２つの分断用トレンチ１６によって絶縁されている。これにより、１つの素子領域１５において分断用トレンチが故障したとしても、他の素子領域１５はそれぞれ分断用トレンチ１６で囲まれているから、他の素子領域１５の絶縁性は確保される。
【００３５】
すなわち、分断用トレンチ１６の間の領域はシールド領域として作用し、各素子領域１５の出力段で生じた電位変化が、他の素子領域１５に伝播することを防止する役割も果たす。
【００３６】
また、図２（ａ）に示されるように、複数の素子領域１５のいずれかにおいて、素子領域１５内を電気的に分離する分離用トレンチ１７が形成されている。この分離用トレンチ１７は、絶縁膜３とソース電極１３との間および絶縁膜３とドレイン電極１４との間の少なくとも一方に、ドレイン電極１４もしくはソース電極１３に沿って素子形成基板１を貫通して絶縁膜３に達するように設けられている。
【００３７】
なお、図１では、分断用トレンチ１６および分離用トレンチ１７を黒い線で示しているが、これは分断用トレンチ１６および分離用トレンチ１７の配置場所を示しているのであって、ソース電極１３やドレイン電極１４の上部に形成されていることを示しているのではない。
【００３８】
本実施形態では、素子形成基板１のうち、表面にドレイン電極１４が形成された部位に分離用トレンチ１７が設けられている。すなわち、分断用トレンチ１６で囲まれた素子領域１５内において、素子形成基板１のうち絶縁膜３とドレイン電極１４との間に絶縁膜３に達する分離用トレンチ１７が形成されている。また、分離用トレンチ１７は、分断用トレンチ１６に接続されている。これにより、１つの分断用トレンチ１６内で電気的に絶縁された領域が複数形成される。
【００３９】
分離用トレンチ１７内には、当該分離用トレンチ１７の側壁にＳｉＯ２等の酸化膜１８が形成され、酸化膜１８上にＰｏｌｙＳｉ等の導電体１９が形成されている。導電体１９は酸化膜１８によって囲まれており、さらに素子形成基板１から露出する酸化膜１８を覆うようにＬＯＣＯＳ酸化膜８が形成されている。なお、分離用トレンチ１７内に酸化膜１８のみを形成しても良い。
【００４０】
そして、素子領域１５において、分離用トレンチ１７で分離された各領域のゲート電極１１それぞれに異なる値のゲート抵抗２０〜２２がそれぞれ接続されている。各ゲート抵抗２０〜２２は同一の電極２３に接続されている。もちろん、分離用トレンチ１７が形成されていない素子領域１５のゲート電極１１にもゲート抵抗２４が接続され、同一の電極２３に接続されている。
【００４１】
なお、図１では、ゲート抵抗２０〜２２、２４のみが描かれているが、実際には各ゲート抵抗２０〜２２、２４は各素子領域１５のゲート電極１１に接続されている。
【００４２】
また、図１に示されるように、分断用トレンチ１６によって囲まれた各素子領域１５の間にコンタクト領域２５が設けられている。このコンタクト領域２５は、各素子領域１５の間の素子形成基板１のうち、ゲート絶縁膜１２が開口する部分に相当する。そして、コンタクト領域２５を覆うようにシールド電極２６が形成されている。
【００４３】
シールド電極２６は、分断用トレンチ１６で囲まれた各素子領域１５のリークチェックを行うための電極である。また、シールド電極２６が一定電位に接続されることで、素子形成基板１のうちコンタクト領域２５に接続される領域が一定電位に接続される。これにより、素子領域１５で生じる高速の電位変化が、他の素子領域１５に伝播することを防止することができる。
【００４４】
さらに、半導体装置には、ＬＤＭＯＳトランジスタ５の他に、ＣＭＯＳトランジスタやＢＩＰトランジスタ等のデバイスが形成された素子領域２７も設けられている。この素子領域２７は、分断用トレンチ１６によって囲まれており、他の領域との絶縁性が図られている。
【００４５】
そして、上記と同様に、ＣＭＯＳトランジスタ等が設けられた素子領域２７と他の素子領域１５との間は、２本の分断用トレンチ１６で分離されている。この構成により、各素子領域１５のＬＤＭＯＳトランジスタ５で生じた高速の電位変化が、ＣＭＯＳトランジスタ等のデバイスに伝播することを防止することができる。以上が、本実施形態に係る半導体装置の構成である。
【００４６】
次に、上記半導体装置の作動について説明する。図１に示されるように、各素子領域１５は分断用トレンチ１６にて一定の範囲で囲まれており、さらに分断用トレンチ１６で囲まれた範囲内で、ドレイン電極１４に沿って素子形成基板１に分離用トレンチ１７が設けられて素子領域１５が細分化されている。すなわち、ＬＤＭＯＳトランジスタ５の面積が異なることで、各領域のＬＤＭＯＳトランジスタ５のスイッチング速度が異なる。
【００４７】
また、各素子領域１５や素子領域１５内で分離された各領域にそれぞれ異なる値のゲート抵抗２０〜２２、２４が接続される。各ゲート抵抗２０〜２２、２４の抵抗値が異なると、各領域のＬＤＭＯＳトランジスタ５のスイッチング速度が異なる。
【００４８】
したがって、ＬＤＭＯＳトランジスタ５の面積が異なることと、各ＬＤＭＯＳトランジスタ５に接続されるゲート抵抗２０〜２２、２４の抵抗値が異なることを利用して、ＬＤＭＯＳトランジスタ５全体のスイッチング電圧波形を調節する。ＬＤＭＯＳトランジスタ５の面積は、上述のように分断用トレンチ１６および分離用トレンチ１７によっておおまかに決めることができるため、各領域に接続されるゲート抵抗２０〜２２、２４の抵抗値を調節する。
【００４９】
これにより、従来のように、各領域のＬＤＭＯＳトランジスタ５すべてを同時に動作させるのではなく、領域ごとにＬＤＭＯＳトランジスタ５をゲート抵抗２０〜２２、２４の抵抗値という重みに応じて動作させることができる。このため、ゲート抵抗２０〜２２、２４の抵抗値を変化させると、半導体装置におけるＬＤＭＯＳトランジスタ５のドレイン−ソース間の電圧波形全体が変化するのではなく、図１０に示される電圧波形のうち、例えば立ち上がり３１の部分のみや立ち下がり３２の部分のみをそれぞれ単独で調節することができる。このようにして、各領域に接続されるゲート抵抗２０〜２２、２４の抵抗値をそれぞれ調節することにより、図１０に示される電圧波形をサイン波に近づけることができる。
【００５０】
以上説明したように、本実施形態では、素子領域１５を分断用トレンチ１６で囲むと共に、分断用トレンチ１６で囲まれた素子領域１５のうちのいずれかに、当該素子領域１５をさらに絶縁分離する分離用トレンチ１７を設けたことが特徴となっている。
【００５１】
これにより、１つの素子領域１５内のＬＤＭＯＳトランジスタ５を複数の領域に細分化することができる。この場合、分離用トレンチ１７を分断用トレンチ１６で囲まれた素子領域１５内に設けているため、分離用トレンチ１７を形成するための分離領域幅を必要とせず、ＬＤＭＯＳトランジスタ５を複数の領域に分離することができる。
【００５２】
そして、面積が異なるＬＤＭＯＳトランジスタ５の各領域に異なる抵抗値のゲート抵抗２０〜２２、２４を接続することができるので、ＬＤＭＯＳトランジスタ５全体のスイッチング電圧波形を滑らかにすることができ、ひいてはサイン波に近づけることができる。
【００５３】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図３は、本実施形態に係る半導体装置の断面図であり、図１のＡ−Ａ’断面に相当する図である。この図に示されるように、本実施形態では、絶縁膜３と素子形成基板１との間にＮ＋型の埋め込み層２８が設けられている。埋め込み層は、ＣＭＯＳトランジスタ等のデバイスを形成する場合に用いられる層である。
【００５４】
このように、半導体装置に埋め込み層２８が設けられている場合、図３に示されるように、分離用トレンチ１７は、埋め込み層２８を貫通して絶縁膜３に達するように形成されている。また、図示しないが、分断用トレンチ１６についても、埋め込み層２８を貫通して絶縁膜３に達するように形成される。以上のように、埋め込み層２８を用いた構成とすることができる。
【００５５】
（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図４は、本実施形態に係る半導体装置の平面図である。この図に示されるように、分断用トレンチ１６は、ソース電極１３およびドレイン電極１４に平行な辺１６ａ、１６ｂを有している。そして、各辺１６ａ、１６ｂが、素子領域１５内で交互に配置される終端のソース電極１３またはドレイン電極１４に沿って配置されている。
【００５６】
なお、辺１６ａ、１６ｂは、分断用トレンチ１６を素子形成基板１側から支持基板２側に見たときに素子形成基板１に投影される四角形状のレイアウトの各辺の一部を指す。
【００５７】
本実施形態では、素子領域１５内でドレイン電極１４が終端となっているため、分断用トレンチ１６の各辺１６ａ、１６ｂが終端のドレイン電極１４に沿って配置されている。これにより、素子領域１５の占有面積を小さくすることができる。
【００５８】
（第４実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図５は、本実施形態に係る半導体装置の平面図である。この図に示されるように、分離用トレンチ１７は分断用トレンチ１６から離されている。このように、分断用トレンチ１６と分離用トレンチ１７とが離れた構成とすることもできる。
【００５９】
（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、素子領域１５内で絶縁膜３とドレイン電極１４との間に分離用トレンチ１７を配置していたが、本実施形態では、絶縁膜３とソース電極１３との間に分離用トレンチ１７を配置することが特徴となっている。
【００６０】
図６は、本実施形態に係る半導体装置の平面図である。この図に示されるように、分離用トレンチ１７は、素子形成基板１のうち、ソース電極１３と絶縁膜３との間に設けられている。このように、素子形成基板１のうちソース電極１３が形成される場所に分離用トレンチ１７を配置することができる。このように分離用トレンチ１７を配置しても、１つの分断用トレンチ１６内で電気的に絶縁された領域を複数形成することができる。
【００６１】
（第６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、ドレイン電極１４またはソース電極１３のいずれかが配置される場所に分離用トレンチ１７を配置していたが、本実施形態では、素子領域１５内において、絶縁膜３とドレイン電極１４との間および絶縁膜３とソース電極１３との間の両方に分離用トレンチ１７を配置することが特徴となっている。
【００６２】
図７は、本実施形態に係る半導体装置の平面図である。この図に示されるように、分離用トレンチ１７は、素子形成基板１のうち、絶縁膜３とドレイン電極１４との間および絶縁膜３とソース電極１３との間の両方にそれぞれ設けられている。このように、ソース電極１３およびドレイン電極１４のいずれか一方ではなく、両方に対応する場所に分離用トレンチ１７を設けることができる。
【００６３】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図８は、本実施形態に係る半導体装置の概略図である。この図に示されるように、分離用トレンチ１７内の導電体１９とゲート電極１１とがそれぞれ制御回路２９に接続されている。
【００６４】
分離用トレンチ１７が絶縁膜３とドレイン電極１４との間に設けられるならば、導電体１９には酸化膜１８を介してＬＤＭＯＳトランジスタ５のドレインの電位の情報が入力され、制御回路２９に入力される。同様に、分離用トレンチ１７が絶縁膜３とソース電極１３との間に設けられるならば、ＬＤＭＯＳトランジスタ５のソースの電位の情報が酸化膜１８および導電体１９を経て制御回路２９に入力される。
【００６５】
制御回路２９は、酸化膜１８および導電体１９を介して、ＬＤＭＯＳトランジスタ５のドレインの電位およびソースの電位のいずれかを入力し、これらの電位を用いてＬＤＭＯＳトランジスタ５をスイッチング駆動するためのゲート制御信号を生成し、このゲート制御信号をゲート電極１１に入力するものである。制御回路２９は、図１に示されるゲート抵抗２０〜２２、２４が備えており、ゲート抵抗２０〜２２、２４を介してゲート制御信号を出力する。なお、制御回路２９はＬＤＭＯＳトランジスタ５と同じ素子形成基板１に形成される。
【００６６】
このように、制御回路２９を用いて、ＬＤＭＯＳトランジスタ５の電位の情報を取得することで、当該電位の情報をゲート電極１１に入力するゲート制御信号の生成に反映させることができる。これにより、ＬＤＭＯＳトランジスタ５のスイッチング電圧波形の精度をさらに向上させることができる。
【００６７】
本実施形態のように、ＬＤＭＯＳトランジスタ５の電位の情報を取得する場合、導電体１９は、分離用トレンチ１７内のみに設けられていることが好ましい。分断用トレンチ１６内に導電体１９が設けられていると、導電体１９に絶縁されている他の領域のＬＤＭＯＳトランジスタ５の情報が含まれてしまう。このため、分断用トレンチ１６および分離用トレンチ１７すべてに導電体１９を配置することはできるが、ＬＤＭＯＳトランジスタ５のドレインの電位のみの情報やソースの電位のみの情報を個別に取得するために、分離用トレンチ１７内のみに導電体１９が形成されていることが望ましい。この場合、分断用トレンチ１６内には酸化膜１８を形成することとなる。
【００６８】
また、図８に示される形態では、１つの分離用トレンチ１７内の導電体１９およびゲート電極１１に制御回路２９が接続されているが、図示されていない他の分離用トレンチ１７内の導電体１９や他のゲート電極１１にも制御回路２９を接続することができる。これにより、各領域のＬＤＭＯＳトランジスタ５における電位の情報を取得することができる。
【００６９】
（第８実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図９は、本実施形態に係る半導体装置の概略図である。この図に示されるように、分離用トレンチ１７内の導電体１９は制御電極３０に接続されている。そして、導電体１９には、制御電極３０からＬＤＭＯＳトランジスタ５のドレインとソースとの間の電流経路を変化させるための一定電位が印加されている。これにより、ドレイン−ソース間の抵抗を変化させることができ、ＬＤＭＯＳトランジスタ５のスイッチング電圧波形をきめ細かく制御することができる。
【００７０】
（他の実施形態）
上記各実施形態では、半導体装置にゲート抵抗２０〜２２、２４が設けられたものが示されているが、半導体装置とゲート抵抗２０〜２２、２４とが別体とされていても良い。この場合、半導体装置にゲート抵抗２０〜２２、２４が備えられておらず、半導体装置の外部で配線を介してゲート抵抗２０〜２２、２４と接続されることとなる。
【００７１】
上記各実施形態では、ＳＯＩ基板４や絶縁膜３と素子形成基板１との間に埋め込み層２８が設けられたものについて示されているが、ＳＯＩ基板４を用いない構成であっても構わない。すなわち、支持基板２がなく、絶縁膜３の上に素子形成基板１や埋め込み層２８が設けられたものであっても構わない。
【００７２】
図２、図３、図８、図９に示されるＬＤＭＯＳトランジスタ５の素子構造は一例を示すものであって、他の素子構造になっていても構わない。
【００７３】
各実施形態については、それぞれを独立して実施することができる一方、各実施形態を組み合わせて実施することもできる。例えば、第３実施形態と第６実施形態とを組み合わせることで、絶縁膜３とドレイン電極１４との間および絶縁膜３とソース電極１３との間の両方に分離用トレンチ１７を配置すると共に、交互に配置されるドレイン電極１４とソース電極１３との終端の電極と絶縁膜３との間に分断用トレンチ１６の各辺１６ａ、１６ｂが配置されるようにすることができる。また、第７実施形態で示された制御回路２９を他の実施形態の半導体装置に適用しても良い。このように、各実施形態を組み合わせることもできる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態に係る半導体装置の平面図である。
【図２】（ａ）は図１のＡ−Ａ’断面図、（ｂ）は図１のＢ−Ｂ’断面図である。
【図３】本発明の第２実施形態に係る半導体装置の断面図である。
【図４】本発明の第３実施形態に係る半導体装置の平面図である。
【図５】本発明の第４実施形態に係る半導体装置の平面図である。
【図６】本発明の第５実施形態に係る半導体装置の平面図である。
【図７】本発明の第６実施形態に係る半導体装置の平面図である。
【図８】本発明の第７実施形態に係る半導体装置の概略図である。
【図９】本発明の第８実施形態に係る半導体装置の概略図である。
【図１０】課題を説明するための図であり、ＬＤＭＯＳトランジスタのドレイン−ソース間電圧の時間変化を示した図である。
【符号の説明】
【００７５】
１…素子形成基板、３…絶縁膜、５…ＬＤＭＯＳトランジスタ、１１…ゲート電極、１３…ソース電極、１４…ドレイン電極、１５…素子領域、１６…分断用トレンチ、１６ａ、１６ｂ…分断用トレンチの辺、１７…分離用トレンチ、１８…酸化膜、１９…導電体、２０〜２２、２４…ゲート抵抗、２３…電極、２８…埋め込み層、２９…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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