(57)【特許請求の範囲】
【請求項１】
アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記アナログ部のゲート電極上に位置する第１のコンタクトホール及び前記デジタル部のゲート電極上に位置する第２のコンタクトホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、前記第２のコンタクトホールを形成する工程の後に、前記第１、第２のコンタクトホール内に金属膜を埋め込み、前記金属膜及び前記層間絶縁膜上に、前記第１のコンタクトホール上に位置する第１の配線及び前記第２のコンタクトホール上に位置する第２の配線を形成する工程と、
前記第１、第２の配線及び前記層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２の層間絶縁膜をドライエッチングすることにより、前記第２の層間絶縁膜に、前記第１の配線上に位置する第１のｖｉａホール及び前記第２の配線上に位置する第２のｖｉａホールを形成する工程と、
を具備し、
前記第１のｖｉａホールの径を前記第２のｖｉａホールの径より小さくすることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にアナログ部のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記ゲート電極上に位置する第１のコンタクトホール及び前記ソース・ドレイン領域上に位置する第２のコンタクトホールを形成する工程と、
前記第１、第２のコンタクトホール内に金属膜を埋め込み、前記金属膜及び前記層間絶縁膜上に、前記第１のコンタクトホール上に位置する第１の配線及び前記第２のコンタクトホール上に位置する第２の配線を形成する工程と、
前記第１、第２の配線及び前記層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２の層間絶縁膜をドライエッチングすることにより、前記第２の層間絶縁膜に、前記第１の配線上に位置する第１のｖｉａホール及び前記第２の配線上に位置する第２のｖｉａホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ、前記第１のｖｉａホールの径を前記第２のｖｉａホールの径より小さくすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項において、前記第１のコンタクトホールの径を、前記第２のコンタクトホールの径の９０％以下の大きさにすることを特徴とする半導体装置の製造方法。
【請求項５】
アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記アナログ部のゲート電極上に位置する第１のコンタクトホール、前記デジタル部のゲート電極上に位置する第２のコンタクトホール、前記アナログ部のソース・ドレイン領域上に位置する第３のコンタクトホール及び前記デジタル部のソース・ドレイン領域上に位置する第４のコンタクトホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を、前記第２乃至第４のコンタクトホールの径より小さくすることを特徴とする半導体装置の製造方法。
【請求項６】
第１のアナログ部、第２のアナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記第１のアナログ部、前記第２のアナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記第１のアナログ部のゲート電極上に位置する第１のコンタクトホール、前記第２のアナログ部のゲート電極上に位置する第２のコンタクトホール及び前記デジタル部のゲート電極上に位置する第３のコンタクトホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ前記第２のコンタクトホールの径を前記第３のコンタクトホールの径より小さくすることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、前記第１のコンタクトホールの径を前記第２のコンタクトホールの径の９０％以下の大きさにし、且つ前記第２のコンタクトホールの径を前記第３のコンタクトホールの径の９０％以下の大きさにすることを特徴とする半導体装置の製造方法。
【請求項８】
第１のアナログ部及び第２のアナログ部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記第１及び第２のアナログ部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記第１のアナログ部のゲート電極上に位置する第１のコンタクトホール、前記第２のアナログ部のゲート電極上に位置する第２のコンタクトホール、前記第１のアナログ部のソース・ドレイン領域上に位置する第３のコンタクトホール及び前記第２のアナログ部のソース・ドレイン領域上に位置する第４のコンタクトホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ前記第２のコンタクトホールの径を前記第３及び第４のコンタクトホールそれぞれの径より小さくすることを特徴とする半導体装置の製造方法。
【請求項９】
アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置において、
半導体基板上に形成された前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置する第１のコンタクトホールと、
前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置する第２のコンタクトホールと、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくすることを特徴とする半導体装置。
【請求項１０】
アナログ部にトランジスタを有する半導体装置において、
半導体基板上に形成された前記アナログ部のゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記半導体基板に形成された前記アナログ部のソース・ドレイン領域と、
前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置する第１のコンタクトホールと、
前記層間絶縁膜に形成された前記アナログ部のソース・ドレイン領域上に位置する第２のコンタクトホールと、
前記第１、第２のコンタクトホール内に位置する金属膜と、
前記層間絶縁膜及び前記第１のコンタクトホール上に位置する第１の配線と、
前記層間絶縁膜及び前記第２のコンタクトホール上に位置する第２の配線と、
前記第１、第２の配線及び前記層間絶縁膜上に位置する第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成された前記第１の配線上に位置する第１のｖｉａホールと、
前記第２の層間絶縁膜に形成された前記第２の配線上に位置する第２のｖｉａホールと、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ、前記第１のｖｉａホールの径を前記第２のｖｉａホールの径より小さくすることを特徴とする半導体装置。
【請求項１１】
第１のアナログ部、第２のアナログ部及びデジタル部それぞれにトランジスタを有する半導体装置において、
半導体基板上に形成された、前記第１のアナログ部、前記第２のアナログ部及び前記デジタル部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された前記第１のアナログ部のゲート電極上に位置する第１のコンタクトホールと、
前記層間絶縁膜に形成された前記第２のアナログ部のゲート電極上に位置する第２のコンタクトホールと、
前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置する第３のコンタクトホールと、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ前記第２のコンタクトホールの径を前記第３のコンタクトホールの径より小さくすることを特徴とする半導体装置。
【請求項１２】
第１のアナログ部及び第２のアナログ部それぞれにトランジスタを有する半導体装置において、
半導体基板上に形成された、前記第１のアナログ部、前記第２のアナログ部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記半導体基板に形成された、前記第１のアナログ部、前記第２のアナログ部それぞれのソース・ドレイン領域と、
前記層間絶縁膜に形成された前記第１のアナログ部のゲート電極上に位置する第１のコンタクトホールと、
前記層間絶縁膜に形成された前記第２のアナログ部のゲート電極上に位置する第２のコンタクトホールと、
前記層間絶縁膜に形成された前記第１のアナログ部のソース・ドレイン領域上に位置する第３のコンタクトホールと、
前記層間絶縁膜に形成された前記第２のアナログ部のソース・ドレイン領域上に位置する第４のコンタクトホールと、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ前記第２のコンタクトホールの径を前記第３及び第４のコンタクトホールそれぞれの径より小さくすることを特徴とする半導体装置。
【請求項１３】
請求項１１又は１２において、前記第１のアナログ部のゲート絶縁膜が差動対又はカレントミラー回路を構成するトランジスタのゲート絶縁膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特にアナログデバイスを有する半導体装置のホール形成工程において、プラズマダメージに弱いアナログトランジスタのゲート絶縁膜に加えられるプラズマダメージを抑制できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の製造に際して、プラズマ工程での配線層へのチャージアップ現象による帯電ストレスによってトランジスタの特性に影響が生じる。特に、ホール形成の際の帯電ストレスは直接ゲート絶縁膜へプラズマダメージを与えたり、配線層を通してゲート絶縁膜へプラズマダメージを与える為、保護ダイオードの設置などによってトランジスタの保護を目的とした対策が行われてきた。しかし、このような対策のみでは、高精度なアナログデバイスや低消費電力のアナログデバイスにおいて十分ではなかった。（例えば特許文献１参照）
【０００３】
【特許文献１】特開２００２−１４１４２１号公報（段落０００２〜００１４）
【０００４】
また、トランジスタのゲート電極へ金属配線を接続するためのホール形成時において、下地による影響やパターンの疎密からマスクパターンのホール径寸法ばらつきが発生し、そのばらつきによってウェハ面内におけるホールが開口するまでの時間（又は開口速度）にばらつきが発生することがある。このような下地や疎密等によるホール径寸法ばらつきを抑制する為、ホール加工に使用するマスクパターンを補正する技術はＯＰＣ（optical proximity correction）技術として一般に知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＯＰＣ技術を用いても、プラズマプロセスによるホール形成においてプラズマエッチング装置の構造上、マスクパターンの寸法ばらつき、あるいはプロセスばらつきによりウェハ面内に均一な状態で加工を進行させるのは困難であり、少なからずウェハ面内でホールが開口するまでの時間にばらつきが生じる。
【０００６】
ドライエッチング法で配線間を接続するためのホールを加工する時のプラズマによるチャ−ジング電流はウェハ面内で最も早く開口された部分に集中する傾向がある。そして、アナログデバイス部のトランジスタのゲート電極に繋がるホールが最も早く開口した場合、そのゲート電極下のゲート絶縁膜にプラズマダメージが集中してしまっていた。その場合、そのトランジスタのチャネル部の界面準位の増大を招き、１/ｆノイズの増大が起き、その結果、アナログ回路全体での特性が劣化することがある。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、アナログデバイスを有する半導体装置のホール形成工程において、プラズマダメージに弱いアナログトランジスタのゲート絶縁膜に加えられるプラズマダメージを抑制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記アナログ部のゲート電極上に位置する第１のコンタクトホール及び前記デジタル部のゲート電極上に位置する第２のコンタクトホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくすることを特徴とする。
【０００９】
上記本発明に係る半導体装置の製造方法によれば、層間絶縁膜に形成されるアナログ部のトランジスタのゲート電極上に位置する第１のコンタクトホールの径を、デジタル部のトランジスタのゲート電極上に位置する第２のコンタクトホールの径より小さくする。これにより、層間絶縁膜のドライエッチング時にコンタクトホール径の大きなデジタル部のコンタクトホールが先に開口され、その下のゲート電極が先に露出する。その為、ドライエッチング時のプラズマダメージを先に開口し且つ、露出したデジタル部のトランジスタのゲート絶縁膜へ集中させることが可能となり、その結果、アナログ部のトランジスタのゲート絶縁膜へのプラズマダメージ集中を抑制することができる。
【００１０】
また、本発明に係る半導体装置の製造方法において、前記第２のコンタクトホールを形成する工程の後に、前記第１、第２のコンタクトホール内に金属膜を埋め込み、前記金属膜及び前記層間絶縁膜上に、前記第１のコンタクトホール上に位置する第１の配線及び前記第２のコンタクトホール上に位置する第２の配線を形成する工程と、
前記第１、第２の配線及び前記層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２の層間絶縁膜をドライエッチングすることにより、前記第２の層間絶縁膜に、前記第１の配線上に位置する第１のｖｉａホール及び前記第２の配線上に位置する第２のｖｉａホールを形成する工程と、
を具備し、
前記第１のｖｉａホールの径を前記第２のｖｉａホールの径より小さくすることも可能である。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、第２の層間絶縁膜に形成されるアナログ部の第１の配線上に位置する第１のｖｉａホールの径を、デジタル部の第２の配線上に位置する第２のｖｉａホールの径より小さくする。これにより、第２の層間絶縁膜のドライエッチング時に径の大きいデジタル部の第２のｖｉａホールが先に開口され、その下の第２の配線が先に露出する。その為、ドライエッチング時のプラズマダメージを先に開口し且つ、露出したデジタル部の第２の配線及び第２の配線に電気的に接続されたデジタル部のゲート絶縁膜へ集中させることが可能となり、その結果、アナログ部のトランジスタのゲート絶縁膜へのプラズマダメージ集中を抑制することができる。
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板上にアナログ部のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記ゲート電極上に位置する第１のコンタクトホール及び前記ソース・ドレイン領域上に位置する第２のコンタクトホールを形成する工程と、
前記第１、第２のコンタクトホール内に金属膜を埋め込み、前記金属膜及び前記層間絶縁膜上に、前記第１のコンタクトホール上に位置する第１の配線及び前記第２のコンタクトホール上に位置する第２の配線を形成する工程と、
前記第１、第２の配線及び前記層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２の層間絶縁膜をドライエッチングすることにより、前記第２の層間絶縁膜に、前記第１の配線上に位置する第１のｖｉａホール及び前記第２の配線上に位置する第２のｖｉａホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ、前記第１のｖｉａホールの径を前記第２のｖｉａホールの径より小さくすることを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法において、前記第１のコンタクトホールの径を、前記第２のコンタクトホールの径の９０％以下の大きさにすることが好ましい。
【００１４】
本発明に係る半導体装置の製造方法は、アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記アナログ部のゲート電極上に位置する第１のコンタクトホール、前記デジタル部のゲート電極上に位置する第２のコンタクトホール、前記アナログ部のソース・ドレイン領域上に位置する第３のコンタクトホール及び前記デジタル部のソース・ドレイン領域上に位置する第４のコンタクトホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を、前記第２乃至第４のコンタクトホールの径より小さくすることを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法は、第１のアナログ部、第２のアナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記第１のアナログ部、前記第２のアナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記第１のアナログ部のゲート電極上に位置する第１のコンタクトホール、前記第２のアナログ部のゲート電極上に位置する第２のコンタクトホール及び前記デジタル部のゲート電極上に位置する第３のコンタクトホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ前記第２のコンタクトホールの径を前記第３のコンタクトホールの径より小さくすることを特徴とする。
【００１６】
また、本発明に係る半導体装置の製造方法において、前記第１のコンタクトホールの径を前記第２のコンタクトホールの径の９０％以下の大きさにし、且つ前記第２のコンタクトホールの径を前記第３のコンタクトホールの径の９０％以下の大きさにすることが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、第１のアナログ部及び第２のアナログ部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記第１及び第２のアナログ部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記第１のアナログ部のゲート電極上に位置する第１のコンタクトホール、前記第２のアナログ部のゲート電極上に位置する第２のコンタクトホール、前記第１のアナログ部のソース・ドレイン領域上に位置する第３のコンタクトホール及び前記第２のアナログ部のソース・ドレイン領域上に位置する第４のコンタクトホールを形成する工程と、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ前記第２のコンタクトホールの径を前記第３及び第４のコンタクトホールそれぞれの径より小さくすることを特徴とする。
【００１８】
本発明に係る半導体装置は、アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置において、
半導体基板上に形成された前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置する第１のコンタクトホールと、
前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置する第２のコンタクトホールと、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくすることを特徴とする。
また、本発明に係る半導体装置は、アナログ部にトランジスタを有する半導体装置において、
半導体基板上に形成された前記アナログ部のゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記半導体基板に形成された前記アナログ部のソース・ドレイン領域と、
前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置する第１のコンタクトホールと、
前記層間絶縁膜に形成された前記アナログ部のソース・ドレイン領域上に位置する第２のコンタクトホールと、
前記第１、第２のコンタクトホール内に位置する金属膜と、
前記層間絶縁膜及び前記第１のコンタクトホール上に位置する第１の配線と、
前記層間絶縁膜及び前記第２のコンタクトホール上に位置する第２の配線と、
前記第１、第２の配線及び前記層間絶縁膜上に位置する第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成された前記第１の配線上に位置する第１のｖｉａホールと、
前記第２の層間絶縁膜に形成された前記第２の配線上に位置する第２のｖｉａホールと、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ、前記第１のｖｉａホールの径を前記第２のｖｉａホールの径より小さくすることを特徴とする。
【００１９】
本発明に係る半導体装置は、第１のアナログ部、第２のアナログ部及びデジタル部それぞれにトランジスタを有する半導体装置において、
半導体基板上に形成された、前記第１のアナログ部、前記第２のアナログ部及び前記デジタル部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された前記第１のアナログ部のゲート電極上に位置する第１のコンタクトホールと、
前記層間絶縁膜に形成された前記第２のアナログ部のゲート電極上に位置する第２のコンタクトホールと、
前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置する第３のコンタクトホールと、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ前記第２のコンタクトホールの径を前記第３のコンタクトホールの径より小さくすることを特徴とする。
また、本発明に係る半導体装置は、第１のアナログ部及び第２のアナログ部それぞれにトランジスタを有する半導体装置において、
半導体基板上に形成された、前記第１のアナログ部、前記第２のアナログ部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記半導体基板に形成された、前記第１のアナログ部、前記第２のアナログ部それぞれのソース・ドレイン領域と、
前記層間絶縁膜に形成された前記第１のアナログ部のゲート電極上に位置する第１のコンタクトホールと、
前記層間絶縁膜に形成された前記第２のアナログ部のゲート電極上に位置する第２のコンタクトホールと、
前記層間絶縁膜に形成された前記第１のアナログ部のソース・ドレイン領域上に位置する第３のコンタクトホールと、
前記層間絶縁膜に形成された前記第２のアナログ部のソース・ドレイン領域上に位置する第４のコンタクトホールと、
を具備し、
前記第１のコンタクトホールの径を前記第２のコンタクトホールの径より小さくし、且つ前記第２のコンタクトホールの径を前記第３及び第４のコンタクトホールそれぞれの径より小さくすることを特徴とする。
【００２０】
また、本発明に係る半導体装置において、前記第１のアナログ部のゲート絶縁膜が差動対又はカレントミラー回路を構成するトランジスタのゲート絶縁膜であることが好ましい。
【発明を実施するための最良の形態】
【００２１】
以下、図を参照して本発明の実施形態について説明する。
図１は本発明の第１の実施形態に係るアナログ部とデジタル部が混載した半導体装置を説明する為の平面図である。図２（ａ）は図１に示すＡ−Ａ'部の断面図であってアナログ部を示している。図３（ａ）は図１に示すａ−ａ'部の断面図であってデジタル部を示している。図４（ａ）は図１に示すＢ−Ｂ'部の断面図であってアナログ部を示している。図５（ａ）は図１に示すｂ−ｂ'部の断面図であってデジタル部を示している。
【００２２】
まず、図２（ａ）、図３（ａ）、図４（ａ）、図５（ａ）に示すように、シリコン基板１の表面上に素子分離膜であるＬＯＣＯＳ酸化膜２を形成し、シリコン基板１の表面上にゲート絶縁膜３となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜３及びＬＯＣＯＳ酸化膜２の上にＣＶＤ（Chemical  Vapor  Deposition）法にてＰｏｌｙ−Ｓｉ膜を成膜し、このＰｏｌｙ−Ｓｉ膜をフォトリソグラフィー及びドライエッチング法を用いて加工する。これにより、アナログ部のゲート絶縁膜３上にゲート電極５が形成され、デジタル部のゲート絶縁膜３上にゲート電極５ａが形成される。
【００２３】
次に、ゲート電極５、５ａ及びＬＯＣＯＳ酸化膜２をマスクとしてシリコン基板１に不純物イオンをイオン注入することにより、シリコン基板１に低濃度不純物層によるＬＤＤ（Lightly  Doped  Drain）領域１４が形成される。その後、ゲート電極５及び５ａを含む基板の全面上に例えばシリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバックにてシリコン窒化膜をエッチングすることにより、ゲート電極５及び５ａの側壁にサイドウォール４及び４ａが形成される。
【００２４】
その後、ゲート電極５、５ａ、サイドウォール４、４ａ及びＬＯＣＯＳ酸化膜２をマスクとして不純物イオンをイオン注入し、シリコン基板に熱処理を施す。これにより、シリコン基板１のソース・ドレイン領域には自己整合的にソース・ドレイン領域の拡散層１３が形成される。
【００２５】
その後、ゲート電極５、５ａ及びサイドウォール４、４ａを含む基板の全面上にＣＶＤ法にて第１の層間絶縁膜７を成膜する。さらに、この第１の層間絶縁膜７上に図示せぬフォトレジスト膜を塗布、露光及び現像することによって、第１の層間絶縁膜７上にコンタクトホールを形成する為のレジストパターンが形成される。この際に、アナログ部のトランジスタのゲート電極５につながるコンタクトホールが形成される位置のレジストパターンの穴径を、他のコンタクトホールが形成される位置のレジストパターンの穴径よりも小さくする。また、アナログ部のトランジスタのゲート電極５につながるコンタクトホールが形成される位置のレジストパターンの穴径は、他のコンタクトホールが形成される位置のレジストパターンの穴径と比較して１０％以上縮小することが望ましい。即ち、ゲート電極５につながるコンタクトホールが形成される位置のレジストパターンの穴径は、他のコンタクトホールが形成される位置のレジストパターンの穴径の９０％以下の大きさにすることが望ましい。
【００２６】
次いで、レジストパターンをマスクとして第１の層間絶縁膜７をドライエッチングすることにより、アナログ部のトランジスタのゲート電極５及びデジタル部のトランジスタのゲート電極５ａそれぞれの上に位置するコンタクトホール９及び９ａとアナログ部及びデジタル部それぞれのソース・ドレイン領域１３上のコンタクトホール９ｂ及び９ｃが形成される。
【００２７】
その後、レジストパターンを剥離した後、コンタクトホール９、９ａ、９ｂ、９ｃ内及び第１の層間絶縁膜７上にスパッタリングによりＷ膜を成膜して、その後ＣＭＰ法により、第１の層間絶縁膜７上のＷ膜を除去する。それにより、コンタクトホール内に第１のＷプラグ６、６ａ、６ｂ及び６ｃが埋め込まれる。次いで、第１のＷプラグ６、６ａ、６ｂ、６ｃ上及び第１の層間絶縁膜７上にスパッタリングによりＡｌ合金膜を成膜して、フォトグラフィー法及びエッチング法にて第１の層間絶縁膜７上にＡｌ配線８、８ａ、８ｂ、８ｃが形成される。
【００２８】
以上、本発明の第１の実施形態によれば、アナログ部のトランジスタのゲート電極上のコンタクトホール径を他のコンタクトホール径より小さくする。これにより、アナログ部のゲート電極に繋がるコンタクトホール９が開口するまでの時間を、他のコンタクトホール９ａ、９ｂ、９ｃが開口するまでの時間より長くすることが可能となる。つまり、アナログ部のゲート電極に繋がるコンタクトホール９を、他のコンタクトホールが開口した後に開口させることができる。プラズマダメージはウェハ面内で最も早く開口した部分に集中する為、アナログ部のトランジスタのゲート電極５上以外の位置にあるコンタクトホールが先に開口されることで、アナログ部のトランジスタのゲート絶縁膜３へのプラズマダメージ集中が抑制される。
【００２９】
また、プラズマダメージの抑制には、プラズマプロセスの加工条件の変更が一つの有効な対策とされているが、上述したようにマスクパターンのコンタクトホール径を補正することによって、プラズマプロセスの加工条件を変更することなくアナログ部のトランジスタゲートへのプラズマダメージ集中を抑制できる。
【００３０】
次に、本発明の第２の実施形態に係る半導体装置の製造について図２（ｂ）、図３（ｂ）、図４（ｂ）及び図５（ｂ）を参照しつつ説明する。
【００３１】
まず、図２（ｂ）、図３（ｂ）、図４（ｂ）、図５（ｂ）に示すゲート絶縁膜３、ＬＤＤ領域１４、ゲート電極５、５ａ、５ｃ及び５ｂ、サイドウォール４、４ａ、４ｂ、４ｃ、ソース・ドレイン領域１３、第１の層間絶縁膜７、コンタクトホール９、９ａ、９ｂ、９ｃ、第１のＷプラグ６、６ａ、６ｂ、６ｃ、及びＡｌ配線８、８ａ、８ｂ、８ｃを形成するまでの工程においては、第１の実施形態と同様の製造方法が用いられる。つまり、図２（ｂ）は図２（ａ）の次の工程を示しており、図３（ｂ）は図３（ａ）の次の工程を示しており、図４（ｂ）は図４（ａ）の次の工程を示しており、図５（ｂ）は図５（ａ）の次の工程を示している。
【００３２】
その後、Ａｌ配線８、８ａ、８ｂ、８ｃ及び第１の層間絶縁膜７の全面上にＣＶＤ法にて第２の層間絶縁膜１０を成膜する。さらに、この第２の層間絶縁膜１０上に図示せぬフォトレジスト膜を塗布、露光及び現像することによって、第２の層間絶縁膜１０上にｖｉａホールを形成する為のレジストパターンが形成される。この際に、アナログ部のＡｌ配線８につながるｖｉａホール１２が形成される位置のレジストパターンの穴径を、他のｖｉａホール１２ａ、１２ｂ、１２ｃが形成される位置のレジストパターンの穴径よりも小さくする。また、アナログ部のＡｌ配線８につながるｖｉａホール１２が形成される位置のレジストパターンの穴径は、他のｖｉａホール１２ａ、１２ｂ、１２ｃが形成される位置のレジストパターンの穴径と比較して１０％以上縮小することが望ましい。
【００３３】
その後、レジストパターンを剥離した後、ｖｉａホール１２、１２ａ、１２ｂ、１２ｃ及び第２の層間絶縁膜１０上にスパッタリングによりＷ膜を成膜して、その後ＣＭＰ法により、第２の層間絶縁膜１０上のＷ膜を除去する。それにより、ｖｉａホール内に第２のＷプラグ１１、１１ａ、１１ｂ及び１１ｃが埋め込まれる。
【００３４】
以上、本発明の第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、アナログ部のＡｌ配線８上のｖｉａホール１２の径を、他のｖｉａホール１２ａ、１２ｂ、１２ｃの径に比べて小さくする。これにより、アナログ部のＡｌ配線８に繋がるｖｉａホール１２が開口するまでの時間を、他のｖｉａホール１２ａ、１２ｂ、１２ｃが開口するまでの時間より長くすることが可能となる。つまり、アナログ部のＡｌ配線８に繋がるｖｉａホール１２を、他のｖｉａホールが開口した後に開口させることができる。プラズマダメージはウェハ面内で最も早く開口した部分に集中する為、アナログ部のＡｌ配線８上以外の位置にあるｖｉａホールが先に開口されることで、アナログ部のＡｌ配線８よりつながるアナログ部のトランジスタのゲート絶縁膜３へのプラズマダメージ集中が抑制される。
【００３５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、アナログ部のトランジスタのゲート電極上及びそのゲート電極に電気的に接続されるＡｌ配線上それぞれのホールの径を他のホールの径に比べて小さくしているが、アナログ部における全てのトランジスタのゲート電極上及びそのゲート電極に電気的に接続されるＡｌ配線上それぞれのホールの径を他のホールの径に比べて小さくすることも可能であるし、また、アナログ部における複数のトランジスタのうち一部のトランジスタのゲート電極上及びそのゲート電極に電気的に接続されるＡｌ配線上それぞれのホールの径を他のホールの径に比べて小さくすることも可能である。この場合の前記一部のトランジスタは、アナログ部の差動対又はカレントミラー回路を構成するトランジスタであることが好ましい。これにより、アナログ部のトランジスタの中でもより高い精度の特性が要求されるトランジスタのゲート絶縁膜に対してプラズマダメージ集中を抑制することが可能となる。
【００３６】
また、上記実施の形態では、大小２種類のホール径を用いているが、大中小３種類又は４種類以上のホール径を用いることも可能である。例えば、アナログ部における複数のトランジスタのうち一部のトランジスタ（例えば、アナログ部の差動対又はカレントミラー回路を構成するトランジスタ）のゲート電極上及びそのゲート電極に電気的に接続されるＡｌ配線上それぞれのホールの径を、アナログ部における前記一部のトランジスタ以外のトランジスタのゲート電極上及びそのゲート電極に電気的に接続されるＡｌ配線上それぞれのホール径に比べて小さくし、且つその他のホールの径を、前記一部のトランジスタ以外のトランジスタのゲート電極上及びそのゲート電極に電気的に接続されるＡｌ配線上それぞれのホール径に比べて大きくすることも可能である。このようにホール径を３段階に分けることにより、アナログ部における最も高精度の特性が要求されるトランジスタのゲート絶縁膜へのプラズマダメージ集中を最も抑制し、その次にその他のアナログ部のゲート絶縁膜へのプラズマダメージ集中を抑制することが可能である。尚、３段階にホール径を分ける際は、１０％ずつ段階的にホール径を縮小することが好ましい。
【００３７】
また、上記実施の形態では、アナログ部とデジタル部が混載された半導体装置に本発明を適用しているが、アナログ部のみを有する半導体装置に本発明を適用することも可能であり、その場合は図１〜図５に示すデジタル部を無くした構成とすることで実現できる。
【図面の簡単な説明】
【００３８】
【図１】第１の実施形態に係る半導体装置を説明する為の平面図。
【図２】（ａ）、（ｂ）は第１及び第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）は第１及び第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）、（ｂ）は第１及び第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】（ａ）、（ｂ）は第１及び第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００３９】
１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、３・・・ゲート絶縁膜、４，４ａ，４ｂ，４ｃ・・・サイドウォール、５，５ａ，５ｂ，５ｃ・・・ゲート電極、６，６ａ，６ｂ，６ｃ・・・第１のＷプラグ、７・・・第１の層間絶縁膜、８，８ａ，８ｂ，８ｃ・・・Ａｌ配線、９，９ａ，９ｂ，９ｃ・・・コンタクトホール、１０・・・第２の層間絶縁膜、１１，１１ａ，１１ｂ，１１ｃ・・・第２のＷプラグ、１２，１２ａ，１２ｂ，１２ｃ・・・ｖｉａホール、１３・・・ソース・ドレイン領域、１４・・・ＬＤＤ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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