(57)【特許請求の範囲】
【請求項１】
マスク上のパターンを投影光学系を介してウエハ上に投影露光する時に所望のパターンが投影露光されるように、該マスク上のパターンを補正するようにしたマスクパターンのデータを作成するマスクパターンデータ作成方法において、
上記補正計算を行うために、露光領域を複数の計算メッシュ領域に分割する工程と、
各計算メッシュ領域上に周囲の領域から来る光量を計算する工程と、
該各計算メッシュ領域における周囲の領域から来る光量に応じて、マスクパターン寸法補正を行う工程とを含み、
上記マスクパターン寸法補正対象となるパターンが、配線部および、拡散層上に形成されたアクティブゲート部を含むゲートパターンであり、
上記アクティブゲート部が前記計算メッシュ領域の境界と交差する場合、該アクティブゲート部が跨がる各計算メッシュ領域について、周囲の領域から来る光量補正量の単純平均を光量補正量として、その補正光量に応じたマスク寸法補正量とし、
前記ゲートパターンのうち、個々のアクティブゲート部に対しては、マスク寸法補正量が一律であることを特徴とするマスクパターンデータ作成方法。
【請求項２】
マスク上のパターンを投影光学系を介してウエハ上に投影露光する時に所望のパターンが投影露光されるように、該マスク上のパターンを補正するようにしたマスクパターンのデータを作成するマスクパターンデータ作成方法において、
上記補正対象となるパターンが、配線部および、拡散層上に形成されたアクティブゲート部を含むゲートパターンであり、
設計マスクパターンデータから拡散層パターンを抽出する工程と、
抽出した拡散層パターンを予め定めた幅Δｗだけ拡幅して、第２の拡散層パターンを生成する工程と、
第２の拡散層パターン上に存在するゲートパターンを抽出して、拡張した第２のアクティブゲート部を生成する工程と、
前記補正を行うために、露光領域を複数の計算メッシュ領域に分割する工程と、
各計算メッシュ領域上に周囲の領域から来る光量を計算する工程と、
該各計算メッシュ領域における周囲の領域から来る光量に応じて、マスクパターン寸法補正を行う工程とを含み、
前記第２のアクティブゲート部が前記計算メッシュ領域の境界と交差する場合、該第２のアクティブゲート部が跨がる各計算メッシュ領域について、周囲の領域から来る光量補正量の単純平均を光量補正量として、その補正光量に応じたマスク寸法補正量とし、
前記ゲートパターンのうち、個々の第２のアクティブゲート部に対しては、マスク寸法補正量が一律であり、
前記配線部のうち、個々の第２のアクティブゲート部に含まれる部分に対するマスク寸法補正量は、上記一律のマスク寸法補正量であることを特徴とするマスクパターンデータ作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造プロセスに関し、特に、ＥＵＶ(Extreme Ultraviolet)リソグラフィなどのウエハ露光の際、フレアの影響をマスクパターンで補正し、微細かつ高精度なパターンを形成するためのマスクパターンデータ作成方法、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造工程に用いられるリソグラフィ技術としては、波長３６５ｎｍのｉ線リソグラフィ、２４８ｎｍのＫｒＦリソグラフィ、１９３ｎｍのＡｒＦリソグラフィなど光リソグラフィが用いられてきた。最近では、ＡｒＦリソグラフィでも解像度の要求を満たさなくなってきたことから、より解像度の出る液浸リソグラフィが盛んに検討されている。しかしながら、この液浸リソグラフィでもハーフピッチで４５ｎｍの解像が限界となる。そこで、波長１３．５ｎｍのＥＵＶがハーフピッチ３２ｎｍのリソグラフィ技術として盛んに検討されている。
【０００３】
ＥＵＶリソグラフィの課題の一つとして、レンズフレアの問題がある。ＥＵＶリソグラフィでは、露光波長が１３．５ｎｍと極めて短い。光吸収と屈折率の関係から、屈折レンズ系ではなく反射レンズ系を用いて投影露光している。多層膜ミラーで構成されている反射レンズのごく微細な表面ラフネスの影響で露光光が散乱され、迷光であるフレアを発生する。このフレアのため、パターン周辺の開口比率に応じて露光カブリが生じパターン寸法が変化する。これがレンズフレアの問題である。レジストやレンズのラフネスに依存するが、開口比率が１％上昇するごとに０．７ｎｍの寸法変化が生じることがある。
【０００４】
このレンズフレアの問題を解決するために、マスク上のパターンの幅を周辺のパターンの開口率に応じて調整し、所望の寸法精度のパターンを得るフレア補正技術が開発されている。このフレア補正技術は、下記特許文献１，２などに記載されている。
【０００５】
このフレア補正法では、周辺の領域から来る迷光量を対象パターンに積分し、その増加した光量に対応した分マスクパターンに寸法バイアスをかけて補正を行っている。すなわち、図２に示すように、露光領域を複数の計算メッシュ領域に区分し、対象とするパターンの周囲領域、例えば（αｉ＋ｌ，ｊ＋ｍ，δｉ＋ｌ，ｊ＋ｍ）が、対象のパターンを含む計算メッシュ領域（αｉ，ｊ，δｉ，ｊ）へ与える光量（フレア）を求め、対象とするパターンの周囲の各計算メッシュ領域に渡って、計算メッシュ領域（αｉ，ｊ，δｉ，ｊ）へ与える光量を積分的に計算する。
【０００６】
このようにして、フレアがない場合を基準として、フレアがある場合に、計算メッシュ領域（αｉ，ｊ，δｉ，ｊ）へ与える光量の増加を求め、その増加した光量の下で所望の寸法が得られるように、対象パターンへの寸法バイアス、即ち、対象の計算メッシュ領域上のマスクパターンに対し、光量の増加に見合った寸法補正を行う。
【０００７】
なお、この計算メッシュ領域の区分法としては、露光領域を均一の間隔のメッシュとする方法と、対象パターンの近傍ではメッシュ間隔が狭く、ある距離以上では広いメッシュ間隔として計算量を低減する方法などが提案されている。また、ある周辺メッシュ領域からの光量の算出に当たって、パターンの開口密度補正を行う方法も提案されている。
【０００８】
【特許文献１】米国特許第６８１５１２９号明細書
【特許文献２】特開２００４−１２６４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来のフレア補正法を、配線部とアクティブゲート部からなるゲートパターンに適用する場合、配線部とアクティブゲート部では要求される寸法精度が異なるにもかかわらず、一律の補正となることから、要求寸法精度の高いアクティブゲート部に合わせて細かな計算メッシュを設定する必要が生じていた。
【００１０】
その一例をパターンのレイアウト図を示した図３を用いて説明する。同図で符号１０１はゲート層のパターン、符号１１１は拡散層、符号１２１はフレアに伴う効果を求めるための計算メッシュを示す。
【００１１】
ゲートパターンは高い寸法精度が求められているが、特に高い寸法精度が要求されるのが、拡散層上に配置されているゲートパターン、いわゆるアクティブゲートパターン部である。そこではトランジスタ動作を安定に行うために、５％または１０％という高い寸法精度が要求されている。一方、拡散層外のいわゆるフィールド上のゲート層のパターンは配線として機能していて、アクティブゲートパターン部ほどには寸法精度は要求されていない。場合によっては断線や隣の配線との接触やショートがなければ許されるほどである。従って、図３に示すように、ゲート層パターン１０１には、高い寸法精度が要求される場所１１と、それほど要求されない場所１２，１３などが存在している。
【００１２】
図３の場所１１のように、アクティブゲートパターン部上に計算メッシュが設定されると、その計算メッシュ領域間の補正露光量差からフレア補正後のマスク寸法が変わることがある。これは、計算メッシュが相対的に粗く、離散処理していることに起因する。そのようなローカルな状況では、本来は、フレアではそのようなことが起こらない。従って、計算メッシュの粗さに起因して、一番肝要なアクティブゲートパターン部での寸法精度が十分でないという問題が生じる。
【００１３】
この問題を回避する方法として、従来は、計算メッシュ間隔を狭めていた。このため、領域全体に渡る計算量、データ量が増大し、ＥＤＡ処理時間が延びて、また大容量対応の計算処理システムが必要になってコストがかかり、また半導体装置の設計から量産までのターンアラウンドタイム(ＴＡＴ: Turn Around Time)が増加するという問題がある。
【００１４】
一方で、図３の場所１２，１３における配線部ではそれほど高い寸法精度が求められていないにも拘わらず、細かな計算メッシュの設定はオーバースペックになる。
【００１５】
本発明の目的は、パターン寸法精度を損なうことなく、フレア補償用のマスクデータ処理を簡便かつ高速に実施できるマスクパターンデータ方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一実施例によれば、寸法補正対象となるパターンが、配線部および、拡散層上に形成されたアクティブゲート部を含むゲートパターンであり、個々のアクティブゲート部に対しては、計算メッシュ領域における周辺領域から来る光量に応じたマスク寸法補正量が一律となるようにする。
【００１７】
本発明の他の実施例によれば、補正対象となるパターンが、配線部および、拡散層上に形成されたアクティブゲート部を含むゲートパターンであって、設計マスクパターンデータから拡散層パターンを抽出し、抽出した拡散層パターンを予め定めた幅Δｗだけ拡幅して、第２の拡散層パターンを生成する。そして、第２の拡散層パターン上に存在するゲートパターンを抽出して、拡張した第２のアクティブゲート部を生成する。そして、個々の第２のアクティブゲート部に対しては、計算メッシュ領域における周辺領域から来る光量に応じたマスク寸法補正量が一律となるようにする。さらに、配線部のうち、個々の第２のアクティブゲート部に含まれる部分に対するマスク寸法補正量は、上記一律のマスク寸法補正量であるようにする。
【発明の効果】
【００１８】
この実施例によれば、パターン寸法精度を損なうことなく、フレア補償用のマスクデータ処理を簡便かつ高速に実施できる。その結果、半導体装置の設計から量産までのターンアラウンドタイムを削減できる。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
本発明の第１実施形態を図１、図４、図５および図６を参照しながら説明する。図１は、本発明に係るマスクパターンデータ作成方法の一例を示すフローチャートである。本実施形態において、マスク寸法補正対象となるパターンは、配線部および、拡散層上に形成されたアクティブゲート部を含むゲートパターンである。
【００２０】
まずステップＳ２において、露光領域を複数の計算メッシュ領域に分割する。次にステップＳ２ａにおいて、設計マスクパターンデータから拡散層パターンを抽出する。
【００２１】
次にステップＳ３において、抽出した拡散層パターンを予め定めた幅Δｗだけ拡幅して、図形演算により拡幅した第２の拡散層パターンを生成する。この様子を図４に示す。
【００２２】
図４（ａ）は、拡散層パターン１１１とゲート層パターン１０１からなるオリジナルパターン、すなわち設計段階のパターンの一例を示す。続いて、図４（ｂ）に示すように、ステップＳ３において、拡散層パターン１１１を予め定めた幅Δｗだけ拡幅して、第２の拡散層パターン１１２を生成する。このとき拡幅幅Δｗは、適用するレジストプロセスや露光照明条件などに依存するが、リソグラフィの段階で作成する最小ゲート長の１．５倍から３．０倍に設定することが好ましい。
【００２３】
次にステップＳ４において、第２の拡散層パターン上に存在するゲートパターンを抽出して、拡張した第２のアクティブゲート部を生成する。例えば、図４（ｃ）に示すように、拡幅した第２の拡散層パターン１１２とゲート層パターン１０１との共通部分である拡張した第２のアクティブゲート部１０２を図形演算によって抽出する。ここで、拡張した第２のアクティブゲート部１０２以外のゲート層パターン１０１をゲート配線１０６と定義している。
【００２４】
次にステップＳ５において、図４（ｄ）に示すように、拡張した第２のアクティブゲート部１０２が、ステップＳ２で分割した計算メッシュ領域の境界を規定するグリッド１２１と交差しているか否かを判定する。グリッド１２１と交差している場合には、ステップＳ６に移行して、第２のアクティブゲート部１０２が跨るメッシュ領域に各々割り当てられたフレアに伴う露光補正量Ｄｉの単純平均の補正量ΣＤｉ／Ｎを、第２のアクティブゲート部１０２に適用する。ここで、Ｎは、跨っている計算メッシュ領域の数である。
【００２５】
跨いでいない場合は、ステップＳ７に移行して、該当メッシュ領域に割り当てられたフレアに伴う露光補正量Ｄを第２のアクティブゲート部１０２に適用する。
【００２６】
続いてステップＳ８において、拡張した第２のアクティブゲート部１０２以外のゲート層パターン１０１、即ち、ゲート配線１０６に関しては、そのゲート配線パターンを各メッシュ領域毎に区分し、各区分されたパターンに対し該当メッシュ領域に割り当てられたフレアに伴う露光補正量Ｄを適用する。
【００２７】
次にステップＳ９において、割り当てられたフレアに伴う補正露光量に基づき、該当パターン部のマスクパターン寸法補正を施す。
【００２８】
図４の（ｄ）は、拡張した第２のアクティブゲート部１０２が計算メッシュの境界を規定するグリッド１２１と交差している場合を例示している。第２のアクティブゲート部１０２に対応したマスクパターン１０２ａには、上下２つの計算メッシュ領域の平均のフレア起因の露光補正量から求められるマスク寸法バイアスが一様にかかっている。また、グリッド１２１によって上下に分割されたゲート配線パターン１０６ａ，１０６ｂには、それぞれの計算メッシュ領域に属するフレア起因の露光補正量から求められるマスク寸法バイアスがかけられている。
【００２９】
このように拡散層パターンを拡幅し、拡散層上に存在するアクティブゲート部を拡張することにより、拡散層上に形成されるゲートパターンの寸法均一性が高めることができる。すなわち、マスクバイアスをパターン分割して離散的に寸法補正を施した結果、ゲート配線部との境界に生じるパターン段差の影響が、拡散層上のアクティブゲート部に及ぼすのを防止することができる。この拡張部が、いわゆる段差の影響の緩衝領域として機能することが判る。
【００３０】
回路パターンへの本発明の適用例を図５に示す。ゲート層のパターンは、拡散層上に存在する拡張した第２のアクティブゲート部１０３，１０４，１０５に分けられ、その他の部分はゲート配線１０６として分割される。ここで、１１１は拡散層パターンを、１２１は計算メッシュの境界を規定するグリッドを示す。
【００３１】
図５において、第２のアクティブゲート部１０３は、計算メッシュ領域の内部に収まっているパターン例を示す。第２のアクティブゲート部１０４は、２つの計算メッシュ領域に跨がっているパターン例を示す。第２のアクティブゲート部１０５は、４つの計算メッシュ領域に跨がっているパターン例を示す。
【００３２】
参考までに、拡張した第２のアクティブゲート部１０３，１０４，１０５を抜き出し、その関係を明示したパターンを図６に示す。第２のアクティブゲート部１０４には、２つの計算メッシュ領域の平均のフレア起因の露光補正量から求められるマスク寸法バイアスが一様にかかっている。また、第２のアクティブゲート部１０５には、４つの計算メッシュ領域の平均のフレア起因の露光補正量から求められるマスク寸法バイアスが一様にかかっている。このように拡張した第２のアクティブゲート部内では、フレア補正という観点では、一様のマスクバイアス補正となっている。
【００３３】
なお、本技術はフレア起因の寸法変化に対応する補正技術であり、一種の干渉効果に起因するパターン近接効果補正、いわゆるＯＰＣ(Optical Proximity Correction)や、エッチングに伴って生じる寸法補正に関してはそれぞれ別個に補正を行うことになる。
【００３４】
本実施形態に係るマスクパターンデータ作成方法は、コンピュータプログラムとしてコード化可能であり、各種プログラムやデータを保存する記録媒体（例えば、ＲＡＭ、ＲＯＭ、ハードディスクドライブ、光ディスクドライブなど）および各種演算を実行するプロセッサなどを備えたコンピュータ上で容易に実施できる。
【００３５】
このように本方法と同じ寸法精度を従来法で得ようとする場合、計算メッシュを半分以下に狭める必要があって、計算メッシュ幅の二乗に比例して増大する補正計算量、および補正データ量が大幅に増える。それに伴い、補正マスクパターン生成にかかるターンアラウンドタイム（ＴＡＴ）も４倍増えてしまう。これに対して本実施形態では、計算メッシュ幅を小さくすることなく、フレア補償用のマスクデータ処理を簡便かつ高速に実施できる。従って、ターンアラウンドタイムは４倍改善し、補正計算量、および補正データ量が１／４になってマスク作成が容易になる。
【００３６】
実施の形態２．
本実施形態では、第１実施形態で説明したマスクパターンデータ作成方法を用いて、例えば、ＥＵＶリソグラフィ用の露光マスク上にマスクパターンを作成し、続いて、作成したマスクパターンを用いて半導体ウエハを露光することによって、半導体メモリ装置を製造する。ここでは、ＤＲＡＭに適用した例を示すが、これに限らずフラッシュメモリなどにも応用可能である。
【００３７】
ここで扱ったメモリは、図７の装置構成図に示すように、ビット情報を記憶するメモリセルのマトリックスからなるメモリセルアレー部２０１と、そのメモリセルへの直接のデータ書き込みおよび読み出し機能を有するメモリマット直接周辺回路部２０２と、データ演算、外部との入出力、電源供給などを担当する周辺回路部２０３などで構成される。
【００３８】
メモリ半導体装置では、単位面積当たりのメモリ集積度を極力高めてビットコストを高めることが要求されており、そのため、メモリセルアレー部２０１は、最も微細でかつ集積度も高いパターンが配置されている。しかし、メモリセルアレー部２０１は、同じパターンが規則的に並んでいるため、フレア補正に対するパターン補正も比較的容易でマニュアル補正で対応可能である。また、品種展開の際、コアのメモリセルアレー部２０１は流用利用可能なため、ＥＤＡ(Electrical Design Automation)に負荷がかかっても十分回収ができる。そこで、このメモリセルアレー部２０１は、本方法を用いず従来法でマスクパターンを補正しても構わない。
【００３９】
メモリマット直接周辺回路部２０２についても、品種展開の際、比較的密度の同じパターンが用いられ、しかも隣接のパターン群が固定のメモリマット直接周辺回路部２０２である。そのため、このパターン補正も比較的容易で、変更も少ないため、ここも本方法を用いず従来法でマスクパターンを補正しても構わない。
【００４０】
一方、周辺回路部２０３は、品種展開の際、大きくパターンが変わる場所であり、品種展開を容易にする上で、そこでのマスクパターン補正のターンアラウンドタイム短縮が求められる。従来法において計算メッシュが粗い場合、周辺回路部とはいえアクティブゲート部の寸法精度を確保できないが、第１実施形態で示した本方法を適用すると、計算メッシュが粗いにもかかわらず、所望の寸法精度を得ることができる。マスクパターンデータ生成の高速化は、パターン設計から半導体装置製造までのターンアラウンドタイム削減に極めて有効であり、製造された半導体装置の市場投入期間を短縮でき、半導体装置の付加価値を高めることができる。特に、品種展開の際にネックとなる部分のマスクパターン補正のターンアラウンドタイム削減が可能になり、非常に有効となる。
【００４１】
このように本実施形態では、従来法に比べ、寸法精度を犠牲にすることなく、半導体メモリ装置のフレア補償用のマスクデータ処理を簡便、かつ高速で、マスクパターンデータ量もコンパクトな状態でマスクパターンデータを生成することができる。
【産業上の利用可能性】
【００４２】
本発明は、微細かつ高精度なパターンを含む半導体装置を高い生産効率で製造できる点で、産業上極めて有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るマスクパターンデータ作成方法の一例を示すフローチャートである。
【図２】従来のフレア補正の計算概念を示した説明図である。
【図３】従来法の問題点を説明するパターンレイアウトの一例を示す平面図である。
【図４】図４（ａ）〜図４（ｄ）は、本発明に係るマスクパターン寸法補正処理の一例を示す平面図である。
【図５】回路パターンへの適用例を示す平面図である。
【図６】図５において、拡張した第２のアクティブゲート部１０３，１０４，１０５のみを示す平面図である。
【図７】本発明が適用可能な半導体メモリ装置の構成例を示す平面図である。
【符号の説明】
【００４４】
１０１  ゲートパターン、
１０２，１０３，１０４，１０５  拡張した第２のアクティブゲート部、
１０２ａ  対応マスクパターン、
１０６  ゲート配線、  １０６ａ，１０６ｂ  ゲート配線パターン、
１１１  拡散層パターン、  １１２  拡幅した第２の拡散層パターン、
１２１  グリッド、  ２０１  メモリセルアレー部、
２０２  メモリマット直接周辺回路部、  ２０３  周辺回路部。
【図１】
0005322443.tif 000002
【図２】
0005322443.tif 000003
【図３】
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【図４】
0005322443.tif 000005
【図５】
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【図６】
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【図７】
0005322443.tif 000008