(57)【特許請求の範囲】
【請求項１】
被測定信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成する遅延部と、
前記複数の遅延信号のそれぞれを、基準クロックの第１位相で取り込む第１取込部と、
前記複数の遅延信号のそれぞれを、前記基準クロックの前記第１位相と異なる第２位相で取り込む第２取込部と、
前記第１取込部が取り込んだ前記複数の遅延信号および前記第２取込部が取り込んだ前記複数の遅延信号のそれぞれの値に基づいて、前記被測定信号の変化点を検出する変化点検出部と
を備える装置。
【請求項２】
前記第１取込部は、前記複数の遅延信号のそれぞれを、前記基準クロックの立上りエッジで取り込み、
前記第２取込部は、前記複数の遅延信号のそれぞれを、前記基準クロックの立下りエッジで取り込む
請求項１に記載の装置。
【請求項３】
前記変化点検出部は、前記第１取込部および前記第２取込部がそれぞれ取り込んだ前記複数の遅延信号の値を前記被測定信号上における時系列順に並べた場合において、隣接する２つの値が異なることを条件として、当該２つの値の取込タイミングの間に前記被測定信号が変化したことを検出する請求項２に記載の装置。
【請求項４】
前記基準クロックのクロック数をカウントするカウント部を更に備え、
前記変化点検出部は、前記カウント部がカウントしたクロック数と、前記第１取込部および前記第２取込部がそれぞれ取り込んだ前記複数の遅延信号の値とに基づいて、前記被測定信号の変化点のタイミングを検出する請求項３に記載の装置。
【請求項５】
前記遅延部は、前記基準クロックの同一サイクルにおいて前記第１取込部および前記第２取込部がそれぞれ取り込む前記複数の遅延信号の値を前記被測定信号上に時系列順に並べた場合において、各値の取込タイミングが前記基準クロックの１周期内に収まるように前記被測定信号を遅延させる請求項４に記載の装置。
【請求項６】
デューティー比が５０％の前記基準クロックを発生する基準クロック発生部を更に備える請求項５に記載の装置。
【請求項７】
前記遅延部は、前記第１取込部が取り込む前記複数の遅延信号の値および前記第２取込部が取り込む前記複数の遅延信号の値を前記被測定信号上において時系列に並べた場合において、前記第１取込部が取り込む前記遅延信号の値の取込タイミングおよび前記第２取込部が取り込む前記遅延信号の値の取込タイミングが交互に並ぶように前記被測定信号を遅延させ、
当該装置は、前記第１取込部および前記第２取込部がそれぞれ取り込んだ前記複数の遅延信号の値を前記被測定信号上における時系列順に並べた場合において隣接する２つの値の取込タイミングの間に前記被測定信号が変化したことを前記変化点検出部が検出したことに応じて、当該２つの値の取込タイミングの間隔が小さくなるように前記基準クロックのデューティー比を変更するデューティー調整部を更に備え、
前記変化点検出部は、前記デューティー調整部が前記基準クロックのデューティー比を変更した後に再度前記被測定信号の変化点を検出する請求項５に記載の装置。
【請求項８】
被測定信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成し、
前記複数の遅延信号のそれぞれを、基準クロックの第１位相で取り込み、
前記複数の遅延信号のそれぞれを、前記基準クロックの前記第１位相と異なる第２位相で取り込み、
前記基準クロックの第１位相で取り込んだ前記複数の遅延信号および前記基準クロックの第２位相で取り込んだ前記複数の遅延信号のそれぞれの値に基づいて、前記被測定信号の変化点を検出する
方法。
【請求項９】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験するための試験信号を前記被試験デバイスへ供給する試験信号供給部と、
前記被試験デバイスが前記試験信号に応じて出力する応答信号の変化タイミングを測定する検出装置と、
を備え、
前記検出装置は、
前記応答信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成する遅延部と、
前記複数の遅延信号のそれぞれを、基準クロックの第１位相で取り込む第１取込部と、
前記複数の遅延信号のそれぞれを、前記基準クロックの前記第１位相と異なる第２位相で取り込む第２取込部と、
前記第１取込部が取り込んだ前記複数の遅延信号および前記第２取込部が取り込んだ前記複数の遅延信号のそれぞれの値に基づいて、前記応答信号の変化点を検出する変化点検出部と、
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定信号の変化点を検出する装置、方法および試験装置に関する。
【背景技術】
【０００２】
特許文献１には、パルスのエッジのタイミングを測定する時間測定回路が記載されている。この時間測定回路は、クロックをカウントするカウンタと、カウンタの値をラッチするラッチと、クロックに同期した三角波信号を発生する三角波発生回路と、Ａ／Ｄコンバータと、加算器とを備える。
【０００３】
ラッチは、被測定パルスのエッジにおいて、カウンタの値を取り込む。Ａ／Ｄコンバータは、被測定パルスのエッジにおいて、三角波信号のレベルをサンプルする。加算器は、ラッチに取り込まれたカウント値とＡ／Ｄコンバータの出力データと加算して被測定パルスのエッジのタイミングとして出力する。このような時間測定回路によれば、測定パルスのエッジのタイミングを、クロックの１周期未満の精度で測定することができる。
【０００４】
【特許文献１】特開平６−９４８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、高速且つ高精度なＡ／Ｄコンバータは高価であることから、特許文献１に示されるようなＡ／Ｄコンバータを用いた時間測定回路は、コストが高かった。特に、試験装置の分野においては、多数の時間測定回路を用いるので、簡易な構成の安価な時間測定回路が求められていた。
【０００６】
そこで本発明は、上記の課題を解決することのできる装置、方法および試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、被測定信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成する遅延部と、前記複数の遅延信号のそれぞれを、基準クロックの第１位相で取り込む第１取込部と、前記複数の遅延信号のそれぞれを、前記基準クロックの前記第１位相と異なる第２位相で取り込む第２取込部と、前記第１取込部が取り込んだ前記複数の遅延信号および前記第２取込部が取り込んだ前記複数の遅延信号のそれぞれの値に基づいて、前記被測定信号の変化点を検出する変化点検出部とを備える装置を提供する。
【０００９】
本発明の第２の形態においては、被測定信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成し、前記複数の遅延信号のそれぞれを、基準クロックの第１位相で取り込み、前記複数の遅延信号のそれぞれを、前記基準クロックの前記第１位相と異なる第２位相で取り込み、前記基準クロックの第１位相で取り込んだ前記複数の遅延信号および前記基準クロックの第２位相で取り込んだ前記複数の遅延信号のそれぞれの値に基づいて、前記被測定信号の変化点を検出する方法を提供する。
【００１１】
本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスを試験するための試験信号を前記被試験デバイスへ供給する試験信号供給部と、前記被試験デバイスが前記試験信号に応じて出力する応答信号の変化タイミングを測定する検出装置と、を備え、前記検出装置は、前記応答信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成する遅延部と、前記複数の遅延信号のそれぞれを、基準クロックの第１位相で取り込む第１取込部と、前記複数の遅延信号のそれぞれを、前記基準クロックの前記第１位相と異なる第２位相で取り込む第２取込部と、前記第１取込部が取り込んだ前記複数の遅延信号および前記第２取込部が取り込んだ前記複数の遅延信号のそれぞれの値に基づいて、前記応答信号の変化点を検出する変化点検出部と、を有する試験装置を提供する。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本実施形態に係る試験装置１０の構成を被試験デバイス２００とともに示す。試験装置１０は、半導体デバイス等の被試験デバイス２００を試験する。
【００１６】
試験装置１０は、試験信号供給部１２と、検出装置１４と、判定部１８とを備える。試験信号供給部１２は、被試験デバイス２００を試験するための試験信号を、被試験デバイス２００へ供給する。
【００１７】
検出装置１４は、被試験デバイス２００が試験信号に応じて出力する応答信号を、被測定信号として受ける。そして、検出装置１４は、被測定信号の変化タイミングを測定する。検出装置１４は、一例として、被測定信号の立上りエッジまたは立下りエッジのタイミングを測定する。
【００１８】
判定部１８は、検出装置１４の測定結果を受けて、被試験デバイス２００の良否を判定する。そして、判定部１８は、判定結果を例えば外部の制御装置等に出力する。
【００１９】
図２は、本実施形態に係る検出装置１４の構成を示す。検出装置１４は、基準クロック発生部６０と、遅延部６２と、第１取込部６４と、第２取込部６６と、カウント部６８と、変化点検出部７０とを備える。
【００２０】
基準クロック発生部６０は、基準クロックを発生する。基準クロック発生部６０は、一例として、デューティー比が５０％の基準クロックを発生してよい。
【００２１】
遅延部６２は、被測定信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成する。遅延部６２は、一例として、互いに異なる遅延量に設定された複数の遅延素子７２を有してよい。複数の遅延素子７２のそれぞれは、被測定信号を遅延させた遅延信号を出力する。本実施形態においては、遅延部６２は、第１から第４の遅延信号を生成する。
【００２２】
第１取込部６４は、複数の遅延信号のそれぞれの値（論理値）を、基準クロックの第１位相で取り込む。第１取込部６４は、一例として、複数の遅延信号のそれぞれの値を、基準クロックの立上りエッジで取り込んでよい。
【００２３】
本実施形態において、第１取込部６４は、複数の遅延信号に一対一で対応する複数の第１ラッチ部７４を有する。複数の第１ラッチ部７４のそれぞれは、基準クロックの立上りエッジのタイミングにおいて、対応する遅延信号の値を取り込む。
【００２４】
第２取込部６６は、複数の遅延信号のそれぞれの値（論理値）を、基準クロックの第１位相と異なる第２位相で取り込む。第２取込部６６は、一例として、複数の遅延信号のそれぞれの値を、基準クロックの立下りエッジで取り込んでよい。
【００２５】
本実施形態においては、第２取込部６６は、複数の遅延信号に一対一で対応する複数の第２ラッチ部７６を有する。複数の第２ラッチ部７６のそれぞれは、基準クロックの立下りエッジのタイミングにおいて、対応する遅延信号の値を取り込む。
【００２６】
カウント部６８は、基準クロック発生部６０が発生した基準クロックのクロック数をカウントする。カウント部６８は、一例として、基準時刻においてリセットされ、基準時刻からの基準クロックのクロック数をカウントしてよい。
【００２７】
変化点検出部７０は、第１取込部６４が取り込んだ複数の遅延信号および第２取込部６６が取り込んだ複数の遅延信号のそれぞれの値に基づいて、被測定信号の変化点のタイミングを検出する。変化点検出部７０は、一例として、被測定信号の変化点のタイミングとして、被測定信号の立上りエッジのタイミングまたは立下りエッジのタイミングを検出してよい。なお、変化点検出部７０による被測定信号の変化点のタイミングの検出についての詳細については、次の図３においても説明する。
【００２８】
図３は、本実施形態に係る第１〜第４の遅延信号、基準クロックおよび被測定信号の一例を示す。遅延部６２は、基準クロックの同一サイクルにおいて第１取込部６４および第２取込部６６がそれぞれ取り込む複数の遅延信号の値を被測定信号上に時系列順に並べた場合において、各値の取込タイミングが基準クロックの１周期内に収まるように被測定信号を遅延させる。これにより、遅延部６２は、基準クロックの一周期未満の時間毎に、第１取込部６４および第２取込部６６に被測定信号の値を取り込ませることができる。
【００２９】
例えばＮ本（Ｎは２以上の整数）の遅延信号を生成する場合、遅延部６２は、基準クロックの１／（２×Ｎ）周期に対応する時間ずつ、互いの遅延時間をずらした遅延信号を生成してよい。これにより、遅延部６２は、基準クロックのデューティー比が５０％であれば、立上りエッジで第１取込部６４が取り込んだ複数の遅延信号の値および立下りエッジで第２取込部６６が取り込んだ複数の遅延信号の値を被測定信号上に時系列に並べた場合に、各値の取込タイミングを基準クロックの１周期内に収めることができる。
【００３０】
変化点検出部７０は、第１取込部６４が取り込んだ複数の遅延信号の値および第２取込部６６が取り込んだ複数の遅延信号の値を、基準クロックのサイクル毎に読み出す。そして、変化点検出部７０は、一例として、第１取込部６４および第２取込部６６がそれぞれ取り込んだ複数の遅延信号の値を被測定信号上における時系列順に並べた場合において、隣接する２つの値が異なることを条件として、当該２つの値の取込タイミングの間に被測定信号が変化したことを検出する。
【００３１】
変化点検出部７０は、例えば、隣接する２つの値がＬ論理からＨ論理に切り替わる部分、または、隣接する２つの値がＨ論理からＬ論理に切り替わる部分を検出して、この２つの値の取込タイミングの間において被測定信号が変化しと判断する。変化点検出部７０は、一例として、外部からの指定に応じて、Ｌ論理からＨ論理に切り替わる部分を検出するか、または、Ｈ論理からＬ論理に切り替わる部分を検出するかが設定されてよい。
【００３２】
図３の例においては、変化点検出部７０は、遅延信号の値を被測定信号上における時系列順に並べた場合における、３番目の取込タイミング（Ｌ論理）と４番目の取込タイミング（Ｈ論理）との間において、被測定信号の値が変化したことを検出する。そして、変化点検出部７０は、基準クロックの１周期内における変化点のタイミングを、検出した隣接する２つの値が異なる取込タイミングから算出する。このような変化点検出部７０は、被測定信号の値が変化する変化点のタイミングを、基準クロックの１周期未満の精度で検出することができる。
【００３３】
さらに、変化点検出部７０は、一例として、カウント部６８がカウントしたクロック数と、第１取込部６４および第２取込部６６がそれぞれ取り込んだ複数の遅延信号の値とに基づいて、被測定信号の変化点のタイミングを検出してよい。これにより、変化点検出部７０は、基準クロックの１周期以上の時間を測定することができる。
【００３４】
以上のような検出装置１４によれば、Ａ／Ｄコンバータ等の高価なデバイスを用いることなく、被測定信号の変化点のタイミングを基準クロックの１周期未満の精度で検出することができる。すなわち、このような検出装置１４によれば、被測定信号の変化点のタイミングを精度良く検出することができる。
【００３５】
なお、検出装置１４は、基準クロックの第１位相および第２位相以外の位相で、複数の遅延信号の値を取り込む取込部を更に備えてよい。検出装置１４は、例えば、基準クロックの立上りエッジと立下りエッジとの中間位相等において複数の遅延信号を取り込む取込部を更に備えてよい。
【００３６】
例えば、検出装置１４は、ＱＤＲ（Ｑｕａｄ  Ｄａｔａ  Ｒａｔｅ）によるメモリのデータ転送のように、基準クロックの１周期を４分の１周期毎に分割した各位相を表わすタイミングを生成し、それぞれの位相において複数の遅延信号を取り込んでもよい。そして、この場合において、変化点検出部７０は、第１位相および第２位相以外の位相で取り込んだ複数の遅延信号の値を含めて、被測定信号の変化点を検出する。このような検出装置１４は、より精度良く被測定信号の変化点のタイミングを検出することができる。また、さらに、検出装置１４は、第１取込部６４、第２取込部６６、カウント部６８および変化点検出部７０がＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等により構成されてもよい。
【００３７】
図４は、本実施形態の第１変形例に係る検出装置１４の構成を示す。本変形例に係る検出装置１４は、図２に示された本実施形態に係る検出装置１４と略同一の構成および機能を採るので、図２に示された検出装置１４が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００３８】
遅延部６２は、被測定信号を遅延することに代えて、基準クロック発生部６０が発生した基準クロックを互いに異なる遅延時間遅延させた複数の遅延信号を生成する。本変形例においても、遅延部６２は、一例として、互いに異なる遅延量に設定された、基準クロックを遅延させる複数の遅延素子７２を有してよい。
【００３９】
第１取込部６４は、被測定信号の値（論理値）を、複数の遅延信号のそれぞれの第１位相で取り込む。第１取込部６４は、一例として、被測定信号の値を、複数の遅延信号のそれぞれの立上りエッジで取り込んでよい。本変形例においても、第１取込部６４は、複数の遅延信号に一対一で対応する複数の第１ラッチ部７４を有してよい。複数の第１ラッチ部７４のそれぞれは、対応する遅延信号の立上りエッジのタイミングにおいて、被測定信号の値を取り込む。
【００４０】
第２取込部６６は、被測定信号の値（論理値）を、複数の遅延信号のそれぞれの第２位相で取り込む。第２取込部６６は、一例として、被測定信号の値を、複数の遅延信号のそれぞれの立下りエッジで取り込んでよい。本変形例においても、第２取込部６６は、複数の遅延信号に一対一で対応する複数の第２ラッチ部７６を有してよい。複数の第２ラッチ部７６のそれぞれは、対応する遅延信号の立下りエッジのタイミングにおいて、被測定信号の値を取り込む。このような本変形例に係る検出装置１４も、図２に示した検出装置１４と同様に、Ａ／Ｄコンバータ等の高価なデバイスを用いることなく、被測定信号の変化点のタイミングを基準クロックの１周期未満の精度で検出することができる。
【００４１】
図５は、本実施形態の第２変形例に係る検出装置１４の構成を示す。本変形例に係る検出装置１４は、図２に示された本実施形態に係る検出装置１４と略同一の構成および機能を採るので、図２に示された検出装置１４が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００４２】
本変形例に係る検出装置１４は、デューティー調整部８０を更に備える。デューティー調整部８０は、基準クロック発生部６０が発生する基準クロックのデューティー比を変更する。
【００４３】
図６は、第２変形例に係る第１〜第４の遅延信号、基準クロックおよび被測定信号の一例を示す。本変形例において、遅延部６２は、第１取込部６４が取り込む複数の遅延信号の値および第２取込部６６が取り込む複数の遅延信号の値を被測定信号上において時系列に並べた場合において、第１取込部６４が取り込む遅延信号の値および第２取込部６６が取り込む遅延信号の値が交互に並ぶように被測定信号を遅延させる。
【００４４】
遅延部６２は、一例として、各遅延信号の間の遅延差を、基準クロックの第１位相（例えば立上りエッジ）から第２位相（例えば立下りエッジ）までの間隔より大きくしてよい。これにより、遅延部６２は、第１取込部６４が取り込む遅延信号の値の取込タイミングおよび第２取込部６６が取り込む遅延信号の値の取込タイミングを交互に並べることができる。
【００４５】
デューティー調整部８０は、第１取込部６４および第２取込部６６がそれぞれ取り込んだ複数の遅延信号の値を被測定信号上における時系列順に並べた場合において隣接する２つの値の取込タイミングの間に被測定信号が変化したことを変化点検出部７０が検出したことに応じて、当該２つの値の取込タイミングの間隔Ｐが小さくなるように基準クロックのデューティー比を変更する。デューティー調整部８０は、一例として、基準クロックの第１位相（例えば立上りエッジ）のタイミングを固定した状態で、基準クロックの第２位相（例えば立下りエッジまたは立上りエッジ）のタイミングを変化させることにより、基準クロックのデューティー比を変更してよい。
【００４６】
そして、変化点検出部７０は、デューティー調整部８０が基準クロックのデューティー比を変更した後に再度被測定信号の変化点を検出する。すなわち、まず、試験信号供給部１２は、被試験デバイス２００に試験信号を与えて応答信号（被測定信号）を出力させる。変化点検出部７０は、所定のデューティー比に設定されたクロックにより被試験デバイス２００が出力した被測定信号の変化点を検出する。
【００４７】
続いて、デューティー調整部８０は、変化点を間に挟む隣接する２つの値の取込タイミングの間隔Ｐが小さくなるように、基準クロックのデューティー比を変更する。デューティー調整部８０は、一例として、基準クロックの立下りエッジまたは立上りエッジの一方の位相を変更して、基準クロックのデューティー比を変更してよい。続いて、試験信号供給部１２は、被試験デバイス２００に同一の試験信号を与えて同一の応答信号（被測定信号）を出力させる。
【００４８】
そして、変化点検出部７０は、デューティー比が変更されたクロックにより被試験デバイス２００が出力した同一の被測定信号の変化点を再度検出する。検出装置１４は、以上の処理を繰返して、遅延信号の変化点のタイミングと、基準クロックの第１位相または第２位相とを近づける。これにより、検出装置１４によれば、被測定信号の変化点のタイミングをより精度良く測定することができる。
【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５０】
【図１】図１は、本実施形態に係る試験装置１０の構成を被試験デバイス２００とともに示す。
【図２】図２は、本実施形態に係る検出装置１４の構成を示す。
【図３】図３は、本実施形態に係る第１〜第４の遅延信号、基準クロックおよび被測定信号の一例を示す。
【図４】図４は、本実施形態の第１変形例に係る検出装置１４の構成を示す。
【図５】図５は、本実施形態の第２変形例に係る検出装置１４の構成を示す。
【図６】図６は、第２変形例に係る第１〜第４の遅延信号、基準クロックおよび被測定信号の一例を示す。
【符号の説明】
【００５１】
１０  試験装置
１２  試験信号供給部
１４  検出装置
１８  判定部
６０  基準クロック発生部
６２  遅延部
６４  第１取込部
６６  第２取込部
６８  カウント部
７０  変化点検出部
７２  遅延素子
７４  第１ラッチ部
７６  第２ラッチ部
８０  デューティー調整部
２００  被試験デバイス
【図１】
0005210646.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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