(57)【特許請求の範囲】
【請求項１】
第１電源ライン及び第２電源ラインに流入する信号の立ち上がり時間を検出する検出部と、
該検出部の出力信号をバッファリングして出力するプリドライバと、
該プリドライバの出力信号に応じて動作して前記第１電源ライン及び第２電源ラインを互いに接続させる電源クランプと
を備えるが、
前記検出部が、
前記第１電源ライン及び第２電源ライン間に直列接続されたＲＣフィルタと、
前記第１電源ライン及び第２電源ライン間に接続された第１トランジスタ及び第２トランジスタを含み、該ＲＣフィルタの出力を反転させて出力する第１インバータと、
前記第１電源ラインと前記第１インバータの前記第１トランジスタのソース端との間に接続され、前記第１電源ライン及び第２電源ラインに電源ノイズを印加する場合、前記第１インバータの前記第１トランジスタ及び前記第２トランジスタを介して漏れ電流が流れることを遮断する第１キャパシタと
を備えることを特徴とするＥＳＤ保護回路。
【請求項２】
前記ＲＣフィルタが、前記第１電源ライン及び第２電源ライン間に直列接続された第１抵抗及び第２キャパシタからなることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第１インバータが、前記第１抵抗と前記第２キャパシタとが接続された第１ノードと、前記プリドライバとの間に接続されることを特徴とする請求項２に記載のＥＳＤ保護回路。
【請求項４】
前記第１トランジスタがＰＭＯＳトランジスタであり、前記第２トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記プリドライバが、前記検出部の出力信号をバッファリングして出力するため、前記第１インバータの出力端にチェーン状に接続された少なくとも２つの第２インバータからなることを特徴とする請求項１ないし４のいずれかに記載のＥＳＤ保護回路。
【請求項６】
前記電源ノイズが、前記ＲＣフィルタのＲＣ時定数よりも速い速度で変化することを特徴とする請求項５に記載のＥＳＤ保護回路。
【請求項７】
前記第１キャパシタが、前記第１インバータの寄生キャパシタンスよりも大きな静電容量を有することを特徴とする請求項６に記載のＥＳＤ保護回路。
【請求項８】
前記電源クランプが、前記第１電源ライン及び第２電源ライン間に接続され、前記プリドライバの出力信号に応答して動作する第３トランジスタからなることを特徴とする請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記第３トランジスタが、ＮＭＯＳトランジスタであることを特徴とする請求項８に記載のＥＳＤ保護回路。
【請求項１０】
前記第３トランジスタが、前記第１電源ライン及び第２電源ライン間に電源を印加していない状態で、前記ＲＣフィルタの時定数よりも小さな立ち上がり時間と、前記時定数よりも小さいか等しいＥＳＤストレス電流とが前記第１電源ライン及び第２電源ラインに流入する場合、ターンオンされ、前記第１電源ライン及び第２電源ライン間に電流経路を形成して前記ＥＳＤストレス電流に対応することを特徴とする請求項８に記載のＥＳＤ保護回路。
【請求項１１】
前記第３トランジスタが、第１電源ライン及び第２電源ライン間に電源を印加していない状態で、前記ＲＣフィルタの時定数よりも遅い速度でランプアップされる電源を前記第１電源ライン及び第２電源ラインに印加する場合、ターンオフ状態を保持し、前記第１電源ライン及び第２電源ライン間の電流経路を遮断することを特徴とする請求項８に記載のＥＳＤ保護回路。
【請求項１２】
前記第３トランジスタが、第１電源ライン及び第２電源ライン間に電源を印加していない状態で、前記ＲＣフィルタの時定数よりも遅い速度でランプアップされる電源を前記第１電源ライン及び第２電源ラインに印加した後、前記時定数よりも多くの時間が経過する場合、ターンオフ状態を保持し、前記第１電源ライン及び第２電源ライン間の電流経路を遮断することを特徴とする請求項８に記載のＥＳＤ保護回路。
【請求項１３】
前記第３トランジスタが、前記第１電源ライン及び第２電源ライン間に電源を印加する場合、ターンオフ状態を保持し、前記第１電源ライン及び第２電源ライン間の電流経路を遮断することを特徴とする請求項８に記載のＥＳＤ保護回路。
【請求項１４】
前記第１キャパシタが、前記第１電源ライン及び第２電源ライン間に電源を印加した状態で、前記第１電源ライン及び第２電源ラインに前記時定数よりも速い速度で変化する前記電源ノイズが流入する場合、前記第１インバータを介して発生する前記漏れ電流を遮断することを特徴とする請求項１３に記載のＥＳＤ保護回路。
【請求項１５】
前記プリドライバが、
前記第１電源ラインに接続された第２抵抗と、
該第２抵抗と前記第２電源ラインとの間に接続され、前記第１インバータの出力信号に応じて動作する第３トランジスタと、
前記第１電源ラインと、前記第２抵抗と前記第３トランジスタとが接続された第２ノードとの間で、前記第２抵抗に並列接続された第３キャパシタと、
前記第２ノードの電位を反転させて出力する第２インバータと
を備えることを特徴とする請求項１ないし４のいずれかに記載のＥＳＤ保護回路。
【請求項１６】
前記電源ノイズが、前記ＲＣフィルタのＲＣ時定数よりも速い速度で変化することを特徴とする請求項１５に記載のＥＳＤ保護回路。
【請求項１７】
前記第１キャパシタが、前記第１インバータの寄生キャパシタンスよりも大きな静電容量を有することを特徴とする請求項１６に記載のＥＳＤ保護回路。
【請求項１８】
前記電源クランプが、前記第１電源ライン及び第２電源ライン間に接続され、前記プリドライバの出力信号に応答して動作する第４トランジスタからなることを特徴とする請求項１７に記載のＥＳＤ保護回路。
【請求項１９】
前記第４トランジスタが、ＮＭＯＳトランジスタであることを特徴とする請求項１８に記載のＥＳＤ保護回路。
【請求項２０】
前記第４トランジスタが、前記第１電源ライン及び第２電源ライン間に電源を印加していない状態で、前記ＲＣフィルタの時定数よりも小さな立ち上がり時間と、前記時定数よりも小さいか等しいＥＳＤストレス電流とが前記第１電源ライン及び第２電源ラインに流入する場合、ターンオンされ、前記第１電源ライン及び第２電源ライン間に電流経路を形成して前記ＥＳＤストレス電流に対応することを特徴とする請求項１８に記載のＥＳＤ保護回路。
【請求項２１】
前記第４トランジスタが、第１電源ライン及び第２電源ライン間に電源を印加していない状態で、前記ＲＣフィルタの時定数よりも遅い速度でランプアップされる電源を前記第１電源ライン及び第２電源ラインに印加する場合、ターンオフ状態を保持し、前記第１電源ライン及び第２電源ライン間の電流経路を遮断することを特徴とする請求項１８に記載のＥＳＤ保護回路。
【請求項２２】
前記第４トランジスタが、第１電源ライン及び第２電源ライン間に電源を印加していない状態で、前記ＲＣフィルタの時定数よりも遅い速度でランプアップされる電源が前記第１電源ライン及び第２電源ラインに印加された後、前記時定数よりも多くの時間が経過する場合、ターンオフ状態を保持し、前記第１電源ライン及び第２電源ライン間の電流経路を遮断することを特徴とする請求項１８に記載のＥＳＤ保護回路。
【請求項２３】
前記第４トランジスタが、前記第１電源ライン及び第２電源ライン間に電源を印加する場合、ターンオフ状態を保持し、前記第１電源ライン及び第２電源ライン間の電流経路を遮断することを特徴とする請求項１８に記載のＥＳＤ保護回路。
【請求項２４】
前記第１キャパシタが、前記第１電源ライン及び第２電源ライン間に電源を印加した状態で、前記第１電源ライン及び第２電源ラインに前記時定数よりも速い速度で変化する前記電源ノイズが流入する場合、前記第１インバータを介して発生する前記漏れ電流を遮断することを特徴とする請求項２３に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に関し、特に、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路に関し、より詳しくは、ＲＢＮＢ（Ｒａｉｌ  Ｂａｓｅｄ  Ｎｏｎ−Ｂｒｅａｋｄｏｗｎ）ＥＳＤ保護回路に関する。
【背景技術】
【０００２】
半導体チップの入／出力パッド（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  ｐａｄ）上に加えられる静電放電、いわゆるＥＳＤによってもたらされるサージ電圧とサージ電流に対して耐性が求められることから、半導体チップの入／出力パッドにはＥＳＤ保護回路が接続される。
【０００３】
マイクロチップにおいて、それぞれの入／出力パッドで、ＥＳＤストレスに対する内部のコア回路（又は、出力バッファ、入力バッファ）を保護する方式としては、ＤＰＢ（Ｄｉｒｅｃｔ  Ｐａｄ  Ｂａｓｅｄ）ＥＳＤ保護回路とＰＲＢ（Ｐｏｗｅｒ  Ｒａｉｌ  Ｂａｓｅｄ）ＥＳＤ保護回路とがある。このうち、ＤＰＢＥＳＤ保護回路は、個別の入／出力パッドにあるＥＳＤ保護回路が入／出力パッドに流入したＥＳＤストレスに対応する方式であり、ＰＲＢＥＳＤ保護回路は、個別の入／出力パッドにバイパスダイオード経路のみを設け、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓ間に設けられた電源クランプを用いてＥＳＤストレスに対応する方式である。
【０００４】
図１は、一般のＤＰＢＥＳＤ保護回路の動作特性を説明するための回路図である。
【０００５】
ＤＰＢＥＳＤ保護回路は、それぞれの入／出力パッドＩ／Ｏ  ＰＡＤに適用されるＥＳＤ保護回路のストレス電流の除去能力が良好な場合、最上のＥＳＤ保護性能を効率的に実現することができる。しかし、所与の技術に対して良好なＥＳＤ保護回路を実現することができない場合は、安定的でかつ効率的なＥＳＤ保護性能を期待することができない。また、ＤＰＢＥＳＤ保護回路は、それぞれの入／出力パッドと電源クランプとの間の寄生バス抵抗が考慮されていない。さらに、それぞれの入／出力パッドに別途にＥＳＤ保護回路を設けなければならないことから、レイアウト面積の効率性が低下するという問題があり、さらには、それぞれの入／出力パッドに別途にＥＳＤ保護素子を設けるようなレイアウト面積を確保することができない場合もある。
【０００６】
図２は、一般のＰＲＢＥＳＤ保護回路の動作特性を説明するための回路図である。ＰＲＢＥＳＤ保護回路は、ＤＰＢＥＳＤ保護回路が有する前述の問題を克服することができる代替案として注目されている。以下、その動作特性について説明する。
【０００７】
基本的に、ＰＲＢＥＳＤ保護回路は、個別の入／出力パッドＩ／Ｏ  ＰＡＤに１対１で対応するＥＳＤ保護素子が存在しないことから、ＤＰＢＥＳＤ保護回路に比べて、安定したＥＳＤ保護特性の実現が相対的に困難である。そのため、設計の観点からＥＳＤ保護ネットワークについて考慮する必要がある。しかし、ＥＳＤストレス電流の除去においては、ＣＭＯＳ素子の垂直ＰＮＰ  ＢＪＴとチップ全体のＮ−ウェル（Ｎ−ｗｅｌｌ）キャパシタンスが寄与することができる。特に、それぞれの入／出力パッドと電源クランプとの間の寄生バス抵抗（順方向動作ダイオード経路の抵抗を含む）が大き過ぎる場合は、ＥＳＤ保護電源クランプが動作する前に、ストレス電流がコア回路（又は、出力バッファ、入力バッファ）に流入してしまい、トラブルの原因となり得る。しかし、それぞれの入／出力パッドに別途にＥＳＤ保護素子を設ける必要がないことから、レイアウト面積の効率性が高いという長所がある。
【０００８】
ＰＲＢＥＳＤ保護回路のうち、特にＥＳＤストレス電流を処理する素子としてＮＢ型（Ｎｏｎ−Ｂｒｅａｋｄｏｗｎ  ｔｙｐｅ）の電源クランプが採用されているが、これをＲＢＮＢ（Ｒａｉｌ  Ｂａｓｅｄ  ｎｏｎ−Ｂｒｅａｋｄｏｗｎ）ＥＳＤ保護回路と称する。このようなＲＢＮＢＥＳＤ保護回路は、一般的に、ビッグＭＯＳトランジスタのノーマル動作を用いてアクティブクランプを設ける方式を採用している。これにより、電源クランプＭＯＳトランジスタに対するトリガ回路が必要となり、ノーマルＭＯＳトランジスタの飽和電流（ドレイン電流）を用いることから大きなアクティブ幅が必要となるため、レイアウト面積の効率性が低い。しかし、ＥＳＤストレス状態において、電源クランプＭＯＳトランジスタのトリガ電圧が低いことから、コア回路（又は、出力バッファ、入力バッファ）が損傷する危険性が少ないという長所がある。
【０００９】
図３は、一般のＲＢＮＢＥＳＤ保護回路の１つである、いわゆる「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の構成及びその動作原理を説明するための回路図である。
【００１０】
同図に示すように、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路は、Ｎｄｄ及びＮｓｓ間にかかる電圧立ち上がり時間を検出する立ち上がり時間検出部１０と、立ち上がり時間検出部１０の出力を駆動して出力するプリドライバ２０と、プリドライバ２０によって駆動された信号に応じて動作してＮｄｄ及びＮｓｓ間の電流の流れを制御する電源クランプ３０とを備える。
【００１１】
立ち上がり時間検出部１０は、抵抗Ｒ１とキャパシタＣ１とがＮｄｄ及びＮｓｓ間に直列接続された１つのＲＣ−フィルタと、抵抗Ｒ１とキャパシタＣ１との間のノードＮ０の電位を反転させて出力するインバータＩｎｖ１とからなる。プリドライバ２０は、立ち上がり時間検出部１０の出力をバッファリングして出力するようにチェーン状に直列接続された２つのインバータＩｎｖ２、Ｉｎｖ３からなる。電源クランプ３０は、プリドライバ２０から出力される出力電圧をゲート入力として動作するビッグＭＯＳトランジスタＢｉｇＭＮからなる。ここで、立ち上がり時間検出部１０とプリドライバ２０は、電源クランプ３０のビッグＭＯＳトランジスタＢｉｇＭＮを駆動させるブースト回路であって、その動作特性を説明すると、次の通りである。
【００１２】
まず、立ち上がり時間検出部１０は、ＲＣ−フィルタとインバータＩｎｖ１とによって立ち上がり時間を検出する。また、定時コントローラの役割を同時に果たす。プリドライバ２０は、インバータＩｎｖ２、Ｉｎｖ３からなり、電源クランプ３０によって動作するビッグＭＯＳトランジスタＢｉｇＭＮのゲートにバイアス電圧を印加する。
【００１３】
前述の構成を有する「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路について、Ｎｄｄ及びＮｓｓ間の電圧差が時間の関数で変化するとき、ノードＮ０の電圧は、ＲＣ−フィルタＲ１、Ｃ１によってＲ１Ｃ１の有する時定数値（ＥＳＤストレス区間）に対応する遅延を有し、Ｎｄｄ及びＮｓｓ間の電圧差に応じて変化する。これにより、それぞれの「ＥＳＤストレス／ノーマル電源ランプアップ／ノーマル電源オン」の状態について、以下の動作を行う。
【００１４】
まず、ＥＳＤストレス状態の場合、Ｎｄｄ及びＮｓｓ間に電源を印加していない状態、すなわち、Ｖｄｄ＝０、Ｖｓｓ＝０の状態で、通常の立ち上がり時間（＜＜Ｒ１Ｃ１）と区間（≦Ｒ１Ｃ１）とを有するＥＳＤストレスをＮｄｄ及びＮｓｓ間に印加すると、ＥＳＤストレス電流の立ち上がり時間及び区間において、各ノードＮ０、Ｎ１、Ｎ２、Ｎ３は、順次にロー、ハイ、ロー、ハイ状態となる。すなわち、ノードＮ０はロー、Ｎ１はハイ、Ｎ２はロー、Ｎ３はハイになり、電源クランプ３０のビッグＭＯＳトランジスタＢｉｇＭＮがターンオン状態を保持する。つまり、ビッグＭＯＳトランジスタＢｉｇＭＮが動作することにより、ＥＳＤストレス電流に対応する。
【００１５】
ノーマル電源ランプアップ状態の場合、Ｎｄｄ及びＮｓｓ間に電源を印加していない状態、すなわち、Ｖｄｄ＝０、Ｖｓｓ＝０の状態で、ＲＣ−フィルタの時定数Ｒ１Ｃ１よりも遅い速度でランプアップされる電源をＮｄｄ及びＮｓｓに印加する場合、ランプアップ初期にはノードＮ０がロー状態を保持するが、Ｎｄｄが十分にハイ状態となっていないため、ビッグＭＯＳトランジスタＢｉｇＭＮは、ターンオフ状態を保持する。これにより、ビッグＭＯＳトランジスタＢｉｇＭＮを介して電流が流れなくなる。これとは逆に、ランプアップが十分に進んだ場合、ノードＮ０がハイ、Ｎｄｄがハイ状態になれば、Ｎ１はロー、Ｎ２はハイ、Ｎ３はロー状態になり、ビッグＭＯＳトランジスタＢｉｇＭＮは、ターンオフ状態を保持する。そのため、ビッグＭＯＳトランジスタＢｉｇＭＮを介して電流が流れなくなる。
【００１６】
ノーマル電源オン状態の場合、Ｎｄｄ及びＮｓｓ間に正常な電源を印加した状態、すなわち、Ｖｄｄ＝３．３Ｖ、Ｖｓｓ＝０Ｖの状態で、基本的に、ノードＮ０はハイ、Ｎ１はロー、Ｎ２はハイ、Ｎ３はローになり、ビッグＭＯＳトランジスタＢｉｇＭＮがターンオフ状態を保持する。つまり、ビッグＭＯＳトランジスタＢｉｇＭＮが動作せず、ビッグＭＯＳトランジスタＢｉｇＭＮを介して電流が流れなくなる。
【００１７】
図４Ａ及び図４Ｂは、ＥＳＤストレス状態及びノーマル動作状態下において、図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の動作特性を説明するための図であって、図４Ａは、ＥＤＳストレス状態に関する図であり、図４Ｂは、ノーマル動作状態に関する図である。
【００１８】
一般的に、ＥＳＤストレス電流は、そのストレスの立ち上がり時間が約１００ｎｓ以下という特性を表す。図４Ａに示すように、ＥＳＤストレス電流がＮｄｄ及びＮｓｓ間に流入するとき、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のビッグＭＯＳトランジスタＢｉｇＭＮが動作してＥＳＤストレス電流に効率的に対応していることが分かる。
【００１９】
また、図４Ｂに示すように、Ｎｄｄ及びＮｓｓ間に電源がランプアップされるとき、電源ランプアップ時間が１０μｓ以上であれば、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のＮｄｄ及びＮｓｓ間には電流が全く流れない。これは、Ｎｄｄ及びＮｓｓ間に漏れ電流が全く流れないことを意味する。
【００２０】
前述のように、図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路は、ＥＳＤストレス状態では、ビッグＭＯＳトランジスタＢｉｇＭＮを動作させてＥＳＤストレス電流に対応し、ノーマル動作状態では、ビッグＭＯＳトランジスタＢｉｇＭＮが動作しないようにすることで、Ｎｄｄ及びＮｓｓ間に漏れ電流が誘発されることを防止する。そのため、半導体チップの内部回路を保護するＥＳＤ保護回路として使用可能である。
【００２１】
しかし、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路は、電源ノイズに対して敏感に反応するという短所がある。Ｎｄｄ及びＮｓｓ間に正常な電源を印加した状態、すなわち、Ｖｄｄ＝３．３Ｖ、Ｖｓｓ＝０Ｖの状態では、基本的に、ノードＮ０はハイ状態を保持するため、インバータＩｎｖ１を構成するＰＭＯＳトランジスタのチャネルは閉鎖されており、インバータＩｎｖ１のＮＭＯＳトランジスタのチャネルは開放されている。このような状態で、Ｒ１Ｃ１よりも速い速度で変化するノイズをＮｄｄ及びＮｓｓ間に印加する場合、Ｒ１Ｃ１によって発生する時間遅延により、ノードＮ０の電圧がＮｄｄの電圧のノイズスイングに応じて変化することができず、インバータＩｎｖ１のＰＭＯＳトランジスタのチャネルが開放されることがある。このとき、ノードＮ０は、ハイ状態を保持するため、インバータＩｎｖ１のＮＭＯＳトランジスタのチャネルは、既に開放されている状態である。そのため、インバータＩｎｖ１を介して漏れ電流が発生することがある。
【００２２】
一般的に、半導体チップを動作させる電源ラインは、全システムの影響又はチップ内部動作の影響によって電源ノイズが発生する。このようなノイズは、±１．０Ｖ程度又はそれ以上の幅を有し、その変化の速さ、すなわち、立ち上がり時間又は立ち下がり時間は、１０〜１００ｎｓ程度と、ＥＳＤストレス電流に近い速さを表す。実際に行われたシミュレーションを分析したところ、Ｎｄｄ及びＮｓｓ間の電圧が３．３Ｖを保持した状態、すなわち、Ｖｄｄ＝３．３Ｖ、Ｖｓｓ＝０Ｖの状態で、Ｖｄｄに１．２Ｖのピーク電圧のノイズを印加し、このとき、Ｖｄｄスイングの範囲が２．１〜４．５Ｖであれば、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の場合、電源ノイズのピーク電圧が〜＋１．０Ｖの領域でＮｄｄ及びＮｓｓ間の漏れ電流を誘発することが分かる。電源ノイズの速さはＥＳＤストレス電流に近い速さではあるが、ノードＮ３が常にロー状態を保持するため、ビッグＭＯＳトランジスタＢｉｇＭＮを介して漏れ電流が流れない。ただし、この漏れ電流は、図５Ａないし図５Ｃに示すように、インバータＩｎｖ１を構成するＰＭＯＳ／ＮＭＯＳトランジスタを介して発生することが分かる。
【００２３】
このように、図５Ａないし図５Ｃは、電源ノイズ状態において、図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の動作特性を説明するための図であって、図５Ａは、Ｎｄｄ及びＮｓｓ間の電源ノイズに関する図であり、図５Ｂは、Ｎｄｄ及びＮｓｓ間に流れる漏れ電流に関する図であり、図５Ｃは、インバータＩｎｖ１のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを介して流れる漏れ電流に関する図である。ここで、「Ｖｓｓ」は、Ｎｓｓに印加する電圧、「Ｉｓｓ」は、Ｎｓｓに流入する電流、「ｌｐ１」は、インバータＩｎｖ１のＰＭＯＳトランジスタを介して流れる漏れ電流、「Ｖｄｄ」は、Ｎｄｄに印加する電圧、「Ｉｄｄ」は、Ｎｄｄに流入する電流、「ｌｎ１」は、インバタータＩｎｖ１のＮＭＯＳトランジスタを介して流れる漏れ電流である。また、図５Ｂ及び図５Ｃにおいて点線で示された部分は、漏れ電流に該当する領域である。
【００２４】
「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のインバータＩｎｖ１によって形成された経路を介してＮｄｄ及びＮｓｓ間に流れる漏れ電流は、半導体チップの誤動作を誘発することがある。また、チップの誤動作が発生しなくても、チップの動作状態で電源ノイズによって電源及びグラウンド間の漏れ電流が間欠的に発生するため、電源消耗の原因になり得る。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
そこで、本発明は、上述した従来技術の問題を解決するためになされたものであり、その目的は、ＥＳＤストレス電流状態とノーマル動作状態で適切に動作するだけでなく、電源ノイズに対しても漏れ電流を誘発しないＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【００２６】
上記の目的を達成するための一観点による本発明は、第１電源ライン及び第２電源ラインに流入する信号の立ち上がり時間を検出する検出部と、該検出部の出力信号をバッファリングして出力するプリドライバと、該プリドライバの出力信号に応じて動作して前記第１電源ライン及び第２電源ラインを互いに接続させる電源クランプとを備えるが、前記検出部が、前記第１電源ライン及び第２電源ライン間に直列接続されたＲＣフィルタと、前記第１電源ライン及び第２電源ライン間に接続された第１トランジスタ及び第２トランジスタを含み、該ＲＣフィルタの出力を反転させて出力する第１インバータと、前記第１電源ラインと前記第１インバータの前記第１トランジスタのソース端との間に接続され、前記第１電源ライン及び第２電源ラインに電源ノイズを印加する場合、前記第１インバータの前記第１トランジスタ及び前記第２トランジスタを介して漏れ電流が流れることを遮断する第１キャパシタとを備えることを特徴とする。
【発明を実施するための最良の形態】
【００２７】
以下、添付された図面を参照して本発明の好ましい実施例をさらに詳細に説明する。また、明細書全体において同一の符号を付した部分は、同一の機能を行う同一の要素を表す。
【００２８】
＜実施例１＞
図６は、本発明の実施例１に係るＲＢＮＢＥＳＤ保護回路の構成及び動作原理を説明するための回路図である。これを「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路と称し、ここで、「ＬＰＣ」とは、「漏れ防止キャパシタ（Ｌｅａｋａｇｅ  Ｐｒｅｖｅｎｔｉｏｎ  Ｃａｐａｃｉｔｏｒ）」を意味する。
【００２９】
同図を参照すると、本発明の実施例１に係るＲＢＮＢＥＳＤ保護回路は、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のＮｄｄとインバータＩｎｖ１のＰＭＯＳトランジスタＰＭ（図７を参照）のソース端との間にキャパシタＣｌｐをさらに設けることで、漏れ電流経路を根源的に遮断する。
【００３０】
すなわち、本発明の実施例１に係るＲＢＮＢＥＳＤ保護回路は、ＲＣ−フィルタの時定数よりも速い速度で変化する電源ノイズをＮｄｄ及びＮｓｓ間に印加する場合、ＥＳＤストレス電流の立ち上がり時間を検出する立ち上がり時間検出部１１０を構成するインバータＩｎｖ１のＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭを介して流れる漏れ電流を遮断するため、ＰＭＯＳトランジスタＰＭのソース端とＮｄｄとの間にキャパシタＣｌｐを直列接続させる。
【００３１】
基本的に、本発明の実施例１に係るＲＢＮＢＥＳＤ保護回路は、電源ノイズによって誘発される漏れ電流を遮断する機能のほか、ＥＳＤストレス状態又はノーマル動作状態といった他のあらゆる特性、特に、ビッグＭＯＳトランジスタＢｉｇＭＮの動作特性は、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路とできるだけ同一に設計されていなければならない。このような特性を実現するためには、ノードＮｉｎｓの電圧Ｖｉｎｓが、ＥＳＤストレス状態又はノーマル動作状態といったあらゆる状態で、Ｎｄｄの電圧Ｖｄｄに近接するように保護回路を設計しなければならない。
【００３２】
一般的に、非過渡状態では、「Ｖｉｎｓ＝Ｖｄｄ×Ｃｌｐ／（Ｃｌｐ＋Ｃｉｎｖ１）」として表すことができる。ここで、Ｃｉｎｖ１は、インバータＩｎｖ１の寄生キャパシタンスである。そのため、ＮｄｄとインバータＩｎｖ１のＰＭＯＳトランジスタＰＭのソース端との間に追加するキャパシタンスＣｌｐは、インバータＩｎｖ１の寄生キャパシタＣｉｎｖ１に比べて相対的に大きく設定しなければならない。しかし、キャパシタＣｌｐを大きく設定するにはレイアウト面積をその分確保する必要があるため、保護性能に対するレイアウト面積を考慮して設計を最適化する必要がある。
【００３３】
本発明の実施例１に係るＲＢＮＢＥＳＤ保護回路は、Ｎｄｄ及びＮｓｓ間の電圧差が時間の関数で変化するとき、ノードＮ０の電圧は、ＲＣ−フィルタによってＲ１Ｃ１（≒ＥＳＤストレス区間）の遅延を有し、Ｎｄｄ及びＮｓｓ間の電圧差に応じて変化する。これにより、キャパシタＣｌｐをさらに設ける場合、ノードＮ１の電圧Ｖ１の最大値は、Ｖｄｄ以下と制限されるが、ノードＮ２、そしてＮ３へ進むほど、キャパシタＣｌｐの影響が急激に減少するため、「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の全体的な保護性能は、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路とほぼ同一に保持される。
【００３４】
具体的に、「ＥＳＤストレス／ノーマル電源ランプアップ／ノーマル電源オン」の状態について、以下の動作を行う。
【００３５】
まず、ＥＳＤストレス状態の場合、Ｎｄｄ及びＮｓｓ間に電源を印加していない状態（Ｖｄｄ＝０Ｖ、Ｖｓｓ＝０Ｖ）で、立ち上がり時間（＜＜Ｒ１Ｃ１）と区間（≦Ｒ１Ｃ１）とを有するＥＳＤストレスをＮｄｄ及びＮｓｓ間に印加すると、ＥＳＤストレス電流の立ち上がり時間及び区間において、各ノードＮ０、Ｎ１、Ｎ２、Ｎ３は、順次にロー、Ｖｉｎｓ、ロー、ハイ状態となる。すなわち、ノードＮ０はロー、Ｎ１はＶｉｎｓ、Ｎ２はロー、Ｎ３はハイになり、ビッグＭＯＳトランジスタＢｉｇＭＮがターンオン状態を保持する。つまり、ビッグＭＯＳトランジスタＢｉｇＭＮが動作することにより、ＥＳＤストレス電流に対応する。
【００３６】
ノーマル電源ランプアップ状態の場合、Ｎｄｄ及びＮｓｓ間に電源を印加していない状態（ＶＤＤ＝０、ＶＳＳ＝０）で、Ｒ１Ｃ１よりも遅い速度でランプアップされる電源を印加する場合、ランプアップ初期には、ノードＮ０はローに保持されるものの、Ｎｄｄが十分にハイ状態とはなっていないため、ビッグＭＯＳトランジスタＢｉｇＭＮは、ターンオフ状態を保持する。すなわち、ビッグＭＯＳトランジスタＢｉｇＭＮを介して電流が流れなくなる。これとは逆に、ランプアップが十分に進んだ場合、ノードＮ０がハイ、Ｎｄｄがハイ状態になれば、Ｎ１はロー、Ｎ２はハイ、Ｎ３はロー状態になり、ビッグＭＯＳトランジスタＢｉｇＭＮは、ターンオフ状態を保持する。そのため、ビッグＭＯＳトランジスタＢｉｇＭＮを介して電流が流れなくなる。
【００３７】
ノーマル電源オン状態の場合、Ｎｄｄ及びＮｓｓ間に正常な電源を印加した状態（ＶＤＤ＝３．３Ｖ、ＶＳＳ＝０Ｖ）では、基本的に、ノードＮ０はハイ、Ｎ１はロー、Ｎ２はハイ、Ｎ３はローになり、ビッグＭＯＳトランジスタＢｉｇＭＮがターンオフ状態を保持する。つまり、ビッグＭＯＳトランジスタＢｉｇＭＮが動作せず、ビッグＭＯＳトランジスタＢｉｇＭＮを介して電流が流れなくなる。
【００３８】
図８Ａ及び図８Ｂは、ＥＳＤストレス状態及びノーマル動作状態下において、図６に示す「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の動作特性を説明するための図である。ここで、図８Ａは、ＥＳＤストレス状態に関する図であって、「電流」は、Ｎｄｄ及びＮｓｓ間に流れる総電流を意味し、「電圧」は、Ｎｄｄ及びＮｓｓ間にかかる電圧を意味する。図８Ｂは、ノーマル動作状態に関する図であって、「Ｉｄｄ」は、Ｎｄｄ及びＮｓｓ間に流れる総電流を意味し、「Ｖｄｄ」は、Ｎｄｄ及びＮｓｓ間にかかる電圧を意味する。
【００３９】
図８Ａを参照すると、ＥＳＤストレス電流がＮｄｄ及びＮｓｓ間に流入するとき、「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路も、ビッグＭＯＳトランジスタＢｉｇＭＮが動作してＥＳＤストレス電流に効率的に対応することが分かる。また、図８Ｂを参照すると、Ｎｄｄ及びＮｓｓ間に電源がランプアップされるとき、電源ランプアップ時間が１０μｓ以上であれば、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のＮｄｄ及びＮｓｓ間には電流が全く流れないことが分かる。すなわち、Ｎｄｄ及びＮｓｓ間に漏れ電流が全く発生しないことを意味する。このような結果を考慮すると、本発明の実施例１に係る「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路も、ＥＳＤストレス電流状態とノーマル動作状態で適切に動作していることが分かる。
【００４０】
図９Ａないし図９Ｃは、電源ノイズ状態において、本発明の実施例１に係る「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路が動作する状態を説明するための図である。図９Ａは、Ｎｄｄ及びＮｓｓ間の電源ノイズに関する図であり、図９Ｂは、Ｎｄｄ及びＮｓｓ間に流れる漏れ電流に関する図であり、図９Ｃは、インバータＩｎｖ１のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを介して流れる漏れ電流に関する図である。ここで、「Ｖｓｓ」は、Ｎｓｓに印加する電圧、「Ｉｓｓ」は、Ｎｓｓに流入する電流、「ｌｐ１」は、インバータＩｎｖ１のＰＭＯＳトランジスタを介して流れる漏れ電流、「Ｖｄｄ」は、Ｎｄｄに印加する電圧、「Ｉｄｄ」は、Ｎｄｄに流入する電流、「ｌｎ１」は、インバータＩｎｖ１のＮＭＯＳトランジスタを介して流れる漏れ電流である。また、図９Ｂ及び図９Ｃにおいて点線で示された部分は、漏れ電流に該当する領域である。
【００４１】
図９Ａないし図９Ｃを参照すると、本発明の実施例１に係る「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路は、基本的に、インバータＩｎｖ１の漏れ電流経路をキャパシタＣｌｐを介して完全に遮断するため、「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路で発生していた漏れ電流は全く発生しないことが分かる。すなわち、同じ条件の電源ノイズ下において、「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路は、Ｎｄｄ及びＮｓｓ間の漏れ電流が完全に遮断されることを確認することができる。
【００４２】
上述の構成を有する本発明の実施例１に係る「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路は、ＥＳＤストレス電流状態とノーマル動作状態で適切に動作するだけでなく、電源ノイズに対しても漏れ電流を誘発しないという特性を表す。
【００４３】
＜実施例２＞
図１０は、本発明の実施例２に係るＲＢＮＢＥＳＤ保護回路の構成及びその動作原理を説明するための回路図である。ここで、図１０は、「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路に、実施例１の技術的原理を適用した実施例を示している。
【００４４】
同図に示す本発明の実施例２に係るＲＢＮＢＥＳＤ保護回路の構成をさらに容易に理解するため、図１１に一般の「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の構成を示している。
【００４５】
図１１に示すように、一般の「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路は、ＲＢＮＢＥＳＤ保護回路の他の方式であって、図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路とは異なり、電源クランプ３３０のビッグＭＯＳトランジスタＢｉｇＭＮを動作させるブースト回路で、２つの抵抗Ｒ１、Ｒ２、２つのキャパシタＣ１、Ｃ２、２つのインバータＩｎｖ１、Ｉｎｖ２、及び１つのＮＭＯＳトランジスタＮＭからなる。すなわち、立ち上がり時間検出部３１０は、ＲＣ−フィルタＲ１、Ｃ１と、インバータＩｎｖ１とからなり、プリドライバ３２０は、ＮｄｄとノードＮ２との間に接続される抵抗Ｒ２と、抵抗Ｒ２に並列接続されたキャパシタＣ２と、インバータＩｎｖ１の出力によって動作して抵抗Ｒ２とＮｓｓとを接続させるＮＭＯＳトランジスタＮＭと、ノードＮ２の電位を反転させて出力するインバータＩｎｖ２とからなる。電源クランプ３３０は、インバータＩｎｖ２の出力によって動作してＮｄｄ及びＮｓｓを互いに接続させるビッグＭＯＳトランジスタＢｉｇＭＮからなる。このような構成を有する一般の「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路は、公知の技術であって、説明の便宜上、それに関する具体的な動作説明は省略する。
【００４６】
図１０に示すように、本発明の実施例２に係るＲＢＮＢＥＳＤ保護回路は、図１１の構成において、インバータＩｎｖ１のＰＭＯＳトランジスタのソース端とＮｄｄとの間にキャパシタＣｌｐが接続された立ち上がり時間検出部２１０を備える。このような構成により、実施例１と同様、電源ノイズが流入するとき、インバータＩｎｖ１を介して漏れ電流が流れることを遮断する。
【００４７】
一方、プリドライバ２２０と電源クランプ２３０は、図１１に示す一般の「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のプリドライバ３２０及び電源クランプ３３０と同様の構成を有する。したがって、ここでは、その具体的な動作特性に関する説明は省略する。
【００４８】
図１２Ａないし図１２Ｃと、図１３Ａないし図１３Ｃは、それぞれ電源ノイズに対応して、「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の動作特性と、本発明の実施例２に係る「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の動作特性とを比較するための図である。ここで、図１２Ａないし図１２Ｃは、「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の電源ノイズに対する反応を示す図であり、図１３Ａないし図１３Ｃは、「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路（ここで、Ｃｌｐ＝１．０ｐＦ）の電源ノイズに対する反応を示す図である。
【００４９】
図１２Ａないし図１２Ｃに示すように、一般の「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路では、電源ノイズに対してインバータＩｎｖ１を介して漏れ電流が発生することを確認することができるが、図１３Ａないし図１３Ｃに示すように、本発明の実施例２に係る「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路では、ＮｄｄとインバータＩｎｖ１のＰＭＯＳトランジスタのソース端との間にキャパシタＣｌｐをさらに設けることにより、「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路で発生していた漏れ電流が発生しないことを確認することができる。
【００５０】
図１４Ａ及び図１４Ｂと、図１５Ａ及び図１５Ｂは、それぞれ「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の動作特性と、本発明の実施例２に係る「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の動作特性とを比較するための図である。ここで、図１４Ａは、「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のＥＳＤストレスに対する反応を示す図であり、図１４Ｂは、電源ランプアップに対する反応を示す図である。図１５Ａは、「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路（ここで、Ｃｌｐ＝１．０ｐＦ）のＥＳＤストレスに対する反応を示す図であり、図１５Ｂは、電源ランプアップに対する反応を示す図である。
【００５１】
図１４Ａ及び図１４Ｂ、図１５Ａ及び図１５Ｂに示すように、本発明の実施例２に係る「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路も、「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路と同様、ＥＳＤストレス電流がＮｄｄ及びＮｓｓ間に流入するとき、ＥＳＤストレス電流に相対的に効率的に対応していることが分かる。また、Ｎｄｄ及びＮｓｓ間に電源がランプアップされるとき、電源ランプアップ時間が１μｓ以上であれば、２つのＥＳＤ保護回路はいずれも漏れ電流が発生しないことを確認することができる。
【００５２】
以上のように、本発明に係るＲＢＮＢＥＳＤ保護回路を適用すれば、次の効果を得ることができる。
【００５３】
まず、ＥＳＤストレス電流状態とノーマル動作状態で適切に動作するＥＳＤ保護回路を実現することができる。
【００５４】
また、マイクロチップの電源ノイズに対しても漏れ電流が流れないＥＳＤ保護回路を実現することができる。
【００５５】
つまり、電源消費の少ない良質のマイクロチップを製造することができる。
【００５６】
以上、本発明は、上記した実施例に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５７】
【図１】一般のＤＰＢＥＳＤ保護回路の動作特性を説明するための回路図である。
【図２】一般のＰＲＢＥＳＤ保護回路の動作特性を説明するための回路図である。
【図３】一般のＲＢＮＢＥＳＤ保護回路の１つである、いわゆる「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の構成及びその動作原理を説明するための回路図である。
【図４Ａ】図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のＥＤＳストレス状態を説明するための図である。
【図４Ｂ】図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のノーマル動作状態を説明するための図である。
【図５Ａ】図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図５Ｂ】図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図５Ｃ】図３に示す「１ＲＣ３Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図６】本発明の実施例１に係るＲＢＮＢＥＳＤ保護回路の構成及び動作原理を説明するための回路図である。
【図７】図６に示す「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の立ち上がり時間検出部１１０のインバータＩｎｖ１の詳細回路図である。
【図８Ａ】図６に示す「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路のＥＳＤストレス状態を説明するための図である。
【図８Ｂ】図６に示す「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路のノーマル動作状態を説明するための図である。
【図９Ａ】図６に示す「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図９Ｂ】図６に示す「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図９Ｃ】図６に示す「１ＲＣ３Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図１０】本発明の実施例２に係るＲＢＮＢＥＳＤ保護回路の構成及びその動作原理を説明するための回路図である。
【図１１】図１０に示す「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の構成をさらに容易に理解するため、一般の「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の構成を示す図である。
【図１２Ａ】図１１に示す「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図１２Ｂ】図１１に示す「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図１２Ｃ】図１１に示す「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図１３Ａ】図１０に示す「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図１３Ｂ】図１０に示す「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図１３Ｃ】図１０に示す「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の電源ノイズに対する漏れ電流特性を説明するための図である。
【図１４Ａ】図１１に示す「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路のＥＳＤストレス状態を説明するための図である。
【図１４Ｂ】図１１に示す「２ＲＣ２Ｉｎｖ＿Ｓｔｄ」ＥＳＤ保護回路の電源ランプアップを説明するための図である。
【図１５Ａ】図１０に示す「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路のＥＳＤストレス状態を説明するための図である。
【図１５Ｂ】図１０に示す「２ＲＣ２Ｉｎｖ＿ＬＰＣ」ＥＳＤ保護回路の電源ランプアップ状態を説明するための図である。
【符号の説明】
【００５８】
１０、１１０、２１０、３１０      立ち上がり時間検出部
２０、１２０、２２０、３２０      プリドライバ
３０、１３０、２３０、３３０      電源クランプ
【図１】
0005182840.tif 000002
【図２】
0005182840.tif 000003
【図３】
0005182840.tif 000004
【図４Ａ】
0005182840.tif 000005
【図４Ｂ】
0005182840.tif 000006
【図５Ａ】
0005182840.tif 000007
【図５Ｂ】
0005182840.tif 000008
【図５Ｃ】
0005182840.tif 000009
【図６】
0005182840.tif 000010
【図７】
0005182840.tif 000011
【図８Ａ】
0005182840.tif 000012
【図８Ｂ】
0005182840.tif 000013
【図９Ａ】
0005182840.tif 000014
【図９Ｂ】
0005182840.tif 000015
【図９Ｃ】
0005182840.tif 000016
【図１０】
0005182840.tif 000017
【図１１】
0005182840.tif 000018
【図１２Ａ】
0005182840.tif 000019
【図１２Ｂ】
0005182840.tif 000020
【図１２Ｃ】
0005182840.tif 000021
【図１３Ａ】
0005182840.tif 000022
【図１３Ｂ】
0005182840.tif 000023
【図１３Ｃ】
0005182840.tif 000024
【図１４Ａ】
0005182840.tif 000025
【図１４Ｂ】
0005182840.tif 000026
【図１５Ａ】
0005182840.tif 000027
【図１５Ｂ】
0005182840.tif 000028