(57)【特許請求の範囲】
【請求項１】
電源が通常接続状態の場合に高電位側電源電圧が印加される第１の電源ラインと
前記電源が前記通常接続状態の場合に低電位側電源電圧が印加される第２の電源ラインと、
前記第１、第２の電源ライン間に直列に接続された出力トランジスタ、出力端子、及び負荷と、
前記出力トランジスタのゲートに第１端子が接続され、前記第２の電源ラインに第２端子及び制御端子が接続され、前記第１、第２の電源ライン間に接続される電源の極性が逆になった場合に前記出力トランジスタをオン状態とする保護トランジスタと、
前記保護トランジスタのバックゲートに電圧を供給する配線上に配置される抵抗と、
前記出力端子と前記第２の電源ライン間に接続されるバックゲート制御回路と、
を有し、
前記バックゲート制御回路は、
前記電源が前記通常接続状態の場合には、前記第２の電源ラインの電圧に準じた電圧を出力し、前記電源の極性が逆になった場合には、前記第１の電源ラインの電圧に準じた電圧を出力するスイッチ回路を備え、
前記バックゲート制御回路の出力電圧は、前記抵抗を介して前記保護トランジスタのバックゲートに与えられる負荷駆動装置。
【請求項２】
前記抵抗は、拡散抵抗である請求項１に記載の負荷駆動装置。
【請求項３】
前記出力トランジスタ、前記保護トランジスタ及び前記抵抗は、Ｎ型半導体基板上に形成される請求項１又は２に記載の負荷駆動装置。
【請求項４】
前記負荷駆動装置は、
前記第１の電源ラインに一端が接続されるクランプ素子と、
前記クランプ素子の他端と前記第２の電源ラインとの間に接続される抵抗素子と、を更に有し、
前記バックゲート制御回路の前記スイッチ回路は、
第１端子が前記出力端子に接続され、制御端子が前記クランプ素子と前記抵抗素子との接続点に接続される第１のスイッチ部と、
第１端子が前記第１のスイッチ部の第２端子に接続され、制御端子が前記出力端子に接続され、第２端子が前記クランプ素子と前記抵抗素子との前記接続点に接続される第２のスイッチ部とを有し、
前記第１のスイッチ部と第２のスイッチ部との接続点から前記出力電圧を出力する請求項１乃至３のいずれか１項に記載の負荷駆動装置。
【請求項５】
前記保護トランジスタは、前記保護トランジスタのバックゲートをアノードとし、前記保護トランジスタにおいて前記出力トランジスタのゲートと接続される拡散領域をカソードとする寄生ダイオードを有し、
前記第１、第２の電源ライン間に接続される電源の極性が逆になった場合に前記第２の電源ラインからの電圧を前記抵抗と前記寄生ダイオードを介して前記出力トランジスタのゲートに印加する請求項１乃至４のいずれか１項に記載の負荷駆動装置。
【請求項６】
前記クランプ素子は、前記抵抗素子にアノードが接続され、前記第１の電源ラインにカソードが接続されるダイオードを有する請求項４に記載の負荷駆動装置。
【請求項７】
前記保護トランジスタと前記第２の電源ラインとの間に接続され、バックゲートが前記保護トランジスタのバックゲートと共通接続され、ゲートが前記保護トランジスタのゲートと共通接続されるデプレッション型トランジスタを有する請求項１乃至６のいずれか１項に記載の負荷駆動装置。
【請求項８】
前記抵抗は、第１の抵抗として定義され、
前記負荷駆動装置は、さらに、
前記出力トランジスタのゲートと前記出力トランジスタのソースの間に設けられ、前記出力トランジスタのオフ状態において前記出力トランジスタのゲート・ソース間をショートする放電トランジスタと、
拡散抵抗であって、前記放電トランジスタのバックゲートと前記出力トランジスタのソースとの間に接続される第２の抵抗と、
を有する請求項１乃至７のいずれか１項に記載の負荷駆動装置。
【請求項９】
前記負荷駆動装置は、前記抵抗と並列に接続される保護ダイオードを有する請求項１乃至８のいずれか１項に記載の負荷駆動装置。
【請求項１０】
前記保護トランジスタと前記抵抗は、同一の半導体基板上に形成される請求項１乃至９のいずれか１項に記載の負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明にかかる負荷駆動装置は、特に負荷への電力供給を制御する出力トランジスタを有する負荷駆動装置に関する。
【背景技術】
【０００２】
機能回路や動力装置などの負荷に電源からの電力を供給する負荷駆動装置が多く用いられている。この負荷駆動装置は、電源と負荷の間に接続され、スイッチとなる出力トランジスタを有する。そして、出力トランジスタの導通状態に応じて負荷への電力の供給又は供給する電力の遮断を行う。負荷駆動装置は、ハイサイドスイッチと呼ばれることもある。このような負荷駆動装置の一例が特許文献１に開示されている。
【０００３】
特許文献１に開示されている負荷駆動装置１００の回路図を図１７に示す。図１７に示すように、負荷駆動装置１００は、ドライバ回路１０２、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）、制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）を有する。制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）は、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）のゲートとグランドとの間に設けられる。そして、制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）は、ドライバ回路１０２より出力される駆動信号ｓ２によりオン、オフ動作する。制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）がオフのときには、ドライバ回路１０２より出力される駆動信号ｓ１がハイレベル信号を出力することでスイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）はオンとなり、負荷１０１に電力を供給する。一方、制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）がオンのときには、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）のゲートがグランドに接地されるので、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）がオフとなるように制御され、負荷１０１への供給電力を遮断する。
【０００４】
また、制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）は寄生ダイオードＤ１０２を備える。寄生ダイオードＤ１０２は、アノードがグランド側、カソードがスイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）のゲート側に接続されるので、直流電源１０３を逆接続した場合でも、寄生ダイオードＤ２が存在することにより、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）のゲートに電源１０３より電圧が印加されるため、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）はオンとなる。そのため、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）の寄生ダイオードＤ１０１に逆接続電流が流れることはなく、寄生ダイオードＤ１０１の発熱を防止できる。つまり、負荷駆動装置１００では、電源１０３の逆接続時におけるスイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）及びその他の回路部品の損傷を防止することができる。
【特許文献１】特開２００７−１９８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
負荷駆動装置の出力トランジスタとして用いられるスイッチング用Ｎ型ＭＯＳＦＥＴは、高い電流能力を実現するために、Ｎ型半導体基板上に形成された縦型構造を有するＮ型ＭＯＳトランジスタが多く用いられる。また、負荷駆動装置の実装面積を縮小するために、制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）をスイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）と同一の半導体基板上に形成することが好ましい。
【０００６】
しかしながら、このような構成において、負荷駆動装置１００を実現した場合、電源の逆接続時に、制御用Ｎ型ＭＯＳＦＥＴ（１０２）のドレインをコレクタとし、バックゲートをベースとし、Ｎ型半導体基板をエミッタとする寄生トランジスタＱ１０２が形成される。この寄生トランジスタＱ１０２よる問題を説明する図を図１８に示す。図１８は、負荷駆動装置１００の制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）及びスイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）をＮ型半導体基板上に形成したものを示す。また、図１８では、電源１０３の極性が正常時に対して逆になった接続状態を示している。
【０００７】
図１８に示すように、電源１０３の逆接続が発生した場合、Ｎ型半導体基板に電源１０３の負極側電圧ＶＳＳが供給され、正常接続時に接地電圧が供給される接地端子ＧＮＤに電源１０３の正極側電圧ＶＢが供給される。このような状態では、寄生トランジスタＱ１０２がオンするため、寄生ダイオードＤ１０２を介してスイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）のゲートに供給される電荷は、寄生トランジスタＱ１０２によって引き抜かれる。そのため、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）のゲートの電圧は、電源逆接続時においても接地電圧に近い値となる。
【０００８】
従って、特許文献１に記載の負荷駆動装置１００では、制御用Ｎ型ＭＯＳＦＥＴ（Ｔ１０２）をスイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）と同様にＮ型半導体基板上に形成した場合、電源１０３の逆接続時にスイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）をオンさせることができず、寄生ダイオードＤ１０１に過大な電流が流れる。つまり、このような場合、特許文献１に記載の負荷駆動装置１００では、スイッチング用Ｎ型ＭＯＳＦＥＴ（Ｔ１０１）の発熱による破壊を防止することができない。
【課題を解決するための手段】
【０００９】
本発明の一態様にかかる負荷駆動装置は、第１、第２の電源ライン間に直列に接続された出力トランジスタ及び負荷と、前記第１、第２の電源ライン間に接続される電源の極性が逆になった場合に前記出力トランジスタをオン状態とし、前記出力トランジスタのゲートと前記第２の電源ライン間に接続される保護トランジスタと、前記保護トランジスタのバックゲートに電圧を供給する配線上に配置される抵抗と、を有するものである。
【００１０】
また、本発明の別の態様にかかる負荷駆動装置は、一導電型の半導体基板上に素子が形成される負荷駆動装置であって、第１の電源ラインと出力端子との間に接続され、前記出力端子と第２の電源ラインとの間に接続される負荷を駆動する出力トランジスタと、前記第１、第２の電源ライン間に接続される電源の極性が逆になった場合に前記出力トランジスタをオン状態とし、前記出力トランジスタのゲートと前記第２の電源ライン間に接続される保護トランジスタと、前記保護トランジスタのバックゲートに電圧を供給する配線上に配置される拡散抵抗と、を有するものである。
【００１１】
本発明にかかる負荷駆動装置は、電源の逆接続が発生した場合に、抵抗又は拡散抵抗によって保護トランジスタのバックゲートに印加される電圧を低くすることができる。これにより、保護トランジスタのドレインをコレクタとし、保護トランジスタのバックゲートをベースとし、一導電型の半導体基板をエミッタとする寄生トランジスタのベース電圧が低くなるため、電源逆接続時においてもこの寄生トランジスタをオフ状態とすることができる。つまり、寄生トランジスタをオフ状態とし、保護トランジスタを有効に動作させることができる。これにより、本発明にかかる負荷駆動装置は、保護トランジスタが一導電型の半導体基板上に形成される場合であっても、電源逆接続時に出力トランジスタをオンさせ、出力トランジスタの発熱を抑制することができる。
【発明の効果】
【００１２】
本発明にかかる負荷駆動装置によれば、電源逆接続時においても出力トランジスタの発熱を抑制して負荷駆動装置の破壊を防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。図１に本発明に至る前の構想にかかる負荷駆動装置１の回路図を示す。図１に示すように、負荷駆動装置１は、電源１０、負荷１１、ドライバ回路１２、逆接続保護回路１３、出力トランジスタＴ１、電源端子ＰＷＲ、接地端子ＧＮＤ、出力端子ＯＵＴを有する。以下の説明では、電源端子ＰＷＲには、第１の電源ラインが接続され、接地端子ＧＮＤには第２の電源ラインが接続されるものとする。
【００１４】
電源１０は、電源端子ＰＷＲと接地端子ＧＮＤとの間に接続される。そして、正常接続時には、電源１０は、電源端子ＰＷＲに正極側電圧ＶＢを供給し、接地端子ＧＮＤに負極側電圧ＶＳＳを供給する。負荷１１は、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続される。負荷１１は、例えば機能回路や動力装置などであって、負荷駆動装置１において電力の供給先となるものである。
【００１５】
ドライバ回路１２は、負荷駆動装置１の制御装置である。ドライバ回路１２は、出力トランジスタＴ１のゲートに制御信号Ｓ１を供給し、逆接続保護回路１３に制御信号Ｓ２を供給する。この構想においては、制御信号Ｓ１、Ｓ２は、互いに逆相となる信号であるものとする。ドライバ回路１２は、制御信号Ｓ１、Ｓ２によって出力トランジスタＴ１の導通状態を制御する。
【００１６】
逆接続保護回路１３は、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に接続され、ドライバ回路１２によって制御される。逆接続保護回路１３は、制御信号Ｓ２がハイレベルの状態で出力トランジスタＴ１のゲートから電荷の引き抜きを行う。また制御信号Ｓ２がロウレベルの状態ではオフ状態となり、出力トランジスタＴ１のゲートから電荷の引き抜きは行わない。
【００１７】
より具体的には、逆接続保護回路１３は、保護トランジスタＭＮ１及び抵抗（第１の抵抗、例えば、拡散抵抗Ｒ１）を有する。保護トランジスタＭＮ１は、一導電型（例えば、Ｎ型）の半導体基板に形成されるＮ型ＭＯＳトランジスタである。保護トランジスタＭＮ１は、ドレインが出力トランジスタＴ１のゲートに接続され、ゲートに制御信号Ｓ２が入力され、ソースが接地端子ＧＮＤに接続される。なお、この構想においては、保護トランジスタＭＮ１を用いて正常動作時における出力トランジスタＴ１のゲートからの放電動作も行う。拡散抵抗Ｒ１は、Ｎ型半導体基板上に他導電型（例えば、Ｐ型）の拡散領域を用いて形成される。例えば、拡散抵抗Ｒ１は、両端に不純物濃度の高いＰ＋拡散領域によって抵抗の接続端子を形成し、その接続端子間を接続する不純物濃度の低いＰ−拡散領域で抵抗部分を形成する。拡散抵抗Ｒ１は、一方の端子が保護トランジスタＭＮ１のバックゲートに接続され、他方の端子が接地端子ＧＮＤに接続される。
【００１８】
出力トランジスタＴ１は、ドレインが電源端子ＰＷＲに接続され、ソースが出力端子ＯＵＴに接続され、ゲートに制御信号Ｓ１が供給される。出力トランジスタＴ１は、制御信号Ｓ１がハイレベルの状態でオン状態となり、制御信号Ｓ１がロウレベルの状態でオフ状態となる。
【００１９】
次に、電源が正常に接続されている場合における負荷駆動装置１の動作について説明する。まず、制御信号Ｓ１がハイレベルであり、制御信号Ｓ２がロウレベルである場合、出力トランジスタＴ１はオン状態となる。そのため、負荷１１には電源１０が出力する正極側電圧ＶＢが電力として供給される。一方、制御信号Ｓ１がロウレベルであり、制御信号Ｓ２がハイレベルである場合、出力トランジスタＴ１はオフ状態となる。そのため、負荷１１には電源１０からの電力が供給されず、出力端子ＯＵＴの電圧はほぼ０Ｖとなる。なお、負荷駆動装置１の通常時の動作において保護トランジスタＭＮ１のバックゲートにはほとんど電流が流れない。そのため、保護トランジスタＭＮ１のバックゲートには、拡散抵抗Ｒ１を介してであっても、電源１０の負極側電圧ＶＳＳとほぼ同じ電圧が印加される。
【００２０】
続いて、電源１０が逆接続された場合における負荷駆動装置１について説明する。電源１０が逆接続された場合、逆接続保護回路１３を構成する素子において寄生素子が形成され、その寄生素子を経由して出力トランジスタＴ１のゲートに電荷が流れ込む。電源１０が逆接続された場合における負荷駆動装置１の回路図を図２に示す。
【００２１】
図２に示すように、電源１０が逆接続された場合、接地端子ＧＮＤに電源１０の正極側電圧ＶＢが印加され、電源端子ＰＷＲに電源１０の負極側電圧ＶＳＳが印加される。これにより、逆接続保護回路１３には、寄生素子として、寄生ダイオードＤ１、Ｄ１ａ、Ｄ１ｂ、寄生トランジスタＱ１が形成される。
【００２２】
寄生ダイオードＤ１は、保護トランジスタＭＮ１のバックゲートをアノードとし、保護トランジスタＭＮ１において出力トランジスタＴ１のゲートに接続される側の拡散領域をカソードとする。つまり、寄生ダイオードＤ１は、保護トランジスタＭＮ１のバックゲートにアノードが接続され、出力トランジスタＴ１のゲートにカソードが接続される。
【００２３】
寄生ダイオードＤ１ａは、寄生ダイオードＤ１ａは、アノードが拡散抵抗Ｒ１の接地端子ＧＮＤ側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生ダイオードＤ１ｂは、アノードが拡散抵抗Ｒ１の保護トランジスタＭＮ１のバックゲート側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生トランジスタＱ１は、コレクタが保護トランジスタＭＮ１のドレインに接続され、ベースが保護トランジスタＭＮ１のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００２４】
この寄生素子についてより具体的に説明するために、逆接続保護回路１３と出力トランジスタＴ１の断面図を図３に示す。図３に示す断面図では、逆接続保護回路１３と出力トランジスタＴ１とが１つのＮ型半導体基板に形成される例を示す。
【００２５】
図３に示すように、拡散抵抗Ｒ１は、Ｎ型半導体基板上にＰ型の拡散領域を用いて形成される。図３に示す例では、拡散抵抗Ｒ１は、両端に不純物濃度の高いＰ＋拡散領域によって抵抗の接続端子を形成し、その接続端子間を接続する不純物濃度の低いＰ−拡散領域で抵抗部分が形成される。保護トランジスタＭＮ１は、Ｎ型半導体基板上にＰ型半導体領域で形成されるＰウェル（以下、場合に応じて保護トランジスタＭＮ１のバックゲートと称す）を有する。そして、Ｐウェル上にＰ＋拡散領域とＮ＋拡散領域を有する。Ｐ＋拡散領域は、Ｐウェルへの電位供給端子となり、保護トランジスタＭＮ１のバックゲート電圧をＰウェルに与える。Ｎ＋拡散領域は、保護トランジスタＭＮ１のソース又はドレイン領域を形成する。そして、Ｎ型半導体基板の上層であって、２つのＮ＋拡散領域に跨る領域には、ゲート酸化膜を介してゲート電極が形成される。
【００２６】
出力トランジスタＴ１は、Ｎ型半導体基板上にＰ型半導体で形成されるＰ−Ｂｏｄｙ領域（以下、場合に応じて出力トランジスタＴ１のバックゲートと称す）を有する。そしてＰ−Ｂｏｄｙ領域上にＮ＋拡散領域とＰ＋拡散領域を有する。このＮ＋拡散領域は、出力トランジスタＴ１のソースとなる。そして、分離して形成されるＰ−Ｂｏｄｙ領域のそれぞれに形成されるＮ＋拡散領域に跨る領域には、ゲート酸化膜を介してゲート電極が形成される。なお、出力トランジスタＴ１はＮ型半導体基板をドレインとして利用するものである。Ｐ−Ｂｏｄｙ領域に形成されるＰ＋拡散領域は、Ｐ−Ｂｏｄｙ領域にバックゲート電圧を供給するものである。
【００２７】
そして、寄生ダイオードＤ１は、保護トランジスタＭＮ１のバックゲートと保護トランジスタＭＮ１において出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域との間に形成される。このとき、寄生ダイオードＤ１は、Ｐ型半導体で形成されるバックゲートをアノードとし、Ｎ型半導体で形成されるＮ＋拡散領域をカソードとする。寄生トランジスタＱ１は、保護トランジスタＭＮ１のバックゲートをベースとし、Ｎ型半導体基板をエミッタとし、保護トランジスタＭＮ１において出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をコレクタとして形成される。寄生ダイオードＤ１ａは、拡散抵抗Ｒ１において接地端子ＧＮＤ側に接続されるＰ＋拡散領域をアノードとし、Ｎ型半導体基板をカソードとして形成される。寄生ダイオードＤ１ｂは、拡散抵抗Ｒ１において保護トランジスタＭＮ１のバックゲートに接続される側のＰ＋拡散領域をアノードとし、Ｎ型半導体基板をカソードとして形成される。
【００２８】
ここで、電源１０を逆接続した場合における負荷駆動装置１の動作について説明する。電源１０の逆接続時には、拡散抵抗Ｒ１及び寄生ダイオードＤ１を介して出力トランジスタＴ１のゲートに電荷が流れ込む。この構想では、このとき寄生ダイオードＤ１ａ及びＤ１ｂにも電流が流れる。そこで、寄生ダイオードＤ１ａ及びＤ１ｂに電流が流れた場合に寄生ダイオードＤ１ａ及びＤ１ｂのカソード側に発生する電圧について説明する。図４に寄生ダイオードＤ１ａ及びＤ１ｂに流れる電流と寄生ダイオードＤ１ａ及びＤ１ｂのアノード側に発生する電圧との関係を示すグラフを示す。
【００２９】
図４では、寄生ダイオードＤ１ａのアノード側のノードをＮａで示し、寄生ダイオードＤ１ｂのアノード側のノードをＮｂで示した。なお、ノードＮｂには寄生トランジスタＱ１のベースが接続される。また、寄生ダイオードＤ１ａ及びＤ１ｂのカソードは、寄生トランジスタＱ１のエミッタと共通の領域に接続される。そのため、寄生ダイオードＤ１ｂのアノードとカソードの間に発生する電圧は、寄生トランジスタＱ１のベースとエミッタ間の電圧となる。
【００３０】
図４に示すように、電源１０が逆接続された場合、寄生ダイオードＤ１ａに電流が流れる。また、寄生ダイオードＤ１ｂには拡散抵抗Ｒ１を介して電流が流れる。そのため、ノードＮｂの電圧は、拡散抵抗Ｒ１と流れる電流によりノードＮａの電圧よりも低くなる。図４に示す例では、ノードＮａの電圧は正極側電圧ＶＢ程度であるのに対して、ノードＮｂの電圧は０．５Ｖ程度となっている。ここで、寄生トランジスタＱ１の閾値電圧は０．５Ｖよりも高い。つまり、ノードＮｂの電圧が０．５Ｖ程度では、寄生トランジスタＱ１のベース・エミッタ間電圧は閾値電圧を超えることはできない。そのため、この構想では、寄生トランジスタＱ１は、電源１０が逆接続された場合であっても、オフ状態を維持する。
【００３１】
従って、本構想では、拡散抵抗Ｒ１及び寄生ダイオードＤ１を介して出力トランジスタＴ１のゲートに流れ込む電荷が寄生トランジスタＱ１によって引き抜かれることがない。しかしながら、電源１０の逆接続時には、出力トランジスタＴ１のゲート電圧は寄生ダイオードＤ１を介して供給されるため、ゲート電圧は、最大で０．５Ｖ程度となるノードＮｂの電圧より高くならない。そのため、出力トランジスタＴ１はＯＮ状態にならない。すなわち、本構想では、電源１０の逆接続時の出力トランジスタＴ１の過熱を防止することができない。そこで、本発明者は、別の解決方法を考案した。
【００３２】
実施の形態１
上記で言及した構想にかかる負荷駆動装置１においては、電源１０の逆接続時は、保護トランジスタＭＮ１はオン状態とならない。またさらに上記の構想では、以下に示すような考慮すべき点がある。負荷１１の接地電圧が負荷駆動装置１の接地端子ＧＮＤから供給される。そのため、電源が正常に接続され、かつ、電源がオフ状態において、逆接続保護回路１３によって出力トランジスタＴ１のゲートの電荷を引き抜くことで出力トランジスタＴ１のソース・ゲート間の電圧を実質的に同じにして出力トランジスタＴ１をオフ状態とすることができた。しかしながら、負荷１１は、負荷駆動装置とは離れた場所から接地電圧が供給される場合がある。このような場合、負荷駆動装置の接地端子ＧＮＤから供給される接地電圧と負荷１１の接地電圧とに差が生じる場合がある。このように接地電圧に差が生じた場合、負荷駆動装置１の構成では、出力トランジスタＴ１のソース・ゲート間電圧を出力トランジスタＴ１がオフ状態となるほど小さくすることができず、出力トランジスタＴ１のオフ状態を確実に制御できない問題がある。
【００３３】
そこで、実施の形態１にかかる負荷駆動装置２では、出力トランジスタＴ１のゲートから電荷を引き抜くゲート放電回路１４を出力端子ＯＵＴと出力トランジスタＴ１のゲートとの間に設ける。これにより、負荷駆動装置２では、負荷１１の接続形態によらず通常動作時における出力トランジスタＴ１のオフ状態の制御を確実に行う。また、負荷駆動装置２では、電源１０の逆接続時に負荷駆動装置２を保護する逆接続保護回路１５を独立して設ける。
【００３４】
図５に実施の形態１にかかる負荷駆動装置２の回路図を示す。図５に示すように、負荷駆動装置２は、電源１０、負荷１１、ドライバ回路１２、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１６、出力トランジスタＴ１、クランプダイオードＤ１０、電流制限抵抗Ｒ１０、電源端子ＰＷＲ、接地端子ＧＮＤ、出力端子ＯＵＴを有する。
【００３５】
電源１０は、電源端子ＰＷＲと接地端子ＧＮＤとの間に接続される。そして、正常接続時には、電源１０は、電源端子ＰＷＲに正極側電圧ＶＢを供給し、接地端子ＧＮＤに負極側電圧ＶＳＳを供給する。負荷１１は、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続される。負荷１１は、例えば、機能回路や動力装置等であって、負荷駆動装置２において電力の供給先となるものである。
【００３６】
ドライバ回路１２は、負荷駆動装置２の制御装置である。ドライバ回路１２は、出力トランジスタＴ１のゲートに制御信号Ｓ１を供給し、ゲート放電回路１４に制御信号Ｓ２を供給する。この実施の形態においては、制御信号Ｓ１、Ｓ２は、互いに逆相となる信号であるものとする。ドライバ回路１２は、制御信号Ｓ１、Ｓ２によって出力トランジスタＴ１の導通状態を制御する。
【００３７】
出力トランジスタＴ１は、ドレインが電源端子ＰＷＲに接続され、ソースが出力端子ＯＵＴに接続され、ゲートに制御信号Ｓ１が供給される。出力トランジスタＴ１は、制御信号Ｓ１がハイレベルの状態でオン状態となり、制御信号Ｓ１がロウレベルの状態でオフ状態となる。
【００３８】
ゲート放電回路１４は、出力トランジスタＴ１のゲートと出力端子ＯＵＴとの間に接続され、ドライバ回路１２によって制御される。ゲート放電回路１４は、制御信号Ｓ２がハイレベルの状態で出力トランジスタＴ１のゲートから電荷の引き抜きを行う。また制御信号Ｓ２がロウレベルの状態ではオフ状態となり、出力トランジスタＴ１のゲートから電荷の引き抜きは行わない。
【００３９】
より具体的には、ゲート放電回路１４は、放電トランジスタＭＮ２及び第２の抵抗（例えば、拡散抵抗Ｒ２）を有する。放電トランジスタＭＮ２は、Ｎ型半導体基板に形成されるＮ型ＭＯＳトランジスタである。放電トランジスタＭＮ２は、ドレインが出力トランジスタＴ１のゲートに接続され、ゲートに制御信号Ｓ２が入力され、ソースが出力端子ＯＵＴに接続される。拡散抵抗Ｒ２は、Ｎ型半導体基板上にＰ型の拡散領域を用いて形成される。拡散抵抗Ｒ２は、前述した構想における拡散抵抗Ｒ１と同じ構造を有する。拡散抵抗Ｒ２は、一方の端子が放電トランジスタＭＮ２のバックゲートに接続され、他方の端子が出力端子ＯＵＴに接続される。
【００４０】
逆接続保護回路１５は、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に接続される。逆接続保護回路１５は、保護トランジスタＭＮ３及び抵抗（第１の抵抗、例えば、拡散抵抗Ｒ３）を有する。保護トランジスタＭＮ３は、ソース／ドレインの一方が出力トランジスタＴ１のゲートに接続され、ソース／ドレインの他方が接地端子ＧＮＤに接続され、ゲートがソース／ドレインの他方と接続される。つまり、電源１０の正常時には保護トランジスタＭＮ３は、ダイオード接続された構成を有し、ソースがダイオードのアノード側端子となり、ドレインがダイオードのカソード側端子となる。また、保護トランジスタＭＮ３のバックゲートは拡散抵抗Ｒ３を介してバックゲート制御回路１６に接続され、電源１０の逆接続時には保護トランジスタＭＮ３は、ドレインが接地端子ＧＮＤ、ソースが出力トランジスタＴ１のゲートに接続される。
【００４１】
バックゲート制御回路１６は、出力端子ＯＵＴと接地端子ＧＮＤとの間に設けられる。バックゲート制御回路１６は、電源１０が正常に接続される状態では保護トランジスタＭＮ３のバックゲートに接地端子ＧＮＤの電圧に基づいた電圧を供給し、電源１０が逆接続される状態では保護トランジスタＭＮ３のバックゲートに電源端子ＰＷＲの電圧に基づいた電圧を供給する。バックゲート制御回路１６は、第１のスイッチ部１６ａと第２のスイッチ部１６ｂを有する。第１のスイッチ部１６ａは、本実施の形態においては導通状態となることはないが、第２のスイッチ部１６ｂは、出力端子ＯＵＴに電源１０の正極側電圧ＶＢが供給されている状態において保護トランジスタＭＮ３のバックゲートに電源１０の負極側電圧ＶＳＳを供給する。なお、本実施の形態では、第２のスイッチ部１６ｂは、電流制限抵抗Ｒ１０を介して接地電圧に接続されるが、保護トランジスタＭＮ３のバックゲートに流れる電流はごくわずかである。そのため、接地端子ＧＮＤから保護トランジスタＭＮ３のバックゲートに至る経路での電圧変動は無視できる程度に小さい。
【００４２】
より具体的には、第１のスイッチ部１６ａは、ＮＭＯＳトランジスタＭＮ４、ＭＮ５を有する。ＮＭＯＳトランジスタＭＮ４とＮＭＯＳトランジスタＭＮ５は、出力端子ＯＵＴと拡散抵抗Ｒ３との間で直列に接続される。また、ＮＭＯＳトランジスタＭＮ４のゲートとＮＭＯＳトランジスタＭＮ５のゲートはともに電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ４のバックゲートとＮＭＯＳトランジスタＭＮ５のバックゲートはともにＮＭＯＳトランジスタＭＮ４とＮＭＯＳトランジスタＭＮ５との接続点に接続される。
【００４３】
第２のスイッチ部１６ｂは、ＮＭＯＳトランジスタＭＮ６、ＭＮ７を有する。ＮＭＯＳトランジスタＭＮ６とＮＭＯＳトランジスタＭＮ７は、拡散抵抗Ｒ３と接地端子ＧＮＤとの間に、電流制限抵抗Ｒ１０を介して直列に接続される。また、ＮＭＯＳトランジスタＭＮ６のゲートとＮＭＯＳトランジスタＭＮ７のゲートはともに出力端子ＯＵＴに接続される。ＮＭＯＳトランジスタＭＮ６のバックゲートとＮＭＯＳトランジスタＭＮ７のバックゲートはともにＮＭＯＳトランジスタＭＮ６とＮＭＯＳトランジスタＭＮ７との接続点に接続される。なお、ＮＭＯＳトランジスタＭＮ７のソースは電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続される。そして、第２のスイッチ部１６ｂは、ＮＭＯＳトランジスタＭＮ７のソースの電圧と出力端子ＯＵＴとの電圧差が０．７Ｖ（ＮＭＯＳトランジスタＭＮ７のソース・バックゲート間の寄生ダイオードの順バイアス電圧）＋閾値電圧ＶＴ（ＮＭＯＳトランジスタＭＮ６の閾値電圧）以上でオンとなる。
【００４４】
電流制限抵抗Ｒ１０とクランプダイオードＤ１０は、接地端子ＧＮＤと電源端子ＰＷＲとの間に直列に接続される。そして、クランプダイオードＤ１０は、アノードが電流制限抵抗Ｒ１０に接続され、カソードが電源端子ＰＷＲに接続される。
【００４５】
次に、電源が正常に接続されている場合における負荷駆動装置２の動作について説明する。まず、制御信号Ｓ１がハイレベルであり、制御信号Ｓ２がロウレベルである場合、放電トランジスタＭＮ２がオフ状態でとなり出力トランジスタＴ１はオン状態となる。そのため、負荷１１には電源１０が出力する正極側電圧ＶＢが電力として供給される。一方、制御信号Ｓ１がロウレベルであり、制御信号Ｓ２がハイレベルである場合、放電トランジスタＭＮ２がオン状態となり出力トランジスタＴ１のゲートから出力端子ＯＵＴに対して電化を引き抜く。そのため、出力トランジスタＴ１のゲート・ソース間が放電トランジスタＭＮ２によりショートされた状態となり、出力トランジスタＴ１はオフ状態となる。そのため、負荷１１には電源１０からの電力が供給されず、出力端子ＯＵＴの電圧はほぼ０Ｖとなる。なお、負荷駆動装置１の通常時の動作において放電トランジスタＭＮ２のバックゲートにはほとんど電流が流れない。そのため、放電トランジスタＭＮ２のバックゲートには、拡散抵抗Ｒ２を介してであっても、出力端子ＯＵＴの電圧とほぼ同じ電圧が印加される。
【００４６】
また、電源１０が正常に接続されている状態においては、接地端子ＧＮＤと出力トランジスタＴ１のゲート間に接続されている、ダイオード接続された保護トランジスタＭＮ３はオンしないため、保護トランジスタＭＮ３は無効な状態となっている。また、第２のスイッチ部１６ｂがオン状態となるため、保護トランジスタＭＮ３のバックゲートには拡散抵抗Ｒ３及び電流制限抵抗Ｒ１０を介して接地電圧が印加される。
【００４７】
続いて、電源１０が逆接続された場合における負荷駆動装置２について説明する。電源１０が逆接続された場合、ゲート放電回路１４及び逆接続保護回路１５を構成する素子において寄生素子が形成されるが、その寄生素子をオフすることができ、逆接保護回路１５を経由して出力トランジスタＴ１のゲートに電荷が流れ込む。電源１０が逆接続された場合における負荷駆動装置２の回路図を図６に示す。
【００４８】
図６に示すように、電源１０が逆接続された場合、接地端子ＧＮＤに電源１０の正極側電圧ＶＢが印加され、電源端子ＰＷＲに電源１０の負極側電圧ＶＳＳが印加される。これにより、ゲート放電回路１４には、寄生素子として、寄生ダイオードＤ２、Ｄ２ａ、Ｄ２ｂ、寄生トランジスタＱ２が形成される。また、逆接続保護回路１５には、寄生素子として、寄生ダイオードＤ３、Ｄ３ａ、Ｄ３ｂ、寄生トランジスタＱ３が形成される。
【００４９】
寄生ダイオードＤ２は、放電トランジスタＭＮ２のバックゲートをアノードとし、放電トランジスタＭＮ２において出力トランジスタＴ１のゲートに接続される側の拡散領域をカソードとする。つまり、寄生ダイオードＤ２は、放電トランジスタＭＮ２のバックゲートにアノードが接続され、出力トランジスタＴ１のゲートにカソードが接続される。
【００５０】
寄生ダイオードＤ２ａは、アノードが拡散抵抗Ｒ２の出力端子ＯＵＴ側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生ダイオードＤ２ｂは、アノードが拡散抵抗Ｒ２の放電トランジスタＭＮ２のバックゲート側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生トランジスタＱ２は、コレクタが放電トランジスタＭＮ２のドレインに接続され、ベースが放電トランジスタＭＮ２のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００５１】
また、寄生ダイオードＤ３は、保護トランジスタＭＮ３のバックゲートをアノードとし、保護トランジスタＭＮ３において出力トランジスタＴ１のゲートに接続される側の拡散領域をカソードとする。つまり、寄生ダイオードＤ３は、保護トランジスタＭＮ３のバックゲートにアノードが接続され、出力トランジスタＴ１のゲートにカソードが接続される。
【００５２】
寄生ダイオードＤ３ａは、アノードが拡散抵抗Ｒ３のバックゲート制御回路１６側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生ダイオードＤ３ｂは、アノードが拡散抵抗Ｒ３の保護トランジスタＭＮ３のバックゲート側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生トランジスタＱ３は、コレクタが保護トランジスタＭＮ３の出力トランジスタＴ１のゲート側の拡散領域に接続され、ベースが保護トランジスタＭＮ３のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００５３】
この寄生素子についてより具体的に説明するために、ゲート放電回路１４、逆接続保護回路１５及び出力トランジスタＴ１の断面図を図７に示す。図７に示す断面図では、ゲート放電回路１４、逆接続保護回路１５及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。
【００５４】
図７に示すように、ゲート放電回路１４及び逆接続保護回路１５は、それぞれ、図３に示した逆接続保護回路１３と実質的に同じ構造を有する素子によって形成される。また、出力トランジスタＴ１は、図３に示した出力トランジスタＴ１と同じものである。
【００５５】
ここで、電源１０を逆接続した場合における負荷駆動装置２の動作について説明する。電源１０の逆接続時には、正極側電圧ＶＢが保護トランジスタＭＮ３のゲートに印加される。これによって、保護トランジスタＭＮ３はオン状態となる。しかしながら、出力トランジスタＴ１がオン状態となる前に、遷移期間がある。この遷移期間の間、出力端子ＯＵＴにおける電圧は、正極側電圧ＶＢとなって、そして、出力トランジスタＴ１に形成される寄生ダイオードのフォワード電圧（０．７Ｖ程度）となる。なぜならば、出力トランジスタＴ１の寄生ダイオードが、一時的に順方向にバイアスされるからである。その後、出力トランジスタＴ１は、オン状態となり、出力端子ＯＵＴにおける電圧は０Ｖ程度になる。
【００５６】
電源１０の逆接続時には、保護トランジスタＭＮ３がオン状態となる前に、電荷は、一時的に拡散抵抗Ｒ２及び寄生ダイオードＤ２を介して出力トランジスタＴ１のゲートに流れる。以下に、電流が寄生ダイオードＤ２ａ及びＤ２ｂを通って流れる際に寄生ダイオードＤ２ａ及びＤ２ｂのカソード側で発生する電圧について説明する。
【００５７】
図６では、寄生ダイオードＤ２ａのアノード側のノードはＮｃによって示され、寄生ダイオードＤ２ｂのアノード側のノードは、Ｎｄによって示される。寄生トランジスタＱ２のベースは、ノードＮｄに接続されている。寄生ダイオードＤ２ａ及びＤ２ｂのカソードは、寄生トランジスタＱ２のエミッタと共通の領域に接続される。そのため、寄生ダイオードＤ２ｂのアノードとカソードの間に発生する電圧は、寄生トランジスタＱ２のベースとエミッタの間の電圧となる。
【００５８】
図６に示すように、電源１０の逆接続時においては、寄生ダイオードＤ２ａを介して電流が流れる。さらに、拡散抵抗Ｒ２を経由して寄生ダイオードＤ２ａを介して電流が流れる。そのため、ノードＮｄの電圧は、拡散抵抗Ｒ２及び拡散抵抗Ｒ２を流れる電流によって決まるノードＮｃの電圧よりも低くなる。ノードＮｃの電圧は、正極側電圧ＶＢ程度となるが、ノードＮｄの電圧は、拡散抵抗Ｒ２の電圧降下によって０．５Ｖ程度となる。寄生トランジスタＱ２の閾値電圧は、０．５Ｖより高い。これは、ノードＮｄの電圧が０．５Ｖ程度のときは、寄生トランジスタＱ２のベース−エミッタ間電圧がこの閾値電圧を超えられないことを意味している。そのため、本実施の形態では、寄生トランジスタＱ２を介する出力トランジスタのゲートと電源端子ＰＷＲの間の電流経路が形成されない。
【００５９】
これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生トランジスタＱ２によって引き抜かれない。従って、保護トランジスタＭＮ３が出力トランジスタＴ１のゲートに電荷を供給することができれば、出力トランジスタＴ１はオン状態となる。
【００６０】
一方、本実施の形態では、クランプダイオードＤ１０が順方向バイアスされるため、電流制限抵抗Ｒ１０及びクランプダイオードＤ１０を介して接地端子ＧＮＤから電源端子ＰＷＲに電流が流れる。つまり、電流制限抵抗Ｒ１０とクランプダイオードＤ１０の間のノードにはクランプダイオードＤ１０のダイオード電圧（例えば、約０．７Ｖ）が発生する。第１のスイッチ部１６ａの閾値電圧は、０．７Ｖ程度のダイオード電圧よりも高く、第１のスイッチ部１６ａはオフ状態を維持する。
【００６１】
出力端子ＯＵＴに印加される電圧が、第２のスイッチ部１６ｂの閾値電圧以上であれば、第２のスイッチ部１６ｂはオン状態となり、拡散抵抗Ｒ２及び寄生ダイオードＤ２ａ、Ｄ２ｂと同様に、拡散抵抗Ｒ３の電圧降下によって０．７Ｖ程度のダイオード電圧がノードＮｅ（寄生ダイオードＤ３ａのアノード側のノード）に供給される。この場合、拡散抵抗Ｒ２と寄生ダイオードＤ２ａ、Ｄ２ｂと同様に、拡散抵抗Ｒ３の電圧降下によって、最大でも０．５Ｖ程度の電圧が、ノードＮｆ（寄生ダイオードＤ３のアノード側のノード）に供給される。その結果、寄生トランジスタＱ３は、オン状態とならない。したがって、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生トランジスタＱ３によって引き抜かれない。
【００６２】
出力端子ＯＵＴに供給される電圧が第２のスイッチ部１６ｂの閾値電圧よりも低いときは、第２のスイッチ部１６ｂはオフ状態となる。つまり、バックゲート制御回路１６の第１のスイッチ部１６ａ及び第２のスイッチ部１６ｂはともにオフ状態となる。したがって、出力端子ＯＵＴとクランプダイオードＤ１０のアノードの間の電圧である、最大でも０．７Ｖ程度の電圧が、寄生ダイオードＤ３ａのアノードに供給される。しかしながら、拡散抵抗Ｒ３の電圧降下により、寄生ダイオードＤ３ｂのアノードには最大でも０．５Ｖ程度の電圧が発生するため、寄生トランジスタＱ３はオン状態とならない。これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生トランジスタＱ３によって引き抜かれない。
【００６３】
電源１０の逆接続状態では、最大でも０．５Ｖ程度の電圧が保護トランジスタＭＮ３のバックゲートに印加される。そのため、保護トランジスタＭＮ３は、バックゲート電圧が基本的にロウレベルである。電源１０の逆接続時には、保護トランジスタＭＮ３の接地電位ＧＮＤには出力トランジスタＴ１のゲート電圧よりも高電位が印加されるため、保護トランジスタＭＮ３は正常な導通状態になる。従って、本実施の形態では、接地端子ＧＮＤに印加された電源１０の正極側電圧ＶＢから保護トランジスタＭＮ３で発生するオン電圧を差し引いた電圧が出力トランジスタＴ１のゲートに印加され、出力トランジスタＴ１がオン状態となる。そして、出力トランジスタＴ１は、オン状態を維持する。
【００６４】
出力トランジスタＴ１がオン状態のときは、実質的に０Ｖに等しい電圧が出力端子ＯＵＴに供給される。ノードＮｄの電圧は、実質的に０Ｖよりも低く、寄生抵抗Ｑ２のオフ状態は維持される。さらに、ノードＮｅに供給される電圧は、クランプダイオードＤ１０のアノードに供給される０．７Ｖ程度のダイオード電圧よりも低く維持され、ノードＮｆに供給される電圧は０．５Ｖ程度を維持する。これにより、寄生トランジスタＱ３のオフ状態が維持される。
【００６５】
また、放電トランジスタＭＮ２に形成される寄生トランジスタＱ２は、拡散抵抗Ｒ２及び拡散抵抗Ｒ２の寄生ダイオードＤ２ａ、Ｄ２ｂにより、オフ状態を維持する。さらに、保護トランジスタＭＮ３に形成される寄生トランジスタＱ３は、拡散抵抗Ｒ３及び拡散抵抗Ｒ３の寄生ダイオードＤ３ａ、Ｄ３ｂにより、オフ状態を維持する。
【００６６】
従って、本実施の形態では、電源１０の逆接続時にダイオード接続される保護トランジスタＭＮ３が順方向にバイアスされる。これにより、保護トランジスタＭＮ３がＭＯＳスイッチとしてオン動作して、動作して、電源１０の逆接続時に出力トランジスタＴ１のゲート電圧は電源１０の正極側電圧ＶＢに近い値となる。そして、出力トランジスタＴ１はオン状態となる。また、電源１０の逆接続時に形成される寄生トランジスタＱ２、Ｑ３は、それぞれ電源１０の逆接続時にオフ状態を維持するため、寄生トランジスタＱ２、Ｑ３によって出力トランジスタＴ１がオフ状態となることはない。
【００６７】
上記説明より、実施の形態１における負荷駆動装置２は、出力トランジスタＴ１のゲートと出力端子ＯＵＴとの間にゲート放電回路１４を有する。これにより、負荷駆動装置２では、負荷１１の接地電圧と負荷駆動装置２の接地端子ＧＮＤとに電圧差がある場合であっても、通常動作時に出力トランジスタＴ１のオフする場合において出力トランジスタＴ１のソース・ゲート間をショートし、出力トランジスタＴ１のオフ状態を確実に制御することができる。つまり、負荷駆動装置２では、負荷１１の接続形態によらず通常動作時における出力トランジスタＴ１のオフ状態の制御を確実に行うことができる。
【００６８】
また、放電トランジスタＭＮ２とともに拡散抵抗Ｒ２を設け、保護トランジスタＭＮ３とともに拡散抵抗Ｒ３を設けることで、前述した構想と同様に、電源１０の逆接続時において寄生トランジスタＱ２、Ｑ３のオフ状態を維持することができる。これにより、負荷駆動装置２では、電源１０の逆接続時に接地端子ＧＮＤと出力トランジスタＴ１との間でＭＯＳスイッチとして保護トランジスタＭＮ３を確実に機能させることができる。つまり、負荷駆動装置２では、電源１０の逆接続時に保護トランジスタＭＮ３を介して出力トランジスタＴ１をオン状態とし、負荷駆動装置２の過熱による破壊を防止することができる。
【００６９】
実施の形態２
実施の形態２にかかる負荷駆動装置３の回路図を図８に示す。図８に示すように、負荷駆動装置３は、実施の形態１におけるゲート放電回路１４及び逆接続保護回路１５の変形例を示すゲート放電回路１４ａ及び逆接続保護回路１５ａを有する。負荷駆動装置３において負荷駆動装置２と同様のものについては、負荷駆動装置２と同じ符号を付して説明を省略する。
【００７０】
ゲート放電回路１４ａは、ゲート放電回路１４に対して拡散抵抗Ｒ２と並列に接続されるダイオードＤ４が追加されている。また、逆接続保護回路１５ａは、逆接続保護回路１５に対して拡散抵抗Ｒ３と並列に接続されるダイオードＤ５が追加されている。ダイオードＤ４及びＤ５は、電源１０が正常に接続されている場合においては、順方向にバイアスされることはない。そのため、電源１０が正常に接続されている場合における負荷接続回路３の動作は負荷駆動装置２と実質的に同じものとなる。
【００７１】
次に、電源１０が逆接続された場合における負荷駆動装置３について説明する。電源１０が逆接続された場合、上記実施の形態と同様に寄生素子が形成される。そこで、電源１０が逆接続された場合における負荷駆動装置３の回路図を図９に示す。図９に示すように、負荷駆動装置３では、ダイオードＤ４の追加に伴い寄生トランジスタＱ４が形成される。寄生トランジスタＱ４は、ベースがダイオードＤ４のアノードに接続され、コレクタがダイオードＤ４のカソードに接続され、エミッタが電源端子ＰＷＲに接続される。また、ダイオードＤ５の追加に伴い寄生トランジスタＱ５が形成される。寄生トランジスタＱ５は、ベースがダイオードＤ５のアノードに接続され、コレクタがダイオードＤ５のカソードに接続され、エミッタが電源端子ＰＷＲに接続される。
【００７２】
この寄生素子についてより具体的に説明するために、ゲート放電回路１４ａ、逆接続保護回路１５ａ及び出力トランジスタＴ１の断面図を図１０に示す。図１０に示す断面図では、ゲート放電回路１４ａ、逆接続保護回路１５ａ及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。
【００７３】
図１０に示すように、ダイオードＤ４は、ゲート放電回路１４ａが形成される領域に形成される。ダイオードＤ４は、Ｎ型半導体基板上に形成されるＰウェルを有する。そして、このＰウェル上にアノード側端子となるＰ＋拡散領域とカソード側端子となるＮ＋拡散領域を有する。このダイオードＤ４において寄生トランジスタＱ４は、Ｐウェルをベースとし、Ｎ＋拡散領域をコレクタとし、Ｎ型半導体基板をエミッタとして形成される。
【００７４】
ダイオードＤ５は、逆接続保護回路１５ａが形成される領域に形成される。ダイオードＤ５は、Ｎ型半導体基板上に形成されるＰウェルを有する。そして、このＰウェル上にアノード側端子となるＰ＋拡散領域とカソード側端子となるＮ＋拡散領域を有する。このダイオードＤ５において寄生トランジスタＱ５は、Ｐウェルをベースとし、Ｎ＋拡散領域をコレクタとし、Ｎ型半導体基板をエミッタとして形成される。
【００７５】
続いて、電源１０を逆接続した場合における負荷駆動装置３の動作について説明する。負荷駆動装置３の基本的動作は負荷駆動装置２と同様である。しかし、負荷駆動装置３では、電源１０の逆接続時に寄生トランジスタＱ４、Ｑ５がオン状態となる。そのため、負荷駆動装置３では、電源１０の逆接続時に放電トランジスタＭＮ２のバックゲート及び保護トランジスタＭＮ３のバックゲートの電圧が電源１０の負極側電圧ＶＳＳに近い値となる。これにより、負荷駆動装置３では、寄生ダイオードＤ２、Ｄ３が順方向にバイアスされない。さらに、寄生トランジスタＱ２、Ｑ３のベース・エミッタ間電圧は実施の形態１に比べて小さくなり、例えば０Ｖに近い値となる。従って、負荷駆動装置３では、寄生トランジスタＱ２、Ｑ３が実施の形態１よりも確実なオフ状態となる。
【００７６】
上記説明より、負荷駆動装置３では、ダイオードＤ４、Ｄ５において形成される寄生トランジスタＱ４、Ｑ５が電源１０の逆接続時にオン状態となることで、放電トランジスタＭＮ２及び保護トランジスタＭＮ３のバックゲートを電源１０の負極側電圧ＶＳＳに近い電圧値とする。これにより、寄生トランジスタＱ２、Ｑ３は、実施の形態１よりも確実なオフ状態とすることができる。そのため、負荷駆動装置３は、実施の形態１よりも寄生トランジスタＱ２、Ｑ３が動作する可能性が低く、より高い信頼性を実現することができる。
【００７７】
実施の形態３
実施の形態３にかかる負荷駆動装置４の回路図を図１１に示す。図１１に示すように、負荷駆動装置４は、実施の形態１における逆接続保護回路１５の変形例を示す逆接続保護回路１５ｂを有する。負荷駆動装置４において負荷駆動装置２と同様のものについては、負荷駆動装置２と同じ符号を付して説明を省略する。
【００７８】
逆接続保護回路１５ｂは、逆接続保護回路１５に対してデプレッション型ＮＭＯＳトランジスタＭＮ８が追加されている。デプレッション型ＮＭＯＳトランジスタＭＮ８は、保護トランジスタＭＮ３と接地端子ＧＮＤとの間に接続される。また、デプレッション型ＮＭＯＳトランジスタＭＮ８は、ゲートが保護トランジスタＭＮ３のゲートと接続され、バックゲートが保護トランジスタＭＮ３のバックゲートと接続される。
【００７９】
電源１０が正常に接続されている場合における負荷駆動装置４の動作は負荷駆動装置２の動作と同じであるため説明を省略する。また、電源１０の逆接続時における負荷駆動装置４には上記実施の形態と同様に寄生素子が形成される。電源１０の逆接続時における負荷駆動装置４の回路図を図１２に示す。図１２に示すように、電源１０の逆接続時における負荷駆動装置４の回路図は、図６に示した負荷駆動装置２の回路図に対してデプレッション型ＮＭＯＳトランジスタＭＮ８を追加したものであるため、説明を省略する。
【００８０】
次に、負荷駆動装置４のゲート放電回路１４、逆接続保護回路１５ｂ及び出力トランジスタＴ１の断面図を図１３に示す。図１３に示す断面図では、ゲート放電回路１４、逆接続保護回路１５ｂ及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。図１３に示すようにデプレッション型ＮＭＯＳトランジスタＭＮ８は、保護トランジスタＭＮ３が形成されるＰウェルに形成される。デプレッション型ＮＭＯＳトランジスタＭＮ８は、ソース又はドレインとなる２つのＮ＋拡散領域を有する。また、２つのＮ＋拡散領域の間であって、基板表面付近にはＮ型半導体で形成されるＮチャネル領域が形成される。さらに、２つのＮ＋拡散領域の間であって、基板上層には、ゲート酸化膜を介してゲート電極が形成される。
【００８１】
続いて、電源１０の逆接続時における負荷駆動装置４の動作について説明する。この場合における負荷駆動装置４の動作は、実質的に負荷駆動装置２と同じである。しかし、負荷駆動装置４では、電源１０の逆接続時にデプレッション型ＮＭＯＳトランジスタＭＮ８が定電流源として動作する。
【００８２】
デプレッション型ＮＭＯＳトランジスタＭＮ８がない場合、保護トランジスタＭＮ３を介して接地端子ＧＮＤから出力トランジスタＴ１に瞬間的に大きな電流が流れる。そのため、実施の形態１、２における保護トランジスタＭＮ３は、この大きな電流を流すことができるように大きなトランジスタサイズを要する。しかし、負荷駆動装置４では、デプレッション型ＮＭＯＳトランジスタＭＮ８を定電流源として動作させることで、保護トランジスタＭＮ３に流れる電流量を制御することができる。これにより、負荷駆動装置４は、実施の形態１、２における負荷駆動装置４よりも保護トランジスタＭＮ３を小さく設計することが可能になる。つまり、負荷駆動装置４は、保護トランジスタＭＮ３の回路面積を縮小することで、負荷駆動装置が形成されるチップの面積を小さくすることが可能になる。
【００８３】
実施の形態４
実施の形態４にかかる負荷駆動装置５の回路図を図１４に示す。図１４に示すように、負荷駆動装置５は、実施の形態２における逆接続保護回路１５ａの変形例を示す逆接続保護回路１５ｃを有する。負荷駆動装置５において負荷駆動装置３と同様のものについては、負荷駆動装置３と同じ符号を付して説明を省略する。逆接続保護回路１５ｃは、逆接続保護回路１５ａに対して実施の形態３で用いたデプレッション型ＮＭＯＳトランジスタＭＮ８が追加されている。このデプレッション型ＮＭＯＳトランジスタＭＮ８の接続は、実施の形態３におけるものと同じである。
【００８４】
電源１０が正常に接続されている場合における負荷駆動装置５の動作は実施の形態２の負荷駆動装置３の動作と同じであるため説明を省略する。また、電源１０の逆接続時における負荷駆動装置５には上記実施の形態と同様に寄生素子が形成される。電源１０の逆接続時における負荷駆動装置５の回路図を図１５に示す。図１５に示すように、電源１０の逆接続時における負荷駆動装置５の回路図は、図９に示した負荷駆動装置３の回路図に対してデプレッション型ＮＭＯＳトランジスタＭＮ８を追加したものであるため、説明を省略する。さらに、負荷駆動装置５のゲート放電回路１４ａ、逆接続保護回路１５ｃ及び出力トランジスタＴ１の断面図を図１６に示す。図１６に示す断面図では、ゲート放電回路１４ａ、逆接続保護回路１５ｃ及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。図１６に示すように、負荷駆動装置５におけるデプレッション型ＮＭＯＳトランジスタＭＮ８は、図１３で示したものと同じであるため説明を省略する。
【００８５】
負荷駆動装置５においても、デプレッション型ＮＭＯＳトランジスタＭＮ８は、電源１０の逆接続時において保護トランジスタＭＮ３に流れる電流を制御する定電流源として動作する。そのため、負荷駆動装置５は、負荷駆動装置３よりも保護トランジスタＭＮ３を小さく設計することが可能になる。つまり、負荷駆動装置５は、保護トランジスタＭＮ３の回路面積を縮小することで、負荷駆動装置が形成されるチップの面積を小さくすることが可能になる。
【００８６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、ゲート放電回路、逆接続保護回路及び出力トランジスタが１つの半導体基板上に形成される例を説明したが、本発明は、保護トランジスタと拡散抵抗が１つの半導体基板上に形成されていればよい。つまり、本発明は、１つの半導体基板にゲート放電回路、逆接続保護回路及び出力トランジスタが形成されるものに限定されるものではない。
【００８７】
また、実施の形態１乃至４は、いわゆる通常の知識を有する当業者によって組合せることもできる。出力トランジスタＴ１及び／又はＭＯＳトランジスタが、上述したゲート構造の代わりにトレンチゲート構造を有していてもよい。
【図面の簡単な説明】
【００８８】
【図１】本発明に至る前の構想にかかる負荷駆動装置の回路図である。
【図２】本発明に至る前の構想にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図３】本発明に至る前の構想にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図４】本発明に至る前の構想において拡散抵抗の両端に形成される寄生ダイオードにおいて発生する電圧と寄生ダイオードに流れる電流の関係を示すグラフである。
【図５】実施の形態１にかかる負荷駆動装置の回路図である。
【図６】実施の形態１にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図７】実施の形態１にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図８】実施の形態２にかかる負荷駆動装置の回路図である。
【図９】実施の形態２にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図１０】実施の形態２にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図１１】実施の形態３にかかる負荷駆動装置の回路図である。
【図１２】実施の形態３にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図１３】実施の形態３にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図１４】実施の形態４にかかる負荷駆動装置の回路図である。
【図１５】実施の形態４にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図１６】実施の形態４にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図１７】従来の負荷駆動装置の回路図である。
【図１８】従来の負荷駆動装置において発生する問題を説明するための図である。
【符号の説明】
【００８９】
１〜５  負荷駆動装置
１０  電源
１１  負荷
１２  ドライバ回路
１３、１５、１５ａ、１５ｂ  逆接続保護回路
１４、１４ａ  ゲート放電回路
１４ａ  ゲート放電回路
１６  バックゲート制御回路
１６ａ、１６ｂ  スイッチ部
Ｔ１  出力トランジスタ
ＭＮ１、ＭＮ３  保護トランジスタ
ＭＮ２  放電トランジスタ
ＭＮ４〜ＭＮ７  ＮＭＯＳトランジスタ
ＭＮ８  デプレッション型ＮＭＯＳトランジスタ
Ｒ１〜Ｒ３  拡散抵抗
Ｒ１０  電流制限抵抗
Ｄ１、Ｄ１ａ、Ｄ１ｂ  寄生ダイオード
Ｄ２、Ｄ２ａ、Ｄ２ｂ  寄生ダイオード
Ｄ３、Ｄ３ａ、Ｄ３ｂ  寄生ダイオード
Ｄ４、Ｄ５  ダイオード
Ｄ１０  クランプダイオード
Ｑ１〜Ｑ５  寄生トランジスタ
【図１】
0005266030.tif 000002
【図２】
0005266030.tif 000003
【図３】
0005266030.tif 000004
【図４】
0005266030.tif 000005
【図５】
0005266030.tif 000006
【図６】
0005266030.tif 000007
【図７】
0005266030.tif 000008
【図８】
0005266030.tif 000009
【図９】
0005266030.tif 000010
【図１０】
0005266030.tif 000011
【図１１】
0005266030.tif 000012
【図１２】
0005266030.tif 000013
【図１３】
0005266030.tif 000014
【図１４】
0005266030.tif 000015
【図１５】
0005266030.tif 000016
【図１６】
0005266030.tif 000017
【図１７】
0005266030.tif 000018
【図１８】
0005266030.tif 000019