(57)【特許請求の範囲】
【請求項１】
入力電圧を受けて、出力電圧を出力する駆動回路であって、
第１のノードと基準ノードとの間に設けられた第１のキャパシタと、
前記第１のノードと前記入力電圧の入力ノードとの間に設けられた第１のスイッチ素子と、
前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、
第２のノードと前記基準ノードとの間に設けられた第２のキャパシタと、
その第１の入力端子に前記基準ノードが接続され、その第２の入力端子に前記アナログ基準電源の電圧が設定され、前記出力電圧を出力する演算増幅器と、
前記第２のノードと前記演算増幅器の出力ノードとの間に設けられた第３のスイッチ素子と、
前記第２のノードと前記アナログ基準電源との間に設けられた第４のスイッチ素子と、
前記演算増幅器の前記出力ノードと前記基準ノードとの間に設けられた第５のスイッチ素子と、
を含み、
初期化期間においては、前記第２、第４、第５のスイッチ素子がオンになり、前記第１、第３のスイッチ素子がオフになり、
前記出力電圧の出力期間においては、前記第１、第３のスイッチ素子がオンになり、前記第２、第４、第５の素子がオフになり、前記基準ノードがハイインピーダンス状態に設定され、
前記第１のキャパシタが形成される第１のキャパシタ領域と、前記第２のキャパシタが形成される第２のキャパシタ領域が、第１の方向に沿って配置され、
前記第１の方向の反対方向を第３の方向とした場合に、前記第１、第２のスイッチ素子が、前記第１、第２のキャパシタ領域の前記第３の方向側に配置され、
前記第３、第４のスイッチ素子が、前記第１、第２のキャパシタ領域の前記第１の方向側に配置され、
前記第１の方向に直交する方向を第２の方向とした場合に、前記基準ノードのラインである基準ノードラインが、前記第１、第２、第３、第４のスイッチ素子の前記第２の方向側に配線されることを特徴とする駆動回路。
【請求項２】
請求項１において、
前記第２のスイッチ素子に前記アナログ基準電源の電圧を供給するための第１のアナログ基準電源ラインが、前記第１、第２のキャパシタ領域の前記第３の方向側において前記第２の方向に沿って配線され、
前記第４のスイッチ素子に前記アナログ基準電源の電圧を供給するための第２のアナログ基準電源ラインが、前記第１、第２のキャパシタ領域の前記第１の方向側において前記第２の方向に沿って配線されることを特徴とする駆動回路。
【請求項３】
請求項１又は２において、
初期化期間において、その一端が前記出力ノードに電気的に接続され、前記演算増幅器の発振を防止する発振防止用キャパシタを含むことを特徴とする駆動回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第５のスイッチ素子が、前記第３、第４のスイッチ素子の前記第２の方向側に配置され、
前記第５のスイッチ素子のダミースイッチ素子が、前記第１、第２のスイッチ素子の前記第２の方向側に配置されることを特徴とする駆動回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
その一端が前記基準ノードに接続される補助キャパシタを含み、
前記補助キャパシタが、前記第１、第２のキャパシタ領域の間のキャパシタ領域に形成されることを特徴とする駆動回路。
【請求項６】
入力電圧を受けて、出力電圧を出力する駆動回路であって、
第１のノードと基準ノードとの間に設けられた第１のキャパシタと、
前記第１のノードと前記入力電圧の入力ノードとの間に設けられた第１のスイッチ素子と、
前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、
第２のノードと前記基準ノードとの間に設けられた第２のキャパシタと、
その第１の入力端子に前記基準ノードが接続され、その第２の入力端子に前記アナログ基準電源の電圧が設定され、前記出力電圧を出力する演算増幅器と、
前記第２のノードと前記演算増幅器の出力ノードとの間に設けられた第３のスイッチ素子と、
前記第２のノードと前記アナログ基準電源との間に設けられた第４のスイッチ素子と、
前記演算増幅器の前記出力ノードと前記基準ノードとの間に設けられた第５のスイッチ素子と、
を含み、
初期化期間においては、前記第２、第４、第５のスイッチ素子がオンになり、前記第１、第３のスイッチ素子がオフになり、
前記出力電圧の出力期間においては、前記第１、第３のスイッチ素子がオンになり、前記第２、第４、第５の素子がオフになり、前記基準ノードがハイインピーダンス状態に設定され、
第１の方向に直交する方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とした場合に、前記基準ノードのラインである基準ノードラインが前記第１の方向に沿って配線され、
前記第２のスイッチ素子に前記アナログ基準電源の電圧を供給するための第１のアナログ基準電源ラインが、前記第１、第２のキャパシタ領域の前記第３の方向側において前記第２の方向に沿って配線され、
前記第４のスイッチ素子に前記アナログ基準電源の電圧を供給するための第２のアナログ基準電源ラインが、前記第１、第２のキャパシタ領域の前記第１の方向側において前記第２の方向に沿って配線されることを特徴とする駆動回路。
【請求項７】
電気光学装置のデータ線を駆動するためのデータドライバであって、
階調データを受け、前記階調データに対応した階調電圧を出力するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路からの前記階調電圧を前記入力電圧として受け、前記出力電圧をデータ線に出力する請求項１乃至６のいずれかに記載の駆動回路と、
を含むことを特徴とするデータドライバ。
【請求項８】
請求項７に記載のデータドライバを含むことを特徴とする集積回路装置。
【請求項９】
請求項８に記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、データドライバ、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置、表示パネル）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
そして、近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのデータ線（ソース線）の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのデータ線を駆動する駆動回路の低消費電力化やチップサイズの縮小化も要求されている。このような液晶パネルのデータ線を駆動する駆動回路としては、例えば、特許文献１、２に開示される従来技術がある。
【０００４】
しかしながら、これまでの駆動回路では、演算増幅器のオフセット電圧が原因で、データ線の出力電圧にバラツキが生じるという問題があった。そして、このような問題を解決するために、例えば駆動期間の後半期間において、Ｄ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動を採用していた。ところが、このＤＡＣ駆動を行うと、駆動期間に余裕が無くなり、例えば複数のデータ線を１つの駆動回路で駆動するマルチ駆動に対応することが難しいという課題があった。
【０００５】
またデータ線を高精度に駆動するためには、駆動回路の各回路のレイアウト手法についても工夫が必要である。しかしながら、特許文献１、２には、このようなレイアウト手法の具体例については開示されていなかった。
【特許文献１】特開２００５−１７５８１１号公報
【特許文献２】特開２００５−１７５８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、寄生容量等の悪影響を最小限に抑えて高精度な電圧を出力できる駆動回路、データドライバ、集積回路装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００７】
本発明は、入力電圧を受けて、出力電圧を出力する駆動回路であって、第１のノードと基準ノードとの間に設けられた第１のキャパシタと、前記第１のノードと前記入力電圧の入力ノードとの間に設けられた第１のスイッチ素子と、前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、第２のノードと前記基準ノードとの間に設けられた第２のキャパシタと、前記第２のノードと前記出力電圧の出力ノードとの間に設けられた第３のスイッチ素子と、前記第２のノードと前記アナログ基準電源との間に設けられた第４のスイッチ素子と、前記出力ノードと前記基準ノードとの間に設けられた第５のスイッチ素子とを含み、前記第１のキャパシタが形成される第１のキャパシタ領域と、前記第２のキャパシタが形成される第２のキャパシタ領域が、第１の方向に沿って配置され、前記第１の方向の反対方向を第３の方向とした場合に、前記第１、第２のスイッチ素子が、前記第１、第２のキャパシタ領域の前記第３の方向側に配置され、前記第３、第４のスイッチ素子が、前記第１、第２のキャパシタ領域の前記第１の方向側に配置され、前記第１の方向に直交する方向を第２の方向とした場合に、前記基準ノードのラインである基準ノードラインが、前記第１、第２、第３、第４のスイッチ素子の前記第２の方向側に配線される駆動回路に関係する。
【０００８】
本発明によれば、第１のキャパシタ領域の第３の方向側に第１、第２のスイッチ素子が配置されるため、前段の回路からの入力電圧をショートパスで第１、第２のスイッチ素子に供給できる。また第２のキャパシタ領域の第１の方向側に第３、第４のスイッチ素子が配置されるため、後段の回路と第３、第４のスイッチ素子との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量等を最小限に抑えることができる。また本発明によれば、第１〜第４のスイッチ素子の第２の方向側に基準ノードラインが配線される。従って、第１、第２のノードのラインと、基準ノードラインとの間の距離を離すことが可能になり、これらのノード間での寄生容量に起因する悪影響を最小限に抑えることができる。
【０００９】
また本発明では、前記第２のスイッチ素子に前記アナログ基準電源の電圧を供給するための第１のアナログ基準電源ラインが、前記第１、第２のキャパシタ領域の前記第３の方向側において前記第２の方向に沿って配線され、前記第４のスイッチ素子に前記アナログ基準電源の電圧を供給するための第２のアナログ基準電源ラインが、前記第１、第２のキャパシタ領域の前記第１の方向側において前記第２の方向に沿って配線されてもよい。
【００１０】
このように第１、第２のアナログ基準電源ラインを配線すれば、第２、第４のスイッチ素子に例えばショートパスでアナログ基準電源を供給できると共に、第１、第２のアナログ基準ラインの内側の領域を、外側の領域からシールドできるようになる。従って外側の領域での電圧変動等が、寄生容量を介して基準ノードに伝達されて、回路特性に悪影響を与えてしまう事態を防止できる。
【００１１】
また本発明では、初期化期間においては、前記第２、第４、第５のスイッチ素子がオンになり、前記出力電圧の出力期間においては、前記第１、第３のスイッチ素子がオンになってもよい。
【００１２】
このように第１〜第５のスイッチ素子を制御すれば、初期化期間に第１、第２のキャパシタに電荷を蓄積した後、出力期間において、入力電圧に応じた出力電圧を出力ノードに出力できるようになる。
【００１３】
また本発明では、その第１の入力端子に前記基準ノードが接続され、その第２の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに前記出力電圧を出力する演算増幅器を含んでもよい。
【００１４】
このような演算増幅器を設ければ、初期化期間では、イマジナリーショート機能により基準ノードをアナログ基準電源の電圧に設定し、出力期間では、演算増幅器のインピーダンス変換機能を利用して駆動対象を駆動できるようになる。
【００１５】
また本発明では、初期化期間において、その一端が前記出力ノードに電気的に接続され、前記演算増幅器の発振を防止する発振防止用キャパシタを含んでもよい。
【００１６】
このようにすれば、例えば初期化期間において駆動回路の負荷が軽くなってしまう場合にも、出力ノードに発振防止用キャパシタを電気的に接続することで、演算増幅器の発振を防止できる。
【００１７】
また本発明では、前記第５のスイッチ素子が、前記第３、第４のスイッチ素子の前記第２の方向側に配置され、前記第５のスイッチ素子のダミースイッチ素子が、前記第１、第２のスイッチ素子の前記第２の方向側に配置されてもよい。
【００１８】
このようにすれば、対称なレイアウト配置が可能になり、回路特性の悪化を防止できる。
【００１９】
また本発明では、その一端が前記基準ノードに接続される補助キャパシタを含み、前記補助キャパシタが、前記第１、第２のキャパシタ領域の間のキャパシタ領域に形成されてもよい。
【００２０】
このようにすれば、基準ノードの電圧変動を抑えることが可能になると共に、キャパシタ配置についての対称なレイアウト配置が可能になり、回路特性の悪化を防止できる。
【００２１】
また本発明は、入力電圧を受けて、出力電圧を出力する駆動回路であって、その一端が、基準ノードに接続され、その他端が、初期化期間においてはアナログ基準電源の電圧に設定され、出力期間においては前記入力電圧に設定される第１のキャパシタと、その一端が、前記基準ノードに接続され、その他端が、初期化期間においては前記アナログ基準電源の電圧に設定され、出力期間においては前記出力電圧に設定される第２のキャパシタとを含み、第１の方向に直交する方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とした場合に、前記基準ノードのラインである基準ノードラインが前記第１の方向に沿って配線され、前記第１のキャパシタの他端に前記アナログ基準電源の電圧を供給するための第１のアナログ基準電源ラインが、前記第１、第２のキャパシタ領域の前記第３の方向側において前記第２の方向に沿って配線され、前記第２のキャパシタの他端に前記アナログ基準電源の電圧を供給するための第２のアナログ基準電源ラインが、前記第１、第２のキャパシタ領域の前記第１の方向側において前記第２の方向に沿って配線される駆動回路に関係する。
【００２２】
本発明によれば、第１のアナログ基準電源ラインが、第１、第２のキャパシタ領域の第３の方向側に第２の方向に沿って配線され、第２のアナログ基準電源ラインが、第１、第２のキャパシタ領域の第１の方向側に第２の方向に沿って配線されるため、第１、第２のアナログ基準ラインの内側の領域を、外側の領域からシールドできる。従って外側の領域での電圧変動等が、寄生容量を介して基準ノードに伝達されて、回路特性に悪影響を与えてしまう事態などを防止できる。
【００２３】
また本発明は、電気光学装置のデータ線を駆動するためのデータドライバであって、階調データを受け、前記階調データに対応した階調電圧を出力するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路からの前記階調電圧を前記入力電圧として受け、前記出力電圧をデータ線に出力する請求項１乃至８のいずれかに記載の駆動回路とを含むデータドライバに関係する。
【００２４】
また本発明は、上記に記載のデータドライバを含む集積回路装置に関係する。
【００２５】
また本発明は、上記に記載の集積回路装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２７】
１．駆動回路
図１に本実施形態の駆動回路の構成例を示す。なお本実施形態の駆動回路は図１の構成に限定されず、その構成要素の一部（例えば演算増幅器）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００２８】
図１の駆動回路は、入力電圧ＶＩＮを受けて、出力電圧ＶＱを出力し、駆動対象（例えばデータ線）を駆動する回路であり、第１、第２のキャパシタＣ１、Ｃ２と、第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５を含む。また演算増幅器ＯＰを含むことができる。
【００２９】
キャパシタＣ１は、基準ノードＮＥＧ（ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と第１のノードＮ１との間に設けられる。キャパシタＣ２は、基準ノードＮＥＧと第２のノードＮ２との間に設けられる。これらのキャパシタＣ１、Ｃ２の各々は例えば複数のユニットキャパシタにより構成できる。
【００３０】
スイッチ素子ＳＷ１は、ノードＮ１と入力電圧ＶＩＮの入力ノードＮＩとの間に設けられる。スイッチ素子ＳＷ２は、ノードＮ１とＡＧＮＤ（広義にはアナログ基準電源）との間に設けられる。スイッチ素子ＳＷ３は、ノードＮ２と出力ノードＮＱとの間に設けられる。スイッチ素子ＳＷ４は、ノードＮ２とＡＧＮＤ（ＡＧＮＤノード）との間に設けられる。スイッチ素子ＳＷ５は、基準ノードＮＥＧと出力ノードＮＱとの間に設けられる。
【００３１】
これらのスイッチ素子ＳＷ１〜ＳＷ５は例えばＣＭＯＳのトランジスタにより構成できる。具体的にはＰ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。またＡＧＮＤは、例えば高電位側電源ＶＤＤ（第２の電源）と低電位側電源ＶＳＳ（第１の電源）の中間の電圧（例えばＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２）である。
【００３２】
演算増幅器ＯＰは、その反転入力端子（広義には第１の入力端子）に基準ノードＮＥＧが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤ（アナログ基準電源）が設定され、出力ノードＮＱ（出力端子）に出力電圧ＶＱを出力する。
【００３３】
本実施形態の駆動回路は、図１に示すように初期化期間（Ｃ１、Ｃ２に初期化用の電圧を設定する期間）においては、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ５がオンになる。
【００３４】
初期化期間においてスイッチ素子ＳＷ２がオンになることで、その一端が基準ノードＮＥＧに電気的に接続されるキャパシタＣ１の他端が、ＡＧＮＤ（アナログ基準電源電圧ＶＡ）に設定される。同様に、スイッチ素子ＳＷ４がオンになることで、その一端が基準ノードＮＥＧに電気的に接続されるキャパシタＣ２の他端が、ＡＧＮＤ（ＶＡ）に設定される。また帰還スイッチ素子であるスイッチ素子ＳＷ５がオンになることで、演算増幅器ＯＰの出力が反転入力端子に帰還され、演算増幅器ＯＰのイマジナリーショート機能により、ノードＮＥＧがＡＧＮＤに設定される。
【００３５】
また本実施形態の駆動回路は、図２に示すように出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＷ１、ＳＷ３がオンになる。
【００３６】
出力期間においてスイッチ素子ＳＷ１がオンになることで、一端が基準ノードＮＥＧに接続されるキャパシタＣ１の他端が、入力電圧ＶＩＮに設定される。またスイッチ素子ＳＷ３がオンになることで、一端が基準ノードＮＥＧに接続されるキャパシタＣ２の他端が、出力電圧ＶＱ（ＯＰの出力）に設定される。
【００３７】
図３に本実施形態の動作を説明するための信号波形例を示す。図３においてＶＡはＡＧＮＤの電圧であり、例えばＶＡ＝（ＶＤＤ＋ＶＳＳ）／２である。但し、ＶＡはＶＤＤとＶＳＳの間の電圧であればよく、（ＶＤＤ＋ＶＳＳ）／２には限定されない。
【００３８】
図１の初期化期間においては、帰還用のスイッチ素子ＳＷ５がオンになるため、演算増幅器ＯＰのイマジナリーショート機能により、ＯＰの反転入力端子のノードＮＥＧは、非反転入力端子のＡＧＮＤの電圧であるＶＡと等しくなる。但し、演算増幅器ＯＰはプロセスバラツキ等に起因するオフセットを有するため、図３に示すようにノードＮＥＧの電圧とＶＡにはオフセット電圧ΔＶの電圧差が生じる。
【００３９】
本実施形態の駆動回路では、図１の初期化期間においてこのオフセット電圧ΔＶが記憶され、図２の出力期間において、このオフセット電圧ΔＶがキャンセルされて、出力電圧ＶＱが出力されるため、いわゆるオフセットフリーを実現できる。
【００４０】
なお図３に示すように、出力期間では、入力電圧ＶＩＮが高電位側（ＶＤＤ側）に変化すると、出力電圧ＶＱは低電位側（ＶＳＳ側）に変化し、ＶＩＮが低電位側に変化するとＶＱは高電位側に変化する。
【００４１】
図４（Ａ）に本実施形態の駆動回路の原理的な構成を示す。図４（Ａ）に示すように本実施形態の駆動回路６０は、その一端が、基準ノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては入力電圧ＶＩＮに設定されるキャパシタＣ１を含めばよい。また、その一端が、基準ノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては出力電圧ＶＱに設定されるキャパシタＣ２を含めばよい。
【００４２】
なお基準ノードＮＥＧ（Ｃ１とＣ２の接続ノード）は、初期化期間において所与の電圧（例えばＶＡ、ＶＡ−ΔＶ）に設定され、出力期間においてハイインピーダンス状態（フローティング状態）に設定されるノードであればよい。このようなノードＮＥＧの機能を実現するために、図１、図２では演算増幅器ＯＰを利用しているが、演算増幅器ＯＰ以外の回路によりこのような機能を実現してもよい。
【００４３】
次に図４（Ｂ）、図４（Ｃ）を用いて、本実施形態の駆動回路における入力電圧ＶＩＮと出力電圧ＶＱの関係について説明する。
【００４４】
図４（Ｂ）に示すように初期化期間では、キャパシタＣ１、Ｃ２の一端にはＶＡ、他端にはＶＡ−ΔＶが設定される。ここでΔＶは演算増幅器ＯＰのオフセット電圧である。
【００４５】
一方、図４（Ｃ）に示すように出力期間では、キャパシタＣ１の一端にはＶＩＮ、他端にはＶＡ−ΔＶが設定され、キャパシタＣ２の一端にはＶＱ、他端にはＶＡ−ΔＶが設定される。従って、電荷保存の法則により下式が成立する。
【００４６】
Ｃ１×｛（ＶＡ−（ＶＡ−ΔＶ）｝＋Ｃ２×｛（ＶＡ−（ＶＡ−ΔＶ）｝
＝Ｃ１×｛ＶＩＮ−（ＶＡ−ΔＶ）｝＋Ｃ２×｛ＶＱ−（ＶＡ−ΔＶ）｝  （１）
従って下式が成立する。
【００４７】
ＶＱ＝ＶＡ−（Ｃ１／Ｃ２）×（ＶＩＮ−ＶＡ）      （２）
上式（２）から明らかなように、出力電圧ＶＱにはオフセット電圧ΔＶが現れないため、いわゆるオフセットフリーを実現できる。
【００４８】
例えば本実施形態の比較例の駆動回路として、サンプリング期間においてサンプリング用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力する駆動回路が考えられる。
【００４９】
しかしながら、この比較例の駆動回路では、サンプリング期間においては駆動回路の出力がハイインピーダンス状態になってしまい、駆動時間にロスが生じる。
【００５０】
これに対して本実施形態の駆動回路では、キャパシタＣ１、Ｃ２を２つ用いることで、出力電圧ＶＱの連続的な出力が可能になる。即ち初期化期間の後の出力期間では、サンプリング期間は存在せず、入力電圧ＶＩＮに応じた出力電圧ＶＱが上式（２）にしたがって出力されるため、駆動対象の連続的な駆動が可能になる。
【００５１】
２．レイアウト配置
図５に本実施形態の駆動回路のレイアウト配置例を示す。図５において、第１の方向Ｄ１の反対方向が第３の方向Ｄ３になり、第１の方向Ｄ１に直交（交差）する方向が第２の方向Ｄ２になり、第２の方向Ｄ２の反対方向が第４の方向Ｄ４になっている。
【００５２】
図５では、図１、図２のキャパシタＣ１が形成される第１のキャパシタ領域Ｃ１Ｒと、キャパシタＣ２が形成される第２のキャパシタ領域Ｃ２Ｒが、Ｄ１方向に沿って配置される。なおキャパシタ領域Ｃ１Ｒ、Ｃ２ＲをＤ２方向に沿って配置する変形実施も可能である。
【００５３】
またスイッチ素子ＳＷ１、ＳＷ２は、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ３方向側に配置される。またスイッチ素子ＳＷ３、ＳＷ４は、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ１方向側に配置される。なおスイッチ素子ＳＷ５は、スイッチ素子ＳＷ３、ＳＷ４のＤ２方向側に配置される。
【００５４】
また基準ノードＮＥＧのラインＬＮＥＧは、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のＤ２方向側に配線される。具体的には、ラインＬＮＥＧ（少なくともその一部の配線。キャパシタを構成する配線層の上層の接続配線）は、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のＤ２方向側においてＤ１方向に沿って配線される。
【００５５】
図５のレイアウト配置によれば、キャパシタ領域Ｃ１ＲのＤ３方向側にスイッチ素子ＳＷ１、ＳＷ２が配置されるため、前段の回路からの入力電圧ＶＩＮをショートパスでスイッチ素子ＳＷ１、ＳＷ２（キャパシタＣ１）に供給できる。またキャパシタ領域Ｃ２ＲのＤ１方向側にスイッチ素子ＳＷ３、ＳＷ４が配置されるため、後段の回路（例えば演算増幅器）とスイッチ素子ＳＷ３、ＳＷ４（キャパシタＣ２）との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量や寄生抵抗を最小限にすることができる。
【００５６】
また図５では、スイッチ素子ＳＷ１〜ＳＷ４のＤ２方向側に基準ノードラインＬＮＥＧが配線される。従って、ノードＮ１、Ｎ２のラインと、基準ノードラインＬＮＥＧとの間の距離を離すことが可能になる。従って、ノードＮ１とＮＥＧとの間の寄生容量値をＣＰ１、ノードＮ２とＮＥＧとの間の寄生容量値をＣＰ２とした場合に、寄生容量値ＣＰ１とＣＰ２の差分値ＣＰＤを最小限に抑えることが可能になる。
【００５７】
即ち寄生容量の差分値ＣＰＤが大きくなると、上式（２）で説明したＶＱ＝ＶＡ−（Ｃ１／Ｃ２）×（ＶＩＮ−ＶＡ）において、Ｃ１／Ｃ２が変化してしまい、出力電圧ＶＱが変動してしまう。また、後述するように複数のデータ線を複数の駆動回路で駆動した場合に、プロセスの加工バラツキにより駆動回路間で出力電圧ＶＱもばらついてしまい、表示品質が劣化するなどの問題が生じる。
【００５８】
この場合に、配線の形状を対称に形成すれば、差分値ＣＰＤの悪影響を無くすことができるが、例えば図５のＡ１に示すような対称ではない配線部分が存在すると、対称性が崩れて、差分値ＣＰＤの影響を無視できなくなる。
【００５９】
この点、図５では、ノードＮ１、Ｎ２のラインと、基準ノードラインＬＮＥＧの距離を離して配線できるため、ノードＮ１、Ｎ２とＮＥＧとの間の寄生容量値ＣＰ１、ＣＰ２の絶対値を小さくできる。従って、Ａ１に示すように対称性が崩れた部分が存在しても、差分値ＣＰＤの絶対値が小さいため、差分値ＣＰＤの悪影響を最小限に抑えることできる。
【００６０】
また図５のレイアウト配置では、キャパシタ領域Ｃ１Ｒ、Ｃ２Ｒの間を通るＤ２方向に沿った線を対称軸とした場合に、この対称軸に線対称なレイアウト配置が可能になる。従って、差分値ＣＰＤ等の悪影響を更に低減できる。
【００６１】
また図５では、スイッチ素子ＳＷ２にＡＧＮＤ（アナログ基準電源）の電圧を供給するための第１のアナログ基準電源ラインＬＡ１が、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ３方向側においてＤ２方向に沿って配線される。一方、スイッチ素子ＳＷ４にＡＧＮＤの電圧を供給するための第２のアナログ基準電源ラインＬＡ２が、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ１方向側においてＤ２方向に沿って配線される。
【００６２】
図５のようにＡＧＮＤのラインＬＡ１、ＬＡ２を配線すれば、スイッチ素子ＳＷ２、ＳＷ４にショートパスでＡＧＮＤを供給できると共に、ラインＬＡ１、ＬＡ２の内側の領域を、外側の領域からＡＧＮＤによりシールドできるようになる。従って、例えば入力ノードＮＩでの入力電圧ＶＩＮの変動や出力電圧の変動が、寄生容量を介してノードＮＥＧに伝達されて、回路特性に悪影響を与えてしまう事態を効果的に防止できる。また、上述した対称軸に対して、ラインＬＡ１、ＬＡ２についても線対称に配線することができるため、線対称なレイアウトが可能になり、差分値ＣＰＤ等の悪影響を低減できる。
【００６３】
なお基準ノードＮＥＧのラインＬＮＥＧについては、その左側や右側、或いは上側や下側に、ＡＧＮＤの電位等に設定されたシールド線を更に配線することが望ましい。
【００６４】
図６（Ａ）にキャパシタ領域Ｃ１Ｒ、Ｃ２Ｒのレイアウト配置の詳細例を示す。図６（Ａ）に示すようにキャパシタ領域Ｃ１Ｒには、キャパシタＣ１を構成する複数のユニットキャパシタＣ１１〜Ｃ１５が配置される。またキャパシタ領域Ｃ２ＲにはキャパシタＣ２を構成する複数のユニットキャパシタＣ２１〜Ｃ２５が配置される。このようなユニットキャパシタを用いることで、キャパシタの加工精度が高くなり、キャパシタＣ１、Ｃ２の容量値の精度を向上できる。なおこれらのユニットキャパシタは、例えばＭＩＭ（Metal Insulation Metal）構造により構成できる。
【００６５】
更に図６（Ａ）では、ユニットキャパシタＣ１１〜Ｃ１５のＤ３方向側にダミーユニットキャパシタＣＤ１〜ＣＤ５が配置され、ユニットキャパシタＣ２１〜Ｃ２５のＤ１方向側にダミーユニットキャパシタＣＤ６〜ＣＤ１０が配置される。
【００６６】
また、例えば複数の駆動回路で複数の駆動対象を駆動する場合には、複数の駆動回路をＤ２方向に沿って並んで配置することができる。従って、この場合には、図６（Ａ）においてユニットキャパシタＣ１１〜Ｃ１５、Ｃ２１〜Ｃ２５のＤ４方向側やＤ２方向側にも、隣の駆動回路のユニットキャパシタが配置されるようになる。
【００６７】
従って図６（Ａ）のレイアウト配置によれば、ユニットキャパシタＣ１１〜Ｃ１５やＣ２１〜Ｃ２５の各々について、その四方に、他のユニットキャパシタを隣接配置することが可能になる。従って、自身のユニットキャパシタのエッジと、四方において隣接するユニットキャパシタとの間の隙間を、例えばほぼ同じエッチング速度で形成できるようになるため、高精度にユニットキャパシタを形成でき、容量値の精度を向上できる。
【００６８】
なお本実施形態のレイアウト配置は図５に限定されず、例えばスイッチ素子ＳＷ１〜ＳＷ５を図５とは異なる場所に配置してもよい。例えばスイッチ素子ＳＷ１〜ＳＷ５を図５とは異なる場所に配置し、図７に示すようにＡＧＮＤのラインＬＡ１をキャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ３方向側においてＤ２方向に沿って配線し、ＡＧＮＤのラインＬＡ２をキャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ１方向側においてＤ２方向に沿って配線するレイアウトとしてもよい。そしてこれらのＡＧＮＤのラインＬＡ１、ＬＡ２によりシールドされた内側の領域において、基準ノードＮＥＧのラインＬＮＥＧを例えばＤ１方向に沿って配線する。
【００６９】
この図７のレイアウト配置によっても、上述したＣ１ＲとＣ２Ｒの間を通る対称軸を基準とした線対称なレイアウトが可能になる。またＡＧＮＤのラインＬＡ１、ＬＡ２により、その内側の領域を外側の領域からシールドできるため、外側の領域での電圧変動等がノードＮＥＧに及ぼす悪影響を最小限に抑えることができ、回路特性を向上できる。
【００７０】
３．変形例
図８、図９に本実施形態の駆動回路の変形例を示す。図８、図９では、図１、図２に比べて、発振防止用のキャパシタＣＣが更に設けられている。また図８、図９では初期化期間における出力電圧が後段の回路に伝達されるのを防止するスイッチ素子ＳＷ６が設けられている。このスイッチ素子ＳＷ６は、図８の初期化期間ではオフになり、図９の出力期間においてオンになる。
【００７１】
更に図８、図９では、その一端が基準ノードＮＥＧに接続される補助キャパシタＣＡＸが設けられている。このような補助キャパシタＣＡＸを設ければ、演算増幅器ＯＰの反転入力端子のノードであるノードＮＥＧの電圧変動を抑えることができ、出力電圧ＶＱの一層の安定化を実現できる。
【００７２】
具体的には図８の初期化期間から図９の出力期間に移行する瞬間に、図２に示すように基準ノードＮＥＧの電圧は変動する。この場合に補助キャパシタＣＡＸが設けられていないと、初期化期間が終了した時点でのノードＮ２とノードＮＱ（ＮＱ’）との電位差の分だけ基準ノードＮＥＧの電圧が瞬間的に変動する。そして、この時の基準ノードＮＥＧの電圧が、スイッチ素子ＳＷ５の基板電圧であるＶＤＤ又はＶＳＳを超えてしまうと、キャパシタＣ１、Ｃ２に蓄積されていた電荷が抜けてしまう。これを防止するために図８、図９では補助キャパシタＣＡＸを設けている。このようにすれば、ノードＮＱとＡＧＮＤのノードの間に、直列接続されたキャパシタＣ２とキャパシタＣＡＸとが設けられるようになり、基準ノードＮＥＧの電圧変動をＶＤＤ〜ＶＳＳの範囲に抑え、Ｃ１、Ｃ２の蓄積電荷が抜けてしまう事態を防止できる。
【００７３】
例えば本実施形態では、演算増幅器ＯＰとして、位相補償キャパシタを内蔵しないタイプの増幅器を用いている。即ち出力期間においては図９に示すようにスイッチ素子ＳＷ６がオンになるため、演算増幅器ＯＰの出力は、負荷となるデータ線等の駆動対象が接続される。従って、この負荷（例えば２０ｐＦ）が位相補償キャパシタとして機能して、演算増幅器ＯＰの発振を防止できる。
【００７４】
しかしながら、図８の初期化期間においてはスイッチ素子ＳＷ６がオフになるため、演算増幅器ＯＰにはデータ線等の負荷が接続されず、演算増幅器ＯＰの負荷は、キャパシタＣ１、Ｃ２と補助キャパシタＣＡＸだけになる（例えば１ｐＦの負荷）。従って、演算増幅器ＯＰの負荷が減少してしまい、演算増幅器ＯＰが発振してしまうおそれがある。
【００７５】
そこで図８、図９では、初期化期間において、その一端が出力ノードＮＱ’に電気的に接続され、演算増幅器ＯＰの発振を防止する発振防止用キャパシタＣＣを設けている。具体的にはノードＮＱ’と低電位側電源との間に、発振防止用キャパシタＣＣとスイッチ素子ＳＷ７を設ける。そして図８の初期化期間ではスイッチ素子ＳＷ７をオンにして、発振防止用キャパシタＣＣの一端を出力ノードＮＱ’に接続する一方で、図９の出力期間ではスイッチ素子ＳＷ７をオフにして接続を遮断する。
【００７６】
このような発振防止用キャパシタＣＣを設ければ、演算増幅器ＯＰの負荷が軽くなる初期化期間において、発振防止用キャパシタＣＣが位相補償キャパシタとして機能し、演算増幅器ＯＰの発振を効果的に防止できる。なお図８では発振防止用の抵抗Ｒ１、Ｒ２を更に設けている。
【００７７】
図１０に演算増幅器ＯＰの回路構成例を示す。この演算増幅器ＯＰはＡＢ級の増幅動作を行う増幅器であり、フォードフォワード型のＡＢ級の出力段を有する増幅器である。図１０では、トランジスタＴＡ１〜ＴＡ４及び電流源ＩＳ１により増幅器の差動段が構成される。また出力段を構成するＰ型トランジスタＴＡ１７とＮ型トランジスタＴＡ１８のゲートは、トランジスタＴＡ７〜ＴＡ１４により構成される補助回路により制御され、これによりＡＢ級の増幅動作が可能になる。
【００７８】
図１１に、図８、図９の変形例の駆動回路のレイアウト配置例を示す。図１１では、例えばスイッチ素子ＳＷ５のＤ１方向側に、発振防止用の抵抗Ｒ１、Ｒ２やスイッチ素子ＳＷ７やキャパシタＣＣが配置されている。なお図１１においてキャパシタ領域Ｃ１Ｒ、Ｃ２Ｒを例えばＤ２方向に沿って配置する変形実施も可能である。
【００７９】
また図１１では、スイッチ素子ＳＷ３、ＳＷ４のＤ２方向側にスイッチ素子ＳＷ５が配置される。そしてこのスイッチ素子ＳＷ５のダミースイッチ素子（例えばＳＷ５と同じサイズ・形状のスイッチ素子）が、スイッチ素子ＳＷ１、ＳＷ２のＤ２方向側に配置される。
【００８０】
このようにすれば、ラインＬＡ１、ＬＡ２の内側の領域では、キャパシタ領域Ｃ１Ｒ、Ｃ２Ｒの間を通るＤ２方向に沿った対称軸に関して、線対称なレイアウト配置を実現できる。従って、上述した寄生容量の差分値ＣＰＤを更に小さくして、回路特性を向上できる。
【００８１】
また図１１では、基準ノードＮＥＧに接続され、出力電圧の変動を抑える補助キャパシタＣＡＸが、キャパシタ領域Ｃ１Ｒ、Ｃ２Ｒの間のキャパシタ領域ＣＡＸＲに形成されている。このようにすることで、キャパシタＣ１、Ｃ２、ＣＡＸの効率的なレイアウト配置が可能になると共に、線対称なレイアウト配置を実現できる。
【００８２】
例えば図６（Ｂ）にキャパシタ領域Ｃ１Ｒ、Ｃ２Ｒ及びＣＡＸＲのレイアウト配置の詳細例を示す。図６（Ｂ）に示すようにキャパシタ領域ＣＡＸＲには、補助キャパシタＣＡＸを構成する複数の補助ユニットキャパシタＣＡ１〜ＣＡ５が配置される。
【００８３】
このようなレイアウト配置にすれば、補助ユニットキャパシタＣＡ１〜ＣＡ５は、キャパシタＣ１を構成するユニットキャパシタＣ１１〜Ｃ１５のＤ１方向側に配置されると共に、キャパシタＣ２を構成するユニットキャパシタＣ２１〜Ｃ２５のＤ３方向側に配置されるようになる。即ちダミーユニットキャパシタＣＤ１〜ＣＤ５と補助ユニットキャパシタＣＡ１〜ＣＡ５の間にユニットキャパシタＣ１１〜Ｃ１５が配置され、ダミーユニットキャパシタＣＤ６〜ＣＤ１０と補助ユニットキャパシタＣＡ１〜ＣＡ５の間にユニットキャパシタＣ２１〜Ｃ２５が配置される。従って、キャパシタ領域Ｃ１Ｒ、Ｃ２Ｒの間を通るＤ２方向に沿った対称軸に関して、ユニットキャパシタの線対称なレイアウト配置を実現できるため、回路特性の悪化を防止できる。
【００８４】
４．集積回路装置
さて、以下では、本実施形態の駆動回路を、表示パネル（電気光学装置）のデータ線を駆動するデータドライバに適用した場合について説明する。
【００８５】
例えば図１２に本実施形態のデータドライバを含む集積回路装置１０（表示ドライバ）の回路構成例を示す。なお本実施形態の集積回路装置１０は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８６】
表示パネル４００（広義には電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。
【００８７】
メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。
【００８８】
ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【００８９】
制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。
【００９０】
表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。
【００９１】
データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、表示パネルのデータ線に出力する。
【００９２】
走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【００９３】
電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。
【００９４】
階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。
【００９５】
５．データドライバ
図１３に本実施形態のデータドライバ（ソースドライバ）の構成例を示す。このデータドライバは液晶パネルなどの表示パネル４００（電気光学装置）のデータ線を駆動するものであり、Ｄ／Ａ変換回路５２、駆動回路６０を含む。なお駆動回路６０等を表示パネル４００の各データ線毎に設けてもよいし、駆動回路６０が複数のデータ線を時分割に駆動（マルチ駆動）するようにしてもよい。またデータドライバ（集積回路装置）の一部又は全部を表示パネル４００上に一体に形成してもよい。
【００９６】
Ｄ／Ａ変換回路５２（電圧生成回路）は、例えば図１２のメモリ２０から階調データ（画像データ、表示データ）を受ける。そして階調データに対応した階調電圧であるＶＩＮを出力する。
【００９７】
具体的にはＤ／Ａ変換回路５２は、図１２の階調電圧生成回路１１０から階調電圧線を介して複数の階調電圧を受ける。そしてこれらの複数の階調電圧の中から階調データに対応した電圧を選択して、ＶＩＮとして出力する。
【００９８】
駆動回路６０は、Ｄ／Ａ変換回路５２からの階調電圧である入力電圧ＶＩＮを受ける。そして出力電圧ＶＱを出力して、表示パネル４００のデータ線を駆動する。この駆動回路６０としては図１、図２、図８、図９等で説明した構成の駆動回路を適用できる。
【００９９】
図１４は本実施形態のデータドライバの動作説明図である。図１４では、水平走査期間（１Ｈ）の先頭のＶＣＯＭ安定期間が、図１、図８で説明した初期化期間に設定される。そしてこの初期化期間の後に、駆動回路６０が複数のデータ線を時分割にマルチ駆動する。
【０１００】
ここでＶＣＯＭ安定期間は、画素の対向電極に供給するコモン電圧ＶＣＯＭ（対向電極電圧）が安定するまでの期間である。例えばライン反転駆動では、１走査期間毎に液晶素子に印加される電圧の極性を反転させる。このために１走査期間毎に、正極性用のコモン電圧ＶＣＯＭ（ＶＣＯＭＨ）と負極性用のコモン電圧ＶＣＯＭ（ＶＣＯＭＬ）を切り替えて対向電極に出力する。そしてこのようなＶＣＯＭの極性反転による変動を安定させるのに必要な期間が、ＶＣＯＭ安定期間になる。
【０１０１】
このＶＣＯＭ安定期間では、データ線に電圧を供給しても適正な駆動を実現できない。そこで図１４では、このＶＣＯＭ安定期間を有効活用して、駆動回路の初期化を行う。そしてＶＣＯＭが安定した後に、初期化期間から出力期間に切り替えて、データ線をマルチ駆動する。このようにすれば、効率的なデータ線の駆動が可能になる。
【０１０２】
なおこのＶＣＯＭ安定期間において、例えばデータ線をコモン電圧ＶＣＯＭ（共通電位）に設定するようにしてもよい。このようにすれば、表示パネル４００に蓄積された電荷を再利用して、表示パネル４００のデータ線への電荷の充放電が行われるようになるため、低消費電力化を図れる。
【０１０３】
図１５にＤ／Ａ変換回路５２の構成例を示す。図１５のＤ／Ａ変換回路５２は、前段のセレクタブロックが有するセレクタの出力が後段のセレクタブロックが有するセレクタに入力される複数段のセレクタブロックＢＬ１、ＢＬ２を含む。なおセレクタブロックの段数は図１５のような２段には限定されず、３段以上であってもよい。
【０１０４】
図１５のＤ／Ａ変換回路５２では、いわゆるトーナメント方式で複数の階調電圧から１つの階調電圧を選択して、階調電圧ＶＧ（ＶＩＮ）として出力する。例えば１段目のセレクタブロックは、４入力セレクタＳ１０〜Ｓ１３により構成され、これらの４入力セレクタＳ１０〜Ｓ１３には、図１２の階調電圧生成回路１１０で生成された階調電圧Ｖ０〜Ｖ１５が入力される。また２段目のセレクタブロックは４入力セレクタＳ２１により構成され、前段の４入力セレクタＳ１０〜Ｓ１３の出力電圧は４入力セレクタＳ２１に入力される。そして４入力セレクタＳ２１が、選択された階調電圧ＶＧ（ＶＩＮ）を出力する。この場合に、セレクタＳ１０〜Ｓ１３は、階調データに基づき生成されたセレクタ制御信号ＥＮ１［３］〜ＥＮ１［０］により制御される。またセレクタＳ２１は、階調データに基づき生成されたセレクタ制御信号ＥＮ２［３］〜ＥＮ２［０］により制御される。
【０１０５】
なお図１５では１６階調（Ｖ０〜Ｖ１５）の場合の例を示しているが、階調数はこれに限定されず、例えば６４、１２８、２５６階調等であってもよい。
【０１０６】
６．電子機器
図１６（Ａ）、図１６（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の構成例を示す。なお図１６（Ａ）、図１６（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１０７】
図１６（Ａ）、図１６（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１６（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１０８】
図１６（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１６（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。
【０１０９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（電気光学装置、第１の入力端子、第２の入力端子、アナログ基準電源等）と共に記載された用語（表示パネル、反転入力端子、非反転入力端子、ＡＧＮＤ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また駆動回路、データドライバ、Ｄ／Ａ変換回路、集積回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また本実施形態の駆動回路の駆動対象もデータ線に限定されるものではない。
【図面の簡単な説明】
【０１１０】
【図１】本実施形態の駆動回路の構成例。
【図２】本実施形態の駆動回路の構成例。
【図３】駆動回路の動作を説明するための信号波形例。
【図４】図４（Ａ）、図４（Ｂ）は、本実施形態の駆動回路の原理的な構成図。
【図５】駆動回路のレイアウト配置例。
【図６】図６（Ａ）、図６（Ｂ）はキャパシタ領域のレイアウト配置例。
【図７】駆動回路のレイアウト配置例。
【図８】本実施形態の駆動回路の変形例。
【図９】本実施形態の駆動回路の変形例。
【図１０】演算増幅器の構成例。
【図１１】変形例の駆動回路のレイアウト配置例。
【図１２】本実施形態の集積回路装置の構成例。
【図１３】本実施形態のデータドライバの構成例。
【図１４】データドライバの動作説明図。
【図１５】Ｄ／Ａ変換回路の構成例。
【図１６】図１６（Ａ）、図１６（Ｂ）は電子機器の構成例。
【符号の説明】
【０１１１】
ＳＷ１〜ＳＷ７  第１〜第７のスイッチ素子、Ｃ１、Ｃ２  第１、第２のキャパシタ、
ＯＰ  演算増幅器、Ｃ１Ｒ、Ｃ２Ｒ  第１、第２のキャパシタ領域、
ＣＣ  発振防止用キャパシタ、ＣＡＸ  補助キャパシタ、
１０  集積回路装置、２０  メモリ、２２  メモリセルアレイ、
２４  ローアドレスデコーダ、２６  カラムアドレスデコーダ、
２８  ライト／リード回路、４０  ロジック回路、４２  制御回路、
４４  表示タイミング制御回路、４６  ホストインターフェース回路、
４８  ＲＧＢインターフェース回路、５０  データドライバ、
５２  Ｄ／Ａ変換回路、６０  駆動回路、７０  走査ドライバ、
９０  電源回路、１１０  階調電圧生成回路、４００  表示パネル、
４１０  ホストデバイス、４２０  画像処理コントローラ
【図１】
0005181831.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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