(57)【特許請求の範囲】
【請求項１】
第１のチャネル領域上に第１の高さの第１のゲート導体スタックを含む第１のタイプの第１のＭＯＳＦＥＴデバイスであって、前記第１のチャネル領域が第１のタイプの応力下にあり、前記第１のゲート・スタックには、前記第１のタイプの応力を生じさせる第１の応力材料が重ねられている、第１のＭＯＳＦＥＴデバイスと、
第２のチャネル領域上に第２のゲート導体スタックを含む第２のタイプの第２のＭＯＳＦＥＴデバイスであって、前記第２のゲート・スタックが前記第１の高さよりも低い高さを有し、前記第２のゲート・スタック下の第２のチャネル領域が第２のタイプの応力下にあり、前記第２のゲート・スタックには、前記第１のタイプの前記応力とは異なる第２のタイプの応力を生じさせる第２の応力材料が重ねられている、第２のＭＯＳＦＥＴデバイスとを含み、
前記第２の応力材料が、前記第２のゲート導体に隣接する前記第２の応力材料内の少なくとも１つの不連続部によって境界が画定され、
前記不連続部が、前記第１の応力材料から前記第２の応力材料を分離し、かつ前記第２のゲート・スタックから所定の距離を置いて配置され、当該所定の距離は前記第２のタイプの応力が前記第２のチャネル領域において最大になるように選択される、半導体構造。
【請求項２】
前記不連続部が、前記第２のゲート・スタックの少なくとも両側にある、請求項１に記載の半導体構造。
【請求項３】
前記不連続部が前記第２の応力材料内に開口部を含み、前記開口部が中立の応力材料で充填されている、請求項１に記載の半導体構造。
【請求項４】
前記開口部が、前記第２のゲート・スタックの周囲全体に形成される、請求項３に記載の半導体構造。
【請求項５】
前記第１のタイプのＭＯＳＦＥＴデバイスがｐ型ＭＯＳＦＥＴであり、前記第２のタイプのＭＯＳＦＥＴデバイスがｎ型ＭＯＳＦＥＴである、請求項１〜４のいずれか１項に記載の半導体構造。
【請求項６】
基板上に互いに隣接して配置される第１および第２のゲート・スタックを設けるステップであって、前記第１のゲート・スタックが第１の高さを有し、前記第２のゲート・スタックが、前記第１の高さよりも低い第２の高さを有する、ステップと、
第１のタイプの応力が、前記第１のゲート・スタックおよび前記第２のゲート・スタックの下の基板内に形成されるように、前記第１および第２のゲート・スタック上に応力層を形成するステップと、
前記第１のタイプの前記応力が前記第１のゲート・スタックの下に残ったままで、第２のタイプの応力が前記第２のゲート導体の下の基板内に形成されるように、前記第２のゲート・スタックから所定の距離を置いて前記応力層内に開口部を形成するステップとを含み、
前記第２のタイプの応力が最大になるように前記所定の距離が選択される、半導体構造の形成方法。
【請求項７】
前記開口部が、前記第２のゲート・スタックの周囲に全体に形成される、請求項６に記載の方法。
【請求項８】
中立の応力を有する材料を前記開口部に充填するステップをさらに含む、請求項６に記載の方法。
【請求項９】
基板上に互いに隣接して配置される第１および第２のゲート・スタックを設けるステップであって、前記第１のゲート・スタックが第１の高さを有し、前記第２のゲート・スタックが、前記第１の高さよりも低い第２の高さを有する、ステップと、
第１のタイプの応力が、前記第１のゲート・スタックおよび前記第２のゲート・スタックの下の基板内に形成されるように、前記第１および第２のゲート・スタック上に応力層を形成するステップと、
前記第１のタイプの前記応力が前記第１のゲート・スタックの下に残ったままで、第２のタイプの応力が前記第２のゲート導体の下の基板内に形成されるように、前記第２のゲート・スタックから所定の距離を置いて前記応力層内に開口部を形成するステップとを含み、
前記第２のゲート・スタックを設けるステップが、
前記基板上に形成される第１の導体層および前記第１の導体層上の第２の導体層をそれぞれが含む第１および第２のパターン化されたゲート・スタックを形成するステップであって、前記第２の導体層が前記第１の導体層のエッチング速度とは異なるエッチング速度を有する、ステップと、
前記第２のパターン化されたゲート・スタック内で前記第１の導体層から前記第２の導体層を除去するステップとを含む、半導体構造の形成方法。
【請求項１０】
前記第１および第２のパターン化されたゲート・スタックがさらに、前記第１および第２のパターン化されたゲート・スタックの側壁に配置されたスペーサを含み、さらに、前記第１のパターン化されたゲート・スタックの前記スペーサを、前記第２のパターン化されたゲート・スタック内の前記第１の導体層と同じ高さまでエッチングするステップを含む、請求項９に記載の方法。
【請求項１１】
前記第２のパターン化されたゲート・スタック内の前記第１の導体層から第１の半導体金属合金層を形成し、前記第１のパターン化されたゲート・スタック内の前記第２の導体層内に第２の半導体金属合金を形成するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
前記第１および第２のパターン化されたゲート・スタックがさらに、前記第１および第２のパターン化されたゲート・スタックの側壁に配置されたスペーサを含み、さらに、前記第１のパターン化されたゲート・スタック上の前記スペーサを、前記第２のパターン化されたゲート・スタック内の前記第１の半導体金属合金層と同じ高さとなるまでエッチングするステップを含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には半導体デバイス処理技術に関し、より詳細には、デュアル・ストレス・ライナ（dual stress liner）の代わりに単一の応力ライナを使用することによってＣＭＯＳデバイスの性能および信頼性を改善するための方法および構造に関する。
【０００２】
近年、デュアル・ストレス・ライナ（ＤＳＬ）技術が、ｎ型ＭＯＳＦＥＴデバイスに対して異なる応力をｐ型ＭＯＳＦＥＴデバイス内にもたらすために導入されてきた。例えば、第１のタイプの窒化物ライナがＣＭＯＳデバイスのｐ型ＭＯＳＦＥＴ上に形成され、その一方で、第２のタイプの窒化物ライナがＣＭＯＳデバイスのｎ型ＭＯＳＦＥＴ上に形成される。より具体的には、ｐ型ＭＯＳＦＥＴチャネル内で電流方向に圧縮応力を印加すると、その中のキャリア（正孔）移動度が高まり、一方、ｎ型ＭＯＳＦＥＴチャネル内に引張応力を印加すると、その中のキャリア（電子）移動度が高まるということが発見された。したがって、ｐ型ＭＯＳＦＥＴデバイス上の第１のタイプの窒化物ライナは、圧縮応力をもたらすように形成され、一方、ｎ型ＭＯＳＦＥＴデバイス上の第２のタイプの窒化物ライナは、引張応力をもたらすように形成される。
【０００３】
デュアル・ライナを使用するこのようなＣＭＯＳデバイスの場合、従来の手法は、別々のリソグラフィ・パターン化ステップを使用して、２つの異なる窒化物を形成するというものであった。すなわち、例えば、第１のタイプの窒化物ライナが、ｐ型ＭＯＳＦＥＴデバイスおよびｎ型ＭＯＳＦＥＴデバイスの両方の上に形成され、その後、ｎ型ＭＯＳＦＥＴデバイス上にある第１のタイプの窒化物ライナの部分がパターン化され、除去される。任意の酸化物層形成の後、第２のタイプの窒化物ライナが両方の領域上に形成され、続いてｐ型ＭＯＦＥＴデバイス上にある第２のタイプの窒化物ライナの部分を除去するために第２のパターン化ステップが使用される。残念ながら、リソグラフィ・レベル（lithographic level）を前のレベルに整合させることに関連する固有の不正確性のために、２つのライナの形成は、それらの間にギャップ（gap）すなわちアンダーラップ（下の部分的重なり）をもたらすことがある。特に、エッチング中に、アンダーラップ／ギャップ領域内のシリサイドがオーバー・エッチングされてしまうので、このギャップは、後続の金属コンタクト・ビア用の穴のエッチングに問題を引き起こす。さらにこれは、シリサイドのシート抵抗を増大させる。
【０００４】
それに対して、一方のライナが他方のライナにオーバーラップするように、２つのライナを形成することもできる。実際、２つの別々のパターン化ステップに使用されるレチクルは、通常、２つのライナ材料間にギャップがないように、オーバーラップが確実となるように設計される。しかし、オーバーラップする窒化物ライナを備えた特定の領域を有すると、後続の工程に信頼性やレイアウトの非効率性などの別の問題が生じる。例えば、次のコンタクト形成のための反応性イオン・エッチング（ＲＩＥ）工程は、界面領域では２層の厚さの（オーバーラップする）ライナに対応すると共に、回路のある領域では１層の厚さのライナに対応することが必要な場合がある。さらに、このようなオーバーラップ領域が、コンタクト形成から除外される場合には、利用できるレイアウト領域および限界寸法（ＣＤ）の許容範囲に関して制限が生じる。エッチング中に、オーバーラップ領域下のシリサイドを除く全てのシリサイドがオーバー・エッチングされてしまうので、このオーバーラップによっても、後続の金属コンタクト・ビア用の穴のエッチング中に問題が生じる。これは、デバイスのシート抵抗および接合リークを増大させることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、デュアル・ストレス・ライナの非整合（ずれ）に関する前述の問題を回避するようにして、応力付加ＣＭＯＳデバイスの形成を実行できることが望ましいであろう。
【課題を解決するための手段】
【０００６】
前述の欠点におよび従来技術の欠陥は、相補型金属酸化物半導体（ＣＭＯＳ）デバイス用の単一の応力ライナの形成方法によって克服される、または軽減される。例示的な一実施形態では、本方法は、１）異なるゲート高を有するｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴ（例えば、ｎ型ＭＯＳＦＥＴのゲートがｐ型ＭＯＳＦＥＴのゲートよりも低くてもよく、またはその反対でもよい）を有するＣＭＯＳ構造を形成するステップと、２）ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴの双方の上に、圧縮応力または引張応力のいずれかの単一の応力ライナを堆積させるステップと、３）低い（短い）方のゲートのチャネル内に逆のタイプの応力を形成するために、ゲートのうちの低い方に近づくまで応力ライナの一部をエッチングするステップとを含む。例えば、最初に圧縮応力ライナが形成され、低い方のゲートがｎ型ＭＯＳＦＥＴである場合、ｎ型ＭＯＳＦＥＴに近接する圧縮応力ライナの一部をエッチングすると、ｎ型ＭＯＳＦＥＴのチャネル内に引張応力が生じる。低い方のゲートがｐ型ＭＯＳＦＥＴである場合、本発明によれば、引張応力ライナは両方のゲート上に堆積され、この応力ライナの一部が低い方のｐ型ＭＯＳＦＥＴ周辺で除去されて、ｐ型ＭＯＳＦＥＴのチャネル内に圧縮応力が生じる。
【０００７】
いくつかの図において同様の要素には同様の番号がつけられる、例示的な図面を参照する。
【発明を実施するための最良の形態】
【０００８】
本明細書で開示されるのは、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴ双方用の単一の応力窒化シリコン・ライナを使用することによってＣＭＯＳデバイスの性能および信頼性を向上させるための方法および構造である。簡単に言うと、本明細書で開示される諸実施形態は、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴ双方を覆う同じ応力付加膜を使用することにより、同じチップまたは集積回路（ＩＣ）上にあるｐ型ＭＯＳＦＥＴチャネルには圧縮応力を、ｎ型ＭＯＳＦＥＴチャネルには引張応力をもたらす。これにより、非整合（ミスアライメント）の問題を生じさせずに、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴ双方への局所応力によって性能が向上することになる。
【０００９】
まず図１を参照すると、浅いトレンチ分離（ＳＴＩ：shallow trenchisolation）などの、内部に形成された分離領域１０５によって隔てられた、ｎ型ＭＯＳＦＥＴデバイス領域１０２とｐ型ＭＯＳＦＥＴデバイス領域１０４とを有する半導体基板１００の断面図が示されている。
【００１０】
図２を参照すると、ゲート誘電体層１０６が、分離領域１０５を含む基板１００上に形成される。ゲート誘電体１０６は、二酸化シリコンなどの、任意の適切な誘電体材料とすることができる。ゲート誘電体１０６は、例えば、熱酸化または高誘電率（Ｋ）材料の堆積によって形成することができる。ゲート誘電体１０６は、通常、約１〜２ｎｍの範囲の厚さを有する。本発明によれば、第１のゲート導体層１０８が、ゲート誘電体層１０６上に形成される。第１のゲート導体層１０８は、ポリシリコン、Ｗ、Ｔａ、またはＳｉＧｅなどの、より一般的にはポリシリコンの任意の適切なゲート導体材料とすることができる。ゲート長が３５〜４５ｎｍの場合、多結晶シリコン層１０８は、厚さが１０〜３０ｎｍであることが好ましい。第１のゲート導体層１０８がポリシリコンである場合、ポリシリコン−ゲルマニウムニウム（ｐｏｌｙ−ＳｉＧｅ）などの、第１の導体層とは異なるエッチング速度を有する第２のゲート導体層１１０が、第１のゲート導体（例えばポリシリコン）層１０８上に堆積される。ゲート長が３５〜４５ｎｍの場合、ｐｏｌｙ−ＳｉＧｅ層１１０は、厚さ７０〜９０ｎｍであることが好ましい。好ましくは、第２のゲート導体層１１０は、第１の導体層１０８よりも厚い。
【００１１】
図３を参照すると、デバイス１０２、１０４が、現在知られている方法または将来開発される方法によって形成される。例えば、これらのゲート・スタックは、当業者には理解されるように、パターン化エッチング、任意の薄い酸化物ライナ１１２および窒化物スペーサ１１４を含むスペーサの形成、ならびにソース／ドレイン・ハロー領域および拡張（エクステンション）領域１１６を形成する注入と、それに続くソース／ドレインのアニールによって形成することができる。
【００１２】
図４を参照すると、ｐ型ＭＯＳＦＥＴ１０４が、フォトレジスト層１２６などのマスクによって覆われる。次いで、第２のゲート導体層１１０（例えばｐｏｌｙ−ＳｉＧｅ層）が、例えば、シリコン、ｐｏｌｙ−Ｓｉ、酸化物、および窒化物に選択的なエッチング処理により、ｎ型ＭＯＳＦＥＴ１０２内の第１のゲート導体層１０８から除去される。次いで、例えばバッファードＨＦ（ＢＨＦ）などの処理を使用して、第１のゲート導体１０８より上の露出した酸化物ライナ１１２が、ｎ型ＭＯＳＦＥＴ１０２の側壁１１４から除去される。エッチング時間は、酸化物ライナ１１２の厚さに依存する。酸化物ライナ１１２は非常に薄く、例えば約５〜１０ｎｍ程度なので、分離領域１０５への重大な損傷はない。
【００１３】
図５を参照すると、フォトレジスト１２６が除去される。次いで、金属層がこの構造上に堆積される。例えば、好ましい実施形態では、ニッケルが、ｎ型ＭＯＳＦＥＴゲート・スタック１０２内の多結晶シリコン層１０８を完全にシリサイド化するのに十分な約３〜２０ｎｍの厚さに堆積される。例えば、３００〜５００℃で１〜６０秒のアニールの後、ｎ型ＭＯＳＦＥＴゲート・スタック１０２の金属およびシリコン、基板１００のシリコン、およびｐ型ＭＯＳＦＥＴゲート・スタック１０４のＳｉＧｅから半導体金属合金が形成される。その結果得られる構造は、ソース／ドレイン領域１１６上のシリサイド領域１２０と、ｎ型ＭＯＳＦＥＴ１０２内の完全にシリサイド化されたゲート導体１２２と、ｐ型ＭＯＳＦＥＴ１０４のシリサイド化された上部部分１２４とを含む。
【００１４】
次に、例えば湿式（ウェット）エッチングまたは乾式（ドライ）エッチング処理によって、窒化物スペーサ１１４がエッチ・バックされ、それにより、窒化物スペーサ１１４が、ｎ型ＭＯＳＦＥＴ１０２のシリサイド化されたゲート導体１２２および酸化物ライナ１１２と実質的に同じ高さを有し、その結果、ｐ型ＭＯＳＦＥＴゲート・スタック１０４の高さよりも低いｎ型ＭＯＳＦＥＴゲート・スタック１０２となる（図６）。湿式エッチング処理は等方性であるので、ｐ型ＭＯＳＦＥＴ１０４上の窒化物スペーサ１１４も薄くなる。好ましくは、窒化物スペーサ１１４は、その元の厚さの約半分以下とならない程度まで薄くされる。
【００１５】
図７を参照すると、圧縮窒化物膜１３０がこの構造上に堆積される。圧縮窒化物膜の厚さは、４０〜１００ｎｍの範囲にあることが好ましい。圧縮窒化物膜１３０は、例えば約２００℃〜約５００℃でのＳｉＨ４／ＮＨ３／Ｎ２の高密度プラズマ（ＨＤＰ）堆積またはプラズマ強化ＣＶＤ（ＰＥＣＶＤ）によって形成されてもよい。これにより、ｎ型ＭＯＳＦＥＴ領域１０２およびｐ型ＭＯＳＦＥＴ領域１０４それぞれのチャネル１８２、１８４において圧縮応力が発生することとなる。
【００１６】
次に、例えば厚さ約５０〜１００オングストロームの酸化物などの薄いエッチ・ストップ層１３２が、圧縮窒化物層１３０上に形成される（図８）。次いで、フォトレジスト材料１４６がこの構造上に形成され、その後で、ソース／ドレイン領域１１６上のｎ型ＭＯＳＦＥＴ１０２の少なくとも両側で薄い酸化物１３２の表面を露出させるレジスト１４６内の開口部１４８を形成するようにパターン化される。開口部１４８は、圧縮窒化物層１３０内に開口部１５８（図１０参照）をパターン化するために使用される。十分に幅の狭いデバイスの場合、圧縮層１３０内のゲート１２２の周囲全体に開口部１５８を形成することにより、デバイス性能を向上させることができる。しかし、幅の広いデバイスの場合には、開口部１５８がデバイスを囲むことによって生じる追加の利益は少なく、より低いデバイス１０２の両側に開口部１５８を形成するだけで十分である。ｎ型ＭＯＳＦＥＴデバイス１０２の上の薄い酸化物層１３２の露出部分は、例えばＲＩＥによるなどの、圧縮窒化物層１３０上で停止する処理を使用することによって、薄い酸化物１３２内に開口部１５１を形成するために除去される。次いで、レジスト層１４６が除去される。その結果得られる構造は、図９に示されている。
【００１７】
次に、開口部１５８の内縁部１５９がゲート導体１２２の外縁部から水平距離Ｌｃｕｔとなるように開口部１５８を形成するために、薄い酸化物１３２内の開口部がｎ型ＭＯＳＦＥＴデバイス１０２のソース／ドレイン領域１１６上に形成された圧縮窒化物層１３０が、例えば等方性または湿式のエッチングによって除去され、その結果、ｎ型ＭＯＳＦＥＴデバイス１０２のチャネル領域１８２の応力が引張応力となるように変更される。その結果得られる構造は、図１０に示されている。開口部１５８の幅は、約３０ｎｍ〜約１００ｎｍとすることができるが、これは重要というわけではないことと、ゲート・スタックから離れた方の開口部１５８の縁部は、分離領域１０５まで延びてもよいことに留意されたい。
【００１８】
ゲート導体１２２から開口部１５８までの好ましい水平距離Ｌｃｕｔは、チャネル領域１８２内に結果として生じる応力を最適化するように選択されることが好ましい。この最適距離ＬＭａｘは、例えば図１１に示すように、Ｌｃｕｔ距離を変化させながらではあるが、ｎ型ＭＯＳＦＥＴデバイス１０２の範囲に類似する予想されるゲート構造の範囲に対してチャネル領域１８２の中心１８３での応力をシミュレーションし、次いで、チャネルの応力が最大となるようなものであるＬｃｕｔの位置（すなわちＬＭａｘ）を決定することによって求めることができる。ｎ型ＭＯＳＦＥＴよりも低いｐ型ＭＯＳＦＥＴの場合には、最初の応力層１３０は引張応力層であり、Ｌｃｕｔの値は、ｐ型ＭＯＳＦＥＴチャネル内の圧縮応力を最大にするようにＬｍａｘで選択されることが好ましい。
【００１９】
次に、実質的に中立の（neutral）応力を有する、または実質的に大きい応力成分のない窒化物膜１６２が、例えば化学気相成長法（ＣＶＤ）または高密度プラズマ（ＨＤＰ）によってこの構造上に堆積され、その結果、図１２に示すように、圧縮窒化物層１３０内で開口部１５８が充填される。好ましくは、中立応力層１６２の厚さは、開口部１５８の幅の１／２よりも大きくすべきである。次いで、図１３に示すように、中立応力層１６２が、薄い酸化物層１３２の表面とほぼ水平な表面へとエッチ・バックされる。その後、当業者には周知のようにして、ｎ型ＭＯＳＦＥＴデバイス１０２およびｐ型ＭＯＳＦＥＴデバイス１０４を完成させることができる。
【００２０】
本発明を好ましい一実施形態または好ましい諸実施形態に関して説明してきたが、本発明の範囲から逸脱することなく、本発明の要素に対してさまざまな変更を行なうことができ、等価物で代用することができることが、当業者には理解されるであろう。さらに、本発明の本質的範囲から逸脱することなく、特定の状況または材料を本発明の教示に適応させるために、多くの改変を行なうこともできる。したがって、本発明は、本発明を実施するために考えられた最良の形態として開示された特定の実施形態には限定されず、本発明は、添付の特許請求の範囲に入るすべての実施形態を含むことが意図されている。
【図面の簡単な説明】
【００２１】
【図１】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図２】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図３】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図４】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図５】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図６】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図７】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図８】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図９】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図１０】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローのステップを示す図である。
【図１１】本発明によって形成された、より低い高さのゲート導体から応力層内の開口部の縁部までの水平距離Ｌｃｕｔの関数として応力のプロットである。
【図１２】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローの図１０に続く追加ステップを示す図である。
【図１３】一方のゲート・スタックの高さが他方よりも低い、本発明の一実施形態によるｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成するための例示的な処理フローの図１０に続く追加ステップを示す図である。
【符号の説明】
【００２２】
１００  半導体基板
１０２  ｎ型ＭＯＳＦＥＴデバイス領域
１０４  ｐ型ＭＯＳＦＥＴデバイス領域
１０５  分離領域
１０６  ゲート誘電体層
１０８  第１のゲート導体層
１１０  第２のゲート導体層
１１２  酸化物ライナ
１１４  窒化物スペーサ
１１６  ソース／ドレイン・ハロー領域および拡張領域
１２０  シリサイド領域
１２２  シリサイド化されたゲート導体
１２４  シリサイド化された上部部分
１２６  フォトレジスト層
１３０  圧縮窒化物膜
１３２  エッチ・ストップ層
１４６  フォトレジスト材料
１４８  開口部
１５１  開口部
１５８  パターン開口部
１５９  内縁部
１６２  中立応力層
１８２  チャネル
１８３  中心
１８４  チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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