(57)【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体とヘテロ接合を形成する第一のヘテロ半導体領域と、
前記半導体基体の第一の主面に接して前記半導体基体とヘテロ接合を形成する第二のヘテロ半導体領域と、
前記第二のヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、
前記第一のヘテロ半導体領域に接続されたソース電極と、
前記半導体基体に接続されたドレイン電極と
を有する半導体装置において、
前記半導体基体の第一の主面上に、底部が前記半導体基体と前記第二のヘテロ半導体領域とのヘテロ接合界面となる溝が形成され、前記第二のヘテロ半導体領域は、異方性エッチングにより前記溝の側壁にサイドウォール状に形成され、前記第二のヘテロ半導体領域の底面は前記第一のヘテロ半導体領域の底面よりも深く形成され、前記ゲート絶縁膜と前記第二のヘテロ半導体領域と前記半導体基体とが接する領域に半導体装置の駆動点が形成されている
ことを特徴とする半導体装置。
【請求項２】
半導体基体と、
前記半導体基体に不純物を導入して形成されたウェル領域と、
前記ウェル領域とヘテロ接合を形成する第一のヘテロ半導体領域と、
前記半導体基体の第一の主面に接して前記半導体基体とヘテロ接合を形成する第二のヘテロ半導体領域と、
前記第二のヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、
前記第一のヘテロ半導体領域に接続されたソース電極と、
前記半導体基体に接続されたドレイン電極と
を有する半導体装置において、
前記半導体基体の第一の主面上に、底部が前記半導体基体と前記第二のヘテロ半導体領域とのヘテロ接合界面となる溝が形成され、前記第二のヘテロ半導体領域は、異方性エッチングにより前記溝の側壁にサイドウォール状に形成され、前記第二のヘテロ半導体領域の底面は前記第一のヘテロ半導体領域の底面よりも深く形成され、前記ゲート絶縁膜と前記第二のヘテロ半導体領域と前記半導体基体とが接する領域に半導体装置の駆動点が形成されている
ことを特徴とする半導体装置。
【請求項３】
前記半導体基体は第一導電型であり、前記ウェル領域は、第二導電型であり、前記半導体基体の第一の主面ならびに前記第二のヘテロ半導体領域と接している
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第一のヘテロ半導体領域は、前記半導体基体と同一導電型の領域を有する
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体基体は、炭化珪素、窒化ガリウム、ならびにダイヤモンドのいずれか１つからなる
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第一または第二のヘテロ半導体領域は、単結晶シリコン、多結晶シリコン、ならびにアモルファスシリコンのいずれ１つからなる
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
ヘテロ接合を有する電界効果トランジスタの半導体装置の製造方法において、
第一導電型の半導体基体の第一の主面上に第二導電型のウェル領域を形成する第１の工程と、
前記ウェル領域上に第一のヘテロ半導体領域を形成する第２の工程と、
前記ウェル領域ならびに前記第一のヘテロ半導体領域を選択的に除去し、底部が前記ウェル領域と前記半導体基体との接合界面となる溝を形成する第３の工程と、
前記半導体基体の第一の主面側全面に第二のヘテロ半導体領域を形成する第４の工程と、
少なくとも前記溝部の底部に形成された前記第二のヘテロ半導体領域を異方性エッチングにより選択的に除去し、前記溝部の側壁にサイドウォール状の第二のヘテロ半導体領域を形成する第５の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
ヘテロ接合を有する電界効果トランジスタの半導体装置の製造方法において、
第一導電型の半導体基体の第一の主面上に第二導電型のウェル領域を形成する第１の工程と、
前記ウェル領域上に第一のヘテロ半導体領域を形成する第２の工程と、
前記ウェル領域、前記第一のヘテロ半導体領域、ならびに前記半導体基体を選択的に除去し、底部が前記半導体基体内に至る溝を形成する第３の工程と、
前記半導体基体の第一の主面側全面に第二のヘテロ半導体領域を形成する第４の工程と、
少なくとも前記溝部の底部に形成された前記第二のヘテロ半導体領域を異方性エッチングにより選択的に除去し、前記溝部の側壁にサイドウォール状の第二のヘテロ半導体領域を形成する第５の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
ヘテロ接合を有する電界効果トランジスタの半導体装置の製造方法において、
半導体基体上に第一のヘテロ半導体領域を形成する第１の工程と、
前記第一のヘテロ半導体領域を選択的に除去し、底部が前記半導体基体と前記第一のヘテロ半導体領域との接合界面となる溝を形成する第２の工程と、
前記半導体基体の第一の主面側全面に第二のヘテロ半導体領域を形成する第３の工程と、
少なくとも前記溝部の底部に形成された前記第二のヘテロ半導体領域を異方性エッチングにより選択的に除去し、前記溝部の側壁にサイドウォール状の第二のヘテロ半導体領域を形成する第４の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
ヘテロ接合を有する電界効果トランジスタの半導体装置の製造方法において、
半導体基体上に第一のヘテロ半導体領域を形成する第１の工程と、
前記第一のヘテロ半導体領域ならびに前記半導体基体を選択的に除去し、底部が前記半導体基体内に至る溝を形成する第２の工程と、
前記半導体基体の第一の主面側全面に第二のヘテロ半導体領域を形成する第３の工程と、
少なくとも前記溝部の底部に形成された前記第二のヘテロ半導体領域を異方性エッチングにより選択的に除去し、前記溝部の側壁にサイドウォール状の第二のヘテロ半導体領域を形成する第４の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記半導体基体、ならびに前記溝の側壁に形成された第二のヘテロ半導体領域は第一導電型であり、前記第一のヘテロ半導体領域の一部は第二導電型である
ことを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合を有する電界効果トランジスタの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献１に記載されたものが知られている（特許文献１参照）。この文献１に記載された技術では、炭化珪素（ＳｉＣ）の基体と多結晶シリコンとでヘテロ接合を形成し、ゲート電極に印加する電圧によりヘテロ界面での障壁の厚みを制御し、電界効果トランジスタ（ＦＥＴ）のオン時にはトンネル電流によりキャリアを通過させるものである。このようなＦＥＴは、ＭＯＳ型のＦＥＴのようなチャネル領域が存在せず、高いチャネル抵抗の影響を受けにくいデバイス構造を有することが特徴となっており、高耐圧で低オン抵抗のパワー半導体スイッチを提供することができる。
【０００３】
このようなＦＥＴにおいて、トランジスタのオフ特性をさらに向上させるためには、以下に示す文献２（特許文献１参照）に記載されているように、炭化珪素の基体とヘテロ接合を形成するヘテロ半導体領域を構成する、主たるＰ型の導電領域と、このＰ型の導電領域に比べて断面形状的に非常に狭いＮ型の導電領域とをそれぞれ精度よく作り分けることが求められる。
【特許文献１】特開２００３−３１８３９８
【特許文献２】特開２００５−２５９７９６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記文献２に記載された技術では、炭化珪素の基体とヘテロ接合を形成するＰ型の多結晶シリコン層を形成した後、Ｎ型の不純物を含む雰囲気中でＰ型の多結晶シリコンにＮ型の不純物をドーピングすることで、Ｐ型の多結晶シリコン層に隣接してＮ型の多結晶シリコン層を形成していた。このような形成方法では、Ｐ型の多結晶シリコンの領域に比べて非常に狭い領域に精度よく不純物を導入することは、製造工程上極めて困難であった。
【０００５】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ヘテロ接合を用いた電界効果トランジスタのオン抵抗を低減した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の課題を解決する手段は、半導体基体と、前記半導体基体とヘテロ接合を形成する第一のヘテロ半導体領域と、前記半導体基体の第一の主面に接して前記半導体基体とヘテロ接合を形成する第二のヘテロ半導体領域と、前記第二のヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記第一のヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを備え、前記半導体基体の第一の主面上に、底部が前記半導体基体と前記第二のヘテロ半導体領域とのヘテロ接合界面となる溝が形成され、前記第二のヘテロ半導体領域は、異方性エッチングにより前記溝の側壁にサイドウォール状に形成され、前記第二のヘテロ半導体領域の底面は前記第一のヘテロ半導体領域の底面よりも深く形成され、前記ゲート絶縁膜と前記第二のヘテロ半導体領域と前記半導体基体とが接する領域に半導体装置の駆動点が形成されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、半導体基体とヘテロ接合を形成して駆動点を構成するヘテロ半導体領域を非常に狭い形状でセルフアラインで形成することで、半導体装置の電界効果トランジスタの逆方向リーク電流を低減できるとともに、トランジスタの微細化が可能となり、かつトランジスタのオン抵抗を低減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を用いて本発明を実施するための最良の実施例を説明する。
【実施例１】
【０００９】
図１は本発明の実施例１に係る半導体装置の構成を示す断面図である。図１では、本発明の半導体装置となる電界効果トランジスタの単位セルを２つ対向して並べた断面を表している。実際にはこれらの単位セルが複数並列に配置接続されて１つのトランジスタを形成するが、以下に示す実施例ではこの断面構造で代表して説明する。
【００１０】
図１において、Ｎ型高濃度（Ｎ＋） のＳｉＣ（炭化珪素）からなる基板領域１の表面上には、Ｎ型低濃度（Ｎ−） のＳｉＣからなるドレイン領域２が形成されている。このドレイン領域２は基板領域１上に成長させたエピタキシャル層により構成され、ドレイン領域２と基板領域１とで半導体基体を構成している。
【００１１】
ＳｉＣはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈ−ＳｉＣとして説明する。図１では基板領域１とドレイン領域２の厚みの概念を省略している。実際には基板領域１は数１００μｍ程度の厚みを持ち、ドレイン領域２は数μｍから１０数μｍ程度である。
【００１２】
ドレイン領域２の表面側には、それぞれのセルに対応したＰ型のＳｉＣからなるウェル領域３が形成されている。さらに、このウェル領域３の表面側には、それぞれのセルに対応してＳｉＣとヘテロ接合を形成する多結晶シリコンによるヘテロ半導体領域４が形成されている。
【００１３】
ＳｉＣと多結晶シリコンとはバンドギャップが異なり、電子親和力も異なる。ＳｉＣと多結晶シリコンからなるヘテロ半導体領域４との接合界面にはヘテロ接合が形成される。Ｐ型のウェル領域３の間には、Ｐ型のウェル領域３の表面側からドレイン領域２とウェル領域３の接合界面に至る溝が形成され、溝の側壁には多結晶シリコンによるＮ＋  型のヘテロ半導体領域８が形成されている。
【００１４】
ここで、Ｎ＋  型のヘテロ半導体領域８は溝の側壁にサイドウォール状に形成されており、溝底部でドレイン領域２に接する部分（ヘテロ接合界面）はＰ型のウェル領域３に比べて非常に狭く形成されている。ドレイン領域２とＮ＋  型のヘテロ半導体領域８との接合部に隣接して、ゲート絶縁膜９を介してゲート電極１１が形成されている。
【００１５】
Ｐ型のウェル領域３上に形成されたヘテロ半導体領域４は、少なくともその表面側は
Ｎ＋  型に形成され、Ｎ＋  型のヘテロ半導体領域８と電気的に低抵抗で接続されている。さらに、ヘテロ半導体領域４上には、ソース電極１４が形成されて直接接続されている。また、ヘテロ半導体領域４の一部は、厚み方向に全域Ｐ＋  型になっており、Ｐ型のウェル領域３とソース電極１４を低抵抗で接続している。ヘテロ半導体領域４の底面部は、例えばＰ＋  型に形成されている。
【００１６】
基板領域１の裏面にはドレイン電極１３が電気的に低抵抗でオーミック接続されている。ゲート電極１１は層間絶縁膜１２によりソース電極１４とは絶縁分離されている。図１において、それぞれのセルのウェル領域３とその上に積層されたヘテロ半導体領域４との間の溝は、その深さがウェル領域３とドレイン領域２との接合界面の位置まで形成されているが、ドレイン領域２の内部にまで至っていても構わない。
【００１７】
基本セル構造の断面については、記載の通りであり、基本セルが複数並列接続されたチップの最外周部では、電界効果トランジスタのオフ時における周辺での電界集中を緩和して高耐圧を実現するためにガードリング等の終端構造（図示せず）が採用されるが、パワーデバイス分野で用いられる一般的な終端構造が適用可能であり、その説明は省略する。
【００１８】
上記図１に示す構成のトランジスタにおける基本的な動作は先の文献１、２に記載されたものと同様であり、異なる動作及び効果を説明する。
【００１９】
ウェル領域３はヘテロ半導体領域４のＰ＋  型の領域を通じて、ソース電極１４の電位に固定される。この状態でゲート電極１１に印加される電圧が０Ｖ、ソース電極１４の電位が０Ｖであってドレイン電極１３に正の電圧が印加されると電界効果トランジスタはオフ状態となる。この状態では、ウェル領域３とＮ型のドレイン領域２のＰＮ接合に電界がかかり、ＳｉＣ中に空乏層が伸張する。これにより、ＳｉＣのＰＮ接合の逆方向特性を有した電界効果トランジスタを実現している。
【００２０】
本実施例１においては、溝部を挟んで隣接した位置にＳｉＣのＰＮ接合が存在するため、電界効果トランジスタのオフ時に伸張する空乏層によりゲート絶縁膜９へかかる電界が緩和される。これにより、ゲート絶縁膜９にかかるストレスを低減することが可能となり、電界効果トランジスタの特性変動等の経時劣化が起きにくく、信頼性の高い電界効果トランジスタを実現することができる。
【００２１】
また、Ｎ＋  型のヘテロ半導体領域８とドレイン領域２のヘテロ接合部は比較的ポテンシャル障壁が低いため、電界効果トランジスタのオフ時にリーク電流を発生しやすい。しかし、本発明においてはこのヘテロ半導体領域８とドレイン領域２のヘテロ接合が非常に狭いため、逆方向のリーク電流は従来に比べて抑えられる。
【００２２】
ゲート電極１１に所定のしきい値以上の電圧が印加された場合には、電界効果トランジスタはオン状態となる。オン時の動作については基本的には従来のデバイス動作と同等である。すなわち、ゲート電極１１からの電界により、ヘテロ半導体領域８とドレイン領域２とで形成されたヘテロ接合界面のポテンシャルバリアの幅が縮小し、ドレイン領域２とヘテロ半導体領域８とゲート絶縁膜９とが接する駆動点においてトンネル電流が流れるようになる。このとき、電子電流は、ソース電極１４からヘテロ半導体領域４の表面の
Ｎ＋  型の領域、溝の側壁に形成されたサイドウォール状のヘテロ半導体領域８、先に説明したトランジスタの駆動点、ドレイン領域２、基板領域１、ドレイン電極１３の順に流れる。
【００２３】
このような特性を備えた電界効果トランジスタを提供することは、車載用をはじめとしたパワ−エレクトロニクスシステムの分野において、小型化、軽量化、ならびに低コスト化の実現に大いに貢献することになる。
【００２４】
次に、図２−Ａ〜同図−Ｄに示す製造工程断面図を参照して、図１に示す装置の製造方法を説明する。
【００２５】
先ず、Ｎ＋  型のＳｉＣからなる基板領域１上にＮ−  型のＳｉＣからなるドレイン領域２をエピタキシャル成長等により形成する（図２−Ａ（ａ））。
【００２６】
続いて、ドレイン領域２の表面側に、Ｐ−  型のウェル領域３を積層形成する。これは、ＳｉＣ表面から高温イオン注入等でＡｌやＢ等の不純物を導入し、高温アニール処理により上記不純物を活性化することで実現可能である（図２−Ａ（ｂ））。
【００２７】
引き続いて、さらに表面側に多結晶シリコンによるヘテロ半導体領域４を堆積して積層形成する。ヘテロ半導体領域４は、イオン注入や積層構造を用いて所望の不純物分布を持つように形成する。その上にマスク材料としてのレジスト５を塗布する。マスク材料としては、その他に酸化膜や窒化膜でも構わない（図２−Ａ（ｃ））。
【００２８】
その後、レジスト５を選択的に除去してパターニングし（図２−Ａ（ｄ））、このパターニングされたレジスト５をマスクにしてヘテロ半導体領域４、ウェル領域３を同時にエッチング除去して溝部６を形成する。このエッチング処理では、微細なパターンにも対応できるように、例えばイオンやプラズマ等を用いたドライエッチングにより制御性良く行なうことが可能である。ここで、溝部６の底部は、ウェル領域３とドレイン領域２の接合界面まで掘られているが、ドレイン領域２内に至るまで掘り込んでも構わない（図２−Ｂ（ｅ））。
【００２９】
次いで、マスク材であるレジスト５を除去した後（図２−Ｂ（ｆ））、再度多結晶シリコン７を溝部６を含めた表面側から全面に堆積形成する（図２−Ｂ（ｇ））。
【００３０】
続いて、ドライエッチング等の異方性の強いエッチングで表面側を全面エッチングする。この異方性のエッチング処理では、２つの多結晶シリコンが重なった平面領域と溝部６の底部とでは多結晶シリコンの厚みが異なるため、溝部６の底部の多結晶シリコンが完全に除去されても、依然として平面部に多結晶シリコンが残存し、かつ溝部６の側壁にはサイドウォール状に多結晶シリコンが残る。これにより、溝部６の側壁にサイドウォール状に多結晶シリコンからなるヘテロ半導体領域８を形成する。ここで、サイドウォール状のヘテロ半導体領域８の幅は、先の図２−Ｂ（ｇ）に示す工程で堆積する多結晶シリコンの厚さにより制御して調整することが可能である（図２−Ｂ（ｇ））。
【００３１】
次いで、ゲート絶縁膜９をＣＶＤ等により全面に堆積して所望のアニール処理を施した後（図２−Ｃ（ｉ））、ゲート絶縁膜９上全面に多結晶シリコン１０を堆積形成し、所望の不純物を表面から導入する（図２−Ｃ（ｊ））。
【００３２】
続いて、多結晶シリコン１０が所望の形状にパターニングされ、ゲート電極１１を形成した後（図２−Ｃ（ｋ））、その上を覆う層間絶縁膜１２を堆積形成する（図２−Ｃ（ｌ））。
【００３３】
引き続いて、裏面側に付着した多結晶シリコンを除去した後、基板領域１に接するように金属によるドレイン電極１３を形成し、ドレイン電極１３と基板領域１とは低抵抗でオーミック接続されるようにアロイ化のための熱処理が施される（図２−Ｄ（ｍ））。
【００３４】
最後に、表面の層間絶縁膜１２を所望の形状にパターニングした後（図２−Ｄ（ｎ））、コンタクト孔を通じて金属によるソース電極１４がヘテロ半導体領域４に接するように形成され、図１に示す本実施例１の半導体装置が完成する（図２−Ｄ（ｏ））。
【００３５】
このような製造方法を採用して形成されるこの実施例１の半導体装置においては、電界効果トランジスタの駆動点を構成するヘテロ半導体領域８を非常に狭い形状でセルフアラインで形成することが可能となる。これにより、電界効果トランジスタの逆方向リーク電流を劇的に低減することができるとともに、電界効果トランジスタの微細化が可能となり、セル密度の向上に伴うオン抵抗の低い電界効果トランジスタを実現することが可能となる。
【００３６】
また、ウェル領域３をゲート電極１１の近傍にセルフアラインで形成することが可能となるので、電界効果トランジスタのオフ特性をさらに向上することが可能となり、電界効果トランジスタのオフ時のゲート絶縁膜９の電界緩和を効果的に行うことができる。これにより、信頼性の高い電界効果トランジスタを実現することができる。
【実施例２】
【００３７】
図３は本発明の実施例１に係る半導体装置の構成を示す断面図である。図３に示す実施例２の特徴とするところは、図１に示す先の実施例１に比べて、ドレイン領域２に形成された溝の底部がドレイン領域２内に至り、Ｐ型のウェル領域３が削除され、それに伴ってヘテロ半導体領域４の底部をＰ＋  型に構成しており、他は先の実施例１と同様である。なお、溝の底部は、ドレイン領域２内に至らずドレイン領域２とヘテロ半導体領域４との接合界面であってもよい。
【００３８】
このような装置の製造方法は、先の実施例１と同様の方法を用いることで容易に製造することが可能であり、実施例１の製造方法に比べて、Ｐ型のウェル領域を有していない分、高温イオン注入や高温アニール等の工程を省略することができる。
【００３９】
このような構成においては、ドレイン領域２とヘテロ半導体領域４とのヘテロ接合界面は、ポテンシャル障壁が比較的高くなる。これにより、電界効果トランジスタのオフ時には、このヘテロ接合界面からドレイン領域２側に空乏層が伸張するため、高耐圧を得ることが可能である。
【００４０】
また、先の実施例１と同様にヘテロ半導体領域８の領域を狭く、なおかつゲート電極１１に対してセルフアラインで制御性性良く形成することが可能となるので、構成の微細化による電界効果トランジスタのオン抵抗の低減と、逆方向リーク電流の低減との双方を満足させることができる。
【００４１】
この実施例２においては、上記の効果に加えて、ヘテロ接合によるダイオードをトランジスタの逆方向耐圧の保持機構として活用することができる。これにより、電界効果トランジスタのドレイン−ソース間に並列に寄生するダイオードをヘテロ接合によるダイオードとすることが可能となる。
【００４２】
ヘテロ接合によるダイオードは、順方向動作時にＰ型領域からＮ型領域へのキャリアの注入が起きないモノポーラ動作となる。このため、ヘテロ接合によるダイオードを積極的に活用する回路構成で使用した場合には、ダイオードの逆回復電荷がほとんどなく、スイッチング特性が非常に優れたシステムを構築することが可能になるという特有の効果を得ることができる。
【００４３】
なお、上記実施例１，２において、半導体基体は炭化珪素の他に、窒化ガリウムまたはダイヤモンドで構成してもよく、ヘテロ半導体領域は多結晶シリコンの他に、単結晶シリコンまたはアモルファスシリコンで構成してもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１に係る半導体装置の構成を示す断面図である。
【図２−Ａ】本発明の実施例１に係る半導体装置の製造方法の工程を示す断面図である。
【図２−Ｂ】本発明の実施例１に係る半導体装置の製造方法の工程を示す断面図である。
【図２−Ｃ】本発明の実施例１に係る半導体装置の製造方法の工程を示す断面図である。
【図２−Ｄ】本発明の実施例１に係る半導体装置の製造方法の工程を示す断面図である。
【図３】本発明の実施例２に係る半導体装置の構成を示す断面図である。
【符号の説明】
【００４５】
１…基板領域
２…ドレイン領域
３…ウェル領域
４，８…ヘテロ半導体領域
５…レジスト
６…溝部
７，１０…多結晶シリコン
９…ゲート絶縁膜
１１…ゲート電極
１２…層間絶縁膜
１３…ドレイン電極
１４…ソース電極
【図１】
0005167592.tif 000002
【図２−Ａ】
0005167592.tif 000003
【図２−Ｂ】
0005167592.tif 000004
【図２−Ｃ】
0005167592.tif 000005
【図２−Ｄ】
0005167592.tif 000006
【図３】
0005167592.tif 000007