(57)【特許請求の範囲】
【請求項１】
第１の電界効果トランジスタからなるメモリ素子と、第２の電界効果トランジスタからなる選択スイッチとが直列に接続されてなる半導体メモリセルであって、
基板上に積層された半導体膜及び誘電体膜が、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル及びゲート絶縁膜を構成しており、
前記誘電体膜上に、前記第１の電界効果トランジスタの第１のゲート電極、及び前記第２の電界効果トランジスタの第２のゲート電極が形成され、
前記半導体膜上であって、前記第１のゲート電極の外側にドレイン電極、前記第２のゲート電極の外方にソース電極がそれぞれ形成され、
前記半導体膜下に、強誘電体膜を介してバックゲート電極が形成されており、
前記チャネルを構成する前記半導体膜の端部は、前記バックゲート電極の端部の内側に位置している、半導体メモリセル。
【請求項２】
前記第１のゲート電極下の前記強誘電体膜を、第１の方向に分極し、かつ、
前記第２のゲート電極下の前記強誘電体膜を、前記第１の方向と反対方向の第２の方向に分極することによって、
前記半導体メモリセルが、前記第１のゲート電極下の前記チャネルが低抵抗状態、かつ、前記第２のゲート電極下の前記チャネルが高抵抗状態にリセットされる、請求項１に記載の半導体メモリセル。
【請求項３】
前記バックゲート電極に所定の電圧を印加することによって、前記強誘電体膜全体を前記第１の方向に分極させた後、前記第２のゲート電極に所定の電圧を印加するとともに、前記ソース電極に所定の電圧を印加することによって、前記第２のゲート電極下の前記強誘電体膜のみを前記第２の方向に分極させることにより、前記リセット動作が行われる、請求項２に記載の半導体メモリセル。
【請求項４】
前記半導体メモリセルのリセット状態は、前記第１の電界効果トランジスタがノーマリオン状態で、前記第２の電界効果トランジスタがノーマリオフ状態である、請求項２に記載の半導体メモリセル。
【請求項５】
前記バックゲート電極と、前記第１のゲート電極及び前記ドレイン電極間に所定の電圧を印加して、前記第１のゲート電極下の前記強誘電体膜を、リセット状態と反対方向の第２の方向に分極させることによって、前記第１の電界効果トランジスタにデータの書き込みが行われる、請求項１に記載の半導体メモリセル。
【請求項６】
前記第２のゲート電極に所定の電圧を印加して、前記第２の電界効果トランジスタをオン状態にし、
前記ソース電極と前記ドレイン電極間に所定の電圧を印加して、前記第１のゲート電極下の前記強誘電体膜の分極方向に応じて流れる電流を検出することによって、前記第１の電界効果トランジスタに書き込まれたデータの読み出しが行われる、請求項１に記載の半導体メモリセル。
【請求項７】
前記ソース電極と前記ドレイン電極間に印加する電圧は、前記強誘電体膜に印加される電圧が前記強誘電体膜の抗電圧以下であるように設定されている、請求項６に記載の半導体メモリセル。
【請求項８】
請求項１〜７の何れかに記載の半導体メモリセルがアレイ状に配列された半導体メモリアレイであって、
前記各半導体メモリセルにおいて、
前記第１のゲート電極は、行毎に第１のワード線に接続され、
前記第２のゲート電極は、行毎に第２のワード線に接続され、
前記ソース電極は、行毎にソース線に接続され、
前記ドレイン電極は、列毎にビット線に接続され、
前記バックゲート電極は、全ての前記半導体メモリセルにおいて共通になっている、半導体メモリアレイ。
【請求項９】
前記バックゲート電極に所定の電圧を印加することによって、前記全ての半導体メモリセルにおける強誘電体膜全体を第１の方向に分極させた後、前記全ての第２のワード線に所定の電圧を印加するとともに、前記全てのソース線間に所定の電圧を印加することによって、前記全ての半導体メモリセルにおける第２のゲート電極下の強誘電体膜のみを第２の方向に分極させることにより、リセット動作が実行される、請求項８に記載の半導体メモリアレイ。
【請求項１０】
前記バックゲート電極と選択された行の前記第１のワード線間に所定の電圧を印加するとともに、各ビット線に書き込みデータに応じた所定の電圧を印加することによって、選択した行の各半導体メモリセルの第１の電界効果トランジスタにデータの書き込みが行われる、請求項８に記載の半導体メモリアレイ。
【請求項１１】
前記第１のゲート電極下の強誘電体膜が、リセット状態と反対方向に分極することによってデータの書き込みが行われた半導体メモリセルに接続されたビット線に対して、データの書き込み後、該書き込み電圧と同じ大きさであって、極性が反対の電圧が印加される、請求項１０に記載の半導体メモリアレイ。
【請求項１２】
選択した行の前記第２のワード線に所定の電圧を印加するとともに、前記各ビット線に所定の電圧を印加して、選択した列の前記ビット線に流れる電流を検出することによって、前記選択した行の各半導体メモリセルに書き込まれたデータの読み出しが行われる、請求項８に記載の半導体メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体の残留分極による半導体層のチャネル抵抗変調を利用した不揮発性の半導体メモリセル、及びこれを用いた半導体メモリアレイに関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。
【０００５】
ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-semiconductor FET）からなる選択スイッチを挿入することによって、誤書き込みの防止を図っている（例えば、特許文献１を参照）。
【特許文献１】特開平５−２０５４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、誤書き込みの防止を図るために、メモリ素子であるＭＦＳＦＥＴに、選択スイッチであるＭＩＳＦＥＴを並べて配置すると、少なくとも、これらＦＥＴのゲート電極を電気的に分離する領域が必要になるため、セルサイズが大きくなってしまうという問題がある。
【０００７】
これに対して、本件出願人は、セルサイズの小さなＦＥＴ型のメモリ素子を備えた新規な構成の半導体メモリセルを、特願２００７−１０３７５４号明細書において提案している。
【０００８】
図１４（ａ）は、上記明細書に開示した半導体メモリセルの構成を示した断面図で、図１４（ｂ）は、その等価回路である。
【０００９】
図１４（ａ）に示すように、基板１０１上に、強誘電体膜１０３と誘電体膜１０６とが、半導体膜１０４を介して積層されて形成されており、強誘電体膜１０３側には、第１の電界効果トランジスタの第１のゲート電極１０２が形成され、誘電体膜１０６側には、第２の電界効果トランジスタの第２のゲート電極１０７が形成されている。また、半導体膜１０４は、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のチャネルを構成しており、半導体膜１０４上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極１０５ｓ及びドレイン電極１０５ｄが形成されている。
【００１０】
すなわち、この半導体メモリセルは、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチ）とが積層された構造をなし、等価回路的には、ＭＦＳＦＥＴ１１１とＭＩＳＦＥＴ１１２とが直列接続された構成をなす。
【００１１】
ここで、メモリ素子へのデータの書き込みは、選択スイッチをオンにした状態で、第１のゲート電極１０２とドレイン電極１０５ｄ間に所定の電圧を印加することによって、強誘電体膜１０３に電界を発生させ、これにより、強誘電体膜１０３の分極方向を上向きあるいは下向きと変化させることによって行われる。
【００１２】
また、メモリ素子に書き込まれたデータの読み出しは、第２のゲート電極１０７に所定の電圧を印加して、選択スイッチをオン状態にするとともに、ソース電極１０５ｓとドレイン電極１０５ｄ間に所定の電圧を印加して、強誘電体膜１０３の分極状態に応じてチャネル（半導体膜１０４）を流れる電流を検出することによって行われる。
【００１３】
このように構成された半導体メモリセルは、メモリ素子をなすＭＦＳＦＥＴの第１のゲート電極１０２と、選択スイッチング素子をなすＭＩＳＦＥＴの第２のゲート電極１０７とを、平面的に近接して配置できるため、セルサイズを小さくすることができる。また、強誘電体膜１０３及び誘電体膜１０６を半導体膜１０４を介した積層構造にすることにより、強誘電体膜１０３及び誘電体膜１０６と半導体膜１０４との界面を良好な状態にすることができ、これにより、保持特性の優れた半導体メモリセルを実現することがでる。
【００１４】
しかしながら、本願発明者が、上記の構成の半導体メモリセルを試作し、その特性を評価していたところ、以下のような課題があることに気がついた。
【００１５】
すなわち、図１４（ａ）に示すように、強誘電体膜１０３及び半導体膜１０４の積層膜は、表面に第１のゲート電極１０２が形成された基板１０１上に形成されるため、強誘電体膜１０３が第１のゲート電極１０２の段差を緩和しないまま、その上に半導体膜１０４が積層されると、段差上の半導体膜１０４のチャネルが高抵抗化してしまう。
【００１６】
また、第１のゲート電極１０２は、パターニングされたレジスト膜をマスクに、導電体膜をドライエッチングすることにより形成されるが、エッチングの際、レジスト膜の側壁に反応生成物が付着し、エッチング終了後にレジスト膜を除去しても、反応生成物が除去されず、基板１０１上に付着して残ってしまうことがある。この状態で、基板１０１上に強誘電体膜１０３および半導体膜１０４を形成して、強誘電体膜１０３表面に反応生成物による段差があると、同じく、段差上の半導体膜１０４のチャネルが高抵抗化してしまうおそれがある。
【００１７】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、安定した特性を有する半導体メモリセル、及びそれを用いた高密度な半導体メモリアレイを提供することにある。
【課題を解決するための手段】
【００１８】
本発明に係わる半導体メモリセルは、第１の電界効果トランジスタからなるメモリ素子と、第２の電界効果トランジスタからなる選択スイッチとが直列に接続されてなる半導体メモリセルであって、基板上に積層された半導体膜及び誘電体膜が、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネル及びゲート絶縁膜を構成しており、誘電体膜上に、第１の電界効果トランジスタの第１のゲート電極、及び第２の電界効果トランジスタの第２のゲート電極が形成され、半導体膜上であって、第１のゲート電極の外方にドレイン電極、第２のゲート電極の外方にソース電極がそれぞれ形成され、半導体膜下に、強誘電体膜を介してバックゲート電極が形成されており、チャネルを構成する半導体膜の端部は、バックゲート電極の端部の内側に位置していることを特徴とする。
【００１９】
このような構成により、半導体膜からなるチャネル領域は、当該チャネル領域よりも広いバックゲート電極上に形成されているため、チャネル領域は段差のない平坦な半導体膜で構成され、これにより、安定した特性を有する半導体メモリセルを実現することができる。
【００２０】
また、複数の半導体メモリセルをアレイ状に配置して、半導体メモリアレイとした場合にも、各半導体メモリセルのバックゲート電極は共通にすることができるため、高密度な半導体メモリアレイを実現することができる。
【００２１】
ある好適な実施形態において、第１のゲート電極下の強誘電体膜を第１の方向に分極し、かつ、第２のゲート電極下の強誘電体膜を、第１の方向と反対方向の第２の方向に分極することによって、半導体メモリセルが、第１のゲート電極下のチャネルが低抵抗状態、かつ、第２のゲート電極下のチャネルが高抵抗状態にリセットされる。
【００２２】
ある好適な実施形態において、バックゲート電極に所定の電圧を印加することによって、強誘電体膜全体を第１の方向に分極させた後、第２のゲート電極に所定の電圧を印加することによって、第２のゲート電極下の強誘電体膜のみを第２の方向に分極させることにより、リセット動作が行われる。
【００２３】
ある好適な実施形態において、バックゲート電極と、第１のゲート電極及びドレイン電極間に所定の電圧を印加して、第１のゲート電極下の強誘電体膜を、リセット状態と反対方向の第２の方向に分極させることによって、第１の電界効果トランジスタにデータの書き込みが行われる。
【００２４】
ある好適な実施形態において、第２のゲート電極に所定の電圧を印加して、第２の電界効果トランジスタをオン状態にし、ソース電極とドレイン電極間に所定の電圧を印加して、第１のゲート電極下の強誘電体膜の分極方向に応じて流れる電流を検出することによって、第１の電界効果トランジスタに書き込まれたデータの読み出しが行われる。
【００２５】
本発明に係わる半導体メモリアレイは、上記半導体メモリセルがアレイ状に配列された半導体メモリアレイであって、各半導体メモリセルにおいて、第１のゲート電極は、行毎に第１のワード線に接続され、第２のゲート電極は、行毎に第２のワード線に接続され、ソース電極は、行毎にソース線に接続され、ドレイン電極は、列毎にビット線に接続され、バックゲート電極は、全ての前記半導体メモリセルにおいて共通になっていることを特徴とする。
【００２６】
ある好適な実施形態において、バックゲート電極に所定の電圧を印加することによって、全ての半導体メモリセルにおける強誘電体膜全体を第１の方向に分極させた後、全ての第２のワード線と全てのソース線間に所定の電圧を印加することによって、全ての半導体メモリセルにおける第２のゲート電極下の強誘電体膜のみを第２の方向に分極させることにより、リセット動作が実行される。
【００２７】
ある好適な実施形態において、バックゲート電極と選択された行の第１のワード線間に所定の電圧を印加するとともに、各ビット線に書き込みデータに応じた所定の電圧を印加することによって、選択した行の各半導体メモリセルの第１の電界効果トランジスタにデータの書き込みが行われる。
【００２８】
ある好適な実施形態において、選択した行の第２のワード線に所定の電圧を印加するとともに、各ビット線に所定の電圧を印加して、選択した行のソース線に流れる電流を検出することによって、選択した行の各半導体メモリセルに書き込まれたデータの読み出しが行われる。
【発明の効果】
【００２９】
本発明によれば、安定した特性を有する半導体メモリセルを実現することができると共に、これを用いた高密度な半導体メモリアレイを実現することができる。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３１】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体メモリセルの構成を模式的に示した断面図で、図２は、その等価回路を示した図である。
【００３２】
図２に示すように、本実施形態における半導体メモリセルは、第１の電界効果トランジスタ（以下、「第１のＦＥＴ」という）３１からなるメモリ素子と、第２の電界効果トランジスタ（以下、「第２のＦＥＴ」という）３２からなる選択スイッチとが直列に接続された構成からなる。
【００３３】
また、図１に示すように、基板１上に積層された半導体膜４及び誘電体膜８が、第１のＦＥＴ３１及び第２のＦＥＴ３２の共通のチャネル及びゲート絶縁膜を構成している。そして、誘電体膜８上には、第１のＦＥＴ３１の第１のゲート電極９、及び第２のＦＥＴ３２の第２のゲート電極１０が形成されている。また、半導体膜４上であって、第１のゲート電極９の外方にドレイン電極５、第２のゲート電極１０の外方にソース電極６、第１のゲート電極９と第２のゲート電極１０の間に中間電極７がそれぞれ形成されている。さらに、半導体膜４下には、強誘電体膜３を介してバックゲート電極２が形成されており、チャネルを構成する半導体膜４の端部は、バックゲート電極２の端部の内側に位置している。
【００３４】
本実施形態における半導体メモリセルでは、バックゲート電極２を、半導体膜４の端部の外側にまで延在させて形成しているため、基板１上に強誘電体膜３及び半導体膜４を積層して形成する際、バックゲート電極２の段差に影響されずに、平滑な半導体膜４を形成することができる。また、バックゲート電極２のエッチング時に発生する反応生成物の影響も回避することができる。これにより、半導体膜４の段差に起因するチャネル抵抗の増大を防止でき、安定した特性を有する半導体メモリセルを実現することができる。
【００３５】
ところで、本発明における半導体メモリセルは、バックゲート電極２を、半導体膜４の端部の外側にまで延在させて形成したことにより、必然的に、ドレイン電極５及びソース電極６下にバックゲート電極２が位置することになる。その結果、図１４に示した半導体メモリセルの構成のままでは、以下の理由により、選択スイッチ（第２のＦＥＴ）３２を第２のゲート電極１０で制御することができなくなる。
【００３６】
すなわち、メモリ素子（第１のＦＥＴ）３１の強誘電体膜３の分極方向として記憶する２値データを書き換える際、第１のＦＥＴ３１下部の強誘電体膜３だけでなく、第２のＦＥＴ３２下部の強誘電体膜３の分極をも変化させてしまうからである。強誘電体膜３に上向きの分極を書き込んだ場合、選択スイッチ３２をオフにするべく第２のゲート電極１０に接地電位を印加しても通電してしまうこととなる。
【００３７】
そこで、本発明における半導体メモリセルでは、メモリ素子３１にも誘電体膜８を介して第１のゲート電極９をさらに設け、図１４に示した半導体メモリセルの構成において採用していたデータの書き換え（オーバーライト）動作に代えて、リセット状態にある半導体メモリセルへのデータ書き込み動作を新たに採用することによって、半導体膜４のチャネル抵抗変調を利用したメモリ動作を可能にした。なお、データが書き込まれているメモリセルのデータを書き換えるには、一旦リセット動作を行った後に、データ書き込みを行う。
【００３８】
まず、はじめに、第１及び第２のＦＥＴ３１、３２の共通のチャネル（半導体膜）４におけるチャネル抵抗変調について、以下説明する。
【００３９】
第１及び第２のＦＥＴ３１、３２のチャネル４の抵抗は、第１及び第２のゲート電極９、１０に印加する電圧で制御することができる。また、バックゲート電極２と、第１のゲート電極９、第２のゲート電極１０、ドレイン電極５、またはソース電極６間に電圧を印加し、強誘電体膜３の分極を上向き、あるいは下向きに制御することによっても、第１及び第２のＦＥＴ３１、３２のチャネル４の抵抗を制御することができる。
【００４０】
例えば、チャネルにｎ型半導体膜４を使用した場合、強誘電体膜３の分極が上向きであれば、ｎ型半導体膜４中のキャリア濃度が高くなり、チャネルは低抵抗化する。なお、分極密度は強誘電体材料に固有であり、分極密度の大きな強誘電体材料を選ぶことによって、極めて低抵抗なオン状態を実現することが可能である。
【００４１】
一方、強誘電体膜３の分極が下向きであれば、ｎ型半導体膜４中のキャリア濃度が低くなり、チャネルは高抵抗化する。なお、ｎ型半導体膜４の結晶欠陥を減らしてキャリア濃度を小さくし、かつ、半導体膜４の膜厚を薄くして半導体膜４中に含まれる単位面積当たりのキャリア数を分極密度よりも小さくすることによって、極めて高抵抗なオフ状態を実現することが可能である。
【００４２】
例えば、強誘電体膜３の分極密度が３０μＣ／ｃｍ２、ｎ型半導体膜４中のキャリア濃度が１×１０１５ｃｍ−３、ｎ型半導体膜４の膜厚が３０ｎｍとすると、ニュートラル状態の半導体膜４中のキャリア数は４．８×１０−４μＣ／ｃｍ２（キャリア濃度×膜厚×素電荷量）となる。すなわち、単位面積当たりのキャリア数は、オン状態で３０μＣ／ｃｍ２、オフ状態で４．８×１０−４μＣ／ｃｍ２以下となる。すなわち、オン状態及びオフ状態のチャネル抵抗はキャリア数に比例するので、強誘電体膜３の分極によって、約６万倍の抵抗変調が可能となる。
【００４３】
このように、第１及び第２のＦＥＴ３１、３２のチャネル４の抵抗は、第１及び第２のゲート電極９、１０に印加する電圧によって変調可能であるとともに、強誘電体膜３の分極によっても変調可能である。そして、第１及び第２のＦＥＴ３１、３２のチャネル４は直列接続されており、これらチャネル抵抗の変調は、ドレイン・ソース間電流（Ｉds）に変化を与えることができる。
【００４４】
例えば、第１及び第２のＦＥＴ３１、３２の強誘電体膜３の分極がともに上向きの場合、第１のゲート電極９に印加する電圧（Ｖg1）と、第２のゲート電極１０に印加する電圧（Ｖg2）が０Ｖであっても、Ｉdsは流れる。すなわち、ノーマリオン状態である。なお、Ｖg1及びＶg2に正バイアスを印加することにより、ノーマリオン状態のＩdsよりもさらにＩdsを増加することができる。
【００４５】
また、第１及び第２のＦＥＴ３１、３２の強誘電体膜３の分極がともに下向きの場合、Ｖg1＝Ｖg2＝０ＶでＩdsは流れない。すなわち、ノーマリオフ状態である。また、Ｖg1及びＶg2に正バイアスを印加することにより、Ｉdsは流れるようになる。
【００４６】
さらに、第１及び第２のＦＥＴ３１、３２の強誘電体膜３の分極の一方が上向き、他方が下向きの場合、上向きの電界効果トランジスタはノーマリオン状態、下向きの電界効果トランジスタはノーマリオフ状態である。第１及び第２のＦＥＴ３１、３２は直列接続されているので、Ｖg1＝Ｖg2＝０ＶでＩdsは流れない。また、ノーマリオフ状態の電界効果トランジスタのゲート電極に正バイアスを印加することにより、Ｉdsは流れるようになる。
【００４７】
このように、強誘電体膜３の分極方向を任意に設定することによって、Ｉds−Ｖg1特性、Ｉds−Ｖg2特性を変調することができる。そして、強誘電体膜３中の分極状態は電圧を除去しても残留するため、一度設定したノーマリオン状態あるいはノーマリオフ状態は保持され、再び半導体メモリセルを活性化したとき、Ｉds−Ｖg1特性、Ｉds−Ｖg2特性を再現することができる。
【００４８】
次に、上記に説明したチャネル抵抗変調を利用した本実施形態における半導体メモリセルの動作について説明する。
【００４９】
まず、第１のゲート電極９下の強誘電体膜３を第１の方向に分極し、かつ、第２のゲート電極１０下の強誘電体膜３を、第１の方向と反対方向の第２の方向に分極することによって、半導体メモリセルを、第１のゲート電極９下のチャネル４が低抵抗状態、かつ、第２のゲート電極１０下のチャネル４が高抵抗状態にリセットする。
【００５０】
具体的には、バックゲート電極２に所定の電圧を印加することによって、強誘電体膜３全体を第１の方向に分極させた後、第２のゲート電極１０に所定の電圧を印加して、第２のゲート電極１０下の強誘電体膜３のみを第２の方向に分極させることによって、リセット動作が行われる。
【００５１】
ここで、「強誘電体膜全体」とは、少なくとも、第１及び第２の電極９、１０、ドレイン電極５、ソース電極６下の強誘電体膜３を含む領域の意味である。
【００５２】
このリセット動作によって、半導体メモリセルは、第１のＦＥＴ３１がノーマリオン状態で、第２のＦＥＴ３２がノーマリオフ状態に初期化される。なお、第１及び第２のＦＥＴ３１、３２は直列接続されているので、半導体メモリセルにはＩdsは流れない。
【００５３】
次に、バックゲート電極２と、第１のゲート電極９及びドレイン電極５間に所定の電圧を印加して、第１のゲート電極９下の強誘電体膜３を、リセット状態と反対方向の第２の方向に分極させることによって、第１のＦＥＴ（メモリ素子）３１にデータの書き込みが行われる。これにより、第１のゲート電極９下のチャネル４が低抵抗状態（リセット状態）から高抵抗状態になる。
【００５４】
なお、第１のゲート電極９下のチャネル４の二つの抵抗状態（低抵抗状態、高抵抗状態）を２値データに対応させることができるため、第１のゲート電極９下の強誘電体膜３を、リセット状態と同じ方向（第１の方向）に分極させる動作、すなわち、低抵抗状態を維持する動作も、書き込み動作に相当する。
【００５５】
すなわち、メモリ素子３１への２値データの書き込みは、強誘電体膜３の分極を反転させて、チャネル状態をリセット動作で設定したノーマリオン状態からノーマリオフ状態にすること、あるいは、チャネル状態をリセット動作で設定したノーマリオン状態のままとすることによって実行される。このとき、第２のＦＥＴ（選択スイッチ）３２はノーマリオフ状態のままであるため、Ｉdsは流れない。
【００５６】
ところで、データ書き込み動作では、強誘電体膜３にその抗電界以上の電界を印加して分極を反転するため、もし選択スイッチ３２がオン状態であれば、過大なＩdsが流れる。このとき、ホットキャリアが発生して、ゲート絶縁膜８中にキャリアがトラップされると、メモリ素子の動作を不安定にするおそれがある。しかしながら、本発明におけるメモリ素子３１への書き込み動作中にはＩdsは流れず、このような現象は生じないため、安定した動作が可能となる。
【００５７】
次に、メモリ素子３１に書き込まれたデータの読み出しは、第２のゲート電極１０に所定の電圧を印加して、選択スイッチ３２をオン状態にし、ソース電極６とドレイン電極５間に所定の電圧を印加して、第１のゲート電極９下の強誘電体膜３の分極方向に応じて流れる電流Ｉdsを検出することによって行われる。
【００５８】
すなわち、ノーマリオフ状態であった選択スイッチ３２をオン状態にして、Ｉdsの大きさを検出することにより、メモリ素子３１のチャンネル状態を判定することにより、メモリ素子３１に書き込まれた２値データを読み出すことができる。
【００５９】
なお、ソース電極６とドレイン電極５間に印加する電圧は、強誘電体膜３の抗電圧以下であることが好ましい。
【００６０】
以上、説明したように、本実施形態における半導体メモリセルは、２つの電界効果トランジスタからなるメモリ素子３１と選択スイッチ３２を直列に接続し、ゲート絶縁膜８下に形成されて半導体膜４を共有のチャネルにするとともに、各電界効果トランジスタにおけるチャネル（半導体膜）４のチャネル抵抗を、その下方に配した強誘電体膜３の分極方向を部分的に制御することによって、書き込み、読み出し等のメモリ機能を実現することができる。
【００６１】
（第２の実施形態）
第１の実施形態では、本発明における半導体メモリセルの基本的な構成及び動作を説明したが、本実施形態では、この半導体メモリセルをアレイ状に配列した半導体メモリアレイについて説明する。
【００６２】
図３は、本実施形態における半導体メモリアレイの回路構成を示した図である。また、図４は、半導体メモリアレイを半導体基板上に形成したときのレイアウトを示した平面図、図５は、図４のＶ−Ｖに沿った半導体メモリアレイの構成を示した断面図である。
【００６３】
なお、本実施形態においては、２行２列のアレイ状に配列された半導体メモリアレイを例に説明する。
【００６４】
図３に示すように、各半導体メモリセル（ユニットセル）ａ〜ｄにおいて、第１のゲート電極は、行毎に第１のワード線２４ｍ、２４ｎに接続され、第２のゲート電極は、行毎に第２のワード線２５ｍ、２５ｎに接続されている。また、ソース電極は、行毎にソース線２３ｍ、２３ｎに接続され、ドレイン電極は、列毎にビット線２７ｘ、２７ｙに接続されている。なお、図中の符号の後に付された記号ｍ、ｎは、行方向の上段、下段に対応し、記号ｘ、ｙは、列方向の左列、右列に対応し、ａ〜ｄは、各ユニットセルに対応している。
【００６５】
また、図４、５に示すように、各半導体メモリセルの基本的な構成は、図１に示した構成と同じで、バックゲート電極２８（２）は、全ての半導体メモリセルａ〜ｄにおいて共通になっており、各半導体メモリセルａ〜ｄにおけるチャネル２０ａ〜２０ｄ（４）は、バックゲート電極２８の内側に、それぞれ島状に分離されて形成されている。また、各半導体メモリセルａ〜ｄにおけるドレイン電極２１ａ〜２１ｄ（５）は、層間絶縁膜１１中に形成されたコンタクトプラグ２６ａ〜２６ｄ（１２）を介して、ビット線２７ｘ、２７ｙに接続されている。
【００６６】
本実施形態における半導体メモリアレイの基本的な動作は以下のとおりである。なお、詳細な動作の説明は後述する。
【００６７】
まず、バックゲート電極２８に所定の電圧を印加することによって、全ての半導体メモリセルａ〜ｄにおける強誘電体膜３全体を第１の方向に分極させた後、全ての第２のワード線２５ｍ、２５ｎと全てのソース線２３ｍ、２３ｎ間に所定の電圧を印加することによって、全ての半導体メモリセルａ〜ｄにおける第２のゲート電極１０下の強誘電体膜３のみを第２の方向に分極させることによってリセットを行う。
【００６８】
これにより、全ての半導体メモリセルａ〜ｄにおけるメモリ素子（第１のＦＥＴ）３１はノーマリオン状態に、選択スイッチ（第２のＦＥＴ）３２はノーマリオフ状態に初期化される。
【００６９】
書き込み動作は、バックゲート電極２８と選択された行の第１のワード線２４ｍ（２５ｍ）に所定の電圧を印加するとともに、各ビット線２７ｘ、２７ｙに書き込みデータに応じた所定の電圧を印加することによって、選択した行の各半導体メモリセルａ、ｂ（ｃ、ｄ）の第１のＦＥＴ３１にデータの書き込みが行われる。
【００７０】
読み出し動作は、選択した行の第２のワード線２５ｍ（２５ｎ）に所定の電圧を印加するとともに、各ビット線２７ｘ、２７ｙに所定の電圧を印加して、選択したソース線２３ｍ（２３ｎ）に流れる電流を検出することによって、選択した行の各半導体メモリセルａ、ｃ（ｂ、ｄ）に書き込まれたデータの読み出しが行われる、
次に、図５を参照しながら、本実施形態における半導体メモリアレイの具体的な構成を説明する。
【００７１】
単結晶チタン酸ストロンチウム（ＳｒＴｉＯ3，以下ｃ−ＳＴＯ）からなる基板１の（１００）面上に、厚さ２０ｎｍのルテニウム酸ストロンチウム（ＳｒＲｕＯ3，以下ＳＲＯ)からなるバックゲート電極２、厚さ４５０ｎｍのジルコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3，以下ＰＺＴ）からなる強誘電体膜３、厚さ３０ｎｍのｎ型の酸化亜鉛（ＺｎＯ）からなる半導体膜４が積層されている。さらにその上に、厚さ３０ｎｍのチタン（Ｔｉ）からなるドレイン電極５、ソース電極６、中間電極７が形成されている。そして、その上には、厚さ５０ｎｍの窒化シリコン（ＳｉＮ）からなるゲート絶縁膜８、厚さ６０ｎｍの白金（Ｐｔ）からなる第１及び第２のゲート電極９、１０、二酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１１が形成されている。層間絶縁膜１１には、ドレイン電極５に接続するタングステン（Ｗ）からなるコンタクトプラグ１２が形成され、このコンタクトプラグ１２はアルミニウムからなるビット線１３に接続している。
【００７２】
次に、図６（ａ）〜図７（ｄ）を参照しながら、本実施形態における半導体メモリアレイの製造方法を説明する。
【００７３】
まず、図６（ａ）に示すように、ｃ−ＳＴＯ基板１上に、パルスレーザ堆積（ＰＬＤ）法により、基板温度を７００℃にして、厚さ２０ｎｍのＳＲＯ膜２、及び厚さ４５０ｎｍのＰＺＴ膜３を形成した後、基板温度を４００℃にして、厚さ３０ｎｍのＺｎＯ膜４を成膜する。
【００７４】
ここで、ＰＺＴ膜３の形成に用いるターゲットの組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．５２：０．４８である。この組成におけるｃ−ＳＴＯ基板１とＳＲＯ膜２、ＰＺＴ膜３との格子ミスマッチは３％以内であり、上記の成長条件下で、ＳＲＯ膜２、ＰＺＴ膜３はエピタキシャル成長することができる。
【００７５】
この方法で成膜したＰＺＴ膜３の原子間力顕微鏡（ＡＦＭ）で観察した表面は、平均二乗粗さが３ｎｍ以下と極めて平滑にできる。また、ＺｎＯ膜４は、自発分極を発現する結晶軸方向であるｃ軸がＰＺＴ膜３の平面方向を向いて成長し、ＰＺＴ膜３上に非極性面が配向する。すなわち、ＺｎＯ膜４の自発分極方向はＰＺＴ膜３の分極方向と垂直をなし、ＰＺＴ膜３の分極によるＺｎＯ膜４中のキャリア変調に影響を与えない。
【００７６】
次に、図６（ｂ）に示すように、ＺｎＯ膜４の上にレジストパターン５０を形成し、これをマスクに、活性領域外のＺｎＯ膜４を希硝酸によりエッチングしてチャネル２０ａ〜２０ｄを形成する。
【００７７】
次に、図６（ｃ）に示すように、レジスト５０を除去した後、再びレジストパターン５１を形成した後、電子線蒸着法にて、厚さ３０ｎｍのＴｉ膜５２を成膜する。
【００７８】
次に、図６（ｄ）に示すように、レジストパターン５１を除去することにより、ＺｎＯ膜４上に、ドレイン電極５、ソース電極６、中間電極７を形成する。その後、スパッタ法により、ＺｎＯ膜４上に、各電極５、６、７を覆うように、ＳｉＮ膜８を成長する。
【００７９】
次に、図７（ａ）に示すように、ＳｉＮ膜８上にレジストパターン５３を形成した後、電子線蒸着法にて、厚さ６０ｎｍのＰｔ膜５４を成膜する。
【００８０】
次に、図７（ｂ）に示すように、レジストパターン５３を除去することにより、ＳｉＮ膜８上に、第１及び第２のゲート電極９、１０を形成する。その後、プラズマＣＶＤ法により、ＳｉＯ２膜１１を堆積した後、再びレジストパターン５５を形成する。そして、レジストパターン５５をマスクに、ＳｉＯ２膜１１、ＳｉＮ膜８をエッチングして、ドレイン電極５の表面に達するコンクトホールを開口する。
【００８１】
次に、図７（ｃ）に示すように、開口したコンタクトホール内にブランケットＣＶＤ法によりＷ膜を堆積した後、化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）法を用いて平坦化を行い、ＳｉＯ２膜１１中にコンタクトプラグ１２を形成する。
【００８２】
最後に、図７（ｄ）に示すように、アルミニウム（Ａｌ）をスパッタ法で堆積した後、パターニングを行い、コンタクトプラグ１２と接続するビット線１３を形成する。
【００８３】
上記の方法で成膜したＰＺＴ膜３の分極特性を調べた。上下の電極間に２Ｖ以上の電圧（抗電圧）を印加したときに分極は反転し、±１０Ｖの電圧を印加した後、電圧を０Ｖに戻したときに得られる分極密度２Ｐｒは、６０μＣ／ｃｍ2であった。また、ホール測定により求めたＺｎＯ膜４のキャリア濃度は、８×１０17ｃｍ-3であった。ＺｎＯ膜４の厚さは３０ｎｍであるから、単位面積あたりのキャリア密度は２．４×１０12ｃｍ-2となる。これに素電荷量１．６×１０-19Ｃを乗じて求められる電荷密度は、０．４μＣ／ｃｍ2であり、上記のＰＺＴ膜３の分極電荷密度よりも小さい。従って、ＰＺＴ３の分極が下向きのとき、この分極に反発してＺｎＯ膜４中のキャリアが追い払われ、空乏化する。一方、ＰＺＴ膜３の分極が上向きのとき、分極密度に対応した密度のキャリアがＺｎＯ膜４とＰＺＴ膜３の界面に誘起される。
【００８４】
次に、本実施形態における半導体メモリアレイの動作について、図面を参照しながら詳述する。
【００８５】
（リセット動作）
最初に、図８（ａ）に示すように、全ての第１のワード線２４ｍ、２４ｎ、第２のワード線２５ｍ、２５ｎ、ソース線２３ｍ、２３ｎ、ビット線２７ｘ、２７ｙを接地し、バックゲート電極２８にリセット電圧Ｖrst（典型的には１０Ｖ）を印加する。このとき、図９（ａ）に示すように、バックゲート電極２８からＺｎＯ膜４に向けて抗電圧以上の電圧が印加され、全ての半導体メモリセル（ユニットセル）ａ〜ｄにおけるＰＺＴ膜３の分極は上を向く。
【００８６】
次に、図８（ｂ）に示すように、全ての第１のワード線２４ｍ、２４ｎ、ビット線２７ｘ、２７ｙ、バックゲート電極２８を接地し、全ての第２のワード線２５ｍ、２５ｎに選択電圧Ｖsel（典型的には１５Ｖ）を印加するとともに、全てのソース線２３ｍ、２３ｎにリセット電圧Ｖrstを印加する。このとき、各半導体メモリセルａ〜ｄの選択スイッチ３２はオン状態となり、ソース電極６と中間電極７間が低抵抗となり、この領域のＺｎＯ膜４の電位はＶrstとなる。このとき、図９（ｂ）に示すように、選択スイッチ32下の強誘電体膜３は下方向に抗電圧を超える電圧が印加され、ＰＺＴ膜３の分極は下を向く。
【００８７】
以上のリセット動作により、全ての半導体メモリセルａ〜ｄのメモリ素子３１下の強誘電体膜３の分極は上を向き、メモリ素子３１はオン状態となる。一方、全ての半導体メモリセルａ〜ｄの選択スイッチ３２下の強誘電体膜３の分極は下を向き、選択スイッチ３２はオフ状態となる。
【００８８】
（書き込み動作）
ｍ行（選択行）の半導体メモリセルａ、ｂに、データ”１”とデータ”０”を書き込む場合を例に説明する。
【００８９】
最初に、図１０（ａ）に示すように、ｍ行の第２のワード線２５ｍ、ｎ行（非選択行）の第１及び第２のワード線２４ｎ、２５ｎ、ソース線２３ｍ、２３ｎ及びバックゲート電極２８を接地し、ｍ行の第１のワード線２４ｍにＶselを印加する。データ”１”を書き込む半導体メモリセルａが接続されているビット線２７ｘにデータ電圧Ｖdat（典型的には１０Ｖ）を印加し、データ”０”を書き込む半導体メモリセルｂが接続されているビット線２７ｙには０Ｖを印加する。このとき、半導体メモリセルａ、ｂのメモリ素子３１ａ、３１ｂはオン状態となり、ドレイン電極２１ａ、２１ｂと中間電極２２ａ、２２ｂ間は導通するので、この領域のＺｎＯ膜４の電位はビット線電位と等しくなる。すなわち、データ”１”を書き込む半導体メモリセルａでは、メモリ素子３１下の強誘電体膜３には下向きに抗電圧を超える電圧Ｖdatが印加されるため、図１１（ａ）に示すように、分極は下を向く。一方、データ”０”を書き込む半導体メモリセルｂでは、メモリ素子３１下の強誘電体膜には電圧が印加されないため、図１１(a)に示すように、分極は図９（ｂ）に示したリセット状態で設定した上向きのままである。
【００９０】
ところで、非選択行であるｎ行における強誘電体膜３の分極状態を見てみると、Ｖdat
を印加したビット線２７ｘに接続された半導体メモリセルｃにおいて、ドレイン電極２１ｃ下の強誘電体膜３（図１１（ａ）の矢印Ａに示す領域）に抗電圧を越えるＶdatが印加されるために、リセット状態から分極が反転する現象（以下、書き込み動作におけるディスターブと呼ぶ）が発生している。
【００９１】
そこで、ディスターブが発生した強誘電体膜３の分極をリセット状態に復帰させるためは、リセット状態と反対方向に分極することによってデータの書き込みが行われた半導体メモリセルに接続されたビット線に対して、データの書き込み後、書き込み電圧と同じ大きさであって、極性が反対の電圧を印加するとよい。
【００９２】
具体的には、図１０（ｂ）に示すように、第１のワード線２４ｍ、２４ｎ、第２のワード線２５ｍ、２５ｎ、ソース線２３ｍ、２３ｎ、バックゲート電極２８と、データ”０”を書き込んだビット線２７yを接地し、データ”１”を書き込んだビット線２７ｘに−Ｖdatを印加する。この動作により、ディスターブが発生した半導体メモリセルcのドレイン電極２１ｃ下の強誘電体膜３に、抗電圧を越えるＶdatが上向きに印加されるため、図１１（ｂ）に示すように、ディスターブされた強誘電体膜３の分極は、リセット状態と同じ上向になる。
【００９３】
（読み出し動作）
データ”１”とデータ”０”がそれぞれ書き込まれたｍ行（選択行）の半導体メモリセルａ、ｂからデータを読み出す場合を例に説明する。
【００９４】
図１２に示すように、第１のワード線２４ｍ、２４ｎ、ｎ行（非選択行）の第２のワード線２５ｎと、ソース線２３ｍ、２３ｎ、及びバックゲート電極２８を接地し、ｍ行の第２のワード線２５ｍにＶselを印加し、ビット線２７ｘ、２７ｙに読み出し電圧Ｖrd（典型的には０．１Ｖ）を印加する。
【００９５】
このとき、半導体メモリセルａ、ｂの選択スイッチ３２ａ、３２ｂはオン状態となり、ソース電極２３ｍと中間電極２２ａ、２２ｂ間は導通する。半導体メモリセルaにはデータ”１”が書き込まれているので、選択スイッチ３２ａと直列接続されたメモリ素子３１ａはオフ状態である。従って、ビット線２７ｘとソース電極２３ｍ間にはＶrdが印加されているが、電流は流れない。
【００９６】
一方、半導体メモリセルｂにはデータ”０”が書き込まれているので、選択スイッチ３２ｂと直列接続されたメモリ素子３１ｂはオン状態である。従って、ビット線２７ｘとソース電極２３ｍ間に印加されているＶrdにより、電流は流れる。
【００９７】
これにより、電流が流れないビットをデータ”1”、電流が流れるビットをデータ”0”と判定することにより、記憶されているデータを読み出すことができる。なお、読み出し動作中、非選択行であるｎ行の選択スイッチ３２ｃ、３２ｄはオフ状態であり、これらの半導体メモリセルｃ、ｄには電流が流れないので、選択行にのみ記憶されたデータを読み出すことができている。
【００９８】
読み出し動作後、Ｖsel、Ｖrdは除去される。また、読み出し動作で印加するＶrdは抗電圧以下、好ましくは１／１０程度とすることにより、読み出し動作前の分極状態（図１１（ｂ））は、図１３に示すように、読み出し動作後も維持される。すなわち、非破壊読み出しが可能となる。強誘電体膜３は分極反転を繰り返すことによって、分極値が低下する疲労劣化現象（ファティーグ）が知られている。非破壊読み出しを実現することによって疲労劣化を抑制することができる。
【００９９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、本実施形態において、強誘電体膜３にＰＺＴ膜を用いたが、例えば、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２等を用いてもよい。また、チャネルとなる半導体膜４にＺｎＯ膜を用いたが、例えば、ＷＯ３、ＩＴＯ（ＩｎＯ−ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ｘＳｒｘＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ｘＣａｘＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体、多結晶シリコン、アモルファスシリコンなどのＩＶ族半導体などを用いてもよい。また基板１にＳＴＯ基板を用いたが、例えば、シリコン基板上に絶縁膜を形成したものや、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）からなる基板を用いてもよい。また、ゲート絶縁膜８にＳｉＮ膜を用いたが、例えば、マグネシウムを添加したＺｎＯ膜（ＭｇｘＺｎ１−ｘＯ）、窒化アルミニウム（ＡｌＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜などを用いてもよい。また、各電極には、ＩＴＯ、ＺｉＴＯ（Ｚｎ−Ｉｎ−Ｓｎ−Ｏ）なども使用することができる。
【産業上の利用可能性】
【０１００】
本発明は、強誘電体を用いた不揮発性のメモリとして有用であり、特に、メモリ混載ＬＳＩ等に適用が期待される。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施形態における半導体メモリセルの構成を示した断面図である。
【図２】本発明の第１の実施形態における半導体メモリセルの等価回路を示した図である。
【図３】本発明の第２の実施形態における半導体メモリアレイの構成を示した回路図である。
【図４】本発明の第２の実施形態における半導体メモリアレイのレイアウトを示した平面図である。
【図５】図４のＶ−Ｖに沿った半導体メモリアレイの構成を示した断面図である。
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体メモリアレイの製造方法を示した工程断面図である。
【図７】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体メモリアレイの製造方法を示した工程断面図である。
【図８】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体メモリアレイのリセット動作を説明した回路図である。
【図９】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体メモリアレイのリセット動作を説明した断面図である。
【図１０】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体メモリアレイの書き込み動作を説明した回路図である。
【図１１】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体メモリアレイの書き込み動作を説明した断面図である。
【図１２】本発明の第２の実施形態における半導体メモリアレイの読み出し動作を説明した回路図である。
【図１３】本発明の第２の実施形態における半導体メモリアレイの読み出し動作を説明した断面図である。
【図１４】ＭＦＳＦＥＴ（メモリ素子）及びＭＩＳＦＥＴ（スイッチング素子）で構成された半導体メモリセルの構成を説明した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【符号の説明】
【０１０２】
１      基板（ＳＴＯ基板）
２      バックゲート電極（ＳＲＯ膜）
３      強誘電体膜（ＰＺＴ膜）
４      半導体膜（ＺｎＯ膜）
５      ドレイン電極
６      ソース電極
７      中間電極
８      ゲート絶縁膜（ＳｉＮ膜）
９      第１のゲート電極
１０    第２のゲート電極
１１    層間絶縁膜
１２    コンタクトプラグ
１３    ビット線
２０ａ〜２０ｄ    チャネル
２１ａ〜２１ｄ    ドレイン電極
２２ａ〜２２ｄ    中間電極
２３ｍ、２３ｎ    ソース線
２４ｍ、２４ｎ    第１のワード線
２５ｍ、２５ｎ    第２のワード線
２６ａ〜２６ｄ    コンタクトプラグ
２７ｘ、２７ｙ    ビット線
２８    バックゲート電極
３１    第１の電界効果トランジスタ（メモリ素子）
３２    第２の電界効果トランジスタ（選択スイッチ）
【図１】
0005190275.tif 000002
【図２】
0005190275.tif 000003
【図３】
0005190275.tif 000004
【図４】
0005190275.tif 000005
【図５】
0005190275.tif 000006
【図６】
0005190275.tif 000007
【図７】
0005190275.tif 000008
【図８】
0005190275.tif 000009
【図９】
0005190275.tif 000010
【図１０】
0005190275.tif 000011
【図１１】
0005190275.tif 000012
【図１２】
0005190275.tif 000013
【図１３】
0005190275.tif 000014
【図１４】
0005190275.tif 000015