(57)【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板側に凹部が設けられた半導体膜と、を有し、
前記ベース基板と前記凹部の間には空洞が設けられており、前記半導体膜のうち前記空洞と重なる領域は前記ベース基板側に向かって歪んでおり、
前記半導体膜はゲルマニウムを有し、
前記半導体膜は（１００）面においてキャリアの移動する方向が［０１１］であることを特徴とする半導体装置。
【請求項２】
ベース基板と、
半導体膜と、
前記ベース基板と前記半導体膜の間において開口部を有する絶縁膜と、を有し、
前記開口部により前記半導体膜と前記ベース基板との間には空洞が設けられており、前記半導体膜のうち前記空洞と重なる領域は前記ベース基板側に向かって歪んでおり、
前記半導体膜はゲルマニウムを有し、
前記半導体膜は（１００）面においてキャリアの移動する方向が［０１１］であることを特徴とする半導体装置。
【請求項３】
開口部または凹部を有する絶縁膜をベース基板上に形成し、
前記絶縁膜を間に挟んで、前記ベース基板上にボンド基板を減圧雰囲気下で貼り合わせ、
前記ボンド基板を劈開させることで、前記絶縁膜上に、前記開口部または前記凹部を覆うように半導体膜を形成し、
前記減圧雰囲気下での貼り合わせにより、前記絶縁膜の前記開口部または前記凹部が前記ベース基板と前記ボンド基板との間に挟まれることで空洞が形成され、
大気雰囲気下にさらすことにより、前記半導体膜のうち前記空洞と重なる領域は、前記ベース基板側に向かって歪むことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置及びその作製方法に関する。本発明は特に貼り合わせＳＯＩ技術に関するものであって、絶縁膜を間に挟んで単結晶若しくは多結晶の半導体膜を基板に貼り合わせることで得られるＳＯＩ基板を用いた、半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
半導体集積回路に対する高集積化、高速化、高機能化、低消費電力化への要求が厳しさを増しており、その実現に向け、バルクのトランジスタに替わる有力な手段としてＳＯＩ基板を用いたトランジスタが注目されている。ＳＯＩ基板を用いたトランジスタはバルクのトランジスタと比較すると、半導体膜が絶縁膜上に形成されているので、寄生容量が低減され、基板に流れる漏れ電流の発生を抑えることができ、高速化、低消費電力化がより期待できる。そして活性層として用いる半導体膜を薄くできるので、短チャネル効果を抑制し、よって素子の微細化、延いては半導体集積回路の高集積化を実現することができる。またＳＯＩ基板を用いたトランジスタは完全にラッチアップフリーであるため、ラッチアップによる発熱で素子が破壊される恐れがない。さらにバルクのトランジスタのようにウェルによる素子分離を行う必要がないため、素子間の距離を短くすることができ、高集積化を実現できるといったメリットをも有している。
【０００３】
ＳＯＩ基板の作製方法の一つに、スマートカットに代表されるＵＮＩＢＯＮＤ、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などの、絶縁膜を介して半導体膜を基板に貼り合わせる貼り合わせ法がある。上記貼り合わせ法を用いることで、単結晶の半導体膜を用いた高機能な集積回路を安価なガラス基板上に形成することができる。
【０００４】
そして、ＳＯＩ基板を用いたトランジスタの移動度を高めるために、活性層として用いる半導体膜に歪みを加える技術が確立されつつある。半導体膜に歪みが加わることで、バンド構造が変調してキャリアの有効質量が軽くなり、結果的にトランジスタの移動度を高めることができる。歪みは、例えば半導体膜上に形成される層間絶縁膜の応力を利用する方法、或いは格子定数の大きなシリコンゲルマニウム上にシリコンを堆積させる方法等が挙げられる。歪みが加えられたシリコンをトランジスタに代表される半導体素子に用いることで、半導体集積回路のさらなる高速駆動を実現することができる。
【０００５】
下記の特許文献１には、シリコン層の下部に形成された空洞をポリシリコンで埋め、熱処理による該ポリシリコンの体積膨張を利用して、上記シリコン層の上部に引っ張り応力を加える技術について記載されている。
【特許文献１】特開２００６−０１９６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、歪みを半導体膜に加えることで移動度を向上させる上記技術を用いた半導体素子は、特許文献１のように、引っ張り応力によりキャリアの移動度が向上するシリコンを半導体材料として用いたものが殆どであった。しかし、シリコンとは異なり、引っ張り応力とは逆の方向に力が働く圧縮応力により、キャリアの移動度が向上するゲルマニウムなどの半導体材料も存在する。ゲルマニウムは、キャリアの移動度がシリコンより数倍高い値を有しており、半導体集積回路の高速駆動を実現する上で、非常に有望な半導体材料であると言える。しかし、移動度を向上させることができる応力の種類がシリコンとは異なるので、特許文献１に記載された構成を有するトランジスタにおいて、単純にシリコンをゲルマニウムに置き換えても、該トランジスタの移動度をより高めることは難しい。
【０００７】
また、半導体膜上に形成される層間絶縁膜の応力を利用する方法では、層間絶縁膜の材料が限定されてしまう上に、層間絶縁膜の材料または膜厚の選択だけで適切な圧縮応力を半導体膜に生じさせるのが難しいという問題があった。
【０００８】
本発明は上述した問題に鑑み、層間絶縁膜の材料または膜厚にとらわれることなく、半導体膜のキャリアが移動する領域に圧縮応力を加えることができる半導体素子を用いた半導体装置の提案を課題とする。
【課題を解決するための手段】
【０００９】
本発明の第１の構成では、凹部が形成されたボンド基板（半導体基板）をベース基板（支持基板）上に貼り合わせることで、ボンド基板とベース基板の間に空洞を形成する。次に、ボンド基板を劈開させることで、ベース基板との間に空洞を有する半導体膜を形成する。
【００１０】
また本発明の第２の構成では、ベース基板上に開口部を有する絶縁膜を形成し、該開口部と重なるようにボンド基板を絶縁膜上に貼り合わせることで、ボンド基板とベース基板の間に空洞を形成する。次に、ボンド基板を劈開させることで、ベース基板との間に空洞を有する半導体膜を形成する。
【００１１】
さらに本発明の第１の構成と第２の構成では、半導体膜のうち空洞と重なる領域に力を加えることで、該領域をベース基板側に近づけるように歪ませる。半導体膜に力を加えるためには、上記空洞の内部と外部の間に圧力差を生じさせれば良い。例えば上記圧力差を生じさせるために、上記貼り合わせを減圧雰囲気下で行い、貼り合わせ直後における空洞内の気圧が、大気圧よりも低くなるようにする。そして、ベース基板に形成された半導体膜を大気雰囲気下においたときに、半導体膜のうち空洞と重なる領域を、ベース基板側に近づけるように歪ませることができる。半導体膜がベース基板側に引っ張られるように歪むと、半導体膜の内部において、ベース基板に近い領域に引っ張り応力が発生し、ベース基板とは反対側の領域、すなわちベース基板から遠い領域に圧縮応力が発生する。よって、半導体膜の空洞と重なっている領域のうち、ベース基板から遠い圧縮応力が発生する領域を、キャリアが移動する領域として用いることで、高速駆動が可能な半導体素子を形成することができる。
【００１２】
具体的に、本発明の半導体装置が有するトランジスタは、活性層として用いる半導体膜とベース基板の間に空洞を有する。また、半導体膜のうち空洞と重なる領域が、ベース基板側に近づくように歪んでいる。そして本発明の半導体装置が有するトランジスタは、半導体膜の空洞と重なる領域上に、順に積層されたゲート絶縁膜と電極とを有する。よって上記トランジスタは、半導体膜の歪んでいる領域にチャネル形成領域を有している。また上記トランジスタは、チャネル形成領域に加え、ソースまたはドレインが半導体膜の歪んでいる領域に形成されていても良い。
【発明の効果】
【００１３】
本発明では、空洞の内と外の圧力差を利用することで、空洞と重なる半導体膜に歪みを加えることができる。よって、層間絶縁膜の材料または膜厚にとらわれることなく、半導体膜に適切な圧縮応力を加えることができ、移動度のより高い半導体素子を有する半導体装置を形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００１５】
（実施の形態１）
本発明の半導体装置において、半導体素子が有する半導体膜と、該半導体膜と重なるように配置された空洞の構成について、図１を用いて説明する。図１（Ａ）は、本発明で用いられる半導体素子が有する半導体膜１００と、空洞１０１の断面図である。
【００１６】
図１（Ａ）に示す半導体膜１００は、接合によりベース基板１０２上に貼り合わされている。具体的に半導体膜１００は、凹部を有するボンド基板を接合によりベース基板１０２上に貼り合わせた後、凹部以外の部分において該ボンド基板を劈開することで、ベース基板１０２上に形成される。図１（Ａ）では、半導体膜１００に接する絶縁膜１０３と、ベース基板１０２に接する絶縁膜１０４とが接合することで、ベース基板１０２上に半導体膜１００が貼り合わされている。そして本実施の形態では、半導体膜１００がベース基板１０２側に凹部を有しており、該凹部により、半導体膜１００とベース基板１０２の間に空洞１０１が形成されている。空洞１０１は、半導体膜１００とベース基板１０２の間に単数設けられていても良いし、複数設けられていても良い。
【００１７】
そして半導体膜１００は、空洞１０１と重なる領域が、他の領域と比べると、ベース基板１０２側に引っ張られるように近くなっている。図１（Ｂ）に、図１（Ａ）の破線１０５で囲まれた空洞１０１付近の拡大図を示す。図１（Ｂ）に示すように、半導体膜１００のうち、空洞１０１と重なる領域１０６は、領域１０６以外の領域１０７に比べて、たわみ量δだけベース基板１０２に近づいている。
【００１８】
半導体膜１００のうち空洞１０１と重なる領域１０６は、空洞１０１の内と外に圧力差を生じさせることで、ベース基板１０２側に近づけるように歪ませることができる。具体的には、接合による半導体膜１００とベース基板１０２との貼り合わせを、減圧雰囲気下で行う。そして、貼り合わせにより内部が減圧雰囲気の状態である空洞１０１が形成された後で、ベース基板１０２及び半導体膜１００を大気雰囲気下にさらすことで、領域１０６を空洞１０１内に向かって歪ませることができる。
【００１９】
なお、空洞１０１内を減圧雰囲気とすることで空洞１０１の内部と外部に圧力差を生じさせる場合、半導体膜１００、ベース基板１０２、絶縁膜１０３または絶縁膜１０４を用いて空洞１０１を囲むことで、空洞１０１の内部と外部を隔てるようにする。ただし、半導体膜１００に歪みを加えた後は、層間絶縁膜などの形成により該歪みをある程度保持できるのであれば、必ずしも空洞１０１の内部と外部を隔てる必要はない。
【００２０】
空洞１０１と重なる領域１０６がベース基板１０２に近づくことで、半導体膜１００のうち空洞１０１と重なる領域１０６の内部には、よりベース基板１０２に近い領域に引っ張り応力が生じ、逆によりベース基板１０２から遠い領域に圧縮応力が生じる。
【００２１】
半導体中におけるキャリアの移動度μは、以下の式１で表される。ただし式１において、τはキャリアの緩和時間、ｑはキャリアの電荷、ｍ＊はキャリアの有効質量である。
【００２２】
（式１）
μ＝τｑ／ｍ＊
【００２３】
そして、正孔の有効質量は、シリコンやゲルマニウムであれば、重い正孔（ｍｈ１）と、軽い正孔（ｍｈ２）と、分離した正孔（ｍｈ３）が存在しており、エネルギー的には重い正孔と軽い正孔の両方の有効質量で、総合的な正孔の有効質量ｍ＊が決まる。半導体膜に歪みを加えると、縮退していたバンドが分裂し、軽い正孔がエネルギー的に支配的となるため、総合的な正孔の有効質量ｍ＊を軽くすることができる。よって、式１から、半導体膜に歪みを加えることで、移動度μを高くできることが分かる。
【００２４】
ゲルマニウムなどの圧縮応力によりキャリアの移動度が向上する半導体材料を、半導体膜１００に用いる場合、よりベース基板１０２から遠い圧縮応力の生じる領域を、キャリアの移動する領域として用いるように、半導体素子を形成する。
【００２５】
図１（Ｃ）に、図１（Ａ）に示した半導体膜１００を用いたトランジスタの断面図を一例として示す。図１（Ｃ）に示すトランジスタでは、半導体膜１００のうち空洞１０１と重なる領域１０６に、チャネル形成領域１０８が形成されている。またチャネル形成領域１０８は、半導体膜１００のうち領域１０６以外の領域１０７に形成された、一対の不純物領域１０９に挟まれている。そしてチャネル形成領域１０８上には、ゲート絶縁膜１１０を間に挟んで電極１１１が形成されている。
【００２６】
図１（Ｃ）に示すトランジスタでは、ゲート絶縁膜１１０及び電極１１１が、半導体膜１００のうち空洞１０１と重なる領域１０６を間に挟んで、空洞１０１の反対側に形成されている。よってチャネル形成領域１０８には、空洞１０１及びベース基板１０２からより遠い領域にキャリアの移動するチャネルが形成されることになる。したがって、ゲルマニウムなどの圧縮応力によりキャリアの移動度が向上する半導体材料を、半導体膜１００に用いることで、トランジスタの移動度を向上させることができる。
【００２７】
特にゲルマニウムであれば、（１００）面においてキャリアの移動する方向が［０１１］となるように半導体素子を作製することで、最も正孔の移動度を高くすることができる。
【００２８】
なお、ベース基板１０２に対して垂直方向から見たときの空洞の形状が例えば矩形である場合、たわみ量δは、以下の式２で表される。ただしαは最大たわみ係数、Ｐは等分布荷重（圧力）、ａは矩形の短辺方向における長さ、Ｅはヤング率、ｔは空洞１０１と重なる領域１０６における半導体膜１００の膜厚である。
【００２９】
（式２）
δ＝αＰａ４／（Ｅｔ３）
【００３０】
例えば、矩形の長辺方向における長さｂと短辺方向における長さａの比がｂ／ａ＝１とすると、最大たわみ係数αは０．０１３８である。またＰは、大気圧だと０．１ＭＰａである。ａは６５ｎｍと仮定する。Ｅは、ゲルマニウムの（１００）面だと１０２．７ＧＰａとなる。上記値を式２に代入すると、ｔ＝５０ｎｍのときδ＝０．００４ｎｍ、ｔ＝２０ｎｍのとき、δ＝０．０６２５ｎｍ、ｔ＝１０ｎｍのときδ＝０．５００２ｎｍとなる。このように、半導体材料の特性に合わせて、空洞１０１の形状、膜厚ｔによりたわみ量δを設定することができる。よって、より高い移動度が得られるようなたわみ量δの値を得るために、空洞１０１の形状、膜厚ｔの値を適宜設定すれば良い。
【００３１】
なお、絶縁膜１０３と絶縁膜１０４は、単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。また、図１（Ａ）では、半導体膜１００の凹部以外の領域と接するように絶縁膜１０３が形成されているが、絶縁膜１０３が半導体膜１００の凹部にも接するように形成されていても良い。絶縁膜１０４はベース基板１０２の全面に形成されていても良いし、少なくとも絶縁膜１０３と重なる領域をカバーするように部分的に形成されていても良い。
【００３２】
また図１（Ａ）では、絶縁膜１０３及び絶縁膜１０４を用いて半導体膜１００とベース基板１０２とを貼り合わせているが、本発明はこの構成に限定されない。絶縁膜１０３と絶縁膜１０４は、必ずしも両方設ける必要はなく、いずれか一方のみ設けても良いし、両方設けなくとも良い。例えば絶縁膜１０３と絶縁膜１０４のうち、絶縁膜１０４のみを形成する場合、絶縁膜１０４と半導体膜１００を接合させることで、ベース基板１０２と半導体膜１００とを貼り合わせることが出来る。逆に、絶縁膜１０３と絶縁膜１０４のうち絶縁膜１０３のみを形成する場合、絶縁膜１０３とベース基板１０２を接合させることで、ベース基板１０２と半導体膜１００とを貼り合わせることが出来る。また絶縁膜１０３及び絶縁膜１０４を設けない場合、半導体膜１００とベース基板１０２とを直接接合させれば良い。ただし、絶縁膜１０３と絶縁膜１０４を接合させる場合、ベース基板１０２の種類によらず、貼り合わせの強度を確実に確保することができる。
【００３３】
また本実施の形態では、半導体膜１００と空洞１０１とが直接接しているが、本発明はこの構成に限定されない。半導体膜１００が有する凹部に絶縁膜を形成しておくことで、半導体膜１００と空洞１０１の間に絶縁膜を設けることができる。ただしこの場合、最適なたわみ量δの値を得るために、上記絶縁膜の存在を考慮に入れるようにする。
【００３４】
また図１（Ｃ）では、一対の不純物領域１０９は、その一部が、半導体膜１００のうち空洞１０１と重なる領域１０６に形成されているが、本発明はこの構成に限定されない。一対の不純物領域１０９が、領域１０６以外の領域１０７にだけ形成されていても良い。ただし、チャネル形成領域１０８と、ドレインとして機能する不純物領域１０９との境目近傍において、セルフヒーティングによる発熱量は高くなる。よって、上記境目近傍と重なるように、空洞１０１をレイアウトすることで、セルフヒーティングによる熱を効率よく放射することができ、トランジスタの閾値電圧が熱により変動するのを防ぐことができる。
【００３５】
また、空洞１０１がチャネル形成領域１０８のみならず不純物領域１０９とも重なっていて、なおかつ不純物領域１０９が空洞１０１と直接接している場合、トランジスタの寄生容量または接合容量をより低減させることが出来る。ただしこの場合、酸化珪素などの無機絶縁膜に比べて比誘電率の低い空気、窒素、不活性ガスなどで空洞１０１を減圧雰囲気で満たしておく。なお、実際のところ、半導体膜１００の空洞１０１と接する部分には、自然酸化膜が形成されやすい。しかし自然酸化膜の膜厚は数ｎｍ程度と飛躍的に薄いので、空洞１０１と半導体膜１００の間に数μｍ以上の膜厚を有する絶縁膜を形成する場合に比べて、トランジスタの寄生容量または接合容量を低減できると言える。
【００３６】
本発明では、空洞１０１の内と外の圧力差を利用することで、空洞１０１と重なる半導体膜１００に歪みを加えることができる。よって、層間絶縁膜の材料または膜厚にとらわれることなく、半導体膜１００に適切な圧縮応力を加えることができ、移動度のより高い半導体素子を有する半導体装置を形成することができる。
【００３７】
なお本発明の範疇に含まれる半導体装置には、マイクロプロセッサ、画像処理回路などの集積回路や、質問器とデータの送受信が非接触でできるＲＦタグ、半導体表示装置等、ありとあらゆる半導体装置が含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。
【００３８】
（実施の形態２）
本発明の半導体装置において、半導体素子が有する半導体膜と、該半導体膜と重なるように配置された空洞の構成について、図２を用いて説明する。図２（Ａ）は、本発明で用いられる半導体素子が有する半導体膜２００と、空洞２０１の断面図である。
【００３９】
図２（Ａ）に示す半導体膜２００は、接合によりベース基板２０２上に貼り合わされている。具体的には、開口部を有する絶縁膜２０３をベース基板２０２上に形成した後、該絶縁膜２０３と半導体膜２００とを接合させることで、半導体膜２００がベース基板２０２上に貼り合わされている。そして本実施の形態では、半導体膜２００が絶縁膜２０３の開口部と重なるように上記貼り合わせを行うことで、該開口部により、半導体膜２００とベース基板２０２の間に空洞２０１が形成されている。空洞２０１は、半導体膜２００とベース基板２０２の間に単数設けられていても良いし、複数設けられていても良い。
【００４０】
なお、絶縁膜２０３は、単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。また本実施の形態では、絶縁膜２０３が開口部を有する場合について述べたが、絶縁膜２０３が開口部の代わりに凹部を有していても良い。絶縁膜２０３が凹部を有する場合、半導体膜２００が絶縁膜２０３の凹部と重なるように貼り合わせを行うことで、該凹部により、半導体膜２００とベース基板２０２の間に空洞２０１が形成される。なお、この場合においても、絶縁膜２０３は、単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。
【００４１】
また本実施の形態では、開口部または凹部を有する絶縁膜２０３をベース基板２０２側に形成してから、半導体膜２００とベース基板２０２とを貼り合わせているが、本発明はこの構成に限定されない。開口部または凹部を有する絶縁膜２０３を半導体膜２００側に形成し、絶縁膜２０３を間に挟んで半導体膜２００をベース基板２０２上に貼り合わせても良い。
【００４２】
また本実施の形態では、半導体膜２００と空洞２０１とが直接接しているが、本発明はこの構成に限定されない。半導体膜２００に接する絶縁膜を形成し、該絶縁膜とベース基板２０２上の絶縁膜２０３とを接合させることで、半導体膜２００と空洞２０１の間に絶縁膜を設けることができる。絶縁膜どうしを接合させる場合、ベース基板２０２の種類によらず、貼り合わせの強度を確実に確保することができる。ただしこの場合、最適なたわみ量δの値を得るために、上記絶縁膜の存在を考慮に入れるようにする。
【００４３】
そして半導体膜２００は、空洞２０１と重なる領域が、他の領域と比べると、ベース基板２０２側に引っ張られるように近くなっている。図２（Ｂ）に、図２（Ａ）の破線２０５で囲まれた空洞２０１付近の拡大図を示す。図２（Ｂ）に示すように、半導体膜２００のうち、空洞２０１と重なる領域２０６は、領域２０６以外の領域２０７に比べて、たわみ量δだけベース基板２０２に近づいている。
【００４４】
半導体膜２００のうち空洞２０１と重なる領域２０６は、空洞２０１の内と外に圧力差を生じさせることで、ベース基板２０２側に近づけるように歪ませることができる。具体的には、接合による半導体膜２００とベース基板２０２との貼り合わせは、減圧雰囲気下で行う。そして、貼り合わせにより内部が減圧雰囲気の状態である空洞２０１が形成された後で、ベース基板２０２及び半導体膜２００を大気雰囲気下にさらすことで、領域２０６を空洞２０１内に向かって歪ませることができる。
【００４５】
なお、空洞２０１内を減圧雰囲気とすることで空洞２０１の内部と外部に圧力差を生じさせる場合、半導体膜２００、ベース基板２０２、絶縁膜２０３、または絶縁膜２０３と半導体膜２００の間に形成される絶縁膜を用いて空洞２０１を囲むことで、空洞２０１の内部と外部を隔てるようにする。ただし、半導体膜２００に歪みを加えた後は、層間絶縁膜などの形成により該歪みをある程度保持できるのであれば、必ずしも空洞２０１の内部と外部を隔てる必要はない。
【００４６】
空洞２０１と重なる領域２０６がベース基板２０２に近づくことで、半導体膜２００のうち空洞２０１と重なる領域２０６の内部には、よりベース基板２０２に近い領域に引っ張り応力が生じ、逆によりベース基板２０２から遠い領域に圧縮応力が生じる。
【００４７】
ゲルマニウムなどの圧縮応力によりキャリアの移動度が向上する半導体材料を、半導体膜２００に用いる場合、よりベース基板２０２から遠い圧縮応力の生じる領域を、キャリアの移動する領域として用いるように、半導体素子を形成する。
【００４８】
図２（Ｃ）に、図２（Ａ）に示した半導体膜２００を用いたトランジスタの断面図を一例として示す。図２（Ｃ）に示すトランジスタでは、半導体膜２００のうち空洞２０１と重なる領域２０６に、チャネル形成領域２０８が形成されている。またチャネル形成領域２０８は、半導体膜２００のうち領域２０６以外の領域２０７に形成された、一対の不純物領域２０９に挟まれている。そしてチャネル形成領域２０８上には、ゲート絶縁膜２１０を間に挟んで電極２１１が形成されている。
【００４９】
図２（Ｃ）に示すトランジスタでは、ゲート絶縁膜２１０及び電極２１１が、半導体膜２００のうち空洞２０１と重なる領域２０６を間に挟んで、空洞２０１の反対側に形成されている。よってチャネル形成領域２０８には、空洞２０１及びベース基板２０２からより遠い領域にキャリアの移動するチャネルが形成されることになる。したがって、ゲルマニウムなどの圧縮応力によりキャリアの移動度が向上する半導体材料を、半導体膜２００に用いることで、トランジスタの移動度を向上させることができる。
【００５０】
特にゲルマニウムであれば、（１００）面においてキャリアの移動する方向が［０１１］となるように半導体素子を作製することで、最も正孔の移動度を高くすることができる。そして、より高い移動度が得られるような最大のたわみ量δを得るために、空洞２０１の形状、領域２０６における半導体膜２００の膜厚を適宜設定すれば良い。
【００５１】
なお図２（Ｃ）では、一対の不純物領域２０９は、その一部が、半導体膜２００のうち空洞２０１と重なる領域２０６に形成されているが、本発明はこの構成に限定されない。一対の不純物領域２０９が、領域２０６以外の領域２０７にだけ形成されていても良い。ただし、チャネル形成領域２０８と、ドレインとして機能する不純物領域２０９との境目近傍において、セルフヒーティングによる発熱量は高くなる。よって、上記境目近傍と重なるように、空洞２０１をレイアウトすることで、セルフヒーティングによる熱を効率よく放射することができ、トランジスタの閾値電圧が熱により変動するのを防ぐことができる。
【００５２】
また、空洞２０１がチャネル形成領域２０８のみならず不純物領域２０９とも重なっていて、なおかつ不純物領域２０９が空洞２０１と直接接している場合、トランジスタの寄生容量または接合容量をより低減させることが出来る。ただしこの場合、酸化珪素などの無機絶縁膜に比べて比誘電率の低い空気、窒素、不活性ガスなどで空洞２０１を減圧雰囲気で満たしておく。なお、実際のところ、半導体膜２００の空洞２０１と接する部分には、自然酸化膜が形成されやすい。しかし自然酸化膜の膜厚は数ｎｍ程度と飛躍的に薄いので、空洞２０１と半導体膜２００の間に数μｍ以上の膜厚を有する絶縁膜を形成する場合に比べて、トランジスタの寄生容量または接合容量を低減できると言える。
【００５３】
本発明では、空洞２０１の内と外の圧力差を利用することで、空洞２０１と重なる半導体膜２００に歪みを加えることができる。よって、層間絶縁膜の材料または膜厚にとらわれることなく、半導体膜２００に適切な圧縮応力を加えることができ、移動度のより高い半導体素子を有する半導体装置を形成することができる。
【００５４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００５５】
（実施の形態３）
本実施の形態では、本発明の半導体装置が有するトランジスタの、より具体的な構成について説明する。図３（Ａ）は、本実施の形態のトランジスタの上面図である。また図３（Ｂ）は、図３（Ａ）に示す上面図の破線Ａ−Ａ’における断面図であり、図３（Ｃ）は、図３（Ａ）に示す上面図の破線Ｂ−Ｂ’における断面図である。
【００５６】
図３に示すトランジスタは、半導体膜３００と、ゲートとして機能する電極３０１と、半導体膜３００と電極３０１の間に設けられたゲート絶縁膜３０２とを有している。また半導体膜３００は、ソースまたはドレインとして機能する一対の不純物領域３０３、３０４と、不純物領域３０３、３０４の間に設けられたチャネル形成領域３０５と、不純物領域３０３、３０４とチャネル形成領域３０５の間に設けられたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３０８、３０９とを有する。電極３０１は、ゲート絶縁膜３０２を間に挟んでチャネル形成領域３０５と重なっている。
【００５７】
また半導体膜３００はベース基板３０６側に凹部を有しており、該凹部とベース基板３０６との間には、空洞３０７が形成されている。なお、空洞３０７は半導体膜３００とベース基板３０６の間に形成されているため、図３（Ａ）では、空洞３０７が形成されている領域を破線で示している。図３に示すように、本実施の形態では、空洞３０７の形成されている領域が、半導体膜３００の形成されている領域に囲まれている。そして本実施の形態では、半導体膜３００が有するチャネル形成領域３０５と、空洞３０７とが重なっている。半導体膜３００は、空洞３０７と重なる領域が、他の領域と比べて、ベース基板３０６側に引っ張られるように近くなっている。
【００５８】
半導体膜３００は、凹部を有するボンド基板を接合によりベース基板３０６上に貼り合わせた後、凹部以外の部分において該ボンド基板を劈開することで、ベース基板３０６上に形成される。なお図３では、１つの半導体膜３００と１つの空洞３０７とが重なっている例を示しているが、本発明はこの構成に限定されない。１つの半導体膜３００と複数の空洞とが重なっていても良い。
【００５９】
なお、半導体膜３００に歪みを加えるために、空洞３０７内を減圧雰囲気とすることで空洞３０７の内部と外部に圧力差を生じさせる場合、半導体膜３００、ベース基板３０６、または半導体膜３００とベース基板３０６の間に形成された各種絶縁膜等を用いて空洞３０７を囲むことで、空洞３０７の内部と外部を隔てるようにする。ただし、半導体膜３００に歪みを加えた後は、層間絶縁膜などの形成により該歪みをある程度保持できるのであれば、必ずしも空洞３０７の内部と外部を隔てる必要はない。
【００６０】
なお本発明で用いられるトランジスタは、ゲートとして機能する電極３０１を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造であっても良い。
【００６１】
また、図３に示すトランジスタは、半導体膜３００がＬＤＤ領域３０８、３０９を有しているが、本発明はこの構成に限定されない。ＬＤＤ領域３０８、３０９は必ずしも設けなくとも良いし、或いはいずれか一方のみが設けられていても良い。また図３に示すトランジスタは、半導体膜３００のうち、電極３０１と重なっている領域とは異なる領域にＬＤＤ領域３０８、３０９が設けられているが、本発明はこの構成に限定されない。ＬＤＤ領域３０８、３０９は、電極３０１と重なっている領域に設けられていても良い。或いは、電極３０１と重なっている領域と、それ以外の領域とに跨るように設けられていても良い。
【００６２】
また、図３に示すトランジスタは、ＬＤＤ領域３０８、３０９を形成する際にマスクとして用いるサイドウォール３１０が電極３０１のサイドに設けられているが、本発明はこの構成に限定されない。
【００６３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００６４】
（実施の形態４）
本実施の形態では、本発明の半導体装置が有するトランジスタの、より具体的な構成について説明する。図４（Ａ）は、本実施の形態のトランジスタの上面図である。また図４（Ｂ）は、図４（Ａ）に示す上面図の破線Ａ−Ａ’における断面図であり、図４（Ｃ）は、図４（Ａ）に示す上面図の破線Ｂ−Ｂ’における断面図である。
【００６５】
図４に示すトランジスタは、半導体膜４００と、ゲートとして機能する電極４０１と、半導体膜４００と電極４０１の間に設けられたゲート絶縁膜４０２とを有している。また半導体膜４００は、ソースまたはドレインとして機能する一対の不純物領域４０３、４０４と、不純物領域４０３、４０４の間に設けられたチャネル形成領域４０５と、不純物領域４０３、４０４とチャネル形成領域４０５の間に設けられたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域４０８、４０９とを有する。電極４０１は、ゲート絶縁膜４０２を間に挟んでチャネル形成領域４０５と重なっている。
【００６６】
また半導体膜４００とベース基板４０６の間には、空洞４０７が形成されている。具体的に本実施の形態では、半導体膜４００とベース基板４０６の間に形成された開口部を有する絶縁膜４１１と、半導体膜４００と、ベース基板４０６とによって、空洞４０７が形成されている。
【００６７】
なお、空洞４０７は半導体膜４００とベース基板４０６の間に形成されているため、図４（Ａ）では、空洞４０７が形成されている領域を破線で示している。図４に示すトランジスタでは、空洞４０７の形成されている領域が、半導体膜４００の形成されている領域に囲まれている。そして本実施の形態では、半導体膜４００が有するチャネル形成領域４０５と、空洞４０７とが重なっている。半導体膜４００は、空洞４０７と重なる領域が、他の領域と比べて、ベース基板４０６側に引っ張られるように近くなっている。
【００６８】
半導体膜４００は、開口部を有する絶縁膜４１１上にボンド基板を接合により貼り合わせた後、ボンド基板を劈開することで、ベース基板４０６上に形成される。なお図４では、１つの半導体膜４００と１つの空洞４０７とが重なっている例を示しているが、本発明はこの構成に限定されない。１つの半導体膜４００と複数の空洞とが重なっていても良い。
【００６９】
なお、半導体膜４００に歪みを加えるために、空洞４０７内を減圧雰囲気とすることで空洞４０７の内部と外部に圧力差を生じさせる場合、半導体膜４００、ベース基板４０６、または開口部を有する絶縁膜４１１等を用いて空洞４０７を囲むことで、空洞４０７の内部と外部を隔てるようにする。ただし、半導体膜４００に歪みを加えた後は、層間絶縁膜などの形成により該歪みをある程度保持できるのであれば、必ずしも空洞４０７の内部と外部を隔てる必要はない。
【００７０】
また、絶縁膜４１１は、単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。また本実施の形態では、絶縁膜４１１が開口部を有する場合について述べたが、絶縁膜４１１が開口部の代わりに凹部を有していても良い。絶縁膜４１１が凹部を有する場合、半導体膜４００が絶縁膜４１１の凹部と重なるように貼り合わせを行うことで、該凹部により、半導体膜４００とベース基板４０６の間に空洞４０７が形成される。なお、この場合においても、絶縁膜４１１は、単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。
【００７１】
また本実施の形態では、開口部または凹部をボンド基板側に有する絶縁膜４１１をベース基板４０６上に形成してから、絶縁膜４１１を間に挟んでボンド基板とベース基板４０６とを貼り合わせる場合について述べたが、本発明はこの構成に限定されない。開口部または凹部をベース基板４０６側に有する絶縁膜４１１をボンド基板上に形成し、絶縁膜４１１を間に挟んでボンド基板とベース基板４０６とを貼り合わせても良い。
【００７２】
また本実施の形態では、半導体膜４００と空洞４０７とが直接接しているが、本発明はこの構成に限定されない。半導体膜４００に接する絶縁膜を形成し、該絶縁膜とベース基板４０６上の絶縁膜４１１とを接合させることで、半導体膜４００と空洞４０７の間に絶縁膜を設けることができる。絶縁膜どうしを接合させる場合、ベース基板４０６の種類によらず、貼り合わせの強度を確実に確保することができる。
【００７３】
なお本発明で用いられるトランジスタは、ゲートとして機能する電極４０１を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造であっても良い。
【００７４】
また、図４に示すトランジスタは、半導体膜４００がＬＤＤ領域４０８、４０９を有しているが、本発明はこの構成に限定されない。ＬＤＤ領域４０８、４０９は必ずしも設けなくとも良いし、或いはいずれか一方のみが設けられていても良い。また図４に示すトランジスタは、半導体膜４００のうち、電極４０１と重なっている領域とは異なる領域にＬＤＤ領域４０８、４０９が設けられているが、本発明はこの構成に限定されない。ＬＤＤ領域４０８、４０９は、電極４０１と重なっている領域に設けられていても良い。或いは、電極４０１と重なっている領域と、それ以外の領域とに跨るように設けられていても良い。
【００７５】
また、図４に示すトランジスタは、ＬＤＤ領域４０８、４０９を形成する際にマスクとして用いるサイドウォール４１０が電極４０１のサイドに設けられているが、本発明はこの構成に限定されない。
【００７６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００７７】
（実施の形態５）
本実施の形態では、本発明の半導体装置が有するトランジスタの、より具体的な構成について説明する。図５（Ａ）は、本実施の形態のトランジスタの上面図である。また図５（Ｂ）は、図５（Ａ）に示す上面図の破線Ａ−Ａ’における断面図であり、図５（Ｃ）は、図５（Ａ）に示す上面図の破線Ｂ−Ｂ’における断面図である。
【００７８】
図５に示すトランジスタは、半導体膜４２０と、ゲートとして機能する電極４２１と、半導体膜４２０と電極４２１の間に設けられたゲート絶縁膜４２２とを有している。また半導体膜４２０は、ソースまたはドレインとして機能する一対の不純物領域４２３、４２４と、不純物領域４２３、４２４の間に設けられたチャネル形成領域４２５と、不純物領域４２３、４２４とチャネル形成領域４２５の間に設けられたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域４２８、４２９とを有する。電極４２１は、ゲート絶縁膜４２２を間に挟んでチャネル形成領域４２５と重なっている。
【００７９】
また半導体膜４２０とベース基板４２６の間には、空洞４２７が形成されている。具体的に本実施の形態では、半導体膜４２０とベース基板４２６の間に形成された開口部を有する絶縁膜４３１と、絶縁膜４３１と半導体膜４２０の間に形成された絶縁膜４３２と、ベース基板４２６とによって、空洞４２７が形成されている。
【００８０】
なお、空洞４２７は半導体膜４２０とベース基板４２６の間に形成されているため、図５（Ａ）では、空洞４２７が形成されている領域を破線で示している。図５に示すトランジスタでは、空洞４２７の形成されている領域が、半導体膜４２０の形成されている領域と部分的に重なっている。そして本実施の形態では、半導体膜４２０が有するチャネル形成領域４２５と、空洞４２７とが重なっている。半導体膜４２０は、空洞４２７と重なる領域が、他の領域と比べて、ベース基板４２６側に引っ張られるように近くなっている。
【００８１】
半導体膜４２０は、絶縁膜４３２が形成されたボンド基板を、絶縁膜４３２と、開口部を有する絶縁膜４３１とを接合させることによりベース基板４２６上に貼り合わせた後、ボンド基板を劈開することで、ベース基板４２６上に形成される。本実施の形態では、絶縁膜４３２と絶縁膜４３１を接合させるので、ベース基板４２６の種類によらず、貼り合わせの強度を確実に確保することができる。なお図５では、１つの半導体膜４２０と１つの空洞４２７とが重なっている例を示しているが、本発明はこの構成に限定されない。１つの半導体膜４２０と複数の空洞とが重なっていても良い。
【００８２】
なお、半導体膜４２０に歪みを加えるために、空洞４２７内を減圧雰囲気とすることで空洞４２７の内部と外部に圧力差を生じさせる場合、ベース基板４２６、絶縁膜４３２、または開口部を有する絶縁膜４３１等を用いて空洞４２７を囲むことで、空洞４２７の内部と外部を隔てるようにする。ただし、半導体膜４２０に歪みを加えた後は、層間絶縁膜などの形成により該歪みをある程度保持できるのであれば、必ずしも空洞４２７の内部と外部を隔てる必要はない。
【００８３】
また、絶縁膜４３１は、単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。また本実施の形態では、絶縁膜４３１が開口部を有する場合について述べたが、絶縁膜４３１が開口部の代わりに凹部を有していても良い。絶縁膜４３１が凹部を有する場合、絶縁膜４３２が絶縁膜４３１の凹部と重なるように貼り合わせを行うことで、該凹部により、半導体膜４２０とベース基板４２６の間に空洞４２７が形成される。なお、この場合においても、絶縁膜４３１は、単数の絶縁膜で形成されていても良いし、複数の絶縁膜が積層されるように形成されていても良い。
【００８４】
また本実施の形態では、開口部または凹部をボンド基板側に有する絶縁膜４３１をベース基板４２６側に形成してから、絶縁膜４３１を間に挟んでボンド基板とベース基板４２６とを貼り合わせる場合について述べたが、本発明はこの構成に限定されない。ベース基板４２６側に凹部を有する絶縁膜４３２をボンド基板上に形成し、絶縁膜４３２を間に挟んでボンド基板とベース基板４２６とを貼り合わせても良い。
【００８５】
なお本発明で用いられるトランジスタは、ゲートとして機能する電極４２１を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造であっても良い。
【００８６】
また、図５に示すトランジスタは、半導体膜４２０がＬＤＤ領域４２８、４２９を有しているが、本発明はこの構成に限定されない。ＬＤＤ領域４２８、４２９は必ずしも設けなくとも良いし、或いはいずれか一方のみが設けられていても良い。また図５に示すトランジスタは、半導体膜４２０のうち、電極４２１と重なっている領域とは異なる領域にＬＤＤ領域４２８、４２９が設けられているが、本発明はこの構成に限定されない。ＬＤＤ領域４２８、４２９は、電極４２１と重なっている領域に設けられていても良い。或いは、電極４２１と重なっている領域と、それ以外の領域とに跨るように設けられていても良い。
【００８７】
また、図５に示すトランジスタは、ＬＤＤ領域４２８、４２９を形成する際にマスクとして用いるサイドウォール４３０が電極４２１のサイドに設けられているが、本発明はこの構成に限定されない。
【００８８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００８９】
（実施の形態６）
本実施の形態では、半導体基板（ボンド基板）を用いて、支持基板（ベース基板）上に、凹部を有する半導体膜を形成する、本発明の半導体装置の作製方法について説明する。
【００９０】
まず図６（Ａ）に示すように、ボンド基板６００上に絶縁膜６０１を形成する。ボンド基板６００として、ゲルマニウムなどの圧縮応力により移動度が高まる単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板６００として用いることができる。
【００９１】
絶縁膜６０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜６０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、ボンド基板６００に近い側から、窒素よりも酸素の含有量が高い窒化酸化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素の順に積層された絶縁膜６０１を用いる。
【００９２】
例えば酸化珪素を絶縁膜６０１として用いる場合、絶縁膜６０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜６０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜６０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜６０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
【００９３】
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜６０１として用いても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００９４】
次に図６（Ａ）に示すように、ボンド基板６００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、ボンド基板６００の表面から一定の深さの領域に、微少ボイドを有する欠陥層６０２を形成する。欠陥層６０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層６０２の位置により、ボンド基板６００からベース基板６０６に転置する半導体膜６０８の厚さが決まるので、注入の加速電圧は上記半導体膜６０８の厚さを考慮して行う。また上記注入の加速電圧のみならず、絶縁膜６０１の膜厚によっても、欠陥層６０２の位置を変えることができる。例えば、絶縁膜６０１の膜厚をより大きくすることで、半導体膜６０８の膜厚をより小さくすることができる。半導体膜６０８の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板６００に注入する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンのイオン注入を行う。
【００９５】
なお、欠陥層６０２を形成する上記工程において、ボンド基板６００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、ボンド基板６００の表面が粗くなってしまい、ベース基板６０６との間における接合で十分な強度が得られない場合がある。絶縁膜６０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際にボンド基板６００の表面が保護され、ベース基板６０６とボンド基板６００の間における接合を良好に行うことが出来る。
【００９６】
次に図６（Ｂ）に示すように、絶縁膜６０１上に絶縁膜６０５を形成する。絶縁膜６０５は、絶縁膜６０１と同様に、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜６０５は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜６０５として用いても良い。本実施の形態では、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜６０５として用いる。
【００９７】
なお絶縁膜６０１または絶縁膜６０５に窒化珪素、窒化酸化珪素などのバリア性の高い絶縁膜を用いることで、アルカリ金属やアルカリ土類金属などの不純物が、ベース基板６０６から、ベース基板６０６上に形成される半導体膜６０８に入るのを防ぐことができる。
【００９８】
なお本実施の形態では、欠陥層６０２を形成した後に絶縁膜６０５を形成しているが、絶縁膜６０５は必ずしも設ける必要はない。ただし絶縁膜６０５は欠陥層６０２を形成した後に形成されるので、欠陥層６０２を形成する前に形成される絶縁膜６０１よりも、その表面の平坦性は高い。よって、絶縁膜６０５を形成することで、後に行われる接合の強度をより高めることができる。
【００９９】
次に図６（Ｃ）に示すように、絶縁膜６０１、絶縁膜６０５及びボンド基板６００を部分的にエッチングすることで、絶縁膜６０１、絶縁膜６０５及びボンド基板６００に凹部６０４を形成する。凹部６０４は、欠陥層６０２に到達しない程度の深さになるように、すなわち欠陥層６０２の深さよりも浅くなるように形成する。凹部６０４は、後にトランジスタの半導体膜６１０とベース基板６０６の間に形成される空洞６０９となる。よって凹部６０４の形成は、トランジスタ６１１の半導体膜６１０のレイアウトを考慮して行われる。
【０１００】
なお本実施の形態では、凹部６０４を形成する前に絶縁膜６０５を形成しているが、絶縁膜６０５の形成は、凹部６０４を形成した後に行うようにしても良い。この場合、凹部６０４の内部を覆うように絶縁膜６０５が形成される。
【０１０１】
一方、ベース基板６０６上に絶縁膜６０７を形成する。絶縁膜６０７は、絶縁膜６０１と同様に、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜６０７は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また絶縁膜６０７として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。本実施の形態では、絶縁膜６０７として酸化珪素を用いる。
【０１０２】
次に、ボンド基板６００とベース基板６０６とを接合により貼り合わせる前に、ボンド基板６００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１０３】
そして図６（Ｄ）に示すように、ボンド基板６００と、ベース基板６０６とを、絶縁膜６０１、絶縁膜６０５、絶縁膜６０７を間に挟むように貼り合わせる。ボンド基板６００とベース基板６０６の貼り合わせは、凹部６０４がベース基板６０６側を向くように行う。絶縁膜６０５と絶縁膜６０７とが、凹部６０４以外の領域において接合することで、ボンド基板６００とベース基板６０６とを貼り合わせることができる。なお、本発明では、上記接合による貼り合わせを、減圧雰囲気下で行う。具体的には、ターボ分子ポンプまたはドライポンプなどを用いて、窒素等の不活性ガスが１０−６Ｐａ〜１０−１０Ｐａである雰囲気で行うと良い。
【０１０４】
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板６０６は様々なものを用いることが可能である。例えばベース基板６０６としては、アルミノシリケートガラスバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板６０６として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板をベース基板６０６として用いても良い。
【０１０５】
なおベース基板６０６とボンド基板６００とを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合の強度を向上させることができる。
【０１０６】
ボンド基板６００とベース基板６０６の間で、絶縁膜６０５と絶縁膜６０７との接合を行った後、熱処理を行うことにより、欠陥層６０２において隣接する微少ボイドどうしが結合して、微少ボイドの体積が増大する。その結果、図７（Ａ）に示すように、欠陥層６０２においてボンド基板６００が劈開し、ボンド基板６００の一部であった半導体膜６０８が乖離する。熱処理の温度はベース基板６０６の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜６０８が、絶縁膜６０１及び絶縁膜６０５と共にベース基板６０６上に形成される。その後、絶縁膜６０５と絶縁膜６０７の接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。絶縁膜６０７の凹部６０４が絶縁膜６０５とベース基板６０６の間に挟まれることで、空洞６０９が形成される。
【０１０７】
半導体膜６０８の結晶面方位はボンド基板６００の面方位によって制御することができる。形成する半導体素子に適した結晶面方位を有するボンド基板６００を、適宜選択して用いればよい。またトランジスタ６１１の移動度は半導体膜６０８の結晶面方位によって異なる。より移動度の高いトランジスタを得たい場合、チャネルの向きと結晶面方位とを考慮し、ボンド基板６００の貼り合わせの方向を定めるようにする。
【０１０８】
なお、ベース基板６０６は、その表面に絶縁膜６０７が必ずしも形成されていなくとも良い。この場合、ベース基板６０６とボンド基板６００との貼り合わせは、ベース基板６０６と、絶縁膜６０５との接合により行われる。ただし、ベース基板６０６の表面に絶縁膜６０７を形成しておくことで、ベース基板６０６から半導体膜６０８に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
【０１０９】
次に、形成された半導体膜６０８の表面を平坦化する。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜６０８とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨法などにより、行うことができる。半導体膜６０８の厚さは、上記平坦化により薄膜化される。
【０１１０】
なお、半導体膜６０８にエネルギービームを照射して、結晶欠陥を補修しても良い。エネルギービームは、半導体膜６０８に選択的に吸収されるもの、例えばレーザビームを用いるのが望ましい。レーザビームは、エキシマレーザなどの気体レーザ、ＹＡＧレーザなどの固体レーザを光源として用いることができる。レーザビームの波長は、紫外光から可視光域であることが好ましく、波長１９０ｎｍ〜７００ｎｍの領域のレーザ光を用いるのが望ましい。その他、ハロゲンランプ若しくはキセノンランプなどを用いたフラッシュランプアニールを、結晶欠陥の補修のために用いても良い。
【０１１１】
なお本実施の形態では、欠陥層６０２の形成により半導体膜６０８をボンド基板６００から剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いて半導体膜６０８をベース基板６０６に貼り合わせるようにしても良い。
【０１１２】
次に、図７（Ｂ）に示すように、半導体膜６０８をパターニングすることで、島状の半導体膜６１０を形成する。半導体膜６０８をパターニング後においても、島状の半導体膜６１０とベース基板６０６の間には、凹部６０４によって形成される空洞６０９が維持されている。
【０１１３】
なお、本実施の形態では、ボンド基板６００を用いて半導体膜６０８を形成した後、該半導体膜６０８をパターニングすることで、島状の半導体膜６１０を形成する例について説明したが、ボンド基板６００を予め所望の形状に加工しておくことで、島状の半導体膜６１０を直接ベース基板６０６上に形成することも可能である。
【０１１４】
上記工程を経て形成された半導体膜６１０を用い、本発明はトランジスタ等の各種半導体素子を形成することが出来る。図７（Ｃ）には、半導体膜６１０を用いて形成されたトランジスタ６１１を例示している。
【０１１５】
なお、本発明では、ボンド基板６００とベース基板６０６の貼り合わせを減圧雰囲気下で行っているので、トランジスタ６１１を大気雰囲気下にさらしたとき、半導体膜６１０のうち空洞６０９と重なる領域が、ベース基板６０６に近づくように歪む。よって、半導体膜６１０のうちチャネルが形成される領域に圧縮応力を加えることができ、トランジスタ６１１の移動度をより高めることができる。なお、本実施の形態では、図７（Ｃ）においてのみ、半導体膜６１０に歪みが加えられている状態を図に反映させているが、図７（Ｃ）に至るまでの作製の過程においても、半導体膜６０８または半導体膜６１０が大気雰囲気下にさらされたときに、半導体膜６０８または半導体膜６１０には歪みが加えられる。
【０１１６】
また図７では、１つの半導体膜６１０と１つの空洞６０９とが重なっている例を示しているが、本発明はこの構成に限定されない。複数の半導体膜６１０と１つの空洞６０９とが重なっていても良いし、１つの半導体膜６１０と複数の空洞６０９とが重なっていても良い。
【０１１７】
なお本発明の作製方法を用いて形成されるトランジスタは、図７に示す構成に限定されない。例えば半導体膜６１０がＬＤＤ領域を有していても良いし、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造であっても良い。
【０１１８】
また、半導体膜６０８を所望の形状に加工することで素子分離を行うのではなく、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）、トレンチ分離法（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを用いて行っても良い。
【０１１９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２０】
（実施の形態７）
本実施の形態では、半導体基板（ボンド基板）を用いて、開口部を有する絶縁膜が形成された支持基板（ベース基板）に半導体膜を形成する、本発明の半導体装置の作製方法について説明する。
【０１２１】
まず図８（Ａ）に示すように、ボンド基板７００上に絶縁膜７０１を形成する。ボンド基板６００として、ゲルマニウムなどの圧縮応力により移動度が高まる単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板６００として用いることができる。
【０１２２】
絶縁膜７０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜７０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、ボンド基板７００に近い側から、窒素よりも酸素の含有量が高い窒化酸化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素の順に積層された絶縁膜７０１を用いる。
【０１２３】
例えば酸化珪素を絶縁膜７０１として用いる場合、絶縁膜７０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜７０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜７０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜７０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
【０１２４】
また絶縁膜７０１として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【０１２５】
次に図８（Ａ）に示すように、ボンド基板７００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、ボンド基板７００の表面から一定の深さの領域に、微少ボイドを有する欠陥層７０２を形成する。欠陥層７０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層７０２の位置により、ボンド基板７００からベース基板７０４に転置する半導体膜７０７の厚さが決まるので、注入の加速電圧は半導体膜７０７の厚さを考慮して行う。また上記注入の加速電圧のみならず、絶縁膜７０１の膜厚によっても、欠陥層７０２の位置を変えることができる。例えば、絶縁膜７０１の膜厚をより大きくすることで、半導体膜７０７の膜厚をより小さくすることができる。半導体膜７０７の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板７００に注入する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンのイオン注入を行う。
【０１２６】
なお、欠陥層７０２を形成する上記工程において、ボンド基板７００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、ボンド基板７００の表面が粗くなってしまい、ベース基板７０４との間における接合で十分な強度が得られない場合がある。絶縁膜７０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際にボンド基板７００の表面が保護され、ベース基板７０４とボンド基板７００の間における接合を良好に行うことが出来る。
【０１２７】
次に図８（Ｂ）に示すように、絶縁膜７０１上に絶縁膜７０３を形成する。絶縁膜７０３は、絶縁膜７０１と同様に、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜７０３は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また絶縁膜７０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。本実施の形態では、絶縁膜７０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いる。
【０１２８】
なお絶縁膜７０１または絶縁膜７０３に窒化珪素、窒化酸化珪素などのバリア性の高い絶縁膜を用いることで、アルカリ金属やアルカリ土類金属などの不純物がベース基板７０４から半導体膜７０９に入るのを防ぐことができる。
【０１２９】
なお本実施の形態では、欠陥層７０２を形成した後に絶縁膜７０３を形成しているが、絶縁膜７０３は必ずしも設ける必要はない。ただし絶縁膜７０３は欠陥層７０２を形成した後に形成されるので、欠陥層７０２を形成する前に形成される絶縁膜７０１よりも、その表面の平坦性は高い。よって、絶縁膜７０３を形成することで、後に行われる接合の強度をより高めることができる。
【０１３０】
一方、図８（Ｃ）に示すように、ベース基板７０４上に、開口部７０５を有する絶縁膜７０６を形成する。開口部７０５は、例えばレジストで形成されたマスクを用い、エッチングにより形成することができる。ベース基板７０４は開口部７０５において露出している。開口部７０５は、後にトランジスタの半導体膜７０９とベース基板７０４の間に形成される空洞となる。よって開口部７０５の形成は、トランジスタの半導体膜のレイアウトを考慮して行われる。
【０１３１】
なお、本実施の形態では絶縁膜７０６が開口部７０５を有する場合について例示しているが、絶縁膜７０６が開口部７０５の代わりに凹部を有していても良い。この場合、凹部においてベース基板７０４は露出せず、絶縁膜７０６に覆われていることになる。絶縁膜７０６は、絶縁膜７０１と同様に、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜７０６は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また絶縁膜７０６として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。本実施の形態では、絶縁膜７０６として酸化珪素を用いる。
【０１３２】
次に、ボンド基板７００とベース基板７０４とを接合により貼り合わせる前に、ボンド基板７００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１３３】
そして図８（Ｄ）に示すように、ボンド基板７００と、ベース基板７０４とを、絶縁膜７０１、絶縁膜７０３、絶縁膜７０６を間に挟むように貼り合わせる。ボンド基板７００とベース基板７０４の貼り合わせは、開口部７０５がボンド基板７００側を向くように行う。絶縁膜７０３と絶縁膜７０６とが、開口部７０５以外の領域において接合させる、ボンド基板７００とベース基板７０４とを貼り合わせることができる。なお、本発明では、上記接合による貼り合わせを、減圧雰囲気下で行う。具体的には、ターボ分子ポンプまたはドライポンプなどを用いて、窒素等の不活性ガスが１０−６Ｐａ〜１０−１０Ｐａである雰囲気で行うと良い。
【０１３４】
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板７０４は様々なものを用いることが可能である。例えばベース基板７０４としては、アルミノシリケートガラスバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板７０４として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板をベース基板７０４として用いても良い。
【０１３５】
なおベース基板７０４とボンド基板７００とを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合の強度を向上させることができる。
【０１３６】
ボンド基板７００とベース基板７０４の間で、絶縁膜７０３と絶縁膜７０６との接合を行った後、熱処理を行うことにより、欠陥層７０２において隣接する微少ボイドどうしが結合して、微少ボイドの体積が増大する。その結果、図９（Ａ）に示すように、欠陥層７０２においてボンド基板７００が劈開し、ボンド基板７００の一部であった半導体膜７０７が乖離する。熱処理の温度はベース基板７０４の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜７０７が、絶縁膜７０１及び絶縁膜７０３と共にベース基板７０４に転置される。その後、絶縁膜７０３と絶縁膜７０６の接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。絶縁膜７０６の開口部７０５が絶縁膜７０３とベース基板７０４の間に挟まれることで、空洞７０８が形成される。
【０１３７】
半導体膜７０７の結晶面方位はボンド基板７００の面方位によって制御することができる。形成する半導体素子に適した結晶面方位を有するボンド基板７００を、適宜選択して用いればよい。またトランジスタ７１０の移動度は半導体膜７０７の結晶面方位によって異なる。より移動度の高いトランジスタ７１０を得たい場合、チャネルの向きと結晶面方位とを考慮し、ボンド基板７００の貼り合わせの方向を定めるようにする。
【０１３８】
次に、形成された半導体膜７０７の表面を平坦化する。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜７０７とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨法などにより、行うことができる。半導体膜７０７の厚さは、上記平坦化により薄膜化される。
【０１３９】
なお、半導体膜７０７にエネルギービームを照射して、結晶欠陥を補修しても良い。エネルギービームは、半導体膜７０７に選択的に吸収されるもの、例えばレーザビームを用いるのが望ましい。レーザビームは、エキシマレーザなどの気体レーザ、ＹＡＧレーザなどの固体レーザを光源として用いることができる。レーザビームの波長は、紫外光から可視光域であることが好ましく、波長１９０ｎｍ〜７００ｎｍの領域のレーザ光を用いるのが望ましい。その他、ハロゲンランプ若しくはキセノンランプなどを用いたフラッシュランプアニールを、結晶欠陥の補修のために用いても良い。
【０１４０】
なお本実施の形態では、欠陥層７０２の形成により半導体膜７０７をボンド基板７００から剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いて半導体膜７０７をベース基板７０４に貼り合わせるようにしても良い。
【０１４１】
次に、図９（Ｂ）に示すように、半導体膜７０７を所望の形状に加工（パターニング）することで、島状の半導体膜７０９を形成する。半導体膜７０７をパターニング後においても、島状の半導体膜７０９とベース基板７０４の間には、開口部７０５によって形成される空洞７０８が維持されている。
【０１４２】
なお、本実施の形態では、ボンド基板７００を用いて半導体膜７０７を形成した後、該半導体膜７０７をパターニングすることで、島状の半導体膜７０９を形成する例について説明したが、ボンド基板７００を予め所望の形状に加工しておくことで、島状の半導体膜７０９を直接ベース基板７０４上に形成することも可能である。
【０１４３】
上記工程を経て形成された半導体膜７０９を用い、本発明はトランジスタ等の各種半導体素子を形成することが出来る。図９（Ｃ）には、半導体膜７０９を用いて形成されたトランジスタ７１０を例示している。
【０１４４】
なお、本発明では、ボンド基板７００とベース基板７０４の貼り合わせを減圧雰囲気下で行っているので、トランジスタ７１０を大気雰囲気下にさらしたとき、半導体膜７０９のうち空洞７０８と重なる領域が、ベース基板７０４に近づくように歪む。よって、半導体膜７０９のうちチャネルが形成される領域に圧縮応力を加えることができ、トランジスタ７１０の移動度をより高めることができる。なお、本実施の形態では、図９（Ｃ）においてのみ、半導体膜７０９に歪みが加えられている状態を図に反映させているが、図９（Ｃ）に至るまでの作製の過程においても、半導体膜７０７または半導体膜７０９が大気雰囲気下にさらされたときに、半導体膜７０７または半導体膜７０９には歪みが加えられる。
【０１４５】
また図９では、１つの半導体膜７０９と１つの空洞７０８とが重なっている例を示しているが、本発明はこの構成に限定されない。複数の半導体膜７０９と１つの空洞７０８とが重なっていても良いし、１つの半導体膜７０９と複数の空洞７０８とが重なっていても良い。
【０１４６】
なお本発明の作製方法を用いて形成されるトランジスタは、図９に示す構成に限定されない。例えば半導体膜７０９がＬＤＤ領域を有していても良いし、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造であっても良い。
【０１４７】
また、半導体膜７０７を所望の形状に加工することで素子分離を行うのではなく、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）、トレンチ分離法（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを用いて行っても良い。
【０１４８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１４９】
（実施の形態８）
本実施の形態では、本発明の半導体装置におけるトランジスタの具体的な作製方法の一例について説明する。なお、本実施の形態では実施の形態７に示す作製方法により形成された半導体膜を用いる場合について説明するが、実施の形態６に示す作製方法により形成された半導体膜を用いていても良い。
【０１５０】
まず図１０（Ａ）に示すように、開口部を有する絶縁膜５０２を、ベース基板５０１との間に有する島状の半導体膜５０３、島状の半導体膜５０４を形成する。絶縁膜５０２が有する開口部により、ベース基板５０１と島状の半導体膜５０３及び島状の半導体膜５０４との間に空洞５０５が形成されている。
【０１５１】
島状の半導体膜５０３、５０４には、閾値電圧を制御するために不純物が添加されていても良い。例えば、ｐ型を付与する不純物としてボロンを添加する場合、５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、ベース基板５０１上に半導体膜を形成する前に行っても良いし、形成後に行っても良い。
【０１５２】
また島状の半導体膜５０３、５０４を形成した後、ゲート絶縁膜５０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１５３】
次に図１０（Ｂ）に示すように、島状の半導体膜５０３、５０４を覆うように、ゲート絶縁膜５０６を形成する。ゲート絶縁膜５０６は、高密度プラズマ処理を行うことにより島状の半導体膜５０３、５０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜５０６として用いる。
【０１５４】
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜５０６と島状の半導体膜５０３、５０４の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１５５】
或いは、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜５０６を形成しても良い。
【０１５６】
次に図１０（Ｃ）に示すように、ゲート絶縁膜５０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、島状の半導体膜５０３、５０４の上方に電極５０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１５７】
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層目の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とＮｉＳｉ（ニッケルシリサイド）、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることが出来る。
【０１５８】
また、本実施の形態では電極５０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極５０７は積層された複数の導電膜で形成されていても良。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１５９】
なお電極５０７を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、酸化窒化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極５０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極５０７を形成しても良い。
【０１６０】
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１６１】
また電極５０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などの塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などのフッ素系ガス又は酸素を適宜用いることができる。
【０１６２】
次に図１０（Ｄ）に示すように、電極５０７をマスクとして一導電型を付与する不純物元素を半導体膜５０３、５０４に添加する。本実施の形態では、半導体膜５０３にｐ型を付与する不純物元素（例えばボロン）を、半導体膜５０４にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜５０３に添加する際、ｎ型の不純物が添加される半導体膜５０４はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜５０４に添加する際、ｐ型の不純物が添加される半導体膜５０３はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に半導体膜５０３及び半導体膜５０４にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物の添加により、半導体膜５０３に不純物領域５０８、半導体膜５０４に不純物領域５０９が形成される。
【０１６３】
次に、図１１（Ａ）に示すように、電極５０７の側面にサイドウォール５１０を形成する。サイドウォール５１０は、例えば、ゲート絶縁膜５０６及び電極５０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極５０７の側面にサイドウォール５１０が形成される。なお上記異方性エッチングにより、ゲート絶縁膜５０６も部分的にエッチングしても良い。サイドウォール５１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、酸化窒化珪素膜または窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とＨｅの混合ガスを用いることができる。なお、サイドウォール５１０を形成する工程は、これらに限定されるものではない。
【０１６４】
次に図１１（Ｂ）に示すように、電極５０７及びサイドウォール５１０をマスクとして、半導体膜５０３、５０４に一導電型を付与する不純物元素を添加する。なお、半導体膜５０３、５０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜５０３に添加する際、ｎ型の不純物が添加される半導体膜５０４はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜５０４に添加する際、ｐ型の不純物が添加される半導体膜５０３はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
【０１６５】
上記不純物元素の添加により、半導体膜５０３に、一対の高濃度不純物領域５１１と、一対の低濃度不純物領域５１２と、チャネル形成領域５１３とが形成される。また上記不純物元素の添加により、半導体膜５０４に、一対の高濃度不純物領域５１４と、一対の低濃度不純物領域５１５と、チャネル形成領域５１６とが形成される。高濃度不純物領域５１１、５１４はソース又はドレインとして機能し、低濃度不純物領域５１２、５１５はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。
【０１６６】
なお、半導体膜５０４上に形成されたサイドウォール５１０と、半導体膜５０３上に形成されたサイドウォール５１０は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜５０４上のサイドウォール５１０の幅は、ｎ型トランジスタとなる半導体膜５０３上のサイドウォール５１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール５１０の幅より長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
【０１６７】
次に、ソース及びドレインをさらに低抵抗化するために、半導体膜５０３、５０４をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜５０３、５０４の厚さが薄い場合には、この領域の半導体膜５０３、５０４の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。
【０１６８】
上述した一連の工程により、ｎチャネル型トランジスタ５１７と、ｐチャネル型トランジスタ５１８とが形成される。
【０１６９】
次に図１１（Ｃ）に示すように、トランジスタ５１７、５１８を覆うように絶縁膜５１９を形成する。絶縁膜５１９は必ずしも設ける必要はないが、絶縁膜５１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ５１７、５１８へ侵入するのを防ぐことが出来る。具体的に絶縁膜５１９として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の酸化窒化珪素膜を、絶縁膜５１９として用いる。この場合、上記水素化の工程は、該酸化窒化珪素膜形成後に行っても良い。
【０１７０】
次に、トランジスタ５１７、５１８を覆うように、絶縁膜５１９上に絶縁膜５２０を形成する。絶縁膜５２０は、ポリイミド、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜５２０を形成しても良い。絶縁膜５２０は、その表面をＣＭＰ法などにより平坦化させても良い。
【０１７１】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
【０１７２】
絶縁膜５２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１７３】
次に図１２に示すように、島状の半導体膜５０３、５０４がそれぞれ一部露出するように絶縁膜５１９及び絶縁膜５２０にコンタクトホールを形成する。そして、該コンタクトホールを介して島状の半導体膜５０３、５０４に接する導電膜５２１、５２２を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
【０１７４】
導電膜５２１、５２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜５２１、５２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜５２１、５２２は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
【０１７５】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜５２１、５２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜５２１、５２２をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。
【０１７６】
導電膜５２１、５２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、島状の半導体膜５０３、５０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜５２１、５２２と島状の半導体膜５０３、５０４が良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜５２１、５２２を下層からＴｉ、窒化チタン、Ａｌ−Ｓｉ、Ｔｉ、窒化チタンの５層構造とすることが出来る。
【０１７７】
なお、導電膜５２１はｎチャネル型トランジスタ５１７の高濃度不純物領域５１１に接続されている。導電膜５２２はｐチャネル型トランジスタ５１８の高濃度不純物領域５１４に接続されている。
【０１７８】
図１２には、ｎチャネル型トランジスタ５１７及びｐチャネル型トランジスタ５１８と、空洞５０５の上面図が示されている。ただし図１２では導電膜５２１、５２２を省略した図を示している。チャネル形成領域５１３とチャネル形成領域５１６は、それぞれ空洞５０５と重なっており、ベース基板５０１側に近づくように歪んでいる。
【０１７９】
また本実施の形態では、ｎチャネル型トランジスタ５１７とｐチャネル型トランジスタ５１８が、それぞれゲートとして機能する電極５０７を１つずつ有する場合を例示しているが、本発明はこの構成に限定されない。本発明の半導体装置が有するトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
【０１８０】
また本発明の半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。
【０１８１】
本発明の作製方法では、絶縁膜５０２をエッチングすることで空洞５０５を形成しているので、所望の深さ及び形状を有する空洞５０５を、簡単な手順で制御良く形成することが出来る。
【０１８２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０１８３】
本実施例では、本発明の半導体装置が有する各種回路の具体的な構成について、インバータを例に挙げて説明する。インバータの回路図を図１３（Ａ）に、また図１３（Ａ）に示すインバータの上面図を図１３（Ｂ）に、一例として示す。
【０１８４】
図１３（Ａ）に示すインバータは、ｐチャネル型のトランジスタ２００１と、ｎチャネル型のトランジスタ２００２とを有する。トランジスタ２００１とトランジスタ２００２は直列に接続されている。具体的には、トランジスタ２００１のドレインと、トランジスタ２００２のドレインが接続されている。そして、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、出力端子ＯＵＴに与えられる。
【０１８５】
またトランジスタ２００１のゲートとトランジスタ２００２のゲートは接続されている。そして、入力端子ＩＮに入力された信号の電位は、トランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。トランジスタ２００１のソースにはハイレベルの電圧ＶＤＤが与えられ、トランジスタ２００２のソースにはローレベルの電圧ＶＳＳが与えられる。
【０１８６】
図１３（Ｂ）に示すインバータでは、トランジスタ２００１のドレインと、トランジスタ２００２のドレインは、配線２００３を介して電気的に接続されている。そして配線２００３は配線２００４に接続されている。よって、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、配線２００３及び配線２００４を介して、出力端子ＯＵＴの電位として後段の回路に与えられる。
【０１８７】
また図１３（Ｂ）に示すインバータでは、配線２００５の一部がトランジスタ２００１のゲート及びトランジスタ２００２のゲートとして機能している。そして配線２００５に与えられた電位が、入力端子ＩＮの電位としてトランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。そしてトランジスタ２００１のソースには、配線２００６を介して電圧ＶＤＤが与えられ、トランジスタ２００２のソースには、配線２００７を介して電圧ＶＳＳが与えられている。
【０１８８】
トランジスタ２００２が有する半導体膜２００８と、トランジスタ２００１が有する半導体膜２０１０とは、ベース基板との間に空洞２００９が設けられている。半導体膜２００８及び半導体膜２０１０と空洞２００９との位置関係を明確にするため、図１３（Ｂ）に示すインバータのうち、半導体膜２００８、空洞２００９、半導体膜２０１０のみを図１３（Ｃ）に示す。図１３（Ｃ）に示すように、空洞２００９は、半導体膜２００８及び半導体膜２０１０とベース基板との間に形成されている。そして、半導体膜２００８及び半導体膜２０１０は、空洞２００９と重なる領域において、ベース基板側に近づくように歪みが加えられている。
【０１８９】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例２】
【０１９０】
本実施例では、本発明の半導体装置が有する各種回路の具体的な構成について、ＮＡＮＤを例に挙げて説明する。ＮＡＮＤの回路図を図１４（Ａ）に、また図１４（Ａ）に示すＮＡＮＤの上面図を図１４（Ｂ）に、一例として示す。
【０１９１】
図１４（Ａ）に示すＮＡＮＤは、ｐチャネル型のトランジスタ３００１と、ｐチャネル型のトランジスタ３００２と、ｎチャネル型のトランジスタ３００３と、ｎチャネル型のトランジスタ３００４とを有する。トランジスタ３００１と、トランジスタ３００３と、トランジスタ３００４とは、順に直列に接続されている。またトランジスタ３００１と、トランジスタ３００２とは並列に接続されている。
【０１９２】
具体的にトランジスタ３００１のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００２のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００４のソースとドレインは、一方にはローレベルの電圧ＶＳＳが与えられている。トランジスタ３００３のソースとドレインは、一方は出力端子ＯＵＴに接続されている。そして、トランジスタ３００３のソースとドレインの他方と、トランジスタ３００３のソースとドレインの他方とが接続されている。トランジスタ３００１のゲートと、トランジスタ３００３のゲートには、入力端子ＩＮ１の電位が与えられる。またトランジスタ３００２のゲートと、トランジスタ３００４のゲートには、入力端子ＩＮ２の電位が与えられる。
【０１９３】
図１４（Ｂ）に示すＮＡＮＤでは、直列に接続されているトランジスタ３００１とトランジスタ３００２とが、半導体膜３００５を共有している。また直列に接続されているトランジスタ３００３とトランジスタ３００４とが、半導体膜３００６を共有している。また配線３００７の一部はトランジスタ３００１のゲート及びトランジスタ３００３のゲートとして機能している。そして配線３００７に与えられた電位が、入力端子ＩＮ１の電位としてトランジスタ３００１のゲート及びトランジスタ３００３のゲートに与えられる。配線３００８の一部はトランジスタ３００２のゲート及びトランジスタ３００４のゲートとして機能している。そして配線３００８に与えられた電位が、入力端子ＩＮ２の電位としてトランジスタ３００２のゲート及びトランジスタ３００４のゲートに与えられる。
【０１９４】
ハイレベルの電圧ＶＤＤは、配線３００９を介してトランジスタ３００１のソースとドレインの一方、及びトランジスタ３００２のソースとドレインの一方に与えられる。またローレベルの電圧ＶＳＳは、配線３０１０を介してトランジスタ３００４のソースとドレインの一方に与えられる。トランジスタ３００１のソースとドレインの他方、トランジスタ３００２のソースとドレインの他方、及びトランジスタ３００３のソースとドレインの一方は、その電位が配線３０１１及び配線３０１２を介して出力端子ＯＵＴの電位として後段の回路に与えられる。
【０１９５】
半導体膜３００５及び半導体膜３００６は、ベース基板との間に空洞３０１３が設けられている。半導体膜３００５及び半導体膜３００６と空洞３０１３との位置関係を明確にするため、図１４（Ｂ）に示すＮＡＮＤのうち、半導体膜３００５、空洞３０１３、半導体膜３００６のみを図１４（Ｃ）に示す。図１４（Ｃ）に示すように、空洞３０１３は、半導体膜３００５及び半導体膜３００６とベース基板との間に形成されている。そして、半導体膜３００５及び半導体膜３００６は、空洞３０１３と重なる領域において、ベース基板側に近づくように歪みが加えられている。
【０１９６】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例３】
【０１９７】
本実施例では、本発明の半導体装置の一つであるＲＦタグの構成について説明する。図１５は本発明のＲＦタグの一形態を示すブロック図である。図１５においてＲＦタグ９００は、アンテナ９０１と、集積回路９０２とを有している。集積回路９０２は、電源回路９０３、復調回路９０４、変調回路９０５、レギュレータ９０６、制御回路９０７、メモリ９０９を有している。本発明の整流回路は、電源回路９０３、復調回路９０４において用いることができる。
【０１９８】
質問器から電波が送られてくると、アンテナ９０１において該電波が交流電圧に変換される。電源回路９０３では、アンテナ９０１からの交流電圧を整流し、電源用の電圧を生成する。電源回路９０３において生成された電源用の電圧は、制御回路９０７とレギュレータ９０６に与えられる。レギュレータ９０６は、電源回路９０３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路９０２内の復調回路９０４、変調回路９０５、制御回路９０７またはメモリ９０９などの各種回路に供給する。
【０１９９】
復調回路９０４は、アンテナ９０１が受信した交流信号を復調して、後段の制御回路９０７に出力する。制御回路９０７は復調回路９０４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、メモリ９０９は一次キャッシュメモリまたは二次キャッシュメモリとして用いることが出来る。また制御回路９０７は、復調回路９０４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、メモリ９０９内の情報の出力、またはメモリ９０９内における命令の内容の保存を行う。制御回路９０７から出力される信号は符号化され、変調回路９０５に送られる。変調回路９０５は該信号に従ってアンテナ９０１が受信している電波を変調する。アンテナ９０１において変調された電波は質問器で受け取られる。そしてＲＦタグ９００から出力された情報を知ることができる。
【０２００】
このようにＲＦタグ９００と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ＫＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
【０２０１】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することが出来る。電磁結合方式や電磁誘導方式の場合、強い電波にＲＦタグがさらされることで、アンテナに過度に大きい交流電圧が生じてしまう恐れがある。本発明の整流回路を用いることは、過度に大きい交流電圧によって集積回路内の、集積回路において半導体素子が劣化または破壊されるのを防止することができるので、電磁結合方式や電磁誘導方式の場合は特に有効である。
【０２０２】
メモリ９０９は不揮発性メモリであっても揮発性メモリであってもどちらでも良い。メモリ９０９として、例えばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭなどを用いることが出来る。
【０２０３】
本実施例では、アンテナ９０１を有するＲＦタグ９００の構成について説明しているが、本発明のＲＦタグは必ずしもアンテナを有していなくとも良い。また図１５に示したＲＦタグに、発振回路または二次電池を設けても良い。
【０２０４】
また図１５では、アンテナを１つだけ有するＲＦタグの構成について説明したが、本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが１つだと、例えば９５０ＭＨｚの電波で電力の供給と信号の伝送を両方行う場合、遠方まで大電力が伝送され、他の無線機器の受信妨害を起こす可能性がある。そのため、電力の供給は電波の周波数を下げて近距離にて行う方が望ましいが、この場合通信距離は必然的に短くなってしまう。しかしアンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。例えば電力を送る際は電波の周波数を１３．５６ＭＨｚとして磁界を用い、信号を送る際は電波の周波数を９５０ＭＨｚとして電界を用いることができる。このように機能合わせてアンテナを使い分けることによって、電力の供給は近距離のみの通信とし、信号の伝送は遠距離も可能なものとすることができる。
【０２０５】
本発明の半導体装置の一つであるＲＦタグは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路９０２が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
【０２０６】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例４】
【０２０７】
本実施例では、本発明の半導体装置の一つであるＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）の構成について説明する。
【０２０８】
図１６に、本実施例のＣＰＵの構成をブロック図で示す。図１６に示すＣＰＵは、基板８００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）８０１、演算回路用制御部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）８０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）８０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）８０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）８０５、レジスタ（Ｒｅｇｉｓｔｅｒ）８０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）８０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）８０８、メモリ８０９、メモリ用インターフェース８２０を主に有している。メモリ８０９及びメモリ用インターフェース８２０は、別チップに設けても良い。勿論、図１６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２０９】
バスインターフェース８０８を介してＣＰＵに入力された命令は、命令解析部８０３においてデコードされた後、演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコードされた命令にもとづき、各種制御を行なう。具体的に演算回路用制御部８０２は、演算回路８０１の動作を制御するための信号を生成する。また、割り込み制御部８０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ８０６の読み出しや書き込みを行なう。
【０２１０】
またタイミング制御部８０５は、演算回路８０１、演算回路用制御部８０２、命令解析部８０３、割り込み制御部８０４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部８０５は、基準クロック信号をもとに、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０２１１】
本発明の半導体装置の一つであるＣＰＵは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
【０２１２】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例５】
【０２１３】
本実施の形態では、１枚のベース基板を用いて複数の半導体装置を形成する場合の手順について説明する。
【０２１４】
図１７（Ａ）に、開口部１８０１を有する絶縁膜１８０２が形成された、ベース基板１８０３の外観を示す。図１７（Ａ）では、ベース基板１８０３の表面を部分的に拡大した図も併せて示している。
【０２１５】
次に図１７（Ｂ）に示すように、絶縁膜がその表面に形成されたボンド基板１８０４をベース基板１８０３に貼り合わせる。貼り合わせはボンド基板１８０４に形成された絶縁膜と絶縁膜１８０２とが接合することで行われる。絶縁膜と開口部１８０１を有する絶縁膜１８０２とが接合することで、凹部を有する絶縁膜が形成される。
【０２１６】
そして、図１８（Ａ）に示すようにボンド基板１８０４を劈開させることで、図１８（Ｂ）に示すようにボンド基板１８０４の一部である半導体膜１８０５を、ベース基板１８０３に形成する。半導体膜１８０５とベース基板１８０３の間には、上記凹部によって形成される空洞が設けられている。
【０２１７】
そして図１９に示すように、ベース基板１８０３上に形成された半導体膜１８０５を用いて、半導体装置１８０６を複数形成し、ダイシングなどでベース基板１８０３ごと半導体装置１８０６どうしを切り離す。上記構成により、複数の半導体装置１８０６を形成することが出来る。
【０２１８】
なお、本実施の形態ではベース基板１８０３とボンド基板１８０４とを一対一で貼り合わせる場合について説明したが、本発明はこの構成に限定されない。１つのベース基板１８０３にボンド基板１８０４を複数貼り合わせるようにしても良い。この場合、各ボンド基板１８０４の面方位が揃うようにすることで、ベース基板１８０３上に形成される複数の半導体膜の結晶面方位を揃えるこができ、よって半導体装置１８０６の特性を揃えることができる。
【０２１９】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例６】
【０２２０】
本発明の半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。これら電子機器の具体例を図２０に示す。
【０２２１】
図２０（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２に本発明の表示装置を用いることで、高性能で高速駆動が可能な携帯電話が得られる。
【０２２２】
図２０（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０２に本発明の表示装置を用いることで、高性能で高速駆動が可能なビデオカメラが得られる。
【０２２３】
図２０（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を有する。表示部２４０２に本発明の表示装置を用いることで、高性能で高速駆動が可能な映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置が含まれる。
【０２２４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０２２５】
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
【図面の簡単な説明】
【０２２６】
【図１】本発明の半導体装置が有する半導体膜と、該半導体膜を用いたトランジスタの構成を示す断面図。
【図２】本発明の半導体装置が有する半導体膜と、該半導体膜を用いたトランジスタの構成を示す断面図。
【図３】本発明の半導体装置が有するトランジスタの上面図及び断面図。
【図４】本発明の半導体装置が有するトランジスタの上面図及び断面図。
【図５】本発明の半導体装置が有するトランジスタの上面図及び断面図。
【図６】本発明の半導体装置の作製方法を示す図。
【図７】本発明の半導体装置の作製方法を示す図。
【図８】本発明の半導体装置の作製方法を示す図。
【図９】本発明の半導体装置の作製方法を示す図。
【図１０】本発明の半導体装置の作製方法を示す図。
【図１１】本発明の半導体装置の作製方法を示す図。
【図１２】本発明の半導体装置の作製方法を示す図。
【図１３】本発明の半導体装置が有するインバータの構成を示す図。
【図１４】本発明の半導体装置が有するＮＡＮＤの構成を示す図。
【図１５】本発明の半導体装置の一つであるＲＦタグの構成を示す図。
【図１６】本発明の半導体装置の一つであるＣＰＵの構成を示す図。
【図１７】本発明の半導体装置の作製方法を示す図。
【図１８】本発明の半導体装置の作製方法を示す図。
【図１９】本発明の半導体装置の作製方法を示す図。
【図２０】本発明の半導体装置を用いた電子機器の図。
【符号の説明】
【０２２７】
１００    半導体膜
１０１    空洞
１０２    ベース基板
１０３    絶縁膜
１０４    絶縁膜
１０５    破線
１０６    領域
１０７    領域
１０８    チャネル形成領域
１０９    不純物領域
１１０    ゲート絶縁膜
１１１    電極
２００    半導体膜
２０１    空洞
２０２    ベース基板
２０３    絶縁膜
２０５    破線
２０６    領域
２０７    領域
２０８    チャネル形成領域
２０９    不純物領域
２１０    ゲート絶縁膜
２１１    電極
３００    半導体膜
３０１    電極
３０２    ゲート絶縁膜
３０３    不純物領域
３０５    チャネル形成領域
３０６    ベース基板
３０７    空洞
３０８    ＬＤＤ領域
３１０    サイドウォール
４００    半導体膜
４０１    電極
４０２    ゲート絶縁膜
４０３    不純物領域
４０５    チャネル形成領域
４０６    ベース基板
４０７    空洞
４０８    ＬＤＤ領域
４１０    サイドウォール
４１１    絶縁膜
４２０    半導体膜
４２１    電極
４２２    ゲート絶縁膜
４２３    不純物領域
４２５    チャネル形成領域
４２６    ベース基板
４２７    空洞
４２８    ＬＤＤ領域
４３０    サイドウォール
４３１    絶縁膜
４３２    絶縁膜
５０１    ベース基板
５０２    絶縁膜
５０３    半導体膜
５０４    半導体膜
５０５    空洞
５０６    ゲート絶縁膜
５０７    電極
５０８    不純物領域
５０９    不純物領域
５１０    サイドウォール
５１１    高濃度不純物領域
５１２    低濃度不純物領域
５１３    チャネル形成領域
５１４    高濃度不純物領域
５１５    低濃度不純物領域
５１６    チャネル形成領域
５１７    トランジスタ
５１８    トランジスタ
５１９    絶縁膜
５２０    絶縁膜
５２１    導電膜
５２２    導電膜
６００    ボンド基板
６０１    絶縁膜
６０２    欠陥層
６０４    凹部
６０５    絶縁膜
６０６    ベース基板
６０７    絶縁膜
６０８    半導体膜
６０９    空洞
６１０    半導体膜
６１１    トランジスタ
７００    ボンド基板
７０１    絶縁膜
７０２    欠陥層
７０３    絶縁膜
７０４    ベース基板
７０５    開口部
７０６    絶縁膜
７０７    半導体膜
７０８    空洞
７０９    半導体膜
７１０    トランジスタ
８００    基板
８０１    演算回路
８０２    演算回路用制御部
８０３    命令解析部
８０４    制御部
８０５    タイミング制御部
８０６    レジスタ
８０７    レジスタ制御部
８０８    バスインターフェース
８０９    メモリ
８２０    メモリ用インターフェース
９００    ＲＦタグ
９０１    アンテナ
９０２    集積回路
９０３    電源回路
９０４    復調回路
９０５    変調回路
９０６    レギュレータ
９０７    制御回路
９０９    メモリ
１８０１    開口部
１８０２    絶縁膜
１８０３    ベース基板
１８０４    ボンド基板
１８０５    半導体膜
１８０６    半導体装置
２００１    トランジスタ
２００２    トランジスタ
２００３    配線
２００４    配線
２００５    配線
２００６    配線
２００７    配線
２００８    半導体膜
２００９    空洞
２０１０    半導体膜
２１０１    本体
２１０２    表示部
２１０３    音声入力部
２１０４    音声出力部
２１０５    操作キー
２４０１    筐体
２４０２    表示部
２４０３    スピーカー部
２６０１    本体
２６０２    表示部
２６０３    筐体
２６０４    外部接続ポート
２６０５    リモコン受信部
２６０６    受像部
２６０７    バッテリー
２６０８    音声入力部
２６０９    操作キー
２６１０    接眼部
３００１    トランジスタ
３００２    トランジスタ
３００３    トランジスタ
３００４    トランジスタ
３００５    半導体膜
３００６    半導体膜
３００７    配線
３００８    配線
３００９    配線
３０１０    配線
３０１１    配線
３０１２    配線
３０１３    空洞
【図１】
0005190225.tif 000002
【図２】
0005190225.tif 000003
【図３】
0005190225.tif 000004
【図４】
0005190225.tif 000005
【図５】
0005190225.tif 000006
【図６】
0005190225.tif 000007
【図７】
0005190225.tif 000008
【図８】
0005190225.tif 000009
【図９】
0005190225.tif 000010
【図１０】
0005190225.tif 000011
【図１１】
0005190225.tif 000012
【図１２】
0005190225.tif 000013
【図１３】
0005190225.tif 000014
【図１４】
0005190225.tif 000015
【図１５】
0005190225.tif 000016
【図１６】
0005190225.tif 000017
【図１７】
0005190225.tif 000018
【図１８】
0005190225.tif 000019
【図１９】
0005190225.tif 000020
【図２０】
0005190225.tif 000021