(57)【特許請求の範囲】
【請求項１】
入力信号が印加される第一増幅段を含むデバイスであって、
前記第一増幅段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサおよび前記容量型シャント・スイッチの出力端は信号ノードに連結し、前記第一増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結したインバータ・シャント・スイッチをさらに含む、
前記デバイス。
【請求項２】
前記入力信号は、メモリ・セルのＤＲＡＭアレイからのビット線上にあり、前記第一増幅段は前記メモリ・セルのＤＲＡＭアレイに対するセンス増幅器を構成する、請求項１に記載のデバイス。
【請求項３】
前記第一増幅段の出力端に連結し、前記ビット線に接続する出力端を備えたライト・バック・スイッチをさらに含み、前記ライト・バック・スイッチが選択的に閉じられたときに、補強電圧値が前記ビット線に印加される、請求項２に記載のデバイス。
【請求項４】
前記第一増幅段の出力端に連結する入力端を有する第二増幅段をさらに含み、前記第二増幅段は、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記第二増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含む、請求項１に記載のデバイス。
【請求項５】
入力信号が印加される第一増幅段であって、前記第一増幅段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記第一増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結したインバータ・シャント・スイッチをさらに含み、前記入力信号はメモリ・セルのアレイからのビット線上にある、前記第一増幅段と、
前記第一増幅段の出力端に連結する入力端を有する第二増幅段であって、前記第二増幅段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記第二増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含む、前記第二増幅段と、
を包含するセンス増幅器。
【請求項６】
前記第二増幅段の出力端に連結し、前記ビット線に接続する出力端を備えたライト・バック・スイッチをさらに含み、前記ライト・バック・スイッチが選択的に閉じられたとき、前記ビット線に補強電圧値が印加される、請求項５に記載のセンス増幅器。
【請求項７】
オペレーションの信号展開モードの間、前記第一および第二増幅段は浮遊状態にあり、前記メモリ・セルのアレイの選択された一つが、その格納された電荷量を前記ビット線に転送し、前記第一増幅段の前記分離コンデンサが前記ビット線上の電荷を前記第一増幅段のセンス・ノードに転送する、請求項５に記載のセンス増幅器。
【請求項８】
前記メモリ・セルのアレイはメモリ・セルのＤＲＡＭアレイを含む、請求項５に記載のセンス増幅器。
【請求項９】
各々の段に入力信号が印加される、第一および第二増幅段を含む装置であって、各段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは各対応する段の信号ノードに連結し、各段は、当該段の前記信号ノードに連結するインバータ、および当該段の前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含み、
前記第一増幅段の前記入力信号は、メモリ・セルのアレイからのビット線上にあり、前記第二増幅段の前記入力信号は、前記第一増幅段の前記インバータの出力端からなる、
前記装置。
【請求項１０】
前記メモリ・セルのアレイはメモリ・セルのＤＲＡＭアレイを含む、請求項９に記載の装置。
【請求項１１】
前記第一および第二増幅段は、前記メモリ・セルのアレイに対するセンス増幅器を構成する、請求項９に記載の装置。
【請求項１２】
前記第二増幅段の出力端に連結し、前記ビット線に接続する出力端を備えたライト・バック・スイッチをさらに含み、前記ライト・バック・スイッチが選択的に閉じられたとき、前記ビット線に補強電圧値が印加される、請求項９に記載の装置。
【請求項１３】
入力信号が印加される少なくとも一つの増幅段を含む増幅デバイスであって、前記入力信号は、メモリ・セルのアレイからのビット線上にあり、前記少なくとも一つの増幅段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記少なくとも一つの増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含み、前記増幅デバイスは、前記メモリ・セルの一つから電圧値を読み取り、前記メモリ・セルの一つに電圧値を書き込むためのオペレーションのさまざまなモードを含む、前記増幅デバイス。
【請求項１４】
前記少なくとも一つの増幅段の出力端に連結する入力端を有する第二増幅段であって、前記第二増幅段は並列に連結された分離コンデンサと容量型シャント・スイッチとを有し、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記第二増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含む、前記第二増幅段と、
前記第二増幅段の出力端に連結し、前記ビット線に接続する出力端を備えるライト・バック・スイッチであって、前記増幅デバイスのオペレーションのライト・バック・モードにおいて前記ライト・バック・スイッチが選択的に閉じられたとき、前記ビット線に補強電圧値が印加される、前記ライト・バック・スイッチと、
をさらに含む、請求項１３に記載の増幅デバイス。
【請求項１５】
前記増幅デバイスのオペレーションの増幅モードにおいて、オペレーションの読み取りモードが行われ、前記ビット線上のバイナリ論理「０」値の読み取りオペレーションに対し、前記少なくとも一つの増幅段の前記信号ノードの前記電圧は、トリップ点よりもはるかに下に増幅され、前記少なくとも一つの増幅段の前記インバータは前記少なくとも一つの増幅段の前記信号ノードの前記電圧を逆変換し、前記少なくとも一つの増幅段の出力端に高い電圧信号を供給し、前記ビット線上のバイナリ「１」の読み取りオペレーションに対しては、前記少なくとも一つの増幅段の前記信号ノードの前記電圧は、トリップ点よりもはるかに上に増幅され、前記少なくとも一つの増幅段の前記インバータは前記少なくとも一つの増幅段の前記信号ノードの前記電圧を逆変換し、前記少なくとも一つの増幅段の前記出力端に低い電圧信号を供給する、請求項１３に記載の増幅デバイス。
【請求項１６】
オペレーションの信号展開モードの間、前記少なくとも一つの増幅段および第二増幅段は浮遊状態であり、前記メモリ・セルのアレイの選択された一つが、その格納された電荷量を前記ビット線に転送し、前記少なくとも一つの増幅段の前記分離コンデンサは前記ビット線上の電荷を前記少なくとも一つの増幅段のセンス・ノードに転送する、請求項１４に記載の増幅デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にメモリ・センス増幅器に関し、さらに具体的には、容量分離式ミスマッチ補正（ｃａｐａｃｉｔｉｖｅｌｙ  ｉｓｏｌａｔｅｄ  ｍｉｓｍａｔｃｈ  ｃｏｍｐｅｎｓａｔｅｄ）センス増幅器に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）デバイスでは、通常、センス増幅器を用いて、記憶コンデンサおよびトランジスタを含む各ＤＲＡＭ記憶セルに連結された共通ビット線上の電圧を感知する。トランジスタは、読み取り操作の過程で当該セルがアドレスされると、格納されたコンデンサの電圧値を、ビット線上に選択的にスイッチする。記憶コンデンサは、論理バイナリの「０」または「１」値を表す比較的小さな電圧値を格納する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体デバイス技術が、より小さなデバイス・サイズ、および集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）あたりより多くのデバイスを提供する方向に（しかして、ＩＣ内の回路でより小さな電圧が使われる方向に）進展し続けているので、一般にセンス増幅器を含むおのおののトランジスタの間の閾値電圧の内在的ミスマッチが、適切な補正を行う上での困難性とその重要性とを増大させている。
【課題を解決するための手段】
【０００４】
本発明のある実施形態によれば、例えばＤＲＡＭデータ記憶セルのアレイに対するセンス増幅器は、一緒に直列に連結された一つ以上の増幅段を含む。これら増幅段は、一緒に合わさってＤＲＡＭアレイに対するセンス増幅器を形成する。各増幅段は、各増幅段内のトランジスタの閾値電圧の間のどのようなミスマッチも比較的小さな値に低減するための分離コンデンサを含む。メモリ・セルのＤＲＡＭアレイからのビット線は、第一増幅段に連結する。最後の増幅段からの出力端は、ライト・バック・スイッチに連結し、その出力端は、第一増幅段の入力端でビット線に連結している。
【０００５】
例示図面を参照すると、いくつかの図の中で同等のエレメントには同じ番号が付されている。
【図面の簡単な説明】
【０００６】
【図１】本発明のある実施形態による、２段式の、容量分離式ミスマッチ・センス増幅器のある実施形態の回路図である。
【図２】オペレーションのプリチャージ・モードにおける、図１の増幅器の簡略なブロック図である。
【図３】オペレーションのプリセット・モードにおける、図１の増幅器の簡略なブロック図である。
【図４】オペレーションの信号展開モードにおける、図１の増幅器の簡略なブロック図である。
【図５】オペレーションの増幅モードにおける、図１の増幅器の簡略なブロック図である。
【図６】オペレーションのライト・バック・モードにおける、図１の増幅器の簡略なブロック図である。
【図７】ＤＲＡＭアレイに格納された「０」を読み取る際の、図１の増幅器内のさまざまな信号のグラフである。
【図８】ＤＲＡＭアレイに格納された「１」を読み取る際の、図１の増幅器内のさまざまな信号のグラフである。
【発明を実施するための形態】
【０００７】
図１を参照すると、本発明のある実施形態による、同一の増幅段１０２−１０４の対を含むセンス増幅回路装置１００の回路図が示されている。ただし、別の実施形態においては、一つだけの増幅段、または２つを上回る増幅段を用いることができる。増幅段１０２−１０４の対は、ＤＲＡＭアレイ１０８に対するセンス増幅器を構成する。通常、このようなＤＲＡＭアレイ１０８には、数百または数千の記憶セルを包含することができ、各セルは、論理バイナリ「０」または「１」値を表す電圧値を格納するためのコンデンサと、記憶セルの該電圧値をビット線信号ライン１０６にスイッチするトランジスタとを含む。ビット線１０６は、第一増幅段１０２の入力端に連結しており、読み取りまたは書き込みのため選択された、アレイ１０８中の対応するＤＲＡＭセルの一つの中に格納された論理バイナリ値の「真数」および「補数」状態を伝送するビット線の対の一つであり得る。別の実施形態において、ＤＲＡＭアレイ１０８には、静的ＲＡＭ（ＳＲＡＭ：ｓｔａｔｉｃ  ＲＡＭ）デバイスを包含するものなど、別の種類のメモリ・セルのアレイを含めることができる。第二増幅段１０４からのライン１１０上の出力端は、ライト・バック・スイッチ１１２に連結しており、ライト・バック・スイッチ１１２の出力端からのライン上の出力信号は、ビット線１０６に戻って接続している。
【０００８】
第一増幅段１０２に対し、ビット線１０６は分離コンデンサ１１４および容量型シャント・スイッチ１１６の双方に連結し、コンデンサ１１４とシャント・スイッチ１１６とは並列につながれている。本発明のある実施形態によれば、コンデンサ１１４の値は、ゲート付きインバータ１３２の入力容量の約１０倍に大きくすることができる。容量型シャント・スイッチ１１６には、並列に連結されたＮＦＥＴ１１８およびＰＦＥＴ１２０を含めることができる。ＮＦＥＴ１１８のゲートは信号ｓｈで制御され、ＰＦＥＴ１２０のゲートは信号ｓｈ＿ｂで制御される。容量型シャント・スイッチ１１６の機能については後記で説明する。コンデンサ１１４の出力側および容量型シャント・スイッチ１１６は、ともに単一の信号ノードｓｎ０  １２２に連結している。４つのトランジスタ１２４−１３０は、供給電圧Ｖｄｄと接地との間に直列につながっている。この４つのトランジスタ１２４−１３０は、第一増幅段１０２のゲート付きインバータ１３２を形成している。信号ノードｓｎ０  １２２はトランジスタ１２６−１２８のゲートにつながっており、これらトランジスタは増幅器として機能する。しかして、信号ノードｓｎ０  １２２は、第一増幅段１０２のゲート付きインバータ１３２への入力端である。他の２つのトランジスタ１２４、１３０は、ゲート付きインバータ１３２の一部としてパワー・ゲートとしての機能をする。トランジスタ１２６−１２８の間の接続点は、第一増幅段１０２のライン１３４の出力端を形成する。トランジスタ１２４のゲートは信号ｓｅｔ＿ｂ０によって制御され、トランジスタ１３０のゲートは信号ｓｅｔ０に制御される。また、第一増幅段１０２は、ＮＦＥＴ１３８およびＰＦＥＴ１４０で形成されて、並列に連結されたプリセット・スイッチまたはインバータ・シャント・デバイス１３６を含む。プリセット・スイッチ１３６の入力側は信号ノードｓｎ０  １２２に連結し、プリセット・スイッチ１３６の出力側は、第一増幅段１０２の出力端１３４連結している。ＮＦＥＴ１３８のゲートは信号ｐｒｅによって制御され、ＰＦＥＴ１４０のゲートは信号ｐｒｅ＿ｂに制御される。
【０００９】
前述のように、第二増幅段１０４は、第一増幅段１０２と同一にすることができる。第一増幅段１０２からの出力信号１３４は、第二増幅段１０４の入力端に連結する。第二増幅段１０４は、コンデンサ１４２および、ＮＦＥＴ１４６とＰＦＥＴ１４８とを包含する容量型シャント・スイッチ１４４を含む。信号ノードｓｎ１  １５０が設けられる。４つのトランジスタ１５２−１５８が直列につながって第二増幅段１０４のゲート付きインバータ１６０を形成し、その出力端がライン１１０上に設けられる。しかして、信号ノードｓｎ１  １５０は第二増幅段１０４のゲート付きインバータ１６０への入力端である。プリセット・スイッチまたはインバータ・シャント・デバイス１６２は、ＮＦＥＴ１６４およびＰＦＥＴ１６６を含む。第二増幅段１０４内のさまざまなトランジスタに供給されるさまざまなゲート制御信号が図１に示されている。
【００１０】
ライン１１０上の、第二増幅段１０４からの出力信号は、ライト・バック・スイッチ１１２の入力端に連結し、該スイッチは、並列につながれたＮＦＥＴ１７０およびＰＦＥＴ１７２を含む。ＮＦＥＴ１７０のゲートは信号ｗｂによって制御され、ＰＦＥＴ１７２のゲートは信号ｗｂ＿ｂに制御される。ライト・バック・スイッチ１１２の出力端は、ビット線１０６に戻って接続される。
【００１１】
センス増幅回路装置１００のオペレーションは、第一および第二増幅段１０２−１０４とライト・バック・スイッチ１１２とのオペレーションの各種モードの説明によって最善に理解される。図２−６の各々は、オペレーションの特定のモードにおける、回路装置１００の簡略化された形態を示す。さらに、図７および８のグラフは、回路装置１００内の各種信号の時間経過にわたる電圧値を示す。具体的には、図７は、アレイ１０８中のセルの一つから、論理バイナリ「０」が読み取られる場合の状態を示す。図８は、アレイ１０８中のセルの一つから、論理バイナリ「１」が読み取られる場合の状態を示す。
【００１２】
図２は、図１のセンス増幅回路装置のオペレーションのプリチャージ・モードを示す。プリチャージ・モードの間、ビット線１０６は、プリチャージ・レベルに設定され、この場合はゼロ・ボルトであるが、セル保持のため最適化された任意のレベルとすることができよう。それぞれ第一および第二増幅段１０２−１０４内の、２つのゲート付きインバータ１３２、１６０は、浮遊またはゲート・オフ状態である。これは、図７および８に、これら図のそれぞれのグラフの時間経過の最初の時点でビット線１０６（ＢＬ）上の電圧の値がゼロ・ボルトであるとして示されている。
【００１３】
図３は、オペレーションのプリセット・モードを示しており、該モードでは、スイッチ１８０が閉じられ、約３００ミリボルト（ｍＶ）の基準電圧Ｖｒｅｆ１８２がビット線１０６に印加され、対応する第一および第二増幅段１０２−１０４内のゲート付きインバータ１３２、１６０が、これらそれぞれの電圧トリップ点に各々プリセットされる。オペレーションのこのモードは、望ましいミスマッチ・オフセット補正を示し、ノードｓｎ０  １２２とノードｓｎ１  １５０との間の電圧差は、Ｓｎ０  １２２に対する信号トレースと、ｓｎ１  １５０に対する信号トレースとの間の差によって示されるように（この電圧差は図７および８の両方に矢印線１８６によって示されている）比較的小さな値にされる。これは、第一増幅段１０２中のスイッチまたはパス・トランジスタ１２４および１３０と、第二増幅段の同様なトランジスタ１５２および１５８とを一時的にオンにし、同時にそれぞれの段１０２−１０４中のプリセット・スイッチまたはインバータ・シャント・スイッチ１３６、１６２を閉じることにより達成され、これによって各ゲート付きインバータ１３２、１６０の入力端と出力端とがともに効果的に短絡される。各々の段１０２−１０４中の分離コンデンサ１１４、１４２は、しかして、各段１０２−１０４中の各種トランジスタの閾値電圧の間のミスマッチの大方を除去する助力をする。図７−８に見られるように、第一増幅段１０２の信号ノードｓｎ０  １２２に対するトリップ点は、第二増幅段１０４の信号ノードｓｎ１  １５０に対するトリップ点にほぼ等しく、両方のトリップ点は約４５０ｍＶである。
【００１４】
図４は、オペレーションの信号展開モードを示しており、第一および第二増幅段１０２−１０４はゲート付きインバータ１３２、１６０をオフにすることによって「浮遊状態」にされ、その後、図４中に矢印線１８８で示すように、アレイ・セル１０８の選択された一つがその格納する電荷量をビット線１０６に転送する。このモードにおいて、スイッチ１８０は開かれ、プリセット・スイッチまたはインバータ・シャント・スイッチ１３６、１６２はオフにされる。ワード線ｗ１０  １９０をアサートすることによって、アレイ・セルの一つが選択される。第一増幅段１０２内の分離コンデンサ１１４は、ビット線１０６上の電荷をセンス・ノード１２２に転送する。図７−８を参照すると、ビット線１０６から信号ノードｓｎ０  １２２に転送された電荷の量が矢印線１９２によって示されている。
【００１５】
図５は、オペレーションの増幅モードを示しており、第一および第二増幅段１０２−１０４は、それぞれ、第一および第二信号ノード、ｓｎ０  １２２およびｓｎ１  １５０の電圧を増幅する。これは、第一増幅段１０２中のスイッチまたはパス・トランジスタ１２４、１３０および第二増幅段１０４中の同様なトランジスタ１５２、１５８をオンにすることによって達成される。これは、第一増幅段１０２中の増幅トランジスタ１２６−１２８および第二増幅段１０４中の増幅トランジスタ１５４−１５６が、各々の段１０２−１０４それぞれの信号ノード、ｓｎ０  １２２およびｓｎ１  １５０の電圧を増幅することを可能にする。図７のグラフに示された「０」読み取りオペレーションに対し、信号ノードｓｎ０  １２２の電圧は、トリップ点よりもはるかに下に設定され、ゲート付きインバータ１３２はこの下降電圧を逆変換し、第一増幅段１０２の出力端１３４に高い電圧の信号を供給する。図８のグラフに示された「１」読み取りオペレーションに対し、信号ノードｓｎ０  １２２の電圧は、トリップ点よりもはるかに上に設定され、ゲート付きインバータ１３２はこの上昇電圧を逆変換し、第一増幅段１０２の出力端１３４に低い電圧の信号を供給する。第二増幅段１０４も同様な仕方で作動し、「０」読み取りオペレーションに対し、信号ノードｓｎ１  １５０の電圧は上昇電圧となり、第二増幅段１０４のゲート付きインバータ１６０によって逆変換され（図７）、「１」読み取りオペレーションに対しては、信号ノードｓｎ１  １５０の電圧は下降電圧となって、ゲート付きインバータ１６０によって逆変換される（図８）。
【００１６】
図６は、オペレーションの増幅モードに続くオペレーションのライト・バック・モードを示す。ライト・バック・モードでは、ライト・バック・スイッチ１１２は閉じられ、これにより、前述の「０」読み取りもしくは「１」読み取りオペレーションで読み取りをされた特定のアレイ・セルの電圧値の如何によって、ビット線１０６上の電圧レベルを、高い電圧レベルもしくは低い電圧レベルに補強する。また、容量型シャント・スイッチ１１６、１１４は、オペレーションのこのモードの間両方とも閉じられ、アナログ電圧レベルからの阻害電力（ｐｏｗｅｒ  ｂｕｒｎ）を回避する。
【００１７】
本明細書で用いる用語は、特定の実施形態を説明するためだけのものであり、本発明を限定することは意図されていない。本明細書で用いる単数形「ある（ａ、ａｎ）」および「該（ｔｈｅ）」は、文脈上明瞭にそうでないことが示されている場合を除き、複数形も同様に含むものと意図されている。さらに、本明細書で用いられる用語「含む（ｃｏｍｐｒｉｓｅ）」または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」あるいはその両方は、言及される特質、整数、ステップ、オペレーション、エレメント、またはコンポーネントあるいはこれらの複数の存在を規定するが、一つ以上の他の特質、整数、ステップ、オペレーション、エレメント、コンポーネント、またはこれらの組み合わせ、あるいはそれらの複数の存在または追加を除外するものでないと理解される。
【００１８】
添付の請求項中の全てのミーンズ・プラス・ファンクションまたはステップ・プラス・ファンクションの要素の対応する構造、材料、作用、および均等物は、具体的に請求された他の請求要素と組み合わせて、該機能を遂行するための構造、材料、または作用を包含することが意図されている。本発明の記述は、例示および説明の目的で提示されたものであって、網羅的であることおよび本発明を開示した形態に限定することは意図されていない。当業者には、本発明の範囲および精神から逸脱しない多くの変更および変形が明らかであろう。該実施形態は、本発明の原理および実用的応用を最善に説明し、他の当業者が、自分の意図する特定の用途に適したさまざまな変更を含むさまざまな実施形態のため、本発明を理解できるように選択され記載された。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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