(57)【特許請求の範囲】
【請求項１】
チャネル形成領域、ソース領域及びドレイン領域を有する半導体層と、
前記ソース領域及び前記ドレイン領域の一部と前記チャネル形成領域とを覆う第１の絶縁膜と、
前記第１の絶縁膜上の浮遊ゲート電極と、
前記浮遊ゲート電極を覆う第２の絶縁膜と、
前記第２の絶縁膜上の制御ゲート電極と、
前記ソース領域上の第１の導電層と、
前記ドレイン領域上の第２の導電層と、
前記第２の絶縁膜、前記制御ゲート電極、前記第１の導電層及び前記第２の導電層上の第３の絶縁膜と、
前記第３の絶縁膜に形成されたコンタクトホールを介して前記第１の導電層と接する第３の導電層と、前記第２の導電層と接する第４の導電層と、を有し、
前記ソース領域と前記第３の導電層は、前記第１の導電層を介して電気的に接続され、前記ドレイン領域と前記第４の導電層は、前記第２の導電層を介して電気的に接続され、
前記第１の導電層、前記第２の導電層及び前記制御ゲート電極は、同一の導電層を選択的にエッチングすることにより形成されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
チャネル形成領域、ソース領域及びドレイン領域を有する半導体層と、
前記ソース領域及び前記ドレイン領域の一部と前記チャネル形成領域とを覆う第１の絶縁膜と、
前記第１の絶縁膜上の浮遊ゲート電極と、
前記浮遊ゲート電極を覆う第２の絶縁膜と、
前記第２の絶縁膜上の制御ゲート電極と、
前記ソース領域上の第１の導電層と、
前記ドレイン領域上の第２の導電層と、
前記第２の絶縁膜、前記制御ゲート電極、前記第１の導電層及び前記第２の導電層上の第３の絶縁膜と、
前記第３の絶縁膜に形成されたコンタクトホールを介して前記第１の導電層と接する第３の導電層と、前記第２の導電層と接する第４の導電層と、を有し、
前記ソース領域と前記第３の導電層は、前記第１の導電層を介して電気的に接続され、前記ドレイン領域と前記第４の導電層は、前記第２の導電層を介して電気的に接続され、
前記制御ゲート電極は、前記第２の絶縁膜を介して前記浮遊ゲート電極を覆うように形成され、
前記浮遊ゲート電極によって生じた前記制御ゲート電極の段差部分には、サイドウォールが形成され、
前記第１の導電層、前記第２の導電層及び前記制御ゲート電極は、同一の導電層を選択的にエッチングすることにより形成されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は請求項２において、
前記浮遊ゲート電極は、第１の浮遊ゲート電極及び第２の浮遊ゲート電極の積層構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３において、
前記第１の浮遊ゲート電極は前記第１の絶縁膜側に設けられ、前記第１の浮遊ゲート電極上に第１の浮遊ゲート電極よりも幅が短い前記第２の浮遊ゲート電極が設けられることを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に浮遊ゲート電極を形成し、
前記浮遊ゲート電極をマスクとして前記半導体層に不純物元素を導入してソース領域及びドレイン領域を形成し、
前記浮遊ゲート電極を覆って第２の絶縁膜を形成し、
前記第１の絶縁膜と前記第２の絶縁膜の一部をエッチングして、前記ソース領域及び前記ドレイン領域の一部を露出させ、
前記第２の絶縁膜、前記露出した前記ソース領域及び前記ドレイン領域上に第１の導電層を形成し、
前記第１の導電層をエッチングして、前記第２の絶縁膜上に制御ゲート電極を形成し、
前記露出した前記ソース領域上に第２の導電層及び前記露出した前記ドレイン領域上に第３の導電層を形成し、
前記第２の絶縁膜、前記制御ゲート電極、前記第２の導電層及び前記第３の導電層上に第３の絶縁膜を形成し、
前記第３の絶縁膜に、前記第２の導電層及び前記第３の導電層の一部が露出するコンタクトホールを開口し、
前記露出した前記第２の導電層上に、ソース電極を形成し、前記露出した前記第３の導電層上にドレイン電極を形成することを特徴とする不揮発性半導体記憶装置の作製方法。
【請求項６】
半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に浮遊ゲート電極を形成し、
前記浮遊ゲート電極をマスクとして前記半導体層に不純物元素を導入してソース領域及びドレイン領域を形成し、
前記浮遊ゲート電極を覆って第２の絶縁膜を形成し、
前記第１の絶縁膜と前記第２の絶縁膜の一部をエッチングして、前記ソース領域及び前記ドレイン領域の一部を露出させ、
前記第２の絶縁膜、前記露出した前記ソース領域及び前記ドレイン領域上に第１の導電層を形成し、
前記第１の導電層上に第３の絶縁膜を形成し、
前記第３の絶縁膜をエッチングして前記浮遊ゲート電極によって生じた段差部分にサイドウォールを形成し、
前記第１の導電層をエッチングして、前記第２の絶縁膜上に制御ゲート電極を形成し、
前記露出した前記ソース領域上に第２の導電層及び前記露出した前記ドレイン領域上に第３の導電層を形成し、
前記第２の絶縁膜、前記制御ゲート電極、前記第２の導電層及び前記第３の導電層上に第４の絶縁膜を形成し、
前記第４の絶縁膜に、前記第２の導電層及び前記第３の導電層の一部が露出するコンタクトホールを開口し、
前記露出した前記第２の導電層上に、ソース電極を形成し、前記露出した前記第３の導電層上にドレイン電極を形成することを特徴とする不揮発性半導体記憶装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置並びにその作製方法に関する。
【背景技術】
【０００２】
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。また、不揮発性メモリの電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている（例えば、特許文献１、特許文献２）。
【０００３】
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電圧により、浮遊ゲートに電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊ゲートに保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体的に、浮遊ゲートへの電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このような不揮発性メモリは、シリコンウエハーに半導体記憶装置を作り込むだけでなく、ガラス基板、プラスチック基板、絶縁層を含むシリコンウエハー上に半導体記憶装置を形成する技術についても開発が行われている。
【０００４】
特許文献２には図２９に示す不揮発性半導体記憶装置が開示されている。図２９の不揮発性半導体記憶装置は、絶縁体１上に、半導体層からなるチャネル領域２、ソース領域７、ドレイン領域８、第１の絶縁膜３、フローティングゲート４、第２の絶縁膜５、コントロールゲート６、ソース電極１５、ドレイン電極１１、ゲート電極９を有している。そして、ソース領域７、ドレイン領域８とソース電極１５、ドレイン電極１１はそれぞれ層間膜１３に形成されたコンタクトホールを介して接するように形成されている。
【特許文献１】特開平５−１８９９８４号公報
【特許文献２】特開平６−６１５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、図２９に示したような不揮発性半導体装置では、半導体層の膜厚が薄く、層間膜１３と半導体層との選択比が十分でない場合には、ドライエッチングによるコンタクトホール開口時に、層間膜１３だけでなく半導体層までエッチングされてしまい、コンタクト抵抗値の増大を招くという問題がある。大判のガラス基板を用いて不揮発性半導体装置を作製する場合には、さらにコンタクト抵抗値が増大してしまう。しかしながら、半導体層の膜厚を厚くすると、レーザー結晶化（ＬＣ）する際にマージンが狭くなってしまう。また、ＳＯＩ基板を用いる場合に半導体層の膜厚を厚くすると、ソース領域とドレイン領域の間の寄生トランジスタを抑制することができず完全空乏層型のＴＦＴを形成できなくなるという問題がある。
【０００６】
また、ウェットエッチングによりコンタクトホールを開口する場合は、層間膜と半導体層との選択比を限りなく高くとることができる。しかしながら、ウェットエッチングの場合、アスペクト比の高いコンタクトホールを形成することができないため高集積化が困難である。
【０００７】
また、層間膜を薄くしてドライエッチング開口におけるエッチングの時間を減らして半導体層のエッチングを抑える方法もあるが、層間膜を薄くした場合は、上層の配線とゲート電極の寄生容量が増えることになるため回路としての駆動能力低下に影響を与える恐れがある。
【０００８】
上記課題を鑑み、本発明は書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置及びその作製方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置は、ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層を設けることを特徴とする。また、該導電層は、制御ゲート電極を形成する導電層と同じ導電層からなる。また、該導電層を覆うように絶縁膜が設けられており、該絶縁膜は該導電層表面の一部が露出するコンタクトホールを有することを特徴とする。また、該ソース配線又はドレイン配線は、該コンタクトホールを埋めるように形成されている。
【００１０】
本発明の不揮発性半導体記憶装置は、チャネル形成領域、ソース領域及びドレイン領域を有する半導体層と、前記ソース領域及び前記ドレイン領域の一部と前記チャネル形成領域とを覆う第１の絶縁膜と、前記第１の絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極を覆う第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、前記ソース領域及び前記ドレイン領域上に形成された導電層と、前記第２の絶縁膜、前記制御ゲート電極及び前記導電層上に形成された第３の絶縁膜と、前記第３の絶縁膜に形成されたコンタクトホールを介して前記導電層と接するソース電極又はドレイン電極と、を有し、前記ソース領域又は前記ドレイン領域と前記ソース電極又は前記ドレイン電極とは、前記導電層を介して電気的に接続することを特徴とする。
【００１１】
本発明の不揮発性半導体記憶装置は、チャネル形成領域、ソース領域及びドレイン領域を有する半導体層と、ソース領域及びドレイン領域の一部と前記チャネル領域とを覆う第１の絶縁膜と、前記第１の絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極を覆う第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、前記ソース領域及び前記ドレイン領域上に形成された導電層と、前記第２の絶縁膜、前記制御ゲート電極及び前記導電層上に形成された第３の絶縁膜と、前記第３の絶縁膜に形成されたコンタクトホールを介して前記導電層と接するソース電極又はドレイン電極と、を有し、前記ソース領域又は前記ドレイン領域と前記ソース電極又は前記ドレイン電極とは、前記導電層を介して電気的に接続し、前記制御ゲート電極は、前記第２の絶縁膜を介して前記浮遊ゲート電極を覆うように形成され、前記制御ゲート電極にはサイドウォールが形成され、前記サイドウォールは前記浮遊ゲート電極によって生じた前記制御ゲート電極の段差部分に形成されていることを特徴とする。
【００１２】
本発明の不揮発性半導体記憶装置の作製方法は、半導体層に、チャネル形成領域、ソース領域及びドレイン領域を形成し、前記ソース領域及び前記ドレイン領域と前記チャネル形成領域とを覆って第１の絶縁膜を形成し、前記第１の絶縁膜上に浮遊ゲート電極を形成し、前記浮遊ゲート電極を覆って第２の絶縁膜を形成し、前記第１の絶縁膜と前記第２の絶縁膜の一部をエッチングして、前記ソース領域及び前記ドレイン領域の一部を露出させ、前記第２の絶縁膜、前記露出した前記ソース領域及び前記ドレイン領域上に第１の導電層を形成し、前記第１の導電層をエッチングして、前記第２の絶縁膜上に制御ゲート電極と前記露出した前記ソース領域及び前記ドレイン領域上に第２の導電層を形成し、前記第２の絶縁膜、前記制御ゲート電極及び前記第２の導電層上に第３の絶縁膜を形成し、前記第３の絶縁膜に、前記第２の導電層の一部が露出するコンタクトホールを開口し、前記露出した第２の導電層上に、ソース電極又はドレイン電極を形成することを特徴とする。
【００１３】
本発明の不揮発性半導体記憶装置の作製方法は、半導体層に、チャネル形成領域、ソース領域及びドレイン領域を形成し、前記ソース領域及び前記ドレイン領域と前記チャネル形成領域とを覆って第１の絶縁膜を形成し、前記第１の絶縁膜上に浮遊ゲート電極を形成し、前記浮遊ゲート電極を覆って第２の絶縁膜を形成し、前記第１の絶縁膜と前記第２の絶縁膜の一部をエッチングして、前記ソース領域及び前記ドレイン領域の一部を露出させ、前記第２の絶縁膜、前記露出した前記ソース領域及び前記ドレイン領域上に第１の導電層を形成し、前記第１の導電層上に第３の絶縁膜を形成し、前記第３の絶縁膜をエッチングして前記浮遊ゲート電極によって生じた段差部分にサイドウォールを形成し、前記第１の導電層をエッチングして、前記第２の絶縁膜上に制御ゲート電極と前記露出した前記ソース領域及び前記ドレイン領域上に第２の導電層を形成し、前記第２の絶縁膜、前記制御ゲート電極及び前記第２の導電層上に第４の絶縁膜を形成し、前記第４の絶縁膜に、前記第２の導電層の一部が露出するコンタクトホールを開口し、前記露出した第２の導電層上に、ソース電極又はドレイン電極を形成することを特徴とする。
【００１４】
なお、前記浮遊ゲート電極の材料として、ゲルマニウム若しくはゲルマニウム化合物、ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又はゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物を用いることを特徴とする。
【００１５】
また、前記浮遊ゲート電極は、第１の浮遊ゲート電極及び第２の浮遊ゲート電極との積層構造を有することを特徴とする。
【００１６】
なお、前記第１の浮遊ゲート電極は前記第１の絶縁膜側に設けられ、前記第１の浮遊ゲート電極上に第１の浮遊ゲート電極よりも幅が短い第２の浮遊ゲート電極が設けられることを特徴とする。
【００１７】
なお、前記第１の浮遊ゲート電極の材料として、ゲルマニウム若しくはゲルマニウム化合物、ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又はゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物を用い、前記第２の浮遊ゲート電極の材料として、シリコン若しくはシリコン化合物を用いることを特徴とする。
【発明の効果】
【００１８】
ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層を設けることにより、絶縁層をエッチングしてコンタクトホールを形成する際に、半導体層までエッチングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよい不揮発性半導体記憶装置を作製することが可能となる。
【００１９】
また、ソース領域又はドレイン領域とソース配線又はドレイン配線との間に設けられた導電層は、制御ゲート電極材料を用いて形成されるため、生産性を損なうことなく特性の優れた不揮発性半導体記憶装置を製造することができる。当該導電層は、制御ゲート電極と同じ工程で作製することができるため、製造設備に負担を強いることなく、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよい不揮発性半導体記憶装置を作製することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、以下に示す実施の形態１〜３、実施例１〜３は自由に組み合わせて用いることができる。
【００２１】
（実施の形態１）
図１は本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。図１は、特に不揮発性メモリ素子の要部を示している。
【００２２】
図１において、１０は基板、１２は下地絶縁膜、１４は半導体層、２９はチャネル形成領域、１８ａ、１８ｂはソース領域又はドレイン領域、１６は第１の絶縁膜（トンネル絶縁膜ともいう）、２０は浮遊ゲート電極、２２は第２の絶縁膜（コントロール絶縁膜ともいう）、２４は制御ゲート電極、２６ａ、２６ｂは導電層、２８ａ、２８ｂは導電層２６ａ、２６ｂを介してソース領域又はドレイン領域１８ａ、１８ｂと電気的に接続するソース電極又はドレイン電極、２８ｃは制御ゲート電極と電気的接続をするゲート配線、２７はパッシベーション用の絶縁膜を示している。
【００２３】
図１に示す構成では、基板１０上に下地絶縁膜１２が形成され、下地絶縁膜１２上にはソース領域又はドレイン領域１８ａ、１８ｂ、チャネル形成領域２９を有する半導体層１４が形成され、半導体層１４上に第１の絶縁膜１６、導電層２６ａ、２６ｂが形成され、第１の絶縁膜１６上に浮遊ゲート電極２０が形成され、浮遊ゲート電極２０及び第１の絶縁膜１６上に第２の絶縁膜２２が形成され、第２の絶縁膜２２上には制御ゲート電極２４が形成されている。ソース電極又はドレイン電極２８ａ、２８ｂは絶縁膜２７に形成されたコンタクトホールを介してソース領域又はドレイン領域１８ａ、１８ｂに電気的に接続され、ゲート配線２８ｃは絶縁膜２７に形成されたコンタクトホールを介して制御ゲート電極２４に電気的に接続されている。なお、ソース電極又はドレイン電極２８ａ、２８ｂとソース領域又はドレイン領域１８ａ、１８ｂとは、導電層２６ａ、２６ｂを介して電気的に接続されている。なお、絶縁膜２７上に平坦化用の絶縁膜を形成してもよい。
【００２４】
次に、図１に示す不揮発性メモリ素子の作製方法について説明する。
【００２５】
まず、絶縁表面を有する基板１０上に、半導体層１４を形成する（図２（Ａ））。基板１０と半導体層１４の間には、下地絶縁膜１２を設けてもよい（図２（Ａ））。この下地絶縁膜１２は、基板１０から半導体層１４へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。
【００２６】
絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁膜が形成された金属基板などを用いることができる。
【００２７】
下地絶縁膜１２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。例えば、下地絶縁膜１２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。
【００２８】
半導体層１４は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板１０上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１０の全面に形成された半導体層を結晶化させた後、選択的にエッチングして半導体層１４を形成する。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を形成し、該半導体層に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体層の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を形成した所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いても良い。
【００２９】
このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上にメモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、１０Ｖ以上２０Ｖ以下の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ以上７Ｖ以下の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
【００３０】
次に、半導体層１４表面に第１の絶縁膜１６を形成する（図２（Ｂ））。第１の絶縁膜１６は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第１の絶縁膜１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁膜は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁膜１６は、浮遊ゲート電極２０に電荷を注入するためのトンネル絶縁膜として用いるので、このように丈夫であるものでが好ましい。この第１の絶縁膜１６は８ｎｍ以上２０ｎｍ以下、好ましくは８ｎｍ以上１０ｎｍ以下の厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁膜１６は８ｎｍ以上１０ｎｍ以下の厚さに形成することができる。
【００３１】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
【００３２】
このプラズマ処理により半導体層１４の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。本実施の形態では、希ガスとして例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００３３】
図４にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１０を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気するために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度制御部９０を設けることによって、基板１０の温度を制御することも可能である。
【００３４】
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体層、絶縁膜、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すればよい。
【００３５】
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は室温若しくは温度制御部９０により１００℃以上５５０℃以下に加熱する。なお、基板１０と誘電体板８２との間隔は、２０ｎｍ以上８０ｍｍ以下（好ましくは２０ｎｍ以上６０ｍｍ以下）程度である。次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入することによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化窒化を行うことができる。
【００３６】
図２（Ｂ）において、プラズマ処理により形成される好適な第１の絶縁膜１６の一例は、酸化雰囲気下のプラズマ処理により半導体層１４表面に８ｎｍ以上１０ｎｍ以下の厚さで酸化シリコン層を形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成した積層構造とする。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層１４上に８ｎｍ以上１０ｎｍ以下の厚さで酸化シリコン層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。
【００３７】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃以上１０５０℃以下程度の加熱で形成される熱酸化膜と同等な絶縁膜を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁膜として信頼性の高いトンネル絶縁膜を形成することができる。
【００３８】
続いて、第１の絶縁膜１６上に導電層２５を形成する（図２（Ｃ））。そして、導電層２５を選択的にエッチングすることにより、第１の絶縁膜１６上に浮遊ゲート電極２０を形成する（図２（Ｄ））。浮遊ゲート電極２０は、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜）を用いることができる。前記シリコン膜に対しては、リンやボロンなどの不純物を添加してもよい。単層の導電層で形成しても良いが、二層、三層といった積層膜としてもよい。スパッタ法又はＣＶＤ法により形成する。
【００３９】
なお、好ましくは、浮遊ゲート電極２０を形成する半導体材料のバンドギャップが、半導体層１４のバンドギャップより小さいことが好ましい。半導体層１４の伝導帯の底のエネルギーレベルより、浮遊ゲート電極２０の伝導帯の底のエネルギーレベルを低くすることにより、キャリア（電子）の注入性を向上させ、電荷保持特性を向上させるためである。
【００４０】
また、浮遊ゲート電極２０を形成する半導体材料は、半導体層１４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート電極２０を抵抗率の小さい半導体材料で形成することにより、制御ゲート電極と半導体層の間に電圧を印加したとき、電界が浮遊ゲート電極で印加電圧が分圧されずにすみ、電界を半導体層に有効に作用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で浮遊ゲート電極２０にｎ型不純物を添加しても良い。このように、半導体層１４と比較して、浮遊ゲート電極２０をバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
【００４１】
また、浮遊ゲート電極２０を形成する半導体材料は、第１の絶縁層１６により形成される半導体層１４の電子に対する障壁エネルギーに対し、第１の絶縁層１６により形成される浮遊ゲート電極２０の電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体層１４から浮遊ゲート電極２０へのキャリア（電子）を注入しやすくし、浮遊ゲート電極２０から電荷が消失することを防ぐためである。
【００４２】
このような条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物で浮遊ゲート電極２０を形成することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％以下であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
【００４３】
浮遊ゲートは電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば他の半導体材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることもできる。
【００４４】
また、浮遊ゲート電極２０を、第１の浮遊ゲート電極と第２の浮遊ゲート電極の積層構造で設けてもよい。なお、その場合、好ましくは、第１の絶縁層１６側に設けられる第１の浮遊ゲート電極は、ゲルマニウム若しくはゲルマニウム化合物等で形成し、第２の絶縁層２２側に設ける第２の浮遊ゲート電極層は、シリコン若しくはシリコン化合物で形成するとよい。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲルマニウムを１０原子％未満の濃度で含むシリコンゲルマニウム、金属窒化物、金属酸化物などを適用することができる。シリコン若しくはシリコン化合物は、ゲルマニウム若しくはゲルマニウム化合物よりもエネルギーギャップが大きい。このように、第２の浮遊ゲート電極層を、第１の浮遊ゲート電極層よりもバンドギャップの大きな材料で形成することにより、浮遊ゲートに蓄積する電荷が第２の絶縁層２２側にリークするのを防ぐことができる。また、第２の浮遊ゲート電極層を形成するものとして、金属窒化物又は金属酸化物を用いることができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化スズなどを用いることができる。
【００４５】
いずれにしても、上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物の第２の浮遊ゲート電極は、ゲルマニウム若しくはゲルマニウム化合物で形成される第１の浮遊ゲート電極の上層側に設けることにより、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、浮遊ゲートの加工を容易なものとすることができる。ただし、第１の浮遊ゲート電極、第２の浮遊ゲート電極材料はこれらに限られるものではない。また、浮遊ゲート電極は２層以上の積層構造としてもよい。
【００４６】
次に、浮遊ゲート電極２０をマスクとして、半導体層１４に不純物元素を導入することによって、ソース領域又はドレイン領域１８ａ、１８ｂを形成する（図２（Ｄ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ｐ型不純物として、例えばホウ素を用いた場合、５×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１６ａｔｏｍｓ／ｃｍ３以下の濃度で添加する。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域２９に添加されることで有効に作用する。チャネル形成領域２９は、後述する浮遊ゲート電極２０の下方に形成されるものであり、半導体層１４の一対のソース領域又はドレイン領域１８ａ、１８ｂの間に位置するものである。
【００４７】
次に、浮遊ゲート電極２０上に、第２の絶縁膜２２を形成する（図３（Ａ））。第２の絶縁膜２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化アルミニウム（ＡｌｘＯｙ）、ＨｆＯｘ、又はＴａＯｘなどの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁膜２２は２０ｎｍ以上６０ｎｍ以下、好ましくは３０ｎｍ以上４０ｎｍ以下の膜厚で形成する。例えば、酸化シリコン層を８ｎｍの膜厚で形成し、その上に窒化シリコン層を２ｎｍの膜厚で形成し、その上に酸化窒化シリコン膜を３０ｎｍの膜厚で形成した積層膜を用いることができる。また、浮遊ゲート電極２０にプラズマ処理を行い、その表面を窒化処理した窒化膜を形成してもよい。いずれにしても、第１の絶縁膜１６と第２の絶縁膜２２が、浮遊ゲート電極２０と接する側の一方又は双方を窒化膜若しくは窒化処理された層とすることで、浮遊ゲート電極２０の酸化を防ぐことができる。
【００４８】
次に、第１の絶縁膜１６及び第２の絶縁膜２２を選択的にエッチングして、ソース領域又はドレイン領域１８ａ、１８ｂの表面の一部が露出するように、第１の絶縁膜１６及び第２の絶縁膜２２を除去する（図３（Ｂ））。半導体層１４上に、浮遊ゲート電極２０の上方を覆い、ソース領域又はドレイン領域１８ａ、１８ｂの一部を覆うようにレジスト３１６を形成する。そして、エッチングによりソース領域又はドレイン領域１８ａ、１８ｂの一部が露出するように第１の絶縁膜１６及び第２の絶縁膜２２を除去する。
【００４９】
次に、第２の絶縁膜２２、ソース領域又はドレイン領域１８ａ、１８ｂ上に、導電層１９を形成する（図３（Ｃ））。そして、導電層１９を選択的にエッチングして除去することによって、半導体層１４の上方の一部に導電層１９を残存させ、チャネル形成領域２９上に制御ゲート電極２４を、ソース領域又はドレイン領域１８ａ、１８ｂ上に第１の導電層２６ａ、２６ｂを形成する（図３（Ｄ））。制御ゲート電極２４及び第１の導電層２６ａ、２６ｂは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート電極２４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、金属層２４ｂの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第２の絶縁膜２２との相乗効果により、第１の絶縁膜１６の厚さを厚くすることができる。なお、導電層２６ａ、２６ｂは、第１の絶縁膜１６又は第２の絶縁膜２２の一部を覆うように形成されていてもよい。
【００５０】
次に、制御ゲート電極２４及び第１の導電層２６ａ、２６ｂ上に、コンタクトホール３１５を有する第３の絶縁膜２７を形成する（図３（Ｅ））。第３の絶縁膜２７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００５１】
なお、コンタクトホール３１５は、第３の絶縁膜２７上にレジストマスクを形成し、ドライエッチングすることにより導電層２６ａ、２６ｂの一部が露出するように形成する。本実施の形態では、ソース領域又はドレイン領域１８ａ、１８ｂ上に導電層２６ａ、２６ｂを設けるため、コンタクトホール３１５を形成するエッチングの際に、ソース領域又はドレイン領域として機能する半導体層までエッチングされることがない。
【００５２】
次に、第３の絶縁膜２７に形成されたコンタクトホールを介して、第１の導電層２６ａ、２６ｂと接するようにソース電極又はドレイン電極（第２の導電層）２８ａ、２８ｂを形成する。（図３（Ｅ））。また、制御ゲート電極２４と接するようにゲート配線２８ｃを形成する。なお、ソース領域又はドレイン領域１８ａ、１８ｂとソース電極又はドレイン電極２８ａ、２８ｂとは、第１の導電層２６ａ、２６ｂを介して電気的に接続している。ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層の膜を形成した後、エッチングすることにより形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。
【００５３】
ソース電極又はドレイン電極２８ａ、２８ｂは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、ソース電極又はドレイン電極２８ａ、２８ｂを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【００５４】
図１に示すような構造を有する不揮発性メモリ素子は、ソース領域又はドレイン領域１８ａ、１８ｂとソース電極又はドレイン電極２８ａ、２８ｂとの間に導電層２６ａ、２６ｂが設けられている。よって、第３の絶縁膜２７をエッチングする際に、半導体層までエッチングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよいメモリを作製することが可能となる。
【００５５】
このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図５に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。不揮発性メモリ素子Ｍ０１は、図１に示す構造を有するメモリ素子である。なお、図５において、不揮発性メモリ素子Ｍ０１〜Ｍ０３、Ｍ１１〜Ｍ１３はそれぞれ図１に示す構造を有する不揮発性メモリ素子である。不揮発性メモリ素子Ｍ０１〜Ｍ０３、Ｍ１１〜Ｍ１３はそれぞれ選択トランジスタＳ０１〜Ｓ０３、Ｓ１１〜Ｓ１３によって制御される。なお、不揮発性メモリ素子又は選択トランジスタの個数は図５に示すものに限られない。
【００５６】
選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータを書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加する。それにより、浮遊ゲートに電荷が蓄積されて、不揮発性メモリ素子にデータを書き込むことができる。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すればよい。
【００５７】
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された半導体層３０、３２で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。
【００５８】
図６は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型は、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。
【００５９】
この場合もこのメモリセルＭＳ０１において、不揮発性メモリ素子Ｍ０１を絶縁表面に島状に分離して形成された半導体層３２で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メモリ素子（例えば、図６に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。
【００６０】
ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”１”データの場合この様な電子注入は生じない。
【００６１】
“０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが浮遊ゲートに注入される。これにより、浮遊ゲートに電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、浮遊ゲートに電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
【００６２】
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線に負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、浮遊ゲートから電子を引き抜く。これにより、データ”１”の消去状態になる。
【００６３】
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。
【００６４】
図７は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫを構成している。図７で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
【００６５】
この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層３４で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層３６とＮＡＮＤセルの半導体層３８を分離して形成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の浮遊ゲートから電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層４０で形成しても良い。
【００６６】
書込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。
【００６７】
図８（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリセルＭＳ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリセルＭＳ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、メモリセルＭＳ０の浮遊ゲートには前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリセルＭＳ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。
【００６８】
一方”１”書込みをする場合は、図８（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、メモリセルＭＳ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”０”の書込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域の間の電位差が小さい。したがって、メモリセルＭＳ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、メモリセルＭＳ１のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。
【００６９】
消去動作をする場合は、図９（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【００７０】
図９（Ｂ）に示す読み出し動作では、読出しの選択がされたメモリセルＭＳ０のワード線ＷＬ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図９に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリセルＭＳ０に電流が流れるか否かを検出する。つまり、メモリセルＭＳ０に記憶されたデータが”０”の場合、メモリセルＭＳ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メモリセルＭＳ０はオンするので、ビット線ＢＬが放電する。
【００７１】
図１０は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図５、図６、図７で示すような構成を有している。周辺回路５４の構成は以下の通りである。
【００７２】
ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。
【００７３】
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線ＷＬやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介してデータバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。
【００７４】
このように、不揮発性半導体記憶装置では、メモリセルアレイ５２において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ５２と周辺回路５４の間は、電気的に絶縁分離されているこことが望ましい。この場合、以下で説明する実施例のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成した半導体層で形成することにより、容易に絶縁分離をすることができる。それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。
【００７５】
（実施の形態２）
本実施の形態では、図１に示した不揮発性メモリ素子とは異なる構造の不揮発性メモリ素子の作製方法について説明する。本実施の形態では、図１１に示す不揮発性メモリ素子について説明する。図１１に示す不揮発性メモリ素子は、制御ゲート電極２４にサイドウォール３００が設けられている。
【００７６】
図１１において、１０は基板、１２は下地絶縁膜、１４は半導体層、２９はチャネル形成領域、１８ａ、１８ｂはソース領域又はドレイン領域、１６は第１の絶縁膜（トンネル絶縁膜ともいう）、２０は浮遊ゲート電極、２２は第２の絶縁膜（コントロール絶縁膜ともいう）、２４は制御ゲート電極、３００はサイドウォール、２６ａ、２６ｂは導電層、２８ａ、２８ｂは導電層２６ａ、２６ｂを介してソース領域又はドレイン領域１８ａ、１８ｂと電気的に接続するソース電極又はドレイン電極、２８ｃは制御ゲート電極と電気的接続をするゲート配線、２７はパッシベーション用の絶縁膜を示している。
【００７７】
図１１に示す構成では、基板１０上に下地絶縁膜１２が形成され、下地絶縁膜１２上にはソース領域又はドレイン領域１８ａ、１８ｂ、チャネル形成領域２９を有する半導体層１４が形成され、半導体層１４上に第１の絶縁膜１６、導電層２６ａ、２６ｂが形成され、第１の絶縁膜１６上に浮遊ゲート電極２０が形成され、浮遊ゲート電極２０及び第１の絶縁膜１６上に第２の絶縁膜２２が形成され、第２の絶縁膜２２上には制御ゲート電極２４が形成され、制御ゲート電極２４にはサイドウォール３００が形成されている。また第２の絶縁膜２２、制御ゲート電極２４及びサイドウォール３００上に絶縁膜２７が形成されている。ソース電極又はドレイン電極２８ａ、２８ｂは絶縁膜２７、導電層２６ａ、２６ｂを介してソース領域又はドレイン領域１８ａ、１８ｂに電気的に接続され、ゲート配線２８ｃは絶縁膜２７に形成されたコンタクトホールを介して制御ゲート電極２４に電気的に接続されている。なお、ソース電極又はドレイン電極２８ａ、２８ｂとソース領域又はドレイン領域１８ａ、１８ｂとは、導電層２６ａ、２６ｂを介して電気的に接続されている。なお、絶縁膜２７上に平坦化用の絶縁膜を形成してもよい。
【００７８】
次に、図１１に示す不揮発性メモリ素子の作製方法について図１２を用いて説明する。なお、第２の絶縁膜２２、ソース領域又はドレイン領域１８ａ、１８ｂ上に導電層１９を形成する工程までは実施の形態１の図３（Ｃ）までの工程と同様のため説明は省略する。
【００７９】
第２の絶縁膜２２、ソース領域又はドレイン領域１８ａ、１８ｂ上に導電層１９を形成した後、導電層１９上にサイドウォール３００を形成するための絶縁膜３０１を形成する（図１２（Ａ））。絶縁膜３０１として、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などを用いることができる。また絶縁膜のかわりに、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの導電層を用いてもよい。前記制御ゲート電極のエッチングの際にエッチングの選択比がとれ、段差形状に対して等方的なカバレッジをもつ膜であれば、膜種を選ばない。また単層であっても積層膜であってもよい。
【００８０】
その後、絶縁膜３０１に対して異方性エッチングを行う。これによって浮遊ゲート電極２０の存在によって導電層１９に生じる段差部分３０２に自己整合的にサイドウォール３００を形成する（図１２（Ｂ））。段差部分３０２に形成されるサイドウォール３００は浮遊ゲート電極２０を中心として左右対称の場所又はほぼ左右対称の場所に形成される。両サイドウォール３００はゲート長方向において浮遊ゲート電極２０の端部から同じ長さ又はほぼ同じ長さの場所に形成される。
【００８１】
次に導電層１９上にレジストマスク３０３を形成する（図１２（Ｃ））。レジストマスク３０３とサイドウォール３００をマスクとして導電層１９をエッチングすることにより浮遊ゲート電極２０に対して自己整合的に制御ゲート電極２４を形成することができる（図１２（Ｄ））。また、導電層２６ａ、２６ｂを形成することができる。次にレジストマスク３０３を除去する。
【００８２】
次に、第２の絶縁膜２２、導電層２６ａ、２６ｂ、制御ゲート電極２４及びサイドウォール３００を含む全面上に絶縁膜２７を形成し、水素化を行う（図１２（Ｅ））。絶縁膜２７としては窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を用いることができる。また先に示した活性化等を行わない場合には、この段階においてソース領域、ドレイン領域を活性化するために熱処理やレーザー光や強光などの光照射、ＲＴＡ処理などを施してもよい。
【００８３】
次いで絶縁膜２７の上にレジストマスクを形成し、このレジストマスクを用いて絶縁膜２７をエッチングすることにより、ソース領域及びドレイン領域１８ａ、１８ｂ、制御ゲート電極２４上に位置するコンタクトホールを形成する。
【００８４】
レジストマスクを除去し、導電層を形成した後、また別のレジストマスクを用いてエッチングを行い、ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃやその他の配線（ソース配線など）を形成する（図１２（Ｅ））。ここでは電極と配線を一体形成するが、電極と配線を別々に形成して、電気的に接続させてもよい。導電層としてはＴｉ、ＴｉＮ、Ａｌ、Ａｌ合金膜及びそれらの組み合わせによる積層膜を用いることができる。
【００８５】
ここで電極や配線は、基板１０を垂直な方向（すなわち上面方向）からみた場合に角が丸くなるように引き回すのが好ましい。角部を丸くすることによってゴミなどが配線の角部に残るのを防止することができ、ゴミが原因で発生する不良を抑制し、歩留まりを向上できる。
【００８６】
なお、上述の作製方法ではソース領域及びドレイン領域１８ａ、１８ｂを形成する際にｎ型又はｐ型の不純物の添加を１回のみ行ったが、複数回添加して低濃度不純物領域（ＬＤＤ領域）を設ける構成としてもよい。以下、この作製方法について説明する。
【００８７】
図１２（Ｃ）に示す構造を形成した後、レジストマスクを除去して図１３（Ａ）に示すように、ソース領域又はドレイン領域１８ａ、１８ｂ、サイドウォール３００、制御ゲート電極２４、導電層２６ａ、２６ｂ等を有する構造を得る。次に、ソース領域又はドレイン領域１８ａ、１８ｂを有する半導体層にｎ型又はｐ型の不純物を添加する（図１３（Ｂ））。ｎ型又はｐ型の不純物は、ソース領域又はドレイン領域１８ａ、１８ｂに添加したものと同じ導電性を付与するものを用いる。これによって制御ゲート電極２４が形成された部分には不純物は添加されず、ＬＤＤ領域３１３ａ、３１３ｂとなる。一方、制御ゲート電極２４が形成されていない部分は高濃度不純物領域３１４ａ、３１４ｂが形成される。高濃度不純物領域３１４ａ、３１４ｂはソース領域及びドレイン領域として機能する。
【００８８】
そして、制御ゲート電極２４、導電層２６ａ、２６ｂ等の上に、絶縁膜２７を形成し、ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃを形成して図１３（Ｃ）に示す構成が完成する。
【００８９】
本実施の形態では、高濃度不純物領域３１４ａ、３１４ｂとソース電極又はドレイン電極２８ａ、２８ｂとの間に導電層２６ａ、２６ｂが設けられている。よって、第３の絶縁膜２７をエッチングする際に、半導体層までエッチングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよいメモリを作製することが可能となる。
【００９０】
（実施の形態３）
本実施の形態では、図１、図１１に示したものとは異なる構成の不揮発性メモリの構成について図１４〜図１６を用いて説明する。
【００９１】
図１４（Ａ）に示す不揮発性メモリ素子は、半導体層１４に第１の不純物領域（ソース領域又はドレイン領域）３０６ａ、３０６ｂ、第２の不純物領域３０７ａ、３０７ｂ等が設けられている点、浮遊ゲート電極２０が第１の浮遊ゲート電極２０ａ及び第２の浮遊ゲート電極２０ｂから形成されている点等が図１、図１１に示す構造と異なる。
【００９２】
図１４（Ａ）に示す構成では、基板１０上に下地絶縁膜１２が形成され、下地絶縁膜１２上には第１の不純物領域３０６ａ、３０６ｂ、第２の不純物領域３０７ａ、３０７ｂ、チャネル形成領域２９を有する半導体層１４が形成され、半導体層１４上に第１の絶縁膜１６、導電層２６ａ、２６ｂが形成され、第１の絶縁膜１６上に浮遊ゲート電極２０が形成され、浮遊ゲート電極２０及び第１の絶縁膜１６上に第２の絶縁膜２２が形成され、第２の絶縁膜２２上には制御ゲート電極２４が形成され、制御ゲート電極２４にはサイドウォール３００が形成されている。また第１の絶縁膜２２、導電層２６ａ、２６ｂ、制御ゲート電極２４及びサイドウォール３００上に絶縁膜２７が形成されている。ソース電極又はドレイン電極２８ａ、２８ｂは絶縁膜２７に形成されたコンタクトホールを介して第１の不純物領域３０６ａ、３０６ｂに電気的に接続され、ゲート配線２８ｃは絶縁膜２７に形成されたコンタクトホールを介して制御ゲート電極２４に電気的に接続されている。なお、ソース電極又はドレイン電極２８ａ、２８ｂと第１の不純物領域３０６ａ、３０６ｂとは、導電層２６ａ、２６ｂを介して電気的に接続されている。また絶縁膜２７上に平坦化用の絶縁膜を形成してもよい。
【００９３】
次に、図１４（Ａ）に示す不揮発性メモリ素子の作製方法について説明する。ただし、この作製方法の多くは実施形態２と重複する。したがってここでは実施形態２と異なる工程、浮遊ゲート電極２０を形成する工程、第１の不純物領域等を形成する工程について説明する。
【００９４】
半導体層１４上に第１の絶縁膜１６を形成した後、第１の導電層１９ａを形成し、さらに第１の導電層１９ａの上に第２の導電層１９ｂを形成する（図１５（Ａ））。第１の導電層１９ａと第２の導電層１９ｂとは、それぞれ異なる導電物を用いて形成されていることが好ましい。第１の導電層１９ａは、第１の絶縁膜１６との密着性がよい導電物を用いて形成されることが好ましく、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、シリコン（Ｓｉ）等を用いて形成されていることが好ましい。また、第１の導電層の膜厚は２５ｎｍ以上３５ｎｍ以下の範囲で形成するのが好ましい。
【００９５】
第２の導電層１９ｂは、抵抗率の低い導電物を用いて形成されていることが好ましく、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはこれらの金属を主成分として含む合金、或いは金属化合物等を用いて形成されていることが好ましい。合金としては、アルミニウムと珪素との合金、アルミニウムとネオジウムとの合金等が挙げられる。また金属化合物としては窒化タングステン等が挙げられる。また、第２の導電層の膜厚は１００ｎｍ以上６００ｎｍ以下の範囲で形成するのが好ましい。
【００９６】
第１の導電層１９ａと第２の導電層１９ｂの形成方法について特に限定はなく、スパッタリング法、蒸着法等、いずれの方法を用いてもよい。
【００９７】
次いで、マスク３０８を第２の導電層１９ｂ上に形成する。そして、第１の導電層１９ａと第２の導電層１９ｂとをエッチングし、第１の浮遊ゲート電極２０ａ、第３の導電層１９ｃを、それぞれ導電層の側壁がそれぞれの導電層の水平面に対し傾斜を有するような形状となるように形成する（図１５（Ｂ））。
【００９８】
次いで、マスク３０８を設けたまま、第３の導電層１９ｃを選択的にエッチングし、第２の浮遊ゲート電極２０ｂを形成する。このとき第２の浮遊ゲート電極２０ｂの側壁が水平面に対し垂直になるように異方性の高い条件でエッチングし加工することが好ましい。このようにして、第１の絶縁膜１６側に設けられた第１の浮遊ゲート電極２０ａの上に、第１の浮遊ゲート電極２０ａよりも幅が短い（すなわちゲート長が短い）第２の浮遊ゲート電極２０ｂが形成される（図１５（Ｃ））。本実施の形態では、第１の浮遊ゲート電極２０ａと第２の浮遊ゲート電極２０ｂとがそれぞれ組み合わせられたものを浮遊ゲート電極２０という。
【００９９】
次に、浮遊ゲート電極２０をマスクとして、ｎ型又はｐ型の不純物を添加し、第１の不純物領域３０６ａ、３０６ｂ、第２の不純物領域３０７ａ、３０７ｂを設ける（図１５（Ｄ））。また、第２の不純物領域３０７ａ、３０７ｂは第１の浮遊ゲート電極２０ａによって低濃度不純物領域となる。なお、第２の不純物領域３０７ａ、３０７ｂに挟まれた部分はチャネル形成領域２９となる。
【０１００】
図１５（Ｄ）の構造を作製した後は、実施形態２に示した方法によってサイドウォール３００を形成し、制御ゲート電極２４、導電層２６ａ、２６ｂを形成し、絶縁膜２７を形成し、ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃを形成して図１４（Ａ）に示した構成が完成する。
【０１０１】
なお、本実施の形態では、制御ゲート電極２４にサイドウォール３００を設ける構成としたが必ずしも設ける必要はなく、実施の形態１で説明したようにサイドウォールを設けない構成としてもよい。
【０１０２】
また、図１４（Ｂ）に示すように第１の不純物領域３１２ａ、３１２ｂ、第２の不純物領域３１１ａ、３１１ｂ、第３の不純物領域３１０ａ、３１０ｂを設ける構成としてもよい。ここで、第１の不純物領域３１２ａ、３１２ｂは、ソース領域又はドレイン領域として機能する。
【０１０３】
図１５（Ｄ）の構造を作製した後、実施形態２に示した方法によって、図１６（Ａ）に示すように第２の絶縁膜２２を形成し、サイドウォール３００を形成し、制御ゲート電極２４、導電層２６ａ、２６ｂを形成する。
【０１０４】
次にｎ型又はｐ型の不純物を添加する。ｎ型又はｐ型の不純物は、第１の不純物領域及び第２の不純物領域に添加したものと同じ導電性を付与するものを用いる。制御ゲート電極２４の下には不純物は添加されず、第１の不純物領域３１２ａ、３１２ｂ、第２の不純物領域３１１ａ、３１１ｂ及び第３の不純物領域３１０ａ、３１０ｂを形成することができる。この場合、第１の不純物領域３１２ａ、３１２ｂに含まれるｎ型又はｐ型の不純物濃度は、第２の不純物領域３１１ａ、３１１ｂに含まれるｎ型又はｐ型の不純物濃度よりも大きく、第２の不純物領域３１１ａ、３１１ｂに含まれるｎ型又はｐ型の不純物濃度は、第３の不純物領域３１０ａ、３１０ｂに含まれるｎ型又はｐ型の不純物濃度よりも大きくなる。
【０１０５】
そして、実施の形態１で説明したように、制御ゲート電極２４、導電層２６ａ、２６ｂ等の上に、絶縁膜２７を形成し、ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃを形成すると図１６（Ｂ）、図１４（Ｂ）に示した構成が完成する。
【０１０６】
本実施の形態では、第１の不純物領域３１２ａ、３１２ｂとソース電極又はドレイン電極２８ａ、２８ｂとの間に導電層２６ａ、２６ｂが設けられている。よって、第３の絶縁膜２７をエッチングする際に、半導体層までエッチングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよいメモリを作製することが可能となる。
【０１０７】
以下、本発明に係る不揮発性半導体記憶装置について説明する。以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。
【実施例１】
【０１０８】
本実施例では、不揮発性半導体記憶装置の作製工程の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。図５に、本実施例で説明する不揮発性半導体記憶装置におけるメモリ部の模式図を示す。
【０１０９】
本実施例で示すメモリ部は、制御用トランジスタＳと不揮発性メモリ素子Ｍを有するメモリセルが複数設けられている。図５では、制御用トランジスタＳ０１と不揮発性メモリ素子Ｍ０１により一つのメモリセルＭＳ０１が形成されている。また、同様に、制御用トランジスタＳ０２と不揮発性メモリ素子Ｍ０２、制御用トランジスタＳ０３と不揮発性メモリ素子Ｍ０３、制御用トランジスタＳ１１と不揮発性メモリ素子Ｍ１１、制御用トランジスタＳ１２と不揮発性メモリ素子Ｍ１２、制御用トランジスタＳ１３と不揮発性メモリ素子Ｍ１３とによりメモリセルが形成されている。
【０１１０】
制御用トランジスタＳ０１のゲート電極はワード線ＷＬ１に接続され、ソース又はドレインの一方はビット線ＢＬ０に接続され、他方は不揮発性メモリ素子Ｍ０１のソース又はドレインに接続されている。また、不揮発性メモリ素子Ｍ０１のゲート電極はワード線ＷＬ１１に接続され、ソース又はドレインの一方は制御用トランジスタＳ０１のソース又はドレインに接続され、他方はソース線ＳＬに接続されている。
【０１１１】
なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
【０１１２】
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁膜を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁膜を形成する場合に関して以下に図面を参照して説明する。なお、図１７（Ａ）、１８（Ａ）１９（Ａ）はメモリ部の素子の上面図を示し、図１７（Ｂ）、１８（Ｂ）、１９（Ｂ）はロジック部の素子の上面図を示し、図２０〜２４には図１７〜１９におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。また、本実施例では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設ける薄膜トランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
【０１１３】
まず、基板１００上に絶縁膜１０２を介して島状の半導体層１０４、１０６、１０８、１１０を形成し、当該島状の半導体層１０４、１０６、１０８、１１０を覆うように第１の絶縁膜１１２、１１４、１１６、１１８をそれぞれ形成する（図２０（Ａ））。
【０１１４】
島状の半導体層１０４、１０６、１０８、１１０は、基板１００上にあらかじめ形成された絶縁膜１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。
【０１１５】
また、レーザー光の照射によって半導体層の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体層に照射すると、連続的に半導体層にエネルギーが与えられるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
【０１１６】
基板１００は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【０１１７】
絶縁膜１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。例えば、絶縁膜１０２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜１０２を形成することによって、基板１００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１００として石英を用いるような場合には絶縁膜１０２を省略してもよい。
【０１１８】
第１の絶縁膜１１２、１１４、１１６、１１８は、半導体層１０４、１０６、１０８、１１０に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層１０４、１０６、１０８、１１０に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層１０４、１０６、１０８、１１０上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁膜１１２、１１４、１１６、１１８を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。
【０１１９】
例えば、半導体層１０４、１０６、１０８、１１０としてＳｉを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁膜１１２、１１４、１１６、１１８として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により半導体層１０４、１０６、１０８、１１０に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層１０４、１０６、１０８、１１０に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸素と窒素を有する膜（以下、「酸窒化珪素膜」と記す）が形成され、第１の絶縁膜１１２、１１４、１１６、１１８は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。
【０１２０】
ここでは、第１の絶縁膜１１２、１１４、１１６、１１８を８ｎｍ以上２０ｎｍ以下、好ましくは８ｎｍ以上１０ｎｍ以下で形成する。例えば、高密度プラズマ処理により半導体層１０４、１０６、１０８、１１０に酸化処理を行い当該半導体層１０４、１０６、１０８、１１０の表面に１０ｎｍ程度の酸化珪素膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化珪素膜の表面に２ｎｍ程度の酸窒化珪素膜を形成する。この場合、半導体層１０４、１０６、１０８、１１０の表面に形成された酸化珪素膜の膜厚は、８ｎｍ程度となっている。これは、酸窒化珪素膜が形成された分だけ減少するためである。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
【０１２１】
なお、高密度プラズマ処理により半導体層を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体層を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。
【０１２２】
希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁膜１１２、１１４、１１６、１１８は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁膜１１２、１１４、１１６、１１８にＡｒが含まれている場合がある。
【０１２３】
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１００上に形成された被処理物（ここでは、半導体層１０４、１０６、１０８、１１０）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成する際には、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。
【０１２４】
本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１ｓｃｃｍ以上１００ｓｃｃｍ以下、水素を０．１ｓｃｃｍ以上１００ｓｃｃｍ以下、アルゴンを１００ｓｃｃｍ以上５０００ｓｃｃｍ以下として導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【０１２５】
また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０ｓｃｃｍ以上２０００ｓｃｃｍ以下、アルゴンを１００ｓｃｃｍ以上１００００ｓｃｃｍ以下として導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。
【０１２６】
本実施例において、メモリ部に設けられた半導体層１０８上に形成される第１の絶縁膜１１６は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第１の絶縁膜１１６の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁膜１１６の膜厚が薄いほど、後に形成される浮遊ゲートに低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低減することができる。そのため、第１の絶縁膜１１２、１１４、１１６、１１８は、膜厚を薄く形成することが好ましい。
【０１２７】
一般的に、半導体層上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第１の絶縁膜１１２、１１４、１１６、１１８を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁膜を形成した場合には、半導体層の端部の被覆が十分でなく、後に第１の絶縁膜１１６上に形成される導電層等と半導体層とがリークする場合がある。従って、本実施例で示すように、高密度プラズマ処理により第１の絶縁膜１１２、１１４、１１６、１１８を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁膜より緻密な絶縁膜を形成することができ、また、半導体層１０４、１０６、１０８、１１０の端部を第１の絶縁膜１１２、１１４、１１６、１１８で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第１の絶縁膜１１２、１１４、１１６、１１８を形成した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。
【０１２８】
その後、第１の絶縁膜１１２、１１４、１１６、１１８上にレジスト１２３を形成して、半導体層１１０表面が部分的に露出するように、半導体層１１０上に形成された第１の絶縁膜１１８を選択的に除去する。そして、第１の絶縁膜１１８に覆われた部分をマスクとして半導体層１１０に不純物元素を導入することによって、不純物領域１６２を形成する（図２０（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を半導体層１１０に導入する。なお、不純物領域１６２は、ソース領域又はドレイン領域として機能する。
【０１２９】
そして、レジスト１２３を除去して、第１の絶縁膜１１２、１１４、１１６、１１８及び半導体層１１０に形成された不純物領域１６２を覆うように第１の導電層１２０を形成する（図２０（Ｃ））。本実施例では、後の工程で半導体層１１０に不純物を導入しやすくするために、第１の導電層１２０は１０ｎｍ以上５０ｎｍ以下の膜厚で形成するとよい。
【０１３０】
第１の導電層１２０は、スパッタ法又はＣＶＤ法によりタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜）を形成する。前記シリコン膜に対しては、リンやボロンなどの不純物を添加してもよい。また、ゲルマニウムやゲルマニウム化合物膜等で形成してもよい。
【０１３１】
次に、第１の絶縁膜１１２、１１４、１１６、１１８上に形成された第１の導電層１２０を選択的に除去し、半導体層１０４、１０６、１０８、１１０上に部分的に第１の導電層１２０を残存させ、第２の導電層１２１、１２７を形成する（図２１（Ａ））。ここでは、半導体層１０４、１０６、１０８、１１０上に形成された第１の導電層１２０を部分的にレジスト１２２で覆い、第１の導電層１２０をエッチングすることによって第１の導電層１２０を選択的に除去する（図１７、図２１（Ａ））。なお、ここでは、半導体層１１０の不純物領域１６２に挟まれたチャネル形成領域１６０上の導電層１２０を除去し、半導体層１１０上に形成された第２の導電層１２７は、半導体層１１０の不純物領域１６２上に接するように形成する。ここで、半導体層１０８上に形成された第２の導電層１２１は、メモリ部の浮遊ゲート電極として機能する。
【０１３２】
次に、半導体層１０６、１０８の特定の領域に不純物領域を形成する。ここでは、半導体層１０４、１１０を覆うようにレジスト１２４を形成し、当該レジスト１２４又は第２の導電層１２１に覆われていない半導体層１０６、１０８に不純物元素を導入することによって、不純物領域１２６、１５６を形成する（図２１（Ｂ））。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を半導体層１０６、１０８に導入する。なお、不純物領域１２６、１５６は、ソース領域又はドレイン領域として機能する。
【０１３３】
次に、半導体層１０４の特定の領域に不純物領域を形成する。ここでは、半導体層１０４、１１０を覆うレジスト１２４を除去し、半導体層１０６、１０８、１１０を覆うようにレジスト１６４を形成し、当該レジスト１６４又は半導体層１０４上の第２の導電層１２１に覆われていない半導体層１０４に不純物元素を導入することによって、不純物領域１２５を形成する（図２１（Ｃ））。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を半導体層１０４に導入する。なお、不純物領域１２５は、ソース領域又はドレイン領域として機能する。
【０１３４】
次に、半導体層１０４、１０６、１０８、１１０を覆うように、第２の導電層１２１、１２５、第１の絶縁膜１１２、１１４、１１６、１１８上に第２の絶縁膜１２８を形成する（図２２（Ａ））。
【０１３５】
第２の絶縁膜１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁膜１２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を２０ｎｍ以上６０ｎｍ以下の膜厚で形成する。また、第２の絶縁膜１２８を３層構造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２の絶縁膜として窒化珪素膜を形成し、第３の絶縁膜として酸化窒化シリコン膜を形成する。また、他にも第２の絶縁膜１２８として、ゲルマニウムの窒化物を用いてもよい。
【０１３６】
なお、半導体層１０８の上方に形成された第２の絶縁膜１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能する。
【０１３７】
次に、半導体層１０４、１０６、１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うようにレジスト１３０を形成する（図２２（Ｂ））。なお、半導体層１０４、１０６、１０８の上方に形成されるレジスト１３０は、第２の導電層１２１の上方を覆い、不純物領域１２５、１２６、１５６の上方の一部を覆わないように形成する。その後、エッチングして不純物領域１２５、１２６、１５６の一部が露出するように第２の絶縁膜１２８を除去する。
【０１３８】
次に、半導体層１０４、１０６、１０８、１１０を覆うように導電層１３６を形成する（図２３（Ａ）参照）。ここでは、導電層として、導電層１３６を単層で形成した例を示している。もちろん、導電層は、２層又は３層以上の積層構造で形成してもよい。
【０１３９】
導電層１３６としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１４０】
ここでは、導電層１３６としてタングステンを用いて形成する。また、他にも、導電層１３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用いることができる。
【０１４１】
次に、導電層１３６を選択的にエッチングして除去することによって、半導体層１０４、１０６、１０８、１１０の上方の一部に導電層１３６を残存させて、半導体層１０４、１０６、１０８上に形成された第２の導電層１２１上に、第３の導電層１４０、１４２、１４４を形成し、半導体層１１０に形成されたチャネル形成領域１６０の上方に第３の導電層１４６を形成する。また、半導体層１０４、１０６、１０８の不純物領域１２５、１２６、１５６上の一部に導電層１３６を残存させ、第３の導電層１３８を形成する（図２３（Ｂ）、図１８参照）。なお、メモリ部の半導体層１０８の上方に形成される導電層１４４は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、半導体層１１０の上方に設けられた導電層１４６は、後に完成するトランジスタにおいてゲート電極として機能する。また、半導体層１０４上に形成された導電層１４０は、第２の導電層１２１と導通させることにより、導電層１４０と導電層１２１とが後に完成するトランジスタにおいてゲート電極として機能する。また、半導体層１０６上に形成された導電層１４２は、第２の導電層１２１と導通させることにより、導電層１４２と導電層１２１とが後に完成するトランジスタにおいてゲート電極として機能する。
【０１４２】
次に、第２の絶縁膜１２８、第３の導電層１３８、１４０、１４２、１４４、１４６を覆うように絶縁膜１７２を形成する。その後、当該絶縁膜１７２上に選択的にレジストを形成し、ドライエッチングすることにより第２の導電層１２７、第３の導電層１３８が露出するコンタクトホールを形成する。そして、該コンタクトホールを介して、第２の導電層１２７、第３の導電層１３８と接する導電層１７４を形成する（図２４、図１９参照）。なお、半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１２５、１２６、１５６、１６２と導電層１７４とは電気的に接続している。また、導電層１７４は、ソース配線又はドレイン配線として機能する。
【０１４３】
絶縁膜１７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１４４】
導電層１７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層１７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層１７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【０１４５】
本実施の形態では、ソース領域又はドレイン領域として機能する不純物領域とソース電極又はドレイン電極として機能する配線との間に第３の導電層が設けられている。よって、第３の導電層上に設けられた絶縁膜をエッチングする際に、半導体層までエッチングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよいメモリを作製することが可能となる。本実施例でしめしたように、メモリ部に加えてロジック部のトランジスタにおいても、本発明の構造を有することにより、さらにコンタクト抵抗値の増大を防ぎ、性能のよい不揮発性半導体記憶装置を作製することができる。本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例２】
【０１４６】
本実施例では、上記実施例１で示した構造において、一つの島状の半導体層に複数の不揮発性メモリ素子を設けた場合に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２５は上面図を示し、図２６は図２５におけるＥ−Ｆ間、Ｇ−Ｈ間の断面図を示している。
【０１４７】
本実施例で示す不揮発性半導体記憶装置は、ビット線ＢＬ０、ＢＬ１にそれぞれ電気的に接続された島状の半導体層２００ａ、２００ｂが設けられており、島状の半導体層２００ａ、２００ｂの各々に複数の不揮発性メモリ素子が設けられている（図２５、２６参照）。具体的には、半導体層２００ａにおいて、選択トランジスタＳ０１、Ｓ０２の間に複数の不揮発性メモリ素子Ｍ０〜Ｍ３１を有するＮＡＮＤセル２０２ａが設けられている。また、半導体層２００ｂにおいても、選択トランジスタの間に複数の不揮発性メモリ素子を有するＮＡＮＤセル２０２ｂが設けられている。また、半導体層２００ａ、２００ｂを分離して設けることによって、隣接するＮＡＮＤセル２０２ａとＮＡＮＤセル２０２ｂを絶縁分離することが可能となる。
【０１４８】
また、一つの島状の半導体層に複数の不揮発性メモリ素子を設けることによって、より不揮発性メモリ素子の集積化が可能となり、大容量の不揮発性半導体記憶装置を形成することができる。
【０１４９】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例３】
【０１５０】
本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０１５１】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図２７（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０１５２】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
【０１５３】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１５４】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１５５】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２７（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２７（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０１５６】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２８に示す。
【０１５７】
図２８（Ａ）、（Ｂ）は、デジタルカメラを示している。図２８（Ｂ）は、図２８（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。
【０１５８】
また、図２８（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。
【０１５９】
また、図２８（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図２８（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０ギガバイト以上２００ギガバイト（ＧＢ）以下のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１６０】
また、図２８（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４等を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０ギガバイト以上２００ギガバイト（ＧＢ）以下のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１６１】
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【０１６２】
【図１】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図２】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図４】プラズマ処理装置の構成を説明する図。
【図５】不揮発性メモリセルアレイの等価回路の一例を示す図。
【図６】ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図７】ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図８】ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図。
【図９】ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図。
【図１０】不揮発性半導体記憶装置の回路ブロック図の一例を示す図。
【図１１】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図１２】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１３】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１４】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図１５】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１６】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１７】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図１８】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図１９】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図２０】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２１】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２２】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２３】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２４】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２５】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図２６】本発明の不揮発性半導体記憶装置の一例を示す図。
【図２７】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図２８】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図２９】従来の不揮発性半導体記憶装置の構成を説明するための図。
【符号の説明】
【０１６３】
１０    基板
１２    下地絶縁膜
１４    半導体層
１６    絶縁膜
２０    浮遊ゲート電極
２２    絶縁膜
２４    制御ゲート電極
２６ａ、２６ｂ    導電層
２７    絶縁膜
２９    チャネル形成領域
【図１】
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【図２】
0005132171.tif 000003
【図３】
0005132171.tif 000004
【図４】
0005132171.tif 000005
【図５】
0005132171.tif 000006
【図６】
0005132171.tif 000007
【図７】
0005132171.tif 000008
【図８】
0005132171.tif 000009
【図９】
0005132171.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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