(57)【特許請求の範囲】
【請求項１】
シリコン基板上にゲート絶縁膜を介してゲート電極を形成する第１工程と、
前記シリコン基板を掘り下げる部分を開口する形状のレジストパターンを、当該シリコン基板上に形成する第２工程と、
前記ゲート電極および前記レジストパターンをマスクにしたエッチングにより、前記シリコン基板の表面層を掘り下げる第３工程と、
酸化処理によって、前記掘り下げられたシリコン基板の表面に酸化膜を成長させる第４工程と、
フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応により、前記酸化膜を除去する第５工程と、
前記第４工程と第５工程とを２回以上繰り返した後、前記酸化膜が除去された面に、シリコンゲルマニウム層をエピタキシャル成長させる第６工程とを含み、
前記第３工程の後の前記第４工程では、アッシング処理を含む前記酸化処理により前記レジストパターンの除去処理を行い、
前記第５工程の後の前記第４工程では、前記酸化処理をウェット処理で行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３工程のエッチングによって生じた前記シリコン基板の表面層のダメージが除去されるまで、前記第４工程と第５工程とを繰り返し行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第３工程の前に、堆積成膜された酸化シリコン膜を用いて前記ゲート電極の側壁にサイドウォールを形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１工程の前に、堆積成膜された酸化シリコン膜を用いて前記シリコン基板の表面側に素子分離を形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にはゲート脇に埋め込まれたシリコンゲルマニウムをソース／ドレインとして用いた構成の半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型のトランジスタを備えた半導体装置においては、シリコン基板への応力印加によってキャリア移動度を向上させる技術が積極的に利用されている。このような技術の一つとして、例えばｐ型のＭＯＳトランジスタ（ＰＭＯＳ）においては、トランジスタのソース／ドレイン（Ｓ／Ｄ）として、シリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長によって形成し、チャネル領域に応力を与える手法が提案されている（例えば、下記非特許文献1参照）。
【０００３】
このような構成の半導体装置の製造は、例えば次のように図７のフローチャートに従った各工程が行われる。先ず、シリコン基板の表面側に素子分離領域を形成し、素子分離領域で分離されたアクティブ領域上を横切るように、ゲート絶縁膜を介して上部にオフセット絶縁膜が設けられたゲート電極を形成し、これらの側壁に絶縁性のサイドウォールを形成する（ステップＳ２０１）。以上までは、通常のＭＯＳプロセスと同様に行なう。
【０００４】
その後、ＰＭＯＳ領域以外をレジストパターンで覆った後、このレジストパターンと共にオフセット絶縁膜およびサイドウォールをマスクにして、ＰＭＯＳ領域においてアクティブ領域に露出したシリコン基板部分をエッチングによって掘り下げる、いわゆるリセスエッチングを行う（ステップＳ２０２）。次に、アッシングによってレジストパターンを除去する（ステップＳ２０３）。その後、硫酸と過酸化水素の混合薬液を用いた洗浄（いわゆるＳＨ洗浄）を行い（ステップＳ２０４）、さらにアンモニアと過酸化水素の混合薬液を用いた洗浄（いわゆるＳＣ−１洗浄）を行う（ステップＳ２０５）。次いで、ステップＳ２０２のリセスエッチングで生じたダメージを、アッシングやその後の洗浄によって生じた自然酸化膜と共に希フッ酸（ＤＨＦ）を用いてエッチング除去するオーバーエッチングを行う（ステップＳ２０６）。
【０００５】
以上の後、リセスエッチングによって掘り下げてオーバーエッチングした面に、ＳｉＧｅ層をエピタキシャル成長させてＳ／Ｄを形成する（ステップＳ２０７）。
【０００６】
【非特許文献１】P.Bai他，「A 65nm Logic Technology Featuring 35nm Gate Lengths, Enhanced Channel Strain,8 Cu Interconnect Layers, Low-k ILD and 0.57μm2 SRAM Cell」,Institute of Electrical and Electronics Engineers(IEEE)、nternational Electron Devices Meeting（IEDM）、2004年12月、p.657-660
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上のような製造方法においては、ＳｉＧｅ層をエピタキシャル成長させてＳ／Ｄを形成する前処理として、リセスエッチングのダメージを自然酸化膜と共に除去するための工程で、希フッ酸（ＤＨＦ）を用いたオーバーエッチングを行っている（図７、ステップＳ２０６）。しかしながら、リセスエッチングの際に生じたダメージは、自然酸化膜よりも深い位置にまで達している場合が多い。このため、希フッ酸によって自然酸化膜をエッチングしても、自然酸化膜よりも深い位置のダメージを除去することができず、ＳｉＧｅ層をエピタキシャル成長させる面にダメージ層が残り、結晶状態の良好なＳｉＧｅ層をエピタキシャル成長させることができない。
【０００８】
さらに、希フッ酸（ＤＨＦ）は、ＣＶＤ法などの堆積成膜法によって形成した酸化シリコン膜に対するエッチングレートが非常に高く、熱酸化膜などの酸化処理によって成長させた酸化シリコン膜のエッチングレートを1とした場合の５〜７倍となる。このため、上述したステップＳ２０６においては、自然酸化膜を除去する間に、素子分離やサイドウォールを構成する酸化シリコン膜のエッチングが過度に進み、デバイスの加工形状が悪化する。これを防止するために、希フッ酸によるオーバーエッチング量を少なくすると、自然酸化膜を除去しきれず、ＳｉＧｅ層のエピタキシャル成長が困難になる。
【０００９】
そこで本発明は、デバイスの加工形状を悪化させることなくリセスエッチングによるダメージを十分に取り除くことが可能で、これによりシリコン基板をリセスエッチングしたエッチング面上に結晶状態の良好なＳｉＧｅ層を十分にエピタキシャル成長させることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するための本発明の半導体装置の製造方法は、次のような工程を順に行う。先ず第１工程では、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。次に、第２工程では、シリコン基板を掘り下げる部分を開口する形状のレジストパターンを、当該シリコン基板上に形成する。その後第３工程では、ゲート電極およびレジストパターンをマスクにしたエッチングにより、シリコン基板の表面層を掘り下げる。その後第４工程では、掘り下げられたシリコン基板の表面にアッシング処理を含む酸化処理によって酸化膜を成長させる。次の第５工程では、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応により、酸化膜を除去する。そして、酸化処理をウェット処理で行うことで酸化膜を成長させる第４工程と、この酸化膜を除去する第５工程とを２回以上繰り返した後の第６工程では、第５工程において酸化膜が除去された面に、シリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させる。
【００１１】
このような構成の半導体装置の製造方法では、ゲート電極をマスクにしてシリコン基板の表面をエッチングして掘り下げるリセスエッチング（第３工程）の後、掘り下げたシリコン基板の表面の酸化処理（第４工程）と、この酸化処理によって成長させた酸化膜の除去（第５工程）とを２回以上繰り返し行う構成となっている。これにより、第３工程でのエッチングによるダメージが深い位置にまで達していた場合であっても、酸化膜の成長と除去とを繰り返すことで、このダメージを完全に除去することができる。
【００１２】
しかも、酸化膜の除去（第５工程）として行う表面ガスエッチング反応は、堆積成膜された酸化シリコンのエッチングレートが、酸化処理によって成長させた酸化シリコンのエッチングレートよりも遅い。したがって、シリコン基板上に堆積成膜された酸化シリコン膜が過度にエッチングされることはなく、デバイスの加工形状が良好に維持されるい。
【発明の効果】
【００１３】
以上説明したように本発明の半導体装置の製造方法によれば、デバイスの加工形状を維持した状態でリセスエッチングによるダメージを十分に取り除くことが可能で、これによりシリコン基板をリセスエッチングしたエッチング面上に結晶状態の良好なＳｉＧｅ層を十分にエピタキシャル成長させることが可能になる。この結果、ＳｉＧｅ層によってチャネル領域を歪ませてキャリア移動度を十分に向上させた半導体装置の実現が可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各実施形態においては、図２〜図４の断面工程図に基づき、さらに各実施形態に特徴的な工程手順を示した各フローチャートを用いて半導体装置の製造方法を説明する。
【００１５】
＜第1実施形態＞
本第1実施形態においては、図１のフローチャートのステップＳ１〜ステップＳ９の順に、図２〜図４の断面工程図を用いて製造方法を説明する。
【００１６】
先ず、ステップＳ１では、シリコン基板の表面側にゲート電極等の構成要素を形成する。
【００１７】
この場合、先ず図２（１）に示すように、単結晶シリコンからなるシリコン基板１を用意し、その表面側に素子分離３を形成する。この際、例えば、シリコン基板１の表面側に溝を形成し、この溝内に絶縁膜を埋め込んだＳＴＩ（shallow trench isolation）構造の素子分離３を形成する。溝内を埋め込む絶縁膜としては、例えばＨＤＰ（high density plasma）−ＣＶＤ（chemical vapor deposition）法によって堆積成膜した酸化シリコン膜（以下、ＨＤＰ膜と記す）を用いる。
【００１８】
次に、素子分離３で分離されたシリコン基板１のアクティブ領域１ａ上を横切る形状で、ゲート絶縁膜５を介してポリシリコンからなるゲート電極７をパターン形成する。この際、ゲート電極７上にオフセット絶縁膜９が設けられるように、ゲート絶縁膜５、ゲート電極７、およびオフセット絶縁膜９を構成する各材料膜を積層成膜した後に、これらの積層膜をパターンエッチングする。
【００１９】
次いで、ゲート絶縁膜５、ゲート電極７、およびオフセット絶縁膜９の側壁に、絶縁性のサイドウォール１１を形成する。このサイドウォール１１は、ＴＥＯＳ膜１１-1、窒化シリコン膜１１-2、およびＴＥＯＳ膜１１-3からなる３層構造として形成する。ここでＴＥＯＳ膜１１-1とは、ＴＥＯＳ（tetraethoxy silane）ガスを用いたＣＶＤ法によって堆積成膜された酸化シリコン膜である。
【００２０】
このような３層構造のサイドウォール１１を形成するには、先ず、オフセット絶縁膜９以下を覆う状態で、ＴＥＯＳ膜１１-1および窒化シリコン膜１１-2を順次成膜する。次に、窒化シリコン膜１１-2およびその下層のＴＥＯＳ膜１１-1を、シリコン基板１が露出するまでエッチバックする。その後、オフセット絶縁膜９、エッチバック後に側壁に残されたＴＥＯＳ膜１１-1および窒化シリコン膜１１-2を覆う状態で、さらにＴＥＯＳ膜１１-3を成膜し、シリコン基板１が露出するまでＴＥＯＳ膜１１-3をエッチバックする。これにより、図示した３層構造のサイドウォール１１が得られる。
【００２１】
次に、ステップＳ２では、シリコン基板の表面を掘下げるリセスエッチングを行う。
【００２２】
この場合、先ず図２（２）に示すように、シリコン基板１の上部に、ＰＭＯＳ領域１ｐを露出させ、ＮＭＯＳ領域１ｎなどのその他の領域を覆う形状のレジストパターン２１を形成する。
【００２３】
そして、レジストパターン２１、およびＰＭＯＳ領域１ｐにおけるゲート電極７上のオフセット絶縁膜９やサイドウォール１１をマスクにしたエッチングにより、シリコン基板１の表面層を掘り下げるリセスエッチングを行う（図４、ステップＳ２）。このリセスエッチングにおいては、等方性のエッチングを行うことにより、サイドウォール１１の下方にまで掘下げパターン２３が広げられるようにする。
【００２４】
次に、ステップＳ３では、図２（３）に示すように、シリコン基板１の上部からレジストパターン２１を除去する工程を行う。ここでは、アッシング処理によってレジストパターン２１を除去する。
【００２５】
次に、ステップＳ４では、上述したアッシング処理の後洗浄として、硫酸と過酸化水素の混合薬液を用いた洗浄（いわゆるＳＨ洗浄）を行い、さらにステップＳ５においては、アンモニアと過酸化水素の混合薬液を用いた洗浄（いわゆるＳＣ−１洗浄）を行う。
【００２６】
以上のようなステップＳ３〜Ｓ４で示した一連のレジストパターンの除去および洗浄処理は、全てシリコン基板１を酸化させる酸化処理としても作用する。そして、これらの酸化処理により、掘下げパターン２３の底面に、酸化膜(酸化シリコン膜）２５が成長する。
【００２７】
以上の後、ステップＳ６では、図３（４）に示すように、掘下げパターン２３の底面に成長させた酸化膜２５を、フッ酸（ＨＦ）ガスとアンモニア（ＮＨ3）ガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応(Chemical Oxide Remover：ＣＯＲ)によって除去する。
【００２８】
ＣＯＲプロセスにおいては、先ず、第１の処理チャンバ内にＨＦ／ＮＨ3ガスを導入し、それらのガスによる化学反応によりシリコン基板１の表面に形成されている酸化膜をエッチングする。
【００２９】
この際の第１の処理チャンバ内におけるプロセス条件は下記の通りである。
処理チャンバ内圧力      ：１．３〜４．０Ｐａ
ＨＦ流量                ：１０〜５０ｓｃｃｍ
ＮＨ3流量              ：１０〜５０ｓｃｃｍ
Ａｒ（キャリアガス）流量：５０〜１００ｓｃｃｍ
基板温度                ：２０〜４０℃
【００３０】
以上の処理後において、エッチングされた表面上には、ＨＦ／ＮＨ3ガスと酸化膜との反応によって変質した膜が残存している。
【００３１】
そこで、上述したＨＦ／ＮＨ3ガスによって処理されたシリコン基板１は、直ちに第２の処理チャンバ内に搬送され、非酸化性の雰囲気内にいて熱的な処理が行われる。これにより、シリコン基板１の表面に残存している変質した膜を昇華させ除去する。そして、このようなガス供給による化学反応と熱処理による変質した膜の昇華除去とにより、シリコン基板１の露出面上（掘下げパターン２３の底面）に成長させた酸化膜２５を除去する。
【００３２】
この際の第２の処理チャンバ内におけるプロセス条件は下記の通りである。
処理チャンバ内雰囲気：Ｎ2
処理チャンバ内圧力  ：６６〜９３Ｐａ
基板温度            ：１００〜２００℃
【００３３】
以上のような一連のＣＯＲプロセスによる酸化膜除去においては、堆積成膜された酸化シリコンのエッチングレートが、酸化処理によって成長させた酸化シリコンのエッチングレートよりも遅い。例えば、熱酸化膜のエッチング量を1とした時にＴＥＯＳ膜のエッチング量は０．５〜１．０程度である。これに対して、希フッ酸（ＤＨＦ）を用いたウェットエッチングにおいては、熱酸化膜のエッチング量を１とした時のＴＥＯＳ膜のエッチング量は５〜７程度にもなる。
【００３４】
次に、ステップＳ７では、前のステップＳ６に行ったＣＯＲプロセスが１回目であるか否かを判断する。
【００３５】
そして、１回目である(Ｙｅｓ）と判断された場合には、酸化処理の工程に戻り、図３（５）に示すように、再び酸化処理によって掘下げパターン２３の底面に酸化膜２７を成長させる工程を行う。この際、例えばステップＳ３のアッシング処理にまで戻って、さらにステップＳ４およびステップＳ５を行い酸化膜２７を成長させるか、またはステップＳ４のＳＨ洗浄にまで戻っても良い。
【００３６】
その後は、ステップＳ６のＣＯＲプロセスによって酸化膜を除去する工程を再び行う。これにより、図３（６）に示すように、再度の酸化処理によって成長させた酸化膜２７を除去して掘下げパターン２３の底面にシリコン基板１を露出させる。
【００３７】
しかる後、ステップＳ７においては、前回のＣＯＲプロセスが１回目ではない（Ｎｏ）と判断されて次のステップＳ８に進む。ステップＳ８では、掘下げパターンの底面のダメージが除去されたか否かを判断する。ここでは、ステップＳ２のリセスエッチングで掘下げパターンの底面に加わるダメージが、ステップＳ３（またはステップＳ４）〜ステップＳ６までの繰り返しを何回行うことで除去されるかをあらかじめ試験的に求めておき、求められた所定の回数が繰り返された場合にダメージが除去されたと判断しても良い。
【００３８】
そして、このステップＳ８において、ダメージが除去されたと判断されるまで、ステップＳ３（またはステップＳ４）にまで戻ってステップＳ８までを繰り返し行い、ダメージが除去された（Ｙｅｓ）場合に次のステップＳ９に進む。
【００３９】
その後、ステップＳ９では、図４に示すように、ＣＯＲプロセスによって酸化膜（２７）が除去された掘下げパターン２３内に、ＳｉＧｅ層２９をエピタキシャル成長させてソース／ドレイン（Ｓ／Ｄ）を形成する。尚、この際、必要に応じて他の領域へのＳｉＧｅ層の形成を防止するためのカバー膜を設ける。
【００４０】
以上のようにして、シリコン基板１の表面側に、ＳｉＧｅ層２９からなるＳ／Ｄをエピタキシャル成長させた後、Ｓ／Ｄにｐ型の不純物を導入することにより、チャネル領域に圧縮応力を加えたＰＭＯＳ３１が得られる。尚、ここではｐ型の不純物に換えてＳ／Ｄにｎ型の不純物を導入することでＮ型のＭＯＳトランジスタが得られる。
【００４１】
以上の製造方法によれば、図２（２）を用いて説明したシリコン基板１の表面をエッチングして掘り下げるリセスエッチング（Ｓ２）の後、図２（３）〜図３（６）のように掘り下げたシリコン基板１の表面の酸化処理と、この酸化処理によって成長させた酸化膜の除去とを２回以上繰り返し行う構成となっている。これにより、上述したリセスエッチングによるダメージが深い位置にまで達していた場合であっても、酸化膜の成長と除去とを繰り返すことで、このダメージを完全に除去することができる。
【００４２】
しかも、酸化膜の除去（Ｓ６）として行うＣＯＲプロセス（表面ガスエッチング反応）は、上述したように堆積成膜された酸化シリコンのエッチングレートが、酸化処理によって成長させた酸化シリコンのエッチングレートよりも遅い。したがって、シリコン基板１上に堆積成膜された酸化シリコン膜を用いてなるサイドウォール１１や素子分離３が、この酸化膜除去の工程（Ｓ６）で過度にエッチングされることはなく、デバイスの加工精度を良好に維持することができる。
【００４３】
以上のことから、本第１実施形態の製造方法によれば、デバイスの加工形状を維持した状態でリセスエッチングによるダメージを十分に取り除くことが可能で、これによりシリコン基板１をリセスエッチングしたエッチング面上に結晶状態の良好なＳｉＧｅ層２９を十分にエピタキシャル成長させることが可能になる。この結果、Ｓ／Ｄとして形成したＳｉＧｅ層２９によってチャネル領域を歪ませてキャリア移動度を十分に向上させた半導体装置（ＰＭＯＳ３１）の実現が可能になる。
【００４４】
＜第２実施形態＞
図５は、第２実施形態の製造方法を説明するためのフローチャートである。この図に示す第２実施形態の製造方法が、図１のフローチャートを用いて説明した第１実施形態の製造方法と異なるところは、２回目以降の酸化処理をオゾン処理に変更した点にあり、他の手順は第１実施形態と同様である。
【００４５】
すなわち、図５のステップＳ１〜ステップＳ６までを上述した第１実施形態と同様に行う。その後、ステップＳ７において前回のＣＯＲプロセスが１回目である（Ｙｅｓ）と判断された場合、および次のステップＳ８において掘下げパターンの底面のダメージが除去されていない（Ｎｏ）と判断されたた場合には、ステップＳ１０に進む。
【００４６】
そして、ステップＳ１０においては、例えばオゾン（Ｏ3）を用いた酸化処理を行う。これにより、図３（５）に示すように、再び掘下げパターン２３の底面に酸化膜２７を成長させる工程を行う。ここでオゾン（Ｏ3）を用いた酸化処理としては、オゾン（Ｏ3）を純粋に溶解させたオゾン水に掘下げパターン２３の底面を晒すウェット処理、オゾン（Ｏ3）プラズマクリーニング、さらにはオゾン（Ｏ3）の蒸気を供給する酸化処理であっても良い。
【００４７】
またステップＳ１０においては、オゾン（Ｏ3）を用いた酸化処理に換えて、酸素ガス（Ｏ2）を用いたＲＩＥ（Reactive Ion Etching）や、塩酸・過酸化水素混合液（ＳＣ−２）を用いたウェット処理を行っても良い。
【００４８】
その後は、ステップＳ６のＣＯＲプロセスによって酸化膜を除去する工程を再び行う。これにより、図３（６）に示すように、再度の酸化処理によって成長させた酸化膜２７を除去して掘下げパターン２３の底面にシリコン基板１を露出させる。
【００４９】
以下、ステップＳ８において掘下げパターンの底面のダメージが除去された（Ｙｅｓ）と判断されるまで、ステップＳ１０のオゾン（Ｏ3）を用いた酸化処理とステップＳ６のＣＯＲプロセスによる酸化膜の除去とを繰り返す。そして、ステップＳ８においてダメージが除去された（Ｙｅｓ）場合に、次のステップＳ９に進む。
【００５０】
ステップＳ９では、第1実施形態と同様に、図４に示すように、ＳｉＧｅ層２９をエピタキシャル成長させてソース／ドレイン（Ｓ／Ｄ）を形成し、さらにＳ／Ｄにｐ型の不純物を導入することによりチャネル領域に圧縮応力を加えたＰＭＯＳ３１が得られる。尚、ここではｐ型の不純物に換えてＳ／Ｄにｎ型の不純物を導入することでＮ型のＭＯＳトランジスタが得られる。
【００５１】
以上の第２実施形態の製造方法であっても、図２（２）を用いて説明したシリコン基板１の表面をエッチングして掘り下げるリセスエッチング（Ｓ２）の後、図２（３）〜図３（６）のように掘り下げたシリコン基板１の表面の酸化処理と、この酸化処理によって成長させた酸化膜のＣＯＲプロセスによる除去とを２回以上繰り返し行う構成である。このため、第１実施形態と同様にリセスエッチングによるダメージを完全に除去することが可能であり、またデバイスの加工精度を良好に維持することができる。そして、第１実施形態と同様に、Ｓ／Ｄとして形成したＳｉＧｅ層２９によってチャネル領域を歪ませてキャリア移動度を十分に向上させた半導体装置（ＰＭＯＳ３１）の実現が可能になる。
【００５２】
さらに、本第２実施形態の製造方法であれば、酸化処理（Ｓ１０）においてウェット処理を選択することにより、シリコン基板１の全面において、酸化処理するパターンの粗密に依存することなく酸化処理を均等に行うことが可能になる。また、酸化処理（Ｓ１０）における酸化処理方法を適宜選択することにより、リセスエッチングによるダメージを除去するために必要な酸化処理（Ｓ１０）と酸化膜の除去（Ｓ６）との繰り返し回数の調整が可能である。
【００５３】
＜第３実施形態＞
図６は、第３実施形態の製造方法を説明するためのフローチャートである。この図に示す第３実施形態の製造方法が、図５のフローチャートを用いて説明した第２実施形態の製造方法と異なるところは、ステップＳ２のリセスエッチングの後のレジスト除去の工程にあり、他の手順は第２実施形態と同様である。
【００５４】
すなわち、ステップＳ２の後のレジスト除去としては、ステップＳ４’における硫酸と過酸化水素の混合薬液を用いたＳＨスピン洗浄と、ステップＳ５’におけるアンモニアと過酸化水素の混合薬液を用いたＳＣ−１スピン洗浄とを行う。これらの薬液を用いた洗浄においては、枚様式のスピン洗浄を採用したことにより、レジストの除去効果を高めた洗浄となっている。
【００５５】
そして、以上のステップＳ４’とその後のステップＳ５’との連続したスピン洗浄によるレジスト除去の後には、第２実施形態で説明したと同様にステップ６〜ステップＳ１０を行い、最終的にステップＳ９においてＳｉＧｅ層をエピタキシャル成長させてＳ／Ｄを形成する。
【００５６】
以上の第３実施形態の製造方法であっても、図２（２）を用いて説明したシリコン基板１の表面をエッチングして掘り下げるリセスエッチング（Ｓ２）の後、図２（３）〜図３（６）のように掘り下げたシリコン基板１の表面の酸化処理と、この酸化処理によって成長させた酸化膜のＣＯＲプロセスによる除去とを２回以上繰り返し行う構成である。このため、第１実施形態と同様にリセスエッチングによるダメージを完全に除去することが可能であり、またデバイスの加工精度を良好に維持することができる。そして、第１実施形態と同様に、Ｓ／Ｄとして形成したＳｉＧｅ層２９によってチャネル領域を歪ませてキャリア移動度を十分に向上させた半導体装置（ＰＭＯＳ３１）の実現が可能になる。
【００５７】
さらに、本第３実施形態の製造方法であれば、酸化処理（Ｓ１０）においてウェット処理を選択することにより、シリコン基板１の全面において、酸化処理するパターンの粗密に依存することなく酸化処理を均等に行うことが可能になること、また、酸化処理（Ｓ１０）における酸化処理方法を適宜選択することにより、リセスエッチングによるダメージを除去するために必要な酸化処理（Ｓ１０）と酸化膜の除去（Ｓ６）との繰り返し回数の調整が可能であることは、第２実施形態と同様である。
【００５８】
さらに、本第３実施形態の製造方法であれば、レジスト除去もウェット処理のみによって行われるため、シリコン基板１の全面において、レジスト除去の効果およびこの工程での酸化処理の効果を、パターンの粗密に依存することなく均等に得ることが可能である。
【００５９】
尚、第３実施形態の製造方法においては、このステップＳ１０において、バッチ式のＳＨ洗浄とバッチ式のＳＣ−１スピン洗浄とをこの順に行うようにしても良い。
【００６０】
さらに、本第３実施形態の製造方法においては、ステップＳ７において１回目である（Ｙｅｓ）と判断された場合、さらにはステップＳ８においてダメージが除去されていない（Ｎｏ）と判断された場合、ステップＳ４’に戻っても良い。そして、ステップＳ１０のオゾン（Ｏ3）による酸化処理に変えて、ＳＨスピン洗浄Ｓ４’とＳＣ−１スピン洗浄Ｓ５’とをこの順に行う様にしても良い。
【図面の簡単な説明】
【００６１】
【図１】第１実施形態の半導体装置の製造方法を示すフローチャートである。
【図２】実施形態の半導体装置の製造方法を説明する断面工程図（その１）である。
【図３】実施形態の半導体装置の製造方法を説明する断面工程図（その２）である。
【図４】実施形態の半導体装置の製造方法を説明する断面工程図（その３）である。
【図５】第２実施形態の半導体装置の製造方法を示すフローチャートである。
【図６】第３実施形態の半導体装置の製造方法を示すフローチャートである。
【図７】従来の方法を示すフローチャートである。
【符号の説明】
【００６２】
１…シリコン基板、３…素子分離（ＨＤＰ膜）、５…ゲート絶縁膜、７…ゲート電極、１１…サイドウォール、１１-1…ＴＥＯＳ膜、１１-3…ＴＥＯＳ膜、２１…レジストパターン、２５，２７…酸化膜、２９…ＳｉＧｅ層、３１…ＰＭＯＳ
【図１】
0005119604.tif 000002
【図２】
0005119604.tif 000003
【図３】
0005119604.tif 000004
【図４】
0005119604.tif 000005
【図５】
0005119604.tif 000006
【図６】
0005119604.tif 000007
【図７】
0005119604.tif 000008