(57)【特許請求の範囲】
【請求項１】
多列検出器から出力される投影データを列方向とチャンネル方向の２次元で取扱って３次元逆投影演算を行うか、若しくは投影データをチャンネル方向の１次元で取り扱って２次元逆投影演算を行う逆投影演算部を複数備え、複数の逆投影演算部の間で複数段のパイプライン処理を行うＸ線ＣＴ装置であって、
前記逆投影演算部は、チャンネル間の２点補間を行うチャンネル間補間処理部を２つと、
前記２つのチャンネル間補間処理部の各出力を用いて列間の２点補間を行う列間補間処理部と、
３次元逆投影演算を行う場合には、前段の出力に前記列間補間処理部の出力を加算した結果を後段へ出力し、２次元逆投影演算を行う場合には、前段の出力に前記２つのチャンネル間補間処理部のいずれか一方の出力を加算した結果を後段へ出力する第１の算術演算部と、
２次元逆投影演算を行う場合に前記第１の算術演算部との間で２段のパイプライン処理を行い、前段の出力に前記２つのチャンネル間補間処理部のいずれか他方の出力を加算した結果を後段へ出力する第２の算術演算部と、を有することを特徴とするＸ線ＣＴ装置。
【請求項２】
請求項１に記載のＸ線ＣＴ装置において、
前記第１の算術演算部は、２次元逆投影演算を行う場合に、前記第２の算術演算部の前段であることを特徴とするＸ線ＣＴ装置。
【請求項３】
請求項１または２に記載のＸ線ＣＴ装置において、
前記逆投影演算部が使用する投影データを記憶するプロジェクションメモリをさらに備え、
前記プロジェクションメモリには、
３次元逆投影演算を行う場合には、前記第１の算術演算部にて使用される２次元の投影データが記憶され、
２次元逆投影演算を行う場合には、前記第１の算術演算部にて使用される１次元の投影データと、前記第２の算術演算部にて使用される１次元の投影データとが記憶されることを特徴とするＸ線ＣＴ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｘ線ＣＴ装置に係り、特に多列検出器及び面検出器を持ち、３DBP演算と２DBP演算のそれぞれを切り替えて、２DBP演算も高速で行うことのできるＣＴ装置に関するものである。
【背景技術】
【０００２】
Ｘ線ＣＴ装置は、寝台に載置された被検体の周囲をＸ線発生装置と多列検出器とが対となって回転しながら被検体にＸ線を照射し、一定角度毎にデータをサンプリングするようになっている。この一定角度のデータをビューデータは、称されている。
この多列検出器から出力されるサンプリングデータは、順次、ビュー毎に画像処理装置に送出される。
【０００３】
そして、この画像処理装置には、投影データに基づいて逆投影演算を行うBack  Projection  Unit（逆投影ユニット、以下「BP  Unit」という）が備えられている。この逆投影ユニット（BP  Unit）の構成は、図９に示されている。以下、図９に基づいて、図９に図示の逆投影ユニット（BP  Unit）１００について説明する。
【０００４】
図９に図示の逆投影ユニット（BP  Unit）１００は、複数の逆投影演算器（以下「BP演算器」という）BP１、BP２、……BPｎ−１、BPｎによって構成されている。そして、この各BP演算器は、フィルタリング処理を終えた ２次元投影データ（Projection Dataと呼ぶ）を必要となる最大量保存可能なProjection  Memory（プロジェクションメモリ）１２０と、演算に使うデータをProjection Dataより抽出するAddress  Generator（アドレスジェネレータ、以下「AG」という）１３０と、３DBP演算を行う算術演算装置（Arithmetic  Logical  Unit、以下「ALU」）１１０とによって構成されている。
このBP演算器BP１、BP２、……BPｎ−１、BPｎの実現手段には、Discreet  ICでの構築や、汎用プロセッサ、プログラミングできる集積回路であるFPGA（Field  Programmable  Gate  Array）、特定用途向けＩＣ集積回路（Appication  Specific  Integrated  Circuits、以下「ASIC」という）等の高集積ＩＣを用いた手法がとられる。
【０００５】
Projection  Dataは、ビュー毎に各BP演算器のプロジェクションメモリ（Projection  Memory）にロードされ、このロードされたProjection  Dataに対して各ALU１１０において３DBP演算が行われる。
【０００６】
逆投影演算器BPで演算された結果は、順次、隣の逆投影演算器BPに送られる。すなわち、まず、BP演算器BP１で演算された結果は、隣のBP演算器BP２に出力され、BP演算器BP２で演算された結果は、隣のBP演算器BP３に出力されと、順次、隣のBP演算器BPに送出される。
【０００７】
BP演算器BP１で演算された結果を入力したBP演算器BP２においては、プロジェクションメモリ（Projection  Memory）のデータから演算した結果に、BP演算器BP１から出力されてきた演算結果を加算して、BP演算器BP３へ送出するようになっている。
【０００８】
この演算処理をパイプライン処理で行い、高速に断面積を求めている。図９に図示の逆投影ユニット（BP  Unit）１００では、逆投影演算器BPをＮ個備えたＮ段のパイプライン処理を行う例が示されている。この図９に図示のように逆投影演算器BPをＮ個備えてＮ段のパイプライン処理を行う場合には、逆投影演算器BP単体で処理する時間Ｔの約１／Ｎの時間で処理を行うことができる。
【０００９】
近年、プロジェクションメモリ（Projection  Memory）の有効活用を図り、処理時間を短縮できるＸ線ＣＴ装置及び逆投影演算器が提案されている（例えば、特許文献１参照。）。
この特許文献１は、画像処理手段において、ライン数設定手段が処理ラインの段数を複数設定した場合、複数の処理ラインのうちの一の処理ラインと他の処理ラインとが、異なるビュー方向の投影データに基づく逆投影演算処理を同時に実行できるようにしたものである。
【００１０】
このように特許文献１の逆投影手段または逆投影演算器は、投影データ量に応じて処理ラインを組んで処理を行うため、プロジェクションメモリ（Projection  Memory）の有効活用を図り、処理時間を短縮できるようになっている。
【００１１】
特許文献１の画像処理装置は、図１０に示す如き構成を有している。すなわち、画像処理装置２００を構成する演算処理装置２１０は、Pre-processing  Unit（前処理ユニット）２２０と、Re-constructionn  Unit（再構成ユニット）２３０と、及びPost-processing  Unit（後処理ユニット）２４０とによって構成されている。
【００１２】
図１０に図示のPre-processing  Unit（前処理ユニット）２２０は、Offset補正処理（オフセット補正処理）、Reference補正処理（リファレンス補正処理）、Air  Calibration処理（エァキャリブレーション処理）、Phantom  Calibration処理（ファントムキャリブレーション処理）、及びその他の処理を行うようになっている。
このPre-processing  Unit（前処理ユニット）２２０によって、計測系の歪が補正される（このデータをRaw  data（ローデータ）と呼ぶ）。
【００１３】
このRaw  dataは、Pre-processing  Unit（前処理ユニット）２２０からRe-construction  Unit（再構成ユニット）２３０に出力される。このRe-construction  Unit（再構成ユニット）２３０は、Raw  dataに対して、Rebinning処理、Filter処理をした後、３D  Back  Projection（３次元逆投影、以下「３DBP」という）処理を行う。そして、Re-construction  Unit（再構成ユニット）２３０においては、３DBP処理の演算結果をPost-processing  Unit（後処理ユニット）２４０に出力する。
【００１４】
このPost-processing  Unit（後処理ユニット）２４０においては、Re-construction  Unit（再構成ユニット）２３０から出力された３DBP処理の演算結果に対して、１画像フィルタ処理、ＣＴ値調整処理などを行う。これによって、任意断面の断面像を作成する。
【００１５】
逆投影演算器BPをＮ個備えたＮ段のパイプライン処理を行う図９に図示の逆投影ユニット（BP  Unit）１００は、複数（Ｎ個）のBP演算器BP１、BP２、……BPｎ−１、BPｎによって構成され、ＩＣ集積回路（ASIC）によって１チップに構成されている。
【特許文献１】特開２００７−１４６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このような特許文献１の画像処理装置においては、Pre-processing  Unit（前処理ユニット）２２０によって、計測系の歪が補正されたRaw  dataに対して、Rebinning処理、Filter処理をした後、３DBP処理を行うものとなっている。しかし、この特許文献１の画像処理装置は、ＩＣ集積回路（ASIC）によって１チップで構成されており、３DBP処理を基本としているため、２D  Back  Projection（２次元逆投影、以下「２DBP」という）処理を行う場合は、従来の２DBP処理を行う画像処理装置に比べて処理速度が遅く、再構成を短時間で行うことができないという問題点を有している。
【００１７】
すなわち、３DBP演算では、図１１（ａ）のように２次元検出器相当のProjection  Dataを用い、求める逆投影点の近傍４点のデータから４点補間にて値を演算し、２DBP演算では、図１１（ｂ）のように１次元検出器相当のProjection  Dataを用い、求める逆投影点の近傍２点のデータから２点補間にて値を演算する。そのため、２DBP演算処理の際にProjection  Memory、ALUは有効に活用されず、扱うデータ量が少なくなっても処理時間が変わらないという問題点を有している。
【００１８】
本発明の目的は、３DBP演算を行う画像処理装置にあって、３DBP演算と２DBP演算とを切り替えて行えるように構成し、２DBP演算処理の速度をより高速で行うことのできるＣＴ装置を提供することにある。
【課題を解決するための手段】
【００１９】
前記目的を達成するため、本発明に係るＣＴ装置は、多列検出器を備えるＸ線ＣＴ装置において，
Ｘ線の体軸方向に対する照射開き角（コーン角）を考慮し、かつ、Ｘ線検出器を列方向とチャンネル方向の２次元で取り扱う逆投影（３DBP）演算を行う複数の３DBP演算器の処理にあたって、前記逆投影（３DBP）演算データを記憶するメモリ、及び前記３DBP演算器の分配を切り替えて、１次元検出器相当のデータを使う逆投影（２DBP）演算を高速に行うことを特徴とする。
【００２０】
また、前記目的を達成するため、本発明に係るＣＴ装置は、被検体にＸ線ビームを照射するＸ線源と、前記被検体を挟んで前記Ｘ線源に対向して配置され、前記Ｘ線源が所定の角度から照射したＸ線を検出することによりビュー方向毎の投影データを出力する多列検出器と、前記Ｘ線源及び前記多列検出器を搭載して回転可能な回転手段と、前記投影データに基づいて前記被検体の断面を再構成して断面像を生成する画像処理装置と、前記断面像を表示する表示装置と、を備えたＸ線ＣＴ装置であって，
前記画像処理装置は、前記投影データに基づいて逆投影演算処理を行う逆投影演算器を備え、前記逆投影演算器は、前記投影データを記憶する少なくとも一の記憶手段と、その記憶手段に記憶された投影データに基づいて逆投影演算を行う少なくとも一つの演算手段と、前記記憶手段と前記演算手段とを含んで構成される処理ラインの段数を、前記断面像の再構成に必要な投影データ量に応じて設定するライン数設定手段と、を備え，
前記画像処理装置の逆投影演算器を前記投影データに基づいて３次元逆投影演算処理と２次元逆投影演算処理を切り替えて行う２DBP／３DBP演算器で構成するとともに、前記投影データに基づいて２次元逆投影演算処理を行う２DBP演算器とを設け、前記２DBP／３DBP演算器と２DBP演算器を切り換える切換器を設け，
１次元検出器相当のデータを使う逆投影演算を、前記切換器によって切り替えて、高速処理することを特徴とする。
【発明の効果】
【００２１】
本発明のＸ線ＣＴ装置は、多列検出器をもつＸ線ＣＴ装置において、Ｘ線の体軸方向に対する照射開き角を考慮し、かつ、検出器を列方向とチャンネル方向の２次元で取り扱う逆投影演算において、近傍４点を補間して逆投影点の値を求める。しかし、２DBP演算では、１次元検出器相当のProjection Dataを用い、求める逆投影点の近傍２点のデータから２点補間にて値を演算する。そのため、Projection  Memory、ALUは有効に活用されず、扱うデータ量が少なくなっても処理時間が変わらない。そこで、３DBP演算器のProjection  Memoryと  Address  Generator、ALUを最適に組み合わせることで、パイプラインの段数を増やし３DBP演算器において２DBP演算をより高速に行うことができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面に従って、本発明に係るＸ線ＣＴ装置の好ましい実施の形態について詳説する。
【００２３】
図１には、本発明の一実施の形態に係るマルチスライスＸ線ＣＴ装置１のハードウェア構成を示すブロック図が示されている。
【００２４】
図１のマルチスライスＸ線ＣＴ装置１は、投影データを出力する計測部１０と、投影データに基づいて画像再構成処理を行い、再構成画像を生成する画像処理装置２０と、再構成画像を表示する画像表示装置３０とを備えている。
【００２５】
計測部１０は、図２に示す如く構成されている。すなわち、計測部１０は、円錐又は角錐状に広がるＸ線ビームを照射するＸ線管球１１を備えたＸ線源と、透過Ｘ線を検出する二次元検出器、例えば、６４列配列された多列検出器１２とを備えている。
また、計測部１０には、Ｘ線源１１と多列検出器１２とを対向させた状態で寝台４０に載置した被検体５０の周囲を回転させる回転盤１３が設けられている。
そして、多列検出器１２からは、被検体５０を透過した透過Ｘ線を検出して投影データが出力すされる。
また、計測部１０は、プリアンプ１４により投影データを増幅し、画像処理装置２０に増幅後の投影データを転送する。
【００２６】
画像処理装置２０は、ＣＰＵ２１と、前処理ユニット、再構成ユニット、及び後処理ユニットを含む演算処理装置２２と、画像処理装置２０等の制御プログラムを格納する主メモリ２３と、投影データや画像処理プログラム等を格納する磁気ディスク２４と、有効視野範囲等のパラメータの設定を行うためのキーボード２５と、マウスやトラックボール、ジョイスティック等からなるポインティングデバイス２６及びそのコントローラ２７と、画像表示装置３０に表示させる画像データを一次的に格納する表示メモリ２８と、計測部１０から投影データを取得する入出力インターフェース２９と、を備えている。
この画像処理装置２０の各構成要素は、共通バスＢＵＳにより互いに接続されている。そして、画像処理装置２０は、記憶装置として主メモリ２３及び磁気ディスク２４によって構成されているが、画像処理装置２０は、その他の記憶装置、例えばＦＤＤ、ＣＤ−ＲＷドライブ、ＭＯ（光ディスク）ドライブ、ＺＩＰドライブによって構成してもよい。
【００２７】
画像処理装置２０には、ハードウェア及びハードウェアにＸ線撮影を行う範囲である有効視野範囲（以下「FOV」という。）を設定する処理を実行させるプログラムからなる有効視野範囲設定部が設けられている。このFOVは、マルチスライスＸ線ＣＴ装置１の操作者が、Ｘ線撮影の度にキーボード２４等を操作して、FOVの数値を入力するようになっている。このFOVは、予め設定された固定の数値を入力するように構成してもよい。
【００２８】
そして、マルチスライスＸ線ＣＴ装置１を構成する画像表示装置３０は、ＣＲＴ装置や液晶ディスプレイ装置等により構成されている。
【００２９】
図３には、本発明に係るＸ線ＣＴ装置の実施の形態に係るBP演算器の基本構成が示されている。
図３は、マルチスライスＸ線ＣＴ装置１に実装されるBP演算処理装置２２のうち、３DBPの演算処理を行う逆投影ユニット（BP  Unit）４０に搭載されるBP演算器のハードウェア構成が示されている。
この逆投影ユニット（BP  Unit）４０は、プロジェクションメモリ（Projection  Memory、以下「PM」という）を複数のメモリで構成する。そして、このPMと複数のアドレスジェネレータ（Address  Generator、以下「AG」という）、ALU（Arithmetic  Logical  Unit、算術演算装置）との間を、アドレスセレクタ（Address  Selector）とメモリアウトプツトセレクタ（Memory  Output  Selector）によって接続する。
【００３０】
すなわち、図３のBP演算器４０は、PM４１をｎ個のメモリ手段PM０、PM１、……PMｎ−１で構成する。同様に、BP演算器４０は、アドレスジェネレータAG４２をｎ個のアドレスジェネレータAG０、AG１、……AGｎ−１によって構成する。
このプロジェクションメモリPM４１とアドレスジェネレータAG４２との間は、アドレスセレクタ（Address  Selector）４３によって接続されている。また、プロジェクションメモリPM４１と算術演算装置ALU４４の間をメモリアウトプットセレクタ（Memory  Output  Selector）４５によって接続されている。
【００３１】
このプロジェクションメモリPM４１から出力されたデータは、メモリアウトプットセレクタ（Memory  Output  Selector）４５によってALU４４に出力される。
すなわち、このプロジェクションメモリPM４１から出力されたデータは、メモリアウトプットセレクタ（Memory  Output  Selector）４５によって、PM０のデータはALU０に、プロジェクションメモリPM１のデータは算術演算装置ALU１に、プロジェクションメモリPM４１と算術演算装置ALU４４が１対１に接続されるようにデータが入力される。
【００３２】
算術演算装置ALU０〜ALUｎ−１の各算術演算装置ALU４４で３DBP演算を行う中で、４点補間によって逆投影点の値を求める。
そして、算術演算装置ALU０で３DBPの演算を行った結果は、算術演算装置ALU１に送られ、算術演算装置ALU１においては、算術演算装置ALU０の演算結果と、算術演算装置ALU１で３DBPの演算を行った演算した結果を加算して算術演算装置ALU２に送る。このように処理を算術演算装置ALUｎ−１まで行う。
【００３３】
図４には、図３に図示のALU４４のALU０（Arithmetic  Logical  Unit、算術演算装置）の具体的構成が示されている。
図４において、１個のアドレスジェネレータ（Address  Generator）AG０にアドレスセレクタ（Address  Selector）４３を介して２つのプロジェクションメモリ（PM）PM０（０）、PM０（１）が接続されている。このプロジェクションメモリ（PM）PM０（０）、PM０（１）は、例えば、プロジェクションメモリPM０（０）が、偶数スライスデータを記憶し、プロジェクションメモリPM０（１）が奇数スライスデータを記憶するようになっている。
【００３４】
そして、このプロジェクションメモリ（PM）PM０（０）、PM０（１）には、メモリアウトプットセレクタ（Memory  Output  Selector）４５に接続されている。そして、このメモリアウトプットセレクタ（Memory  Output  Selector）４５にALU０が接続されている。
【００３５】
アドレスを切り替えるアドレスジェネレータ（Address  Generator）AG０から出力される信号がアドレスセレクタ（Address  Selector）４３に入力され、このアドレスセレクタ（Address  Selector）４３においてPM０（０）かPM０（１）のそれぞれについてアドレスが選択される。すると、アドレスに相当するスライスデータがメモリアウトプットセレクタ（Memory  Output  Selector）４５に出力される。
【００３６】
このアドレスジェネレータ（Address  Generator）AG０から出力される信号に基づいて 、アドレスセレクタ（Address  Selector）４３によって、各プロジェクションメモリPMへ振り分け、必要なデータの入っているPMより求める逆投影点の近傍４点のデータを出力する。
このアドレスセレクタ（Address  Selector）４３においては、プロジェクションメモリ（PM）PM０（０）、PM０（１）から出力されたデータを、算術演算装置ALU０に出力する。
【００３７】
このALU０は、チャンネル間の２点補間を行う２点補間処理部４４ａ，４４ｂと、モードセレクタ（Mode  Selector）４４ｃ，４４ｄと、列間の２点補間を行う２点補間処理部４４ｅと、ALU０（０）４４ｆと、ALU０（１）４４ｇと、モードセレクタ（Mode  Selector）４４ｈとによって構成されている。
【００３８】
プロジェクションメモリ（PM）PM０（０）から出力されたデータは、チャンネル間の２点補間を行う２点補間処理部４４ａに出力される。また、プロジェクションメモリPM０（１）から出力されたデータは、チャンネル間の２点補間を行う２点補間処理部４４ｂに出力される。
この２点補間処理部４４ａにおける演算結果は、モードセレクタ（Mode  Selector）４４ｃに出力される。また、２点補間処理部４４ｂにおける演算結果は、モードセレクタ（Mode  Selector）４４ｄに出力される。
【００３９】
このモードセレクタ（Mode  Selector）４４ｃ，４４ｄにおいては、３DBP演算を行うのか、２DBP演算を行うのかのモード選択が行われる。このモードセレクタ（Mode  Selector）４４ｃにおいて、３DBP演算を行うことが選択されると、２点補間処理部４４ａにおける演算結果は、列間の２点補間を行う２点補間処理部４４ｅに出力される。また、モードセレクタ（Mode  Selector）４４ｄにおいて、３DBP演算を行うことが選択されると、２点補間処理部４４ｂにおける演算結果は、列間の２点補間を行う２点補間処理部４４ｅに出力される。
【００４０】
３DBP演算を行う場合は、このモードセレクタ（Mode  Selector）４４ｃとモードセレクタ（Mode  Selector）４４ｄとは、共に列間の２点補間を行う２点補間処理部４４ｅの出力経路を選択することになる。
列間の２点補間を行う２点補間処理部４４ｅにおいては、２点補間処理部４４ａにおける演算結果と、２点補間処理部４４ｂにおける演算結果とによって、さらに２点補間処理が行われ（４点補間）、３DBP演算処理が行われ逆投影点の値を求める。
【００４１】
この２点補間処理部４４ｅにおいて演算された４点補間による３DBP演算結果（逆投影点の値）は、ALU０（０）（Arithmetic  Logical  Unit、算術演算装置）４４ｆに出力される。この３DBP演算結果は、モードセレクタ（Mode  Selector）４４ｈに直接出力され、このモードセレクタ（Mode  Selector）４４ｈからイメージデータとしてALU０から出力される。
【００４２】
このようにプロジェクションメモリPM０からプロジェクションメモリPMｎ−１へは、それぞれ順次ビューデータがロード（Load）される。そして、アドレス（Address）の計算は、アドレスジェネレータ（Address  Generator）AG０〜アドレスジェネレータ（Address  Generator）AGｎ−１のそれぞれで各ビューに対して行う。
そして、このAddressは、アドレスセレクタ（Address  Selector）４３によって各プロジェクションメモリPM４１へ振り分けられ、必要なデータの入っているプロジェクションメモリPM４１より求める逆投影点の近傍４点のデータが出力される。
【００４３】
したがって、図４に図示のプロジェクションメモリPM０（０），PM０（１）から出力されたデータは、メモリアウトプットセレクタ（Memory  Output  Selector）４５を介して算術演算装置ALU０のチャンネル間の２点補間を行う２点補間処理部４４ａ，４４ｂに入力される。
このようにして、ALU０〜ALUｎ−１の各算術演算装置ALU４４で３ＤＢＰ演算を行う中で、４点補間によって逆投影点の値を求める。
【００４４】
そして、算術演算装置ALU０で３DBPの演算を行った結果は、次の算術演算装置ALU１に送られ、算術演算装置ALU１においては、算術演算装置ALU０の演算結果と、算術演算装置ALU１で３DBPの演算を行った演算した結果を加算して次の算術演算装置ALU２に送る。このように処理を順次行って算術演算装置ALUｎ−１まで行う。
このようにして、３DBP演算をｎ段のパイプライン処理で実現することができ、処理時間を１／ｎにすることができる。
【００４５】
また、２DBP演算の場合、使用するProjection Data（２次元投影データ）が２次元（チャンネル方向、列方向）ではなく１次元（チャンネル方向）となる。
【００４６】
本実施例おいては、プロジェクションメモリPM０を２つに分割し、２つのプロジェクションメモリPM０（０），PM０（１）から構成されている。したがって、ビューデータは、このプロジェクションメモリPM０（０），PM０（１）に順次（例えば、奇数チャンネルをPM０（０）に、偶数チャンネルPM０（１）に）ロード（Load）される。そして、それぞれのビューにて演算に使用する近傍２点を出力する（３DBP演算の際は、同一ビューの隣接する列を交互にロードする）。
【００４７】
算術演算装置ALU０においては、２DBP演算の際、この４点を用いて補間を行うわけだが、３DBP演算とは違い２点補間で良い。つまり、それぞれチャンネル方向に補間するだけで、列方向の補間は必要としない。
【００４８】
そこで、４点補間の列補間を行わずに、２DBP演算を２ビュー分のデータに対して行えるように切り換えスイッチと２DBP演算部を追加し、算術演算装置ALU０（０）、算術演算装置ALU０（１）と２つの２DBP演算用の算術演算装置ALUとして動作できるようにしてある。
これにより２DBP演算の際は、２ｎ段のパイプライン処理が実現でき、処理時間を１／２にすることができる。
【００４９】
本実施の形態においては、マルチスライスＸ線ＣＴ装置１のスライス数が、１６スライス、１スライスあたりのデータサイズを４ｋByte、ASIC（Appication  Specific  Integrated  Circuits、特定用途向けＩＣ集積回路）の最大搭載メモリサイズが２Ｍbit（２５６Byteに相当）の環境で動作するＸ線ＣＴ装置の画像処理装置２０に備えられるものであるとする。
【００５０】
図５には、図４に図示する如き２DBP演算／３DBP演算を切り替えて処理を行う手段を実現する回路がASIC（Appication  Specific  Integrated  Circuits、特定用途向けＩＣ集積回路）を作成し、それを基板に４個搭載するこれにより更に多段のパイプラインが組まれる。
そして、この２DBP演算／３DBP演算を切り替えて処理を行う手段を実現する回路は、この４個のASIC（Appication  Specific  Integrated  Circuits、特定用途向けＩＣ集積回路）と、４個のASICの計算結果をCache（記憶）するCache  Memoryと、ASIC（Appication  Specific  Integrated  Circuits、特定用途向けＩＣ集積回路）をコントロールするための２つのDSP（Digital  Signal  Processor）と、ASICとDSPとCache  MemoryとをInterfaceするChip  Setとによって構成されている。
この一方のDSP（Digital  Signal  Processor）には、信号が入力され、他方のDSP（Digital  Signal  Processor）には、信号が出力されるようになっている。
【００５１】
図６には、ASIC（Appication  Specific  Integrated  Circuits、特定用途向けＩＣ集積回路）によって実現した逆投影ユニット（BP  Unit）４０内の構成が示されている。
この逆投影ユニット（BP  Unit）４０は、４つの２DBP演算／３DBP演算を行える算術演算装置ALUと、３２ｋByteのプロジェクションメモリ（Projection  Memory）が８ブロック（block）と、４つのアドレスジェネレータ（Address  Generator）AGと、メモリセレクタ（Memory  Selector）が４ブロック（block）と、メモリアウトプットセレクタ（Memory  Output  Selector）とを備えている。
そして、逆投影ユニット（BP  Unit）４０は、さらに演算結果を入出力するためのイメージコントロールユニット（Image  Contorol  Unit）と、プロジェクションデータ（Projection  Data）の入出力をコントロールするためのデータコントロールユニット（Data  Contorol  Unit）を有している。
【００５２】
図７には、図５、図６に示す２DBP演算／３DBP演算を切り替えて処理を行う手段を実現する回路の動作を説明するための回路が示されている。
動作は、図７に示すように１６スライスのデータを必要とする際には、８つのプロジェクションメモリ（Projection  Memory）を６４ｋByteの４つのメモリとして各々個別に扱う。そして、４つの算術演算装置ALU（ALU０〜ALU４）を用いて３DBP演算を行う。
これにより、パイプライン処理の段数を４段にすることができる。
【００５３】
図８には、２DBP演算／３DBP演算を切り替えて２DBP演算処理を行う際の動作を説明するための回路が示されている。
次に、２DBP演算の際には、図８に示すように、３２ｋByte毎に８つのメモリとして扱う。そして、それぞれの算術演算装置ALU（ALU０〜ALU４）で２ビュー分の２DBP演算を行う。これにより、パイプライン処理の段数を２倍にすることができる。
【図面の簡単な説明】
【００５４】
【図１】Ｘ線ＣＴ装置のハードウェア構成図である。
【図２】Ｘ線ＣＴ装置のハードウェア構成を示すブロック図である。
【図３】図２に図示のパイプライン段数可変のBP  Unitを示す構成図である。
【図４】３DBP演算対応の算術演算装置ALUの構成図である。
【図５】図４に図示のBP基板のブロック図である。
【図６】BP  Unit  ASICのブロック図である。
【図７】図６に図示のBP  Unit  ASICの１６スライス時の動作を説明するための図である。
【図８】図６に図示のBP  Unit  ASICのシングルスライス相当の動作を説明するための図である。
【図９】従来のBP  Unitの基本構成図である。
【図１０】Ｘ線ＣＴ装置の基本構成図である。
【図１１】２次元検出器データと１次元検出器データを示す図である。
【符号の説明】
【００５５】
１………………………………………マルチスライスＸ線ＣＴ装置
１０……………………………………計測部
２０……………………………………画像処理装置
２１……………………………………ＣＰＵ
２２……………………………………演算処理装置
２３……………………………………主メモリ
２４……………………………………磁気ディスク
２５……………………………………キーボード
２６……………………………………ポインティングデバイス
２７……………………………………コントローラ
２８……………………………………表示メモリ
２９……………………………………入出力インターフェース
３０……………………………………画像表示装置
４０……………………………………逆投影ユニット（BP  Unit）演算器
４１……………………………………PM
４２……………………………………AG
４３……………………………………アドレスセレクタ
４４……………………………………算術演算装置（ALU）
４４ａ，４４ｂ，４４ｅ……………２点補間処理部
４４ｃ，４４ｄ，４４ｈ……………モードセレクタ（Mode  Selector）
４４ｆ…………………………………ALU０（０）
４４ｇ…………………………………ALU０（１）
４５……………………………………メモリアウトプットセレクタ
ALU……………………………………Arithmetic  Logical  Unit
AG……………………………………Address  Generator
PM……………………………………Projection  Memory
BP演算器………………………………逆投影演算器
DSP……………………………………Digital  Signal  Processor
ASIC…………………………………Appication  Specific  Integrated  Circuits
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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