(57)【特許請求の範囲】
【請求項１】
複数のビット線と、
複数のワード線と、
少なくとも１本のソース線と、
前記ビット線と前記ソース線との間に直列に接続された磁気トンネル接合素子およびトランジスタと、
前記磁気トンネル接合素子に格納されたデータを検出するセンスアンプと、
前記複数のビット線と前記センスアンプとの間に設けられ、前記複数のビット線から前記センスアンプに接続するビット線を選択するマルチプレクサと、
前記磁気トンネル接合素子および前記トランジスタを含む複数のメモリセルから成る複数のメモリセルブロックに対応して設けられ、前記ビット線に接続されあるいは前記マルチプレクサを介して前記ビット線に接続された複数の書込みアンプとを備え、
データ書込みにおいて、前記センスアンプが前記ビット線へ書込み電圧を印加した後、前記書込みアンプは、前記書込み電圧を保持することを特徴とする半導体記憶装置。
【請求項２】
データ書込み動作において、前記センスアンプは、前記複数の書込みアンプへデータを書き込む第１の書込みステップを実行し、前記複数の書込みアンプは、該書込みアンプに対応する前記メモリセルブロック内の前記メモリセルにデータを書き込む第２の書込みステップを実行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の書込みステップにおいて前記ワード線の駆動は、データ書込み期間の終了後、前記センスアンプのプリチャージ期間に実行されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記マルチプレクサは、データ書込み時に、前記複数のビット線を順次選択して、前記センスアンプからの書込みデータを前記複数のビット線へ順次送信し、
前記書込みアンプは、前記複数のビット線のそれぞれに対応して設けられており、かつ、前記ビット線と前記ソース線との間に接続されており、データ書込み時に前記複数のビット線に送信された書込みデータを保持し、
前記書込みアンプへの書込みが終了した後、前記複数のワード線のうち或るワード線を駆動することによって、前記書込みアンプは、前記書込みデータを、駆動された前記ワード線に接続された前記メモリセルへ書き込むことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
互いに隣接するビット線対が１本の前記ソース線を共有しており、
前記ビット線とそれに対応する前記ソース線との間に接続された短絡スイッチを備え、
前記書込みアンプは、前記ビット線対に対応して設けられており、データ書込み時に、対応する前記ビット線対のいずれかのビット線に送信された書込みデータを保持し、
前記書込みアンプへの書込みが終了した後、前記複数のワード線のうち或るワード線を駆動することによって、前記書込みアンプは、前記書込みデータを、駆動された前記ワード線に接続された前記メモリセルへ書き込むことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項６】
互いに隣接するビット線対が１本の前記ソース線を共有しており、
前記ビット線とそれに対応する前記ソース線との間に接続された短絡スイッチを備え、
前記書込みアンプは、前記ビット線に対応して設けられており、データ書込み時に、対応する前記ビット線のいずれかのビット線に送信された書込みデータを保持し、
前記書込みアンプへの書込みが終了した後、前記複数のワード線のうち或るワード線を駆動することによって、前記書込みアンプは、前記書込みデータを、駆動された前記ワード線に接続された前記メモリセルへ書き込むことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記書込みアンプは、前記マルチプレクサと前記センスアンプとの間に設けられており、
データ書込みにおいて、前記センスアンプが前記ビット線へ書込み電圧を印加した後、前記書込みアンプは、前記マルチプレクサによって選択されたビット線を介して前記メモリセルへ書込みデータを書き込むことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。  
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。また、磁場書込み方式では、磁場の広がりによる非選択メモリセルへの誤った書込みが発生するおそれがあるが、スピン注入書込み方式では、そのような非選択メモリセルへの誤った書込みは発生しない。
【０００３】
しかし、スピン注入書込み方式では、読出し電流が微小である。このような微小な電流差を高速にセンスするためには、センスアンプを構成するトランジスタのサイズ（電流駆動能力）を大きくして、センスアンプの差動増幅の性能ばらつきを抑える必要がある。トランジスタのサイズを大きくすると、センスアンプ自体のサイズが大きくなる。このため、ＭＲＡＭの微細化が進むと、センスアンプは、ビット線対ごとに配置することが困難となる。従って、ＭＲＡＭの微細化が進むと、センスアンプは、複数のビット線対に共有される。即ち、１度のアクセスで書込みまたは読出し可能なデータ数（ページサイズ）が小さくなる。従って、従来のスピン注入書込み方式を用いたＭＲＡＭは、例えば、ＤＲＡＭと比較すると、書込みまたは読出し速度が遅いという問題があった。また、ＭＲＡＭでは、書込み時間が読出し時間に比して長い。このため、ＭＲＡＭにおいてデータ書込み速度が遅いことが問題となっていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２２８９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来よりもデータ書込み速度の速いスピン注入書込み方式の磁気ランダムアクセスメモリを提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、複数のビット線と、複数のワード線と、ソース線と、ビット線と前記ソース線との間に直列に接続された磁気トンネル接合素子およびトランジスタと、磁気トンネル接合素子に格納されたデータを検出するセンスアンプとを備える。半導体記憶装置は、複数のビット線とセンスアンプとの間に設けられ、複数のビット線のうちセンスアンプに接続するビット線を選択するマルチプレクサと、磁気トンネル接合素子およびトランジスタを含む複数のメモリセルから成る複数のメモリセルブロックに対応して設けられ、ビット線に接続されあるいはマルチプレクサを介してビット線に接続された複数の書込みアンプとを備える。データ書込みにおいて、センスアンプがビット線へ書込み電圧を印加した後、書込みアンプは書込み電圧を保持する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。
【図２】単一メモリセルの書込み動作を示す説明図。
【図３】第１の実施形態による書込みアンプＷ−ＡＭＰの構成を示す回路図。
【図４】第１の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図。
【図５】第２の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。
【図６】第２の実施形態による書込みアンプＷ−ＡＭＰの構成を示す説明図。
【図７】信号ｂＷＤＢ０〜ｂＷＤＢ２と書込みデータとの関係を示すテーブル、および、読出し時におけるビット線、ソース線に印加する電圧を示すテーブル。
【図８】第３の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。
【図９】第３の実施形態による書込みアンプＷ−ＡＭＰの構成を示す説明図。
【図１０】第３の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図。
【図１１】第３の実施形態の第１の変形例による書込みアンプＷ−ＡＭＰの構成を示す説明図。
【図１２】第３の実施形態の第２の変形例による書込みアンプＷ−ＡＭＰの構成を示す説明図。
【図１３】第４の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。
【図１４】第４の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図。
【図１５】第５の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。
【図１６】第５の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリセルアレイおよびその周辺回路のブロック図である。本実施形態によるＭＲＡＭは、ビット線ＢＬｉ（ｉは整数）と、ワード線ＷＬｉと、ソース線ＳＬｉと、メモリセルＭＣと、書込みアンプＷ−ＡＭＰと、マルチプレクサＭＵＸと、センスアンプＳ／Ａとを備えている。尚、図１に示す各構成要素の数は限定されず、図１に示す構成は多数設けられていてよい。
【００１０】
ビット線ＢＬｉは、カラム方向に延伸している。ワード線ＷＬｉは、カラム方向に対して直交するロウ方向に延伸している。ソース線ＳＬｉは、ビット線ＢＬｉと同様にカラム方向に延伸している。ビット線ＢＬｉとソース線ＳＬｉとはそれぞれ対を成している。
【００１１】
複数のメモリセルＭＣは、マトリクス状に二次元配置され、メモリセルアレイを構成している。各メモリセルＭＣはビット線ＢＬｉ（ソース線ＳＬｉ）とワード線ＷＬｉとの交点に対応して配置されている。以下、ビット線、ワード線およびソース線をそれぞれ便宜的にＢＬ、ＷＬおよびＳＬと表示する。
【００１２】
各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）１０と、セルトランジスタ２０とを含む。ＭＴＪ素子１０およびセルトランジスタ２０は、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタ２０がビット線ＢＬ側に配置され、ＭＴＪ素子１０がソース線側に配置されている。セルトランジスタ２０のゲートは、ワード線ＷＬに接続されている。同一のビット線ＢＬに接続されかつ各ワード線ＷＬに接続された複数のメモリセルはメモリセルブロックＣＢを構成する。メモリセルブロックＣＢは、各ビット線ＢＬに対応する。
【００１３】
複数のビット線ＢＬは、マルチプレクサＭＵＸに接続されている。マルチプレクサＭＵＸは、１本のセンスビット線ＳＢＬ０を介してセンスアンプＳ／Ａに接続されている。即ち、各マルチプレクサＭＵＸは、複数のビット線ＢＬと１つのセンスアンプＳ／Ａとの間に接続されている。センスアンプＳ／Ａは、さらにセンスビット線ＢＬ１を介してＤＱバッファＤＱＢおよび入出力回路Ｉ／Ｏに接続されている。本実施形態では、センスアンプＳ／Ａは、４本のビット線ＢＬ０〜ＢＬ３に対して共用されている。マルチプレクサＭＵＸは、カラム選択線ＣＳＬｉ（以下、単に、ＣＳＬともいう）からの信号に従って４本のビット線ＢＬのうち１本のビット線ＢＬをセンスビット線ＳＢＬ０に接続する。センスアンプＳ／Ａは、マルチプレクサＭＵＸによってセンスビット線ＳＢＬに接続されたビット線ＢＬを介して、メモリセルＭＣに格納されたデータを検出する。また、センスアンプＳ／Ａは、外部から入出力回路を介して受け取った書込みデータを一時的に保持し、センスビット線ＳＢＬ０およびビット線ＢＬを介してその書込みデータを書込みアンプＷ−ＡＭＰへ書き込む。このとき、マルチプレクサＭＵＸは、カラム選択線ＣＳＬからの信号に従って複数のビット線ＢＬのうちいずれかのビット線ＢＬを選択的にセンスビット線ＳＢＬ０に接続する。
【００１４】
書込みアンプＷ−ＡＭＰは、ビット線ＢＬとソース線ＳＬとの間に接続されており、各メモリセルブロックＣＢに対応して設けられている。即ち、書込みアンプＷ−ＡＭＰは、各カラムに対応して設けられており、各カラムに書き込むデータを一時的に格納するように構成されている。本実施形態では、書込みアンプＷ−ＡＭＰは、メモリセルブロックＢＣとマルチプレクサＭＵＸとの間に配置されている。書込みアンプＷ−ＡＭＰの具体的な構成については後述する。
【００１５】
読出し動作において、センスアンプＳ／Ａは、選択ワード線および選択ビット線に接続された選択メモリセルＭＣのデータを読み出す。センスアンプＳ／Ａは、４本のビット線ＢＬ０〜ＢＬ３に共用されている。従って、センスアンプＳ／Ａは、各カラムのメモリセルＭＣのデータを１つずつ読み出す。
【００１６】
書込み動作において、マルチプレクサＭＵＸは、カラム選択線ＣＳＬに従ってビット線ＢＬを選択して、選択されたビット線ＢＬをセンスビット線ＳＢＬ０に接続する。これにより、センスアンプＳ／Ａは、マルチプレクサＭＵＸを介して、書込みデータを各カラムの書込みアンプＷ−ＡＭＰに順次送信する。勿論、各カラムに書き込まれるデータは、それぞれ異なるデジタルデータであってよい。各カラムの書込みアンプＷ−ＡＭＰは、各々のカラムの選択メモリセルＭＣに書き込まれるべきデータを一時的に保持する（第１の書込みステップ）。このとき、ワード線ＷＬはまだ選択されておらず、各カラムのメモリセルＭＣには、データは書き込まれていない。書込み対象の全カラムの書込みアンプＷ−ＡＭＰが書込みデータを保持した後（第１の書込みステップの終了後）、書込みアンプＷ−ＡＭＰは、選択ワード線ＷＬの駆動によって、書込み対象の選択メモリセルＭＣにデータを同時に書き込む（第２の書込みステップ）。即ち、書込み動作において、書込みデータは、センスアンプＳ／Ａから書込みアンプＷ−ＡＭＰに一旦書き込まれ、その後、選択ワード線ＷＬの駆動によって書込みアンプＷ−ＡＭＰからメモリセルＭＣに一斉に書き込まれる。書込みアンプＷ−ＡＭＰは、各カラムに対応して設けられているので、全カラムのメモリセルＭＣに同時に書き込むことができる。
【００１７】
図２は、単一メモリセルの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Ｆおよび記録層Ｐは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Ｆは、磁化の向きが固定されている層であり、記録層Ｐは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００１８】
書込み時に矢印Ａ１の向きに電界を印加すると、固定層Ｆの磁化の向きに対して記録層Ｐのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電界を印加すると、固定層Ｆと記録層Ｐとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電界の印加方向によって異なるデータを書き込むことができる。
【００１９】
図３（Ａ）および図３（Ｂ）は、第１の実施形態による書込みアンプＷ−ＡＭＰの構成を示す回路図である。図３（Ｂ）は、書込みアンプＷ−ＡＭＰに与える信号を生成するロジック回路を示す。
【００２０】
書込みアンプＷ−ＡＭＰは、Ｎ型トランジスタＴＮ１、ＴＮ２、および、Ｐ型トランジスタＴＰ１、ＴＰ２を備えている。トランジスタＴＮ１およびＴＮ２は、隣接するビット線ＢＬ０とＢＬ１との間に直列に接続されているトランジスタＴＮ１およびＴＮ２のゲートは、ビット線ＢＬ０、ＢＬ１にクロス接続されている。即ち、ビット線ＢＬ０側に配置されたトランジスタＴＮ１のゲートは、ビット線ＢＬ１に接続されており、ビット線ＢＬ１側に配置されたトランジスタＴＮ２のゲートは、ビット線ＢＬ０に接続されている。トランジスタＴＮ１とＴＮ２との間のノードは、低レベル電圧源ＶＳＳに接続されている。トランジスタＴＰ１は、ビット線ＢＬ０と高レベル電圧源ＶＩＮＴとの間に接続されており、トランジスタＴＰ２は、ビット線ＢＬ１と高レベル電圧源ＶＩＮＴとの間に接続されている。トランジスタＴＰ１、ＴＰ２のゲートには、図３（Ｂ）のロジック回路によって得られた書込み信号ｂＷＤＢ０、ｂＷＤＢ２が印加される。書込み信号ｂＷＤＢ０およびｂＷＤＢ２は、互いに相補の信号である。これにより、ビット線ＢＬ０およびＢＬ１の一方が高レベル電圧であり、その他方が低レベル電圧に設定される。トランジスタＴＮ１、ＴＮ２は、ビット線ＢＬ０およびＢＬ１の電圧状態をラッチするように作用する。その結果、書込みアンプＷ−ＡＭＰは、書込みデータを保持することができる。
【００２１】
ＴＲ０、ＴＲ１は、トランスファゲートであり、センスアンプＳ／Ａからのデータを、信号線ＲＤＢｓを介してビット線へ転送する。
【００２２】
図３（Ｂ）のロジック回路について説明する。このロジック回路は、書込みアンプＷ−ＡＭＰごと（メモリセルブロックＣＢごと）に対応して設けられており、書込みアンプＷ−ＡＭＰを制御する。尚、ロジック回路は、図３（Ｂ）に示す構成に限定されず、同じ入力信号から同じ結果（出力信号）が得られる限りにおいて、どのような構成でもよい。
【００２３】
第１の実施形態では、ロジック回路は２つのＮＡＮＤゲートによって構成されている。データ信号ＤＩＮ、ｂＤＩＮは、書込みデータであり、互いに相補のデータである。書込みデータが“１”である場合に、データ信号ＤＩＮは論理ハイであり、書込みデータが“０”である場合に、データ信号ＤＩＮは論理ロウである。ライトイネーブル信号ＷＲＩＴＥは、メモリセルＭＣへの書込みを許可する信号である。メモリセルＭＣへの書込みが可能である場合、ライトイネーブル信号ＷＲＩＴＥは、論理ハイとなる。
【００２４】
図３（Ｂ）に示すロジック回路は、信号ＤＩＮ、ｂＤＩＮ、ＷＲＩＴＥを受け取り、制御信号ｂＷＤＢ０、ｂＷＤＢ２を出力する。例えば、書込み動作では、ライトイネーブル信号ＷＲＩＴＥは論理ハイである。従って、制御信号ｂＷＤＢ０およびｂＷＤＢ２は、それぞれＤＩＮの反転信号およびｂＤＩＮの反転信号となる。
【００２５】
例えば、データ信号ＤＩＮが論理ハイ（データ“１”）である場合、制御信号ｂＷＤＢ０およびｂＷＤＢ２は、それぞれ論理ロウおよび論理ハイになる。これにより、ビット線ＢＬ０は、高レベル電圧（ＶＩＮＴ）に設定され、ソース線ＳＬ０は、低レベル電圧（ＶＳＳ）に設定される。データ信号ＤＩＮが論理ロウ（データ“０”）である場合、制御信号ｂＷＤＢ０およびｂＷＤＢ２は、それぞれ論理ハイおよび論理ロウになる。これにより、ビット線ＢＬ０は、低レベル電圧（ＶＳＳ）に設定され、ソース線ＳＬ０は、高レベル電圧（ＶＩＮＴ）に設定される。
【００２６】
図４は、第１の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図である。ここでは、例えば、ワード線ＷＬ１が選択され、ワード線ＷＬ１に接続された各カラムのメモリセルＭＣにデータが書き込まれる。図４の例では、ビット線ＢＬ０、ＢＬ１の２つのカラムのメモリセルＭＣにデータが書き込まれている。しかし、データは、３つ以上のカラム、あるいは、全カラムのメモリセルＭＣに書き込まれてもよい。
【００２７】
書込み動作が開始されると、図３（Ｂ）に示すライトイネーブル信号ＷＲＩＴＥが立ち上がり、図３（Ｂ）に示すロジック回路が活性状態となる。これにより、ロジック回路は、書込みデータＤＩＮに応じて書込みアンプＷ−ＡＭＰを駆動する。
【００２８】
時点ｔ１において、カラム選択線ＣＳＬ０が立ち上がる。これにより、マルチプレクサＭＵＸは、ビット線ＢＬ０を選択し、ビット線ＢＬ０をセンスビット線ＳＢＬ０に接続する。センスアンプＳ／Ａは、ビット線ＢＬ０およびワード線ＷＬ１に接続されたメモリセルＭＣに書き込むデータをビット線ＢＬ０に送信する。このとき、ビット線ＢＬ０は、書込みデータに応じてソース線ＳＬ０の電圧に比べて高レベル電圧または低レベル電圧になる。ビット線ＢＬ０に対応する書込みアンプＷ−ＡＭＰは、ビット線ＢＬ０の電圧をラッチする。これにより、書込みデータは、書込みアンプＷ−ＡＭＰに格納される。
【００２９】
時点ｔ２において、カラム選択線ＣＳＬ１が立ち上がる。これにより、マルチプレクサＭＵＸは、ビット線ＢＬ１を選択し、ビット線ＢＬ１をセンスビット線ＳＢＬ０に接続する。センスアンプＳ／Ａは、ビット線ＢＬ１およびワード線ＷＬ１に接続されたメモリセルＭＣに書き込むデータをビット線ＢＬ１に送信する。このとき、ビット線ＢＬ１は、書込みデータに応じてソース線ＳＬ０の電圧に比べて高レベル電圧または低レベル電圧になる。ビット線ＢＬ１に対応する書込みアンプＷ−ＡＭＰは、ビット線ＢＬ１の電圧をラッチする。これにより、書込みデータは、書込みアンプＷ−ＡＭＰに格納される。
【００３０】
時点ｔ４において、ワード線ＷＬ１が選択されて立ち上がる。このとき、カラム選択線ＣＳＬｉは、全て不活性状態であり、いずれのビット線ＢＬもセンスアンプＳ／Ａから切断されている。しかし、各カラムの書込みアンプＷ−ＡＭＰが書込みデータを保持しており、書込み電圧をビット線ＢＬ０、ＢＬ１に印加している。よって、ワード線ＷＬ１が駆動されることによって、各カラムの書込みアンプＷ−ＡＭＰがワード線ＷＬ１とビット線ＢＬ０、ＢＬ１とに接続された複数のメモリセルＭＣに書込みデータを書き込む。このとき、各カラムの書込みアンプＷ−ＡＭＰは、複数のメモリセルＭＣに同時に（一斉に）データを書き込む。
【００３１】
その後、時点ｔ５において、選択ワード線ＷＬ１が不活性状態に立ち下がる。時点ｔ６において、書込みアンプＷ−ＡＭＰがリセットされ、ビット線ＢＬ０、ＢＬ１がソース線電圧に戻る。
【００３２】
このように、書込み動作では、センスアンプＳ／Ａは、各カラムの書込みデータを一旦書込みアンプＷ−ＡＭＰに書き込み、その後、書込みアンプＷ−ＡＭＰが各カラムのメモリセルＭＣへ書込みデータを一斉に書き込む。
【００３３】
書込み動作では、ＭＴＪ素子の磁化の方向を変更するために、メモリセルＭＣに比較的長い期間書込み電圧を印加する必要がある。従って、従来のように、センスアンプＳ／Ａが各カラムのメモリセルＭＣにデータを直接書き込む場合、上述のように書込み時間が非常に長くなってしまう。
【００３４】
これに対し、本実施形態では、センスアンプＳ／Ａは、各カラムの書込みアンプＷ−ＡＭＰにデータを書き込む。書込みアンプＷ−ＡＭＰは、ＭＯＳＦＥＴで構成されたラッチ回路であるので、ＭＴＪ素子に比べて非常に短時間にデータを格納することができる。書込み対象カラムの書込みアンプＷ−ＡＭＰにデータを書き込んだ後、書込み対象カラムの書込みアンプＷ−ＡＭＰは、選択ワード線ＷＬの駆動と同時に一斉にメモリセルＭＣへデータの書込みを実行する。書込みアンプアンプＷ−ＡＭＰは、例えば、プリチャージ期間にメモリセルＭＣへデータを書き込むことができる。従って、実質的なデータ書込み時間は、センスアンプＳ／Ａから書込みアンプＷ−ＡＭＰへデータを書き込む時間だけである。その結果、本実施形態によるＭＲＡＭは、データ書込み時間を非常に短くすることができる。
【００３５】
本実施形態の効果は以下のように換言することもできる。センスアンプＳ／Ａが４本のビット線ＢＬごとに設けられているとすると、書込みアンプＷ−ＡＭＰが設けられていない従来型のＭＲＡＭでは、１度の書込みのページサイズは、全カラムのページサイズの４分の１である。これに対して、本実施形態では、書込みアンプＷ−ＡＭＰが各カラムのビット線ＢＬに対応して設けられているので、１度の書込みで４×ＰＳのページサイズのデータを書き込むことができる。その結果、本実施形態によるＭＲＡＭは、実効的な書込み転送レートを向上させ、かつ、データ書込み動作を高速化することができる。
【００３６】
さらに、本実施形態では、データ書込みは、２つの書込みステップで実行されると言ってもよい。即ち、センスアンプＳ／Ａは、各カラムの書込みアンプＷ−ＡＭＰにデータを書き込み（第１の書込みステップ）、その後、書込みアンプＷ−ＡＭＰは、選択ワード線ＷＬの駆動と同時に一斉にメモリセルＭＣへデータの書込みを実行する（第２の書込みステップ）。ＭＴＪ素子への書込みステップである第２の書込みステップは、第１の書込みステップよりも長時間かかる。しかし、第２の書込みステップは、実際には、プリチャージ期間に実行可能であるため、実質的な書込み期間は、第１の書込みステップのみとなる。従って、本実施形態によるＭＲＡＭは、実効的な書込み転送レートを向上させ、かつ、データ書込み動作を高速にすることができる。
【００３７】
（第２の実施形態）
図５は、第２の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図である。第２の実施形態によるＭＲＡＭでは、隣接する２つのカラムのメモリセルＭＣがソース線ＳＬを共有している。従って、ソース線ＳＬは、２本のビット線ＢＬに対して１本設けられている。例えば、ソース線ＳＬ０は、ビット線対ＢＬ０、ＢＬ１に対応して設けられており、ソース線ＳＬ１は、ビット線ＢＬ２、ＢＬ３に対応して設けられている。
【００３８】
書込みアンプＷ−ＡＭＰは、隣接する複数のビット線ＢＬ間に接続されている。つまり、書込みアンプＷ−ＡＭＰは、ビット線対ＢＬ０、ＢＬ１の間に接続されている。例えば、書込みアンプＷ−ＡＭＰは、ビット線ＢＬ０とＢＬ１との間、および、ビット線ＢＬ２とＢＬ３との間にそれぞれ接続されている。
【００３９】
短絡スイッチＳＷ０、ＳＷ１がビット線ＢＬとソース線ＳＬとの間にそれぞれ接続されている。例えば、短絡スイッチＳＷ０は、ビット線ＢＬ０とソース線ＳＬ０との間、および、ビット線ＢＬ２とソース線ＳＬ２との間にそれぞれ接続されている。短絡スイッチＳＷ１は、ビット線ＢＬ１とソース線ＳＬ０との間、および、ビット線ＢＬ３とソース線ＳＬ２との間にそれぞれ接続されている。短絡スイッチＳＷ０、ＳＷ１は、イコライジング線ＥＱＬ０、ｂＥＱＬ０、ＥＱＬ１、ｂＥＱＬ１によって制御される。イコライジング線ＥＱＬ０とｂＥＱＬ０とは互いに相補の信号を伝達し、かつ、イコライジング線ＥＱＬ０とＥＱＬ１とは互いに相補の信号を伝達する。従って、短絡スイッチＳＷ０およびＳＷ１のうち一方が導通状態であるときには、その他方が非導通状態となっている。
【００４０】
短絡スイッチＳＷ０が導通状態であるときには、ビット線ＢＬ０はソース線ＳＬ０と等電圧となり、ビット線ＢＬ２はソース線ＳＬ１と等電圧となる。これにより、書込みまたは読出し時に、ビット線ＢＬ０、ＢＬ２に接続されたメモリセルＭＣには電界が印加されない。このとき、短絡スイッチＳＷ１が非導通状態であるので、ビット線ＢＬ１、ＢＬ３に接続されたメモリセルＭＣのみに電圧を印加することができる。
【００４１】
逆に、短絡スイッチＳＷ１が導通状態であるときには、ビット線ＢＬ１はソース線ＳＬ０と等電圧となり、ビット線ＢＬ３はソース線ＳＬ１と等電圧となる。これにより、書込みまたは読出し時に、ビット線ＢＬ１、ＢＬ３に接続されたメモリセルＭＣには電界が印加されない。このとき、短絡スイッチＳＷ０が非導通状態であるので、ビット線ＢＬ０、ＢＬ２に接続されたメモリセルＭＣのみに電圧を印加することができる。
【００４２】
第２の実施形態では、書込みアンプＷ−ＡＭＰがビット線対ＢＬｉ、ＢＬｉ＋１に対して１つ設けられている。このため、全カラムのメモリセルＭＣにデータを書き込むためには、メモリは、センスアンプＳ／Ａから書込みアンプＷ−ＡＭＰへの書込み（第１の書込みステップ）および書込みアンプＷ−ＡＭＰからメモリセルＭＣへの書込み（第２の書込みステップ）をそれぞれ２回繰り返し実行する必要がある。例えば、短絡スイッチＳＷ１を導通させ、かつ、短絡スイッチＳＷ０を非導通にした状態で、メモリは、第１および第２の書込みステップを実行し、ビット線ＢＬ０、ＢＬ２に接続されたメモリセルＭＣにデータを書き込む。次に、短絡スイッチＳＷ０を導通させ、かつ、短絡スイッチＳＷ１を非導通にした状態で、メモリは、第１および第２の書込みステップを実行し、ビット線ＢＬ１、ＢＬ３に接続されたメモリセルＭＣにデータを書き込む。
【００４３】
第２の実施形態によるＭＲＡＭのその他の構成および動作は、第１の実施形態によるＭＲＡＭの対応する構成および動作と同様でよい。
【００４４】
図６（Ａ）および図６（Ｂ）は、第２の実施形態による書込みアンプＷ−ＡＭＰの構成を示す説明図である。図６（Ｂ）は、書込みアンプＷ−ＡＭＰに与える信号を生成するロジック回路を示す。
【００４５】
図６（Ａ）に示す書込みアンプＷ−ＡＭＰの構成は、図３（Ａ）に示す書込みアンプＷ−ＡＭＰの構成と同じであるので、その説明を省略する。
【００４６】
インバータＩＮＶ０は、図６（Ｂ）のロジック回路によって得られた制御信号ｂＷＤＢ１を受けてソース線ＳＬ０を高レベル電圧源ＶＩＮＴまたは低レベル電圧源ＶＳＳのいずれかに接続する。インバータＩＮＶ０は、書込みデータがデータ“０”またはデータ“１”のいずれであるかによってソース線ＳＬ０の電圧を電源ＶＩＮＴまたはＶＳＳに接続する。例えば、メモリセルＭＣにデータ“１”を書き込む時には、インバータＩＮＶ０は、ソース線ＳＬ０を電源ＶＩＮＴに接続し、メモリセルＭＣにデータ“０”を書き込む時には、インバータＩＮＶ０は、ソース線ＳＬ０を電源ＶＳＳに接続する。
【００４７】
図６（Ｂ）のロジック回路について説明する。このロジック回路は、書込みアンプＷ−ＡＭＰごと（メモリセルブロックＣＢごと）に対応して設けられており、書込みアンプＷ−ＡＭＰおよびインバータＩＮＶ０を制御する。尚、ロジック回路は、図６（Ｂ）に示す構成に限定されず、同じ入力信号から同じ結果（出力信号）が得られる限りにおいて、どのような構成でもよい。
【００４８】
第２の実施形態では、ロジック回路は６つのＮＡＮＤゲートおよびインバータによって構成されている。選択信号ＭＴＪｉ、ＭＴＪｊは、ソース線ＳＬを共有する２つのカラムのうちいずれのカラムを選択するかを示す。従って、信号ＭＴＪｉ、ＭＴＪｊは、互いに相補の信号である。信号ＭＴＪｉが論理ハイであるときには、図６（Ａ）に示すメモリセルＭＣ０を含むカラムが選択される。信号ＭＴＪｊが論理ハイであるときには、図６（Ａ）に示すメモリセルＭＣ１を含むカラムが選択される。データ信号ＤＩＮ、ｂＤＩＮは、書込みデータであり、互いに相補のデータである。書込みデータが“１”である場合に、データ信号ＤＩＮは論理ハイであり、書込みデータが“０”である場合に、データ信号ＤＩＮは論理ロウである。ライトイネーブル信号ＷＲＩＴＥは、メモリセルＭＣへの書込みを許可する信号である。メモリセルＭＣへの書込みが可能である場合、ライトイネーブル信号ＷＲＩＴＥは、論理ハイとなる。
【００４９】
図６（Ｂ）に示すロジック回路は、信号ＭＴＪｉ、ＭＴＪｊ、ＤＩＮ、ｂＤＩＮ、ＷＲＩＴＥを受け取り、制御信号ｂＷＤＢ０〜ｂＷＤＢ２を出力する。例えば、書込み動作では、ライトイネーブル信号ＷＲＩＴＥは論理ハイである。従って、選択信号ｂＷＤＢ１は、データ信号ＤＩＮの反転信号となる。従って、データ信号ＤＩＮが論理ハイ（データ“１”）である場合、図６（Ａ）に示すインバータＩＮＶ０は、ソース線ＳＬ０に高レベル電圧源ＶＩＮＴを接続する。逆に、データ信号ＤＩＮが論理ロウ（データ“０”）である場合、インバータＩＮＶ０は、ソース線ＳＬ０に低レベル電圧源ＶＳＳを接続する。
【００５０】
例えば、メモリセルＭＣ０を含むカラムが選択された場合、選択信号ＭＴＪｉが論理ハイとなり、選択信号ＭＴＪｊが論理ロウとなる。さらに、データ信号ＤＩＮが論理ハイ（データ“１”）である場合、制御信号ｂＷＤＢ０およびｂＷＤＢ２は、それぞれ論理ハイおよび論理ロウになる。データ信号ＤＩＮが論理ロウ（データ“０”）である場合、制御信号ｂＷＤＢ０およびｂＷＤＢ２は、それぞれ論理ロウおよび論理ハイになる。
【００５１】
例えば、メモリセルＭＣ１を含むカラムが選択された場合、選択信号ＭＴＪｊが論理ハイとなり、選択信号ＭＴＪｉが論理ロウとなる。さらに、データ信号ＤＩＮが論理ハイ（データ“１”）である場合、制御信号ｂＷＤＢ０およびｂＷＤＢ２は、それぞれ論理ロウおよび論理ハイになる。データ信号ＤＩＮが論理ロウ（データ“０”）である場合、制御信号ｂＷＤＢ０およびｂＷＤＢ２は、それぞれ論理ハイおよび論理ロウになる。この論理演算をまとめたテーブルが図７に示されている。
【００５２】
図７（Ａ）は、図６（Ｂ）の信号ｂＷＤＢ０〜ｂＷＤＢ２と書込みデータとの関係を示すテーブルである。メモリセルＭＣ０（ＭＴＪｉ）を含むカラムが選択され、メモリセルＭＣ０への書込みデータが“１”である場合、制御信号ｂＷＤＢ０〜ｂＷＤＢ２は、それぞれ論理ハイ、論理ロウ、論理ロウとなる。よって、図６（Ａ）に示す書込みアンプＷ−ＡＭＰは、ビット線ＢＬ０、ＢＬ１にそれぞれ低レベル電圧（ＶＳＳ）、高レベル電圧（ＶＩＮＴ）を保持する。インバータＩＮＶ０は、ソース線ＳＬ０を高レベル電圧（ＶＩＮＴ）に設定する。
【００５３】
メモリセルＭＣ０を含むカラムが選択されると、図５に示す短絡スイッチＳＷ１が導通状態となる。これにより、高レベル電圧に設定されたビット線ＢＬ１およびソース線ＳＬ０が短絡し、メモリセルＭＣ１を含む非選択カラムのメモリセルには、データが書き込まれない。
【００５４】
一方、ビット線ＢＬ０は低レベル電圧にラッチされ、ソース線ＳＬ０は高レベル電圧に設定される。よって、ソース線ＳＬ０からビット線ＢＬ０に向かう電界がメモリセルＭＣ０を含む選択カラムのメモリセルにかかり、データ“１”が書込まれる。
【００５５】
メモリセルＭＣ０への書込みデータが“０”である場合、制御信号ｂＷＤＢ０〜ｂＷＤＢ２は、それぞれ論理ロウ、論理ハイ、論理ハイとなる。よって、図６（Ａ）に示す書込みアンプＷ−ＡＭＰは、ビット線ＢＬ０、ＢＬ１にそれぞれ高レベル電圧（ＶＩＮＴ）、低レベル電圧（ＶＳＳ）を保持する。インバータＩＮＶ０は、ソース線ＳＬ０を低レベル電圧（ＶＳＳ）に設定する。
【００５６】
メモリセルＭＣ０を含むカラムが選択されると、図５に示す短絡スイッチＳＷ１が導通状態となる。これにより、低レベル電圧に設定されたビット線ＢＬ１およびソース線ＳＬ０が短絡し、メモリセルＭＣ１を含む非選択カラムのメモリセルには、データが書き込まれない。
【００５７】
一方、ビット線ＢＬ０は、高レベル電圧にラッチされ、ソース線ＳＬ０は低レベル電圧に設定される。よって、ビット線ＢＬ０からソース線ＳＬ０へ向かう電界がメモリセルＭＣ０を含む選択カラムのメモリセルにかかり、データ“０”が書込まれる。
【００５８】
メモリセルＭＣ１が選択された場合については、上記の記載および図５〜図７（Ａ）を参照することによって容易に理解できるため、その説明を省略する。
【００５９】
図５に示すビット線ＢＬ０（またはビット線ＢＬ１）が選択された場合、ビット線ＢＬ１（またはビット線ＢＬ０）とソース線ＳＬ０が短絡するので、その等価回路は、図１に示す構成と同じになる。従って、第２の実施形態におけるビット線選択後の動作は、第１の実施形態の対応する動作と基本的に同様でよい。
【００６０】
図７（Ｂ）は、読出し時におけるビット線ＢＬ０、ＢＬ１、ソース線ＳＬ０に印加する電圧を示すテーブルである。データ読出し時には、ライトイネーブル信号ＷＲＩＴＥが論理ロウに不活性化されるため、図６（Ｂ）に示す制御信号ｂＷＤＢ０〜ｂＷＤＢ２は、いずれも論理ハイに設定される。これにより、図６（Ａ）に示す書込みアンプＷ−ＡＭＰは駆動せず、インバータＩＮＶ０は、ソース線ＳＬ０に低レベル電圧ＶＳＳを接続し続ける。
【００６１】
読出し時にメモリセルＭＣ０（ＭＴＪｉ）が選択されると、図５に示す短絡スイッチＳＷ１が導通状態となる。これにより、ビット線ＢＬ１が低レベル電圧（ＶＳＳ）に設定されたソース線ＳＬ０に短絡し、ビット線ＢＬ１は、ソース線ＳＬ０と同電圧になる。これにより、メモリセルＭＣ１のデータが検出されない。一方、ビット線ＢＬ０に電圧ＶＢＩＡＳが印加され、センスアンプＳ／Ａは、メモリセルＭＣ０のデータを検出する。
【００６２】
読出し時にメモリセルＭＣ１（ＭＴＪｊ）が選択されると、図５に示す短絡スイッチＳＷ０が導通状態となる。これにより、ビット線ＢＬ０が低レベル電圧（ＶＳＳ）に設定されたソース線ＳＬ０に短絡し、ビット線ＢＬ０は、ソース線ＳＬ０と同電圧になる。これにより、メモリセルＭＣ１のデータが検出されない。一方、ビット線ＢＬ１に電圧ＶＢＩＡＳが印加され、センスアンプＳ／Ａは、メモリセルＭＣ０のデータを検出する。
【００６３】
第２の実施形態では、各書込みアンプＷ−ＡＭＰが複数のビット線ＢＬ（複数のカラム）に対応して設けられている。データ書込み時には、各書込みアンプＷ−ＡＭＰは、複数のビット線ＢＬのうち１本のビット線ＢＬに接続されたメモリセルＭＣにのみ書き込む。よって、第２の実施形態は、１度に書込み可能なページサイズが第１の実施形態のそれに比べて小さくなる。しかし、センスアンプＳ／Ａからメモリセルに直接書き込む従来方式のページサイズＰＳと比べると、第２の実施形態は、１度に書込み可能なページサイズは２×ＰＳになる。従って、第２の実施形態によるＭＲＡＭも、実効的な書込み転送レートを向上させ、かつ、データ書込み動作を高速にすることができる。
【００６４】
一方、第２の実施形態は、各書込みアンプＷ−ＡＭＰが複数のビット線ＢＬ（複数のカラム）に対応して設けられているので、比較的回路規模を小さくすることができる。
【００６５】
（第３の実施形態）
図８は、第３の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図である。第３の実施形態のメモリセルブロックＣＢおよび短絡スイッチＳＷ０，ＳＷ１の構成は、第２の実施形態におけるそれらの構成と同様でよい。
【００６６】
第３の実施形態では、書込みアンプＷ−ＡＭＰが各ビット線ＢＬに対応して設けられており、対応するビット線ＢＬとマルチプレクサＭＵＸとの間に接続されている。また、書込みアンプＷ−ＡＭＰ、マルチプレクサＭＵＸおよびセンスアンプＳ／Ａがメモリセルアレイの両側に設けられている。
【００６７】
ビット線対ＢＬｉ、ＢＬｉ＋１に接続された２つの書込みアンプＷ−ＡＭＰは、メモリセルアレイを挟んで互いに反対側に設けられている。例えば、ビット線ＢＬ０に接続された書込みアンプＷ−ＡＭＰは、ビット線ＢＬ１に接続された書込みアンプＷ−ＡＭＰに対してメモリセルアレイの反対側に設けられている。
【００６８】
第２の実施形態では、隣接するビット線対ＢＬｉ、ＢＬｉ＋１は、書込み時に互いに相補のデータを伝達する必要がある。しかし、第３の実施形態では、書込みアンプＷ−ＡＭＰが各ビット線ＢＬに対応しているため、ビット線対ＢＬｉ、ＢＬｉ＋１は、相補のデータを伝達する必要はなく、それぞれの書込みデータを伝達すればよい。
【００６９】
図９は、第３の実施形態による書込みアンプＷ−ＡＭＰの構成を示す説明図である。図９では、メモリセルアレイの両側に１つずつ設けられた計２つの書込みアンプＷ−ＡＭＰのみについて示している。他の書込みアンプＷ−ＡＭＰも同様の構成を有する。ここでは、ビット線ＢＬ１に接続された書込みアンプＷ−ＡＭＰについてのみ説明し、他の書込みアンプＷ−ＡＭＰの説明を省略する。
【００７０】
書込みアンプＷ−ＡＭＰは、Ｎ型トランジスタＴＮ１０、ＴＮ１１、Ｐ型トランジスタＴＰ１０、ＴＰ１１、および、インバータＩＮＶ１０を備えている。トランジスタＴＮ１０およびＴＮ１１は、対応するビット線ＢＬ１と低レベル電圧源ＶＳＳとの間に直列に接続されている。ビット線ＢＬ１側に設けられたトランジスタＴＮ１０のゲートは、プリチャージ信号線ＰＣＨに接続されている。電圧源ＶＳＳ側に接続されたトランジスタＴＮ１１のゲートは、ノードＮ１０に接続されている。
【００７１】
トランジスタＴＰ１０は、電圧源ＶＩＮＴとノードＮ１０との間に接続されている。トランジスタＴＰ１０のゲートは、書込み信号線ＷＲＴに接続されている。トランジスタＴＰ１１は、高レベル電圧源ＶＩＮＴとビット線ＢＬ１との間に接続されている。トランジスタＴＰ１１のゲートは、ノードＮ１０に接続されている。
【００７２】
インバータＩＮＶ１０は、その入力がビット線ＢＬ１に接続されており、その出力がノードＮ１０に接続されている。インバータＩＮＶ１０は、ビット線ＢＬ１の論理データの反転信号をトランジスタＴＮ１１、ＴＰ１１に与えて、トランジスタＴＮ１１およびＴＰ１１を制御する。
【００７３】
書込みアンプＷ−ＡＭＰは、センスアンプＳ／Ａからビット線ＢＬ１への書込み時にデータをラッチし、その後、プリチャージ期間にそのデータをメモリセルＭＣへ書き込むことができる。
【００７４】
センスアンプＳ／Ａからビット線ＢＬ１への書込み動作では、プリチャージ信号ＰＣＨおよび書込み信号ＷＲＴが共に論理ハイである。このとき、書込みアンプＷ−ＡＭＰでは、トランジスタＴＮ１０がオン状態となり、トランジスタＴＰ１０がオフ状態となる。これにより、インバータＩＮＶ１０、トランジスタＴＮ１１、ＴＰ１１がセンスアンプＳ／Ａからビット線ＢＬ１に書き込まれた書込みデータをラッチする。書込みデータが論理ハイ（データ“１”）である場合、ノードＮ１０の電圧が論理ロウとなるので、トランジスタＴＰ１１がオン状態になり、トランジスタＴＮ１１がオフ状態となる。これにより、高レベル電圧（ＶＩＮＴ）がビット線ＢＬ１に印加される。この状態は、インバータＩＮＶ１０によって保持される。
【００７５】
一方、書込みデータが論理ロウ（データ“０”）である場合、ノードＮ１０の電圧が論理ハイとなるので、トランジスタＴＮ１１がオン状態になり、トランジスタＴＰ１１がオフ状態となる。これにより、低レベル電圧（ＶＳＳ）がビット線ＢＬ１に印加される。この状態は、インバータＩＮＶ１０によって保持される。このように、書込み動作において、書込みアンプＷ−ＡＭＰは、センスアンプＳ／Ａからビット線ＢＬ１に送信された書込みデータを保持することができる。
【００７６】
この書込み動作は、ビット線ＢＬ０に接続された書込みアンプＷ−ＡＭＰについても同様に同時に実行される。勿論、ビット線ＢＬ０に接続された書込みアンプＷ−ＡＭＰは、ビット線ＢＬ１に接続された書込みアンプＷ−ＡＭＰとは異なる論理データを保持することができる。
【００７７】
その後、プリチャージ期間においても、プリチャージ信号ＰＣＨおよび書込み信号ＷＲＴが共に論理ハイである。従って、プリチャージ期間においても、書込みアンプＷ−ＡＭＰは、書込みデータをビット線ＢＬ１に印加し続けることができる。これにより、書き込み動作の終了後であっても（カラム選択線ＣＳＬの駆動の終了後であっても）、書込みアンプＷ−ＡＭＰは、或るワード線ＷＬの選択的な駆動によってメモリセルＭＣへデータを書き込むことができる。
【００７８】
ビット線対ＢＬｉ、ＢＬｉ＋１は、ソース線ＳＬを共有しているので、書込みアンプＷ−ＡＭＰがメモリセルＭＣへデータを書き込むときには、データ書込みは、ビット線対のそれぞれのビット線ＢＬｉおよびＢＬｉ＋１について異なるタイミングで実行する必要がある。例えば、ビット線ＢＬ０にデータを書き込む場合、イコライジング線ＥＱＬｉおよびＥＱＬｊをそれぞれ論理ロウおよび論理ハイにする。これにより、短絡スイッチＳＷ１はビット線ＢＬ０をソース線ＳＬ０から切断し、かつ、短絡スイッチＳＷ０はビット線ＢＬ１をソース線ＳＬ０に短絡させる。これにより、ソース線ＳＬ０の電圧は、ビット線ＢＬ１と等しい電圧となる。従って、ビット線ＢＬ０に接続された書込みアンプＷ−ＡＭＰがメモリセルＭＣ０にデータを書き込むことができる。逆に、ビット線ＢＬ１にデータを書き込む場合、イコライジング線ＥＱＬｉおよびＥＱＬｊをそれぞれ論理ハイおよび論理ロウにする。これにより、短絡スイッチＳＷ０はビット線ＢＬ０をソース線ＳＬ０から切断し、かつ、短絡スイッチＳＷ１はビット線ＢＬ１をソース線ＳＬ０に短絡させる。これにより、ソース線ＳＬ０の電圧は、ビット線ＢＬ０と等しい電圧となる。従って、ビット線ＢＬ１に接続された書込みアンプＷ−ＡＭＰがメモリセルＭＣ１にデータを書き込むことができる。
【００７９】
読出し動作では、メモリは、プリチャージＰＣＨおよび書込み信号線ＷＲＴを論理ロウにすることによって、書込みアンプＷ−ＡＭＰを不活性状態とする。
【００８０】
図１０は、第３の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図である。時点ｔ０において、メモリがアクティブ信号Ａおよび信号Ｗを受け取ると、書込み信号ＷＲＴおよびプリチャージ信号ＰＣＨを論理ハイに立ち上げる。これにより、書込みアンプＷ−ＡＭＰは、対応するビット線ＢＬのデータをラッチすることが可能になる。また、信号Ｗは、カラム選択線ＣＳＬを順次駆動する。
【００８１】
ｔ１において、メモリは、データＤＩＮを受け取り始める。ｔ２において、カラム選択線ＣＳＬ０が駆動されると、図８に示す右側のマルチプレクサＭＵＸがビット線ＢＬ０を選択し、ビット線ＢＬ０をセンスビット線ＳＢＬ２に接続する。これにより、ビット線ＢＬ０に接続された書込みアンプＷ−ＡＭＰが書込みデータを格納する。ｔ３において、カラム選択線ＣＳＬ１が駆動されると、図８に示す左側のマルチプレクサＭＵＸがビット線ＢＬ１を選択し、ビット線ＢＬ１をセンスビット線ＳＢＬ１に接続する。これにより、ビット線ＢＬ１に接続された書込みアンプＷ−ＡＭＰが書込みデータを格納する。同様に、ｔ４において、カラム選択線ＣＳＬ２が駆動されると、ビット線ＢＬ２に接続された書込みアンプＷ−ＡＭＰが書込みデータを格納する。図１０では図示していないが、ビット線ＢＬ３に接続された書込みアンプＷ−ＡＭＰにも同様にデータが書き込まれてよい。
【００８２】
時点ｔ５において、ライトプリチャージ信号ＷＰを受け取ると、カラム選択期間が終了し、メモリは、センスアンプＳ／Ａのセンスノードのプリチャージ状態になる。そして、メモリは、このプリチャージ期間にワード線ＷＬ０〜ＷＬ３のいずれかを選択的に駆動する。これにより、書込みアンプＷ−ＡＭＰは、メモリセルＭＣへデータを書き込むことができる。
【００８３】
第３の実施形態では、書込みアンプＷ−ＡＭＰは、各ビット線ＢＬのそれぞれに対応して設けられている。このため、書込みアンプＷ−ＡＭＰは、全カラムのメモリセルＭＣへのデータを保持することができる（第１の書込みステップ）。その後、書込みアンプＷ−ＡＭＰからメモリセルＭＣへの書込み（第２の書込みステップ）は、２回繰り返す必要がある。例えば、第１の書込みステップでは、全カラムの書込みアンプＷ−ＡＭＰは、対応するビット線ＢＬに印加された書込みデータを格納する。次に、第２の書込みステップでは、ＭＲＡＭは、短絡スイッチＳＷ１を導通させ、かつ、短絡スイッチＳＷ０を非導通にした状態で、第２の書込みステップを実行し、ビット線ＢＬ０、ＢＬ２に接続されたメモリセルＭＣにデータを書き込む。次に、ＭＲＡＭは、短絡スイッチＳＷ０を導通させ、かつ、短絡スイッチＳＷ１を非導通にした状態で、第２の書込みステップを実行し、ビット線ＢＬ１、ＢＬ３に接続されたメモリセルＭＣにデータを書き込む。これにより、第３の実施形態は、第２の実施形態よりも書込み速度を速くすることができる。
【００８４】
また、第３の実施形態による書込みアンプＷ−ＡＭＰ（図９）は、第１または第２の実施形態による書込みアンプＷ−ＡＭＰ（図６（Ａ）および図６（Ｂ））よりも回路規模において小さい。書込みアンプＷ−ＡＭＰは各ビット線あるいはビット線対に対応して多数設けられる。従って、書込みアンプＷ−ＡＭＰの回路規模の縮小は、メモリ全体の大きさを小さくすることに繋がる。
【００８５】
（第３の実施形態の第１の変形例）
図１１は、第３の実施形態の第１の変形例による書込みアンプＷ−ＡＭＰの構成を示す説明図である。本変形例による書込みアンプＷ−ＡＭＰは、図９に示すトランジスタＴＰ１０およびインバータＩＮＶ１０に代えてＮＡＮＤゲートＧ１０を備えている。本変形例のその他の構成は、第３の実施形態の構成と同様でよい。以下、ビット線ＢＬ１に接続された書込みアンプＷ−ＡＭＰの構成を説明し、ビット線ＢＬ０に接続された書込みアンプＷ−ＡＭＰの説明は省略する。
【００８６】
ＮＡＮＤゲートＧ１０の２つの入力は、ビット線ＢＬ１と書込み信号線ＷＲＴとに接続され、その出力はノードＮ１０に接続されている。これにより、プリチャージＰＣＨおよび書込み信号線ＷＲＴが論理ハイになったときに、ＮＡＮＤゲートＧ１０は、ビット線ＢＬ１の論理値を保持するように、トランジスタＴＮ１１、ＴＰ１１を制御する。
【００８７】
読出し動作では、メモリは、プリチャージＰＣＨおよび書込み信号線ＷＲＴを論理ロウにすることによって、書込みアンプＷ−ＡＭＰを不活性状態とする。
【００８８】
本変形例によるＭＲＡＭのその他の動作は、第３の実施形態の動作と同様である。従って、本変形例は、第２の実施形態と同様の効果も得ることができる。
【００８９】
さらに、本変形例では、インバータＩＮＶ１０に代えてＮＡＮＤゲートＧ１０を用いている。インバータＩＮＶ１０は、読出し時においてビット線ＢＬ１が高レベル電圧になった（論理閾値を超えた）場合、トランジスタＴＰ１１を駆動させてしまう可能性がある。これに対して、本変形例では、読出し時にビット線ＢＬ１の電圧が高レベル電圧になったとしても、ＮＡＮＤゲートＧ１０はトランジスタＴＰ１１をオフ状態に維持する。よって、本変形例は、データ読出し時に、書込みアンプＷ−ＡＭＰを確実に不活性化させておくことができる。
【００９０】
（第３の実施形態の第２の変形例）
図１２は、第３の実施形態の第２の変形例による書込みアンプＷ−ＡＭＰの構成を示す説明図である。第２の変形例による書込みアンプＷ−ＡＭＰは、第１のＮＡＮＤゲートＧ１０に加え、プリチャージ信号の反転信号ｂＰＣＨとトランジスタＴＮ１０との間に接続された第２のＮＡＮＤゲートＧ１１をさらに備えている。第２の変形例のその他の構成は、上記第１の変形例の構成と同様でよい。以下、ビット線ＢＬ１に接続された書込みアンプＷ−ＡＭＰの構成を説明し、ビット線ＢＬ０に接続された書込みアンプＷ−ＡＭＰの説明は省略する。
【００９１】
ＮＡＮＤゲートＧ１１の２つの入力は、プリチャージ信号線の反転信号ｂＰＣＨおよびカラム選択線ＣＳＬに接続されている。ＮＡＮＤゲートＧ１１の出力は、トランジスタＴＮ１０のゲートに接続されている。
【００９２】
書込み時には、書込み信号線ＷＲＴが論理ハイになり、プリチャージ信号線の反転信号ｂＰＣＨは論理ロウになる。これにより、ＮＡＮＤゲートＧ１０は、ビット線ＢＬ１の論理値を保持するように、トランジスタＴＮ１１、ＴＰ１１を制御する。このとき、ＮＡＮＤゲートＧ１１は、カラム選択線ＣＳＬの信号によらず、トランジスタＴＮ１０をオン状態に維持する。従って、第２の変形例の書込み動作は、第１の変形例の書込み動作と同じである。
【００９３】
読出し動作では、書込み信号線ＷＲＴが論理ロウになり、プリチャージ信号線の反転信号ｂＰＣＨは論理ハイになる。これによって、ＮＡＮＤゲートＧ１０は、トランジスタＴＰ１０をオフ状態にし、トランジスタＴＮ１１をオン状態にする。さらに、ＮＡＮＤゲートＧ１１は、ビット線ＢＬ１に対応するカラム選択線ＣＳＬが論理ハイになった（選択された）場合に、トランジスタＴＮ１０をオフ状態にする。ＮＡＮＤゲートＧ１１は、ビット線ＢＬ１に対応するカラム選択線ＣＳＬが論理ロウである（非選択である）場合に、トランジスタＴＮ１０をオン状態にする。即ち、第２の変形例による書込みアンプＷ−ＡＭＰは、ビット線ＢＬ１のカラムが選択されていない場合に、トランジスタＴＮ１０、ＴＮ１１をオン状態とし、ビット線ＢＬ１を低レベル電圧（ＶＳＳ）にプリチャージすることができる。勿論、ビット線ＢＬ１のカラムが選択された場合には、ビット線ＢＬ１は読出しデータを伝達するので、書込みアンプＷ−ＡＭＰは、トランジスタＴＮ１０をオフ状態とし、ビット線ＢＬ１を低レベル電圧源ＶＳＳから切断する。
【００９４】
第１の変形例では、読出し時に、トランジスタＴＮ１１がオン状態であるが、トランジスタＴＰ１１、ＴＮ１０がオフ状態を維持する。このため、読出し動作において、非選択のビット線ＢＬは、電気的にフローティング状態となる。
【００９５】
これに対し、第２の変形例による書込みアンプＷ−ＡＭＰは、読出し時に、非選択のビット線ＢＬを低レベル電圧（ＶＳＳ）に固定（プリチャージ）しておくことができる。
【００９６】
第２の変形例によるＭＲＡＭのその他の動作は、第１の変形例の動作と同様である。従って、第２の変形例は、第１の変形例の効果も得ることができる。
【００９７】
（第４の実施形態）
図１３は、第４の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図である。第４の実施形態では、書込みアンプＷ−ＡＭＰがマルチプレクサＭＵＸとセンスアンプＳ／Ａ０、Ｓ／Ａ１との間に設けられている。書込みアンプＷ−ＡＭＰは、複数のビット線ＢＬに対して共有されている。
【００９８】
メモリセルブロックＣＢは、それぞれ２つのカラムのビット線ＢＬｉ、ＢＬｉ＋１に接続されたメモリセルＭＣを含む。ソース線ＳＬは、各ビット線ＢＬに対応して設けられている。マルチプレクサＭＵＸおよび書込みアンプＷ−ＡＭＰは、メモリセルブロックＣＢごとに対応して設けられている。センスアンプＳ／Ａ０、Ｓ／Ａ１は、複数のマルチプレクサＭＵＸおよび複数の書込みアンプＷ−ＡＭＰに対応して設けられている。従って、データ書込み時にセンスアンプＳ／Ａ０、Ｓ／Ａ１に接続するマルチプレクサＭＵＸおよび書込みアンプＷ−ＡＭＰを選択するために、書込みカラム選択トランジスタＴＷＣＳ０〜ＴＷＣＳ３および書込みカラム選択線ＷＣＳＬ０、ＷＣＳＬ１が設けられている。
【００９９】
書込みアンプＷ−ＡＭＰは、書込みビット線ＷＢＬｉと書込みソース線ＷＳＬｉとの間に接続されている。マルチプレクサＭＵＸは、複数のビット線ＢＬのうち１本のビット線およびそれに対応するソース線を選択し、その選択ビット線および選択ソース線をそれぞれ書込みビット線ＷＢＬｉおよび書込みソース線ＷＳＬｉに接続する。これにより、書込みアンプＷ−ＡＭＰは、データ書込み時に選択ビット線ＢＬおよび選択ソース線ＳＬに接続され得る。このように、書込みアンプＷ−ＡＭＰは、対応するメモリセルブロックＣＢのうち選択されたカラムのメモリセルＭＣにデータを書き込むことができる。
【０１００】
同一の書込みカラム選択線ＷＣＳＬ０によって制御される書込みカラム選択トランジスタＴＷＣＳ０、ＴＷＣＳ１は、それぞれ異なるセンスアンプＳ／Ａ０、Ｓ／Ａ１に接続されている。また、同一の書込みカラム選択線ＷＣＳＬ１によって制御される書込みカラム選択トランジスタＴＷＣＳ２、ＴＷＣＳ３も、それぞれ異なるセンスアンプＳ／Ａに接続されている。書込みカラム選択線ＷＣＳＬ０およびＷＣＳＬ１は互いに相補のデータを伝達する。これにより、各センスアンプＳ／Ａが複数の書込みビット線ＷＢＬおよび複数の書込みアンプＷ−ＡＭＰに同時に接続されることを防止する。例えば、書込みカラム選択線ＷＣＳＬ０が論理ハイに駆動されたときには、センスアンプＳ／Ａ０は、書込みビット線ＷＢＬ０に接続され、センスアンプＳ／Ａ１は、書込みビット線ＷＢＬ１に接続される。また、書込みカラム選択線ＷＣＳＬ１が論理ハイに駆動されたときには、センスアンプＳ／Ａ０は、書込みビット線ＷＢＬ２に接続され、センスアンプＳ／Ａ１は、書込みビット線ＷＢＬ３に接続される。これにより、センスアンプＳ／Ａ０、Ｓ／Ａ１は、書込みビット線ＷＢＬ０〜ＷＢＬ３のそれぞれに接続された書込みアンプＷ−ＡＭＰに異なるデータを書き込むことができる。
【０１０１】
書込みアンプＷ−ＡＭＰの具体的構成は、第１の実施形態による書込みアンプＷ−ＡＭＰと同様の構成でよい。
【０１０２】
図１４は、第４の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図である。ここでは、ワード線ＷＬ０が選択され、ワード線ＷＬ０に接続されたメモリセルＭＣにデータが書き込まれる。
【０１０３】
時点ｔ１において、書込みカラム選択線ＷＣＳＬ０が選択される。このとき、センスアンプＳ／Ａ０、Ｓ／Ａ１は、それぞれ書込みビット線ＷＢＬ０、ＷＢＬ１に接続される。そして、書込みビット線ＷＢＬ０、ＷＢＬ１のそれぞれに対応する書込みアンプＷ−ＡＭＰが書込みデータを保持する。
【０１０４】
時点ｔ２において、書込みカラム選択線ＷＣＳＬ１が選択される。このとき、センスアンプＳ／Ａ０、Ｓ／Ａ１は、それぞれ書込みビット線ＷＢＬ２、ＷＢＬ３に接続される。そして、書込みビット線ＷＢＬ２、ＷＢＬ３のそれぞれに対応する書込みアンプＷ−ＡＭＰが書込みデータを保持する。これにより、センスアンプＳ／Ａ０、Ｓ／Ａ１から書込みアンプＷ−ＡＭＰへの書込み（第１の書込みステップ）が終了する。
【０１０５】
時点ｔ３において、カラム選択線ＣＳＬ０、ＣＳＬ１のいずれかが選択的に駆動される。これにより、書込みビット線ＷＢＬｉおよび書込みソース線ＷＳＬｉは、メモリセルブロックＣＢに含まれるいずれかのビット線ＢＬおよびソース線ＳＬにそれぞれ接続される。例えば、カラム選択線ＣＳＬ０が選択された場合、書込みビット線ＷＢＬ０に接続されたマルチプレクサＭＵＸは、書込みビット線ＷＢＬ０および書込みソース線ＷＳＬ０をビット線ＢＬ０およびソース線ＳＬ０にそれぞれ接続する。同様に、書込みビット線ＷＢＬ１に接続されたマルチプレクサＭＵＸは、書込みビット線ＷＢＬ１および書込みソース線ＷＳＬ１をビット線ＢＬ２およびソース線ＳＬ２にそれぞれ接続する。書込みビット線ＷＢＬ２に接続されたマルチプレクサＭＵＸは、書込みビット線ＷＢＬ２および書込みソース線ＷＳＬ２をビット線ＢＬ４およびソース線ＳＬ４にそれぞれ接続する。書込みビット線ＷＢＬ３に接続されたマルチプレクサＭＵＸは、書込みビット線ＷＢＬ３および書込みソース線ＷＳＬ３をビット線ＢＬ６およびソース線ＳＬ６にそれぞれ接続する。これにより、選択されたビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６およびソース線ＳＬ０、ＳＬ２、ＳＬ４、ＳＬ６の電圧が確定する。
【０１０６】
時点ｔ４において、ワード線ＷＬ０が選択的に駆動される。これにより、各書込みアンプＷ−ＡＭＰは、選択ワード線ＷＬ０とビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６とに接続されたメモリセルＭＣにデータを書き込むことができる（第２の書込みステップ）。その後、ｔ５において、ワード線ＷＬ０を立ち下げるまで、書込みアンプＷ−ＡＭＰは、対応するメモリセルＭＣに書込み電圧を印加し続ける。
【０１０７】
ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７に接続されたメモリセルＭＣにデータを書き込む場合には、第１の書込みステップを再度実行した後、カラム選択線ＣＳＬ１を選択して、第２の書込みステップを実行すればよい。
【０１０８】
第４の実施形態は、センスアンプＳ／Ａと書込みアンプＷ−ＡＭＰとの間の回路構成を変更することによって、センスアンプＳ／Ａの個数を変更することができる。即ち、センスアンプ数と書込みアンプ数との比を制御することができる。これにより、第１の書込みステップの動作速度を調節することができる。
【０１０９】
また、第４の実施形態では、書込みアンプＷ−ＡＭＰがマルチプレクサＭＵＸとセンスアンプＳ／Ａとの間に設けられている。このため、センスアンプＳ／Ａから書込みアンプＷ−ＡＭＰまでの配線容量が比較的小さく、第１の書込みステップの速度が速い。一方で、書込みアンプＷ−ＡＭＰからメモリセルＭＣまでの配線容量が増えるため、第２の書込みステップの速度が遅くなると考えられる。しかし、第２の書込みステップは、センスアンプＳ／Ａのセンスノードのプリチャージ期間において実行されるので、その速度が遅くとも余り問題とならない。
【０１１０】
（第５の実施形態）
図１５は、第５の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図である。第５の実施形態では、書込みアンプＷ−ＡＭＰが複数のメモリセルブロックＣＢおよび複数のビット線ＢＬ０〜ＢＬ３に対応して設けられている。書込みアンプＷ−ＡＭＰは、マルチプレクサＭＵＸとセンスアンプＳ／Ａとの間に接続されている。図１５では、１つのセンスアンプＳ／Ａに対して１つの書込みアンプＷ−ＡＭＰが示されているが、センスアンプＳ／Ａは、第４の実施形態と同様に、複数の書込みアンプＡＭＰに対応して設けられている。
【０１１１】
書込みアンプＷ−ＡＭＰの構成は、第３の実施形態における書込みアンプＷ−ＡＭＰ（図９）と同様でよい。書込みアンプＷ−ＡＭＰの構成は、図１１または図１２に示す書込みアンプＷ−ＡＭＰの構成と同じであってもよい。  メモリセルブロックＣＢの構成および短絡スイッチＳＷ０、ＳＷ１の構成も、第３の実施形態のそれらと同様でよい。尚、図１５では、メモリセルアレイの右側のマルチプレクサＭＵＸおよび書込みアンプＷ−ＡＭＰの構成のみを示す。メモリセルアレイの左側のマルチプレクサＭＵＸおよび書込みアンプＷ−ＡＭＰは、右側のそれらと同様の構成を有するので、その説明を省略する。また、図１５では、メモリセルアレイの左右１つずつ設けられた書込みアンプＷ−ＡＭＰおよびマルチプレクサＭＵＸを示すが、書込みアンプＷ−ＡＭＰおよびマルチプレクサＭＵＸは、メモリセルブロックＣＢの数に適合するように複数設けられていてもよい。
【０１１２】
書込みアンプＷ−ＡＭＰは、保持した書込みデータを書込みビット線ＷＢＬに保持する。マルチプレクサＭＵＸは、書込みビット線ＷＢＬ１を介して書込みアンプＷ−ＡＭＰと接続されている。マルチプレクサＭＵＸは、書込みビット線ＷＢＬ１とメモリセルブロックＣＢのビット線ＢＬ１との間に接続されたスイッチング素子ＳＷ１０と、書込みビット線ＷＢＬ１とメモリセルブロックＣＢのビット線ＢＬ２との間に接続されたスイッチング素子ＳＷ１１とを備えている。スイッチング素子ＳＷ１０は、互いに相補のカラム選択信号ＣＳＬｙ、ｂＣＳＬｙによって制御される。スイッチング素子ＳＷ１１は、互いに相補のカラム選択信号ＣＳＬｘ、ｂＣＳＬｘによって制御される。マルチプレクサＭＵＸは、低レベル電圧源ＶＳＳとメモリセルブロックＣＢのビット線ＢＬ１との間に接続されたＮＭＯＳトランジスタＴＮ２０と、低レベル電圧源ＶＳＳとメモリセルブロックＣＢのビット線ＢＬ２との間に接続されたＮＭＯＳトランジスタＴＮ２１とをさらに備えている。トランジスタＴＮ２０、ＴＮ２１は、それぞれカラム選択信号ｂＣＳＬｙ、ｂＣＳＬｘによって制御される。
【０１１３】
同様に、図１５の左側に示すマルチプレクサＭＵＸは、書込みビット線ＷＢＬとメモリセルブロックＣＢのビット線ＢＬ０と間、および、書込みビット線ＷＢＬとメモリセルブロックＣＢのビット線ＢＬ３と間に接続されている。
【０１１４】
これにより、マルチプレクサＭＵＸは、カラム選択線ＣＳＬｙが論理ハイに駆動されたときに、書込みビット線ＷＢＬ１をビット線ＢＬ１に接続し、書込みデータをビット線ＢＬ１に接続されたメモリセルＭＣに転送する。このとき、トランジスタＴＮ２０は電圧源ＶＳＳとビット線ＢＬ１との間を切断する。短絡スイッチＳＷ０は、ビット線ＢＬ０、ＢＬ３をソース線ＳＬ０、ＳＬ１に短絡する。
【０１１５】
マルチプレクサＭＵＸは、カラム選択線ＣＳＬｘが論理ハイに駆動されたときに、書込みビット線ＷＢＬ１をビット線ＢＬ２に接続し、書込みデータをビット線ＢＬ２に接続されたメモリセルＭＣに転送する。このとき、トランジスタＴＮ２１は電圧源ＶＳＳとビット線ＢＬ２との間を切断する。短絡スイッチＳＷ０は、ビット線ＢＬ０、ＢＬ３をソース線ＳＬ０、ＳＬ１に短絡する。
【０１１６】
これにより、マルチプレクサＭＵＸは、書込みアンプＷ−ＡＭＰのデータをビット線ＢＬ１、ＢＬ２のいずれかに転送することができる。尚、カラム選択線ＣＳＬｘ、ＣＳＬｙが選択されていない場合、スイッチング素子ＳＷ１０、ＳＷ１１は書込みビット線ＷＢＬ１とビット線ＢＬ１、ＢＬ２とを切断し、トランジスタＴＮ２０，ＴＮ２１がビット線ＢＬ１、ＢＬ２を低レベル電圧（ＶＳＳ）に維持する。
【０１１７】
図１５の左側に示すマルチプレクサＭＵＸは、同様に動作することによって、書込みアンプＷ−ＡＭＰのデータをビット線ＢＬ０、ＢＬ３のいずれかに転送することができる。このとき、短絡スイッチＳＷ１がビット線ＢＬ１、ＢＬ２をソース線ＳＬ０、ＳＬ１に短絡する。
【０１１８】
図１６は、第５の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図である。時点ｔ０において、メモリがアクティブ信号Ａおよび信号Ｗを受け取ると、メモリは、書込み信号ＷＲＴおよびプリチャージ信号ＰＣＨを論理ハイに立ち上げる。これにより、書込みアンプＷ−ＡＭＰは、対応するビット線ＢＬのデータをラッチすることが可能になる。また、信号Ｗは、カラム選択線ＷＣＳＬを順次駆動する。
【０１１９】
ｔ１において、メモリは、データＤＩＮを受け取り始める。ｔ２において、カラム選択線ＷＣＳＬ０が駆動されると、図１５に示す右側のセンスアンプＳ／Ａが書込みデータを書込みアンプＷ−ＡＭＰへ書き込む。図１５においてカラム選択線ＷＣＳＬは、メモリセルアレイの右側に１本のみ示されている。しかし、実際には、カラム選択線ＷＣＳＬは１つのセンスアンプＳ／Ａに対応する書込みアンプＷ−ＡＭＰの数と同数だけ設けられている。カラム選択線ＷＣＳＬを順次駆動することによって、センスアンプＳ／Ａは、対応する全ての書込みアンプＷ−ＡＭＰへ書込みデータを転送することができる。書込みアンプＷ−ＡＭＰは、書込みデータを書込みビット線ＷＢＬ１に保持する。
【０１２０】
ｔ３において、カラム選択線ＷＣＳＬ１が駆動されると、図１５に示す左側のセンスアンプＳ／Ａが書込みデータを書込みアンプＷ−ＡＭＰへ書き込む。図１５においてカラム選択線ＷＣＳＬは、メモリセルアレイの左側に１本のみ示されている。しかし、実際には、カラム選択線ＷＣＳＬは１つのセンスアンプＳ／Ａに対応する書込みアンプＷ−ＡＭＰの数と同数だけ設けられている。カラム選択線ＷＣＳＬを順次駆動することによって、センスアンプＳ／Ａは、対応する全ての書込みアンプＷ−ＡＭＰへ書込みデータを転送することができる。書込みアンプＷ−ＡＭＰは、書込みデータを書込みビット線ＷＢＬ２に保持する（第１の書込みステップ）。
【０１２１】
ｔ５において、ライトプリチャージ信号ＷＰを受け取ると、マルチプレクサＭＵＸは、カラム選択線ＣＳＬｘまたはＣＳＬｙのいずれかを駆動し、書込みビット線ＷＢＬ１をビット線ＢＬ１またはＢＬ２のいずれかに接続する。
【０１２２】
ｔ６において、選択ワード線ＷＬを立ち上げることによって、書込みアンプＷ−ＡＭＰは、書込みデータをメモリセルＭＣへ書き込む。このとき、まず、メモリセルアレイの一方側にある書込みアンプＷ−ＡＭＰのそれぞれが、対応するメモリセルブロックＣＢのうちの１つのカラムのビット線（例えば、ＢＬ１、ＢＬ５、ＢＬ９・・・）に接続されたメモリセルＭＣにデータを書き込む。次に、メモリセルアレイの他方側にある書込みアンプＷ−ＡＭＰのそれぞれが、対応するメモリセルブロックＣＢのうちの１つのカラムのビット線（例えば、ＢＬ０、ＢＬ４、ＢＬ８・・・）に接続されたメモリセルＭＣにデータを書き込む。（第２の書込みステップ）。
【０１２３】
上記第１および第２の書込みステップを再度繰り返すことによって、残りのビット線（例えば、ＢＬ２、ＢＬ６、ＢＬ１０・・・、および、ＢＬ３、ＢＬ７、ＢＬ１１・・・）に接続されたメモリセルＭＣにデータを書き込むことができる。即ち、メモリセルアレイの左右のセンスアンプＳ／Ａ、書込みアンプＷ−ＡＭＰおよびマルチプレクサＭＵＸが交互に第１および第２の書込みステップを２回実行することによって、メモリは、全カラムのビット線ＢＬにデータを書き込むことができる。
【０１２４】
第５の実施形態によるＭＲＡＭでは、書込みアンプＷ−ＡＭＰが複数のメモリセルブロックＣＢおよび複数のビット線ＢＬ０〜ＢＬ３に対応して設けられている。マルチプレクサＭＵＸの回路構成を変更することによって、書込みアンプＷ−ＡＭＰの数を変更することができる。即ち、書込みアンプ数とビット線数との比を制御することができる。これにより、第２の書込みステップの動作速度を調節することができる。
【０１２５】
第５の実施形態では、センスアンプＳ／Ａと書込みアンプＷ−ＡＭＰとの間の回路構成を変更することによって、センスアンプＳ／Ａの個数を変更することができる。よって、第５の実施形態は、第４の実施形態と同様に、第１の書込みステップの動作速度を調節することができる。
【０１２６】
第５の実施形態では、書込みアンプＷ−ＡＭＰがマルチプレクサＭＵＸとセンスアンプＳ／Ａとの間に設けられている。このため、第５の実施形態は、第４の実施形態と同様に第１の書込みステップの速度が速い。
【０１２７】
以上の実施形態において、書込みアンプＷ−ＡＭＰの数は、センスアンプＳ／Ａの数より多い。即ち、複数の書込みアンプＷ−ＡＭＰが１つのセンスアンプＳ／Ａに対して設けられている。従って、上記実施形態によるＭＲＡＭは、書込み動作を高速にしながらも、サイズの大きなセンスアンプＳ／Ａの数を低減させ、ＭＲＡＭのチップサイズを小さくすることができる。
【符号の説明】
【０１２８】
ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＭＣ…メモリセル、Ｗ−ＡＭＰ…書込みアンプ、ＭＵＸ…マルチプレクサ、Ｓ／Ａ…センスアンプ、ＳＷ…短絡スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005190499.tif 000014
【図１４】
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【図１５】
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【図１６】
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