(57)【特許請求の範囲】
【請求項１】
フォトダイオードと、リセットトランジスタと、トランスファートランジスタとを有する撮像素子と、
前記フォトダイオードからの出力信号を記憶する記憶素子と、
前記記憶素子を駆動するための正の電圧である第１電圧と、前記記憶素子を駆動するための負の電圧である第２電圧とを発生する電圧発生回路と、
前記トランスファートランジスタのゲート電極と接続され、前記フォトダイオードで生成された前記出力信号の読み出しを制御する制御信号を伝送するためのトランスファーゲート線と、
を含み、
前記リセットトランジスタのゲート電極と、前記トランスファートランジスタのゲート電極には、前記第２電圧が供給されることを特徴とする半導体装置。
【請求項２】
前記記憶素子は、トレンチ型キャパシタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記記憶素子は、フラッシュメモリセルであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１電圧は、前記リセットトランジスタを介して前記フォトダイオードに印加されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素が形成される画素領域と、画素からの出力信号を記憶する記憶素子が形成される記憶素子領域とを混載した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサと画像データを一時保存しておくためのＤＲＡＭとを１チップに混載する場合において、ＤＲＡＭセルにスタック型キャパシタを用いたとき、基板からスタック型キャパシタの上層に形成される最下層配線までのバルク層間膜が厚く形成されてしまい、それに伴ってチップ全体も厚く形成されてしまう。そのため、チップ表面に形成されるマイクロレンズも十分に薄く形成することができなければ、チップの厚みに合わせて焦点距離を大きくすることができず、基板手前の位置で合焦してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＣＭＯＳイメージセンサは、フォトダイオードに対する集光が不十分だと感度低下を起こしてしまう。図６５に示すように、層間膜が厚いとマイクロレンズにより基板表面に集光することが難しい。特にピクセルサイズが縮小されるとこの傾向が強くなる。
【０００４】
本発明は、上記問題点に鑑みてなされたものであり、マイクロレンズを介して照射される光の合焦位置が画素手前となってしまうことによる感度低下を回避可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
本発明はフォトダイオードと、リセットトランジスタと、トランスファートランジスタとを有する撮像素子と、前記フォトダイオードからの出力信号を記憶する記憶素子と、前記記憶素子を駆動するための正の電圧である第１電圧と、前記記憶素子を駆動するための負の電圧である第２電圧とを発生する電圧発生回路と、前記トランスファートランジスタのゲート電極と接続され、前記フォトダイオードで生成された前記出力信号の読み出しを制御する制御信号を伝送するためのトランスファーゲート線と、を含み、前記リセットトランジスタのゲート電極と、前記トランスファートランジスタのゲート電極には、前記第２電圧が供給されることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、リーク電流の発生を防止することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明を適用した好適な実施形態を、添付図面を参照しながら詳細に説明する。
【０００８】
＜第１の実施形態＞
先ず、図１〜図１５を用いて本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造工程について説明する。尚、図１Ａ〜図１２Ｂの各図では、ＤＲＡＭ混載型ＣＭＯＳイメージセンサ内におけるＤＲＡＭセル形成領域とピクセル形成領域との製造過程をともに示していく。
【０００９】
図１Ａに示すように、ＤＲＡＭセル形成領域内において選択的にＮ型ウェル２をＰ型Ｓｉ基板１に形成する。その際に、高エネルギーで燐又は砒素をイオン注入し、Ｎ型ウェル２をＰ型Ｓｉ基板１の深い位置まで形成する。
【００１０】
続いて、図１Ａ、図１Ｂに示すように、ＬＯＣＯＳ法によりフィールド酸化膜３を形成し、ＤＲＡＭセル形成領域、ピクセル形成領域及び周辺ロジック回路形成領域の夫々の素子活性領域を画定する。次に、それらの素子活性領域の浅い位置にＰ型ウェル４を形成する。
【００１１】
続いて、図２Ａ、図２Ｂに示すように、ゲート酸化膜５を５ｎｍ程度の膜厚で全面に形成し、ＤＲＡＭセル形成領域のみを被覆するレジストパターン６を形成した後、フッ酸を薬液として用いたウェットエッチングによりＤＲＡＭセル形成領域以外の領域に形成されたゲート酸化膜５を除去する。
【００１２】
続いて、図３Ａ、図３Ｂに示すように、レジストパターン６を灰化処理により除去し、更にゲート酸化膜５を５ｎｍ程度の膜厚で全面に形成する。これにより、ＤＲＡＭセル形成領域には８ｎｍ程度の膜厚、ピクセル形成領域及び周辺ロジック回路形成領域には５ｎｍ程度の膜厚でゲート絶縁膜５が形成される。
【００１３】
続いて、ＣＶＤ法によりポリシリコン膜７を１８０ｎｍ程度の膜厚で形成し、ピクセル形成領域及び周辺ロジック回路形成領域上で開口するレジストパターンを形成した後、１０ＫｅＶ〜３０ＫｅＶ、３×１０15／ｃｍ2〜６×１０15／ｃｍ2の条件で燐をイオン注入する。
【００１４】
続いて、反射防止膜としてプラズマＣＶＤ法によりシリコン窒化膜８を全面に形成し、フォトリソグラフィ工程及びそれに続くエッチング工程により、シリコン窒化膜８及びポリシリコン膜７をパターニングすることによって、図４Ａ、図４Ｂに示すように、基板１上にゲート電極９を形成する。
【００１５】
続いて、ピクセル形成領域内のフォトダイオード形成領域上で開口するレジストパターンを形成し、３０ｋｅＶ〜３００ｋｅＶ、１×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件で燐をイオン注入する。これにより、図５Ｂに示すように、フォトダイオード形成領域にはＮ型拡散層１０が基板の深い位置まで形成される。次に、７ｋｅＶ、１×１０13／ｃｍ2程度の条件でホウ素をイオン注入し、フォトダイオード形成領域における基板の表面部位にＰ型拡散層１１をフォトダイオード表面シールド層として形成する。以上により、ピクセル形成領域内にフォトダイオード（ＦＤ）１２が形成される。
【００１６】
続いて、ＤＲＡＭセル形成領域上及びフォトダイオード部を除くピクセル形成領域上で開口するレジストパターンを形成し、２０ｋｅＶ、２×１０13／ｃｍ2程度の条件で燐をイオン注入することにより、図６Ａ、図６Ｂに示すように、ＤＲＡＭセル形成領域及びピクセル形成領域の基板の浅い位置にＮ型拡散層１３を形成する。
【００１７】
続いて、周辺ロジック回路形成領域上のみで開口するレジストパターンを形成し、１０ｋｅＶ、６×１０13／ｃｍ2程度の条件で砒素をイオン注入することにより、周辺ロジック回路形成領域の基板の浅い位置にＮ型拡散層を形成する。
【００１８】
これにより、ピクセル形成領域に後に形成されるトランスファートランジスタ（ＴＲ−Ｔｒ）とリセットトランジスタ（ＲＳＴ−Ｔｒ）とのジャンクションリークを、周辺ロジック回路形成領域に形成されるトランジスタと比べて小さく抑えることができる。
【００１９】
またここでは、周辺ロジック回路形成領域へのイオン注入より、ＤＲＡＭセル形成領域及びピクセル形成領域へのイオン注入の方を先に行っているが、その順序は特に限定されず、周辺ロジック回路形成領域へのイオン注入工程を先に行っても良い。
【００２０】
続いて、ＨＴＯ（High Temperature Oxide）膜を８０ｎｍ程度の膜厚で全面に形成する。次に、ピクセル形成領域におけるフォトダイオード部からリセットトランジスタ部のゲート電極の一部上面までの領域と、ＤＲＡＭセル形成領域の素子活性領域とを覆うレジストパターンを形成し、ＨＴＯ膜を異方性ドライエッチングする。
【００２１】
これにより、図７Ａ、図７Ｂに示すように、ＤＲＡＭセル形成領域の素子活性領域上にはＨＴＯ膜が残存し、ピクセル形成領域におけるリセットトランジスタ（ＲＳＴ−Ｔｒ）のゲート電極の一方の側壁面、ソースフォロアトランジスタ（ＳＦ−Ｔｒ）のゲート電極の両側壁面、及び、セレクトトランジスタ（Ｓｅｌｅｃｔ−Ｔｒ）部のゲート電極の両側壁面にはサイドウォール１４が形成される。
【００２２】
続いて、熱酸化処理により全面にシリコン酸化膜を５ｎｍ程度の膜厚で形成し、リン酸処理によりゲート電極上の反射防止膜ＳｉＮ８を除去する。そして、ピクセル形成領域上及び周辺ロジック回路形成領域上で開口するレジストパターンを形成し、４０ｋｅＶ、２×１０15／ｃｍ2程度の条件で砒素をイオン注入する。これにより、周辺ロジック回路形成領域内におけるＮ型拡散層とともに、ピクセル形成領域内においてＨＴＯ膜にて被覆されていない部位のＮ型拡散層がＬＤＤ構造として形成される。
【００２３】
続いて、フッ酸を薬液としたウェットエッチング処理により、上記５ｎｍ程度の膜厚のシリコン酸化膜を除去した後、スパッタ法によりＣｏ膜を全面に形成する。続いて、５００℃程度のＲＴＡ処理を行うことにより、ピクセル形成領域及び周辺ロジック回路形成領域で露出した不純物拡散層をシリサイド化させて、ＣｏＳｉ2膜１５を形成する。このとき、図８Ａ、図８Ｂに示すように、ピクセル形成領域におけるフォトダイオード部１２からリセットトランジスタのゲート電極の一部上面までの領域、及び、ＤＲＡＭセル形成領域の素子活性領域にはＨＴＯ膜が形成されているため、ＣｏＳｉ2膜１５は形成されない。
続いて、図９Ａ、図９Ｂに示すように、シリコン酸窒化膜１６を２００ｎｍ程度の膜厚でプラズマＣＶＤ法により順次形成し、ＢＰＳＧ（Borophosphosilicate glass）膜１７を１μｍ程度の膜厚で形成し、ＣＭＰ法により表面を平坦化する。尚、シリコン酸窒化膜１６の代わりに、シリコン酸化膜及びシリコン窒化膜を夫々２０ｎｍ、７０ｎｍ程度の膜厚で順次形成しても良い。
【００２４】
続いて、フォトリソグラフィ工程及びそれに続くエッチング工程により、ＤＲＡＭセル形成領域には、ビット線とＤＲＡＭセルとを接続するための開口部であるビット線コンタクト１８、ピクセル形成領域には、フローティングディフュージョン（ＦＤ）部及びソースフォロアトランジスタのゲート電極と上層配線とを接続するための開口部であるコンタクト（ソースフォロアトランジスタのコンタクトは不図示）１９を夫々形成する。
【００２５】
続いて、図１０Ａ、図１０Ｂに示すように、シリコン酸化膜又はシリコン窒化膜をプラズマＣＶＤ法により１００ｎｍ程度の膜厚で全面に堆積し、エッチバックすることにより、ビット線コンタクト１８、コンタクト１９の側壁部にサイドウォール２０を形成する。
【００２６】
続いて、燐ドープトアモルファスシリコン膜、ＷＳｉ膜を５０ｎｍ、１００ｎｍ程度の膜厚で夫々堆積し、フォトリソグラフィ工程及びそれに続くエッチング工程により、ＤＲＡＭセル形成領域においてはビット線コンタクト１８内にビット線２１を形成するとともに、ピクセル形成領域においてはコンタクト１９内にローカル配線２２を夫々形成する。
【００２７】
続いて、図１１Ａに示すように、ＢＰＳＧ膜２３を１．５μｍ程度の膜厚で全面に堆積し、ＣＭＰ法により研磨して平坦化する。次に、フォトリソグラフィ工程及びそれに続くエッチング工程により、ＤＲＡＭセル形成領域のＮ型拡散層とストレージ電極とを接続するための開口部であるストレージコンタクト２４を形成する。
【００２８】
続いて、シリコン酸化膜又はシリコン窒化膜をＣＶＤ法により１００ｎｍ程度の膜厚で全面に堆積し、エッチバックすることにより、ストレージコンタクト２４の側壁部にサイドウォール２５を形成する。
【００２９】
続いて、図１２Ａに示すように、燐ドープトアモルファスシリコン膜を６００ｎｍ程度の膜厚で全面に堆積し、フォトリソグラフィ工程及びそれに続くエッチング工程により燐ドープトアモルファスシリコン膜をパターニングして、ストレージ電極２６を形成する。
【００３０】
続いて、ＳｉＨ4雰囲気中でのアニール処理によりストレージ電極２６表面にＨＳＧポリシリコン２７を形成し、ストレージ電極２６の表面を粗面化する。
【００３１】
これにより、スタックキャパシタの高さを抑えつつ、キャパシタ容量を確保することができるため、Ｓｉ基板１上の積層物の厚みが抑えることができる。従って、スタックキャパシタ型ＤＲＡＭを混載する際に、焦点ズレによるイメージセンサの感度低下を回避することができる。
【００３２】
続いて、ＣＶＤ法によりシリコン窒化膜を５ｎｍ程度の膜厚で全面に堆積し、７５０℃程度で熱酸化処理を行う。次に、燐ドープトアモルファスシリコン膜を１００ｎｍ程度の膜厚で全面に堆積し、フォトリソグラフィ工程及びそれに続くエッチング工程によりシリコン窒化膜及び燐ドープトアモルファスシリコン膜をパターニングしてセルプレート電極２８を形成する。
【００３３】
続いて、図１３〜図１５に示すように、ＢＰＳＧ膜２９を２μｍ程度の膜厚で全面に堆積し、ＣＭＰ法により表面を平坦化する。ここで、図１３は、ＤＲＡＭセル形成領域の断面構成図であり、図１４は、ピクセル形成領域の断面構成図であり、図１５は、ＣＭＯＳ混載型イメージセンサ内におけるピクセル電圧用ヒューズ形成領域の断面構成図である。本実施形態においては、ＤＲＡＭセル形成領域とピクセル形成領域が同一工程によって形成されることは上記説明から明らかであるが、ピクセル電圧用ヒューズ形成領域もＤＲＡＭセル形成領域及びピクセル形成領域と同一工程によって形成するものである。以下、その製造工程について説明する。
【００３４】
図１２Ａ、図１２Ｂに示した製造工程に引き続き、フォトリソグラフィ工程及びそれに続くエッチング工程により、ＤＲＡＭセル形成領域においては、セルプレート電極２８の一部表面と第１のメタル配線とを接続するためのビアホール３０を形成し、周辺ロジック回路形成領域とともに、ピクセル形成領域におけるＮ型拡散層と第１のメタル配線とを接続するためのコンタクトホール３３を同時に形成する。次に、上記ビアホール３０及びコンタクトホール３３内にタングステン（Ｗ）を充填し、Ｗプラグ３１を形成する。
【００３５】
続いて、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜をスパッタ法により順次形成し、フォトリソグラフィ工程及びそれに続くエッチング工程によりＴｉ膜〜ＴｉＮ膜をパターニングして、周辺ロジック回路形成領域とともにＤＲＡＭセル形成領域及びピクセル形成領域に第１のメタル配線３２を形成する。
【００３６】
続いて、プラズマＣＶＤ法又はバイアス高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によりシリコン酸化膜３４を全面に堆積した後、ＣＭＰ法により表面を平坦化する。
【００３７】
続いて、フォトリソグラフィ工程及びそれに続くエッチング工程により、第１のメタル配線３２の表面が露出するまでシリコン酸化膜３４をパターニングし、ビアホールを形成する。次に、ビアホール内にタングステンＷを充填しＷプラグ３５を形成する。
【００３８】
以降、更に上層において、第２のメタル配線３６、第３のメタル配線３９、Ｗプラグ３８及び層間絶縁膜３７、４０を、ＤＲＡＭセル形成領域、ピクセル形成領域、ピクセル電圧用ヒューズ形成領域及び周辺ロジック回路形成領域に同様の工程により形成する。
【００３９】
ここで、ＤＲＡＭセル形成領域及びピクセル電圧用ヒューズ形成領域では、第３のメタル配線３９によってＤＲＡＭ電源用ヒューズとピクセル電源用ヒューズを形成している。さらに、ＤＲＡＭ形成領域では、同じく第３のメタル配線３９によってＤＲＡＭセル上方を覆う遮光層が形成されている。
【００４０】
第３のメタル配線３９を形成した後、プラズマＣＶＤ法又はＨＤＰ−ＣＶＤ法によりシリコン酸化膜４０を堆積し、続くＣＭＰ法により表面を研磨してシリコン酸化膜４０を平坦化する。
【００４１】
続いて、カバー膜としてプラズマＣＶＤ法によりシリコン窒化膜（不図示）を全面に堆積した後、同じく不図示のパッド形成領域においてフォトリソグラフィ工程及びそれに続くエッチング工程により、シリコン酸化膜４０及びシリコン窒化膜をパターニングし、第３のメタル配線表面を露出させて電極パッドを形成する。
【００４２】
続いて、ＤＲＡＭセル上方及びピクセル形成領域上方にカラーフィルタ４１を形成する。ここで、ＤＲＡＭセル上方に形成するカラーフィルタ４１としてはブラック遮光層を用いる。次に、カラーフィルタ４１を被覆する保護膜４２を形成した後、フォトダイオード１２上方に相当する保護膜４２上の位置にマイクロレンズ４３を形成する。
【００４３】
上記のように、本実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサは、レーザ照射等によるヒューズ切断を可能とするため、ヒューズ上方を避けた位置にカラーフィルタ及びマイクロレンズを形成する。
【００４４】
ＤＲＡＭ部の試験工程においては不良ビットを特定し、対応するセルのヒューズがレーザ照射により切断される。また、イメージセンサ部に形成されたヒューズは、リセット電圧等のチップ内部発生電圧を調整するために備えられており、このヒューズを同じくレーザ照射により切断することでリセット電圧等を微調整することが可能となる。
【００４５】
図１６〜図１９は、本実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。図２０は、本実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサに適用したスタックキャパシタ型ＤＲＡＭの平面構成図である。尚、図１６〜図２０のＸ−Ｙ線は、図１４の断面図示線であり、図中の編み目部分は、ビアホール又はコンタクトホールとメタル配線の接続部分を示している。
【００４６】
図１６は、図１４中のα−α´線の平面構成を示した図である。図１７は、図１４中のβ−β´線の平面構成を示した図である。図１８は、図１４中のγ−γ´線の平面構成を示した図である。図１９は、図１４中のδ−δ´線の平面構成を示した図である。本実施形態のＤＲＡＭ混載型ＣＭＯＳイメージセンサは、図１６に示すように、リセットトランジスタとソースフォロアトランジスタとを接続するための配線１１０がＤＲＡＭセルのビット線と同層で且つ同じ材料で形成されている。
【００４７】
一方で、通常の４トランジスタ型ピクセルの構成は、リセットトランジスタとソースフォロアトランジスタとを接続するための配線は、図１４に示す層内の第１のメタル配線を用いて形成される。従って、通常の４トランジスタ型ピクセルとを比べて本実施形態の４トランジスタ型ピクセルは、４トランジスタ型ピクセルを構成するのに第３のメタル配線を必要としない。従って、本実施形態のＤＲＡＭ混載型イメージセンサでは、フォトダイオード部を除くピクセル形成領域の遮光専用層として第３のメタル配線を使用することができる。
【００４８】
更に、トランスファーゲート線１１１もＤＲＡＭセルのビット線と同層に同じ材料（ポリシリコンとＷシリサイドの積層構造）で形成されている。一括シャッタ動作による撮影を行う場合には、トランスファーゲート線は全行一括で（１回の撮影で）、１回ＯＮさせるだけで、それほどスピードは要求されない。そのため、一括シャッタ動作により４トランジスタ型ピクセルのトランスファーゲート線にも、このようなポリシリコンとＷシリサイドの積層構造を用いることができる。
【００４９】
＜第２の実施形態＞
次に、図２１Ａから図３１を用いて本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造工程について説明する。尚、図２１Ａ〜図２８Ｂの各図では、ＤＲＡＭ混載型ＣＭＯＳイメージセンサ内におけるＤＲＡＭセル形成領域とピクセル形成領域との製造過程をともに示していく。
【００５０】
先ず、図１Ａ、図１Ｂの例と同様に、ＤＲＡＭセル形成領域内において選択的にＮ型ウェルをＰ型Ｓｉ基板４７に形成する。その際に、高エネルギーで燐又は砒素のイオン注入を行い、Ｓｉ基板４７の深い位置までＮ型ウェル４８を形成する。
【００５１】
次に、図２１Ａに示すように、基板セルプレート型のトレンチキャパシタを形成する。トレンチキャパシタの形成方法は、例えば“第４３回半導体専門講習会  予稿集”に示されている。トレンチキャパシタ５３は、カラー酸化膜、ＳｉＮ膜４４、ポリシリコン膜４５及びセルプレート等により形成される。トレンチキャパシタ５３の下部には、燐又は砒素をトレンチキャパシタ５３から基板内に拡散させたＮ型拡散層４６が形成されており、Ｎウェル４８に接続されて、セルプレートを形成している。トレンチキャパシタの形成後にＳｉ基板をパターニングしてＳＴＩ用の溝を形成し、溝内にシリコン酸化膜を堆積してＣＭＰ法により表面を研磨することによりＳＴＩ（Shallow Trench Isolation）４９を形成する。
【００５２】
続いて、図２２Ａ、図２２Ｂに示すように、全面にゲート酸化膜５１を５ｎｍ程度の膜厚で形成し、ＤＲＡＭセル形成領域のみを覆うレジストパターンを形成した後、フッ酸を薬液として用いたウェットエッチングによりＤＲＡＭセル形成領域以外の領域に形成されたゲート酸化膜５１を除去する。
【００５３】
続いて、フォトレジストを灰化処理により除去し、ゲート酸化膜５１を５ｎｍ程度の膜厚で形成する。これにより、ＤＲＡＭセル形成領域には８ｎｍ程度の膜厚、ピクセル形成領域及び周辺ロジック回路形成領域には５ｎｍ程度の膜厚のゲート酸化膜５１が夫々形成される。
【００５４】
続いて、燐ドープトアモルファスシリコン膜、ＷＳｉ膜及びシリコン酸化膜を夫々、５０ｎｍ程度、１５０ｎｍ程度、２００ｎｍ程度の膜厚で堆積し、フォトリソグラフィ工程及びそれに続くエッチング工程により、図２３Ａ、図２３Ｂに示すように、Ｐ型Ｓｉ基板４７上にゲート電極５２を形成する。
【００５５】
続いて、ピクセル形成領域内のフォトダイオード形成領域上で開口するレジストパターンを形成し、３０ｋｅＶ〜３００ｋｅＶ、１×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件で燐をイオン注入する。これにより、図２４Ｂに示すように、フォトダイオード形成領域にはＮ型拡散層５４が基板４７の深い位置まで形成される。次に、７ｋｅＶ、１×１０13／ｃｍ2程度の条件でホウ素をイオン注入し、フォトダイオード形成領域における基板４７の表面部位にＰ型拡散層５５をフォトダイオード表面シールド層として形成する。以上により、ピクセル形成領域内にフォトダイオード５６が形成される。
【００５６】
続いて、図２５Ａ、図２５Ｂに示すように、ＤＲＡＭセル形成領域上及びフォトダイオード部を除くピクセル形成領域上で開口するレジストパターンを形成し、２０ｋｅＶ、２×１０13／ｃｍ2程度の条件で燐をイオン注入することにより、ＤＲＡＭセル形成領域及びピクセル形成領域の基板の浅い位置にＮ型拡散層５７を形成する。
【００５７】
続いて、周辺ロジック回路形成領域上のみで開口するレジストパターンを形成し、１０ｋｅＶ、６×１０13／ｃｍ2程度の条件で砒素をイオン注入することにより、周辺ロジック回路形成領域の基板の浅い位置にＮ型拡散層を形成する。
【００５８】
これにより、ピクセル形成領域の後に形成されるトランスファートランジスタとリセットトランジスタとのジャンクションリークを、周辺ロジック回路形成領域に形成されるトランジスタと比べて小さく抑えることができる。
【００５９】
またここでは、周辺ロジック回路形成領域へのイオン注入より、ＤＲＡＭセル形成領域及びピクセル形成領域へのイオン注入の方を先に行っているが、その順序は特に限定されず、周辺ロジック回路形成領域へのイオン注入工程を先に行っても良い。
【００６０】
続いて、シリコン窒化膜を５０ｎｍ程度の膜厚で全面に形成する。次に、ピクセル形成領域におけるフォトダイオード部からリセットトランジスタ部のゲート電極の一部上面までの領域と、ＤＲＡＭセル形成領域の素子活性領域とを覆うレジストパターンを形成し、シリコン窒化膜を異方性ドライエッチングする。
【００６１】
これにより、図２６Ａ、図２６Ｂに示すように、ＤＲＡＭセル形成領域の素子活性領域上にはシリコン窒化膜が残存し、リセットトランジスタにおけるゲート電極の一方の側壁面、ソースフォロアトランジスタのゲート電極の両側壁面、及び、セレクトトランジスタのゲート電極の両側壁面にサイドウォール５８が形成される。
【００６２】
続いて、全面にシリコン酸化膜を熱酸化処理により５ｎｍ程度の膜厚で形成し、ピクセル形成領域内のフォトダイオードからリセットトランジスタのゲート電極一部上面を除く領域及び周辺ロジック回路形成領域上で開口するレジストパターンを形成し、４０ｋｅＶ、２×１０15／ｃｍ2程度で砒素をイオン注入する。これにより、周辺ロジック回路形成領域内におけるＮ型拡散層とともに、ピクセル形成領域内においてシリコン窒化膜にて被覆されていない部位のＮ型拡散層がＬＤＤ構造として形成される。
【００６３】
続いて、フッ酸を薬液としたウェットエッチング処理により、上記５ｎｍ程度の膜厚のシリコン酸化膜を除去した後、スパッタ法により全面にＣｏ膜を堆積する。続いて、５００℃程度のＲＴＡ処理を行うことにより、ピクセル形成領域及び周辺ロジック回路形成領域で露出した不純物拡散層をシリサイド化させて、ＣｏＳｉ2膜５９を形成する。このとき、図２７Ａ、図２７Ｂに示すように、ピクセル形成領域におけるフォトダイオード部からリセットトランジスタのゲート電極の一部上面までの領域、及び、ＤＲＡＭセル形成領域の素子活性領域にはシリコン窒化膜が形成されているため、ＣｏＳｉ2膜５９は形成されない。
【００６４】
続いて、図２７Ａ、図２７Ｂに示すように、シリコン酸化膜を５０ｎｍ程度の膜厚でプラズマＣＶＤ法により形成した後、更にＢＰＳＧ（Borophosphosilicate glass）膜６０を１μｍ程度の膜厚で形成し、ＣＭＰ法により表面を平坦化する。
【００６５】
続いて、フォトリソグラフィ工程及びそれに続くエッチング工程により、ＤＲＡＭセル形成領域には、ビット線とＤＲＡＭセルとを接続するため開口部であるビット線コンタクト６１、ピクセル形成領域には、フローティングディフュージョン部及びソースフォロアトランジスタのゲート電極と上層配線とを接続するための開口部であるコンタクト（ソースフォロアトランジスタのコンタクトは不図示）６２を夫々形成する。
【００６６】
上記コンタクトホール形成工程は、シリコン窒化膜との選択比を保ちつつシリコン窒化膜の表面が露出するまでシリコン酸化膜をエッチングする第１の工程と、シリコン窒化膜を除去してホールを開口する第２の工程から成る。
【００６７】
続いて、図２８Ａ、図２８Ｂに示すように、燐ドープトアモルファスシリコン膜を３００ｎｍ程度の膜厚で全面に堆積した後、ＣＭＰ法により表面を研磨することにより、ビット線コンタクト６１、コンタクト６２内にポリシリコンプラグ６３を形成する。
【００６８】
続いて、Ｔｉ膜、ＴｉＮ膜及びＷ膜を夫々、２０ｎｍ、５０ｎｍ、１００ｎｍ程度の膜厚で順次堆積する。次に、ポリシリコンプラグ６３を内包する領域に残存するレジストパターンを形成し、当該レジストパターンをマスクにしてＷ膜、ＴｉＮ膜及びＴｉ膜をエッチングする。これにより、図２８Ａ、図２８Ｂに示すように、ＤＲＡＭセル形成領域にはビット線６４を形成するとともに、ピクセル形成領域にはフローティングディフュージョン部及びソースフォロアトランジスタと接続するローカル配線６５を夫々形成する。
【００６９】
続いて、図２９〜図３１に示すように、ＢＰＳＧ膜６６を１μｍ程度の膜厚で堆積し、ＣＭＰ法により表面を平坦化する。ここで、図２９は、ＤＲＡＭセル形成領域の断面構成図であり、図３０は、ピクセル形成領域の断面構成図であり、図３１は、ＣＭＯＳ混載型イメージセンサ内におけるピクセル電圧用ヒューズ形成領域の断面構成図である。本実施形態においては、ＤＲＡＭセル形成領域とピクセル形成領域が同一工程によって形成されることは上記説明から明らかであるが、第１の実施形態と同様に、ピクセル電圧用ヒューズ形成領域もＤＲＡＭセル形成領域及びピクセル形成領域と同一工程によって形成するものである。以下、その製造工程について説明する。
【００７０】
図２８Ａ、図２８Ｂに示した製造工程に引き続き、フォトリソグラフィ工程及びそれに続くエッチング工程により、周辺ロジック回路形成領域とともに、ピクセル形成領域におけるＮ型拡散層と第１のメタル配線とを接続するためのコンタクトホールを同時に形成する。次に、コンタクトホール内にタングステンＷを充填することにより、Ｗプラグ７５を形成する。
【００７１】
次に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜をスパッタ法により順次堆積し、フォトリソグラフィ工程及びそれに続くエッチング工程によりＴｉ膜〜ＴｉＮ膜をパターニングして、周辺ロジック回路形成領域とともにＤＲＡＭセル形成領域及びピクセル形成領域に第１のメタル配線６７を形成する。
【００７２】
続いて、プラズマＣＶＤ法又はバイアス高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によりシリコン酸化膜６８を堆積した後、ＣＭＰ法により表面を平坦化する。
【００７３】
続いて、フォトリソグラフィ工程及びそれに続くエッチング工程により、第１のメタル配線６７の表面が露出するまでシリコン酸化膜６８をパターニングし、ビアホールを形成する。次に、ビアホール内にタングステンＷを充填することによりＷプラグ６９を形成する。
【００７４】
以降、更に上層において、第２のメタル配線７０、第３のメタル配線７３、Ｗプラグ７２及び層間絶縁膜７１、７４を、ＤＲＡＭセル形成領域、ピクセル形成領域、ピクセル電圧用ヒューズ形成領域及び周辺ロジック回路形成領域に同様の工程により形成する。
【００７５】
ここで、ＤＲＡＭセル形成領域及びピクセル電圧用ヒューズ形成領域では、第３のメタル配線７３によってＤＲＡＭ電源用ヒューズとピクセル電圧用ヒューズを形成している。さらに、ＤＲＡＭ形成領域では、同じく第３のメタル配線７３によってトレンチキャパシタ５３上方を覆う遮光層が形成されている。
【００７６】
第３のメタル配線７３を形成した後、プラズマＣＶＤ法又はＨＤＰ−ＣＶＤ法によりシリコン酸化膜７４を堆積し、続くＣＭＰ法により表面を平坦化する。
【００７７】
続いて、カバー膜としてプラズマＣＶＤ法によりシリコン窒化膜（不図示）を全面に堆積した後、同じく不図示のパッド形成領域においてフォトリソグラフィ工程及びそれに続くエッチング工程により、シリコン酸化膜７４及びシリコン窒化膜をパターニングし、第３のメタル配線７３表面を露出させて電極パッドを形成する。
【００７８】
続いて、ＤＲＡＭセル形成領域上方及びピクセル形成領域上方にカラーフィルタ７６、７９を夫々形成する。ここで、ＤＲＡＭセル形成領域上方に形成するカラーフィルタ７６としてはブラック遮光層を用いる。次に、カラーフィルタ７６、７９を被覆する保護膜７７を形成した後、フォトダイオード５６上方に相当する保護膜７７上の位置にマイクロレンズ７８を形成する。
【００７９】
本実施形態のＤＲＡＭ混載型イメージセンサとしては、ＤＲＡＭとイメージセンサの試験工程後にヒューズを切断し、その後でカラーフィルタとマイクロレンズを形成する場合に対応させた形態を例示した。従って、図２９及び図３１に示すように、本実施形態のＤＲＡＭ混載型イメージセンサは、ＤＲＡＭ電源用ヒューズとピクセル電圧用ヒューズの上方を覆うようにカラーフィルタが形成されている。
【００８０】
図４３は、本実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサに適用したトレンチキャパシタ型ＤＲＡＭの平面構成図である。図中Ｘ−Ｙ線は、図２９の断面図示線である。本実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成は、図１６〜図１９に示した例と同様であり、フローティングディフュージョン部のみをＳＡＣコンタクトに変更したものとなる。
【００８１】
＜第３の実施形態＞
次に、図３２Ａ〜図４２を用いて本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造工程について説明する。尚、図３２Ａ〜図４０の各図では、フラッシュメモリ混載型イメージセンサ内におけるフラッシュメモリセル形成領域とピクセル形成領域との製造過程をともに示していく。
【００８２】
先ず、図１Ａ、図１Ｂの例と同様に、フラッシュメモリセル形成領域内において選択的にＮ型ウェル８１をＰ型Ｓｉ基板８０に形成する。その際に、高エネルギーで燐又は砒素をイオン注入し、Ｎ型ウェル８１をＳｉ基板８０の深い位置まで形成する。
【００８３】
続いて、ＳＴＩ８２を形成し、フラッシュメモリセル形成領域、ピクセル形成領域及び周辺ロジック回路形成領域の夫々の素子活性領域を画定する。次に、それらの素子活性領域の浅い位置にＰ型ウェル８３を形成する。
【００８４】
続いて、熱酸化処理によりトンネル酸化膜８６を７〜１１ｎｍ程度の膜厚で全面に形成する。次に、アモルファスシリコン膜８４を５０〜１００ｎｍ程度の膜厚で堆積し、フォトリソグラフィ工程及びそれに続くエッチング工程により、フラッシュメモリセル形成領域以外の領域からトンネル酸化膜８３及びアモルファスシリコン膜８４を除去する。これにより、図３２Ａ、図３２Ｂに示すように、フラッシュメモリセル形成領域の素子活性領域にトンネル酸化膜８３及びアモルファスシリコン膜８４が残存する。
【００８５】
続いて、ＣＶＤ法により、シリコン酸化膜及びシリコン窒化膜を夫々５〜１０ｎｍ程度の膜厚で順次堆積した後、熱酸化処理を行うことによりＯＮＯ膜８５を全面に形成する。
続いて、図３３Ａ、図３３Ｂに示すように、フォトリソグラフィ工程及びそれに続くエッチング工程により、フラッシュメモリセル形成領域の素子活性領域上にＯＮＯ膜８５を残存させる。
【００８６】
続いて、図３４Ａ、図３４Ｂに示すように、熱酸化処理を行うことにより、フラッシュメモリセル形成領域以外の領域にゲート酸化膜８６を形成する。
【００８７】
続いて、図３５Ａ、図３５Ｂに示すように、ポリシリコン膜８７を１８０ｎｍ程度の膜厚で全面に堆積し、フォトリソグラフィ工程及びそれに続くエッチング工程により、フラッシュメモリセル形成領域、ピクセル形成領域及び周辺ロジック回路領域に夫々ゲート電極８８を形成する。
【００８８】
続いて、ピクセル形成領域内のフォトダイオード形成領域上で開口するレジストパターンを形成し、３０ｋｅＶ〜３００ｋｅＶ、１×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件で燐をイオン注入する。これにより、フォトダイオード形成領域には基板の深い位置までＮ型拡散層８９が形成される。次に、７ｋｅＶ、１×１０13／ｃｍ2程度でホウ素をイオン注入し、フォトダイオード形成領域における基板の表面部位にＰ型拡散層９０をフォトダイオード表面シールド層として形成する。以上により、図３６Ｂに示すように、ピクセル形成領域内にフォトダイオード９１が形成される。
【００８９】
続いて、図３７Ａ、図３７Ｂに示すように、フラッシュメモリセル形成領域内のソース形成領域上で開口するレジストパターンを形成し、燐をイオン注入する。次に、フォトレジストを灰化処理により除去した後、フラッシュメモリセル形成領域のドレイン形成領域上で開口するレジストパターンを形成し、砒素をイオン注入する。尚、フラッシュメモリセル形成領域におけるソース形成領域とドレイン形成領域に対するイオン注入の順序は、これに限定されるものでなく、ドレイン形成領域から先にイオン注入を行っても良い。
続いて、同じく図３７Ａ、図３７Ｂに示すように、ピクセル形成領域内のフォトダイオードからリセットトランジスタのゲート電極の一部を除く領域で開口するレジストパターンを形成し、燐をイオン注入する。フラッシュメモリセル形成領域とピクセル形成領域に対するイオン注入の順序は特に限定されるものでなく、ピクセル形成領域から先にイオン注入を行っても良いし、或いは、ソース形成領域とドレイン形成領域に対する夫々のイオン注入をフラッシュメモリセル形成領域及びピクセル形成領域間において同時に行っても良い。
【００９０】
続いて、シリコン酸化膜を１００ｎｍ程度の膜厚で全面に堆積する。次に、ピクセル形成領域におけるフォトダイオード部からリセットトランジスタ部のゲート電極の一部上面までの領域を覆うレジストパターンを形成し、シリコン酸化膜を異方性ドライエッチングする。
【００９１】
これにより、図３８Ａ、図３８Ｂに示すように、フラッシュメモリセルのゲート側壁面、リセットトランジスタにおけるゲート電極の一方の側壁面、ソースフォロアトランジスタのゲート電極の両側壁面、及び、セレクトトランジスタのゲート電極の両側壁面にサイドウォール９２が形成される。
【００９２】
続いて、熱酸化処理により全面にシリコン酸化膜を５ｎｍ程度の膜厚で形成した後、ピクセル形成領域内のフォトダイオードからリセットトランジスタのゲート電極の一部までを除いた領域上及び周辺ロジック回路形成領域上で開口するレジストパターンを形成し、４０ｋｅＶ、２×１０15／ｃｍ2程度で砒素をイオン注入する。これにより、周辺ロジック回路形成領域内におけるＮ型拡散層とともに、ピクセル形成領域内においてシリコン酸化膜９２にて被覆されていない部位のＮ型拡散層がＬＤＤ構造として形成される。
【００９３】
続いて、フッ酸を薬液としたウェットエッチング処理により上記５ｎｍ程度の膜厚のシリコン酸化膜を除去した後、スパッタ法により全面にＣｏ膜を堆積する。次に、５００℃程度のＲＴＡ処理を行ってＣｏとＳｉを反応させ、未反応のＣｏ膜を除去した後、更に８００℃程度のＲＴＡ処理を行うことによりＣｏＳｉ2膜９３を形成する。このとき、図３９Ａ、図３９Ｂに示すように、ピクセル形成領域におけるフォトダイオード部からリセットトランジスタのゲート電極の一部上面までの領域にはシリコン酸化膜が形成されているため、ＣｏとＳｉが反応せず、この領域にはＣｏＳｉ2膜９３が形成されない。
【００９４】
続いて、図４０Ａ、図４０Ｂに示すように、ＳｉＮ膜を５０〜１００ｎｍの膜厚で又はＳｉＯＮ膜を１００〜２００ｎｍ程度の膜厚で全面に形成した後、更にＢＰＳＧ膜９４を約１．５μ程度の膜厚で形成し、ＣＭＰ法により表面を平坦化する。
【００９５】
続いて、フォトリソグラフィ工程及びそれに続くエッチング工程によってＳｉＮ膜又はＳｉＯＮ膜及びＢＰＳＧ膜９４をパターニングすることにより、フラッシュメモリセル形成領域、ピクセル形成領域及び周辺ロジック回路形成領域の夫々においてＮ型拡散層と上層配線とを接続するための開口部であるコンタクトホールを形成する。次に、コンタクトホール内にタングステンＷを充填することによりＷプラグ９５を形成する。
【００９６】
次に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜をスパッタ法により順次堆積し、フォトリソグラフィ工程及びそれに続くエッチング工程によりＴｉ膜〜ＴｉＮ膜をパターニングして、周辺ロジック回路形成領域とともにフラッシュメモリセル形成領域及びピクセル形成領域に第１のメタル配線９６を形成する。
【００９７】
続いて、図４１、図４２に示すように、プラズマＣＶＤ法又はバイアス高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によりシリコン酸化膜９７を堆積した後、ＣＭＰ法により表面を平坦化する。
【００９８】
続いて、フォトリソグラフィ工程及びそれに続くエッチング工程により、第１のメタル配線９６の表面が露出するまでシリコン酸化膜９７をパターニングし、ビアホールを形成する。次に、ビアホール内にタングステンＷを充填することによりＷプラグ９８を形成する。
【００９９】
以降、更に上層において、第２のメタル配線９９、第３のメタル配線１０１、Ｗプラグ及び層間絶縁膜１００を、フラッシュメモリセル形成領域、ピクセル形成領域及び周辺ロジック回路形成領域に同様の工程により形成する。次に、プラズマＣＶＤ法又はＨＤＰ−ＣＶＤ法によりシリコン酸化膜１０２を堆積し、続くＣＭＰ法により表面を平坦化する。
【０１００】
続いて、カバー膜としてプラズマＣＶＤ法によりシリコン窒化膜（不図示）を全面に堆積した後、同じく不図示のパッド形成領域においてフォトリソグラフィ工程及びそれに続くエッチング工程により、シリコン酸化膜１０２及びシリコン窒化膜をパターニングし、第３のメタル配線１０１表面を露出させて電極パッドを形成する。
【０１０１】
続いて、フラッシュメモリ形成領域上及びピクセル形成領域上方にカラーフィルタ１０３、１０５を形成する。ここで、フラッシュメモリ形成領域上方に形成するカラーフィルタ１０５としてはブラック遮光層を用いる。次に、カラーフィルタ１０３、１０５を被覆する保護膜１０４を形成した後、フォトダイオード９１上方に相当する保護膜１０４上の位置にマイクロレンズ１０６を形成する。
【０１０２】
尚、本実施形態では、ピクセル電圧用ヒューズ及びフラッシュメモリ電源用ヒューズについて言及しなかったが、上記第１及び第２の実施形態と同様の工程により、これらのヒューズが形成可能であることは勿論である。
【０１０３】
図４４〜図４７は、本実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。図４８は、本実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサに適用したフラッシュメモリの平面構成図である。尚、図４４〜図４８のＸ−Ｙ線は、図４２の断面図示線であり、図中の編み目部分は、ビアホール又はコンタクトホールとメタル配線の接続部分を示している。
【０１０４】
図４４は、図４２中のα−α´線の平面構成を示した図である。図４５は、図４２中のβ−β´線の平面構成を示した図である。図４６は、図４２中のγ−γ´線の平面構成を示した図である。図４７は、図４２中のδ−δ´線の平面構成を示した図である。本実施形態のフラッシュメモリ混載型ＣＭＯＳイメージセンサは、図４５に示すように、フローティングディフュージョンとソースフォロアトランジスタとを接続するための配線を第１のメタル配線を用いて形成している。従って、本実施形態では、リセット線を第３のメタル配線によって形成し、このリセット線がフォトダイオード部を除くピクセル形成領域の一部を遮光するための遮光層として兼用した構成としている。
【０１０５】
＜その他の実施形態＞
図４９は、ＤＲＡＭ混載型ＣＭＯＳイメージセンサの平面構成を概略的に示した図である。
【０１０６】
図４９に示されるように、本実施形態のＤＲＡＭ混載型ＣＭＯＳイメージセンサは、ＣＭＯＳイメージセンサとＤＲＡＭを混載しており、ＣＭＯＳイメージセンサは、ピクセルが２次元的に配列されたピクセルアレイを有する。
【０１０７】
各ピクセルは、リセット電圧線１２０、トランスファーゲート線１２１、セレクト線１２２、信号読み出し線１２３及びリセット線１２４と接続される。リセット電圧線１２０は、ピクセル用電圧発生回路１２５からリセット時の基準電圧を各ピクセルに伝送するための配線である。トランスファーゲート線１２１は、各ピクセルのフォトダイオードからの電気信号読み出しを制御するための制御信号を行選択回路１２６から各ピクセルに伝送するための配線である。リセット線１２４は、フォトダイオード及びフローティングディフュージョン部をリセットするための制御信号を行選択回路１２６から各ピクセルに伝送するための配線である。信号読み出し線１２３は、各ピクセルからの出力信号を信号読み出し及びノイズキャンセル回路１２７が読み出すための配線である。
【０１０８】
各ピクセルからの信号読み出しは、信号読み出し＆ノイズキャンセル回路１２７の制御によって実行される。信号読み出し＆ノイズキャンセル回路１２７は、各ピクセルからの出力信号を読み出し、ノイズを除去した後、アンプ＆ＡＤコンバータ回路１２８に出力する。アンプ＆ＡＤコンバータ回路１２８は、入力信号を増幅及びデジタル化した後、出力回路１３０及びＤＲＡＭ１２９に出力する。
【０１０９】
アンプ＆ＡＤコンバータ回路１２８から出力回路１３０へは、全ピクセルの１／４〜１／１０分程度の画像データが転送され、転送された画像データは出力回路１３０からチップ外に出力されて、画面構成処理をした後、例えば携帯電話の画面上等で表示される。一方、アンプ＆ＡＤコンバータ回路１２８からＤＲＡＭ１２９へは、全ピクセルの画像データが転送され、一時的に記録される。ＤＲＡＭには、ピクセルからの信号をＡ／Ｄ変換した直後のデータが保存される。その後、例えばユーザが携帯電話の画面上に表示された画像データを保存したい場合には、所定の操作を行うことにより、一時的に保存された全ピクセル分の画像データがＤＲＡＭ１２９から画面構成処理をした後、メモリカード等の記録媒体に保存される。
【０１１０】
従来のＣＭＯＳイメージセンサでは、フォトダイオード及びフローティングディフュージョン部をリセットするためのリセット電圧は、通常、電源電圧よりも低い電圧が用いられるが、このリセット電圧ＶＲはトランジスタ等の製造バラツキにより変動する。ＰＮＰ型埋め込み型フォトダイオードが完全空乏化する電圧をＶｐｄとすると、リセット電圧ＶＲとＶｐｄの差が信号のダイナミックレンジとなるため、リセット電圧ＶＲが製造バラツキにより所望の値より低くなると、その分ダイナミックレンジが狭くなる。
【０１１１】
反対に、リセット電圧ＶＲが所望の値よりも高くなるとジャンクションリークが大きくなり、Ｓ／Ｎ比が低下してしまう。リセット電圧の他にも例えばトランスファートランジスタ又はリセットトランジスタのゲート電圧を電源電圧と違う電圧とすることがあり得るが、このときにも製造バラツキに起因した電圧バラツキは撮像素子の性能に影響する。
【０１１２】
図５０は、４トランジスタ型ピクセルのフォトダイオードからリセットトランジスタまでの断面構成を模式的に示した図であり、図５１は、４トランジスタ型ピクセルのフォトダイオードからリセットトランジスタまでのポテンシャル状態を示した図である。
【０１１３】
フォトダイオードからの電荷読み出し時又はフォトダイオードのリセット時の際に、フォトダイオードの電荷を完全に抜き取るためにはフローティングディフュージョン部の電圧はＶｐｄ以上に留まる必要があり、ダイナミックレンジはＶＲ−Ｖｐｄ以下に制限される。
【０１１４】
また、フォトダイオード又はフローティングディフュージョン部へのリセット電圧ＶＲの供給は、リセットトランジスタを介して行われるが、トランジスタの閾値電圧（Ｖｔｈ）分の電圧降下を避けるために、リセットトランジスタの閾値を低くする、又は、リセットトランジスタのゲート電極に十分高い電圧を印加する必要がある。低い閾値電圧Ｖｔｈを使用する場合、リセットトランジスタＯＦＦ時におけるリーク電流が問題となる可能性がある。
【０１１５】
これに対し、本発明の第１及び第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサは、図４９にも示すように、ピクセル電圧用ヒューズ１３１とＤＲＡＭ電源用ヒューズ１３２を備え、これらのヒューズを切断することにより、閾値電圧等の製造ばらつきに起因するこれらの内部発生電圧のバラツキを調整することができる。また、上記実施形態のＤＲＡＭ混載型ＣＭＯＳイメージセンサによれば、ＤＲＡＭ電源用ヒューズ１３２と同じ工程にてピクセル電圧用ヒューズ１３１を製造することが可能であるため、特に製造工程を増加させる必要がない。
【０１１６】
上記実施形態によれば、特にリセット電圧（ＶＲ）のばらつきを抑えることが可能となる。リセット電圧ＶＲ等のピクセル用電圧ヒューズ１３１による調整は、イメージセンサにＤＲＡＭを混載する場合のみならず、ＳＲＡＭを混載する場合やイメージセンサ単体の場合にも有効となる。
【０１１７】
図５２は、４トランジスタ型ピクセルの等価回路図である。
上記実施形態に適用したピクセルは、図５２に示すような１つのフォトダイオードと４つのトランジスタを有する４トランジスタ型ピクセルである。１４１はフォトダイオード（図中では、ＰＤ）、１４２はトランスファートランジスタ（図中では、ＴＧ）、１４３はフローティングディフュージョン（図中では、ＦＤ）、１４４はリセットトランジスタ（図中では、ＲＳＴ）、１４５はリセット電圧線（図中では、ＶＲ）、１４６はソースフォロアトランジスタ（図中では、ＳＦ−Ｔｒ）、１４７はセレクトトランジスタ（図中では、Ｓｅｌｅｃｔ）、１４８は信号読み出し線である。
【０１１８】
上記各実施形態では、夫々４トランジスタ型ピクセルを例に挙げて説明したが、本発明は、１つのフォトダイオードと３つのトランジスタから構成される３トランジスタ型ピクセルを適用することも可能である。図５３は、３トランジスタ型ピクセルの等価回路図である。
【０１１９】
図５３に示すように、３トランジスタ型ピクセルは４トランジスタ型ピクセルからトランスファートランジスタを除かれた構成である。３トランジスタ型ピクセルを本発明に適用した場合でも、上記のリセット電圧ＶＲのヒューズによる調整が可能である。
【０１２０】
図５４は、上記のＶＲ電圧の調節が可能なヒューズの一構成例を示した図である。
電源電圧からＧＮＤ０Ｖの間において、抵抗Ｒ０〜Ｒ３とヒューズＨ１〜Ｈ３が夫々並列に接続される。必要に応じてヒューズＨ１〜Ｈ３の一部又は全部を選択して切断することにより、ノードＶ１とグランド間の抵抗値を切り替えることができるため、ノードＶ１の電圧値を調節することができる。実際にはこのノードＶ１に表れる電圧値がＶＲ生成回路に入力されて所望のリセット電圧ＶＲを得ることができる。
【０１２１】
前述の電圧調整用のヒューズは、レーザ切断を行うタイプであったが、他のタイプのヒューズを用いることもできる。例えば、図６４に示すように、薄い絶縁膜をキャパシタ絶縁膜とするキャパシタに、絶縁耐圧以上の電圧を印加することにより、絶縁破壊させて導通させることができる。このようにしてキャパシタの電極間の絶縁／導通を制御することで、ヒューズとしての機能を持たせることができる。イメージセンサの電圧調整用ヒューズとしてはこのような電気的ヒューズを用いることもできる。この場合、ヒューズ切断に伴うゴミ発生を防止することができるのでイメージセンサ用ヒューズとして利点がある。
【０１２２】
図５５は、ＤＲＡＭ混載型ＣＭＯＳイメージセンサの他の平面構成例を概略的に示した図である。
本ＤＲＡＭ混載型ＣＭＯＳイメージセンサは、ＤＲＡＭ用電圧発生回路１４９内において、ＤＲＡＭ用の電圧ＶＩＩ（電源電圧３．３Ｖ〜２．５Ｖをチップ内部で降圧して１〜２Ｖにした電圧）をピクセルのリセット電圧ＶＲと共用し、更にチップ内部で発生する−０．１Ｖ〜−１．０Ｖの電圧ＶＢＢをリセットトランジスタのオフ時のゲート電圧と共用したものである。
【０１２３】
図５０及び図５１にも示すように、リセットトランジスタは、リセット電圧ＶＲをＦＤ又はＰＤに書き込むためのゲートしての機能を有するが、Ｎｃｈトランジスタでリセットトランジスタが構成されているため、印加されるゲート電圧（ＶＧ）が低いと、正確にＶＲを書き込むことができず、スレッシュホールド電圧Ｖｔｈ分だけ電圧降下した電圧（ＶＧ−Ｖｔｈ≦ＶＲ）が書き込まれてしまう。そのため、リセットトランジスタのスレッシュホールド電圧Ｖｔｈは低く設定することが好ましい。
【０１２４】
また、このようにスレッシュホールド電圧Ｖｔｈを低く設定した場合において、リセットトランジスタのＯＦＦ時に生じるリーク電流を保証するために、ＯＦＦ時のリセットトランジスタのゲートにＶＢＢを印加する。また、内部電源発生回路（ＤＲＡＭ用電圧発生回路）１４９をイメージセンサとＤＲＡＭで共用することによりチップ面積を低減することが可能となる。
【０１２５】
上記のように、リセットトランジスタのゲート電圧をＯＦＦ時にマイナス電圧にすることは、イメージセンタとＤＲＡＭを混載する場合のみならず、イメージセンサとＳＲＡＭを混載する場合、ＤＲＡＭやＳＲＡＭを混載せずイメージセンサ単体とした場合にもリーク電流発生防止の点で有効である。
【０１２６】
また、トランスファートランジスタのゲートのＯＦＦ時における電圧も上記ＶＢＢを使用することでリーク電流の発生を防止しつつ、トランスファートランジスタのスレッシュホールド電圧Ｖｔｈを下げることが可能となる。
【０１２７】
さらに、上記ＶＢＢの他に、ＤＲＡＭにてワード線ネガティブリセット（ワード線のＯＦＦするための電圧に−０．１〜−１Ｖの負電圧ＶＮＷＬを使用すること）を用いる場合には、ＯＦＦ時のリセットトランジスタのゲートにＶＮＷＬを印加することもできる。
【０１２８】
尚、上記では、ＤＲＡＭ混載型ＣＭＯＳイメージセンサを例に挙げて平面構成について説明したが、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサも同様の平面構成とすることが可能である。
【０１２９】
図５６は、通常の一括シャッタ動作を模式的に示した図である。横軸は時間軸、縦軸はイメージセンサのピクセルアレイの行を示す。
【０１３０】
図５６に示した一括シャッタ動作は、最初に全行のピクセルのフローティングディフュージョン部を一括でリセットした後、全行一括でフォトダイオード部からフローティングディフュージョン部に電荷転送を行い、１行目からフローティングディフュージョン部の電圧信号を読み出すものである。
【０１３１】
この１行毎の電圧信号の読み出しは、通常撮像シーケンスの大部分の時間を占めており、例えば、３０コマ／秒の撮影では、１行目と最終行では、フォトダイオード部からフローティングディフュージョン部への電荷転送から、フローティングディフュージョン部からの電圧信号の読み出しまでに最大３３ｍｓの時間差が生じる。そのため、後の方の行では、フローティングディフュージョン部のジャンクションリークが大きくなり、読み出される電圧信号のＳ／Ｎ比を低下させ、画質を劣化させてしまう。
【０１３２】
一方で、フォトダイオード部からフローティングディフュージョン部への電荷転送を一括して行った後、フローティングディフュージョン部からの電圧信号の読み出し動作を高速に行えば、後の方の行でもジャンクションリークの影響を小さく抑えることができる。
図５７は、本発明の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサ又はフラッシュメモリ混載型ＣＭＯＳイメージセンサによる一括シャッタ動作を模式的に示した図である。
【０１３３】
本発明の実施形態によれば、フローティングディフュージョン部からの電圧信号の読み出し動作を高速に行うことが可能となる。全行のフローティングディフュージョン部から電圧信号を高速に読み出した場合でも、読み出された電圧信号を一旦チップ内のＤＲＡＭ１２９に保存し、後にＤＲＡＭ１２９からチップ外に出力させるように制御すれば、チップ外への電圧信号の転送は、図５６に示すシーケンスを実行した場合と同様の周波数で行うことができる。
【０１３４】
図５８は、図５７に示す一括シャッタ動作を実現する回路構成例を示した図である。
通常、イメージセンサ内のピクセルは、ＲＧＢ（赤緑青）用のピクセルが市松模様に配置されたベイヤ型配列となっている。図５８に示す回路構成は、各フローティングディフュージョン部からの電圧信号の読み出し回路が４つ設けられており、ここでは、奇数列（Ｂｌｕｅ列）に配置されるピクセル用の信号読み出し線は、Ｂｌｕｅ用読み出し回路とＢｌｕｅ列のＧｒｅｅｎ（Ｂ）用読み出し回路に夫々スイッチトランジスタを介して接続され、偶数列（Ｒｅｄ列）に配置されるピクセル用の信号読み出し線は、Ｒｅｄ用読み出し回路とＲｅｄ列のＧｒｅｅｎ（Ｒ）用読み出し回路に夫々スイッチトランジスタを介して接続される。アンプとＡＤインバータもＢｌｕｅ用読み出し回路用、Ｇｒｅｅｎ（Ｂ）用読み出し回路用、Ｒｅｄ用読み出し回路用及びＧｒｅｅｎ（Ｒ）用読み出し回路用に４つ設けられ、各読み出し回路からアンプとＡＤコンバータへの電圧信号の転送が並列に行えるようになっている。
【０１３５】
図５９Ａは、図５８に示す回路による電圧信号の読み出し動作を模式的に示した図であり、図５９Ｂは、通常の電圧信号の読み出し動作を模式的に示した図である。図中、実線の斜線部分は、ピクセルから信号読み出し＆ノイズキャンセル回路１２７への信号読み出し期間を示し、図中、一点鎖線の斜線部分は、信号読み出し回路＆ノイズキャンセル回路１２７からアンプ＆ＡＤコンバータ回路１２８への信号読み出し期間を示している。
【０１３６】
図５９Ａに示すように、２ｎ（ｎ：１，２，３，・・・）行が選択された時は、信号読み出し＆ノイズキャンセル回路１２７のＧｒｅｅｎ（Ｂ）用信号読み出し回路とＲｅｄ用信号読み出し回路を信号線と接続して、ピクセルからの電圧信号の読み出しを行う。ピクセルから信号読み出し＆ノイズキャンセル回路１２７への電圧信号の読み出しが終わると、Ｇｒｅｅｎ（Ｂ）用信号読み出し回路及びＲｅｄ用信号読み出し回路と信号線を切断して次の行（（２ｎ＋１）行）の信号読み出し動作に移行する。
【０１３７】
信号読み出しの対象として（２ｎ＋１）行が選択されると、Ｂｌｕｅ用信号読み出し回路とＧｒｅｅｎ（Ｒ）用信号読み出し回路を信号線と接続して、ピクセルからの電圧信号の読み出しを行う。ピクセルから信号読み出し＆ノイズキャンセル回路１２７への電圧信号の読み出しが終わると、Ｂｌｕｅ用信号読み出し回路及びＧｒｅｅｎ（Ｒ）用信号読み出し回路と信号線を切断して次の行（（２ｎ＋２）行）の信号読み出し動作に移行する。以上の動作を順次実行し、全行の信号読み出し動作を行う。
【０１３８】
ここで、図５８に示すように、各読み出し回路は、ピクセル全体の半分の列のピクセルからの信号を読み出すので、信号読み出し＆ノイズキャンセル回路１２７からアンプ＆ＡＤコンバータ回路１２８への信号転送を、通常の電圧信号読み出し動作と同じクロック周波数を用いて行っても、半分の時間で信号の転送を行うことが可能となる。
【０１３９】
また、奇数列のピクセルについてはＢｌｕｅ用読み出し回路及びＧｒｅｅｎ（Ｂ）用読み出し回路を用いて信号読み出しがなされ、偶数列のピクセルについてはＲｅｄ用読み出し回路及びＧｒｅｅｎ（Ｒ）用読み出し回路を用いて信号読み出しがなされるように、各列について２つの読み出し回路を用いて信号読み出しが行われるため、通常の電圧信号読み出し動作と同じクロック周波数による信号読み出しを行った場合、全体的な信号読み出し時間は最小で通常の読み出し動作時間の１／４強となる。この傾向は、ピクセルから読み出し回路への信号読み出し時間（図５９Ａの実線の斜線部分）に対する信号読み出し＆ノイズキャンセル回路１２７からアンプ＆ＡＤコンバータ回路１２８への信号転送時間（図５９Ａの一点鎖線の斜線部分）の比が大きくなる程、全体的な信号読み出し時間は、通常の読み出し動作時間の１／４に近づく。
【０１４０】
ところで、４トランジスタ型ピクセル又は３トランジスタ型ピクセルを有するＣＭＯＳイメージセンサでは、リセットトランジスタを介してフローティングディフュージョンにリセット電圧ＶＲが書き込まれる。その際には、図６０に示すように、通常、リセットトランジスタのゲート電極に電源電圧ＶＣＣが印加され、チャネルが十分ＯＮした状態でリセット電圧ＶＲが書き込まれるように、リセット電圧ＶＲは（ＶＣＣ−１）Ｖ程度の低い電圧に設定される。しかしながら、近年の半導体集積回路の微細化傾向に伴い個々のピクセルに供給される電源電圧ＶＣＣも低下させているため、リセット電圧ＶＲが低い値で設定されるとピクセルの必要なダイナミックレンジを確保することが困難となる。
【０１４１】
また、フローティングディフュージョン及びフォトダイオードへのリセット電圧ＶＲの書き込み時において、リセットトランジスタのゲート電極に電源電圧ＶＣＣを印加し、リセット電圧ＶＲを電源電圧ＶＣＣと同じ電圧値に設定すると、フローティングディフュージョン部にはリセット電圧ＶＲを（ＶＣＣ−１）Ｖと設定するときよりも高い電圧が書き込まれることになる。しかしながら、その書き込み中にリセットトランジスタのチャネルがＯＦＦし、リセットトランジスタがサブスレッショルド領域に入る。このため、図６１に示すように、暗時に連続撮影を行うと、２回目のリセットでは前回のリセット時よりも更に高い電圧がフローティングディフュージョン部に書き込まれてしまい、フローティングディフュージョン部に実際に書き込まれる電圧が変動してしまう可能性がある。
【０１４２】
図６２Ａは、本実施形態のリセット動作におけるフローティングディフュージョン部からリセットトランジスタのＶＲ端子までのポテンシャルを示した図であり、図６２Ｂは、フローティングディフュージョン部、リセットトランジスタの動作を示したタイミングチャートである。
【０１４３】
本実施形態のリセット動作のステップ１として、ＶＲ端子の印加電圧をＶＣＣから（ＶＣＣ−１）に下げた後、リセットトランジスタのゲート電極の印加電圧を０ＶからＶＣＣにする。これにより、リセットトランジスタのチャネルが十分にＯＮした状態で、フローティングディフュージョン部に（ＶＣＣ−１）が書き込まれる。
【０１４４】
続くステップ２として、ＶＲ端子の印加電圧を（ＶＣＣ−１）からＶＣＣに戻す。これにより、フローティングディフュージョン部にはＶＣＣ−Ｖｔｈが書き込まれ、リセットトランジスタのチャネルはＯＦＦし、サブスレッショルド領域の状態に移行する。
【０１４５】
上記のリセット動作により、フローティングディフュージョン部にはＶＣＣ−１Ｖよりも高い電圧のＶＣＣ−Ｖｔｈ（具体的には、ＶＣＣ−０．５Ｖ程度）が書き込まれる。このときフローティングディフュージョン部に書き込まれる電圧はリセットトランジスタのＶｔｈに依存することになるが、ＣＤＳ（相関２重読み出し）を行うことにより、この依存性を排除することができる。
【０１４６】
更に、上記のように、リセット動作でフローティングディフュージョン部への電圧書き込みの際にリセットトランジスタのチャネルがＯＦＦする（サブスレッショルド領域となる）状態を作ることで、書き込み終了時には、フローティングディフュージョン部とＶＲ端子間にはフローティングディフュージョン部からＶＲ端子への極微小な電子流のみが存在する状態、即ち、フローティングディフュージョン部とＶＲ端子間に双方向の電子の出入りがない状態となる。このため、フローティングディフュージョン部内の電子個数揺らぎに起因するランダムノイズ（ｋＴＣノイズ）を抑制する効果がある。
【０１４７】
図６３は、上記のリセット動作を実現可能な４トランジスタ型ピクセルのピクセルアレイを示す概略平面図である。
【０１４８】
上記のリセット動作では、リセット電圧線１５０をＶＣＣ−１ＶからＶＣＣの間で駆動させるため、供給電圧値を制御可能な行選択回路にリセット電圧線１５０を接続し、リセット電圧線１５０を行方向に配線し、読み出し行のリセット電圧線（ＶＲ線）１５０のみ充放電する。通常の４トランジスタ型ピクセルでは、トランスファーゲート線（ＴＧ線）、リセット線（ＲＳＴ線）、セレクト線（ＳＬ線）を行方向に配線するが、上記のようにリセット線（ＶＲ線）１５２を行方向に配線するため、トランスファーゲート線（ＴＧ線）１５１は内部電圧発生回路に接続され、列方向に配線されている。
【０１４９】
このトランスファーゲート線（ＴＧ線）の配線方法では、ピクセルから読み出し回路への電荷転送と読み出し回路からチップ外への読み出しを順次行う“ローリングシャッタ”を行うことはできない。しかしながら、全行同時にピクセルから読み出し回路に電荷転送し、行毎に電圧信号をチップ外に読み出す“一括シャッタ動作”を行えば、トランスファーゲート線（ＴＧ線）１５１は全行同時にＯＮ／ＯＦＦさせれば良いだけであり、上記リセット動作による撮影動作を行うことができる。
【０１５０】
上記の配線方法に消費電力の面で利点がある。しかし、通常の配線（図５５）の場合でも、上記のリセット方法を実行することが可能である。
【０１５１】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）
一又は複数の画素が形成される画素領域と、
前記画素からの出力信号を記憶する一又は複数の記憶素子が形成される記憶素子領域と
を含み、
前記画素領域及び前記記憶素子領域を構成する各層が同一工程によって形成されて成ることを特徴とする半導体装置。
【０１５２】
（付記２）
前記記憶素子は、粗面化された表面形状を有することを特徴とする付記１に記載の半導体装置。
【０１５３】
（付記３）
前記記憶素子は、スタック型キャパシタであることを特徴とする付記２に記載の半導体装置。
【０１５４】
（付記４）
前記記憶素子は、トレンチ型キャパシタであることを特徴とする付記１に記載の半導体装置。
【０１５５】
（付記５）
前記記憶素子は、フラッシュメモリセルであることを特徴とする付記１に記載の半導体装置。
【０１５６】
（付記６）
前記記憶素子と接続するビット線と、前記画素と接続する一部の配線構造とが、同一の工程によって形成されて成ることを特徴とする付記１に記載の半導体装置。
【０１５７】
（付記７）
前記画素は、撮像素子と、前記撮像素子で生成された電荷を一時的に保持する記憶部とを含み、
前記記憶部と接続される前記配線構造が、前記ビット線と同一の工程によって形成されて成ることを特徴とする付記６に記載の半導体装置。
【０１５８】
（付記８）
前記画素は、前記撮像素子から前記記憶部への電荷の転送動作を切り替えるトランスファートランジスタを更に含み、
前記トランスファートランジスタのゲート電極と接続される前記配線構造が、前記ビット線と同一の工程によって形成されて成ることを特徴とする付記７に記載の半導体装置。
【０１５９】
（付記９）
前記画素に供給される電圧を調整するための画素用ヒューズを更に含むことを特徴とする付記１に記載の半導体装置。
【０１６０】
（付記１０）
前記記憶素子に供給する電圧を調整するための記憶素子用ヒューズを更に含み、
前記画素用ヒューズと前記記憶素子用ヒューズとが、同一の工程によって形成されて成ることを特徴とする付記９に記載の半導体装置。
【０１６１】
（付記１１）
前記画素及び前記記憶素子に夫々供給する電圧を共に発生する内部電圧発生回路を更に含むことを特徴とする付記１に記載の半導体装置。
【０１６２】
（付記１２）
前記画素は、少なくとも前記記憶部にて保持される電荷量をリセットするためのリセットトランジスタを含み、
前記内部電圧発生回路は、前記リセットトランジスタのオフ時のゲート電圧としてマイナス電圧を前記リセットトランジスタに対して供給することを特徴とする付記１１に記載の半導体装置。
【０１６３】
（付記１３）
前記内部電圧発生回路は、前記記憶素子用のワード線ネガティブリセット電圧を前記リセットトランジスタのオフ時のゲート電圧として前記リセットトランジスタに対して供給することを特徴とする付記１２に記載の半導体装置。
【０１６４】
（付記１４）
前記記憶素子に記憶される前記複数の画素からの全出力信号のうちの一部を当該半導体装置の外部に出力し、その後命令があれば、前記全出力信号を前記記憶素子から当該半導体装置の外部に出力することを特徴とする付記１に記載の半導体装置。
【０１６５】
（付記１５）
マトリックス状に配置された前記複数の画素からの出力信号を読み出す信号読み出し手段を更に有し、
前記信号読み出し手段は、奇数列に配置された画素用の第１の信号読み出し部と、偶数列に配置された画素用の第２の信号読み出し部とを含むことを特徴とする付記１に記載の半導体装置。
【０１６６】
（付記１６）
前記第１の信号読み出し部及び前記第２の信号読み出し部は、前記各画素が取得する色信号の種類に応じた数の信号読み出し回路を夫々含むことを特徴とする付記１５に記載の半導体装置。
【０１６７】
（付記１７）
撮像素子と、前記撮像素子で生成された電荷を一時的に保持する記憶部として一方の不純物拡散層が機能するリセットトランジスタとを含む一又は複数の画素を有し、
前記リセットトランジスタのゲート電極への印加電圧から前記リセットトランジスタの閾値電圧を減じた値より低い電圧を一旦、前記リセットトランジスタの他方の不純物拡散層に一旦印加し、その後、前記他方の不純物拡散層に対して前記ゲート電極への印加電圧と略同レベルの電圧を印加することにより、前記記憶部にて保持される電荷量をリセットすることを特徴とする撮像装置。
【０１６８】
（付記１８）
前記信号読み出し手段は、前記複数の画素からの出力信号をＣＤＳ（相関２重読み出し）によって読み出すことを特徴とする付記１７に記載の撮像装置。
【０１６９】
（付記１９）
前記画素に供給する電圧を発生する内部電圧発生回路と、
マトリックス状に配置される前記複数の画素のうち、前記信号読み出し手段によって信号が読み出される対象となる画素を行毎に選択するとともに、前記内部電圧発生回路から前記画素に対して供給される電圧値を制御可能な行選択回路とを更に含み、
前記画素は、前記撮像素子から前記記憶部への電荷の転送動作を切り替えるトランスファートランジスタを更に含み、
前記トランスファートランジスタのゲート電極に接続する信号線が前記内部電圧発生回路に接続されるとともに、前記画素群の列方向に配置され、
前記リセットトランジスタのゲート電極に接続する信号線が前記行選択回路と接続されるとともに、前記画素群の行方向に配置されることを特徴とする付記１８に記載の撮像装置。
【０１７０】
（付記２０）
一又は複数の画素が形成される画素領域と、前記画素からの出力信号を記憶する一又は複数の記憶素子が形成される記憶素子領域とを含む半導体装置の製造方法であって、
前記画素領域及び前記記憶素子領域を構成する各層を、同一工程によって形成することを特徴とする半導体装置の製造方法。
【０１７１】
（付記２１）
前記記憶素子の表面を粗面化することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１７２】
（付記２２）
前記記憶素子と接続するビット線と前記画素と接続する一部の配線構造とを、同一の工程によって形成することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１７３】
（付記２３）
前記画素は、撮像素子と、前記撮像素子で生成された電荷を一時的に保持する記憶部とを含み、
前記記憶部と接続される配線構造を、前記ビット線と同一の工程によって形成することを特徴とする付記２２に記載の半導体装置の製造方法。
【０１７４】
（付記２４）
前記画素は、前記撮像素子から前記記憶部への電荷の転送動作を切り替えるトランスファートランジスタを更に含み、
前記トランスファートランジスタのゲート電極と接続される配線構造を、前記ビット線と同一の工程によって形成することを特徴とする付記２３に記載の半導体装置の製造方法。
【０１７５】
（付記２５）
前記画素に供給される電圧を調整するための画素用ヒューズを形成することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１７６】
（付記２６）
前記記憶素子に供給する電圧を調整するための記憶素子用ヒューズと前記画素用ヒューズとを、同一の工程によって形成することを特徴とする付記２５に記載の半導体装置の製造方法。
【０１７７】
（付記２７）
一又は複数の画素が形成される画素領域と、
前記画素領域のためのヒューズと、
前記画素領域に形成されるカラーフィルタ及びマイクロレンズとを有することを特徴とする半導体装置。
【０１７８】
（付記２８）
前記カラーフィルタ及び前記マイクロレンズは、前記ヒューズ上には形成されないことを特徴とする付記２７に記載の半導体装置。
【産業上の利用可能性】
【０１７９】
本発明によれば、画素領域と記憶素子領域とが同一の工程によって形成されているため、画素領域と記憶素子領域を混載した半導体装置にあって基板上の積層物の厚みが抑えられ、マイクロレンズを介して照射される光の合焦位置が画素手前となることによる感度低下が回避される。
【図面の簡単な説明】
【０１８０】
【図１Ａ】本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１Ｂ】本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２Ａ】図１Ａ、図１Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２Ｂ】図１Ａ、図１Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３Ａ】図２Ａ、図２Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３Ｂ】図２Ａ、図２Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図４Ａ】図３Ａ、図３Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図４Ｂ】図３Ａ、図３Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図５Ａ】図４Ａ、図４Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図５Ｂ】図４Ａ、図４Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図６Ａ】図５Ａ、図５Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図６Ｂ】図５Ａ、図５Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図７Ａ】図６Ａ、図６Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図７Ｂ】図６Ａ、図６Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図８Ａ】図７Ａ、図７Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図８Ｂ】図７Ａ、図７Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図９Ａ】図８Ａ、図８Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図９Ｂ】図８Ａ、図８Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１０Ａ】図９Ａ、図９Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１０Ｂ】図９Ａ、図９Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１１Ａ】図１０Ａ、図１０Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１１Ｂ】図１０Ａ、図１０Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１２Ａ】図１１Ａ、図１１Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１２Ｂ】図１１Ａ、図１１Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１３】図１２Ａ、図１２Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１４】図１２Ａ、図１２Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１５】図１２Ａ、図１２Ｂに引き続き、本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１６】本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。
【図１７】本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。
【図１８】本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。
【図１９】本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。
【図２０】本発明の第１の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサに適用したスタック型ＤＲＡＭの平面構成図である。
【図２１Ａ】本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２１Ｂ】本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２２Ａ】図２１Ａ、図２１Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２２Ｂ】図２１Ａ、図２１Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２３Ａ】図２２Ａ、図２２Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２３Ｂ】図２２Ａ、図２２Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２４Ａ】図２３Ａ、図２３Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２４Ｂ】図２３Ａ、図２３Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２５Ａ】図２４Ａ、図２４Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２５Ｂ】図２４Ａ、図２４Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２６Ａ】図２５Ａ、図２５Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２６Ｂ】図２５Ａ、図２５Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２７Ａ】図２６Ａ、図２６Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２７Ｂ】図２６Ａ、図２６Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２８Ａ】図２７Ａ、図２７Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２８Ｂ】図２７Ａ、図２７Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２９】図２８Ａ、図２８Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３０】図２８Ａ、図２８Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３１】図２８Ａ、図２８Ｂに引き続き、本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３２Ａ】本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３２Ｂ】本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３３Ａ】図３２Ａ、図３２Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３３Ｂ】図３２Ａ、図３２Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３４Ａ】図３３Ａ、図３３Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３４Ｂ】図３３Ａ、図３３Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３５Ａ】図３４Ａ、図３４Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３５Ｂ】図３４Ａ、図３４Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３６Ａ】図３５Ａ、図３５Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３６Ｂ】図３５Ａ、図３５Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３７Ａ】図３６Ａ、図３６Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３７Ｂ】図３６Ａ、図３６Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３８Ａ】図３７Ａ、図３７Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３８Ｂ】図３７Ａ、図３７Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３９Ａ】図３８Ａ、図３８Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図３９Ｂ】図３８Ａ、図３８Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図４０Ａ】図３９Ａ、図３９Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図４０Ｂ】図３９Ａ、図３９Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図４１】図４０Ａ、図４０Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図４２】図４０Ａ、図４０Ｂに引き続き、本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図４３】本発明の第２の実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサに適用したトレンチキャパシタ型ＤＲＡＭの平面構成図である。
【図４４】本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。
【図４５】本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。
【図４６】本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。
【図４７】本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサのピクセル形成領域の平面構成図である。
【図４８】本発明の第３の実施形態におけるフラッシュメモリ混載型ＣＭＯＳイメージセンサに適用したフラッシュメモリの平面構成図である。
【図４９】ＤＲＡＭ混載型ＣＭＯＳイメージセンサの平面構成を概略的に示した図である。
【図５０】４トランジスタ型ピクセルのフォトダイオードからリセットトランジスタまでの断面構成を模式的に示した図である。
【図５１】４トランジスタ型ピクセルのフォトダイオードからリセットトランジスタまでのポテンシャル状態を示した図である。
【図５２】４トランジスタ型ピクセルの等価回路図である。
【図５３】３トランジスタ型ピクセルの等価回路図である。
【図５４】リセット電圧ＶＲの調節が可能なヒューズの一構成例を示した図である。
【図５５】ＤＲＡＭ混載型ＣＭＯＳイメージセンサの他の平面構成例を概略的に示した図である。
【図５６】通常の一括シャッタ動作を模式的に示した図である。
【図５７】本発明の一実施形態におけるＤＲＡＭ混載型ＣＭＯＳイメージセンサ又はフラッシュメモリ混載型ＣＭＯＳイメージセンサによる一括シャッタ動作を模式的に示した図である。
【図５８】図５７に示す一括シャッタ動作を実現する回路構成例を示した図である。
【図５９Ａ】電圧信号の読み出し動作を模式的に示した図である。
【図５９Ｂ】電圧信号の読み出し動作を模式的に示した図である。
【図６０】本発明の実施形態のリセット動作に対する比較例を説明するための図である。
【図６１】本発明の実施形態のリセット動作に対する比較例を説明するための図である。
【図６２Ａ】本発明の一実施形態におけるリセット動作を説明するための図である。
【図６２Ｂ】本発明の一実施形態におけるリセット動作を説明するための図である。
【図６３】図６２Ａ、図６２Ｂに示すリセット動作を実現可能な４トランジスタ型ピクセルのピクセルアレイを示す概略平面図である。
【図６４】本発明の一実施形態に係る半導体装置に適用可能なヒューズの他の構成例を示した図である。
【図６５】フォトダイオードの集光不足による感度低下を説明するための図である。
0005140235.tif 000002
0005140235.tif 000003
0005140235.tif 000004
0005140235.tif 000005
0005140235.tif 000006
0005140235.tif 000007
0005140235.tif 000008
0005140235.tif 000009
0005140235.tif 000010
0005140235.tif 000011
0005140235.tif 000012
0005140235.tif 000013
【図１３】
0005140235.tif 000014
【図１４】
0005140235.tif 000015
【図１５】
0005140235.tif 000016
【図１６】
0005140235.tif 000017
【図１７】
0005140235.tif 000018
【図１８】
0005140235.tif 000019
【図１９】
0005140235.tif 000020
【図２０】
0005140235.tif 000021
0005140235.tif 000022
0005140235.tif 000023
0005140235.tif 000024
0005140235.tif 000025
【図２５Ａ】
0005140235.tif 000026
【図２５Ｂ】
0005140235.tif 000027
【図２６Ａ】
0005140235.tif 000028
【図２６Ｂ】
0005140235.tif 000029
【図２７Ａ】
0005140235.tif 000030
【図２７Ｂ】
0005140235.tif 000031
【図２８Ａ】
0005140235.tif 000032
【図２８Ｂ】
0005140235.tif 000033
【図２９】
0005140235.tif 000034
【図３０】
0005140235.tif 000035
【図３１】
0005140235.tif 000036
0005140235.tif 000037
0005140235.tif 000038
0005140235.tif 000039
0005140235.tif 000040
0005140235.tif 000041
0005140235.tif 000042
0005140235.tif 000043
0005140235.tif 000044
0005140235.tif 000045
【図４１】
0005140235.tif 000046
【図４２】
0005140235.tif 000047
【図４３】
0005140235.tif 000048
【図４４】
0005140235.tif 000049
【図４５】
0005140235.tif 000050
【図４６】
0005140235.tif 000051
【図４７】
0005140235.tif 000052
【図４８】
0005140235.tif 000053
【図４９】
0005140235.tif 000054
【図５０】
0005140235.tif 000055
【図５１】
0005140235.tif 000056
【図５２】
0005140235.tif 000057
【図５３】
0005140235.tif 000058
【図５４】
0005140235.tif 000059
【図５５】
0005140235.tif 000060
【図５６】
0005140235.tif 000061
【図５７】
0005140235.tif 000062
【図５８】
0005140235.tif 000063
0005140235.tif 000064
【図６０】
0005140235.tif 000065
【図６１】
0005140235.tif 000066
0005140235.tif 000067
【図６３】
0005140235.tif 000068
【図６４】
0005140235.tif 000069
【図６５】
0005140235.tif 000070