(57)【特許請求の範囲】
【請求項１】
半導体基板上にパターニングされた第１の絶縁膜をマスクとして、前記半導体基板にトレンチを形成し、
前記トレンチ内に第２の絶縁膜を埋め込み、平坦化し、
前記第１の絶縁膜をエッチングすることにより前記第１の絶縁膜の上部を選択的に除去し、前記半導体基板上に残される前記第１の絶縁膜の下部の上面から前記第２の絶縁膜の側面の一部を露出させ、
前記第１の絶縁膜の下部の上面から露出する前記第２の絶縁膜の側面を含む前記第２の絶縁膜の一部を等方的に除去し、
前記第１の絶縁膜の下部を選択的に除去したのちに、
前記第２の絶縁膜の上面が前記半導体基板表面から所定の高さとなり、少なくとも前記半導体基板表面から突出する前記第２の絶縁膜の側面の全面に最小テーパ角が９０°以上のテーパが形成されるように、残された前記第２の絶縁膜の一部を、さらに等方的に除去することを特徴とする半導体装置の製造方法。
【請求項２】
選択的に除去される前記第１の絶縁膜の上部は、３０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記所定の高さは、２２ｎｍ以上であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
熱リン酸を用いたウェットエッチング、またはケミカルドライエッチングにより、前記第１の絶縁膜の上部を選択的に除去することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば素子分離にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器などの小型化、高機能化の要求に伴い、微細化、高性能化などデバイス性能の向上を図るための素子分離技術としてＳＴＩが用いられている。
【０００３】
一般に、ＳＴＩは、以下のようにして形成される。先ず、半導体基板にＳｉＮ膜などのマスク材を用いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などにより、浅いトレンチを形成する。このトレンチ内にＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより絶縁物を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化する。そして、熱リン酸（Ｈ３ＰＯ４）溶液などを用いてマスク材を選択的に除去することにより、ＳＴＩが形成される。このとき、形成されるＳＴＩ表面と半導体基板表面には、マスク材分の段差が形成されている。
【０００４】
その後、ＳＴＩ上を含む半導体基板上に、ポリシリコンなどのゲート電極材料や、ＴＥＯＳ膜（Ｔｅｔｒａ  ＥｔｈＯｘｙ  Ｓｉｌａｎｅ）、ＢＳＧ膜（ボロンドープ酸化膜）、ＳｉＮ膜などのゲート側壁材料などが堆積され、パターニングされてゲート電極が形成される。このとき、段差部分のＳＴＩ側面に、これらの材料がエッチング残渣として残り、発塵などにより歩留低下を引き起こすという問題が生じている。
【０００５】
そこで、ゲート電極およびゲート側壁加工時のエッチング残渣を抑えるために、突出したＳＴＩの側面（段差）を、順テーパ形状に加工するという手法が用いられている（例えば特許文献１など参照）。しかしながら、マスク材を除去した後にＳＴＩを加工することにより、半導体基板へのダメージが生じ、結晶欠陥によるゲートリークの問題が発生する。
【０００６】
また、単にＳＴＩ側面の面取り加工を行っただけでは、残渣物除去に十分な効果が得られない。十分な残渣物除去の効果を得るためには、ＳＴＩ側面のテーパ角を９０°が以上となるように制御する必要がある。また、テーパ形状になっても側面にくびれが発生すると、残渣物が除去できず発塵の原因となる。
【特許文献１】特開２０００−２１９６７号公報（[請求項1]、[００１９]など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＳＴＩ側面の形状を制御し、エッチング残渣を抑えることにより、歩留の低下を抑制することが可能な半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板上にパターニングされた第１の絶縁膜をマスクとして、前記半導体基板にトレンチを形成し、前記トレンチ内に第２の絶縁膜を埋め込み、平坦化し、前記第１の絶縁膜をエッチングすることにより前記第１の絶縁膜の上部を選択的に除去し、前記半導体基板上に残される前記第１の絶縁膜の下部の上面から前記第２の絶縁膜の側面の一部を露出させ、前記第１の絶縁膜の下部の上面から露出する前記第２の絶縁膜の側面を含む前記第２の絶縁膜の一部を等方的に除去し、前記第１の絶縁膜の下部を選択的に除去したのちに、前記第２の絶縁膜の上面が前記半導体基板表面から所定の高さとなり、少なくとも前記半導体基板表面から突出する前記第２の絶縁膜の側面の全面に最小テーパ角が９０°以上のテーパが形成されるように、残された前記第２の絶縁膜の一部を、さらに等方的に除去することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の一実施態様によれば、ＳＴＩ側面の形状を制御し、エッチング残渣を抑えることにより、歩留の低下を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施形態について、図を参照して説明する。
【００１２】
図１に、本実施形態の半導体装置の製造方法により形成されるＭＯＳＦＥＴセルの断面図を示す。図に示すように、例えば半導体基板として、バルクＳｉ基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などの基板ｗを用い、基板ｗは、ＳＴＩ１１により素子分離されている。
【００１３】
ＳＴＩ１１は、例えば熱酸化膜１１ａ／ＴＥＯＳ膜１１ｂから構成されている。ＴＥＯＳ膜１１ｂの上層部は、基板ｗより突出しており、この側面にはテーパ１１ｃが形成されている。このテーパ１１ｃは、図２に示すように、ＳＴＩ１１の断面において、ＳＴＩ１１の側面の任意の点における接線と、基板ｗ表面との角度をテーパ角θとしたとき、このテーパ角θが９０°以上となるように、すなわち、最小テーパ角が９０°以上となるように形状加工されている。
【００１４】
ＳＴＩ１１により素子分離された領域には、ウェル中にチャネル領域を挟むように形成されるソース・ドレイン領域およびＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を有するアクティブエリア１２が形成されている。アクティブエリア１２上には、ゲート絶縁膜１３ａを介して形成されたポリシリコン層１３ｂおよび表面に形成されたシリサイド層（図示せず）からなるゲート電極１３が形成されている。ゲート電極１３には、例えばＴＥＯＳ膜１４ａ／ＳｉＮ膜１４ｂからなるゲート側壁が形成されている。
【００１５】
これらの上層には、層間膜１５が形成され、これを貫通するように形成されるコンタクト１６により、上層配線１７、電極（図示せず）などに接続され、ＭＯＳＦＥＴが構成されている。
【００１６】
このような半導体装置は、以下のようにして形成される。
【００１７】
先ず、図３（ａ）にＳＴＩ形成領域の部分断面図を示すように、基板ｗ上に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＮ膜２１を例えば１５０ｎｍ形成する。ＳｉＮ膜２１上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりＳｉＮ膜２１をエッチングする。さらに、基板ｗを例えば３００ｎｍエッチングし、レジストパターンを剥離して、ＳＴＩトレンチ２２を形成する。このとき、ＳＴＩトレンチ２２は、ＲＩＥの加工性に起因する若干の傾斜すなわち９０°未満のテーパを有している。
【００１８】
次いで、図３（ｂ）に示すように、ＳＴＩトレンチ２２内に熱酸化膜１１ａを形成し、ＴＥＯＳ膜２３を全面に堆積させ、ＳＴＩトレンチ２２を埋め込む。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、ＳｉＮ膜２１をストッパーとして、平坦化を行う。このとき、ＳｉＮ膜２１とＴＥＯＳ膜２３の界面も９０°未満のテーパを有している。
【００１９】
次いで、図３（ｃ）に示すように、ＳｉＮ膜２１の上部を、熱リン酸溶液により選択的にエッチング（ハーフエッチング）する。ＳＴＩの高さを例えば３０ｎｍに制御するためには、３０ｎｍ以上を除去し（ＳｉＮ膜２１’が残存）、ＴＥＯＳ膜２３の側面の一部を露出させる。このとき、エッチング時間を制御することで、ハーフエッチング量を制御することができる。
【００２０】
さらに、図３（ｄ）に示すように、ＴＥＯＳ膜２３をフッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）を混合したバッファードフッ酸（ＢＦＨ）溶液により、例えば３０ｎｍ程度等方的にウェットエッチングする（ＴＥＯＳ膜２３’）。そして、残ったＳｉＮ膜２１の下部２１’を、熱リン酸溶液により選択的にエッチングして全剥離する。
【００２１】
その後、図３（ｅ）に示すように、フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）を混合したバッファードフッ酸（ＢＦＨ）溶液により、例えば１５ｎｍ程度等方的にウェットエッチングする。このようにウェットエッチングすることにより、ＴＥＯＳ膜２３”の上面を基板ｗの表面から例えば３０ｎｍの高さとするとともに、側面のテーパ角θが９０°以上となるように形状加工されたＳＴＩ１１が形成される。
【００２２】
このとき、図４に示すように、形状加工によりＳＴＩの肩の部分１１ｄは面取りされて、形状加工しない場合（点線Ａ）と比較して、平均的にはなだらかになっていても（点線Ｂ）、テーパ角９０°未満の部分（くびれ１１ｅ）がある場合、その部分がＲＩＥ時に影となり、ゲート電極およびゲート側壁加工時のエッチング残渣が残ってしまう。しかしながら、ＳｉＮ膜２１のハーフエッチング量を適宜調整することで、テーパ角が９０°以上となるように制御される。
【００２３】
その後、基板ｗ中に不純物注入を行い、基板ｗの表面側にＰ型あるいはＮ型のウェル・チャネル領域となる不純物拡散領域を形成する。そして、基板ｗ表面を前処理した後、基板ｗ上にゲート絶縁膜１３ａとなる絶縁膜を、例えば１．３ｎｍ形成する。さらに、ＬＰＣＶＤ法により、ゲート電極１３を構成するポリシリコン層１３ｂとなるポリシリコン膜を例えば１５０ｎｍ形成する。そして、ポリシリコン膜上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。さらに、レジストパターンをマスクとして、ＲＩＥ法によりポリシリコン膜をエッチングし、レジストパターンを剥離して、ゲート電極１３を構成するポリシリコン層１３ｂを形成する。そして、露出した絶縁膜を、ウェットエッチングにより全剥離してゲート電極１３を形成する。
【００２４】
次いで、ウェル中に、不純物注入を行い、浅い不純物拡散領域を形成する。そして、ＬＰＣＶＤ法により、全面にＴＥＯＳ膜を例えば２０ｎｍ形成した後、ＬＰＣＶＤ法により、全面にＳｉＮ膜を例えば２０ｎｍ形成する。そして、ＲＩＥ法によりポリシリコン層１３ｂが露出するまでエッチバックすることにより、ゲート電極１３にＴＥＯＳ膜１４ａ／ＳｉＮ膜１４ｂからなるゲート側壁を形成する。そして、さらにウェル中に不純物注入を行い、ソース・ドレイン領域、ＬＤＤ領域を有するアクティブエリア１２が形成される。次いで、ソース・ドレイン領域およびポリシリコン層１３ｂ表面をサリサイド化した後、層間膜１５を形成し、これを貫通するようにコンタクト１６を形成する。さらに、上層配線１７、電極（図示せず）などを形成して、図１に示すようなＭＯＳＦＥＴセルが構成される。
【００２５】
このようにして、形成されたＭＯＳＦＥＴセルにおいて、ＳｉＮ膜２１をハーフエッチングすることにより、ＳＴＩ側面へのゲート電極およびゲート側壁加工時のエッチング残渣が発生することがなく、エッチング残渣に起因する発塵などによる歩留低下を抑制することが可能となる。また、テーパ加工時の基板ｗへのダメージを抑え、良好な素子特性を得ることが可能となる。
【００２６】
さらに、後工程のＳｉＮ膜除去に用いられる熱リン酸を用いてハーフエッチングを行うことができるため、工程の追加が容易である。
【００２７】
尚、上述したように、単にＳＴＩの側面をエッチングするだけでは、良好な側面形状を得ることはできず、くびれが発生するなどの問題を生じる。図５に、ＳｉＮ膜のテーパ角を変動させたときのＳＴＩ高さと、くびれを生じないための必要ハーフエッチング量との関係を示す。図に示すように、くびれの発生は、ＳｉＮ膜のハーフエッチング量と、形成されるＳＴＩの高さ（基板面とのギャップ）、ＳｉＮ膜のテーパ角に依存する。すなわち、ＳｉＮ膜のテーパ角が小さくなり、ＳＴＩの高さが高くなるほど、くびれが発生しやすくなり、必要ハーフエッチング量が増大する。例えば、ＳｉＮ膜のテーパ角が７８°で、ＳＴＩの高さが３５ｎｍのとき、必要ハーフエッチング量は約４０ｎｍとなるが、ＳＴＩの高さが２２ｎｍ未満であれば、ハーフエッチングを行うことなく、くびれ（テーパ角９０°未満の部分）の発生を抑えることが可能である。一方、テーパ角によらず、ハーフエッチング量が３０ｎｍ未満であると、くびれ発生のハーフエッチング量依存性は抑えられる。
【００２８】
従って、予め設計されるＳＴＩの高さと、プロセスにより変動するＳｉＮ膜のテーパ角により、ＳｉＮ膜のハーフエッチング量を適宜調整することで、良好なＳＴＩ側面形状に制御することが可能となる。例えば、デバイス特性上必要とされるＳＴＩの高さが２２ｎｍ以上、より好ましくは３０ｎｍ以上で、ＳｉＮのテーパ角が通常のＲＩＥにおいて加工される角度である７４°〜９０°であれば、ハーフエッチング量は３０ｎｍ以上で適宜制御すればよい。
【００２９】
但し、テーパ加工を等方エッチングにより行うため、ＳＴＩの高さは、マスクとなるＳｉＮ膜厚以下となる。従って、さらにハーフエッチング量を考慮した膜厚となるように、ＳｉＮ膜を形成する必要がある。反対に、ＳｉＮ膜厚が、通常のプロセスにおけるマスク膜厚である１５０ｎｍ程度であれば、形状制御性を向上させるため、十分なハーフエッチング量を確保するために、ＳＴＩの高さは５０ｎｍ以下とすることが好ましい。
【００３０】
本実施形態において、熱リン酸を用いてＳｉＮ膜のハーフエッチングを行っているが、ＳｉＮ膜とＳＴＩに充填されるＴＥＯＳ膜などの絶縁膜との選択比が取れるものであれば、特に限定されるものではない。例えば、ＣＦ４、Ｎ２、Ｏ２を用いたＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）などを用いることが可能である。
【００３１】
この場合、ＳｉＮとＴＥＯＳ（ＳｉＯ２）とのエッチング選択比は、２：１程度であり、ＳｉＮ膜のハーフエッチングと同時にＴＥＯＳ膜もエッチングされるが、後工程のＢＨＦによるウェットエッチングにおいて、ＴＥＯＳ膜のエッチング量を調整すればよい。ＣＤＥを用いた場合、熱リン酸を用いたときとエッチングの進行速度、選択比が変わるため、ＳＴＩの肩の部分が若干よりエッチングされ、本実施形態よりもＳＴＩ形状のテーパ角が大きくなる。また、ＣＤＥを用いた場合、ドライプロセスであるため、ハーフエッチング終点の制御がより容易になる。
【００３２】
また、本実施形態においては、残ったＳｉＮ膜２１の下部２１’を、熱リン酸溶液により全剥離した後に、フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）を混合したバッファードフッ酸（ＢＦＨ）溶液を使用して形状制御をしているが、後工程であるＧａｔｅ絶縁膜形成する際のフッ素系前処理等でもＳＴＩの側面の形状制御を行うことができる。
【００３３】
また、本実施形態において、マスク材として、ＳｉＮ膜を用いているが、特に限定されるものではなく、例えば炭化ケイ素などの材料を用いることができる。その場合も同様に、マスク材の材料と、ＳＴＩの構成材料との選択比が取れる条件でエッチングを行うことにより、ＳＴＩの側面の形状制御を行うことができる。
【００３４】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一態様による半導体装置におけるＭＯＳＦＥＴセルの断面図。
【図２】本発明の一態様におけるＳＴＩ側面のテーパ角を示す図。
【図３】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す図。
【図４】本発明の一態様におけるＳＴＩの側面形状を示す図。
【図５】本発明の一態様におけるＳＴＩ高さと必要ハーフエッチング量との関係を示す図。
【符号の説明】
【００３６】
ｗ…基板、１１…ＳＴＩ、１１ａ…熱酸化膜、１１ｂ…ＴＥＯＳ膜、１２…アクティブエリア、１３…ゲート電極、１３ａ…ゲート絶縁膜、１３ｂ…ポリシリコン層、１４ａ…ＴＥＯＳ膜、１４ｂ…ＳｉＮ膜、１５…層間膜、１６…コンタクト、１７…上層配線、２１…ＳｉＮ膜、２２…ＳＴＩトレンチ、２３、２３’、２３”…ＴＥＯＳ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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