(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、延在方向にチャネル領域を介してソース／ドレイン領域を有する半導体層からなるフィン、および前記チャネル領域上に絶縁膜を介して形成されるゲート電極を含む電界効果型トランジスタと、
を備える半導体装置において、
前記ゲート電極上に、前記フィンの高さ方向に圧縮応力を印加するシリサイド膜からなる応力印加層と、
前記応力印加層上に形成される、前記フィンよりもヤング率の大きい導電性材料からなるプラグ層と、
を備え、
前記フィンは、ｎ型のチャネルを形成することを特徴とする半導体装置。
【請求項２】
前記プラグ層は、１層の前記フィンよりもヤング率の大きい導電性材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記プラグ層は、
前記フィン上に形成されるＷからなる第１導電性材料膜と、
前記フィンを構成する材料よりもヤング率の大きい導電性材料からなる第２導電性材料膜と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記シリサイド膜は、Ｎｉ，ＣｏおよびＷの群から選択される少なくとも１つのシリサイド膜であることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
フィンを形成した半導体基板上に、ゲート絶縁膜、ゲート電極およびシリコン膜を順に形成する工程と、
前記ゲート絶縁膜、前記ゲート電極および前記シリコン膜の積層膜を、ｎ型のチャネルを形成する領域に対応する前記フィン上の領域のみを残すようにパターニングする工程と、
前記積層膜をマスクとして、前記積層膜の前記フィンの延在方向に沿った両側の前記フィンにｎ型のソース／ドレイン領域を形成する工程と、
前記フィンを形成した前記半導体基板上に層間絶縁膜を形成する工程と、
前記フィンの上部に形成された前記ゲート電極の形成位置にゲートプラグを形成するための開口部を形成する工程と、
前記開口部内にシリコンと合金を形成する金属材料膜を含むプラグ層を形成する工程と、
熱処理を行って前記金属材料膜と接する領域の前記シリコン膜を前記金属材料膜と反応させて、前記シリコン膜に比して体積が膨張したシリサイド膜からなる前記フィンの高さ方向に圧縮応力を印加する圧縮応力印加層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
チャネルにフィン構造を用いた電界効果型トランジスタ（以下、ＦｉｎＦＥＴという）において、チャネルでのキャリア移動度を向上させる手法として、チャネルに応力を印加する技術が知られている。たとえば、第１の従来技術では、絶縁膜は収縮する方向に力が働くことを利用して、複数並列して配置されたフィンの間とその上部を絶縁膜で覆うことによって、フィンの高さ方向に垂直な方向に圧縮応力を印加して、電流駆動力を向上させている（たとえば、特許文献１参照）。また、第２の従来技術では、シリコンよりなるフィンの上面と側面にゲート電極を形成し、このゲート電極上にシリコンよりも線膨張係数が小さい層間膜を形成することによって、フィンの高さ方向に垂直な方向に引張り歪を加えて、移動度を向上させている（たとえば、特許文献２参照）。このように、これらの第１と第２の従来技術では、ゲート電極が配置されたフィンの側面と上面に絶縁膜を形成し、主にフィンの高さ方向に垂直な方向に応力を印加することを目的としていた。
【０００３】
ところで、ＦｉｎＦＥＴでは、フィンのチャネル領域に応力を加えれば加えるほどチャネルでのキャリア移動度が向上するので、上述した第１と第２の従来技術に示される構造のＦｉｎＦＥＴのフィンにさらに応力を印加することができる技術が望まれている。また、ＦｉｎＦＥＴにおいては、フィンの高さ方向に応力を印加した場合に、最も効果的にチャネルでのキャリア移動度を向上可能なことが従来から知られている（たとえば、非特許文献１参照）。しかしながら、上述したように第１と第２の従来技術では、フィンの高さ方向に垂直な方向に応力を印加しているので、ＦｉｎＦＥＴにおけるチャネルでのキャリア移動度の向上には効果的でなかった。
【０００４】
【特許文献１】特開２００６−３５１９７５号公報
【特許文献２】国際公開第２００４／０９０９９２号パンフレット
【非特許文献１】Kyoungsub  Shin,  et  al.,  “Dual  Stress  Capping  Layer  Enhancement  Study  for  Hybrid  Orientation  FinFET  CMOS  Technology”,  2005 IEEE
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＦｉｎＦＥＴにおいて、従来のＦｉｎＦＥＴの構造に比してさらにチャネルでのキャリア移動度を向上させることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板上に形成され、延在方向にチャネル領域を介してソース／ドレイン領域を有する半導体層からなるフィン、および前記チャネル領域上に絶縁膜を介して形成されるゲート電極を含む電界効果型トランジスタと、を備える半導体装置において、前記ゲート電極上に、前記フィンの高さ方向に圧縮応力を印加するシリサイド膜からなる応力印加層と、前記応力印加層上に形成される、前記フィンよりもヤング率の大きい導電性材料からなるプラグ層と、を備え、前記フィンは、ｎ型のチャネルを形成することを特徴とする半導体装置が提供される。
【０００８】
さらに、本発明の一態様によれば、フィンを形成した半導体基板上に、ゲート絶縁膜、ゲート電極およびシリコン膜を順に形成する工程と、前記ゲート絶縁膜、前記ゲート電極および前記シリコン膜の積層膜を、ｎ型のチャネルを形成する領域に対応する前記フィン上の領域のみを残すようにパターニングする工程と、前記積層膜をマスクとして、前記積層膜の前記フィンの延在方向に沿った両側の前記フィンにｎ型のソース／ドレイン領域を形成する工程と、前記フィンを形成した前記半導体基板上に層間絶縁膜を形成する工程と、前記フィンの上部に形成された前記ゲート電極の形成位置にゲートプラグを形成するための開口部を形成する工程と、前記開口部内にシリコンと合金を形成する金属材料膜を含むプラグ層を形成する工程と、熱処理を行って前記金属材料膜と接する領域の前記シリコン膜を前記金属材料膜と反応させて、前記シリコン膜に比して体積が膨張したシリサイド膜からなる前記フィンの高さ方向に圧縮応力を印加する圧縮応力印加層を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、従来のＦｉｎ構造を有する半導体装置に比してチャネルでのキャリアの移動度をさらに向上させることができるという効果を奏する。また、本発明によれば、従来のＦｉｎ構造を有する半導体装置に比してチャネルでのキャリアの移動度をさらに向上させた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１０】
以下に図面を参照して、本発明にかかる半導体装置の最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、半導体装置の各図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体装置の一例を模式的に示す平面図であり、図２−１は、図１のＡ−Ａ断面図であり、図２−２（ａ）は、図１のＢ−Ｂ断面図であり、図２−２（ｂ）は、図１のＣ−Ｃ断面図である。この第１の実施の形態では、１つのＳｉ基板１上にｎチャネル型ＦｉｎＦＥＴ（以下、ｎＦｉｎＦＥＴという）１０ｎとｐチャネル型ＦｉｎＦＥＴ（以下、ｐＦｉｎＦＥＴという）１０ｐが作り込まれたＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）デバイスを例に挙げている。また、各ＦｉｎＦＥＴ１０ｎ，１０ｐは、複数のフィン１１のゲート電極、ソース領域およびドレイン領域を共通の配線（プラグ）で接続したマルチＦｉｎＦＥＴ構造を有している。つまり、図１と図２−１において、ｎＦｉｎＦＥＴ１０ｎで示される部分が１つのＦＥＴの役割を有し、ｐＦｉｎＦＥＴ１０ｐで示される部分が１つのＦＥＴの役割を有している。
【００１２】
このＦｉｎＦＥＴは、半導体基板としてのＳｉ基板１上のｎＦｉｎＦＥＴ形成領域２０ｎとｐＦｉｎＦＥＴ形成領域２０ｐのそれぞれにｎＦｉｎＦＥＴ１０ｎとｐＦｉｎＦＥＴ１０ｐが形成される。Ｓｉ基板１上には、チャネルを構成するフィン１１が所定の本数で所定の間隔を置いて形成され、フィン１１の上面には絶縁膜からなるキャップ膜１２が形成されている。また、隣接するフィン１１間の下部には、隣接するフィン１１間を電気的に絶縁する素子分離絶縁膜２が形成されている。ここで、フィン１１の高さ方向をｙ軸とし、フィン１１内の電流の流れる方向（延在方向）をｘ軸とし、ｙ軸とｘ軸の両方に垂直な方向（フィン１１の幅方向）をｚ軸とする。
【００１３】
また、フィン１１とキャップ膜１２の積層体の上面および側面を覆うように、厚さ約５ｎｍのゲート絶縁膜１３が形成され、このゲート絶縁膜１３を覆うようにゲート電極１４が形成される。また、並列して配置されるフィン１１の最も外側に位置するゲート電極１４の一方の側面とフィン１１が形成されない位置のゲート電極１４の上面にはライナ膜２１が形成されている。ゲート電極１４のフィン１１のｘ軸方向に沿った両側のフィン１１には、ｎＦｉｎＦＥＴ１０ｎではｎ型不純物を拡散して形成されたソース領域１６ｎ／ドレイン領域１７ｎが形成され、ｐＦｉｎＦＥＴ１０ｐではｐ型不純物を拡散して形成されたソース領域１６ｐ／ドレイン領域１７ｐが形成される。さらに、ゲート電極１４が形成されたＳｉ基板１上には、シリコン酸化物などからなる層間絶縁膜２２が形成される。ｎＦｉｎＦＥＴ形成領域２０ｎの各フィン１１のソース領域１６ｎの上には、各フィン１１のソース領域１６ｎ同士を結ぶようにソースプラグ３５が形成され、各フィン１１のドレイン領域１７ｎの上には、各フィン１１のドレイン領域１７ｎ同士を結ぶように、ドレインプラグ３６が形成される。同様に、ｐＦｉｎＦＥＴ形成領域２０ｐの各フィン１１のソース領域１６ｐの上には、各フィン１１のソース領域１６ｐ同士を結ぶようにソースプラグ３５が形成され、各フィン１１のドレイン領域１７ｐの上には、各フィン１１のドレイン領域１７ｐ同士を結ぶように、ドレインプラグ３６が形成される。なお、ここではフィン１１をＳｉ基板１に形成しているが、ＳＯＩ基板上にフィンを形成するものであってもよい。
【００１４】
ゲート電極１４の上部には、ゲート電極１４への電気的な接点となるとともに、フィン１１に対して圧縮または伸張の応力を印加する機能を有するゲートプラグ３０ｎ，３０ｐが形成され、そのゲートプラグ３０ｎ，３０ｐの上部には上層配線４１が形成される。なお、このゲートプラグ３０ｎ，３０ｐは、フィン１１のｙ軸方向に対して圧縮または伸張の応力Ｓｙｙを印加するものである。これは、フィン１１のｙ軸方向に印加する応力Ｓｙｙにより、チャネルでのキャリア移動度を向上させるためである。
【００１５】
ｎＦｉｎＦＥＴ１０ｎのゲートプラグ３０ｎは、ゲート電極１４上に形成された開口部（コンタクトホール）２３ｎ内の側面と底面に形成され、フィン１１に対してｙ軸方向に圧縮応力を印加する導電性材料からなる圧縮応力印加層３１と、圧縮応力印加層３１が形成された開口部２３ｎを埋めるようにフィン１１を構成する材料よりもヤング率の大きい導電性材料からなるプラグ層３３と、によって構成される。ここで、圧縮応力印加層３１は、圧縮応力印加層３１を形成する温度での線膨張係数と室温での線膨張係数の差が、フィン１１を構成する材料の圧縮応力印加層３１を形成する温度での線膨張係数と室温での線膨張係数の差よりも小さい材料によって構成される。より簡単には、圧縮応力印加層３１を形成する温度と室温での体積の差が、フィン１１を構成する材料の圧縮応力印加層３１を形成する温度と室温での体積の差よりも小さい材料を用いることで、圧縮応力印加層３１を形成する温度から室温に温度を下げたときに、圧縮応力印加層３１の方が体積の収縮度合いが小さくなるので、フィン１１に対して圧縮応力を印加することができる。
【００１６】
また、ｐＦｉｎＦＥＴ１０ｐのゲートプラグ３０ｐは、ゲート電極１４上に形成された開口部２３ｐ内の側面と底面に形成され、フィン１１に対してｙ軸方向に伸張応力を印加する導電性材料からなる伸張応力印加層３２と、伸張応力印加層３２が形成された開口部２３ｐを埋めるようにフィン１１を構成する材料よりもヤング率の大きい導電性材料からなるプラグ層３４と、によって構成される。ここで、伸張応力印加層３２は、伸張応力印加層３２を形成する温度と室温での線膨張係数の差が、フィン１１を構成する材料の伸張応力印加層３２を形成する温度と室温での線膨張係数の差よりも大きい材料によって構成される。より簡単には、伸張応力印加層３２を形成する温度と室温での体積の差が、フィン１１を構成する材料の伸張応力印加層３２を形成する温度と室温での体積の差よりも大きい材料を用いることで、伸張応力印加層３２を形成する温度から室温に温度を下げたときに、伸張応力印加層３２の方が体積の収縮度合いが大きくなるので、フィン１１に対して伸張応力を印加することができる。
【００１７】
このように、本第１の実施の形態では、応力印加層３１，３２とプラグ層３３，３４の積層構造からなるゲートプラグ３０ｎ，３０ｐがゲート電極１４上に設けられているので、応力印加層３１，３２とフィン１１を構成する材料の応力印加層３１，３２を形成する温度と室温での線膨張係数の差に応じた圧縮応力（ｎＦｉｎＦＥＴ１０ｎの場合）または伸張応力（ｐＦｉｎＦＥＴ１０ｐの場合）を、フィン１１の高さ方向（ｙ軸方向）から印加することができる。また、これに加えて、フィン１１を構成する材料よりも大きいヤング率を有するプラグ層３３，３４が応力印加層３１，３２に対してふたの役割をし、応力印加層３１，３２がフィン１１に対して応力を無効化させずに、効果的に与えることができる。なお、上述した圧縮応力印加層３１と伸張応力印加層３２の厚さは、フィン１１に印加する応力の大きさや使用する材料によって適宜選択することが好ましい。
【００１８】
図３は、金属材料とＳｉの線膨張係数と抵抗率の値を示す図である。ここでは、線膨張係数αとして、応力印加層３１，３２を形成する温度を５００Ｋであるとして、５００Ｋと２９３Ｋ（室温）のときの線膨張係数を示している。そして、５００Ｋのときの線膨張係数と２９３Ｋのときの線膨張係数の差が小さいものから順に並べている。フィン１１を構成する材料をＳｉとした場合、Ｓｉの５００Ｋのときと２９３Ｋのときの線膨張係数の差が０．９なので、０．９より小さい材料が、圧縮応力印加層３１として利用でき、また０．９より大きい材料が伸張応力印加層３２として利用できる。しかし、実際には、５００Ｋのときと２９３Ｋのときの線膨張係数の差がシリコンの０．９よりも乖離していて、抵抗率ρは２７３Ｋで７［Ω／ｍ］よりも小さく、３７３Ｋで１１［Ω／ｍ］よりも小さい材料であることが望ましい。その結果、圧縮応力印加層３１としては、Ｗなどが望ましく、伸張応力印加層３２としては、Ｍｇ，Ａｌ，Ｃｕ，Ａｇなどが望ましい。なお、圧縮応力印加層３１として、５００Ｋのときと２９３Ｋのときの線膨張係数の差が０．８であるが、抵抗率の低いＩｒを用いることも可能である。
【００１９】
また、プラグ層３３，３４としては、フィン１１を構成する材料のヤング率（Ｓｉのヤング率〜１０７ＧＰａ）よりもヤング率の大きい材料が好ましく、炭化タングステンＷＣx（ヤング率：ＷＣ〜５５０−６５０ＧＰａ）や炭化タンタルＴａＣ（ヤング率：ＷＣ〜３６０−３７５ＧＰａ）などの材料が適当である。
【００２０】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図４−１〜図４−３は、第１の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、半導体基板としてのＳｉ基板１上に、ＳｉＮ膜を形成する。ついで、フォトリソグラフィ技術でフィン１１を形成する領域にマスクを形成し、ＲＩＥ（Reactive  Ion  Etching）によってＳｉＮ膜を加工する。これにより、フィン１１の形成領域にのみキャップ膜１２が形成される。その後、図４−１（ａ）に示されるように、キャップ膜１２をマスクとしてＳｉ基板１をエッチングして、フィン１１とキャップ膜１２との積層体からなるフィン構造が形成される。
【００２１】
ついで、図４−１（ｂ）に示されるように、フィン構造が形成されたＳｉ基板１上にシリコン酸化膜などのＳＴＩ（Shallow  Trench  Isolation）材を埋め込んだ後にエッチバックすることによって素子分離絶縁膜２を形成する。その後、ｎＦｉｎＦＥＴ形成領域２０ｎのフィン１１のチャネル領域１８ｎ（図２−２（ａ）参照）にＢなどのｐ型不純物をイオン注入し、ｐＦｉｎＦＥＴ形成領域２０ｐのフィン１１のチャネル領域１８ｐ（図２−２（ｂ）参照）にＰなどのｎ型不純物をイオン注入し、熱処理によって拡散させる。
【００２２】
ついで、図４−１（ｃ）に示されるように、フィン構造を形成したＳｉ基板１上に、ゲート絶縁膜１３、ゲート電極１４を順に形成する。このとき、ゲート電極１４は、隣接するフィン構造間を埋めるように形成される。その後、フォトリソグラフィ技術とＲＩＥによって、ゲート絶縁膜１３とゲート電極１４の積層膜を、所定の形状にパターニングする。そして、ｎＦｉｎＦＥＴ形成領域２０ｎのゲート電極１４のフィン１１のｘ軸方向に沿った両側のフィン１１には、上記積層体をマスクとしてＡｓなどのｎ型不純物をイオン注入し、ｐＦｉｎＦＥＴ形成領域２０ｐのゲート電極１４のフィン１１のｘ軸方向に沿った両側のフィン１１には、上記積層体をマスクとしてＢなどのｐ型不純物をイオン注入し、熱処理によって拡散させてソース領域１６ｎ，１６ｐ（図２−２参照）とドレイン領域１７ｎ，１７ｐ（図２−２参照）を形成する。その後、Ｓｉ基板１上にライナ膜２１と層間絶縁膜２２を順に形成する。
【００２３】
ついで、図４−２（ａ）に示されるように、層間絶縁膜２２上の全面にフォトレジスト５１を塗布した後、フォトリソグラフィ技術とＲＩＥを用いて、ｎＦｉｎＦＥＴ形成領域２０ｎのゲート電極１４、ソース領域１６ｎ（図２−２（ａ）参照）、およびドレイン領域１７ｎ（図２−２（ａ）参照）上に、それぞれプラグ３０ｎ，３５，３６を形成するための開口部を形成する。ここでは、ゲート電極１４の延在方向に平行なゲート電極１４を通る断面を示しているので、ゲートプラグ３０ｎを形成するための開口部２３ｎが形成される状態が示されている。このとき、ライナ膜２１をエッチングストッパ膜として使用し、層間絶縁膜２２をエッチングするとともに、ライナ膜２１も除去して、ゲート電極１４を露出させる。
【００２４】
フォトレジスト５１を除去した後、図４−２（ｂ）に示されるように、スパッタ法などを用いて基板温度を圧縮応力印加層３１を形成するために必要な所定の温度（数百℃程度）にして、フィン１１を構成する材料（この場合にはＳｉ）よりも圧縮応力印加層３１の形成温度と室温での線膨張係数の差が小さい材料からなる圧縮応力印加層３１と、フィン１１を構成する材料よりもヤング率の大きなプラグ層３３と、を続けて形成する。なお、圧縮応力印加層３１は、少なくとも開口部２３ｎの底面が覆われるように形成される。その後、Ｓｉ基板１を室温近くまで冷却する。
【００２５】
このとき、圧縮応力印加層３１とプラグ層３３を形成した直後は、上記したように基板温度が数百℃の温度であるが、時間の経過とともに基板温度は低下する。温度の低下に伴って、各材料の収縮が生じるが、圧縮応力印加層３１はフィン１１を構成する材料よりも圧縮応力印加層３１の形成温度と室温での線膨張係数の差が小さいために、圧縮応力印加層３１の方がフィン１１を構成する材料よりも収縮の度合いが小さい。このため、フィン１１を構成する材料は、ゲートプラグ３０ｎ（圧縮応力印加層３１）に圧縮されるようなｙ軸方向の応力Ｓｙｙを受け、チャネル領域に圧縮歪みが発生する。また、このときプラグ層３３はフィン１１を構成する材料よりもヤング率が大きいために、フィン１１を構成する材料よりも変形し難く、ふたの役割を有する。その結果、フィン１１の高さ方向の応力が逃げることを防ぎ、圧縮応力印加層３１の体積変化による圧縮応力を効果的にフィン１１へと伝えることができる。
【００２６】
ついで、図４−２（ｃ）に示されるように、ＣＭＰ（Chemical  Mechanical  Polishing）などを用いて層間絶縁膜２２などの上に形成された不要な圧縮応力印加層３１とプラグ層３３を除去する。これによって、ｎＦｉｎＦＥＴ１０ｎの開口部２３ｎにゲートプラグ３０ｎが形成される。その後、図４−３（ａ）に示されるように、層間絶縁膜２２などの上面の全面にフォトレジスト５２を塗布した後、フォトリソグラフィ技術とＲＩＥを用いて、ｐＦｉｎＦＥＴ形成領域２０ｐのゲート電極１４、ソース領域１６ｐ（図２−２（ｂ）参照）、およびドレイン領域１７ｐ（図２−２（ｂ）参照）上に、プラグ３０ｐ，３５，３６を形成するための開口部を形成する。ここでは、ゲート電極１４を通る断面を示しているので、ゲートプラグ３０ｐを形成するための開口部２３ｐが形成される状態が示されている。このとき、ライナ膜２１をエッチングストッパ膜として使用し、層間絶縁膜２２をエッチングするとともに、ライナ膜２１も除去して、ゲート電極１４を露出させる。
【００２７】
フォトレジスト５２を除去した後、図４−３（ｂ）に示されるように、スパッタ法などを用いて基板温度を伸張応力印加層３２を形成するために必要な所定の温度（数百℃程度）にして、フィン１１を構成する材料（この場合にはＳｉ）よりも伸張応力印加層３２の形成温度と室温での線膨張係数の差が大きい材料である伸張応力印加層３２と、フィン１１を構成する材料よりもヤング率の大きなプラグ層３４と、を続けて形成する。なお、伸張応力印加層３２は、少なくとも開口部２３ｐの底面が覆われるように形成される。その後、Ｓｉ基板１を室温近くまで冷却する。
【００２８】
このとき、伸張応力印加層３２とプラグ層３４を形成した直後は、上記したように基板温度が数百℃の温度であるが、時間の経過とともに基板温度は低下する。温度の低下に伴って、各材料の収縮が生じるが、伸張応力印加層３２はフィン１１を構成する材料よりも伸張応力印加層３２の形成温度と室温での線膨張係数の差が大きいために、伸張応力印加層３２の方がフィン１１を構成する材料よりも収縮の度合いが大きい。このため、フィン１１を構成する材料は、ゲートプラグ３０ｐ（伸張応力印加層３２）に引っ張られるようなｙ軸方向の応力Ｓｙｙを受け、チャネル領域に伸張歪みが発生する。また、このときプラグ層３４はフィン１１を構成する材料よりもヤング率が大きいために、フィン１１を構成する材料よりも変形し難く、ふたの役割を有する。その結果、フィン１１の高さ方向の応力が逃げることを防ぎ、伸張応力印加層３２による伸張応力を効果的にフィン１１へと伝えることができる。
【００２９】
その後、図４−３（ｃ）に示されるように、ＣＭＰなどを用いて層間絶縁膜２２などの上に形成された不要な伸張応力印加層３２とプラグ層３４を除去することによって、ｐＦｉｎＦＥＴ形成領域２０ｐの開口部２３ｐにゲートプラグ３０ｐが形成される。以上によって、ｎＦｉｎＦＥＴ形成領域２０ｎにはｎＦｉｎＦＥＴ１０ｎが形成され、ｐＦｉｎＦＥＴ形成領域２０ｐにはｎＦｉｎＦＥＴ１０ｐが形成される。そして、ゲートプラグ３０ｐ上に上層配線４１を形成することによって図２−１に示される本第１の実施の形態のＦｉｎＦＥＴが形成される。
【００３０】
なお、上述した説明では、ｎＦｉｎＦＥＴ１０ｎを形成した後にｐＦｉｎＦＥＴ１０ｐを形成する場合を例に挙げたが、順番はこれに限られるものではなく、ｐＦｉｎＦＥＴ１０ｐを先に形成し、ｎＦｉｎＦＥＴ１０ｎを後に形成してもよい。また、上述した説明では、ＣＭＯＳデバイスを例に挙げたが、これに限定されるものではなく、ｎＦｉｎＦＥＴ１０ｎからなる半導体装置やｐＦｉｎＦＥＴ１０ｐからなる半導体装置に対しても同様に適用することができる。さらに、上述した説明では、プラグ層３３，３４は、１層の導電性材料から構成される場合について説明したが、複数層の導電性材料から構成されるものであってもよい。
【００３１】
本第１の実施の形態によれば、ＦｉｎＦＥＴのゲート電極１４の上に、応力印加層形成時の温度と室温での線膨張係数の差が、フィン構成材料の応力印加層形成時の温度と室温での線膨張係数の差と異なる応力印加層３１，３２と、フィン構成材料よりも大きいヤング率を有するプラグ層３３，３４を設けたので、フィン１１のｙ軸方向に応力を印加することができ、その結果、従来のＦｉｎＦＥＴ構造に比べてチャネルでのキャリア移動度を向上させることができるという効果を有する。
【００３２】
（第２の実施の形態）
図５は、本発明の第２の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である。第１の実施の形態では、応力印加層３１，３２をそれぞれゲートプラグ３０ｎ，３０ｐの一部として構成していたが、図５（ｅ）に示されるように、この第２の実施の形態のＦｉｎＦＥＴでは、応力印加層６１をＳｉ基板１上に形成されるゲート電極１４上の全面に積層して形成し、見掛け上ゲート電極が２層構成となるように形成している。つまり、第１の実施の形態のゲートプラグ３０ｎ，３０ｐの応力印加層３１，３２を除去し、Ｓｉ基板１上に形成されるゲート電極１４上の全面に応力印加層６１が形成される構造を有する。そして、ゲートプラグ３０ｎ，３０ｐは、フィン１１の構成材料よりもヤング率の大きな導電性材料からなるプラグ層６２のみによって形成される。なお、第１の実施の形態のＦｉｎＦＥＴと同一の構成要素には同一の符号を付してその説明を省略している。
【００３３】
この第２の実施の形態でもｎＦｉｎＦＥＴの場合には、応力印加層６１は、応力印加層６１を形成する温度と室温での線膨張係数の差が、フィン１１を構成する材料の応力印加層６１を形成する温度と室温での線膨張係数の差よりも小さい材料によって構成される。
【００３４】
また、ｐＦｉｎＦＥＴの場合には、応力印加層６１は、応力印加層６１を形成する温度と室温での線膨張係数の差が、フィン１１を構成する材料の応力印加層６１を形成する温度と室温での線膨張係数の差よりも大きい材料によって構成される。
【００３５】
さらに、ゲートプラグ３０ｎ，３０ｐを構成するプラグ層６２としては、フィン１１の構成材料よりもヤング率の大きな材料によって形成されることが好ましい。
【００３６】
つぎに、この第２の実施の形態の半導体装置の製造方法について説明する。第１の実施の形態の図４−１（ａ）〜図４−１（ｂ）で説明したように、Ｓｉ基板１にフィン構造を形成した後、素子分離絶縁膜２をフィン構造間に埋め込み、さらにフィン１１のチャネル領域を形成する領域に所定の導電型のイオン注入を行う。
【００３７】
ついで、図５（ａ）に示されるように、フィン構造を形成したＳｉ基板１上に、ゲート絶縁膜１３、ゲート電極１４、および応力印加層６１を形成する。このとき、ゲート電極１４は、隣接するフィン構造間を埋めるように形成され、応力印加層６１は、形成したゲート電極１４上の全面を覆うように形成される。その後、フォトリソグラフィ技術とＲＩＥによって、ゲート絶縁膜１３とゲート電極１４と応力印加層６１の積層膜を、所定の形状にパターニングする。そして、ＦｉｎＦＥＴ形成領域のゲート電極１４のフィン１１のｘ軸方向に沿った両側のフィン１１には、上記積層膜をマスクとして所定の導電型の不純物をイオン注入し、熱処理によって拡散させてソース／ドレイン領域を形成する。その後、図５（ｂ）に示されるように、Ｓｉ基板１上にライナ膜２１と層間絶縁膜２２を順に形成する。
【００３８】
ついで、図５（ｃ）に示されるように、層間絶縁膜２２上の全面にフォトレジスト５３を塗布した後、フォトリソグラフィ技術とＲＩＥを用いて、ＦｉｎＦＥＴ形成領域のゲート電極１４、ソース領域、およびドレイン領域上に、プラグを形成するための開口部を形成する。ここでは、ゲート電極１４の延在方向に平行なゲート電極１４を通る断面を示しているので、ゲートプラグ３０ｎ，３０ｐを形成するための開口部２３が形成される状態が示されている。このとき、ライナ膜２１をエッチングストッパ膜として使用し、層間絶縁膜２２をエッチングするとともに、ライナ膜２１も除去する。これによって、応力印加層６１の上面が露出する。
【００３９】
フォトレジスト５３を除去した後、図５（ｄ）に示されるように、スパッタ法などを用いてフィン１１を構成する材料よりもヤング率の大きなプラグ層６２を開口部２３が埋まるように形成する。そして、ＣＭＰなどを用いて層間絶縁膜２２などの上に形成された不要なプラグ層６２を除去することによって、図５（ｅ）に示されるＦｉｎＦＥＴが形成される。
【００４０】
このとき、第１の実施の形態のようにＣＭＯＳデバイスを作成する場合には、応力印加層６１を形成する際に、ｎＦｉｎＦＥＴとｐＦｉｎＦＥＴとで作り分ける必要があるが、ゲートプラグ３０ｎ，３０ｐ（プラグ層６２）の形成時には、ｎＦｉｎＦＥＴとｐＦｉｎＦＥＴを同時に形成することができるという利点がある。また、ゲートプラグ３０ｎ，３０ｐ（プラグ層６２）は、１層の導電性材料から構成されるものであってもよいし、複数層の導電性材料から構成されるものであってもよい。
【００４１】
本第２の実施の形態によっても、応力印加層６１によってフィン１１のｙ軸方向に応力を印加することができるとともに、プラグ層６２によって応力印加層６１による応力がフィン１１に効果的に印加されるようになるので、従来のＦｉｎＦＥＴ構造に比べてチャネルでのキャリア移動度を向上させることができるという効果を有する。
【００４２】
（第３の実施の形態）
図６は、本発明の第３の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である。図６（ｆ）に示されるように、このＦｉｎＦＥＴは、第２の実施の形態の応力印加層６１が多結晶シリコン膜６３で形成され、ゲートプラグ３０ｎがＳｉと合金を形成する金属材料からなるプラグ層６４で形成され、ゲート電極１４の上部の多結晶シリコン膜６３が、プラグ層６４を構成する金属と合金化したシリサイド膜６５で構成される構造を有している。ここで、ゲートプラグ３０ｎを構成するプラグ層６４は、第１および第２の実施の形態と同様に、フィン１１の構成材料よりも大きいヤング率を有する導電性材料であるとともに、Ｓｉと反応してシリサイドを形成することが可能な金属材料であればよい。また、この第３の実施の形態では、ゲート電極１４上部のシリサイド膜６５がフィン１１に対して圧縮応力を与える圧縮応力印加層として機能している。なお、第１および第２の実施の形態のＦｉｎＦＥＴと同一の構成要素には同一の符号を付してその説明を省略している。
【００４３】
つぎに、この第３の実施の形態の半導体装置の製造方法について説明する。第１の実施の形態の図４−１（ａ）〜図４−１（ｂ）で説明したように、Ｓｉ基板１にフィン構造を形成した後、素子分離絶縁膜２をフィン構造間に埋め込み、さらにフィン１１のチャネル領域を形成する領域に所定の導電型のイオン注入を行う。
【００４４】
ついで、図６（ａ）に示されるように、フィン構造を形成したＳｉ基板１上に、ゲート絶縁膜１３、ゲート電極１４、および多結晶シリコン膜６３を形成する。このとき、ゲート電極１４は、隣接するフィン構造間を埋めるように形成され、多結晶シリコン膜６３は、形成したゲート電極１４上の全面を覆うように形成される。その後、フォトリソグラフィ技術とＲＩＥによって、ゲート絶縁膜１３とゲート電極１４と多結晶シリコン膜６３の積層膜を、所定の形状にパターニングする。そして、ＦｉｎＦＥＴ形成領域のゲート電極１４のフィン１１のｘ軸方向に沿った両側のフィン１１には、上記積層膜をマスクとして所定の導電型の不純物をイオン注入し、熱処理によって拡散させてソース／ドレイン領域を形成する。その後、図６（ｂ）に示されるように、Ｓｉ基板１上にライナ膜２１と層間絶縁膜２２を順に形成する。
【００４５】
ついで、図６（ｃ）に示されるように、層間絶縁膜２２上の全面にフォトレジスト５４を塗布した後、フォトリソグラフィ技術とＲＩＥを用いて、ＦｉｎＦＥＴ形成領域のゲート電極１４、ソース領域、およびドレイン領域上に、プラグを形成するための開口部を形成する。ここでは、ゲート電極１４の延在方向に平行なゲート電極１４を通る断面を示しているので、ゲートプラグ３０ｎを形成するための開口部２３が形成される状態が示されている。このとき、ライナ膜２１をエッチングストッパ膜として使用し、層間絶縁膜２２をエッチングするとともに、ライナ膜２１も除去する。これによって、多結晶シリコン膜６３の上面が露出する。
【００４６】
フォトレジスト５４を除去した後、図６（ｄ）に示されるように、スパッタ法などを用いて開口部２３にＳｉと反応して合金を形成する金属材料膜をプラグ層６４として開口部２３が埋まるように形成する。その後、図６（ｅ）に示されるように、熱処理を行って、ゲート電極１４上の開口部２３内で、多結晶シリコン膜６３とプラグ層６４とを反応させて、ゲート電極１４上にシリサイド膜６５を形成する。そして、ＣＭＰなどを用いて層間絶縁膜２２などの上に形成された不要なプラグ層６４を除去することによって、図６（ｆ）に示されるＦｉｎＦＥＴが形成される。
【００４７】
この最後の熱処理で多結晶シリコン膜６３とゲートプラグ３０ｎを構成するプラグ層６４とが反応して形成されるシリサイド膜６５は、多結晶シリコン膜６３に比して体積が膨張する。その結果、フィン１１に対してｙ軸方向に圧縮応力を印加する圧縮応力印加層として機能する。ここで、プラグ層６４に用いられるＳｉと合金を形成する金属材料として、Ｎｉ，Ｃｏ，Ｗなどを用いることができる。この中でも、プラグ層６４にＷなどの熱処理時の温度と室温での線膨張係数の差がフィン１１を構成する材料の線膨張係数よりも小さく、シリコンと合金を形成する金属材料を用いる場合には、シリサイド化による体積膨張で生じる圧縮応力のほかに、実施の形態１，２で説明したように熱処理時の温度と室温での線膨張係数の差に応じた圧縮応力もフィン１１の高さ方向（ｙ軸方向）に印加することができるので、フィン１１に効果的に圧縮応力を印加することができる。なお、この方法は、フィン１１に圧縮応力を印加するものであるので、ｎＦｉｎＦＥＴ１０ｎに対してのみ適用することができる。また、シリサイド膜６５の厚さは、多結晶シリコン膜６３の厚さによって決定されるが、この厚さは、フィン１１に印加する圧縮応力の大きさによって適宜選択することができる。さらに、ゲートプラグ３０ｎ（プラグ層６４）は、１層の導電性材料から構成されるものであってもよいし、複数層の導電性材料から構成されるものであってもよい。たとえば、プラグ層６４にＷを用いる場合には、プラグ層６４の下層をＷで構成し、上層をフィン１１を構成する材料よりもヤング率の大きい導電性材料で構成することで、さらに効果的にフィン１１に圧縮応力を印加することができる。
【００４８】
本第３の実施の形態によっても、ゲート電極１４上部に多結晶シリコン膜６３を形成し、さらにその上部に金属材料でゲートプラグ３０ｎ（プラグ層６４）を形成し、熱処理を行って多結晶シリコン膜６３のゲート電極１４上部のみをシリサイド化して体積を膨張させたシリサイド膜６５を形成することによって、フィン１１にｙ軸方向の圧縮応力を印加するようにしたので、従来のＦｉｎＦＥＴ構造に比べてチャネルでのキャリア移動度を向上させることができるという効果を有する。
【００４９】
上述した説明では、複数のフィン１１で得られるソース／ドレイン間に流れる電流をまとめて取り出すマルチフィン構造を例に挙げたが、これに限られず１つのフィン１１が１つのＦＥＴの動作をするシングルフィン構造のＦｉｎＦＥＴに対しても、同様に本発明を適用することができる。また、上記したＦｉｎＦＥＴはダブルゲート構造を有するＦｉｎＦＥＴであったが、トリプルゲート構造を有するＦｉｎＦＥＴに対しても同様に適用することができる。
【図面の簡単な説明】
【００５０】
【図１】第１の実施の形態にかかる半導体装置の一例を模式的に示す平面図。
【図２−１】図１のＡ−Ａ断面図。
【図２−２】図１のＢ−Ｂ断面図および図１のＣ−Ｃ断面図。
【図３】金属材料とＳｉの線膨張係数と抵抗率の値を示す図。
【図４−１】第１の実施の形態にかかる半導体装置の製造方法の手順の一例を示す断面図（その１）。
【図４−２】第１の実施の形態にかかる半導体装置の製造方法の手順の一例を示す断面図（その２）。
【図４−３】第１の実施の形態にかかる半導体装置の製造方法の手順の一例を示す断面図（その３）。
【図５】第２の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図。
【図６】第３の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図。
【符号の説明】
【００５１】
１…Ｓｉ基板、１１…フィン、１２…キャップ膜、１３…ゲート絶縁膜、１４…ゲート電極、１６ｎ，１６ｐ…ソース領域、１７ｎ，１７ｐ…ドレイン領域、２２…層間絶縁膜、３０ｎ，３０ｐ…ゲートプラグ、３１…圧縮応力印加層（応力印加層）、３２…伸張応力印加層（応力印加層）、３３，３４，６２，６４…プラグ層、６１…応力印加層、６３…多結晶シリコン膜、６５…シリサイド膜。
【図１】
0005203669.tif 000002
【図２−１】
0005203669.tif 000003
【図２−２】
0005203669.tif 000004
【図３】
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【図４−１】
0005203669.tif 000006
【図４−２】
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【図４−３】
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【図５】
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【図６】
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