(57)【特許請求の範囲】
【請求項１】
窒化ガリウム系トランジスタデバイスであって、
炭化ケイ素、サファイア、スピネット、ＺｎＯ、シリコン、窒化ガリウム、及び、窒化アルミニウムからなる群から選択された材料により製造された基板と、
前記基板の上方に形成された複数の活性半導体層を備える活性領域と、
前記活性領域に接触して形成されたソース電極と、
前記活性領域に接触して形成されたドレイン電極と、
前記活性領域上で前記ソース電極と前記ドレイン電極との間に形成されたゲート電極であって、高ショットキー障壁を有し、かつ高動作温度において低劣化を呈する材料から製作されたコンタクト部分を備え、前記コンタクト部分は、前記活性領域に接触するように配設されるゲート電極と、
前記活性領域の表面の少なくとも一部分上で、前記ソース電極と前記ドレイン電極との間に配設された第１のスペーサ層と、
前記コンタクト部分が拡散障壁と前記活性領域との間に置かれるように、前記コンタクト部分上に配設された拡散障壁と、
を備え、
前記コンタクト部分は、ニッケル−クロム合金部分（ＮｉＣｒ）を含む
トランジスタデバイス。
【請求項２】
前記ニッケル−クロム合金部分は、重量で０パーセントより多く、重量で９０パーセント以下のクロムを含む請求項１に記載の窒化ガリウム系トランジスタデバイス。
【請求項３】
前記ニッケル−クロム合金部分は、重量で８０パーセントのニッケルと、重量で２０パーセントのクロムとを含む請求項１に記載の窒化ガリウム系トランジスタデバイス。
【請求項４】
前記ニッケル−クロム合金部分は、重量で５０パーセントのニッケルと、重量で５０パーセントのクロムとを含む請求項１に記載の窒化ガリウム系トランジスタデバイス。
【請求項５】
前記ニッケル−クロム合金部分は、５ｎｍ以上１００ｎｍ以下の厚さを有する請求項１から４のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
【請求項６】
前記ニッケル−クロム合金部分は、２０ｎｍの厚さを有する請求項１から４のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
【請求項７】
前記ゲート電極は、
前記拡散障壁上に配設された側方導電層と、
前記側方導電層上に配設された保護層と、
をさらに有する請求項１から６のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
【請求項８】
前記ゲート電極は、
上面が凹んだ中央領域を含む乱平面構造（split-level structure）を有し、
前記側方導電層は、前記中央領域を挟んで非対称に形成され、前記中央領域から前記ドレイン電極の方向へより伸長している
請求項７に記載の窒化ガリウム系トランジスタデバイス。
【請求項９】
窒化ガリウム（ＧａＮ）ベースの高電子移動度トランジスタ（ＨＥＭＴ）を含む請求項１から８のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
【請求項１０】
前記第１のスペーサ層は、絶縁窒化ケイ素（ＳｉＮ）層を有する請求項１から９のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
【請求項１１】
前記コンタクト部分は、プラチナ（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル−クロム合金（ＮｉＣｒ）、および多結晶窒化インジウム（ＩｎＮ）からなる群から選択された材料を含む請求項１から１０のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
【請求項１２】
前記ゲート電極、および前記第１のスペーサ層の少なくとも一部分を覆う第２のスペーサ層と、
前記第２のスペーサ層上に配設されたフィールドプレートと
をさらに備える請求項１から１１のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
【請求項１３】
前記コンタクト部分及び前記拡散障壁の厚さの合計は、前記第１のスペーサ層の厚さより薄い、請求項１から１２のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、トランジスタに関し、より詳細には、高温において効率的に動作するように設計されたトランジスタに関する。
【背景技術】
【０００２】
ＡｌＧａＮ／ＧａＮ半導体材料の製造面での改良が、高周波数、高温、および高電力応用分野向けの、高電子移動度トランジスタ（ＨＥＭＴ）などのＡｌＧａＮ／ＧａＮトランジスタの開発を進展させる助けとなってきた。ＡｌＧａＮ／ＧａＮは、大きなバンドギャップ、高いピーク電子速度値および飽和電子速度値を有する（例えば、非特許文献１参照）。ＡｌＧａＮ／ＧａＮ  ＨＥＭＴは、１０１３ｃｍ−２を超える２ＤＥＧシート密度、および比較的高い電子移動度（最大２０１９ｃｍ２／Ｖｓ）を有することもできる（例えば、非特許文献２参照）。これらの特性により、ＡｌＧａＮ／ＧａＮ  ＨＥＭＴが、無線周波、マイクロ波、およびミリメートル波周波数において非常に高い電圧および高い電力動作を実現することが可能になる。
【０００３】
バッファおよび基板上に成長させたＧａＮ／ＡｌＧａＮベースのＨＥＭＴが開示されている（例えば、Ｋｈａｎ等の特許文献１参照）。その他のＡｌＧａＮ／ＧａＮ  ＨＥＭＴおよび電界効果トランジスタ（ＦＥＴ）も、開示されている（例えば、非特許文献３および非特許文献４参照）。これらのデバイスのいくつかは、１００ギガヘルツもの高い利得−帯域幅積（ｆＴ）を示し（例えば、非特許文献５参照）、Ｘ帯において最大１０Ｗ／ｍｍの高電力密度を示している（例えば、非特許文献６参照）。
【０００４】
【特許文献１】米国特許第５，１９２，９８７号明細書
【特許文献２】米国特許第６，５８６，７８１号明細書
【特許文献３】米国再発行特許第３４，８６１号明細書
【特許文献４】米国特許第４，９４６，５４７号明細書
【特許文献５】米国特許第５，２００，０２２号明細書
【非特許文献１】B. Gelmont, K. Kim and M. Shur, Monte Carlo Simulation of Electron Transport in Gallium Nitride, J.Appl.Phys. 74, (1993), pp. 1818-1821
【非特許文献２】R. Gaska, et al., Electron Transport in AlGaN-GaN Heterostructures Grown on 6H-SiC Substrates, Appl.Phys.Lett. 72, (1998), pp. 707-709
【非特許文献３】Gaska et al., High-Temperature Performance of AlGaN/GaN HFET's on SiC Substrates, IEEE Electron Device Letters, 18, (1997), pp. 492-494
【非特許文献４】Wu et al. "High Al-content AlGaN/GaN HEMTs With Very High Performance", IEDM-1999 Digest, pp. 925-927, Washington DC, Dec. 1999
【非特許文献５】Lu et al. "AlGaN/GaN HEMTs on SiC With Over 100 GHz ft and Low Microwave Noise", IEEE Transactions on Electron Devices, Vol. 48, No. 3, March 2001, pp. 581-585
【非特許文献６】Wu et al., "Bias-dependent Performance of High-Power AlGaN/GaN HEMTs", IEDM-2001, Washington DC, Dec. 2-6, 2001
【非特許文献７】S Kamalkar and U.K. Mishra, Very High Voltage AlGaN/GaN High Electron Mobility Transistors Using a Field Plate Deposited on a Stepped Insulator, Solid State Electronics 45, (2001), pp. 1645-1662
【非特許文献８】Wu et al., 30 W/mm GaN HEMTs by field plate optimization, IEEE Electron Device Letters, Vol. 25, No.3, March 2004
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電子トラッピング、およびその結果生ずる直流特性と無線周波特性との差異が、これらのデバイスの性能を制限する要因となってきている。窒化ケイ素（ＳｉＮ）パッシベーション（passivation）が、このトラッピングの問題を軽減するために成功裏に使用され、その結果、１０ＧＨｚにおいて電力密度が１０Ｗ／ｍｍを超える高性能デバイスがもたらされている。ＧａＮベーストランジスタ内のトラッピング効果を低減させるための方法および構造が開示されている（例えば、特許文献２参照）。しかし、その構造内に存在する高電界のため、電荷トラッピングは依然として問題である。
【０００６】
フィールドプレートが、ＧａＮベースのＨＥＭＴの性能を高めるために使用されてきた（例えば、非特許文献７）。最近では、マイクロ波周波数での動作に合せてフィールドプレートを最適化することによって、４および８ＧＨｚにおいて３０Ｗ／ｍｍを超える電力密度の劇的な改善がもたらされている（例えば、非特許文献８参照）。しかし、これらのデバイスの信頼性は、特に高動作温度において依然として問題である。
【課題を解決するための手段】
【０００７】
本発明は、高温において効率的に動作し、経時的に低劣化を呈するトランジスタを提供する。本発明によるトランジスタデバイスの一実施形態では、炭化ケイ素、サファイア、スピネット、ＺｎＯ、シリコン、窒化ガリウム、及び、窒化アルミニウムからなる群から選択された材料により製造された基板と、基板の上方に形成された複数の活性半導体層を備える活性領域と、活性領域に接触して形成されたソース電極と、活性領域に接触して形成されたドレイン電極と、活性領域上でソース電極とドレイン電極との間に形成されたゲート電極であって、高ショットキー障壁を有し、かつ高動作温度において低劣化を呈する材料から製作されたコンタクト部分を備え、コンタクト部分は、活性領域に接触するように配設されるゲート電極と、活性領域の表面の少なくとも一部分上で、ソース電極とドレイン電極との間に配設された第１のスペーサ層と、コンタクト部分が拡散障壁と活性領域との間に置かれるように、コンタクト部分上に配設された拡散障壁とを備え、コンタクト部分は、ニッケル−クロム合金部分（ＮｉＣｒ）を含む窒化ガリウム系トランジスタデバイスが提供される。
【０００８】
本発明による電界効果トランジスタ（ＦＥＴ）の一実施形態は、複数の半導体層を備える活性領域を備える。ドレイン電極およびソース電極が、活性領域に接触して形成される。ゲート電極が、活性領域上でソース電極とドレイン電極の間に形成される。ゲートは、高ショットキー障壁を有し、かつ高動作温度において低劣化を呈する材料から製作されるコンタクト部分を備える。コンタクト部分は、活性領域に接触するように配設される。第１および第２のスペーサ層が形成される。第１のスペーサ層は、活性領域の表面の少なくとも一部分を覆う。第２のスペーサ層は、ゲート電極、および第１のスペーサ層の少なくとも一部分を覆う。第２のスペーサ層上に、フィールドプレートが配設される。
【０００９】
本発明によるＩＩＩ族窒化物トランジスタデバイスの一実施形態は、複数の活性半導体層を備える活性領域を備える。ソース電極が、活性領域に接触して形成される。ドレイン電極が、活性領域に接触して形成される。ゲート電極が、活性領域上でソース電極とドレイン電極との間に形成される。ゲートは、プラチナ（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、およびニッケル−クロム合金（ＮｉＣｒ）からなる群から選択された材料から製作されたコンタクト部分を備える。活性領域の表面の少なくとも一部分上でソース電極とドレイン電極との間に、少なくとも１層のスペーサ層が配設される。
【００１０】
本発明によるＩＩＩ族窒化物トランジスタデバイスの別の実施形態は、複数の活性半導体層を備える活性領域を備える。ソース電極が、活性領域に接触して形成される。ドレイン電極が、活性領域に接触して形成される。ゲート電極が、活性領域上でソース電極とドレイン電極との間に形成される。ゲートは、多結晶窒化インジウム（ＩｎＮ）から製作されたコンタクト部分を備える。活性領域の表面の少なくとも一部分上でソース電極とドレイン電極との間に、少なくとも１層のスペーサ層が配設される。
【発明を実施するための最良の形態】
【００１１】
本発明によるトランジスタゲートの構造および組成は、高電子移動度トランジスタ（ＨＥＭＴ）など、さまざまなトランジスタ構造で使用することができる。トランジスタは一般に、複数の半導体層を有する活性領域を含み、そのうち１層がチャネル層である。金属のソース電極およびドレイン電極が、活性領域に接触して形成され、活性領域内の電界を調節するために、ゲートが活性領域上でソース電極とドレイン電極との間に形成される。一実施形態では、活性領域の上に、ソースとドレインとの間で活性領域の表面の少なくとも一部分を覆って、第１の非導電性スペーサ層が形成される。別の実施形態では、第１のスペーサ層の少なくとも一部分、およびゲート電極を覆って、第２の非導電性スペーサ層が形成され、第２のスペーサ層上にフィールドプレートが配設される。これらのスペーサ層は、誘電体層、または複数の誘電体層の組合せを備えることができ、いくつかの実施形態では、エピタキシャル成長させた層など、その他の材料を備えることもできる。
【００１２】
一実施形態では、第２のスペーサ層上に導電性フィールドプレートが形成され、そのスペーサ層が、フィールドプレートと下方の活性領域との間を分離する。フィールドプレートは、スペーサ層上でゲートの縁部からドレイン電極に向かってある距離だけ延び、スペーサ層上でソース電極に向かってある距離だけ延びることができる。フィールドプレートを、ソース電極またはゲートに電気的に接続することができる。このフィールドプレート構成により、デバイス内のピーク電界を低減させ、その結果、破壊電圧の増大およびトラッピングの低減をもたらすことができる。電界の低減は、漏れ電流の低減や信頼性の強化など、その他の利点を生み出すこともできる。スペーサ層とフィールドプレートとの追加の対を含むこともできる。
【００１３】
ゲート電極は、特定の半導体系（例えば、ＧａＮまたはＡｌＧａＮ）に対応する高ショットキー障壁を有し、かつ高動作温度において低劣化を呈するいくつかの材料で製作することができる。ＧａＮ半導体系では、高ショットキー障壁は、０．４ｅＶを上回る任意の障壁高さであると考えられており、好ましい障壁高さは０．４５ｅＶを上回る。高動作温度における低劣化とは、デバイスの無線周波出力電力が、デバイスが３５０℃で１００時間作動された後に多くとも０．５ｄＢまでしか劣化しないことを意味する。さまざまな材料が、ある特定の半導体系で使用される場合にこれらの特性を有する。例えば、ある特定のニッケル−クロム合金（ＮｉＣｒ）をゲートコンタクト金属として有するゲート電極は、高動作温度において改善された耐久性を呈する。その他の材料は、以下に説明するように、類似の結果を呈している。
【００１４】
要素または層が、別の要素または層「上に」ある、別の要素または層「に接続される」、別の要素または層「に結合される」、あるいは別の要素または層「に接触する」と記載される場合、それは、他の要素または層の直接上にあっても、他の要素または層に直接接続または結合されても、他の要素または層に接触してもよく、あるいは、介在する要素または層が存在してもよいことが理解されよう。それとは対照的に、要素が別の要素または層の「直接上に」ある、別の要素または層「に直接接続される」、別の要素または層「に直接結合される」、あるいは別の要素または層「に直接接触する」と記載される場合、介在する要素または層は存在しない。同様に、第１の要素または層が、第２の要素または層「に電気的に接触する」あるいは第２の要素または層「に電気的に結合する」と記載される場合、第１の要素または層と第２の要素または層との間の電流の流れを可能にする電気経路がある。電気経路は、コンデンサ、結合インダクタ、および／または導電性要素間に直接的な接触がなくても電流の流れを可能にする他の要素を含むことができる。
【００１５】
本発明の諸実施形態は、本明細書において、本発明の理想化された諸実施形態の概略図である断面図を参照して説明される。したがって、例えば製造技法および／または公差の結果として、図面の形状との違いが予想される。本発明の諸実施形態は、本明細書に示される領域の特定の形状に限定されるものと解釈すべきではなく、例えば製造によって生ずる形状のずれを含むべきである。正方形または長方形として図示または説明される領域は一般に、標準的な製造上の公差のため、丸いまたは曲線状のフィーチャ（feature）を有する。したがって、図中に示される領域は、実際は概略であり、その形状は、デバイスの領域の正確な形状を示すものではなく、本発明の範囲を限定するものではない。
【００１６】
図１は、好ましくはＩＩＩ族窒化物ベースであるが、他の材料系を使用することもできる、本発明によるトランジスタデバイス１００の一実施形態を示す。ＩＩＩ族窒化物とは、窒素と周期表のＩＩＩ族の元素、一般にアルミニウム（Ａｌ）、ガリウム（Ｇａ）、およびインジウム（Ｉｎ）との間で形成された半導体化合物を指す。この語は、ＡｌＧａＮやＡｌＩｎＧａＮなどの、三元化合物および四元化合物も指す。
【００１７】
トランジスタデバイス１００は、基板１０２を備えることができ、基板１０２は、炭化ケイ素、サファイア、スピネット（spinet）、ＺｎＯ、シリコン、窒化ガリウム、窒化アルミニウム、あるいはＩＩＩ族窒化物材料の成長を支えることができる任意の他の材料または材料の組合せから製作することができる。いくつかの実施形態では、基板は、完成後のトランジスタデバイスから除去される。
【００１８】
基板１０２は、さまざまな材料で製作することができ、適切な基板は、４Ｈポリタイプの炭化ケイ素であるが、３Ｃ、６Ｈおよび１５Ｒポリタイプを含む、他の炭化ケイ素ポリタイプを使用することもできる。炭化ケイ素は、非常に高い熱伝導性を有し、その結果、炭化ケイ素上にあるＩＩＩ族窒化物デバイスの全出力電力は、基板の熱放散による制限を受けない（サファイア上に形成された一部のデバイスの場合も、この制限を受けないことがある）。また、炭化ケイ素基板が利用できることから、デバイスを分離し、寄生容量を低減させる能力ももたらされ、そのことが商用デバイスを可能にしている。ＳｉＣ基板は、ノースカロライナ州ダラム在の本件特許出願人から入手可能であり、その製造方法は、科学文献ならびに文献（例えば、特許文献３、特許文献４、および特許文献５参照）に記載されている。
【００１９】
トランジスタデバイス１００は、活性領域１０４を備える。活性領域１０４は、障壁層１０６および複数の半導体層１０８を備える。複数の半導体層１０８は、基板１０２とトランジスタデバイス１００内の次の層との間の格子不整合を低減するために、基板１０２上に形成された核形成層（明示的に図示せず）を含むことができる。核形成層は、約１０００オングストローム（Å）の厚さであるべきだが、他の厚さを使用することもできる。核形成層は、さまざまな材料を含むことができ、適切な材料はＡｌｚＧａ１−ｚＮ（０＜＝ｚ＜＝１）であり、また核形成層を、有機金属化学気相成長（ＭＯＣＶＤ）、ハイドライド気相エピタキシ（ＨＶＰＥ）、または分子線エピタキシ（ＭＢＥ）など、周知の半導体成長技法を使用して、基板１０２上に形成することができる。
【００２０】
複数の半導体層１０８は、核形成層上に形成された高抵抗バッファ層（明示的に図示せず）を備えることもできる。バッファ層は、約２μｍ厚さのＧａＮで製作することができ、バッファ層の一部分は、鉄（Ｆｅ）でドープされる。ＩＩＩ族窒化物材料のドープ層または非ドープ層など、他の材料をバッファ層に使用することもでき、好ましいバッファ層は、Ａ１ｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０＜＝ｘ＜＝１、０＜＝ｙ＜＝１、ｘ＋ｙ＜＝１）などのＩＩＩ族窒化物材料で製作される。
【００２１】
障壁層１０６は、活性領域１０４の上層として形成することができる。障壁層１０６は、ＩＩＩ族窒化物材料のドープ層または非ドープ層を備えることができる。障壁層は、１層または複数層のＡｌｘＧａ１−ｘＮで製作することができ、ただしｘは、０〜１の範囲であり、またｘは、障壁層１０６を傾斜層とすることができるように、深さの関数とすることができる。ＨＥＭＴの実施形態では、２次元電子ガス（２ＤＥＧ）が、複数の半導体１０８と障壁層１０６の間のヘテロ界面に誘起される。
【００２２】
金属のソース電極１１０およびドレイン電極１１２が、障壁層１０６に接触して形成される。ゲート１１４が適当なレベルでバイアスをかけられると、電流が活性領域１０４を通ってソース電極１１０とドレイン電極１１２との間に流れることができる。ソース電極１１０およびドレイン電極１１２の形成は、上述した特許文献および刊行物に詳細に記載されている。ソース電極１１０およびドレイン電極１１２は、チタン、アルミニウム、金、またはニッケルの合金を含むが、それらに限定されないさまざまな材料で製作することができる。
【００２３】
障壁層１０６の上面に、絶縁スペーサ層１１６、例えばＳｉＮからなる層が施される。次いで、スペーサ層１１６内に、ゲート１１４用の開口がエッチングされる。次いで、ゲート１１４を構成する層が、電子ビーム蒸着によって堆積される。他の堆積プロセスを使用することもできる。ゲート１１４は、図２を参照して以下に説明するさまざまな材料で製作することができる。ゲート１１４は、さまざまな長さを有することができ、適切なゲート長は０．１から２．０ミクロン（μｍ）の範囲であるが、他のゲート長を使用することもできる。
【００２４】
図１に示すように、スペーサ層１１６は、ゲート１１４とソース電極１１０との間、およびゲート１１４とドレイン電極１１２との間で、障壁層１０６を全て覆う。スペーサ層１１６は、誘電体層、または複数の誘電体層の組合せを備えることができる。ＳｉＮ、ＳｉＯ２、Ｓｉ、Ｇｅ、ＭｇＯｘ、ＭｇＮｘ、ＺｎＯ、ＳｉＮｘ、ＳｉＯｘ、それらの合金または層シーケンスなどの、さまざまな誘電体材料を使用することができる。スペーサ層１１６は、さまざまな厚さにすることができ、厚さの適切な範囲は、約０．０３μｍから０．５μｍである。
【００２５】
図２は、本発明によるゲート電極１１４の一実施形態を示す。ゲート電極１１４は、第１のスペーサ層１１６上に、ゲート１１４の一部分が障壁層１０６に接触した状態で形成される。この特定の実施形態では、ニッケル−クロム合金（ＮｉＣｒ）からなるコンタクト層２０２が、障壁層１１６に接触する。ＮｉＣｒコンタクト層２０２の特性は、以下に詳細に説明する。コンタクト層２０２上に、拡散障壁２０４が形成される。拡散障壁２０４上に、側方導電層（lateral conduction layer）２０６が形成される。側方導電層２０６上に、保護層２０８が形成される。
【００２６】
コンタクト層２０２は、活性領域の障壁層１０６に直接接触する。適切なコンタクト材料は、ＧａＮまたはＡｌＧａＮなど、特定の半導体系と共に動作する際に、高ショットキー障壁（または、半導体−半導体系などの非ショットキー接合の場合、高電位障壁）を有すべきであり、高い動作電圧および温度において耐久性を呈すべきでもある。Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、ＩｎＮ、およびさまざまなＮｉＣｒ合金を含むがそれらに限定されないいくつかの材料が、ＩＩＩ族窒化物系と共に使用される場合にこれらの基準を満たす。好ましいコンタクト層材料は、重量で８０％のＮｉ、および重量で２０％のＣｒを有するＮｉＣｒである。ＮｉＣｒ（８０−２０重量％）が、デバイス上にコンタクト層２０２を形成するプロセスで使用することができる好ましいソース材料である。形成されるコンタクト層２０２を構成する材料の実際の組成は、ソース材料の組成とは異なってよい。例えば、ＮｉＣｒ（８０−２０重量％）ソース材料は、ＮｉＣｒ（５０−５０重量％）という組成を有するコンタクト層をもたらすことができる。ＮｉＣｒ（８０−２０重量％）は、（ＩＩＩ族窒化物系において）Ｎｉに関連する高ショットキー障壁と、Ｃｒの高温耐久性とのどちらも有する。ＮｉＣｒ（８０−２０重量％）で形成されたコンタクト層は、ＧａＮと共に使用される場合、０．５１ｅＶの概略障壁高さを有する。障壁高さは、ＡｌＧａＮ  ＨＥＭＴ上では０．６〜１ｅＶに増大され、図８（以下に説明する）に示すように、３４０℃の接合部温度で１２０時間動作しているとき、０．３ｄＢの出力電力の劣化があった。図２に示す実施形態では、ＮｉＣｒコンタクト層は約２０ｎｍの厚さであるが、５〜１０００ｎｍの範囲内で他の厚さを使用することもできる。
【００２７】
拡散障壁２０４は、コンタクト層２０２を側方導電層２０６から分離する。拡散障壁２０４の目的は、コンタクト層２０２および側方導電層２０６の内部拡散を防止または遅延させることである。理想的な拡散障壁は、それが分離する材料に対して不活性である。本実施形態では、拡散障壁２０４は、Ｐｔからなる層を備える。例えばＷ、Ｍｏ、Ｉｒ、ＮｉおよびＣｒを含む他の材料を、分離すべき金属に応じて拡散障壁として使用することができる。拡散層２０４は、図では、３０ｎｍの概略厚さを有しているが、一般に１０〜１００ｎｍの範囲内で、他の厚さを使用することができる。
【００２８】
拡散障壁２０４上に、側方導電層２０６が形成される。側方導電層は、デバイス１００の一端から他端に電流を導通させる。図２は、デバイスの断面を示すので、側方導電層２０６を通って電流が流れる方向は、主として断面の平面に垂直な（すなわち紙面から出る）方向である。側方導電層２０６は、電流の流れを促進させるために、高い導電性および十分な厚さを有すべきである。図２は、Ａｕを含む側方導電層２０６を示すが、高導電性を有する任意の材料を、隣接する材料を考慮して使用することができる。側方導電層２０６は、図では、４００ｎｍの厚さを有しているが、一般に１００〜２０００ｎｍの範囲内で、他の厚さを使用することができる。
【００２９】
側方導電層２０６上に、保護層２０８が形成される。保護層２０８は、側方導電層２０６に損傷を与える恐れのあるプロセスからそれを遮蔽するのに必要な場合がある。いくつかの実施形態では、デバイスは、腐食性プロセスまたはその他の形で損傷を与えるプロセスで処理される。例えば、デバイスを、乾式エッチングプロセスを使用して処理することができる。保護層２０８は、側方導電層２０６を遮蔽するために使用することができる。例えばニッケルなどの材料が、この目的に適している。イオン衝撃プロセスおよび他の処理プロセスに耐性がある他の材料も、使用することができる。保護層２０８は、図２では、３０ｎｍの厚さを有するように示されているが、一般に１０〜１００ｎｍの範囲内で、他の厚さを使用することもできる。
【００３０】
ゲート１１４が、図２では、乱平面構造（split-level structure）を有するように示されている。ゲート１１４の中央領域２１０が障壁層１０６に接触し、中央領域の両側の外側領域２１２が、スペーサ層上に配設される。この特定の実施形態の構造は、外側領域２１２が、フィールドプレート構造として機能することができるようなものである。フィールドプレートについては、以下により詳細に説明する。
【００３１】
上述したゲートコンタクトの構造および組成は、さまざまなデバイスにおいて、さまざまな目的に使用することができる。例えば、図３は、本発明によるトランジスタデバイス３００の一実施形態を示す。デバイス３００は、デバイス１００と類似の構造を有し、ソース電極１１０、ドレイン電極１１２、活性領域１０４、障壁層１０６、複数の半導体層１０８、および基板１０２を含む、上述したいくつかの共通要素を共通に使う。１つ異なるのが、ゲート３０２の構造である。ゲートは、乱平面構造を有していない。そうではなく、ゲート３０２全体が障壁層１０６上に配設される。この実施形態は、スペーサ層を含まない。その他の点では、デバイス３００はデバイス１００と同様に機能する。ゲート３０２は、ゲート１１４（図２に示す）と同じ層状構造を有し、コンタクト層、拡散障壁、側方導電層、および保護層を備える。
【００３２】
図４は、本発明によるＦＥＴデバイス４００の一実施形態を示す。デバイス４００は、トランジスタデバイス１００に類似しており、基板１０２、活性領域１０４、障壁層１０６、複数の半導体層１０８、ソース電極１１０、ドレイン電極１１２、およびゲート電極１１４を含む、上述されたものと同じフィーチャを多く備える。この特定の実施形態は、第１のスペーサ層４０２および第２のスペーサ層４０４、ならびにフィールドプレート４０６を含む。エピタキシャル層が成長された後、障壁層１０６の上面に、第１の絶縁スペーサ層４０２が施される。スペーサ層４０２は、ＳｉＮまたは上述の他の適切な非導電性材料を含むことができる。次いで、第１のスペーサ層４０２内に、ゲート１１４用の開口がエッチングされ、次いでゲート１１４が堆積される。次いで、例えばＳｉＮまたは別の適切な材料を含む第２の絶縁スペーサ層４０４が堆積され、ゲート１１４、および第１のスペーサ層４０２の表面の少なくとも一部分を覆う。次いで、第２のスペーサ層４０４上に、フィールドプレート４０６が堆積される。フィールドプレート４０６の典型的な組成は、Ｎｉ／Ａｕ／Ｎｉであるが、他の材料を使用することもできる。フィールドプレート４０６を、ソース電極１１０またはゲート電極１１４に接続することができる。上述したように、フィールドプレート４０６は、デバイス内の電界集中を低減させるように動作し、デバイスの性能および動作寿命を向上させる。
【００３３】
図５は、本発明によるＦＥＴデバイス５００の別の実施形態を示す。デバイス５００は、デバイス４００と同様に機能し、基板１０２、活性領域１０４、障壁層１０６、複数の半導体層１０８、ソース電極１１０、ドレイン電極１１２、ゲート電極１１４、第１のスペーサ層４０２および第２のスペーサ層４０４、ならびにフィールドプレート４０６を含む、上述したいくつかの共通要素を共通に使う。この特定の実施形態は、追加のスペーサ層５０２およびフィールドプレート５０４を含む。フィールドプレート５０４は、デバイス５００内部の特定の箇所の電界をさらに低減させる働きをする。図５では、スペーサ層５０２およびフィールドプレート５０４が任意選択であることを示すために、それらの要素は破線要素として示されている。実際には、追加のスペーサ層／フィールドプレート対を、必要に応じて含むことができる。追加のフィールドプレートはそれぞれ、追加のスペーサ層によって、その前のフィールドプレートから分離することができる。
【００３４】
図６は、本発明によるＦＥＴデバイス６００の一実施形態の上側面図を示す。フィールドプレート６０２を、ソース電極１１０またはゲート１１４に電気的に接続することができる。図６は、フィールドプレート６０２がソース電極１１０に接続された、本発明による一実施形態を示し、２つの代替接続構造を示す。スペーサ層６１２上に、フィールドプレート６０２とソース電極１１０との間に延びるように、第１の導電性バス６０４を形成することができる。さまざまな本数のバスを使用することができるが、使用されるバスが多くなるほど、バスによって導入され得る望ましくない容量が大きくなる。バス６０４は、ＦＥＴ活性領域をできるだけ少なく覆いながら、電流がソース電極１１０とフィールドプレート６０２との間で効果的に分散するように、十分な本数を有すべきである。バス６０４の適切な本数は、図６に示すように３本とすることができる。
【００３５】
フィールドプレート６０２は、ＦＥＴ６００の活性領域の外側を通ってソース電極１１０に接続される導電性経路６０６を介して、ソース電極１１０に電気的に接続することもできる。図６に示すように、経路６０６は、ゲートコンタクト６０８とは反対側の縁部で、ＦＥＴ６００の活性エリアの外側を通る。本発明による諸代替実施形態では、導電性経路は、ゲートコンタクト６０８側で、ＦＥＴの活性エリアの外側を通ることができ、またはＦＥＴ６００は、ＦＥＴ６００の片側または両側を通る２つ以上の導電性経路を含むことができる。一実施形態では、導電性経路６０４、６０６を、ソース電極１１０と同じ材料で製作することができ、他の実施形態では、それらを異なる材料で製作することができ、またソース電極１１０を形成した後に、製作プロセス中の別のステップで形成することができる。
【００３６】
フィールドプレート６０２は、さまざまな方法によって、ゲート１１４に電気的に接続することもでき、２つの適切な方法が本明細書に記載される。第１に、フィールドプレートをゲート１１４に、ＦＥＴ６００の活性領域の外側でフィールドプレート６０２とゲート１１４との間を通る第２の導電性経路６１０によって接続することができる。導電性経路６１０は、ゲートコンタクト６０８に、またはゲートコンタクト６０８の反対側にあるゲート１１４の一部分など、ＦＥＴ活性領域の外側にあるゲート１１４の一部分に接続することができる。あるいは、フィールドプレート６０２とゲート１１４を接続するために、２つ以上の導電性経路を使用することもできる。
【００３７】
これに代わる接続構造が、導電性ビア（conductive via）（図示せず）の形をとる導電性経路を備え、導電性ビアは、第１のフィールドプレート６０２からスペーサ層６１２を貫通して通りゲート１１４まで形成することができる。ビアは、ゲート１１４と第１のフィールドプレート６０２との間の電気接続をもたらし、ビアを、まずスペーサ層６１２内に穴をエッチングなどにより形成し、次いでその穴を、別のステップにおいてまたはフィールドプレート６０２の形成中に、導電性材料で埋めることによって形成することができる。ビアは、ゲート１１４からフィールドプレート６０２への効果的な電流分散をもたらすために、フィールドプレート６０２の下方に周期的に配置することができる。
【００３８】
図７は、ＮｉＣｒ（８０−２０重量％）をコンタクト層として有するトランジスタデバイス、およびＮｉなどの典型的なコンタクト層材料を有するトランジスタデバイスの劣化を実験テストした結果を詳示するグラフを示す。グラフは、これらのデバイスのｄＢｍ単位の電力出力（Ｐｏｕｔ）と、時間単位の時間との関係をプロットしたものである。両デバイスに２８Ｖでバイアスをかけて加熱することにより、１００時間近くの間、約３５０℃の推定接合部温度が生じた。指定条件下でデバイスにストレスをかけた後、グラフは、ＮｉＣｒコンタクト層を有するデバイスに、約０．２５ｄＢｍの電力出力の降下があったことを示している。Ｎｉコンタクト層を有するデバイスには、ストレスをかけた後に、１ｄＢｍを上回る電力出力の降下があった。
【００３９】
図８は、ＮｉＣｒ（８０−２０重量％）をコンタクト層として有するトランジスタデバイスの経時的劣化を実験テストした結果もたらされる、実験的データのグラフである。デバイスは、長さ０．６μｍ、幅２４６μｍの概略寸法を有していた。グラフは、ｄＢｍ単位の電力出力（Ｐｏｕｔ）と、時間単位の時間との関係をプロットしたものである。デバイスに、約２８Ｖのドレイン電圧でバイアスをかけて、加熱した。ベースプレート温度は約３１０℃であり、その結果、３４０℃に近い接合部温度が生じた。デバイスを、Ｐｏｕｔを２分ごとにサンプリングした状態で、１２０時間加熱した。このテストは、４ＧＨｚで実施され、圧縮レベルは３ｄＢであった。データは、指定条件下で１２０時間ストレスがかけられた後、デバイスに０．５ｄＢｍ未満のＰｏｕｔの降下があったことを示す。
【００４０】
以上、本発明を、そのいくつかの好ましい構成に即して詳細に説明してきたが、他のバージョンも可能である。したがって、本発明の趣旨および範囲は、上述のバージョンに限定されるものではない。
【図面の簡単な説明】
【００４１】
【図１】本発明によるトランジスタデバイスの一実施形態の断面図である。
【図２】本発明によるトランジスタデバイスのゲートの一実施形態の断面図である。
【図３】本発明によるトランジスタデバイスの一実施形態の断面図である。
【図４】本発明によるＦＥＴの一実施形態の断面図である。
【図５】本発明によるＦＥＴの一実施形態の断面図である。
【図６】本発明によるトランジスタデバイスの上側面の平面図である。
【図７】２つの異なるゲート材料に関する、電力出力対時間のグラフである。
【図８】ＮｉＣｒコンタクト部分を備えたゲート電極を有するトランジスタデバイスに関する、電力出力対時間のグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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