(57)【特許請求の範囲】
【請求項１】
第１の所定電位が印加される第１の端子と第２の所定電位が印加される第２の端子との間に接続され、第１の入力信号を第１の所定電位または第２の所定電位に変換して相補出力する第１の変換回路と、
第５の所定電位が印加される第５の端子と第６の所定電位が印加される第６の端子との間に接続され、前記第１の変換回路の相補出力を第５の所定電位または第６の所定電位に変換して相補出力する第３の変換回路と、
第３の所定電位が印加される第３の端子と第４の所定電位が印加される第４の端子との間に接続され、前記第３の変換回路の出力に応じた第２の入力信号を第３の所定電位または第４の所定電位に変換して出力する第２の変換回路と、
から構成され、
前記第５の所定電位は前記第１の所定電位以上であり前記第３の所定電位よりも低く、前記第６の所定電位は前記第２の所定電位より高く前記第４の所定電位以下であることを特徴とするレベル変換回路。
【請求項２】
請求項１記載のレベル変換回路において、前記第３の変換回路は、前記第１の変換回路の出力を反転して出力する第１のインバータ回路と、前記第１のインバータ回路の出力を反転して出力する第２のインバータ回路とを含み、前記第１のインバータ回路の出力と前記第２のインバータ回路の出力が前記第２の入力信号として前記第２の変換回路に供給されることを特徴とするレベル変換回路。
【請求項３】
請求項１記載のレベル変換回路において、前記第５の所定電位は前記第１の所定電位より高く、前記第４の所定電位は前記第６の所定電位より高いことを特徴とするレベル変換回路。
【請求項４】
請求項１記載のレベル変換回路において、前記第５の所定電位と前記第１の所定電位は等しく、前記第４の所定電位と前記第６の所定電位は等しいことを特徴とするレベル変換回路。
【請求項５】
第１の電源電圧端子と中間ノードとの間に接続され、請求項１乃至４のいずれかに記載されたレベル変換回路の前記第２の変換回路の出力によって駆動される第１のＰＭＯＳトランジスタと、
前記中間ノードと出力端子との間に接続された第２のＰＭＯＳトランジスタとを含むことを特徴とする高電圧ドライバ回路。
【請求項６】
請求項５記載の高電圧ドライバ回路において、さらに、
第２の電源電圧端子と、前記中間ノードとの間に接続される第１のＮＭＯＳトランジスタとを含むことを特徴とする高電圧ドライバ回路。
【請求項７】
請求項５又は６に記載の高電圧ドライバ回路によってソース線が駆動され、前記ソース線に接続された不揮発性メモリトランジスタを含むことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７記載の不揮発性半導体記憶装置において、前記不揮発性メモリトランジスタはＮＭＯＳトランジスタのサイドスペーサに電荷を蓄積することによってしきい値電圧を変化させてデータを記憶することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、標準ＣＭＯＳプロセスで実現できる電気的に書き込み可能な不揮発性半導体記憶装置における高電圧ドライバ回路及び本高電圧ドライバ回路で使用するレベル変換回路に関するものである。
【背景技術】
【０００２】
内蔵ＳＲＡＭの容量の増大に伴うリダンダンシ（冗長化）の必要性、ＬＣＤドライバ等のボード実装後に個別のチューニングを実施する必要性、個人識別情報（ＩＤコード、暗号解読用キー、ＩＣカードの番号等）の多様な用途拡大に伴う低コストのヒューズの必要性が高まってきている。
【０００３】
従来、標準ＣＭＯＳプロセスで形成可能なヒューズ素子として、ポリシリコンや配線メタル層をレーザや電流で溶断するもの、絶縁ゲート膜等を電圧で破壊するものなどがあった。しかし、このような溶断や絶縁破壊等によるものでは一度しかプログラムできないため上述の用途には適さない。
【０００４】
一方、標準ＣＭＯＳプロセスで形成できる電気的に書き込み・消去が可能な不揮発性素子としては、米国特許７２２１５９６号公報（特許文献１）に開示されているフローティングゲート型、あるいは特開２００８−０４７２７４号公報（特許文献２）に開示されているサイドスペーサ型などが挙げられる。
【０００５】
フローティングゲート型においては、ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネリング現象を用いた書き込み及び消去、サイドスペーサ型においては、ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入現象を用いた書き込み、ＡＨＨ（Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｈａｌｌ）注入現象を用いた消去を特徴とする。
【０００６】
どちらの場合においても、書き込み及び消去動作に電源電圧以上の高電圧が必要となり、標準ＣＭＯＳプロセスで形成されたトランジスタを用いた回路で、その高電圧を発生し、メモリセルまでハンドリングする必要がある。高電圧をハンドリングする上でトランジスタに印加される電圧を緩和することが必要になってくるが、その方法として特開昭６１−１７２４３５号公報（特許文献３）に示すようなＮＯＥＭＩ（Ｎｏｒｍａｌｌｙ−Ｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ  ＭＯＳＦＥＴ  Ｉｎｓｅｒｔｉｏｎ）構成が考えられる。
【０００７】
【特許文献１】米国特許７２２１５９６号公報
【特許文献２】特開２００８−０４７２７４号公報
【特許文献３】特開昭６１−１７２４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献２で示されるサイドスペーサ型のメモリセルの例を図１に示す。メモリセルの中で不揮発性データを保持する役割を担うのが、ＮＭＯＳトランジスタのＭＴ、ＭＢである。ＭＴ、ＭＢの各々のＳＬ側サイドスペーサ部に電荷を蓄積することで、しきい値電圧を変化させる。ＭＴ、ＭＢは相補型の構成をなしており、相互のしきい値電圧の差に基づきデータが確定される。確定されたデータは、ＭＴ、ＭＢ、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるラッチに格納され、インバータＩＮＶ１によって外部に出力される。
【０００９】
図２に各動作条件をまとめる。書き込み動作にはＣＨＥ注入現象を用いている。書き込みデータに応じて、ＭＴあるいはＭＢのどちらか一方のＳＬ側サイドスペーサ部にＣＨＥ注入現象で電子を蓄積させることで、しきい値電圧を上昇させる。例えば、データ“０”を書く時は、ＭＢ側よりもＭＴ側のしきい値電圧を高くし、データ“１”の場合はその逆とする。書き込み電圧ＶＰＰ＿Ｐは約６Ｖ程度であり、この高電圧がメモリセルのＳＬ、ＶＰＭ、ＶＰＳＴ、ＶＰＳＢ、ＰＲＥ信号に印加されることとなる。
【００１０】
一方、消去動作にはＡＨＨ注入現象を用いている。ＭＴ及びＭＢの両方のＳＬ側サイドスペーサ部にＡＨＨ注入現象で正孔を蓄積し、書き込み動作で注入された電子を中和することで、しきい値電圧を低下させる。消去電圧ＶＰＰ＿Ｅは約９Ｖ程度であり、この高電圧がメモリセルのＳＬ信号に印加されることとなる。リストア動作はＭＴ、ＭＢのしきい値電圧差に応じて決まる情報を、ＭＴ、ＭＢ、ＭＰ１及びＭＰ２の４つのトランジスタで構成されるラッチに格納する動作である。
【００１１】
図３は上記メモリセルをマトリックス状に配置したメモリアレイを制御するための周辺回路も含めたブロック構成を示す。本メモリアレイ構成においては、ワード線ＷＬを制御するためのワード線ドライバ、ビット線ＢＬＴ、ＢＬＢを制御するためのカラム制御ドライバ及びライトドライバはロジック信号レベルで制御できるので、標準ＣＭＯＳプロセスにおけるロジックトランジスタで形成可能である。
【００１２】
一方、ＶＰＭ、ＶＰＳＴ、ＶＰＳＢ、ＰＲＥ、ＳＬ信号は書き込み及び消去時に電源電圧以上の高電圧を必要とするので、その高電圧を発生する手段、並びに、発生した高電圧をメモリアレイまでハンドリングする手段が必要となってくる。ＶＰＭ、ＶＰＳＴ、ＶＰＳＢ、ＰＲＥ信号については、書き込み時に約６Ｖを必要とするが、この電圧範囲内であれば、標準ＣＭＯＳプロセスで使用するＩ／Ｏ用トランジスタ（ゲート酸化膜厚：約７ｎｍ）でハンドリング可能である。ただし、ＳＬ信号は消去時に約９Ｖを必要とするため、回路的な工夫が必要となってくる。
【００１３】
図４は特許文献３を参考にして本発明者が本発明に至る際に設計したＮＯＥＭＩ構成の高電圧ドライバ回路を示す。ＰＭＯＳトランジスタＭＰ１を介してＶＰＰを出力する経路と、互いに直列接続されたＮＭＯＳトランジスタＭＮ１、ＭＮ２を介してＧＮＤレベルにリセットする経路がある。ここで、ＭＮ１がＮＯＥＭＩの役割を果たすことになる。ＭＰ１のゲート電位ＶＧ＿Ｐ１はレベル変換回路によって制御され、０Ｖ／ＶＣＣのロジック信号レベルを０Ｖ／ＶＰＰに変換することで、ＭＰ１をＯＮ／ＯＦＦ制御する。
【００１４】
図５Ａ及び図５Ｂは高電圧ドライバにおける消去時の電圧印加条件を示す。図５Ａは選択ＳＬに９Ｖを印加する場合を示す。ＭＮ１のゲート電位ＶＧ＿Ｎ１は５Ｖ、ＭＮ２のゲート電位ＶＧ＿Ｎ２は０Ｖに設定している。ＭＮ２はＯＦＦしており、直列接続されたＭＮ１とＭＮ２の中間ノードＮＢはＭＮ１のソースフォロワで約４Ｖ程度に電位が決まる。ただし、この状態ではＭＮ１はハイインピーダンス状態であり、もしノードＮＢが４Ｖよりも高くなるようなノイズがのった場合には、ＭＮ１はＯＦＦし、ＭＮ２のソース・ドレイン間及びゲート・ドレイン間に電界ストレスが印加される危険性がある。一方でＶＰＰ（＝９Ｖ）をＭＰ１を介して出力する時に、ＭＰ１のゲート電位ＶＧ＿Ｐ１は０Ｖに設定しており、この電圧条件においては、ＭＰ１に９Ｖのゲート電界ストレスが印加される。
【００１５】
図５Ｂは非選択ＳＬに０Ｖを印加する場合を示す。ＭＮ１のゲート電位ＶＧ＿Ｎ１は５Ｖ、ＭＮ２のゲート電位ＶＧ＿Ｎ２はＶＣＣに設定することで、ＭＮ１、ＭＮ２をＯＮさせて出力０Ｖとしている。この時、ＭＰ１のゲート電位ＶＧ＿Ｐ１はＶＰＰ（＝９Ｖ）に設定しており、ＭＰ１はＯＦＦしている。この電圧条件においては、ＭＰ１に９Ｖのソース・ドレイン間電界ストレスが印加される。
【００１６】
図５Ａ及び図５Ｂに示すように、ＮＯＥＭＩ構成では、９Ｖをハンドリングする時に、ＰＭＯＳトランジスタに９Ｖのゲート電界ストレス及びソース・ドレイン間電界ストレスが印加される問題がある。また、ＮＯＥＭＩ構成で直列接続されたＮＭＯＳの中間ノードがフローティングになる場合に電界ストレスの懸念が残る。このような電界ストレスは標準ＣＭＯＳロジックプロセスで使用するＩ／Ｏ用トランジスタの規格を超えた電圧範囲であり、回路動作上好ましくない。
【００１７】
本発明は、上記した電界ストレスの問題を解決する高電圧ドライバ回路及びレベル変換回路、さらにこれらを用いた好適な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、本発明においては、第１の所定電位が印加される第１の端子と第２の所定電位が印加される第２の端子との間に接続され、第１の入力信号を第１の所定電位または第２の所定電位に変換して出力する第１の変換回路と、第３の所定電位が印加される第３の端子と第４の所定電位が印加される第４の端子との間に接続され、第１の変換回路の出力に応じた第２の入力信号を第３所定電位または第４の所定電位に変換して出力する第２の変換回路と、から構成されるレベル変換回路が提供される。
【００１９】
本発明のレベル変換回路においては、さらに、第１の端子と第４の端子との間に接続され第１の変換回路の出力を第２の入力信号として反転出力する反転回路を含んでもよい。
【００２０】
本発明のレベル変換回路においては、第１の変換回路の出力は相補出力であり、反転回路は、相補出力をそれぞれ反転する少なくとも２つのインバータ回路を含んでもよい。
【００２１】
本発明のレベル変換回路においては、反転回路は、第１の変換回路の出力を反転して出力する第１のインバータ回路と、第１のインバータ回路の出力を反転して出力する第２のインバータ回路とを含み、第１のインバータ回路の出力と第２のインバータ回路の出力が第２の入力信号として第２の変換回路に供給されてもよい。
【００２２】
本発明のレベル変換回路においては、さらに、第１の端子と第４の端子との間に接続され、第１の変換回路の出力を第１の所定電位または第４の所定電位に変換して第２の入力信号として出力する第３の変換回路を含んでもよい。
【００２３】
本発明のレベル変換回路においては、さらに、第５の所定電位が印加される第５の端子と第６の所定電位が印加される第６の端子との間に接続され、第１の変換回路の出力を第５の所定電位または第６の所定電位に変換して第２の入力信号として出力する第３の変換回路を含んでもよい。
【００２４】
本発明のレベル変換回路においては、第５の所定電位は第１の所定電位より高く第３の所定電位よりも低く、第６の所定電位は第２の所定電位より高く第４の所定電位よりも低いことが望ましい。
【００２５】
本発明のレベル変換回路においては、第１の入力信号は第１入力信号電位と第２の入力信号電位とをとり、第１の入力信号電位と第２の入力信号電位の何れもが第１の所定電位及び第２の所定電位よりも低いことが望ましい。
【００２６】
本発明のレベル変換回路において、第１の所定電位と第２の所定電位の何れもが第３の所定電位及び第４の所定電位よりも低くてもよい。
【００２７】
さらに、上記目的を達成するために、本発明では、第１の電源電圧端子と中間ノードとの間に接続され、上記した本発明のレベル変換回路の第２の変換回路の出力によって駆動される第１のＰＭＯＳトランジスタと、中間ノードと出力端子との間に接続された第２のＰＭＯＳトランジスタとを含むことを特徴とする高電圧ドライバ回路を提供される。
【００２８】
本発明の高電圧ドライバ回路においては、さらに、第２の電源電圧端子と、中間ノードとの間に接続される第１のＮＭＯＳトランジスタとを含んでもよい。
【００２９】
さらに、上記目的を達成するために、本発明では、上記した本発明の高電圧ドライバ回路によってソース線が駆動され、ソース線に接続された不揮発性メモリトランジスタを含むことを特徴とする不揮発性半導体記憶装置が提供される。
【００３０】
本発明の不揮発性半導体記憶装置においては、不揮発性メモリトランジスタはＮＭＯＳトランジスタのサイドスペーサに電荷を蓄積することによってしきい値電圧を変化させてデータを記憶してもよい。
【００３１】
以上の発明の代表的な構成は図６に記載したとおりである。すなわち、ＶＰＰを出力するための経路となるＰＭＯＳ側にもＮＯＥＭＩ構成を採用する。直列接続されたＰＭＯＳトランジスタＭＰ１、ＭＰ２のうち、ＭＰ２がＮＯＥＭＩの役割を果たす。ＭＰ２のゲート電位ＶＧ＿Ｐ２は０Ｖより高い電圧を印加することで、ＭＰ２の電界ストレスを緩和する。ＭＰ１のゲート電位ＶＧ＿Ｐ１は０Ｖ／ＶＰＰではなく、ＶＰ（＞０Ｖ）／ＶＰＰで制御することで、ＭＰ１の電界ストレスを緩和する。直列接続されたＭＰ１、ＭＰ２の中間ノードＮＡがフローティングになるのを防ぐために、ノードＮＡに電位を供給するためのＮＭＯＳトランジスタＭＮ３を追加している。また、直列接続されたＮＭＯＳトランジスタＭＮ１、ＭＮ２の中間ノードＮＢがフローティングになるのを防ぐために、ノードＮＢに電位を供給するためのＰＭＯＳトランジスタＭＰ３を追加している。
【００３２】
ＭＰ１のゲート電位ＶＧ＿Ｐ１を制御するためのレベル変換回路は、０Ｖ／ＶＣＣのロジック信号レベルをＶＰ（＞０Ｖ）／ＶＰＰに変換する必要がある。通常の１段構成のＣＶＳＬ回路においては、レベル変換はできるものの、電界ストレス緩和はできない。そこで、本発明においては、図８〜図１０、図１３及び図１６に記載したとおり、複数段のレベル変換回路を接続した構成とすることで、電圧を徐々に変化させ、トランジスタへの電界ストレスを緩和していることを特徴とする。
【発明の効果】
【００３３】
本発明の代表的な効果は、標準ＣＭＯＳロジックプロセスで形成されたトランジスタにおいて、通常の電界ストレス規格以上の高電圧をハンドリングすることが可能となり、標準ＣＭＯＳプロセスの不揮発性メモリを実現できることにある。
【発明を実施するための最良の形態】
【００３４】
図６に本発明における高電圧ドライバ回路を示す。互いに直列接続されたＰＭＯＳトランジスタＭＰ１、ＭＰ２を介してＶＰＰを出力する経路と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を介してＧＮＤレベルにリセットする経路がある。ＮＭＯＳトランジスタＭＮ３はＭＰ１とＭＰ２の中間ノードＮＡにＶＳ＿Ｎ３（＞０Ｖ）を供給するスイッチの役割をする。ＰＭＯＳトランジスタＭＰ３はＭＮ１とＭＮ２の中間ノードＮＢにＶＳ＿Ｐ３（＞０Ｖ）を供給するスイッチの役割をする。
【００３５】
図７Ａ及び図７Ｂは高電圧ドライバにおける消去時の電圧印加条件を示す。
【００３６】
図７Ａは選択ＳＬに９Ｖを印加する場合を示す。ＭＮ１のゲート電位ＶＧ＿Ｎ１は４．５Ｖ、ＭＮ２のゲート電位ＶＧ＿Ｎ２は０Ｖに設定している。直列接続されたＭＮ１とＭＮ２の中間ノードＮＢはＭＰ３によって４．５Ｖに充電しており、ＭＮ１、ＭＮ２共にＯＦＦしている。ＶＰＰ（＝９Ｖ）をＭＰ１、ＭＰ２を介して出力する時に、ＭＰ１、ＭＰ２のゲート電位ＶＧ＿Ｐ１、ＶＧ＿Ｐ２は４．５Ｖに設定しており、この電圧条件においては、ＭＰ１、ＭＰ２のゲート電界ストレスを４．５Ｖにまで低減している。ＭＰ１、ＭＰ２の中間ノードＮＡに電圧を供給するためのＭＮ３はゲート電位ＶＮ＿Ｎ３を４．５Ｖに設定してＯＦＦしている。
【００３７】
図７Ｂは非選択ＳＬに０Ｖを印加する場合を示す。ＭＮ１のゲート電位ＶＧ＿Ｎ１は４．５Ｖ、ＭＮ２のゲート電位ＶＧ＿Ｎ２はＶＣＣに設定することで、ＭＮ１、ＭＮ２をＯＮさせて出力０Ｖとしている。ＭＮ１、ＭＮ２の中間ノードＮＢに電圧を供給するためのＭＰ３はゲート電位ＶＧ＿Ｐ３を４．５Ｖに設定してＯＦＦしている。ＭＰ１はゲート電位ＶＧ＿Ｐ１をＶＰＰ（＝９Ｖ）に設定してＯＦＦしている。ＭＰ１、ＭＰ２の中間ノードＮＡはＭＮ３によって４．５Ｖに充電されており、ゲート電位ＶＧ＿Ｐ２を４．５Ｖに設定しているＭＰ２もＯＦＦしている。
【００３８】
このように本発明の高電圧ドライバ回路においては、各トランジスタの任意の２端子間の電圧差をＶＰＰより低減できるメリットを有する。図７Ａ及び図７Ｂに示す例においては、各トランジスタの任意の２端子間の電圧差を４．５Ｖ以下に設定できている。本効果を得るためにＭＰ１のゲート電位ＶＧ＿Ｐ１をＶＰ（＞０Ｖ）／ＶＰＰ  の範囲で変化させる必要がある。よって、０Ｖ／ＶＣＣの入力レベルをＶＰ（＞０Ｖ）／ＶＰＰに変換するためのレベル変換回路が必要となってくる。なお，上記例においては、ＭＮ３のゲートをＶＰ（＞０Ｖ）／ＶＰＰの範囲で変化する信号で駆動しているが、これと異なった範囲で変化する信号で駆動してもかまわない。
【実施例１】
【００３９】
図８に本発明における高電圧ドライバ回路で使用するレベル変換回路の実施例１を示す。合計３段の構成であり奇数段ステージは通常のＣＶＳＬ回路、偶数段ステージはＩＮＶＥＲＴＥＲ回路である。各ステージの電源は図８に示すように交互接続される。
【００４０】
各ステージの電圧関係を図１１、電圧印加タイミングを図１２に示す。０Ｖ／ＶＣＣの入力レベルをステージ１のＣＶＳＬ回路によって、０Ｖ／ＶＰＵ１２（＝５．２５Ｖ）にレベル変換する。ステージ２のＩＮＶＥＲＴＥＲ回路ではＶＰＬ２３（＝３．７５Ｖ）／ＶＰＵ１２（＝５．２５Ｖ）にレベル変換され、ステージ３のＣＶＳＬ回路でＶＰＬ２３（＝３．７５Ｖ）／ＶＰＰ（＝９Ｖ）にレベル変換される。このように、本発明における実施例１のレベル変換回路においては、０Ｖ／ＶＣＣの入力レベルを最終的にＶＰＬ２３（＝３．７５Ｖ）／ＶＰＰ（＝９Ｖ）にレベル変換可能である。
【００４１】
また、各ステージにおいて、トランジスタの任意の２端子間の電圧差を５．２５Ｖ以下に設定可能であり、電界ストレスを緩和している。ここで、各電源の取り得る値としては
ＶＰＰ  ＞  ＶＰＵ１２  ＞  ＶＰＬ２３  ＞  ＧＮＤ
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。ここで、ＶＰＵ１２とＶＰＬ２３の関係は、ステージ２のＩＮＶＥＲＴＥＲ回路が動作する電圧範囲で決まり、図１１の例ではＶＰＵ１２−ＶＰＬ２３＝１．５Ｖとしている。電圧印加タイミングにおいては、図１２Ａに示すように、各電源を立ち上げる前に入力信号ＩＮを変化させる方法と、図１２Ｂに示すように、各電源を立ち上げた後に入力信号ＩＮを変化させる方法がある。
【実施例２】
【００４２】
図９にレベル変換回路の実施例２を示す。実施例１との違いは偶数段ステージのＩＮＶＥＲＴＥＲ回路の接続方法のみである。実施例１においては、ＭＰ４、ＭＮ４で形成されるＩＮＶＥＲＴＥＲ回路の入力はステージ１のＣＶＳＬ回路の出力を使用しているが、実施例２においては、ＭＰ３、ＭＮ３で形成されるＩＮＶＥＲＴＥＲ回路の出力を使用している。
【実施例３】
【００４３】
図１０にレベル変換回路の実施例３を示す。実施例１との違いは偶数段ステージのＩＮＶＥＲＴＥＲ回路をＣＶＳＬ回路に変更している点である。これにより全ステージをＣＶＳＬ回路で実現している。
【００４４】
図８〜１０に示す実施例１〜３のレベル変換回路は３段構成であり、０Ｖ／ＶＣＣの入力レベルを最終的にＶＰＬ２３（＝３．７５Ｖ）／ＶＰＰ（＝９Ｖ）にレベル変換可能であり、各ステージにおいてトランジスタの任意の２端子間の電圧差を５．２５Ｖ以下に設定可能である。
【００４５】
本実施例では３段構成を例として挙げているが、奇数段である限りにおいては５段以上の構成でもよい。総段数をＮ（Ｎは３以上の奇数）とした場合のレベル変換回路内のトランジスタの任意の２端子間の最大電圧差は以下の式で求められる。
Ｖｄｓ＿ｍａｘ  ＝  （２ＶＰＰ  ＋  （Ｎ  -  １）Ｖｏｄ）  ／  （Ｎ  ＋  １）  
Ｖｇ＿ｍａｘ  ＝  （２ＶＰＰ  ＋  （Ｎ  -  １）Ｖｏｄ）  ／  （Ｎ  ＋  １）
Ｖｄｓ＿ｍａｘ：  ソース・ドレイン間最大電圧差
Ｖｇ＿ｍａｘ：  ゲート・ソース間／ゲート・ドレイン間最大電圧差
ＶＰＰ：  出力電圧
Ｖｏｄ：  ＶＰＵｋ，ｋ＋１  -  ＶＰＬｋ＋１，ｋ＋２
【００４６】
例えば、ＶＰＰ＝９Ｖ、Ｖｏｄ＝１．５Ｖとすると、実施例１〜３の３段構成においては、Ｖｄｓ＿ｍａｘ  ＝  Ｖｇ＿ｍａｘ  ＝  ５．２５Ｖであり、５段構成においては、Ｖｄｓ＿ｍａｘ  ＝  Ｖｇ＿ｍａｘ  ＝  ４Ｖとなる。このように、レベル変換回路の段数を増やすことで、トランジスタに印加される電界ストレスを緩和することが可能となる。
また、５段構成において、ＶＰＰ＝９Ｖ、Ｖｏｄ＝２．２５Ｖとすると、Ｖｄｓ＿ｍａｘ  ＝  Ｖｇ＿ｍａｘ  ＝  ４．５Ｖとなり、Ｖｏｄ電圧が低いほど電界ストレスを緩和できることを意味する。
【実施例４】
【００４７】
図１３は本発明における高電圧ドライバ回路で使用するレベル変換回路の実施例４を示す。合計３段の構成であり、全ステージに通常のＣＶＳＬ回路を適用している。各ステージの電源は図１３に示すように独立に設定される。
【００４８】
各ステージの電圧関係を図１４、電圧印加タイミングを図１５に示す。０Ｖ／ＶＣＣの入力レベルをステージ１のＣＶＳＬ回路によって、０Ｖ／ＶＰＵ１（＝４Ｖ）にレベル変換する。ステージ２のＣＶＳＬ回路ではＶＰＬ２（＝２．５Ｖ）／ＶＰＵ２（＝６．５Ｖ）にレベル変換され、ステージ３のＣＶＳＬ回路でＶＰＬ３（＝５Ｖ）／ＶＰＰ（＝９Ｖ）にレベル変換される。
【００４９】
このように、本発明における実施例４のレベル変換回路においては、０Ｖ／ＶＣＣの入力レベルを最終的にＶＰＬ３（＝５Ｖ）／ＶＰＰ（＝９Ｖ）にレベル変換可能である。また、各ステージにおいて、トランジスタの任意のソース・ドレイン間電圧差を４Ｖ以下、ゲート・ソース間／ゲート・ドレイン間電圧差を６．５Ｖ以下に設定可能であり、電界ストレスを緩和している。ここで、各電源の取り得る値としては
ＶＰＰ  ＞  ＶＰＵ２  ＞  ＶＰＵ１
ＶＰＬ３  ＞  ＶＰＬ２  ＞  ＧＮＤ
ＶＰＵ２  ＞  ＶＰＬ３、  ＶＰＵ１  ＞  ＶＰＬ２
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。
【００５０】
ここで、ＶＰＵ２とＶＰＬ３の関係及びＶＰＵ１とＶＰＬ２の関係は、ステージ２及び３のＣＶＳＬ回路が動作する電圧範囲で決まり、図１４の例ではＶＰＵ２  −  ＶＰＬ３  ＝  ＶＰＵ１  -  ＶＰＬ２  ＝  １．５Ｖとしている。実施例１〜３と比較して、電源数が増加し、ゲート電界ストレスが大きくなるデメリットがあるが、ソース・ドレイン間電界ストレスを緩和できるメリットがある。
【００５１】
電圧印加タイミングにおいては、図１５Ａに示すように、各電源を立ち上げる前に入力信号ＩＮを変化させる方法と、図１５Ｂに示すように、各電源を立ち上げた後に入力信号ＩＮを変化させる方法がある。
【００５２】
図１３に示す実施例４のレベル変換回路は３段構成を例として挙げているが、３段以上の構成であれば、奇数、偶数を問わず何段でもよい。総段数をＮ（Ｎは３以上の整数）とした場合のレベル変換回路内のトランジスタの任意の２端子間の最大電圧差は以下の式で求められる。
Ｖｄｓ＿ｍａｘ  ＝  （ＶＰＰ  ＋  （Ｎ  -  １）Ｖｏｄ）  ／  Ｎ  
Ｖｇ＿ｍａｘ  ＝  （２ＶＰＰ  ＋  （Ｎ  -  ２）Ｖｏｄ）  ／  Ｎ
Ｖｄｓ＿ｍａｘ：  ソース・ドレイン間最大電圧差
Ｖｇ＿ｍａｘ：  ゲート・ソース間／ゲート・ドレイン間最大電圧差
ＶＰＰ：  出力電圧
Ｖｏｄ：  ＶＰＵｋ，ｋ＋１  -  ＶＰＬｋ＋１，ｋ＋２
【００５３】
例えば、ＶＰＰ＝９Ｖ、Ｖｏｄ＝１．５Ｖとすると、実施例４の３段構成においては、Ｖｄｓ＿ｍａｘ  ＝  ４Ｖ、Ｖｇ＿ｍａｘ  ＝  ６．５Ｖであり、４段構成においては、Ｖｄｓ＿ｍａｘ  ＝  ３．３７５Ｖ、Ｖｇ＿ｍａｘ  ＝  ５．２５Ｖ、５段構成においては、Ｖｄｓ＿ｍａｘ  ＝  ３Ｖ、Ｖｇ＿ｍａｘ  ＝  ４．５Ｖとなる。このように、レベル変換回路の段数を増やすことで、トランジスタに印加される電界ストレスを緩和することが可能となる。
【００５４】
図１６は本発明における高電圧ドライバ回路で使用するレベル変換回路の実施例５を示す。合計２段の構成であり、全ステージにラッチ型ＣＶＳＬ回路を適用している。図１６に示すように、ラッチ型ＣＶＳＬ回路は、通常のＣＶＳＬ回路を形成しているＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２に加えて、ＮＭＯＳトランジスタＭＮ３、ＭＮ４を追加している。ラッチはＭＰ１、ＭＰ２、ＭＮ３、ＭＮ４で形成される。
【００５５】
各ステージの電源は図１６に示すように独立に設定される。各ステージの電圧関係を図１７、電圧印加タイミングを図１８に示す。０Ｖ／ＶＣＣの入力レベルをステージ１のラッチ型ＣＶＳＬ回路によって、ＶＰＬ１（＝３．７５Ｖ）／ＶＰＵ１（＝５．２５Ｖ）にレベル変換し、ステージ２のラッチ型ＣＶＳＬ回路でＶＰＬ２（＝７．５Ｖ）／ＶＰＰ（＝９Ｖ）にレベル変換される。
【００５６】
このように、本発明における実施例５のレベル変換回路においては、０Ｖ／ＶＣＣの入力レベルを最終的にＶＰＬ２（＝７．５Ｖ）／ＶＰＰ（＝９Ｖ）にレベル変換可能である。また、各ステージにおいて、トランジスタの任意のソース・ドレイン間電圧差を１．５Ｖ以下、ゲート・ソース間／ゲート・ドレイン間電圧差を５．２５Ｖ以下に設定可能であり、電界ストレスを緩和している。ここで、各電源の取り得る値としては
ＶＰＰ  ＞  ＶＰＵ１
ＶＰＬ２  ＞  ＶＰＬ１
の関係があり、この関係を満たす条件においては、上述した電圧値に限定するものではない。
【００５７】
実施例４ではＶＰＵ２とＶＰＬ３の関係及びＶＰＵ１とＶＰＬ２の関係において、ステージ２及び３のＣＶＳＬ回路が動作する電圧範囲内で設定しなければいけないという制約があったが、本実施例においては、図１８に示すように、各電源を立ち上げる前に入力信号ＩＮを変化させることで、ラッチの状態を保持できるので、上記制約は存在しない。実施例１〜３と比較して、ステージ当りのトランジスタ数が増加するデメリットがあるが、ソース・ドレイン間電界ストレス、ゲート電界ストレスを緩和できるメリットがある。
【実施例５】
【００５８】
図１６に示す実施例５のレベル変換回路は２段構成を例として挙げているが、２段以上の構成であれば、奇数、偶数を問わず何段でもよい。総段数をＮ（Ｎは２以上の整数）とした場合のレベル変換回路内のトランジスタの任意の２端子間の最大電圧差は以下の式で求められる。
Ｖｄｓ＿ｍａｘ  ＝  Ｖｏｄ  
Ｖｇ＿ｍａｘ  ＝  （ＶＰＰ  ＋  （Ｎ  -  １）Ｖｏｄ）  ／  Ｎ
Ｖｄｓ＿ｍａｘ：  ソース・ドレイン間最大電圧差
Ｖｇ＿ｍａｘ：  ゲート・ソース間／ゲート・ドレイン間最大電圧差
ＶＰＰ：  出力電圧
Ｖｏｄ：  ＶＰＵｋ，ｋ＋１  -  ＶＰＬｋ＋１，ｋ＋２
（＊）簡単のためにＶＣＣ＝Ｖｏｄとしている。
【００５９】
例えば、ＶＰＰ＝９Ｖ、Ｖｏｄ＝１．５Ｖとすると、実施例５の２段構成においては、Ｖｄｓ＿ｍａｘ  ＝  １．５Ｖ、Ｖｇ＿ｍａｘ  ＝  ５．２５Ｖであり、３段構成においては、Ｖｄｓ＿ｍａｘ  ＝  １．５Ｖ、Ｖｇ＿ｍａｘ  ＝  ４Ｖ、４段構成においては、Ｖｄｓ＿ｍａｘ  ＝  １．５Ｖ、Ｖｇ＿ｍａｘ  ＝  ３．３７５Ｖとなる。このように、レベル変換回路の段数を増やすことで、トランジスタに印加される電界ストレスを緩和することが可能となる。
【００６０】
図１９、図２０に実施例１〜５のレベル変換回路におけるＶｄｓ＿ｍａｘ、Ｖｇ＿ｍａｘの段数Ｎ依存性を示す。本グラフは前述した各数式に基づいてプロットしたものである。各実施例においてメリット、デメリットはあるが、目的に応じて使い分ければよい。
【００６１】
実施例４は実施例１〜３と比較してＶｄｓ＿ｍａｘを低減できるメリットがある。ただし、Ｖｇ＿ｍａｘは実施例１〜３と比較して増加するので、Ｖｄｓ＿ｍａｘ、Ｖｇ＿ｍａｘの各規格値に応じて選択する必要がある。実施例５は実施例１〜４と比較してステージ当りのトランジスタ数が増加するデメリットはあるが、Ｖｄｓ＿ｍａｘ、Ｖｇ＿ｍａｘを低減できるメリットがあるので、各トランジスタの電界ストレス規格が厳しい時などに有効である。実施例５のみ、電圧印加タイミングにおいて、各電源を立ち上げる前に入力信号を決めておく必要があるという制約があるので、動作仕様に応じて選択する必要がある。
【００６２】
以上の実施例１〜５で説明したレベル変換回路は、図６の高電圧ドライバ回路のＭＰ１を駆動するのに用いる。そして、この高電圧ドライバ回路は図１乃至図３の不揮発性半導体記憶装置のＳＬの駆動に用いる。
【産業上の利用可能性】
【００６３】
本件発明は、標準ＣＭＯＳプロセスに対応した高電圧ドライバ回路に適用できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の高電圧ドライバ回路を適用するメモリセル構成の一例である。
【図２】メモリセル動作条件を示した図表である。
【図３】本発明の高電圧ドライバ回路を含む不揮発性半導体記憶装置の構成の一例である。
【図４】本発明の不揮発性半導体記憶装置に用いる高電圧ドライバ回路の一例（本発明に至る過程で設計されたもの）である。
【図５Ａ】図４の高電圧ドライバの電圧印加条件（消去選択時）の一例である。
【図５Ｂ】図４の高電圧ドライバの電圧印加条件（消去非選択時）の一例である。
【図６】本発明の高電圧ドライバの一実施形態を示した回路図である。
【図７Ａ】本発明の高電圧ドライバの電圧印加条件（消去選択時）の一例である。
【図７Ｂ】本発明の高電圧ドライバの電圧印加条件（消去非選択時）の一例である。
【図８】本発明の実施例１にかかるレベル変換回路の回路図である。
【図９】本発明の実施例２にかかるレベル変換回路の回路図である。
【図１０】本発明の実施例３にかかるレベル変換回路の回路図である。
【図１１】本発明の実施例１〜３にかかるレベル変換回路における電圧印加例である。
【図１２Ａ】本発明の実施例１〜３にかかるレベル変換回路における電圧印加タイミング例である。
【図１２Ｂ】本発明の実施例１〜３にかかるレベル変換回路における電圧印加タイミング例である。
【図１３】本発明の実施例４にかかるレベル変換回路の回路図である。
【図１４】本発明の実施例４にかかるレベル変換回路における電圧印加例である。
【図１５Ａ】本発明の実施例４にかかるレベル変換回路における電圧印加タイミング例である。
【図１５Ｂ】本発明の実施例４にかかるレベル変換回路における電圧印加タイミング例である。
【図１６】本発明の実施例５にかかるレベル変換回路の回路図である。
【図１７】本発明の実施例５にかかるレベル変換回路における電圧印加例である。
【図１８】本発明の実施例５にかかるレベル変換回路における電圧印加タイミング例である。
【図１９】本発明の各実施例１〜５にかかるレベル変換回路におけるＶｄｓ＿ｍａｘの段数Ｎ依存性を示したグラフである。
【図２０】本発明の各実施例１〜５にかかるレベル変換回路におけるＶｄｓ＿ｍａｘの段数Ｎ依存性を示したグラフである。
【符号の説明】
【００６５】
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４  ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４  ＮＭＯＳトランジスタ
【図１】
0005324115.tif 000002
【図２】
0005324115.tif 000003
【図３】
0005324115.tif 000004
【図４】
0005324115.tif 000005
【図５Ａ】
0005324115.tif 000006
【図５Ｂ】
0005324115.tif 000007
【図６】
0005324115.tif 000008
【図７Ａ】
0005324115.tif 000009
【図７Ｂ】
0005324115.tif 000010
【図８】
0005324115.tif 000011
【図９】
0005324115.tif 000012
【図１０】
0005324115.tif 000013
【図１１】
0005324115.tif 000014
【図１２Ａ】
0005324115.tif 000015
【図１２Ｂ】
0005324115.tif 000016
【図１３】
0005324115.tif 000017
【図１４】
0005324115.tif 000018
【図１５Ａ】
0005324115.tif 000019
【図１５Ｂ】
0005324115.tif 000020
【図１６】
0005324115.tif 000021
【図１７】
0005324115.tif 000022
【図１８】
0005324115.tif 000023
【図１９】
0005324115.tif 000024
【図２０】
0005324115.tif 000025