(57)【特許請求の範囲】
【請求項１】
サンプリングクロックに基づいてアナログ入力信号をデジタルデータに変換するＡ／Ｄ変換器と、
前記アナログ入力信号のゼロクロスを検出するゼロクロス検出器と、
前記ゼロクロス検出器の検出信号に基づき前記アナログ入力信号の基本周波数を求め、その整数倍の周波数の補間タイミングを発生する補間タイミング発生器と、
前記デジタルデータの補間タイミングにおける値をスプライン補間によって求める補間演算器と、
デジタルデータの補間された値をＦＦＴ演算して前記アナログ入力信号の基本波成分と高調波成分とを演算するＦＦＴ演算器とを備え、
前記補間タイミング発生器は、
ゼロクロス信号の間隔を基準クロックで計数するパルスカウンタと、
基準クロックの周波数をサンプリングクロックの周波数で除した係数を導出する係数導出部と、
前記パルスカウンタが計数したクロック数からサンプリングクロックのタイミングで前記係数を繰り返し減算する第１減算器と、
前記第１減算器の出力が前記係数より小さくなったら補間タイミングフラグを出力する補間タイミング判定器と、
前記補間タイミングフラグが出力されると前記係数から前記第１減算器の出力を引いて補間係数を出力する第２減算器とを有し、
前記補間タイミングフラグと補間係数によって前記補間タイミングを構成し、
前記補間演算器は、補間タイミングを中心とする４点以上８点以下のサンプリングクロックのデジタルデータを用いてスプライン補間をすることを特徴とする高調波成分測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高調波成分測定装置に関し、詳しくはデジタル演算により電圧実効値、電流実効値、有効電力などを測定すると共に、電圧、電流の高調波成分の測定も行う装置の改善に関する。
【背景技術】
【０００２】
近年、動作制御をきめ細かく行うとともに電力の利用効率を改善するために、インバータに代表される電力変換器が、各種の家庭用電気機器や産業用電気機器に広く使用されている。これに伴って、これら電力変換器のスイッチング動作時に発生する高調波成分が他の機器に影響を与え、不要な動作を引き起こしたり、損傷させたりすることがある。
【０００３】
そこで、これらの不具合発生を防止するために、交流電力測定にあたっては、電圧実効値、電流実効値、有効電力の他に、電圧高調波成分、電流高調波成分、有効電力高調波成分なども測定解析できることが求められている。
【０００４】
図１０は特許文献１に開示された高調波成分測定装置の構成を説明するブロック図である。電圧入力回路１は、入力された電圧を後段回路の処理に適したレベルに正規化する。Ａ／Ｄ変換器２は電圧入力回路１により入力された電圧をデジタル信号に変換する。ゼロクロス検出器３は電圧入力回路１から入力された電圧がゼロレベルを横切ることを検出するものであり、入力電圧がLOWからHIGHまたはHIGHからLOWへ変化することを検出することにより検出出力が反転する。このゼロクロス検出器３の検出出力周波数は入力電圧信号の基本周波数となる。
【０００５】
電流入力回路４は、入力された電流を後段回路の処理に適したレベルに正規化する。Ａ／Ｄ変換器５は電流入力回路４から入力された電流をデジタル信号に変換する。ゼロクロス検出器６は電流入力回路４から入力された電流がゼロレベルを横切ることを検出するものであり、入力電流がLOWからHIGHまたはHIGHからLOWへ変化することを検出することにより検出出力が反転する。このゼロクロス検出器６の検出出力周波数は入力電流信号の基本周波数となる。
【０００６】
Ａ／Ｄ変換器２から出力される電圧瞬時値の変換データおよびＡ／Ｄ変換器５から出力される電流瞬時値の変換データは、ＤＳＰ７およびＤＳＰ１７に入力される。ゼロクロス検出器３、６の出力信号は、切替器９に入力されている。
【０００７】
切替器９は、ゼロクロス検出器３、６の出力のどちらか一方をＣＰＵ１０の設定により選択してＰＬＬサンプリングクロック発生器１３に入力する。なお、ゼロクロス検出器３、６のいずれの出力を用いるかは、測定対象によって使い分ける。例えば電流波形に歪みが生じる機器の場合は電圧のゼロクロス検出器３の出力を使用し、インバータ制御された機器のように電圧波形に歪みが生じる場合は電流のゼロクロス検出器６の出力を使用する。
【０００８】
固定サンプリングクロック発生器１２は、任意に設定された固定サンプリングクロックを発生する。固定サンプリングクロックはＡ／Ｄ変換器２、５に入力され、Ａ／Ｄ変換器２、５はこれに基づいてＡ／Ｄ変換を行う。また固定サンプリングクロックは、フラグ回路２３にも入力する。
【０００９】
ＰＬＬサンプリングクロック発生器１３は、切替器９を介して選択的に入力されるゼロクロス検出器３またはゼロクロス検出器６の出力信号の整数倍のＰＬＬサンプリングクロックを発生し、フラグ回路２３に出力する。
【００１０】
カウンタ用クロック発生器２２は、カウンタＡ１９とカウンタＢ２１のカウント値を１カウントずつアップするためのカウンタ用クロックを発生する。このカウンタ用クロックの周波数は、固定サンプリングクロックの周波数より十分高いものとする。
【００１１】
カウンタＡ１９は、ある固定サンプリングクロックから次の固定サンプリングクロックまでの間だけ、カウンタ用クロックごとにカウントアップする。次の固定サンプリングクロックが来ると、カウンタＡ１９のカウント値はラッチＡ１８に読み込んで保持され、カウンタＡ１９はカウント値を０に初期化する。
【００１２】
カウンタＢ２１は、ある固定サンプリングクロックから次に来るＰＬＬサンプリングクロックまでの期間、カウンタ用クロックごとにカウントアップする。ＰＬＬサンプリングクロックが来ると、カウンタＢ２１はカウント値を０に初期化する。ただし、ある固定サンプリングクロックから次の固定サンプリングクロックまでの間にＰＬＬサンプリングクロックがなかった場合は、次の固定サンプリングクロックがあったタイミングでカウント値を０に初期化する。カウンタＢ２１のカウント値は、固定サンプリングクロックが来たタイミングでラッチＢ２０に読み込み保持される。
【００１３】
フラグ回路２３は、固定サンプリングクロックと次の固定サンプリングクロックの間にＰＬＬサンプリングクロックがあった場合、次の固定サンプリングクロックのタイミングで出力を１に保持する。また、その間にＰＬＬサンプリングクロックがなかった場合は、出力を０に保持する。
【００１４】
ＤＳＰ７（Digital Signal Processor）は、Ａ／Ｄ変換器２によりデジタル値に変換された電圧瞬時値v(n)と、Ａ／Ｄ変換器５によりデジタル値に変換された電流瞬時値a(n)に基づき、電圧実効値、電流実効値、有効電力を演算する。
【００１５】
ＤＳＰ１７は、固定サンプリングクロックのタイミングでＡ／Ｄ変換されたＡ／Ｄ変換器２およびＡ／Ｄ変換器５の出力値を読み込む。このとき、１回のＡ／Ｄ値を読み込むとともに、その１回前のＡ／Ｄ値もＤＳＰ１７内部に保存しておく。また、固定サンプリングクロックのタイミングで、ラッチＡ１８、ラッチＢ２０およびフラグ回路２３の出力を読み込む。
【００１６】
そしてＤＳＰ１７は、フラグ回路２３の出力が１の場合に次のような補間演算を行う。図１１を用い、フラグが１になっているｎ番目の固定サンプリングクロックを例に説明する。図１１は特許文献１に開示された直線補間を説明する図である。
【００１７】
ｎ番目の固定サンプリングクロックのタイミングで読み込んだＡ／Ｄ値をＸ(ｎ）、ラッチＡ１８の値をＣｆｉｘ(ｎ）、ラッチＢ２０の値をＣｐｌｌ(ｎ）とする。また、固定サンプリングクロック発生器１２の(ｎ−１)番目のクロックパルスのタイミングで読み込んだＡ／Ｄ値をＸ(ｎ−１)とする。そして次の演算を行い、直線補間されたＡ／Ｄ値Ｘ＿ＨＲＭ(ｍ)を求める。Ｘ＿ＨＲＭ(ｍ)の演算式は図１１に示す。
【００１８】
このようにして直線補間により求めたＡ／Ｄ値Ｘ＿ＨＲＭ(ｍ)を、ＤＳＰ１７で行うＦＦＴ演算の対象データとする。１０２４点のＦＦＴ演算を行う場合は、ｍ＝１〜１０２４間でのＸ＿ＨＲＭ(ｍ)を求め、このＸ＿ＨＲＭ(ｍ)に対してＦＦＴ演算を行う。
【００１９】
ＤＳＰ１７は、このようなＦＦＴ演算を電圧瞬時値に対して行うことにより電圧の基本波成分と高調波成分を計算し、電流瞬時値に対して行うことにより電流の基本波成分と高調波成分を計算し、これら電圧のＦＦＴ結果と電流のＦＦＴ結果に基づき有効電力の基本波成分と高調波成分をそれぞれ計算する。
【００２０】
これらＤＳＰ７で計算された電圧実効値Ｖ、電流実効値Ａ、有効電力Ｐと、ＤＳＰ１７で計算された電圧と電流と有効電力の基本波成分と高調波成分は、ＣＰＵ１０を介して表示器１１に表示される。なお、ＣＰＵ１０は、ＤＳＰ７、１７で計算された各測定値を表示器１１に表示するとともに、操作部１４からの操作入力により切替器９を切替制御する。
【００２１】
このようにゼロクロスの整数倍のポイント数のＦＦＴ演算を行うと、ＦＦＴ演算結果の各周波数成分は電圧/電流の基本波成分および高調波成分の周波数と一致することになり、入力信号を取りこぼすことなくリアルタイムにＦＦＴ演算を行うことができ、基本波成分と高調波成分を高精度に演算できる。特に、直線補間することにより、ＦＦＴ演算したとき入力波形に本来含まれない成分を低減でき、本来含まれる成分の振幅をより精度よく求めることできる。
【００２２】
なお、上記のＰＬＬサンプリングクロック発生器１３の代わりに、特許文献２にて提案したサンプリングクロック発生器を用いることにより、精度よく基本周波数のＮ倍のサンプリングクロックを発生させることもできる。特許文献２では、ゼロクロスを基準とする基本周波数を高速な基準クロックでカウントし、これを定数Ｎで除算することによってＦＦＴ演算を行うクロックパルスの間隔（クロック数）を求めている。なお定数Ｎで除算したときの整数部でそのクロック数をダウンカウントし、補間タイミングを信号パルスとして出力している。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００９−２６４７５３号公報
【特許文献２】特開２００７−１９８７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
図１２は課題を説明する図である。図１０で説明した装置において、例えば電圧入力＝１ｋＨｚ正弦波、電流入力＝振幅１０Ａの１ｋＨｚ正弦波と振幅１Ａの２００ｋＨｚ正弦波の合成波とすると、電流入力波形は図１２（ａ）に示すようになる。切替器９を電圧側のゼロクロス検出器３の出力とし（電流側は乱れているため）、ＰＬＬサンプリングクロック発生器１３に入力する。このとき、固定サンプリングクロック＝２ＭＨｚ、ＰＬＬサンプリングクロックの入力に対する出力の倍率を５１２倍とすると、ＰＬＬサンプリングクロックは、１ｋＨｚ×５１２＝５１２ｋＨｚとなる。
【００２５】
このときの電流入力のＦＦＴ結果（ＦＦＴポイント数は５１２とした）は、図１２（ｂ）のようになる。この図で横軸は高調波次数、縦軸は各次数成分の振幅を２０ｌｏｇ１０（Ｉ）としてｄＢ表示したものである。１Ａ＝０ｄＢとなっている。電流波形は、１次の１０Ａ成分と、２００次の１Ａ成分のみの合成波形なので、理想的には図１２（ｃ）のようなＦＦＴ結果になるはずである。しかし図１２（ｂ）ではその他の次数にも成分が存在し、大きなものでは−４０ｄＢを超えている。
【００２６】
次に、このようになる原因について説明する。図１３は課題の原因を説明する図であって、図１３（ａ）は図１２（ａ）の１１０μｓ〜１２０μｓの入力波形と、これをＡＤ変換したときのサンプリング点を示す。●は、固定サンプリングクロック（ここでは２ＭＨｚ）のタイミングでＡＤ変換したときのＡＤ値である。△は、補間タイミング（ここでは５１２ｋＨｚ）で、前後の２点のＡＤ値から直線補間したＡＤ値である。
【００２７】
入力波形に含まれる周波数が、固定サンプリングクロックの周波数に近くなると（この例では、入力波形に含まれる最大周波数：固定サンプリング周波数＝２００ｋＨｚ：２ＭＨｚ＝１：１０）、直線補間では精度良く補間できず、入力波形からずれた位置に補間されてしまう。この入力波形からずれた補間データ、つまり、ひずんだ波形データに対してＦＦＴ演算を行うと、本来の入力波形には含まれない高調波成分が含まれるということになる。
【００２８】
従来技術でＦＦＴの結果を理想値に近づけるためには、固定サンプリングクロックを十分に高くすればよい。例えば固定サンプリングクロックを１２ＭＨｚにすれば（入力波形に含まれる最大周波数：固定サンプリング周波数＝２００ｋＨｚ：１２ＭＨｚ＝１：６０）、図１３（ｂ）のようになり、本来含まれない高調波成分は−７０ｄＢ以下になる。ただし、このようにするには、図１０のＡ／Ｄ変換器２、５に１０ＭＳ／ｓ（メガサンプル／秒）以上の高速のものを使用しなければならず、コストアップになってしまうという問題がある。直線補間でも本来の入力波形に含まれない高調波成分をある程度低減させることはできるが、さらに低減させることが望まれる。
【００２９】
ところで、直線補間するときの時間軸の分解能については、図１１に見るように、図１０のカウンタ用クロック発生器２２の周波数と、固定サンプリングクロックの周波数により決定される。例えば、カウンタ用クロックが１３２ＭＨｚで、固定サンプリングクロックが２ＭＨｚの場合、分解能はＣｆｉｘ（ｎ）＝１３２ＭＨｚ／２ＭＨｚ＝６６カウントになってしまい、分解能が十分であるとは言えず、補間精度を上げにくいという問題がある。
【００３０】
さらに、固定サンプリングクロックを１２ＭＨｚにした場合には、分解能はＣｆｉｘ（ｎ）＝１３２ＭＨｚ／１２ＭＨｚ＝１１カウントになってしまう。すなわち、Ａ／Ｄ変換器を高速のものを使用しても、補間精度が悪くなってしまうため、最終的な測定結果の精度が却って低下してしまうという問題がある。
【００３１】
また、特許文献２のように基本周波数のＮ倍のサンプリングクロックを発生させる場合には、ＦＦＴ演算を行うタイミングは基準クロックでカウントした信号パルスとして出力される。したがって、その出力クロックの時間分解能は、基準クロックの１クロック分しかない。例えば基準クロックが１３２ＭＨｚであるとすると、時間分解能は１／１３２ＭＨｚ＝７．５７６ｎｓとなってしまい、この場合も補間の分解能が十分であるとはいいがたい。
【００３２】
そこで本発明は、ＦＦＴ演算したときに入力波形に本来含まれない高調波成分を低減して測定結果を精度よく求めることを目的とし、特に入力波形に含まれる最大周波数がサンプリング周波数に近づいたときの精度を向上させることを目的としている。
【課題を解決するための手段】
【００３３】
上記課題を解決するために、本発明にかかる高調波成分測定装置の代表的な構成は、サンプリングクロックに基づいてアナログ入力信号をデジタルデータに変換するＡ／Ｄ変換器と、アナログ入力信号のゼロクロスを検出するゼロクロス検出器と、ゼロクロス検出器の検出信号に基づきアナログ入力信号の基本周波数を求め、その整数倍の周波数の補間タイミングを発生する補間タイミング発生器と、デジタルデータの補間タイミングにおける値をスプライン補間によって求める補間演算器と、デジタルデータの補間された値をＦＦＴ演算してアナログ入力信号の基本波成分と高調波成分とを演算するＦＦＴ演算器とを備え、補間タイミング発生器は、ゼロクロス信号の間隔を基準クロックで計数するパルスカウンタと、基準クロックの周波数をサンプリングクロックの周波数で除した係数を導出する係数導出部と、パルスカウンタが計数したクロック数からサンプリングクロックのタイミングで係数を繰り返し減算する第１減算器と、第１減算器の出力が係数より小さくなったら補間タイミングフラグを出力する補間タイミング判定器と、補間タイミングフラグが出力されると係数から第１減算器の出力を引いて補間係数を出力する第２減算器とを有し、補間タイミングフラグと補間係数によって補間タイミングを構成し、補間演算器は、補間タイミングを中心とする４点以上８点以下のサンプリングクロックのデジタルデータを用いてスプライン補間をすることを特徴とする。
【００３４】
上記構成によれば、補間タイミング（ＦＦＴ演算の入力データのタイミング）におけるデジタルデータの値をスプライン補間によって求めることにより、より高精度に補間することが可能となる。したがって、ＦＦＴ演算したときに入力波形に本来含まれない高調波成分を低減して測定結果を精度よく求めることができ、特に入力波形に含まれる最大周波数がサンプリング周波数に近づいたときであっても精度を向上させることができる。
また上記構成によれば、補間タイミングは、サンプリングクロックからの差分として出力される。この差分は基準クロックに基づくクロック数として数値で表現され、小数まで含まれる。したがって従来のように補間タイミングを基準クロックと一致した信号パルスとして出力する場合と比べて、補間タイミングの分解能を飛躍的に高めることができ、補間精度の向上を図ることができる。
【００３５】
また、補間演算器は、補間タイミングを中心とする４点以上８点以下のサンプリングクロックのデジタルデータを用いてスプライン補間をすることにより、ＦＦＴ演算の入力データのタイミングごとに補間演算を行うことができるため、最後の点を補間したらすぐにＦＦＴ演算を開始することができる。
【発明の効果】
【００３８】
本発明によれば、ＦＦＴ演算したときに入力波形に本来含まれない高調波成分を低減して測定結果を精度よく求めることができる。特に、入力波形に含まれる最大周波数がサンプリング周波数に近づいたときの精度を向上させることができる。
【図面の簡単な説明】
【００３９】
【図１】本実施形態にかかる高調波成分測定装置の一例を示すブロック図である。
【図２】第２ＦＰＧＡの内部構成を示すブロック図である。
【図３】補間タイミング発生器の内部構成を説明するブロック図である。
【図４】補間処理器の内部構成を説明するブロック図である。
【図５】補間演算器の内部構成を説明するブロック図である。
【図６】補間タイミング発生器の内部の各出力例を示すタイミングチャートである。
【図７】補間方法を説明する図である。
【図８】入力波形とサンプリング点、および補間データをプロットした図である。
【図９】補間データを使ってＦＦＴ演算した結果の例を示す図である。
【図１０】特許文献１に開示された高調波成分測定装置の構成を説明するブロック図である。
【図１１】特許文献１に開示された直線補間を説明する図である。
【図１２】課題を説明する図である。
【図１３】課題の原因を説明する図である。
【発明を実施するための形態】
【００４０】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
【００４１】
図１は本実施形態にかかる高調波成分測定装置の一例を示すブロック図であって、図１０と共通する部分には同一の符号を付して説明を省略する。図１の電圧入力回路１、Ａ／Ｄ変換器２、ゼロクロス検出器３、電流入力回路４、Ａ／Ｄ変換器５、ゼロクロス検出器６、切替器９、ＣＰＵ１０、表示器１１、固定サンプリングクロック発生器１２、操作部１４の機能および動作は図１０に示したものと同じである。また第１ＦＰＧＡ８は、図１０のＤＳＰ７と同様に瞬時値の総和平均から電圧実効値、電流実効値、有効電力を演算する。
【００４２】
なお図１と図１０の高調波成分測定装置を比較すると、第２ＦＰＧＡ１５が追加されている。一方、ＤＳＰ１７、ＰＬＬサンプリングクロック発生器１３、ラッチＡ１８、カウンタＡ１９、ラッチＢ２０、カウンタＢ２１、カウンタ用クロック発生器２２、フラグ回路２３がなくなっている。第２ＦＰＧＡ１５はこれらの代わりとなる機能を提供する。
【００４３】
図２は第２ＦＰＧＡ１５の内部構成を示すブロック図である。第２ＦＰＧＡ１５は、補間タイミング発生器４０と、補間処理器４１、メモリ４２、ＦＦＴ演算器４３を有している。
【００４４】
補間タイミング発生器４０は、切替器９からゼロクロス信号を入力され、固定サンプリングクロック発生器１２から固定サンプリングクロックを入力される。そして補間タイミング発生器４０は、ある固定サンプリングクロックと次の固定サンプリングクロックとの間に補間タイミングを含むか否かを示す補間タイミングフラグと、その固定サンプリングクロックから補間タイミングまでの差分であるα値（補間係数）を補間処理器４１に出力する。
【００４５】
図３は補間タイミング発生器４０の内部構成を説明するブロック図である。図３において、立ち上がりエッジ検出器２４は、入力されるゼロクロス信号の立ち上がりエッジを検出することによりパルスを１つ生成し、パルスカウンタ２５に出力する。
【００４６】
パルスカウンタ２５には、切替器９から入力されるゼロクロス信号の他、図示しない基準クロック発生源から一定間隔のパルス列よりなる基準クロックも入力されている。基準クロックの周波数は固定サンプリングクロックの周波数より十分高いものとする。そしてパルスカウンタ２５は、ゼロクロス信号パルスから次のゼロクロス信号パルスまでの時間、基準クロックのパルス数をカウントする。カウント終了後、そのカウント値をメモリ２６に出力する。
【００４７】
メモリ２６は、パルスカウンタ２５の出力をＭ個保存できる領域を持っている。立ち上がりエッジ検出器２４の出力パルスがあるごとに、パルスカウンタ２５のカウント値出力はメモリ２６に保存される。１回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域１にパルスカウンタ２５のカウント値出力が保存され、２回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域２にパルスカウンタ２５のカウント値出力が保存され、Ｍ回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域Ｍにパルスカウンタ２５のカウント値出力が保存される。
【００４８】
そして、（Ｍ＋１）回目の立ち上がりエッジ検出器２４の出力パルスではメモリ２６の先頭に戻ってメモリ領域１にパルスカウンタ２５のカウント値出力が保存され、（Ｍ＋２）回目の立ち上がりエッジ検出器２４の出力パルスではメモリ２６のメモリ領域２にパルスカウンタ２５のカウント値出力が保存される。
【００４９】
第１加算器２７は、メモリ２６のメモリ領域１〜Ｍまでに保存されているパルスカウンタ２５のカウント値をすべて加算し、加算結果を２進数で第１演算器２８に出力する。
【００５０】
第１演算器２８は、除算器、乗算器、シフタなどで構成される。除算器の場合、定数１として数値Ｎが入力され、第１加算器２７の加算出力をＮで除算した数値が出力される。乗算器の場合、定数１として（１／Ｎ）を計算した数値が入力され、第１加算器２７の加算出力に（１／Ｎ）を乗算した数値が出力される。Ｎが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数１として（ｌｏｇ２Ｎ）を計算した数値が入力され、第１加算器２７の加算出力を右へ（ｌｏｇ２Ｎ）ビット分シフトした数値が出力される。
【００５１】
第２演算器２９も、除算器、乗算器、シフタなどで構成される。除算器の場合、定数２として数値Ｍが入力され、第１演算器２８の出力をＭで除算した数値が出力される。乗算器の場合は、定数２として（１／Ｍ）を計算した数値が入力され、第１演算器２８の出力に（１／Ｍ）を乗算した数値が出力される。Ｍが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数２として（ｌｏｇ２Ｍ）を計算した数値が入力され、第１演算器２８の出力を右へ（ｌｏｇ２Ｍ）ビット分シフトした数値が出力される。
【００５２】
第２加算器３４には、第２演算器２９の出力値と、第１減算器３６の出力値が入力される。第２加算器３４はこれらを加算して出力する。
【００５３】
セレクタ３５は、第２加算器３４の出力と第１減算器３６の出力が入力されており、補間タイミング判定器３７の出力が０か１かによっていずれか一方を出力する。補間タイミング判定器３７の出力が０のときは第１減算器３６の出力を出力し、１のときは第２加算器３４の出力を出力する。
【００５４】
第１減算器３６は、セレクタ３５の出力と、固定サンプリングクロック、および係数導出部３８が出力する係数ｈが入力されている。第１減算器３６は、固定サンプリングのタイミングで、セレクタ３５の出力から係数ｈを引いた出力値βを出力する。出力値βは小数を含む数値である。
【００５５】
補間タイミング判定器３７は、第１減算器３６の出力値βが係数ｈ以下のとき（β≦ｈ）は１（補間タイミングフラグ）を出力し、出力値βがｈより大きいとき（β＞ｈ）は０を出力する。
【００５６】
係数導出部３８は、基準クロックの周波数を固定サンプリングクロックの周波数で除した係数ｈを出力する。係数ｈは、固定サンプリングクロックの間隔が基準クロックの何クロック分であるかを意味しており、小数を含む数値である。
【００５７】
第２減算器３９は、補間タイミング判定器３７から補間タイミングフラグ（すなわち１）が出力されたタイミングで、係数ｈから第１減算器３６の出力値βを引いた値をα値として出力する。出力値βが小数を含む数値であるから、α値も同様である。
【００５８】
上記構成によれば、パルスカウンタ２５はゼロクロス信号の間隔が基準クロックの何クロック分であるかを数え、メモリ２６にＭ個分のゼロクロス信号のクロック数を記憶させる。これを第１加算器２７で加算して第２演算器２９においてＭで割ることにより、クロック数の平均を取ることができる。また第１演算器２８でＮで割っていることにより、第２演算器２９からはゼロクロス信号のカウント数の１／Ｎの数値が出力される。
【００５９】
そして第１減算器３６においてゼロクロス信号のクロック数から係数ｈ（固定サンプリングクロックのクロック数）を引くのであるが、その出力値βが係数ｈより大きい限り（補間タイミング判定器３７においてβ＞ｈ）、セレクタ３５では出力値βが選択されるため、繰り返し減算が行われる。固定サンプリングクロックのタイミングで出力値βが係数ｈずつ減り、ついにβ≦ｈとなると、第２減算器３９から係数ｈ−出力値β＝α値が出力されることになる。したがってα値は係数ｈ以下の数値であって、直近の固定サンプリングクロックから補間タイミングまでの差分を意味する。残ったβは第２加算器３４において第２演算器２９の出力値と加算され、ふたたび繰り返し減算が行われる。
【００６０】
図６は補間タイミング発生器４０の内部の各出力例を示すタイミングチャートである。例として、基準クロック周波数=１３２ＭＨｚ、固定サンプリングクロック周波数＝２ＭＨｚ、ゼロクロス信号の周波数＝１．０２ｋＨｚ、Ｍ＝２、Ｎ＝５１２としている。
【００６１】
図４は補間処理器４１の内部構成を説明するブロック図である。本実施形態では、補間タイミングを中心とする６点（前３点、後３点）のサンプリングクロックのデジタルデータを用いてスプライン補間を行う。
【００６２】
図４においてメモリ４４は、固定サンプリングクロックごとのＡＤＵデータ（電圧のＡＤ値）を最新のものから過去６回分保持し、古い時刻のＡＤＵデータから順番に、ｙ０ｕ、ｙ１ｕ、ｙ２ｕ、ｙ３ｕ、ｙ４ｕ、ｙ５ｕとして出力する。メモリ４５は、固定サンプリングクロックごとのＡＤＩデータ（電流のＡＤ値）を最新のものから過去６回分保持し、古い時刻のＡＤＩデータから順番に、ｙ０ｉ、ｙ１ｉ、ｙ２ｉ、ｙ３ｉ、ｙ４ｉ、ｙ５ｉとして出力する。
【００６３】
シフタ４６は、３段のシフタで構成され、固定サンプリングクロックごとに補間タイミングフラグを１段目にラッチし、それを固定サンプリングクロックごとに、２段目、３段目にシフトし、３段目のデータを出力する。これにより補間タイミング発生器４０から補間タイミングフラグが出力された後に３回目の固定サンプリングクロックが到達したときに補間タイミングフラグが出力される。
【００６４】
シフタ４７も３段のシフタで構成され、固定サンフリングクロックごとに補間タイミング発生器４０からのα値を１段目にラッチし、それを固定サンプリングクロックごとに、２段目、３段目にシフトし、３段目のデータをα値として出力する。
【００６５】
切替器４８は、補間演算器４９に電圧側のデータを入力するとき、ｙ０＝ｙ０ｕ、ｙ１＝ｙ１ｕ、…、ｙ５＝ｙ５ｕとして出力する。補間演算器４９に電流側のデータを入力するとき、ｙ０＝ｙ０ｉ、ｙ１＝ｙ１ｉ、…、ｙ５＝ｙ５ｉとして出力する。
【００６６】
シフタ４６の出力が１のとき、補間演算器４９の演算が実行される。内部の演算式については後述する。切替器４８の出力が電圧側のデータのとき、補間演算器４９で補間されたＡＤ値がｙｕとして出力される。切替器４８の出力が電流側のデータのとき、補間演算器４９で補間されたＡＤ値がｙｉとして出力される。切替器４８の切替は、２つの連続する固定サンプリングクロックの間の時間で、時分割で行われる。
【００６７】
図２に示したメモリ４２は、補間処理器４１の出力ｙｕ、ｙｉをそれぞれＦＦＴポイント数分保存する。ＦＦＴ演算器４３は、メモリ４２にｙｕまたはｙｉがＦＦＴポイント数分が貯まったら、ＦＦＴ演算を行う。そして電圧のＡＤ値を補間したデータから電圧の基本波成分と高調波成分を、電流のＡＤ値を補間したデータから電流の基本波成分と高調波成分を、電圧のＦＦＴ結果と電流のＦＦＴ結果から有効電力の基本波成分と高調波成分を計算し、ＣＰＵ１０へ転送する。
【００６８】
次に、補間方法について説明する。  
固定サンプリングクロックのタイミングでのＡＤ値から、補間タイミングでのＡＤ値を補間する。一般的な３次スプライン補間で２次微係数で計算を行う場合、次の式（１）のようになる（参考文献：『シリーズ新しい応用の数学「20  スプライン関数とその応用」教育出版』のｐ．４３〜５１。なお、文献のｐ．４４の式（３）のＳ（ｘ）は、ここではｙ（ｘ）に置き換えている。）。
【００６９】
【数１】
0005203440.tif 000002
上記の変数は今回の提案では、次に該当する。
y(x)：補間後のAD値
x：補間タイミングの時刻
xj：補間タイミングの後の一番近い固定サンプリングクロックのタイミングの時刻
xj-1：補間タイミングの前の一番近い固定サンプリングクロックのタイミングの時刻
yj：時刻xjでのAD値
yj-1：時刻xj-1でのAD値
hj:xj-xj-1
非周期スプラインなので、行列Ｍｊ、Ｍｊ−１は、次の式（２）のようになる。
【数２】
0005203440.tif 000003
【数３】
0005203440.tif 000004
【００７０】
上記の式を用いて演算すれば補間データを求めることができるが、演算量が膨大となってしまう。例えばゼロクロスの周波数＝１ｋＨｚ、ＦＦＴウインドウ幅を１ｋＨｚの１波分の１／１ｋＨｚ＝１ｍｓとし、固定サンプリングクロック＝２ＭＨｚとすると、式（２）のＮは、１ｍｓ／（１／２ＭＨｚ）＝２０００になる。２０００点のＡＤ値を一旦すべてメモリ４２に保存し、すべて貯まってから、式（２）の２０００元１次連立方程式を解いて、行列Ｍｊ（ｊ＝１、２、…、Ｎ−１）を求めた後に、式（１）に代入してｙ（ｘ）を求めることになる。さらに、ＦＦＴポイント数が５１２であれば、５１２個のｙ（ｘ）を求めなければならない。
【００７１】
また別の例で、ゼロクロスの周波数＝１Ｈｚ、ＦＦＴウインドウ幅を１Ｈｚの１波分の１／１Ｈｚ＝１ｓとし、固定サンプリングクロック＝２ＭＨｚとすると、Ｎ＝１ｓ／（１／２ＭＨｚ）＝２，０００，０００になり、ＡＤ値を溜めておくメモリも２，０００，０００データ分必要で、２，０００，０００元１次連立方程式を解かなければならない。
【００７２】
そこで本実施形態では、上記したように、補間タイミングを中心とする６点（前３点、後３点）のサンプリングクロックのデジタルデータを用いてスプライン補間を行う。図７は補間方法を説明する図である。図７に示すように、１つの補間データを求めるのに、それより前の固定サンプリングのＡＤ値で近い時刻から３点、それより後の固定サンプリングのＡＤ値で近い時刻から３点の計６点のみを使用して行列Ｍｊ、Ｍｊ−１を求め、その行列Ｍｊ、Ｍｊ−１を使ってｙ（ｘ）を計算する。そして、別の補間データを求めるときは、その時刻の前後の６点の固定サンプリングのＡＤ値を使用して別の行列Ｍｊ、Ｍｊ−１を求め、その行列Ｍｊ、Ｍｊ−１を使ってｙ（ｘ）を計算する。
【００７３】
具体的な演算方法は次のようになる。まず、文献のスプライン補間の標本点の時間間隔は一定ではなくても成り立つが、ここでは固定サンプリングクロックで標本しているため、標本点の時間間隔は一定である。そのため、固定サンプリング間の時刻差ｈｊ＝ｈｊ＋１が成り立ちこれを係数ｈ（係数導出部３８が算出する係数ｈと同じものになる）とすると、上記式（３）は次式（４）のようになる。
【００７４】
【数４】
0005203440.tif 000005
【００７５】
さらに、式（２）で標本点を6点とすると、次式（５）のようになる。
【数５】
0005203440.tif 000006
【００７６】
端条件は、次のように設定することができる。
【数６】
0005203440.tif 000007
【００７７】
式（６）が式（５）で成り立つためには、次のようになる。
【数７】
0005203440.tif 000008
これらを式（５）に代入すると、次式のようになる。
【数８】
0005203440.tif 000009
【００７８】
両辺に逆行列をかけて演算すると次のようになる。
【数９】
0005203440.tif 000010
【００７９】
補間点はｊ＝２とｊ＝３の間にあるので、Ｍ２とＭ３が求まればよい。
【数１０】
0005203440.tif 000011
【００８０】
式（７）の数値を記号で表し、Ｍ２、Ｍ３をｙ０〜ｙ５で表すと次式（８）を得る。
【数１１】
0005203440.tif 000012
式（１）にｊ＝３を代入すると、次のようになる。
【数１２】
0005203440.tif 000013
【００８１】
ここで、ｘ３−ｘ＝αとおくと、ｘ−ｘ２＝ｈ−αとなり、代入すると次式（９）のようになる。
【数１３】
0005203440.tif 000014
【００８２】
図５は補間演算器４９の内部構成を説明するブロック図である。図５に示すように、補間演算器４９は、上記の式（９）を実施するための乗算器、加算器、減算器が設けられている。なお、ｈとαの単位は時間であるが、式（９）を計算する上で、比率さえ同じであれば、単位は時間でなくても問題ない。ここでは同じ周波数のクロック（基準クロック）でカウントしたカウント値（小数点以下も含まれる）に置き換えて計算する。
【００８３】
なお、上記の式（８）において、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｐ、Ｑ、Ｒ、Ｓ、Ｔは定数であり、事前に計算しておける。したがって、１つの補間タイミング毎に、固定サンプリングクロックのＡＤ値ｙ０、ｙ１、ｙ２、ｙ３、ｙ４、ｙ５とαが確定した時点で、式（９）を補間演算器４９で計算することができ、ほぼリアルタイムで補間データｙｕ、ｙｉを求めることができる。
【００８４】
図８は入力波形とサンプリング点、および補間データをプロットした図である。補間データを口で示してある。図８に示すように、補間データは入力波形に高い精度で倣っている。したがって、入力波形に含まれる最大周波数と固定サンプリング周波数の比が、例えば２００ｋＨｚ：２ＭＨｚ＝１：１０のように近い場合でも、元の波形とよく一致していることが分かる。
【００８５】
図９は補間データを使ってＦＦＴ演算した結果の例を示す図である。入力波形に含まれない高調波成分が、従来技術（図１２（ｂ）参照）に比べて小さくなっていることが分かる。従来技術では−４０ｄＢ以上あった成分が−７０ｄＢ以下となり（例えば２５０次近傍）、３０ｄＢ以上改善していることがわかる。
【００８６】
また前述の通り、一般的な３次スプライン補間をそのまま使用するとＡＤ値をためておくメモリが大量に必要だが、本実施形態の構成によれば、補間点の前後合わせて６個のみ（１ｃｈあたり）で足りる。また、ＦＦＴウインドウ幅を変更しても使用するメモリの個数は変わらず、常に６個のみ（１ｃｈあたり）である。また、多元１次連立方程式を解く必要がなく、加算器、減算器、乗算器のみで補間演算が行える。また、６点のみを用いることにより演算の回数を減らすように補間式を変形したので、演算器の数が少なくて済むという利点も有している。
【００８７】
また、一般的な３次スプライン補間ではすべての標本点が揃ってから補間演算をするので、ＦＦＴ演算を開始するまでに時間がかかるが、本実施形態の構成によれば、補間タイミング毎に補間演算ができるので、最後の点を補間したらすぐにＦＦＴ演算を開始することができる。
【００８８】
なお、補間の演算精度を決めるものとしては、定数Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｐ、Ｑ、Ｒ、Ｓ、Ｔと、補間演算の演算器の精度がある。したがって、定数や演算器を浮動小数点フォーマットとし、仮数部の桁数を多くすれば簡単に精度を上げることができる。
【００８９】
特に、補間の際にはα値の分解能も重要であるが、従来技術のように補間タイミングを基準クロックと一致した信号パルスとするのではなく、小数を含む数値で表現したα値を用いている。したがって、図３の補間タイミング発生器４０では、基準クロックの（Ｎ×Ｍ）倍の分解能でα値を数値として求められるので、補間タイミングの分解能を飛躍的に高めることができ、補間精度の向上を図ることができる。なお、従来技術の直線補間で、本発明と同等の精度を達成するには５倍以上高速で高価なＡＤ変換器が必要であるが、本発明によればそのようなコストアップを回避することができる。
【００９０】
なお、提案した６点での補間方法は、本実施形態に説明したような電圧波形／電流波形の補間のみならず、音声波形のサンプリング周波数変換や、静止画、動画の拡大・縮小時のデータのリサンプル時の補間にも適用できる。
【００９１】
また、提案した補間タイミング発生器４０だけに注目すれば、上記説明した補間方法のみならず、従来の直線補間での時間軸方向の分解能を上げて、補間精度を向上させることも可能である。
【００９２】
また本実施形態においては補間点の前後６点を使用したが、前後８点にして補間精度をさらに上げてもよい。また逆に前後４点にして、演算器の個数を減らしたり、演算時間を短くしたりすることも可能である。なお前後４点にすると補間精度は下がるが、直線補間する場合よりは精度を高めることができる。また、８点より多くしてもそれ以上の精度の向上はほとんど見られず、演算負荷が急激に増大するため、利益が少ない。そのため、補間点は４点以上８点以下とすることが好ましい。
【００９３】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００９４】
本発明は高調波成分測定装置として、詳しくはデジタル演算により電圧実効値、電流実効値、有効電力などを測定すると共に、電圧、電流の高調波成分の測定も行う装置として利用することができる。
【符号の説明】
【００９５】
１…電圧入力回路、２…Ａ／Ｄ変換器、３…ゼロクロス検出器、４…電流入力回路、５…Ａ／Ｄ変換器、６…ゼロクロス検出器、７…ＤＳＰ、８…第１ＦＰＧＡ、９…切替器、１０…ＣＰＵ、１１…表示器、１２…固定サンプリングクロック発生器、１３…ＰＬＬサンプリングクロック発生器、１４…操作部、１５…第２ＦＰＧＡ、１７…ＤＳＰ、１８…ラッチＡ、１９…カウンタＡ、２０…ラッチＢ、２１…カウンタＢ、２２…カウンタ用クロック発生器、２３…フラグ回路、２４…立ち上がりエッジ検出器、２５…パルスカウンタ、２６…メモリ、２７…第１加算器、２８…第１演算器、２９…第２演算器、３４…第２加算器、３５…セレクタ、３６…第１減算器、３７…補間タイミング判定器、３８…係数導出部、３９…第２減算器、４０…補間タイミング発生器、４１…補間処理器、４２…メモリ、４３…ＦＦＴ演算器、４４、４５…メモリ、４６、４７…シフタ、４８…切替器、４９…補間演算器
【図１】
0005203440.tif 000015
【図２】
0005203440.tif 000016
【図３】
0005203440.tif 000017
【図４】
0005203440.tif 000018
【図５】
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【図６】
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【図７】
0005203440.tif 000021
【図８】
0005203440.tif 000022
【図９】
0005203440.tif 000023
【図１０】
0005203440.tif 000024
【図１１】
0005203440.tif 000025
【図１２】
0005203440.tif 000026
【図１３】
0005203440.tif 000027