(57)【特許請求の範囲】
【請求項１】
半導体装置の各製造プロセスの後、前記各製造プロセスが適用されたパターンの所定の位置において、前記各製造プロセスの結果をモニターし、前記各製造プロセスの結果と所定の目標結果からの変動量をそれぞれ求め、
前記変動量のそれぞれから前記半導体装置の動作に及ぼす影響度をそれぞれ定量的に求め、
前記求められた定量的な影響度のそれぞれと予め設定された前記半導体装置の動作仕様の許容値とを比較することを特徴とする半導体装置の製造管理方法。
【請求項２】
半導体装置の各製造プロセスの後、前記各製造プロセスが適用されたパターンの所定の位置において、前記各製造プロセスの結果をモニターし、前記各製造プロセスの結果と所定の目標結果からの変動量をそれぞれ求め、
前記変動量のそれぞれから前記半導体装置の動作に及ぼす影響度をそれぞれ定量的に求め、
前記求められた定量的な影響度のそれぞれと予め設定された半導体装置の動作仕様の許容値とを比較し、
前記比較の結果が許容値から外れている場合、次工程のプロセスパラメータを変更することにより前記許容値を満たすかどうかを判定する
ことを特徴とする半導体装置の製造管理方法。
【請求項３】
半導体装置の各製造プロセスの後、前記各製造プロセスが適用されたパターンの所定の位置において、前記各製造プロセスの結果をモニターし、前記各製造プロセスの結果と所定の目標結果からの変動量をそれぞれ求め、
予め設定された半導体装置の動作仕様の許容値と前記変動量のそれぞれに対する前記半導体装置の動作に及ぼす影響度からプロセスの公差をそれぞれ求め、
前記求められた公差のそれぞれと前記求められた前記変動量のそれぞれとを比較することを特徴とする半導体装置の製造管理方法。
【請求項４】
前記公差は、設計情報に含まれるパターンの許容値をランク分けし、この分けられたランクに対応して保持されることを特徴とする請求項３記載の半導体装置の製造管理方法。
【請求項５】
前記動作仕様の許容値は、半導体装置の製造工程ごとに割り振られた誤差予算に基づき規定されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造管理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体装置の製造プロセスの実行を管理する半導体装置の製造管理方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、基板上に設計回路通りにパターンを形成することが困難になってきている。例えば半導体素子の微細化に対して露光装置の解像度は十分でなく、その結果、リソグラフィ工程において、パターンの転写品質が低下してしまう。また、解像度の低い露光装置を使用することにより、例えば露光量やフォーカスなどのプロセスパラメータの微小なばらつきがパターン転写品質を劣化させてしまう。このような製造プロセスにおけるパターン形状の劣化は、半導体装置の動作に多大な影響を及ぼすにも関わらず設計段階で考慮されていない。
【０００３】
従来技術の設計工程は、例えば論理設計であるＲＴＬ（Register transfer level）設計を行った後、配置配線を行い暫定的なパターンレイアウトが決定される。その後、暫定パターンレイアウトが半導体装置のタイミング仕様を満たしているか検査される。例えば信号配線、クロック信号配線に伝播される電気信号のタイミングを調べ、タイミングが所定の誤差内に収まっていることを確認するタイミングクロージャー工程が実行される。すなわち、タイミング解析を行うために配置された基本セルの遅延情報及び配線の寄生容量が予め抽出される。タイミングクロージャー工程では、これらの情報に基づき、電気信号のタイミングが解析され、信号配線、及びクロック配線間において、伝播される信号のタイミングに誤差がないか判定される。信号配線、及びクロック配線間のタイミングに問題がある場合、配置配線からやり直すことになる。また、タイミング解析において、タイミング誤差の影響が特に厳しい信号配線をクリティカルパスとして認識し、この信号配線は、半導体装置の動作確認テスト工程などで使用される。
【０００４】
リソグラフィ工程などにおいて、プロセスパラメータがばらつくことにより、半導体素子の形状が設計パターンと異なると、タイミングクロージャー工程で行ったタイミング合せ自体の信頼性が低下してしまう。例えばトランジスタの形状が変わったことによるトランジスタの容量とドレイン電流の変動や、配線としてのメタルの寸法が変わったことによる寄生容量の変動などにより、タイミングクロージャー工程では問題がなかったにもかかわらず、実際に製造された半導体素子では所定の動作周波数で動作不良を起こすことになる。また、プロセス変動を見越してタイミングに余裕を持たせて設計することも考えられる。しかし、これは半導体装置の集積度向上を妨げ、タイミングクロージャー工程に多大な時間を必要とするなどの理由から現実的ではない。
【０００５】
そこで、半導体装置の製造プロセスを管理する方法として、半導体装置の各製造プロセスの完了後に確認テストを行うことが考えられている。例えば露光プロセス後にレジスト寸法を測定し、規定値に仕上がっているか否かの確認が行われる。規定値からずれた結果だった場合、予め設定された寸法スペックと照合する。寸法スペックを満たしている場合は次工程へ進み、寸法スペックを満たさない場合はレジストが剥離され、再度露光プロセスが行われる。
【０００６】
なお、寸法スペックは例えば設計寸法に対して全てのパターンに対して目標値の±１０％以内といった非常に単純なものである。これらの数値は半導体装置の動作仕様であるところの信号線間のタイミングやリーク電流などとは直接の関連性がない。他の製造プロセスでも同様であり、測定されるプロセス結果のスペックは非常に単純な数値で表現されている。これらのスペックは半導体装置が仕様通りに動作することが分かっているという経験に基づいて決定される。そのため、スペックを満たしていても半導体装置の動作を保証できるわけではない。
【０００７】
また、例えば寸法スペックが満たされていない場合においても、半導体装置が動作する可能性もある。このような場合、良品であるにも関わらず不要な再処理を行ってしまったり、不良品として破棄されてしまったりすることになる。さらに、スペックはプロセス毎に同一の値が設定されており、非常に局所的な箇所が半導体装置の動作に影響する場合、同一のスペックを用いた動作判定では、十分なプロセス管理が困難である。
【０００８】
このように、従来のプロセス管理方法は、半導体装置の歩留り管理が適正に行われているとは言い難く、結果として半導体装置の製造コストが上がってしまうという課題を有している。
【０００９】
尚、関連技術として、特許文献１、及び特許文献２に記載された技術が知られている。
【特許文献１】特開２００６−４１１６４号公報
【特許文献１】特開２００５−３４６５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、半導体装置の歩留り管理を適正に行うことが可能な半導体装置の製造管理方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造管理方法の第１の態様は、半導体装置の各製造プロセスの後、前記各製造プロセスが適用されたパターンの所定の位置において、前記各製造プロセスの結果をモニターし、前記各製造プロセスの結果と所定の目標結果からの変動量をそれぞれ求め、前記変動量のそれぞれから前記半導体装置の動作に及ぼす影響度をそれぞれ定量的に求め、前記求められた定量的な影響度のそれぞれと予め設定された前記半導体装置の動作仕様の許容値とを比較することを特徴とする。
【００１２】
本発明の半導体装置の製造管理方法の第２の態様は、半導体装置の各製造プロセスの後、前記各製造プロセスが適用されたパターンの所定の位置において、前記各製造プロセスの結果をモニターし、前記各製造プロセスの結果と所定の目標結果からの変動量をそれぞれ求め、前記変動量のそれぞれから前記半導体装置の動作に及ぼす影響度をそれぞれ定量的に求め、前記求められた定量的な影響度のそれぞれと予め設定された半導体装置の動作仕様の許容値とを比較し、前記比較の結果が許容値から外れている場合、次工程のプロセスパラメータを変更することにより前記許容値を満たすかどうかを判定することを特徴とする。
【００１３】
本発明の半導体装置の製造管理方法の第３の態様は、半導体装置の各製造プロセスの後、前記各製造プロセスが適用されたパターンの所定の位置において、前記各製造プロセスの結果をモニターし、前記各製造プロセスの結果と所定の目標結果からの変動量をそれぞれ求め、予め設定された半導体装置の動作仕様の許容値と前記変動量のそれぞれに対する前記半導体装置の動作に及ぼす影響度からプロセスの公差をそれぞれ求め、前記求められた公差のそれぞれと前記求められた前記変動量のそれぞれとを比較することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体装置の歩留り管理を適正に行うことが可能な半導体装置の製造管理方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の設計フローを示しており、パターンレイアウトの局所的な位置毎にプロセスパラメータの変動結果を割り当て、これらの変動がデバイス特性に及ぼす影響度を見積もることにより、半導体装置の歩留まりを適正化可能としている。
【００１７】
図１に示すように、先ず、半導体装置の論理設計であるＲＴＬ設計が行われる（Ｓ１）。このＲＴＬ設計に従って配置配線が行われ（Ｓ２）、フォトマスクの原画となる暫定パターンレイアウトが形成される（Ｓ３）。
【００１８】
この暫定パターンレイアウトから例えばリソグラフィやエッチングのシミュレーションが行われ、暫定パターンレイアウトが半導体基板上で実現される形状が予想される（Ｓ４）。このシミュレーション（Ｓ４）は、プロセス毎に、ばらつきがあることを考慮して、プロセスパラメータの変動量を含めて実行される。これらプロセスパラメータの変動量は、予め例えばデータベース（Ｓ５）に記憶されている。
【００１９】
シミュレーションによって得られた結果はプロセス毎に異なっている。例えばリソグラフィやエッチングのシミュレーションであれば、基板上に形成されるパターン形状であり、イオン注入プロセスであれば、スイッチング電圧、オン電流、オフ電流などのデバイス特性となる。これらのプロセスシミュレーションを複数の条件に基づいて行い、各プロセスの変動量に対して得られる結果は、プロセスパラメータの変動量に対する感度情報としてデータベース（Ｓ６）に格納される。感度情報の生成については後述する。
【００２０】
次に、上記プロセスシミュレーションで算出され、データベース（Ｓ６）に記憶された感度情報と、実際のプロセスパラメータ変動を用いて半導体装置の仕様を満たすかどうかが確認される。
【００２１】
この際、プロセスパラメータにおいて、特に半導体装置の仕様に影響を及ぼすプロセスのパラメータを含めて変更する。複数プロセスを考慮する場合は、プロセス毎の変動をマトリックス状に組み合わせても良い。プロセスパラメータの変動の組み合わせが決定した後、データベース（Ｓ６）を用いてプロセスパラメータの変動に対する結果が導出される。その結果、半導体装置の特性に及ぼす影響度を定量化することができる。この影響度が半導体装置の仕様を満たしている場合、実際の製造でも良好な歩留が取得できることが予想される。このため、暫定パターンレイアウトは確定パターンレイアウトとなる。一方、非常に発生頻度の高いプロセスパラメータ変動の組み合わせで半導体装置の仕様を満たさなかった場合、歩留が低いことが予想される。このため、特に影響の大きい箇所を修正するため、配置配線を再度実行し、暫定パターンレイアウトを再度生成することになる。
【００２２】
具体的には、図１に示すように、暫定パターンレイアウト（Ｓ３）及びデータベース（Ｓ６）に記憶された感度情報から、例えばリソグラフィプロセスの変動を考慮したパターンの形状が求められる（Ｓ７ａ１）。この求められた形状から基本セルとしてのフリップフロップ回路の遅延情報や配線の寄生容量が抽出される（Ｓ７ａ２，Ｓ７ａ３）。次に、暫定パターンレイアウトが半導体装置のタイミング仕様を満たしているか否かを示すタイミング解析が行われる（Ｓ７ａ４）。
【００２３】
タイミング解析の一例としては、タイミングクロージャー工程があり、このタイミングクロージャー工程により、例えば、配線同士の信号の伝播タイミング（又は遅延情報）を調べ、タイミング（又は遅延情報）が所定の誤差内に収まっていることが確認される。
【００２４】
この後、タイミング解析の結果が、半導体装置が仕様を満たすか否か判定される（Ｓ７ａ５）。この判定により、タイミング解析の結果が、半導体装置の仕様を満たしている場合、実際の製造でも良好な歩留まりを得ることができるため、暫定パターンレイアウトが確定パターンレイアウトとされる（Ｓ８）。
【００２５】
一方、判定により、タイミング解析の結果が、半導体装置の仕様を満たさない場合、半導体装置の歩留りが低いことが予想されるため、制御が配置配線工程（Ｓ２）に移行され、配置配線及び暫定パターンレイアウト（Ｓ３）が再度実行される。
【００２６】
また、複数プロセスを考慮する場合は、プロセス毎の変動をマトリックス状に組み合わせても良い。すなわち、図１に示すステップ（Ｓ７ａ１）は、暫定パターンレイアウト（Ｓ３）及びデータベース（Ｓ６）の感度情報から、リソグラフィプロセスの変動を考慮したパターン形状を求めた。
【００２７】
これに対して、ステップ（Ｓ７ｂ１）は、暫定パターンレイアウト（Ｓ３）及びデータベース（Ｓ６）の感度情報から、例えばエッチングプロセスの変動を考慮したパターン形状を求められる。この求められた形状から基本セルの遅延情報や配線の寄生容量が抽出される（Ｓ７ｂ２，Ｓ７ｂ３）。次に、暫定パターンレイアウトが半導体装置のタイミング仕様を満たしているか否かを示すタイミング解析が行われる（Ｓ７ｂ４）。
【００２８】
この後、タイミング解析の結果が、半導体装置が仕様を満たすか否か判定される（Ｓ７ｂ５）。この判定により、タイミング解析の結果が、半導体装置の仕様を満たしている場合、実際の製造でも良好な歩留まりを得ることができるため、暫定パターンレイアウトが確定パターンレイアウトとされる（Ｓ８）。
【００２９】
一方、判定により、タイミング解析の結果が、半導体装置の仕様を満たさない場合、半導体装置の歩留りが低いことが予想されるため、制御が配置配線工程（Ｓ２）に移行され、配置配線及び暫定パターンレイアウト（Ｓ３）が再度実行される。
【００３０】
上記第１の実施形態によれば、暫定パターンレイアウトのプロセスパラメータにパラメータの変動量を含めてプロセスシミュレーションを行い、その結果生成されるパターン形状から半導体装置への影響度を定量化した。このため、各プロセスによるプロセスパラメータの変動を定量化することが可能となる。この影響度及び暫定パターンレイアウトに基づき、プロセスによる変動を考慮した形状が選択され、タイミング解析が行われる。
【００３１】
すなわち、プロセスパラメータの変動による半導体装置への影響度を予測することによって、暫定パターンレイアウトのパターン形状そのものではなく、半導体装置が動作するか否かで評価される。このため、プロセスによりパターン形状が変化した場合においても、最終的に半導体装置として動作可能でれば、良品として扱われる。したがって、不良品の発生を抑えることができ、歩留りの高い設計パターンを確定することが可能となる。
【００３２】
また、プロセスパラメータ変動による影響度を、予めデータベース（Ｓ６）に記憶することにより、高価で長時間を要するプロセスシミュレーションを繰り返す必要がない利点を有している。
【００３３】
図２、図３は、図１に示す感度情報の導出方法の一例を示している。ここでは主に、露光プロセスにおけるエッジ位置の感度情報を導出する方法について説明する。
【００３４】
図１に示すステップＳ３において、暫定パターンレイアウトが決定した場合、そのパターンレイアウトを用いて、光近接効果補正（ＯＰＣ：Optical Proximity Correction）等が実行され、マスクパターンが決定される。この後、想定される露光量の少なくとも２種類が選択され、これらの条件でリソグラフィシミュレーションとしてのプロセスシミュレーションが実行される（Ｓ４）。
【００３５】
シミュレーション結果として、図２に示す形状情報が取得される。図２は、ＭＯＳトランジスタのゲートパターンに関するリソグラフィシミュレーションであり、破線で示す設計パターンに対して、露光量１、露光量２で示すシミュレーション結果としての形状情報が得られる。
【００３６】
図３は、図２で得た形状情報から得た露光量とエッジ位置の誤差との関係を示すグラフであり、横軸にプロセスパラメータとしての露光量の変動量、縦軸に露光量の変動の結果生じるパターンのエッジ（edge）位置の誤差を示している。エッジ位置は図２に示す通りである。このグラフにおいて、各直線の傾きがエッジ位置の感度情報を示しており、各エッジ位置が露光量によって、どのように変動するかが分かる。
【００３７】
例えばエッジ１は、露光量の変動に対して大きくエッジ位置が変動するが、エッジ２は露光量に対するエッジ位置の変動量がエッジ１に比べて小さい。また、同一エッジでもエッジ変動量が異なる場合は、エッジ２とエッジ３のように、露光量に応じてエッジ位置誤差を別々に定義しても良い。例えば設計パターンのエッジ上に一定間隔おきに感度情報を測定するポイントを配置し、近接するエッジで一定値以内の感度情報を統合すれば、効率良く感度情報を蓄積することが可能である。
【００３８】
また、上記例は、露光量をプロセスパラメータとしてエッジ位置の感度情報を求めた。しかし、これに限らず、複数プロセスのプロセスパラメータを変動させて感度情報を取得することも可能である。例えばフォーカスパラメータに変動を加え、さらに露光量を変動させて露光量に対するエッジ位置の感度情報を導出することも可能である。
【００３９】
図４は、上記のようにして求められた感度情報のデータベースを示している。このデータベースは、例えば各エッジ位置を示す番号（edge No.）に対して、露光量感度、焦点感度（Focus 感度）、エッチング時間が保持される。このプロセス変動に対する感度情報と、実際に製造工程で想定されるプロセス変動の具体的な数値を用いて、図５のような形状を予測することが可能となる。この形状を基に、注目するデバイス特性に与える影響度を定量的に評価することが可能となる。
【００４０】
なお、このような方法を用いれば、プロセスパラメータの変動による感度情報は分かっているが、デバイス特性に与える影響度が判断できないプロセス担当者と、デバイス特性に与える影響度は分かっているが、プロセスパラメータの変動による感度情報を判断できない設計担当者との間で情報の共有化が可能となる。したがって、簡便にプロセスパラメータの変動による結果を予測できるため、設計時に半導体特性の仕様を満たせるかどうかを正確かつ迅速に予測可能となる。
【００４１】
上記第１の実施形態によれば、暫定パターンレイアウトより、プロセス変動を考慮した形状を求め、この求められた形状より、基本セルの遅延情報や寄生容量を抽出してタイミング解析を行っている。このため、パターンの寸法仕様を満足していなくとも、タイミング解析の結果、最終的に半導体装置の動作仕様を満たしていれば、良品として扱うことができる。したがって、従来のように、パターンの寸法仕様のみを判定する場合に比べて、製品の歩留まりを向上させることができる。
【００４２】
（第２の実施形態）
次に、第２の実施形態について説明する。
【００４３】
半導体装置の製造工程は、露光プロセスや、イオン注入プロセス、エッチングプロセスなど様々なプロセスを含んでいる。これらのプロセスにおいて、例えば配線パターンの寸法が設計値からの誤差を含む場合、この誤差に応じて信号の伝播遅延が生じる。従来、このような誤差が生じた場合においても、半導体装置としての動作が得られるよう、最もクリティカルなパスを基準として許容誤差が定められていた。このため、クリティカルパス以外の配線パターンの場合、許容誤差以上の誤差が生じていても半導体装置として動作させることが可能であるにも拘わらず、許容誤差を越えた場合、その配線を含む半導体装置は不良として扱われる。具体的には、従来の場合、クリティカルパスとしての配線パターンの寸法の許容誤差が、例えば１０％に定められている場合、クリティカルパス以外の配線パターンの寸法の許容誤差は、１５％でも可能であるにも拘わらず、１０％に定められていた。したがって、歩留まりが低下する原因となっている。
【００４４】
第２の実施形態の概要は次の通りである。確定パターンレイアウトに基づき、半導体装置の各プロセスが実行された場合において、各プロセス後、プロセス変動量として例えばパターンの寸法が測定され、この測定された寸法と設計値との誤差が信号の伝播タイミングにどの程度影響を及ぼすかが算出される。このため、寸法誤差に対応した信号の伝播タイミングの変化が敏感度として予め算出され、データベースに保持されている。この敏感度を用いて測定された寸法誤差から信号の伝播タイミングに変化され、この変換された伝播タイミングがプロセス毎に設定されたデバイススペックの許容範囲内であるかどうかが判定され、この判定結果に従って製造プロセスの進行が制御される。
【００４５】
尚、プロセス変動は、寸法誤差に限定されるものではなく、例えばイオン注入プロセスであれば、測定された不純物イオンのドーズ量の誤差がプロセス変動に相当し、例えばＣＭＰプロセスの場合、プロセス後、測定された膜厚の誤差がプロセス変動に相当する。
【００４６】
図６は、第２の実施形態に係る半導体装置の製造管理方法を示している。
【００４７】
図６において、図１に示す確定したパターンレイアウト（Ｓ８）に基づき、半導体装置の各製造プロセスが順次実行される。すなわち、例えばＯＰＣ（Optical Proximity Correction）／ＭＤＰ(Mask Data Processor)プロセス１１、フォトマスク製造プロセス１２、露光プロセス１３、イオン注入プロセス１４、エッチングプロセス１５、ＣＭＰプロセス１６が順に行われる。これらプロセスの実行は、各プロセスの終了毎にプロセス結果がデバイスに与える影響を判断して行われる。
【００４８】
すなわち、これらプロセスが実行された場合、各プロセス結果としてのパターンの寸法や不純物のドーズ量、或いは膜厚が測定され、これら測定と設計値との誤差（変動量）が求められる。これら誤差が敏感度に基づきデバイス影響度としての信号伝播タイミングに変換され、この伝播タイミングがデバイススペックの許容範囲内か否かが判別される。
【００４９】
具体的には、例えば露光プロセス１３の場合、現像後、半導体基板上のレジスト寸法が図示せぬＳＥＭ（Scanning Electron Microscope）等を用いて測定される。この測定された寸法と設計値との誤差が記憶部１７に記憶される。露光プロセスの敏感度は、設計段階において、予め設計値からの誤差に対して求められ、記憶部１８にデータベースとして記憶されている。この記憶部１８に記憶された敏感度に基づき、測定されたレジスト寸法の誤差が信号の伝播タイミングに変換される。すなわち、例えば測定された寸法誤差と敏感度の積が求められる。このような手法を用いることにより、露光プロセスの結果が半導体装置の信号伝播タイミングに及ぼす影響を見積もることが可能となる。レジストパターンの寸法測定を行い、その設計寸法からの誤差を抽出し、この誤差と誤差に対する信号タイミングの敏感度との積が信号の伝播タイミングへの影響となる。
【００５０】
この後、予めデータベース化された露光プロセス１３におけるデバイススペックが、例えばプロセス毎に設けられた記憶部１９から読み出され、判定部２０において、変換された信号の伝播タイミングがデバイススペックの許容値の範囲内かどうかが判定される。この結果、信号の伝播タイミングがデバイススペックの許容誤差の範囲内である場合、すなわち、誤差予算の範囲内である場合、露光プロセス１３は良好と判断され、次工程、すなわち、イオン注入プロセス１４へと進む。
【００５１】
また、判定の結果、許容誤差の範囲外であった場合、例えば露光プロセス１３のやり直しが可能か判断され、可能な場合露光プロセスが再度実行される。
【００５２】
上記デバイスペックは、例えばパターンレイアウトを確定する際に行われるタイミングクロージャー工程で行われた結果を元に決定される。
【００５３】
図７はタイミングクロージャー工程を示している。図７に示すように、設計段階において、半導体装置の配線ネット毎にタイミングのマージン（余裕量）が定量化される。複数の配線のうち、例えばタイミングマージンが１０（psec）以下であり、タイミングの厳しいクリティカルパス（ＮｅｔＡ）と、タイミングマージンが５０（psec）以上であり、タイミングマージンの大きいマージンパス（ＮｅｔＢ）とが決定される。
【００５４】
一方、半導体装置全体の設計マージンが５０（psec）である場合、ＮｅｔＡのタイミングマージンは６０（psec）、ＮｅｔＢのタイミングマージンは１００（psec）となる。半導体装置の製造工程で生じるプロセスばらつきの結果、各配線のタイミングが、予め定められたこれらタイミングマージンの範囲内であれば、半導体装置はデバイススペックを満たした良品となる。
【００５５】
半導体装置の製造工程は、図６に示すように複数の工程により構成され、製造工程を経ることによりプロセスの誤差が累積される。例えばゲートパターンの形成工程において、デバイススペックの５０％の誤差が割り当てられているとする。この割り当てられたデバイススペックは、図８に示すように、ゲートパターンの形成工程を構成する各プロセスに誤差予算として振り分けられる。この誤差予算の累積は５０％である。この誤差分配に基づき、ＮｅｔＡ、ＮｅｔＢに対して具体的なデバイススペックが決定される。
【００５６】
図９は、ＮｅｔＡ、ＮｅｔＢに対する各プロセスにおけるデバイススペックの例を示している。図９に示すように、各プロセスに対応してＮｅｔＡ、ＮｅｔＢに対するタイミングマージンが設定されている。
【００５７】
図６に示すように、例えば露光プロセス１３が完了した時点において、ＳＥＭなどを用いてゲートパターンの寸法が測定され、この測定された寸法誤差が敏感度に基づき信号の伝播タイミングに変換され、タイミングへの影響が求められる。この結果と、図９に示す露光プロセスのデバイススペックとが比較される。ＮｅｔＡに属するゲートパターンの場合、信号の伝播タイミングがデバイススペックとしての２１．４（psec）以下であれば合格となり、ＮｅｔＢに属するゲートパターンの場合、信号の伝播タイミングがデバイススペックとしての３５．７（psec）以下であれば合格となり、次の工程へ進むことができる。
【００５８】
尚、図７に示す設計された回路、及びタイミング情報からクリティカルパスとマージンパスに該当するパターンが抽出され、これらパターンの各プロセス工程における誤差範囲が規定される。図７に示すＯＰＣ／ＭＤＰの場合、クリティカルパスの寸法誤差の範囲は、例えば±０．５０ｎｍであり、マージンパスの寸法誤差の範囲は、例えば−０．５０〜＋０．８３ｎｍとなる。
【００５９】
また、このパターンの寸法誤差の範囲と上記タイミングマージンから各プロセス後におけるパターンのデバイス影響度としての感度情報を求めることも可能である。すなわち、パターンの寸法誤差とタイミングとの関係を係数として求めることができる。
【００６０】
上記第２の実施形態によれば、各プロセスにおいて、プロセス結果としての寸法や不純物イオンのドーズ量などを測定し、この測定された寸法の誤差をデバイス影響度に基づき、信号の伝播タイミングに変換し、この伝播タイミングがデバイススペックの許容範囲内かどうかを判定することにより、半導体装置の各プロセスの良否を判定している。第２の実施形態のようなプロセス管理は、半導体装置の動作に関する直接的な管理であるため、不良品を早期に発見し、且つ良品を不良品と判定する誤認を最小限とすることができる。このため、従来のように、半導体装置の特性と直接関係無い物理量、例えばパターン寸法や不純物イオンのドーズ量などが許容値の範囲内であるかどうかを判定する場合に比べて、正確にデバイスの良否を判断することができるため、歩留まりを向上することが可能である。
【００６１】
（第３の実施形態）
上記第２の実施形態において、各プロセスに対応するデバイススペックは、プロセス毎に管理されていた。これに対して、第３の実施形態は、各プロセスに対応するデバイススペックを一括して管理することを特徴としている。
【００６２】
図１０は、第３の実施形態に係るプロセス管理方法を示すものであり、第２の実施形態と同一部分には同一符号を付している。
【００６３】
第３の実施形態に係るプロセス管理方法は、デバイススペックをプロセス毎に固定化して設定するのではなく、誤差の予算管理や分配などをより柔軟に行うためにデータベースを用いることを特徴としている。すなわち、図１０に示すデータベース３１には、半導体装置が形成されるウェハ毎のプロセスの結果、各プロセスのデバイススペック、及び各デバイススペックに及ぼす影響が全て保存されている。
【００６４】
各プロセスが完了する度にデータベース３１から工程毎に決定されるデバイススペックが呼び出され、第２の実施形態と同様にデバイス影響度に基づき変換された信号の伝播タイミングとデバイススペックとが判定部２０において比較、判定される。
【００６５】
前記第２の実施形態において、例えばＣＭＰプロセス１６終了後、判定部２０ａにおける判定の結果、デバイススペックを満たさない場合、次工程に進むことができなかった。
【００６６】
これに対して、第３の実施形態の場合、判定部２０ａの判定の結果、デバイススペックを満たさない場合においても、次工程へ進むことを可能としている。すなわち、次工程のプロセスパラメータを変更することにより、デバイススペックを満たすことができる可能性がある場合、データベース３１から変更された次工程のプロセスパラメータ３２を出力し、次工程へ進むことを可能としている。
【００６７】
具体的には、例えば複数の配線層で構成される半導体装置を作成する工程において、ウェハの第２の配線層のパターンが露光量のばらつきにより規定値より細く形成されたとする。この場合、第２の配線層の形成工程における全てのデバイススペックを満たすことはできない。しかし、第２の配線層の上に形成される第３の配線層のパターンを、第２の配線層の形成結果を補完して規定値より太く形成することができれば、第３の配線層の形成工程における全てのデバイススペックを満たすことが可能である。
【００６８】
この場合、図１１に示すデータベース３１内の処理プログラムにより、例えば次のような動作が実行される。先ず、データベース３１内に格納された次工程以降のデバイススペックとデバイス影響度、及びプロセス条件が検索される（Ｓ４１）。この検索されたプロセス条件が、現在の工程のプロセス結果に基づき変更される（Ｓ４２）。すなわち、第２の配線層の上に形成される第３の配線層のパターンを規定値より太く形成するようプロセス条件が変更される。次に、この変更されたプロセス条件に基づき形成される第３の配線層のパターンが、次工程によりデバイススペックを満足するかどうか判定される（Ｓ４３）。この判定の結果、デバイススペックを満足する場合、次工程の最適なプロセスパラメータが出力され（Ｓ４４）、当該ウェハは次工程へと進む。次工程では、指示された最適パラメータに基づき、処理が実行される。
【００６９】
また、デバイススペックを満足する確率が小さい場合、再処理が可能かどうか判定される（Ｓ４５）。この結果、再処理が可能である場合、現在の処理が繰り返され、再処理が不可能な場合、その半導体装置が不良と認定される。
【００７０】
上記説明は、ＣＭＰプロセス１６を例に説明した。しかし、これに限らず、例えば露光プロセスやイオン注入プロセス、エッチングプロセスなどのプロセスに適用することが可能である。
【００７１】
上記第３の実施形態によれば、半導体装置が形成されるウェハ毎のプロセスの結果、各プロセスのデバイススペック、及び各デバイススペックに及ぼすデバイス影響度が全て格納されるデータベース３１を有し、各プロセスのデバイススペックは、データベース３１から出力される。しかも、プロセス毎にプロセス結果とデバイススペックとを照合するだけでなく、あるプロセス結果とデバイススペックとを照合し、照合結果がデバイススペックを満たさない場合、次工程以降で最終的なデバイススペックを満たせるかどうかを判定し、次工程以降で最終的なデバイススペックを満たせる場合、ウェハを破棄することなく製造を続行可能としている。すなわち、フィードフォワードにより、最終的なデバイススペックを満足させることを可能としている。したがって、半導体装置の歩留まりを一層向上することが可能である。
【００７２】
（第４の実施形態）
図１２は、第２の実施形態の変形例としての第４の実施形態を示している。図１２において、図６と同一部分には同一符号を付している。
【００７３】
上記第２の実施形態の場合、各プロセスの終了後、プロセス結果としてのパターン寸法等を測定し、この測定結果をデバイス影響度に基づきデバイス動作に及ぼす信号の伝播タイミングに変換し、この変換結果とデバイススペックとを比較し、当該プロセスの可否を判断した。
【００７４】
これに対して、第４の実施形態は、図１２に示すように、例えばプロセス毎に設けられた記憶部１９に記憶されたデバイススペックと、記憶部１８に記憶されたデバイス影響度を用いて、各プロセスに許容される公差が生成される。この公差と例えば寸法誤差とが各プロセスの判定部２０において比較され、寸法誤差が公差の範囲内であるかどうかが判定される。この結果、寸法誤差が公差の範囲内であれば、次工程に進む。同様にして、ドーズ量や膜厚等も測定誤差と公差が比較される。
【００７５】
具体的には、例えばゲートパターン形成工程におけるＯＰＣ／ＭＤＰ工程において、デバイススペックは、図９に示す通りであり、ＮｅｔＡ、ＮｅｔＢに対してそれぞれ３．０（psec）、５．０（psec）である。ゲートパターンのデバイス影響度、つまりデバイスパターンの寸法誤差がタイミングに与える影響度が６．０（psec/nm）とすると、ＮｅｔＡに属するゲートパターンの公差は３．０／６．０＝０．５（nm）であり、ＮｅｔＢに属するゲートパターンの公差は５．０／６．０＝０．８３（nm）となる。これらはタイミングによる公差であり、ゲートパターンが太くなる方向に限定したものである。
【００７６】
一方、ゲートパターンが細くなる場合、別のデバイススペックであるゲートリーク電流によって公差が規定される。リーク電流のデバイススペックとゲート寸法のリーク電流影響度からＮｅｔＡ、ＮｅｔＢに拘わらず、０．５（nm）という値が規定される。このようにしてＮｅｔＡのゲート寸法の公差は、−０．５〜＋０．５（nm）の範囲がスペックとなり、ＮｅｔＢに属するゲートは−０．５〜＋０．８３（nm）の範囲がスペックとなる。
【００７７】
第４の実施形態によれば、デバイススペックを観測可能な値としての公差に変換することができる。このため、公差を用いて、各プロセスの良否を容易に判定することができるため、工程の管理を容易化できる。
【００７８】
また、公差が明確になることにより、製造工程におけるオーバースペックを回避でき、必要以上に厳密な管理を防止できる。このため、製造コストを低減することが可能となる。図７に示すＯＰＣ／ＭＤＰは、所望のパターン形状が得られるよう繰り返し計算を行う必要がある。しかし、所望のパターン形状が公差により適正に与えられることで、例えばＮｅｔＢに属するゲートパターンは、スペックの範囲が広いため繰り返し計算回数を減らすことが可能となる。
【００７９】
（簡便な公差生成方法）
次に、図１３を参照してより設計情報から簡便に公差を生成する方法について説明する。前述したように、タイミングクロージャー工程によって各Ｎｅｔのタイミングマージンが算出される。第２の実施形態では、これらのタイミングマージンの具体的な数字からデバイススペックを決定した。
【００８０】
これに対して、本例ではこれらのタイミングマージンを具体的な数字ではなく、一定の範囲でグループ化してランク分けを行う。すなわち、図１３に示すように、記憶部４１は、設計情報としての配線（Ｎｅｔ）毎のタイミングマージンが記憶されている。ランク付け部４２は、記憶部４１からＮｅｔ毎のタイミングマージンを取り出し、タイミングマージンをランク付けする。例えばタイミングマージンが３０（psec）以下のＮｅｔをランク（１）、それ以上の余裕を持つＮｅｔをランク（２）とする。
【００８１】
例えば図７に示す例において、タイミングマージンが１０（psec）であるＮｅｔＡはランク（１）に属し、タイミングマージンが５０（psec）であるネットＢはランク（２）に属する。本例では便宜的に２つのランクに分けたがこれに限定されるものではなく、それ以上のランクに分けることも可能である。
【００８２】
このようにランク分けされたＮｅｔ情報はデータベース４３に格納される。
【００８３】
ランク／公差図形（公差パターン）変換部４４は、記憶部４５に記憶された公差とランクを関係付けるテーブルに基づき、データベース４３のランク分けされたＮｅｔ情報を公差図形に変換する。
【００８４】
記憶部４５に記憶されたテーブルは、次のようにして生成される。例えばランク（１）に属する図形の公差を生成する場合、ランク（１）はタイミングマージンが０〜３０（psec）であるから、設計マージン５０（psec）を加えた５０〜８０（psec）が満たすべきデバイススペックである。
【００８５】
そこで、最も厳しい数値である５０（psec）を満たす公差が発生される。この公差を満たすことができればランク（１）に属するＮｅｔは全てデバイススペックを満たすことになる。例えばゲートパターンのＯＰＣ／ＭＤＰ工程に関しては、図８に示すように、５％の誤差予算が割り当てられている。このため、５０×０．０５＝２．５（psec）がデバイススペックとなる。ゲートパターン寸法の変動に対するタイミングの変化量は、６．０（psec/nm）であるため、公差は、３．５／６．０＝０．４２（nm）となる。
【００８６】
また、ランク（２）に属するＮｅｔに関しては、タイミングマージンが３０（psec）以上あるため、最も厳しいＮｅｔでも設計マージンを加えた８０（psec）を満たす公差を発生する。上記と同様にゲートパターンのＯＰＣ／ＭＤＰ工程に関しては、５％の誤差予算が割り当てられている。このため、８０×０．０５＝４．０（psec）がデバイススペックとなる。ゲートパターン寸法の変動に対するタイミングの変化量は、６．０（psec/nm）である。したがって、公差は、４．０／６．０＝０．６７（nm）となる。
【００８７】
これらの計算が予め行われ、ランク（１）は０．４２（nm）の公差、ランク（２）は０．６７（nm）の公差というように、ランクと公差が関連付けられ、記憶部４５にテーブルとして記憶される。
【００８８】
ランク／公差図形変換部４４は、記憶部４５に記憶されたランクと公差の関係示すテーブルを用いて、データベース４３に記憶されたランク別のネット情報から各プロセスに応じた公差図形に変換する。この変換された公差図形は、各工程に対応する記憶部４６に記憶される。
【００８９】
本例によれば、設計タイミングなどの数値をランクとして分類して保持しているため、データベース４３の容量を削減することができる。
【００９０】
また、ランクと公差の関係はテーブル形式で記憶部４５に記憶させることができるため、ランクと公差の変換を非常に簡便に行うことができる。
【００９１】
（敏感度の生成方法）
次に、図１４、図１５（ａ）（ｂ）を参照して上記第２の実施形態で述べた半導体装置の特性を規定する物理量としての敏感度の生成方法について説明する。
【００９２】
例えば図１４に示すような配線パターンは、タイミングクロージャー工程を行う前に寄生容量、抵抗値などが抽出される。その際、配線パターンのエッジ（edge）毎に摂動を施すことで、対象エッジが単位長さ変動した場合における容量及び抵抗値の変動を算出することができる。
【００９３】
図１５（ａ）に示す配線容量、寄生容量抽出結果は、タイミングクロージャー工程の前に抽出されたエッジ長と配線容量や寄生容量の関係を示す変換テーブルの一例を示している。この変換テーブルが敏感度を示しており、この変換テーブルを用いて、配線パターンのエッジ長を単位長、例えば５ｎｍ変化させた場合、容量及び抵抗値がどのよう様な値になるかを求めることができる。さらに、そのエッジを含む配線（Ｎｅｔ）に接続されるフリップフロップ回路間の全容量、全抵抗値も算出することが可能である。
【００９４】
例えばクリティカルパスに属する配線パターンの測定を行うことにより、各エッジの変動量が分かる。これらの結果から当該クリティカルパスの容量、抵抗値の仕上がり値を予測できる。配線の容量及び抵抗値とタイミングの関係は周知であるため、容量及び抵抗値がタイミングに及ぼす影響を算出できる。したがって、タイミングがデバイススペックを満たしているかどうかの判定が可能となる。
【００９５】
尚、上記各実施形態において、半導体装置の動作仕様は、信号の伝播タイミングに基づいて規定したがこれに限定されるものではなく、例えばＩＲ−ＤＲＯＰ（電圧降下）、リーク電流量、クロストークノイズのうち少なくとも１つを用いることが可能である。
【００９６】
また、半導体装置の特性を規定する物理量は、パターンの線幅に限定されるものではなく、例えばパターン間の寸法、エッジの相対的な位置、膜厚、不純物のドーズ量のいずれかを用いることが可能である。
【００９７】
さらに、上記実施形態において、半導体装置の製造プロセスは、マスクの製造プロセスを含むものである。
【００９８】
その他、本発明は上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００９９】
【図１】第１の実施形態に係る半導体装置の製造管理方法を示すフローチャート。
【図２】プロセス変動に対する感度情報の導出方法の一例をものであり、露光量とパターンのエッジ位置を示す図。
【図３】プロセス変動に対する感度情報の導出方法の一例をものであり、露光量とパターンのエッジ位置誤差の関係を示す図。
【図４】感度情報のデータベースを示す図。
【図５】図４に示す感度情報から予測される露光量とパターンのエッジ位置を示す図。
【図６】第２の実施形態に係る半導体装置の製造管理方法を示す構成図。
【図７】タイミングクロージャー工程を示す図。
【図８】ゲートパターンの形成工程を構成する各プロセスと誤差予算の関係を示す図。
【図９】ネットに対する各プロセスにおけるデバイススペックの例を示す図。
【図１０】第３の実施形態に係る半導体装置の製造管理方法を示す構成図。
【図１１】プロセスパラメータの変更方法の一例を示すフローチャート。
【図１２】第４の実施形態に係る半導体装置の製造管理方法を示す構成図。
【図１３】設計情報から公差を生成する方法の一例を示す構成図。
【図１４】配線パターンの敏感度を説明するために示す図。
【図１５】配線パターンの敏感度を説明するために示す図。
【符号の説明】
【０１００】
１１…リソグラフィプロセス、１２…フォトマスク製造プロセス、１３…露光プロセス、１４…イオン注入プロセス、１５…エッチングプロセス、１６…ＣＭＰプロセス、１７、１８、１９…記憶部、２０…判定部、３１、４３…データベース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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