(57)【特許請求の範囲】
【請求項１】
（ｘ１）第１の主面を有する半導体基板；
（ｘ２）前記半導体基板の前記第１の主面のチップ領域に設けられた第１の動作電圧を有する第１のＣＭＩＳ集積回路部；
（ｘ３）前記第１のＣＭＩＳ集積回路部に設けられた第１のＮチャネルＭＩＳＦＥＴ群；
（ｘ４）前記第１のＣＭＩＳ集積回路部に設けられた第１のＰチャネルＭＩＳＦＥＴ群、
を含む半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の前記第１の主面の上方に、前記第１のＮチャネルＭＩＳＦＥＴ群および第１のＰチャネルＭＩＳＦＥＴ群のそれぞれのゲート電極を形成する工程；
（ｂ）前記半導体基板の前記第１の主面上において、前記ゲート電極に対応するゲート長を計測する工程；
（ｃ）前記ゲート電極の上面及び両側面を含む前記半導体基板の前記第１の主面上に、オフセット・スペーサ絶縁膜となるべき第１の絶縁膜を成膜する工程；
（ｄ）前記半導体基板の前記第１の主面上において、前記第１の絶縁膜の平坦部の膜厚を光学的に計測することにより、前記オフセット・スペーサ絶縁膜の膜厚に対応する前記第１の絶縁膜の膜厚を計測する工程；
（ｅ）前記工程（ｄ）の後、前記第１の絶縁膜に対して、前記ゲート電極の前記両側面に前記オフセット・スペーサ絶縁膜を残すように、異方性ドライ・エッチングを施す工程；
（ｆ）前記工程（ｅ）の後、計測された前記ゲート長および前記膜厚に対応して定められるドーズ量にしたがって、前記第１のＮチャネルＭＩＳＦＥＴ群において、Ｐ型不純物からなるＰハロー領域を形成するためのイオン注入を実行する工程；
（ｇ）前記工程（ｅ）の後、計測された前記ゲート長および前記膜厚に対応して定められるドーズ量にしたがって、前記第１のＰチャネルＭＩＳＦＥＴ群において、Ｎ型不純物からなるＮハロー領域を形成するためのイオン注入を実行する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部。
【請求項３】
請求項１に記載の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部;
（ｘ６）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第２の動作電圧よりも高い第３の動作電圧を有する第３のＣＭＩＳ集積回路部。
【請求項４】
請求項１に記載の半導体集積回路装置の製造方法において、前記工程（ｂ）は、前記工程（ａ）の後であって、前記工程（ｃ）よりも前に、実行される。
【請求項５】
請求項１に記載の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部、
ここで、前記第２のＣＭＩＳ集積回路部に対するハロー・イオン注入は、前記工程（ｃ）よりも前に実行される。
【請求項６】
請求項１に記載の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部、
ここで、前記第２のＣＭＩＳ集積回路部は第２のＮチャネルＭＩＳＦＥＴ群を含み、この第２のＮチャネルＭＩＳＦＥＴ群は閾値電圧の異なる複数のＮチャネルＭＩＳＦＥＴ下位群を含む。
【請求項７】
請求項１に記載の半導体集積回路装置の製造方法において、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程。
【請求項８】
請求項１に記載の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程、
更に、ここで、前記Ｐ型高濃度不純物注入およびＮ型高濃度不純物注入の際に、それぞれ前記第２のＣＭＩＳ集積回路部のＰチャネルＭＩＳＦＥＴ群およびＮチャネルＭＩＳＦＥＴ群の高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入およびＮ型高濃度不純物注入が実行される。
【請求項９】
請求項１に記載の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部;
（ｘ６）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第２の動作電圧よりも高い第３の動作電圧を有する第３のＣＭＩＳ集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程、
更に、ここで、前記Ｐ型高濃度不純物注入およびＮ型高濃度不純物注入の際に、それぞれ前記第２及び第３のＣＭＩＳ集積回路部のＰチャネルＭＩＳＦＥＴ群およびＮチャネルＭＩＳＦＥＴ群の高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入およびＮ型高濃度不純物注入が実行される。
【請求項１０】
請求項１に記載の半導体集積回路装置の製造方法において、前記第１のＮチャネルＭＩＳＦＥＴ群は閾値電圧の異なる複数のＮチャネルＭＩＳＦＥＴ下位群を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるＶｔｈ（閾値電圧）制御技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００１−１９６５８０号公報（特許文献１）または米国特許第６３８７７３５号公報（特許文献２）には、ゲート長のばらつき等に起因する短チャネルＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）の特性制御方法として、高濃度ソース・ドレイン領域のイオン注入時のドーズ量で制御する技術が開示されており、ハロー(Ｈａｌｏ）注入等のときに制御するものと比較して、制御しやすいとの示唆がされている。
【０００３】
日本特開２００６−１９０７９５号公報（特許文献３）または米国特許公開２００６−０１８３２９０号公報（特許文献４）には、ゲート長のばらつき等に起因する短チャネルＭＩＳＦＥＴの特性制御方法として、高濃度ソース・ドレイン領域のイオン注入後のアニールの際のウエハ内温度分布により制御する技術が開示されている。
【０００４】
日本特開２００１−３３２７２３号公報（特許文献５）には、先行する工程においてＶｔｈを測定し、後の成膜工程の条件にフィード・フォーワッドすることによって、Ｖｔｈ等の電気特性のばらつきの少ない半導体集積回路装置を製造する技術が開示されている。
【０００５】
【特許文献１】特開２００１−１９６５８０号公報
【特許文献２】米国特許第６３８７７３５号公報
【特許文献３】特開２００６−１９０７９５号公報
【特許文献４】米国特許公開２００６−０１８３２９０号公報
【特許文献５】特開２００１−３３２７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＩＳ）集積回路装置等の量産において、ＭＩＳＦＥＴのゲート長（Ｌｇ）等の変動により、Ｖｔｈ（閾値電圧）等の電気特性が変動する問題が、短チャネル化によって、深刻な問題となってきている。この問題を解決するために、先行する変動要因プロセス（Ｖｔｈに寄与するプロセス）の変動を後続の変動要因プロセス（相殺プロセス）を逆側に振って、変動要因を相殺するフィード・フォーワッド技術が種々検討されている。
【０００７】
これらのフィード・フォーワッド技術について、本願発明者らが検討したところによると、これらのフィード・フォーワッド技術は、相殺プロセスの効果が全体に及ぶため、単一種類のＭＩＳＦＥＴ（ＣＭＩＳデバイスにおいては、一対のＰ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴで一種になる）を搭載した製品では、比較的容易に適用できるものの、複数種類のＭＩＳＦＥＴ搭載した製品では、適用が困難であることが明らかとなった。これは、相殺プロセスの作用が一つの種類のＭＩＳＦＥＴと他の種類のＭＩＳＦＥＴとで異なるためである。
【０００８】
本発明の目的は、電気的特性のばらつきの少ない半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願発明はゲート電極パターニング工程およびオフセット・スペーサ成膜工程を複合変動要因プロセスとし、ハロー注入を相殺プロセスとするフィード・フォーワッド技術を利用した半導体集積回路装置の製造方法である。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、複数種類のＭＩＳＦＥＴを搭載した製品でも精度よく、Ｖｔｈ等のばらつきを制御することができる。
【発明を実施するための最良の形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ｘ１）第１の主面を有する半導体基板；
（ｘ２）前記半導体基板の前記第１の主面のチップ領域に設けられた第１の動作電圧を有する第１のＣＭＩＳ集積回路部；
（ｘ３）前記第１のＣＭＩＳ集積回路部に設けられた第１のＮチャネルＭＩＳＦＥＴ群；
（ｘ４）前記第１のＣＭＩＳ集積回路部に設けられた第１のＰチャネルＭＩＳＦＥＴ群、
ここで、前記半導体集積回路装置の製造方法は以下の工程を含む：
（ａ）前記半導体基板の前記第１の主面の上方に、前記第１のＮチャネルＭＩＳＦＥＴ群および第１のＰチャネルＭＩＳＦＥＴ群のそれぞれのゲート電極を形成する工程；
（ｂ）前記半導体基板の前記第１の主面上において、前記ゲート電極に対応するゲート長を計測する工程；
（ｃ）前記ゲート電極の上面及び両側面を含む前記半導体基板の前記第１の主面上に、オフセット・スペーサ絶縁膜となるべき第１の絶縁膜を成膜する工程；
（ｄ）成膜された前記第１の絶縁膜に対して、前記ゲート電極の前記両側面に前記オフセット・スペーサ絶縁膜を残すように、異方性ドライ・エッチングを施す工程；
（ｅ）前記半導体基板の前記第１の主面上において、前記オフセット・スペーサ絶縁膜の膜厚に対応する前記第１の絶縁膜の膜厚を計測する工程；
（ｆ）計測された前記ゲート長および前記膜厚に対応して定められるドーズ量にしたがって、前記第１のＮチャネルＭＩＳＦＥＴ群に対するＰハロー・イオン注入を実行する工程；
（ｇ）計測された前記ゲート長および前記膜厚に対応して定められるドーズ量にしたがって、前記第１のＰチャネルＭＩＳＦＥＴ群に対するＮハロー・イオン注入を実行する工程。
【００１６】
２．前記１項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部。
【００１７】
３．前記１または２項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部;
（ｘ６）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第２の動作電圧よりも高い第３の動作電圧を有する第３のＣＭＩＳ集積回路部。
【００１８】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）および（ｇ）は、前記工程（ｃ）よりも後に、実行される。
【００１９】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、前記工程（ｃ）の後であって、前記工程（ｄ）よりも前に、実行される。
【００２０】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）は、前記工程（ａ）の後であって、前記工程（ｃ）よりも前に、実行される。
【００２１】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部、
ここで、前記第２のＣＭＩＳ集積回路部に対するハロー・イオン注入は、前記工程（ｃ）よりも前に実行される。
【００２２】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部、
ここで、前記第２のＣＭＩＳ集積回路部は第２のＮチャネルＭＩＳＦＥＴ群を含み、この第２のＮチャネルＭＩＳＦＥＴ群は閾値電圧の異なる複数のＮチャネルＭＩＳＦＥＴ下位群を含む。
【００２３】
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程。
【００２４】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程、
更に、ここで、前記Ｐ型高濃度不純物注入およびＮ型高濃度不純物注入の際に、それぞれ前記第２のＣＭＩＳ集積回路部のＰチャネルＭＩＳＦＥＴ群およびＮチャネルＭＩＳＦＥＴ群の高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入およびＮ型高濃度不純物注入が実行される。
【００２５】
１１．前記１から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部;
（ｘ６）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第２の動作電圧よりも高い第３の動作電圧を有する第３のＣＭＩＳ集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程、
更に、ここで、前記Ｐ型高濃度不純物注入およびＮ型高濃度不純物注入の際に、それぞれ前記第２及び第３のＣＭＩＳ集積回路部のＰチャネルＭＩＳＦＥＴ群およびＮチャネルＭＩＳＦＥＴ群の高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入およびＮ型高濃度不純物注入が実行される。
【００２６】
１２．前記１から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のＮチャネルＭＩＳＦＥＴ群は閾値電圧の異なる複数のＮチャネルＭＩＳＦＥＴ下位群を含む。
【００２７】
１３．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ｘ１）第１の主面を有する半導体基板；
（ｘ２）前記半導体基板の前記第１の主面のチップ領域に設けられた第１の動作電圧を有する第１のＣＭＩＳ集積回路部；
（ｘ３）前記第１のＣＭＩＳ集積回路部に設けられた第１のＮチャネルＭＩＳＦＥＴ群；
（ｘ４）前記第１のＣＭＩＳ集積回路部に設けられた第１のＰチャネルＭＩＳＦＥＴ群、
ここで、前記半導体集積回路装置の製造方法は以下の工程を含む：
（ａ）前記半導体基板の前記第１の主面上に、ゲート絶縁膜を形成する工程；
（ｂ）前記半導体基板の前記第１の主面上において、前記ゲート絶縁膜の膜厚を計測する工程；
（ｃ）前記ゲート絶縁膜上に、前記第１のＮチャネルＭＩＳＦＥＴ群および第１のＰチャネルＭＩＳＦＥＴ群のそれぞれのゲート電極を形成する工程；
（ｄ）前記ゲート電極の上面及び両側面を含む前記半導体基板の前記第１の主面上に、オフセット・スペーサ絶縁膜となるべき第１の絶縁膜を成膜する工程；
（ｅ）成膜された前記第１の絶縁膜に対して、前記ゲート電極の前記両側面に前記オフセット・スペーサ絶縁膜を残すように、異方性ドライ・エッチングを施す工程；
（ｆ）計測された前記ゲート絶縁膜の前記膜厚に対応して定められるドーズ量にしたがって、前記第１のＮチャネルＭＩＳＦＥＴ群に対するＰハロー・イオン注入を実行する工程；
（ｇ）計測された前記ゲート絶縁膜の前記膜厚に対応して定められるドーズ量にしたがって、前記第１のＰチャネルＭＩＳＦＥＴ群に対するＮハロー・イオン注入を実行する工程。
【００２８】
１４．前記１３項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部。
【００２９】
１５．前記１３または１４項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部;
（ｘ６）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第２の動作電圧よりも高い第３の動作電圧を有する第３のＣＭＩＳ集積回路部。
【００３０】
１６．前記１３から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程。
【００３１】
１７．前記１３から１６項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程、
更に、ここで、前記Ｐ型高濃度不純物注入およびＮ型高濃度不純物注入の際に、それぞれ前記第２のＣＭＩＳ集積回路部のＰチャネルＭＩＳＦＥＴ群およびＮチャネルＭＩＳＦＥＴ群の高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入およびＮ型高濃度不純物注入が実行される。
【００３２】
１８．前記１３から１７項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む：
（ｘ５）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第１の動作電圧よりも高い第２の動作電圧を有する第２のＣＭＩＳ集積回路部;
（ｘ６）前記半導体基板の前記第１の主面の前記チップ領域に設けられた前記第２の動作電圧よりも高い第３の動作電圧を有する第３のＣＭＩＳ集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程；
（ｉ）前記工程（ｇ）の後、前記第１のＰチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入を実行する工程；
（ｊ）前記工程（ｇ）の後、前記第１のＮチャネルＭＩＳＦＥＴ群に対して、高濃度ソース・ドレイン領域形成のためのＮ型高濃度不純物注入を実行する工程、
更に、ここで、前記Ｐ型高濃度不純物注入およびＮ型高濃度不純物注入の際に、それぞれ前記第２及び第３のＣＭＩＳ集積回路部のＰチャネルＭＩＳＦＥＴ群およびＮチャネルＭＩＳＦＥＴ群の高濃度ソース・ドレイン領域形成のためのＰ型高濃度不純物注入およびＮ型高濃度不純物注入が実行される。
【００３３】
１９．前記１３から１８項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲート絶縁膜の前記膜厚の計測は、前記工程（ａ）の後であって、ゲート電極膜の成膜よりも前に実行する。
【００３４】
２０．前記１３から１９項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のＮチャネルＭＩＳＦＥＴ群は閾値電圧の異なる複数のＮチャネルＭＩＳＦＥＴ下位群を含む。
【００３５】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３６】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３７】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３８】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３９】
５．「ウエハ」または「半導体基板」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩウエハ等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。「半導体チップ」または「チップ領域」は、製造工程途上においては、ウエハ等の一部をなす、単位集積回路領域で、ウエハ工程が終了後、ダイシング等により、半導体チップに分割される。
【００４０】
６．短チャネルＭＩＳＦＥＴの不純物層構造は、深くて高濃度の「高濃度ソース・ドレイン領域」と、これと比較して浅くて低濃度同一導電型の「エクステンション領域（ＬＤＤ領域）」等からなる。「ハロー・イオン注入」または「ハロー領域（ポケット領域）」は、これらと反対導電型の比較的低濃度の領域で、最終的には、エクステンション領域の先端部近傍のチャネル領域下の内部領域に当該ウエル領域よりも高濃度の領域を形成する。ハロー領域のイオン注入の特徴は、高濃度ソース・ドレイン領域やエクステンション領域の通常イオン注入がウエハのデバイス面に対して、ほぼ垂直に行われるのに対して、４５度前後傾斜したビームで、複数の方位から行われるところにある。すなわち、傾斜注入または広角注入である。
【００４１】
なお、デバイス完成時における各不純物領域の代表的濃度関係は、大雑把に言って、以下のとおりである。すなわち、基板＜ディープ・ウエル＜ウエル＜ハロー＜エクステンション＜高濃度ソース・ドレインである。
【００４２】
７．短チャネルＭＩＳＦＥＴのゲート周辺構造には、「オフセット・スペーサ絶縁膜」と「サイド・ウォール・スペーサ絶縁膜」の二つがある。「オフセット・スペーサ絶縁膜」は、低動作電圧デバイス系統に関して、エクステンション領域やハロー領域のイオン注入の際のエッジを規定するもので、一方、「サイド・ウォール・スペーサ絶縁膜」は構造的には、その内側にオフセット・スペーサ絶縁膜を含み、低動作電圧デバイス系統その他の系統に関して「高濃度ソース・ドレイン領域」のイオン注入の際のエッジを規定するものである。
【００４３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４４】
１．本願の一実施の形態の半導体集積回路装置の製造方法による半導体集積回路チップ（ＳＯＣ）内のデバイス系統分類等の説明（主に図３４）
図３４は本願の一実施の形態の半導体集積回路装置の製造方法による半導体集積回路チップ（ＳＯＣ）内のデバイス系統分類図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法による半導体集積回路チップ内のデバイス系統の分類を説明する。以下では、６５ｎｍテクノロジ・ノードのＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）型デバイスを例にとり説明する。
【００４５】
図３４に示すように、ＳＯＣ型の半導体集積回路チップ４１は通常、複数のデバイス系統を含んでいる。本実施例に例示したものでは、主要なロジック又はメモリ回路（メモリ固有の特殊な部分を除く）を構成する低動作電圧デバイス系統、すなわち第１のＣＭＩＳ集積回路部１０１（たとえば動作電圧１から１．２ボルト程度、「コア・デバイス系統」とも言う）、中動作電圧Ｉ/Ｏデバイス系統、すなわち第２のＣＭＩＳ集積回路部１０２（たとえば動作電圧１．８ボルト程度）、および高動作電圧Ｉ/Ｏデバイス系統、すなわち第３のＣＭＩＳ集積回路部１０３（たとえば動作電圧３．３ボルト程度）等である。当然これらの中には、それぞれＰ型、Ｎ型のデバイス系統（たとえば、低動作電圧デバイス系統１０１であれば第１のＮチャネルＭＩＳＦＥＴ群および第１のＰチャネルＭＩＳＦＥＴ群）がある。更に、それぞれの中には、Ｖｔｈの異なる複数のデバイス下位系統（たとえば低動作電圧デバイス系統１０１であれば低Ｖｔｈ系統１０６、中Ｖｔｈ系統１０７、高Ｖｔｈ系統１０８、中動作電圧Ｉ/Ｏデバイス系統または高動作電圧Ｉ/Ｏデバイス系統であれば低Ｖｔｈ系統１０９、１１１、中Ｖｔｈ系統１１０，１１２がある）がある。もちろん、Ｖｔｈの異なる複数のデバイス下位系統の中にも両導電型のＭＩＳＦＥＴ下位群が含まれ、たとえば、中動作電圧Ｉ/Ｏデバイス系統であれば、第２のＮチャネルＭＩＳＦＥＴ下位群および第２のＰチャネルＭＩＳＦＥＴ下位群が含まれる。これ以外に、必要に応じて、ＳＲＡＭ，ＤＲＡＭ，フラッシュ・メモリ，ＦＲＡＭ，ＭＲＡＭ等にメモリ回路に固有のデバイス系統１０４、および特殊なキャパシタ、ダイオード、抵抗素子等に対する特殊素子に固有のデバイス系統１０５が含まれることがある。
【００４６】
以下の説明では、主に低動作電圧デバイス系統１０１および中動作電圧Ｉ/Ｏデバイス系統１０２の各中Ｖｔｈ系統１０７、１１０のＰ型およびＮ型のＭＩＳＦＥＴのデバイス領域（要部説明においてはＮ型のＭＩＳＦＥＴのデバイス領域）を例にとり説明する。
【００４７】
なお、以下の例では、本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈのフィード・フォーワッドによる補正は、Ｖｔｈのばらつきが比較的大きい低動作電圧デバイス系統１０１（低Ｖｔｈ系統１０６、中Ｖｔｈ系統１０７、高Ｖｔｈ系統１０８の各ＭＩＳＦＥＴ）に対して実行している。
【００４８】
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程のプロセス・フローの説明（主に図１から２１）
図１は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（Ｐウエル・イオン注入工程）である。図２は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ＮチャネルＭＩＳＦＥＴの閾値電圧調整イオン注入工程）である。図３は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（Ｎウエル・イオン注入工程）である。図４は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ＰチャネルＭＩＳＦＥＴの閾値電圧調整イオン注入工程）である。図５は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ポリ・シリコン成膜工程）である。図６は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ポリ・シリコンへのＰ型不純物イオン注入工程）である。図７は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ポリ・シリコンへのＮ型不純物イオン注入工程）である。図８は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ゲート電極パターニング注入工程）である。図９は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（中動作電圧のＮチャネルＭＩＳＦＥＴのＬＤＤ領域イオン注入工程）である。図１０は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（中動作電圧のＰチャネルＭＩＳＦＥＴのＬＤＤ領域イオン注入工程）である。なお、図１０から図１６の要部１３の詳細図は図２２から図２９に示されている。図１１は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（オフセット・スペーサ形成工程）である。図１２は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（低動作電圧のＮチャネルＭＩＳＦＥＴへのＰ型ハロー注入工程）である。図１３は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（低動作電圧のＰチャネルＭＩＳＦＥＴへのＮ型ハロー注入工程）である。図１４は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（サイド・ウォール形成工程）である。図１５は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（低動作電圧および中動作電圧のＰチャネルＭＩＳＦＥＴへの高濃度ソース・ドレイン領域イオン注入工程）である。このとき、同時に高動作電圧のＰチャネルＭＩＳＦＥＴへの高濃度ソース・ドレイン領域イオン注入も行われる。図１６は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（低動作電圧および中動作電圧のＮチャネルＭＩＳＦＥＴへの高濃度ソース・ドレイン領域イオン注入工程）である。このとき、同時に高動作電圧のＮチャネルＭＩＳＦＥＴへの高濃度ソース・ドレイン領域イオン注入も行われる。図１７は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（サリサイド工程）である。図１８は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（コンタクト・ホール形成工程）である。図１９は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（タングステン・プラグ形成工程）である。図２０は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（Ｍ１ダマシン配線溝形成工程）である。図２１は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（Ｍ１ダマシン配線形成工程）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程のプロセス・フローを説明する。
【００４９】
先ず、図１を参照して、ウエハ・プロセス導入部の流れの概要を説明する。半導体ウエハ、すなわち、Ｐ型単結晶シリコン基板１、１ｂ（ここでは、たとえば３００ファイ・ウエハとするが、４５０φでも３００φ未満のウエハでもよい）のデバイス主面１ａ（第１の主面）上の熱酸化膜上に、ＣＶＤによる窒化シリコンを通常のリソグラフィにより、アクティブ領域（主に素子が形成される領域）上の窒化シリコンが残るようにパターニングする。このパターニングされた窒化シリコンをマスクとして、基板１の第１の主面１ａにドライエッチングによりＳＴＩ用素子分離溝を形成する。続いて、全面にＣＶＤシリコン酸化膜２を形成した後、ＳＴＩ溝エッチングの白黒反転レジストパターンによって、後のＣＭＰのためのリバース・パターン・エッチングを行う。更に、ＣＭＰ処理により、第１の主面１ａを平坦化し、溝の中にフィールド絶縁膜２を残す。このＳＴＩ用素子分離溝内に埋め込まれたフィールド絶縁膜２によって、複数のアクティブ領域を規定する素子分離領域が形成されている。その後、Ｎ型不純物をイオン注入して比較的不純物濃度の低いＮ型ディープ・ウェル領域ＮｉＳＯ（Ｎ型埋め込みウェル領域またはＮ型埋め込みアイソレーション領域）を全面に又は所定の部分に形成する。ここまでが、図１にいたる前の状態である。
【００５０】
次に、図１に示すように、ウエハ１のデバイス主面１ａ上のコア・デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐおよび中動作電圧デバイス領域Ｒｍ（中動作電圧Ｉ/Ｏデバイスを形成する領域）のＰチャネル・デバイス領域Ｒｍｐを通常のリソグラフィ（たとえばポジ型またはネガ型のフォトレジスト等を用いたＡｒＦ紫外光光源および液浸系縮小投影露光装置による光リソグラフィ）により、レジスト膜３で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、コア・デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎおよび中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎに対して、Ｐウエル領域ＰＷを形成するためのＰ型不純物のイオン注入Ｄｐｗを実行する。その後、レジスト膜３を除去する。
【００５１】
次に、図２に示すように、通常のリソグラフィにより、レジスト膜４で低動作電圧デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎ以外を被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、低動作電圧のＮチャネル・デバイス領域Ｒｃｎに対して、ＮチャネルＭＩＳＦＥＴのＶｔｈを調整するための不純物のイオン注入Ｄｃｎｖを実行する。その後、レジスト膜４を除去する。
【００５２】
次に、図３に示すように、ウエハ１のデバイス主面１ａ上のコア・デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐおよび中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐ以外を通常のリソグラフィにより、レジスト膜５で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、コア・デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐおよび中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐに対して、Ｎウエル領域ＮＷを形成するためのＮ型不純物のイオン注入Ｄｎｗを実行する。その後、レジスト膜５を除去する。
【００５３】
次に、図４に示すように、通常のリソグラフィにより、レジスト膜６で低動作電圧デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐ以外を被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、低動作電圧のＰチャネル・デバイス領域Ｒｃｐに対して、ＰチャネルＭＩＳＦＥＴのＶｔｈを調整するための不純物のイオン注入Ｄｃｐｖを実行する。その後、レジスト膜６を除去する。更に、ウエル注入等でドープした不純物を活性化および拡散させるためのウエル・アニーリングを実行する。
【００５４】
次に、図５に示すように、ウエハ１のデバイス主面１ａを熱酸化することにより、ゲート酸化膜１０（ゲート絶縁膜）を形成する。詳しくは、中動作電圧デバイス領域Ｒｍのゲート絶縁膜の方が低動作電圧デバイス領域Ｒｃのゲート絶縁膜よりも厚くするため、以下のように処理する。まず、全体を熱酸化処理した後、中動作電圧デバイス領域Ｒｍ上をレジストで覆って、低動作電圧デバイス領域Ｒｃのゲート絶縁膜を弗酸で除去する。その後、再度、全体を熱酸化処理して最終的にゲート酸化膜１０を形成する。詳細には、たとえば、枚葉ランプ炉によるウエット雰囲気による熱酸化処理を施す。ゲート酸化膜１０を形成した後、プラズマ窒化処理等により窒化処理および窒化処理後アニールを実施する。この窒化処理後アニールの後（たとえば窒化処理後アニールの直後）、次のポリシリコン膜７の成膜前に、必要に応じてＴｇの計測を実行する。ゲート酸化膜１０の膜厚測定は、たとえば製品ウエハ上の５０マイクロメートル四方の測定パターンを使用して、光学的に計測する（このときの目標値は２．１ｎｍ程度である）。また、デバイス完成時に電気的にＣＶ特性を見て再度計測する（このときの目標値は２．６ｎｍ程度である）。
【００５５】
その後、ＣＶＤ法により、ゲート電極となるポリシリコン膜７（アモルファス・シリコンでもよい）を成膜する。ポリシリコン膜７の厚さは、たとえば、１４０ｎｍ程度である。
【００５６】
次に、図６に示すように、ポリシリコン膜７（ウエハ１のデバイス主面１ａ）上のコア・デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐおよび中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐ以外を通常のリソグラフィにより、レジスト膜８で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、コア・デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐおよび中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐに対して、ポリシリコン膜７にＰ型不純物をドープするためのイオン注入Ｄｐｇを実行する。その後、レジスト膜８を除去する。
【００５７】
次に、図７に示すように、ポリシリコン膜７（ウエハ１のデバイス主面１ａ）上のコア・デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎおよび中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎ以外を通常のリソグラフィにより、レジスト膜９で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、コア・デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎおよび中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎに対して、ポリシリコン膜７にＮ型不純物をドープするためのイオン注入Ｄｎｇを実行する。その後、レジスト膜９を除去する。
【００５８】
次に、図８に示すように、ポリシリコン膜７を通常のリソグラフィにより、加工してゲート電極７ｃｐ，７ｃｎ，７ｍｐ，７ｍｎおよびフィールド絶縁膜状のポリシリコン配線７ｗ（または抵抗素子）を得る。ゲート電極加工のためのレジスト膜を除去した後、ゲート電極７ｃｐ，７ｃｎ，７ｍｐ，７ｍｎの形状を整える等の目的で、再酸化処理を実行する。
【００５９】
次に、図９に示すように、ウエハ１のデバイス主面１ａ上の中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎ以外を通常のリソグラフィにより、レジスト膜１１で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎに対して、ＮチャネルＭＩＳＦＥＴのＮ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、すなわち、Ｎ型エクステンション領域ＭＮＬを形成するためのＮ型不純物を導入するためのイオン注入Ｄｍｎｌを実行する。
【００６０】
続けて、レジスト膜１１をイオン注入のマスクとして用いて、ウエハ１のデバイス主面１ａ側から、中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎに対して、ＮチャネルＭＩＳＦＥＴのＮ型エクステンション領域ＭＮＬの先端部の内部領域にＰ型ハロー（Ｈａｌｏ）領域（図２５参照）、すなわち、Ｐ型ポケット領域を形成するための広角イオン注入を実行する。その後、レジスト膜１１を除去する。
【００６１】
次に、図１０に示すように、ウエハ１のデバイス主面１ａ上の中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐ以外を通常のリソグラフィにより、レジスト膜１２で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐに対して、ＰチャネルＭＩＳＦＥＴのＰ型ＬＤＤ領域、すなわち、Ｐ型エクステンション領域ＭＰＬを形成するためのＰ型不純物を導入するためのイオン注入Ｄｍｐｌを実行する。
【００６２】
続けて、レジスト膜１２をイオン注入のマスクとして用いて、ウエハ１のデバイス主面１ａ側から、中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐに対して、ＰチャネルＭＩＳＦＥＴのＰ型エクステンション領域ＭＰＬの先端部の内部領域にＮ型ハロー（Ｈａｌｏ）領域（図２５参照）、すなわち、Ｎ型ポケット領域を形成するための広角イオン注入を実行する。その後、レジスト膜１２を除去する。
【００６３】
次に、図１１に示すように、ウエハ１のデバイス主面１ａ上のほぼ全面にＣＶＤ法により絶縁膜１４を成膜する（膜厚は、たとえば１３ｎｍ程度である）。それを異方性ドライ・エッチングによりエッチ・バックして、最終的に各ゲート電極７ｃｐ，７ｃｎ，７ｍｐ，７ｍｎの両側壁にオフセット・スペーサ膜１４を形成する（プロセスの詳細は図２２から図２４を参照）。
【００６４】
次に、図１２に示すように、ウエハ１のデバイス主面１ａ上のコア・デバイス領域ＲｃのＮチャネル・デバイス領域ＲｃｎのＮチャネル・デバイス領域Ｒｃｎ以外のほぼ全面を通常のリソグラフィにより、レジスト膜１５で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、低動作電圧デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎに対して、ＮチャネルＭＩＳＦＥＴのＮ型ＬＤＤ領域、すなわち、Ｎ型エクステンション領域ＮＬを形成するためのＮ型不純物を導入するためのイオン注入（たとえばＡｓ＋を３．５ｋｅｖ程度の注入エネルギーでドープ量は１Ｘ１０１５ｃｍ−２）を実行する。
【００６５】
続けて、レジスト膜１５をイオン注入のマスクとして用いて、ウエハ１のデバイス主面１ａ側から、低動作電圧デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎに対して、ＮチャネルＭＩＳＦＥＴのＮ型エクステンション領域ＮＬの先端部の内部領域に、Ｐ型ハロー（Ｈａｌｏ）領域ＰＨ（図２５参照）、すなわち、Ｐ型ポケット領域を形成するための広角イオン注入Ｄｃｐｈ（たとえばＢ＋を１０ｋｅｖ程度の注入エネルギーでドープ量は３．８Ｘ１０１３ｃｍ−２）を実行する。その後、レジスト膜１５を除去する。ここで、イオン注入による未活性の不純物を活性化させるためのアニールを実行する。
【００６６】
次に、図１３に示すように、ウエハ１のデバイス主面１ａ上のコア・デバイス領域ＲｃのＰチャネル・デバイス領域ＲｃｐのＰチャネル・デバイス領域Ｒｃｐ以外のほぼ全面を通常のリソグラフィにより、レジスト膜１６で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、低動作電圧デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐに対して、ＰチャネルＭＩＳＦＥＴのＰ型ＬＤＤ領域、すなわち、Ｐ型エクステンション領域ＰＬを形成するためのＰ型不純物を導入するためのイオン注入（たとえばＢＦ２＋を２．５ｋｅｖ程度の注入エネルギーでドープ量は３Ｘ１０１４ｃｍ−２）を実行する。
【００６７】
続けて、レジスト膜１６をイオン注入のマスクとして用いて、ウエハ１のデバイス主面１ａ側から、低動作電圧デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐに対して、ＰチャネルＭＩＳＦＥＴのＰ型エクステンション領域ＰＬの先端部の内部領域にＮ型ハロー（Ｈａｌｏ）領域ＮＨ（図２５参照）、すなわち、Ｎ型ポケット領域を形成するための広角イオン注入Ｄｃｎｈ（たとえば燐Ｐ＋を３０ｋｅｖ程度の注入エネルギーでドープ量は３．５Ｘ１０１３ｃｍ−２）を実行する。その後、レジスト膜１６を除去する。
【００６８】
次に、図１４に示すように、ウエハ１のデバイス主面１ａ上のほぼ全面にＣＶＤ法により絶縁膜１７を成膜する。詳細には、たとえば、下層のオゾンＴＥＯＳ膜（厚さ１０ｎｍ程度）と上層のシリコン・ナイトライド膜（厚さ４５ｎｍ程度）からなる。それを異方性ドライ・エッチングによりエッチ・バックして、最終的に各ゲート電極７ｃｐ，７ｃｎ，７ｍｐ，７ｍｎの両側壁にオフセット・スペーサ膜１４と合体したサイド・ウォール１７を形成する（プロセスの詳細は図２７および図２８を参照）。
【００６９】
次に、図１５に示すように、ウエハ１のデバイス主面１ａ上のコア・デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐおよび中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐ以外を通常のリソグラフィにより、レジスト膜２９で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、コア・デバイス領域ＲｃのＰチャネル・デバイス領域Ｒｃｐおよび中動作電圧デバイス領域ＲｍのＰチャネル・デバイス領域Ｒｍｐに対して、高濃度Ｐ型ソース・ドレイン領域ＰＤを形成するためのＰ型不純物のイオン注入Ｄｐｄ（たとえばＢ＋を２ｋｅｖ程度の注入エネルギーでドープ量は４Ｘ１０１５ｃｍ−２）を実行する。その後、レジスト膜２９を除去する。
【００７０】
次に、図１６に示すように、ウエハ１のデバイス主面１ａ上のコア・デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎおよび中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎ以外を通常のリソグラフィにより、レジスト膜１８で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、コア・デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎおよび中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎに対して、高濃度Ｎ型ソース・ドレイン領域ＮＤを形成するためのＮ型不純物のイオン注入Ｄｎｄ（たとえばＡｓ＋を２０ｋｅｖ程度の注入エネルギーでドープ量は４Ｘ１０１４ｃｍ−２および、それに続いて、Ｐ＋を１０ｋｅｖ程度の注入エネルギーでドープ量は５Ｘ１０１４ｃｍ−２の２段階で行う）を実行する。その後、レジスト膜１８を除去する。
【００７１】
次に、図１７に示すように、サリサイド・プロセスにより、ソース・ドレイン領域およびゲート電極等７ｃｐ，７ｃｎ，７ｍｐ，７ｍｎ，７ｗの上面にニッケル・シリサイド膜１９を形成する。実際には、まずウエハ１のデバイス主面１ａ上のほぼ全面にスパッタリング成膜によりニッケル膜を成膜する。続いて、アニールすることで、シリコンとニッケルを反応させて、シリサイド層を形成する。その後、不要なニッケル膜を除去する。更に、必要なアニールを実施して、最終的なニッケル・シリサイド膜１９を得る。なお、本実施の形態では、ニッケル・シリサイド膜を例示したが、これに限るものではなく、例えば、コバルト・シリサイド膜等の他のシリサイド膜を適用することもできる。
【００７２】
次に、図１８に示すように、ウエハ１のデバイス主面１ａ上のほぼ全面にプラズマＣＶＤ法によりシリコン・ナイトライド膜２１を形成する。続いて、このシリコン・ナイトライド膜２１上に、それよりも十分に厚いプリ・メタル層間絶縁膜２２を形成する。プリ・メタル層間絶縁膜２２は、下から順に、たとえば、高密度プラズマ（ＨＤＰ）によるオゾンＴＥＯＳ酸化シリコン膜、およびプラズマＣＶＤ法によって形成されたＴＥＯＳ酸化シリコン膜等からなり、一度、上部をＣＭＰで平坦化した後、キャップ膜として再度プラズマＣＶＤ法によって形成されたＴＥＯＳ酸化シリコン膜を形成する。その後、通常のリソグラフィにより、コンタクト・ホールを形成する部分以外をレジスト膜で被覆する。その状態で、異方性ドライ・エッチングにより、シリコン・ナイトライド膜２１をエッチング・ストッパとして、シリコン・ナイトライド膜２１の上面までホールを形成する。その後、レジスト膜を除去して、ホールの底部のシリコン・ナイトライド膜２１を除去して、コンタクト開口２３を得る。
【００７３】
次に、図１９に示すように、コンタクト開口２３内面を含むウエハ１のデバイス主面１ａ上のほぼ全面に、ＴｉＮ等のバリア・メタル層を薄く形成する。詳しくはバリア・メタル層は下層のチタン層と上層のＴｉＮ等の導体膜からなる。その上に、ＣＶＤ法によりタングステン等の導体膜からなるプラグ２４を埋め込む。不要なタングステンはメタルＣＭＰによる平坦化により除去する。
【００７４】
次に、図２０に示すように、ウエハ１のデバイス主面１ａ上のほぼ全面にプラズマＣＶＤ法によりシリコン酸化膜（下層）およびＳｉＣＮ膜（上層）からなるＭ１ライナー絶縁膜２５を形成する。続いて、このＭ１ライナー絶縁膜２５上に、それよりも十分に厚いＭ１層間主絶縁膜２６（プラズマＣＶＤ法によるシリコン酸化膜）を形成する。このＭ１ライナー絶縁膜２５およびＭ１層間主絶縁膜２６からなるＭ１層間絶縁膜を通常のリソグラフィにより、Ｍ１銅埋め込み配線のための配線溝を加工する。
【００７５】
次に、図２１に示すように、配線溝内を含むウエハ１のデバイス主面１ａ上のほぼ全面にメッキ等により純銅または銅を主要な成分とする銅合金層２７を形成する。詳しくは、銅等の下層にバリアメタル層として、下からＴａＮ/ＴａまたはＴｉ/ＴｉＮ膜がある。その後、配線溝外の銅層およびバリアメタル層をメタルＣＭＰ法で除去して、最終的に埋め込み銅配線２７を得る。いわゆる、ダマシン配線である。
【００７６】
その後、Ｍ２配線以降の銅配線層２８をいわゆるデュアル・ダマシン法により形成し（層間膜は、たとえば、下層からライナー膜、主層間絶縁膜、キャップ膜等からなり、詳細には、ライナー膜は２層からなり下層の膜厚３０ｎｍ程度のＳｉＣＮ膜および上層の膜厚３０ｎｍ程度のＳｉＣＯ膜からなる。主層間絶縁膜はＬｏｗ−ｋ膜であり、たとえば膜厚３５０ｎｍ程度のＳｉＯＣ膜である。キャップ膜は、たとえば膜厚８０ｎｍ程度のプラズマＴＥＯＳ膜である。）、最終銅配線の上にアルミニウム合金を主要な構成層とするボンディング・パットを形成する。最後に、ボンディング・パットを有する無機絶縁膜または有機絶縁膜等からなるファイナル・パッシベーションを形成する。
【００７７】
３．本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程の説明（主に図２２から２９および図１０から図１６）
図２２は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（ゲート電極パターニング工程、図８に対応）である。図２３は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（オフセット・スペーサ膜成膜工程、図１１に対応）である。図２４は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（オフセット・スペーサ形成工程、図１１に対応）である。図２５は（主に図２５（ａ））本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（ＬＤＤおよびＨａｌｏイオン注入工程、図１２に対応）である。ここで、図２５（ｂ）は図２５（ｃ）のＸ−Ｘ’断面またはＹ−Ｙ’断面である。図２６は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（ＬＤＤおよびＨａｌｏイオン注入後アニール工程、図１２に対応）である。図２７は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（サイド・ウォール成膜工程、図１４に対応）である。図２８は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（サイド・ウォール成膜および高濃度ソース・ドレインイオン注入工程、図１４＆図１６に対応）である。図２９は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（高濃度ソース・ドレインイオン注入後の熱処理工程、図１６等に対応）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部（中ＶｔｈのＭＩＳＦＥＴ）を例にとって、要部１３（図１０から図１６）の詳細ウエハ工程を説明する。
【００７８】
図２２（図８に対応）に示すように、レジスト膜をマスクとして、ドライ・エッチングにより、ゲート電極７ｃｎが形成され、その後、レジスト膜が除去される。その後、ゲート長Ｌｇは測長ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）やＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）等の光学的、電子光学的または機械的測長方法等により計測される。このゲート長Ｌｇは代表的なＶｔｈばらつき要因パラメータである。他の重要なＶｔｈばらつき要因パラメータとして、ゲート絶縁膜１０の厚さ、すなわち、ゲート絶縁膜厚Ｔｇがある。ゲート絶縁膜厚Ｔｇはゲート絶縁膜１０形成後（図５参照）にエリプソメータ等の光学的方法で測定される。
【００７９】
次に、図２３（図１１に対応）に示すように、ゲート電極７ｃｎ上を含むウエハ１のデバイス主面１ａ上のほぼ全面に低圧ＣＶＤ法によりＴＥＯＳ酸化シリコン膜１４（オフセット・スペーサ膜）を成膜する。この後、ＴＥＯＳ酸化シリコン膜１４の平坦部の膜厚を光学的に計測して、それをオフセット・スペーサ膜厚Ｔｏｓ（測定値）とする。これは実際のオフセット・スペーサ膜厚ＲＴｏｓ（図２４）にほぼ対応するものである。
【００８０】
続いて、図２４（図１１に対応）に示すように、これを異方性ドライエッチングにより、エッチバックして、オフセット・スペーサ膜１４を得る。
【００８１】
次に、図２５（図１２に対応）に示すように、ウエハ１のデバイス主面１ａ上のコア・デバイス領域ＲｃのＮチャネル・デバイス領域ＲｃｎのＮチャネル・デバイス領域Ｒｃｎ以外のほぼ全面を通常のリソグラフィにより、レジスト膜１５で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、低動作電圧デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎに対して、ＮチャネルＭＩＳＦＥＴのＮ型ＬＤＤ領域、すなわち、Ｎ型エクステンション領域ＮＬを形成するためのＮ型不純物を導入するためのイオン注入Ｄｃｎｌを実行する。
【００８２】
続けて、レジスト膜１５をイオン注入のマスクとして用いて、ウエハ１のデバイス主面１ａ側から、低動作電圧デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎに対して、ＮチャネルＭＩＳＦＥＴのＮ型エクステンション領域ＮＬの先端部の内部領域にＰ型ハロー（Ｈａｌｏ）領域ＰＨ、すなわち、Ｐ型ポケット領域を形成するための広角イオン注入Ｄｃｐｈを実行する。ここで説明したハロー注入は、一般のイオン注入（たとえばイオン注入Ｄｃｎｌ）と若干異なる。一般のイオン注入は、基板面１ａに対して、ほぼ垂直に（垂直又は傾き角１０度以内）打ち込むが、ハロー注入は最終的にゲート電極７ｃｎ端部下の半導体層内部に回りこませることが目的のため、図２５（ｂ）および（ｃ）に示すように、通常、たとえば垂直軸３０からの傾き角θが４５度程度（一般に６０度以内で且つ３０度以上が好適である）の複数の傾斜ビーム３１ａ，３１ｂ，３１ｃ，３１ｄで４回程度打ち込む。
【００８３】
次に、図２６（図１２に対応）に示すように、その後、レジスト膜１５を除去する。ここで、イオン注入による未活性の不純物を活性化させるためのアニールを実行する。
【００８４】
図２７（図１４に対応）に示すように、ウエハ１のデバイス主面１ａ上のほぼ全面にＣＶＤ法により絶縁膜１７を成膜する。
【００８５】
次に、図２８（図１６に対応）に示すように、それを異方性ドライ・エッチングによりエッチ・バックして、最終的に各ゲート電極７ｃｐ，７ｃｎ，７ｍｐ，７ｍｎの両側壁にオフセット・スペーサ膜１４と合体したサイド・ウォール１７を形成する。
【００８６】
続いて、ウエハ１のデバイス主面１ａ上のコア・デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎおよび中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎ以外を通常のリソグラフィにより、レジスト膜１８で被覆する。この状態で、ウエハ１のデバイス主面１ａ側から、コア・デバイス領域ＲｃのＮチャネル・デバイス領域Ｒｃｎおよび中動作電圧デバイス領域ＲｍのＮチャネル・デバイス領域Ｒｍｎに対して、高濃度Ｎ型ソース・ドレイン領域ＮＤを形成するためのＮ型不純物のイオン注入Ｄｎｄを実行する。その後、レジスト膜１８を除去する。
【００８７】
次に、図２９（図１６に対応）に示すように、その後の熱処理によって、複数の種類のイオン注入による不純物が相互に加算または打ち消しあう結果、高濃度Ｎ型ソース・ドレイン領域ＮＤ、Ｎ型エクステンション領域ＮＬおよびＰ型ハロー領域ＰＨが比較的明確に区画される。
【００８８】
４．本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）の手順の説明（主に図３０、図３１、図３５及び図３６）
以下のＶｔｈばらつき補正は、セクション５も含めて、低動作電圧デバイス系統、すなわち第１のＣＭＩＳ集積回路部１０１（たとえば動作電圧１から１．２ボルト程度、「コア・デバイス系統」とも言う）に対してのみ実施する。これは、中動作電圧デバイス系統等と異なり、低動作電圧デバイス系統は、プロセス・パラメータの変動に起因するＶｔｈ等の電気特性のばらつきが、もっとも激しいからである。更に、低動作電圧デバイス系統のみが、オフセット・スペーサ絶縁膜の成膜後にハロー注入するプロセスとなっているため、低動作電圧デバイス系統以外では、オフセット・スペーサ絶縁膜の膜厚の情報を有効に活用できないからである。また、ハロー注入で、補正する理由は、高濃度ソース・ドレイン注入が中動作電圧デバイス系統等まで共通に行われるのと異なり、ハロー注入は低動作電圧デバイス系統、中動作電圧デバイス系統等の区分ごとに別々に行われるため、系統ごとの微妙な調整が可能であるためである（各系統間のトレードオフが生じない）。以上は、セクション５においても同様である。
【００８９】
図３０は本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）のための準備工程を説明するためのプロセス・ブロック・フロー図である。図３１は本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）の手順を示すプロセス・ブロック・フロー図である。図３５は本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）に使用される補正テーブル（ＮチャネルＭＩＳＦＥＴ用）の一例である。図３６は本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）に使用される補正テーブル（ＰチャネルＭＩＳＦＥＴ用）の一例である。これらのテーブルにおけるドーズ量の単位は、１０１３ｃｍ−２である。
これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）の手順を説明する。
【００９０】
先ず、図３０に基づいて、Ｖｔｈばらつき補正の準備手順５１を説明する。最初に、セクション２及び３に示したプロセスにおいて、ゲート長Ｌｇ、オフセット・スペーサ膜厚Ｔｏｓ（測定値すなわち、オフセット・スペーサ膜成膜時の膜厚)、Ｐハロー注入ドーズ量Ｄｐｈ、およびＮハロー注入ドーズ量Ｄｎｈが変化したデータを集積する（プロセス・パラメータばらつきデータ集積工程５２）。それらについて、Ｖｔｈを測定したデータを集積する（Ｖｔｈばらつきデータ集積工程５３）。これらに基づいて、多変量解析の手法（統計手法）により、Ｖｔｈ変動原因プロセス・パラメータ群とＶｔｈ変動の間のモデルを作成する（変動モデル作成工程５４）。具体的には、Ｐハロー注入ドーズ量Ｄｐｈ、およびＮハロー注入ドーズ量Ｄｎｈのそれぞれとゲート長Ｌｇ（完成値）およびオフセット・スペーサ膜厚Ｔｏｓ（完成値）との関係を数値的に定める補正テーブル、すなわち、ＮチャネルＦＥＴ補正テーブル（図３５）およびＰチャネルＦＥＴ補正テーブル（図３６）を作成する。
【００９１】
次に、図３１に基づいて、実際のプロセスばらつきのフィード・フォーワッド補正６１の手順を説明する。図３１に示すように、実際の製品デバイス製造時にフィード・フォーワッド補正対象製品について、セクション２及び３に示したプロセスにおいて、ゲート長Ｌｇ、オフセット・スペーサ膜厚Ｔｏｓを測定する。この測定は、たとえば、ウエハ単位で行われる。具体的には、ゲート長Ｌｇは図８のゲート電極エッチングを完了した時点で、測長ＳＥＭ等で測定する。この値がゲート長Ｌｇ（計測値）で、これとデバイス完成時のゲート長Ｌｇ（完成値）にはオフセットがあり、その補正分を考慮して（ゲート電極エッチングを完了での目標値は、たとえばゲート長Ｌｇを７２ｎｍとすると、デバイス完成時のゲート長Ｌｇは５５ｎｍ程度となる）、補正対象製品についての換算したゲート長Ｌｇ（完成値）を得る（図３１のＬｇ計測工程６２）。次に、図２３（図１１）に示すオフセット・スペーサ膜１４の成膜（たとえば成膜直後）と図２４に示すエッチバックの前に、平坦部分でオフセット・スペーサ膜厚Ｔｏｓをエリプソ・メータ等の光学的方法で測定する。この値がオフセット・スペーサ膜厚Ｔｏｓ（計測値）であるが、エッチバック後のオフセット・スペーサ膜厚Ｔｏｓ（完成値）にほぼ対応しており、そのままオフセット・スペーサ膜厚Ｔｏｓ（完成値）として使用可能である（図３１のＴｏｓ計測工程）。次に、得られたゲート長Ｌｇ（完成値）およびオフセット・スペーサ膜厚Ｔｏｓ（完成値）に対応するＰハロー注入ドーズ量Ｄｐｈを図３５のＮチャネルＦＥＴ補正テーブルで参照して（図３１のＮチャネルＦＥＴ補正テーブル参照工程６４）、それに基づいて、図１２及び図２５に示すように、Ｐハロー注入Ｄｃｐｈを実行する（図３１の補正したドープ量でのＰハロー注入工程６５）。次に、同様に、得られたゲート長Ｌｇ（完成値）およびオフセット・スペーサ膜厚Ｔｏｓ（完成値）に対応するＮハロー注入ドーズ量Ｄｎｈを図３６のＰチャネルＦＥＴ補正テーブルで参照して（図３１のＰチャネルＦＥＴ補正テーブル参照工程６６）、それに基づいて、図１３に示すように、Ｎハロー注入Ｄｃｎｈを実行する（図３１の補正したドープ量でのＮハロー注入工程６７）。
【００９２】
５．本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート絶縁膜厚等に基づくもの）の手順の説明（主に図３２及び図３３）
以下では、Ｖｔｈばらつき補正を低動作電圧デバイス系統、すなわち第１のＣＭＩＳ集積回路部１０１（たとえば動作電圧１から１．２ボルト程度、「コア・デバイス系統」とも言う）に対してのみ適用した例を示す。しかし、この方法は、必要に応じて、中動作電圧デバイス系統にも適用できることは言うまでもない（この例では高動作電圧デバイス系統にはハロー注入がないので、適用できないが、高動作電圧デバイス系統ハロー注入がある場合には同様に適用できる）。これは、セクション４の例と異なり、オフセット・スペーサ膜の成膜前にハロー注入を行うものにもデバイス系統にも適用できるからである。
【００９３】
図３２は本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート絶縁膜厚等に基づくもの）のための準備工程を説明するためのプロセス・ブロック・フロー図である。図３３は本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート絶縁膜厚等に基づくもの）の手順を示すプロセス・ブロック・フロー図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート絶縁膜厚等に基づくもの）の手順を説明する。
【００９４】
先ず、図３２に基づいて、Ｖｔｈばらつき補正の準備手順７１を説明する。最初に、セクション２及び３に示したプロセスにおいて、ゲート絶縁膜厚Ｔｇ（測定値すなわち、図５の窒化処理後の膜厚)、Ｐハロー注入ドーズ量Ｄｐｈ、およびＮハロー注入ドーズ量Ｄｎｈが変化したデータを集積する（プロセス・パラメータばらつきデータ集積工程７２）。それらについて、Ｖｔｈを測定したデータを集積する（Ｖｔｈばらつきデータ集積工程７３）。これらに基づいて、多変量解析の手法（統計手法）または多変量回帰解析の手法等により、Ｖｔｈ変動原因プロセス・パラメータ群とＶｔｈ変動の間のモデルを作成する（変動モデル作成工程７４）。具体的には、Ｐハロー注入ドーズ量Ｄｐｈ、およびＮハロー注入ドーズ量Ｄｎｈのそれぞれとゲート絶縁膜厚Ｔｇとの関係を数値的に定める関係式、すなわち、回帰直線等（場合によっては、数値テーブルまたは回帰曲線）を作成する（Ｐ，Ｎチャネル補正関係式取得工程７５）。
【００９５】
次に、図３３に基づいて、実際のプロセスばらつきのフィード・フォーワッド補正８１の手順を説明する。図３３に示すように、実際の製品デバイス製造時にフィード・フォーワッド補正対象製品について、セクション２及び３に示したプロセスにおいて、ゲート絶縁膜厚Ｔｇを測定する。この測定は、たとえば、ウエハ単位で行われる。具体的には、ゲート絶縁膜厚Ｔｇは図５のゲート絶縁膜１０に対する窒化処理後のアニールを完了した時点で、エリプソ・メータ等の光学的方法で測定する。この値がゲート絶縁膜厚Ｔｇ（計測値）で、これとデバイス完成時のゲート絶縁膜厚Ｔｇ（完成値）は、ほぼ同等であるので、そのまま利用できる（図３３のＴｇ計測工程８２）。次に、得られたゲート絶縁膜厚Ｔｇ（完成値）に対応するＰハロー注入ドーズ量ＤｐｈをＮチャネルＦＥＴ補正関係式を参照して（図３３のＮチャネルＦＥＴ補正関係式参照工程８３）、それに基づいて、図１２及び図２５に示すように、Ｐハロー注入Ｄｃｐｈを実行する（図３３の補正したドープ量でのＰハロー注入工程８４）。次に、同様に、得られたゲート絶縁膜厚Ｔｇ（完成値）に対応するＮハロー注入ドーズ量Ｄｎｈを図３６のＰチャネルＦＥＴ補正関係式を参照して（図３３のＰチャネルＦＥＴ補正関係式参照工程８５）、それに基づいて、図１３に示すように、Ｎハロー注入Ｄｃｎｈを実行する（図３３の補正したドープ量でのＮハロー注入工程８６）。
【００９６】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９７】
例えば、前記実施形態においては、バックエンド・プロセスに関して、銅埋め込み配線を例にとって説明したが、アルミニウム系の配線材料による通常の配線構造でもよいことは、言うまでもない。また、前記実施形態においては、Ｔｏｓ（目標値）は固定としたが、後のハロー注入での補正を容易にするために、Ｖｔｈを目標値に近づけるように、目標値を変動させてもよい。ただし、多変量解析およびハロー注入での補正の条件は複雑となる可能性がある。また、前記実施形態においては、Ｐ型単結晶シリコン・ウエハを原材料として、その上に半導体集積回路装置を形成する例を示したが、必要に応じて、Ｎ型単結晶シリコン・ウエハでも、他のエピタキシャル・ウエハでも、ＳＯＩウエハでもよいことは言うまでもない。また、前記実施形態においては、測長または膜厚測定をＳＥＭまたはエリプソメトリ等の手法により計測する例を中心に説明したが、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）等の電子光学的方法、ＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）等のメカニカルな方法、またはスキャトロメトリ等の光学的な方法で測定してもよいことは言うまでもない。
【図面の簡単な説明】
【００９８】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（Ｐウエル・イオン注入工程）である。
【図２】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ＮチャネルＭＩＳＦＥＴの閾値電圧調整イオン注入工程）である。
【図３】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（Ｎウエル・イオン注入工程）である。
【図４】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ＰチャネルＭＩＳＦＥＴの閾値電圧調整イオン注入工程）である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ポリ・シリコン成膜工程）である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ポリ・シリコンへのＰ型不純物イオン注入工程）である。
【図７】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ポリ・シリコンへのＮ型不純物イオン注入工程）である。
【図８】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（ゲート電極パターニング注入工程）である。
【図９】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（中動作電圧のＮチャネルＭＩＳＦＥＴのＬＤＤ領域イオン注入工程）である。
【図１０】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（中動作電圧のＰチャネルＭＩＳＦＥＴのＬＤＤ領域イオン注入工程）である。
【図１１】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（オフセット・スペーサ形成工程）である。
【図１２】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（低動作電圧のＮチャネルＭＩＳＦＥＴへのＰ型ハロー注入工程）である。
【図１３】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（低動作電圧のＰチャネルＭＩＳＦＥＴへのＮ型ハロー注入工程）である。
【図１４】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（サイド・ウォール形成工程）である。
【図１５】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（低動作電圧および中動作電圧のＰチャネルＭＩＳＦＥＴへの高濃度ソース・ドレイン領域イオン注入工程）である。
【図１６】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（低動作電圧および中動作電圧のＮチャネルＭＩＳＦＥＴへの高濃度ソース・ドレイン領域イオン注入工程）である。
【図１７】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（サリサイド工程）である。
【図１８】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（コンタクト・ホール形成工程）である。
【図１９】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（タングステン・プラグ形成工程）である。
【図２０】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（Ｍ１ダマシン配線溝形成工程）である。
【図２１】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図（Ｍ１ダマシン配線形成工程）である。
【図２２】本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（ゲート電極パターニング工程、図８に対応）である。
【図２３】本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（オフセット・スペーサ膜成膜工程、図１１に対応）である。
【図２４】本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（オフセット・スペーサ形成工程、図１１に対応）である。
【図２５】本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（ＬＤＤおよびＨａｌｏイオン注入工程、図１２に対応）である。
【図２６】本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（ＬＤＤおよびＨａｌｏイオン注入後アニール工程、図１２に対応）である。
【図２７】本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（サイド・ウォール成膜工程、図１４に対応）である。
【図２８】本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（サイド・ウォール成膜および高濃度ソース・ドレインイオン注入工程、図１４＆図１６に対応）である。
【図２９】本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧ＮチャネルＭＩＳＦＥＴ部を例にとった要部詳細ウエハ工程デバイス断面図（高濃度ソース・ドレインイオン注入後の熱処理工程、図１６等に対応）である。
【図３０】本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）のための準備工程を説明するためのプロセス・ブロック・フロー図である。
【図３１】本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）の手順を示すプロセス・ブロック・フロー図である。
【図３２】本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート絶縁膜厚等に基づくもの）のための準備工程を説明するためのプロセス・ブロック・フロー図である。
【図３３】本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート絶縁膜厚等に基づくもの）の手順を示すプロセス・ブロック・フロー図である。
【図３４】本願の一実施の形態の半導体集積回路装置の製造方法による半導体集積回路チップ（ＳＯＣ）内のデバイス系統分類図である。
【図３５】本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）に使用される補正テーブル（ＮチャネルＭＩＳＦＥＴ用）の一例である。
【図３６】本願の一実施の形態の半導体集積回路装置の製造方法におけるＶｔｈばらつき補正（ゲート長等に基づくもの）に使用される補正テーブル（ＰチャネルＭＩＳＦＥＴ用）の一例である。
【符号の説明】
【００９９】
１  半導体基板（ウエハ、チップの基板部）
１ａ  ウエハまたはチップの第１の主面（デバイス面）
７ｃｎ  第１のＮチャネルＭＩＳＦＥＴ群のＮチャネルＭＩＳＦＥＴのゲート電極
７ｃｐ  第１のＰチャネルＭＩＳＦＥＴ群のＰチャネルＭＩＳＦＥＴのゲート電極
１４  第１の絶縁膜（オフセット・スペーサ絶縁膜）
４１  チップ領域
１０１  第１のＣＭＩＳ集積回路部
Ｄｃｎｈ  第１のＰチャネルＭＩＳＦＥＴ群へのＮハロー・イオン注入
Ｄｃｐｈ  第１のＮチャネルＭＩＳＦＥＴ群へのＰハロー・イオン注入
Ｌｇ  ゲート長
Ｔｏｓ  オフセット・スペーサ絶縁膜の膜厚
【図１】
0005203748.tif 000002
【図２】
0005203748.tif 000003
【図３】
0005203748.tif 000004
【図４】
0005203748.tif 000005
【図５】
0005203748.tif 000006
【図６】
0005203748.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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