(57)【特許請求の範囲】
【請求項１】
複数の半導体素子と、前記複数の半導体素子のそれぞれを表裏の両面から加圧接触する２つの端子板とを備える半導体装置であって、
前記半導体素子の電極の表面に複数の柱状電極部が形成され、
前記２つの端子板の各々を加圧状態で保持する放熱板を備え、
複数の前記柱状電極部が塑性変形して前記端子板に接触する構成であり、
複数の前記柱状電極部のそれぞれは円柱形状を有し、前記柱状電極部における前記端子板側の部分は、前記端子板に近づくにつれて径が小さくなる、ことを特徴とする圧接型半導体装置。
【請求項２】
少なくとも２つの前記半導体素子はその厚みが異なり、前記２つの半導体素子の各々の表面に設けられた電極の表面に前記柱状電極部が形成され、
前記２つの端子板によって圧接実装される際に、前記２つの半導体素子の各々の表面側の前記電極の前記柱状電極部の塑性変形によって前記２つの半導体素子の厚みの違いを吸収することを特徴とする請求項１記載の圧接型半導体装置。
【請求項３】
前記半導体素子の電極の表面に形成される前記複数の柱状電極部は、前記電極と同一の金属材料を用いかつ成膜技術に基づき前記電極の前記表面に形成されることを特徴とする請求項１記載の圧接型半導体装置。
【請求項４】
複数の前記柱状電極部のそれぞれは、隣接する前記柱状電極部との間で、等間隔で配置されていることを特徴とする請求項１記載の圧接型半導体装置。
【請求項５】
複数の半導体素子と、前記複数の半導体素子のそれぞれを表裏の両面から加圧接触する２つの端子板とを備える半導体装置であって、
前記半導体素子の電極の表面に複数の柱状電極部が形成され、
前記２つの端子板の各々を加圧状態で保持する放熱板を備え、
複数の前記柱状電極部が塑性変形して前記端子板に接触する構成であり、
前記半導体素子の前記電極表面における複数の前記柱状電極部の配置密度は、前記電極表面の中央部の配置密度よりも前記電極表面の周辺部の配置密度が高いことを特徴とする圧接型半導体装置。
【請求項６】
複数の半導体素子と、前記複数の半導体素子のそれぞれを表裏の両面から加圧接触する２つの端子板とを備える半導体装置であって、
前記半導体素子の電極の表面に複数の柱状電極部が形成され、
前記２つの端子板の各々を加圧状態で保持する放熱板を備え、
複数の前記柱状電極部が塑性変形して前記端子板に接触する構成であり、
前記半導体素子の前記電極表面における複数の前記柱状電極部の横断面の面積の大きさは、前記電極表面の中央部に位置する前記柱状電極部の前記面積よりも前記電極表面の周辺部に位置する前記柱状電極部の前記面積が大きいことを特徴とする圧接型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧接型半導体装置に関し、特に、複数の縦型半導体素子を同時に圧接実装する際、各半導体素子とその表裏面の各端子板との接触状態を確実に確保し得る圧接型半導体装置に関する。
【背景技術】
【０００２】
各種電気機器に必要な電力を供給するための電力系電気回路ではパワー半導体モジュールが使用される。パワー半導体モジュールの一例としてＩＧＢＴを含む。ＩＧＢＴはスイッチング素子として使用される半導体装置である。ＩＧＢＴの等価回路はバイポーラトランジスタとＭＯＳＦＥＴを並列接合した電気回路で表現される。ＩＧＢＴ等の半導体素子（「半導体チップ」または「チップ」ともいう）は表裏のチップ面を有する。ＩＧＢＴがオンしたとき表裏の方向（縦方向）に電流が流れる。この意味でＩＧＢＴ等は縦型半導体素子と呼ばれる。ＩＧＢＴは、例えば表面から見ると、同一の半導体構造を有する複数のチップ要素に分離されている。ＩＧＢＴは複数のチップ要素の集合体として構成されている。ＩＧＢＴでは、複数のチップ要素のそれぞれがスイッチング素子として機能することにより全体としてオン・オフする。
【０００３】
ＩＧＢＴやダイオード等の半導体素子を含むパワー半導体モジュールの構造では、一般的に、半導体素子の下部電極（裏面側電極）を下部基板にダイハンダで接合し、半導体素子の上部電極（表面側電極）を樹脂ケース等に設けられた外部端子にワイヤボンディングで接合している。
【０００４】
従来のパワー半導体モジュールでは、半導体素子の裏面側のみに放熱を行う冷却構造部を備えるのが一般的であった。この構造によれば、その放熱性能に依存して、半導体素子に流すことができる電流の量が制限される。半導体素子に流れる電流量を増加するためには、半導体素子の両面を冷却する等の更なる放熱性能の向上を図ることが必要である。またパワー半導体モジュールの半導体素子ではその電極部に多数のボンディングワイヤが接続されている。この半導体素子の電極部に結線を行うとき、接合工程に時間がかかる。さらに上記のパワー半導体モジュールを自動車等の車両に搭載する場合、走行中の車両では振動が生じるから、当該振動に対する信頼性を高めることも要求される。
【０００５】
パワー半導体モジュールに対する上記の各要望を満たす圧接型の半導体装置が知られている。圧接型の半導体装置は、複数の半導体素子の例えば表裏の両面に端子板を加圧接触させ、面接触による電気的接続を形成する構造を有する。圧接型の半導体装置では、複数の半導体素子を設ける場合、複数の半導体素子の寸法バラツキ等に起因する接触状態の不均一を解消するため、複数の半導体素子（ＩＧＢＴとダイオード等）の各々と上部端子板との間に導電性および弾性を有する中間端子体を配置した構造が提案されている（特許文献１）。
【特許文献１】特許第２９９１０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された半導体装置の構造によれば、複数の半導体素子（ＩＧＢＴとダイオード等）の各々と上部端子板との間に、各半導体素子の厚みのバラツキを緩和するための中間端子体が配置される。複数の中間端子体は、半導体素子に対して別部材として用意される。パワー半導体モジュールに対して、半導体素子ごとに中間端子体を設けることは、上記パワー半導体モジュールすなわち圧接型半導体装置の部品点数が増大することになる。また中間端子体を製作することは余分なコストがかさむ。中間端子体は、材質的に弾性による変形特性を有する部材を利用して特定の形状に形成される。加圧して圧接するときに中間端子体の材質の弾性変形を利用することにより、中間端子体を変形させ、各半導体素子の厚みのバラツキを吸収している。このため、特許文献１に開示された圧接型半導体装置の構造によれば、中間端子体が部品として厚くかつ大きくなり、電気抵抗や熱抵抗の特性が低下するおそれがあった。
【０００７】
本発明の目的は、上記の課題に鑑み、圧接型の半導体装置の構造で中間端子板等の特別な別部品を用意することなく、半導体装置全体として薄型を実現し、複数の半導体素子を同時に圧接実装する際に、半導体素子と端子板との接触を確実にし、半導体素子の厚みバラツキが大きい場合でも当該厚みバラツキを緩和することができ、電気抵抗や熱抵抗の特性を良好にできる圧接型半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る圧接型半導体装置は、上記の目的を達成するため、次のように構成される。
【０００９】
第１の圧接型半導体装置（請求項１に対応）は、複数の半導体素子と、複数の半導体素子のそれぞれを表裏の両面から加圧接触する２つの端子板とを備える構造を有しており、各半導体素子の電極の表面に複数の柱状電極部が形成されており、２つの端子板の各々を加圧状態で保持する放熱板を備え、さらに、複数の前記柱状電極部が塑性変形して端子板に接触する構成であり、複数の柱状電極部のそれぞれは円柱形状を有し、柱状電極部における端子板側の部分は、端子板に近づくにつれて径が小さくなる、ように構成される。
【００１０】
上記の第１の圧接型半導体装置の構造によれば、厚みが異なる２以上の半導体素子（半導体チップ）をパワー半導体モジュールとして加圧し圧接実装する際に、縦型の各半導体素子の表面等に設けられている電極に予め複数の柱状電極部を形成しておき、これらの柱状電極部の塑性変形を利用して端子板に接触させるようにする。これにより複数の半導体素子の厚みにバラツキがある場合に、このバラツキを緩和し、各半導体素子の電極と端子板との接触を確実にする。また、複数の柱状電極部のそれぞれは円柱形状を有することで、半導体素子と端子板を低荷重で圧接組立てすることが可能となる。更に、柱状電極部における端子板側の部分は、端子板に近づくにつれて径が小さくなることで、半導体素子と端子板を低荷重で圧接組立てすることが可能となり、さらに柱状電極部の倒れも少なくなる。
【００１１】
第２の圧接型半導体装置（請求項２に対応）は、上記の構成において、好ましくは、少なくとも２つの半導体素子はその厚みが異なり、２つの半導体素子の各々の表面に設けられた電極の表面に柱状電極部が形成されており、２つの端子板によって圧接実装される際に、２つの半導体素子の各々の表面側の電極の柱状電極部の塑性変形によって２つの半導体素子の厚みの違いを吸収することを特徴とする。この構成によれば、厚みが異なる２つの半導体素子を圧接実装によって圧接型のパワー半導体モジュールとして構築するとき、電極の表面に複数の柱状電極部を予め形成し、その塑性変形を利用して２つの半導体素子の厚みの相違を吸収し各半導体素子と端子板との接触を確実なものとしている。
【００１２】
第３の圧接型半導体装置（請求項３に対応）は、上記の構成において、好ましくは、半導体素子の電極の表面に形成される複数の柱状電極部は、電極と同一の金属材料を用いかつ成膜技術に基づき電極の表面に形成されることを特徴とする。この構成によれば、小型の形状を有する半導体素子の電極の表面に高い精度で複数の柱状電極部を作り込むことができ、かつ電極と柱状電極部との結合性も良好になる。
【００１３】
第４の圧接型半導体装置（請求項４に対応）は、上記の構成において、好ましくは、複数の柱状電極部のそれぞれは、隣接する柱状電極部との間で、等間隔で配置されていることを特徴とする。この構成によれば、隣接する柱状電極部同士の間に隙間を設けることにより各柱状電極部の塑性変形による接触を確実なものとする。さらに、これにより、圧接状態における各半導体素子と端子板との間の片当たりの発生を低減し、略均一な接触状態を得ることができ、半導体素子における表裏電極間の電流の流れにおいて偏りを低減することができる。
【００１４】
第５の圧接型半導体装置（請求項５に対応）は、複数の半導体素子と、複数の半導体素子のそれぞれを表裏の両面から加圧接触する２つの端子板とを備える構造を有しており、各半導体素子の電極の表面に複数の柱状電極部が形成されており、２つの端子板の各々を加圧状態で保持する放熱板を備え、さらに、複数の前記柱状電極部が塑性変形して端子板に接触する構成であり、半導体素子の電極表面における複数の柱状電極部の配置密度は、電極表面の中央部の配置密度よりも電極表面の周辺部の配置密度が高いことを特徴とする。
【００１５】
上記の第５の圧接型半導体装置の構造によれば、厚みが異なる２以上の半導体素子（半導体チップ）をパワー半導体モジュールとして加圧し圧接実装する際に、縦型の各半導体素子の表面等に設けられている電極に予め複数の柱状電極部を形成しておき、これらの柱状電極部の塑性変形を利用して端子板に接触させるようにする。これにより複数の半導体素子の厚みにバラツキがある場合に、このバラツキを緩和し、各半導体素子の電極と端子板との接触を確実にする。また、半導体素子の全面で略均一な温度分布が生じ、高温となる半導体素子中央部での性能劣化を低減でき、半導体素子の寿命を向上することができる。
【００１６】
第６の圧接型半導体装置（請求項６に対応）は、複数の半導体素子と、複数の半導体素子のそれぞれを表裏の両面から加圧接触する２つの端子板とを備える構造を有しており、各半導体素子の電極の表面に複数の柱状電極部が形成されており、２つの端子板の各々を加圧状態で保持する放熱板を備え、さらに、複数の前記柱状電極部が塑性変形して端子板に接触する構成であり、半導体素子の電極表面における複数の柱状電極部の横断面の面積の大きさは、電極表面の中央部に位置する柱状電極部の面積よりも電極表面の周辺部に位置する柱状電極部の面積が大きいことを特徴とする。
【００１７】
上記の第６の圧接型半導体装置の構造によれば、厚みが異なる２以上の半導体素子（半導体チップ）をパワー半導体モジュールとして加圧し圧接実装する際に、縦型の各半導体素子の表面等に設けられている電極に予め複数の柱状電極部を形成しておき、これらの柱状電極部の塑性変形を利用して端子板に接触させるようにする。これにより複数の半導体素子の厚みにバラツキがある場合に、このバラツキを緩和し、各半導体素子の電極と端子板との接触を確実にする。また、半導体素子の全面で略均一な温度分布が生じ、高温となる半導体素子中央部での性能劣化を低減でき、半導体素子の寿命を向上することができる。
【発明の効果】
【００１８】
本発明によれば、少なくとも２つの半導体素子を含む圧接型半導体装置において、各半導体素子の電極の表面に複数の柱状電極部を形成し、圧接実装の際には柱状電極部の塑性変形によって厚み調整を行うようにしたため、中間端子板等の中間部材を用意することなく、半導体装置全体として薄型を実現し、複数の半導体素子を同時に圧接実装する際に、半導体素子と端子板との接触を確実にし、半導体素子の厚みバラツキが大きい場合でも当該厚みバラツキを緩和することができる。さらに電極と同じ材質の柱状電極部を利用することにより、電気抵抗や熱抵抗の特性を良好にできる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２０】
図１を参照して、本発明に係る圧接型半導体装置の基本的な構造を説明する。図１は、圧接型半導体装置の要部の縦断面図を示しており、かつ特徴的構造が明確になるように概略的にかつ模式的に示している。実際の圧接型半導体装置に比して、図１に示した構造では、寸法や厚みは誇張して示している。
【００２１】
図１に示した圧接型半導体装置１０は、上下面側からの加圧に基づいて圧接実装がなされた状態の構造例を示している。
【００２２】
図１の例では、パワー半導体モジュールを形成する圧接型半導体装置１０は、例えば２つの半導体素子１１，１２を備えている。半導体素子の数は２つに限定されず、２つ以上であってもよい。半導体素子１１，１２は、パワーデバイスとしての半導体素子であり、例えばＩＧＢＴやダイオードである。これらの半導体素子１１，１２は、パワーデバイスであっていわゆる縦型の構造を有する。半導体素子１１，１２では、それぞれ、その表面（図１では上面）と裏面（図１では下面）に電極１１Ａ，１１Ｂ，１２Ａ，１２Ｂが設けられている。各半導体素子１１，１２において、電極はその素子構造に応じて任意の数を設けることができる。しかしながら、図１では、説明の便宜上、半導体素子１１，１２の上下面のそれぞれに１つずつ電極１１Ａ，１１Ｂ，１２Ａ，１２Ｂを示している。電極１１Ａ，１１Ｂ，１２Ａ，１２Ｂの材料は、導電性を有するアルミニウム（Ａｌ）等の金属である。
【００２３】
上記において、半導体素子１１，１２の平面形状は矩形である。各半導体素子１１，１２の矩形の表裏面において望ましい領域に上記の電極１１Ａ，１１Ｂ，１２Ａ，１２Ｂが設けられている。電極１１Ａ，１１Ｂ，１２Ａ，１２Ｂのそれぞれの平面形状も好ましくは矩形である。
【００２４】
図１に示されるように、２つの半導体素子１１，１２は、異なる種類の半導体素子であるので、その厚みｄ１，ｄ２（ｄ１＜ｄ２）が異なっている。通常的に、半導体装置１０が２以上の複数の半導体素子を備えている場合、それらの半導体素子の厚みは異なる。半導体素子１１の厚みｄ１は例えば０．１〜０．３ｍｍである。他方、半導体素子１２の厚みｄ２は厚みｄ１よりも大きい寸法を有している。
【００２５】
２つの半導体素子１１，１２のそれぞれの電極１１Ａ，１１Ｂ，１２Ａ，１２Ｂの厚みの関係に関しては、通常、次の関係を有している。半導体素子１１，１２の表面側の電極１１Ａ，１２Ａは略同じ厚みを有しており、例えば１５〜２０μｍである。また半導体素子１１，１２の裏面側の電極１１Ｂ，１２Ｂも好ましくは略同じ厚みを有している。電極１１Ｂ，１２Ｂの厚みは、電極１１Ａ，１２Ａの厚みと同じであってもよいし、異なるものであってもよい。
【００２６】
図１に示した構造例では、さらに、２つの半導体素子１１，１２のそれぞれの表面側の電極１１Ａ，１２Ａに対して複数の柱状電極部２１が形成されている。図１の図示例では、前述した通り、図１中上側に位置する圧接用端子板２２と下側に位置する電極用端子板２３とによって圧接実装が完了しており、端子板２３は複数の柱状電極部２１に押し付けられた状態にある。その結果、複数の柱状電極部２１の各々は、端子板２２との接触する部分で塑性変形に基づく潰れ部２１ａが形成されている。圧接前の柱状電極部２１の形状は好ましくは円柱体であり、その軸方向の長さ（高さ）は１０〜２０μｍより大きく、例えば１５〜２５μｍである。電極１１Ａ，１２Ａの各々に形成された円柱形状の複数の柱状電極部は、電極と材料と同じ材料を用いて、後述する同じ技術によって形成され、同一の軸方向長さを有している。他方、圧接実装時には、同時に端子板２２が電極１１Ａ，１２Ａの各々の柱状電極部２１に押し付けられるため、複数の柱状電極部２１の上端部分で塑性変形に基づく潰れ部２１ａが形成されることになる。図１において、寸法ｄ３は例えば略１０〜２０μｍである。その結果、電極１１Ａの柱状電極部２１では、半導体素子１１の厚みｄ１に応じた潰れ部２１ａが形成される。同様に、電極１２Ａの柱状電極部２１でも、寸法ｄ３に拘束されかつ半導体素子１２の厚みｄ２に応じて潰れ部２１ａが形成される。半導体素子１２の厚みｄ２が半導体素子１１の厚みｄ１よりも大きい分、電極１２Ａの柱状電極部２１の潰れ部２１ａの潰れ量は、電極１１Ａの柱状電極部２１の潰れ部２１ａの潰れ量よりも大きくなる。
【００２７】
以上のように、半導体素子１１，１２の裏面側において電極用端子板２３を配置し、それに半導体素子１１，１２の裏面側の電極１１Ｂ，１２Ｂを接触させると共に、半導体素子１１，１２の表面側において圧接用端子板２２を配置し、半導体素子１１，１２の表面側の電極１１Ａ，１２Ａの柱状電極部２１に接触させて加圧すると、圧接実装がなされ、圧接型半導体装置１０が形成される。このとき、半導体素子１１，１２の厚みが異なる場合にも、表面側の電極１１Ａ，１２Ａに形成された複数の柱状電極部２１の接触側先端部が半導体素子１１，１２の各々の厚みに応じてその塑性変形に基づいて適宜な潰れ量で潰れ、端子板２２，２３間の厚みを均一な一定厚みに保持すると共に、電極１１Ａ，１２Ａと端子板２２との接触を確実なものとする。電極１１Ａ，１２Ａの表面に形成される複数の柱状電極部２１は、当該電極の材料を同じ材料を用いて、半導体製造プロセスであるスパッタ法あるいはガスデポジッション法等の高い成膜技術に基づく表面処理方法によって形成される。ここでガスデポジッション法は、気化金属をエアロゾル化し、高成膜レートで金属膜を形成する方法である。圧接用端子板２２が例えばモリブデン（Ｍｏ）やモリブデン銅（ＣｕＭｏ）の場合には、柱状電極部２１の高さ（軸方向の長さ）はアルミニウム（Ａｌ）を用いて少なくとも略１０〜２０μｍ程度の寸法で形成される。実際には、柱状電極部２１の高さは、同時に圧接実装する半導体素子１１，１２の有する厚みの差を十分に吸収・緩和できる値に最適化される。また柱状電極部２１の１つ当たりの端子板２２との接触部分の面積は、上述した塑性変形を生じさせることを目的とすることを考慮すると、小さければ小さいほど望ましい。しかし実際を考慮すると、半導体素子の有する電流密度や発熱量等の特性に応じて接触部分の面積を最適化することが必要である。
【００２８】
一般的に、上述した柱状電極部２１の軸方向長さ（高さ）、断面の径、配置密度等は、柱状電極部２１が端子板２２によって加圧されたときに柱状電極部２１で塑性変形が生じ得るように最適される。
【００２９】
前述の実施形態の説明では、半導体素子１１，１２の表面側の電極１１Ａ，１２Ａに複数の柱状電極部２１を形成した例を説明したが、同様な構造は、裏面側の電極１１Ｂ，１２Ｂにも設けることができる。
【００３０】
図２には、半導体素子１１の表面側の電極１１Ａにおける複数の柱状電極部２１の配置の一例を示す。図２において、複数の電極１１Ａの各々の上に形成された複数の柱状電極部２１は、隣接する柱状電極部２１同士の間隔がほぼ等しくなるように配置されている。この配置構成によって、各柱状電極部２１の塑性変形による接触を確実にする。さらに、柱状電極部２１同士の間隔を略等しくなるように配置し、圧接組立てし塑性変形した後の柱状電極部２１同士を離間させることで、圧接状態における各半導体素子１１，１２と端子板２２との間の片当たりの発生を低減し、略均一な接触状態を得ることができる。
【００３１】
また半導体素子１１，１２の電極１１Ａ，１２Ａの表面における複数の柱状電極部２１の配置密度は、電極表面の中央部の配置密度よりも電極表面の周辺部の配置密度を高くすることもできる。半導体素子の温度は周辺部より中央部が高温となるが、この配置構成によって、半導体素子の中央部より周辺部の抵抗を高くすることにより、半導体素子１１，１２の全面で略均一な温度分布が生じさせることができ、さらに高温となる半導体素子中央部での性能劣化を低減できる。
【００３２】
さらに、半導体素子１１，１２の電極１１Ａ，１２Ａの表面における複数の柱状電極部２１の横断面（軸に直交する断面）の面積の大きさに関しては、電極表面の中央部に位置する柱状電極部の面積よりも電極表面の周辺部に位置する柱状電極部の面積が大きいことが望ましい。半導体素子の温度は周辺部より中央部が高温となるが、この構成によれば、半導体素子の中央部より周辺部の抵抗を高くすることにより、半導体素子の全面で略均一な温度分布が生じ、高温となる半導体素子中央部での性能劣化を低減できる。
【００３３】
図３に、上記の柱状電極部２１の形状に関して４つの例を示す。図３では柱状電極部２１の側面図を示している。図３において、（Ａ）は前述した円柱形状の柱状電極部２１を示し、（Ｂ）は円錐台形状の柱状電極部２１を示し、（Ｃ）は先端部が略半球状の形状を有する柱状電極部２１を示し、（Ｄ）は先端部が円錐台状の形状を有する柱状電極部２１を示している。（Ｂ）−（Ｄ）の柱状電極部２１は、上側の端子板に近づくにつれて、径が小さくなる先細りの形状をなしている。これにより、半導体素子と端子板を低荷重で圧接組立することが可能となり、さらに倒れも防止することができる。また、（Ｂ）の柱状電極部２１は、成膜技術として一般的なスパッタ法での形成が容易であり最も好適な電極形状である。
【００３４】
次に図４を参照して、本発明に係る圧接型半導体装置の具体的なパワーモジュール構造を説明する。図４では、パワーモジュール構造の要部の縦断面図を示している。
【００３５】
図４において、３１は縦型半導体素子であるＩＧＢＴ、３２はＩＧＢＴ３１の上面に形成されたエミッタ電極、３３はＩＧＢＴ３１の下面に形成されたコレクタ電極、３４はＩＧＢＴ３１の上面に形成されたゲート電極である。エミッタ電極３２の表面には複数の柱状電極部３５が形成されている。また４１は他の縦型半導体素子であるダイオード、４２はダイオード４１の上面に形成されたアノード電極、４３はダイオード４１の下面に形成されたカソード電極である。アノード電極４２の表面には複数の柱状電極部４４が形成されている。
【００３６】
２つの半導体素子であるＩＧＢＴ３１とダイオード４１は、位置決め枠５１，５２，５３によって水平方向の位置決めがなされると共に、それらの上側と下側には外部端子５４，５５が配置され、これらの板状の外部端子５４，５５によって圧接実装されている。板状の外部端子５４，５５は、補助放熱板としての働きも兼ねている。上下の２つの外部端子５４，５５によってＩＧＢＴ３１とダイオード４１は加圧されて挟み込まれ、圧接実装される。上側の外部端子５４は複数の柱状電極部３５，４４のそれぞれに圧接している。以上の構造物に対して、さらに、上側には絶縁基板５６を介して放熱板５７が設けられ、下側には絶縁基板５８を介して放熱板５９が設けられる。２つの放熱板５７，５９の間には、例えば、４本の締結ボルト６０とそれらの両端に螺合される締結ナット６１とが設けられ、これらの締結手段によって連結される。絶縁基板５６，５８の間の部分に組み込まれるアセンブリは、外周器６２，６３でその周囲を囲まれ、保護される。下側の絶縁基板５８にはゲート信号外部端子６４が設けられる。このゲート信号外部端子６４とゲート電極３４との間にはゲート信号ワイヤ６５が接続されている。ナット６１と放熱板５９との間に板バネ等の弾柱付与部材を配置し、所定の加圧力を保持するように圧接組立てしても良い。耐振動性が向上する。
【００３７】
上記の圧接型半導体装置を含むパワーモジュール構造によれば、エミッタ電極３２の複数の柱状電極部３５とアノード電極４２の複数の柱状電極部４４を加圧・圧接する端子板として補助放熱板として機能する外部端子５４，５５が用いられる。さらに圧接型半導体装置がパワーモジュール構造に組み込まれるとき、当該圧接型半導体装置を含むアセンブリの部分に対して放熱板５７，５９が付設される。なお上記のパワーモジュール構造において、締結ボルト６０等を用いる必要なく、その代わりに箱状の構造物を実現することができればよい。
【００３８】
次に図５を参照して、本発明に係る圧接型半導体装置の具体的なパワーモジュール構造の他の実施例を説明する。図５は、図４と同様に、パワーモジュール構造の要部の縦断面図を示している。図５において、図４で説明した要素と実質的に同じ要素には同一の符号を付し、その説明を省略する。
【００３９】
図５に示したパワーモジュール構造では、ＩＧＢＴ３１とダイオード４１のそれぞれに対して、複数の柱状電極部３５，４４を圧接する部材として導電性圧接子７１，７２が設けられている。これらの導電性圧接子７１，７２の上側には補助放熱として兼用される外部端子７３が配置される。この例では、ＩＧＢＴ３１の厚みに比較してダイオード４１の厚みが小さいものになっているため、これらの半導体素子の厚みのバラツキを吸収するため、厚みの異なる導電性圧接子７１，７２を設けるようにしている。その他の構造については、図４を参照して説明したパワーモジュール構造と同じである。このパワーモジュール構造によれば、ＩＧＢＴ３１とダイオード４１のエミッタ電極３２とアノード電極４２のそれぞれに対して、複数の柱状電極部３５，４４を圧接する部材として各半導体素子の厚みに応じた厚みを有する専用の導電性圧接子７１，７２を設けたため、圧接子の材質として最適な材質を選択することができ、さらに柱状電極部との接触を確実にしかつ柱状電極部の塑性変形に基づく圧接を確実に行うことができる。各々の柱状電極部３５，４４の塑性変形による潰れ量をほぼ等しくすることで、接触抵抗を均等にすることができる。
【００４０】
以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
【産業上の利用可能性】
【００４１】
本発明に係る圧接型半導体装置は、自動車等に搭載されるパワー半導体モジュールの組込み構造部分として利用される。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る圧接型半導体装置の基本的な構造を概略的に示し、圧接型半導体装置の要部の縦断面図である。
【図２】本実施形態に係る圧接型半導体素子の表面側の電極における複数の柱状電極部の配置例を示す図である。
【図３】本実施形態における柱状電極部の形状に関して４つの例を示す側面図である。
【図４】本発明に係る圧接型半導体装置の具体的なパワーモジュール構造の要部の縦断面図である。
【図５】本発明に係る圧接型半導体装置の具体的なパワーモジュール構造の他の実施例を示す縦断面図である。
【符号の説明】
【００４３】
１０              圧接型半導体装置
１１，１２        半導体素子
１１Ａ，１１Ｂ    電極
１２Ａ，１２Ｂ    電極
２１              柱状電極部
２１ａ            潰れ部
２２              圧接用端子板
２３              電極用端子板
３１              ＩＧＢＴ
３２              エミッタ電極
３５              柱状電極部
４１              ダイオード
４２              アノード電極
４４              柱状電極部
５７，５９        放熱板
７１，７２        導電性圧接子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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