(57)【特許請求の範囲】
【請求項１】
第１電源ラインから供給される第１信号電圧と第２電源ラインから供給される第２信号電圧とを含む電圧信号を前段回路から入力し、前記第１信号電圧を第３電源ラインから供給される第３信号電圧に変換して後段回路に出力する信号変換回路と、
該信号変換回路内に設けられ、第１主電極が前記第２電源ラインまたは前記第３電源ラインに接続され且つ第１主電極が信号出力端に接続されたスイッチトランジスタと、
前記第２、第３電源ライン間の電位差を分圧することによって基準電圧を生成する基準電圧生成回路と、
前記第１信号電圧が前記基準電圧に達する前は前記スイッチトランジスタをオンさせ、且つ、該第１信号電圧が前記基準電圧に達すると前記スイッチトランジスタをオフさせるための制御信号を生成する電圧比較回路とを備え、
前記電圧比較回路が、
第１主電極が前記第３電源ラインに接続された第１導電型の第１トランジスタと、
第１主電極および制御電極が前記第３電源ラインに接続され且つ第２主電極が前記第１トランジスタの制御電極に接続された第１導電型の第２トランジスタと、
第１主電極が前記第２電源ラインに接続された第２導電型の第３トランジスタと、
第１主電極および制御電極が前記第２電源ラインに接続され且つ第２主電極が前記第３トランジスタの制御電極に接続された第２導電型の第４トランジスタと、
第１主電極が前記第４トランジスタの第２主電極に接続され、第２主電極が前記第２トランジスタの第２主電極に接続され且つ制御電極が前記第３電源ラインに接続された第２導電型の第５トランジスタと、
第１主電極およびバルクが前記第１トランジスタの第２主電極に接続され且つ制御電極が前記第１電源ラインに接続された第１導電型の第６トランジスタと、
第１主電極が前記第３トランジスタの第２主電極に接続され、第２主電極が前記第６トランジスタの第２主電極に接続され且つ制御電極が前記第１電源ラインに接続された第２導電型の第７トランジスタと、
第１主電極およびバルクが前記第１トランジスタの第２主電極に接続され、第２主電極が前記第５トランジスタの第２主電極に接続され、且つ、制御電極から前記基準電圧を入力する第１導電型の第８トランジスタと、
第１主電極が前記第３トランジスタの第２主電極に接続され、第２主電極が前記第８トランジスタの第２主電極に接続され且つ制御電極から前記基準電圧を入力する第２導電型の第９トランジスタと、
前記第６トランジスタの第２主電極に初段入力端が接続され且つ前記スイッチトランジスタの制御電極に最終段出力端が接続された、一段または複数段の第１インバータと、
を備えることを特徴とするレベルシフタ回路。
【請求項２】
第１電源ラインから供給される第１信号電圧と第２電源ラインから供給される第２信号電圧とを含む電圧信号を前段回路から入力し、前記第１信号電圧を第３電源ラインから供給される第３信号電圧に変換して後段回路に出力する信号変換回路と、
該信号変換回路内に設けられ、第１主電極が前記第２電源ラインまたは前記３電源ラインに接続され且つ第１主電極が信号出力端に接続されたスイッチトランジスタと、
前記第２、第３電源ライン間の電位差を分圧することによって基準電圧を生成する基準電圧生成回路と、
前記第１信号電圧が前記基準電圧に達する前は前記スイッチトランジスタをオンさせ、且つ、前記第１信号電圧が前記基準電圧に達すると前記スイッチトランジスタをオフさせるための制御信号を生成する電圧比較回路とを備え、
前記電圧比較回路が、
第１主電極が前記第３電源ラインに接続された第１導電型の第１トランジスタと、
第１主電極が前記第２電源ラインに接続された第２導電型の第３トランジスタと、
第１主電極およびバルクが前記第１トランジスタの第２主電極に接続され、且つ、制御電極が前記第１電源ラインに接続された第１導電型の第６トランジスタと、
第１主電極が前記第３トランジスタの第２主電極に接続され、第２主電極が前記第６トランジスタの第２主電極に接続され、且つ、制御電極が前記第１電源ラインに接続された第２導電型の第７トランジスタと、
第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が前記第１および第３トランジスタの制御電極に接続され、且つ、制御電極から前記基準電圧が入力される第１導電型の第８トランジスタと、
第１主電極が前記第３トランジスタの第２主電極に接続され、第２主電極が前記第８トランジスタの第２主電極に接続され、且つ、制御電極から前記基準電圧が入力される第２導電型の第９トランジスタと、
前記第６トランジスタの第２主電極に初段入力端が接続され且つ前記スイッチトランジスタの制御電極に最終段出力端が接続された、一段または複数段の第１インバータと、
を備えることを特徴とするレベルシフタ回路。
【請求項３】
前記基準電圧生成回路と前記第３電源ラインとの間に設けられた第１導電型の第１６トランジスタを備え、
前記制御信号と同レベルの電圧を前記第２、第５トランジスタの制御電極に供給し、且つ、
前記制御信号と逆レベルの電圧を前記第４、第１６トランジスタの制御電極に供給する、
第１スイッチ回路を備えることを特徴とする請求項１に記載のレベルシフタ回路。
【請求項４】
第１主電極が前記第２電源ラインに接続され、第２主電極が前記スイッチトランジスタの制御電極に接続され、且つ、制御電極が前記第１電源ラインに接続された、第２導電型の第１８トランジスタをさらに備えることを特徴とする請求項３に記載のレベルシフタ回路。
【請求項５】
前記一段または複数段の第１インバータが、シュミットインバータを含むことを特徴とする請求項１〜３の何れかに記載のレベルシフタ回路。
【請求項６】
複数個の前記信号変換回路と、
これらの信号変換回路ごとに設けられた複数個の前記スイッチトランジスタと、
それぞれの前記スイッチトランジスタに共通の前記制御信号を供給する１個の前記電圧比較回路と、
該電圧比較回路に基準電圧を供給する１個の基準電圧生成回路と、
を備えることを特徴とする請求項１〜５のいずれかに記載のレベルシフタ回路。
【請求項７】
前記前段回路および前記後段回路と同一の半導体チップ上に形成されたことを特徴とする請求項１〜６のいずれかに記載のレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力信号レベルを変換するレベルシフタ回路に関し、より詳細には、電源投入時の出力信号レベルを安定化させる機能を設けたレベルシフタ回路に関する。
【背景技術】
【０００２】
半導体集積回路において、消費電力の低減を図るためには、なるべく低い電源電圧を使用することが望ましい。近年では、電源電圧を１ボルト程度としたロジック回路も知られている。その一方で、３．３ボルト或いはそれ以上の電源電圧を用いる集積回路も、依然として使用されている。このため、同一の装置内で、複数種類の電源電圧を使用しなければならない場合がある。電源電圧が異なる集積回路どうしを接続する場合、レベルシフタ回路を用いて、信号電圧を変換する必要がある。
【０００３】
レベルシフタ回路を開示する文献としては、例えば、下記特許文献１、２が知られている。
【０００４】
図１５（Ａ）は、従来のレベルシフタ回路の構成例を示す回路図である。図１５（Ａ）のレベルシフタ回路１５００には、電源電圧ＶＤＤＣＯＲＥのロジックコア回路で生成された信号（ハイレベルはＶＤＤＣＯＲＥ、ローレベルは接地電位）が、入力信号Ｓｉｎとして供給される。
【０００５】
この入力信号Ｓｉｎは、ｎＭＯＳトランジスタ１５０３のゲートに、そのまま入力される。また、ｎＭＯＳトランジスタ１５０４のゲートには、入力信号Ｓｉｎの反転信号が、インバータ１５０５から入力される。
【０００６】
したがって、入力信号Ｓｉｎがハイレベル（ＶＤＤＣＯＲＥ）になると、ｎＭＯＳトランジスタ１５０３はオンし、ｎＭＯＳトランジスタ１５０４はオフする。また、ｎＭＯＳトランジスタ１５０３がオンすることにより、ｐＭＯＳトランジスタ１５０２は、ゲート電圧がローレベルになるので、オンする。そして、ｎＭＯＳトランジスタ１５０４がオフし且つｐＭＯＳトランジスタ１５０２がオンすることにより、出力信号Ｓｏｕｔはハイレベル（ＶＤＤＩＯ）になる。また、出力信号Ｓｏｕｔがハイレベル（ＶＤＤＩＯ）になると、ｐＭＯＳトランジスタ１５０１はオフするので、ｐＭＯＳトランジスタ１５０２のゲートはローレベルに安定し、したがって出力信号Ｓｏｕｔもハイレベル（ＶＤＤＩＯ）に安定することになる。
【０００７】
一方、入力信号Ｓｉｎがローレベルになると、ｎＭＯＳトランジスタ１５０３はオフし、ｎＭＯＳトランジスタ１５０４はオンする。したがって、ｐＭＯＳトランジスタ１５０１は、ゲート電圧がローレベルになるので、オンする。ｎＭＯＳトランジスタ１５０３がオフし且つｐＭＯＳトランジスタ１５０１がオンすることにより、ｐＭＯＳトランジスタ１５０２は、ゲート電圧がハイレベル（ＶＤＤＩＯ）になるので、オフする。この結果、ｎＭＯＳトランジスタ１５０４がオンし且つｐＭＯＳトランジスタ１５０２がオフしているので、出力信号Ｓｏｕｔはローレベルに安定する。
【０００８】
このようにして、レベルシフタ回路１５００は、信号のハイレベル電圧を、ＶＤＤＣＯＲＥからＶＤＤＩＯに変換することができる。
【０００９】
図１５（Ｂ）は、レベルシフタ回路１５００を搭載した半導体集積回路の構成例を概略的に示すブロック図である。図１５（Ｂ）に示したように、電源電圧ＶＤＤＣＯＲＥは、レギュレータ１５１０で電源電圧ＶＤＤＩＯを減圧することにより、得ることができる。
【特許文献１】特開平９−９８０８３号公報
【特許文献２】特開２００１−１４４６００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように、レベルシフタ回路では、二種類の電源電圧ＶＤＤＣＯＲＥ，ＶＤＤＩＯが使用される。これらの電源電圧は、異なる電源回路で生成されるため、電源投入時の立ち上がりタイミングは完全には一致せず、ＶＤＤＣＯＲＥ，ＶＤＤＩＯのいずれか一方が先に立ち上がることになる。
【００１１】
ここで、電源電圧ＶＤＤＣＯＲＥが先に立ち上がった場合には、ｎＭＯＳトランジスタ１５０３，１５０４のゲート入力は、必ず、一方がハイレベル（ＶＤＤＣＯＲＥ）になり且つ他方がローレベルになる。したがって、その後で電源電圧ＶＤＤＩＯが立ち上がるときには、ｎＭＯＳトランジスタ１５０３，１５０４の一方が必ずオンしており、したがってレベルシフタ回路とグランドとを接続する経路が形成されている。このため、出力信号Ｓｏｕｔの値が不定になることはない。
【００１２】
一方、電源電圧ＶＤＤＩＯが立ち上がるときにＶＤＤＣＯＲＥが零ボルトの場合（図１６（Ａ）参照）、ｎＭＯＳトランジスタ１５０３，１５０４のゲートは両方ともローレベルになるので、これらｎＭＯＳトランジスタ１５０３，１５０４がともにオフしていることになり、したがってレベルシフタ回路はフローティング状態である。この場合には、出力信号Ｓｏｕｔの値が不定になり、温度、プロセス等の条件によって信号値が変動することになる（図１６（Ｂ）参照）。
【００１３】
電源立ち上がり時に出力信号値Ｓｏｕｔが不定であると、後段の回路を誤動作させるおそれがある。このため、出力信号Ｓｏｕｔは、ローレベル或いはハイレベルに固定されることが望ましい。特に、レギュレータを用いて電源電圧ＶＤＤＩＯを電源電圧ＶＤＤＣＯＲＥに減圧するような場合は（図１５（Ｂ）参照）、電源電圧ＶＤＤＩＯの方が必ず先に立ち上がるため、後段回路が誤動作する可能性は非常に高くなる。
【００１４】
これに対して、上述の特許文献１、２のレベルシフタ回路では、電源立ち上がり時の動作を安定させるために、レベルシフタ回路の出力にリセット回路を設けている（特許文献１の例えば段落００１８および図２等、特許文献２の例えば段落００１７〜００１９および図２等参照）。しかしながら、特許文献１、２の技術では、電源電圧ＶＤＤＩＯ（特許文献１ではＶH 、特許文献２ではＶＤＤ５）の上昇開始からリセット回路動作までの期間中は出力信号値が不定になってしまい、上述の課題を解決することはできない。例えば、特許文献１の図２に示されているレベルシフタ回路の場合、電源電圧ＶH がｎＭＯＳトランジスタ３２の動作しきい値に達するまでは、出力信号値が不定になる。また、特許文献２の図２に示されているレベルシフタ回路では、電源電圧ＶＤＤ５がｎＭＯＳトランジスタ２０３４ｂの動作しきい値に達するまでは、出力信号値が不定になる。
【００１５】
この発明の課題は、電源投入時に出力信号値が不定にならないレベルシフタ回路、すなわち後段回路を誤動作させるおそれが無いレベルシフタ回路を提供する点にある。
【課題を解決するための手段】
【００１６】
この発明に係るレベルシフタ回路は、第１電源ラインから供給される第１信号電圧と第２電源ラインから供給される第２信号電圧とを含む電圧信号を前段回路から入力し、第１信号電圧を第３電源ラインから供給される第３信号電圧に変換して後段回路に出力する信号変換回路と、信号変換回路内に設けられ、第１主電極が第２電源ラインまたは第３電源ラインに接続され且つ第１主電極が信号出力端に接続されたスイッチトランジスタと、第２、第３電源ライン間の電位差を分圧することによって基準電圧を生成する基準電圧生成回路と、第１信号電圧が基準電圧に達する前はスイッチトランジスタをオンさせ且つ第１信号電圧が基準電圧に達するとスイッチトランジスタをオフさせるための制御信号を生成する電圧比較回路とを備える。そして、電圧比較回路が、第１主電極が第３電源ラインに接続された第１導電型の第１トランジスタと、第１主電極および制御電極が第３電源ラインに接続され且つ第２主電極が第１トランジスタの制御電極に接続された第１導電型の第２トランジスタと、第１主電極が第２電源ラインに接続された第２導電型の第３トランジスタと、第１主電極および制御電極が第２電源ラインに接続され且つ第２主電極が第３トランジスタの制御電極に接続された第２導電型の第４トランジスタと、第１主電極が第４トランジスタの第２主電極に接続され、第２主電極が第２トランジスタの第２主電極に接続され且つ制御電極が第３電源ラインに接続された第２導電型の第５トランジスタと、第１主電極およびバルクが第１トランジスタの第２主電極に接続され且つ制御電極が第１電源ラインに接続された第１導電型の第６トランジスタと、第１主電極が第３トランジスタの第２主電極に接続され、第２主電極が第６トランジスタの第２主電極に接続され且つ制御電極が第１電源ラインに接続された第２導電型の第７トランジスタと、第１主電極およびバルクが第１トランジスタの第２主電極に接続され、第２主電極が第５トランジスタの第２主電極に接続され、且つ、制御電極から基準電圧を入力する第１導電型の第８トランジスタと、第１主電極が第３トランジスタの第２主電極に接続され、第２主電極が第８トランジスタの第２主電極に接続され且つ制御電極から基準電圧を入力する第２導電型の第９トランジスタと、第６トランジスタの第２主電極に初段入力端が接続され且つスイッチトランジスタの制御電極に最終段出力端が接続された、一段または複数段の第１インバータとを備える。
また、この発明に係る別のレベルシフタ回路は、電圧比較回路と、上述の基準電圧生成回路及び信号変換回路とを備える。
そして、電圧比較回路は、第１信号電圧が基準電圧に達する前はスイッチトランジスタをオンさせ、且つ、第１信号電圧が基準電圧に達するとスイッチトランジスタをオフさせるための制御信号を生成する。
詳細には、電圧比較回路は、第１主電極が第３電源ラインに接続された第１導電型の第１トランジスタと、第１主電極が第２電源ラインに接続された第２導電型の第３トランジスタと、第１主電極およびバルクが第１トランジスタの第２主電極に接続され、且つ、制御電極が第１電源ラインに接続された第１導電型の第６トランジスタと、第１主電極が第３トランジスタの第２主電極に接続され、第２主電極が第６トランジスタの第２主電極に接続され、且つ、制御電極が第１電源ラインに接続された第２導電型の第７トランジスタと、第１主電極が第１トランジスタの第２主電極に接続され、第２主電極が第１および第３トランジスタの制御電極に接続され、且つ、制御電極から基準電圧が入力される第１導電型の第８トランジスタと、第１主電極が第３トランジスタの第２主電極に接続され、第２主電極が第８トランジスタの第２主電極に接続され、且つ、制御電極から基準電圧が入力される第２導電型の第９トランジスタと、第６トランジスタの第２主電極に初段入力端が接続され且つスイッチトランジスタの制御電極に最終段出力端が接続された、一段または複数段の第１インバータとを備える。
【発明の効果】
【００１７】
この発明では、第１信号電圧が基準電圧よりも低いときに、レベルシフタ回路の信号出力端を第２電源ラインに接続することができ、これにより、該レベルシフタ回路の出力電圧を第２信号電圧に固定することができる。したがって、この発明によれば、電源投入時に、第３電源ラインが第１電源ラインよりも速く立ち上がっても、出力信号値が不定にならないレベルシフタ回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の実施形態と、参考例とについて、図面を用いて説明する。
【００１９】
＜第１の実施形態＞
まず、この発明の第１の実施形態に係るレベルシフタ回路について、図１〜図４を用いて説明する。
【００２０】
この実施形態で使用される電源の構成は、従来の場合（図１５（Ｂ）参照）と同様とする。
【００２１】
図１は、この実施形態に係るレベルシフタ回路の構成を示す回路図である。図１に示したように、この実施形態のレベルシフタ回路１００は、信号変換回路１１０と、基準電圧生成回路１２０と、電圧比較回路１３０とを有している。
【００２２】
信号変換回路１１０は、電源ラインＶＤＤＣＯＲＥ（この発明の第１電源ラインに相当する）から供給されるハイレベル電圧とグランドラインＧＮＤ（この発明の第２電源ラインに相当する）から供給されるローレベル信号とを含む信号Ｓｉｎを入力する。そして、信号変換回路１１０は、ハイレベル電圧ＶＤＤＣＯＲＥを電源ラインＶＤＤＩＯ（この発明の第３電源ラインに相当する）から供給される電圧に変換して出力する。このために、信号変換回路１１０は、ｐＭＯＳトランジスタ１１１，１１２、ｎＭＯＳトランジスタ１１３，１１４およびインバータ１１５を備えている。
【００２３】
さらに、この実施形態では、信号変換回路１１０に、スイッチトランジスタとしての、ｎＭＯＳトランジスタ１１６を設けている。スイッチトランジスタ１１６は、電源立ち上げ時に、電源ラインＶＤＤＣＯＲＥの電圧が基準電圧Ｖｆよりも低い期間中は信号出力端子ＳｏｕｔをグランドラインＧＮＤに接続し、該電圧が基準電圧Ｖｆを超えると該信号出力端子ＳｏｕｔとグランドラインＧＮＤとを切断する（後述）。
【００２４】
図１に示したように、ｐＭＯＳトランジスタ１１１はソースで電源ラインＶＤＤＩＯに接続され、且つ、ゲートで信号出力端子Ｓｏｕｔに接続されている。ｐＭＯＳトランジスタ１１２は、ソースで電源ラインＶＤＤＩＯに接続され、ドレインで信号出力端子Ｓｏｕｔに接続されている。ｎＭＯＳトランジスタ１１３は、ソースでグランドラインＧＮＤに接続され、ドレインでｐＭＯＳトランジスタ１１１のドレインおよびｐＭＯＳトランジスタ１１２のゲートに接続され、且つ、ゲートで信号入力端子Ｓｉｎに接続されている。ｎＭＯＳトランジスタ１１４は、ソースでグランドラインＧＮＤに接続され、ドレインでｐＭＯＳトランジスタ１１１のゲートおよびｐＭＯＳトランジスタ１１２のドレインに接続されている。インバータ１１５は、入力端子で信号入力端子Ｓｉｎに接続され、且つ、出力端子でｎＭＯＳトランジスタ１１４のゲートに接続されている。ｎＭＯＳトランジスタ１１６は、ソースでグランドラインＧＮＤに接続され、ドレインで信号出力端子Ｓｏｕｔに接続され、且つ、ゲートから制御信号ＦＩＸＯＵＴを入力する。
【００２５】
基準電圧生成回路１２０は、基準電圧Ｖｆを、電圧ＶＤＤＩＯ、ＧＮＤの電位差を分圧することによって生成する。このために、基準電圧生成回路１２０は、抵抗素子１２１，１２２を備えている。
【００２６】
図１に示したように、抵抗素子１２１は、一端で電源ラインＶＤＤＩＯに接続される。また、抵抗素子１２２は、一端で抵抗素子１２１の他端に接続されるとともに、他端でグランド電圧ＧＮＤに接続される。そして、抵抗素子１２１，１２２の接続点の電圧が、基準電圧Ｖｆとして出力される。
【００２７】
なお、基準電圧生成回路１２０を、抵抗素子ではなく、ダイオードを用いて構成することも可能である。図２は、基準電圧生成回路１２０の他の構成例を示す回路図である。図２の例では、４個のダイオード（ここではダイオード接続のｎＭＯＳトランジスタ）２０１〜２０４が直列接続され、アノード側が電源ラインＶＤＤＩＯに、カソード側がグランド電圧ＧＮＤに、それぞれ接続されている。そして、ダイオード２０３，２０４の接続点の電圧が、基準電圧Ｖｆとして出力される。ダイオードの段数等は、基準電圧Ｖｆの設定値に応じて適当に定めることができる。
【００２８】
電圧比較回路１３０は、電源立ち上げ時に、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達する前はスイッチトランジスタ１１６をオンさせ、且つ、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達するとスイッチトランジスタ１１６をオフさせる。このために、電圧比較回路１３０は、ＭＯＳトランジスタ１３１〜１３９（この発明の第１〜第９トランジスタに相当する）と、ＥＳＤ保護インタフェース１４０と、インバータ１４１，１４２とを備えている。
【００２９】
図１に示したように、ｐＭＯＳトランジスタ１３１は、ソースで電源ラインＶＤＤＩＯに接続されている。また、ｐＭＯＳトランジスタ１３２は、ソースおよびゲートで電源ラインＶＤＤＩＯに接続され、且つ、ドレインでｐＭＯＳトランジスタ１３１のゲートに接続されている。ｎＭＯＳトランジスタ１３３は、ソースでグランドラインＧＮＤに接続されている。ｎＭＯＳトランジスタ１３４は、ソースおよびゲートでグランドラインＧＮＤに接続され、且つ、ドレインでｎＭＯＳトランジスタ１３３のゲートに接続されている。ｎＭＯＳトランジスタ１３５は、ソースでｎＭＯＳトランジスタ１３４のドレインに接続され、ドレインでｐＭＯＳトランジスタ１３２のドレインに接続され、且つ、ゲート電極で電源ラインＶＤＤＩＯに接続されている。ｐＭＯＳトランジスタ１３６は、ソースおよびバルク（すなわち、バックゲート）でｐＭＯＳトランジスタ１３１のドレインに接続され、且つ、ＥＳＤ保護インタフェース１４０を介してゲートが電源ラインＶＤＤＣＯＲＥに接続されている。ｎＭＯＳトランジスタ１３７は、ソースでｎＭＯＳトランジスタ１３３のドレインに接続され、ドレインがｐＭＯＳトランジスタ１３６のドレイン（すなわち、ノードＮ１）に接続され、且つ、ＥＳＤ保護インタフェース１４０を介してゲートが電源ラインＶＤＤＣＯＲＥに接続されている。ｐＭＯＳトランジスタ１３８は、ソースおよびバルクでｐＭＯＳトランジスタ１３１のドレインに接続され、ドレインでｎＭＯＳトランジスタ１３５のドレインに接続され、且つ、ゲートから基準電圧Ｖｆを入力する。ｎＭＯＳトランジスタ１３９は、ソースでｎＭＯＳトランジスタ１３３のドレインに接続され、ドレインでｐＭＯＳ１３８のドレインに接続され、且つ、ゲートから基準電圧Ｖｆを入力する。
【００３０】
ＥＳＤ(Electrostatic discharge) 保護インタフェース１４０は、周知のＥＳＤ保護回路と同様の回路であり、電圧比較回路１３０の静電破壊を防止するための回路である。
【００３１】
インバータ１４１，１４２は直列接続されており、インバータ１４１の入力端がｐＭＯＳトランジスタ１３６のドレイン（すなわち、ノードＮ１）に接続され、且つ、インバータ１４２の出力端がスイッチトランジスタ１１６のゲートに接続されている。この実施形態の電圧比較回路１３０では、ＭＯＳトランジスタ１３１，１３３等の抵抗成分によって出力振幅（ノードＮ１における信号振幅）が小さくなるため、インバータ１４１，１４２を用いて大きい振幅に整形している。
【００３２】
次に、図１に示したレベルシフタ回路１００の動作について、図３および図４を用いて説明する。
【００３３】
電源を立ち上げると、従来のレベルシフタ回路と同様、電源電圧ＶＤＤＩＯが先に立ち上がる。これにより、まず、電源電圧ＶＤＤＩＯは最終値（設計値）まで完全に上昇し且つ電源電圧ＶＤＤＣＯＲＥは零ボルトの状態になる（図３（Ａ）および図４（Ａ）参照）。また、これにより、基準電圧Ｖｆの値も、設定値まで上昇する（図３（Ｂ）参照）。
【００３４】
このとき、電圧比較回路１３０のＭＯＳトランジスタ１３８，１３９はともにオンする（そのような値に、基準電圧Ｖｆが設定される）。したがって、ＭＯＳトランジスタ１３１，１３８，１３９，１３３を含む電流経路（流れる電流をＩａとする）と、ＭＯＳトランジスタ１３１，１３８，１３９，１３５およびダイオード１３４を含む電流経路（流れる電流をＩｂとする）とが形成される。このとき、電流ＩｂによってＭＯＳトランジスタ１３１，１３３のゲート電圧が決定され、したがって、電流Ｉａが決定される。また、電流Ｉｂの値は、ＭＯＳトランジスタ１３８，１３９のオン抵抗で決定され、したがって基準電圧Ｖｆの値に依存する。この結果、電流Ｉａの値は、基準電圧Ｖｆの値に依存することになる。
【００３５】
電源電圧ＶＤＤＣＯＲＥが零ボルトのとき、ｐＭＯＳトランジスタ１３６はオンしているが、ｎＭＯＳトランジスタ１３７はオフしている。このため、ｐＭＯＳトランジスタ１３１からｐＭＯＳトランジスタ１３６に供給された電荷によって、ノードＮ１の電圧が上昇する（図３（Ｃ）参照）。そして、ノードＮ１の電圧がインバータ１４１の動作しきい値を超えると、制御信号ＦＩＸＯＵＴはハイレベル（ＶＤＤＩＯ）になる。これにより、スイッチトランジスタ１１６がオンし、信号変換回路１１０の信号出力Ｓｏｕｔがローレベルに固定される（図３（Ｅ）、（Ｆ）および図４（Ｃ）参照）。
【００３６】
続いて、電源電圧ＶＤＤＣＯＲＥが上昇を開始する（図３（Ａ）および図４（Ａ）参照）。そして、ＶＤＤＣＯＲＥ≒Ｖｆになると、ＭＯＳトランジスタ１３６，１３７がともにオンしている状態になる。これにより、ＭＯＳトランジスタ１３１，１３６，１３７，１３３を含む電流経路（流れる電流をＩｃとする）が形成される。このとき、ｎＭＯＳトランジスタ１３３のドレイン電流は変化しないので、電流Ｉｃの分だけ電流Ｉａの値が減少する。
【００３７】
その後、電源電圧ＶＤＤＣＯＲＥがさらに上昇すると、ｎＭＯＳトランジスタ１３７はオン抵抗が減少するのに対して、ｐＭＯＳトランジスタ１３６はオン抵抗が増大する。したがって、ｎＭＯＳトランジスタ１３７はドレイン電流をさらに増大させようとするのに対して、ｐＭＯＳトランジスタ１３６のドレイン電流は増大しない。このため、ノードＮ１とインバータ１４１の入力端子との間に蓄積された電荷がｎＭＯＳトランジスタ１３７に引き込まれることになって、ノードＮ１の電圧が急激に低下する（図３（Ｃ）および図４（Ｂ）参照）。
【００３８】
電源電圧ＶＤＤＣＯＲＥがさらに上昇すると、ｐＭＯＳトランジスタ１３６が完全にオフする。これにより、ノードＮ１の電圧はさらに低下して、インバータ１４１の動作しきい値を下回る。その結果、制御信号ＦＩＸＯＵＴはローレベルになり、スイッチトランジスタ１１６がオフする（図３（Ｃ）、（Ｄ）および図４（Ｂ）参照）。したがって、出力信号Ｓｏｕｔの値（ローレベル／ハイレベル）は、入力信号Ｓｉｎの値に依存するようになる（図３（Ｅ）、（Ｆ）および図４（Ｃ）参照）。
【００３９】
信号変換回路１１０のうちスイッチトランジスタ１１６以外の回路動作は、従来のレベルシフタ回路１５００（図１５参照）と同様であるので、説明を省略する。
【００４０】
以上説明したように、この実施形態に係るレベルシフタ回路１００によれば、電源電圧ＶＤＤＩＯが立ち上がってから、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆ付近に達するまでの間、出力信号Ｓｏｕｔの値をグランド電位ＧＮＤに固定することができる。
【００４１】
なお、この実施形態では、電源電圧ＶＤＤＣＯＲＥが立ち上がるまでの電圧をローレベルに固定したが、該電圧をハイレベルに固定してもよい。例えば、スイッチトランジスタとして電源ラインＶＤＤＩＯと信号出力端子Ｓｏｕｔとの間に接続されたｐＭＯＳトランジスタを使用するとともに、制御信号ＦＩＸＯＵＴ出力用インバータ（図１では２段のインバータ１４１，１４２）を奇数段とすることで、電源立ち上がり時の出力信号Ｓｏｕｔをハイレベルに固定することが可能である。但し、後段回路の構成によっては、電源立ち上がり時の出力信号Ｓｏｕｔをハイレベルに固定するとレベルシフタ回路１００或いは後段回路に大電流が流れる場合も考えられ（ｐＭＯＳトランジスタの場合、数十ミリアンペアの電流が流れ得る）、これにより発熱や故障が発生するおそれもある。このため、このような大電流に対する防止策が後段回路に施されていない場合には、該立ち上がり時の出力電圧をローレベルに固定する方が望ましい。
【００４２】
＜第１の参考例＞
次に、この発明の第１の参考例に係るレベルシフタ回路について、図５〜図７を用いて説明する。
【００４３】
この参考例でも、使用される電源の構成を、従来の場合（図１５（Ｂ）参照）と同様とする。
【００４４】
図５は、この参考例に係るレベルシフタ回路５００の構成を示す回路図である。図５において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものを示している。この参考例のレベルシフタ回路５００は、電圧比較回路５０１の構成が、上述の第１の実施形態に係るレベルシフタ回路１００と異なる。
【００４５】
電圧比較回路５０１は、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆよりも低いときはスイッチトランジスタ１１６をオンさせ、且つ、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達するとスイッチトランジスタ１１６をオフさせる。このために、電圧比較回路５０１は、ＭＯＳトランジスタ５１０〜５１５（この発明の第１０〜第１５トランジスタに相当する）と、ＥＳＤ保護インタフェース１４０と、インバータ１４１，１４２とを備えている。
【００４６】
図５に示したように、ｐＭＯＳトランジスタ５１０は、ソースで電源ラインＶＤＤＩＯに接続され、且つ、ゲートでグランドラインＧＮＤに接続されている。ｎＭＯＳトランジスタ５１１は、ソースでグランドラインＧＮＤに接続され、且つ、ゲートで電源ラインＶＤＤＩＯに接続されている。ｐＭＯＳトランジスタ５１２は、ソースおよびバルクでｐＭＯＳトランジスタ５１０のドレインに接続され、且つ、ＥＳＤ保護インタフェース１４０を介してゲートが電源ラインＶＤＤＣＯＲＥに接続されている。ｎＭＯＳトランジスタ５１３は、ソースでｎＭＯＳトランジスタ５１１のドレインに接続され、且つ、ドレインがｐＭＯＳトランジスタ５１２（すなわち、ノードＮ１）のドレインに接続されている。ｐＭＯＳトランジスタ５１４は、ソースおよびバルクでｐＭＯＳトランジスタ５１０のドレインに接続され、且つ、ゲートから基準電圧Ｖｆを入力する。ｎＭＯＳトランジスタ５１５は、ソースでｎＭＯＳトランジスタ５１１のドレインに接続され、ドレインおよびゲートでｎＭＯＳトランジスタ５１３のゲートおよびｐＭＯＳトランジスタ５１４のドレインに接続されている。
【００４７】
次に、図５に示したレベルシフタ回路５００の動作について、図６および図７を用いて説明する。
【００４８】
電源を立ち上げると、従来のレベルシフタ回路と同様、電源電圧ＶＤＤＩＯが先に立ち上がる。これにより、まず、電源電圧ＶＤＤＩＯは最終値（設計値）まで完全に上昇し且つ電源電圧ＶＤＤＣＯＲＥは零ボルトの状態になる（図６（Ａ）および図７（Ａ）参照）。また、これにより、基準電圧Ｖｆの値も、設定値まで上昇する（図６（Ｂ）参照）。
【００４９】
このとき、電圧比較回路５０１のｐＭＯＳトランジスタ５１２は、ゲート電圧がローレベル（すなわち零ボルト）なので、完全にオンする。一方、ｐＭＯＳトランジスタ５１４のゲート電圧（すなわち基準電圧Ｖｆ）は、ＶＤＤＩＯを分圧することによって生成され、したがって完全なローレベルにはならない。このため、ｐＭＯＳトランジスタ５１４には、完全にはオンせず、ゲート電圧Ｖｆに応じたドレイン電流を流す。ｐＭＯＳトランジスタ５１４のドレイン電流は、ｎＭＯＳトランジスタ５１３，５１５のゲートを充電する。これにより、ｎＭＯＳトランジスタ５１３，５１５は、オンする。
【００５０】
ここで、ｐＭＯＳトランジスタ５１２，５１４は、ゲート電圧が一致しないので、同じ電流は流れない。すなわち、ｐＭＯＳトランジスタ５１２の方が、ゲート電圧が低い分だけ、ｐＭＯＳトランジスタ５１４よりも大きいドレイン電流を流す。一方、ｎＭＯＳトランジスタ５１３，５１５は、ゲート電圧が同一になるのでカレントミラー回路として動作し、同一のドレイン電流を流そうとする。このため、ｐＭＯＳトランジスタ５１２が出力するドレイン電流の一部（すなわち、ｐＭＯＳトランジスタ５１２，５１４のドレイン電流差に相当する電流）は、インバータ１４１の入力端に供給され、該入力端を充電する。これによりノードＮ１はハイレベルになり（図６（Ｃ）および図７（Ｂ）参照）、したがってインバータ１４１の出力電圧はローレベルになり、さらに、インバータ１４２の出力電圧ＦＩＸＯＵＴはローレベルになる。ここで、インバータ１４２は電源電圧としてＶＤＤＩＯを用いているので、信号ＦＩＸＯＵＴのハイレベルはＶＤＤＩＯとほぼ一致する（図６（Ｄ）参照）。
【００５１】
この結果、ｎＭＯＳトランジスタ１１６がオンし、したがって信号変換回路１１０の信号出力Ｓｏｕｔはローレベルに固定される（図６（Ｅ）、（Ｆ）および図７（Ｃ）参照）。
【００５２】
その後、電源電圧ＶＤＤＣＯＲＥが上昇を開始すると（図６（Ａ）および図７（Ａ）参照）、ｐＭＯＳトランジスタ５１２のドレイン電流が減少し始める。一方、ｐＭＯＳトランジスタ５１４では、ゲート電圧Ｖｆが変化しないので、ドレイン電流も変化しない。このため、ｎＭＯＳトランジスタ５１３，５１５のゲート電圧も変化しない。したがって、ｎＭＯＳトランジスタ５１３，５１５は、電源電圧ＶＤＤＣＯＲＥが零ボルトのときのドレイン電流値を維持しようとする。
【００５３】
このため、電源電圧ＶＤＤＣＯＲＥが上昇して基準電位Ｖｆを超えると（すなわち、ｐＭＯＳトランジスタ５１２のドレイン電流がｐＭＯＳトランジスタ５１４のドレイン電流よりも小さくなると）、ｎＭＯＳトランジスタ５１３はインバータ１４１の入力端子側の電荷を取り込もうとするので、ノードＮ１の電圧は急激に低下する（図６（Ｃ）および図７（Ｂ）参照）。そして、ノードＮ１の電圧がインバータ１４１の動作しきい値を下回ると、信号ＦＩＸＯＵＴはローレベルになり（図６（Ｄ）参照）、したがって、ｎＭＯＳトランジスタ１１６はオフする。この結果、出力信号Ｓｏｕｔの値（ローレベル／ハイレベル）は、入力信号Ｓｉｎの値に依存するようになる（図６（Ｅ）、（Ｆ）および図７（Ｃ）参照）。
【００５４】
以上説明したように、この参考例に係るレベルシフタ回路６００でも、電源電圧ＶＤＤＩＯが立ち上がってから電源電圧ＶＤＤＣＯＲＥが立ち上がるまでの間、出力信号Ｓｏｕｔの値をグランド電位ＧＮＤに固定することができる。
【００５５】
なお、この参考例でも、第１の実施形態と同様、電源電圧ＶＤＤＩＯが立ち上がってから電源電圧ＶＤＤＣＯＲＥが立ち上がるまでの間、出力信号Ｓｏｕｔの値がハイレベルに固定されるようにしてもよい。
【００５６】
＜第２の実施形態＞
次に、この発明の第２の実施形態に係るレベルシフタ回路について、図８を用いて説明する。この実施形態は、この発明の第１スイッチ回路を設けたレベルシフタ回路の例である。
【００５７】
図８は、この実施形態に係るレベルシフタ回路８００の構成を示す回路図である。図８において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものを示している。
【００５８】
この実施形態のレベルシフタ回路８００は、スイッチ回路８２０を有する。スイッチ回路８２０は、基準電圧生成回路１２０内に設けられたｐＭＯＳトランジスタ８１０と、電圧比較回路１３０内に設けられたインバータ８２１，８２２，８２３とを備える。
【００５９】
ｐＭＯＳトランジスタ８１０は、ソースで電源ラインＶＤＤＩＯに接続され、且つ、ドレインで抵抗素子１２１の一端に接続されている。
【００６０】
インバータ８２１，８２２，８２３は、直列接続されている。そして、インバータ８２１は、制御信号ＦＩＸＯＵＴを入力する。インバータ８２２の出力端は、ｐＭＯＳトランジスタ１３２およびｎＭＯＳトランジスタ１３５のゲートに接続されている。また、インバータ８２３の出力端は、ｎＭＯＳトランジスタ１３４およびｐＭＯＳトランジスタ８１０のゲートに接続されている。
【００６１】
以下、この実施形態に係るレベルシフタ回路８００の動作を説明する。
【００６２】
制御信号ＦＩＸＯＵＴがハイレベルのとき（すなわち、電源電圧ＶＤＤＩＯが立ち上がり且つ電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達していないとき）、インバータ８２２がハイレベル（ＶＤＤＩＯ）を出力し、且つ、インバータ８２３がローレベルを出力する。インバータ８２２の出力がハイレベルになると、ＭＯＳトランジスタ１３２，１３５には電源電位ＶＤＤＩＯが印加される。また、インバータ８２３の出力がローレベルになると、ｎＭＯＳトランジスタ１３４およびｐＭＯＳトランジスタ８１０にはグランド電位ＧＮＤが印加される。これにより、基準電圧生成回路１２０および電圧比較回路１３０は、第１の実施形態に係る基準電圧生成回路１２０および電圧比較回路１３０と等価になる。この結果、レベルシフタ回路８００は、第１の実施形態に係るレベルシフタ回路１００と同様に動作する。
【００６３】
一方、制御信号ＦＩＸＯＵＴがローレベルになると（すなわち、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆ程度或いはそれ以上になると）、インバータ８２１，８２２による遅延時間の経過後に、インバータ８２２の出力がローレベルに切り換わる。この結果、ｐＭＯＳトランジスタ１３２がオンするとともに、ｎＭＯＳトランジスタ１３５がオフする。これにより、ＭＯＳトランジスタ１３１は、ゲート電圧がハイレベル（ＶＤＤＩＯ）になるので、オフする。続いて、インバータ８２３による遅延時間の経過後、インバータ８２３の出力がハイレベルに切り換わる。この結果、ｎＭＯＳトランジスタ１３４がオンするとともに、ｐＭＯＳトランジスタ８１０がオフする。ｎＭＯＳトランジスタ１３４がオンすることにより、ｎＭＯＳトランジスタ１３３は、ゲート電圧がローレベルになるので、オフする。このようにして、制御信号ＦＩＸＯＵＴがローレベルになると、基準電圧生成回路１２０および電圧比較回路１３０内の電流経路が全て断たれる。
【００６４】
このように、この実施形態によれば、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達した後に基準電圧生成回路１２０および電圧比較回路１３０内の電流経路を断つことができ、したがって、これらの回路１２０，１３０を設けたことによる消費電力の増大を抑えることができる。
【００６５】
＜第２の参考例＞
次に、この発明の第２の参考例に係るレベルシフタ回路について、図９を用いて説明する。この参考例は、第２スイッチ回路を設けたレベルシフタ回路の例である。
【００６６】
図９は、この参考例に係るレベルシフタ回路９００の構成を示す回路図である。図９において、図５と同じ符号を付した構成要素は、それぞれ、図５と同じものを示している。
【００６７】
この参考例のレベルシフタ回路９００は、スイッチ回路９２０を有する。スイッチ回路９２０は、基準電圧生成回路１２０内に設けられたｐＭＯＳトランジスタ９１０と、電圧比較回路５０１内に設けられたインバータ９２１，９２２，９２３とを備える。
【００６８】
ｐＭＯＳトランジスタ９１０は、ソースで電源ラインＶＤＤＩＯに接続され、且つ、ドレインで抵抗素子２１１の一端に接続されている。
【００６９】
インバータ９２１〜９２３は、直列接続されている。インバータ９２１は、制御信号ＦＩＸＯＵＴを入力する。インバータ９２２の出力端は、ｎＭＯＳトランジスタ５１１のゲートに接続されている。また、インバータ９２３の出力端は、ｐＭＯＳトランジスタ５１０，９１０のゲートに接続されている。
【００７０】
以下、この参考例に係るレベルシフタ回路９００の動作を説明する。
【００７１】
制御信号ＦＩＸＯＵＴがハイレベルのとき（すなわち、電源電圧ＶＤＤＩＯが立ち上がり且つ電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達していないとき）、スイッチ回路９２０では、インバータ９２２がハイレベル（ＶＤＤＩＯ）を出力し、且つ、インバータ９２３がローレベルを出力する。インバータ９２２の出力がハイレベルになると、ＭＯＳトランジスタ５１１には電源電位ＶＤＤＩＯが印加される。また、インバータ９２３の出力がローレベルになると、ｐＭＯＳトランジスタ５１０，９１０にはグランド電位ＧＮＤが印加される。これにより、基準電圧生成回路１２０および電圧比較回路５０１は、第１の参考例に係る基準電圧生成回路１２０および電圧比較回路５０１と等価になる。この結果、レベルシフタ回路９００は、第１の参考例に係るレベルシフタ回路５００と同様に動作する。
【００７２】
一方、制御信号ＦＩＸＯＵＴがローレベルになると（すなわち、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達すると）、インバータ９２１，９２２による遅延時間の経過後に、インバータ９２２の出力がローレベルに切り換わる。この結果、ｎＭＯＳトランジスタ５１１がオフする。続いて、インバータ９２３による遅延時間の経過後、インバータ９２３の出力がハイレベルに切り換わる。この結果、ｐＭＯＳトランジスタ５１０，９１０がオフする。このようにして、制御信号ＦＩＸＯＵＴがローレベルになると、基準電圧生成回路１２０および電圧比較回路５０１内の電流経路が全て断たれる。
【００７３】
このように、この参考例によれば、電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達した後に基準電圧生成回路１２０および電圧比較回路５０１内の電流経路を断つことができ、したがって、これらの回路１２０，５０１を設けたことによる消費電力の増大を抑えることができる。
【００７４】
＜第３の実施形態＞
次に、この発明の第３の実施形態に係るレベルシフタ回路について、図１０を用いて説明する。この実施形態は、この発明の第１スイッチ回路の他の例である。
【００７５】
図１０は、この実施形態に係るレベルシフタ回路１０００の構成を示す回路図である。図１０において、図８と同じ符号を付した構成要素は、それぞれ図８と同じものを示している。
【００７６】
図１０に示したように、この実施形態のスイッチ回路１０１０は、インバータ１０１１と、ｐＭＯＳトランジスタ８１０と、ｎＭＯＳトランジスタ１０１２とを備えている。インバータ１０１１の入力端は、制御信号ＦＩＸＯＵＴを入力するとともに、ｐＭＯＳトランジスタ１３２およびｎＭＯＳトランジスタ１３５に接続されている。また、インバータ１０１１の出力端は、ｎＭＯＳトランジスタ１３４およびｐＭＯＳトランジスタ８１０に接続されている。
【００７７】
この実施形態に係るレベルシフタ回路１０００によれば、以下のような理由により、電源電圧ＶＤＤＣＯＲＥ，ＶＤＤＩＯのどちらが先に立ち上がった場合でも、基準電圧生成回路１２０および電圧比較回路１３０の消費電力増大を抑えることができる。
【００７８】
まず、電源電圧ＶＤＤＩＯが先に立ち上がった場合の動作を説明する。
【００７９】
電源電圧ＶＤＤＩＯが立ち上がり且つ電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆ（すなわち、ｎＭＯＳトランジスタの動作しきい値）に達していないとき、スイッチ回路１０１０のｎＭＯＳトランジスタ１０１２はオフする。したがって、ＭＯＳトランジスタ１３２，１３５のゲートには制御信号ＦＩＸＯＵＴ（このときの値はハイレベルすなわち電源電位ＶＤＤＩＯ）が印加され、ｎＭＯＳトランジスタ１３４およびｐＭＯＳトランジスタ８１０のゲートにはグランド電位ＧＮＤが印加される。これにより、基準電圧生成回路１２０および電圧比較回路１３０は、第１の実施形態に係る基準電圧生成回路１２０および電圧比較回路１３０と等価になる。この結果、レベルシフタ回路１０００は、第１の実施形態に係るレベルシフタ回路１００と同様に動作する。
【００８０】
一方、電源電圧ＶＤＤＩＯが立ち上がった後で電源電圧ＶＤＤＣＯＲＥが基準電圧Ｖｆに達すると、制御信号ＦＩＸＯＵＴがローレベルになる。このとき、ｎＭＯＳトランジスタ１０１２がオンするが、以下の動作には影響しない。制御信号ＦＩＸＯＵＴがローレベルになると、ＭＯＳトランジスタ１３２，１３５のゲートにはローレベルが印加され、ｎＭＯＳトランジスタ１３４およびｐＭＯＳトランジスタ８１０のゲートにはハイレベル（ＶＤＤＩＯ）が印加される。したがって、ｐＭＯＳトランジスタ１３２はオンし、ｎＭＯＳトランジスタ１３５はオフする。これにより、ＭＯＳトランジスタ１３１は、ゲート電圧がハイレベル（ＶＤＤＩＯ）になるので、オフする。また、ｎＭＯＳトランジスタ１３４がオンすることにより、ｎＭＯＳトランジスタ１３３は、ゲート電圧がローレベルになるので、オフする。このようにして、制御信号ＦＩＸＯＵＴがローレベルになると、基準電圧生成回路１２０および電圧比較回路１３０内の電流経路が全て断たれる。
【００８１】
次に、電源電圧ＶＤＤＣＯＲＥが先に立ち上がった場合の動作を説明する。
【００８２】
電源電圧ＶＤＤＣＯＲＥが立ち上がると、ｎＭＯＳトランジスタ１０１２がオンするので、電源電圧ＶＤＤＩＯの値に拘わらず、制御信号ＦＩＸＯＵＴの値はローレベルに固定される。これにより、スイッチトランジスタ１１６はオフするが、電源電圧ＶＤＤＣＯＲＥが先に立ち上がった場合にはｎＭＯＳトランジスタ１１３，１１４の一方がグランドラインＧＮＤにつながるので、出力信号Ｓｏｕｔが不定になることはない。
【００８３】
その後で、電源電圧ＶＤＤＩＯが立ち上がったとき、ｐＭＯＳトランジスタ１３２はオンし且つｎＭＯＳトランジスタ１３５がオフするのでｐＭＯＳトランジスタ１３１はオフし、さらに、ｎＭＯＳトランジスタ１３４がオンするのでｎＭＯＳトランジスタ１３３はオフする。また、ｐＭＯＳトランジスタ８１０は、オフする。このようにして、制御信号ＦＩＸＯＵＴがローレベルになると、基準電圧生成回路１２０および電圧比較回路１３０内の電流経路が全て断たれる。
【００８４】
以上説明したように、この実施形態に係るレベルシフタ回路１０００によれば、電源電圧ＶＤＤＣＯＲＥが立ち上がった場合にはＦＩＸＯＵＴを直ちにローレベルに固定する。このため、電源電圧ＶＤＤＩＯの立ち上がりと同時に、基準電圧生成回路１２０および電圧比較回路１３０内の電流経路を全て断つことができる。これにより、この実施形態によれば、基準電圧生成回路１２０および電圧比較回路１３０の消費電力増大を抑えることができる。
【００８５】
なお、ここでは第２の実施形態に係るスイッチ回路８２０に代えてスイッチ回路１０１０を使用する場合を説明したが、第２の参考例に係るスイッチ回路９２０（図９参照）のスイッチ回路９２０（第２のスイッチ回路）に代えてこの実施形態のスイッチ回路１０１０を使用することも可能である。
【００８６】
＜第４の実施形態＞
次に、この発明の第４の実施形態に係るレベルシフタ回路について、図１１を用いて説明する。
【００８７】
図１１は、この実施形態に係るレベルシフタ回路１１００の構成を示す回路図である。図１１において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものを示している。
【００８８】
この実施形態は、第１の実施形態に係るレベルシフタ回路１１０の初段インバータ１４１に代えて、シュミットインバータ１１０１を使用している。シュミットインバータとは、電位上昇時と下降時とでハイレベル／ローレベルのしきい値が異なるインバータである（例えば上昇時のしきい値２Ｖ、下降時のしきい値１Ｖ）。
【００８９】
シュミットインバータ１１０１を使用することにより、何らかの原因でｐＭＯＳトランジスタ１３１の電位が揺らいだときに、制御信号ＦＩＸＯＵＴの信号値（ハイレベル／ローレベル）を安定させることができる。
【００９０】
したがって、この実施形態によれば、スイッチトランジスタ１１６の動作を安定させることができる。
【００９１】
なお、ここでは、第１の実施形態と同様のレベルシフタ回路１００にシュミットインバータ１１０１を搭載した場合を例に採って説明したが、第２及び第３の実施形態、並びに第１及び第２の参考例と同様のレベルシフタ回路にシュミットインバータ１１０１を搭載した場合にも同様の効果を得ることができる。
【００９２】
＜第５の実施形態＞
次に、この発明の第５の実施形態に係るレベルシフタ回路について、図１２および図１３を用いて説明する。
【００９３】
図１２は、この実施形態に係るレベルシフタ回路の構成を示す回路図であり、図１３はこの実施形態に係るレベルシフタ回路のレイアウト構成を示す平面図である。
【００９４】
図１２、図１３のレベルシフタ回路１２００において、信号変換回路１１０−１〜１１０−ｎの回路構成は、それぞれ、第１の実施形態に係るレベルシフタ回路１００に設けられた信号変換回路１１０（図１参照）の回路構成と同じである。さらに、基準電圧生成回路１２０および電圧比較回路１３０の回路構成は、図１の場合と同じである。
【００９５】
図１３に示したように、この実施形態では、信号変換回路１１０−１，１１０−２，・・・をＩＯセル１３１０−１，１３１０−２，・・・毎に形成し、各信号変換回路１１０−１，１０１−２，・・・から出力する信号Ｓｏｕｔ（１），Ｓｏｕｔ（２），・・・を対応するＩＯセル１３１０−１，１３１０−２，・・・に送る構成とした。また、各基準電圧生成回路１２０および電圧比較回路１３０は、専用のセル１３２０に形成した。
【００９６】
このように、この実施形態に係るレベルシフタ回路１２００では、複数の信号変換回路１１０−１〜１１０−ｎが、共通の制御信号ＦＩＸＯＵＴを用いて、スイッチトランジスタ１１６のオン／オフを制御する。
【００９７】
このため、レベルシフタ回路１２００は、１個の基準電圧生成回路１２０と１個の電圧比較回路１３０とを用いてｎ個の信号変換回路１１０−１〜１１０−ｎを制御することができる。これにより、この実施形態によれば、集積回路の規模縮小や消費電力のさらなる抑制を図ることができる。
【００９８】
＜第６の実施形態＞
次に、この発明の第６の実施形態に係るレベルシフタ回路について、図１４を用いて説明する。
【００９９】
この実施形態は、本発明のレベルシフタ回路を、前段回路および後段回路と同一の半導体チップ１４００上に形成した場合のレイアウトの例である。
【０１００】
図１４の平面図において、図１と同じ符号を付した構成要素は、それぞれ、図１と同じものを示している。
【０１０１】
図１４（Ａ）において、ブロック１４１０は、電源電圧ＶＤＤＣＯＲＥおよびグランドラインＧＮＤを使用する集積回路形成領域である。また、ブロック１４２０は、電源電圧ＶＤＤＣＯＲＥ２およびグランドラインＧＮＤを使用する集積回路形成領域である。ここで、ＶＤＤＣＯＲＥ２はＶＤＤＣＯＲＥよりも高い電源電圧であり（すなわち、ＶＤＤＣＯＲＥ２＞ＶＤＤＣＯＲＥ）、上述した第１〜第５の実施形態と第１及び第２参考例における電源電圧ＶＤＤＩＯに相当する。図１４に示したように、この実施形態に係るレベルシフタ回路１４３０は、ブロック１４１０とブロック１４２０との境界付近に配置される。
【０１０２】
図１４（Ｂ）において、前段回路１４１１は信号Ｓｉｎを生成してレベルシフタ回路１１０に供給する回路であり、また、後段回路１４１２はレベルシフタ回路１１０から出力された信号Ｓｏｕｔを入力する回路である。
【０１０３】
図１４（Ｂ）に示したように、前段回路１４１１はブロック１４１０に形成され、また、後段回路１４１２はブロック１４２０に形成される。
【０１０４】
また、レベルシフタ回路１４３０において、電圧比較回路１３０はブロック１４１０，１４２０の境界部分に配置され、また、基準電圧生成回路１２０はブロック１４２０内に配置される。
【０１０５】
このように、この実施形態では、前段回路１４１１および後段回路１４１２と同一の半導体チップ１４００上に形成されたレベルシフタ回路１４３０に、この発明を適用することができる。
【図面の簡単な説明】
【０１０６】
【図１】第１の実施形態に係るレベルシフタ回路の構成を示す回路図である。
【図２】第１の実施形態に係る基準電圧生成回路の他の構成例を示す回路図である。
【図３】第１の実施形態に係るレベルシフタ回路の動作を説明するためのタイミングチャートである。
【図４】第１の実施形態に係るレベルシフタ回路の動作を説明するための信号波形図である。
【図５】第１の参考例に係るレベルシフタ回路の構成を示す回路図である。
【図６】第１の参考例に係るレベルシフタ回路の動作を説明するためのタイミングチャートである。
【図７】第１の参考例に係るレベルシフタ回路の動作を説明するための信号波形図である。
【図８】第２の実施形態に係るレベルシフタ回路の構成を示す回路図である。
【図９】第２の参考例に係るレベルシフタ回路の構成を示す回路図である。
【図１０】第３の実施形態に係るレベルシフタ回路の構成を示す回路図である。
【図１１】第４の実施形態に係るレベルシフタ回路の構成を示す回路図である。
【図１２】第５の実施形態に係るレベルシフタ回路の構成を示す回路図である。
【図１３】第５の実施形態に係るレベルシフタ回路のレイアウト構成を示す平面図である。
【図１４】第６の実施形態に係るレベルシフタ回路のレイアウト構成を示す平面図である。
【図１５】（Ａ）は従来のレベルシフタ回路の構成例を示す回路図であり、（Ｂ）はレベルシフタ回路を搭載した半導体集積回路の構成例を概略的に示すブロック図である。
【図１６】（Ａ）、（Ｂ）ともに、従来のレベルシフタ回路の動作を説明するための信号波形図である。
【符号の説明】
【０１０７】
１００  レベルシフタ回路
１１０  信号変換回路
１１１，１１２，１３１，１３２，１３６，１３８  ｐＭＯＳトランジスタ
１１３，１１４，１３３，１３４，１３５，１３７，１３９  ｎＭＯＳトランジスタ
１１５，１４１，１４２  インバータ
１１６  スイッチトランジスタ
１２０  基準電圧生成回路
１２１，１２２  抵抗素子
１３０  電圧比較回路
１４０  ＥＳＤ保護インタフェース
【図１】
0005191196.tif 000002
【図２】
0005191196.tif 000003
【図３】
0005191196.tif 000004
【図４】
0005191196.tif 000005
【図５】
0005191196.tif 000006
【図６】
0005191196.tif 000007
【図７】
0005191196.tif 000008
【図８】
0005191196.tif 000009
【図９】
0005191196.tif 000010
【図１０】
0005191196.tif 000011
【図１１】
0005191196.tif 000012
【図１２】
0005191196.tif 000013
【図１３】
0005191196.tif 000014
【図１４】
0005191196.tif 000015
【図１５】
0005191196.tif 000016
【図１６】
0005191196.tif 000017