(57)【特許請求の範囲】
【請求項１】
第一の電源で動作する回路から第二の電源で動作する回路へ信号を伝えるレベルシフト回路であって、
前記第二の電源と第一の出力端子との間にソースとドレインが接続され、ゲートが第二の出力端子に接続された第一の第１導電型トランジスタと、
前記第二の電源と前記第二の出力端子との間にソースとドレインが接続されゲートが前記第一の出力端子に接続された第二の第１導電型トランジスタと、
ソースが接地にドレインが第一の出力端子に接続された第一の第２導電型トランジスタと、
ソースが接地にドレインが第二の出力端子に接続された第二の第２導電型トランジスタと、
を備えたレベル変換回路と、
第一の電源系の入力信号を受け、前記第一の第２導電型トランジスタのゲート信号と、前記第二の第２導電型トランジスタのゲート信号と、を出力する回路であって、スタンバイ信号を受け、前記第一、第二の第２導電型トランジスタをいずれもオフ状態に設定するバリアゲート回路と、
ソースが接地に、ドレインが前記第一の出力端子に、ゲートが前記第二の出力端子に接続された第三の第２導電型トランジスタと、
ソースが接地に、ドレインが前記第二の出力端子に、ゲートが前記第一の出力端子に接続された第四の第２導電型トランジスタと、
を含み、
前記第一、第二の第２導電型トランジスタがいずれもオフ状態となるときに、前記第一、第二の出力端子を一定の電圧に保持する保持回路と、
を備えたレベルシフト回路。
【請求項２】
前記バリアゲート回路は、
ソースが接地に、ドレインが前記第一の第２導電型トランジスタのゲート信号に、ゲートが第二の電源系の前記スタンバイ信号に、接続された第七の第２導電型トランジスタと、
ソースが接地に、ドレインが前記第二の第２導電型トランジスタのゲート信号に、ゲートが前記第二の電源系のスタンバイ信号に、接続された第八の第２導電型トランジスタと、
を含む請求項１に記載のレベルシフト回路。
【請求項３】
前記バリアゲート回路は、
前記第一の第２導電型トランジスタのゲート信号を生成する第一のゲート回路と、
前記第二の第２導電型トランジスタのゲート信号を生成する第二のゲート回路と、
第二の電源系のスタンバイ信号の反転信号を受けて第一の電源系のスタンバイ信号を出力する第一の電源系のインバータと、
を備え、
前記第一、第二のゲート回路は、ゲートが前記インバータの出力に接続された第１導電型トランジスタを介して前記第一の電源に接続されている請求項１または２に記載のレベルシフト回路。
【請求項４】
第一の電源で動作する回路から第二の電源で動作する回路へ信号を伝えるレベルシフト回路であって、
前記第二の電源と第一の出力端子との間にソースとドレインが接続され、ゲートが第二の出力端子に接続された第一の第１導電型トランジスタと、
前記第二の電源と前記第二の出力端子との間にソースとドレインが接続されゲートが前記第一の出力端子に接続された第二の第１導電型トランジスタと、
ソースが接地にドレインが第一の出力端子に接続された第一の第２導電型トランジスタと、
ソースが接地にドレインが第二の出力端子に接続された第二の第２導電型トランジスタと、
を備えたレベル変換回路と、
第一の電源系の入力信号を受け、前記第一の第２導電型トランジスタのゲート信号を生成する第一のゲート回路と、
前記第一の電源系の前記入力信号を受け、前記第二の第２導電型トランジスタのゲート信号を生成する第二のゲート回路と、
第二の電源系のスタンバイ信号の反転信号を受けて第一の電源系のスタンバイ信号を出力する第一の電源系のインバータと、
を含み、
前記第一、第二のゲート回路は、ゲートが前記インバータの出力に接続された第１導電型トランジスタを介して前記第一の電源に接続され、
前記第二の電源系の前記スタンバイ信号を受け、前記第一、第二のゲート回路が、夫々前記第一、第二の第２導電型トランジスタをいずれもオフ状態に設定するバリアゲート回路と、
前記第一、第二の第２導電型トランジスタがいずれもオフ状態となるときに、前記第一、第二の出力端子を一定の電圧に保持する保持回路と、
を備えたレベルシフト回路。
【請求項５】
前記第一のゲート回路は、
ソースが接地に、ドレインが前記第一の第２導電型トランジスタのゲート信号に、ゲートが第二の電源系の前記スタンバイ信号に、接続された第七の第２導電型トランジスタと、含み、
前記第二のゲート回路は、
ソースが接地に、ドレインが前記第二の第２導電型トランジスタのゲート信号に、ゲートが前記第二の電源系のスタンバイ信号に、接続された第八の第２導電型トランジスタと、を含む請求項４に記載のレベルシフト回路。
【請求項６】
前記保持回路は、
ソースとドレインがそれぞれ、前記第一の第１導電型トランジスタのソースとドレインに接続され、ゲートが前記スタンバイ信号の反転信号に接続された第三の第１導電型トランジスタと、
ソースとドレインがそれぞれ、前記第二の第１導電型トランジスタのソースとドレインに接続され、ゲートが前記スタンバイ信号の反転信号に接続された第四の第１導電型トランジスタと、
を含む請求項４または５に記載のレベルシフト回路。
【請求項７】
前記保持回路は、
ソースが接地に、ドレインが前記第一の出力端子に、ゲートが前記スタンバイ信号に接続された第五の第２導電型トランジスタと、
ソースが接地に、ドレインが前記第二の出力端子に、ゲートが前記スタンバイ信号に接続された第六の第２導電型トランジスタと、
前記第二の電源と第一の出力端子との間にソースとドレインが前記第一の第１導電型トランジスタと直列に接続された第五の第１導電型トランジスタと、
前記第二の電源と第二の出力端子との間にソースとドレインが前記第二の第１導電型トランジスタと直列に接続された第六の第１導電型トランジスタと、
を含む請求項４または５に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関し、特に、信号を出す側と受ける側のうち、出す側がスタンバイ状態になることのあるレベルシフト回路に関する。
【背景技術】
【０００２】
従来、近年市場要求により、より低消費電力のＬＳＩ装置が求められており、ＬＳＩ装置の中でもコアとなる部分の一部または、全部の電源電圧を遮断し、待機時電力の削減を行うものが、増えてきた。他方で、システムすべての機能は待機させないため、システム上の他のＬＳＩ装置は動かすという動作状態をもつシステムも存在する。
【０００３】
従って多電源電圧で駆動するＬＳＩ装置において、一部電源電圧を遮断したＬＳＩ装置の論理は、何らかの確定状態にしておく必要が生じている。たとえば、ＬＳＩ装置においてコア部電源電圧を遮断した場合、ＬＳＩ装置のＩＯ部電源は供給状態のまま維持し何らかの確定論理を出力しておく必要があり、ＩＯ部電源電圧は供給維持の状態で、コア部電源電圧の状態を示すスタンバイ信号ＳＴＢＹを用いて、ＩＯバッファの論理を確定させようとする技術が、特許文献１に記載されている。
【０００４】
この特許文献１に記載されている従来のスタンバイ機能付レベルシフタについて図６と図８を用いてその構成を説明する。レベルシフト回路３０は、電源線３５から電源電圧Ｖａの供給を受けて動作する回路ブロック３８と、電源線３６から電源電圧Ｖｂが供給され、回路ブロック３８からの信号を受けて動作する回路ブロック３９とで構成されている。なお、回路ブロック３８、回路ブロック３９には、電源電圧Ｖａ、Ｖｂの基準となる電圧としてグランド線３７が共通に供給されている。回路ブロック３９において、ＮチャネルＭＯＳトランジスタＱ７、Ｑ８とＰチャネルＭＯＳトランジスタＱ９、Ｑ１０とによりレベル変換回路４０が構成されている。トランジスタＱ７、Ｑ８は、ともにグランド線３７にソース接地されており、電源線３６とトランジスタＱ７、Ｑ８との間には、それぞれトランジスタＱ９、Ｑ１０が接続されている。トランジスタＱ９、Ｑ１０の各ゲートは、それぞれトランジスタＱ８、Ｑ７の各ドレインに接続されており、トランジスタＱ８、Ｑ１０のドレインがレベル変換回路４０の出力端子になっている。このレベル変換回路４０からの出力信号は、レベル固定化回路であるＮＡＮＤゲート４１とインバータ４２を介してデータＤoutとして出力される。また、スリープ信号ＳＬＰは、インバータ４３、４４を介して回路ブロック３８に与えられるとともに、インバータ４３を介してＮＡＮＤゲート４１に入力され、ＮＡＮＤゲート４１に対するレベル固定化制御信号として機能する。一方、回路ブロック３８において、ＮＯＲゲート４５には、入力データＤinとインバータ４４からのスリープ信号ＳＬＰとが入力され、ＮＯＲゲート４６には、ＮＯＲゲート４５の出力信号とスリープ信号ＳＬＰとが入力されるようになっている。ＮＯＲゲート４５、４６の出力信号は、それぞれトランジスタＱ８、Ｑ７のゲートに与えられている。ＮＯＲゲート４５、４６の内部回路の構成を図８に示す。ＮＯＲゲート４５、４６は、それぞれＮチャネル型ＭＯＳトランジスタＱ１４、Ｑ１５とＰチャネル型ＭＯＳトランジスタＱ１６、Ｑ１７とから構成されている。
【０００５】
次に、このレベルシフト回路３０の動作について説明する。通常動作時にはスリープ信号ＳＬＰがローレベルであるので、インバータ４３、４４の出力信号がそれぞれハイレベル、ローレベルとなり、ＮＡＮＤゲート４１およびＮＯＲゲート４５、４６はインバータとして動作する。入力データＤinがローレベル（０Ｖ）であれば、トランジスタＱ７、Ｑ１０がオフ、トランジスタＱ８、Ｑ９がオンとなり、回路ブロック３９はローレベル（０Ｖ）のデータＤoutを出力する。一方、入力データＤinがハイレベル（電圧Ｖａ）であれば、トランジスタＱ７、Ｑ１０がオン、トランジスタＱ８、Ｑ９がオフとなり、回路ブロック３９はハイレベル（電圧Ｖｂ）のデータＤoutを出力する。
【０００６】
一方、スタンバイ時には、スリープ信号ＳＬＰがハイレベルとなり、図示しない電源回路が、電源電圧Ｖａの生成および出力を停止する。このとき、レベルシフト回路３０において、インバータ４３、４４の出力信号がそれぞれローレベル、ハイレベルとなる。回路ブロック３８のＮＯＲゲート４５、４６は、図８に示す回路構成を備えているため、たとえ電源電圧Ｖａが遮断されてもインバータ４４の出力信号がハイレベルを保っている限り、トランジスタＱ１４、Ｑ１５のいずれかがオンとなり、ローレベルの信号を出力することができる。これにより、レベル変換回路４０のトランジスタＱ７、Ｑ８はともにオフとなり、電源線３６からトランジスタＱ９、Ｑ７を介してグランド線３７に流れる貫通電流および電源線３６からトランジスタＱ１０、Ｑ８を介してグランド線３７に流れる貫通電流を阻止することができる。このとき、レベル変換回路４０の出力はハイインピーダンスとなっており、その出力信号レベルは不定となる。しかしながら、ＮＡＮＤゲート４１が、レベル変換回路４０の出力信号のレベルにかかわらずハイレベルに固定された信号を出力するので、回路ブロック３９は固定されたローレベル（０Ｖ）のデータＤoutを出力することができる。
【０００７】
【特許文献１】特開２００６−１７３８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、発明者らの検討によると、この従来のスタンバイ機能を有するレベルシフト回路では、用い方によっては、スタンバイ解除時に誤った信号を出力してしまう場合があることがわかった。この理由について、図７のタイミングチャートを用いて説明する。
【０００９】
図７のタイミングチャートで、時刻Ｔ０からＴ２までは、スタンバイ状態に入る前の動作、時刻Ｔ２からＴ７まではスタンバイ状態に入るときの動作、時刻Ｔ７からＴ８まではスタンバイ中の状態、時刻Ｔ８からＴ１７までは、スタンバイ状態が完全に解除されるまでの動作を示す。特に問題となるのが、スタンバイ状態の解除のときであるので、スタンバイから解除させるときの動作について、詳しく説明する。
【００１０】
時刻Ｔ７からＴ８までのスタンバイ状態においては、ＮＯＲゲート４５、４６の電源であるＶａは遮断状態となるが、インバータ４４の出力はハイレベルを維持する。従って、ＮチャネルＭＯＳトランジスタＱ７、Ｑ８のゲート電圧はほぼ０Ｖが印加されることになる。一方、ＰチャネルＭＯＳトランジスタＱ９、Ｑ１０のゲートには、互いのドレインが接続されているので、ＮチャネルＭＯＳトランジスタＱ７、Ｑ８とＰチャネルＭＯＳトランジスタＱ９、Ｑ１０のオフ電流のばらつきから、ＰチャネルＭＯＳトランジスタＱ１０のドレインは、完全なハイレベルにはならないにしても、電源電圧ＶｂよりＰチャネルＭＯＳトランジスタＱ１０のスレッシュホールド電圧分より下がった電圧以下になることはなく、ほぼハイレベルとなる。
【００１１】
次に、時刻Ｔ８より、スタンバイ解除動作が開始され、まず電源電圧Ｖａの電源が投入され、時刻Ｔ９にて、電源電圧Ｖａの電位が確定する。すると、チップ内部電源電圧の確定によって、チップ内部の論理が確定し、時刻Ｔ１０で、入力データＤｉｎの論理が確定する。上記の例では、ローレベルに固定となる。このように、電源電圧Ｖａ、入力データＤｉｎのレベルが確定してから、スリープ信号ＳＬＰを時刻Ｔ１１にて、ローレベルに遷移させスタンバイ解除動作を開始する。インバータ４３、インバータ４４の出力は、それぞれの遅延時間後、時刻Ｔ１２、時刻Ｔ１３にて、論理確定する。インバータ４３の出力が、時刻Ｔ１２にて、ハイレベルに遷移すると、ＮＡＮＤゲート４１は、トランジスタＱ１０のドレインの論理を後段に伝える。トランジスタＱ１０の論理は、ほぼハイレベルであるので、時刻Ｔ１３にて、ＮＡＮＤゲート４１の出力は、ローレベルとなり、インバータ４２の出力、すなわち出力データＤｏｕｔは、ハイレベルとなる。
【００１２】
ＮＯＲゲート４５の出力は、インバータ４４の出力の動作終了後、時刻Ｔ１４にて、ハイレベルへ遷移する。時刻Ｔ１４にて、ＮＯＲゲート４５、ＮＯＲゲート４６の論理は、相補となり、レベル変換回路４０のトランジスタＱ９、トランジスタＱ１０に入力される論理として通常動作し、トランジスタＱ１０のドレインが時刻Ｔ１５にて、ローレベルとなり、同様にＮＡＮＤゲート４１の出力がハイレベルに遷移し、出力データＤｏｕｔがローレベルへ遷移する。
【００１３】
従来回路の動作を整理すると、入力データＤｉｎの論理がハイレベルでスタンバイ状態にする。スタンバイから復帰する際、入力データＤｉｎの論理がローレベルであるという動作状態を本回路に持たせた場合、スタンバイ復帰動作時、出力データＤｏｕｔは、ローレベル、ハイレベル、ローレベルと動作を行うこととなる。本動作は、スタンバイ復帰時、入力データＤｉｎにローレベルを入力し、出力データＤｏｕｔにローレベルが出ることが期待値であるが、出力データＤｏｕｔの値がローレベル、ハイレベル、ローレベルと遷移してしまうことを意味し、４７で示される部分であり、誤動作である。誤動作信号４７は、システム上で、レベルシフト回路の後段に配置されている回路に悪影響を及ぼす。
【課題を解決するための手段】
【００１４】
本発明の１つのアスペクト（側面）に係るレベルシフト回路は、
第一の電源で動作する回路から第二の電源で動作する回路へ信号を伝えるレベルシフト回路であって、前記第二の電源と第一の出力端子との間にソースとドレインが接続されゲートが第二の出力端子に接続された第一の第１導電型トランジスタと、前記第二の電源と前記第二の出力端子との間にソースとドレインが接続されゲートが前記第一の出力端子に接続された第二の第１導電型トランジスタと、ソースが接地にドレインが第一の出力端子に接続された第一の第２導電型トランジスタと、ソースが接地にドレインが第二の出力端子に接続された第二の第２導電型トランジスタと、を備えたレベル変換回路と、第一の電源系の入力信号を受け、前記第一の第２導電型トランジスタのゲート信号と、前記第二の第２導電型トランジスタのゲート信号と、を出力する回路であって、スタンバイ信号を受け、前記第一、第二の第２導電型トランジスタをいずれもオフ状態に設定するバリアゲート回路と、ソースが接地にドレインが前記第一の出力端子にゲートが前記第二の出力端子に接続された第三の第２導電型トランジスタと、ソースが接地にドレインが前記第二の出力端子にゲートが前記第一の出力端子に接続された第四の第２導電型トランジスタと、
を含み、前記第一、第二の第２導電型トランジスタがいずれもオフ状態となるときに、前記第一、第二の出力端子を一定の電圧に保持する保持回路と、を備える。
本発明の他のアスペクト（側面）に係るレベルシフト回路は、
第一の電源で動作する回路から第二の電源で動作する回路へ信号を伝えるレベルシフト回路であって、前記第二の電源と第一の出力端子との間にソースとドレインが接続されゲートが第二の出力端子に接続された第一の第１導電型トランジスタと、前記第二の電源と前記第二の出力端子との間にソースとドレインが接続されゲートが前記第一の出力端子に接続された第二の第１導電型トランジスタと、ソースが接地にドレインが第一の出力端子に接続された第一の第２導電型トランジスタと、ソースが接地にドレインが第二の出力端子に接続された第二の第２導電型トランジスタと、を備えたレベル変換回路と、第一の電源系の入力信号を受け、前記第一の第２導電型トランジスタのゲート信号を生成する第一のゲート回路と、前記第一の電源系の前記入力信号を受け、前記第二の第２導電型トランジスタのゲート信号を生成する第二のゲート回路と、第二の電源系のスタンバイ信号の反転信号を受けて第一の電源系のスタンバイ信号を出力する第一の電源系のインバータと、を含み、前記第一、第二のゲート回路は、ゲートが前記インバータの出力に接続された第１導電型トランジスタを介して前記第一の電源に接続され、前記第二の電源系の前記スタンバイ信号を受け、前記第一、第二のゲート回路が、夫々前記第一、第二の第２導電型トランジスタをいずれもオフ状態に設定するバリアゲート回路と、前記第一、第二の第２導電型トランジスタがいずれもオフ状態となるときに、前記第一、第二の出力端子を一定の電圧に保持する保持回路と、を備える。
【発明の効果】
【００１５】
本発明によれば、スタンバイ信号を受けて、レベル変換回路の入力トランジスタである第一、第二の第２導電型トランジスタをいずれもオフ状態とするバリアゲート回路を設けた上、第一、第二の第２導電型トランジスタがいずれもオフ状態となるときに、前記第一、第二の出力端子を一定の電圧に保持する保持回路を設けているので、レベル変換回路の後段に固定化回路を設ける必要がなく、スタンバイ解除時に誤った信号が出力される恐れがない。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態に係るレベルシフト回路は、第一の電源（たとえばＶＤＤ１）で動作する回路から第二の電源（たとえばＶＤＤ２）で動作する回路へ信号を伝えるレベルシフト回路であって、レベル変換回路（たとえば５、６、７）と、バリアゲート回路（たとえば２）と、保持回路（たとえばＭＭＰ１とＭＭＰ２、または、ＭＭＮ１１とＭＭＮ１２、または、ＭＭＮ７とＭＭＮ８とＭＭＰ９とＭＭＰ１０）とを備えたものとすることができる。
【００１７】
上記レベル変換回路は、上記第二の電源と第一の出力端子（たとえばＹ）との間にソースとドレインが接続されゲートが第二の出力端子（たとえばＹＢ）に接続された第一の第１導電型トランジスタ（たとえばＭＭＰ３）と、上記第二の電源と上記第二の出力端子との間にソースとドレインが接続されゲートが上記第一の出力端子に接続された第二の第１導電型トランジスタ（たとえばＭＭＰ４）と、ソースが接地にドレインが第一の出力端子に接続された第一の第２導電型トランジスタ（たとえばＭＭＮ１）と、ソースが接地にドレインが第二の出力端子に接続された第二の第２導電型トランジスタ（たとえばＭＭＮ２）と、を備えたレベル変換回路とすることができる。
【００１８】
また、上記バリアゲート回路は、第一の電源系の入力信号（たとえばＡ）を受け、上記第一の第２導電型トランジスタのゲート信号（たとえばＡＢ）と、上記第二の第２導電型トランジスタのゲート信号（たとえばＡＢＢ）と、を出力する回路であって、スタンバイ信号を受け、上記第一、第二の第２導電型トランジスタをいずれもオフ状態に設定するバリアゲート回路とすることができる。
【００１９】
さらに、上記保持回路は、上記第一、第二の第２導電型トランジスタがいずれもオフ状態となるときに、上記第一、第二の出力端子を一定の電圧に保持する保持回路とすることができる。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の一実施例のスタンバイ機能付きレベルシフタ回路の回路図である。以下、この回路の構成について説明する。図１において、スタンバイ機能付きレベルシフタ回路１は、バリアゲート回路２とレベル変換回路５とレベル変換回路５の出力信号Ｙ、ＹＢにそれぞれドレインを接続した高耐圧ＰチャネルＭＯＳトランジスタＭＭＰ１、ＭＭＰ２で構成される。なお、図１において、高耐圧のトランジスタ（またはインバータ）は、ゲートを太線で記載し、低耐圧のトランジスタ（またはインバータ）と区別している。具体的には、低耐圧トランジスタは、ＮチャネルトランジスタＭＳＮ１と、ＮチャネルトランジスタＭＳＮ２と、ＰチャネルトランジスタＭＳＰ１と、ＰチャネルトランジスタＭＳＰ２と、ＰチャネルトランジスタＭＳＰ３と、ＰチャネルトランジスタＭＳＰ４である。また、インバータＩＮＶＳ１も低耐圧トランジスタで構成され、電源電圧は、第一の電源ＶＤＤ１である。
【００２２】
一方、高耐圧トランジスタは、高耐圧ＮチャネルトランジスタＭＭＮ１と、高耐圧ＮチャネルトランジスタＭＭＮ２と、高耐圧ＮチャネルトランジスタＭＭＮ３と、高耐圧ＮチャネルトランジスタＭＭＮ４と、高耐圧ＰチャネルトランジスタＭＭＰ１と、高耐圧ＰチャネルトランジスタＭＭＰ２と、高耐圧ＰチャネルトランジスタＭＭＰ３と、高耐圧ＰチャネルトランジスタＭＭＰ４である。また、インバータＩＮＶＭ１、インバータＩＮＶＭ２、インバータＩＮＶＭ３も高耐圧トランジスタで構成される。なお、高耐圧トランジスタで構成されるインバータの中で、インバータＩＮＶＭ１、インバータＩＮＶＭ２の電源電圧は第二の電源ＶＤＤ２であり、インバータＩＮＶＭ３の電源電圧は、第一の電源ＶＤＤ１である。
【００２３】
バリアゲート回路２は、ＮチャネルトランジスタＭＳＮ１と、ＮチャネルトランジスタＭＳＮ２と、高耐圧ＮチャネルトランジスタＭＭＮ３と、高耐圧ＮチャネルトランジスタＭＭＮ４と、ＰチャネルトランジスタＭＳＰ１と、ＰチャネルトランジスタＭＳＰ２と、ＰチャネルトランジスタＭＳＰ３と、ＰチャネルトランジスタＭＳＰ４と、インバータＩＮＶＭ１と、インバータＩＮＶＭ２と、インバータＩＮＶＭ３と、インバータＩＮＶＳ１とで構成され、入力信号Ａ、スタンバイ信号ＳＴＢＹが入力され、信号ＡＢＢ、信号ＡＢ、信号ＳＮ、信号ＳＰを出力する。
【００２４】
レベル変換回路５は、高耐圧ＮチャネルトランジスタＭＭＮ１と、高耐圧ＮチャネルトランジスタＭＭＮ２と、高耐圧ＰチャネルトランジスタＭＭＰ３と、高耐圧ＰチャネルトランジスタＭＭＰ４で構成される。
【００２５】
バリアゲート回路２において、インバータＩＮＶＭ１は、スタンバイ信号ＳＴＢＹを反転して第二の電源ＶＤＤ２レベルの信号ＳＮを出力する。インバータＩＮＶＭ２は、信号ＳＮを反転して第二の電源ＶＤＤ２レベルの振幅幅を持った信号ＳＰを出力する。インバータＩＮＶＭ３は、信号ＳＰを反転して、第一の電源ＶＤＤ１レベルの振幅幅を持った信号Ｓ１Ｎを出力する。
【００２６】
ＮチャネルトランジスタＭＳＮ１は、ゲートに入力信号Ａが接続され、ドレインが信号ＡＢに接続され、ソースとバックゲートがＧＮＤ電位に接続される。ＰチャネルトランジスタＭＳＰ１は、ゲートに入力信号Ａが接続され、ドレインが信号ＡＢに接続され、ソースがトランジスタＭＳＰ２のドレインに接続され、バックゲートが第一の電源ＶＤＤ１に接続される。ＰチャネルトランジスタＭＳＰ２は、ゲートが信号Ｓ１Ｎに接続され、ソースとバックゲートが第一の電源ＶＤＤ１に接続される。高耐圧ＮチャネルトランジスタＭＭＮ３は、ゲートが信号ＳＮに接続され、ドレインが信号ＡＢに接続され、ソースとバックゲートはＧＮＤ電位に接続される。
【００２７】
インバータＩＮＶＳ１は、入力信号Ａを反転して第一の電源ＶＤＤ１レベルの信号を出力し、出力端子が、ＮチャネルトランジスタＭＳＮ２と、ＰチャネルトランジスタＭＳＰ３のゲートに接続される。
【００２８】
ＮチャネルトランジスタＭＳＮ２は、ドレインが信号ＡＢＢに接続され、ソースとバックゲートがＧＮＤ電位に接続される。ＰチャネルトランジスタＭＳＰ３は、ドレインが信号ＡＢＢに接続され、ソースがＰチャネルトランジスタＭＳＰ４のドレインに接続され、バックゲートが第一の電源ＶＤＤ１に接続される。ＰチャネルトランジスタＭＳＰ４は、ゲートが信号Ｓ１Ｎに接続され、ソースとバックゲートが第一の電源ＶＤＤ１に接続される。高耐圧ＮチャネルトランジスタＭＭＮ４は、ゲートが信号ＳＮに接続され、ドレインが信号ＡＢＢに接続され、ソースとバックゲートはＧＮＤ電位を接続する。
【００２９】
レベル変換回路５において、高耐圧ＮチャネルトランジスタＭＭＮ１は、バリアゲート回路２から出力された信号ＡＢがゲートに接続され、ドレインは、出力信号Ｙに接続され、ソースとバックゲートは、ＧＮＤ電位に接続される。高耐圧ＮチャネルトランジスタＭＭＮ２は、バリアゲート回路２から出力された信号ＡＢＢがゲートに接続され、ドレインは、出力信号ＹＢに接続され、ソースとバックゲートは、ＧＮＤ電位に接続される。高耐圧ＰチャネルトランジスタＭＭＰ３は、ゲートが出力信号ＹＢに接続され、ドレインが出力信号Ｙに接続される。高耐圧ＰチャネルトランジスタＭＭＰ４は、ゲートが出力信号Ｙに接続され、ドレインが、出力信号ＹＢに接続される。
【００３０】
高耐圧ＰチャネルトランジスタＭＭＰ３、高耐圧ＰチャネルトランジスタＭＭＰ４のソースとバックゲートは、第二の電源ＶＤＤ２に接続される。
【００３１】
高耐圧ＰチャネルトランジスタＭＭＰ１は、ゲートに信号ＳＰが接続され、ドレインが出力信号Ｙに接続される。高耐圧ＰチャネルトランジスタＭＭＰ２は、ゲートに信号ＳＰが接続され、ドレインが、出力信号ＹＢに接続される。高耐圧ＰチャネルトランジスタＭＭＰ１、高耐圧ＰチャネルトランジスタＭＭＰ２のソースとバックゲートは、第二の電源ＶＤＤ２に接続される。
【００３２】
ここで、第一の電源ＶＤＤ１の電圧値は１．２Ｖ 、第二の電源ＶＤＤ２の電圧値は、３．３Ｖであるとする。本実施例のレベルシフタは、第一の電源ＶＤＤ１レベルの信号振幅の入力信号Ａを、第二の電源ＶＤＤ２レベルの信号振幅の正論理出力信号Ｙと、第二の電源ＶＤＤ２レベルの信号振幅の負論理出力信号ＹＢとに、レベル変換するものである。スタンバイ信号ＳＴＢＹは、第二の電源ＶＤＤ２レベルの信号振幅をもち、レベルシフタが通常動作するか、スタンバイ動作するか、を切り替える信号である。
【００３３】
次に、図１に示す一実施例のスタンバイ機能付きレベルシフト回路について、その動作を説明する。図２は、動作タイミングチャートである。
【００３４】
＜スタンバイモードへの移行動作＞  
時刻Ｔ１にて、スタンバイ信号ＳＴＢＹがローレベルをとり、インバータＩＮＶＭ１、インバータＩＮＶＭ２、インバータＩＮＶＭ３が、遅延値後、論理が反転する。時刻Ｔ２では、インバータＩＮＶＭ１が持つ遅延時間後、論理が反転し、信号ＳＮがハイレベルとなり、時刻Ｔ３では、インバータＩＮＶＭ２が持つ遅延時間後論理が反転し、ＳＰがローレベルとなる。時刻Ｔ４では、インバータＩＮＶＭ３が持つ遅延時間後論理が反転し、信号Ｓ１Ｎがハイレベルとなる。よって、時刻Ｔ４にて、信号ＳＮ、信号ＳＰ、信号Ｓ１Ｎの電位が確定する。
【００３５】
信号ＡＢＢは、信号ＳＮの時刻Ｔ２での信号ＳＮの論理反転後、プルダウン動作が開始され、時刻Ｔ４で信号Ｓ１Ｎの論理反転で、ＰチャネルトランジスタＭＳＰ２、ＰチャネルトランジスタＭＳＰ４のゲートがハイレベルとなり、トランジスタがオフするので、完全にローレベルとなる。信号ＡＢは、時刻Ｔ１での論理がすでにローレベルであり、信号ＳＮ、信号ＳＰ、信号Ｓ１Ｎの動作の影響を受けず、時刻Ｔ１より時刻Ｔ７まで、常にローレベルである。
【００３６】
信号ＡＢ・信号ＡＢＢの両方が、時刻Ｔ４からローレベルとなることにより、高耐圧ＮチャネルトランジスタＭＭＮ１、高耐圧ＮチャネルトランジスタＭＭＮ２は、時刻Ｔ４以降は、オフとなる。
【００３７】
一方ＳＰが時刻Ｔ３にて、ローレベルとなった動作を受けて、高耐圧ＰチャネルトランジスタＭＭＰ１、高耐圧ＰチャネルトランジスタＭＭＰ２がオンとなり、プルアップ動作を開始するため、出力信号ＹＢは、時刻Ｔ６にてハイレベルが確定する。出力信号Ｙは、時刻Ｔ１での論理がすでにハイレベルであり、信号ＳＮ、信号ＳＰ、信号Ｓ１Ｎの動作の影響を受けず、時刻Ｔ１より、時刻Ｔ７まで、常にハイレベルである。
【００３８】
時刻Ｔ６にて、スタンバイ突入動作の本回路の準備が完了し、第一の電源ＶＤＤ１の切断が開始され、ＶＤＤ１の電位が徐々に低下する。第一の電源ＶＤＤ１がある程度まで低下する時刻Ｔ７になると、入力信号Ａは、不定となる。同時に、電源電圧が第一の電源ＶＤＤ１レベルであるインバータＩＮＶＭ３の信号Ｓ１Ｎも不定となる。
【００３９】
ここで、電源電圧が第二の電源ＶＤＤ２であるインバータＩＮＶＭ１が生成した信号ＳＮはハイレベルを維持し、信号ＳＮがゲートに入力されている高耐圧ＮチャネルトランジスタＭＭＮ３、高耐圧ＮチャネルトランジスタＭＭＮ４はオン状態を保つので、信号ＡＢＢ、信号ＡＢはプルダウンされＧＮＤ電位を維持する。また、ＰチャネルトランジスタＭＳＰ４、ＰチャネルトランジスタＭＳＰ２のゲートは、時刻Ｔ６、時刻Ｔ７の電源電圧降下中も、ＳＰがローレベルのためインバータＩＮＶＭ３によって信号Ｓ１Ｎのハイレベルが、入力され続ける。よって、ＰチャネルトランジスタＭＳＰ４、ＰチャネルトランジスタＭＳＰ２のＶｇｓは、０Ｖを保ち続ける。時刻Ｔ７以降は、電源ＶＤＤ１が遮断されてしまうので、ＰチャネルトランジスタＭＳＰ４、ＰチャネルトランジスタＭＳＰ２がオンすることはない。結果として、ＰチャネルトランジスタＭＳＰ４、ＰチャネルトランジスタＭＳＰ２は安定的にオフとなる。高耐圧ＮチャネルトランジスタＭＭＮ３、高耐圧ＮチャネルトランジスタＭＭＮ４、ＰチャネルトランジスタＭＳＰ４、ＰチャネルトランジスタＭＳＰ２の動作により、電源切断、再投入動作中の時刻Ｔ６−時刻Ｔ９の間、信号ＡＢと信号ＡＢＢは、常にローレベルを保つことが出来る。
【００４０】
＜電源投入動作＞
時刻Ｔ８から第一の電源ＶＤＤ１の投入動作が開始される。インバータＩＮＶＭ３の入力信号ＳＰは、ローレベルであり、第一の電源ＶＤＤ１遷移中も関係なく、ローレベルを保持している。よって、インバータＩＮＶＭ３は、第一の電源ＶＤＤ１の電位が上がり、ハイレベルを出力できるようになり次第、第一の電源ＶＤＤ１と同レベルのハイレベルを出力する。ソースとゲートの電位が同電位であるため、第一の電源ＶＤＤ１投入動作中も、ＰチャネルトランジスタＭＳＰ４、ＰチャネルトランジスタＭＳＰ２がオン動作することはなく、信号ＡＢ、信号ＡＢＢの論理は、安定的にローレベルに保たれる。
【００４１】
＜スタンバイ解除動作＞
時刻Ｔ９にて、第一の電源ＶＤＤ１の電位が確定すると、チップ内部論理が確定するため、時刻Ｔ１０にて、Ａの信号電位が確定する。今回の説明では、ローレベルとする。Ａの信号レベル確定後、スタンバイ解除動作を開始する。時刻Ｔ１１にて、スタンバイ信号ＳＴＢＹがハイレベルとなり、インバータＩＮＶＭ１、インバータＩＮＶＭ２、インバータＩＮＶＭ３が所定の遅延時間の後、論理が反転する。時刻Ｔ１２では、インバータＩＮＶＭ１が持つ遅延時間後に論理が反転し、信号ＳＮがローレベルとなる。時刻Ｔ１３では、インバータＩＮＶＭ２が持つ遅延時間後論理が反転し、ＳＰがハイレベルとなる。時刻Ｔ１４では、インバータＩＮＶＭ３が持つ遅延時間後に論理が反転し、信号Ｓ１Ｎがローレベルとなる。よって、時刻Ｔ１４にて、信号ＳＮ、信号ＳＰ、信号Ｓ１Ｎの電位が確定する。
【００４２】
信号ＡＢは、時刻Ｔ１４での信号Ｓ１Ｎ立ち上がり後、ＰチャネルトランジスタＭＳＰ２がオンとなり、時刻Ｔ１５にて、ハイレベルとなる。ここで、信号ＡＢ、信号ＡＢＢは、通常動作時と同じ反転の論理関係となり、レベルシフタの動作後、時刻Ｔ１６にて、出力信号Ｙがローレベルを出力する。動作中出力信号ＹＢは、信号ＡＢＢがローレベルを保ち続けるので、高耐圧ＮチャネルトランジスタＭＭＮ２は、常にオフとなり、スタンバイ期間中、高耐圧ＰチャネルトランジスタＭＭＰ１によってプルアップしていた電位を保ち続ける。よって、出力信号ＹＢの電位は、スタンバイ解除動作中、常にハイレベルを保ち続ける。
【００４３】
前記一連の動作は、時刻Ｔ１スタンバイ動作前の入力信号Ａの論理、時刻Ｔ１０以降の入力信号Ａの論理により、信号ＡＢと信号ＡＢＢ、出力信号Ｙと出力信号ＹＢの関係は、論理値としてローレベル・ハイレベル、もしくは逆の場合も生じるが、動作の依存関係、論理が決定される仕組みは、上記で説明したものとかわらない。
【００４４】
以上説明したように、この実施例では、レベル変換回路を有する回路装置であって、レベル変換回路を制御する信号を発生する回路出力部に第一の電源電位で駆動するプルアップドライバのＰチャネルトランジスタと、レベル変換回路を制御する信号に第二の電源電位で駆動するプルダウンのＮチャネルトランジスタと、プルダウンのＮチャネルトランジスタのゲートを制御する信号は、第二の電源電位で駆動するトランジスタを有し、かつレベル変換回路の出力信号Ｙ、出力信号ＹＢに第二の電源電位で駆動するプルアップのＰチャネルトランジスタを有し、プルアップのＰチャネルトランジスタのゲートを制御する信号は第二の電源電位で駆動するトランジスタで構成している。
【００４５】
したがって、電源電圧遮断時や復帰時には、レベル変換回路自体の動作をもって、出力論理を確定させることができる。このため、レベル変換回路の出力自体が不確定にならないので、レベル変換回路の後段に、固定化回路を設ける必要がない。すなわち、固定化回路のスタンバイ解除より、レベル変換回路の動作が遅れることによる誤動作は生じない。また、レベル変換回路の後段に通常動作時のレベルシフト動作には不要な固定化回路を設けることによる信号の遅延も生じない。
【００４６】
なお、この実施例では、レベル変換回路５への入力信号ＡＢ、ＡＢＢをプルダウンするＮチャネルＭＯＳトランジスタ（ＭＭＮ３、ＭＭＮ４）に高耐圧トランジスタを用い、そのゲートには、ＶＤＤ２系のスタンバイ信号ＳＮを入力している。したがって、ＶＤＤ１系の電源が遮断された場合にも、確実にプルダウンすることができる。
【００４７】
さらに、入力信号ＡＢ、ＡＢＢをドライブするインバータの電源は、ＶＤＤ１系のスタンバイ信号Ｓ１Ｎがゲートに入力される低耐圧のＰチャネルＭＯＳトランジスタＭＳＰ２、ＭＳＰ４を介して供給されている。すなわち、入力信号ＡＢ、ＡＢＢをドライブするインバータの電源には、高耐圧のトランジスタを用いていないので、高耐圧のトランジスタを用いることによる信号の遅延やレイアウト面積の増加を避けることができる。
【００４８】
さらに、このＶＤＤ１系のスタンバイ信号Ｓ１Ｎを生成するインバータＩＮＶＭ３はＶＤＤ１系のインバータではあるが、ゲートにＶＤＤ２系のスタンバイ信号の反転信号が入力され、高耐圧トランジスタで構成している。したがって、ＶＤＤ１系のスタンバイ信号Ｓ１Ｎは、ＶＤＤ１電源の立ち上がり時も誤った論理の信号を出力することはなく、スタンバイ信号が解除されない限り、入力信号ＡＢ、ＡＢＢを確実にローレベルにしておくことができる。
【実施例２】
【００４９】
次に、図３を用いて、本発明の第２の実施例の構成を説明する。なお、実施例１と同一の部分については、図１と同一の符号をつけ、説明を省略する。
【００５０】
この実施例では、実施例１におけるレベル変換回路５をレベル変換回路６に変更し、レベル変換回路の出力信号Ｙ、ＹＢをプルアップしていた高耐圧ＰチャネルトランジスタＭＭＰ１、ＭＭＰ２をレベル変換回路のプルアップドライバとして構成される。レベル変換回路６は、高耐圧ＮチャネルトランジスタＭＭＮ１と、高耐圧ＮチャネルトランジスタＭＭＮ２と、高耐圧ＰチャネルトランジスタＭＭＰ３と、高耐圧ＰチャネルトランジスタＭＭＰ４と、高耐圧ＰチャネルトランジスタＭＭＰ９と、高耐圧ＰチャネルトランジスタＭＭＰ１０で構成される。
【００５１】
レベル変換回路６において、信号ＡＢＢを高耐圧ＮチャネルトランジスタＭＭＮ２と高耐圧ＰチャネルトランジスタＭＭＰ９のゲートに接続し、高耐圧ＮチャネルトランジスタＭＭＮ２と高耐圧ＰチャネルトランジスタＭＭＰ９のお互いのドレインを接続し、かつ出力信号ＹＢに接続する。高耐圧ＮチャネルトランジスタＭＭＮ２のソースおよびバックゲートはＧＮＤ電位に接続する。高耐圧ＰチャネルトランジスタＭＭＰ９のソースは高耐圧ＰチャネルトランジスタＭＭＰ４のドレインに接続し、高耐圧ＰチャネルトランジスタＭＭＰ９のバックゲートは第二の電源ＶＤＤ２を接続する。高耐圧ＰチャネルトランジスタＭＭＰ４のゲートにはレベル変換回路６の出力信号Ｙを接続し、ソースとバックゲートには第二の電源ＶＤＤ２を接続する。
【００５２】
また、信号ＡＢを高耐圧ＮチャネルトランジスタＭＭＮ１と高耐圧ＰチャネルトランジスタＭＭＰ１０のゲートに接続し、高耐圧ＮチャネルトランジスタＭＭＮ１と高耐圧ＰチャネルトランジスタＭＭＰ１０のお互いのドレインを接続し、かつ出力信号Ｙに接続する。高耐圧ＮチャネルトランジスタＭＭＮ１のソースおよびバックゲートはＧＮＤ電位に接続する。高耐圧ＰチャネルトランジスタＭＭＰ１０のソースは高耐圧ＰチャネルトランジスタＭＭＰ３のドレインに接続し、高耐圧ＰチャネルトランジスタＭＭＰ１０のバックゲートは第二の電源ＶＤＤ２を接続する。高耐圧ＰチャネルトランジスタＭＭＰ３のゲートにはレベル変換回路６の出力信号ＹＢを接続し、ソースとバックゲートには第二の電源ＶＤＤ２を接続する。
【００５３】
さらに、プルアップドライバとして高耐圧ＰチャネルトランジスタＭＭＰ９のソースに高耐圧ＰチャネルトランジスタＭＭＰ２のドレインを接続し、高耐圧ＰチャネルトランジスタＭＭＰ２のゲートには信号ＳＰを接続する。高耐圧ＰチャネルトランジスタＭＭＰ１０のソースに高耐圧ＰチャネルトランジスタＭＭＰ１のドレインを接続し、高耐圧ＰチャネルトランジスタＭＭＰ１のゲートには信号ＳＰを接続する。また、高耐圧ＰチャネルトランジスタＭＭＰ１、高耐圧ＰチャネルトランジスタＭＭＰ２のソースおよびバックゲートには第二の電源ＶＤＤ２を接続する。なお、バリアゲート回路２は実施例１と同じである。また、スタンバイ時のレベル変換回路の出力信号Ｙ、ＹＢの動作は実施例１と同じである。
【実施例３】
【００５４】
次に、本発明の第３の実施例について、図４を用いて説明する。なお、実施例１と同一な部分については、図１と同一の符号をつけ、説明を省略する。
【００５５】
実施例３では、実施例１のレベル変換回路５をレベル変換回路７に変更し、プルアップ用としてレベル変換回路の出力信号Ｙ、ＹＢにそれぞれドレインを接続していた高耐圧ＰチャネルトランジスタＭＭＰ１、ＭＭＰ２の代わりにプルダウン用としてレベル変換回路の出力信号Ｙ、ＹＢにそれぞれドレインを接続した高耐圧ＮチャネルトランジスタＭＭＮ７、ＭＭＮ８を設けた構成となる。
【００５６】
レベル変換回路７は、高耐圧ＮチャネルトランジスタＭＭＮ１と、高耐圧ＮチャネルトランジスタＭＭＮ２と、高耐圧ＰチャネルトランジスタＭＭＰ３と、高耐圧ＰチャネルトランジスタＭＭＰ４と、高耐圧ＰチャネルトランジスタＭＭＰ９と、高耐圧ＰチャネルトランジスタＭＭＰ１０で構成される。他にプルダウン用として高耐圧ＮチャネルトランジスタＭＭＮ７、高耐圧ＮチャネルトランジスタＭＭＮ８を有している。
【００５７】
レベル変換回路７において、信号ＡＢＢを高耐圧ＮチャネルトランジスタＭＭＮ２のゲートに接続し、高耐圧ＮチャネルトランジスタＭＭＮ２と高耐圧ＰチャネルトランジスタＭＭＰ９のお互いのドレインを接続し、かつ出力信号ＹＢに接続する。高耐圧ＮチャネルトランジスタＭＭＮ２のソースおよびバックゲートはＧＮＤ電位に接続する。高耐圧ＰチャネルトランジスタＭＭＰ９のソースは高耐圧ＰチャネルトランジスタＭＭＰ４のドレインに接続し、高耐圧ＰチャネルトランジスタＭＭＰ９のゲートは信号ＳＮを接続し、バックゲートには第二の電源ＶＤＤ２を接続する。高耐圧ＰチャネルトランジスタＭＭＰ４のゲートにはレベル変換回路７の出力信号Ｙを接続し、ソースとバックゲートには第二の電源ＶＤＤ２を接続する。
【００５８】
信号ＡＢを高耐圧ＮチャネルトランジスタＭＭＮ１のゲートに接続し、高耐圧ＮチャネルトランジスタＭＭＮ１と高耐圧ＰチャネルトランジスタＭＭＰ１０のお互いのドレインを接続し、かつ出力信号Ｙに接続する。高耐圧ＮチャネルトランジスタＭＭＮ１のソースおよびバックゲートはＧＮＤ電位に接続する。高耐圧ＰチャネルトランジスタＭＭＰ１０のソースは高耐圧ＰチャネルトランジスタＭＭＰ３のドレインに接続し、高耐圧ＰチャネルトランジスタＭＭＰ１０のゲートは信号ＳＮを接続し、バックゲートには第二の電源ＶＤＤ２を接続する。高耐圧ＰチャネルトランジスタＭＭＰ３のゲートにはレベル変換回路７の出力信号ＹＢを接続し、ソースとバックゲートには第二の電源ＶＤＤ２を接続する。
また、プルダウン用の高耐圧ＮチャネルトランジスタＭＭＮ７、高耐圧ＮチャネルトランジスタＭＭＮ８のゲートは信号ＳＮを接続し、バックゲートにはＧＮＤ電位を接続する。
バリアゲート回路２の構成は実施例１と同じである。
【００５９】
実施例３ではレベル変換回路の出力信号Ｙは電源遮断時にローレベルに固定される点が実施例１と異なっているが、実施例１と同様の効果が得られる。
【実施例４】
【００６０】
次に、本発明の第４の実施例について、図５を用いて説明する。実施例１と同一な部分については、図１と同一の符号をつけ、説明を省略する。
【００６１】
実施例４では、実施例１において、プルアップ用としてレベル変換回路の出力信号Ｙ、ＹＢにそれぞれドレインを接続していた高耐圧ＰチャネルトランジスタＭＭＰ１、ＭＭＰ２の代わりに、ラッチ用として、レベル変換回路の出力信号Ｙ、ＹＢへそれぞれドレインを接続した高耐圧ＮチャネルトランジスタＭＭＮ１１、ＭＭＮ１２を設けた構成となる。ラッチ用の高耐圧ＮチャネルトランジスタＭＭＮ７、高耐圧ＮチャネルトランジスタＭＭＮ８のゲートは、お互いのドレインへ接続され、ソースとバックゲートはＧＮＤ電位が接続される。バリアゲート回路２、レベル変換回路５の構成は実施例１と同じである。
【００６２】
実施例４では、レベル変換回路の出力信号Ｙは、電源遮断時に論理が保持される点が実施例１と異なっているが、実施例１と同様の効果が得られる。
【００６３】
上述したように、上記各実施例によれば、スタンバイ解除時に誤動作が生じないという効果が得られる。これと比較して図６に記載した従来例では、レベル変換回路４０の後段に、レベル変換回路４０の出力を受け、スタンバイ時には、レベル変換回路の出力信号のレベルの如何にかかわらず、一定のレベルの信号を出力する固定化回路４１を設けている。この固定化回路４１は、第１の電源線３５が遮断された場合も、第２の電源線３６から供給される単一の電源で動作する通常の論理回路（具体的にはＮＡＮＤ回路）であり、レベル変換回路４０より動作が早い。したがって、スタンバイ状態が解除され、ＳＬＰ信号がローレベルに変化すると、即座に応答する。この動作は、第１の回路ブロック３８にＳＬＰ信号が伝わり、ＮＯＲゲート４５、ＮＯＲゲート４６の論理が変化し、それによってレベル変換回路４０の出力レベルが変化するよりも早い。したがって、スタンバイ解除時に信号ＳＬＰのレベルが変化すると一時的に誤った信号をＤｏｕｔに出力してしまう恐れがある。レベル変換回路４０の後段に、レベル変換回路４０の出力信号と、スタンバイ信号とを入力信号とする組み合わせゲート回路であり、レベル変換回路の出力信号の如何にかかわらず、スタンバイ状態のときには、一定のレベルの信号を出力する組み合わせゲート回路４１を設けているためである。
【００６４】
さらに、上記各実施例によれば、レベル変換回路の後段に通常動作時のレベルシフト動作には不要な固定化回路を設けることによる信号の遅延を防ぐことも可能である。図６に記載した従来例と本発明の実施例による遅延時間を比較した結果を表１（遅延時間検討結果）に示す。
【００６５】
【表１】
0005203791.tif 000002
【００６６】
同一回路定数で同一プロセス条件によりシミューレーションした結果である。信号Ｄｏｕｔの立ち上がり遅延時間、立下り遅延時間とも、従来例より高速に動作する結果が得られている。
【００６７】
さらに、本発明による実施例ではレベルシフタ回路の出力レベルをハイレベルもしくはローレベルに確実に固定化できるため、後段で貫通電流が流れるなどの問題も発生しない。
【００６８】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００６９】
たとえば、図１のＭＳＰ２とＭＳＰ４は共通のひとつのトランジスタにすることも可能である。また、図４のＭＮＰ４とＭＭＰ９を入れ替え、ＭＭＰ９をＭＮＰ４よりＶＤＤ２電源側に接続することも可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施例のスタンバイ機能付きレベルシフタ回路の回路図である。
【図２】本発明の第１の実施例のスタンバイ機能付きレベルシフタ回路のタイミングチャート図である。
【図３】本発明の第２の実施例のスタンバイ機能付きレベルシフタ回路の回路図である。
【図４】本発明の第３の実施例のスタンバイ機能付きレベルシフタ回路の回路図である。
【図５】本発明の第４の実施例のスタンバイ機能付きレベルシフタ回路の回路図である。
【図６】従来のスタンバイ機能付レベルシフト回路の回路図である。
【図７】図６記載の従来のスタンバイ機能付レベルシフト回路のタイミングチャートである。
【図８】図６におけるＮＯＲゲート４５、４６のトランジスタレベルの回路図である。
【符号の説明】
【００７１】
１  スタンバイ機能付きレベルシフタ回路
２  バリアゲート回路
５  レベル変換回路
６  レベル変換回路
７  レベル変換回路
Ａ  入力信号
ＩＮＶＭ１、ＩＮＶＭ２  ＶＤＤ２系高耐圧インバータ
ＩＮＶＭ３  ＶＤＤ１系高耐圧インバータ
ＩＮＶＳ１  ＶＤＤ１系インバータ
ＭＭＰ１、ＭＭＰ２、ＭＭＰ３、ＭＭＰ４、ＭＭＰ９、ＭＭＰ１０  高耐圧ＰチャネルＭＯＳトランジスタ
ＭＭＮ１、ＭＭＮ２、ＭＭＮ３、ＭＭＮ４、ＭＭＮ７、ＭＭＮ８、ＭＭＮ１１、ＭＭＮ１２  高耐圧ＮチャネルＭＯＳトランジスタ
ＭＳＰ１、ＭＳＰ２、ＭＳＰ３、ＭＳＰ４  ＰチャネルＭＯＳトランジスタ
ＭＳＮ１、ＭＳＮ２  ＮチャネルＭＯＳトランジスタ
ＳＴＢＹ  スタンバイ信号
ＳＮ、ＳＰ、Ｓ１Ｎ、ＡＢ、ＡＢＢ  信号
Ｙ、ＹＢ  出力信号
Ｔ０〜Ｔ１６  時刻
ＶＤＤ１  第一の電源
ＶＤＤ２  第二の電源
３０  レベルシフト回路
３５  電源線（第１の電源線）
３６  電源線（第２の電源線）
３７  グランド線
３８  回路ブロック（第１の回路ブロック）
３９  回路ブロック（第２の回路ブロック）
４０  レベル変換回路
４１  ＮＡＮＤゲート（レベル固定化回路、ゲート回路）
４２  インバータ
４３、４４  インバータ（信号出力回路）
４５  ＮＯＲゲート（第１のＣＭＯＳＮＯＲゲート）
４６  ＮＯＲゲート（第２のＣＭＯＳＮＯＲゲート）
４７  誤動作信号
Ｑ７、Ｑ８、Ｑ１４、Ｑ１５  ＮチャネルＭＯＳトランジスタ
Ｑ９、Ｑ１０、Ｑ１６、Ｑ１７  ＰチャネルＭＯＳトランジスタ
【図１】
0005203791.tif 000003
【図２】
0005203791.tif 000004
【図３】
0005203791.tif 000005
【図４】
0005203791.tif 000006
【図５】
0005203791.tif 000007
【図６】
0005203791.tif 000008
【図７】
0005203791.tif 000009
【図８】
0005203791.tif 000010