(57)【特許請求の範囲】
【請求項１】
水素又はハロゲンから選ばれたイオン種を第１の単結晶半導体基板にイオンドーピング法又はイオン注入法によって添加して、前記第１の単結晶半導体基板の表面から第１の深さの領域に第１の脆化層を形成し、
前記第１の単結晶半導体基板上に、有機シランガスを用いた化学気相成長法により第１の酸化シリコン膜を形成し、
前記第１の単結晶半導体基板及び前記第１の酸化シリコン膜に対し、マスクを用いたエッチングを行って、前記第１の酸化シリコン膜が上面に形成された第１の単結晶半導体層を形成し、
前記第１の単結晶半導体層と、絶縁基板とを、前記第１の酸化シリコン膜を介して重ね合わせ、
前記重ね合わされた状態で加熱処理を行って前記第１の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第１の単結晶半導体層を残存させたまま前記第１の単結晶半導体基板を分離する第１の工程と、
水素又はハロゲンから選ばれたイオン種を第２の単結晶半導体基板にイオンドーピング法又はイオン注入法によって添加して、前記第２の単結晶半導体基板の表面から第２の深さの領域に第２の脆化層を形成し、
前記第２の単結晶半導体基板上に、有機シランガスを用いた化学気相成長法により第２の酸化シリコン膜を形成し、
前記第２の単結晶半導体基板及び前記第２の酸化シリコン膜に対し、マスクを用いたエッチングを行って、前記第２の酸化シリコン膜が上面に形成された第２の単結晶半導体層を形成し、
前記第２の単結晶半導体層と、前記絶縁基板とを、前記第２の酸化シリコン膜を介して重ね合わせ、
前記重ね合わされた状態で加熱処理を行って前記第２の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第２の単結晶半導体層を残存させたまま前記第２の単結晶半導体基板を分離する第２の工程とを有する半導体装置の作製方法であって、
前記第１の単結晶半導体層のチャネル長方向の結晶軸と、前記第２の単結晶半導体層のチャネル長方向の結晶軸とは異なり、
前記第１の深さは、前記絶縁基板上の前記第１の単結晶半導体層の膜厚であり、前記第２の深さは前記第２の単結晶半導体層の膜厚であることを特徴とする半導体装置の作製方法。
【請求項２】
水素又はハロゲンから選ばれたイオン種を第１の単結晶半導体基板にイオンドーピング法又はイオン注入法によって添加して、前記第１の単結晶半導体基板の表面から第１の深さの領域に第１の脆化層を形成し、
前記第１の単結晶半導体基板上に、最上層が有機シランガスを用いた化学気相成長法により第１の酸化シリコン膜でなる第１の接着層を形成し、
前記第１の単結晶半導体基板及び前記第１の接着層に対し、マスクを用いたエッチングを行って、前記第１の接着層が上面に形成された第１の単結晶半導体層を形成し、
前記第１の単結晶半導体層と、絶縁基板とを、前記第１の接着層を介して重ね合わせ、
前記重ね合わされた状態で加熱処理を行って前記第１の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第１の単結晶半導体層を残存させたまま前記第１の単結晶半導体基板を分離する第１の工程と、
水素又はハロゲンから選ばれたイオン種を第２の単結晶半導体基板にイオンドーピング法又はイオン注入法によって添加して、前記第２の単結晶半導体基板の表面から第２の深さの領域に第２の脆化層を形成し、
前記第２の単結晶半導体基板上に、最上層が有機シランガスを用いた化学気相成長法により第２の酸化シリコン膜でなる第２の接着層を形成し、
前記第２の単結晶半導体基板及び前記第２の接着層に対し、マスクを用いたエッチングを行って、前記第２の接着層が上面に形成された第２の単結晶半導体層を形成し、
前記第２の単結晶半導体層と、前記絶縁基板とを、前記第２の接着層を介して重ね合わせ、
前記重ね合わされた状態で加熱処理を行って前記第２の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第２の単結晶半導体層を残存させたまま前記第２の単結晶半導体基板を分離する第２の工程とを有する半導体装置の作製方法であって、
前記第１の単結晶半導体層のチャネル長方向の結晶軸と、前記第２の単結晶半導体層のチャネル長方向の結晶軸とは異なり、
前記第１の深さは、前記絶縁基板上の前記第１の単結晶半導体層の膜厚であり、前記第２の深さは前記第２の単結晶半導体層の膜厚であることを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は２において、
前記第１の深さは、前記絶縁基板上の前記第１の単結晶半導体層の膜厚であり、前記第２の深さは前記第２の単結晶半導体層の膜厚であって、前記第１の深さは、前記第２の深さより浅いことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、
前記絶縁基板上に残存された前記第２の単結晶半導体層のみをＣＭＰ法を用いて研磨し、前記第１及び第２の単結晶半導体層の膜厚を揃えることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面に半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置に関する。また本発明はガラス基板等の透光性を有する絶縁基板にＳＯＩ構造を有する半導体表示装置及びその作製方法に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハーに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００３】
ＳＯＩ基板の製造方法は様々なものがあるが、ＳＯＩ層の品質と生産しやすさ（スループット）を両立させたものとして、スマートカット（登録商標）と呼ばれる方法を用いて形成されるＳＯＩ基板が知られている。このＳＯＩ基板は、シリコン層となるボンドウエハーに水素イオンを添加し、別のウエハー（ベースウエハー）と室温で張り合わせる。張り合わせにはファン・デル・ワールス力を利用して室温で強固な接合を形成する。そして、ベースウエハーとボンドウエハーとを貼り合わせた後に５００℃程度の温度で熱処理することで、水素イオンが添加された層から分離して、ベースウエハー上にシリコン層が形成される。
【０００４】
このようなＳＯＩ基板を用いた半導体装置の一例として、本出願人によるものが知られている（特許文献１参照）。
【０００５】
また高耐熱性ガラスである結晶化ガラス上に、スマートカット法を利用して得られた単結晶シリコン薄膜を形成する方法として、本出願人によるものが知られている（特許文献２参照）。
【０００６】
またシリコンウェハに形成されたＣＭＯＳＦＥＴに対し、Ｎチャネル型ＭＯＳＦＥＴの電子移動度と、Ｐチャネル型ＭＯＳＦＥＴの正孔移動度を両立させるため、（１１０）面を有するシリコンウェハ上に形成されたＰＭＯＳと、（１００）面ＳＯＩ層上に形成されたＮＭＯＳとを備えた半導体装置が知られている（特許文献３参照）。
【特許文献１】特開２０００−０１２８６４号公報
【特許文献２】特開平１１−１６３３６３号公報
【特許文献３】特開２００６−２２９０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体集積回路の技術分野では微細化が技術開発のロードマップとなり、進展して来た歴史がある。これまでは半導体集積回路が微細化されるに従って、高速動作が可能となり、低消費電力化が図られてきた。そして、近年では１００ｎｍ以下のデザインルールで半導体集積回路を製造する技術が実用段階に移行しつつある。しかしながら、微細化による半導体集積回路の性能向上には限界があるといわれている。デザインルールの微細化が進むにつれて超高精度な製造装置が必要となり、益々設備投資額が増大するので、経済的観点からも限界がある。
【０００８】
そこで本発明は、微細加工技術だけに依拠するのみでなく、高性能化が図られた半導体装置を提供することを目的とする。また、低消費電力化が図られた半導体装置を提供することを目的とする。
【０００９】
また特許文献２に記載の技術では、その図１に示されるように、得られた単結晶シリコン膜をパターニングして、ＣＭＯＳ回路のＰＴＦＴの活性層、ＮＴＦＴの活性層、画素マトリクス回路の活性層を形成している。そのため、いずれの活性層も１つの単結晶シリコン膜から得ることになってしまう。
【００１０】
また特許文献３に記載の技術では、（１１０）面を有するシリコンウェハ上に、（１００）面ＳＯＩ層上に形成されたＮＭＯＳを備えているため、平坦性がわるく、ＣＭＯＳ構造を構成する上でのコンタクト接続に不良が生じることが懸念された。また、シリコンウェハ上に形成しているため、透光性が低く、半導体素子を用いた表示装置（半導体表示装置）等の透光性が必要とされるデバイスには不向きであった。
【００１１】
そこで本発明は、透光性を確保しつつ、ｎ型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型電界効果トランジスタ、以下「ＭＩＳＦＥＴ」ともいう）と、ｐ型のＭＩＳＦＥＴの移動度が高められたＣＭＯＳ回路（半導体素子）及びその作製方法を提供しつつ、当該ＣＭＯＳ回路を有する半導体表示装置及びその作製方法も提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一は、ＭＩＳＦＥＴを構成する単結晶半導体層の結晶面が、第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴとで異なる半導体装置である。当該結晶面は、それぞれのＭＩＳＦＥＴにおいてチャネル長方向に走行するキャリアの移動度が高くなる結晶面である。
【００１３】
本発明の一は、ＭＩＳＦＥＴを構成する単結晶半導体層の結晶面とチャネル長方向の結晶軸が、第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴとで異なる半導体装置である。
【００１４】
本発明の一は、ＭＩＳＦＥＴを構成する単結晶半導体層の結晶面が同じであって、該単結晶半導体層のチャネル長方向の結晶軸が第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴとで異なる半導体装置である。
【００１５】
上記構成の好ましい態様として、同一面に形成される第１の単結晶半導体層及び第２の単結晶半導体層はそれぞれ、第１の酸化シリコン膜と第２の酸化シリコン膜が接合することによって固定される、所謂ＳＯＩ構造を有する半導体装置である。
【００１６】
本発明の一は、ガラス基板等の透光性を有する絶縁基板の同一面に複数の単結晶半導体を設け、該単結晶半導体はｎ型の不純物領域を有する第１のＳＯＩ層と、ｐ型の不純物領域を有する第２のＳＯＩ層とを含み、第１のＳＯＩ層の結晶面と、第２のＳＯＩ層の結晶面とを異ならせた半導体素子及び半導体素子を有する表示装置（半導体表示装置）である。例えば、第１のＳＯＩ層の結晶面を｛１００｝とし、第２のＳＯＩ層の結晶面を｛１１０｝とする。なお、ＳＯＩ層は単結晶半導体層、活性層とも表記することができる。
【００１７】
本発明において、イオン注入層とは、単結晶半導体基板へイオンを照射し、イオンにより微小な空洞を有するように脆弱化された領域であり、以下、「イオン注入層」を「脆化層」ともいう。この脆化層を、後の熱処理によって亀裂を生じさせるなどにより分断することで、単結晶半導体基板より単結晶半導体層を分離することができる。
【００１８】
脆化層は、イオンをイオンドーピング法やイオン注入法によって照射して形成すればよい。
【００１９】
イオンドープ法は、質量分離せずにイオン化したガスを電界で加速して単結晶半導体基板に照射する方式をいう。イオンドーピング法はイオンドーピング装置を用いて行えばよい。
【００２０】
なお、イオン注入法とは、イオン注入装置によってイオン化したガスを質量分離して単結晶半導体基板に照射する方式をいう。イオン注入法を用いて、イオン化した水素ガスを質量分離して、選択的に加速して照射することができる。
【００２１】
本発明の一の半導体素子は、次の工程により作製することができる。
水素又はハロゲンから選ばれたイオン種を第１の単結晶半導体基板に添加して、前記第１の単結晶半導体基板の表面から所定の深さの領域に第１の脆化層を形成し、前記第１の単結晶半導体基板上に、有機シランガスを用いた化学気相成長法により第１の酸化シリコン膜を形成し、前記第１の単結晶半導体基板及び前記第１の酸化シリコン膜に対し、マスクを用いたエッチングを行って、前記第１の酸化シリコン膜が上面に形成された第１の単結晶半導体層を形成し、前記第１の単結晶半導体層と、透光性を有する絶縁基板とを、前記第１の酸化シリコン膜を介して重ね合わせ、前記重ね合わされた状態で加熱処理を行って前記第１の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第１の単結晶半導体層を残存させたまま前記第１の単結晶半導体基板を分離する第１の工程と、
水素又はハロゲンから選ばれたイオン種を第２の単結晶半導体基板に添加して、前記第２の単結晶半導体基板の表面から所定の深さの領域に第２の脆化層を形成し、前記第２の単結晶半導体基板上に、有機シランガスを用いた化学気相成長法により第２の酸化シリコン膜を形成し、前記第２の単結晶半導体基板及び前記第２の酸化シリコン膜に対し、マスクを用いたエッチングを行って、前記第２の酸化シリコン膜が上面に形成された第２の単結晶半導体層を形成し、前記第２の単結晶半導体層と、前記絶縁基板とを、前記第２の酸化シリコン膜を介して重ね合わせ、前記重ね合わされた状態で加熱処理を行って前記第２の脆化層に亀裂を生じさせ、前記絶縁基板上に前記第２の単結晶半導体層を残存させたまま前記第２の単結晶半導体基板を分離する第２の工程である。
【００２２】
このような絶縁基板上に単結晶半導体層を残存させたまま単結晶半導体基板を分離することを転置とも呼ぶ。なお、第１の工程と、第２の工程はどちらを先に行ってもよい。つまりｎ型の単結晶半導体層と、ｐ型の単結晶半導体層との絶縁基板への転置は、どちらを先に行ってもよい。
【００２３】
有機シランガスを用いて形成された酸化シリコン膜は、接着層の最上層として有する。このような酸化シリコン膜によって、単結晶半導体基板と、絶縁基板との強固な接着を図ることができる。
【００２４】
単結晶半導体層を分離した後には、単結晶半導体層の表面に対して、レーザを照射、加熱処理、及びＣＭＰのいずれか若しくは複数組み合わせた方法による平坦化処理を行ってもよい。
【００２５】
また単結晶半導体層をＣＭＰ等によって研磨して、薄膜化してもよい。このときの膜厚は、好ましくは５ｎｍ乃至２５ｎｍとなるようにすればよい。単結晶半導体層が薄膜化されると、移動度の向上、Ｓ値の向上、短チャネル効果抑制を図ることができる。薄膜化するにつれ、単結晶半導体膜のＳ値が揃うので好ましい。
【００２６】
転置に際し、先に転置した単結晶半導体層の膜厚を、後に転置する単結晶半導体層の膜厚より薄くするとよい。酸化シリコン膜を介した重ね合わせの際、不必要な領域で接着することを防止することができるからである。
【００２７】
その後、両単結晶半導体層の表面の高さを揃えるため、レーザを照射、加熱処理及びＣＭＰ研磨のいずれか若しくはこれらを複数組み合わせての平坦化処理を行ってもよい。好ましくは、ＣＭＰ研磨を用いるとよい。
【発明の効果】
【００２８】
本発明によれば、ＭＩＳＦＥＴのチャネルを流れるキャリアにとって移動度が高くなる結晶面及び／又は結晶軸を適用することにより、キャリアの有効質量を最も軽くすることができ、それによってキャリアの実効移動度を最も大きくすることができる。その結果、半導体装置の動作の高速化を図ることができ、また、半導体装置を低電圧で駆動することが可能となり、低消費電力化を図ることができる。
【００２９】
またｎ型ＭＩＳＦＥＴと、ｐ型ＭＩＳＦＥＴとで、少なくとも結晶面又は結晶軸を異ならせたことによって、移動度が高められた半導体素子等を提供することができる。さらに、透光性も確保されているため、該半導体素子を半導体表示装置、特にその表示部や駆動回路（半導体集積回路）に用いると好適である。本発明の半導体素子等は、移動度が高いため動作の高速化を図ることができ、また低電圧で駆動することが可能となり、半導体表示装置の低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００３０】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
【００３１】
（第１の実施の形態）
本実施の形態は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを構成する半導体層を、結晶面が異なる単結晶半導体基板（以下、「ボンドウエハー」ともいう）から、別基板である絶縁表面を有する基板（以下、「ベース基板」ともいう）の同一表面へ転置する態様について説明する。以下の説明では、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのそれぞれについて、チャネル長方向に走行するキャリアの移動度が高くなる結晶面とした形態、ｎ型ＭＩＳＦＥＴに対しては結晶面｛１００｝の半導体層を適用し、ｐ型ＭＩＳＦＥＴに対しては結晶面｛１１０｝の半導体層とした形態について示す。
【００３２】
ｎ型ＭＩＳＦＥＴでは、チャネル形成領域、ソース領域及びドレイン領域を形成するための単結晶半導体層を得るために、結晶面｛１００｝のボンドウエハーを用いる。ｐ型ＭＩＳＦＥＴでは、チャネル形成領域、ソース領域及びドレイン領域を形成するための単結晶半導体層を得るために、結晶面｛１１０｝のボンドウエハーを用いる。このように結晶面が互いに異なるボンドウエハーから、各結晶面の単結晶半導体層を取り出して、同一のベース基板に固定する。固定するために、好適には以下に示す工程を行う。
【００３３】
図１（Ａ）において、第１のボンドウエハー１００上に酸化シリコン膜１０１と窒化シリコン膜１０２が形成された状態を示している。第１のボンドウエハー１００は結晶面が｛１００｝の単結晶半導体基板である。第１のボンドウエハー１００から単結晶半導体層を取り出すために、第１のボンドウエハー１００には水素イオンを高ドーズ条件で添加する。その結果、第１のボンドウエハー１００の表面が粗くなってしまう問題がある。すると、その後の張り合わせ工程で接合がうまくできないことがある。そこで第１のボンドウエハー１００の表面を保護するために、酸化シリコン膜１０１を設けておくと好ましい。酸化シリコン膜１０１は熱酸化により形成することが望ましく、例えば、水蒸気雰囲気下で９００〜１１００℃の熱処理により形成すると良い。酸化シリコン膜１０１のその他の製法として、酸素プラズマ処理によりシリコンを酸化して形成しても良く、熱酸化に比べて低温で緻密な酸化シリコン膜を作製することができる。または、酸化シリコン膜１０１として、気相成長法で酸化シリコン膜を堆積し、その表面を酸素プラズマ処理で緻密化しても良く、熱酸化に比べて低温で作製することができる。
【００３４】
酸化シリコン膜１０１の上には、窒化シリコン膜１０２を形成する。窒化シリコン膜１０２は、シランとアンモニアを用いて気相成長法により堆積させることで形成すれば良い。窒化シリコン膜１０２は、第１のボンドウエハー１００を溝加工する際のハードマスクとして用いる。溝加工は、ＭＩＳＦＥＴの半導体層の形状を考慮して行われる。すなわちＭＩＳＦＥＴの半導体層がベース基板に転置できるように、その転置する部位が凸状部として残存するように第１のボンドウエハー１００に対して溝加工を行う。図１（Ｂ）で示すように、フォトレジストでマスクパターン１０３を形成し、窒化シリコン膜１０２及び酸化シリコン膜１０１をエッチングする。
【００３５】
次いで、図１（Ｃ）で示すように、窒化シリコン膜１０２をハードマスクとして第１のボンドウエハー１００のエッチングを行う。第１のボンドウエハー１００をエッチングする深さは、ベース基板に転置する単結晶半導体層の厚さを考慮して決定される。当該単結晶半導体層の厚さは水素イオンを添加する深さで制御することが可能である。第１のボンドウエハー１００に形成する溝の深さは、脆化層よりも深くなるように形成することが好ましい。
【００３６】
図１（Ｄ）において行う水素イオンの添加はベース基板に転置する単結晶半導体層の厚さを考慮して行われる。当該単結晶半導体層の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。単結晶半導体層の厚さが薄いと、移動度の向上、Ｓ値の向上、短チャネル効果抑制を図ることができる。水素イオンを添加する際の加速電圧はこのような厚さを考慮して、第１のボンドウエハー１００に添加されるようにする。この処理によって第１のボンドウエハー１００の表面から一定の深さの領域に脆化層１０４が形成される。この脆化層１０４は、水素のみでなく希ガスを用いてもよく、或いは両者を混合させて用いても良い。イオン添加の工程を行った後、表面の窒化シリコン膜１０２を除去する。
【００３７】
図２（Ａ）で示すように第１のボンドウエハー１００における酸化シリコン膜１０１の表面とベース基板１０５を接合させる、所謂貼り合わせ工程を行う。接合が低温で可能なため、ベース基板１０５は様々なものが適用可能であり、その材質としては、ガラス、石英、サファイアなどの絶縁基板、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを適用することができる。
【００３８】
ベース基板１０５の表面には、窒化シリコン膜１０６と酸化シリコン膜１０７が形成されている。窒化シリコン膜１０６はベース基板１０５からナトリウムイオンなどの不純物が拡散して単結晶半導体層を汚染しないために設けられている。この目的のためには、窒化シリコン膜に替えて、窒化酸化シリコン膜（その組成として、酸素よりも窒素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう）、窒化アルミニウム、窒素酸化アルミニウムなどを適用することができる。ベース基板１０５から単結晶半導体層に悪影響を与える不純物の拡散がない場合には、窒化シリコン膜１０６を省略することも可能である。一方、酸化シリコン膜１０７は、酸化シリコン膜１０１と接合を形成するために設けられている。この場合、酸化シリコン膜に替えて、酸化窒化シリコン膜（その組成として、窒素よりも酸素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう）を適用することができる。
【００３９】
接合は、表面が清浄された第１のボンドウエハー１００側の酸化シリコン膜１０１と、ベース基板側の酸化シリコン膜１０７が密接することにより形成される。接合の形成は室温で行うことが可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温で強固な接合が形成される。第１のボンドウエハー１００には溝加工がされているので、単結晶半導体層を形成する凸状部がベース基板１０５と接する。
【００４０】
第１のボンドウエハー１００とベース基板１０５との間で接合を形成した後、図２（Ｂ）で示すように第１のボンドウエハー１００から単結晶半導体層を剥離してベース基板１０５に固定する。単結晶半導体層の剥離は、脆化層１０４に形成された微少な空洞の体積変化が起こり、亀裂が生じるなどし、脆化層１０４に沿って破断面を発生させることにより行う。破断面を発生させ、さらに接合を強固なものとするために、４００℃乃至６００℃の熱処理を行うことが好ましい。このようにして、絶縁表面上に単結晶半導体層（以下、「ＳＯＩ層」ともいう）が形成される。図２（Ｂ）では第１のＳＯＩ層１０８がベース基板１０５上に接合された状態を示している。
【００４１】
第１のボンドウエハー１００の結晶面が｛１００｝である場合、第１のＳＯＩ層１０８の結晶面も｛１００｝となる。他の結晶面のＳＯＩ層をベース基板１０５に形成するには、その結晶面を有するボンドウエハーを用いればよい。
【００４２】
図３は、第１のボンドウエハー１００とは結晶面が異なる第２のボンドウエハー１０９（例えば、結晶面が｛１１０｝のウエハー）から単結晶半導体層を剥離した後を示している。第２のボンドウエハー１０９には脆化層１０４が形成されており、第１のボンドウエハー１００と同様にして、第２のＳＯＩ層１１０をベース基板１０５上に接合する。
【００４３】
以上の工程により、互いに結晶面が異なる第１のＳＯＩ層１０８と第２のＳＯＩ層１１０がベース基板１０５上に設けられる。上記の工程において、第１のボンドウエハー１００の結晶面が｛１００｝である場合には第１のＳＯＩ層１０８の結晶面も｛１００｝となり、第２のボンドウエハー１０９の結晶面が｛１１０｝である場合には、第２のＳＯＩ層１１０の結晶面も｛１１０｝となる。転置された第１のＳＯＩ層１０８及び第２のＳＯＩ層１１０について、その表面を平坦化するために化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことが好ましい。第１のＳＯＩ層１０８及び第２のＳＯＩ層１１０の厚さはＣＭＰによってさらに薄膜化されても良く、好ましくは５ｎｍ乃至２５ｎｍの厚さに調製されても良い。ＳＯＩ層の厚さが薄いと、移動度の向上、Ｓ値の向上、短チャネル効果抑制を図ることができる。薄膜化するにつれ、単結晶半導体膜のＳ値が揃うので好ましい。
【００４４】
本実施の形態の構成では、ｎ型ＭＩＳＦＥＴを結晶面が｛１００｝の第１のＳＯＩ層１０８で形成することができる。また、ｐ型ＭＩＳＦＥＴは結晶面が｛１１０｝の第２のＳＯＩ層１１０で形成することができる。すなわち、それぞれのＭＩＳＦＥＴについて電子、ホールの電界効果移動度が最も高くなる結晶面である層にチャネル形成領域を設けることが可能となる。
【００４５】
本実施の形態では、水素イオンなどを一定の深さに添加して単結晶半導体層をボンドウエハーから剥離する方法について示すが、他のＳＯＩ技術を用いることも可能である。例えば、ボンドウエハーの表面を陽極化成することにより多孔質シリコン層を形成し、その上にエピタキシャル成長で形成した単結晶シリコン層を、本実施の形態で示すＳＯＩ層として用いることができる。この構成のボンドウエハーを用いる場合には、ウオータージェット法を用い、多孔質シリコン層とエピタキシャル成長した単結晶シリコン層を分離する。それにより、図２（Ｂ）又は図３に示すようなＳＯＩ層が設けられたベース基板を得ることができる。
【００４６】
本実施の形態によれば、半導体装置を形成するベース基板に異なる結晶面の単結晶半導体層（ＳＯＩ層）を形成することができる。当該結晶面はｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのそれぞれに対して、高い電界効果移動度が得られるように決定することが可能である。キャリアにとって移動度が高くなる結晶面及び／又は結晶軸を適用することにより、キャリアの有効質量を最も軽くすることができ、それによってキャリアの実効移動度を最も大きくすることができる。このような単結晶半導体層が設けられたベース基板を用いることにより半導体装置の高性能化を図ることができる。
【００４７】
（第２の実施の形態）
本実施の形態は、図１とは異なるボンドウエハーの製造工程について図４を参照して説明する。図４（Ａ）において、第１のボンドウエハー１００の表面に酸化シリコン膜１０１、窒化シリコン膜１０２を形成する。その後、水素又は希ガス、或いは水素と希ガスのイオンを添加し、第１のボンドウエハー１００に脆化層１０４を形成する。そして、図４（Ｂ）で示すように溝加工を行う。この溝加工において、溝の深さを脆化層１０４よりも深く加工することで、脆化層１０４を剥離すべき単結晶半導体層の領域のみに残すことができる。このような構成により、より容易に転置を行うことができる。
【００４８】
（第３の実施の形態）
本実施の形態は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを構成するＳＯＩ層を、結晶面が異なる各ボンドウエハーから、ボンドウエハーとは異種であって透光性を有する絶縁基板でなるベース基板の同一表面へ転置する半導体素子基板の作製方法について説明する。本実施の形態では、ｎ型ＭＩＳＦＥＴは、結晶面｛１００｝のボンドウエハーを用いて、チャネル形成領域、ソース領域及びドレイン領域を形成する。またｐ型ＭＩＳＦＥＴは、結晶面｛１１０｝のボンドウエハーを用いて、チャネル形成領域、ソース領域及びドレイン領域を形成する。また本実施の形態ではｎ型ＭＩＳＦＥＴのＳＯＩ層を、透光性を有する絶縁基板へ転置後に、ｐ型のＭＩＳＦＥＴのＳＯＩ層を該絶縁基板へ転置する順序で説明するが、どちらを先に転置しても構わない。
【００４９】
図２０（Ａ）に示すように、結晶面を｛１００｝とする第１のボンドウエハー１００に対し、水素、又はハロゲンから選ばれたイオン種、これらが混合されたイオン種、若しくは水素又はハロゲンに希ガスが混合されたイオン種１１１を、所定の深さの領域に添加し、脆化層１０４を形成する。このとき、イオン注入法を用いると、水素又はハロゲンは、質量分離された状態で注入される。第１のボンドウエハー１００には水素又はハロゲンから選ばれたイオン種を高ドーズ条件（１×１０１５／ｃｍ２〜１×１０１７／ｃｍ２）で添加するとよい。おって剥離する際、第１のボンドウエハー１００からＭＩＳＦＥＴのＳＯＩ層が取り出しやすくなるからである。なお脆化層が形成される所定の深さは、おって、絶縁基板に転置された際のｎ型ＭＩＳＦＥＴのＳＯＩ層の膜厚となる。そのため、イオン種の添加条件によって、転置された際のＳＯＩ層の膜厚を決めることができる。上記イオン種の添加に際し、直接ボンドウエハー１００に添加する工程と、ボンドウエハー上に絶縁層等を形成した状態で添加する工程とのいずれも用いることができる。いずれの工程においても、添加条件によって、転写後のＳＯＩ層の膜厚と同じ深さとなるように脆化層を形成することができる。
【００５０】
図２０（Ｂ）に示すように、第１のボンドウエハー１００上に、接着層１１２を形成する。接着層１１２は、酸化シリコン膜が１０ｎｍ〜２００ｎｍの膜厚で、最上層に設けられている。酸化シリコン膜は、有機シランガスを用いた化学気相成長法により形成する。有機シランガスを用いた化学気相成長法により形成された酸化シリコン膜は平坦性が高く、貼り合わせ工程の際の接合を確実に行うことができる。なお、酸化シリコン膜は、熱酸化法、又はプラズマＣＶＤ法によって形成することもでき、さらにいずれの方法で形成された酸化シリコン膜に対しても、プラズマ処理を行うことができ、プラズマ処理によって酸化シリコン膜の緻密性を高めることができる。このような接着層１１２は、第１のボンドウエハー１００の上面のみではなく、側面に形成しても、裏面に形成してもよい。
【００５１】
接着層１１２の最上層は酸化シリコン膜がよいが、上記酸化シリコン膜に加えてその他の膜を有してもよく、ボンドウエハーと酸化シリコン膜との間に、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜を有してもよい。例えば、酸化窒化シリコン膜を有する場合、窒素と酸素の濃度を異ならせた酸化窒化シリコン膜同士を積層させてもよい。酸素濃度を高めた酸化窒化シリコン（ＳｉＯＮ）膜は、最上層に形成される酸化シリコン膜と、他の層との接着性を高める機能を有し、窒素濃度を高めた窒化酸化シリコン（ＳｉＮＯ）膜は、不純物汚染を防ぐ機能を有する。そのため、第１のボンドウエハー上に、ＳｉＮＯ膜、ＳｉＯＮ膜、酸化シリコン膜の順に積層された接着層１１２を形成するとよい。
【００５２】
なお、接着層１１２の最上層に設けられた酸化シリコン膜は、高ドーズ条件での添加の結果、表面が荒れてしまう第１のボンドウエハー１００の平坦性を維持させる機能も有する。
【００５３】
図２０（Ｃ）に示すように、第１ボンドウエハー１００上に、レジスト等のマスク１１３を選択的に設ける。該マスクは、おって転置されるｐ型のＭＩＳＦＥＴのＳＯＩ層の配置を考慮して選択的に設ける。ｎ型のＭＩＳＦＥＴのＳＯＩ層と、ｐ型のＭＩＳＦＥＴのＳＯＩ層とが、隣接するように配置されると、ＣＭＯＳ回路の作製を簡便なものとすることができる。
【００５４】
図２０（Ｄ）に示すように、マスク１１３を用いて、第１のボンドウエハー１００と接着層１１２とに対してエッチングを行って、ｎ型のＭＩＳＦＥＴのＳＯＩ層１０８を形成する。ＳＯＩ層１０８は、その上には接着層が残存した状態であって、矩形状となっている。なお、マスク１１３を用いて接着層１１２を先にエッチングし、接着層１１２をマスクとして第１のボンドウエハー１００をエッチングしてもよい。いずれの方法によるエッチングに対しても、第１のボンドウエハー１００に対して、少なくとも脆化層１０４が露出するまでエッチングを行うとよい。おってＳＯＩ層１０８の転置が行われる際、脆化層を境界にして第１のボンドウエハー１００が剥がれるためである。
【００５５】
次に、透光性を有する絶縁基板（ベース基板となる）１０５を用意する。絶縁基板１０５には、ガラス、石英、プラスチック、サファイアなどを用いることができ、半導体表示装置に好適である。また透光性が必要とされない装置を作製するのであれば、絶縁基板１０５として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板を用いることができる。絶縁基板１０５上に、シリコンを有する膜を形成してもよい。シリコンを有する膜として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜がある。酸化シリコン膜は、有機シランガスを用いた化学気相成長法により形成することができる。有機シランガスを用いた化学気相成長法により形成された酸化シリコン膜は、絶縁基板１０５の平坦性を高めることができ、接着層１１２との接着性を高めることができる。不純物汚染を防ぐ機能を高めるため、窒素濃度を高めた窒化酸化シリコン（ＳｉＮＯ）膜としてもよく、その他の不純物汚染防止機能の高い窒化アルミニウム、又は窒素酸化アルミニウムを採用してもよい。酸化窒化シリコン膜の他の層との接着性を高めるため、酸素濃度を高めた酸化窒化シリコン（ＳｉＯＮ）膜としてもよい。このようなシリコンを有する膜は、化学気相成長法以外に熱酸化法、又はプラズマＣＶＤ法によって形成することもできる。
【００５６】
そして図２１（Ａ）に示すように、選択的にエッチングされた接着層を介して、透光性を有する絶縁基板１０５と、第１のボンドウエハー１００とを重ね合わせる。このとき、重ね合わせられる互いの面に対して、それぞれ洗浄を行うとよい。選択的にエッチングされた接着層の最上層には、酸化シリコン膜が設けられており、該酸化シリコン膜によって絶縁基板１０５との接着性が高まる。このとき絶縁基板１０５上にも酸化シリコン膜が形成されていると、より接着性を高めることができる。絶縁基板１０５、又は絶縁基板上の酸化シリコン膜と第１のボンドウエハー１００との接合の形成は室温で行うことが可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温で強固な接合が形成される。接着性を高めるため、絶縁基板１０５と、第１のボンドウエハー１００とを重ね合わせた状態で、加熱処理を行ってもよい。加熱処理を行うと、接着性の向上に加えて、脆化層１０４に亀裂を生じさせることができるため、ＭＩＳＦＥＴのＳＯＩ層の取り出し、つまり第１のボンドウエハー１００の剥離を簡便なものとすることができる。該亀裂は、脆化層１０４に形成された微小な空洞の体積変化によって起こり得る。接合を強固なものにしつつ、脆化層１０４に沿って破断面を発生させるために、加熱処理は４００℃乃至６００℃で、５分から３０分程度、例えば６００℃で２０分間行うとよい。また加熱処理に加えて加圧処理を行ってもよく、両処理を同時に行ってもよい。
【００５７】
図２１（Ｂ）に示すように、絶縁基板１０５上にＳＯＩ層１０８を残存させたまま、脆化層１０４を境界として、第１のボンドウエハー１００を剥離することができる。第１のボンドウエハー１００の結晶面が｛１００｝であれば、ＳＯＩ層１０８の結晶面も｛１００｝となっており、移動度の高いｎ型のＭＩＳＦＥＴを提供することができる。
【００５８】
次に図２２（Ａ）に示すように、結晶面を｛１１０｝とする第２のボンドウエハー１０９に対し、図１及び図２で示した工程と同様にして、ＳＯＩ層１１０を形成する。同様な工程ではあるが、適宜再掲して説明する。まず水素又はハロゲンから選ばれたイオン種をイオン注入法又はイオンドーピング法により添加して脆化層を形成し、接着層１１２を形成する。接着層１１２の最上層は、酸化シリコン膜を有するため、絶縁基板１０５との接着性を高めることができる。酸化シリコン膜は、有機シランガスを用いた化学気相成長法等により形成するとよいことも図１及び図２と同様である。また絶縁基板１０５上にもシリコンを有する膜を形成することによって、第２のボンドウエハー１０９との接着性を高めることができることも図１及び図２と同様である。絶縁基板１０５と、第２のボンドウエハー１０９とを重ね合わせた状態で、加熱処理を行って、接着性を高めてもよいことも図１及び図２と同様である。加熱処理を行うと、脆化層１０４に亀裂を生じさせることができ、また加熱処理に加えて加圧処理を行ってもよく、両処理を同時に行ってもよいことも図１及び図２と同様である。また脆化層１０４は、ＳＯＩ層１１０が設けられていない領域では露出するようにエッチングされることも図１及び図２と同様である。そして、凸部状のＳＯＩ層１１０を選択的に形成し、酸化シリコン膜がＳＯＩ層１１０の上面に設けられていることも図１及び図２と同様である。
【００５９】
図２２（Ｂ）に示すように、ＳＯＩ層１０８が転置された絶縁基板１０５と、ＳＯＩ層１１０が選択的に形成された第２のボンドウエハー１０９とを重ね合わせる。ＳＯＩ層１１０は、図２０（Ｄ）及び図２１で示したＳＯＩ層１０８と隣接するように重ね合わせると、ＣＭＯＳ回路の作製を簡便なものとすることができる。
【００６０】
重ね合わせる際、ＳＯＩ層１０８をＳＯＩ層１１０より薄くしておくと、不必要な領域での接着を防止することができる。すなわち、ＳＯＩ層１０８とＳＯＩ層１１０とが同じ膜厚の場合と比較すると、ＳＯＩ層１０８と、第２のボンドウエハー１０９との接着を積極的に防ぐことができる。このようにＳＯＩ層１０８を、ＳＯＩ層１１０より薄くするためには、第１のボンドウエハー１００における脆化層１０４と、第２のボンドウエハー１０９における脆化層１０４との深さを異ならせればよい。すなわち、各脆化層１０４を形成する際のドーズ量等を異ならせればよい。またボンドウエハーの結晶面が異なっているため、ドーズ量を等しくした状態でもボンドウエハー毎にイオン種の添加深さが変わることもある。これを利用して各脆化層の深さを異ならせることもできる。
【００６１】
その後図２２（Ｃ）に示すように、第２のボンドウエハー１０９と、絶縁基板１０５との剥離を行う。すると、ＳＯＩ層１０８が転置された絶縁基板１０５上に、ＳＯＩ層１１０を残存させたまま、脆化層１０４を境界として、第２のボンドウエハー１０９を剥離することができる。このとき、上記加熱処理により脆化層１０４に亀裂が生じていると、該剥離を簡便に行うことができる。
【００６２】
絶縁基板１０５上に転置されたＳＯＩ層１０８と、ＳＯＩ層１１０とに対して平坦化処理を行ってもよい。平坦化処理にはレーザ照射、加熱処理、又はＣＭＰ研磨のいずれか若しくはこれらを複数組み合わせた方法を用いることができる。またＳＯＩ層１０８と、ＳＯＩ層１１０との表面の高さが異なっている場合、異なった状態、つまりＳＯＩ層１０８の膜厚が、ＳＯＩ層１１０の膜厚より薄いままでもよいし、高さを揃えてもよい。高さを揃えるためにはＳＯＩ層１１０のみを薄くすればよいため、ＣＭＰ研磨を用いるとよい。このとき両ＳＯＩ層をさらに薄膜化してもよく、好ましくは５ｎｍ乃至２５ｎｍの厚さとなるように研磨してもよい。ＳＯＩ層が薄膜化されると、移動度の向上、Ｓ値の向上、短チャネル効果抑制が向上される。薄膜化するにつれ、単結晶半導体膜のＳ値が揃うので好ましい。
【００６３】
このように絶縁基板の同一表面に、結晶面が異なるｎ型のＭＩＳＦＥＴのＳＯＩ層と、ｐ型のＭＩＳＦＥＴのＳＯＩ層とを転置することによって、上記移動度等が高められた半導体素子及び半導体集積回路を提供することができる。さらに、透光性も確保されているため、該半導体集積回路等を半導体表示装置に用いると好適である。本発明の半導体表示装置は、透光性を有する絶縁基板上に、移動度をはじめとする電気特性の高いＭＩＳＦＥＴを転置したため動作の高速化を図ることができ、また低電圧で駆動することが可能となり、低消費電力化を図ることができる。また、本実施の形態によれば素子分離を行うための構造を形成する必要がないので製造工程を簡略化できる。
【００６４】
また本実施の形態では、水素イオンなどを一定の深さに添加して、ＳＯＩ層となる単結晶半導体層をボンドウエハーからベース基板へ転置する方法について示したが、他のＳＯＩ技術を用いて同様なベース基板を作製することも可能である。例えば、ボンドウエハーの表面を陽極化成することにより多孔質シリコン層を形成し、その上にエピタキシャル成長で形成した単結晶シリコン層を、本実施の形態で示すＳＯＩ層として用いることができる。この構成のボンドウエハーを用いる場合には、ウオータージェット法を用い、多孔質シリコン層とエピタキシャル成長した単結晶シリコン層を分離することもできる。
【００６５】
（第４の実施の形態）
本実施の形態では、図２３（Ａ）に示すように、最初に、結晶面を｛１００｝とする第１のボンドウエハーを選択的にエッチングし、その後図２３（Ｂ）に示すように脆化層を形成し、結晶面が異なるｎ型のＭＩＳＦＥＴのＳＯＩ層と、ｐ型のＭＩＳＦＥＴのＳＯＩ層とを、同一絶縁基板上に転置する作製工程を説明する。
【００６６】
図２３（Ａ）に示すように、第１のボンドウエハー１００上に選択的にレジスト等のマスク１１３を形成する。マスク１１３は上記実施の形態で示したように、ＣＭＯＳ回路の作製を簡便なものとするため、おって転置されるｐ型のＭＩＳＦＥＴのＳＯＩ層の配置を考慮して選択的に設ける。
【００６７】
図２３（Ｂ）に示すように、マスク１１３を用いて、ｎ型のＭＩＳＦＥＴのＳＯＩ層１０８を形成する。すなわち、第１のボンドウエハー１００にＳＯＩ層１０８となる凸部が形成される。その後、上記実施の形態と同様なイオン種１１１を、第１のボンドウエハー１００に添加して脆化層１０４を形成する。脆化層１０４は、第１のボンドウエハー１００の表面から所定の深さに形成されるため、ＳＯＩ層１０８となる領域での脆化層は、その他の領域の脆化層よりも、第１のボンドウエハー１００の表面側に形成される。
【００６８】
図２３（Ｃ）に示すように、上記実施の形態と同様な接着層１１２を形成する。接着層１１２は、第１のボンドウエハー１００の表面を沿うように形成される。つまりＳＯＩ層１０８を覆うように形成される。
【００６９】
図２３（Ｄ）に示すように、上記実施の形態と同様な絶縁基板１０５を、接着層１１２を介して第１のボンドウエハー１００に重ね合わせる。接着層１１２の最上層には、酸化シリコン膜が設けられており、該酸化シリコン膜によって絶縁基板１０５との接着性が高まること、絶縁基板１０５上に酸化シリコン膜が形成されていることでより接着性が高まることは、上記実施の形態と同様である。なお本実施の形態において、第１のボンドウエハー１００は、ＳＯＩ層１０８の凸部で絶縁基板１０５と積極的に接着する。絶縁基板１０５と、第１のボンドウエハー１００とを重ね合わせた状態で、加熱処理を行って、接着性を高めてもよく、加熱処理を行うと、接着性の向上に加えて、脆化層１０４に亀裂を生じさせることができることは、上記実施の形態と同様である。また加熱処理に加えて加圧処理を行ってもよく、両処理を同時に行ってもよいことも、上記実施の形態と同様である。
【００７０】
その後、上記実施の形態と同様に、第１のボンドウエハー１００と、絶縁基板１０５との剥離を行って、ＳＯＩ層１０８が転置された絶縁基板１０５を形成する。そして、該絶縁基板上に、ｐ型のＭＩＳＦＥＴのＳＯＩ層を転置する。該ＳＯＩ層は、本実施の形態と同様な工程に基づき、第２のボンドウエハーを選択的にエッチングし、その後、脆化層を形成して得られた、ｐ型のＭＩＳＦＥＴのＳＯＩ層である。該ＳＯＩ層を、ＳＯＩ層１０８が転置された絶縁基板１０５に転置する。
【００７１】
このように少なくとも結晶面が異なるｎ型のＭＩＳＦＥＴのＳＯＩ層と、ｐ型のＭＩＳＦＥＴのＳＯＩ層とを、絶縁基板の同一表面に転置することによって、移動度が高められた半導体集積回路等を提供することができ、透光性も確保されているため、該半導体集積回路を半導体表示装置に用いることができる。本発明の半導体表示装置は、透光性を有する絶縁基板上に、移動度が高いＭＩＳＦＥＴを転置したため動作の高速化を図ることができ、また低電圧で駆動することが可能となり、低消費電力化を図ることができる。また、本実施の形態によれば素子分離を行うための構造を形成する必要がないので製造工程を簡略化できる。
【００７２】
なお本実施の形態においても、ｎ型ＭＩＳＦＥＴのＳＯＩ層を、透光性を有する絶縁基板へ転置後に、ｐ型のＭＩＳＦＥＴのＳＯＩ層を該絶縁基板へ転置する順序で説明したが、どちらを先に転置しても構わない。
【００７３】
また本実施の形態では、水素イオンなどを一定の深さに添加して単結晶半導体層をボンドウエハーから剥離する方法について示したが、他のＳＯＩ技術を用いて同様なベース基板を作製することも可能である。例えば、ボンドウエハーの表面を陽極化成により多孔質シリコン層を形成し、その上にエピタキシャル成長で形成した単結晶シリコン層を、本実施の形態で示すＳＯＩ層として用いることができる。この構成のボンドウエハーを用いる場合には、ウオータージェット法を用い、多孔質シリコン層とエピタキシャル成長した単結晶シリコン層を分離することもできる。
【００７４】
（第５の実施の形態）
本実施の形態では、図２４と図２６で示すように、ボンドウエハーの周囲を酸化膜で覆った状態を経た作製工程を説明する。本実施の形態は、酸化膜で覆う以外の工程、例えば上記実施の形態のようにボンドウエハーに脆化層を形成した後に選択的にエッチングする工程や上記実施の形態のようにボンドウエハーを選択的にエッチングした後脆化層を形成する工程と、自由に組み合わせることができる。
【００７５】
図２４（Ａ）において、結晶面を｛１００｝とする第１のボンドウエハー１００を、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などにより洗浄する。その後、第１のボンドウエハー１００の熱酸化を行う。熱酸化はドライ酸化で形成することができるし、酸化雰囲気中にハロゲンを添加した酸化を行って形成することもできる。ハロゲンを含むものとしては塩素を含むＨＣｌが代表例であり、その他にもＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種を適用することができる。このような熱酸化の例としては、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で熱酸化を行うとよい。
このような温度範囲で熱処理を行うことで、第１のボンドウエハー１００内の不純物元素に対するハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリング効果としては、特に金属不純物（外因性不純物である重金属）を除去する効果が得られる。代表的な重金属としてはＦｅ、Ｃｒ、Ｎｉといった金属であり、さらにＭｏが含まれる場合もある。その際、塩素等のハロゲンの作用により、第１のボンドウエハー１００内の金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。第１のボンドウエハー１００の表面を化学的機械研磨（ＣＭＰ）処理したものに対しては、不純物を効率的に除去することができる。このように酸化膜１２０にハロゲンが含まれることにより、外因性不純物である重金属を捕集して第１のボンドウエハー１００が汚染されることを防止する効果を奏することができる。また、ＨＣｌの水素は第１のボンドウエハー１００と酸化膜１２０の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏する。熱酸化の処理時間は０．１〜６時間、好ましくは０．５〜１時間とすれば良い。このようにして形成される酸化膜は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとする。
【００７６】
図２４（Ｂ）は上記実施の形態と同様な水素又はハロゲン等のイオン種を添加して脆化層１０４を形成する工程を示している。イオン種の添加は、第１のボンドウエハー１００に対して斜め方向から行うこともできる。なお、重金属は第１のボンドウエハー１００に対し、質量分離されないイオンをドーピングして脆化層１０４を形成する過程で導入される。
【００７７】
図２５は第１のボンドウエハー１００に添加した水素又はハロゲンイオンの分布を曲線Ｈとして示す。第１のボンドウエハー１００に添加された水素又はハロゲンイオンはガウス分布する。勿論、イオンを電界で加速してボンドウエハーに添加する場合には、イオンはある深さをピークにしてほぼガウス分布することとなり、ここでそのピーク位置を目安として脆化層１０４を示している。第１のボンドウエハー１００の表面からイオンの平均進入深さに近い深さ領域に脆化層１０４が形成される。例えば、脆化層１０４は、ＳＯＩ層の厚さ５ｎｍ〜５００ｎｍ、好ましくは１０ｎｍ〜２００ｎｍに合わせた深さに形成することが好ましく、イオンを添加する際の加速電圧やドーズ量はこのような厚さを考慮して行う。
【００７８】
なお、重金属のイオンは質量数が大きいので、第１のボンドウエハーのうちイオンが添加される側のごく表面に多く分布する。第１のボンドウエハー１００の表面に酸化膜１２０が形成されているため、この酸化膜１２０の膜厚を金属イオンの添加深さよりも厚く形成することで、当該金属の分布を酸化膜１２０中に止めておくことができる（図２５において示す曲線Ｍ）。膜中にハロゲンを含んだ酸化膜１２０はＨＣｌ酸化などによって、酸化膜１２０中に捕集した当該重金属を固定して第１のボンドウエハー１００の汚染を防ぐことができる。
【００７９】
さらに酸化膜１２０を形成した後に行われる熱処理により、第１のボンドウエハー１００に含まれる不純物としての他の金属が酸化膜１２０に析出し、ハロゲン（例えば塩素）と反応して捕獲される。それにより酸化膜１２０中に捕集した当該不純物を固定して第１のボンドウエハー１００の汚染を防ぐことができる。
【００８０】
このように本実施の形態の酸化膜１２０は、重金属や不純物を捕獲して再拡散させないことにより、ＭＩＳＦＥＴの高性能化を図ることができる。
【００８１】
なお、脆化層１０４は、イオン種を質量分離した上で、第１のボンドウエハー１００に添加しても同様に形成することができる。この場合にも、質量の大きいイオン（例えばＨ３＋イオン）を選択的に添加することは上記ゲッタリング効果と同様な効果を奏することができる。
【００８２】
そして図２４（Ｃ）に示すように、上記実施の形態と同様に接着層１１２を形成し、マスク１１３を用いて、脆化層１０４より上の、第１のボンドウエハー１００及び接着層１１２をエッチングする。その後の工程は、上記実施の形態と同様に行うことができるため、説明を省略する。
【００８３】
これまでは、ボンドウエハーに脆化層を形成した後に選択的にエッチングする工程を用いて説明したが、ボンドウエハーを選択的にエッチングした後脆化層を形成する工程を用いることもできる。図２６（Ａ）に示すように、第１のボンドウエハー１００を、マスク１１３を用いてエッチングする。その後図２６（Ｂ）に示すように、エッチングされた第１のボンドウエハー１００に対して、酸化膜１２０を形成する。酸化膜１２０の形成は、上述したとおりである。図２６（Ｃ）に示すように、脆化層１０４を形成し、図２６（Ｄ）に示すように接着層１１２を形成する。その後の工程は、上記実施の形態と同様に行うことができるため、説明を省略する。
【００８４】
このようにして、ボンドウエハーに対して酸化膜を形成してもよい。その結果、脆化層の形成の際にボンドウエハーに含まれてしまう重金属や不純物等をゲッタリングすることができ、ボンドウエハーの汚染を低減することができる。
【００８５】
（第６の実施の形態）
結晶面の異なるＳＯＩ層をベース基板に接合する場合に、より好ましい態様として、チャネル長方向の結晶軸を特定の方向とする。ＳＯＩ層の結晶面での結晶軸の異方性と、ＳＯＩ層のキャリアの流れる方向での結晶軸の異方性とを合わせることで、ＭＩＳＦＥＴのチャネル形成領域を流れる電子又はホールのキャリア移動度を高めることができる。この原因として、結晶中でキャリアの有効質量が異方性を有するからである。
【００８６】
図５（Ａ）で示すように、結晶面｛１００｝のボンドウエハーからｎ型ＭＩＳＦＥＴ用のＳＯＩ層を取り出す場合には、ＳＯＩ層のチャネル長方向が＜１００＞方位と平行な方向になるようにすることが好ましい。なお、＜１００＞方位と平行な方向は、（ａ）で示す方向に加えて、（ｂ）で示す方向もあるため、いずれの方向と平行となるようにＳＯＩ層を取り出してもよい。
【００８７】
一方、ｐ型ＭＩＳＦＥＴ用のＳＯＩ層を形成するには、図５（Ｂ）で示すように結晶面｛１１０｝のボンドウエハーを用い、ＳＯＩ層のチャネル長方向が＜１１０＞方位と平行な方向になるようにすることが好ましい。このように、ｎ型ＭＩＳＦＥＴについて＜１００＞方位、ｐ型ＭＩＳＦＥＴについて＜１１０＞方位とすれば、チャネル形成領域を流れる電子とホールの移動度をより高めることができる。
【００８８】
（第７の実施の形態）
本実施の形態は、同一の結晶面を有するボンドウエハーから、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴに適したＳＯＩ層を取り出す構成について示す。図６は結晶面｛１１０｝のボンドウエハーを用いる場合について示す。この場合、ｎ型ＭＩＳＦＥＴ用のＳＯＩ層を取り出す場合には、チャネル長方向が＜１００＞方位と平行な方向になるようにする。一方、ｐ型ＭＩＳＦＥＴ用のＳＯＩ層を形成するには、チャネル長方向が＜１１０＞方位と平行な方向になるようにする。
【００８９】
本実施の形態によれば、絶縁基板上に、ｎ型ＭＩＳＦＥＴが形成される第１のＳＯＩ層とｐ型ＭＩＳＦＥＴが形成される第２のＳＯＩ層とが同じ結晶面であって、チャネル長方向の結晶軸の向きが互いに異なる半導体集積回路を得ることができる。ｎ型ＭＩＳＦＥＴについて＜１００＞方位、ｐ型ＭＩＳＦＥＴについて＜１１０＞方位を選択すればチャネル形成領域を流れる電子とホールの電界効果移動度をより高めることが可能となる。また、ｎ型ＭＩＳＦＥＴのＳＯＩ層とｐ型ＭＩＳＦＥＴのＳＯＩ層とは個別にベース基板に接合可能である。そのため同じ結晶面を有する基板から結晶軸の向きが互いに異なるようにレイアウトする場合と比較して、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの回路配置に設計の自由度が確保されるので、半導体集積回路の集積度を向上させることができる。ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのそれぞれに対して、高い電界効果移動度が得られる結晶面若しくは結晶軸を選択することが可能であるので、このようなベース基板を用いることにより半導体集積回路の高性能化を図ることができる。
【００９０】
また本発明の半導体集積回路を透光性を有する絶縁基板上に転置した半導体表示装置は、移動度が高いＭＩＳＦＥＴを転置したため動作の高速化を図ることができ、また低電圧で駆動することが可能となり、低消費電力化を図ることができる。
【００９１】
（第８の実施の形態）
本実施の形態は、本発明のベース基板を用いてインバータ回路を作製する工程について説明する。なお、本発明はこのような単純な回路に限定されず、マイクロプロセッサをはじめとする様々な半導体装置を実現することができる。図７乃至図１３において（Ａ）はインバータ回路の平面図を示し、（Ｂ）はＡ−Ｂ線に対応する断面図を示す。
【００９２】
図７（Ａ）（Ｂ）は第１のＳＯＩ層２０１及び第２のＳＯＩ層２０２が設けられたベース基板１０５にゲート絶縁層及びゲート電極を形成する工程を示している。第１のＳＯＩ層２０１及び第２のＳＯＩ層２０２上には、ゲート電極２０４が設けられる。ゲート絶縁層２０３としては、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌｘＯｙ、ｘ＞ｙ＞０）、酸化タンタル（ＴａｘＯｙ、ｘ＞ｙ＞０）などの材料を適用することができる。図７（Ｂ）では、ゲート絶縁層２０３とゲート電極２０４の側端部が揃うように加工されているが、ゲート電極２０４のエッチングにおいてゲート絶縁層２０３を残すように加工しても良い。
【００９３】
なお、本実施の形態においては、第１のＳＯＩ層２０１はｐ型のＭＩＳＦＥＴに相当するものとし、第２のＳＯＩ層２０２はｎ型のＭＩＳＦＥＴに相当するものとする。
【００９４】
ゲート絶縁層２０３に高誘電率物質（ｈｉｇｈ−ｋ材料）を用いる場合には、ゲート電極２０４を多結晶シリコン、シリサイド、金属若しくは金属窒化物で形成する。好適には金属若しくは金属窒化物で形成することが望ましい。例えば、ゲート絶縁層２０３と接する第１ゲート電極層２０５を金属窒化物材料で形成し、その上の第２ゲート電極層２０６を金属材料で形成する。この組み合わせを用いることによって、ゲート絶縁層が薄膜化した場合でもゲート電極に空乏層が広がってしまうことを防止でき、微細化した場合にもトランジスタの駆動能力を損なうことを防止できる。
【００９５】
図８はゲート電極２０４上に第１の絶縁層２０７を形成する。第１の絶縁層２０７は酸化シリコン膜若しくは酸化窒化シリコン膜で形成する。他の形態として、ゲート電極２０４を酸化又は窒化処理により絶縁化して同様の層を形成しても良い。第１の絶縁層２０７はゲート電極２０４の側面にも１ｎｍ乃至１０ｎｍの厚さで成膜されるようにする。第１の絶縁層２０７は以降の工程で、第１のＳＯＩ層２０１及び第２のＳＯＩ層２０２に価電子制御を目的とした不純物が添加されないオフセット領域を形成するために設ける。
【００９６】
図９は、第１のＳＯＩ層２０１及び第２のＳＯＩ層２０２に極浅接合（ソースドレインエクステンション）を形成する工程を示している。この極浅接合部は短チャネル効果を抑制するために設けることが好ましい。ｐ型ＭＩＳＦＥＴ向けの第１のＳＯＩ層２０１に対しては第１５族元素が添加される第１の極浅接合部２０８を形成し、ｎ型ＭＩＳＦＥＴ向けの第２のＳＯＩ層２０２に対しては第１３族元素が添加される第２の極浅接合部２０９を形成する。この極浅接合部の不純物濃度は、低濃度ドレインよりは１桁高くなるようにする。例えば、第１の極浅接合部２０８については、硼素を１５ｋｅＶ、３×１０１３／ｃｍ２のドーズ量でイオン注入を行う。第２の極浅接合部２０９については、砒素を１５ｋｅＶ、２×１０１４／ｃｍ２のドーズ量でイオン注入を行う。
【００９７】
次いで、図１０で示すように、ゲート電極２０４の側面に第１のサイドウオール２１０、第２のサイドウオール２１１を形成する。例えば、第１のサイドウオール２１０、第２のサイドウオール２１１は窒化シリコン膜で形成される。これらのサイドウオールは異方性エッチングにより自己整合的に形成する。
【００９８】
この場合、第１のＳＯＩ層２０１側の第１のサイドウオール２１０と、第２のＳＯＩ層２０２側の第２のサイドウオール２１１の幅を同じとなるように加工しても良いが、好ましくはこの両者の幅が異なるように加工する。ｐ型ＭＩＳＦＥＴ向けの第１のＳＯＩ層２０１に対する第１のサイドウオール２１０の幅は、ｎ型ＭＩＳＦＥＴ向けの第２のＳＯＩ層２０２に対する第２のサイドウオール２１１の幅よりも厚くすると良い。ｐ型ＭＩＳＦＥＴにおいてソース領域及びドレイン領域を形成するために注入される硼素は拡散しやすく、短チャネル効果を誘起しやすいためである。むしろ、このような構成とすることで、ｐ型ＭＩＳＦＥＴにおいて、ソース領域及びドレイン領域に高濃度の硼素を添加することが可能となり、ソース領域及びドレイン領域を低抵抗化することができる。
【００９９】
サイドウオールを形成した後、図１１で示すように、第１の絶縁層２０７の露出部をエッチングした後、ソース領域及びドレイン領域を自己整合的に形成する。この工程は、価電子制御する不純物イオンを電界で加速して注入するイオン注入法で行うことができる。第１のＳＯＩ層２０１には第１３族元素を添加して、ソース領域及びドレイン領域となる第１の不純物領域２１２を形成する。第２のＳＯＩ層２０２には第１５族元素を添加して、ソース領域及びドレイン領域第２の不純物領域２１３を形成する。例えば、ｐ型ＭＩＳＦＥＴ向けの第１のＳＯＩ層２０１については、硼素を３０ｋｅＶ、３×１０１５／ｃｍ２のドーズ量でイオン注入する。ｎ型ＭＩＳＦＥＴ向けの第２のＳＯＩ層２０２については、砒素を５０ｋｅＶ、５×１０１５／ｃｍ２のドーズ量でイオン注入する。イオン種、加速電圧及びドーズ量のドーピング条件は適宜設定すれば良い。
【０１００】
ソース領域及びドレイン領域をさらに低抵抗化するにはシリサイド層を形成しても良い。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを適用すれば良い。ＳＯＩ層の厚さが薄い場合には、この領域のＳＯＩ層の底部までシリサイド反応を進めて全てシリサイド化しても良い。
【０１０１】
図１２では、パッシベーション層２１４、第１の層間絶縁層２１５、コンタクトプラグ２１６を形成する工程を示す。パッシベーション層２１４は窒化シリコン膜、窒化酸化シリコン膜などをＣＶＤ法で全面に成膜する。第１の層間絶縁層２１５は、リンシリケートガラス（ＰＳＧ）若しくはボロンリンシリケートガラス（ＢＰＳＧ）をＣＶＤ法で成膜し、リフローにより平坦化して形成する。または、ＣＶＤ法で正珪酸四エチル（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ，  Ｓｉ（ＯＣＨ２ＣＨ３）４）を用いて酸化シリコン膜を形成し、その後ＣＭＰで平坦化しても良い。コンタクトプラグ２１６は、第１の層間絶縁層２１５に形成したコンタクトホールを埋め込むようにタングステンシリサイドで形成する。タングステンシリサイドは六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）を用いてＣＶＤ法で形成する。
【０１０２】
配線の多層化は、半導体装置の構成に応じて考慮される。図１３では、第１の層間絶縁層２１５の上に、第２の層間絶縁層２１７と第１の配線２１８、第２の配線２１９、第３の配線２２０を設けた構成を示している。これらの配線はタングステンシリサイドで形成しても良いし、ダマシン法によりＣｕ配線を設けても良い。
【０１０３】
（第９の実施の形態）
本実施の形態は、本発明の転置工程を経て半導体素子を有する装置（半導体装置）としてインバータ回路について説明する。なお、本発明はこのような単純な回路に限定されず、マイクロプロセッサをはじめとする様々な半導体装置を実現することができる。図２７乃至図３３において（Ａ）はインバータ回路の上面図を示し、（Ｂ）はＡ−Ｂ線に対応する断面図を示す。
【０１０４】
図２７（Ａ）（Ｂ）は接着層１１２、第１のＳＯＩ層１０８及び第２のＳＯＩ層１１０が設けられた絶縁基板１０５にゲート絶縁層及びゲート電極を形成する工程を示している。図２７（Ａ）では、第１のＳＯＩ層１０８と、第２のＳＯＩ層１１０とが平行となるように貼り合わせられているが、第１のＳＯＩ層１０８と、第２のＳＯＩ層１１０とが直交するように貼り合わせられてもよいし、平行から少しずれた状態で貼り合わせられていてもよい。例えば、ＳＯＩ層に結晶面のずれ、又は結晶軸のずれが生じていることがあり、平行から少しずれた状態で貼り合わせることによって、当該ずれを緩和させることができる。結晶面｛１１０｝を有するＳＯＩ層は、当該ずれの影響を受けやすいため、第２のＳＯＩ層１１０を平行から少しずらして貼り合わせるとよい。
【０１０５】
なお、第１のＳＯＩ層１０８と、第２のＳＯＩ層１１０との膜厚を揃えるため、平坦化処理を施している。第１のＳＯＩ層１０８及び第２のＳＯＩ層１１０上には、ゲート絶縁層２０３を介して、ゲート電極２０４が設けられる。ゲート絶縁層２０３としては、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌｘＯｙ）（ｘ＞ｙ＞０）、酸化タンタル（ＴａｘＯｙ、ｘ＞ｙ＞０）などの材料を適用することができる。図２７（Ｂ）では、ゲート絶縁層２０３とゲート電極２０４の側端部が揃うように加工されているが、ゲート電極２０４のエッチングにおいてゲート絶縁層２０３を残すように加工してもよい。例えば、ゲート絶縁層２０３をテーパ状に残すような加工をしてもよい。
【０１０６】
ゲート電極２０４は単層構造であっても、積層構造であってもよい。本実施の形態では、第１のゲート電極層２０５、第２のゲート電極層２０６の積層構造の場合を示す。ゲート絶縁層２０３に高誘電率物質（ｈｉｇｈ−ｋ材料）を用いる場合には、ゲート電極２０４を多結晶シリコン、シリサイド、金属若しくは金属窒化物で形成し、好適には金属若しくは金属窒化物で形成することが望ましい。ゲート電極層が積層構造であることを考慮すると、ゲート絶縁層２０３と接する第１ゲート電極層２０５を金属窒化物材料で形成し、第２ゲート電極層２０６を金属材料で形成することができる。この組み合わせを用いることによって、ゲート絶縁層が薄膜化した場合でもゲート電極に空乏層が広がってしまうことを積極的に防止でき、微細化した場合にもトランジスタの駆動能力を損なうことを防止できる。
【０１０７】
図２８はゲート電極２０４上に第１の絶縁層２０７を形成する工程を示している。第１の絶縁層２０７は、ゲート絶縁層として機能する。第１の絶縁層２０７として、酸化シリコン膜若しくは酸化窒化シリコン膜をＣＶＤ法やスパッタ法により形成する。他の形態として、ゲート電極２０４を酸化又は窒化処理により絶縁化して同様の層を形成してもよい。第１の絶縁層２０７はゲート電極２０４の側面にも１ｎｍ乃至１０ｎｍの厚さで形成されるようにする。第１の絶縁層２０７は、第１のＳＯＩ層１０８及び第２のＳＯＩ層１１０に対し、価電子制御を目的とした不純物が添加されないオフセット領域を形成するためにも設けている。
【０１０８】
図２９は、第１のＳＯＩ層１０８及び第２のＳＯＩ層１１０に極浅不純物領域（ソースドレインエクステンション）を形成する工程を示している。この極浅不純物領域によって、短チャネル効果を抑制することができる。ｎ型ＭＩＳＦＥＴの第１のＳＯＩ層１０８に対しては第１５族元素が添加される第１の極浅接合部（第１の極浅不純物領域）２０８を形成する工程と、ｐ型ＭＩＳＦＥＴの第２のＳＯＩ層１１０に対しては第１３族元素が添加される第２の極浅接合部（第２の極浅不純物領域）２０９を形成する工程とを有する。なお図２９（Ａ）において、極浅接合部２０８、２０９を分かりやすく示すため、ゲート電極２０４周囲のみの第１の絶縁層２０７を示し、ゲート絶縁層の外側に極浅接合部２０８、２０９を点線で示すが、第１の絶縁層２０７は、第１及び第２のＳＯＩ層１０８、１１０、ゲート電極２０４の全体を覆っている。この極浅不純物領域の不純物濃度は、例えば、第１の極浅接合部２０８については、砒素を１５ｋｅＶ、２×１０１４／ｃｍ２のドーズ量でイオン注入を行い、第２の極浅接合部２０９については、硼素を１５ｋｅＶ、３×１０１３／ｃｍ２のドーズ量でイオン注入を行う。
【０１０９】
次いで、図３０で示すように、ゲート電極２０４の側面に第１のサイドウオール２１０、第２のサイドウオール２１１を形成する。例えば、第１のサイドウオール２１０、第２のサイドウオール２１１は窒化シリコン膜で形成される。これらのサイドウオールは異方性エッチングにより自己整合的に形成する。
【０１１０】
この場合、第１のＳＯＩ層１０８側の第１のサイドウオール２１０と、第２のＳＯＩ層１１０側の第２のサイドウオール２１１の幅を同じとなるように加工しても良いが、好ましくはこの両者の幅が異なるように加工する。ｐ型ＭＩＳＦＥＴの第２のＳＯＩ層１１０に対する第２のサイドウオール２１１の幅は、ｎ型ＭＩＳＦＥＴの第１のＳＯＩ層１０８に対する第１のサイドウオール２１０の幅よりも厚くするとよい。ｐ型ＭＩＳＦＥＴにおいてソース領域及びドレイン領域を形成するために注入される硼素は拡散しやすく、短チャネル効果を誘起しやすいためである。むしろ、このような構成とすることで、ｐ型ＭＩＳＦＥＴにおいて、ソース領域及びドレイン領域に高濃度の硼素を添加することが可能となり、ソース領域及びドレイン領域を低抵抗化することができる。
【０１１１】
サイドウオールを形成した後、図３１で示すように、第１の絶縁層２０７の露出部をエッチングした後、ソース領域及びドレイン領域を自己整合的に形成する。この工程は、価電子制御する不純物イオンを電界で加速して注入するイオン注入法で行うことができる。図３１（Ｂ）には、第１のＳＯＩ層１０８には第１５族元素を添加して、ソース領域及びドレイン領域となる第１の不純物領域２１２を形成する状態を示す。また第２のＳＯＩ層１１０には第１３族元素を添加して、ソース領域及びドレイン領域となる第２の不純物領域２１３を形成する。例えば、ｎ型ＭＩＳＦＥＴの第１のＳＯＩ層１０８については、砒素を５０ｋｅＶ、５×１０１５／ｃｍ２のドーズ量でイオン注入する。ｐ型ＭＩＳＦＥＴの第２のＳＯＩ層１１０については、硼素を３０ｋｅＶ、３×１０１５／ｃｍ２のドーズ量でイオン注入する。上記のイオン種、加速電圧及びドーズ量のドーピング条件は例示であって、適宜設定した条件とすることもできる。
【０１１２】
ソース領域及びドレイン領域をさらに低抵抗化するには、第１及び第２のＳＯＩ層に対して、シリサイド層を形成してもよい。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを適用すればよく、少なくともソース領域及びドレイン領域をシリサイド化すればよく、ＳＯＩ層の上面及び端面に対してシリサイド層が形成される。なお、上記ＳＯＩ層の厚さが薄い場合等には、ＳＯＩ層の底部までシリサイド反応を進めて、低抵抗化を図ってもよい。またゲート電極２０４をさらに低抵抗化するためにも、ゲート電極層の上面にシリサイド層を形成するとよい。ソース領域及びドレイン領域に形成されるシリサイド層と、ゲート電極層に形成されるシリサイド層とは同時に作製することができる。
【０１１３】
図３２では、パッシベーション層２１４、第１の層間絶縁層２１５、コンタクトプラグ２１６を形成する工程を示す。パッシベーション層２１４は窒化シリコン膜、窒化酸化シリコン膜などをＣＶＤ法で全面に成膜する。第１の層間絶縁層２１５は、リンシリケートガラス（ＰＳＧ）若しくはボロンリンシリケートガラス（ＢＰＳＧ）をＣＶＤ法で成膜し、リフローにより平坦化して形成する。または、ＣＶＤ法で正珪酸四エチル（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ，  Ｓｉ（ＯＣＨ２ＣＨ３）４）を用いて酸化シリコン膜を形成し、その後ＣＭＰで平坦化してもよい。コンタクトプラグ２１６は、第１の層間絶縁層２１５に形成したコンタクトホールを埋め込むようにタングステンシリサイドで形成する。タングステンシリサイドは六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）を用いてＣＶＤ法で形成する。
【０１１４】
配線の多層化は、半導体素子及び該素子を用いた装置の構成に応じて考慮される。図３３では、第１の層間絶縁層２１５の上に、第２の層間絶縁層２１７と配線２１８、２１９、２２０を設けた構成を示している。配線はタングステンシリサイドで形成しても良いし、ダマシン法によりＣｕ配線を設けてもよい。
【０１１５】
（第１０の実施の形態）
本実施の形態では、本発明のｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴに対し、結晶面及び結晶軸の組み合わせを例示する。
【０１１６】
図１４では、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとを構成するＳＯＩ層を、結晶面が異なるボンドウエハーから取り出す場合を示している。図１４（Ａ）はｐ型ＭＩＳＦＥＴであり、結晶面｛１１０｝のボンドウエハーからＳＯＩ層を取り出す。この際、ＳＯＩ層のチャネル長方向は＜１１０＞方位であるとより好ましい形態となる。図１４（Ｂ）はｎ型ＭＩＳＦＥＴあり、結晶面｛１００｝のボンドウエハーからＳＯＩ層を取り出す。この際、ＳＯＩ層のチャネル長方向は＜１００＞方位であるとより好ましい形態となる。以上のような組み合わせによりホール及び電子の移動度を高めることができる。
【０１１７】
図１５ではｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとを構成するＳＯＩ層を、結晶面が同じボンドウエハーから取り出す場合を示している。図１５（Ａ）はｐ型ＭＩＳＦＥＴであり、結晶面｛１１０｝のボンドウエハーからＳＯＩ層を取り出す。この際、ＳＯＩ層のチャネル長方向は＜１１０＞方位であるとより好ましい形態となる。図１５（Ｂ）はｎ型ＭＩＳＦＥＴであり、結晶面｛１１０｝のボンドウエハーからＳＯＩ層を取り出す。この際、ＳＯＩ層のチャネル長方向は＜１００＞方位であると好ましい形態となる。以上のような組み合わせによりホール及び電子の移動度を高めることができる。
【０１１８】
本実施の形態によれば、ｎ型ＭＩＳＦＥＴの第１のＳＯＩ層と、ｐ型ＭＩＳＦＥＴの第２のＳＯＩ層が共に同一の絶縁表面上に設けられ、かつ、その両ＳＯＩ層の結晶面が異なった半導体素子を得ることができる。また、ｎ型ＭＩＳＦＥＴの第１のＳＯＩ層と、ｐ型ＭＩＳＦＥＴの第２のＳＯＩ層とを同じ結晶面のボンドウエハーを用いて形成した場合でも、異なる結晶軸方向にキャリアを流すことで、移動度をより高めることができる。ＭＩＳＦＥＴの移動度を高くすることにより、半導体素子、及び該素子を用いた半導体表示装置の動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。また、本実施の形態によれば素子分離を行うための構造を形成する必要がないので製造工程を簡略化できる。
【０１１９】
（第１１の実施の形態）
本実施の形態は、半導体表示装置の一例として発光装置について図３４を参照して説明する。図３４（Ａ）は、発光装置を示す上面図である。絶縁基板６１０上に、駆動回路部（ソース側駆動回路）６０１、画素部６０２、駆動回路部（ゲート側駆動回路）６０３が設けられている。なお封止基板６０４で封止されているため、ソース側駆動回路６０１、画素部６０２、ゲート側駆動回路６０３は点線で示す。また、絶縁基板６１０と、封止基板６０４とを貼り合わせるためにシール材６０５が設けられている。シール材６０５にはエポキシ系樹脂を用いるのが好ましい。封止基板６０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。またシール材６０５で囲まれた内側は、絶縁基板６１０、封止基板６０４とで空間６０７が形成されている。空間には、充填材が充填されており、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材としての機能を有する物質で充填される場合もある。
【０１２０】
なお、引き回し配線はソース側駆動回路６０１及びゲート側駆動回路６０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）６０９からビデオ信号、クロック信号、スタート信号、リセット信号等を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていてもよい。
【０１２１】
図３４（Ａ）で示した発光装置から、図３４（Ｂ）に示すように絶縁基板６１０、ソース側駆動回路６０１、画素部６０２、ゲート側駆動回路６０３のみを取り出す。ソース側駆動回路６０１、ゲート側駆動回路６０３には本発明のｎ型ＭＩＳＦＥＴのＳＯＩ層１０８を転置し、画素部６０２にｐ型ＭＩＳＦＥＴのＳＯＩ層１１０を転置する形態を説明する。
【０１２２】
ソース側駆動回路６０１やゲート側駆動回路６０３はｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴを転置して、ＣＭＯＳ回路を形成することもできるが、ボンド基板のレイアウトの自由度を高めるために、ソース側駆動回路６０１やゲート側駆動回路６０３という特定の領域のみにｎ型ＭＩＳＦＥＴを転置し、ＮＭＯＳ回路を形成する。
【０１２３】
また、画素部６０２はスイッチング素子として、スイッチング用トランジスタと、電流制御用トランジスタとを少なくとも有する。これらスイッチング素子も、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴを転置して形成することもできるが、ボンド基板のレイアウトの自由度を高めるために、画素部６０２という特定の領域のみにｐ型ＭＩＳＦＥＴを転置する。
【０１２４】
さらに、画素部には陽極及び陰極で挟まれた発光物質を含む層を有し、該発光物質からの自発光によって発光装置の表示を行うことができる。陽極として機能する材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ膜、または珪素を含有したインジウム錫酸化物膜、２〜２０ｗｔ％の酸化亜鉛を含む酸化インジウム膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。陰極として機能する材料としては、仕事関数の小さい材料（Ａｌ、Ｍｇ、Ｌｉ、Ｃａ、またはこれらの合金や化合物ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＬｉＦ、ＣａＦ２等）を用いることが好ましい。
【０１２５】
このような半導体表示装置に、本発明の絶縁基板の同一表面に設けられたｐ型ＭＩＳＦＥＴの第１のＳＯＩ層と、ｎ型ＭＩＳＦＥＴの第２のＳＯＩ層を用いると、移動度をより高めることができる。ＭＩＳＦＥＴの移動度を高くすることにより、半導体表示装置、及び該表示装置等に用いられる駆動回路等の半導体集積回路の動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。また、本実施の形態によれば素子分離を行うための構造を形成する必要がないので製造工程を簡略化できる。
【０１２６】
（第１２の実施の形態）
本実施の形態は、半導体素子を有する装置（半導体装置）の一例としてマイクロプロセッサの態様について図１６を参照して説明する。本実施の形態の半導体素子には、上記実施の形態で作製されたいずれの半導体素子を用いることができる。
【０１２７】
図１６はマイクロプロセッサ２２１の一例を示す。このマイクロプロセッサ２２１では、ｎ型ＭＩＳＦＥＴを構成するＳＯＩ層と、ｐ型ＭＩＳＦＥＴを構成するＳＯＩ層の結晶面が異なっている。勿論、上記実施の形態で示したように、ｎ型ＭＩＳＦＥＴを構成するＳＯＩ層と、ｐ型ＭＩＳＦＥＴを構成するＳＯＩ層は、同じ結晶面を有し、電子とホールが流れる方向が結晶軸からみて異なっている形態でもよい。
【０１２８】
このマイクロプロセッサ２２１は、演算回路２２２（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部２２３（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２２４（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部２２５（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２２６（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２２７（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２２８（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２２９（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ（ＲＯＭ）２５０、及びＲＯＭインターフェース２３１（ＲＯＭ  Ｉ／Ｆ）を有している。
【０１２９】
バスインターフェース２２９を介してマイクロプロセッサ２２１に入力された命令は、命令解析部２２４に入力されてデコードされた後、演算回路制御部２２３、割り込み制御部２２５、レジスタ制御部２２８、タイミング制御部２２６に入力される。演算回路制御部２２３、割り込み制御部２２５、レジスタ制御部２２８、タイミング制御部２２６は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路制御部２２３は、演算回路２２２の動作を制御するための信号を生成する。また、割り込み制御部２２５は、マイクロプロセッサ２２１のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部２２８は、レジスタ２２７のアドレスを生成し、マイクロプロセッサの状態に応じてレジスタ２２７の読み出しや書き込みを行う。
【０１３０】
またタイミング制御部２２６は、演算回路２２２、演算回路制御部２２３、命令解析部２２４、割り込み制御部２２５、レジスタ制御部２２８の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２２６は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１６に示すマイクロプロセッサ２２１は、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
【０１３１】
本発明の半導体素子を用いた場合、本実施の形態のマイクロプロセッサは、ｐ型ＭＩＳＦＥＴに供する第１のＳＯＩ層とｎ型ＭＩＳＦＥＴに供する第２のＳＯＩ層が共に同一の絶縁表面上に設けられ、かつ、その両者の結晶面が異なっている。或いは、第１のＳＯＩ層と第２のＳＯＩ層を同じ結晶面を用いて正方配置した場合でも、異なる結晶軸方向にキャリアを流れるように構成されている。このように、トランジスタのチャネルを流れるキャリアにとって移動度が高くなる結晶面を適用することにより、マイクロプロセッサの動作の高速化を図ることができる。
【０１３２】
また本実施の形態のマイクロプロセッサは、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、キャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、マイクロプロセッサの性能向上を図ることができる。
【０１３３】
（第１３の実施の形態）
本実施の形態は、半導体素子を有する装置の一例として通信回路を有し非接触でデータの入出力が可能なマイクロコンピュータの態様について図１７を参照して説明する。本実施の形態の半導体素子には、上記実施の形態で作製されたいずれの半導体素子を用いることができる。
【０１３４】
図１７は本実施の形態に係るマイクロコンピュータ２３２のブロック図を示している。このマイクロコンピュータ２３２は、アンテナ回路２３３、アナログ回路部２３４及びデジタル回路部２３５を有している。アナログ回路部２３４として、共振容量を有する共振回路２３６、定電圧回路２３７、整流回路２３８、復調回路２３９と、変調回路２４０、リセット回路２４１、発振回路２４２、電源管理回路２４３を有している。デジタル回路部２３５は、ＲＦインターフェース２４４、制御レジスタ２４５、クロックコントローラ２４６、インターフェース２４７、中央処理ユニット２４８、ランダムアクセスメモリ２４９、読み出し専用メモリ２５０を有している。また、マイクロコンピュータ２３２の動作に必要な電力は、無線信号をアンテナ回路２３３が受信したものを、整流回路２３８を経て整流された電力が蓄電部２５１に充電される。蓄電部２５１はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで構成される。蓄電部２５１はマイクロコンピュータ２３２と一体形成されている必要はなく、別部品としてマイクロコンピュータ２３２を構成する絶縁表面を有する基板に取り付けられていれば良い。
【０１３５】
このような構成のマイクロコンピュータ２３２の動作は以下の通りである。アンテナ回路２３３が受信した信号は共振回路２３６により誘導起電力を生じる。入力された信号は、復調回路２３９で復調され、制御命令やデータ信号がデジタル回路部２３５に出力される。リセット回路２４１は、デジタル回路部２３５をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２４２は、定電圧回路２３７により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２３９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２４０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２４０は、共振回路２３６の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２４６は、電源電圧又は中央処理ユニット２４８における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２４３が行っている。
【０１３６】
アンテナ回路２３３からマイクロコンピュータ２３２に入力された信号は復調回路２３９で復調された後、ＲＦインターフェース２４４で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２４５に格納される。制御コマンドには読み出し専用メモリ２５０に記憶されているデータの読み出し、ランダムアクセスメモリ２４９へのデータの書き込み、中央処理ユニット２４８への演算命令などが含まれている。中央処理ユニット２４８は、インターフェース２４７を介して読み出し専用メモリ２５０、ランダムアクセスメモリ２４９、制御レジスタ２４５にアクセスする。インターフェース２４７は、中央処理ユニット２４８が要求するアドレスより、読み出し専用メモリ２５０、ランダムアクセスメモリ２４９、制御レジスタ２４５のいずれかに対するアクセス信号を生成する機能を有している。
【０１３７】
中央処理ユニット２４８の演算方式は、読み出し専用メモリ２５０にＯＳ（オペレーティングシステム）を記憶させておいて、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット２４８が実行する方式を適用することができる。
【０１３８】
図１８は、上記のような構成を有する本実施の形態に係るマイクロコンピュータの外観を示す。絶縁基板１０５に複数のＳＯＩ層が設けられ、それによりｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴが形成される素子形成層２５２を有している。素子形成層２５２は、図１７におけるアナログ回路部２３４及びデジタル回路部２３５を形成する。アンテナ２５３は絶縁基板１０５上に設けられている。また、このアンテナ２５３に替えてアンテナ接続端子を設けても良い。図１８で示すアンテナ２５３は磁界型のスパイラルアンテナを示すが、電界型のアンテナとしてダイポールアンテナなどと組み合わせても良い。
【０１３９】
図１９は、図１８で示すマイクロコンピュータの要部を示し、断面構造を模式的に示している。絶縁基板１０５上には第１のＳＯＩ層１０８及び第２のＳＯＩ層１１０によってｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴが形成されている。第２の層間絶縁層２１７よりも下層の構成は上記実施の形態と同様であるので省略する。
【０１４０】
第１の配線２１８上には第３の層間絶縁層２５４、第４の層間絶縁層２５５が形成されている。第３の層間絶縁層２５４は酸化シリコン膜、第４の層間絶縁層２５５は窒化シリコン膜で形成し、デュアルダマシンにより、第３の層間絶縁層２５４に形成される開口部は、第４の層間絶縁層２５５に形成される開口部より狭くなっている。その開口部に窒化タンタルなどのバリアメタル２５６を形成し、銅メッキにより銅配線２５７を形成している。さらに第５の層間絶縁層２５８、第６の層間絶縁層２５９を形成し、第６の層間絶縁層に対してのみ開口部を形成し、該開口部にバリアメタル２６０及び銅メッキによる銅配線２６１を設ける。銅配線２６１上には、第７の層間絶縁層２６２が形成されており、アンテナ２５３を銅配線２６１に接続するための開口部を形成する。そして、アンテナ２５３を第７の層間絶縁層２６２上に設け、銅配線２６１と接続させる。図１９では、アンテナ２５３と銅配線２６１との境界にシード層２６３を形成するが、該シード層はアンテナ２５３を銅メッキ法で形成する場合に設けられる。アンテナ２５３はインクジェット法や印刷法等により直接描画することもでき、スパッタリングによりアルミニウムなどの導電膜を堆積し、それをフォトリソグラフィー法でアンテナ形状に加工してもよい。
【０１４１】
このようなマイクロコンピュータは、絶縁基板１０５として大面積のガラス基板を用いることによって生産性を向上させることができる。例えば、市場に流通している第４世代の液晶パネルには７３０ｍｍ×９２０ｍｍのガラス基板が採用されており、面積は６７１６００ｍｍ２である。このようなガラス基板からマイクロコンピュータを取り出す場合、チップの切しろの分を無視したとしても、２ｍｍ角で切り出す場合には概算でも３４万個を取り出すことができる。ガラス基板の厚さは０．４〜０．７ｍｍであり、ＭＩＳＦＥＴのＳＯＩ層を固定する面と反対側の面に保護フィルムを貼れば、装置全体として０．１〜０．３ｍｍ程度まで薄くすることも可能である。
【０１４２】
本発明の半導体素子を用いた場合、本実施の形態のマイクロコンピュータは、ｐ型ＭＩＳＦＥＴに供する第１のＳＯＩ層とｎ型ＭＩＳＦＥＴに供する第２のＳＯＩ層が共に同一の絶縁表面上に設けられ、かつ、その両者の結晶面が異なっている。或いは、第１のＳＯＩ層と第２のＳＯＩ層を同じ結晶面を用いて正方配置した場合でも、異なる結晶軸方向にキャリアを流れるように構成されている。このように、トランジスタのチャネルを流れるキャリアにとって移動度が高くなる結晶面を適用することにより、マイクロコンピュータの動作の高速化を図ることができる。
【０１４３】
また本実施の形態のマイクロコンピュータは低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、キャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、マイクロコンピュータの性能向上を図ることができる。
【図面の簡単な説明】
【０１４４】
【図１】第１の実施の形態に係るＳＯＩ基板の作製方法を説明する図。
【図２】第１の実施の形態に係るＳＯＩ基板の作製方法を説明する図。
【図３】第１の実施の形態に係るＳＯＩ基板の作製方法を説明する図。
【図４】第２の実施の形態に係るＳＯＩ基板の作製方法を説明する図。
【図５】第６の実施の形態において、ボンド基板から単結晶半導体層をベース基板に接合する態様を説明する図。
【図６】第７の実施の形態において、ボンド基板から単結晶半導体層をベース基板に接合する態様を説明する図。
【図７】第８の実施の形態に係る半導体装置の作製工程を説明する図。
【図８】第８の実施の形態に係る半導体装置の作製工程を説明する図。
【図９】第８の実施の形態に係る半導体装置の作製工程を説明する図。
【図１０】第８の実施の形態に係る半導体装置の作製工程を説明する図。
【図１１】第８の実施の形態に係る半導体装置の作製工程を説明する図。
【図１２】第８の実施の形態に係る半導体装置の作製工程を説明する図。
【図１３】第８の実施の形態に係る半導体装置の作製工程を説明する図。
【図１４】第１０の実施の形態において、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴに対するＳＯＩ層の結晶方位の好適な組み合わせの一例を説明する図。
【図１５】第１０の実施の形態において、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴに対するＳＯＩ層の結晶方位の好適な組み合わせの一例を説明する図。
【図１６】第１２の実施形態に係る半導体装置の一例であって、マイクロプロセッサの態様について説明するブロック図。
【図１７】第１３の実施形態に係る半導体装置の一例であって、マイクロコンピュータの態様について説明するブロック図。
【図１８】第１３の実施形態に係る半導体装置の一例であって、マイクロコンピュータの外観例を示す斜視図。
【図１９】第１３の実施形態に係る半導体装置の一例であって、マイクロコンピュータの構成を説明する断面図。
【図２０】第３の実施形態に係る半導体素子基板の作製方法を説明する図。
【図２１】第３の実施形態に係る半導体素子基板の作製方法を説明する図。
【図２２】第３の実施形態に係る半導体素子基板の作製方法を説明する図。
【図２３】第４の実施形態に係る半導体素子基板の作製方法を説明する図。
【図２４】第５の実施形態に係る半導体素子基板の作製方法を説明する図。
【図２５】第５の実施形態に係る半導体素子基板の不純物濃度を示す図。
【図２６】第５の実施形態に係る半導体素子基板の作製方法を説明する図。
【図２７】第９の実施形態に係る半導体装置の作製工程を説明する図。
【図２８】第９の実施形態に係る半導体装置の作製工程を説明する図。
【図２９】第９の実施形態に係る半導体装置の作製工程を説明する図。
【図３０】第９の実施形態に係る半導体装置の作製工程を説明する図。
【図３１】第９の実施形態に係る半導体装置の作製工程を説明する図。
【図３２】第９の実施形態に係る半導体装置の作製工程を説明する図。
【図３３】第９の実施形態に係る半導体装置の作製工程を説明する図。
【図３４】第１１の実施形態に係る半導体表示装置の一例であって、発光装置の態様について説明する図。
【符号の説明】
【０１４５】
１００    ボンドウエハー
１０１    酸化シリコン膜
１０２    窒化シリコン膜
１０４    脆化層
１０５    ベース基板、絶縁基板
１０６    窒化シリコン膜
１０７    酸化シリコン膜
１０８    ＳＯＩ層
１０９    ボンドウエハー
１１０    ＳＯＩ層
１１２    接着層
１２０    酸化膜
２０１    ＳＯＩ層
２０２    ＳＯＩ層
２０３    ゲート絶縁層
２０４    ゲート電極
２０５    ゲート電極層
２０６    ゲート電極層
２０７    絶縁層
２１０    サイドウオール
２１１    サイドウオール
２１４    パッシベーション層
２１５    層間絶縁層
２１６    コンタクトプラグ
２１７    層間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005364281.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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