(57)【特許請求の範囲】
【請求項１】
異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、
ＳＯＩ基板上の第1の半導体層とその表面の少なくとも一部を覆う第１のゲート絶縁層とを用いたｎチャンネル・トランジスタと、
前記ＳＯＩ基板上の第２の半導体層とその表面の少なくとも一部を覆う第２のゲート絶縁層を用いたｐチャンネル・トランジスタとを有し、
前記第１の半導体層のチャネルを形成する第１の領域の表面が（１１０）面または（１１０）面から±１０°以内の面を有すると共に、前記第１の半導体層の側面においてチャネルを形成する第２の領域の表面を（１１０）面から±１０°以内の面とは異なりかつ（１１０）面から±１０°以内の面よりも電子の移動度が大きい一つまたは複数の面を有し、
前記第２の半導体層のチャネルを形成する第３の領域の表面が（１１０）面または（１１０）面から±１０°以内の面を有し、前記第１の領域の表面の面積と前記第２の領域の表面の面積との和が、前記第３の領域の表面の面積と等しくなるようにすると共に、前記ｎチャンネル・トランジスタと前記ｐチャンネル・トランジスタの動作速度が等しくなるように、前記第１の領域の表面の幅および長さ、前記第２の領域の表面の高さおよび長さ、ならびに前記第３の領域の表面の幅および長さを定めたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第２のゲート絶縁膜上に設けられる第２のゲート電極と前記第２の半導体層との仕事関数差により前記第２の半導体層に形成される空乏層の厚さが前記第２の半導体層の膜厚よりも大きくなるように前記第２のゲート電極の材料および前記第２の半導体層の不純物濃度が選択されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記第１のゲート絶縁膜上に設けられる第１のゲート電極と前記第１の半導体層との仕事関数差により前記第１の半導体層に形成される空乏層の厚さが前記第１の半導体層の膜厚よりも大きくなるように前記第１のゲート電極の材料および前記第１の半導体層の不純物濃度が選択されていることを特徴とする半導体装置。
【請求項４】
異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、
ＳＯＩ基板上に設けた第1の半導体層とその表面の少なくとも一部を覆う第１のゲート絶縁層とを用いて一導電型のトランジスタを形成するとともに、
前記ＳＯＩ基板上に設けた第２の半導体層とその表面の少なくとも一部を覆う第２のゲート絶縁層を用いて他の導電型のトランジスタを形成し、
前記第１の半導体層のチャネルを形成する第１の領域の表面を第１の結晶面を有するようにするとともに前記第１の領域の表面と交差する面に設けられた前記第1の半導体層の側面においてチャネルを形成する第２の領域の表面を前記第1の結晶面とは異なりかつキャリアの移動度も異なる第２の結晶面を有するようにし、
前記第２の半導体層のチャネルを形成する第３の領域の表面を前記第１の結晶面を有するようにし、前記第１の領域の表面における相互コンダクタンスｇｍをｇｍ１、前記第２の領域の表面における相互コンダクタンスｇｍをｇｍ１より大きいｇｍ２（即ち、ｇｍ２＞ｇｍ１）とし、前記第３の領域の表面における相互コンダクタンスｇｍをｇｍ１より大きいがｇｍ２よりは小さいｇｍ３（即ち、ｇｍ１＜ｇｍ３＜ｇｍ２）とし、前記第１の領域の表面の長さをＬ１、幅をＷ１、前記第２の領域の表面の長さをＬ１、幅をＷ２とし、前記第３の領域の表面の長さをＬ２、幅をＷ３とし、Ｗ１，Ｗ２，Ｗ３，Ｌ１，Ｌ２のうちどれか３つを所定の値としたときに、
Ｗ１×Ｌ１＋Ｗ２×Ｌ１＝Ｗ３×Ｌ２を満足し、かつ
（ｇｍ１×Ｗ１／Ｌ１）＋（ｇｍ２×Ｗ２／Ｌ１）＝ｇｍ３×Ｗ３／Ｌ２
を満足するようにＷ１，Ｗ２，Ｗ３，Ｌ１，Ｌ２のうち残余の２つを定めることによって、
前記一導電型のトランジスタと前記他の導電型のトランジスタとを、チャンネル領域の面積を互いに等しくかつ動作速度を互いに等しくなるようにしたことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記Ｌ１と前記Ｌ２とを等しくすることによって、Ｗ１，Ｗ２，Ｗ３のうちどれか１つを所定の値として、
Ｗ１＋Ｗ２＝Ｗ３×Ｌ２を満足し、かつ
ｇｍ１×Ｗ１＋ｇｍ２×Ｗ２＝ｇｍ３×Ｗ３
を満足するようにＷ１，Ｗ２，Ｗ３のうち残余の２つを定めることを特徴とする半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、前記第２の領域を前記第１の領域表面と垂直な面であって前記第１の領域表面の両側に延びる前記第１の半導体層の両側面の部分を用い、その領域の高さをＨとして、前記Ｗ２を２Ｈとおくようにしたことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記一導電型のトランジスタと前記他の導電型のトランジスタの前記第１の結晶面を（１１０）面または（１１０）面から±１０°以内の面としたことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、前記一導電型のトランジスタおよび前記他の導電型のトランジスタを、それぞれｎチャンネル・トランジスタ、及び、ｐチャンネル・トランジスタとしたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ，ＬＳＩ等の半導体装置に関するものである。
【背景技術】
【０００２】
図１０に従来の半導体装置の構成として、半導体装置に使用される電子回路の１つであるＣＭＯＳインバータ回路を示す。図１０（ａ）には、ＣＭＯＳインバータ回路の断面を模式的に示し、図１０（ｂ）にはその平面図を示す。簡単のため、図１０(ｂ)においては配線８〜１１の表示を省略している。
【０００３】
図１０（ａ）において、１は電子回路が形成されるｐ型半導体基板、２はｐ型半導体基板１に形成されたｎ型不純物領域、３ａ、３ｂはｎ型不純物領域２に形成された高濃度ｐ型不純物領域、４ａ、４ｂはｐ型半導体基板１に形成された高濃度ｎ型不純物領域、５はゲート電極６とｐ型半導体基板１、及びゲート電極７とｎ型不純物領域２とをそれぞれ絶縁するためのＳｉＯ２等のゲート絶縁膜、６、７はゲート絶縁膜５上に形成されたゲート電極である。
【０００４】
ここで、ｎ型不純物領域２、高濃度ｐ型不純物領域３ａ、３ｂ、ゲート電極７は、ｐチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成する。一方、半導体基板１、高濃度ｎ型不純物領域４ａ、４ｂ、ゲート電極６は、ｎチャンネルＭＯＳＦＥＴを構成する。８はｎチャンネルＭＯＳＦＥＴ及びｐチャンネルＭＯＳＦＥＴのゲート電極６，７に接続され、ＣＭＯＳインバータ回路の入力信号としての共通の電圧を加えるためのゲート配線である。９はｐチャンネルＭＯＳＦＥＴのドレイン電極（高濃度ｐ型不純物領域３ａ）及びｎチャンネルＭＯＳＦＥＴのドレイン電極（高濃度ｎ型不純物領域４ｂ）に接続され、ＣＭＯＳインバータの出力信号を取り出す出力配線である。１０、１１は、それぞれｎチャンネルＭＯＳＦＥＴのソース電極（高濃度ｎ型不純物領域４ａ）、ｐチャンネルＭＯＳＦＥＴのソース電極（高濃度ｐ型不純物領域３ｂ）に電源電位を供給するための電源配線である。
【０００５】
このＣＭＯＳインバータ回路の動作について説明する。図１０（ａ）のｐチャンネルＭＯＳＦＥＴとｎチャンネルＭＯＳＦＥＴとから構成されるＣＭＯＳインバータ回路は、ｎチャンネル・トランジスタのソース電極に接続された電源配線１０を接地（０Ｖ）し、ｐチャンネル・トランジスタのソース電極に接続された電源配線１１に電源電圧（例えば５Ｖ）を与える。そして、入力信号としてゲート配線８に０Ｖを与えると、ｎチャンネル・トランジスタがＯＦＦになり、ｐチャンネル・トランジスタがＯＮになる。したがって、出力配線９には、電源配線１１と同じ電源電圧（５Ｖ）が出力される。一方、ゲート配線８に５Ｖを与えると、上記の場合とは逆に、ｎチャンネル・トランジスタがＯＮになり、ｐチャンネル・トランジスタがＯＦＦになり、出力配線には、電源配線１０と同じ接地電圧（０Ｖ）が出力される。
【０００６】
これらのＣＭＯＳ型回路において、トランジスタを流れる電流は、出力が変化しない場合には、ほとんど流れず、主に出力が変化する場合に流れる。すなわち、ゲート配線８が０Ｖになったとき、ｐチャンネル・トランジスタを通して出力配線９を充電するための出力電流が流れ、他方、ゲート配線８が５Ｖになったとき、ｎチャンネル・トランジスタを通して出力配線９の電荷を放電するための出力電流が流れる。このように、図１０（ａ）のＣＭＯＳ回路は、入力と逆極性の信号を出力するインバータ回路となっている。これらのインバータ回路はスイッチングの際の立ち上がり速度と立ち下り速度を同一にするために、ｐチャンネル・トランジスタとｎチャンネル・トランジスタに同じ電流を流さなければならない。
【０００７】
しかし、例えば（１００）面でのｐチャンネル・トランジスタのキャリアである正孔は、ｎチャンネル・トランジスタのキャリアである電子より移動度が小さく、その比は１：３である。そのためｐチャンネル・トランジスタとｎチャンネル・トランジスタの面積を同一にした場合には、それらの電流駆動能力に差が生じ、動作速度は同一とはならない。このため図１０（ｂ）に示すように、ｐチャンネル・トランジスタのドレイン電極３ａ、ソース電極３ｂ、ゲート電極７の面積を、ｎチャンネル・トランジスタのドレイン電極４ｂ、ソース電極４ａ、ゲート電極６の面積よりもその移動度の比に対応して大きくし、電流駆動能力をほぼ同じにすることにより、スイッチング速度を同等にしていた。しかし、このためｐチャンネル・トランジスタの占める面積はｎチャンネル・トランジスタの３倍の大きさとなり、ｐチャンネル・トランジスタとｎチャンネル・トランジスタの占める面積とがアンバランスとなり、半導体装置の集積度の向上の障害となっていた。
【０００８】
ｐチャンネル・トランジスタの電流駆動能力を向上させる先行文献として下記特許文献１がある。特許文献１では、（１１０）面を使うことでｐチャンネル・トランジスタの電流駆動能力を向上させている。また、特許文献２では、ＳＯＩ基板を用い、蓄積型のｐチャンネル・トランジスタをＳＯＩ基板上に形成し、ｐチャンネル・トランジスタの電流駆動能力を向上させることが述べられているが、任意の基板を用いた場合は、ＯＮ状態で同じ大きさのｎチャンネル・トランジスタとｐチャンネル・トランジスタの電流駆動能力を実際に、同等にするのは不可能である。また、特許文献２に開示された蓄積型のトランジスタは、ゲート電極の他に基板電極を必須とし、かつ両電極にチャンネル領域に空乏層を形成してチャンネルをピンチオフさせるような電圧を加えなければならず、構造上および回路上の煩雑さが伴うという欠点があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１１５５８７号公報
【特許文献２】特開平０７−０８６４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記したように（１００）面の結晶面を使用するＣＭＯＳ回路においては、同一面積のｎチャンネル・トランジスタとｐチャンネル・トランジスタの電流駆動能力が異なり、スイッチング速度が異なる。このスイッチング速度（立ち上がり、立ち下り）を同じくするためには、ｐチャンネル・トランジスタのチャンネル幅を大きくする必要がある。そのため、ｎチャンネル・トランジスタとｐチャンネル・トランジスタの占める面積がアンバランスとなり、半導体装置の集積度の向上の障害となっていた。
【００１１】
先出願の特許文献１においては、ｐチャンネル・トランジスタ電流駆動能力を向上させているが、ｎチャンネル・トランジスタとｐチャンネル・トランジスタの大きさを同じくすることには不十分であった。
【００１２】
本発明は、ＣＭＯＳ回路を構成する導電型の異なる一対のトランジスタのスイッチング速度を実質的に同じまたは同等としかつ電極の面積を実質的に同じまたは同等とすることによって、集積度を高くできる半導体装置を得ることを目的としている。
【００１３】
本発明の他の目的は、構造上および回路上の煩雑さのない蓄積型トランジスタを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一実施形態に係る半導体装置は、ＳＯＩ(Silicon on Insulator)基板上にチャンネル導電型の異なるトランジスタを少なくとも一対有する回路を備えた半導体装置において、ＳＯＩ基板上に設けた第1の半導体層とその表面の少なくとも一部を覆う第１のゲート絶縁層とを用いてｎチャンネル・トランジスタを形成するとともに前記ＳＯＩ基板上に設けた第２の半導体層とその表面の少なくとも一部を覆う第２のゲート絶縁層を用いてｐチャンネル・トランジスタを形成し、前記第１の半導体層のチャネルを形成する第１の領域の表面が（１１０）面または（１１０）面から±１０°以内の面を有するようにするとともに前記第１の半導体層の側面においてチャネルを形成する第２の領域の表面を（１１０）面から±１０°以内の面とは異なりかつ（１１０）面から±１０°以内の面よりも電子の移動度が大きい一つまたは複数の面を有するようにし、前記第２の半導体層のチャネルを形成する第３の領域の表面が（１１０）面または（１１０）面から±１０°以内の面を有するようにし、前記第１の領域の表面の面積と前記第２の領域の表面の面積との和が前記第３の領域の表面の面積と等しくかつ前記ｎチャンネル・トランジスタと前記ｐチャンネル・トランジスタの動作速度が等しくなるように、前記第１の領域の表面の幅および長さ、前記第２の領域の表面の高さおよび長さ、ならびに前記第３の領域の表面の幅および長さを定めたことを特徴とする。ここで、ゲート長Lは、同一にしておいて、幅および高さを変化させて、面積を調整するのが好ましい。前記ｎチャンネル・トランジスタと前記ｐチャンネル・トランジスタはともにノーマリーオフであり、かつ前記ｎチャンネル・トランジスタを反転型または蓄積型とし、前記ｐチャンネル・トランジスタを反転型または蓄積型とする。
【００１５】
本発明の他の実施形態に係る半導体装置は、前記ｎチャンネル・トランジスタと前記ｐチャンネル・トランジスタとをともに反転型としたものである。
【００１６】
本発明の別の実施形態に係る半導体装置は、前記ｎチャンネル・トランジスタと前記ｐチャンネル・トランジスタとをともに蓄積型としたものである。
【００１７】
請求項５に係る半導体装置は、前記ｎチャンネル・トランジスタを反転型とし、前記ｐチャンネル・トランジスタを蓄積型としたものである。
【００１８】
本発明の更に他の実施形態に係る半導体装置は、前記ｎチャンネル・トランジスタを蓄積型とし、前記ｐチャンネル・トランジスタを反転型としたものである。
【００１９】
本発明の更に別の実施形態に係る半導体装置は、前記第２のゲート絶縁膜上に設けられる第２のゲート電極と前記第２の半導体層との仕事関数差により前記第２の半導体層に形成される空乏層の厚さが前記第２の半導体層の膜厚よりも大きくなるように前記第２のゲート電極の材料および前記第２の半導体層の不純物濃度を選んだものである。
【００２０】
本発明の他の実施形態に係る半導体装置は、前記第１のゲート絶縁膜上に設けられる第１のゲート電極と前記第１の半導体層との仕事関数差により前記第１の半導体層に形成される空乏層の厚さが前記第１の半導体層の膜厚よりも大きくなるように前記第１のゲート電極の材料および前記第１の半導体層の不純物濃度を選んだものである。
【００２１】
本発明の別の実施形態に係る半導体装置は、前記ゲート絶縁膜が、マイクロ波励起のプラズマで形成されたＳｉＯ２，Ｓｉ３Ｎ４および金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有するものである。
【００２２】
請求項１０に係る半導体装置は、前記ゲート絶縁膜がマイクロ波励起のプラズマを用いて６００℃以下の温度で形成されものである。
【００２３】
本発明の更に他の実施形態に係る半導体装置は、チャンネル長を構成する前記第１の領域の表面の長さ、前記第２の領域の表面の長さ、および前記第３の領域の表面の長さをすべて互いに等しくなるように定めたものであり、これによりチャンネル領域の幅のみを定めればよくなり、かつ製造上も簡便にかつ生産性も向上する。
【００２４】
本発明の更に別の実施形態に係る半導体装置は、異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、ＳＯＩ基板上に設けた第1の半導体層とその表面の少なくとも一部を覆う第１のゲート絶縁層とを用いて一導電型のトランジスタを形成するとともに前記ＳＯＩ基板上に設けた第２の半導体層とその表面の少なくとも一部を覆う第２のゲート絶縁層を用いて他の導電型のトランジスタを形成し、前記第１の半導体層のチャネルを形成する第１の領域の表面を第１の結晶面を有するようにするとともに前記第１の領域の表面と交差する面に設けられた前記第1の半導体層の側面においてチャネルを形成する第２の領域の表面を前記第1の結晶面とは異なりかつキャリアの移動度も異なる第２の結晶面を有するようにし、前記第２の半導体層のチャネルを形成する第３の領域の表面を前記第１の結晶面を有するようにし、前記第１の領域の表面における相互コンダクタンスｇｍをｇｍ１、前記第２の領域の表面における相互コンダクタンスｇｍをｇｍ１より大きいｇｍ２（即ち、ｇｍ２＞ｇｍ１）とし、前記第３の領域の表面における相互コンダクタンスｇｍをｇｍ１より大きいがｇｍ２よりは小さいｇｍ３（即ち、ｇｍ２＞ｇｍ３＞ｇｍ１）とし、前記第１の領域の表面の長さをＬ１、幅をＷ１とし、前記第２の領域の表面の長さをＬ１、幅をＷ２とし、前記第３の領域の表面の長さをＬ２、幅をＷ３とし、Ｗ１，Ｗ２，Ｗ３，Ｌ１，Ｌ２のうちどれか３つを所定の値としたときに、
Ｗ１×Ｌ１＋Ｗ２×Ｌ１＝Ｗ３×Ｌ２を満足し、かつ
（ｇｍ１×Ｗ１／Ｌ１）＋（ｇｍ２×Ｗ２／Ｌ１）＝ｇｍ３×Ｗ３／Ｌ２
を満足するようにＷ１，Ｗ２，Ｗ３，Ｌ１，Ｌ２のうち残余の２つを定めることによって、
前記一導電型のトランジスタと前記他の導電型のトランジスタとを、チャンネル領域の面積を等しくなるようにすると共に、動作速度を互いに等しくなるようにしたものである。ここで、前記の第２の領域は、第1の半導体層の側面を傾斜面または垂直面とした部分に形成され、かつ両側面の一方のみを用いても、両方の上から一部または底部までを用いて形成されても良い。
【００２５】
本発明の他の実施形態に係る半導体装置は、前記Ｌ１と前記Ｌ２とを等しくすることによって、Ｗ１，Ｗ２，Ｗ３のうちどれか１つを所定の値として、
Ｗ１＋Ｗ２＝Ｗ３×Ｌ２を満足し、かつ
ｇｍ１×Ｗ１＋ｇｍ２×Ｗ２＝ｇｍ３×Ｗ３
を満足するようにＷ１，Ｗ２，Ｗ３のうち残余の２つを定めるようにしたものである。
【００２６】
本発明の更に他の実施形態に係る半導体装置は、前記第２の領域を前記第１の領域表面と垂直な面であって前記第１の領域表面の両側に延びる前記第１の半導体層の両側面の部分を用い、その領域の高さをＨとして、前記Ｗ２を２Ｈとおくようにしたものである。
【００２７】
本発明の別の実施形態に係る半導体装置は、前記一導電型のトランジスタを前記他の導電型のトランジスタの前記第１の結晶面を（１１０）面または（１１０）面から±１０°以内の面としたものである。
【００２８】
本発明の更に別の実施形態に係る半導体装置は、前記一導電型のトランジスタおよび前記他の導電型のトランジスタを、それぞれｎチャンネル・トランジスタ、及び、ｐチャンネル・トランジスタとしたものである。
【発明の効果】
【００２９】
本発明によれば、上記の構成により、同一の電流駆動能力を有するｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタが得られる。即ち、電子回路のｐチャンネルＭＯＳトランジスタをプレーナ構造とする一方、ｎチャンネルＭＯＳトランジスタを三次元構造にすることにより、両トランジスタのチャンネル面積を同じくすることができることから、スイッチング速度が同等で、集積度を高くできる半導体装置を得られる効果がある。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施例の半導体装置を示す図であり、（ａ）は斜視図、（ｂ）及び（ｃ）は、図１(a)のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図２】（ａ）、（ｂ）、及び、（ｃ）は本発明の他の三つの実施例に係る半導体装置の断面図である。
【図３】本発明の第１の実施例の効果を示す図である。
【図４】（ａ）、（ｂ）、（ｃ）、及び（ｄ）は本発明において使用される蓄積型トランジスタの動作原理を示す図である。
【図５】（ａ）及び（ｂ）は本発明による蓄積型トランジスタの構造を示す断面図およびバンド構造を示す図である。
【図６】本発明による蓄積型トランジスタの１／ｆ雑音を示す図である。
【図７】（ａ）及び（ｂ）は本発明による蓄積型トランジスタにおいて、ゲート電極の仕事関数とＳＯＩ層の厚さとの関係を示す図である。
【図８】本発明の実施例による蓄積型トランジスタの空乏層厚さと基板不純物濃度の関係図である。
【図９】本発明による蓄積型トランジスタのドレイン電圧−ドレイン電流特性を示す図である。
【図１０】（ａ）及び（ｂ）は、それぞれ従来例の半導体装置の断面図及び平面図である。
【図１１】（ａ）、（ｂ）、及び（ｃ）は、熱酸化によってゲート絶縁膜を形成した場合と、ラジカル酸化によってゲート絶縁膜を形成した場合とにおけるチャンネル方位とＳファクターの関係を比較して説明するための図である。
【発明を実施するための形態】
【００３１】
以下、本発明の半導体装置について、図面を参照して説明する。
【００３２】
（実施例１）
実施例１について図１を用いて説明する。図１（ａ）に本発明の第１の実施例による半導体装置の概略斜視図、図１（ｂ）に図１（ａ）におけるＡ−Ａ’線の断面図、図１（ｃ）に図１（ａ）におけるＢ−Ｂ’線の断面図をそれぞれ示す。図1の実施例は、同一ディメンジョンで電流駆動能力がバランスするように設計したＳＯＩ型三次元構造ＣＭＯＳデバイスであり、ｐチャンネルＭＯＳトランジスタはホール移動度が大きくなる（１１０）面にのみ作製し、ｎチャンネルＭＯＳトランジスタは電子移動度がやや劣る（１１０）面に加えて電子移動度の大きい側壁の（１００）面をもゲートを構成するように作製したものである。すなわち、ｎチャンネル・トランジスタは三次元構造、ｐチャンネル・トランジスタはプレーナ構造にしたものである。
【００３３】
図１（ｂ）、（ｃ）に示すように、支持基板１２上に２００ｎｍ厚さの埋め込み酸化膜１３で分離された所定の厚さの（１１０）面方位のシリコンすなわちｎ型（基板リン（Ｐ）濃度１０１７ｃｍ−３）のＳＯＩ(Silicon on Insulator)層１４−ｎ、１４−ｐを有する基板を準備する。ここで、ＳＯＩ層１４-ｎ及び１４−ｐの表面は、チャンネルの長さ方向が<１１０>方向になるようにするのが好ましい。これは、（１１０）面でのホールの移動による飽和電流量が<１１０>方向で最大になるからである。他方、（１００）面での電子の移動による飽和電流量は結晶方向依存性が小さいことを考慮しておく必要がある。
【００３４】
図示された例では、ＳＯＩ層のうち、ｎチャンネル・トランジスタを形成する領域１４−ｎおよびｐチャンネル・トランジスタを形成する領域１４−ｐ以外はエッチングにより除去されており、この結果、各領域１４−ｎ、１４−ｐが酸化膜１３上に分離・形成されている。ＳＯＩ層はｉ層として両方の領域に共通にしても良いし、ｐ型として、後にｐチャンネル・トランジスタを形成する領域１４−ｐをｎ型に変換してもよい。このとき、閾値調整用の不純物注入を行い、基板濃度調整を行っても良い。例えば、100nm世代のときは、４×１０１８ｃｍ−３とする。分離された各領域の側面は、（１００）面になっている。これらの側面のうち、ｎチャンネル・トランジスタ領域１４−ｎのチャンネル領域の側面を除く側面には、図１（ｂ）に示すように、公知の方法で厚い酸化膜２５が形成されている。
【００３５】
例えば、厚い酸化膜２５は以下の手法によって形成できる。まず、ＣＶＤ法により、ＳｉＯ２を45nm以上、堆積した後、ダメージが小さい異方性のエッチングを用いて、側壁に酸化膜を残しながらエッチングした後、トランジスタ領域１４−ｎ領域以外にマスクをして、ウェットエッチングにより、ｎチャンネル・トランジスタ領域１４−ｎのチャンネル領域の側面側壁の厚い酸化膜を除去し、トランジスタ領域１４−ｐの側壁に厚い酸化膜２５に残す。
【００３６】
図１（ｂ）では、酸化膜２５の形成後、洗浄を行い、続いて、ゲート酸化をマイクロ波励起のプラズマ装置で行い、７ｎｍのＳｉＯ２膜１５をｎチャンネル・トランジス領域１４−ｎのチャンネル領域上面および側面、ｐチャンネル・トランジスタ領域１４−ｐのチャンネル領域上面にそれぞれ形成する。このとき、所望の電気的容量を得るための膜厚を形成しても良い。また、ゲート絶縁膜１５は、Ｓｉ３Ｎ４、ＨｆＯｘ、ＺｒＯｘ、Ｌａ２Ｏ３等の金属酸化物、ＰｒｘＳｉｙＮｚ等の金属窒化物等の高誘電率材料を用いても良い。
【００３７】
その後、リンまたは硼素、または、リン、砒素の合計濃度を１０２０ｃｍ−３以上含有する多結晶シリコンを形成し、所望のゲート長、ゲート幅にエッチングし、ゲート電極１６を形成する。  その後、ＮＭＯＳトランジスタ領域のソース・ドレイン層１７にはヒ素を４×１０１５ｃｍ−２、ＰＭＯＳトランジスタ領域のソース・ドレイン層１８には硼素を４×１０１５ｃｍ−２、イオン注入し、活性化を行う。
【００３８】
さらに、ＳｉＯ２膜をＣＶＤで形成し、図１（ｃ）に示すように、配線層としてゲート配線１９、出力配線２０、電源配線２１及び電源配線２２を形成することで、同一基板上に反転型（即ち、inversion-mode）ＰＭＯＳトランジスタ１００ｐと反転型（即ち、inversion-mode）ＮＭＯＳトランジスタ１００ｎが形成できる。ここで、ｎチャンネル・トランジス領域１４−ｎのチャンネル領域上面および側面の合計面積とｐチャンネル・トランジスタ領域１４−ｐのチャンネル領域上面の面積とを等しくし、かつ両トランジスタの動作速度が等しくなるようにする。
【００３９】
ここで、両トランジスタ１００ｐ、１００ｎのチャンネル領域の長さＬを等しくし、ｎチャンネル・トランジス領域１４−ｎのチャンネル領域上面の幅をＷｎ、側面の高さをＨとし、ｐチャンネル・トランジスタ領域１４−ｐのチャンネル領域上面の幅をＷｐとする。そして式（１）が成立するようにする。
【００４０】
両トランジスタの動作速度が等しくなるには式（２）が成立することが必要である。ここで、ＮＭＯＳトランジスタの（１００）及び（１１０）面における相互コンダクタンスをそれぞれｇｍｎ（１００）及びｇｍｎ（１１０）とし、ＰＭＯトランジスタの（１１０）面における相互コンダクタンスをｇｍｐ（１１０）とすると、これら相互コンダクタンスｇｍｎ（１００）、ｇｍｎ（１１０）、及び、ｇｍｐ（１１０）はいずれも既知である。また、たとえば、Ｗｎを適当な値に定めれば、必要なＨおよびＷｐが式（１）および式（２）の連立方程式の解として得られる。尚、ＳＯＩ層は（５５１）面のような（１１０）面から±１０°以内で傾けたような面方位であれば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがほぼ同一の電流駆動能力を持つ。
【００４１】
このような条件の下に、例えば、Ｗｎを２２ｎｍとし、ｇｍｎ（１１０）は約０．７ｇｍｎ（１００）、ｇｍｐ（１１０）は０．８ｇｍｎ（１００）とすれば、Ｈは５．５ｎｍ、Ｗｐは３３ｎｍとなる。なお、図示の実施例ではチャンネル長を両トランジスタとも２５ｎｍとした。
【００４２】
【数１】
0005170531.tif 000002
【００４３】
このようにすると、ＮＭＯＳトランジスタ１００ｎとＰＭＯＳトランジスタ１００ｐのチャンネル面積及びゲート面積をほぼ同一にし、両トランジスタの電流駆動能力、ひいては動作速度をほぼ同一とすることが出来、フルバランストＣＭＯＳを得ることができる。この構造によって、図１０の従来例と比べて、所要面積で半分以下にすることができ、動作速度を１桁程度高速化することが可能となる。さらに、ｐｎ両トランジスタのゲート面積を同一とすることで、両トランジスタのゲート容量が同一となり、図３に示すように、これらのトランジスタで構成したアナログスイッチのオフセット雑音を１５ｄＢも低減することができる。ここで、図１（ｃ）に示した実施例は、前述した通り、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの双方を反転型のトランジスタによって構成したものである。
【００４４】
図２（ａ）、（ｂ）、及び、（ｃ）は、図１（ｃ）以外の三つの実施例を示しており、図１（ｃ）に相当する方向の断面図である。図２（ａ）はｎチャンネル・トランジスタ（即ち、ＮＭＯＳトランジスタ）１０１ｎおよびｐチャンネル・トランジスタ（即ち、ＰＭＯＳトランジスタ）１０１ｐがともに蓄積型(即ち、accumulation-mode)の例であり、図２（ｂ）はｎチャンネル・トランジスタ（即ち、ＮＭＯＳトランジスタ）１０２ｎが蓄積型でｐチャンネル・トランジスタ（ＰＭＯＳトランジスタ）１０２ｐが反転型の例である。図２（ｂ）の構成は、同一導電型のｗｅｌｌ（ｎウエル）と同一導電型（ｐ＋型）のゲート電極によって形成されるのでプロセスが簡単化する利点があり、また、蓄積モードのｎチャンネル・トランジスタを用いることでＣＭＯＳ全体の１／ｆノイズを低減できる。また、図２（ｃ）はｎチャンネル・トランジスタ（ＮＭＯＳトランジスタ）１０３ｎが反転型でｐチャンネル・トランジスタ（ＰＭＯＳトランジスタ）１０３ｐが蓄積型の例である。この例のものは、同一導電型のｗｅｌｌ（ｐウエル）と同一導電型（ｎ＋型）のゲート電極によって形成されるのでプロセスが簡単化する利点があり、また、ｎ＋型のポリシリコンゲート電極だけを用いるので、薄膜化によるボロンの拡散（ボロンはゲート酸化膜へ拡散しやすくそのためにキャリアの界面移動度が劣化するという現象が生じる）を防止できる。後に述べるように、蓄積型のトランジスタを用いることにより、反転型に比べ電流駆動能力が大きくなる（図９）と云う利点もある。
【００４５】
ここで、図４乃至図９を参照して、図２（ａ）、（ｂ）のｎチャンネル・トランジスタ（ＮＭＯＳトランジスタ）１０２ｎ、１０３ｎを例にとって、本発明による蓄積型トランジスタについて説明する。
【００４６】
図４（ａ）〜（ｄ）には、蓄積型ｎチャンネル・トランジスタ（ＮＭＯＳトランジスタ）の動作原理が示されている。まず、図４（ａ）に示すように、ゲート電圧Ｖｇがゼロの場合、空乏層（depletion-layer）がＳＯＩ層の全体に拡がっている。図４（ｂ）に示すように、ゲート電圧Ｖｇが印加されると、空乏層がチャンネル上面まで後退してバルク電流Ｉbulkが流れ出す。続いて、ゲート電圧が増加すると、図４（ｃ）及び（ｄ）に示すように、蓄積電流Ｉaccも流れ出す。
【００４７】
この現象を図５（ａ）及び（ｂ）を用いて説明すると、ＳＯＩ構造をとり、ゲート電極とＳＯＩ層との仕事関数差で発生する空乏層幅をＳＯＩ層の厚さよりも大きくなるようにすれば、図５（ａ）に示すような蓄積構造でノーマリーオフ型のＭＯＳトランジスタが可能となる。ここで、図示のようなｎチャンネル・トランジスタではｐ＋ポリシリコン（仕事関数５．２ｅＶ）をゲート電極に用い、ｐチャンネル・トランジスタではｎ＋ポリシリコン（仕事関数４．１ｅＶ）をゲート電極に用いることでＳＯＩ層との仕事関数差を生じさせることが出来る。
【００４８】
図９に示すように、シリコンの（１１０）面上に蓄積構造のｎチャンネル・トランジスタを形成することにより、シリコン（１００）面上に構成した通常のｎチャンネル・トランジスタと比較して同等の電流駆動能力を実現することが出来る。また、シリコンの（１１０）面上に蓄積構造のｐチャンネル・トランジスタを形成することにより、シリコン（１００）面上に形成したｐチャンネル・トランジスタと比較して２．５倍の電流駆動能力を実現することが出来る。
【００４９】
また、図６に示すように、１／ｆ雑音も低減することができる。本発明の蓄積型デバイスは、ｐｎ接合障壁によってノーマリーオフを実現するのではなく、ゲート電極とＳＯＩ層の仕事関数差、ＳＯＩ層の厚さ、ドレイン電圧、ソース・ドレイン間距離を最適化し、図５（ａ）に示すようにゲート電圧が０ｖのときにソース・ドレイン間に空乏層が存在しバリアが形成されるようにすれば、ノーマリーオフとなる。図５（ｂ）に示すように、オン時にはチャンネルは蓄積層に形成されるので、通常の反転層を形成する反転型のＭＯＳトランジスタに比べてチャネル領域の垂直電界が小さくなるため、実効移動度を大きくすることが出来る。このため、ＳＯＩ層の不純物濃度が高くなっても移動度の劣化が発生しない。さらに、オン時には蓄積層だけでなくＳＯＩ層全体（バルク部）にも電流が流れるため、ＳＯＩ層の不純物濃度が高いほど電流駆動能力を大きくすることが出来る。
【００５０】
通常のＭＯＳトランジスタでは、微細化に伴って、チャネル領域の不純物濃度を高くするとチャネル移動度が劣化してしまうのに比べると、本発明の蓄積型デバイスは微細化には非常に有利である。電流駆動能力をできるだけ大きくし、微細化に対してパンチスルー耐性を持たせてノーマリーオフを実現するためには、蓄積型ｎチャンネル・トランジスタには仕事関数のできるだけ大きいゲート電極を、蓄積型ｐチャンネル・トランジスタには仕事関数のできるだけ小さいゲート電極を用いることが好ましい。
【００５１】
本発明の蓄積型デバイスは、このようにゲート電極材料とＳＯＩ層の仕事関数差を大きくすることによってＳＯＩ層に空乏層を形成し、ドレイン電極に印加した電圧によるチャネル方向の電界がソース端に影響しないようにしてパンチスルー耐性を持たせる。ＳＯＩ層の厚さが厚いほど電流駆動能力が大きくなるが、仕事関数差によって発生したゲートからの電界がＳＯＩ層の下端（底面）にまで影響を及ぼしにくくなる。そこで、仕事関数差を大きくすることが本発明の蓄積型デバイスで最も重要な要件である。
【００５２】
図７（ａ）に蓄積型ｎチャンネル・トランジスタにおいて、ゲート電極の仕事関数を５．２ｅＶと６．０ｅＶのものを用いたときに許される（ノーマリーオフとなる）ＳＯＩ層の厚さを示す。ゲート絶縁膜はＥＯＴで０．５ｎｍと１．０ｎｍの場合を示している。ノーマリーオフとするのに許される各微細化世代（ゲート長）でのＳＯＩ層の厚さは仕事関数が大きくなるほど厚くなり、２２ｎｍ世代では、５．２ｅＶと６．０ｅＶでは約２倍の厚さとなる。図７（ｂ）には５．２ｅＶと６．０ｅＶのゲート電極を使用した場合のバンド図を示す（絶縁膜厚１ｎｍ）。この図に示すように、仕事関数が大きくなるとＳＯＩ層を厚く出来、電流駆動能力が増大する。
【００５３】
図８に、空乏層厚さと基板不純物濃度の相関図を示す。この図を参照すると、本発明の蓄積型ｎチャンネル・トランジスタ１０２ｎ、１０３ｎで、ゲート電極１６をＰ＋多結晶シリコンで形成すると、その仕事関数はおよそ５．１５ｅＶであり、基板の１０１７ｃｍ−３のｎ型シリコン層１４ｎの仕事関数は、およそ４．２５ｅＶであるので、およそ０．９ｅＶの仕事関数差が発生する。このときの空乏層厚さは約９０ｎｍ程度であるので、ＳＯＩ層は厚さを４５ｎｍとしても完全に空乏化している。図８に示すのは、仕事関数差が０．９Ｖの時の基板不純物濃度と空乏層厚の関係である。ここで、基板不純物濃度とＳＯＩ膜厚は、ＳＯＩ膜厚が空乏層厚さより薄い範囲で選ぶことが可能である。また、ゲート電極材料は、仕事関数差を考慮し、ＳＯＩ層が完全空乏化するものであれば、多結晶シリコンでなく、Ｗ、Ｐｔ、Ｎｉ、Ｇｅ、Ｒｕ、およびそのシリサイドを用いてもかまわない。
【００５４】
本発明の半導体装置のゲート絶縁膜は、マイクロ波励起による高密度プラズマを用い、ラジカル酸化、ラジカル窒化、またはラジカル酸窒化によって形成するのが好ましいことを、図１１を用いて説明する。図１１（ａ）は熱酸化によってゲート絶縁膜を形成した場合とラジカル酸化によってゲート絶縁膜を形成した場合との、チャンネル方位によるＳファクターを示すグラフである。
【００５５】
デバイスとしては、図１１（ｂ）に示すような、蓄積モードの三次元ｐチャンネルＭＯＳトランジスタを１０個用いて測定した。チャンネル領域の表面は（１００）面であり、その方位は<１１０>方向である。チャンネル領域の諸元は図１１（ａ）に記載の通りである。チャンネル領域の表面の結晶面が（１００）面でその結晶方位が<１１０>方向のとき、チャンネル領域の側面にそれと同じ結晶面が現れるから、この場合のチャンネル領域側面の結晶面は（１１０）面である。
【００５６】
図１１（ｃ）に示すように、チャンネル表面の方位を<１１０>方向から４５°ｋ回転させると方位は<１００>方向となる。このようにして１８０°回転した時の、１５°ごとのＳファクターが図１１（ａ）に示されている。Ｓファクターとは、ドレイン電流を１０倍にするために必要なゲート電圧を示すもので、小さいほど良いわけであるが、理論値は６０ｍＶ／ｄｅｃである。図１１（ａ）に示すように、熱酸化（９００℃ｄｒｙ雰囲気）でゲート絶縁膜を形成すると８０〜１００ｍＶ／ｄｅｃと理論値の１．３倍〜１．７倍になり、かつ結晶面の方位によるばらつきも大きいが、ラジカル酸化（Ｋｒと酸素のプラズマで４００℃で酸化）では６４〜６９ｍＶ／ｄｅｃと理論値の１．０６倍〜１．１５倍にすぎず、従来の熱酸化膜にくらべて圧倒的に優れていることがわかる。ラジカル窒化およびラジカル酸窒化でゲート絶縁膜を形成した場合も同様であることを確認した。
【００５７】
本発明のＣＭＯＳ構造においては、ＳＯＩ層として好ましくは（１１０）面から±１０°以内で傾けたような面方位とし、蓄積型トランジスタではＳＯＩ層の厚さはゲート電極とＳＯＩ層の仕事関数差による空乏層の厚さよりも薄い構造とする。これらの構造とすることで、電流駆動能力を向上させ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがほぼ同一の電流駆動能力を持つようにバランスさせる。また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを同じ半導体基板に構成することにより絶縁分離の面積分を小さく出きる利点もある。このように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがほぼ同一の電流駆動能力を持つようにバランスさせることで、集積度を高くできる半導体装置を得られる。
【産業上の利用可能性】
【００５８】
以上本発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本発明は、インバータ回路として論理回路に適用できるだけでなく、他の電子回路にも適用できる。
【符号の説明】
【００５９】
１    ｐ型半導体基板
２    ｎ型不純物領域
３ａ，３ｂ    高濃度ｐ型不純物領域
４ａ，４ｂ    高濃度ｐ型不純物領域
５    ゲート絶縁膜
６，７    ゲート電極
８    ゲート配線
９    出力配線
１０，１１    電源配線
１２    支持基板
１３    埋め込み酸化膜
１４    ＳＯＩ(Silicon on Insulator)層
１５    ゲート絶縁膜
１６    ゲート電極
１７    ソース・ドレイン層（ＮＭＯＳトランジスタ）
１８    ソース・ドレイン層（ＰＭＯＳトランジスタ）
１９    ゲート配線
２０    出力配線
２１，２２    電源配線
【図１】
0005170531.tif 000003
【図２】
0005170531.tif 000004
【図３】
0005170531.tif 000005
【図４】
0005170531.tif 000006
【図５】
0005170531.tif 000007
【図６】
0005170531.tif 000008
【図７】
0005170531.tif 000009
【図８】
0005170531.tif 000010
【図９】
0005170531.tif 000011
【図１０】
0005170531.tif 000012
【図１１】
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