(57)【特許請求の範囲】
【請求項１】
リセスを有する基板と、
前記基板のリセスに形成された、ゲート長の長い張り出し部を有するＴ型のゲート電極と、
前記ゲート電極を挟んで配置されたソース電極と、ドレイン電極と、
少なくとも、前記ゲート電極表面および前記リセス内のゲート電極形成部分以外の部分に形成された絶縁膜と、
前記絶縁膜上の、ゲート電極と前記ドレイン電極との間の部分に形成され、かつ前記ソース電極に接続されたシールド電極と、
を備え、
前記シールド電極は、前記絶縁膜上の前記リセス内部分から、前記ドレイン電極側の部分に形成され、かつ、該シールド電極の前記ゲート側の端部が、前記ゲート電極の前記張り出し部の側面の直下に位置するように形成されていることを特徴とする半導体装置。
【請求項２】
前記絶縁膜上に、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記シールド電極を埋め込んで形成された低誘電率有機膜を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールド電極と前記ソース電極とを接続するエアブリッジ配線を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
基板上にリセスを形成するリセス形成工程と、
前記リセス内に、ゲート長の長い張り出し部を有するＴ型のゲート電極を形成するゲート電極形成工程と、
前記基板上に、前記ゲート電極を挟んで、ソース電極及びドレイン電極を形成するソース/ドレイン形成工程と、
前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記リセス内の露出する表面に、第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上の、前記ソース電極と前記ドレイン電極との間の部分に、シールド電極を形成するシールド電極形成工程と、
を備え
前記シールド電極形成工程は、
前記第１絶縁膜上に、前記ゲート電極、前記ソース電極及び前記ドレイン電極を埋め込んで第２レジストを形成する第２レジスト形成工程と、
前記シールド電極を形成する部分が露出するように、前記第２レジストに開口を形成する第２レジスト開口工程と、
前記第２レジスト及び前記開口内に露出する部分に、前記ゲート電極をマスクとして、前記シールド電極を構成する金属を蒸着する金属蒸着工程と、
前記第２レジスト及び前記第２レジスト上に形成された前記金属を除去するリフトオフ工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１絶縁膜上に、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記シールド電極を埋め込んで、前記ソース電極及び前記シールド電極の上面が露出するように、第１レジストを形成する第１レジスト形成工程と、
前記第１レジスト上に、前記ソース電極と前記シールド電極とを接続するエアブリッジ配線を形成するエアブリッジ配線形成工程と、
前記第１レジストを除去する第１レジスト除去工程と、
を備えることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及び半導体装置の製造方法に関する。更に、具体的には、ソース電極に接続するシールド電極を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、利得向上させる有効なＭＯＳＦＥＴとして、例えば、ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor;横方向拡散金属酸化半導体）等が知られている。ＬＤＭＯＳにおいては、ゲート電極を覆うように、ソース電極を延長させて形成することで、ファラデーシールド効果によるゲート・ドレイン間容量（Ｃｇｄ）の低減を図ることにより、利得を向上させることができる。
【０００３】
また、ゲート・ドレイン間容量低減のため、基板上の、ゲート電極と、ドレイン電極との間に、絶縁膜を介して、シールド電極が形成したものがある。この構造においても、ゲート電極とドレイン電極間がシールド電極により分離される。このため、ゲート・ドレイン間容量が低減し、最大安定利得（Maximum Stable Gain; MGS）を向上させることができる。
【０００４】
また、キャップ層のイオン注入部にリセス構造を形成し、このイオン注入部に接するようにオフセットしたゲート電極を形成した技術が開示されている（例えば、特許文献１参照）。この技術によれば、ゲート電極とドレイン電極との距離を大きくし、その容量Ｃｇｄを最小限に抑えることができるものとしている。
【０００５】
【特許文献１】特開２０００−１２４２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来の構造のように、ゲート電極上に絶縁膜を介してソース電極、あるいはソース電極に接続するシールド電極が形成される場合、ゲート・ソース間容量（Ｃｇｓ）が増大することとなる。このような半導体装置は、例えば、低雑音増幅器において用いた場合には、ＮＦ（雑音指数）が劣化すること等が考えられる。従って、ゲート・ドレイン間容量低減に伴って、ゲート・ソース間容量Ｃｇｓが増大することは、好ましいものではない。
【０００７】
また、例えば、ゲート電極としてＴ型ゲート電極構造を用いた場合、ゲート・ドレイン間容量には、ゲート電極とドレイン電極間の容量のみではなく、ゲート電極と半導体層間の容量が大きく影響する。しかし、従来技術においては、ゲート電極上にソース電極あるいはシールド電極を積層するため、ゲート電極と半導体層間との容量を低減すること困難である。
【０００８】
従って、この発明は、以上の問題を解決し、ゲート・ソース間容量の増大を抑えつつ、ゲート・ドレイン電極間容量を低減させるように改良した半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
この発明の半導体装置は、上記目的を達成するため、
リセスを有する基板と、
前記基板のリセスに形成された、ゲート長の長い張り出し部を有するＴ型のゲート電極と、
前記ゲート電極を挟んで配置されたソース電極と、ドレイン電極と、
少なくとも、前記ゲート電極表面および前記リセス内のゲート電極形成部分以外の部分に形成された絶縁膜と、
前記絶縁膜上の、前記ゲート電極と前記ドレイン電極との間の部分に形成され、かつ前記ソース電極に接続されたシールド電極と、
を備え、
前記シールド電極は、前記絶縁膜上の前記リセス内部分から、前記ドレイン電極側の部分に形成され、かつ、該シールド電極の前記ゲート側の端部が、前記ゲート電極の前記張り出し部の側面の直下に位置するように形成されていることを特徴とする。
【００１０】
あるいは、この発明の半導体装置は、前記絶縁膜上に、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記シールド電極を埋め込んで形成された低誘電率有機膜を備えることを特徴とする。
【００１１】
あるいは、この発明の半導体装置は、前記シールド電極と前記ソース電極とを接続するエアブリッジ配線を備えることを特徴とする。
【００１７】
この発明の半導体装置の製造方法は、上記目的を達成するため、
基板上にリセスを形成するリセス形成工程と、
前記リセス内に、ゲート長の長い張り出し部を有するＴ型のゲート電極を形成するゲート電極形成工程と、
前記基板上に、前記ゲート電極を挟んで、ソース電極及びドレイン電極を形成するソース/ドレイン形成工程と、
前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記リセス内の、露出する表面に、第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上の、前記ソース電極と前記ドレイン電極との間の部分に、シールド電極を形成するシールド電極形成工程と、
を備え、
前記シールド電極形成工程は、
前記第１絶縁膜上に、前記ゲート電極、前記ソース電極及び前記ドレイン電極を埋め込んで第２レジストを形成する第２レジスト形成工程と、
前記シールド電極を形成する部分が露出するように、前記第２レジストに開口を形成する第２レジスト開口工程と、
前記第２レジスト及び前記開口内に露出する部分に、前記ゲート電極をマスクとして、前記シールド電極を構成する金属を蒸着する金属蒸着工程と、
前記第２レジスト及び前記第２レジスト上に形成された前記金属を除去するリフトオフ工程と、
を備えることを特徴とする。
【００１８】
あるいは、この発明の半導体装置の製造方法は、前記第１絶縁膜上に、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記シールド電極を埋め込んで、前記ソース電極及び前記シールド電極の上面が露出するように、第１レジストを形成する第１レジスト形成工程と、
前記第１レジスト上に、前記ソース電極と前記シールド電極とを接続するエアブリッジ配線を形成するエアブリッジ配線形成工程と、
前記第１レジストを除去する第１レジスト除去工程と、
を備えることを特徴とする。
【発明の効果】
【００２１】
この発明によれば、リセスが形成された基板上の絶縁膜上の、ゲート電極とシールド電極との間の部分に、ソース電極に接続されるシールド電極が形成される。これにより、ゲート電極とシールド電極との間に隙間が設けられ、ゲート・ソース電極間の容量の増大を抑えつつ、シールド電極により、ゲート・ドレイン電極間容量の低減を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
【００２３】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置について説明するための断面模式図である。図１は、ゲート長方向の断面を表している。図１の半導体装置は、半導体基板２を備えている。半導体基板２は、ＧｓＡｓ基板の必要な位置に、図示しない素子間分離領域等が形成されたものである。また、素子分離領域（図示せず）により区画された領域には、エピタキシャル結晶成長層４、６、８が積層されている。エピタキシャル結晶成長層４は例えばＡｌＧａＡｓ層であり、エピタキシャル結晶成長層６は例えばＧａＡｓ層であり、エピタキシャル結晶成長層８は例えば高濃度ＧａＡｓ層である。エピタキシャル結晶成長層８には、リセス（Recess）１０が形成されている。リセス１０内の、エピタキシャル結晶成長層４上には、Ｔ型のゲート電極１４が形成されている。すなわちゲート電極１４は、図１の断面において、エピタキシャル結晶成長層４と接する位置においてゲート長が短く、その上部においてゲート長が長い形状となっている。図１の断面において、ゲート電極１４を挟んで、ソース電極１６及びドレイン電極１８がそれぞれ形成されている。すなわち、ソース電極１６及びドレイン電極１８は、リセス１０外の部分であるエピタキシャル結晶成長層８上に、リセス１０を挟んで形成されている。
【００２４】
ゲート電極１４の表面と、ソース電極１６及びドレイン電極１８の側面と、エピタキシャル結晶成長層８上の電極（１４、１６、１８）が形成されていない部分と、エピタキシャル結晶成長層６上のエピタキシャル結晶成長層８が形成されていない部分とには、絶縁膜２０（この発明における絶縁膜、第１絶縁膜に該当する）が形成されている。ゲート電極１４とドレイン電極１８との間の、リセス１０内に形成された絶縁膜２０上には、シールド電極２２が形成されている。このように形成されたゲート電極１４、ソース電極１６、ドレイン電極１８及びシールド電極２２を埋め込んで、基板上には低誘電率有機膜（以下「Low-k膜」とする）２４が形成されている。Low-k膜２４上には、ソース電極１６表面と、シールド電極２２表面とを接続する配線２６が形成されている。
【００２５】
従来の半導体装置においては、ゲート・ドレイン間容量の低減を図るため、シールド電極（あるいはソース電極）によりゲート電極上を覆うような構造をとる。この場合、シールド電極とゲート電極との間には、絶縁膜が形成されているのみである。従って、ゲート・ソース間容量は、その間に設けられた絶縁膜の誘電率により決められるため、ゲート・ソース間容量は、かえって増大することとなる。これに対して、図１の半導体装置においては、シールド電極２２とゲート電極１４とに挟まれた部分には、ある程度の隙間が形成されている。このため、ゲート・ソース間容量が低減される。従って、シールド電極２２を設けることにより、ゲート・ドレイン間容量を低減して高利得化を図るとともに、ゲート・ソース間容量の増大を抑えることができる構造となっている。
【００２６】
図２は、この発明の実施の形態１の半導体装置の製造方法について説明するためのフローチャートである。また、図３〜図８は、半導体装置の製造過程における状態を説明するための模式図であり、図１に対応する断面部分を表している。図２のフローに示す製造工程において、まず、半導体基板２上に、エピタキシャル結晶成長層４〜８が形成される（ステップＳ１０２）。具体的には、各エピタキシャル結晶成長層４〜８として、例えば、ＡｌＧａＡｓ層、ＧａＡｓ層、高濃度ＧａＡｓ層が積層される。次に、素子間分離領域（図示せず）が形成される（ステップＳ１０４）。
【００２７】
次に、図３を参照して、リセス１０形成位置に開口するレジストマスク３０が形成される（ステップＳ１０６）。レジストマスク３０は、エピタキシャル結晶成長層８上にレジストが塗布され、フォトリソグラフィ技術によりリセス１０形成位置が開口されることにより形成される。次に、レジストマスク３０をマスクとしてエピタキシャル結晶成長層８がエッチングされる（ステップＳ１０８）。これにより、エピタキシャル結晶成長層８に、リセス１０が形成される。その後、不要となったレジストマスク３０が除去される（ステップＳ１１０）。
【００２８】
次に、図４を参照して、基板上にＳｉＯ２膜３２が形成される（ステップＳ１１２）。次に、ＳｉＯ２膜３２にレジストマスク３４が形成される（ステップＳ１１４）。レジストマスク３４は、ゲート電極１４下部のゲート長の短い部分に対応して開口するマスクである。レジストマスク３４は、上記ステップＳ１０６と同様にフォトリソグラフィ技術等を用いて形成される。次に、レジストマスク３４をマスクとして、ＳｉＯ２膜３２のエッチングが行われる（ステップＳ１１６）。
【００２９】
次に、図５を参照して、レジストマスクが除去され（ステップＳ１１８）、エピタキシャル結晶成長層６が選択的にドライエッチングされる（ステップＳ１２０）。エピタキシャル結晶成長層６のドライエッチングは、ＳｉＯ２膜３２及びエピタキシャル結晶成長層４とのエッチング選択比が十分に確保できる条件で行われる。次に、ＳｉＯ２膜が形成された基板表面の露出する部分に、ＷＳｉＮがスパッタされ、更に、Ａｕがスパッタされて、ＷＳｉＮ/Ａｕ膜１４ａが形成される（ステップＳ１２２）。ＷＳｉＮ/Ａｕ膜１４ａは、ゲート電極１４を形成する材料膜である。
【００３０】
次に、図６を参照して、ＷＳｉＮ/Ａｕ膜１４ａがエッチングされ、不要部分が除去される（ステップＳ１２４）。その結果、Ｔ型のゲート電極１４が形成される。その後、ＳｉＯ２膜３２からなるサイドウォールが除去される（ステップＳ１２６）。
【００３１】
次に、図７を参照して、ソース電極１６及びドレイン電極１８の底部１６ａ、１８ａが形成される（ステップＳ１２８）。ソース電極底部１６ａ及びドレイン電極底部１８ａは、ソース電極底部１６ａ及びドレイン電極底部１８ａを形成する部分に開口を有するフォトレジストマスクを形成し、この開口内部に、ソース電極１６及びドレイン電極１８を構成する金属膜を埋め込んだ後、不要部分の金属膜及びフォトレジストマスクを除去することにより形成される。次に、基板表面に露出する部分全面に、絶縁膜２０が形成される（ステップＳ１３０）。その後、ソース電極底部１６ａ及びドレイン電極底部１８ａ上面部部分の絶縁膜２０が除去される（ステップＳ１３２）。
【００３２】
次に、図８を参照して、シールド電極２２と、ソース電極１６及びドレイン電極１８の上部１６ｂ、１８ｂとが同時に形成される（ステップＳ１３４）。シールド電極２２は、リセス１０内の絶縁膜２０上、かつ、ゲート電極１４とドレイン電極１８との間の部分に形成される。ソース電極上部１６ｂとドレイン電極上部１８ｂとは、それぞれ、ソース電極底部１６ａ、ドレイン電極底部１８ｂの上面の絶縁膜２０が除去されている部分上に形成される。シールド電極２２は、シールド電極２２を形成する位置に開口を有するフォトレジストマスクを形成し、この開口部分にソース電極上部１６ｂ、ドレイン電極上部１８ｂ及びシールド電極２２を構成する金属膜を埋め込んだ後、不要な金属膜及びフォトレジストマスクを除去することにより形成される。その後、ソース電極上部１６ｂ、ドレイン電極上部１８ｂ側面に絶縁膜が形成される（ステップＳ１３６）。
【００３３】
次に、ゲート電極１４、ソース電極１６、ドレイン電極１８、及びシールド電極２２を埋め込んでLow-k膜２４が形成され、平坦化が行われた後（ステップＳ１３８）、ソース電極１６とシールド電極２２とを接続する配線２６が形成される（ステップＳ１４０）。具体的には、例えば配線２６を形成しない部分をフォトレジストによりマスクした後、メッキによりＡｕ配線が形成される。以上により、図１に示す半導体装置が形成される。
【００３４】
以上説明したように、実施の形態１によれば、ゲート電極１４との間にある程度隙間を空けて、シールド電極２２が形成される。従って、ゲート・ソース間容量の増大を抑えつつ、ゲート・ドレイン間容量の低減を図ることができる。
【００３５】
なお、図２のフローにより説明した製造方法は、必ずしもこの発明を拘束するものではない。この発明においては、ゲート電極１４とドレイン電極１８との間の、リセス１０内の絶縁膜２０上にシールド電極２２が形成されるものであれば、各工程が他の方法により実行されるものであってもよい。
【００３６】
また、実施の形態１においては、ゲート電極１４は、Ｔ型ゲート電極である場合について説明した。このように、ゲート電極１４をＴ型とすることにより、微細化される半導体装置においても、ゲート長を確保することができ、低抵抗化を図ることができる。しかしながら、この発明は、Ｔ型ゲート電極に限るものではなく、他のゲート形状の場合にも適用することができる。また、ソース電極１６、ドレイン電極１８等も図１に示す形状に限るものではなく、他の形状のものであってもよい。
【００３７】
なお、図２の製造工程において、ステップＳ１０６〜Ｓ１１０を実行することにより、この発明の「リセス形成工程」が実現し、ステップＳ１１２〜Ｓ１２６を実行することにより、この発明の「ゲート電極形成工程」が実現し、ステップＳ１２８を実行することにより、この発明の「ソース/ドレイン形成工程」が実現し、ステップＳ１３４を実行することにより、この発明の「シールド電極形成工程」が実現する。
【００３８】
実施の形態２．
図９は、この発明の実施の形態２における半導体装置を説明するための模式図である。図９の半導体装置は、ソース電極１６とシールド電極２２との間を埋め込むLow-k膜２４を有さず、また、図１の半導体装置の配線２６に代えて、エアブリッジ配線３６備える点を除き、図１の半導体装置と同じものである。
【００３９】
具体的に、図９の半導体装置において、エアブリッジ配線３６は、シールド電極２２上面とソース電極１６上面との間を接続するように形成されている。エアブリッジ配線３６とシールド電極２２とソース電極１６とに囲まれた部分は、大気となっている。この構造によれば、ゲート電極１４とシールド電極２２との間の絶縁膜（例えばLow-k膜２４）が除去されているため、寄生容量の低減化を図ることができ、ゲート・ソース間容量の低減を図ることができる。すなわち、ゲート・ソース間容量が増大するのを抑えつつ、ゲート・ドレイン間容量の低減を図り、半導体装置の高利得化を実現することができる。
【００４０】
図１０は、実施の形態２における半導体装置の製造方法を説明するためのフローチャートである。図１１は、実施の形態２の半導体装置の製造過程における状態を説明するための模式図である。図１０に示す製造工程は、図２に示す製造工程のステップＳ１３６〜Ｓ１３８に代えて、ステップＳ２０２〜ステップＳ２０６を実行する点を除き、図２の製造工程と同じものである。具体的に、ステップＳ１０２〜Ｓ１３６に従って、ゲート電極１４、ソース電極１６、ドレイン電極１８が形成され、絶縁膜２０が形成され、シールド電極２２が形成された後、図１１に示すように、ソース電極１６、ゲート電極１４、シールド電極２２、ドレイン電極１８を埋め込んで、基板上にレジスト３８（この発明の、第１レジストに該当）が形成される（ステップＳ２０２）。このとき、ソース電極１６上部とシールド電極２２上部はレジスト３８表面に露出している状態とする。
【００４１】
次に、図１２に示すように、レジスト３８上の、エアブリッジ配線３６を形成しない部分がフォトレジスト３９によりマスクされる（ステップＳ２０４）。次に、Ａｕメッキが行われる（ステップＳ２０６）。これにより、フォトレジストマスク３９が形成されていない部分に、Ａｕ膜が形成される。その後、レジスト３８及びフォトレジストマスク３９が除去される（ステップＳ２０８）。これにより、エアブリッジ配線３６が形成される。
【００４２】
なお、この発明におけるエアブリッジ配線の形成方法は、ステップＳ２０２〜Ｓ２０６に説明する工程に限るものではない。この発明においては、シールド電極２２とソース電極１６及びエアブリッジ配線３６により形成される部分の絶縁膜（例えばLow-k膜２４）が除去され、空間が形成されているものであれば、他の方法で形成するものであってもよい。
【００４３】
なお、実施の形態２において、ステップＳ２０２を実行することにより、「第１レジスト形成工程」が実現し、ステップＳ２０４を実行することにより「エアブリッジ配線形成工程」が実現し、ステップＳ２０６を実行することにより「第１レジスト除去工程」が実現する。
【００４４】
実施の形態３．
図１３は、この発明の実施の形態３の半導体装置について説明するための模式図である。図１３の半導体装置は、図１の半導体装置のシールド電極２２に代えて、シールド電極４０を備える点を除き、実施の形態１の半導体装置と同じものである。具体的に、図１３の半導体装置において、シールド電極４０は、ゲート電極１４とドレイン電極１８と間の、リセス１０内の絶縁膜２０上かつ、ゲート電極１４のドレイン電極１８側の側面直下の部分から、ドレイン電極１８側の部分に形成されている。
【００４５】
シールド電極４０は、ゲート電極１４のゲート長が長くなっている部分（以下、「張り出し部１４ａ」とする）のうち、ドレイン電極１８側、かつ半導体基板２側の部分に対向して形成されている。これにより、ゲート電極１４のドレイン電極１８側の張り出し部１４ａとドレイン側のエピタキシャル結晶成長層（高濃度ＧａＡｓ層）８や空乏化していないドレイン側のチャネル領域との間が確実にシールドされる。すなわち、ゲート電極１４とドレイン側のエピタキシャル結晶成長層８や空乏化していないドレイン側のチャネル領域との間に走る電気力線を確実に遮断することができる。これにより、ゲート・ドレイン間容量の低減を図ることができる。
【００４６】
図１４は、この発明の実施の形態３の半導体装置の製造方法について説明するためのフローチャートである。また、図１５及び図１６は、実施の形態３の半導体装置の製造過程における状態を説明するための模式図である。図１５、図１６は、図１３の断面に対応する断面を表している。図１４の製造工程は、図２の製造工程のステップＳ１３４に代えて、ステップＳ３０２〜Ｓ３０６を実行する点を除き、図２の製造工程と同じものである。具体的に、ステップＳ１０２〜Ｓ１３２に従って、ゲート電極１４、ソース電極１６、ドレイン電極１８を形成する。但し、ステップＳ１２８においては、ソース電極底部１６ａ、ドレイン電極底部１８ａを形成した後、続けてソース電極上部１６ｂ、ドレイン電極上部１８ｂを形成する。その後、ゲート電極１４の表面全体と、ソース電極１６及びドレイン電極１８との側面とを覆う絶縁膜２０が形成される。
【００４７】
次に、図１５に示すように、シールド電極４０を形成する部分に開口を有するレジストマスク４４が形成される（ステップＳ３０２）。次に、図１６に示すように、シールド電極４０を構成する金属４０ａが、基板表面の露出する部分全面に蒸着される（ステップＳ３０４）。次に、蒸着リフトオフ法により、レジストマスク４４とともに、レジストマスク４４上に形成された不要部分の金属４０ａが除去される（ステップＳ３０６）。その結果、図１３に示すように、シールド電極４０を有する半導体装置が形成される。なおこの工程において、ゲート電極１４上の金属４０ａは、除去されずに残留することとなる。
【００４８】
その後、実施の形態１と同様にLow-k膜２４を形成して、ソース電極１６及びシールド電極２２とを電気的に接続する配線を形成する（ステップＳ１３６、Ｓ１３８）。あるいは、ここでは、実施の形態２のように、ソース電極１６とシールド電極４０とを接続するエアブリッジ配線を形成してもよい。
【００４９】
以上説明したように、実施の形態３においては、ゲート電極１４の張り出し部分１４ａとドレイン側のエピタキシャル結晶成長層８との間に、シールド電極４０を形成することにより、ゲート・ドレイン間容量を低減することができる。また、このシールド電極４０の形成においては、ゲート電極１４をマスクとして金属４０ａを蒸着し、蒸着リフトオフ法により不要部分の金属４０ａを除去する手法が用いられる。従って、ゲート電極１４の張り出し部分１４ａ脇に、ずれなくシールド電極４０を形成することができ、より確実に、電気力線を遮断することができる。
【００５０】
なお、実施の形態３においては、レジストマスク４４及びゲート電極１４をマスクとして金属４０ａを蒸着し、不要部分を除去することによりシールド電極４０を形成する場合について説明した。しかし、この発明において、シールド電極４０の形成方法は、これに限るものではなく、他の手法により、ゲート電極１４の張り出し部分１４ａのシールド電極４０を形成するものであってもよい。
【００５１】
なお、実施の形態３において、ステップＳ３０２を実行することにより、この発明の「第２レジスト形成工程」及び「第２レジスト開口工程」が実現し、ステップＳ３０４を実行することにより、この発明の「金属蒸着工程」が実現し、ステップＳ３０６を実行することにより、この発明の「リフトオフ工程」が実現する。
【００５２】
実施の形態４．
図１７は、この発明の実施の形態４における半導体装置を説明するための模式図である。図１７に示す半導体装置は、シールド電極２２下部に、シールド延長部５０（この発明の「金属膜」に該当）が設けられている点を除き、図１の半導体装置と同じものである。具体的に、図１７の半導体装置においては、ゲート電極１４の張り出し部１４ａのうちドレイン電極１８側の部分とドレイン側のエピタキシャル結晶成長層８との間から、シールド電極２２下部の部分にまで渡って、シールド延長部５０が設けられている。シールド延長部５０は、金属により構成された導電性を有する部分である。
【００５３】
このように張り出し部１４ａとドレイン側のエピタキシャル結晶成長層８との間にシールド延長部５０を設けることにより、ゲート電極１４とドレイン側のエピタキシャル結晶成長層（高濃度ＧａＡｓ層）８や空乏化していないドレイン側のチャネル領域との間に走る電気力線を確実に遮断することができ、容量値の低減を図ることができる。
【００５４】
図１８は、この発明の実施の形態４の半導体装置の製造方法について説明するためのフローチャートである。図１９のフローに示す製造工程は、ステップＳ１０４の後に、ステップＳ４０２〜Ｓ４１０を有する点を除き、図１の製造工程と同じものである。
【００５５】
具体的に、図１９を参照して、ステップＳ１０２において、エピタキシャル結晶成長層４、６、８及び素子分離領域（図示せず）が形成された基板上に、絶縁膜２０ａが形成され（ステップＳ４０２）、更に、シールド延長部５０を構成する金属膜５０ａ（ステップＳ４０４）が積層される。
【００５６】
次に、図２０を参照して、シールド延長部５０を形成する位置からリセス１０を形成する位置の一部までを覆うように、フォトレジストマスク５２が形成される（ステップＳ４０６）。次に、レジストマスク５２をマスクとして、金属膜５０ａと、絶縁膜２０ａがエッチングされる（ステップＳ４０８）。その後不要なフォトレジストマスク５２が除去される（ステップＳ４１０）。
【００５７】
次に、図２１を参照して、実施の形態１のステップＳ１０６と同様に、リセス１０を形成する部分に、レジストマスク３０が形成される。このとき、金属膜５０ａのリセス１０形成位置の一部に延長して形成された部分は、レジストマスク３０に覆われずに、表面が露出した状態となる。
【００５８】
次に、図２２を参照して、ステップＳ１０８において、レジストマスク３０をマスクとして、金属膜５０ａ、絶縁膜２０ａ及びエピタキシャル結晶成長層８のエッチングが行われる。このとき、金属膜５０ａと絶縁膜２０ａのリセス１０側に延長して形成された不要部分がエッチングされる。また、エピタキシャル結晶成長層８がエッチングされリセス１０が形成される。その後、ステップＳ１０８において、レジストマスク３０が除去される（ステップＳ１１０）。
【００５９】
次に、図２３を参照して、図２のステップＳ１１２〜Ｓ１２８を同様に実行することにより、基板上に、ゲート電極１４、ソース電極１６、ドレイン電極１８が形成される。次に、ステップＳ１３０において、絶縁膜２０が形成される。その後、ステップＳ１３２において、ソース電極１６及びドレイン電極１８上の絶縁膜２０を除去する際、同時に、シールド延長部５０上に形成された絶縁膜２０が除去される。
【００６０】
次に、ステップＳ１３４において、シールド延長部５０上にシールド電極２２が形成され、図１７に示す半導体装置が形成される。その後は、例えば、実施の形態１のようにLow-k膜２４を埋め込み、配線２６を形成する（ステップＳ１３８、１４０）。あるいは、実施の形態２のようにエアブリッジ配線３６を形成してもよい。
【００６１】
以上のように、シールド延長部５０は、エピタキシャル結晶成長層８上に絶縁膜２０ａを介して形成され、リセス１０のエッチング時に同時に不要部分がエッチングされる。従って、ゲート電極１４の張り出し部１４ａ下部にまでシールド延長部５０を形成することができる。これにより、リセス１０の幅が非常に小さい場合にも、張り出し部１４ａとドレイン側のエピタキシャル結晶成長層（高濃度ＧａＡｓ層）８との間に、確実にシールド電極２２を延長させたシールド延長部５０を形成することができる。従って、より確実に容量の低減を図ることができる。
【００６２】
なお、実施の形態４において、ステップＳ４０２を実行することにより、この発明の「第２絶縁膜形成工程」が実現し、ステップＳ４０４を実行することにより、この発明の「金属膜形成工程」が実現し、ステップＳ４０６〜Ｓ４１０を実行することにより、この発明の「エッチング工程」が実現する。
【００６３】
実施の形態５．
図２４は、この発明の実施の形態５に半導体装置について説明するための模式図である。図２４の半導体装置は、図１３の半導体装置のゲート電極１４に代えて、ドレイン側に張り出し部のない形状のゲート電極６０を有し、シールド電極６２が形成され、その上にシールド電極２２が配置されている点を除き、図１３の半導体装置と同様の構成を有する。具体的に、図２４の半導体装置のゲート電極６０は、ソース電極１６側にのみ、張り出し部６０ａ有している。すなわち、ドレイン電極１８に対向する側面は、フラットな面となっている。
【００６４】
シールド電極２２下部には、シールド電極６２が形成されている。シールド電極６２は、ゲート電極６０のドレイン電極１８側の側面に、絶縁膜２０を介して接するように配置されている。図２３の半導体装置においては、ゲート電極６０はソース電極１６側にのみ張り出し部６０ａを有し、ゲート電極６０のドレイン側は張り出し部のない平坦な形状となっている。このため、シールド電極６２はゲート電極６０のドレイン側の近傍に形成することができる。従って、図２３の半導体装置は、より確実に、ゲート電極６０とドレイン側のエピタキシャル結晶成長層８や空乏化していないドレイン側のチャネル領域との間に走る電気力線を遮断し、容量の低減を図ることができる構造となっている。
【００６５】
図２４の半導体装置の製造方法は、Ｔ型ゲート電極のエッチング形状が異なる点を除き、図１４の製造工程と同じ工程により形成することができる。すなわち、ステップＳ１２４において、ゲート電極の形状を、ソース電極１６側にのみ張り出し部６０ａを有し、ドレイン側に張り出し部を有さない形状にエッチングする。その後、図１４の各工程を実行し、ステップＳ３０２〜Ｓ３０６において、シールド電極６２が形成される。ここで、ステップＳ３０４の金属の蒸着においては、フォトレジストマスクとともにゲート電極６０がマスクとなる。従って、シールド電極６２を構成する金属は、ゲート電極６０のドレイン電極１８側の側面に接する形で蒸着される。このようにして、ゲート電極６０に、絶縁膜２０を介して接するシールド電極６２が形成される。
【００６６】
以上のように、実施の形態５においては、ゲート電極６０の張り出し部６０ａを、ソース電極１６側のみとした形状にすることにより、シールド電極２２下部のシールド電極６２を、リセス１０内にまで延長させ、かつ、ゲート電極６０に接する構造とすることができる。これにより、ゲート電極６０とドレイン側のエピタキシャル結晶成長層８や空乏化していないドレイン側のチャネル領域との間の電気力線を確実に遮断することができ、容量値の低減を図ることができる。
【００６７】
図２５は、実施の形態５の半導体装置の他の例について説明するための模式図である。図２５の半導体装置は、リセス１０を有していない点を除き、図２４の半導体装置と同じ構造を有する。図２５のように、実施の形態５のシールド電極６２の構造は、リセス１０を有しない、例えばプレーナ型トランジスタのような構造の半導体装置に適用することができる。この場合にも、同様の効果が得られ、シールド電極２２による容量低減を図るとともに、電気力線を確実に遮断して、更に、容量値を低下させることができる。なお、図２５の半導体装置のシールド電極は、図２４の半導体装置の製造工程と同様の工程により製造することができる。
【００６８】
なお、図２４、２５の半導体装置においても、図１のように、全体をLow-k膜２４で覆った後、シールド電極２２とソース電極１６とを接続する配線２６を形成するものを適用することができる。Low-k膜２４で全体を覆う構造とすることにより、半導体装置を耐湿性に優れたものとすることができる。また、図９のように、エアブリッジ配線３６を形成し、シールド電極２２とソース電極１６との間を大気で充填するものを適用することができる。これにより、更に容量の低減を図ることができる。
【００６９】
実施の形態６．
図２６は、この発明の実施の形態６における半導体装置を説明するための模式図である。図２６の半導体装置は、シールド電極の形状が、図１のものとは異なる点を除き、図１と同じ構造を有している。具体的に、図２６のシールド電極７０は、ゲート電極１４の一部、すなわち、ドレイン電極１８側の側面及び上面の一部を覆う形で形成されている。このように、シールド電極７０を、ゲート電極１４のドレイン電極１８側を覆うように形成することで、ゲート・ドレイン間容量を低減するとともに、ゲート電極１４とドレイン側のエピタキシャル結晶成長層８や空乏化していないドレイン側のチャネル領域との間を確実にシールドして、ゲート電極と半導体基板２との間の容量の低減を図ることができる。従って、図２６の構造により、ゲート・ドレイン間容量の低減を図ることができる。
【００７０】
図２６の半導体装置は、図１の半導体装置と同様に図２の製造工程に従って製造することができる。すなわち、ステップＳ１０２〜Ｓ１３２に従って、ゲート電極１４、ソース電極１６、ドレイン電極１８を形成した後、絶縁膜２０を形成する。その後、ステップＳ１３４において、シールド電極７０を形成する。シールド電極７０は、メッキプロセスを用いて、ゲート電極１４をマスクに形成される。従って、ゲート電極１４と基板間を隙間無く全て埋めることができ、確実に、ゲート電極１４と半導体基板２間の容量を低減することができる。
【００７１】
なお、図２６の半導体装置においても、図１のように、全体をLow-k膜２４で覆った後、シールド電極２２とソース電極１６とを接続する配線２６を形成するものを適用することができる。Low-k膜２４で全体を覆う構造とすることにより、半導体装置を耐湿性に優れたものとすることができる。また、図９のように、エアブリッジ配線３６を形成し、シールド電極２２とソース電極１６との間を大気で充填するものを適用することができる。これにより、更に容量の低減を図ることができる。
【図面の簡単な説明】
【００７２】
【図１】この発明の実施の形態１における半導体装置を説明するための模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を説明するためのフローチャートである。
【図３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図９】この発明の実施の形態２における半導体装置を説明するための模式図である。
【図１０】この発明の実施の形態２における半導体装置の製造方法を説明するためのフローチャートである。
【図１１】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための模式図である。
【図１２】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための模式図である。
【図１３】この発明の実施の形態３における半導体装置を説明するための模式図である。
【図１４】この発明の実施の形態３における半導体装置の製造方法を説明するためのフローチャートである。
【図１５】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図１６】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図１７】この発明の実施の形態４における半導体装置を説明するための模式図である。
【図１８】この発明の実施の形態４における半導体装置の製造方法を説明するためのフローチャートである。
【図１９】この発明の実施の形態４における半導体装置の製造過程における状態を説明するための模式図である。
【図２０】この発明の実施の形態４における半導体装置の製造過程における状態を説明するための模式図である。
【図２１】この発明の実施の形態４における半導体装置の製造過程における状態を説明するための模式図である。
【図２２】この発明の実施の形態４における半導体装置の製造過程における状態を説明するための模式図である。
【図２３】この発明の実施の形態４における半導体装置の製造過程における状態を説明するための模式図である。
【図２４】この発明の実施の形態５における半導体装置を説明するための模式図である。
【図２５】この発明の実施の形態５における半導体装置の他の例を説明するための模式図である。
【図２６】この発明の実施の形態５における半導体装置を説明するための模式図である。
【符号の説明】
【００７３】
２  半導体基板、  ４〜８  エピタキシャル結晶成長層、  １０  リセス、  １４  ゲート電極、  １６  ソース電極、  １８  ドレイン電極、  ２０  絶縁膜、  ２２  シールド電極、  ２４  Low-k膜、  ２６  配線、  ３０  レジストマスク、  ３２  ＳｉＯ２膜、  ３４  レジストマスク、  ３６  エアブリッジ配線、  ３８  レジスト、  ４０  シールド電極、  ４０ａ  蒸着メタル、  ４４  レジストマスク、  ５０  シールド延長部、  ５２  レジストマスク、  ６０  ゲート電極、  ６２  シールド電極、  ７０  シールド電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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