(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に互いに離隔して形成されたｎ型半導体領域とｐ型半導体領域と、
前記半導体基板上に形成され、前記ｎ型半導体領域とｐ型半導体領域とを露出するように夫々形成された第１と第２のトレンチを有する第１の絶縁層と、
前記第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、
前記第１のトレンチの側壁と底部に沿って、前記ゲート絶縁膜を介して設けられた第１の金属層と、
前記第２のトレンチの側壁と底部に沿って、前記ゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、
前記第２の金属層上に内張りされたアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層と、
前記ゲート絶縁膜を挟む前記ｎ型半導体領域とｐ型半導体領域に、夫々形成された第１と第２のソース／ドレイン領域と、
を具備し、
前記第１のソース／ドレイン領域がｐ型高濃度不純物領域であり、前記第２のソース／ドレイン領域がｎ型高濃度不純物領域であり、前記金属元素が前記第２のゲート絶縁膜中に存在することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主面に互いに離隔して形成されたｎ型半導体領域とｐ型半導体領域と、
前記半導体基板上に形成され、前記ｎ型半導体領域とｐ型半導体領域とを露出するように夫々形成された第１と第２のトレンチを有する第１の絶縁層と、
前記第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、
前記第１のトレンチの側壁と底部に沿って、前記ゲート絶縁膜を介して設けられた第１の金属層と、
前記第２のトレンチの側壁と底部に沿って、前記ゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、
前記第２の金属層上に内張りされたアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層と、
前記ゲート絶縁膜を挟む前記ｎ型半導体領域とｐ型半導体領域に、夫々形成された第１と第２のソース／ドレイン領域と、
を具備し、
前記第１と第２のソース／ドレイン領域が第１と第２のソース／ドレイン電極であり、前記金属元素が前記第２のゲート絶縁膜中に存在することを特徴とする半導体装置。
【請求項３】
前記第２の金属層を構成する元素のうち、前記第３の金属層に含まれる前記金属元素を除いた材料の仕事関数が４．７ｅＶ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の金属層は、タンタルカーバイド及び前記第３の金属層に含まれる前記金属元素を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記タンタルカーバイドのＣ原子濃度が８５ atomic ％以下であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の主面に互いに離隔して形成されたｎ型半導体領域とｐ型半導体領域と、
前記ｎ型半導体層領域上に形成された第１のゲート絶縁膜と、
前記ｐ型半導体層領域上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の金属層と、
前記第２のゲート絶縁膜上に、１モノレイヤー以上で１．５ｎｍ以下の厚さに形成された第２の金属層と、
前記第２の金属層上に形成されたアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層と、
前記第１のゲート絶縁膜を挟む前記ｎ型半導体領域に形成された第１のソース／ドレイン領域と、
前記２のゲート絶縁膜を挟む前記ｐ型半導体領域に形成された第２のソース／ドレイン領域と、
を具備し、
前記第１のソース／ドレイン領域がｐ型高濃度不純物領域であり、前記第２のソース／ドレイン領域がｎ型高濃度不純物領域であり、前記金属元素が前記第２のゲート絶縁膜中に存在することを特徴とする半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の主面に互いに離隔して形成されたｎ型半導体領域とｐ型半導体領域と、
前記ｎ型半導体層領域上に形成された第１のゲート絶縁膜と、
前記ｐ型半導体層領域上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の金属層と、
前記第２のゲート絶縁膜上に、１モノレイヤー以上で１．５ｎｍ以下の厚さに形成された第２の金属層と、
前記第２の金属層上に形成されたアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層と、
前記第１のゲート絶縁膜を挟む前記ｎ型半導体領域に形成された第１のソース／ドレイン領域と、
前記２のゲート絶縁膜を挟む前記ｐ型半導体領域に形成された第２のソース／ドレイン領域と、
を具備し、
前記第１と第２のソース／ドレイン領域が第１と第２のソース／ドレイン電極であり、前記金属元素が前記第２のゲート絶縁膜中に存在することを特徴とする半導体装置。
【請求項８】
前記金属元素が、前記第２のゲート絶縁膜のうち、前記ｐ型半導体領域と前記ゲート絶縁膜の界面からの距離が少なくとも１．５ｎｍ以下の領域内に存在することを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記第２のゲート絶縁膜中に存在する前記金属元素が占める割合が０．２５ atomic ％以上であることを特徴とする請求項６乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第２のゲート絶縁膜における前記金属元素の分布が極大値を持つことを特徴とする請求項６乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記第２の金属層を構成する元素のうち、前記第３の金属層に含まれる前記金属元素を除いた材料の仕事関数が４．５５ｅＶ以下であることを特徴とする請求項６乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記第２の金属層は、タンタルカーバイドと前記第３の金属層に含まれる前記金属元素を有することを特徴とする請求項６乃至１１のいずれかに記載の半導体装置。
【請求項１３】
前記タンタルカーバイドのＣ原子濃度が６５ atomic ％以下であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１のゲート絶縁膜が、Ａｌを含むことを特徴とする請求項６乃至１３のいずれかに記載の半導体装置。
【請求項１５】
素子分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の、前記ｎ型半導体層領域に第１ダミーゲートを形成するとともに、前記ｐ型半導体領域に第２ダミーゲートを形成する工程と、
前記第１ダミーゲートの両側の前記ｎ型半導体領域に、ｐ型高濃度不純物領域からなる第１のソース／ドレイン領域を形成する工程と、
前記第２ダミーゲートの両側の前記ｐ型半導体領域に、ｎ型高濃度不純物領域からなる第２のソース／ドレイン領域を形成する工程と、
前記ｎ型半導体領域及び前記ｐ型半導体領域を覆うように、前記第１及び第２ダミーゲートの側部に絶縁膜を形成する工程と、
前記第１及び第２ダミーゲートを除去することにより、前記絶縁層に第１及び第２のトレンチを形成する工程と、
前記第１及び第２のトレンチの少なくとも底部に、第１と第２のゲート絶縁膜を夫々形成する工程と、
前記第１のゲート絶縁膜上に第１の金属層を、前記第２のゲート絶縁膜上に第２の金属層を、1モノレイヤー以上１．５ｎｍ以下の厚さで夫々形成する工程と、
前記ｎ型半導体領域の前記第１の金属層をマスクしつつ、前記ｐ型半導体領域の前記第２の金属層上に、アルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくともいずれか１つを含む第３の金属層を形成し、前記金属元素を前記第２のゲート絶縁膜中に存在させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
素子分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の、前記ｎ型半導体層領域に第１ダミーゲートを形成するとともに、前記ｐ型半導体領域に第２ダミーゲートを形成する工程と、
前記第１ダミーゲートの両側の前記ｎ型半導体領域に、第１のソース／ドレイン電極を形成する工程と、
前記第２ダミーゲートの両側の前記ｐ型半導体領域に、第２のソース／ドレイン電極を形成する工程と、
前記ｎ型半導体領域及び前記ｐ型半導体領域を覆うように、前記第１及び第２ダミーゲートの側部に絶縁膜を形成する工程と、
前記第１及び第２ダミーゲートを除去することにより、前記絶縁層に第１及び第２のトレンチを形成する工程と、
前記第１及び第２のトレンチの少なくとも底部に、第１と第２のゲート絶縁膜を夫々形成する工程と、
前記第１のゲート絶縁膜上に第１の金属層を、前記第２のゲート絶縁膜上に第２の金属層を、1モノレイヤー以上１．５ｎｍ以下の厚さで夫々形成する工程と、
前記ｎ型半導体領域の前記第１の金属層をマスクしつつ、前記ｐ型半導体領域の前記第２の金属層上に、アルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくともいずれか１つを含む第３の金属層を形成し、前記金属元素を前記第２のゲート絶縁膜中に存在させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記第２の金属層がタンタルカーバイドであることを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記タンタルカーバイドのＣ原子濃度が８５ atomic ％以下であることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
素子分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の前記ｎ型半導体層領域及び前記ｐ型半導体領域上に、第１と第２のゲート絶縁膜を夫々形成する工程と、
前記第１と第２のゲート絶縁膜上に、第１の金属層と第２の金属層を1モノレイヤー以上で１．５ｎｍ以下に夫々形成する工程と、
前記ｎ型半導体領域の前記第１の金属層をマスクしつつ、前記ｐ型半導体領域の前記第２の金属層上に、アルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層を形成する工程と、
前記第１のゲート絶縁膜、第１の金属層と、第２のゲート絶縁膜、第２、第３の金属層とを加工し、第１と第２のゲート電極を夫々加工する工程と、
前記第１と第２のゲート電極を夫々挟む前記ｎ型半導体領域とｐ型半導体領域に、第１と第２のソース／ドレイン領域を形成する工程と、
を有し、
前記第１と第２のソース／ドレイン領域を形成する工程は、
前記第１のゲート電極を挟む前記ｎ型半導体領域にｐ型不純物を導入する工程と、
前記第２のゲート電極を挟む前記ｐ型半導体領域にｎ型不純物を導入する工程と、
前記ｎ型、ｐ型不純物を活性化させるとともに、前記金属元素を第２のゲート絶縁膜中に拡散させる熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
素子分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の前記ｎ型半導体層領域及び前記ｐ型半導体領域上に、第１と第２のゲート絶縁膜を夫々形成する工程と、
前記第１と第２のゲート絶縁膜上に、第１の金属層と第２の金属層を1モノレイヤー以上で１．５ｎｍ以下に夫々形成する工程と、
前記ｎ型半導体領域の前記第１の金属層をマスクしつつ、前記ｐ型半導体領域の前記第２の金属層上に、アルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層を形成する工程と、
前記第１のゲート絶縁膜、第１の金属層と、第２のゲート絶縁膜、第２、第３の金属層とを加工し、第１と第２のゲート電極を夫々加工する工程と、
前記第１と第２のゲート電極を夫々挟む前記ｎ型半導体領域とｐ型半導体領域に、第１と第２のソース／ドレイン領域を形成する工程と、
を有し、
前記第１と第２のゲート電極を形成する工程の後、前記第１と第２のソース／ドレイン領域を形成する工程の前に、前記金属元素を第２のゲート絶縁膜中に拡散させる熱処理工程を具備し、
前記第１と第２のソース／ドレイン領域が第１と第２のソース／ドレイン電極であることを特徴とする半導体装置の製造方法。
【請求項２１】
前記第２の金属層がタンタルカーバイドであることを特徴とする請求項１９または２０に記載の半導体装置の製造方法。
【請求項２２】
前記タンタルカーバイドのＣ原子濃度が６５ atomic ％以下であることを特徴とする請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属ゲート電極を用いた半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの高性能化、高集積化に伴う実効的なゲート絶縁膜薄膜化の要求を満たすためには、今後メタルゲート電極と高誘電率（high-k）ゲート絶縁膜の技術導入が必須である。メタルゲート／high-kゲート絶縁膜を用いたＭＩＳトランジスタにおいて適正な性能を得るためには、メタルゲート材料の実効仕事関数φeffがｎチャネル型ＭＩＳトランジスタにおいては３．９〜４．３ｅＶ程度、ｐチャネル型ＭＩＳトランジスタにおいては４．８〜５．２ｅＶ程度であることが必要である（例えば、特許文献１参照）。
【０００３】
しかしながら、ｎチャネル型ＭＩＳトランジスタに適した低い仕事関数を有する金属は、一般にトランジスタ形成工程に必須な熱工程に対して安定でなく、特にhigh-kゲート絶縁膜上で、トランジスタ形成後にミッドギャップ（mid-gap）付近（４．６ｅＶ近傍）のφeffとなり、ｎチャネル型ＭＩＳトランジスタに適した３．９〜４．３ｅＶ程度のφeffを実現することが困難である。そのため、ｎチャネル型ＭＩＳトランジスタの閾値電圧を十分低くすることが出来ず、このことはメタルゲート電極／high-kゲート絶縁膜の技術導入に当たって大きな問題となっている。
【特許文献１】特開２００７−１７３４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のように、high-kゲート絶縁膜／メタルゲート電極を用いた場合に、ｎチャネル型ＭＩＳトランジスタにおいて低い閾値電圧を実現できないという問題が生じていた。本発明は、これを解決すべくなされたもので、ｎチャネル型ＭＩＳトランジスタの閾値電圧が低減された半導体装置と、容易なプロセスを用いてこれを形成できる製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の半導体装置の第１は、半導体基板と、前記半導体基板の主面に互いに離隔して形成されたｎ型半導体領域とｐ型半導体領域と、前記半導体基板上に形成され、前記ｎ型半導体領域とｐ型半導体領域とを露出するように夫々形成された第１と第２のトレンチを有する第１の絶縁層と、前記第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、前記第１のトレンチの側壁と底部に沿って、前記ゲート絶縁膜を介して設けられた第１の金属層と、前記第２のトレンチの側壁と底部に沿って、前記ゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、前記第２の金属層上に内張りされたアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層と、前記ゲート絶縁膜を挟む前記ｎ型半導体領域とｐ型半導体領域に、夫々形成された第１と第２のソース／ドレイン領域とを具備し、前記第１のソース／ドレイン領域がｐ型高濃度不純物領域であり、前記第２のソース／ドレイン領域がｎ型高濃度不純物領域であり、前記金属元素が前記第２のゲート絶縁膜中に存在することを特徴とする。また、本発明の半導体装置の第２は、半導体基板と、前記半導体基板の主面に互いに離隔して形成されたｎ型半導体領域とｐ型半導体領域と、前記半導体基板上に形成され、前記ｎ型半導体領域とｐ型半導体領域とを露出するように夫々形成された第１と第２のトレンチを有する第１の絶縁層と、前記第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、前記第１のトレンチの側壁と底部に沿って、前記ゲート絶縁膜を介して設けられた第１の金属層と、前記第２のトレンチの側壁と底部に沿って、前記ゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、前記第２の金属層上に内張りされたアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層と、前記ゲート絶縁膜を挟む前記ｎ型半導体領域とｐ型半導体領域に、夫々形成された第１と第２のソース／ドレイン領域と、を具備し、前記第１と第２のソース／ドレイン領域が第１と第２のソース／ドレイン電極であり、前記金属元素が前記第２のゲート絶縁膜中に存在することを特徴とする。
【０００６】
本発明の半導体装置の第３は、半導体基板と、前記半導体基板の主面に互いに離隔して形成されたｎ型半導体領域とｐ型半導体領域と、前記ｎ型半導体層領域上に形成された第１のゲート絶縁膜と、前記ｐ型半導体層領域上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の金属層と、前記第２のゲート絶縁膜上に、１モノレイヤー以上で１．５ｎｍ以下の厚さに形成された第２の金属層と、前記第２の金属層上に形成されたアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層と、前記第１のゲート絶縁膜を挟む前記ｎ型半導体領域に形成された第１のソース／ドレイン領域と、前記２のゲート絶縁膜を挟む前記ｐ型半導体領域に形成された第２のソース／ドレイン領域とを具備し、前記第１のソース／ドレイン領域がｐ型高濃度不純物領域であり、前記第２のソース／ドレイン領域がｎ型高濃度不純物領域であり、前記金属元素が前記第２のゲート絶縁膜中に存在することを特徴とする。また、本発明の半導体装置の第４は、半導体基板と、前記半導体基板の主面に互いに離隔して形成されたｎ型半導体領域とｐ型半導体領域と、前記ｎ型半導体層領域上に形成された第１のゲート絶縁膜と、前記ｐ型半導体層領域上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の金属層と、前記第２のゲート絶縁膜上に、１モノレイヤー以上で１．５ｎｍ以下の厚さに形成された第２の金属層と、前記第２の金属層上に形成されたアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層と、前記第１のゲート絶縁膜を挟む前記ｎ型半導体領域に形成された第１のソース／ドレイン領域と、前記２のゲート絶縁膜を挟む前記ｐ型半導体領域に形成された第２のソース／ドレイン領域と、を具備し、前記第１と第２のソース／ドレイン領域が第１と第２のソース／ドレイン電極であり、前記金属元素が前記第２のゲート絶縁膜中に存在することを特徴とする。
【０００７】
本発明の半導体装置の製造方法の第１は、素子分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の、前記ｎ型半導体層領域に第１ダミーゲートを形成するとともに、前記ｐ型半導体領域に第２ダミーゲートを形成する工程と、前記第１ダミーゲートの両側の前記ｎ型半導体領域に、ｐ型高濃度不純物領域からなる第１のソース／ドレイン領域を形成する工程と、前記第２ダミーゲートの両側の前記ｐ型半導体領域に、ｎ型高濃度不純物領域からなる第２のソース／ドレイン領域を形成する工程と、前記ｎ型半導体領域及び前記ｐ型半導体領域を覆うように、前記第１及び第２ダミーゲートの側部に絶縁膜を形成する工程と、前記第１及び第２ダミーゲートを除去することにより、前記絶縁層に第１及び第２のトレンチを形成する工程と、前記第１及び第２のトレンチの少なくとも底部に、第１と第２のゲート絶縁膜を夫々形成する工程と、前記第１のゲート絶縁膜上に第１の金属層を、前記第２のゲート絶縁膜上に第２の金属層を、1モノレイヤー以上１．５ｎｍ以下の厚さで夫々形成する工程と、前記ｎ型半導体領域の前記第１の金属層をマスクしつつ、前記ｐ型半導体領域の前記第２の金属層上に、アルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくともいずれか１つを含む第３の金属層を形成し、前記金属元素を前記第２のゲート絶縁膜中に存在させる工程とを有することを特徴とする。また、本発明の半導体装置の製造方法の第２は、素子分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の、前記ｎ型半導体層領域に第１ダミーゲートを形成するとともに、前記ｐ型半導体領域に第２ダミーゲートを形成する工程と、前記第１ダミーゲートの両側の前記ｎ型半導体領域に、第１のソース／ドレイン電極を形成する工程と、前記第２ダミーゲートの両側の前記ｐ型半導体領域に、第２のソース／ドレイン電極を形成する工程と、前記ｎ型半導体領域及び前記ｐ型半導体領域を覆うように、前記第１及び第２ダミーゲートの側部に絶縁膜を形成する工程と、前記第１及び第２ダミーゲートを除去することにより、前記絶縁層に第１及び第２のトレンチを形成する工程と、前記第１及び第２のトレンチの少なくとも底部に、第１と第２のゲート絶縁膜を夫々形成する工程と、前記第１のゲート絶縁膜上に第１の金属層を、前記第２のゲート絶縁膜上に第２の金属層を、1モノレイヤー以上１．５ｎｍ以下の厚さで夫々形成する工程と、前記ｎ型半導体領域の前記第１の金属層をマスクしつつ、前記ｐ型半導体領域の前記第２の金属層上に、アルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくともいずれか１つを含む第３の金属層を形成し、前記金属元素を前記第２のゲート絶縁膜中に存在させる工程と、を有することを特徴とする。
【０００８】
本発明の半導体装置の製造方法の第３は、素子分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の前記ｎ型半導体層領域及び前記ｐ型半導体領域上に、第１と第２のゲート絶縁膜を夫々形成する工程と、前記第１と第２のゲート絶縁膜上に、第１の金属層と第２の金属層を1モノレイヤー以上で１．５ｎｍ以下に夫々形成する工程と、前記ｎ型半導体領域の前記第１の金属層をマスクしつつ、前記ｐ型半導体領域の前記第２の金属層上に、アルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層を形成する工程と、前記第１のゲート絶縁膜、第１のｌ金属層と、第２のゲート絶縁膜、第２、第３の金属層とを加工し、第１と第２のゲート電極を夫々加工する工程と、前記第１と第２のゲート電極を夫々挟む前記ｎ型半導体領域とｐ型半導体領域に、第１と第２のソース／ドレイン領域を形成する工程とを有し、前記第１と第２のソース／ドレイン領域を形成する工程は、前記第１のゲート電極を挟む前記ｎ型半導体領域にｐ型不純物を導入する工程と、前記第２のゲート電極を挟む前記ｐ型半導体領域にｎ型不純物を導入する工程と、前記ｎ型、ｐ型不純物を活性化させるとともに、前記金属元素を第２のゲート絶縁膜中に拡散させる熱処理を行う工程とを有することを特徴とする。また、本発明の半導体装置の製造方法の第４は、素子分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体基板の前記ｎ型半導体層領域及び前記ｐ型半導体領域上に、第１と第２のゲート絶縁膜を夫々形成する工程と、前記第１と第２のゲート絶縁膜上に、第１の金属層と第２の金属層を1モノレイヤー以上で１．５ｎｍ以下に夫々形成する工程と、前記ｎ型半導体領域の前記第１の金属層をマスクしつつ、前記ｐ型半導体領域の前記第２の金属層上に、アルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む第３の金属層を形成する工程と、前記第１のゲート絶縁膜、第１の金属層と、第２のゲート絶縁膜、第２、第３の金属層とを加工し、第１と第２のゲート電極を夫々加工する工程と、前記第１と第２のゲート電極を夫々挟む前記ｎ型半導体領域とｐ型半導体領域に、第１と第２のソース／ドレイン領域を形成する工程と、を有し、前記第１と第２のゲート電極を形成する工程の後、前記第１と第２のソース／ドレイン領域を形成する工程の前に、前記金属元素を第２のゲート絶縁膜中に拡散させる熱処理工程を具備し、前記第１と第２のソース／ドレイン領域が第１と第２のソース／ドレイン電極であることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メタルゲート電極を用いたｎチャネル型ＭＩＳトランジスタを含む半導体装置において、低い閾値電圧のｎチャネル型ＭＩＳトランジスタが実現され、容易なプロセスでこれを製造できる製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について説明する。
【００１１】
（第１の実施形態）
図1は、本発明の第１の実施形態に係るＣＭＯＳ半導体装置の断面図である。Ｓｉ基板１の表面領域には、ｎ型半導体領域４とｐ型半導体領域５が設けられ、それぞれの領域にｐチャネル型ＭＩＳＦＥＴ１２、ｎチャネル型ＭＩＳＦＥＴ１３が形成されている。前記ｎ型及びｐ型半導体領域４，５は、所謂ウエルとして形成される。
【００１２】
ｎ型及びｐ型半導体領域４，５の表面上には、例えばＨｆＳｉＯＮといった高誘電率（high-k）ゲート絶縁膜７及び７´が形成されている。ｎ型半導体領域のゲート絶縁膜７上及びｐ型半導体領域上のゲート絶縁膜7´の上には、ＴａＣxからなるゲート電極８及びＴａＣxを母体とするゲート電極８´が１モノレイヤー以上１．５ｎｍ以下に、夫々形成されている。ゲート電極８´やゲート絶縁膜７´はアルカリ土類金属元素、III族元素（例えば、Ｓｃ、Ｙ、ランタノイド、アクチノイド）に属する元素を含有していてもよい。
【００１３】
また、本実施形態においてゲート絶縁膜に接する形で形成されるゲート電極層を「下層ゲート電極」と記載することとする。なお、ここでゲート絶縁膜７及び７´、ゲート電極８及び８´と記載したのは、後の工程により結果的にｎ型半導体領域上の下層ゲート電極とｐ型半導体領域上の下層ゲート電極及びゲート絶縁膜に違いが生じる可能性があるためであり、ｎ型、ｐ型半導体領域上に夫々別々にゲート絶縁膜や下層ゲート電極を形成するプロセスを必要とするものではない。
【００１４】
ゲート電極８´の上には、アルカリ土類金属元素、III族元素（例えば、Ｓｃ、Ｙ、ランタノイド、アクチノイド）の少なくともいずれが１つの金属元素の単体、窒化物、炭化物、あるいは酸化物を含む層９が形成されている。トランジスタ形成工程を経ることでこの金属元素を含む層９から、ｐ型半導体領域５の下層ゲート電極８´中やゲート絶縁膜７´中にアルカリ土類金属元素、Ｓｃ、Ｙ、ランタノイド、アクチノイドに属する元素が拡散する可能性があるが、本実施形態の効果を得るために、ｐ型半導体領域５の下層ゲート電極８´中やゲート絶縁膜７´中へのアルカリ土類金属元素、Ｓｃ、Ｙ、ランタノイド、アクチノイドに属する元素の拡散が、必ずしも必要なわけではない。
【００１５】
ｎ型半導体領域４上のゲート電極８及びｐ型半導体領域上の層９の上には、さらにＴｉＮx 、ＴａＣx 、Ｗなどの高融点金属やポリシリコン、若しくはこれらの積層構造からなる層１０が形成されている。なお、参照番号６は側壁絶縁膜、１１は層間絶縁膜、１９はＳＴＩ（shallow trench isolation）による素子分離領域である。以上のように、第１の実施形態の半導体装置は、所謂ゲートリプレースメントプロセス（ゲート作り替えプロセス）にて形成したデバイス特有の構造を持つ。
【００１６】
図２は、ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０℃のフォーミングガスアニールを施して作製されたＭＩＳキャパシタのＣＶ特性と、ＴａＣ／Ｙ，ＥｒまたはＴｂ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０℃のフォーミングガスアニールを施して作製されたＭＩＳキャパシタのＣＶ特性とを比較したものである。ゲート電極中にＹ，Ｅｒ若しくはＴｂからなる層を形成した場合には、ゲート電極がＴａＣ単層からなる場合に比べＣＶが負方向に４００ｍＶ程度シフトする。すなわち、フラットバンド電圧Ｖｆｂが−４００ｍＶ程変調される。
【００１７】
図３は、Ｅｒ、ＹまたはＹｂを積層することによって得られる、Ｖｆｂシフト量のＨｆＳｉＯＮ膜厚依存性を示したものである。Ｖｆｂシフト量は以下の式
ΔVfb=(Vfb(TaC/Y, Er or Tb/TaC/HfSiON/Si))−(Vfb(TaC/HfSiON/Si)) 
で表わされる。
【００１８】
図３に依れば、ＨｆＳｉＯＮ膜厚にかかわらず、−４００ｍＶ程度のＶｆｂ変調が、Ｙ、ＥｒもしくはＴｂ積層により得られており、ゲート電極の仕事関数φeffが、３〜３．５ｅＶほどの低い仕事関数を有する希土類元素Ｙ、Ｅｒ若しくはＴｂによって４００ｍＶ程度低い方向に変調されたことを示している。このようにφeff変調を得るには、希土類元素はゲート絶縁膜／ゲート電極界面から、ある程度近い距離にあるゲート電極中に存在することが必要である。
【００１９】
図４は、Ｅｒ積層によるＶｆｂ変調量を、下層ゲート電極として形成したＴａＣx層の膜厚に対してプロットしたものである。下層ゲートＴａＣx層が１．５ｎｍ以下の領域でφeff変調量が急激に増加しており、希土類元素がゲート絶縁膜／ゲート電極界面から１．５ｎｍ以内の距離にあるゲート電極中に存在することにより、十分なφeff低下効果が得られることが分かる。すなわち、希土類元素を含む層が、１．５ｎｍ以下のＴａＣx上に形成されていれば、本実施形態の効果を得ることができる。
【００２０】
上記の効果を得る手段としては、本実施形態のように薄い下層ＴａＣx上に希土類元素からなる層を形成する方法のみでなく、ゲート絶縁膜表面上に直接希土類元素を含む金属層を形成する方法も挙げられるが、ｎチャネル型ＭＩＳＦＥＴの閾値電圧低減効果を有する希土類含有層は、ｐチャネル型ＭＩＳＦＥＴにおいて存在してはならず、そのため、ｐチャネル型ＭＩＳＦＥＴ領域の希土類含有層剥離工程を要する。ゲート絶縁膜表面の剥離工程は、ゲート絶縁膜の変質を引き起こし、電気特性に多大な影響を及ぼす危険性がある。
【００２１】
これに比べ、下層メタルゲート上の希土類含有層剥離は、ゲート絶縁膜に接することの無い工程であるため、電気特性に対する影響が少なく、プロセス上の困難度が低い。その意味で、本実施形態の半導体装置は望ましい構造を有する。
【００２２】
また、このプロセスメリットを得るためには、下層ゲート電極はゲート絶縁膜上に連続膜として存在していればよく、その意味で1モノレイヤー以上あればよい。また、ここでは下層ゲート電極８、８´としてＴａＣxを用いて説明したが、他のメタルゲート材料でも同様の効果を得ることが出来る。しかしながら、ゲート絶縁膜７、７´が剥離工程に曝されないというプロセスメリットを得るためには、下層ゲート電極８，８´はウェット剥離工程に耐性があることが求められる。ＴａＣxは金属の中でも最も難溶解性の材料の1つである。この点で、下層ゲート電極としてＴａＣxは望ましい。
【００２３】
ところで、前述のように、アルカリ土類金属元素、III族元素（Ｓｃ、Ｙ、ランタノイド、アクチノイド）の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む層９は、これら金属元素以外に、例えばＳｉ，Ｃ，Ｎ，Ｏといった非金属元素を含んでいてもよい。然しながら、層９として金属元素とＳｉを含む層を、下層ゲート電極としてＴａＣx を用いる場合、金属元素とＳｉとの結合エネルギーよりも、金属元素とＣとの結合エネルギーが大きいために、層９中においてＳｉと結合していた金属元素が、下層ゲート電極であるＴａＣx 中の余剰なＣと結合し直すことによって、Ｓｉ層が析出する虞がある。Ｓｉ層は半導体であり、ゲート電極の抵抗増大を招く。そのため、下層ゲート電極がＴａＣx からなる場合、層９はＳｉを含まないものが望ましい。
【００２４】
なお、金属元素とＮの結合エネルギーや、金属元素とＯの結合エネルギーは、金属元素とＣの結合エネルギーよりも大きいため、層９がＮとＯを含んでいても層９の金属元素とＮ若しくはＯとの結合が、下層ＴａＣx 中の余剰Ｃとの結合にとって代わられることはない。また、Ｃは希土類金属との結合エネルギーがＳｉのそれより大きく、安定な金属化合物を形成する。
【００２５】
また、この効果はＹ、ＥｒもしくはＴｂといった元素に限り得られるものではなく、ランタノイド、アクチノイド及びアルカリ土類金属元素を含む層が、下層ゲートＴａＣx層上に形成されていればよい。図５に、ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ及びＴａＣ／希土類金属／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０℃のフォーミングガスアニールを施した場合の、ゲート電極のＶfbを示す。Ｅfは用いたＳｉ基板のフェルミエネルギーである。Ｙ，Ｅｒ若しくはＴｂ以外の希土類元素でも、Ｖfb低下効果が得られることがわかる。
【００２６】
なお、理由は後述するが、本実施形態に示す構造による限り、すなわち、ゲート電極の仕事関数φeff低下に伴うＶfb低下効果によりｎチャネル型ＭＩＳトランジスタの閾値低減を得る場合、ゲートファーストプロセス（ゲート先作りプロセス）のように、ゲートスタック構造を１０００℃程度の高温環境に曝してはならない。そのため、本実施形態はリプレースメントゲートプロセスによって形成されていなければならず、その結果、図１に示すようにリプレースメントゲートプロセスに特有の構造を持つ。
【００２７】
また、本発明により−４００ｍＶ程度のＶｆｂ変調効果が得られるため、下層ゲートのＴａＣxの仕事関数が４．７ｅＶ以下であれば、ｎチャネル型ＭＩＳトランジスタに適した低いφeffを実現することが出来る。
【００２８】
図６は、ＴａＣxの組成と仕事関数との関係を示す図であるが、４．７ｅＶ以下の仕事関数を有するためには、ＴａＣxのＣ原子密度は８５atomic％以下であることが望ましい。
【００２９】
図７に、実際に本発明による効果が得られた、ＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ構造形成後に４５０℃のフォーミングガスアニールを施したサンプルの、断面ＴＥＭ像に示す。図７に記載した元素は、ＥＥＬＳ（Electron Energy Loss Spectroscopy）スペクトルやＥＤＸ（Energy Dispersive X-ray Analysis）によりその箇所に存在することが確認されている。
【００３０】
図８は、ＥＥＬＳ，ＥＤＸで確認されたＨｆ，Ｔａ，Ｏ，Ｅｒの深さ方向のプロファイルを示す。図８にあわせて示すＨＡＡＤＦ(high-angle annular dark field)の強度は、原子番号の二乗に比例するものであり、図７に示したＴＥＭ像におけるコントラストと対応している。ＨＡＡＤＦ強度と各元素のプロファイルの比較により、図７のＴＥＭ像に記載した元素とその箇所との対応が確認される。
【００３１】
また、ＥＥＬＳ測定では検出できない微量の元素は、ＳＩＭＳ分析による検出することが可能である。図９に、実際に本発明による効果が得られた、ＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ構造形成後に、４５０℃のフォーミングガスアニールを施したサンプルにおけるＥｒプロファイルを、ＳＩＭＳ分析によって調べた結果を示す。
【００３２】
ここでは、Ｓｉ基板を剥離し、ＨｆＳｉＯＮ／Ｓｉ界面ＳｉＯ2層側から分析する所謂バックサイドＳＩＭＳ（Back-side-SIMS）を用いた。下層ＴａＣ電極上に形成されたＥｒ層からＥｒが拡散し、下層ＴａＣ中やＨｆＳｉＯＮ中にもＥｒが存在する。このように、ゲートスタック構造中の希土類元素や、アルカリ土類元素は、ＴＥＭ−ＥＥＬＳや裏面ＳＩＭＳといった方法により検出可能である。
【００３３】
本実施形態の半導体装置の製造方法は、トランジスタ製造に所謂リプレースメントゲートプロセスを用い、その製造工程を図１０乃至図１４に示す。まず、図１０に示すように、半導体基板１に、ＳＴＩ構造の素子分離層１９によって分離されたｎ型ウエル領域４及びｐ型ウエル領域５を形成する。続いて、ｎ型ウエル領域４及びｐ型ウエル領域５にそれぞれダミーゲート（図示せず）を形成し、上記ダミーゲートをマスクとして、ｎ型ウエル領域４にｐ型不純物を注入してｐ型エクステンション層３を形成するとともに、ｐ型ウエル領域５にｎ型不純物を注入してｎ型エクステンション層３´を形成する。
【００３４】
その後、上記ダミーゲートの側部にサイドウオール層６を形成する。そしてダミーゲート及びサイドウオール層１３をマスクとしてｎ型ウエル領域４にｐ型不純物を注入してｐ型拡散層２を形成するとともに、ｐ型ウエル領域５にｎ型不純物を注入してｎ型拡散層２´を形成する。
【００３５】
続いて、層間絶縁膜１１を堆積し、この層間絶縁膜１１を平坦化する。その後、上記ダミーゲートを除去することにより図１０に示す構造を得る。図１０から分かるように、ダミーゲートが除去された後に、溝１７が形成される。なお、拡散層２，２´上にサリサイド層が形成されていてもよい。
【００３６】
次に、図１１に示すように、例えばＭＯＣＶＤ（metal organic chemical vapor deposition）法により、ゲート絶縁層７を形成する。ここでは、ゲート絶縁層７としてＨｆＳｉＯＮを用いる。次に、図１２に示すように、例えば、スパッタ法やＣＶＤ法などの成膜方法を用いて、ゲート絶縁層７上に下層ゲート電極８を１モノレイヤー以上１．５ｎｍ以下に形成する。ここではスパッタ法によりＴａＣx 層を１．５ｎｍ形成する。
【００３７】
次に、図１３に示すように、ｎ型半導体領域４上に酸化シリコンからなるマスク材１８を形成する。その後、スパッタ法やＣＶＤ法などの成膜方法を用いて、下層ゲート電極８上及びマスク１８上にアルカリ土類金属元素、III族元素（Ｓｃ、Ｙ、ランタノイド、アクチノイド）の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む層９を形成し、リフトオフ法によりマスク材１８とともにマスク材１８上の層９を剥離する。これにより図１４に示す構造を得る。
【００３８】
その後は、ｎ型半導体領域上の露出された下層ゲート電極８上及び層９上に、ＴａＣｘ、Ｗ、ＴｉＮｘなどの高融点金属やポリシリコン電極、若しくはこれらの積層構造からなる上層ゲート電極１０を、溝１７を埋め込むように堆積して形成する。ここでは、ＴａＣx層をスパッタ法により形成する。この後、通常の化学機械研磨（ＣＭＰ）プロセスによって、上層ゲート電極１０を平坦化することにより図１に示す構造を得る。前述のように、ｐ型半導体領域５上のゲート絶縁膜７や下層ゲート電極８には、その後のトランジスタ形成プロセス時に経る熱工程により、層９から拡散した金属が含まれる可能性がある。
【００３９】
以上、第１の実施形態に依れば、ｎチャネル型ＭＩＳトランジスタの下層ゲート電極上にアルカリ土類金属元素、III族元素（Ｓｃ、Ｙ、ランタノイド、アクチノイド）の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含む金属層を設けることにより、プロセス上の困難性が少ない製造方法にて、低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現することが可能になる。
【００４０】
（第１の変形例）
第１の実施形態では、ソース／ドレイン領域として高濃度不純物拡散層を用いる場合について説明したが、無論、ソース／ドレイン領域としてソース／ドレイン電極を用いる所謂ショットキートランジスタでもかまわない。
【００４１】
ソース／ドレイン電極の金属材料としては、例えば、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、希土類シリサイド等の単体、化合物もしくは積層などが用いられる。
【００４２】
形成方法としては、ゲート電極を挟むＳｉ領域上にＮｉ，Ｐｔ，Ｃｏ，希土類等の金属層を堆積させた後に、熱処理（例えば、３００℃以上６００℃以下程度）を行い、シリサイド化させる方法が一般的である。
【００４３】
なお、ソース／ドレイン電極とＳｉ領域との界面に不純物が偏析していてもかまわない。不純物の偏析はシリサイド化の前若しくは後に不純物を導入させることにより行なう。
【００４４】
（第２の実施形態）
図１５は、本発明の第２の実施形態に係る半導体装置の断面図である。半導体基板としてのＳｉ基板1の表面領域には、ｎ型半導体領域４とp型半導体領域５が設けられ、それぞれの領域にｐチャネル型ＭＩＳＦＥＴ１２、ｎチャネル型ＭＩＳＦＥＴ１３が形成されている。前記ｎ型、ｐ型半導体領域４，５は、所謂ウエルとして形成される。
【００４５】
ｎ型半導体領域４の表面上には、例えばＨｆＳｉＯＮといったhigh-kゲート絶縁膜７が、p型半導体領域５の表面上には、例えばＨｆＳｉＯＮといったhigh-kゲート絶縁膜を母体とし、アルカリ土類金属元素、Ｓｃ、Ｙ、ランタノイド、アクチノイドの少なくともいずれか１つの金属元素を含むゲート絶縁膜７´が形成されている。
【００４６】
なお、ここでゲート絶縁膜７及び７´と記載したのは、後の工程により結果的にｎ型半導体領域のゲート絶縁膜とp型半導体領域のゲート絶縁膜に違いが生じるためであり、ｎ型、p型半導体領域にそれぞれ別々にゲート絶縁膜を形成するプロセスを必要とするものではない。
【００４７】
ｎ型半導体領域上のゲート絶縁７の上には、例えばＴａＣxからなる下層ゲート電極８が形成されており、p型領域上のゲート絶縁膜7´の上には、例えばＴａＣxを母体とするゲート電極８´が形成されている。ここでゲート絶縁膜８及び８´と記載したのは、後の工程により結果的にｎ型半導体領域の下層ゲート電極とp型半導体領域の下層ゲート電極に違いが生じる可能性があるためであり、ｎ、p型半導体領域にそれぞれ別々に下層ゲート電極を形成するプロセスを必要とするものではない。
【００４８】
p型半導体領域領域のゲート電極８´上にはアルカリ土類金属元素、Ｓｃ、Ｙ、ランタノイド、アクチノイドの少なくともいずれが１つの金属元素を含むゲート電極９が形成されている。ゲート電極８及びゲート電極９の上には、さらに、ＴａＣx、Ｗなどの高融点金属やポリシリコン電極もしくは、これらの積層構造による上層ゲート電極１０が形成されている。
【００４９】
図１６は、ＴａＣｘ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に１０００℃アニールを施し、その後さらに４５０℃のフォーミングガスアニールを施したＭＩＳキャパシタのＣＶ特性と、ＴａＣｘ／Ｙ／ＴａＣｘ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に１０００℃アニールを施し、その後さらに４５０℃のフォーミングガスアニールを施したＭＩＳキャパシタのＣＶ特性とを比較したものである。Ｙからなる層を２つのＴａＣｘ層で挟んでゲート電極を形成した場合には、形成しない場合（ＴａＣｘ）に比べＣＶが負方向に２５０ｍＶ程度シフトする。すなわち、フラットバンド電圧Ｖｆｂが−２５０ｍＶ程変調される。
【００５０】
図１７は、ゲート電極中にＹを介在させることによって得られるＶfbシフト量の、ＨｆＳｉＯＮ膜厚依存性を示したものである。ここで、Ｖfbシフト量＝ΔＶfbは、以下の式
ΔVfb=(Vfb(TaCx/Y /TaCx/HfSiON/Si))−(Vfb(TaCx/HfSiON/Si))
で表わされる。
【００５１】
前述の４５０℃のフォーミングガスアニールのみを施したＭＩＳキャパシタの結果と異なり、ＨｆＳｉＯＮが薄い場合に得られるＶfbシフトは、ＨｆＳｉＯＮが厚い場合には得られない。これは、ＨｆＳｉＯＮが薄い場合に得られるＶfbシフトが、φeff変化によるものではなく、ＨｆＳｉＯＮ／界面層との界面近傍若しくはそれよりＳｉ基板側、すなわちゲート絶縁膜構造中の、Ｓｉ基板とゲート絶縁膜との界面からの距離が、少なくとも１ｎｍ以下の領域内にＹが存在することによるものであることを示している。これは下層ゲートＴａＣx層上に形成されたＹが高温熱処理により拡散することにより得られる。
【００５２】
図１８は、ＴａＣｘ／Ｅｒ／ＴａＣｘ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０〜１０００℃のアニールを施した場合のＶfbのＨｆＳｉＯＮ依存性について示したものである。熱処理温度が４５０〜９００℃までは、ＶfbがＨｆＳｉＯＮ膜厚によらず上昇しており、これはＹ積層によるφeff低下効果が低減してしまうことを意味する。これが、前述した、第１の実施形態が高温環境に曝されないリプレースメントゲートプロセスにより形成されねばならない理由である。
【００５３】
一方１０００℃アニール後には、ＨｆＳｉＯＮが薄いときのみ再度Ｖfbが低下しており、これは、前述したように、高温熱処理によるＥｒのＨｆＳｉＯＮ／界面層の界面近傍若しくはそれよりＳｉ基板側への拡散が、新たなＶfb低下をもたらすことを示す結果である。
【００５４】
この効果を得る方法としては、本実施形態のように下層ＴａＣx上にＹからなる層を形成し、後の熱処理によりＹを拡散させる方法のみでなく、ゲート絶縁膜表面上に直接希土類元素からなる層を形成し、そこから希土類元素を拡散させる方法、若しくはゲート絶縁膜中に、もともと希土類元素からなる層を形成する方法があげられるが、ｎチャネル型ＭＩＳＦＥＴの閾値電圧低減効果を有する希土類層は、ｐチャネル型ＭＩＳＦＥＴにおいて存在してはならず、そのため、ｐチャネル型ＭＩＳＦＥＴ領域の希土類層剥離工程を要する。ＨｆＳｉＯＮ中やＨｆＳｉＯＮ表面の剥離工程は、電気特性に多大な影響を及ぼす危険性があり、製造プロセス上困難度が非常に高い。
【００５５】
これに比べ、下層メタルゲート上の希土類層を剥離する工程は、電気特性に対する影響が少ないため、プロセス上の困難度が低い。そのため、下層ＴａＣx上に希土類元素からなる層が形成されており、その層から希土類元素が絶縁膜構造中に拡散しているデバイスが最も望ましく、その意味で、本実施形態は、結果的に図１５に示す構造となる。また、このプロセスメリットを得るためには、下層ゲート電極はゲート絶縁膜上に連続膜として存在していればよく、１モノレイヤー以上あればよい。
【００５６】
また、ここでは下層ゲート電極としてＴａＣxを用いて説明したが、他のメタルゲート材料でも同様の効果を得ることが出来る。しかしながら、ゲート絶縁膜が剥離工程に曝されないというプロセスメリットを得るためには、下層ゲート電極はウェット剥離工程に耐性があることが求められる。ＴａＣxは金属の中でも最も難溶解性の材料の1つであり、この点で、下層ゲート電極としてＴａＣxは望ましい。
【００５７】
図１９は、ＴａＣｘ／Ｅｒ／ＴａＣｘ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃のアニールと、それに続く４５０℃のフォーミングガスアニールを施した場合のＥｒ積層によるＶfb変調量（Vfb(TaC/Er/TaC)-Vfb(TaC)）を、ＨｆＳｉＯＮ直上に下層ゲート電極として形成したＴａＣの膜厚に対してプロットしたものである。下層ＴａＣ層が１．５ｎｍ以下の膜厚になると、Ｖfb変調量が臨界的に増大しており、下層ＴａＣ層が１．５ｎｍ以下であれば、希土類元素がＨｆＳｉＯＮ／界面層との界面近傍若しくはそれよりＳｉ基板側まで拡散によって十分な量に到達することを示している。すなわち、希土類元素を含む層が、１．５ｎｍ以下のＴａＣx上に形成されていれば、本実施形態の効果を得ることができる。
【００５８】
以上ではＴａＣx層上に形成される層として、ＹやＥｒからなる層を用いて説明したが、本実施形態の効果はこれに限られるものではなく、ランタノイド、アクチノイド及びアルカリ土類金属元素のうちいずれか１つを含む層がＴａＣx層上に形成されていればよい。
【００５９】
図２０に、ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ、及びＴａＣ/希土類金属若しくはアルカリ土類金属原子を含む層／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃アニールと、それに続く４５０℃のフォーミングガスアニールを施して作製されたＭＩＳキャパシタで得られたＶｆｂを示す。Ｅｆは用いたＳｉ基板のフェルミエネルギーである。ＹもしくはＥｒ以外の希土類元素を積層した場合でも、φeff低下効果が得られていることが分かる。
【００６０】
なお、Ｙｂ若しくはＭｇの場合には、他の元素に比べφeff低下効果が大きい。これは、ＹｂやＭｇが拡散しやすい元素であり、Vfb低下効果を齎しているＨｆＳｉＯＮ／界面層との界面近傍若しくはそれよりＳｉ基板側の、希土類元素若しくはアルカリ土類金属元素の量が多くなるためであると思われる。
【００６１】
また、本実施形態により−２５０ｍＶ以上のＶfb変調効果が得られるため、下層ゲート電極の仕事関数が４．５５ｅＶ以下であれば、ｎチャネル型ＭＩＳＦＥＴに適した低いφeffに相当するＶfbを実現することが出来る。図６に示したＴａＣxの組成と仕事関数との関係より、４．５５ｅＶ以下の仕事関数を有するためには、ＴａＣxのＣ原子密度は６５atomic％以下であることが望ましいといえる。
【００６２】
なお、図２１は、実際に本実施形態による効果が得られたＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ構造形成後に、１０００℃アニールとそれに続く４５０℃のフォーミングガスアニールを施したサンプルの断面ＴＥＭ像である。
【００６３】
図２１に記載した元素は、図２２に示すＥＥＬＳ、ＥＤＸ及びＨＡＡＤＦの測定データにより、その箇所に存在することが確認されている。また、図２３及び図２４に、ＴａＣ／希土類金属／ＴａＣ／ＨｆＳｉＯＮ構造形成後に、１０００℃アニールとそれに続く４５０℃のフォーミングガスアニールを施すことで得た、実際にＶfb低下効果が得られたサンプルのバックサイドＳＩＭＳにより判明した希土類元素のプロファイルを、希土類元素がＥｒ及びＹｂの場合について示す。
【００６４】
これにより、Ｅｒ及びＹｂは、ＨfＳｉＯＮ／ＳｉＯ2界面近傍に偏析していることが分かる。また、ＨｆＳｉＯＮ／ＳｉＯ2界面近傍のＥｒの強度は、ＴａＣx 層上のＥｒ層の強度の４．５％程度であるのに対し、ＨｆＳｉＯＮ／ＳｉＯ2界面近傍のＹｂの強度は、ＴａＣ層上のＹｂ層の強度の１０％程度である。これは、Ｙｂの方が拡散が速いために、より多くの量がＨｆＳｉＯＮ／ＳｉＯ2界面近傍に存在することを示しており、これが前述のようにＹｂで特に大きなＶｆｂ低下効果が得られることの一因であると考えられる。このように、ゲートスタック構造中の希土類元素や、アルカリ土類金属元素は、ＴＥＭ−ＥＥＬＳ、ＥＤＸやＳＩＭＳといった分析により検出可能である。
【００６５】
図２５は、ＴａＣ／Ｙｂ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０℃、３０分のフォーミングガスアニール（ＦＧＡ）を施したＭＩＳキャパシタ及び、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのバックサイドＸＰＳ（Back-side XPS）分析により得られたＹｂ４ｄスペクトルである。バックサイドＸＰＳとは、Ｓｉ基板を除去後に、ＨｆＳｉＯＮ／Ｓｉ界面の界面層であるＳｉＯ2越しに行うＸＰＳ（X-ray Photoemission Spectroscopy）のことである。
【００６６】
図２５に示したスペクトルは、光電子検出角度（ＴＯＡ）が１５°の場合のものである。ＴＯＡ＝１５°という低い検出角度でのＸＰＳ測定は、サンプル表面（ここではＳｉ基板側）に非常に敏感であり、ゲート電極側の情報をほとんど含んでおらず、１０００℃アニールを施した場合に、Ｙｂ2Ｏ3のピーク面積が増加していることは、１０００℃アニールによりＹｂがＨｆＳｉＯＮ側へ、より拡散していることを示している。
【００６７】
また、Ｈｆ，Ｓｉ，Ｏ，Ｎ，Ｔａ及びＹｂのＸＰＳスペクトルピーク面積を、各元素の感度係数を用いて相対原子数に換算したところ、図２６に示す結果を得た。ゲート絶縁膜中の金属原子（Ｈｆ，Ｓｉ，Ｙｂ）数に対してＹｂ原子が占める割合は０．４atomic％程度である。前述のように、Ｙｂ積層サンプルでは他の希土類金属元素に比べても大きな４００ｍＶほどのＶfb変調が得られている。すなわち、他の希土類元素で確認されている２５０ｍＶ程度のＶfb変調を得るには、ゲートスタック絶縁膜に存在する希土類元素やアルカリ土類金属元素が、ゲート絶縁膜中の金属元素に対して０．２５atomic％以上を占めていればよい。
【００６８】
次に、本実施形態の半導体装置の製造方法を説明する。本製造方法は、トランジスタ製造に所謂ゲートファーストプロセス（ゲート先作りプロセス）を用いたものであるが、その製造工程を図２７〜２９に示す。
【００６９】
まず、図２７に示すように、半導体基板１に、ＳＴＩ構造の素子分離層１９によって分離されたｎ型半導体領域４及びｐ型半導体領域５にゲート絶縁膜７を形成し、その後ゲート絶縁膜７上に下層ゲート電極８を1モノレイヤー以上１．５ｎｍ形成する。ここでは、ゲート絶縁膜７としてＨｆＳｉＯＮをＭＯＣＶＤ法により、下層ゲート電極８としてＴａＣX をスパッタ法により形成する。
【００７０】
ここで、下層ゲート電極８の厚さを１．５ｎｍ以下と規定したのは、下層ゲート電極８が１．５ｎｍ以下でないと、１０００℃アニール後に本実施形態の効果が十分に得られないためである。これは、下層ゲート電極８が厚すぎるとランタノイド、アクチノイド及びアルカリ土類金属元素といった元素のゲート絶縁膜への拡散が阻害されてしまうためである。
【００７１】
次に、図２８に示すように、ｎ型半導体領域４上の下層ゲート電極８上に、酸化シリコンからなるマスク材１８を形成する。その後、スパッタ法やＣＶＤ法などの成膜方法を用いて、下層ゲート電極８上及びマスク材１８上にアルカリ土類金属元素、Ｓｃ、Ｙ、ランタノイド、アクチノイドに属する元素を含む層９を形成し、リフトオフ法によりマスク材１８とともにマスク材１８上の層９を剥離する。ここでは、スパッタ法によりＹからなる層９を形成する。これにより図２９に示す構造を得る。
【００７２】
その後は、ｎ型半導体領域上の露出された下層ゲート電極８上及び層９上に、ＴａＣx、ＴｉＮ，Ｗなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極１０を形成する。ここでは、ゲート電極１０としてＴａＣxをスパッタ法により堆積する。その後、リソグラフィー及びＲＩＥ等のエッチングにより、ゲート電極及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層３、３´、エクステンション領域２、２´、サイドウオール層６及び層間絶縁膜１１を形成し、最終的に図１５に示す構造を得る。なお、図１５において、ｐ型半導体領域５上のゲート絶縁膜及び下層ゲート電極をそれぞれ７´及び８´と記載したのは、ゲートスタック形成後の熱工程で、層９から拡散する金属原子が含有されることにより、ｎ型半導体基板５上のゲート絶縁膜及び下層ゲート電極を、それぞれ７及び８と違いが生じる、若しくは違いが生じる可能性があるためである。
【００７３】
以上、第２の実施形態によっても、ｎチャネル型ＭＩＳトランジスタの下層ゲート電極上にアルカリ土類金属元素、III族元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つをを設けることにより、プロセス上の困難性が少ない製造方法にて、低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現することが可能になる。
【００７４】
（第２の変形例）
第２の実施形態では、ソース／ドレイン領域として高濃度不純物拡散層を用いる場合について説明したが、無論、ソース／ドレイン領域としてソース／ドレイン電極を用いる所謂ショットキートランジスタでもかまわない。ソース／ドレイン電極の具体的構成については第１の変形例と同様である。
【００７５】
ここで、ソース／ドレイン電極の熱プロセスは通常６００℃以下であるため、２通りの実施方法が考えられる。第一は、ゲートファーストプロセスを採るものの、第１の実施形態で説明したゲート電極の仕事関数変調を利用して閾値電圧を低減する方法。第二は、第３の金属層形成後ソース／ドレイン電極前に熱処理を行い、ゲート絶縁膜中に拡散させた金属元素を利用して閾値電圧を低減する方法である。なお、このときの熱処理温度としては、１０００℃以上が好ましい。図１８に示すように、本効果が発現した温度が１０００℃だったためである。なお、上限としては、一般的なゲート絶縁膜／ゲート電極の耐熱性温度である１１００℃以下が適当である。
【００７６】
（第３の実施形態）
ｐチャネル型ＭＩＳＦＥＴの閾値低減方法として、high-kゲート絶縁膜中にＡｌを添加する方法が知られているが（例えば、K.L.Lee et al., VLSI Tech. Symp. P. 202(2006)、H-S. Jung et al., VLSI Tech. Symp. p.196 (2007)、M. Kadoshima et al., VLSI Tech. Symp. p.66 (2007)、P. Sivasubramani et al., VLSI Tech. Symp. p.68 (2007)、K. Iwamoto et al., VLSI Tech. Symp. p.70 (2007)）、本発明はこれらの技術と組み合わせた場合にも効果を得ることが可能である。第３の実施形態では、このような実施形態について説明する。
【００７７】
図３０は、第３の実施形態に係る半導体装置の断面図である。半導体基板としてＳｉ基板1の表面領域は、ｎ型半導体領域４とp型半導体領域５が設けられ、それぞれの領域にｐチャネル型ＭＩＳＦＥＴ１２、ｎチャネル型ＭＩＳＦＥＴ１３が形成されている。ｎ型、p型半導体領域４，５は、所謂ウエルとして形成される。
【００７８】
ｎ型半導体領域４の表面上には、例えば，ＨｆＳｉＯＮといったhigh-kゲート絶縁膜の一部、若しくは全体にＡｌを含有する７´´が、ｐ型半導体領域５の表面上には、例えばＨｆＳｉＯＮといったhigh-kゲート絶縁膜の一部若しくは全体にＡｌが添加された膜７´´´が形成されている。
【００７９】
なお、ここでゲート絶縁膜７´´及び７´´´と記載したのは、後の工程により結果的にｎ型半導体領域のゲート絶縁膜とｐ型半導体領域のゲート絶縁膜に違いが生じるためであり、ｎ型、ｐ型半導体領域にそれぞれ別々にゲート絶縁膜を形成するプロセスを必要とするものではない。
【００８０】
ｎ型半導体領域４上のゲート絶縁７´´の上には、例えばＴａＣｘからなる下層ゲート電極８が形成されており、ｐ型半導体領域５上のゲート絶縁膜７´´´の上には、例えばＴａＣｘを母体とするゲート電極８´が形成されている。ここでゲート絶縁膜８及び８´と記載したのは、後の工程により結果的にｎ型半導体領域４の下層ゲート電極とｐ型半導体領域５の下層ゲート電極に違いが生じる可能性があるためであり、ｎ型、ｐ型半導体領域にそれぞれ別々に下層ゲート電極を形成するプロセスを必要とするものではない。
【００８１】
ｐ型半導体領域５のゲート電極８´上にはアルカリ土類金属元素、III族元素（Ｓｃ、Ｙ、ランタノイド、アクチノイド）の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つを含むゲート電極９が形成されている。ゲート電極８´及びゲート電極９の上には、さらに、ＴａＣｘ、ＴｉＮもしくはＷなどの高融点金属やポリシリコン電極、若しくはこれらの積層構造によるゲート電極１０が形成されている。
【００８２】
図３１及び図３２にＴａＣ／ＨｆＳｉＯＮ／Ａｌ2Ｏ3／ＳｉＯ2／Ｓｉ構造及びＴａＣ／Ｙｂ／ＴａＣ／ＨｆＳｉＯＮ／Ａｌ2Ｏ3／ＳｉＯ2／Ｓｉ構造を形成した後に、１０００℃アニールと、それに続く４５０℃のフォーミングガスアニールを施して得たＭＩＳキャパシタのＣＶ特性の比較、及びＶｆｂ値の変化の様子を摸式的に示す。Ｅｆは用いたＳｉ基板のフェルミエネルギーである。
【００８３】
ゲート電極をＴａＣ／Ｙｂ／ＴａＣとする場合、ゲート電極がＴａＣ単層である場合に比べ、ＣＶ特性は負方向に６００ｍＶほどシフトする。ＨｆＳｉＯＮ／ＳｉＯ2界面近傍にＡｌを配すことによるＶｆｂ変調量は、正方向に２００ｍＶである為、ｐチャネル型ＭＩＳＦＥＴ閾値低減技術が施されている場合にも、Ｙｂによる４００ｍＶほどの負方向へのＶｆｂ変調効果が保たれていることが分かる。
【００８４】
ＨｆＳｉＯＮ／ＳｉＯ2界面近傍にＡｌを配する方法としては、high-kゲート絶縁膜／ＳｉＯ2界面にＡｌ2Ｏ3を挿入する方法や、high-kゲート絶縁膜上にＡｌ2Ｏ3を形成し、その後の熱工程によってＡｌを拡散させる方法があるが、通常は、ｎチャネル型ＭＩＳＦＥＴの閾値を増加させない為に、ｎチャネル型ＭＩＳＦＥＴの領域に形成されたＡＬ2Ｏ3を剥離する必要がある。しかしながら、本発明をｎチャネル型ＭＩＳＦＥＴ閾値低減方法として用いれば、このＡｌ２Ｏ３剥離工程を経ずとも、ｎチャネル型ＭＩＳＦＥＴの閾値を十分低くすることが出来る。
【００８５】
上記のように、第３の実施形態に依れば、ｐチャネル型ＭＩＳＦＥＴの閾値低減方法として、high-kゲート絶縁膜中にＡｌを添加する方法を用いた場合でも、ｎチャネル型ＭＩＳトランジスタの下層ゲート電極上にアルカリ土類金属元素、III族元素の内の少なくとも１つの金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つをを含む金属層を設けることにより、低い閾値電圧のＣＭＯＳ半導体装置を実現することが可能になる。
【００８６】
以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【００８７】
【図１】第１の実施例に関わるＣＭＯＳ半導体装置の断面図。
【図２】ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に４５０℃のフォーミングガスアニールを施したＭＩＳキャパシタのＣＶ特性と、ＴａＣ／Ｙ，Ｅｒ若しくはＴｂ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０℃のフォーミングガスアニールを施したＭＩＳキャパシタのＣＶ特性を比較した図。
【図３】４５０℃、３０分のフォーミングガスアニールを施した場合に、希土類金属層を形成することによって得られるＶbシフト量のＨｆＳｉＯＮ膜厚依存性を示す図。
【図４】４５０℃、３０分のフォーミングガスアニールを施した場合のＥｒ積層によるΔＶfbの下層ＴａＣ膜厚依存性を示す図。
【図５】ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に４５０℃のフォーミングガスアニールを施したＭＩＳキャパシタのＶfbと、ＴａＣ／希土類金属含有層／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのＶfbとに、用いたＳｉ基板のフェルミエネルギーＥｆを加えて比較した図。
【図６】ＴａＣxの仕事関数と組成との関係を示す図。
【図７】ＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタの断面ＴＥＭ像。
【図８】ＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタの断面ＴＥＭに、ＥＥＬＳ，ＥＤＸから判明した各元素の深さ方向分布及びＨＡＡＤＦ強度分布を示す図。
【図９】ＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのBack-side SIMS分析により判明したＥｒ，Ｔａ及びＳｉのプロファイル。
【図１０】第１の実施形態に係るＣＭＯＳ半導体装置製造工程を説明する為の断面図。
【図１１】図１０に続く工程における断面図。
【図１２】図１１に続く工程における断面図。
【図１３】図１２に続く工程における断面図。
【図１４】図１３に続く工程における断面図。
【図１５】第２の実施形態に係るＣＭＯＳ半導体装置の断面図。
【図１６】ＴａＣｘ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に１０００℃アニールを施し、その後さらに４５０℃のフォーミングガスアニールを施したＭＩＳキャパシタのＣＶ特性と、ＴａＣｘ／Ｙ／ＴａＣｘ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に１０００℃アニールを施し、その後さらに４５０℃のフォーミングガスアニールを施したＭＩＳキャパシタのＣＶ特性とを比較した図。
【図１７】１０００℃アニールと、それに続く４５０℃のフォーミングガスアニールを施した場合に、Ｅｒ層を形成することによって得られるＶfbシフト量の、ＨｆＳｉＯＮ膜厚依存性を示す図。
【図１８】ＴａＣｘ／Ｅｒ／ＴａＣｘ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０〜１０００℃のアニールを施した場合の、Ｅｒ積層によるΔＶfbのＨｆＳｉＯＮ依存性を示す図。
【図１９】１０００℃アニールと、それに続く４５０℃のフォーミングガスアニールを施した場合の、Ｅｒ積層によるΔＶfbの下層ＴａＣ膜厚依存性を示す図。
【図２０】ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのＶｆｂと、ＴａＣ／希土類金属、若しくはアルカリ土類金属含有層／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタの（Ｖｆｂ＋Ｅｆ）値を比較する図。
【図２１】ＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタの断面ＴＥＭ像。
【図２２】ＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタの断面ＴＥＭに、ＥＥＬＳ，ＥＤＸから判明した各元素の深さ方向分布及びＨＡＡＤＦ強度分布を示す図。
【図２３】ＴａＣ／Ｅｒ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのバックサイドＳＩＭＳ分析により判明したＥｒ、Ｔａ及びＳｉプロファイル。
【図２４】図２３と同様な、Ｙｂ、Ｔａ及びＳｉのプロファイル。
【図２５】ＴａＣ／Ｙｂ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタ及び、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのバックサイドＸＰＳ分析により得られたＹｂ４ｄスペクトル。
【図２６】ＴａＣ／Ｙｂ／ＴａＣ／ＨｆＳｉＯＮ／Ｓｉ構造を形成後に、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのバックサイドＸＰＳ分析により得られた、各元素のスペクトルのピーク面積を、各元素の感度係数を用いて相対原子数に換算した値。
【図２７】第２の実施形態に係るＣＭＯＳ半導体装置製造工程を説明するための断面図。
【図２８】図２７に続く工程における断面図。
【図２９】図２８に続く工程における断面図。
【図３０】第３の実施形態に係るＣＭＯＳ半導体装置の断面図。
【図３１】ＴａＣ／ＨｆＳｉＯＮ／Ａｌ2Ｏ3／ＳｉＯ2／Ｓｉ構造及びＴａＣ／Ｙｂ／ＴａＣ／ＨｆＳｉＯＮ／Ａｌ2Ｏ3／ＳｉＯ2／Ｓｉ構造を形成後に、１０００℃アニールとそれに続く４５０℃、３０分のフォーミングガスアニールを施したＭＩＳキャパシタのＣＶ特性。
【図３２】図３１のＭＩＳキャパシタの（Ｖｆｂ＋Ｅｆ）に対する、Ａｌ，Ｙｂの効果を説明する為の図。
【符号の説明】
【００８８】
１…Ｓｉ半導体基板
２、２´…拡散層
３、３´…エクステンション領域
４…n型半導体領域
５…p型半導体領域
６…サイドウオール層
７、７´…ゲート絶縁膜
８、８´…下層ゲート電極
９…アルカリ土類金属元素、Ｓｃ、Ｙ、ランタノイド、アクチノイドに属する元素を含む層
１０…上層ゲート電極
１１…層間絶縁膜
１２…ｐチャネルＭＩＳトランジスタ
１３…ｎチャネルＭＩＳトランジスタ
１８…マスク材
１９…ＳＴＩ（素子分離領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0005288789.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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