(57)【特許請求の範囲】
【請求項１】
巻芯部と、
前記巻芯部に複数ターン数でバイファイラ巻きされた第１及び第２のワイヤと、
前記巻芯部に複数ターン数でバイファイラ巻きされた第３及び第４のワイヤとを備え、
少なくとも１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転しており、
前記第１及び第２のワイヤは前記第３及び第４のワイヤの上から前記巻芯部に巻回され、
同一ターン内における前記第３及び第４のワイヤの相対的位置は、全ターン数にわたって同一である
ことを特徴とするコイル部品。
【請求項２】
前記巻芯部の中央近傍の１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転している
ことを特徴とする請求項１に記載のコイル部品。
【請求項３】
前記巻芯部の一端に最も近い１ターン又は前記巻芯部の他端に最も近い１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転している
ことを特徴とする請求項１に記載のコイル部品。
【請求項４】
前記巻芯部の一端に最も近い１ターン及び前記巻芯部の他端に最も近い１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転している
ことを特徴とする請求項３に記載のコイル部品。
【請求項５】
巻芯部並びに該巻芯部の両端に設けられた第１及び第２の鍔部を有し、基板上に設置されるドラム型コアと、
前記第１の鍔部の表面に設けられた第１乃至第３の端子電極と、
前記第２の鍔部の表面に設けられた第４乃至第６の端子電極と、
前記巻芯部に巻回された第３及び第４のワイヤと、
前記第３及び第４のワイヤの上から前記巻芯部に巻回された第１及び第２のワイヤとを備え、
前記第１のワイヤの一端及び前記第４のワイヤの他端は前記第３の端子電極に継線され、
前記第１のワイヤの他端は前記第５の端子電極に継線され、
前記第２のワイヤの他端は前記第２の端子電極に継線され、
前記第２のワイヤの一端及び前記第３のワイヤの他端は前記第４の端子電極に継線され、
前記第３のワイヤの一端は前記第１の端子電極に継線され、
前記第４のワイヤの一端は前記第６の端子電極に継線され、
少なくとも１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転している
ことを特徴とする表面実装型パルストランス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコイル部品及び表面実装型パルストランスに関し、特に、ドラムコアタイプのコイル部品及び表面実装型パルストランスに関する。
【背景技術】
【０００２】
パソコンなどの機器をＬＡＮや電話網などのネットワークに接続する場合、ケーブルを通して侵入するＥＳＤ(ElectroStatic Discharge，静電放電)や高電圧から機器を守る必要がある。そこで、ケーブルと機器の接続点を構成するコネクタにはパルストランスが用いられる。
【０００３】
従来用いられているパルストランスはドーナツ型の磁心（トロイダルコア）に一次コイルと二次コイルを巻回して作られており、一次コイルに印加される電圧のうち交流成分（パルス）のみを二次コイルに伝えるという性質を有する。直流成分は二次コイルに伝わらないため、パルストランスはＥＳＤや高電圧を遮断することができる。
【０００４】
近年はパルストランスにも小型化・表面実装化が求められており、そのために上記トロイダルコアに代えてドラム型コアを用いる例が登場している。そのようなパルストランスを表面実装型パルストランスといい、特許文献１にその例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０９２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、パルストランスを通過する信号はデジタル信号であるが、その立ち上がりの際、オーバーシュートが発生する場合がある。すなわち、信号電位がロウレベルの定常値からハイレベルの定常値に遷移する際、ハイレベルの定常値よりも高いレベルまで一旦上昇する場合がある。立ち下がりの際にも、同様にアンダーシュートが発生する場合がある。
【０００７】
図９（ａ）（ｂ）は、背景技術によるパルストランスを通過する信号のアイパターンを模式的に示した図である。同図（ａ）にはハイレベルの定常値付近の状態、同図（ｂ）にはロウレベルの定常値付近の状態をそれぞれ示している。同図（ａ）に示す領域Ｘ１内の凸部がオーバーシュートの発生を示し、同図（ｂ）に示す領域Ｘ２内の凸部がアンダーシュートの発生を示している。
【０００８】
オーバーシュートやアンダーシュートの発生は好ましいことではないので、できるだけ抑制することが望まれる。そのための具体的な方法としてまず考えられるのは、パルストランスの後段にノッチフィルタを設けることである。通常、パルストランスを通過するデジタル信号の立ち上がり及び立ち下がりは６２．５ＭＨｚ程度の周波数で変化する（以下、この周波数近傍の帯域を「使用周波数帯」と称する）ので、６２．５ＭＨｚ近傍の周波数帯を制限できるノッチフィルタを用いれば、オーバーシュートやアンダーシュートを抑制できる。
【０００９】
しかしながら、ノッチフィルタのようなフィルタ回路を追加することは、製造コスト上昇の原因となる。したがって、より安価な方法によりオーバーシュートやアンダーシュートを抑制できる技術が求められている。
【００１０】
以上の課題はパルストランスに限られるものではなく、例えばコモンモードフィルタなど他の種類のコイル部品においても同様である。つまり、コイル部品を通過するデジタル信号の立ち上がりや立ち下がりにおいて、同様にオーバーシュート／アンダーシュートの問題が発生し得る。
【００１１】
したがって、本発明の目的の一つは、オーバーシュート又はアンダーシュートを安価に抑制できるコイル部品及び表面実装型パルストランスを提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明によるコイル部品は、巻芯部と、前記巻芯部に複数ターン数でバイファイラ巻きされた第１及び第２のワイヤとを備え、少なくとも１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とする。
【００１３】
本発明によれば、逆転ターンを設けたことによって漏れ磁束が大きくなることから、コイル部品の挿入損失が上昇する。逆転ターンの位置及び数を適宜調整することで使用周波数帯で挿入損失が上昇するようにすれば、使用周波数帯で帯域制限したのと同等の効果が得られ、オーバーシュート又はアンダーシュートを抑制できる。また、逆転ターンを設けるだけでよいので、ノッチフィルタの追加に比べて安価に、オーバーシュート又はアンダーシュートを抑制できる。
【００１４】
上記コイル部品において、前記巻芯部の中央近傍の１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転していることとしてもよい。これによれば、コイル部品の挿入損失を小さめに設定できる。
【００１５】
上記コイル部品において、前記巻芯部の一端に最も近い１ターン又は前記巻芯部の他端に最も近い１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転していることとしてもよい。これによれば、コイル部品の挿入損失を大きめに設定できる。また、巻回作業が容易にできる。
【００１６】
上記コイル部品において、前記巻芯部の一端に最も近い１ターン及び前記巻芯部の他端に最も近い１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転していることとしてもよい。これによれば、コイル部品の挿入損失をさらに大きくできる。
【００１７】
上記各コイル部品において、前記巻芯部に複数ターン数でバイファイラ巻きされた第３及び第４のワイヤをさらに備え、前記第１及び第２のワイヤは前記第３及び第４のワイヤの上から前記巻芯部に巻回され、同一ターン内における前記第３及び第４のワイヤの相対的位置は、全ターン数にわたって同一であることとしてもよい。これによれば、下層に相当する第３及び第４のワイヤに逆転ターンを設けないので、下層の表面に不均一な凹凸が生ずることを防止できる。したがって、上層に相当する第１及び第２のワイヤの巻回を滑らかに行うことが可能になる。
【００１８】
また、本発明の他の一側面による表面実装型パルストランスは、巻芯部並びに該巻芯部の両端に設けられた第１及び第２の鍔部を有し、基板上に設置されるドラム型コアと、前記第１の鍔部の表面に設けられた第１乃至第３の端子電極と、前記第２の鍔部の表面に設けられた第４乃至第６の端子電極と、前記巻芯部に巻回された第３及び第４のワイヤと、前記第３及び第４のワイヤの上から前記巻芯部に巻回された第１及び第２のワイヤとを備え、前記第１のワイヤの一端及び前記第４のワイヤの他端は前記第３の端子電極に継線され、前記第１のワイヤの他端は前記第５の端子電極に継線され、前記第２のワイヤの他端は前記第２の端子電極に継線され、前記第２のワイヤの一端及び前記第３のワイヤの他端は前記第４の端子電極に継線され、前記第３のワイヤの一端は前記第１の端子電極に継線され、前記第４のワイヤの一端は前記第６の端子電極に継線され、少なくとも１ターンにおける前記第１及び第２のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とする。これによれば、表面実装型パルストランスにおいて、オーバーシュート又はアンダーシュートを安価に抑制できる。
【発明の効果】
【００１９】
本発明によれば、ノッチフィルタの追加に比べて安価に、オーバーシュート又はアンダーシュートを抑制できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の好ましい第１の実施の形態による表面実装型パルストランスの外観構造を示す略斜視図である。
【図２】本発明の好ましい第１の実施の形態による表面実装型パルストランスの平面図である。（ａ）は１層目のワイヤのみを示し、（ｂ）は２層目のワイヤも示している。
【図３】図１のＡ−Ａ'線断面図である。
【図４】本発明の好ましい第１の実施の形態による表面実装型パルストランスの等価回路である。
【図５】本発明の好ましい第１の実施の形態による表面実装型パルストランスを通過する信号のアイパターンを模式的に示した図である。（ａ）はハイレベルの定常値付近の状態、（ｂ）はロウレベルの定常値付近の状態をそれぞれ示している。
【図６】本発明の好ましい各実施の形態による表面実装型パルストランスと、背景技術による表面実装型パルストランスとのそれぞれについて、漏れインダクタンスを観測した結果を示すグラフである。
【図７】本発明の好ましい第１の実施の形態による表面実装型パルストランスと、背景技術による表面実装型パルストランスとのそれぞれについて、挿入損失を示すグラフである。
【図８】本発明の好ましい第２の実施の形態による表面実装型パルストランスにおける、各ワイヤの巻回構造の詳細を示す図である。
【図９】背景技術による表面実装型パルストランスを通過する信号のアイパターンを模式的に示した図である。（ａ）はハイレベルの定常値付近の状態、（ｂ）はロウレベルの定常値付近の状態をそれぞれ示している。
【発明を実施するための形態】
【００２１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２２】
図１は本発明の好ましい第１の実施の形態による表面実装型パルストランス１０の外観構造を示す略斜視図である。また、図２は表面実装型パルストランス１０の平面図である。図２（ａ）は１層目のワイヤのみを示し、図２（ｂ）は２層目のワイヤも示している。図３は、図１のＡ−Ａ'線断面図であり、各ワイヤの巻回構造の詳細を示している。以下、これらの図を参照しながら、表面実装型パルストランス１０の構成について説明する。
【００２３】
図１及び図２に示すように、表面実装型パルストランス１０はドラム型コア１１と、ドラム型コア１１に取り付けられた板状コア１２と、ドラム型コア１１に巻回されたワイヤＳ１〜Ｓ４とを備えている。
【００２４】
ドラム型コア１１は、棒状の巻芯部１１ａと、巻芯部１１ａの両端に設けられた鍔部１１ｂ，１１ｃとを備え、これらが一体化された構造を有している。ドラム型コア１１は図示しない基板上に設置して用いるものであり、鍔部１１ｂ，１１ｃの上面１１ｂｓ，１１ｃｓを基板に対向させた状態で該基板に貼り付けられる。板状コア１２は、鍔部１１ｂ，１１ｃの下面（上面１１ｂｓ，１１ｃｓの反対側の面）と固着している。
【００２５】
なお、ドラム型コア１１及び板状コア１２は、比較的透磁率の高い磁性材料、例えばＮｉ−Ｚｎ系フェライトやＭｎ−Ｚｎ系フェライトの焼結体によって作られている。これら透磁率の高い磁性材料は、固有抵抗が低く導電性を有しているのが通常である。
【００２６】
鍔部１１ｂの上面１１ｂｓには３つの端子電極Ｅ１〜Ｅ３が形成されており、鍔部１１ｃの上面１１ｃｓには３つの端子電極Ｅ４〜Ｅ６が形成されている。端子電極Ｅ１〜Ｅ３は、図１に示したｘ方向（基板面内で磁心方向（ｙ方向）と垂直な方向）の一端側から、この順で配置されている。同様に、端子電極Ｅ４〜Ｅ６も、ｘ方向の一端側から、この順で配置されている。端子電極Ｅ１〜Ｅ６にはワイヤＳ１〜Ｓ４の各端部が熱圧着により継線される。
【００２７】
なお、端子電極Ｅ３は、図１及び図２から明らかなように、端子電極Ｅ１，Ｅ２から少し離して設けてある。端子電極Ｅ４についても同様に、端子電極Ｅ５，Ｅ６から少し離して設けてある。これは一次巻線と二次巻線の間の耐圧を確保するためである。
【００２８】
ワイヤＳ１〜Ｓ４は被覆導線であり、巻芯部１１ａに２層構造で巻回される。つまり、図２（ａ）（ｂ）及び図３に示すように、ワイヤＳ３，Ｓ４がバイファイラ巻き（２本のワイヤを交互に並べて単層巻きすること。）により１層目を構成し、ワイヤＳ１，Ｓ２が２層目を構成する。すなわち、ワイヤＳ１，Ｓ２は、ワイヤＳ３，Ｓ４の上から巻芯部１１ａに巻回されている。ワイヤＳ１〜Ｓ４のターン数は互いに同一である。
【００２９】
ワイヤＳ１，Ｓ２もバイファイラ巻きであるが、少なくとも１ターンにおけるワイヤＳ１，Ｓ２の相対的位置が、他のターンと比べて逆転するように巻回している。具体的には、図３に示すように、巻芯部１１ａの一端に最も近い１ターン（ターンＡ１）と、巻芯部１１ａの他端に最も近い１ターン（ターンＡ２）とにおける上記相対的位置が、他のターンと比べて逆転するように巻回している。なお、以下では、ターンＡ１，Ａ２のように、他のターンと比べてバイファイラ巻きされた２本のワイヤの相対的位置が異なるターンを「逆転ターン」と称する。ターンＡ１，Ａ２を基準として見れば、ターンＡ１，Ａ２以外のターンにおいて２本のワイヤの相対的位置が逆転していることになるが、本明細書では、ターン数の少ない方を「逆転ターン」と称することにする。
【００３０】
逆転ターンの具体的な生成方法を簡単に説明する。バイファイラ巻きでは、２本のワイヤをそれぞれ引き回す２つのノズル（不図示）が用いられる。通常は、この２つのノズルの相対的位置を一定に保ちながら巻回作業を行うが、逆転ターンの前後では、２つのノズルの相対的位置を入れ替える。これにより、逆転ターンを生成することができる。なお、本実施の形態では、逆転ターンを巻回部分の両端に設けているため、逆転ターンを２箇所生成するにも関わらず、２つのノズルの相対的位置の入れ替えは逆転ターンごとに一回ずつの計二回だけ行えばよい。つまり、巻回作業が容易になっている。
【００３１】
さて、逆転ターンを設けると、逆転ターンを設けない場合に比べて当然、漏れ磁束が大きくなる。本実施の形態による表面実装型パルストランス１０はこの漏れ磁束の増加を利用するもので、漏れ磁束が増加することによって使用周波数帯での挿入損失が上昇し、結果的にオーバーシュート及びアンダーシュートが抑制されている。この点については、後ほど再度より詳しく説明する。
【００３２】
ワイヤＳ１〜Ｓ４の巻回方向は、図２（ａ）（ｂ）に示すように１層目と２層目とで異なっている。すなわち、例えば鍔部１１ｂから鍔部１１ｃに向かう巻回方向を鍔部１１ｂから見た場合、１層目を構成するワイヤＳ３，Ｓ４の巻回方向は時計周りであるのに対し、２層目を構成するワイヤＳ１，Ｓ２の巻回方向は反時計周りであり、互いに逆になっている。このようにしているのは、巻き始めの際及び巻き終わりの際に各ワイヤを巻芯部１１ａの一端から他端まで引き延ばさないで済むようにするためである。
【００３３】
ワイヤＳ１〜Ｓ４と端子電極Ｅ１〜Ｅ６の結線について説明する。図２（ａ）に示すように、ワイヤＳ３の一端Ｓ３ａ，他端Ｓ３ｂはそれぞれ端子電極Ｅ１，Ｅ４に継線され、ワイヤＳ４の一端Ｓ４ａ，他端Ｓ４ｂはそれぞれ端子電極Ｅ３，Ｅ６に継線される。また、図２（ｂ）に示すように、ワイヤＳ２の一端Ｓ２ａ，他端Ｓ２ｂはそれぞれ端子電極Ｅ４，Ｅ２に継線される。また、ワイヤＳ１の一端Ｓ１ａ，他端Ｓ１ｂはそれぞれ端子電極Ｅ５，Ｅ３に継線される。
【００３４】
図４は、以上の構成により実現される表面実装型パルストランス１０の等価回路である。
【００３５】
図４に示すように、端子電極Ｅ１とＥ２はそれぞれ平衡入力のプラス側端子ＩＮ＋とマイナス側端子ＩＮ−になる。また、端子電極Ｅ５とＥ６はそれぞれ平衡出力のプラス側端子ＯＵＴ＋とマイナス側端子ＯＵＴ−になる。端子電極Ｅ３，Ｅ４は、それぞれ入力側，出力側の中間タップＣＴとなる。ワイヤＳ２，Ｓ３は表面実装型パルストランス１０の一次巻線を構成し、ワイヤＳ１，Ｓ４は表面実装型パルストランス１０の二次巻線を構成する。また、ドラム型コア１１と板状コア１２は表面実装型パルストランス１０の閉磁路を構成している。
【００３６】
表面実装型パルストランス１０の動作について、再度図２（ｂ）を参照しながら、より詳しく説明しておく。図２（ｂ）には、表面実装型パルストランス１０の平衡入力電流ｉ１及び平衡出力電流ｉ２と、動作時に巻芯部１１ａに発生する磁界ｍも示している。同図に示すように、端子電極Ｅ１，Ｅ２に平衡入力電流ｉ１を流し込むと、一次巻線であるワイヤＳ２，Ｓ３が巻回されている巻芯部１１ａには、鍔部１１ｂ側にＳ極、鍔部１１ｃ側にＮ極を有する磁界ｍが発生する。この磁界ｍは、二次巻線であるワイヤＳ１，Ｓ４に誘導電流を発生させ、この誘導電流が平衡出力電流ｉ２となる。したがって、図４に示した等価回路が実現される。
【００３７】
ここで、上述したように、ワイヤＳ３，Ｓ４の巻回方向とワイヤＳ１，Ｓ２の巻回方向とは互いに逆になっている。これにより、各ワイヤを、継線される鍔部の最寄位置で巻き始め、かつ巻き終わることが可能になっている。つまり、仮にワイヤＳ３，Ｓ４の巻回方向とワイヤＳ１，Ｓ２の巻回方向とを同一とした場合、表面実装型パルストランス１０に上記のような動作をさせるためには（特に、磁界ｍによって平衡出力電流ｉ２を発生させるためには）、ワイヤＳ１，Ｓ２を端子電極Ｅ２，Ｅ３に継線した後、鍔部１１ｃ側まで引き延ばして巻き始め、巻き終わりでは鍔部１１ｂ側から端子電極Ｅ４，Ｅ５まで引き延ばして継線する必要が生ずるが、表面実装型パルストランス１０では、このような引き延ばしが不要になっている。
【００３８】
ここから、逆転ターンを設けたことによる効果について、詳しく説明する。まず初めに、図５（ａ）（ｂ）は、表面実装型パルストランス１０を通過する信号のアイパターンを模式的に示した図である。同図（ａ）にはハイレベルの定常値付近の状態、同図（ｂ）にはロウレベルの定常値付近の状態をそれぞれ示している。図５（ａ）（ｂ）に示すアイパターンの観測は、ワイヤＳ１〜Ｓ４をそれぞれ３８ターンずつ巻回した表面実装型パルストランス１０を用いて行った。また、使用周波数帯（表面実装型パルストランス１０を通過するデジタル信号の立ち上がり及び立ち下がりの周波数帯）は６２．５ＭＨｚとした。
【００３９】
一方、図９（ａ）（ｂ）は、背景技術による表面実装型パルストランスを通過する信号のアイパターンを模式的に示した図である。背景技術による表面実装型パルストランスとしては、逆転ターンを設けない点を除き、本実施の形態による表面実装型パルストランス１０と同一のものを用いた。使用周波数帯も、同じ６２．５ＭＨｚとした。後述する図６及び図７についても、背景技術による表面実装型パルストランスとして、図９（ａ）（ｂ）と同じものを用いた。
【００４０】
図５（ａ）（ｂ）を図９（ａ）（ｂ）と比較すると明らかなように、本実施の形態による表面実装型パルストランス１０では、オーバーシュートが大きく抑制され（領域Ｘ３）、アンダーシュートに至ってはほぼ観測されなくなっている（領域Ｘ４）。これは、ワイヤＳ１，Ｓ２に逆転ターンを設けたことで漏れ磁束が大きくなったことによるものと考えられる。
【００４１】
図６は、本実施の形態による表面実装型パルストランス１０と、背景技術による表面実装型パルストランスとのそれぞれについて、漏れインダクタンスを観測した結果を示すグラフである。なお、図６には第２の実施の形態による表面実装型パルストランス１０の漏れインダクタンスも示しているが、これについては後ほど説明する。
【００４２】
漏れインダクタンスの大きさは、対周波数特性が安定している低周波数領域で見るのが適当である。そうすると、本実施の形態による表面実装型パルストランス１０の漏れインダクタンスは、概ね１３５ｎＨ程度となっている。これに対し、背景技術による表面実装型パルストランスの漏れインダクタンスは、概ね９６ｎＨである。このように、本実施の形態による表面実装型パルストランス１０では、背景技術に比べて漏れインダクタンスが大きくなっている。これは、ワイヤＳ１，Ｓ２に逆転ターンを設けたことで漏れ磁束が大きくなっていることを示している。
【００４３】
図７は、本実施の形態による表面実装型パルストランス１０と、背景技術による表面実装型パルストランスとのそれぞれについて、挿入損失を示すグラフである。図７において使用周波数帯（６２．５ＭＨｚ付近）を見ると、本実施の形態による表面実装型パルストランス１０の挿入損失が、背景技術のそれに比べて大きくなっている。挿入損失に見られるこのような増加は、ワイヤＳ１，Ｓ２に逆転ターンを設けたことで漏れ磁束が大きくなっているためであると考えられる。使用周波数帯で挿入損失が大きくなったということは、本実施の形態による表面実装型パルストランス１０が、使用周波数帯を制限するノッチフィルタと同様の効果を奏していることを意味する。その結果として、図５（ａ）（ｂ）に示したように、本実施の形態による表面実装型パルストランス１０ではオーバーシュート及びアンダーシュートが抑制されている。
【００４４】
以上説明したように、本実施の形態による表面実装型パルストランス１０によれば、ワイヤＳ１，Ｓ２に逆転ターンを設けたことによって漏れ磁束が大きくなり、その結果、ノッチフィルタを使用した場合と同等の効果（使用周波数帯の帯域制限効果）が得られ、オーバーシュート及びアンダーシュートが抑制されている。また、オーバーシュート及びアンダーシュートを抑制するために追加した構成は逆転ターンのみであることから、ノッチフィルタを追加する場合に比べて安価に、オーバーシュート及びアンダーシュートの抑制が実現されている。
【００４５】
また、本実施の形態による表面実装型パルストランス１０では、同一ターン内におけるワイヤＳ３，Ｓ４の相対的位置を、全ターン数にわたって同一としている。つまり、逆転ターンは２層巻きの下層に相当するワイヤＳ３，Ｓ４には設けられず、２層巻きの上層に相当するワイヤＳ１，Ｓ２のみに設けられる。下層に逆転ターンを設けなくとも、上述したようにオーバーシュート又はアンダーシュートを抑制することは可能である。一方で、下層に逆転ターンを設けないことで、下層の表面に不均一な凹凸が生ずることを防止できる。したがって、上層の巻回を滑らかに行うことが可能になる。
【００４６】
図８は、本発明の好ましい第２の実施の形態による表面実装型パルストランス１０における、各ワイヤの巻回構造の詳細を示す図である。本実施の形態による表面実装型パルストランス１０は、逆転ターンの位置が異なる他は第１の実施の形態による表面実装型パルストランス１０と同一である。以下、相違点を中心に説明する。
【００４７】
図８に示すように、本実施の形態では、巻芯部１１ａの一端及び他端にそれぞれ最も近い２ターン（図３に示したターンＡ１，Ａ２）ではなく、巻芯部１１ａの中央近傍の１ターン（図８に示したターンＡ３）を逆転ターンとしている。
【００４８】
図６には、本実施の形態による表面実装型パルストランス１０の漏れインダクタンスも示している。同図に示すように、本実施の形態における漏れインダクタンスは１０８ｎＨであり、第１の実施の形態（１３５ｎＨ）に比べて小さくなる一方、背景技術（９６ｎＨ）よりは大きくなっている。これにより、図示していないが、使用周波数帯における挿入損失も、第１の実施の形態より小さく、背景技術より大きくなる。つまり、本実施の形態による表面実装型パルストランス１０によれば、第１の実施の形態に比べて、挿入損失を小さめに設定することが実現されている。
【００４９】
このように、特定の周波数帯でどの程度の挿入損失を得るかについては、逆転ターンを設ける位置や数によって適宜に調整可能である。したがって、求められる特性に応じて逆転ターンの位置及び数を調整することで、表面実装型パルストランス１０を実装するシステムに応じた適切な特性を有する表面実装型パルストランスを得ることが可能になる。
【００５０】
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
【００５１】
例えば、上記各実施の形態では表面実装型パルストランスに本発明を適用した例について説明したが、本発明は、例えばコモンモードフィルタなど、他の種類のコイル部品にも適用できる。コモンモードフィルタの例で説明すると、コモンモードフィルタを構成する２本のワイヤを巻芯部にバイファイラ巻きする際に、逆転ターンを設ければよい。この場合においても、上記各実施の形態と同様、逆転ターンを設ける位置や数に応じてデジタル信号のオーバーシュート又はアンダーシュートを抑制することが可能になる。
【００５２】
また、上記各実施の形態では、オーバーシュート及びアンダーシュートの両方を抑制することを前提として説明したが、片方のみを抑制することにも本発明は適用できる。つまり、実装システムによっては、本発明を適用したコイル部品に入力される信号にオーバーシュート及びアンダーシュートのいずれか一方のみしか生じない場合もあるし、本発明を適用したコイル部品の出力信号からオーバーシュート及びアンダーシュートのいずれか一方のみを抑制すればよい場合も考えられる。そのような場合、オーバーシュート及びアンダーシュートのうち必要な方のみが抑制されるよう、逆転ターンを設ける位置や数を適宜調整すればよい。
【符号の説明】
【００５３】
ＣＴ            中間タップ
Ｅ１〜Ｅ６      端子電極
ＩＮ＋          プラス側端子
ＩＮ−          マイナス側端子
ＯＵＴ＋        プラス側端子
ＯＵＴ−        マイナス側端子
Ｓ１〜Ｓ４      ワイヤ
１０            表面実装型パルストランス
１１            ドラム型コア
１１ａ          巻芯部
１１ｂ，１１ｃ  鍔部
１２            板状コア
【図１】
0005353947.tif 000002
【図２】
0005353947.tif 000003
【図３】
0005353947.tif 000004
【図４】
0005353947.tif 000005
【図５】
0005353947.tif 000006
【図６】
0005353947.tif 000007
【図７】
0005353947.tif 000008
【図８】
0005353947.tif 000009
【図９】
0005353947.tif 000010