(57)【特許請求の範囲】
【請求項１】
活性層（１）と支持基板（２）とが埋込膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、
前記ＳＯＩ基板（４）における前記活性層（１）に、第１の電位が印加される回路素子（１０）を含む低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位である第２の電位が印加される回路素子（１０）を含む高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記埋込層（３）は、前記活性層（１）に接する第１埋込絶縁膜（３ａ）と、前記支持基板（２）に接する第２埋込絶縁膜（３ｃ）と、前記第１埋込絶縁膜（３ａ）および前記第２埋込絶縁膜（３ｃ）の間に配置された導体材料からなるシールド層（３ｂ）とを有して構成され、
前記低電位基準回路部（ＬＶ）に形成された前記シールド層（３ｂ）が前記活性層（１）のうち前記低電位基準回路部（ＬＶ）の前記回路素子（１０）から絶縁された部位において前記第１の電位を印加する配線（１７ａ）に電気的に接続されていると共に、前記高電位基準回路部（ＨＶ）に形成された前記シールド層（３ｂ）が前記活性層（１）のうち前記高電位基準回路部（ＨＶ）の前記回路素子（１０）から絶縁された部位において前記第２の電位を印加する配線（１７ｂ）に電気的に接続されており、
前記低電位基準回路部（ＬＶ）の前記シールド層（３ｂ）と前記高電位基準回路部（ＨＶ）の前記シールド層（３ｂ）とが電気的に絶縁分離されていると共に、
接地電位を前記第１の電位とし、前記低電位基準回路部（ＬＶ）が前記接地電位を基準電位として動作し、
前記接地電位よりも高電位である仮想的な接地電位を前記第２の電位とし、前記高電位基準回路部（ＨＶ）が前記仮想的な接地電位を基準電位として動作し、
前記低電位基準回路部（ＬＶ）に形成された前記シールド層（３ｂ）が前記接地電位とされるＧＮＤ配線（１７ａ）もしくは該低電位基準回路部（ＬＶ）内の回路への電源電圧を印加する電源ラインと電気的に接続されていると共に、前記高電位基準回路部（ＨＶ）に形成された前記シールド層（３ｂ）が前記仮想的な接地電位とされる仮想ＧＮＤ配線（１７ｂ）もしくは該高電位基準回路部（ＨＶ）内の回路への電源電圧を印加する電源ラインと電気的に接続されていることを特徴とする半導体装置。
【請求項２】
活性層（１）と支持基板（２）とが埋込膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、
前記ＳＯＩ基板（４）における前記活性層（１）に、第１の電位が印加される回路素子（１０）を含む低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位である第２の電位が印加される回路素子（１０）を含む高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記埋込層（３）は、前記活性層（１）に接する第１埋込絶縁膜（３ａ）と、前記支持基板（２）に接する第２埋込絶縁膜（３ｃ）と、前記第１埋込絶縁膜（３ａ）および前記第２埋込絶縁膜（３ｃ）の間に配置された導体材料からなるシールド層（３ｂ）とを有して構成され、
前記低電位基準回路部（ＬＶ）に形成された前記シールド層（３ｂ）が前記活性層（１）のうち前記低電位基準回路部（ＬＶ）の前記回路素子（１０）から絶縁された部位において前記第１の電位を印加する配線（１７ａ）に電気的に接続されていると共に、前記高電位基準回路部（ＨＶ）に形成された前記シールド層（３ｂ）が前記活性層（１）のうち前記高電位基準回路部（ＨＶ）の前記回路素子（１０）から絶縁された部位において前記第２の電位を印加する配線（１７ｂ）に電気的に接続されており、
前記低電位基準回路部（ＬＶ）の前記シールド層（３ｂ）と前記高電位基準回路部（ＨＶ）の前記シールド層（３ｂ）とが電気的に絶縁分離されていると共に、
前記第１埋込絶縁膜（３ａ）は、前記第２埋込絶縁膜（３ｃ）よりも薄くされていることを特徴とする半導体装置。
【請求項３】
前記シールド層（３ｂ）は、金属層もしくは不純物がドーピングされたＰｏｌｙ−Ｓｉまたは不純物がドーピングされたＳｉにて構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
活性層（１）と支持基板（２）とが埋込膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、
前記ＳＯＩ基板（４）における前記活性層（１）に、第１の電位が印加される回路素子（１０）を含む低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位である第２の電位が印加される回路素子（１０）を含む高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記埋込層（３）は、前記活性層（１）に接する第１埋込絶縁膜（３ａ）と、前記支持基板（２）に接する第２埋込絶縁膜（３ｃ）と、前記第１埋込絶縁膜（３ａ）および前記第２埋込絶縁膜（３ｃ）の間に配置された導体材料からなるシールド層（３ｂ）とを有して構成され、
前記低電位基準回路部（ＬＶ）に形成された前記シールド層（３ｂ）が前記活性層（１）のうち前記低電位基準回路部（ＬＶ）の前記回路素子（１０）から絶縁された部位において前記第１の電位を印加する配線（１７ａ）に電気的に接続されていると共に、前記高電位基準回路部（ＨＶ）に形成された前記シールド層（３ｂ）が前記活性層（１）のうち前記高電位基準回路部（ＨＶ）の前記回路素子（１０）から絶縁された部位において前記第２の電位を印加する配線（１７ｂ）に電気的に接続されており、
前記低電位基準回路部（ＬＶ）の前記シールド層（３ｂ）と前記高電位基準回路部（ＨＶ）の前記シールド層（３ｂ）とが電気的に絶縁分離されていると共に、
前記活性層（１）のうち前記低電位基準回路部（ＬＶ）の前記回路素子（１０）から絶縁された部位、および、前記活性層（１）のうち前記高電位基準回路部（ＨＶ）の前記回路素子（１０）から絶縁された部位において、前記第１埋込絶縁膜（３ａ）を貫通して前記シールド層（３ｂ）に達するトレンチ（１８）が形成され、該トレンチ（１８）内に導電材料にて構成された変位電流引抜き層（１９）が備えられていることを特徴とする半導体装置。
【請求項５】
前記変位電流引抜き層（１９）は、金属層もしくは不純物がドーピングされたＰｏｌｙ−Ｓｉまたは不純物がドーピングされたＳｉにて構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記支持基板（２）はフローティング状態とされ、かつ、数百Ωｃｍ以上の高抵抗とされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記支持基板（２）は接地電位または前記高電位基準回路部（ＨＶ）に印加される仮想的な接地電位とされ、かつ、１Ωｃｍ以下の低抵抗とされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項８】
前記活性層（１）および前記埋込層（３）における前記シールド層（３ｂ）を貫通して前記第２埋込絶縁膜（３ｃ）に達する第１トレンチ分離部（５ｂ）を有し、前記低電位基準回路部（ＬＶ）の前記シールド層（３ｂ）と前記高電位基準回路部（ＨＶ）の前記シールド層（３ｂ）との電気的な絶縁分離は、前記第１トレンチ分離部（５ｂ）にて為されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１トレンチ分離部（５ｂ）にて、前記低電位基準回路部（ＬＶ）および前記高電位基準回路部（ＨＶ）が囲まれていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記活性層（１）および前記埋込層（３）における前記第１埋込絶縁膜（３ａ）に達する第２トレンチ分離部（５ａ）を有し、前記低電位基準回路部（ＬＶ）もしくは前記高電位基準回路部（ＨＶ）に形成された前記回路素子（１０）間の絶縁分離が前記第２トレンチ分離部（５ａ）にて行われていることを特徴とする請求項８または９に記載の半導体装置。
【請求項１１】
前記第２トレンチ分離部（５ａ）よりも前記第１トレンチ分離部（５ｂ）の方が幅広とされていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
【０００３】
従来、インバータの駆動には、図６に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路１０４を備えると共に、これらの間にレベルシフト素子１０５ａ、１０５ｂおよび制御回路１０６が備えられたＨＶＩＣ１０７が用いられている。このＨＩＶＣ１０７では、レベルシフト素子１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電圧基準回路における基準電圧のレベルシフトを行っている。このようなＨＶＩＣ１０７では、インバータの小型化の為に、１チップ化（ＨＶＩＣ化）が進められており、図６に示したＨＶＩＣ１０７も１チップにて構成されている。
【０００４】
しかしながら、このように１チップ化したＨＶＩＣ１０７では、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っている。ところが、高電位基準回路のＩＧＢＴ１０２ａを駆動するための出力部の電位を高電圧側の基準とするための仮想ＧＮＤ電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことは難しい。
【特許文献１】特開２００６−９３２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した素子分離構造の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、この構造を用いて高耐圧のレベルシフト素子を開発してきたところ、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層（ＳＯＩ層）との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生キャパシタを充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図７は、変位電流が発生する様子を示したＨＶＩＣの断面図である。この図に示すように、例えば、高電位基準回路部ＨＶの仮想ＧＮＤ電位とされる部位からＢＯＸにて構成される埋込層３を介して支持基板２に流れたのち、再び埋込層３を介して低電位基準回路部ＬＶのＧＮＤ電位とされる部位に流れ込むという経路で変位電流が発生する。
【０００６】
このような問題は、ＢＯＸ膜厚を厚くして寄生キャパシタ容量を低減したり、支持基板２側の不純物濃度を下げて高抵抗にして変位電流の伝搬を低減することで抑制可能であるが、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
【０００７】
本発明は上記点に鑑みて、ＳＯＩ基板を用いたトレンチ分離構造により低電位基準回路と高電位基準回路およびレベルシフト素子を備えた半導体装置を構成する場合において、ｄｖ／ｄｔサージにより、支持基板と活性層との間に配置される絶縁膜（例えば、ＢＯＸ）にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１ないし１１に記載の発明では、埋込層（３）は、活性層（１）に接する第１埋込絶縁膜（３ａ）と、支持基板（２）に接する第２埋込絶縁膜（３ｃ）と、第１埋込絶縁膜（３ａ）および第２埋込絶縁膜（３ｃ）の間に配置された導体材料からなるシールド層（３ｂ）とを有して構成され、低電位基準回路部（ＬＶ）に形成されたシールド層（３ｂ）が活性層（１）のうち低電位基準回路部（ＬＶ）の回路素子（１０）から絶縁された部位において第１の電位を印加する配線（１７ａ）に電気的に接続されていると共に、高電位基準回路部（ＨＶ）に形成されたシールド層（３ｂ）が活性層（１）のうち高電位基準回路部（ＨＶ）の回路素子（１０）から絶縁された部位において第２の電位を印加する配線（１７ｂ）に電気的に接続されており、低電位基準回路部（ＬＶ）のシールド層（３ｂ）と高電位基準回路部（ＨＶ）のシールド層（３ｂ）とが電気的に絶縁分離されていることを特徴としている。
【０００９】
このように、低電位基準回路部（ＬＶ）に形成されたシールド層（３ｂ）が第１の電位とされ、高電位基準回路部（ＨＶ）に形成されたシールド層（３ｂ）が第２の電位とされている。このため、変位電流が発生した場合には、例えば、高電位基準回路部（ＨＶ）の配線（１７ｂ）からシールド層（３ｂ）を通じて支持基板（２）に至ったのち、低電位基準回路部（ＬＶ）のシールド層（３ｂ）を通じて配線（１７ａ）に流れる。したがって、変位電流が低電位基準回路部（ＬＶ）に備えられた各種回路に流れることを防止でき、回路が誤動作してしまうことを防止することが可能となる。
【００１０】
具体的には、請求項１に記載の発明では、接地電位を第１の電位とし、低電位基準回路部（ＬＶ）が接地電位を基準電位として動作し、接地電位よりも高電位である仮想的な接地電位を第２の電位とし、高電位基準回路部（ＨＶ）が仮想的な接地電位を基準電位として動作する場合、低電位基準回路部（ＬＶ）に形成されたシールド層（３ｂ）を接地電位とされるＧＮＤ配線（１７ａ）もしくは該低電位基準回路部（ＬＶ）内の回路への電源電圧を印加する電源ラインと電気的に接続し、高電位基準回路部（ＨＶ）に形成されたシールド層（３ｂ）を仮想的な接地電位とされる仮想ＧＮＤ配線（１７ｂ）もしくは該高電位基準回路部（ＨＶ）内の回路への電源電圧を印加する電源ラインと電気的に接続するようにしている。
【００１１】
請求項２に記載の発明では、第１埋込絶縁膜（３ａ）は、第２埋込絶縁膜（３ｃ）よりも薄くされていることを特徴としている。
【００１２】
第１埋込絶縁膜（３ａ）は、低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）それぞれに形成される回路内での電位差（１０〜２０Ｖ程度）の絶縁が行えれば良い。このため、第１埋込絶縁膜（３ａ）の厚みを薄くでき、例えば第１埋込絶縁膜（３ａ）を酸化膜で構成する場合には０．１μｍ以下にできる。
【００１３】
請求項４に記載の発明では、活性層（１）のうち低電位基準回路部（ＬＶ）の回路素子（１０）から絶縁された部位、および、活性層（１）のうち高電位基準回路部（ＨＶ）の回路素子（１０）から絶縁された部位において、第１埋込絶縁膜（３ａ）を貫通してシールド層（３ｂ）に達するトレンチ（１８）が形成され、該トレンチ（１８）内に導電材料にて構成された変位電流引抜き層（１９）が備えられていることを特徴としている。
【００１４】
このように、活性層（１）に対してトレンチ（１８）を形成し、このトレンチ（１８）内に導電材料を配置することで変位電流引抜き層（１９）を形成することができ、この変位電流引抜き層（１９）を通じて低電位基準回路部（ＬＶ）の配線（１７ａ）や高電位基準回路部（ＨＶ）側の配線（１７ｂ）に変位電流を流すことができる。
【００１５】
請求項６に記載の発明では、支持基板（２）はフローティング状態とされ、かつ、数百Ωｃｍ以上の高抵抗とされていることを特徴としている。
【００１６】
このように、支持基板（２）をフローティング状態とする場合には、支持基板（２）を高抵抗にすることにより、支持基板（２）内に変位電流が流れることを抑制することができ、変位電流が発生したときに電流の伝播を低減することが可能となる。
【００１７】
また、請求項７に記載の発明では、支持基板（２）は接地電位または仮想的な接地電位とされ、かつ、１Ωｃｍ以下の低抵抗とされていることを特徴としている。
【００１８】
このように、支持基板（２）を接地電位または仮想的な接地電位とする場合には、支持基板（２）を低抵抗にすることにより、支持基板（２）内に変位電流が流れることを抑制することができ、変位電流が発生したときに電流の伝播を低減することが可能となる。
【００１９】
請求項８に記載の発明では、活性層（１）および埋込層（３）におけるシールド層（３ｂ）を貫通して第２埋込絶縁膜（３ｃ）に達する第１トレンチ分離部（５ｂ）を有し、低電位基準回路部（ＬＶ）のシールド層（３ｂ）と高電位基準回路部（ＨＶ）のシールド層（３ｂ）との電気的な絶縁分離は、第１トレンチ分離部（５ｂ）にて為されていることを特徴としている。
【００２０】
このように、活性層（１）および埋込層（３）におけるシールド層（３ｂ）を貫通して第２埋込絶縁膜（３ｃ）に達する第１トレンチ分離部（５ｂ）により、低電位基準回路部（ＬＶ）のシールド層（３ｂ）と高電位基準回路部（ＨＶ）のシールド層（３ｂ）との電気的な絶縁分離を行うことができる。
【００２１】
請求項９に記載の発明では、第１トレンチ分離部（５ｂ）にて、低電位基準回路部（ＬＶ）および高電位基準回路部（ＨＶ）が囲まれていることを特徴としている。
【００２２】
このような構成とすれば、ダイシングカット時などにおいて、ＳＯＩ基板（４）の端部においてシールド層（３ｂ）が支持基板（２）などと短絡してしまったとしても、第１トレンチ分離部（５ｂ）にて絶縁分離してあるため、低電位基準回路部（ＬＶ）や高電位基準回路部（ＨＶ）が支持基板（２）等と短絡してしまわないようにできる。
【００２３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２５】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる低電位基準回路部ＬＶと高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを備えた半導体装置（ＨＶＩＣ）の断面図である。また、図２は、図１に示す半導体装置を上面側から見た時のレイアウト図であり、図１は、図２のＡ−Ａ断面図に相当している。
【００２６】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。
【００２７】
図１に示すように、例えばｎ型シリコンにて構成されたＳＯＩ層１と支持基板２とが埋込層３を介して接合されたＳＯＩ基板４を用いて本実施形態の半導体装置を形成している。ただし、本実施形態では、ＳＯＩ基板４として、従来のように埋込層３を単層の埋込酸化膜で構成したものではなく、埋込層３を埋込絶縁膜（第１埋込絶縁膜）３ａとシールド層３ｂおよび埋込絶縁膜（第２埋込絶縁膜）３ｃの３層構造としたもの、つまりＳＯＩ層１と３層構造の埋込層３と支持基板２の５層構造とされた基板を用いて半導体装置を形成している。
【００２８】
埋込絶縁膜３ａ、３ｃは、酸化膜（ＢＯＸ）や窒化膜等の絶縁膜にて構成され、ＳＯＩ層１と支持基板２とを絶縁する一般的な役割と、これらの間に挟み込まれるシールド層３ｂをＳＯＩ層１や支持基板２から絶縁する役割を果たす。埋込絶縁膜３ａは、ＳＯＩ層１に接するように形成されるもので、低電位基準回路部ＬＶと高電位基準回路部ＨＶそれぞれに形成される回路内での電位差（１０〜２０Ｖ程度）の絶縁が行えれば良い。このため、埋込絶縁膜３ａの厚みを薄くでき、例えば埋込絶縁膜３ａを酸化膜で構成する場合には０．１μｍ以下にできる。また、埋込絶縁膜３ｃは、支持基板２と接するように形成されるもので、低電位基準回路部ＬＶと高電位基準回路部ＨＶの間の電位差を受け止める必要がある。このため、埋込絶縁膜３ｃの厚みは埋込絶縁膜３ａよりも厚くなければならず、例えば埋込絶縁膜３ａを酸化膜で構成する場合には２〜４μｍにするのが望ましい。
【００２９】
シールド層３ｂは、変位電流の引き抜き経路を形成するためのものであり、電流を流し易い材料、例えば金属や高濃度の不純物がドープトＰｏｌｙ−ＳｉもしくはドープトＳｉのような低抵抗半導体材料にて構成されている。なお、シールド層３ｂによる変位電流の引き抜き経路の詳細に関しては後述する。
【００３０】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を所定膜厚に研削することにより構成されている。このＳＯＩ層１は、複数のトレンチ分離部５ａ、５ｂにより素子分離されている。トレンチ分離部５ａ、５ｂは、異なる深さで構成されている。具体的には、上述したように埋込層３には２層の埋込絶縁膜３ａ、３ｃが備えられた構造とされるが、トレンチ分離部（第２トレンチ分離部）５ａはＳＯＩ層１側である一層目の埋込絶縁膜３ａに達するように形成され、トレンチ分離部（第１トレンチ分離部）５ｂはシールド層３ｂを貫通して支持基板２側である二層目の埋込絶縁膜３ｃに達するように形成されている。そして、トレンチ分離部５ａにてＳＯＩ層１内での素子分離を行っており、トレンチ分離部５ｂにてＳＯＩ層１内での素子分離に加えて埋込層３の２層の埋込絶縁膜３ａに挟まれたシールド層３ｂの絶縁分離を行っている。これら各トレンチ分離部５ａ、５ｂは、例えば、ＳＯＩ層１の表面から形成されたトレンチ６ａ、６ｂとトレンチ６ａ、６ｂ内に配置された絶縁膜７ａ、７ｂおよびノンドープのＰｏｌｙ−Ｓｉ８ａ、８ｂによって構成されており、トレンチ分離部５ｂの方がトレンチ分離部５ａよりも幅広で構成されている。
【００３１】
トレンチ分離部５ａは、ＳＯＩ層１に点在配置された各素子を囲むように形成されている。トレンチ分離部５ｂは多重枠状構造とされており、最も外側とそれよりも１つ内側のトレンチ分離部５ｂの間に形成される領域（つまり図１、図２の紙面左側の領域）が低電位基準回路部ＬＶ、最も内側のトレンチ分離部５ｂ内の領域（つまり紙面右側の領域）が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域がレベルシフト素子形成部ＬＳとされている。
【００３２】
ＳＯＩ層１における低電位基準回路部ＬＶには、小電位にて駆動されるロジック回路などの信号処理回路が構成されている。低電位基準回路部ＬＶは、トレンチ分離部５ｂにて半導体装置の他の部分から素子分離されており、低電位基準回路部ＬＶ内に備えられる各素子同士の間もトレンチ分離部５ａにて電気的に分離されている。
【００３３】
この低電位基準回路部ＬＶには、例えば、ＣＭＯＳ１０などのように信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１のうちトレンチ分離部５ａにて囲まれた領域内がＳＴＩ（Shallow  Trench  Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００３４】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。
【００３５】
このように構成される低電位基準回路部ＬＶの所定部位、例えばｐ+型ソース領域１３ａおよびｎ+型ソース領域１３ｂをＧＮＤ配線１７ａに電気的に接続することでＧＮＤ電位としているが、本実施形態では、さらに、低電位基準回路部ＬＶのシールド層３ｂもＧＮＤ電位としている。具体的にはＳＯＩ層１のうち各素子の周囲を囲んでいる部分にトレンチ１８を形成すると共に、このトレンチ１８内を金属やドープトＰｏｌｙ−Ｓｉ等で埋め込むことで変位電流引抜き層１９を備え、変位電流引抜き層１９をＧＮＤ配線１７ａに電気的に接続することにより、シールド層３ｂをＧＮＤ電位にしている。トレンチ１８および変位電流引抜き層１９はどのようなものであっても構わないが、本実施形態では、図２に示すように上面形状が円形状となるようにしてあり、各素子を囲むトレンチ分離部５ａに沿って、その周囲に複数個配置してある。
【００３６】
一方、ＳＯＩ層１における高電位基準回路部ＨＶには、高電位にて駆動されるロジック回路などの信号処理回路が構成されている。高電位基準回路部ＨＶは、トレンチ分離部５ｂにて半導体装置の他の部分から素子分離されており、高電位基準回路部ＨＶ内に備えられる各素子同士の間もトレンチ分離部５ａにて電気的に分離されている。
【００３７】
この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられている。
【００３８】
そして、このように構成される高電位基準回路部ＨＶに関しても、低電位基準回路部ＬＶと同様、ｐ+型ソース領域１３ａおよびｎ+型ソース領域１３ｂを仮想ＧＮＤ配線１７ｂに電気的に接続することで高電圧側の基準となる仮想ＧＮＤ電位（つまりＧＮＤ電位（電位ゼロ）よりも高電圧を仮想的に接地電位と位置づけたときの電位）とし、さらにシールド層３ｂも仮想ＧＮＤ電位としている。
【００３９】
なお、上述したように、低電位基準回路部ＬＶと高電位基準回路部ＨＶが共に変位電流引抜き層１９を通じてシールド層３ｂとＧＮＤ配線１７ａとが電気的に接続された構造とされている。しかしながら、高電位基準回路部ＨＶのシールド層３ｂと低電位基準回路部ＬＶのシールド層３ｂは、二層目の埋込絶縁膜３ｃまで達するトレンチ分離部５ｂにて絶縁分離されているため、シールド層３ｂを通じてＧＮＤ配線１７ａと電気的に接続される部位と仮想ＧＮＤ配線１７ｂと電気的に接続される部位とが短絡することはない。
【００４０】
また、ＳＯＩ層１におけるレベルシフト素子形成部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、ＳＯＩ層１の表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト層２４が形成されており、ｐ型チャネル領域２２の表層にはｐ型コンタクト層２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
【００４１】
なお、ＳＯＩ層１の表面側には、ゲート電極２８、ｎ+型ソース領域２３およびｐ型コンタクト層２５、もしくは、ｎ+型コンタクト層２４と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００４２】
支持基板２は、例えばｎ型もしくはｐ型のシリコン基板などで構成されている。支持基板２は、フローティング状態もしくはＧＮＤ電位や仮想ＧＮＤ電位とされるが、フローティング状態にされる場合には支持基板２が高抵抗（例えば数百Ωｃｍ以上）となるように不純物濃度が低く設定され、ＧＮＤ電位や仮想ＧＮＤ電位とされる場合には支持基板２が低抵抗（例えば１Ωｃｍ以下）となるように不純物濃度が高く設定される。このように構成することにより、支持基板２内を変位電流が流れることを抑制することができ、変位電流が発生したときに電流の伝播を低減することが可能となる。
【００４３】
以上説明した本実施形態の半導体装置では、低電位基準回路部ＬＶに形成されたシールド層３ｂがＧＮＤ電位とされ、高電位基準回路部ＨＶに形成されたシールド層３ｂが仮想ＧＮＤ電位とされている。このため、変位電流が発生した場合には、例えば図３に示す経路で流れる。すなわち、高電位基準回路部ＨＶの仮想ＧＮＤ配線１７ｂから変位電流引抜き層１９およびシールド層３ｂを通じて支持基板２に至ったのち、低電位基準回路部ＬＶのシールド層３ｂおよび変位電流引抜き層１９を通じてＧＮＤ配線１７ａに流れる。したがって、変位電流が低電位基準回路部ＬＶに備えられた各種回路に流れることを防止でき、回路が誤動作してしまうことを防止することが可能となる。
【００４４】
また、このような半導体装置において、トレンチ分離部５ｂのうち最も外側に位置するものを低電位基準回路部ＬＶおよび高電位基準回路部ＨＶの双方を囲むように形成してある。このため、ダイシングカット時などにおいて、ＳＯＩ基板４の端部においてシールド層３ｂが支持基板２などと短絡してしまったとしても、トレンチ分離部５ｂにて絶縁分離してあるため、低電位基準回路部ＬＶや高電位基準回路部ＨＶが支持基板２等と短絡してしまわないようにできる。
【００４５】
続いて、本実施形態にかかる半導体装置の製造方法について、図４および図５に示す本実施形態の半導体装置の製造工程を参照して説明する。ただし、本実施形態にかかる半導体装置のうち各素子の製造方法などに関しては周知なものと同様であるため、ここではＳＯＩ基板４の製造およびＳＯＩ基板４へのトレンチ分離部５ａ、５ｂの形成工程についてのみ説明する。なお、図４では、ＳＯＩ基板４全体の製造工程を示してあるが、図５では、ＳＯＩ基板４の一部、具体的にはトレンチ分離部５ａ、５ｂのみの製造工程を拡大して示してある。
【００４６】
まず、図４（ａ）に示すように、例えばｎ型もしくはｐ型のシリコン基板にて構成される支持基板２を用意したのち、支持基板２の表面に例えば熱酸化もしくはＣＶＤ法等によりシリコン酸化膜を形成することで埋込絶縁膜３ｃを形成する。次に、支持基板２の表面側において埋込絶縁膜３ｃの表面にドープトＰｏｌｙ−ＳｉまたはドープトＳｉをＣＶＤ法にて成膜、もしくは金属層を成膜することにより、シールド層３ｂを形成する。
【００４７】
続いて、図４（ｂ）に示すように、シールド層３ｂの表面に埋込絶縁膜３ａを形成する。例えば、上述したシールド層３ｂをドープトＰｏｌｙ−ＳｉやドープトＳｉで構成したのであれば、熱酸化にてシリコン酸化膜を形成することにより埋込絶縁膜３ａを形成することができ、シールド層３ｂを金属層にて構成したのであれば、シリコン酸化膜などをＣＶＤ法にて成膜することにより埋込絶縁膜３ａを形成することができる。
【００４８】
その後、図４（ｃ）に示すように、埋込絶縁膜３ａの表面に例えばｎ型のシリコン基板３０を貼り合わせることでＳＯＩ基板４の原形を形成したのち、図４（ｄ）に示すように、その外周部およびシリコン基板３０の表面を研削して薄くすることにより、ＳＯＩ層１を形成する。これにより、ＳＯＩ基板４が完成する。なお、この段階では支持基板２の裏面側にも埋込絶縁膜３ｃを形成したときのシリコン酸化膜などが残っている状態となるが、デバイス形成後などに除去すれば良い。
【００４９】
次に、図５（ａ）に示す工程では、ＳＯＩ層１の表面にＣＶＤ法によりシリコン酸化膜を成膜するなどにより、マスク層３１を形成する。そして、フォト・エッチングにより、マスク層３１のうちトレンチ分離部５ａ、５ｂの形成予定位置を開口させる。このとき、浅いトレンチ分離部５ａよりも深いトレンチ分離部５ｂの方が開口幅が広くなるようにする。
【００５０】
続いて、図５（ｂ）に示すようにマスク層３１をマスクとしたエッチングにより、ＳＯＩ層１の表面からトレンチ６ａ、６ｂを形成する。このとき、トレンチ６ａ、６ｂのエッチングレートはマスク層３１の開口幅に依存し、開口幅が大きいほどエッチングが大きくなる。このため、トレンチ６ａよりもトレンチ６ｂの方が深くまで形成されることにより、トレンチ６ａが一層目の埋込絶縁膜３ａに達する深さ、トレンチ６ｂが二層目の埋込絶縁膜３ｃに達する深さとなるように、深さの異なるトレンチ６ａ、６ｂを１つのトレンチ形成工程にて同時に形成できる。
【００５１】
この後、図５（ｃ）に示すように、熱酸化を行うこと又はＣＶＤ法にてシリコン酸化膜などを成膜することにより、トレンチ６ａ、６ｂの内壁に絶縁膜７ａ、７ｂを形成したのち、絶縁膜７ａ、７ｂの表面にノンドープのＰｏｌｙ−Ｓｉ８ａ、８ｂを形成することでトレンチ６ａ、６ｂを埋め込んだのち、マスク層３１を除去する。これにより、トレンチ分離部５ａ、５ｂが形成される。この後の工程に関しては図示しないが、周知の手法によって各素子を形成することで本実施形態の半導体装置が完成する。
【００５２】
（他の実施形態）
上記実施形態では、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する素子の一例を記載しているが、これらを構成する素子の種類に関しては適宜変更可能である。もちろん、トレンチ分離部５ａ、５ｂや変位電流引抜き層１９のレイアウトなどに関しても適宜変更可能である。
【００５３】
また、上記実施形態では、低電位基準回路部ＬＶに印加される第１の電位がＧＮＤ電位、高電位基準回路部ＨＶに印加される第２の電位が仮想ＧＮＤ電位とされる場合について説明したが、低電位基準回路部ＬＶや高電位基準回路部ＨＶに備えられる回路素子の駆動電位（つまり、各回路部ＬＶ、ＨＶ内の回路に電源電圧を印加する電源ライン）などを第１の電位もしくは第２の電位とすることも可能である。すなわち、低電位基準回路部ＬＶや高電位基準回路部ＨＶに備えられる回路素子の駆動電位は、それぞれＧＮＤ電位や仮想ＧＮＤ電位に対して１０〜２０Ｖ程度高電圧となっているが、仮想ＧＮＤ電位とＧＮＤ電位との電位差に比べれば十分に小さい。このため、ＧＮＤ電位や仮想ＧＮＤ電位ではなく、低電位基準回路部ＬＶや高電位基準回路部ＨＶの回路素子に印加される電位を第１の電位もしくは第２の電位とすることも可能である。
【００５４】
また、上記実施形態では、上記実施形態にかかる半導体装置の製造方法の一例を挙げて説明したが、これに限るものではない。例えば、上記では、支持基板２の表面に埋込絶縁膜３ｃ、シールド層３ｂおよび埋込絶縁膜３ａを順に形成してから、ＳＯＩ層１を構成するためのシリコン基板３０を貼り合わせるようにしたが、シリコン基板３０側に埋込絶縁膜３ｃやシールド層３ｂおよび埋込絶縁膜３ｃのうちのいずれか１つもしくは複数を形成しておいたのち、支持基板２と貼り合わせるようにしても良い。また、トレンチ６ａ、６ｂを同時に形成する場合について説明したが、これらを別々のトレンチ形成工程にて形成しても構わない。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図２】図１に示す半導体装置を上面側から見た時のレイアウト図である。
【図３】図１に示す半導体装置内での変位電流の経路の一例を示した断面図である。
【図４】図１に示す半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】ＨＶＩＣを用いたインバータ駆動回路の模式図である。
【図７】変位電流が発生する様子を示したＨＶＩＣの断面図である。
【符号の説明】
【００５６】
１          ＳＯＩ層
２          支持基板
３          埋込層
３ａ、３ｂ  埋込絶縁膜
３ｂ        シールド層
４          ＳＯＩ基板
５ａ、５ｂ  トレンチ分離部
６ａ、６ｂ  トレンチ
７ａ、７ｂ  絶縁膜
１０        ＣＭＯＳ
１７ａ      ＧＮＤ配線
１７ｂ      仮想ＧＮＤ配線
１８        トレンチ
１９        変位電流引抜き層
２０        高耐圧ＬＤＭＯＳ
３０        シリコン基板
３１        マスク層
ＨＶ        高電位基準回路部
ＬＳ        レベルシフト素子形成部
ＬＶ        低電位基準回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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