(57)【特許請求の範囲】
【請求項１】
基板の上部表面に関して７５度未満の角度で導電性材料を堆積しながら前記基板を回転することにより、第一電極を円錐形状となるように形成することと、
前記第一電極上に可変抵抗絶縁層を形成することであって、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触し、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、ことと、
前記第一及び第二電極間に前記可変抵抗絶縁層が形成されるように前記第二電極を形成することと、
を含むことを特徴とするメモリ素子の形成方法
【請求項２】
前記導電性材料が前記基板上に円錐状構造を形成するように、前記導電性材料が単一方向に堆積されることを特徴とする請求項１記載の方法。
【請求項３】
基板上に第一材料層を形成することと、
該基板上に第二材料層を形成することと、
該第一および第二材料層の内部に第一開口部を形成することと、
をさらに含み、
前記第一電極を形成することは、前記第一開口部を介して前記導電性材料を堆積しながら前記基板を回転させることを含み、前記導電性材料が前記基板上に円錐状構造を形成するように、前記導電性材料が単一方向に堆積され、前記導電性材料は前記基板の前記上部表面に関して７５度未満の角度で堆積されることを特徴とする請求項１記載の方法。
【請求項４】
基板上に誘電体層を形成することと、
前記誘電体層内に開口部を形成することと、
前記基板の上部表面に関して７５度未満の角度で導電性材料を堆積しながら前記基板を回転することによって前記開口部内に該導電性材料を堆積することであって、前記導電性材料が前記基板上に円錐状構造を形成するように前記導電性材料が単一角度方向に堆積され、該円錐状構造が第一電極となる、ことと、
前記開口部内に可変抵抗絶縁層を形成することであって、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触し、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、ことと、
前記可変抵抗絶縁層上に第二電極を形成することと、
を含むことを特徴とするメモリ素子の形成方法。
【請求項５】
基板上に誘電体層を形成することと、
前記誘電体層内に第一開口部を形成することと、
前記誘電体層内の前記第一開口部の一部を拡げて第二開口部を形成することと、
該第一及び第二開口部を介して導電性材料を堆積することと、
前記基板の上部表面に関して７５度未満の角度で前記導電性材料を堆積しながら前記基板を回転することであって、前記導電性材料が前記基板上に円錐状構造を形成するように、前記導電性材料は単一角度方向に堆積され、前記円錐状構造が第一電極となる、ことと、
前記第一及び第二開口部内に可変抵抗絶縁層を形成することであって、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触し、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、ことと、
前記可変抵抗絶縁層上に第二電極を形成することと、
を含むことを特徴とするメモリ素子の形成方法。
【請求項６】
前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択された材料から形成されることを特徴とする請求項１、４または５記載の方法。
【請求項７】
前記可変抵抗絶縁層はドープまたは非ドープのＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３から形成されることを特徴とする請求項１、４または５記載の方法。
【請求項８】
前記可変抵抗絶縁層はパルスレーザー成長、物理気相成長、スパッタリング、または化学気相成長によって形成されることを特徴とする請求項７記載の方法。
【請求項９】
前記可変抵抗絶縁層はＰｒ０．７Ｃａ０．３ＭｎＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、およびＮｉＯからなる群の中から選択されることを特徴とする請求項１、４または５記載の方法。
【請求項１０】
前記第二電極を形成することよりも前に、前記可変抵抗絶縁層を平坦化することをさらに含むことを特徴とする請求項４または５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は可変抵抗材料を用いて形成されるランダムアクセスメモリ（ＲＡＭ）装置の分野に関し、および特に、可変抵抗メモリ素子のための改善された構造、そしてその製造方法に関する。
【背景技術】
【０００２】
可変抵抗（値）（ｒｅｓｉｓｔａｎｃｅ）メモリは外部影響によって変化させることが可能の電気的抵抗特性を有するＲＡＭである。可変抵抗メモリセルの基本構成要素は可変抵抗器（または抵抗：ｒｅｓｉｓｔｏｒ）である。可変抵抗器は（２つ状態のメモリ回路において）高抵抗または低抵抗を有するようにまたは(多状態のメモリ回路において)いずれかの中間抵抗値を有するようにプログラムされることが可能である。可変抵抗メモリセルの異なる抵抗値は可変抵抗メモリ回路内に格納されている情報を表す。可変抵抗メモリの利点は、回路の簡単さでありこれによりより小さい装置に導き、さらに、メモリセルの不揮発特性、およびメモリ状態の安定性である。
【０００３】
図１は従来の可変抵抗メモリ装置の断面側面を示す。この可変抵抗メモリ装置はＧＲＡＤ型（１つの抵抗、１つのダイオード）である。それは、基板１００内にワード線（Ｎ型領域）、複数のＰ＋領域１０４とＮ＋領域１０６を含み、ワード線１０２とＰ＋領域１０４はダイオードを構成する。誘電体層１１４は基板１００上に形成される。複数のメモリ部１０７は誘電体層１１４内に配置され、各メモリ部１０７は平板下部電極１０８、平板上部電極１１０、および平板下部電極１０８と平板上部電極１１０との間に１つまたはそれ以上の層で形成される抵抗膜１１２を含む。ワード線接続（またはコンタクト）ビア１１６は誘電体層１１４内に形成される。ワード線接続ビア１１６の１つの端部はＮ＋領域１０６に電気的に接続され、他の端部は誘電体層１１４の表面上の導電線１２０に接続され、その結果ワード線１０２は外部回路と電気的に接続することが可能となる。さらに、メモリ部１０７の上部電極１１０と電気的に接続するために誘電体層１１４上に形成されるビット線１１８がある。
【０００４】
従来の可変抵抗メモリ装置の第二例は図２に説明される１Ｒ１Ｔ型（１つの抵抗器１つのトランジスタ）メモリ装置である。この装置は基板２００内の複数Ｎ＋領域２０２および２０４を含む。誘電体層２２０は基板２００上に形成される。誘電体層２２０は複数のメモリ部２０７、複数のゲート構造（ワード線）２１２および複数の接続ビア２１４と２１６を含む。各メモリ部２０７は平板下部電極２０６、平板上部電極２０８、および１つまたはそれ以上の材料層で形成される抵抗膜２１０を含み、各メモリ部はそれぞれのＮ＋領域の表面上に配置される。ゲート構造２１２およびＮ＋領域２０２と２０４はトランジスタを構成する。接続ビア２１２および２１４はそれぞれゲート構造２１２および共通線２０４に電気的に接続され、そのようにゲート構造２１２および共通線２０４は外部回路との接続が可能となる。さらに、メモリ部２０７の平板上部電極２０８と電気的に接続するために誘電体層２２０上に形成されるビット線２１８がある。
【０００５】
残念ながら、図１および２に開示されるように２つ金属電極平板間に挟まれる抵抗膜または絶縁酸化物を有する金属−絶縁体−金属（ＭＩＭ）構造は安定で再生可能スイッチングを提供せず、そして素子間の導電路が上部および下部電極間の抵抗膜または絶縁酸化物内のどこでも発生できるので制御可能な態様のメモリ特性を提供しない。素子間のランダムおよび予測不可能導電路は堆積される膜内のランダムおよび予測不可能欠陥場所によって作り出されると信じられる。
【０００６】
ゆえに、抵抗スイッチング現象に基づくメモリ装置の大きいアレイを形成する可変抵抗メモリ装置内の電極間の導電路の改善および制御のための代替装置が必要とされる。  
【発明の開示】
【０００７】
本発明は可変抵抗メモリ装置における形造(ｓｈａｐｅｄ)された下部電極の使用に関する。形造された下部電極は下部電極の頂点（またはチップ：ｔｉｐ）における絶縁材料の厚さが最細であり、ゆえに下部電極の頂点における電界が最大であることを確実にする。電極頂点の小さい曲率はまた局部電界を強める。電極の配置およびメモリ素子の構造はメモリ装置内に安定で確実で再生可能なスイッチングとメモリ特性を有する導電路を作り出す。
【０００８】
本発明のさらなる効果および特徴は本発明の好適実施例を説明する後続の詳細説明および図面から明らかになる。
【発明を実施するための最良の形態】
【０００９】
後続の詳細記述において、添付図が参照され、この図は明細書の一部を構成し、そして本発明が実施される特定の例示的な実施例を一例として示す。当業者によって実施することを可能にするためにこれらの実施例が十分に詳細に記載され、そして本発明の精神と範囲から離脱せずに構造的に、論理的及び電気的変更がなされることが可能であると理解されたい。述べられる処理工程の進行は本発明の例示的な実施例であり、しかしながら、工程の順序はここに記載されるものに限定されずそして従来において知られているように一定順序内に必然的に発生する工程を除いて変更されうるであろう。
【００１０】
後続の記述に用いられる“基板”（ｓｕｂｓｔｒａｔｅ）はプラスチック（ｐｌａｓｔｉｃ）、セラミック（ｓｅｒａｍｉｃ）、半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、または露出基板表面を有する他の基板を含むいずれかの支持構造も含むがこれに限定しない。半導体基板はシリコン、シリコン−オン−インシュレター（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、シリコン−オン−サファイヤ（ＳＯＳ：ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）、ドープされるまたはドープされない半導体、基礎半導体土台によって支えられるシリコンのエピタキシャル（ｅｐｉｔａｘｉａｌ）層、そして他の半導体材料構造であることを理解されたい。後続の記述に半導体基板またはウェファーが参照されるとき、基礎半導体または土台内または上に領域または接合を形成するために従来の処理工程が用いられる。
【００１１】
本発明は典型的な実施例を説明する図を参照して説明され、そして同様の参照番号は同様の特徴を示す。
【００１２】
本発明の実施例に従うメモリ装置３０１は図３に図式的に説明される。装置３０１は形造された下部電極３０８、上部電極３１０、誘電体層３１４、および形造された下部電極３０８と上部電極３１０間の可変抵抗絶縁材料３１２を含む。本発明の好まれる実施例において、可変抵抗絶縁材料３１２は、例えばＰＣＭＯ薄膜（つまり、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）などの巨大磁気抵抗（ｃｏｌｏｓｓａｌ ｍａｇｎｅｔ ｒｅｓｉｓｔｉｖｅ）薄膜；例えばドープ（ｄｏｐｅｄ）または非ドープ（ｕｎｄｏｐｅｄ）ＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化膜；または、例えばＮｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯなどの酸化膜などの可逆抵抗（ｒｅｓｉｓｔａｎｃｅ−ｒｅｖｅｒｓｉｂｌｅ）材料から形成される。好ましい可変抵抗絶縁材料３１２はＳｒＴｉＯ３である。形造された下部電極３０８および上部電極３１０は、例えば白金、チタンまたは金などの金属、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。
【００１３】
図４を参照する。図４は図３に類似しそして基板３００上に上部電極３１０が形成される前に可変抵抗絶縁材料３１２が平坦化されるメモリ装置３０３を説明する。
【００１４】
図５を参照する。図５は図３および４に類似しそして導電プラグ３２２上に下部電極３０８が形成される本発明の第３実施例に従うメモリ装置３０４を説明する。図３と共に上述されているように、基板３００上に上部電極３１０が形成される前に可変抵抗絶縁材料３１２が平坦化される。図３と共に上述されているように、可変抵抗絶縁材料３１２は簡単に堆積されそして可変抵抗絶縁材料３１２上に形成される上部電極３１０有することを理解されたい。
【００１５】
図６−１１は本発明の典型的な実施例に従うメモリ装置の形成を示す。従来動作の結果に論理上要求されること以外、ここに述べられるいずれかの動作のためにも特定の順序が要求されない。従って、以下の動作が一般順序に実行されるものとして述べられ、順序は例示的だけでありそして要望されれば代替されることができる。
【００１６】
図６は基板３００上に形成された誘電体層３１４を説明する。誘電体層３１４は、化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によるスパッタリング、プラズマ強化（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ）ＣＶＤ（ＰＶＣＶＤ）または物理気相成長（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの知られているいずれかの成長法によっても形成される。誘電体層３１４は、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）などの一般的な絶縁酸化物、とりわけ低誘電率材料、から形成される。
【００１７】
マスク３１６が誘電体層３１４上に形成される。説明されている実施例において、マスク３１６はフォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）マスクであり、しかしながら、マスク３１６は、例えば、金属（ｍｅｔａｌ）などのいずれかの他の適切な材料でも代替できる。基板３００へと延びる開口部３１３が誘電体層３１４およびマスク３１６内に形成される。開口部３１３は、この技術分野での既知の技術、例えば、一般的なパターンニングおよびエッチング処理、によって形成される。好ましくは、開口部３１３は、実質的に垂直な側壁を有するように、ドライエッチング（ｄｒｙ ｅｔｃｈ）ビアプロセスによって形成される。
図７に示されるように、開口部３１３が拡幅されて、誘電体層３１４中に開口部３１５が形成される。この開口部３１５は、マスク３１６を通る開口部３１３が誘電体層３１４を通る開口部３１５よりも小さくなるように、マスク３１６の下に拡張する。好ましくは、開口部３１５はウェットエッチングプロセスを用いて形成される。
【００１８】
図８は形造された下部電極３０８の形成を示す。円錐状形造された下部電極３０８およびマスク３１６上に導電層３４１を形成するために導電材料はマスク３１６上にそして開口部３１３、３１５を通して基板３００上に堆積される。形造された下部電極３０８は、例えば、白金、チタンまたは金のいずれかの導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料を含む。導電性材料は、蒸発または平行スパッタリング（ｃｏｌｌｉｍａｔｅｄ  ｓｐｕｔｔｅｒｉｎｇ）などの物理気相成長（ＰＶＤ）処理によって堆積され、しかしいずれかの適切な技術も用いられる。矢印３５１に示されるように、基板３００は導電性材料の堆積中に回転される。そのうえに、矢印３５０に示されるように、導電性材料は単方向に堆積される。できれば、矢印３５０の角度によって図８に示されるように、導電性材料は基板３００の上部表面に関しておおよそ７５度以下の角度において堆積され、しかし要望されれば導電性材料はまたおおよそ７５度の角度において堆積されることができる。
【００１９】
ＰＶＤ処理を用いて形造された下部電極３０８を形成することによって、従来化学的気相成長（ＣＶＤ）プラグ処理における電極が形成されるときに発生する割れ目またはギャップが避けられる。そのうえ、ＰＶＤ堆積される材料はＣＶＤ堆積される材料より滑らかな表面を有する傾向がある。従って形造された下部電極３０８は従来電極より滑らかな表面を有することになる。
【００２０】
図９に説明されているように、導電性層３４１およびマスク３１６は除去される。これはいずれかの適切な技術によっても成し遂げることができる。例えば、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）ステップが実施されることができまたは知られている技術に応じて溶剤リフトオフ（ｓｏｌｖｅｎｔ  ｌｉｆｔ−ｏｆｆ）処理が用いられる。
【００２１】
図１０を参照すると、可変抵抗絶縁材料層３１２が、開口部３１５内部に、形造された下部電極３０８を包囲するように形成される。可変抵抗絶縁材料層３１２は、例えばＰＣＭＯ薄膜（つまり、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）などの巨大磁気抵抗（ｃｏｌｏｓｓａｌ ｍａｇｎｅｔ ｒｅｓｉｓｔｉｖｅ）薄膜；例えばドープ（ｄｏｐｅｄ）または非ドープ（ｕｎｄｏｐｅｄ）のＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化膜；または、例えばＮｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯなどの酸化膜などの可逆抵抗（ｒｅｓｉｓｔａｎｃｅ−ｒｅｖｅｒｓｉｂｌｅ）材料から形成される。好ましい可変抵抗絶縁材料３１２はＳｒＴｉＯ３である。可変抵抗絶縁材料層３１２は、例えば、パルスレーザー（ｐｌｕｓｅｄ ｌａｓｅｒ）堆積（ＰＬＤ）、ＰＶＤ、スパッタリング、またはＣＶＤなどの知られている方法によって形成される。
【００２２】
図１１を参照すると、第二電極３１０は可変抵抗絶縁材料層３１２上に形成される。第二電極３１０は、例えば白金、チタンまたは金のいずれかの電気的導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。
【００２３】
メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために従来処理ステップが次に実施されることができる。
【００２４】
図１２−１３は本発明に従うメモリ素子３０１の形成のための他の例示的な実施例を説明する。第二開口部３１５（図７）が形成される必要がない点を除いて、図１２−１３に説明される実施例は図６−１１に説明される実施例と類似する。
【００２５】
図１２に示されているように、フォトレジストマスクであるマスク３１６は誘電体層３１４および基板３００上に適用される。基板３００に拡張する開口部３１３は誘電体層３１４およびマスク３１６内に形成される。
【００２６】
図８と関連して上述されているように、形造された下部電極３０８が形成されることができる。図１３に説明されているように、形造された下部電極３０８およびマスク３１６上に導電層３４１を形成するために導電材料はマスク３１６上にそして開口部３１３を通して基板３００上に堆積される。矢印３５１に示されるように、基板３００は導電性材料の堆積中に回転される。そのうえに、矢印３５０に示されるように、導電性材料は単方向に堆積される。できれば、矢印３５０の角度によって図１３に示されるように、導電性材料は基板３００の上部表面に関しておおよそ７５度より以下の角度において堆積され、しかし要望されれば導電性材料はまたおおよそ７５度以下の角度において堆積されることができる。
【００２７】
図９−１１を参照する上述のようにメモリ装置３０１は次に処理される。メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために従来処理ステップが次に実施されることができる。
【００２８】
図１４−１６は本発明の第二の例示的実施例に従うメモリ素子３０１の形成を説明する。図１４は図６−１０または１２−１３に関連する上述のように処理されるメモリ装置を説明する。
【００２９】
図１５に示される構造を獲得するためにＣＭＰステップは実施され可変抵抗絶縁材料層３１２を平坦化する。図１６に説明されるように第二電極３１０は可変抵抗絶縁材料層３１２上に形成される。上述のように、第二電極３１０は、例えば白金、チタンまたは金のいずれかの電気的導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために従来処理ステップが次に実施されることができる。
【００３０】
上述の実施例はメモリアレイの一部である本発明に従ういくつかの可能な可変抵抗メモリ素子構造のみの形成に関する。しかしながら、本発明は、本発明の精神内にメモリアレイとして製造されそしてメモリ素子アクセス回路と動作することが可能な他のメモリ構造の形成を考慮することを理解されたい。
【００３１】
図１７は、例えば、本発明に従う可変抵抗メモリ素子（例えば、素子３０１および／または３０３（それぞれ、図３および４））を用いるメモリ装置のメモリ回路７４８を含むプロセッサシステム７００を説明する。プロセッサシステム７００は、例えば、コンピュータシステムであり、一般的にマイクロプロセッサ、デジタル信号プロセッサ、または他のプルグラム可能なデジタル論理装置などの中央演算部（ＣＰＵ）７４４を含み、これらはバス７５２を通じて入力／出力（Ｉ／Ｏ）装置７４６と通信する。メモリ回路７４８は、典型的にはメモリ制御装置を介し、バス７５２を通じてＣＰＵ７４４と通信する。
【００３２】
コンピュータシステムの場合、プロセッサシステム７００は、バス７５２を通じてＣＰＵ７４４と通信するフロッピディスクドライブ７５４およびコンパクトディスク（ＣＤ）ＲＯＭドライブ７５６などの周辺装置を含むことになる。メモリ回路７４８は、１つまたはそれ以上の可変抵抗メモリ素子、例えば、素子２００および／または６００を含む集積回路として好ましくは構成される。要望されれば、メモリ回路７４８はプロセッサ、例えばＣＰＵ７４４、と共に単一集積回路内に組み合わされることになる。
【００３３】
現在知られている典型的な実施例に従って本発明は詳細に述べられているが、本発明はそのような開示されている実施例に限定されないことを直ちに理解されたい。それより、本発明の趣旨および範囲と同等のいずれかのここに述べられていない変形、代替、入れ替え、または均等な構成も含むために本発明は修正されることができる。したがって、本発明は前述の開示によって限定されるとして見られるべきではなく、しかし添付請求項の範囲のみによって限定される。
【図面の簡単な説明】
【００３４】
【図１】従来の抵抗ランダムアクセスメモリ装置の断面側面を示す。
【図２】従来の他の抵抗ランダムアクセスメモリ装置の断面側面を示す。
【図３】本発明の例示的な実施例に従うメモリ装置の断面側面の一部を説明する。
【図４】本発明の第二の例示的な実施例に従うメモリ装置の断面側面の一部を説明する。
【図５】本発明の第三の例示的な実施例に従うメモリ装置の断面側面の一部を説明する。
【図６】本発明の例示的な実施例に従うメモリ装置を形成するための処理を受ける半導体ウェハーの断面側面図の一部を説明する。
【図７】図６に示す処理のその後続処理の段階における図６の半導体を説明する。
【図８】は図７に示す処理のその後続処理の段階における図６の半導体を説明する。
【図９】図８に示す処理のその後続処理の段階における図６の半導体ウエハを説明する。
【図１０】図９に示す処理のその後続処理の段階における図６の半導体ウエハを説明する。
【図１１】図１０に示す処理のその後続処理の段階における図６の半導体ウエハを説明する。
【図１２】本発明の例示的な実施例に従うメモリ装置を形成するための第二処理を受ける半導体ウェハーの断面側面図の一部を説明する。
【図１３】図１２に示す処理のその後続処理の段階における図１２の半導体を説明する。
【図１４】本発明の第二の例示的な実施例に従うメモリ装置を形成するための処理を受ける半導体ウェハーの断面側面図の一部を説明する。
【図１５】図１４に示す処理のその後続処理の段階における図１４の半導体を説明する。
【図１６】図１５に示す処理のその後続処理の段階における図１４の半導体を説明する。
【図１７】本発明に従って形成されたメモリ素子を有するプロセサベースシステムを説明する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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