(57)【特許請求の範囲】
【請求項１】
複数のデータ線を有する表示パネルと、
前記複数のデータ線を駆動する複数のドライバ部と
を備え、
前記複数のドライバ部の各々は、
階調電圧を生成するために用いられる抵抗分圧部と、
バイアス制御信号に応答して前記抵抗分圧部の端子に電圧を供給する演算増幅部と
を有し、
前記複数のドライバ部の前記抵抗分圧部の前記端子は共通に接続され、
前記複数のドライバ部は、前記バイアス制御信号に基づいて、前記複数のドライバ部のうちの一つのドライバ部を特定し、特定された前記ドライバ部の前記演算増幅部をアクティブ状態にし、前記複数のドライバ部のうちの残りのドライバ部の演算増幅部の出力をハイインピーダンス状態にする
表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記階調電圧は、正側階調電圧と負側階調電圧とを含み、
前記抵抗分圧部は、
前記正側階調電圧を生成する正側抵抗分圧部と、前記負側階調電圧を生成する負側抵抗分圧部とを含み、
前記演算増幅部は、
前記正側抵抗分圧部に接続される正側演算増幅部と、前記負側抵抗分圧部に接続される負側演算増幅部とを含む
表示装置。
【請求項３】
請求項２に記載の表示装置において、
前記正側演算増幅部は、
前記正側抵抗分圧部に高電位の電圧を供給する第１正側演算増幅器と、
前記正側抵抗分圧部に低電位の電圧を供給する第２正側演算増幅器と
を含み、
前記負側演算増幅部は、
前記負側抵抗分圧部に高電位の電圧を供給する第１負側演算増幅器と、
前記負側抵抗分圧部に低電位の電圧を供給する第２負側演算増幅器と
を含む
表示装置。
【請求項４】
請求項２に記載の表示装置において、
前記正側抵抗分圧部は、前記正側階調電圧を階調の段階に応じて出力する複数の正側出力ノードを有し、
前記負側抵抗分圧部は、前記負側階調電圧を階調の段階に応じて出力する複数の負側出力ノードを有し、
前記正側演算増幅部は、
前記複数の正側出力ノードのそれぞれに対応する複数の正側演算増幅器を有し、
前記負側演算増幅部は、
前記複数の負側出力ノードのそれぞれに対応する複数の負側演算増幅器を有する
表示装置。
【請求項５】
請求項３または４に記載の表示装置において、さらに、
前記演算増幅部に供給される複数の電圧を生成する電源供給部を備え、
前記電源供給部は、
前記演算増幅部に含まれる複数の演算増幅器のそれぞれに、異なる電圧を供給する
表示装置。
【請求項６】
表示パネルに備えられた複数のデータ線を駆動するＬＣＤドライバであって、
前記ＬＣＤドライバは、複数のドライバ部を備え、
前記複数のドライバ部の各々は、
デジタル表示データをアナログデータに変換するＤ／Ａコンバータ部と、
前記Ｄ／Ａコンバータ部から出力される前記アナログデータを増幅する出力アンプ部と、
前記Ｄ／Ａコンバータ部に階調電圧を出力する階調電圧出力部と
を具備し、
前記階調電圧出力部は、
演算増幅部と、
前記演算増幅部の出力端に接続され、前記出力端から出力される信号に応答して前記階調電圧を生成する階調電圧生成部と
を含み、
前記階調電圧生成部は、
生成した前記階調電圧を、階調の段階ごとに出力する複数の出力ノードを備え、
前記複数の出力ノードの各々は、他のドライバ部に備えられた階調電圧生成部の複数の出力ノードの各々に一対一に接続され、
前記複数のドライバ部の内の特定された一つのドライバ部に設けられた前記演算増幅部がアクティブ状態のとき、前記複数のドライバ部のうちの残りのドライバ部の演算増幅部は、前記出力端をハイインピーダンスにする
ＬＣＤドライバ。
【請求項７】
請求項６に記載のＬＣＤドライバにおいて、
前記演算増幅部は、
前記出力端をハイインピーダンスにするための制御信号を受ける制御端子を備え、
前記制御端子に供給される前記制御信号に応答して前記出力端からのバイアス電流をカットオフして出力をハイインピーダンス状態にする
ＬＣＤドライバ。
【請求項８】
請求項７に記載のＬＣＤドライバにおいて、
前記階調電圧は、正側の階調電圧と負側の階調電圧とを含み、
前記階調電圧生成部は、
前記正側の階調電圧を発生させる第１の階調抵抗群と、
前記負側の階調電圧を発生させる第２の階調抵抗群と、
を備え、
前記演算増幅部は、
前記第１の階調抵抗群の最高電位を供給する電圧フォロワ接続された第１の演算増幅器と、
前記第１の階調抵抗群の最低電位を供給する電圧フォロワ接続された第２の演算増幅器と、
前記第２の階調抵抗群の最高電位を供給する電圧フォロワ接続された第３の演算増幅器と、
前記第２の階調抵抗群の最低電圧を供給する電圧フォロワ接続された第４の演算増幅器と、
前記第１の演算増幅器の出力と前記第１の階調抵抗群の最高電位端子間に接続された第１の抵抗と、
前記第２の演算増幅器の出力と前記第１の階調抵抗群の最低電位端子間に接続された第２の抵抗と、
前記第３の演算増幅器の出力と前記第２の階調抵抗群の最高電位端子間に接続された第３の抵抗と、
前記第４の演算増幅器の出力と前記第２の階調抵抗群の最低電位端子間に接続された第４の抵抗と
備え、
前記第１の演算増幅器は、
第１の電圧源が接続される第１正転入力端子を有し、
前記第２の演算増幅器は、
第２の電圧源が接続される第２正転入力端子を有し、
前記第３の演算増幅器は、
第３の電圧源が接続される第３正転入力端子を有し、
前記第４の演算増幅器は、
第４の電圧源が接続される第４正転入力端子を有する
ＬＣＤドライバ。
【請求項９】
請求項８に記載のＬＣＤドライバにおいて、
前記複数のドライバ部に備えられた前記第１の演算増幅器、前記第２の演算増幅器、前記第３の演算増幅器および前記第４の演算増幅器の各々では、
前記第１正転入力端子、前記第２正転入力端子、前記第３正転入力端子および前記第４正転入力端子が、各々共通接続され、かつ、前記第１の階調抵抗群同士及び前記第２の階調抵抗群同士の各ノードは並列に接続される
ＬＣＤドライバ。
【請求項１０】
階調電圧を生成するために用いられる抵抗分圧部と、前記抵抗分圧部の端子に電圧を供給する演算増幅部とを有し、前記抵抗分圧部の前記端子が共通に接続されている複数のドライバ部を用いて、表示パネルに備えられた複数のデータ線を駆動する駆動方法であって、
（ａ）前記複数のドライバ部のうちの一つのドライバ部を特定するステップと、
（ｂ）特定された前記ドライバ部の前記演算増幅部をアクティブ状態にして前記抵抗分圧部の端子に電圧を供給するステップと、
（ｃ）前記複数のドライバ部のうちの残りのドライバ部の演算増幅部の出力をハイインピーダンスにするステップ
を具備する駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に液晶表示装置の駆動回路に関する。
【背景技術】
【０００２】
液晶表示装置は、消費電力の少ない表示装置として、様々な電子機器に搭載されている。近年では、携帯電話やＰＤＡ、さらに大型テレビなどが普及し、それらの表示装置としてカラーＴＦＴ−ＬＣＤ（Thin Film Transistor−Liquid Crystal Display）が用いられるようになってきている。液晶表示装置は、ＬＣＤパネルと駆動ユニットとを含んで構成され、一般的に、大型の液晶表示装置のＬＣＤパネルは、複数のドライバＬＳＩによりブロック単位で駆動されている。
【０００３】
また、カラー液晶表示装置は、多階調で画像を表示させることが可能である。現在市場に流通しているカラー液晶表示装置では、６ビット（約２６万色）の階調表現が可能である。更には、８ビット（約１６７０万色）更には、１０ビット（約１０億色）の階調表現に対応することが可能な製品も登場してきている。
【０００４】
近年の液晶表示装置では、ＣＯＧ（Chip On Glass）技術などを用いることによって、ＬＣＤパネルとＬＣＤドライバとを一体化させてモジュールを構成している。ＬＣＤパネルとＬＣＤドライバとモジュール化することで、駆動ユニットに要する体積を小型化させ、液晶表示装置にかかるコストを低減させている。
【０００５】
そのような液晶表示装置において、ＬＣＤドライバにはガンマ特性を決定するために用いられる階調電源回路が備えられている。階調電源回路は、ＬＣＤパネルの特性に応じて、階調電圧を生成している。従来の液晶表示装置では、ＬＣＤドライバを構成するＩＣと異なる階調電源用ＩＣが備えられ、その階調電源用ＩＣを用いて、液晶表示装置に備えられたＬＣＤドライバのガンマ特性を調整していた。また、近年の半導体技術の進歩に伴って、階調電源回路を搭載したＬＣＤドライバＩＣが開発され、それにより、低価格の液晶表示装置を提供することが可能となってきている。この場合、ＣＭＯＳで階調電源回路のオペアンプが構成されることとなる。
一般的なＭＯＳトランジスタでは、駆動能力を決めるトランジスタのｇｍ（相互コンダクタンス）が、バイポーラトランジスタのｇｍと比較して小さいことが知られている。したがって、ＭＯＳトランジスタで構成される階調電源回路では、バイポーラトランジスタで構成される階調電源回路と比較して駆動能力的な余裕を持たせることが困難なことがあり、回路的な工夫によって適切な階調電圧を生成する技術が要求されている（例えば、特許文献１、２参照）。
【０００６】
図１は、上記特許文献１に記載の液晶表示装置の構成を示すブロック図である。以下で
は、データドライバが処理する表示信号が、６ビット・ディジタル表示信号である場合に対応して説明を行う。図１を参照すると、従来のＬＣＤゲートドライバ１１１は、外部より表示信号Ｒ、Ｇ、Ｂを取り込むデータレジスタ１０１と、ストローブ信号ＳＴに同期して６ビットディジタル信号をラッチするラッチ回路１０２と、並列Ｎ段のディジタル／アナログ変換器よりなるＤ／Ａコンバータ１０３と、液晶の特性に合わされたガンマ変換特性をもつ階調電圧発生回路１０４と、Ｄ／Ａコンバータ１０３からの電圧をバッファするＮ個の電圧フォロワ（１０５−１〜１０５−ｎ）を有する出力アンプ部１０５とを備えて構成されている。
【０００７】
ＬＣＤパネル１１２は、データ線と走査線との交差部に設けられた複数の画素（１０８−１〜１０８−ｎ）を含んで構成されている。複数の画素（１０８−１〜１０８−ｎ）のそれぞれは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と画素容量１０７とから構成されている。
【０００８】
複数の画素のそれぞれに備えられた薄膜トランジスタ（１０６−１〜１０６−ｎ）は、ゲートが走査線に接続され、ソースがデータ線に接続されている。また、複数の画素のそれぞれに備えられた画素容量（１０７−１〜１０７−ｎ）は、薄膜トランジスタ（１０６−１〜１０６−ｎ）のドレインに一端が接続され、他端がＣＯＭ端子に接続されている。図１には、ＬＣＤパネル１１２の構造に関する理解を容易にするために、１行分の画素の構成が模式的に示されている。（Ｎ個の薄膜トランジスタ（ＴＦＴ）が複数行（Ｍ行）分設けられている。なお、ＬＣＤゲートドライバ（図示されず）は、ＬＣＤパネル１１２の各ゲートラインに接続され、薄膜トランジスタのゲートを順次駆動している。
【０００９】
Ｄ／Ａコンバータ１０３は、ラッチ回路１０２の６ビットディジタル表示信号を、Ｄ／Ａ変換して、出力アンプ部１０５に備えられたＮ個の電圧フォロワ（１０５−１〜１０５−ｎ）に供給している。出力アンプ部１０５から出力されるデータは、薄膜トランジスタ（１０６−１〜１０６−ｎ）を介して画素容量（１０７−１〜１０７−ｎ）として働く液晶素子に印加される。
【００１０】
階調電圧発生回路１０４は、基準階調電圧を発生し、Ｄ／Ａコンバータ１０３に供給している。Ｄ／Ａコンバータ１０３は、ＲＯＭスイッチ等（図示されず）によって構成されるデコーダによって、基準階調電圧の選択を行う。
【００１１】
以下に、従来の階調電圧発生回路１０４の構成に関して説明を行う。図２は、特許文献１に記載の階調電圧発生回路１０４の構成を示す回路図である。階調電圧発生回路１０４は、例えば抵抗ラダー回路を備えている。各基準電圧点のインピーダンスを下げるために、かつ基準電圧を微調整するために電圧フォロワで駆動するようになっている。
【００１２】
図２を参照すると、従来の階調電圧発生回路１０４は、外部ラダー抵抗回路２０１とバッファアンプ部２０２と内蔵ラダー抵抗回路２０３と定電圧発生回路２０４とを含んで構成されている。図２に示されているように、ＬＣＤドライバ内蔵抵抗ラダー回路２０３は複数の内蔵抵抗（２０３１〜２０３ｎ−１）を含んで構成されている。また、外部抵抗ラダー回路２０１は、複数の外部ラダー抵抗（２０１０〜２０１ｎー１）を含んで構成されている。更に、バッファアンプ部２０２は、複数の演算増幅器（２０２１〜２０２ｎ）を含んで構成されている。
【００１３】
複数の演算増幅器のそれぞれは、出力を反転入力端に帰還する電圧フォロワで構成されている。外部抵抗ラダー回路２０１を構成する複数の外部ラダー抵抗は、可変抵抗で構成され、複数の演算増幅器（２０２１〜２０２ｎ）に与える電圧を調整する。従来の階調電圧発生回路１０４は、この構成によって液晶パネルの特性に対応する調整電圧を生成している。外部ラダー抵抗回路２０１に供給される電圧は、グランド電位ＧＮＤと定電圧発生回路２０４から出力される基準供給電圧Ｖｒである。基準供給電圧Ｖｒは、例えばバンドギャップリファレンス等の安定した外部の定電圧発生回路によって与えられる。
【００１４】
ここにおいて、複数の内蔵抵抗（２０３１〜２０３ｎ−１）の抵抗値を、
第１内蔵抵抗２０３１＝Ｒ１［Ω］
第２内蔵抵抗２０３２＝Ｒ２［Ω］
…
第ｎ−２内蔵抵抗２０３ｎ−２＝Ｒｎ−２［Ω］
第ｎ−１内蔵抵抗２０３ｎ−１＝Ｒｎ−１［Ω］
とし、
複数の外部ラダー抵抗（２０１０〜２０１ｎー１）の抵抗値を、
第１外部ラダー抵抗２０１０＝Ｒ０’［Ω］
第２外部ラダー抵抗２０１１＝Ｒ１’［Ω］
…
第ｎ−１外部ラダー抵抗２０１ｎ−２＝Ｒｎ−２’［Ω］
第ｎ外部ラダー抵抗２０１ｎ−１＝Ｒｎ−１’［Ω］
とすると、
図２に示した液晶階調電圧発生回路において、階調電圧Ｖｎ、Ｖｎ−１、Ｖｎ−２、…、Ｖ２、Ｖ１は、外部ラダー抵抗回路２０１を構成する複数の外部ラダー抵抗（２０１０〜２０１ｎー１）の抵抗値Ｒ０’、Ｒ１’、Ｒ２’、…、Ｒｎ−２’およびＲｎ−１’によって決定される。
【００１５】
すなわち、内蔵ラダー抵抗回路２０３から出力される電圧のそれぞれは、
Ｖｎ    ＝Ｖｒ  
Ｖｎ−１＝Ｖｒ｛（Ｒｎ−２’＋Ｒｎ−３’＋…＋Ｒ０’）／（Ｒｎ−１’＋Ｒｎ−２’＋Ｒｎ−３’
＋…＋Ｒ０’）｝  
…
Ｖ１    ＝Ｖｒ｛Ｒ０’／（Ｒｎ−１’＋Ｒｎ−２’＋Ｒｎ−３’＋…＋Ｒ０’）｝
となる。
【００１６】
ここで、内部で階調電圧を決定する複数の内蔵抵抗（２０３１〜２０３ｎ−１）の抵抗値（Ｒ１、Ｒ２、…、Ｒｎ−２、Ｒｎ−１）の比と、複数の外部ラダー抵抗（２０１０〜２０１ｎー１）の抵抗値（Ｒ１’、Ｒ２’、…、Ｒｎ−２’、Ｒｎ−１’）の比とが同一であれば、複数の演算増幅器（２０２１〜２０２ｎ）の出力電流は零となる。
【００１７】
しかしながら、第ｎ演算増幅器２０２ｎ（ＧＮＤ側から数えてｎ番目の演算増幅器）の出力電流Ｉｎは吐き出し方向で、
Ｉｎ＝（Ｖｎ―Ｖ１）／（Ｒ１＋Ｒ２＋…＋Ｒｎ−１）
＝Ｉｏ・・・・・・・・・・（１）
で与えられる。
【００１８】
また、第１演算増幅器２０２１（ＧＮＤ側から数えて１番目の演算増幅器）の出力電流Ｉ１は、吸い込み方向で、
Ｉ１＝（Ｖｎ―Ｖ１）／（Ｒ１＋Ｒ２＋…＋Ｒｎ−１）  
＝Ｉｏ・・・・・・・・・・（２）
で与えられる。
【００１９】
上述のように、第ｎ演算増幅器２０２ｎと第１演算増幅器２０２１の各アンプは、この出力電流を駆動できるような出力段を備えて構成されている。
【００２０】
図３は、複数のドライバ回路を備えるＬＣＤデータドライバの構成を示すブロック図である。なお、以下では、従来技術の理解を容易にするために、２つのドライバ回路でＬＣＤパネル１１２のデータ線を駆動するＬＣＤデータドライバを例に説明を行う。この場合において、従来のデータドライバ１１１における二つのドライバ回路２０５は、それぞれ同様の構成である。また、上述の図１で用いた符号と同じ符号が付されている機能ブロックは、そのデータドライバ１１１と同様の構成である。したがって以下の説明では、重複する説明を省略し、それぞれのドライバ回路２０５を区別することなく説明を行う。
【００２１】
図３を参照すると、ドライバ回路２０５は、データレジスタ１０１と、ラッチ回路１０２と、Ｄ／Ａコンバータ１０３と、出力アンプ部１０５と、階調電圧出力回路２０６とを含んで構成されている。階調電圧出力回路２０６は、正側の階調電圧を発生させる第１の階調抵抗群と、負側の階調電圧を発生させる第２の階調抵抗群と、第１演算増幅器３０１と、第２演算増幅器３０２と、第３演算増幅器３０３と、第４演算増幅器３０４とを含んで構成されている。図３に示されているように、第１演算増幅器３０１は、電圧フォロワ接続されたＯＰアンプで構成され、第１の階調抵抗群の一番高電位を供給している。第２演算増幅器３０２は、電圧フォロワ接続されたＯＰアンプで構成され、第１の階調抵抗群の一番低電位を供給している。第３演算増幅器３０３は、電圧フォロワ接続されたＯＰアンプで構成され、第２の抵抗群の一番高電位を供給している。第４演算増幅器３０４は、電圧フォロワ接続されたＯＰアンプで構成され、第２の抵抗群の一番低電位を供給している。
【００２２】
図３を参照すると、従来のドライバ回路２０５において、第１演算増幅器３０１の正転入力端子に第１電源２０７（VH+）が接続され、第２演算増幅器３０２の正転入力端子に第２電源２０８（VL+）が接続され、第３演算増幅器３０３の正転入力端子に第３電源２０９（VH-）が接続され、第４演算増幅器３０４の正転入力端子に第４電源２１０（VL-）が接続されている。図３に示されているように、２のドライバ回路２０５は、第１ボルテージフォロワ３１〜第４演算増幅器３０４の正転入力端子が各々共通接続されている。第１電源２０７〜第４電源２１０は、通常、抵抗分割で作られるためインピーダンスが高いためにバッファアンプが必要となる。階調電圧出力回路２０６に備えられた第１演算増幅器３０１〜第４演算増幅器３０４は、そのバッファアンプとして作用している。例えば、ノーマリーホワイトタイプのＬＣＤパネル１１２においては、正側階調の高電位が黒レベルに、低電位が白レベルに相当する。更に、負側階調の低電位が黒レベルに、高電位が白レベルに相当する。したがって、データドライバ１１１においては、このような階調が得られるように第１電源２０７〜第４電源２１０の電圧を設定している。
【００２３】
【特許文献１】特開平１０−１４２５８２号公報
【特許文献２】特開平６−３４８２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述のように、現在普及している液晶表示装置では、複数のＬＣＤドライバを用いてブロック（ＬＣＤパネルの表示領域）単位でＬＣＤパネルに画像を表示させている。ＣＯＧ（Chip On Glass）技術を用いて構成されるＬＣＤドライバは、一般的に配線抵抗が大きくなってしまう。その配線抵抗による電圧降下に起因して、各ＬＣＤドライバに備えられたガンマ抵抗素子（ガンマ特性を決定するための抵抗素子）に流れる電流が減少してしまう。上述したＣＯＧ技術を適用した表示装置では、上述の電流減少を防ぐ目的でボルテージフォロワが備えられている。
階調電源回路に備えられたボルテージフォロワ（オペアンプ）には、入力段に差動増幅回路が備えられている。その差動増幅回路を構成するＭＯＳトランジスタの閾値に差が生じることで、オペアンプにオフセット電圧が発生する。このとき、製造ばらつきなどの要因によりドライバ回路ごとのオフセット電圧にも差が発生することがある。
この場合において、階調電源回路を構成するオペアンプ（ボルテージフォロワ）のオフセット電圧の差により、各ＬＣＤドライバで階調が異なってしまう場合がある。そのため、複数のＬＣＤドライバに対応する表示領域ごとに階調が異なり、ブロックムラ（ＬＣＤパネルの表示領域ごとに階調が異なってしまう現象）が発生してしまうことがある。
【００２５】
人間の目は、液晶の電圧で10mV差があると、異なった階調として認識すると言われている。階調電圧は、各ＬＣＤドライバに内蔵される抵抗分割で決定される。この分割抵抗比がドライバ回路毎にばらつくとき、ドライバ回路毎に階調特性が異なってしまう。第１のＬＣＤドライバの階調特性と第２のＬＣＤドライバの階調特性が異なったものとなるとき、その２つのドライバを並べて接続すると、その境目を人間の目が認識してしまうことでブロックムラが発生する。
【００２６】
また、上述したように複数のドライバ回路を有するＬＣＤドライバにおいては、各ドライバ回路の抵抗バラツキにより抵抗の精度がばらつき、結果として各ドライバ間で階調特性が異なってしまうことがある。ブロックムラの要因として、この抵抗の精度のばらつきもあげることができる。
【００２７】
本発明が解決しようとする課題は、異なる表示領域ごとに備えられた複数のドライバ回路で表示装置のデータ線を駆動する場合に、その表示領域ごとの階調を適切に表現する表示技術を提供することにある。
【課題を解決するための手段】
【００２８】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 
【００２９】
上記課題を解決するために、複数のデータ線を有する表示パネル（１２）と、前記複数のデータ線を駆動する複数のドライバ部（４）とを備える表示装置（１）を構成する。ここにおいて、前記複数のドライバ部の各々は、階調電圧を生成するために用いられる抵抗分圧部（２２）と、バイアス制御信号（４０）に応答して前記抵抗分圧部（２２）の端子（２６~２９）に電圧を供給する増幅部（２１）とを有する。そして、前記複数のドライバ部（４）の前記抵抗分圧部（２２）の前記端子は共通に接続され、前記複数のドライバ部（４）の各々が、対応するデータ線を駆動するときに前記バイアス制御信号（４０）が供給されるように表示装置を構成する。
複数個のＬＣＤドライバにおいて階調電圧を決定する抵抗を共通接続し、アクティブになっているＬＣＤドライバ以外のＬＣＤドライバに備えられたボルテージフォロワの出力をハイインピーダンスにしている。抵抗を共通接続しているので、異なるドライバに備えられた抵抗分圧部（２２）が同じように作用する。このとき、データ線を駆動しているドライバのボルテージフォロワ以外は、出力ハイインピーダンスなので、異常電流が流れることが無い。
【発明の効果】
【００３０】
本発明によると、異なる表示領域ごとに備えられた複数のドライバ回路で表示装置のデータ線を駆動する場合に、その表示領域ごとの階調を適切に表現することが可能である。
【発明を実施するための最良の形態】
【００３１】
［第１の実施形態］
以下に、図面を参照して、本発明を実施するための形態について説明を行う。なお、以下では、データドライバ回路４が処理する表示信号が、６ビット・ディジタル表示信号である場合に対応して説明を行う。図４は、本発明の実施形態における表示装置１の構成を例示するブロック図である。図４を参照すると、本実施形態の表示装置１は、表示パネル１２と、データドライバユニット２と、ゲートドライバユニット３と、制御回路５とを含んで構成されている。表示パネル１２は、複数のデータ・バス・ライン（以下、データ線と呼ぶ）と、その複数のデータ線に直角に配置された複数のゲート・バス・ライン（以下、ゲート線と呼ぶ）とを備えている。表示パネル１２は、データ線とゲート線との交差部に設けられた複数の画素を含んで構成されている。複数の画素のそれぞれは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と画素容量とから構成されている。
【００３２】
複数の画素のそれぞれに備えられた薄膜トランジスタのゲートは、ゲート線に接続されている。また、薄膜トランジスタのソースは、データ線に接続されている。複数の画素のそれぞれに備えられた画素容量は、薄膜トランジスタのドレインに一端が接続され、他端がＣＯＭ端子に接続されている。
【００３３】
データドライバユニット２は、複数ビットのディジタル画像信号をＤ／Ａ変換してアナログ画像信号を生成し、そのアナログ画像信号をデータ線に出力している。
【００３４】
ゲートドライバユニット３は、ゲートパルス電圧を出力する回路であり、線順次方式などの駆動方式に対応してゲート線を駆動して薄膜トランジスタのゲートを順次駆動している。
【００３５】
制御回路５は、水平同期信号、垂直同期信号、データ転送クロックなどに応答して、表示制御を行うコントローラである。制御回路５からは制御信号がドライバ（データドライバユニット２、ゲートドライバユニット３）に出力されている。
【００３６】
図４に示されているように、データドライバユニット２は複数のデータドライバ回路４を含んで構成され、それぞれのデータドライバ回路４は、階調電圧出力回路１１を備えている。また。ゲートドライバユニット３は複数のゲートドライバ回路を含んで構成されている。複数のデータドライバ回路４はそれぞれ、対応する表示領域（第１領域〜第ｎ領域）に備えられているゲート線に接続されている。上述したように、ブロックムラが発生する場合、図４の表示パネル１２に示される表示領域の境界（一点鎖線）を境にして異なる階調表現になってしまう。本実施形態では、以下に述べる構成・動作に基づいて、ブロックムラの発生を抑制している。
【００３７】
図５は、データドライバユニット２の構成を示すブロック図である。本実施形態において、データドライバユニット２の備えられた複数のデータドライバ回路４は、それぞれ同様の構成である。したがって、同じ符号が付されている機能ブロックに関して、重複した説明を省略する、図５を参照すると、本実施形態のデータドライバ回路４は、外部より表示信号Ｒ、Ｇ、Ｂを取り込むレジスタ部１３と、ストローブ信号ＳＴに同期して６ビットディジタル信号をラッチするラッチ部１４と、並列Ｎ段のディジタル／アナログ変換器よりなるＤ／Ａコンバータ部１５と、液晶の特性に合わされたガンマ変換特性をもつ階調電圧出力回路１１と、Ｄ／Ａコンバータ部１５からの電圧をバッファする出力アンプ部１６とを備えて構成されている。 また、図５に示されているように、本実施形態の表示装置１には、電源供給部６が備えられている。複数のデータドライバ回路４は、その電源供給部６から供給される基準電圧に基づいて階調電圧を生成している。さらに、図５に示されているように、複数のデータドライバ回路４における階調電圧出力回路１１は、階調の段階ごとに階調電圧を出力する出力端を備えている。各データドライバ回路４において、同じ階調の段階の出力端同士が接続線２５を介して接続されている。
【００３８】
図６は、データドライバ回路４の階調電圧出力回路１１の構成を例示する回路図である。図６を参照すると、階調電圧出力回路１１は、バッファアンプ部２１と抵抗分圧部２２とを含んで構成されている。抵抗分圧部２２は、正側階調電圧生成部２３と負側階調電圧生成部２４備えている。
【００３９】
図６に示されているように、バッファアンプ部２１は、複数の演算増幅器（３１〜３４）を含んで構成されている。電源供給部６は、第１電源部３５と、第２電源部３６と、第３電源部３７と、第４電源部３８とを含んで構成されている。第１電源部３５〜第４電源部３８は、抵抗分割で作られており、インピーダンスが高いためにバッファアンプが必要となる。バッファアンプ部２１に備えられた第１ボルテージフォロワ３１〜第４ボルテージフォロワ３４は、そのバッファアンプとして作用している。第１ボルテージフォロワ３１〜第４ボルテージフォロワ３４のそれぞれは、出力が反転入力端に帰還されたボルテージフォロワである。それらの正転入力端には、電源供給部６から出力される電圧が供給されている。
【００４０】
図６を参照すると、正側階調電圧生成部２３は複数の抵抗（２３１〜２３ｎ）を含んで構成されている。同様に、負側階調電圧生成部２４は、複数の抵抗（２４１〜２４ｎ）を含んで構成されている。図６に示されているように、第１ボルテージフォロワ３１の出力端は、第１ノード２６に接続されている。また、第２ボルテージフォロワ３２の出力端は、第２ノード２７に接続されている。また、第３ボルテージフォロワ３３の出力端は、第３ノード２８に接続されている。さらに、第４ボルテージフォロワ３４の出力端は、第４ノード２９に接続されている。
【００４１】
正側階調電圧生成部２３は、第１ボルテージフォロワ３１から出力される電圧と、第２ボルテージフォロワ３２から出力される電圧とに基づいて、正側の階調電圧を生成している。同様に、負側階調電圧生成部２４は、第３ボルテージフォロワ３３から出力される電圧と、第４ボルテージフォロワ３４から出力される電圧とに基づいて、負側の階調電圧を生成している。図６に示されているように、第１ボルテージフォロワ３１から第４ボルテージフォロワ３４のそれぞれには、制御信号供給端子３９を介してバッファアンプ部出力制御信号４０が供給される。第１ボルテージフォロワ３１から第４ボルテージフォロワ３４は、そのバッファアンプ部出力制御信号４０に応答して出力をハイインピーダンスにしている。
【００４２】
抵抗分圧部２２から出力される階調電圧は、Ｄ／Ａコンバータ部１５に供給されている。上述したように、抵抗分圧部２２の出力は、接続線２５を介して他のデータドライバ回路４に備えられた抵抗分圧部２２の出力端に接続されている。
【００４３】
上述したように、データドライバユニット２に備えられた複数のデータドライバ回路４のそれぞれは、接続線２５を介して接続されている。ここにおいて、バッファアンプ部２１を構成する複数の演算増幅器（３１〜３４）は、制御信号供給端子３９を介して供給されるバッファアンプ部出力制御信号４０に応答して、出力端をハイインピーダンスにする機能を有している。換言すると、本実施形態においては、バッファアンプ部出力制御信号４０はＨｉｇｈレベルとＬｏｗレベルの値を持つ信号であるものとする。複数の演算増幅器（３１〜３４）は、バッファアンプ部出力制御信号４０が示すＨｉｇｈレベル（またはＬｏｗレベル）に応答して、出力端のインピーダンスを制御することが可能な回路構成になっているものとする。
【００４４】
本実施形態において、バッファアンプ部出力制御信号４０は、制御回路５に備えられたバイアス回路（図示されず）で生成されている。制御回路５は、各ドライバ回路の制御信号供給端子３９を介して、複数の演算増幅器（３１〜３４）が通常動作できるようにバイアス回路を制御する。
【００４５】
この時制御回路５は、他のドライバ回路の制御信号供給端子３９を介して、それらにバッファアンプ部出力制御信号４０を反転した反転バッファアンプ部出力制御信号４０を供給している。他のドライバ回路に備えられた複数の演算増幅器（３１〜３４）は、その反転バッファアンプ部出力制御信号４０に応答して出力インピーダンスをハイインピーダンスにする。
【００４６】
各ドライバ回路に備えられた複数の演算増幅器は、接続線２５を介して出力同士が接続されている。この場合において、他のドライバの演算増幅器は、制御信号供給端子３９から供給されるバッファアンプ部出力制御信号４０によりバイアス電流がカットオフされ、結果として出力インピーダンスをハイインピーダンスにしている。他のドライバ回路に内蔵されている正側階調電圧生成部２３と負側階調電圧生成部２４は、駆動されているドライバ回路に内蔵されている演算増幅器により、駆動ドライバに内蔵されている正側階調電圧生成部２３と負側階調電圧生成部２４と同時に駆動されることになる。
【００４７】
換言すると、複数個あるＬＣＤドライバの内唯一１つだけ内蔵される階調電源用の演算増幅器をアクティブ状態にし、通常動作できる状態にする。これは制御信号供給端子３９を介して供給されるバッファアンプ部出力制御信号４０で制御する。一方、その他のＬＣＤドライバに内蔵される階調電源用の演算増幅器を非アクティブ状態にし、出力をハイインピーダンス状態にする。これも制御信号供給端子３９バッファアンプ部出力制御信号４０（反転バッファアンプ部出力制御信号４０）で行う。このようにすることにより、演算増幅器の出力端子同士が回路上ショートされていても異常電流が流れることが無くなり、ブロックムラの発生を抑制することが可能となる。
【００４８】
つまり、従来のドライバ回路においては、演算増幅器の出力は低インピーダンス同士であることと、一般的には異なったオフセット電圧をもつことで出力同士を接続することができなかった。仮に出力同士を接続すると、演算増幅器自身がもつオフセット電圧で過大電流が流れ、お互いに正常動作することが不可能であった。
【００４９】
これに対し、本願発明は他方の演算増幅器の出力をハイインピーダンス状態にし、出力同士をショートしても問題が起こらないようにバイアスの制御端子を設けて、一方の演算増幅器の出力をハイインピーダンス状態にした。これにより演算増幅器の出力同士をショートすることが可能になった。ひいては、階調電圧を複数個のＬＣＤドライバで共通にすることが可能になり、結果としてブロックムラと呼ばれる表示異常が防止できるという効果がある。
【００５０】
［第２の実施形態］
以下に、図面を参照して、本発明の第２の実施形態について説明を行う。図７は第２の実施形態におけるデータドライバ回路４の構成を例示する回路図である。図７において、上述の第１の実施形態の説明に使用した図面に付されている符号と同じ符号が付されている要素は、その構成・動作が第１の実施形態と同様である。したがって、以下では、その詳細な説明を省略する。
【００５１】
図７を参照すると、第２の実施形態のデータドライバ回路４は、バッファアンプ部４１を備えている。バッファアンプ部４１は、正側階調電圧生成部２３と負側階調電圧生成部２４で電圧分割される各々の途中のノードの数だけ演算増幅器を備えている。図７に示されているように、その複数の演算増幅器（４１１〜４１ｎ）の出力と正側階調電圧生成部２３と負側階調電圧生成部２４に備えられた複数のノード（Ｎ１〜Ｎｎ）の間に抵抗が挿入されている。また、バッファアンプ部４１には、電源供給部６から複数の電圧（Ｖ１〜Ｖｎ）が供給されている。第２の実施形態において、中間調レベルを決定する演算増幅器（４１２〜４１ｎ−１）においても、出力同士が接続されている。また、複数の演算増幅器（４１１〜４１ｎ）のそれぞれには、制御信号供給端子３９を介してバッファアンプ部出力制御信号４０が供給されている。
【００５２】
第２の実施形態において、制御回路５は所定のデータドライバ回路４のバッファアンプ部出力制御信号４０を供給し、その他のデータドライバ回路４に、反転バッファアンプ部出力制御信号４０を供給する。バッファアンプ部出力制御信号４０が供給されるデータドライバ回路４のバッファアンプ部４１は、そのバッファアンプ部出力制御信号４０に応答して演算増幅器の出力インピーダンスをハイインピーダンスにする。より具体的には、複数個あるデータドライバ回路４の内、少なくとも１つの階調電源用演算増幅器のバイアスをアクティブ状態にして通常動作できる状態にする。このとき、非アクティブ状態のデータドライバ回路４にはバッファアンプ部出力制御信号４０が供給される。非アクティブ状態のデータドライバ回路４のバッファアンプ部４１の出力をハイインピーダンスにすることにより異常電流が流れることを防止している。
【００５３】
第２の実施形態において、大型ＬＣＤドライバに適用することが好ましい。大型ＬＣＤドライバは、階調電圧の制御端子を複数個もつことが一般的である。複数個の階調電圧の制御端子からの電圧によって、ＬＣＤパネル毎の特性に合わせたきめ細かい制御をしている。この場合においても、階調電源用の演算増幅器の出力同士を接続してブロックムラと呼ばれる表示異常を防止することが可能となる。
【００５４】
上述してきたように、本願発明の表示装置１は、ＬＣＤドライバ内に内蔵される階調電源用演算増幅器にＬＣＤドライバ間で異なったオフセット電圧を持っていても、表示異常が発生することを抑制している。なお、複数個のＬＣＤドライバにおいて階調電圧を決定する抵抗を共通接続した時に、共通接続された階調電源用の演算増幅器の出力同士の影響で異常電流が流れることを防止するため、階調電源用の演算増幅器の出力に抵抗を挿入している。その時、この挿入した抵抗による影響が無視できるレベルになるようにすることと、挿入した抵抗に流れる電流値を制限電流値内にいれるように抵抗値を選択することが好ましい。
【図面の簡単な説明】
【００５５】
【図１】図１は、従来の液晶表示装置の構成を示すブロック図である。
【図２】図２は、従来の階調電圧発生回路の構成を示す回路図である。
【図３】図３は、従来の複数のドライバ回路を備えるＬＣＤデータドライバの構成を示すブロック図である。
【図４】図４は、本発明の実施形態における表示装置１の構成を例示するブロック図である。
【図５】図５は、データドライバユニット２の構成を示すブロック図である。
【図６】図６は、階調電圧出力回路１１の構成を例示する回路図である。
【図７】図７は第２の実施形態におけるデータドライバ回路４の構成を例示する回路図である。
【符号の説明】
【００５６】
１…表示装置
２…データドライバユニット
３…ゲートドライバユニット
４…データドライバ
５…制御回路
６…電源供給部
１１…階調電圧出力回路
１２…表示パネル
１２−１〜１２−ｎ…表示領域
１３…レジスタ部
１４…ラッチ部
１５…Ｄ／Ａコンバータ部
１６…出力アンプ部
２１…バッファアンプ部
２２…抵抗分圧部
２３…正側階調電圧生成部
２３１〜２３ｍ…正側抵抗
２４…負側階調電圧生成部
２４１〜２４ｍ…負側抵抗
２５…接続線
２６…第１ノード
２７…第２ノード
２８…第３ノード
２９…第４ノード
３１…第１ボルテージフォロワ
３２…第２ボルテージフォロワ
３３…第３ボルテージフォロワ
３４…第４ボルテージフォロワ
３５…第１電源部
３６…第２電源部
３７…第３電源部
３８…第４電源部
３９…制御信号供給端子
４０…バッファアンプ出力制御信号
４１…バッファアンプ部
４１１〜４１ｎ…ボルテージフォロワ
Ｎ１〜Ｎｎ…ノード
１０１…データレジスタ
１０２…ラッチ回路
１０３…Ｄ／Ａコンバータ
１０４…階調電圧発生回路
１０５…出力アンプ部
１０６−１〜１０６−ｎ…薄膜トランジスタ
１０７−１〜１０７−ｎ…画素容量
１０８−１〜１０８−ｎ…画素
１１１…データドライバ
１１２…ＬＣＤパネル
２０１…外部ラダー抵抗回路
２０１０〜２０１ｎ−１…外部抵抗
２０２…バッファアンプ部
２０２１〜２０２ｎ…ボルテージフォロワ
２０３…内蔵ラダー抵抗回路
２０３１〜２０３ｎ−１…内蔵抵抗
２０４…定電圧発生回路
２０６…階調電圧出力回路
２０７…第１電源
２０８…第２電源
２０９…第３電源
２１０…第４電源
３０１…第１演算増幅器
３０２…第２演算増幅器
３０３…第３演算増幅器
３０４…第４演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
0005137321.tif 000005
【図５】
0005137321.tif 000006
【図６】
0005137321.tif 000007
【図７】
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