(57)【特許請求の範囲】
【請求項１】
直流主回路の正負間に直列に接続され、互いに排反関係を持ってオンオフ制御される少なくとも一対のスイッチング素子を各相ごとに有する半導体電力変換装置であって、
前記スイッチング素子の各々をオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、
前記スイッチング素子の各々のオンオフ状態に応じてゲートフィードバック信号を出力するゲートフィードバック手段と、
前記一対のスイッチング素子の一方の前記ゲート基準信号がオフからオンになり且つ他方の前記スイッチング素子の前記ゲートフィードバック信号がオフであるときだけ前記一方のスイッチング素子をオフからオンに遷移させ、一旦オンとなった後は前記ゲート基準信号がオフになるまで前記スイッチング素子のオン状態を保持するように前記ゲート基準信号を変換して前記スイッチング素子のゲート制御信号を出力するゲートインタロック手段と、
前記ゲートインタロック手段の動作状態を監視して前記スイッチング素子またはその周辺回路の異常を検出するゲートインタロック監視手段と
を具備し、
前記ゲートインタロック監視手段が異常を検出したとき、異常と判断された前記スイッチング素子が属する相のスイッチング素子の前記ゲート基準信号をゲートブロックすると共に、
前記ゲートインタロック監視手段は、
各々の前記スイッチング素子の前記ゲート基準信号と、前記ゲートインタロック手段によって変換された当該スイッチング素子の前記ゲート制御信号とが互いに異なるレベルであるとき、前記スイッチング素子と対を成すスイッチング素子またはその周辺回路が異常であると判断するようにしたことを特徴とする半導体電力変換装置。
【請求項２】
前記ゲートインタロック監視手段が異常を検出したとき、全ての相の前記ゲート基準信号をゲートブロックするようにしたことを特徴とする請求項１に記載の半導体電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体電力変換装置に係り、特に直流主回路の正負間に直列に接続された複数個のスイッチング素子を各相ごとに有する半導体電力変換装置に関する。
【背景技術】
【０００２】
一般に、直流主回路に正電位端と負電位端との間に直列に接続された複数個のスイッチング素子を各相ごとに有する半導体電力変換装置において、互いに排反関係を持ってオンオフ制御する必要のある正側及び負側のスイッチング素子が同時にオンすると、直流主回路正電位端と負電位端との間が短絡状態となり、装置故障に至る。
【０００３】
この直流短絡故障を防止するため、排反関係を持ってオンオフ制御する必要のある正側及び負側のスイッチング素子が同時にオンすることのないようなゲートインタロック回路を設けることが従来から行なわれていた。
【０００４】
しかしながら、通常のゲートインタロック回路の場合、ノイズ等の影響によって誤パルスが生じるとやはり同様の問題が避けられない。このため、ゲートパルスのフィードバック手段を用いて、排反関係を持ってオンオフ制御する必要のある正側及び負側のスイッチング素子の一方のゲート基準信号がオフからオンになり且つ他方のゲートフィードバック信号がオフであるときにだけ一方のスイッチング素子をオフからオンに遷移させ、この一方のスイッチング素子が一旦オンとなった後はゲート基準信号がオフになるまでオン状態を保持するようなゲートインタロック回路が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２００２−１６５４６２号公報（第４−５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に示された手法によれば、たとえノイズ等によってゲートフィードバックに誤検出パルスが生じた場合でも、その影響を受けずに正常なゲートパルスを出力することが可能となる。しかしながら、特許文献１に示されたゲートインタロック回路を使用するだけでは、スイッチング素子の故障が発生しても正常なゲートパルスを供給しようとするため、直流短絡事故等の被害拡大を防止することができない恐れがある。
【０００６】
本発明は上記問題に鑑みて為されたもので、その目的は、ノイズ等による誤ったゲートパルスによって短絡故障等を発生させないゲートインタロック機能を有し、且つ直流短絡事故の被害拡大を防止することが可能な半導体電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の発明である半導体電力変換装置は、直流主回路の正負間に直列に接続され、互いに排反関係を持ってオンオフ制御される少なくとも一対のスイッチング素子を各相ごとに有する半導体電力変換装置において、前記スイッチング素子の各々をオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、前記スイッチング素子の各々のオンオフ状態に応じてゲートフィードバック信号を出力するゲートフィードバック手段と、前記一対のスイッチング素子の一方の前記ゲート基準信号がオフからオンになり且つ他方の前記スイッチング素子の前記ゲートフィードバック信号がオフであるときだけ前記一方のスイッチング素子をオフからオンに遷移させ、一旦オンとなった後は前記ゲート基準信号がオフになるまで前記スイッチング素子のオン状態を保持するように前記ゲート基準信号を変換して前記スイッチング素子のゲート制御信号を出力するゲートインタロック手段と、前記ゲートインタロック手段の動作状態を監視して前記スイッチング素子またはその周辺回路の異常を検出するゲートインタロック監視手段とを具備し、前記ゲートインタロック監視手段が異常を検出したとき、異常と判断された前記スイッチング素子が属する相のスイッチング素子の前記ゲート基準信号をゲートブロックすると共に、前記ゲートインタロック監視手段は、各々の前記スイッチング素子の前記ゲート基準信号と、前記ゲートインタロック手段によって変換された当該スイッチング素子の前記ゲート制御信号とが互いに異なるレベルであるとき、前記スイッチング素子と対を成すスイッチング素子またはその周辺回路が異常であると判断するようにしたことを特徴としている。
【０００８】
また、本発明の第２の発明である半導体電力変換装置は、本発明の第１の発明である半導体電力変換装置において、ゲートインタロック監視手段が異常を検出したとき、全ての相のゲート基準信号をゲートブロックするようにしたことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、ノイズ等による誤ったゲートパルスによって短絡故障等を発生させないゲートインタロック機能を有し、且つ直流短絡事故の被害拡大を防止することが可能な半導体電力変換装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１１】
以下、本発明の実施例１に係る半導体電力変換装置を図１及び図２を参照して説明する。
【００１２】
図１は本発明の実施例１に係る半導体電力変換装置のブロック構成図である。この図１においては半導体電力変換装置として３レベルインバータの１相分を例として図示している。
【００１３】
直流主回路正電位端１５と直流主回路負電位端１６との間に直列に正側のスイッチング素子３１、３２及び負側のスイッチング素子３３、３４が接続されている。スイッチング素子３１、３２、３３及び３４は各々、通常はＩＧＢＴのような自己消弧型半導体素子とこれに逆並列接続されたダイオードとで構成されるが、一体型の構成であっても良い。スイッチング素子３１とスイッチング素子３２の間の接続点には、クランプダイオード３５が主回路中性点１７から電流を流す方向に接続されており、同様にスイッチング素子３３とスイッチング素子３４の間の接続点には、クランプダイオード３６が主回路中性点１７へ電流を流す方向に接続されている。そしてスイッチング素子３２とスイッチング素子３３の間の接続点である交流出力端１８から１相分の交流出力電圧が得られる。
【００１４】
以上が３レベルインバータの１相分の主回路構成である。この１相分の主回路を３個設ければ３相の３レベルインバータが形成される。
【００１５】
以下、この３レベルインバータの１相分の主回路を制御するための制御回路の構成について説明する。
【００１６】
ゲート制御信号発生回路１１は、図示しない主制御部で得られる電圧基準に応じ、例えばＰＷＭ制御によって変調されたゲート基準信号４１、４２、４３及び４４を出力する。ゲート基準信号４１、４２、４３及び４４はゲートインタロック回路１０１を介してゲート駆動回路２１、２２、２３及び２４にそれぞれ供給され、ゲート駆動回路２１、２２、２３及び２４の出力は、スイッチング素子３１、３２、３３及び３４のゲートを夫々駆動する。ここで、ゲート基準信号４１とゲート基準信号４３は一方がオンである場合には他方はオフとなるように互いに排反関係を持っている。また、ゲート基準信号４２とゲート基準信号４４も同様に互いに排反関係を持っている。
【００１７】
ゲート駆動回路２１、２２、２３及び２４のオンオフ動作状態は、夫々ゲートフィードバック信号５１、５２、５３及び５４としてゲートインタロック回路１０１に導かれる。
【００１８】
ゲートインタロック監視回路１０２は、ゲートインタロック回路１０１の状態信号を入力としてその異常の有無を監視し、異常が認められたときは当該相に属する所定のゲート基準信号をオフすると共に、ゲートブロック回路１２を介してゲート制御信号発生回路１１の他の相を含む全てのゲート基準信号をゲートブロックする。尚、ゲートブロック回路１２には、装置過電流、装置過電圧等の異常信号も入力されている。
【００１９】
以下にゲートインタロック回路１０１及びゲートインタロック監視回路１０２の内部構成について説明する。まず、ゲートインタロック回路１０１内のゲート基準信号４１に係るゲートインタロック処理部の内部構成について説明する。
【００２０】
ゲート基準信号４１はＡＮＤ回路７１の一方の入力端に与えられる。このＡＮＤ回路７１の出力であるインタロック後のゲート出力信号４６がゲート駆動回路２１に与えられ、スイッチング素子３１をオンオフ制御する。ゲート駆動回路２３からゲートフィードバック信号５３がＮＯＴ回路６１を介してＯＲ回路８１の一方の入力端に与えられる。このＯＲ回路８１の出力は上述のＡＮＤ回路７１の他方の入力端に与えられ、ゲートフィードバック信号５３がオフであるときにだけスイッチング素子３１をオフからオンに遷移させるように構成されている。そして、ＯＲ回路８１の他方の入力端にはＡＮＤ回路７１の出力信号が与えられ、スイッチング素子３１が一旦オンとなった後はゲート基準信号４１がオフになる時までそのオン状態を保持するように構成されている。
【００２１】
ゲート基準信号４２、４３及び４４のゲートインタロック処理部についても基本的には上記ゲート基準信号４１のゲートインタロック処理部と同一の構成となっている。即ち、ゲート基準信号４２、４３及び４４はＡＮＤ回路７２、７３及び７４の一方の入力端に夫々与えられる。このＡＮＤ回路７２、７３及び７４の出力であるインタロック後のゲート出力信号４７、４８及び４９がゲート駆動回路２２、２３及び２４に夫々与えられ、スイッチング素子３２、３３及び３４を夫々オンオフ制御する。ゲート駆動回路２４、２１及び２２からゲートフィードバック信号５４、５１及び５２が、夫々ＮＯＴ回路６２、６３及び６４を介してＯＲ回路８２、８３及び８４の一方の入力端に夫々与えられる。ＯＲ回路８２、８３及び８４の出力は夫々上述のＡＮＤ回路７２、７３及び７４の他方の入力端に与えられ、ゲートフィードバック信号５４、５１及び５２がオフであるときにだけスイッチング素子３２、３３及び３４を夫々オフからオンに遷移させるように構成されている。そして、ＯＲ回路８２、８３及び８４の他方の入力端には夫々ＡＮＤ回路７２、７３及び７４の出力信号が与えられ、スイッチング素子３２、３３及び３４が一旦オンとなった後はゲート基準信号４２、４３及び４４が夫々オフになる時までそのオン状態を保持するように構成されている。
【００２２】
次にゲートインタロック監視回路１０２の内部構成について説明する。このゲートインタロック監視回路１０２においては、ゲートインタロック回路１０１の入力信号であるゲート基準信号４１、４２、４３及び４４を夫々ＥＸＯＲ回路９１、９２、９３及び９４の一方の入力端に与える。そしてインタロック後のゲート出力信号４６、４７、４８及び４９を夫々ＥＸＯＲ回路９１、９２、９３及び９４の他方の入力端に与える。このように構成すれば、ＥＸＯＲ回路９１、９２、９３及び９４の夫々の出力であるインタロック検出信号９６、９７、９８及び９９が１となるのは、ゲート駆動回路２３、２４、２１及び２２が夫々異常であるかまたはスイッチング素子３３、３４、３１及び３２が夫々異常である場合となる。従ってゲートオフ判定回路１０８は所定のスイッチング素子のゲートを速やかにオフすると共に事故波及防止のために他の全てのスイッチング素子をゲートブロックする。尚、ここで所定のスイッチング素子とは、放置しておいたときにそのスイッチング素子に過大な電流が流れてしまうスイッチング素子を意味するが、その相の全てのスイッチング素子のゲート基準信号をゲートブロックするようにしても良い。
【００２３】
以上説明した３レベルインバータの１相分の構成における実施例１の動作を図２に示す動作タイムチャートに従って説明する。
【００２４】
図２に示したように、まず、ゲート基準信号４１、４２、４３及び４４が夫々オン、オン、オフ及びオフであり、インタロック後のゲート出力信号４６、４７、４８及び４９がインタロック前と同様に夫々オン、オン、オフ及びオフとなっている正常状態を考える。このとき、ゲートフィードバック信号５１はオンとなっている。
【００２５】
時刻ｔ＝Ｔ１において、ゲート基準信号４１がオフに変化すると、インタロック後のゲート出力信号４６も直ちにオフとなる。そして若干のゲート遅延時間後にゲートフィードバック信号５１がオフとなる。次に時刻ｔ＝Ｔ２でゲート基準信号４３がオフからオンに変化する。このとき、ゲート基準信号４３とは排他関係にあるゲート基準信号４１がオフであるので、インタロック後のゲート出力信号４８も直ちにオンとなる。
【００２６】
上記状態において時刻ｔ＝Ｔ３でノイズ等の影響によってゲートフィードバック信号５１が短時間オンになったとする。この場合、前述したような保持機能によってインタロック後のゲート出力信号４８はオン状態を継続し、上記ノイズの影響を受けない。そして時刻ｔ＝Ｔ４においてゲート基準信号４３がオンからオフに変化すると直ちにインタロック後のゲート出力信号４８はオンからオフに変化する。更に時刻ｔ＝Ｔ５においてゲート基準信号４１がオフからオンに変化すると、排他関係にあるゲート基準信号４３に対応するゲートフィードバック信号５３がオフであるので、インタロック後のゲート出力信号４６も直ちにオンとなる。
【００２７】
次に、時刻ｔ＝Ｔ６において、ゲート基準信号４１がオンからオフに変化し、インタロック後のゲート出力信号４６も直ちにオンからオフに変化した後、ゲートフィードバック信号５１がオンからオフとならない状態、例えばスイッチング素子３１が遮断失敗した場合を考える。この状態において時刻ｔ＝Ｔ７でゲート基準信号４３はオフからオンに変化しようとする。ところが、このゲート基準信号４３がオフからオンに変化した瞬間インタロック検出信号９８がオフからオンとなるので、ゲートブロック信号が出力される。
【００２８】
以上説明したように、ゲートインタロック回路１０１は、排反関係を持ってオンオフ制御する必要のある正側及び負側のスイッチング素子の一方のゲート基準信号がオフからオンになり且つ他方のゲートフィードバック信号がオフであるときにだけ一方のスイッチング素子をオフからオンに遷移させ、この一方のスイッチング素子が一旦オンとなった後はゲート基準信号がオフになるまでオン状態を保持するようにしてノイズ等による誤動作を防止し、ゲートインタロック監視回路１０２は、スイッチング素子が故障したような場合に、ゲートブロックを行なうことにより事故波及を防止する。
【００２９】
ゲートインタロック監視回路１０２を設けない場合、ゲート基準信号４３を例にとれば、スイッチング素子３１が遮断失敗等の素子故障を生じたときはゲート基準信号４１のオン、オフによらずゲート駆動回路２１からのゲートフィードバック信号５１はオンとなり、このゲートフィードバック信号５１がオンである間はゲートインタロック回路１０１によってゲート基準信号４３はオンとならないため、スイッチング遷移の時点では直流短絡、素子破壊モードは生じない。しかしながら、ゲート基準信号４２がゲートブロックされない場合には、次のタイミングでゲート基準信号４２のオン信号によりスイッチング素子３２は正常にオンとなり、このスイッチング素子３２と故障したスイッチング素子３１を介して装置の過電流レベルに到達するまでスイッチング素子および負荷に電流が継続して流れる。このため、事前のスイッチング動作の状態によっては、電流・熱による過大な負荷がスイッチング素子３２に課され、スイッチング素子３２も故障となって被害拡大を生ずることになる。
【００３０】
ゲートインタロック監視回路１０２のＥＸＯＲ回路９３は、ゲートインタロック回路１０１の入出力の相違を確認しているので、スイッチング素子またはゲート基板他周辺回路の異常を監視していることと等価となる。従って、図２に示したように、ＥＸＯＲ回路９３の出力であるインタロック検出信号９８がオンしたとき、ゲートオフ判定回路１０８を経由して、ゲートオフ指令をゲート制御発生回路１１に入力し、ゲート基準４２をオフとするような適切なゲートブロックを行えば上記の異常負荷による正側スイッチング素子３２の故障を防止することが可能となる。
【００３１】
尚、この実施例１は、ゲート基準信号の保持機能を持つゲートインタロック回路の入出力の相違を確認しているので、ゲートフィードバック信号のノイズの影響を受けないばかりでなく、ゲート遅延時間の影響も受けないメリットがある。
【００３２】
また、このゲートインタロック監視回路は、図１に示したようにゲートインタロック回路に付随させる形の簡単な回路構成となるので、コストパフォーマンスの良い事故波及防止保護機能を実現することができる。
【実施例２】
【００３３】
以下、本発明の実施例２に係る半導体電力変換装置を図３及び図４を参照して説明する。
【００３４】
図３は本発明の実施例２に係る半導体電力変換装置のブロック構成図である。この実施例２の各部について、図１の本発明の実施例１に係る半導体電力変換装置のブロック構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例２が実施例１と異なる点は、ゲートインタロック監視回路１０２に代えて各々のゲート基準信号の遅延時間の異常を検出する機能を有するゲート遅延時間監視回路１０３を設けた点である。ゲート遅延時間監視回路１０３の内部構成は以下の通りである。
【００３５】
インタロック後のゲート出力信号４６、４７、４８及び４９を夫々一方の入力とし、ゲートフィードバック信号５１、５２、５３及び５４を夫々他方の入力とするオン／オフディレイ時間異常検出部１０４、１０５、１０６及び１０７を設け、オン／オフディレイ時間異常検出部１０４、１０５、１０６及び１０７の各々の出力をゲートオフ判定回路１０８に与える。ここで、オン／オフディレイ時間異常検出部１０４、１０５、１０６及び１０７は夫々インタロック後のゲート出力信号４６、４７、４８及び４９がオン／オフ入力されてからゲートフィードバック信号５１、５２、５３及び５４がオン／オフとなるまでの夫々のゲート遅延時間を求め、この夫々のゲート遅延時間が所定値以上となったときゲートオフ判定回路１０８に１を出力する。
【００３６】
上記ゲート遅延時間は、スイッチング素子の特性とゲート駆動回路におけるゲート基板内の半導体素子のスイッチング特性と制御伝送遅れ時間から決まるので、通常はスイッチング素子の通電状態に拘わらずほぼ一定の範囲内の値となる。しかしながら、一旦スイッチング素子の故障やゲート基板を始めとする周辺回路の故障が発生した場合には、ゲート遅延時間は正常時の一定の範囲を大きく逸脱する。従って上記の異常監視が可能となる。
【００３７】
以上説明した３レベルインバータの１相分の構成における実施例２の動作を図４に示す動作タイムチャートに従って説明する。
【００３８】
図４に示したように、まず、ゲート基準信号４１、４２、４３及び４４が夫々オン、オン、オフ及びオフであり、インタロック後のゲート出力信号４６、４７、４８及び４９がインタロック前と同様に夫々オン、オン、オフ及びオフとなっている正常状態を考える。このとき、ゲートフィードバック信号５１はオンとなっている。
【００３９】
時刻ｔ＝Ｔ１において、ゲート基準信号４１がオフに変化すると、インタロック後のゲート出力信号４６も直ちにオフとなる。そして時刻ｔ＝Ｔ１Ｄにおいてゲートフィードバック信号５１がオフとなる。この場合のゲート遅延時間は（Ｔ１Ｄ−Ｔ１）となるが、この値が正常範囲内であれば、オン／オフディレイ時間異常検出部９１の出力は０となる。
【００４０】
以下の時刻ｔ＝Ｔ２、Ｔ４及びＴ５における動作は図２の実施例１で示した動作と同様であるのでその説明を省略する。
【００４１】
次に、時刻ｔ＝Ｔ８においてゲート基準信号４１がオンからオフに変化し、時刻ｔ＝Ｔ８Ｄにおいてゲートフィードバック信号５１がオフとなり、このときのゲート遅延時間（Ｔ８Ｄ−Ｔ８）が正常範囲を逸脱しているものとする。このとき、オン／オフディレイ時間異常検出部９１の出力が１となり直ちにゲートブロック動作を行なう。
【００４２】
このようにゲート出力信号４６とゲートフィードバック信号５１の間のゲート遅延時間が正常時と大きく異なるときには、スイッチング素子３１またはゲート駆動回路２１のゲート基板他周辺回路が異常となっていると考えられ、このときゲートオフ判定回路１０８を介して、ゲートオフ指令をゲート制御発生回路１１に入力し、ゲート基準信号４２をオフとするような適切なゲートブロックを行えば上記の故障拡大が防止可能となる。尚、このゲートブロックの対象となるゲート基準信号はゲート基準信号４２が優先されるが、他のゲート基準信号も同時にゲートブロックするようにしても良い。
【００４３】
この実施例２によれば、許容ゲート遅延時間を実用の範囲で最短に設定することによって、スイッチング素子または周辺回路の異常を素早く検出することが可能となり、場合によっては異常が発生したスイッチング素子自身の保護を行なうことも可能となる。
【００４４】
以上、実施例１及び実施例２においては、３レベルインバータを例に説明したが、正側及び負側の一対のスイッチング素子が互いに排他関係をもってオンオフ制御される半導体電力変換装置であれば、２レベルであっても４レベル以上であっても、またインバータでなくコンバータであっても本発明が適用可能であることは明らかである。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１に係る半導体電力変換装置のブロック構成図。
【図２】本発明の実施例１に係る半導体電力変換装置の動作を説明するためのタイムチャート。
【図３】本発明の実施例２に係る半導体電力変換装置のブロック構成図。
【図４】本発明の実施例２に係る半導体電力変換装置の動作を説明するためのタイムチャート。
【符号の説明】
【００４６】
１１  ゲート制御信号発生回路
１２  ゲートブロック回路
１５  直流主回路正電位端
１６  直流主回路負電位端
１７  主回路中性点
１８  交流出力端
２１、２２、２３、２４  ゲート駆動回路
３１、３２、３３、３４  スイッチング素子
３５、３６  クランプダイオード
４１、４２、４３、４４  ゲート基準信号
４６、４７、４８、４９  ゲート出力信号
５１、５２、５３、５４  ゲートフィードバック信号
６１、６２、６３、６４  ＮＯＴ回路
７１、７２、７３、７４  ＡＮＤ回路
８１、８２、８３、８４  ＯＲ回路
９１、９２、９３、９４  ＥＸＯＲ回路
９６、９７、９８、９９  インタロック検出信号
１０１  ゲートインタロック回路
１０２  ゲートインタロック監視回路
１０３  ゲート遅延時間監視回路
１０４、１０５、１０６、１０７  オン／オフディレイ時間異常検出部
１０８  ゲートオフ判定回路
【図１】
0005324066.tif 000002
【図２】
0005324066.tif 000003
【図３】
0005324066.tif 000004
【図４】
0005324066.tif 000005