(57)【特許請求の範囲】
【請求項１】
絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合（ＭＴＪ）構造を用意するステップと、
すべての露出面の上に、等厚性(conformal)成膜プロセスによって、上面を有する保護
層を形成することにより、前記キャップ層と前記側壁面とを覆うステップと、
前記保護層の上に中間層誘電体を形成するステップと、
化学的機械研磨（ＣＭＰ）プロセスによって前記保護層の上面が露出するまで平坦化することにより、研磨速度の違いに起因して前記中間層誘電体に前記保護層の表面よりも低い面が形成されるようにするステップと、
エッチングプロセスによって前記キャップ層が露出するまで前記保護層を選択的に除去するステップと
を含み、約１０時間にわたって約２８０°Ｃの温度に加熱されたとしても前記磁気トンネル接合構造の抵抗値が有意の影響を受けないような磁気メモリセル性能を得る
ことを特徴とする磁気メモリセルの製造方法。
【請求項２】
前記保護層をシリコン窒化物またはシリコン酸化窒化物で形成する
ことを特徴とする請求項１に記載の磁気メモリセルの製造方法。
【請求項３】
前記中間層誘電体をシリコン酸化物で形成する
ことを特徴とする請求項１に記載の磁気メモリセルの製造方法。
【請求項４】
前記保護層を形成するための等厚性成膜プロセスは、さらに、プラズマエンハンスト(plasma enhanced)ＣＶＤプロセスまたは原子層(atomic layer)ＣＶＤプロセスを含む
ことを特徴とする請求項２記載の磁気メモリセルの製造方法。
【請求項５】
前記保護層がＴａ（タンタル），Ｒｕ（ルテニウム），ＴａＮ（窒化タンタル），Ｔｉ（チタン），ＴｉＮ（窒化チタン），およびＷＮ（窒化タングステン）からなる群から選ばれた元素を含むと共に３ｎｍないし５０ｎｍの膜厚を有するようにする
ことを特徴とする請求項２記載の磁気メモリセルの製造方法。
【請求項６】
前記保護層が３ｎｍないし４０ｎｍの膜厚を有するようにする
ことを特徴とする請求項２記載の磁気メモリセルの製造方法。
【請求項７】
前記保護層を選択的に除去するための前記エッチングプロセスは、弗素系プラズマと共に反応性イオンエッチングを用いるプロセスを含み、前記保護層のエッチング速度が、前記中間層誘電体のエッチング速度の１０倍以上であり、かつ、前記キャップ層のエッチング速度の１０倍ないし２０倍である
ことを特徴とする請求項１記載の磁気メモリセルの製造方法。
【請求項８】
絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、
すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、前記キャップ層と前記側壁面とを覆うステップと、
前記保護層の上に中間層誘電体を形成するステップと、
第１の化学的機械研磨プロセスによって前記保護層が露出するまで平坦化することにより、研磨速度の違いに起因して前記中間層誘電体に前記保護層の表面よりも低い面が形成されるようにするステップと、
前記第１の化学的機械研磨プロセスで用いたものとは異なる化学的作用を用いる第２の化学的機械研磨プロセスによって、前記キャップ層が露出するまで前記保護層を選択的に除去するステップと
を含み、約１０時間にわたって約２８０°Ｃの温度に加熱されたとしても磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を得る
ことを特徴とする磁気メモリセルの製造方法。
【請求項９】
前記保護層をシリコン窒化物またはシリコン酸化窒化物で形成する
ことを特徴とする請求項８に記載の磁気メモリセルの製造方法。
【請求項１０】
前記中間層誘電体をシリコン酸化物で形成する
ことを特徴とする請求項８に記載の磁気メモリセルの製造方法。
【請求項１１】
前記保護層を形成するための等厚性成膜プロセスは、さらに、プラズマエンハンストＣＶＤプロセスまたは原子層ＣＶＤプロセスを含む
ことを特徴とする請求項９記載の磁気メモリセルの製造方法。
【請求項１２】
前記保護層がＴａ，Ｒｕ，ＴａＮ，Ｔｉ，ＴｉＮ，およびＷＮからなる群から選ばれた元素を含むと共に３ｎｍないし５０ｎｍの膜厚を有するようにする
ことを特徴とする請求項９記載の磁気メモリセルの製造方法。
【請求項１３】
前記保護層が３ｎｍないし４０ｎｍの膜厚を有するようにする
ことを特徴とする請求項９記載の磁気メモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く、磁気トンネル接合（ＭＴＪ；magnetic tunnel junctions）を有する磁気メモリの製造方法に係わり、特に、磁気トンネル接合を保護する構造をもった磁気メモリセルの製造方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）チップは、ビット線およびワード線に接続されたＭＲＡＭセルアレイによって構成される。各セルは、電流が流れる少なくとも２つの導電線の間に形成された少なくとも１つの磁気接合を有する。各セルの磁気接合は、互いに異なる磁気状態をとることで情報を記憶するようになっている。
【０００３】
図６および図７は、従来のＭＲＡＭセルの断面を表すものである。ここでは、共通の基板１１の上に互いに隣り合って設けられた２つのＭＲＡＭセルの断面を表している。この図で、各ＭＲＡＭセルは、シード層からなる下部電極層１８と、ＭＴＪ構造の主要部分である活性層部分１７と、キャップ層１６とを有する。書込用のワード線１３は、例えば、ビット線１５の上方に設けてもよいが、これとは異なり、図７に符号１９で示したように下部電極層１８の下方に設けてもよい。各構造部分間のスペースには、絶縁層１２が埋め込まれている。２つの領域１４は導電ビアである。図６において、１つのワード線１３（１９）と１つのビット線１５とをアクティブにすることにより、それらの交差する箇所のＭＲＡＭセルに情報が書き込まれるようになっている。一方、ＭＲＡＭセルに書き込まれた情報は、図７に示したように、ビット線１５、活性層部分１７、下部電極層１８、導電ビア１４および層１３を経由して図示しないトランジスタに流れる電流の大きさ（すなわち、活性層部分１７の抵抗値）に基づいて読み出される。
【０００４】
なお、図６および図７では、簡略化のために、磁気接合の上下に設けられている他の構成部分についての図示を省略し、また、図７ではキャップ層の図示を省略している。
【０００５】
図８は、活性層部分１７を含む一般的な磁気トンネル接合構造（以下、ＭＴＪ積層構造という。）を表すものである。このＭＴＪ積層構造２０は、下部電極層１８、活性層部分１７、およびキャップ層１６を順次積層してなる構造である。活性層部分１７は、反強磁性（ＡＦＭ）のピンニング層３２、強磁性のピンド層３３、誘電体からなるトンネルバリア層３１、および強磁性のフリー層３４を順次積層してなる構造である。キャップ層１６は、エッチングプロセスやＣＭＰプロセスにおいてストップ層として用いられる、例えばタンタル（Ｔａ）等のハードマスク材料を含んでいる。
【０００６】
フリー層３４の磁化方向はピンド層の磁化方向と平行または反平行になり得るようになっている。これにより、電流がトンネルバリア層３１をトンネル通過する際の電気抵抗値が互いに異なる２つの状態を表すようになっている。読み出し動作時、情報は、ＭＴＪを流れる検出電流によってその磁気トンネル接合の磁気状態（電気抵抗値レベル）を検出することで読み出される。一方、書込動作時、情報は、ワード線電流とビット線電流との組み合わせにより生成される磁界によって接合の磁気状態（電気抵抗値レベル）をしかるべき状態に変化させることにより、その磁気トンネル接合に書き込まれる。
【０００７】
高密度のＭＲＡＭチップを製作する場合には、各層形成後のトポグラフィー（表面形状）が概して平坦であることが好ましい。この場合の平坦化は、通常、ＣＭＰプロセスにより行われる。特に、ＭＴＪ積層構造の場合、ＣＭＰプロセスは、概ね平坦なトポグラフィーを得ること、および、ＭＴＪ積層構造の最上面を露出させて電気的コンタクトがとれるようにすること、を目的として用いられる。図９に示したように、まず、基板１１上に、記憶素子本体部を構成する複数層の積層膜４１およびその上のキャップ層１６を形成したのち、これらをエッチングプロセスによってパターニングし、キャップ層１６が載った活性層部分１７を得る。キャップ層１６は、ＣＭＰストップ層を含む。なお、図９、ならびにこれに続く図１０および図１１では、下部電極層１８を基板１１の中に含めてまとめた形で図示している。
【０００８】
次に、図１０に示したように、シリコン酸化物層４２をウェハ全体に形成して、エッチングされた領域とＭＴＪ積層構造（積層膜４１およびキャップ層１６）を覆う。続いて、図１１に示したように、ＣＭＰプロセスにより、素子構造の上方のシリコン酸化物層４２を除去する。このとき、キャップ層１６の上部分１６ａ（図１１では破線で図示）もまた、ＣＭＰプロセスにおける制限的ＣＭＰ作用により選択的に除去され、下部分１６ｂのみがＭＴＪ積層構造の上に残存する。
【０００９】
以上のような従来のＣＭＰプロセスにおいては、２つの重大な問題があった。第１は、ＣＭＰプロセスでは、通常、ＭＴＪ積層構造の周囲のシリコン酸化物層が薄くなるが、その際、ＭＴＪ積層構造そのものも薄くなる、ということである。その薄くなる量は、素子間およびウェハ間でかなりばらつくことが多く、場合によっては４０ｎｍ以上にも達する。その薄くなる量が相当大きい場合には、トンネルバリアの下にある層が露出し、その結果、上部電極（図６，図７のビット線１５）とショートすることになる。第２は、そのようなＭＴＪのショートという問題を回避すべく極めて厚いキャップ層を形成することが考えられるが、その場合には、ビット線−フリー層間距離が増大することから、ビット線の書込能力が犠牲になる、という点である。
【００１０】
以上の点に関連して先行技術を調査したところ、以下の特許文献１〜９が見つかった。
【００１１】
特許文献１は、Kimらによるもので、キャップ層上の窒化物層、酸化物充填、ＣＭＰプロセス等を開示している。特許文献２において、Grynkewichらは、プラズマエンハンスト窒化物の形成してからＭＴＪ積層構造の上に酸化物を形成し、ＣＭＰプロセスを行うことを開示している。特許文献３において、Durlamらは、ＭＴＪ積層構造の上に誘電体層を形成後、ＣＭＰプロセスにより平坦化することを提案している。特許文献４において、Leeは、層のパターニングするためにハードマスクを利用することを提案している。特許文献５は、Nuetzelらによるものであり、ＭＴＪ素子を形成したのち、窒化物層の形成に続いて、アライメントマークを構成する導電材料からなるレジスト層を形成し、このレジスト層をＣＭＰプロセスで利用することを開示している。Leuschnerらによる特許文献６、およびLeeによる特許文献７には、ＭＴＪ素子の上を充填するための材料として窒化物または酸化物を用い、ＣＭＰプロセスを行うことが開示されている。特許文献８において、Nuetzelらは、ＭＴＪ積層構造の上のブランケット窒化物層を平坦化する技術を開示している。特許文献９において、Tuttleらは、ＭＴＪ層を保護するために、ＣＭＰプロセスを行わずにスラグ残渣１１０を当てにすること、エッチングマスク８０をキャップ層上に残しておくこと、フリー層を基準としてトンネル層を階段状に形成をすることを開示している。
【００１２】
【特許文献１】米国特許６８０６０９６
【特許文献２】米国特許６８８１３５１
【特許文献３】米国特許６１７４７３７
【特許文献４】米国特許６７１３８０２
【特許文献５】米国特許６８５８４４１
【特許文献６】米国特許６８１５２４８
【特許文献７】米国特許６７８３９９９
【特許文献８】米国特許６７８４０９１
【特許文献９】米国特許６８５２５５０
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記の特許文献１〜９には、キャップ層厚の増大に起因する書込能力の低下を伴うことなく、ショートの発生を効果的に防止できるＭＲＡＭセル構造については、有効な提案がなされていない。
【００１４】
本発明は係る課題に鑑みてなされたもので、その目的は、シリコン酸化物層が薄くなることに起因するショートの発生を防止することができるＭＴＪ積層構造を有する磁気メモリセルの製造方法を提供することにある。
【００１５】
本発明の他の目的は、ＭＴＪ積層構造におけるキャップ層をできるだけ薄くすることにより、ビット線とフリー層との距離を最小化し、ビット線書込効率（書込感度）を向上させることができる磁気メモリセルの製造方法を提供することにある。
【００１６】
本発明のさらなる目的は、上記のキャップ層がＣＭＰストップ層を含まなくてもよい構成とすることができる磁気メモリセルの製造方法を提供することにある。
【００１７】
本発明のさらなる目的は、後工程で行われるアニーリングにより生ずるＭＴＪ積層構造の劣化を防止することができる磁気メモリセルの製造方法を提供することにある。
【００１８】
本発明のさらなる目的は、ＭＴＪ積層構造を有する磁気メモリセルを製造するための従来からの製造方法を実質的に改変することなく、上記の各目的を達成することができる磁気メモリセルの製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記の目的は、ＭＴＪ側壁面の上に保護層を形成してからシリコン酸化物層やその他の中間層誘電体を形成し、しかるのち、この保護層が露出するまで平坦化研磨プロセスを行い、最後に、エッチングプロセスによってキャップ層の上面にある保護層を選択的に除去することで達成される。あるいは、この最後のエッチングプロセスの代わりに、上記とは別の平坦化研磨プロセスを行い、キャップ層が露出した時点で終了するようにしてもよい。より具体的には、以下の各手段により、上記目的が達成可能である。
【００２０】
本発明にかかる第１の磁気メモリセルの製造方法は、絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、キャップ層と側壁面とを覆うステップと、保護層の上に中間層誘電体を形成するステップと、化学的機械研磨（以下、ＣＭＰという。）プロセスによって保護層の上面が露出するまで平坦化することにより、研磨速度の違いに起因して中間層誘電体に保護層の表面よりも低い面が形成されるようにするステップと、エッチングプロセスによってキャップ層が露出するまで保護層を選択的に除去するステップとを含み、約１０時間にわたって約２８０°Ｃの温度に加熱されたとしても磁気トンネル接合構造の抵抗値が有意の影響を受けないような磁気メモリセル性能を得ることを可能としたものである。なお、等厚性成膜プロセスとは、上面と側壁面とにおける膜厚がほぼ等しくなるような成膜プロセスを意味する。
【００２１】
本発明にかかる第２の磁気メモリセルの製造方法は、絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、キャップ層と側壁面とを覆うステップと、保護層の上に中間層誘電体を形成するステップと、第１のＣＭＰプロセスによって保護層が露出するまで平坦化することにより、研磨速度の違いに起因して中間層誘電体に保護層の表面よりも低い面が形成されるようにするステップと、第１のＣＭＰプロセスで用いたものとは異なる化学的作用を用いる第２のＣＭＰプロセスによって、キャップ層が露出するまで保護層を選択的に除去するステップとを含み、約１０時間にわたって約２８０°Ｃの温度に加熱されたとしても磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を得ることを可能としたものである。
【００２２】
本発明の第１および第２の磁気メモリセルの製造方法では、磁気トンネル接合構造におけるキャップ層と側壁面とを覆うように保護層が形成されたのち、この保護層の上に中間層誘電体が形成される。さらに、（第１の）ＣＭＰプロセスによって保護層の上面が露出するまで平坦化が行われる。このとき、研磨速度の違いから、保護層の表面よりも低い面が中間層誘電体に形成される。次に、エッチングプロセスまたは（第２の）ＣＭＰプロセスによってキャップ層が露出するまで保護層が選択的に除去される。これにより、約１０時間にわたって約２８０°Ｃの温度に加熱されたとしても磁気トンネル接合構造の抵抗値があまり影響を受けないような磁気メモリセル構造が形成される。
【００２３】
本発明の第１および第２の磁気メモリセルの製造方法では、保護層をシリコン窒化物またはシリコン酸化窒化物で形成するのが好ましい。あるいは、保護層が、Ｔａ，Ｒｕ，ＴａＮ，Ｔｉ，ＴｉＮ，およびＷＮからなる群から選ばれた元素を含むようにしてもよい。保護層の膜厚は、例えば３ｎｍないし５０ｎｍ程度が好ましいが、より好ましくは、３ｎｍないし４０ｎｍ程度である。保護層の形成には、例えば、プラズマエンハンストＣＶＤプロセスまたは原子層ＣＶＤプロセスが利用可能である。中間層誘電体は、例えばシリコン酸化物で形成可能である。また、保護層の選択的除去には、弗素系プラズマ下での反応性イオンエッチングを用いることができる。この場合、保護層のエッチング速度が、中間層誘電体のエッチング速度の１０倍以上であり、かつ、キャップ層のエッチング速度の１０倍ないし２０倍であるのが好ましい。
【発明の効果】
【００２６】
本発明の第１および第２の磁気メモリセルの製造方法によれば、ＣＭＰプロセスに先立つ中間層誘電体の形成前に、パターニングされた磁気トンネル接合構造におけるキャップ層と側壁面を覆うようにして保護層を別途形成するようにしたので、磁気トンネル接合構造のショートの発生が少なく、素子の歩留りや信頼性が向上する。しかも、キャップ層を必要最小限の厚さにすることができるので、ビット線とフリー層との距離が短縮化され、ビット線書込効率（書込感度）を高めることができる。特に、保護層をシリコン酸化物ではなくシリコン窒化物またはシリコン酸化窒化物で形成した場合には、トンネル接合部への酸素原子の拡散を回避できるので、温度上昇に伴うトンネル接合抵抗値の増加を抑制でき、従来に比べて耐熱性に優れたＭＲＡＭセル構造が得られる。さらに、従来とは異なり、キャップ層にＣＭＰストップ層を含めることなく、ＣＭＰプロセスのマージンを大きくすることができるので、製造の容易さの面でも有利である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明を実施するための最良の形態（以下、単に実施の形態という。）について、図面を参照して詳細に説明する。
【００２８】
図１〜図５は本発明の一実施の形態に係る磁気メモリ素子の製造方法における要部工程を表すものである。なお、本発明の一実施の形態に係る磁気メモリセルは、この製造方法によって具現化されるので、以下、併せて説明する。
【００２９】
まず、基板１１上にシード層を形成したのち、その上に、記憶素子本体部を構成することとなる複数層の積層膜４１とキャップ層１６とを順次形成する（図示せず）。次に、これらのすべての層を選択的エッチングプロセスによってパターニングし、図１に示したように、シード層からなる下部電極層１８と、積層膜からなる活性層部分４１と、キャップ層１６とからなるＭＴＪ積層構造２０を得る。ここで、キャップ層１６は、従来のプロセスにおいて必要であったＣＭＰストップ層を含んでいない。但し、含んでいても問題はない。活性層部分４１は、図８で説明した活性層部分１７と同様の構造を有し、反強磁性（ＡＦＭ）のピンニング層３２、強磁性のピンド層３３、誘電体からなるトンネルバリア層３１、および強磁性のフリー層３４を順次積層して構成されている。
【００３０】
次に、図２に示したように、本実施の形態の主な特徴をなす保護層５２を、ＭＴＪ積層構造２０の全体を覆って保護するように形成する。保護層５２は、例えば、ＳｉＮＸで表されるシリコン窒化物材料で構成するのが好ましいが、シリコン窒化物(silicon nitride)またはシリコン酸化窒化物(silicon oxy-nitride)で構成するのがより好ましい。あるいは、Ｔａ（タンタル），Ｒｕ（ルテニウム），ＴａＮ（窒化タンタル），Ｔｉ（チタン），ＴｉＮ（窒化チタン），およびＷＮ（窒化タングステン）からなる群から選ばれた元素を含むように保護層５２を形成してもよい。
【００３１】
また、保護層５２の膜厚は、例えば、３ｎｍないし５０ｎｍとするのが好ましいが、３ｎｍないし４０ｎｍとするのがより好ましい。保護層５２の形成には、例えば、プラズマエンハンストＣＶＤ(plasma enhanced chemical vapor deposition)プロセスまたは原子層(atomic layer)ＣＶＤプロセスのような等厚性(conformal)成膜プロセスを用いるのが好ましい。ここで、プラズマエンハンストＣＶＤとは、いわゆるＰＥＣＶＤ法と呼ばれ、プラズマ放電中の反応を利用して行うＣＶＤプロセスであり、成膜速度および膜質の向上が可能である。この方法では、プラズマ放電中、系内のガスは衝突により相互に活性化されラジカルとなり、熱的励起のみによっては不可能な低温下での反応が可能になる。また、原子層ＣＶＤとは、いわゆるＡＬＤ法（原子層成長法）と呼ばれるＣＶＤプロセスのひとつであって、気相成長に含まれている個々の化学反応の過程を明確に分離して繰り返すようにすることにより、高精度の膜厚均一性と正確な膜厚制御とが実現可能である。
【００３２】
続いて、図３に示したように、保護層５２を含む全面を覆うように、中間誘電体層としてのシリコン酸化物層５３を形成する。
【００３３】
次に、図４に示したように、通常のＣＭＰプロセス（第１のＣＭＰプロセス）により、ウェハ全体の平坦化研磨を行い、ＭＴＪ積層構造２０の上にあるシリコン酸化物層５３を除去する。保護層５２をシリコン窒化物またはシリコン酸化窒化物で形成した場合には、その研磨速度がシリコン酸化物層５３の１０分の１以下なので、ＣＭＰプロセスにより、図４のように、ＭＴＪ積層構造２０の上方からシリコン酸化物５３が除去される一方、ＭＴＪ積層構造２０上の保護層５２は、ある程度残存する。
【００３４】
図４に示したように、シリコン酸化物層５３と保護層５２の研磨速度の違いにより、シリコン酸化物層５３の表面は、ＭＴＪ積層構造２０にごく近い領域において、ＭＴＪ積層構造２０の頂部（の真上）の、シリコン窒化物またはシリコン酸化窒化物からなる保護層５２よりも低くなる。ＭＴＪ積層構造２０を取り囲んでいる保護層５２は、その研磨速度が遅いために、ほとんど除去されないからである。保護層５２は、シリコン酸化物層５３がＭＴＪ積層構造２０のトンネルバリア層３１（図８）の高さレベルよりも低くなっている限り、磁気トンネル接合のトンネルバリア層３１を保護するように機能する。このため、ＭＴＪ積層構造２０のうちのトンネルバリア層３１よりも下側の層は、露出することがなく、また、意図せずに上部電極層６６とショートしてしまうことがない。すなわち、ＭＴＪ積層構造２０の側壁面と上部電極層６６との間の短絡（電気的ショート）が阻止されている（後述する図５参照）。このことが、従来のプロセスとは異なる重要かつ優れた特徴点である。
【００３５】
ＣＭＰプロセスの後、図５に示したように、エッチングプロセスを行い、ＭＴＪ積層構造２０の頂部の上方にある保護層５２を選択的に除去する。この場合のエッチングプロセスは、保護層５２のエッチング速度が、保護層５２以外の部分のエッチング速度に比べて十分速くなるような条件で行う。具体的には、保護層５２のエッチング速度が、シリコン酸化物層５３の約１０倍、キャップ層１６の約１０〜２０倍という速いエッチング速度となるようにするのが好ましい。こうした高選択比エッチングの際には、キャップ層１６のうちの極めて微量な部分だけしか除去されない。ＭＴＪ積層構造２０の周りにあるＳｉＮＸで表されるシリコン窒化物材料は、ＭＴＪ積層構造２０を基準としたオーバーエッチングによって多少は除去されるが、その量は微量であり、エッチング量の制御も可能である。そのような目的の選択的エッチングとしては、弗素系プラズマ中での反応性イオンエッチング（ＲＩＥ）が好適である。但し、これには限定されず、ＲＩＥと同様の互いに異なる複数のエッチング速度をもった他のエッチングプロセスを用いることも可能である。
【００３６】
なお、上記の方法では、ＣＭＰプロセス後にエッチングプロセスを行うことによって保護層５２の一部（ＭＴＪ積層構造２０の真上の部分）を除去するようにしたが、この方法に代えて、上記のＣＭＰプロセスとは異なる化学的作用に基づく別の（保護層５２がそれ以外の部分に比べて十分速く研磨除去されるような条件の）ＣＭＰプロセス（第２のＣＭＰプロセス）を用いてＭＴＪ積層構造２０上の保護層５２をすべて除去するようにしてもよい。
【００３７】
このようにして、図５に示したような新規なＭＲＡＭセル構造の形成が完了する。但し、この図では、下部電極層よりも下側の層や上部電極層６６の上側の層は図示を省略している。このＭＲＡＭセル構造によれば、後述する理由により、素子ショートを少なくしつつも、従来の素子構造に比べて上部電極層６６とフリー層３４（図８）との間の距離をより良好に短縮化制御することができる。なお、周辺構造まで含めたＭＲＡＭセルの全体構造は、例えば、図７に示すような構造である。
【００３８】
次に、このような製造方法の作用を説明する。
【００３９】
既に述べたように、従来は、ＭＴＪ積層構造２０におけるキャップ層のＣＭＰプロセスにおいて研磨終了点を正確に制御することは困難であった。素子間でも、また、ウェハ間でも、ばらつくことが多いからである。このため、従来はビット線とフリー層との距離を制御することがうまくできなかった。一般に、ＭＲＡＭセルにおいて、ビット線電流によって生じる磁界がフリー層に印加されるときの磁界強度は、ビット線とフリー層との距離に大きく依存することから、この距離を制御できないということは、とりも直さず、フリー層へのスイッチング印加磁界を制御できないこと、すなわち、素子の性能の低下を意味する。
【００４０】
これに対し、本実施の形態のプロセスを用いた場合には、図５に示したように、たとえシリコン酸化物層５３がトンネルバリア層３１（図８）よりも低い高さレベルまで除去されたとしても、トンネルバリア層３１の下側の層と上部電極層６６とが電気的にショートすることはない。そして、そのようなショートを避けるためにＭＴＪ積層構造２０のキャップ層１６を従来のように厚くすることは不要である、という点も重要である。さらに、本実施の形態には、従来の場合に比べて、ＣＭＰプロセスのマージンが大きくなるという利点もある。
【００４１】
ＭＴＪ積層構造２０と接触している材料が二酸化シリコンではなくシリコン窒化物またはシリコン酸化窒化物であるという事実は、別の理由からも重要である。従来の素子構造では、素子温度が２５０°Ｃを越えるとＭＴＪ抵抗値が著しく増加してしまうことは認識されていた。これは、トンネル接合部と接触しているシリコン酸化物層から酸素原子がトンネル接合部に拡散することによる影響であることが判っている。ところが、シリコン酸化物をシリコン窒化物またはシリコン酸化窒化物に代えると、そのような温度上昇に伴うＭＴＪ抵抗値の増加が生じなくなる。具体的には、シリコン窒化物またはシリコン酸化窒化物によって覆われたＭＴＪ積層構造２０では、１０時間にわたって２８０°Ｃに加熱された場合であっても、ＭＴＪ抵抗値が著しく変化することがない。
【００４２】
以上のように、本実施の形態によれば、ＣＭＰプロセスに先立つ中間層誘電体（シリコン酸化物層５３）の形成前に、パターニングされたＭＴＪ積層構造２０の上に、シリコン窒化物層またはシリコン酸化窒化物層等の保護層を別途形成するという、ＭＲＡＭチップの新たな製造プロセスを採用したので、ＭＴＪショートが少なく、素子の歩留りや信頼性が向上する。しかも、ビット線とフリー層との距離が制御されたＭＲＡＭセル構造を得ることができるので、ビット線書込効率（書込感度）を高めることができる。また、従来に比べて耐熱性に優れたＭＲＡＭセル構造を得ることもできる。さらに、従来とは異なり、キャップ層にＣＭＰストップ層を含めることなく、ＣＭＰプロセスのマージンを大きくすることができる。
【００４３】
以上、好適な実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、既に述べたように、図６の場合と同様にワード線がビット線の上側にあってもよいが、それとは逆に、図７の場合と同様にワード線がビット線の下側にあってもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の磁気メモリ素子の製造方法における一工程を示す断面図である。
【図２】図１に続く工程において、すべての露出面を覆うように保護層を形成した状態を示す断面図である。
【図３】図２に続く工程において、図２に示した構造の上にシリコン酸化物層を形成した状態を示す断面図である。
【図４】図３に続く工程において、ＭＴＪ積層構造の上にあるシリコン酸化物層をＣＭＰプロセスによって最終的にすべて除去した状態を示す断面図である。
【図５】図４に続く工程において、本実施の形態のＭＲＡＭセルの形成が完了した状態を示す断面図である。
【図６】ＭＴＪ積層構造をもつ従来の１対のＭＲＡＭセルの構成を表す断面図である。
【図７】図６に示したワード線に代えて、ＭＴＪ積層構造の下方にワード線を配置した場合の一般的なＭＲＡＭセルを示す断面図である。
【図８】一般的なＭＴＪ積層構造を構成する主要層を示す断面図である。
【図９】図６および図７に示した素子を製造するための従来方法の一工程を示す断面図である。
【図１０】図９に続く工程を示す断面図である。
【図１１】図１０に続く工程を示す断面図である。
【符号の説明】
【００４５】
１１…基板、１６…キャップ層、１７…活性層部分、１８…下部電極層（シード層）、２０…ＭＴＪ積層構造、３１…トンネルバリア層、３２…ピンニング層、３３…ピンド層、３４…フリー層、５２…保護層、５３…シリコン酸化物層、６６…上部電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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