(57)【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部と、
前記第１の配線と前記記録部との間に挟持され、ｐ型及びｎ型の少なくともいずれかの不純物を含む整流素子と、
を有する単位メモリ層を複数積層した不揮発性記憶装置の製造方法であって、
前記複数の単位メモリ層に用いられる、前記第１の配線と、前記第２の配線と、前記記録部と、前記ｐ型及びｎ型の少なくともいずれかの不純物を含む非晶質物質の層と、を、前記非晶質物質が実質的に結晶化する温度よりも低い温度で形成する工程と、
前記複数の単位メモリ層に用いられる前記非晶質物質を一括して結晶化する工程と、
前記複数の単位メモリ層に用いられる前記非晶質物質に含まれる前記不純物を一括して活性化する工程と、
を備え、
前記非晶質物質の結晶成長の核となる物質を前記第１及び第２の配線の少なくともいずれかを形成する時にさらに形成することを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記非晶質物質の層を、スパッタリングにより形成することを特徴とする請求項１記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及びその製造方法に関し、より詳細には、単位不揮発性記憶装置を複数積層してなる不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。
【０００３】
特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコネクト（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。
【０００４】
しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。
【０００５】
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、及び高密度化を実現するものとして期待されている。
【０００６】
相変化メモリや抵抗変化メモリは、複数の記録部を積層することができるため微細化が容易であるという利点を有し、かかる形態のメモリ素子がいくつか提案されている。ここで、これらメモリでは、ＮＡＮＤ型フラッシュメモリとは異なり、電流量でセンシングを行う。このため、相変化メモリや抵抗変化メモリにおいては、各メモリセルに、記録／再生時における回り込み電流（sneak current）を防止するため、電流の向きを規制するダイオード等の整流素子が設けられることがあり、この製造方法がいくつか提案されている（例えば、特許文献１）。
【特許文献１】特開２００８−３４８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部と、前記第１の配線と前記記録部との間に挟持され、ｐ型及びｎ型の少なくともいずれかの不純物を含む整流素子と、を有する単位メモリ層を複数積層した不揮発性記憶装置の製造方法であって、前記複数の単位メモリ層に用いられる、前記第１の配線と、前記第２の配線と、前記記録部と、前記ｐ型及びｎ型の少なくともいずれかの不純物を含む非晶質物質の層と、を、前記非晶質物質が実質的に結晶化する温度よりも低い温度で形成する工程と、前記複数の単位メモリ層に用いられる前記非晶質物質を一括して結晶化する工程と、前記複数の単位メモリ層に用いられる前記非晶質物質に含まれる前記不純物を一括して活性化する工程と、を備え、前記非晶質物質の結晶成長の核となる物質を前記第１及び第２の配線の少なくともいずれかを形成する時にさらに形成することを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、本願明細書及び各図面において、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
まず、本発明の実施形態に係る不揮発性記憶装置の一例（具体例１）について、図１〜図３を参照しつつ説明する。
【００１２】
図１は、具体例１に係る不揮発性記憶装置２の構成を例示する模式図である。すなわち同図（ａ）は、不揮発性記憶装置２の模式回路図であり、同図（ｂ）は、不揮発性記憶装置２の模式斜視図である。なお、同図（ａ）は、不揮発性記憶装置２のうちの１つの層である単位不揮発性記憶装置の回路構成を例示している。
【００１３】
図２は、具体例１に係る不揮発性記憶装置２の単位メモリ層２Ａの構成を例示する模式断面図である。
【００１４】
図１、図２に表したように、具体例１の不揮発性記憶装置２は、第１の方向（Ｘ軸方向）に延在する第１の配線（ワード線）１０と、第１の方向に対して非平行な第２の方向（Ｙ軸方向）に延在する第２の配線（ビット線）４０と、第１の配線１０と第２の配線４０との間に挟持され、第１の配線１０と第２の配線４０とにより印加される電圧により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部３０（可変抵抗素子、すなわち、記録層３４を含む）と、第１の配線１０と記録部３０との間に挟持される整流素子２０（制御ダイオード）と、を有する単位メモリ層２Ａを、第１の配線１０、整流素子２０、記録部３０等の積層方向（図１（ｂ）において、上下方向、Ｚ軸方向）に複数積層してなる不揮発性記憶装置である。ここで、後述するように、整流素子２０はｐ型及び／またはｎ型の不純物を有し、複数の単位メモリ層２Ａにおいて整流素子２０のこれら不純物の濃度分布は略同一である。
【００１５】
１つの第１の配線１０と１つの第２の配線４０とが交叉する領域に設けられた１つの記録部３０が１つの記録用単位要素であり、これを「セル」という。図１（ａ）に表したように、不揮発性記憶装置２は、第１の配線１０（ワード線ＷＬ）と第２の配線４０（ビット線ＢＬ）とが交叉する領域に、セルＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ３１、Ｃ３２、及びＣ３３を備える。
【００１６】
第１の配線１０と第２の配線４０とに与える電位の組み合わせによって、各記録部３０に印加される電圧が変化し、その時の記録部３０（記録層３６）の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。なお、各セルの間には、図示しない素子間絶縁層が設けられている。
【００１７】
また、セルの位置を基準として配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）の配線延在方向外側には、図示しないコンタクトプラグを設けることができる。コンタクトプラグは、データの書込み及び読出しを行うための読出し／書込み回路等の周辺回路と接続している（図示せず）。記録部３０には、コンタクトプラグ及び配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）を通じて電圧が印加され、これにより記録部３０の書込みや消去等の各種動作を行うことが可能となる。
【００１８】
このように、不揮発性記憶装置２は、ワード線ＷＬとビット線ＢＬとが交叉する部分に記録部３０（記録層３６）が設けられた不揮発性記憶装置を複数積層してなる、いわゆる多層型クロスポイント型不揮発性記憶装置（メモリ）である。
【００１９】
なお、図１において、単位メモリ層２Ａは上下方向に４層積層されているが、別の数だけ積層されていてもよい。また、図１では、主面において第１の配線１０及び第２の配線４０がそれぞれ３本設けられており、セルは９つ設けられているが、これらは別の数設けられていてもよい。ここで、「主面」とは、第１の配線１０、整流素子２０、記録部３０などが積層する方向（図において、上下方向）に対して垂直な面（図において、ＸＹ面）をいう。
【００２０】
また、具体例１では、第１の配線を「ビット線ＢＬ」、第２の配線を「ワード線ＷＬ」として用いているが、逆に、第１の配線を「ワード線ＷＬ」、第２の配線を「ビット線ＢＬ」として用いてもよい。
【００２１】
また、具体例１では、上下方向に隣接する単位メモリ層２Ａ間で、単位メモリ層２Ａの構成要素（第１の配線１０、整流素子２０、記録部３０、及び第２の配線４０）の配置関係は上下対称であるが、別の配置関係でもよい。例えば、複数の単位メモリ層２Ａにおいて、構成要素の上下方向の配置関係は同じであってもよい。また、さらに別の配置関係であってもよい。
【００２２】
また、具体例１に係る不揮発性記憶装置２は、上下方向に隣接する単位メモリ層２Ａ間で第１の配線１０（ワード線ＷＬ）または第２の配線４０（ビット線ＢＬ）が共有されている、いわゆるシェアードワード線／ビット線構造を有するが、共有されない構造であってもよい。
【００２３】
また、具体例１では、不揮発性記憶装置２の上下方向の両端においては、同種配線であるワード線ＷＬが配置されているが、異種配線（ワード線ＷＬ及びビット線ＢＬ）が配置されていてもよい。
【００２４】
次に、各構成要素について説明する。  
まず、配線Ｌ（第１の配線１０及び第２の配線４０）について説明する。  
配線Ｌには、導電性を有する材料を用いることができ、例えば、タングステン（Ｗ）等の金属や、窒化タングステン、炭化タングステン等のタングステン化合物を用いることができる。配線Ｌに用いられる材料については、さらに後述する。
【００２５】
図２に表したように、記録部３０は、記録層３４と、記録層３４を上下方向から挟持する電極層３２、３６とを有する。
【００２６】
電極層３２、３６は、記録層３４に対して電気的な接続を得るために設けられている。また、電極層３２、３６は、例えば、記録層３４とその上下の構成要素との間の元素の拡散などを防止するバリア層としての機能を併有していてもよい。
【００２７】
また、リセット（消去）動作において記録層３４の加熱を効率よく行うために、記録層３４の陰極側（ここでは、ビット線ＢＬ側）に、ヒータ層を設けてもよい。この場合、ヒータ層とビット線ＢＬとの間にバリア層が設けられていてもよい。  
これら、電極層３２、３６、バリア層、ヒータ層は必要に応じて設けられ、省略可能である。
【００２８】
次に、記録層３４について説明する。  
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線２０と第２の配線４０とに与える電位の組み合わせによって、各記録部３０に印加される電圧が変化し、その時の記録部３０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層３４には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。
【００２９】
このような材料の具体例としては、例えば、電圧を印加することによって結晶状態と非晶質状態との間で変化する、カルコゲナイド系（Ｓｅ、Ｔｅ等のＶＩＢ族元素を含む化合物）の可変抵抗材料が挙げられる。記録層３４に用いられる材料については、さらに後述する。
【００３０】
次に、整流素子２０について説明する。  
整流素子２０は、整流特性を有し、記録層３４に印加される電圧の極性に方向性を持たせるために設けられる。
【００３１】
第１の配線１０（ワード線ＷＬ）及び第２の配線４０（ビット線ＢＬ）は、互いに直接接続することなく、独立して存在している。しかし、ある第１の配線１０は、セルを介して全ての第１の配線１０及び第２の配線４０と電気的に接続し得る。このため、任意のセルを、第１の配線１０及び第２の配線４０の組み合わせによって選択できるようにするためには、配線Ｌと記録部３０（抵抗変化素子）との間に、整流特性を有する素子を設けて、電流の方向を規制する必要がある。このため、各メモリセルに、整流素子２０が設けられる。
【００３２】
整流素子２０には、例えば、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオード等を用いることができる。ここで、本実施形態では、整流素子２０はｐ型及び／またはｎ型の不純物を有し、図３に関して後に詳述するように、複数の単位メモリ層２Ａにおいて整流素子２０のこれら不純物の濃度分布は略同一である。  
第１の配線１０と整流素子２０との間には、両構成要素間の元素の拡散などを防止するバリア層が設けられていてもよい。
【００３３】
なお、整流素子２０は、ワード線ＷＬとビット線ＢＬとが対向する領域以外の部分を有していてもよい。
【００３４】
また、本具体例において、既に説明したように、第１の配線１０（この例ではワード線ＷＬ）と第２の配線４０（この例ではビット線ＢＬ）とは、互いに入れ替えが可能なので、図２に例示した単位メモリ層２Ａの積層構造を構成する各層の積層順序は、技術的に可能な範囲において入れ替えることができる。例えば、図２に例示した単位メモリ層２Ａにおいて、整流素子２０と、ヒータ層、電極層３６、記録層３４及び電極層３２と、の順序を入れ替え、ビット線ＢＬ側に整流素子を配置し、ワード線ＷＬ側にヒータ層、電極層３６、記録層３４及び電極層３２を配置することもできる。さらに、これ以外の多様な変形が可能である。
【００３５】
次に、整流素子２０の不純物の濃度分布について、図３を参照しつつ説明する。  
図３は、整流素子２０の不純物の濃度分布について説明するためのグラフ図である。すなわち、図３（ａ）は、具体例１について、各層の整流素子２０における深さ方向の不純物濃度を表す模式グラフ図である。また、図３（ｂ）は、本実施形態と対比される比較例について、各層の整流素子２０における深さ方向の不純物濃度を表す模式グラフ図である。ここで、比較例に係る不揮発性記憶装置は、具体例１に係る不揮発性記憶装置２に対して、次に説明するように整流素子２０の不純物濃度分布が異なる。これ以外は、具体例１に係る不揮発性記憶装置２と同様の構成である。
【００３６】
図３に係る具体例１及び比較例の整流素子２０は、ＰＮ接合ダイオードである。ｐ型半導体には、Ｂ（ホウ素）ドープ非晶質シリコンを用い、ｎ型半導体には、Ｐ（リン）ドープ非晶質シリコンを用いている。
【００３７】
図３（ａ）にその特性を例示した具体例１では、１層目から４層目までの整流素子２０が一括して結晶化及び不純物（ｐ型不純物のホウ素及びｎ型不純物のリン）活性化が行われている。すなわち、これら整流素子２０は、同時に結晶化のための熱処理及び不純物活性化のための熱処理を受ける。これにより、各層の整流素子２０は、同じ熱履歴となる。
【００３８】
一方、図３（ｂ）にその特性を例示した比較例では、まず１層目の整流素子２０に対して結晶化及び不純物活性化のための熱処理が行われ、その後順次上層階の整流素子２０に対して結晶化及び不純物活性化のための熱処理が行われる。ここで、上層階の整流素子２０が熱処理を受ける際に、下層階の整流素子２０も同時に熱処理を受ける。すなわち、下層階に行くほど、整流素子２０に係る熱履歴は多くなる。
【００３９】
なお、結晶化は、拡散炉中で５４０℃〜６２０℃で数時間から数十時間の熱処理により行われ、不純物活性化は、ＲＴＰ（Rapid Thermal Process：急速昇降温処理）を用いて１０００℃で１０秒のアニールにより行われた。
【００４０】
このような製造工程の差異の結果、図３に表したように、具体例１の不純物濃度分布と比較例の不純物濃度分布とは異なることになる。
【００４１】
図３（ａ）に表したように、具体例１に係る不揮発性記憶装置２においては、各層の整流素子２０の深さ方向の不純物濃度分布は略同一である。４層全てにおいて、５２〜５３ｎｍを境にホウ素濃度は急に減少し、逆にリン濃度は急に増加する。このように、本実施形態によれば、前述した整流素子２０の作製工程により、複数の単位メモリ層２Ａにおいて整流素子２０の不純物の濃度分布は略同一になる。
【００４２】
一方、図３（ｂ）に表したように、比較例に係る不揮発性記憶装置においては、階層ごとで整流素子２０の深さ方向の不純物濃度分布は異なる。４層目においては、５２〜５３ｎｍを境にホウ素濃度は急に減少し、逆にリン濃度は急に増加するが、下層になるにつれて深さ方向の濃度変化は緩やかになる。すなわち、下層階に行くほど、整流素子２０に係る熱履歴は多くなり、この結果不純物濃度分布は変化を受け、その変化の程度が下層階に行くほど顕著になる。
【００４３】
なお、図３（ａ）及び図３（ｂ）は、一例として、主面上の任意の１点における深さ方向の濃度分布を表しているが、主面上の他の点においても同様の濃度分布が呈されると考えられる。すなわち、本実施形態に係る不揮発性記憶装置２においては、複数の単位メモリ層２Ａにおいて整流素子２０の不純物の濃度分布は３次元的に略同一である。すなわち、単位メモリ層２Ａのそれぞれにおける複数の点の不純物濃度の平均が、その単位メモリ層２Ａと異なる単位メモリ層２Ａにおける複数の点の不純物濃度の平均と略同一となる。
【００４４】
これに対し、比較例に係る不揮発性記憶装置においては、単位メモリ層２Ａのそれぞれにおける複数の点の不純物濃度の平均は、その単位メモリ層２Ａと異なる単位メモリ層２Ａにおける複数の点の不純物濃度の平均と異なる。すなわち、比較例に係る不揮発性記憶装置においては、複数の単位メモリ層２Ａにおいて整流素子２０の不純物の濃度分布は、３次元的に異なる。
【００４５】
また、図３（ａ）及び図３（ｂ）の各層の多結晶シリコンの平均粒径を透過型電子顕微鏡（ＴＥＭ）により評価した結果を表１に示すが、図３（ａ）の具体例と図３（ｂ）の比較例とでは図３（ｂ）の比較例の方が結晶粒径の分布が大きいことがわかる。すなわち、比較例に係る不揮発性記憶装置においては、複数の単位メモリ層２Ａにおいて整流素子２０の結晶性が、３次元的に異なる。
【表１】
0005191803.tif 000002
（本実施形態の効果）
次に、本実施形態の効果について説明する。  
具体例１に係る不揮発性記憶装置２は、（１）加工が容易である、及び（２）良好な動作特性が得られる、という効果を有する。以下、それぞれについて比較例と対比しつつ説明する。
【００４６】
まず、（１）加工が容易である、という効果について説明する。  
前述したように、比較例では、各層ごとに整流素子２０の結晶化及び不純物活性化のための熱処理が行われる。
【００４７】
これに対し、本実施形態では、整流素子２０の結晶化及び不純物活性化は一括して行われる。このため、本実施形態に係る不揮発性記憶装置２は、整流素子２０を形成するための工程数が比較的少なく、比較例に係る不揮発性記憶装置に比べて加工が容易であるといえる。
【００４８】
次に、（２）良好な動作特性が得られる、という効果について説明する。  
一般に、ＰＮ接合ダイオードの特性は、ｐ型半導体及びｎ型半導体における不純物プロファイル（不純物の濃度分布。不純物の拡散態様）、及び多結晶シリコンの結晶性で決定される。
【００４９】
前述した比較例の場合、下層のダイオードは上層のダイオードの製造工程の熱履歴を受け、メモリ層を積層するごとに不純物の拡散により不純物プロファイルが変化する。このため、各層でＰＮ接合ダイオードの不純物濃度分布が異なり、また結晶性も異なるために、階層ごとでダイオードの特性を均一にするのは比較的困難となる。この結果、積層されたメモリセルにおいて、階層ごとにセル特性が異なる可能性が高くなるという問題がある。
【００５０】
これに対し、本実施形態では、各層でＰＮ接合ダイオードの不純物濃度分布は均一（略同一）、結晶性も均一である。このため、階層ごとでダイオード特性は比較的均一なものとなり、これにより階層間でセル特性の均一化が図られ、もって良好な動作特性が得られる。
【００５１】
以上から、本実施形態（具体例１）によれば、メモリセル製造方法を工夫し、ダイオードの特性を決める熱工程を全メモリ層の積層後に一括して行うことにより、階層ごとでセル特性が均一化され良好な動作特性が得られるとともに加工が容易な不揮発性記憶装置が提供される。
【００５２】
本実施形態により、抵抗変化型メモリの積層による高層化を進めることを通じて、不揮発性記憶装置の集積度の向上が図られるため、今後さらに不揮発性記憶装置の応用範囲が広がることが期待される。
【００５３】
（不揮発性記憶装置の製造方法）
次に、本実施形態に係る不揮発性記憶装置の製造方法について、図４〜図８を参照しつつ説明する。  
なお、以下に説明する不揮発性記憶装置の製造方法においては、単位メモリ層２Ａが２層である場合として説明する。
【００５４】
本実施形態に係る製造方法では、まず、複数の単位メモリ層２Ａに用いられる各種構成要素、すなわち、第１の配線１０、第２の配線４０、記録部３０、整流素子２０の材料の層（整流素子材料層２２）等を形成する。ここで、整流素子材料層２２は、非晶質物質（例えば、非晶質半導体）と、ｐ型及び／またはｎ型の不純物とを含む。また、これら各種構成要素の形成は、整流素子材料層２２の非晶質物質が結晶化する温度より低い温度で形成する。
【００５５】
その後、これら複数の単位メモリ層２Ａに用いられる整流素子材料層２２の非晶質物質を一括して結晶化する。さらにその後、これら複数の単位メモリ層２Ａに用いられる整流素子材料層２２のｐ型及び／またはｎ型の不純物を一括して活性化する。
【００５６】
以下、本実施形態に係る不揮発性記憶装置の製造方法の一例（製造方法例１）について、図４及び図５を参照しつつ説明する。  
図４及び図５は、製造方法例１を表す模式工程断面図である。本製造方法例では、階層ごとでセル特性が均一化された２層積層型クロスポイント型の不揮発性記憶装置２を製造する。
【００５７】
まず、図４（ａ）に表したように、基板５の主面上に、第１の配線１０、整流素子材料層２２、及び記録部３０の層を、下からこの順番で形成する。これらの層の形成方法としては、例えば、室温のＤＣスパッタリング法等のスパッタリング法が挙げられる。このような比較的低い温度で加工を行うことにより、整流素子材料層２２の非晶質物質が結晶化されるのを回避することができる。整流素子材料層２２としては、各種のｎ型半導体層及びｐ型半導体層等の積層構造体を用いることができる。
【００５８】
次に、図４（ｂ）に表したように、上記の積層体の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、加工体に対してＸ軸方向に延在する帯状の形状が得られるようエッチング加工を行う。エッチングは、基板５と第１の配線１０との界面深さまで行う。
【００５９】
次に、図４（ｃ）に表したように、エッチングにより生じた空間に層間絶縁膜（素子間絶縁層６０）を埋め込み、例えばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）により加工体上面を平坦化する。その後、加工体上面に、第２の配線４０、記録部３０、及び整流素子材料層２２の層を、下からこの順番で形成する。これら層の形成方法としては、例えば前述したスパッタリング法が挙げられる。
【００６０】
次に、図４（ｄ）を参照しつつ説明する。図４（ｄ）は、図４（ｃ）のＡ−Ａ’線断面図に相当する。  
図４（ｄ）に表したように、フォトリソグラフィとエッチング技術により、加工体に対してＹ軸方向に延在する帯状のエッチング加工を行う。エッチングは、第１の配線１０と整流素子材料層２２との界面深さまで行う。その後、エッチングにより生じた空間に、層間絶縁膜（素子間絶縁層６０）を埋め込み、例えばＣＭＰにより加工体上面を平坦化する。その後、加工体上面に第１の配線１０となる層を形成する。
【００６１】
次に、図５（ａ）を参照しつつ説明する。図５（ａ）は、図４（ｄ）のＢ−Ｂ’線断面図に相当する。  
図５（ａ）に表したように、フォトリソグラフィ技術とエッチング技術により、加工体に対してＸ軸方向に延在する帯状のエッチング加工を行う。エッチングは、第２の配線４０と記録部３０との界面深さまで行う。その後、エッチングにより生じた空間に、層間絶縁膜（素子間絶縁層６０）を埋め込み、例えばＣＭＰにより加工体上面を平坦化する。
【００６２】
これにより、２層の記録部３０を有する２層積層型クロスポイント型不揮発性記憶装置の構造が作製される。ここで、上記の工程は全て、整流素子材料層２２に含まれる非晶質物質の結晶化温度より低い温度で行う。これにより、全ての単位メモリ層２Ａにおいて、整流素子材料層２２の非晶質物質は非晶質状態に保たれる。
【００６３】
次に、図５（ｂ）に表したように、整流素子材料層２２に含まれる非晶質物質を結晶化するための熱処理を一括して行う。その後、整流素子材料層２２に含まれる不純物を活性化するための熱処理を一括して行う。これにより、各層において整流素子２０が一括して形成される。
【００６４】
以上の工程により、図５（ｃ）に表したように、階層ごとでｎ型及びｐ型不純物が均一に活性化し、結晶性の揃った整流素子２０を有し、階層ごとでセル特性が均一化された２層積層型クロスポイント型の不揮発性記憶装置が作製される。  
さらに多層化した不揮発性記憶装置を製造する場合には、上記と同様の工程を繰り返せばよい。
【００６５】
次に、本実施形態に係る不揮発性記憶装置の製造方法の他の一例（製造方法例２）について、図６〜図８を参照しつつ説明する。  
なお、図７（ｂ）は、図７（ａ）のＡ−Ａ’線断面図であり、図７（ｃ）は、図７（ｂ）のＢ−Ｂ’線断面図である。
なお、以下に説明する不揮発性記憶装置の製造方法においては、単位メモリ層２Ａが２層である場合として説明する。
【００６６】
図６〜図８は、製造方法例２を表す模式工程断面図である。本製造方法例は、製造方法例１に対して、整流素子材料層２２に含まれる非晶質物質の結晶成長の核となる物質（結晶核５０）を形成する工程が追加されている。例えば、整流素子材料層２２を形成する工程の前または後に、加工体の主面上に結晶核５０を形成する。この結晶核５０の形成工程以外は、製造方法例２と同様とすることができる。
【００６７】
まず、図６（ａ）に表したように、第１の配線１０を形成した後に、整流素子材料層２２に含まれる非晶質物質の結晶成長の核となる物質（結晶核５０）を、加工体上面に形成する。これにより、結晶化温度が低下し、比較的低温の熱処理で整流素子材料層２２の非晶質物質の結晶化を行うことが可能になると考えられる。
【００６８】
このような結晶核５０としては、例えば、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、Ｓｂ等が挙げられる。このうち、Ｎｉ（ニッケル）が特に好ましい。すなわち、Ｎｉとシリコンとが反応して形成されるＮｉＳｉ２が、蛍石型結晶構造で、格子定数が５．４０６Åであり、この構造が、ダイヤモンド型結晶構造で、格子定数が５．４３０Åのシリコン結晶の構造に近いため、Ｎｉは、非晶質シリコンが結晶化する際の結晶核になりやすい。  
また、結晶核５０に第１の配線１０と同じ材料を用いれば、結晶核５０による第１の配線１０の汚染が回避されるという利点がある。
【００６９】
加工体上面に形成する結晶核の濃度としては、例えば、平面上の原子濃度で１×１０１３ｃｍ−２〜３×１０１４ｃｍ−２が挙げられる。結晶核の平面濃度が１×１０１３ｃｍ−２より低いと、結晶化温度の十分な低温化が困難になる。逆に、結晶核の平面濃度が３×１０１４ｃｍ−２より高いと、局所的なシリサイデーションが始まり、多結晶シリコン膜の形成が困難になる。  
結晶核５０の形成方法としては、例えばＤＣ（直流）スパッタリング法等のスパッタリング法が挙げられる。また、第１の配線１０と結晶核５０とを同時に形成してもよい。
【００７０】
次に、図６（ｂ）及び図６（ｃ）に表したように、製造方法例１（図４（ａ）及び（ｂ））と同様に整流素子材料層２２及び記録部３０の層を形成し、Ｘ軸方向に延在する帯状にエッチングを行う。
【００７１】
次に、図７（ａ）に表したように、製造方法例１（図４（ｃ））と同様に層間絶縁膜（素子間絶縁層６０）を埋め込み平坦化し、第２の配線４０及び記録部３０の層を形成する。
【００７２】
その後、図６（ａ）に関して前述した要領で、加工体上面に結晶核５０を形成する。ここで、結晶核５０に記録部３０の上部電極と同じ材料を用いれば、結晶核５０による記録部３０（上部電極）の汚染が回避されるという利点がある。  
その後、整流素子材料層２２の層を形成する。
【００７３】
次に、図７（ｂ）に表したように、製造方法例１（図４（ｄ））と同様にＹ軸方向に延在する帯状にエッチングを行い、層間絶縁膜（素子間絶縁層６０）を埋め込み平坦化し、さらにその後第１の配線１０の層を形成する。
【００７４】
次に、図７（ｃ）に表したように、製造方法例１（図５（ａ））と同様にＸ軸方向に延在する帯状にエッチングを行い、層間絶縁膜（素子間絶縁層６０）を埋め込み加工体上面を平坦化する。
【００７５】
これにより、２層積層型クロスポイント型不揮発性記憶装置の構造が作製される。  
そして、ここで、上記の工程は全て、整流素子材料層２２に含まれる非晶質物質の結晶化温度より低い温度で行う。これにより、全ての単位メモリ層２Ａにおいて、整流素子材料層２２の非晶質物質は非晶質状態に保たれる。
【００７６】
次に、図８（ａ）に表したように、整流素子材料層２２に含まれる非晶質物質を結晶化するための熱処理を一括して行う。その後、整流素子材料層２２に含まれる不純物を活性化するための熱処理を一括して行う。これにより、各層において整流素子２０が一括して形成される。
【００７７】
以上の工程により、図８（ｂ）に表したように、階層ごとでｎ型及びｐ型不純物が均一に活性化した整流素子２０を有し、階層ごとでセル特性が均一化された２層積層型クロスポイント型の不揮発性記憶装置が作製される。本製造方法例では、結晶核５０を用いることにより、比較的容易に整流素子材料層２２の非晶質物質の結晶化を行うことができる。
【００７８】
さらに多層化した不揮発性記憶装置を製造する場合には、上記と同様の工程を繰り返せばよい。  
なお、図６〜図８において、結晶核５０は層状の形態で模式的に描いたが、結晶核５０はかかる形態に限られず、加工体上面に点在するなどしてもよい。
【００７９】
（実施例）
次に、本実施形態に係る不揮発性記憶装置の実施例について、図９〜図１３を参照しつつ説明する。  
まず、本実施例に係る不揮発性記憶装置について、図１３を参照しつつ説明する。  
図１３は、本実施例に係る不揮発性記憶装置２Ｐの構成を例示する模式斜視図である（また、後述するように模式工程斜視図でもある）。
【００８０】
本実施例に係る不揮発性記憶装置２Ｐは、具体例１に係る不揮発性記憶装置２と同様の構造を有するが、図１において、ビット線とワード線とを入れ替えた構成を有する。すなわち、図１において、下側から順に、ビット線、ワード線、ビット線、ワード線、ビット線を配置した構成である。そして、１つの単位メモリ層２Ａである、例えば、１番下の単位メモリ層２Ａにおいては、図２に例示した構成において、一番下が、ビット線ＢＬであり、その上に、電極層３６、記録層３４、電極３２、整流素子２０、バリア層、ワード線ＷＬが積層される構造である。なお、例えば、２段目の単位メモリ層２Ａにおいては、上記の積層構造の上下が逆転した構造である。さらに、製造方法の途中で用いられるＣＭＰストッパー層が積層構造の中に配置されている。
【００８１】
次に、不揮発性記憶装置２Ｐの製造方法について、図９〜図１３を参照しつつ説明する。図９〜図１３は、不揮発性記憶装置２Ｐの製造方法を例示する模式工程斜視図である。ここで、煩雑さを避けるために、周辺回路形成等の記述は省略する。
【００８２】
まず、図９（ａ）に表したように、例えば半導体からなる基板（図示せず）の上に、１層目のビット線となるタングステン膜１０１を、５０ｎｍの厚さで形成する。なお、このタングステン膜１０１は、いわゆる多層型メモリの最下層のビット線である必要はなく、２層目、３層目等のビット線となる膜であってもよい。
【００８３】
その後、加工体上面に、記録部３０の電極層となる窒化チタン膜１０２を厚さ１０ｎｍで、抵抗変化層（記録層３４）となるＮｉＯｘ膜１０３を厚さ１０ｎｍで、記録部３０の電極層となる窒化チタン膜１０４を厚さ１０ｎｍで、室温のＤＣ（直流）スパッタリング法を用いて形成する。
【００８４】
その後、加工体上面に、ダイオードの結晶成長の核となる物質（例えばＮｉ（ニッケル））を、１×１０１３ｃｍ−２〜３×１０１４ｃｍ−２の濃度で形成する（図示せず）。
【００８５】
次に、加工体上面に、室温のＤＣスパッタリング法を用いて、ダイオードを構成するＰ（リン）ドープ非晶質シリコン膜１０５を厚さ５０ｎｍで、Ｂ（ホウ素）ドープ非晶質シリコン膜１０６を厚さ５０ｎｍで、バリアメタル（バリア層）となるタングステン膜１０８を厚さ５０ｎｍで形成する。なお、上記のＰドープ非晶質シリコン膜がｎ型半導体となり、Ｂドープ非晶質シリコン膜がｐ型半導体となる。
【００８６】
次に、図９（ｂ）に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、加工体を第１の方向（Ｘ軸方向）に延在するライン状に一括加工する。エッチングは、基板とビット線１０１との界面深さまで行う。
【００８７】
次に、図９（ｃ）に表したように、エッチングにより生じた積層膜の間の空間に層間絶縁膜１０９を埋め込み、加工体上面をＣＭＰにより平坦化する。その後、加工体上面に、１層目と２層目とで共有されるワード線となる（以下、「１及び２層目共有ワード線」という。他の共有配線についても同様に呼ぶこととする）タングステン膜１１０を厚さ５０ｎｍで、バリアメタルとなる窒化チタン膜１１１を厚さ１０ｎｍで形成する。
加工体上面に、ダイオードの結晶成長の核となる物質である例えばＮｉを、１×１０１３ｃｍ−２〜３×１０１４ｃｍ−２の濃度で形成する（図示せず）。
【００８８】
次に、加工体上面に、室温のＤＣスパッタリング法を用いて、ダイオードを構成するＢドープ非晶質シリコン膜１１２を厚さ５０ｎｍで、Ｐドープ非晶質シリコン膜１１３を厚さ５０ｎｍで、記録層３０の電極層となる窒化チタン膜１１４を厚さ１０ｎｍで、記録層となるＮｉＯｘ膜１１５を厚さ１０ｎｍで、記録部３０の電極層となる窒化チタン膜１１６を厚さ１０ｎｍで、並びにＣＭＰストッパー層となるタングステン膜１１７を厚さ５０ｎｍで形成する。
【００８９】
次に、図１０に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、上記の積層膜（タングステン膜１１７〜窒化チタン膜１０２）を第２の方向（Ｙ軸方向）に延在するライン状に一括して加工する。エッチングは、１層目のビット線１０１と下部電極１０２との界面深さまで行う。
【００９０】
次に、図１１に表したように、エッチングにより生じた上記の積層膜の間の空間に、層間絶縁膜１１８を埋め込み、加工体上面をＣＭＰにより平坦化する。その後、加工体上面に、１層目と同様に、２及び３層目共有ビット線となるタングステン膜１１９、記録部３０の電極層となる窒化チタン膜１２０、記録層となるＮｉＯｘ膜１２１、及び、記録部３０の電極層となる窒化チタン１２２を室温のＤＣスパッタリング法で形成する。
【００９１】
その後、加工体上面に、ダイオードの結晶成長の核となる物質であるＮｉを、１×１０１３ｃｍ−２〜３×１０１４ｃｍ−２の濃度で形成する（図示せず）。
【００９２】
次に、加工体上面に、室温のＤＣスパッタリング法を用いて、ダイオードを構成するＰドープ非晶質シリコン膜１２３及びＢドープ非晶質シリコン層１２４、バリアメタルとなる窒化チタン膜１２５、並びにＣＭＰストッパー層となるタングステン膜１２６を、下からこの順番で形成する。それぞれの厚さについては、１層目に関して前述した通りである。
【００９３】
次に、リソグラフィ技術及び反応性イオンエッチング技術により、上記の積層膜（タングステン膜１２６〜窒化チタン膜１１１）をＸ軸方向に延在するライン状にパターニング加工する。エッチングは、１及び２層目共有ワード線となるタングステン膜１１０とバリア層１１１との界面深さまで行う。
【００９４】
次に、図１２に表したように、エッチングにより生じた上記の積層膜の間の空間に、層間絶縁膜１２７を埋め込み、加工体上面をＣＭＰにより平坦化する。その後、加工体上面に、２層目と同様に、３及び４層目共有ワード線となるタングステン膜１２８及びバリアメタルとなる窒化チタン膜１２９を形成する。それぞれの厚さについては、２層目に関して前述した通りである。
【００９５】
その後、加工体上面に、ダイオードの結晶成長の核となる物質であるＮｉを、１×１０１３ｃｍ−２〜３×１０１４ｃｍ−２の濃度で形成する（図示せず）。
【００９６】
次に、加工体上面に、室温のＤＣスパッタリング法を用いて、ダイオードを構成するＢドープ非晶質シリコン膜１３０及びＰドープ非晶質シリコン膜１３１、記録部３０の電極層となる窒化チタン膜１３２、記録層３４となるＮｉＯｘ膜１３３、記録部３０の電極層となる窒化チタン膜１３４、並びにＣＭＰストッパー層となるタングステン膜１３５の層を形成する。それぞれの厚さについては、２層目に関して前述した通りである。
【００９７】
次に、リソグラフィ技術及び反応性イオンエッチング技術により、上記の積層膜（タングステン膜１３５〜窒化チタン膜１２０）をＹ軸方向に延在するライン状に一括加工する。エッチングは、２及び３層目共有ビット線となるタングステン膜１１９と窒化チタン膜１２０との界面深さまで行う。
【００９８】
次に、図１３に表したように、エッチングにより生じた上記の積層膜の間の空間に層間絶縁膜１３６を埋め込み、加工体上面をＣＭＰにより平坦化する。その後、加工体上面に、例えばタングステンからなる４層目のビット線となるタングステン膜１３７を形成する。
【００９９】
その後、リソグラフィ技術及び反応性イオンエッチング技術により、上記の積層膜（タングステン膜１３７〜窒化チタン膜１２９）をＸ軸方向に延在するライン状に一括加工する。エッチングは、３及び４層目共有ワード線となるタングステン膜１２８と窒化チタン膜１２９との界面深さまで行う。その後、エッチングにより生じた積層膜の間の空間に、図示しない層間絶縁膜を埋め込む。
【０１００】
これにより、４層型の不揮発性記憶装置の構造が作製される。なお、４層より多くの層を積層する多層型メモリを作製する場合には、上記手順を繰り返せばよい。
【０１０１】
次に、上記の加工体に対し熱処理を行う。熱処理は、例えば、拡散炉中で５４０℃〜６２０℃で数時間から数十時間行う。これにより、各層のダイオードを構成する非晶質層が一括して結晶化される。なお、この温度域ではダイオードを形成するｐ型半導体中のＢ（ホウ素）及びｎ型半導体中のＰ（リン）は殆ど拡散しないため、接合プロファイル（接合面近傍の不純物濃度分布）は殆ど変動しない。  
次に、ＲＴＰ（Rapid Thermal Process：急速昇降温処理）を用いて、例えば１０００℃で１０秒のアニールを行う。これにより、各層のダイオードを構成する不純物が一括して活性化され、ダイオード形成が完了する。
【０１０２】
以上の工程により、階層ごとでセル特性が均一化された本実施例に係る不揮発性記憶装置２Ｐが作製される。
【０１０３】
なお、上記では、抵抗変化層（記録層３４）としてＮｉＯｘを用いる例を示したが、これら抵抗変化層には、両端に印加された電圧により抵抗状態が変わる全ての物質を含むことができる。例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙからなる群から選択された少なくとも１つ、あるいは両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等からなる群から選択された少なくとも１つを含むことができる。
【０１０４】
また、上記では、記録部３０の電極として、窒化チタンを用いる場合を示したが、電極には、上記抵抗変化層の材料と反応して可変抵抗性を損なわない各種の材料を用いることができる。具体的には、例えば、窒化タングステン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等が挙げられる。
【０１０５】
また、上記では、ダイオードの結晶成長の核となる物質（結晶核）として、Ｎｉ（ニッケル）を用いる例を示したが、他の材料、例えば、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、Ｓｂでもよく、特に、結晶核とワード線／ビット線とで同じ材料を用いれば、結晶核による配線の汚染が回避されるという利点がある。
【０１０６】
また、上記では、ダイオードに用いる非晶質シリコンの成膜方法としてＤＣスパッタリング法を用いたが、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相堆積）法、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：減圧化学気相堆積）法、塗布法等によっても成膜することができる。ダイオード層への不純物導入方法としては、イオン注入を用いることができる。これら各種方法を単独、あるいは組み合わせて用いることができる。  
なお、上記で説明した各種の膜の厚みは一例であり、種々の変形が可能である。
【０１０７】
以上説明したように、本実施形態によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【０１０８】
このように、本実施形態では、積層数を増やしてもメモリセル特性のばらつきを抑制することができるので、大容量化に適した抵抗変化型メモリを作成することができるという利点がある。
【０１０９】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。  
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【０１１０】
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１１１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１１２】
【図１】具体例１に係る不揮発性記憶装置２の構成を例示する模式図である。
【図２】具体例１に係る不揮発性記憶装置２の単位メモリ層２Ａの構成を例示する模式断面図である。
【図３】整流素子２０の不純物の濃度分布について説明するためのグラフ図である。
【図４】製造方法例１を表す模式工程断面図である。
【図５】製造方法例１を表す模式工程断面図である。
【図６】製造方法例２を表す模式工程断面図である。
【図７】製造方法例２を表す模式工程断面図である。
【図８】製造方法例２を表す模式工程断面図である。
【図９】不揮発性記憶装置２Ｐの製造方法を例示する模式工程斜視図である。
【図１０】不揮発性記憶装置２Ｐの製造方法を例示する模式工程斜視図である。
【図１１】不揮発性記憶装置２Ｐの製造方法を例示する模式工程斜視図である。
【図１２】不揮発性記憶装置２Ｐの製造方法を例示する模式工程斜視図である。
【図１３】不揮発性記憶装置２Ｐの製造方法を例示する模式工程斜視図であるとともに、不揮発性記憶装置２Ｐの構成を例示する模式斜視図である。
【符号の説明】
【０１１３】
２  不揮発性記憶装置
２Ｐ  不揮発性記憶装置
５  基板
１０  第１の配線
２０  整流素子
３０  記録部
３２  電極層
３４  記録層
３６  電極層
４０  第２の配線
５０  結晶核
６０  素子間絶縁層
１０１  タングステン膜
１０２  窒化チタン膜
１０３  ＮｉＯｘ層
１０４  窒化チタン
１０５  Ｐドープ非晶質シリコン膜
１０６  Ｂドープ非晶質シリコン膜
１０７  窒化チタン膜
１０８  タングステン膜
１０９  層間絶縁膜
１１０  タングステン膜
１１１  窒化チタン膜
１１２  Ｂドープ非晶質シリコン膜
１１３  Ｐドープ非晶質シリコン膜
１１４  窒化チタン膜
１１５  ＮｉＯｘ膜
１１６  窒化チタン膜
１１７  タングステン膜
１１８  層間絶縁膜
１１９  タングステン膜
１２０  窒化チタン膜
１２１  ＮｉＯｘ膜
１２２  窒化チタン膜
１２３  Ｐドープ非晶質シリコン膜
１２４  Ｂドープ非晶質シリコン膜
１２５  窒化チタン膜
１２６  タングステン膜
１２７  層間絶縁膜
１２８  タングステン膜
１２９  窒化チタン膜
１３０  Ｂドープ非晶質シリコン膜
１３１  Ｐドープ非晶質シリコン膜
１３２  窒化チタン膜
１３３  ＮｉＯｘ膜
１３４  窒化チタン膜
１３５  タングステン膜
１３６  層間絶縁膜
１３７  タングステン膜
ＢＬ  ビット線
Ｃ  セル
ＷＬ  ワード線
【図１】
0005191803.tif 000003
【図２】
0005191803.tif 000004
【図３】
0005191803.tif 000005
【図４】
0005191803.tif 000006
【図５】
0005191803.tif 000007
【図６】
0005191803.tif 000008
【図７】
0005191803.tif 000009
【図８】
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【図９】
0005191803.tif 000011
【図１０】
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【図１１】
0005191803.tif 000013
【図１２】
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【図１３】
0005191803.tif 000015