(57)【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
半導体基板の主表面から内部に伸びる貫通配線を形成する貫通配線形成工程と、
前記貫通配線と電気的に接続する表金属バンプを形成する表金属バンプ形成工程と、
前記半導体基板の主裏面に第１の保護膜を形成する第１の保護膜形成工程と、
前記第１の保護膜の一部を除去して、前記主裏面まで貫通した前記貫通配線を露出させる開口部形成工程と、
前記開口部から露出した前記貫通電極と電気的に接続する裏金属バンプを形成する裏金属バンプ形成工程と、
前記半導体基板の主表面側からのダイシングによって前記半導体基板を切り分けるダイシング工程と、を有する半導体装置の製造方法であって、
前記開口部形成工程において、前記開口部の形成と同時に、前記ダイシングの被ダイシング領域に対応する前記第１の保護膜の領域に開口溝を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記貫通配線形成工程と前記表金属バンプ形成工程との間に、前記半導体基板の主表面上に前記貫通配線を露出させる第２の保護膜を形成する第２の保護膜形成工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口溝は、前記第１の保護膜を貫通していることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記開口溝の幅は、前記ダイシングにおけるダイシングブレードの幅よりも広いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
主表面に形成された第１の電極と、前記主表面から主裏面まで貫通して前記第１の電極に電気的に接続されて形成された貫通電極と、前記主裏面に前記貫通電極と電気的に接続されて形成された第２の電極と、前記主裏面上に開口溝と前記第２の電極の少なくとも一部を露出させる開口部とを備えて形成された第１の保護膜と、を備えた半導体基板を準備する工程と、
前記半導体基板を、前記開口溝と対向する前記主表面に対して前記主表面側からダイシングによって切り分けるダイシング工程と、
を有する半導体装置の製造方法であって、
前記開口溝と前記開口部とは同時に形成されたものであることを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板は主表面上に前記第１の電極を露出させる第２の保護膜を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記開口溝は、前記第１の保護膜を貫通していることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記開口溝の幅は、前記ダイシングにおけるダイシングブレードの幅よりも広いことを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記裏金属バンプ形成工程において、前記裏金属バンプ形成と同時に、前記半導体装置に対応する領域の外周端に、前記外周端に沿った金属壁を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法であって、特にダイシング時における裏面チッピングを防止する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年において、マイクロプロセッサやメモリ等の半導体装置の微細化の進展によりトランジスタ等の素子レベルの集積度が飛躍的に向上してきている。しかし、半導体装置を並べて配置する２次元実装ではパッケージの大きさから限界があるため、これを３次元に積層実装する技術が必須となってきている。３次元実装技術の代表的なものとして、半導体基板を貫通して形成する貫通配線が知られており、半導体装置間を最短距離で接続し、高機能かつ高速動作可能な半導体デバイスを提供することが可能となる。
【０００３】
かかる貫通配線を用いた半導体装置の従来の製造方法を図１及び図２を参照しつつ説明する。
【０００４】
先ず、半導体基板１１の内部にフォトリソグラフィ、エッチング及びＣＶＤ法等によって貫通配線１２を形成する。半導体基板１１内に形成された複数の貫通配線１２を所定の配線パターンで接続する素子配線１３を電解メッキ法等によって形成する。更に、貫通配線１２の上方及びダイシング時の切りしろとなるスクライブライン以外の部分等に保護膜１４をＣＶＤ法等によって形成する（図１（ａ））。
【０００５】
次に、フォトリソグラフィ、エッチング及びＣＶＤ法等によって、素子配線１３を介して貫通配線１２に接続される表金属バンプ１５を形成する（図１（ｂ））。表金属バンプ１５を形成後に、表金属バンプ１５を覆うようにガラス等の支持基板１６を半導体基板１１の表面に貼り付ける（図１（ｃ））。以下、表金属バンプ１５が形成される半導体基板１１の表面側を主表面と称する。
【０００６】
次に、半導体基板１１の主表面とは逆側の面（以下、主裏面と称する）に研磨を施して貫通配線１２を露出させる（図１（ｄ））。更に、貫通配線１２が露出している半導体基板１１の主裏面上に裏面保護膜１７をＣＶＤ法等によって形成する（図１（ｅ））。
【０００７】
次に、フォトリソグラフィ及びエッチングによって、貫通配線１２を裏面保護膜１７から露出させるべく開口溝１８を形成する（図２（ｆ））。更に、ＣＶＤ法等によって貫通配線１２に接続される裏金属バンプ１９を形成する（図２（ｇ））。
【０００８】
裏金属バンプ１９を形成後に、裏金属バンプ１９を覆うようにダイシングテープ２０を半導体基板１１の主裏面側に貼り付ける。更に、半導体基板１１の主表面に貼り付けられた支持基板１６を剥離させる。（図２（ｈ））。その後、半導体基板１１の主表面側をダイシングブレードによって切削を行うことで半導体基板１１を切り分け（図２（ｉ））、ダイシングテープ２０から剥がすことによって複数の半導体装置２１が形成されることとなる（図２（ｊ））。
【０００９】
しかしながら、上述した半導体装置の製造方法によると、半導体装置２１のダイシングの際に、半導体基板１１の主裏面に形成された裏面保護膜１７が欠ける、すなわち裏面チッピングが生じ易いという問題点があった。これは、半導体チップ１１に比べて、裏面保護膜１７がガラス質であり脆いからである。
【００１０】
なお、半導体装置自体の主裏面チッピングを防止する方法としては、従来より半導体基板の主裏面のダイシング領域に対応した主裏面の領域に切削溝を形成しておくことで解決するものが特許文献１に開示されている。
【特許文献１】特開２００１−２９１６８３
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示された半導体装置の製造方法では、切削溝をダイシングブレードによって形成する故、製造工程数及び製造時間の増大となる問題点があった。また、切削溝の形成時に生じる半導体基板の屑等の処理も行う必要があり製造時間の増大につながっていった。更に、上述したような主裏面にガラス質からなる裏面保護膜を有する構造の半導体装置においては、その裏面保護膜をダイシングブレードによって切削すると欠けが生じやすい故、特許文献１に開示された方法によって切削溝を形成することが困難であった。
【００１２】
本発明は、以上の如き事情に鑑みてなされたものであり、製造工程数及び製造時間を削減しつつ、主裏面に保護膜が形成された場合の半導体装置の裏面チッピングを防止することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために、半導体基板を準備する工程と、半導体基板の主表面から内部に伸びる貫通配線を形成する貫通配線形成工程と、前記貫通配線と電気的に接続する表金属バンプを形成する表金属バンプ形成工程と、前記半導体基板の主裏面に第１の保護膜を形成する第１の保護膜形成工程と、前記第１の保護膜の一部を除去して、前記主裏面まで貫通した前記貫通配線を露出させる開口部形成工程と、前記開口部から露出した前記貫通電極と電気的に接続する裏金属バンプを形成する裏金属バンプ形成工程と、前記半導体基板の主表面側からのダイシングによって前記半導体基板を切り分けるダイシング工程と、を有する半導体装置の製造方法であって、前記開口部形成工程において、前記開口部の形成と同時に、前記ダイシングの被ダイシング領域に対応する前記第１の保護膜の領域に開口溝を形成することを特徴とする半導体装置の製造方法を提供する。
また、上述した課題を解決するために、主表面に形成された第１の電極と、前記主表面から主裏面まで貫通して前記第１の電極に電気的に接続されて形成された貫通電極と、前記主裏面に前記貫通電極と電気的に接続されて形成された第２の電極と、前記主裏面上に開口溝と前記第２の電極の少なくとも一部を露出させる開口部とを備えて形成された第１の保護膜と、を備えた半導体基板を準備する工程と、前記半導体基板を、前記開口溝と対向する前記主表面に対して前記主表面側からダイシングによって切り分けるダイシング工程と、を有する半導体装置の製造方法であって、前記開口溝と前記開口部とは同時に形成されたものであることを特徴とする半導体装置の製造方法を提供する。
【００１４】
また、前記開口溝の幅は、前記ダイシングにおけるダイシングブレードの幅よりも広くても良い。更に、前記開口溝の幅は、５０μｍから７０μｍであっても良い。
【００１５】
また、前記裏金属バンプ形成工程において、前記裏金属バンプ形成と同時に、前記半導体装置に対応する領域の外周端に、前記外周端に沿った金属壁を形成しても良い。更に、前記金属壁が、前記開口溝を隔てて互いに離間しかつ対向して形成されても良い。
【００１６】
また、前記金属壁は、前記半導体装置に対応する領域を取り囲んでも良い。更に、前記金属壁が、前記半導体装置の外周端及び前記開口溝にまたがって形成されていても良い。
【００１７】
また、前記金属壁の間隔は、前記ダイシングブレードの幅よりも広くても良い。更に、前記金属壁の間隔は、５０μｍから７０μｍであっても良い。
【発明の効果】
【００１８】
本発明の半導体装置の製造方法によれば、半導体基板内埋め込まれた貫通配線に電気的に接続される裏金属バンプのための開口溝と同時にダイシングにおけるスクライブラインに対応した開口溝を主裏面保護膜に形成し、かかるスクライブラインに対応した開口溝に対向した半導体基板の主裏面上の開口溝に沿ってダイシングを行う故、製造工程数及び製造時間を削減しつつ半導体装置の裏面チッピングを防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例１】
【００２０】
図３乃至５を参照しつつ、本発明の実施例としての半導体装置の製造方法について詳細に説明する。
【００２１】
先ず、所定の寸法の半導体ウエハである半導体基板３１を準備する（図３（ａ））。なお、半導体基板３１には、回路素子が形成されていても良い。
【００２２】
次に、準備した半導体基板３１上に後述する貫通配線を埋め込むための開口部を形成するための所定のパターンのレジストからなるマスクをフォトリソグラフィによって形成する。続いて、半導体基板３１のマスクが形成されていない部分に異方性ドライエッチングによって貫通配線用の複数の開口部３２を形成する。（図３（ｂ））。開口部３２の形成後、形成したマスクを除去する。以下、半導体基板３１において開口部３２が形成される面を主表面と称し、これとは逆側に位置する面を主裏面と称する。
【００２３】
次に、ＣＶＤ法等によって開口部３２の表面にＳｉＯ2等の絶縁膜（図示せず）を形成する。続いて、電解メッキ法又はスパッタリング等によって、半導体基板３１上に金属を堆積すると同時に、開口部３２を埋め込む。更に、堆積した金属をＣＭＰ法によって研磨し、開口部３２に形成された貫通配線３３を露出させる（図３（ｃ））。堆積させる金属は銅又はタングステン等を使用しても良い。なお、本工程を貫通配線形成工程と称する。
【００２４】
次に、複数の貫通配線３３を所定配線パターンで接続する素子配線を形成するための開口溝を半導体基板３１の主表面上に形成するために、先ず所定のパターンのレジストからなるマスクをフォトリソグラフィによって形成する。続いて、半導体基板３１のマスクが形成されていない部分に異方性ドライエッチングによって素子配線用の複数の開口溝３４を形成する。（図３（ｄ））。開口溝３４の形成後、形成したマスクを除去する。次に、電解メッキ法又はスパッタリング等の周知技術を利用して、開口溝３４を充填するように金属を堆積させ素子配線３５を形成する（図３（ｅ））。堆積させる金属は貫通配線３３と同様に銅又はタングステン等を使用しても良い。なお、素子配線３５は、複数の金属層からなる積層構造を有していても良い。
【００２５】
次に、半導体基板３１主表面全体に、ＣＶＤ等によって主表面保護膜３６を形成する（図３（ｆ））。例えば、主表面保護膜３６は硼素・燐シリケートガラス（ＢＰＳＧ：Boron Phosphorus Silicon Glass）等のガラス質の保護膜であっても良い。なお、本工程を主表面保護膜形成工程と称する。続いて、貫通配線３３の上方に位置する部分及び後述するダイシング時の切りしろとなるスクライブライン部分（すなわち、被ダイシング領域に対応する部分）に対応する主表面保護膜３６を除去するために、所定のパターンのレジストからなるマスクをフォトリソグラフィによって形成する。その後、主表面保護膜３６のマスクが形成されていない部分に異方性ドライエッチングによって開口部３７（貫通配線３３の上方に位置する部分）及び開口溝３８（スクライブライン部分）を形成する。（図４（ｇ））。開口部３７及び開口溝３８の形成後、形成したマスクを除去する。
【００２６】
次に、開口部３７に所望の大きさのバンプ電極を形成するために、フォトリソグラフィによってレジストからなるマスクを形成し、かかるマスクの開口部分に電解メッキ法又はスパッタリング等の周知技術を利用して、表金属バンプ３９を形成する（図４（ｈ））。なお、本工程を表金属バンプ形成工程と称する。
【００２７】
次に、半導体基板３１の主表面に形成された主表面保護膜３６、表金属バンプ３９及び半導体基板３１の主表面を覆う支持基板４０を接着剤等（図示せず）を介して半導体基板３１の主表面側に貼り付ける（図４（ｉ））。例えば、支持基板４０はガラス基板等の透明な基板であっても良い。
【００２８】
次に、支持基板４０が貼り付けられていない面（すなわち、半導体基板３１の主裏面）に研磨を施し、貫通配線３３を半導体基板３１の主裏面から露出させる（図４（ｊ））。続いて、半導体基板３１の主裏面全体に、ＣＶＤ等によって主裏面保護膜４１を形成する（図４（ｋ））。例えば、主裏面保護膜４１は主表面保護膜３６と同様に硼素・燐シリケートガラス（ＢＰＳＧ：Boron Phosphorus Silicon Glass）等のガラス質の保護膜であっても良い。なお、本工程を主裏面保護膜形成工程と称する。続いて、貫通配線３３の下方に位置する部分及び後述するダイシング時の切りしろとなるスクライブライン部分（すなわち、被ダイシング領域に対応する部分）に対応する主裏面保護膜４１を除去するために、所定のパターンのレジストからなるマスクをフォトリソグラフィによって形成する。かかるマスクの開口部分に異方性ドライエッチングによって開口部４２（貫通配線３３の下方に位置する部分）及び開口溝４３（スクライブライン部分）を形成する。（図５（ｌ））。本工程を有することで、貫通配線３３を露出するための開口部４２と、チッピング防止のための開口溝４３を同時に形成できるため、開口溝４３をダイシングブレードを用いた切削によって形成していた従来に比べ、製造時間、製造工程、信頼性の点で優れているものである。なお、開口溝４３の幅はダイシングにおけるダイシングブレードの幅よりも広いことが望ましく、例えば５０μｍから７０μｍであっても良い。このように開口溝４３の幅を調整することによって、ダイシング時におけるダイシングブレードの主裏面保護膜４１との接触を防止することが可能となり、製造プロセスの信頼性を向上することができる。また、開口部４２及び開口溝４３の形成後、形成したマスクを除去する。なお、本工程を主裏面開口溝形成工程と称する。
【００２９】
次に、開口部４２に所望の大きさのバンプ電極を形成するために、フォトリソグラフィによって半導体基板３１の主裏面側にレジストからなるマスクを形成し、かかるマスクの開口部分に電解メッキ法又はスパッタリング等の周知技術を利用して、貫通配線３３に電気的に接続された裏金属バンプ４４を形成する（図５（ｍ））。なお、本工程を裏金属バンプ形成工程と称する。
【００３０】
次に、半導体基板３１の主裏面側にダイシングテープ４５を貼り付け、半導体基板３１全体をフレーム（図示せず）に固定する。その後、半導体基板３１の主表面側に貼り付けられた支持基板４０を剥離する（図５（ｎ））。続いて、ダイヤモンド・ソーであるダイヤモンド微粒を表面に貼り付けた極薄の円形刃であるダンシングブレードを用いて半導体基板３１を切り分け（すなわち、ダイシング）を行う。具体的には、スクライブラインに対応した部分である開口溝３８に沿ってダイシングを行う（図５（ｏ））。ここで、半導体基板３１の主裏面側にもスクライブラインに対応した開口溝４３が形成されているため、ダンシングによって主裏面保護膜４１を切削することがないため、半導体基板３１の主裏面におけるチッピング等を防止することが可能となる。なお、本工程をダイシング工程と称する。
【００３１】
ダイシング後、ダイシングテープ４５を所定の治具等を用いて引き伸ばすことによって、ダイシングされた半導体装置同士の隙間を広げる。更に、ダイシングテープ４５の裏面側から紫外線を照射することによってダイシングテープの粘着力を低下させ、ダイシングテープ４５から複数の半導体装置４６を引き剥がすことで、半導体基板３１に形成された複数の半導体装置をチップ化することができる（図５（ｐ））。
【００３２】
以上のように、本実施例による半導体装置の製造方法によれば、裏金属バンプ４４のための開口部４２と同時にダイシング時におけるスクライブラインに対応した開口溝４３を形成し、開口部４２に対向した開口溝３８に沿ってダイシングを行う故、製造工程数及び製造時間を削減しつつ半導体装置の裏面チッピングを防止することができる。
【実施例２】
【００３３】
ダイシングによって形成される複数の半導体装置の各々に対応する領域の外周端に沿って金属壁を形成することで、裏面チッピング防止の効果の向上及び裏面チッピングによるクラック拡大の防止をすることが可能となる。かかる金属壁を有する半導体装置の製造方法について図６を参照しつつ詳細に説明する。なお、金属壁を形成する工程以外は第１の実施例と同様であるため、金属壁を形成するまでの工程の説明は省略することとする。
【００３４】
第１の実施例と同様に半導体基板３１の主裏面上に形成された主裏面保護膜４１に開口部４２及び開口溝４３を形成する（図６（ａ））。その後、フォトリソグラフィによってレジストからなるマスクを形成する。かかるマスクの開口部分に電解メッキ法又はスパッタリング等の周知技術を利用して、貫通配線３３に電気的に接続された所望の大きさの裏金属バンプ４４及び金属壁６１を形成する（図６（ｂ））。ここで、図６（ｂ）によって示された半導体基板３１全体の底面を図７に示す。図７に示されているように、金属壁６１はダイシングによって形成される複数の半導体装置６２の各々に対応する領域の外周端に沿い且つかかる領域を取り囲む。また、図７における矢印７によって示された部分が被ダイシング領域である。更に、図６（ｂ）に示されているように、金属壁６１は開口溝４３を隔てて互いに離間し且つ対向している。更に、金属壁６１はダイシングによって形成される複数の半導体装置の各々に対応する領域の外周端及び開口溝４３にまたがっている。なお、金属壁６１はダイシングによって形成される複数の半導体装置の各々に対応する領域を完全に囲まずに、部分的に開口部を設けても良い。また、開口溝４３を隔てて互いに向かい合う金属壁６１同士の離間幅は、ダイシングにおけるダイシングブレードの幅よりも広いことが望ましく、例えば５０μｍから７０μｍであっても良い。このように開口溝４３を隔てて互いに向かい合う金属壁６１同士の離間幅を調整することによって、ダイシング時におけるダイシングブレードの主裏面保護膜４１の接触を防止することが可能となり、製造プロセスの信頼性を向上することができる。なお、本工程は第１の実施例の裏金属バンプ形成工程に金属壁形成工程が含まれた工程である。
【００３５】
なお、金属壁６１の形成位置は上記部分に限定されることはなく、例えば、開口溝４３の底面部であって開口溝４３縁部から中心側に偏移した位置のみに、互いに向き合いかつ半導体装置６２となる領域を囲んで形成しても良い。かかる場合においても、互いに向き合った金属壁６１同士の離間幅はダイシングブレードの幅よりも広いことが望ましい。
【００３６】
次に、半導体基板３１の主裏面側にダイシングテープ４５を貼り付け、半導体基板３１全体をフレーム（図示せず）に固定する。その後、半導体基板３１の主表面側に貼り付けられた支持基板４０を剥離する（図６（ｃ））。続いて、ダイヤモンド・ソーであるダイヤモンド微粒を表面に貼り付けた極薄の円形刃であるダンシングブレードを用いて半導体基板３１を切り分け（すなわち、ダイシング）を行う。具体的には、スクライブラインに対応した部分である開口溝３８に沿ってダイシングを行う（図６（ｄ））。ここで、ダイシングブレードによる切削溝が、互いに向かい合う金属壁６１の間に対応するようにダインシングすることが望ましい。すなわち、図７の矢印７によって示された部分をダイシングすることが望ましい。ダイシングブレードによる切削溝が主裏面保護膜４１に到達すると、裏面チッピングの発生原因になるからである。ダインシングブレードによる切削溝が互いに向かい合う金属壁６１の間に対応することによって、半導体基板３１の主裏面におけるチッピング等の防止効果を向上することが可能となる。更に、裏面チッピンが発生した場合においても、金属壁６１によってそのチッピンによるクラックを半導体装置６２内部に到達するようなクラック拡大を防止することが可能となる。ダイシング後、第１の実施例と同様にしてダイシングテープ４５から複数の半導体装置６２を引き剥がすことで、半導体基板３１に形成された複数の半導体装置をチップ化することができる（図６（ｅ））。
【００３７】
以上のように、第２の実施例による半導体装置の製造方法によれば、半導体装置６２となる領域を囲んで金属壁６１形成することで、ダイシングにおける裏面チッピングの防止効果を向上させ、たとえ裏面チッピングが発生した場合においてもクラック拡大を防止することができる。
【図面の簡単な説明】
【００３８】
【図１】従来の半導体装置の各製造工程における断面図である。
【図２】従来の半導体装置の各製造工程における断面図である。
【図３】本発明の第１の実施例としての半導体装置の製造方法の各製造工程における断面図である。
【図４】本発明の第１の実施例としての半導体装置の製造方法の各製造工程における断面図である。
【図５】本発明の第１の実施例としての半導体装置の製造方法の各製造工程における断面図である。
【図６】本発明の第２の実施例としての半導体装置の製造方法の各製造工程における断面図である。
【図７】図６（ｂ）によって示された製造工程における半導体基板全体の底面図である。
【符号の説明】
【００３９】
３１  半導体基板
３３  貫通配線
３５  素子配線
３６  主表面保護膜
３７  開口部
３８  開口溝
３９  表金属バンプ
４０  支持基板
４１  主裏面保護膜
４２  開口部
４３  開口溝
４４  裏金属バンプ
４５  ダイシングテープ
４６  半導体装置
６１  金属壁
【図１】
0005271610.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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