(57)【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されてなる直方体状の積層体と、
それぞれが異なる前記誘電体層上に設けられている複数の第１の容量導体と、
前記各第１の容量導体に接続され、かつ、前記積層体の第１の端面に引き出されている複数の第１の引き出し導体と、
前記各第１の容量導体に接続され、かつ、前記積層体の第１の側面に引き出されている第３の引き出し導体であって、前記第１の引き出し導体と接触していない複数の第３の引き出し導体と、
それぞれが異なる前記誘電体層上に設けられている複数の第２の容量導体と、
前記各第２の容量導体に接続され、かつ、前記積層体の第２の端面に引き出されている複数の第２の引き出し導体と、
前記各第２の容量導体に接続され、かつ、前記第１の側面に引き出されている第４の引き出し導体であって、前記第２の引き出し導体と接触していない複数の第４の引き出し導体と、
前記誘電体層上に設けられ、かつ、前記第１の容量導体及び前記第２の容量導体と前記誘電体層を介して対向している第３の容量導体と、
前記第１の端面、前記第１の側面及び前記積層体の底面に跨って設けられ、かつ、前記複数の第１の引き出し導体及び前記複数の第３の引き出し導体に接続されている第１の外部電極と、
前記第２の端面、前記第１の側面及び前記底面に跨って設けられ、かつ、前記複数の第２の引き出し導体及び前記複数の第４の引き出し導体に接続されている第２の外部電極と、
を備えており、
前記第３の引き出し導体は、前記各第１の容量導体に２つずつ設けられており、
前記２つの第３の引き出し導体の内の前記第１の端面に近い方の前記第３の引き出し導体は、該第１の端面に接しておらず、
前記第４の引き出し導体は、前記各第２の容量導体に２つずつ設けられており、
前記２つの第４の引き出し導体の内の前記第２の端面に近い方の前記第４の引き出し導体は、該第２の端面に接しておらず、
前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体は、前記第１の端面よりも該第１の端面と前記第２の端面との第１の中点の近くに設けられており、
前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体は、前記第２の端面よりも前記第１の中点の近くに設けられており、
前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体と前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体との距離は、該２つの第３の引き出し導体の内の該第１の端面から遠い方の該第３の引き出し導体と該第１の端面との距離、及び、該２つの第４の引き出し導体の内の該第２の端面から遠い方の該第４の引き出し導体と該第２の端面との距離よりも短いこと、
を特徴とする電子部品。
【請求項２】
複数の誘電体層が積層されてなる直方体状の積層体と、
それぞれが異なる前記誘電体層上に設けられている長方形状の複数の第１の容量導体と、
前記各第１の容量導体に接続され、かつ、前記積層体の第１の端面に引き出されている複数の第１の引き出し導体と、
前記各第１の容量導体に接続され、かつ、前記積層体の第１の側面に引き出されている第３の引き出し導体であって、前記第１の引き出し導体と接触していない複数の第３の引き出し導体と、
それぞれが異なる前記誘電体層上に設けられている長方形状の複数の第２の容量導体と、
前記各第２の容量導体に接続され、かつ、前記積層体の第２の端面に引き出されている複数の第２の引き出し導体と、
前記各第２の容量導体に接続され、かつ、前記第１の側面に引き出されている第４の引き出し導体であって、前記第２の引き出し導体と接触していない複数の第４の引き出し導体と、
前記誘電体層上に設けられ、かつ、前記第１の容量導体及び前記第２の容量導体と前記誘電体層を介して対向している第３の容量導体と、
前記第１の端面、前記第１の側面及び前記積層体の底面に跨って設けられ、かつ、前記複数の第１の引き出し導体及び前記複数の第３の引き出し導体に接続されている第１の外部電極と、
前記第２の端面、前記第１の側面及び前記底面に跨って設けられ、かつ、前記複数の第２の引き出し導体及び前記複数の第４の引き出し導体に接続されている第２の外部電極と、
を備えており、
前記第３の引き出し導体は、前記各第１の容量導体に２つずつ設けられており、
前記２つの第３の引き出し導体の内の前記第１の端面に近い方の前記第３の引き出し導体は、該第１の端面に接しておらず、
前記第４の引き出し導体は、前記各第２の容量導体に２つずつ設けられており、
前記２つの第４の引き出し導体の内の前記第２の端面に近い方の前記第４の引き出し導体は、該第２の端面に接しておらず、
前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体は、前記第１の端面から前記第２の端面へと延びる前記第１の容量導体の辺における前記第２の端面側の端部に接続されており、
前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体は、前記第１の端面から前記第２の端面へと延びる前記第２の容量導体の辺における前記第１の端面側の端部に接続されており、
前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体と前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体との距離は、該２つの第３の引き出し導体の内の該第１の端面から遠い方の該第３の引き出し導体と該第１の端面との距離、及び、該２つの第４の引き出し導体の内の該第２の端面から遠い方の該第４の引き出し導体と該第２の端面との距離よりも短いこと、
を特徴とする電子部品。
【請求項３】
複数の誘電体層が積層されてなる直方体状の積層体と、
それぞれが異なる前記誘電体層上に設けられている複数の第１の容量導体と、
前記各第１の容量導体に接続され、かつ、前記積層体の第１の端面に引き出されている複数の第１の引き出し導体と、
前記各第１の容量導体に接続され、かつ、前記積層体の第１の側面に引き出されている第３の引き出し導体であって、前記第１の引き出し導体と接触していない複数の第３の引き出し導体と、
それぞれが異なる前記誘電体層上に設けられ、かつ、前記複数の第１の容量導体と前記誘電体層を介して対向している複数の第２の容量導体と、
前記各第２の容量導体に接続され、かつ、前記積層体の第２の端面に引き出されている複数の第２の引き出し導体と、
前記各第２の容量導体に接続され、かつ、前記第１の側面に引き出されている第４の引き出し導体であって、前記第２の引き出し導体と接触していない複数の第４の引き出し導体と、
前記第１の端面、前記第１の側面及び前記積層体の底面に跨って設けられ、かつ、前記複数の第１の引き出し導体及び前記複数の第３の引き出し導体に接続されている第１の外部電極と、
前記第２の端面、前記第１の側面及び前記底面に跨って設けられ、かつ、前記複数の第２の引き出し導体及び前記複数の第４の引き出し導体に接続されている第２の外部電極と、
を備えており、
前記第３の引き出し導体は、前記各第１の容量導体に２つずつ設けられており、
前記２つの第３の引き出し導体の内の前記第１の端面に近い方の前記第３の引き出し導体は、該第１の端面に接しておらず、
前記第４の引き出し導体は、前記各第２の容量導体に２つずつ設けられており、
前記２つの第４の引き出し導体の内の前記第２の端面に近い方の前記第４の引き出し導体は、該第２の端面に接しておらず、
前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体は、前記第１の端面よりも該第１の端面と前記第２の端面との第１の中点の近くに設けられており、
前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体は、前記第２の端面よりも前記第１の中点の近くに設けられており、
前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体と前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体との距離は、該２つの第３の引き出し導体の内の該第１の端面から遠い方の該第３の引き出し導体と該第１の端面との距離、及び、該２つの第４の引き出し導体の内の該第２の端面から遠い方の該第４の引き出し導体と該第２の端面との距離よりも短いこと、
を特徴とする電子部品。
【請求項４】
前記第１の側面における前記第１の外部電極と前記第２の外部電極の間隔の最小値は、前記底面における該第１の外部電極と該第２の外部電極との間隔の最小値よりも小さいこと、
を特徴とする請求項１ないし請求項３のいずれかに記載の電子部品。
【請求項５】
前記第１の側面において、前記第１の外部電極と前記第２の外部電極との間には、該第１の外部電極の電位及び該第２の外部電極の電位と異なる電位に保たれる外部電極が設けられていないこと、
を特徴とする請求項１ないし請求項４のいずれかに記載の電子部品。
【請求項６】
前記各第１の容量導体に接続され、かつ、前記積層体の第２の側面に引き出されている複数の第５の引き出し導体と、
前記各第２の容量導体に接続され、かつ、前記第２の側面に引き出されている複数の第６の引き出し導体と、
を更に備えており、
前記第１の外部電極は、前記第１の端面、前記第１の側面、前記第２の側面及び前記底面に跨って設けられ、かつ、前記複数の第５の引き出し導体に接続されており、
前記第２の外部電極は、前記第２の端面、前記第２の側面、前記第２の側面及び前記底面に跨って設けられ、かつ、前記複数の第６の引き出し導体に接続されていること、
を特徴とする請求項１ないし請求項５のいずれかに記載の電子部品。
【請求項７】
第１のランド及び第２のランドを含んでいる回路基板と、
前記回路基板に実装される請求項１ないし請求項６のいずれかに記載の電子部品と、
を備えており、
前記第１の外部電極は、前記第１のランドに接続され、
前記第２の外部電極は、前記第２のランドに接続されていること、
を特徴とする基板モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品及び基板モジュールに関し、より特定的には、コンデンサを内蔵している電子部品及び基板モジュールに関する。
【背景技術】
【０００２】
従来の電子部品としては、例えば、特許文献１に記載の積層セラミックコンデンサが知られている。図２５は、特許文献１に記載の積層セラミックコンデンサ５００の断面構造図である。
【０００３】
積層セラミックコンデンサ５００は、誘電体層５０２、内部電極層５０４ａ，５０４ｂ及び端子電極５０６ａ，５０６ｂを備えている。
【０００４】
誘電体層５０２は、積層されることにより積層体を構成している。内部電極層５０４ａ，５０４ｂは、積層体に内蔵されており、誘電体層５０２を介して互いに対向することによりコンデンサを構成している。内部電極層５０４ａ，５０４ｂはそれぞれ、積層体の互いに対向している端面に引き出されている。端子電極５０６ａ，５０６ｂはそれぞれ、積層体の互いに対向している端面に設けられており、内部電極層５０４ａ，５０４ｂに接続されている。
【０００５】
ところで、積層セラミックコンデンサ５００では、高周波帯域における挿入損失を低減したいという要望がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３０６７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、高周波帯域における挿入損失を低減できる電子部品及び基板モジュールを提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の形態に係る電子部品は、複数の誘電体層が積層されてなる直方体状の積層体と、それぞれが異なる前記誘電体層上に設けられている複数の第１の容量導体と、前記各第１の容量導体に接続され、かつ、前記積層体の第１の端面に引き出されている複数の第１の引き出し導体と、前記各第１の容量導体に接続され、かつ、前記積層体の第１の側面に引き出されている第３の引き出し導体であって、前記第１の引き出し導体と接触していない複数の第３の引き出し導体と、それぞれが異なる前記誘電体層上に設けられている複数の第２の容量導体と、前記各第２の容量導体に接続され、かつ、前記積層体の第２の端面に引き出されている複数の第２の引き出し導体と、前記各第２の容量導体に接続され、かつ、前記第１の側面に引き出されている第４の引き出し導体であって、前記第２の引き出し導体と接触していない複数の第４の引き出し導体と、前記誘電体層上に設けられ、かつ、前記第１の容量導体及び前記第２の容量導体と前記誘電体層を介して対向している第３の容量導体と、前記第１の端面、前記第１の側面及び前記積層体の底面に跨って設けられ、かつ、前記複数の第１の引き出し導体及び前記複数の第３の引き出し導体に接続されている第１の外部電極と、前記第２の端面、前記第１の側面及び前記底面に跨って設けられ、かつ、前記複数の第２の引き出し導体及び前記複数の第４の引き出し導体に接続されている第２の外部電極と、を備えており、前記第３の引き出し導体は、前記各第１の容量導体に２つずつ設けられており、前記２つの第３の引き出し導体の内の前記第１の端面に近い方の前記第３の引き出し導体は、該第１の端面に接しておらず、前記第４の引き出し導体は、前記各第２の容量導体に２つずつ設けられており、前記２つの第４の引き出し導体の内の前記第２の端面に近い方の前記第４の引き出し導体は、該第２の端面に接しておらず、前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体は、前記第１の端面よりも該第１の端面と前記第２の端面との第１の中点の近くに設けられており、前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体は、前記第２の端面よりも前記第１の中点の近くに設けられており、前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体と前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体との距離は、該２つの第３の引き出し導体の内の該第１の端面から遠い方の該第３の引き出し導体と該第１の端面との距離、及び、該２つの第４の引き出し導体の内の該第２の端面から遠い方の該第４の引き出し導体と該第２の端面との距離よりも短いこと、を特徴とする。
本発明の第２の形態に係る電子部品は、複数の誘電体層が積層されてなる直方体状の積層体と、それぞれが異なる前記誘電体層上に設けられている長方形状の複数の第１の容量導体と、前記各第１の容量導体に接続され、かつ、前記積層体の第１の端面に引き出されている複数の第１の引き出し導体と、前記各第１の容量導体に接続され、かつ、前記積層体の第１の側面に引き出されている第３の引き出し導体であって、前記第１の引き出し導体と接触していない複数の第３の引き出し導体と、それぞれが異なる前記誘電体層上に設けられている長方形状の複数の第２の容量導体と、前記各第２の容量導体に接続され、かつ、前記積層体の第２の端面に引き出されている複数の第２の引き出し導体と、前記各第２の容量導体に接続され、かつ、前記第１の側面に引き出されている第４の引き出し導体であって、前記第２の引き出し導体と接触していない複数の第４の引き出し導体と、前記誘電体層上に設けられ、かつ、前記第１の容量導体及び前記第２の容量導体と前記誘電体層を介して対向している第３の容量導体と、前記第１の端面、前記第１の側面及び前記積層体の底面に跨って設けられ、かつ、前記複数の第１の引き出し導体及び前記複数の第３の引き出し導体に接続されている第１の外部電極と、前記第２の端面、前記第１の側面及び前記底面に跨って設けられ、かつ、前記複数の第２の引き出し導体及び前記複数の第４の引き出し導体に接続されている第２の外部電極と、を備えており、前記第３の引き出し導体は、前記各第１の容量導体に２つずつ設けられており、前記２つの第３の引き出し導体の内の前記第１の端面に近い方の前記第３の引き出し導体は、該第１の端面に接しておらず、前記第４の引き出し導体は、前記各第２の容量導体に２つずつ設けられており、前記２つの第４の引き出し導体の内の前記第２の端面に近い方の前記第４の引き出し導体は、該第２の端面に接しておらず、前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体は、前記第１の端面から前記第２の端面へと延びる前記第１の容量導体の辺における前記第２の端面側の端部に接続されており、前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体は、前記第１の端面から前記第２の端面へと延びる前記第２の容量導体の辺における前記第１の端面側の端部に接続されており、前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体と前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体との距離は、該２つの第３の引き出し導体の内の該第１の端面から遠い方の該第３の引き出し導体と該第１の端面との距離、及び、該２つの第４の引き出し導体の内の該第２の端面から遠い方の該第４の引き出し導体と該第２の端面との距離よりも短いこと、を特徴とする。
【０００９】
本発明の第３の形態に係る電子部品は、複数の誘電体層が積層されてなる直方体状の積層体と、それぞれが異なる前記誘電体層上に設けられている複数の第１の容量導体と、前記各第１の容量導体に接続され、かつ、前記積層体の第１の端面に引き出されている複数の第１の引き出し導体と、前記各第１の容量導体に接続され、かつ、前記積層体の第１の側面に引き出されている第３の引き出し導体であって、前記第１の引き出し導体と接触していない複数の第３の引き出し導体と、それぞれが異なる前記誘電体層上に設けられ、かつ、前記複数の第１の容量導体と前記誘電体層を介して対向している複数の第２の容量導体と、前記各第２の容量導体に接続され、かつ、前記積層体の第２の端面に引き出されている複数の第２の引き出し導体と、前記各第２の容量導体に接続され、かつ、前記第１の側面に引き出されている第４の引き出し導体であって、前記第２の引き出し導体と接触していない複数の第４の引き出し導体と、前記第１の端面、前記第１の側面及び前記積層体の底面に跨って設けられ、かつ、前記複数の第１の引き出し導体及び前記複数の第３の引き出し導体に接続されている第１の外部電極と、前記第２の端面、前記第１の側面及び前記底面に跨って設けられ、かつ、前記複数の第２の引き出し導体及び前記複数の第４の引き出し導体に接続されている第２の外部電極と、を備えており、前記第３の引き出し導体は、前記各第１の容量導体に２つずつ設けられており、前記２つの第３の引き出し導体の内の前記第１の端面に近い方の前記第３の引き出し導体は、該第１の端面に接しておらず、前記第４の引き出し導体は、前記各第２の容量導体に２つずつ設けられており、前記２つの第４の引き出し導体の内の前記第２の端面に近い方の前記第４の引き出し導体は、該第２の端面に接しておらず、前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体は、前記第１の端面よりも該第１の端面と前記第２の端面との第１の中点の近くに設けられており、前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体は、前記第２の端面よりも前記第１の中点の近くに設けられており、前記２つの第３の引き出し導体の内の前記第１の端面から遠い方の前記第３の引き出し導体と前記２つの第４の引き出し導体の内の前記第２の端面から遠い方の前記第４の引き出し導体との距離は、該２つの第３の引き出し導体の内の該第１の端面から遠い方の該第３の引き出し導体と該第１の端面との距離、及び、該２つの第４の引き出し導体の内の該第２の端面から遠い方の該第４の引き出し導体と該第２の端面との距離よりも短いこと、を特徴とする。
【００１０】
本発明の一形態に係る基板モジュールは、第１のランド及び第２のランドを含んでいる回路基板と、前記回路基板に実装される前記電子部品と、を備えており、前記第１の外部電極は、前記第１のランドに接続され、前記第２の外部電極は、前記第２のランドに接続されていること、を特徴とする。
【発明の効果】
【００１１】
本発明によれば、高周波帯域における挿入損失を低減できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る電子部品の外観斜視図である。
【図２】図１の電子部品の積層体の分解斜視図である。
【図３】図１の電子部品の内部平面図である。
【図４】図４（ａ）は、基板モジュールの断面構造図であり、図４（ｂ）は、基板モジュールをｚ軸方向の正方向側から平面視した図である。
【図５】図４の基板モジュールの等価回路図である。
【図６】比較例に係る電子部品の外観斜視図である。
【図７】比較例に係る電子部品の積層体の分解斜視図である。
【図８】第１のサンプル及び第２のサンプルの挿入損失（Ｓ２１）を示したグラフである。
【図９】第３のサンプル及び第４のサンプルの挿入損失（Ｓ２１）を示したグラフである。
【図１０】第５のサンプル及び第６のサンプルの挿入損失（Ｓ２１）を示したグラフである。
【図１１】第７のサンプル及び第８のサンプルの挿入損失（Ｓ２１）を示したグラフである。
【図１２】第２の実施形態に係る電子部品の内部平面図である。
【図１３】第３の実施形態に係る電子部品の内部平面図である。
【図１４】第４の実施形態に係る電子部品の内部平面図である。
【図１５】第５の実施形態に係る電子部品の内部平面図である。
【図１６】第６の実施形態に係る電子部品の内部平面図である。
【図１７】第７の実施形態に係る電子部品の内部平面図である。
【図１８】第８の実施形態に係る電子部品の積層体の分解斜視図である。
【図１９】図１８の電子部品の内部平面図である。
【図２０】基板モジュールの断面構造図である。
【図２１】第９の実施形態に係る電子部品の内部平面図である。
【図２２】第１０の実施形態に係る電子部品の内部平面図である。
【図２３】第１１の実施形態に係る電子部品の外観斜視図である。
【図２４】第１２の実施形態に係る電子部品の外観斜視図である。
【図２５】特許文献１に記載の積層セラミックコンデンサの断面構造図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施形態に係る電子部品及び基板モジュールについて図面を参照しながら説明する。
【００１４】
（第１の実施形態）
（電子部品の構成）
まず、第１の実施形態に係る電子部品の構成について図面を参照しながら説明する。図１は、第１の実施形態に係る電子部品１０の外観斜視図である。図２は、図１の電子部品１０の積層体１１の分解斜視図である。図３は、図１の電子部品の内部平面図である。以下では、積層体１１の積層方向をｚ軸方向と定義する。積層体１１をｚ軸方向から平面視したときに、積層体１１の長辺が延在している方向をｘ軸方向と定義する。積層体１１をｚ軸方向から平面視したときに、積層体１１の短辺が延在している方向をｙ軸方向と定義する。
【００１５】
電子部品１０は、例えば、チップコンデンサであり、図１ないし図３に示すように、積層体１１、外部電極１２（１２ａ，１２ｂ）及び内部導体３０（３０ａ〜３０ｃ），３１（３１ａ〜３１ｃ），３２（３２ａ，３２ｂ）（図１には図示せず）を備えている。
【００１６】
積層体１１は、直方体状をなしている。ただし、積層体１１は、面取りが施されることにより角及び稜線において丸みを帯びた形状をなしている。以下では、積層体１１において、ｚ軸方向の正方向側の面を上面Ｓ１とし、ｚ軸方向の負方向側の面を下面Ｓ２とする。また、ｘ軸方向の負方向側の面を端面Ｓ３とし、ｘ軸方向の正方向側の面を端面Ｓ４とする。また、ｙ軸方向の正方向側の面を側面Ｓ５とし、ｙ軸方向の負方向側の面を側面Ｓ６とする。
【００１７】
積層体１１は、図２に示すように、複数のセラミック層１７（１７ａ〜１７ｇ）がｚ軸方向の正方向側から負方向側へとこの順に並ぶように積層されることにより構成されている。セラミック層１７は、長方形状をなしており、誘電体セラミックにより作製されている。以下では、セラミック層１７のｚ軸方向の正方向側の主面を表面と称し、セラミック層１７のｚ軸方向の負方向側の主面を裏面と称す。
【００１８】
積層体１１の上面Ｓ１は、ｚ軸方向の最も正方向側に設けられているセラミック層１７ａの表面により構成されている。積層体１１の下面Ｓ２は、ｚ軸方向の最も負方向側に設けられているセラミック層１７ｇの裏面により構成されている。また、端面Ｓ３は、セラミック層１７ａ〜１７ｇのｘ軸方向の負方向側の短辺が連なることによって構成されている。端面Ｓ４は、セラミック層１７ａ〜１７ｇのｘ軸方向の正方向側の短辺が連なることによって構成されている。側面Ｓ５は、セラミック層１７ａ〜１７ｇのｙ軸方向の正方向側の長辺が連なることによって構成されている。側面Ｓ６は、セラミック層１７ａ〜１７ｇのｙ軸方向の負方向側の長辺が連なることによって構成されている。
【００１９】
複数の内部導体３０ａ〜３０ｃ，３１ａ〜３１ｃはそれぞれ、図２及び図３に示すように、異なるセラミック層１７ｂ，１７ｄ，１７ｆの表面上に設けられており、積層体１１に内蔵されている。また、内部導体３２ａ，３２ｂはそれぞれ、図２及び図３に示すように、セラミック層１７ｃ，１７ｅの表面上に設けられており、積層体１１に内蔵されている。すなわち、内部導体３０，３１と内部導体３２とは、ｚ軸方向において交互に積層されている。
【００２０】
内部導体３０（３０ａ〜３０ｃ）は、容量導体１８（１８ａ〜１８ｃ）及び引き出し導体２０（２０ａ〜２０ｃ），２２（２２ａ〜２２ｃ），２３（２３ａ〜２３ｃ）を有している。容量導体１８ａ〜１８ｃはそれぞれ、長方形状をなしており、セラミック層１７ｂ，１７ｄ，１７ｆの外縁に接しないように、異なるセラミック層１７ｂ，１７ｄ，１７ｆの表面上に設けられている。容量導体１８は、セラミック層１７のｘ軸方向の負方向側の半分の領域内に設けられている。
【００２１】
引き出し導体２０ａ〜２０ｃはそれぞれ、容量導体１８ａ〜１８ｃに接続され、かつ、積層体１１の端面Ｓ３に引き出されることにより端面Ｓ３から露出している。より詳細には、引き出し導体２０は、容量導体１８のｘ軸方向の負方向側の長辺から、ｘ軸方向の負方向側に向かって引き出されている。これにより、引き出し導体２０は、セラミック層１７のｘ軸方向の負方向側の短辺に引き出されている。引き出し導体２０のｙ軸方向の幅は、容量導体１８のｙ軸方向の幅と一致している。
【００２２】
引き出し導体２２ａ〜２２ｃはそれぞれ、容量導体１８ａ〜１８ｃに接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。より詳細には、引き出し導体２２は、容量導体１８のｙ軸方向の正方向側の短辺におけるｘ軸方向の正方向側の端部から、ｙ軸方向の正方向側に向かって延在している。これにより、引き出し導体２２は、セラミック層１７のｙ軸方向の正方向側の長辺の中点よりｘ軸方向の負方向側の位置に引き出されている。また、引き出し導体２２は、引き出し導体２０と接触していない。
【００２３】
引き出し導体２３ａ〜２３ｃはそれぞれ、容量導体１８ａ〜１８ｃに接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。より詳細には、引き出し導体２３は、容量導体１８のｙ軸方向の負方向側の短辺におけるｘ軸方向の正方向側の端部から、ｙ軸方向の負方向側に向かって延在している。これにより、引き出し導体２３は、セラミック層１７のｙ軸方向の負方向側の長辺の中点よりｘ軸方向の負方向側の位置に引き出されている。また、引き出し導体２３は、引き出し導体２０と接触していない。
【００２４】
内部導体３１（３１ａ〜３１ｃ）は、容量導体１９（１９ａ〜１９ｃ）及び引き出し導体２１（２１ａ〜２１ｃ），２４（２４ａ〜２４ｃ），２５（２５ａ〜２５ｃ）を有している。容量導体１９ａ〜１９ｃは、長方形状をなしており、セラミック層１７ｂ，１７ｄ，１７ｆの外縁に接しないように、異なるセラミック層１７ｂ，１７ｄ，１７ｆの表面上に設けられている。容量導体１９は、セラミック層１７のｘ軸方向の正方向側の半分の領域内に設けられている。容量導体１８，１９は同じセラミック層１７の表面上に設けられており、互いに対向している。
【００２５】
引き出し導体２１ａ〜２１ｃはそれぞれ、容量導体１９ａ〜１９ｃに接続され、かつ、積層体１１の端面Ｓ４に引き出されることにより端面Ｓ４から露出している。より詳細には、引き出し導体２１は、容量導体１９のｘ軸方向の正方向側の長辺から、ｘ軸方向の正方向側に向かって引き出されている。これにより、引き出し導体２１は、セラミック層１７のｘ軸方向の正方向側の短辺に引き出されている。引き出し導体２１のｙ軸方向の幅は、容量導体１９のｙ軸方向の幅と一致している。
【００２６】
引き出し導体２４ａ〜２４ｃはそれぞれ、容量導体１９ａ〜１９ｃに接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。より詳細には、引き出し導体２４は、容量導体１９のｙ軸方向の正方向側の短辺におけるｘ軸方向の負方向側の端部から、ｙ軸方向の正方向側に向かって延在している。これにより、引き出し導体２４は、セラミック層１７のｙ軸方向の正方向側の長辺の中点よりｘ軸方向の正方向側の位置に引き出されている。すなわち、引き出し導体２４は、ｚ軸方向から平面視したときに、引き出し導体２２よりもｘ軸方向の正方向側に位置している。また、引き出し導体２４は、引き出し導体２１と接触していない。
【００２７】
引き出し導体２５ａ〜２５ｃはそれぞれ、容量導体１９ａ〜１９ｃに接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。より詳細には、引き出し導体２５は、容量導体１９のｙ軸方向の負方向側の短辺におけるｘ軸方向の負方向側の端部から、ｙ軸方向の負方向側に向かって延在している。これにより、引き出し導体２５は、セラミック層１７のｙ軸方向の負方向側の長辺の中点よりｘ軸方向の正方向側の位置に引き出されている。すなわち、引き出し導体２５は、ｚ軸方向から平面視したときに、引き出し導体２３よりもｘ軸方向の正方向側に位置している。また、引き出し導体２５は、引き出し導体２１と接触していない。
【００２８】
内部導体３２ａ，３２ｂはそれぞれ、長方形状をなしており、セラミック層１７ｃ，１７ｅの外縁に接しないように、セラミック層１７ｃ，１７ｅの表面上に設けられている容量導体である。内部導体３２は、容量導体１８，１９が設けられているセラミック層１７とは異なるセラミック層１７の表面に設けられ、容量導体１８，１９とセラミック層１７を介して対向している。その結果、容量導体１８，１９と内部導体３２との間のそれぞれに容量が発生する。容量導体１８と内部導体３２との間に発生している容量と容量導体１９と内部導体３２との間に発生している容量とは直列接続されている。
【００２９】
外部電極１２ａは、端面Ｓ３、上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に跨って設けられ、かつ、引き出し導体２０ａ〜２０ｃ，２２ａ〜２２ｃ，２３ａ〜２３ｃのそれぞれに接続されている。より詳細には、外部電極１２ａは、引き出し導体２０ａ〜２０ｃが端面Ｓ３から露出している部分を覆うように、積層体１１の端面Ｓ３の全面を覆っている。更に、外部電極１２ａは、端面Ｓ３から上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に折り返されている。そして、外部電極１２ａは、側面Ｓ５，Ｓ６から引き出し導体２２ａ〜２２ｃ，２３ａ〜２３ｃが露出している部分を覆うように、積層体１１の側面Ｓ５，Ｓ６を覆っている。
【００３０】
外部電極１２ｂは、端面Ｓ４、上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に跨って設けられ、かつ、引き出し導体２１ａ〜２１ｃ，２４ａ〜２４ｃ，２５ａ〜２５ｃのそれぞれに接続されている。より詳細には、外部電極１２ｂは、引き出し導体２１ａ〜２１ｃが端面Ｓ４から露出している部分を覆うように、積層体１１の端面Ｓ４の全面を覆っている。更に、外部電極１２ｂは、端面Ｓ４から上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に折り返されている。そして、外部電極１２ｂは、側面Ｓ５，Ｓ６から引き出し導体２４ａ〜２４ｃ，２５ａ〜２５ｃが露出している部分を覆うように、積層体１１の側面Ｓ５，Ｓ６を覆っている。
【００３１】
ここで、図１に示すように、外部電極１２ａの側面Ｓ５，Ｓ６におけるｘ軸方向の幅は、外部電極１２ａの上面Ｓ１，下面Ｓ２におけるｘ軸方向の幅よりも大きい。同様に、外部電極１２ｂの側面Ｓ５，Ｓ６におけるｘ軸方向の幅は、外部電極１２ｂの上面Ｓ１，下面Ｓ２におけるｘ軸方向の幅よりも大きい。これにより、側面Ｓ５，Ｓ６における外部電極１２ａと外部電極１２ｂとの間隔Ｄ１は、底面Ｓ２における外部電極１２ａと外部電極１２ｂとの間隔Ｄ２よりも小さくなっている。
【００３２】
また、側面Ｓ５，Ｓ６において、外部電極１２ａと外部電極１２ｂとの間には、外部電極１２ａ，１２ｂの電位と異なる電位に保たれる外部電極が設けられていない。すなわち、外部電極１２ａ，１２ｂ間には、外部電極が設けられていない。
【００３３】
（電子部品の製造方法）
次に、電子部品１０の製造方法について説明する。なお、図面は、図１ないし図３を援用する。
【００３４】
まず、主成分であるＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3又はＣａＺｒＯ3と、副成分であるＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物又は希土類化合物とを所定の比率で秤量してボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、誘電体セラミック粉末を得る。
【００３５】
この誘電体セラミック粉末に対して、有機バインダ及び有機溶剤を加えてボールミルで混合を行う。得られたセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、セラミック層１７となるべきセラミックグリーンシートを作製する。セラミック層１７の焼成後の厚さは、０．５μｍ以上１０μｍ以下であることが好ましい。
【００３６】
次に、セラミック層１７となるべきセラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、内部導体３０〜３２を形成する。導電性材料からなるペーストは、例えば、金属粉末に、有機バインダ及び有機溶剤が加えられたものである。金属粉末は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等である。内部導体３０〜３２の焼成後の厚さは、０．３μｍ以上２．０μｍ以下であることが好ましい。
【００３７】
次に、セラミック層１７となるべきセラミックグリーンシートを積層して未焼成のマザー積層体を得る。この後、未焼成のマザー積層体に対して、静水圧プレスにて圧着を施す。
【００３８】
次に、未焼成のマザー積層体を所定寸法にカットして、複数の未焼成の積層体１１を得る。この後、積層体１１の表面に、バレル研磨加工等の研磨加工を施す。
【００３９】
次に、未焼成の積層体１１を焼成する。焼成温度は、例えば、９００℃以上１３００℃以下であることが好ましい。以上の工程により、積層体１１の準備が完了する。
【００４０】
次に、積層体１１に外部電極１２を形成する。具体的には、公知のディップ法やスリット工法等により、積層体１１の表面に導電性ペーストを塗布する。そして、導電性ペーストを７００℃以上９００℃以下の温度で焼付けを行うことにより、外部電極１２の下地電極を形成する。導電性ペーストの材料としては、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金，Ａｕ等が挙げられる。下地電極の厚さは、１０μｍ以上５０μｍ以下であることが好ましい。次に、下地電極上にめっきを施して外部電極１２を完成させる。めっき層の材料としては、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金，Ａｕ等が挙げられる。また、複数回のめっきを行って、複数層のめっき層を下地電極上に形成してもよい。以上の工程により、電子部品１０が完成する。
【００４１】
（基板モジュールの構成）
次に、電子部品１０を備えている基板モジュール４０について図面を参照しながら説明する。図４（ａ）は、基板モジュール４０の断面構造図であり、図４（ｂ）は、基板モジュール４０をｚ軸方向の正方向側から平面視した図である。図５は、図４の基板モジュール４０の等価回路図である。
【００４２】
基板モジュール４０は、図４（ａ）に示すように、電子部品１０及び回路基板５１を備えている。回路基板５１は、基板本体５２、信号導体５４、グランド電極５５、ビアホール導体５６及びグランド導体Ｇを含んでいる。
【００４３】
基板本体５２は、複数のセラミック層及び導体層が積層されてなる積層基板であり、その主面及び内部において電気回路を有している。信号導体５４は、基板本体５２のｚ軸方向の正方向側の主面上に設けられており、図４（ｂ）に示すようにｙ軸方向に延在している。信号導体５４のｙ軸方向の正方向側の端部には、図示しない入力ポートＰ１が設けられており、信号導体５４のｙ軸方向の負方向側の端部には、図示しない出力ポートＰ２が設けられている。グランド電極５５は、回路基板５１のｚ軸方向の正方向側の主面上に設けられており、図４（ｂ）に示すように、長方形状をなしている。
【００４４】
グランド導体Ｇは、基板本体５２内に設けられており、接地電位に保たれる。グランド導体Ｇは、図示しないグランドポートＰ３に接続されている。ビアホール導体５６は、基板本体５２内に設けられており、グランド電極５５とグランド導体Ｇとを接続している。これにより、グランド電極５５も接地電位に保たれる。
【００４５】
電子部品１０は、回路基板５１に実装されている。より詳細には、外部電極１２ａは、はんだ６０ａにより、信号導体５４に接続されている。また、外部電極１２ｂは、はんだ６０ｂにより、グランド電極５５に接続されている。これにより、基板モジュール４０は、図５に示す回路構成を有するようになる。すなわち、信号導体５４は、入力ポートＰ１と出力ポートＰ２とを接続している。そして、電子部品１０は、信号導体５４とグランドポートＰ３との間に設けられている。図５において、コンデンサＣ、抵抗Ｒ及びコイルＬは、電子部品１０が有している静電容量、電気抵抗及びインダクタを示している。基板モジュール４０が図５に示す構成を有することにより、高周波信号は、入力ポートＰ１から入力し、出力ポートＰ２から出力される。更に、入力ポートＰ１から入力した高周波信号の内、電子部品１０の共振周波数の高周波信号は、出力ポートＰ２から出力せずに、グランドポートＰ３から出力する。なお、基板モジュール４０の回路構成は、図５に限らない。よって、基板モジュール４０において、電子部品１０が入力ポートＰ１と出力ポートＰ２との間に設けられていてもよい。
【００４６】
（効果）
以上の電子部品１０によれば、以下に説明するように、高周波帯域における挿入損失を低減できる。図６は、比較例に係る電子部品１１０の外観斜視図である。図７は、比較例に係る電子部品１１０の積層体１１１の分解斜視図である。比較例に係る電子部品１１０は、電子部品１０において引き出し導体２２〜２５及び側面Ｓ５，Ｓ６上の外部電極１２を取り除いたものである。そこで、電子部品１１０において電子部品１０と同じ構成については、電子部品１０の構成の参照符号に１００を足した参照符号を付した。
【００４７】
比較例に係る電子部品１１０では、高周波信号は、信号導体から外部電極１１２ａを介して電子部品１１０内に入力し、外部電極１１２ｂを介してグランド電極へと出力する。この際、高周波信号は、信号導体、外部電極１１２ａ、引き出し導体１２０、容量導体１１８、内部導体１３２、容量導体１１９、引き出し導体１２１、外部電極１１２ｂ、グランド電極の順に流れる。すなわち、比較例に係る電子部品１１０では、高周波信号は、１本の経路のみを通過する。
【００４８】
これに対して、電子部品１０では、高周波信号は、信号導体５４から外部電極１２ａを介して電子部品１０内に入力し、外部電極１２ｂを介してグランド電極５５へと出力する。この際、高周波信号が通過する経路としては、以下に説明する第１の経路ないし第５の経路が考えられる。
【００４９】
第１の経路は、信号導体５４、外部電極１２ａ、引き出し導体２０、容量導体１８、内部導体３２、容量導体１９、引き出し導体２１、外部電極１２ｂ、グランド電極５５の順に高周波信号が流れる経路である。第２の経路は、信号導体５４、外部電極１２ａ、引き出し導体２０、容量導体１８、引き出し導体２２，２３、外部電極１２ａ、外部電極１２ｂ、グランド電極５５の順に高周波信号が流れる経路である。第３の経路は、信号導体５４、外部電極１２ａ、引き出し導体２２，２３、容量導体１８、内部導体３２、容量導体１９、引き出し導体２１、外部電極１２ｂ、グランド電極５５の順に高周波信号が流れる経路である。第４の経路は、信号導体５４、外部電極１２ａ、引き出し導体２２，２３、容量導体１８、内部導体３２、容量導体１９、引き出し導体２４，２５、外部電極１２ｂ、グランド電極５５の順に高周波信号が流れる経路である。第５の経路は、信号導体５４、外部電極１２ａ、外部電極１２ｂ、グランド電極５５の順に高周波信号が流れる経路である。
【００５０】
ここで、第２の経路及び第５の経路において、高周波信号は、外部電極１２ａと外部電極１２ｂとの間の積層体１１内を通過することにより、外部電極１２ａから外部電極１２ｂへと通過する。これらの経路には、１次共振点よりも高い周波数の高周波信号が流れるものと考えられる。
【００５１】
なお、高周波信号が外部電極１２ａから外部電極１２ｂに流れるためには、側面Ｓ５，Ｓ６において、外部電極１２ａと外部電極１２ｂとの間には、外部電極１２ａ，１２ｂの電位と異なる電位に保たれる外部電極が設けられていないことが好ましい。
【００５２】
また、高周波信号が外部電極１２ａから外部電極１２ｂに流れるためには、外部電極１２ａの間隔及び外部電極１２ｂの間隔は、できるだけ小さいことが好ましく、例えば、５０μｍ以上２００μｍであることが好ましい。
【００５３】
以上のように、電子部品１１０に比べて、電子部品１０では第２〜第５の経路が増加しており、これによりＥＳＬが低下するものと考えられる。その結果、電子部品１１０に比べて、電子部品１０の１次共振点および２次共振点が高周波側にシフトし、高周波帯域における挿入損失が低減するものと考えられる。
【００５４】
なお、電子部品１０と電子部品１１０を比べた場合、１次共振点のシフト幅に比べて、２次共振点のシフト幅のほうが大きくなる傾向にあるが、これは電子部品１０における第２の経路及び第５の経路が影響しているものと考えられる。電子部品１０及び電子部品１１０において、１次共振点より高い周波数の高周波信号は、回路基板５１に近い部分に集中して流れるようになり、下面近傍に相対的に小さい容量が形成され、その共振点が２次共振点として現れるものと考えられる。ここで、電子部品１０では、高周波信号が第２の経路ないし第５の経路に流れることにより、相対的に小さい容量のＥＳＬが特に低下するため、２次共振点が大きく高周波側にシフトするものと推測される。
【００５５】
また、電子部品１０と電子部品１１０とを比べた場合、２次共振点の谷が浅くなる傾向にある。
【００５６】
このように、２次共振点が１次共振点から遠ざかり、２次共振点の谷が浅くなると、１次共振点と２次共振点との間の周波数で動作するデバイスが誤動作を起こすのを防止できる可能性がある。
【００５７】
また、電子部品１０では、回路基板５１への実装の際にショートが発生することを抑制できる。より詳細には、側面Ｓ５，Ｓ６における外部電極１２ａと外部電極１２ｂとの間隔Ｄ１は、底面Ｓ２における外部電極１２ａと外部電極１２ｂとの間隔Ｄ２よりも小さくなっている。すなわち、底面Ｓ２において、外部電極１２ａと外部電極１２ｂとの間隔は大きくなっている。そのため、外部電極１２ａと外部電極１２ｂとの間がはんだにより接続される可能性が低い。よって、電子部品１０では、回路基板５１への実装の際にショートが発生することを抑制できる。
【００５８】
電子部品１０では、デラミネーションの発生を抑制できる。より詳細には、電子部品において、積層体の角ではデラミネーションが発生しやすい。角に引き出し電極とセラミック層とが積層されていると、引き出し電極とセラミック層との間においてデラミネーションが特に発生しやすい。そこで、電子部品１０では、引き出し導体２０，２１は、積層体１０の角に引き出されていない。これにより、電子部品１０では、デラミネーションの発生が抑制される。更に、電子部品１０では、積層体１１の角において、引き出し電極２０，２１が露出しないので、電子部品１０の耐湿性が向上する。
【００５９】
（実験）
本願発明者は、電子部品１０が奏する効果をより明確にするために、以下に説明する実験を行った。具体的には、図１及び図２に示す電子部品１０のサンプル（以下、第１のサンプル、第３のサンプル、第５のサンプル、第７のサンプル）及び図６及び図７に示す電子部品１１０（第２のサンプル、第４のサンプル、第６のサンプル、第８のサンプル）を作製した。そして、各サンプルを図４に示すように回路基板上に実装し、ネットワークアナライザ（アジレント社製８７２２Ｄ）を用いて、第１のサンプルないし第８のサンプルのＥＳＬ、入力ポートＰ１と出力ポートＰ２との間の挿入損失（Ｓ２１）を測定した。まず、各サンプルの条件について説明する。
【００６０】
寸法：１．６０ｍｍ（Ｌ）×０．８５ｍｍ（Ｗ）×１．７０ｍｍ（Ｔ）
内部導体及び外部電極の材料：Ｃｕ
セラミック層の比誘電率（ε）：２７
素子厚（内部導体３０，３１の間隔）：１２２μｍ
外層厚み（内部導体３０ａ，３１ａから積層体１１の上面Ｓ１までの距離及び内部導体３０ｃ，３１ｃから積層体１１の下面Ｓ２までの距離）：８８μｍ
【００６１】
表１は、各サンプルの条件を示した表である。
【００６２】
【表１】
0005353911.tif 000002
【００６３】
以上の条件の第１のサンプルないし第８のサンプルでは、ＥＳＬは以下の通りとなった。なお、ＥＳＬは０．５〜２０ＧＨｚの周波数帯域で測定した。表２は、第１のサンプルないし第８のサンプルのＥＳＬを示した表である。
【００６４】
【表２】
0005353911.tif 000003
【００６５】
本実験により、電子部品１０では、電子部品１１０よりも、約２０％の低ＥＳＬ化が図られていることが分かる。
【００６６】
図８は、第１のサンプル及び第２のサンプルの挿入損失（Ｓ２１）を示したグラフである。図９は、第３のサンプル及び第４のサンプルの挿入損失（Ｓ２１）を示したグラフである。図１０は、第５のサンプル及び第６のサンプルの挿入損失（Ｓ２１）を示したグラフである。図１１は、第７のサンプル及び第８のサンプルの挿入損失（Ｓ２１）を示したグラフである。縦軸は挿入損失を示し、横軸は周波数を示している。
【００６７】
図８ないし図１１によれば、第１のサンプル、第３のサンプル、第５のサンプル及び第７のサンプルの１次共振点ｆ１がそれぞれ、第２のサンプル、第４のサンプル、第６のサンプル及び第８のサンプルの２次共振点ｆ２よりも高くなっていることが分かる。表３は、第１のサンプルないし第８のサンプルの１次共振点ｆ１を示した表である。
【００６８】
【表３】
0005353911.tif 000004
【００６９】
以上のように、図８ないし図１１の実験結果によれば、電子部品１０の１次共振点ｆ１が電子部品１１０の１次共振点ｆ１よりも高くなっていることがわかる。よって、電子部品１０の高周波特性は、電子部品１１０の高周波特性よりも優れていることが分かる。具体的には、電子部品１０の１次共振点ｆ１は、電子部品１１０の１次共振点ｆ１よりも約１０％高くなる。
【００７０】
更に、図８ないし図１１の実験結果によれば、電子部品１０の２次共振点ｆ２は、電子部品１１０の２次共振点ｆ２よりも高くなっていることが分かる。例えば、図１１のグラフでは、第８のサンプルの２次共振点ｆ２が約８ＧＨｚであるのに対して、第７のサンプルの２次共振点ｆ２は約１０ＧＨｚである。更に、電子部品１０の２次共振点ｆ２における挿入損失は、電子部品１１０の２次共振点ｆ２における挿入損失よりも小さくなっている。以上より、電子部品１０では、高周波帯域における挿入損失を低減できる。
【００７１】
（第２の実施形態）
以下に、第２の実施形態に係る電子部品１０ａの構成について図面を参照しながら説明する。図１２は、第２の実施形態に係る電子部品１０ａの内部平面図である。なお、電子部品１０ａの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【００７２】
電子部品１０と電子部品１０ａとの相違点は、内部導体３０,３１の形状である。より詳細には、電子部品１０ａの内部導体３０，３１（容量導体１８，１９）は、電子部品１０の内部導体３０，３１（容量導体１８，１９）よりも近接している。これにより、電子部品１０ａでは電子部品１０に比べて、容量導体１８，１９と内部導体３２とが対向している部分の面積が大きくなる。その結果、電子部品１０ａの容量値を大きくすることが可能となる。
【００７３】
（第３の実施形態）
以下に、第３の実施形態に係る電子部品１０ｂの構成について図面を参照しながら説明する。図１３は、第３の実施形態に係る電子部品１０ｂの内部平面図である。なお、電子部品１０ｂの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【００７４】
電子部品１０と電子部品１０ｂとの相違点は、引き出し導体７２（７２ａ〜７２ｃ），７３（７３ａ〜７３ｃ），７４（７４ａ〜７４ｃ），７５（７５ａ〜７５ｃ）の有無である。
【００７５】
引き出し導体７２は、接続導体２０に接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。引き出し導体７２は、セラミック層１７のｘ軸方向の負方向側の短辺に接している。これにより、引き出し導体７２は、セラミック層１７のｙ軸方向の正方向側の長辺及びｘ軸方向の負方向側の短辺において外部電極１２ａに接続されている。
【００７６】
引き出し導体７３は、接続導体２０に接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。引き出し導体７３は、セラミック層１７のｘ軸方向の負方向側の短辺に接している。これにより、引き出し導体７３は、セラミック層１７のｙ軸方向の負方向側の長辺及びｘ軸方向の負方向側の短辺において外部電極１２ａに接続されている。
【００７７】
引き出し導体７４は、接続導体２１に接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。引き出し導体７４は、セラミック層１７のｘ軸方向の正方向側の短辺に接している。これにより、引き出し導体７４は、セラミック層１７のｙ軸方向の正方向側の長辺及びｘ軸方向の正方向側の短辺において外部電極１２ｂに接続されている。
【００７８】
引き出し導体７５は、接続導体２１に接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。引き出し導体７５は、セラミック層１７のｘ軸方向の正方向側の短辺に接している。これにより、引き出し導体７５は、セラミック層１７のｙ軸方向の負方向側の長辺及びｘ軸方向の正方向側の短辺において外部電極１２ｂに接続されている。
【００７９】
電子部品１０ｂでは、引き出し導体７２〜７５が設けられているので、電子部品１０ｂ内における電流経路が電子部品１０内における電流経路よりも多くなる。その結果、電子部品１０ｂでは、より効果的に低ＥＳＬ化を図ることができる。
【００８０】
（第４の実施形態）
以下に、第４の実施形態に係る電子部品１０ｃの構成について図面を参照しながら説明する。図１４は、第４の実施形態に係る電子部品１０ｃの内部平面図である。なお、電子部品１０ｃの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【００８１】
電子部品１０ｂと電子部品１０ｃとの相違点は、引き出し導体７２（７２ａ〜７２ｃ），７３（７３ａ〜７３ｃ），７４（７４ａ〜７４ｃ），７５（７５ａ〜７５ｃ）の位置である。より詳細には、電子部品１０ｃでは、引き出し導体７２〜７５はそれぞれ、セラミック層１７のｘ軸方向の正方向側及び負方向側の短辺に接触していない。すなわち、セラミック層１７の角には、引き出し導体７２〜７５が設けられていない。
【００８２】
以上のような電子部品１０ｃでは、積層体１１の角に引き出し導体７２〜７５が設けられていないので、デラミネーションの発生を抑制できる。
【００８３】
（第５の実施形態）
以下に、第５の実施形態に係る電子部品１０ｄの構成について図面を参照しながら説明する。図１５は、第５の実施形態に係る電子部品１０ｄの内部平面図である。なお、電子部品１０ｄの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【００８４】
電子部品１０と電子部品１０ｄとの相違点は、引き出し導体２０，２１の形状である。より詳細には、電子部品１０ｄの引き出し導体２０，２１のｙ軸方向の幅は、電子部品１０の引き出し導体２０，２１のｙ軸方向の幅よりも狭い。
【００８５】
電子部品１０ｄによれば、引き出し導体２０，２１の幅が狭くなっているので、積層体１１から内部導体３０，３１が露出している部分の面積が小さくなる。その結果、電子部品１０ｄでは、積層体１１内に水分が浸入しにくくなる。
【００８６】
（第６の実施形態）
以下に、第６の実施形態に係る電子部品１０ｅの構成について図面を参照しながら説明する。図１６は、第６の実施形態に係る電子部品１０ｅの内部平面図である。
【００８７】
電子部品１０ｅでは、図１６に示すように、引き出し導体２３，２５が設けられていない点において電子部品１０と相違する。この場合には、電子部品１０ｅは、側面Ｓ５が回路基板５１に対向するように実装される。
【００８８】
（第７の実施形態）
（電子部品の構成及び製造方法）
以下に、第７の実施形態に係る電子部品１０ｆについて図面を参照しながら説明する。図１７は、第７の実施形態に係る電子部品１０ｆの内部平面図である。
【００８９】
図１７に示すように、側面Ｓ５，Ｓ６における外部電極１２ａ，１２ｂの厚みは、端面Ｓ３，Ｓ４における外部電極１２ａ，１２ｂの厚みより小さくてもよい。
【００９０】
図１７に示す外部電極１２は、以下の手順により形成する。まず、ディップ法により、積層体１１の端面Ｓ５，Ｓ６に導電性ペーストを塗布して下地電極を形成する。そして、導電性ペーストを７００℃以上９００℃以下の温度で焼付けを行う。次に、引き出し導体２２〜２５上及び下地電極上にめっきを施して外部電極１２を完成させる。この際、引き出し導体２２〜２５の周囲へとめっき層が広がることにより、側面Ｓ５，Ｓ６に外部電極１２が形成される。
【００９１】
（第８の実施形態）
以下に、第８の実施形態に係る電子部品１０ｇについて図面を参照しながら説明する。図１８は、第８の実施形態に係る電子部品１０ｇの積層体１１の分解斜視図である。図１９は、図１８の電子部品１０ｇの内部平面図である。なお、電子部品１０ｇの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【００９２】
電子部品１０ｇは、図１、図１８及び図１９に示すように、積層体１１、外部電極１２（１２ａ，１２ｂ）及び内部導体２３０（２３０ａ〜２３０ｃ），２３１（２３１ａ，２３１ｂ）（図１には図示せず）を備えている。
【００９３】
積層体１１は、直方体状をなしている。ただし、積層体１１は、面取りが施されることにより角及び稜線において丸みを帯びた形状をなしている。
【００９４】
積層体１１は、図１８に示すように、複数のセラミック層１７（１７ａ〜１７ｇ）がｚ軸方向の正方向側から負方向側へとこの順に並ぶように積層されることにより構成されている。
【００９５】
内部導体２３０ａ〜２３０ｃはそれぞれ、図１８及び図１９に示すように、セラミック層１７ｂ，１７ｄ，１７ｆの表面上に設けられており、積層体１１に内蔵されている。内部導体２３１ａ，２３１ｂはそれぞれ、セラミック層１７ｃ，１７ｅの表面上に設けられており、積層体１１に内蔵されている。すなわち、内部導体２３０と内部導体２３１とは、ｚ軸方向において交互に積層されている。
【００９６】
内部導体２３０（２３０ａ〜２３０ｃ）は、容量導体２１８（２１８ａ〜２１８ｃ）及び引き出し導体２２０（２２０ａ〜２２０ｃ），２２２（２２２ａ〜２２２ｃ），２２３（２２３ａ〜２２３ｃ）を有している。容量導体２１８ａ〜２１８ｃはそれぞれ、長方形状をなしており、セラミック層１７ｂ，１７ｄ，１７ｆの外縁に接しないように、異なるセラミック層１７ｂ，１７ｄ，１７ｆの表面上に設けられている。
【００９７】
引き出し導体２２０ａ〜２２０ｃはそれぞれ、容量導体２１８ａ〜２１８ｃに接続され、かつ、積層体１１の端面Ｓ３に引き出されることにより端面Ｓ３から露出している。より詳細には、引き出し導体２２０は、容量導体２１８のｘ軸方向の負方向側の短辺から、ｘ軸方向の負方向側に向かって引き出されている。これにより、引き出し導体２２０は、セラミック層１７のｘ軸方向の負方向側の短辺に引き出されている。
【００９８】
引き出し導体２２２ａ〜２２２ｃはそれぞれ、容量導体２１８ａ〜２１８ｃに接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。より詳細には、引き出し導体２２２は、容量導体２１８のｙ軸方向の正方向側の長辺の中点よりｘ軸方向の負方向側の位置から、ｙ軸方向の正方向側に向かって延在している。これにより、引き出し導体２２２は、セラミック層１７のｙ軸方向の正方向側の長辺の中点よりｘ軸方向の負方向側の位置に引き出されている。
【００９９】
引き出し導体２２３ａ〜２２３ｃはそれぞれ、容量導体２１８ａ〜２１８ｃに接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。より詳細には、引き出し導体２２３は、容量導体２１８のｙ軸方向の負方向側の長辺の中点よりｘ軸方向の負方向側の位置から、ｙ軸方向の負方向側に向かって延在している。これにより、引き出し導体２２３は、セラミック層１７のｙ軸方向の負方向側の長辺の中点よりｘ軸方向の負方向側の位置に引き出されている。
【０１００】
内部導体２３１（２３１ａ，２３１ｂ）は、容量導体２１９（２１９ａ，２１９ｂ）及び引き出し導体２２１（２２１ａ，２２１ｂ），２２４（２２４ａ，２２４ｂ），２２５（２２５ａ，２２５ｂ）を有している。容量導体２１９ａ，２１９ｂはそれぞれ、長方形状をなしており、セラミック層１７ｃ，１７ｅの外縁に接しないように、セラミック層１７ｃ，１７ｅの表面上に設けられている。そして、容量導体２１９は、容量導体２１８とセラミック層１７を介して対向している。これにより、容量導体２１８，２１９間には静電容量（すなわち、コンデンサ）が形成されている。
【０１０１】
引き出し導体２２１ａ，２２１ｂは、容量導体２１９ａ，２１９ｂに接続され、かつ、積層体１１の端面Ｓ４に引き出されることにより端面Ｓ４から露出している。より詳細には、引き出し導体２２１は、容量導体２１９のｘ軸方向の正方向側の短辺から、ｘ軸方向の正方向側に向かって引き出されている。これにより、引き出し導体２２１は、セラミック層１７のｘ軸方向の正方向側の短辺に引き出されている。
【０１０２】
引き出し導体２２４ａ，２２４ｂは、容量導体２１９ａ，２１９ｂに接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。より詳細には、引き出し導体２２４は、容量導体２１９のｙ軸方向の正方向側の長辺の中点よりｘ軸方向の正方向側の位置から、ｙ軸方向の正方向側に向かって延在している。これにより、引き出し導体２２４は、セラミック層１７のｙ軸方向の正方向側の長辺の中点よりｘ軸方向の正方向側の位置に引き出されている。すなわち、引き出し導体２２４は、ｚ軸方向から平面視したときに、引き出し導体２２２よりもｘ軸方向の正方向側に位置している。
【０１０３】
引き出し導体２２５ａ，２２５ｂは、容量導体２１９ａ，２１９ｂに接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。より詳細には、引き出し導体２２５は、容量導体２１９のｙ軸方向の負方向側の長辺の中点よりｘ軸方向の正方向側の位置から、ｙ軸方向の負方向側に向かって延在している。これにより、引き出し導体２２５は、セラミック層１７のｙ軸方向の負方向側の長辺の中点よりｘ軸方向の正方向側の位置に引き出されている。すなわち、引き出し導体２２５は、ｚ軸方向から平面視したときに、引き出し導体２２３よりもｘ軸方向の正方向側に位置している。
【０１０４】
外部電極１２ａは、端面Ｓ３、上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に跨って設けられ、かつ、引き出し導体２２０ａ〜２２０ｃ，２２２ａ〜２２２ｃ，２２３ａ〜２２３ｃのそれぞれに接続されている。より詳細には、外部電極１２ａは、引き出し導体２２０ａ〜２２０ｃが端面Ｓ３から露出している部分を覆うように、積層体１１の端面Ｓ３の全面を覆っている。更に、外部電極１２ａは、端面Ｓ３から上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に折り返されている。そして、外部電極１２ａは、側面Ｓ５，Ｓ６から引き出し導体２２２ａ〜２２２ｃ，２２３ａ〜２２３ｃが露出している部分を覆うように、積層体１１の側面Ｓ５，Ｓ６を覆っている。
【０１０５】
外部電極１２ｂは、端面Ｓ４、上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に跨って設けられ、かつ、引き出し導体２２１ａ，２２１ｂ，２２４ａ，２２４ｂ，２２５ａ，２２５ｂのそれぞれに接続されている。より詳細には、外部電極１２ｂは、引き出し導体２２１ａ，２２１ｂが端面Ｓ４から露出している部分を覆うように、積層体１１の端面Ｓ４の全面を覆っている。更に、外部電極１２ｂは、端面Ｓ４から上面Ｓ１、下面Ｓ２及び側面Ｓ５，Ｓ６に折り返されている。そして、外部電極１２ｂは、側面Ｓ５，Ｓ６から引き出し導体２２４ａ，２２４ｂ，２２５ａ，２２５ｂが露出している部分を覆うように、積層体１１の側面Ｓ５，Ｓ６を覆っている。
【０１０６】
ここで、図１に示すように、外部電極１２ａの側面Ｓ５，Ｓ６におけるｘ軸方向の幅は、外部電極１２ａの上面Ｓ１，下面Ｓ２におけるｘ軸方向の幅よりも大きい。同様に、外部電極１２ｂの側面Ｓ５，Ｓ６におけるｘ軸方向の幅は、外部電極１２ｂの上面Ｓ１，下面Ｓ２におけるｘ軸方向の幅よりも大きい。これにより、側面Ｓ５，Ｓ６における外部電極１２ａと外部電極１２ｂとの間隔Ｄ１は、底面Ｓ２における外部電極１２ａと外部電極１２ｂとの間隔Ｄ２よりも小さくなっている。
【０１０７】
また、側面Ｓ５，Ｓ６において、外部電極１２ａと外部電極１２ｂとの間には、外部電極１２ａ，１２ｂの電位と異なる電位に保たれる外部電極が設けられていない。すなわち、外部電極１２ａ，１２ｂ間には、外部電極が設けられていない。
【０１０８】
（基板モジュールの構成）
次に、電子部品１０ｇが実装された基板モジュール４０ａについて図面を参照しながら説明する。図２０は、基板モジュール４０ａの断面構造図である。
【０１０９】
基板モジュール４０ａは、図２０に示すように、電子部品１０ｇ及び回路基板５１を備えている。図２０の回路基板５１は、図４の回路基板５１と同じであるので説明を省略する。
【０１１０】
電子部品１０ｇは、回路基板５１に実装されている。より詳細には、外部電極１２ａは、はんだ６０ａにより、信号導体５４に接続されている。また、外部電極１２ｂは、はんだ６０ｂにより、グランド電極５５に接続されている。
【０１１１】
（効果）
以上の電子部品１０ｇによれば、電子部品１０と同様に、高周波帯域における挿入損失を低減できる。また、電子部品１０ｇでは、電子部品１０と同様に、回路基板５１への実装の際にショートが発生することを抑制できる。更に、電子部品１０ｇによれば、電子部品１０と同様に、低ＥＳＬ化を図ることができる。更に、電子部品１０ｇでは、電子部品１０と同様に、デラミネーションの発生を抑制できる。更に、電子部品１０ｇでは、電子部品１０と同様に、積層体１１の角において、引き出し電極２２０，２２１が露出しないので、電子部品１０ｇの耐湿性が向上する。
【０１１２】
（第９の実施形態）
以下に、第９の実施形態に係る電子部品１０ｈの構成について図面を参照しながら説明する。図２１は、第９の実施形態に係る電子部品１０ｈの内部平面図である。なお、電子部品１０ｈの外観斜視図は、電子部品１０の外観斜視図と同じであるので、図１を援用する。
【０１１３】
電子部品１０ｇと電子部品１０ｈとの相違点は、引き出し導体２７２（２７２ａ〜２７２ｃ），２７３（２７３ａ〜２７３ｃ），２７４（２７４ａ，２７４ｂ），２７５（２７５ａ，２７５ｂ）の有無である。
【０１１４】
引き出し導体２７２は、接続導体２２０に接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。引き出し導体２７２は、セラミック層１７のｘ軸方向の負方向側の短辺に接していない。
【０１１５】
引き出し導体２７３は、接続導体２２０に接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。引き出し導体２７３は、セラミック層１７のｘ軸方向の負方向側の短辺に接していない。
【０１１６】
引き出し導体２７４は、接続導体２２１に接続され、かつ、積層体１１の側面Ｓ５に引き出されることにより側面Ｓ５から露出している。引き出し導体２７４は、セラミック層１７のｘ軸方向の正方向側の短辺に接していない。
【０１１７】
引き出し導体２７５は、接続導体２２１に接続され、かつ、積層体１１の側面Ｓ６に引き出されることにより側面Ｓ６から露出している。引き出し導体２７５は、セラミック層１７のｘ軸方向の正方向側の短辺に接していない。
る。
【０１１８】
電子部品１０ｈでは、引き出し導体２７２〜２７５が設けられているので、電子部品１０ｈ内における電流経路が電子部品１０ｇ内における電流経路よりも多くなる。その結果、電子部品１０ｈでは、より効果的に低ＥＳＬ化を図ることができる。
【０１１９】
（第１０の実施形態）
以下に、第１０の実施形態に係る電子部品１０ｉの構成について図面を参照しながら説明する。図２２は、第１０の実施形態に係る電子部品１０ｉの内部平面図である。
【０１２０】
電子部品１０ｉでは、図２２に示すように、引き出し導体２２３，２２５が設けられていない点において電子部品１０ｇと相違する。この場合には、電子部品１０ｉは、側面Ｓ５が回路基板５１に対向するように実装される。
【０１２１】
（第１１の実施形態）
以下に、第１１の実施形態に係る電子部品１０ｊの構成について図面を参照しながら説明する。図２３は、第１１の実施形態に係る電子部品１０ｊの外観斜視図である。
【０１２２】
電子部品１０ｊでは、外部電極１２ａ，１２ｂはそれぞれ、上面Ｓ１と側面Ｓ５，Ｓ６との稜線、及び、下面Ｓ２と側面Ｓ５，Ｓ６との稜線を覆っている。すなわち、外部電極１２ａ，１２ｂは、側面Ｓ５，Ｓ６から上面Ｓ１及び下面Ｓ２に折り返されている。
【０１２３】
ただし、外部電極１２ａ，１２ｂが上面Ｓ１，Ｓ２に折り返されている部分のｙ軸方向の幅は、積層体１１のｙ軸方向の幅の１／４以下であることが好ましい。これにより、電子部品１０ｊの回路基板５１への実装の際にショートが発生することが抑制される。
【０１２４】
なお、電子部品１０ｊの内部構造は、電子部品１０，１０ａ〜１０ｉの内部構造のいずれであってもよい。
【０１２５】
（第１２の実施形態）
以下に、第１２の実施形態に係る電子部品１０ｋの構成について図面を参照しながら説明する。図２４は、第１２の実施形態に係る電子部品１０ｋの外観斜視図である。
【０１２６】
図２４に示すように、側面Ｓ５，Ｓ６における外部電極１２ａと外部電極１２ｂとの間隔Ｄ１は、底面Ｓ２における外部電極１２ａと外部電極１２ｂとの間隔Ｄ２と等しくてもよい。
【０１２７】
（その他の実施形態）
本発明に係る電子部品１０，１０ａ〜１０ｋ及び基板モジュール４０，４０ａは、前記実施形態に示したものに限らず、その要旨の範囲内において変更可能である。
【０１２８】
なお、セラミック層１７の代わりに、エポキシ樹脂、ポリプロピレン等の樹脂材料が用いられてもよい。
【産業上の利用可能性】
【０１２９】
以上のように、本発明は、電子部品及び基板モジュールに有用であり、特に、高周波帯域における挿入損失を低減できる点において優れている。
【符号の説明】
【０１３０】
Ｓ１  上面
Ｓ２  下面
Ｓ３，Ｓ４  端面
Ｓ５，Ｓ６  側面
１０，１０ａ〜１０ｋ  電子部品
１１  積層体
１２ａ，１２ｂ  外部電極
１７ａ〜１７ｇ  セラミック層
１８ａ〜１８ｃ，１９ａ〜１９ｃ，２１８ａ〜２１８ｃ，２１９ａ，２１９ｂ  容量導体
２０ａ〜２０ｃ，２１ａ〜２１ｃ，２２ａ〜２２ｃ，２３ａ〜２３ｃ，２４ａ〜２４ｃ，２５ａ〜２５ｃ，７２ａ〜７２ｃ，７３ａ〜７３ｃ，７４ａ〜７４ｃ，７５ａ〜７５ｃ，２２０ａ〜２２０ｃ，２２１ａ〜２２１ｃ，２２２ａ〜２２２ｃ，２２３ａ〜２２３ｃ，２２４ａ，２２４ｂ，２２５ａ，２２５ｂ，２７２ａ〜２７２ｃ，２７３ａ〜２７３ｃ，２７４ａ，２７４ｂ，２７５ａ，２７５ｂ  引き出し導体
３０ａ〜３０ｃ，３１ａ〜３１ｃ，３２ａ，３２ｂ，２３０ａ〜２３０ｃ，２３１ａ，２３１ｂ  内部導体
４０，４０ａ  基板モジュール
５１  回路基板
５２  基板本体
５４  信号導体
５５  グランド電極
５６  ビアホール導体
６０ａ，６０ｂ  はんだ
【図１】
0005353911.tif 000005
【図２】
0005353911.tif 000006
【図３】
0005353911.tif 000007
【図４】
0005353911.tif 000008
【図５】
0005353911.tif 000009
【図６】
0005353911.tif 000010
【図７】
0005353911.tif 000011
【図８】
0005353911.tif 000012
【図９】
0005353911.tif 000013
【図１０】
0005353911.tif 000014
【図１１】
0005353911.tif 000015
【図１２】
0005353911.tif 000016
【図１３】
0005353911.tif 000017
【図１４】
0005353911.tif 000018
【図１５】
0005353911.tif 000019
【図１６】
0005353911.tif 000020
【図１７】
0005353911.tif 000021
【図１８】
0005353911.tif 000022
【図１９】
0005353911.tif 000023
【図２０】
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【図２１】
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【図２２】
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【図２３】
0005353911.tif 000027
【図２４】
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【図２５】
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