(57)【特許請求の範囲】
【請求項１】
発振回路と、
上記発振回路の出力信号に対応した周期的信号をパルス発生回路に伝える第１信号伝達経路と、
上記発振回路の出力信号に対応した周期的信号を第１外部端子に伝える第２信号伝達経路と、
上記第１外部端子から入力された周期的信号を上記パルス発生回路に伝える第３信号伝達経路と、
上記パルス発生回路で形成されたタイミング信号でＰＷＭ周期が設定されるスイッチング電源回路とを有し、
動作制御信号により上記第１信号伝達経路と第２信号伝達経路とを通して上記発振回路の出力信号に対応した周期的信号を伝える第１モードと、上記第３信号伝達経路を通して上記第１外部端子から入力された周期的信号を伝える第２モードとを備え、
上記第３信号伝達経路は、上記動作制御信号に対応して上記第２モードのときに上記第１外部端子から入力された周期的信号を同相で伝達する動作と、反転させて伝達する動作とを有し、
上記発振回路は、第２外部端子に接続された第１キャパシタの電位を受け、第１しきい値電圧とそれより高い第２しきい値電圧からなるヒステリシス特性を持つ電圧比較回路の出力信号により上記第１キャパシタの電位が上記第１しきい値電圧と第２しきい値電圧との間で変化するよう充放電動作の切り換えを行うものであり、
電圧判定回路を更に有し、
上記電圧判定回路は、
上記第１キャパシタの電位が上記第１しきい値電圧と第２しきい値電圧の範囲内であるときには上記第１モードを設定する上記動作制御信号を形成し、
上記第１キャパシタの電位が上記第１しきい値電圧より低いときには上記第２モードで上記第１外部端子から入力された周期的信号を同相で伝達する上記動作制御信号を形成し、
上記第１キャパシタの電位が上記第２しきい値電圧より高いときには上記第２モードで上記第１外部端子から入力された周期的信号を反転させて伝達する上記動作制御信号を形成する電源装置。
【請求項２】
請求項１において、
上記発振回路、第１、第２及び第３信号伝達経路及びスイッチング電源回路とを備える第１電源装置及び第２電源装置を有し、
上記第１電源装置は第１モードで動作し、
上記第２電源装置は第２モードで動作し、
上記第１電源装置の上記第１外部端子と上記第２電源装置の第１外部端子同士が接続された電源装置。
【請求項３】
請求項２において、
上記第１電源装置及び第２電源装置のスイッチング電源回路は、
インダクタと、
上記インダクタの出力側と接地電位との間に設けられた第２キャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１パワーＭＯＳＦＥＴと、
上記第１パワーＭＯＳＦＥＴがオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２パワーＭＯＳＦＥＴと、
上記インダクタの出力側から得られる出力電圧に対応した第１帰還信号と、上記第１パワーＭＯＳＦＥＴに流れる電流に対応した第２帰還信号とを用いて上記ＰＷＭ信号を形成して、上記出力電圧が所望の電圧となるように上記第１及び第２パワーＭＯＳＦＥＴのゲートに供給する制御信号を形成する制御回路とを含み、
上記第１パワーＭＯＳＦＥＴは、縦型ＭＯＳ構造のセルの複数個から構成され、
上記縦型ＭＯＳ構造のセルで構成されて、上記第１パワーＭＯＳＦＥＴに対してセル数が１／Ｎにされ、上記第１パワーＭＯＳＦＥＴとゲート及びドレイン又はソースが同一半導体基板上で共通にされた検出ＭＯＳＦＥＴを設けて、上記検出ＭＯＳＦＥＴに流れる電流に基づいて上記第２帰還信号を形成する電源装置。
【請求項４】
請求項３において、
上記制御回路は、
上記第１帰還信号と基準電圧とを受けるエラーアンプと、
上記エラーアンプの出力端子に対応した第３外部端子とを有し、
上記エラーアンプの出力信号と上記第２帰還信号とを比較して上記ＰＷＭ信号を生成するものであり、
上記第３外部端子同士を接続して第２電源装置のエラーアンプの第３外部端子が上記第１電源装置のエラーアンプの出力信号になる電源装置。
【請求項５】
請求項４において、
上記第１パワーＭＯＳＦＥＴと上記検出ＭＯＳＦＥＴとはゲートとドレインが同一半導体基板上で共通とされ、
差動増幅回路と、
上記検出ＭＯＳＦＥＴのソースにソースが接続され、上記検出ＭＯＳＦＥＴと反対導電型の第１ＭＯＳＦＥＴとを更に備え、
上記第１パワーＭＯＳＦＥＴのソースと上記検出ＭＯＳＦＥＴのソースは、上記差動増幅回路にそれぞれ入力され、
上記差動増幅回路の出力信号は、上記第１ＭＯＳＦＥＴのゲートに供給され、
上記第１ＭＯＳＦＥＴのソース側及びドレイン側には上記検出ＭＯＳＦＥＴを流れる検出電流が流れ、バイアス電流を供給する第１及び第２バイアス電流源がそれぞれ設けられ、
上記第１ＭＯＳＦＥＴのドレインにはセンス電流を電圧信号に変換して上記第２帰還信号を形成する抵抗手段が設けられる電源装置。
【請求項６】
請求項５において、
上記差動増幅回路は、
第１入力及び第２入力にゲートがそれぞれ接続された第１導電型の第１、第２差動ＭＯＳＦＥＴと、
上記第１、第２差動ＭＯＳＦＥＴのドレインに設けられ、電流ミラー負荷回路を構成する第２導電型の入力側ＭＯＳＦＥＴ及び出力側ＭＯＳＦＥＴと、
上記入力側及び出力側ＭＯＳＦＥＴのソースと第１動作電圧端子との間に設けられた第１導電型の第２ＭＯＳＦＥＴと、
上記出力端子に接続される上記出力側ＭＯＳＦＥＴのドレインにゲートが接続された第２導電型の第３ＭＯＳＦＥＴと、
上記第３ＭＯＳＦＥＴのソースにソースが接続され、ダイオード形態にされた第１導電型の第４ＭＯＳＦＥＴと、
上記第１、第２差動ＭＯＳＦＥＴの共通ソースと第２動作電圧端子との間に設けられた第１電流源と、
上記第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴにバイアス電流を流す第２電流源とを有し、
上記第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとが電流ミラー形態にされる電源装置。            
【請求項７】
請求項６において、
上記第１入力は上記第１パワーＭＯＳＦＥＴのソースからの出力を受け、
上記第２入力は上記検出ＭＯＳＦＥＴのソースからの出力を受け、
上記第２帰還信号は、所定電圧と比較されて過大電流検出信号を形成するためにも用いられて、
上記過大電流検出信号は、上記第１パワーＭＯＳＦＥＴおよび上記第２パワーＭＯＳＦＥＴをオフ状態にさせる電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチング電源装置と半導体集積回路装置及び電源装置に関し、例えば、高電圧を低電圧に変換するスイッチング電源装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
スイッチング電源装置として米国特許第６，５５９，６８４号がある。スイッチング電源装置に関する技術文献として、米国KLUWER ACADEMIC PUBLISHERS出版「Fundamentals of Power Electoronics Second Edition 」pp.439-449がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，５５９，６８４号
【非特許文献】
【０００４】
【非特許文献１】KLUWER ACADEMIC PUBLISHERS出版「Fundamentals of Power Electoronics Second Edition 」pp.439-449
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年のＰＣ（パーソナルコンピュータ）、サーバに搭載されるシステム制御ユニット（メモリ、ＣＰＵ、ＧＰＵ）などは処理能力向上のため動作周波数が年々高速化しており、その電源電圧は低電圧化が進んでいる。高周波動作させる事で増加する消費電流と、低電圧化にしたため発生するリーク電流は共に増加傾向にある。そのため電源回路は電源電圧の高精度化と、負荷急変時における電源電圧の低下を防ぐための高速応答や、安定動作が求められている。これら要求に応えるために電源回路の設計は非常に困難になってきている。
【０００６】
図１０に、本願発明に先立って検討された電源制御方式の降圧型スイッチング電源装置の概略構成が示され、図１１にその動作波形図が示されている。電圧制御方式では、出力電圧Ｖout のみを帰還回路ＣＰＳを通してモニタしているため帰還ループＦＢが１つであり回路設計が容易でエラーアンプＥＡの比較対象が振幅レベルの大きいランプ（ＲＡＭＰ）波形なので良好なノイズマージンがとれるという利点がある。しかしフィードバックループの系を安定させる事が困難であるのと同時にループゲインを落とす必要があるため高速応答ができないという問題がある。
【０００７】
図１２に、本願発明に先立って検討されたピーク電流制御方式の概略構成図が示されて、図１３にその動作波形図が示されている。このピーク電流制御方式では出力電圧Ｖout と入力電流ＩＬ／Ｎをモニタすることにより帰還ループがＦＢ１とＦＢ２のように２つある事によりフィードバックループの系の不安定要素を打ち消す事ができ、位相補償が容易になる。そのためループゲインを必要以上に落とす必要がないため、電源の高速負荷応答に適した回路といえる。しかし入力電流をモニタするため高精度の電流検出が必要となるため回路構成が電圧制御方式と比較すると複雑化する。さらに出力電流ＩＬを電源回路のスイッチノードから検出するためスパイクノイズ等不必要な電流情報を打ち消す必要がある。
【０００８】
図１４には、本願発明に先立って検討されたピーク電流制御方式のスイッチング電源装置の構成図が示されている。ハイサイドパワーＭＯＳＦＥＴＱＭに対して面積が１／ＮのＭＯＳＦＥＴＱＳ（以下センスＭＯＳＦＥＴと呼ぶ）を設けることで、メインＭＯＳＦＥＴＱＭに流れる電流の１／Ｎ倍の電流をセンスＭＯＳＦＥＴＱＳに流す。例えば、メインＭＯＳＦＥＴＱＭとセンスＭＯＳＦＥＴＱＳの比率が５０００：１の場合、メイン電流が２５Ａ時にセンス電流は５ｍＡとなる。これをセンス抵抗Ｒs の両端電圧Ｖs で検知する。この場合、前記非特許文献においては、図１５に示したようなソース入力のオペアンプを使用してセンスＭＯＳＦＥＴのソース電位とメインＭＯＳＦＥＴのソースを同電位にして精度の良いセンス電流を得ている。
【０００９】
上記センス電流を得るためにメインＭＯＳＦＥＴＱＭとセンスＭＯＳＦＥＴＱＳのソース電位を同電位になるように、図１５に示したようなオペアンプでネガティブフィードバック制御をするが、高精度の電流検出するためにはオペアンプのオフセットは最小限に抑える必要がある。通常、製造ばらつきを抑え、高速動作させるため差動部分のＭＯＳＦＥＴであるＱ１、Ｑ２はＣＭＯＳプロセスが使用される。また、ＯＵＴ端子に接続されるＭＯＳＦＥＴＱ３はドレイン−ソーソース間に高電圧（例えば０−１６Ｖ）が印加されるため高耐圧プロセスであるＬＤ−ＭＯＳＦＥＴが用いられる。このＭＯＳＦＥＴＱ３は前述の通り高耐圧プロセスであるためＣＭＯＳプロセスよりＶthが高くなってしまうのと、センス電流値によってゲート−ソース間電圧が変動する。
【００１０】
上記のようなオフセットは、図１６に示したようにシステマチックオフセットが生じてしまう。さらに、このオペアンプは入力がソース端子で入力インピーダンスが低いため、センス電流よりバイアス電流が供給されなければ正常動作できない。このバイアス電流により更なるオフセットを生じてしまう。例えば、オペアンプのバイアス電流が１５０ｕＡ、メインＭＯＳＦＥＴＱＭとセンスＭＯＳＦＥＴＱＳの比が５０００：１の時、メインＭＯＳＦＥＴＱＭに０Ａの電流が流れている時にセンスＭＯＳＦＥＴＱＳにはアンプへのバイアス電流である１５０ｕＡが既に流れているのでメインＭＯＳＦＥＴには１５０ｕＡ×５０００＝７５０ｍＡの電流が流れていることになり、定常的に７５０ｍＡのオフセットを持ったアンプになってしまう。
【００１１】
よって、上記アンプではシステマチックオフセットとバイアス電流によるオフセットにより検出電流が、図１７の特性図に示したように約１Ａ程度ずれてしまい、出力電流の精度が求められるピーク電流制御にはこのアンプでは利用できない。また、無負荷など軽負荷時にはメイン電流ＩＬは電源側に逆流をするためセンス電流も同様に逆流を行おうとする。しかし、逆流電流の供給源がないためこの期間はアンプが非アクティブになってしまうため、軽負荷時の応答が遅くなってしまう問題もある。
【００１２】
また、前記のような高周波動作させる事で増加する消費電流と、低電圧化にしたため発生するリーク電流は共に増加傾向にある。そのため電源回路は電源電圧の高精度化と、負荷急変時における電源電圧の低下を防ぐための高速応答や、安定動作の要求に応えた電源回路の設計が非常に困難になってきているので、負荷電流に対応して複数の電源装置を並列運転させるようにすることを検討した。このような電源装置では、並列運転に向けた新たな機能を設けるようにすることが必要となる。
【００１３】
本発明の目的は、高速応答で安定動作を行うスイッチング電源装置とそれに好適な半導体集積回路装置を提供することにある。本発明の他の目的は、並列運転に好適な電源装置を提供することにある。本発明の他の目的は、電流供給能力の変更及び増大が可能な電源装置を提供することにある。本発明の更に他の目的は、高速応答で効率向上を図った電源装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、出力電圧が形成されるインダクタの出力側と接地電位との間にキャパシタを設ける。第１パワーＭＯＳＦＥＴにより入力電圧から上記インダクタの入力側に電流を供給し、上記第１パワーＭＯＳＦＥＴがオフ状態のときにオン状態となる第２パワーＭＯＳＦＥＴにより上記インダクタの入力側を所定電位にする。上記インダクタの出力側から得られる出力電圧に対応した第１帰還信号と、上記第１パワーＭＯＳＦＥＴに流れる電流に対応した第２帰還信号とを用いて制御回路によりＰＷＭ信号を形成する。上記第１パワーＭＯＳＦＥＴを縦型ＭＯＳ構造のセルの複数個で構成し、セル数が１／Ｎにされ、ゲート及びドレイン又はソースがそれぞれ同一半導体基板で共通にされた検出ＭＯＳＦＥＴを設けて上記第２帰還信号を形成する。
【００１５】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、発振回路の出力信号に対応した周期的信号を第１信号伝達経路によりパルス発生回路に伝え、第２信号伝達経路により第１外部端子に伝える。上記第１外部端子から入力された周期的信号を第３信号伝達経路により上記パルス発生回路に伝える。上記パルス発生回路で形成されたタイミング信号でスイッチング電源回路のＰＷＭ周期を設定する。上記第１信号伝達経路と第２信号伝達経路とを通して上記発振回路の出力信号に対応した周期的信号を伝える第１モードと、上記第３信号伝達経路を通して上記第１外部端子から入力された周期的信号を伝える第２モードとを設ける。
【００１６】
本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、発振回路の出力信号に対応した周期的信号を第１モードのときに第１信号伝達経路によりパルス発生回路に伝え、第２信号伝達経路により第１外部端子に伝える。上記第１外部端子から入力された周期的信号を第２モードのときに第３信号伝達経路により上記パルス発生回路に伝える。上記パルス発生回路で形成されたタイミング信号でスイッチング電源回路のＰＷＭ周期が設定される第１電源装置と第２電源装置との上記第１外部端子同士を接続する。上記第１電源装置は第１モードで動作させ、上記第２電源装置は第２モードで動作させる。
【発明の効果】
【００１７】
スイッチング電源装置の高速応答で安定動作が可能になる。
【００１８】
複数の電源装置の並列運転が簡単にできる。並列運転により電流供給能力の変更及び増大が可能になる。ノイズ低減が容易になる。高速応答と効率向上が可能となる。
【図面の簡単な説明】
【００１９】
【図１】この発明に係るスイッチング電源装置の一実施例を示す要部概略回路図である。
【図２】図１の差動増幅回路の一実施例を示す回路図である。
【図３】図２の差動増幅回路の動作を説明するためのセンス電流に対するオフセット電圧及び出力電圧Ｖｏの特性図である。
【図４】この発明に係るスイッチング電源装置の一実施例を示す全体構成図である。
【図５】この発明に係るスイッチング電源装置の他の一実施例を示す全体構成図である。
【図６】図４、図５のスロープ補償回路の動作を説明するための波形図である。
【図７】図４、図５のスロープ補償回路の動作を説明するための他の波形図である。
【図８】この発明に係るスイッチング電源装置に用いられる半導体集積回路装置の一実施例を示す構成図である。
【図９】この発明に用いられる縦型パワーＭＯＳＦＥＴの一実施例を示す素子断面構造図である。
【図１０】本願発明に先立って検討された電圧制御方式の降圧型スイッチング電源装置の概略構成図である。
【図１１】図１０のスイッチング電源装置の動作波形図である。
【図１２】本願発明に先立って検討されたピーク電流制御方式のスイッチング電源装置の概略構成図である。
【図１３】図１２のスイッチング電源装置の動作波形図である。
【図１４】本願発明に先立って検討されたピーク電流制御方式のスイッチング電源装置の構成図である。
【図１５】図１５のオペアンプの一実施例を示す回路図である。
【図１６】図１５のオペアンプの動作を説明するためのセンス電流に対するオフセット電圧及び出力電圧Ｖｏの特性図である。
【図１７】図１５のオペアンプを用いた場合のメイン電流に対するセンス電流及び出力電圧の特性図である。
【図１８】この発明に係るスイッチング電源装置に用いられる発振回路ＯＳＣとパルス発生回路ＰＧの一実施例を示すブロック図である。
【図１９】図１の発振回路ＯＳＣとパルス発生回路ＰＧの動作を説明するための波形図である。
【図２０】この発明に係るスイッチング電源装置の一実施例を示す一部概略回路図である。
【図２１】図２０のスイッチング電源装置の動作を説明するための要部回路図である。
【図２２】図２１の動作説明図である。
【図２３】この発明に係るスイッチング電源装置の一実施例を示す全体概略回路図である。
【図２４】図２３のスイッチング電源装置の動作を説明する波形図である。
【図２５】図２３のスイッチング電源装置の一実施例を示す要部概略回路図である。
【図２６】この発明に係るスイッチング電源装置の一実施例を示す全体構成図である。
【図２７】この発明に係るスイッチング電源装置に用いられる半導体集積回路装置の一実施例を示す構成図である。
【図２８】この発明に係る電源装置の一実施例を示すブロック図である。
【図２９】この発明に係る電源装置の他の一実施例を示すブロック図である。
【図３０】図２９の電源装置の動作波形図である。
【発明を実施するための形態】
【００２０】
この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。
【実施例】
【００２１】
図１には、この発明に係るスイッチング電源装置の一実施例の要部概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源装置に向けられている。特に制限されないが、入力電圧Ｖinは、例えば７Ｖから１６Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約１．２Ｖ程度の低い電圧とされる。同図では、入力電圧Ｖinが１２Ｖの例が示されている。
【００２２】
上記入力電圧Ｖinは、高電位側スイッチＭＯＳＦＥＴＧＨを介してインダクタＬの入力側から電流ＩＬの供給を行う。インダクタＬの出力側と回路の接地電位ＧＮＤとの間にはキャパシタＣが設けられ、かかるキャパシタＣにより平滑されて出力電圧Ｖout が形成される。この出力電圧Ｖout は、マイクロプロセッサＣＰＵ等のような負荷回路ＲＬの動作電圧とされる。上記インダクタＬの入力側と回路の接地電位ＧＮＤとの間には、スイッチＭＯＳＦＥＴＧＬが設けられる。このＭＯＳＦＥＴＧＬは、上記高電位側スイッチＭＯＳＦＥＴＧＨがオフ状態のときにオン状態となって中点電圧ＶＳＷＨを回路の接地電位にして上記インダクタＬに発生する逆起電圧をクランプする。上記スイッチＭＯＳＦＥＴＧＨとＧＬは、特に制限されないが、Ｎチャネル型の縦型パワーＭＯＳＦＥＴにより構成される。上記のようにスイッチＭＯＳＦＥＴＧＨとＧＬとの接続点は、上記インダクタＬの入力側に接続される。
【００２３】
この実施例では、高電位側スイッチＭＯＳＦＥＴＧＨは、２つのＭＯＳＦＥＴＱＭとＱＳから構成される。これらの２つのＭＯＳＦＥＴＱＭとＱＳは、１つの半導体チップＣＰ１に形成される。ＭＯＳＦＥＴＱＭは、高電位側スイッチＭＯＳＦＥＴＧＨとしての電流ＩＬを形成するメインＭＯＳＦＥＴである。これに対して、ＭＯＳＦＥＴＱＳは、上記ＭＯＳＦＥＴＱＭに流れる電流ＩＬをモニタするセンスＭＯＳＦＥＴである。これらは、後述するように１つの半導体基板上に形成される縦型ＭＯＳＦＥＴとされる。その面積比が例えばＮ：１（例えば５０００：１）のように形成される。これにより、ＭＯＳＦＥＴＱＳによりＩＬ／Ｎ（ＩＬ／５０００）のような電流が流れるようにする。また、低電位側スイッチＭＯＳＦＥＴＧＬも１つの半導体チップＣＰ２により形成される。
【００２４】
上記ＭＯＳＦＥＴＱＭとＱＳは、ドレインとゲートは半導体基板上において一体的に形成されることにより、それぞれが同じ電圧にされる。これらのＭＯＳＦＥＴＱＭとＱＳは、ソースフォロワ出力ＭＯＳＦＥＴとして動作するので、上記のような面積比に対応した電流ＩＬ／Ｎを得るためには、上記両ＭＯＳＦＥＴＱＭとＱＳのソース電位も等しくする必要がある。差動増幅回路ＡＭＰの正相入力（＋）と負相入力（−）には、上記両ＭＯＳＦＥＴＱＭとＱＳのソース電位がそれぞれ供給される。この差動増幅回路ＡＭＰの出力電圧Ｖｏは、ＰチャネルＭＯＳＦＥＴＱ３のゲートに供給される。このＭＯＳＦＥＴＱ３のソースは、上記ＭＯＳＦＥＴＱＳのソースに接続される。上記ＭＯＳＦＥＴＱ３のドレインには、特に制限されないが、ダイオードＤと抵抗Ｒｓが設けられる。抵抗Ｒｓは、上記ＭＯＳＦＥＴＱＳのセンス電流ＩＬ／Ｎに対応した電圧信号を形成し、ＰＷＭ信号を形成するための１つの帰還ループ信号とされる。
【００２５】
この実施例では、特に制限されないが、上記ＭＯＳＦＥＴＱ３のソース側とドレイン側にバイアス電流源Ｉb1とＩb2が設けられる。これらのバイアス電流源Ｉb1とＩb2は、特に制限されないが、共通の電流により動作する電流ミラーＭＯＳＦＥＴにより構成されて、同じバイアス電流を流すようにされる。このようなバイアス電流源Ｉb1とＩb2を設けることにより、センス電流が殆ど零のような無負荷時でも正常にメインＭＯＳＦＥＴＱＭとセンスＭＯＳＦＥＴＱＳのドレイン電圧を等しくして精度よくセンス電流を流すような状態に維持しつつ、抵抗Ｒｓに上記ＭＯＳＦＥＴＱ３に流すバイアス電流が流れ込むことによる発生するオフセットを回避することができる。
【００２６】
同図では、省略されているが、前記図１２に示したような２つの帰還ループＦＢ１とＦＢ２を用いたピーク電流制御方式が適用される。かかるピーク電流制御方式のＰＷＭ生成回路により、上記出力電圧Ｖout を約１．２Ｖのような電圧に制御するＰＷＭ信号が形成される。つまり、上記抵抗Ｒｓにより、前記図１３に示したようなセンス電流に対応した電圧ＩＬ／Ｎのピーク値（ＦＢ２）と、出力電圧Ｖout を図示しない分圧回路により分圧し、その分圧電圧を補償回路ＣＭＳに入力し、補償回路ＣＭＳの出力である高周波数成分を除去した電圧信号ＥＯ（ＦＢ１）との比較信号によりＰＷＭ信号が形成される。このＰＷＭ信号が制御回路に入力され、かかる制御回路によりドライバＤＶ１、ＤＶ２を介して上記スイッチＭＯＳＦＥＴＧＨとＧＬのスイッチ制御が行われる。
【００２７】
この実施例では、高電位側スイッチ素子として、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴＧＨ（ＱＭ）を用いてソースフォロワ出力回路として動作させる。上記中点の電位を上記入力電圧Ｖinに対応した高電圧ＢＯＯＴを得るようにするために、言い換えるならば、ＭＯＳＦＥＴＧＨ（ＱＭ）のしきい値電圧分だけ中点電位ＶＳＷＨが低下して損失が生じてしまうのを防ぐために昇圧回路が設けられる。
【００２８】
上記昇圧回路は、上記ＭＯＳＦＥＴＧＨがオン状態のときのゲート電圧を上記入力電圧Ｖinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。つまり、上記中点は、図示のようなブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、ショットキーダイオードＳＢＤ等のようなスイッチ素子を介して５Ｖのような電源端子Ｖccに接続される。上記低電位側スイッチＭＯＳＦＥＴＧＬがオン状態で、上記高電位側スイッチＭＯＳＦＥＴＭＯＳＦＥＴＧＨがオフ状態のとき、上記ブートストラップ容量ＣＢに上記電源端子Ｖccからチャージアップが行われる。そして、ＭＯＳＦＥＴＧＬがオフ状態となり、ＭＯＳＦＥＴＧＨ（ＱＭ）がオン状態に切り替わるときには、ＭＯＳＦＥＴＧＨのソース側電位に対してゲート電圧が上記ブートストラップ容量ＣＢに対する前記チャージアップ電圧分（Ｖin＋Ｖcc）だけ昇圧される。この例では、上記ショットキーダイオードＳＢＤによる電圧損失は無視するものとする。この昇圧電圧ＢＯＯＴは、上記ドライバＤＶ１、上記バイアス電流源Ｉb1及び差動増幅回路ＡＭＰの動作電圧として用いられる。
【００２９】
図２には、図１の差動増幅回路の一実施例の回路図が示されている。ＰチャネルＭＯＳＦＥＴＱ１とＱ２とが差動形態に接続される。これらＭＯＳＦＥＴＱ１とＱ２のソースと前記昇圧電圧ＢＯＯＴとの間には、バイアス電流源Ｉb3が設けられる。上記ＭＯＳＦＥＴＱ１のゲートは、正相入力端子（＋）に接続される。上記ＭＯＳＦＥＴＱ２のゲートは、負相入力端子（−）に接続される。上記ＭＯＳＦＥＴＱ１、Ｑ２のドレインには、電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＱ７とＱ８が負荷回路として設けられる。ＭＯＳＦＥＴＱ７は、ゲートとドレインとが接続されてダイオード形態とされる。このＭＯＳＦＥＴＱ７のゲート，ドレインは上記ＭＯＳＦＥＴＱ１のドレインに接続されている。ＭＯＳＦＥＴＱ８は、上記ＭＯＳＦＥＴＱ７とゲート及びソースが共通接続されることにより、前記のように電流ミラー形態にされる。ＭＯＳＦＥＴＱ８のドレインと上記ＭＯＳＦＥＴＱ２のドレインとは出力端子ＯＵＴに接続されて、出力電圧Ｖｏが形成される。
【００３０】
この実施例では、上記出力電圧Ｖｏは、ＮチャネルＭＯＳＦＥＴＱ４のゲートに接続される。このＭＯＳＦＥＴＱ４のドレインには、特に制限されないが、前記昇圧電圧ＢＯＯＴが供給される。ＭＯＳＦＥＴＱ４のソースには、ＰチャネルＭＯＳＦＥＴＱ５のソースが接続される。このＭＯＳＦＥＴＱ５のドレインとゲートは共通接続されてダイオード形態とされる。上記ＭＯＳＦＥＴＱ５のドレイン，ゲートと接地電位ＶＳＳとの間には、バイアス電流源Ｉb4が設けられる。上記ＭＯＳＦＥＴＱ７，Ｑ８の共通接続されたソースと、回路の接地電位ＶＳＳとの間には、ソースフォロワ形態に接続されたＰチャネルＭＯＳＦＥＴＱ６が設けられる。
【００３１】
上記ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ７、Ｑ８により一般的なゲート入力の差動増幅回路を構成しており、ＭＯＳＦＥＴＱ４、Ｑ５、Ｑ６でシステマチックオフセットキャンセル回路を構成している。ＭＯＳＦＥＴＱ５のゲート電圧をＶa 、ＭＯＳＦＥＴＱ７のドレイン電圧をＶb とすると以下の方程式が成り立つ。
Ｖa ＝Ｖout −Ｖgs4 −Ｖgs5 ……（１）
Ｖb ＝Ｖa ＋Ｖgs7 ＋Ｖgs6   ……（２）
Ｉb4＝Ｉb3／２の時、Ｖgs4 ＝Ｖgs7 、Ｖgs5 ＝Ｖgs6となるので上記式（１）（２）により、Ｖｏ＝Ｖbになる。ここで、Ｖgs4 〜Ｖgs7 は、ＭＯＳＦＥＴＱ４〜Ｑ７のゲート，ソース電圧である。
【００３２】
上記差動増幅回路の出力電圧Ｖｏは、図１のようにＭＯＳＦＥＴＱ１３のゲートに接続される。そして、差動増幅回路ＡＭＰの上記正相入力（＋）と負相入力（−）は、上記メインＭＯＳＦＥＴＱ１０とセンスＭＯＳＦＥＴＱ１１のソースに接続されている。差動増幅回路ＡＭＰにおいて、上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイン電圧が上記Ｖｏ＝Ｖbのように等しくなるということは、正相入力（＋）と負相入力（−）とが等しくなり、上記Ｉb4＝Ｉb3／２の条件が成立するということである。したがって、センス電流（ＩＬ／Ｎ）の増減やＬＤーＭＯＳＦＥＴＱ１３のＶth影響がなくなり、システマチックオフセットがキャンセルされて、せいぜい５．３ｕＶ（マイクロボルト）のように小さく、差動増幅回路ＡＭＰの高精度化が図られる。
【００３３】
この実施例では、上記のようにセンス電流ＩＬの増減に関係なくせいぜい５．３ｕＶのように無視できる程度にオフセット電圧を小さくすることができる。また、メインＭＯＳＦＥＴＱ１０に流れるメイン電流がゼロアンペア付近から差動増幅回路ＡＭＰの出力電圧Ｖｏを発生させることができる。かかる出力電圧Ｖｏは、メイン電流ＩＬの増加に対応したＭＯＳＦＥＴＱ１３のゲート，ソース電圧Ｖgsの増加を補償するように低下するので、前記のように上記メインＭＯＳＦＥＴＱ１０とセンスＭＯＳＦＥＴＱ１１のソース電位が等しくされて高い精度でのピーク電流制御方式によるＰＷＭ制御が実現できる。
【００３４】
図３において示されるように、センス電流ＩＬの増減に関係なくせいぜい５．３ｕＶのように無視できる程度にオフセット電圧を小さくすることができる。また、メインＭＯＳＦＥＴＱＭに流れるメイン電流がゼロアンペア付近から差動増幅回路ＡＭＰの出力電圧Ｖｏを発生させることができる。かかる出力電圧Ｖｏは、メイン電流ＩＬの増加に対応したＭＯＳＦＥＴＱ３のしきい値電圧Ｖgsの増加を補償するように低下するので、前記のように上記メインＭＯＳＦＥＴＱＭとセンスＭＯＳＦＥＴＱＳのソース電位が等しくされて高い精度でのピーク電流制御方式によるＰＷＭ制御が実現できる。
【００３５】
図４には、この発明に係るスイッチング電源装置の一実施例の全体構成図が示されている。特に制限されないが、同図で一点鎖線で囲まれた部分が、マルチチップ構成の半導体集積回路装置とされる。つまり、点線で示したような２つのパワーＭＯＳＦＥＴ及びそれの制御回路からなる３つの半導体チップが１つのパッケージに搭載されて構成される。高電位側スイッチＭＯＳＦＥＴＧＨは、前記メインＭＯＳＦＥＴＱＭに対応したＭＯＳＦＥＴＱ１０と、前記センスＭＯＳＦＥＴＱＳに対応したＭＯＳＦＥＴＱ１１により構成される。ＭＯＳＦＥＴＱ１０とＱ１１の面積比（電流比）は、５０００：１のように設定されている。低電位側スイッチＭＯＳＦＥＴＧＬは、ＭＯＳＦＥＴＱ１２により構成される。上記ＭＯＳＦＥＴＱ１２のソースは、スイッチングノイズの影響を軽減するために独立した接地端子ＰＧＮＤに接続される。
【００３６】
端子ＶＩＮから約１２Ｖのような入力電圧が供給される。端子ＶＩＮの電圧は、上記ＭＯＳＦＥＴＱ１０及びＱ１１のドレインに接続されるとともに、電源回路ＲＥＧにも接続される。電源回路ＲＥＧは、上記１２Ｖのような入力電圧ＶＩＮを受けて約５Ｖのような内部電圧を形成する。端子ＲＥＧ５には、上記安定化用のキャパシタが接続されており、前記電源電圧Ｖccに対応した内部電圧が形成される。上記電源回路ＲＥＧで形成された内部電圧は、ＰＷＭ信号を受けて上記高電位側スイッチＭＯＳＦＥＴＧＨと低電位側スイッチＭＯＳＦＥＴＧＬのスイッチ制御信号を形成する論理回路ＬＧＣ、上記低電位側スイッチＭＯＳＦＥＴＱ１２のゲートに供給される駆動信号を形成するドライバＤＶ２、及び後述するスロープ補償回路のトランジスタＴ１等のような内部回路の動作電圧とされる。
【００３７】
上記電源回路ＲＥＧで形成された内部電圧は、昇圧回路を構成するショットキーダイオードＳＢＤ及び端子ＢＯＯＴを通してブートストラップ容量ＣＢの一端に接続される。こブートストラップ容量ＣＢの他端は、端子ＳＷに接続される。端子ＳＷは、上記ＭＯＳＦＥＴＱ１０のソース及びＭＯＳＦＥＴＱ１２のドレインに接続されるとともに、インダクタＬの入力側と接続されている。インダクタＬの他端と回路の接地電位との間には、キャパシタＣが設けられて、１．２Ｖのような出力電圧Ｖout が形成されて、図示しない負荷回路等に供給される。
【００３８】
上記ＭＯＳＦＥＴＱ１１のソースとＭＯＳＦＥＴＱ１０のソースは、差動増幅回路ＡＭＰの入力端子（＋）、（−）に接続される。この差動増幅回路ＡＭＰは、前記図２に示したような回路からなり、上記ＭＯＳＦＥＴＱ１０とＱ１１のソースの電位を等しくして精度の高いセンス電流を得るように動作する。上記ＭＯＳＦＥＴＱ１１により形成されたセンス電流が流れるＭＯＳＦＥＴＱ３は、前記ＬＤ−ＭＯＳＦＥＴの様な高耐圧素子により構成される。かかるＭＯＳＦＥＴＱ３のソース側及びドレイン側には前記図２に示したバイアス電流源Ｉb1とＩb2に対応したバイアス電流源Ｉｂが設けられる。そして、ＭＯＳＦＥＴＱ３のドレインは、ダイオードＤを介して端子ＣＳに接続され、ここに電圧信号に変換する抵抗Ｒｓが接続される。この端子ＣＳで発生した電圧信号は、前記帰還ループＦＢ２の信号として用いられる。
【００３９】
この実施例では、特に制限されないが、スロープ補償回路ＳＣが設けられる。スロープ補償回路ＳＣは、ランプ波形に対応した電流信号を形成して端子ＲＡＭＰを介して電圧信号に変換する抵抗素子に供給する。上記端子ＲＡＭＰで発生した電圧信号は、トランジスタＴ１のエミッタに供給される。このトランジスタＴ１のベースには、上記抵抗Ｒｓで形成されたセンス電流ＩＬ／５０００（＝Ｎ）に対応した電圧信号がダイオードＤによりレベルシフトされて供給される。この結果、トランジスタＴ１のエミッタには、上記抵抗Ｒｓで形成された電圧信号と、上記スロープ補償回路ＳＣのランプ波形に対応した電圧信号が加算されて電圧比較回路ＶＣ１に伝えられる。
【００４０】
出力電圧Ｖout は、抵抗Ｒ１とＲ２による分圧回路により分圧されて端子ＦＢに入力される。端子ＦＢに入力された分圧電圧は前記帰還ループＦＢ１の信号としてエラーアンプＥＡに入力される。エラーアンプＥＡは、基準電圧Ｖref との差分を取り出す。エラーアンプＥＡの出力信号は、端子ＥＯに設けられた抵抗やキャパシタからなる補償回路でノイズ成分が除去されて電圧比較回路ＶＣ１に伝えられる。端子ＴＲＫに設けられた抵抗とキャパシタは、ソフトスタート信号を形成して上記エラーアンプＥＡに伝える。つまり、電源投入直後での出力電圧Ｖout が上記ソフトスタート信号に対応して緩やかに立ち上がるように制御する。発振回路ＯＳＣは、端子ＣＴに接続されたキャパシタ等により周波数設定が行われて、ＰＷＭ信号の周波数を設定する。この発振回路ＯＳＣで形成されたパルスは、ＰＷＭ信号を形成するフリップフロップ回路ＦＦのリセット信号ＲＥＳとされる。
【００４１】
前記図１３に示したピーク電流制御方式では、発振回路により形成されたリセット信号ＲＥＳが同図のリセットパルスＲＰに対応しており、フリップフロップ回路ＦＦをリセットして反転出力／Ｑから得られるＰＷＭ信号を立ち上げる。これにより、高電位側スイッチＭＯＳＦＥＴＱ１０がオン状態となり、そのセンス電流ＩＬ／ＮがＭＯＳＦＥＴＱ１１により検出されて電圧信号とされる。そして、出力電圧Ｖout の分圧電圧ＥＯとが電圧比較回路ＶＣ１で比較され、上記ＩＬ／Ｎに対応した電圧が上記電圧ＥＯに到達した時点でフリップフロップ回路ＦＦをセットして、上記ＰＷＭ信号をロウレベルに変化させる。これにより、上記高電位側スイッチＭＯＳＦＥＴＱ１０、Ｑ１１がオフ状態となり、代わって低電位側ＭＯＳＦＥＴＱ１２がオン状態に切り換えられる。
【００４２】
上記トランジスタＴ１のエミッタ側に設けられたＭＯＳＦＥＴＱ１４とＱ１３は、上記フリップフロップ回路ＦＦの出力信号Ｑを受けてスイッチ動作を行うものであり、電圧比較回路ＶＣ１にヒステリシス特性を持たせるように動作する。つまり、上記のようにフリップフロップ回路ＦＦがセットされると、ＭＯＳＦＥＴＱ１４及びＱ１５がオン状態となり、トランジスタＴ１を強制的にオフ状態にさせるとともに電圧比較回路ＶＣ１の入力電位を低下させて、上記リセット信号ＲＥＳによりフリップフロップ回路ＦＦがリセットされるまでセット状態を維持させる。
【００４３】
論理回路ＬＧＣは、上記高電位側ＭＯＳＦＥＴＱ１０と低電位側ＭＯＳＦＥＴＱ１２とが同時にオン状態にならないようなデッドタイムを設定する回路と、上記高電位側ＭＯＳＦＥＴＱ１０、Ｑ１１に伝えられる制御電圧を上記昇圧電圧に対応した信号レベルに変換するレベルシフト回路が設けられている。
【００４４】
前記のように同図に点線で示したように高電位側スイッチＭＯＳＦＥＴＧＨと低電位側スイッチＭＯＳＦＥＴＧＬは、それぞれが１つの半導体チップで形成される。これ以外の発振回路ＯＳＣ、エラーアンプＥＡ、フリップフロップ回路ＦＦ及び電圧比較回路ＶＣ１、トランジスタＴ１やスロープ補償回路ＳＣは、ＰＷＭ信号を形成するＰＷＭ制御回路を構成し、論理回路ＬＧＣ、ドライバＤＶ１、ＤＶ２、電源回路ＲＥＧや差動増幅回路ＡＭＰとＭＯＳＦＥＴＱ３はドライバ回路を構成して１つの半導体チップで形成される。
【００４５】
図５には、この発明に係るスイッチング電源装置の他の一実施例の全体構成図が示されている。この実施例では、前記図４の実施例にＭＯＳＦＥＴＱ１１で形成されたセンス電流ＩＬ／５０００を用いたカレントリミッタ回路が追加される。カレントリミッタ回路は、上記外付け抵抗Ｒｓの端子電圧を用いることにより実現される。つまり、リミッタ電流に対応した基準電圧ＶＲと上記抵抗Ｒｓが形成された電圧とを電圧比較回路ＶＣ２で検出し、オアゲート回路Ｇを通してフリップフロップ回路ＦＦをセット状態にして、上記高電位側スイッチＭＯＳＦＥＴＱ１０、Ｑ１１、Ｑ１２をオフ状態にしてしまうものである。センス電流はスイッチング時にノイズを発生するため、誤動作防止のためにセンス電流検出には数十ｎｓ程度のブランキング回路ＢＬが設けられる。
【００４６】
この実施例では、本発明に係る半導体集積回路装置を並列接続した場合、エラーアンプＥＡの出力同士を接続することにより高精度のカレントシェアにも利用することができる。カレントシェアはエラーアンプＥＡの出力をダイオード（トランジスタＴ２のべース，エミッタ）を介して外部端子ＩＳＨに接続される。例えば、２つのスイッチング電源装置の外部端子ＩＳＨ同士を相互に接続する。このように外部端子ＩＳＨ同士を相互に接続することにより２つのスイッチング電源装置でのエラーアンプＥＡの出力電圧は共通化されて同様な出力電圧Ｖout を形成するように動作するので、シェアリングが可能となり出力電流供給能力を倍増させることができる。
【００４７】
図６には、前記スロープ補償回路の動作を説明するための波形図が示されている。同図には、スロープ補償なしの場合とスロープ補償ありの場合とが比較されて示されている。同図は、ＰＷＭ信号のデューティＤが６０％の場合で、点線が定常時のリップル電流波形が示されており、Δｉのようなノイズが入力された場合が実線で示されている。同図のようにスロープ補償なしのときには、上記Δｉのノイズ電流によりリップル電流が定常時のリップル電流から外れて発振動作をしてしまう。しかしながら、スロープ補償ありの場合には、同じくΔｉのようなノイズ電流が入力されてもスロープ波形の追加によって、定常時のリップル電流波形に収束する。同図の電圧Ｖeoは、前記図１３の電圧ＥＯに対応している。
【００４８】
図７には、前記スロープ補償回路の動作を説明するための他の波形図が示されている。同図は、ＰＷＭ信号のデューティＤが４０％を例にして図６と同様にスロープ補償なしの場合とスロープ補償ありの場合とが比較されて示されている。このようにデューティＤが５０％以下の安定動作時においても、スロープ補償を行うことよりスロープ補償をしない場合に比べて収束性を向上させることができる。このようなスロープ補償に関しては、前記非特許文献１において詳細に説明されている。
【００４９】
図８には、この発明に係るスイッチング電源装置に用いられる半導体集積回路装置の一実施例の構成図が示されている。同図には、実際の半導体集積回路装置に対応して、ピン配置及び内部構成が例示的に示されている。この実施例では、３つの半導体チップが１つのパッケージに搭載されるマルチチップモジュール集積回路とされる。半導体チップは、前記高電位側スイッチＭＯＳＦＥＴＧＨと低電位側スイッチＭＯＳＦＥＴＧＬ及び制御回路ＤＲＶＣから構成される。上記高電位側スイッチＭＯＳＦＥＴＧは、前記メインＭＯＳＦＥＴＱＭ（Ｑ１０）とセンスＭＯＳＦＥＴＱＳ（Ｑ１１）から構成される。低電位側スイッチＭＯＳＦＥＴＧＬは、前記ＭＯＳＦＥＴＱ１２により構成される。そして、図５に点線で示したように制御回路ＤＲＶＣのように、前記ドライバＤＶ１、ＤＶ２、論理回路ＬＧＣ、差動増幅回路ＡＭＰ、ＭＯＳＦＥＴＱ３及び電源回路ＲＥＧ等からなる半導体チップで構成される。したがって、前記図５のようなスイッチング電源装置を構成する場合、制御回路のうちＰＷＭ信号を形成する制御部分の回路が、外部に設けられた別チップの半導体集積回路装置に構成されるものである。
【００５０】
この実施例の半導体集積回路装置は、チップの周辺部に１ないし５６の外部端子が設けられ、それぞれに同図に示したような信号ないし電圧が供給され、又は外部部品が接続される。半導体集積回路装置の裏面側には入力端子ＶＩＮ、出力端子ＳＷ及びＣＧＮＤのようなタブパッド（ＴＡＢ  ＰＡＤ）が設けられる。なお、前記図４又は図５の制御回路の全部を上記制御回路ＤＲＶＣに内蔵させてもよい。
【００５１】
一般的には、上記のようなセンスＭＯＳ方式を採用する場合、センスＭＯＳＦＥＴＱＳとメインＭＯＳＦＥＴＱＭはペア比が重要となるため同構造の素子でなければならないので、コントロールＩＣにパワーＭＯＳＦＥＴが内蔵されている１チップ構成のデバイスにしなければならなく、コントローラとパワーＭＯＳＦＥＴとを別チップのディスクリート構成では上記センス電流が得られない。また、１チップ構成でコントロールＩＣにパワーＭＯＳＦＥＴを内蔵されるときには、パワーＭＯＳＦＥＴはディスクリートのパワーＭＯＳＦＥＴに比べ大幅に特性が悪化するので大電流用途では使用できず電流容量の制限が出てしまう。
【００５２】
この実施例のような縦型構造のＭＯＳＦＥＴを用いて、１つの半導体チップＣＰ１に高電位側のメインＭＯＳＦＥＴＱＭと同構造の１／Ｎ倍のセンスＭＯＳＦＥＴＱＳを設けた場合、製造工程によって生じる両ＭＯＳＦＥＴＱＭとＱＳのしきい値電圧Ｖgsやオン抵抗のペア比ばらつきが最小限に抑えることができる。また、温度上昇に伴うオン抵抗の変化についてもメインＭＯＳＦＥＴＱＭ、センスＭＯＳＦＥＴＱＳとで同様に増減するためセンス電流に温度依存が少ない。よって、これらＭＯＳＦＥＴＱＭとＱＳに前記図２のような高精度の差動増幅回路を組み合わせることにより、ピーク電流制御に用いることのできる高精度のセンス電流検出が可能になる。
【００５３】
図９には、前記高電位側スイッチＭＯＳＦＥＴ、低電位側スイッチＭＯＳＦＥＴとして用いられる縦型パワーＭＯＳＦＥＴＱ１０〜Ｑ１２の一実施例の素子断面構造図が示されている。同図には、１つのＭＯＳＦＥＴ（セル）が例示的に示されている。ドレインＮ＋領域はシリコン基板の下側にある。ゲート電極は、チャネルに挟まれたＮ層の全面を覆い、ゲート下の電界集中を緩和させている。電子は、Ｎ＋層からなるソースからチャネルを水平に通りＮ層に達する。このとき、ゲート電極下の正の電圧によりＮ層の表面はＮ＋蓄積層になっており、かかるＮ＋蓄積層を通してＮ層の全面を垂直に電子が流れてドレインに達する。この実施例のパワーＭＯＳＦＥＴでは、上記のような電子の流れから縦型構造と呼ばれるものである。
【００５４】
上記中心部のＮ層を囲むようにチャネル及びＮ＋層のソースがリング状態に形成される。上記チャネル及びソース（Ｎ＋層）が形成されるＰ層がセルの分離領域として作用する。上記ソース、チャネル及び中心部のＮ層の形状が六角形にされて、複数のセルが蜂の巣状に配置される。例えば、２００００個のセルにより上記ＭＯＳＦＥＴＱ１０が形成され、４個のセルにより上記ＭＯＳＦＥＴＱ１１が形成される。これにより、ＭＯＳＦＥＴＱ１０とＱ１１は、５０００：１のような面積比（電流比）を持つようにされる。上記ＭＯＳＦＥＴＱ１０とＱ１１のドレインは、基板裏面で共通にされており、ゲートは表面側で金属配線層により共通に接続される。そして、上記２００００個のセルのソースが同図に例示的に示されている表面の金属配線層により共通に接続され、上記４個のセルも同様に金属配線層により相互に接続される。ＭＯＳＦＥＴＧＬも上記センスＭＯＳＦＥＴが存在しないだけで上記同様な構造とされる。
【００５５】
図１８には、この発明に係るスイッチング電源回路に用いられる発振回路ＯＳＣとパルス発生回路ＰＧの一実施例のブロック図が示されている。発振回路ＯＳＣは、外部端子ＣＴに接続されたキャパシタＣと、定電流源Ｉ１，Ｉ２、スイッチＳ１及びヒステリシスコンパレータＣＰから構成される。上記定電流源Ｉ１は、電源電圧ＲＥＧ５から上記キャパシタＣに充電電流を流す。上記スイッチＳ１のオン状態により上記定電流源Ｉ１より大きな定電流を回路の接地電位に向けて流し、差分電流（Ｉ２−Ｉ１）によって上記キャパシタＣを放電させる。ヒステリシスコンパレータＣＰは、第１しきい値電圧Ｖ１からそれより低い第２しきい値電圧Ｖ２に外部端子CTの電圧が遷移する第１状態と第２しきい値電圧Ｖ２から第１しきい値電圧Ｖ１に外部端子CTの電圧が遷移する第２動作状態とを持つ。例えば、上記ヒステリシスコンパレータＣＰが上記第１動作状態のとき出力信号ＣＰout がロウレベルにされて上記スイッチＳ１をオフ状態にする。上記ヒステリシスコンパレータＣＰが上記第２動作状態になると出力信号ＣＰout がハイレベルにされて上記スイッチＳ１をオンにする。
【００５６】
上記キャパシタＣの電圧が低く、上記ヒステリシスコンパレータＣＰが第２動作状態のとき上記スイッチＳ１がオフ状態となり、上記キャパシタＣは上記定電流源Ｉ１により充電される。上記キャパシタＣの電圧が上記第１しきい値電圧Ｖ１に到達すると、ヒステリシスコンパレータＣＰの出力信号ＣＰout がロウレベルからハイレベルに変化して第１動作状態にされ、それに対応して上記スイッチＳ１がオン状態にされる。上記スイッチＳ１のオン状態により、キャパシタＣは上記差電流による放電動作に切り換えられる。上記キャパシタＣの電圧が上記第２しきい値電圧Ｖ２に到達すると、ヒステリシスコンパレータＣＰは、出力信号ＣＰout をロウレベルに変化させて再び第２動作状態にされ、上記スイッチＳ１をオフ状態にさせる。このような動作の繰り返しにより、上記キャパシタＣの電位は、上記第１しきい値電圧Ｖ１と第２しきい値電圧Ｖ２の範囲で変化する。
【００５７】
上記発振回路ＯＳＣの出力信号ＣＰout は、分周回路で周波数ｆが１／２に分周される。この分周出力ｆ／２は、スイッチＳ３の接点ａ側を通してパルス発生回路ＰＧに入力される。また、上記分周出力ｆ／２は、出力バッファＯＢとスイッチＳ２の接点ａ側を通して外部端子ＳＹＮＣから出力される。また、この外部端子ＳＹＮＣからの信号は、上記スイッチＳ２の接点ｂ側−インバータ回路ＩＮ１、ＩＮ２及びスイッチＳ４の接点ａ側と上記スイッチＳ３の接点ｂ側を通して上記パルス発生回路ＰＧに入力される。上記インバータ回路ＩＮ１の出力信号は、上記インバータ回路ＩＮ２をバイパスさせる上記スイッチＳ４の接点ｂ側と上記スイッチＳ３の接点ｂ側を通して上記パルス発生回路ＰＧに入力される。
【００５８】
上記スイッチＳ２とＳ３は、制御信号ＣＴ１により制御され、上記スイッチＳ４は、制御信号ＣＴ２により制御される。上記制御信号ＣＴ１とＣＴ２は、電圧判定回路ＶＤにより形成される。電圧判定回路ＶＤは、上記キャパシタＣの電位が、上記第１しきい値電圧Ｖ１よりも高いか、上記第２しきい値電圧Ｖ２よりも低いか、それ以外、つまりは上記第１しきい値電圧と第２しきい値電圧Ｖ２の範囲内であるかの判定動作を行う。例えば、上記キャパシタＣの電位を、上記第１しきい値電圧Ｖ１より低い第１論理しきい値電圧を持つインバータ回路ＩＮ３と、上記第２しきい値電圧Ｖ２より高い第２論理しきい値電圧を持つインバータ回路ＩＮ４の出力信号を論理回路ＬＯに供給して、その組み合わせにより制御信号ＣＴ１とＣＴ２を形成する。
【００５９】
上記キャパシタＣの電位が上記判定電圧よりも低く、第２論理しきい値電圧よりも高いとき、例えば制御信号ＣＴ１をロウレベルにしてスイッチＳ２とＳ３を接点ａ側に接続させる。上記キャパシタＣの電位が、上記第１論理しきい値電圧より高いとき、あるいは上記第２論理しきい値電圧よりも低いときには制御信号ＣＴ１をハイレベルにしてスイッチＳ２とＳ３を接点ｂ側に接続させる。そして、上記キャパシタＣの電位が、上記第２論理しきい値電圧よりも低いときに制御信号ＣＴ２をロウレベルにして上記スイッチＳ４を接点ａ側に接続させ、上記第１論理しきい値電圧よりも高いときに制御信号ＣＴ２をハイレベルにして上記スイッチＳ４を接点ｂ側に接続させる。
【００６０】
パルス発生回路ＰＧは、上記のようなスイッチ２〜４からなる信号伝達経路を通して上記発振回路の分周出力ｆ／２又は外部端子ＳＹＮＣを通して入力されたパルス信号に応答して後述するようなＰＷＭ信号を形成するためのリセット信号ＲＥＳと最大デューティ信号ＭＸＤを形成する。
【００６１】
図１９には、図１８の発振回路ＯＳＣとパルス発生回路ＰＧの動作を説明するための波形図が示されている。３Ｖは前記第１しきい値電圧Ｖ１に対応しており、２Ｖは上記第２しきい値電圧Ｖ２に対応している。また、定電流源Ｉ１の電流に対して定電流源Ｉ２の電流は２倍にされる。それ故、キャパシタＣが接続された外部端子ＣＴは定電流Ｉ１に対応した電流によって充電／放電させられた三角波となる。ヒステリシスコンパレータＣＰの出力信号ＣＰout は、充電動作のときにロウレベルとなり、放電動作のときにはハイレベルになる。その周波数Ｆは、Ｆ（Ｈｚ）＝Ｉ１（Ａ）／[２×Ｃ（Ｆ）]×１Ｖとなる。ここで、Ｃ（Ｆ）は、キャパシタＣの容量値である。１Ｖは、上記第１しきい値電圧Ｖ１と第２しきい値電圧Ｖ２の電位差である。
【００６２】
分周回路の出力信号ｆ／２は、上記発振回路ＯＳＣの出力信号ＣＰout を１／２分周したパルスとされる。上記パルス発生回路は、上記分周出力ｆ／２がロウレベルからハイレベルに立ち上がるときに最大デューティ信号ＭＸＤを発生させ、それにより時間Ｔ（例えば５０ｎｓ）だけ遅れたタイミングでリセットパルスＲＥＳを発生させる。
【００６３】
図２０には、この発明に係るスイッチング電源回路の一実施例の一部概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源回路に向けられている。特に制限されないが、入力電圧Ｖinは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約１．２Ｖ程度の低い電圧とされる。
【００６４】
上記入力電圧Ｖinは、高電位側スイッチＭＯＳＦＥＴＱ１０を介してインダクタＬの入力側から電流の供給を行う。インダクタＬの出力側と回路の接地電位ＧＮＤとの間にはキャパシタＣＯが設けられ、かかるキャパシタＣＯにより平滑された出力電圧Ｖout が形成される。この出力電圧Ｖout は、マイクロプロセッサＣＰＵ等のような負荷回路Ｌoad の動作電圧とされる。上記インダクタＬの入力側と回路の接地電位ＶＳＳとの間には、スイッチＭＯＳＦＥＴＱ１２が設けられる。このＭＯＳＦＥＴＱ１２は、上記スイッチＭＯＳＦＥＴＱ１０がオフ状態のときにオン状態となって上記インダクタＬの入力側を回路の接地電位にして上記インダクタＬに発生する逆起電圧をクランプする。上記スイッチＭＯＳＦＥＴＱ１０とＱ１２は、Ｎチャネル型のパワーＭＯＳＦＥＴにより構成される。上記のようにスイッチＭＯＳＦＥＴＱ１０とＱ１２の接続点は、上記インダクタＬ１の入力側に接続される。
【００６５】
上記出力電圧Ｖout は、帰還信号ＶＦとしてＰＷＭ生成回路ＰＷＭＣに帰還される。ＰＷＭ生成回路ＰＷＭＣは、上記帰還信号ＶＦを受けて、上記出力電圧Ｖout を約１．２Ｖのような電圧に制御するＰＷＭ信号を生成して制御回路Ｌｏｇに伝える。制御回路Ｌｏｇは、上記ＰＷＭ信号に対応した高電圧信号と低電位側信号を形成する。上記両信号には上記ＭＯＳＦＥＴＱ１０とＱ１２が同時にオンしないようなデッドタイムが設定されている。上記高電位側信号は、後述するようなレベルシフト（レベル変換）機能持つドライバＤＶ１を通して上記高電位側スイッチＭＯＳＦＥＴＱ１０のゲートに伝えられる。上記低電位側信号は、ドライバＤＶ２を通して上記低電位側スイッチＭＯＳＦＥＴＱ１２のゲートに伝えられる。
【００６６】
図２１には、図２０のスイッチング電源回路の動作を説明するための要部回路図が示され、図２２にはその動作波形図が示さている。図２１に示したようにＰＷＭ信号（パルス幅制御信号）によりスイッチ制御される高電位側スイッチＭＯＳＦＥＴＱ１０を通してインダクタＬの入力側に電流Ｉ１を供給し、インダクタＬの出力側と回路の接地電位との間に出力キャパシタＣＯを設けて出力電圧Ｖout を得る。上記インダクタＬと接地電位との間には、低電位側スイッチＭＯＳＦＥＴＱ１２が設けられる。このＭＯＳＦＥＴＱ１２は、上記ＭＯＳＦＥＴＱ１０がオフ状態にされたときのインダクタＬの入力側を回路の接地電位ＶＳＳに電圧クランプさせ、上記インダクタＬを通して負荷に供給される電流ＩＬに対応した電流Ｉ２を流す。上記ＭＯＳＦＥＴＱ１０とＱ１２は交互にオンしており、その中点電圧ＶＳＷＨは０Ｖ（ＶＳＳ）と入力電圧Ｖinとを往復する波形となる。出力電圧Ｖout の安定化はＰＷＭのデューティ（Duty）を調整することによって達成される。図２２において、インダクタＬに流れる電流ＩＬの平均電流が負荷電流Ｉout と等しくなる。
【００６７】
図２３に、この発明に係るスイッチング電源回路の一実施例の全体概略回路図が示されている。この実施例のスイッチング電源回路のＰＷＭ生成回路ＰＷＭＣはピーク電流制御方式とされる。ピーク電流制御方式では前記出力電圧Ｖout を帰還させる帰還ループに加えて、入力電流ＩＬ／Ｎをモニタして帰還させる帰還ループとを設けることによりフィードバックループの系の不安定要素を打ち消して位相補償を容易にする。そのためループゲインを必要以上に落とす必要がないため、電源の高速負荷応答に適した回路といえる。この実施例のＰＷＭ生成回路ＰＷＭＣは、フリップフロップ回路ＦＦの反転信号／ＱからＰＷＭ信号を生成する。このフリップフロップ回路ＦＦは、上記図１８のパルス発生回路ＰＧにより形成されたリセット信号ＲＥＳによりリセットされる。そして、出力電圧Ｖout に対応した帰還信号ＶＦと基準電圧Ｖref とを受けるエラーアンプＥＡの出力信号ＥＯと、上記高電位側スイッチＭＯＳＦＥＴＱ１０に流れる電流をセンスして形成された信号ＣＳとを受けるコンパレータの出力信号によりセットされる。
【００６８】
図２４には、図２３のスイッチング電源回路の動作を説明するための波形図が示されている。このようなピークピーク電流制御方式では、上記リセット信号ＲＥＳの到来によりフリップフロップ回路ＦＦがリセットされてＰＷＭ信号がハイレベルとなり、高電位側スイッチＭＯＳＦＥＴＱ１０をオン状態にさせる。このＭＯＳＦＥＴＱ１０の電流Ｉ１に対応した電流を抵抗Ｒに流してモニタ電圧ＣＳを形成する。コンパレータは、上記モニタ電圧ＣＳが上記エラーアンプＥＡの出力信号ＥＯに到達したときにフリップフロップ回路ＦＦを反転させてＰＷＭ信号をハイレベルからロウレベルに変化させる。このように出力電流Ｉ１に対応した電流のモニタ電圧ＣＳによりＰＷＭ信号を形成するので高速負荷応答を実現することができる。上記ＰＷＭ信号をハイレベルからロウレベルにされることに応じて高電位側ＭＯＳＦＥＴＱ１０がオフ状態にされて、低電位側ＭＯＳＦＥＴＱ１２がオン状態に切り換えられる。
【００６９】
図２５には、図２４のスイッチング電源回路の一実施例の要部概略回路図が示されている。上記入力電圧Ｖinは、高電位側スイッチＭＯＳＦＥＴ１０、インダクタＬ、ＭＯＳＦＥＴＱ１２及びドライバＤＶ１，ＤＶ２は前記図２３と同様である。上記スイッチＭＯＳＦＥＴＱ１０とＱ１２は、特に制限されないが、Ｎチャネル型の縦型パワーＭＯＳＦＥＴにより構成される。上記のようにスイッチＭＯＳＦＥＴＱ１０とＱ１２との接続点は、上記インダクタＬの入力側に接続される。同図のＭＯＳＦＥＴＱ１０とＱ１１及びＱ１２は、前記図１のＭＯＳＦＥＴＱＭとＱＳ及びＧＬに対応している。また、キャパシタＣＯは、前記図１のキャパシタＣ対応している。
【００７０】
この実施例では、高電位側スイッチＭＯＳＦＥＴＱ１０に対してセンス用のＭＯＳＦＥＴＱ１１が設けられる。これらの２つのＭＯＳＦＥＴＱ１０とＱ１１は、１つの半導体チップＣＰ１に形成される。ＭＯＳＦＥＴＱ１０は、高電位側スイッチＭＯＳＦＥＴとしての電流ＩＬを形成する。これに対して、ＭＯＳＦＥＴＱ１１は、上記ＭＯＳＦＥＴＱ１０に流れる電流ＩＬをモニタするセンスＭＯＳＦＥＴである。これらは、後述するように１つの半導体基板上に形成される縦型ＭＯＳＦＥＴとされる。その面積比が例えばＮ：１（例えば５０００：１）のように形成される。これにより、ＭＯＳＦＥＴＱＳによりＩＬ／Ｎ（ＩＬ／５０００）のような電流が流れるようにされる。また、低電位側スイッチＭＯＳＦＥＴＱ１２も１つの半導体チップＣＰ２により形成される。
【００７１】
上記ＭＯＳＦＥＴＱ１０とＱ１１は、ドレインとゲートは半導体基板上において一体的に形成されることにより、それぞれが同じ電圧にされる。これらのＭＯＳＦＥＴＱ１０とＱ１１は、ソースフォロワ出力ＭＯＳＦＥＴとして動作するので、上記のような面積比に対応した電流ＩＬ／Ｎを得るためには、上記両ＭＯＳＦＥＴＱ１０とＱ１１のソース電位も等しくする必要がある。差動増幅回路ＡＭＰの正相入力（＋）と負相入力（−）には、上記両ＭＯＳＦＥＴＱ１０とＱ１１のソース電位がそれぞれ供給される。この差動増幅回路ＡＭＰの出力電圧Ｖｏは、ＰチャネルＭＯＳＦＥＴＱ１３のゲートに供給される。このＭＯＳＦＥＴＱ１３のソースは、上記ＭＯＳＦＥＴＱ１１のソースに接続される。上記ＭＯＳＦＥＴＱ１３のドレインには、特に制限されないが、ダイオードＤと抵抗Ｒｓが設けられる。抵抗Ｒｓは、上記ＭＯＳＦＥＴＱ１１のセンス電流ＩＬ／Ｎに対応した電圧信号を形成し、この電圧はＰＷＭ信号を形成するための１つの前記帰還信号ＣＳとされる。
【００７２】
この実施例では、特に制限されないが、上記ＭＯＳＦＥＴＱ１３のソース側とドレイン側にバイアス電流源Ｉb1とＩb2が設けられる。これらのバイアス電流源Ｉb1とＩb2は、特に制限されないが、共通の電流により動作する電流ミラーＭＯＳＦＥＴにより構成されて、同じバイアス電流を流すようにされる。このようなバイアス電流源Ｉb1とＩb2を設けることにより、センス電流が殆ど零のような無負荷時でも正常にメインＭＯＳＦＥＴＱ１０とセンスＭＯＳＦＥＴＱ１１のドレイン電圧を等しくして精度よくセンス電流を流すような状態に維持しつつ、抵抗Ｒｓに上記ＭＯＳＦＥＴＱ１３に流すバイアス電流が流れ込むことによる発生するオフセットを回避することができる。
【００７３】
上記抵抗Ｒｓにより形成された電圧は、前記のように図２３に示したような２つの帰還ループＶＦとＣＳを用いたピーク電流制御方式の上記帰還信号ＣＳとして用いられる。図２３に示したピーク電流制御方式のＰＷＭ生成回路ＰＷＭＣにより、上記出力電圧Ｖout を約１．２Ｖのような電圧に制御するＰＷＭ信号が形成される。つまり、上記抵抗Ｒｓにより、前記図２４に示したようなセンス電流に対応した電圧ＣＳ（ＩＬ／Ｎ）のピーク値と、出力電圧Ｖout を図示しない分圧回路により分圧し、その分圧電圧と基準電圧とを受けるエラーアンプＥＡの出力信号ＥＯとの比較信号によりＰＷＭ信号が形成される。このＰＷＭ信号によりスイッチＭＯＳＦＥＴＱ１０とＱ１２のスイッチ制御が行われる。
【００７４】
この実施例では、高電位側スイッチ素子として、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴＱ１０を用いてソースフォロワ出力回路として動作させる。上記中点の電位を上記入力電圧Ｖinに対応した高電圧ＢＯＯＴを得るようにするために、言い換えるならば、ＭＯＳＦＥＴＱ１０のしきい値電圧分だけ中点電位ＶＳＷＨが低下して損失が生じてしまうのを防ぐために昇圧回路が設けられる。
【００７５】
上記昇圧回路は、上記ＭＯＳＦＥＴＱ１０がオン状態のときのゲート電圧を上記入力電圧Ｖinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。つまり、上記中点は、図示のようなブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、ショットキーダイオードＳＢＤ等のようなスイッチ素子を介して５Ｖ（ＲＥＧ５）のような電源端子Ｖccに接続される。上記低電位側スイッチＭＯＳＦＥＴＱ１２がオン状態で、上記高電位側スイッチＭＯＳＦＥＴＭＯＳＦＥＴＱ１０がオフ状態のとき、上記ブートストラップ容量ＣＢに上記電源端子Ｖccからチャージアップが行われる。そして、ＭＯＳＦＥＴＱ１２がオフ状態となり、ＭＯＳＦＥＴＱ１０がオン状態に切り替わるときには、ＭＯＳＦＥＴＱ１０のソース側電位に対してゲート電圧が上記ブートストラップ容量ＣＢに対する前記チャージアップ電圧分（Ｖin＋Ｖcc）だけ昇圧される。この例では、上記ショットキーダイオードＳＢＤによる電圧損失は無視するものとする。この昇圧電圧ＢＯＯＴは、上記ドライバＤＶ１、上記バイアス電流源Ｉb1及び差動増幅回路ＡＭＰの動作電圧として用いられる。
【００７６】
図２５の差動増幅回路ＡＭＰは、前記図２に示した回路が用いられる。上記差動増幅回路ＡＭＰの出力電圧Ｖｏは、ＭＯＳＦＥＴＱ１３のゲートに接続される。そして、差動増幅回路ＡＭＰの上記正相入力（＋）と負相入力（−）は、上記メインＭＯＳＦＥＴＱ１０とセンスＭＯＳＦＥＴＱ１１のソースに接続されている。差動増幅回路ＡＭＰにおいて、上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイン電圧が上記Ｖｏ＝Ｖbのように等しくなるということは、正相入力（＋）と負相入力（−）とが等しくなり、上記Ｉb4＝Ｉb3／２の条件が成立するということである。したがって、センス電流（ＩＬ／Ｎ）の増減やＬＤーＭＯＳＦＥＴＱ１３のＶth影響がなくなり、システマチックオフセットがキャンセルされて、せいぜい５．３ｕＶ（マイクロボルト）のように小さく、差動増幅回路ＡＭＰの高精度化が図られる。
【００７７】
この実施例では、上記のようにセンス電流ＩＬの増減に関係なくせいぜい５．３ｕＶのように無視できる程度にオフセット電圧を小さくすることができる。また、メインＭＯＳＦＥＴＱ１０に流れるメイン電流がゼロアンペア付近から差動増幅回路ＡＭＰの出力電圧Ｖｏを発生させることができる。かかる出力電圧Ｖｏは、メイン電流ＩＬの増加に対応したＭＯＳＦＥＴＱ１３のゲート，ソース電圧Ｖgsの増加を補償するように低下するので、前記のように上記メインＭＯＳＦＥＴＱ１０とセンスＭＯＳＦＥＴＱ１１のソース電位が等しくされて高い精度でのピーク電流制御方式によるＰＷＭ制御が実現できる。
【００７８】
図２６には、この発明に係るスイッチング電源装置の一実施例の全体構成図が示されている。特に制限されないが、同図で太い一点鎖線で囲まれた部分が、マルチチップ構成の半導体集積回路装置とされる。つまり、点線で示したような２つのパワーＭＯＳＦＥＴＧＨ，ＧＬ及びそれの制御回路ＤＶＲＣとそれ以外からなる４つの半導体チップが１つのパッケージに搭載されて構成される。高電位側スイッチＭＯＳＦＥＴＧＨは、前記メインＭＯＳＦＥＴＱ１０と、前記センスＭＯＳＦＥＴ１１により構成される。ＭＯＳＦＥＴＱ１０とＱ１１の面積比（電流比）は、５０００：１のように設定されている。低電位側スイッチＭＯＳＦＥＴＧＬは、ＭＯＳＦＥＴＱ１２により構成される。上記ＭＯＳＦＥＴＱ１２のソースは、スイッチングノイズの影響を軽減するために独立した外部接地端子ＰＧＮＤに接続される。
【００７９】
端子ＶＩＮから約１２Ｖのような入力電圧供給される。端子ＶＩＮの電圧は、上記ＭＯＳＦＥＴＱ１０及びＱ１１のドレインに接続されるとともに、電源回路ＲＥＧに供給される。電源回路ＲＥＧは、上記１２Ｖのような入力電圧ＶＩＮを受けて約５Ｖのような内部電圧（ＲＥＧ５）を形成する。端子ＲＥＧ５には、上記安定化用のキャパシタが接続されている。上記内部電圧（ＲＥＧ５）は、上記高電位側スイッチＭＯＳＦＥＴ１０，Ｑ１１と低電位側スイッチＭＯＳＦＥＴＱ１２のスイッチ制御信号を形成する論理回路ＬＧＣ、上記低電位側スイッチＭＯＳＦＥＴＱ１２のゲートに供給される駆動信号を形成するドライバＤＶ２、及び特に制限されないが、スロープ補償用のトランジスタＴ１等のような内部回路の動作電圧とされる。
【００８０】
上記内部電圧（ＲＥＧ５）は、昇圧回路を構成するショットキーダイオードＳＢＤ及び端子ＢＯＯＴを通してブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、端子ＳＷに接続される。端子ＳＷは、上記ＭＯＳＦＥＴＱ１０のソース及びＭＯＳＦＥＴＱ１２のドレインに接続されるとともに、インダクタＬの入力側と接続されている。インダクタＬの他端と回路の接地電位との間には、キャパシタＣＯが設けられて、１．２Ｖのような出力電圧Ｖout が形成されて、図示しないＣＰＵ等のような負荷回路等に供給される。
【００８１】
上記ＭＯＳＦＥＴＱ１１のソースとＭＯＳＦＥＴＱ１０のソースは、差動増幅回路ＡＭＰの入力端子（＋）、（−）に接続される。この差動増幅回路ＡＭＰは、前記図２に示した回路からなり、上記ＭＯＳＦＥＴＱ１０とＱ１１のソースの電位を等しくして精度の高いセンス電流を得るように動作する。上記ＭＯＳＦＥＴＱ１１により形成されたセンス電流が流れるＭＯＳＦＥＴＱ１３は、前記ＬＤ−ＭＯＳＦＥＴにより構成される。かかるＭＯＳＦＥＴＱ１３のソース側及びドレイン側には前記図２５に示したバイアス電流源Ｉb1とＩb2に対応したバイアス電流源Ｉｂが設けられる。そして、ＭＯＳＦＥＴＱ１３のドレインは、ブランキング回路ＢＫ及びダイオードＤを介して端子ＣＳに接続され、ここに電圧信号に変換する抵抗Ｒｓが接続される。
【００８２】
この端子ＣＳで発生した電圧信号は、前記帰還信号ＣＳとして用いられる。また、リミッタ電流に対応した基準電圧ＶＲと上記抵抗Ｒｓが形成された電圧とを電圧比較回路ＶＣ２で検出し、オアゲート回路Ｇ１を通してフリップフロップ回路ＦＦをセット状態にして、ＰＷＭ信号をロウレベルとして上記高電位側スイッチＭＯＳＦＥＴＱ１０、Ｑ１１をオフ状態にしてしまうものである。センス電流はスイッチング時にノイズを発生するため、誤動作防止のためにセンス電流検出には数十ｎｓ程度の上記ブランキング回路ＢＫが設けられる。
【００８３】
この実施例では、特に制限されないが、スロープ補償回路ＳＣが設けられる。スロープ補償回路ＳＣは、ランプ波形に対応した電流信号を形成して端子ＲＡＭＰを介して電圧信号に変換する抵抗素子に供給する。上記端子ＲＡＭＰで発生した電圧信号は、トランジスタＴ１のエミッタに供給される。このトランジスタＴ１のベースには、上記抵抗Ｒｓで形成されたセンス電流ＩＬ／５０００（＝Ｎ）に対応した電圧信号がダイオードＤによりレベルシフトされて供給される。この結果、トランジスタＴ１のエミッタには、上記抵抗Ｒｓで形成された電圧信号と、上記スロープ補償回路ＳＣのランプ波形に対応した電圧信号が加算されて電圧比較回路ＶＣ１に伝えられる。
【００８４】
出力電圧Ｖout は、抵抗Ｒ１とＲ２による分圧回路により分圧されて端子ＦＢに入力される。端子ＦＢに入力された分圧電圧は前記帰還信号ＶＦとしてエラーアンプＥＡに入力される。エラーアンプＥＡは、基準電圧Ｖref との差分を取り出す。エラーアンプＥＡの出力信号は、端子ＥＯに設けられた抵抗やキャパシタからなる補償回路でノイズ成分が除去されて電圧比較回路ＶＣ１に伝えられる。端子ＴＲＫに設けられた抵抗とキャパシタは、ソフトスタート信号を形成して上記エラーアンプＥＡに伝える。つまり、電源投入直後での出力電圧Ｖout が上記ソフトスタート信号に対応して緩やかに立ち上がるように制御する。発振回路ＯＳＣは、前記図１８に示したように端子ＣＴに接続されたキャパシタ及び前記定電流Ｉ１，Ｉ２により周波数設定が行われて、ＰＷＭ信号の周波数を設定する。この発振回路ＯＳＣで形成されたパルスは、前記パルス発生回路ＰＧに供給されて上記フリップフロップ回路ＦＦのリセット信号ＲＥＳ、及び強制セット信号としての最大デューティ信号ＭＸＤが形成される。
【００８５】
ピーク電流制御方式では、発振回路ＯＳＣにより形成されたリセット信号ＲＥＳにより、フリップフロップ回路ＦＦをリセットして反転出力／Ｑから得られるＰＷＭ信号を立ち上げる。これにより、高電位側スイッチＭＯＳＦＥＴＱ１０がオン状態となり、そのセンス電流ＩＬ／ＮがＭＯＳＦＥＴＱ１１により検出されて電圧信号とされる。そして、エラーアンプＥＡにより形成された出力電圧Ｖout の分圧電圧と基準電圧Ｖref の差分出力ＥＯとが電圧比較回路ＶＣ１で比較され、上記ＩＬ／Ｎに対応した電圧が上記電圧ＥＯに到達した時点でフリップフロップ回路ＦＦをセットして、上記ＰＷＭ信号をロウレベルに変化させる。これにより、上記高電位側スイッチＭＯＳＦＥＴＱ１０、Ｑ１１がオフ状態となり、代わって低電位側ＭＯＳＦＥＴＱ１２がオン状態に切り換ええられる。
【００８６】
上記トランジスタＴ１のエミッタ側に設けられたＭＯＳＦＥＴＱ１４とＱ１３は、上記フリップフロップ回路ＦＦの出力信号Ｑを受けてスイッチ動作を行うものであり、電圧比較回路ＶＣ１にヒステリシス特性を持たせるように動作する。つまり、上記のようにフリップフロップ回路ＦＦがセットされると、ＭＯＳＦＥＴＱ１４及びＱ１５がオン状態となり、トランジスタＴ１を強制的にオフ状態にさせるとともに電圧比較回路ＶＣ１の入力電位を低下させて、上記リセット信号ＲＥＳによりフリップフロップ回路ＦＦがリセットされるまでセット状態を維持させる。
【００８７】
論理回路ＬＧＣは、上記高電位側ＭＯＳＦＥＴＱ１０と低電位側ＭＯＳＦＥＴＱ１２とが同時にオン状態にならないようなデッドタイムを設定する回路と、上記高電位側ＭＯＳＦＥＴＱ１０、Ｑ１１に伝えられる制御電圧を上記昇圧電圧に対応した信号レベルに変換するレベルシフト回路が設けられている。
【００８８】
この実施例では、本発明に係るスイッチング電源装置を並列接続した場合、エラーアンプＥＡの出力同士を接続することにより高精度のカレントシェアにも利用することができる。カレントシェアはエラーアンプＥＡの出力をダイオード（トランジスタＴ２のべース，エミッタ）を介して外部端子ＩＳＨに接続される。例えば、２つのスイッチング電源装置の外部端子ＩＳＨ同士を相互に接続する。このように外部端子ＩＳＨ同士を相互に接続することにより２つのスイッチング電源装置でのエラーアンプＥＡの出力電圧は共通化されて同様な出力電圧Ｖout を形成するように動作するので、シェアリングが可能となり出力電流供給能力を倍増させることができる。つまり、後述するようにスイッチング電源装置を複数並列動作させるとき、個々のスイッチング電源装置に流れる電流ＩＬが等しくなるように分配され、特定のスイッチング電源装置が大きな電流を負担してしまうことによる熱暴走を防止する上で重要な条件とされる。
【００８９】
ノイズ電流によりリップル電流が定常時のリップル電流から外れて発振動作をしてしまう。しかしながら、スロープ補償回路を設けることにより、ノイズ電流が入力されてもスロープ波形の追加によって、定常時のリップル電流波形に収束する。このようなスロープ補償に関しては、前記非特許文献１において詳細に説明されている。
【００９０】
この実施例では、特に制限されないが、以下のような監視回路が設けられる。監視回路は、その信号経路は省略されているが、入力電圧ＶＩＮが所定電圧以下に低下したことを監視する回路ＶＬＣＯＣ，上記帰還信号ＣＳを用いて出力電流が所定電流以上のオーバーカレントを監視する回路ＯＣＬＣから構成される。これらの検出信号ＵＶＬＯ，ＯＣＬは、論理回路ＬＧＣに入力されてＰＷＭ信号に無関係に出力ＭＯＳＦＥＴＱ１０，Ｑ１１をオフ状態にさせる。また、これらの信号ＵＶＬＯ，ＯＣＬとスイッチング電源装置の動作制御信号ＯＮ／ＯＦＦとをオアゲート回路Ｇ２に供給して、ＭＯＳＦＥＴＱ１５をオン状態にして端子ＴＲＫをロウレベルにする。これにより、エラーアンプＥＡの出力が停止させられる。
【００９１】
図２７には、この発明に係るスイッチング電源装置に用いられる半導体集積回路装置の一実施例の構成図が示されている。同図には、実際の半導体集積回路装置に対応して、ピン配置及び内部構成が例示的に示されている。この実施例では、３つの半導体チップが１つのパッケージに搭載されるマルチチップモジュール集積回路とされる。半導体チップは、前記図２６に示した高電位側スイッチＭＯＳＦＥＴＱ１０，Ｑ１１（ＧＨ）と低電位側スイッチＭＯＳＦＥＴＱ１２（ＧＬ）及び制御回路ＤＲＶＣから構成される。そして、図２６に点線で示したように制御回路ＤＲＶＣのように、前記ドライバＤＶ１、ＤＶ２、論理回路ＬＧＣ、差動増幅回路ＡＭＰ、ＭＯＳＦＥＴＱ１３及び電源回路ＲＥＧ等からなる半導体チップで構成される。したがって、前記図２６のようなスイッチング電源装置を構成する場合、制御回路のうちＰＷＭ信号を形成する制御部分の回路が、外部に設けられた別チップの半導体集積回路装置に構成され、合計４つの半導体チップが１つのモジュールとして構成される。
【００９２】
この実施例の半導体集積回路装置は、チップの周辺部に１ないし５６の外部端子が設けられ、それぞれに同図に示したような信号ないし電圧が供給され、又は外部部品が接続される。半導体集積回路装置の裏面側には入力端子ＶＩＮ、出力端子ＳＷ及びＣＧＮＤのようなタブパッド（ＴＡＢ  ＰＡＤ）が設けられる。なお、前記図２６制御回路の全部を上記制御回路ＤＲＶＣに内蔵させて、１つのパッケージに搭載してもよい。
【００９３】
一般的には、上記のようなセンスＭＯＳ方式を採用する場合、センスＭＯＳＦＥＴＱ１１とメインＭＯＳＦＥＴＱ１０はペア比が重要となるため同構造の素子でなければならないので、コントロールＩＣにパワーＭＯＳＦＥＴが内蔵されている１チップ構成のデバイスにしなければならなく、コントローラとパワーＭＯＳＦＥＴとを別チップのディスクリート構成では上記センス電流が得られない。また、１チップ構成でコントロールＩＣにパワーＭＯＳＦＥＴを内蔵されるときには、パワーＭＯＳＦＥＴはディスクリートのパワーＭＯＳＦＥＴに比べ大幅に特性が悪化するので大電流用途では使用できず電流容量の制限が出てしまう。
【００９４】
この実施例のような縦型構造のＭＯＳＦＥＴを用いて、前記図２５のように１つの半導体チップＣＰ１に高電位側のメインＭＯＳＦＥＴＱ１０と同構造の１／Ｎ倍のセンスＭＯＳＦＥＴＱ１１を設けた場合、製造工程によって生じる両ＭＯＳＦＥＴＱ１０とＱ１１のしきい値電圧Ｖthやオン抵抗のペア比ばらつきが最小限に抑えることができる。また、温度上昇に伴うオン抵抗の変化についてもメインＭＯＳＦＥＴＱ１０、センスＭＯＳＦＥＴＱ１１とで同様に増減するためセンス電流に温度依存が少ない。よって、これらＭＯＳＦＥＴＱ１０とＱ１１に前記図２のような高精度の差動増幅回路を組み合わせることにより、ピーク電流制御に用いることのできる高精度のセンス電流検出が可能になる。上記縦型パワーＭＯＳＦＥＴＱ１０〜Ｑ１２は、前記図９の素子構造断面図に示したものが用いられる。
【００９５】
図２８には、この発明に係る電源装置の一実施例のブロック図が示されている。この実施例では、前記図２６に示したようなスイッチング電源装置ＳＷＲＥＧ１〜ＳＷＲＥＧｎの端子ＳＹＮＣ及びＩＳＨが互いに接続される。スイッチング電源装置ＳＷＲＥＧ１の端子ＣＴには、キャパシタＣが接続される。これにより、図１８に示したような発振回路ＯＳＣ、電圧判定回路ＶＤの動作によって、スイッチング電源装置ＳＷＲＥＧ１においては同期端子ＳＹＮＣを出力モードにして、スイッチング電源装置ＳＷＲＥＧ１の発振回路ＯＳＣで形成されたパルスを出力させる。
【００９６】
スイッチング電源装置ＳＷＲＥＧ２〜ＳＷＲＥＧｎの端子ＣＴは、回路の接地電位ＶＳＳが与えられる。これにより、図１８に示したような発振回路ＯＳＣ、電圧判定回路ＶＤの動作によって、スイッチング電源装置ＳＷＲＥＧ２〜ＳＷＲＥＧｎの同期端子ＳＹＮＣは入力モードにされて、上記スイッチング電源装置ＳＷＲＥＧ１の発振回路ＯＳＣで形成されたパルスが入力されて上記スイッチング電源装置ＳＷＲＥＧ１と同期動作を行う。そして、図２６に示した端子ＩＳＨが互いに接続されているので、同じ電流を分配するように各スイッチング電源装置ＳＷＲＥＧ１〜ＳＷＲＥＧｎが動作する。これにより、並列運転のときに特定のスイッチング電源装置に負荷電流が集中してしまい出力ＭＯＳＦＥＴが破壊してしまうという問題を回避することができる。
【００９７】
図２８の電源装置では、スイッチング電源装置ＳＷＲＥＧ１〜ＳＷＲＥＧｎの同期端子ＳＹＮＣを単純接続するだけで同期運転が可能になる。これにより、電流供給能力をｎ倍に増加させることができる。上記のような同期運転することにより、各スイッチング電源装置ＳＷＲＥＧ１〜ＳＷＲＥＧｎから発生するノイズの周波数が同一になるので、かかるノイズを減らすため対策を特定の周波数に向けて行うことができるといった利点が生じる。
【００９８】
図２９には、この発明に係る電源装置の他の一実施例のブロック図が示されている。この実施例では、前記図２６に示したようなスイッチング電源装置ＳＷＲＥＧ１〜ＳＷＲＥＧ２の端子ＳＹＮＣ及びＩＳＨが互いに接続される。スイッチング電源装置ＳＷＲＥＧ１の端子ＣＴには、前記同様にキャパシタＣが接続される。これにより、図１８に示したような発振回路ＯＳＣ、電圧判定回路ＶＤの動作によって、スイッチング電源装置ＳＷＲＥＧ１においては同期端子ＳＹＮＣを出力モードにして、スイッチング電源装置ＳＷＲＥＧ１の発振回路ＯＳＣで形成されたパルスを出力させる。
【００９９】
スイッチング電源装置ＳＷＲＥＧ２の端子ＣＴは、電源電圧ＲＥＧ５が与えられる。これにより、図１８に示したような発振回路ＯＳＣ、電圧判定回路ＶＤの動作によって、スイッチング電源装置ＳＷＲＥＧ２の同期端子ＳＹＮＣは入力モードにされて、上記スイッチング電源装置ＳＷＲＥＧ１の発振回路ＯＳＣで形成されたパルスが入力され、それを反転させてパルス発生回路ＰＧに供給して上記スイッチング電源装置ＳＷＲＥＧ１に対して位相が１８０°異なる同期動作を行う。上記２つのスイッチング電源装置ＳＷＲＥＧ１とＳＷＲＥＧ２において、クロックが互いに１８０°位相反転しているため２フェーズ(phase) 動作を行うことになる。
【０１００】
このような２フェーズ動作により、図３０に示した波形図のようにスイッチング電源装置ＳＷＲＥＧ１とＳＷＲＥＧ１に設けられたインダクタＬ１，Ｌ２に流れる負荷電流ＩＬ１，ＩＬ２のリップル電流が小さくなり、これに対応して出力電圧Ｖout のリップル電圧及び出力平滑キャパシタＣＯのリップル電流も小さくすることが可能となる。また、電源装置の見かけ上の動作周波数が２倍となり電源の応答性（負荷電流に対するレスポンス）が向上するといった利点も生じる。電源装置のみかけ上の動作周波数により応答性をそのままにしたときには、各スイッチング電源装置ＳＷＲＥＧ１とＳＷＲＥＧ２の動作周波数を半分に低下させることができる。この結果、個々のスイッチング電源装置ＳＷＲＥＧ１とＳＷＲＥＧ２におけるスイッチング損失を１／２に低減させることができるために電源装置としての効率向上を図ることができる。さらに、図２６に示した端子ＩＳＨが互いに接続されているので、同じ電流を分配するように各スイッチング電源装置ＳＷＲＥＧ１とＳＷＲＥＧ２が動作する。また、前記図２８の実施例と組み合わせて複数個ずつを２フェーズ動作させるものとしてもよい。
【０１０１】
上記のような並列運転される電源装置では、比較的小さな電流供給能力しか持たないスイッチング電源装置を汎用スイッチング電源装置として設計しておけば、それが搭載ささるシステムの負荷電流に対応して上記汎用スイッチング電源装置の並列運転数を決めるだけで対応することができる。これにより、スイッチ電源の標準化が可能となり、実質的な電源装置の量産化が可能になるという効果も得られる。
【０１０２】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、パワーＭＯＳＦＥＴは、横型ＭＯＳＦＥＴにより構成してもよい。このような横型ＭＯＳＦＥＴを用いることにより、制御回路の一部を１つの半導体チップに搭載するようにしてもよい。高電位側スイッチＭＯＳＦＥＴＧＨはＰチャネルＭＯＳＦＥＴでもよい。その場合にはメインＭＯＳＦＥＴＱＭ、センスＭＯＳＦＥＴＱＳはそれぞれＰチャネルＭＯＳＦＥＴとされ、縦型ＭＯＳＦＥＴとして構成され、ゲート及びソースが同一半導体基板上で共通にされる。
【０１０３】
更に差動増幅回路ＡＭＰの入力それぞれにメインＭＯＳＦＥＴＱＭ及び、センスＭＯＳＦＥＴＱＳのドレイン端子が接続され、差動増幅回路ＡＭＰの出力電圧Ｖｏを受けるＭＯＳＦＥＴは、高電位側スイッチＭＯＳＦＥＴＧＨがＰチャネルＭＯＳＦＥＴであったとしてもＰチャネル型とされる。これはＮチャネル型であった場合には、高電位側スイッチＭＯＳＦＥＴＧＨが入力電圧Ｖinに接続されている関係で、出力電圧Ｖｏを高電圧で駆動する必要があり、差動増幅回路ＡＭＰの構成を複雑にするか、差動増幅回路ＡＭＰ及びＭＯＳＦＥＴＱ３を高電位側スイッチＭＯＳＦＥＴＧＨが構成される半導体基板上に形成して耐圧を上げる必要があるためである。
【０１０４】
図１８において、発振回路を構成する端子ＣＴを用いて同期端子ＳＹＮＣを出力モードにすること、入力モードにすること、入力モードのときのパルスの位相を同相モード、反転モードにするという３通りの動作切り換えにするものの他、外部端子に余裕があれば、制御端子を設けることによって同等の機能を簡単に実現することができる。
【０１０５】
発振回路ＰＳＣの出力部に、例えば１／４分周回路を設けて位相が９０°ずつ異なる４つのパルスを形成するようにし、それを４つの同期端子から出力させ、あるいは入力させるような機能を付加してもよい。この場合、１つのスイッチング電源をマスター動作させ、３つのスイッチング電源をスレーブ動作として３つの同期端子からマスター側に対して９０°ずつ位相が異なるパルスを入力して、４つのスイッチング電源において位相が９０°ずつ異なるパルスで並列運転させるようにすることもできる。このようにすれば、みかけ上の動作周波数を４倍にでき、あるいはスイッチング損失を１／４に低減させることができる。
【０１０６】
スイッチング電源のパワーＭＯＳＦＥＴは、横型ＭＯＳＦＥＴにより構成してもよい。このような横型ＭＯＳＦＥＴを用いることにより、制御回路の一部を１つの半導体チップに搭載するようにしてもよい。又パワーＭＯＳＦＥＴは高電位側スイッチＭＯＳＦＥＴＱ１０，Ｑ１１はＰチャネルＭＯＳＦＥＴでもよく、例えば縦型ＭＯＳＦＥＴとして構成され、ゲート及びソースが同一半導体基板上で共通にされる。
【産業上の利用可能性】
【０１０７】
この発明は、電流センス方式の降圧型スイッチング電源装置、それに用いられる半導体集積回路装置及びそれが並列運転される電源装置に広く利用できる。
【符号の説明】
【０１０８】
ＯＳＣ…発振回路、ＣＰ…ヒステリシスコンパレータ、ＶＤ…電圧判定回路、ＰＧ…パルス発生回路、Ｓ１〜Ｓ４…スイッチ、ＩＮ１〜ＩＮ４…インバータ回路、Ｑ１〜Ｑ１５…ＭＯＳＦＥＴ、Ｉb1〜Ｉb4…バイアス電流源、ＧＨ…高電位側スイッチＭＯＳＦＥＴ、ＧＬ…低電位側スイッチＭＯＳＦＥＴ、ＤＶ１，ＤＶ２…ドライバ、Ｌ…インダクタ、Ｃ，ＣＯ…キャパシタ、ＣＢ…ブートストラップ容量、ＡＭＰ…差動増幅回路、ＲＥＧ…電源回路、ＯＳＣ…発振回路、ＤＶ…電圧判定回路、ＰＧ…パルス発生回路、ＳＣ…スロープ補償回路、ＦＦ…フリップフロップ回路、ＶＣ１，２…電圧比較回路、ＢＫ…ブランキング回路、Ｇ１，Ｇ２…ゲート回路、ＥＡ…エラーアンプ、ＬＧＣ…論理回路。ＳＷＲＥＧ１〜ＳＷＲＥＧｎ…スイッチング電源装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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