(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に設けられ、第１領域と前記第１領域よりも幅の広い第２および第３領域とを有しこれらの第２および第３領域の少なくとも一方が前記第１領域に接続するように構成された第１半導体層と、前記第１乃至第３領域の上面に設けられるマスクと、を形成する工程と、
前記マスクを用いて、前記第１領域を非晶質化するために前記第１半導体層の前記第１領域の側面にイオン注入を行う第１イオン注入を行う工程と、
前記第１イオン注入を行った後に第１熱処理を行い、前記第１領域に接続する前記第２および第３領域の少なくとも一方の結晶を種として前記第１半導体層の前記第１領域を結晶化する工程と、
前記マスクを除去した後、前記第１半導体層の前記第１領域の少なくとも側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の、前記第２および第３領域側の側面に絶縁体のゲート側壁を形成する工程と、
少なくとも前記第１半導体層の前記第２および第３領域に第２イオン注入を行う工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１イオン注入を行う前の前記第１半導体層は多結晶半導体である請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１イオン注入を行う工程は、前記第２領域から前記第３領域に向かう方向に対して傾くとともに前記第１領域の上面の法線に対して０度より大きく９０度未満の角度でイオン注入を行うことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記マスクを形成する前の前記第１半導体層は非晶質半導体であり、
前記マスクを形成した後でかつ前記第１イオン注入を行う前に、第２熱処理を行って前記第１半導体層を多結晶化する工程を更に備えていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記マスクを形成する前の前記第１半導体層は非晶質半導体であり、
前記第１半導体層と前記第１半導体層の上面に設けられるマスクとを形成する工程は、
前記第１絶縁膜上に非晶質半導体層を形成する工程と、
前記非晶質半導体層上にマスク層を形成する工程と、
前記マスク層をパターニングしてマスクを形成する工程と、
前記マスクを用いて前記第１半導体層をパターニングする工程と、
を備え、
前記マスクを形成した後でかつ前記第１イオン注入を行う前に、第２熱処理を行って前記第１半導体層を多結晶化する工程を更に備えていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１半導体層の第１領域は、前記第２および第３領域に接続していることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１半導体層の第１領域は、前記第２および第３領域の一方に接続するが他方には接続せず、
前記第１領域と、前記第２および第３領域の他方とを電気的に接続する工程を更に備えていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項８】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に設けられ、第１領域と前記第１領域よりも幅の広い第２および第３領域とを有しこれらの第２および第３領域の少なくとも一方が前記第１領域に接続するように構成された第１半導体層と、前記第１半導体層の上面に設けられる第２絶縁膜と、前記第２絶縁膜上に設けられ、第４領域と前記第４領域よりも幅の広い第５および第６領域とを有しこれらの第５および第６領域の少なくとも一方が前記第４領域に接続するように構成された第２半導体層と、前記第４乃至第６領域の上面に設けられるマスクとを形成する工程と、
前記マスクを用いて、前記第１および第４領域を非晶質化するために前記第１半導体層の前記第１領域の側面および第２半導体層の前記第４領域の側面にイオン注入を行う第１イオン注入を行う工程と、
前記第１イオン注入を行った後に第１熱処理を行い、前記第１領域に接続する前記第２および第３領域の少なくとも一方の結晶を種として前記第１半導体層の前記第１領域を結晶化するとともに前記第４領域に接続する前記第５および第６領域の少なくとも一方の結晶を種として前記第２半導体層の前記第４領域を結晶化する工程と、
前記マスクを除去した後、前記第１半導体層の前記第１領域の少なくとも側面および第２半導体層の前記第４領域の少なくとも側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の、前記第２および第３領域側の側面に絶縁体のゲート側壁を形成する工程と、
少なくとも前記第１半導体層の前記第２および第３領域と前記第２半導体層の前記第５および第６領域に第２イオン注入を行う工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記第１イオン注入を行う前の前記第１および第２半導体層は多結晶半導体である請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第１イオン注入を行う工程は、前記第５領域から前記第６領域に向かう方向に対して傾くとともに前記第４領域の上面の法線に対して０度より大きく９０度未満の角度でイオン注入を行うことを特徴とする請求項８または９記載の半導体装置の製造方法。
【請求項１１】
前記マスクを形成する前の前記第１および第２半導体層は非晶質半導体であり、
前記マスクを形成した後でかつ前記第１イオン注入を行う前に、第２熱処理を行って前記第１および第２半導体層を多結晶化する工程を更に備えていることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記マスクを形成する前の前記第１および第２半導体層は非晶質半導体であり、
前記第１半導体層と、第２絶縁膜と、前記第２半導体層と、前記マスクとを形成する工程は、
前記第１絶縁膜上に第１非晶質半導体層を形成する工程と、
前記第１非晶質半導体層上に前記第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２非晶質半導体層を形成する工程と、
前記第２非晶質半導体層上にマスク層を形成する工程と、
前記マスク層をパターニングしてマスクを形成する工程と、
前記マスクを用いて前記第２非晶質半導体層、前記第２絶縁膜、および前記第１非晶質半導体層をパターニングする工程と、
を備え、
前記マスクを形成した後でかつ前記第１イオン注入を行う前に、第２熱処理を行って前記第１および第２非晶質半導体層を多結晶化する工程を更に備えていることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第１半導体層の第１領域は、前記第２および第３領域に接続し、
前記第２半導体層の第４領域は、前記第５および第６領域に接続していることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第１半導体層の第１領域は、前記第２および第３領域の一方に接続するが他方には接続せず、
前記第２半導体層の第４領域は、前記第５および第６領域の一方に接続するが他方には接続せず、
前記第１領域と、前記第２および第３領域の他方とを電気的に接続する工程と、前記第４領域と、前記第５および第６領域の他方とを電気的に接続する工程を更に備えていることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記第１イオン注入を行う工程のイオン種として、Ｇｅ、Ｆ、Ｎ、Ｃ、Ｂ、Ｐ、Ａｓ、Ａｒ、Ｓｉのいずれかを用いることを特徴とする請求項１乃至１４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ゲート長が３０ｎｍ以下の極微細ＭＯＳＦＥＴを実現するための構造として、従来の平面型トランジスタに代わって、短チャネル効果を抑制することの可能なナノワイヤ型チャネルトランジスタ（ナノワイヤトランジスタ）が期待されている（非特許文献１）。このナノワイヤトランジスタは、シリコン基板と、このシリコン基板上に形成された埋め込み酸化膜と、この埋め込み酸化膜上に形成されたチャネル領域となる１つ以上の板状のシリコンからなるナノワイヤを含む半導体層と、ナノワイヤの側面と上面に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の両側（ゲート長方向）に形成されたゲート側壁と、チャネル領域を挟むようにナノワイヤおよび半導体層の幅広部に形成されたソース領域およびドレイン領域と、を備えている。ナノワイヤ中で、上部にゲート電極が形成されている領域がチャネル領域として動作する。チャネル領域は幅（ゲート幅方向の長さ）が３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造をしている。チャネル領域がゲート電極に覆われているため、ゲート電極の支配力が強く、短チャネル効果を抑制することができる。ナノワイヤトランジスタは、ナノワイヤの上面と両側面の計３面がチャネルとして動作するため、トライゲートトランジスタとも呼ばれる。
【０００３】
ナノワイヤトランジスタの製造においては、バルクシリコン基板ではなくＳＯＩ基板が用いられることが多い。これには主に２つの理由がある。一つは、ナノワイヤの加工を行う際、埋め込み酸化膜をエッチングのストッパーとして利用することができることである。もう一つは、チャネル領域の下部に絶縁体である埋め込み酸化膜が存在することによりソースとドレインとの間のオフ時のリーク電流を確実に抑制できるためである。しかし、ＳＯＩ基板はバルク基板に比べて高価であり、製造プロセス全体のコスト増大を招いてしまう。
【０００４】
この問題を解決するため、バルクシリコン基板上に多結晶シリコンからなるナノワイヤを有するナノワイヤトランジスタを作製することが検討されている（非特許文献２）。このナノワイヤトランジスタは、ＳＯＩ基板上に作製したナノワイヤトランジスタにおいて、１つ以上のナノワイヤを含む単結晶シリコンで構成されるＳＯＩ層が、１つ以上のナノワイヤを含む多結晶シリコン層に代わったものであり、多結晶シリコンのナノワイヤ中で、上部にゲート電極が形成されている領域がチャネル領域として動作する。しかし、多結晶シリコンは結晶粒界の影響で単結晶シリコンに比べて移動度が著しく劣るため、多結晶シリコンのナノワイヤトランジスタの性能はＳＯＩ基板上に作製したナノワイヤトランジスタに比べて遥かに低いという問題があった。また、多結晶シリコンのナノワイヤトランジスタにおいてはランダムな結晶粒界の影響で、デバイス間の特性ばらつきが非常に大きいという問題があった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】J. Chen et al., “Experimental study of mobility in [110]- and [100]-directed multiple silicon nanowire GAA MOSFETs on (100) SOI ,” Dig. VLSI Symp. Tech., pp. 32-33 (2008).
【非特許文献２】S. D. Suk et al., “Characteristics of sub 5nm tri-gate nanowire MOSFETs with single and poly Si channels in SOI structure,” Dig. VLSI Symp. Tech., pp. 142-143 (2009).
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、高性能でかつばらつきの少ないナノワイヤトランジスタを備えた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態の半導体装置は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に設けられ、第１領域と前記第１領域よりも幅の広い第２および第３領域とを有しこれらの第２および第３領域の少なくとも一方が前記第１領域に接続するように構成された第１半導体層と、前記第１半導体層の上面に設けられるマスクと、を形成する工程と、前記マスクを用いて、第１半導体層の前記第１領域の側面にイオン注入を行う第１イオン注入を行う工程と、前記イオン注入を行った後に、第１熱処理を行う工程と、前記マスクを除去した後、前記第１半導体層の前記第１領域の少なくとも側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の、前記第２および第３領域側の側面に絶縁体のゲート側壁を形成する工程と、少なくとも前記第１半導体層の前記第２および第３領域に第２イオン注入を行う工程と、を備えていることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による半導体装置の上面図。
【図２】第１実施形態による半導体装置のゲート長方向における断面図。
【図３】第１実施形態による半導体装置のゲート幅方向における断面図。
【図４】第１実施形態による半導体装置の製造工程を示す断面図。
【図５】第１実施形態による半導体装置の製造工程を示す上面図。
【図６】第１実施形態による半導体装置の製造工程を示す断面図。
【図７】第１実施形態による半導体装置の製造工程を示す断面図。
【図８】第１実施形態による半導体装置の製造工程を示す上面図。
【図９】第１実施形態におけるナノワイヤ領域の多結晶化を説明する上面図。
【図１０】図１０（ａ）、１０（ｂ）は多結晶シリコンのナノワイヤトランジスタに関するドレイン電流分布の測定結果を示す図。
【図１１】図１１（ａ）、１１（ｂ）は多結晶シリコンのナノワイヤトランジスタに関するＳ値分布の測定結果を示す図。
【図１２】第２実施形態による半導体装置の上面図。
【図１３】第２実施形態による半導体装置を図１２に示す切断面Ａ−Ａで切断した断面図。
【図１４】第２実施形態による半導体装置を図１２に示す切断面Ｂ−Ｂで切断した断面図。
【図１５】第２実施形態による半導体装置を図１２に示す切断面Ｃ−Ｃで切断した断面図。
【図１６】第２実施形態による半導体装置の製造工程を示す断面図。
【図１７】第２実施形態による半導体装置の製造工程を示す上面図。
【図１８】第２実施形態による半導体装置の製造工程を示す断面図。
【図１９】第２実施形態による半導体装置の製造工程を示す断面図。
【図２０】第３実施形態による半導体装置の製造工程を示す上面図。
【図２１】第３実施形態による半導体装置の製造工程を示す断面図。
【図２２】第３実施形態による半導体装置の製造工程を示す断面図。
【図２３】第３実施形態による半導体装置の製造工程を示す上面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態について説明する。
【００１０】
（第１実施形態）
第１実施形態による半導体装置について図１乃至図３を参照して説明する。この実施形態の半導体装置は、多結晶シリコンのナノワイヤトランジスタ（以下、ナノワイヤトランジスタともいう）を備えている。このナノワイヤトランジスタの平面図を図１に示し、図１に示す切断面Ａ−Ａで切断した場合の断面図を図２に示し、図１に示す切断面Ｂ−Ｂで切断した場合の断面図を図３に示す。なお、断面Ａ−Ａはゲート長方向の断面を示し、断面Ｂ−Ｂはゲート幅方向の断面を示す。
【００１１】
このナノワイヤトランジスタは、シリコン基板１上に設けられた酸化膜２と、この酸化膜２上に設けられた多結晶シリコン層４とを備えている。この多結晶シリコン層４は、チャネル領域を含む１つ以上の板状のナノワイヤ領域３と、このナノワイヤ領域３の両側に形成されたソース領域８およびドレイン領域９とを有している。なお、図１においては、ナノワイヤ領域３は３個設けられ、これらのナノワイヤ領域３はそれぞれソース領域８およびドレイン領域９に接続されている。すなわち、ソース領域８およびドレイン領域９はこれらのナノワイヤ領域３の共通のソース領域およびドレイン領域となっている。そして、各ナノワイヤ領域３の、ソース領域８からドレイン領域９に向かう方向に沿った側面と上面の一部を覆うようにゲート絶縁膜５が設けられ、このゲート絶縁膜５を覆うようにゲート電極６が設けられている。このゲート電極６の、ソース領域側およびドレイン領域側の側部に絶縁体からなるゲート側壁７が設けられている。なお、ナノワイヤ領域３の外側で、ゲート側壁７およびゲート電極６で覆われていない領域は酸化膜２が露出している。
【００１２】
このように構成されたナノワイヤトランジスタにおいては、ナノワイヤ領域３の、上部にゲート電極が形成されている領域がチャネル領域として動作する。チャネル領域は幅、すなわちゲート幅方向の長さが３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造（ナノワイヤ構造）を有している。多結晶シリコンからなるナノワイヤ領域３は、後述するように、非晶質化のための斜方から不純物のイオン注入が行われ、この斜方からのイオン注入時に注入された不純物イオンを多量に有している。このため、その含有する不純物イオンの密度（単位体積当たりの不純物イオンの含有量）は、多結晶シリコン層４における非ナノワイヤ領域（ナノワイヤ領域以外の領域）に含有されるイオン密度よりも大きい。
【００１３】
次に、第１実施形態による半導体装置の製造方法について、図４乃至図９を参照して説明する。
【００１４】
まず、図４に示すように、バルクシリコン基板１上に、酸化膜２、非晶質シリコン層１２、およびハードマスク層１３を、この順序で形成する。非晶質シリコン層１２の厚さは３ｎｍ〜４０ｎｍ程度である。なお、非晶質シリコン層１２の代わりに多結晶シリコン層を形成してもよい。この場合、後述する第一回目の熱処理が不要となる。
【００１５】
続いて、図５および図６に示すように、公知のリソグラフィ技術を用いてハードマスク層１３をパターニングしてハードマスク１３ａを形成し、このハードマスク１３ａを用いて非晶質シリコン層１２をエッチングする。図５はエッチング後の上面図を示し、図６は図５に示す切断面Ｃ−Ｃで切断した断面図を示す。このエッチングにより、非晶質シリコン層１２は、ゲート幅方向に狭くなった複数のナノワイヤ領域と、これらのナノワイヤ領域の両側にこれらのナノワイヤ領域に接続する幅の広い領域と、を有する非晶質シリコン層１２ａとなる。なお、非晶質シリコン層１２ａは、図５においては、ハードマスク１３ａに隠れて見えない状態となっている。すなわち、ハードマスク１３ａの下には非晶質シリコン層１２ａが存在している。板状の非晶質シリコン層のナノワイヤ領域の幅は３ｎｍ〜２５ｎｍ程度である。ハードマスク層の材料としてはシリコン酸化膜、シリコン窒化膜などを用いることができる。
【００１６】
次に、第一回目の熱処理を行い、非晶質シリコン層１２ａの結晶化を行い、多結晶シリコン層を形成する。この第一回目の熱処理は、図４に示す非晶質シリコン層１２を形成し、ハードマスク層１３を形成する工程の直後に行ってもよい。熱処理条件としては、熱拡散炉での熱処理の場合、温度が４００℃〜１２００℃、窒素雰囲気、時間は数ｍｓ〜数十時間であることが好ましいが、レーザーアニールによって結晶化を行ってもよい。この第一回目の熱処理では、ナノワイヤ領域の結晶粒はランダムに形成された核から結晶成長されるため、小さな結晶粒のままである。
【００１７】
続いて、図７に示すように、斜め上方から、すなわちナノワイヤ領域に接続する幅の広い領域の一方の領域から他方の領域に向かう方向に対して傾くとともにナノワイヤ領域の上面の法線に対して０度より大きく９０度未満の角度で多結晶シリコン層に不純物イオンを注入する。多結晶シリコンからなるナノワイヤ領域３は、ハードマスク１３ａに上面を覆われているが、側面から不純物イオンがほぼ全体に注入されるため非晶質化される。一方、ソース領域８およびドレイン領域９となる領域は、幅が広い。このため、側面から注入された不純物イオンは、ソース領域８およびドレイン領域９となる領域の端のみに注入される。しかし、ソース領域８およびドレイン領域９となる領域の大部分は上面がハードマスク１３ａに覆われているため、不純物イオンは注入されない。そのため、ソース領域８およびドレイン領域９となる領域の端以外の大部分は非晶質化されない。この状態におけるナノワイヤ領域３と、ソース領域８およびドレイン領域９となる領域を上面から見た場合を図８に示す。ナノワイヤ領域３は全体が非晶質化されて、注入された不純物イオンを多く含んでいる。これに対して、ソース領域８およびドレイン領域９となる領域１５は、端部２１、２２が非晶質化され、これらの端部２１、２２は注入された不純物イオンを多く含んでいる。しかし、領域１５においては、端部２１、２２以外の領域にはほとんど不純物イオンが注入されないため、ナノワイヤ領域３、ソース領域８およびドレイン領域となる領域１５の端部２１、２２に比べて不純物のイオン濃度（単位体積当たりの不純物イオンの含有量）は低い。そして、ソース領域８およびドレイン領域９となる領域１５は、ナノワイヤ領域３に比べて体積的に非常に大きな領域であるため、注入された不純物イオンの平均濃度は、ナノワイヤ領域３に比べて低い。
【００１８】
なお、非晶質化のための不純物イオン種としては、例えばＧｅ、Ｆ、Ｎ、Ｃ、Ｂ、Ｐ、Ａｓ、Ａｒ、Ｓｉが挙げられる。注入条件としては、ナノワイヤ領域３の全体が非晶質化される条件であれば良く、例えば、不純物イオン種としてＧｅ、注入角度が３０度、加速エネルギーが１０ｋｅＶ、イオン濃度が１×１０１５ｃｍ−２の条件が挙げられる。
【００１９】
次に、第二回目の熱処理を行い、非晶質化されたナノワイヤ領域３の結晶化を行う。ソース領域８およびドレイン領域９となる領域の大部分は結晶化されたままなので、ナノワイヤ領域３の結晶化に関しては、ソース領域８およびドレイン領域９となる領域１５の結晶を種とした結晶成長の方が、ナノワイヤ領域３の中でランダムに核が形成されて結晶成長する場合よりも早く進行する。この結果、ナノワイヤ領域３はソース領域８およびドレイン領域９となる領域１５の結晶を種として結晶成長するので、結晶は図９の矢印に示す方向に従って成長する。このため、ナノワイヤ領域３においては、第一回目の熱処理後に比べて結晶粒が拡大される。
【００２０】
続いて、ハードマスク１３ａを除去した後、ナノワイヤ領域３の側面と上面にゲート絶縁膜５を形成する。ここで、ゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜が用いられる。
【００２１】
続いて、ゲート絶縁膜５の上にゲート電極膜（図示せず）を形成し、さらにゲート電極膜上にゲート電極パターニング用マスク（図示せず）を形成し、このマスクを用いて、ゲート電極膜、ゲート絶縁膜をパターニングし、ゲート電極６形成する（図１乃至図３参照）。このパターニングにより、ナノワイヤ領域３の一部の領域にゲート電極６とゲート絶縁膜５が残される。しかし、ナノワイヤ領域３の他の領域と、ソース領域８およびドレイン領域となる領域におけるゲート電極６およびゲート絶縁膜５が除去され、それらの領域が露出する。ゲート電極としては、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、またはＴａＣ、あるいはポリＳｉと金属の積層膜が用いられる。
【００２２】
次に、ゲート電極６の両側にゲート側壁７を形成する。ゲート側壁７の材料としては酸化膜、窒化膜あるいは酸化膜と窒化膜の積層膜などを用いることができる。続いて、露出している、ナノワイヤ領域３の他の領域と、ソース領域８およびドレイン領域９となる領域とに不純物のイオン注入を行い、ゲート側壁７の両側にソース領域８およびドレイン領域９を形成する。したがって、ナノワイヤ領域３の他の領域にも不純物のイオン注入が行われ、ナノワイヤ領域３の他の領域もソース領域およびドレイン領域の一部となる。なお、このイオン注入の前あるいは後に、ソース領域８およびドレイン領域９となる領域上に厚さ数十ｎｍのシリコン層をエピタキシャル成長し、寄生抵抗の低減を図ってもよい。
【００２３】
以後、通常のトランジスタの製造工程を行うことにより多結晶シリコンのナノワイヤトランジスタが完成する。
【００２４】
なお、上述の説明においては、多結晶からなるナノワイヤ領域３の側面と上面にゲート絶縁膜５を形成するトライゲート構造を想定したが、ナノワイヤ領域３の側面のみにゲート絶縁膜５を形成するＦｉｎ型ＦＥＴ構造、あるいはナノワイヤ領域３の上面および側面だけでなく下面にもゲート絶縁膜５を形成するゲートオールアラウンド構造を採用してもよい。
【００２５】
Ｆｉｎ型ＦＥＴ構造の製造方法としては、ナノワイヤ領域３の上部にハードマスク１３ａを残した状態でゲート絶縁膜を形成した後は、上述の製造方法と同じ工程を行う。ゲートアラウンド構造の製造方法としては、ナノワイヤ領域３の下部の酸化膜２をフッ酸処理により除去し、その後ゲート絶縁膜を形成し、これ以降は、上述の製造方法と同じ工程を行う。
【００２６】
以上説明したように、第１実施形態の半導体装置の製造方法によれば、多結晶からなるナノワイヤ領域、すなわちチャネル領域の結晶粒を拡大することができるため、ナノワイヤトランジスタの移動度及びオン電流を大きく向上させることができる。
【００２７】
ここで、上述した製造方法によって製造されたナノワイヤトランジスタの性能向上を確認するために行った実験について述べる。上述の製造方法により、ナノワイヤ領域３の幅が約２１ｎｍ、ナノワイヤ領域３の高さ（多結晶シリコン層の厚さ）が約２３ｎｍの多結晶シリコンナノワイヤトランジスタを作製した。バルクシリコン基板１上に形成した酸化膜２の厚さは１００ｎｍ、非晶質シリコン層の結晶化用熱処理は第一回目、第二回目ともに温度８５０℃、窒素雰囲気で１時間行った。非晶質化のための斜方からのイオン注入はＧｅイオンを加速電圧１０ｋｅＶの注入エネルギーで１×１０１５ｃｍ−２の濃度でシリコン基板１と垂直方向から３０度の傾きで行った。非晶質化のための斜方からのイオン注入をした試料と、イオン注入しない試料を用意し、トランジスタの電気特性への影響を調べた。
【００２８】
非晶質化のための不純物イオン注入の有無によるナノワイヤトランジスタのドレイン電流の累積度数分布の変化を測定した結果を図１０（ａ）、１０（ｂ）に示す。なお、図１０（ａ）は、ｎ型ナノワイヤトランジスタの測定結果を示し、図１０（ｂ）はｐ型ナノワイヤトランジスタの測定結果を示す。測定したデバイスのゲート長は２００ｎｍ、ナノワイヤの幅は２１ｎｍである。ドレイン電圧は１０ｍＶとし、ゲート電圧が３Ｖのときのドレイン電流の値を測定した。
【００２９】
非晶質化のために斜方からの不純物のイオン注入と、ソース領域およびドレイン領域を種としたナノワイヤ領域３の結晶成長を行うことにより、ドレイン電流は平均としてｎ型トランジスタが約２２％、ｐ型トランジスタが約６％増加している。すなわち、ｎ型トランジスタ、ｐ型トランジスタともにドレイン電流が増加している。
【００３０】
トランジスタの性能を向上させるには、ゲートに高い電圧を印加したときのドレイン電流（オン電流）を増加させるだけでなく、ゲートに電圧を印加しないときのドレイン電流（オフ電流）を低下させることも重要である。高いオン電流を保ちながらオフ電流を抑制するには、ゲート電圧を印加したときのドレイン電流の立ち上がりを急峻にすることが重要である。ドレイン電流の立ち上りの急峻さを示す指標となるのがＳ値（サブスレショルドファクタ）である。Ｓ値が小さいほど電流の立ち上りが急峻であり、オフ電流が抑制できる。図１１（ａ）、１１（ｂ）に、非晶質化イオン注入の有無によるナノワイヤトランジスタのＳ値の累積度数分布の変化を測定した結果を示す。なお、図１１（ａ）は、ｎ型ナノワイヤトランジスタの測定結果を示し、図１１（ｂ）はｐ型ナノワイヤトランジスタの測定結果を示す。非晶質化のための斜方からのイオン注入を行うことにより、ｎ型トランジスタ、ｐ型トランジスタともにＳ値が減少している。
【００３１】
一般に、多結晶シリコンのトランジスタの電流値およびＳ値は、結晶粒界に存在するトラップへの電荷捕獲により劣化する、すなわち電流値の減少およびＳ値の増加が生じるとされる。したがって、非晶質化のための斜方からの不純物のイオン注入とソース領域およびドレイン領域の結晶を種としたナノワイヤ領域の結晶成長によって電流値の増加およびＳ値の減少は、結晶粒界中のトラップ密度が低下する、あるいは結晶粒界自体の数が減少する（すなわち結晶粒のサイズが拡大する）ことを示唆する。
【００３２】
また、結晶粒界中のトラップ密度の低下、あるいは結晶粒界自体の数の減少によりデバイス間の特性ばらつきを抑制することができる。
【００３３】
以上説明したように、第１実施形態によれば、オン電流を向上させ、オフ電流を低減させ、Ｓ値を減少させ、デバイス間の特性ばらつきを抑制することを実現することができる。また、第１実施形態においては、バルク基板を用いているため、ＳＯＩ基板を用いて作製した単結晶シリコンのナノワイヤトランジスタに比べてコストは大幅に削減できる。なお、本実施形態においては、ナノワイヤ領域、ソース領域およびドレイン領域はＳｉ層であったが、Ｇｅ層、ＳｉＣ層、またはＳｉＧｅ層を用いてもよい。
【００３４】
（第２実施形態）
第２実施形態による半導体装置を図１２乃至図１５に示す。この第２実施形態の半導体装置は、多結晶シリコンのナノワイヤトランジスタを備えている。このナノワイヤトランジスタの平面図を図１２に示し、図１２に示す切断面Ａ−Ａで切断した場合の断面図を図１３に示し、図１２に示す切断面Ｂ−Ｂで切断した場合の断面図を図１４に示し、図１２に示す切断面Ｃ−Ｃで切断した場合の断面図を図１５に示す。なお、断面Ａ−Ａはゲート長方向の断面を示し、断面Ｂ−Ｂはゲート幅方向の断面を示す。
【００３５】
本実施形態は、第１実施形態において、多結晶シリコン層を２つ以上積層した構造を有している。すなわち、ナノワイヤ領域が絶縁膜（酸化膜）を挟んで２つ以上積層された構造を有している。
【００３６】
第２実施形態のナノワイヤトランジスタは、シリコン基板１上に設けられた酸化膜２と、この酸化膜２上に設けられた多結晶シリコン層４ａと、多結晶シリコン層４ａ上に設けられた酸化膜１６と、この酸化膜１６上に設けられた多結晶シリコン層４ｂと、を備えている。
【００３７】
多結晶シリコン層４ａは、チャネル領域を含む１つ以上の板状のナノワイヤ領域３ａと、このナノワイヤ領域３ａの両側に形成されたソース領域８ａおよびドレイン領域９ａとを有している。なお、図１２においては、ナノワイヤ領域３ａは３個設けられ、これらのナノワイヤ領域３ａはそれぞれソース領域８ａおよびドレイン領域９ａに接続されている。すなわち、ソース領域８ａおよびドレイン領域９ａはこれらのナノワイヤ領域３ａの共通のソース領域およびドレイン領域となっている。
【００３８】
また、多結晶シリコン層４ｂは、チャネル領域を含む１つ以上の板状のナノワイヤ領域３ｂと、このナノワイヤ領域３ｂの両側に形成されたソース領域８ｂおよびドレイン領域９ｂとを有している。なお、図１２においては、ナノワイヤ領域３ｂは３個設けられ、これらのナノワイヤ領域３ｂはそれぞれソース領域８ｂおよびドレイン領域９ｂに接続されている。すなわち、ソース領域８ｂおよびドレイン領域９ｂはこれらのナノワイヤ領域３ｂの共通のソース領域およびドレイン領域となっている。なお、ナノワイヤ領域３ｂ、ソース領域４ｂ、およびドレイン領域４ｂはそれぞれ、ナノワイヤ領域３ａ、ソース領域４ａ、およびドレイン領域４ａの直上に位置するように設けられている。
【００３９】
そして、各ナノワイヤ領域３ａのソース領域８ａからドレイン領域９ａに向かう方向に沿った側面と、各ナノワイヤ領域３ｂのソース領域８ｂからドレイン領域９ｂに向かう方向に沿った側面と、各ナノワイヤ領域３ｂの上面とにゲート絶縁膜５が設けられ（図１４参照）、このゲート絶縁膜５を覆うようにゲート電極６が設けられている。このゲート電極６の、ソース領域側およびドレイン領域側の側部に絶縁体からなるゲート側壁７が設けられている（図１３、図１４参照）。
【００４０】
そして、ナノワイヤ領域３ａ、３ｂにおける、ゲート側壁７およびゲート電極６で覆われていない領域のそれぞれの側面にまたがるとともに、ソース領域８ａ、８ｂのナノワイヤ領域側のそれぞれの側面にまたがるように、エピタキシャル成長されたシリコン層１８が設けられている（図１２、図１５参照）。また、同様に、ドレイン領域９ａ、９ｂのナノワイヤ領域側のそれぞれの側面にまたがるように、エピタキシャル成長されたシリコン層１８が設けられている（図１２、図１５参照）。このエピタキシャルシリコン層１８によって、上下のソース領域８ａ、８ｂが電気的に接続されるとともに、上下のドレイン領域９ａ、９ｂが電気的に接続される。なお、エピタキシャル成長されたシリコン層１８は、ナノワイヤ領域３ｂの上面と、ソース領域８ｂおよびドレイン領域９ｂの上面も覆っている（図１５参照）。
【００４１】
このように構成されたナノワイヤトランジスタにおいては、ナノワイヤ領域３ａ、３ｂの、上部にゲート電極が形成されている領域がチャネル領域として動作する。各ナノワイヤ領域におけるチャネル領域は、幅（ゲート幅方向の長さ）が３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造（ナノワイヤ構造）を有している。そして第１実施形態の場合と同様に、多結晶シリコン層４ａのナノワイヤ領域３ａと、多結晶シリコン層４ｂのナノワイヤ領域３ｂとは非晶質化のための斜方からの不純物のイオン注入時に注入される不純物イオンを多量に有しており、その含有する不純物のイオン密度は、多結晶シリコン層４ａと多結晶シリコン層４ｂの非ナノワイヤ領域に含有する不純物のイオン密度よりも大きい。
【００４２】
次に、第２実施形態による半導体装置の製造方法について図１６乃至図１９を参照して説明する。
【００４３】
まず、図１６に示すように、バルクシリコン基板１上に、酸化膜２、非晶質シリコン層１２、酸化膜１６、非晶質シリコン層１９、およびハードマスク層１３を、この順序で形成する。非晶質シリコン層１２および非晶質シリコン層１９の厚さは３ｎｍ〜４０ｎｍ程度である。なお、非晶質シリコン層の代わりに多結晶シリコン層を形成しても良い。この場合、後述する第一回目の熱処理が不要となる。
【００４４】
続いて、図１７および図１８に示すように、公知のリソグラフィ技術を用いてハードマスク層１３をパターニングしてハードマスク１３ａを形成し、このハードマスク１３ａを用いて非晶質シリコン層１９、酸化膜１６、非晶質シリコン層１２をエッチングする。図１７はエッチング後の上面図を示し、図１８は図１７に示す切断面Ｄ−Ｄで切断した断面図を示す。このエッチングにより、非晶質シリコン層１２および非晶質シリコン層１９はそれぞれ、ゲート幅方向に狭くなった複数のナノワイヤ領域３ａ、３ｂと、これらのナノワイヤ領域３ａ、３ｂの両側にこれらのナノワイヤ領域に接続する幅の広い領域と、を有する非晶質シリコン層１２ａおよび非晶質シリコン層１９ａとなる。また、上記エッチングにより、酸化膜１６はパターニングされた酸化膜１６ａとなる。なお、非晶質シリコン層１２ａおよび非晶質シリコン層１９ａは、図１７においては、ハードマスク１３ａに隠れて見えない状態となっている。ナノワイヤ領域３ａ、３ｂのそれぞれの幅は３ｎｍ〜２５ｎｍ程度である。ハードマスク１３ａとしてはシリコン酸化膜、シリコン窒化膜などを用いることができる。
【００４５】
次に、第一回目の熱処理を施し、非晶質シリコン層１２ａ、非晶質シリコン層１９ａの結晶化を行い、多結晶シリコン層を形成する。この第一回目の熱処理は、図１６に示す非晶質シリコン層１２および非晶質シリコン層１９を形成し、ハードマスク層１３を形成する工程の直後に行ってもよい。熱処理条件としては、温度が４００℃〜１２００℃、窒素雰囲気、時間が数ｍｓ〜数十時間であることが好ましいが、レーザーアニールによる結晶化を行ってよい。この第一回目の熱処理では、ナノワイヤ領域３ａとナノワイヤ領域３ｂの結晶粒はランダムに形成された核から結晶成長されるため、小さな結晶粒のままである。
【００４６】
続いて、図１９に示すように、斜め上方から、すなわちナノワイヤ領域に接続する幅の広い領域の一方の領域から他方の領域に向かう方向に対して傾くとともにナノワイヤ領域の上面の法線に対して０度より大きく９０度未満の角度で多結晶シリコン層に不純物イオンを注入する。多結晶シリコンからなるナノワイヤ領域３ａ、３ｂは、それぞれハードマスク層１３ａ、酸化膜１６ａに上面を覆われているが、側面から不純物イオンがほぼ全体に注入されるため非晶質化される。一方、下段の多結晶シリコンからなるソース領域８ａおよびドレイン領域９ａとなる領域と、上段の多結晶シリコンからなるソース領域８ｂおよびドレイン領域９ｂとなる領域は、幅が広い。このため、第１実施形態で説明したと同様に、側面から注入された不純物イオンはソース領域およびドレイン領域となる領域の端のみに注入される。しかし、ソース領域およびドレイン領域となる領域の大部分はハードマスク１３ａ、酸化膜１６ａに覆われているため、不純物イオンが注入されない。そのため、第１実施形態で説明したと同様に、多結晶シリコンからなるソース領域８ａおよびドレイン領域９ａとなる領域と、多結晶シリコンからなるソース領域８ｂおよびドレイン領域９ｂとなる領域の大部分とは、非晶質化されない。したがって、第１実施形態で説明したと同様に、ソース領域およびドレイン領域となる領域は、注入された不純物イオンの平均濃度は、ナノワイヤ領域に比べて低い。
【００４７】
非晶質化のための不純物イオン種としてはＧｅ、Ｆ、Ｎ、Ｃ、Ｂ、Ｐ、Ａｓ、Ａｒ、Ｓｉが例として挙げられる。注入条件としては、ナノワイヤ領域の全体が非晶質化される条件であればよく、例えば、不純物イオン種としてＧｅ、注入角度が３０度、加速エネルギーが１０ｋｅＶ、イオン濃度が１×１０１５ｃｍ−２の条件が挙げられる。
【００４８】
次に、第二回目の熱処理を行い、非晶質化されたナノワイヤ領域３ａ、３ｂの結晶化を行う。ソース領域８ａ、８ｂおよびドレイン領域９ａ、９ｂの大部分は結晶化されたままなので、ナノワイヤ領域３ａ、３ｂの結晶化はソース領域８ａ、８ｂおよびドレイン領域９ａ、９ｂの結晶を種とした結晶成長の方が、ナノワイヤ領域３ａ、３ｂの中でランダムに核を形成、結晶成長するよりも早く進行する。この結果、第１実施形態で説明した図９に示すように、ナノワイヤ領域３ａ、３ｂはソース領域８ａ、８ｂおよびドレイン領域９ａ、９ｂの結晶を種として結晶成長するため結晶粒が拡大される。
【００４９】
続いてハードマスク１３ａを除去した後、ナノワイヤ領域３ａの側面と、ナノワイヤ領域３ｂの側面と上面にゲート絶縁膜５を形成する。ここでゲート絶縁膜５としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜が用いられる。
【００５０】
続いて、ゲート絶縁膜５の上にゲート電極６を形成し、さらにゲート電極６上にゲート電極パターニング用のマスクを形成し、このマスクを用いて、ゲート電極、ゲート絶縁膜をパターニングし、ゲート電極６を形成する（図１２乃至図１４参照）。このパターニングにより、ナノワイヤ領域３ｂ、３ａの一部の領域にゲート電極６と、ゲート絶縁膜５が残される。ゲート電極としては、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、またはＴａＣ、あるいはポリＳｉと金属の積層膜を用いることができる。
【００５１】
次に、ハードマスク１３ａを除去した後、ゲート電極６の両側にゲート側壁７を形成する。ゲート側壁の材料としては酸化膜、窒化膜あるいは酸化膜と窒化膜の積層膜などを用いることができる。
【００５２】
次に、ゲート側壁７の外側の領域、すなわち、ゲート電極６に覆われていないナノワイヤ領域およびソース領域およびドレイン領域となる領域に、厚さが数十ｎｍのシリコン層１８をエピタキシャル成長で形成する。これにより、上下のソース領域８ａ、８ｂとなる領域が電気的に接続されるとともに、上下のドレイン領域９ａ、９ｂとなる領域が電気的に接続される。なお、シリコン層１８として、不純物をドープしたシリコン層をエピタキシャル成長により形成すれば、後述するイオン注入工程を省略してソース領域およびドレイン領域を形成することも可能である。また、エピタキシャル成長を行わずに、配線工程で上下のソース領域８ａ、８ｂとなる領域を電気的に接続するとともに、上下のドレイン領域９ａ、９ｂとなる領域を電気的に接続するようにしてもよい。
【００５３】
次に、ゲート電極６に覆われていないナノワイヤ領域およびソース領域およびドレイン領域となる領域ならびにエピタキシャル成長で形成したシリコン層１８にイオン注入を行い、ソース領域８ａ、８ｂおよびドレイン領域９ａ、９ｂを形成する。
【００５４】
以後、通常のトランジスタ製造工程を行うことにより多結晶シリコンのナノワイヤトランジスタが完成する。
【００５５】
なお、上述の説明においては、２層の多結晶シリコン層を想定していたが、３層以上の多結晶シリコン層の間に絶縁膜を挟んで積層した構造を有する場合でも、同様の製造方法によって作製可能である。
【００５６】
第２実施形態によれば、第１実施形態と同様に、多結晶シリコンからなるナノワイヤ領域の結晶粒を拡大することが可能となるため、ナノワイヤトランジスタの移動度およびオン電流を大きく向上させることができる。
【００５７】
また、第２実施形態によれば、第１実施形態と同様に、多結晶シリコンからなるナノワイヤ領域における結晶粒界中のトラップ密度が低下させること、あるいは結晶粒が拡大することにより、ｎ型ナノワイヤトランジスタおよびｐ型ナノワイヤトランジスタのＳ値が低下し、オフ電流を減少させることができるとともに特性のデバイス間のばらつきを低減することができる。
【００５８】
また、第２実施形態によれば、多結晶シリコン層を積層方向に複数段積層するため、占有する基板の面積を増やすことなく、ナノワイヤトランジスタの電流量（性能）を増やすことができる。
【００５９】
第２実施形態では、バルク基板を用いているため、ＳＯＩ基板を用いて作製した単結晶シリコンのナノワイヤトランジスタに比べてコストを大幅に削減することができる。なお、本実施形態においては、ナノワイヤ領域、ソース領域およびドレイン領域はＳｉ層であったが、Ｇｅ層、ＳｉＣ層、またはＳｉＧｅ層を用いてもよい。
【００６０】
バルク基板上に単結晶シリコンゲルマニウム層と単結晶シリコン層を交互にエピタキシャル成長で形成して積層化し、後でシリコンゲルマニウム層を選択的に除去した領域にゲート電極を埋め込んで積層の単結晶シリコンのナノワイヤトランジスタを作製する手法も考えられるが、シリコンゲルマニウム層の選択除去のための工程が複雑化するとともに、ゲルマニウムのシリコンチャネル中への拡散による特性劣化（界面準位密度増大）などの問題がある。これに対して、第２実施形態では、製造工程がよりシンプルであり、かつゲルマニウムによる特性劣化も生じない。
【００６１】
第２実施形態で説明した製造方法は、大容量の積層ＮＡＮＤフラッシュメモリにも適用できる。この場合、読み出し電流の向上、オフリーク電流の低減、素子間のばらつきの低減が可能となる。
【００６２】
（第３実施形態）
第３実施形態の半導体装置について、図２０乃至図２３および図１を参照して説明する。
【００６３】
第１実施形態の半導体装置においては、ハードマスクを用いて非晶質シリコンをエッチングした後におけるナノワイヤ領域３の形状は、ソース領域８およびドレイン領域９のうちの両方の領域に接続する対称構造を有していた。
【００６４】
第３実施形態の半導体装置においては、ハードマスクを用いて非晶質シリコンをエッチングした後におけるナノワイヤ領域３の形状がソース領域８およびドレイン領域９のうちの一方の領域に接続する非対称構造を有している。この非対称構造においては、非晶質化後の熱処理によるナノワイヤ領域３の結晶成長は、ソース領域およびドレイン領域のうちの一方のみからの種結晶によって形成される。
【００６５】
以下、第３実施形態の半導体装置の製造方法について説明する。
【００６６】
まず、第１実施形態と同様に、図４に示すように、バルクシリコン基板１上に、酸化膜２、非晶質シリコン層１２、およびハードマスク層１３をこの順序で形成する。非晶質シリコン層１２の厚さは３ｎｍ〜４０ｎｍ程度である。なお、非晶質シリコン層の代わりに多結晶シリコン層を形成してもよい。
【００６７】
次に、図２０および図２１に示すように、公知のリソグラフィ技術を用いて、ハードマスク層１３をパターニングしてハードマスク１３ａを形成し、このハードマスク１３ａを用いて非晶質シリコン層１２をエッチングする。図２０はエッチング後の上面図を示し、図２１は図２０に示す切断面Ａ−Ａで切断した断面図を示す。このエッチングにより、非晶質シリコン層１２は、ゲート幅方向に狭くなった複数のナノワイヤ領域３と、ソース領域およびドレイン領域となる幅の広い領域とを有する非晶質シリコン層１２ａとなる。しかし、本実施形態において用いられるハードマスク１３ａは、図２０に示すように、複数のナノワイヤ領域となる領域は、ソース領域となる領域とは接続されるが、ドレイン領域となる領域とは接続されない平面形状を有している。このため、上記エッチングにより形成された複数のナノワイヤ領域３も、ソース領域となる領域とは接続されるが、ドレイン領域となる領域とは接続されない構造となる。なお、複数のナノワイヤ領域３はソース領域となる領域とは接続されないが、ドレイン領域となる領域とは接続される構造であってよい。図２０においては、ナノワイヤ領域３、ソース領域およびドレイン領域となる領域は、ともに、ハードマスク１３ａに隠れて見えない状態となっている。ナノワイヤ領域の幅は３ｎｍ〜２５ｎｍ程度である。ハードマスクとしてはシリコン酸化膜、シリコン窒化膜などを用いることができる。
【００６８】
続いて、第一回目の熱処理を行い、非晶質シリコン層１２ａの結晶化を行う。熱処理を行う工程は図７の段階でもよい。熱処理条件としては、例えば、温度が４００℃〜１２００℃、窒素雰囲気、時間が数ｍｓ〜数十時間であることが好ましいが、レーザーアニールによって結晶化を行ってもよい。ここではナノワイヤ領域３の結晶粒はランダムに形成された核から結晶成長されるため、小さな結晶粒のままである。
【００６９】
続いて、図２２に示すように、斜め上方から、すなわち上記幅の広い領域の一方の領域から他方の領域に向かう方向に対して傾くとともにナノワイヤ領域の上面の法線に対して０度より大きく９０度未満の角度でナノワイヤ領域３に不純物イオンを注入する。第１実施形態で説明したと同様に、ナノワイヤ領域３は、ハードマスク１３ａに上面を覆われているが、側面から不純物イオンがほぼ全体に注入されるため、非晶質化される。一方、ソース領域およびドレイン領域となる領域は幅が広いため、側面から注入された不純物イオンは、ソース領域およびドレイン領域となる領域の端のみに注入され、ソース領域およびドレイン領域となる領域の大部分はハードマスク１３ａに覆われているため、不純物イオン注入されない。そのため、ソース領域およびドレイン領域となる領域は、端以外の大部分は非晶質化されない。したがって、ソース領域およびドレイン領域となる領域は、注入された不純物イオンの平均濃度は、ナノワイヤ領域３に比べて低い。
【００７０】
非晶質化のための不純物イオン種としては、例えばＧｅ、Ｆ、Ｎ、Ｃ、Ｂ、Ｐ、Ａｓ、Ａｒ、Ｓｉが例として挙げられる。注入条件としては、ナノワイヤ領域３の全体が非晶質化される条件であればよく、例えば、不純物イオン種としてＧｅ、注入角度が３０度、加速エネルギーが１０ｋｅＶ、イオン濃度が１×１０１５ｃｍ−２の条件が挙げられる。
【００７１】
続いて、第二回目の熱処理を施し、非晶質化されたナノワイヤ領域３の結晶化を行う。ソース領域およびドレイン領域となる領域の大部分は結晶化されたままなので、本実施形態においては、ナノワイヤ領域３の結晶化はソース領域８の結晶を種とした結晶成長の方が、シリコンナノワイヤ４の中でランダムに核を形成、結晶成長するよりも早く進行する。この結果、図２３の矢印に示すように、ナノワイヤ領域３はソース領域８となる領域の結晶を種として結晶成長し、結晶粒のサイズが拡大される。
【００７２】
続いて、ハードマスク層１２を除去した後、ナノワイヤ領域３の側面と上面にゲート絶縁膜５を形成する。ここでゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜を用いることができる。
【００７３】
続いて、ゲート絶縁膜５の上にゲート電極６を形成し、さらにゲート電極６上にゲート電極パターニング用ハードマスク層（図示せず）を形成し、このマスクを用いて、ゲート電極、ゲート絶縁膜をパターニングしゲート電極６を形成する。このパターニングにより、ナノワイヤ領域３の一部の領域にゲート電極６とゲート絶縁膜５が残される。しかし、ナノワイヤ領域３の他の領域と、ソース領域８およびドレイン領域となる領域におけるゲート電極６およびゲート絶縁膜５が除去され、それらの領域が露出する。ゲート電極としては、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣ、あるいはポリＳｉと金属の積層膜が用いられる。
【００７４】
続いて、ゲート電極６の両側にゲート側壁７を形成する。ここで、ゲート側壁の材料としては酸化膜、窒化膜あるいは酸化膜と窒化膜の積層膜などを用いることができる。
【００７５】
次に、第２実施形態と同様に、ゲート側壁７の外側の領域、すなわち、ゲート電極６に覆われていないナノワイヤ領域およびソース領域およびドレイン領域となる領域に、厚さが数十ｎｍのシリコン層をエピタキシャル成長で形成する。これにより、ナノワイヤ領域３とドレイン領域９となる領域とが電気的に接続される。なお、シリコン層として、不純物をドープしたシリコン層をエピタキシャル成長により形成すれば、後述するイオン注入工程を省略してソース領域およびドレイン領域を形成することも可能である。また、エピタキシャル成長を行わずに、配線工程で、ナノワイヤ領域とドレイン領域９となる領域とを電気的に接続するようにしてもよい。
【００７６】
次に、ゲート側壁７の外側の領域、すなわち、ゲート電極６に覆われていないナノワイヤ領域と、ソース領域およびドレイン領域となる領域と、エピタキシャル成長で形成したシリコン層に、イオン注入を行い、ソース領域８およびドレイン領域９を形成する（図１参照）。
【００７７】
以後、通常のトランジスタ製造工程を行うことにより多結晶シリコンのナノワイヤトランジスタが完成する。
【００７８】
なお、上述の説明においては、多結晶からなるナノワイヤ領域３の側面と上面にゲート絶縁膜５を形成するトライゲート構造を想定したが、ナノワイヤ領域３の側面のみにゲート絶縁膜５を形成するＦｉｎ型ＦＥＴ構造、あるいはナノワイヤ領域３の上面および側面だけでなく下面にもゲート絶縁膜５を形成するゲートオールアラウンド構造を採用してもよい。
【００７９】
Ｆｉｎ型ＦＥＴ構造の製造方法としては、ナノワイヤ領域３の上部にハードマスク１３ａを残した状態でゲート絶縁膜を形成した後は、上述の製造方法と同じ工程を行う。ゲートアラウンド構造の製造方法としては、ナノワイヤ領域３の下部の酸化膜２をフッ酸処理により除去し、その後ゲート絶縁膜を形成し、これ以降は、上述の製造方法と同じ工程を行う。
【００８０】
以上説明したように、第１実施形態によれば、多結晶からなるナノワイヤ領域、すなわちチャネル領域の結晶粒を拡大することができるため、ナノワイヤトランジスタの移動度およびオン電流を大きく向上させることができる。
【００８１】
また、第３実施形態においては、ソース領域およびドレイン領域の一方のみから結晶成長するため、ソース領域とドレイン領域の双方向から結晶成長する場合に生じる中央付近の結晶粒界が生じない。
【００８２】
また、第３実施形態も、第１実施形態と同様に、オン電流を向上させ、オフ電流を低減させ、Ｓ値を減少させ、デバイス間の特性ばらつきを抑制することを実現することができる。また、第３実施形態においては、バルク基板を用いているため、ＳＯＩ基板を用いて作製した単結晶シリコンのナノワイヤトランジスタに比べてコストは大幅に削減できる。なお、第３実施形態においては、ナノワイヤ領域、ソース領域およびドレイン領域はＳｉ層であったが、Ｇｅ層、ＳｉＣ層、またはＳｉＧｅ層を用いてもよい。
【００８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８４】
１  シリコン基板
２  酸化膜
３  ナノワイヤ領域
３ａ  ナノワイヤ領域
３ｂ  ナノワイヤ領域
４  多結晶シリコン層
４ａ  多結晶シリコン層
４ｂ  多結晶シリコン層
５  ゲート絶縁膜
６  ゲート電極
７  ゲート側壁
８  ソース領域
８ａ  ソース領域
８ｂ  ソース領域
９  ドレイン領域
９ａ  ドレイン領域
９ｂ  ドレイン領域
１２  非晶質シリコン層
１２ａ  非晶質シリコン層
１３  ハードマスク層
１３ａ  ハードマスク
１６  酸化膜
１８  エピタキシャル成長で形成されたシリコン層
１９  非晶質シリコン層
１９ａ  非晶質シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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