(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に上面を有し、前記主表面より下の第１の深さに底面を有する活性半導体領域と、
前記活性半導体領域内に全てが配置される、チャネル領域、ソース領域及びドレイン領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）と、
前記活性半導体領域の前記底面の全面に接触するコラプスド酸化物の領域を含む誘電体の応力を発生するエレメントであって、
前記コラプスド酸化物の前記領域の上面が、前記底面の面積と同一の広がりを持つ面積を有し、前記ＰＦＥＴの前記チャネル領域に圧縮応力を加える、誘電体の応力を発生するエレメントと、
前記活性半導体領域を取り囲むトレンチ絶縁領域と、
前記トレンチ絶縁領域が、前記誘電体の応力を発生するエレメントに接触する複数の内壁と、
前記複数の内壁が、前記誘電体の応力を発生するエレメントの複数の端部に横方向に隣接し、
前記複数の端部において、前記誘電体の応力を発生するエレメントの底面の下に延びる鳥嘴状酸化物領域を更に含む、チップ。
【請求項２】
前記鳥嘴状酸化物領域が、前記活性半導体領域の前記複数の端部において、上方に向いた力を前記活性半導体領域に加える、請求項１に記載のチップ。
【請求項３】
前記鳥嘴状酸化物領域は第１の鳥嘴状酸化物領域であり、前記活性半導体領域の底面と前記誘電体の応力を発生するエレメントの上面との間に配置される第２の鳥嘴状酸化物領域を更に含む、請求項１に記載のチップ。
【請求項４】
前記第１及び第２の鳥嘴状酸化物領域が、前記活性半導体領域の前記複数の端部において、上方に向いた力を前記活性半導体領域に加える、請求項３に記載のチップ。
【請求項５】
電界効果トランジスタ（ＰＦＥＴ）デバイスを製造する方法であって、
個別多孔質半導体領域を、基板の活性半導体領域の底面より下に、前記底面が前記多孔質半導体領域に全面で接触するように形成するステップと、
コラプスド酸化物の領域を含む誘電体の応力を発生するエレメントを形成するように、前記多孔質半導体領域を酸化するステップと、
前記活性半導体領域内に全てが配置されるチャネル領域、ソース領域及びドレイン領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）を形成するステップと、
を含み、
前記誘電体の応力を発生するエレメントが、前記ＰＦＥＴの前記チャネル領域に圧縮応力を加え、
前記多孔質半導体領域を形成する前記ステップが、ｐ型ドーパントを前記基板のシリコン領域にマスクの開口部を通して注入するステップと、
前記多孔質シリコン領域を形成するように、フッ化水素の存在下で前記基板に陽極酸化電流を供給するステップと、
水素の存在下で前記基板をベーキングするステップとを含む、ＰＦＥＴを製造する方法。
【請求項６】
前記領域に注入する前記ステップが実行される際に、前記半導体基板の前記領域は、前記活性半導体領域の前記底面の下にある、請求項５に記載のＰＦＥＴを製造する方法。
【請求項７】
前記誘電体の応力を発生するエレメントの境界は、前記マスクの前記開口部によってフォトリソグラフィで規定される、請求項６に記載のＰＦＥＴを製造する方法。
【請求項８】
電界効果トランジスタ（ＰＦＥＴ）デバイスを製造する方法であって、
個別多孔質半導体領域を、基板の活性半導体領域の底面より下に、前記底面が前記多孔質半導体領域に全面で接触するように形成するステップと、
コラプスド酸化物の領域を含む誘電体の応力を発生するエレメントを形成するように、前記多孔質半導体領域を酸化するステップと、
前記活性半導体領域内に全てが配置されるチャネル領域、ソース領域及びドレイン領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）を形成するステップと、
を含み、
前記誘電体の応力を発生するエレメントが、前記ＰＦＥＴの前記チャネル領域に圧縮応力を加え、
前記複数の端部において前記誘電体の応力を発生するエレメントの底面の下に延び、前記活性半導体領域の前記複数の端部において上方に向いた力を前記活性半導体領域に加える、鳥嘴状酸化物領域を形成するステップを更に含む、ＰＦＥＴを製造する方法。
【請求項９】
前記鳥嘴状酸化物領域は第１の鳥嘴状酸化物領域であり、前記複数の端部において、前記活性半導体領域の底面と前記誘電体の応力を発生するエレメントの上面との間に、第２の鳥嘴状酸化物領域を形成するステップを更に含み、前記第１及び第２の鳥嘴状酸化物領域が、前記活性半導体領域の前記複数の端部において上方に向いた力を前記活性半導体領域に加える、請求項８に記載のＰＦＥＴを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその加工に関する。より具体的には、本発明は、応力を発生する誘電体エレメントを有する半導体デバイス及びそれの作成方法に関する。
【背景技術】
【０００２】
トランジスタの性能を高めるために、圧縮応力又は引張応力を幾つかの型のトランジスタに加えることができる。特に、ｐ型電界効果トランジスタ（ＰＦＥＴ）の性能は、縦方向の(電流の流れの方向に)圧縮応力をチャネル領域に加えることによって改善される。他方、ｎ型電界効果トランジスタ（ＮＦＥＴ）の性能は、縦方向の引張応力をチャネル領域に加えることによって改善される。
【０００３】
こうしたトランジスタに圧縮応力又は引張応力を与えるために、種々の構造体が提案されている。幾つかの場合には、トランジスタに有益な応力を加えるために、ＮＦＥＴ又はＰＦＥＴの近傍に１つ又はそれ以上の応力を発生するエレメントを備えることが提案されている。例えば、同一出願人による米国特許公報第２００４／０１１３１７４号では、ＮＦＥＴ又はＰＦＥＴを収容する活性半導体領域の外端部における絶縁領域中に、応力を発生する誘電体エレメントを埋め込む方法が説明されている。このような場合、応力を発生する誘電体エレメントと絶縁領域とは融合される。効率を上げる一方で、これらの絶縁−応力発生要素は、応力印加機能、絶縁機能、及びそれらを製造するのに必要な加工法に関する潜在的に矛盾する要求を、すべて同時に満たすような設計点に到達することを要求する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、既知の技術によれば、ＮＦＥＴ又はＰＦＥＴに応力を加えるために用いられる応力を発生する誘電体エレメントは、絶縁領域が配置される位置に制約される。こうした制約を克服するために、更に改良された構造体及び加工法が待ち望まれていることは明らかである。
【課題を解決するための手段】
【０００５】
本発明の１つの態様によれば、ＰＦＥＴのソース、ドレイン及びチャネル領域が配置される活性半導体領域の底面の下全面に存在する独立した応力を発生する誘電体エレメントを有する構造体によって、圧縮応力がＰＦＥＴのチャネル領域に加えられる。特に、応力を発生する誘電体エレメントは、活性半導体領域の底面の全面に接触するコラプスド（collapsed）酸化物の領域を含み、それゆえ底面の面積と同一の広がりを持つ面積を有する。応力を発生する誘電体エレメントの端部にある鳥嘴状酸化物領域が、応力を発生する誘電体エレメントの端部において上向きの力を加え、ＰＦＥＴのチャネル領域に圧縮応力を与える。
【０００６】
本発明の特定の態様により、活性半導体領域が、半導体基板の主表面に上面を有し、主表面より下の第１の深さに底面を有するチップが提供されることが好ましい。活性半導体領域内に全てが配置されるチャネル領域、ソース領域及びドレイン領域を含むｐ型電界効果トランジスタ（ＰＦＥＴ）が提供される。活性半導体領域の底面の下全面に存在する独立した応力を発生する誘電体エレメントによって、圧縮応力がＰＦＥＴのチャネル領域に加えられる。特に、応力を発生する誘電体エレメントは、活性半導体領域の底面の全面に接触するコラプスド酸化物の領域を含み、それゆえ底面の面積と同一の広がりを持つ面積を有する。
【発明を実施するための最良の形態】
【０００７】
ここで説明される本発明の実施形態によれば、活性半導体領域が半導体基板の主表面に上面を有し、主表面より下の第１の深さに底面を有するチップ即ち半導体チップが提供される。活性半導体領域内に全てが配置される、チャネル領域、ソース領域及びドレイン領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）が提供される。活性半導体領域の底面の下全面に存在する独立した応力を発生する誘電体エレメントによって、圧縮応力がＰＦＥＴのチャネル領域に加えられる。特に、応力を発生する誘電体エレメントは、活性半導体領域の底面の全面に接触するコラプスド酸化物の領域を含み、それゆえ底面の面積と同一の広がりを持つ面積を有する。
【０００８】
図１は、本発明の１つの実施形態によるＰＦＥＴ１０を示す断面図である。図２はＰＦＥＴ１０の対応する平面図を与え、図１の図は、図２の線１−１に沿って縦方向に描かれている。図３は、図２の線３−３を通るＰＦＥＴ１０の横方向の別の断面図を与える。これらの図に示されるように、ＰＦＥＴは、ソース領域１２と、ドレイン領域１６と、ソース及びドレイン領域の間のチャネル領域１４とを有する。拡張部及び／又はハロー領域２６、２８を、ソース領域及びドレイン領域が、それぞれ、チャネル領域と接する箇所に設けても良い。ゲート導電体３６は、ゲート誘電体３７で間隔を空けられて、チャネル領域１４の上に重なる。ゲート導電体は、典型的には、ドープされた半導体、金属又は導電性の金属化合物を含む。ゲート誘電体は、酸化物及び／又は窒化物、或いは酸化物と窒化物の組み合わせを含むことが好ましい。半導体基板が基本的にシリコンから成る場合、ゲート誘電体は二酸化ケイ素を含むことが好ましい。特定の実施形態においては、ゲート誘電体は、強誘電体、ペロブスカイト型材料、チタン酸ジルコニウム鉛及び類似物を例とする高誘電率材料の任意の１つ又は幾つかを含む。誘電体スペーサ３８は、ゲート導電体３６の壁３９と接触して配置されることが好ましく、こうしたスペーサは、ソース、ドレイン及びチャネル領域の位置を規定するために用いられる注入工程から以後残存している。
【０００９】
ソース、ドレイン及びチャネル領域は、半導体基板の活性半導体領域１８に配置される。図１を詳しく参照すると、活性半導体領域１８は、半導体基板１５の主表面２０に上面を有する。底面２２は、上面から下に活性半導体領域の厚さ２４によって規定される深さに配置される。図２において最も良く分かるように、活性半導体領域１８は、トレンチ絶縁領域３０によって境界付けられる。
【００１０】
更に図１を参照すると、トレンチ絶縁領域３０は、「浅いトレンチ絶縁（ＳＴＩ）」型であることが好ましく、その用語は通常、堆積に先立って形成されたトレンチに誘電体材料を堆積することによって形成される絶縁領域を指すのに用いられ、そのトレンチは典型的には半導体基板の主表面２０から約０．５ミクロンまでの深さを有する。深さに関わらず、「浅いトレンチ絶縁」領域という用語は、基板の活性半導体領域を、ＳＴＩの遠隔側面に配置された基板の１つ又はそれ以上の他の領域との相互作用から絶縁するのに十分な深さを有するような誘電体構造体を指すこともできる。
【００１１】
ＳＴＩ領域３０は、好ましくは半導体基板１５の少なくとも実質的に垂直な方向２７に立ち上がる壁を有する。しかしながら、壁は垂直線に対して角度を持って立ち上がってもよい。活性半導体領域の端部３２と３４は、ＰＦＥＴの縦方向２５において間隔を空けられ、トレンチ絶縁領域の壁の位置によって規定されるが、ここで縦方向とはトランジスタのソース領域とドレイン領域の間の電流の流れの方向である。図１に示されるように、活性半導体領域の端部３２、３４におけるトレンチ絶縁領域の壁の内側に、誘電体スペーサ３５が設けられることが好ましい。スペーサは、シリコン酸化物以外の誘電体材料を含むことが好ましい。より好ましくは、トレンチ絶縁領域３０が基本的に二酸化ケイ素から成る場合には、スペーサ３５は基本的に窒化ケイ素から成る。
【００１２】
図１に更に示されるように、独立した応力を発生する誘電体エレメント４０は、活性半導体領域１８の底面２２の下全面に存在して接触する。つまり、活性半導体領域の底面全体が応力を発生する誘電体エレメント４０に接触することが好ましい。結果として、応力を発生する誘電体エレメント４０の上面４２は、活性半導体領域の底面２２の面積と同じ広がりを持つ面積を有する。応力を発生する誘電体エレメント４０は、「コラプスド酸化物」の領域を含むが、その領域は活性半導体領域に含まれる半導体の酸化物を含むことが好ましい。「コラプスド」という用語は、半導体材料により当初形成される領域よりも、製造後結果として生じる領域の体積が多少小さい体積を占有することが好ましい故に用いられる。活性半導体領域と同様に、応力を発生する誘電体エレメント４０は、ＳＴＩ領域３０の壁によって境界付けられ、この壁は、トランジスタの縦方向２５に間隔を空けられた応力を発生する誘電体エレメントの端部４４と４６を規定する。更に、応力を発生する誘電体エレメント４０は、その上面４２と、基板のバルク半導体領域１５に接触する底面４５との間の有限の厚さ４３を有する。
【００１３】
スペーサ３５は、半導体基板の主表面２０から応力を発生する誘電体エレメントの上面４２のわずかだけ下にまで延びることが好ましい。特定の好ましい実施例においては、活性半導体領域の底面から主表面までの厚さ２４は、約５０ナノメートル（nｍ）と２００ナノメートル（nｍ）の間であることが好ましく、応力を発生する誘電体エレメント４０の厚さ４３は、約５０ナノメートル（nｍ）と５００ナノメートル（nｍ）の間であることが好ましく、約５０ナノメートル（nｍ）と２００ナノメートル（nｍ）の間であることがより好ましい。
【００１４】
縦方向に沿った断面図(図１)及び横方向に沿った断面図(図３)に更に示されるように、鳥嘴状の酸化物領域５０は、ＳＴＩ領域３０の壁から横方向に、コラプスド酸化物の応力を発生するエレメント４０の下側で内部へ、ＰＦＥＴのチャネル領域１４の下にある応力を発生するエレメント４０の中央部分に向かって延びる。鳥嘴状酸化物領域は、応力を発生する誘電体エレメント４０の端部から内側に向かって延び、端部４４、４６からより遠くへ延びるほどより薄くなり、典型的には応力を発生する誘電体エレメントの下の位置で終わるまで延びる。応力を発生する誘電体エレメントの一方の端部４４から延びる鳥嘴状酸化物領域の先端は、反対側の端部４６から延びる鳥嘴状酸化物領域の先端には接触しないことが好ましい。このような形態においては、鳥嘴状酸化物領域は、端部４４、４６では有限の厚さを有し、先端を越えた活性半導体領域の下には存在しない。しかしながら、先端が接触しないことは所定の必要条件ではない。
【００１５】
鳥嘴状酸化物領域５０がもたらす１つの効果は、コラプスド酸化物の応力を発生するエレメント４０の底面が、その端部４４、４６において、ＳＴＩ領域に対してより高くなる傾向があり、端部４４、４６からより離れた点において、底面がより低く沈降する傾向をもつということである。具体的には、底面４５が半導体基板のバルク領域１５に直接に接触する範囲内で底面がＳＴＩ領域に接触したとする場合に比べて、底面は、応力を発生するエレメント４０の端部４４、４６においてＳＴＩ領域の壁に沿ったより高い点でＳＴＩ領域に接する。従って、鳥嘴状酸化物５０の効果は、コラプスド酸化物領域４０の底面４５を、その端部４４、４６でのみ支持することである。言い換えると、コラプスド酸化物領域の上面４２は、鳥嘴状領域で間接的に支持されて、端部３２、３４において活性半導体領域１８に上向きの力を与える。
【００１６】
鳥嘴状酸化物領域によって加えられた上向きの力は、活性半導体領域の端部３２、３４に存在する。しかしながら、こうした力は、活性半導体領域の中央部分、或いは端部から十分に離れた他の位置には存在しない。結果として、端部３２、３４における上方に向いた力の正味の効果は、端部３２、３４において活性半導体領域の上面を上方へ「屈曲させる」即ち反らせることである。この差動的な上方への屈曲が、ＰＦＥＴのチャネル領域１４に圧縮応力を加える。
【００１７】
ここで図４乃至図７を参照しながら、ＰＦＥＴ１０（図１乃至図３）の製造方法を説明する。こうした方法は、同一出願人による、Ｃｈｏｅ他の米国特許公報第２００５／００６７２９４号において説明されているのと同様の工程を利用する。Ｃｈｏｅ他によると、シリコン基板の１つの領域が注入され、シリコン・オン・インシュレータ（ＳＯＩ）基板の埋め込み酸化物層を形成するように処理される。多孔質のシリコン領域が、ｐ型ドーパント(例えばＧａ、Ａｌ、Ｂ及びＢＦ２)のイオン注入及びその後の陽極酸化によって形成される。次に、この多孔質シリコン領域は、酸化されて埋め込み酸化物層を形成する。
【００１８】
本発明の方法においては、Ｃｈｏｅ他と同様の工程が用いられるが、ＳＯＩ基板の埋め込み酸化物層を形成するためにではない。むしろ、本発明の方法では、トレンチ絶縁領域３０の壁と壁の間に延びる独立した埋め込み誘電体の応力を発生するエレメント４０(図１)が形成され、その中で上記の鳥嘴状酸化物領域５０が、トランジスタのチャネル領域に加わる圧縮応力を引き起す。
【００１９】
図４に示されるように、この方法においては、例えばフォトレジストのマスキング層２００がパターン形成され、基板２１５の主表面２０７の下にある埋め込み領域２０２にｐ型ドーパントを注入されて、ｐ型ドープ・ポケット領域が形成される。ドーパント濃度は、約１×１０１９ｃｍ−３から約５×１０２０ｃｍ−３或いはそれ以上の範囲にすることができる。しかしながら、いずれの場合でも、得られるホウ素の濃度は極めて高くなくてはならず、即ち、単結晶シリコン中の通常のｐ型ドーパント濃度よりも１桁又はそれ以上高くなくてはならない。ドーパントは、基本的には、ホウ素（Ｂ）又はフッ化ホウ素（ＢＦ２）から成ることが好ましいが、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）を代わりに用いることもできる。半導体基板内にイオンが注入される深さが、応力を発生する誘電体エレメントの厚さ及び主表面２０７から下の深さを決定する。つまり、注入の深さは、注入が実施されるエネルギーによって選択される。この注入は、フォトリソグラフィでパターン形成されたマスキング層を通して実行されるので、フォトリソグラフィ工程が、注入領域の端部２０３の位置を規定する。これらの端部２０３は、注入領域の水平方向に向いた上部表面２０１から離れる方向に延びる。
【００２０】
その後、マスキング層２００は剥離され、半導体基板は陽極酸化処理を受けて、ｐ型ドープ・ポケット領域が埋め込み多孔質半導体領域に変わる。ポケット領域は、陽極酸化処理の結果、多孔質半導体領域となる。
【００２１】
陽極酸化処理工程は、以下の通りである。好ましくは基本的にシリコンから成り、埋め込みｐ型注入ポケット領域を有する半導体基板２１５が、白金電極と共に、フッ化水素（ＨＦ）の溶液を含む電解槽中に置かれる又は好ましくは沈められる。半導体基板２１５は電流電源の正極に接続され、白金電極は、その電流電源の負極に接続され、正極に接続された電流電源と導電性伝達で接続される。電流電源は陽極酸化電流を、半導体基板と陽極酸化処理工程を制御するＨＦ溶液とに供給する。陽極酸化電流の存在下で、ＨＦ溶液は、直ちに単結晶半導体（シリコン）を通って、より高濃度のｐ型ドーパントのポケット領域にまで拡散する。
【００２２】
より高ドーパント濃度のポケット領域において、ＨＦ溶液は高度にドープされたｐ型シリコンと反応し、図５に示されるように、多孔質シリコンのポケット領域２０５を形成する。このステップは、以下に説明するように、付加的なマスキング層２０８を形成する前に実行される。陽極酸化電流は、この処理の結果生じる多孔質シリコン領域２０５の多孔度、又は密度に依存して、１ｍＡ／ｃｍ２から１００ｍＡ／ｃｍ２までの範囲とする。シリコン内のホウ素又は他のｐ型ドーパントの濃度、及び、陽極酸化電流の大きさの両方は、多孔度を制御するのに用いることができる。つまり、これらのパラメータは、各々の埋め込みポケット領域内の残存物であるシリコンの質量をその領域の体積で割って計量される、埋め込みポケット領域の密度を制御する。例えば、低多孔度領域、つまり比較的高密度の領域は、もとのシリコン基板の密度の約４４％より大きな密度を有する。他方では、高多孔度領域、つまり比較的低密度の領域は、もとのシリコン基板の密度の約４４％より小さな密度を有する。この場合、埋め込み多孔質シリコン領域２０５は高い多孔度を有することが必要で、それにより、その後の酸化によってその体積が収縮して、上記のようなコラプスド酸化物の応力を発生するエレメント４０となる(図１)。
【００２３】
陽極酸化の後、次に基板は水素ベーキング処理をされて、シリコン内に残留する注入されたホウ素の大部分が除去される。この段階でシリコン基板から高濃度のホウ素を取り除くことが必要であるが、これは、トランジスタのさまざまにドープされた領域、即ち、チャネル領域、ソース領域、ドレイン領域、ハロー領域及び/又は拡張領域をその後に規定するために用いる工程を、こうした高濃度が妨げることを回避するためである。水素ベーキングは、約摂氏８００度（Ｃ）から１０００度Ｃまでの範囲の温度で、約３０秒から３０分までの範囲の時間実施される。
【００２４】
陽極酸化及びベーキング後処理の後、元のポケット領域と一般的には少なくとも同一の広がりを持つ位置に、多孔質シリコンの領域が残る。多孔質シリコン領域は、多数のボイドを含む領域である。電子顕微鏡で見ると、多孔質シリコン領域はスポンジ又は発泡材料に似た外観をもち、残存シリコン材料の構造体を連結して互いに支持し合う多数のボイドを有する。
【００２５】
次に、図５に示されるように、例えば窒化ケイ素パッドのようなパターン形成されたハード・マスク材料等のもう一つのマスキング層２０８が、基板の主表面２０７の上に堆積され、パターン形成されて、開口部２０９が形成される。マスクをパターン形成する工程は、開口部を通して露出される半導体基板２１５の範囲が、埋め込み多孔質半導体領域２０５と重なるように実行される。言い換えれば、ハード・マスク層２０８の端部２２０は、基板２１５の中を下方に延びて、示されるように位置２２２において埋め込み多孔質半導体領域２０５と重なる。これらの端部を重ねることは、後に続く処理において、埋め込み多孔質半導体領域が酸化されることを確実にするために重要である。
【００２６】
図６に示されるように、次に基板２１５は、このマスキング層２０８を用いて、好ましくは反応性イオン・エッチンッグ（ＲＩＥ）等の異方性の垂直エッチング工程によって、パターン形成される。こうしたエッチング工程の結果、基板の中を下方へ延びる周囲トレンチ（ｐｅｒｉｍｅｔｒａｌ  ｔｒｅｎｃｈｅｓ）２１０が形成される。このエッチング工程は、トレンチ２１０が埋め込み多孔質半導体領域２０５の上面２４２の少し下の深さに達したときに中断される。その後、トレンチ２１０の垂直壁に沿って延びる誘電体スペーサ３５が形成されるが、これらのスペーサは、窒化ケイ素又は他の窒化物など、二酸化ケイ素(又は他の酸化物)に対して優先的にエッチングすることができる材料を含み、逆もまた同様である。
【００２７】
次に、ひとたび誘電体スペーサ３５が所定の位置にできると、トレンチ２１０の底面２５５が埋め込み多孔質半導体領域２０５の底面２４５より下の深さに達するまで、垂直エッチング工程が続けられる。露出された多孔質シリコン領域２０５は、次に酸化処理を受ける。酸化処理は、一般的には「熱」又は「局所」酸化と呼ばれ、分子状、原子状、又は水蒸気等の化合物状であってもよい酸素源が、トレンチ内の露出された半導体材料に与えられるような酸化処理であることが好ましい。この条件は、所望の量の酸化が起こるまで高温のチャンバ内で維持される。酸化は、埋め込み多孔質半導体領域２０５の端部２４４、２４６から横向きに内側方向２４８、２４９に進行する。酸化処理の結果、埋め込み誘電体の応力を発生するエレメント４０が形成される(図１及び図３)。更に、この酸化処理中に、埋め込み多孔質半導体領域の底面２４５と端部２４４、２４６との交差部に、鳥嘴状の酸化物領域５０が形成される。こうした酸化処理の間、以前に形成された誘電体スペーサ３５は、活性半導体領域１８の側壁３２、３４が酸化されるのを防ぐ。
【００２８】
再び図１を参照すると、その後、トレンチ２１０はシリコンの酸化物（例えば二酸化ケイ素）等の誘電体材料で充填され、ＳＴＩ領域３０が形成される。誘電体充填物は、高密度プラズマ（ＨＤＰ）技術、及び／又は、例えば、テトラエチルオルトシリケート（ＴＥＯＳ）の前駆物質の堆積形成を伴い得る低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）等を含む、他の化学気相堆積（ＣＶＤ）技術によって堆積される。
【００２９】
その後、当業者には既知の工程により、ゲート導電体３６、誘電体スペーサ３８、及び、随意の拡張領域及び／又はハロー領域２６、２８を含むソース及びドレイン領域１２、１６が形成されて、ＰＦＥＴ１０が完成する（図１乃至図３）。
【００３０】
上述の実施形態の１つの変形においては、構造体が有する鳥嘴状酸化物領域は、鳥嘴状酸化物領域５０だけではない。図１及び図３を参照すると、こうした変形においては、そこに示される領域５０と同様の上部の鳥嘴状酸化物領域（図示せず）が、応力を発生する誘電体エレメントの上面４２と活性半導体領域１８の底面２２との間に配置される。これらの第２の（上部の）鳥嘴状酸化物領域は、第１の鳥嘴状酸化物領域５０と協働して、活性半導体領域の端部において活性半導体領域に上向きの力を加える。
【００３１】
第２の鳥嘴状酸化物領域は、第１の鳥嘴状酸化物領域５０と同様の形状及び広がりを有する。第１の鳥嘴状酸化物領域５０と同様に、第２の鳥嘴状酸化物領域は、応力を発生する誘電体エレメント４０の端部から内側に延び、端部４４、４６から遠くへ延びるほど薄くなり、典型的には活性半導体領域の下の位置で終るまで延びる。応力を発生する誘電体エレメントの一方の端部４４から延びる鳥嘴状酸化物領域の先端は、反対側の端部４６から延びる鳥嘴状酸化物領域の先端に接触しないことが好ましい。このような形態においては、鳥嘴状酸化物領域は、端部４４、４６では有限の厚さを有し、先端を越えた活性半導体領域の下には存在しない。しかしながら、先端が接触しないことは所定の必要条件ではない。
【００３２】
第１及び第２の両方の鳥嘴状酸化物領域を有するＰＦＥＴを製造するためには、上述の工程が以下の様に変更される。図６を参照すると、トレンチ２１０がエッチングされる際に、エッチング工程は、トレンチが埋め込み多孔質シリコン領域２０５の上面２４２のちょうど上の深さに達したときに停止される。次に、スペーサがトレンチの側壁の内側に形成される。この場合、上述の実施形態とは違って、これらのスペーサは、埋め込み多孔質シリコン領域の端部２４４、２４６（図７）と上面２４２との交差部を覆わない。しかしながら、スペーサは、活性半導体領域の上面に近接した位置では、活性半導体領域の端部を覆う。
【００３３】
その後、トレンチの側壁に沿った所定の位置のスペーサを伴って、トレンチが最終的な深さ、即ち、好ましくは埋め込み多孔質シリコン領域の底面２４５（図７）より下に達するまで、ＲＩＥ等の工程を用いて垂直方向のエッチングが実行される。酸化が実行されると、ここで説明された上部の鳥嘴状酸化物領域に加えて、下部の鳥嘴状酸化物領域５０の両方が形成される。既に述べたように、酸化ステップの間、上部の鳥嘴状酸化物領域の位置の上方で、スペーサは、活性半導体領域が端部３２、３４（図１）で酸化されるのを防御する。
【００３４】
本発明は、その特定の好ましい実施形態に従って説明されてきたが、上記の添付の特許請求の範囲によってのみ限定される本発明の真の範囲及び精神から逸脱することなく加えることのできる多くの変更及び拡張を、当業者は理解するであろう。
【図面の簡単な説明】
【００３５】
【図１】本発明の１つの実施形態によるＰＦＥＴを示す縦方向の断面図である。
【図２】図１に示されるＰＦＥＴの対応する平面図である。
【図３】図１に示されるＰＦＥＴの対応する横方向の断面図である。
【図４】図１乃至図３に示されるＰＦＥＴを製造する方法における１つの段階を示す断面図である。
【図５】図１乃至図３に示されるＰＦＥＴを製造する方法における次の段階を示す断面図である。
【図６】図１乃至図３に示されるＰＦＥＴを製造する方法における更に後の段階を示す断面図である。
【図７】図１乃至図３に示されるＰＦＥＴを製造する方法における更に後の段階を示す断面図である。
【符号の説明】
【００３６】
１０：ＰＥＦＴ
１２：ソース領域
１４：チャネル領域
１５、２１５：半導体基板
１６：ドレイン領域
１８：活性半導体領域
２４、４３：厚さ
２５：縦方向
２７：垂直方向
２６、２８：ハロー領域
３０：トレンチ絶縁領域
３２、３４、４４、４６、２０３、２２０：端部
３５：スペーサ
３６：ゲート導電体
３７：ゲート誘電体
４０：応力を発生するエレメント
５０：鳥嘴状酸化物領域
２００、２０８：マスキング層
２０５：埋め込み多孔質シリコン領域
２１０：トレンチ
【図１】
0005137384.tif 000002
【図２】
0005137384.tif 000003
【図３】
0005137384.tif 000004
【図４】
0005137384.tif 000005
【図５】
0005137384.tif 000006
【図６】
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【図７】
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