(57)【特許請求の範囲】
【請求項１】
内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、
前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、
前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、
前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、
前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、
前記静電チャック手段と前記電源手段とを制御する制御手段とを備え、
前記制御手段は、前記静電チャック手段を制御して以下の式（１）を満たすように前記被処理基板温度Ｔｓを調整した後に前記放電電圧を印加する、
マグネトロンスパッタ成膜装置。
Ｔｓ＝Ｔ０−ａ・Ｌ１・Ｔ０／Ｌ：式（１）
初期設定温度Ｔ０（℃）、定数ａ、ターゲット使用可能電力量Ｌ（ｋＷｈ）
【請求項２】
内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、
前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、
前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、
前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、
前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、
前記静電チャック手段と前記電源手段とを制御する制御手段とにより被処理基板に薄膜
を形成する半導体装置の製造方法であって、
前記制御手段において、
前記静電チャック手段を制御して以下の式（１）を満たすように前記被処理基板温度Ｔｓを調整し、
前記電源手段を制御して前記放電電圧を印加する、
半導体装置の製造方法。
Ｔｓ＝Ｔ０−ａ・Ｌ１・Ｔ０／Ｌ：式（１）
初期設定温度Ｔ０（℃）、定数ａ、ターゲット使用可能電力量Ｌ（ｋＷｈ）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置の製造に用いるマグネトロンスパッタ成膜装置、及び半導体装置の製造方法に関する。特に誘電体が強誘電体膜からなる強誘電体キャパシタを有する半導体装置の製造に適用して好適である。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存することが求められている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。低電圧、かつ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜に自発分極特性を有する強誘電体膜を用いた強誘電体メモリ（ＦｅＲＡＭ、Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が盛んに研究開発されている。
【０００３】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、一対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても自発分極が残る。また、印加電圧の極性が反転されると自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。強誘電体メモリは高速な動作が可能であり、消費電力が低く、書き込み／読み出しの耐久性が優れている等の特徴がある。
【０００４】
ＦｅＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同様、スイッチングトランジスタとキャパシタとからなるメモリセル構造を有しており、キャパシタの誘電体層に強誘電体材料が用いられている。強誘電体材料には、例えばチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）（通称、ＰＺＴ）が用いられる。こ
のようなＦｅＲＡＭの強誘電体キャパシタは、例えば、スパッタ法等により下部電極層、強誘電体層、上部電極層を積層上に堆積させることで形成される。ここで、強誘電体層を形成する際には、ＰＺＴを堆積させた後、アモルファス状態にある強誘電体材料を結晶化するための所定条件のアニール処理が施される。
【０００５】
一般的に、スパッタ半導体装置は、基板の上に成膜する膜質が均一であることが要求される。例えば、特許文献１では基板内での膜質（比抵抗、組成比、不純物濃度など）のバラつきを抑えるため、スパッタのターゲットのエロージョン領域の大きさの変化に対応し、エロージョン領域の大きいときはスパッタ電力を大きくし、エロージョン領域が小さいときはスパッタ電力を小さく制御することが提案されている。また、特許文献２には、ターゲット表面と磁石との距離を可変させることにより、磁界を変化させてスパッタリングする装置が提案されている。また、特許文献３、及び特許文献４には、ターゲットの積算使用量をスパッタ電力の全積算電力量で算出し、算出した積算電力量を元にターゲットの使用開始から使用終了までのスパッタ放電の放電電圧を調整することで最適なスパッタリングを行うことが提案されている。また、特許文献５には、ターゲットの背面に揺動式マグネトロン磁気回路を備え、ターゲット表面におけるノジュールの形成を低減し、これによりターゲット表面を初期状態に戻す必要性をなくし、装置の稼働率を高めて生産性を向上させる技術が提案されている。また、特許文献６には、ターゲットセルバイアス電圧でシャッタ開閉タイミング制御装置が提案されている。また、特許文献７には、複数のターゲットをスパッタすることにより、基板上にＰＺＴ膜を形成する技術が提案されている。特許文献８には、基板にＲＦ電圧を印加し、基板ＤＣバイアス電位を―５〜―３０Ｖ、基板温度３５０℃以上の温度でＢａＴｉＯ3エピ歪格子膜を形成する技術が提案されている
。また、特許文献９には、ターゲットと基板との距離Ｌ、スパッタガス圧力Ｐ、ターゲットセルフバイアスＶｄｃを所定の条件にすることでエピ歪膜をスパッタリングにより成膜すること技術が提案されている。また、特許文献１０には、第１の電源と第２の電源とでプラズマの電離状態を補正し、成膜する膜の厚さ、及びターゲットのエロージョンの深さが均一になるようにする技術が提案されている。また特許文献１１には、基板ホルダをターゲットに対し自公転させ、これによりスパッタリングの際のスパッタ原子の基板面への入射角等を変化させることで均一に成膜する技術が提案されている。
【特許文献１】特開平５−２６３２３６号公報
【特許文献２】特開平５−１３２７７１号公報
【特許文献３】特開２００２−２９４４４４号公報
【特許文献４】特開２００１−１５８９６０号公報
【特許文献５】特開２０００−３４５３３５号公報
【特許文献６】特公平７−１１６６０２号公報
【特許文献７】特許第２６８８８７２号公報
【特許文献８】特開２００１−２７０７９５号公報
【特許文献９】特開２００１−１８９３１３号公報
【特許文献１０】特許第３１２２４２１号公報
【特許文献１１】特許第３５２６３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
キャパシタの強誘電体膜の組成や厚さは、キャパシタの電気的特性やＦｅＲＡＭデバイスの歩留まりに大きな影響を与える。スパッタ成膜装置を改良した結果、現在ではターゲットのエロージョンの進行度に関わらず、均一な膜厚及び組成からなる強誘電体膜が成膜可能なまでに至っている。しかし、均一な膜厚及び組成の強誘電体膜が形成可能となった現在においても、スパッタリングの際にターゲットのエロージョンが極度に進行していると、ＦｅＲＡＭデバイスの歩留まりが急速に低下してしまう。なお、スパッタのターゲットは、放電電力の積算電力量の増加に比例して、エロージョン領域が拡大する。図１９は、放電電力の積算電力量が７００ｋＷｈに達した場合のターゲット（使用前の厚さ５ｍｍ）のエロージョン状態の測定結果を示している。図１９において示すように、ターゲットの周辺及び中心は、あまりスパッタされないので、４ｍｍ程度の厚さを残している。一方、スパッタ量が多いところ（同心円状）は、０．８ｍｍの厚さにまでエロージョンが進行している。
【０００７】
ターゲットのエロージョンは、強誘電体膜の結晶性、キャパシタのスイッチング電荷量、リーク電流、キャパシタの耐工程劣化、デバイスの歩留まりに大きな影響を与える。そのメカニズムは次のように考えられる。図２０は、スパッタチャンバー内における成膜のイメージを示す。一般的に、スパッタリングは、イオンのもつ運動エネルギによってターゲット物質をはじき飛ばすので、蒸発機構に依存する真空蒸着法と比較し、化合物における組成のずれは少ないものと考えられている。スパッタされた粒子の大部分は中性の原子状の形で基板まで輸送されると考えられるが、一部はイオン化している。通常、放電空間のプラズマ領域は周辺部から中心部に向かう弱い電界が形成されている。このため、電荷を有する粒子は電界を通過する際、中心部に向かう力が作用することになる。従って、イオン化ポテンシャルの大きな原子（電荷の多い原子）ほど中心部に集まりやすいことになる。また、輸送過程において異なったスパッタ原子が衝突すれば、質量の小さな原子のほうが大きく散乱される。しかし、マグネトロンスパッタのようにターゲットに平行な磁束を形成すれば、上記の問題を解消でき、ほぼ均一な膜厚さ及び組成を得ることが可能となる。
【０００８】
図２１は、エロージョンがあるターゲットの原子運動のイメージを示す。マグネトロン
スパッタでは、侵食領域（エロージョン）の真上部分がイオンの衝撃を受け、他の部分とは異なった特性の膜になる。つまり、ターゲットのエロージョン部でスパッタされた原子はエロージョンの無いときとは異なる運動エネルギ、角度を持ってウェーハ上に付着する。エロージョンの無いターゲットでスパッタリングした場合、スパッタされる原子の持つエネルギ分布（運動エネルギや運動方向）は均衡になる。このため、スパッタリングにより堆積するＰＺＴは、短距離秩序性を有するアモルファスの状態や、微結晶の状態で堆積することになる。しかし、エロージョンの有るターゲットでスパッタリングした場合、スパッタされる原子の持つエネルギ分布は不均衡になる。このため、スパッタリングにより堆積するＰＺＴは、短距離秩序性すら有さない状態で堆積することになる。その比較を図２２（スパッタ原子が整列している状態）と図２３（スパッタ原子が整列していない状態）に示す。図２２に示すように、短距離秩序性を有する状態でスパッタ原子が堆積すると、その後の熱処理により結晶化されるＰＺＴの結晶性が良好になる。一方、図２３に示すように、短距離秩序性を有さない状態でスパッタ原子が堆積すると、その後の熱処理により結晶化されるＰＺＴの結晶性が良好にならない。
【０００９】
そこで本発明は、エロージョンの進行したターゲットによりスパッタリングしても良好な結晶性を有する強誘電体膜を形成し、歩留まりを向上させる技術を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明は上記の課題を解決するために、以下の手段を採用した。すなわち、本発明は、マグネトロンスパッタ成膜装置であって、内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、減圧成膜室内に収容された被処理基板を静電吸着により保持し、かつ保持している被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、静電チャック手段によって保持されている被処理基板に対峙するようにして配設され、かつ放電によって被処理基板に高周波マグネトロンスパッタするためのターゲットと、減圧成膜室内に放電ガスを供給し、かつ減圧成膜室内の圧力を調整可能なガス供給手段と、被処理基板とターゲットとの間に放電電圧を印加し、かつターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、静電チャック手段と電源手段とを制御する制御手段とを備え、制御手段は、静電チャック手段を制御して以下の式（１）を満たすように被処理基板温度Ｔｓを調整した後に放電電圧を印加することとした。
Ｔｓ＝Ｔ０−ａ・Ｌ１・Ｔ０／Ｌ：式（１）
初期設定温度Ｔ０（℃）、定数ａ、ターゲット使用可能電力量Ｌ（ｋＷｈ）
【００１１】
上記のマグネトロンスパッタ成膜装置においては、保持している被処理基板の温度を調整することが可能な静電チャック手段と、被処理基板とターゲットとの間に放電電圧を印加し、かつターゲットがそれまでに放電した電気の累積の積算電力量を計測する電源手段と、静電チャック手段と電源手段とを制御する制御手段とが設けられている。従って、制御手段によってターゲットがそれまでに放電した電気の積算電力量に応じて静電チャック手段を制御し、被処理基板の温度を調整することが可能である。
【００１２】
スパッタリングは、ターゲットにエロージョンが有る状態と無い状態とで、スパッタされる原子が被処理基板に付着する際の運動エネルギや運動方向が異なる。ターゲット表面が凹形状のエロージョンを有する状態になると、ターゲット表面が平面の状態の時に比べ、ターゲットと被処理基板との間を流れる放電電流の経路が変化したりスパッタされる原子の飛び出す方向が変化するためである。よって、同じターゲットを用いてスパッタリングを続けると、エロージョンが進行することで被処理基板に形成される膜が不均衡になる。従って、エロージョンを有するターゲットを用いてスパッタリングを行っても良好な結晶性を有する膜を形成するためには、ターゲットのエロージョンの進行度合いに応じてスパッタ原子の運動エネルギや運動方向を調整する必要がある。スパッタ原子は、被処理基
板の温度によって運動エネルギや運動方向が変化する性質を有する。よって、被処理基板の温度を調整することで、被処理基板に形成される膜の結晶性を変化させることが可能となる。
【００１３】
そこで、上記のマグネトロンスパッタ成膜装置では、制御手段により静電チャック手段を制御して被処理基板を上記の式（１）で算出される所定の温度に調整した後、スパッタリングを行う。即ち、ターゲットのエロージョンの進行度合いに応じて被処理基板の温度を予め調整しておくことによってスパッタリングの際のスパッタ原子の運動エネルギや運動方向を調整し、良好な結晶性を有する膜を被処理基板に形成するものである。
【００１４】
以上により、エロージョンの進行したターゲットによりスパッタリングしても良好な結晶性を有する強誘電体膜を形成し、歩留まりを向上させることが可能となる。
【００１５】
また、本発明は、上記の課題を解決するため、マグネトロンスパッタ成膜装置であって、内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、減圧成膜室内に収容された被処理基板を静電吸着により保持し、かつ保持している被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、静電チャック手段によって保持されている被処理基板に対峙するようにして配設され、かつ放電によって被処理基板に高周波マグネトロンスパッタするためのターゲットと、減圧成膜室内に放電ガスを供給し、かつ減圧成膜室内の圧力を調整可能なガス供給手段と、被処理基板とターゲットとの間に放電電圧を印加し、かつターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源装置と、静電チャック手段と電源手段とを制御する制御手段とを備え、制御手段は、静電チャック装置を制御して以下の数列（１）を満たすように被処理基板温度Ｔｓを調整した後に放電電圧を印加してもよい。
数列（１）：Ｔｓ＝Ｔｋ（Ｌ１＜Ｌ×（ｋ＋１）／（ｎ＋１））
ｋ＝０，１，２，…，ｎ：ターゲット使用可能電力量Ｌ（ｋＷｈ）
【００１６】
即ち、被処理基板に連続してスパッタリングを行う際、スパッタリングの度に制御手段が静電チャック手段を制御して被処理基板の温度を調整することの煩雑性に鑑み、積算電力量が所定の電力量の間にあるうちは、被処理基板をある一定の温度に保つものである。これにより、連続してスパッタリングを行う際、被処理基板の温度調整の回数が減る。よって、エロージョンの進行したターゲットによりスパッタリングしても良好な結晶性を有する強誘電体膜を形成し、歩留まりを向上させることが可能になるとともに、強誘電体膜の形成に必要な時間が短縮される。
【００１７】
また、上記マグネトロンスパッタ成膜装置において、前記数列（１）はＴ０≧Ｔ１≧…≧Ｔｎを更に満たすようにしてもよい。本発明によれば、エロージョンの進行に応じて被処理基板温度Ｔｓ（℃）を徐々に下げていくので、ターゲットのエロージョンが進行しても良好な結晶性を有する強誘電体膜を形成し、歩留まりを向上させることが可能になる。
【００１８】
また、上記マグネトロンスパッタ成膜装置において、前記数列（１）は、０≦Ｌ１≦２００の時に３０≦Ｔ０≦８０を更に満たし、２００＜Ｌ１≦４００の時に２５≦Ｔ１≦７５を更に満たし、４００＜Ｌ２≦６００の時に２０≦Ｔ２≦５０を更に満たすようにしてもよい。本発明によれば、エロージョンの進行に応じて被処理基板温度Ｔｓ（℃）を徐々に下げていくので、ターゲットのエロージョンが進行しても良好な結晶性を有する強誘電体膜を形成し、歩留まりを向上させることが可能になる。
【００１９】
また、本発明は、半導体装置の製造方法の面からも捉えられる。例えば、絶縁膜を半導体基板の上に形成し、下部電極密着層を絶縁膜の上に形成し、（１１１）配向方位下部電極を下部電極密着層の上に形成し、アモルファス強誘電体層を（１１１）配向方位下部電
極の上に半導体基板の温度が２０〜１００℃の状態で形成し、アモルファス強誘電体層を酸化性ガスと不活性ガスとの混合雰囲気中にて熱処理し、アモルファス強誘電体層の上に上部電極を形成するようにしてもよい。本発明によれば、良好な結晶性を有する強誘電体膜を形成し、半導体装置の歩留まりを向上させることが可能となる。
【００２０】
また、本発明は、半導体装置の製造方法であって、半導体素子を半導体基板の上に形成し、絶縁膜を半導体素子が形成された半導体基板の上に形成し、半導体素子に達するコンタクトホールを絶縁膜に形成し、半導体素子に接続される導体膜を有するプラグをコンタクトホール内に埋め込むように形成し、導電性水素バリア層、導電性酸素バリア層、及び下部電極をプラグに接するように絶縁膜の上に形成し、アモルファス強誘電体層を下部電極の上に半導体基板の温度が２０〜１００℃の状態で形成し、アモルファス強誘電体層を酸化性ガスと不活性ガスとの混合雰囲気中にて熱処理し、アモルファス強誘電体層の上に上部電極を形成するようにしてもよい。本発明によれば、良好な結晶性を有する強誘電体膜を形成し、半導体装置の歩留まりを向上させることが可能となる。
【００２１】
また、上記半導体装置の製造方法において、前記半導体基板の温度が２０〜５０℃を更に満たす状態で前記アモルファス強誘電体層を形成するようにしてもよい。本発明によれば、スパッタ原子の運動が抑制されるので良好な結晶性を有する強誘電体膜を形成し、半導体装置の歩留まりを向上させることが可能となる。
【００２２】
また、上記半導体装置の製造方法において、前記半導体基板の温度が３５℃の状態で前記アモルファス強誘電体膜を形成するようにしてもよい。本発明によれば、スパッタ原子の運動状態が良好な結晶性を有する強誘電体膜を形成するのに最適な状態となり、半導体装置の歩留まりを向上させることが可能となる。
【００２３】
また、本発明は、半導体装置の製造方法であって、内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、減圧成膜室内に収容された被処理基板を静電吸着により保持し、かつ保持している被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、静電チャック手段によって保持されている被処理基板に対峙するようにして配設され、かつ放電によって被処理基板に高周波マグネトロンスパッタするためのターゲットと、減圧成膜室内に放電ガスを供給し、かつ減圧成膜室内の圧力を調整可能なガス供給手段と、被処理基板とターゲットとの間に放電電圧を印加し、かつターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、静電チャック手段と電源手段とを制御する制御手段とにより被処理基板に薄膜を形成する半導体装置の製造方法であって、制御手段において、静電チャック手段を制御して以下の式（１）を満たすように被処理基板温度Ｔｓを調整し、電源手段を制御して放電電圧を印加する。
Ｔｓ＝Ｔ０−ａ・Ｌ１・Ｔ０／Ｌ：式（１）
初期設定温度Ｔ０（℃）、定数ａ、ターゲット使用可能電力量Ｌ（ｋＷｈ）
【００２４】
本発明によれば、エロージョンの進行したターゲットによりスパッタリングしても良好な結晶性を有する強誘電体膜を形成し、歩留まりを向上させることが可能となる。
【００２５】
また、本発明は、半導体装置の製造方法であって、内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、減圧成膜室内に収容された被処理基板を静電吸着により保持し、かつ保持している被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、静電チャック手段によって保持されている被処理基板に対峙するようにして配設され、かつ放電によって被処理基板に高周波マグネトロンスパッタするためのターゲットと、減圧成膜室内に放電ガスを供給し、かつ減圧成膜室内の圧力を調整可能なガス供給手段と、被処理基板とターゲットとの間に放電電圧を印加し、かつターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、静電チャック手段
と電源手段とを制御する制御手段とにより被処理基板に薄膜を形成する半導体装置の製造方法であって、制御手段において、静電チャック手段を制御して以下の数列（１）を満たすように被処理基板温度Ｔｓを調整し、電源手段を制御して放電電圧を印加してもよい。
数列（１）：Ｔｓ＝Ｔｋ（Ｌ１＜Ｌ×（ｋ＋１）／（ｎ＋１））
ｋ＝０，１，２，…，ｎ：ターゲット使用可能電力量Ｌ（ｋＷｈ）
【００２６】
本発明によれば、エロージョンの進行したターゲットによりスパッタリングしても良好な結晶性を有する強誘電体膜を形成し、歩留まりを向上させることが可能になるとともに、強誘電体膜の形成に必要な時間が短縮される。
【発明の効果】
【００２７】
本発明によれば、エロージョンの進行したターゲットによりスパッタリングしても良好な結晶性を有する強誘電体膜を形成し、歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を例示的に説明する。以下に示す実施形態は例示であり、本発明はこれらに限定されない。
【実施例１】
【００２９】
図1から６は、本発明の一実施形態（以下、第一実施形態という）に係るマグネトロン
スパッタ成膜装置、及び半導体装置の製造方法を用いてプレーナ構造のＦｅＲＡＭを製造する場合の製造工程を示すフロー図、及びＦｅＲＡＭの横断面図である。以下、図１のフロー図を参照しつつ、各工程を説明する。
【００３０】
＜工程１＞図２において示すように、シリコン半導体基板１の上に選択トランジスタとして機能するＭＯＳトランジスタ２を以下の工程により形成する（Ｓ１０１）。
【００３１】
まず、シリコン半導体基板１の表層に例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離構造を形成し、素子活性領域を確定する。次に、素子活性領域に不純物、例えばＢ（ホウ素）をドーズ量３．０×１０１３／ｃｍ２、加速エネルギ３００ｋｅＶの条件でイオン注入することによりウェルを形成する。次に、熱酸化法等により素子活性領域に膜厚３．０ｎｍ程度の薄いゲート絶縁膜を形成する。更に、ＣＶＤ（化学気相成長）法によりゲート絶縁膜の上に膜厚１８０ｎｍ程度の多結晶シリコン膜、及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積する。シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜をフォトリソグラフィとドライエッチングとによりパターン電極を形成する。これにより、ゲート電極上にシリコン窒化膜からなるキャップ膜がパターン形成されることになる。次に、キャップ膜をマスクとして素子活性領域に不純物、例えばＡｓ（ヒ素）をドーズ量５．０×１０１４／ｃｍ２、加速エネルギ１０ｋｅＶの条件でイオン注入することによりＬＤＤ領域を形成する。次に、ＣＶＤ法により例えばシリコン酸化膜を堆積し、更にエッチバックを施す。これにより、ゲート電極、及びキャップ膜の側面に酸化シリコンからなるサイドウォール絶縁膜が形成される。次に、キャップ膜、及びサイドウォール絶縁膜をマスクにして素子活性領域に不純物、例えばＰ（リン）をＬＤＤ領域よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギ１３ｋｅＶの条件でイオン注入する。これにより、ＬＤＤ領域と重畳するようにソース／ドレイン領域が形成される。以上により、ＭＯＳトランジスタ２が完成する。
【００３２】
＜工程２＞続いて、ＭＯＳトランジスタ２の保護膜３、及び層間絶縁膜４を以下の工程により形成する（Ｓ１０２）。
【００３３】
まず、ＣＶＤ法によりシリコン酸化膜からなる保護膜３を膜厚２０ｎｍ程度に堆積させる。次に、例えばプラズマＳｉＯ２膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０
ｎｍ程度)、及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を
形成し、ＣＭＰ法（化学的・機械的研磨）により膜厚７００ｎｍ程度になるまで研磨する。これにより、層間絶縁膜４が形成される。
【００３４】
＜工程３＞続いて、図３に示すように、下部電極層５を層間絶縁膜４の上に以下の工程により形成する（Ｓ１０３）。
【００３５】
まず、スパッタ法により例えば膜厚が２０ｎｍ程度の下部電極密着膜５ａを前記層間絶縁膜４の上に形成する。本実施形態では、下部電極密着膜５ａを酸化アルミニウムで形成しているが、窒化アルミニウム、酸化タンタル、酸化チタン、酸化ジルコニウム等で形成してもよい。なお、下部電極密着層５ａの上面に形成される下部電極５ｂの結晶性を向上させるため、下部電極密着層５ａをＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により酸素雰囲気中、６５０℃で６０秒間熱処理（アニール）することが望ましい。
【００３６】
次に、スパッタ法により例えば膜厚１５０ｎｍ程度のＰｔ（白金）からなる下部電極５ｂを前記下部電極密着膜５ａの上に形成する。下部電極５ｂのＰｔを（１１１）配向の結晶にするため、例えばシリコン半導体基板１の温度を３５０℃以上、かつ０．３ｋＷのパワでスパッタリングして成膜することが望ましい。なお、本実施形態では下部電極５ｂをＰｔで形成しているが、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ３その他の導電性酸化物やこれらの積層構造としても良い。
【００３７】
＜工程４＞続いて、図４に示すように、強誘電体膜６を下部電極層５の上に以下の工程により形成する（Ｓ１０４）。
【００３８】
まず、ＲＦマグネトロンスパッタ法により、強誘電体膜６を下部電極層５の上に形成する。強誘電体膜６の膜厚は例えば７０〜２５０ｎｍであり、本実施形態では１５０ｎｍに形成している。強誘電体膜６を形成する際は、低温静電チャック（本発明でいう静電チャック手段に相当）を用い、シリコン半導体基板１の温度をコントロールしながらスパッタリングを行う。このシリコン半導体基板１の温度は、スパッタ原子の温度や運動エネルギ、及び運動方向に影響を与える。強誘電体膜６の結晶性を良好にするには、シリコン半導体基板１の温度を１００℃以下にしてスパッタするのが望ましい。シリコン半導体基板１の温度を１００℃以上にしてスパッタすると、各スパッタ原子の運動エネルギが大きく変化してしまう。このため、短距離秩序性の無いＰＺＴが堆積してしまう。短距離秩序性の無い状態で堆積したＰＺＴを熱処理して結晶化させると、（１０１）配向の結晶が形成されてしまうため、キャパシタの誘電体としての特性が低下する。なお、強誘電体膜６は、例えば結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を熱処理することにより形成することも可能である。このような膜としては、ＰＺＴの他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＡＢＯ３で表される膜が挙げられる。また、これらの他に、酸化Ｚｒ膜、Ｐｂ系の膜等により強誘電体膜６を形成してもよい。なお、マグネトロンスパッタ成膜装置の詳細については後述する（図８参照）。
【００３９】
次に、例えばＲＴＡ法により、不活性ガスと酸素の混合雰囲気中において熱処理を行う。熱処理の条件は、例えばシリコン半導体基板１の温度を５５０℃〜８００℃（本実施形態では、例えば５８０℃としている）とし、酸素５０ｓｃｃｍ＋Ａｒ２０００ｓｃｃｍの雰囲気、熱処理時間を３０秒間〜１２０秒間（例えば９０秒間）とする。なお、熱処理の条件は、強誘電体膜６を構成する組成の種類により変化する。熱処理温度は、強誘電体膜
６の組成がＰＺＴの場合６００℃以下、ＢＬＴの場合７００℃以下、ＳＢＴの場合８００℃以下であることが望ましい。
【００４０】
＜工程５＞続いて、上部電極層７を強誘電体膜６の上に以下の工程により形成する（Ｓ１０５）。
【００４１】
まず、図５に示すように、スパッタ法又はＭＯＣＶＤ法により、上部電極７ａを例えば膜厚１０ｎｍ〜１００ｎｍ（本実施形態では、５０ｎｍ）に形成する。上部電極７ａはＩｒＯＸで（例えば、ＩｒＯ１）形成する。次に、上部電極７ａを、例えばＲＴＡ法（不活性ガスと酸素の混合雰囲気中）で熱処理する。熱処理の条件は、熱処理温度６５０℃〜８００℃（例えば７００℃）とし、酸素２０ｓｃｃｍ＋Ａｒ２０００ｓｃｃｍの雰囲気、熱処理時間を３０秒間〜１２０秒間（本実施形態では、６０秒間）とする。この熱処理は、強誘電体膜６のＰＺＴを完全に結晶化させると同時に、強誘電体膜６と上部電極７ａとの界面をフラットにする。強誘電体膜６と上部電極７ａとの界面がフラットになることで、キャパシタの電気的特性が向上する。
【００４２】
次に、図６に示すように、膜厚が１００ｎｍ〜３００ｎｍの上部電極密着層７ｂ（水素バリア膜）を強誘電体膜６の上に形成する。上部電極密着層７ｂの材料はＩｒＯＹである。この際、工程劣化を抑えるために、上部電極密着層７ｂのＩｒＯＹの酸素の組成比Ｙが、上部電極７ａのＩｒＯＸの酸素の組成比Ｘより高くなるようにする（例えば、ＩｒＯ２やＩｒＯ４）。なお、上部電極密着層７ｂの材料として、ＩｒＯ２の代わりにＩｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ３などの導電性酸化物やこれらの積層構造としても良い。
【００４３】
＜工程６＞続いて、以下の工程により強誘電体メモリ９を形成する（Ｓ１０６）。まず、上部電極密着層７ｂの洗浄を行った後、上部電極層７をパターニングする。次に、Ｏ２雰囲気中で、６５０℃、６０分間の回復アニール処理を行う。この熱処理により、上部電極層７を形成する際に強誘電体膜６が受けた物理的なダメージが回復する。その後、強誘電体膜６のパターニングを行う。続いて、後に形成するＡｌ２Ｏ３膜の剥がれを防止するための酸素アニールを行う。
【００４４】
次に、強誘電体キャパシタ８を保護する保護膜として、Ａｌ２Ｏ３膜をスパッタリング法により形成する。次いで、スパッタリングによる損傷を緩和するための酸素アニールを行う。保護膜（Ａｌ２Ｏ３膜）により、外部から強誘電体キャパシタ８への水素の侵入は防止される。その後、Ａｌ２Ｏ３膜、及び下部電極層７をパターニングする。続いて、後に形成するＡｌ２Ｏ３膜の剥がれを防止するための酸素アニールを行う。
【００４５】
次に、保護膜としてＡｌ２Ｏ３膜をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。その後、層間絶縁膜を高密度プラズマ法により全面に形成する。層間絶縁膜の厚さは、例えば１．５μｍ程度とする。
【００４６】
次に、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜の平坦化を行う。次に、Ｎ２Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜の表層部が若干窒化され、その内部に水分が侵入しにくくなる。なお、このプラズマ処理は、窒素又は酸素の少なくとも何れか一方が含まれたガスを用いることが望ましい。次に、ＭＯＳトランジスタ２の拡散領域まで到達するコンタクトホールを、層間絶縁膜、Ａｌ２Ｏ３膜、Ｔｉ膜、シリコン酸化膜、及びシリコン酸窒化膜に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続してコンタクトホール内に形成することにより、密着膜（バリアメタル膜）を形成する。次に、密着膜の形成されたコンタクトホール内に、ＣＶＤ（化学気相成長）法によりＷ膜を埋め込む。次に、ＣＭＰ法によりＷ膜を平坦化する。これにより、Ｗプ
ラグが形成される。
【００４７】
次に、Ｗプラグの酸化防止膜としてＳｉＯＮ膜を、例えばプラズマＣＶＤ法により形成する。次いで、上部電極密着層７ｂまで到達するコンタクトホール、及び下部電極５ｂまで到達するコンタクトホールをＳｉＯＮ膜、層間絶縁膜、Ａｌ２Ｏ３膜に形成する。その後、強誘電体膜６の損傷を回復させるため、酸素アニールを行う。続いて、ＳｉＯＮ膜をエッチバックして除去することにより、Ｗプラグの上面を露出させる。次に、上部電極密着層７ｂの表面の一部、下部電極５ｂの表面の一部、及びＷプラグの表面を露出した状態で、Ａｌ膜を形成し、このＡｌ膜に配線パターニングを施すことにより、配線を形成する。なお、Ｗプラグと上部電極密着層７ｂ、又は下部電極５ｂと配線とを互いに電気的に接続するように形成する。その後、更に、層間絶縁膜の形成、コンタクトプラグの形成、及び第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜、及びＳｉＮ膜からなるカバー膜を形成する。以上により、図７に示す強誘電体キャパシタ８を有する強誘電体メモリ９が完成する。
【００４８】
＜補足＞図８を用いて、上述の＜工程４＞において用いるマグネトロンスパッタ成膜装置１０の詳細について説明する。
【００４９】
図８は、本発明に係るマグネトロンスパッタ成膜装置１０の概略構成を表す図である。図８において示すように、減圧成膜室１１内の床にはテーブル状に静電チャック１２が据え付けられている。この静電チャック１２は電気ヒータ１３が内蔵されており、静電吸着によって静電チャック１２の上面に保持される被処理基板１４を電気ヒータ１３により所定の温度にすることが可能である。一方、減圧成膜室１１内の天井には、静電チャック１２の上方に位置するようにしてターゲット１５が据え付けられている。なお、減圧成膜室内はガス供給装置１１ａにより、放電ガスが満たされる。なお、電源装置１７は、ターゲット１５の放電電力量を計測する機能を備える。
【００５０】
電気ヒータ１３は、静電チャック装置１６によって被処理基板１４が所定の温度になるように制御される。ターゲット１５と静電チャック１２は、電源装置１７（本発明でいう、電源手段に相当）にそれぞれ電気的に接続されており、両者間に放電電圧が印加されるように構成されている。静電チャック装置１６と電源装置１７は制御装置１８によって制御されるように構成されている。
【００５１】
マグネトロンスパッタ成膜装置１０は、上述のように構成されていることにより、制御装置１８にて被処理基板１４の温度を調整しながらスパッタリングを行うことが可能である。
【００５２】
次に、本発明に係るマグネトロンスパッタ成膜装置１０を用いて、強誘電体膜６を形成する際の制御方法を、図９を用いて説明する。
【００５３】
制御装置１８は、スパッタリング開始の指令を受けると電源装置１７からターゲット１５がそれまでにスパッタリングした際に消費した積算電力量を取得する（Ｓ２０１）。ターゲット１５毎の積算電力量によって、エロージョンの進行度合いが判別するためである。ターゲットのエロージョンの進行度合いを取得することにより、エロージョンの進行度合いに応じて被処理基板１４の温度を調整するためである。
【００５４】
次に、制御装置１８は、取得した積算電力量から以下の式（１）または数列（１）より被処理基板温度Ｔｓの温度を算出する（Ｓ２０２）。スパッタ原子は、被処理基板１４の温度によって運動エネルギや運動方向が変化する。よって、スパッタリングを行う際、ターゲットのエロージョン進行度（積算電力量）に応じて被処理基板１４を所定の温度に調
整することにより、スパッタ原子の運動エネルギ及び運動方向を強誘電体膜６の形成に最適な状態にすることが可能である。換言すれば、被処理基板１４の温度を調整することで、被処理基板１４に形成される膜の結晶性を変化させることが可能となる。
式（１）
Ｔｓ＝Ｔ０−ａ・Ｌ１・Ｔ０／Ｌ
初期設定温度Ｔ０（℃）、定数ａ、ターゲット使用可能電力量Ｌ（ｋＷｈ）
数列（１）
Ｔｓ＝Ｔｋ（Ｌ１＜Ｌ×（ｋ＋１）／（ｎ＋１））
ｋ＝０，１，２，…，ｎ：ターゲット使用可能電力量Ｌ（ｋＷｈ）
【００５５】
次に、制御装置１８は、静電チャック装置１６に電気ヒータ１３を動作させることにより、被処理基板１４の温度が被処理基板温度Ｔｓとなるように制御する（Ｓ２０３）。
【００５６】
制御装置１８は、被処理基板１４が目標とする被処理基板温度Ｔｓに達したことを確認したら（Ｓ２０４）、電源装置１７を動作させてターゲット１５と静電チャック１２との間に放電電圧を印加し、スパッタリングを実行する（Ｓ２０５）。
【００５７】
制御装置１８は、放電した電気の積算電力量から被処理基板１４に強誘電体膜６が形成されたと判断したら（Ｓ２０６）、スパッタリングを終了する。一方、強誘電体膜６が形成されていないと判断したらＳ２０１から再度実行する。なお、Ｓ２０１に戻って被処理基板１４の温度を調整し直すのでなく、Ｓ２０５とＳ２０６とを一定回数繰り返した後にＳ２０１に戻るか、そのままスパッタリングを終了するようにしてもよい。これによれば、放電の都度に被処理基板１４の温度を調整する必要が無いため、強誘電体膜６の形成、換言すれば強誘電体メモリの生産性が向上する。
【００５８】
以上のように、本実施形態１に係るマグネトロンスパッタ成膜装置１０によれば、エロージョンの進行したターゲット１５によりスパッタリングしても良好な結晶性を有する強誘電体膜６を形成し、ＦｅＲＡＭの歩留まりを向上させることが可能となる。即ち、シリコン半導体基板１の温度とターゲットの放電電力の積算電力量との依存関係を利用し、シリコン半導体基板１の温度を自動コントロールしているので、堆積するＰＺＴの短距離秩序性の乱れを抑制させることが可能である。短距離秩序性の乱れを抑制した状態でＰＺＴを堆積させることが可能なため、ＰＺＴを熱処理して結晶化させた際に強誘電体膜を良好な結晶状態に形成することが可能である。これにより、高い歩留まり、及び高い信頼性を有するＦｅＲＡＭデバイスを提供することが可能となる。
【実施例２】
【００５９】
次に、本発明の第二の実施形態（以下、第二実施形態という）について説明する。上述した第一実施形態では、本発明をプレーナ型の強誘電体キャパシタ８の製造に適用したものを例示した。第二実施形態では、本発明をスタック型の強誘電体キャパシタ１９の製造に適用したものを例示する。
【００６０】
図１０は、本実施形態に係るＦｅＲＡＭ２０の断面図である。シリコン基板２８はｐ型あるいはｎ型のシリコンであり、ＳＴＩ型素子分離構造により素子領域２９が、ｎ型ウェルの形で形成されている。素子領域２９の上には、ＭＯＳトランジスタ２１の一部を構成するゲート電極２２がゲート絶縁膜３０を介して形成されている。更に、シリコン基板２８の上には、ｐ−型のＬＤＤ領域が、ゲート電極２２をマスクとするイオン注入法により形成されている。ゲート電極２２の上には、図示しないシリサイド層がそれぞれ形成されている。更に、ゲート電極２２の側面には側壁絶縁膜が形成されている。また、ｐ＋型の拡散領域が、ｐ−型のＬＤＤ領域の上にゲート電極２２と側壁絶縁膜とをマスクとするイオン注入法により形成されている。
【００６１】
次に、ＳｉＯＮ膜をプラズマＣＶＤ法により、厚さ約２００ｎｍに形成する。更に、プラズマＣＶＤ法により厚さ１０００ｎｍのシリコン酸化膜からなる層間絶縁膜を形成する。この層間絶縁膜をＣＭＰ法により平坦化し、厚さ７００ｎｍに形成する。更に、層間絶縁膜にコンタクトホールを形成し、上述した拡散領域を露出させる。コンタクトホールは、例えば０．２５μｍの径で形成する。拡散領域と電気的に接続する第一のプラグを、以下のようにしてコンタクトホール内に形成する。まず、コンタクトホール内に厚さ３０ｎｍのＴｉ膜を形成する。次に、Ｔｉ膜の上に厚さ２０ｎｍのＴｉＮ膜を形成する。次に、ＣＶＤ法によりＴｉＮ膜の上にＷ膜をホールが埋まるように充填し、余分なＷ膜をＣＭＰ法により除去する。これにより第一のプラグが形成される。
【００６２】
次に、ＳｉＯＮより構成される第１の酸化防止膜をプラズマＣＶＤ法により形成する。第１の酸化防止膜は、例えば１３０ｎｍの膜厚に形成する。次に、第１の酸化防止膜の上にＴＥＯＳを原料としたプラズマＣＶＤ法により、シリコン酸化膜からなる層間絶縁膜を例えば厚さ３００ｎｍに形成する。更に、第１の酸化防止膜と層間絶縁膜とを貫通し、上述した第一のプラグの上面を露出させるコンタクトホールを形成する。このコンタクトホール内に、上述と同様の方法により第一のプラグと電気的に接続される第二のプラグを形成する。
【００６３】
次に、層間絶縁膜の表面をアンモニアプラズマで処理し、層間絶縁膜の表面の酸素原子にＮＨ基を結合させる。これにより、Ｔｉ原子は層間絶縁膜の上に堆積しても、酸素原子によって捕獲されてしまうことがなくなる。換言すれば、Ｔｉ原子は層間絶縁膜の上面を自在に移動できるということである。従って、この層間絶縁膜の上面に、例えばスパッタ法によりＴｉ原子を堆積させると、（００２）配向に自己組織化されたＴｉ膜が形成されることが可能となる。なお、アンモニアプラズマ処理は、例えば、被処理基板に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いる。また、アンモニアプラズマ処理の条件は、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、４００℃の基板温度で保持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、被処理基板側に１３．５６ＭＨｚの高周波を１００Ｗのパワで、また対向電極側に３５０ｋＨｚの高周波を５５Ｗのパワで、６０秒間供給する。
【００６４】
次に、スパッタ法により、例えば被処理基板とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中、０．１５ＰａのＡｒ雰囲気下、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワを７秒間供給することにより、強い（００２）配向のＴｉ膜を形成する。次に、ＲＴＡで窒素の雰囲気中６５０℃６０Ｓｅｃの熱処理を行い、（１１１）配向のＴｉＮ膜を形成する。次に、酸素バリア膜である下部電極密着層２３（ＴｉＡｌＮ膜）を、ＴｉおよびＡｌの合金化したターゲットを使った反応性スパッタ法（Ａｒ４０ｓｃｃｍと窒素１０ｓｃｃｍの混合雰囲気中、２５３．３Ｐａの圧力下、４００℃の基板温度、１．０ｋＷのスパッタパワ）により厚さ１００ｎｍに形成する。次に、スパッタ法（Ａｒ雰囲気中、０．１１Ｐａの圧力下、５００℃の基板温度で、０．３ｋＷのスパッタパワ）により、下部電極密着層２３の上に下部電極２４（Ｐｔ膜）を厚さ１００ｎｍに形成する。
【００６５】
なお、下部電極２４はＰｔ膜の代わりにＰｔ／Ｉｒの積層膜、又はＩｒなどの白金族の金属、あるいはＰｔＯ，ＩｒＯｘ，ＳｒＲｕＯ３などの導電性酸化物により形成してもよい。更に、下部電極２４は、上記の金属あるいは金属酸化物の積層膜とすることも可能である。
【００６６】
次に、下部電極２４の上に上述した第一実施形態と同様、低温静電チャックを用いてシリコン基板２８の温度をコントロールしながらスパッタリングする方法により、強誘電体膜２５（ＰＺＴ膜）を形成する。強誘電体膜２５は、例えば膜厚７０ｎｍ〜２５０ｎｍ（
例えば１２０ｎｍ）に形成する。
【００６７】
次に、上述した第一実施形態と同様、ＲＴＡ法等により不活性ガスと酸素の混合雰囲気中にて熱処理を行う。熱処理の条件は上述した第一実施形態と同様、例えば熱処理温度を５５０℃〜８００℃（例えば５８０℃）とし、酸素５０ｓｃｃｍ＋Ａｒ２０００ｓｃｃｍの雰囲気中熱処理時間を３０秒間〜１２０秒間（例えば９０秒間）とする。
【００６８】
次に、上部電極２６を上述した第一実施形態と同様の方法により形成する。
【００６９】
次に、第一実施形態と同様の方法により、水素バリア膜である上部電極密着層２７（Ｉｒ膜）を上部電極２６の上に形成する。次に、背面洗浄を行い、上部電極密着層２７、上部電極２６、強誘電体膜２５、下部電極２４、下部電極密着層２３をパターニングする際にハードマスクとして用いる窒化チタン膜、及びＴＥＯＳを用いたシリコン酸化膜を順次形成する。窒化チタン膜は、例えば２００℃に形成し、厚さは２００ｎｍ程度とする。また、シリコン酸化膜は、例えば３９０℃で形成し、その厚さは３９０ｎｍ程度である。
【００７０】
次に、シリコン酸化膜及び窒化チタン膜をパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。次いで、シリコン酸化膜及び窒化チタン膜をハードマスクとして用いたパターニング及びエッチング技術を用い、上部電極密着層２７、上部電極２６、強誘電体膜２５、下部電極２４、下部電極密着層２３を一括して加工することにより、スタック構造の強誘電体キャパシタ１９を形成する。その後、ハードマスク（シリコン酸化膜及び窒化チタン膜）を除去する。続いて、酸素雰囲気にて、例えば３００℃〜５００℃、３０分間〜１２０分間の熱処理を行う。
【００７１】
次に、層間絶縁膜、及び強誘電体キャパシタ１９を覆うように、Ａｌ２Ｏ３膜を最初２０ｎｍの膜厚でスパッタ法により形成した後、６００℃の酸素雰囲気中により熱処理する。これにより、上述のパターニングによって強誘電体キャパシタ１９中に生じた酸素欠損が回復される。更に、ＣＶＤ法によりＡｌ２Ｏ３膜を約２０ｎｍの膜厚に形成する。
【００７２】
次に、例えばプラズマＣＶＤ法により、膜厚１５００ｎｍのシリコン酸化物から構成される層間絶縁膜を形成する。層間絶縁膜としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスの混合ガスを用いる。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。層間絶縁膜の形成後、例えばＣＭＰ法により、層間絶縁膜の表面を平坦化する。
【００７３】
続いて、Ｎ２Ｏガス又はＮ２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、層間絶縁膜中の水分が除去されると共に、層間絶縁膜の膜質が変化し、層間絶縁膜中に水分が入りにくくなる。その後、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜を形成する。バリア膜としては、例えば、膜厚が２０ｎｍ〜１００ｎｍの酸化アルミニウム膜を形成する。平坦化された層間絶縁膜上にバリア膜が形成されるため、バリア膜は平坦となる。
【００７４】
次に、プラズマＣＶＤ法により層間絶縁膜を形成する。層間絶縁膜としては、例えば膜厚が８００ｎｍ〜１０００ｎｍのシリコン酸化膜を形成する。なお、層間絶縁膜として、ＳｉＯＮ膜又はシリコン窒化膜等を形成してもよい。次に、例えばＣＭＰ法により層間絶縁膜の表面を平坦化する。
【００７５】
次に、層間絶縁膜にコンタクトホールを形成する。コンタクトホールを形成して上部電極密着層２７（水素バリア膜）を露出させた後、５５０℃で酸素雰囲気中において熱処理
する。これにより、コンタクトホールの形成に伴い強誘電体膜２５（ＰＺＴ膜）中に生じた酸素欠損を回復させる。次に、コンタクトホール内に、強誘電体キャパシタ１９の上部電極密着層２７と電気的に接続するビアプラグを形成する。
【００７６】
なお、コンタクトホールに導電性プラグを形成する際は、コンタクトホール内の表面にＴｉＮ膜を単層で密着層として形成するのが好ましい。なお、密着層はＴｉ膜をスパッタ法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。これにより密着層を形成することが可能である。この場合、ＴｉＮ膜から炭素除去を行うため、窒素と水素の混合ガスプラズマ中での処理が必要になる。しかしながら、本実施形態では、上部電極密着層２７がＩｒからなる水素バリアであるため、上部電極２６が水素によって還元されることはない。
【００７７】
更に、層間絶縁膜の上には、ビアプラグに電気的に接続される配線パターンが形成される。また、例えばスパッタ法により膜厚６０ｎｍのＴｉ膜、膜厚が３０ｎｍのＴｉＮ膜、膜厚が３６０ｎｍのＡｌＣｕ合金膜、膜厚が５ｎｍのＴｉ膜、及び膜厚が７０ｎｍのＴｉＮ膜を順次形成する。この結果、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜からなる積層膜が形成される。次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。この結果、積層膜からなる配線（第１金属配線層）が形成される。その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２〜５層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成する。これにより、強誘電体キャパシタを有するＦｅＲＡＭ２０が完成する。
【実施例３】
【００７８】
第一実施例の方法で強誘電体メモリを製造する場合の、ＣＳＰＬＺＴターゲットの初期（積算電力量１２０ｋＷｈ）に、下部電極密着層５ａ（Ｐｔ）、下部電極５ｂ（ＡｌＯ）、強誘電体膜６（ＣＳＰＬＺＴ）、上部電極７ａ（ＩｒＯ１）、上部電極密着層７ｂ（ＩｒＯ４）で構成されるキャパシタを用いて、強誘電体膜の結晶性、キャパシタの電気特性及びデバイスの歩留まりと強誘電体膜成膜する時の静電チャック温度の依存関係を調べた。
【００７９】
図１１（ａ）、（ｂ）は強誘電体膜６の（１００）面結晶の積分強度及び（２２２）面の結晶配向率と、強誘電体膜６を成膜する時の静電チャックの温度の依存関係を示すグラフである。強誘電体膜６の（００１）又は（１１１）（或いは（２２２））結晶は、強誘電体キャパシタ８のスイッチング特性に寄与する。一方、（１００）面結晶は、強誘電体キャパシタ８のスイッチング特性に寄与しない。従って、（１０１）配向や無配向の結晶が多くなると、ＦｅＲＡＭデバイスの歩留まりが悪くなる。ＰＺＴ（２２２）配向率＝ＰＺＴ（２２２）の積分強度×１００／[（２２２）＋（１０１）＋（１００）積分強度]を定義する。図１１（ａ）において示すように、基板温度が２０℃の場合、ＣＳＰＬＺＴの結晶は主に（１００）配向する。図１１（ｂ）において示すように、基板温度が５０〜１００℃の場合、ＣＳＰＬＺＴの結晶は主に（１１１）配向する。ＰＺＴ（２２２）の配向率は、９６％以上である。このことより、ＣＳＰＬＺＴターゲットの初期に、エロージョンが小さく、基板温度が低い場合、スパッタ原子に与えるエネルギが低すぎるため、堆積したアモルファス膜が短距離秩序性の無い状態になると考えられる。一方、基板温度５０〜１００℃の範囲内では、スパッタ原子にある程度のエネルギが与えられるので、基板に付着した各スパッタ原子は有序に揃う。
【００８０】
図１２（ａ）、（ｂ）は第一実施例の方法で作製したデバイスの歩留まり及び強誘電体不良の比率を示すグラフである。図１２（ａ）、（ｂ）において示すように、成膜時の基板温度はＣＳＰＬＺＴのデバイス歩留まりに影響を与える。２０℃で成膜した場合、強誘電体膜の結晶性が悪く、ＰＴ１歩留まりが悪くなる。その原因は、強誘電体キャパシタの
単ビット機能不良である。これは、強誘電体膜６の結晶性が悪いためである。
【００８１】
上述の方法で作製した強誘電体キャパシタの電気特性を測定した結果を、図１３の表において示す。平面形状が、一辺の長さ５０μｍである正方形の強誘電体キャパシタ（ディスクリート、ＳＱで表す）及び平面形状が、長辺の長さが１．５０μｍ、短辺の長さが１．１５μｍである１４２８個の長方形の強誘電体キャパシタ（セルキャパシタ、ＣＡで表す）を形成し、その反転電荷量ＱＳＷ（印加電圧３Ｖ）、リーク電流（印加電圧±６Ｖ）、セルアレイの疲労損失（７Ｖで加速、測定電圧３Ｖ）、リテンション特性（Ｑ２（８８））及びインプリント特性（Ｑ３Ｒａｔｅ）を測定した。表により、成膜温度が２０〜８０℃の範囲内であれば、キャパシタの電気特性に大きな影響を与えない。但し、この結果は、セルアレイの平均値であるので、単ビットが不良しても測定値には現れていないと考えられる。
【００８２】
図１４は、ターゲットの積算電力が５２０ｋＷｈの時に成膜した強誘電体膜の結晶性と成膜温度の依存性を示す。ターゲットのエロージョンが進行すると、基板に付くスパッタ粒子が、乱れやすくなる。図１５は、４軸ＸＲＤで測定したＣＳＰＬＺＴ（１１１）膜半値幅の面内分布を示す。成膜温度が高くなると、スパッタ原子に大きなエネルギを与えるので、結晶化したＣＳＰＬＺＴ膜の（１１１）面の半値幅が小さくなり、面内分布も向上できる。但し、エネルギが大きく与えると、アモルファス膜の短距離秩序性は乱れて、結晶化したＣＳＰＬＺＴ（１０１）配向が現れる。この結果より、ターゲットのエロージョンが進行すると、基板の温度を低くする必要があることが判る。
【００８３】
一方、上記方法で成膜したキャパシタの各電気特性は、成膜温度が３５から１１０℃まではほとんど変わらないので省略した。図１６（ａ）において、１Ｔ１ＣデバイスのＰＴ歩留まり及びＰＴレシオを示す。図１６（ｂ）において、１Ｔ１ＣデバイスのＰＴレシオ及び強誘電体キャパシタ不良の原因によるデバイスの歩留まり不良率を示す。歩留りの測定においては、動作電圧を３Ｖとした。ＰＴ１は、書き込みを行った後に読み出しを行ったときの歩留りを示す、ＰＴ２は、読み出し前に２５０℃での熱処理を行ったときの歩留りを示し、ＰＴ３は、ＰＴ２に対し熱処理後にデータを反転したときの歩留りを示す。ＰＴレシオはＰＴ３／ＰＴ１である。ＦＮ系は、ＰＴ１のキャパシタ不良による歩留まりの比率である。また、ＲＥＴ１＠ＰＴ３は、ＰＴ２及びＰＴ３の試験後に、新しいキャパシタ不良の発生が原因で歩留まりが落ちた分の比率を示す。図１６によると、高温に成膜した場合、ＰＴレシオが大幅に低下することが判る。なお、歩留まりは強誘電体層のリテンション（ＳＳ：Ｓａｍｅ  Ｓｔａｔｅ不良）及びインプリント（ＯＳ：Ｏｐｐｏｓｉｔｅ
Ｓｔａｔｅ不良）を基準に判別している。つまり、高温で成膜した場合、強誘電体膜６は（１０１）配向や無配向の結晶が多くなり、特に単Ｂｉｔに影響を与え、リテンション不良になる。
【００８４】
また、ターゲット積算電力量と歩留まりとの依存関係を調べる実験も行った。ターゲット積算電力量と基板の成膜温度は、デバイスの歩留まりに影響を与える。図１７において、強誘電体膜６の形成に最適な成膜温度とターゲット積算電力量との関係をグラフで示す。ターゲット未使用時の成膜に最適な温度をＴ０で示す。成膜に最適な温度Ｔｓは次の式（１）で求める。
Ｔｓ＝Ｔ０−ａ・Ｌ１・Ｔ０／Ｌ：式（１）
初期設定温度Ｔ０（℃）、定数ａ、ターゲット使用可能電力量Ｌ（ｋＷｈ）、ターゲット積算電力量Ｌ１、aは定数（最適温度の上下限でも同一の式で表示できるが定数ａは若干
変わる）。
【００８５】
一方、量産の運用をしやすくするために、ターゲットの積算電力量に応じて、成膜時の基板温度を段階的に下げていく方法で成膜する場合の、ターゲット積算電力量と基板温度
との関係を図１８のグラフに示す。成膜に最適な温度Ｔｓは次の式（１）である。
Ｔｓ＝Ｔ０(初期設定温度)（ターゲット積算ライフ＜ターゲット使用可能ライフ／ｎ）、Ｔ１（ターゲット積算ライフ＜２・ターゲット使用可能ライフ／ｎ）、Ｔ２、Ｔ３、…、Ｔ（ｎ−１）、Ｔｎ（ターゲット積算ライフ＜（ｎ−１）・ターゲット使用可能ライフ／ｎ）：ｎは自然数。
（本発明でいう、数列（１）：Ｔｓ＝Ｔｋ（Ｌ１＜Ｌ×（ｋ＋１）／（ｎ＋１））、ｋ＝０，１，２，…，ｎ：ターゲット使用可能電力量Ｌ（ｋＷｈ）に相当。）
【００８６】
ＣＳＰＬＺＴターゲットのとき、成膜の最適温度は、Ｔ０＝５０℃（０−２００ｋＷｈ）、Ｔ１＝４５℃（２０１−４００ｋＷｈ）、Ｔ２＝３５℃（４０１−６００ｋＷｈ）である。更に、最適温度範囲を考慮すると、最適成膜温度は３５℃である。
【００８７】
以上のように、本発明に係るマグネトロンスパッタ成膜装置、及び半導体装置の製造方法によれば、ターゲットの放電電力の積算電力量を元にスパッタに最適な基板温度を算出し、基板の温度を調整した上でスパッタリングする。従って、スパッタにより堆積する強誘電体膜を、少なくとも短距離秩序性を有する状態にコントロールすることが可能なため、結晶化した強誘電体膜の結晶性を向上させることが可能である。換言すれば、高い歩留まり、かつ高い信頼性のＦｅＲＡＭデバイスを提供することが可能である。
【００８８】
また、本発明のマグネトロンスパッタ成膜装置、及び半導体装置の製造方法は、以下のような付記的事項を含むものである。
【００８９】
〔その他〕
本発明は、以下のように特定することができる。
（付記１）内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、前記静電チャック手段と前記電源手段とを制御する制御手段とを備え、前記制御手段は、前記静電チャック手段を制御して以下の式（１）を満たすように前記被処理基板温度Ｔｓを調整した後に前記放電電圧を印加する、マグネトロンスパッタ成膜装置。
Ｔｓ＝Ｔ０−ａ・Ｌ１・Ｔ０／Ｌ：式（１）
初期設定温度Ｔ０（℃）、定数ａ、ターゲット使用可能電力量Ｌ（ｋＷｈ）
（付記２）内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、前記静電チャック手段と前記電源手段とを制御する制御手段とを備え、前記制御手段は、前記静電チャック手段を制御して以下の数列（１）を満たすように前記被処理基板温度Ｔｓを調整した後に前記放電電圧を印加する、マグネトロンスパッタ成膜装置。
数列（１）：Ｔｓ＝Ｔｋ（Ｌ１＜Ｌ×（ｋ＋１）／（ｎ＋１））
ｋ＝０，１，２，…，ｎ：ターゲット使用可能電力量Ｌ（ｋＷｈ）
（付記３）前記数列（１）は、Ｔ０≧Ｔ１≧…≧Ｔｎを更に満たす、付記２に記載のマグネトロンスパッタ成膜装置。
（付記４）前記数列（１）は、０≦Ｌ１≦２００の時に３０≦Ｔ０≦８０を更に満たし、２００＜Ｌ１≦４００の時に２５≦Ｔ１≦７５を更に満たし、４００＜Ｌ２≦６００の時に２０≦Ｔ２≦５０を更に満たす、付記２又は３に記載のマグネトロンスパッタ成膜装置。
（付記５）前記数列（１）は、ｎ＝０かつＴｓ＝Ｔ０＝３５を更に満たす、付記２に記載のマグネトロンスパッタ成膜装置。
（付記６）前記被処理基板温度Ｔｓは、２０≦Ｔｓ≦１００を更に満たす、付記１から４の何れかに記載のマグネトロンスパッタ成膜装置。
（付記７）前記ターゲットは、化学式ＡＢＯ3で表れるペロブスカイト構造（但し、Ａは
Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、希土類元素のいずれかであり、ＢはＴｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｗ 、Ｍｎ、Ｆｅ、Ｃｏ、Ｃｒのいずれか）からなる、付記１から６の
何れかに記載のマグネトロンスパッタ成膜装置。
（付記８）前記ターゲットは、化学式Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、またはＣａ、Ｓｒ、Ｌａ
、Ｉｒのうち少なくとも一つ以上の元素からなるドープＰｂ（Ｚｒ，Ｔｉ）Ｏ3からなる
、付記１から７の何れかに記載のマグネトロンスパッタ成膜装置。
（付記９）絶縁膜を半導体基板の上に形成し、下部電極密着層を前記絶縁膜の上に形成し、（１１１）配向方位下部電極を前記下部電極密着層の上に形成し、アモルファス強誘電体層を前記（１１１）配向方位下部電極の上に前記半導体基板の温度が２０〜１００℃の状態で形成し、前記アモルファス強誘電体層を酸化性ガスと不活性ガスとの混合雰囲気中にて熱処理し、前記アモルファス強誘電体層の上に上部電極を形成する、半導体装置の製造方法。
（付記１０）半導体素子を半導体基板の上に形成し、絶縁膜を前記半導体素子が形成された前記半導体基板の上に形成し、前記半導体素子に達するコンタクトホールを前記絶縁膜に形成し、前記半導体素子に接続される導体膜を有するプラグを前記コンタクトホール内に埋め込むように形成し、導電性水素バリア層、導電性酸素バリア層、及び下部電極を前記プラグに接するように前記絶縁膜の上に形成し、アモルファス強誘電体層を前記下部電極の上に前記半導体基板の温度が２０〜１００℃の状態で形成し、前記アモルファス強誘電体層を酸化性ガスと不活性ガスとの混合雰囲気中にて熱処理し、前記アモルファス強誘電体層の上に上部電極を形成する、半導体装置の製造方法。
（付記１１）前記半導体基板の温度が２０〜５０℃を更に満たす状態で前記アモルファス強誘電体層を形成する、付記９又は１０に記載の半導体装置の製造方法。
（付記１２）前記半導体基板の温度が３５℃の状態で前記アモルファス強誘電体膜を形成する、付記９又は１０に記載の半導体装置の製造方法。
（付記１３）前記下部電極密着層は、絶縁密着膜、導電性密着膜、導電性水素バリア膜、及び導電性酸素バリア膜のうち少なくとも一つ以上の膜からなる、付記９から１２の何れかに記載の半導体装置の製造方法。
（付記１４）前記下部電極密着層は、酸化アルミニウム、窒化アルミニウム、酸化タンタル、酸化チタン、及び酸化ジルコニウムのうち少なくとも一つ以上の材質からなる、付記１３に記載の半導体装置の製造方法。
（付記１５）前記下部電極密着層は、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｐｔ膜、Ｒｕ膜、ＲｕＯｘ膜、Ｏｓ膜、及びＴａ膜のうち少なくとも一つ以上の膜からなる、付記１３に記載の半導体装置の製造方法。
（付記１６）前記導電性水素バリア膜は、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＮ／ＴｉＡｌＮ積層膜、ＴａＮ／ＴｉＡｌＮ積層膜、又は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜からなる、付記１３に記載の半導体装置の製造方法。
（付記１７）前記導電性酸素バリア膜は、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＮ／ＴｉＡｌＮ積層膜、ＴａＮ／ＴｉＡｌＮ積層膜、Ｉｒ膜、Ｒｕ膜、又は、Ｔｉ、Ｔａ、ＴｉＮ
、ＴａＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、Ｉｒ若しくはＲｕを含む合金膜からなる、付記１３に記載の半導体装置の製造方法。
（付記１８）前記下部電極は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、又はこれらの酸化物、及びＳｒＲｕＯ３のうち少なくとも一つ以上の材質からなる、付記９から１７の何れかに記載の半導体装置の製造方法。
（付記１９）前記上部電極は、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、又はこれらの酸化物、及びＳｒＲｕＯ３のうち少なくとも一つ以上の材質からなる、付記９から１８の何れかに記載の半導体装置の製造方法。
（付記２０）前記酸化性ガスは酸素を含有する、付記９から１９の何れかに記載の半導体装置の製造方法。
（付記２１）内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、前記静電チャック手段と前記電源手段とを制御する制御手段とにより被処理基板に薄膜を形成する半導体装置の製造方法であって、前記制御手段において、前記静電チャック手段を制御して以下の式（１）を満たすように前記被処理基板温度Ｔｓを調整し、前記電源手段を制御して前記放電電圧を印加する、付記９から２０の何れかに記載の半導体装置の製造方法。Ｔｓ＝Ｔ０−ａ・Ｌ１・Ｔ０／Ｌ：式（１）
初期設定温度Ｔ０（℃）、定数ａ、ターゲット使用可能電力量Ｌ（ｋＷｈ）
（付記２２）内部に収容された被処理基板に薄膜を形成するための減圧成膜室と、前記減圧成膜室内に収容された前記被処理基板を静電吸着により保持し、かつ保持している前記被処理基板の被処理基板温度Ｔｓ（℃）を調整可能な静電チャック手段と、前記静電チャック手段によって保持されている前記被処理基板に対峙するようにして配設され、かつ放電によって前記被処理基板に高周波マグネトロンスパッタするためのターゲットと、前記減圧成膜室内に放電ガスを供給し、かつ前記減圧成膜室内の圧力を調整可能なガス供給手段と、前記被処理基板と前記ターゲットとの間に放電電圧を印加し、かつ前記ターゲットがそれまでに放電した電気の積算電力量Ｌ１（ｋＷｈ）を計測する電源手段と、前記静電チャック手段と前記電源手段とを制御する制御手段とにより被処理基板に薄膜を形成する半導体装置の製造方法であって、前記制御手段において、前記静電チャック手段を制御して以下の数列（１）を満たすように前記被処理基板温度Ｔｓを調整し、前記電源手段を制御して前記放電電圧を印加する、付記９から２１の何れかに記載の半導体装置の製造方法。
数列（１）：Ｔｓ＝Ｔｋ（Ｌ１＜Ｌ×（ｋ＋１）／（ｎ＋１））
ｋ＝０，１，２，…，ｎ：ターゲット使用可能電力量Ｌ（ｋＷｈ）
【図面の簡単な説明】
【００９０】
【図１】本発明の第一実施形態に係る強誘電体メモリの製造工程を示すフロー図である。
【図２】本発明の第一実施形態に係るＦｅＲＡＭの一製造過程における横断面図である。
【図３】本発明の第一実施形態に係るＦｅＲＡＭの一製造過程における横断面図である。
【図４】本発明の第一実施形態に係るＦｅＲＡＭの一製造過程における横断面図である。
【図５】本発明の第一実施形態に係るＦｅＲＡＭの一製造過程における横断面図である。
【図６】本発明の第一実施形態に係るＦｅＲＡＭの一製造過程における横断面図である。
【図７】本発明の第一実施形態に係るＦｅＲＡＭの一製造過程における横断面図である。
【図８】本発明の第一実施形態に係るスパッタ成膜装置の概略図である。
【図９】本発明の第一実施形態に係るスパッタ成膜装置の制御を示すフロー図である。
【図１０】本発明の第二実施形態に係るＦｅＲＡＭの横断面図である。
【図１１】静電チャック温度と結晶配向率の依存関係を示すグラフである。
【図１２】静電チャック温度と歩留まりの依存関係を示すグラフである。
【図１３】強誘電体キャパシタの電気特性を示す表である。
【図１４】強誘電体膜の結晶性と成膜温度の依存性を示すグラフである。
【図１５】４軸ＸＲＤで測定したＣＳＰＬＺＴ（１１１）膜半値幅の面内分布を示すグラフである。
【図１６】１Ｔ１ＣデバイスのＰＴ歩留まり及びＰＴレシオを示すグラフである。
【図１７】ＣＳＰＬＺＴターゲットライフに最適な成膜温度を示すグラフである。
【図１８】量産の運用に適し、かつＣＳＰＬＺＴターゲットライフに最適な成膜温度を示すグラフである。
【図１９】従来技術に係るスパッタ成膜装置によってスパッタリングした際のターゲットのエロージョン分布を示すグラフである。
【図２０】従来技術に係るスパッタ成膜装置の概略図である。
【図２１】従来技術に係るスパッタ成膜装置によってスパッタリングした際のスパッタ原子の状態を示す図である。
【図２２】スパッタ原子が整列して付着した状態を示す図である。
【図２３】スパッタ原子が整列しないで付着した状態を示す図である。
【符号の説明】
【００９１】
１・・・・・・・・・シリコン半導体基板
２・・・・・・・・・ＭＯＳトランジスタ
３・・・・・・・・・保護膜
４・・・・・・・・・層間絶縁膜
５・・・・・・・・・下部電極層
５ａ・・・・・・・・下部電極密着膜
５ｂ・・・・・・・・下部電極
６、２５・・・・・・強誘電体膜
７・・・・・・・・・上部電極層
７ａ・・・・・・・・上部電極
７ｂ・・・・・・・・上部電極密着層
８、１９・・・・・・強誘電体キャパシタ
９・・・・・・・・・強誘電体メモリ
１０・・・・・・・・マグネトロンスパッタ成膜装置
１１・・・・・・・・減圧成膜室
１１ａ・・・・・・・ガス供給装置
１２・・・・・・・・静電チャック
１３・・・・・・・・電気ヒータ
１４・・・・・・・・被処理基板
１５・・・・・・・・ターゲット
１６・・・・・・・・静電チャック装置制御装置
１７・・・・・・・・電源装置
１８・・・・・・・・制御装置
２０・・・・・・・・ＦｅＲＡＭ
２１・・・・・・・・ＭＯＳトランジスタ
２２・・・・・・・・ゲート電極
２３・・・・・・・・下部電極密着層
２４・・・・・・・・下部電極
２５・・・・・・・・強誘電体膜
２６・・・・・・・・上部電極
２７・・・・・・・・上部電極密着層
２８・・・・・・・・シリコン基板
２９・・・・・・・・素子領域
３０・・・・・・・・ゲート絶縁膜
【図１】
0005140935.tif 000002
【図２】
0005140935.tif 000003
【図３】
0005140935.tif 000004
【図４】
0005140935.tif 000005
【図５】
0005140935.tif 000006
【図６】
0005140935.tif 000007
【図７】
0005140935.tif 000008
【図８】
0005140935.tif 000009
【図９】
0005140935.tif 000010
【図１０】
0005140935.tif 000011
【図１１】
0005140935.tif 000012
【図１２】
0005140935.tif 000013
【図１３】
0005140935.tif 000014
【図１４】
0005140935.tif 000015
【図１５】
0005140935.tif 000016
【図１６】
0005140935.tif 000017
【図１７】
0005140935.tif 000018
【図１８】
0005140935.tif 000019
【図１９】
0005140935.tif 000020
【図２０】
0005140935.tif 000021
【図２１】
0005140935.tif 000022
【図２２】
0005140935.tif 000023
【図２３】
0005140935.tif 000024