(57)【特許請求の範囲】
【請求項１】
パワー半導体デバイスをメイン領域(主領域)とセンス領域(電流検出用領域)とに分け、前記メイン領域に接続された端子(メイン端子)と前記センス領域に接続された端子（センス端子）を具備したセンス機能付きパワー半導体デバイスと、前記センス端子に接続した電流検出回路とを備えて成るパワー半導体デバイスの電流検出回路において、
前記電流検出回路は、
検出する電流を入力とし検出した電流を電圧信号に変換する電流-電圧変換回路と、
該電流-電圧変換回路から出力された電流センス信号の出力レベルを調整する出力レベル調整器と、
前記電流-電圧変換回路から出力された電流センス信号から前記センス機能付きパワー半導体デバイスに流れる出力電流の方向を検出し外部に設けたＣＰＵに出力する電流方向検出回路と、
前記センス機能付きパワー半導体デバイスに流れる出力電流の方向に応じて前記ＣＰＵから出力するゲイン設定信号によって前記電圧信号の補正ゲイン量を生成する第１の可変電圧源回路と、
前記センス機能付きパワー半導体デバイスに流れる出力電流の方向に応じて前記ＣＰＵから出力するオフセット設定信号によって前記電圧信号の補正オフセット量を生成する第２の可変電圧源回路と、
前記第１の可変電圧源回路の出力と前記第２の可変電圧源の出力を加算しその加算結果を前記電流-電圧変換回路に印加する加算回路とを備え、
前記第１の可変電圧源回路の出力と前記第２の可変電圧源の出力を加算しその加算結果に応じて前記センス端子の電位を調整して前記メイン領域と前記センス領域の特性の差を補正することを特徴とするパワー半導体デバイスの電流検出回路。
【請求項２】
前記電流方向検出回路は、ヒステリシス付きのコンパレータで構成され、２つのコンパレータ入力の一方の入力にグランド電位を、他方の入力に前記電流-電圧変換回路の出力を接続し、前記電流-電圧変換回路の出力レベルに応じて前記センス機能付きパワー半導体デバイスに流れる出力電流の方向を検出することを特徴とする請求項１に記載のパワー半導体デバイスの電流検出回路。
【請求項３】
前記センス機能付きパワー半導体デバイスは、センス機能付きIGBTおよびセンス機能付きFWDを含み、
前記ＣＰＵは前記電流方向検出回路が検出した電流方向検出信号に応じて前記FWD用ゲイン設定信号およびオフセット設定信号もしくは前記IGBT用ゲイン設定信号およびオフセット設定信号を出力することによって、一の電流検出回路で前記センス機能付きパワー半導体デバイスの前記メイン領域と前記センス領域の特性の差を補正することを特徴とする請求項１に記載のパワー半導体デバイスの電流検出回路。
【請求項４】
上アームと下アームのスイッチング素子にIGBTとFWDを備えてなるインバータ装置において、前記下アームに設けた前記IGBTをセンス機能付きIGBT及び前記下アームに設けた前記FWDをセンス機能付きFWDとし、該センス機能付きIGBT及び該センス機能付きFWDの各センス端子に共通に前記請求項３に記載の電流検出回路を接続したことを特徴とするインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスの電流検出回路に関し、特に、ダイオード，トランジスタ(バイポーラトランジスタ，MOS-FET（Metal Oxide Semiconductor-Field Effect Transistor：電界効果トランジスタ），IGBT（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）などのパワー半導体デバイスに流れる電流を検出する電流検出回路に関する。
【背景技術】
【０００２】
パワー半導体デバイスの一種であるIGBTとフリーホイーリングダイオード（以下、FWD(Free Wheeling Diode)と称する）を搭載したIGBTモジュールは、インバータやＤＣ(Direct Current)チョッパ回路などの電力変換装置に適用されている。
【０００３】
一般的にこれらの電力変換回路を制御するためには出力電流の検出が必要となる。この出力電流の検出には、通常
(１)カレントトランス（Current Transformer）やDC-CT（Direct Current-Current Transformer:直流カレントトランス）などの電流検出器を使用する方法
(２)電流検出用の抵抗（シャント抵抗と呼ばれる）を使用する方法
の２つの方法が多く採用されている。
【０００４】
図４は、DC-CT を使用した従来の３相インバータ装置の構成例を示す図である。図４においてDC-CT（直流変流器とも云う）105は環状のコアと磁気センサであるホール素子を利用（特許文献３；図１８参照）したもので、配線をコアに貫通させ配線に電流を通じたときに発生する磁気を検出することで電流を検出する。図４に示すインバータ101では出力配線にこのDC-CT 105を設置し、検出した電流値を制御回路102に入力している。
【０００５】
図５は、図４に示したインバータ装置の下アームのIGBT電流およびFWD電流と出力電流との関係（１相分）を示す図である。図５の右部に示されるように出力電流は、インバータ装置から流れ出す方向を正にした場合、インバータ装置の下アームのFWD202に正の電流が流れ、次いでインバータ装置の下アームのIGBT201に負（インバータ装置へ引き込む方向）の電流が流れる。そしてこれを繰り返すようにして出力電流が流れる。
【０００６】
ところでインバータ装置を構成しているIGBTやFWDでは“センスIGBT”“センスFWD”と呼ばれる、電流検出用の機能が付いているものがある。以下では、“センスIGBT”を例にしてこの機能を説明する。図６は、センス機能付き半導体デバイス(例．IGBT素子)の回路記号及び等価回路を示す図である。回路記号は、図６（ａ）に示すように表現され、またその等価回路は図６（ｂ）のように表現される。
【０００７】
通常IGBTは同一構造からなる数千〜数万個のセルから構成されている。このうちの一部を電流検出用のセルとして利用する。この場合、電流検出用の一部のセルからなるIGBTを“センス領域“、その他のセルからなるIGBTを“メイン領域”と呼んでいる。そして一般的には、メイン領域のセル数Nm (Nm は整数)とセンス領域のセル数Ns (Ns は整数)の比（Nm／Ns）は数千倍に設定していることが多い。メイン領域とセンス領域のコレクタ端子は共通であるが、エミッタ端子はメインエミッタ端子（以下、メイン端子と呼ぶ）と電流検出用エミッタ端子（以下、センス端子と呼ぶ）に分離されている。
【０００８】
フリーホイーリングダイオード（FWD）の場合も同様にチップの一部を電流検出用に分離して、アノード端子を主アノード端子（以下、メイン端子）と電流検出用アノード端子（以下、センス端子）とに分離する。なお、図６（ｂ）に示した等価回路は、“センスFWD”においても同様で、“センスFWD”においては、メイン領域の内部抵抗をRdm0、センス領域の内部抵抗をRds0、メイン領域の閾値電圧をVdthm0、センス領域の閾値電圧をVdths0であるとして“センスIGBT”と等価回路を考えることができる。
【０００９】
図７は、図４に示されたインバータ装置の１相分の出力電流とその時の下アームのIGBTに流れる電流およびFWDに流れる電流のシミュレーション波形を示す図である。図７のシミュレーション波形に見られるように、下アームのIGBTには、出力電流が負（インバータ装置へ引き込む方向）の場合にのみ電流が流れている。これに対し、下アームのFWDには、出力電流が正（インバータ装置から流れ出す方向）の場合にのみ電流が流れる。そして正の出力電流が発生している同じタイミングで負の出力電流が発生することはないし、また、負の出力電流が発生している同じタイミングで正の出力電流が発生することもない。
【００１０】
図８は、シャント抵抗を用いた電流検出回路をIGBT及びFWD共通に適用した従来のインバータ装置の構成例を示す図である。図８に示すシャント抵抗をIGBT及びFWD共通に使用する電流検出回路は、インバータ101の下アームにシャント抵抗106を接続している。下アームのIGBT 201がオンしたタイミングでは出力電流は下アームに通流するので、このときのシャント抵抗106の電圧降下を制御回路102で検出することで出力電流を検出する。このシャント抵抗を使用する電流検出回路は、例えば下記に示す特許文献１にも示されている。
【００１１】
また図９は、シャント抵抗を用いた電流検出回路をIGBTおよびFWDに適用した従来のインバータ装置の構成例を示す図である。このシャント抵抗を使用する電流検出回路は、センスIGBTおよびセンスFWD別にシャント抵抗106を設け、当該シャント抵抗106に流れる電流を検出して、制御回路102に入力するものであり、下記特許文献２および３にも示されている。すなわち、図９に示すインバータ101の下アームのセンスIGBTおよびセンスFWD別にシャント抵抗106を接続している。下アームのIGBT 203がオンしたタイミングでは出力電流は下アームのIGBT 203を通してグランド側に流れるので、このときのシャント抵抗106の電圧降下を制御回路102で検出することで出力電流を検出する。また下アームのFWD 204がオンしたタイミングでは出力電流はFWD204を通してモータ104側に流れるので、このときのシャント抵抗106の電圧降下を制御回路102で検出することで出力電流を検出する。
【００１２】
下アームのIGBT 203がオンしたときIGBT 203のセンス端子には、原理的にはセル数の比(Nm／Ns)に応じた電流が流れる（式１参照）。
Im／Is ＝（Nm＋Ns）／Ns ≒ Nm／Ns        （式１）
ここで  Im：メイン電流（メインIGBTに流れる電流）
Is：センス電流（センスIGBTに流れる電流）
Nm：メイン領域のセル数
Ns：センス領域のセル数
そこで図９のようにIGBT 203のセンス端子にシャント抵抗Rs を接続してセンス電流Is を検出し、下記式２に基づいてメイン電流を算出する。
【００１３】
Im ＝（Nm／Ns）・Is
＝（Nm／Ns）・（Vs／Rs）                （式２）
メイン電流Im をシャント抵抗Rs で検出する場合には抵抗の損失が大きくなるという問題があったが、この方法ではシャント抵抗損失は小さく、したがって効率の低下や抵抗器の大型化の問題はなくなる。
【００１４】
しかしながら、この方法では電流の検出精度が問題となる。つまり、一般にインバータ制御では１〜２％の電流検出精度が求められる。しかし上記のシャント抵抗をセンス領域を用いる方法は精度が低く上記の検出精度要求を満たすまでに至っていない。
【００１５】
精度が低い理由としては、下記の２点が挙げられている。すなわち、
(ａ)メイン領域とセンス領域の特性の差異による要因
電流比がセル数の比に比例するというのはメイン領域とセンス領域の各セルの特性が同じという前提に立っている。しかし実際には特性のばらつきがあるため、メイン電流とセンス電流の電流比が一定にならない。すなわちメイン電流とセンス電流の関係がリニアにはならない。
(ｂ)シャント抵抗の影響による要因
センス端子に接続したシャント抵抗Rs に電流が流れるとき電圧降下が発生する。このためメイン端子電位とセンス端子電位に差が生じ、メイン電流とセンス電流の電流比が一定にならない。
【００１６】
図１０は、図９におけるシャント抵抗を用いた電流検出回路をブロックで表示したインバータ装置の１相分の構成を示す図である。図１０においては、インバータ装置の下アームのセンスIGBT203のセンス端子およびセンスFWD204のセンス端子のそれぞれにシャント抵抗を用いて構成した電流検出回路210をそれぞれ接続している。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００３−２７４６６７号公報（図７）
【特許文献２】特開２００９−２６８３３６号公報（図１）
【特許文献３】特開２０００−１３４９５５号公報（図１，図１８）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述した従来の電流検出方法には以下に示すような問題がある。すなわち、図４に示したDC-CT を使用した電流検出法では、DC-CT がホールセンサやコアを使用することから一般的には高価になること、DC-CT は周辺温度によって出力の特性が変化してしまう、といった問題点がある。またコアを使用しているため検出器のサイズが大きくなり、電力変換装置の小型化の制約になるといった問題がある。
【００１９】
また図８および図９に示したシャント抵抗を使用した電流検出法では、シャント抵抗による電力損失が発生するため、電力変換装置の電力変換効率が低下するといった問題がある。さらに大きな損失を許容するために抵抗器自体のサイズが大型となり、変換装置の小型化の制約になるといった問題がある。
【００２０】
また、センスIGBTとセンスFWDでは、特性が異なるため、正確な電流の測定ができないという問題もある。
そこで本発明は上述した課題に鑑み、以下の課題を解決することをその目的とするものである。すなわち
(１)DC-CT（直流カレントトランス）やシャント抵抗を用いた場合の電流検出器の大型化や損失の増大を減らす。
(２)センス機能付きパワー半導体デバイスを利用する場合の電流検出精度の低下を招かないようにする。
(３)センス機能付パワー半導体デバイスの電流検出精度を向上するための補正回路のデジタル制御化と回路規模の抑制を図る。
【００２１】
これをさらに具体的に示せば、
(ａ)センス機能付きパワー半導体デバイスのセンス機能を用いて電流を検出することにより小型で低損失の電流検出回路を実現する。
(ｂ)その場合、メイン電流Im とセンス電流Is のリニアリティを補正して電流検出の精度を向上させる。
(ｃ)上記リニアリティを補正するための補正回路のデジタル制御を可能とし、実現可能な回路規模となるようにする。
(ｄ)パワー半導体デバイスの電流検出精度を上述のようにして向上させつつ、センスIGBT電流検出用とセンスFWD電流検出用にそれぞれ設けていた電流検出回路を共通化し、電流検出回路の規模を低減できるよう工夫する。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明のパワー半導体デバイスの電流検出回路は、パワー半導体デバイスをメイン領域(主領域)とセンス領域(電流検出用領域)とに分け、前記メイン領域に接続された端子(メイン端子)と前記センス領域に接続された端子（センス端子）を具備したセンス機能付きパワー半導体デバイスと、前記センス端子に接続した電流検出回路とを備えて成るパワー半導体デバイスの電流検出回路において、前記電流検出回路は、検出する電流を入力とし検出した電流を電圧信号に変換する電流-電圧変換回路と、該電流-電圧変換回路から出力された電流センス信号の出力レベルを調整する出力レベル調整器と、前記電流-電圧変換回路から出力された電流センス信号から前記センス機能付きパワー半導体デバイスに流れる出力電流の方向を検出し外部に設けたＣＰＵに出力する電流方向検出回路と、前記センス機能付きパワー半導体デバイスに流れる出力電流の方向に応じて前記ＣＰＵから出力するゲイン設定信号によって前記電圧信号の補正ゲイン量を生成する第１の可変電圧源回路と、前記センス機能付きパワー半導体デバイスに流れる出力電流の方向に応じて前記ＣＰＵから出力するオフセット設定信号によって前記電圧信号の補正オフセット量を生成する第２の可変電圧源回路と、前記第１の可変電圧源回路の出力と前記第２の可変電圧源の出力を加算しその加算結果を前記電流-電圧変換回路に印加する加算回路とを備え、前記第１の可変電圧源回路の出力と前記第２の可変電圧源の出力を加算しその加算結果に応じて前記センス端子の電位を調整して前記メイン領域と前記センス領域の特性の差を補正することを特徴とする。
【００２３】
また上記において電流方向検出回路は、ヒステリシス付きのコンパレータで構成され、２つのコンパレータ入力の一方の入力にグランド電位を、他方の入力に前記電流-電圧変換回路の出力を接続し、前記電流-電圧変換回路の出力レベルに応じて前記センス機能付きパワー半導体デバイスに流れる出力電流の方向を検出することを特徴とする。
【００２４】
さらに上記において前記センス機能付きパワー半導体デバイスは、センス機能付きIGBTおよびセンス機能付きFWDを含み、前記ＣＰＵは前記電流方向検出回路が検出した電流方向検出信号に応じて前記FWD用ゲイン設定信号およびオフセット設定信号もしくは前記IGBT用ゲイン設定信号およびオフセット設定信号を出力することによって、一の電流検出回路で前記センス機能付きパワー半導体デバイスの前記メイン領域と前記センス領域の特性の差を補正することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、出力電流の方向を検出し、検出した結果に応じて補正パラメータを変化させることにより、回路規模、部品点数の削減による小型・低コストを実現するとともに高精度の電流検出を実現することができる。
【００２６】
また本発明の電流検出回路をインバータ装置に適用した場合には、１アーム当たり１つの電流検出回路を設置するだけで良いので、回路規模、部品点数を大幅に削減することができる。
【図面の簡単な説明】
【００２７】
【図１】インバータ装置の１相分について本発明の実施形態に係るパワー半導体デバイスの電流検出回路を適用した例を示す図である。
【図２】本発明の実施形態に係るパワー半導体デバイスの電流検出回路（１相分）の詳細構成を示す図である。
【図３】図２に示した電流方向検出回路の動作を示す波形図である。
【図４】DC-CT を使用した従来のインバータ装置の構成例を示す図である。
【図５】図４に示したインバータ装置の下アームのIGBT電流およびFWD電流と出力電流との関係（１相分）を示す図である。
【図６】センス機能付き半導体デバイス(例．IGBT素子)の回路記号及び等価回路を示す図である。
【図７】従来のインバータ装置の１相分の出力電流とIGBTに流れる電流およびFWDに流れる電流のシミュレーション波形を示す図である。
【図８】シャント抵抗を用いた電流検出回路をIGBT及びFWD共通に適用した従来のインバータ装置の構成例を示す図である。
【図９】シャント抵抗を用いた電流検出回路をIGBTおよびFWDに適用した従来のインバータ装置の構成例を示す図である。
【図１０】図９におけるシャント抵抗を用いた電流検出回路をブロックで表示したインバータ装置の１相分の構成を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について、詳細に説明する。
図１は、インバータ装置の１相分について本発明の実施形態に係るパワー半導体デバイスの電流検出回路を適用した例を示す図である。図１に示すインバータ装置の下アームに適用する電流回路として、上述した図８や図９に示した従来構成のシャント抵抗を用いた電流回路では所望の電流検出精度が得られないため、図２に詳述する所望の電流検出精度が得られる本発明の実施形態に係る電流回路310を１つだけ用いることで、上述した図１０に示した２つの従来構成の電流回路210（図９に示したシャント抵抗を用いた電流回路）を用いることなくインバータ装置の１相分について電流検出を行うことができる。
【００２９】
図１は、IGBT素子(301)とセンス機能付きIGBT素子(303)の直列回路を直流電源(403)の間に接続するインバータ装置の１相分の構成を示している。そしてIGBT素子(301)のコレクタ-エミッタ間にFWD(302)を接続し、センス機能付きIGBT素子(303)のコレクタ-エミッタ間にセンス機能付きFWD(304)を接続し且つ各センス端子とグランド(GND)の間に電流検出回路310を接続している。電流検出回路310は検出した電流信号を電流センス出力として出力する。
【００３０】
図２は、本発明の実施形態に係るパワー半導体デバイスの電流検出回路（１相分）の詳細構成を示す図である。図２において本発明の実施形態に係るパワー半導体デバイスの電流検出回路（2）は、電流-電圧変換回路（24）、第１の可変電圧源回路（22）、第２の可変電圧源回路（23）、出力レベル調節器（25）、加算回路（26）および電流方向検出回路（27）により構成されている。そして電流検出回路（2）は、図２の上部に示されるセンス機能付きIGBT素子（1）と図２の下部に示されるセンス機能付きFWD素子（11）のそれぞれのセンス端子S とメイン端子M との間において並列接続される。出力レベル調節器（25）は、加算回路（オペアンプおよび抵抗R2〜R4からなる）により構成され、電流-電圧変換回路（24）の出力である電流センス出力のゲインとオフセットを調整する。
【００３１】
電流方向検出回路（27）は、非反転入力端子（＋端子）が電流-電圧変換回路（24）の出力に接続され、反転入力端子（−端子）がGND（グランド）に接続されたヒステリシスコンパレータ（271）を含んで構成されている。電流方向検出回路（27）の出力(ヒステリシスコンパレータ（271）の出力)は、外部に設けられたＣＰＵ(3)に与えられる。
【００３２】
ここで電流方向検出回路（27）の動作について図３を用いて簡単に説明すると、図３は、図２に示した電流方向検出回路の動作を示す波形図で、図３の中段に示すように電流-電圧変換回路（24）の出力がグランド（GND）レベルよりも大きい場合は、電流方向検出回路（27）の出力(ヒステリシスコンパレータ（271）の出力)がハイレベル“Hi”となる。これに対して、電流-電圧変換回路（24）の出力がグランド（GND）レベルよりも小さい場合は、電流方向検出回路（27）の出力(ヒステリシスコンパレータ（271）の出力)がローレベル“Lo”となる。
【００３３】
つまり、出力電流の電流方向がインバータ装置の下アームから電流が流れ出す場合（電流-電圧変換回路（24）の出力がグランドレベルよりも大きい場合）、電流-電圧変換回路（24）の出力は、正の電圧を出力する（ただし、FWDに電流が流れている期間のみ）ため、コンパレータ（271）の出力はハイレベル“Hi”となる。ここで、パワー半導体素子はスイッチング動作を行うため、電流-電圧変換回路（24）の出力は連続ではなく、パルス幅変調（PWM）出力となる。例えば、FWDがOFFしている期間は電流（センス電流）が流れないため、電流-電圧変換回路（24）の出力は0Vレベルとなる。この時、コンパレータ（271）の２つの入力が同程度の電圧レベルとなるため、コンパレータ（271）の出力が不安定となり電流方向検出回路（27）が不安定動作する可能性がある。そこで、コンパレータ（271）の判定レベルにヒステリシスを設定し、例えばコンパレータ（271）の出力がハイレベル“Hi”の場合はコンパレータ（271）の判定レベルを少し下げ、安定して出力をハイレベル“Hi”となるようにする。
【００３４】
次に出力電流の方向が変わり、出力電流の電流方向がインバータ装置の下アームへ電流が流れ込む場合（電流-電圧変換回路（24）の出力がグランドレベルよりも小さい場合）、電流-電圧変換回路（24）の出力は、負の電圧を出力する（ただし、IGBTに電流が流れている期間のみ）ため、コンパレータ（271）の出力はローレベル“Lo”となる。上述と同様、パワー半導体素子はスイッチング動作を行うため、電流-電圧変換回路（24）の出力は連続ではなくパルス幅変調（PWM）出力となる。IGBTに電流が流れていない期間は、コンパレータ（271）の２つの入力が同程度の電圧レベルとなるため、電流方向検出回路（27）は不安定動作する可能性がある。この場合は、上述のFWD電流期間と逆に、コンパレータ（271）の出力がローレベル“Lo”の場合はコンパレータ（271）の判定レベルを少し上げ、安定して出力をローレベル“Lo”となるようにする。以上の動作によって、センス端子 Sに流れる電流の方向を電流方向検出回路（27）は安定して検出することが可能となる。なお、ヒステリシスコンパレータ（271）の入力を入れ替え、出力の論理を逆にした構成の電流方向検出回路を使用することもできる。
【００３５】
また図２において第１の可変電圧源回路（22）は、２つの反転増幅器と出力(ゲイン)調整器（221）から構成される。出力(ゲイン)調整器（221）は電流-電圧変換回路（24）の出力に接続されているラダー回路と外部に設けられたＣＰＵ(3)から出力されるデジタル信号（ゲイン設定信号）によるビット設定に応じてスイッチングを行うビット信号デコーダとから構成される（図中では分解能４bitの例を示しているがこれに限定されない）。第２の可変電圧源回路（23）は第１の可変電圧源回路（22）の構成に基準電位出力ＩＣ(Integrated Circuit)が付加された構成になっているため電流-電圧変換回路（24）の出力には接続されず、出力(オフセット)調整器（231）は付加された基準電位出力ＩＣに接続されたラダー回路と外部に設けられたＣＰＵ(3)から出力されるデジタル信号（オフセット設定信号）によるビット設定に応じてスイッチングを行うビット信号デコーダとから構成される（図中では分解能４bitの例を示しているがこれに限定されない）。そして第１の可変電圧源回路（22）と第２の可変電圧源回路（23）の各出力電圧はオペアンプおよび抵抗R5〜R7からなる加算回路（26）により加算され、電流-電圧変換回路（24）の基準電位端子（＋端子）に接続される。このように構成することで、センス端子S の電位を加算回路（26）の出力電圧に固定（オペアンプの−端子と＋端子がバーチュアルショートとなるため）することができる。仮に加算回路（26）の出力電圧が0V であれば、センス電流として流れる電流の大小によらず、センス端子S の電位をGND電位に固定することができる。これにより従来技術で問題となったシャント抵抗の電圧降下の影響を排除することができる。
【００３６】
さらに加算回路（26）の出力電圧は、電流-電圧変換回路（24）で検出した電流に応じて変化するように、外部に設けられたＣＰＵ(3)から出力されるゲイン設定信号およびオフセット設定信号によってゲイン調整分Kgc とオフセット調整分Koc を設定する。上述したようにゲイン調整分Kgc は内部抵抗の差を補正するパラメータ、またオフセット調整分Koc は内部閾値電圧の差を補正するパラメータとしてそれぞれ設定される。このようにすると流れた電流に応じてセンス端子S の電圧Vsが
Vs ＝ Kgc×Is＋Koc
ここで  Kgc：ゲイン調整分
Koc：オフセット調整分
のように変化する。ゲイン調整分Kgc およびオフセット調整分Koc がそれぞれ擬似的な抵抗およびオフセット電圧のように機能するため
Rm0  ≒ Rs0 ＋ Kgc
Vthm0  ≒ Vths0 ＋ Koc
ここで  Rm0：メイン領域の内部抵抗
Rs0：センス領域の内部抵抗
Vthm0：メイン領域の閾値電圧
Vths0：センス領域の閾値電圧
となるように調整することによって、メイン領域とセンス領域の特性の差を補正することができる。なお、ゲイン調整分Kgc およびオフセット調整分Koc は、外部に設けられたＣＰＵ(3)から出力されるゲイン設定信号およびオフセット設定信号により正負両極性に設定することが可能である。
【００３７】
上述したゲイン調整分Kgc とオフセット調整分Koc の設定は、IGBT素子(1)に電流が流れている場合におけるもので、FWD素子(11)に電流が流れている場合においても同様に考えることが可能である。すなわち、流れた電流に応じてセンス端子S の電圧Vds が
Vds ＝ Kgc×Ids＋Koc
ここで  Kgc：ゲイン調整分
Koc：オフセット調整分
のように変化する。ゲイン調整分Kgc およびオフセット調整分Koc がそれぞれ擬似的な抵抗およびオフセット電圧のように機能するため
Rdm0  ≒ Rds0 ＋ Kgc
Vdthm0  ≒ Vdths0 ＋ Koc
ここで  Rdm0：メイン領域の内部抵抗
Rds0：センス領域の内部抵抗
Vdthm0：メイン領域の閾値電圧
Vdths0：センス領域の閾値電圧
となるように調整することによって、メイン領域とセンス領域の特性の差を補正することができる。
【００３８】
次に、図２に示した本発明の実施形態に係るパワー半導体デバイスの電流検出回路の全体的な動作について説明する。第１の可変電圧源回路（22）は電流-電圧変換回路（24）の出力電圧Viを入力として外部に設けられたＣＰＵ(3)のゲイン設定信号に基づくビット信号の設定により -Vi〜Vi（ゲインKg = -1〜1）を出力可能となっている。第２の可変電圧源回路（23）は基準電位出力ＩＣの出力電圧Vref を入力として外部に設けられたＣＰＵ(3)のオフセット設定信号に基づくビット信号の設定により -Vref〜Vref（オフセットゲインKo = -1〜1）を出力可能となっている。
【００３９】
このように外部に設けられたＣＰＵ(3)のゲイン設定信号およびオフセット設定信号に基づいて第１の可変電圧源回路（22）および第２の可変電圧源回路（23）の出力を調整できることから、センス機能付きパワー半導体デバイスのメイン領域とセンス領域の特性の差異を近似的に閾値電圧（Vthm0,Vths0；Vdthm0,Vdths0）および内部抵抗（Rm0,Rs0；Rdm0,Rds0）の差と考え、それぞれを補正することでリニアリティを改善して電流検出精度を向上させることができる。以下ではこの点についてさらに詳しく説明する。
【００４０】
図３に示されるようにインバータ装置の下アームにおける出力電流は、下アームにおけるIGBTに電流が流れる期間とFWDに電流が流れる期間とに分けられる。そこで下アームにおけるIGBTに電流が流れる期間（出力電流の電流方向がインバータ装置の下アームへ電流が流れ込む期間（= 電流-電圧変換回路（24）の出力がグランドレベルよりも小さい期間）、電流-電圧変換回路（24）の出力は、負の電圧を出力する）における上記IGBT素子(1)におけるメイン電流Im とセンス電流Is のリニアリティの補正が行われる。すなわち、
本発明の電流検出回路(2)では、第１の可変電圧源回路（22）の出力電圧が、電流-電圧変換回路（24）で検出した電流に応じて変化するように出力(ゲイン)調整器（221）を外部に設けられたＣＰＵ(3)のゲイン設定信号によってゲインKg を、また第２の可変電圧源回路（23）の出力電圧が、出力(オフセット)調整器（231）を外部に設けられたＣＰＵ(3)のオフセット設定信号によってオフセットゲインKo を、それぞれ設定可能にしている。
【００４１】
そして各設定したゲインKg およびオフセットゲインKo に基づいて第１の可変電圧源回路（22）と第２の可変電圧源回路（23）の出力を加算した出力（この加算出力は電流-電圧変換回路（24）に設けられているオペアンプの ＋端子（基準端子）となり、これがバーチュアルショートになっている −端子に加わるため結果としてセンス端子S の電位となる）は
Vs  ＝ (R7/R5)×(R1×Is)×Kg ＋ (R7/R6)×Vref×Ko
＝ {(R7/R5)×R1×Kg}×Is ＋ {(R7/R6)×Vref×Ko}
となり、ゲインKg およびオフセットゲインKo の各乗算項がそれぞれ擬似的な抵抗およびオフセット電圧として機能する。
【００４２】
ここで
Rm0  ≒ Rs0＋{(R7/R5)×R1×Kg}
Vthm0  ≒ Vths0＋{(R7/R6)×Vref×Ko}
となるようにゲインKg とオフセットゲインKo を外部に設けたＣＰＵ(3)で調整する。
【００４３】
これによってIGBT素子(１)のメイン領域とセンス領域の特性差を補正し、Im-Is 特性をリニアとなるよう補正することができる。
次に下アームにおけるFWDに電流が流れる期間(出力電流の電流方向がインバータ装置の下アームから電流が流れ出す期間(= 電流-電圧変換回路（24）の出力がグランドレベルよりも大きい期間)、電流-電圧変換回路（24）の出力は、正の電圧を出力する)における上記FWD素子(11)におけるメイン電流Idm とセンス電流Ids のリニアリティの補正が行われる。すなわち、
本発明の電流検出回路(2)では、第１の可変電圧源回路（22）の出力電圧が、電流-電圧変換回路（24）で検出した電流に応じて変化するように出力(ゲイン)調整器（221）を外部に設けられたＣＰＵ(3)のゲイン設定信号によってゲインKg を、また第２の可変電圧源回路（23）の出力電圧が、出力(オフセット)調整器（231）を外部に設けられたＣＰＵ(3)のオフセット設定信号によってオフセットゲインKo を、それぞれ設定可能にしている。
【００４４】
そして各設定したゲインKg およびオフセットゲインKo に基づいて第１の可変電圧源回路（22）と第２の可変電圧源回路（23）の出力を加算した出力（この加算出力は電流-電圧変換回路（24）に設けられているオペアンプの ＋端子（基準端子）となり、これがバーチュアルショートになっている −端子に加わるため結果としてセンス端子S の電位となる）は
Vds  ＝ (R7/R5)×(R1×Ids)×Kg ＋ (R7/R6)×Vref×Ko
＝ {(R7/R5)×R1×Kg}×Ids ＋ {(R7/R6)×Vref×Ko}
となり、ゲインKg およびオフセットゲインKo の各乗算項がそれぞれ擬似的な抵抗およびオフセット電圧として機能する。
【００４５】
ここで
Rdm0  ≒ Rds0＋{(R7/R5)×R1×Kg}
Vdthm0  ≒ Vdths0＋{(R7/R6)×Vref×Ko}
となるようにゲインKg とオフセットゲインKo を外部に設けたＣＰＵ(3)で調整する。
【００４６】
これによってFWD素子(11)のメイン領域とセンス領域の特性差を補正し、Idm-Ids 特性をリニアとなるよう補正することができる。
そして外部に設けられたＣＰＵ(3)は、電流方向検出回路（27）からの電流方向検出信号出力に応じて、例えば、電流方向検出信号出力がハイレベル“Hi”の場合は、FWD用のゲイン設定信号およびオフセット設定信号を出力し、電流方向検出信号出力がローレベル“Lo”の場合は、IGBT用のゲイン設定信号およびオフセット設定信号を出力する。これによって、図２に示した１つの電流検出回路でFWDとIGBTの両方のメイン領域とセンス領域の特性差を補正して両者におけるリニアリティを改善することが可能となる。
【００４７】
これまで説明したように、従来、センスIGBT電流検出用とセンスFWD電流検出用にそれぞれ設けていた電流検出回路を共通化し、電流検出回路の動作を時分割して、センスIGBT電流検出用とセンスFWD電流検出用の補正を行なうことで、回路規模を大型化させることなく、パワー半導体デバイスの電流検出精度を向上させることができる。
【産業上の利用可能性】
【００４８】
上記したインバータ装置の例に止まらず、チョッパ回路において用いるパワー半導体デバイス（IGBT素子およびFWD素子のペア）に対しても本発明の実施形態に係る電流検出回路を適用することが可能である。
【符号の説明】
【００４９】
1   IGBT素子
2,310  電流検出回路
3   ＣＰＵ(中央処理装置)
11  FWD素子
22  可変電圧源回路1
23  可変電圧源回路2
24  電流-電圧変換回路
25  出力レベル調節器
26  加算回路
27  電流方向検出回路
101   インバータ(装置)
102   制御回路
103,403  直流電源
104   モータ
201,301  IGBT
202,302  FWD
203,303  センス機能付きIGBT
204,304  センス機能付きFWD
221   出力（ゲイン）調整器
231   出力（オフセット）調整器
271   ヒステリシスコンパレータ
【図１】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図２】
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【図３】
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【図７】
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