(57)【特許請求の範囲】
【請求項１】
炭化珪素を母材とする半導体素子には、前記半導体素子のチップ上に複数のダイオードが内蔵されており、
前記複数のダイオードのうちの第１ダイオードはアノードが前記半導体素子のゲートに、カソードが前記チップのゲートパッドに接続されており、
前記複数のダイオードのうちの第２ダイオードはカソードが前記半導体素子の前記ゲートに、アノードが前記チップの前記ゲートパッドに接続されており、
前記第１ダイオードが炭化珪素を母材とするショットキーバリアダイオードであり、
前記第２ダイオードが炭化珪素を母材とするｐｎダイオードであることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体素子が接合ＦＥＴ、ＭＩＳＦＥＴ、ＩＧＢＴのいずれかであることを特徴とする半導体装置。
【請求項３】
第１面に第１電極および第２電極、前記第１面とは反対の第２面に第３電極を有する炭化珪素基板と、
前記炭化珪素基板の主面に設けられたゲート制御型のトランジスタと、
前記炭化珪素基板の主面に設けられたダイオードと、
を備え、
前記第１電極は前記トランジスタのゲートと電気的に接続されており、
前記第２電極および前記第３電極は前記トランジスタのドリフト領域と電気的に接続されており、
前記ダイオードが前記第１電極と前記ゲートとの間で電気的に接続されており、
前記ダイオードは第１ダイオードと第２ダイオードとで並列に接続されてなり、
前記第１ダイオードのカソードが前記第１電極と、前記第１ダイオードのアノードが前記ゲートと電気的に接続されており、
前記第２ダイオードのアノードが前記第１電極と、前記第２ダイオードのカソードが前記ゲートと電気的に接続されており、
前記第１ダイオードがショットキーダイオード、前記第２ダイオードがｐｎダイオードであることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記トランジスタは、接合ＦＥＴ、ＭＩＳＦＥＴ、またはＩＧＢＴの何れかであることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第２ダイオードは複数で直列に接続されてなることを特徴とする半導体装置。
【請求項６】
第１面に第１電極および第２電極、前記第１面とは反対の第２面に第３電極を有する炭化珪素基板と、
前記炭化珪素基板の主面に設けられた接合ＦＥＴと、
前記炭化珪素基板の主面に設けられたダイオードと、
を備え、
第１導電型の前記炭化珪素基板の主面に、前記接合ＦＥＴの前記第１導電型のドリフト領域が設けられており、
前記炭化珪素基板の主面に、前記ドリフト領域に接合し、前記第１導電型とは逆の第２導電型のゲート領域が設けられており、
前記第１電極は前記ゲート領域と電気的に接続されており、
前記２電極および前記第３電極は前記接合ＦＥＴの前記ドリフト領域と電気的に接続されており、
前記ダイオードが前記第１電極と前記ゲート領域との間で電気的に接続されており、
前記ダイオードは第１ダイオードと第２ダイオードとで並列に接続されてなり、
前記第１ダイオードのカソードが前記第１電極と、前記第１ダイオードのアノードが前記ゲートと電気的に接続されており、
前記第２ダイオードのアノードが前記第１電極と、前記第２ダイオードのカソードが前記ゲートと電気的に接続されており、
前記第１電極下であって前記炭化珪素の主面に、前記ゲート領域に接合し、第２導電型の第１ウェルが設けられており、
前記炭化珪素の主面であって、前記第１ウェル内に第１導電型の第２ウェルが設けられており、
前記炭化珪素の主面であって、前記第１ウェル内に第１導電型の第１半導体領域が設けられており、
前記炭化珪素の主面であって、前記第２ウェル内に第２導電型の第２半導体領域が設けられており、
前記第１ダイオードのカソードが、前記第１半導体領域であり、
前記第１ダイオードのアノードが、前記第１ウェルであり、
前記第２ダイオードの前記カソードが、前記第２ウェルであり、
前記第２ダイオードの前記アノードが、前記第２半導体領域であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１電極下に前記ダイオードが形成されており、前記第２電極下にトランジスタが形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、炭化珪素を母材に用いた半導体素子を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
一般に、数ワット以上の電力を扱える大電力用途の半導体素子をパワー半導体素子という。パワー半導体素子においてオン抵抗と耐圧は基板材料のバンドギャップで規定されるトレードオフの関係にある。そのため、パワー半導体素子として広く用いられているシリコン（Ｓｉ）素子の性能を超えるためには、シリコンよりもバンドギャップが大きな基板材料を用いることが有効である。特に、炭化珪素(ＳｉＣ)は、シリコンに比べバンドギャップが約３倍と十分大きいこと、ｐ型およびｎ型の導電型を容易に形成できること、熱酸化により酸化膜を形成できることなどの特長を有することから、高性能のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が実現できる可能性があり大きな注目を集めている。
【０００３】
しかしながら、炭化珪素基板上に形成する酸化膜には大きな問題がある。それは、炭化珪素を熱酸化すると酸化膜中に炭素が残留し高密度の界面準位を形成しまうことである。これにより、ＭＩＳＦＥＴのチャネル移動度は大きく劣化しオン抵抗が著しく上昇してしまう。また、酸化膜中の炭素は酸化膜の信頼性劣化の原因ともなり、ＭＩＳＦＥＴ実現の大きな障壁となっている。
【０００４】
酸化膜界面の問題を回避する半導体素子の構造として接合ＦＥＴ（Field Effect Transistor）がある。接合ＦＥＴはｐｎ接合をゲートとしチャネルを制御するタイプの素子で、シリコンを母材として形成された場合のように通常はゲートに負の電圧をかけないとオフしないノーマリオン型である。なお、ノーマリオン型のパワー半導体素子はフェールセーフの観点から用途が限定されるため、パワー半導体素子では一般にノーマリオフ型が望まれる。
【０００５】
シリコンの接合ＦＥＴはノーマリオフで高耐圧を持たすことはできないが、炭化珪素を用いるとチャネル幅を狭くすることによりノーマリオフで高耐圧を実現することができる。それは、炭化珪素のｐｎ接合の拡散電位は約２．５Ｖと高いため、ゲートに負の電圧をかけなくてもチャネルをオフできるからである。
【０００６】
このように炭化珪素を母材とした接合ＦＥＴにより、ノーマリオフ型で酸化膜界面に関係のない高性能の素子が実現可能である。なお、ノーマリオフ型の炭化珪素接合ＦＥＴの一例が特開２００４−１３４５４７号公報（特許文献１）に開示されている。
【０００７】
一方、炭化珪素を母材としたパワー半導体素子において、ＭＩＳ構造を維持した上でゲート酸化膜の問題を回避する手段として、埋め込みチャネル型の構造が提案されている。埋め込みチャネル型のＭＩＳＦＥＴの断面構造図を図２６に示す。なお、符号３０はドレイン領域となるｎ＋基板、符号２９はドリフト領域となるｎ−層、２８はボディ領域となるｐ層、２７はボディ引き出し用のｐ＋層、２６はソース領域となるｎ＋層、３１は埋め込みｎ層、３２は酸化膜（ゲート絶縁膜）、３４はゲート電極、３３はソース電極、３５はドレイン電極である。
【０００８】
通常のＭＩＳＦＥＴはｐボディ領域となるｐ層２８と酸化膜３２の界面にチャネルを形成するが、図２６で示す構造ではｐボディ領域となるｐ層２８と酸化膜３２の間に薄い埋め込みｎ層３１を入れることによりチャネルを酸化膜３２界面から遠ざけている。これによりチャネルを流れるキャリアが界面準位の影響を受けにくくなることからチャネル移動度を向上することができる。なお、埋め込みチャネル構造の一例が“1.8mΩcm2, 10A Power MOSFET in 4H-SiC”Proceedings of International Electron Device Meeting 2006（非特許文献１）に開示されている。
【特許文献１】特開２００４−１３４５４７号公報
【非特許文献１】“1.8mΩcm2, 10A Power MOSFET in 4H-SiC”Proceedings of International Electron Device Meeting 2006
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、炭化珪素を母材とするノーマリオフ型の接合ＦＥＴおよび埋め込みチャネル型のＭＩＳＦＥＴには素子をオンさせるためのゲート電圧、つまり閾値電圧が低いという共通の問題点がある。ノーマリオフ型の接合ＦＥＴは閾値電圧をｐｎ接合の拡散電位以下に設定する必要があるため通常１〜２Ｖ程度である。また、埋め込みチャネル型のＭＩＳＦＥＴは表面にｎ型領域（図２６の埋め込みｎ層３１）があるため通常のＭＩＳＦＥＴに比べ閾値電圧は低くなる。非特許文献１の例では閾値電圧は約２Ｖ程度であり、通常のＭＩＳＦＥＴに比べ３Ｖ程度も低い。
【００１０】
このように閾値電圧が低いと、オフ状態でゲートにノイズが入ったときにゲート電圧が閾値電圧を超えることにより誤ってオン状態となってしまい、大電流が流れることで素子を破壊してしまうという問題があった。
【００１１】
本発明の目的は、ゲートへのノイズマージンが大きいゲート制御型の半導体素子を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体装置は炭化珪素を母材とする半導体素子を備え、前記半導体素子のチップ上に複数のダイオードが内蔵されており、前記複数のダイオードのうちの第１ダイオードはアノードが前記半導体素子のゲートに、カソードが前記チップのゲートパッドに接続されており、前記複数のダイオードのうちの第２ダイオードはカソードが前記半導体素子の前記ゲートに、アノードが前記チップの前記ゲートパッドに接続されている。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
本発明によれば、ゲート電圧が低いときはゲートに印加した電圧の大部分がダイオードにかかり接合ＦＥＴはオンせず、ゲート電圧がダイオードの拡散電位以上になるとその分が接合ＦＥＴのゲートにかかるようになることから、接合ＦＥＴの見かけ上の閾値電圧が上昇し、ゲートのノイズに対するマージンを大きくすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
まず、本実施の形態１では、ゲート制御型の半導体素子（スイッチング素子、トランジスタ）として接合ＦＥＴを備えた半導体装置について図１〜図４を参照して説明する。図１〜図４は、それぞれ本実施の形態１における半導体装置の等価回路図、平面図、要部平面図、および要部断面図を示している。図２には、チップ状態の半導体装置（チップＣＨＰ）が示されており、そのチップＣＨＰ上にはゲートパッドＧＰおよびソースパッドＳＰが設けられている。また、図３は図２のゲートパッドＧＰ領域であって、ゲートパッドＧＰを取り除いた場合の平面図である。また、図３のＡ−Ａ’線の断面が図４に示されている。なお、本願においてはゲートパッドＧＰをゲート電極と、またソースパッドＳＰをソース電極として説明する場合もある。また、図２のチップＣＨＰの裏面電極として図４に示すようにドレイン電極１７が設けられている。
【００１９】
本実施の形態１における半導体装置は、アクティブ領域に設けられ、炭化珪素からなるｎ＋基板（半導体基板）１２を母材としたトレンチ型接合ＦＥＴ１を備えている。この接合ＦＥＴ１はソース領域のｎ＋層８、ドリフト領域のｎ−層１１、ドレイン領域のｎ＋基板１２、ゲート領域のｐ＋層９、ゲートパッドＧＰと電気的に接続されたゲート電極１４、ソースパッドＳＰと電気的に接続されたソース電極１６、およびドレイン電極１７から構成されている。後述するが、接合ＦＥＴ１は、ゲート領域のｐ＋層９とドリフト領域のｎ−層１１とが接合し（図４参照）、その接合面から拡がる空乏層によって、チャネルを狭める動作をするものである。
【００２０】
ｎ＋基板１２上にはドリフト領域のｎ−層１１が設けられており、本願においてはｎ＋基板１２とｎ−層１１を合わせて基板という場合もある。ｎ−層１１の表面側にはトレンチゲート用の溝が掘られており、その溝に沿ってゲート領域のｐ＋層９が設けられている。また、ｎ−層１１の表面側にはソース領域となるｎ＋層８が設けられている。また、基板の主面（素子形成面）上には、ゲート電極１４およびソース電極１６が設けられており、基板の裏面上には、ドレイン電極１７が設けられている。ゲート電極１４はゲート領域のｐ＋層９と電気的に接続され、ソース電極１６はソース領域のｎ＋層８と電気的に接続され、ドレイン電極１７はドレイン領域のｎ＋基板１２と電気的に接続されている。
【００２１】
また、本実施の形態１における半導体装置は、ダイオード、具体的にはｐｎダイオード２、３を備えている。ｐｎダイオード２は、アノードのｐウェル１０がゲート領域のｐ＋層９と電気的に接続され、カソードのｎ＋層４がゲート電極１４と電気的に接続されている。また、ｐｎダイオード３は、カソードのｎウェル１３がゲート領域のｐ＋層９と電気的に接続され、アノードのｐ＋層５がゲート電極１４と電気的に接続されている。すなわち、ゲート電極１４からゲート領域のｐ＋層９をみた場合、ｐｎダイオード２は逆方向に接続され、ｐｎダイオード３は順方向に接続され、ｐｎダイオード２とｐｎダイオード３で並列に接続されている。
【００２２】
このように、本実施の形態１では、炭化珪素を母材とするトレンチ型接合ＦＥＴ１のゲートパッドＧＰ領域に双方向のダイオードとして、一方を逆方向、他方を順方向に並列接続したｐｎダイオード２、３を作りこんでいる。このゲートパッドＧＰは、ゲート電極１４と同一材料、同層で形成され、電気的に接続されている。このように、本実施の形態１では、接合ＦＥＴ１がゲート領域のｐ＋層９とゲート電極１４とを電気的に接続するｐｎダイオード２、３を内蔵している。また、図２に示したゲートパッドＧＰ下であって基板の主面にはダイオードが形成され、ソースパッドＳＰ下であって基板の主面、すなわちアクティブ領域には接合ＦＥＴ１が形成されている。
【００２３】
具体的に説明すると、ｐｎダイオード２は素子のゲートパッドＧＰ領域中のｐウェル１０とその上に形成されたｎ＋層４とのｐｎ接合構造から成っており、ｐウェル１０から直接ｐ＋層９に接続されている。ｐｎダイオード３はｐウェル１０中に形成されたｎウェル１３とその上に形成されたｐ＋層５から成っており、ｎウェル１３からｎ＋層６、コンタクト電極１５、ｐ＋層７を介してゲート領域のｐ＋層９に接続されている。すなわち、ｎ＋基板１２を構成する炭化珪素を母材としたｐｎダイオード２、３が設けられている。
【００２４】
次に、本実施の形態１における接合ＦＥＴ１の動作について説明する。まず、ゲート電極１４に電圧を印加するとダイオード部（ｐｎダイオード２、３）と接合ＦＥＴ１で電圧を分担する。このとき、電圧の分担比はダイオード部の容量と接合ＦＥＴ１のゲート容量の比に反比例する。すなわち、容量が大きい方には小さな電圧しかかからない。この場合、ゲート（ゲート領域のｐ＋層９）の総面積に比べゲートパッドＧＰ下に作製したダイオード部の面積は非常に小さいことから接合ＦＥＴ１のゲートに比べダイオード部の容量は非常に小さく、電圧のほとんどはダイオード部にかかることになる。なお、ダイオード部のトータルの容量は逆方向のｐｎダイオード２と順方向のｐｎダイオード３の容量の和で決まるが、逆方向のｐｎダイオード２は空乏層が広がり容量が非常に小さくなることから電圧分担は順方向のｐｎダイオード３の容量で決まる。
【００２５】
次いで、ゲート電圧を上げていき順方向のｐｎダイオード３がオン状態になるとｐｎダイオード３にはほとんど空乏層がなくなり容量は増大する。これにより接合ＦＥＴ１にも電圧がかかるようになり、さらにゲート電圧を上げていくと接合ＦＥＴ１はオン状態になる。
【００２６】
図５には本発明の実施の形態１における接合ＦＥＴ１の特性図を示している。炭化珪素のｐｎ接合の拡散電位は約２．５Ｖであるため、ダイオード部を設けていない従来の接合ＦＥＴに比べ閾値電圧を約２．５Ｖ上昇することができる。
【００２７】
また、逆方向のｐｎダイオード２を並列に接続しているのは、接合ＦＥＴ１のスイッチングの際にゲートの容量で電荷が充放電されるが、放電の際に電流の経路を確保しスイッチングの遅延によりスイッチング損失を増加させないためである。すなわち、逆方向のｐｎダイオード２はスイッチングの際に電流経路の確保ができさえすればよい。このため、逆方向のｐｎダイオード２の拡散電位は小さいほうが望ましい。本実施の形態１では、順方向のｐｎダイオード３を形成するｎウェル１３に比べ逆方向のｐｎダイオード２を形成するｐウェル１０の方が濃度を低くしているため、逆方向のｐｎダイオード２の方が順方向のｐｎダイオード３より拡散電位が小さくなっている。また、逆方向のｐｎダイオード２に拡散電位の小さなショットキーバリアダイオードを用いることも有効である。
【００２８】
次に、本実施の形態１における半導体装置の製造方法について図６〜図１２を参照して順に説明する。図６〜図１２は、本実施の形態１における製造工程中の半導体装置の要部断面図である。
【００２９】
まず、図６に示すように、ｎ＋型炭化珪素基板であるｎ＋基板１２上にエピタキシャル成長によりドリフト領域のｎ−層１１を形成する。次いで、リソグラフィ技術およびイオン注入により、イオン注入マスク５１を用いて所定の領域にｐ型の不純物を導入し、ｎ−層１１の表面側に不純物領域（半導体領域）のｐウェル１０を形成する。このｐウェル１０はいわゆるターミネーションとなる。
【００３０】
続いて、図７に示すように、リソグラフィ技術およびイオン注入により、イオン注入マスク５２を用いて所定の領域にｎ型の不純物を導入し、ｐウェル１０の表面側に不純物領域（半導体領域）のｎウェル１３を形成する。
【００３１】
続いて、図８に示すように、リソグラフィ技術およびイオン注入により、イオン注入マスク５３を用いて所定の領域にｐ型の不純物を導入し、ｐウェル１０の表面側に不純物領域（半導体領域）のｐ＋層７を形成し、またｎウェル１３の表面側に不純物領域（半導体領域）のｐ＋層５を形成する。
【００３２】
続いて、図９に示すように、リソグラフィ技術およびイオン注入により、イオン注入マスク５４を用いて所定の領域にｎ型の不純物を導入し、ｎ−層１１の表面側に不純物領域（半導体領域）のｎ＋層８を形成し、ｐウェル１０の表面側に不純物領域（半導体領域）のｎ＋層４を形成し、またｎウェル１３の表面側に不純物領域（半導体領域）のｎ＋層６を形成する。
【００３３】
このように、まずターミネーションとなるｐウェル１０、次いで、順方向のｐｎダイオード３のカソードとなるｎウェル１３、次いで、順方向のｐｎダイオード３のアノードとなるｐ＋層５およびコンタクト引き出しのためのｐ＋層７、次いで、逆方向のダイオード２のカソードとなるｎ＋層４、コンタクト引き出しのためのｎ＋層６およびソース領域となるｎ＋層８の順でイオン注入しているが、これらのイオン注入の順番は入れ替えても良い。
【００３４】
続いて、図１０に示すように、マスクとして酸化シリコン膜などの絶縁膜５５を用いてアクティブ領域にトレンチ４１を形成した後、図１１に示すように、斜めイオン注入によりｐ型の不純物を導入し、ｎウェル１３の表面側に不純物領域（半導体領域）のｐ＋層９を形成する。
【００３５】
その後、全ての不純物領域を形成したら高温アニールにより不純物を活性化させ、コンタクト形成、メタル配線を形成し、半導体装置を仕上げる。
【００３６】
ここで、本実施の形態１の半導体装置とは異なり、ダイオード部を設けない場合について説明する。図４で示した半導体装置のうち、ｎ＋層４、ｐ＋層５、ｎ＋層６、ｎウェル１３、コンタクト電極１５を設けないで、ｐ＋層７をゲート電極１４の引き出しとした場合が、ダイオード部を設けない接合ＦＥＴを備えた半導体装置である。なお、ｐウェル１０はターミネーションである。
【００３７】
このダイオード部を設けない接合ＦＥＴは前述したようにノーマリオフ型であるが、閾値電圧が低いという課題を有していた。しかしながら、本実施の形態１の半導体装置のようにダイオード部を設けた場合、ゲート電圧が低いときはゲート電極１４に印加した電圧の大部分がダイオード部にかかり接合ＦＥＴ１はオンせず、ゲート電圧がダイオード部の拡散電位以上になるとその分が接合ＦＥＴ１のゲート領域であるｐ＋層９にかかるようになることから、接合ＦＥＴ１の見かけ上の閾値電圧が上昇し、ゲートのノイズに対するマージンを大きくすることができる。
【００３８】
また、本実施の形態１の半導体装置の製造方法は、ダイオード部を設けない場合の製造方法に対して、ｐｎダイオード２のｐ層をターミネーションのｐウェル１０を用い、そのウェル１０にｎウェル１３を形成する。また、ｐｎダイオード２のｎ＋層４およびコンタクト電極１５の引き出しのｎ＋層６をソース領域のｎ＋層８と共に形成する。また、ｐｎダイオード３のｐ＋層５をゲート電極１４の引き出しのｐ＋層と共に形成する。また、コンタクト電極１５をゲート電極１４と共に形成する。このように、従来の工程からｎウェル１３のマスクを１枚追加するだけでダイオード部を作りこむことができる。
【００３９】
本実施の形態１では、トレンチ型で縦チャネル型の接合ＦＥＴの場合について説明したが、プレナー型および横チャネル型のノーマリオフ接合ＦＥＴにおいても同様の効果がある。また、双方向のダイオードを同一基板上に作りこむ方法は本実施の形態１以外にも多数存在するが、どのようなレイアウトやプロセスで作製しても同様の効果がある。
【００４０】
（実施の形態２）
本実施の形態２では、ゲート制御型の半導体素子（スイッチング素子、トランジスタ）として接合ＦＥＴを備えた半導体装置について図１３、図１４を参照して説明する。図１３および図１４は、それぞれ本実施の形態２における半導体装置の等価回路図および要部断面図を示している。
【００４１】
図１３および図１４に示すように、本実施の形態２の半導体装置は、前記実施の形態１とは、ダイオード部の逆方向ダイオードがｐｎダイオード２ではなくショットキーバリアダイオード１８になっている点で相違する。ショットキーバリアダイオード１８は、図１４に示すように、半導体領域のｐウェル１０を形成した後、そのｐウェル１０と整流特性を持つ接合となるように、金属のショットキーメタル１９を接触させて形成することによってなる。
【００４２】
ショットキーバリアダイオード１８はｐｎダイオード２に比べ拡散電位が小さいため、スイッチング、特にゲートの放電の際の損失が小さくなるという特徴を持つ。
【００４３】
（実施の形態３）
本実施の形態３では、ゲート制御型の半導体素子（スイッチング素子、トランジスタ）としてＭＩＳＦＥＴを備えた半導体装置について図１５〜図１７を参照して説明する。図１５および図１６は、それぞれ本実施の形態３における半導体装置の要部平面図および要部断面図を示している。図１５は例えば図２で示したゲートパッドＧＰ領域であって、ゲートパッドＧＰを取り除いた場合の平面図であり、図１５のＢ−Ｂ’線の断面が図１６に示されている。また、図１７は、本実施の形態３における半導体装置をインバータ回路に適用した場合の回路図を示す。
【００４４】
図１５および図１６に示すように、本実施の形態３の半導体装置は、ＭＩＳＦＥＴ（例えば図２６参照）を、例えば図２で示したゲートパッドＧＰ領域にダイオード部を作りこんだものである。逆方向のｐｎダイオード２はｎウェル１３と、ｎウェル１３中に形成されたｐ＋層５とから構成される。また、順方向のｐｎダイオード３はｐウェル１０と、ｐウェル１０中に形成されたｎ＋層４とから構成される。なお、図１０の符号２０、２０’はゲート配線であり、ゲート電極１４と共に形成される。
【００４５】
これにより、ＭＩＳＦＥＴでもスイッチング特性を損なうことなく閾値電圧を上げることができる。なお、前記実施の形態２と同様の方法で逆方向ダイオードにショットキーバリアダイオード１８を適用することも可能である。
【００４６】
また、インバータ回路とは直流を任意の周波数の交流に変換する回路で、モータの駆動等に広く用いられている。その中で、ハイブリッドカーや電気自動車の駆動などの大電流を必要とする用途においてはゲートにノイズが乗りやすい。このため、図１７に示すようなインバータ回路に本発明を適用することは特に有効である。なお、図１７中の符号２１はフリーホイールダイオードを示している。
【００４７】
（実施の形態４）
まず、本実施の形態４では、ゲート制御型の半導体素子（スイッチング素子、トランジスタ）として接合ＦＥＴを備えた半導体装置について図１８〜図２０を参照して説明する。図１８〜図２０は、それぞれ本実施の形態４における半導体装置の等価回路図、要部平面図、および要部断面図を示している。図１９は例えば図２で示したゲートパッドＧＰ領域であって、ゲートパッドＧＰを取り除いた場合の平面図であり、図１９のＣ−Ｃ’線の断面が図２０に示されている。
【００４８】
本実施の形態４の半導体装置は、前記実施の形態１とは、ダイオード部が炭化珪素を母材としてなるものではなく、ポリシリコンを母材とする点で相違する。すなわち、逆方向のｐｎダイオード２２及び順方向のｐｎダイオード２３、２３’、２３’’はポリシリコンで形成されている。ポリシリコンのダイオードは拡散電位が０．６Ｖ程度しかないため閾値電圧を十分上げるためには複数の順方向ダイオードを直列に接続することが有効である。本実施の形態４では順方向ダイオードを３つ直列に接続しているため、０．６×３＝１．８Ｖ程度閾値電圧を上昇させることができる。
【００４９】
本実施の形態４では、絶縁膜３６上にポリシリコン膜３７を堆積させて、そのポリシリコン膜３７にダイオード部を形成するため、アクティブ領域に設けられる半導体素子が接合ＦＥＴに限らず、ＭＩＳＦＥＴ、ＩＧＢＴなどの半導体素子でも適用可能である。なお、図１９および図２０ではダイオード部が設けられるゲートパッドＧＰ領域下のみを示している。
【００５０】
逆方向のｐｎダイオード２２と順方向のｐｎダイオード２３、２３’、２３’’は絶縁膜３６で電気的に分離されており、逆方向のｐｎダイオード２２のアノードと順方向ダイオード２３’’のカソードがアクティブ領域のゲート領域（ゲート配線）に、逆方向のｐｎダイオード２２のカソードと順方向のｐｎダイオード２３のアノードがゲート電極１４、すなわちゲートパッドＧＰに電気的に接続されている。また、順方向のｐｎダイオード２３、２３’、２３’’は直列につながっており、ｐｎダイオード２３のカソードとｐｎダイオード２３’のアノードが接続され、ｐｎダイオード２３’のカソードとｐｎダイオード２３’’のアノードが接続されている。
【００５１】
次に、本実施の形態４における半導体装置の製造方法について図２１〜図２４を参照して順に説明する。図２１〜図２４は、実施の形態４における製造工程中の半導体装置の要部断面図である。
【００５２】
まず、図２１に示すように、ｎ＋型炭化珪素基板であるｎ＋基板１２上にエピタキシャル成長により接合ＦＥＴのドリフト領域のｎ−層１１を形成した後、アクティブ領域に接合ＦＥＴ（例えば図４でダイオード部を有しない接合ＦＥＴ）を形成する。この接合ＦＥＴは、例えば前記実施の形態１と同様の製造方法で形成することができる。次いで、ｎ−層１１上に例えば酸化シリコンからなる絶縁膜３６を形成し、さらに絶縁膜３６上にｎ−型のポリシリコン膜３７を形成する。
【００５３】
続いて、図２２に示すように、リソグラフィ技術およびイオン注入により、レジスト膜５６を用いて所定の領域にｐ型の不純物を導入し、ポリシリコン膜３７の一部に、絶縁膜３６に接するｐ＋層３８を形成する。
【００５４】
続いて、図２３に示すように、リソグラフィ技術およびイオン注入により、マスクとしてレジスト膜５７を用いて所定の領域にｎ型の不純物を導入し、ポリシリコン膜３７の一部に、絶縁膜３６に接するｎ＋層３９を形成する。
【００５５】
続いて、図２４に示すように、マスクとしてレジスト膜（図示しない）を用いてポリシリコン膜３７をパターニングした後、パターン間を絶縁膜４０で埋め込む。その後、ゲート配線２０、２０’を含む配線を形成し、半導体装置を仕上げる。
【００５６】
このように本実施の形態４における製造方法は、アクティブ領域で半導体素子を形成した後に、絶縁膜３６、ｎ−型のポリシリコン膜３７を形成し、イオン注入及びポリシリコン膜３７のエッチングにより各ｐｎダイオード２２、２３、２３’、２３’’を電気的に分離して形成できる。
【００５７】
（実施の形態５）
本実施の形態５では、ゲート制御型の半導体素子（スイッチング素子、トランジスタ）として接合ＦＥＴおよびゲートドライバ回路を備えた半導体装置について図２５を参照して説明する。図２５は、本実施の形態５における半導体装置の等価回路図を示している。
【００５８】
前記実施の形態１、２では、ダイオード部を半導体素子である接合ＦＥＴ１に内蔵しているが、本実施の形態５では、接合ＦＥＴ１内や接合ＦＥＴ１を含むモジュール内ではなく、ゲートを制御するゲートドライバ回路ＧＤＲ内に配置している。そのため、半導体素子の母材に炭化珪素を用い、ダイオード部の母材に炭化珪素より安価なシリコンを用いることができる。
【００５９】
ゲートドライバ回路ＧＤＲは、その出力側に互いに逆並列接続されたｐｎダイオード２４、ｐｎダイオード２５、２５’を有し、ダイオード部を有さない接合ＦＥＴ１’のゲートに向かって逆方向に接続されたｐｎダイオード２４に比べ、順方向に接続されたｐｎダイオード５、２５’の拡散電位が大きくなるようにしている。
【００６０】
この場合も前記実施の形態２と同様に順方向ダイオードは拡散電位を上昇させるために複数のｐｎダイオード２５、２５’を直列に接続している。本実施の形態５では、出来上がった半導体素子の閾値電圧に合わせてｐｎダイオードを直列に接続する数を調整することにより見かけ上の閾値電圧をコントロールすることができる。
【００６１】
本実施の形態５においても、半導体素子は接合ＦＥＴに限らず埋め込みチャネル型ＭＩＳＦＥＴやＩＧＢＴなど閾値電圧の調整が必要な素子にも有効である。また、逆方向のダイオード２４には拡散電位の小さなシリコンのショットキーバリアダイオードを用いることもできる。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６３】
前記実施の形態では、ゲート制御型の半導体素子（スイッチング素子、トランジスタ）として接合ＦＥＴまたはＭＩＳＦＥＴの場合について説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を適用することもできる。基板のドレイン領域がｎ＋型（例えば図２６参照）ではなくｐ＋ｎ＋型であることを除けば、ＩＧＢＴはＭＩＳＦＥＴと基本的には同一構造だからである。
【産業上の利用可能性】
【００６４】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１における半導体装置の等価回路図である。
【図２】本発明の実施の形態１における半導体装置の平面図である。
【図３】本発明の実施の形態１における半導体装置の要部平面図である。
【図４】本発明の実施の形態１における半導体装置の要部断面図である。
【図５】本発明の実施の形態１における接合ＦＥＴの特性図である。
【図６】本発明の実施の形態１における製造工程中の半導体装置の要部断面図である。
【図７】図６に続く製造工程中の半導体装置の要部断面図である。
【図８】図７に続く製造工程中の半導体装置の要部断面図である。
【図９】図８に続く製造工程中の半導体装置の要部断面図である。
【図１０】図９に続く製造工程中の半導体装置の要部断面図である。
【図１１】図１０に続く製造工程中の半導体装置の要部断面図である。
【図１２】図１１に続く製造工程中の半導体装置の要部断面図である。
【図１３】本発明の実施の形態２における半導体装置の等価回路図である。
【図１４】本発明の実施の形態２における半導体装置の要部断面図である。
【図１５】本発明の実施の形態３における半導体装置の要部平面図である。
【図１６】本発明の実施の形態３における半導体装置の要部断面図である。
【図１７】本発明の実施の形態３における半導体装置をインバータ回路に適用した場合の回路図である。
【図１８】本発明の実施の形態４における半導体装置の等価回路図である。
【図１９】本発明の実施の形態４における半導体装置の要部平面図である。
【図２０】本発明の実施の形態４における半導体装置の要部断面図である。
【図２１】本発明の実施の形態４における製造工程中の半導体装置の要部断面図である。
【図２２】図２１に続く製造工程中の半導体装置の要部断面図である。
【図２３】図２２に続く製造工程中の半導体装置の要部断面図である。
【図２４】図２３に続く製造工程中の半導体装置の要部断面図である。
【図２５】本実施の形態５における半導体装置の等価回路図を示している。
【図２６】埋め込みチャネル型ＭＩＳＦＥＴの断面図である。
【符号の説明】
【００６６】
１、１’  接合ＦＥＴ
２  ｐｎダイオード
３  ｐｎダイオード
４  ｎ＋層
５  ｐ＋層
６  ｎ＋層
７  ｐ＋層
８  ｎ＋層
９  ｐ＋層
１０  ｐウェル
１１  ｎ−層
１２  ｎ＋基板
１３  ｎウェル
１４  ゲート電極
１５  コンタクト電極
１６  ソース電極
１７  ドレイン電極
１８  ショットキーバリアダイオード
１９  ショットキーメタル
２０、２０’  ゲート配線
２１  フリーホイールダイオード
２２  ｐｎダイオード
２３、２３’、２３’’  ｐｎダイオード
２４  ｐｎダイオード
２５、２５’  ｐｎダイオード
２６  ｎ＋層
２７  ｐ＋層
２８  ｐ層
２９  ｎ−層
３０  ｎ＋基板
３１  埋め込みｎ層
３２  酸化膜
３３  ソース電極
３４  ゲート電極
３５  ドレイン電極
３６  絶縁膜
３７  ポリシリコン膜
３８  ｐ＋層
３９  ｎ＋層
４０  絶縁膜
４１  トレンチ
５１、５２、５３、５４  イオン注入マスク
５５  絶縁膜
５６、５７  レジスト膜
ＣＨＰ  チップ
ＧＤＲ  ゲートドライバ回路
ＧＰ  ゲートパッド
ＳＰ  ソースパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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