(57)【特許請求の範囲】
【請求項１】
４個のバンクと、
バンク別リフレッシュ情報を含んでいるＥＭＲＳ部と、
前記バンク別リフレッシュ情報に応答し、前記４個のバンク数より少ないバンクのリフレッシュ動作の際、単位バンク別に順次的なリフレッシュ動作を支援するためのバンクリフレッシュ制御部とを備え、
前記バンク別リフレッシュ情報が、リフレッシュ対象のバンクを表すバンク情報信号とリフレッシュ対象のバンクを選択するためのバンク選択信号とを含み、
前記バンク情報信号が、アレイセルフリフレッシュコード値の形態を有する
第１ないし第８バンク情報信号を含み、
前記バンクリフレッシュ制御部が、
リフレッシュコマンドに応答し、リフレッシュ周期信号を生成するリフレッシュ周期信号生成部と、
前記リフレッシュ周期信号及び前記バンク情報信号に応答し、順次にアクティブになるリフレッシュイネーブル信号を生成するリフレッシュイネーブル信号生成部と、
前記バンク選択信号に応答し、リフレッシュするバンクに前記リフレッシュイネーブル信号を伝達するためのバンク選択部とを備え、
前記リフレッシュイネーブル信号生成部が、第１ないし第４のデコーダを備え、
前記第１デコーダが、
第１のバンク情報信号、第２のバンク情報信号、第３のバンク情報信号を受信して第１演算する第１演算部と、
リフレッシュイネーブル信号を生成するためにアクティブになる第１リフレッシュアクティブ信号及び第１演算部の出力信号を入力として第２演算し、第１リフレッシュイネーブル信号として出力する第２演算部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第２デコーダが、
第５のバンク情報信号を反転させる第３演算部と、
前記第１リフレッシュアクティブ信号及び前記第３演算部の出力信号を入力として第４演算する第４演算部と、
前記第１のバンク情報信号及び前記第２のバンク情報信号を入力として第５演算する第５演算部と、
前記第１リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第２リフレッシュアクティブ信号及び前記第５演算部の出力信号を入力として第６演算する第６演算部と、
前記第６演算部の出力信号及び前記第４演算部の出力信号を入力として第７演算し、第２リフレッシュイネーブル信号として出力する第７演算部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第３デコーダが、
第６のバンク情報信号を反転させる第８演算部と、
前記第１リフレッシュアクティブ信号及び前記第８演算部の出力信号を入力として第９演算する第９演算部と、
第５のバンク情報信号を反転させる第１０演算部と、
前記第２リフレッシュアクティブ信号及び前記第１０演算部の出力信号を入力として第１１演算する第１１演算部と、
前記第１のバンク情報信号を反転させる第１２演算部と、
前記第２リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第３リフレッシュアクティブ信号及び前記第１２演算部の出力信号を入力として第１３演算する第１３演算部と、
前記第１３演算部、第１１演算部及び第９演算部の出力信号を入力として第１４演算し、第３リフレッシュイネーブル信号として出力する第１４演算部と、
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第４デコーダが、
第７のバンク情報信号を反転させる第１５演算部と、
前記第１リフレッシュアクティブ信号及び前記第１５演算部の出力信号を入力として第１６演算する第１６演算部と、
前記第６のバンク情報信号を反転させる第１７演算部と、
前記第２リフレッシュアクティブ信号及び前記第１７演算部の出力信号を入力として第１８演算する第１８演算部と、
前記第５のバンク情報信号を反転させる第１９演算部と、
前記第３リフレッシュアクティブ信号及び前記第１９演算部の出力信号を入力として第２０する第２０演算部と、
前記第１バンク情報信号を反転させる第２１演算部と、
前記第３リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第４リフレッシュアクティブ信号及び前記第２１演算部の出力信号を入力として第２２演算する第２２演算部と、
前記第２２演算部、第２０演算部、第１８演算部及び第１６演算部の出力信号を入力として第２３演算し、第４リフレッシュイネーブル信号として出力する第２３演算部と、
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１演算部、第２演算部、第４演算部、第５演算部、第６演算部、第７演算部、第９演算部、第１１演算部、第１３演算部、第１４演算部、第１６演算部、第１８演算部、第２０演算部、第２２演算部、第２３演算部がＮＯＲゲートであることを特徴とする請求項４に記載の半導体メモリ。
【請求項６】
前記第３演算部、第８演算部、第１０演算部、第１２演算部、第１５演算部、第１７演算部、第１９演算部、第２１演算部がインバータであることを特徴とする請求項５に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体メモリ装置のリフレッシュ動作に関する。
【背景技術】
【０００２】
代表的な半導体メモリ装置であるＤＲＡＭは、セルのデータ損失を防止するため、リフレッシュを必要とする。特に、ノートブックやＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）などの携帯用機器は、待機時の消費電力が少なくなければならないため、待機状態でデータを保存できるように動作電流を減らすことは重要である。
【０００３】
このような低電力携帯用機器に用いられるＤＲＡＭは、待機状態においてデータを保存するため、ほとんどがセルフリフレッシュ動作を行っている。
【０００４】
ところが、通常のセルフリフレッシュ動作は、メモリーセルからなる複数のバンクを同時にイネーブルさせることから、多くのピーク電流を消費し、これにより、問題が発生していた。そのため、最近では、このようなピークパワーの消費を減らすために、全てのバンクに対するリフレッシュ動作時には、順次に全てのバンクをリフレッシュさせ、一部のバンクのリフレッシュ動作時には、選択された一部のバンクをグループ化してリフレッシュ動作させるパイルリフレッシュ（ｐｉｌｅｄ  ｒｅｆｒｅｓｈ）を行う。
【０００５】
図１は、通常のパイルリフレッシュ動作が可能な半導体メモリ内のリフレッシュ制御装置のブロック図である。このとき、半導体メモリ装置は、４バンク構造を有すると仮定して説明する。
【０００６】
同図に示すように、パイルリフレッシュ動作が可能な半導体メモリ装置は、セルフリフレッシュソース信号ｓｒｅｆに応答してセルフリフレッシュ周期信号ｓｒｅｆｒｅｑを出力するセルフリフレッシュ周期信号生成部１０１、アドレス信号ａｄｄ<０：２>に応答し、複数のバンクのうち、リフレッシュしようとするバンクの情報を有するアレイセルフリフレッシュコード（ａｒｒａｙ  ｓｅｌｆ  ｒｅｆｒｅｓｈ  ｃｏｄｅ）に基づいて、バンク選択信号ｂｋ<０：３>及び選択されたバンク情報信号ｃｏｄｅ<０>のみを出力するＥＭＲＳ（ｅｘｔｅｎｄｅｄ  ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ）部１０３、セルフリフレッシュ周期信号ｓｒｅｆｒｅｑに応答し、４バンクを順次にアクティブにするセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>を生成するにおいて、選択されたバンク情報信号ｃｏｄｅ<０>に応答し、全てのバンクまたは一部のバンクのリフレッシュ動作に全て適したセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>を生成するセルフリフレッシュイネーブル信号生成部１０５及び各バンク内のセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>及びバンク選択信号ｂｋ<０：３>に応答し、リフレッシュ動作を行おうとするバンクの選択及びリフレッシュ動作を行わせるバンクリフレッシュ制御部１０７を備える。
【０００７】
ここで、セルフリフレッシュイネーブル信号生成部１０５は、選択されたバンク情報信号ｃｏｄｅ<０>のみを受信するため、前記半導体装置は、部分的なバンクではなく全バンクに対してのみパイルリフレッシュを行うことができる。詳細には、４個のバンク、すなわち全バンクがリフレッシュされる際、４個のバンクはリフレッシュ動作のために順次イネーブルされ得るが、バンクのうち、単に２個のバンクがリフレッシュされる際は、他の２個を除外し、単に２個のバンクを順次イネーブルすることができない。すなわち、全バンクのうちの一部がリフレッシュされる際は、パイルリフレッシュが実行されない。
【０００８】
参考に、ＥＭＲＳ部１０３が生成するアレイセルフリフレッシュコードは、表１の通りである。
【０００９】
アレイセルフリフレッシュコードｃｏｄｅ<０：７>のうち、図１の従来装置では、選択されたバンク情報信号ｃｏｄｅ<０>のみを用いる。
【表１】
0005137369.tif 000002
【００１０】
次に、簡略に動作を説明すると、リフレッシュコマンドにより生成されるセルフリフレッシュソース信号ｓｒｅｆに応答し、セルフリフレッシュ周期信号ｓｒｅｆｒｅｑが生成される。そして、パイルリフレッシュ動作のために、予め設定しておいたＰＡＳＲコード値のうち、アドレス信号ａｄｄ<０：２>によりリフレッシュ動作するバンクが選択される。これは、バンク選択信号ｂｋ<０：３>及び選択されたバンク情報信号ｃｏｄｅ<０>により出力されるが、このうち、選択されたバンク情報信号ｃｏｄｅ<０>は、リフレッシュ動作するバンクが全バンクのリフレッシュ動作であるか否かのみを判断し、セルフリフレッシュイネーブル信号生成部１０５に伝達する。すなわち、前記表１を参照すれば、アレイセルフリフレッシュコード値のうち、セルフリフレッシュイネーブル信号生成部１０５に伝達される選択されたバンク情報信号ｃｏｄｅ<０>は、全バンクをリフレッシュする動作を示す。
【００１１】
以後、セルフリフレッシュイネーブル信号生成部１０５では、セルフリフレッシュ周期信号ｓｒｅｆｒｅｑに応答し、順次にアクティブになるセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>を生成する。このように生成されたセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>は、選択されたバンク情報信号ｃｏｄｅ<０>に応答し、全バンクのリフレッシュ動作の場合は、順次にアクティブになって、バンクリフレッシュ制御部１０７に伝達される。そして、一部のバンクのリフレッシュ動作の場合は、セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>が同時にアクティブになって、バンクリフレッシュ制御部１０７に伝達される。
【００１２】
以後、バンク選択信号ｂｋ<０：３>により４バンクが選択され、セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>により選択されたバンクがリフレッシュ動作する。
【００１３】
以下、このような動作を保証するセルフリフレッシュイネーブル信号生成部１０５の回路図を示す。
【００１４】
図２は、従来の技術に係る図１のセルフリフレッシュイネーブル信号生成部１０５を示す回路図である。図１と同様に、４バンク構造を有する半導体メモリ装置と仮定して説明する。
【００１５】
同図に示すように、セルフリフレッシュイネーブル信号生成部１０５は、所定の個数のＮＡＮＤゲートＮＡＮＤ１１〜１９、インバータＩＮＶ５〜１３及び遅延部第１〜第３遅延部を備える。
【００１６】
このように備えられたセルフリフレッシュイネーブル信号生成部１０５は、セルフリフレッシュ周期信号ｓｒｅｆｒｅｑを入力信号とし、選択されたバンク情報信号ｃｏｄｅ<０>を制御信号として、第１セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０>、第２セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<１>、第３セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<２>及び第４セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<３>を生成する。
【００１７】
ここで、選択されたバンク情報信号ｃｏｄｅ<０>がアクティブ（ここで、アクティブとは、全バンクに対してリフレッシュ動作を行わなければならないことを意味する）になれば、第１セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０>が最初にアクティブになる。以後、第１セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０>から第１遅延部の遅延時間と同じ分だけ遅延されて第２セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<１>がアクティブになり、次に、第２セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<１>から第２遅延部の遅延時間と同じ分だけ遅延されて第３セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<２>がアクティブになり、次に、第３セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<２>から第３遅延部の遅延時間と同じ分だけ遅延されて第４セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<３>がアクティブになる。
【００１８】
そして、選択されたバンク情報信号ｃｏｄｅ<０>が非アクティブ（ここで、非アクティブとは、一部のバンクに対してリフレッシュ動作を行わなければならないことを意味する）になれば、これにより、第１セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０>、第２セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<１>、第３セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<２>及び第４セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<３>が同時にアクティブになる。
【００１９】
結果的に、選択されたバンク情報信号ｃｏｄｅ<０>のアクティブまたは非アクティブにより、セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>が順次にアクティブ又は同時にアクティブになる。
【００２０】
このようなセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>により、全バンクに対してリフレッシュ動作を行なう場合、パイルリフレッシュ動作が可能になり、これにより、前記半導体メモリ装置は、リフレッシュ動作の際に、ピーク電流を減少させる効果が得られた。
【００２１】
しかしながら、低電力消費が求められる半導体メモリ装置において、たとえ、全バンクに対してではないとしても、選択された一部のバンクが同時にリフレッシュ動作する場合、該当しないバンクにアクティブになった信号が入力されることは、不要にピーク電流を増加させ、電力を浪費することになる。
【００２２】
例えば、ＥＭＲＳ部で部分アレイセルフリフレッシュコードのうち、他の選択されたバンク情報信号ｃｏｄｅ<４>が選択される場合、前記セルフリフレッシュイネーブル信号生成部１０５が效果的に対応できず、半導体装置内に４個のバンクのうち、３個のバンクが同時にリフレッシュされることから、ピーク電流が増加する。
【００２３】
そのため、複数のバンクを備えた低電力半導体メモリ装置では、リフレッシュ動作の際に、ピーク電流を減少させ得る装置が必要とされる。
【特許文献１】特開２００５−２０３０９２
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は、上記のような従来の技術の問題を解決するためになされたものであって、その目的は、複数のバンクを備えた低電力半導体メモリ装置のリフレッシュ動作の際、ピーク電流の消費を減らす半導体メモリ装置を提供することにある。
【００２５】
そして、本発明の他の目的は、複数のバンクを備えた低電力半導体メモリ装置のリフレッシュ動作の際、バンク別にリフレッシュ動作を順次行う半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的を達成すべく、本発明に係る半導体メモリ装置によれば、複数のバンクと、前記バンク別リフレッシュ情報を含んでいるＥＭＲＳ部と、前記バンク別リフレッシュ情報に応答し、少なくとも２つ以上であるバンクのリフレッシュ動作の際、単位バンク別に順次的なリフレッシュ動作を支援するためのバンクリフレッシュ制御部とを備える。
【００２７】
すなわち第一の発明としては、４個のバンクと、バンク別リフレッシュ情報を含んでいるＥＭＲＳ部と、前記バンク別リフレッシュ情報に応答し、前記４個のバンク数より少ないバンクのリフレッシュ動作の際、単位バンク別に順次的なリフレッシュ動作を支援するためのバンクリフレッシュ制御部とを備え、
前記バンク別リフレッシュ情報が、リフレッシュ対象のバンクを表すバンク情報信号とリフレッシュ対象のバンクを選択するためのバンク選択信号とを含み、前記バンク情報信号が、アレイセルフリフレッシュコード値の形態を有する第１ないし第８バンク情報信号を含み、前記バンクリフレッシュ制御部が、リフレッシュコマンドに応答し、リフレッシュ周期信号を生成するリフレッシュ周期信号生成部と、前記リフレッシュ周期信号及び前記バンク情報信号に応答し、順次にアクティブになるリフレッシュイネーブル信号を生成するリフレッシュイネーブル信号生成部と、前記バンク選択信号に応答し、リフレッシュするバンクに前記リフレッシュイネーブル信号を伝達するためのバンク選択部と、を備え、前記リフレッシュイネーブル信号生成部が、第１ないし第４のデコーダを備え、前記第１デコーダが、第１のバンク情報信号、第２のバンク情報信号、第３のバンク情報信号を受信して第１演算する第１演算部と、リフレッシュイネーブル信号を生成するためにアクティブになる第１リフレッシュアクティブ信号及び第１演算部の出力信号を入力として第２演算し、第１リフレッシュイネーブル信号として出力する第２演算部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２８】
第二の発明としては、第一の発明にかかり、前記第２デコーダが、第５のバンク情報信号を反転させる第３演算部と、前記第１リフレッシュアクティブ信号及び前記第３演算部の出力信号を入力として第４演算する第４演算部と、前記第１のバンク情報信号及び前記第２のバンク情報信号を入力として第５演算する第５演算部と、前記第１リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第２リフレッシュアクティブ信号及び前記第５演算部の出力信号を入力として第６演算する第６演算部と、前記第６演算部の出力信号及び前記第４演算部の出力信号を入力として第７演算し、第２リフレッシュイネーブル信号として出力する第７演算部と、を備えることを特徴とする半導体メモリ装置を提供する。
【００２９】
第三の発明としては、第二の発明にかかり、前記第３デコーダが、第６のバンク情報信号を反転させる第８演算部と、前記第１リフレッシュアクティブ信号及び前記第８演算部の出力信号を入力として第９演算する第９演算部と、第５のバンク情報信号を反転させる第１０演算部と、前記第２リフレッシュアクティブ信号及び前記第１０演算部の出力信号を入力として第１１演算する第１１演算部と、前記第１のバンク情報信号を反転させる第１２演算部と、前記第２リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第３リフレッシュアクティブ信号及び前記第１２演算部の出力信号を入力として第１３演算する第１３演算部と、前記第１３演算部、第１１演算部及び第９演算部の出力信号を入力として第１４演算し、第３リフレッシュイネーブル信号として出力する第１４演算部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３０】
第四の発明としては、第三の発明にかかり、前記第４デコーダが、第７のバンク情報信号を反転させる第１５演算部と、前記第１リフレッシュアクティブ信号及び前記第１５演算部の出力信号を入力として第１６演算する第１６演算部と、前記第６のバンク情報信号を反転させる第１７演算部と、前記第２リフレッシュアクティブ信号及び前記第１７演算部の出力信号を入力として第１８演算する第１８演算部と、前記第５のバンク情報信号を反転させる第１９演算部と、前記第３リフレッシュアクティブ信号及び前記第１９演算部の出力信号を入力として第２０する第２０演算部と、前記第１バンク情報信号を反転させる第２１演算部と、前記第３リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第４リフレッシュアクティブ信号及び前記第２１演算部の出力信号を入力として第２２演算する第２２演算部と、前記第２２演算部、第２０演算部、第１８演算部及び第１６演算部の出力信号を入力として第２３演算し、第４リフレッシュイネーブル信号として出力する第２３演算部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３１】
第五の発明としては、第四の発明にかかり、前記第１演算部、第２演算部、第４演算部、第５演算部、第６演算部、第７演算部、第９演算部、第１１演算部、第１３演算部、第１４演算部、第１６演算部、第１８演算部、第２０演算部、第２２演算部、第２３演算部がＮＯＲゲートであることを特徴とする半導体メモリを提供する。
【００３２】
第六の発明としては、第五の発明にかかり、前記第３演算部、第８演算部、第１０演算部、第１２演算部、第１５演算部、第１７演算部、第１９演算部、第２１演算部がインバータであることを特徴とする半導体メモリを提供する。
【発明の効果】
【００４２】
本発明によれば、バンクのリフレッシュ動作が、全バンクまたは一部のバンクであるときにも、バンク別に順次的なリフレッシュ動作を支援してピーク電流の消費を減らす。
【００４３】
したがって、低電力で駆動される半導体メモリ装置の安定性及び信頼性を保障することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００４５】
図３は、本発明に係る半導体メモリ装置内のリフレッシュ制御装置のブロック図である。また、図４Ａ〜図４Ｄは、本発明に係る図３のセルフリフレッシュイネーブル信号生成部１０５を示す回路図である。本発明に係る半導体メモリ装置は、４バンク構造を有すると仮定して説明する。
【００４６】
図３に示すように、本発明に係る半導体メモリ装置は、セルフリフレッシュソース信号ｓｒｅｆに応答し、セルフリフレッシュ周期信号ｓｒｅｆｒｅｑを出力するセルフリフレッシュ周期信号生成部３０１、アドレス信号ａｄｄ<０：２>に応答し、複数のバンクのうち、リフレッシュしようとするバンクの情報を有する部分アレイセルフリフレッシュコードを選択して、バンク選択信号ｂｋ<０：３>及びアレイセルフリフレッシュコードｃｏｄｅ<０：７>を出力するＥＭＲＳ部３０３、セルフリフレッシュ周期信号ｓｒｅｆｒｅｑに応答し、４バンクに対応する４個の互いに異なる遅延情報によって順次にアクティブになるセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>を生成し、かつセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>及びアレイセルフリフレッシュコードｃｏｄｅ<０：７>に応答し、４個のバンクのリフレッシュ動作の際、単位バンク別に順次リフレッシュ動作を支援し得るセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>を生成するセルフリフレッシュイネーブル信号生成部３０５、及びセルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>及びバンク選択信号ｂｋ<０：３>に応答し、リフレッシュ動作を行おうとするバンクの選択及びリフレッシュ動作を行わせるバンクリフレッシュ制御部３０７を備える。
【００４７】
ここで、ＥＭＲＳ部３０３から出力されるアレイセルフリフレッシュコードｃｏｄｅ<０：７>は、前記表１で説明している図１に示すＥＭＲＳ部１０３から生成したものと同様である。
【００４８】
図４Ａ〜図４Ｄに示すように、セルフリフレッシュイネーブル信号生成部３０５は、選択的に８ビットのアレイセルフリフレッシュコードｃｏｄｅ<０：７>を受信し、４バンク構造に対応する個数で備えられた４個のデコーダを備える。そして、それぞれのデコーダは、順次に行われるバンク別順次リフレッシュ動作を保証するために、順次にアクティブになるリフレッシュアクティブ信号ａｃｔｉｖｅ<０：３>を選択的に受信する。
【００４９】
まず、図４Ａに示すように、第１バンクをリフレッシュするための第１セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０>を生成するための第１デコーダとして、第１の選択されたバンク情報信号ｃｏｄｅ<０>、第２の選択されたバンク情報信号ｃｏｄｅ<１>及び第３の選択されたバンク情報信号ｃｏｄｅ<２>をそれぞれ受信する第１ＮＯＲゲートＮＯＲ１、第１リフレッシュアクティブ信号ａｃｔｉｖｅ<０>及び第１ＮＯＲゲートＮＯＲ１の出力信号を入力とし、第１セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０>として出力する第２ＮＯＲゲートＮＯＲ２で具現できる。
【００５０】
そして、図４Ｂに示すように、第２デコーダとして、第５の選択されたバンク情報信号ｃｏｄｅ<４>を反転させる第１インバータＩＮＶ１、第１リフレッシュアクティブ信号ａｃｔｉｖｅ<０>及び第１インバータＩＮＶ１の出力信号を入力とする第５ＮＯＲゲートＮＯＲ５、第１の選択されたバンク情報信号ｃｏｄｅ<０>及び第２の選択されたバンク情報信号ｃｏｄｅ<１>をそれぞれ入力とする第３ＮＯＲゲートＮＯＲ３、第２リフレッシュアクティブ信号ａｃｔｖｉｅ<１>及び第３ＮＯＲゲートＮＯＲ３の出力信号を入力とする第４ＮＯＲゲートＮＯＲ４、第４ＮＯＲゲートＮＯＲ４の出力信号及び第５ＮＯＲゲートＮＯＲ５の出力信号をそれぞれ入力とし、第２セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<１>として出力する第６ＮＯＲゲートＮＯＲ６で具現できる。
【００５１】
そして、図４Ｃに示すように、第３デコーダとして、第６の選択されたバンク情報信号ｃｏｄｅ<５>を反転させる第４インバータＩＮＶ４、第１リフレッシュアクティブ信号ａｃｔｉｖｅ<０>及び第４インバータＩＮＶ４の出力信号を入力とする第９ＮＯＲゲートＮＯＲ９、第５の選択されたバンク情報信号ｃｏｄｅ<４>を反転させる第３インバータＩＮＶ３、第２リフレッシュアクティブ信号ａｃｔｉｖｅ<１>及び第３インバータＩＮＶ３の出力信号を入力とする第８ＮＯＲゲートＮＯＲ、第１の選択されたバンク情報信号ｃｏｄｅ<０>を反転させる第２インバータＩＮＶ２、第３リフレッシュアクティブ信号ａｃｔｉｖｅ<２>及び第２インバータＩＮＶ２を入力とする第７ＮＯＲゲートＮＯＲ７、第７ＮＯＲゲートＮＯＲ７、第８ＮＯＲゲートＮＯＲ８及び第９ＮＯＲゲートＮＯＲ９の出力信号を入力とし、第３セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<２>として出力する第１０ＮＯＲゲートＮＯＲ１０で具現できる。
【００５２】
また、図４Ｄに示すように、第４デコーダとして、第７の選択されたバンク情報信号ｃｏｄｅ<６>を反転させる第８インバータＩＮＶ８、第１リフレッシュアクティブ信号ａｃｔｉｖｅ<０>及び第８インバータＩＮＶ８の出力信号を入力とする第１４ＮＯＲゲートＮＯＲ１４、第６の選択されたバンク情報信号ｃｏｄｅ<５>を反転させる第７インバータＩＮＶ７、第２リフレッシュアクティブ信号ａｃｔｉｖｅ<１>及び第７インバータＩＮＶ７の出力信号を入力とする第１３ＮＯＲゲートＮＯＲ１３、第５の選択されたバンク情報信号ｃｏｄｅ<４>を反転させる第６インバータＩＮＶ６、第３リフレッシュアクティブ信号ａｃｔｉｖｅ<２>及び第６インバータＩＮＶ６の出力信号を入力とする第１２ＮＯＲゲートＮＯＲ１２、第１の選択されたバンク情報信号ｃｏｄｅ<０>を反転させる第５インバータＩＮＶ５、第４リフレッシュアクティブ信号ａｃｔｉｖｅ<３>及び第５インバータＩＮＶ５の出力信号を入力とする第１１ＮＯＲゲートＮＯＲ１１、第１１ＮＯＲゲートＮＯＲ１１、第１２ＮＯＲゲートＮＯＲ１２、第１３ＮＯＲゲートＮＯＲ１３及び第１４ＮＯＲゲートＮＯＲ１４を入力とし、第４セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<３>して出力する第１５ＮＯＲゲートＮＯＲ１５で具現できる。
【００５３】
４個のバンクのうち、第１〜３バンクがリフレッシュされる場合を例に挙げ、前記のような第１〜第４デコーダに基づいて、セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０：３>が生成される過程を説明する。まず、セルフリフレッシュ周期信号生成部３０１からセルフリフレッシュ周期信号ｓｒｅｆｒｅｑを出力し、セルフリフレッシュイネーブル信号生成部３０５に伝達し、ＥＭＲＳ部３０３から前記表１を参照して第５の選択されたバンク情報信号ｃｏｄｅ<４>を選択し、同様に、セルフリフレッシュイネーブル信号生成部３０５に伝達する。
【００５４】
そして、セルフリフレッシュイネーブル信号生成部３０５が前記セルフリフレッシュ周期信号ｓｒｅｆｒｅｑに対応し、各バンクを順次リフレッシュ動作させるために、リフレッシュアクティブ信号ａｃｔｉｖｅ<０：３>を生成する。リフレッシュアクティブ信号ａｃｔｉｖｅ<０：３>は、一定の遅延情報を有し、個別、かつ、順次にアクティブになる。
【００５５】
予め第５の選択されたバンク情報信号ｃｏｄｅ<４>によりリフレッシュ動作するバンク（第２バンク、第３バンク及び第４バンク）が選択されている状態で、第１デコーダに入力される信号として、第１の選択されたバンク情報信号ｃｏｄｅ<０>は論理レベルハイに、第２の選択されたバンク情報信号ｃｏｄｅ<１>は論理レベルハイに、第３の選択されたバンク情報信号ｃｏｄｅ<２>は論理レベルローに、それぞれレベル遷移する。ここで、選択されたバンク情報信号ｃｏｄｅ<０：２>の論理レベルを決定する要因は、ＥＭＲＳ部１０３から出力された第５の選択されたバンク情報信号ｃｏｄｅ<４>によるものである。すなわち、第５の選択されたバンク情報信号ｃｏｄｅ<４>が第２バンク、第３バンク及び第４バンクに対するリフレッシュ情報を有している状態で、第１デコーダに入力される信号である第１の選択されたバンク情報信号ｃｏｄｅ<０>、第２の選択されたバンク情報信号ｃｏｄｅ<１>、第３の選択されたバンク情報信号ｃｏｄｅ<２>が内包しているバンクのリフレッシュ情報（表１参照）のうち、重複するバンクのリフレッシュ情報があれば、論理レベルハイに、そうでなければ論理レベルローにレベル遷移する。例えば、第５の選択されたバンク情報信号ｃｏｄｅ<４>と比較し、第２の選択されたバンク情報信号ｃｏｄｅ<１>は、第１バンク及び第２バンクに対するリフレッシュ情報を有していることから論理レベルがハイに遷移し、第３の選択されたバンク情報信号ｃｏｄｅ<２>は、第１バンクに対するリフレッシュ情報を有していることから論理レベルがローに遷移される。
【００５６】
したがって、論理レベルハイである第１リフレッシュアクティブ信号ａｃｔｉｖｅ<０>及び各選択されたバンク情報信号ｃｏｄｅ<０：２>が組み合わせられ、第１セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０>は論理レベルローとなる。
【００５７】
したがって、ＥＭＲＳ部３０３から出力された第５の選択されたバンク情報信号ｃｏｄｅ<４>が含んでいないバンク（リフレッシュ情報）は、リフレッシュ動作を行わない。
【００５８】
同様に、第２デコーダは、第５の選択されたバンク情報信号ｃｏｄｅ<４>が論理レベルハイに遷移し、論理レベルがハイである第１リフレッシュアクティブ信号ａｃｔｉｖｅ<０>と組み合わせられる。
【００５９】
次に、第１の選択されたバンク情報信号ｃｏｄｅ<０>及び第２の選択されたバンク情報信号ｃｏｄｅ<１>が論理レベルハイに遷移し、第１リフレッシュアクティブ信号ａｃｔｉｖｅ<０>のアクティブ区間において一定時間分遅延されてアクティブになる第２リフレッシュアクティブ信号ａｃｔｉｖｅ<１>と組み合わせられる。これは、第１セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<０>が生成された後に、第２セルフリフレッシュイネーブル信号ｓｅｆａｃｔ<１>が生成されることを意味する。
【００６０】
以下、第３デコーダ及び第４デコーダも同じ原理であるため、説明は省略する。
【００６１】
上述のように、従来では、バンクのリフレッシュ動作が全バンクに対するものであるか否かのみを判断し、全バンクのリフレッシュ動作の場合は、ピーク電流の消費を減らすためにバンク別にリフレッシュ動作を支援し、一部のバンクのリフレッシュ動作の場合は、一部のバンクを一回にリフレッシュ動作を支援していた。ピーク電流が消費されるという問題を改善する本発明では、バンクのリフレッシュ動作が全バンクまたは一部のバンクであるときにも、バンク別に順次リフレッシュ動作を支援して、ピーク電流の消費を減らす。
【００６２】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【００６３】
例えば、上述の実施の形態で用いられたロジックの種類及び配置は、入力信号及び出力信号が全てハイアクティブ信号である場合を一例に挙げて具現したものであることから、信号のアクティブ極性が変われば、ロジックの具現例も変化し、このような具現例は、その数があまりにも膨大であり、また、その具現例の変化が本発明が属する技術分野における通常の知識を有する者にとって、技術的に容易に推察できる事項であるから、各々の場合に対して直接的に言及しないことにする。
【００６４】
また、上述の実施の形態においてセルフリフレッシュイネーブル信号生成部のデコーダは、バンクの個数に対応する個数で備えられなければならず、前記デコーダは一連の回路で具現する場合を一例に挙げて説明したが、これもまた１つの具現例に過ぎない。
【図面の簡単な説明】
【００６５】
【図１】通常のパイルリフレッシュ動作が可能な半導体メモリ装置内のリフレッシュ制御装置のブロック図である。
【図２】従来の技術に係る図１のセルフリフレッシュイネーブル信号生成部を示す回路図である。
【図３】本発明に係る半導体メモリ装置内のリフレッシュ制御装置のブロック図である。
【図４Ａ】本発明である図３のセルフリフレッシュイネーブル信号生成部を示す回路図である。
【図４Ｂ】本発明である図３のセルフリフレッシュイネーブル信号生成部を示す回路図である。
【図４Ｃ】本発明である図３のセルフリフレッシュイネーブル信号生成部を示す回路図である。
【図４Ｄ】本発明である図３のセルフリフレッシュイネーブル信号生成部を示す回路図である。
【符号の説明】
【００６６】
３０１  セルフリフレッシュ周期信号生成部
３０３  ＥＭＲＳ部
３０５  セルフリフレッシュイネーブル信号生成部
３０７  バンクリフレッシュ制御部
【図１】
0005137369.tif 000003
【図２】
0005137369.tif 000004
【図３】
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【図４Ａ】
0005137369.tif 000006
【図４Ｂ】
0005137369.tif 000007
【図４Ｃ】
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【図４Ｄ】
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