(57)【特許請求の範囲】
【請求項１】
第２方向に並んで設けられた複数の読み出しブロックと、
ここで、前記複数の読出しブロックの各々は、
前記第２方向とは異なる第１方向へ延在する複数の第１配線と、
前記第２方向に延在する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線とが交差する点のそれぞれに設けられ、抵抗の変化によりデータを記憶する複数の抵抗記憶素子と
を備え、
前記複数の抵抗記憶素子の各々は、一端を前記複数の第１配線のうちの対応するものに、他端を前記複数の第２配線の対応するものにそれぞれ接続され、
前記第２方向に延在し、前記複数の第２配線に対応して設けられた複数の第３配線と、
前記複数の第３配線の各々と、前記複数の読出しブロックの各々における前記複数の第２配線のうちの対応するものとの間に設けられた複数の第１読出しスイッチと、
前記複数の第１読み出しスイッチのオン・オフを制御し、前記複数の第１配線へ所定の電流又は電圧を供給する第１制御回路と、
前記複数の第３配線に接続され、前記複数の第３配線に対応する前記複数の第２配線をあらかじめ設定された第３電圧としたときの、電流又は電圧の評価を行う複数の評価回路と
を具備し、
前記複数の抵抗記憶素子の各々のデータの読出しは、
前記第１制御回路が、
前記複数の第１読み出しスイッチにより、前記複数の読出しブロックのうちから選択読出しブロックを選択し、
前記選択読出しブロックにおける前記複数の第１配線から選択第１配線を選択して、前記第３電圧より大きい前記所定の第１電圧を供給し、
前記複数の評価回路が、前記複数の第３配線における電流又は電圧の評価を行い、
前記第１制御回路は、前記データの読出し動作時に、前記選択読出しブロックにおける前記選択第１配線以外の前記複数の第１配線にあらかじめ設定された前記第１電圧より小さく第３電圧より大きい正の第２電圧を印加する
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記複数の読み出しブロックは、前記第１方向及び前記第２方向に並んで設けられ、
前記第１方向に延在し、前記複数の１配線に対応して設けられた複数の第４配線と、
前記複数の第４配線の各々と、前記複数の読出しブロックの各々における前記複数の第１配線のうちの対応するものとの間に設けられた複数の第２読出しスイッチと、
前記複数の第２読み出しスイッチのオン・オフを制御する第２制御回路と
を更に具備し、
前記複数の抵抗記憶素子の各々のデータの読出し動作時に、
前記第２制御回路が前記複数の第２読み出しスイッチを制御し、前記第１制御回路が前記複数の第１読み出しスイッチを制御することにより、前記複数の読出しブロックのうちから前記選択読出しブロックを選択し、
前記第１制御回路が、前記選択読出しブロックにおける前記複数の第４配線から選択第４配線を選択することにより、前記選択第１配線を選択して、前記所定の電流又は電圧を前記選択第１配線へ向けて供給し、
前記複数の評価回路が、前記複数の第３配線における電流又は電圧の評価を行う
半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記抵抗記憶素子が内蔵又は接続された非線形抵抗素子を含む
半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体記憶装置において、
前記データの読出し動作における前記選択読出しブロックにおいて、
前記複数の抵抗記憶素子のうち読出し対象の複数の抵抗記憶素子のうち一つの抵抗値をＲｊａ、前記複数の抵抗記憶素子のうち同じ第２配線に接続されたものの抵抗値をＲｊｂ、前記読出し対象の前記複数の抵抗記憶素子のうち抵抗値がＲｊａ以外のものの抵抗値をＲｊｃ、前記複数の抵抗記憶素子のうちの残りのものの抵抗をＲｊｄ、前記第１読み出しスイッチのオン抵抗値をＲｔｒ、読出しを行わない前記第１配線に与える電位をＶｓ１、読出しを行わない前記第１配線の抵抗値と前記Ｖｓ１との間の抵抗値との和をＲｉｎ、読出しを行う前記第１配線の電位をＶｒ、読出し動作時の第３配線の電位をＶｓ２、とそれぞれしたとき、
前記Ｒｊｂ、前記Ｒｊｃ及び前記Ｒｊｄがそれぞれが同じ抵抗値をとっている場合を仮定した等価回路において、前記Ｒｊｂ、前記Ｒｊｃ及び前記Ｒｊｄが取り得る最大の抵抗値をそれぞれＲｊｂｍａｘ、Ｒｊｃｍａｘ及びＲｊｄｍａｘとし、取り得る最小の抵抗値をそれぞれＲｊｂｍｉｎ、Ｒｊｃｍｉｎ及びＲｊｄｍｉｎとすると、
前記等価回路より導出される読出し電流Ｉｂｉｔを計算する関数ｆ＝Ｉｂｉｔ（Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）＝ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）を用い、読出し対象の抵抗記憶素子の抵抗値が前記Ｒｊａのときの前記Ｉｂｉｔの最大値は、
Ｉｂｉｔｍａｘ（Ｒｊａ）＝ＭＡＸ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））で表現され、
最小値は、
Ｉｂｉｔｍｉｎ（Ｒｊａ）＝ＭＩＮ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））で表現され、
ここで、ＭＡＸ（ａ，ｂ，ｃ）はａ，ｂ，ｃのなかの最大値を、ＭＩＮ（ａ，ｂ，ｃ）はａ，ｂ，ｃのなかの最小値を示す関数であり、
ＲｊａがＲｊａ１〜Ｒｊａｐのｐ個の値をとるとし、隣接する２抵抗値ＲｊａｇとＲｊａｈ（１≦ｇ、ｇ＋１＝ｈ≦ｐ）のうちＲｊａｇのほうが小さい値であるとき、Ｉｂｉｔｍｉｎ（Ｒｊａｇ）−Ｉｂｉｔｍａｘ（Ｒｊａｈ）＞０がＲｊａ１〜Ｒｊａｐのすべての組み合わせで成り立つ
半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記関数ｆが下式のように表現され、
ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）
＝（−Ｂ／Ｒｊｄ＋Ｒｊｄ・（ｍ−１）・Ｄ・／Ｒｔｒ−Ｖｓ２・（ｍ−１）／・Ｒｔｒ−Ｖｒ／Ｒｊｃ＋Ｒｊｄ・Ｄ／Ｒｊｃ＋Ｄ）／（Ａ／Ｒｊｄ−Ｒｊｄ・（ｍ−１）・Ｃ／Ｒｔｒ−Ｒｊｄ・Ｃ／Ｒｃ−Ｃ）；
ここで、
Ａ＝Ｒｊｂ＋Ｒｔｒ＋Ｒｊｂ・Ｒｔｒ／Ｒｊａ
Ｂ＝Ｖｓ２−Ｒｊｂ（Ｖｒ−Ｖｓ２）／Ｒｊａ
Ｃ＝Ａ・（ｎ−１）／Ｒｉｎ−Ｒｔｒ／Ｒｊｂ＋Ａ／Ｒｊｂ
Ｄ＝Ｂ・（ｎ−１）／Ｒｉｎ−Ｖｓ１・（ｎ−１）／Ｒｉｎ−Ｖｓ２／Ｒｊｂ＋Ｂ／Ｒｊｂ＋Ｂ／Ｒｊｄ
である
半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体記憶装置において、
前記複数の抵抗記憶素子は、磁気抵抗素子である
半導体記憶装置。
【請求項７】
半導体記憶装置の読出し方法であって、
ここで、前記半導体記憶装置は、
第２方向に並んで設けられた複数の読み出しブロックと、
ここで、前記複数の読出しブロックの各々は、
前記第２方向とは異なる第１方向へ延在する複数の第１配線と、
前記第２方向に延在する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線とが交差する点のそれぞれに設けられ、抵抗の変化によりデータを記憶する複数の抵抗記憶素子と
を備え、
前記複数の抵抗記憶素子の各々は、一端を前記複数の第１配線のうちの対応するものに、他端を前記複数の第２配線の対応するものにそれぞれ接続され、
前記第２方向に延在し、前記複数の第２配線に対応して設けられた複数の第３配線と、
前記複数の第３配線の各々と、前記複数の読出しブロックの各々における前記複数の第２配線のうちの対応するものとの間に設けられた複数の第１読出しスイッチと、
前記複数の第１読み出しスイッチのオン・オフを制御し、前記複数の第１配線へ所定の電流又は電圧を供給する第１制御回路と、
前記複数の第３配線に接続され、前記複数の第３配線に対応する前記複数の第２配線をあらかじめ設定された第３電圧としたときの、電流又は電圧の評価を行う複数の評価回路と
を備え、
前記半導体記憶装置の読出し方法は、
（ａ）前記第１制御回路が、前記複数の第１読み出しスイッチのオンにより、前記複数の読出しブロックのうちから選択読出しブロックを選択するステップと、
（ｂ）前記第１制御回路が、前記選択読出しブロックにおける前記複数の第１配線から選択第１配線を選択して、前記第３電圧より大きい前記所定の第１電圧を供給するステップと、
（ｃ）前記複数の評価回路が、前記複数の第３配線における電流又は電圧の評価を概ね同時に行うステップと
を具備し、
前記（ｂ）ステップは、
（ｂ２）前記第１制御回路が、前記選択読出しブロックにおける前記選択第１配線以外の前記複数の第１配線にあらかじめ設定された前記第１電圧より小さく第３電圧より大きい正の第２電圧を印加するステップを備える
半導体記憶装置の読出し方法。
【請求項８】
請求項７に記載の半導体記憶装置の読出し方法において、
前記半導体記憶装置は、
前記複数の読み出しブロックが、前記第１方向及び前記第２方向に並んで設けられ、
前記第１方向に延在し、前記複数の１配線に対応して設けられた複数の第４配線と、
前記複数の第４配線の各々と、前記複数の読出しブロックの各々における前記複数の第１配線のうちの対応するものとの間に設けられた複数の第２読出しスイッチと、
前記複数の第２読み出しスイッチのオン・オフを制御する第２制御回路と
を更に備え、
前記半導体記憶装置の読出し方法は、
前記（ａ）ステップが、
（ａ１）前記第２制御回路が前記複数の第２読み出しスイッチをオンするステップと、
（ａ２）前記第１制御回路が前記複数の第１読み出しスイッチをオンすることにより、前記複数の読出しブロックのうちから前記選択読出しブロックを選択するステップと
を備え、
前記（ｂ）ステップが、
（ｂ１）前記第１制御回路が、前記選択読出しブロックにおける前記複数の第４配線から選択第４配線を選択することにより、前記選択第１配線を選択して、前記所定の電流又は電圧を前記選択第１配線へ向けて供給するステップを備える
半導体記憶装置の読出し方法。
【請求項９】
請求項７又は８に記載の半導体記憶装置の読出し方法において、
前記選択読出しブロックにおいて、
前記複数の抵抗記憶素子のうち読出し対象の複数の抵抗記憶素子のうち一つの抵抗値をＲｊａ、前記複数の抵抗記憶素子のうち同じ第２配線に接続されたものの抵抗値をＲｊｂ、前記読出し対象の前記複数の抵抗記憶素子のうち抵抗値がＲｊａ以外のものの抵抗値をＲｊｃ、前記複数の抵抗記憶素子のうちの残りのものの抵抗をＲｊｄ、前記第１読み出しスイッチのオン抵抗値をＲｔｒ、読出しを行わない前記第１配線に与える電位をＶｓ１、読出しを行わない前記第１配線の抵抗値と前記Ｖｓ１との間の抵抗値との和をＲｉｎ、読出しを行う前記第１配線の電位をＶｒ、読出し動作時の第３配線の電位をＶｓ２、とそれぞれしたとき、
前記Ｒｊｂ、前記Ｒｊｃ及び前記Ｒｊｄがそれぞれが同じ抵抗値をとっている場合を仮定した等価回路において、前記Ｒｊｂ、前記Ｒｊｃ及び前記Ｒｊｄが取り得る最大の抵抗値をそれぞれＲｊｂｍａｘ、Ｒｊｃｍａｘ及びＲｊｄｍａｘとし、取り得る最小の抵抗値をそれぞれＲｊｂｍｉｎ、Ｒｊｃｍｉｎ及びＲｊｄｍｉｎとすると、
前記等価回路より導出される読出し電流Ｉｂｉｔを計算する関数ｆ＝Ｉｂｉｔ（Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）＝ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）を用い、読出し対象の抵抗記憶素子の抵抗値が前記Ｒｊａのときの前記Ｉｂｉｔの最大値は、
Ｉｂｉｔｍａｘ（Ｒｊａ）＝ＭＡＸ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））で表現され、
最小値は、
Ｉｂｉｔｍｉｎ（Ｒｊａ）＝ＭＩＮ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））で表現され、
ここで、ＭＡＸ（ａ，ｂ，ｃ）はａ，ｂ，ｃのなかの最大値を、ＭＩＮ（ａ，ｂ，ｃ）はａ，ｂ，ｃのなかの最小値を示す関数であり、
ＲｊａがＲｊａ１〜Ｒｊａｐのｐ個の値をとるとし、隣接する２抵抗値ＲｊａｇとＲｊａｈ（１≦ｇ、ｇ＋１＝ｈ≦ｐ）のうちＲｊａｇのほうが小さい値であるとき、Ｉｂｉｔｍｉｎ（Ｒｊａｇ）−Ｉｂｉｔｍａｘ（Ｒｊａｈ）＞０がＲｊａ１〜Ｒｊａｐのすべての組み合わせで成り立つ
半導体記憶装置の読出し方法。
【請求項１０】
請求項９に記載の半導体記憶装置の読出し方法において、
前記関数ｆが下式のように表現され、
ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）
＝（−Ｂ／Ｒｊｄ＋Ｒｊｄ・（ｍ−１）・Ｄ・／Ｒｔｒ−Ｖｓ２・（ｍ−１）／・Ｒｔｒ−Ｖｒ／Ｒｊｃ＋Ｒｊｄ・Ｄ／Ｒｊｃ＋Ｄ）／（Ａ／Ｒｊｄ−Ｒｊｄ・（ｍ−１）・Ｃ／Ｒｔｒ−Ｒｊｄ・Ｃ／Ｒｃ−Ｃ）；
ここで、
Ａ＝Ｒｊｂ＋Ｒｔｒ＋Ｒｊｂ・Ｒｔｒ／Ｒｊａ
Ｂ＝Ｖｓ２−Ｒｊｂ（Ｖｒ−Ｖｓ２）／Ｒｊａ
Ｃ＝Ａ・（ｎ−１）／Ｒｉｎ−Ｒｔｒ／Ｒｊｂ＋Ａ／Ｒｊｂ
Ｄ＝Ｂ・（ｎ−１）／Ｒｉｎ−Ｖｓ１・（ｎ−１）／Ｒｉｎ−Ｖｓ２／Ｒｊｂ＋Ｂ／Ｒｊｂ＋Ｂ／Ｒｊｄ
である
半導体記憶装置の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置とその動作方法に関し、特に抵抗記憶素子をメモリセルに用いる半導体記憶装置とその動作方法に関する。
【背景技術】
【０００２】
状態によって抵抗が変化する抵抗記憶素子をメモリセルに用いる半導体記憶装置（メモリ）が知られている。抵抗記憶素子としては、ＡＭＲ（Ａｎｉｓｏｔｒｏｐｉｃ  ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果、ＧＭＲ（Ｇｉａｎｔ  ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果、及びＴＭＲ（Ｔｕｎｎｅｌ  ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果のような磁気抵抗効果を示す磁気抵抗素子や、冷却速度による結晶性の相違を利用した相変化抵抗素子が知られている。【０００３】
まず、磁気抵抗素子の一例として、ＴＭＲ素子について説明する。ＴＭＲ素子は、トンネル絶縁膜を２つの磁性体で挟んだ構造を有する。図１は、２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ（ｐ．１２８）に開示されたＴＭＲ素子の一例を示す断面図である。ＴＭＲ素子（磁気抵抗素子）２０５は、反強磁性体層２０１、ピン層２０２、トンネル絶縁層２０３、及びフリー層２０４がこの順に積層された構造を有する。反強磁性体層２０１は、例えばＦｅＭｎ（１０ｎｍ）で形成されている。ピン層２０２は、例えば強磁性体のＣｏＦｅ（２．４ｎｍ）で形成されている。トンネル絶縁層２０３は、例えばＡｌ２Ｏ３（２ｎｍ）で形成されている。フリー層２０４は、例えば強磁性体のＮｉＦｅ（５ｎｍ）で形成されている。反強磁性体層２０１及びフリー層２０４には、電圧が印加できるよう、導体配線が接続されている。ピン層２０２の磁化方向は反強磁性体層２０１により、ある方向に固定されている。フリー層２０４はある方向に磁化しやすいように形成され、その磁化方向は外部から磁場を印加することにより変化させることができる。フリー層２０４の水平方向のうち、磁化しやすい方向を容易軸、容易軸に垂直で磁化しにくい方向を困難軸と呼ぶ。フリー層２０４とピン層２０２との間に電圧を印加するとトンネル絶縁膜２０３を通して電流が流れる。そのとき、フリー層２０４の磁化の向きとピン層２０２の磁化に向きとの関係により抵抗値が変化する。すなわち磁化の向きが同じ場合には抵抗が低く、磁化の向きが反対の場合には抵抗が高くなる。【０００４】
次に、ＴＭＲ素子を半導体記憶装置の記憶素子として用いた一例について説明する。図２は、２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ  （ｐ．１３０）に開示された半導体記憶装置の一例を示す斜視図である。この不揮発性メモリ２１５は、ＴＭＲ素子を記憶素子として用いている。不揮発性メモリ２１５では、アレイ状に配置されたＴＭＲ素子２０５の上下に、交差する１対の配線（ビット線２０６及び書込みワード線２０９）が設けられている。ビット線２０６は、ＴＭＲ素子２０５のフリー層２０４と接続されている。書込みワード配線２０９は、ＴＭＲ素子２０５の反強磁性体層２０１の下部に離れて設けられている。ＴＭＲ素子２０５の反強磁性体層２０１は第３配線２０７を介して下層に形成されたトランジスタ２０８のドレインに接続されている。トランジスタ２０８は読出しワード線２１０でオン／オフされる。【０００５】
このＴＭＲ素子２０５へは、以下のようにしてデータが書き込まれる。ビット線２０６と書込みワード配線２０９とに電流が流れることで交点近傍に合成磁場が発生する。その合成磁場により、当該交点にあるＴＭＲ素子２０５のフリー層２０４の磁化の向きを変更する。磁化の向きは、当該電流の方向により設定する。これによりＴＭＲ素子２０５の抵抗値を変化させることができる。このＴＭＲ素子２０５からは、以下のようにしてデータが読み出される。読み出すＴＭＲ素子２０５に接続されたトランジスタ２０８を読出しワード線２１０によりオン状態にする。そして、ビット線２０６よりＴＭＲ素子２０５に電圧を印加して、ＴＭＲ素子２０５を流れる電流でＴＭＲ素子２０５の抵抗値を評価する。【０００６】
また、米国特許ＵＳ６２５９６４４号公報には、抵抗記憶素子を用いたクロスポイント型メモリアレイのデータ読み出し方法が開示されている。図３は、米国特許ＵＳ６２５９６４４号公報に開示されたイクイポテンシャル読出し法（以下「ＥＰ法」と記す）を説明する概略ブロック図である。クロスポイント型メモリアレイ２３５は、交差するビット線２２０とワード線２２１との間にメモリセル２２２（ＴＭＲ素子）を接続している。ＥＰ法では、読み出すメモリセル２２２に接続されたワード線２２１に電圧Ｖｓを電圧源２２３により印加し、その他のワード線は接地する。さらに、読み出すメモリセル２２２に接続されたビット線２２０に電位設定回路２２４を接続し、その他のビット線は接地する。
電位設定回路２２４は、差動増幅器２２５と帰還抵抗２２６とで構成されている。差動増幅器２２５の一方の入力を接地し、他方の入力にビット線２２０を接続し、さらに差動増幅器２２５の出力を帰還抵抗２２６を介して接続したビット線２２０の電位をゼロ電位になるようにする。このように設定すると、読み出しを行わないビット線２２０及びワード線２２１はゼロ電位となるため、読み出しを行うビット線上の読み出さないメモリセル２２２からの漏れ電流はなくなる。このため、電位設定回路２２４の出力電位は読み出しを行うメモリセル２２２の抵抗に従うことになる。この電位をセンスアンプ２２７に入力し、参照電位Ｖｒｅｆと比較することでデータを判別することができる。【０００７】
このように、半導体記憶装置の代表的なメモリアレイとしては、１Ｔｒ＋１Ｒ型（Ｔｒ：トランジスタ、Ｒ：抵抗記憶素子）とクロスポイント型とがある。ただし、１Ｔｒ＋１Ｒ型は、記憶素子（ＴＭＲ素子２０５）ごとに選択トランジスタトランジスタ２０８）を接続し、交差するビット線（２０６）とワード線（２０９、２１０）で書込み／読出しを制御する。クロスポイント型は、ビット線（２２０）とワード線（２２１）との交点で記憶素子（２２２）を接続する。１Ｔｒ＋１Ｒ型では、読出しのとき、記憶素子ごとの抵抗評価が可能なため、抵抗変化量が小さい領域まで読み出しが可能である。しかし、選択トランジスタの面積や、その接続のための面積が必要なため、微細化による大容量化が困難である。これに対し、クロスポイント型では、メモリセル面積を小さくすることができる。しかし、すべての記憶素子が並列につながっているため、一つの記憶素子の抵抗を正確に評価するのが難しい。それに対処するために、効果的な読出し方法としてＥＰ法が提案されており、この方法によれば前述のように理想的には各記憶素子の抵抗評価が可能となる。【０００８】
しかし、実際には、ＥＰ法において、配線抵抗によって出力がシフトするという問題がある。図３を参照すると、一辺が２００μｍのメモリアレイ２３５では配線の抵抗は一例として４０Ω程度になる。読み出し電圧Ｖｓを０．５Ｖとし、メモリセル２２２の抵抗値が１０ｋΩ（仮にデータが「０」とする）と１５ｋΩ（仮にデータが「１」とする）の２値をとるとした場合、流れ込む電流は５０μＡ（「０」）と３３μＡ（「１」）となる。
ビット線２２０に接続した電位設定回路２２４に最も近いワード線２２１のメモリセル２２２を読み出す場合、読み出し電流は５０μＡ（「０」）と３３μＡ（「１」）となり、その差は１７μＡある。しかし、電位設定回路２２４から遠いワード線２２１のメモリセル２２２では、ビット線２２０の配線抵抗のため電圧が２ｍＶ持ち上がっている。読出しを行わないメモリセル２２０の配線は接地されている。ワード線２２１が１２８本横切っているとすると、これらの横切っている配線に漏れ出る電流は総計するとデータにより１３μＡ（「０」）と９μＡ（「１」）となる。このため、読出し電流はデータにより３７μＡ（「０」）と２４μＡ（「１」）に減少する。そのため、読出し電流は、電位設定回路２２４に最も近いワード線２２１近傍のメモリセル２２２におけるデータ「１」での３３μＡと、最も遠いワード線２２１近傍のメモリセル２２２におけるデータ「０」での３７μＡとの差が、僅か４μＡしかない。半導体記憶装置の大容量化のためには、さらにメモリアレイ２３５を大きくする必要があるが、配線長が長くなるため、より読み出し電流差が小さくなってしまい、読み出しが困難になってしまう。【０００９】
特開２００２−１７０３７７号公報（対応する米国特許ＵＳ６７７８４３０Ｂ２）に薄膜磁性体記憶装置が開示されている。この薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備える。ただし、前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて抵抗値が変化する記憶部を含む。前記磁性体メモリセルの行に対応してそれぞれ設けられ、第１の抵抗率を有する配線で形成される複数の書込ワード線を更に備える。ただし、前記複数の書込ワード線の各々は、データ書込時およびデータ読出時の両方において、行選択結果に応じて選択的に活性化される。前記複数の書込ワード線のうちの活性化された少なくとも１つに対して、前記データ書込時および前記データ読出時のそれぞれにおいて、前記第１のデータ書込電流の電流経路をそれぞれ形成および遮断するためのワード線電流制御回路と、前記磁性体メモリセルの列に対応してそれぞれ設けられる複数のデータ線と、前記データ書込時およびデータ読出時のそれぞれにおいて、前記第２のデータ書込電流およびデータ読出電流のそれぞれを、前記複数のデータ線のうちの選択された前記列に対応する1本に流すための読出書込制御回路と、前記磁性体メモリセルの行に対応してそれぞれ設けられ、前記第１の抵抗率よりも高い第２の抵抗率を有する配線で形成される複数の読出ワード線とを更に備える。ただし、各前記読出ワード線は、前記データ読出時において、前記行選択結果に応じて対応する前記書込ワード線とともに選択的に活性化される。【００１０】
特開２００２−２６９９６８号公報（対応する米国特許ＵＳ６６１４６８２Ｂ２）に強磁性体メモリの情報再生方法が開示されている。この強磁性体メモリの情報再生方法は、強磁性体からなり磁化の向きにより情報を記憶するハード層、非磁性層、前記ハード層より保磁力が小さな強磁性体からなるソフト層からなる可変抵抗器を備え、前記可変抵抗器がマトリックス状に配置され、互いに平行で複数のビット線を備え、前記ビット線に接続された複数のセンスアンプを備えた、複数のユニットを有する強磁性体メモリの情報再生方法である。複数の情報を同時にパラレル出力するために、前記ユニット内の前記複数のセンスアンプを同時に起動し、クロックパルスに同期して前記複数のユニットを順次切り替えて、前記複数のユニット内の前記センスアンプを起動し、前記クロックパルスに同期して、前記複数のユニット内の前記複数のセンスアンプから前記情報をパラレル出力することにより、前記情報を連続して再生する。【００１１】
特開２００３−７９８２号公報（対応する米国特許ＵＳ６６８３８０２Ｂ２）に磁気記憶装置及び磁気記憶装置の設計方法が開示されている。この磁気記憶装置は、第１の方向に延在する複数の第１の配線と、前記第１の方向と異なる第２の方向に延在する複数の第２の配線と、前記第１の配線層及び前記第２の配線の交点に配設され、少なくとも、磁化方向が可変する強磁性膜を備えた磁性体素子とを含み、選択された前記第１の配線及び前記第２の配線に流れる電流により発生する合成磁場によって、該配線の交点の配置される所定の磁性体素子の磁化状態を変化させて情報の書き込みを行う磁気記憶装置である。情報の書き込みを行う前記交点における前記所定の磁性体素子と前記第１の配線との距離をｄ、前記所定の磁性体素子に対して前記第２の方向に相隣り合う磁性体素子における前記合成磁場の該第２の方向成分の強度比率をγ、前記所定の磁性体素子と前記相隣り合う磁性体素子との間隔をｐとする組み合わせ、又は、前記交点における前記所定の磁性体素子と前記第２の配線との距離をｄ、前記所定の磁性体素子に対して前記第１の方向に相隣り合う磁性体素子における前記合成磁場の前記第１の方向成分の強度比率をγ、前記所定の磁性体素子と前記相隣り合う磁性体素子との間隔をｐとする組み合わせの、少なくとも一方の組み合わせにおいて、前記ｄが、ｄ≦ｐ×（γ／（１−γ））１／２（但し、０＜γ＜１）の関係を満たすように設定されている。【００１２】
特開２００３−３１８３７０号公報（対応する米国特許ＵＳ６９１２１５２Ｂ２）に磁気ランダムアクセスメモリが開示されている。この磁気ランダムアクセスメモリは、磁気抵抗効果を利用する複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイ内において第１方向に延び、前記複数のメモリセルの一端に共通に接続される第１機能線と、前記複数のメモリセルに対応して設けられ、前記メモリセルアレイ内において前記第１方向に交差する第２方向に延びる複数の第２機能線と、前記複数のメモリセルから離れ、前記複数のメモリセルに共有される第３機能線とを具備する。前記複数のメモリセルの各々は、その他端が前記複数の第２機能線のうちの１つに独立に接続される。【００１３】
特開２００４−２０６７９６号公報（対応する米国特許ＵＳ６９６１２６１Ｂ２）に磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法が開示されている。この磁気ランダムアクセスメモリは、磁気抵抗効果を利用してデータを記憶する複数の磁気抵抗効果素子で１ブロックが構成され、このブロックがロウ方向及びカラム方向に複数個配置されたメモリセルアレイを有する。第１のブロック内に設けられた複数の第１の磁気抵抗効果素子と、前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続され、前記ロウ方向に延在された複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、前記第１の読み出し副ビット線に電流経路の一端が接続された第１のブロック選択スイッチと、前記第１のブロック選択スイッチの前記電流経路の他端に接続され、前記カラム方向に延在された第１の読み出し主ビット線とを具備する。【００１４】
特開２００４−２１３７７１号公報（対応する米国特許ＵＳ６８６２２１０Ｂ２）に磁気ランダムアクセスメモリが開示されている。この磁気ランダムアクセスメモリは、磁気により電気抵抗値が変化する磁気抵抗素子から構成されたメモリセルと、前記メモリセルの一端に接続された副ビット線と、前記副ビット線に第１の選択回路を介して接続された主ビット線と、前記主ビット線に第２の選択回路を介して接続されたセンスアンプと、前記メモリセルの他端に接続され第１の方向に配設された配線と、前記配線の一端に第３の選択回路を介して接続された第１の動作回路と、前記配線の他端に接続された第２の動作回路と、前記メモリセルと前記配線とが接続された交点上を通り前記第１の方向と直交する第２の方向に配置されたワード線とを具備する。前記メモリセルからデータを読み出す読み出し動作時には、前記第１の動作回路はワード線ドライバとして働いて前記配線は読み出し用のワード線となる。前記メモリセルへデータを書き込む書き込み動作時には、前記第１及び第２の動作回路はビット線ドライバ及びビット線シンカー回路のいずれかとして働いて前記配線は書き込み用のビット線となる。【００１５】
特開２００５−１０１５３５号公報（対応する米国出願ＵＳ２００５０４５９１９Ａ１）に半導体装置が開示されている。この半導体装置は、互いに層の異なる第１及び第２の配線層と、前記第１の配線層の配線と前記第２の配線層の配線を接続するビアであって導電率の可変な部材を含むビアを有する。前記ビアは、前記ビアと前記第１の配線との接触部を第１の端子、前記ビアと前記第２の配線との接触部を第２の端子とする、導電率可変型のスイッチ素子をなす。前記スイッチ素子は、前記第１の端子と前記第２の端子間の接続状態が、短絡、開放、又は、前記短絡と前記開放の中間状態に、可変に設定自在とされてなる。【００１６】
特開２００５−１８２９８６号公報（対応する米国特許ＵＳ６９８０４６５Ｂ２）にクロスポイント抵抗素子を含むクロスポイントメモリアレイ用のアドレス指定回路が開示されている。このアドレス指定回路は、第１の組のアドレスラインおよび第２の組のアドレスラインを有するクロスポイントメモリアレイをアドレス指定する。前記第１の組のアドレスライン（１１６）に接続された第１の組のクロスポイント抵抗素子（１１４）と、前記第２の組のアドレスライン（１２６）に接続された第２の組のクロスポイント抵抗素子（１１４）と、前記第１の組のアドレスライン（１１６）に接続されたプルアップクロスポイント抵抗素子（１１２）と前記第２の組のアドレスライン（１２６）に接続されたプルダウンクロスポイント抵抗素子（１２２）との少なくとも１つを備える。【００１７】
特表２００５−５２２０４５号公報（国際公開ＷＯ０３０８５６７５Ａ２）に相変化メモリ装置が開示されている。この相変化メモリ装置は、基板と、前記基板上に形成された互いに平行な複数の第１の配線と、前記基板上に第１の配線と絶縁されて交差するように形成された互いに平行な複数の第２の配線と、前記第１の配線と第２の配線の各交差部に配置されて、一端が第１の配線に他端が第２の配線に接続されたメモリセルとを備える。前記メモリセルは、結晶状態と非晶質状態の間の相変化により決まる抵抗値を情報として記憶する可変抵抗素子と、この可変抵抗素子に直列接続されたショットキーダイオードとを有する。
【発明の開示】
【００１８】
本発明の目的は、複数の記憶素子でスイッチ素子を共用して高集積化を図りながら、各抵抗記憶素子の識別性を確保することが可能な半導体記憶装置及びその動作方法を提供することにある。
【００１９】
また、本発明の他の目的は、複数の記憶素子でスイッチ素子を共用して高集積化を図りながら、高速読み出しと微細化、大容量化を実現可能な半導体記憶装置及びその動作方法を提供することにある。
【００２０】
この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。
【００２１】
本発明の半導体記憶装置は、複数の読み出しブロックと、複数の第３配線と、複数の第１読出しスイッチと、第１制御回路と、複数の評価回路とを具備する。複数の読み出しブロックは、第２方向に並んで設けられている。ここで、複数の読出しブロックの各々は、第２方向とは異なる第１方向へ延在する複数の第１配線と、第２方向に延在する複数の第２配線と、複数の第１配線と複数の第２配線とが交差する点のそれぞれに設けられ抵抗の変化によりデータを記憶する複数の抵抗記憶素子とを備える。複数の抵抗記憶素子の各々は、一端を複数の第１配線のうちの対応するものに、他端を複数の第２配線の対応するものにそれぞれ接続されている。複数の第３配線は、第２方向に延在し、複数の第２配線に対応して設けられている。複数の第１読出しスイッチは、複数の第３配線の各々と、複数の読出しブロックの各々における複数の第２配線のうちの対応するものとの間に設けられている。第１制御回路は、複数の第１読み出しスイッチのオン・オフを制御し、複数の第１配線へ所定の電流又は電圧を供給する。複数の評価回路は、複数の第３配線に接続され、電流又は電圧の評価を行う。複数の抵抗記憶素子の各々のデータの読出しは、第１制御回路が、複数の第１読み出しスイッチにより、複数の読出しブロックのうちから選択読出しブロックを選択し、選択読出しブロックにおける複数の第１配線から選択第１配線を選択して所定の電流又は電圧を供給し、複数の評価回路が、複数の第３配線における電流又は電圧の評価を行う。
【００２２】
上記の半導体記憶装置において、複数の読み出しブロックは、第１方向及び第２方向に並んで設けられている。第１方向に延在し複数の１配線に対応して設けられた複数の第４配線と、複数の第４配線の各々と複数の読出しブロックの各々における複数の第１配線のうちの対応するものとの間に設けられた複数の第２読出しスイッチと、複数の第２読み出しスイッチのオン・オフを制御する第２制御回路とを更に具備する。複数の抵抗記憶素子の各々のデータの読出し動作時に、第２制御回路が複数の第２読み出しスイッチを制御し、第１制御回路が複数の第１読み出しスイッチを制御することにより、複数の読出しブロックのうちから選択読出しブロックを選択する。第１制御回路が、選択読出しブロックにおける複数の第４配線から選択第４配線を選択することにより、選択第１配線を選択して、所定の電流又は電圧を選択第１配線へ向けて供給する。複数の評価回路が、複数の第３配線における電流又は電圧の評価を行う。
【００２３】
上記の半導体記憶装置において、制御回路は、データの読出し動作時に、選択読出しブロックにおける選択第１配線以外の複数の第１配線にあらかじめ設定された電流又は電圧を印加する。
【００２４】
上記の半導体記憶装置において、抵抗記憶素子が内蔵又は接続された非線形抵抗素子を含む。
【００２５】
上記の半導体記憶装置において、データの読出し動作における選択読出しブロックにおいて、複数の抵抗記憶素子のうち読出し対象の複数の抵抗記憶素子のうち一つの抵抗値をＲｊａ、複数の抵抗記憶素子のうち同じ第２配線に接続されたものの抵抗値をＲｊｂ、読出し対象の複数の抵抗記憶素子のうち抵抗値がＲｊａ以外のものの抵抗値をＲｊｃ、複数の抵抗記憶素子のうちの残りのものの抵抗をＲｊｄ、第１読み出しスイッチのオン抵抗値をＲｔｒ、読出しを行わない第１配線に与える電位をＶｓ１、読出しを行わない第１配線の抵抗値とＶｓ１との間の抵抗値との和をＲｉｎ、読出しを行う第１配線の電位をＶｒ、読出し動作時の第３配線の電位をＶｓ２、とそれぞれしたとき、Ｒｊｂ、Ｒｊｃ及びＲｊｄがそれぞれが同じ抵抗値をとっている場合を仮定した等価回路において、Ｒｊｂ、Ｒｊｃ及びＲｊｄが取り得る最大の抵抗値をそれぞれＲｊｂｍａｘ、Ｒｊｃｍａｘ及びＲｊｄｍａｘとし、取り得る最小の抵抗値をそれぞれＲｊｂｍｉｎ、Ｒｊｃｍｉｎ及びＲｊｄｍｉｎとすると、等価回路より導出される読出し電流Ｉｂｉｔを計算する関数ｆ＝Ｉｂｉｔ（Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）＝ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）を用い、読出し対象の抵抗記憶素子の抵抗値がＲｊａのときのＩｂｉｔの最大値は、
Ｉｂｉｔｍａｘ（Ｒｊａ）＝ＭＡＸ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））で表現され、最小値は、
Ｉｂｉｔｍｉｎ（Ｒｊａ）＝ＭＩＮ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））で表現され、ここで、ＭＡＸ（ａ，ｂ，ｃ）はａ，ｂ，ｃのなかの最大値を、ＭＩＮ（ａ，ｂ，ｃ）はａ，ｂ，ｃのなかの最小値を示す関数であり、ＲｊａがＲｊａ１〜Ｒｊａｐのｐ個の値をとるとし、隣接する２抵抗値ＲｊａｇとＲｊａｈのうちＲｊａｇのほうが小さい値であるとき、Ｉｂｉｔｍｉｎ（Ｒｊａｇ）−Ｉｂｉｔｍａｘ（Ｒｊａｈ）＞０がＲｊａ１〜Ｒｊａｐのすべての組み合わせで成り立つ。
【００２６】
上記の半導体記憶装置において、関数ｆが下式のように表現される。
ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）
＝（−Ｂ／Ｒｊｄ＋Ｒｊｄ・（ｍ−１）・Ｄ・／Ｒｔｒ−Ｖｓ２・（ｍ−１）／・Ｒｔｒ−Ｖｒ／Ｒｊｃ＋Ｒｊｄ・Ｄ／Ｒｊｃ＋Ｄ）／（Ａ／Ｒｊｄ−Ｒｊｄ・（ｍ−１）・Ｃ／Ｒｔｒ−Ｒｊｄ・Ｃ／Ｒｃ−Ｃ）；
ここで、Ａ＝Ｒｊｂ＋Ｒｔｒ＋Ｒｊｂ・Ｒｔｒ／Ｒｊａ；Ｂ＝Ｖｓ２−Ｒｊｂ（Ｖｒ−Ｖｓ２）／Ｒｊａ；Ｃ＝Ａ・（ｎ−１）／Ｒｉｎ−Ｒｔｒ／Ｒｊｂ＋Ａ／Ｒｊｂ；Ｄ＝Ｂ・（ｎ−１）／Ｒｉｎ−Ｖｓ１・（ｎ−１）／Ｒｉｎ−Ｖｓ２／Ｒｊｂ＋Ｂ／Ｒｊｂ＋Ｂ／Ｒｊｄである。
【００２７】
上記の半導体記憶装置において、複数の抵抗記憶素子は、磁気抵抗素子である。
【００２８】
本発明は半導体記憶装置の読出し方法である。ここで、半導体記憶装置は、複数の読み出しブロックと、複数の第３配線と、複数の第１読出しスイッチと、第１制御回路と、複数の評価回路とを備える。複数の読み出しブロックは、第２方向に並んで設けられている。ここで、複数の読出しブロックの各々は、第２方向とは異なる第１方向へ延在する複数の第１配線と、第２方向に延在する複数の第２配線と、複数の第１配線と複数の第２配線とが交差する点のそれぞれに設けられ抵抗の変化によりデータを記憶する複数の抵抗記憶素子とを備える。複数の抵抗記憶素子の各々は、一端を複数の第１配線のうちの対応するものに、他端を複数の第２配線の対応するものにそれぞれ接続されている。複数の第３配線は、第２方向に延在し、複数の第２配線に対応して設けられている。複数の第１読出しスイッチは、複数の第３配線の各々と、複数の読出しブロックの各々における複数の第２配線のうちの対応するものとの間に設けられている。第１制御回路は、複数の第１読み出しスイッチのオン・オフを制御し、複数の第１配線へ所定の電流又は電圧を供給する。複数の評価回路は、複数の第３配線に接続され、電流又は電圧の評価を行う。
半導体記憶装置の読出し方法は、（ａ）第１制御回路が、複数の第１読み出しスイッチのオンにより、複数の読出しブロックのうちから選択読出しブロックを選択するステップと；（ｂ）第１制御回路が、選択読出しブロックにおける複数の第１配線から選択第１配線を選択して、所定の電流又は電圧を供給するステップと；（ｃ）複数の評価回路が、複数の第３配線における電流又は電圧の評価を概ね同時に行うステップとを具備する。
【００２９】
上記の半導体記憶装置の読出し方法において、半導体記憶装置は、複数の読み出しブロックが、第１方向及び第２方向に並んで設けられている。第１方向に延在し複数の１配線に対応して設けられた複数の第４配線と、複数の第４配線の各々と複数の読出しブロックの各々における複数の第１配線のうちの対応するものとの間に設けられた複数の第２読出しスイッチと、複数の第２読み出しスイッチのオン・オフを制御する第２制御回路とを更に備える。半導体記憶装置の読出し方法は、（ａ）ステップが、第２制御回路が複数の第２読み出しスイッチをオンするステップと；第１制御回路が複数の第１読み出しスイッチをオンすることにより、複数の読出しブロックのうちから選択読出しブロックを選択するステップとを備える。（ｂ）ステップが、第１制御回路が、選択読出しブロックにおける複数の第４配線から選択第４配線を選択することにより、選択第１配線を選択して、所定の電流又は電圧を選択第１配線へ向けて供給するステップを備える。
【００３０】
上記の半導体記憶装置の読出し方法において、（ｂ）ステップは、制御回路が、選択読出しブロックにおける選択第１配線以外の複数の第１配線にあらかじめ設定された電流又は電圧を印加するステップを備える。
【００３１】
上記の半導体記憶装置の読出し方法において、選択読出しブロックにおいて、複数の抵抗記憶素子のうち読出し対象の複数の抵抗記憶素子のうち一つの抵抗値をＲｊａ、複数の抵抗記憶素子のうち同じ第２配線に接続されたものの抵抗値をＲｊｂ、読出し対象の複数の抵抗記憶素子のうち抵抗値がＲｊａ以外のものの抵抗値をＲｊｃ、複数の抵抗記憶素子のうちの残りのものの抵抗をＲｊｄ、第１読み出しスイッチのオン抵抗値をＲｔｒ、読出しを行わない第１配線に与える電位をＶｓ１、読出しを行わない第１配線の抵抗値とＶｓ１との間の抵抗値との和をＲｉｎ、読出しを行う第１配線の電位をＶｒ、読出し動作時の第３配線の電位をＶｓ２、とそれぞれしたとき、Ｒｊｂ、Ｒｊｃ及びＲｊｄがそれぞれが同じ抵抗値をとっている場合を仮定した等価回路において、Ｒｊｂ、Ｒｊｃ及びＲｊｄが取り得る最大の抵抗値をそれぞれＲｊｂｍａｘ、Ｒｊｃｍａｘ及びＲｊｄｍａｘとし、取り得る最小の抵抗値をそれぞれＲｊｂｍｉｎ、Ｒｊｃｍｉｎ及びＲｊｄｍｉｎとすると、等価回路より導出される読出し電流Ｉｂｉｔを計算する関数ｆ＝Ｉｂｉｔ（Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）＝ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）を用い、読出し対象の抵抗記憶素子の抵抗値がＲｊａのときのＩｂｉｔの最大値は、
Ｉｂｉｔｍａｘ（Ｒｊａ）＝ＭＡＸ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））で表現され、最小値は、
Ｉｂｉｔｍｉｎ（Ｒｊａ）＝ＭＩＮ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））で表現され、ここで、ＭＡＸ（ａ，ｂ，ｃ）はａ，ｂ，ｃのなかの最大値を、ＭＩＮ（ａ，ｂ，ｃ）はａ，ｂ，ｃのなかの最小値を示す関数であり、ＲｊａがＲｊａ１〜Ｒｊａｐのｐ個の値をとるとし、隣接する２抵抗値ＲｊａｇとＲｊａｈのうちＲｊａｇのほうが小さい値であるとき、Ｉｂｉｔｍｉｎ（Ｒｊａｇ）−Ｉｂｉｔｍａｘ（Ｒｊａｈ）＞０がＲｊａ１〜Ｒｊａｐのすべての組み合わせで成り立つ。
【００３２】
上記の半導体記憶装置の読出し方法において、関数ｆが下式のように表現される。
ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）
＝（−Ｂ／Ｒｊｄ＋Ｒｊｄ・（ｍ−１）・Ｄ・／Ｒｔｒ−Ｖｓ２・（ｍ−１）／・Ｒｔｒ−Ｖｒ／Ｒｊｃ＋Ｒｊｄ・Ｄ／Ｒｊｃ＋Ｄ）／（Ａ／Ｒｊｄ−Ｒｊｄ・（ｍ−１）・Ｃ／Ｒｔｒ−Ｒｊｄ・Ｃ／Ｒｃ−Ｃ）；
ここで、Ａ＝Ｒｊｂ＋Ｒｔｒ＋Ｒｊｂ・Ｒｔｒ／Ｒｊａ；Ｂ＝Ｖｓ２−Ｒｊｂ（Ｖｒ−Ｖｓ２）／Ｒｊａ；Ｃ＝Ａ・（ｎ−１）／Ｒｉｎ−Ｒｔｒ／Ｒｊｂ＋Ａ／Ｒｊｂ；Ｄ＝Ｂ・（ｎ−１）／Ｒｉｎ−Ｖｓ１・（ｎ−１）／Ｒｉｎ−Ｖｓ２／Ｒｊｂ＋Ｂ／Ｒｊｂ＋Ｂ／Ｒｊｄである。
【図面の簡単な説明】
【００３３】
【図１】図１は、従来のＴＭＲ素子の一例を示す断面図である。
【図２】図２は、従来の半導体記憶装置の一例を示す斜視図である。
【図３】図３は、従来のイクイポテンシャル読出し法を説明する概略ブロック図である。
【図４】図４は、本発明の半導体記憶装置の第１の実施の形態の構成を示すブロック図である。
【図５】図５は、図４の抵抗記憶素子アレイ２１の構成を簡略化して示す概略図である。
【図６】図６は、抵抗記憶素子アレイ２１における読出し動作時の等価回路を示す回路図である。
【図７】図７に、本発明の半導体装置の第１実施例を示す概略構成図である。
【図８】図８は、図７におけるＴＭＲ素子の主要断面図である。
【図９】図９は、Ｉｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を示す表である。
【図１０】図１０は、Ｉｂｉｔの最小差とｎ−１とＲｔｒ／Ｒｊとの関係を示す表である。
【図１１】図１１は、図７におけるＴＭＲ素子の主要断面図である。
【図１２】図１２は、Ｉｂｉｔの最小差とｎ−１とＲｔｒ／Ｒｊとの関係を示す表である。
【図１３】図１３は、本発明の半導体記憶装置の第２の実施の形態の構成を示すブロック図である。
【図１４】図１４に、本発明の半導体装置の第３実施例を示す概略構成図である。
【図１５】図１５は、Ｉｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を示す表である。
【図１６】図１６は、Ｉｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を示す表である。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の半導体記憶装置及びその動作方法の実施の形態に関して、添付図面を参照して説明する。【００３５】
（第１の実施の形態）
本発明の半導体記憶装置の第１の実施の形態について、添付図面を参照して説明する。
図４は、本発明の半導体記憶装置の第１の実施の形態の構成を示すブロック図である。半導体記憶装置２０は、抵抗記憶素子アレイ２１と複数の評価回路８−１〜８−ｍ（ｍは自然数、以下同じ）と評価制御回路９と読出し制御回路１０とを具備する。【００３６】
抵抗記憶素子アレイ２１は、複数の単位ブロック４−１〜４−ｐ（ｐは自然数、以下同じ）を備える。複数の単位ブロック４−１〜４−ｐの各々は、複数のメモリセルＭ１１〜Ｍｎｍ（ｎは自然数、以下同じ）と、複数のワード線２−１〜２−ｎと、複数のビット線５−１〜５−ｍと、複数の補助ビット線３−１〜３−ｍと、複数のスイッチ素子６−１〜６−ｍと、スイッチ素子制御線７を備える。【００３７】
複数のメモリセルＭ１１〜Ｍｎｍは、行列状に配列されている。複数のメモリセルＭ１１〜Ｍｎｍの各々は、抵抗状態によりデータを記憶し少なくとも２つの端子を有する抵抗記憶素子１を含む。メモリセルＭｉｊ（１≦ｉ≦ｎ、１≦ｊ≦ｍ）の抵抗記憶素子１は、一端をワード線２−ｉに、他端を補助ビット線３−ｊにそれぞれ接続されている。抵抗記憶素子１は、磁気抵抗素子や相変化抵抗素子に例示される。【００３８】
複数のワード線２−１〜２−ｎは、一端を読出し制御回路１０に接続され、Ｘ方向へ延伸している。ワード線２−ｉは、メモリセルＭｉ１〜Ｍｉｍの抵抗記憶素子１の一端に接続されている。複数の補助ビット線線３−１〜３−ｍは、Ｘ方向と実質的に垂直なＹ方向へ延伸している。補助ビット線線３−ｊは、メモリセルＭ１ｊ〜Ｍｍｊの抵抗記憶素子１の他端に接続されている。スイッチ素子６−ｊは、一端を補助ビット線線３−ｊに、他端をビット線５−ｊに、スイッチ動作を制御する端子をスイッチ素子制御線７にそれぞれ接続されている。スイッチ素子制御線７は、一端を読出し制御回路１０に接続され、Ｘ方向へ延伸している。スイッチ素子制御線７は、スイッチ素子６−１〜６−ｍの各々のスイッチ動作を制御する端子に接続している。スイッチ素子６−１〜６−ｍの各々はスイッチ素子制御線７の電位によりオン、オフされ、単位ブロック４−ｋ（１≦ｋ≦ｐ）毎に操作される。スイッチ素子制御線７の電位でスイッチ素子６−１〜６−ｍをオンにすることで、そのスイッチ素子６−１〜６−ｍの属する単位ブロック４−ｋが選択される。複数のビット線５−１〜５−ｍは、Ｘ方向と実質的に垂直なＹ方向へ延伸している。ビット線５−ｊは、一端を評価回路８−ｊに接続されている。また、ビット線５−ｊは、複数の単位ブロック４−１〜４−ｐの各々のスイッチ素子６−ｊの他端と、それぞれ接続されている。【００３９】
評価回路８−ｊは、ビット線５−ｊ及び評価制御回路９に接続されている。評価制御回路９からの制御信号に基づいて、ビット線５−ｊの電位又はビット線５−ｊに流れる電流を評価する。評価制御回路９は、読出し対象の単位ブロック４−ｋにおけるワード線２−ｉに沿った全メモリセルＭｉ１〜Ｍｉｍのデータを読み出すとき、当該メモリセルＭｉ１〜Ｍｉｍに接続された全ビット線５−１〜５−ｍの電位又は電流を評価させるために、評価回路８−１〜８−ｍをほぼ同時に動作させる。読出し制御回路１０は、複数のワード線２−１〜２−ｎのうちから読出し対象のメモリセルＭｉ１〜Ｍｉｍに対応するワード線２−ｉを選択する。そして、電位設定機能又は電流印加機能を有し、ワード線２−ｉを介してＭｉ１〜Ｍｉｍの抵抗記憶素子１に電位を印加する。また、読出し対象の単位ブロック４−ｋのスイッチ素子制御線７の電位によりスイッチ素子６−１〜６−ｍをオン状態に設定する。更に、読出し制御回路１０は、読出しを行わないワード線２に所定の電位を与える機能、又はフローティングにする機能を有する。このとき、スイッチ素子６の抵抗と、抵抗記憶素子１の抵抗と、読出し制御回路１０内部のスイッチ抵抗を含むワード線２の抵抗とは後述する関係を有する。【００４０】
次に、本発明の半導体記憶装置の実施の形態における動作について説明する。まず、読出し動作について説明する。ここでは、例として、図４の単位ブロック４−１におけるメモリセルＭ３１〜Ｍ３ｍの抵抗記憶素子１を読み出す場合について説明する。まず、読出し制御回路１０により、読出し対象の単位ブロック４−１のスイッチ素子６−１〜６−ｍをオン状態に設定し、読出し対象でない単位ブロック４−ｋｘ（ｋｘ≠１）のスイッチ素子６−１〜６−ｍをオフ状態にする。次に、読出し制御回路１０により、単位ブロック４−１における読出し対象のワード線２−３とビット線５−１〜５−ｍとの間に電位差を生じさせる。例えば、ワード線２−３に電位を与えるか、又は電流を流すことによる。単位ブロック４−１の読出し対象でないワード線２−ｉｘ（ｉｘ≠３）は、読出し制御回路１０により所定の電位に設定されるか、又はオープン状態にされる。単位ブロック４−ｋｘのワード線２−１〜２−ｎは、読出し制御回路１０により所定の電位に設定されるか、又はオープン状態にされる。次に、単位ブロック４−１に接続された全てのビット線５−１〜５−ｍに接続された評価回路８−１〜８−ｍを評価制御回路９によりほぼ同時に動作させる。これにより、評価回路８−１〜８−ｍは、ビット線５−１〜５−ｍの電位又は電流を評価することで、メモリセルＭ３１〜Ｍ３ｍの抵抗記憶素子１の抵抗を評価し、データを判定する。評価回路８−１〜８−ｍは、判定されたデータを読出しデータＯＵＴ１〜ＯＵＴｍとして出力する。【００４１】
データの書き込み処理については、書き込むメモリセルＭｉｊに対応するワード線２−ｉとビット線５−ｊとにそれぞれ書込み電流を流すことで行うことができる。これらは、例えば、別途設けられた各抵抗記憶素子の抵抗状態を変化させる手段で行う。【００４２】
図５は、図４の抵抗記憶素子アレイ２１の構成を簡略化して示す概略図である。ここで、読出し対象のメモリセル（例示：Ｍ３１〜Ｍ３ｍ）のうち、一つのメモリセル（例示：Ｍ３２）の抵抗記憶素子１の抵抗をＲｊａ、これと同じ単位ブロック（例示：４−１）にあり、同じ補助ビット線（例示：３−２）に接続されたメモリセル（例示：Ｍ１２〜Ｍｎ２、ただし≠Ｍ３２）の抵抗記憶素子１の抵抗をＲｊｂ、読出し対象の残りのメモリセル（例示：Ｍ３１〜Ｍ３ｍ≠Ｍ３２）の抵抗記憶素子１の抵抗をＲｊｃ、同じ単位ブロック（例示：４−１）内の他の抵抗記憶素子１の抵抗をＲｊｄとする。【００４３】
図６は、抵抗記憶素子アレイ２１における読出し動作時の等価回路を示す回路図である。抵抗Ｒｊａ、抵抗Ｒｊｂ、抵抗Ｒｊｃ及び抵抗Ｒｊｄは、図５で説明したとおりである。また、スイッチ素子（例示：６−２）のオン抵抗をＲｔｒ、読出し対象でないワード線（例示２−ｉｘ）の抵抗と読出し制御回路１０内でのＶｓ１との間の抵抗との和をＲｉｎ、読出し対象のワード線（例示：２−３）の電位をＶｒ、ビット線５−１〜５−ｍの電位をＶｓ２とする。抵抗記憶素子１はデータによって複数の抵抗値（例示：ＭＴＪ素子の場合は高抵抗と低抵抗の２値）をとる。Ｒｊｂ，Ｒｊｃ，Ｒｊｄは複数の抵抗記憶素子を含むが、ここではそれぞれが同じ抵抗値の場合を仮定する。この場合の等価回路は本図のようになる。ただし、「／（ｍ−１）」は（ｍ−１）個分であることを示し、「／（ｎ−１）」は（ｎ−１）個分であることを示し、「／（ｎ−１）／（ｍ−１）」は（ｎ−１）×（ｍ−１）個分であることを示す。読出し動作時に読出し対象でないワード線（例示２−ｉｘ）をフローティングに設定する場合はＶｓ１の端子はオープン状態となるが、Ｒｉｎがとても大きい値ととらえても同様の結果が得られる。【００４４】
Ｒｊｂ，Ｒｊｃ及びＲｊｄが、それぞれ取り得る最大値及び最小値のいずれかを取るとすると、Ｒｊａが取り得る一組の抵抗値（例示：最大値と最小値）に対して、それぞれ８通り考えられる。すなわち、Ｒｊａ（最大値）に対して、Ｒｊｂ、Ｒｊｃ及びＲｊｄの組み合わせが８通り有る。また、Ｒｊａ（最小値）に対して、Ｒｊｂ、Ｒｊｃ及びＲｊｄの組み合わせが８通り有る。対応して、ビット線（例示：２−３）に流れる電流Ｉｂｉｔは、Ｒｊａ（最大値）に対して８通りの電流値（第１Ｉｂｉｔ群）を取り、Ｒｊａ（最小値）に対して８通りの電流値（第２Ｉｂｉｔ群）を取り得る。このとき、Ｒｊａが異なる第１Ｉｂｉｔ群と第２Ｉｂｉｔ群とが重ならないことが、正常にデータを判別するための必要条件となる。抵抗記憶素子１のデータにより取り得る抵抗値Ｒｊａ、Ｒｊｂ、Ｒｊｃ、Ｒｊｄ、ｍ、ｎ、Ｒｉｎ、Ｒｔｒ、Ｖｓ１、Ｖｓ２の値はこの条件を満たす組み合わせとする。これを条件１と呼ぶ。【００４５】
Ｒｊｂ、Ｒｊｃ及びＲｊｄがとりうる最大の抵抗値をＲｊｂｍａｘ、Ｒｊｃｍａｘ及びＲｊｄｍａｘとし、Ｒｊｂ、Ｒｊｃ及びＲｊｄがとりうる最小の抵抗値をＲｊｂｍｉｎ、Ｒｊｃｍｉｎ及びＲｊｄｍｉｎとする。図６より、Ｉｂｉｔ（Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）＝ｆ（Ｒｊａ，ｍ，ｎ，Ｒｉｎ，Ｒｔｒ，Ｖｓ１，Ｖｓ２，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）となるＩｂｉｔを計算する関数ｆを下式（１）で導出できる。
ｆ（Ｒｊａ，Ｒｊｂ，Ｒｊｃ，Ｒｊｄ）＝（−Ｂ／Ｒｊｄ＋Ｒｊｄ・（ｍ−１）・Ｄ／Ｒｔｒ−Ｖｓ２・（ｍ−１）／Ｒｔｒ−Ｖｒ／Ｒｊｃ＋Ｒｊｄ・Ｄ／Ｒｊｃ＋Ｄ）／（Ａ／Ｒｊｄ−Ｒｊｄ・（ｍ−１）・Ｃ／Ｒｔｒ−Ｒｊｄ・Ｃ／Ｒｊｃ−Ｃ）    …（１）
Ａ＝Ｒｊｂ＋Ｒｔｒ＋Ｒｊｂ・Ｒｔｒ／Ｒｊａ
Ｂ＝Ｖｓ２−Ｒｊｂ・（Ｖｒ−Ｖｓ２）／Ｒｊａ
Ｃ＝Ａ・（ｎ−１）／Ｒｉｎ−Ｒｔｒ／Ｒｊｂ＋Ａ／Ｒｊｂ
Ｄ＝Ｂ・（ｎ−１）／Ｒｉｎ−Ｖｓ１・（ｎ−１）／Ｒｉｎ−Ｖｓ２／Ｒｊｂ
＋Ｂ／Ｒｊｂ＋Ｂ／Ｒｊｄ【００４６】
読み出す抵抗記憶素子がある抵抗値Ｒｊａのとき、Ｉｂｉｔの最大値Ｉｂｉｔｍａｘ（Ｒｊａ）及び最小値Ｉｂｉｔｍｉｎ（Ｒｊａ）は、以下のように表される。
Ｉｂｉｔｍａｘ（Ｒｊａ）＝ＭＡＸ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））
Ｉｂｉｔｍｉｎ（Ｒｊａ）＝ＭＩＮ（Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍａｘ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍａｘ，Ｒｊｄｍｉｎ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍａｘ），Ｉｂｉｔ（Ｒｊｂｍｉｎ，Ｒｊｃｍｉｎ，Ｒｊｄｍｉｎ））
ここでＭＡＸ（ａ，ｂ，ｃ）はａ、ｂ及びｃのなかの最大値を、ＭＩＮ（ａ，ｂ，ｃ）はａ、ｂ及びｃのなかの最小値を示す関数とする。【００４７】
Ｒｊａが、Ｒｊａ１〜Ｒｊａｑ（ｑは自然数、以下同じ）のｑ個の値を取るとし、隣接する２抵抗値ＲｊａｇとＲｊａｈ（１≦ｇ、ｇ＋１＝ｈ≦ｑ）のうちＲｊａｇのほうが小さい値であるとき、Ｉｂｉｔｍｉｎ（Ｒｊａｇ）−Ｉｂｉｔｍａｘ（Ｒｊａｈ）＞０がＲｊａ１〜Ｒｊａｑのすべての組み合わせで成り立つように本実施の形態では設計する。すなわち、Ｉｂｉｔの最小差が０より大きくなるように設計する。実際には抵抗記憶素子の抵抗値はばらつきをもつため、これを考慮しデータによる電流差が得られる必要がある。抵抗記憶素子が非線形抵抗と直列接続されている場合、その特性を考慮して計算を行う。【００４８】
本発明の半導体記憶装置に依れば、複数のデータを同時に読み出せるため高速動作が可能となるとともに、複数の記憶素子でスイッチ素子を共用できるため高集積化、大容量化を図ることが可能となる。【００４９】
（第１実施例）
次に、具体的な実施例を用いて本発明の実施の形態を説明する。図７に、本発明の半導体装置の第１実施例を示す概略構成図である。図８は、図７におけるＴＭＲ素子５２の主要断面図である。半導体記憶装置４０は、抵抗記憶素子アレイ４１と複数のセンス回路６４−１〜６４−ｍと評価制御回路６９とワード線制御回路５７とワード線終端回路５８とビット線終端回路６０と複数の電位設定回路５９とを具備する。【００５０】
抵抗記憶素子アレイ４１、単位ブロック５３−１〜５３−ｐ、メモリセルＭ１１〜Ｍｎｍ、ＴＭＲ素子５２、複数のワード線５０−１〜５０−ｎ、複数のビット線５５−１〜５５−ｍ、複数の補助ビット線５１−１〜５１−ｍ、複数の読み出しトランジスタ５４−１〜５４−ｍ、ブロック選択線５６、センス回路６４−１〜６４−ｍは、それぞれ図７の抵抗記憶素子アレイ２１、単位ブロック４−１〜４−ｐ、メモリセルＭ１１〜Ｍｎｍ、抵抗記憶素子１、複数のワード線２−１〜２−ｎ、複数のビット線５−１〜５−ｍ、複数の補助ビット線３−１〜３−ｍ、複数のスイッチ素子６−１〜６−ｍ、スイッチ素子制御線７、評価回路８−１〜８−ｍに対応し、同様の動作を行う。【００５１】
電位設定回路５９−ｊは、入力側をビット線５−ｊ及び設定電位印下線６１に、出力側をセンス回路６４−ｊにそれぞれ接続されている。設定電位印下線６１からの電位Ｖｓ２の入力に応答して、ビット線５−ｊの電位をＶｓ２に設定する。そして、ビット線５−ｊを流れる電流をセンス回路６４−ｊへ出力する。電位設定回路５９−ｊは、差動増幅器６２と帰還抵抗６３とで構成されている。差動増幅器６２の一方の入力を設定電位印下線６１の電位Ｖｓ２とし、他方の入力にビット線５−ｊを接続し、さらに差動増幅器６２の出力を帰還抵抗６３を介して接続したビット線５−ｊの電位が電位Ｖｓ２になるようにする。【００５２】
ワード線制御回路５７は、読出し制御回路１０に対応し、同様の動作を行う。読出し対象のワード線５０−ｉを読出し電圧Ｖｒとし、読出し対象でないワード線５０−ｉｘを電位Ｖｓ１とする。トランジスタ６６、６７と差動増幅器６８とで構成されている。読出し対象でないワード線５０−ｉｘについては、差動増幅器６８の一方の入力を電位Ｖｓ１とし、他方の入力にワード線５０−ｉｘを接続し、さらに差動増幅器６２の出力をトランジスタ６７をオンにしてワード線５０−ｉｘに接続する。一方、読出し対象のワード線５０−ｉについては、トランジスタ６６をオンにして読出し電圧Ｖｒをワード線５０−ｉへ印加している。また、読出し対象の単位ブロック５３−ｋについて、読出しブロック選択線５６を高電位にしてトランジスタ６−１〜６−ｍをオンにする。【００５３】
評価制御回路６９は、評価制御回路９に対応し、同様の動作を行う。判定を行いデータを出力する処理を起動する制御信号を読出し起動線６５へ供給して、センス回路６４−ｊを動作させる。加えて、設定電位印下線６１を電位Ｖｓ２にする。【００５４】
ワード線終端回路５８は、複数のワード線５０−１〜５０−ｎの他端及び読出しブロック選択線５６の他端を終端する。ビット線終端回路６０は、複数のビット線５５−１〜５５−ｍの他端を終端する。【００５５】
各単位ブロック５３において、ワード線５０は６４本（ｎ＝６４）、補助ビット線５１は１２８本（ｍ＝１２８）で構成されている。そして、３２個（ｐ＝３２）の単位ブロック５３が共通の主ビット線５５（５５−１〜５５−１２８）により接続され、２５６ｋビットのメモリアレイ４１を構成する。このメモリアレイ４１を１６個レイアウトすれば４Ｍビットのメモリが構成できる。【００５６】
ＴＭＲ素子（磁気抵抗素子）５２は、下部配線層７０（Ｔａ：１０ｎｍ）、反強磁性体層７１（ＰｔＭｎ／ＮｉＦｅ：１０ｎｍ）、ピン層７２（ＣｏＦｅ：２．４ｎｍ）、トンネル絶縁層７３（Ａｌ２Ｏ３：２ｎｍ）、フリー層７４（ＮｉＦｅ：５ｎｍ）、及び上部配線層７５（Ｔａ：１０ｎｍ）がこの順に積層された構造を有する。【００５７】
次に、半導体記憶装置４０の動作方法について、単位ブロック５３−１を書込み／読出し対象とする場合を例として説明する。【００５８】
メモリアレイ４１の書き込み動作について、メモリセルＭ３１に書き込みを行う場合を例として説明する。まず、ワード線制御回路５７が、単位ブロック５３−１〜５３−ｐにおいて、ブロック選択線５６−１〜５６−ｐにより、全ての読み出しトランジスタ５４−１〜５４−ｍをオフ状態にする。次に、ワード線制御回路５７が単位ブロック５３−１の書き込むメモリセルＭ３１のワード線５０−３に電位を与え、ワード線終端回路５８が反対側端部を接地する。これにより、両者の間にワード線書き込み電流ＩＷＬ、たとえば３ｍＡが流れる。また、ビット線終端回路６０がビット線５５−１に０．２Ｖ程度の電位を与え、評価制御回路６９がこれとは異なる電位Ｖｓ２を電位設定回路５９−１の設定電位に設定する。これにより、ビット線５５−１に両極性のビット線書き込み電流ＩＢＬ、たとえば±４ｍＡが流れる。これらの書き込み電流による合成磁場により、ＴＭＲ素子５２のフリー層の磁化の向きを設定することができる。それにより、ＴＭＲ抵抗を変化させ、書き込みを行うことができる。【００５９】
次に、読み出し動作について、メモリセルＭ３１〜Ｍ３ｍに読み出しを行う場合を例として説明する。ワード線制御回路５７が、メモリアレイ４１内の一つのブロック選択線５６−１を活性化し、単位ブロック５３−１内の補助ビット線５１−１〜５１−ｍに接続された全ての読み出しトランジスタ５４−１〜５４−ｍをオン状態にする。これにより、補助ビット線５１と対応するビット線５５とが接続される。次に、ワード線制御回路５７が、読み出しを行うワード線５０−３と読み出し電圧Ｖｒが印加された配線とを接続するトランジスタ６６をオン状態にする。その他のワード線５０−ｉｘについては、ワード線５０−ｉｘの電位と電位Ｖｓ１とが入力された差動増幅器６８の出力と接続するトランジスタ６７をオン状態にして、Ｖｓ１に設定する。評価制御回路６９が電位設定回路５９−１〜５９−ｍの入力電圧Ｖｓ２をゼロ電位とすると、読み出すワード線５０−３に接続されたＴＭＲ素子５２を通って、同一補助ビット線５１−ｊに接続された他のＴＭＲ素子５２とビット線５５−ｊとに読み出し電流が流れる。例えば、メモリセルＭ３１に関しては、ワード線５０−３−メモリセルＭ３１のＴＭＲ素子５２−補助ビット線５１−１−ビット線５５−１−センス回路６４−１のように読出し電流が流れる。加えて、ワード線５０−３−メモリセルＭ３１のＴＭＲ素子５２−補助ビット線５１−１−メモリセルＭ１１〜Ｍｎ１（メモリセルＭ３１を除く）のＴＭＲ素子５２−ワード線５０−１〜５０−ｎ（５０−３を除く）のようにも読出し電流が流れる。その後、所望の時間、たとえば１０ｎｓ経過後、評価制御回路６９が、センス回路６４−１〜６４−ｍを読み出し起動線６５の制御信号により起動させて、判定処理を行わせる。センス回路６４は、読み出すワード線５０−３上の全ビット（ＴＭＲ素子５２）のデータＯＵＴｂ１〜ＯＵＴｂｍを出力する。【００６０】
図９は、Ｉｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を示す表である。この表は、各ＴＭＲ素子５２のＴＭＲ抵抗Ｒｊがデータにより１ｋΩと１．５ｋΩをとり、読み出しトランジスタ５４のオン抵抗が１００Ω、読み出すメモリセルにかかる電圧が１ＶになるようにＶｒが与えられ、Ｖｓ１が０Ｖ、Ｖｓ２が０Ｖの場合について、ＴＭＲ抵抗によるＩｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を計算した結果を示している。この最小差が正であることが正常に読み出しを行う必要条件である。なお、この最小差は、ｍには依存していない。本実施例では、読出し対象でないワード線５０−ｉｘにおいてはフィードバック回路により定電圧Ｖｓ１が供給されるため、ワード線制御回路５７内のトランジスタ抵抗は無視できる。図９では、Ｉｂｉｔ最小差が負になることはないが、（ｎ−１）が小さいほど、また特に（Ｒｔｒ／Ｒｊ）が小さいほどＩｂｉｔ最小差が広がり、データ判別が容易になることがわかる。本実施例の場合（（ｎ−１）＝６３、（Ｒｔｒ／Ｒｊ）＝０．１）、図から９μＡのＩｂｉｔ差が得られる。【００６１】
図１０は、Ｉｂｉｔの最小差とｎ−１とＲｔｒ／Ｒｊとの関係を示す表である。ただし、図９と比較して、Ｖｓ１として０．０７Ｖを印加した点が異なる。この場合、最小差が負となりデータ判別不可能となる条件が見られる。しかし、（Ｒｔｒ／Ｒｊ）が０．１の条件でのＩｂｉｔ最小差が改善されている。本実施例の場合（（ｎ−１）＝６３、（Ｒｔｒ／Ｒｊ）＝０．１）、図から４５μＡのＩｂｉｔ差が得られる。最適なＶｓ１は他の条件に従う。【００６２】
本実施例においては、ＴＭＲ素子５２を同一平面上に描いているが、電気的接続が同等であればＴＭＲ素子５２を別の層に重ねた配置で形成しても良い。ＴＭＲ素子５２がトグル型の場合は、ビット線電流とワード線電流の印加、および終了順序を制御することで書き込みを行う。【００６３】
本実施例では、ひとつの読み出しトランジスタに対し複数の記憶素子を接続できるため、読み出しトランジスタ面積に制限されずに大容量化を図ることができる。【００６４】
（第２実施例）
図７に、本発明の半導体装置の第２実施例を示す概略構成図である。図１１は、図７におけるＴＭＲ素子５２の主要断面図である。第２実施例の半導体装置は、図７の第１実施例と回路構成はほぼ同じであるが、記憶素子５２の構成とワード線制御回路５７の動作、書き込み方法が異なる。【００６５】
記憶素子５２は、下部配線層８１（Ｔａ：１０ｎｍ）、反強磁性体層８２（ＰｔＭｎ／ＮｉＦｅ：１０ｎｍ）、ピン層８３（ＣｏＦｅ：２．４ｎｍ）、第１トンネル絶縁層８４（Ａｌ２Ｏ３：２ｎｍ）、及びフリー層８５（ＣｏＦｅ：２．４ｎｍ）、第２トンネル絶縁層８６（Ａｌ２Ｏ３：２ｎｍ）、書込み磁性層８７（ＮｉＦｅ：５ｎｍ）、及び上部配線層８８（Ｔａ：１０ｎｍ）が下層からこの順に積層されている。【００６６】
次に、半導体記憶装置４０の動作方法について、単位ブロック５３−１を書込み／読出し対象とする場合を例として説明する。【００６７】
メモリアレイ４１の書き込み動作について、メモリセルＭ３１に書き込みを行う場合を例として説明する。まず、ワード線制御回路５７が、単位ブロック５３−１〜５３−ｐにおいて、ブロック選択線５６−１〜５６−ｐにより、全ての読み出しトランジスタ５４−１〜５４−ｍをオフ状態にする。次に、ワード線制御回路５７及びワード線終端回路５８が、単位ブロック５３−１の書き込みを行うワード線５０−３の電位を２Ｖに設定する。また、ワード線制御回路５７が、単位ブロック５３−１のその他のワード線５０−ｉｘと０Ｖの電位Ｖｓ１が印加された配線とを接続するトランジスタ６７をオン状態にする。これにより、書き込むメモリセルＭ３１の記憶素子５２には書き込み電流が流れる。その書込み電流は、ワード線５０−３−メモリセル３１の記憶素子５２を流れた後、更に同一補助ビット線５１−１の他の記憶素子５２に、ほぼ等分に分割されて流れ、その後に他のワード線５０−ｉｘへ流れる。本実施例のように６４個の記憶素子５２が接続されている場合はほぼ１／６３になる。また、ビット線終端回路６０がビット線５５−１に０．２Ｖ程度の電位を与え、評価制御回路６９がこれとは異なる電位Ｖｓ２を電位設定回路５９−１の設定電位に設定する。これにより、ビット線５５−１に両極性のビット線書き込み電流ＩＢＬ、たとえば±１ｍＡが流れる。このビット線書き込み電流ＩＢＬによる磁場により、記憶素子５２のフリー層８５近傍に形成した書き込み磁性層８７の磁化の方向を設定する。書き込み磁性層８７は磁気異方性を小さく設定してあるため、その磁化の向きはビット線５５−１による磁場に容易に従い、電流値を小さく抑えられる。これにより書き込み磁性層８７のスピン電子がフリー層８５に流れ込み、フリー層８５の磁化方向を設定することができる。同一補助ビット線５１−１上の他の記憶素子５２では書き込み電流が小さいため、書き込みは行われない。この手順により１つのメモリセルＭ３１の書き込みを行うことができる。【００６８】
次に、読み出し動作について、メモリセルＭ３１〜Ｍ３ｍに読み出しを行う場合を例として説明する。ワード線制御回路５７が、メモリアレイ４１内の一つのブロック選択線５６−１を活性化し、単位ブロック５３−１内の補助ビット線５１−１〜５１−ｍに接続された全ての読み出しトランジスタ５４−１〜５４−ｍをオン状態にする。次に、ワード線制御回路５７が、読み出しを行うワード線５０−３と読み出し電圧Ｖｒが印加された配線とを接続するトランジスタ６６をオン状態にする。その他のワード線５０−ｉｘは、フローティング状態に設定する。評価制御回路６９が、電位設定回路５９−１〜５９−ｍの入力電圧Ｖｓ２をゼロ電位とすると、読み出すワード線５０−３に接続された記憶素子５２を通って、同一補助ビット線５１−ｊに接続された他の記憶素子５２とビット線５５−ｊとに読み出し電流が流れる。例えば、メモリセルＭ３１に関しては、ワード線５０−３−メモリセルＭ３１の記憶素子５２−補助ビット線５１−１−ビット線５５−１−センス回路６４−１のように読出し電流が流れる。加えて、ワード線５０−３−メモリセルＭ３１の記憶素子５２−補助ビット線５１−１−メモリセルＭ１１〜Ｍｎ１（メモリセルＭ３１を除く）の記憶素子５２−ワード線５０−１〜５０−ｎ（５０−３を除く）のようにも読出し電流が流れる。第１トンネル絶縁層８４が第２トンネル絶縁層８６に対して抵抗が十分低くなるように設定すれば、記憶素子５２の抵抗値はフリー層８５とピン層８３の磁化の向きの関係でほぼ決まる。その後、所望の時間、たとえば１０ｎｓ経過後、評価制御回路６９が、センス回路６４−１〜６４−ｍを読み出し起動線６５の制御信号により起動させて、判定処理を行わせる。センス回路６４は、読み出すワード線５０−３上の全ビット（ＴＭＲ素子５２）のデータＯＵＴｂ１〜ＯＵＴｂｍを出力する。【００６９】
図１２は、Ｉｂｉｔの最小差とｎ−１とＲｔｒ／Ｒｊとの関係を示す表である。この表は、各記憶素子５２のＴＭＲ抵抗Ｒｊがデータにより１ｋΩと１．５ｋΩをとり、読み出しトランジスタ５４のオン抵抗が１００Ω、読み出すメモリセルにかかる電圧が１ＶになるようにＶｒが与えられ、Ｖｓ２が０Ｖの場合について、ＴＭＲ抵抗によるＩｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を計算した結果を示している。ｍに対しては、大きいほどＩｂｉｔ最小差が小さくなった。本実施例ではＶｓ１は接続されない。図１２では、（ｎ−１）が小さいほど、また特に（Ｒｔｒ／Ｒｊ）が小さいほどＩｂｉｔ最小差が広がり、データ判別が容易になることがわかる。図７の構成（（ｎ−１）＝６３、（Ｒｔｒ／Ｒｊ）＝０．１）ではＩｂｉｔ差が負となってしまうため、ｎを８程度（（ｎ−１）＝０．０１、Ｒｔｒ／Ｒｊ＝０．１）にする、又はＲｔｒを１０Ω程度（（ｎ−１）＝６３、（Ｒｔｒ／Ｒｊ）＝０．０１）まで下げるという条件変更方針が得られ、それぞれＩｂｉｔ差は６７μＡ、７８μＡとなる。【００７０】
本実施例では、書き込み磁性層を用いたスピン電子注入法の採用により書き込み電流を小さくでき、省電力化を図ることができる。【００７１】
（第２の実施の形態）
本発明の半導体記憶装置の第２の実施の形態について、添付図面を参照して説明する。
図１３は、本発明の半導体記憶装置の第２の実施の形態の構成を示すブロック図である。半導体記憶装置２０ａは、抵抗記憶素子アレイ２１ａと複数の評価回路８−１１〜８−１ｍ、…、８−ｑ１〜８−ｑｍ（ｍ、ｑは自然数、以下同じ）と評価制御回路９と第１読出し制御回路１０と第２読出し制御回路２４を具備する。第２の実施の形態では、抵抗記憶素子アレイ２１の単位ブロック４を二次元的に拡張している点で第１の実施の形態と異なる。【００７２】
抵抗記憶素子アレイ２１ａは、ｐ行ｑ列の行列状に設けられた複数の単位ブロック４−１１〜４−ｐｑ（ｐは自然数、以下同じ）を備える。複数の単位ブロック４−１１〜４−ｐｑの各々（単位ブロック４−ｒｓ（１≦ｒ≦ｐ、１≦ｓ≦ｑ、以下同じ））は、複数のメモリセルＭ１１〜Ｍｎｍ（ｎは自然数、以下同じ）と、複数のワード線３１−ｒ１〜３１−ｒｎと、複数の補助ワード線３０−１〜３０−ｎと、複数のビット線５−ｓ１〜５−ｓｍと、複数の補助ビット線３−１〜３−ｍと、複数の第１スイッチ素子６−ｓ１〜６−ｓｍと、スイッチ素子制御線７−ｒと、複数の第２スイッチ素子３２−ｓ１〜３２−ｓｎと、ブロック選択線２３−ｓを備える。【００７３】
複数のメモリセルＭ１１〜Ｍｎｍは、行列状に配列されている。複数のメモリセルＭ１１〜Ｍｎｍの各々は、抵抗状態によりデータを記憶し少なくとも２つの端子を有する抵抗記憶素子１を含む。メモリセルＭｉｊ（１≦ｉ≦ｎ、１≦ｊ≦ｍ、以下同じ）の抵抗記憶素子１は、一端を補助ワード線３０−ｉに、他端を補助ビット線３−ｊにそれぞれ接続されている。抵抗記憶素子１は、磁気抵抗素子や相変化抵抗素子に例示される。【００７４】
複数のワード線３１−ｒ１〜３１−ｒｎは、一端を読出し制御回路１０に接続され、Ｘ方向へ延伸している。ワード線３１−ｒｉは、第２スイッチ素子３２−１ｉ〜３２−ｑｉの一端に接続されている。複数の補助ワード線３０−１〜３０−ｎは、それぞれ複数のワード線３１−ｒ１〜３１−ｒｎに対応して設けられ、Ｘ方向へ延伸している。補助ワード線３０−ｉは、第２スイッチ素子３２−ｓｉの他端及びメモリセルＭｉ１〜Ｍｉｍの抵抗記憶素子１の一端にそれぞれ接続されている。第２スイッチ素子３２−ｓｉは、一端を補助ワード線線３０−ｉに、他端をワード線３１−ｒｉに、スイッチ動作を制御する端子をブロック選択線２３−ｓにそれぞれ接続されている。ブロック選択線２３−ｓは、一端を第２読出し制御回路２４に接続され、Ｙ方向へ延伸している。ブロック選択線２３−ｓは、第２スイッチ素子３２−ｓ１〜３２−ｓｎの各々のスイッチ動作を制御する端子に接続している。第２スイッチ素子３２−ｓ１〜３２−ｓｎの各々はブロック選択線２３−ｓ電位によりオン、オフされ、単位ブロック４−１ｓ〜４−ｐｓ（列）毎に操作される。【００７５】
複数の補助ビット線線３−１〜３−ｍは、Ｘ方向と実質的に垂直なＹ方向へ延伸している。補助ビット線線３−ｊは、メモリセルＭ１ｊ〜Ｍｍｊの抵抗記憶素子１の他端に接続されている。第１スイッチ素子６−ｓｊは、一端を補助ビット線線３−ｊに、他端をビット線５−ｓｊに、スイッチ動作を制御する端子をスイッチ素子制御線７−ｒにそれぞれ接続されている。スイッチ素子制御線７−ｒは、一端を読出し制御回路１０に接続され、Ｘ方向へ延伸している。スイッチ素子制御線７−ｒは、第１スイッチ素子６−ｓ１〜６−ｓｍの各々のスイッチ動作を制御する端子に接続している。第１スイッチ素子６−ｓ１〜６−ｓｍの各々はスイッチ素子制御線７−ｒ電位によりオン、オフされ、単位ブロック４−ｒ１〜４−ｒｑ（行）毎に操作される。複数のビット線５−ｓ１〜５−ｓｍは、Ｘ方向と実質的に垂直なＹ方向へ延伸している。ビット線５−ｓｊは、一端を評価回路８−ｓｊに接続されている。また、ビット線５−ｓｊは、複数の単位ブロック４−１ｓ〜４−ｐｓの各々のスイッチ素子６−ｓｊの他端と、それぞれ接続されている。【００７６】
評価回路８−ｓｊは、ビット線５−ｓｊ及び評価制御回路９に接続されている。評価制御回路９からの制御信号に基づいて、ビット線５−ｓｊの電位又はビット線５−ｓｊに流れる電流を評価する。評価制御回路９は、読出し対象の単位ブロック４−ｒｓにおける補助ワード線３０−ｉに沿った全メモリセルＭｉ１〜Ｍｉｍのデータを読み出すとき、当該メモリセルＭｉ１〜Ｍｉｍに接続された全ビット線５−ｓ１〜５−ｓｍの電位又は電流を評価させるために、評価回路８−ｓ１〜８−ｓｍをほぼ同時に動作させる。第１読出し制御回路１０は、複数のワード線３１−ｒ１〜３１−ｒｎのうちから読出し対象の単位ブロック４−ｒｓのメモリセルＭｉ１〜Ｍｉｍに対応するワード線３１−ｒｉを選択する。そして、電位設定機能又は電流印加機能を有する。また、読出し対象の単位ブロック４−ｒｓのスイッチ素子制御線７−ｒの電位によりスイッチ素子６−ｓ１〜６−ｓｍをオン状態に設定する。更に、読出し制御回路１０は、読出しを行わないワード線３１に所定の電位を与える機能、又はフローティングにする機能を有する。【００７７】
第２読出し制御回路２４は、複数のブロック選択線２３−１〜２３−ｑのうちから読出し対象の単位ブロック４−ｒｓに対応するブロック選択線２３−ｓを選択する。それにより、ブロック選択線２３−ｓ電位によりブロック選択線２３−ｓに接続された第２スイッチ素子３２−ｓ１〜３２−ｓｎをオン状態に設定する。それにより、ワード線３１−ｒｉは、第２スイッチ素子３２−ｓｉを介して補助ワード線３０−ｉに接続される。その結果、読出し制御回路１０は、ワード線３１−ｒｉ、第２スイッチ素子３２−ｓｉ及び補助ワード線３０−ｉを介して、Ｍｉ１〜Ｍｉｍの抵抗記憶素子１に電位を印加する。【００７８】
第２読出し制御回路２４によるブロック選択線２３−ｓの選択、及び、読出し制御回路１０によるスイッチ素子制御線７−ｒの選択により、読出し対象となる単位ブロック４−ｒｓが選択される。【００７９】
次に、本発明の半導体記憶装置の実施の形態における動作について説明する。まず、読出し動作について説明する。ここでは、例として、図１３の単位ブロック４−１ｑにおけるメモリセルＭ３１〜Ｍ３ｍの抵抗記憶素子１を読み出す場合について説明する。まず、第１読出し制御回路１０により、読出し対象の単位ブロック４−１ｑの第１スイッチ素子６−ｑ１〜６−ｑｍをオン状態に設定し、読出し対象でない単位ブロック４−ｒｘｓｘ（（１≦ｒｘ（ｒｘ≠１）≦ｐ、１≦ｓｘ≦ｑ、以下同じ））の第１スイッチ素子６−ｑ１〜６−ｑｍをオフ状態にする。同時に、第２読出し制御回路２０により、読出し対象の単位ブロック４−１ｑの第２スイッチ素子３２−ｑ１〜３２−ｑｎをオン状態に設定し、読出し対象でない単位ブロック４−ｒｙｓｙ（（１≦ｒｙ≦ｐ、１≦ｓｙ（ｓｙ≠ｑ）≦ｑ、以下同じ））の第２スイッチ素子３２−ｑ１〜３２−ｑｎをオフ状態にする。【００８０】
次に、読出し制御回路１０により、単位ブロック４−１ｑにおける読出し対象の補助ワード線３０−３とビット線５−ｑ１〜５−ｑｍとの間に電位差を生じさせる。例えば、ワード線３１−１３及び第２スイッチング素子３２−ｑ３を介して３０−３に電位を与えるか、又は電流を流すことによる。単位ブロック４−１ｑの読出し対象でない補助ワード線３０−ｉｘ（ｉｘ≠３）は、読出し対象でないワード線３１−１ｉｘ（ｉｘ≠３）及び第２スイッチング素子３２−ｑｉｘを介して読出し制御回路１０により所定の電位に設定されるか、又はオープン状態にされる。読出し対象でない単位ブロック４−ｒｘｓｘのワード線３１−ｓｘ１〜３１−ｓｘｎは、読出し制御回路１０により所定の電位に設定されるか、又はオープン状態にされる。【００８１】
次に、単位ブロック４−１ｑに接続された全てのビット線５−ｑ１〜５−ｑｍに接続された評価回路８−ｑ１〜８−ｑｍを評価制御回路９によりほぼ同時に動作させる。これにより、評価回路８−１〜８−ｍは、ビット線５−１〜５−ｍの電位又は電流を評価することで、メモリセルＭ３１〜Ｍ３ｍの抵抗記憶素子１の抵抗を評価し、データを判定する。評価回路８−１〜８−ｍは、判定されたデータを読出しデータＯＵＴｑ１〜ＯＵＴｑｍとして出力する。【００８２】
図１３では、評価回路８をビット線５−１１〜５−ｑｍの各々ごとに設けているが、読み出す単位ブロック４のビット線５を選択する回路を設けて共用することで評価回路８の数を減らすことができる。【００８３】
データの書き込み処理については、書き込むメモリセルＭｉｊに対応するワード線３１−ｒｉとビット線５−ｓｊとにそれぞれ書込み電流を流すことで行うことができる。これらは、例えば、別途設けられた各抵抗記憶素子の抵抗状態を変化させる手段で行う。【００８４】
本実施の形態においても、抵抗記憶素子１のデータによりとる抵抗値、ｍ、ｎ、Ｒｉｎ、Ｒｔｒ、Ｖｓ１，Ｖｓ２の値は第１の実施の形態に示した条件１を満たす組み合わせとする。【００８５】
本発明の半導体記憶装置に依れば、単位ブロックをアレイ状に配置して、周辺回路を共用できるため、より高集積化、大容量化を図ることが可能となる。【００８６】
（第３実施例）
次に、具体的な実施例を用いて本発明の実施の形態を説明する。図１４に、本発明の半導体装置の第３実施例を示す概略構成図である。半導体記憶装置４０ａは、抵抗記憶素子アレイ４１ａと複数のセンス回路６４−１１〜６４−１ｍ、…、６４−ｑ１〜６４−ｑｍと評価制御回路６９とワード線制御回路５７とワード線終端回路５８とビット線終端回路６０と複数の電位設定回路５９−１１〜５９−１ｍ、…、５９−ｑ１〜５９−ｑｍと読出しワードブロック選択回路９４を具備する。【００８７】
抵抗記憶素子アレイ４１ａ、センス回路６４−１１〜６４−ｑｍ、単位ブロック５３−１１〜５３−ｐｑ、各単位ブロック５３−ｒｓにおけるメモリセルＭ１１〜Ｍｎｍ、ＴＭＲ素子５２、複数のワード線９１−ｒ１〜９１−ｒｎ、複数の補助ワード線９０−１〜９０−ｎ、複数のビット線５５−ｓ１〜５５−ｓｍ、複数の補助ビット線５１−１〜５１−ｍ、複数の読み出しトランジスタ５４−ｓ１〜５４−ｓｍ、ブロック選択線５６−ｒ、複数の補助ワード線選択トランジスタ９２−ｒ１〜９２−ｒｎ、ブロック選択線９３−ｓ、読出しワードブロック選択回路９４は、それぞれ図１３の抵抗記憶素子アレイ２１ａ、評価回路６４−１１〜６４−ｑｍ、単位ブロック４−１１〜４−ｐｑ、各単位ブロック４−ｒｓにおけるメモリセルＭ１１〜Ｍｎｍ、抵抗記憶素子１、複数のワード線３１−ｒ１〜３１−ｒｎ、複数の補助ワード線３０−１〜３０−ｎ、複数のビット線５−ｓ１〜５−ｓｍ、複数の補助ビット線３−１〜３−ｍ、複数の第１スイッチ素子６−ｓ１〜６−ｓｍ、スイッチ素子制御線７−ｒ、複数の第２スイッチ素子３２−ｓ１〜３２−ｓｎ、ブロック選択線２３−ｓ、第２読出し制御回路２４に対応し、同様の動作を行う。【００８８】
電位設定回路５９−ｓｊは、入力側をビット線５−ｓｊ及び設定電位印下線６１に、出力側をセンス回路６４−ｓｊにそれぞれ接続されている。設定電位印下線６１からの電位Ｖｓ２の入力に応答して、ビット線５−ｓｊの電位をＶｓ２に設定する。そして、ビット線５−ｓｊを流れる電流をセンス回路６４−ｓｊへ出力する。電位設定回路５９−ｓｊは、差動増幅器６２と帰還抵抗６３とで構成されている。差動増幅器６２の一方の入力を設定電位印下線６１の電位Ｖｓ２とし、他方の入力にビット線５−ｓｊを接続し、さらに差動増幅器６２の出力を帰還抵抗６３を介して接続したビット線５−ｓｊの電位が電位Ｖｓ２になるようにする。【００８９】
ワード線制御回路５７は、読出し制御回路１０に対応し、同様の動作を行う。読出し対象のワード線９１−ｒｉを読出し電圧Ｖｒとし、読出し対象でないワード線９１−ｒｉｘを電位Ｖｓ１とする。トランジスタ６６、６７で構成されている。読出し対象でないワード線９１−ｒｉｘについては、トランジスタ６７の入力を電位Ｖｓ１とし、トランジスタ６７をオンにしてワード線９１−ｒｉｘに接続する。一方、読出し対象のワード線９１−ｒｉについては、トランジスタ６６をオンにして読出し電圧Ｖｒをワード線９１−ｒｉへ印加している。また、読出し対象の単位ブロック５３−ｒｓについて、読出しブロック選択線５６−ｒを高電位にしてトランジスタ６−ｓ１〜６−ｓｍをオンにする。【００９０】
評価制御回路６９は、評価制御回路９に対応し、同様の動作を行う。判定を行いデータを出力する処理を起動する制御信号を読出し起動線６５へ供給して、センス回路６４−ｓｊを動作させる。加えて、設定電位印下線６１を電位Ｖｓ２にする。【００９１】
ワード線終端回路５８は、複数のワード線９１−１１〜９１−ｐｎの他端及びブロック選択線５６−１〜５６−ｐの他端を終端する。ビット線終端回路６０は、複数のビット線５５−１１〜５５−ｑｍの他端及びブロック選択線９３−１〜９３−ｑの他端を終端する。【００９２】
各単位ブロック５３において、ワード線９１及び補助ワード線９０は６４本（ｎ＝６４）、ビット線５５及び補助ビット線５１は１２８本（ｍ＝１２８）で構成されている。そして、３２個（ｐ＝３２）の単位ブロック５３が共通のビット線５５により接続され、１６個（ｑ＝３２）の単位ブロック５３が共通のワード線９１により接続され、４Ｍビットのメモリが構成される。【００９３】
ＴＭＲ素子（磁気抵抗素子）５２は、下部配線層７０（Ｔａ：１０ｎｍ）、反強磁性体層７１（ＰｔＭｎ／ＮｉＦｅ：１０ｎｍ）、ピン層７２（ＣｏＦｅ：２．４ｎｍ）、トンネル絶縁層７３（Ａｌ２Ｏ３：２ｎｍ）、フリー層７４（ＮｉＦｅ：５ｎｍ）、及び上部配線層７５（Ｔａ：１０ｎｍ）がこの順に積層された構造を有する。【００９４】
次に、半導体記憶装置４０ａの動作方法について、単位ブロック５３−１ｑを書込み／読出し対象とする場合を例として説明する。【００９５】
メモリアレイ４１の書き込み動作について、単位ブロック５３−１ｑのメモリセルＭ３１に書き込みを行う場合を例として説明する。まず、ワード線制御回路５７が、単位ブロック５３−１１〜５３−ｐｑにおいて、ブロック選択線５６−１〜５６−ｐにより、全ての読出しトランジスタ５４−１１〜５４−ｑｍをオフ状態にする。次に、読出しワードブロック選択回路９４が、単位ブロック５３−１１〜５３−ｐｑにおいて、ブロック選択線９３−１〜９３−ｑにより、全ての補助ワード線選択トランジスタ９２−１１〜９２−ｑｎをオフ状態にする。次に、ワード線制御回路５７が、単位ブロック５３−１ｑの書き込むメモリセルＭ３１のワード線９１−１３に電位を与え、ワード線終端回路５８により反対側端部を接地する。それにより両者の間にワード線書き込み電流ＩＷＬ、たとえば３ｍＡが流れる。また、ビット線終端回路６０が、ビット線５５−ｑ３には０．２Ｖ程度の電位を与え、評価制御回路６９がこれとは異なる電位Ｖｓ２を電位設定回路５９−ｑ３の設定電位に設定する。それにより、ビット線５５−ｑ３に両極性のビット線書き込み電流ＩＢＬ、たとえば±４ｍＡが流れる。これらの書込み電流による合成磁場により、ＴＭＲ素子５２のフリー層の磁化の向きを設定することができる。それにより、ＴＭＲ抵抗を変化させ、書き込みを行うことができる。【００９６】
次に、読み出し動作について、単位ブロック５３−１ｑのメモリセルＭ３１〜Ｍ３ｍに読み出しを行う場合を例として説明する。ワード線制御回路５７が、メモリアレイ４１ａ内の一つのブロック選択線５６−１を活性化し、単位ブロック５３−１ｑ内の補助ビット線５１−１〜５１−ｍに接続された全ての読み出しトランジスタ５４−ｑ１〜５４−ｑｍをオン状態にする。これにより、補助ビット線５１と対応するビット線５５とが接続される。次に、読出しワードブロック選択回路９４が、メモリアレイ４１ａ内の一つのブロック選択線９３−ｑを活性化し、単位ブロック５３−１ｑ内の補助ワード線９０−１〜９０−ｎに接続された全ての補助ワード線選択トランジスタ９２−ｑ１〜９２−ｑｎをオン状態にする。これにより、補助ワード線選択９０と対応するワード線９１とが接続される。次に、ワード線制御回路５７が、読み出しを行うワード線９１−３と読み出し電圧Ｖｒが印加された配線とを接続するトランジスタ６６をオン状態にする。その他のワード線９１−ｉｘについては、ワード線９１−ｉｘの電位と電位Ｖｓ１が印加された配線とを接続するトランジスタ６７をオン状態にして、Ｖｓ１に設定する。評価制御回路６９が電位設定回路５９−ｑ１〜５９−ｑｍの入力電圧Ｖｓ２をゼロ電位とすると、読み出す補助ワード線９０−３に接続されたＴＭＲ素子５２を通って、同一補助ビット線５１−ｊに接続された他のＴＭＲ素子５２とビット線５５−ｑｊとに読み出し電流が流れる。例えば、メモリセルＭ３１に関しては、ワード線９１−１３−補助ワード線９０−３−メモリセルＭ３１のＴＭＲ素子５２−補助ビット線５１−１−ビット線５５−ｑ１−センス回路６４−ｑ１のように読出し電流が流れる。加えて、補助ワード線９０−３−メモリセルＭ３１のＴＭＲ素子５２−補助ビット線５１−１−メモリセルＭ１１〜Ｍｎ１（メモリセルＭ３１を除く）のＴＭＲ素子５２−補助ワード線９０−１〜９０−ｎ（９０−３を除く）のようにも読出し電流が流れる。その後、所望の時間、たとえば１０ｎｓ経過後、評価制御回路６９が、センス回路６４−ｑ１〜６４−ｑｍを読み出し起動線６５の制御信号により起動させて、判定処理を行わせる。センス回路６４−ｑ１〜６４−ｑｍは、読み出す補助ワード線９０−３上の全ビット（ＴＭＲ素子５２）のデータＯＵＴｂｑ１〜ＯＵＴｂｑｍを出力する。【００９７】
図１５は、Ｉｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を示す表である。この表は、各ＴＭＲ素子５２のＴＭＲ抵抗Ｒｊがデータにより１ｋΩと１．５ｋΩをとり、読み出しトランジスタ５４のオン抵抗が１０Ω、補助ワード線選択トランジスタのオン抵抗が５Ω、ワード制御回路５７内のトランジスタの抵抗が５Ωで、読み出すワード線が１ＶになるようにＶｒが与えられ、Ｖｓ１が０Ｖ、Ｖｓ２が０Ｖの場合について、ＴＭＲ抵抗によるＩｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を計算した結果を示している。この最小差が正であることが正常に読み出しを行う必要条件である。なお、ｍは２５６本とした。この場合、（ｎ−１）が小さいほど、また特に（Ｒｔｒ／Ｒｊ）が小さいほどＩｂｉｔ最小差が広がり、データ判別が容易になることがわかる。本実施例（（Ｒｔｒ／Ｒｊ）＝０．０１）でｎ＝６４の場合、８１μＡのＩｂｉｔ差が得られる。【００９８】
図１６は、Ｉｂｉｔの最小差と（ｎ−１）と（Ｒｔｒ／Ｒｊ）との関係を示す表である。ただし、図１５と比較して、Ｖｓ１として０．０１Ｖを印加した点が異なる。この場合、（Ｒｔｒ／Ｒｊ）が０．０１の条件でのＩｂｉｔ最小差が改善され、本実施例では８５μＡが得られる。最適なＶｓ１は他の条件に従う。Ｒｔｒの低抵抗化が難しい場合、ＴＭＲ抵抗Ｒｊが１０ｋΩと１５ｋΩをとり、読み出しトランジスタ５４のオン抵抗を１００Ω、補助ワード線選択トランジスタのオン抵抗を５０Ω、ワード制御回路５７内のトランジスタの抵抗を５０Ωと全体の抵抗を１０倍にすることで、Ｖｓ１＝０．０１Ｖで図１６の表の１／１０の８．５μＡのＩｂｉｔ差が得られる。【００９９】
本実施例では、読み出しサブブロックをビット線方向だけでなく、ワード線方向にもアレイ状に配置できるため、周辺回路を共用して大容量化を図ることができる。【０１００】
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。【０１０１】
以上説明したように、本発明によれば、読み出すセルを選択するスイッチ一つに対して複数の記憶セルを接続した構成において、読み出しが可能となるため、セル面積を小さくすることが可能となり、大容量化を実現できる。【０１０２】
このように、本発明の半導体記憶装置は、複数の記憶素子でスイッチ素子を共用して高集積化を図り、記憶素子間の抵抗識別性を確保しながら、複数の記憶素子を同時に読み出すことができる。従って、高速読み出しができ、高集積化に優れた大容量の半導体記憶装置が実現できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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