(57)【特許請求の範囲】
【請求項１】
半導体基板中に形成されたチャネル領域と、
前記チャネル領域表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域の両側に形成されたボロン（Ｂ）を不純物として含有するソース／ドレイン不純物層を具備するｐＭＩＳＦＥＴを有し、
前記ソース／ドレイン不純物層の両方の、少なくとも一部が、前記半導体基板中の、Ｇｅを含有するｎ型半導体領域に形成され、
前記ソース／ドレイン不純物層の両方の、接合深さよりも深い前記ｎ型半導体領域に、Ｓが含有され、
前記ゲート絶縁膜直下の前記チャネル領域の、少なくとも一部領域において、Ｓの濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以下であり、
前記ソース／ドレイン不純物層の両方の、接合深さよりも深い前記ｎ型半導体領域において、Ｓの濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上であり、
前記チャネル領域が、Ｇｅを含有し、
前記ｎ型半導体領域のＧｅ濃度が８７％以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、Ｇｅを含む半導体領域にソース／ドレイン不純物層が形成される半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴの性能向上は、これまで微細化によって達成されてきた。しかし、微細化が限界に近づきつつあり、微細化以外のＭＩＳＦＥＴの性能向上技術が検討されている。その一例としてＳｉよりも、電子やホールの移動度が高いＳｉ基板以外の基板、例えばＳｉＧｅ基板やＧｅ基板を用いる事が検討されている。また、ソース／ドレイン領域にＳｉＧｅやＧｅを埋め込み、チャネルのＳｉに歪みを加えることで、キャリアの移動度を向上させる検討がなされている。
【０００３】
もっとも、半導体のバンドギャップＥｇが小さい程、ソース／ドレイン領域のｐｎ接合もしくはＳｃｈｏｔｔｋｙ接合の逆方向リーク電流は多くなる。Ｓｉ、ＧｅのバンドギャップＥｇは、室温（２０℃）でそれぞれ１．１、０．６６ｅＶである。そのためＳｉＧｅ、Ｇｅ基板上に形成されたＭＩＳＦＥＴでは接合の逆方向リーク電流が多いことが問題の１つとして挙げられる。また、ＭＩＳＦＥＴ形成プロセス中、上記接合近傍の半導体基板中には様々な欠陥が導入されることがある。そして、上記接合リーク電流は、接合近傍の空乏層中の欠陥量に依存して更に増大して問題が深刻化する。
【０００４】
半導体結晶中に形成される欠陥としては、ダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）等の点欠陥や転位、積層欠陥（ｓｔａｃｋｉｎｇ  ｆａｕｌｔ）等、様々な種類のものが知られているが、ＮｉＧｅ／Ｇｅ界面に形成される欠陥を補償する技術として近年、Ｓ（硫黄）が有効であると報告され注目されている。Ｇｅ基板にＮｉＧｅを用いて形成されたショットキー（Ｓｃｈｏｔｔｋｙ）接合において、硫黄を金属／半導体界面に偏析させることでフェルミレベルピニング（Ｆｅｒｍｉ  ｌｅｖｅｌ  ｐｉｎｎｉｎｇ：ＦＬＰ）を解消できると報告されている（非特許文献１）。ＦＬＰは金属／半導体界面に存在する欠陥のため生じると考えられるが、この金属／半導体界面に存在する欠陥を硫黄が補償することでピニングが解消されるためと考えられている。
【０００５】
ＭＩＳＦＥＴのゲート電極の制御性を上げるためにソース／ドレインの接合深さＸｊは浅いことが望まれる。Ｓｉ基板においてはＧｅのイオン注入によりＳｉ基板をアモルファス化させた後ドーパントをイオン注入することでＸｊを浅く出来ることが知られているが、Ｇｅ基板における浅いＸｊを形成する手法は知られていない。
【非特許文献１】Ｋ．Ｉｋｅｄａ，Ｙ．Ｙａｍａｓｈｉｔａ，Ｎ．Ｓｕｇｉｙａｍａ，Ｎ．Ｔａｏｋａ  ａｎｄ  Ｓ．Ｔａｋａｇｉ，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，８８，１５２１１５  （２００６）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、Ｇｅを含む半導体領域に形成されたソース／ドレイン不純物層を備えるＭＩＳＦＥＴの、接合リーク電流を低減する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板中に形成されたチャネル領域と、前記チャネル領域表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル領域の両側に形成されたボロン（Ｂ）を不純物として含有するソース／ドレイン不純物層を具備するｐＭＩＳＦＥＴを有し、前記ソース／ドレイン不純物層の両方の、少なくとも一部が、前記半導体基板中の、Ｇｅを含有するｎ型半導体領域に形成され、前記ソース／ドレイン不純物層の両方の、接合深さよりも深い前記ｎ型半導体領域に、Ｓが含有され、前記ゲート絶縁膜直下の前記チャネル領域の、少なくとも一部領域において、Ｓの濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以下であり、前記ソース／ドレイン不純物層の両方の、接合深さよりも深い前記ｎ型半導体領域において、Ｓの濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上であり、前記チャネル領域が、Ｇｅを含有し、前記ｎ型半導体領域のＧｅ濃度が８７％以上であることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、Ｇｅを含む半導体領域に形成されたソース／ドレイン不純物層を備えるＭＩＳＦＥＴの、接合リーク電流を低減する半導体装置およびその製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を用いて本発明の実施の形態について説明する。
【００１９】
（第１の実施の形態）
本発明の第１の実施の形態の半導体装置は、Ｇｅを含有する半導体基板中に形成されたチャネル領域と、このチャネル領域表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成されたソース／ドレイン不純物層を備えるＭＩＳＦＥＴを有している。そして、ソース／ドレイン不純物層が、Ｇｅを含有する半導体基板中に形成されている。そして、ソース／ドレイン不純物層の接合深さよりも深い半導体領域に、Ｓ（硫黄）、Ｓｅ（セレン）、Ｔｅ（テルル）から選択される少なくとも一種の元素が含有されることを特徴とする。
【００２０】
図１は、本実施の形態の半導体装置の断面図である。ｎ型のＧｅ基板１００に、例えば、シリコン酸化膜で溝を埋め込んだ素子分離領域１０２が設けられている。そして、このＧｅ基板中に、ｐＭＩＳＦＥＴのチャネル領域１０４が形成されている。このｐＭＩＳＦＥＴには、チャネル領域１０４表面に、例えば、ジルコニウムシリケート（ＺｒＳｉＯ）のゲート絶縁膜１０６が形成されている。そして、ゲート絶縁膜１０６上には、例えば、金属で形成されるゲート電極１０８が形成されている。そして、ゲート電極１０８の両側面には、ゲート側壁絶縁膜１１０が形成されている。そして、チャネル領域１０４の両側に、例えば、Ｂを不純物とするソース／ドレイン不純物層１１２（以下、ソース／ドレイン拡散層ともいう）がＧｅ基板１００中に形成されている。さらに、ソース／ドレイン不純物層１１２の接合深さよりも深い半導体領域に、１６族元素の一つである、例えばＳが含有される領域１１４が形成されている。
【００２１】
本実施の形態の半導体装置は、後に、詳述するように、ソース／ドレイン不純物層の接合深さよりも深い半導体領域に、Ｓが含有される領域が形成されていることにより、ソース／ドレイン不純物層の接合リーク電流が低減される。したがって、接合リークに起因する半導体装置の誤動作の抑制、消費電力の低減、発熱の抑制等が可能となる。
【００２２】
次に、本実施の形態の半導体装置の製造方法について説明する。図２〜図５は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図２に示すように、ｎ型のＧｅ基板１００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１０２を形成する。
【００２３】
次に、図３に示すように、例えば、シリコン酸化膜（図示せず）を１０ｎｍ程度スパッタ法で堆積した後、イオン注入により、ＳをＧｅ基板１００に導入する。これによりＳを含有する半導体領域１１４を形成する。ここで、Ｓのイオン注入は、例えば、７度の傾斜（ｔｉｌｔ）注入で、加速電圧３０ＫｅＶ、ドーズ量５×１０１３〜５×１０１５（／ｃｍ２）程度で行う。このイオン注入の際、後に形成されるソース／ドレイン不純物層の接合深さよりも、Ｓが深い領域に注入されるように注入条件を設定する。
【００２４】
次に、図４に示すように、シリコン酸化膜（図示せず）を、例えば、希フッ酸（ＨＦ（０．５％））でエッチング除去した後、例えば、ジルコニウムシリケート（ＺｒＳｉＯ）のゲート絶縁膜１０６を２０ｎｍ程度スパッタ法で堆積する。その後、ゲート電極１０８となる金属を、例えば減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０６及びゲート電極１０８をパターン形成する。そして、例えば、シリコン窒化膜をＬＰ−ＣＶＤ法によって堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０８の側面部にのみ残す。これにより、ゲート側壁絶縁膜１１０を形成する。
【００２５】
次に、図５に示すように、ゲート電極１０８の両側にＢをイオン注入することにより、ソース／ドレイン不純物層を形成する。Ｂのイオン注入は、例えば、７度の傾斜注入で、加速電圧１１ＫｅＶ、ドーズ量５×１０１５（／ｃｍ２）程度で行う。この後、例えば、ＢまたはＳの活性化のために、５００℃のアニールを行う。以上のようにして、図１に示す構造の半導体装置が形成される。
【００２６】
また、本実施の形態の製造方法によれば、後に詳述するように、Ｓのイオン注入で単結晶Ｇｅ基板がアモルファス（非晶質）化するため、Ｂのイオン注入の際のチャネリングが抑制される。したがって、浅いソース／ドレイン不純物層の形成が可能となる。
【００２７】
図６に、上記例示した条件で形成したＧｅ基板中のｐ＋／ｎ−接合の整流特性を示す。Ｓのドーズ量が多い程、逆方向リーク電流が減少しており、電流に寄与する生成中心量が減少していることが分かる。また、Ｓのドーズ量が多い程、順方向の理想因子ｎが改善され、再結合中心量が減少していることが分かる。
【００２８】
そして、図６から明らかなように、５×１０１４ａｔｏｍｓ／ｃｍ２以上のＳを注入することで、二桁近い大幅な逆方向リーク電流の低減が実現される。したがって、本実施の形態の製造方法におけるＳをイオン注入する工程において、Ｓを５×１０１４ａｔｏｍｓ／ｃｍ２以上のドーズ量注入することが望ましい。
【００２９】
次に、逆方向リーク電流減少の要因を理解するために、逆方向電流に寄与している欠陥の密度を逆方向電流量から見積もった結果を示す。見積りに用いた式は、下記（式１）の通りである。
【数１】
0005317483.tif 000002
【００３０】
それぞれのパラメータの意味および数値について表１に、実験結果および実験結果から見積もられる計算結果を表２にまとめて示す。Ｓドーズ量が５×１０１５（／ｃｍ２）の場合にトラップ密度ＮＴは４ｘ１０１５（／ｃｍ３）程度となる。
【表１】
0005317483.tif 000003
【表２】
0005317483.tif 000004
【００３１】
次に逆方向電流の素子面積依存性および素子の周辺長依存性について検討した結果を示す。面積が１．６×１０−３（ｃｍ２）一定で周辺長の異なるｐ＋／ｎ−接合素子を用いて逆方向電流の素子面積に依存した面積成分と周辺長に依存した周辺成分の比率のＳドーズ量依存性を評価した。評価結果を図７に示す。Ｓドーズ量が〜１０１４（／ｃｍ２）以上の場合に面積成分が激減していることが分かる。面積成分、つまり素子の面積に空乏層幅を乗じた体積内の欠陥量に依存した成分が、Ｓをイオン注入した試料において減少していることは、Ｓが空乏層内の欠陥を電気的に不活性にしていることを示唆している。
【００３２】
そこで、接合深さ付近のＳ濃度をＳＩＭＳ分析で調べ逆方向電流との相関を調べてみた結果について記載する。Ｎ２中５００℃で３０分熱処理した後および熱処理前のＢおよびＳのＧｅ基板中の深さ方向の濃度プロファイルを、それぞれ図８および図１０に示す。なお、図１０におけるＳのドーズ量５×１０１５（／ｃｍ２）である。図９は、ＢおよびＳの濃度プロファイルの説明図である。図９に示すように、基板表面から約１００ｎｍより深い領域のｐｒｏｊｅｃｔｉｏｎ  ｒａｎｇｅ（Ｒｐ）を中心としたガウス分布からずれている領域は、チャネリングの影響と考えられる。Ｇｅ基板中の不純物濃度は４×１０１４（／ｃｍ３）であり、チャネリングの影響を図９のように片対数グラフにおいて線形で近似し、拡散層深さＸｊを見積もると約２７０ｎｍとなる。また、図１０に示すようにＸｊにおけるＳ濃度は１×１０１６（／ｃｍ３）である。チャネリングはＳイオン注入初期のＧｅ基板が単結晶である状況において起きていると考えられるため、ＸｊにおけるＳ濃度のＳドーズ量依存性は小さいと予想される。したがって、Ｓのドーズ量依存性はあるがほぼ１×１０１６（／ｃｍ３）前後のＳがＸｊ近傍に存在すると考えられる。
【００３３】
また、ここではＳＩＭＳプロファイル~接合深さＸｊを求めたが、その他にも、例えば３次元アトミックプローブ法を用いても、Ｘｊを評価することは可能である。
【００３４】
このＳＩＭＳ結果のＸｊ近傍、つまり空乏層中のＳ量は前記ＮＴ量と同程度であり、空乏層中の欠陥近傍には、欠陥量と同程度の量のＳが存在していることが分かる。ここで、空乏層中の欠陥の物理的実態は不明であるが、ＳをＧｅ基板中に導入することでｐｎ接合の電気的特性が改善された理由として、Ｇｅの価電子帯より０．２ｅＶ高いＥｇ中にエネルギー準位を持つＧｅ空孔が前記欠陥だとして、この欠陥を起因としたＧｅダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）をＳが終端し電気的に不活性にしているというモデルが考えられる。もっとも、従来報告されている室温におけるＧｅ空孔の量は、上記欠陥量の見積り〜１０１６（／ｃｍ３）よりも数桁小さいため、実際には空孔から派生した積層欠陥（ｓｔａｃｋｉｎｇ  ｆａｕｌｔ）、転位（ｄｉｓｌｏｃａｔｉｏｎ）等のＧｅダングリングボンド起因の結晶欠陥であると考えられる。
【００３５】
なお、このように接合リークを低減させる観点から、ソース／ドレイン不純物層の接合深さよりも深い半導体領域において、Ｓの濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
【００３６】
ここで、図１１は非特許文献１の技術と本実施の形態の相違点の説明図である。図１１（ａ）が非特許文献１の構成・作用の説明図、図１１（ｂ）が本実施の形態の構成・作用の説明図である。非特許文献１の技術は、図１１（ａ）のように金属／Ｇｅ基板界面のダングリングボンドをＳが補償することでＳｃｈｏｔｔｋｙ障壁を変調するというものである。一方、本実施の形態は図１１（ｂ）のようにＧｅのバルク基板中の空乏層における欠陥をＳが補償することにより接合リーク電流を低減させるというもので、非特許文献１の技術とは全く異なる構成・作用を有している。
【００３７】
次に、本実施の形態の製造方法において、Ｂ等のドーパントをイオン注入する前にＳをイオン注入することでソース／ドレイン不純物層の接合を浅く出来ることについて説明する。図１２は、Ｂイオン注入前のＳイオン注入有無によって、Ｇｅ基板中のＢプロファイルが変化することを示すＳＩＭＳ結果の図である。Ｂイオン注入前にＳイオン注入した方がＸｊを浅く出来ることが分かる。これは、Ｓを５×１０１５（／ｃｍ２）イオン注入することでＧｅ基板がアモルファス化され、Ｂのチャネリングが抑制されたためと考えられる。
【００３８】
この仮説を確認するために、モンテカルロシミュレーションを行った。図１３は、シミュレーション結果を示す図である。モンテカルロシミュレーションではＧｅ基板の結晶性が結晶の場合とアモルファスの場合のそれぞれについて計算しており、基板が単結晶の場合よりアモルファスである場合の方が、Ｂの基板奥中への分布が抑制されていることが分かる。Ｓイオン注入した場合のＢのプロファイルは、アモルファス基板中でのシミュレーション結果および結晶中でのシミュレーション結果の中間に位置しており、Ｓのイオン注入条件５×１０１５（／ｃｍ２）で基板は一部アモルファス化されているが十分ではないことを示唆している。
【００３９】
一般に原子量が重い元素程アモルファス化し易い。このため、浅い接合を作るためドーパントイオン注入前にＧｅ基板をプレアモルファス化するための元素としては、Ｓよりも同じ１６族元素のＳｅ，Ｔｅが望ましい。このように１６族元素に限定しているのは、Ｓ同様にｓｐ３混成軌道を形成してＧｅのダングリングボンドを終端し電気的に不活性にすることが期待されるためである。
【００４０】
次にＳイオン注入が、ソース／ドレイン不純物層のシート抵抗およびコンタクト抵抗へ与える影響について評価した結果を説明する。図１４はシート抵抗およびコンタクト抵抗の評価に用いた素子構造を示す図である。図１４（ａ）は上面図、図１４（ｂ）は断面図である。
【００４１】
図１５は、シート抵抗とコンタクト抵抗を評価した結果を示す図である。図１４の２つのＡｌパッド（ｐａｄ）に測定器の針をあてて電圧を印加し、パッド間の拡散層を介して流れる電流を測定し全抵抗Ｒｔを算出する。パッド間隔ｄの異なる素子についてＲｔを測定しグラフにしたものが図１５で、傾きからシート抵抗Ｒｓｈが、ｙ軸切片からＡｌ／ｐ＋拡散層界面におけるコンタクト抵抗Ｒｃを算出できる。また、ｘ軸切片からＡｌ／ｐ＋拡散層界面におけるコンタクト特性長λｃも算出でき、λｃが図１４（ａ）のＺより短いことからコンタクト抵抗率ρｃはＲｃ×λｃ×Ｚとして算出できる。図１５からＲｓｈ、ρｃはＳドーズ量に殆ど依存せず１００（Ω／□）、４×１０−４（Ωｃｍ２）と算出される。
【００４２】
ＳはＧｅの伝導帯より０．１８ｅＶ低いＧｅのバンドギャップＥｇ内にドナー（ｄｏｎｏｒ）準位を持つことが知られているため、ｐ＋拡散層中のＳはｎ型ドーパントとして作用し、ｐ＋拡散層の活性化濃度を下げることが懸念される。しかし、上記のようにＲｓｈ，  ρｃがＳのドーズ量に依存せず問題無いことが明らかになった。Ｓｉ中のＳの固溶限が１０１６（／ｃｍ３）程度と低いため、Ｇｅ中でＳの固溶限も低いことが類推され、Ｓ起因のドナーの活性化濃度も１０１６（／ｃｍ３）程度に抑えられたため、上記のようにｐ＋拡散層の活性化濃度に影響が無かったものと考えられる。また、Ｓが単純に電流を担うキャリアの散乱源として働き抵抗値が上昇することも懸念されたが、上記結果からその影響は小さいことが判明した。
【００４３】
なお、上記の例では、主にＳをＧｅ基板に導入する場合について説明したが、同じ１６族元素の、ＳｅまたはＴｅであっても、同様の作用・効果を得ることが可能である。
【００４４】
また、上記の例では、ゲート絶縁膜として、ＺｒＳｉＯを例に説明したが、その他の材料、例えば、シリコン酸化膜、ジャーマニウムオキシナイトライド、Ｌａ２Ｏ５、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＰｒＯ３、ＬａＡｌＯ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等の材料で形成してもかまわない。
【００４５】
また、ゲート電極としては、例えば、Ｔｉ、Ｔａ、Ｗの単体金属、あるいは、これらの金属の珪化物、窒化物、炭化物等の金属電極、あるいは、Ｓｉ、ＳｉＧｅの電極を適用することも可能である。
【００４６】
なお、ソース／ドレイン部には、抵抗低減のために、例えば、ＮｉＧｅ等の金属電極を設ける構造としてもかまわない。
【００４７】
また、上記の例では、ｐＭＩＳＦＥＴについて説明したが、Ｇｅを含むチャネル領域においては、電子の移動度もＳｉに比べ向上するため、ｎＭＩＳＦＥＴに本発明を適用しても同様の作用・効果を得ることが可能である。
【００４８】
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置は、ゲート絶縁膜直下のチャネル領域の一部において、Ｓ、Ｓｅ、Ｔｅの濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以下であること以外は、基本的に第１の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【００４９】
図１６は、本実施の形態の半導体装置の断面図である。図１６に示すように、ｐＭＩＳＦＥＴのチャネル領域１０４の中央部、すなわち、ソース／ドレイン拡散層１１２の接合近傍以外のチャネル領域の、ゲート絶縁膜直下には、Ｓが含有される領域１１４が形成されていないことを特徴とする。
【００５０】
次に、図１６の半導体装置の製造方法について説明する。Ｓイオン注入を行う工程が、ゲート電極を形成する工程の後に行われること以外は、基本的に第１の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【００５１】
図１７、図１８は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図１７に示すように、ゲート電極１０８をパターン形成し、ゲート側壁絶縁膜１１０を形成する。その後、例えば、シリコン酸化膜（図示せず）を１０ｎｍ程度スパッタ法で堆積した後、ゲート電極１０８およびゲート側壁絶縁膜１１０をマスクに、Ｓをイオン注入によりＧｅ基板１００に導入する。これによりＳを含有する半導体領域１１４を、ゲート電極１０８の両側のみに形成する。このイオン注入の際、後に形成されるソース／ドレイン不純物層の接合深さよりもＳが深い領域に注入されるように注入条件を設定する。
【００５２】
次に、図１８に示すように、Ｂをイオン注入することにより、ソース／ドレイン不純物層を形成する。この後、例えば、ＢまたはＳの活性化のために、５００℃のアニールを行う。以上のようにして、図１６に示す構造の半導体装置が形成される。
【００５３】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下のＳ濃度が低減され、ゲート絶縁膜／Ｇｅ基板界面の界面準位が低減される。よって、界面準位起因のＭＩＳＦＥＴの特性劣化が抑制される。
【００５４】
図１９は第１の実施の形態の構造のＭＩＳキャパシタのＣＶ特性を示す図である。Ｓのドーズ量が増える程、ＣＶ特性が横軸方向に引き伸ばされており、界面準位が多くなることが分かる。特に、Ｂのドーズ量が５×１０１３（／ｃｍ２）より多い場合に特性変動が顕著である。先に、第１の実施の形態で記した結果と合わせて考えるとＧｅ基板中の欠陥を終端するにはＳは効果があるが、絶縁膜／Ｇｅ基板界面の界面準位を終端し電気的に不活性化するのは難しいことが分かる。よって、Ｓはソース／ドレイン領域にのみ限定的に導入するのが効果的で、ゲート電極直下の絶縁膜／Ｇｅ基板界面には存在しないことが望ましい。
【００５５】
通常、イオン注入で導入された不純物は基板深さ方向だけでなく基板面内方向にも分布するため、ソース／ドレイン領域に限定的に導入したＳもゲート直下、特にソース／ドレイン端に多く分布する。ゲート長が短い程、ゲート中心部直下におけるＳ濃度が増大することも懸念される。ゲート中心部直下等のＳ濃度として許容される濃度は以下のように見積もられる。
【００５６】
Ｓドーズ量が５×１０１５（／ｃｍ２）の場合の表面Ｓ濃度は１ｘ１０２１（／ｃｍ３）程度である。そして、Ｓが熱処理後に殆ど拡散しないこと、最大ピーク濃度や表面濃度はドーズ量に比例すると考えられることを考慮すると、Ｓのドーズ量が５×１０１３（／ｃｍ２）の場合の表面濃度は１ｘ１０１９（／ｃｍ３）程度であると考えられる。よってＳの表面濃度が１ｘ１０１９（／ｃｍ３）以下であればＭＩＳ特性は劣化しないと考えられ、ゲート絶縁膜直下のチャネル領域の一部、例えば、ゲート電極の中心部直下のＳ濃度は１ｘ１０１９  （／ｃｍ３）以下であることが望ましい。
【００５７】
なお、上記の例では、Ｓのイオン注入を、ドーパントであるＢのイオン注入の前に行う場合について説明した。Ｂのチャネリングを抑制する観点からはＳのイオン注入をＢの前に行うことが望ましいが、必ずしも、Ｂの後にＳをイオン注入する場合を排除するものではない。
【００５８】
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置は、チャネル領域のゲート絶縁膜直下の、全領域において、Ｓ、Ｓｅ、Ｔｅの濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以下であること以外は、基本的に第２の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【００５９】
図２０は、本実施の形態の半導体装置の断面図である。図２０に示すように、ｐＭＩＳＦＥＴのチャネル領域１０４のゲート絶縁膜１０６直下には、Ｓが含有される領域１１４が形成されていないことを特徴とする。
【００６０】
図２０の半導体装置は、Ｓイオン注入を行う工程において、Ｓの濃度が半導体表面近傍（ゲート絶縁膜直下）で十分低くなるように、深くイオン注入する条件、例えば、高い加速電圧でイオン注入すること以外は、基本的に第２の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【００６１】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下全域のＳ濃度が低減され、ゲート絶縁膜／Ｇｅ基板界面の界面準位が低減される。よって、第２の実施の形態の作用・効果に加え、一層、界面準位起因のＭＩＳＦＥＴの特性劣化が抑制されるという作用・効果が得られる。
【００６２】
（第４の実施の形態）
本発明の第４の実施の形態の半導体装置は、チャネル領域のゲート絶縁膜直下の、全領域において、Ｓ、Ｓｅ、Ｔｅの濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以下であること以外は、基本的に第１の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【００６３】
図２１は、本実施の形態の半導体装置の断面図である。図２１に示すように、ｐＭＩＳＦＥＴのチャネル領域１０４のゲート絶縁膜１０６直下には、Ｓが含有される領域１１４が形成されていないことを特徴とする。
【００６４】
図２１の半導体装置は、Ｓイオン注入を行う工程において、Ｓの濃度が半導体表面近傍で十分低くなるように、深くイオン注入する条件、例えば、高い加速電圧でイオン注入すること以外は、基本的に第１の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【００６５】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下全域のＳ濃度が低減され、ゲート絶縁膜／Ｇｅ基板界面の界面準位が低減される。よって、第１の実施の形態の作用・効果に加え、一層、界面準位起因のＭＩＳＦＥＴの特性劣化が抑制されるという作用・効果が得られる。
【００６６】
（第５の実施の形態）
本発明の第５の実施の形態の半導体装置は、半導体基板がＳｉ基板であり、チャネル領域がＳｉで、ソース／ドレイン領域のみにＧｅを含有する半導体領域が形成されていることを特徴とする。それ以外は、基本的に第３の実施の形態の半導体装置と同様であるので重複する記載を省略する。
【００６７】
図２２は、本実施の形態の半導体装置の断面図である。ｎ型のＳｉ基板２００に、例えば、シリコン酸化膜で溝を埋め込んだ素子分離領域１０２が設けられている。そして、このＳｉ基板２００中に、ｐＭＩＳＦＥＴのチャネル領域１０４が形成されている。このｐＭＩＳＦＥＴには、チャネル領域１０４表面に、例えば、ジルコニウムシリケート（ＺｒＳｉＯ）のゲート絶縁膜１０６が形成されている。そして、ゲート絶縁膜１０６上には、例えば、金属で形成されるゲート電極１０８が形成されている。そして、ゲート電極１０８の両側面には、ゲート側壁絶縁膜１１０が形成されている。そして、ソース／ドレイン領域のみに、Ｇｅ単結晶の半導体領域１５０が形成されている。そして、チャネル領域１０４の両側に、例えば、Ｂを不純物とするソース／ドレイン不純物層１１２（ソース／ドレイン拡散層）が形成されている。さらに、ソース／ドレイン不純物層１１２の接合深さよりも深い半導体領域１５０に、１６族元素の一つである、例えばＳが含有される領域１１４が形成されている。
【００６８】
次に、図２２の半導体装置の製造方法について説明する。図２３〜図２６は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図２３に示すように、ゲート電極１０８をパターン形成し、ゲート側壁絶縁膜１１０を形成する。その後、ゲート電極１０８、ゲート側壁絶縁膜１１０および素子分離領域１０２をマスクに、例えば、ＲＩＥ法により、Ｓｉ基板をエッチングする。
【００６９】
次に、図２４に示すように、例えば、選択エピタキシャル成長法により、Ｇｅ単結晶の半導体領域１５０を、ゲート電極１０８の両側のＳｉ基板２００上に成長させる。その後、図２５に示すように、例えば、シリコン酸化膜（図示せず）を１０ｎｍ程度スパッタ法で堆積した後、ゲート電極１０８およびゲート側壁絶縁膜１１０をマスクに、Ｓをイオン注入によりＧｅ単結晶の半導体領域１５０に導入する。これによりＳを含有する半導体領域１１４を、ゲート電極１０８の両側のみに形成する。このイオン注入の際、後に形成されるソース／ドレイン不純物層の接合深さよりもＳが深い領域に注入されるように注入条件を設定する。
【００７０】
その後、図２６に示すように、Ｂをイオン注入することにより、ソース／ドレイン不純物層を形成する。この後、例えば、ＢまたはＳの活性化のために、５００℃のアニールを行う。以上のようにして、図２２に示す構造の半導体装置が形成される。
【００７１】
本実施の形態の半導体装置は、ソース／ドレイン領域に埋め込まれたＧｅにより、チャネル領域のＳｉに歪を加え、ホールの移動度を向上させることで、ｐＭＩＳＦＥＴの性能向上の実現が可能である。さらに、Ｓが存在することで、ソース／ドレイン領域のＧｅ中に形成される、ソース／ドレイン不純物層の接合リークの低減が実現される。
【００７２】
上の例では、ソース／ドレイン領域にＧｅが埋め込まれる場合を例にしたが、埋め込まれるのはＳｉ１−ｘＧｅｘ（０＜ｘ＜１）であってもかまわない。
【００７３】
（第６の実施の形態）
本発明の第６の実施の形態の半導体装置は、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴを備えるＣＭＩＳ構造を有している。そして、ｐＭＩＳＦＥＴにのみ本発明が適用されることを特徴とする。
【００７４】
図２７は、本実施の形態の半導体装置の断面図である。Ｓｉ基板２００に、ｐＭＩＳＦＥＴ３００とｎＭＩＳＦＥＴ４００が形成されている。そして、ｐＭＩＳＦＥＴ３００とｎＭＩＳＦＥＴ４００は、素子分離領域１０２によって、電気的に分離されている。そして、ｐＭＩＳＦＥＴ３００は、Ｇｅの半導体領域５００に形成されている。そして、ｐＭＩＳＦＥＴ３００は、図１に示す第１の実施の形態の半導体装置と同様の構造を有している。
【００７５】
図２７に示す半導体装置のＧｅの半導体領域の作製方法としては、例えば通常のＳｉ基板上に素子分離を形成し、ｐＭＩＳＦＥＴ領域のＳｉ基板領域をエッチバックし、ＧｅＨ４ガスを用いたＣＶＤ法によりＳｉ基板上に直接Ｇｅをエピタキシャル成長させる方法等が考えられる。
【００７６】
Ｇｅ中のキャリア移動度は、Ｓｉよりも電子、ホール共に大きい。しかし、Ｇｅ基板上のｎＭＩＳＦＥＴのｎ型不純物の活性化濃度は小さいため、Ｓｉ基板上のｎＭＩＳＦＥＴよりもトランジスタ特性が劣る場合が多い。そのため、ＣＭＩＳ構造を有する半導体装置の場合、ｐＭＩＳＦＥＴのみＧｅで作製する本実施の形態の半導体装置が望ましい。
【００７７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００７８】
例えば、実施の形態においては、Ｇｅを含む半導体基板またはＧｅを含む半導体領域として、Ｇｅを用いる場合を主に説明した。しかしながら、Ｇｅに限定されるものではなく、Ｇｅを含む半導体基板またはＧｅを含む半導体領域であれば、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）であってもかまわない。この場合であっても、Ｇｅの場合と同様の効果が期待される。これは、Ｇｅ−Ｇｅ結合、Ｇｅ−Ｓｉ結合は共に、Ｓｉ−Ｓｉ結合よりも結合エネルギーが小さく切れやすいため、ダングリングボンドを生じやすい。したがって、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）であっても、ソース／ドレイン不純物層の空乏層中にＳ、ＳｅまたはＴｅが導入されることによって、ダングリングボンドを補償し、接合リークを低減させる効果はＧｅに対する場合と同様に得られることが期待されるからである。
【００７９】
そして、従来報告されているようにＳｉ１−ＸＧｅＸのＸが０．８７以上、つまりＧｅの組成比が８７％以上の場合、ＳｉＧｅのＥｇはＧｅのＬ点によって決まり急激に減少する。このため、Ｇｅ組成が８７％以上の場合に本発明は効果的である。したがって、Ｇｅを含有する半導体基板またはＧｅを含有する半導体領域において、Ｇｅの濃度が８７％以上であることが望ましい。
【００８０】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【００８１】
【図１】第１の実施の形態の半導体装置の断面図。
【図２】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図３】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図４】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図５】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図６】第１の実施の形態のｐ＋／ｎ−接合の整流特性を示す図。
【図７】第１の実施の形態の逆方向電流の面積成分と周辺長成分のＳドーズ量依存性の評価結果を示す図。
【図８】ＢのＧｅ基板中の深さ方向の濃度プロファイルを示す図。
【図９】ＢおよびＳの濃度プロファイルの説明図。
【図１０】ＳのＧｅ基板中の深さ方向の濃度プロファイルを示す図。
【図１１】従来技術と第１の実施の形態の相違点の説明図。
【図１２】Ｂイオン注入前のＳイオン注入有無によってＧｅ基板中のＢプロファイルが変化することを示すＳＩＭＳ結果の図。
【図１３】Ｂの濃度プロファイルのシミュレーション結果を示す図。
【図１４】第１の実施の形態のシート抵抗およびコンタクト抵抗の評価に用いた素子構造を示す図。
【図１５】第１の実施の形態のシート抵抗とコンタクト抵抗の評価結果を示す図。
【図１６】第２の実施の形態の半導体装置の断面図。
【図１７】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図１８】第２の実施の形態の半導体装置の製造工程を示す断面図。
【図１９】第１の実施の形態の構造のＭＩＳキャパシタのＣＶ特性を示す図
【図２０】第３の実施の形態の半導体装置の断面図。
【図２１】第４の実施の形態の半導体装置の断面図。
【図２２】第５の実施の形態の半導体装置の断面図。
【図２３】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２４】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２５】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２６】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２７】第６の実施の形態の半導体装置の断面図。
【符号の説明】
【００８２】
１００        Ｇｅ基板
１０２        素子分離領域
１０４        チャネル領域
１０６        ゲート絶縁膜
１０８        ゲート電極
１１０        ゲート側壁絶縁膜
１１２        ソース／ドレイン不純物層
１１４        Ｓが含有される領域
１５０        Ｇｅ半導体領域
２００        Ｓｉ基板
３００        ｐＭＩＳＦＥＴ
４００        ｎＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図１１】
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