(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板の上の電気絶縁領域と、
（ｃ）前記半導体基板の上で前記半導体基板と直接物理的に接触している第１の半導体領域と、
（ｄ）前記絶縁領域の上で前記第１の半導体領域とは異なる格子配向を有する第２の半導体領域と、
（ｅ）前記第１の半導体領域および前記半導体基板の中に延びたキャパシタと、
（ｆ）前記第２の半導体領域および前記電気絶縁領域の中に延びたキャパシタ電極コンタクトと、を備える半導体構造。
【請求項２】
（ａ）半導体基板、
（ｂ）前記半導体基板の上の電気絶縁領域、
（ｃ）前記半導体基板の上で前記半導体基板と直接物理的に接触している第１の半導体領域、および
（ｄ）前記絶縁領域の上で前記第１の半導体領域とは異なる格子配向を有する第２の半導体領域を含み、前記第１の半導体領域と前記第２の半導体領域が互いに電気的に絶縁されている半導体構造を設けるステップと、
第１のトレンチを形成するステップであって、前記第１のトレンチが前記第１の半導体領域および前記半導体基板の中に形成されるステップと、
第２のトレンチを形成するステップであって、前記第２のトレンチが前記第２の半導体領域の中に形成されるステップと、
前記第１の半導体領域と前記第２の半導体領域の間にサンドイッチ状に挟まれ、前記第１の半導体領域および前記第２の半導体領域と直接物理的に接触し、かつ前記第１の半導体領域と前記第２の半導体領域を電気的に絶縁するスペーサ領域を形成するステップと、
前記第１のトレンチの側壁および底壁に第１のキャパシタ誘電体層を形成し、さらに前記第２のトレンチの側壁および底壁に第２のキャパシタ誘電体層を形成するステップと、
前記第１のトレンチを形成する前記ステップおよび前記第２のトレンチを形成する前記ステップが行われた後に、前記第１のトレンチおよび前記第２のトレンチを使用してトレンチ形キャパシタおよびキャパシタの電極コンタクトをそれぞれ形成するステップと
を含む半導体製造方法。
【請求項３】
前記第１のトレンチを形成する前記ステップおよび前記第２のトレンチを形成する前記ステップが、同じリソグラフィ・マスクを使用して同時に行われる、請求項２に記載の方法。
【請求項４】
前記第１のトレンチおよび前記第２のトレンチを使用してトレンチ形キャパシタおよび前記キャパシタの電極コンタクトを形成する前記ステップが、
前記第１のトレンチに第１の導電領域を形成し、前記第２のトレンチを第２の導電領域で埋めて前記第２のトレンチに前記電極コンタクトを形成するステップと、
（ｉ）前記第１の導電領域の上部および（ｉｉ）前記第２の導電領域を除去するステップと、
前記第１のキャパシタ誘電体層の露出部分および前記第２のキャパシタ誘電体層全体を除去するステップと、
前記第１のトレンチに、第１のトレンチの内壁を被う筒状の、第１のカラーを形成し、前記第２のトレンチに、第２のトレンチの内壁を被う筒状の、第２のカラーを形成するステップと、
前記半導体基板の上面が前記第２のトレンチを介して周囲環境に露出されるまで、前記電気絶縁領域を貫通してエッチングするステップと、
前記第１のトレンチおよび前記第２のトレンチを導電材料で埋めるステップと、を含む、請求項２に記載の方法。
【請求項５】
前記第１および第２のカラーが、前記電気絶縁領域と同じ材料を備える、請求項４に記載の方法。
【請求項６】
前記導電材料が、ドープされたポリシリコンを備え、さらに、
前記第１および前記第２のキャパシタ誘電体層が、窒化シリコンを備える、請求項４に記載の方法。
【請求項７】
前記第１のカラーを形成する前記ステップ、前記第２のカラーを形成する前記ステップ、および前記電気絶縁領域を貫通してエッチングする前記ステップが、単一の異方性エッチング・プロセスによって行われる、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体キャパシタに関し、より詳細には、ＨＯＴ基板に形成された半導体キャパシタに関する。
【背景技術】
【０００２】
半導体キャパシタを形成する従来のプロセスは、基板に２つのトレンチを形成することを含み、第１のトレンチは、キャパシタ自体のためのものであり、第２のトレンチは、キャパシタに電気コンタクトを設けるためのものである。キャパシタ
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、基板にキャパシタおよびそれの電気コンタクトを形成する従来技術よりも簡単な方法が必要とされている。
【課題を解決するための手段】
【０００４】
本発明は半導体構造を提供し、この半導体構造は、（ａ）半導体基板と、（ｂ）半導体基板の上の電気絶縁領域と、（ｃ）半導体基板の上で半導体基板と直接物理的に接触している第１の半導体領域と、（ｄ）絶縁領域の上の第２の半導体領域と、（ｅ）第１の半導体領域および半導体基板の中のキャパシタと、（ｆ）第２の半導体領域および電気絶縁領域の中のキャパシタ電極コンタクトと、を備える。
【０００５】
本発明は半導体製造方法を提供し、この方法は、（ａ）半導体基板、（ｂ）半導体基板の上の電気絶縁領域、（ｃ）半導体基板の上で半導体基板と直接物理的に接触している第１の半導体領域、および（ｄ）絶縁領域の上の第２の半導体領域を含み、第１の半導体領域と第２の半導体領域が互いに電気的に絶縁されている半導体構造を設けるステップと、第１のトレンチを形成するステップであって、第１のトレンチが第１の半導体領域および半導体基板の中に形成されるステップと、
第２のトレンチを形成するステップであって、第２のトレンチが第２の半導体領域に形成されるステップと、を含む。
【０００６】
本発明は、キャパシタおよびそれの電気コンタクトを基板に形成する方法を提供し、この方法は、従来技術の方法よりも簡単である。
【発明を実施するための最良の形態】
【０００７】
図１〜１２は、本発明の実施形態に従った製造プロセスの様々なステップを経る半導体構造１００の断面図を示す。図１を参照して、一実施形態では、より具体的に言えば、製造プロセスは、（ａ）半導体基板としての第１のシリコン層１１０（下部半導体層）、（ｂ）第１のシリコン層１１０の上の電気絶縁領域としての埋込み絶縁層１２０、および（ｃ）絶縁層１２０の上の、第２の半導体領域としての、第２のシリコン層（上部半導体層）１３０を含んだシリコン−オン−インシュレータ（ＳＯＩ）基板１１０＋１２０＋１３０から始まる。具体的には、第１のシリコン層１１０の上層は、（１１０）の格子配向を有するシリコンを備え、第２のシリコン層１３０の上層は（１００）の格子配向を有するシリコンを備え、埋込み絶縁層１２０は酸化シリコンを備えるＢＯＸ（埋込み酸化物）層である。留意されたいことであるが、ゲルマニウム、シリコン・ゲルマニウム、炭化シリコン、砒化ガリウム、窒化ガリウム、インジウム燐のようなどんな他の半導体材料でも、上部半導体層１３０および下部半導体層１１０として使用することができる。上部半導体層１３０および下部半導体層１１０は、同じ半導体材料または異なる半導体材料であってもよい。
【０００８】
次に、一実施形態では、第２のシリコン層１３０の上に犠牲パッド層１４０が形成される。具体的には、犠牲パッド層１４０は、窒化シリコンを備える。一実施形態では、犠牲パッド層１４０は、ＣＶＤ（化学気相成長法）によって形成される。
【０００９】
次に、一実施形態では、犠牲パッド層１４０、第２のシリコン層１３０、およびＢＯＸ層１２０が今度はパターン形成され、結果として図２の半導体構造１００が生じる。図２を参照して、パターン形成プロセスの後で、犠牲パッド層１４０、第２のシリコン領域１３０、およびＢＯＸ層１２０の残っているものは、それぞれ、犠牲パッド領域１４０’、第２のシリコン領域１３０’、およびＢＯＸ領域１２０’である。具体的には、パターン形成プロセスは、リソグラフィおよび次に異方性エッチングを含むことができる。
【００１０】
次に、図３を参照して、一実施形態では、スペーサ層３１０が、図２の半導体構造１００の上に形成される。具体的には、窒化物スペーサ層３１０は、（共形的な）ＣＶＤによって形成された酸化物または窒化物を備える。一実施形態では、スペーサ層３１０は、酸化シリコンを備える。
【００１１】
次に、一実施形態では、窒化物スペーサ層３１０が異方性エッチングされ、結果として図４の窒化物スペーサ３１０’が生じる。一実施形態では、窒化物スペーサ層３１０の異方性エッチングは、ＲＩＥ（反応性イオン・エッチング）であってもよい。
【００１２】
次に、図５を参照して、一実施形態では、選択ＣＶＤを使用して、第１のシリコン層（半導体基板）１１０の露出上面１１１にシリコン選択エピタキシャル成長を行うことによって、第１の半導体領域としてのエピ・シリコン領域５１０が形成される。第１のシリコン層１１０は（１１０）のシリコン格子配向を有するので、エピ・シリコン領域５１０はまた、（１１０）のシリコン格子配向を有する。一実施形態では、エピ・シリコン領域５１０の上面５１１は、犠牲パッド領域１４０’の上面１４１よりも高いレベルにある。
【００１３】
次に、一実施形態では、第１の半導体領域としてのエピ・シリコン領域５１０が平坦化され凹まされ、結果として図６の半導体構造１００が生じる。具体的には、図６を参照して、ＣＭＰ（化学機械研磨）のような平坦化プロセスが最初に行われ、遂には、エピ・シリコン領域５１０の上面５１１は、犠牲パッド領域１４０’の上面１４１と同一平面にあるようになる。それから、ＲＩＥ（反応性イオン・エッチング）のような凹みプロセスが行われ、遂には、エピ・シリコン領域５１０の上面５１１は、第２のシリコン領域１３０’の上面１３１と同一平面にあるようになる。
【００１４】
次に、一実施形態では、全犠牲パッド領域１４０’およびスペーサ（領域）３１０’の上部が除去されて、結果として図６の半導体構造１００が生じる。具体的には、全犠牲パッド領域１４０’およびスペーサ３１０’の上部は、ウェット・エッチングによって除去される。また、スペーサ３１０’は、エピ・シリコン領域（第１の半導体領域）５１０と第２のシリコン領域（第２の半導体領域）との間にサンドイッチ状に挟まれている。
【００１５】
次に、図７を参照して、一実施形態では、パッド層７１０が、図６の半導体構造１００の上に形成される。具体的には、パッド層７１０は、窒化シリコンを備える。一実施形態では、パッド層７１０は、ＣＶＤで形成することができる。場合によっては、パッド層７１０が形成される前に、図６の半導体構造１００の上に酸化物層（図示されない）が形成されることがある。
【００１６】
次に、図８を参照して、一実施形態では、ハードマスク層７２０が、パッド層７１０の上に形成される。具体的には、ハードマスク層７２０は、ＢＳＧ（硼珪酸ガラス）を備える。一実施形態では、ハードマスク層７２０は、ＣＶＤで形成することができる。
【００１７】
次に、図９を参照して、一実施形態では、フォトリソグラフィ（すなわち、単一のリソグラフィ・マスクを使用する）および次に異方性エッチング・プロセスによって、第１および第２のトレンチ８１０ａおよび８１０ｂが同時に形成され、結果として図９の半導体構造１００が生じる。第２のトレンチ８１０ｂを形成するエッチング・プロセスは、ＢＯＸ領域１２０’によって停止されるので、第１のトレンチ８１０ａは、第２のトレンチ８１０ｂよりも深い。一実施形態では、トレンチ８１０ａおよび８１０ｂは、ハードマスク層７２０およびＢＯＸ層１２０’よりも遥かに速くシリコンをエッチングするＲＩＥ（反応性イオン・エッチング）プロセスによって形成される。
【００１８】
次に、一実施形態では、ハードマスク層７２０は完全に除去される。具体的には、ハードマスク層７２０はウェット・エッチングによって除去することができる。
【００１９】
次に、図１０を参照して、一実施形態では、（トレンチ８１０ａおよび８１０ｂの底壁および側壁を含んで）構造１００の上に誘電体層８１２が形成される。具体的には、誘電体層８１２は、ＣＶＤまたはＡＬＤ（原子層堆積）によって形成される。一実施形態では、誘電体層８１２は、窒化シリコン、酸化シリコン、酸窒化シリコン、またはハイｋ（高誘電率）材料のような他の誘電体材料を備える。
【００２０】
次に、一実施形態では、第１および第２のトレンチ８１０ａおよび８１０ｂが埋められ、結果として図１１の半導体構造１００が生じる。具体的には、第１および第２のトレンチ８１０ａおよび８１０ｂは、ｎ型ドープ・ポリシリコン領域８１４ａおよび８１４ｂでそれぞれ埋められる。もしくは、金属（タングステン、チタン、銅、その他）および金属化合物（窒化タングステン、窒化チタン、タングステン・シリサイド、コバルト・シリサイド、その他）のような任意の他の適切な材料が、トレンチ８１０ａおよび８１０ｂを埋めるために使用されることがある。一実施形態では、第１および第２のトレンチ８１０ａおよび８１０ｂは、ＣＶＤまたはＡＬＤによって埋められ、ＣＭＰによって平坦化される。パッド層７１０の上の誘電体層８１２は、ＣＭＰプロセス中に消滅してもよい。もしくは、パッド層７１０の上の誘電体層８１２は、ドライまたはウェット・エッチング・プロセスによって除去することができる。図１１で理解することができるように、誘電体層８１２（図１０）の残っているものは、誘電体層８１２ａおよび８１２ｂと呼ばれる。
【００２１】
次に、一実施形態では、ｎ型ドープ・ポリシリコン領域８１４ａの上部８１４ａ’および全ｎ型ドープ・ポリシリコン領域８１４ｂが除去され、結果として図１２の半導体構造１００が生じる。具体的には、ｎ型ドープ・ポリシリコン領域８１４ａの上部８１４ａ’および全ｎ型ドープ・ポリシリコン領域８１４ｂは、異方性エッチングによって除去される。一実施形態では、ｎ型ドープ・ポリシリコン領域８１４ａの上部８１４ａ’および全ｎ型ドープ・ポリシリコン領域８１４ｂの異方性エッチングは、ＲＩＥプロセスである。
【００２２】
次に、図１２を参照して、一実施形態では、第１の誘電体層８１２ａの露出部分および第２の誘電体層８１２ｂ全体が除去され、結果として図１３の半導体構造１００が生じる。具体的には、第１の誘電体層８１２ａの露出部分および第２の誘電体層８１２ｂ全体は、ウェット・エッチングによって除去される。
【００２３】
理解すべきことであるが、ｎ型ドープ・ポリシリコン領域８１４ａの上部８１４ａ’（図１１）、全ｎ型ドープ・ポリシリコン領域８１４ｂ（図１１）、第１の誘電体層８１２ａの露出部分および第２の誘電体層８１２ｂ全体の除去によって、結果として、２つのトレンチ８１０ａ’および８１０ｂ’が生じる（図１３）。
【００２４】
次に、図１４を参照して、一実施形態では、第１のカラー（ｃｏｌｌａｒ）８１３ａおよび第２のカラー８１３ｂが、トレンチ８１０ａ’および８１０ｂ’の側壁にそれぞれ形成される。具体的には、第１のカラー８１３ａおよび第２のカラー８１３ｂは、図１３の半導体構造１００にＣＶＤによって形成され、その後にＲＩＥのような異方性エッチング・プロセスが続く。一実施形態では、第１のカラー８１３ａおよび第２のカラー８１３ｂは、酸化シリコンを備える。一実施形態では、第１のシリコン層１１０の上面１１１がトレンチ８１０ｂ’を通して周囲雰囲気に露出されるまで、異方性エッチング・ステップは、ＢＯＸ領域１２０’を貫通エッチングするように続けられる。また、カラー８１３ａ、８１３ｂはトレンチ８１０ａ’（の上部）、８１０ｂ’（の上部）の内壁を筒状に被っている。
【００２５】
次に、一実施形態では、トレンチ８１０ａ’および８１０ｂ’は、第２の導電領域８１５ａおよび８１５ｂでそれぞれ埋められる（図１５）。一実施形態では、導電領域８１５ａおよび８１５ｂは、ｎ型ドープ・ポリシリコンを備える。具体的には、（ｉ）図１４の半導体構造１００の上にＣＶＤによってポリシリコンを堆積し（トレンチ８１０ａ’および８１０ｂ’の内側を含む）、（ｉｉ）ＣＭＰによって図１４の半導体構造１００の上面を研磨することによって、ポリシリコン領域８１５ａおよび８１５ｂがトレンチ８１０ａ’および８１０ｂ’にそれぞれ形成され、結果として図１５の半導体構造１００が生じる。
【００２６】
図１５で理解することができるように、半導体構造１００は、第１のポリシリコン電極８１４ａ＋８１５ａ、第２の電極１１０、およびキャパシタ誘電体層８１２ａを含むキャパシタを備える。ｎ型ドープ・ポリシリコン領域８１５ｂは、キャパシタ電極１１０への電気的接続を実現する。
【００２７】
本発明の特定の実施形態が、例示の目的のために、本明細書で説明されたが、当業者には多くの修正物および変化物が明らかになるであろう。したがって、添付の特許請求の範囲は、本発明の真の精神および範囲内に含まれるような全ての修正物および変化物を含む意図である。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図２】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図３】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図４】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図５】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図６】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図７】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図８】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図９】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図１０】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図１１】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図１２】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図１３】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図１４】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【図１５】本発明の実施形態に従ったキャパシタおよびそれの電気コンタクトの製造を示す図である。
【符号の説明】
【００２９】
１００  半導体構造
１１０  第１のシリコン層（キャパシタ電極）
１１１  第１のシリコン層の露出上面
１２０  埋込み絶縁層
１２０’  ＢＯＸ領域
１３０  第２のシリコン層（下部半導体層）
１３０’  第２のシリコン領域
１４０  犠牲パッド層
１４０’  犠牲パッド領域
１４１  犠牲パッド領域の上面
３１０  窒化物スペーサ層
３１０’  窒化物スペーサ
５１０  エピ・シリコン領域
５１１  エピ・シリコン領域の上面
７１０  パッド層（窒化シリコン）
７２０  ハードマスク層
８１０ａ  第１のトレンチ
８１０ａ’  トレンチ
８１０ｂ  第２のトレンチ
８１０ｂ’  トレンチ
８１２  誘電体層
８１２ａ  第１の誘電体層
８１２ｂ  第２の誘電体層
８１３ａ  酸化シリコン（第１のカラー）
８１３ｂ  酸化シリコン（第２のカラー）
８１４ａ  ｎ型ドープ・ポリシリコン領域（ポリシリコン電極）
８１４ｂ  全ｎ型ドープ・ポリシリコン領域
８１５ａ  ｎ型ドープ・ポリシリコン領域（ポリシリコン電極）
８１５ｂ  ｎ型ドープ・ポリシリコン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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