(57)【特許請求の範囲】
【請求項１】
トランスと、前記トランスの一次側に設けられ、第一のラインと第二のラインを介して供給される交流電圧を整流した電圧を前記トランスの一次巻線に供給する整流回路と、前記整流回路の低電圧出力側に接続される容量素子とを備えた電源に接続され、前記交流電圧の位相が零度となるタイミングを検出するゼロクロス検知回路であって、
前記第一のラインと前記第二のラインとの間の電位差に応じてスイッチングするスイッチング手段と、
前記第一のラインと前記第二のラインとに接続され、前記スイッチング手段のスイッチングに応じてゼロクロス検知信号を出力する出力回路と、
前記トランスの一次側の補助巻線からの電圧を定電圧源として生成する定電圧回路と、を備え、
前記第二のラインに前記定電圧回路を接続したことを特徴とするゼロクロス検知回路。
【請求項２】
更に、前記ゼロクロス検知回路と、前記第一のラインと前記第二のラインの少なくとも一方のラインとの接続を切るオフ手段を有し、
前記タイミングの検知が不要な場合に、前記オフ手段によって、前記第一のラインと前記第二のラインの少なくとも一方のラインとの接続を切ることを特徴とする請求項１に記載のゼロクロス検知回路。
【請求項３】
前記オフ手段は、リレー、トランジスタ、ＦＥＴ、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項２に記載のゼロクロス検知回路。
【請求項４】
第一のラインと第二のラインを介して供給される交流電圧を変換して出力する電源であって、
一次巻線と二次巻線と補助巻線を有するトランスと、
前記交流電圧を整流し、整流した電圧を前記一次巻線に供給する整流回路と、
前記整流回路の低電圧出力側に接続される容量素子と、
前記トランスの一次側に設けられ、前記交流電圧の位相が零度となるタイミングを検出するゼロクロス検出回路と、を有し、
前記ゼロクロス検知回路は、前記第一のラインと前記第二のラインとの間の電位差に応じてスイッチングするスイッチング手段と、前記第一のラインと前記第二のラインとに接続され、前記スイッチング手段のスイッチングに応じてゼロクロス検知信号を出力する出力回路と、前記トランスの補助巻線からの電圧を定電圧源として生成する定電圧回路と、を備え、前記第二のラインに前記定電圧回路を接続したことを特徴とする電源。
【請求項５】
更に、前記ゼロクロス検知回路と、前記第一のラインと前記第二のラインの少なくとも一方のラインとの接続を切るオフ手段を有し、
前記タイミングの検知が不要な場合に、前記オフ手段によって、前記第一のラインと前記第二のラインの少なくとも一方のラインとの接続を切ることを特徴とする請求項４に記載の電源。
【請求項６】
前記オフ手段は、リレー、トランジスタ、ＦＥＴ、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項５に記載の電源。
【請求項７】
入力される交流電圧を整流し、整流した電圧をトランスに供給するための整流回路と、前記整流回路の低電圧出力側に接続される容量素子とを備えた電源に接続され、前記交流電圧のゼロクロスタイミングに応じた信号を出力するゼロクロス信号出力回路であって、
前記交流電圧が入力される二つのラインの間の電位差に応じてスイッチングするスイッチング手段と、
前記スイッチング手段のスイッチングに応じて前記信号を出力する出力回路と、
前記二つのラインの間に接続され、前記入力される交流電圧を整流して定電圧化する定電圧回路と、を備えたことを特徴とするゼロクロス信号出力回路。
【請求項８】
更に、前記ゼロクロス信号出力回路と、前記二つのラインのうちの少なくとも一つのラインとの接続を切るオフ手段を有し、
前記信号の出力が不要な場合に、前記オフ手段によって、前記二つのラインのうちの少なくとも一つのラインとの接続を切ることを特徴とする請求項７に記載のゼロクロス信号出力回路。
【請求項９】
前記オフ手段は、リレー、トランジスタ、ＦＥＴ、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項８に記載のゼロクロス信号出力回路。
【請求項１０】
入力される交流電圧を変換して出力する電源であって、
トランスと、
前記交流電圧を整流し、整流した電圧を前記トランスに供給する整流回路と、
前記整流回路の低電圧出力側に接続される容量素子と、
前記交流電圧のゼロクロスタイミングに応じた信号を出力するゼロクロス信号出力回路と、を備え、
前記ゼロクロス信号出力回路は、前記交流電圧が入力される二つのラインの間の電位差に応じてスイッチングするスイッチング手段と、前記スイッチング手段のスイッチングに応じて前記信号を出力する出力回路と、前記二つのラインの間に接続され、前記前記入力される交流電圧を整流して定電圧化する定電圧回路と、を備えたことを特徴とする電源。
【請求項１１】
更に、前記ゼロクロス信号出力回路と、前記二つのラインのうちの少なくとも一つのラインとの接続を切るオフ手段を有し、
前記信号の出力が不要な場合に、前記オフ手段によって、前記二つのラインのうちの少なくとも一つのラインとの接続を切ることを特徴とする請求項１０に記載の電源。
【請求項１２】
前記オフ手段は、リレー、トランジスタ、ＦＥＴ、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項１１に記載の電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力商用交流電源の電圧位相が零度となるタイミングを検出するゼロクロス検知技術に関するものである。
【背景技術】
【０００２】
従来から、入力商用交流電源の電圧位相が零度となるタイミングを検出するゼロクロス検知回路が使用されている。
【０００３】
図１０は、従来のゼロクロス検知回路を含むスイッチング電源回路の回路構成例を示す図である。また、図１１は、ゼロクロス検知回路およびスイッチング電源回路の動作を表すタイミング図である。
【０００４】
図１０のスイッチング電源回路100は、ダイオードD1/D2/D3/D4/D7、コンデンサC1/C2、PWMモジュール、FET Q1、抵抗R7、トランスT1の一次巻線P1、および二次巻線Sから構成される。スイッチング電源回路100には、入力交流電圧LINE1/LINE2、およびグランド電位GNDが供給される。一般に、LINE1およびLINE2は、GNDを振幅中心とし、各々180°の位相差を持つ正弦波電圧である。
【０００５】
図１１中、『V(LINE1)-V(GND)』および『V(LINE2)-V(GND)』のグラフが、各々の電圧波形を表す。ダイオードD1/D2/D3/D4は、LINE1-LINE2間の電圧『V(LINE1)-V(LINE2)』を全波整流する。コンデンサC1は、この全波整流電圧を平滑化し、トランスT1の一次巻線P1を介してFET Q1に供給する。PWMモジュールは、FET Q1をスイッチングさせる。すると、トランスT1の二次巻線S、および補助巻線P2にパルス電圧が誘起する。
【０００６】
二次巻線Sに誘起したパルス電圧は、ダイオードD7、およびコンデンサC2によって整流/平滑化され、直流電圧Voutとなる。一方、補助巻線P2に誘起したパルス電圧は、ダイオードD6、およびコンデンサC4によって整流/平滑化され、直流電圧Vccとなる。
【０００７】
ゼロクロス検知回路200は、ダイオードD5/D6、抵抗R1/R2/R3/R4、トランジスタQ2、フォトカプラPC1、コンデンサC4、トランスT1の補助巻線P2から構成される。ダイオードD5には、入力交流電圧の一方のラインLINE1が供給される。トランジスタQ2のエミッタ端子には、ダイオードD1/D2/D3/D4で構成される全波整流回路の低電圧出力側端子VLが接続される。
【０００８】
LINE1の電圧がLINE2よりも高い場合(図１１中、t=0〜10, 20〜30, 40〜50msecの間)、LINE1→D5→R1→Q2のベース端子→Q2のエミッタ端子→D4→LINE2のルートで電流が流れる。すると、Q2はONし、PC1内のLEDの両端電位差をほぼ0Vにする。従って、PC1内のフォトトランジスタがOFFする。PC1内のフォトトランジスタのコレクタ端子は、R4によってVoutにPull upされているから、ゼロクロス検知信号ZEROXはHighレベルとなる。図１１の『I(R1)』はR1に流れる電流、『V(ZEROX)』はZEROXの電圧レベルを表す。
【０００９】
一方、LINE1の電圧がLINE2よりも低い場合(図１１中、t=10〜20, 30〜40msecの間)、LINE2→D4→R2→R1→D5→LINE1のルートの内、D4とD5が逆バイアスされるから、Q2のベース端子-エミッタ端子間に電流は流れない。従って、Q2はOFFする。すると、PC1内のLEDに、R3を介してVccが供給され、LEDが発光する。よって、PC1内のフォトトランジスタがONし、ゼロクロス検知信号ZEROXはLowレベルとなる。
【００１０】
以上により、ゼロクロス検知信号ZEROXのエッジは、入力商用交流電源の電圧位相が零度となるタイミング（以下、『ゼロクロスタイミング』）と同期することになる。
【００１１】
ところが、一般に、端子雑音対策として、全波整流回路の低電圧出力側端子VLあるいは高電圧側端子Vhと、GNDとの間に、数1000pF程度のコンデンサ（通称『Yコンデンサ』と呼ばれる）が設けられるのが普通である。
【００１２】
図１２に、端子雑音対策の『Yコンデンサ』を設けたスイッチング電源回路101とゼロクロス検知回路200を示す。図１０に示した構成との違いは、ダイオードD1/D2/D3/D4で構成される全波整流回路の低電圧出力側端子VLに、コンデンサC5が接続されている点である。C5が、『Yコンデンサ』にあたる。コンデンサC5が接続されると、ゼロクロス検知回路200の出力信号であるゼロクロス検知信号ZEROXに影響を及ぼすことが知られている。
【００１３】
図１３に、図１２に示したスイッチング電源回路101とゼロクロス検知回路200の動作を示す。
【００１４】
『V(LINE1)-V(LINE2)』のグラフは、図１１と同じであるにも係わらず、R1に流れる電流を表す『I(R1)』のグラフに変化がある。図１４は、R1に流れる電流を表す『I(R1)』、およびC5に流れる電流を表す『I(C5)』のグラフを拡大した図である。R1に流れる電流を実線で、C5に流れる電流を破線で表す。
【００１５】
ｔ=15〜20, 35〜40msecの領域で、LINE1の電圧がLINE2の電圧より低いにも係わらず、R1に電流が流れていることが分かる。これは、LIVE1→D5→R1→Q2のベース端子→Q2のエミッタ端子→C5→GNDのルートで流れる電流である。この電流により、LINE1の電圧がLINE2の電圧より低いにも係わらず、Q2がONし、ゼロクロス検知信号ZEROXがHighレベルとなる。よって、ゼロクロス検知信号ZEROXのエッジが、ゼロクロスタイミングと同期しないという不具合が発生する。
【００１６】
この不具合を解決するための方法として、特許文献１に開示されるのスイッチング電源回路101およびゼロクロス検知回路201が考案されている。この回路の構成を図１５に示す。図１２に示した構成との違いは、LINE2と全波整流回路の低電圧出力側端子VLとの間に、バランス抵抗R10が接続されていることである。バランス抵抗R10は、R1とほぼ同じ抵抗値を持つことが望ましいとされる。
【００１７】
図１６に、このスイッチング電源回路101とゼロクロス検知回路201の動作を示す。図１５の構成において、ｔ=15〜20, 35〜40msecの領域で問題となったコンデンサC5に流れる電流は、バランス抵抗R10を介してLINE2から供給される。従って、Q2のベース端子-エミッタ端子間に電流は流れず、ゼロクロス検知信号ZEROXのエッジが、ゼロクロスタイミングと正常に同期する。
【特許文献１】特開2003-199343
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記特許文献１に開示された図１６の構成においては、バランス抵抗R10を接続することにより、バランス抵抗R10に入力交流電圧『V(LINE1)-V(LINE2)』の半波電圧が常に印加されることになり、無駄な電力損失が増すという弊害がある。
【００１９】
本発明は、以上の課題を解決するためになされたものであり、その目的は、無駄な電力損失を抑えつつ、誤動作を防ぐことが可能なゼロクロス検知回路、ゼロクロス信号出力回路及び電源を提供することにある。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明のゼロクロス検知回路は、トランスと、前記トランスの一次側に設けられ、第一のラインと第二のラインを介して供給される交流電圧を整流した電圧を前記トランスの一次巻線に供給する整流回路と、前記整流回路の低電圧出力側に接続される容量素子とを備えた電源に接続され、前記交流電圧の位相が零度となるタイミングを検出するゼロクロス検知回路であって、前記第一のラインと前記第二のラインとの間の電位差に応じてスイッチングするスイッチング手段と、前記第一のラインと前記第二のラインとに接続され、前記スイッチング手段のスイッチングに応じてゼロクロス検知信号を出力する出力回路と、前記トランスの一次側の補助巻線からの電圧を定電圧源として生成する定電圧回路と、を備え、前記第二のラインに前記定電圧回路を接続したことを特徴とする。
【００２１】
ここで、更に、前記ゼロクロス検知回路と、前記第１のラインと第２のラインの少なくとも一方のラインとの接続を切るオフ手段を有し、ゼロクロス検知が不要な場合に、前記オフ手段によってラインとの接続を切る。また、前記オフ手段は、リレー、トランジスタ、FET、サイリスタ、トライアックのいずれかを含む。
【発明の効果】
【００２２】
以上の構成によれば、全波整流平滑回路の低電圧出力側端子あるいは高電圧出力側端子の一方または両方とGNDとの間にコンデンサ等の容量素子が接続されていたとしても、ゼロクロス検知回路から前記容量素子に流れる電流がないため、ゼロクロス検知回路が誤動作することがない。さらに、上記誤動作を防ぐため目的で従来接続されていたバランス抵抗を接続する必要がないので、バランス抵抗で消費する無駄な電力損失を抑えることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明のゼロクロス検知回路の実施形態を、添付図面に従って詳細に説明する。なお、以下の実施形態に示すゼロクロス検知回路は本発明の数例であって、等価な回路構成や等価な素子による置き換えが可能であり、これらも本発明に含まれる。
【００２４】
＜実施形態１＞
図１は、本発明の実施形態１のゼロクロス検知回路202を含む構成例を示す図である。
【００２５】
図１のスイッチングレギュレータであるスイッチング電源回路101は、ダイオードD1/D2/D3/D4/D7、コンデンサC1/C2、PWMモジュール、FET Q1、抵抗R7、トランスT1の一次巻線P1、および二次巻線Sから構成される。スイッチング電源回路100には、入力交流電圧LINE1/LINE2、およびグランド電位GNDが供給される。一般に、LINE1およびLINE2は、GNDを振幅中心とし、各々180°の位相差を持つ正弦波電圧である。本発明の第１および第２のラインはこのLINE1およびLINE2を示す。
【００２６】
図１中、『V(LINE1)-V(GND)』および『V(LINE2)-V(GND)』のグラフが、各々の電圧波形を表す。ダイオードD1/D2/D3/D4は、LINE1-LINE2間の電圧『V(LINE1)-V(LINE2)』を全波整流する。コンデンサC1は、この全波整流電圧を平滑化し、トランスT1の一次巻線P1を介してFET Q1に供給する。PWMモジュールは、FET Q1をスイッチングさせる。すると、トランスT1の二次巻線S、および補助巻線P2にパルス電圧が誘起する。なお、スイッチング電源回路101には、端子雑音対策として、全波整流回路の低電圧出力側端子VLとGNDとの間に、数1000pF程度のコンデンサC5（通称『Yコンデンサ』と呼ばれる）が設けられている。ここで、本発明のゼロクロス検知信号のズレを生む容量素子はコンデンサC5を含むが、これに限定されない。ゼロクロス検知回路におけるゼロクロス検知信号のズレを生む容量素子は全て含まれる。
【００２７】
二次巻線Sに誘起したパルス電圧は、ダイオードD7、およびコンデンサC2によって整流/平滑化され、直流電圧Voutとなる。一方、補助巻線P2に誘起したパルス電圧は、ダイオードD6、およびコンデンサC4によって整流/平滑化され、所定電圧の直流電源である直流電圧Vccが生成される。
【００２８】
ゼロクロス検知回路202は、ダイオードD5/D6、抵抗R1/R2/R3/R4、トランジスタQ2、フォトカプラPC1、コンデンサC4、トランスT1の補助巻線P2から構成される。ダイオードD5には、入力交流電圧の一方のラインLINE1が供給される。トランジスタQ2のエミッタ端子には、入力交流電圧の一方のラインLINE2が供給される。ダイオードD5、抵抗R1、抵抗R2は、ラインLINE1とラインLINE2との間に直列に接続される。ここで、本発明のスイッチング素子は実施形態１のｐｎｐ型のトランジスタQ2を含み、電位差発生素子は抵抗R2を含み、信号出力回路はフォトカプラPC1などを含む。
【００２９】
本実施形態１の特徴は、トランジスタQ2のエミッタ端子をLINE2に接続すると共に、トランスT1の補助巻線P2、ダイオードD6、コンデンサC4で構成される定電圧回路の定電圧源をLINE2に接続したことにある。これにより、全波整流平滑回路の低電圧出力側端子VLとGNDの間にコンデンサC5が接続されていたとしても、Q2のベース端子から前記コンデンサC5を介してGNDに流れ込む電流がない。従って、ゼロクロス検知回路202が誤動作することがない。
【００３０】
図２を用いて、本実施形態１のゼロクロス検知回路202の動作を説明する。
【００３１】
LINE1の電圧がLINE2よりも高い場合(図２中、t=0〜10, 20〜30, 40〜50msecの間)、LINE1→D5→R1→Q2のベース端子→Q2のエミッタ端子→LINE2のルートで電流が流れる。すると、Q2はONし、PC1内のLEDの両端電位差をほぼ0Vにする。従って、PC1内のフォトトランジスタがOFFする。PC1内のフォトトランジスタのコレクタ端子は、R4によってVoutにPull upされているから、ゼロクロス検知信号ZEROXはHighレベルとなる。図２の『I(R1)』はR1に流れる電流、『V(ZEROX)』はゼロクロス検知信号ZEROXの電圧レベルを表す。
【００３２】
一方、LINE1の電圧がLINE2よりも低い場合(図２中、t=10〜20, 30〜40msecの間)、LINE2→R2→R1→D5→LINE1のルートの内、D5が逆バイアスされるから、Q2のベース端子-エミッタ端子間に電流は流れない。従って、Q2はOFFする。すると、PC1内のLEDに、R3を介してVccが供給され、LEDが発光する。よって、PC1内のフォトトランジスタがONし、ゼロクロス検知信号ZEROXはLowレベルとなる。
【００３３】
このとき、LINE1からQ2のベース端子、C5を介してGNDに流れ込む電流はない。従って、ゼロクロス検知回路が誤動作することがない。以上により、ゼロクロス検知信号ZEROXのエッジは、ゼロクロスタイミングと同期することになる。さらに、上記誤動作を防ぐため目的で従来接続されていた、図１５のような容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子であるバランス抵抗R10を接続する必要がない。したがって、バランス抵抗で消費する無駄な電力損失を抑えることができる。
【００３４】
以上で説明した実施形態１のゼロクロス検知回路202の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。
【００３５】
＜実施形態２＞
図３は、本発明の実施形態２のゼロクロス検知回路203を含む構成例を示す図である。なお、実施形態１で説明した項目には、同様の符号を付し、説明を省略する。
【００３６】
本実施形態２の特徴は、トランジスタQ2のエミッタ端子をLINE2に接続すると共に、LINE2およびLINE2の間にダイオードD5、抵抗R1、抵抗R2と並列に接続された、ダイオードD8、抵抗R5、コンデンサC6で構成される定電圧源を有し、前記定電圧源をLINE2に接続したことにある。
【００３７】
これにより、全波整流平滑回路の低電圧出力側端子VLと、GNDの間にコンデンサC5が接続されていたとしても、Q2のベース端子から、前記コンデンサC5を介してGNDに流れ込む電流がない。従って、ゼロクロス検知回路203が誤動作することがない。
【００３８】
LINE1-LINE2間の電圧は、D8を介して、R5とC6で構成される平滑回路に供給される。よって、R3'には、実施形態１と同様にほぼ一定の電圧Vccが供給される。
【００３９】
LINE1の電圧がLINE2よりも高い場合、実施形態１と同様に、LINE1→D5→R1→Q2のベース端子→Q2のエミッタ端子→LINE2のルートで電流が流れる。すると、Q2はONし、PC1内のLEDの両端電位差をほぼ0Vにする。従って、PC1内のフォトトランジスタがOFFする。PC1内のフォトトランジスタのコレクタ端子は、R4によってVoutにPull upされているから、ゼロクロス検知信号ZEROXはHighレベルとなる。
【００４０】
この間、LINE1→D8→R5→R3'→Q2→LINE2を流れる電流によるR3'の両端電位差にコンデンサC6が充電される。
【００４１】
一方、LINE1の電圧がLINE2よりも低い場合も、実施形態１と同様に、LINE2→R2→R1→D5→LINE1のルートの内、D5が逆バイアスされるから、Q2のベース端子-エミッタ端子間に電流は流れない。従って、Q2はOFFする。すると、PC1内のLEDに、コンデンサC6に充電されていたVccがR3'を介して供給され、LEDが発光する。よって、PC1内のフォトトランジスタがONし、ゼロクロス検知信号ZEROXはLowレベルとなる。
【００４２】
このとき、LINE1からQ2のベース端子、C5を介してGNDに流れ込む電流はない。従って、ゼロクロス検知回路が誤動作することがない。以上により、ゼロクロス検知信号ZEROXのエッジは、ゼロクロスタイミングと同期することになる。さらに、上記誤動作を防ぐため目的で従来接続されていた、図１５のような容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子であるバランス抵抗R10を接続する必要がない。したがって、バランス抵抗で消費する無駄な電力損失を抑えることができる。
【００４３】
以上で説明した実施形態２のゼロクロス検知回路203の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。
【００４４】
＜実施形態３＞
図４は、本発明の実施形態３のゼロクロス検知回路を含む構成例を示す図である。なお、実施形態１で説明した項目には、同様の符号を付し、説明を省略する。
【００４５】
本実施形態３の特徴は、実施形態１で説明したスイッチングレギュレータであるスイッチング電源回路101およびゼロクロス検知回路202を更に省電力化するため、LINE1とD5の間に電気的接続をオン／オフする断続手段であるリレーRL1を配置したことにある。これにより、ゼロクロス検知が必要のない時にはRL1をオープンにし、ゼロクロス検知回路202で消費していた電力をカットすることができる。
【００４６】
スイッチング電源回路101の出力Voutと、GND間には、論理素子CPUが接続されている。CPUからRL1のコイルにオン／オフを制御する制御信号である省電力信号PSAVEが供給されている。省電力信号PSAVEがHighレベルの場合、RL1の接点はONする。一方、省電力信号PSAVEがlowレベルの場合、RL1の接点がOFFする。
【００４７】
図４に示すCPUはスイッチング電源回路101の出力Voutの負荷となる装置を代表するものであり、限定されない。但し、ゼロクロス検知信号を使用する装置である。かかるCPUは、ゼロクロス検知信号が必要のない場合（例えば、装置の待機時や、省電力モード時など）は省電力信号PSAVEをLowレベルにして、RL1の接点をOFFにし、LINE1とD5の接続を遮断する。すると、LINE1からゼロクロス検知回路204に流入する電流は零となるから、ゼロクロス検知回路204の電力消費も零となる。
【００４８】
一方、ゼロクロス検知信号が必要な場合（例えば、装置の動作時や、イニシャル処理時など）、省電力信号PSAVEをHighレベルにして、RL1の接点をONにし、LINE1とD5の接続を接続する。すると、実施形態１で説明したように、ゼロクロスタイミングと同期したゼロクロス検知信号ZEROXを得ることができる。
【００４９】
以上で説明した実施形態３のゼロクロス検知回路203の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。
【００５０】
＜実施形態４＞
図５は、本発明の実施形態４のゼロクロス検知回路205を含むの構成例を示す図である。なお、実施形態２で説明した項目には、同様の符号を付し、説明を省略する。
【００５１】
本実施形態４の特徴は、実施形態２で説明したスイッチング電源回路101およびゼロクロス検知回路203を更に省電力化するため、LINE1とD5/D8の間にリレーRL1を配置したことにある。これにより、ゼロクロス検知が必要のない時には、RL1をオープンにし、ゼロクロス検知回路203で消費していた電力をカットすることができる。
【００５２】
スイッチングレギュレータであるスイッチング電源回路101の出力VoutとGND間には、論理素子CPUが接続されている。CPUからRL1のコイルに省電力信号PSAVEが供給されている。省電力信号PSAVEがHighレベルの場合、RL1の接点はONする。一方、省電力信号PSAVEがLowレベルの場合、RL1の接点がOFFする。
【００５３】
CPUは、ゼロクロス検知信号が必要のない場合（例えば、装置の待機時や、省電力モード時など）、省電力信号PSAVEをLowレベルにして、RL1の接点をOFFにし、LINE1とD5の接続を遮断する。すると、LINE1からゼロクロス検知回路205に流入する電流は零となるから、ゼロクロス検知回路205の電力消費も零となる。
【００５４】
前記実施形態３の構成（図４）では、RL1の接点をOFFした場合でも、トランスT1の補助巻線P2→ダイオードD6→抵抗R3→フォトカプラPC1のLED→P2のルートで小電流が流れ、わずかな電力を消費していた。本実施形態４の構成(図５)によれば、RL1の接点をOFFすることで、上記わずかな電力も削減でき、更なる省電力化が実現できる。
【００５５】
一方、ゼロクロス検知信号が必要な場合（例えば、装置の動作時や、イニシャル処理時など）、省電力信号PSAVEをHighレベルにして、RL1の接点をONにし、LINE1とD5の接続を接続する。すると、実施形態２で説明したとおり、ゼロクロスタイミングと同期したゼロクロス検知信号ZEROXを得ることができる。
【００５６】
以上で説明した実施形態４のゼロクロス検知回路205の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。
【００５７】
＜実施形態５＞
図６は、実施形態４のCPUからRL1のコイルへの省電力信号PSAVEの供給を、フォトサイリスタSSR1を用いて、LINE1とゼロクロス検知回路の接続を遮断するようにした実施形態５のゼロクロス検知回路205'の構成例である。この場合、SSR1内のサイリスタに整流作用があるから、図５の構成にあったD5が不要となる。
【００５８】
CPUが省電力信号PSAVEをLowレベルにすると、SSR1内のLEDが消灯し、SSR1内のサイリスタがOFFする。これにより、LINE1と、R1およびD8 の接続が遮断される。
【００５９】
CPUが省電力信号PSAVEをHighレベルにすると、SSR1内のLEDが発光し、SSR1内のサイリスタがONする。これにより、LINE1と、R1およびD8が接続される。従って、図５と同様の効果を得る。
【００６０】
以上で説明した実施形態５のゼロクロス検知回路205'の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。
【００６１】
＜実施形態６＞
図７は、実施形態１のゼロクロス検知回路202において、スイッチング素子としてｐｎｐ型のトランジスタQ2'を使用したゼロクロス検知回路202'の構成例である。
【００６２】
図７のゼロクロス検知回路202'の構成において、実施形態１との相違点はダイオードD5がD5'に変わったことである。
【００６３】
図８を用いて、本実施形態６のゼロクロス検知回路202'の動作を説明する。
【００６４】
LINE1の電圧がLINE2よりも低い場合(図８中、t=10〜20, 30〜40msecの間)、LINE2→Q2'のエミッタ端子→Q2'のベース端子→R1→D5→LINE1のルートで電流が流れる。すると、Q2'はONし、PC1内のLEDの両端電位差をほぼ0Vにする。従って、PC1内のフォトトランジスタがOFFする。PC1内のフォトトランジスタのコレクタ端子は、R4によってVoutにPull upされているから、ゼロクロス検知信号ZEROXはHighレベルとなる。図２の『I(R1)』はR1に流れる電流、『V(ZEROX)』はゼロクロス検知信号ZEROXの電圧レベルを表す。
【００６５】
一方、LINE1の電圧がLINE2よりも高い場合(図８中、t=0〜10, 20〜30, 40〜50msecの間)、LINE1→D5→R2→R1→LINE2のルートの内、D5が逆バイアスされるから、Q2'のベース端子-エミッタ端子間に電流は流れない。従って、Q2'はOFFする。すると、PC1内のLEDに、R3を介してVccが供給され、LEDが発光する。よって、PC1内のフォトトランジスタがONし、ゼロクロス検知信号ZEROXはLowレベルとなる。
【００６６】
このとき、LINE1からQ2'のベース端子、C5を介してGNDに流れ込む電流はない。従って、ゼロクロス検知回路が誤動作することがない。以上により、ゼロクロス検知信号ZEROXのエッジは、ゼロクロスタイミングと同期することになる。さらに、上記誤動作を防ぐため目的で従来接続されていた、図１５のような容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子であるバランス抵抗R10を接続する必要がない。したがって、バランス抵抗で消費する無駄な電力損失を抑えることができる。
【００６７】
以上で説明した実施形態５のゼロクロス検知回路202'の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。
【００６８】
＜実施形態７＞
図９は、実施形態２のゼロクロス検知回路203において、スイッチング素子をｎ型のＦＥＴQ2"に置き換えたゼロクロス検知回路203'の構成例を示す図である。
【００６９】
図９のゼロクロス検知回路203'の動作は、スイッチング素子がｎｐｎ型の接合トランジスタQ2からｎ型のＦＥＴQ2"に置き換わったのみで、実施形態２と同様であるので、詳説は省く。但し、トランジスタのベース端子はＦＥＴのゲート端子に、エミッタ端子はソース端子に、コレクタ端子はドレイン端子に置き換わる。
【００７０】
実施形態２同様に、LINE1からQ2”のゲート端子、C5を介してGNDに流れ込む電流はない。従って、ゼロクロス検知回路が誤動作することがない。以上により、ゼロクロス検知信号ZEROXのエッジは、ゼロクロスタイミングと同期することになる。さらに、上記誤動作を防ぐため目的で従来接続されていた、図１５のような容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子であるバランス抵抗R10を接続する必要がない。したがって、バランス抵抗で消費する無駄な電力損失を抑えることができる。
【００７１】
以上で説明した実施形態５のゼロクロス検知回路203'の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。
【００７２】
＜更に他の実施形態＞
上記実施形態１乃至７には、本発明を実施する数例を説明した。しかしながら、本発明は上記実施形態１乃至７に限定されない。その回路の構成や素子の置き換えが可能であり、これらも本発明に含まれる。例えば、スイッチング素子は、ｐ型ＦＥＴであってもよく、又、トランジスタのゲート端子−エミッタ端子間の電位差を抵抗R1の両端としたが、抵抗R2の両端としても同様の効果が得られる。更に、他の適切なスイッチング素子が使用されてもよい。
【００７３】
また、実施形態３乃至５でゼロクロス検知回路への電源供給を遮断する構成として、リレーRL1やフォトサイリスタSSR1としたが、他の電磁リレー、トランジスタ、FET、サイリスタ、トライアックなどに置き換えても良いことは、当業者には自明である。
【図面の簡単な説明】
【００７４】
【図１】実施形態１に係わるゼロクロス検知回路を含む構成例を示す図である。
【図２】図１のゼロクロス検知回路の各部の信号波形を示すタイミング図である。
【図３】実施形態２に係わるゼロクロス検知回路を含む構成例を示す図である。
【図４】実施形態３に係わるゼロクロス検知回路を含む構成例を示す図である。
【図５】実施形態４に係わるゼロクロス検知回路を含む構成例を示す図である。
【図６】実施形態５に係わるゼロクロス検知回路を含む構成例を示す図である。
【図７】実施形態６に係わるゼロクロス検知回路を含む構成例を示す図である。
【図８】図７のゼロクロス検知回路の各部の信号波形を示すタイミング図である。
【図９】実施形態７に係わるゼロクロス検知回路を含む構成例を示す図である。
【図１０】従来例１に係わるゼロクロス検知回路を含む構成例を示す図である。
【図１１】図１０のゼロクロス検知回路の各部の信号波形を示すタイミング図である。従来例に係わる図
【図１２】従来例２に係わるゼロクロス検知回路を含む構成例を示す図である。
【図１３】図１２のゼロクロス検知回路の各部の信号波形を示すタイミング図である。
【図１４】図１３の信号波形を拡大して示すタイミング図である。
【図１５】従来例３に係わるゼロクロス検知回路を含む構成例を示す図である。
【図１６】図１５のゼロクロス検知回路の各部の信号波形を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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