(57)【特許請求の範囲】
【請求項１】
第１端子に第１所定電圧が供給され且つ制御端子に所定バイアス電圧が供給される第１チャネル型の第１トランジスタ、第２チャネル型の第２トランジスタ、及び第１端子に第２所定電圧が供給され且つ第２端子に参照電流が入力又は出力される前記第２チャネル型の第３トランジスタが直列接続され、前記第１トランジスタ及び前記第２トランジスタが飽和領域で動作し、前記第３トランジスタが線形領域で動作する第１回路と、
第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第４トランジスタ、制御端子が前記第２トランジスタの制御端子に接続された第２チャネル型の第５トランジスタ、及び第１端子に前記第２所定電圧が供給される前記第２チャネル型の第６トランジスタが直列接続され、前記第４トランジスタ及び前記第５トランジスタが飽和領域で動作する第２回路と、
第１入力端子が、前記第４トランジスタと前記第５トランジスタとの間、及び、前記第６トランジスタの制御端子に接続され、第２入力端子が、前記第１トランジスタと前記第２トランジスタとの間、及び、前記第３トランジスタの制御端子に接続された差動増幅回路と、
第１端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続され且つ第２端子が前記第５トランジスタと前記第６トランジスタとの間に接続された前記第１チャネル型の第７トランジスタと、第１端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続された前記第１チャネル型の第８トランジスタと、から成るミラー回路と、
を備えた電流ミラー回路。
【請求項２】
前記第２トランジスタ及び前記第５トランジスタの制御端子に前記差動増幅回路の前記第２入力端子が接続された
請求項１記載の電流ミラー回路。
【請求項３】
第１端子に第１所定電圧が供給され且つ制御端子に所定バイアス電圧が供給される第１チャネル型の第１トランジスタ、第２チャネル型の第２トランジスタ、及び第１端子に第２所定電圧が供給され且つ第２端子に参照電流が入力又は出力される前記第２チャネル型の第３トランジスタが直列接続され、前記第１トランジスタ及び前記第２トランジスタが飽和領域で動作し、前記第３トランジスタが線形領域で動作する第１回路と、
第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第４トランジスタ、制御端子が前記第２トランジスタの制御端子に接続された第２チャネル型の第５トランジスタ、及び第１端子に前記第２所定電圧が供給される前記第２チャネル型の第６トランジスタが直列接続され、前記第４トランジスタ及び前記第５トランジスタが飽和領域で動作する第２回路と、
第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第７トランジスタ、制御端子が前記第２トランジスタ及び前記第５トランジスタの制御端子に接続された第２チャネル型の第８トランジスタ、及び第１端子に前記第２所定電圧が供給され且つ制御端子が前記第７トランジスタと前記第８トランジスタとの間に接続された前記第２チャネル型の第９トランジスタが直列接続され、前記第７トランジスタ及び前記第８トランジスタが飽和領域で動作する第３回路と、
第１入力端子が、前記第１トランジスタと前記第２トランジスタとの間、及び、前記第３トランジスタの制御端子に接続され、第２入力端子が、前記第４トランジスタと前記第５トランジスタとの間、及び、前記第６トランジスタの制御端子に接続された差動増幅回路と、
第２端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続され且つ第１端子が前記第５トランジスタと前記第６トランジスタとの間に接続された前記第２チャネル型の第１０トランジスタと、第１端子が前記第８トランジスタと前記第９トランジスタとの間に接続された前記第２チャネル型の第１１トランジスタと、から成るミラー回路と、
を備えた電流ミラー回路。
【請求項４】
前記第２トランジスタ、前記第５トランジスタ、及び前記第８トランジスタの制御端子に前記差動増幅回路の前記第１入力端子が接続された
請求項３記載の電流ミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流ミラー回路に係り、特に、半導体集積回路における電流ミラー回路に関するものである。
【背景技術】
【０００２】
従来、電流ミラー回路には、一例として図９（Ａ）に示す電流ミラー回路１００や図１０（Ａ）に示す電流ミラー回路２００がある。なお、以下では、符号の先頭が“Ｐ”であるトランジスタはＰチャネル型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であり、符号の先頭が“Ｎ”であるトランジスタはＮチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）とする。
【０００３】
図９（Ａ）に示す電流ミラー回路１００では、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２が飽和領域で動作することにより、ＩＯＵＴＮ∝ＩＲＥＦＮが得られる。ＮＭＯＳトランジスタが飽和領域で動作する条件は、ＶＤＳＮ＞ＶＧＳＮ−ＶＴＮである。
【０００４】
ここで、ＶＤＳＮは、ＮＭＯＳトランジスタのドレイン端子−ソース端子間電圧、ＶＧＳＮは、ＮＭＯＳトランジスタのゲート端子−ソース端子間電圧、ＶＴＮはＮＭＯＳトランジスタの閾値電圧である。
【０００５】
図１０（Ａ）に示す電流ミラー回路２００も同様である。ＰＭＯＳトランジスタＰ１０１、Ｐ１０２が飽和領域で動作することにより、ＩＯＵＴＰ∝ＩＲＥＦＰが得られる。ＰＭＯＳトランジスタが飽和領域で動作する条件は、ＶＳＤＰ＞ＶＳＧＰ−｜ＶＴＰ｜である。
【０００６】
ここで、ＶＳＤＰはＰＭＯＳトランジスタのソース端子−ドレイン端子間電圧、ＶＳＧＰはＰＭＯＳトランジスタのソース端子−ゲート端子間電圧、ＶＴＰはＰＭＯＳトランジスタの閾値電圧である。
【０００７】
電流ミラー回路１００を使用する場合、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２が飽和領域で動作することが必要条件である。これは、電流ミラー回路１００のように、ＮＭＯＳトランジスタのドレイン端子に流入する電流を参照する回路では重要な課題である。そのため、図１０（Ｂ）に示す電流ミラー回路１０１のように、ＮＭＯＳトランジスタＮ１０１のドレイン端子とゲート端子を短絡することにより、飽和領域での動作を保障するのが一般的である。
【０００８】
電流ミラー回路２００を使用する場合も同様であり、ＰＭＯＳトランジスタＰ１０１、Ｐ１０２が飽和領域で動作することが必要条件であることから、図１０（Ｂ）に示す電流ミラー回路２０１のように、ＰＭＯＳトランジスタＰ１０１のドレイン端子とゲート端子を短絡して飽和領域での動作を保障するのが一般的である。なお、特許文献１には、電流ミラー回路２０１に類似した回路を用いた有機ＥＬ素子を駆動する回路が開示されている。
【特許文献１】特開２００３−５７１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、例えば電流ミラー回路１００のように、ＮＭＯＳトランジスタのドレイン端子に流入する電流を参照する回路の場合、ＮＭＯＳトランジスタが線形領域で動作せざるを得ないほどドレイン端子に流入する参照電流が小さい場合、電流ミラー回路として通常の機能を発揮できない。
【００１０】
従って、電流ミラー回路１００のような回路では、ＮＭＯＳトランジスタが飽和領域で動作できる程度の大きさの参照電流を入力するしかなく、電流ミラー回路１００を利用する回路に制限が生じてしまう、という問題があった。
【００１１】
本発明は、上述した課題を解決するために提案されたものであり、入力される参照電流が、ＭＯＳトランジスタが線形領域で動作する範囲の電流であっても、電流ミラー回路としての通常の機能を発揮させることが可能な電流ミラー回路を提供する。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１記載の発明は、第１端子に第１所定電圧が供給され且つ制御端子に所定バイアス電圧が供給される第１チャネル型の第１トランジスタ、第２チャネル型の第２トランジスタ、及び第１端子に第２所定電圧が供給され且つ第２端子に参照電流が入力される前記第２チャネル型の第３トランジスタが直列接続され、前記第１トランジスタ及び前記第２トランジスタが飽和領域で動作し、前記第３トランジスタが線形領域で動作する第１回路と、第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第４トランジスタ、制御端子が前記第２トランジスタの制御端子に接続された第２チャネル型の第５トランジスタ、及び第１端子に前記第２所定電圧が供給される前記第２チャネル型の第６トランジスタが直列接続され、前記第４トランジスタ及び前記第５トランジスタが飽和領域で動作する第２回路と、第１入力端子が、前記第４トランジスタと前記第５トランジスタとの間、及び、前記第６トランジスタの制御端子に接続され、第２入力端子が、前記第１トランジスタと前記第２トランジスタとの間、及び、前記第３トランジスタの制御端子に接続された差動増幅回路と、第１端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続され且つ第２端子が前記第５トランジスタと前記第６トランジスタとの間に接続された前記第１チャネル型の第７トランジスタと、第１端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続された前記第１チャネル型の第８トランジスタと、から成るミラー回路と、を備えている。
【００１３】
この発明によれば、同一構成の第１回路及び第２回路と、差動増幅回路と、ミラー回路とを上記のように接続した構成としたので、入力又は出力される参照電流が、第３トランジスタが線形領域で動作する程度の小さな電流であっても、電流ミラー回路として通常の機能を発揮させることができる。
【００１４】
なお、請求項２に記載したように、前記第２トランジスタ及び前記第５トランジスタの制御端子に前記差動増幅回路の前記第２入力端子が接続された構成としてもよい。
【００１５】
このように、第２トランジスタ及び第５トランジスタの制御端子を短絡して差動増幅回路の第２入力端子に接続した構成とすることにより、第２トランジスタ及び第５トランジスタの制御端子にバイアス電圧を印加する必要がなく、回路構成を簡略化することができる。
【００１６】
請求項３記載の発明は、第１端子に第１所定電圧が供給され且つ制御端子に所定バイアス電圧が供給される第１チャネル型の第１トランジスタ、第２チャネル型の第２トランジスタ、及び第１端子に第２所定電圧が供給され且つ第２端子に参照電流が入力又は出力される前記第２チャネル型の第３トランジスタが直列接続され、前記第１トランジスタ及び前記第２トランジスタが飽和領域で動作し、前記第３トランジスタが線形領域で動作する第１回路と、第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第４トランジスタ、制御端子が前記第２トランジスタの制御端子に接続された第２チャネル型の第５トランジスタ、及び第１端子に前記第２所定電圧が供給される前記第２チャネル型の第６トランジスタが直列接続され、前記第４トランジスタ及び前記第５トランジスタが飽和領域で動作する第２回路と、第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第７トランジスタ、制御端子が前記第２トランジスタ及び前記第５トランジスタの制御端子に接続された第２チャネル型の第８トランジスタ、及び第１端子に前記第２所定電圧が供給され且つ制御端子が前記第７トランジスタと前記第８トランジスタとの間に接続された前記第２チャネル型の第９トランジスタが直列接続され、前記第７トランジスタ及び前記第８トランジスタが飽和領域で動作する第３回路と、第１入力端子が、前記第１トランジスタと前記第２トランジスタとの間、及び、前記第３トランジスタの制御端子に接続され、第２入力端子が、前記第４トランジスタと前記第５トランジスタとの間、及び、前記第６トランジスタの制御端子に接続された差動増幅回路と、第２端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続され且つ第１端子が前記第５トランジスタと前記第６トランジスタとの間に接続された前記第２チャネル型の第１０トランジスタと、第１端子が前記第８トランジスタと前記第９トランジスタとの間に接続された前記第２チャネル型の第１１トランジスタと、から成るミラー回路と、を備えている。
【００１７】
この発明によれば、同一構成の第１回路、第２回路、及び第３回路と、差動増幅回路と、ミラー回路とを上記のように接続した構成としたので、入力又は出力される参照電流が、第３トランジスタが線形領域で動作する程度の小さな電流であっても、電流ミラー回路として通常の機能を発揮させることができる。
【００１８】
なお、請求項４に記載したように、前記第２トランジスタ、前記第５トランジスタ、及び前記第８トランジスタの制御端子に前記差動増幅回路の前記第１入力端子が接続された構成としてもよい。
【００１９】
このように、第２トランジスタ、第５トランジスタ、及び第８トランジスタの制御端子を短絡して差動増幅回路の第１入力端子に接続した構成とすることにより、第２トランジスタ、第５トランジスタ、及び第８トランジスタの制御端子にバイアス電圧を印加する必要がなく、回路構成を簡略化することができる。
【発明の効果】
【００２０】
本発明によれば、入力される参照電流が、ＭＯＳトランジスタが線形領域で動作する範囲の電流であっても、電流ミラー回路としての通常の機能を発揮させることが可能になる、という効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００２２】
（第１実施形態）
【００２３】
図１には、本発明の第１実施形態に係る電流ミラー回路１０を示した。以下、電流ミラー回路１０の回路構成について説明する。
【００２４】
電流ミラー回路１０は、第１回路Ｃ１、第２回路Ｃ２、差動増幅回路ＯＰ１、及びミラー回路Ｍ１を含んで構成されている。
【００２５】
第１回路Ｃ１は、Ｐチャネル型（第１チャネル型）のＰＭＯＳトランジスタＰ１（第１トランジスタ）、Ｎチャネル型（第２チャネル型）のＮＭＯＳトランジスタＮ１（第２トランジスタ）、及びＮＭＯＳトランジスタＮ２（第３トランジスタ）が直列接続された構成である。
【００２６】
第２回路Ｃ２は、ＰＭＯＳトランジスタＰ２（第４トランジスタ）、ＮＭＯＳトランジスタＮ３（第５トランジスタ）、及びＮＭＯＳトランジスタＮ４（第６トランジスタ）が直列接続された構成である。
【００２７】
ここで、直列接続とは、各トランジスタを流れる電流の経路が１本の経路となるように各トランジスタのソース端子（第１端子）及びドレイン端子（第２端子）が接続されることをいう。
【００２８】
また、ミラー回路Ｍ１は、ＰＭＯＳトランジスタＰ１１（第７トランジスタ）及びＰＭＯＳトランジスタ（第８トランジスタ）を含んで構成されている。
【００２９】
第１回路Ｃ１のＰＭＯＳトランジスタＰ１、Ｐ２のソース端子は、ＶＣＣ電源（第１所定電圧）が供給される電源線に接続される。また、ＰＭＯＳトランジスタＰ１のドレイン端子は、差動増幅回路ＯＰ１の反転入力端子（第２入力端子）ＶＩＮＭに接続されると共にＮＭＯＳトランジスタＮ１のドレイン端子に接続され、ＰＭＯＳトランジスタＰ２のドレイン端子は、差動増幅回路ＯＰ１の非反転入力端子（第１入力端子）ＶＩＮＮに接続されると共に、ＮＭＯＳトランジスタ３のドレイン端子に接続される。また、ＰＭＯＳトランジスタＰ１、Ｐ２のゲート端子は、共に所定バイアス電圧ＶＢＩＡＳＰが供給されるバイアス電圧供給端子に接続される。
【００３０】
ＮＭＯＳトランジスタＮ１のソース端子は、ＮＭＯＳトランジスタＮ２のドレイン端子と接続され、当該ソース端子と当該ドレイン端子との間の端子ＶＲＥＦには参照電流ＩＲＥＦが入力される。
【００３１】
ＮＭＯＳトランジスタＮ１のドレイン端子は、差動増幅回路ＯＰ１の反転入力端子ＶＩＮＭに接続され、ＮＭＯＳトランジスタＮ２のソース端子は、接地（第２所定電圧）される。ＮＭＯＳトランジスタＮ１のゲート端子は、所定バイアス電圧ＶＢＩＡＳＮが供給されるバイアス電圧供給端子に接続され、ＮＭＯＳトランジスタＮ２のゲート端子は、差動増幅回路ＯＰ１の反転入力端子ＶＩＮＭに接続される。
【００３２】
ＮＭＯＳトランジスタＮ３のソース端子とＮＭＯＳトランジスタＮ４のドレイン端子が接続されており、ＮＭＯＳトランジスタＮ３のドレイン端子は差動増幅回路ＯＰ１の非反転入力端子ＶＩＮＮに接続され、ＮＭＯＳトランジスタ４のソース端子は接地される。ＮＭＯＳトランジスタＮ３のゲート端子は所定バイアス電圧ＶＢＩＡＳＮが供給されるバイアス電圧供給端子に接続され、ＮＭＯＳトランジスタＮ４のゲート端子は、差動増幅回路ＯＰ１の非反転入力端子に接続される。
【００３３】
ここで、ＰＭＯＳトランジスタＰ１、Ｐ２のトランジスタサイズ、すなわちゲート長及びゲート幅は同一である。また、これらのＰＭＯＳトランジスタが飽和領域で動作するように、所定バイアス電圧ＶＢＩＡＳＰやＰＭＯＳトランジスタＰ１、Ｐ２の特性が調整されている。
【００３４】
同様に、ＮＭＯＳトランジスタＮ１、Ｎ３もトランジスタサイズが同一である。また、これらのＮＭＯＳトランジスタが飽和領域で動作するように、所定バイアス電圧ＶＢＩＡＳＮやＮＭＯＳトランジスタＮ１、Ｎ３の特性が調整されている。
【００３５】
また、ＮＭＯＳトランジスタＮ２、Ｎ４もトランジスタサイズは同一である。従って、第１回路Ｃ１と第２回路Ｃ２とは、入出力信号を除いて同一の回路を構成する。
【００３６】
差動増幅回路ＯＰ１の出力端子ＶＧＰＯは、ミラー回路Ｍ１のＰＭＯＳトランジスタＰ１１、Ｐ１２のゲート端子に接続されている。
【００３７】
ＰＭＯＳトランジスタＰ１１、Ｐ１２のソース端子はＶＣＣ電源に接続される。ＰＭＯＳトランジスタＰ１１のドレイン端子は、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４との間の端子ＶＲＥＦＰに接続される。ＰＭＯＳトランジスタＰ１２のドレイン端子は、出力端子ＯＵＴＰに接続される。
【００３８】
ＰＭＯＳトランジスタＰ１１、Ｐ１２が飽和領域で動作するように、差動増幅回路ＯＰ１の出力端子ＶＧＰＯに出力される電圧、ＰＭＯＳトランジスタＰ１１、Ｐ１２の特性が調整されている。なお、以下では、ＰＭＯＳトランジスタＰ１１に流れる参照電流をＩＲＥＦＰ、ＰＭＯＳトランジスタＰ１２に流れる出力電流をＩＯＵＴＰとする。
【００３９】
次に、電流ミラー回路１０の回路動作について説明する。
【００４０】
まず、第１回路Ｃ１に着目する。ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１は飽和領域で動作する。この場合、参照電流ＩＲＥＦが増減するのに応じて端子ＶＲＥＦの電圧は僅かに増減する。ＮＭＯＳトランジスタＮ１はゲート接地増幅回路として機能し、参照電流ＩＲＥＦの増減に応じて反転入力端子ＶＩＮＭの電圧は端子ＶＲＥＦの電圧よりも大きく増減する。
【００４１】
次に、第２回路Ｃ２に着目する。ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ３は飽和領域で動作する。この場合、参照電流ＩＲＥＦＰの増減に応じて端子ＶＲＥＦＰの電圧は僅かに増減する。ＮＭＯＳトランジスタＮ３は、ゲート接地増幅回路として機能し、参照電流ＩＲＥＦＰの増減に応じて非反転入力端子ＶＩＮＮの電圧は端子ＶＲＥＦＰの電圧より大きく増減する。
【００４２】
差動増幅回路ＯＰ１は、ＮＭＯＳゲート入力とされ、動作条件としてはＶＩＮＭ＞ＶＴＮ、ＶＩＮＮ＞ＶＴＮが必須となる。そのため、ＮＭＯＳトランジスタＮ２、Ｎ４のゲート端子にそれぞれＶＩＮＭ、ＶＩＮＮを接続することで、ＶＩＮＭ＞ＶＴＮ、ＶＩＮＮ＞ＶＴＮが保障される。また、このように接続することにより、反転入力端子ＶＩＮＭ、非反転入力端子ＶＩＮＮから端子ＶＲＥＦ、ＶＲＥＦＮへのフィードバック効果があり、回路動作の安定化が図られる。
【００４３】
反転入力端子ＶＩＮＭ、非反転入力端子ＶＩＮＮの入力電圧が同一の電圧となる場合、第１回路Ｃ１及び第２回路Ｃ２の動作条件は完全に一致し、ＩＲＥＦ＝ＩＲＥＦＰとなる。差動増幅回路ＯＰ１は、反転入力端子ＶＩＮＭ、非反転入力端子ＶＩＮＮの入力電圧が同一電圧となるように出力端子ＶＧＰＯに出力される電圧を調整するため、ＩＲＥＦ＝ＩＲＥＦＰとなる。
【００４４】
ＰＭＯＳトランジスタＰ１１、Ｐ１２は電流ミラー回路を構成しているため、ＰＭＯＳトランジスタＰ１２に流れる出力電流ＩＯＵＴＰは参照電流ＩＲＥＦＰに比例する。例えば、ＰＭＯＳトランジスタＰ１１、Ｐ１２のゲート長を同一とし、ゲート幅を１：Ｎ（Ｎは正数）とした場合、ＩＯＵＴＰ＝ＩＲＥＦＰ×Ｎとなる。また、ＩＲＥＦ＝ＩＲＥＦＰ、ＩＯＵＴＰ＝ＩＲＥＦＰ×Ｎであるから、ＩＯＵＴＰ＝ＩＲＥＦ×Ｎである。ただし、出力端子ＯＵＴＰに出力される電圧は、ＰＭＯＳトランジスタＰ１２が飽和領域で動作する電圧でなければならない。
【００４５】
ＮＭＯＳトランジスタＮ１が飽和領域で動作するための反転入力端子ＶＩＮＭの入力電圧の条件は、次式で表わされる。
【００４６】
ＶＩＮＭ＞ＶＢＩＡＳＮ−ＶＴＮ    ・・・（１）
【００４７】
また、ＮＭＯＳトランジスタＮ２がオンするための反転入力端子ＶＩＮＭの入力電圧ＶＩＮＭの条件は、次式で表わされる。
【００４８】
ＶＩＮＭ＞ＶＴＮ    ・・・（２）
【００４９】
従って、ＶＢＩＡＳＮ＞２×ＶＴＮの場合は、上記（１）式、ＶＢＩＡＳＮ＜２×ＶＴＮの場合は上記（２）式でＶＩＮＭの条件が制限を受ける。
【００５０】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための反転入力端子ＶＩＮＭの入力電圧の条件は、次式で表わされる。
【００５１】
ＶＩＮＭ＜ＶＢＩＡＳＰ＋｜ＶＴＰ｜    ・・・（３）
【００５２】
上記（１）〜（３）式により、バイアス電圧の条件は、なるべく電圧が低い方が好ましいことから、ＶＢＩＡＳＮ＜２×ＶＴＮとすることが好ましい。
【００５３】
また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための端子ＶＲＥＦの電圧ＶＲＥＦの条件は、次式で表わされる。
【００５４】
ＶＲＥＦ＜ＶＢＩＡＳＮ−ＶＴＮ    ・・・（４）
【００５５】
なお、ＮＭＯＳトランジスタＮ２に関しては基本的に制限はない。上記（４）式により、電圧ＶＲＥＦが高い場合にはバイアス電圧ＶＢＩＡＳＮの電圧も高くする必要があるが、反転入力端子ＶＩＮＭの電圧条件である上記（１）〜（３）式を満たすようにバイアス電圧ＶＢＩＡＳＮを設定する。
【００５６】
電流ミラー回路１０では、参照電流ＩＲＥＦが流入する端子ＶＲＥＦの必要電圧条件は上記（１）式、（４）式より、ＶＲＥＦ＜ＶＢＩＡＳＮ−ＶＴＮ＜ＶＩＮＭである。この電圧条件は、当然にＶＲＥＦ≦ＶＩＮＭ−ＶＴＮを含んでいる。換言すれば、参照電流ＩＲＥＦが流入するＮＭＯＳトランジスタＮ２のドレイン端子の電圧条件は、ＶＤＳＮ≦ＶＧＳＮ−ＶＴＮを許容する。すなわち、ＮＭＯＳトランジスタＮ２が線形領域で動作することを許容する。
【００５７】
このように、電流ミラー回路１０は、ＮＭＯＳトランジスタＮ２のドレイン端子に流入する参照電流が、ＮＭＯＳトランジスタＮ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
【００５８】
なお、電流ミラー回路１０は、参照電流ＩＲＥＦに応じた出力電流ＩＯＵＴＰが出力される端子をＰＭＯＳトランジスタのドレイン端子としたい場合に有用である。
【００５９】
（第２実施形態）
【００６０】
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【００６１】
図２には、本実施形態に係る電流ミラー回路２０を示した。以下、電流ミラー回路２０の回路構成について、図１の電流ミラー回路１０と異なる部分を中心に説明する。
【００６２】
電流ミラー回路２０は、第３回路Ｃ３を備えている。
【００６３】
第３回路Ｃ３は、ＰＭＯＳトランジスタＰ３（第７トランジスタ）、ＮＭＯＳトランジスタＮ５（第８トランジスタ）、及びＮＭＯＳトランジスタＮ６（第９トランジスタ）が直列接続された構成である。
【００６４】
また、ミラー回路Ｍ２は、抵抗Ｒ１、ＮＭＯＳトランジスタＮ７（第１０トランジスタ）、及びＮＭＯＳトランジスタＮ８（第１１トランジスタ）を含んで構成されている。
【００６５】
ＰＭＯＳトランジスタＰ３のソース端子は、電源線Ｖｃｃに接続されており、ＰＭＯＳトランジスタＰ３のゲート端子は、バイアス電圧供給端子ＶＢＩＡＳＰに接続され、ＮＭＯＳトランジスタＮ５のゲート端子は、バイアス電圧供給端子ＶＢＩＡＳＮに接続され、ＮＭＯＳトランジスタＮ６のゲート端子は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５との間の端子ＶＤＰＮに接続されている。ＮＭＯＳトランジスタＮ６のソース端子は接地されている。
【００６６】
また、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレイン端子、ＮＭＯＳトランジスタＮ２のゲート端子は、差動増幅回路ＯＰ２の非反転入力端子ＶＩＮＭに接続されており、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ３のドレイン端子、ＮＭＯＳトランジスタＮ４のゲート端子は、差動増幅回路ＯＰ２の反転入力端子ＶＩＮＮに接続されている。
【００６７】
また、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４との間の端子ＶＲＥＦＮは、ＮＭＯＳトランジスタＮ７のソース端子が接続されており、ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ６との間の端子ＶＳＮＯには、ＮＭＯＳトランジスタＮ８のソース端子が接続されている。
【００６８】
ＮＭＯＳトランジスタＮ７のドレイン端子は、抵抗Ｒ１を介して電源線Ｖｃｃに接続されており、ＮＭＯＳトランジスタＮ８のドレイン端子は、出力端子ＯＵＴＮに接続されている。ＮＭＯＳトランジスタＮ７、Ｎ８のゲート端子は、差動増幅回路ＯＰ２の出力端子ＶＧＮＯに接続されている。
【００６９】
また、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３はトランジスタサイズが同一である。また、これらのＰＭＯＳトランジスタが飽和領域で動作するように、バイアス電圧ＶＢＩＡＳＰやＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の特性が調整されている。
【００７０】
同様に、ＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５もトランジスタサイズが同一である。また、これらのＮＭＯＳトランジスタが飽和領域で動作するように、バイアス電圧ＶＢＩＡＳＮやＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５の特性が調整されている。
【００７１】
また、ＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ６もトランジスタサイズが同一である。従って、第１回路Ｃ１、第２回路Ｃ２、第３回路Ｃ３は、入出力信号を除いて同一の回路を構成する。
【００７２】
なお、ＮＭＯＳトランジスタＮ７、Ｎ８が飽和領域で動作するように、差動増幅回路ＯＰ２の出力端子ＶＧＮＯに出力される出力電圧、ＮＭＯＳトランジスタＮ７、Ｎ８の特性が調整されている。また、以下では、ＮＭＯＳトランジスタＮ７に流れる参照電流をＩＲＥＦＮ、ＮＭＯＳトランジスタＮ８に流れる出力電流をＩＯＵＴＮとする。
【００７３】
次に、電流ミラー回路２０の回路動作について説明する。
【００７４】
第１回路Ｃ１、第２回路Ｃ２の動作は第１実施形態で説明したのと同様である。次に、第３回路Ｃ３は、第２回路Ｃ２と同一の回路構成であり、ＰＭＯＳトランジスタＰ３、Ｎ５は飽和領域で動作する。この場合、ＩＯＵＴＮの増減に応じて端子ＶＳＮＯの電圧は僅かに増減する。ＮＭＯＳトランジスタＮ５はゲート接地増幅回路として機能し、ＩＯＵＴＮの増減に応じて端子ＶＤＰＮの電圧は端子ＶＳＮＯの電圧より大きく増減する。この回路動作は、第２回路Ｃ２の回路動作と同一であり、ＮＭＯＳトランジスタＮ８のソース端子の動作条件をＮＭＯＳトランジスタＮ７のソース端子の動作条件と同一とする役割を果たす。
【００７５】
差動増幅回路ＯＰ２の非反転入力端子ＶＩＮＭ、反転入力端子ＶＩＮＮが同一電圧となる場合、第１回路Ｃ１と第２回路Ｃ２は動作条件が完全に一致し、ＩＲＥＦ＝ＩＲＥＦＮとなる。差動増幅回路ＯＰ２は、非反転入力端子ＶＩＮＭ、反転入力端子ＶＩＮＮに入力される電圧が同一電圧となるように出力電圧ＶＧＮＯを調整するため、ＩＲＥＦ＝ＩＲＥＦＮとなる。
【００７６】
ＮＭＯＳトランジスタＮ７、Ｎ８は電流ミラー回路を構成しているため、ＮＭＯＳトランジスタＮ７とＮ８のトランジスタサイズを等しくした場合、ＩＯＵＴＮ＝ＩＲＥＦＮとなる。  ＮＭＯＳトランジスタＮ７とＮ８のゲート長を同一にすると共にゲート幅を１：Ｎとし、第２回路Ｃ２、第３回路Ｃ３の対応する各トランジスタのゲート長を同一にすると共にゲート幅を１：Ｎとした場合、ＩＯＵＴＮ＝ＩＲＥＦＮ×Ｎとなる。また、ＩＲＥＦ＝ＩＲＥＦＮ、ＩＯＵＴＮ＝ＩＲＥＦＮ×Ｎであるから、ＩＯＵＴＮ＝ＩＲＥＦ×Ｎである。ただし、出力電圧ＯＵＴＮはＮＭＯＳトランジスタＮ８が飽和領域で動作する電圧でなければならない。
【００７７】
ＮＭＯＳトランジスタＮ１が飽和領域で動作するための非反転入力端子ＶＩＮＭの入力電圧の条件は、上記（１）式で表わされる。
【００７８】
また、ＮＭＯＳトランジスタＮ２がオンするための非反転入力端子ＶＩＮＭの入力電圧ＶＩＮＭの条件は、上記（２）式で表わされる。
【００７９】
従って、ＶＢＩＡＳＮ＞２×ＶＴＮの場合は上記（１）式、ＶＢＩＡＳＮ＜２×ＶＴＮの場合は上記（２）式でＶＩＮＭの条件が制限を受ける。
【００８０】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための非反転入力端子ＶＩＮＭの入力電圧の条件は、上記（３）式で表わされる。
【００８１】
上記（１）〜（３）式により、バイアス電圧の条件は、なるべく電圧が低い方が好ましいことから、ＶＢＩＡＳＮ＜２×ＶＴＮとすることが好ましい。
【００８２】
また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための端子ＶＲＥＦの電圧ＶＲＥＦの条件は、上記（４）式で表わされる。
【００８３】
なお、ＮＭＯＳトランジスタＮ２に関しては基本的に制限はない。上記（４）式により、電圧ＶＲＥＦが高い場合にはバイアス電圧ＶＢＩＡＳＮの電圧も高くする必要があるが、非反転入力端子ＶＩＮＭの電圧条件である上記（１）〜（３）式を満たすようにバイアス電圧ＶＢＩＡＳＮを設定する。
【００８４】
電流ミラー回路２０では、参照電流ＩＲＥＦが流入するＶＲＥＦの必要電圧条件は上記（１）式、（４）式より、ＶＲＥＦ＜ＶＢＩＡＳＮ−ＶＴＮ＜ＶＩＮＭである。この電圧条件は、当然にＶＲＥＦ≦ＶＩＮＭ−ＶＴＮを含んでいる。換言すれば、参照電流ＩＲＥＦが流入するＮＭＯＳトランジスタＮ２のドレイン端子の電圧条件は、ＶＤＳＮ≦ＶＧＳＮ−ＶＴＮを許容する。すなわち、ＮＭＯＳトランジスタＮ２が線形領域で動作することを許容する。
【００８５】
このように、電流ミラー回路２０は、ＮＭＯＳトランジスタＮ２のドレイン端子に流入する参照電流が、ＮＭＯＳトランジスタＮ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
【００８６】
なお、電流ミラー回路２０は、参照電流ＩＲＥＦに応じた出力電流ＩＯＵＴＮが出力される端子をＮＭＯＳトランジスタのドレイン端子としたい場合に有用である。
【００８７】
（第３実施形態）
【００８８】
次に、本発明の第３実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【００８９】
図３には、本実施形態に係る電流ミラー回路３０を示した。以下、電流ミラー回路３０の回路構成について、図１の電流ミラー回路１０と異なる部分を中心に説明する。
【００９０】
電流ミラー回路３０が図１の電流ミラー回路１０と異なるのは、電流ミラー回路３０では、ＮＭＯＳトランジスタＮ１、Ｎ３のゲート端子が短絡されると共に、差動増幅回路ＯＰ１の反転入力端子ＶＩＮＭに接続されている点である。
【００９１】
ＮＭＯＳトランジスタＮ１が飽和領域で動作するための反転入力端子ＶＩＮＭの入力電圧の条件は、次式で表わされる。
【００９２】
ＶＩＮＭ＞ＶＲＥＦ＋ＶＴＮ    ・・・（５）
【００９３】
また、ＮＭＯＳトランジスタＮ２がオンするための反転入力端子ＶＩＮＭの入力電圧ＶＩＮＭの条件は、上記（２）式で表わされる。
【００９４】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための反転入力端子ＶＩＮＭの入力電圧の条件は、上記（３）式で表わされる。
【００９５】
ただし、電流ミラー回路３０では、ＮＭＯＳトランジスタＮ１のドレイン端子とゲート端子を短絡して、上記（５）、（２）式を常に満たすように保障しているが、上記（５）式によりＶＲＥＦの電圧が高いとＶＩＮＭの電圧も高くなるため、上記（３）式を満たすようにする必要がある。
【００９６】
このように、電流ミラー回路３０は、ＮＭＯＳトランジスタＮ２のドレイン端子に流入する参照電流が、ＮＭＯＳトランジスタＮ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
【００９７】
また、電流ミラー回路１０と比較して、バイアス電圧ＶＢＩＡＳＮを供給する必要がないため、回路構成を簡略化することができる。また、ＶＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。
【００９８】
（第４実施形態）
【００９９】
次に、本発明の第４実施形態について説明する。なお、第２実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【０１００】
図４には、本実施形態に係る電流ミラー回路４０を示した。以下、電流ミラー回路４０の回路構成について、図２の電流ミラー回路２０と異なる部分を中心に説明する。
【０１０１】
電流ミラー回路４０が図２の電流ミラー回路２０と異なるのは、電流ミラー回路４０では、ＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５のゲート端子が短絡されると共に、差動増幅回路ＯＰ２の非反転入力端子ＶＩＮＭに接続されている点である。
【０１０２】
ＮＭＯＳトランジスタＮ１が飽和領域で動作するための非反転入力端子ＶＩＮＭの入力電圧の条件は、上記（５）式で表わされる。
【０１０３】
また、ＮＭＯＳトランジスタＮ２がオンするための非反転入力端子ＶＩＮＭの入力電圧ＶＩＮＭの条件は、上記（２）式で表わされる。
【０１０４】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための非反転入力端子ＶＩＮＭの入力電圧の条件は、上記（３）式で表わされる。
【０１０５】
ただし、電流ミラー回路４０では、ＮＭＯＳトランジスタＮ１のドレイン端子とゲート端子を短絡して、上記（５）、（２）式を常に満たすように保障しているが、上記（１）式によりＶＲＥＦの電圧が高いとＶＩＮＭの電圧も高くなるため、上記（３）式を満たすようにする必要がある。
【０１０６】
このように、電流ミラー回路４０は、ＮＭＯＳトランジスタＮ２のドレイン端子に流入する参照電流が、ＮＭＯＳトランジスタＮ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
【０１０７】
また、電流ミラー回路２０と比較して、バイアス電圧ＶＢＩＡＳＮを供給する必要がないため、回路構成を簡略化することができる。また、ＶＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。
【０１０８】
（第５実施形態）
【０１０９】
次に、本発明の第５実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【０１１０】
図５には、本発明の第５実施形態に係る電流ミラー回路５０を示した。以下、電流ミラー回路５０の回路構成について説明する。
【０１１１】
電流ミラー回路５０は、第１回路Ｃ１１、第２回路Ｃ１２、差動増幅回路ＯＰ１１、及びミラー回路Ｍ１１を含んで構成されている。
【０１１２】
電流ミラー回路５０は、第１回路Ｃ１１、第２回路Ｃ１２、差動増幅回路ＯＰ１１、及びミラー回路Ｍ１１を含んで構成されている。
【０１１３】
第１回路Ｃ１１は、Ｎチャネル型（第１チャネル型）のＮＭＯＳトランジスタＮ１（第１トランジスタ）、Ｐチャネル型（第２チャネル型）のＰＭＯＳトランジスタＰ１（第２トランジスタ）、及びＰＭＯＳトランジスタＰ２（第３トランジスタ）が直列接続された構成である。
【０１１４】
第２回路Ｃ１２は、ＮＭＯＳトランジスタＮ２（第４トランジスタ）、ＰＭＯＳトランジスタＰ３（第５トランジスタ）、及びＰＭＯＳトランジスタＰ４（第６トランジスタ）、が直列接続された構成である。
【０１１５】
ここで、直列接続とは、各トランジスタを流れる電流の経路が１本の経路となるように各トランジスタのソース端子（第２端子）及びドレイン端子（第１端子）が接続されることをいう。
【０１１６】
また、ミラー回路Ｍ１１は、ＮＭＯＳトランジスタＮ１１（第７トランジスタ）及びＮＭＯＳトランジスタＮ１２（第８トランジスタ）を含んで構成されている。
【０１１７】
第１回路Ｃ１１のＮＭＯＳトランジスタＮ１、Ｎ２のソース端子は接地（第１所定電圧）される。また、ＮＭＯＳトランジスタＮ１のドレイン端子は、差動増幅回路ＯＰ１１の反転入力端子（第２入力端子）ＶＩＮＭに接続されると共にＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ＮＭＯＳトランジスタＮ２のドレイン端子は、差動増幅回路ＯＰ１１の非反転入力端子（第１入力端子）ＶＩＮＮに接続されると共に、ＰＭＯＳトランジスタＰ３のドレイン端子に接続される。また、ＮＭＯＳトランジスタＮ１、Ｎ２のゲート端子は、共に所定バイアス電圧ＶＢＩＡＳＮが供給されるバイアス電圧供給端子に接続される。
【０１１８】
ＰＭＯＳトランジスタＰ１のソース端子は、ＰＭＯＳトランジスタＰ２のドレイン端子と接続され、当該ソース端子と当該ドレイン端子との間の端子ＶＲＥＦからは参照電流ＩＲＥＦが出力される。
【０１１９】
ＰＭＯＳトランジスタＰ１のドレイン端子は、差動増幅回路ＯＰ１１の反転入力端子ＶＩＮＭに接続され、ＰＭＯＳトランジスタＰ２のソース端子は、ＶＣＣ電源（第２所定電圧）が供給される電源線に接続される。ＰＭＯＳトランジスタＰ１のゲート端子は、所定バイアス電圧ＶＢＩＡＳＰが供給されるバイアス電圧供給端子に接続され、ＰＭＯＳトランジスタＰ２のゲート端子は、差動増幅回路ＯＰ１の反転入力端子ＶＩＮＭに接続される。
【０１２０】
ＰＭＯＳトランジスタＰ３のソース端子とＰＭＯＳトランジスタＰ４のドレイン端子が接続されており、ＰＭＯＳトランジスタＰ３のドレイン端子は差動増幅回路ＯＰ１１の非反転入力端子ＶＩＮＮに接続され、ＰＭＯＳトランジスタＰ４のソース端子はＶＣＣ電源が供給される電源線に接続される。ＰＭＯＳトランジスタＰ３のゲート端子は所定バイアス電圧ＶＢＩＡＳＰが供給されるバイアス電圧供給端子に接続され、ＰＭＯＳトランジスタＰ４のゲート端子は、差動増幅回路ＯＰ１の非反転入力端子に接続される。
【０１２１】
ここで、ＮＭＯＳトランジスタＮ１、Ｎ２のトランジスタサイズ、すなわちゲート長及びゲート幅は同一である。また、これらのＮＭＯＳトランジスタが飽和領域で動作するように、所定バイアス電圧ＶＢＩＡＳＮやＮＭＯＳトランジスタＮ１、Ｎ２の特性が調整されている。
【０１２２】
同様に、ＰＭＯＳトランジスタＰ１、Ｐ３もトランジスタサイズが同一である。また、これらのＰＭＯＳトランジスタが飽和領域で動作するように、所定バイアス電圧ＶＢＩＡＳＰやＰＭＯＳトランジスタＰ１、Ｐ３の特性が調整されている。
【０１２３】
また、ＰＭＯＳトランジスタＰ２、Ｐ４もトランジスタサイズは同一である。従って、第１回路Ｃ１１と第２回路Ｃ１２とは、入出力信号を除いて同一の回路を構成する。
【０１２４】
差動増幅回路ＯＰ１１の出力端子ＶＧＮＯは、ミラー回路Ｍ１１のＰＭＯＳトランジスタＮ１１、Ｎ１２のゲート端子に接続されている。
【０１２５】
ＮＭＯＳトランジスタＮ１１、Ｎ１２のソース端子は接地される。ＮＭＯＳトランジスタＮ１１のドレイン端子は、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４との間の端子ＶＲＥＦＮに接続される。ＮＭＯＳトランジスタＮ１２のドレイン端子は、出力端子ＯＵＴＮに接続される。
【０１２６】
ＮＭＯＳトランジスタＮ１１、Ｎ１２が飽和領域で動作するように、差動増幅回路ＯＰ１１の出力端子ＶＧＮＯに出力される電圧、ＮＭＯＳトランジスタＮ１１、Ｎ１２の特性が調整されている。なお、以下では、ＮＭＯＳトランジスタＮ１１に流れる参照電流をＩＲＥＦＮ、ＮＭＯＳトランジスタＮ１２に流れる出力電流をＩＯＵＴＮとする。
【０１２７】
次に、電流ミラー回路５０の回路動作について説明する。
【０１２８】
まず、第１回路Ｃ１１に着目する。ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１は飽和領域で動作する。この場合、参照電流ＩＲＥＦが増減するのに応じて端子ＶＲＥＦの電圧は僅かに増減する。ＰＭＯＳトランジスタＰ１はゲート接地増幅回路として機能し、参照電流ＩＲＥＦの増減に応じて反転入力端子ＶＩＮＭの電圧は端子ＶＲＥＦの電圧よりも大きく増減する。
【０１２９】
次に、第２回路Ｃ１２に着目する。ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ３は飽和領域で動作する。この場合、参照電流ＩＲＥＦＮの増減に応じて端子ＶＲＥＦＮの電圧は僅かに増減する。ＰＭＯＳトランジスタＰ３は、ゲート接地増幅回路として機能し、参照電流ＩＲＥＦＮの増減に応じて非反転入力端子ＶＩＮＮの電圧は端子ＶＲＥＦＮの電圧より大きく増減する。
【０１３０】
差動増幅回路ＯＰ１１は、ＰＭＯＳゲート入力とされ、動作条件としてはＶＣＣ−ＶＩＮＭ＞｜ＶＴＰ｜、ＶＣＣ−ＶＩＮＮ＞｜ＶＴＰ｜が必須となる。そのため、ＰＭＯＳトランジスタＰ２、Ｐ４のゲート端子にそれぞれＶＩＮＭ、ＶＩＮＮを接続することで、ＶＣＣ−ＶＩＮＭ＞｜ＶＴＰ｜、ＶＣＣ−ＶＩＮＮ＞｜ＶＴＰ｜が保障される。また、このように接続することにより、反転入力端子ＶＩＮＭ、非反転入力端子ＶＩＮＮから端子ＶＲＥＦ、ＶＲＥＦＮへのフィードバック効果があり、回路動作の安定化が図られる。
【０１３１】
反転入力端子ＶＩＮＭ、非反転入力端子ＶＩＮＮの入力電圧が同一の電圧となる場合、第１回路Ｃ１１及び第２回路Ｃ１２の動作条件は完全に一致し、ＩＲＥＦ＝ＩＲＥＦＮとなる。差動増幅回路ＯＰ１１は、反転入力端子ＶＩＮＭ、非反転入力端子ＶＩＮＮの入力電圧が同一電圧となるように出力端子ＶＧＮＯに出力される電圧を調整するため、ＩＲＥＦ＝ＩＲＥＦＮとなる。
【０１３２】
ＮＭＯＳトランジスタＮ１１、Ｎ１２は電流ミラー回路を構成しているため、ＮＭＯＳトランジスタＮ１２に流れる出力電流ＩＯＵＴＮは参照電流ＩＲＥＦＮに比例する。例えば、ＮＭＯＳトランジスタＮ１１、Ｎ１２のゲート長を同一とし、ゲート幅を１：Ｎ（Ｎは正数）とした場合、ＩＯＵＴＮ＝ＩＲＥＦＮ×Ｎとなる。また、ＩＲＥＦ＝ＩＲＥＦＮ、ＩＯＵＴＮ＝ＩＲＥＦＮ×Ｎであるから、ＩＯＵＴＮ＝ＩＲＥＦ×Ｎである。ただし、出力端子ＯＵＴＮに出力される電圧は、ＮＭＯＳトランジスタＮ１２が飽和領域で動作する電圧でなければならない。
【０１３３】
ＰＭＯＳトランジスタＰ２がオンするための反転入力端子ＶＩＮＭの入力電圧の条件は、次式で表わされる。
【０１３４】
ＶＩＮＭ＜ＶＣＣ−｜ＶＴＰ｜    ・・・（６）
【０１３５】
また、ＰＭＯＳトランジスタＰ１が飽和条件で動作するための反転入力端子ＶＩＮＭの入力電圧ＶＩＮＭの条件は、次式で表わされる。
【０１３６】
ＶＩＮＭ＜ＶＢＩＡＳＰ＋｜ＶＴＰ｜    ・・・（７）
【０１３７】
従って、ＶＢＩＡＳＰ＞ＶＣＣ−２×｜ＶＴＰ｜の場合は、上記（６）式、ＶＢＩＡＳＰ＜ＶＣＣ−２×｜ＶＴＰ｜の場合は上記（７）式でＶＩＮＭの条件が制限を受ける。
【０１３８】
また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための反転入力端子ＶＩＮＭの入力電圧の条件は、次式で表わされる。
【０１３９】
ＶＩＮＭ＞ＶＢＩＡＳＮ−ＶＴＮ    ・・・（８）
【０１４０】
上記（６）〜（８）式により、バイアス電圧の条件は、なるべく電圧が高い方が好ましいことから、ＶＢＩＡＳＰ＞ＶＣＣ−２×｜ＶＴＰ｜とすることが好ましい。
【０１４１】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための端子ＶＲＥＦの電圧ＶＲＥＦの条件は、次式で表わされる。
【０１４２】
ＶＲＥＦ＞ＶＢＩＡＳＰ＋｜ＶＴＰ｜    ・・・（９）
【０１４３】
なお、ＰＭＯＳトランジスタＰ２に関しては基本的に制限はない。上記（９）式により、電圧ＶＲＥＦが低い場合にはバイアス電圧ＶＢＩＡＳＮの電圧も低くする必要があるが、反転入力端子ＶＩＮＭの電圧条件である上記（６）〜（８）式を満たすようにバイアス電圧ＶＢＩＡＳＰを設定する。
【０１４４】
電流ミラー回路５０では、参照電流ＩＲＥＦが流出する端子ＶＲＥＦの必要電圧条件は上記（７）式、（９）式より、ＶＲＥＦ＞ＶＢＩＡＳＰ＋｜ＶＴＰ｜＞ＶＩＮＭである。この電圧条件は、当然にＶＲＥＦ≧ＶＩＮＭ＋｜ＶＴＰ｜を含んでいる。換言すれば、参照電流ＩＲＥＦが流出するＰＭＯＳトランジスタＰ２のドレイン端子の電圧条件は、ＶＳＤＰ≦ＶＳＧＰ−｜ＶＴＰ｜を許容する。すなわち、ＰＭＯＳトランジスタＰ２が線形領域で動作することを許容する。
【０１４５】
このように、電流ミラー回路５０は、ＰＭＯＳトランジスタＰ２のドレイン端子に流入する参照電流が、ＰＭＯＳトランジスタＰ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
【０１４６】
なお、電流ミラー回路５０は、参照電流ＩＲＥＦに応じた出力電流ＩＯＵＴＮが出力される端子をＮＭＯＳトランジスタのドレイン端子としたい場合に有用である。
【０１４７】
（第６実施形態）
【０１４８】
次に、本発明の第６実施形態について説明する。なお、第５実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【０１４９】
図６には、本実施形態に係る電流ミラー回路６０を示した。以下、電流ミラー回路６０の回路構成について、図５の電流ミラー回路５０と異なる部分を中心に説明する。
【０１５０】
電流ミラー回路６０は、第３回路Ｃ１３を備えている。
【０１５１】
第３回路Ｃ１３は、ＮＭＯＳトランジスタＮ３（第７トランジスタ）、ＰＭＯＳトランジスタＰ５（第８トランジスタ）、及びＰＭＯＳトランジスタＰ６（第９トランジスタ）が直列接続された構成である。
【０１５２】
また、ミラー回路Ｍ１２は、抵抗Ｒ１１、ＰＭＯＳトランジスタＰ７（第１０トランジスタ）、及びＰＭＯＳトランジスタＰ８（第１１トランジスタ）を含んで構成されている。
【０１５３】
ＮＭＯＳトランジスタＮ３のソース端子は、接地されており、ＮＭＯＳトランジスタＮ３のゲート端子は、バイアス電圧供給端子ＶＢＩＡＳＮに接続され、ＰＭＯＳトランジスタＰ５のゲート端子は、バイアス電圧供給端子ＶＢＩＡＳＰに接続され、ＰＭＯＳトランジスタＰ６のゲート端子は、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ５との間の端子ＶＤＰＮに接続されている。ＰＭＯＳトランジスタＰ６のソース端子は電源線ＶＣＣに接続されている。
【０１５４】
また、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のドレイン端子、ＰＭＯＳトランジスタＰ２のゲート端子は、差動増幅回路ＯＰ１２の非反転入力端子ＶＩＮＭに接続されており、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ３のドレイン端子、ＰＭＯＳトランジスタＰ４のゲート端子は、差動増幅回路ＯＰ１２の反転入力端子ＶＩＮＮに接続されている。
【０１５５】
また、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４との間の端子ＶＲＥＦＰは、ＰＭＯＳトランジスタＰ７のソース端子が接続されており、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ６との間の端子ＶＳＰＯには、ＰＭＯＳトランジスタＰ８のソース端子が接続されている。
【０１５６】
ＰＭＯＳトランジスタＰ７のドレイン端子は、抵抗Ｒ１１を介して接地されており、ＰＭＯＳトランジスタＰ８のドレイン端子は、出力端子ＯＵＴＰに接続されている。なお、ＰＭＯＳトランジスタＰ７のドレイン端子の電圧が、ＰＭＯＳトランジスタＰ７が飽和領域で動作するような電圧となるように、抵抗Ｒ１１の抵抗値が設定される。また、ＰＭＯＳトランジスタＰ７、Ｐ８のゲート端子は、差動増幅回路ＯＰ１２の出力端子ＶＧＰＯに接続されている。
【０１５７】
また、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３はトランジスタサイズが同一である。また、これらのＮＭＯＳトランジスタが飽和領域で動作するように、バイアス電圧ＶＢＩＡＳＮやＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の特性が調整されている。
【０１５８】
同様に、ＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ５もトランジスタサイズが同一である。また、これらのＰＭＯＳトランジスタが飽和領域で動作するように、バイアス電圧ＶＢＩＡＳＰやＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ５の特性が調整されている。
【０１５９】
また、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ６もトランジスタサイズが同一である。従って、第１回路Ｃ１１、第２回路Ｃ１２、第３回路Ｃ１３は、入出力信号を除いて同一の回路を構成する。
【０１６０】
なお、ＰＭＯＳトランジスタＰ７、Ｐ８が飽和領域で動作するように、差動増幅回路ＯＰ１２の出力端子ＶＧＰＯに出力される出力電圧、ＰＭＯＳトランジスタＰ７、Ｐ８の特性が調整されている。また、以下では、ＰＭＯＳトランジスタＰ７に流れる参照電流をＩＲＥＦＰ、ＰＭＯＳトランジスタＰ８に流れる出力電流をＩＯＵＴＰとする。
【０１６１】
次に、電流ミラー回路６０の回路動作について説明する。
【０１６２】
第１回路Ｃ１１、第２回路Ｃ１２の動作は第５実施形態で説明したのと同様である。次に、第３回路Ｃ１３は、第２回路Ｃ１２と同一の回路構成であり、ＮＭＯＳトランジスタＮ３、Ｐ５は飽和領域で動作する。この場合、ＩＯＵＴＰの増減に応じて端子ＶＳＰＯの電圧は僅かに増減する。ＰＭＯＳトランジスタＰ５はゲート接地増幅回路として機能し、ＩＯＵＴＰの増減に応じて端子ＶＤＰＮの電圧は端子ＶＳＰＯの電圧より大きく増減する。この回路動作は、第２回路Ｃ１２の回路動作と同一であり、ＰＭＯＳトランジスタＰ８のソース端子の動作条件をＰＭＯＳトランジスタＰ７のソース端子の動作条件と同一とする役割を果たす。
【０１６３】
差動増幅回路ＯＰ１２の非反転入力端子ＶＩＮＭ、反転入力端子ＶＩＮＮが同一電圧となる場合、第１回路Ｃ１１と第２回路Ｃ１２は動作条件が完全に一致し、ＩＲＥＦ＝ＩＲＥＦＰとなる。差動増幅回路ＯＰ１２は、非反転入力端子ＶＩＮＭ、反転入力端子ＶＩＮＮに入力される電圧が同一電圧となるように出力電圧ＶＧＰＯを調整するため、ＩＲＥＦ＝ＩＲＥＦＰとなる。
【０１６４】
ＰＭＯＳトランジスタＰ７、Ｐ８は電流ミラー回路を構成しているため、ＰＭＯＳトランジスタＰ７とＰ８のトランジスタサイズを等しくした場合、ＩＯＵＴＰ＝ＩＲＥＦＰとなる。  ＰＭＯＳトランジスタＰ７とＰ８のゲート長を同一にすると共にゲート幅を１：Ｎとし、第２回路Ｃ１２、第３回路Ｃ１３の対応する各トランジスタのゲート長を同一にすると共にゲート幅を１：Ｎとした場合、ＩＯＵＴＰ＝ＩＲＥＦＰ×Ｎとなる。また、ＩＲＥＦ＝ＩＲＥＦＰ、ＩＯＵＴＰ＝ＩＲＥＦＰ×Ｎであるから、ＩＯＵＴＰ＝ＩＲＥＦ×Ｎである。ただし、出力電圧ＯＵＴＰはＰＭＯＳトランジスタＰ８が飽和領域で動作する電圧でなければならない。
【０１６５】
ＰＭＯＳトランジスタＰ２がオンするための非反転入力端子ＶＩＮＭの入力電圧の条件は、次式で表わされる。
【０１６６】
ＶＣＣ−ＶＩＮＭ＞｜ＶＴＰ｜    ・・・（１０）
【０１６７】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための非反転入力端子ＶＩＮＭの入力電圧ＶＩＮＭの条件は、次式で表わされる。
【０１６８】
ＶＣＣ−ＶＩＮＭ＞ＶＣＣ−ＶＢＩＡＳＰ−｜ＶＴＰ｜    ・・・（１１）
【０１６９】
従って、ＶＢＩＡＳＰ＞ＶＣＣ−２×｜ＶＴＰ｜の場合は上記（１０）式、ＶＢＩＡＳＰ＜ＶＣＣ−２×｜ＶＴＰ｜の場合は上記（１１）式でＶＩＮＭの条件が制限を受ける。
【０１７０】
また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための非反転入力端子ＶＩＮＭの入力電圧の条件は、上記（８）式で表わされる。
【０１７１】
上記（１０）、（１１）、（８）式により、バイアス電圧の条件は、なるべく電圧が高い方が好ましいことから、ＶＢＩＡＳＰ＞ＶＣＣ−２×｜ＶＴＰ｜とすることが好ましい。
【０１７２】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための端子ＶＲＥＦの電圧ＶＲＥＦの条件は、上記（９）式で表わされる。
【０１７３】
なお、ＰＭＯＳトランジスタＰ２に関しては基本的に制限はない。上記（９）式により、電圧ＶＲＥＦが低い場合にはバイアス電圧ＶＢＩＡＳＰの電圧も低くする必要があるが、非反転入力端子ＶＩＮＭの電圧条件である上記（１０）、（１１）、（８）式を満たすようにバイアス電圧ＶＢＩＡＳＰを設定する。
【０１７４】
電流ミラー回路６０では、参照電流ＩＲＥＦが流出するＶＲＥＦの必要電圧条件は上記（１１）式、（９）式より、ＶＲＥＦ＞ＶＢＩＡＳＰ＋｜ＶＴＰ｜＞ＶＩＮＭである。この電圧条件は、当然にＶＲＥＦ≧ＶＩＮＭ＋｜ＶＴＰ｜を含んでいる。換言すれば、参照電流ＩＲＥＦが流出するＰＭＯＳトランジスタＰ２のドレイン端子の電圧条件は、ＶＳＤＰ≦ＶＳＧＰ−｜ＶＴＰ｜を許容する。すなわち、ＰＭＯＳトランジスタＰ２が線形領域で動作することを許容する。
【０１７５】
このように、電流ミラー回路６０は、ＰＭＯＳトランジスタＰ２のドレイン端子に流入する参照電流が、ＰＭＯＳトランジスタＰ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
【０１７６】
なお、電流ミラー回路６０は、参照電流ＩＲＥＦに応じた出力電流ＩＯＵＴＰが出力される端子をＰＭＯＳトランジスタのドレイン端子としたい場合に有用である。
【０１７７】
（第７実施形態）
【０１７８】
次に、本発明の第７実施形態について説明する。なお、第５実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【０１７９】
図７には、本実施形態に係る電流ミラー回路７０を示した。以下、電流ミラー回路７０の回路構成について、図５の電流ミラー回路５０と異なる部分を中心に説明する。
【０１８０】
電流ミラー回路７０が図５の電流ミラー回路５０と異なるのは、電流ミラー回路７０では、ＰＭＯＳトランジスタＰ１、Ｐ３のゲート端子が短絡されると共に、差動増幅回路ＯＰ１１の反転入力端子ＶＩＮＭに接続されている点である。
【０１８１】
ＰＭＯＳトランジスタＰ２がオンするための反転入力端子ＶＩＮＭの入力電圧の条件は、上記（１０）式で表される。
【０１８２】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための反転入力端子ＶＩＮＭの入力電圧ＶＩＮＭの条件は、次式で表わされる。
【０１８３】
ＶＩＮＭ＜ＶＲＥＦ−｜ＶＴＰ｜    ・・・（１２）
【０１８４】
また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための反転入力端子ＶＩＮＭの入力電圧の条件は、上記（１）式で表わされる。
【０１８５】
ただし、電流ミラー回路７０では、ＰＭＯＳトランジスタＰ１のドレイン端子とゲート端子を短絡して、上記（１０）、（１２）式を常に満たすように保障しているが、上記（１２）式によりＶＲＥＦの電圧が低いとＶＩＮＭの電圧も低くなるため、上記（１）式を満たすようにする必要がある。
【０１８６】
このように、電流ミラー回路７０は、ＰＭＯＳトランジスタＰ２のドレイン端子に流入する参照電流が、ＰＭＯＳトランジスタＰ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
【０１８７】
また、電流ミラー回路５０と比較して、バイアス電圧ＶＢＩＡＳＰを供給する必要がないため、回路構成を簡略化することができる。また、ＶＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。
【０１８８】
（第８実施形態）
【０１８９】
次に、本発明の第８実施形態について説明する。なお、第６実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【０１９０】
図８には、本実施形態に係る電流ミラー回路８０を示した。以下、電流ミラー回路８０の回路構成について、図６の電流ミラー回路６０と異なる部分を中心に説明する。
【０１９１】
電流ミラー回路８０が図６の電流ミラー回路６０と異なるのは、電流ミラー回路８０では、ＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ５のゲート端子が短絡されると共に、差動増幅回路ＯＰ２の非反転入力端子ＶＩＮＭに接続されている点である。
【０１９２】
ＰＭＯＳトランジスタＰ２がオンするための非反転入力端子ＶＩＮＭの入力電圧の条件は、上記（１０）式で表わされる。
【０１９３】
また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための非反転入力端子ＶＩＮＭの入力電圧ＶＩＮＭの条件は、上記（１２）式で表わされる。
【０１９４】
また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための非反転入力端子ＶＩＮＭの入力電圧の条件は、上記（１）式で表わされる。
【０１９５】
ただし、電流ミラー回路８０では、ＰＭＯＳトランジスタＰ１のドレイン端子とゲート端子を短絡して、上記（１０）、（１２）式を常に満たすように保障しているが、上記（１２）式によりＶＲＥＦの電圧が低いとＶＩＮＭの電圧も低くなるため、上記（１）式を満たすようにする必要がある。
【０１９６】
このように、電流ミラー回路８０は、ＰＭＯＳトランジスタＰ２のドレイン端子に流入する参照電流が、ＰＭＯＳトランジスタＰ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
【０１９７】
また、電流ミラー回路６０と比較して、バイアス電圧ＶＢＩＡＳＰを供給する必要がないため、回路構成を簡略化することができる。また、ＶＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。
【０１９８】
上記のように、第１〜第４実施形態では、線形領域で動作するＮＭＯＳトランジスタのドレイン端子を参照電流の入力として利用できる。例えば、センスアンプにセル電流が流入する半導体メモリ回路において、セル電流を参照したい場合に有効である。
【０１９９】
また、第５〜第８実施形態では、線形領域で動作するＰＭＯＳトランジスタのドレイン端子を参照電流の入力として利用できる。例えば、センスアンプからセル電流が流出する半導体メモリ回路において、セル電流を参照したい場合に有効である。
【図面の簡単な説明】
【０２００】
【図１】第１実施形態に係る電流ミラー回路の回路図である。
【図２】第２実施形態に係る電流ミラー回路の回路図である。
【図３】第３実施形態に係る電流ミラー回路の回路図である。
【図４】第４実施形態に係る電流ミラー回路の回路図である。
【図５】第５実施形態に係る電流ミラー回路の回路図である。
【図６】第６実施形態に係る電流ミラー回路の回路図である。
【図７】第７実施形態に係る電流ミラー回路の回路図である。
【図８】第８実施形態に係る電流ミラー回路の回路図である。
【図９】従来例に係る電流ミラー回路の回路図である。
【図１０】従来例に係る電流ミラー回路の回路図である。
【符号の説明】
【０２０１】
１０、２０、３０、４０、５０、６０、７０、８０      電流ミラー回路
Ｃ１、Ｃ１１      第１回路
Ｃ２、Ｃ１２  第２回路
Ｃ３、Ｃ１３      第３回路
Ｍ１、Ｍ２、Ｍ１１、Ｍ１２      ミラー回路
Ｎ１〜Ｎ８、Ｎ１１、Ｎ１２      ＮＭＯＳトランジスタ
ＯＰ１、ＯＰ２、ＯＰ１１、ＯＰ１２      差動増幅回路
Ｐ１〜Ｐ８、Ｐ１１、Ｐ１２      ＰＭＯＳトランジスタ
Ｒ１、Ｒ１１      抵抗
【図１】
0005203809.tif 000002
【図２】
0005203809.tif 000003
【図３】
0005203809.tif 000004
【図４】
0005203809.tif 000005
【図５】
0005203809.tif 000006
【図６】
0005203809.tif 000007
【図７】
0005203809.tif 000008
【図８】
0005203809.tif 000009
【図９】
0005203809.tif 000010
【図１０】
0005203809.tif 000011