(57)【特許請求の範囲】
【請求項１】
メモリセルが複数配列されたメモリセルアレイと、前記メモリセルアレイに対するアクセス制御を行うデコーダと、電源電圧を昇圧して前記デコーダに供給する昇圧回路と、を有して成る半導体記憶装置であって、
前記メモリセルアレイは、少なくともワードライン方向に沿って複数のグループに分割されており、各グループ毎に個別のソースラインが共通接続されており、
各グループ毎のソースラインを個別に制御するための信号ラインが接続される前記デコーダは、複数のグループ間に挟み込まれる形で配置されていることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、１回のアクセスで同時に読み書きされるメモリセルの個数が１グループに含まれるように分割されていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、その記憶内容を電気的に書き換えることが可能な半導体記憶装置（ＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］やフラッシュメモリなど）に関するものである。
【背景技術】
【０００２】
近年、不揮発性の半導体記憶装置（ＥＥＰＲＯＭやフラッシュメモリなど）は、民生機器又は産業機器などにおいて、種々のデータ記憶用（フィルタ特性や増幅度等の自動調整用、使用地域毎の対応用、電源を切る前の状態の記憶用など）に幅広く用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【特許文献１】特開２００２−９３１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記の半導体記憶装置は、図９に示すように、メモリセル（図中の破線部分を参照）が複数配列されたメモリセルアレイを有して成るが、各々のメモリセルには、図１０に示すように、選択用トランジスタＳＴのドレインと半導体基板との間、選択用トランジスタＳＴのソース及びメモリトランジスタＭＴのドレインと半導体基板との間、並びに、メモリトランジスタＭＴのソースと半導体基板との間に、それぞれ、寄生容量Ｃ１、Ｃ２、Ｃ３が付随している。
【０００５】
なお、従来の半導体記憶装置において、一のアクセス時に考慮すべきメモリセルアレイ全体の寄生容量Ｃｐは、下記の（１）式で求めることができる。
【０００６】
【数１】
0005261003.tif 000002
【０００７】
上記の（１）式からも分かるように、半導体記憶装置の記憶容量（メモリセルアレイの総ビット数）を増大するにつれて、メモリセルアレイや周辺回路に付随する寄生容量Ｃｐも大きくなることから、これを駆動する昇圧回路（チャージポンプなど）の電流供給能力を高めねばならず、回路規模が大きくなる、という課題があった。
【０００８】
特に、従来の半導体記憶装置では、全てのメモリセルが単一のソースラインＳＬに共通接続されており、各々のメモリセルに付随する寄生容量Ｃ３が全て単一のソースラインＳＬから見えてしまう形となっていた。そのため、従来の半導体記憶装置では、先の（１）式で示したように、１回のアクセス時に考慮すべきメモリセルアレイ全体の寄生容量Ｃｐに対して、寄生容量Ｃ３が大きな影響を与えていた。
【０００９】
本発明は、上記の問題点に鑑み、メモリセルアレイの寄生容量を低減して、回路規模の縮小や特性の向上を実現することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明に係る半導体記憶装置は、メモリセルが複数配列されたメモリセルアレイと、前記メモリセルアレイに対するアクセス制御を行うデコーダと、電源電圧を昇圧して前記デコーダに供給する昇圧回路と、を有して成る半導体記憶装置であって、前記メモリセルアレイは、複数のグループに分割されており、各グループ毎に個別のソースラインが共通接続されている構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る半導体記憶装置において、前記メモリセルアレイは、ビットライン方向、及び、ワードライン方向の少なくとも一方に沿って分割されている構成（第２の構成）にするとよい。
【００１２】
また、上記第１または第２の構成から成る半導体記憶装置において、前記メモリセルアレイは、１回のアクセスで同時に読み書きされるメモリセルの個数が１グループに含まれるように分割されている構成（第３の構成）にするとよい。
【００１３】
また、上記第１〜第３いずれかの構成から成る半導体記憶装置において、前記メモリセルアレイは、ワードライン方向に沿って分割されており、前記ソースラインを制御する前記デコーダは、複数のグループ間に挟み込まれる形で配置されている構成（第４の構成）にするとよい。
【発明の効果】
【００１４】
本発明によれば、メモリセルアレイの寄生容量を低減して、回路規模の縮小や特性の向上を実現することが可能となる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明に係るＥＥＰＲＯＭの概略構成を示すブロック図である。
【００１６】
図１に示すように、本発明に係るＥＥＰＲＯＭは、メモリセル（本図では不図示）が複数配列されたメモリセルアレイ１と、メモリセルアレイ１に対するアクセス制御（ワードラインＷＬ、コントロールラインＣＬ、ソースラインＳＬ、並びに、ビットラインＢＬの各信号制御）を行うＸデコーダ２及びＹデコーダ３（ページバッファを含む）と、電源電圧Ｖｃｃから昇圧電圧Ｖｐｐを生成してＸデコーダ２及びＹデコーダ３に供給する昇圧回路３（チャージポンプ回路など）と、を有して成る。
【００１７】
次に、メモリセルに対するリード／ライト動作について、図２及び図３を参照しながら詳細に説明する。図２は、メモリセルの一構成例を示す回路図であり、図３は、メモリセルの縦構造を示す垂直断面図である。図２及び図３に示すように、一のメモリセルは、選択用トランジスタＳＴと、メモリトランジスタＭＴと、を有して成る。
【００１８】
メモリトランジスタＭＴは、そのドレインＤＭとソースＳＭに挟まれたシリコン基板内の伝導チャネルとコントロールゲートＣＧとの間に、フローティングゲートＦＧ（周囲と絶縁されたゲート）を有する構造とされており、コントロールゲートＣＧからみたメモリトランジスタＭＴのスレッショルド電圧がフローティングゲートＦＧに蓄積されている電荷量に応じて変化することを利用して、データの記憶が行われる。
【００１９】
なお、メモリトランジスタＭＴのフローティングゲートＦＧとドレインＤＭに挟まれた絶縁体は、その一部が薄くなっており、この部分を介するトンネル効果によって、フローティングゲートＦＧに対する電子の注入及び放出が行われる。
【００２０】
そして、メモリトランジスタＭＴのフローティングゲートＦＧに蓄積される電荷量を制御して、図４に示すように、メモリトランジスタＭＴのスレッショルド電圧を２つの状態に分布させ、この２つの分布にそれぞれ「０」と「１」を対応させることによって、１つのメモリセルに１ビットのデータが記憶される。
【００２１】
次に、上記構成から成るメモリセルに１ビットのデータを書き込む際の一動作例について、具体的に説明する。
【００２２】
まず、データの書込みに先立ち、ワードラインＷＬ及びコントロールラインＣＬには、昇圧電圧Ｖｐｐ（例えば１６［Ｖ］）が印加され、ソースラインＳＬ及びビットラインＢＬには、接地電圧（０［Ｖ］）が印加される。
【００２３】
これにより、メモリセルにおいては、選択用トランジスタＳＴのゲートＧ及びメモリトランジスタＭＴのコントロールゲートＣＧに昇圧電圧Ｖｐｐが印加されるとともに、選択用トランジスタＳＴのドレインＤＳ及びメモリトランジスタＭＴのソースＳＭに接地電圧が印加される形となる。すなわち、選択トランジスタＳＴがオンとなり、かつ、メモリトランジスタＭＴのドレインがローレベルとなるので、メモリトランジスタＭＴのフローティングゲートＦＧとドレインＤＭとの間に挟まれた薄い絶縁体部分に高電圧が加わり、フローティングゲートＦＧに電子が注入された状態となる。このとき、メモリトランジスタＭＴのスレッショルド電圧は、図４のリファレンス電圧Ｖｒｅｆよりも高くなり、メモリセルは、データ「１」が書き込まれた状態となる。このように、データの書込み先となるメモリセルに対して、一律的にデータ「１」を書き込み、既存データを予め消去しておくことにより、メモリセルに対するデータの書換えが可能となる。
【００２４】
上記既存データの消去動作が完了すると、データの書込み動作に移行される。ただし、メモリセルには、既にデータ「１」が書き込まれているので、メモリセルに書き込むべきデータが「１」である場合、再度の書込み動作を行う必要はない。
【００２５】
一方、メモリセルにデータ「０」を書き込む場合には、ワードラインＷＬとビットラインＢＬに昇圧電圧Ｖｐｐが印加されるとともに、コントロールラインＣＬに接地電圧が印加され、さらにソースラインＳＬがオープンとされる。
【００２６】
これにより、メモリセルにおいては、選択用トランジスタＳＴのゲートＧとドレインＤＳに昇圧電圧Ｖｐｐが印加され、メモリトランジスタＭＴのコントロールゲートＣＧに接地電圧が印加される一方、メモリトランジスタＭＴのソースＳＭがオープンされた形となる。すなわち、選択トランジスタＳＴがオンとなり、メモリトランジスタＭＴのドレインＤＭに高電圧が加わるので、メモリトランジスタＭＴのフローティングゲートＦＧとドレインＤＭとの間に挟まれた薄い絶縁体部分の高電界によって、フローティングゲートＦＧから電子が放出された状態となる。このとき、メモリトランジスタＭＴのスレッショルド電圧は、図４のリファレンス電圧Ｖｒｅｆよりも低くなり、メモリセルは、データ「０」が書き込まれた状態となる。
【００２７】
なお、メモリセルに書き込んだデータを読み出す場合、コントロールラインＣＬには、リファレンス電圧Ｖｒｅｆが印加され、ワードラインＷＬとビットラインＢＬには、電源電圧Ｖｃｃが印加され、ソースラインＳＬには、接地電圧が印加される。これにより、ビットラインＢＬに流れる電流の有無に応じて、メモリセルに書き込んだデータが「１」であるか「０」であるかの判別を行うことができる。
【００２８】
ところで、上記のＥＥＰＲＯＭにおいて、メモリセルアレイ１を形成する複数のメモリセルには、図２に示すように、選択用トランジスタＳＴのドレインと半導体基板との間、選択用トランジスタＳＴのソース及びメモリトランジスタＭＴのドレインと半導体基板との間、並びに、メモリトランジスタＭＴのソースと半導体基板との間に、それぞれ、寄生容量Ｃ１、Ｃ２、Ｃ３が付随している。
【００２９】
そのため、ＥＥＰＲＯＭの記憶容量（メモリセルアレイ１の総ビット数）を増大するにつれて、メモリセルアレイ１や周辺回路に付随する寄生容量Ｃｐも大きくなることから、これを駆動する昇圧回路４の電流供給能力を高めなければならず、回路規模が大きくなってしまう。
【００３０】
特に、従来の半導体記憶装置では、全てのメモリセルが単一のソースラインＳＬに共通接続されており、各々のメモリセルに付随する寄生容量Ｃ３が全て単一のソースラインＳＬから見えてしまう形となっていた。そのため、従来の半導体記憶装置では、先の（１）式で示したように、１回のアクセス時に考慮すべきメモリセルアレイ１全体の寄生容量Ｃｐに対して、寄生容量Ｃ３が大きな影響を与えていた。
【００３１】
そこで、本発明に係るＥＥＰＲＯＭは、メモリセルアレイ１のレイアウトを工夫して、メモリトランジスタＭＴのソースと半導体基板との間に付随する寄生容量Ｃ３の影響を低減する構成とされている。以下、具体的な例を挙げて説明する。
【００３２】
まず、メモリセルアレイ１の第１レイアウトについて、図５及び図６を参照しながら詳細に説明する。図５は、メモリセルアレイ１の第１レイアウトを示すブロック図であり、図６は、メモリセルアレイ１の第１レイアウトを示す回路図である。
【００３３】
図５及び図６に示すように、メモリセルアレイ１の第１レイアウトでは、メモリセルアレイ１を第１グループ１ａと第２グループ１ｂに２分割し、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）を共通接続する構成とされている。
【００３４】
上記の第１レイアウトについて、図６を参照しながら詳細に説明する。ワードラインＷＬ（１）には、１行目のメモリセルをそれぞれ構成する選択用トランジスタのゲートが接続されている。ワードラインＷＬ（２）〜ＷＬ（ｘ）についても同様であり、２行目〜ｘ行目のメモリセルをそれぞれ構成する選択用トランジスタのゲートがそれぞれ接続されている。ビットラインＢＬ（１）には、１列目のメモリセルをそれぞれ構成する選択用トランジスタのドレインが接続されている。ビットラインＢＬ（２）〜ＢＬ（ｙ）についても同様であり、２列目〜ｙ列目のメモリセルをそれぞれ構成する選択用トランジスタのドレインがそれぞれ接続されている。
【００３５】
コントロールラインＣＬ（ａ）には、１列目〜（ｙ／２）列目のメモリセルをそれぞれ構成するメモリトランジスタのコントロールゲートが接続されている。コントロールラインＣＬ（ｂ）には、（（ｙ／２）＋１）列目〜ｙ列目のメモリセルをそれぞれ構成するメモリトランジスタのコントロールゲートが接続されている。なお、１行目のメモリセルに接続されるコントロールラインＣＬ（ａ）、ＣＬ（ｂ）は、ワードラインＷＬ（１）が選択されている場合にのみ導通され、その余の場合には遮断される。２行目〜ｘ行目のメモリセルに接続されるコントロールラインＣＬ（ａ）、ＣＬ（ｂ）についても同様であり、それぞれ、ワードラインＷＬ（２）〜ＷＬ（ｘ）が選択されている場合にのみ導通され、その余の場合には遮断される。
【００３６】
ソースラインＳＬ（ａ）には、１列目〜（ｙ／２）列目のメモリセルをそれぞれ構成するメモリトランジスタのソースが接続されている。ソースラインＳＬ（ｂ）には、（（ｙ／２）＋１）列目〜ｙ列目のメモリセルをそれぞれ構成するメモリトランジスタのソースが接続されている。また、各メモリセルにおいて、選択用トランジスタのソースとメモリトランジスタのドレインは、互いに接続されている。
【００３７】
このように、上記の第１レイアウトでは、第１グループ１ａのメモリセルがソースラインＳＬ（ａ）に共通接続され、第２グループ１ｂのメモリセルがソースラインＳＬ（ｂ）に共通接続されるので、ソースラインＳＬ（ａ）からは、第１グループ１ａのメモリセルに付随する寄生容量Ｃ３のみが見え、ソースラインＳＬ（ｂ）からは、第２グループ１ｂのメモリセルに付随する寄生容量Ｃ３のみが見える。
【００３８】
従って、上記の第１レイアウトを採用した場合、一のアクセス時に考慮すべきメモリセルアレイ１全体の寄生容量Ｃｐは、下記の（２）式で求めることができる。
【００３９】
【数２】
0005261003.tif 000003
【００４０】
上記の（２）式からも分かるように、上記の第１レイアウトを採用した場合には、一のアクセス時に考慮すべきメモリセルアレイ全体の寄生容量Ｃｐに対して、寄生容量Ｃ３が与える影響を従来の１／２に低減することが可能となる。例えば、メモリセルアレイ１の記憶容量を２５６［ｋｂｉｔ］とした場合、１回のアクセス時に考慮すべきメモリセルアレイ１全体の寄生容量Ｃｐを約３０％削減することができる。このように、上記の第１レイアウトを採用すれば、ＥＥＰＲＯＭの記憶容量を増大させる場合であっても、これを駆動する昇圧回路４の電流供給能力を大幅に増強せずに済むので、回路の大規模化を回避することが可能となる。
【００４１】
次に、メモリセルアレイ１の第２レイアウトについて、図７及び図８を参照しながら詳細に説明する。図７は、メモリセルアレイ１の第２レイアウトを示すブロック図であり、図８は、メモリセルアレイ１の第２レイアウトを示す回路図である。
【００４２】
図７及び図８に示すように、メモリセルアレイ１の第２レイアウトでは、メモリセルアレイ１を第１グループ１ａ、第２グループ１ｂ、第３グループ１ｃ、第４グループ１ｄに４分割し、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）、ＳＬ（ｃ）、ＳＬ（ｄ）を共通接続する構成とされている。
【００４３】
上記の第２レイアウトについて、図８を参照しながら詳細に説明する。ワードラインＷＬ（１）には、１行目のメモリセルをそれぞれ構成する選択用トランジスタのゲートが接続されている。ワードラインＷＬ（２）〜ＷＬ（ｘ）についても同様であり、２行目〜ｘ行目のメモリセルをそれぞれ構成する選択用トランジスタのゲートがそれぞれ接続されている。ビットラインＢＬ（１）には、１列目のメモリセルをそれぞれ構成する選択用トランジスタのドレインが接続されている。ビットラインＢＬ（２）〜ＢＬ（ｙ）についても同様であり、２列目〜ｙ列目のメモリセルをそれぞれ構成する選択用トランジスタのドレインがそれぞれ接続されている。
【００４４】
コントロールラインＣＬ（ａ）には、１列目〜（ｙ／２）列目のメモリセルをそれぞれ構成するメモリトランジスタのコントロールゲートが接続されている。コントロールラインＣＬ（ｂ）には、（（ｙ／２）＋１）列目〜ｙ列目のメモリセルをそれぞれ構成するメモリトランジスタのコントロールゲートが接続されている。なお、１行目のメモリセルに接続されるコントロールラインＣＬ（ａ）、ＣＬ（ｂ）は、ワードラインＷＬ（１）が選択されている場合にのみ導通され、その余の場合には遮断される。２行目〜ｘ行目のメモリセルに接続されるコントロールラインＣＬ（ａ）、ＣＬ（ｂ）についても同様であり、それぞれ、ワードラインＷＬ（２）〜ＷＬ（ｘ）が選択されている場合にのみ導通され、その余の場合には遮断される。
【００４５】
ソースラインＳＬ（ａ）には、１列目〜（ｙ／２）列目、かつ、１行目〜（ｘ／２）行目のメモリセルをそれぞれ構成するメモリトランジスタのソースが接続されている。ソースラインＳＬ（ｂ）には、（（ｙ／２）＋１）列目〜ｙ列目、かつ、１行目〜（ｘ／２）行目のメモリセルをそれぞれ構成するメモリトランジスタのソースが接続されている。ソースラインＳＬ（ｃ）には、１列目〜（ｙ／２）列目、かつ、（（ｘ／２）＋１）行目〜ｘ行目のメモリセルをそれぞれ構成するメモリトランジスタのソースが接続されている。ソースラインＳＬ（ｄ）には、（（ｙ／２）＋１）列目〜ｙ列目、かつ、（（ｘ／２）＋１）行目〜ｘ行目のメモリセルをそれぞれ構成するメモリトランジスタのソースが接続されている。また、各メモリセルにおいて、選択用トランジスタのソースとメモリトランジスタのドレインは、互いに接続されている。
【００４６】
このように、上記の第２レイアウトでは、第１グループ１ａのメモリセルがソースラインＳＬ（ａ）に共通接続され、第２グループ１ｂのメモリセルがソースラインＳＬ（ｂ）に共通接続され、第３グループ１ｃのメモリセルがソースラインＳＬ（ｃ）に共通接続され、第４グループ１ｄのメモリセルがソースラインＳＬ（ｄ）に共通接続されるので、ソースラインＳＬ（ａ）からは、第１グループ１ａのメモリセルに付随する寄生容量Ｃ３のみが見え、ソースラインＳＬ（ｂ）からは、第２グループ１ｂのメモリセルに付随する寄生容量Ｃ３のみが見え、ソースラインＳＬ（ｃ）からは、第３グループ１ｃのメモリセルに付随する寄生容量Ｃ３のみが見え、ソースラインＳＬ（ｄ）からは、第４グループ１ｄのメモリセルに付随する寄生容量Ｃ３のみが見える。
【００４７】
従って、上記の第２レイアウトを採用した場合、一のアクセス時に考慮すべきメモリセルアレイ１全体の寄生容量Ｃｐは、下記の（３）式で求めることができる。
【００４８】
【数３】
0005261003.tif 000004
【００４９】
上記の（３）式からも分かるように、上記の第２レイアウトを採用した場合には、１回のアクセス時に考慮すべきメモリセルアレイ全体の寄生容量Ｃｐに対して、寄生容量Ｃ３が与える影響を従来の１／４に低減することが可能となる。例えば、メモリセルアレイ１の記憶容量を２５６［ｋｂｉｔ］とした場合、一のアクセス時に考慮すべきメモリセルアレイ１全体の寄生容量Ｃｐを約４６％削減することができる。このように、上記の第２レイアウトを採用すれば、ＥＥＰＲＯＭの記憶容量を増大させる場合であっても、これを駆動する昇圧回路４の電流供給能力を大幅に増強せずに済むので、回路の大規模化を回避することが可能となる。
【００５０】
また、上記の第２レイアウトを採用する場合には、ワードラインＷＬ（１）〜ＷＬ（ｘ／２）と、ワードラインＷＬ（（ｘ／２）＋１）〜ＷＬ（ｘ）との間に、ソースラインＳＬ（ａ）〜ＳＬ（ｄ）を制御するためのＹデコーダ２を配置し、メモリセルアレイ１の第１グループ１ａ及び第２グループ１ｂと、第３グループ１ｃ及び第４グループ１ｄとによって、Ｙデコーダ２を挟み込む形にするとよい。このような構成とすることにより、Ｙデコーダ２とメモリセルアレイ１との間を接続する信号ライン（ソースラインＳＬ（ａ）〜ＳＬ（ｄ）を制御するための信号ライン）を不要に引き回さずに済む。
【００５１】
なお、上記実施形態では、本発明をＥＥＰＲＯＭに適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、他の半導体記憶装置（例えばフラッシュメモリ）にも適用することが可能である。
【００５２】
また、上記実施形態では、メモリセルアレイ１を２分割ないしは４分割する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、１回のアクセスで同時に読み書きされるメモリセルの個数が１グループに含まれている限り、メモリセルアレイ１の分割数については、任意に設定してもかまわない。
【００５３】
例えば、一のアドレスで指定されるデータが８ビットで構成され、一のワードラインを選択する毎に、１６アドレス分のデータが同時に読み書きされるＥＥＰＲＯＭでは、ビットラインを１２８（＝８×１６）本ずつに区切ることができるので、仮に１０２４本のビットラインを有するＥＥＰＲＯＭであれば、ビットライン方向の最大分割数は「８」となり、５１２本のビットラインを有するＥＥＰＲＯＭであれば、ビットライン方向の最大分割数は「４」となる。一方、ワードライン方向の分割数についても、任意に設定することが可能であるが、分割数を増やし過ぎると、Ｙデコーダ２から信号ラインを引き回すためのレイアウトが困難となる点に留意が必要である。
【００５４】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【００５５】
本発明は、半導体記憶装置の回路規模縮小や特性向上に関して有用な技術である。
【図面の簡単な説明】
【００５６】
【図１】は、本発明に係るＥＥＰＲＯＭの概略構成を示すブロック図である。
【図２】は、メモリセルの一構成例を示す回路図である。
【図３】は、メモリセルの縦構造を示す垂直断面図である。
【図４】は、メモリセルに１ビットのデータを記憶させるときのメモリトランジスタＭＴのスレッショルド電圧の分布状態を示す図である。
【図５】は、メモリセルアレイ１の第１レイアウトを示すブロック図である。
【図６】は、メモリセルアレイ１の第１レイアウトを示す回路図である。
【図７】は、メモリセルアレイ１の第２レイアウトを示すブロック図である。
【図８】は、メモリセルアレイ１の第２レイアウトを示す回路図である。
【図９】は、メモリセルアレイの一従来例を示す回路図である。
【図１０】は、メモリセルアレイに付随する寄生容量の一例を示す回路図である。
【符号の説明】
【００５７】
１    メモリセルアレイ
１ａ    第１グループ
１ｂ    第２グループ
１ｃ    第３グループ
１ｄ    第４グループ
２    Ｘデコーダ
３    Ｙデコーダ／ページバッファ
４    昇圧回路（チャージポンプ）
ＷＬ    ワードライン
ＢＬ    ビットライン
ＣＬ    コントロールライン
ＳＬ    ソースライン
ＳＴ    選択用トランジスタ
ＤＳ    ドレイン
ＳＳ    ソース
Ｇ    ゲート
ＭＴ    メモリトランジスタ
ＤＭ    ドレイン
ＳＭ    ソース
ＣＧ    コントロールゲート
ＦＧ    フローティングゲート
【図１】
0005261003.tif 000005
【図２】
0005261003.tif 000006
【図３】
0005261003.tif 000007
【図４】
0005261003.tif 000008
【図５】
0005261003.tif 000009
【図６】
0005261003.tif 000010
【図７】
0005261003.tif 000011
【図８】
0005261003.tif 000012
【図９】
0005261003.tif 000013
【図１０】
0005261003.tif 000014