(57)【特許請求の範囲】
【請求項１】
電圧変換回路であって、
第１の電圧源を基準とする入力シグナルを受信するように適合された入力ステージと、
第２の電圧源に接続するように適合され、前記入力シグナルの論理状態を少なくとも一時的に保存するように動作するラッチと、
前記入力ステージと前記ラッチの間に結合する電圧クランプと、
少なくとも第１の出力バッファおよび第２の出力バッファと、
を含み、
前記電圧クランプは前記ラッチにかかる最大電圧を第１の所定のレベルに固定するように、および前記入力ステージにかかる最大電圧を第２の所定のレベルに固定するように動作し、
前記電圧変換回路は前記ラッチと前記電圧クランプの間の接合部に第１の出力シグナルを生成し、
前記電圧変換回路は前記電圧クランプと前記入力ステージの間の接合部に第２の出力シグナルを生成し、
前記第１の出力バッファは前記第１の出力シグナルを受信して、該第１の出力シグナルを示す第１のバッファされた出力シグナルを生成するように動作し、前記第２の出力バッファは前記第２の出力シグナルを受信して、該第２の出力シグナルを示す第２のバッファされた出力シグナルを生成するように動作し、該第１のバッファされた出力シグナルは前記電圧変換回路の前記第２の電圧源および第１のバイアス電圧を基準とし、前記第２のバッファされた出力シグナルは該電圧変換回路の電圧帰路および第２のバイアス電圧を基準とし、
前記第１のバッファされた出力シグナルは、前記電圧変換回路の前記第２の電圧源と前記第１のバイアス電圧との間の範囲で動き、前記第２のバッファされた出力シグナルは、該電圧変換回路の前記電圧帰路と前記第２のバイアス電圧との間の範囲で動くことを特徴とする、電圧変換回路。
【請求項２】
前記入力ステージが第１および第２のＮＭＯＳトランジスタを含み、前記第１のＮＭＯＳトランジスタの第１のソース／ドレーンが前記電圧変換回路の電圧帰路に接続するように適合され、前記第１のＮＭＯＳトランジスタの第２のソース／ドレーンが前記電圧クランプの第１のノードに接続され、前記第１のＮＭＯＳトランジスタのゲートが前記入力シグナルの論理的補数を表す第１のシグナルを受信するように適合され、前記第２のＮＭＯＳトランジスタの第１のソース／ドレーンが前記電圧変換回路の前記電圧帰路に接続するように適合され、前記第２のＮＭＯＳトランジスタの第２のソース／ドレーンが前記電圧クランプの第２のノードに接続され、前記第２のＮＭＯＳトランジスタのゲートが前記入力シグナルを表す第２のシグナルを受信するように適合された、請求項１に記載の電圧変換回路。
【請求項３】
前記ラッチが第１および第２のＰＭＯＳトランジスタを含み、前記第１のＰＭＯＳトランジスタの第１のソース／ドレーンが前記電圧変換回路の電圧源に接続するように適合され、前記第１のＰＭＯＳトランジスタの第２のソース／ドレーンが前記電圧クランプの第３のノードに接続され、前記第１のＰＭＯＳトランジスタのゲートが前記電圧クランプの第４のノードに接続され、前記第２のＰＭＯＳトランジスタの第１のソース／ドレーンが前記電圧変換回路の前記第２の電圧源に接続するように適合され、前記第２のＰＭＯＳトランジスタの第２のソース／ドレーンが前記電圧クランプの第４のノードに接続され、前記第２のＰＭＯＳトランジスタのゲートが前記電圧クランプの第３のノードに接続される、請求項１に記載の電圧変換回路。
【請求項４】
前記電圧クランプが第１および第２のＰＭＯＳトランジスタならびに第１および第２のＮＭＯＳトランジスタを含み、前記第１および第２のＰＭＯＳトランジスタの第１のソース／ドレーンが前記ラッチの第１および第２のノードにそれぞれ接続され、前記第１および第２のＰＭＯＳトランジスタのゲートが１つに接続して第１のバイアス電圧を受信するように適合され、前記第１のＰＭＯＳトランジスタの第２のソース／ドレーンが前記第１のＮＭＯＳトランジスタの第１のソース／ドレーンに接続され、前記第２のＰＭＯＳトランジスタの第２のソース／ドレーンが前記第２のＮＭＯＳトランジスタの第１のソース／ドレーンに接続され、前記第１および第２のＮＭＯＳトランジスタのゲートが１つに接続して第２のバイアス電圧を受信するように適合され、前記第１および第２のＮＭＯＳトランジスタの第２のソース／ドレーンが前記入力ステージの第１および第２のノードにそれぞれ接続される、請求項１に記載の電圧変換回路。
【請求項５】
前記第１の所定のレベルは前記第１のバイアス電圧の関数として制御され、前記第２の所定のレベルは前記第２のバイアス電圧の関数として制御される、請求項１に記載の電圧変換回路。
【請求項６】
バッファ回路であって、
少なくとも１つの電圧変換回路を含み、
前記少なくとも１つの電圧変換回路は
第１の電圧源を基準とする入力シグナルを受信するように適合された入力ステージと、
第２の電圧源に接続するように適合され、前記入力シグナルの論理状態を少なくとも一時的に保存するように動作するラッチと、
前記入力ステージと前記ラッチの間に結合する電圧クランプとを含み、
前記電圧クランプは前記ラッチにかかる最大電圧を第１の所定のレベルに固定するように、および前記入力ステージにかかる最大電圧を第２の所定のレベルに固定するように動作し、
前記電圧変換回路は前記ラッチと前記電圧クランプの間の接合部に第１の出力シグナルを生成し、
前記電圧変換回路は前記電圧クランプと前記入力ステージの間の接合部に第２の出力シグナルを生成することを特徴とし、
前記バッファ回路は、
前記少なくとも１つの電圧変換回路へ結合される第１のプレドライバ回路を含み、該第１のプレドライバ回路は前記第１の出力シグナルを受信して、該第１の出力シグナルの関数として第１の制御シグナルを生成するように動作し、該第１のプレドライバ回路は、該電圧変換回路の第２の電圧源および第１のバイアス電圧を基準とし、
前記少なくとも１つの電圧変換回路へ結合される第２のプレドライバ回路を含み、該第２のプレドライバ回路は前記第２の出力シグナルを受信して、該第２の出力シグナルの関数として第２の制御シグナルを生成するように動作し、該第２のプレドライバ回路は、該電圧変換回路の電圧帰路および第２のバイアス電圧を基準とし、
前記第１の制御シグナルは、前記電圧変換回路の前記第２の電圧源と前記第１のバイアス電圧との間の範囲で動き、前記第２の制御シグナルは、該電圧変換回路の前記電圧帰路と前記第２のバイアス電圧との間の範囲で動き、
前記第１および第２のプレドライバ回路に結合される出力ステージを含み、前記出力ステージは、前記バッファ回路の電圧源と前記バッファ回路の入力／出力パッドの間に結合するように適合された少なくとも１つの第１のプルアップ素子と、前記バッファ回路の電圧帰路と前記入力／出力パッドの間に結合するように適合された少なくとも１つのプルダウン素子とを含む、バッファ回路。
【請求項７】
集積回路であって、
少なくとも１つの電圧変換回路を含み、
前記少なくとも１つの電圧変換回路は、
第１の電圧源を基準とする入力シグナルを受信するように適合された入力ステージと、
第２の電圧源に接続するように適合され、前記入力シグナルの論理状態を少なくとも一時的に保存するように動作するラッチと、
前記入力ステージと前記ラッチの間に結合する電圧クランプと、
少なくとも第１の出力バッファおよび第２の出力バッファと、
を含み、
前記電圧クランプは前記ラッチにかかる最大電圧を第１の所定のレベルに固定するように、および前記入力ステージにかかる最大電圧を第２の所定のレベルに固定するように動作し、
前記電圧変換回路は前記ラッチと前記電圧クランプの間の接合部に第１の出力シグナルを生成し、
前記電圧変換回路は前記電圧クランプと前記入力ステージの間の接合部に第２の出力シグナルを生成し、
前記第１の出力バッファは前記第１の出力シグナルを受信して、該第１の出力シグナルを示す第１のバッファされた出力シグナルを生成するように動作し、前記第２の出力バッファは前記第２の出力シグナルを受信して、該第２の出力シグナルを示す第２のバッファされた出力シグナルを生成するように動作し、該第１のバッファされた出力シグナルは前記電圧変換回路の第２の電圧源および第１のバイアス電圧を基準とし、前記第２のバッファされた出力シグナルは該電圧変換回路の電圧帰路および第２のバイアス電圧を基準とし、
前記第１のバッファされた出力シグナルは、前記電圧変換回路の前記第２の電圧源と前記第１のバイアス電圧との間の範囲で動き、前記第２のバッファされた出力シグナルは、該電圧変換回路の前記電圧帰路と前記第２のバイアス電圧との間の範囲で動くことを特徴とする、集積回路。
【請求項８】
前記電圧クランプが第１および第２のＰＭＯＳトランジスタならびに第１および第２のＮＭＯＳトランジスタを含み、前記第１および第２のＰＭＯＳトランジスタの第１のソース／ドレーンが前記ラッチの第１および第２のノードにそれぞれ接続され、前記第１および第２のＰＭＯＳトランジスタのゲートが１つに接続して第１のバイアス電圧を受信するように適合され、前記第１のＰＭＯＳトランジスタの第２のソース／ドレーンが前記第１のＮＭＯＳトランジスタの第１のソース／ドレーンに接続され、前記第２のＰＭＯＳトランジスタの第２のソース／ドレーンが前記第２のＮＭＯＳトランジスタの第１のソース／ドレーンに接続され、前記第１および第２のＮＭＯＳトランジスタのゲートが１つに接続して第２のバイアス電圧を受信するように適合され、前記第１および第２のＮＭＯＳトランジスタの第２のソース／ドレーンが前記入力ステージの第１および第２のノードにそれぞれ接続される、請求項７に記載の集積回路。
【請求項９】
電子システムであって、
電圧変換を行うように適合された少なくとも１つの集積回路を含み、
前記少なくとも１つの集積回路は少なくとも１つの電圧変換回路を含み、
前記少なくとも１つの電圧変換回路は、
第１の電圧源を基準とする入力シグナルを受信するように適合された入力ステージと、
第２の電圧源に接続するように適合され、前記入力シグナルの論理状態を少なくとも一時的に保存するように動作するラッチと、
前記入力ステージと前記ラッチの間に結合する電圧クランプと、
少なくとも第１の出力バッファおよび第２の出力バッファと、
を含み、
前記電圧クランプは前記ラッチにかかる最大電圧を第１の所定のレベルに固定するように、および前記入力ステージにかかる最大電圧を第２の所定のレベルに固定するように動作し、
前記電圧変換回路は前記ラッチと前記電圧クランプの間の接合部に第１の出力シグナルを生成し、
前記電圧変換回路は前記電圧クランプと前記入力ステージの間の接合部に第２の出力シグナルを生成し、
前記第１の出力バッファは前記第１の出力シグナルを受信して、該第１の出力シグナルを示す第１のバッファされた出力シグナルを生成するように動作し、前記第２の出力バッファは前記第２の出力シグナルを受信して、該第２の出力シグナルを示す第２のバッファされた出力シグナルを生成するように動作し、該第１のバッファされた出力シグナルは前記電圧変換回路の第２の電圧源および第１のバイアス電圧を基準とし、前記第２のバッファされた出力シグナルは該電圧変換回路の電圧帰路および第２のバイアス電圧を基準とし、
前記第１のバッファされた出力シグナルは、前記電圧変換回路の前記第２の電圧源と前記第１のバイアス電圧との間の範囲で動き、前記第２のバッファされた出力シグナルは、該電圧変換回路の前記電圧帰路と前記第２のバイアス電圧との間の範囲で動くことを特徴とする、電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電気電子回路に関し、より詳細には、電圧レベル変換回路に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）はゲート酸化膜、つまりトランジスタのゲートとチャネル領域の間の絶縁層を含む。ＦＥＴはデジタル論理用途で使われるとき、多くの場合においてコアゲート酸化膜（ｃｏｒｅ  ｇａｔｅ  ｏｘｉｄｅ）と呼ばれるものを含んで製造されており、最近の集積回路（ＩＣ）製造技術においては、コアゲート酸化膜は一般的に非常に薄いゲート酸化膜で、例えば２ナノメートル（ｎｍ）以下程度である。コアゲート酸化膜すなわち薄いゲート酸化膜トランジスタは一般的に、ダメージなしには、例えば約１．２ボルト（Ｖ）以下の比較的低い電圧（例えばコアレベル電圧）しか対応することができない。コアゲート酸化膜を含むトランジスタは、しばしばコアトランジスタ（ｃｏｒｅ  ｔｒａｎｓｉｓｔｏｒ）と呼ばれ、コア電圧レベルに対応する。
【０００３】
例えば入出力（Ｉ／Ｏ）バッファおよびアナログ用途を含む特定の用途では、ダメージなしで高い電圧（Ｉ／Ｏレベル電圧など）、例えば１．９８Ｖ、３．６３Ｖまたは５．５Ｖに対応可能であることが必要となる。これらの比較的高いＩ／Ｏレベル電圧に対応することが可能なトランジスタは、一般的に厚いゲート酸化膜（ｔｈｉｃｋ  ｇａｔｅ  ｏｘｉｄｅ）と呼ばれるものを含んで製造される。厚いゲート酸化膜は、最近の技術では例えば２．３ｎｍ以上程度の厚さのゲート酸化膜を持つ素子を含むであろう。厚いゲート酸化膜を含むトランジスタは、しばしば厚い酸化膜トランジスタ（ｔｈｉｃｋ  ｏｘｉｄｅ  ｔｒａｎｓｉｓｔｏｒ）と呼ばれ、高いＩ／Ｏ電圧レベルに対応する。多くのＩＣ製造プロセスは、コアトランジスタと厚い酸化膜トランジスタの両方を供給する。
【０００４】
例えばホットキャリア注入（ＨＣＩ）のような特定の用途においては、トランジスタ素子が長期的にダメージを受けずに耐えうる電圧を多少なりとも引き上げる目的で、素子のチャネル長を増加させることがある。しかしながら、チャネル長を増加させると、そのようなトランジスタを用いる回路に必要な面積が顕著に増大するため、望ましくない。また、さらに厚いゲート酸化膜を持つためダメージを受けずに高い電圧レベルに対応するトランジスタを供給するために、ＩＣ製造時に３重ゲート酸化膜法（ｔｒｉｐｌｅ  ｇａｔｅ  ｏｘｉｄｅ  ｐｒｏｃｅｓｓ）を使うことが知られている。そのようなトランジスタは、例えば静電気放電（ＥＳＤ）保護のような高電圧用途に用いられうる。しかしながら、例えば４０ｎｍ技術のような通常のＩＣ製造プロセスでは、１重の厚い酸化膜型のトランジスタのみしか使用することができない。主な理由としては、追加の厚いゲート酸化膜をプロセスに加えると、製造する素子の生産量が本質的に低下し、不必要にコストと複雑さを増加するからである。それに加えて、ゲート酸化膜が増えると、それにしたがってゲートの静電容量が上昇し、素子の高周波性能が悪化する。これにより回路設計者は、システム・オン・ア・チップ（ＳｏＣ）設計において、どの利用可能な厚いゲート酸化膜を使用するか決めなければならない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明を実施すると、製造プロセスで別途対応する電圧レベルよりも高い駆動電圧レベルを必要とする用途に対して、より薄いゲート酸化膜を持つトランジスタを利用できるようにするための技術を得ることができる。このようにすれば、強化された高周波性能を持つトランジスタは、ダメージを受けずにより高い電圧レベルで駆動するように利用されうる。これを達成するために、本発明の一実施形態では、コアトランジスタと１重の厚い酸化膜トランジスタのみを用いる電圧レベル変換回路とＩ／Ｏバッファが提供され、これにより、入力電圧レベルよりも高く、かつＩＣ製造プロセスで別途対応する最大電圧レベルよりも高く変換された電圧レベルが提供される。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、電圧変換回路は、第１の電圧源を基準とした入力シグナルを受信するように適合された入力ステージと、第２の電圧源に接続するように適合され、前記入力シグナルの論理状態を少なくとも一時的に保存するように動作するラッチと、前記入力ステージと前記ラッチの間に結合した電圧クランプとを含む。前記電圧クランプは、前記ラッチにかかる最大電圧を第１の所定レベルに固定するように動作し、前記入力ステージにかかる最大電圧を第２の所定レベルに固定するように動作する。前記電圧変換回路は前記ラッチと前記電圧クランプの間の接合部に第１の出力シグナルを生成する。前記電圧変換回路は前記電圧クランプと前記入力ステージの間の接合部に第２の出力シグナルを生成する。
【０００７】
本発明の別の実施形態によれば、バッファ回路は少なくとも１つの電圧変換回路を含む。前記電圧変換回路は、第１の電圧源を基準とした入力シグナルを受信するように適合された入力ステージと、第２の電圧源に接続するように適合され、前記入力シグナルの論理状態を少なくとも一時的に保存するように動作するラッチと、前記入力ステージと前記ラッチの間に結合した電圧クランプとを含む。前記電圧クランプは、前記ラッチにかかる最大電圧を第１の所定レベルに固定するように動作し、前記入力ステージにかかる最大電圧を第２の所定レベルに固定するように動作する。前記電圧変換回路は前記ラッチと前記電圧クランプの間の接合部に第１の出力シグナルを生成する。前記電圧変換回路は前記電圧クランプと前記入力ステージの間の接合部に第２の出力シグナルを生成する。
【０００８】
前記バッファ回路はさらに、少なくとも１つの電圧変換回路に結合した第１のプレドライバ回路を含み、前記第１のプレドライバ回路は前記第１の出力シグナルを受信し、その関数として第１の制御シグナルを生成するように動作し、少なくとも１つの電圧変換回路に結合した第２のプレドライバ回路を含み、前記第２のプレドライバ回路は前記第２の出力シグナルを受信し、その関数として第２の制御シグナルを生成するように動作する。出力ステージは前記第１および前記第２のプレドライバ回路に結合する。前記出力ステージは前記バッファ回路の電圧源と前記バッファ回路の入出力パッドの間の接続に適合された少なくとも１つの第１のプルアップ素子と、前記バッファ回路の電圧帰路と前記入出力パッドの間の接続に適合された少なくとも１つのプルダウン素子とを含む。
【０００９】
本発明の上記および他の特色、目的および利点は、説明的な諸実施形態についての以下の詳細な説明を添付の図面とあわせて読むことにより明らかになるだろう。
【図面の簡単な説明】
【００１０】
以下の図面は例としてのみ示されているものであり、制限するものではない。複数の図面にて同じ符号は同じ要素を示す。
【図１】１つはプルアップトランジスタを、もう１つはプルダウントランジスタを駆動させるための、２つの別々の電圧変換回路を含む第１の出力バッファ回路のブロック図である。
【図２】本発明の一実施形態による、例示的な出力バッファ回路２００を示すブロック図である。
【図３】本発明の一実施形態による、例示的な複合電圧変換回路の少なくとも一部を示す電気配線図である。
【図４】本発明の一実施形態による、図３に示した複合電圧変換回路における特定の入力、出力および内部の各ノードでの例示的な電圧レベルを示す。
【図５】本発明の一実施形態による、図３に示した複合電圧変換回路に対応する例示的な波形を示す。
【図６】本発明の一実施形態による、図３に示した複合電圧変換回路に対応する追加の例示的な波形を示す。
【図７】本発明の一実施形態による、シグナルの電圧レベルを変換するための例示的な方法を示す論理フロー図である。
【図８】本発明の一実施形態による、複合電圧変換回路を含む例示的なパッケージ化されたＩＣ素子を示す部分切取図である。
【発明を実施するための形態】
【００１１】
本発明を、例示的なＩ／Ｏバッファと電圧レベル変換回路に照らして、本明細書で説明する。ただし、本発明は、これらのまたは他の特定の回路構成に限定されないことを理解されたい。むしろ本発明の実施形態は、回路に使われるトランジスタにより別途対応する最大電圧よりも高い電圧レベルで、ダメージ無しで駆動できる回路を供給する方法により、有益に電圧を変換するための技術を幅広く対象にしている。さらに、ここで示す技術によれば、多重の厚いゲート酸化膜型のトランジスタの使用を必要とせずに、コストと複雑さを低減し、生産量を増加することができる。
【００１２】
本明細書において、本発明の実施形態は、相補型金属酸化膜半導体（ＣＭＯＳ）製造プロセスを用いて作られるような、特定のPチャネル金属酸化膜半導体（ＰＭＯＳ）とＮチャネル金属酸化膜半導体（ＮＭＯＳ）のトランジスタ素子を用いて説明されるが、当業者には理解されるように、本発明はそのようなトランジスタ素子、および／またはそのような製造プロセスに限定されず、例えばバイポーラ接続トランジスタ（ＢＪＴｓ）など他の適切な素子、および／または製造プロセス（例えばバイポーラ、ＢｉＣＭＯＳなど）も同様に用いることができることは、理解されたい。さらに、本発明の好ましい実施形態は通常はシリコン・ウェハ内に製造されるが、本発明の実施形態では代わりに他の材料を含むウェハ内に製造することもでき、この材料には、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などが含まれ、またそれらだけには限られない。
【００１３】
前述した通り、「コアトランジスタ」という用語は比較的薄いゲート酸化膜（例えば約２ｎｍ未満）を含むトランジスタと定義され、ダメージを受けずにコア電圧レベル（例えば約１．２ボルト以下）に対応することができる。例えば、例示的なコアトランジスタ素子は約１２オングストローム（１．２ｎｍ）の厚さのゲート酸化膜を持ち、測定可能なダメージを受けずに、どの２端間も約０ボルトから約０．９４５ボルトの範囲の電圧レベルに対応することができる。コアトランジスタについての最大電圧とは、そのコアトランジスタが所定の寿命の間、ダメージを受けずに耐えられるように設計された電圧として定義される。トランジスタ素子へのダメージは、ゲート酸化膜の破壊、ゲート酸化膜の漏れ電流の顕著な上昇、および／または例えば電圧の閾値やトランスコンダクタンスのような、コアトランジスタの特性の顕著な変化に現れるであろう。コアトランジスタはコアのデジタル論理回路によく使用される。
【００１４】
一方、「厚い酸化膜トランジスタ」という用語は比較的厚いゲート酸化膜（例えば約２．３ｎｍより大きい）を含むトランジスタと定義され、コアトランジスタと比較し、コア電圧（例えば約１．９８ボルト以上）より高い電圧に対してダメージを受けずに対応することができる。通常の厚い酸化膜トランジスタが対応する電圧は、１．９８、３．６３または５．５ボルトである。一般的に、より高い電圧に対応すると、より厚いゲート酸化膜が必要となる。例えば、例示的な厚い酸化膜トランジスタ素子は約２．６ｎｍ厚のゲート酸化膜を持ち、約０ボルトから約１．９８ボルトの範囲の電圧レベルに対応することができる。厚い酸化膜トランジスタについての最大電圧とは、その厚い酸化膜トランジスタが所定の寿命の間、ダメージを受けずに耐えられるように設計された電圧として定義される。厚い酸化膜トランジスタは多くの場合に入力、出力およびＩ／Ｏのバッファ、ならびにアナログ用途に利用され、そのためＩ／Ｏトランジスタと呼ばれることがある。
【００１５】
多くのＩＣ製造プロセスは２種類のトランジスタ素子、すなわちコアトランジスタおよび厚い酸化膜トランジスタを提供する。１重の厚い酸化膜型のトランジスタだけを供給するプロセスの場合は、ＩＣデザイナーはゲート酸化膜にどの厚さを選択するか決断しなければならない。この決断は多くの場合、機能性、規格、および／またはＩＣのその他性能の目的に依存する。例えばダブル・データ・レート２（ＤＤＲ２）およびダブル・データ・レート３（ＤＤＲ３）のシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）インターフェースのような、高速インターフェースが必要な時は、必要な電圧に対応するＩＣ製造プロセスで利用可能な「厚い酸化膜トランジスタ」の中で最も薄いものを選ぶと都合がよい。利用可能な「厚い酸化トランジスタ」の中で最も薄いものは、通常最も高速であり、インターフェースの必要な性能を満たすであろう。
【００１６】
ＩＣの中には、要求を処理する所定のスピードと電圧を満たすために、ゲート酸化膜の厚さの選択に関して矛盾した要求が存在する場合がある。例えば、高速（例えば１ギガヘルツより速い）の性能で、かつ１．８ボルトの信号レベルに対応することが必要な回路を含むと、結果として、厚いゲート酸化膜トランジスタの中でも薄いものが必要となりうる。しかしながら、同じＩＣが、薄いゲート酸化膜Ｉ／Ｏ素子が対応しない、例えば３．６３ボルトの高電圧を駆動することが必要な回路（例えばＩ／Ｏバッファ）も含みうる。しかしながら、通常より厚いゲート酸化膜を持つ素子は、一般的に高速での動作に適していない。より高電圧が必要な回路の例は、例えば公称３．３ボルトで動作するアドバンスト・テクノロジー・アタッチメント（ＡＴＡ）やコンシューマ・エレクトロニクス・アドバンスト・テクノロジー・アタッチメント（ＣＥ−ＡＴＡ）などのレガシープロトコルに対応するよう設計された回路である。
【００１７】
図１は例示的な出力バッファ回路１００を示すブロック図である。出力バッファ回路１００は、Ｐ型電圧レベル変換回路（Ｐ−電圧変換回路）である第１の電圧レベル変換回路１１０と、第１の電圧レベル変換回路に接続されるＰ型プレドライバ（Ｐ−プレドライバ）である第１のプレドライバ１２０と、Ｎ型電圧変換回路（Ｎ−電圧変換回路）である第２の電圧レベル変換回路１３０と、第２の電圧レベル変換回路に接続されるＮ型プレドライバ（Ｎ−プレドライバ）である第２のプレドライバ１４０とを含む。出力バッファ１００はさらに、第１のプレドライバ１２０に接続されるＰＭＯＳプルアップトランジスタであるＭＰＩＯと、プルアップトランジスタ素子ＭＰＩＯとＩ／Ｏパッド（ＰＡＤ）である外部パッド１７０に接続される第１の（Ｐ型）過電圧ストレス保護回路１５０と、第２のプレドライバ１４０に接続されるＮＭＯＳプルダウントランジスタ素子であるＭＮＩＯと、プルダウン素子ＭＮＩＯとＩ／Ｏパッドに接続される第２の（Ｎ型）過電圧ストレス保護回路１６０とを含む。プルアップトランジスタＭＰＩＯ、プルダウントランジスタＭＮＩＯならびに第１および第２の過電圧ストレス保護回路１５０および１６０は、バッファ回路１００の出力ステージの少なくとも一部を形成する。
【００１８】
より具体的には、第１の電圧レベル変換回路１１０は、好ましくは、少なくともそこに供給されるＰ−入力シグナルである第１の入力シグナル１７１を受信し、また第１の入力シグナルの関数として第１のレベルシフトされた出力シグナルを生成するように動作する。第１のプレドライバ１２０は、第１のレベルシフトされた出力シグナルを受信し、またバッファ回路１００の出力ステージでＰＭＯＳプルアップトランジスタＭＰＩＯを駆動させるための第１の制御シグナルＶＰＧを生成するように動作する。ＰＭＯＳ素子ＭＰＩＯのソース（Ｓ）は、Ｉ／Ｏ電圧源ＶＤＤ３３（例えば約３．３ボルト）である第１の電圧源に接続するよう適合され、ＭＰＩＯのドレーン（Ｄ）はノードＰＡＤＰにて第１の過電圧保護回路１５０の第１のノードに接続され、ＭＰＩＯのゲート（Ｇ）は第１の制御シグナルＶＰＧを受信するように適合されている。金属酸化膜半導体（ＭＯＳ）素子はもともと対称性を有するために両方向性があるので、ＭＯＳ素子でのソースとドレーンの指定配置は、基本的に任意であることは理解されたい。したがって、ソースとドレーンは本明細書で通常、それぞれ第１および第２のソース／ドレーンと呼び、この表現において「ソース／ドレーン」とはソースまたはドレーンを表す。
【００１９】
同様に、第２の電圧レベル変換回路１３０は、好ましくは、少なくともそこに供給されるＮ−入力シグナルである第２の入力シグナル１７２を受信し、また第２の入力シグナルの関数として第２のレベルシフトされた出力シグナルを生成するように動作する。第２のプレドライバ１４０は、第２のレベルシフトされた出力シグナルを受信し、またバッファ回路１００の出力ステージでＮＭＯＳプルダウントランジスタＭＮＩＯを駆動させるための第２の制御シグナルＶＮＧを生成するように動作する。ＮＭＯＳ素子ＭＮＩＯのソースは、ＶＳＳまたはグランド（例えば約０ボルト）である第２の電圧源に接続するよう適合され、ＭＮＩＯのドレーンはノードＰＡＤＮにて第２の過電圧保護回路１６０の第１のノードに接続され、ＭＮＩＯのゲートは第２の制御シグナルＶＮＧを受信するように適合されている。第１および第２の過電圧保護回路１５０および１６０のそれぞれ第２のノードは、１つに接続され、Ｉ／Ｏパッド１７０に接続するように適合されている。
【００２０】
図から明らかな通り、第１の電圧レベル変換回路１１０、第１のプレドライバ回路１２０およびＰＭＯＳプルアップ素子ＭＰＩＯは全て、好ましくは、第１の電圧源、つまり例示的な本実施形態ではＶＤＤ３３、を動力源とする。それに加えて、第１の電圧レベル変換回路１１０および第１のプレドライバ１２０は第３の電圧源ＶＰＢＩＡＳに結合し、ＶＰＢＩＡＳは各回路の電圧帰路として働く。したがって、第１の電圧レベル変換回路１１０と第１のプレドライバ１２０のどちらかから生成される出力シグナルは、ＶＤＤ３３とＶＰＢＩＡＳの間で振れる最大出力電圧を持つであろう。第１の電圧源ＶＤＤ３３は例えば約３．３ボルトの公称電圧を供給する。ＶＤＤ３３はそれに関して通常は１０パーセント程度の所定の許容差がありうるため、供給される電圧ＶＤＤ３３は約２．９７ボルトから約３．６３ボルトの間となる。ＶＰＢＩＡＳはおよそＶＤＤ３３から１．９８ボルトを減じた数であるため、好ましくは、約１．６５ボルトから約０．９９ボルトの範囲となる。
【００２１】
同様に、第２の電圧レベル変換回路１３０、第２のプレドライバ回路１４０およびＮＭＯＳプルダウン素子ＭＮＩＯは全て、好ましくは、第４の電圧源、つまり例示的な本実施形態ではＶＮＢＩＡＳ、を動力源とする。それに加えて、第２の電圧レベル変換回路１３０および第２のプレドライバ１４０は第２の電圧源ＶＳＳに結合し、ＶＳＳは各回路の電圧帰路として働く。したがって、第２の電圧レベル変換回路１３０と第２のプレドライバ１４０のどちらかから生成される出力シグナルは、ＶＮＢＩＡＳとＶＳＳの間で振れる最大出力電圧を持つであろう。ＶＳＳは、好ましくは例えば０ボルトの公称電圧を供給する。ＮＭＯＳ素子ＭＮＩＯへのダメージを防ぐため、ＮＭＯＳ素子のゲートとソースの端の間の電圧は約１．９８ボルトを越えてはいけないため、第４の電圧源ＶＮＢＩＡＳから供給される最大電圧は約１．９８ボルトが好ましい。
【００２２】
例示的な実施形態では、プルアップトランジスタＭＰＩＯは、例えば１．８ボルト、２６オングストロームの厚いゲート酸化膜ＰＭＯＳトランジスタである。この特定のＩＣ製造プロセスのために、厚いゲート酸化膜素子であるＭＰＩＯは、いずれの２端間においても、約１．９８ボルト（例えば１．８ボルトに１０パーセントの誤差を加えた数）に耐えうる。プルダウン素子ＭＮＩＯは、例えば１．８ボルト、２６オングストロームの厚いゲート酸化膜ＮＭＯＳトランジスタである。厚いゲート酸化膜素子であるＭＮＩＯは、いずれの２端間においても、約１．９８ボルト（例えば１．８ボルトに１０パーセントの誤差を加えた数）に耐えうる。
【００２３】
Ｉ／Ｏパッド１７０の電圧は出力バッファ１００から供給され、３．６３ボルト（例えば、公称３．３ボルトに１０パーセントの誤差を加えた数）にもなりうる。したがって、プルダウントランジスタＭＮＩＯは過電圧ストレス、つまり約１．９８ボルトを超えるいかなる電圧からも保護されなければならない。第２の過電圧保護回路１６０はノードＰＡＤＮとＩ／Ｏパッド１７０の間に結合し、そのためノードＰＡＤＮの電圧は１．９８ボルトを超えない。同様に、Ｉ／Ｏパッド１７０の電圧は、出力バッファ回路１００から供給されるが、０ボルトにもなりうる。したがって、プルアップトランジスタＭＰＩＯは過電圧ストレス、つまりＶＤＤ３３から１．９８ボルトを減じた数を下回るいかなる電圧からも保護されなければならない。第１の過電圧保護回路１５０は、ノードＰＡＤＰの電圧がＶＤＤ３３から１．９８ボルトを減じた数を下回らないことを保証するため、ノードＰＡＤＰとＩ／Ｏパッド１７０の間に結合する。出力バッファ回路１００に用いるのに適した過電圧保護回路は、当技術分野で周知である。
【００２４】
プルダウントランジスタＭＮＩＯのソースは０ボルト（ＶＳＳ）であるため、ＭＮＩＯのゲート、またはドレーン（ノードＰＡＤＮにおいて）のどちらの電圧も１．９８ボルトを超えてはならない。同様に、プルアップトランジスタＭＰＩＯのソースはＶＤＤ３３であるため、ＭＰＩＯのゲート、またはドレーン（ノードＰＡＤＰにおいて）のどちらの電圧もＶＤＤ３３から１．９８ボルトを減じた数を下回ってはならない。したがって、プルダウントランジスタＭＮＩＯおよびプルアップトランジスタＭＰＩＯの、ゲートからソースへの電圧の絶対値｜Ｖｇｓ｜は、この例示的な実施形態において１．９８ボルトを超えてはならない。本発明はこの具体的な最大電圧に限定されないこと、そして出力バッファ回路１００のトランジスタ素子を製造するために使われる特定のＩＣプロセス技術に依存して、具体的な最大電圧が１．９８ボルトより高くまたは低くなりうることを、理解されたい。
【００２５】
公称コア電圧レベルシグナルは、例えば、約０ボルトから約０．９ボルトである。Ｎ−入力シグナル１７２がコア電圧レベルシグナルであると仮定するため、Ｎ−入力シグナル１７２は、Ｎ−プレドライバ１４０のために、０ボルトとＶＮＢＩＡＳの間の電圧レベルに変換されなければならない。Ｎ−電圧変換回路１３０は、０ボルトと０．９ボルトのコア電圧レベルを、それぞれ対応する電圧レベルである０ボルトとＶＮＢＩＡＳに変換するよう動作するのが好ましい。Ｐ−入力シグナル１７１がコア電圧レベルシグナルであると仮定するため、Ｐ−入力シグナルは、Ｐ−プレドライバ１２０のために、ＶＤＤ３３とＶＰＢＩＡＳの間の電圧レベルに変換されなければならない。Ｐ−電圧変換回路１１０は、０ボルトと０．９ボルトのコア電圧レベルを、それぞれ対応する電圧レベルであるＶＰＢＩＡＳとＶＤＤ３３に変換するよう動作するのが好ましい。図１に示す通り、Ｎ−電圧変換回路１３０は、Ｐ−電圧変換回路１１０から分かれて離れた回路になっている。Ｎ−電圧変換回路１３０はＰ−電圧変換回路１１０とは異なる電圧レベルを提供し、そのためＮ−電圧変換回路はＰ−電圧変換回路とは異なる回路を有している。
【００２６】
図２は本発明の一実施形態による、例示的な出力バッファ回路２００を表すブロック図である。出力バッファ回路２００は、好ましくは、単一電圧レベル変換回路２１０と、電圧レベル変換回路に接続されるＰ型プレドライバ（Ｐ−プレドライバ）である第１のプレドライバ１２０と、電圧レベル変換回路に接続されるＮ型プレドライバ（Ｎ−プレドライバ）である第２のプレドライバ１４０とを含む。出力バッファ２００はさらに、第１のプレドライバ１２０に接続されるＰＭＯＳプルアップトランジスタＭＰＩＯと、プルアップトランジスタ素子ＭＰＩＯおよびＩ／Ｏパッド（ＰＡＤ）である外部パッド１７０に接続される第１の（Ｐ型）過電圧ストレス保護回路１５０と、第２のプレドライバ１４０に接続されるＮＭＯＳプルダウントランジスタ素子ＭＮＩＯと、プルダウン素子ＭＮＩＯおよびＩ／Ｏパッドに接続される（Ｎ型）過電圧ストレス保護回路１６０とを含む。プルアップトランジスタＭＰＩＯ、プルダウントランジスタＭＮＩＯならびに第１および第２の過電圧ストレス保護回路１５０および１６０は、バッファ回路２００の出力ステージの少なくとも一部を形成する。
【００２７】
より具体的には、電圧レベル変換回路２１０は、コアレベル入力シグナル（例えば公称約０ボルトから約０．９ボルト）である入力シグナル２７０を受信するように動作し、入力シグナルの関数として、少なくとも第１および第２のレベルシフトされた出力シグナル、それぞれＺＰおよびＺＮとする、を生成するように動作する。第１のプレドライバ１２０は、第１のレベルシフトされた出力シグナルＺＰを受信し、バッファ回路２００の出力ステージでＰＭＯＳプルアップトランジスタＭＰＩＯを駆動させるための第１の制御シグナルＶＰＧを生成するように動作する。ＰＭＯＳ素子ＭＰＩＯのソースは、Ｉ／Ｏ電圧源ＶＤＤ３３（例えば公称約３．３ボルト）である第１の電圧源に接続するよう適合され、ＭＰＩＯのドレーンはノードＰＡＤＰにて第１の過電圧保護回路１５０の第１のノードに接続され、ＭＰＩＯのゲートは第１の制御シグナルＶＰＧを受信するように適合されている。
【００２８】
同様に、第２のプレドライバ１４０は、第２のレベルシフトされた出力シグナルＺＮを受信し、バッファ回路２００の出力ステージでＮＭＯＳプルダウントランジスタＭＮＩＯを駆動するための第２の制御シグナルＶＮＧを生成するよう動作する。ＮＭＯＳ素子ＭＮＩＯのソースは、ＶＳＳまたはグランド（例えば公称約０ボルト）である第２の電圧源に接続するよう適合され、ＭＮＩＯのドレーンはノードＰＡＤＮにて第２の過電圧保護回路１６０の第１のノードに接続され、ＭＮＩＯのゲートは第２の制御シグナルＶＮＧを受信するように適合されている。第１および第２の過電圧保護回路１５０および１６０のそれぞれ第２のノードは、１つに接続されてバッファ回路２００の出力を形成し、Ｉ／Ｏパッド１７０に接続するように適合されている。
【００２９】
単なる例示として、本発明はこの特定の型の素子および／またはＩＣプロセス技術には限定されないが、プルアップトランジスタＭＰＩＯは、１．８ボルト、２６オングストローム、Ｐチャネルの厚いゲート酸化膜電界効果トランジスタであることが好ましい。この例示的な例では、プルアップトランジスタＭＰＩＯは、いずれの２端間においても、１．９８ボルト（１．８ボルトに１０パーセントの誤差を加えた数）に耐えうる。同様に本発明はこの特定の型の素子および／またはＩＣプロセス技術には限定されないが、プルダウントランジスタＭＮＩＯは、１．８ボルト、２６オングストローム、Ｎチャネルの厚いゲート酸化膜電界効果トランジスタであることが好ましい。この例示的な例では、プルダウントランジスタＭＮＩＯは、いずれの２端間においても、１．９８ボルトに耐えうる。
【００３０】
本実施形態においては、出力バッファ回路２００の出力ステージから供給されるＩ／Ｏパッド１７０の電圧は約３．６３ボルト（例えば公称３．３ボルトに１０パーセントの誤差を加えた数）にものぼる。したがって、プルダウントランジスタＭＮＩＯは、過電圧ストレス、つまり本例においては約１．９８ボルトを超えるいかなる電圧からも保護されなければならない。第２の過電圧保護回路１６０はノードＰＡＤＮとＩ／Ｏパッド１７０の間に結合するため、ノードＰＡＤＮの電圧は１．９８ボルトを超えない。同様に、Ｉ／Ｏパッド１７０の電圧は、出力バッファ回路２００から供給されるが、０ボルト程度であろう。したがって、プルアップトランジスタＭＰＩＯは過電圧ストレス、つまりＶＤＤ３３から１．９８ボルトを減じた数を下回るいかなる電圧からも保護されなければならない。第１の過電圧保護回路１５０は、ノードＰＡＤＰの電圧がＶＤＤ３３から１．９８ボルトを減じた数を下回らないことを保証するため、ノードＰＡＤＰとＩ／Ｏパッド１７０の間に結合する。
【００３１】
プルダウントランジスタＭＮＩＯのソースは０ボルト（ＶＳＳ）であるため、ＭＮＩＯのゲート、またはドレーン（ノードＰＡＤＮにおいて）のどちらの電圧も１．９８ボルトを超えてはならない。同様に、プルアップトランジスタＭＰＩＯのソースはＶＤＤ３３であるため、ＭＰＩＯのゲート、またはドレーン（ノードＰＡＤＰにおいて）のどちらの電圧もＶＤＤ３３から１．９８ボルトを減じた数を下回ってはならない。したがって、プルダウントランジスタＭＮＩＯおよびプルアップトランジスタＭＰＩＯの、ゲートからソースへの電圧の絶対値｜Ｖｇｓ｜は、この例示的な実施形態において１．９８ボルトを超えてはならない。本発明はこの具体的な最大電圧に限定されないこと、そして出力バッファ回路２００のトランジスタ素子を製造するために使われる特定のＩＣプロセス技術に依存して、具体的な最大電圧が１．９８ボルトより高くまたは低くなりうることを、理解されたい。
【００３２】
電圧レベル変換回路２１０、第１のプレドライバ回路１２０およびＰＭＯＳプルアップ素子ＭＰＩＯは全て、好ましくは、第１の電圧源、つまり例示的な本実施形態ではＶＤＤ３３、を動力源とする。それに加えて、第１のプレドライバ１２０は第３の電圧源ＶＰＢＩＡＳに結合し、ＶＰＢＩＡＳは第１のプレドライバの電圧帰路として働く。したがって、第１のプレドライバ１２０から生成される出力シグナルは、ＶＤＤ３３とＶＰＢＩＡＳの間で振れる最大出力電圧を持つであろう。第１の電圧源ＶＤＤ３３は、例えば約３．３ボルトの公称電圧を供給する。ＶＤＤ３３はそれに関して通常は１０パーセント程度の所定の許容差がありうるため、供給される電圧ＶＤＤ３３は約２．９７ボルトから約３．６３ボルトの間となる。ＶＰＢＩＡＳはおよそＶＤＤ３３から１．９８ボルトを減じた数であるため、好ましくは、約１．６５ボルトから約０．９９ボルトの範囲となる。
【００３３】
同様に、電圧レベル変換回路２１０、第２のプレドライバ回路１４０およびＮＭＯＳプルダウン素子ＭＮＩＯは全て、各回路の電圧帰途として働く第２の電圧源ＶＳＳに結合する。それに加えて、第２のプレドライバ１４０は、好ましくは、第４の電圧源、つまり例示的な本実施形態ではＶＮＢＩＡＳ、を動力源とする。したがって、第２のプレドライバ１４０から生成される出力シグナルは、ＶＮＢＩＡＳとＶＳＳの間で振れる最大出力電圧を持つであろう。ＶＳＳは、好ましくは例えば０ボルトの公称電圧を供給する。例示的な本実施形態において、ＮＭＯＳ素子へのダメージを防ぐため、ＮＭＯＳ素子ＭＮＩＯのゲートとソースの端の間の電圧は約１．９８ボルトを越えてはいけないため、第４の電圧源ＶＮＢＩＡＳから供給される最大電圧は約１．９８ボルトが好ましい。
【００３４】
公称コア電圧レベルシグナルは、例えば、約０ボルトから約０．９ボルトである。入力シグナル２７０がコア電圧レベルシグナルであると仮定するため、入力シグナルは、Ｎ−プレドライバ１４０を駆動することに適した、０ボルトとＶＮＢＩＡＳの間の電圧レベルに変換されなければならない。単一電圧変換回路２１０は、０ボルトと０．９ボルトのコア電圧レベルを、それぞれ対応する電圧レベルである０ボルトとＶＮＢＩＡＳに変換するよう動作するのが好ましい。電圧変換回路２１０はさらに、入力シグナル２７０を、Ｐ−プレドライバ１２０を駆動させることに適した、ＶＤＤ３３とＶＰＢＩＡＳの間の電圧レベルに変換するように動作する。単一電圧変換回路２１０は、０ボルトと０．９ボルトのコア電圧レベルを、それぞれ対応する電圧レベルであるＶＰＢＩＡＳとＶＤＤ３３に変換するよう動作するのが好ましい。図２に示す通り、単一電圧変換回路２１０は、Ｐ−プレドライバ１２０およびＮ−プレドライバ１４０の両方に、変換された電圧を供給する。
【００３５】
図３は本発明の一実施形態による、例示的な複合電圧変換回路３００の少なくとも一部を示す。複合電圧変換回路３００は例えば、例示的なバッファ回路２００（図２参照）に示す単一電圧変換回路２１０への使用に適しているだろう。電圧レベル変換回路３００は、例えばＶＤＤＣＯＲＥのような低いコア電圧源を基準とした入力シグナル（例えばシグナルＡ）を、異なる供給電圧を基準とした第１および第２の出力シグナルであるＺＰおよびＺＮに変換するのに使用されうる。例えば、この例示的な実施形態においては、出力シグナルＺＰは電圧源ＶＤＤ３３およびＶＰＢＩＡＳを基準とし、出力シグナルＺＮは電圧源ＶＮＢＩＡＳおよびＶＳＳを基準とする。多くの適用においては、低いコア電圧源ＶＤＤＣＯＲＥは通常約０．９ボルトで、高い電圧源ＶＤＤ３３は通常約３．３ボルトである。しかしながら、本発明はこれらのまたは他の特定の電圧レベルには制限されないことを理解されたい。
【００３６】
複合電圧変換回路３００は、好ましくは、電圧レベル変換回路３２０を含み、電圧レベル変換回路は入力ステージ３２２と、入力ステージに結合した電圧クランプ３２４と、そして電圧クランプに結合したラッチ３２６とを含む。入力ステージ３２２は、好ましくは、第１のシグナルＡＮおよび第２のシグナルＡＡを受け取るように動作する差動入力ステージを含む。図から明らかなように、シグナルＡＮは回路３００への入力シグナルＡの論理的補数であり、シグナルＡが論理的に高いレベルならば、シグナルＡＮは論理的に低いレベルとなり、逆もまた同様である。シグナルＡＡは、好ましくは、入力シグナルＡのバッファされたバージョンであり、シグナルＡが論理的に高いレベルならば、シグナルＡＡも論理的に高いレベルとなり、逆もまた同様である。シグナルＡＮおよびＡＡは、例えば直列に結合する２つのインバーターを含むバッファ回路３１０により生成される。
【００３７】
具体的には、バッファ回路３１０は、第１のＰＭＯＳトランジスタ素子ＭＰＣ１と、第２のＰＭＯＳトランジスタ素子ＭＰＣ２と、第１のＮＭＯＳトランジスタ素子ＭＮＣ１と、第２のＮＭＯＳトランジスタ素子ＭＮＣ２とを含む。素子ＭＰＣ１およびＭＰＣ２のソースは、低いコア電圧源ＶＤＤＣＯＲＥ（例えば公称約０．９ボルト）または代替の電圧源に結合するように適合され、素子ＭＮＣ１およびＭＮＣ２のソースは、電圧帰路ＶＳＳまたは代替の電圧基準源に結合するように適合される。ＭＰＣ１およびＭＮＣ１のゲートは入力シグナルＡを受け取るために１つに接続し、バッファ回路３１０の入力を形成し、ＭＰＣ１およびＭＮＣ１のドレーンはシグナルＡＮを生成するために１つに接続し、第１のインバーターの出力を形成する。ＭＰＣ２およびＭＮＣ２のゲートはシグナルＡＮを受け取るために１つに接続し、第２のインバーターの入力を形成し、ＭＰＣ２およびＭＮＣ２のドレーンはシグナルＡＡを生成するために１つに接続し、バッファ回路３１０の出力を形成する。必須ではないが、素子ＭＰＣ２およびＭＮＣ２を含む第２のインバーターは、入力シグナルＡをバッファし、出力されるシグナルＡＡの立ち上がり時間および立ち下がり時間が、シグナルＡＮの立ち上がり時間および立ち下がり時間に、より密接に一致することを確実にする働きをする。ＭＰＣ１、ＭＰＣ１、ＭＮＣ１およびＭＮＣ２の素子は、バッファ回路３１０のトランジスタのどれか１つについて、任意の２端にかかる可能性のある最大の電圧はおよそＶＤＤＣＯＲＥのため、コアトランジスタであることが好ましい。
【００３８】
入力ステージ３２２は、好ましくは、第１および第２のＮＭＯＳトランジスタ素子、それぞれＭＮＩＯ１およびＭＮＩＯ２を含む。素子ＭＮＩＯ１およびＭＮＩＯ２のソースは、ＶＳＳに接続するよう適合され、ＭＮＩＯ１のドレーンは電圧クランプ３２４の第１のノード（ノードＩ５）に接続され、ＭＮＩＯ１のゲートはコアシグナルＡＡを受信するように適合され、ＭＮＩＯ２のドレーンは電圧クランプの第２のノード（ノードＩ６）に接続され、ＭＮＩＯ２のゲートはコアシグナルＡＮを受信するように適合される。素子ＭＮＩＯ１およびＭＮＩＯ２は厚い酸化膜トランジスタであることが好ましい。本発明について、他の入力ステージの構成も同様に考えうることは理解されたい。
【００３９】
ラッチ３２６は、好ましくは、第１および第２のＰＭＯＳトランジスタ素子、それぞれＭＰＩＯ７およびＭＰＩＯ８を含み、ＭＰＩＯ７およびＭＰＩＯ８は交差して結合するように構成される。具体的には、ＭＰＩＯ７およびＭＰＩＯ８のソースは、高い電圧源であるＶＤＤ３３（例えば公称約３．３ボルト）に接続するよう適合され、ＭＰＩＯ７のドレーンは電圧クランプ３２４の第３のノード（ノードＩ１）に接続され、ＭＰＩＯ８のドレーンは電圧クランプの第４のノード（ノードＩ２）に接続され、ＭＰＩＯ７のゲートはノードＩ２にてＭＰＩＯ８のドレーンに接続され、ＭＰＩＯ８のゲートはノードＩ１にてＭＰＩＯ７のドレーンに接続される。ラッチ３２６は入力シグナルＡの論理状態を少なくとも一時的に保存するように動作する。素子ＭＰＩＯ７およびＭＰＩＯ８は厚い酸化膜トランジスタであることが好ましい。本発明について、他のラッチの構成も同様に考えうることは理解されたい。
【００４０】
電圧クランプ３２４は入力ステージ３２２とラッチ３２６の間に結合し、好ましくは、ラッチにかかる最大電圧を第１の所定のレベルに固定し、入力ステージにかかる最大電圧を第２の所定のレベルに固定するように動作する。より具体的には、電圧クランプ３２４は、好ましくは、第１および第２のＮＭＯＳトランジスタ素子と、それぞれＭＮＩＯ３およびＭＮＩＯ４と、第１および第２のＰＭＯＳトランジスタ素子と、それぞれＭＰＩＯ５およびＭＰＩＯ６とを含む。ＭＮＩＯ３のソースはノードＩ５にて入力ステージ３２２に接続され、ＭＮＩＯ４のソースはノードＩ６にて入力ステージに接続され、ＭＮＩＯ３およびＭＮＩＯ４のゲートは１つに結合し、第１のバイアスシグナルＶＮＢＩＡＳを受信するように適合され、ＶＮＢＩＡＳは図２に示すＮプレドライバ１４０の供給電圧となる。このことは、ノードＩ５またはＩ６にかかる最大電圧がＶＮＢＩＡＳからＶＴｎを減じた数程度になることを確実にしており、ＶＴｎはＮＭＯＳ素子ＭＮＩＯ３、ＭＮＩＯ４の閾値電圧である。
【００４１】
同様に、ＭＰＩＯ５のソースはノードＩ１にてラッチ３２６に接続され、ＭＰＩＯ６のソースはノードＩ２にてラッチ３２６に接続され、ＭＰＩＯ５およびＭＰＩＯ６のゲートは１つに結合し、第２のバイアスシグナルであるＶＰＢＩＡＳを受信するように適合され、ＶＰＢＩＡＳは図２に示すＰプレドライバ１２０の供給電圧となる。このことは、ノードＩ１またはＩ２にかかる最小電圧がＶＰＢＩＡＳにＶＴｐを加えた数程度になることを確実にしており、ＶＴｐはＰＭＯＳ素子ＭＰＩＯ５、ＭＰＩＯ６の閾値電圧である。ＭＮＩＯ３およびＭＰＩＯ５のドレーンはノードＩ３にて１つに結合し、ＭＮＩＯ４とＭＰＩＯ６はノードＩ４にて１つに結合する。本発明について、他の電圧クランプの構成も同様に考えうることは理解されたい。素子ＭＮＩＯ３、ＭＮＩＯ４、ＭＰＩＯ５およびＭＰＩＯ６は、入力ステージ３２２およびラッチ３２６の素子と同様に、例えば１．９８ボルトに対応することができる２６オングストロームのゲート酸化膜を含むような厚い酸化膜トランジスタであることが好ましい。
【００４２】
本発明の一実施形態によれば、第１および第２のバイアスシグナルＶＮＢＩＡＳおよびＶＰＢＩＡＳはそれぞれ、同じ電圧源（例えばＶＤＤ３３／２）に接続されるだろう。本発明はＶＮＢＩＡＳおよびＶＰＢＩＡＳの具体的な電圧には制限されないということを理解されたい。
【００４３】
好ましくは、複合電圧変換回路３００は、第１の出力バッファ３３１、第２の出力バッファ３３２、第３の出力バッファ３３３、および第４の出力バッファ３３４を含む。第１、第２、第３および第４の出力バッファ３３１、３３２、３３３および３３４はそれぞれ反転バッファとして描かれているが、例えば各出力バッファのいずれか１つの出力ノードにインバーターを加えることで、１つまたはそれ以上の出力バッファが、代わりに非反転になりうることは、当業者であれば理解されるであろう。出力バッファ３３１、３３２、３３３および３３４は、電圧クランプ３２４のノードＩ５、Ｉ１，Ｉ６およびＩ２にそれぞれ結合し、それぞれのノードで生成される出力シグナルをバッファするように動作する。出力バッファ３３１、３３２、３３３および３３４はさらに、それぞれ結合する電圧クランプ３２４のノードを、他の回路または電圧変換回路３００に結合した回路からの望まない負荷効果から保護する。これについて、出力バッファ３３１、３３２、３３３および３３４は、少なくとも性能と負荷という点で、電圧レベル変換回路３２０に有利な対称性をもたらす。本発明はここで示した特定のバッファ回路の構成に制限されないことは理解されたい。
【００４４】
特に、第１の出力バッファ３３１は、標準的なインバーターのように接続したＮＭＯＳトランジスタ素子ＭＮＩＯ９およびＰＭＯＳトランジスタ素子ＭＰＩＯ１０を含む。バッファ３３１の入力は電圧クランプ３２４のノードＩ５に結合し、第１の出力シグナルＺＮを生成するように動作する。第２の出力バッファ３３２は、標準的なインバーターのように接続したＮＭＯＳトランジスタ素子ＭＮＩＯ１１およびＰＭＯＳトランジスタ素子ＭＰＩＯ１２を含む。バッファ３３２の入力は電圧クランプ３２４のノードＩ１に結合し、第２の出力シグナルＺＰを生成するように動作する。第３の出力バッファ３３３は、標準的なインバーターのように接続したＮＭＯＳトランジスタ素子ＭＮＩＯ１３およびＰＭＯＳトランジスタ素子ＭＰＩＯ１４を含む。バッファ３３３の入力は電圧クランプ３２４のノードＩ６に結合し、出力シグナルＺＮの論理的補数である第３の出力シグナルＺＮＢを生成するように動作する。第４の出力バッファ３３４は、標準的なインバーターのように接続したＮＭＯＳトランジスタ素子ＭＮＩＯ１５およびＰＭＯＳトランジスタ素子ＭＰＩＯ１６を含む。バッファ３３４の入力は電圧クランプ３２４のノードＩ２に結合し、出力シグナルＺＰの論理的補数である第４の出力シグナルＺＰＢを生成するように動作する。
【００４５】
必須ではないが、電圧変換回路３００は、第１の出力ラッチ３５０および第２の出力ラッチ３６０を含むことができる。第１および第２の出力ラッチ３５０および３６０は、それぞれ交差して結合するように構成された一対のインバーターを含み、電圧変換回路３００から生成された出力シグナルの１つまたはそれ以上の論理状態を少なくとも一時的に保存するように動作することが好ましい。具体的には、第１のラッチ３５０は、好ましくは、第１および第２のインバーター、それぞれ３５２および３５４を含む。第１のインバーター３５２の入力は、第２のインバーター３５４の出力に結合し、バッファ３３４から生成される第４の出力シグナルＺＰＢを受信するように適合される。第２のインバーター３５４の入力は、第１のインバーター３５２の出力に結合し、バッファ３３２から生成される第２の出力シグナルＺＰを受信するように適合される。同様に、第２のラッチ３６０は第１および第２のインバーター、それぞれ３６２および３６４を含むことが好ましい。第１のインバーター３６２の入力は、第２のインバーター３６４の出力に結合し、バッファ３３３から生成される第３の出力シグナルＺＮＢを受信するように適合される。第２のインバーター３６４の入力は、第１のインバーター３６２の出力に結合し、バッファ３３１から生成される第１の出力シグナルＺＮを受信するように適合される。第１のラッチ３５０は、好ましくは、前述の通り、ＶＤＤ３３およびＶＰＢＩＡＳを動力とし、第２のラッチ３６０は、ＶＮＢＩＡＳおよびＶＳＳを動力とする。これについて、第１および第２のラッチ３５０および３６０は、電圧変換回路３００においてデューティサイクルひずみを改善するのに役立つ。
【００４６】
動作については、電圧レベル変換回路３２０は、ＶＳＳとＶＤＤ３３の間に第１および第２の導電路を含む。第１の導電路はトランジスタＭＮＩＯ１、ＭＮＩＯ３、ＭＰＩＯ５およびＭＰＩＯ７を含む。第２の導電路はトランジスタＭＮＩＯ２、ＭＮＩＯ３、ＭＰＩＯ６およびＭＰＩＯ８を含む。バッファされた入力シグナルＡＡが低から高に推移し、実質的に同時に反転した入力シグナルＡＮが高から低に推移するとき、ＭＰＩＯ８によりノードＩ２が高く引き上げられるまで、第１の導電路は一時的に確立する。ノードＩ２が高く引き上げられた後、第１の導電路はＭＰＩＯ７により切断される。バッファされた入力シグナルＡＡが高から低に推移し、実質的に同時に反転した入力シグナルＡＮが低から高に推移するとき、ＭＰＩＯ７によりノードＩ１が高く引き上げられるまで、第２の導電路は一時的に確立する。ノードＩ１が高く引き上げられた後、第２の導電路はＭＰＩＯ８により切断される。バッファされた入力シグナルＡＡと反転した入力シグナルＡＮが安定すると、漏れ電流は発生するかもしれない他には、基本的には第１または第２の導電路のいずれにも電流は流れない
【００４７】
特に、ただ例としてかつ一般性は失うものではないが、本発明の一実施形態による、図３で示す複合電圧変換回路３００の例示的な入力シグナル、出力シグナルおよび内部ノードの模範的な電圧レベルを図４に示す。第１の表４１０は、一般的な電圧供給レベル（例えばＶＤＤ３３、ＶＰＢＩＡＳ、ＶＮＢＩＡＳ、ＶＳＳ）と閾値電圧（例えばＶＴｎ、ＶＴｐ）における、電圧変換回路３００の、入力シグナル電圧レベルおよび対応するノード電圧、ならびに出力シグナル電圧レベルを表す。第２の表４３０は、実際の電圧の値における、入力シグナル電圧レベルおよび対応するノード電圧、ならびに出力シグナル電圧レベルを表す。表４３０で示す電圧の値の生成するために、様々な電圧源の例示的な電圧およびトランジスタの閾値は表４２０の通り仮定した。
【００４８】
図４から明らかな通り、電圧変換回路３００内のノードは２つの論理レベルに応じた電圧に属する。２つの論理レベルをここでは低い論理レベルおよび高い論理レベルと呼ぶ。これらの論理レベルは電圧に対応する。例えば、低い論理レベルはおおよそグランドまたは０ボルトであろうＶＳＳに対応し、高い論理レベルは公称約３．３ボルト（最大３．６３ボルト）であろうＶＤＤ３３に対応する。電圧変換回路３００への入力シグナルＡは、電圧レベル変換回路３２０（図３）に供給される反転した入力シグナルＡＮおよびバッファされた入力シグナルＡＡと同様に、別の電圧源を基準とするであろう。したがって、本例においては、論理的に低いレベル（ＬＯＷ）の入力シグナルは公称約０ボルトに対応し、論理的に高いレベル（ＨＩＧＨ）の入力シグナルは公称約０．９ボルトに対応する。
【００４９】
再度図３を参照し、入力シグナルＡが高く、その結果バッファされた入力シグナルＡＡが高くおよび反転された入力シグナルＡＮが低くなっている場合を考える。シグナルＡＡが高くなると、ＮＭＯＳ素子ＭＮＩＯ１がオンになり、ノードＩ５が（例えばＶＳＳにまで）引き下げられる。ＮＭＯＳ素子ＭＮＩＯ３がオンになるため（ＶＮＢＩＡＳがＮＭＯＳトランジスタ閾値電圧ＶＴｎよりおおよそ高いと仮定すると）、ノードＩ３が引き下げられる。ＰＭＯＳ素子ＭＰＩＯ５がＶＰＢＩＡＳによりオンになると、ノードＩ１の電圧はＶＰＢＩＡＳを上回ってＰＭＯＳトランジスタ閾値電圧ＶＴｐになる。すると今度は、ＰＭＯＳ素子ＭＰＩＯ８がオンになり、それによってノードＩ２が（例えばＶＤＤ３３にまで）引き上げられる。ノードＩ２が高くなると、ＰＭＯＳ素子ＭＰＩＯ７がオフになり、それによってノードＩ１は、基本的には干渉を受けずに、ＭＰＩＯ５により制御されることが可能になる。
【００５０】
ＰＭＯＳ素子ＭＰＩＯ６はＶＰＢＩＡＳによりオンになるため、ノードＩ４はＶＤＤ３３程度にまで引き上げられる。シグナルＡＮが低くなると、ＭＮＩＯ２がオフになり、それによってノードＩ６は、基本的には干渉を受けずに、ＮＭＯＳ素子ＭＮＩＯ４により制御されることが可能になる。シグナルＶＮＢＩＡＳがＭＮＩＯ４のゲートに供給された結果ＭＮＩＯ４がオンになると、ノードＩ６は別途ＶＤＤ３３になる。しかしながら、ＭＮＩＯ４のゲート電圧ＶＮＢＩＡＳによって、ノードＩ６がＶＮＢＩＡＳより小さい閾値電圧（例えばＶＮＢＩＡＳからＶＴｎを減じた数）を超えるのが妨げられ、それによってＮＭＯＳ素子ＭＮＩＯ２がダメージを受けないよう保護される。したがって、入力シグナルＡが高い状態においては、素子ＭＮＩＯ１またはＭＮＩＯ２のいずれか２端間での最大電圧はＶＮＢＩＡＳからＶＴｎを減じた数程度になり、素子ＭＮＩＯ３またはＭＮＩＯ４のいずれか２端間での最大電圧はＶＤＤ３３からＶＮＢＩＡＳとＶＴｐを減じた数程度になり、この値は図４の例の場合においては約２．０ボルトより小さい。同様に、素子ＭＰＩＯ５またはＭＰＩＯ６のいずれか２端間での最大電圧はＶＤＤ３３からＶＰＢＩＡＳとＶＴｐを減じた数程度になり、この値は約２．０ボルトより小さく、素子ＭＰＩＯ７またはＭＰＩＯ８のいずれか２端間での最大電圧はＶＰＢＩＡＳにＶＴｐを加えた数程度になり、この値は２．０ボルト程度になる。
【００５１】
同様に、入力シグナルＡが低く、その結果バッファされた入力シグナルＡＡが低くおよび反転された入力シグナルＡＮが高くなっている場合を考える。シグナルＡＮが高くなると、ＭＮＩＯ２がオンになり、ノードＩ６が（例えばＶＳＳにまで）引き下げられる。ＭＮＩＯ４がオンになるため（ＶＮＢＩＡＳがＮＭＯＳ閾値電圧ＶＴｎよりおおよそ高いと仮定すると）、ノードＩ４が引き下げられる。素子ＭＰＩＯ６がＶＰＢＩＡＳによりオンになると、ノードＩ２の電圧はＶＰＢＩＡＳを上回ってＰＭＯＳ閾値電圧ＶＴｐになる。すると今度は、ＭＰＩＯ７がオンになり、それによってノードＩ１が（例えばＶＤＤ３３にまで）引き上げられる。ノードＩ１が高くなると、ＭＰＩＯ８がオフになり、それによってノードＩ２は、基本的には干渉を受けずに、ＭＰＩＯ６により制御されることが可能になる。
【００５２】
ＭＰＩＯ５はＶＰＢＩＡＳによりオンになるため、ノードＩ３はＶＤＤ３３程度にまで引き上げられる。シグナルＡＡが低くなると、ＭＮＩＯ１がオフになり、それによってノードＩ５は、基本的には干渉を受けずに、ＭＮＩＯ３により制御されることが可能になる。ＶＮＢＩＡＳがＭＮＩＯ３のゲートに供給された結果ＭＮＩＯ３がオンになると、ノードＩ５は別途ＶＤＤ３３になる。しかしながら、ＭＮＩＯ３のゲート電圧ＶＮＢＩＡＳによって、ノードＩ５がＶＮＢＩＡＳより小さい閾値電圧（例えばＶＮＢＩＡＳからＶＴｎを減じた数）を超えるのが妨げられ、それによってＭＮＩＯ１がダメージを受けないよう保護される。したがって、入力シグナルＡが低い状態においては、シグナルＡが高い状態と同様に、素子ＭＮＩＯ１またはＭＮＩＯ２のいずれか２端間での最大電圧はＶＮＢＩＡＳからＶＴｎを減じた数程度になり、素子ＭＮＩＯ３またはＭＮＩＯ４のいずれか２端間での最大電圧はＶＤＤ３３からＶＮＢＩＡＳとＶＴｐを減じた数程度になり、この値は図４の例の場合においては約２．０ボルトより小さい。
【００５３】
図４の表４３０に示す例示的な電圧の値は、ＶＳＳが約０ボルトで、ＶＤＤ３３が最大約３．６３ボルト（例えば３．３ボルトに１０パーセント加えた数）で、ＶＮＢＩＡＳが最大約１．９８ボルト（例えば１．８ボルトに１０パーセント加えた数）で、ＶＰＢＩＡＳが最低約１．６５ボルト（例えば１．８ボルトから１０パーセント減じた数）で、ＮＭＯＳおよびＰＭＯＳ閾値電圧であるそれぞれＶＴｎおよびＶＴｐが各厚い酸化膜トランジスタについて約０．２ボルトであるとの仮定に基づいている。したがって、入力シグナルＡが低い（例えば約０ボルト）場合、シグナルＡＡは約０ボルトで、シグナルＡＮは約０．９ボルトで、ノードＩ１は約３．６３ボルトで、ノードＩ２は約１．８５ボルトで、ノードＩ３は約３．６３ボルトで、ノードＩ４は約０ボルトで、ノードＩ５は約１．７８ボルトで、ノードＩ６は約０ボルトで、出力シグナルＺＮは約０ボルトで、出力シグナルＺＰは約１．６５ボルトとなる。同様に、入力シグナルＡが高い（例えば約０．９ボルト）場合、シグナルＡＡは約０．９ボルトで、シグナルＡＮは約０ボルトで、ノードＩ１は約１．８５ボルトで、ノードＩ２は約３．６３ボルトで、ノードＩ３は約０ボルトで、ノードＩ４は約３．６３ボルトで、ノードＩ５は約０ボルトで、ノードＩ６は約１．７８ボルトで、出力シグナルＺＮは約１．９８ボルトで、出力シグナルＺＰは約３．６３ボルトとなる。これらの電圧の値は単に例示の過ぎず、本発明は特定の電圧値には制限されないことを理解されたい。
【００５４】
図５は最悪ケースの高速（ｗｏｒｓｔ−ｃａｓｅ  ｆａｓｔ）状態における、図３に示す複合電圧変換回路３００に相当する例示的な波形５００を表す。波形５００は図４の表４２０および表４３０に示す例示的な電圧に相当する。波形５１０は入力シグナルＡが低（例えば０ボルト）と高（例えば０．９ボルト）の論理状態の間で切り替わっていることを示している。他の波形は図３の電圧レベル変換回路３２０の内部ノードに相当する。具体的には電圧レベル変換回路３２０において、波形５２０はノードＩ６を、波形５３０はノードＩ５を、波形５４０はノードＩ４を、波形５５０はノードＩ３を、波形５６０はノードＩ２を、波形５７０はノードＩ１を表す。それぞれの波形の電圧はボルトの単位でラベル付けされ（ｙ軸）、それぞれの波形は任意の単位の時間で参照される（ｘ軸）。
【００５５】
図６は最悪ケースの高速（ｗｏｒｓｔ−ｃａｓｅ  ｆａｓｔ）状態における、図３に示す複合電圧変換回路３００に相当する追加の例示的な波形６００を表す。波形６００は、図４の表４２０および表４３０に示す例示的な電圧に相当する。第１の波形５１０は入力シグナルＡが低（例えば０ボルト）と高（例えば０．９ボルト）の論理状態の間で切り替わっていることを示している。他の波形は複合電圧変換回路３００から生成される出力シグナルに相当する。具体的には図３の複合電圧変換回路３００において、波形６２０は第１の出力バッファ３３１から生成される出力シグナルＺＮを、波形６３０は第２の出力バッファ３３２から生成される出力シグナルＺＰを、波形６４０は第３の出力バッファ３３３から生成される出力シグナルＺＮＢを、波形６５０は第４の出力バッファ３３４から生成される出力シグナルＺＰＢを表す。図６から明らかな通り、出力シグナルＺＮおよびＺＮＢは、入力シグナルＡの関数としてＶＳＳとＶＮＢＩＡＳとの間で切り替わり、出力シグナルＺＰおよびＺＰＢは、入力シグナルＡの関数としてＶＤＤ３３とＶＰＢＩＡＳとの間で切り替わる。それぞれの波形の電圧はボルトの単位でラベル付けされ（ｙ軸）、それぞれの波形は任意の単位の時間で参照される（ｘ軸）。
【００５６】
図７は本発明の一実施形態による、シグナル電圧レベルを変換するための例示的な方法７００を表す論理フロー図である。ステップ７１０では、グランドまたはＶＳＳであろう第１の電圧レベルおよびコア電圧源ＶＤＤＣＯＲＥであろう第２の電圧レベルを基準とする入力シグナルが、電圧変換回路（例えば図３に示す回路３００）に供給される。入力シグナルは、本発明が特定の電圧レベルに制限されるものではないが、例えばおよそ０ボルトと０．９ボルトの間で切り替わる。
【００５７】
ステップ７２０では、電圧変換回路は、好ましくは、入力シグナルの関数として、少なくともＰバイアス電圧ＶＰＢＩＡＳであろう第３の電圧レベルおよびＩ／Ｏ電圧源ＶＤＤ３３であろう第４の電圧レベルを基準とする、第１の出力シグナルを生成する。例えば、第１の出力シグナルは、本発明が特定の電圧レベルに制限されるものではないが、約１．６５ボルトである第３の電圧レベルと約３．６３ボルトである第４の電圧レベルの間で切り替わる。
【００５８】
ステップ７３０では、電圧変換回路は、入力シグナルの関数として、少なくともＮバイアス電圧ＶＮＢＩＡＳであろう第５の電圧レベルおよびグランドまたはＶＳＳであろう第６の電圧レベルを基準とする、第２の出力シグナルを生成する。例えば、第２の出力シグナルは、本発明が特定の電圧レベルに制限されるものではないが、約０ボルトである第５の電圧レベルと約１．９８ボルトである第６の電圧レベルの間で切り替わる。
【００５９】
少なくとも本発明の技術の一部は、１つまたはそれ以上のＩＣで実施されているかもしれない。ＩＣを形成する際には、通常は半導体ウェハの表面に繰り返しのパターンのようにダイが製造される。ダイのそれぞれはここで説明した素子が含まれ、そしてその他の構造や回路が含まれてもよい。個々のダイはウェハから切断または角切りにされ、そして集積回路としてパッケージ化される。当業者であれば、どのようにウェハを角切りにし、ダイをパッケージ化して集積回路を生産するかは周知であろう。そのように製造される集積回路は、本発明の一部と考えられる。
【００６０】
図８は本発明の一実施形態による、電圧変換回路を含む例示的なパッケージＩＣ素子８００を表す部分切取図である。パッケージＩＣ素子８００は、リードフレーム８０２、リードフレームに取り付けられたダイ８０４ならびにダイおよびリードフレームを取り囲むプラスチックカプセル化モールド（ｐｌａｓｔｉｃ  ｅｎｃａｐｓｕｌａｔｉｏｎ  ｍｏｌｄ）８０８を含む。図には一種類のＩＣパッケージのみを表しているが、本発明をこれに限定しているものではない。むしろ、本発明は、どんな種類のパッケージ（例えばセラミック、ボールグリッドアレイ（ＢＧＡ）、クアッドフラットパック（ＱＦＰ）など）に封入されたＩＣダイを含んでもよい。
【００６１】
ダイ８０４は、本発明の一実施形態によれば、例えば図２および図３に示す実施形態の１つまたはそれ以上のような、少なくとも１つの電圧変換回路を含む。例えば、一実施形態では、ダイ８０４は単一電圧変換回路を含む（例えば図２の２１０）。別の実施形態では、ダイ８０４は、好ましくは、図３に示す複合電圧変換回路３００を含む。さらに別の実施形態では、ダイ８０４は、複合電圧変換回路を有する出力バッファ（例えば図２の２００）を含む。
【００６２】
本発明によれば、ＩＣは基本的にどんな用途および／または電子システムにも用いられうる。本発明の態様を実施するのに適したシステムは、これらに制限するものではないが、パーソナルコンピュータ、通信ネットワーク、携帯用通信デバイス（例えば携帯電話）、固体媒体記憶装置などを含む。そのような集積回路を組み込んだシステムは本発明の一部だと考えられる。ここで与えた本発明の教示があれば、当業者は本発明の技術の他の実施形態および用途を考えることができるであろう。
【００６３】
本発明の例示的な実施形態についてここで添付の図面を参照しながら説明したが、本発明がそれらの正確な実施形態に限定されないこと、および当業者がそれらの実施形態において添付の特許請求の範囲から逸脱することなくさまざまな他の変更および改変を行うことができることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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