(57)【特許請求の範囲】
【請求項１】
複数ビットを有する多ビットデジタルデータをデコードし、該デコード結果を示す電気信号を生成するデコード回路であって、
前記多ビットデジタルデータの少なくとも１ビットを有する第１のビット群に対応して設けられ、前記第１のビット群のビットをデコードして、第１の方向に沿って配置される複数の出力候補からデコード結果に対応する出力候補を選択して出力する第１ビット群デコード回路を備え、前記第１ビット群デコード回路は、所定数の出力候補の組各々に対してそれぞれ配置され、各々が前記第１のビット群のビットを共通に受けて、対応の出力候補の組から１つの出力候補を選択する複数の第１のサブデコード回路を含み、前記多ビットデジタルデータは、少なくとも１つが複数ビットを有する複数のビット群に分割され、前記複数のビット群は前記第１のビット群を含み、各ビット群に対応してビット群デコード回路が配置され、前記ビット群デコード回路は、前記第１のビット群デコード回路を含み、かつ各前記第１のサブデコード回路は、異なる出力候補に対して設けられ、前記第１の方向と直交する第２の方向に沿って並列に配置される複数のユニットデコーダを含み、
前記複数のビット群の最終のビット群に対応して設けられ、前記最終のビット群のビットを共通に受けてデコードする最終ビット群デコード回路を備え、前記最終ビット群デコード回路は、前段のビット群デコード回路の出力それぞれに対応して配置され、前記最終ビット群のビットに従って前段のビット群デコード回路の出力のうちの対応の出力を選択して出力信号線に伝達する複数の最終段サブデコード回路を備え、
前記最終ビット群は、複数のビットを含み、
前記最終段サブデコード回路は、前記最終ビット群の複数のビットそれぞれに対応して配置されかつ前記第１の方向に沿って配置される複数のスイッチング素子を備える、デコード回路。
【請求項２】
前記第１のビット群は、前記多ビットデジタルデータの最上位ビットまたは最下位ビットのいずれかの１ビットで構成される、請求項１記載のデコード回路。
【請求項３】
複数ビットを有する多ビットデジタルデータをデコードし、該デコード結果を示す電気信号を生成するデコード回路であって、
前記多ビットデジタルデータの少なくとも１ビットを有する第１のビット群に対応して設けられ、前記第１のビット群のビットをデコードして、第１の方向に沿って配置される複数の出力候補からデコード結果に対応する出力候補を選択して出力する第１ビット群デコード回路を備え、前記第１ビット群デコード回路は、所定数の出力候補の組各々に対してそれぞれ配置され、各々が前記第１のビット群のビットを共通に受けて、対応の出力候補の組から１つの出力候補を選択する複数の第１のサブデコード回路を含み、前記多ビットデジタルデータは、少なくとも１つが複数ビットを有する複数のビット群に分割され、前記複数のビット群は前記第１のビット群を含み、各ビット群に対応してビット群デコード回路が配置され、前記ビット群デコード回路は、前記第１のビット群デコード回路を含み、かつ各前記第１のサブデコード回路は、異なる出力候補に対して設けられ前記第１の方向と直交する第２の方向に沿って並列に配置される複数のユニットデコーダを含み、
前記複数のビット群の最終のビット群に対応して設けられ、前記最終のビット群のビットを共通に受けてデコードする最終ビット群デコード回路を備え、前記最終ビット群デコード回路は、前段のビット群デコード回路の出力それぞれに対応して配置され、前記最終ビット群のビットに従って前段のビット群デコード回路の出力のうちの対応の出力を選択して出力信号線に伝達する複数の最終段サブデコード回路を備え、
各前記ビット群デコード回路の各サブデコード回路は、対応のビット群がＭビットのとき、Ｍ個の直列に接続されるかつ対応のビットの値に従って選択的に導通するスイッチング素子を備えるユニットデコーダを備え、前記Ｍが１以上の整数であり、
各前記サブデコード回路は、対応のビット群のビット値に従って、それぞれに前記ユニットデコーダが設けられる２のＭ乗の出力候補から１つの出力候補を選択し、次段のビット群デコードのサブデコード回路の選択対象の出力候補として出力し、
前記出力候補は、前記多ビットデジタルデータにより表現可能な大きさを有する基準電圧であり、
前記第１のビット群は１ビットで構成され、かつ
各前記スイッチング素子は、ＣＭＯＳトランスミッションゲートで構成され、
前記デコード回路は、さらに、
前記第２の方向に沿って延在して配設され、前記基準電圧をそれぞれ伝達する複数の基準電圧線と、
前記第１の方向に沿って延在して配置され、前記ビット群デコード回路に対して前記多ビットデジタルデータの各ビットに対する相補信号を伝達する複数の制御信号線とを備え、
各前記スイッチング素子は、各前記基準電圧線と平面レイアウトにおいて重なり合わないように配置され、
前記第１のビット群デコード回路のユニットデコードのＣＭＯＳトランスミッションゲートは、前記第２の方向に延在する分岐配線を介して対応の制御信号線に結合されるゲート電極を有し、前記分岐配線は、互いに交差しないように配置される、デコード回路。
【請求項４】
前記ユニットデコードに対して設けられた前記分岐配線の少なくともいくつかは、対応の基準電圧線と平面レイアウトにおいて重なるように配置される、請求項３記載のデコード回路。
【請求項５】
前記最終段サブデコード回路に対する制御信号線は、前段のサブデコード回路の配置領域と前記最終段サブデコード回路の配置領域の間に集中的に配設され、
前記最終段サブデコード回路のスイッチング素子の制御電極は、対応の制御信号線に対して少なくとも一部が前記第２の方向に延びる取出配線を介して接続される、請求項３記載のデコード回路。
【請求項６】
前記基準電圧線は、対応の前記最終段サブデコード回路のユニットデコーダのスイッチング素子が配置される領域を回避するように設けられる迂回路を有する基準電圧線を含む、請求項５記載のデコード回路。
【請求項７】
前記最終段サブデコード回路は、対応の基準電圧線の間の領域に各対応のスイッチング素子が配置される、請求項５記載のデコード回路。
【請求項８】
請求項１から７のいずれかに記載のデコード回路を含み、前記多ビットデジタルデータが表現する表示画素データをアナログ電圧に変換するデジタル／アナログ変換回路、
各々に複数の表示画素が結合される複数のデータ線、および
前記デジタル／アナログ変換回路の出力するアナログ電圧に従って前記データ線を駆動するデータ線駆動回路を備える、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多ビットデジタルデータをデコードし、多ビットデジタルデータに対応する電気信号（電圧）を出力するデコード回路に関し、特に、多ビットデジタルデータをアナログ電気信号に変換するデジタル／アナログ変換に用いられるデコード回路およびこのデコード回路を用いる表示装置に関する。より特定的には、この発明は、画像表示装置において入力画素データに応じた画素書込電圧を生成するデジタル／アナログ変換部のデコード回路の構成に関する。
【背景技術】
【０００２】
複数の出力候補から１つの候補を選択する場合、一般に、デコード回路が利用される。ｎビットのデジタル信号を利用することにより、２のｎ乗の出力候補から１つの候補を選択することができ、出力候補それぞれに対して選択信号を入力する構成に比べて、回路の占有面積を低減することができる。
【０００３】
デコード回路の構成は、このデコード回路が利用される用途に応じて異なる。たとえば、メモリ回路におけるアドレスデコード回路におけるように、複数の信号線のうちの１つを選択状態へ駆動する場合、ＮＡＮＤ型デコード回路などのように、ロジックゲートを利用するデコード回路が用いられる。ｎビットデジタルデータのビット値の組合せ（パターン）に従って、ロジックゲート群が複数の信号線のうちの１つの信号線を選択状態へ駆動する。
【０００４】
一方、複数の電気信号（電流または電圧を示す）から１つの電気信号を選択して出力する場合、一般に、スイッチマトリクスを用いたＲＯＭ型デコード回路が用いられる。入力多ビットデジタル信号に従ってスイッチマトリクス内のスイッチング素子を選択的に導通状態として、１つの電気信号の伝達経路を確定する。この確定された経路に沿って１つの電気信号が出力部に伝達される。スイッチング素子と入力多ビットデジタルデータとの接続は、一意的にかつ固定的に設定され、またスイッチング素子のオン／オフ状態と対応の入力多ビットデジタル信号ビットとの関係も一意的に定められる。
【０００５】
このようなＲＯＭ型デコード回路は、ルックアップテーブルなどとしても利用されることが多いが、具体的な用途の１つに、入力多ビットデジタルデータをアナログ信号（電圧）に変換するデジタル／アナログ変換回路がある。入力多ビットデジタルデータが表現可能なレベル各々に応じた基準電圧を準備する。デコード動作時、入力された多ビットデジタルデータの値に対応する基準電圧を選択する。入力多ビットデジタルデータの表現する値は、離散値であり、また、基準電圧レベルも離散的である。この基準電圧が、多ビットデジタルデータの最大値および最小値の間で入力デジタルデータのビット値に応じた電圧レベルを取り、出力電圧として、入力多ビットデジタルデータをアナログ電圧に変換した電圧が得られる。
【０００６】
このようなデジタル／アナログ変換回路は、たとえば、液晶表示装置において画素の書込電圧を発生する駆動装置において用いられる。入力画素データに対応して基準電圧を選択し、液晶素子などの表示素子の画素電極に、この選択された基準電圧を書込む。表示素子が液晶素子の場合、画素の輝度は、画素電極間の電圧に応じて設定されるため、液晶素子において白および黒の間の中間値を表現することができ、諧調表示が可能となる。この液晶素子を、赤（Ｒ）、緑（Ｇ）および青（Ｂ）それぞれに応じて設けることにより、カラー画像の諧調表示が実現される。
【０００７】
画素のデータがｎビットの場合、２のｎ乗の諧調表示が可能となる。応じて、基準電圧レベルとして、２のｎ乗のレベルが必要となる。一例として、ｎ＝６の場合、２の６乗は６４であり、赤（Ｒ）、緑（Ｇ）および青（Ｂ）各々が、６４階調表示が可能であり、２６万色相当の多色表示が実現される。また、ｎ＝８の場合には、赤（Ｒ）、緑（Ｇ）および青（Ｂ）各々が、２５６（２の８乗）の諧調表示が可能であり、１９７７万色相当の多色表示が可能となる。
【０００８】
今、１色当りのデジタル／アナログ変換回路を考える。ＲＯＭ型デコード回路でデジタル／アナログ変換回路が実現される場合、スイッチマトリクスを利用する構成では、単純に、各基準電圧レベルに対応して、各々に入力デジタル信号ビットを受けるスイッチングトランジスタが直列に接続される。この場合、ｎ×（２＾ｎ）のスイッチング素子が必要となり、デコード回路のレイアウト面積が増大する。ここで、“＾”は、べき乗を示す。したがって、表示パネルと一体的に駆動回路が同一チップ上に形成される場合、チップ面積が大きくなり、表示装置の小型化に対する大きな障害となる。
【０００９】
この画素表示装置の画素書込電圧を生成するためのデジタル／アナログ変換回路のサイズを低減することを図る構成が、特許文献１（特開２００１−１３３７５４号公報）、特許文献２（特開２００５−２８３７７７号公報）および特許文献３（特開２００３−２４１７１６号公報に示されている。
【００１０】
特許文献１に示される構成においては、列方向に沿って導入される諧調セレクトビットの内容に基づいて、多レベル諧調電圧信号のいずれかを行方向に通過させて出力するデコーダ部において、各行において、諧調セレクトビットの最下位ビットに従って複数（２つ）の諧調電圧信号のいずれかを選択して出力する複数の最下位ビットデコード部と、各最下位ビットデコード部に対応して設けられ、諧調セレクトビットのうち最下位ビットを除く上位ビットに従って対応の行の諧調電圧信号を選択的に通過させる上位ビットデコード部とが設けられる。各上位ビットデコード部は、各行に直列に配列され、それぞれに異なる諧調セレクトビットが与えられる複数のトランジスタ素子を有する。
【００１１】
この特許文献１は、諧調電圧信号を伝達する信号線を共通化し、下位ビットにより選択された複数の諧調電圧信号のいずれかを上位ビットデコード部により選択して出力しており、この諧調数に比例して縦方向に配置される諧調電圧信号線およびトランジスタの数を低減し、縦方向（会長電圧が配列される方向）のサイズを縮小させることを図る。
【００１２】
特許文献２は、諧調電圧を選択するデコーダ回路部をダイナミック回路で構成する。このデコーダ回路は、隣接諧調電圧を選択するデコーダにおいて同一論理のトランジスタを共通化して各ビット位置毎に、２：１選択を行なう、いわゆる「トーナメント方式」に従って諧調電圧を選択する。この特許文献２においては、デコーダ回路をダイナミック回路で構成し、表示画素データが連続するとき、この連続表示画素データによる諧調電圧選択が同時に選択状態となるのを防止することを図る。
【００１３】
また、特許文献３（特開２００３−２４１７１６号公報）は、諧調基準電圧を時分割駆動して供給することにより、配置されるデコーダの数を低減することを図る。具体的に、先ず、最下位ビットを偶数値に強制的に設定して、偶数位置の階調基準電圧を選択して、出力容量に保持し、次いで、入力データビットに従って、選択的に奇数位置の階調基準電圧を選択する。入力データが偶数値であれば、奇数位置の階調基準電圧は選択されず、先に選択された偶数階調電圧が出力される。
【特許文献１】特開２００１−１３３７５４号公報
【特許文献２】特開２００５−２８３７７７号公報
【特許文献３】特開２００３−２４１７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１に示されるデコード回路の構成において、最下位ビットに対して設けられるトランジスタ素子を、各行において並列に配置し、この最下位ビットに従って各行において２つの諧調電圧のうちの一方を選択する。上位ビットデコーダ部において、各行に対して、この上位ビットに従って選択的に導通するトランジスタ素子の直列体が配置される。したがって、各諧調電圧個々に、諧調電圧セレクトビットに従って導通するトランジスタ素子の直列体を配置するデコーダの構成に比べて、横方向（行の延在方向）の寸法が、この並列配置により増加する。通常、この画像表示装置において、諧調電圧を選択するデコード回路は、各画素列のデータ線に対応して配置される。したがって横方向サイズが増加した場合、この画素列毎に対応して、デコード回路を配置するのが困難となり、表示装置の高精細化が困難となる。また、１つのデコード回路において、各行に対して配置される上位ビットデコード回路が共通に、諧調電圧出力線に結合される。したがって、この出力線に接続されるトランジスタ素子（スイッチング素子）は、各階調基準電圧に対してスイッチング素子の直列体が配置される従来の構成に比べて半減されるだけである。この結果、この出力線に付随する寄生容量が大きく、このデコード回路の応答速度が遅く、高速動作を実現することができないという問題が生じる。
【００１５】
また、この特許文献１においては。諧調電圧を選択的に通過させるスイッチング素子を、単一のトランジスタ素子で構成しており、たとえば、この階調電圧が中間電圧よの場合、ゲート電圧を十分な大きさに設定しないと、このスイッチング素子のしきい値電圧損失により正確な中間電圧を伝達することが困難となる。したがって、この特許文献１に示されるデコード回路の構成では、最近の、高精細化による画素数増大に伴って、デコード時間が減少する場合に対して、規定時間内に、その出力電圧が設定するのが困難となるなどの問題が生じる。
【００１６】
また、特許文献２に示される構成においては、各ビットにより２：１選択を行なういわゆる「トーナメント方式」で階調電圧セレクトビットをデコードし、そのデコード結果に従って、階調電圧を選択して出力線に伝達する。したがって、デコード回路部の共有化により、トランジスタ素子が、低減されるものの、各基準電圧に対するデコーダのトランジスタ段数は、主に、ＮＡＮＤ型デコーダ構成に従って基準電圧を選択する場合と同じであり、縦方向および横方向のサイズを低減するのが困難である。また、出力線には、各階調電圧を伝達するトランスミッションゲートが接続されており、この出力線に付随する寄生容量が大きく、高速で、階調電圧を出力線に伝達して整定させるのが困難となるという問題が生じる。
【００１７】
また、特許文献３に示される構成においては、諧調基準電圧が時分割駆動されて供給されており、デコード回路数が低減され、応じて縦方向サイズを低減することができる。しかしながら、この時分割で諧調基準電圧を伝達するため、それぞれの基準電位線において所定時間内に対応の電位に変化させる必要がある。そのため、デコード回路は、時分割駆動により、より高速駆動が求められ、画素数増大によるデコード時間減少に対して、十分に整定した階調電圧を生成するのが困難となるという問題が生じる。
【００１８】
また、この特許文献３の構成において、基準電位線は、デコード回路を構成するトランジスタ列と平行に配設されており、各画素データ線に対応して配置されるデコード回路に共通に設けられる。したがって、この基準電位線を時分割駆動した場合、その電位変動により、容量結合を介してアナログノイズが発生し、正確な階調電圧を生成することが困難となるという問題が生じる。
【００１９】
このデコード回路の構成は、単に、入力デジタルデータに応じたアナログ電圧を生成するデジタル／アナログ変換回路の構成への適用に制限されず、たとえば、ある信号の伝達経路をデコード回路で確立するスイッチマトリクス回路などの構成においても、これらのデコード回路と同様の問題が生じる。
【００２０】
それゆえ、この発明の目的は、小占有面積で高速にデコード動作を行なって入力信号に応じた出力信号を正確かつ安定に生成することのできるデコード回路を提供することである。
【００２１】
この発明の他の目的は、少ない素子数で高速で入力データのデコード動作を行なってアナログ電圧信号を生成することのできるデジタル／アナログ変換用デコード回路およびこのデコード回路を含む表示装置を提供することである。
【課題を解決するための手段】
【００２２】
この発明に係るデコード回路は、複数ビットを有する多ビットデジタルデータの少なくとも１ビットを有する第１のビット群に対応して設けられ、この第１のビット群のビットをデコードして、第１の方向に沿って配置される複数の出力候補からデコード結果に対応する出力候補を選択して出力する第１ビット群デコード回路を備える。この第１ビット群デコード回路は、所定数の出力候補の組各々に対してそれぞれ配置され、各々が第１のビット群のビットを共通に受けて、対応の出力候補の組から１つの出力候補を選択する複数の第１のサブデコード回路を含む。多ビットデジタルデータは、少なくとも１つが複数ビットを有する複数のビット群に分割される。この複数のビット群は第１のビット群を含む。各ビット群に対応してビット群デコード回路が配置され、このビット群デコード回路は、第１のビット群デコード回路を含む。第１のサブデコード回路は、異なる出力候補に対して設けられかつ第２の方向に沿って並列に配置される複数のユニットデコーダを含む。
【００２３】
この発明に係るデコード回路は、さらに、複数のビット群の最終のビット群に対応して設けられ、最終のビット群のビットを共通に受けてデコードする最終ビット群デコード回路を備える。この最終ビット群デコード回路は、前段のビット群デコード回路の出力それぞれに対応して配置され、最終ビット群のビットに従って対応の出力を選択して出力信号線に伝達する複数の最終段サブデコード回路を備える。
該最終ビット群は、複数のビットを含み、最終段サブデコード回路は、最終ビット群の複数のビットそれぞれに対応して配置されかつ前記第１の方向に沿って配置される複数のスイッチング素子を備える。
この発明の別の実施の形態においては、各ビット群デコード回路の各サブデコード回路は、対応のビット群がＭビットのとき、Ｍ個の直列に接続されるかつ対応のビットの値に従って選択的に導通するスイッチング素子を備えるユニットデコーダを備える。Ｍが１以上の整数である。各サブデコード回路は、対応のビット群のビット値に従って、それぞれにユニットデコーダが設けられる２のＭ乗の出力候補から１つの出力候補を選択し、次段のビット群デコードのサブデコード回路の選択対象の出力候補として出力する。
該出力候補は、前記多ビットデジタルデータにより表現可能な大きさを有する基準電圧であり、第１のビット群は１ビットで構成され、かつ各スイッチング素子は、ＣＭＯＳトランスミッションゲートで構成される。
この別の実施の形態のデコード回路は、さらに、第２の方向に沿って延在して配設され、前記基準電圧をそれぞれ伝達する複数の基準電圧線と、第１の方向に沿って延在して配置され、前記ビット群デコード回路に対して前記多ビットデジタルデータの各ビットに対する相補信号を伝達する複数の制御信号線とを備える。各スイッチング素子は、各基準電圧線と平面レイアウトにおいて重なり合わないように配置される。第１のビット群デコード回路のユニットデコードのＣＭＯＳトランスミッションゲートは、第２の方向に延在する分岐配線を介して対応の制御信号線に結合されるゲート電極を有し、分岐配線は、互いに交差しないように配置される。
【００２４】
この発明に係る表示装置は、この発明に係るデコード回路を含み、多ビットデジタルデータが表現する表示画素データをアナログ電圧に変換するデジタル／アナログ変換回路と、各々に複数の表示画素が結合される複数のデータ線と、デジタル／アナログ変換回路の出力するアナログ電圧に従ってデータ線を駆動するデータ線駆動回路とを備える。
【発明の効果】
【００２５】
この発明に従うデコード回路においては、第１のビット群デコード回路において、複数の出力候補の組から１つの出力候補を選択する第１のサブデコード回路において、異なる出力候補に対応して配置されるユニットデコーダが、出力候補の配列方向と異なる方向に沿って並列に配置される。次段以降のビット群デコード回路は、サブデコード回路の組の出力の１つを選択しており、したがって、このデコード回路の出力候補が配列される方向におけるサイズを低減することができる。たとえば、第１ビット群が、１ビットで構成される場合、デコード回路の、出力候補の配列方向に沿ったサイズは、ほぼ半減させることができる。
【００２６】
また、最終ビット群デコーダ回路は、前段のビット群デコード回路の出力を選択的に出力信号線に伝達する。したがって、出力信号線に接続される最終段サブデコード回路の数は、前段のビット群デコード回路の出力の数まで低減することができ、出力信号線の寄生容量を低減することができる。
【００２７】
また、このデコード回路を、画像表示装置の階調電圧を生成する回路に適用することにより、高速で入力画素データに応じた階調電圧を生成することのできる小占有面積の画素駆動回路を実現することができる。
【発明を実施するための最良の形態】
【００２８】
［概念的構成］
図１は、この発明に従って構成されるデコード回路の概念的構成を示す図である。図１においては、この発明に従うデコード回路の要部の構成を概略的に示す。この図１において、出力候補を構成する入力ＩＮ（ＩＮＡ，ＩＮＢ…）を選択する選択制御信号（多ビットデジタルデータ）が、複数のビット群に分割される。図１において、制御信号ビット群Ｓ１（ａビット）、Ｓ２（ｂビット）、Ｓ３（ｃビット）、…Ｓｆ（ｋビット）に分割される。これらのビット群Ｓ１（ａビット）、…Ｓｆ（ｋビット）それぞれに対応して第１ビット群デコード回路ＦＢＤ、第２ビット群デコード回路ＳＢＤ、第３ビット群デコード回路ＴＢＤ、…最終ビット群デコード回路ＬＢＤが設けられる。
【００２９】
第１ビット群デコード回路ＦＢＤは、２のａ乗の入力（出力候補）群ＩＮ（ＩＮＡ，ＩＮＢ）それぞれに対応して設けられる第１サブデコード回路ＦＳＤを含む。この第１サブデコード回路ＦＳＤが、各々、制御信号ビットＳ１（ａビット）に従って２のａ乗：１選択を行ない、対応の２のａ乗の入力（出力候補）から１つの入力を選択する。
【００３０】
第２ビット群デコード回路ＳＢＤは、２のｂ乗個の第１サブデコード回路ＦＳＤに対応して設けられる第２サブデコード回路ＳＳＤを含む。この第２サブデコード回路ＳＳＤが、制御信号ビット群Ｓ２（ｂビット）に従って、２のｂ乗：１選択を行ない、対応の２のｂ乗個の第１サブデコード回路ＦＳＤの出力の１つを選択する。
【００３１】
第３ビット群デコード回路ＴＢＤは、２のｃ乗個の第２サブデコード回路ＳＳＤの組に対応して設けられる第３サブデコード回路ＴＳＤを含む。この第３サブデコード回路ＴＳＤが、制御信号ビット群Ｓ３（ｃビット）に従って、２のｃ乗：１選択を行ない、対応の２のｃ乗個の第２サブデコード回路ＳＳＤの出力の１つを選択する。
【００３２】
以降、制御信号ビットのビット群において対応して配置されるビット群デコード回路において同様の選択動作が行なわれる。
【００３３】
最終ビット群デコード回路ＬＢＤは、前段の２のｋ乗個のサブデコード回路の出力にそれぞれ対応して設けられる最終サブデコード回路ＬＳＤを含む。この最終サブデコード回路ＬＳＤは、２のｋ乗個の前段のサブデコード回路の出力の１つを、制御信号ビット群Ｓｆ（ｋビット）に従って選択し、最終出力ＯＵＴを生成する。各最終サブデコード回路ＬＳＤは、それぞれ、制御信号ビット群Ｓｆ（ｋビット）のビットに従って選択的に導通するスイッチング素子の直列体を含む。
【００３４】
この図１に示すデコード回路の構成において、制御信号ビット群Ｓ１（ａビット）からＳｆ（ｋビット）により構成される多ビット選択制御信号が指定する入力（出力候補）ＩＮを選択して、最終出力ＯＵＴが生成される。
【００３５】
各制御信号ビット群のビット数ａ、ｂ、ｃ、…ｋの少なくとも１つは複数ビットであり、各ビット群デコード回路において、２：１選択が行なわれる「トーナメント方式」に比べて、デコード回路のビット群デコード回路の段数が低減される。
【００３６】
また、最終ビット群デコード回路ＬＢＤにおいて、最終サブデコード回路ＬＳＤが、スイッチング素子の直列体で構成される。したがって、最終出力ＯＵＴを生成する出力線に結合されるスイッチング素子の数が大幅に低減され、この出力線に付随する寄生容量を低減することができる。これにより、制御信号に従って高速で、デコード動作を行なって最終出力ＯＵＴを生成することができる。
【００３７】
図２は、図１に示す第１サブデコード回路ＦＳＤの構成を概略的に示す図である。この図２において、第１サブデコード回路ＦＳＤは、複数の入力（出力候補）ＩＮ（０）−ＩＮ（ｍ）それぞれに対して向けられるユニットデコーダＵＤを含む。これらのユニットデコーダＵＤには、共通に制御信号ビット群Ｓ１（ａビット）が与えられる。このユニットデコーダＵＤは、入力（出力候補）ＩＮ（０）−ＩＮ（ｍ）が整列する縦方向（第１の方向）に対し横方向（第２の方向）に沿って並列に配置され、それぞれ、制御信号ビット群Ｓ１（ａビット）に従って選択的に１つが導通状態となり、対応の入力ＩＮ（ｉ）を出力ＯＵＴに伝達する。ここで、ａ，ｍは、１以上の整数である。
【００３８】
したがって、入力（出力候補）が（ｍ＋１）個設けられる場合、横方向に１列に整列して並列にユニットデコーダＵＤが配置されるため、縦方向のデコード回路のサイズを低減することができる。これにより、出力線の寄生容量を低減しかつ縦方向のデコード回路のサイズを低減することができ、小占有面積で高速動作特性を有するデコード回路を実現することができる。
【００３９】
図３は、図１に示す最終サブデコード回路ＬＳＤの構成を概略的に示す図である。この図３に示すように、最終サブデコード回路ＬＳＤは、対応の制御ビット群Ｓｆ（ｋビット）の各ビットに対応して配置されるｋ個のスイッチング素子ＳＷの直列体を含む。このｋ個のスイッチング素子ＳＷの直列体が、制御信号ビット群Ｓｆ（ｋビット）に応じて、選択的に導通して、信号伝搬経路を形成する。出力線に対して、最終サブデコード回路ＬＳＤにおいて、１つのスイッチング素子が接続されるだけである。したがって、スイッチング素子が、たとえばＴＦＴ（薄膜トランジスタ）で形成され、そのゲート-ドレイン間の寄生容量が大きい場合であっても、各最終サブデコード回路のスイッチング素子のゲート−ドレイン間容量が出力線に接続されるだけであり、出力線の寄生容量を低減することができる。
【００４０】
［実施の形態１］
図４は、この発明の実施の形態１に従うデコード回路の構成を概略的に示す図である。図４においては、多ビットデジタルデータＰＤの６ビットＤ０−Ｄ５に従って、６４個の出力候補Ｖ０−Ｖ６３の１つを選択して出力線ＯＬに出力信号ＶＯＵＴとして出力するデコード回路の構成を一例として示す。出力候補Ｖ０−Ｖ６３は、一例としてそれぞれ電圧レベルが異なる基準電圧であり、画像表示装置において画素書込電圧として利用される階調電圧である。基準電圧の各添え字が階調０-６３に対応し、データビットＤ０-Ｄ５により表現される添え字（階調）に対応する基準電圧（階調電圧）が選択されて最終電気信号として出力線ＯＬに伝達される。
【００４１】
図４において、デコード回路は、多ビットデジタルデータＰＤの最下位ビット（ＬＳＢ）Ｄ０に従って出力候補群Ｖ０−Ｖ６３に対して２対１選択を行なう第１ビット群デコード回路ＦＢＤと、下位側２ビットＤ１およびＤ２に従って、第１ビット群デコード回路ＦＢＤの出力に対して４対１選択を行なう第２ビット群デコード回路ＳＢＤと、残りの上位３ビットＤ３−Ｄ５に従って、第２ビット群デコード回路ＳＢＤの出力に対して８対１選択を行なって、第２ビット群デコード回路ＳＢＤの出力から１つを選択して出力線に出力電圧ＶＯＵＴを伝達する最終ビット群デコード回路ＬＢＤを含む。
【００４２】
データビットＤ５が、最上位ビット（ＭＳＢ）である。第１ビット群デコード回路ＳＢＤにおいて２対１選択を行ない、第２ビット群デコード回路ＳＢＤにおいて４対１選択を行い、最終ビット群デコード回路ＬＢＤにおいて８対１選択を行なうことにより、６４個の出力候補Ｖ０-Ｖ６３から１つの出力候補を選択して出力することができる。
【００４３】
第１ビット群デコード回路ＦＢＤは、それぞれ、隣接する２つの出力候補（以下、階調電圧と称す）に対して設けられ、最下位ビットＤ０に従って対応の２つの出力候補から１つの電圧を選択する第１サブデコード回路ＦＳＤ０−ＦＳＤ３１を含む。
【００４４】
これらの第１サブデコード回路ＦＳＤ０−ＦＳＤ３１の各々は、対応の隣接する階調電圧を、それぞれ、ビットＤ０および反転ビット／Ｄ０（Ｄ０Ｂ）に従って選択するスイッチング素子ＳＷＥおよびＳＷＯを含む。これらのスイッチング素子ＳＷＥおよびＳＷＯは、各々、対応のサブデコード回路のユニットデコーダとして用いられる。これらのスイッチング素子ＳＷＥおよびＳＷＯが、階調電圧Ｖ０−Ｖ６３の入力ノードに沿って整列する第１の方向と直交する第２の方向に沿って並列に配置される。
【００４５】
ビットＤ０を共通に受ける第１サブデコード回路ＦＳＤ０−ＦＳＤ３１において、各々、１つのユニットデコーダとして機能するスイッチング素子ＳＷＥおよびＳＷＯを第２の方向に沿って整列して並列に配置することにより、第１サブデコード回路ＦＳＤ０−ＦＳＤ３１は、それぞれ、２つの階調電圧に対して１つ設けるだけでよく、デコード回路の縦方向（第１の方向）におけるサイズを、各階調電圧それぞれに対応して、スイッチング素子（ユニットデコーダ）ＳＷＥおよびＳＷＯを第１の方向に沿って配置する構成に比べて半減することができる。また、第１サブデコード回路は、最下位ビット（ＬＳＤ）Ｄ０に従ってデコード動作を行なうだけであり、横方向（第２の方向）におけるデコード回路のサイズの増大は、スイッチング素子１つ分だけであり、横方向のサイズの増大は抑制することができる。
【００４６】
第２ビット群デコード回路ＳＢＤは、第１サブデコード回路ＦＳＤ０−３１の所定数（４つ）のサブデコード回路の組それぞれに対応して設けられる第２サブデコード回路ＳＳＤ０−ＳＳＤ７を含む。これらの第２サブデコード回路ＳＳＤ０−ＳＳＤ７は、ビットＤ１およびＤ２を共通に受け、対応の第１サブデコード回路の組から１つのサブデコード回路の出力を選択する。これらの第２サブデコード回路ＳＳＤ０−ＳＳＤ７は、各々、対応の組の４つの第１サブデコード回路各々に対応して設けられるユニットデコーダＵＳＤ０−ＵＳＤ３を含む。これらのユニットデコーダＵＳＤ０−ＵＳＤ３は、各々、ビットＤ１およびＤ２に従って選択的に導通するスイッチング素子ＳＳＷ０およびＳＳＷ１の直列体を含む。スイッチング素子ＳＳＷ０およびＳＳＷ１がともに導通状態となったときに、対応のユニットデコーダが、対応の第１サブデコード回路の出力を最終ビット群デコード回路ＬＢＤへ伝達する。
【００４７】
これらのスイッチング素子ＳＳＷ０およびＳＳＷ１は、各々、与えられたビットがＨレベル（“１”）のとき導通する正極性スイッチおよび与えられたビットがＬレベル（論理“０”）のときに導通する負極性スイッチのいずれかで構成される。これにより、下位２ビットＤ１およびＤ２の論理値の組合せに従って、第２サブデコード回路ＳＳＤ０−ＳＳＤ７各々においてユニットデコーダＵＳＤ０−ＵＳＤ３のうち１つが導通状態となる。
【００４８】
最終ビット群サブデコード回路ＬＢＤは、第２サブデコード回路ＳＳＤ０−ＳＳＤ７それぞれの出力に対して設けられる最終サブデコード回路ＬＳＤ０−ＬＳＤ７を含む。これらの最終段サブデコード回路ＬＳＤ０−ＬＳＤ７は、それぞれビットＤ３−Ｄ５に従って選択的に導通状態となるスイッチング素子ＬＳＷ０−ＬＳＷ２の直列体で構成される。これらのスイッチング素子ＬＳＷ０−ＬＳＷ２も、正極性スイッチまたは負極性スイッチで構成され、ビットＤ３−Ｄ５のパターンに従って、最終サブデコード回路ＬＳＤ０−ＬＳＤ７の１つが導通状態となる。従って、これらの最終サブデコード回路ＬＳＤ０−ＬＳＤ７が、各々、前段のサブデコード回路の出力の１つを選択するための最終サブデコード回路のユニットデコーダとしても機能する。
【００４９】
出力線ＯＬには、８個の最終段サブデコード回路ＬＳＤ０−ＬＳＤ７が並列に結合されるだけであり、この出力線ＯＬの寄生容量を低減することができ、高速で、デコード結果に従って出力線ＯＬの出力電圧ＶＯＵＴを生成することができる。また、スイッチング素子をＭＯＳトランジスタで構成した場合、その容量値が最も大きくなるのは、チャネルが形成されＭＯＳ容量としても機能する場合である。この場合においても、最終ビットデコード回路ＬＳＤ０-ＬＳＤ７において最終出力段トランジスタが導通状態となるのは、４つであり、出力線ＯＬの寄生容量を低減することができる。
【００５０】
図５は、図４に示すデコード回路のスイッチング素子の具体的構成の一例を示す図である。図５に示すデコード回路の構成において、図４に示すデコード回路に対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５１】
図５において、スイッチング素子ＳＷＥ、ＳＷＯ、ＳＳＷ０−ＳＳＷ１およびＬＳＷ０−ＬＳＷ２は、各々、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの並列体で構成されるＣＭＯＳトランスミッションゲート（アナログスイッチ）で構成される。図５において、基板領域において外向きの矢印でＰチャネルＭＯＳトランジスタを示し、基板領域において内向きの矢印でＮチャネルＭＯＳトランジスタを示す。
【００５２】
スイッチング素子ＳＷＥ、ＳＷＯ、ＳＳＷ０−ＳＳＷ１およびＬＳＷ０−ＬＳＷ２を、それぞれ、ＣＭＯＳトランスミッションゲートで構成するため、それらの導通を制御するために、相補データビットＤ０，Ｄ０Ｂ−Ｄ５，Ｄ５Ｂが用いられる。ここで、ＤｉＢは、ビットＤｉの反転ビットである。
【００５３】
ＣＭＯＳトランスミッションゲートをスイッチング素子として利用することにより、出力候補の電気信号伝搬時において、導通制御信号として、相補信号が利用されるため、ＭＯＳトランジスタのしきい値電圧損失を考慮する必要がなく、導通制御信号（相補データビットＤ０，Ｄ０Ｂ−Ｄ５，Ｄ５Ｂ）の信号振幅を拡大する必要がない。たとえば、階調電圧が出力候補として用いられる場合、この階調電圧の最大電圧および最小電圧の間で変化する２値信号を制御信号として利用することができ、導通制御信号（データビット）を生成する回路の消費電流を低減することができ、また、導通制御信号（データビット）整定までに要する時間を短縮することができる。
【００５４】
図６は、図４および図５に示すデコード回路の各スイッチング素子（ＣＭＯＳトランスミッションゲート）が導通状態となるときのデータビットの論理を一覧にして示す図である。図６において、下向きの矢印は、１つのサブデコード回路においてユニットデコーダが共通の出力に結合されることを示す。たとえば階調電圧Ｖ６３およびＶ６２に対して設けられる第１サブデコード回路ＦＳＤ３１において、データビットＤ０がＨレベルのときには、階調電圧Ｖ６３が、スイッチング素子ＳＷＯが導通して選択し、データビットＤ０がＬレベルのときには、図５に示すスイッチング素子ＳＷＥが導通して、階調電圧Ｖ６２を選択する。以下、この最下位ビット（ＬＳＢ）Ｄ０に対して設けられる第１サブデコード回路においては、データビットのＨレベルおよびＬレベルの組合せで相補的に導通するスイッチング素子の対が、それぞれユニットデコーダとして設けられる。
【００５５】
データビットＤ１およびＤ２に対して設けられる第２サブデコード回路ＳＳＤ０-ＳＳＤ７各々においては、データビットＤ１およびＤ２の同じ論理に従って導通するスイッチング素子列（ユニットデコーダ）が同じ位置に配置される。たとえば、第２サブデコード回路ＳＳＤ７において、データビットＤ１およびＤ２がともにＨレベルのときには、ユニットデコーダＵＳＤ３が導通し、前段の第１サブデコード回路ＦＳＤ３１の出力を選択する。したがって、第２サブデコード回路ＳＳＤ７−ＳＳＤ０各々において、データビットＤ１およびＤ２に従って同じ位置の１つのユニットデコーダが導通し、４：１選択が行なわれ、最下位ビット（ＬＳＢ）Ｄ０による第１サブデコード回路ＦＳＤ３１−ＦＳＤ０での２：１選択との組合せに従って、合計８：１選択が行なわれる。
【００５６】
最終ビット群デコード回路において、最終サブデコード回路ＬＳＤ７−ＬＳＤ０のスイッチング素子それぞれに対し、ビットＤ３−Ｄ５が共通に与えられ、これらのビットＤ３−Ｄ５の異なる組合せに従って選択的に導通する。たとえば、最終サブデコード回路ＬＳＤ７は、ビットＤ３−Ｄ５がすべてＨレベルのときに導通し、対応の前段の第２サブデコード回路ＳＳＤ７の出力電圧を選択する。
【００５７】
この最終ビット群デコード回路ＬＢＤにおいては、１つの最終サブデコード回路が導通状態となる。図６に示す各スイッチング素子に与えられるデータビットＤ０−Ｄ５の論理値は、第１の方向において最下位の位置のビット群から順次、階調電圧Ｖ０から階調電圧Ｖ６３の電圧レベルに応じて、その値が順次大きくされる。したがって、データビットＤ０−Ｄ５に従って、対応の大きさを有する１つの階調電圧を選択することができ、デジタルデータＰＤのアナログ変換を実現することができる。
【００５８】
たとえば階調電圧Ｖ３２を選択する場合、データビットＤ０−Ｄ５が、（Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｈ）の値（パターン）を取る。最終ビット群デコード回路ＬＢＤにおいて、最終サブデコード回路ＬＳＤ４のスイッチング素子がすべてオン状態となる。最終サブデコード回路ＬＳＤ３−ＬＳＤ０においては、この出力線ＯＬに接続されるスイッチング素子（ＬＳＷ２）はすべて非導通状態となり、そのオン容量は、出力線に対して影響は及ぼさない。一方、最終サブデコード回路ＬＳＤ７−ＬＳＤ５においては、出力線ＯＬに接続されるスイッチング素子ＬＳＷ２がオン状態となるものの、最終サブデコード回路ＬＳＤ６およびＬＳＤ７においては、スイッチング素子ＬＳＷ１（図５参照）がオフ状態である。最終サブデコード回路ＬＳＤ５においては、スイッチング素子ＬＳＷ０（図５参照）がオフ状態である。最終サブデコード回路ＬＳＤ４において、階調電圧Ｖ３４に対する第２サブデコード回路のユニットデコーダのスイッチング素子ＳＳＷ１（図５参照）がオン状態となり、最終サブデコード回路ＬＳＤ４の入力に対する寄生容量（オン容量）が、余分に付随する。
【００５９】
したがって、この階調電圧Ｖ３２を選択する場合、出力線ＯＬに付随する最終段サブデコード回路ＬＳＤ４の寄生容量以外のオン容量は、最終段サブデコード回路ＬＳＤ６およびＬＳＤ７の各々のスイッチング素子ＬＳＷ２と、最終段サブデコード回路ＬＳＤ５のスイッチング素子ＬＳＷ１およびＬＳＷ２だけであり、出力線ＯＬに付随する寄生容量を大幅に低減することができ、選択基準電圧（階調電圧）の伝搬経路におけるＲＣ時定数を大幅に低減でき、高速でデコード動作に従って選択された諧調に対応する諧調電圧を出力線ＯＬに伝達することができる。
【００６０】
また、上位ビット群Ｄ３−Ｄ５をデコードする最終段のサブデコード回路においては、８個の最終サブデコード回路ＬＳＤ０−ＬＳＤ７が設けられ、それぞれにおいてスイッチング素子の直列体が配置されるだけであり、スイッチング素子の数を低減することができる。従って、これらのデータビットＤ３−Ｄ５を伝達する制御信号線の負荷を低減でき、高速でデータビットＤ３−Ｄ５を整定状態に設定することができ、また、消費電力を低減することができる。
【００６１】
図７は、この発明の実施の形態１におけるデコード回路の１つの最終サブデコード回路に関連する部分のレイアウトを概略的に示す図である。図７において、最終サブデコード回路ＬＳＤに対して、基準電圧ＶＲＥＦ０−ＶＲＥＦ７を伝達する基準電圧線２ａ−２ｈが第２の方向に沿って直線的に連続して延在して配設される。これらの基準電圧ＶＲＥＦ０−ＶＲＥＦ７は、図４から６に示す諧調電圧Ｖ０−Ｖ６３のうちの１つの最終サブデコード回路に対応する８個の基準電圧に対応する。最終サブデコード回路ＬＳＤは、先に示した最終サブデコード回路ＬＳＤ０−ＬＳＤ７のいずれかに対応するため、ここでは、対応の諧調電圧を基準電圧ＶＲＥＦ０−ＶＲＥＦ７で示す。
【００６２】
第１サブデコード回路ＦＳＤａ−ＦＳＤｄは、各々、対応の２つの基準電圧を伝達する基準電圧線の間に配列されるスイッチング素子ＳＷＯおよびＳＷＥを含む。これらの第１サブデコード回路ＦＳＤａ−ＦＳＤｄは、それぞれ同一構成を有するため、図７においては、第１サブデコード回路ＦＳＤｄに対するスイッチング素子および対応の配線に参照番号を付す。
【００６３】
図７において、第１サブデコード回路は、各々ＰチャネルＭＯＳトランジスタ（Ｐで示す）およびＮチャネルＭＯＳトランジスタ（Ｎで示す）で構成されるスイッチング素子ＳＷＯおよびＳＷＥをそれぞれ含む。これらのスイッチング素子ＳＷＯおよびＳＷＥは、それぞれ第２の方向に沿って整列して配置される。基準電圧ＶＲＥＦ７を伝達する基準電圧線２ｈは、内部配線３ａを介してスイッチング素子ＳＷＯのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタに結合される。また、これらのトランジスタの出力が共通に内部配線で接続された後、スイッチング素子ＳＷＥを迂回するように、第１の方向についての上部方向に、基準電位線２ｈに近接するような矩形形状に配設された位置に、スイッチング素子ＳＷＥの出力ノードに内部配線３ｄにより結合される。スイッチング素子ＳＷＥにおいては、基準電位線２ｇに、内部配線３ｂを介してＭＯＳトランジスタ（Ｐ，Ｎ）の入力部が共通に結合される。
【００６４】
第１ビット群デコード回路においては、第１の方向に沿って、スイッチング素子ＳＷＯのＰチャネルＭＯＳトランジスタが整列して配置される。これらのＰチャネルＭＯＳトランジスタは、共通に制御信号線１ａａによりそのゲート電極が結合される。制御信号線１ａａには、反転データビットＤ０Ｂが伝達される。
【００６５】
また、同様、スイッチング素子ＳＷＥについても、ＰチャネルＭＯＳトランジスタが第１の方向に沿って整列して配置され、共通に、制御信号線１ａｂによりゲート電極が結合され、それぞれ、データビットＤ０を受ける。
【００６６】
また、これらの第１のサブデコード回路ＦＳＤａ−ＦＳＤｃにおいて（第１ビット群デコーダ回路において）、スイッチング素子ＳＷＯのＮチャネルＭＯＳトランジスタ（Ｎ）が、第１の方向に整列して配置され、またスイッチング素子ＳＷＥのＮチャネルＭＯＳトランジスタ（Ｎ）が、第１の方向に沿って整列して配置される。
【００６７】
スイッチング素子ＳＷＯおよびＳＷＥのＰチャネルＭＯＳトランジスタの間にそれぞれのＮチャネルＭＯＳトランジスタが配置される。スイッチング素子ＳＷＯのＮチャネルＭＯＳトランジスタのゲート電極配線４ｄは、第２の方向に延びる分岐配線４ｂにより、制御信号線１ａｂに結合される。一方、スイッチング素子ＳＷＥのＮチャネルＭＯＳトランジスタ（Ｎ）は、同様、第２の方向に沿って内部配線３ｃに近接して配置される分岐配線４ａを介して、ゲート電極配線４ｃに結合される。
【００６８】
これらのスイッチング素子ＳＷＯおよびＳＷＥのＮチャネルＭＯＳトランジスタ（Ｎ）のゲート電極配線に対し、それぞれ分岐配線を第１サブデコード回路配置領域において第１の方向における上側および下側に配設して、制御信号線１ａａおよび１ａｂに接続する。これにより、スイッチング素子ＳＷＯおよびＳＷＥのＮチャネルＭＯＳトランジスタ（Ｎ）に対するゲート電極配線を、交差部を設けることなく配置することができる。この配線配置により、基準電圧を伝達する基準電圧線（内部配線を含む）と制御信号（データビットＤ０，Ｄ０Ｂ）を伝達する制御信号線（分岐配線４ａ−４ｄ）の交差部の数を低減することができ、基準電圧線と制御信号線の間の結合容量を低減できる。応じて、基準電圧ＶＲＥＦ０−ＶＲＥＦ７を発生する回路およびデータビットＤ０，Ｄ０Ｂを伝達するバッファ回路の負荷容量を低減することができる。容量結合によるアナログノイズの発生を抑制し、消費電流を低減し、また高速で制御信号を変化させて基準電圧を伝達することができる。
【００６９】
第２サブデコード回路（第２ビット群デコード回路）に対して、第１の方向に沿って、相補データビットＤ１，Ｄ１Ｂ，Ｄ２，Ｄ２Ｂを伝達する制御信号線１ｂａ，１ｂｂ，１ｃおよび１ｃｂが互いに平行に配設される。第２サブデコード回路のユニットデコーダＵＳＤ０−ＵＳＤ３においては、それぞれ第１の方向に沿ってＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが、交互に制御信号線にゲート電極が結合されるように配設される。すなわち、２ビットデータＤ１およびＤ２に従って、第２サブデコード回路ＳＳＤのユニットデコーダＵＳＤ０-ＵＳＤ３において４：１選択を実行するために、制御信号線１ｂａ，１ｂｂ，１ｃおよび１ｃｂとゲート電極が接続されるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタは、４つのビット値パターンを実現するように配設される。
【００７０】
たとえば、ユニットデコーダＵＳＤ３において、スイッチング素子ＳＳＷ０のＰチャネルＭＯＳトランジスタ（Ｐ）が制御信号線１ｂｂにそのゲート電極が結合され、ＮチャネルＭＯＳトランジスタ（Ｎ）が制御信号線１ｂａに結合される。この第２サブデコード回路ＳＳＤ３のスイッチング素子ＳＳＷ１において、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのそれぞれのゲート電極が、制御信号線１ｃｂおよび１ｃａに結合される。
【００７１】
次のユニットデコーダＵＳＤ２においては、スイッチング素子ＳＳＷ１におけるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタと制御信号線１ｃおよび１ｃｂのゲート電極の接続配線が、ユニットデコーダＵＳＤ３と同じであるものの、スイッチング素子ＳＳＷ０において、制御信号線１ｂａおよび１ｂｂとＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極の接続態様が、ユニットデコーダＵＳＤ３と異なる。これにより、データビット（Ｄ１，Ｄ２）の論理値の組合せ、すなわち、（１，１）、（０，１）、（１，０）および（０，０）の組合せに応じて第２サブデコード回路ＳＳＤのユニットデコーダＵＳＤ０−ＵＳＤ０をそれぞれ導通状態に設定することができる。同様の配置のユニットデコーダＵＳＤ０-ＵＳＤ３が、第２サブデコード回路ＳＳＤ０-ＳＳＤ３において設けられる。
【００７２】
第２サブデコード回路ＳＳＤ（ＳＳＤ０-ＳＳＤ３）のユニットデコーダＵＳＤ０−ＵＳＤ３それぞれにおいて、トランジスタは内部配線１３により、その入力および出力が相互接続され、スイッチング素子ＳＳＷ０およびＳＳＷ１が直列に接続される。ユニットデコーダＵＳＤ０−ＵＳＤ３は、コンタクト５ａ−５ｄを介してそれぞれ、それぞれの出力（内部配線）が、第１の方向に延在する縦配線６に結合される。縦配線６により、第２サブデコード回路ＳＳＤ（ユニットデコーダＵＳＤ０−ＵＳＤ３）により選択された基準電圧が、次段の最終サブデコード回路ＬＳＤに伝達される。
【００７３】
最終サブデコード回路ＬＳＤにおいては、基準電圧線２ａおよび２ｂの間に、第２の方向に沿って整列して、スイッチング素子ＬＳＷ０−ＬＳＷ２が配設される。これらのスイッチング素子ＬＳＷ０−ＬＳＷ２は、各々、ＰチャネルＭＯＳトランジスタ（Ｐ）およびＮチャネルＭＯＳトランジスタ（Ｎ）の並列体を備えるＣＭＯＳトランスミッションゲート（アナログスイッチ）で構成され、内部配線１４により、各スイッチが直列に相互接続される。これらのスイッチング素子ＬＳＷ０−ＬＳＷ２には、それぞれ、第１の方向に直線的に延在する制御信号線１ｄａ、１ｄｂ、１ｅａ、１ｅｂ、および１ｆａ、１ｆｂを介して相補ビットＤ３，Ｄ３Ｂ、Ｄ４，Ｄ４Ｂ、およびＤ５，Ｄ５Ｂの組がそれぞれ与えられる。
【００７４】
この図７に示す配置においては、最終段サブデコード回路ＬＳＤは、ビットＤ３−Ｄ５が、（０，０，０）のときに、導通状態となる。最終サブデコード回路ＬＳＤにおいても、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの配置位置は、制御データビットＤ３−Ｄ５の対応の論理値の組合せに応じて決定される。
【００７５】
最終サブデコード回路ＬＳＤの出力は、コンタクト７を介して出力線ＯＬに結合される。出力線ＯＬは、第１の方向に沿って直線的に延在して配置され、最終ビット群デコード回路の各最終サブデコード回路ＬＳＤ０−ＬＳＤ７の出力部に共通に結合される。
【００７６】
この図７に示すトランジスタ配置において、第１および第２の方向に沿って、ＰチャネルＭＯＳトランジスタが整列して配置され、また、同様、ＮチャネルＭＯＳトランジスタも、第１および第２の方向に沿って整列して配置される。ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタは互いに位置をずらせて配置される。各サブデコード回路およびユニットデコーダにおいて各スイッチング素子のＭＯＳトランジスタを対応のビットの論理値に応じて、容易に対応の制御信号線に対して配設することができる。
【００７７】
図７に示すように、最下位ビット（ＬＳＤ）Ｄ０，Ｄ０Ｂの配線は、第１サブデコード回路の第２の方向に沿っての両端に対向して配置する。これにより、第２の方向に沿って並列に配置されるスイッチング素子ＳＷＯおよびＳＷＥに対する制御信号線（データビット伝達線）と各スイッチング素子のＮチャネルＭＯＳトランジスタのゲートとを接続する配線が交差するのを防止することができる。したがって、この制御信号線（データビット伝達線）をスイッチング素子ＳＷＯまたはＳＷＥのＭＯＳトランジスタのゲートに接続するための取り出し配線を制御信号線と異なる配線層の配線で形成する必要はなく、この交差用の配線を配置するためのコンタクトが不要となり、レイアウト面積の増大を抑制することができる。
【００７８】
なお、この図７に示すデコード回路のＣＭＯＳトランスミッションゲートの配置において、ＰチャネルＭＯＳトランジスタが高電圧側（上側）に、ＮチャネルＭＯＳトランジスタが低電圧側（下側）に配設されるように、各基準電圧線の間の領域に配置される。このＭＯＳトランジスタの配置は、逆とされてもよい。
【００７９】
また、初段サブデコード回路ＦＳＤａ−ＦＳＤａにおいて、内部ゲート電極配線（分岐配線）４ａおよび４ｂは、その位置が交換されてもよい。すなわち、スイッチング素子ＳＷＯのＮチャネルＭＯＳトランジスタのゲート電極４ｄが、基準電圧線２ｈに沿って第２の方向に延在する分岐配線を介してビットＤ０を伝達する制御信号線を１ａｂに結合され、スイッチング素子ＳＷＥのＮチャネルＭＯＳトランジスタのゲート電極配線４ｃが、基準電圧ＶＲＥＦ６を伝達する基準電位線２ｇに沿って第２の方向に延在する分岐配線を介して制御信号線１ａａに結合されてもよい。
【００８０】
また、配線層としては、基準電圧を伝達する基準電圧線２ａ−２ｈおよび内部配線３ａ-３ｃが、ゲート電極配線および分岐配線４ａ-４ｄよりも上層の配線で構成され、ＭＯＳトランジスタのゲート電極に対するコンタクト数を低減して、スイッチング素子のレイアウト面積を低減する。しかしながら、電圧伝達特性および配線負荷等を考慮して、制御信号線１ａａ-１ｆｂが、基準電圧線２ａ−２ｈよりも上層に配線されても良い。
【００８１】
［レイアウトの変更例１］
図８は、この発明の実施の形態１に従うデコード回路のレイアウトの変更例を示す図である。図８において、最下位ビットＤ０を受ける第１サブデコード回路ＦＳＤａ−ＦＳＤｂ各々において、スイッチング素子ＳＷＯのＮチャネルＭＯＳトランジスタのゲート電極配線４ｄを制御信号線１ａｂに接続する電極取出用の分岐配線４ｇが、隣接して配置される基準電位線２ｇ、２ｄ、２ｃおよび２ａと重なり合うように配設される。この図８に示すデコード回路の配線レイアウトの他の配置配線は、図７に示すデコード回路の配置配線と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８２】
この図８に示すデコード回路の配線レイアウトにおいて、ゲート電極取出用の分岐配線４ｇは、対応の基準電圧線と重なり合っている。従って、この重なり部によりさらに、第１の方向におけるこのデコード回路のサイズを低減することができる。ゲート電極取出用の分岐配線４ｇと対応の基準電圧線２ｇ、２ｅ、２ｃ、２ａとの重なりにより、結合容量が存在し、制御信号線１ａｂの負荷が大きくなり、高速駆動ができなくなる可能性がある。高速動作性能がこの容量結合により問題となる場合、スイッチング素子ＳＷＯおよびＳＷＥそれぞれに、個々に、データビットＤ０，Ｄ０Ｂの組を供給することにより、分岐配線が不用となり、寄生容量をより低減することが可能となる。すなわち、スイッチング素子ＳＷＯおよびＳＷＥそれぞれに、データビットＤ０およびＤ０Ｂを伝達する制御信号線の対を配設することにより、このゲート電極取出用の分岐配線４ａおよび４ｇ（または４ｆ）を設ける必要がなくなり、縦方向サイズを低減することができ、また、配線重なりによる寄生容量も抑制することができる。
【００８３】
なお、図８に示すレイアウトにおいて、スイッチング素子ＳＷＥのＮチャネルＭＯＳトランジスタのゲート電極配線４ｃに制御信号線１ａを接続するゲート電極取出用の分岐配線４ａが、また、対応の基準電圧線２ｈと重なり合うように配設されてもよい。
【００８４】
また、この図８に示すデコーダ回路のレイアウトにおいて、ゲート電極取出用の分岐配線４ｇが、完全に、対応の基準電圧線と重なり合っている。しかしながら、第１の方向に沿っての基準電圧線とゲート電極取出用の分岐配線４ｇの位置がずれ、それらの配線の一部が重なるように配設されても、縦方向（第１の方向）におけるデコード回路のサイズは低減することができる。
【００８５】
［レイアウトの変更例２］
図９は、この発明の実施の形態１に従うデコード回路の他の配線レイアウトを概略的に示す図である。図９においては、１つの第１サブデコード回路ＦＳＤａに関連する部分の詳細配置を示す。この第１サブデコード回路ＦＳＤａは、次段の第２サブデコード回路のユニットデコーダＵＳＤ０および最終サブデコード回路ＬＳＤを介して出力線ＯＬに結合される。別の最終サブデコード回路に対応して設けられる第１サブデコード回路ＦＳＤｘおよび次段の第２サブデコード回路のユニットデコーダＵＳＤ３をブロックで、その接続を概略的に示す。
【００８６】
第１サブデコード回路ＦＳＤａに対応する基準電圧Ｖｒｅｆ０およびＶｒｅｆ１を伝達する基準電圧線２ａおよび２ｂが、この第１サブデコード回路ＦＳＤａの第１の方向においての一方側に隣接して配置される。
【００８７】
第１サブデコード回路ＦＳＤａは、ユニットデコーダとしてスイッチング素子ＳＷＯおよびＳＷＥを含む。スイッチング素子ＳＷＯは、内部配線１１ａおよび交差配線１０を介して基準電圧Ｖｒｅｆ１を伝達する基準電圧線２ｂに結合される。一方、スイッチング素子ＳＷＥは、内部配線１１ｃを介して基準電圧Ｖｒｅｆ０を伝達する基準電圧線２ａに結合される。スイッチング素子ＳＷＯおよびＳＷＥにおける内部配線の衝突を防止するため、スイッチング素子ＳＷＯにおいては、その出力部の内部配線１１ｂは、Ｕ字型にスイッチング素子ＳＷＥの配置領域を迂回するように配線されて内部出力配線１１ｄに結合される。これらのスイッチング素子ＳＷＯおよびＳＷＥに対する制御信号線１ａａおよび１ａｂに対するゲート電極取出配線の配置は、先の図７に示す配置と同じである。図７に示す配線の配置と同一または対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８８】
第１サブデコード回路ＦＳＤａと第１の方向に沿って整列して、第１サブデコード回路ＦＳＤｘが配置される。この第１サブデコード回路ＦＳＤｘは、第２サブデコード回路のユニットデコーダＵＳＤ３に結合される。これらの第１サブデコード回路ＦＳＤｘおよびユニットデコーダＵＳＤ３は、別の最終サブデコード回路（ＬＳＤ）に対応して設けられる。第１サブデコード回路ＦＳＤｘに対して、対応の２つの基準電圧ＶｒｅｆｘおよびＶｒｅｆｙを伝達する基準電圧線２ｘおよび２ｙが隣接して配置され、内部の図示しないスイッチング素子が交差配線（１０）を介して、基準電圧線２ｘに結合される。
【００８９】
制御信号線１ｂａ，１ｂｂ−１ｆａ，１ｆｂ上に伝達されるビットＤ１，Ｄ１Ｂ−Ｄ５，Ｄ５Ｂの配置順序は、先の図８および図７に示す配置と同じである。
【００９０】
第１サブデコード回路ＦＳＤａの配線レイアウトが、第１の方向に沿って繰返し配置される。各第１のサブデコード回路が選択する基準電圧の組を伝達する基準電圧線の組が、各第１サブデコード回路の第１の方向における一方側に配置される。
【００９１】
なお、この図９に示す配線レイアウトにおいて、基準電圧線２ａ，２ｂと基準電圧線２ｘおよび２ｙの間に、２つの第１サブデコード回路ＦＳＤａおよびＦＳＤｘが配置されてもよい。この配置の場合、基準電圧線が４本ずつ配置され、４本の基準電圧線の組と隣接する４本の基準電圧線の組の間に、２つの第１サブデコード回路が第１の方向に沿って整列して配置される。
【００９２】
また、制御信号線１ａ，１ａｂ−１ｆａ，１ｆｂは、ＭＯＳトランジスタのゲート電極と同一配線層の第１の配線で構成し、基準電圧線を、この第１の配線層よりも上層の第２の配線層の配線で形成している。しかしながら、この制御信号線１ａ，１ａｂ−１ｆａ，１ｆｂは、さらに、上層の第３の配線層の配線と所定の間隔で、ゲート電極と同一配線層の第１配線と電気的にコンタクトがとられる、いわゆる「杭打ち」構造が用いられてもよい。
【００９３】
また、第１の配線層は、逆に、第２の配線層よりも上層の配線層で形成され、各サブデコード回路においてゲート電極に対しコンタクトが設けられてもよい。
【００９４】
この図９に示す配線レイアウトにおいては、第１サブデコード回路により選択される基準電圧を伝達する基準電圧線を隣接して配置している点が、先の図７に示す配線レイアウトと異なっており、従って同様の効果を得ることができる。
【００９５】
以上のように、この発明の実施の形態１に従えば、最下位ビットに従って２：１選択するサブデコード回路において、ユニットデコーダを、並列に配置しており、このデコード回路の、出力候補の基準電圧が配列される縦方向（第１の方向）のサイズを半減することができる。特に、１ビットのデータを受ける第１ビット群デコード回路において、第１サブデコード回路のユニットデコーダを並列に配置することにより、横方向（第２の方向）において、１ビットのユニットデコーダのサイズ分長くなるだけであり、横方向のサイズの増大を抑制しつつ縦方向のサイズを大幅に低減することができる。
【００９６】
また、出力線においては、最終サブデコード回路が接続されるだけであり、出力線の負荷を軽減することができ、高速でデコード動作を行って出力電圧を早いタイミングで整定させることができる。
【００９７】
［実施の形態２］
図１０は、この発明の実施の形態２に従うデコード回路の構成を概略的に示す図である。この図１０に示すデコード回路の構成は、以下の点で、図４に示すデコード回路と構成が異なる。すなわち、上位３ビットＤ３−Ｄ５に対して設けられる最終ビット群デコード回路ＬＢＤにおいて最終段サブデコード回路ＬＳＤ０−ＬＳＤ７が、各々、第１の方向に沿って整列して配置されるスイッチング素子ＬＳＷ０−ＬＳＷ２の直列体を含む。最終サブデコード回路ＬＳＤ７−ＬＳＤ０の各々の最終段のスイッチング素子ＬＳＷ２が共通に、出力線ＯＬに結合される。この図１０に示すデコード回路の他の構成は、図４に示すデコード回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９８】
図１１は、図１０に示すデコード回路のスイッチング素子の具体的構成および制御信号線の具体的配置を示す図である。この図１１に示すデコード回路のスイッチング素子および制御信号線の配置は、以下の点で、図５に示すデコード回路のレイアウトと異なる。上位の相補３ビットＤ３，Ｄ３Ｂ−Ｄ５，Ｄ５Ｂを伝達する制御信号線１ｄａ，１ｄｂ−１ｆａ，１ｆｂが、第２ビット群デコード回路ＳＢＤと最終ビット群デコード回路ＬＢＤの間に配設される。最終ビット群デコード回路ＬＢＤの最終サブデコード回路ＬＳＤ７−ＬＳＤ０の各スイッチング素子（アナログスイッチ）ＬＳＷ０−ＬＳＷ２の制御電極は、それぞれ対応の制御信号線に、第２の方向に延在する内部制御線対２３ａ，２３ｂおよび２３ｃを介して結合される。
【００９９】
最終サブデコード回路ＬＳＤ７−ＬＳＤ０において、第１の方向に沿って、ＮチャネルＭＯＳトランジスタが整列して配置され、また第１の方向に沿って整列して、ＰチャネルＭＯＳトランジスタが配置される。これらの最終サブデコード回路ＬＳＤ７−ＬＳＤ０は、それぞれ、ビットＤ３、Ｄ３Ｂ−Ｄ５，Ｄ５Ｂの異なる組合せに従って導通するため、各スイッチング素子（アナログスイッチ）ＬＳＷ０−ＬＳＷ２において、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの配置位置が異なる。すなわち、最終サブデコード回路ＬＳＤ７において、スイッチング素子ＬＳＷ０は、ＮチャネルＭＯＳトランジスタが、ビットＤ３をゲートに受け、ＰチャネルＭＯＳトランジスタが反転ビットＤ３Ｂをゲートに受ける。スイッチング素子ＬＳＷ１は、ＮチャネルＭＯＳトランジスタがゲートにビットＤ４を受け、ＰチャネルＭＯＳトランジスタが、反転ビットＤ４Ｂをゲートに受ける。スイッチング素子ＬＳＷ２において、ＮチャネルＭＯＳトランジスタがビットＤ５をゲートに受け、ＰチャネルＭＯＳトランジスタが反転ビットＤ５Ｂを受ける。
【０１００】
ここで、図１１においても、ＮチャネルＭＯＳトランジスタを、基板領域における内向きの矢印で示し、ＰチャネルＭＯＳトランジスタを、基板領域における外向きの矢印で示す。また、図５に示すデコード回路の構成と対応する部分には同一参照番号を付して、その詳細説明は省略する。
【０１０１】
最終サブデコード回路ＬＳＤ６において、スイッチング素子ＬＳＷ０が、ＰチャネルＭＯＳトランジスタがビットＤ３をゲートに受け、ＮチャネルＭＯＳトランジスタが反転ビットＤ３Ｂをゲートに受ける。スイッチング素子ＬＳＷ１は、ＮチャネルＭＯＳトランジスタがゲートにビットＤ４を受け、ＰチャネルＭＯＳトランジスタが反転ビットＤ４Ｂをゲートに受ける。スイッチング素子ＬＳＷ２は、ＮチャネルＭＯＳトランジスタがビットＤ５をゲートに受け、ＰチャネルＭＯＳトランジスタが反転ビットＤ５Ｂをゲートに受ける。
【０１０２】
最終段サブデコード回路ＬＳＤ０において、スイッチング素子ＬＳＷ０は、ＰチャネルＭＯＳトランジスタがビットＤ３をゲートに受け、ＮチャネルＭＯＳトランジスタが反転ビットＤ３Ｂをゲートに受ける。スイッチング素子ＬＳＷ１は、ＰチャネルＭＯＳトランジスタがビットＤ４をゲートに受け、ＮチャネルＭＯＳトランジスタが反転ビットＤ４Ｂをゲートに受ける。スイッチング素子ＬＳＷ２においては、ＰチャネルＭＯＳトランジスタがビットＤ５をゲートに受け、ＮチャネルＭＯＳトランジスタが反転ビットＤ５Ｂをゲートに受ける。
【０１０３】
最終ビット群デコード回路ＬＢＤにおいて、第１の方向に沿ってＮチャネルＭＯＳトランジスタを整列して配置し、またＰチャネルＭＯＳトランジスタを第１の方向に整列して配置する。各最終段サブデコード回路ＬＳＤ７−ＬＳＤ０において、導通状態となるビットのパターンに応じて、これらのＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの配置位置を変更することにより、図６に示す論理表に従って、最終サブデコード回路ＬＳＤ７−ＬＳＤ０を導通／非導通状態に設定することができ、デコード動作を実現することができる。
【０１０４】
図１０および図１１に示すように、最終サブデコード回路ＬＳＤ７−ＬＳＤ０は、それぞれ、４つの第２サブデコード回路ＳＳＤ０−ＳＳＤ３に対して設けられている。したがって、これらの第２サブデコード回路ＳＳＤ０−ＳＳＤ３のピッチよりも緩和されたピッチ条件で、スイッチング素子ＬＳＷ０−ＬＳＷ２を配置することができ、第２の方向のサイズを３ビットデコード回路のサイズから、１ビットデコード回路のサイズにまで低減することができる。
【０１０５】
すなわち、前段のサブデコード回路と次段のサブデコード回路において、次段のサブデコード回路がＫビットのデコーダ動作を行ない、前段のサブデコード回路のＪ個のユニットデコーダの出力の１つを選択する場合、Ｊ≧Ｋの関係が満たされれば、この次段のサブデコード回路において、第１の方向に整列して、その構成要素のスイッチング素子を配列することができ、第２の方向におけるデコード回路のサイズを低減することができる。
【０１０６】
従って、第１サブデコード回路においてユニットデコーダをだい２の方向に沿って並列に配置し、だい２の方向のサイズが増大しても、そのサイズの増大を補償して、デコード回路の第１およびだい２の方向におけるサイズを低減することができる。
【０１０７】
図１２は、図１１に示すデコード回路の配線およびトランジスタの平面レイアウトを概略的に示す図である。図１２においては、図７に示すデコード回路の配置配線のレイアウトと同様、１つの最終サブデコード回路ＬＳＤに関連する部分の配置配線のレイアウトを示す。この図１２に示す配置配線レイアウトにおいて、最終サブデコード回路ＬＳＤに対する配線レイアウトが図７に示す配線レイアウトと異なり、図７に示す配線レイアウトと対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０８】
図１２において、最終段サブデコード回路ＬＳＤを構成するスイッチング素子ＬＳＷ０−ＬＳＷ２をそれぞれ構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが第１の方向に沿って整列して配置される。
【０１０９】
この最終サブデコード回路ＬＳＤに対する相補データビットＤ３，Ｄ３Ｂ−Ｄ５，Ｄ５Ｂを伝達する制御信号線１ｄａ，１ｄｂ−１ｆａ，１ｆｂは、前段の第２サブデコード回路ＳＳＤと最終サブデコード回路ＬＳＤの間に配設される。第２サブデコード回路ＳＳＤのユニットデコーダＵＳＤ０−ＵＳＤ３の出力を共通に接続する縦配線６に対し、コンタクト２５を介して内部配線３２ａが接続される。この内部配線３２ａは、スイッチング素子ＬＳＷ０のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの入力部に結合される。スイッチング素子ＬＳＷ２のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの出力部は、内部配線３２ｂおよびコンタクト７を介して出力線ＯＬに結合される。
【０１１０】
スイッチング素子ＬＳＷ０−ＬＳＷ２をそれぞれ構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極と対応の制御信号線とを接続するために、それぞれコンタクト２６および２７を介して交差配線３０が設けられる。図１２においては、図面を簡略化するため、１つの交差配線３０に対するコンタクト２６および２７を示す。このコンタクト２７を介してそれぞれ、対応の交差配線３０が、スイッチング素子ＬＳＷ０−ＬＳＷ２のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極配線３１が結合される。各スイッチング素子ＬＳＷ０−ＬＳＷ２のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタに対し、所定の組合せのデータビットを伝達することができる。
【０１１１】
この最終サブデコード回路ＬＳＤの配置領域を確保するために、基準電圧ＶＲＥＦ５およびＶＲＥＦ６を伝達する基準電圧線２ｆおよび２ｂが、この最終サブデコード回路ＬＳＤの配置領域において、逆Ｕ字型の迂回路３３ａおよび３３ｂを有するように配線レイアウトされ、この最終サブデコード回路ＬＳＤの内部配線３２ａとの衝突を回避する。同様に、基準電圧ＶＲＥＦ３およびＶＲＥＦ４を伝達する基準電位線２ｄおよび２ｅも、それぞれ、最終サブデコード回路ＬＳＤの配置領域において、Ｕ字型の迂回路３３ｄおよび３３ｃを形成するように配線レイアウトされ、この最終サブデコード回路のスイッチング素子ＬＳＷ１，ＬＳＷ２の配線との衝突を回避する。
【０１１２】
これらの迂回路３３ａ−３３ｄは、それぞれ、基準電圧ＶＲＥＦ７およびＶＲＥＦを伝達する基準電圧線２ｃおよび２ｈ近傍にまで配設される。この３つのユニットデコーダ（ＵＳＤ１−ＵＳＤ３）を配置するピッチ範囲内に、最終サブデコード回路ＬＳＤを、配線の衝突を防止して配線することができる。
【０１１３】
データビットＤ３，Ｄ３Ｂ−Ｄ５，Ｄ５Ｂを伝達する制御信号線１ｄａ−１ｄｂ−１ｆａ，１ｆｂを、最終サブデコード回路ＬＳＤと前段の第２サブデコード回路ＳＳＤの間に配設することにより、以下の効果を得ることができる。すなわち、制御信号線１ｄａ，１ｄｂ−１ｆａ，１ｆｂを、出力線ＯＬに隣接して配置した場合、各最終サブデコード回路ＬＳＤ（ＬＳＤ０−ＬＳＤ７）の出力と制御信号線１ｄａ，１ｄｂ−１ｆａ，１ｆｂの間に容量結合が生じる。これらの最終サブデコード回路の出力に、データビットＤ３，Ｄ３Ｂ−Ｄ５，Ｄ５Ｂのスキューなどに起因するさまざまなノイズが生じ、出力線ＯＬにおいて、容量結合により種々のノイズが発生する。このため、デコード回路の出力を受ける次段回路において、このデコード回路の出力をラッチするタイミングに対し、ノイズに対するマージンを確保する必要があり、デコード回路の出力信号のラッチタイミングが遅くなり、次段回路の動作開始タイミングが遅くなる。基準電圧が画像表示装置の階調電圧の場合、ラッチ回路の動作サイクルが長くなり、短時間内において高速で画素に対して書込電圧を伝達するのが困難となり、高精細画像の表示が困難となる。
【０１１４】
しかしながら、これらの制御信号線１ｄａ，１ｄｂ−１ｆａ，１ｆｂを、第２サブデコード回路ＳＳＤと最終サブデコード回路ＬＳＤの間に集中的に配置することにより、最終段サブデコード回路の出力に対する制御信号線との間の容量結合を回避することができる。デコード回路の出力線ＯＬ上の信号のラッチタイミングとしては、この最終サブデコード回路ＬＳＤの最上位ビットＤ５，Ｄ５Ｂを受けるスイッチング素子ＬＳＷ２のデコードタイミングを主に考慮するだけでよい（最上位データビットのデコードタイミングは、他の下位ビットのデコードタイミング、すなわち、基準電圧伝播遅延を考慮して決定される）。したがって、デコード回路の出力線ＯＬの信号（電圧）を利用する次段回路におけるラッチタイミングの設定が容易となり、また、この出力線ＯＬにおける制御信号線との間の容量結合によるノイズは低減される。応じて、正確に、データビットに応じた基準電圧を次段回路へ伝達することができ、デコードの精度を高くすることができる。
【０１１５】
なお、この図１２に示すデコード回路のレイアウトにおいては、最終サブデコード回路ＬＳＤが、基準電圧ＶＲＥＦ４およびＶＲＥＦ５をそれぞれ伝達する基準電位線２ｅおよび２ｆの間にスペースを設けて配置している。しかしながら、この最終サブデコード回路ＬＳＤが、基準電位線２ｈおよび２ｇの間、基準電圧ＶＲＥＦ２およびＶＲＥＦ３をそれぞれ伝達する基準電位線２ｇおよび２ｄの間または、基準電圧ＶＲＥＦ１およびＶＲＥＦ２を伝達する基準電位線２ｂおよび２ｃの間に、３ビットのスイッチング素子を配置するスペースを設けて、最終サブデコード回路が配置されてもよい。
【０１１６】
この最終サブデコード回路を、第１の方向に沿って配置することにより、第２の方向におけるデコード回路のサイズが低減されているのは、図７との比較から明らかに見られる。この場合、第１のサブデコード回路ＦＳＤａ−ＦＳＤｄにおいて、それぞれ、ユニットデコーダＳＷＯおよびＳＷＥを第１の方向に沿って各基準電圧に対応して配置する構成の場合と同程度の第２の方向のサイズを実現することができる。
【０１１７】
なお、第１サブデコード回路の配線レイアウトとしては先の実施の形態１において説明した配線レイアウトのいずれが用いられても良い。
【０１１８】
［変更例］
図１３は、この発明の実施の形態２に従うデコード回路の変更例のトランジスタの配置および配線レイアウトを概略的に示す図である。この図１３に示すデコード回路のレイアウトは、図１２に示すデコード回路の配置配線と、以下の点でその配置が異なる。すなわち、最終サブデコード回路ＬＳＤを構成するスイッチング素子ＬＳＷ０、ＬＳＷ１およびＬＳＷ２が、それぞれ、個々に、基準電圧線の間に配置される。すなわち、スイッチング素子ＬＳＷ０が、基準電圧線２ｈおよび２ｅの間に配設され、スイッチング素子ＬＳＷ１が、基準電圧線２ｆおよび２ｅの間に配設される。スイッチング素子ＬＳＷ２が、基準電圧線２ｄおよび２ｃの間に配設される。
【０１１９】
スイッチング素子ＬＳＷ０は、ＰおよびＮチャネルＭＯＳトランジスタの入力部を接続する内部配線４１ａが、コンタクト４０を介して縦配線６に結合され、第２サブデコード回路ＳＳＤのユニットデコーダＵＳＤ０−ＵＳＤ３の出力に共通に結合される。スイッチング素子ＬＳＷ０の出力を構成する内部配線４１ｂが、交差配線４２ａを介してスイッチング素子ＬＳＷ１の入力部を構成する内部配線４１ｃに接続される。スイッチング素子ＬＳＷ１の出力部を構成する内部配線４１ｂが、また交差配線４２ｂを介してスイッチング素子ＬＳＷ２の入力側の内部配線４１ｅに結合される。スイッチング素子ＬＳＷ２の出力側が、内部配線４１ｆが、コンタクト７を介して出力線ＯＬに結合される。
【０１２０】
各スイッチング素子ＬＳＷ０-ＬＳＷ２において、入力部は、対応のＮおよびＰチャネルＭＯＳトランジスタの入力単に共通に結合され、出力部が、これらのＮおよびＰチャネルＭＯＳトランジスタの出力端に共通に結合される。
【０１２１】
これらのスイッチング素子ＬＳＷ０−ＬＳＷ２のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極配線４８は、コンタクト４５、交差配線４６およびコンタクト４７を介して対応の制御信号線にそれぞれ結合される。図１３において、図面を簡略化するため、スイッチング素子ＬＳＷ０のＰチャネルＭＯＳトランジスタに対して設けられるコンタクト４５と、交差配線４６およびコンタクト４７およびゲート電極配線４８を代表的に参照番号を付して示す。同様の参照符号が、他のスイッチング素子ＬＳＷ１およびＬＳＷ２のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタについても適用される。
【０１２２】
第１のサブデコード回路ＦＳＤａ−ＦＳＤａおよび第２サブデコード回路ＳＳＤのユニットデコーダＵＳＤ０−ＵＳＤ３のトランジスタの配置および配線レイアウトは、図１２に示す配置と同じであり、対応の制御信号線に対して参照符号を付して、その詳細説明は省略する。
【０１２３】
この図１３に示すデコード回路の配置の場合、最終サブデコード回路ＬＳＤのスイッチング素子ＬＳＷ０−ＬＳＷ２は、それぞれ、基準電圧線の間に配設されており、基準電圧線２ｃ−２ｇにおいて、最終サブデコード回路ＬＳＤを設けるためのスペースを形成するために迂回路を形成する必要はなく、それぞれ、直線的に延在することができ、基準電圧線のレイアウトが容易となる。
【０１２４】
また、それぞれスイッチング素子ＬＳＷ０−ＬＳＷ２のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極配線４８は、それぞれ、コンタクト４０および４７と交差配線４６を介して最短距離で、対応の制御信号線に結合することができ、また、配線レイアウトが簡略化される。
【０１２５】
なお、スイッチング素子ＬＳＷ０−ＬＳＷ２は、対応の第２サブデコード回路ＳＳＤが配置される領域において、基準電位線の間に配設されればよい。たとえば、これらのスイッチング素子ＬＳＷ０−ＬＳＷ２は、それぞれ第１の方向に沿って１つ配置位置がずらされて、各基準電圧線の間に配置されてもよい（たとえば、スイッチング素子ＬＳＷ２は、基準電位線２ａおよび２ｂの間に配設し、スイッチング素子ＬＳＷ１を、基準電位線２ｃおよび２ｄの間に配設し、スイッチング素子ＬＳＷ０を、基準電位線２ｅおよび２ｆの間に配設する）。
【０１２６】
この図１３に示す配線レイアウトにおいても、図１２に示す配線レイアウトと同様の効果を得ることができる。すなわち、早いタイミングでデコード結果を出力線ＯＬに伝達することができ、また、高精度でデコード動作を行なうことができる。
【０１２７】
なお、この実施の形態２において、実施の形態１において説明したような、第１のサブデコード回路ＦＳＤａ−ＦＳＤｄの配線レイアウトが適宜組合せて用いられてもよい。
【０１２８】
なお、スイッチング素子として、ＣＭＯＳトランスミッションゲート（アナログスイッチ）を用いており、制御信号線１ａａ，１ａｂ−１ｆａ，１ｆｂ上のデータビットの振幅の正または負方向の拡大を抑制する。しかしながら、これらのデータビットＤ０，Ｄ０Ｂ−Ｄ５，Ｄ５Ｂの振幅が十分大きい場合には、スイッチング素子として、ＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタで構成されるトランスファゲートが用いられてもよい。この場合においては、素子数がさらに低減され、デコード回路のサイズの更なる低減（第１および第２の方向における）を実現することができる。
【０１２９】
また、制御信号線１ａａ，１ａｂ−１ｆａ，１ａｂが、ＭＯＳトランジスタのゲート電極配線と同層の配線を用い、基準電位線２ａ−２ｈは、このゲート電極配線の上層の第２の配線層を用いている。しかしながら、配線抵抗の影響およびプロセスの容易さを考慮して、意図的に、ゲート電極配線を第２の配線層、基準電位線２ａ−２ｈが、第１の配線層が用いられてもよい。この配線の関係は、実施の形態１においても適用することができる。
【０１３０】
最終サブデコード回路ＬＳＤは、第２のサブデコード回路よりも、デコードするビット数が多いため、縦方向に配設することができる。デコード回路において用いられる制御信号のビット数において、前段のサブデコード回路のデコードするビット数よりも、次段のサブデコード回路のデコードするビット数が多い場合、次段のサブデコード回路を縦方向に配設することにより、同様、横方向（第２の方向）のサイズをより効果的に低減することができる。デコードするビット数が前段の回路より多いほど、縦方向の配列による横方向のサイズ低減効果が大きくなる。例えば、第２サブデコード回路が３ビットデータをデコードする場合、ユニットデコーダは３個のスイッチング素子の直列体で構成される、最終段のサブデコード回路においては、この場合、２ビットのデータをデコードするため、２個のスイッチング素子の直列体で構成される。従って、この場合、第２サブデコード回路において１ビットの第２方向のサイズの増大が生じ、最終サブデコード回路において第１の方向にスイッチング素子を配列しても、この第２サブデコード回路のサイズ増大を補償するだけであり、デコード回路全体としての第２方向のサイズ低減効果は、得られない。
【０１３１】
以上のように、この発明の実施の形態２に従えば、複数のビットをデコードするサブデコード回路、特に前段よりも多数のビットをデコードするサブデコード回路を縦方向（第１の方向）に配置しており、横方向（第２の方向）におけるデコード回路のサイズを低減することができる。また、実施の形態１と同様の効果をも得ることができる。
【０１３２】
［実施の形態３］
この発明に従うデコード回路のサブデコード回路への分割配置を行なうための概念的構成を示す図である。図１４において、デコード対象のデータＰＤがビットＤａ−Ｄｆを有する。たとえば、３段階でデコードを行なう場合、ビットＤａ−Ｄｂにおいて、異なるビットパターンで出力候補（基準電圧）ＶＲＥＦを分類する。次いで、ビットＤｃ−Ｄｄについて、同一ビットパターンを有する出力候補に対しサブデコード回路を共有化する。さらに、ビットＤｅ−Ｄｆにおいて同一ビットパターンに対応する出力候補（基準電圧ＶＲＥＦ）に対してサブデコード回路を共有化する。サブデコード回路の共有化により、第２ビット群デコード回路および第３ビット群デコード回路において、それぞれサブデコード回路の数を低減する。この分割手順に従って、先の実施の形態１および２において、サブデコード回路の共有化を実現している。
【０１３３】
図１５および図１６は、この図１４に示すビットパターンに応じたサブデコード回路の共有化の手順の一例を示す図である。図１５においては、簡単化の為に、２つの基準電圧（出力候補）に対するサブデコード回路の配置手順を示す。図１５において、基準電圧ＶＲＥＦＡに対して、第１サブデコード回路５１ａ、第２サブデコード回路５２ａおよび第３サブデコード回路５３ａが設けられ、基準電圧ＶＲＥＦＢに対し、第１サブデコード回路５１ｂ、第２サブデコード回路５２ｂおよび第３サブデコード回路５３ｂが設けられる状態を考える。第１サブデコード回路５１ａおよび５１ｂに共通に、ビットＤａ−Ｄｂが与えられる。第２サブデコード回路５２ａおよび５２ｂに共通に、ビットＤｃ−Ｄｅが与えられる。第３サブデコード回路５３ａおよび５３ｂに対し共通に、ビットＤｄ−Ｄｆが与えられる。
【０１３４】
第１サブデコード回路５１ａおよび５１ｂにおいて、ビットＤａ−Ｄｂの異なる論理値パターンに従ってデコード動作を行ない、基準電圧ＶＲＥＦＡおよびＶＲＥＦＢの分類を実行する。第２サブデコード回路５２ａおよび５２ｂで同一論理のデコード動作を行ない（同じビットパターンで選択状態となる）、これらの第２サブデコード回路５２ａおよび５２ｂを共有化する。第３サブデコード回路５３ａおよび５３ｂについても、ビットＤｅ−Ｄｆの同一パターンによるデコード動作を行なうため、共有化させる。
【０１３５】
したがって、この場合、図１６に示すように、第２サブデコード回路５２ａおよび５２ｂを、共通の第２サブデコード回路５２ｃｍで構成し、第１サブデコード回路５１ａおよび５１ｂの出力が第２サブデコード回路５２ｃｍに結合される。第３サブデコード回路５３ａおよび５３ｂを、第３サブデコード回路５３ｃｍにより共有化される。ビットＤｄ−Ｄｆが同一パターンである共通の第２サブデコード回路５２ｃｍ…に対し共通に、この第３サブデコード回路５３ｃｍが設けられる。
【０１３６】
先の実施の形態１および２においては、第１サブデコード回路５１ａおよび５１ｂにおいて、最下位ビット（Ｄ０）により、出力候補の分類を行なっている。しかしながら、出力候補の初段における分類を行なうビットは、最下位ビットに限定されない。
【０１３７】
今、図１７に示すように、ビットＤ５−Ｄ０でデータが構成される場合を考える。ビットＤ５が最上位ビット（ＭＳＢ）であり、ビットＤ０が最下位ビット（ＬＳＢ）である。この場合、ビットＤ５を除く残りの５ビットＤ４−Ｄ０が同じビットパターンを有する値は、６３（十進）および３１（十進）である。同様、３２＋Ａ（十進）とＡ（十進）は、下位５ビットＤ４−Ｄ０のビットパターンが同じである。したがって、最上位ビットＤ５により、出力候補ＶＲＥＦの分類を行なった場合、下位５ビットについては、そのビットパターンは同じであり、サブデコード回路を共有化することができる。
【０１３８】
図１８は、この発明の実施の形態３に従うデコード回路の各サブデコード回路が導通状態となるデータビットの論理を一覧にして示す図である。６ビットＤ０−Ｄ５に従って、出力候補の基準電圧Ｖ０−Ｖ６３の１つを選択する。第１ビット群デコード回路ＦＢＤにおいて、最上位ビット（ＭＳＢ）Ｄ５に従って基準電圧Ｖ０−Ｖ６３を先ず分類する。下位ビットＤ０およびビットＤ１を第２ビット群デコード回路ＳＢＤでデコードし、残りの上位３ビットＤ２−Ｄ４に従って、最終ビット群デコード回路ＬＢＤによりデコードする。最終ビット群デコード回路ＬＢＤにおいて、上位ビットＤ２−Ｄ４を用いることにより、最終サブデコード回路ＬＳＤの数を低減する。
【０１３９】
この論理構成においては、第１サブデコード回路ＦＳＤにおいて、下位５ビットＤ４−Ｄ０が同じビットパターンの出力候補の対の一方を選択する。したがって、（Ｖ６３，Ｖ３１）、（Ｖ６２，Ｖ３０）、…、（ＶＡ，Ｖ（Ａ＋３２））の各対において１つの基準電圧（出力候補）が第１ビット群デコード回路ＦＢＤにより選択される。
【０１４０】
第２ビット群デコード回路ＳＢＤにおいて、第２サブデコード回路ＳＳＤは、第１サブデコード回路ＦＳＤそれぞれに対応して設けられ４つのユニットデコーダＵＳＤを含む。１つの第２サブデコード回路ＳＳＤにおいて、４つのユニットデコーダＵＳＤの組により、２ビットＤ０およびＤ１の異なるビットパターンに従って、１つの第１サブデコード回路ＦＳＤの出力を選択する。
【０１４１】
最終サブデコード回路ＬＳＤは、第２サブデコード回路ＳＳＤ毎に、すなわち、４つのユニットデコーダＵＳＤの組に対して１つ設けられ、ビットＤ２−Ｄ４のパターンに応じて８個の最終サブデコード回路ＬＳＤの１つが導通し、最終の出力信号が生成される。
【０１４２】
この図１８に示すデコード回路の論理においては、先の実施の形態１および２と異なり、最上位ビットＭＳＢにより基準電圧（出力候補）の分類が行なわれる。したがって、この発明の実施の形態３においては、基準電圧Ｖ０−Ｖ６３の配列位置が、先の実施の形態１および２と異なるものの、デコード動作自体は、実施の形態１および２と同じである。
【０１４３】
図１９は、図１８に示す論理を実現するデコード回路の構成を概略的に示す図である。この図１９に示すデコード回路のスイッチング素子の配列は、図４に示す実施の形態１に従うデコード回路のスイッチング素子の配列と実質的に同じであり、データＰＤのビットの配列順序および基準電圧Ｖ０およびＶ６３の配列順序が異なる。すなわち、データＰＤの最上位ビット（ＭＳＢ）Ｄ５が、第１ビット群デコード回路ＦＢＤの各第１サブデコード回路ＦＳＤ０−ＦＳＤ３１に共通に与えられる。第２ビット群サブデコード回路ＳＢＤにおいては、ビットＤ０およびＤ１が、第２サブデコード回路ＳＳＤ０−ＳＳＤ７に共通に与えられる。最終段ビット群デコード回路ＬＢＤにおいて、最終サブデコード回路ＬＳＤ０−ＬＳＤ７に共通に、ビットＤ２およびＤ４が与えられる。
【０１４４】
一方、基準電圧は、基準電圧Ｖ３２−Ｖ６３の組の基準電圧と、基準電圧Ｖ０−Ｖ３１の組の基準電圧が、第１の方向に沿って交互に配置される。第１サブデコード回路ＦＳＤ０−ＦＳＤ３１各々において、ユニットデコーダを構成するスイッチング素子ＳＷＥおよびＳＷＯが、第２の方向に沿って整列して配置される。
【０１４５】
この図１９に示すデコード回路の構成自体は、図４に示すデコード回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。デコード動作は、その論理が異なるだけであり、作用効果を含めて、図４に示す実施の形態１に従うデコード回路と同じである。
【０１４６】
図２０は、図１９に示すデコード回路のスイッチング素子を、ＣＭＯＳトランスミッションゲート（アナログスイッチ）で構成した場合のスイッチング素子の配置を示す図である。この図２０に示すデコード回路の構成においても、基準電圧Ｖ０−Ｖ６３の配列順序およびデータビットＤ０，Ｄ０Ｂ−Ｄ５，Ｄ５Ｂの配列順序が図５に示すデコード回路の配列と異なるだけであり、デコード回路の構成自体は、図５に示すデコード回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４７】
これらの図１９および図２０に示すように、最上位ビット（ＭＳＢ）に従って、出力候補の基準電圧を分類し、次段以降のビット群デコード回路において同じ論理のサブデコード回路を共有することにより、実施の形態１および２と同様、出力線ＯＬに付随する寄生容量を低減して高速でデコード動作を行なうことができる。
【０１４８】
また、この図１９および図２０に示すデコード回路の配線レイアウトとしては、先の図７から図９に示す配線レイアウトのいずれかを利用することができる。データのビット位置および基準電圧の配列が異なるだけであり、実施の形態３に従うデコード回路のスイッチング素子および制御信号線の配線レイアウトは実施の形態１において示したものと同様であり、ここでは、その詳細説明は省略する。
【０１４９】
［変更例］
図２１は、この発明の実施の形態３に従うデコード回路の変更例のスイッチング素子の配置を概略的に示す図である。この図２１に示すデコード回路は、図１９に示すデコード回路と、以下の点でその構成が異なる。すなわち、最終ビット群デコード回路ＬＢＤにおいて、各最終サブデコード回路ＬＳＤ０−ＬＳＤ７のスイッチング素子ＬＳＷ０−ＬＳＷ２が、第１の方向に沿って配置される。この図２１に示すデコード回路の他の構成は、図１９に示すデコード回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５０】
この図２１に示すデコード回路の構成は、実質的に、図１０に示すデコード回路（実施の形態２）と、その基準電圧の配列順序およびデータビットＤ０−Ｄ５の配列順序が異なるだけであり、同様の作用効果（サイズ低減および出力線の負荷の軽減）を奏する。
【０１５１】
図２２は、図２１に示すデコード回路のスイッチング素子の具体例を示す図である。図２２に示すデコード回路においてスイッチング素子が、ＣＭＯＳトランスミッションゲートで構成される。この図２２に示すデコード回路の構成は、図２０に示すデコード回路と、最終ビット群デコード回路ＬＢＤのサブデコード回路ＬＳＤ０−ＬＳＤ７においてスイッチング素子ＬＳＷ０−ＬＳＷ２が、第１の方向に沿って配置されことおよびデータビットＤ２，Ｄ２Ｂ-Ｄ４、Ｄ４Ｂを伝達する制御信号線が第２ビット群デコード回路ＳＢＤと最終ビット群デコード回路ＬＢＤの間に配置される点を除いて同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５２】
この図２２に示すデコード回路のスイッチング素子の配置自体は、図１１に示すデコード回路（実施の形態２）と同じである。単に、基準電圧Ｖ０−Ｖ６３の配列順序およびデータビットＤ０，Ｄ０Ｂ−Ｄ５，Ｄ５Ｂの配列順序が異なるだけであり、図２２に示すデコード回路の構成および動作の詳細説明は、省略する。
【０１５３】
これらの図２１および図２２に示すデコード回路の配線レイアウトは、図１２または図１３に示す配線レイアウトと同じである。伝達される基準電圧の組およびデータビットの配列順序が異なるだけである。従って、図１２または図１３に示す配線レイアウトにおいて、基準電圧およびデータビットの位置を適宜入れ替えることにより、図２３に示すデコード回路の配線レイアウトは得られるため、ここでは、その配線レイアウトは示さない。
【０１５４】
これらの図１９から図２２に示すように、本実施の形態３においては、最上位ビット（ＭＳＢ）を用いて出力候補の基準電圧を分類して、残りのビット群において同じ論理のサブデコード回路を共有する。これにより、出力候補の基準電圧の配置順序を変更するだけで、実施の形態１および２と同様の効果を得ることができる。
【０１５５】
図２３は、この発明の実施の形態３に従うデコード回路に対する基準電圧Ｖ６３−Ｖ０を発生する構成の一例を示す図である。図２３において、デコード回路ＤＥＣに対し、基準電圧Ｖ０−Ｖ６３を生成する基準電圧発生回路６０が設けられる。この基準電圧発生回路６０は、電源ノードＶＡおよびＶＢの間に直列に接続される抵抗素子Ｒを含む。抵抗素子Ｒの各接続ノードにおいて基準電圧Ｖ６３−Ｖ０が生成される。デコード回路ＤＥＣは、図１９および図２０または図２１および図２２のいずれかに示す構成を有する。最上位ビットに従って基準電圧を分類する。残りの下位５ビットのビットパターンに従ってサブデコード回路を共有するようにサブデコード回路が配置される。１つの基準電圧がデータビットに従って選択されて出力される。
【０１５６】
この図２３に示す構成の場合、上位側基準電圧Ｖ３２−Ｖ６３の各々を伝達する基準電圧線６２と、下位側基準電圧Ｖ０−Ｖ３１を伝達する基準電圧線６３において、上位側基準電圧を伝達する上位側基準電圧線６２と下位側基準電圧Ｖ０−Ｖ３１を伝達する下位側基準電圧線６３を交差して交互に配線を配置して、下位５ビットが同じビットパターンを有するデータの組に対応する基準電圧の対を隣接して配置してデコード回路ＤＥＣへ接続する。この場合、基準電圧発生回路６０は、１つの基準電圧発生回路で実現される、回路構成を簡略化することができる。
【０１５７】
なお、図２３に示す基準電圧発生回路の構成において、抵抗素子Ｒの抵抗値は全て同じに設定し、基準電圧のステップが、同じであり、階調電圧が、直線的にデータビットの論理値に従って変化する。しかしながら、この階調電圧が、データビット値に従って、例えば対数的に変化するように、抵抗素子の抵抗値が設定されても良い。
【０１５８】
［基準電圧発生回路の変更例１］
図２４は、この発明の実施の形態３に従う基準電圧を発生する回路の変更例１の構成を示す図である。図２４において、デコード回路ＤＥＣの一方側に、上位側基準電圧Ｖ３２-Ｖ６３を発生する基準電圧発生回路６０ａと下位側基準電圧Ｖ０−Ｖ３１を発生する基準電圧発生回路６０ｂとを別々に設ける。基準電圧発生回路６０ａは、電源ノードＶＡ１およびＶＢ１の間に直列に接続される抵抗素子Ｒ１を含み、基準電圧発生回路６０ｂは、電源ノードＶＡ２およびＶＢ２の間に直列に接続される抵抗素子Ｒ２の直列体を含む。基準電圧発生回路６０ａにおいて各抵抗素子の接続ノードから、基準電圧Ｖ３２−Ｖ６３が生成され、基準電圧発生回路６０ｂにおいては、抵抗素子Ｒ２の各接続ノードから、基準電圧Ｖ０−Ｖ３１が生成される。電源ノードＶＢ１に、基準電圧Ｖ３１に対応する電圧を与え、電源ノードＶＡ２に電圧Ｖ３２に対応する電圧を与える。この構成の場合、抵抗素子Ｒ１およびＲ２の抵抗値を同じとして、図２３に示す基準電圧発生回路６０と同じ構成を実現することができる。
【０１５９】
この図２４に示す構成の場合、基準電圧発生回路６０ａおよび６０ｂからの基準電圧線６２および６３は、直線的に延在させることができる。従って、これらの基準電圧線６２および６３の間の交差部は生じず、基準電圧線間の容量結合による結合ノイズを抑制することができる。
【０１６０】
［基準電圧発生回路の変更例２］  
図２５は、この発明の実施の形態３に従うデコード回路に対する基準電圧を発生する回路の変更例２の構成を示す図である。この図２５に示す配置においては、デコード回路ＤＥＣの両側に、基準電圧発生回路６０ｌおよび６０ｒがそれぞれ配置される。基準電圧発生回路６０ｌは、基準電圧発生回路６０ａ（図２４参照）と同様の構成を有し、電源ノードＶＡ１およびＶＢ１の間に直列に接続される抵抗素子Ｒ１を含む。基準電圧発生回路６０ｒは、基準電圧発生回路６０ｂと同様の構成を有し、電源ノードＶＡ２およびＶＢ２の間に直列に接続される抵抗素子Ｒ２を含む。
【０１６１】
基準電圧発生回路６０ｌにおいて、各抵抗素子Ｒ１の接続ノードから上位側基準電圧Ｖ３２−Ｖ６３が生成され、基準電圧発生回路６０ｒにおいて、抵抗素子Ｒ２の各接続ノードから下位側基準電圧Ｖ０−Ｖ３１が出力される。この図２５に示す基準電圧発生回路６０ｌおよび６０ｒの配置の場合、デコード回路ＤＥＣの両側から、基準電圧線６０および６３を直線的に延在させることができる。したがって、この基準電圧発生回路６０ｌおよび６０ｒの一方の上を渡って基準電圧線が延在して配置されるのを防止することができ、基準電圧線間の容量結合ノイズをより低減することができる。
【０１６２】
この図２５に示す構成においても、一例として、電源ノードＶＢ１には、基準電圧Ｖ３１に対応する電圧が供給され、電源ノードＶＡ２には、基準電圧Ｖ３２に対応する電圧が与えられる。電源ノードＶＡ１およびＶＢ２には、図２３に示す基準電圧発生回路の電源ノードＶＡおよびＶＢに与えられる電圧と同じレベルの電圧が供給される。
【０１６３】
この図２４および図２５に示す基準電圧発生回路の構成において、電源ノードＶＢ１およびＶＢ２に与えられる電圧としては、電源ノードＶＡ１およびＶＢ２に与えられる電圧を抵抗分圧して生成されればよい。
【０１６４】
なお、図２４および図２５に示す基準電圧発生回路の構成においても、構成要素の抵抗素子の抵抗値を同じとして説明している。しかしながら、基準電圧が画像表示装置の諧調電圧として用いられる場合、この基準電圧のステップが、たとえば対数的に変化するように、その抵抗値が調整されてもよい。
【０１６５】
また、デコード回路ＤＥＣが画像表示装置において用いられ、基準電圧Ｖ０−Ｖ６３が、画素書込用の諧調電圧として用いられる場合には、電源ノードＶＡおよびＶＢ、電源ノードＶＡ１およびＶＢ１、および電源ノードＶＡ２およびＶＢ２の間の電圧極性は、負極性モードおよび正極性モードに従って、各走査線毎に変更される。１走査線上の画素において隣接画素の書込電圧の極性も、正極性および負極性として交互に変更される場合、画素アレイのデータ線に対応して設けられるデコード回路において、各画素列毎に、その電圧極性が反転されて、各デコード回路へ与えられる。１つのデコード回路ＤＥＣにおいて、２つの画素列に対する書込電圧を生成する場合、各画素サンプリング期間毎にその電圧極性が切換えられればよい。
【０１６６】
これらの電圧極性の切換は、液晶画素素子の交流駆動方式および画素駆動回路の構成に応じて、適切な方式に従って行われる。例えば、この基準電圧発生回路の電源ノードＶＡおよびＶＢ、またはＶＡ１，ＶＢ１，ＶＡ２およびＶＢ２の電圧極性が、スイッチング素子などを用いた電源経路の切換えにより変更される。
【０１６７】
図２６は、図２４および図２５に示す２つの基準電圧発生回路を利用する場合のデコードタイミングを模式的に示す図である。図２６に示すデコードタイミングにおいては、１つのデコード動作周期Ｔｃｄの間に、２つの基準電圧発生回路からの基準電圧Ｖ０−Ｖ６３に対して、並行してデコード動作を行なう。したがって、この場合には、データビットたとえばビットＤ５−Ｄ０に従ってデコード動作を行ない、１つの基準電圧を出力する。ここで、デコード動作周期Ｔｃｄは、デコード回路ＤＥＣの出力電圧が生成される周期を示す。画像表示装置においてこのデコード回路が、デジタル／アナログ変換器として利用されて諧調電圧を生成する場合において、デコード回路が各画素列に対応して設けられる場合には、このデコード動作周期Ｔｃｄが、１水平走査期間１Ｈに対応する。
【０１６８】
図２７は、図２４および図２５に示す２つの基準電圧発生回路を利用する場合のデコードタイミングの他の構成を示す図である。図２７に示すデコードタイミングにおいては、デコード動作周期Ｔｃｄの前半サイクルＴｃｄ／２の間に、上位側基準電圧Ｖ３１−Ｖ０についてデコード動作を行ない、後半のサイクルＴｃｄ／２において、下位側基準電圧Ｖ３２−Ｖ６３についてデコード動作を行なう。
【０１６９】
すなわち、出力電圧として、まず下位側基準電圧Ｖ０−Ｖ３１のいずれかを選択して出力する。続いて、後半サイクルにおいて、基準電圧Ｖ３２−Ｖ６３についてデコード動作を行ない、上位側基準電圧Ｖ３２−Ｖ６３のいずれかが選択される場合には、対応の基準電圧が出力される。一方、たとえばデータビットＤ５が、“１”であり、下位側基準電圧Ｖ３１−Ｖ０を選択する場合には、その出力電圧の電圧レベルは、前半サイクルで選択された基準電圧から変化しない。この場合、１デコード動作サイクル内において出力電圧の変化幅は、最大３２ステップである。従って、出力線の電圧変化が、たとえば基準電圧Ｖ０から基準電圧Ｖ６３に変化するような極端な変化が生じる場合においても、出力線の変化電圧量を低減することができる。
【０１７０】
また、画像処理装置において利用される場合、半サイクルにおいて各データビットに従ってデコード動作を行なう場合、電圧極性の変化サイクルとしては、１デコード動作サイクルＴｃｄの期間を確保する必要がある。
【０１７１】
図２８は、図２７に示すデコードタイミングを実現する制御部の構成の一例を概略的に示す図である。図２８において、最上位データビットＤ５とデコード制御信号ＣＤＩＶを受けるＡＮＤ回路７０が設けられる。このＡＮＤ回路７０の出力信号ＣＴＬが、第１サブデコード回路ＦＳＤに共通にビットＤ５に代えて与えられる。第１サブデコード回路ＦＳＤは、次段の第２サブデコード回路の入力に結合される。第２段以降のサブデコード回路においては、対応のビット群が与えられる。
【０１７２】
図２９は、図２８に示す駆動制御部の動作を示すタイミング図である。以下、図２９を参照して、簡単に、図２８に示すデコード動作制御部の動作について説明する。
【０１７３】
前半サイクルにおいてデコード制御信号ＣＤＩＶがＬレベルに設定され、後半サイクルにおいて、デコード制御信号ＣＤＩＶがＨレベルに設定される。この場合、最上位ビットＤ５がＨレベルであれば、ＡＮＤ回路７０の出力信号ＣＴＬは、前半サイクルにおいてＬレベル、後半サイクルにおいてＨレベルとなる。したがって、前半サイクルにおいて、下位側基準電圧Ｖ０−Ｖ３１のいずれかが選択されて出力され、後半サイクルにおいて、この選択された基準電圧よりも、３２ステップ高い電圧がデコード結果として出力される。
【０１７４】
一方、データビットＤ５がＬレベルのとき、ＡＮＤ回路７０の出力信号ＣＴＬは、デコード制御信号のレベルに係らず、Ｌレベルである。したがって、この場合には、下位側基準電圧Ｖ０−Ｖ３１のいずれかが、１デコード動作サイクルにわたってデコード結果として出力される。
【０１７５】
図３０は、図２４および図２５に示す２つの基準電圧発生回路を利用する構成の場合のデコードタイミングの他のシーケンスを概略的に示す図である。この図３０に示すデコードタイミングにおいては、デコード動作周期Ｔｃｄの前半サイクルＴｃｄ／２において、上位側基準電圧Ｖ６３−Ｖ３２についてデコード動作が行なわれ、後半サイクルＴｃｄ／２において、下位側基準電圧Ｖ３１−Ｖ０についてデコード動作が行なわれる。
【０１７６】
この場合、前半サイクルにおいて、上位側基準電圧の１つが選択され、続いて、後半サイクルにおいて、正しい基準電圧が選択される。下位側基準電圧が選択される場合においても、３２ステップ分の電圧降下が生じるだけである。
【０１７７】
図３１は、図３０に示すデコードシーケンスを実現するためのデコード制御部の構成の一例を示す図である。図３１において、最上位データビットのＤ５と反転デコード制御信号ＣＤＶＩＢを受けるＯＲ回路７２が設けられる。このＯＲ回路７２の出力信号ＣＴＬＡが、第１サブデコード回路ＦＳＤに対してビットＤ５に代えて与えられる。この第１サブデコード回路ＦＳＤの出力は、それぞれ第２サブデコード回路へ与えられる。第２ビット群以降のサブデコード回路においては、対応のビット群が与えられる。
【０１７８】
図３２は、図３１に示すデコード制御部の動作を示すタイミング図である。以下、図３２を参照して、図３１に示すデコード動作制御部の動作について説明する。
【０１７９】
デコード動作周期Ｔｃｄの前半サイクルＴｃｄ／２において、反転デコード制御信号ＣＤＩＶＢがＨレベルに設定される。データビットＤ５がＨレベルのときには、ＯＲ回路７２の出力信号ＣＴＬＡがＨレベルであり、第１サブデコード回路ＦＳＤは、上側基準電圧Ｖ６３−Ｖ３２の１つを選択する。後半サイクルにおいて、反転デコード制御信号ＣＤＩＶＢがＬレベルとなっても、データビットＤ５はＨレベルであり、ＯＲ回路７２の出力信号ＣＴＬＡは、Ｈレベルであり、第１サブデコード回路ＦＳＤからは、下位側の基準電圧が持続的に出力される。
【０１８０】
データビットＤ５がＬレベルのとき、まず、前半サイクルにおいて反転デコード制御信号ＣＤＩＶＢがＨレベルとされると、ＯＲ回路７２の出力信号ＣＴＬＡがＨレベルとなり、第１サブデコード回路ＦＳＤは、上位側基準電圧Ｖ６３−Ｖ３２の１つを選択する。続いて、後半サイクルにおいて、反転デコード制御信号ＣＤＩＶＢがＬレベルとなると、データビットＤ５がＬレベルであり、ＯＲ回路７２の出力信号ＣＴＬＡがＬレベルとなり、第１サブデコード回路ＦＳＤが、下位側基準電圧Ｖ３１−Ｖ０の１つを選択し、正しいデータビットに応じた基準電圧を選択して出力する。
【０１８１】
これにより、前半サイクルで上位側の基準電圧を選択し、後半サイクルで下位側の基準電圧を選択するデコードシーケンスを実現することができる。
【０１８２】
各半サイクルにおいて非使用とされる基準電圧発生回路への電源電圧の供給を停止することにより、消費電流を低減することができる（出力線に電圧保持素子を設けることにより、電源供給が停止されても、データビットに対応する基準電圧を正確に次段回路へ伝達することができる）。
【０１８３】
なお、デコード制御信号ＣＤＩＶＢは、デコード回路ＤＥＫの動作サイクルを規定する信号を分周することにより生成することができる。
【０１８４】
また、このデコード動作周期Ｔｃｄは、このデコード回路が適用される用途において適切な周期に定められればよい。
【０１８５】
以上のように、この発明の実施の形態３に従えば、最上位ビットを用いて出力候補の基準電圧を分類し、下位ビットの同一論理のサブデコード回路を共有するようにサブデコード回路を配置しており、実施の形態１および２と同様、出力線の負荷を軽減でき、また素子数も低減でき、高速かつ高精度のデコード動作を行なって、出力候補の基準電圧を生成することができる。
【０１８６】
［実施の形態４］
図３３は、この発明の実施の形態４に従う表示装置の構成を概略的に示す図である。図３３において、表示装置は、画素ＰＸが行列状に配列される画素アレイ（表示パネル）１２０を含む。この画素アレイ１２０においては、画素ＰＸの各行に対応してゲート線Ｇ０−Ｇｍが配設され、画素ＰＸの各列に対応してデータ線ＤＬが配置される。図３３においては、画素アレイ１２０のゲート線Ｇ０に接続される画素ＰＸを代表的に示す。データ線ＤＬは、ｋ本単位でグループ化される。これは、後に説明するように、各データ線の組毎にデコード動作（デジタル／アナログ変換動作）が行なわれるためである。
【０１８７】
ゲート線Ｇ０−Ｇｍは、垂直駆動回路１２１により、１水平走査期間毎に順次選択状態へ駆動される。垂直駆動回路１２１へは、垂直走査開始指示信号ＶＳＴと垂直シフトクロック信号ＶＣＫとが与えられる。垂直シフトクロック信号ＶＣＫにより、ゲート線Ｇ０−Ｇｍの各々が選択状態に維持される期間が決定される。
【０１８８】
表示装置は、さらに、データ線ＤＬ各々に対応する出力部を有し、水平走査開始指示信号ＨＳＴと水平シフトクロック信号ＨＣＫとに従ってシフト動作を行なって、その出力部を順次選択状態へ駆動する水平シフトレジスタ１２２と、水平シフトレジスタ１２２の出力信号に従って多ビット画素データＰＤを順次取込みラッチする第１のラッチ回路１２３と、転送指示信号ＴＸに従って第１のラッチ回路１２３においてラッチされた画素データをラッチする第２のラッチ回路１２４を含む。
【０１８９】
第１のラッチ回路１２３および第２のラッチ回路１２４は、各々、データ線ＤＬ各々に対応して設けられるラッチを含み、それぞれ各データ線に対する画素データＰＤをラッチする。第２のラッチ回路１２４は、また、デジタル／アナログ変換を行なうためのデコーダ部での信号振幅調整のためにレベルシフト機能が設けられていてもよい。このレベルシフトは、画素データＰＤの信号振幅と内部での画素の書込電圧振幅（データ線上での階調電圧振幅）との差を補償するために行なわれる。
【０１９０】
表示装置は、さらに、第２のラッチ回路１２４の出力を、選択制御信号Ｔｍｕｘに従って順次選択する分周選択ユニット１２５と、この分周選択ユニット１２５において選択されたデータをアナログデータに変換するデジタル／アナログ変換ユニット１２６と、デジタル／アナログ変換ユニット１２６の出力信号を、切換制御信号ＴＤＭＵＸに従って順次転送経路を切換えて転送する分周切換ユニット１２７と、分周切換ユニット１２７からの電気信号（電圧）をバッファし、選択信号ＳＥＬに従ってデータ線ＤＬを順次選択してバッファ電圧に従って選択データ線を駆動するデータ線駆動ユニット１２８を含む。
【０１９１】
分周選択ユニット１２５は、第２のラッチ回路１２４のｋ個の出力の各々に対応して設けられる選択回路１２５ａ−１２５ｈを含む。選択回路１２５ａ−１２５ｈは、並列に動作し、各々選択信号ＴＭＵＸに従って第２のラッチ回路１２４の対応のｋ個の出力を順次選択する。選択制御信号ＴＭＵＸは、水平シフトクロック信号ＨＣＫを分周して生成される。選択回路１２５ａ−１２５ｈは、シフトレジスタと同様の構成を備え、順次選択制御信号ＴＭＵＸに従って、そのｋ個の入力を１つの出力に接続し、ｋ：１のマルチプレクス動作を実行する。
【０１９２】
デジタル／アナログ変換ユニット１２６は、選択回路１２５ａ−１２５ｈそれぞれに対応して設けられるデコーダ１２６ａ−１２６ｈを含む。これらのデコーダ１２６ａ−１２６ｈには、共通に、基準電圧発生回路１３０からの基準電圧Ｖ０−Ｖｎが与えられる（諧調表示が（ｎ＋１）レベルで行なわれる場合）。デコーダ１２６ａ−１２６ｈは、先の実施の形態１から３に示すデコード回路のいずれかと同様の構成を備え、対応の選択回路１２５ａ−１２５ｈから与えられる画素データ（レベル変換後の画素データ）に従って基準電圧を選択し、デジタル画素データのデジタル／アナログ変換を実現する。
【０１９３】
分周切換ユニット１２７は、デコーダ１２６ａ−１２６ｈそれぞれに対して設けられる切換回路１２７ａ−１２７ｈを含む。切換回路１２７ａ−１２７ｈの各々は、１入力ｋ出力デマルチプレクサで構成され、切換制御信号ＴＤＭＵＸに従って、その入力に与えられるアナログ電圧を、その出力へ順次伝達する。
【０１９４】
データ線駆動ユニット１２８は、切換回路１２７ａ−１２７ｈ各々に対して設けられるデータ線選択駆動回路１２８ａ−１２８ｈを含む。これらのデータ線選択駆動回路１２８ａ−１２８ｈの各々は、アナログアンプおよびデータ線選択ゲートを含む。データ線選択ゲートは、選択信号ＳＥＬに従って順次（…シーケンシャル駆動の場合）または同時に（ラインシーケンシャルの場合）選択状態へ駆動され、切換回路１２７ａ−１２７ｈから与えられた電圧を、内部のアナログアンプでバッファしてデータ線ＤＬへ伝達する。
【０１９５】
データ線選択駆動回路１２８ａ−１２８ｈに含まれるアナログアンプは、たとえば、基準電圧入力に伝達された基準電圧を正入力に受け、その出力が負入力にフィードバックされる演算増幅器（ｏｐアンプ：ボルテージフォロア）で構成され、その大きな駆動力で高速でデータ線に書込電圧（選択された基準電圧に対応するアナログ電圧）を伝達する。
【０１９６】
切換回路１２７ａ−１２７ｈが、各々、アナログスイッチで構成され、デコーダ１２６ａ−１２６ｈから与えられる基準電圧（アナログ電圧）を対応のデータ線選択駆動回路１２８ａ−１２８ｈのアナログアンプへ伝達する。
【０１９７】
この図３３に示す構成においては、デコーダ１２６ａ−１２６ｈが並列に動作するため、デコーダ１２６ａ−１２６ｈは、各々、１水平走査期間においてｋ回デコード動作を行なうことが要求される。したがって、１水平走査期間（１Ｈ）においてｋ回のデコード動作を行なうだけであり、デコード（デジタル／アナログ変換）の時間を十分に確保することができ、高精細画像表示装置においても、確実にデコード動作を行なうことができる。
【０１９８】
また、デコーダ１２６ａ−１２６ｈは、先の実施の形態１から３と同様のデコード回路で構成しており、構成要素数が少なく、十分にレイアウト面積を確保して、デコーダ１２６ａ−１２６ｈを配置することができる。
【０１９９】
図３４は、図３３に示す基準電圧発生回路１３０の構成の一例を示す図である。図３４において、基準電圧発生回路１３０は、ハイ側電源ノードＶＨとロー側電源ノードＶＬの間に直列に接続される抵抗素子Ｒ０−Ｒ（ｎ＋１）を含む。抵抗素子間のノードから、基準電圧Ｖ０、Ｖ１、…Ｖｎが出力される。この基準電圧発生回路１３０に応じて、抵抗素子Ｒ０−Ｒ（ｎ＋１）の抵抗値がすべて同じの場合には、同じステップでハイ側電源ノードの電圧ＶＨおよびロー側電源ノードＶＬの電圧を抵抗分割した電圧が基準電圧として得られる。この図３４に示す基準電圧発生回路１３０の構成に代えて、非線形的に基準電圧ステップが変化する基準電圧発生回路または、基準電圧ステップが変更可能な可変基準電圧発生回路の構成が用いられてもよい。
【０２００】
また、基準電圧発生回路１３０は、このデコーダ１２６ａ−１２６ｈの両側に、それぞれ分離して配置されてもよい（実施の形態３に相当）。
【０２０１】
図３５は、図３３に示す選択制御信号ＴＭＵＸおよび切換制御信号ＴＤＭＵＸを発生する部分の構成を概略的に示す図である。図３５において選択制御信号ＴＭＡＸおよび切換制御信号ＴＤＭＡＸは、水平シフトクロック信号ＨＣＫを所定の周期で分周する分周回路１３２により生成される。この分周回路１３２は、図３３に示す第２のラッチ回路１２４の画素データの転送動作を指定する転送指示信号ＴＸの活性化に応答して分周信号を生成してもよい。これに代えて、選択回路１２５ａ−１２５ｈ各々において、転送制御信号ＴＸの活性化に応答してその選択位置が初期位置にリセットされる構成が用いられてもよい。この場合には、分周回路１３２に対して特に転送指示信号ＴＸをトリガ信号として与えることは要求されない。
【０２０２】
図３６は、図３３に示す表示装置の動作を示すタイミング図である。図３６においては、選択制御信号ＴＭＵＸおよび切換制御信号ＴＤＭＵＸが水平シフトクロック信号ＨＣＫを２分周して生成される場合の波形が一例として示される（デコーダ１２６ａ−１２６ｈの数が２個の場合）。切換制御信号ＴＤＭＵＸおよび選択制御信号ＴＭＵＸの分周比が、デコーダ１２６ａ−１２６ｈの数に応じて定められる（デコーダの数＝分周比）。
【０２０３】
水平走査開始指示信号ＨＳＴが与えられると、次の走査線に対する画素データＰＤが順次与えられる。この水平走査開始指示信号ＨＳＴに従って、図３３に示す水平シフトレジスタ１２２が初期化され、その選択位置が初期位置に設定される。次いで、水平シフトクロック信号ＨＣＫに従って、水平シフトレジスタ１２２が、その初期位置がシフト動作を行なって、第１のラッチ回路１２３に含まれるラッチが順次画素データＰＤを伝達信号線に結合する。これにより、画素データＰＤ（０、…、ｚ）は水平シフトクロック信号ＨＣＫに同期して伝達されて、第１のラッチ回路１２３内のラッチによりラッチされる。
【０２０４】
走査線の画素データが、第１のラッチ回路１２３に格納されると、転送指示信号ＴＸが活性化され、第１のラッチ回路１２３から第２のラッチ回路１２４への画素データＰＤの転送が行なわれる。
【０２０５】
第１のラッチ回路１２３における次の走査線の画素データのラッチ動作と平行して、第２のラッチ回路１２４のラッチ／出力データに従って、先のサイクルにおいて転送されてラッチした画素データをアナログ電圧に変換する。すなわち、選択回路１２５ａ−１２５ｈが、選択制御信号ＴＭＵＸに従って、第２のラッチ回路１２４の対応の出力を順次選択して、対応のデコーダ１２６ａ−１２６ｈへ与える。デコーダ１２６ａ−１２６ｈは、選択回路１２５ａ−１２５ｈから与えられた画素データに従って基準電圧を選択して切換回路１２７ａ−１２７ｈへ与える。このデコーダ１２６ａ−１２６ｈの基準電圧の選択動作は、先の実施の形態１から３において説明してデコード回路のデコーダ動作と同じである。
【０２０６】
切換回路１２７ａ−１２７ｈは、切換制御信号ＴＤＵＸに従って、その出力経路を切換えて、生成されたアナログ電圧（選択された基準電圧）を対応のデータ線選択駆動回路１２８ａ−１２８ｈへ伝達する。
【０２０７】
データ線選択駆動回路１２８ａ−１２８ｈにおいては、それぞれ対応の切換回路１２７ａ−１２７ｈから伝達されたアナログ電圧を、アナログバッファ（ボルテージフォロア）でバッファ処理しかつラッチする。次いで、データ線の駆動方式に応じて、選択信号ＳＥＬに従って、１走査線のアナログ電圧（選択された基準電圧）が、対応のデータ線ＤＬに画素書込電圧として伝達され、選択ゲート線に接続される画素に書込まれる。
【０２０８】
１水平走査期間１Ｈの間に、デコーダ１２６ａ−１２６ｈが、各々ｋ回デコード動作を行なうだけである。図３３に示すように、デコーダ１２６ａ−１２６ｈが、ｋ本のデータ線ＤＬに対応して配置される。この場合でも、デコーダ１２６ａ−１２６ｈの構成要素のスイッチ数は低減されており、余裕を持って、この表示装置駆動回路部に配置することができる。
【０２０９】
また、デコーダ１２６ａ−１２６ｈが、画素内のトランジスタと同様、低温ポリシリコンＴＦＴで構成される場合でも、デコーダ１２６ａ−１２６ｈの各出力信号線の負荷は小さく、高速でデコード動作を行なうことができる。また、スイッチング素子の数が少ないため、電圧面積が小さく、ｋ本のデータ線のピッチに対応して余裕を持ってデコーダ１２６ａ−１２６ｈを配置することができる。
【０２１０】
また、上述の説明においては、デコーダ１２６ａ−１２６ｈは、ｋ本のデータ線ＤＬに１つ配置されている。しかしながら、デコーダ１２６ａ−１２６ｈは、データ線ＤＬそれぞれに対応して配置されてもよい。
【０２１１】
以上のように、この発明の実施の形態４に従う表示装置においては、画素アレイにおいて諧調表示を行なうためのアナログ電圧を生成するデコーダを、所定数のデータ線に対して１つ配置しており、１つのデコーダを用いて１走査線の各画素データのデコード動作を行なう場合に比べて動作周波数（デコード動作回数）を低減することができ、十分長いデコード時間を確保することができる。また、デコーダは、画素データのビット群それぞれに分けてデコード動作を行なっており、その占有面積は小さく、小占有面積の画素駆動回路を実現することができ、駆動回路一体型表示装置を小占有面積で実現することができる。
【０２１２】
なお、画素ＰＸは、液晶素子であってもよく、また有機ＥＬ（エレクトロルミネッセンス）などの電界発光素子であってもよい。アナログ電圧に従って輝度が設定される画素であれば、本発明のデコーダを適用することができる。
【０２１３】
［デコーダのスイッチング素子の構成］
図３７は、実施の形態１から３に従うデコード回路（ＤＥＣ）またはデコーダ（１２６ａ−１２６ｈ）に含まれるスイッチング素子を構成するＭＯＳトランジスタの断面構造の一例を概略的に示す図である。図３７においては、１つのＭＯＳトランジスタを示す。このＭＯＳトランジスタは、アナログスイッチ（ＣＭＯＳトランスミッションゲート）の一方のＭＯＳトランジスタであり、一例として、ボトムゲート型低温ポリシリコンＴＦＴ（薄膜トランジスタ）で実現される。この薄膜トランジスタは、絶縁性の基板上に形成されるゲート電極２１０と、ゲート電極２１０を覆うように形成されるゲート絶縁膜２１２と、ゲート絶縁膜２１２上に形成されるポリシリコン層２１４を含む。
【０２１４】
ゲート絶縁膜２１２は、たとえば窒化シリコン膜（ＳｉＮ）で形成される第１のゲート絶縁膜２１２ａと、たとえば二酸化シリコン（ＳｉＯ2）膜で形成される第２の絶縁膜２１２ｂの多層膜構造を有する。
【０２１５】
ポリシリコン層２１４は、互いに分離して形成される第１導電型の高濃度不純物領域２１５ｂおよび２１５ｃと、高濃度不純物領域２１５ｂおよび２１５ｃ各々に隣接して形成される第１導電型の低濃度不純物領域２１５ｄおよび２１４ｅと、これらの低濃度不純物領域２１５ｄおよび２１５ｅの間に形成される第２導電型のボディ領域２１５ａを含む。ボディ領域２１５ａに、ゲート電極２１０に印加される電圧に応じてチャネルが形成され、トランジスタがオン状態となる。
【０２１６】
ゲート電極２１０は、低濃度不純物領域２１５ｄおよび２１５ｅとボディ領域２１５ａとに重なり合うように形成される。ボディ領域２１５ａおよび低濃度不純物領域２１５ｄおよび２１５ｅ全体を覆いかつ高不純物濃度領域２１５ｂおよび２１５ｃの一部を覆うように層間絶縁膜２１６が形成される。この層間絶縁膜２１６は、たとえば二酸化シリコン膜で形成される。高濃度不純物領域２１５ｂおよび２１５ｃが、低抵抗導電層で形成される電極２１８ａおよび２１８ｂにそれぞれ接続される。低濃度不純物領域２１５ｄおよび２１５ｅは、いわゆるＬＤＤ構造（Lightly Doped Diffusion 構造）を形成しており、ソース／ドレイン端部の電界を緩和する。
【０２１７】
このＴＦＴ（薄膜トランジスタ）の場合、下地層がガラス基板またはエポキシ基板などの絶縁性材料で形成されており、ポリシリコン層２１４が基板と分離して中間層に形成されている。したがって、半導体基板領域に形成されるバルク型のＭＯＳトランジスタと比べて、基板容量（接合容量）などの寄生容量を低減することができる。また、ポリシリコン層２１４の膜厚を薄くすることにより、ＴＦＴの高さを低くすることができる。低温ポリシリコンＴＦＴを利用することにより、たとえば画像表示装置において画素内の画素選択トランジスタと同一製造工程でデコード回路（またはデコーダ）を製造することができる。
【０２１８】
この薄膜トランジスタにおいては、ボディ領域２１５ａと低濃度不純物領域２１５ｄおよび２１４ｅと重なるように、電極層２１８ａおよび２１８ｂが形成される。したがって、ボディ領域２１５ａにチャネルが形成されたときに寄生容量として、平行平板型容量が形成され、接合容量がオン容量の主要成分であるバルブ型ＭＯＳトランジスタの場合と比べて、その寄生容量が大きくなる。しかしながら、この発明に従うデコード回路において、出力信号線に出力されるスイッチング素子の数は小さく、薄膜トランジスタ（ＴＦＴ）を構成要素として用いても、出力信号線に付随する寄生容量を十分に低減することができる。
【０２１９】
また、この薄膜トランジスタ（ＴＦＴ）としては、ゲート電極がボディ領域２１５ａの上部に形成されるトップゲート型低温ポリシリコンＴＦＴが用いられる場合においても、同様、ゲート電極とソース／ドレイン電極層との重なり部分の容量が大きくなり、応じてオン容量が大きくなる。
【０２２０】
なお、薄膜トランジスタ（ＴＦＴ）の構造としては、図３７に示す構造に限定されず、他の構造のＴＦＴが用いられてもよい。
【０２２１】
この図３７に示すＭＯＳトランジスタ（ＴＦＴ）を、Ｐチャネル型およびＮチャネル型それぞれに形成して、図７および８などの配線レイアウトにおいて示すように互いに並列に接続することにより、ＣＭＯＳトランスミッションゲート（アナログスイッチ）を実現することができる。
【０２２２】
以上のように、この発明の実施の形態４に従えば、実施の形態１から３において用いられるデコード回路を、画素データのデジタル／アナログ変換を実現する回路として利用しており、小占有面積で高精度かつ高速にデコード動作を行なって諧調電圧を生成するデコードを備える表示装置または画素アレイ駆動装置を実現することができる。
【産業上の利用可能性】
【０２２３】
この発明に係るデコード回路は、通常の複数の選択候補から１つを選択するデコード回路に利用することができる。また、表示装置において諧調表示用のアナログ電圧を発生する基準電圧選択型画素駆動回路等のデジタル／アナログ変換を行なう回路部分に対して適用することができる。また、携帯機器用途などにおける小占有面積の駆動回路一体型表示装置に対しても適用することができる。
【図面の簡単な説明】
【０２２４】
【図１】この発明に従うデコード回路の概念的構成を概略的に示す図である。
【図２】図１に示す第１サブデコード回路の構成を概略的に示す図である。
【図３】図１に示す最終サブデコード回路の構成を概略的に示す図である。
【図４】この発明の実施の形態１に従うデコード回路の構成を概略的に示す図である。
【図５】図４に示すデコード回路のスイッチング素子の配列を概略的に示す図である。
【図６】図４および図５に示すデコード回路の各サブデコード回路の導通状態と与えられるデータビットの論理の関係を一覧にして示す図である。
【図７】図５に示すデコード回路の平面レイアウトを概略的に示す図である。
【図８】図５に示すデコード回路の平面レイアウトの変更例を示す図である。
【図９】図５に示すデコード回路のさらに他の平面レイアウトを示す図である。
【図１０】この発明の実施の形態２に従うデコード回路の構成を概略的に示す図である。
【図１１】図１０に示すデコード回路のスイッチング素子の配列を示す図である。
【図１２】図１０および図１１に示すデコード回路の平面レイアウトを概略的に示す図である。
【図１３】図１０および図１１に示すデコード回路の平面レイアウトの他の例を示す図である。
【図１４】この発明に従うデコード回路のサブデコード回路の構成手順を模式的に示す図である。
【図１５】図１４に示すサブデコード回路の構成の手順の第１ステップの構成を示す図である。
【図１６】図１５に示すサブデコード回路の共有化処理を行なった後のサブデコード回路の配置を概略的に示す図である。
【図１７】この発明の実施の形態３に従うデータビットとサブデコード回路の関係を概略的に示す図である。
【図１８】この発明の実施の形態３に従うデコード回路におけるスイッチング素子の論理を一覧して示す図である。
【図１９】図１８に示す論理を実現するデコード回路の構成を概略的に示す図である。
【図２０】図１９に示すデコード回路のスイッチング素子の配列の一例を示す図である。
【図２１】この発明の実施の形態３の変更例に従うデコード回路の構成を概略的に示す図である。
【図２２】図２１に示すデコード回路のスイッチング素子の配列を示す図である。
【図２３】この発明の実施の形態３における基準電圧発生回路の構成の一例を示す図である。
【図２４】この発明の実施の形態３における基準電圧発生回路の配置の変更例を示す図である。
【図２５】この発明の実施の形態３における基準電圧発生回路の配置のさらに他の例を示す図である。
【図２６】図２４および図２５を用いる際のデコードシーケンスを模式的に示す図である。
【図２７】図２４および図２５に示す基準電圧発生回路を用いる場合のデコードシーケンスの他の例を示す図である。
【図２８】図２７に示すデコードシーケンスを実現するためのデコード動作制御部の構成の一例を示す図である。
【図２９】図２８に示すデコード動作制御部の動作を示すタイミング図である。
【図３０】図２４および図２５に示す基準電圧発生回路を利用する際のデコードシーケンスの他の例を示す図である。
【図３１】図３０に示すデコードシーケンスを実現するためのデコード動作制御部の構成の一例を示す図である。
【図３２】図３１に示すデコード制御部の動作を示す信号タイミング図である。
【図３３】この発明の実施の形態４に従う画像表示装置の要部の構成を概略的に示す図である。
【図３４】図３３に示す基準電圧発生回路の構成の一例を示す図である。
【図３５】図３３に示す切換制御信号および選択制御信号を発生する部分の構成の一例を示す図である。
【図３６】図３４に示す表示装置のデコード動作を示すタイミング図である。
【図３７】この発明において用いられるスイッチング素子の断面構造を概略的に示す図である。
【符号の説明】
【０２２５】
ＦＢＤ  第１ビット群デコード回路、ＳＢＤ  第２ビット群デコード回路、ＴＢＤ  第３ビット群デコード回路、ＬＢＤ  最終ビット群デコード回路、ＦＳＤ，ＦＳＤ０−ＦＳＤ３１  第１サブデコード回路、ＳＳＤ，ＳＳＤ０−ＳＳＤ７  第２サブデコード回路、ＬＳＤ０−ＬＳＤ７  最終サブデコード回路、ＳＷＥ，ＳＷＯ  スイッチング素子（ユニットデコーダ）、ＯＬ  出力線、２ａ−２ｈ  基準電圧線、１ａ，１ａｂ−１ｆａ，１ｆｂ  制御信号線、３ａ，３ｂ，３ｃ  内部配線、ＳＳＷ０，ＳＳＷ１，ＬＳＷ０−ＬＳＷ２  スイッチング素子、４ａ，４ｂ，４ｇ  ゲート電極取出用分岐配線、４ｂ，４ｃ  ゲート電極配線、１０  交差配線、３３ａ，３３ｂ，３３ｃ，３３ｂ  内部配線、３０  交差配線、４１ａ−４１ｆ  内部配線、４２ａ，４２ｂ  交差配線、５１ａ，５１ｂ  第１サブデコード回路、５２ｃｍ  第２サブデコード回路、５３ｃｍ  第３サブデコード回路、６０，６０ａ，６０ｂ，６０ｌ，６０ｒ  基準電圧発生回路、ＤＥＣ  デコード回路、Ｒ，Ｒ１，Ｒ２  抵抗素子、６２，６３  基準電圧線、１２６  デジタル／アナログ変換部、１２６ａ−１２６ｈ  デコーダ、１３０  基準電圧発生回路、１２４  画素アレイ、ＤＬ  データ線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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