(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板の主表面の表層部に互いに離間して形成された前記第１導電型とは逆の第２導電型のドレイン及びソースと、ゲート電極として前記ドレインと前記ソースとの間のチャネル形成領域上にゲート絶縁膜を介して配置された浮遊ゲート電極、及び少なくとも一部が前記浮遊ゲート電極と容量結合された第１制御電極と、を備える不揮発性メモリトランジスタが前記半導体基板に少なくとも１つ形成されており、
前記第１制御電極に、前記半導体基板に対して同電位若しくは負の電圧を印加した状態で、前記ドレインと前記半導体基板との間にアバランシェ降状を起こすことによって生じるホットホール、又は、前記第１制御電極に、前記半導体基板に対して同電位若しくは正の電圧を印加した状態で、前記ドレインと前記半導体基板との間にアバランシェ降状を起こすことによって生じるホットエレクトロンを、前記浮遊ゲート電極に注入することにより消去を行う電気的に書き換え可能な不揮発性半導体記憶装置であって、
前記ドレインに隣接し、且つ、前記チャネル形成領域を除く領域に、前記半導体基板よりも不純物濃度が高い第１導電型の拡散領域が形成されており、
前記拡散領域と前記ドレインとの界面に形成されたＰＮ接合ダイオードのアバランシェ降状電圧の大きさが、前記浮遊ゲート電極直下における、消去開始時の前記ドレインと前記半導体基板との間のアバランシェ降状電圧よりも大きく、
前記浮遊ゲート電極直下における、消去終了時の前記ドレインと前記半導体基板との間のアバランシェ降状電圧の大きさが、前記拡散領域と前記ドレインとの界面に形成されたＰＮ接合ダイオードのアバランシェ降状電圧の大きさに近づくことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性メモリトランジスタが、前記半導体基板に複数形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板の主表面上に、第３絶縁ゲート膜を介して、前記ＰＮ接合ダイオードのアバランシェ降状電圧の大きさを制御する第２制御電極が設けられていることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホットキャリア方式によってデータを消去する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように、ホットキャリア方式によってデータを消去する不揮発性半導体記憶装置が提案されている。特許文献１では、ドレインを開放状態とし、半導体基板を接地し、制御ゲートに正の電圧（例えば２Ｖ）を印加しておき、ソースと半導体基板の間にアバランシェ降状を生ぜしめ、これに伴って発生するホットホールを浮遊ゲート電極に注入することによりデータを消去している。
【特許文献１】特許第２８４８２２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、特許文献１には、制御ゲート電極に正の電圧を印加した状態で浮遊ゲート電極にホットホールを注入すると、消去閾値電圧が所望の一定値に収束することが開示されている。しかしながら、制御電極に正の電圧を印加するため、データの消去に時間が掛かるという問題がある。これに対し、データの消去を早めるために、特許文献１に示される構成の不揮発性半導体記憶装置において、制御電極に０Ｖ以下の電圧を印加した状態で浮遊ゲート電極にホットホールの注入を行うと、過剰消去が生じる虞がある（特許文献１の図２参照）。
【０００４】
そこで、本発明は上記問題点に鑑み、データの消去時間を早めると共に、過剰消去が抑制された不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記した目的を達成するために、請求項１に記載の発明は、第１導電型の半導体基板と、半導体基板の主表面の表層部に互いに離間して形成された第１導電型とは逆の第２導電型のドレイン及びソースと、ゲート電極としてドレインとソースとの間のチャネル形成領域上にゲート絶縁膜を介して配置された浮遊ゲート電極、及び少なくとも一部が浮遊ゲート電極と容量結合された第１制御電極と、を備える不揮発性メモリトランジスタ（以下、単にメモリトランジスタと示す）が半導体基板に少なくとも１つ形成されており、第１制御電極に、半導体基板に対して同電位若しくは負の電圧を印加した状態で、ドレインと半導体基板との間にアバランシェ降状を起こすことによって生じるホットホール、又は、第１制御電極に、半導体基板に対して同電位若しくは正の電圧を印加した状態で、ドレインと半導体基板との間にアバランシェ降状を起こすことによって生じるホットエレクトロンを、浮遊ゲート電極に注入することにより消去を行う電気的に書き換え可能な不揮発性半導体記憶装置であって、ドレインに隣接し、且つ、チャネル形成領域を除く領域に、半導体基板よりも不純物濃度が高い第１導電型の拡散領域が形成されており、拡散領域とドレインとの界面に形成されたＰＮ接合ダイオードのアバランシェ降状電圧の大きさが、浮遊ゲート電極直下における、消去開始時のドレインと半導体基板との間のアバランシェ降状電圧よりも大きく、浮遊ゲート電極直下における、消去終了時のドレインと半導体基板との間のアバランシェ降状電圧の大きさが、拡散領域とドレインとの界面に形成されたＰＮ接合ダイオードのアバランシェ降状電圧の大きさに近づくことを特徴する。
【０００６】
上記した消去過程において、浮遊ゲート電極にホットホールが注入されると、それに伴い、浮遊ゲート電極の電圧が上昇し始める。すると、浮遊ゲート電極直下におけるドレインと半導体基板との間に形成される空乏層が広がり、アバランシェ降状電圧（以下、単に降状電圧ＶＤＢと示す）の大きさも上昇し始め、ドレインと半導体基板との間でアバランシェ降状が生じにくくなる。これにより、浮遊ゲート電極へ注入されるホットホールが減少し始める。
【０００７】
本発明によれば、拡散領域とドレインとの界面にＰＮ接合ダイオードが形成されており、該ＰＮ接合ダイオードのアバランシェ降状電圧（以下、単に降状電圧ＶＰＮと示す）の大きさが、消去開始時における降状電圧ＶＤＢよりも大きくなっている。浮遊ゲート電極へのホットホールの注入により、降状電圧ＶＤＢの大きさが降状電圧ＶＰＮの大きさに近づくと、アバランシェ降状が、ドレインと半導体基板との間だけではなく、ドレインと拡散領域との間（すなわち、ＰＮ接合ダイオード）でも生じ始めるようになる。そして、降状電圧ＶＤＢの大きさが降状電圧ＶＰＮの大きさと等しくなると、半導体基板の主表面側においては、ＰＮ接合ダイオードでアバランシェ降状が発生するようになり、浮遊ゲート電極へのホットホールの注入が抑制される。これにより、浮遊ゲート電極（メモリトランジスタ）の消去閾値電圧が決定される。すなわち、浮遊ゲート電極の消去閾値電圧が、降状電圧ＶＰＮによって所定の電圧（一定の電圧）となる。したがって、データの消去を早めるために、第１制御電極に、半導体基板に対して同電位若しくは負の電圧を印加した状態で消去を行っても、メモリトランジスタに過剰消去が生じることが抑制される。
【０００８】
このように、上記した不揮発性半導体記憶装置は、データの消去時間を早めると共に、過剰消去が抑制された不揮発性半導体記憶装置となっている。
【０００９】
請求項１に記載の発明においては、請求項２に記載のように、メモリトランジスタが、半導体基板に複数形成された構成が好ましい。
【００１０】
半導体基板に複数形成されたメモリトランジスタへの電流供給では、メモリトランジスタの形成領域における電源に近い領域と遠い領域とで配線抵抗が異なるために、各メモリトランジスタに供給される電流量も異なってしまい、電圧の上昇の速さにばらつきが生じる。すなわち、電源に近いメモリトランジスタでは流入する電流量が多いために早く電圧が上昇し、電源から遠いメモリトランジスタでは流入する電流量が少ないために遅く電圧が上昇することとなる。したがって、第１制御電極に、半導体基板に対して同電位若しくは負の電圧を印加した状態で消去を行う場合、電源に近いメモリトランジスタでは過剰消去が生じる虞があり、電源から遠いメモリトランジスタでは消し残りが生じる虞がある。すなわち、浮遊ゲート電極（メモリトランジスタ）の消去閾値電圧にばらつきが生じる虞がある。
【００１１】
しかしながら、請求項１の効果で説明したように、浮遊ゲート電極の消去閾値電圧が降状電圧ＶＰＮによって所定の電圧に決定されるので、第１制御電極に、半導体基板に対して同電位若しくは負の電圧を印加した状態で消去を行っても、各メモリトランジスタ（浮遊ゲート電極）の消去閾値電圧にばらつきが生じることを抑制することができる。
【００１２】
請求項１又は請求項２に記載の発明においては、請求項３に記載のように、半導体基板の主表面上に、第３絶縁ゲート膜を介して、ダイオードのアバランシェ降状電圧の大きさを制御する第２制御電極が設けられた構成が好ましい。
【００１３】
これによれば、請求項１の発明の効果で説明したように、浮遊ゲート電極の消去閾値電圧が降状電圧ＶＰＮによって所定の電圧に決定されるので、第２制御電極によって、降状電圧ＶＰＮの大きさを制御することにより、浮遊ゲート電極の消去閾値電圧を所定の大きさに制御することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の、消去時における概略構成を示す断面図である。
【００１５】
図１に示すように、不揮発性半導体記憶装置１００は、Ｐ導電型（Ｐ）の半導体基板１０の主表面に、互いに離間して形成されたＮ導電型（Ｎ＋）のソース２０及びドレイン３０と、ソース２０とドレイン３０との間のチャネル形成領域１１上に設けられたゲート電極４０と、を備える不揮発性メモリトランジスタ５０（以下、単にメモリトランジスタ５０と示す）と、ドレイン３０に隣接し、且つゲート電極４０直下以外の領域（チャネル形成領域１１を除く領域）に設けられたＰ導電型（Ｐ＋）の拡散領域６０とを有している。本実施形態においては、半導体基板１０の不純物濃度は１×１０１７ｃｍ−３程度、ソース２０及びドレイン３０の不純物濃度はそれぞれ１×１０２０ｃｍ−３程度、拡散領域６０の不純物濃度は、半導体基板１０の不純物濃度よりも高く、１×１０１８ｃｍ−３程度となっている。
【００１６】
ゲート電極４０は、浮遊ゲート電極４１と、該浮遊ゲート電極４１と容量結合された第１制御電極４２とを有している。半導体基板１０におけるチャネル形成領域１１上には、厚さが例えば１０ｎｍ程度の第１ゲート絶縁膜４３が形成されており、該第１絶縁膜４３上に、浮遊ゲート電極４１、第２ゲート絶縁膜４４、及び第１制御電極４２が順次積層された構成となっている。図１に示すように、第１ゲート絶縁膜４３と第２ゲート絶縁膜４４は一体的に形成されており、浮遊ゲート電極４１の全表面が、第１ゲート絶縁膜４３と第２ゲート絶縁膜４４によって被覆されている。そして、第１制御電極４２の浮遊ゲート電極４１との対向面及び側壁部が第２ゲート絶縁膜４４によって被覆されており、第１制御電極４２の浮遊ゲート電極４１との対向面の裏面は露出され、外部と電気的に接続可能となっている。なお、後述するが、浮遊ゲート電極４１には、第１ゲート絶縁膜４３を介してホットキャリアの供給が行われる。
【００１７】
拡散領域６０は、ドレイン３０と隣接しており、その界面には、ドレイン３０から拡散領域６０に電流が流れるのを妨げるようにＰＮ接合ダイオード６１が構成されている。上記したように、拡散領域６０の不純物濃度は、半導体基板１０の不純物濃度よりも高く構成されているので、浮遊ゲート電極４１に電荷が蓄積されていない状態では、ドレイン３０と拡散領域６０間のアバランシェ降状電圧（すなわち、ＰＮ接合ダイオード６１のアバランシェ降状電圧）が、半導体基板１０とドレイン３０間のアバランシェ降状電圧よりも大きい構成となっている。
【００１８】
浮遊ゲート電極４１直下における半導体基板１０とドレイン３０間のアバランシェ降状電圧（以下、単に降状電圧ＶＤＢと示す）の大きさは、浮遊ゲート電極４１の充電状態によって変化する。降状電圧ＶＤＢの大きさは、浮遊ゲート電極４１が負に帯電すると、浮遊ゲート電極４１直下におけるドレイン３０と半導体基板１０間の空乏層が狭まることで小さくなり、浮遊ゲート電極４１が正に帯電すると、浮遊ゲート電極４１直下におけるドレイン３０と半導体基板１０間の空乏層が広まることで大きくなる。後述するが、本実施形態にかかる不揮発性半導体記憶装置１００においては、浮遊ゲート電極４１に電子を注入することによってデータの書き込みが行われ、電子の注入によって負に帯電した浮遊ゲート電極４１にホールを注入することにより浮遊ゲート電極４１内の電子を中和させて、データの消去が行われる。したがって、降状電圧ＶＤＢの大きさは、書き込み終了（消去開始）時において最も小さく、消去終了時において最も大きくなる。本実施形態においては、ＰＮ接合ダイオード６１のアバランシェ降状電圧（以下、単に降状電圧ＶＰＮと示す）の大きさが、データの消去開始時における降状電圧ＶＤＢよりも大きくなっており、消去終了時における降状電圧ＶＤＢと等しくなる。
【００１９】
次に、本実施形態に掛かる不揮発性半導体記憶装置１００のデータの書き込みと消去について説明する。
【００２０】
データの書き込みは、具体的には、ソース２０と半導体基板１０とを同電位として、ドレイン３０に、半導体基板１０に対して正の電圧を印加した状態で、第１制御電極４２にドレイン３０の印加電圧よりも大きい正の電圧を印加することにより行われる。ソース２０とドレイン３０間（チャネル形成領域１１）を高速で走り、ドレイン３０近傍で高エネルギー状態となった電子（ホットエレクトロン）を浮遊ゲート電極４１内に注入することにより、データの書き込みが行われる。この電子の注入により、浮遊ゲート電極４１の電圧が下降し、浮遊ゲート電極４１直下における半導体基板１０とドレイン３０との空乏層が狭まり、降状電圧ＶＤＢの大きさが降状電圧ＶＰＮの大きさよりも小さい状態となる。
【００２１】
データの消去は、具体的には、ソース２０と半導体基板１０とを同電位として、ドレイン３０に、ドレイン３０と半導体基板１０との間でアバランシェ降状が生じる電圧（例えば、８．５〜９Ｖ）を印加した状態で、第１制御電極４２に半導体基板１０に対して同電位若しくは負の電圧（例えば０Ｖ）を印加することにより行われる。浮遊ゲート電極４１直下におけるドレイン３０と半導体基板１０との間でアバランシェ降状が起きると、それに伴って発生した高エネルギー状態のホール（ホットホール）が浮遊ゲート電極４１内に注入されて、データの消去が行われる。浮遊ゲート電極４１内へホールが注入されると、書き込みによって浮遊ゲート電極４１内に蓄積された電子が中和され、浮遊ゲート電極４１の電圧が上昇し始める。これに伴い、浮遊ゲート電極４１直下における半導体基板１０とドレイン３０との空乏層が広がり、降状電圧ＶＤＢも上昇し始める。降状電圧ＶＤＢの大きさが降状電圧ＶＰＮの大きさに近づくと、アバランシェ降状が、ドレイン３０と半導体基板１０との間だけではなく、ドレイン３０と拡散領域６０との間（すなわち、ＰＮ接合ダイオード６１）でも生じ始めるようになる。そして、降状電圧ＶＤＢの大きさが降状電圧ＶＰＮの大きさと等しくなると、半導体基板１０の主表面側においては、ＰＮ接合ダイオード６１でアバランシェ降状が発生するようになり、浮遊ゲート電極４１へのホットホールの注入が抑制される。これにより、浮遊ゲート電極４１（メモリトランジスタ５０）の消去閾値電圧が決定される。
【００２２】
次に、本実施形態に掛かる不揮発性半導体記憶装置１００の効果を説明する。上記したように、ドレイン３０と拡散領域６０との界面には、ドレイン３０から拡散領域６０に電流が流れるのを妨げるようにＰＮ接合ダイオード６１が構成されており、該ＰＮ接合ダイオード６１のアバランシェ降状電圧ＶＰＮの大きさが、データの消去開始時における降状電圧ＶＤＢよりも大きくなっている。消去時における浮遊ゲート電極４１へのホットホールの注入により降状電圧ＶＤＢの大きさが降状電圧ＶＰＮの大きさに近づき、等しくなると、半導体基板１０の主表面側においては、ＰＮ接合ダイオード６１でアバランシェ降状が発生するようになり、浮遊ゲート電極４１へのホットホールの注入が抑制される。これにより、浮遊ゲート電極４１（メモリトランジスタ５０）の消去閾値電圧が決定される。すなわち、浮遊ゲート電極４１の消去閾値電圧が、降状電圧ＶＰＮによって所定の電圧（一定の電圧）となる。したがって、データの消去を早めるために、第１制御電極４２に、半導体基板１０に対して同電位若しくは負の電圧を印加した状態で消去を行っても、メモリトランジスタ５０に過剰消去が生じることが抑制される。
【００２３】
以上のようにして、上記した不揮発性半導体記憶装置１００は、データの消去時間を早めると共に、過剰消去が抑制された不揮発性半導体記憶装置となっている。
【００２４】
（第２実施形態）
次に、本発明の第２実施形態を、図２に基づいて説明する。図２は、第２実施形態に係る不揮発性半導体記憶装置の、消去時における概略構成を示す断面図であり、第１実施形態に示した図１に対応している。
【００２５】
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００２６】
第１実施形態では、ドレイン３０と拡散領域６０との界面にＰＮ接合ダイオード６１が構成された例を示した。これに対し、本実施形態においては、ＰＮ接合ダイオード６１上に、降状電圧ＶＰＮの大きさを制御する第２制御電極７０が形成されたことを特徴とする。なお、第２制御電極７０以外は第１実施形態（図１）と同様である。
【００２７】
本実施形態においては、図２に示すように、半導体基板１０の主表面におけるＰＮ接合ダイオード６１上に、第３ゲート絶縁膜７１を介して例えばポリシリコンからなる第２制御電極７０が積層されている。これにより、降状電圧ＶＰＮの大きさを、第２制御電極７０によって所定の大きさに制御することができる。例えば、降状電圧ＶＰＮの大きさを、第２制御電極７０に正の電圧を印加することにより、ＰＮ接合ダイオード６１近傍の空乏層を広めることで大きくし、半導体基板１０に対して同電位若しくは負の電圧を印加することにより、ＰＮ接合ダイオード６１近傍の空乏層を狭めることで小さくすることができる。したがって、第１実施形態で説明したように、浮遊ゲート電極４１（メモリトランジスタ５０）の消去閾値電圧が降状電圧ＶＰＮによって決定されるので、第２制御電極７０によって降状電圧ＶＰＮの大きさを制御することにより、浮遊ゲート電極４１（メモリトランジスタ５０）の消去閾値電圧を所定の大きさに制御することができる。例えば、第２制御電極７０に、半導体基板１０に対して負の電圧（例えば−１Ｖ）を印加することにより降状電圧ＶＰＮを小さくし、消去閾値電圧を高く設定することができる。
【００２８】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００２９】
本実施形態においては、１つのメモリトランジスタ５０に１つのＰＮ接合ダイオード６１が形成された例を示した。しかしながら、図３に示すように、複数のメモリトランジスタ５０に１つのＰＮ接合ダイオード６１が形成された構成としても良い。図３は、複数のメモリトランジスタに１つのＰＮ接合ダイオードが接続された構成を示す回路図である。
【００３０】
なお、半導体基板１０に複数形成されたメモリトランジスタ５０への電流供給では、メモリトランジスタ５０の形成領域における電源に近い領域と遠い領域とで配線抵抗が異なるために、各メモリトランジスタ５０に供給される電流量も異なってしまい、電圧の上昇の速さにばらつきが生じる。すなわち、電源に近いメモリトランジスタ５０では流入する電流量が多いために早く電圧が上昇し、電源から遠いメモリトランジスタ５０では流入する電流量が少ないために遅く電圧が上昇することとなる。したがって、第１制御電極４２に、半導体基板１０に対して同電位若しくは負の電圧を印加した状態で消去を行う場合、電源に近いメモリトランジスタ５０では過剰消去が生じる虞があり、電源から遠いメモリトランジスタ５０では消し残りが生じる虞がある。すなわち、浮遊ゲート電極４１（メモリトランジスタ５０）の消去閾値電圧にばらつきが生じる虞がある。
【００３１】
しかしながら、本実施形態の効果で説明したように、浮遊ゲート電極４１（メモリトランジスタ５０）の消去閾値電圧が降状電圧ＶＰＮによって決定されるので、第１制御電極４２に、半導体基板１０に対して同電位若しくは負の電圧を印加した状態で消去を行っても、各メモリトランジスタ５０の消去閾値電圧にばらつきが生じることを抑制することができる。
【００３２】
また、本実施形態においては、不揮発性半導体記憶装置１００として、図１及び図２に示したように、スタックトゲート型を採用した例を示した。しかしながら、本発明は、上記例に限定されず、例えばチャネル形成領域上に、絶縁膜を介して構成された選択ゲートを有するスプリットゲート型にも採用することができる。
【００３３】
また、半導体基板１０の主表面に、半導体基板１０と同濃度若しくは半導体基板１０よりも高濃度であり、拡散領域６０よりも低濃度のＰ導電型（Ｐ）のウェル領域が形成され、該ウェル領域内にソース２０とドレイン３０が形成された構成としても良い。ウェル領域が半導体基板の主表面に形成される場合、該ウェル領域が、特許請求の範囲に記載の半導体基板に相当する。ウェル領域の不純物濃度としては、１×１０１７ｃｍ−３程度を採用することができる。
【００３４】
また、本実施形態においては、アバランシェ降状によって発生したホットホールを浮遊ゲート電極４１に注入することにより、データの消去を行う例を示した。しかしながら、アバランシェ降状によって発生したホットエレクトロンを浮遊ゲート電極４１に注入することにより、データの消去を行ってもよい。この場合、第１制御電極４２に、半導体基板１０に対して同電位若しくは正の電圧を印加した状態で、ホットエレクトロンの注入が行われる。
【００３５】
また、本実施形態においては、不揮発性半導体記憶装置１００として、Ｎチャンネル型を採用した例を示した。しかしながら、Ｐチャネル型を採用しても良い。
【図面の簡単な説明】
【００３６】
【図１】第１実施形態に係る不揮発性半導体記憶装置の、消去時における概略構成を示す断面図である。
【図２】第２実施形態に係る不揮発性半導体記憶装置の、消去時における概略構成を示す断面図である。
【図３】複数のメモリトランジスタに１つのＰＮ接合ダイオードが接続された構成を示す回路図である。
【符号の説明】
【００３７】
１０・・・半導体基板
２０・・・ソース
３０・・・ドレイン
４０・・・ゲート電極
４１・・・浮遊ゲート電極
５０・・・不揮発性メモリトランジスタ
６０・・・拡散領域
６１・・・ダイオード
１００・・・不揮発性半導体記憶装置
【図１】
0005353071.tif 000002
【図２】
0005353071.tif 000003
【図３】
0005353071.tif 000004