(57)【特許請求の範囲】
【請求項１】
第１選択トランジスタ及び第２選択トランジスタが半導体基板上に形成された第１積層部と、
前記第１積層部の上面に設けられ且つ第１絶縁層及び第１導電層が交互に積層された第２積層部と
を備え、
前記第２積層部は、
前記第１絶縁層の側壁及び前記第１導電層の側壁に接して設けられた第２絶縁層と、
前記第２絶縁層に接して設けられ且つ電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層に接して設けられた第３絶縁層と、
前記第３絶縁層に接して積層方向に延びるように設けられ且つ一端が第１選択トランジスタの一の拡散層に接続し他端が第２選択トランジスタの一の拡散層に接続するように形成された第１半導体層と
を備え、
前記第１選択トランジスタ及び前記第２選択トランジスタは、前記半導体基板上に前記拡散層を有するプレーナ型のトランジスタである
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１半導体層は、前記積層方向の上方で折り返し下方で前記第１選択トランジスタ及び第２選択トランジスタにそれぞれ接する逆Ｕ字形状の断面形状を有するように形成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２積層部の上部に位置する第３積層部をさらに備え、
前記第３積層部は、
前記第１選択トランジスタの他の拡散層に接続された第１コンタクトプラグ層と、
前記第１コンタクトプラグ層に接して設けられ且つ前記積層方向と直交する第１方向に延びる第１配線層と、
前記第２選択トランジスタの他の拡散層に接続された第２コンタクトプラグ層と、
前記第２コンタクトプラグ層に接して設けられ且つ前記第１方向と直交する第２方向に延びる第２配線層と
を備える
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置として、データの書き込み及び消去を電気的に行うＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。さらに、ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、電荷蓄積を目的とする層を有し、この電荷蓄積層の電荷量に応じて異なるしきい値電圧をデータとして記憶する。
【０００３】
近年、不揮発性半導体記憶装置の記録密度を向上させるために、基板の表面に垂直な方向に積層させたメモリセルを設け、このメモリセルの上下に選択トランジスタを設ける構成が知られている（特許文献１参照）。
【０００４】
通常、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレイン拡散層を共有して直列接続されてＮＡＮＤセルユニットを構成する。垂直方向にメモリセルと選択トランジスタを設ける場合、選択トランジスタのチャネル部分もメモリセルと同様に多結晶シリコンや微結晶シリコンとなることがある。チャネル部分が多結晶シリコンや微結晶シリコンの選択トランジスタの電気的特性は、カットオフ特性・オン電流・動作速度等において、チャネル部分が単結晶シリコンの場合よりも劣る。積層構造のＮＡＮＤ型フラッシュメモリでは、直列接続したメモリセルの両端（またはいずれか一方の端）の選択トランジスタで良好なカットオフ特性等が必要である。そのため、多結晶シリコンや微結晶シリコンのチャネル部分を有する選択トランジスタでは必要な仕様を満足できない場合も考えられる。
【特許文献１】特開２００７−１８０３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、良好なカットオフ特性、動作速度を有する選択トランジスタを備える不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様に係る不揮発性半導体記憶装置は、第１選択トランジスタ及び第２選択トランジスタが半導体基板上に形成された第１積層部と、前記第１積層部の上面に設けられ且つ第１絶縁層及び第１導電層が交互に積層された第２積層部とを備え、前記第２積層部は、前記第１絶縁層の側壁及び前記第１導電層の側壁に接して設けられた第２絶縁層と、前記第２絶縁層に接して設けられ且つ電荷を蓄積する電荷蓄積層と、前記電荷蓄積層に接して設けられた第３絶縁層と、前記第３絶縁層に接して積層方向に延びるように設けられ且つ一端が第１選択トランジスタの一の拡散層に接続し他端が第２選択トランジスタの一の拡散層に接続するように形成された第１半導体層とを備え、前記第１選択トランジスタ及び前記第２選択トランジスタは、前記半導体基板上に前記拡散層を有するプレーナ型のトランジスタであることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、良好なカットオフ特性、動作速度を有する選択トランジスタを備える不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態で「ｎ＋型」はｎ型不純物濃度が高い半導体を示し、「ｎ−型」はｎ型不純物濃度が低い半導体を示す。これと同様に、「ｐ＋型」、「ｐ−型」は、それぞれ、ｐ型不純物濃度が高い半導体、ｐ型不純物濃度が低い半導体を示す。
（不揮発性半導体記憶装置の回路構成）
図１は、本発明の実施の形態に係る不揮発性半導体記憶装置の回路図である。本実施の形態に係る不揮発性半導体記憶装置は、いわゆるＮＡＮＤ型フラッシュメモリである。
【０００９】
図１に示すように、データの消去単位である１つのユニットは、直列に接続された複数のメモリセルＭＣ、その一端（ソース側）に直列接続されたソース側選択トランジスタＳＳＴ及び他端（ドレイン側）に直列接続されたドレイン側選択トランジスタＳＤＴにより構成されている。なお、図１に示す例では、１２個のメモリセルＭＣが、直列接続されている。なお、図１において、メモリセルＭＣは、１２個であるが、その他の数としてもよい。
【００１０】
メモリセルＭＣとしてのメモリセルトランジスタの制御ゲートＣＧ０〜ＣＧ１１には、それぞれワード線ＷＬ０〜ＷＬ１１が接続されている。ソース側選択トランジスタＳＳＴのゲート端子には、ソース側選択ゲート線ＳＧＳＬが接続されている。ソース側選択トランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側選択トランジスタＳＤＴのゲート端子には、ドレイン側選択ゲート線ＳＧＤＬが接続されている。ドレイン側選択トランジスタＳＤＴのドレイン端子には、ビット線ＢＬが接続されている。
【００１１】
ソース側選択ゲート線ＳＧＳＬ及びドレイン側選択ゲート線ＳＧＤＬは、選択トランジスタＳＳＴ、ＳＤＴのオン／オフを制御するために用いられる。ソース側選択トランジスタＳＳＴ及びドレイン側選択トランジスタＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。
【００１２】
このユニットが行方向（図１に示すワード線ＷＬの延びる方向）に複数個配列されてブロックが構成されている。１個のブロックの中で同じワード線ＷＬに接続された複数のメモリセルＭＣは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。複数のブロックは、列方向（図１に示すビット線ＢＬの延びる方向）に複数個配列される。
【００１３】
（不揮発性半導体記憶装置の具体的構成）
次に、図２Ａ及び図２Ｂを参照して、本実施の形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２Ａは、本実施の形態に係る不揮発性半導体記憶装置の上面図であり、図２Ｂは、図２ＡのＡ−Ａ’断面図である。なお、図２Ａは、上部に設けられたビット線ＢＬ（後述する配線層１３３）、ソース線ＳＬ（後述する配線層１３５）及び後述する絶縁層１３１を省略して示している。図２Ａ及び図２Ｂにおいて、上述したビット線ＢＬの延びる方向をＸ方向とし、上述したソース線ＳＬ（後述する配線層１３４）の延びる方向をＹ方向とする。
【００１４】
図２Ａ及び図２Ｂに示すように、本実施の形態に係る不揮発性半導体記憶装置は、積層構造のメモリセルを有するＮＡＮＤ型フラッシュメモリである。本実施の形態に係るメモリセルＭＣとしては、縦型メモリセルトランジスタを用いている。なお、縦型のトランジスタとは、チャネルが半導体基板の表面に垂直な方向（積層方向）に形成されるトランジスタのことである。
【００１５】
不揮発性半導体記憶装置において、半導体基板１０上に、第１積層部１１０が形成されている。第１積層部１１０上には、第２積層部１２０及び第３積層部１３０が積層されている。
【００１６】
第１積層部１１０には、不揮発性半導体記憶装置の選択トランジスタＳＤＴ、ＳＳＴ（第１選択トランジスタ、第２選択トランジスタ）が形成されている。選択トランジスタＳＤＴ、ＳＳＴはｎチャネルのプレーナゲート型ＭＯＳＦＥＴである。選択トランジスタＳＤＴ、ＳＳＴは相互に対向する上面及び下面を有し、例えばシリコン（Ｓｉ）からなるｐ型の半導体基板１０上に形成される。ｐ型の半導体基板１０は、ｐ型ベース領域として機能する。半導体基板１０の上面には、選択トランジスタＳＤＴ、ＳＳＴのそれぞれのｎ＋型ドレイン領域１１１、１１３及びｎ＋型ソース領域１１２、１１４が選択的に設けられている。
【００１７】
また、ｐ型の半導体基板１０上の、ｎ＋型ドレイン領域１１１、１１３及びｎ＋型ソース領域１１２、１１４の間には、ゲート絶縁膜１１５を介してゲート電極１１６が形成されている。ゲート絶縁膜１１５は、例えば膜厚約０．１μｍのシリコン酸化膜（ＳｉＯ２）からなる。このゲート電極１１６は、しきい値電圧以上のゲート電圧を印加されることにより、半導体基板１０に対して水平方向（図２Ａに示すＸ方向）に伸びるチャネルをｐ型の半導体基板１０に形成して選択トランジスタを導通させるものである。また、ゲート電極１１６の上面にはシリサイド層１１７が形成されている。ゲート電極１１６は、ドレイン側選択トランジスタＳＤＴのドレイン側選択ゲート線ＳＧＤＬ及びソース側選択トランジスタＳＳＴのソース側選択ゲート線ＳＧＳＬとして機能する。
【００１８】
ドレイン側選択トランジスタＳＤＴのｎ＋型ドレイン領域１１１には、後述するコンタクトプラグ層１３２を介して、ビット線ＢＬ（後述する配線層１３３）が電気的に接続されている。また、ドレイン側選択トランジスタＳＤＴのｎ＋型ソース領域１１２には、後述するｎ−型半導体層１２４が接続されている。ソース側選択トランジスタＳＳＴのｎ＋型ドレイン領域１１３には、後述するｎ−型半導体層１２４が接続されている。ソース側選択トランジスタＳＳＴのｎ＋型ソース領域１１４には、後述するコンタクトプラグ層１３４を介して、ソース線ＳＬ（後述する配線層１３５）が電気的に接続されている。また、ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴは絶縁層１４０により絶縁分離されている。ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴ上には、層間絶縁層１１８及び層間絶縁層１１９が堆積されている。コンタクトプラグ層１３２及び１３４は、層間絶縁膜１１８及び１１９によりゲート電極１１６と絶縁されている。
【００１９】
第２積層部１２０は、下層から、第１導電層１２１ａ〜１２１ｌと、層間絶縁層１２２（第１絶縁層）とを交互に積層させて形成されている。各第１導電層１２１ａ〜１２１ｌは、上述した各メモリセルＭＣの制御ゲートＣＧ０〜ＣＧ１１として機能する。
【００２０】
この第２積層部１２０は、第１積層部１１０を貫通して半導体基板１０に達するトレンチＴを有している。前述の絶縁層１４０は、このトレンチＴの内部に設けられている。また、第２積層部１２０は、各第１導電層１２１ａ〜１２１ｌと絶縁層１４０との間のトレンチＴの側面に、ブロック絶縁層１２３Ｂ（第２絶縁層）、電荷蓄積層１２３Ｃ、トンネル絶縁層１２３Ｔ（第３絶縁層）、ｎ−型半導体層１２４（第１半導体層）を有する。
【００２１】
第１導電層１２１ａ〜１２１ｌには、例えばポリシリコンが用いられる。また、制御ゲートを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。第１導電層１２１ａ〜１２１ｌは、ブロック絶縁層１２３Ｂとは反対側の端部に、シリサイド層１２５を有する。
【００２２】
層間絶縁層１２２には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）又はリン（Ｐ）を含ませたＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００２３】
ブロック絶縁層１２３Ｂは、第１導電層１２１ａ〜１２１ｌ及び層間絶縁層１２２の側壁に接して形成されている。ブロック絶縁層１２３Ｂは、電荷蓄積層１２３Ｃに蓄積された電荷のゲート電極（第１導電層１２１ａ〜１２１ｌ）への拡散を防止する。ブロック絶縁層１２３Ｂとしては、たとえば、シリコン酸化膜（ＳｉＯ２）が用いられる。ブロック絶縁層１２３Ｂの膜厚は、４ｎｍ程度である。
【００２４】
電荷蓄積層１２３Ｃは、ブロック絶縁層１２３Ｂに接して設けられ且つ電荷を蓄積するように形成されている。電荷蓄積層１２３Ｃとしては、例えばシリコン窒化膜（ＳｉＮ）が用いられる。電荷蓄積層１２３Ｃの膜厚は、８ｎｍ程度である。
【００２５】
トンネル絶縁層１２３Ｔは、電荷蓄積層１２３Ｃに接して設けられている。トンネル絶縁層１２３Ｔは、電荷蓄積層１２３Ｃにｎ−型半導体層１２４から電荷を蓄積する際又は電荷蓄積層１２３Ｃに蓄積された電荷がｎ−型半導体層１２４へ引き抜かれる際に電位障壁となる。トンネル絶縁層１２３Ｔとしては、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。シリコン酸化膜は、シリコン窒化膜よりも絶縁性に優れ、電荷の拡散を防止する機能が好適である。トンネル絶縁層１２３Ｔの膜厚は、４ｎｍ程度である。
【００２６】
つまり、上記ブロック絶縁層１２３Ｂ、電荷蓄積層１２３Ｃ、トンネル絶縁層１２３Ｔにより、ＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層膜）１２３が構成されている。
【００２７】
ｎ−型半導体層１２４は、Ａ−Ａ’線における断面形状が逆Ｕ字形状、すなわち積層方向の上部で折り返し、積層方向の下部において２つの解放端を有する形状になっている。つまり、ｎ−型半導体層１２４は、各トンネル絶縁層１２３Ｔに接して設けられ且つ積層方向に延びるよう（ピラー状）に形成された側部と、一対の側部の上端を連結するように形成された天井部を有する。ｎ−型半導体層１２４の側部の下端は、第１積層部１１０まで延長し、ドレイン側選択トランジスタＳＤＴのｎ＋型ソース領域１１２及びソース側選択トランジスタＳＳＴのｎ＋型ドレイン領域１１３に接続されている。ｎ−型半導体層１２４の天井部は、第１導電層１２１ｆ、１２１ｌの上面より上に形成されている。なお、ｎ−型半導体層１２４は、半導体材料、例えばアモルファスシリコンにより構成される。
【００２８】
第２積層部１２０には、積層された第１導電層１２１及び層間絶縁層１２２の上に、層間絶縁層１２６及び層間絶縁層１２７が形成されている。また、断面形状が逆Ｕ字形状になるように形成されたｎ−型半導体層１２４の天井部の上面には、シリサイド層１２８が形成されている。
【００２９】
層間絶縁層１２６には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）又はリン（Ｐ）を含ませたＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。層間絶縁層１２７には、例えば酸化アルミニウム膜（Ａｌ２Ｏ３）が用いられる。シリサイド層１２８は、層間絶縁層１２７の上にも延長して設けられている。
【００３０】
積層された第１導電層１２１、層間絶縁層１２２等の周囲には層間絶縁層１２９が堆積され、他のＮＡＮＤセルユニットと絶縁分離されている。
【００３１】
第３積層部１３０は、層間絶縁層１２９上に形成された層間絶縁層１３１を有する。また、第３積層部１３０は、層間絶縁層１３１に設けられたコンタクトプラグ層１３２、１３４（第１コンタクトプラグ層、第２コンタクトプラグ層）、コンタクトプラグ層１３２、１３４の上面に設けられた配線層１３３、１３５（第１配線層、第２配線層）を有する。
【００３２】
コンタクトプラグ層１３２は、積層方向に延びるように形成されている。コンタクトプラグ層１３２は、図２Ｂに示すように、層間絶縁層１３１、１２９、１１９、１１８及びゲート絶縁膜１１５を貫通して、ドレイン側選択トランジスタＳＤＴのｎ＋型ドレイン領域１１１に達するように形成されている。
【００３３】
配線層１３３は、コンタクトプラグ層１３２の上面に接するように形成されている。配線層１３３は図２Ａに示すＸ方向に延在して、上述したビット線ＢＬとして機能する。
【００３４】
コンタクトプラグ層１３４は、積層方向に延びるように形成されている。コンタクトプラグ層１３４は、図２Ｂに示すように、層間絶縁層１２９、１１９、１１８及びゲート絶縁膜１１５を貫通して、ソース側選択トランジスタＳＳＴのｎ＋型ソース領域１１４に達するように形成されている。
【００３５】
配線層１３５は、コンタクトプラグ層１３４の上面に接するように形成されている。配線層１３５は、図２Ａに示すように、Ｙ方向に並んで形成された複数のコンタクトプラグ層１３４の上面に接続され、上述したソース線ＳＬ（第２配線層）として機能する。
【００３６】
各ＮＡＮＤセルユニットを構成する第１積層部１１０、第２積層部１２０、第３積層部１３０は、その間に形成された絶縁層１５０により、絶縁分離されている。
【００３７】
（本実施の形態に係る不揮発性半導体記憶装置の製造工程）
次に、図３Ａ〜図１７Ａ、図３Ｂ〜図１７Ｂを参照して、本実施の形態に係る不揮発性半導体記憶装置の製造工程について説明する。図３Ａ〜図１７Ａは、製造工程における上面図であり、図３Ｂ〜図１７Ｂは、製造工程におけるＡ−Ａ’方向の断面図である。
【００３８】
図３Ａ及び図３Ｂに示すように、半導体基板１０（例えばｐ型シリコン（Ｓｉ）基板）の全面に絶縁膜２０１を形成する。その後、半導体基板１０の表面をエッチングマスクを用いた異方性エッチングによりエッチングして、Ｘ方向に複数のトレンチを形成する。続いて、各トレンチ内部に絶縁膜を埋め込むことによってＳＴＩ（Shallow Trench Isolation）構造の素子分離領域２０を形成する。絶縁膜２０１は、後に示す工程の後、ゲート絶縁膜１１５となる。
【００３９】
次に、図４Ａ及び図４Ｂに示すように、全面に導電膜を堆積する。この導電膜が所定の形状となるようにエッチングして、半導体基板１０上にゲート電極２０２を形成する。また、ゲート電極２０２上にシリサイド層２０３を形成する。ゲート電極２０２は、後に示す工程の後、ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴのゲート電極１１６となる。また、シリサイド層２０３は、後に示す工程の後、シリサイド層１１７となる。
【００４０】
次に、図５Ａ及び図５Ｂに示すように、ゲート電極２０２の側壁にも絶縁膜２０１を形成した後、チャネルイオン注入を行い半導体基板１０にｎ＋型半導体領域２０４を形成する。その後、層間絶縁層２０５を堆積し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。その上に、後述するメモリセル加工時にエッチングストッパー膜となる、例えば窒化シリコン膜（ＳｉＮ）からなる層間絶縁層２０６を堆積する。ｎ＋型半導体領域２０４は、後に示す工程の後、選択トランジスタＳＤＴ、ＳＳＴのｎ＋型ドレイン領域１１１、１１３及びｎ＋型ソース領域１１２、１１４となる。層間絶縁層２０５、２０６は、後に示す工程の後、層間絶縁層１１８、１１９となる。なお、上述のドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴを形成する際に、セルアレイの領域外にある周辺回路の形成を同時に行ってもよい。
【００４１】
次に、図６Ａ及び図６Ｂに示すように、層間絶縁層２０７と第１導電層２０８とを交互に積層する。その上から、層間絶縁層２０９を堆積する。さらに、後の加工時にエッチングストッパー膜となる、例えば酸化アルミニウム膜（Ａｌ２Ｏ３）からなる層間絶縁層２１０を堆積する。各層間絶縁層２０７は、後に示す工程の後、層間絶縁層１２２となる。各第１導電層２０８は、後に示す工程の後、制御ゲートＣＧ０〜ＣＧ１１として機能する第１導電層１２１ａ〜１２１ｌとなる。また、層間絶縁層２０９は、後に示す工程の後、層間絶縁層１２６となる。そして、層間絶縁層２１０は、後に示す工程の後、層間絶縁層１２７となる。
【００４２】
本実施の形態では、第１導電層２０８として、例えばポリシリコンが用いられる。また、制御ゲートＣＧを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい、層間絶縁層２０７、層間絶縁層２０９としては、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）又はリン（Ｐ）を含ませたＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００４３】
次に、図７Ａ及び図７Ｂに示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁層２１０をマスク材とし、第１導電層２０８、層間絶縁層２０５、２０６、２０７、２０９及び絶縁膜２０１を選択的にエッチングする。半導体基板１０の上面が露出するように、積層させた第１導電層２０８、層間絶縁層２０５、２０６、２０７、２０９及び絶縁膜２０１を貫通させて開口部２１１を形成する。この際、層間絶縁層２０６をストッパー膜として利用することにより、ウェハ内の面内均一性を確保することができる。
【００４４】
次に、図８Ａ及び図８Ｂに示すように、開口部２１１の側面及び底面の上並びに層間絶縁層２１０の上に、シリコン酸化膜２１２、シリコン窒化膜２１３及びシリコン酸化膜２１４を順に堆積する。続いて、シリコン酸化膜２１４上に、ｎ−型半導体層２１５を堆積する。ｎ−型半導体層２１５として、アモルファスシリコンを堆積し、アニーリングを行い結晶化する。ｎ−型半導体層２１５は、不純物濃度が比較的低濃度の１Ｅ１９／ｃｍ３以下となるようｎ型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）が導入される。なお、シリコン酸化膜２１２、シリコン窒化膜２１３及びシリコン酸化膜２１４は、後に示す工程の後、ブロック絶縁層１２３Ｂ、電荷蓄積層１２３Ｃ及びトンネル絶縁層１２３Ｔとなる。また、ｎ−型半導体層２１５は、後に示す工程の後、ｎ−型半導体層１２４となる。
【００４５】
次に、図９Ａ及び図９Ｂに示すように、層間絶縁層２１０上及び半導体基板１０上に堆積されたシリコン酸化膜２１２、シリコン窒化膜２１３、シリコン酸化膜２１４及びｎ−型半導体層２１５をエッチングにより除去する。この際、ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴが形成された半導体基板１０もエッチングすることにより、ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴを素子分離することができる。シリコン酸化膜２１２、シリコン窒化膜２１３、シリコン酸化膜２１４及びｎ−型半導体層２１５は、層間絶縁層２１０上、及び開口部２１１の底面のもののみがエッチングされ、開口部２１１の側面ではエッチングされず残されるように（少なくとも、最上層の第１導電層２０８の側面に残るように）エッチング条件を調整する。
【００４６】
次に、図１０Ａ及び図１０Ｂに示すように、開口部２１１の側面及び底面の上並びに層間絶縁層２１０の上に、ｎ−型半導体層２１６を堆積する。これにより、ｎ−型半導体層２１６と、ｎ＋型半導体領域２０４（ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴのソース領域１１２、ドレイン領域１１３）とを接続することができる。なお、ｎ−型半導体層２１６も、後に示す工程の後、ｎ−型半導体層１２４となる。
【００４７】
次に、図１１Ａ及び図１１Ｂに示すように、ｎ−型半導体層２１６が開口部２１１内で分離するように、半導体基板１０上及び層間絶縁層２１０上のｎ−型半導体層２１６を選択的に除去する。これにより、ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴを素子分離することができる。ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴの電気的分離をより確実にするために、例えばホウ素（Ｂ）を注入して開口部２１１（トレンチＴ）の下部をｐ＋型としてもよい。
【００４８】
次に、図１２Ａ及び図１２Ｂに示すように、開口部２１１を埋め込むように絶縁層２１７を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化を行う。なお、絶縁層２１７は、後に示す工程の後、絶縁層１４０となる。
【００４９】
次に、図１３Ａ及び図１３Ｂに示すように、絶縁層２１７をエッチバックした後、絶縁層２１７上及び層間絶縁層２１０上にｎ−型半導体層２１８を堆積する。ここで、エッチングは、絶縁層２１７の上面が、最上層の第１導電層２０８より上になる程度に調節する。なお、ｎ−型半導体層２１８は、後に示す工程の後、対向するｎ−型半導体層１２４の一対の側部の上端を連結する天井部及びシリサイド層１２８となる。
【００５０】
次に、図１４Ａ及び図１４Ｂに示すように、複数のユニットに電気的に分離するために、層間絶縁層２１０をマスク材として、ｎ−型半導体層２１６、２１８、シリコン酸化膜２１２、シリコン窒化膜２１３、シリコン酸化膜２１４及び絶縁層２１７をエッチングにより除去する。これにより、各ＮＡＮＤセルユニットが分離される。エッチングはチャネルとなるｎ−型半導体層２１６、２１８を分離するため、半導体基板１０に達するまで行う。ｎ−型半導体層２１６、２１８、シリコン酸化膜２１２、シリコン窒化膜２１３、シリコン酸化膜２１４及び絶縁層２１７が除去された開口部に絶縁層２１９を堆積し、平坦化を行う。絶縁層２１９は、後に示す工程の後、絶縁層１５０となる。
【００５１】
次に、図１５Ａ及び図１５Ｂに示すように、ｎ−型半導体層２１６とは反対側の第１導電層２０８及び層間絶縁層２０７、２０９、２１０を選択的に除去する。ｎ−型半導体層２１６とは反対側の第１導電層２０８及び層間絶縁層２０７、２０９、２１０のＸ方向の端部が露出するように開口部２２０を形成する。
【００５２】
次に、図１６Ａ及び図１６Ｂに示すように、サリサイド法により露出しているｎ−型半導体層２１８の上部及び露出している各第１導電層２０８のＸ方向の端部をシリサイド化する。これにより、ｎ−型半導体層２１８の上部及び各第１導電層２０８の端部に、シリサイド層２２１、２２２が形成される。なお、シリサイド層２２１、２２２は、後に示す工程の後、シリサイド層１２８、１２５となる。
【００５３】
次に、図１７Ａ及び図１７Ｂに示すように、開口部２２０を層間絶縁層２２３で埋め込む。この層間絶縁膜２２３の上面から、ソース側選択トランジスタＳＳＴのソース領域となるｎ＋型半導体層２０４に達するようにコンタクトホールを形成する。このコンタクトホールを導電体で埋め込みコンタクトプラグ層２２４を形成する。その後、層間絶縁層２２３上に、Ｙ方向に並んで形成された複数のコンタクトプラグ層１３４の上面に接続される配線層２２５を形成する。なお、層間絶縁層２２３は、後に示す工程の後、層間絶縁層１２９となる。コンタクトプラグ層２２４は、後に示す工程の後、コンタクトプラグ層１３４となる。配線層２２５は、後に示す工程の後、配線層１３５となる。
【００５４】
この後、層間絶縁層２２３の上に層間絶縁層を堆積する。この層間絶縁膜の上面から、ドレイン側選択トランジスタＳＤＴのドレイン領域となるｎ＋型半導体層２０４に達するようにコンタクトホールを形成する。このコンタクトホールを導電体で埋め込みコンタクトプラグ層を形成する。その後、層間絶縁層上に、Ｘ方向に並んで形成されたコンタクトプラグ層の上面に接続される配線層を形成することにより、図２Ａ及び図２Ｂに示す不揮発性半導体記憶装置を形成することができる。
【００５５】
（本実施の形態に係る不揮発性半導体記憶装置の効果）
次に、本実施の形態に係る不揮発性半導体記憶装置の効果について説明する。本実施の形態に係る不揮発性半導体記憶装置は、メモリセルＭＣを縦型にし、且つ積層しているために、ＮＡＮＤ型フラッシュメモリの面積を削減することができる。
【００５６】
本実施の形態によると、ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴの両方を半導体基板１０上に形成することができる。特許文献１に記載されているように、メモリセルＭＣが縦に積層されたＮＡＮＤ型フラッシュメモリにおいては、選択トランジスタの一方又は両方がアモルファスシリコン層にチャネル部分を有している。これに対し、本実施の形態に係る不揮発性半導体記憶装置のドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴは、単結晶シリコン基板である半導体基板１０の上にチャネル部を有している。そのため、本実施の形態のドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴは、チャネル部分が多結晶シリコンや微結晶シリコンの選択トランジスタよりも、カットオフ特性・オン電流・動作速度等において優れている。つまり、本実施の形態によれば、不揮発性半導体記憶装置は良好なカットオフ特性、動作速度を有する選択トランジスタを備えることができる。
【００５７】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。たとえば、上記の実施の形態では、ｎ−型半導体層１２４は逆Ｕ字形状を有しているが、図１８に示すように、ｎ−型半導体層１２４をＵ字形状に形成すると共に、選択トランジスタＳＤＴ、ＳＳＴは、コンタクトプラグ層１３６、１３７を介してｎ−型半導体層１２４に接続されていてもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【図２Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。
【図２Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の具体的構成を示す図２ＡのＡ−Ａ’断面図である。
【図３Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図３ＡのＡ−Ａ’断面図である。
【図４Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図４Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図４ＡのＡ−Ａ’断面図である。
【図５Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図５Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図５ＡのＡ−Ａ’断面図である。
【図６Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図６Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図６ＡのＡ−Ａ’断面図である。
【図７Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図７ＡのＡ−Ａ’断面図である。
【図８Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図８Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図８ＡのＡ−Ａ’断面図である。
【図９Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図９ＡのＡ−Ａ’断面図である。
【図１０Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１０Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１０ＡのＡ−Ａ’断面図である。
【図１１Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１１Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１１ＡのＡ−Ａ’断面図である。
【図１２Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１２Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１２ＡのＡ−Ａ’断面図である。
【図１３Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１３Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１３ＡのＡ−Ａ’断面図である。
【図１４Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１４Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１４ＡのＡ−Ａ’断面図である。
【図１５Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１５Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１５ＡのＡ−Ａ’断面図である。
【図１６Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１６Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１６ＡのＡ−Ａ’断面図である。
【図１７Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１７Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１７ＡのＡ−Ａ’断面図である。
【図１８】本発明の実施の形態に係る不揮発性半導体記憶装置の変形例の具体的構成を示す断面図である。
【符号の説明】
【００５９】
ＳＳＴ・・・ソース側選択トランジスタ、  ＳＤＴ・・・ドレイン側選択トランジスタ、  ＭＣ・・・メモリセル、  ＣＧ・・・制御ゲート、  ＷＬ・・・ワード線、  ＳＬ・・・ソース線、  ＢＬ・・・ビット線、  １０・・・半導体基板、  １１０・・・第１積層部、  １２０・・・第２積層部、  １３０・・・第３積層部。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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