(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板を準備し、該半導体基板上に第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層にトレンチを複数形成し、第１半導体層を形成する工程と、
前記第１のエピタキシャル層と異なる導電型の第２のエピタキシャル層を形成する工程と、
前記第２のエピタキシャル層を全面異方性エッチングして前記第１半導体層に隣接する第２半導体層を形成する工程と、
前記第１のエピタキシャル層と同導電型の第３のエピタキシャル層を形成する工程と、
前記第３のエピタキシャル層を全面異方性エッチングし、前記第２半導体層に隣接する第３半導体層を形成する工程と、を具備し、
半導体ウエハ表面に対して垂直方向に複数のｐｎ接合を形成することを特徴とする半導体ウエハの製造方法。
【請求項２】
前記トレンチ形成後、熱酸化によりダメージ層を除去することを特徴とする請求項１に記載の半導体ウエハの製造方法。
【請求項３】
前記第３半導体層形成後、他のエピタキシャル層を形成する工程と、該他のエピタキシャル層の全面異方性エッチングを行う工程とを繰り返し、前記第３半導体層から導電型が交互になるように順次隣接する他の半導体層を形成することを特徴とする請求項１に記載の半導体ウエハの製造方法。
【請求項４】
前記第１半導体層、前記第２半導体層、前記第３半導体層および前記他の半導体層は、前記半導体ウエハ表面に対して垂直方向に不純物濃度プロファイルが均一であることを特徴とする請求項３に記載の半導体ウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハの製造方法に係り、特に高耐圧で低オン抵抗を実現する半導体ウエハの製造工程の短縮化、および特性向上を実現する半導体ウエハの製造方法に関する。
【背景技術】
【０００２】
高耐圧で低オン抵抗を実現するシリコン半導体ウエハとして、ピラー状にｐ型半導体領域とｎ型半導体領域を設けて、ウエハ表面に対して垂直に、複数のｐｎ接合を形成したウエハ構造が知られている（例えば特許文献１参照）。
【０００３】
これらは、ｐ型半導体領域とｎ型半導体領域の不純物濃度および幅が所望の値に選択することにより、逆方向電圧印加時にはｐｎ接合で高耐圧を実現できる。以下このような構造を、超接合（スーパージャンクション）構造と称して説明する。
【０００４】
図７および図８を参照して超接合構造のウエハの製造方法の一例を説明する。
【０００５】
図７を参照して、ｎ＋型半導体基板１１を準備し、この表面に例えばｎ型半導体層（エピタキシャル層）１２’を６μｍ程度積層する。所定の間隔で開口したマスクを設けてｐ型不純物を注入し、ｐ型半導体領域１３’を形成する（図７（Ａ））。
【０００６】
そしてｎ型半導体層１２’の積層（エピタキシャル成長）工程と、ｐ型不純物の注入工程を例えば７回程度繰り返し、所望の厚み（例えば４２μｍ程度）の多段エピタキシャル層を形成し、最後にｐ型不純物を拡散し、ピラー状のｎ型半導体領域１２と、ｐ型半導体領域１３とが交互に配置された超接合構造のウエハ２０を形成する（図７（Ｂ））。
【０００７】
また、以下の方法も知られている。
【０００８】
図８を参照して、例えばｎ＋型半導体基板２１上にｎ型半導体層（エピタキシャル層）２２を所望の厚みに積層し、ｎ型半導体層がピラー状に残存するように複数のトレンチ２３を形成する（図８（Ａ））。その後、トレンチ２３側壁に露出したｎ型半導体層２２に、ｐ型不純物の斜めイオン注入を行い、ピラー状のｐ型半導体領域２４を設ける（図８（Ｂ））。更にｐ型半導体領域２４間に絶縁膜２５を埋め込み、超接合構造のウエハ３０を得る（図８（Ｃ））。
【特許文献１】国際公開第０２／０６７３３３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図７の如く、超接合構造を有するウエハを得る従来の方法は、半導体ウエハの厚み方向に多段階にエピタキシャル層を形成する工程とイオン注入・拡散工程が必要となり、非常に工程数が多くなる問題がある。
【００１０】
また、ピラー状の半導体領域は、実際には不純物の拡散領域を多層に積層した形状であるので、ピラーの側面（ｐｎ接合面）は、波状となり、空乏層の広がりが厳密には均一になりにくい問題がある。
【００１１】
一方、図８の如く、一部のピラー状の半導体層を斜めイオン注入で形成する方法の場合、イオン注入で形成された、例えばｐ型半導体層の不純物プロファイルを、ウエハ垂直方向に均一にするために図８（Ａ）のように溝の幅を広げる必要がある。そのため超接合構造を多数配置することは困難である。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板を準備し、該半導体基板上に第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層に、トレンチを複数形成し、第１半導体層を形成する工程と、前記第１のエピタキシャル層と異なる導電型の第２のエピタキシャル層を形成する工程と、前記第２のエピタキシャル層を全面異方性エッチングして前記第１半導体層に隣接する第２半導体層を形成する工程と、前記第１のエピタキシャル層と同導電型の第３のエピタキシャル層を形成する工程と、前記第３のエピタキシャル層を全面異方性エッチングし、前記第２半導体層に隣接する第３半導体層を形成する工程と、を具備し、半導体ウエハ表面に対して垂直方向に複数のｐｎ接合を形成することにより解決するものである。
【発明の効果】
【００１３】
本発明によれば、以下の効果が得られる。
【００１４】
第１に、超接合を形成するｐ型半導体層およびｎ型半導体層の全てが、エピタキシャル成長により形成されるので、半導体ウエハの表面に対して垂直方向に不純物濃度プロファイルの均一な、ｐ型半導体層およびｎ型半導体層が繰り返し配置される構造を実現できる。これにより、空乏層の広がりが均一な超接合を有する半導体ウエハの製造方法を提供できる。
【００１５】
第２に、超接合を形成する半導体層は全てエピタキシャル層であるので、ｐｎ接合面を、半導体ウエハの表面に対して垂直に形成できる。半導体ウエハの厚み方向に、多段階にエピタキシャル層の形成とイオン注入を繰り返して形成した超接合構造の場合には、ｐｎ接合面が実際には波状となり、空乏層の広がりが厳密には均一になりにくい問題がある。しかし、本実施形態ではｐｎ接合面は半導体ウエハ表面に対して垂直面となり、これによっても空乏層の広がりを均一にすることができる。
【００１６】
第３に、超接合を形成する全ての半導体層が、エピタキシャル成長により形成されるので、複数のｐｎ接合が存在する半導体ウエハの断面における、各半導体層の幅（短辺の長さ）を所望の値に形成することができる。
【００１７】
つまり、それぞれの半導体層の幅を従来より低減することも可能となる。半導体層の幅を狭めることにより、各半導体層中に広がる空乏層がピンチオフする幅も狭くなる。つまり、同じ耐圧を維持する場合には、半導体層の幅を狭めることにより各半導体層の不純物濃度を高めることができる。従って、順方向電圧印加時に電流経路となる半導体ウエハの抵抗をより低減できる。
【００１８】
第４に、半導体ウエハの厚み方向に多段階にエピタキシャル成長とイオン注入を行って複数のｐｎ接合を形成する従来方法と比較して、半導体ウエハの製造工程を削減できる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態を、図１から図６を参照して、半導体基板がｎ型シリコン半導体基板の場合を例に、詳細に説明する。
【００２０】
本発明の半導体ウエハの製造方法は、一導電型半導体基板を準備し、該半導体基板上に第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層に、トレンチを複数形成し、第１半導体層を形成する工程と、前記第１のエピタキシャル層と異なる導電型の第２のエピタキシャル層を形成する工程と、前記第２のエピタキシャル層を全面異方性エッチングして前記第１半導体層に隣接する第２半導体層を形成する工程と、前記第１のエピタキシャル層と同導電型の第３のエピタキシャル層を形成する工程と、前記第３のエピタキシャル層を全面異方性エッチングし、前記第２半導体層に隣接する第３半導体層を形成する工程と、から構成される。
【００２１】
第１工程（図１）：一導電型半導体基板を準備し、半導体基板上に第１のエピタキシャル層を形成する工程。
【００２２】
まず、不純物濃度が１×１０２０ｃｍ−３程度の高濃度のｎ型シリコン半導体基板１を準備する。半導体基板１上に、エピタキシャル成長法により、第１のエピタキシャル層としてｎ型エピタキシャル層２’を形成する。本工程におけるｎ型エピタキシャル層２’の厚みが、半導体ウエハの超接合の厚みとなる。ｎ型エピタキシャル層２’の不純物濃度は例えば１×１０１６ｃｍ−３程度であり、厚みは例えば、４０μｍ程度である。
【００２３】
第２工程（図２）：第１のエピタキシャル層に、トレンチを複数形成し、第１半導体層を形成する工程。
【００２４】
ｎ型エピタキシャル層２’表面に、所望の開口幅のマスクを設けて、ｎ型エピタキシャル層２’をドライエッチングする（図２（Ａ））。
【００２５】
これにより、例えば半導体基板１が露出する深さのトレンチ３を複数形成する。ドライエッチングは半導体基板１が露出するまで行っても良いし、ｎ型エピタキシャル層２’がトレンチ３の底部に残っても良い。本実施形態では、以下半導体基板１が露出する場合を示す。
【００２６】
トレンチ３の開口幅Ｗｔはいずれも例えば３０μｍ程度である。これにより、図２に示す断面において互いに離間した、複数の例えばピラー状のｎ型の第１半導体層２が形成される。半導体ウエハの表面におけるパターンでストライプ状でもよい。第１半導体層２の幅Ｗ１は例えば８μｍ程度である（図２（Ｂ））。
【００２７】
トレンチ３形成後、例えば１１００℃で１０分の熱酸化を行い、その後その熱酸化膜をウェットエッチングにより除去し、トレンチエッチングによるダメージ層を除去する。
【００２８】
第３工程（図３）：第１のエピタキシャル層と異なる導電型の第２のエピタキシャル層を形成する工程。
【００２９】
半導体基板１上に、エピタキシャル成長法により、第１のエピタキシャル層２’（第１半導体層２）とは逆導電型の第２のエピタキシャル層（ｐ型エピタキシャル層）４’を形成する。なお、第２工程で第１のエピタキシャル層（ｎ型エピタキシャル層２’）がトレンチ３の底部に残っている場合は、残ったｎ型エピタキシャル層２’上にｐ型エピタキシャル層４’を形成する。ｐ型エピタキシャル層４’の不純物濃度は例えば１×１０１６ｃｍ−３程度である。
【００３０】
ｐ型エピタキシャル層４’は、ピラー状の第１半導体層２の側面及び上面と、ここでは第１半導体層２間に露出した半導体基板１上を覆って形成される。また、ｐ型エピタキシャル層４’は第１半導体層２の側面における厚み（半導体基板１の水平方向の厚みｄ１）と、第１半導体層２の上面または半導体基板１表面における厚みｄ２がほぼ同等となる。
【００３１】
第４工程（図４）：第２のエピタキシャル層を全面異方性エッチングして第１半導体層に隣接する第２半導体層を形成する工程。
【００３２】
ｐ型エピタキシャル層４’をマスクを設けずに全面異方性エッチングする。第１半導体層２間の半導体基板１が露出するまでエッチングすることにより、第１半導体層２上面を覆うｐ型エピタキシャル層４’も除去されて第１半導体層２上面が露出する。なお第２工程で、第１のエピタキシャル層２’がトレンチ３の底部に残っている場合は、残った第１のエピタキシャル層２’が露出するまでエッチングする。この場合最終構造においても、トレンチ３の底部に第１のエピタキシャル層２’が残存する。
【００３３】
一方、第１半導体層２の側面のｐ型エピタキシャル層４’は除去されず、これにより、第１半導体層２の両側に隣接する、ピラー状のｐ型の第２半導体層４が形成される。第２半導体層４の幅Ｗ２は、ｐ型エピタキシャル層４’の厚みｄ１（＝ｄ２）であり、ここでは８μｍ程度とする。尚、特性に応じて、第１半導体層２の幅Ｗ１と、第２半導体層４の幅Ｗ２は適宜選択可能である。幅を狭くすると不純物濃度を高くするため、高耐圧、且つ低抵抗が実現できる。
【００３４】
尚、本実施形態では、本工程において隣り合う（対向する）第２半導体層４間に、トレンチ状の空間部Ｓが形成される。
【００３５】
第５工程（図５）：第１のエピタキシャル層と同導電型の第３のエピタキシャル層を形成する工程。
【００３６】
更に、半導体基板１上に、エピタキシャル成長法により、第１のエピタキシャル層２’と同導電型の第３のエピタキシャル層（ｎ型エピタキシャル層）５’を形成する。ｎ型エピタキシャル層５’の不純物濃度は例えば１×１０１６ｃｍ−３程度であり、厚みｄ３は８μｍ程度である。
【００３７】
ｎ型エピタキシャル層５’は、ピラー状の第２半導体層４の側面及び上面と、第１半導体層２の上面を覆って形成される。そして、隣り合う第２半導体層４間にはｎ型エピタキシャル層５’が埋め込まれる。つまりこの場合では、ｎ型エピタキシャル層５’の厚みｄ３を、隣り合う第２半導体層４間（最後に形成されたトレンチ状の空間部Ｓ（図４参照））の距離の２分の１の厚みにすることで、第２半導体層４間にｎ型エピタキシャル層５’が埋め込まれる。本実施形態では、第３のエピタキシャル層３’が空間部Ｓ（図４参照）に埋め込まれた場合を示した。しかし、空間部Ｓに第３のエピタキシャル層３’を（完全）に埋め込む必要はなく、厚みｄ３を空間部Ｓの幅の２分の１にしなくても良い。すなわち空間部Ｓに隙間が残ったままでもよい。
【００３８】
第６工程（図６）：第３のエピタキシャル層を全面異方性エッチングし、第２半導体層に隣接する第３半導体層を形成する工程。
【００３９】
ｎ型エピタキシャル層５’をマスクを設けずに全面異方性エッチングする。第１半導体層２および第２半導体層４上面が露出するまでエッチングすることにより、第２半導体層４の両側に隣接する、ピラー状のｎ型の第３半導体層５が形成される。第３半導体層５の幅Ｗ３は、第１半導体層２の幅Ｗ１と同等である。つまり、第２工程において、第１半導体層２（第３半導体層）の幅Ｗ１および第２半導体層４の幅Ｗ２を考慮して、トレンチ３の幅Ｗｔを適切に選択することにより、全てのピラー状の半導体層をエピタキシャル層によって形成することができる。
【００４０】
これにより、半導体ウエハ表面に対して垂直方向に複数のｐｎ接合（ｐ型半導体層とｎ型半導体層による超接合）を有する、すなわち超接合構造の半導体ウエハ１０を形成できる。
【００４１】
また、本実施形態では、第１半導体層２、第２半導体層４、および第３半導体層５は、エピタキシャル成長法により形成でき、その厚みは自由に制御できる。従って、第１〜第３のエピタキシャル層２’、４’、５’の厚みを薄く形成することも可能である。これにより、第１半導体層２、第２半導体層４、および第３半導体層５は、それぞれ、図６に示す断面、すなわち半導体ウエハ１０の複数のｐｎ接合が露出する断面における長辺：短辺のアスペクト比を１０：１等にすることもできる。これはすなわち、第１半導体層２、第２半導体層４、および第３半導体層５は、半導体ウエハ１０の厚み方向の長さ（長辺）に対して、幅Ｗ１、Ｗ２、Ｗ３（短辺）が非常に薄いことを意味する。
【００４２】
各半導体層の幅Ｗ１、Ｗ２、Ｗ３が狭い場合、不純物濃度を高くするため、臨界電界強度が高くなり、高耐圧、且つ低抵抗が実現できる。
【００４３】
また、第１〜第３半導体層２、４、５は全てエピタキシャル層であるので、半導体ウエハ１０の深さ方向の不純物濃度プロファイルが均一となり、イオン注入によって形成した超接合構造の場合と比較して、空乏層の広がりを均一にできる。
【００４４】
更に、第１〜第３半導体層２、４、５は全てエピタキシャル層であるので、ｐｎ接合面を、半導体ウエハ１０の表面に対して垂直に形成できる。図７に示す如く、半導体ウエハの厚み方向に、多段階にエピタキシャル層の形成とイオン注入を繰り返して形成した超接合構造の場合には、ｐｎ接合面が実際には波状となり、空乏層の広がりが厳密には均一になりにくい問題がある。しかし、本実施形態ではｐｎ接合面は半導体ウエハ表面に対して垂直面となり、これによっても空乏層の広がりを均一にすることができる。
【００４５】
尚、図６において、第２半導体層４間に第３半導体層５が埋設され、半導体ウエハ１０が完成する場合を例に説明したが、トレンチ３の開口幅Ｗｔが広い場合は、更に繰り返してピラー状の半導体層を形成してもよい。
【００４６】
つまり、上記の第３工程から第６工程の繰り返しにより、他のエピタキシャル層（たとえばｐ型エピタキシャル層）を形成する工程と、当該エピタキシャル層をエッチング工程を繰り返し、他のピラー状の半導体層を交互に隣接して形成する。
【００４７】
つまり、第３半導体層５を形成した後、ｐ型エピタキシャル層を形成してｐ型エピタキシャル層をエッチングし、他のピラー状のｐ型半導体層を形成する。更にｎ型エピタキシャル層を形成してｎ型エピタキシャル層をエッチングし、他のピラー状のｎ型半導体層を形成してもよく、これらが交互になるように更にｐ型半導体層とｎ型半導体層を形成してもよい。
【００４８】
なお第２工程で、第１のエピタキシャル層２’がトレンチ３の底部に残っている場合はそれ以降の工程でピラー状のｐ型半導体層またはピラー状のｎ型半導体層を形成する際には、トレンチ３の底部に残った第１のエピタキシャル層２’が露出するまでエッチングする。
【００４９】
このように、本実施形態の半導体ウエハの製造方法は、半導体基板１上に、ｎ型エピタキシャル層形成とエッチングおよびｐ型エピタキシャル層形成とエッチングを交互に、少なくとも３回以上行い、全てのピラー状の半導体層をエピタキシャル層で形成するものである。
【００５０】
全てのピラー状の半導体層はエピタキシャル層によって形成されるので、それらの幅を所望の幅に形成できる。つまり、各半導体層の幅を狭めることも可能となり、不純物濃度を高めることができるため、高耐圧且つ低抵抗が実現できる。
【００５１】
また、各半導体層の不純物濃度プロファイルが均一となり、ｐｎ接合面が半導体ウエハ１０表面に対して垂直に形成されるので、空乏層の広がりを均一にでき、超接合構造の特性を十分に生かせる半導体ウエハの製造方法を提供できる。
【００５２】
以上、本実施形態では、半導体基板１としてｎ型シリコン半導体基板を用いた場合を例に説明したが、ｐ型シリコン半導体基板であってもよい。また、第１工程でｎ型半導体層（エピタキシャル層）を形成した場合を例に説明したが、これがｐ型半導体層であっても同様に実施できる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図２】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図３】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図４】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図５】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図６】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図７】従来の半導体ウエハの製造方法を説明する断面図である。
【図８】従来の半導体ウエハの製造方法を説明する断面図である。
【符号の説明】
【００５４】
１    半導体基板
２’  第１のエピタキシャル層
２    第１半導体層
３    トレンチ
４’  第２のエピタキシャル層
４    第２半導体層
５’  第３のエピタキシャル層
５    第３半導体層
Ｍ    マスク
Ｗ１  第１半導体層幅
Ｗ２  第２半導体層幅
Ｗｔ  トレンチ幅
ｄ１、ｄ２  第２のエピタキシャル層厚み
ｄ３        第３のエピタキシャル層厚み
ｅ’  他のエピタキシャル層
ｅ    他の半導体層
【図１】
0005261641.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005261641.tif 000009